p型のドーパントを有する窒化ガリウム系半導体で形成されたp型半導体層と、前記p型半導体層の上方に、n型のドーパントを有する窒化ガリウム系半導体で形成されたチャネル層と、前記チャネル層上に、前記チャネル層よりバンドギャップエネルギーが大きい窒化ガリウム系半導体で形成され、一部が除去された電子供給層と、前記チャネル層の上方に形成され、前記チャネル層に電気的に接続されたソース電極及びドレイン電極と、前記電子供給層が除去された領域で、前記チャネル層上に、絶縁性の物質で形成された絶縁層と、前記ソース電極及び前記ドレイン電極の間で、前記絶縁層上に形成されたゲート電極と、を備え、前記チャネル層に2次元電子ガスが形成され、前記ゲート電極と、前記ドレイン電極との間の領域で、前記チャネル層における活性化している前記n型のドーパントの面密度と前記2次元電子ガスのシートキャリア密度との合計が、前記p型半導体層における活性化している前記p型のドーパントの面密度と略等しい半導体装置。前記ゲート電極に印加された電圧が0Vのときに、前記ゲート電極の下側の領域で、前記チャネル層は厚さ方向の全体にわたって空乏化している請求項1に記載の半導体装置。前記p型半導体層と、前記チャネル層との間に、ドーパントを添加せずにアンドープの窒化ガリウム系半導体で形成されたアンドープ層をさらに備える請求項1または2に記載の半導体装置。前記p型半導体層がp型GaNで形成され、前記チャネル層がn型GaNで形成され、前記アンドープ層がアンドープのGaNで形成され、前記電子供給層がAlxGa1-xN0<x≦1で形成された請求項3に記載の半導体装置。前記p型半導体層の少なくとも一部は、空乏化していない請求項1から4のいずれか一項に記載の半導体装置。前記p型半導体層に電気的に接続されたp電極をさらに備える請求項1から5のいずれか一項に記載の半導体装置。前記p電極が、前記ソース電極に電気的に接続された請求項6に記載の半導体装置。前記ソース電極及び前記p電極は、前記ソース電極と一体で形成された配線で接続される請求項7に記載の半導体装置。前記p電極が、前記チャネル層、前記電子供給層、及び、前記絶縁層が除去された領域で、前記p型半導体層上に形成されている請求項6から8のいずれか一項に記載の半導体装置。前記p型半導体層が、導電性を有する導電性基板の上方に形成され、前記p型半導体層と前記導電性基板の間に、前記p型半導体層及び前記導電性基板より高い電気抵抗を有する高抵抗バッファ層をさらに備える、請求項1から9のいずれか一項に記載の半導体装置。窒化ガリウム系半導体を用いたMOSFETにおいては、例えば、ドレイン電極にゲート電極より高い電圧が印加されたときに、ゲート電極とドレイン電極との間に電界が集中する。そこで、窒化ガリウム系半導体を用いたMOSFETは、ゲート電極とドレイン電極との間で、絶縁破壊しやすく、耐圧を高くすることが困難であった。また、MOSFETのしきい値を制御することが困難であり、このため、しきい値を正の電圧としてノーマリーオフとすることが困難であった。本発明の第1の態様においては、p型のドーパントを有する窒化ガリウム系半導体で形成されたp型半導体層と、p型半導体層の上方に、n型のドーパントを有する窒化ガリウム系半導体で形成されたチャネル層と、チャネル層上に、チャネル層よりバンドギャップエネルギーが大きい窒化ガリウム系半導体で形成され、一部が除去された電子供給層と、チャネル層の上方に形成され、チャネル層に電気的に接続されたソース電極及びドレイン電極と、電子供給層が除去された領域で、チャネル層上に、絶縁性の物質で形成された絶縁層と、ソース電極及びドレイン電極の間で、絶縁層上に形成されたゲート電極と、を備え、チャネル層に2次元電子ガスが形成され、ゲート電極と、ドレイン電極との間の領域で、チャネル層における活性化しているn型のドーパントの面密度と2次元電子ガスのシートキャリア密度との合計が、p型半導体層における活性化しているp型のドーパントの面密度と略等しい半導体装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1の実施形態に係るMOSFET100の模式的な断面図である。MOSFET100は、基板102、バッファ層104、p型半導体層106、アンドープ半導体層108、チャネル層110、電子供給層112、絶縁層114、ソース電極116、ドレイン電極118、ゲート電極120、p電極128、及び、配線130を備える。チャネル層110には、2DEG1222次元電子ガスが発生している。MOSFET100がオフの状態で、ゲート電極120の下側で、チャネル層110は空乏化している。すなわち、MOSFET100はノーマリーオフ動作する。MOSFET100がオンの状態では、チャネル層110に、p型半導体層106側、及び、絶縁層114側から空乏層が広がるので、MOSFET100は埋込チャネル構造を有する。また、ゲート電極120と、ドレイン電極118との間の領域で、チャネル層110における活性化しているn型のドーパントの面密度と、2DEG122のシートキャリア密度との合計が、p型半導体層106における活性化しているp型のドーパントの面密度に略等しい。これにより、ゲート電極120及びドレイン電極118の間の電圧がリサーフ部126に均一に分布するので、MOSFET100は耐圧が大きい。以下に、説明する。基板102は、シリコン基板である。基板102の主表面は、例えば、シリコンの111面である。基板102は、導電性を有する。一例として、基板102は、n型の導電性を有し、基板102におけるn型のキャリアの濃度は、1×1013cm-3である。基板102の厚さは、例えば、525μmである。基板102は、シリコン基板に限られず、その他に例えば、SiC基板、サファイア基板、GaN基板、MgO基板、ZnO基板などである。バッファ層104が基板102上に形成される。バッファ層104は、基板102及びp型半導体層106より高い電気抵抗を有する高抵抗の窒化物半導体で形成される。一例として、バッファ層104の抵抗率は、1×105Ωcm以上である。バッファ層104は、p型半導体層106と、基板102との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。バッファ層104は、基板102上にAlNとGaNとを、交互にそれぞれ複数積層して形成される。バッファ層104は、例えば、膜厚が100nmのAlN窒化アルミニウム上に、膜厚が5nm~400nmのGaNと、膜厚が1nm~40nmのAlNとを含む積層膜を、3層~20層有する。一例として、バッファ層104は、AlNからなる層、並びに、当該AlNからなる層上に形成されたGaNとAlNとを含む積層膜を8層有する。バッファ層104の厚さは、例えば、1800nm以上である。他の例として、バッファ層104は、アンドープのGaNで形成されてよい。アンドープとは、p型およびn型のいずれかの導電性を与えるドーパントを、意図的にドープせずに形成された半導体膜であることを表す。p型半導体層106はバッファ層104上にp型のドーパントを有する窒化ガリウム系半導体で形成される。例えば、p型半導体層106は、p型GaNで形成される。p型半導体層106が有するp型のドーパントは、例えば、Mgである。p型半導体層106には、チャネル層110とのpn接合によって、チャネル層110側から空乏層が広がる。ここで、p型半導体層106に、チャネル層110側から空乏層が広がっているときを、p型半導体層106の空乏化状態と称する。p型半導体層106における活性化しているp型のドーパントの濃度は、例えば、1×1017cm-3~1×1019cm-3である。ここで、活性化しているドーパントの濃度とは、温度を上げることによって、最終的にキャリアを形成することができるドーパントの濃度をいう。Mgはp型のドーパントの一例である。そして、GaNにおけるMgのアクセプタ準位は160meVと、深い。したがって、室温では、活性化しているMgのうち、1程度がキャリアの形成に寄与する。p型半導体層106における活性化しているp型のドーパントの濃度は、ホール測定により測定される。MOSFET100のしきい値は、pn接合のn側空乏層がなくなり、n層が導通する時の電圧である。空乏層の厚さは活性化しているドーパント濃度により変化するため、MOSFET100のしきい値は活性化しているドーパントの濃度に影響される。p型半導体層106にチャネル層110側から広がる空乏層より、p型半導体層106の方が厚い。これにより、p型半導体層106に、チャネル層110側から空乏層が広がっても、p型半導体層106の少なくとも一部は空乏化しない。すなわち、p型半導体層106の、チャネル層110と反対側の一部は、空乏化せずにp型のキャリアが存在する。したがって、p型半導体層106の電位を一定に保つことができる。例えば、p型半導体層106は、厚さが600nmであり、活性化しているp型のドーパントの濃度が3×1016cm-3である。また、p型半導体層106が有するp型のドーパントは、Mgに限られず、Zn及びBeのいずれかであってもよい。アンドープ半導体層108はp型半導体層106上に形成される。アンドープ半導体層108は、ドーパントを意図的に添加せずに、アンドープの窒化ガリウム系半導体で形成される。p型半導体層106とチャネル層110との間に形成されたアンドープ半導体層108によって、ドーパントがp型半導体層106とチャネル層110との間で相互に拡散することが抑制される。アンドープ半導体層108は、アンドープの窒化ガリウム系半導体で形成されるので、p型半導体層106及びチャネル層110より高い電気抵抗を有する。アンドープ半導体層108の抵抗率は、例えば、1×105Ωcm以上である。アンドープ半導体層108は、例えば、アンドープのGaNで形成される。アンドープ半導体層108の厚さは、一例として、300nmである。チャネル層110はアンドープ半導体層108上に、n型のドーパントを有する窒化ガリウム系半導体で形成される。例えば、チャネル層110は、n型GaNで形成される。チャネル層110が有するn型のドーパントは、例えば、Siである。チャネル層110には、p型半導体層106とのpn接合によって、p型半導体層106側から空乏層が広がる。ここで、チャネル層110に、p型半導体層106側から空乏層が広がっているときを、チャネル層110の空乏化状態と称する。チャネル層110におけるn型のドーパントの濃度は、例えば、1×1017cm-3である。ここで、チャネル層110における活性化しているn型のドーパントの濃度は、ホール測定により測定される。チャネル層110の厚さは、例えば10nmである。チャネル層110が有するn型のドーパントは、Siに限られず、セレン、硫黄、及び、酸素のいずれかでもよい。電子供給層112は、チャネル層110上にチャネル層110よりバンドギャップエネルギーが大きい窒化ガリウム系半導体で形成される。電子供給層112は、例えば、AlxGa1-xN0<x≦1で形成される。AlxGa1-xN0<x<1はAlNとGaNとの混晶である。xで表される構成比で、電子供給層112のバンドギャップ、自発分極及びピエゾ分極が変化する。チャネル層110と電子供給層112との、自発分極およびピエゾ分極並びにバンドギャップエネルギーの差によって、チャネル層110の、電子供給層112とのヘテロ接合界面付近に、2DEG1222次元電子ガスが形成される。したがって、チャネル層110上に電子供給層112が形成されている領域で、チャネル層110に2DEG122が形成される。電子供給層112は、一例として、Al0.2Ga0.8Nで形成され、厚さ15nmである。2DEG122の濃度は、一例として、1×1012cm-2である。2DEG122の濃度は、キャリアの面密度であるシートキャリア密度cm-2で表される。ソース電極116及びドレイン電極118は、チャネル層110の上方に導電性の材料で、相互に分離して形成されて、チャネル層110に電気的に接続される。例えば、電子供給層112上に形成されたソース電極116及びドレイン電極118は、いずれも2DEG122とオーミック接続される。ソース電極116及びドレイン電極118は、一例として、いずれもTi層、及び、当該Ti層上のAl層で形成される。リセス部124が、ソース電極116とドレイン電極118との間の一部であって、ゲート電極120の下側の領域の少なくとも一部に形成される。リセス部124において、電子供給層112が除去される。リセス部124では電子供給層112が除去されているので、リセス部124の下側のチャネル層110には、2DEG122が形成されない。リセス部124においてチャネル層110の一部が厚さ方向に除去されて、リセス部124におけるチャネル層110の厚さが、他の領域のチャネル層110より薄くてもよい。絶縁層114は、ソース電極116とドレイン電極118との間の領域で電子供給層112上に形成される。リセス部124において、絶縁層114はチャネル層110に接する。すなわち、リセス部124において、絶縁層114は電子供給層112の側面、及び、チャネル層110上に形成される。絶縁層114は例えばSiO2で形成される。ゲート電極120は、ソース電極116とドレイン電極118との間で、絶縁層114上に導電性の材料で形成される。ゲート電極120の長さは、リセス部124の長さより長い。したがって、ゲート電極120は、リセス部124を超えて形成される。ゲート電極120の長さとは、MOSFET100がオン状態のときにソース電極116及びドレイン電極118間に流れる電流に平行な方向のゲート電極120の長さをいう。リセス部124の長さとは、MOSFET100がオン状態のときにソース電極116及びドレイン電極118間に流れる電流に平行な方向の、絶縁層114がチャネル層110に接する領域の長さをいう。ゲート電極120は、一例として、Ti層、当該Ti層上のAl層、及び、当該Al層上のTi層で形成される。リセス部124において絶縁層114がチャネル層110に接する領域の長さdGは、例えば、4000nmである。ここで、当該領域の長さdGは、MOSFET100がオン状態のときにソース電極116及びドレイン電極118間に流れる電流の向きに平行な方向の、絶縁層114がチャネル層110に接する領域の長さである。絶縁層114がチャネル層110に接する領域と、ドレイン電極118との間の領域をリサーフ部126という。リサーフ部126の長さは、例えば、28000nmである。ソース電極116及びドレイン電極118の長さは、例えば、10000nmである。リサーフ部126、ソース電極116及びドレイン電極118の長さとは、ソース電極116とドレイン電極118との間に流れる電流に平行な方向のそれぞれの長さをいう。また、絶縁層114がチャネル層110に接する領域と、ソース電極116との間の領域の、ソース電極116とドレイン電極118との間に流れる電流に平行な方向の長さは、例えば、3000nmである。p電極128は、p型半導体層106に接して導電性の材料で形成されて、p型半導体層106に電気的に接続される。MOSFET100においては、ソース電極116に対して、ゲート電極120とは反対側の領域の一部で、アンドープ半導体層108、チャネル層110、及び、電子供給層112が除去される。アンドープ半導体層108、チャネル層110、及び、電子供給層112が除去された領域で、アンドープ半導体層108、チャネル層110、及び、電子供給層112の側面、並びに、p型半導体層106上に絶縁層114が形成される。p型半導体層106上の少なくとも一部で、絶縁層114が除去され、ソース電極116上にp電極128が形成される。p電極128の電位を制御することにより、p型半導体層106の電位を制御することができる。すなわち、p型半導体層106には、チャネル層110側の界面から空乏層が広がるが、p型半導体層106のチャネル層110とは反対側の一部が空乏化していない。したがって、p型半導体層106に電気的に接続されたp電極128によって、p型半導体層106の電位が制御される。p電極128は、ソース電極116に電気的に接続される。MOSFET100においては、p電極128とソース電極116とが、配線130で接続される。配線130は、絶縁層114上にソース電極116と同じ材料で、ソース電極116と一体で形成される。p電極128はこれに限られず、p型半導体層106の下方に形成されてもよい。ゲート電極120に印加された電圧が0Vであるときに、ゲート電極120の下側であって、リセス部124の下の領域で、チャネル層110は厚さ方向の全体にわたって空乏化している。これにより、MOSFET100は、ノーマリーオフとなる。チャネル層110にアンドープ半導体層108側の界面から広がる空乏層の厚さは、p型半導体層106及びチャネル層110における活性化しているドーパントの濃度によって制御することができる。したがって、チャネル層110の厚さを、チャネル層110にアンドープ半導体層108側の界面から広がる空乏層の厚さより薄くすることによって、リセス部124の下の領域においてチャネル層110の全体を空乏化することができる。チャネル層110の全体が空乏化するように、チャネル層110の厚さは50nm未満であることが好ましく、30nm以下であることがより好ましく、20nm以下であることがさらに好ましい。ゲート電極120にしきい値電圧を超える電圧を印加すると、ゲート電極120の下方において、チャネル層110にキャリアが集まり、MOSFET100がオン状態となる。図2は、第1の実施形態に係るMOSFET100のバンド構造を模式的に表す図である。リセス部124におけるゲート電極120とアンドープ半導体層108との間のバンド構造が図2に示されており、左側がゲート電極120に対応し、右側がアンドープ半導体層108に対応する。図2に示されるように、チャネル層110におけるバンドは、アンドープ半導体層108側、及び、絶縁層114側の、両側で他の領域より高くなる。したがって、ゲート電極120の電圧がしきい値電圧を超えたときに、チャネル層110に発生するキャリアは、チャネル層110と隣接する層との界面ではなく、チャネル層110の内側に集中する。すなわち、MOSFET100は、いわゆる埋込チャネル構造を有する。図3は、第1の実施形態に係るMOSFET100における不純物濃度の分布を示す模式図である。MOSFET100において、アンドープ半導体層108が形成されず、p型半導体層106とチャネル層110とが接してもよい。図3は、説明のためにp型半導体層106上にチャネル層110が形成された場合の不純物濃度の分布を模式的に示す。図3の横軸xはリセス部124における深さ方向を示し、横軸xの0は絶縁層114とチャネル層110との界面に対応し、横軸xの正の方向が、基板102側である。縦軸はドーパントの濃度を示し、横軸との交点より上側がn型ドーパントの濃度、横軸との交点より下側がp型ドーパントの濃度である。図3の横軸xのxjはチャネル層110とp型半導体層106との界面に対応する。また、横軸xの0からxdは、チャネル層110に絶縁層114から広がる空乏層、横軸xのx1からxjはチャネル層110にp型半導体層106から広がる空乏層、横軸xのxjからx2は、p型半導体層106にチャネル層110から広がる空乏層に対応する。図3に示すように、チャネル層110の絶縁層114との界面付近、及び、p型半導体層106との界面付近には、正の電荷が発生して、空乏化する。また、p型半導体層106のチャネル層110との界面付近には負の電荷が発生して空乏化する。MOSFET100のしきい値電圧Vthは、フラットバンド電圧VFBを用いて、次のように表される。式1:Vth=VFB-q×N×xj-xn×{1/Coxxj-xn/2×εS×ε0}。当該式の第2項はチャネル層110の平均ドナー密度を表し、チャネル層110の平均ドナー密度が0のときにVth=VFBとなる。ここで、qは電子の電荷量、Nはチャネル層110におけるドーパントの濃度、xjはチャネル層110の厚さ、xnはp型半導体層106側の界面からチャネル層110に広がる空乏層の厚さを表す。また、Coxは、MOSFET100におけるMOSキャパシタの容量、εSはMOSFET100の誘電率、ε0は真空中の誘電率を表す。xj-xn<0となる条件で、Vthをプラスにすることができるので、MOSFET100はノーマリーオフとなる。図3においては、説明のためにp型半導体層106上にチャネル層110が形成された場合について説明したが、第1の実施形態に係るMOSFET100のように、p型半導体層106とチャネル層110との間にアンドープ半導体層108を有する場合も、同様である。図4は、第1の実施形態に係るMOSFET100のしきい値電圧とp型のドーパントの濃度との関係を示すグラフである。横軸はp型半導体層106における活性化しているp型のドーパントの濃度cm-3を示し、縦軸はしきい値電圧Vを示す。表1は、p型半導体層106における活性化しているp型のドーパントの濃度cm-3を変化させたときの、チャネル層110にp型半導体層106側から広がる空乏層の厚さnm、しきい値電圧V、及び、p型半導体層106にチャネル層110側から広がる空乏層の厚さnmを示す。表1に示されるように、p型半導体層106における活性化しているp型のドーパントの濃度を高くしていくと、チャネル層110にp型半導体層106側から広がる空乏層の厚さが厚くなる。したがって、p型半導体層106における活性化しているp型のドーパントの濃度を高くすることによって、MOSFET100のしきい値電圧が高くなる。ただし、p型半導体層106における活性化しているp型のドーパントの濃度が1×1017cm-3以上になっても、しきい値電圧は高くならない。これは、1×1017cm-3以上のドーパント濃度では、上記式1の第2項における、{1/Coxxj-xn/2×εS×ε0}の値が小さくなるか、或いは、負になるためである。次に、p型半導体層106の電位について説明する。p型半導体層106における活性化しているp型のドーパントの濃度が低いと、p型半導体層106にチャネル層110側から広がる空乏層が厚くなる。p型半導体層106全体が空乏化すると、p型半導体層106の電位を固定することができないので、p型半導体層106の厚さより、p型半導体層106にチャネル層110側から広がる空乏層が薄いことが好ましい。したがって、p型半導体層106における活性化しているp型のドーパントの濃度は1×1016cm-3以上であることが好ましい。次に、MOSFET100の耐圧について説明する。ゲート電極120と、ドレイン電極118との間の領域で、チャネル層110における活性化しているn型のドーパントの面密度と、2DEG122のシートキャリア密度との合計が、p型半導体層106における活性化しているp型のドーパントの面密度に略等しい。ここで略等しいとは、厳密に等しい場合に限られるわけではなく、11.1程度の差がある場合も含む。ドーパントの面密度は、ドーパントの濃度cm-3と膜厚cmとの乗算で得られる密度cm-2をいう。すなわち、p型半導体層106またはチャネル層110を上面から見たときに、それぞれの層の厚さ方向全体にわたる、単位面積あたりのドーパントの密度が、面密度である。MOSFET100の耐圧はリサーフ部126における、p型及びn型の活性化しているドーパントの面密度に影響される。すなわち、リサーフ部126において、2DEG122のシートキャリア密度と、チャネル層110の活性化しているn型のドーパントの面密度との合計が、p型半導体層106の活性化しているp型のドーパントの面密度より大きいとき、及び、小さいときには、いずれの場合にも、リサーフ部126における電界が均一にならないので、ゲート電極120とドレイン電極118との間の電位差がリサーフ部126のゲート電極120側端部に集中する。そのため、ゲート電極120とドレイン電極118との間に高い電圧がかかると、リサーフ部126のゲート電極120側端部で破壊が起こりやすい。これに対して、リサーフ部126の全体で、チャネル層110における活性化しているn型のドーパントの面密度と、2DEG122のシートキャリア密度との合計が、p型半導体層106における活性化しているp型のドーパントの面密度に略等しいと、ゲート電極120及びドレイン電極118の間の電圧がリサーフ部126に均一に分布するので、MOSFET100の耐圧が大きくなる。2DEG122のシートキャリア密度は、チャネル層110及び電子供給層112の組成及び膜厚に影響される。チャネル層110における活性化しているn型のドーパントの面密度は、チャネル層110における活性化しているn型のドーパントの濃度及びチャネル層110の厚さに依存する。p型半導体層106における活性化しているp型のドーパントの面密度は、p型半導体層106における活性化しているp型のドーパントの濃度及びp型半導体層106の厚さに依存する。したがって、以上の要素を制御することによって、チャネル層110における活性化しているn型のドーパントの面密度2DEG122におけるシートキャリア密度=p型半導体層106における活性化しているp型のドーパントの面密度とすることができる。本式における等号は、厳密に等しい意味ではなく、11.1程度の差を有してもよい。図5は、第1の実施形態に係るMOSFET100のn型ドーパントの面密度と破壊電圧との関係を示すグラフである。横軸はゲート電極120と、ドレイン電極118との間の領域における、2DEG122のシートキャリア密度cm-2と、チャネル層110における活性化しているn型のドーパントの面密度cm-2との合計を示す。また、縦軸は、MOSFET100の破壊電圧Vを示す。ここで、破壊電圧は、MOSFET100が破壊するときのゲート電極120とドレイン電極118との間の電圧差をいう。第1の実施形態に係るMOSFET100が備えるp型半導体層106は、厚さが600nmであり、活性化しているp型のドーパントの濃度は3×1016cm-3である。このとき、図1に示されるように、しきい値電圧は2.92Vであり、第1の実施形態に係るMOSFET100はノーマリーオフとなる。2DEG122のシートキャリア密度cm-2と、チャネル層110における活性化しているn型のドーパントの面密度cm-2との合計が2×1012cm-2のときにMOSFET100の破壊電圧Vが651Vと最も大きくなる。これは、上記の2×1012cm-2が、p型半導体層106における活性化しているp型のドーパントの面密度である1.8×1012cm-2と略等しいからである。すなわち、11.1程度の差がある場合も略等しいといえる。p型半導体層106における活性化しているp型のドーパントの面密度は、活性化しているドーパント濃度とp型半導体層106との乗算、すなわち3×1016cm-3×600×10-7cmにより算出される。図6は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、基板102上にバッファ層104、p型半導体層106、アンドープ半導体層108、チャネル層110、及び、マスク152が形成された状態を示す模式図である。バッファ層104は、基板102上にエピタキシャル成長される。一例として、バッファ層104は、AlN層、および、GaN層を繰り返し積層して形成される。例えば、111面を主面とするSiの基板102がMOCVD装置に設置されてから、濃度100の水素ガスをキャリアガスとして用いて、TMAlトリメチルアルミニウムおよびNH3アンモニアが導入されて、成長温度1050°Cで、AlN層が成長される。TMAl及びNH3の流量は、例えば、それぞれ100μmol/min及び12L/minである。AlN層の厚さは例えば100nmである。次に、TMGaトリメチルガリウムおよびNH3が導入されて、AlN層上に、厚さ200nmのGaNが形成される。TMGa及びNH3の流量は、例えば、それぞれ58μmol/min及び12L/minである。次に、TMAlおよびNH3が導入されて、厚さ20nmのAlNが形成される。形成の条件は上記と同様である。以上のように、厚さ100nmのAlN層上に、厚さ200nmのGaNおよび厚さ20nmのAlNの積層を8回繰り返して、バッファ層104が形成される。バッファ層104上に、p型半導体層106がエピタキシャル成長される。一例として、濃度100の窒素ガスをキャリアガスとして用いて、TMGa、NH3及びCp2Mgビスシクロペンタディエニルマグネシウムが導入されて、成長温度1050°Cで、p型のGaNが成長される。TMGa及びNH3の流量は、例えば、それぞれ58μmol/min及び12L/minである。p型半導体層106の厚さは例えば600nmである。Cp2Mgの流量は、p型半導体層106におけるMgの濃度が3×1016cm-3となるように調整される。p型半導体層106におけるMgの濃度は、SIMS二次元イオン質量分析で測定することができる。p型半導体層106上にアンドープ半導体層108がエピタキシャル成長される。一例として、濃度100の水素ガスをキャリアガスとして用いて、TMGa及びNH3が導入されて、成長温度1050°Cで、アンドープのGaNが成長される。TMGa及びNH3の流量は、例えば、それぞれ58μmol/min及び12L/minである。アンドープ半導体層108の厚さは例えば300nmである。アンドープ半導体層108上にチャネル層110がエピタキシャル成長される。一例として、濃度100の水素ガスをキャリアガスとして用いて、TMGa、NH3及びSiH4モノシランが導入されて、成長温度1050°Cで、n型のGaNが成長される。TMGa及びNH3の流量は、例えば、それぞれ58μmol/min及び12L/minである。チャネル層110の厚さは例えば10nmである。SiH4の流量は、チャネル層110におけるSiの濃度が1×1017cm-3となるように調整される。チャネル層110におけるSiの濃度は、SIMS、あるいは、ホール測定で測定することができる。マスク152が、リセス部124となる領域でチャネル層110上に形成される。マスク152は、例えば、SiO2で形成される。例えば、まずチャネル層110上にSiH4及びN2Oを用いたPCVDプラズマ化学気相成長法で厚さ100nmのSiO2膜が形成され、次に、フォトリソグラフィ及びフッ酸を用いたエッチングによって当該SiO2膜がパターニングされて、マスク152が形成される。図7は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、電子供給層112が形成された状態を示す模式図である。電子供給層112は、マスク152が形成されていない領域で、チャネル層110上に再成長される。一例として、濃度100の水素ガスをキャリアガスとして用いて、TMGa、TMAl及びNH3が導入されて、成長温度1050°Cで、AlGaN層が成長される。NH3の流量は、例えば、12L/minである。TMGa及びTMAlの流量は、AlGaN中のAlの組成比が、予め定められた値となるように調整される。一例として、電子供給層112は、Alの組成比が20のAl0.2Ga0.8Nで形成される。電子供給層112の厚さは例えば15nmである。次に、マスク152が除去される。マスク152は、例えば、フッ酸を用いたウェットエッチングで除去される。電子供給層112の厚さは、X線回折法によって測定することができる。また、AlGaN中のAlの組成比はフォトルミネッセンス法によって測定することができる。チャネル層110と電子供給層112とのヘテロ接合によって発生した2DEG122のシートキャリア密度、及び、チャネル層110におけるドーパントの濃度は、ホール測定によって測定することができる。図8は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、SiO膜154が形成された状態を示す模式図である。電子供給層112上、及び、マスク152が除去され、リセス部124となる領域でチャネル層110上に、SiO膜154がSiO2で形成される。例えば、まず電子供給層112及びチャネル層110上にSiH4及びN2Oを用いたPCVD法で厚さ300nmのSiO2が形成される。次に、当該SiO2は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、p電極128が形成される領域で除去されて、SiO膜154が形成される。SiO膜154が除去されていない領域で、電子供給層112、チャネル層110、及び、アンドープ半導体層108がエッチングで除去される。当該エッチングは、塩素系ガスを用いたドライエッチングである。これにより、SiO膜154が形成されていない領域で、p型半導体層106が露出する。次に、SiO膜154が除去される。SiO膜154は、例えば、フッ酸を用いたウェットエッチングで除去される。図9は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、絶縁層114が形成された状態を示す模式図である。電子供給層112上に絶縁層114が形成される。また、リセス部124となる領域で、チャネル層110上に絶縁層114が形成され、電子供給層112の側面が絶縁層114で覆われる。アンドープ半導体層108、チャネル層110及び電子供給層112が除去された領域で、p型半導体層106上に絶縁層114が形成され、アンドープ半導体層108、チャネル層110及び電子供給層112の側面が絶縁層114で覆われる。一例として、SiH4及びN2Oを用いたPCVD法により、絶縁層114がSiO2で形成される。絶縁層114の厚さは例えば120nmである。図10は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、p電極128が形成された状態を示す模式図である。まずp電極128が形成される領域で、絶縁層114が除去される。絶縁層114は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、除去される。絶縁層114が除去された領域で、p型半導体層106上にp電極128が、スパッタ法及びリフトオフ法で形成される。p電極128は、厚さ5nmのNi層、及び、当該Ti層上の厚さ10nmのAu層で形成される。p電極128の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。p電極128は、アニールされる。当該アニールは、例えば、100の酸素雰囲気中で、500°Cで行う。アニールによって、p電極128とp型半導体層106との間の接続抵抗が小さくなる。ソース電極116及びドレイン電極118が形成される領域で、絶縁層114が除去される。絶縁層114は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、除去される。絶縁層114が除去された領域で、電子供給層112上にソース電極116及びドレイン電極118が、スパッタ法及びリフトオフ法で形成される。ソース電極116及びドレイン電極118は、厚さ25nmのTi層、及び、当該Ti層上の厚さ300nmのAl層で形成される。ソース電極116及びドレイン電極118の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。ソース電極116及びドレイン電極118は、アニールされる。当該アニールは、例えば、600°Cで10分間行う。アニールによって、ソース電極116及びドレイン電極118の接続抵抗が小さくなる。リセス部124を含む領域で、絶縁層114上にゲート電極120が、スパッタ法及びリフトオフ法で形成される。ゲート電極120は、Ti層、当該Ti層上のAu層、及び、当該Au層上のTi層で形成される。ゲート電極120の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。以上のようにして、MOSFET100が形成される。以上、MOSFET100について説明したが、MOSFET100の実施の態様は上記に限られない。例えば、アンドープ半導体層108が形成されず、p型半導体層106とチャネル層110とが接してもよい。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。