複数の動作モードが設定可能な集積回路装置であって、論理回路と、複数の電源電圧を生成し、生成した前記複数の電源電圧を前記論理回路に供給する電源生成回路とを具備し、当該集積回路装置が前記複数の動作モードのうちの第1動作モードに設定されると、前記電源生成回路が前記複数の電源電圧を直流の電源電圧として生成し、前記論理回路が前記直流の電源電圧が供給されることで断熱動作ではない動作を行い、当該集積回路装置が前記複数の動作モードのうちの第2動作モードに設定されると、前記電源生成回路が前記複数の電源電圧を交流の電源電圧として生成し、前記論理回路は、前記複数の交流の電源電圧が供給されることで断熱動作を行い、前記複数の電源電圧が交流の電源電圧として生成された場合、前記複数の電源電圧のうちの少なくとも2つの電源電圧は、互いに、プルアップ及び/又はプルダウンのタイミングと、デューティ比とが異なっている集積回路装置。請求項1に記載の集積回路装置であって、前記論理回路は、第1フリップフロップを含み、前記2つの電源電圧が前記第1フリップフロップに供給される集積回路装置。請求項2に記載の集積回路装置であって、前記第1フリップフロップは、出力が保持ノードに接続されたマスターラッチと、入力が前記保持ノードに接続されたスレーブラッチとを備え、前記2つの電源電圧の一方の電源電圧が前記マスターラッチに供給され、前記2つの電源電圧の他方の電源電圧が前記スレーブラッチに供給される集積回路装置。請求項2又は3に記載の集積回路装置であって、前記論理回路は、更に、第2フリップフロップと、前記第1フリップフロップの出力と前記第2フリップフロップの入力の間の信号パスに設けられた複数の論理セルとを備え、前記2つの電源電圧が前記第2フリップフロップに供給され、前記複数の電源電圧のうち前記2つの電源電圧以外の電源電圧が前記複数の論理セルに供給される集積回路装置。請求項4に記載の集積回路装置であって、前記複数の論理セルのうちの第1論理セルには、前記複数の電源電圧のうちの第1電源電圧が供給され、前記複数の論理セルのうちの第2論理セルには、前記複数の電源電圧のうちの第2電源電圧が供給され、前記第1電源電圧及び前記第2電源電圧はいずれも高位電源電圧であり、前記第1論理セルは、前記第2論理セルに対して前記信号パスの上流側に位置しており、前記論理回路の各動作サイクルにおいて、前記第1電源電圧は、前記第2電源電圧よりも早いタイミングでプルアップされる集積回路装置。請求項5に記載の集積回路装置であって、前記論理回路の各動作サイクルにおいて、前記第1電源電圧は、前記第2電源電圧よりも速くプルダウンされる集積回路装置。請求項4に記載の集積回路装置であって、前記複数の論理セルは、複数のグループにグループ分けされており、前記複数のグループの同一のグループに属する論理セルに、前記複数の電源電圧のうちの同一の電源電圧が供給される集積回路装置。請求項7に記載の集積回路装置であって、前記複数の論理セルのグループ分けが、当該集積回路装置が設定される動作モードに応じて可変である集積回路装置。請求項4に記載の集積回路装置であって、前記複数の電源電圧のうち前記2つの電源電圧以外の電源電圧が前記論理セルの高位電源電圧として使用され、前記複数の論理セルに含まれるPMOSトランジスタのバックゲートに直流の正電源電圧が供給される集積回路装置。請求項4に記載の集積回路装置であって、前記複数の電源電圧のうち前記2つの電源電圧以外の電源電圧が前記論理セルの低位電源電圧として使用され、前記複数の論理セルに含まれるPMOSトランジスタのバックゲートに直流の接地電圧が供給される集積回路装置。請求項3に記載の集積回路装置であって、前記第1フリップフロップは、更に、セレクタを備え、前記セレクタは、当該集積回路装置が前記第1動作モードに設定されると、前記論理回路に供給されるクロック信号を前記マスターラッチのクロック端子に供給し、当該集積回路装置が前記第2動作モードに設定されると、前記一方の電源電圧を前記マスターラッチの前記クロック端子に供給する集積回路装置。請求項11に記載の集積回路装置であって、前記セレクタは、当該集積回路装置が前記第1動作モードに設定されると、前記クロック信号の反転信号を前記スレーブラッチのクロック端子に供給し、当該集積回路装置が前記第2動作モードに設定されると、前記他方の電源電圧を前記スレーブラッチの前記クロック端子に供給する集積回路装置。請求項11又は12に記載の集積回路装置であって、前記マスターラッチは、出力が前記保持ノードに接続された第1インバータと、前記第1インバータの出力に接続された入力を有する第2インバータと、前記第1フリップフロップのデータ入力と前記第1インバータの入力の間に並列に接続された第1PMOSトランジスタ及び第1NMOSトランジスタと、前記第2インバータの出力と前記第1インバータの入力の間に接続された第2NMOSトランジスタとを備え、前記セレクタは、当該集積回路装置が前記第1動作モードに設定されると、前記クロック信号を前記第1PMOSトランジスタのゲートと前記第2NMOSトランジスタのゲートに供給し、前記クロック信号の反転信号を前記第1NMOSトランジスタのゲートに供給し、前記セレクタは、当該集積回路装置が前記第2動作モードに設定されると、前記一方の電源電圧を前記第1PMOSトランジスタのゲートと前記第2NMOSトランジスタのゲートに供給し、直流の接地電源電圧を前記第1NMOSトランジスタのゲートに供給する集積回路装置。請求項13に記載の集積回路装置であって、前記マスターラッチは、更に、前記第2インバータの出力と前記第1インバータの入力の間に前記第2NMOSトランジスタと並列に接続された第2PMOSトランジスタを備え、前記セレクタは、当該集積回路装置が前記第1動作モードに設定されると、前記クロック信号の反転信号を前記第2PMOSトランジスタのゲートに供給し、前記セレクタは、当該集積回路装置が前記第2動作モードに設定されると、直流の正電源電圧を前記第2PMOSトランジスタのゲートに供給する集積回路装置。請求項11乃至14のいずれかに記載の集積回路装置であって、前記スレーブラッチは、出力が前記第1フリップフロップのデータ出力に接続された第3インバータと、前記第3インバータの出力に接続された入力を有する第4インバータと、前記保持ノードと前記第3インバータの入力の間に並列に接続された第3PMOSトランジスタ及び第3NMOSトランジスタと、前記第4インバータの出力と前記第3インバータの入力の間に接続された第4NMOSトランジスタとを備え、前記セレクタは、当該集積回路装置が前記第1動作モードに設定されると、前記クロック信号の反転信号を前記第3PMOSトランジスタのゲートと前記第4NMOSトランジスタのゲートに供給し、前記クロック信号を前記第3NMOSトランジスタのゲートに供給し、前記セレクタは、当該集積回路装置が前記第2動作モードに設定されると、前記他方の電源電圧を前記第3PMOSトランジスタのゲートと前記第4NMOSトランジスタのゲートに供給し、直流の接地電圧を前記第3NMOSトランジスタのゲートに供給する集積回路装置。請求項15に記載の集積回路装置であって、前記スレーブラッチは、更に、前記第4インバータの出力と前記第2インバータの入力の間に前記第4NMOSトランジスタと並列に接続された第4PMOSトランジスタを備え、前記セレクタは、当該集積回路装置が前記第1動作モードに設定されると、前記クロック信号を前記第4PMOSトランジスタのゲートに供給し、前記セレクタは、当該集積回路装置が前記第2動作モードに設定されると、直流の正電源電圧を前記第4PMOSトランジスタのゲートに供給する集積回路装置。請求項11乃至16のいずれかに記載の集積回路装置であって、前記論理回路が、更に、前記クロック信号を、前記第1フリップフロップをそれぞれに含む複数の機能ブロックに分配するクロックツリーを備え、前記クロックツリーを構成するクロックバッファは、当該集積回路装置が前記第1動作モードに設定されると前記直流の電源電圧を供給されて動作し、当該集積回路装置が前記第2動作モードに設定されると動作を停止する集積回路装置。請求項1乃至10のいずれかに記載の集積回路装置であって、更に、メモリを含み、当該集積回路装置が前記第1動作モードに設定された場合、前記論理回路と前記メモリとに共通クロック信号が供給され、前記論理回路と前記メモリとは、前記共通クロック信号に同期して動作し、当該集積回路装置が前記第2動作モードに設定された場合、前記論理回路への前記共通クロック信号への供給が停止されると共に、前記メモリに前記複数の電源電圧のいずれかに同期した同期クロック信号が供給され、前記メモリは、前記同期クロック信号に同期して動作する集積回路装置。CMOS以外のセルを利用する手法特許文献1、2では、小電力モードにおける消費電力低減は問題ないが、高速モードにおいて動作速度が高められないという課題がある。具体的に、特許文献1では、高速モードのために電源に直流電圧を印加してもPMOSクロスカップルの影響で動作速度が遅い。加えて、CMOS構造でないので一般的に使用される設計自動化ツールが利用できない等の課題もある。特許文献2は、高速モードのために電源に直流電圧を印加しても、ダイオードの電位障壁により、通常のCMOS回路よりも動作速度が遅く、消費電力も増加する。加えて、CMOSセル1つ1つにダイオードを追加する必要があり、面積が増大する等の課題もある。一方、CMOSセルを利用する手法特許文献3では、高速モードにおける動作速度には問題ないが、低消費電力モードにおける電力を十分に低下できない課題がある。具体的に、特許文献3では、CMOS論理回路に断熱動作のために正弦波を入力しているが、CMOS論理回路全体に1つの正弦波電源を入力しても初段のセルしか断熱動作しない。一方、CMOS論理回路に特許文献1、2のような位相違いの多相波形を入力しても、断熱動作による演算は可能だが、電荷の再利用ができないために、電力を十分に低減できない。これは、特許文献1、2の回路は、電源もしくは入力が0Vになっても出力演算結果を保持できる構造論理回路であるのに対して、通常、CMOS回路は入力もしくは電源のいずれかが0Vになった時点で出力演算結果が不定値になってしまうためである。このように、CMOS論理回路を利用した場合、従来文献による手法では十分に低電力化できないという課題がある。したがって、本発明の目的は、断熱動作に対応したCMOS論理回路において、回路への電源電圧の供給を最適化することで、小電力モードにおける低消費電力及び高速モードにおける高速動作等の好適な動作特性を実現することにある。本発明の一の観点では、複数の動作モードが設定可能な集積回路装置が、論理回路と、複数の電源電圧を生成し、生成した複数の電源電圧を論理回路に供給する電源生成回路とを具備している。当該集積回路装置が複数の動作モードのうちの第1動作モードに設定されると、電源生成回路が複数の電源電圧を直流の電源電圧として生成し、論理回路が直流の電源電圧が供給されることで断熱動作ではない動作を行う。一方、当該集積回路装置が複数の動作モードのうちの第2動作モードに設定されると、電源生成回路が複数の電源電圧を交流の電源電圧として生成し、論理回路は、複数の交流の電源電圧が供給されることで断熱動作を行う。複数の電源電圧が交流の電源電圧として生成された場合、複数の電源電圧のうちの少なくとも2つの電源電圧は、互いに、プルアップ及び/又はプルダウンのタイミングと、デューティ比とが異なっている。本発明では、プルアップ及び/又はプルダウンのタイミングと、デューティ比とが互いに相違する複数の電源電圧を、断熱動作を行う論理回路に供給することで、例えば低消費電力等の好適な動作特性を実現することができる。本発明によれば、断熱動作に対応したCMOS論理回路において、小電力モードにおける低消費電力及び高速モードにおける高速動作等の好適な動作特性を実現することができる。まず、本発明の集積回路装置において行われる断熱動作について説明する。図1Aは、一般的なCMOS回路の動作以下、単にCMOS動作という。と、断熱動作とを比較する図である。CMOS動作では、直流の正電源電圧Vdd及び接地電圧Gndが回路に供給される。ここで、本明細書において、正電源電圧Vddは、接地電圧Gndより高い固定の電源電圧を意味していることに留意されたい。入力Aがプルアップされると、正電源電圧Vddを生成する電源から回路に流れるドレイン電流Idが瞬時的に増大する。一方、断熱動作では、交流非直流の高位電源電圧φが回路に供給される。ここで、交流とは、正電源電圧Vddと接地電圧Gndの間で変化することを意味している。詳細には、入力Aの変化に同期して高位電源電圧φが徐々に増大される。図1Aでは高位電源電圧φがランプ波形になるように増大されている。高位電源電圧φが徐々に増大されると出力Bの電圧も徐々に増大し、ドレイン電流Idが平均的に低くなる。回路の消費電力は、ドレイン電流Idの2乗に比例するので、平均的にドレイン電流Idが低い断熱動作を行うことで、ドレイン電流Idが瞬時的に増大するCMOS動作よりも消費電力を低減することができる。本実施形態では、更に、図1Bに図示されているように、負荷容量の電荷を電源に回収する電荷リサイクル動作が行われる。直流の正電源電圧Vddが常時に回路に供給されるCMOS動作では、電源から負荷容量に供給された電荷は接地に捨てられる。一方、電荷リサイクル動作では、高位電源電圧φが徐々に低下されることで高位電源電圧φよりも出力Bの電圧が高くなり、負荷容量に蓄積された電荷が電源に回収される。これにより、消費電力が一層に低減される。以下に述べられる実施形態では、図1Bに図示されている電荷リサイクル動作が図1Aに図示されている断熱動作と共に行われる。図1A、図1Bに図示された断熱動作と電荷リサイクル動作では、交流の高位電源電圧φが供給されると共に直流の接地電圧Gndが供給されているが、後に詳細に説明されるように、直流の正電源電圧Vddと交流の低位電源電圧とが回路に供給されてもよい。また、いずれも交流の高位電源電圧及び低位電源電圧が回路に供給されてもよい。なお、本明細書において高位電源電圧及び低位電源電圧と言及した場合、高位電源電圧とは、回路が実効的に動作する即ち、演算値を確定させる際に相対的に高い電圧レベルを有する電源電圧を意味しており、低位電源電圧とは相対的に低い電圧レベルを有する電源電圧を意味している。一対の交流の高位電源電圧及び低位電源電圧が供給される場合、動作サイクルの途中で高位電源電圧よりも低位電源電圧の電圧レベルが高くなる場合もあり得ることに留意されたい。図2は、本発明の一実施形態における集積回路装置の構成を示すブロック図である。図2の集積回路装置は、ハーバードアーキテクチャを採用した汎用マイコンとして構成されており、複数の動作モードで動作する。該複数の動作モードには、高速モードと小電力モードが含まれている。ここで、高速モードとは、高速動作を行う動作モードであり、小電力モードとは、消費電力を抑制する動作モードである。高速モードでは上述のCMOS動作が行われ、小電力モードでは、上述の断熱動作及び電荷リサイクル動作が行われる。その結果、高速モードでは消費電力が増大するものの動作速度が増大され、一方、小電力モードでは動作速度が低下するものの消費電力が低減される。集積回路装置が実際に動作する動作モードは、動作モード信号Modeによって選択される。本実施形態の集積回路装置は、CPUcentralprocessingunit10と、命令メモリ20と、データメモリ30と、電源生成回路40とを備えている。CPU10は、データメモリ30に格納されたデータに対して命令メモリ20に格納された命令に応じた演算を行い、これにより、所望の機能を実現する。CPU10は、上述のCMOS動作と断熱動作との両方に対応した構成を有している。電源生成回路40は、直流の正電源電圧Vdd及び接地電圧Gndの供給を受け、CPU10に複数の電源電圧を供給する。図2では、CPU10に供給される複数の電源電圧が高位電源電圧Vm、Vs、V1~Vnとして図示されている。後述されるように、高位電源電圧Vm、Vs、V1~Vnとしては、当該集積回路装置の動作モードに応じて、直流の正電源電圧Vdd又は交流非直流の電源電圧が選択的に供給される。詳細には、CPU10は、機能ブロック111つのみ図示と、クロックツリー12とを備えている。各機能ブロック11は、複数のフリップフロップと複数の論理セルとを備えている。図2では、機能ブロック11に含まれているフリップフロップ及び論理セルのうち、2つのフリップフロップ14、15と、その間に接続された論理セル161~16nとが図示されている。ただし、各機能ブロック11の構成は図2に図示されている物に限定されず、他のフリップフロップ及び論理セルが設けられ得ることに留意されたい。図2の構成では、フリップフロップ14、15のそれぞれに高位電源電圧Vm、Vsが供給され、論理セル161~16nに、それぞれ、高位電源電圧V1~Vnが供給される。クロックツリー12は、CPU10の各機能ブロック11に、クロック信号CK_CPUを分配する。CPU10は、その内部において使用されるクロック信号CK_CPUをクロックセレクタ13から受け取る。クロックセレクタ13は、クロック生成回路図示されないによって生成された共通クロック信号CKが入力される第1入力と、接地電圧Gndが入力される第2入力とを有している。クロックセレクタ13は、当該集積回路装置の動作モードを指定する動作モード信号Modeに応じてクロック信号CK_CPUの選択を行う。動作モード信号Modeによって当該集積回路装置が高速モードに設定されると、クロックセレクタ13は、クロック信号CK_CPUとして共通クロック信号CKを選択する。一方、動作モード信号Modeによって当該集積回路装置が小電力モードに設定されると、クロックセレクタ13は、接地電圧Gndを選択し、クロック信号CK_CPUの供給を停止する。これは、後述されるように、小電力モードではCPU10においてクロック信号CK_CPUは使用されず、クロックツリー12の使用が停止されるためである。命令メモリ20は、CPU10によって実行される命令を格納するメモリであり、直流の正電源電圧Vddで動作する。命令メモリ20は、クロック信号CK_M1に同期して動作する。ここで、クロック信号CK_M1は、上述の共通クロック信号CKと電源生成回路40によって生成されたクロック信号MCK2とからクロックセレクタ21によって動作モード信号Modeに応答して選択されたクロック信号である。後述されるように、クロック信号MCK2は、高位電源電圧Vm、Vs、V1~Vnとして交流の電源電圧が供給される場合に、その交流の電源電圧の電圧レベルが変化するタイミングに同期するように生成される。データメモリ30は、CPU10によって処理されるデータを格納するメモリであり、直流の正電源電圧Vddで動作する。データメモリ30は、クロック信号CK_M2に同期して動作する。ここで、クロック信号CK_M2は、上述の共通クロック信号CKの反転信号と電源生成回路40によって生成されたクロック信号MCK1とからクロックセレクタ21によって動作モード信号Modeに応答して選択されたクロック信号である。後述されるように、クロック信号MCK1も、クロック信号MCK2と同様に、高位電源電圧Vm、Vs、V1~Vnとして交流の電源電圧が供給される場合に、その交流の電源電圧の電圧レベルが変化するタイミングに同期するように生成される。電源生成回路40は、直流の正電源電圧Vddと接地電圧Gndの供給を受けて高位電源電圧Vm、Vs、V1~Vnを生成し、生成した高位電源電圧Vm、Vs、V1~VnをCPU10に供給する。高位電源電圧Vm、Vs、V1~Vnの生成は、動作モード信号Modeに応じて制御される。図3は、電源生成回路40からCPU10への電源電圧の供給の態様を示す概念図である。動作モード信号Modeによって該集積回路装置が高速モードに設定されると、電源生成回路40は、直流の正電源電圧Vddを高位電源電圧Vm、Vs、V1~Vnとして出力する。一方、動作モード信号Modeによって該集積回路装置が小電力モードに設定されると、交流の電源電圧を高位電源電圧Vm、Vs、V1~Vnとして出力する。加えて、電源生成回路40は、共通クロック信号CKを遅延することによりクロック信号MCK1、MCK2を生成する。クロック信号MCK1、MCK2は、動作モード信号Modeによって該集積回路装置が小電力モードに設定された場合にクロックセレクタ21、31によって選択され、それぞれ、データメモリ30に供給されるクロック信号CK_M2、命令メモリ20に供給されるクロック信号CK_M1として使用される。本実施形態では、クロック信号MCK1、MCK2は、それぞれが高位電源電圧Vm、Vs、V1~Vnのいずれかに同期するように生成される。本実施形態の集積回路装置の一つの特徴は、CPU10に供給される電源電圧高位電源電圧及び/又は低位電源電圧が交流の電源電圧として生成される場合に、当該電源電圧の波形が個別に制御可能になっている点である。より具体的には、本実施形態の集積回路装置では、CPU10に供給される電源電圧のうちの少なくとも2の電源電圧は、互いに、プルアップ及びプルダウンのうちの少なくとも一方のタイミングが異なり、且つ、デューティ比が異なるように生成される。このような動作により、本実施形態の集積回路装置では、より消費電力を低減した動作を実現することができる。以下では、CPU10に供給される電源電圧の制御について詳細に説明する。図4は、CPU10の機能ブロック11の論理セルへの電源電圧の供給について説明する概念図である。図4では、機能ブロック11-1がフリップフロップ14、15と論理セル161~16nとを備えており、機能ブロック11-2がフリップフロップ17、18と論理セル191~19nとを備えている。論理セル161~16nは、フリップフロップ14の出力とフリップフロップ15の入力の間の信号パスに設けられており、論理セル191~19nは、フリップフロップ17の出力とフリップフロップ18の入力の間の信号パスに設けられている。論理セル161~16n、191~19nは、いずれも、PMOSトランジスタとNMOSトランジスタとを含むCMOS回路として構成される。本実施形態では、各機能ブロック11に設けられる複数の論理セルに個別に制御可能な複数の高位電源電圧が供給される。例えば図4の構成では、論理セル161~16nにそれぞれ高位電源電圧V1~Vnが供給され、論理セル191~19nに、それぞれ高位電源電圧V1~Vnが供給される。高位電源電圧V1~Vnは、そのプルアップ及びプルダウンのタイミングが個別に制御される。ここで、複数の機能ブロックに共通の高位電源電圧が供給され得ることに留意されたい。例えば、高位電源電圧V1は、機能ブロック11-1の論理セル161と機能ブロック11-2の論理セル191に共通に供給される。高位電源電圧V2~Vnについても同様である。図5A、図5Bは、高位電源電圧V1~Vnの波形を示すタイミングチャートである。ここで、図5Aは、集積回路装置が高速モードに設定された場合の高位電源電圧V1~Vnの波形を示し、図5Bは、集積回路装置が小電力モードに設定された場合の高位電源電圧V1~Vnの波形を示している。集積回路装置が高速モードに設定されると、直流の正電源電圧Vddが、高位電源電圧V1~Vnとして供給される。この場合、各機能ブロック11は、通常のCMOS動作を行う。一方、集積回路装置が小電力モードに設定されると、交流の電源電圧が高位電源電圧V1~Vnとして供給される。この場合、高位電源電圧V1~Vnのそれぞれは、各動作サイクルにおいて1回だけ低位電源電圧接地電圧Gndから正電源電圧Vddにプルアップされ、その後、所望の経過時間の後で正電源電圧Vddから接地電圧Gndにプルダウンされる。高位電源電圧V1~Vnのプルアップは、各動作サイクルの評価フェーズにおいて行われ、高位電源電圧V1~Vnのプルダウンは、各動作サイクルの回収フェーズにおいて行われる。ここで、評価フェーズとは、信号パス上の各ノードの電位が確定し、フリップフロップに保持される値が確定するフェーズであり、回収フェーズとは、信号パス上の各ノードから電荷が電源に回収されるフェーズである。高位電源電圧V1~Vnのプルアップ及びプルダウンは徐々に電圧レベルが変化するように最も好適には変化の間の電圧レベルの波形がランプ波形になるように行われる。ここで、図5Bに図示されている動作では、各動作サイクルにおいて、信号パスの相対的に上流側に位置する論理セルに供給される高位電源電圧が、相対的に下流側に位置する論理セルに供給される高位電源電圧よりも速くプルアップされる。例えば、図4に図示されている機能ブロック11-1では、信号が、フリップフロップ14の出力からフリップフロップ15の入力に、論理セル161~16nで構成される信号パスを介して伝送される。そして、論理セル161に供給される高位電源電圧V1が、論理セル162に供給される高位電源電圧V2よりも速くプルアップされ、その高位電源電圧V2は、論理セル163に供給される高位電源電圧V3よりも速くプルアップされる。高位電源電圧V3~Vnについても同様であり、高位電源電圧V1、V2、V3Vnの順でプルアップされる。断熱動作では、論理セルへの入力が確定した後で当該論理セルに供給される高位電源電圧が徐々にプルアップされることで消費電力が低減される。よって、相対的に上流側に位置する論理セルに供給される高位電源電圧が、相対的に下流側に位置する論理セルに供給される高位電源電圧よりも速くプルアップされることで、断熱動作が行われたときにおける消費電力をより低減することができる。また、図5Bに図示されている動作では、各動作サイクルにおいて、信号パスの相対的に下流側に位置する論理セルに供給される高位電源電圧が、相対的に上流側に位置する論理セルに供給される高位電源電圧よりも速くプルダウンされる。例えば、図4に図示されている機能ブロック11-1では、論理セル16nに供給される高位電源電圧Vnが、論理セル16n-1に供給される高位電源電圧Vn-1よりも速くプルアップされ、その高位電源電圧Vn-1は、論理セル16n-2に供給される高位電源電圧Vn-2よりも速くプルアップされる。高位電源電圧Vn-3~V1についても同様であり、高位電源電圧Vn、Vn-1、、V3、V2、V1の順でプルダウンされる。電荷リサイクル動作では、論理セルの出力の電位が維持された状態で当該論理セルに供給される高位電源電圧が徐々にプルダウンされることで電荷が効率的に回収され、消費電力が低減される。よって、相対的に下流側に位置する論理セルに供給される高位電源電圧が、相対的に上流側に位置する論理セルに供給される高位電源電圧よりも速くプルダウンされることで、電荷リサイクル動作が行われたときにおける電荷の回収効率を向上し、消費電力をより低減することができる。図6A~図6Cは、該集積回路装置の動作の変形例を示すタイミングチャートである。図6Aに図示されているように、高位電源電圧V1~Vnのプルダウンは、同時に行われてもよい。このような動作では、1動作サイクルを短くできるので、小電力モードにおける動作速度を増大させることができる。一方で、電荷リサイクル動作における電荷の回収効率が低減する。ただし、断熱動作による消費電力の低減の効果は得られる。また、図6Bに図示されているように、高位電源電圧V1~Vnのうちの複数が同一の波形を有していてもよい。図6Bでは、高位電源電圧V1、V2が同一の波形を有しており、高位電源電圧V3、V4が同一の波形を有している。このような構成では、断熱動作及び電荷リサイクル動作による消費電力の低下の効果が低減するが、電源生成回路40の構成を簡略化できる。更に、図6Cに図示されているように、高位電源電圧V1~Vnは、高位電源電圧V1、V2、V3Vnの順でプルアップされなくてもよく、また、高位電源電圧Vn、Vn-1、、V3、V2、V1の順でプルダウンされなくてもよい。高位電源電圧V1~Vnのうちの2つの高位電源電圧について、相対的に上流側に位置する論理セルに供給される高位電源電圧がプルアップされた後、相対的に下流側に位置する論理セルに供給される高位電源電圧がプルアップされれば、断熱動作による消費電力の低減の効果は得られる。また、高位電源電圧V1~Vnのうちの2つの高位電源電圧について、相対的に下流側に位置する論理セルに供給される高位電源電圧がプルダウンされた後、相対的に上流側に位置する論理セルに供給される高位電源電圧がプルダウンされれば、電荷リサイクル動作による消費電力の低減の効果は得られる。更に、図7Aに図示されているように、同一の信号パス上にある複数の論理セルが複数のグループにグループ分けされ、同一のグループに属する論理セルに同一の高位電源電圧を供給してもよい。例えば、図7Aの例では、論理セル161に高位電源電圧V1が供給され、論理セル162、163に高位電源電圧V2が供給され、論理セル164~16nに高位電源電圧V3が供給される。このような構成では、断熱動作及び電荷リサイクル動作による消費電力の低下の効果が低減するが、電源生成回路40の構成を簡略化できる。更に、図7Bに図示されているように、動作モードに応じてグループ分けが変更されてもよい。図7Bの例では、集積回路装置に、高速モードと、3つの小電力モード1~3が用意される。集積回路装置が高速モードに設定されると論理セル161~16nの全てが単一のグループにグループ分けされ、論理セル161~16nの全てに直流の正電源電圧Vddが供給される。また、集積回路装置が小電力モード1に設定されると、論理セル161~16nが2つのグループにグループ分けされる。一方のグループには高位電源電圧V1が供給され、他方のグループには高位電源電圧V2が供給される。また、集積回路装置が小電力モード2に設定されると、論理セル161~16nが4つのグループにグループ分けされる。第1のグループには高位電源電圧V1が供給され、第2のグループには高位電源電圧V2が供給され、第3のグループには高位電源電圧V1が供給され、第4のグループには高位電源電圧V4が供給される。更に、集積回路装置が小電力モード3に設定されると、論理セル161~16nがn個のグループにグループ分けされる。この場合、一のグループに属する論理セルは一つのみである。論理セル161~16nには、それぞれ、高位電源電圧V1~Vnが供給される。このような動作では、集積回路装置の動作モードを適切に設定することで、動作速度と消費電力のニーズに柔軟に対応できる。また、図7Cに図示されているように、動作モードに応じて論理セルに供給される電源電圧の波形が変更されてもよい。図7Cの例では、集積回路装置が小電力モード1に設定されると、高位電源電圧V1~Vnが高位電源電圧V1、V2、V3Vnの順でプルアップされ、また、高位電源電圧Vn、Vn-1、、V3、V2、V1の順でプルダウンされる。一方、集積回路装置が小電力モード2に設定されると、高位電源電圧V1~Vnが高位電源電圧V1、V2、V3Vnの順でプルアップされる一方で、高位電源電圧V1~Vnは同時にプルダウンされる。また、図8に図示されているように、集積回路装置が小電力モードに設定された場合に各機能ブロック11の論理セルの全てに直流の正電源電圧Vddを供給する一方で、該論理セルに交流の低位電源電圧を供給してもよい。図8の例では、論理セル161~16nに直流の正電源電圧Vddが供給される一方で、交流の低位電源電圧G1~Gnがそれぞれ論理セル161~16nに供給される。一般に、NMOSトランジスタはPMOSトランジスタよりも寄生容量が小さいため、NMOSトランジスタとPMOSトランジスタとを含む論理セルに交流の高位電源電圧V1~Vnを供給するよりも、交流の低位電源電圧G1~Gnを供給する方が消費電力の低減の効果は大きい。図9は、小電力モードにおいて交流の低位電源電圧G1~Gnがそれぞれ論理セル161~16nに供給される場合の低位電源電圧G1~Gnの波形の例を示すタイミングチャートである。低位電源電圧G1~Gnのそれぞれは、各動作サイクルにおいて1回だけ正電源電圧Vddから接地電圧Gndにプルダウンされ、その後、所望の経過時間の後で接地電圧Gndから正電源電圧Vddにプルアップされる。低位電源電圧G1~Gnのプルダウンは、各動作サイクルの評価フェーズにおいて行われ、低位電源電圧G1~Gnのプルアップは、各動作サイクルの回収フェーズにおいて行われる。低位電源電圧G1~Gnのプルアップ及びプルダウンは徐々に電圧レベルが変化するように最も好適には変化の間の電圧レベルの波形がランプ波形になるように行われる。交流の低位電源電圧G1~Gnがそれぞれ論理セル161~16nに供給される場合、図6Aと同様に、低位電源電圧G1~Gnのプルアップは、同時に行われてもよい。また、図6Bと同様に、低位電源電圧G1~Gnのうちの複数が同一の波形を有していてもよい。更に、図6Cと同様に、低位電源電圧G1~Gnは、低位電源電圧G1、G2、G3Gnの順でプルダウンされなくてもよく、また、低位電源電圧Gn、Gn-1、、G3、G2、G1の順でプルアップされなくてもよい。更に、図10に図示されているように、集積回路装置が小電力モードに設定された場合に機能ブロック11の論理セルに交流の高位電源電圧と交流の低位電源電圧とを供給してもよい。図10の例では、論理セル161~16nに、交流の高位電源電圧V1~Vnがそれぞれに供給され、更に、交流の低位電源電圧G1~Gnがそれぞれに供給される。図11A、図11Bは、小電力モードにおいて交流の高位電源電圧V1~Vnと交流の低位電源電圧G1~Gnとが論理セル161~16nにそれぞれに供給される場合の高位電源電圧V1~Vn及び低位電源電圧G1~Gnの波形の例を示すタイミングチャートである。図11Aの例では、高位電源電圧V1~Vnのそれぞれは、各動作サイクルにおいて1回だけ低位電源電圧接地電圧Gndから正電源電圧Vddにプルアップされ、その後、所望の経過時間の後で正電源電圧Vddから接地電圧Gndにプルダウンされる。低位電源電圧G1~Gnは、対応する高位電源電圧V1~Vnに同期してプルダウン及びプルアップされる。例えば、低位電源電圧G1は、対応する高位電源電圧V1のプルアップと同時に正電源電圧Vddから接地電圧Gndにプルダウンされ、高位電源電圧V1のプルダウンと同時に接地電圧Gndから正電源電圧Vddにプルアップされる。低位電源電圧G2~Gnについても同様である。図11Aの動作では、高位電源電圧V1~Vn及び低位電源電圧G1~Gnの振幅が、正電源電圧Vddの電圧レベルと同一である。また、図11Bに図示されているように、高位電源電圧V1~Vn及び低位電源電圧G1~Gnの振幅が、Vdd/2であってもよい。この場合、高位電源電圧V1~Vnのそれぞれは、各動作サイクルにおいて1回だけVdd/2から正電源電圧Vddにプルアップされ、その後、所望の経過時間の後で正電源電圧VddからVdd/2にプルダウンされる。低位電源電圧G1~Gnは、対応する高位電源電圧V1~Vnに同期してプルダウン及びプルアップされる。例えば、低位電源電圧G1は、対応する高位電源電圧V1のプルアップと同時にVdd/2から接地電圧Gndにプルダウンされ、高位電源電圧V1のプルダウンと同時に接地電圧GndからVdd/2にプルアップされる。低位電源電圧G2~Gnについても同様である。図11A、図11Bの動作においても図6Aと同様に、高位電源電圧V1~Vnの正電源電圧VddからVdd/2へのプルダウンが同時に行われてもよい。この場合、高位電源電圧V1~Vnのプルダウンと同時に、低位電源電圧G1~Gnが接地電圧GndからVdd/2にプルアップされる。また、図6Bと同様に、高位電源電圧V1~Vnのうちの複数の高位電源電圧が同一の波形を有しており、該複数の高位電源電圧に対応する低位電源電圧も同一の波形を有していてもよい。更に、図6Cと同様に、高位電源電圧V1~Vnは、高位電源電圧V1、V2、V3Vnの順でプルダウンされなくてもよく、また、高位電源電圧Vn、Vn-1、、V3、V2、V1の順でプルアップされなくてもよい。この場合、低位電源電圧G1~Gnは、対応する高位電源電圧V1~Vnと同一の順序でプルアップ及びプルダウンされる。図12Aを参照して、各機能ブロック11の論理セルに交流の高位電源電圧が供給される場合でも、当該論理セルに含まれているPMOSトランジスタのバックゲートは、直流の正電源電圧Vddに固定されることが好ましい。同様に、各機能ブロック11の論理セルに交流の低位電源電圧が供給される場合でも、当該論理セルに含まれているNMOSトランジスタのバックゲートは、直流の低位電源電圧接地電圧Gndに固定されることが好ましい。図12Aの例では、論理セル161がPMOSトランジスタMP1とNMOSトランジスタMN1とを含んでおり、論理セル162がPMOSトランジスタMP2とNMOSトランジスタMN2とを含んでいる。論理セル161、162はいずれもインバータを構成している。詳細には、論理セル161のPMOSトランジスタMP1、NMOSトランジスタMN1のゲートがノードAに共通に接続され、ドレインがノードBに共通に接続されている。更に、論理セル162のPMOSトランジスタMP2、NMOSトランジスタMN2のゲートがノードBに共通に接続され、ドレインがノードCに共通に接続されている。PMOSトランジスタMP1、MP2のソースにはそれぞれ高位電源電圧V1、V2が供給され、NMOSトランジスタMN1、MN2のソースにはそれぞれ低位電源電圧G1、G2が供給される。図13は、図12Aに図示されている論理セル161及び162に供給される高位電源電圧V1、V2及び低位電源電圧G1、G2の波形の例を示している。ここで、PMOSトランジスタMP1、MP2のバックゲートがいずれも正電源電圧Vddに固定され、NMOSトランジスタMN1、MN2のバックゲートがいずれも接地電圧Gndに固定される。PMOSトランジスタMP1、MP2及びNMOSトランジスタMN1、MN2のバックゲートの電圧を固定することには、消費電力を低減する効果がある。PMOSトランジスタMP1、MP2のバックゲートに交流の高位電源電圧V1、V2が供給されると、PMOSトランジスタMP1、MP2のソース即ち、交流の高位電源電圧V1、V2が供給されるノードとPMOSトランジスタのバックゲートの両方を充放電する必要が生じる。これは、消費電力を増大させる。PMOSトランジスタMP1、MP2のバックゲートを直流の正電源電圧Vddに固定することは、当該バックゲートの充放電を不要にし、消費電力を有効に低減させる。同様に、NMOSトランジスタMN1、MN2のバックゲートを直流の接地電圧Gndに固定することは、NMOSトランジスタMN1、MN2のバックゲートの充放電を不要にし、消費電力を有効に低減させる。図12Bは、図12Aの論理セル162のPMOSトランジスタMP2及びNMOSトランジスタMN2のデバイス構造の具体例を示す断面図である。p型の半導体基板51にnウェル52が形成されており、NMOSトランジスタMN2は、nウェル52が形成されていない領域に形成される。詳細には、p型の半導体基板51の表面部にn型不純物が高濃度にドープされたn領域53、54が形成される。n領域53、54は、それぞれ、NMOSトランジスタMN2のソース及びドレインとして使用される。即ち、n領域53は、低位電源電圧G2が供給されるノードに接続され、n領域54は、ノードCに接続される。p型の半導体基板51のn領域53、54の間の部分を覆うようにゲート絶縁膜55が形成され、ゲート絶縁膜55の上にゲート電極56が形成される。ゲート電極56は、ノードBに接続される。更に、p型の半導体基板51の表面部にp型不純物が高濃度にドープされたp領域57が形成される。p領域57は、NMOSトランジスタMN2のバックゲートとして使用され、接地電圧Gndが供給されるノードに接続される。一方、PMOSトランジスタMP2は、nウェル52が形成されている領域に形成される。詳細には、nウェル52の表面部にp型不純物が高濃度にドープされたp領域58、59が形成される。p領域58、59は、それぞれ、PMOSトランジスタMP2のソース及びドレインとして使用される。即ち、p領域58は、高位電源電圧V2が供給されるノードに接続され、p領域59は、ノードCに接続される。nウェル52のp領域58、59の間の部分を覆うようにゲート絶縁膜60が形成され、ゲート絶縁膜60の上にゲート電極61が形成される。ゲート電極61は、ノードBに接続される。更に、nウェル52の表面部にn型不純物が高濃度にドープされたn領域62が形成される。n領域62は、PMOSトランジスタMP2のバックゲートとして使用され、正電源電圧Vddが供給されるノードに接続される。論理セル161のPMOSトランジスタMP1及びNMOSトランジスタMN1も同様のデバイス構造となるように形成される。なお、図12Bに図示されたデバイス構造は単なる一例であり、論理セルのPMOSトランジスタ及びNMOSトランジスタのデバイス構造は、様々に変更可能である。CPU10の構成要素のうち、CMOS回路として構成された論理セルについては、上述のように交流の高位電源電圧及び/又は低位電源電圧を供給することで断熱動作を実現できる。しかしながら、CPU10に含まれるフリップフロップについては、CMOS回路で使用される一般的なフリップフロップの構成では断熱動作に適さない。以下では、CPU10の機能ブロック11のフリップフロップの好適な構成及び動作について説明する。図14A、図14Bは、CPU10に含まれるフリップフロップの好適な構成を示す回路図である。ここで、図14Aは、高位電源電圧Vm、Vsと直流の接地電圧GndとがCPU10に供給される場合のフリップフロップの好適な構成を示しており、図14Bは、高位電源電圧Vm、Vsと低位電源電圧Gm、GsとがCPU10に供給される場合のフリップフロップ14、15の好適な構成を示している。ここで、高位電源電圧Vm、Vsは、集積回路装置が高速モードに設定された場合には直流の正電源電圧Vddに設定され、小電力モードに設定された場合には、所定の波形を有する交流の高位電源電圧に設定される。高位電源電圧Vm、Vsが交流の高位電源電圧として生成される場合には、高位電源電圧Vm、Vsは、プルアップ及びプルダウンのタイミングとデューティ比とが互いに異なるように生成される。同様に、低位電源電圧Gm、Gsは、集積回路装置が高速モードに設定された場合には直流の接地電圧Gndに設定され、小電力モードに設定された場合には、所定の波形を有する交流の低位電源電圧に設定される。低位電源電圧Gm、Gsが交流の低位電源電圧として生成される場合には、低位電源電圧Gm、Gsは、プルアップ及びプルダウンのタイミングとデューティ比とが互いに異なっている。図14Aを参照して、一実施形態では、CPU10のフリップフロップが、マスターラッチ71と、スレーブラッチ72と、セレクタ73a、73bとを備えている。マスターラッチ71とスレーブラッチ72とは、いずれも、一般的なDラッチとして構成されている。マスターラッチ71のデータ入力は、フリップフロップのデータ入力Dに接続されており、マスターラッチ71のデータ出力は、保持ノードUに接続されている。また、スレーブラッチ72のデータ入力は保持ノードUに接続され、スレーブラッチ72のデータ出力は、フリップフロップのデータ出力Qに接続されている。マスターラッチ71には、高位電源電圧Vsが供給され、スレーブラッチ72には、高位電源電圧Vsとは分離された高位電源電圧Vsが供給される。図14Aの構成では、マスターラッチ71とスレーブラッチ72に、接地電圧Gndが共通に供給される。セレクタ73aは、クロックツリー12から供給されるクロック信号CK_CPUが入力される第1入力と、高位電源電圧Vmが入力される第2入力とを備えており、動作モード信号Modeに応答してクロック信号CK_CPUと高位電源電圧Vmのいずれかを出力する。セレクタ73aの出力は、マスターラッチ71のクロック端子に接続されている。一方、セレクタ73bは、クロック信号CK_CPUに対して相補の信号であるクロック信号CKB_CPUが入力される第1入力と、高位電源電圧Vsが入力される第2入力とを備えており、動作モード信号Modeに応答してクロック信号CKB_CPUと高位電源電圧Vsのいずれかを出力する。セレクタ73bの出力は、スレーブラッチ72のクロック端子に接続されている。図14Aでは、セレクタ73aの出力がクロック信号CK1として記載されており、セレクタ73bの出力がクロック信号CK2として記載されている。図14Aのフリップフロップは、一般的なCMOS回路で使用されるフリップフロップと比較すると下記のような特徴を有している。まず、マスターラッチ71とスレーブラッチ72とに別々の高位電源電圧が供給される。加えて、マスターラッチ71とスレーブラッチ72のクロック入力にセレクタ73a、73bが接続されており、断熱動作を行う場合即ち、小電力モードに設定される場合には、高位電源電圧Vm、Vsがマスターラッチ71とスレーブラッチ72のクロック入力に供給される。このような構成により、図14Aのフリップフロップは、断熱動作に対応している。図15A、図15Bは、図14Aのフリップフロップのより具体的な回路構成を示している。ここで、図15Aは、マスターラッチ71及びスレーブラッチ72の構成を示しており、図15Bは、セレクタ73a、73bの構成を示している。ここで、図15Bにおいては、セレクタ73a、73bが一つのセレクタ73としてまとめて図示されていることに留意されたい。図15Aに図示されているように、マスターラッチ71は、PMOSトランジスタMP11とNMOSトランジスタMN12とインバータ74、75とを備えている。PMOSトランジスタMP11は、データ入力Dとインバータ74の入力の間に接続されており、インバータ74の出力は、保持ノードUとインバータ75の入力とに接続されている。NMOSトランジスタMN12は、インバータ75の出力とインバータ74の入力との間に接続されている。高位電源電圧Vmがインバータ74、75に供給されると共に、クロック信号CK1がPMOSトランジスタMP11、MN12のゲートに供給される。一方、スレーブラッチ72は、PMOSトランジスタMP21とNMOSトランジスタMN22とインバータ76、77とを備えている。PMOSトランジスタMP21は、保持ノードUとインバータ76の入力の間に接続されており、インバータ76の出力は、データ出力Qとインバータ77の入力とに接続されている。NMOSトランジスタMN22は、インバータ75の出力とインバータ76の入力との間に接続されている。高位電源電圧Vsがインバータ76、77に供給されると共に、クロック信号CK2がPMOSトランジスタMP21、MN22のゲートに供給される。また、図15Bに図示されているように、セレクタ73は、PMOSトランジスタMP31、MP32と、NMOSトランジスタMN31、MN32とを備えている。PMOSトランジスタMP31は、クロック信号CK_CPUが入力されるノードとクロック信号CK1が出力されるノードの間に接続され、NMOSトランジスタMN31は、高位電源電圧Vmが入力されるノードとクロック信号CK1が出力されるノードの間に接続されている。また、PMOSトランジスタMP32は、クロック信号CKB_CPUが入力されるノードとクロック信号CK2が出力されるノードの間に接続され、NMOSトランジスタMN32は、高位電源電圧Vsが入力されるノードとクロック信号CK2が出力されるノードの間に接続されている。図15A、図15Bのフリップフロップは概略的には、下記のように動作する。動作モード信号Modeによって集積回路装置が高速モードに設定されると、セレクタ73によってクロック信号CK_CPUが選択されてクロック信号CK1としてマスターラッチ71に供給されると共に、クロック信号CK_CPUと相補のクロック信号CKB_CPUがクロック信号CK2としてスレーブラッチ72に供給される。高速モードでは共通クロック信号CKがクロック信号CK_CPUとして使用されるので、結果として、図14Aのフリップフロップは、通常のマスタースレーブ型のフリップフロップとして動作する。一方、動作モード信号Modeによって集積回路装置が小電力モードに設定されると、セレクタ73によって交流の高位電源電圧Vmがマスターラッチ71に供給されると共に、交流の高位電源電圧Vsがスレーブラッチ72に供給される。評価フェーズの開始直後には高位電源電圧Vm、Vsがいずれも正電源電圧Vddである。その後、評価フェーズの途中で高位電源電圧Vmが接地電圧Gndにプルダウンされる。これにより、マスターラッチ71へのデータ取り込みの準備が完了する。続いて、評価フェーズの終了時に高位電源電圧Vmが接地電圧Gndから正電源電圧Vddにプルアップされてデータ入力Dの値を反転した値が保持ノードUに取り込まれる。更に、回収フェーズの最後に高位電源電圧Vsが正電源電圧Vddから一旦接地電圧Gndにプルダウンされた後、正電源電圧Vddに再度にプルアップされ、これにより、スレーブラッチ72に保持ノードUの値が取り込まれ、保持ノードUの値を反転した値が出力される。このような動作によれば、マスターラッチ71及びスレーブラッチ72のいずれにおいても断熱動作及び電荷リサイクル動作が行われ、消費電力を低減できる。ここで、集積回路装置が小電力モードに設定される場合には、クロック信号CK_CPU及びCKB_CPUが使用されないことに留意されたい。即ち、集積回路装置が小電力モードに設定される場合には、クロック信号CK_CPU及びCKB_CPUは生成される必要がない。一方、図14Bのフリップフロップは、図14Aのフリップフロップと類似した構成を有しているが、下記の点が異なっている。第1に、マスターラッチ71に低位電源電圧Gmが供給され、スレーブラッチ72に低位電源電圧Gmとは別の低位電源電圧Gsが供給される。更に、セレクタ73aに動作モード信号Modeとそれに対して相補の信号である動作モード信号ModeBとが供給されると共に、セレクタ73aがクロック信号CK1と、それに対して相補の信号であるクロック信号CK1Bを出力する。マスターラッチ71は、高位電源電圧Vsと低位電源電圧Gmとクロック信号CK1、CK1Bの供給を受けて動作する。また、セレクタ73bに動作モード信号Mode及びModeBが供給されると共に、セレクタ73bがクロック信号CK2と、それに対して相補の信号であるクロック信号CK2Bを出力する。マスターラッチ71は、高位電源電圧Vsと低位電源電圧Gmとクロック信号CK2、CK2Bの供給を受けて動作する。このような構成のフリップフロップでは、断熱動作に対応している上、マスターラッチ71とスレーブラッチ72とで別々の高位電源電圧及び低位電源電圧が供給される。図16A、図16Bは、図14Bのフリップフロップのより具体的な回路構成を示している。ここで、図16Aは、マスターラッチ71及びスレーブラッチ72の構成を示しており、図16Bは、セレクタ73a、73bの構成を示している。ここで、図16Bにおいては、セレクタ73a、73bが一つのセレクタ73としてまとめて図示されていることに留意されたい。図16Aのマスターラッチ71、スレーブラッチ72の構成は、図14Bのマスターラッチ71、スレーブラッチ72と類似しているが、図16Aのマスターラッチ71は、NMOSトランジスタMN11、PMOSトランジスタMP12を追加的に備えており、スレーブラッチ72は、NMOSトランジスタMN21、PMOSトランジスタMP22を追加的に備えている。NMOSトランジスタMN11は、データ入力Dとインバータ74の入力の間に接続され、PMOSトランジスタMP12は、インバータ75の出力とインバータ74の入力の間に接続されている。また、NMOSトランジスタMN21は、保持ノードUとインバータ76の入力の間に接続され、PMOSトランジスタMP22は、インバータ77の出力とインバータ76の入力の間に接続されている。NMOSトランジスタMN11とPMOSトランジスタMP12のゲートにはクロック信号CK1Bが供給され、NMOSトランジスタMN21とPMOSトランジスタMP22のゲートにはクロック信号CK2Bが供給される。図16Bのセレクタ73は、図14Bのセレクタ73と比較すると、クロック信号CK1B、CK2Bが生成されるように構成されている点で異なる。詳細には、図16Bのセレクタ73は、PMOSトランジスタMP31~MP38と、NMOSトランジスタMN31~MN38とを備えている。PMOSトランジスタMP31及びNMOSトランジスタMN31は、クロック信号CK_CPUが入力されるノードとクロック信号CK1が出力されるノードの間に接続され、PMOSトランジスタMP32及びNMOSトランジスタMN32は、高位電源電圧Vmが入力されるノードとクロック信号CK1が出力されるノードの間に接続されている。また、PMOSトランジスタMP33及びNMOSトランジスタMN33は、クロック信号CKB_CPUが入力されるノードとクロック信号CK2が出力されるノードの間に接続され、PMOSトランジスタMP34及びNMOSトランジスタMN34は、高位電源電圧Vsが入力されるノードとクロック信号CK2が出力されるノードの間に接続されている。更に、PMOSトランジスタMP35及びNMOSトランジスタMN35は、クロック信号CKB_CPUが入力されるノードとクロック信号CK1Bが出力されるノードの間に接続され、PMOSトランジスタMP36及びNMOSトランジスタMN36は、低位電源電圧Gmが入力されるノードとクロック信号CK1Bが出力されるノードの間に接続されている。最後に、PMOSトランジスタMP37及びNMOSトランジスタMN37は、クロック信号CK_CPUが入力されるノードとクロック信号CK2Bが出力されるノードの間に接続され、PMOSトランジスタMP38及びNMOSトランジスタMN38は、低位電源電圧Gsが入力されるノードとクロック信号CK2Bが出力されるノードの間に接続されている。動作モード信号Modeが、PMOSトランジスタMP31、NMOSトランジスタMN32、PMOSトランジスタMP33、NMOSトランジスタMN34、PMOSトランジスタMP35、NMOSトランジスタMN36、PMOSトランジスタMP37、NMOSトランジスタMN38のゲートに入力され、動作モード信号Modeと相補の動作モード信号ModeBが、NMOSトランジスタMN31、PMOSトランジスタMP32、NMOSトランジスタMN33、PMOSトランジスタMP34、NMOSトランジスタMN35、PMOSトランジスタMP36、NMOSトランジスタMN37、PMOSトランジスタMP38のゲートに入力される。図16A、図16Bのフリップフロップは概略的には、下記のように動作する。動作モード信号Mode及びModeBによって集積回路装置が高速モードに設定されると、セレクタ73によってクロック信号CK_CPU、CKB_CPUが選択され、クロック信号CK1、CK1Bとしてマスターラッチ71に供給されると共に、クロック信号CK2B、CK2としてスレーブラッチ72に供給される。高速モードでは共通クロック信号CKがクロック信号CK_CPUとして使用されるので、結果として、図16Bのフリップフロップは、通常のマスタースレーブ型のフリップフロップとして動作する。一方、動作モード信号Modeによって集積回路装置が小電力モードに設定されると、セレクタ73によって交流の高位電源電圧Vmと低位電源電圧Gmがクロック信号CK1、CK1Bとしてマスターラッチ71に供給されると共に、交流の高位電源電圧Vsと低位電源電圧Vsとがクロック信号CK2、CK2Bとしてスレーブラッチ72に供給される。評価フェーズの開始直後には高位電源電圧Vm、Vsがいずれも正電源電圧Vddであり、低位電源電圧Gm、Gsがいずれも接地電圧Gndである。その後、評価フェーズの途中で高位電源電圧Vmが接地電圧Gndにプルダウンされ、同時に低位電源電圧Gmが正電源電圧Vddにプルアップされる。これにより、マスターラッチ71へのデータ取り込みの準備が完了する。続いて、評価フェーズの終了時に高位電源電圧Vmが接地電圧Gndから正電源電圧Vddにプルアップされると共に低位電源電圧Vsが正電源電圧Vddから接地電圧Gndにプルダウンせることで、データ入力Dの値が保持ノードUに取り込まれる。更に、回収フェーズの最後に高位電源電圧Vsが正電源電圧Vddから一旦接地電圧Gndにプルダウンされた後、正電源電圧Vddに再度にプルアップされる。このとき、低位電源電圧Gsは、高位電源電圧Vsのプルダウンと同時に接地電圧Gndから正電源電圧Gddにプルアップされ、また、高位電源電圧Vsのプルアップと同時に正電源電圧Vddから接地電圧Gndにプルダウンされる。これにより、スレーブラッチ72に保持ノードUの値が取り込まれる。このような動作によれば、マスターラッチ71及びスレーブラッチ72のいずれにおいても断熱動作及び電荷リサイクル動作が行われ、消費電力を低減できる。図15A、図15Bを再度に参照して、図15A、図15Bに図示されているフリップフロップの構成の一つの問題は、データ入力Dとインバータ74の入力の間の位置、インバータ75の出力とインバータ74の入力の間の位置、保持ノードUとインバータ76の入力の間の位置、インバータ77の出力とインバータ76の入力の間の位置のそれぞれに、PMOSトランジスタとNMOSトランジスタの一方しか設けられていないため、遅延特性が悪くなることである。PMOSトランジスタ、NMOSトランジスタの両方を設ける構成を採用すればこの問題を解消できるが、小電力モードにおけるPMOSトランジスタ及びNMOSトランジスタの切り替えが問題になる。即ち、PMOSトランジスタ、NMOSトランジスタの両方を設ける構成では、相補の制御信号が必要となるが、小電力モードでは互いに相補のクロック信号CK_CPU、CKB_CPUはマスターラッチ71、スレーブラッチ72に供給されない。小電力モードにおいてクロック信号CK_CPU、CKB_CPUを使用せずにPMOSトランジスタ及びNMOSトランジスタの両方を制御する工夫が必要になる。図17A、図17Bは、このような問題に対処するマスターラッチ71、スレーブラッチ72及びセレクタ73の構成を示す回路図である。図17Aのマスターラッチ71、スレーブラッチ72の構成では、データ入力Dとインバータ74の入力の間の位置、インバータ75の出力とインバータ74の入力の間の位置、保持ノードUとインバータ76の入力の間の位置、インバータ77の出力とインバータ76の入力の間の位置のそれぞれに、一対のPMOSトランジスタとNMOSトランジスタが設けられている。詳細には、図17Aのマスターラッチ71では、PMOSトランジスタMP11とNMOSトランジスタMN11とがデータ入力Dとインバータ74の入力の間に接続され、NMOSトランジスタMN12とPMOSトランジスタMP12とがインバータ75の出力とインバータ74の入力の間に接続される。PMOSトランジスタMP11、NMOSトランジスタMN12のゲートにはクロック信号CK1が共通に供給される。一方、NMOSトランジスタMN11にはクロック信号CK1B1が供給され、PMOSトランジスタMP12にはクロック信号CK1B2が供給される。ここで、NMOSトランジスタMN11、PMOSトランジスタMP12のゲートに別々の信号が供給されることに留意されたい。また、スレーブラッチ72では、PMOSトランジスタMP21とNMOSトランジスタMN21とが保持ノードUとインバータ76の入力の間に接続され、NMOSトランジスタMN22とPMOSトランジスタMP22とがインバータ77の出力とインバータ76の入力の間に接続される。PMOSトランジスタMP21、NMOSトランジスタMN22のゲートにはクロック信号CK2が共通に供給される。一方、NMOSトランジスタMN21にはクロック信号CK2B1が供給され、PMOSトランジスタMP22にはクロック信号CK2B2が供給される。ここで、NMOSトランジスタMN21、PMOSトランジスタMP22のゲートに別々の信号が供給されることに留意されたい。図17Bに図示されているように、セレクタ73は、クロック信号CK1、CK1B、CKB2、CK2、CK2B1、CK2B2を生成するように構成されている。ここで留意すべきことは、セレクタ73は、クロック信号CK1B1、CK2B1として接地電圧Gndが出力可能に構成されると共に、クロック信号CK1B2、CK2B2として直流の正電源電圧Vddが出力可能に構成されていることである。詳細には、セレクタ73は、PMOSトランジスタMP31~MP42と、NMOSトランジスタMN31~MN42とを備えている。PMOSトランジスタMP31及びNMOSトランジスタMN31は、クロック信号CK_CPUが入力されるノードとクロック信号CK1が出力されるノードの間に接続され、PMOSトランジスタMP32及びNMOSトランジスタMN32は、高位電源電圧Vmが入力されるノードとクロック信号CK1が出力されるノードの間に接続されている。また、PMOSトランジスタMP33及びNMOSトランジスタMN33は、クロック信号CKB_CPUが入力されるノードとクロック信号CK2が出力されるノードの間に接続され、PMOSトランジスタMP34及びNMOSトランジスタMN34は、高位電源電圧Vsが入力されるノードとクロック信号CK2が出力されるノードの間に接続されている。更に、PMOSトランジスタMP35及びNMOSトランジスタMN35は、クロック信号CKB_CPUが入力されるノードとクロック信号CK1B1が出力されるノードの間に接続され、PMOSトランジスタMP36及びNMOSトランジスタMN36は、接地電圧Gndが入力されるノードとクロック信号CK1B1が出力されるノードの間に接続されている。PMOSトランジスタMP37及びNMOSトランジスタMN37は、クロック信号CK_CPUが入力されるノードとクロック信号CK2B1が出力されるノードの間に接続され、PMOSトランジスタMP38及びNMOSトランジスタMN38は、接地電圧Gndが入力されるノードとクロック信号CK2B1が出力されるノードの間に接続されている。また、PMOSトランジスタMP39及びNMOSトランジスタMN39は、クロック信号CKB_CPUが入力されるノードとクロック信号CK1B2が出力されるノードの間に接続され、PMOSトランジスタMP40及びNMOSトランジスタMN40は、正電源電圧Vddが入力されるノードとクロック信号CK1B2が出力されるノードの間に接続されている。PMOSトランジスタMP41及びNMOSトランジスタMN41は、クロック信号CK_CPUが入力されるノードとクロック信号CK2B2が出力されるノードの間に接続され、PMOSトランジスタMP42及びNMOSトランジスタMN42は、正電源電圧Vddが入力されるノードとクロック信号CK2B2が出力されるノードの間に接続されている。加えて、動作モード信号Modeが、PMOSトランジスタMP31、NMOSトランジスタMN32、PMOSトランジスタMP33、NMOSトランジスタMN34、PMOSトランジスタMP35、NMOSトランジスタMN36、PMOSトランジスタMP37、NMOSトランジスタMN38、PMOSトランジスタMP39、NMOSトランジスタMN40、PMOSトランジスタMP41、NMOSトランジスタMN42のゲートに入力される。また、動作モード信号Modeと相補の動作モード信号ModeBが、NMOSトランジスタMN31、PMOSトランジスタMP32、NMOSトランジスタMN33、PMOSトランジスタMP34、NMOSトランジスタMN35、PMOSトランジスタMP36、NMOSトランジスタMN37、PMOSトランジスタMP38、NMOSトランジスタMN39、PMOSトランジスタMP40、NMOSトランジスタMN41、PMOSトランジスタMP42のゲートに入力される。図17C、図17Dは、図17A、図17Bのフリップフロップの動作を示す概念図であり、図17Cは、動作モード信号Modeが0高速モードに対応に設定されているときのフリップフロップの状態、図17Dは、動作モード信号Modeが1小電力モードに対応に設定されているときのフリップフロップの状態を示している。図17Cに図示されているように、動作モード信号Modeにより集積回路装置が高速モードに設定されると、マスターラッチ71では、PMOSトランジスタMP11及びNMOSトランジスタMN12のゲートにクロック信号CK_CPUが供給され、NMOSトランジスタMN11及びPMOSトランジスタMP12のゲートにクロック信号CK_CPUと相補のクロック信号CKB_CPUが供給される。一方、スレーブラッチ72では、PMOSトランジスタMP21及びNMOSトランジスタMN22のゲートにクロック信号CKB_CPUが供給され、NMOSトランジスタMN21及びPMOSトランジスタMP22のゲートにクロック信号CK_CPUが供給される。これにより、高速動作では、図17A、図17Bのフリップフロップは、一般的なフリップフロップと同様の動作を行うことになる。このとき、データ入力Dとインバータ74の入力の間の位置、インバータ75の出力とインバータ74の入力の間の位置、保持ノードUとインバータ76の入力の間の位置、インバータ77の出力とインバータ76の入力の間の位置のそれぞれに設けられた一対のPMOSトランジスタ及びNMOSトランジスタが動作するため、信号の遅延が低減される。高速モードでは、信号の遅延を低減することは重要である。一方、図17Dに図示されているように、動作モード信号Modeにより集積回路装置が小電力モードに設定されると、マスターラッチ71では、PMOSトランジスタMP11及びNMOSトランジスタMN12のゲートに高位電源電圧Vmが供給される。加えて、NMOSトランジスタMN11に接地電圧Gndが供給され、PMOSトランジスタMP12のゲートに直流の正電源電圧Vddが供給されることで、NMOSトランジスタMN11、PMOSトランジスタMP12が常時にオフになる。即ち、マスターラッチ71においては、実質的に、PMOSトランジスタMP11及びNMOSトランジスタMN12のみが機能することになる。このような動作では遅延が大きくなるが、小電力モードでは動作速度が遅いことが許容されるため、遅延の増大は問題にならない。更に、スレーブラッチ72では、PMOSトランジスタMP21及びNMOSトランジスタMN22のゲートに高位電源電圧Vsが供給される。加えて、NMOSトランジスタMN21に接地電圧Gndが供給され、PMOSトランジスタMP22のゲートに直流の正電源電圧Vddが供給されることで、NMOSトランジスタMN21、PMOSトランジスタMP22が常時にオフになる。即ち、スレーブラッチ72において、実質的に、PMOSトランジスタMP11及びNMOSトランジスタMN12のみが機能することになる。このような動作では遅延が大きくなるが、小電力モードでは動作速度が遅いことが許容されるため、遅延の増大は問題にならない。このように、図17A、図17Bの構成では、高速動作が要求される高速モードにおいてデータ入力Dとインバータ74の入力の間の位置、インバータ75の出力とインバータ74の入力の間の位置、保持ノードUとインバータ76の入力の間の位置、インバータ77の出力とインバータ76の入力の間の位置のそれぞれに設けられた一対のPMOSトランジスタ及びNMOSトランジスタが動作し、遅延が低減される。一方、小電力モードでは、マスターラッチ71においてNMOSトランジスタMN11、PMOSトランジスタMP12が無効化され、スレーブラッチ72においてNMOSトランジスタMN21、PMOSトランジスタMP22が無効化され、相補のクロック信号の供給がなくてもフリップフロップの機能を実現することができる。以上に説明された図17A、図17Bのフリップフロップの構成は、高速モードにおける遅延特性の向上には有効であるが、それに含まれるスイッチ素子PMOSトランジスタ、NMOSトランジスタの数が増大するという問題がある。加えて、フリップフロップに直流の正電源電圧Vddを供給する必要があり、これは、構成を複雑化させる。このような問題に対処するアプローチとして、図18A、図18Bは、遅延特性の劣化を抑制しながらスイッチ素子の数を低減させ、また、直流の正電源電圧Vddの供給を不要化するフリップフロップの構成を示している。詳細には、図18Aに図示されているように、マスターラッチ71からPMOSトランジスタMP12が取り除かれ、スレーブラッチ72からPMOSトランジスタMP22が取り除かれ、これにより、スイッチ素子の数が低減される。これにより、マスターラッチ71のフィードバックパス即ち、インバータ75の出力からインバータ74の入力までの信号パス、及び、スレーブラッチ72のフィードバックパスにおける遅延は増大してしまう。しかしながら、フィードバックパスにおける遅延がフリップフロップ全体としての遅延特性に及ぼす影響は少ないから、フィードバックパスにおける遅延が増大しても問題にならない。PMOSトランジスタMP12がマスターラッチ71から取り除かれることに伴い、セレクタ73は、マスターラッチ71にクロック信号CK1、CK1Bを供給し、スレーブラッチ72にクロック信号CK2、CK2Bを供給するように構成が変更される。クロック信号CK1は、マスターラッチ71のPMOSトランジスタMP11とNMOSトランジスタMN12のゲートに供給され、クロック信号CK1Bは、NMOSトランジスタMN11のゲートに供給される。クロック信号CK2は、スレーブラッチ72のPMOSトランジスタMP21とNMOSトランジスタMN22のゲートに供給され、クロック信号CK2Bは、NMOSトランジスタMN21のゲートに供給される。詳細には、図18Bに図示されているように、セレクタ73は、PMOSトランジスタMP31及びNMOSトランジスタMN31は、クロック信号CK_CPUが入力されるノードとクロック信号CK1が出力されるノードの間に接続され、PMOSトランジスタMP32及びNMOSトランジスタMN32は、高位電源電圧Vmが入力されるノードとクロック信号CK1が出力されるノードの間に接続されている。また、PMOSトランジスタMP33及びNMOSトランジスタMN33は、クロック信号CKB_CPUが入力されるノードとクロック信号CK2が出力されるノードの間に接続され、PMOSトランジスタMP34及びNMOSトランジスタMN34は、高位電源電圧Vsが入力されるノードとクロック信号CK2が出力されるノードの間に接続されている。更に、PMOSトランジスタMP35及びNMOSトランジスタMN35は、クロック信号CKB_CPUが入力されるノードとクロック信号CK1Bが出力されるノードの間に接続され、PMOSトランジスタMP36及びNMOSトランジスタMN36は、接地電圧Gndが入力されるノードとクロック信号CK1Bが出力されるノードの間に接続されている。PMOSトランジスタMP37及びNMOSトランジスタMN37は、クロック信号CK_CPUが入力されるノードとクロック信号CK2Bが出力されるノードの間に接続され、PMOSトランジスタMP38及びNMOSトランジスタMN38は、接地電圧Gndが入力されるノードとクロック信号CK2Bが出力されるノードの間に接続されている。動作モード信号Modeが、PMOSトランジスタMP31、NMOSトランジスタMN32、PMOSトランジスタMP33、NMOSトランジスタMN34、PMOSトランジスタMP35、NMOSトランジスタMN36、PMOSトランジスタMP37、NMOSトランジスタMN38のゲートに入力される。また、動作モード信号Modeと相補の動作モード信号ModeBが、NMOSトランジスタMN31、PMOSトランジスタMP32、NMOSトランジスタMN33、PMOSトランジスタMP34、NMOSトランジスタMN35、PMOSトランジスタMP36、NMOSトランジスタMN37、PMOSトランジスタMP38のゲートに入力される。図18A、図18Bのフリップフロップの動作は、クロック信号CK1B2、CK2B2が供給されず、また、クロックCK1B、CK2Bとして、それぞれ、クロック信号CK1B1、CK2B1と同一の波形の信号が供給される点を除けば、図17A、図17Bのフリップフロップの動作と同一である。以上に提示されたCPU10のフリップフロップの構成及び動作の説明から理解されるように、小電力モードに設定される場合には、フリップフロップにおいて交流の高位電源電圧Vm、Vs及び/又は低位電源電圧Gm、Gsが使用される一方で、クロック信号CK_CPU、CKB_CPUは使用されない。これは、小電力モードにおいてはCPU10のクロックツリー12図2参照は使用されないことを意味している。このような観点から、本実施形態では、クロックツリー12に含まれるクロックバッファが高速モードにおいてのみ動作され、小電力モードにおいてはクロックバッファの動作が停止されて消費電力が低減される。図19は、このような動作を行うためのクロックツリー12の構成を示す回路図である。図19では、フリップフロップ14、15にクロック信号CK_CPUを分配するために使用される部分のみが図示されている。クロックツリー12は、ツリー状に接続されたトライステートバッファ78を備えている。トライステートバッファ78がクロックバッファとして使用される。トライステートバッファ78と電源端子Vxの間には、動作モード信号Modeによって制御される電源スイッチ79が接続されている。電源スイッチ79としては、最も簡便にはPMOSトランジスタが使用される。上述のように、動作モード信号Modeは、CPU10に含まれるフリップフロップ14、15にも供給されることに留意されたい。電源端子Vxには、電源生成回路40から専用電源を供給してもよく、上述の高位電源電圧Vm、Vs、V1~Vnのいずれかを供給してもよい。動作モード信号Modeによって高速モードが選択されると、電源スイッチ79がオンされると共に高位電源電圧Vm、Vs、V1~Vnとして直流の正電源電圧Vddが供給される。これにより、トライステートバッファ78のそれぞれに正電源電圧Vddが供給され、各トライステートバッファ78が動作する。一方、動作モード信号Modeによって小電力モードが選択されると、電源スイッチ79がオフされてトライステートバッファ78の動作が停止される。これにより、小電力モードにおける消費電力が有効に低減される。図20A乃至図20Cは、本実施形態におけるCPU10全体の動作の一例を示すタイミングチャートである。ここで、図20A乃至図20Cでは、高位電源電圧Vm、Vs、V1~VnがCPU10に供給される場合の動作が図示されている。図20Aに図示されているように、動作モード信号Modeが0に設定されると、集積回路装置が高速モードに設定される。この場合、1動作サイクルの期間が短く設定され、高速動作が実現される。CPU10の各フリップフロップは、短く設定された各動作サイクルのそれぞれにおいてデータを取り込み、その出力を取り込んだデータに合わせて変化させる。高速モードにおいては、1動作サイクルは、共通クロック信号CKの1周期に一致している。一方、動作モード信号Modeが1に設定されると、集積回路装置が小電力モードに設定される。この場合、1動作サイクルの期間が長くなり、動作は相対的に低速になる。ただし、小電力モードでは断熱動作と電荷リサイクル動作が行われ、これにより、消費電力が低減される。図20Bは、集積回路装置が高速モードに設定されたときのCPU10の動作を示すタイミングチャートである。高速モードでは、CPU10に供給されるクロック信号CK_CPUとして共通クロック信号CKが選択される。更に、高位電源電圧Vm、Vs、V1~Vnとして直流の正電源電圧VddがCPU10に供給され、CPU10の論理セル及びフリップフロップは、いずれも、通常のCMOS動作を行う。このとき、命令メモリ20の入力に接続されたクロックセレクタ21は、共通クロック信号CKをクロック信号CK_M1として選択する。これにより、命令メモリ20は、共通クロック信号CKに同期して動作することになる。一方、データメモリ30の入力に接続されたクロックセレクタ31は、共通クロック信号CKの反転信号をクロック信号CK_M2として選択する。これにより、データメモリ30は、共通クロック信号CKの反転信号に同期して動作することになる。一方、図20Cは、集積回路装置が小電力モードに設定されたときのCPU10の動作を示すタイミングチャートであり、図20Dは、CPU10の動作を示すフローチャートである。小電力モードでは、CPU10にはクロック信号CK_CPUが供給されない。更に、高位電源電圧Vm、Vs、V1~Vnとして交流の電源電圧がCPU10に供給される。図20C、図20Dに図示されているように、各動作サイクルの評価フェーズの開始直前に高位電源電圧Vsが接地電圧Gndから正電源電圧VddにプルアップされるステップS01。このとき、高位電源電圧Vmは正電源電圧Vddの状態に維持され、高位電源電圧V1~Vnは接地電圧Gndの状態に維持される。その後、評価フェーズにおいては、高位電源電圧V1~Vnが順次に正電源電圧VddにプルアップされるステップS02。これにより、CPU10の論理セルにおいて断熱動作が行われる。上述のように、高位電源電圧V1~Vnがプルアップされる順序は、例えば、図5B、図6A~図6Cに図示されるように、様々に選択可能である。高位電源電圧V1~Vnのプルアップと並行して、高位電源電圧Vmが接地電圧GndにプルダウンされるステップS02。これにより、CPU10のフリップフロップのマスターラッチ71へのデータ取り込みの準備が完了する。更に、高位電源電圧Vmが接地電圧Gndに、高位電源電圧V1~Vnが正電源電圧Vddに設定され、これにより論理セルの各ノードの演算値が確定した後ステップS03、評価フェーズの終了時に高位電源電圧Vmが接地電圧Gndから正電源電圧VddにプルアップされステップS04、各フリップフロップにおいてデータ入力Dの値が保持ノードUに取り込まれる。回収フェーズでは、高位電源電圧Vn~V1が順次に接地電圧GndにプルダウンされるステップS06。これにより、CPU10の論理セルにおいて電荷リサイクル動作が行われる。高位電源電圧V1~Vnがプルダウンされる順序は、例えば、図5B、図6A~図6Cに図示されるように、様々に選択可能である。高位電源電圧V1~Vnのプルアップと並行して、高位電源電圧Vsが接地電圧GndにプルダウンされるステップS06。更に、高位電源電圧Vsが接地電圧Gndに、高位電源電圧V1~Vnが接地電圧Gndに設定された後ステップS05、高位電源電圧Vsが正電源電圧Vddに再度にプルアップされ、これにより、CPU10のフリップフロップのスレーブラッチ72に保持ノードUの値が取り込まれ、次の動作サイクルの動作が開始される。以上で各動作サイクルの動作が完了する。このとき、命令メモリ20の入力に接続されたクロックセレクタ21は、電源生成回路40によって生成されたクロック信号MCK1をクロック信号CK_M1として選択し、データメモリ30の入力に接続されたクロックセレクタ31は、電源生成回路40によって生成されたクロック信号MCK2をクロック信号CK_M2として選択する。クロック信号MCK1、MCK2即ち、小電力モードについてのクロック信号CK_M1、CK_M2は、高位電源電圧Vm、Vs、及びV1~Vnの何れかと同期して生成される。これは、該集積回路装置が小電力モードに設定された場合におけるCPU10におけるデータ処理のタイミングと、命令メモリ20及びデータメモリ30へのアクセスタイミングを整合させるためである。小電力モードにおいては、断熱動作及び電荷リサイクル動作が行われるために動作速度が遅くなり、CPU10におけるデータ処理のタイミングが共通クロック信号CKと同期しない。命令メモリ20及びデータメモリ30の動作タイミングを制御するクロック信号CK_M1、CK_M2を電源生成回路40によって生成される交流の高位電源電圧Vm、Vs、及びV1~Vnの何れかと同期して生成することで、CPU10におけるデータ処理のタイミングに合わせてCPU10と命令メモリ20の間のデータ交換、及び、CPU10とデータメモリ30の間のデータ交換を行うことができる。図21Aは、高位電源電圧Vm、Vs、V1~Vnを供給する電源生成回路40の構成の例を示すブロック図である。上述のように、電源生成回路40は、波形生成回路41とデジタル制御回路42とを備えている。波形生成回路41は、複数のアナログスイッチ43と階段波生成回路44とを備えている。アナログスイッチ43は、高位電源電圧Vm、Vs、V1~Vnにそれぞれに対応するように設けられており、各アナログスイッチ43は、デジタル制御回路42から供給される制御信号S0[0:3]に応答して、対応する高位電源電圧高位電源電圧Vm、Vs、V1~Vnのいずれかを生成する。制御信号S0[0:3]は、4ビットの信号である。階段波生成回路44は、デジタル制御回路42から供給される制御信号A[1:4]に応答して階段波信号P及び/Pを生成する。ここで、階段波信号P及び/Pは、互いに180度位相がずれた階段波信号である。デジタル制御回路42は、制御信号S0[0:3]と制御信号A[1:4]とを生成する機能を有している。デジタル制御回路42は、更に、上述のクロック信号MCK1、MCK2を生成し、クロックセレクタ21、31に供給する機能も有している図2参照。図21Bは、各アナログスイッチ43の構成を示す回路図である。各アナログスイッチ43は、NMOSトランジスタMN51~MN54を備えている。NMOSトランジスタMN51~MN54のゲートには、それぞれ、デジタル制御回路42から供給された制御信号S0[0]、S0[1]、S0[2]、S0[3]が供給される。ここで、制御信号S0[0]、S0[1]、S0[2]、S0[3]は、上述の制御信号S0[0:3]の各ビットに対応する信号である。NMOSトランジスタMN51は、高位電源電圧ViViは、高位電源電圧Vm、Vs、V1~Vnのいずれかを出力するノードと接地電圧Gndが供給される電源線の間に接続され、NMOSトランジスタMN52は、高位電源電圧Viを出力するノードと直流の正電源電圧Vddが供給される電源線の間に接続される。NMOSトランジスタMN53は、高位電源電圧ViViは、高位電源電圧Vm、Vs、V1~Vnのいずれかを出力するノードと階段波信号Pが供給される信号線の間に接続され、NMOSトランジスタMN54は、高位電源電圧Viを出力するノードと階段波信号/Pが供給される電源線の間に接続される。図21Cは、階段波生成回路44の構成を示す回路図である。階段波生成回路44は、スイッチトキャパシタ回路として構成されており、NMOSトランジスタMN61~MN68と、キャパシタC61、C62とを備えている。NMOSトランジスタMN61は、階段波信号Pを出力するノードと、正電源電圧Vddが供給されるノードの間に接続され、NMOSトランジスタMN62は、階段波信号/Pを出力するノードと、正電源電圧Vddが供給されるノードの間に接続される。NMOSトランジスタMN63は、階段波信号Pを出力するノードと、キャパシタC61の第1端子の間に接続され、NMOSトランジスタMN64は、階段波信号/Pを出力するノードと、キャパシタC61の第1端子の間に接続される。キャパシタC61の第2端子には接地電圧Gndが供給される。NMOSトランジスタMN65は、階段波信号Pを出力するノードと、キャパシタC62の第1端子の間に接続され、NMOSトランジスタMN66は、階段波信号/Pを出力するノードと、キャパシタC62の第1端子の間に接続される。キャパシタC62の第2端子には接地電圧Gndが供給される。NMOSトランジスタMN67は、階段波信号Pを出力するノードと、接地電圧Gndが供給されるノードの間に接続され、NMOSトランジスタMN68は、階段波信号/Pを出力するノードと、接地電圧Gndが供給されるノードの間に接続される。NMOSトランジスタMN61、MN68のゲートには制御信号A1が供給され、NMOSトランジスタMN63、MN66のゲートには制御信号A2が供給され、NMOSトランジスタMN64、MN65のゲートには制御信号A3が供給され、NMOSトランジスタMN62、MN67のゲートには制御信号A4が供給される。図22は、集積回路装置が小電力モードに設定された場合の電源生成回路40全体の動作を示すタイミングチャートであり、図23は、階段波生成回路44の動作を示すタイミングチャートである。図22では、n=4として論理セル161~164に供給される高位電源電圧V1~VnV4の生成について示しているが、高位電源電圧Vm、Vsについても同様に生成される。図23に図示されているように、デジタル制御回路42は、共通クロック信号CKに同期して、制御信号A1、A2、A3、A4を周期的に正電源電圧Vddにプルアップする。詳細には、階段波信号P、/Pの1周期TSTEPの間に、制御信号A1、A2、A3、A4は、A1、A2、A3、A4、A3、A2の順に正電源電圧Vddにプルアップする。これにより、振幅が正電源電圧Vddの階段波信号P、/Pが、互いの位相が180度異なるように生成される。そして、図22に図示されているように、高位電源電圧V1~V4は、制御信号S0[0]、S0[1]、S0[2]、S0[3]によってNMOSトランジスタMN51~MN54を制御して階段波信号P、/Pの波形の一部を取り出すことによって生成される。上述のように、高位電源電圧V1~V4は、1動作サイクル当たりに1回、接地電圧Gndから正電源電圧Vddにプルアップされ、その後、所定の経過時間の後で正電源電圧Vddから接地電圧Gndにプルダウンされる。一方、集積回路装置が高速モードに設定された場合には、各アナログスイッチ43のNMOSトランジスタMN52が制御信号[1]によってオンされて直流の正電源電圧Vddが、高位電源電圧Vm、Vs、V1~V4が生成される。図24Aは、高位電源電圧Vm、Vs、V1~Vnを供給する電源生成回路40の構成の他の例を示すブロック図である。図24Aの電源生成回路40の構成は、図21Aの電源生成回路40の構成と類似しているが、波形生成回路41が、階段波生成回路44の代わりに正弦波生成回路44Aを備えている点で異なる。図24Aの電源生成回路40では、正弦波生成回路44Aによって正弦波信号P、/Pが生成され、アナログスイッチ43に供給される。各アナログスイッチ43は、制御信号S0[0:3]によって制御されて対応する高位電源電圧高位電源電圧Vm、Vs、V1~Vnのいずれかを生成する。図24Aの電源生成回路40の構成では、正弦波生成回路44Aにおいて正弦波信号P、/Pに同期した同期信号CKXが生成され、その同期信号CKXに応答して制御信号S0[0:3]、及び、クロック信号MCK1、MCK2が生成される。図24Bは、正弦波生成回路44Aの構成の例を示す回路図である。正弦波生成回路44Aは、PMOSトランジスタMP71、MP72と、NMOSトランジスタMN71、MN72と、インダクタLと、キャパシタC71、C72とを備えている。PMOSトランジスタMP71、MP72は、クロスカップル接続されており、その一方のドレインが他方のゲートに接続されている。PMOSトランジスタMP71、MP72のソースには正電源電圧Vddが供給されている。また、NMOSトランジスタMN71、MN72も、クロスカップル接続されており、その一方のドレインが他方のゲートに接続されている。NMOSトランジスタMN71、MN72のソースには接地電圧Gndが供給されている。PMOSトランジスタMP71、MP72のドレインは、それぞれ、NMOSトランジスタMN71、MN72のドレインに接続されている。PMOSトランジスタMP71及びNMOSトランジスタMN71のドレインと、PMOSトランジスタMP72及びNMOSトランジスタMN72のドレインの間にインダクタLが接続されている。更に、PMOSトランジスタMP71及びNMOSトランジスタMN71のドレインは、キャパシタC71を介して接地電圧Gndが供給されているノードに接続され、PMOSトランジスタMP72及びNMOSトランジスタMN72のドレインは、キャパシタC72を介して接地電圧Gndが供給されているノードに接続されている。PMOSトランジスタMP71及びNMOSトランジスタMN71のドレインから正弦波信号Pが出力され、PMOSトランジスタMP72及びNMOSトランジスタMN72のドレインから正弦波信号/Pが出力される。加えて、正弦波信号P、/Pを比較するコンパレータ45が設けられる。コンパレータ45は、同期信号CKXを正弦波信号P、/Pの比較結果に対応するように生成する。上述のように、同期信号CKXは、制御信号S0[0:3]、及び、クロック信号MCK1、MCK2の生成タイミングの制御に用いられる。図25は、図24Aの電源生成回路40の動作を示すタイミングチャートである。n=4として論理セル161~164に供給される高位電源電圧V1~VnV4の生成について示しているが、高位電源電圧Vm、Vsについても同様に生成される。正弦波生成回路44Aによって発生された正弦波信号P、/Pが各アナログスイッチ43に供給され、更に、同期信号CKXがデジタル制御回路42に供給される。デジタル制御回路42は、同期信号CKXに同期して制御信号S0[0]~S0[3]を生成し、アナログスイッチ43のそれぞれに供給する。高位電源電圧V1~V4は、制御信号S0[0]、S0[1]、S0[2]、S0[3]によってNMOSトランジスタMN51~MN54を制御して正弦波信号P、/Pの波形の一部を取り出すことによって生成される。上述のように、高位電源電圧V1~V4は、1動作サイクル当たりに1回、接地電圧Gndから正電源電圧Vddにプルアップされ、その後、所定の経過時間の後で正電源電圧Vddから接地電圧Gndにプルダウンされる。本実施形態のCPU10では、多くの電源電圧例えば、高位電源電圧Vm、Vs、V1~Vn、低位電源電圧Gm、Gs、G1~Gnが使用されるため、電源の設計及びレイアウトが重要になる。以下では、CPU10の好適なレイアウトについて議論する。図26Aは、CPU10に高位電源電圧Vm、Vs、V1~V6と低位電源電圧接地電圧Gndとが供給される場合のCPU10の好適なレイアウトを示す図である。図26Aでは、同一の高位電源電圧が供給されるセルが特定の領域に集中して配置されるアイランド状配置が採用されている。詳細には、図26Aに図示されているように、CPU10に、FF領域80と、V1領域81と、V2領域82と、V3領域83と、V4領域84と、V5領域85と、V6領域86とが設けられる。FF領域80とは、フリップフロップが配置される領域であり、高位電源電圧Vm、Vsが供給される。ここで、上述のように、CPU10のフリップフロップには、マスターラッチに対して高位電源電圧Vmが供給され、スレーブラッチに対して高位電源電圧Vsが供給されることに留意されたい。V1領域81とV2領域82とV3領域83とV4領域84とV5領域85とV6領域86は、それぞれ、高位電源電圧V1~V6が供給される領域である。図26Bは、図26Aに図示されているFF領域80のA部におけるレイアウトの一例を示している。図26Bのレイアウトでは、高位電源電圧Vmが供給されている電源線91と、高位電源電圧Vsが供給されている電源線92と、低位電源電圧接地電圧Gndが供給されている電源線93とが、繰り返して並べて配置されている。ここで、一対の電源線91、92が近接して配置されており、その電源線91、92の対の間に電源線93が配置されている。電源線91、92の対と電源線93の間に、フリップフロップを収容するフリップフロップセル94が配置される。図26Cは、FF領域80のA部におけるレイアウトの他の例を示している。図26Cのレイアウトでは、高位電源電圧Vmが供給されている電源線91と、高位電源電圧Vsが供給されている電源線92とが互いに離間されながら交互に配置され、更に、隣接する電源線91、92の間に、低位電源電圧接地電圧Gndが供給されている電源線93が配置される。フリップフロップを収容するフリップフロップセル94は、隣接する電源線91、92の間に、当該フリップフロップセル94の中央部で電源線93が横切るように配置される。一方、図26Dは、V1~V6領域81~86のレイアウトを示しており、特に、図26AのB部におけるレイアウトを拡大して示している。V1領域81では、高位電源電圧V1が供給される電源線1011と接地電圧Gndが供給される電源線102とが交互に配置され、V2領域82では、高位電源電圧V2が供給される電源線1012と接地電圧Gndが供給される電源線102とが交互に配置される。同様に、V3領域83では、高位電源電圧V3が供給される電源線1013と接地電圧Gndが供給される電源線102とが交互に配置され、V4領域84では、高位電源電圧V4が供給される電源線1014と接地電圧Gndが供給される電源線102とが交互に配置される。更に、V5領域85では、高位電源電圧V5が供給される電源線1015と、接地電圧Gndが供給される電源線102とが交互に配置され、V6領域86では、高位電源電圧V6が供給される電源線1016と、接地電圧Gndが供給される電源線102とが交互に配置される。V1~V3領域81~83と、V4~V6領域84~86の間にはセル配置禁止領域87が設けられ、これにより、高位電源電圧V1~V3が供給される電源線1011~1013と高位電源電圧V4~V6が供給される電源線1014~1016とが電気的に分離される。また、図27に図示されているように、V1領域81とV2領域82とV3領域83とV4領域84とV5領域85とV6領域86を設ける代わりに、高位電源電圧V1、V2、V3、V4Vnが供給されるセル列が繰り返し並べて配置されてもよい。図27のレイアウトでは、高位電源電圧V1、V2、V3、V4Vnが供給される電源線1011~101nが順次に繰り返して並べられ、電源線1011~101nの隣接する2本の電源線の間に、接地電圧Gndが供給される電源線102が設けられる。この場合、セル103は、電源線1011~101nと、それに隣接する電源線102の間に設けられる。一方、図28Aは、CPU10に高位電源電圧Vm、Vs、V1~V6と低位電源電圧Gm、Gs、G1~G6とが供給される場合のCPU10の好適なレイアウトを示す図である。図28Aのレイアウトでは、CPU10に、FF領域80Aと、V1/G1領域81Aと、V2/G2領域82Aと、V3/G3領域83Aと、V4/G4領域84Aと、V5/G5領域85Aと、V6/G6領域86Aとが設けられる。FF領域80Aとは、フリップフロップが配置される領域であり、高位電源電圧Vm、Vsと低位電源電圧Gm、Gsとが供給される。ここで、上述のように、図16A、図16Bの構成のCPU10のフリップフロップには、マスターラッチに対して高位電源電圧Vmと低位電源電圧Gsとが供給され、スレーブラッチに対して高位電源電圧Vsと低位電源電圧Gsとが供給されることに留意されたい。V1/G1領域81Aは、高位電源電圧V1と低位電源電圧G1とが供給される領域であり、V2/G2領域82Aは、高位電源電圧V2と低位電源電圧G2とが供給される領域である。また、V3/G3領域83Aは、高位電源電圧V3と低位電源電圧G3とが供給される領域であり、V4/G4領域84Aは、高位電源電圧V4と低位電源電圧G4とが供給される領域である。更に、V5/G5領域85Aは、高位電源電圧V5と低位電源電圧G5とが供給される領域であり、V6/G6領域86Aは、高位電源電圧V6と低位電源電圧G6とが供給される領域である。図28Bは、V1/G1~V6/G6領域81A~86Aのレイアウトを示しており、特に、図28AのC部におけるレイアウトを拡大して示している。V1/G1領域81Aでは、高位電源電圧V1が供給される電源線1011と低位電源電圧G1が供給される電源線1021とが交互に配置され、V2/G2領域82Aでは、高位電源電圧V2が供給される電源線1012と低位電源電圧G2が供給される電源線1022とが交互に配置される。V3/G3~V6/G6領域83A~86Aにおいても同様であり、V3/G3領域83Aでは、高位電源電圧V3が供給される電源線図示されないと低位電源電圧G3が供給される電源線図示されないとが交互に配置され、V4/G4領域84Aでは、高位電源電圧V4が供給される電源線図示されないと低位電源電圧G4が供給される電源線図示されないとが交互に配置される。更に、V5/G5領域85Aでは、高位電源電圧V5が供給される電源線1015と、低位電源電圧G5が供給される電源線1025とが交互に配置され、V6領域86では、高位電源電圧V6が供給される電源線1016と、接地電圧Gndが供給される電源線102とが交互に配置される。V1/G1~V6/G6領域81A~86Aの隣接する2つの領域の間にはセル配置禁止領域87が設けられる。なお、以上には、本発明の実施形態が具体的に記述されているが、本発明は上述の実施形態に限定されると解釈してはならない。例えば、以上には本発明が、ハーバードアーキテクチャを採用した汎用マイコンに適用されている実施形態が記述されているが、本発明は、他の集積回路装置に適用されてもよい。