"絶縁表面上の、一対の低抵抗領域と、前記一対の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、前記酸化物半導体層上のゲート絶縁層と、前記ゲート絶縁層上の、前記チャネル形成領域と重畳する第1のゲート電極層と、前記一対の低抵抗領域とそれぞれ重畳し、少なくとも前記第1のゲート電極層のチャネル長方向の側面及び前記ゲート絶縁層の上面と接する第2のゲート電極層と、前記第2のゲート電極層上の、前記第2のゲート電極層を介して、少なくとも前記第1のゲート絶縁層のチャネル長方向の側面及び前記ゲート絶縁層の上面と対向し、前記第2のゲート電極層のチャネル長方向の側端部と側端部が一致する側壁絶縁層と、前記ゲート絶縁層、前記第1のゲート電極層、前記第2のゲート電極層及び前記側壁絶縁層上の絶縁層と、前記絶縁層及び前記ゲート絶縁層に設けられた開口を介して、前記低抵抗領域と接するソース電極層又はドレイン電極層と、を有する半導体装置。請求項1において、前記絶縁層、前記ソース電極層及び前記ドレイン電極層は、化学的機械的研磨処理によって平坦化された表面を有する半導体装置。請求項2において、前記ソース電極層または前記ドレイン電極層上に接して設けられたソース配線層及びドレイン配線層と、を有し、前記ソース電極層及び前記ドレイン電極層との間のチャネル長方向の距離は、前記ソース配線層及び前記ドレイン配線層との間の距離よりも小さい半導体装置。請求項1乃至請求項3において、前記ゲート絶縁層の前記第1のゲート電極層と接する領域の膜厚は、前記ゲート絶縁層の前記第2のゲート電極と接する領域の膜厚よりも大きい半導体装置。請求項1乃至請求項4において、前記ゲート絶縁層の前記第2のゲート電極層と接する領域の膜厚は、前記ゲート絶縁層の前記絶縁層と接する領域の膜厚よりも大きい半導体装置。請求項1乃至請求項5のいずれか一項において、前記側壁絶縁層は、酸化窒化シリコン膜を含む半導体装置。絶縁表面上に酸化物半導体層を形成し、前記酸化物半導体層を覆うゲート絶縁層を形成し、前記ゲート絶縁層上に、前記酸化物半導体層と重畳するゲート電極層を形成し、前記ゲート電極層をマスクとして、前記酸化物半導体層に不純物元素を導入し、一対の低抵抗領域を形成し、前記ゲート絶縁層及び前記ゲート電極層上に導電膜を形成し、前記導電膜上に絶縁膜を形成し、前記絶縁膜をエッチングして、前記導電膜上の側壁絶縁層を形成し、前記導電膜に、前記側壁絶縁層をマスクとしたエッチングを行い、第2のゲート電極層を形成し、前記ゲート絶縁層、前記第1のゲート電極層、前記側壁絶縁層、及び前記第2のゲート電極層上に絶縁層を形成し、前記絶縁層及び前記ゲート絶縁層に前記低抵抗領域に達する開口を形成し、前記開口に、前記低抵抗領域と接するソース電極層またはドレイン電極層を形成する半導体装置の作製方法。絶縁表面上に酸化物半導体層を形成し、前記酸化物半導体層を覆うゲート絶縁層を形成し、前記ゲート絶縁層上に、前記酸化物半導体層と重畳するゲート電極層を形成し、前記ゲート電極層をマスクとして、前記酸化物半導体層に不純物元素を導入し、第1の低抵抗領域及び第2の低抵抗領域を形成し、前記ゲート絶縁層及び前記ゲート電極層上に第1の導電膜を形成し、前記第1の導電膜上に絶縁膜を形成し、前記絶縁膜をエッチングし、前記第1の導電膜上の側壁絶縁層を形成し、前記第1の導電膜に、前記側壁絶縁層をマスクとしたエッチングを行い、第2のゲート電極層を形成し、前記ゲート絶縁層、前記第1のゲート電極層、前記側壁絶縁層、及び前記第2のゲート電極層上に絶縁層を形成し、第1のマスクを用いて、前記絶縁層及び前記ゲート絶縁層をエッチングし、前記第1の低抵抗領域に達する第1の開口を形成し、第2のマスクを用いて、前記絶縁層及び前記ゲート絶縁層をエッチングし、前記第2の低抵抗領域に達する第2の開口を形成し、前記第1の開口及び前記第2の開口を埋め込むように前記絶縁層上に第2の導電膜を形成し、前記第2の導電膜に研磨処理を行うことにより、前記絶縁層上に設けられた前記第2の導電膜を除去して、前記第1の開口または前記第2の開口にソース電極層またはドレイン電極層を形成し、前記ソース電極層または前記ドレイン電極層上に、ソース配線層またはドレイン配線層を形成する半導体装置の作製方法。トランジスタの微細化に伴って、トランジスタの位置合わせアライメント精度の向上が困難となり、位置合わせ精度の低下等の原因により微細化されたトランジスタの歩留まりが低いといった問題がある。そこで、本発明の一態様の半導体装置は、微細なトランジスタを歩留まりよく作製することを目的の一とする。また、半導体装置の高速応答、高速駆動の実現には、微細化されたトランジスタのオン特性の向上が望まれる。したがって、本発明の一態様の半導体装置は微細化されたトランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成を提供することを目的の一とする。また、本発明の一態様は該半導体装置の作製方法を提供することを目的の一とする。本発明の一態様の半導体装置は、一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第1のゲート電極層と、第1のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、低抵抗領域と重畳する第2のゲート電極層と、第2のゲート電極層上の、側端部を第2のゲート電極層の側端部と重畳する側壁絶縁層と、を有する。酸化物半導体層の低抵抗領域はソース電極層またはドレイン電極層と接し、ソース領域またはドレイン領域として機能する。ソース電極層またはドレイン電極層が、低抵抗領域において接するため、酸化物半導体層とソース電極層またはドレイン電極層とのコンタクト抵抗は低減され、オン電流値が向上する。ソース領域またはドレイン領域として機能する低抵抗領域と重畳するように第2のゲート電極層が設けられていることで、半導体装置のオン電流の低下を抑制することができる。第2のゲート電極層を第1のゲート電極層の側面及びゲート絶縁層の上面と接するように形成することで、自己整合的に第2のゲート電極層と、ソース領域及びドレイン領域が重畳する領域本明細書中において、Lov領域と呼ぶこととするが形成されるため、アライメント精度の自由度が向上され、微細なトランジスタを歩留まりよく作製することができる。したがって、本発明の一態様は絶縁表面上の、一対の低抵抗領域と、前記一対の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上の、チャネル形成領域と重畳する第1のゲート電極層と、低抵抗領域と重畳し、少なくとも第1のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接する第2のゲート電極層と、第2のゲート電極層を介して第1のゲート電極のチャネル長方向の側面及びゲート絶縁層の上面と対向し、第2のゲート電極層のチャネル長方向の側端部と側端部が一致する側壁絶縁層と、ゲート絶縁層、第1のゲート電極層、第2のゲート電極層及び側壁絶縁層上の絶縁層と、絶縁層及びゲート絶縁層に設けられた開口を介して、低抵抗領域と接するソース電極層又はドレイン電極層と、を有する半導体装置である。なお、第2のゲート電極層及び側壁絶縁層の側端部とは、第2のゲート電極層及び側壁絶縁層のうち、第1のゲート電極層からチャネル長方向に最も離れた部分のことを指す。なお、本明細書において2つの層の側端部が一致するとは、基板の上面と垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。ただし、厳密な一致を意味するわけではなく、マスクを用いたエッチングによって処理された対象物の側端部と、該マスクの側端部との一致の程度を含有する。また、該半導体層装置において、絶縁層、ソース電極層及びドレイン電極層は、化学的機械的研磨処理によって平坦化された表面を有することが好ましい。さらに、該半導体装置に、ソース電極層またはドレイン電極層上に接して設けられたソース配線層及びドレイン配線層を設け、ソース電極層及びドレイン電極層との間のチャネル長方向の距離を、ソース配線層及びドレイン配線層との間の距離よりも小さくすることが好ましい。また本発明の一態様は、ゲート絶縁層の第1のゲート電極層と接する領域の膜厚は、ゲート絶縁層の第2のゲート電極層と接する領域の膜厚よりも大きい半導体装置である。さらに、ゲート絶縁層の第2のゲート電極層と接する領域の膜厚は、ゲート絶縁層の絶縁層と接する領域の膜厚よりも大きい半導体装置である。また、本発明の一態様は側壁絶縁層に酸化窒化シリコン膜を含むことが好ましい。また、本発明の別の一態様は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上に、酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層をマスクとして、酸化物半導体層に不純物元素を導入し、一対の低抵抗領域を自己整合的に形成し、ゲート絶縁層及びゲート電極層上に導電膜を形成し、第1の導電膜上にプラズマCVD法によって絶縁膜を形成し、絶縁膜をエッチングして、導電膜上の側壁絶縁層を形成し、導電膜に側壁絶縁層をマスクとしたエッチングを行い、第2のゲート電極層を形成し、ゲート絶縁層、第1のゲート電極層、側壁絶縁層、及び第2のゲート電極層上に絶縁層を形成し、絶縁層及び前記ゲート絶縁層に低抵抗領域に達する第1の開口及び第2の開口を形成し、開口に、低抵抗領域と接するソース電極層またはドレイン電極層を形成する半導体装置の作製方法である。また、本発明の一態様は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上に、前記酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層をマスクとして、酸化物半導体層に不純物元素を導入し、自己整合的に第1の低抵抗領域及び第2の低抵抗領域を形成し、ゲート絶縁層及びゲート電極層上に第1の導電膜を形成し、第1の導電膜上に絶縁膜を形成し、絶縁膜をエッチングし、第1の導電膜上の側壁絶縁層を形成し、第1の導電膜に側壁絶縁層をマスクとしたエッチングを行い、第2のゲート電極層を形成し、ゲート絶縁層、第1のゲート電極層、側壁絶縁層、及び第2のゲート電極層上に絶縁層を形成し、第1のマスクを用いて、絶縁層及びゲート絶縁層をエッチングして、第1の低抵抗領域に達する第1の開口を形成し、第2のマスクを用いて、絶縁層及びゲート絶縁層をエッチングし、第2の低抵抗領域に達する第2の開口を形成し、第1の開口及び第2の開口を埋め込むように絶縁層上に第2の導電膜を形成し、第2の導電膜に研磨処理を行うことにより、絶縁層上に設けられた第2の導電膜を除去して、第1の開口または第2の開口にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に、ソース配線層またはドレイン配線層を形成する半導体装置の作製方法である。なお、本明細書等において上という用語は、構成要素の位置関係が直上であることを限定するものではない。例えば、絶縁層上のゲート電極層の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。また、下という用語に関しても同様である。また、本明細書等において電極層や配線層という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極層は配線層の一部として用いられることがあり、その逆もまた同様である。さらに、電極層や配線層という用語は、複数の電極層や配線層が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインという用語は、入れ替えて用いることができるものとする。また、本明細書等において、チャネル長方向とは、チャネル形成領域において電流が流れる方向のことであり、ソース領域またはソース電極からドレイン領域またはドレイン電極へと向かう方向、またはその反対の方向のことを指す。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線などが含まれる。本発明の一態様の半導体装置は微細化されたトランジスタのオン特性を向上させることができる。また、該半導体装置を歩留まり良く作製できる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある。実施の形態1本実施の形態では、本発明の一態様の半導体装置の基本的な構成及び作製方法について図面を用いて説明する。図1に本発明の一態様の半導体装置を示す。図1Aは本発明の一態様であるトランジスタの上面図を示しており、図1Bは図1Aの一点鎖線A1-A2における断面図である。トランジスタ420を含む半導体装置は、基板400上に下地絶縁層436と、下地絶縁層436上の低抵抗領域404a、低抵抗領域404b及び低抵抗領域404aと低抵抗領域404bに挟まれたチャネル形成領域403を含む酸化物半導体層409と、酸化物半導体層409上のゲート絶縁層402と、ゲート絶縁層402上の第1のゲート電極層401と、少なくとも第1のゲート電極層401のチャネル長方向の側面と接する第2のゲート電極層412と、第2のゲート電極層412上の側壁絶縁層413と、ゲート絶縁層402、第2のゲート電極層412、側壁絶縁層413上の絶縁層415と、絶縁層415及びゲート絶縁層402に設けられた開口を介して、酸化物半導体層409の低抵抗領域404a及び低抵抗領域404bとそれぞれ接するソース電極層405a及びドレイン電極層405bとを有する。側壁絶縁層413は、第2のゲート電極層412を介して第1のゲート電極層401のチャネル長方向の側面及び前記ゲート絶縁層の上面と対向し、第2のゲート電極層412のチャネル長方向の側端部と、側壁絶縁層413のチャネル長方向の側端部はそれぞれ一致する。酸化物半導体層409の低抵抗領域404a及び低抵抗領域404bは、ソース電極層405a及びドレイン電極層405bとそれぞれ接し、トランジスタ420のソース領域及びドレイン領域として機能する。低抵抗領域404a及び低抵抗領域404bにおいて酸化物半導体層409とソース電極層405a及びドレイン電極層405bとが接するため、ソース電極層405a及びドレイン電極層405bと酸化物半導体層409とのコンタクト抵抗が低減されている。第2のゲート電極層412は、低抵抗領域404a及び低抵抗領域404bとゲート絶縁層402を介して重畳する。トランジスタ420は、第2のゲート電極層412と、ソース領域またはドレイン領域として機能する低抵抗領域404a及び低抵抗領域404bがそれぞれ重畳する領域Lov領域を有するため、オン電流の低下を抑制することができる。続いて、図1に示すトランジスタ420の作製方法の一例について図2乃至図4を用いて説明する。まず、基板400上に下地絶縁層436を形成する。使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板、また、これらの基板上に半導体素子が設けられたものなどを用いることができる。下地絶縁層436は、スパッタリング法、MBEMolecularBeamEpitaxy法、CVDChemicalVaporDeposition、パルスレーザ堆積法PulsedLaserDeposition:PCVD法、ALDAtomicLayerDeposition法等を適宜用いることができる。なお、下地絶縁層436をスパッタリング法を用いて形成すると、水素等の不純物元素低減することができる。下地絶縁層436としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。また、これらの化合物を単層構造または2層以上の積層構造で形成して用いることができる。積層構造とする際、例えば、基板と接する下地絶縁層にCVD法によって形成した酸化シリコン膜を用い、酸化物半導体層409と接する下地絶縁層にスパッタリング法によって形成した酸化シリコン膜を用いる構成としてもよい。酸化物絶縁層と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体層409に水素の拡散を抑制する他に、酸化物半導体層409の酸素欠陥に下地絶縁層436となる酸化物絶縁層から酸素が供給されるため、トランジスタ420の電気特性を良好にすることができる。なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、シリコンが25原子以上35原子以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardScatteringを用いて測定した場合のものである。また、構成元素の含有比率は、その合計が100原子を超えない値をとる。下地絶縁層436は、酸化物半導体層409と接するため、層中バルク中に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、下地絶縁層435として、酸化シリコン層を用いる場合には、SiO2αただし、α>0とする。続いて、下地絶縁層436上に酸化物半導体膜を形成する。酸化物半導体膜は、スパッタリング法、蒸着法、パルスレーザ堆積法、PLD法、ALD法、またはMBE法などを用いて成膜することができる。なお、基板400と酸化物半導体層の絶縁性を確保できるようであれば、下地絶縁層は設けなくともよい。酸化物半導体膜上にレジストマスクを設けて、酸化物半導体膜を島状にエッチングした後、レジストマスクを除去して酸化物半導体層409を形成する図2A参照。酸化物半導体層409に用いる酸化物半導体としては、少なくともインジウムIn、あるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。スタビライザーとしては他にも、スズSn、ハフニウムHf、アルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドであるランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLu、ガドリニウムGd、セリウムCe、ジルコニウムZrのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn―Zn系酸化物、Sn-Zn系酸化物、Al―Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここでは、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成のrだけ近傍であるとは、a、b、cが、a-A2b-B2c-C2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物元素度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。非晶質構造の一種である好ましい一態様として、CAAC酸化物半導体CAAC-OS:CAxisAlignedCrystallineOxideSemiconductor膜がある。CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、結晶-非晶質混相構造の酸化物半導体膜である。結晶の大きさは数nmから数十nm程度と見積もられるが、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察では、CAAC-OS膜に含まれる非晶質とCAACとの境界は必ずしも明確ではない。また、CAAC-OS膜には結晶粒界グレインバウンダリーともいう。は確認されない。CAAC-OS膜が結晶粒界を有さないため、結晶粒界に起因する電子移動度の低下が起こりにくい。なお、CAAC-OS膜において、膜中における結晶領域の分布は均一でなくてもよい。例えば、CAAC-OS膜の表面側から結晶成長した場合、CAAC-OS膜の表面の近傍は結晶の占める割合が高くなり、被形成面の近傍は非晶質の占める割合が高くなることがある。CAACにおける結晶部分のc軸は、CAAC-OS膜の被形成面または表面に垂直な方向を向くため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によって、c軸が向く方向が異なることがある。なお、CAACにおける結晶部分のc軸が向く方向は、CAAC-OS膜が形成されたときの被形成面または表面に略垂直な方向となる。CAACは、成膜と同時または成膜後に加熱処理などの結晶化処理を行うことで形成される。CAAC-OS膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。なお、一例として、酸化物半導体層をIn-Zn系金属酸化物により形成する場合には、ターゲットの組成比を原子数比で、In/Zn=1~100、好ましくはIn/Zn=1~20、さらに好ましくはIn/Zn=1~10とする。Znの原子数比を好ましい範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比In:Zn:O=X:Y:Zを、Z>1.5XYとすることが好ましい。酸化物半導体層としてIn-Ga-Zn系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn-Ga-Zn-Oターゲットを用いる。前述の原子数比を有するIn-Ga-Zn-Oターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはCAAC-OS膜が形成されやすくなる。また、酸化物半導体層としてIn-Sn-Zn系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2:2、または20:45:35で示されるIn-Sn-Zn-Oターゲットを用いる。前述の原子数比を有するIn-Sn-Zn-Oターゲットを用いて酸化物半導体層を成膜することで、多結晶またはCAACが形成されやすくなる。なお、ここで、ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体層を緻密なものとすることができる。なお、酸化物半導体層に適用することができる金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、さらに好ましくは、3eV以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは1×1018atoms/cm3以上、さらに好ましくは2×1016atoms/cm3以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとその一部がキャリアを生成し、トランジスタのオフ電流を増大させる原因となるからである。酸化物半導体層409の厚さは、1nm以上100nm以下、好ましくは1nm以上20nm以下とする。酸化物半導体層409は、好ましくはスパッタリング法により、基板加熱温度を100°C以上600°C以下、好ましくは150°C以上550°C以下、さらに好ましくは200°C以上500°C以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得られる酸化物半導体層409の不純物元素度は低くなる。また、酸化物半導体層409中の原子配列が整い、高密度化され、多結晶またはCAAC-OS膜が形成されやすくなる。さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはCAACが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は30体積以上、好ましくは50体積以上、さらに好ましくは80体積以上とする。なお、酸化物半導体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を9N露点-121°C、水0.1ppb、水素0.5ppb、酸素の純度を8N露点-112°C、水1ppb、水素1ppbとすることが好ましい。本実施の形態では、アルゴンと酸素の流量比が2:1の雰囲気下において、スパッタリング法を用い、原子数比がIn:Ga:Zn=3:1:2であるIGZOを10nm成膜する。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作時のキャリア電子の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータX,Y、Zから成り立っており、Z=FX,Yによって表記される。また、基準面は、指定面の平均の高さにおける、XY平面と平行な面である。つまり、指定面の高さの平均値をZ0とするとき、基準面の高さもZ0で表される。このように、酸化物半導体層のチャネルが形成される領域において、下地絶縁層の平均面粗さを0.3nm以下とするためには、平坦化処理を行えばよい。平坦化処理は酸化物半導体膜の形成前に行えばよい。例えば、下地絶縁層436の形成後に研磨処理例えば、化学的機械的研磨CnemicalMechanicalPolishing:CMP処理や、エッチングを行うことで下地絶縁層436の表面を平坦化してもよい。研磨処理またはエッチングは複数回行ってもよく、これらを組み合わせて行ってもよい。組み合わせて行う場合、工程順は特に限定されない。平坦化処理として、ドライエッチングなどを行う場合、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。また、酸化物半導体層に含まれる水素は、極力少ないことが好ましい。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。そのため、酸化物半導体層に含まれる過剰な水素水や水酸基を含むを除去脱水化または脱水素化するための熱処理を行うことが好ましい。熱処理の温度は300°C以上700°C以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことができる。また、熱処理は酸化物半導体膜の形成後、島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。さらに、脱水化、脱水素化のための熱処理は複数回行ってもよく、他の加熱処理と兼ねてもよい。熱処理は、減圧雰囲気または不活性雰囲気で熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲気にて熱処理を行うと、酸化物半導体層中の不純物例えば、水素等濃度を低減することができるが、同時に酸素欠損も生じてしまう恐れがあり、このとき生じた酸素欠損を、酸化性雰囲気での熱処理により低減することができる。酸化物半導体層409は、熱処理を行うことで、膜中の水素等の不純物元素を極めて少なくすることが可能となる。その結果、トランジスタの電界効果移動度を理想的な電界効果移動度近くまで高めることが可能となる。なお、酸化物半導体層409には化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体層409の酸素欠損によるキャリアの生成を抑制することができる。酸素を過剰に含ませるためには、成膜時に酸素が多く含まれるような条件で成膜してもよいし、酸化物半導体膜の形成後に酸素少なくとも酸素ラジカル、酸素原子、酸素イオン、のいずれかを含むを導入して膜中に酸素を過剰に含ませてもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。なお、下地絶縁層436として酸化物絶縁層を用いた場合、酸化物絶縁層上に酸化物半導体層が設けられた状態で加熱することによって、酸化物半導体層に酸素を供給することができ、酸化物半導体層の酸素欠陥を低減し、半導体特性を良好にすることができる。酸化物半導体層及び酸化物絶縁層を少なくとも一部が接した状態で加熱工程を行うことによって、酸化物半導体層への酸素の供給を行ってもよい。なお、加熱処理は酸化物半導体膜を島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。ただし、島状に加工するよりも前に加熱処理を行うことで、下地絶縁層から外部に放出される酸素の量が少なくなり、より多くの酸素を酸化物半導体層に供給できるため好ましい。続いて、酸化物半導体層409上にゲート絶縁層402を形成する図2B参照。ゲート絶縁層402の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOy、x>0、y>0、窒素が添加されたハフニウムシリケートHfSixOy、x>0、y>0、ハフニウムアルミネートHfAlxOy、x>0、y>0、酸化ランタン、などのHigh-k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層402は、単層構造としてもよいし、積層構造としてもよい。ゲート絶縁層402の膜厚は、1nm以上20nm以下とし、スパッタリング法、MBE法、CVD法、PLD法、ALD法等を適宜用いることができる。また、ゲート絶縁層402は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、いわゆるCPスパッタ装置ColumnerPlasmaSputteringsystemを用いて成膜してもよい。また、ゲート絶縁層402は、下地絶縁層436と同様に酸化物半導体層409と接するため、層中バルク中に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。特に、ゲート絶縁層として酸化アルミニウムを用いることで、酸化アルミニウムからの酸素の導入に加え、酸化物半導体層に水素等の不純物が侵入することを防ぐため好ましい。なお、ゲート絶縁層402の被覆性を向上させるために、酸化物半導体層409上面にも平坦化処理を行ってもよい。特にゲート絶縁層402として膜厚の小さい絶縁層を用いる場合、酸化物半導体層409の表面は平坦性が良好であることが好ましい。次に、ゲート絶縁層402上に、酸化物半導体層409と重畳して、第1のゲート電極層401となる導電膜を形成し、該導電膜をエッチングして、第1のゲート電極層401を形成する図2C参照。第1のゲート電極層401は、プラズマCVD法またはスパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、第1のゲート電極層401としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。また、ゲート絶縁層402と接する第1のゲート電極層401の一層として、窒素を含む金属酸化物、具体的には窒素を含むIn-Ga-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒化膜窒化インジウム、窒化スズ、窒化タンタルなどを用いることができる。これらの膜は5eV、または5.5eV以上の仕事関数を有し、第1のゲート電極として用いた場合、トランジスタの電気特性の閾値電圧をプラスにすることができ、いわゆるノーマリオフのスイッチング素子を実現できる。なお、ゲート電極層401は、ゲート絶縁層402上に設けられた導電膜をマスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることもできる。スリミング処理としては、例えば、ラジカル状態の酸素酸素ラジカルなどを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理等に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長Lが決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは1/2以下、より好ましくは1/3以下の線幅で微細化することが可能である。例えば、線幅は、30nm以上200nm以下、好ましくは50nm以上350nm以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。続いて、第1のゲート電極層401をマスクとして、酸化物半導体層409に不純物元素421を導入し、酸化物半導体層409の第1のゲート電極層401と重畳しない領域に自己整合的に低抵抗領域404a及び低抵抗領域404bを形成する図2D参照。なお、不純物元素421が導入されない領域はチャネル形成領域403となる。したがって、酸化物半導体層409には、第1のゲート電極層401と重畳するチャネル形成領域403と、チャネル形成領域403を挟んで、チャネル形成領域403よりも抵抗が低い低抵抗領域404a及び低抵抗領域404bが形成される。不純物元素421の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、1×1013~5×1016ions/cm2とするのが好ましい。また、不純物元素してリンを導入する場合、加速電圧を0.5~80kVとするのが好ましい。本実施の形態では、不純物元素としてリンを導入する。なお、酸化物半導体層409に不純物元素を導入する処理は、複数回行っても良い。酸化物半導体層409に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、1回の処理毎に変えてもよい。不純物元素が導入され、抵抗が低減された低抵抗領域404a及び低抵抗領域404bを含む酸化物半導体層を有することにより、酸化物半導体層409とソース電極層405a及びドレイン電極層405bとのコンタクト抵抗が小さくなる。そのため、ソース電極層405a及びドレイン電極層405b近傍の電界が緩和され、トランジスタ420はオン特性が高く、高速動作、高速応答が可能な電気特性に優れた半導体装置とすることができる。なお、不純物元素の導入によって、酸化物半導体層の結晶構造が変わる場合がある。したがって、本実施の形態の半導体装置は領域によって結晶性が異なる酸化物半導体層を用いてもよい。例えば、チャネル形成領域403は低抵抗領域404a及び低抵抗領域404bよりも高い結晶性を有していてもよい。具体的には、チャネル形成領域403の酸化物半導体はCAAC-OS膜とし、低抵抗領域404a及び低抵抗領域404bは非晶質構造とすることもできる。次に、第1のゲート電極層401及びゲート絶縁層402上に、第2のゲート電極層412となる導電膜411と、側壁絶縁層413となる絶縁膜414を積層して形成する。導電膜411は、第1のゲート電極層401と同様の材料を用い、スパッタリング法によって形成する。導電膜411膜厚は、第1のゲート電極層との被覆性ステップカバレッジを考慮して、10nm以上50nm以下とすることが好ましい。絶縁膜414は、ゲート絶縁層402と同様の材料、方法を用いて形成することができる。絶縁膜414は、第1のゲート電極層401及び導電膜411を十分覆いきれる程度の膜厚とすればよい。また、第2のゲート電極層との被覆性を考慮して、被覆性の高い膜を成膜できる方法を用いることが好ましい。例えば、CVD法によって形成した酸化窒化シリコン膜等を用いることが好ましい。続いて、絶縁膜414に対して異方性エッチングを行い、導電膜411を露出させる。エッチングによって導電膜411が露出した段階では、第1のゲート電極層401及び導電膜411の側壁部には絶縁膜414が残留する図3B参照。したがって、この段階でエッチングを止めることで、マスクを用いずに自己整合的に側壁絶縁層413を形成することができる。マスクを用いずに、側壁絶縁層413を作製することによって、マスク数を削減し、作製コストを低減することができる。続いて、側壁絶縁層413をマスクとして、導電膜411にエッチングを行い、第2のゲート電極層412を形成する図3C参照。第2のゲート電極層412は、低抵抗領域404a及び低抵抗領域404bと重畳して、Lov領域を形成する。第2のゲート電極層412の形成において、側壁絶縁層413をマスクとしたエッチングを行うため、マスク数を削減し、作製コストを低減することができる。また、低抵抗領域404a及び低抵抗領域404bは、第1のゲート電極層をマスクとした不純物元素の導入によって、自己整合的に形成されている。そのため、第1のゲート電極層401と接して設けられた導電膜411を用いて第2のゲート電極層412を形成することにより、自己整合的に第2のゲート電極層412と低抵抗領域404a及び低抵抗領域404bとが重畳するLov領域が形成される。したがって、Lov領域の形成において、レジストマスク等を用いた微細な位置合わせが必要なく、オン特性に優れた微細なトランジスタを歩留まりよく作製することができる。なお、図3Cでは、側壁絶縁層413の高さが、第2のゲート電極層412の高さよりも高い場合について示したが、図5Aに示すトランジスタ430のように、側壁絶縁層413の高さと、第2のゲート電極層412の高さが一致する場合もある。また、図5Bに示すトランジスタ440のように、側壁絶縁層413の高さが第2のゲート電極層412の高さより低い場合もある。なお、ここでいう高さとは、基板上面からの距離のことを指す。続いて、ゲート絶縁層402、第2のゲート電極層412及び側壁絶縁層413上に絶縁層415を形成する図4A参照。絶縁層415は、ゲート絶縁層402と同様の材料及び方法を用いて形成することができる。絶縁層415はトランジスタ420により生じる凹凸を平坦化できる膜厚で形成する。絶縁層415は単層でも、異なる絶縁層の積層でも構わない。絶縁層415として、緻密性の高い無機絶縁層代表的には酸化アルミニウム膜等を用いると、トランジスタ420の保護絶縁膜として機能する。また、酸化アルミニウム膜を用いる場合、酸化アルミニウム膜を成膜した後、熱処理を行ってもよい。酸化アルミニウム膜は、酸化物半導体層への水水素を含むの侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層409、またはそれに接する絶縁層が酸素過剰領域を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中、または絶縁層と酸化物半導体層の界面において、少なくとも1ヶ所、該膜の化学量論比を超える酸素が存在する領域酸素過剰領域とも表記するを設けることができる。次に、絶縁層415及びゲート絶縁層402を貫通し、少なくとも低抵抗領域404a及び低抵抗領域404bに達する開口455a及び開口455bを設ける図4B参照。開口の形成はマスクなどを用いた選択的なエッチングにより行われる。エッチングはドライエッチングでも、ウェットエッチングでもよく、双方を組み合わせて開口を形成してもよい。また、該開口は低抵抗領域404a及び低抵抗領域404bに達すればよく、形状は特に限定されない。但し、図4Bに示すようにテーパー状にすることによって、後に形成されるソース電極層及びドレイン電極層を断切れなく形成でき、好適である。続いて、開口455a、開口455b及び絶縁層415上に導電材料を用いて、ソース電極層405a及びドレイン電極層405bを形成する図4C参照。ソース電極層405a及びドレイン電極層405bには上述した第1のゲート電極層401に用いた材料と同様の材料を用いることができる。以上の工程でトランジスタ420を作製することができる。なお、図示しないが、トランジスタ420上に、さらに絶縁層を設けてもよい。絶縁層としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜の単層又は積層を用いることができる。絶縁層の形成後、さらに加熱工程を行ってもよい。例えば、大気中、100°C以上200°C以下、1時間以上30時間以下での加熱工程を行ってもよい。この加熱工程は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、トランジスタ420起因の表面凹凸を低減するために、平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン等の有機材料を用いることができる。また、上記有機材料の他に、低誘電材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。また、本実施の形態に示す半導体装置のゲート絶縁層402は、第1のゲート電極層401のエッチングによって、ゲート絶縁層402もエッチングされて膜厚が減少いわゆる膜減りすることがある。さらに、第2のゲート電極層412を形成する際のエッチングによっても、ゲート絶縁層402がエッチングされて膜減りを起こす場合がある。したがって、図5Cに示すトランジスタ450のように、ゲート絶縁層が膜厚の異なる複数の領域を含む場合がある。トランジスタ450のゲート絶縁層502は、第2のゲート電極層412と接する領域において、第1のゲート電極層401のエッチングによってエッチングされ膜厚が減少している。さらに、絶縁層415と接する領域において、第1のゲート電極層401のエッチングと、第2のゲート電極層412との2回のエッチングによってエッチングされ膜厚が減少している。なお、図5Cに示すトランジスタ450のゲート絶縁層502は、第1のゲート電極層のエッチング及び第2のゲート電極のエッチングの2回にエッチングによって、膜厚が減少しているが、第1のゲート電極層を形成する際のエッチングによって膜厚が減少しても、第2のゲート電極層のエッチングにおいては膜厚が減少しない場合もある。また、反対に、第1のゲート電極層のエッチングにおいては、ゲート絶縁層の膜厚は減少せず、第2のゲート電極層の膜厚によってのみ、ゲート絶縁層の膜厚が減少する場合もある。本実施の形態に示した半導体装置は、第1のゲート電極層401のチャネル長方向の側面に接する第2のゲート電極層412を有する。第2のゲート電極層412は、ソース領域またはドレイン領域として機能する低抵抗領域404a及び低抵抗領域404bと重畳し、Lov領域を形成するため、トランジスタのオン電流の低下を抑制することができる。さらに、本実施の形態の半導体装置は、ゲート電極層をマスクとした不純物元素の導入により、自己整合的にチャネル形成領域と低抵抗領域と、を形成している。そのため、第1のゲート電極層の側面に接する第2のゲート電極層412は自己整合的に低抵抗領域と重畳する。したがって、Lov領域の形成において、微細な位置合わせの必要がなく、微細化されたトランジスタを歩留まりよく作製することができる。また、第2のゲート電極層412は、側壁絶縁層413をマスクとしたエッチングによって形成されるため、マスク数を低減し、作製コストを低減することができる。また、本実施の形態の半導体装置が有するトランジスタのLov領域の幅は、第2のゲート電極層の幅によって決定される。第2のゲート電極層は、側壁絶縁層をマスクとして用いたエッチングによって作製されるため、第2のゲート電極層の幅は、側壁絶縁層の幅によって決定される。側壁絶縁層は、絶縁層を異方性エッチングすることで自己整合的に形成されるため、露光装置の露光限界や、マスク等の幅に影響されずに作製することができる。したがって、本発明の一態様のトランジスタは、微細なトランジスタの第1のゲート電極層の側面にLov領域を形成することができる。したがって、微細なトランジスタのオン特性を向上させることができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態2本実施の形態では、実施の形態1とは異なる本発明の一態様について説明する。なお、本実施の形態では、実施の形態1と異なる点について説明し、実施の形態1と等しい部分については、説明を省略する。図6に本発明の一態様の半導体装置を示す。図6Aは本発明の一態様が有するトランジスタ520の上面図を示しており、図6Bは図6Aの一点鎖線B1-B2における断面図である。トランジスタ520を含む半導体装置は、基板400上に下地絶縁層436と、下地絶縁層436上の低抵抗領域404a、低抵抗領域404b及び低抵抗領域404a、低抵抗領域404bに挟まれたチャネル形成領域403を含む酸化物半導体層409と、酸化物半導体層409上のゲート絶縁層402と、ゲート絶縁層402上の第1のゲート電極層401と、第1のゲート電極層401の側面に設けられた第2のゲート電極層412と、第2のゲート電極層412上の側壁絶縁層413と、ゲート絶縁層402、第2のゲート電極層412、及び側壁絶縁層413上の絶縁層415と、絶縁層415及びゲート絶縁層402に設けられた開口を介して、酸化物半導体層409の低抵抗領域404a及び低抵抗領域404bとそれぞれ接するソース電極層505a及びドレイン電極層505bと、ソース電極層505a及びドレイン電極層505bとそれぞれ電気的に接続するソース配線層567a及びドレイン配線層567bと、を有する。側壁絶縁層413は、第2のゲート電極層412を介して第1のゲート電極層401のチャネル長方向の側面及びゲート絶縁層の上面と対向し、第2のゲート電極層412のチャネル長方向の側端部と、側壁絶縁層413の側端部はそれぞれ一致する。トランジスタ520は、実施の形態1に示したトランジスタ420と同様に、ソース領域またはドレイン領域として機能する低抵抗領域404a及び低抵抗領域404bが第2のゲート電極層412と重畳する領域を有する。Lov領域を有することで、トランジスタ520のオン電流の低下を抑制することができる。トランジスタ520は、実施の形態1に示すトランジスタと比較して、ゲート電極層と、ソース電極層及びドレイン電極層とのチャネル長方向の距離を短くすることができる構成となっている。したがって、より微細な構造のトランジスタとすることができるとともに、ソース電極層とドレイン電極層との間の抵抗が低減された、オン特性に優れたトランジスタとすることができる。トランジスタ520がより微細化を達成できる構成であることについて、トランジスタ520の作製方法によって説明する。トランジスタ520は、基板400、酸化物半導体層409、ゲート絶縁層402、第1のゲート電極層401、第2のゲート電極層412、側壁絶縁層413及び絶縁層415については、実施の形態1に示すトランジスタと同様の方法を用いて作製することができる図7A参照。絶縁層415を形成した後、絶縁層415上にマスク550を形成し、マスク550を用いて絶縁層415及びゲート絶縁層402をエッチングして、酸化物半導体層409に達する開口555aを形成する図7B参照。マスク550は、フォトレジストなどの材料を用い、フォトリソグラフィ法などによって形成することができる。マスク550形成時の露光には、波長が数nm~数10nmと短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを有するマスク550を形成することができる。なお、十分に微細なパターンのマスク550を形成できるのであれば、インクジェット法などの他の方法を用いてマスク550を形成してもよい。この場合には、マスク550の材料として、フォトレジストなどの感光性を有する材料を用いる必要はない。マスク550を除去した後、開口555a及びゲート絶縁層402上にマスク552を形成する。マスク552は、マスク550と同様に形成することができる。そしてマスク552を用いて絶縁層415及びゲート絶縁層402をエッチングして、酸化物半導体層409に達する開口555bを形成する図7C参照。これによって、絶縁層415及びゲート絶縁層402に、第1のゲート電極層401を挟んで、一対の開口が形成されることとなる。開口555a及び開口555bには後の工程において、ソース電極層及びドレイン電極層が形成される。開口555a及び開口555bを一度のエッチングによって形成する場合、開口555a及び開口555bとのチャネル長方向の最小加工寸法は、マスクの形成に用いる露光装置の解像限界に制約される。したがって、開口555aと開口555bとの距離を十分に小さくすることが難しく、トランジスタの微細化を図ることが困難である。しかし、本実施の形態で示すトランジスタ520は、開口555aと開口555bをそれぞれ別のマスクを用いた別のエッチングによって形成するため、露光装置の解像限界に依存せず、ソース電極層とドレイン電極層との位置を決定することができる。したがって、ソース電極層とゲート電極層との距離及びゲート電極層とゲート電極層との距離を縮小することができ、オン特性に優れたトランジスタを作製することができる。次いで、開口555a及び開口555bを埋め込むように、絶縁層415上に導電膜505を形成する図8A参照。導電膜505は、ソース電極層505a及びドレイン電極層505bとなる導電膜である。導電膜505には、実施の形態1に示した、ソース電極層及びドレイン電極層に用いた材料と同様の材料を用いることができる。次に、導電膜505に対してCMP処理を行う図8B参照。絶縁層415上少なくとも第1のゲート電極層401と重畳する領域に設けられた導電膜505を除去するように、導電膜505に対してCMP処理を行うことで、導電膜505を分断して、開口555a及び開口555bに埋め込まれたソース電極層505a及びドレイン電極層505bを形成することができる。本実施の形態では、導電膜505に対して、絶縁層415の上面が露出する条件でCMP処理を行うことにより、ソース電極層505a及びドレイン電極層505bを形成する。なお、CMP処理の条件によっては絶縁層415の上面も研磨される場合がある。なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ処理を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極層505a、ドレイン電極層505b、絶縁層415の表面の平坦性をより向上させることができる。なお、本実施の形態では、絶縁層415と重畳する領域の導電膜505の除去にCMP処理を用いたが、他の研磨切削、研削処理を用いてもよい。または、CMP処理等の研磨処理と、エッチングドライエッチング、ウェットエッチング処理や、プラズマ処理などを組み合わせてもよい。例えば、CMP処理後、ドライエッチングやプラズマ処理逆スパッタリングなどを行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜505の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。上述したように、ソース電極層505aまたはドレイン電極層505bは、ゲート絶縁層402及び絶縁層415に設けられた開口に埋め込むように設けられる。したがって、トランジスタ520において、ソース電極層505aと酸化物半導体層409が接する領域と、ゲート電極層との間の距離は、開口555aの端部と第2のゲート電極層412との幅によって決定される。同様に、トランジスタ520において、ドレイン電極層505bと酸化物半導体層409が接する領域と、ゲート電極層との距離は開口555bの端部と第2のゲート電極層412の幅によって決定される。本実施の形態に示すトランジスタ520は、開口555aと開口555bそれぞれ、マスクを用いた別のエッチングによって形成しているため、開口555a及び開口555bとの間の距離を十分小さくすることができ、ソース電極層505aと酸化物半導体層409が接する領域とゲート電極層との距離と、ドレイン電極層505bと酸化物半導体層が接する領域と、ゲート電極層との距離を十分小さくすることができる。また、ソース電極層505a及びドレイン電極層505bを形成するために、レジストマスク等を用いたエッチングを用いないため、ソース電極層505a及びドレイン電極層505bのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが少ない微細な構造を有するトランジスタ520を歩留まりよく作製することができる。次いで、ソース電極層505a、ドレイン電極層505b及び絶縁層415上にソース配線層567a及びドレイン配線層567bとなる導電膜を形成し、該導電膜をエッチングしてソース配線層567a及びドレイン配線層567bを形成する。ソース配線層567a及びドレイン配線層567bは実施の形態1で述べた第1のゲート電極層401と同様の材料、方法を用いて形成することができる。ソース電極層505a及びドレイン電極層505bとの間のチャネル長方向の距離は、露光装置の解像限界に依存せずに微細に加工することが可能である。一方、ソース配線層567a及びドレイン配線層567bは、フォトリソグラフィ法によって形成したマスクを用いて加工されるため、その間の距離は、ソース電極層505a及びドレイン電極層505bの間の距離よりも大きくなる。トランジスタ520の微細化のためには、ソース配線層567a及びドレイン配線層567bとの間の距離を、露光装置の解像限界に合わせて設定するのが好ましい。以上の工程によって、トランジスタ520が形成される。本実施の形態に示した半導体装置は、第1のゲート電極層401のチャネル長方向の側面に接する第2のゲート電極層412を有する。第2のゲート電極層412は、ソース領域またはドレイン領域として機能する低抵抗領域404a及び低抵抗領域404bと重畳し、Lov領域を形成するため、トランジスタのオン電流の低下を抑制することができる。さらに、本実施の形態の半導体装置は、ゲート電極層をマスクとした不純物元素の導入により、自己整合的にチャネル形成領域と低抵抗領域と、を形成している。そのため、第1のゲート電極層の側面に接する第2のゲート電極層412は自己整合的に低抵抗領域と重畳する。したがって、Lov領域の形成において、微細な位置合わせの必要がなく、微細化されたトランジスタを歩留まりよく作製することができる。本実施の形態に示した半導体装置は、ソース電極層505aを設けるための開口555aと、ドレイン電極層505bを設けるための開口555bとを、それぞれマスクを用いた別のエッチングによって形成するため、開口555a及び開口555bとの間の距離が、露光装置の解像限界によって制限されず、ソース電極層505aとドレイン電極層505bとの間の距離を十分に縮小した、微細なトランジスタを作製することができる。ソース電極層505a及びドレイン電極層505bとの間の距離が縮まることで、ソース電極層505aと酸化物半導体層409とが接する領域とゲート電極層との間の距離及びドレイン電極層505bと酸化物半導体層409とが接する領域とゲート電極層との間の距離が縮まるため、トランジスタのソース電極層及びドレイン電極層にかかる電圧が大きくなり、ソースドレイン間の抵抗を低減することができ、オン特性に優れたトランジスタを提供することができる。さらに、ソース電極層505a及びドレイン電極層505bの形成において、レジストマスク等を用いたエッチングを行わないため、ソース電極層505aとドレイン電極層505bとの間の距離が十分に微細化されている場合でも、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態3本実施の形態では、実施の形態1及び実施の形態2に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ162として実施の形態1及び実施の形態2に記載のトランジスタを適用して構成される。トランジスタ162としては、実施の形態1及び実施の形態2で示すトランジスタのいずれの構造も適用することができる。図9は、半導体装置の構成の一例である。図9Aに半導体装置の断面図を、図9Bに半導体装置の平面図を、図9Cに半導体装置の回路図をそれぞれ示す。ここで、図9Aは、図9BのC1-C2、及びD1-D2における断面に相当する。なお、図9Aにおいては、図の明瞭化のため、図9Bに示す半導体装置の一部の構成要素を省略している。図9A及び図9Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。トランジスタ162は、実施の形態1及び実施の形態2で示した構成と同一の構成とすることができる。ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図9Aにおけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物元素領域120と、不純物元素領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極層110と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層130が設けられている。なお、高集積化を実現するためには、図9Aに示すようにトランジスタ160が側壁絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極層110の側面に側壁絶縁層を設け、不純物元素度が異なる領域を含む不純物元素領域120としてもよい。絶縁層130上面において、酸化物半導体層144形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理例えばCMP処理により十分に平坦化した好ましくは、絶縁層130の上面の平均面粗さは0.15nm以下絶縁層130上に酸化物半導体層144を形成する。図9Aに示すトランジスタ162は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ162に含まれる酸化物半導体層144は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ162を得ることができる。図9Aのトランジスタ162は、実施の形態1に示したトランジスタを適用したが、実施の形態2に示したトランジスタを適用することもできる。トランジスタ162は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。トランジスタ162は、作製工程において、側壁絶縁層137をマスクとしたエッチングによって第2のゲート電極層136を形成する。さらに、側壁絶縁層137は、マスクを用いないエッチングによって自己整合的に形成するため、マスクの位置合わせ精度等に影響されずに、微細な構造のトランジスタを作製することができる。また、酸化物半導体層144には、不純物元素を導入する処理が行われており、ゲート電極層148bをマスクとして、酸化物半導体層に不純物元素を導入する処理を行うことにより酸化物半導体層に自己整合的に低抵抗領域144a、低抵抗領域144b及びチャネル形成領域144cを形成する。低抵抗領域144a及び低抵抗領域144bは、チャネル形成領域144cよりも不純物元素度が高くなっている。不純物元素度を高くすることによって酸化物半導体層中のキャリア密度が増加し、ゲート電極層110及び電極層153と酸化物半導体層144の間のコンタクト抵抗が低くなるため、配線層と酸化物半導体層の間で良好なオーミックコンタクトをとることができ、オン電流や移動度が向上し、高速応答が可能となる。また、低抵抗化された領域において、オーミックコンタクトをとることができるため、ショットキー接合と比較して熱的にも安定な動作が可能となる。ゲート電極層110と酸化物半導体層144は接し、ゲート電極層110、酸化物半導体層144、ゲート絶縁層146及び導電層148aとによって容量素子164が構成されている。すなわち、ゲート電極層110は、容量素子164の一方の電極として機能し、導電層148aは、容量素子164の他方の電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成とすることもできる。また、容量素子164は、別途、トランジスタ162の上方に設けてもよい。トランジスタ162及び容量素子164の上には絶縁層150が設けられている。そして、絶縁層150上には、トランジスタ162と他のトランジスタを接続するための配線157が設けられている。配線157は、絶縁層150に設けられた開口に設けられた電極層153を介して低抵抗領域144bと接続している。図9A及び図9Bにおいて、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144の一部が重畳するように設けられているのが好ましい。また、トランジスタ162及び容量素子164が、トランジスタ160の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。次に、図9A及び図9Bに対応する回路構成の一例を図9Cに示す。図9Cにおいて、第1の配線1stLineとトランジスタ160のソース電極層とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極層とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極層とは、電気的に接続されている。そして、トランジスタ160のゲート電極層と、トランジスタ162のソース電極層またはドレイン電極層の一方は、容量素子164の電極の他方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。図9Cに示す半導体装置では、トランジスタ160のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。情報の書き込み及び保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極層、及び容量素子164に与えられる。すなわち、トランジスタ160のゲート電極層には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位レベルを与える電荷以下Lowレベル電荷、Highレベル電荷というのいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極層に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極層の電荷は長時間にわたって保持される。次に情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極層にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。本実施の形態で示すトランジスタ162は、第1のゲート電極層のチャネル長方向の側面に接する第2のゲート電極層を有する。第2のゲート電極層は、ソース領域またはドレイン領域として機能する低抵抗領域と重畳し、Lov領域を形成するため、トランジスタのオン電流の低下を抑制することができる。したがって、トランジスタ162はオン特性が高く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態においては、実施の形態1及び実施の形態2に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態3に示した構成と異なる構成について、図10乃至図12を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ162として実施の形態1及び実施の形態2に記載のトランジスタを適用して構成される。トランジスタ162としては、実施の形態1及び実施の形態2で示すトランジスタのいずれの構造も適用することができる。図10Aは、半導体装置の回路構成の一例を示し、図10Bは半導体装置の一例を示す概念図である。まず、図10Aに示す半導体装置について説明を行い、続けて図10Bに示す半導体装置について、以下説明を行う。図10Aに示す半導体装置において、ビット線BLとトランジスタ162のソース電極層またはドレイン電極層とは電気的に接続され、ワード線WLとトランジスタ162のゲート電極層とは電気的に接続され、トランジスタ162のソース電極層またはドレイン電極層と容量素子254の第1の端子とは電気的に接続されている。酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子254の第1の端子の電位あるいは、容量素子254に蓄積された電荷を極めて長時間にわたって保持することが可能である。次に、図10Aに示す半導体装置メモリセル250に、情報の書き込み及び保持を行う場合について説明する。まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の第1の端子に与えられる書き込み。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子254の第1の端子の電位が保持される保持。トランジスタ162のオフ電流は極めて小さいから、容量素子254の第1の端子の電位あるいは容量素子に蓄積された電荷は長時間にわたって保持することができる。次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子254の第1の端子の電位あるいは容量素子254に蓄積された電荷によって、異なる値をとる。例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分以下、ビット線容量とも呼ぶをCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、CB×VB0C×V/CBCとなる。従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0V1>V0の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位=CB×VB0C×V1/CBCは、電位V0を保持している場合のビット線BLの電位=CB×VB0C×V0/CBCよりも高くなることがわかる。そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。このように、図10Aに示す半導体装置は、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。次に、図10Bに示す半導体装置について、説明を行う。図10Bに示す半導体装置は、上部に記憶回路として図10Aに示したメモリセル250を複数有するメモリセルアレイ251a及びメモリセルアレイ251bを有し、下部に、メモリセルアレイ251メモリセルアレイ251a及びメモリセルアレイ251bを動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルアレイ251と電気的に接続されている。図10Bに示した構成とすることにより、周辺回路253をメモリセルアレイ251メモリセルアレイ251a及びメモリセルアレイ251bの直下に設けることができるため半導体装置の小型化を図ることができる。周辺回路253に設けられるトランジスタは、トランジスタ162とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。なお、図10Bに示した半導体装置では、2つのメモリセルアレイ251メモリセルアレイ251aと、メモリセルアレイ251bが積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても良い。次に、図10に示したメモリセル250に適用できる半導体装置の具体的な構成について図11を用いて説明する。図11Bは半導体装置の上面図を示し、図11Aは図11Bの一点鎖線E1-E2、F1-F2における断面を示す。なお、図11Aにおいては、図の明瞭化のため、図11Bに示す半導体装置の一部の構成要素を省略している。図11に示すメモリセルは、酸化物半導体にチャネルが形成されるトランジスタ162と、容量素子254とを有する。なお、トランジスタ162の構成は、図8に示す半導体装置が有するトランジスタ162と同様であるため、その詳細な説明は省略する。図11において容量素子254は、酸化物半導体層144、ゲート絶縁層146、絶縁層150及び導電層157aで構成されている。導電層157aは、トランジスタ162のソース電極層またはドレイン電極層として機能する電極層153と接する導電層157bと同工程で作製されている。導電層157a及び導電層157b上には絶縁層135が設けられ、絶縁層135上にはトランジスタ162と他のトランジスタとを接続する配線159が設けられている。図12に、図11とは異なる構成の本実施の形態の半導体装置について示す。図12Aは、半導体装置の上面図、図12Bは半導体装置の断面図である。ここで、図12Bは、図12AのG1-G2における断面に相当する。なお、図12Aにおいては、図の明瞭化のため、図12Bに示す半導体装置の一部の構成要素を省略している。図12に示すメモリセルは、酸化物半導体層にチャネルが形成されるトランジスタ162と、容量素子254とを有する。なお、トランジスタ162の構成は図8に示すトランジスタ162と同様であるため、詳細な説明は省略する。図12ABにおいて、容量素子254は、導電層192、絶縁層193、導電層194で構成され、絶縁膜196中に形成されている。なお、絶縁層193は誘電率の高い絶縁材料を用いることが好ましい。容量素子254とトランジスタ162とは、絶縁層135、絶縁層150、及び絶縁層195に形成されたトランジスタ162の低抵抗領域144bに達する電極層142aを介して電気的に接続されている。酸化物半導体層144は、ゲート電極層148をマスクとして不純物元素を導入することで、ゲート電極層148と重畳しない領域において、自己整合的に低抵抗領域を形成する。ソース電極層またはドレイン電極層として機能する電極層142a及び電極層142bは、酸化物半導体層144の低抵抗領域と接しトランジスタ162のソース領域及びドレイン領域として機能するため、酸化物半導体層144とソース電極層及びドレイン電極層とのコンタクト抵抗は低減される。図11、図12に示すように、トランジスタ162、容量素子164を重畳するように密に積層して設けることで、より半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。このように、酸化物半導体以外の材料を用いたトランジスタ換言すると、十分な高速動作が可能なトランジスタを用いた周辺回路と、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタを用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。本実施の形態で示すトランジスタ162は、第1のゲート電極層のチャネル長方向の側面に接する第2のゲート電極層を有する。第2のゲート電極層は、ソース領域またはドレイン領域として機能する低抵抗領域と重畳し、Lov領域を形成するため、トランジスタのオン電流の低下を抑制することができる。上記のようなトランジスタは、オン特性が高く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図13乃至図16を用いて説明する。携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。通常のSRAMは、図13Aに示すように1つのメモリセルがトランジスタ801~806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100~150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。それに対して、DRAMはメモリセルが図13Bに示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F2前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力を低減することができる。図14に携帯機器のブロック図を示す。図14に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイスIF909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯機器を提供することができる。図15に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図15に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955及びメモリコントローラ951により構成されている。また、メモリ回路は、画像データ入力画像データからの信号線、メモリ952及びメモリ953に記憶されたデータ記憶画像データを読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。まず、ある画像データがアプリケーションプロセッサ図示しないによって、形成される入力画像データA。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ記憶画像データAは、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。入力画像データAに変更が無い場合、記憶画像データAは、通常30~60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。次に、例えばユーザーが画面を書き換える操作をしたときすなわち、入力画像データAに変更が有る場合、アプリケーションプロセッサは新たな画像データ入力画像データBを形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ記憶画像データBが記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。図16に電子書籍のブロック図を示す。図16はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。ここでは、図16のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路1007は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。メモリ回路1007は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ1004に、メモリ回路1007が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。本実施例では、本発明の一態様の半導体装置の作製方法を適用して導電膜を加工し、実施の形態1に示すゲート電極層のような構成の導電膜が形成されることを確認した。図17Aは、実施例試料1の断面STEM走査透過電子顕微鏡での観察写真であり、図17Bは、図17Aの断面模式図である。明瞭化のため、図17Bに、図1に示すトランジスタ420と同様の符号を付した。実施例試料1の作製方法について示す。初めに、シリコン基板上に膜厚300nmの酸化シリコン膜を形成した。酸化シリコン膜は、酸素酸素50sccm雰囲気下において、圧力0.4Pa、電源電力電源出力1.5kWを印加し、ガラス基板とターゲットとの間の距離を60mm、基板温度100°Cの条件によるスパッタリング法によって成膜した。酸化シリコン膜表面を研磨処理後、In:Ga:Zn=3:1:2原子数比の酸化物ターゲットを用いたスパッタリング法により、膜厚30nmのIGZO膜を形成した。成膜条件は、アルゴン及び酸素アルゴン:酸素=30sccm:15sccm混合雰囲気下、圧力0.4Pa、電源電力0.5kW、基板温度300°Cとした。次に、IGZO膜を、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法により、三塩化硼素及び塩素BCl3:Cl2=60sccm:20sccm雰囲気下、電源電力450W、バイアス電力100W、圧力1.9Paにおいてエッチングして島状に加工した。続いて、酸化シリコン膜及びIGZO膜上に第1の酸化窒化シリコン膜をCVD法によって20nmの膜厚で形成した。第1の酸化窒化シリコン膜上に、スパッタリング法により膜厚30nmの窒化タンタル膜を、アルゴン及び窒素Ar:N2=50sccm:10sccm混合雰囲気下、圧力0.6Pa、電源電力1kWにおいて成膜し、さらに、膜厚135nmの第1のタングステン膜をアルゴンAr=100sccm雰囲気下、圧力2.0Pa、電源電力4kWで成膜して、積層した。続いて、第1のタングステン膜をICPエッチング法により、塩素、四弗化炭素及び酸素Cl2:CF4:O2=45sccm:55sccm:55sccm雰囲気下、電源電力3kW、バイアス電力110W、圧力0.67Paにおいてエッチングし、窒化タンタル膜をICPエッチング法により、塩素Cl2=100sccm雰囲気下、電源電力1kW、バイアス電力60W、圧力0.2Paにおいてエッチングした。次に、スパッタリング法によって、第1のタングステン膜及び窒化タンタル膜を覆うように、第2のタングステン膜を30nmの膜厚で成膜した。成膜条件はアルゴンAr=50sccm雰囲気下において、圧力0.6Pa、電源電力1kWとした。次に、第2の窒化酸化シリコン膜をCVD法によって、150nm成膜した。続いて、第2の窒化酸化シリコン膜をICPエッチング法を用いて、トリフルオロメタン及びヘリウムCHF3:He=30sccm:120sccm混合雰囲気下、電源電力3kW、バイアス電力200W、圧力2.0Paでエッチングし、側壁絶縁層とした。続いて、側壁絶縁層をマスクとして第2のタングステン膜をICPエッチング法によって、塩素及び酸素Cl2:O2=45sccm:15sccm雰囲気下、電源電力500W、バイアス電力40W、圧力1.0Paでエッチングした。上記の方法を用いて作製した実施例試料1の断面STEM写真を図17Aに示す。また、図17Bに図17Aに示す断面STEM写真の模式図を示す。図17に示すように、実施の形態1に示すゲート電極層のような導電膜が形成されたことが確認できた。実施例試料1は、図1Aに示すゲート電極層401のように、側壁絶縁層の高さが、導電膜の高さよりも高い。また、実施例試料1の第1の酸化窒化シリコン膜は、図5Cに示すゲート絶縁層402と同様に、膜厚の異なる複数の領域を有している。第1の酸化窒化シリコン膜の膜厚を調べると、窒化タンタル膜と接する領域において膜厚が17.9nmであり、第2のタングステン膜と接する領域において膜厚が11.2nmであった。これは、窒化タングステン膜のエッチングを行った際に、第1の窒化酸化シリコン膜も一緒にエッチングされたことによる。本実施例では、実施例1とは異なる作製条件を用いて、実施の形態1に示すゲート電極層のような導電膜が形成できることを確認した。図18に本実施例で作製した実施例試料2のSTEM写真を示す。まず、実施例試料2の作製方法について示す。なお、実施例試料2は、実施例試料1と比較して、酸化シリコン膜及びIGZO膜を設けていない点と、第1のタングステン膜の成膜条件及びエッチング条件が異なっている。まず、シリコン基板を用意し、基板上に第1の窒化酸化シリコンをCVD法によって20nmの膜厚で成膜する。次に、膜厚30nmの窒化タンタル膜を、アルゴン及び窒素Ar:N2=50sccm:10sccm混合雰囲気下、圧力0.6Pa、電源電力1kWのスパッタリング法によって成膜し、その上に膜厚135nmの第1のタングステン膜を、アルゴンAr=100sccm雰囲気下、圧力2.0Pa、電源電力4kWによって成膜した。続いて、第1のタングステン膜をICPエッチング法により、塩素、四弗化炭素及び酸素Cl2:CF4:O2=45sccm:55sccm:55sccm混合雰囲気下、電源電力3kW、バイアス電力50W、圧力0.67Paにおいてエッチングした。続いて、窒化タンタル膜をICPエッチング法によって、塩素Cl2=100sccm雰囲気下、電源電力1kW、バイアス電力60W、圧力0.2Paでエッチングした。次に、スパッタリング法によって、第1のタングステン膜及び窒化タンタル膜を覆うように、第2のタングステン膜を30nmの膜厚で成膜した。成膜条件はアルゴンAr=50sccm雰囲気下において、圧力0.6Pa、電源電力1kWである。次に、第2の窒化酸化シリコン膜をCVD法によって、150nm成膜した。続いて、第2の窒化酸化シリコン膜をICPエッチング法を用いて、トリフルオロメタン及びヘリウムCHF3:He=30sccm:120sccm混合雰囲気下、電源電力3kW、バイアス電力200W、圧力2.0Paでエッチングし、側壁絶縁層を形成した。続いて、側壁絶縁層をマスクとしたICPエッチング法によって、第2のタングステン膜を四弗化炭素、塩素及び酸素CF4:Cl2:O2=50sccm:50sccm:20sccm混合雰囲気下、電源電力500W、バイアス電力10W、圧力1.6Paでエッチングした。上記の方法を用いて作製した実施例試料2の断面STEM写真を図18に示す。図18に示すように、実施の形態1に示すゲート電極層のような導電膜が形成されたことが確認できた。なお、図18には断面模式図は載せていないが、実施例試料2も、実施例試料1と同様に、第1のゲート電極層の側面に接して第2のゲート電極層が設けられる構成となっている。実施例試料2は図5Bに示すトランジスタ440と同様に、側壁絶縁層の高さが第1のタングステン膜及び第2のタングステン膜の高さよりも低い。また、第1の窒化酸化シリコン膜は、図5Cに示すように、膜厚の異なる複数の領域を有する。実施例試料2の第1の窒化酸化シリコン膜の膜厚を測定したところ、窒化タンタル膜と接する領域は膜厚が17.9nmであり、第2のタングステン膜と接する領域は膜厚が11.2nmであった。これは、窒化タンタル膜のエッチングの際にゲート絶縁層も一緒にエッチングされたためである。また、実施例試料2の第2の窒化酸化シリコン膜の側端部は第2のタングステン膜の側端部よりも窒化タンタル膜側にある。第2のタングステン膜は第2の窒化酸化シリコン膜をマスクとして、エッチングされている。しかし、エッチング時の回り込み等によって、図18に示す実施例試料2のように、第2の窒化酸化シリコン膜の側端部は第2のタングステン膜の側端部よりも窒化タンタル側にあり、側端部同士が厳密には一致していない。本発明の一態様の半導体装置のゲート電極層の形状としては、このような場合も含む。"