"複数のプロセッサエレメントと、上記複数のプロセッサエレメントを所定の動作周期で並列に動作させるための所定の制御信号を発生する制御手段とを備えたSIMDSingleInstructionstreamMultipleDatastream型プロセッサにおいて、上記SIMD型プロセッサは、上記制御信号を上記動作周期未満の所定の遅延時間だけ遅延させて遅延制御信号を発生する遅延手段と、上記SIMD型プロセッサと同一のプロセスで製造されたトランジスタのオン電流の測定値に基づいて、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記各プロセッサエレメントに出力する切換手段とを備えたことを特徴とするSIMD型プロセッサ。上記切換手段は、上記オン電流の測定値が所定のオン電流しきい値以上でありかつ上記トランジスタの動作速度の測定値が所定の動作速度しきい値以上であるとき、隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに上記制御信号を出力しかつ他方のプロセッサエレメントに上記遅延制御信号を出力する一方、上記オン電流の測定値が所定のオン電流しきい値未満でありかつ上記動作速度の測定値が所定の動作速度しきい値未満であるとき、全ての上記プロセッサエレメントに上記制御信号を出力することを特徴とする請求項1記載のSIMD型プロセッサ。上記SIMD型プロセッサは、上記各プロセッサエレメントに出力する上記制御信号及び上記遅延制御信号のうちのいずれか1つの制御信号を示す切換データをあらかじめ格納する不揮発性の記憶手段をさらに備え、上記切換手段は、上記記憶手段に格納された切換データに従って、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記各プロセッサエレメントに出力することを特徴とする請求項1又は2記載のSIMD型プロセッサ。複数のプロセッサエレメントと、上記複数のプロセッサエレメントを所定の動作周期で並列に動作させるための所定の制御信号を発生する制御手段とを備えたSIMD型プロセッサにおいて、上記SIMD型プロセッサは、上記制御信号を上記動作周期未満の所定の遅延時間だけ遅延させて遅延制御信号を発生する遅延手段と、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記各プロセッサエレメントに出力する切換手段とを備え、上記制御手段は、所定の命令の実行時に並列に動作するプロセッサエレメントを識別しし、当該識別されたプロセッサエレメントのうち隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに上記制御信号を出力しかつ他方のプロセッサエレメントに上記遅延制御信号を出力するように上記切換手段を制御することを特徴とするSIMD型プロセッサ。上記複数のプロセッサエレメントに対応して設けられ、かつ上記制御信号及び上記遅延制御信号のうちのいずれか1つの制御信号を示す条件フラグデータをそれぞれ格納し、当該格納された条件フラグデータを上記切換手段にそれぞれ出力する複数の条件フラグレジスタをさらに備え、上記切換手段は、上記各条件フラグレジスタに格納された条件フラグデータに基づいて、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記各プロセッサエレメントに出力することを特徴とする請求項4記載のSIMD型プロセッサ。複数のプロセッサエレメントと、上記複数のプロセッサエレメントを所定の動作周期で並列に動作させるための所定の制御信号を発生する制御手段とを備えたSIMD型プロセッサにおいて、上記SIMD型プロセッサは、上記制御信号を上記動作周期未満の所定の遅延時間だけ遅延させて遅延制御信号を発生する遅延手段を備え、上記各プロセッサエレメントは、所定のデータを格納して、所定の読出制御信号に応答して当該データを出力する記憶手段と、上記記憶手段に書き込まれたデータの読み出し時の消費電流を検出して、上記検出された消費電流が所定の消費電流しきい値以上であるか否かを示す検出信号を発生する消費電流検出手段と、所定の切換信号に従って、上記制御信号と上記遅延制御信号とのうちの1つを選択して、上記選択された信号を上記読出制御信号として、上記記憶手段に出力する切換手段と、処理対象の上記プロセッサエレメントに含まれる上記消費電流検出手段からの検出信号と、上記処理対象のプロセッサエレメントに隣接する2個のプロセッサエレメントに含まれる上記消費電流検出手段からの検出信号と、上記処理対象のプロセッサエレメントに隣接する1個のプロセッサエレメントに含まれる上記切換手段からの切換信号とに基づいて、3個以上の隣接するプロセッサエレメントにおいて上記検出された消費電流が上記消費電流しきい値以上であるとき、隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに含まれる上記記憶手段に上記制御信号が上記読出制御信号として出力されかつ他方のプロセッサエレメントに含まれる上記記憶手段に上記遅延制御信号が上記読出制御信号として出力されるように上記切換信号を発生する比較手段とを備えたことを特徴とするSIMD型プロセッサ。上記消費電流検出手段は、互いに並列に接続され、かつ上記記憶手段に書き込まれたデータの各ビットデータに従ってそれぞれオンオフされる少なくとも1つのトランジスタを備え、上記各トランジスタに流れるオン電流の総和を検出することにより、上記記憶手段に書き込まれたデータの読み出し時の消費電流を検出することを特徴とする請求項6記載のSIMD型プロセッサ。上記各プロセッサエレメントは、上記各記憶手段に対応して設けられた条件フラグレジスタをさらに備え、上記比較手段は、上記記憶手段への上記データの書き込み時に上記切換信号を発生して、上記条件フラグレジスタに上記切換信号に対応する条件フラグデータを格納し、上記切換手段は、上記記憶手段からの上記データの読み出し時に、上記切換信号に代えて、上記条件フラグレジスタに格納された条件フラグデータに従って、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記記憶手段に上記読出制御信号として出力することを特徴とする請求項6又は7記載のSIMD型プロセッサ。上記複数のプロセッサエレメントは、少なくとも2つグループに分割され、上記分割された各グループに含まれるプロセッサエレメントの上記比較手段は、当該各グループに含まれるプロセッサエレメントの上記消費電流検出手段からの上記検出信号と、当該各グループに含まれるプロセッサエレメントの上記比較手段からの上記切換信号に基づいて、上記切換信号を発生することを特徴とする請求項6乃至8のうちのいずれか1つに記載のSIMD型プロセッサ。しかしながら、特許文献1記載のSIMD型プロセッサによれば、制御タイミングを遅らせたグループに含まれるプロセッサエレメントの処理速度が遅くなり、動作速度が劣化するという問題が生じる。また、大規模なSIMD型プロセッサにおいては、プロセッサエレメントを小さいグループに分割できないため、ピーク電流が増大するという問題を解決できない。また、特許文献2記載のSIMD型プロセッサは、各プロセッサエレメントから共通のメモリにアクセスするためのメモリアクセス要求の実行時の実効性能の向上のために、各プロセッサエレメントにおいて1サイクルずつメモリアクセス要求実行サイクルをずらしたものである。したがって並列演算における制御タイミングは各プロセッサエレメントにおいて同一であり、ピーク電流が増大するという問題を解決できない本発明の目的は以上の問題点を解決し、消費電力の増加に伴って電源配線に生じる電圧降下以下、IRドロップという。と、電源ノイズとを抑制できるSIMD型プロセッサを提供することにある。第1の発明に係るSIMD型プロセッサは、複数のプロセッサエレメントと、上記複数のプロセッサエレメントを所定の動作周期で並列に動作させるための所定の制御信号を発生する制御手段とを備えたSIMD型プロセッサにおいて、上記SIMD型プロセッサは、上記制御信号を上記動作周期未満の所定の遅延時間だけ遅延させて遅延制御信号を発生する遅延手段と、上記SIMD型プロセッサと同一のプロセスで製造されたトランジスタのオン電流の測定値に基づいて、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記各プロセッサエレメントに出力する切換手段とを備えたことを特徴とするSIMD型プロセッサ。上記第1の発明に係るSIMD型プロセッサにおいて、上記切換手段は、上記オン電流の測定値が所定のオン電流しきい値以上でありかつ上記トランジスタの動作速度の測定値が所定の動作速度しきい値以上であるとき、隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに上記制御信号を出力しかつ他方のプロセッサエレメントに上記遅延制御信号を出力する一方、上記オン電流の測定値が所定のオン電流しきい値未満でありかつ上記動作速度の測定値が所定の動作速度しきい値未満であるとき、全ての上記プロセッサエレメントに上記制御信号を出力することを特徴とする。また、上記第1の発明に係るSIMD型プロセッサは、上記各プロセッサエレメントに出力する上記制御信号及び上記遅延制御信号のうちのいずれか1つの制御信号を示す切換データをあらかじめ格納する不揮発性の記憶手段をさらに備え、上記切換手段は、上記記憶手段に格納された切換データに従って、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記各プロセッサエレメントに出力することを特徴とする。第2の発明に係るSIMD型プロセッサは、複数のプロセッサエレメントと、上記複数のプロセッサエレメントを所定の動作周期で並列に動作させるための所定の制御信号を発生する制御手段とを備えたSIMD型プロセッサにおいて、上記SIMD型プロセッサは、上記制御信号を上記動作周期未満の所定の遅延時間だけ遅延させて遅延制御信号を発生する遅延手段と、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記各プロセッサエレメントに出力する切換手段とを備え、上記制御手段は、所定の命令の実行時に並列に動作するプロセッサエレメントを識別しし、当該識別されたプロセッサエレメントのうち隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに上記制御信号を出力しかつ他方のプロセッサエレメントに上記遅延制御信号を出力するように上記切換手段を制御することを特徴とする。上記第2の発明に係るSIMD型プロセッサにおいて、上記複数のプロセッサエレメントに対応して設けられ、かつ上記制御信号及び上記遅延制御信号のうちのいずれか1つの制御信号を示す条件フラグデータをそれぞれ格納し、当該格納された条件フラグデータを上記切換手段にそれぞれ出力する複数の条件フラグレジスタをさらに備え、上記切換手段は、上記各条件フラグレジスタに格納された条件フラグデータに基づいて、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記各プロセッサエレメントに出力することを特徴とする。第3の発明に係るSIMD型プロセッサは、複数のプロセッサエレメントと、上記複数のプロセッサエレメントを所定の動作周期で並列に動作させるための所定の制御信号を発生する制御手段とを備えたSIMD型プロセッサにおいて、上記SIMD型プロセッサは、上記制御信号を上記動作周期未満の所定の遅延時間だけ遅延させて遅延制御信号を発生する遅延手段を備え、上記各プロセッサエレメントは、所定のデータを格納して、所定の読出制御信号に応答して当該データを出力する記憶手段と、上記記憶手段に書き込まれたデータの読み出し時の消費電流を検出して、上記検出された消費電流が所定の消費電流しきい値以上であるか否かを示す検出信号を発生する消費電流検出手段と、所定の切換信号に従って、上記制御信号と上記遅延制御信号とのうちの1つを選択して、上記選択された信号を上記読出制御信号として、上記記憶手段に出力する切換手段と、処理対象の上記プロセッサエレメントに含まれる上記消費電流検出手段からの検出信号と、上記処理対象のプロセッサエレメントに隣接する2個のプロセッサエレメントに含まれる上記消費電流検出手段からの検出信号と、上記処理対象のプロセッサエレメントに隣接する1個のプロセッサエレメントに含まれる上記切換手段からの切換信号とに基づいて、3個以上の隣接するプロセッサエレメントにおいて上記検出された消費電流が上記消費電流しきい値以上であるとき、隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに含まれる上記記憶手段に上記制御信号が上記読出制御信号として出力されかつ他方のプロセッサエレメントに含まれる上記記憶手段に上記遅延制御信号が上記読出制御信号として出力されるように上記切換信号を発生する比較手段とを備えたことを特徴とする。上記第3の発明に係るSIMD型プロセッサにおいて、上記消費電流検出手段は、互いに並列に接続され、かつ上記記憶手段に書き込まれたデータの各ビットデータに従ってそれぞれオンオフされる少なくとも1つのトランジスタを備え、上記各トランジスタに流れるオン電流の総和を検出することにより、上記記憶手段に書き込まれたデータの読み出し時の消費電流を検出することを特徴とする。また、上記第3の発明に係るSIMD型プロセッサにおいて、上記各プロセッサエレメントは、上記各記憶手段に対応して設けられた条件フラグレジスタをさらに備え、上記比較手段は、上記記憶手段への上記データの書き込み時に上記切換信号を発生して、上記条件フラグレジスタに上記切換信号に対応する条件フラグデータを格納し、上記切換手段は、上記記憶手段からの上記データの読み出し時に、上記切換信号に代えて、上記条件フラグレジスタに格納された条件フラグデータに従って、上記制御信号と上記遅延制御信号とのうちの1つを選択して上記記憶手段に上記読出制御信号として出力することを特徴とする。さらに、上記第3の発明に係るSIMD型プロセッサにおいて、上記複数のプロセッサエレメントは、少なくとも2つグループに分割され、上記分割された各グループに含まれるプロセッサエレメントの上記比較手段は、当該各グループに含まれるプロセッサエレメントの上記消費電流検出手段からの上記検出信号と、当該各グループに含まれるプロセッサエレメントの上記比較手段からの上記切換信号に基づいて、上記切換信号を発生することを特徴とする。第1乃至第3の発明に係るSIMD型プロセッサによれば、各プロセッサエレメント毎に、制御信号及び上記制御信号を動作周期未満の所定の遅延時間だけ遅延させた遅延制御信号のうちのいずれか1つに従って動作するように制御するので、全プロセッサエレメントが同時に動作せず、複数プロセッサエレメントが同時に動作することに起因するピーク電流の増加を抑制できる。このため、過大なピーク電流を防止できる。その結果、消費電力の増加に伴うIRドロップ及び電源ノイズを従来技術に比較して小さくでき、過大な動作マージンをSIMD型プロセッサに付加する必要がなくなるため、動作性能を向上できる。また、過剰な消費電流が発生する可能性があるときにのみ遅延制御信号が選択されるので、動作速度を落とすことなく電源ノイズなどによる誤動作を防止できる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。第1の実施形態.図1は、本発明の第1の実施形態に係るSIMD型プロセッサ100の構成を示すブロック図である。図1において、SIMD型プロセッサ100は、グローバルプロセッサ1と、複数N1個のプロセッサエレメントPE0,PE1,...,PENと、遅延回路11-0~11-16と、マルチプレクサ12-0~12-16と、ヒューズ素子13と、テスト用素子14とを備えて構成される。ここで、グローバルプロセッサ1は、SISDタイプのプロセッサであり、SIMD型マイクロプロセッサ100の全体の動作、ならびにプロセッサエレメントPE0~PENの各動作を制御する。また、各プロセッサエレメントPEnn=0,1,...,Nは、記憶回路3と、ALU2と、データ線4とを備えて構成される。さらに、各プロセッサエレメントPEnn=0,1,...,Nの記憶回路3は、それぞれデータ線4に接続された8ビットのレジスタR0~R15を備えて構成される。ここで、各プロセッサエレメントPEnn=0,1,...,Nの各レジスタR0~R15は、それぞれ図12の従来技術に係るレジスタR0と同様に構成される。また、各プロセッサエレメントPEnn=0,1,...,Nにはプロセッサエレメント番号nに対応する固有のアドレスnが割り当てられている。詳細後述するように、SIMD型プロセッサ100は、制御信号Sa-mm=0,1,...,16を、所定の動作周期未満の所定の遅延時間だけそれぞれ遅延させて遅延制御信号Sb-mをそれぞれ発生する遅延回路11-mと、SIMD型プロセッサ100と同一のプロセスで製造されたトランジスタであるテスト用素子14のオン電流の測定値及び動作速度の測定値に基づいて、制御信号Sa-mと遅延制御信号Sb-mとのうちの1つをそれぞれ選択して各プロセッサエレメントPE1,PE3,...に出力するマルチプレクサ12-mとを備えたことを特徴としている。また、各マルチプレクサ12-mm=0,1,...,16は、オン電流の測定値が所定のオン電流しきい値以上でありかつ動作速度の測定値が所定の動作速度しきい値以上であるとき、隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに制御信号Sa-mを出力しかつ他方のプロセッサエレメントに遅延制御信号Sb-mを出力する一方、オン電流の測定値が所定のオン電流しきい値未満でありかつ動作速度の測定値が所定の動作速度しきい値未満であるとき、各プロセッサエレメントPE1,PE3,...に制御信号Sa-mを出力することを特徴とする。図1において、グローバルプロセッサ1は、所定の命令に基づいて、図12の書込制御クロックWCK、反転書込制御クロック/WCK及び読出制御クロックRCKをそれぞれ含む制御信号Sa-0,Sa-1,...,Sa-15を発生する。なお、グローバルプロセッサ1は、プロセッサエレメントPE0~PENの所定の動作周期毎に、各プロセッサエレメントPE0~PENのレジスタR0~R15のうちの1つ又はALU2を並列に動作させるように、制御信号Sa-0,Sa-1,...,Sa-15を発生する。そして、偶数番目の制御信号Sa-pp=0,2,4,...,14は、遅延回路11-pと、マルチプレクサ12-pと、偶数番目のプロセッサエレメントPEnn=0,2,...の各レジスタRpに出力される。また、奇数番目の制御信号Sa-qq=1,3,...,15は、遅延回路11-qと、マルチプレクサ11-qと、奇数番目のプロセッサエレメントPEnn=1,3,...の各レジスタRqに出力される。さらに、制御信号Sa-16は、遅延回路11-16と、マルチプレクサ12-16と、偶数番目のプロセッサエレメントPEnn=0,2,...の各ALU2に出力される。図1において、各遅延回路11-mm=0,1,...,16はそれぞれ、入力される制御信号Sa-mを所定の遅延時間だけ遅延させて、遅延後の遅延制御信号Sb-mを、マルチプレクサ12-mに出力する。さらに、各マルチプレクサ12-mm=0,1,...,16は、ヒューズ素子13からの、制御信号Sa-m及び遅延制御信号Sb-mのうちのいずれか1つの制御信号を示す切換信号S13に応答して、制御信号Sa-m又は遅延制御信号Sb-mを選択し、選択された制御信号Sa-m又は遅延制御信号Sb-mを奇数番目のプロセッサエレメントPEnn=1,3,...のレジスタRmに出力する。また、図1において、テスト用素子14は、SIMD型プロセッサ100と同一のプロセスで製造されたトランジスタである。ここで、テスト用素子14の電流特性及び動作速度は、プロセスバラツキ製造バラツキに起因してばらついている。SIMD型プロセッサ100の出荷前のテストにおいて、テスト用素子14の電流特性例えば、オン電流である。及び動作速度が測定され、測定結果に基づいて、マルチプレクサ12-0~12-16において選択される制御信号Sa-0~Sa-16又は遅延制御信号Sb-1~Sb-16に対応する切換データが格納される。具体的には、テスト用素子14のオン電流の測定値が所定のオン電流しきい値未満でありかつ動作速度の測定値が所定の動作速度しきい値未満であるとき、制御信号Sa-0~Sa-16に対応する切換データがヒューズ素子13に格納される一方、テスト用素子14のオン電流の測定値が所定のオン電流しきい値以上でありかつ動作速度の測定値が所定の動作速度しきい値以上であるとき、遅延制御信号Sb-0~Sb-16に対応する切換データがヒューズ素子13に格納される。ヒューズ素子13は、格納された切換データを含む切換信号S13をマルチプレクサ12-0~12-16に出力する。図1において、各遅延回路11-0~11-16における遅延時間は互いに同一であり、プロセッサエレメントPE0~PENの所定の動作周期未満の遅延時間に設定されている。また、切換信号S13は、テスト用素子14のオン電流が所定のオン電流しきい値以上でありかつ動作速度が所定の動作速度しきい値以上であるときに、マルチプレクサ12-0~12-16が遅延制御信号Sb-0~Sb-16を選択するように発生される。図1のSIMD型プロセッサ100において、テスト用素子14のオン電流が所定のオン電流しきい値未満でありかつ動作速度が所定の動作速度しきい値未満であるとき、マルチプレクサ12-0~12-16は、切換信号S13に応答して、制御信号Sa-0~Sa-16を選択する。従って、全てのプロセッサエレメントPE0~PENPは、制御信号Sa-0~Sa-16に従って、同一の制御タイミングで動作する。一方、テスト用素子14のオン電流が所定のオン電流しきい値以上でありかつ動作速度が所定の動作速度しきい値以上であるとき、マルチプレクサ12-0~12-16は、切換信号S13に応答して、遅延制御信号Sb-0~Sb-16を選択する。従って、偶数番目のプロセッサエレメントPEnn=0,2,4,...は制御信号Sa-0~Sa-16に従って動作する一方、奇数番目のプロセッサエレメントPEnn=1,3,5,...は遅延制御信号Sb-0~Sb-16に従って動作する。トランジスタであるテスト用素子14のオン電流が所定のオン電流しきい値以上であれば、オン電流が所定のオン電流しきい値未満であるときよりも、SIMD型プロセッサ100の動作時により多くの消費電流が流れることが予想される。このため、SIMD型プロセッサ100がプロセッサエレメントPE0~PENを同時に動作させると、当該動作時に瞬時に大電流が生じることとなってしまう。ここで、テスト用素子14のオン電流が所定のオン電流しきい値以上であるということは、SIMD型プロセッサ100の動作速度には余裕があるということを表している。つまり、所定の動作周期の範囲内でSIMD型プロセッサ1の制御タイミングを遅らせることができるということである。本実施の形態によれば、テスト用素子14のオン電流が所定のオン電流しきい値以上でありかつ動作速度が所定の動作速度しきい値以上であるとき、偶数番目のプロセッサエレメントPEnn=0,2,4,...と、奇数番目のプロセッサエレメントPEnn=1,3,5,...とを異なる制御タイミングで動作させるので、全てのプロセッサエレメントPEnn=0,1,...,Nを同一の制御タイミングで動作させる場合に比較して、電流の集中を避けることができる。また、SIMD型プロセッサ100の動作速度に余裕がなく、テスト用素子14のオン電流が所定のオン電流しきい値未満でありかつ動作速度が所定の動作速度しきい値未満であるときは、従来技術に係るSIMD型プロセッサ100Pと同様に、全てのプロセッサエレメントPEnn=0,1,...Nを同一の制御タイミングで動作させるが各プロセッサエレメントPEnn=0,1,...Nの動作電流が比較的少ないので、消費電流の増大に伴う電源ノイズ及びIRドロップは発生しない。以上説明したように、本実施形態によれば、テスト用素子14のオン電流が所定のオン電流しきい値以上でありかつ動作速度が所定の動作速度しきい値以上であるとき、奇数番目のプロセッサエレメントPEnn=1,3,5,...の制御タイミングを、偶数番目のプロセッサエレメントPEnn=0,2,4,...の制御タイミングよりも所定の遅延時間だけ遅延させるので、全てのプロセッサエレメントPEnn=0,1,...,Nが同時に動作することによる過大なピーク電流を防止できる。その結果、従来技術に比較して、電源ノイズ及びIRドロップを小さくすることができ、過大な動作マージンを付加する必要がなくなるため、動作性能を向上させることができる。また、テスト用素子14のオン電流が所定のオン電流しきい値未満でありかつ動作速度が所定の動作速度しきい値未満であるときは、従来技術に係るSIMD型プロセッサ100Pと同様に、全てのプロセッサエレメントPEnn=0,1,...Nを同一の制御タイミングで動作させるので、動作速度を落とすことなく電源ノイズなどによる誤動作を防止できる。なお、本実施形態において切換信号S13を発生するためにヒューズ素子13を用いたが、本発明はこれに限られず、奇数番目のプロセッサエレメントPE1,PE3,...に出力する制御信号Sa-0~Sa-16及び遅延制御信号Sb-0~Sb-16のうちのいずれか1つの制御信号を示す条件フラグデータを予め格納する条件フラグレジスタなどの、不揮発性の記憶素子を用いてもよい。また、本実施形態において、マルチプレクサ12-0~12-16は、テスト用素子14のオン電流の測定値及び動作速度の測定値に基づいて、制御信号Sa-0~Sa-16と遅延制御信号Sb-0~Sb-16とのうちの一方を選択して出力したが、本発明はこれに限られない。マルチプレクサ12-0~12-16は、テスト用素子14のオン電流の測定値に基づいて、制御信号Sa-0~Sa-16と遅延制御信号Sb-0~Sb-16とのうちの一方を選択して出力してもよい。この場合、各マルチプレクサ12-mm=0,1,...,16は、オン電流の測定値が所定のオン電流しきい値以上であるとき、隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに制御信号Sa-mを出力しかつ他方のプロセッサエレメントに遅延制御信号Sb-mを出力する一方、オン電流の測定値が所定のオン電流しきい値未満であるとき、各プロセッサエレメントPE1,PE3,...に制御信号Sa-mを出力する。第2の実施形態.図2は、本発明の第2の実施形態に係るSIMD型プロセッサ100Aの構成を示すブロック図である。図2において、本実施の形態に係るSIMD型プロセッサ100Aは、グローバルプロセッサ1Aと、プロセッサエレメントPE0A~PENAと、遅延回路11-0~11-16と、セレクタ15とを備えて構成される。また、各プロセッサエレメントPEnAn=0,1,...,Nは、記憶回路3Aと、ALU2と、データ線4と、マルチプレクサ12-16とを備えて構成される。さらに、各プロセッサエレメントPEnAn=0,1,...,Nの記憶回路3Aは、それぞれデータ線4に接続された8ビットのレジスタR0~R15と、レジスタR0~R15に対応して設けられたマルチプレクサ12-0~12-15とを備えて構成される。図2において、グローバルプロセッサ1Aは、所定の命令に基づいて、第1の実施形態に係るグローバルプロセッサ1と同様に、制御信号Sa-0,Sa-1,...,Sa-15を発生する。そして、各制御信号Sa-mm=0,1,...,15は、全てのプロセッサエレメントPE0A~PENAのマルチプレクサ12-mに出力される。また、制御信号Sa-16は、全てのプロセッサエレメントPE0A~PENAのALU2に出力される。各遅延回路11-mm=0,1,...,16は、入力される制御信号Sa-mを所定の遅延時間だけ第1の実施形態と同様に遅延させて、遅延後の遅延制御信号Sb-mを、全てのプロセッサエレメントPE0A~PENAのマルチプレクサ12-mに出力する。また、図2において、グローバルプロセッサ1Aは、各プロセッサエレメントPEnAn=0,1,...,Nにおいて制御信号Sa-0~Sa-16及び遅延制御信号Sb-0~Sb-16のうちのいずれの制御信号を選択するかを指示するセレクタ制御信号S1Aを発生して、セレクタ15に出力する。これに応答して、セレクタ15はプロセッサエレメントPEnAn=0,1,...,N毎に、制御信号Sa-0~Sa-16及び遅延制御信号Sb-0~Sb-16のうちのいずれの制御信号を選択するかを指示する切換信号S15-nn=0,1,...,Nを発生して、各プロセッサエレメントPEnAのマルチプレクサ12-0~12-16に出力する。各プロセッサエレメントPEnAn=0,1,...,Nにおいて、マルチプレクサ12-0~12-16は、入力される切換信号S15-nに応答して、制御信号Sa-0~Sa-16又は遅延制御信号Sb-0~Sb-16を選択して、レジスタR0~R15及びALU2にそれぞれ出力する。次に、セレクタ制御信号S1Aの発生方法を説明する。SIMD型プロセッサ100Aの出荷前に、各プロセッサPE0A~PENAの近傍にそれぞれ設けられたテスト用トランジスタのオン電流が測定され、当該測定結果はグローバルプロセッサ1A内の不揮発性の記憶装置に格納される。なお、これらのオン電流の測定結果は、各プロセッサPE0A~PENAの消費電流に対応している。グローバルプロセッサ1Aは、上述した各テスト用トランジスタのオン電流の測定値に基づいて、所定のオン電流しきい値未満のテスト用トランジスタに対応するプロセッサエレメントが制御信号Sa-0~Sa-16に従って動作する一方、所定のオン電流しきい値以上のテスト用トランジスタに対応するプロセッサエレメントが、遅延制御信号Sb-0~Sb-16に従って動作するように、セレクタ制御信号S1Aを発生する。従って、SIMD型プロセッサ100Aのうち、動作電流が大きくなる可能性がある領域では遅延制御信号Sb-0~Sb-16を用いて同時動作を防ぎ、動作電流が大きくなる可能性がある領域では制御信号Sa-0~Sa-16を用いて全プロセッサエレメントが同時に動作を開始するように制御できる。オン電流が大きく、動作電流が大きくなる可能性がある領域は、トランジスタが高速に動作するように仕上がっている領域であり、制御タイミングを部分的に遅らせてもSIMD型プロセッサ100の動作には支障ない。以上説明したようにセレクタ制御信号S1Aを発生することは、領域毎にシステマティックなプロセスバラツキがある場合に有効である。消費電流が大きいプロセッサエレメントが1つだけ存在する場合は、周囲の電源ラインからの電源供給があるため、電源ノイズ及びIRドロップの問題は比較的小さいと考えられる。しかしながら、隣接するプロセッサエレメントの消費電流がいずれも多い場合、これらのプロセッサエレメントが同時に動作すると、これらのプロセッサエレメントを含む領域において、他の領域に比較して非常に大きな消費電流が流れてしまう。従って、隣接するプロセッサエレメントに対応するテスト用トランジスタのオン電流の測定値が全て所定のオン電流しきい値以上であるときは、これらのプロセッサエレメントの制御タイミングを交互に遅らせるように、セレクタ制御信号S1Aを発生すればよい。これにより、電流集中は緩和され、ピーク電流を減らすことができる。測定したオン電流の値が所定のオン電流しきい値未満の場合、プロセッサエレメントの同時動作による消費電流の増加の影響は比較的小さいと考えられ、遅延制御信号Sb-0~Sb-16を用いない。また、オン電流の値が所定のオン電流しきい値未満であるということは、動作速度が遅いということを意味しており、制御タイミングを遅らせない方がよいと言える。一方、測定したオン電流の値が所定のオン電流しきい値以上であることは、動作速度が速いと言うことを意味しており、制御タイミングを遅らせてもSIMD型プロセッサ100Aの動作に問題は生じない。以上説明したように、本実施形態によれば、プロセッサエレメントPE0A~PENA毎に制御信号Sa-0~Sa-16又は遅延制御信号Sb-0~Sb-16を選択できる。特に、隣接する各2個のプロセッサエレメントが同時に動作しないように、プロセッサエレメントPE0A~PENA毎に制御信号Sa-0~Sa-16又は遅延制御信号Sb-0~Sb-16を選択することにより、全てのプロセッサエレメントPEnAn=0,1,...,Nが同時に動作することによる過大なピーク電流を防止できる。その結果、従来技術に比較して、電源ノイズ及びIRドロップを小さくすることができ、過大な動作マージンを付加する必要がなくなるため、動作性能を向上させることができる。なお、本実施形態において、制御信号Sa-0~Sa-16に対応する制御タイミングと、遅延制御信号Sb-0~Sb-16に対応する制御タイミングとの2種類の制御タイミングを用いたが、本発明はこれに限られず、プロセッサエレメントPE0A~PENAの所定の動作周期内の3種類以上の異なる制御タイミングを用いてもよい。第3の実施形態.図3は、本発明の第3の実施形態に係るSIMD型プロセッサ100Bの構成を示すブロック図である。図3において、本実施の形態に係るSIMD型プロセッサ100Bは、グローバルプロセッサ1Bと、プロセッサエレメントPE0B~PENB図3には、図面の簡略化のためにプロセッサエレメントPE0B及びPE1Bのみを示す。と、遅延回路11-0~11-16とを備えて構成される。また、各プロセッサエレメントPEnBn=0,1,...,Nは、記憶回路3Bと、ALU2と、データ線4と、マルチプレクサ12-16と、デコーダ16-16とを備えて構成される。さらに、各プロセッサエレメントPEnBn=0,1,...,Nの記憶回路3Bは、それぞれデータ線4に接続された8ビットのレジスタR0~R15と、レジスタR0~R15に対応して設けられたマルチプレクサ12-0~12-15と、レジスタR0~R15に対応して設けられたデコーダ16-0~16-15とを備えて構成される。また、各プロセッサエレメントPEnBn=0,1,...,Nにはプロセッサエレメント番号nに対応する固有のアドレスnが割り当てられている。詳細後述するように、本実施形態に係るSIMD型プロセッサ100Bは、制御信号Sa-mm=0,1,...,16をそれぞれ動作周期未満の所定の遅延時間だけ遅延させて遅延制御信号Sb-mを発生する遅延回路11-mと、制御信号Sa-mと遅延制御信号Sb-mとのうちの1つをそれぞれ選択して各プロセッサエレメントPE0B~PE0Nに出力するマルチプレクサ12-mとを備え、グローバルプロセッサ1Bは、所定の命令の実行時に並列に動作するプロセッサエレメントを識別しし、当該識別されたプロセッサエレメントのうち隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに制御信号Sa-mm=0,1,...,16を出力しかつ他方のプロセッサエレメントに遅延制御信号Sb-mを出力するように各プロセッサエレメントPE0B~PENBの各マルチプレクサ12-mを制御することを特徴としている。図3において、グローバルプロセッサ1Bは、所定の命令に基づいて、プロセッサエレメントPE0B~PENBのうち当該命令の実行時に同時に活性化される並列動作するプロセッサエレメントを識別し、識別されたプロセッサエレメントのアドレスを含むアドレス信号と、図12の書込制御クロックWCK、反転書込制御クロック/WCK及び読出制御クロックRCKとをそれぞれ含む制御信号Sa-0,Sa-1,...,Sa-15を発生する。そして、各制御信号Sa-mm=0,1,...,15は、全てのプロセッサエレメントPE0B~PENBのマルチプレクサ12-m及び遅延回路11-mに出力される。また、制御信号Sa-16は、全てのプロセッサエレメントPE0B~PENBのALU2に出力される。各遅延回路11-mm=0,1,...,15は、第1の実施形態と同様に、入力される制御信号Sa-mを所定の遅延時間だけ遅延させて、遅延後の遅延制御信号Sb-mを、全てのプロセッサエレメントPE0B~PENBのマルチプレクサ12-mに出力する。グローバルプロセッサ1Bは、命令の実行時に並列動作するプロセッサエレメントにおいて、隣接する各2個のプロセッサエレメントの制御タイミングが異なるように、各プロセッサエレメントに出力する制御信号Sa-0~Sa-16及び遅延制御信号Sb-0~Sb-16のうちの1つの制御信号のデータを含むデコーダ制御信号S1Bを発生し、全てのプロセッサエレメントPE0B~PENBのデコーダ16-0~16-16に出力する。各プロセッサエレメントPR0B~PENBにおいて、デコーダ16-mm=0,1,...,16は、入力されるデコーダ制御信号S1Bに基づいて、マルチプレクサ12-mに出力する制御信号Sa-m及び遅延制御信号Sb-mのうちのいずれか1つの制御信号を示す切換信号S16-mを発生して、マルチプレクサ12-mに出力する。これに応答して、各プロセッサエレメントPR0B~PENBにおいて、マルチプレクサ12-mm=0,1,...,15は、制御信号Sa-m又は遅延制御信号Sb-mを選択してレジスタRmに出力する。マルチプレクサ12-mm=0,1,...,15と同様に、マルチプレクサ12-16は、制御信号Sa-16又は遅延制御信号Sb-16を選択してALU2に出力する。レジスジスタRmm=0,1,...,15のアドレスが、入力される制御信号Sa-m又は遅延制御信号Sb-mに含まれるアドレス信号に含まれるアドレスと一致しているとき、当該レジスタRmへのデータの書き込み又は当該レジスタRmからのデータの読み出しが行われる。本実施形態に係るSIMD型プロセッサ100Bは、第2の実施形態と同様の効果を奏する。さらに、本実施形態に係るSIMD型プロセッサ100Bによれば、命令を実行する毎に、各プロセッサエレメントPR0B~PENBの制御タイミングを動的に切り換えることができる。第4の実施形態.図4は、本発明の第4の実施形態に係るSIMD型プロセッサ100Cの構成を示すブロック図である。図4において、本実施の形態に係るSIMD型プロセッサ100Cは、グローバルプロセッサ1Cと、プロセッサエレメントPE0C~PENC図4には、図面の簡略化のためにプロセッサエレメントPE0C及びPE1Cのみを示す。と、遅延回路11-0~11-16とを備えて構成される。また、各プロセッサエレメントPEnCn=0,1,...,Nは、記憶回路3Cと、ALU2と、データ線4と、条件フラグデータ線4Fと、マルチプレクサ12-16と、ALU2に対応して設けられた条件フラグレジスタF16とを備えて構成される。さらに、各プロセッサエレメントPEnCn=0,1,...,Nの記憶回路3Cは、それぞれデータ線4に接続された8ビットのレジスタR0~R15と、レジスタR0~R15に対応して設けられたマルチプレクサ12-0~12-15と、レジスタR0~R15に対応して設けられた条件フラグレジスタF0~F15とを備えて構成される。また、各プロセッサエレメントPEnCn=0,1,...,Nにはプロセッサエレメント番号nに対応する固有のアドレスnが割り当てられている。本実施形態に係るSIMD型プロセッサ100Cは、プロセッサエレメントPE0C~PENCに対応して設けられ、制御信号Sa-mm=0,1,...,16及び遅延制御信号Sb-mのうちのいずれか1つの制御信号を示す条件フラグデータをそれぞれ格納し、当該格納された条件フラグデータをマルチプレクサ12-mにそれぞれ出力する条件フラグレジスタFmをさらに備え、マルチプレクサ12-mは、条件フラグレジスタFmに格納された条件フラグデータに基づいて、制御信号Sa-mと遅延制御信号Sb-mとのうちの1つを選択してレジスタRmに出力し、グローバルプロセッサ1Cは、所定の命令の実行時に並列に動作するプロセッサエレメントのうち隣接する各2個のプロセッサエレメントのうちの一方のプロセッサエレメントに制御信号Sa-mが出力されかつ他方のプロセッサエレメントに遅延制御信号Sb-mが出力されるように、各条件フラグレジスタFmに条件フラグデータを格納することを特徴としている。図4において、グローバルプロセッサ1Cは、所定の命令に基づいて、プロセッサエレメントPE0C~PENCのうち当該命令の実行時に並列に動作する活性化されるプロセッサエレメントを識別し、識別されたプロセッサエレメントのアドレスを含むアドレス信号と、図12の書込制御クロックWCK、反転書込制御クロック/WCK及び読出制御クロックRCKとをそれぞれ含む制御信号Sa-0,Sa-1,...,Sa-15を発生する。そして、各制御信号Sa-mm=0,1,...,15は、全てのプロセッサエレメントPE0C~PENCのマルチプレクサ12-m及び遅延回路11-mに出力される。また、制御信号Sa-16は、全てのプロセッサエレメントPE0C~PENCのALU2に出力される。各遅延回路11-mm=0,1,...,15は、第1の実施形態と同様に、入力される制御信号Sa-mを所定の遅延時間だけ遅延させて、遅延後の遅延制御信号Sb-mを、全てのプロセッサエレメントPE0C~PENCのマルチプレクサ12-mに出力する。また、図4において、グローバルプロセッサ1Cは、命令の実行前に、命令の実行時に並列に動作するプロセッサエレメントにおいて、隣接するプロセッサエレメントの制御タイミングが異なるように、プロセッサエレメント毎に選択される制御信号Sa-0~Sa-16及び遅延制御信号Sb-0~Sb-16のうちのいずれか1つの制御信号を表すデータを、フラグデータとしてプロセッサエレメントPE0C~PENCのフラグレジスタF0~F16に格納するように、プロセッサエレメントPE0C~PENCのALU2を制御する。各プロセッサエレメントPE0C~PENCにおいて、マルチプレクサ12-mm=0,1,...,16は、条件フラグレジスタFmに格納された上限フラグデータに応じて、制御信号Sa-m又は遅延制御信号Sb-mを選択してレジスタRmに出力する。レジスタRmm=0,1,...,15のアドレスが入力される制御信号Sa-m又は遅延制御信号Sb-mに含まれるアドレス信号に含まれるアドレスと一致しているとき、当該レジスタRmへのデータの書き込み又は当該レジスタRmからのデータの読み出しが行われる。例えば、プロセッサエレメントPE0C~PENCのレジスタR0が選択されたときに、プロセッサエレメントPE0Cを制御信号Sa-0に従って動作させ、かつプロセッサエレメントPE1Cを制御信号Sb-0に従って動作させるときは、グローバルプロセッサ1Cは、予め所定の命令を実行することにより、プロセッサエレメントPE0Cの条件フラグレジスタF0に条件フラグデータ0を格納し、プロセッサエレメントPE1Cの条件フラグレジスタE0に条件フラグデータ1を格納しておく。この後に、レジスタR0の読出信号を含む制御信号Sa-0が発生されると、プロセッサエレメントPE0Cのマルチプレクサ12-0から制御信号Sa-0が出力される一方、プロセッサエレメントPE1Cのマルチプレクサ12-0から制御信号Sb-0が出力されるので、プロセッサエレメントPE0CのレジスタR0と、プロセッサエレメントPE1CのレジスタR0とは異なる制御タイミングで読み出される。本実施形態に係るSIMD型プロセッサ100Cは、第3の実施形態に係るSIMD型プロセッサ100Bと同様の効果を奏する。第5の実施形態.図5は、本発明の第5の実施形態に係るSIMD型プロセッサ100Dの構成を示すブロック図である。また、図6は、図5の各プロセッサエレメントPEnDn=0,1,...,Nの消費電流検出回路21-0の回路図であり、図7は、図5の各プロセッサエレメントPEnDn=0,1,...,Nの比較回路22-0の回路図である。図5において、SIMD型プロセッサ100Dは、グローバルプロセッサ1Dと、プロセッサエレメントPE0D~PEND図5には、図面の簡略化のためにプロセッサエレメントPE0D及びPE1Dのみを示す。と、遅延回路11-0~11-16とを備えて構成される。各プロセッサエレメントPEnDn=0,1,...,Nは、第3の実施形態に係るプロセッサエレメントPE0B図3参照。に比較して、レジスタRmm=0,1,...,15に対応して、マルチプレクサ12-mと、消費電流検出回路21-mと、比較回路22-mとを設け、ALU2に対応して、マルチプレクサ12-16と、消費電流検出回路21-16と、比較回路22-16とを設けた点が異なる。なお、図5には、図面の簡略化のためにプロセッサエレメントPE0D及びPE1Dの各記憶回路3Dのみを示す。さらに、各記憶回路3Dにおいて、レジスタR0に対応して設けられた遅延回路11-0、マルチプレクサ12-0、消費電流検出回路21-0、及び比較回路22-0のみを示す。図6において、プロセッサエレメントPEnDの消費電流検出回路21-0は、NMOSトランジスタQ0~Q7と、NMOSトランジスタQcと、抵抗Rと、インバータINVとを備えて構成される。NMOSトランジスタQ0~Q7の各ゲートには、レジスタR0に格納された8ビットのデータの各ビットデータD0~D7がそれぞれ出力される。また、NMOSトランジスタQ0~Q7のソースはNMOSトランジスタQcを介して接地される。さらに、NMOSトランジスタQ0~Q7のゲートは抵抗Rを介して電源電圧Vddに接続されるとともに、インバータINVの反転入力端子に接続される。インバータINVからの出力信号は、消費電流検出信号DFnとして比較回路22-0に出力される。また、NMOSトランジスタQcのゲートには、グローバルプロセッサ1Dから所定のクロック信号CLKが出力される。グローバルプロセッサ1Dは、消費電流検出回路21-0を動作させるとき、ローレベルのクロック信号CLKを発生する。図6において、クロック信号CLKの電圧レベルがローレベルであるとき、NMOSトランジスタQ0~Q7のうち、データ値1を有するビットデータD0~D7に対応するNMOSトランジスタがオンしてディスチャージ電流が流れる。この結果、インバータINVの入力端子の電位は、オンしたNMOSトランジスタの個数と、オンしたNMOSトランジスタの各オン抵抗値とに応じた電位になる。ここで、NMOSトランジスタQ0~Q7のオン抵抗値はプロセスバラツキに起因してばらつくので、インバータINVの入力端子の電位は、データ値1を有するビットデータの個数とプロセスバタツキとに依存する。インバータINVのしきい値は、プロセッサエレメントPEnDn=0,1,...,Nの所定の消費電流しきい値に対応する値に設定される。例えば、レジスタR0のビットデータD0~D7のうち、データ値1の数が4個以上ある場合にハイレベルの消費電流検出信号DFnを発生するためには、4個のNMOSトランジスタのオン抵抗値に基づいてインバータINVのしきい値を設定すればよい。ただし、上述したプロセスバラツキなどに起因して、想定したとおりのデータ値1の個数が検出できるとは限らないが、所定の消費電流しきい値以上の電流を消費するプロセッサエレメントを検出できる。図6の消費電流検出回路21-0によれば、互いに並列に接続され、かつレジスタR0に格納されたデータの各ビットデータに従ってそれぞれオンオフされる少なくともNMOSトランジスタQ0~Q7を備え、各NMOSトランジスタQ0~Q7に流れるオン電流の総和をインバータINVを用いて検出することにより、レジスタR0に格納されたデータの読み出し時の消費電流を検出する。そして、検出されたレジスタR0の消費電流が所定の消費電流しきい値以上であるとき、ハイレベルの消費電流検出信号DFnが発生される一方、検出されたレジスタR0の消費電流が所定の消費電流しきい値未満であるとき、ローレベルの消費電流検出信号DFnが発生される。図7において、プロセッサエレメントPEnDn=0,1,...,Nの比較回路22-0は、アンドゲート51及び52を備えて構成される。アンドゲート51の第1乃至第3の入力端子には、プロセッサエレメントPEn-1D、PEnD及びPEn1Dの各消費電流検出回路22-0からの消費電流検出信号DFn-1、DFn及びDFn1が出力される。アンドゲート51の反転出力端子からの信号はアンドゲート52の第1の反転入力端子に出力される。また、プロセッサエレメントPEn-1Dの比較回路22-0からの切換信号COn-1は、アンドゲート52の第2の反転入力端子に出力される。そして、アンドゲートは切換信号COnを発生して出力する。図5において、プロセッサエレメントPEnEn=0,1,...,Nのマルチプレクサ12-0は、比較回路22-0からの切換信号COnの電圧レベルがローレベルであるときは制御信号Sa-0を、レジスタR0からデータを読み出すための読出制御信号としてレジスタR0に出力する一方、比較回路22-0からの切換信号COnの電圧レベルがハイレベルであるときは遅延制御信号Sb-0を上記読出制御信号としてレジスタR0に出力する。レジスタR0は、マルチプレクサ12-0からの読出制御信号に応答して、格納されているデータをデータ線4に出力する。図7のPEnDn=0,1,...,Nの比較回路22-0によれば、プロセッサエレメントPEnDにおいて、プロセッサエレメントPEn-1D、PEnD及びPEn1Dの各消費電流検出回路22-0からの消費電流検出信号DFn-1、DFn及びDFn1がアンドゲート51により比較される。そして、隣接する3個のプロセッサエレメントPEn-1D、PEnD及びPEn1Dにおいて消費電流検出信号DFn-1、DFn及びDFn1の電圧レベルがハイレベルであるとき、そのプロセッサエレメントPEnDで上下のプロセッサエレメントPEn-1D及びPEn1Dとは異なる制御タイミングが選択される。このため、挟まれているプロセッサエレメントPEnDでのデータ読み出し時の電流集中を避けることができる。また、図5に示すように、プロセッサエレメントPEnDn=0,1,...,Nの比較回路22-0からの切換信号COnは、次のプロセッサエレメントPEn1Dの比較回路22-0のアンドゲート52の第2の反転入力端子に出力される。このため、4個以上のプロセッサエレメントの消費電流が所定の消費電流しきい値以上であるときは、当該4個以上のプロセッサエレメントの制御タイミングは交互に切り換えられる。図8a~図8eは、図7において、プロセッサエレメントPE0D~PE7Dの各消費電流検出回路21-0からの消費電流検出信号DF0~DF7と各比較回路22-0からの切換信号CO0~CO7との第1乃至第5の例をそれぞれ示すブロック図である。図8a~図8eにおいて、0はローレベルの信号を表し、1はハイレベルの信号を表す。例えば、図8bに示すように、互いに隣接する3個のプロセッサエレメントPE1D、PE2D及びPE3Dの消費電流が所定の消費電流しきい値以上であるとき、プロセッサエレメントPE1D、PE2D及びPE3Dの各レジスタR0から同時にデータを読み出すと、多くの電流が瞬時に流れることが予想される。このような場合、本実施形態によれば、図8bに示すように、プロセッサエレメントPE1D及びPE3Dからの各切換信号CO1及びCO3はローレベルになり、プロセッサエレメントPE2Dからの切換信号CO2はハイレベルになるので、プロセッサエレメントPE2DのレジスタR0の読出タイミングは、プロセッサエレメントPE1D及びPE3DのレジスタR0の読出タイミングより遅延し、電流集中を避けることが可能となる。また、図8aに示すように、プロセッサエレメントPE0DのレジスタR0及びプロセッサエレメントPE2DのレジスタR0の消費電流が所定の消費電流しきい値未満であり、かつプロセッサエレメントPE1DのレジスタR0の消費電流が所定の消費電流しきい値以上であるとき、消費電流が所定の消費電流しきい値以上であるプロセッサエレメントはプロセッサエレメントPE1Dだけであるので、プロセッサエレメントPE0D、PE1D及びPE2D同時動作による過大電流が生じないため、制御タイミングをずらす必要はない。このような場合、本実施形態によれば、図8aに示すようにプロセッサエレメントPE0D、PE1D及びPE2Dからの各切換信号CO0、CO1及びCO2の各電圧レベルはローレベルになり、プロセッサエレメントPE0D、PE1D及びPE2Dは制御信号Sa-0に従って同時に動作する。さらに、図8c、図8d及び図8eに示すように、互いに隣接する4個以上のプロセッサエレメントの消費電流が所定の消費電流しきい値以上であるとき、当該4個以上のプロセッサエレメントの制御タイミングは、交互に遅延される。以上説明したように、本実施形態によれば、プロセッサエレメントPE0D~PENDのレジスタR0~R15に格納されたデータに基づいて、レジスタR0~R15空のデータの読み出し時の消費電流の集中を避けるように、制御信号Sa-0~Sa-16又は遅延制御信号Sb-0~Sb-16を選択するように動的に制御するので、従来技術に比較して、電源ノイズ及びIRドロップを小さくすることができ、過大な動作マージンを付加する必要がなくなるため、動作性能を向上させることができる。第6の実施形態.図9は、本発明の第6の実施形態に係るSIMD型プロセッサ100Eの構成を示すブロック図である。図9において、SIMD型プロセッサ100Eは、第5の実施形態に係るSIMD型プロセッサ100Eに比較して、プロセッサエレメントPE7DとプロセッサエレメントPE8Dとの間に電源線80を設けて、SIMDプロセッサ100Eを、プロセッサエレメントPE1D~PE7Dを含む第1のグループと、プロセッサエレメントPE8D~PENDを含む第2のグループとに分割したことを特徴としている。ここで、プロセッサエレメントPE7Dの比較回路22-0図7参照。のアンドゲート51の第1の入力端子に消費電流検出信号DF6が出力され、第2の入力端子に消費電流検出信号7が出力され、第3の入力端子は接地される。また、プロセッサエレメントPE8Dの比較回路22-0図7参照。の第1の入力端子は接地され、第2の入力端子に消費電流検出信号8が出力され、第3の入力端子に消費電流検出信号9が出力され、アンドゲート52の一方の反転入力端子は接地され、他方の反転入力端子はアンドゲート51の反転出力端子に接続される。図5に示すように、第5の実施形態に係るSIMD型プロセッサ100Dは、プロセッサエレメントPEnDn=0,1,...,N-1からの切換信号COnが上位側のプロセッサエレメントPEn1Dに出力されるリップル接続の回路構成であるため、プロセッサエレメントPE0D~PENDの総数N1が大きくなるほど、SIMD型プロセッサ100Dの動作速度が遅くなる。しかしながら、本実施形態によれば、電源線30によりプロセッサエレメントPE0D~PEND間で電源補強が行われているレイアウトにおいて、電源線30をまたぐ信号線を接地する。そして、分割された各グループの比較回路22-0は、当該各グループに含まれるプロセッサエレメントの消費電流検出回路21-0からの消費電流検出信号DFと、当該各グループに含まれるプロセッサエレメントの比較回路22-0からの切換信号COに基づいて、切換信号COを発生するので、第1のグループと第2のグループとで干渉が起きず、第5の実施形態に比較してリップルの接続段数を削減でき動作速度が速くなる。また、プロセッサエレメントPE0D~PENDを、電源線30などにより、電流集中が発生する可能性があるプロセッサエレメントのグループブロックに分割してもよい。すなわち、リップル数に応じてレイアウトの電源補強を行えば、必要最小限の電源挿入で済むこととなる。さらに、各グループに含まれるプロセッサエレメントの個数が所定値以下になるように、プロセッサエレメントPE0D~PENDを複数のグループに分割してもよい。第7の実施形態.図10は、本発明の第7の実施形態に係るSIMD型プロセッサ100Fの構成を示すブロック図である。図10において、SIMD型プロセッサ100Fは、グローバルプロセッサ1Fと、プロセッサエレメントPE0F~PENF図10には、図面の簡略化のためにプロセッサエレメントPE0F及びPE1Fのみを示す。と、遅延回路11-0~11-16とを備えて構成される。第5の実施形態に係る各プロセッサエレメントPE0n図5参照。n=0,1,...,Nにおいて、レジスタRmm=0,1,...,15に対応して、マルチプレクサ12-mと、消費電流検出回路21-mと、比較回路22-mとを設けた。これに対して、図10に示すように、本実施形態に係るプロセッサエレメントPEnFn=0,1,...,Nでは、各レジスタRmm=0,1,...,15に対応してマルチプレクサ12-mと条件プロセッサエレメントPEnFn=0,1,...,NフラグレジスタFmとを設け、全レジスタR0~R15に対応して1つの比較回路22と消費電流検出回路21とを設けた。ここで、比較回路22は図7の比較回路22-0と同様に構成され、消費電流検出回路21は図6の消費電流検出回路21-0と同様に構成される。図10において、各プロセッサエレメントPEnFn=0,1,...,NのレジスタR0,R1,...,又はR15へのデータの書き込み時に、各消費電流検出回路21は、各データ線4に出力された8ビットのデータの各ビットデータD0~D7に基づいて消費電流検出信号DFnを発生する。さらに、各プロセッサエレメントPEnFn=0,1,...,Nの比較回路22は、図7の比較回路22-0と同様に切換信号COnを発生して、条件フラグレジスタF0~F15に条件フラグデータとして出力する。データの読み出し時には、各プロセッサエレメントPEnFn=0,1,...,Nにおいて、各マルチプレクサ12-mm=0,1,...,15は、対応する条件フラグレジスタFmから条件フラグデータを読み出し、読み出された条件フラグデータに基づいて、制御信号Sa-m又は遅延制御信号Sb-mを選択して、レジスタRmからデータを読み出すための読出制御信号としてレジスタRmに出力する。従って、本実施形態によれば、レジスタR0~R15に対応して消費電流検出回路21と比較回路22とを設ける必要がないので、第5の実施形態に比較して、より少ない回路規模で構成することが可能となる。なお、第6の実施形態と同様に、電源線30などを用いて、プロセッサエレメントPEnFn=0,1,...,Nを分割してもよい。上述した各実施形態において、隣接するプロセッサエレメントが同時に動作することに伴う電流集中を防止するために、制御信号Sa-0~Sa-16及び遅延制御信号Sb-0~Sb-16を用いて各プロセッサエレメントの制御タイミングを切り換える第1~第3の方法を以下のように示した。1あらかじめテスト用素子14のトランジスタの電流特性及び動作速度のプロセスバラツキを測定し、当該測定結果に基づいて、テスト用素子14のオン電流が所定のオン電流しきい値以上でありかつ動作速度が所定の動作速度しきい値以上であるとき、制御タイミングが、隣接するプロセッサエレメントどうしで同時にならないよう制御する第1の方法第1の実施形態及び第2の実施形態。2グローバルプロセッサが、実行する命令に基づいて、プロセッサエレメント毎に、制御タイミングが、隣接するプロセッサエレメントどうしで同時にならないよう制御する第2の方法第3の実施形態及び第4の実施形態。3各プロセッサエレメントの各レジスタR0~R15に書き込まれるデータに基づいて各プロセッサエレメントの消費電流を検出し、隣接するプロセッサエレメントでの消費電流の検出結果に基づいて、制御タイミングを切り換える第3の方法第5~第7の実施形態。例えば、データ11111111が全てのプロセッサエレメントの各レジスタR0に格納されている場合、第1の方法及び第3の方法によれば、全プロセッサエレメントで制御タイミングが制御信号Sa-0~Sa-16に従う制御タイミングと、遅延制御信号Sb-0~Sb-16に従う制御タイミングとの間で交互に設定される。また、データ00000000とデータ11111111とが各プロセッサエレメントの各レジスタR0毎に交互に格納されている場合、第1の方法では、奇数番目のプロセッサエレメントの各制御タイミングは偶数番目のプロセッサエレメントの各制御タイミングより遅れるように設定される。一方、第3の方法の場合、レジスタに格納されたデータに基づいて制御信号Sa-0~Sa-16又は遅延制御信号Sb-0~Sb-16を選択するので、全プロセッサエレメントの制御タイミングは遅延されることなく同一である。第1の方法の場合、データ11111111を格納するレジスタR0を含む各プロセッサエレメントにおいて遅延制御信号Sb-0~Sb-16が選択され、データ00000000を格納するレジスタR0を含む各プロセッサエレメントにおいて制御信号Sa-0~Sa-16が選択されることがある。この場合、電源ノイズが発生するタイミングが、遅延制御信号Sb-0~Sb-16に従う遅れた制御タイミングからとなるため、1サイクルの後半までノイズの影響が生じる可能性がある。また、全てのプロセッサエレメントの各レジスタR0にデータ11111111が格納されている場合にも、第3の方法の場合、半分のプロセッサエレメントは遅延制御信号Sb-0~Sb-16に従って動作するが、電流変化の開始タイミングが制御信号Sa-0~Sa-16に従う制御タイミングであるため、電源ノイズの影響が1サイクルの後半まで生じることはなくなる。従って、第1の方法よりも第3の方法を用いることが好ましい。"