"第1導電型の半導体基板と、前記第1導電型の半導体基板の表面に並列的に配設された第1導電型を有する第1及び第2の半導体層と、前記第1及び第2の半導体層にショットキー接合するようにそれぞれ形成された第1及び第2の金属層と、前記第1及び第2の金属層上に形成されるアノード電極と、前記半導体基板の背面に設けられたカソード電極とを具備し、前記第1の半導体層は、前記第1の半導体層の表面から前記第1の半導体層内の所定の深さに設けられ、第2導電型を有する、ジャンクションバリアとしての複数の第1の半導体領域を具備し、前記第1の金属層と、前記アノード電極と前記カソード電極とによって、ジャンクションバリア構造のショットキーダイオードを構成するとともに、前記第2の半導体層は、前記第2の半導体層と、前記第2の金属層と、前記アノード電極と前記カソード電極とによって、プレーナ型ショットキーダイオードを構成するショットキーバリア型半導体装置。請求項1に記載のショットキーバリア型半導体装置であって、前記第2の半導体層は、前記半導体層の表面で前記第1の半導体領域を囲むように環状に形成された第2導電型を有する半導体領域からなるガードリングを含むショットキーバリア型半導体装置。請求項1または2に記載のショットキーバリア型半導体装置であって、前記第1の金属層と前記第2の金属層とは異なる材料で構成されたショットキーバリア型半導体装置。請求項1乃至3のいずれか1項に記載のショットキーバリア型半導体装置であって、前記第1の半導体層は前記第2の半導体層よりも不純物濃度が高いショットキーバリア型半導体装置。請求項1に記載のショットキーバリア型半導体装置であって、前記ジャンクションバリア構造のショットキーダイオードは、埋め込みバリア型のジャンクションバリアを有し、前記第1の半導体層は、表面側で濃度が高い2層構造であり、その2層構造の界面の中心に、埋め込みバリアとしての前記第1の半導体領域の中心がくるように形成されたショットキーバリア型半導体装置。以上のように、ショットキーバリアダイオードにおいては、ショットキー障壁の高さφBnが高ければ順方向電圧VFは高くなり、リーク電流IRは下がるというトレードオフの関係にある。また、φBnが同じ場合には、ショットキー接合面積によって順方向電圧VF、リーク電流IRの値が変動する。図9のようなn型半導体基板101に達するn型半導体層102に複数のピラー状のp型半導体領域ジャンクションバリア103を設けることにより、順方向電圧VR印加時にp型半導体領域103から空乏層が基板の水平方向に広がるようにした構造の場合についても同様である。この構造ではp型半導体領域103の内部へも空乏層が広がり、n型半導体層102はほぼ空乏化した領域となる。空乏層はp型半導体領域103の深さ方向基盤垂直方向に沿ってほぼ均一に広がり、それぞれが繋がることで電界強度を一定に保つことが出来る。それによってショットキー接合界面にかかる電界を緩和し、リーク電流IRを抑制することができ、耐圧も確保できる。反面、ショットキー接合面積が低下するため、順方向電流IFの電流量に限界がある。このように、従来からショットキーバリア半導体装置においては、低順方向電圧、低リーク電流、かつ高耐圧の特性が要求されている。従来の構成では、図10に示す通り、低電流領域では、順方向電圧を低くするという効果を奏するが、大電流領域では順方向電圧VFが高くなる。つまり、一定電流以上では順方向電圧VFが急激に高くなり、大電流領域では順方向電圧を低減することが困難であった。よって、順方向電流IFの最大値において一定の制限があった。本発明は、前記実情に鑑みてなされたもので、低電流から大電流にいたるまで順方向電圧の低い特性を維持することのできるショットキーバリア型半導体装置を提供することを目的とする。そこで本発明のショットキーバリア型半導体装置は、第1導電型の半導体基板と、前記第1導電型の半導体基板の表面に並列的に配設された第1導電型を有する第1及び第2の半導体層と、前記第1及び第2の半導体層にショットキー接合するようにそれぞれ形成された第1及び第2の金属層と、前記第1及び第2の金属層上に形成されるアノード電極と、前記半導体基板の背面に設けられたカソード電極とを具備し、前記第1の半導体層は、前記第1の半導体層の表面から前記第1の半導体層内の所定の深さに設けられ、第2導電型を有する、ジャンクションバリアとしての複数の第1の半導体領域を具備し、前記第1の金属層と、前記アノード電極と前記カソード電極とによって、ジャンクションバリア構造のショットキーダイオードを構成するとともに、前記第2の半導体層は、前記第2の半導体層と、前記第2の金属層と、前記アノード電極と前記カソード電極とによって、プレーナ型ショットキーダイオードを構成する。また本発明は、上記ショットキーバリア型半導体装置であって、前記第2の半導体層は、前記半導体層の表面で前記第1の半導体領域を囲むように環状に形成された第2導電型を有する半導体領域からなるガードリングを含む。また本発明は、上記ショットキーバリア型半導体装置であって、前記第1の金属層と前記第2の金属層とは異なる材料で構成されたものを含む。また本発明は、上記ショットキーバリア型半導体装置であって、前記第1の半導体層は前記第2の半導体層よりも不純物濃度が高いものを含む。また本発明は、上記ショットキーバリア型半導体装置であって、前記ジャンクションバリア構造のショットキーダイオードは、埋め込みバリア型のジャンクションバリアを有し、前記第1の半導体層は、表面側で濃度が高い2層構造であり、その2層構造の界面の中心に、埋め込みバリアとしての前記第1の半導体領域の中心がくるように形成されたことを特徴とする。本発明のショットキーバリア型半導体装置によれば、プレーナ構造のショットキーバリアダイオードとJBS構造のショットキーバリアダイオードとを1チップ内で並設している。このため、低電流領域での順方向電圧特性にはJBS構造のショットキーバリアダイオード、大電流域の順方向電圧特性にはプレーナ構造のショットキーバリアダイオードが大きく作用する。その結果、順電流について低電流から大電流に至る迄、順方向電圧を低くすることが可能なショットキーバリア型半導体装置を得るものである。以下本発明の実施の形態について、図面を参照しながら説明する。実施の形態1図1は、本発明の実施の形態1のショットキーバリア型半導体装置の構造断面図である。一つの半導体チップの中にJBS構造のショットキーバリアダイオードDJBとガードリング構造プレーナ構造のショットキーバリアダイオードDPの2つの異なるショットキーバリア構造が同一基板内に形成され、共通電極によって電気的に並列接続されているものである。本実施の形態のショットキーバリア型半導体装置は、第1導電型の半導体基板としてのn型シリコン基板1上に第1導電型の第1及び第2の半導体層として異なる濃度のn型シリコン層2およびn型シリコン層3を有する。この時、JBS構造のショットキーバリアダイオードDJBを構成するn型シリコン層2の濃度はガードリング構造のショットキーバリアダイオードDPを構成するn型シリコン層3よりも高濃度である。そして、n型シリコン層2およびn型シリコン層3は共にn型シリコン基板1より低濃度である。例えば、n型シリコン層2の濃度は5E15~1E17cm-3、n型シリコン層3は1E15~1E16cm-3、n型シリコン基板1は1E19cm-3以上である。n型シリコン層3がn型シリコン層2より低濃度であることにより、素子全体としてリーク電流IRを抑制することができる。そしてこのn型シリコン層2の表面層には複数の第2導電型の第1の半導体領域として、ピラー状のジャンクションバリア4と、このジャンクションバリア4を囲むように環状に形成された第2導電型の半導体層からなるガードリング7が形成されている。さらに、n型シリコン層2とジャンクションバリア4、ガードリング7に接するように第1の金属層としての第1のショットキーメタル5例えばチタン等が配設されている。一方n型シリコン層3の表面層には環状に形成された第2導電型の半導体層からなるガードリング7を有し、第2の金属層としての第2のショットキーメタル6例えばアルミニウム等が形成されている。この第2の金属層は第1の金属層よりも高いショットキー障壁φBnをもつ。本実施の形態のショットキーバリア型半導体装置は、第1のショットキーメタル5、第2のショットキーメタル6の上層にはアノード電極9としての金属層を具備している。また、ガードリング7はジャンクションバリア4以上の不純物濃度を有している。そして、第1及び第2のショットキーメタルのバリアハイトφBnが異なる。n型シリコン基板1の表面に形成されたnシリコン層2及びn型シリコン層3上に開口部を備えたシリコン酸化膜8が、その開口部からn型シリコン層2及びn型シリコン層3の表面が露出するように形成される。露出したn型シリコン層2表面にはφBnが0.7eV以下の金属からなる第1のショットキーメタル5が形成されている。一方、n型シリコン層3の表面にはφBnが0.7eVより大きい第2のショットキーメタル6が形成されている。これら第1及び第2のショットキーメタルはいずれも蒸着によって形成され、ショットキー接触状態を構成している。またn型シリコン層2及びn型シリコン層3表面にはイオン注入法等によりボロンを注入することによって形成された高濃度p型半導体層であるガードリング7が環状に配置され、アルミニウムからなるアノード電極9が第1及び第2のショットキーメタル5、6を被覆している。さらに、n型シリコン基板1のn型シリコン層2及びn型シリコン層3と相対する側にはオーミック接触された金、銀などからなるカソード電極10が形成されている。裏面側のn型シリコン基板1及び電極としてのアノード電極9およびカソード電極10は共通とした1個の縦型素子である。次に、このショットキーバリア型半導体装置の順方向電圧と、リーク電流との関係について説明する。図2は図1におけるVF-IF特性を模式的に表したものである。本発明の特性カーブは、JBS構造のショットキーバリアダイオードDJBとガードリング構造のショットキーバリアダイオードDPそれぞれのVF-IF特性が合成される。その結果、順方向電流IFが低電流の時は、JBS構造のショットキーバリアダイオードDJBの方の特性が寄与し、大電流に推移する程、ガードリング構造のショットキーバリアダイオードDPの方にシフトしてくる。図2に示す様にガードリング構造のショットキーバリアダイオードDPのショットキー接合のバリアハイトφBnは0.7eVより高いため、特に順方向電流IFが大電流になる程ショットキー接合はバイポーラ動作する。その結果、順方向電圧VFは低くなるのでJBS構造のショットキーバリアダイオードDJBの順方向電圧VF特性と逆転現象が生じ、大電流域でも低い順方向電圧特性を得ることができる。図3の曲線Dは、図1に示したショットキーバリア型半導体装置におけるVR-IR特性図である。図中DJBは、JBS構造のショットキーバリアダイオードDJB、DPは、ガードリング構造のショットキーバリアダイオードDPを示す曲線である。DJBとDPのカーブを比較すると、DPのカーブはDJBのカーブを超える事はなく、ガードリング構造のショットキーバリアダイオードDPのDは、ほぼJBS構造のショットキーバリアダイオードDJBのカーブと同じカーブを得ることができる。尚、DJBは前述した通りJBS構造であるため図示してないが、同一バリアハイトを有するガードリング構造のショットキーバリア型半導体装置と比べると、リーク電流IR値はより低くなっている事は言うまでもない。図4、乃至6は、ショットキーバリアダイオードのショットキー接合におけるバリアハイトφBnの違いによる特性の比較である。図4は、IFが1AのときのバリアハイトφBの違いによる特性比較図、図5は、IFが5AのときのバリアハイトφBの違いによる特性比較図、図6は、IFが10AのときのバリアハイトφBの違いによる特性比較図である。図4に示すように、低電流、例えばIFが1AのときのバリアハイトφBの違いによる特性比較図は、ほぼ直線状となっている。これに対し、図5に示すように、例えばIFが5AのときのバリアハイトφBの違いによる特性比較図は、φBnが0.7eVより高い領域では、直線にはのらず、VFが減少していく、これはさらにIFを大きくしたとき、例えばIFが10Aのときには図6に示すように、より顕著となる。例えばショットキー接合面積2.3mm2、比抵抗1.8Ωcm、エピ厚8.4μmの場合、順電流5A以上の領域でVFが減少していく。従ってバリアハイトφBnが0.7eVより大きくなるようにすることによりショットキーバリアダイオードは順電流5A以上の高電流領域で順方向電圧VFを低減することができることがわかる。以上の結果から、φBnが0.7eVより高い場合、高電流領域でVFが減少していく傾向にあることがわかる。この構成によれば、順電流IF値が小電流領域でも大電流領域でも低い順方向電圧VF値特性が得られると共に、JBS構造を有するショットキーバリアダイオードとガードリング構造のショットキーバリアダイオードとが並列に接続されて機能的に独立して作用する。このため、JBS構造の低リーク電流化と、高電流領域での順方向電圧VFの低減という特徴を併せ持つショットキーバリア型半導体装置を得る事ができる。次に本発明の実施の形態のショットキーバリア型半導体装置の製造工程について説明する。図7a乃至cはこのショットキーバリア型半導体装置の製造工程を示す図である。まずn型シリコン基板1上にエピタキシャル法により低濃度のエピタキシャル層からなるn型シリコン層3を形成した後、イオン注入および拡散によりより高濃度のエピタキシャル層からなるn型シリコン層2を形成する。このようにして2つの比抵抗を有するエピタキシャル層であるn型シリコン層2,n型シリコン層3を所定の位置に配置したのちに、この上層にレジストRを塗布し、フォトリソグラフィによりレジストパターンを形成する。この後,図7bに示すように、このレジストパターンをマスクとしてジャンクションバリア4、ガードリング7を形成する。形成に際しては、P型のボロン蒸着あるいは注入、必要によりドライブイン拡散をおこなって、JBS構造およびガードリング構造のP型拡散領域を設ける。この時、2つの比抵抗を有するエピタキシャル層について、低抵抗領域側n型シリコン層2についてはJBS構造が、高抵抗領域側n型シリコン層3についてはガードリング構造が形成される様に配置されているものとする。この後、図7cに示すように、表面に酸化シリコン膜8を形成する。そして、この酸化シリコン膜8をフォトリソグラフィによりパターニングする。これによって開口部を形成し、ジャンクションバリア4、ガードリング7の形成された、n型シリコン層2、n型シリコン層3にコンタクトするようにショットキーバリアメタルを蒸着法、スパッタリング法あるいはメッキ法により成膜し、所定の位置にショットキー接合を形成する。最後に、アノード電極、及びカソード電極を所定の位置に設け、図1に示すショットキーバリアダイオードが形成される。尚、アノード電極は、ワイヤーボンディングを行う為に必要な金属であってその層の金属のパターン構成や形状は特に問わない。また、適宜パッシベーション膜を形成してもよい。他の工程については従来例のショットキーバリアダイオードと同様に形成される。なお、前記実施の形態では、エピタキシャル法により低濃度のエピタキシャル層からなるn型シリコン層3を形成した後、イオン注入および拡散によりより高濃度のエピタキシャル層からなるn型シリコン層2を形成したが、この工程に代えて、n型シリコン基板1上にセレクト選択エピタキシャル法で2つの比抵抗を有するエピタキシャル層を所定の位置に配置してもよい。この場合は、レジストパターンを形成し、まず、一方のエピタキシャル層を形成し、後にすでに形成したエピタキシャル層をレジストで被覆し、他方のエピタキシャル層を形成する。この場合低濃度のエピタキシャル層を先に形成することで、オートドーピングを抑制することができる。なお、前記実施の形態では、第1の金属層としてチタン、第2の金属層としてアルミニウムを用いたが、必要とする障壁高さを得られるように、このほか、ニッケル、モリブデン、バナジウム、クロム、タングステン、パラジウム、白金等の各種金属から選択可能であり、また成膜方法についても、真空蒸着やスパッタリングなどの方法が適用可能である。またガードリングについては必須ではなく、ガードリングを形成しないプレーナ構造のショットキーバリアダイオードにも適用可能である。なお、ジャンクションバリア構造のショットキーバリアダイオードDJBにおいてもガードリングは必須ではない。以上、本発明の実施例を示したが、本発明の実施の形態は上述した図面及び記述に限定されるものではない。その他の製造方法N型シリコン基板表面にエピタキシャル成長によりN型半導体層を形成した、Nepi/Nsub基板に、酸化パターニングを行って所定の位置にN型の高エネルギ注入および必要によりドライブイン拡散を行ってN型半導体層上に所望の不純物濃度比抵抗を有するN型層を形成してもよい。実施の形態2図8は、本発明の実施の形態2のショットキーバリア型半導体装置の構造断面図である。本実施の形態では、前記実施の形態1における、JBS構造のショットキーバリアダイオードDJBとして、抵抗率の異なる2層のエピタキシャル層2a、2b間に埋め込み構造のジャンクションバリア14を設けたことを特徴とするものである。この例においても前記実施の形態1と同様、一つの半導体チップの中にJBS構造のショットキーバリアダイオードDJBとガードリング構造のショットキーバリアダイオードDPの2つの異なるショットキーバリア構造が同一基板内に形成され、共通電極によって電気的に並列接続されている。この例では、表面側に位置するn型シリコン層2bの濃度は下層側に位置するn型シリコン層2aよりも高濃度であり、n型シリコン層2aの濃度はn型シリコン層3よりも高濃度である。そしてこのn型シリコン層2aとn型シリコン層2bとの界面に中心がくるように、複数の第2導電型の第1の半導体領域として、埋め込み構造のジャンクションバリア14が形成されている。そしてこの埋め込み構造のジャンクションバリア14を囲むように環状に形成された第2導電型の半導体層からなるガードリング7が形成されている。この埋め込み構造のジャンクションバリア14は平面形状としてはメッシュハニカム矩形ストライプ、もしくは環状形状等の形状をなすように形成される。他の構成については前記実施の形態1と同様に形成されている。次に、このショットキーバリア型半導体装置の順方向電圧と、リーク電流との関係について説明する。この場合も図2に示した実施の形態1の場合と同様、本発明の半導体装置の特性カーブは、JBS構造のショットキーバリアダイオードDJBとガードリング構造のショットキーバリアダイオードDPそれぞれのVF-IF特性が合成される。その結果、順方向電流IFが低電流の時は、JBS構造のショットキーバリアダイオードDJBの方の特性が寄与し、大電流に推移する程、ガードリング構造のショットキーバリアダイオードDPの方にシフトしてくる。この構成によっても、前記実施の形態1のショットキーバリア型半導体装置と同様、リーク電流を抑制しつつ、順方向電圧の低減を図ることができる。以上のように、本実施の形態によれば、ジャンクションバリア構造のショットキーダイオードは、埋め込みバリア型のジャンクションバリアを有し、前記第1の半導体層は、表面側で濃度が高い2層構造であり、その2層構造の界面の中心に、埋め込みバリアとしての前記第1の半導体領域の中心がくるように形成されている。このため、空乏層の形成を容易にし、低電流域ではより、順方向電圧を低下することが可能となる。なお、前記実施の形態1および2においては、JBS構造のショットキーバリアダイオードDJBとガードリング構造のショットキーバリアダイオードDPの境界は特に設けていないが、素子分離領域を形成したり、あるいはこれら2つのショットキーバリアダイオード間に他の素子を挟んで配置してもよい。この場合は、電極配線によって容易に接続可能である。"