量子構造及び複数の層を具備する半導体素子であって、前記複数の層は、第1の層と、ストレッサー層と、及び、パターン層と、を具備し、前記ストレッサー層は前記第1の層の上に覆い被さり、前記パターン層は前記ストレッサー層の上に覆い被さり、前記ストレッサー層は前記第1の層とは実質的に異なる格子定数を有して、前記素子は、少なくとも前記パターン層に提供されるピットをさらに具備し、前記量子構造は前記ピットで提供される半導体素子。前記構造は量子ドットである請求項1の半導体素子。前記パターン層は、複数のピットと、前記ピットと協調する複数の量子構造と、を具備する請求項1または請求項2の半導体素子。複数の量子ドット層をさらに具備し、前記量子構造は成長の方向に整列している請求項1から請求項3のいずれか1項の半導体素子。前記ストレッサー層は、前記第1の層の格子定数とは3から8だけ異なる格子定数を有している請求項1から請求項4のいずれか1項の半導体素子。前記ストレッサー層は、少なくとも1nmの厚みを有する請求項1から請求項5のいずれか1項の半導体素子。前記第1の層はGaAsを具備し、前記ストレッサー層はInxGa1-xAsを具備し、量子ドットはInyGa1-yAsInAsを具備し、InGaAsストレッサー層でのIn濃縮はx=0.2-1の範囲であり、InGaAsドットでのIn濃縮はy=0.65-1の範囲である請求項1から請求項6のいずれか1項の半導体素子。前記ストレッサー層、前記パターン層、及び前記構造は、電気的コンタクトを提供するドープされた半導体層の間にある請求項1から請求項7のいずれか1項の半導体素子。前記ピットは、側面の大きさが300nmより小さく、深さが5nmから100nmである請求項1から請求項8のいずれか1項の半導体素子。前記パターン層の上に覆い被さり接触する再生バッファー層をさらに具備する請求項1から請求項9のいずれか1項の半導体素子。前記再生バッファー層は、100nm未満である厚さを有する請求項10の半導体素子。前記ピットはパターン層を介してストレッサー層に及ぶまで延長する請求項1から請求項11のいずれか1項の半導体素子。光子源として構成され、前記量子構造は量子ドットであり、前記素子は、p型ドープ層が量子ドットの一面に提供され、n型ドープ層が量子ドットの他面に提供されるp-i-n構造を具備し、前記素子は、前記n及びp型層への電気的コンタクトと、場が前記量子ドットに印加されるように前記コンタクトに接続する源と、をさらに具備する請求項1から請求項12のいずれか1項の半導体素子。光キャビティをさらに具備し、前記キャビティは、前記層の平面に垂直な方法で光閉じ込めを提供し、前記ピットは前記キャビティ内の波腹で提供される請求項13の半導体素子。前記キャビティは、光結晶欠陥キャビティである請求項14の半導体素子。検出器として構成され、前記量子構造は量子ドットであり、前記素子は、p型ドープ層が量子ドットの一面に提供され、n型ドープ層が量子ドットの他面に提供されるp-i-n構造を具備し、前記素子は、前記n及びp型層への電気的コンタクトと、電流が測定されるように前記コンタクトに接続される測定部と、をさらに具備する請求項1から請求項13のいずれか1項の半導体素子。レジスターとして構成され、前記量子構造は量子ドットであり、複数のゲートをさらに具備し、各ゲートはドットの列の上に覆い被さって提供され、ドットの列は成長方向に整列された複数のドットによって提供される請求項3の半導体素子。半導体素子で量子ドットを位置決めする方法であって、第1の層を形成し、前記第1の層の上に覆い被さるストレッサー層を形成し、前記ストレッサー層は前記第1の層とは実質的に異なる格子定数を有していて、さらなる層を形成し、パターン層を形成するために前記さらなる層に少なくとも1つのピットの模様をつけ、前記ピットは量子ドットを形成することが望ましい位置に位置し、m単層またはそれより少ないものを具備するドット層を形成し、前記ドット層は、自己組織化した量子ドットを、上に覆い被さってかつ接触する層上に形成することができる材料を具備し、ここでInAs/GaAsシステムに関してはmは1.6から1.7であり、前記量子ドット層は量子ドットを前記ピットに形成する方法。前記模様をつけることは、ドライエッチング技術を使用して行われる請求項18の方法。前記量子ドットの形成後にさらなるパターンを前記ピットと並べること、前記ピットと並べられた前記さらなるパターンをエッチングすることをさらに具備する請求項18または請求項19の方法。本発明の実施形態に従う装置は、複数のピットの形成による低ポテンシャルエネルギーとストレッサー層によって誘導されるストレスとの組み合わせを使用して、量子構造を位置づける。下部にストレッサー層を有する複数のピットは、ピット占有及びドット均一性によって、より良い制御を提供する再生吸着原子に関するシンクとして動作する。実施形態では、量子構造は一般的に量子ドットになるだろう。しかし、さらに、上記の技術を使用して、量子リング及び量子ワイヤーを整列させることは可能である。本発明の実施形態に従う装置は、単一光子源として形成され、複数の分散ブラッグ反射体DBRsによって囲まれるキャビティに基づく位置している複数のドットと、DBRに囲まれるキャビティに基づいたレーザーと、置かれたドットを含む量子検出器と、置かれたドットを具備する量子メモリレジスタ、及びH1光結晶キャビティに基づいて置かれたドットを具備する単一光子源を具備する。実施形態では、ストレッサー層は第1の層に対して本質的に異なる格子定数を持っている。第1の層は、基板または基板の上に覆い被さるスペーサ層であってもよい。第1の層は、典型的には、装置の歪みまたはストレスのない層に関する格子定数を表わす層になるだろう。典型的には、第1の層とストレッサー層との間の格子不整合は、3-8の間にあるべきである。ストレッサー層がInAsであり、第1の層がGaAsである場合、通常は、二層間に7の格子不整合がある。GaをInAsストレッサー層に加えることができる。この場合、格子不整合はより少ないだろう。しかし、それでもなお、ストレッサー層として作用するには十分に大きいだろう。実施形態では、前記第1の層がGaAsを具備し、ストレッサー層はInxGa1-xAsを具備し、量子ドットがInAsを具備し、ここでInGaAsストレッサー層でのInの濃度はx=0.2-1の範囲にある。ここに使用されるような疑問の回避のために、用語覆い被さるoverlyingは、ある層が別の層の、基板に対して反対側に形成されること、または成長過程においてそれが後に形成されることを示す。第2の層の上に覆い被さる第1の層は、必ずしも第2の層に接していなくともよく、他の複数の層が間にあってもよい。ストレッサー層は少なくとも1nmの厚さである。より好ましくは、その厚さは50nm未満である。好ましい実施形態では、ストレッサー層は2から20nmまでの厚さを持っている。ピットはウェットエッチングまたはドライエッチングによって形成されてもよい。ドライエッチングによれば、ピットの側面の大きさがより注意深く制御されることを可能にする。1つの実施形態では、ピットは、300nm未満の側面の大きさを持っている。さらなる実施形態では、ピットは、5nm-100nmの深さを持っている。これらの2つの実施形態が組み合わせられてもよい。1つの実施形態では、ピットはパターン層を介して、ストレッサー層に入る。量子ドットの形成に関するよいインターフェースを生成するために、好ましくは、再成長バッファー層は前記パターン層の上に覆い被さってかつ接して提供される。好ましくは、前記バッファー層は100nm以下の厚さを有する。キャッピング層は、好ましくは前記量子ドットの上に覆い被さって提供される。前記キャッピング層は、典型的には第1の層のそれと同じ格子定数を持つだろう。さらなる実施形態では、前記パターン層は、複数のピットと、複数の前記ピットと並べた複数の量子ドットと、を具備する。これによって、配列が1または2次元に形成されることを可能にする。さらなる実施形態では、装置は、複数の量子ドット層を具備し、そこでは、複数の量子ドットは成長の方向に整列される。したがって、複数の量子ドットは複数の列columnを形成する。複数の量子ドット層の間で提供される任意の層は、好ましくは40nm以下の厚さを有するべきである。電気的に作動する装置は、ストレッサー層、パターン層及びドットが、複数の電気コンタクトを提供するドープされた複数の半導体層の間にある場合には、提供されてもよい。本発明は、光子源として構成されてもよく、前記装置はp-i-n構造を具備し、p型のドープ層は量子ドットの一面上に提供され、n型のドープ層は量子ドットの他の面上に提供され、装置は、前記n及びp型の層への電気コンタクトと、場が前記量子ドットに印加されるように前記コンタクトに接続される源と、をさらに具備する。光子源は、単一の動作中の量子ドットを有する単一光子源であってもよいし、複数の光子を出力するように構成されていてもよい。そのような光子源は複数の量子ドットを有する。さらなる実施形態では、装置は、光共振器を具備し、ここで、前記キャビティは、複数の層の平面に垂直な方向で光閉じ込めを提供し、前記ピットは前記キャビティでの波腹antinodeで提供される。量子ドットの位置を正確に決める能力によって、3D光共振器が前記量子ドットに整列することを可能にする。そのようなキャビティは光バンドギャップキャビティでもよい。さらなる実施形態では、前記装置は、検出器として構成され、前記装置はp-i-n構造を具備し、p型のドープ層は量子ドットの一面上に提供され、n型のドープ層は量子ドットの他の面上に提供され、装置は、前記n及びp型の層への電気コンタクトと、電流が測定されてもよいように前記コンタクトに接続される測定部と、をさらに具備する。本発明の実施形態に従う装置も量子レジスターとして構成されてもよい。この実施形態では、装置は複数のゲートをさらに具備する。そこではゲートはそれぞれ、ドットの列の上に覆い被さって提供される。ここでドットの列は、成長方向に一列に並べられた複数のドットによって提供される。量子レジスターはその後、ABalandinetalElectronicmaterials29549553に述べられているように、操作されるかもしれない。実施形態では、本発明は、半導体素子において量子ドットを位置決めする方法を提供し、前記方法は、第1の層を形成し、前記第1の層の上に覆い被さるストレッサー層を形成し、前記ストレッサー層は前記第1の層に対して本質的に異なる格子定数を有して、さらなる層を形成し、パターン層を形成するために前記さらなる層に少なくとも1つのピットの模様をつけ、前記ピットは、量子ドットを形成することが望ましい位置に位置し、m単層またはそれより少ないものを具備するドット層を形成し、前記ドット層は、自己組織化した量子ドットを、上に覆い被さってかつ接触する層上に形成することができる材料を具備し、ここでmは5であり、量子ドットを前記ピットに形成される。ある実施形態では、mは1.6-1.7の単層である。パターニングはドライエッチング技術を使用して行なわれてもよい。しかしながら、ウェットエッチングを使用してもよい。層の形成は分子線エピタキシ-MBEまたは有機金属気相エピタキシーMOVPEによってもよい。複数の量子ドットの位置を正確に設定する能力によって、量子ドットが構造で注意深く整列されることを可能にする。例えば、それらを、柱キャビティの中心に形成することができ、ここで層状構造が形成された後、柱はエッチングされる。複数の量子ドットも、コンタクトなどの形成のために正確に位置するかもしれない。したがって、実施形態では、前記量子ドットの形成後にさらなるパターンを前記ピットと並べることと、前記ピットと並べられた前記さらなるパターンをエッチングすることは可能である。図1のaは、複数の量子ドットを位置決めするための既知の方法を使用する半導体素子である。装置は、バッファー103で大きくなりすぎた基板101を具備する。その後、構造は、複数のナノホールまたは複数のピット117を形成するために、既知技術を使用して、パターンをつけられ、さらにエッチングされる。これらのピットはバッファー層103の表面105にエッチングされる。複数の量子アイランド/ドット107の層は、その後、表面105の上に覆い被さって形成される。量子ドット107は好ましくはピット117の内部で核にされる。さらなる改良では、量子ドットは、薄い再生バッファ図示せずによって再生インターフェース/サーフェース105から分離される。上記の方法を両方のGaAs001及びGaAs111のB基板に適用することができる。複数のピットを、乾燥させたり、化学的にウェットエッチングさせることができる。図1のbは、半導体素子中の量子ドットの位置を決めるためのさらなる既知の方法を示す。図1のbの技術は、量子ドットを位置決めするために負荷を使用する。図1のaに関して、基板101が形成されまた、バッファー層103は基板101の上に覆い被さって形成される。ストレッサー層109はバッファー層103の上に覆い被さって形成されまた、スペーサ層111はストレッサー層109の上に覆い被さって形成される。その後、構造は、ずらりと並んだメサ119で模様付けされ、ドット107の層で大きくなりすぎる。ドットは、優先的にストレッサー層109によって引き起こされた負荷によりメサ119の上で成長する。図1のcは、量子ドットの位置を決める既知の方法を使用して作り上げられたさらなる半導体素子を示す。図1のa及び図1のbに関しては、バッファー層103が基板101の上に覆い被さって成長される。その後、バッファー層は、ずらりと並んだバンプを形成するために、ずらりと並んだメサ119で模様がつけられる。その後、構造は、後にスペーサ層111が続くストレッサー層109で大きくなりすぎる。起伏している下層の上のストレッサー層109の上に被さることによって引き起こされる歪み分布によって、複数の量子ドット107が、模様がついたメサ119の頂上で核を形成する。図1のdは、量子ドットを位置決めする既知の方法を使用する、さらなる半導体素子を示す。再び、バッファー層103は基板101の上に覆い被さって形成される。その後、酸化物113はバッファー層103の表面上に位置される。酸化物は、比較的に大きな正方形105のアレイでパターン化される。酸化物が除去される領域は、ピラミッド115を形成する緩衝材で大きくなりすぎる。複数のピラミッドは、ピラミッドの頂点が形成される以前の成長停止の意味で、完成していない。複数の量子ドット107はピラミッド115の最上に置かれる。図2は、本発明の実施形態に従う半導体素子の概略図である。構造は基板201を具備する。特にこの実施形態GaAs基板では、典型的に300μmあるいは500μmが使用される。緩衝層203は、前記基板の上に覆い被さり、かつ接触している。緩衝層はおよそ500nmのGaAsを具備する。このバッファー層は、エピタキシャルに成長した複数の層を基板に一致させ、かつ基板/バッファーインターフェースを相対的に量子ドットから遠く離しておくため形成される。この実施形態では、成長温度及びAs過圧力は、全ての続く層にとって、同じままである必要がある。ストレッサー層205は、前記バッファー層の上に覆い被さって接触して形成される。ストレッサー層205は、およそ2-20nmのInGaAsを具備する。In濃縮は、20-100の範囲で近似される。ストレッサー層の格子定数は、付加されたInによって増加される。同時に、ストレッサー層は、平坦な層を形成することができるほど十分に厚い必要がある。その後、スペーサ層207は、前記ストレッサー層205の上に覆い被さって接触して、形成される。スペーサ層はGaAsを具備する。スペーサ層は、多くのピット213を形成するために、電子ビームリソグラフィとドライエッチングによって、模様をつけられる。スペーサ層207はパターン層になる。スペーサ層の厚みは、ピットがどのくらい深く作られてもよいかを設定するので、重要である。ピットのエッチングの深さを50nmに制御することができるならば、スペーサ層207の厚みを70nmになるように設計することができる。したがって、これらの値については、ピットの最下段とストレッサー層との間に20nmのGaAsがあるだろう。この実施形態では、量子構造は量子ドットになるだろう。よい質のドットを、再生インターフェースエッチングされた表面上で直接形成することはできない。したがって、15nmのGaAsと同じくらい薄い可能性がある再生バッファー層209が形成される。そのようなバッファー層は、再度成長したドットの高輝度光ルミネセンスを提供すると示された。この実施形態では、エッチピットの深さを引いたスペーサ層の厚さは最小化されるべきである。言いかえれば、y-xは最小であるべきである。その後、量子ドット211は、成長速度0.009ML/秒でInAsの1.6の単層を成長することにより形成される。成長の間に使用されるV/IIIフラックス比は、約800である。ここで、ピットの最下段は、ストレッサー層205の接近により歪むであろう。これによって、ピット213は、再生バッファー層209の表面上のInAs吸着原子を吸収するInAsに関するシンクとして動作する。スペーサ層207のエッチングされていない部分の上に覆い被さる再生バッファー層209の表面上の吸着原子は、著しくより少ない負荷を感じるであろうことに注意するべきである。なぜならそれらはストレッサー層205から遠く離れているためである。成長温度が高いほど、InAs吸着原子の移動距離は大きい。近隣のピットの間の距離を、ゼロに近いエッチングされていない表面上でのドット形成の確率を維持して、拡張することができる。上記のものについては、成長温度は約480度にするべきである。図3は、本発明のさらなる実施形態を示す。任意の不必要な繰り返しを避けるために、同様な参照数字は同様な特徴を示すために使用される。図3の層状構造は、図2に関するその層状構造と同じである。しかしながら、スペーサ層207はストレッサー層205の最上までエッチングされる。言いかえれば、y-x=0、かつ複数のドットは再生バッファーによってのみストレッサー層から分けられる。その後、この層は、再生バッファー層309で大きくなりすぎる。複数の量子ドット311は、図2に関して記述されるのと同じ方法で形成される。図2と3の間の主な差はストレッサー層への接近である。図3は、ドットが再生バッファーによってのみストレッサー層から分けられる場合を示す。図3では、ストレッサー層205の最上部は再生インターフェースである。2つの競合する要件がある。量子ドットの質は、それらがストレッサー層に形成される類似物を改善する。しかしながら、ストレッサー層に典型的に使用される物質システムは、さらなる成長のための再生インターフェースを用意するために使用される洗浄工程でしばしば低下する。例えば、ストレッサー層が内容に100を含めば、ウェーハーをMBEチャンバーに移動する前に再生インターフェースを用意するために使用される薬品によって層が攻撃されるので、ストレッサー層の質は著しく低下するだろう。インジウムは、任意の薬品処理に特に敏感である。実験施設内の洗浄手続きのいくつかは、再生インターフェース表面の酸化、そして次に形成された酸化物の除去に依存する。酸化はそれぞれ、表面材料の約2nmを除去する。したがって、たとえGaAsの数nmがストレッサー層の最上部に残っていても、このGaAsが洗浄手続きの間に酸化によって除去される可能性がある。しかしながら、ドットが形成されるストレッサー層に近いほど、それらはより良くより均一になる。図4は、図2の装置上でのさらなる変形を示す。任意の不必要な繰り返しを避けるために、同様な参照数字は同様な特徴を示すために使用される。この実施形態では、量子構造は量子ドットまたは量子リングのいずれかであってもよい。パターニングする前の装置の層状構造は、図2を参照して記述されたものと同じである。しかしながら、図4では、ピット413は、ピット413の円錐形になるウェット化学エッチングを使用して、エッチングされる。さらに、ピットはストレッサー層205より下にエッチングされる。その後、パターン構造は、再生バッファー層409で大きくなり過ぎる。その後、ドットはピット413に形成される。しかしながら、複数のピットの形状により、ドットは、ピットの頂点に形成されず、ストレッサー層205のすぐ近くのサイドウォール上に形成される。図4bは、ピット1213が引き延ばされた場合の図4aの装置の平面図を示す。この形によって、複数の量子ドット1211が、このケース2で、それぞれのピット1213に形成される。図4cでは、図4aの構造を有する装置のさらなる平面図が示される。図4cの平面図では、ピットは、対称であり、ストレッサー層より下にエッチングされる。この状況で、図4cに示されるように、量子ドットを成長させ、量子リング1215を形成するための試みが行われる。図5は、図2を参照して記述された装置を作るために、製造ステップのフローチャートを詳細に示している。最初に、ステップS501でGaAsバッファーは基板上に形成される。バッファー層は、およそ500ナノメートルの厚さになる。その後、ステップS503でストレッサー層は、前記バッファー層の上に覆い被さり接触して形成される。ストレッサー層は、2-20nmのInGaAsを一般的に含むだろう。In濃縮は、20-100の範囲で近似される。その後、GaAsスペーサ層は、ステップS505で前記ストレッサー層の上に覆い被さって形成される。GaAsスペーサ層は、望ましい深さpfによって設定される厚さと、図2を参照して説明される層の上に形成されるパターンを有する。その後ステップ507で、GaAsスペーサ層は、最初にレジストを供給することによりパターン化される。一般に、パターニングは、これが非常に小さな特徴のパターニングを許可するように、電子ビームリソグラフィを使用して行われる。典型的には、複数の焦げたドットで占められるピットは、20nmから100nmまで変わる直径を持つ。ステップS509では、レジストは電子ビームリソグラフィを使用して露出した。パターンがフォトリソグラフィーマスクを介してレジストに適用されるフォトリソグラフィーも使用することはできるが。フォトリソグラフィーで上記のサイズの特徴を形成することは難しい。したがって、電子ビームリソグラフィが一般に使用される。その後、レジストはステップS511で発展されまた、構造はS513でエッチングされる。図2及び3の構造を製造するために、ドライエッチングが使用される。典型的には、ピットは深さ50nmでエッチングされる。この規模で、ピットのサイドウォールが本当に垂直かどうかを判定するのは難しい。ドライエッチングは好ましくは、これによってピットの側面の大きさが制御され100nmより小さく保たれることが可能になるように、使用される。レジストはステップS515で除去され、構造は、分子線エピタキシーチャンバーへの再入場のためのウェーハーを洗浄するに適した洗浄技術を使用して実験施設内で洗浄される。そのような技術は、化学洗浄に加えて酸素灰化を含んでいてもよい。その後、構造はステップS519でMBEチャンバーへ再導入され、構造がさらなる成長にとって十分に清潔であることを保証するために、構造はステップS521で熱酸化物脱離を許容するために加熱されるだろう。その後、構造はステップS523で水素洗浄され、また構造が十分に清潔であることを保証するために、SIMSSecondaryIonMassSpectroscopy評価は、ウェーハー表面上で、ステップS525で行われるだろう。一旦ウェーハーが十分に洗浄されたことが判定されると、厚さがおよそ15nmであるGaAs再生バッファーはステップS527で形成される。その後、量子ドットは、図2を参照して記述されるように、ステップS529でInAsの1.6の単層を使用して形成される。最後に、GaAsキャッピング層はステップS531で堆積される。キャッピング層の厚さは全く重要ではない。典型的に、275nmが堆積される。この厚さは、これによって大気/半導体インターフェース上のラムダキャビティが、ドットが約950nmで放射するとの仮定を使用して形成されることが可能になるように、使用されるGaAsの屈折率は3.509。図6は、図2~5を参照して記述された製作技術を使用する単一光子源構造を示す。構造は基板601上に形成される。この特別な例では、構造はGaAs基板である。nドープしたバッファー層603は、前記基板609の上に覆い被さりかつ接触している。nドープしたバッファー層603はGaAsを具備するだろう。低分散ブラッグ反射体605は前記バッファー層の上に覆い被さりかつ接触している。低分散ブラッグ反射体は、GaAsとAlAsが交互に重なった層を具備するだろう。次に、キャビティが形成される。キャビティの下層は、InGaAsの2から20nmナノメートルを具備するストレッサー層609である。その後、GaAsを含むスペーサ層611は、ストレッサー層609の上に覆い被さりかつ接触して形成される。その後、スペーサ層611は、多くのピット613を形成するために、図2、3及び5を参照して記述されるように、パターン化される。その後、構造は洗浄され、再生バッファー層図示せずは前記スペーサ層611の上に覆い被さって形成される。その後、量子ドットは、図2、3及び5を参照して記述される方法で前記スペーサ層の上に覆い被さって形成される。キャビティと分散ブラッグ反射体は、ドット放射に従ってとどまるある波長で作動するように設計されている。構造は、モード側面閉じ込めのための微小な柱を形成するためにエッチングされる。量子ドット615は、キャビティ電場の反ノード、及び柱の中心に位置する。その後、GaAsキャッピング層617は、前記再生バッファー層および量子ドット615の上に覆い被さり接触している。キャッピング層617は、キャビティの最上層を提供する。GaAs/AlGaAsの複数の繰り返し層を具備する上部DBRは、前記キャッピング層の上に覆い被さって接触している。最後に、pドープ層619は前記上部DBR618の上に覆い被さって接触して形成される。したがって、構造はp-i-n構造である。それはここに示されないだろう。しかし、p型のコンタクトを柱の最上部に作ることができ、n型のコンタクトを層603に作ることができる。これによって、電場が成長方向に垂直に印加されることを可能にする。そのような単一光子源の操作は、CRLの初期のパターンのGB2380605で以前に述べられている。そのような源は、電気的にあるいは光学的に励起されてもよい。図7は、上記の方法で形成された複数の量子ドットを含むレーザーの概略図である。レーザー構造では、ドットは整列する必要はない。しかしながら、構造内で一定のドット密度を維持し、波長定数のような他の光学的性質を維持することは有益である。構造は図6を参照して説明されたそれに似ている。したがって、任意の不必要な繰り返しを避けるために、同様な参照番号は同様な特徴を示すために使用されるだろう。スペーサ層711はストレッサー層609の上に覆い被さりかつ接触して形成される。スペーサ層711は、複数のピット713を形成するために、図5を参照して説明されたように、模様をつけられる。その後、複数の量子ドットがピット713の各ドットで形成される715。その後、GaAsキャッピング層617は、前記模様がつけられたドット層715に形成される。構造の残りは、図6を参照して記述されるような同じ方法で進む。図6に関しては、コンタクト603及び619によって、電場が、成長方向に垂直に印加されることを可能にする。完成した時の構造は複数の量子ドットを具備する。図8は、検出器として本発明の実施形態に従って制作された装置の概略図を示す。構造は基板801上で形成される。この例において、基板801はGaAsである。その後、nドープされるバッファー層803は、前記基板801の上に覆い被さり接触して形成される。次に、GaAsを具備する下部キャビティ層807が形成される。その後、ストレッサー層809は、下部キャビティ層807の上に覆い被さり接触して形成される。その後、スペーサ層811はストレッサー層809の上に覆い被さり接触して形成される。その後、スペーサ層811は複数のピット813を形成するために模様がつけれられる。その後、構造は、図5を参照して記述されるように、洗浄される。再生バッファー層図示せずが形成され、次に、量子ドットがピット813に形成される。その後、GaAsキャップ層は、量子ドット815の前記第1の層の上に覆い被さってかつ接触して形成される。GaAsの層の後は、第2の量子ドット層816は形成される。ピット813の位置により、第2のドット層816の中の量子ドットは、量子ドット815及び最初のドット層と協調する。その後、GaAsキャップ層は再開し、量子ドット818の第3の層は、形成され、量子ドットのさらなる2つの層と自動的に再び協調する。量子ドットの連続的な層は形成されてもよく、それらのすべては一直線上になるだろう。垂直に整列されるドットにとっては、それらの間でGaAsスペーサの厚みは、40nm以上であるべきでない。このように、垂直に整列したままであるドット層を絶えず作成することは可能である。その後、GaAsキャップ層817は継続し、構造はpドープしたGaAs層819で仕上げられる。コンタクト821はn型基板801に作られ、p型のコンタクト821はp型層819に提供される。その後、電場は量子ドットにわたって印加される。操作の簡単なモードで光子が量子ドットによって吸収される場合、電子及び陽電子のペアは、n及びp型コンタクトに向かって分離する量子ドットで励起される。したがって、複数の光子が装置に入射する場合、電流が流れる。図9は、本発明の実施形態に従う量子レジスター装置を示す。レジスター装置は、図7を参照して説明されるように、量子ドットの単一層を具備する。提案されたレジスターは、量子計算のためのメモリユニットまたは論理ユニットとして使用される。情報はドットに書き込まれ、記憶されそして必要なときに読み出される。レジスター装置はGaAs基板を具備する。n型のGaAs層903は、前記GaAs基板の上に覆い被さり接触している。下部キャビティ層905は、前記nドープされたバッファー層903の上に覆い被さり接触して形成される。下部キャビティ層905はGaAsを具備する。ストレッサー層907は、前記下部キャビティ層905の上に覆い被さり接触して形成される。その後、スペーサ層909は、ストレッサー層907の上に覆い被さり接触して形成される。その後、スペーサ層909は、図8及び図5を参照して記述されるような複数のピット911を形成するために、模様をつけられる。その後、第1の量子ドット層912は、前記量子ドットが前記ピット911で形成するように、形成される。その後、GaAsキャップ層915は、前記第1の量子ドット層912の上に覆い被さり接触して形成される。GaAsキャップ層は、それがpドープされた層917に達するまで、継続する。その後、複数のコンタクト919がpドープされた層917に作られる。複数のゲート919が、複数のピット、したがって複数の量子ドットと協調するために、提供される。ゲートは、単一の量子ドットにおいて閉じ込められた電子レベルの操作を許容するショットキーゲートである。コンタクト921及び923は、源及びドレインとして働く2つの別個のコンタクトである。そのようなレジスターの原理は、ABalandinetalElectronicmaterials29549553で教えられる。図10は、図9の多重層バージョンを示し、整列された量子ドットの複数の層が形成される。任意の不必要な繰り返しを回避するために、同様な参照番号は同様な特徴を示すために使用される。図10の装置では、第1の量子ドット層912は、前記量子ドットが前記ピット911に形成するように、形成される。その後、GaAsキャップ層915は前記第1の量子ドット層912の上に覆い被さり接触して形成される。その後、このGaAsキャップ層915の成長は第2の量子ドット層913を形成するために停止され、第2の量子ドット層913の形成後に、GaAsキャップ層915の成長が再開する。その後、キャップ層の成長は、第3の量子ドット層914を形成するために、もう一度中断される。第1、第2及び第3の量子ドット層は、ピット911及びストレッサー層907へのそれらの接近により整列される。図11は、本発明の実施形態に従う光子源のさらなる例を示す。図11のaは、構造の平面図を示し、図11のbは断面を示す。構造は基板1101上に形成される。犠牲層1103は、前記基板の上に覆い被さり接触している。バッファー層1105は、前記犠牲層1103の上に覆い被さり接触している。ストレッサー層1109は、前記バッファー層1105の上に覆い被さり接触している。スペーサ層1111は、前記ストレッサー層1109の上に覆い被さり接触して形成される。スペーサ層1111は、初期の図を参照して記述されるように、ピット1113で模様がつけられる。その後、量子ドットはMBEによって形成され、量子ドットはピットに並ぶ。その後、量子ドット1115はGaAsキャッピング層1117で覆われる。その後、構造はH1キャビティ1121を囲む六方格子を形成するために模様がつけられる。その後、格子は、エアーホール1119が構造を介して延長し、犠牲層1103に及ぶまで延長するように、エッチングされる。上記の技術の使用によって、H1キャビティの中心に量子ドット1115の位置を正確に決めることは可能である。本発明の実施形態に従う装置は、ストレッサー層を含んでいる半導体構造でエッチングされたナノホール上で成長された高品質量子ドットに関する信頼できる位置決めを許容する。ドットは、ダブルサイト核生成メカニズムdoublesitenucleationmechanism場所の低ポテンシャルエネルギーと歪みにより、ピットの内部でのみ核を形成する。本発明の実施形態に従う装置は、次の長所を持つ。ドットの正確な位置決めを許容すること、ナノホールで核生成された多くのドットに関する制御、ドットの制御可能な光学的性質、及び、ドットの改善された均一性。さらに、本発明の実施形態に従う装置は、他のコンポーネントに容易に統合される可能性がある。ある実施形態は記述されているが、これらの実施形態は、例のみを手段として表されていて、発明の範囲を制限するようには意図されない。実際、ここに記述された新しい装置及び方法は、発明の精神を逸脱することなく作られてもよい。添付クレーム及びそれらの均等物は、そのような形式あるいは変形を補うように意図され、発明の範囲及び精神に含まれる。