"画像の画素に対応するセルと呼ばれる発光素子から構成される複数のラインを備える表示装置上に表示するビデオ画像を処理する方法であって、ビデオフレームの期間が、前記セルが発光のため駆動可能な複数のサブフィールド期間に分割され、サブフィールド期間が、前記複数ラインをライン毎に走査するアドレス期間と、維持期間と、消去期間とに分割され、前記アドレス期間において、アドレス時間が、ライン毎の平均アドレス期間とライン数依存した速度係数とによってライン毎に異なることを特徴とするビデオ画像処理方法。請求項1記載のビデオ画像処理方法であって、サブフィールドSF毎のアドレス期間Tadは、の式により与えられ、ただし、Nは前記表示装置の合計のライン数、Tln,SFはライン毎のアドレス時間をそれぞれ表し、前記Tln,SFは、ラインl毎の平均アドレス時間をTlSF、速度係数と呼ばれるライン番号に依存した関数をfnとしたとき、Tln,SF=TlSF×fnによって定義される、ことを特徴とする方法。請求項2記載のビデオ画像処理方法であって、前記速度係数fnは、速度係数fhnを与えるパネル同質性と、速度係数fpnを与えるプライム処理効率と、速度係数fsnを与える維持期間効率との各特性の少なくとも1つ以上の関数であることを特徴とする方法。請求項3記載のビデオ画像処理方法であって、前記速度係数fnは、プライム処理が各サブフィールドに適用されるとき、に等しいことを特徴とする方法。請求項3記載のビデオ画像処理方法であって、前記速度係数fnは、プライム処理が各サブフィールドに先行して行われないとき、に等しいことを特徴とする方法。請求項2記載のビデオ画像処理方法であって、前記速度係数fnは、放電遅延時間を測定し、全体の速度係数を確定するために前記放電遅延時間の最大値を各ラインに設定することによって、実験的に決定されることを特徴とする方法。請求項2乃至6いずれか一項記載のビデオ画像処理方法であって、前記速度係数fnは、所与のパネル技術に対して一括して決定され、パネル制御装置のメモリに記録されることを特徴とする方法。画像の画素に対応するセルと呼ばれる発光素子から構成される複数のラインと、前記セルを駆動する駆動回路とを備える表示装置上に表示するビデオ画像を処理する装置であって、当該装置は、RGBデータを受信し、平均パワー値を計算する平均パワー測定回路と、各ラインに係る速度係数を格納するメモリを有するPWEPeakWhiteEnhancement制御回路であって、前記計算された平均パワー値を受信し、前記平均パワー値に基づきライン毎の平均アドレス期間を計算し、ラインのアドレス期間が前記ライン毎の平均アドレス期間と前記ラインに係る速度係数とに依存するようにアドレッシング信号を出力するPWE制御回路と、を有することを特徴とする装置。請求項8記載の装置であって、前記メモリは、PROMProgrammableReadOnlyMemoryまたはルックアップテーブルLookUpTableであることを特徴とする装置。本発明の第1の課題としては、より長い維持処理やより多くのサブフィールドが利用できるよう、より高速なアドレス処理によってデッド時間を減少させることにより、パネルの輝度及びまたは画質を向上させること、第2の課題としては、高解像度アドレスドライバの半分においても、単一走査プラズマで必要とされるアドレス時間のさらなる最適化によって、コストを低減すること、あるいは第3の課題としては、現在利用されている動的アドレス方法の代替手段を提供することにある。上記課題を解決するために、本発明は、以下の特徴を有する課題を解決するための手段を採用している。請求項1に記載された発明は、画像の画素に対応するセルと呼ばれる発光素子から構成される複数のラインを備える表示装置上に表示するビデオ画像を処理する方法であって、前記セルが発光動作をしている間に、1つの動画フレームの持続期間を、複数のサブフィールド期間に分割するステップ、及び、サブフィールド期間を、前記複数ラインをライン毎に走査するアドレス期間と、維持期間と消去期間とに分割するステップから成り、前記アドレス期間において、アドレス時間がライン毎に異なることを特徴とするビデオ画像処理方法である。請求項2に記載された発明は、請求項1記載のビデオ画像処理方法において、前記サブフィールド毎のアドレス期間TadSFは、の関係式を満足し、ただし、Nは前記表示装置のライン数、Tln,SFはライン毎のアドレス時間をそれぞれ表し、前記ライン毎のアドレス時間Tln,SFは、ラインあたりの平均アドレス時間をTlSF、速度係数と呼ばれるライン番号に依存した関数をfnとしたとき、Tln,SF=TlSF×fnによって定義される、ところの方法。請求項3に記載された発明は、請求項2記載のビデオ画像処理方法において、前記速度係数fnは、パネル同質性による速度係数fhnと、プライム処理効率による速度係数fpnと、維持期間効率による速度係数fsnとの特性の少なくとも1つ以上からなる関数であることを特徴とする。請求項4に記載された発明は、請求項3記載のビデオ画像処理方法において、前記速度係数fnは、プライム処理が各サブフィールドに適用されるとき、の等式を満足することを特徴とする。請求項5に記載された発明は、請求項3記載のビデオ画像処理方法において、前記速度係数fnは、プライム処理が各サブフィールドに先行して行われないとき、の等式を満足することを特徴とする。請求項6に記載された発明は、請求項2記載のビデオ画像処理方法において、前記速度係数fnは、放電遅延時間DLTを測定し、全体の速度係数を確定するために利用される前期放電遅延時間の最大値を、各ラインに設定することによって、実験的に決定されることを特徴とする。請求項7に記載された発明は、請求項1乃至6のうち、いずれか一項記載のビデオ画像処理方法において、前記速度係数fnは、所与のパネル技術に対して一括して決定され、パネル制御装置の記憶部に記録されることを特徴とする。請求項8に記載された発明は、入力としてRGBデータを受け取り計算をし、平均パワー値を出力する平均パワー測定回路と、入力として前記平均パワー値を受け取る、請求項2に定義されるような各ラインに関する速度係数を記録するための記憶部を有するPWEPeakWhiteEnhancement制御回路とよりなる、表示装置上にビデオ画像を表示するためのビデオ画像処理装置である。請求項9に記載された発明は、請求項8記載のビデオ画像処理装置において、前記記憶部は、PROMProgrammableReadOnlyMemoryまたは参照テーブルLookUpTableであることを特徴とする。上述のように本発明の実施形態によれば、発光のデューティサイクル変調パルス幅変調に基づき、プラズマ表示パネルなどのマトリックスディスプレイに表示される画像の輝度ならびにまたは画質を高めるビデオ画像処理方法及び当該方法を実現するビデオ画像処理装置を提供することができる。本発明の実施の形態について図面とともに説明する。図4において、L1,L2,L3,...,LN-1,LNの各ラインに対応して、アドレスパルスの長さTl,1,Tl,2,Tl,3,...,Tl,n-1,Tl,nが示すように、アドレス期間の長さはライン毎に異なっている。この場合、サブフィールドあたりのトータルのアドレス時間TadSFは、ライン総数をNで表すとき、となる。ここで、Tln,SFは、ラインあたりの平均アドレス時間をTlSFと、速度要因と呼ばれるライン番号nの関数をfnと表したとき、Tln,SF=TlSF×fnとして定義される。このとき、平均アドレス時間TlSFは、例えば表2に示されるような既知の標準的アドレス時間に一致し、同様のルールに従うことになる。ラインあたりのアドレス時間に関して、3種類の依存性がある。すなわち、1パネル同質性依存このパラメータは、パネルはスクリーン全体で同一の動作はしないという事実に関するものである。2プライム処理効率依存性プライム処理は、高速の書き込みを可能とするが、その効率はパネル技術に依存して時間とともに低下する。3維持処理効率依存性書き込み動作の直後に、維持動作が行われる。書き込み動作の効率は、パネルの容量効果と関連しているので、維持動作への遅延に従い変化する。上記各パラメータの影響について以下で詳述される。[パネル同質依存性]図5に示されるように、プラズマパネルは、背面板1の上に隔壁2が設置されることにより形成される。隔壁2は各セルを画成している。データ電極が隔壁間に配置され、RGBの3色をなす発光体3により覆われている。また、シール4が背面板1の両端に設置されている。シール4の高さは、隔壁2よりも高くなるよう形成されている。さらに、プラズマパネルはライン電極を含む前面板5を有する。このような構成において、背面板1上に垂直方向に設置されたデータ電極と、前面板5上に水平方向に設置されたライン走査電極との間の放電により、書き込み動作が行われる。したがって、その放電効率は、隔壁2の高さによって決まる背面板1と前面板5との距離に依存することになる。この距離はパネル上で一定になるよう構成されるべきものであるが、技術上の制約から、そのようになっていない場合もある。実際、背面板1と前面板5との距離は、シール4は隔壁2よりも高いので、その端部においてより大きくなる傾向がある。図6は、このような状況を描いている。図6で示されるように、データ電極と走査電極との距離は、パネル端部において最も大きくなっており、その長さは、シール4の高さに等しくなっている。そして、パネル中央部に進むに従い減少し、中央部で隔壁2の高さに一致し、最小となる。さらに、アドレス時間はその距離に従って増加するので、図7に示されるような、ライン上の各位置での速度係数を与える関数によって、パネル同質性に関する速度係数fhnを表すことができる。この曲線は、480本のラインを有する単一走査WVGAパネルに対して、パネル上のすべてのラインを上から下に次々とアドレスすることによって得られたものである。しかしながら、異なるライン数、逆順序でのアドレス動作、デュアル走査など他の形態が用いられてもよい。[プライム処理効率]一般に、書き込み動作の前には、書き込み処理の向上のために、プライム処理と呼ばれるセルの予備イオン化がなされる。プライム処理では、セルを活性させるために、電荷がセル内部に与えられる。明らかに、電荷は時間とともに減少するので、このプライム処理の効率も時間とともに低下する。すなわち、プライム処理の直後に書き込まれた最初のラインは、最後に書き込まれるラインよりも高速なアドレス処理が可能となる。このため、対応するプライム処理効率に関する速度係数fpnは、図8に描かれるようなグラフとなる。[アドレス処理効率と維持動作]書き込み動作は、後で維持されるセル内部の電荷生成に基づいている。プライム処理にて予備放電される電荷と同様に、維持動作が行われる前に、書き込み電荷も同様に減少する。すなわち、維持期間の直前にある最終ラインは、最初のラインを含む他のラインより、高速でのアドレス処理が可能である。このため、対応する書き込み効率に関する速度係数fsnは、図9に描かれるようなグラフとなる。本発明によると、全体の速度係数は、上述の速度係数の1つ以上の組み合わせとして表すことができる。特に、全体の速度係数は、同一出願人によるWO00/46782での実施例に示されるように、プライム処理が各サブフィールドに先行して行われているかどうかに依存して決定される。プライム処理がサブフィールドに先行して行われているとき、全体の速度係数fPSFnは、上述された3つの速度係数の組み合わせとして、fPSFn=fhn×fpn×fsnのように表すことができる。この全体速度係数は、図10に描かれるようなグラフとなる。一方、プライム処理が各サブフィールドに先行して行われていない場合、全体速度係数fRSFnは、パネル同質性に関する速度係数fhnと書き込み効率に関する速度係数fsnとの2つの組み合わせとして、fRSFn=fhn×fsnのように表すことができる。この全体速度係数は、図11に描かれるようなグラフとなる。明らかに、パネル技術に依存して、前述の速度係数の関数は異なる動作をし、全体速度係数の曲線形状に直接的な影響を及ぼす。さらに、ここで与えられた曲線はすべて、特定の技術に関連した単なる例である。したがって、どのような場合においても、パネル速度の特徴づけは、それぞれの技術及び新たな処理に対してなされる。上記速度係数は、計算により求めることが可能である。しかしながら、全体の速度係数の評価は、理論的というより実証的になされうる。このため、放電遅延時間DLTや書き込み放電ジッタが、プライム処理がなされたサブフィールドとプライム処理がなされていないサブフィールドの両方で、パネルスクリーンに対して測定される。この測定では、書き込み放電中の赤外線放射用の光センサーが使われ、書き込み動作と放電の開始時間との遅延を測定することによって、DLTが求められる。DLTのより悪いケースが、全体の速度係数を決定するために、各ラインに対して測定された方がよい。従来、書き込みと維持のために、ある一定の電圧マージンでパネルスクリーン全体の完全な応答忠実性と同質性が達成されるよう、パネルのアドレス速度が決定される。この測定により、表1や表2に示されるアドレステーブルの作成が可能である。しかしながら、あるモードに対して選ばれたアドレス速度が2.1μs表2におけるAPL=20の第3サブフィールドにおける速度のとき、この速度はワーストケースに対応している。言い換えると、最も遅いラインに対応して決定されている。しかしながら、本発明によれば、各ラインに対して、異なるアドレス速度が得られる。このとき、各ラインの速度は、最も遅いラインの速度が2.1μsになるよう調整されうる。この点に関して、プライム処理がなされたサブフィールドとプライム処理がなされていないサブフィールドの2つのケースで、説明が与えられる。図12は、プライム処理がなされたサブフィールドに関するもので、最終アドレスラインでアドレス速度は最も遅くなるが、平均アドレス速度は2.1μsより速い1.18μsを達成することができる。すなわち、480本のラインに対して、トータルのアドレス期間は1008μsから566μsに改善される。図13は、プライム処理がなされていないサブフィールドに関するもので、最初のアドレスラインでアドレス速度は最も遅くなるが、平均アドレス速度は2.1μsより速い1.42μsを達成することができる。すなわち、480本のラインに対して、トータルのアドレス期間は1008μsから682μsに改善される。前述のように、ここでの数値はすべて説明を簡単化するための例として、便宜上用意されたものである。その結果はパネル技術に直接関係するものなので、注目されるべきものである。図14は、本発明を実現するためのビデオ画像処理装置に関するブロック図である。このタイプの装置は、PCT出願WO00/46782で与えられたものと同じである。当該ビデオ画像処理装置は、ビデオデガンマ回路10を有する。このビデオデガンマ回路10からのRGBデータは、平均パワー値APLを計算するための平均パワー測定回路11で解析される。解析された平均パワー値は、PWEPeakWhiteEnhancement制御回路12に供給される。ここで、平均パワー値APLは以下の式に従って算出される。ただし、Mは画素数を表す。PWE制御回路12は、参照テーブルLUT内の内部パワーレベルモード表を参照し、その他の処理回路のための選択されたモード制御信号を直接生成する。PWE制御回路12は、利用されるべき維持テーブルとサブフィールドエンコードテーブルCODINGとを選び、さらに、フレームメモリ14へのRGB画素データの書き込み制御WR、フレームメモリ14からのRGBサブフィールドデータの読み込み制御RD、直列から並列への変換回路15の制御SPを行う。最終的に、PWE制御回路12は、PDP駆動回路を駆動するのに必要なSCANパルスとSUSTAINパルスを生成する。またこのとき、LUT16から、パネルの各ラインに対してアドレス信号の長さアドレス速度が得られる。2つのフレームメモリが必要とされる。データの書き込みは、画素毎になされるが、その読み込みはサブフィールド毎になされる。第1サブフィールドを完全に読み込むためには、フレーム全体がメモリの中になければならない。実用上、誤ったデータの読み込みを避けるために、2つのフレームメモリの一方は書き込みに、他方は読み込みに使われる。コストの観点から、最適な構造としては、この2つのフレームメモリは同一のSDRAMSynchronousDynamicRandomAccessMemoryに設置されうる。またこの2つのフレームメモリへのアクセスは、時分割されて行われる。本発明によるすべてのパラメータは、与えられたパネル技術に対して、一括して計算され、プラズマ用ICのPROMまたはLUTに記憶される。"