"ドットマトリクス液晶を駆動するLCDドライバと、LCDドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶を制御するLCDコントローラと、前記LCDコントローラに備え、2のN乗階調を出力する為に備えた1ピクセルNビットで構成する表示用RAMと、表示用RAMに記憶されたピクセル毎の表示データを、前記LCDドライバを制御する出力レベルに変換する階調パレットテーブルと、前記LCDコントローラと1バイト単位のバス幅で構成された第1の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するCPUを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白黒の1ピクセル1ビットで表す1フレーム1画面の表示データを格納するフレームバッファRAMと、前記フレームバッファRAMの表示データを順次取得し、1回のデータ送信で送られるピクセル数に対応する本数の第2の出力ポートと、上記いずれの1ビットの意味かを切り替えるフラグ出力である第3の出力ポートを備え、前記第2の出力ポートの各出力線は、前記表示用RAMの各ピクセルのNビットのいずれかに表示データが入力されるように、第1の出力ポートの中のNビット本以上の間隔を離した位置の出力線に対し各々ワイヤードOR配線して接続され、前記CPUが前記フレームバッファRAMから表示データを取得し、第2の出力ポートから連続したピクセルの表示データが出力されると、1ビット表示データがNビット幅に拡張されて液晶コントーラの表示用RAMに入力され、前記階調パレットテーブルは、前記第2の出力ポートまたは第3の出力ポートのデータに応じて、少なくとも3値3階調のデータにデータ変換するように設定され、前記第2の出力ポート又は第3の出力ポートで設定されるビットを含むNビットデータに基づいてデータ変換する液晶制御装置。前記フレームバッファRAMの表示データを前記第2の出力ポートより最上位または最下位のピクセルデータから順次送信し、白または黒のデータで1フレーム分の第1の表示データをLCDコントローラへ送信した後、前記CPUは前記第3の出力ポートからフラグ出力を送信すると共に中間階調と白または黒の2値で表現したデータを送信し、前記1フレーム分の第1の表示データの少なくとも一部に中間階調と白または黒の2値2階調で表現された第2の表示データを送信することで、少なくとも3値3階調の表示制御を行う請求項1に記載の液晶制御装置。前記フレームバッファRAMの表示データを前記第2の出力ポートより最上位または最下位のピクセルデータから順次送信し、中間階調と白または黒のデータで1フレーム分の第1の表示データをLCDコントローラへ送信した後、前記CPUは前記第3の出力ポートからフラグ出力を送信すると共に白と黒の2値で表現したデータを送信し、前記1フレーム分の第1の表示データの少なくとも一部に白と黒の2値2階調で表現された第2の表示データを送信することで、少なくとも3値3階調の表示制御を行う請求項1に記載の液晶制御装置。前記フレームバッファRAMに格納される表示データは、前記CPUによって取得され、前記フレームバッファRAMの最小アドレスの最上位ビットから順番にビットシフト処理を行い、順次第2の出力ポートに表示データ出力し、1フレーム分の表示データを送信する請求項1~3のいずれか1項に記載の液晶制御装置。前記フレームバッファRAMに格納される表示データは、前記CPUによって取得され、前記フレームバッファRAMの最大アドレスの最下位ビットから順番にビットシフト処理を行い、順次第2の出力ポートに表示データ出力し、1フレーム分の表示データを送信する請求項1~3のいずれか1項に記載の液晶制御装置。前記従来の構成では、1ピクセル1ビットの画像データをROMに記憶し、NビットのAND回路で構成されたデータ拡張部により、2のN乗階調にデータ拡張することで、ROMに記憶するデータ容量を小型化し、ROM容量の低減を行い、コスト低減をすることが可能となる。しかしながら、Nビット幅に拡張した画像データを記憶するDRAMの容量は削減できない為、大きな容量のDRAMを設ける必要があり、コストが増加してしまう問題があった。また、非特許文献1のようなLCDコントローラを使用する場合、数KB~数十KB程度のRAM内蔵の1チップ構成のマイクロコンピュータ以下、マイコンにおいて、前記RAMに1フレームの画像データを格納するフレームバッファRAMを構成すると、必要なフレームバッファサイズは、フレームサイズ:縦ドット×横ドット×Nビット2の5乗階調/8[Byte]となる。そのため、液晶制御に必要な階調表示が何階調であっても2階調、4階調であっても、液晶コントーラの表示用RAMの階調サイズこの場合、1ピクセル5ビットの32階調サイズで固定のフレームバッファRAMを用意する必要があり、1チップのマイコンの内蔵RAMを大きくする必要があり、コストが高くなるという課題があった。本発明は、1チップのマイコンの内蔵RAMでフレームバッファRAMを構成する場合において、液晶コントーラの表示用RAMの階調サイズに影響されずに、階調表示を実現すると共にROM容量とフレームバッファRAM容量を小型化し、低コストの液晶制御装置を実現することを目的とする。ドットマトリクス液晶を駆動するLCDドライバと、LCDドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶表示を制御するLCDコントローラと、前記LCDコントローラに備え、2のN乗階調を出力する為に備えた1ピクセルNビットで構成する表示用RAMと、表示用RAMに記憶されたピクセル毎の表示データを、前記LCDドライバを制御する出力レベルに変換する階調パレットテーブルと、前記LCDコントローラと1バイト単位のバス幅で構成された第1の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するCPUを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白黒の1ピクセル1ビットで表す1フレーム1画面の表示データを格納するフレームバッファRAMと、前記フレームバッファRAMの表示データを順次取得し、1回のデータ送信で送られるピクセル数に対応する本数の第2の出力ポートと、上記いずれの1ビットの意味かを切り替えるフラグ出力である第3の出力ポートを備え、前記第2の出力ポートの各出力線は、前記表示用RAMの各ピクセルのNビットのいずれかに表示データが入力されるように、第1の出力ポートの中のNビット本以上の間隔を離した位置の出力線に対し各々ワイヤードOR配線して接続され、前記CPUが前記フレームバッファRAMから表示データを取得し、第2の出力ポートから連続したピクセルの表示データが出力されると、1ビット表示データがNビット幅に拡張されて液晶コントーラの表示用RAMに入力され、前記階調パレットテーブルは、前記第2の出力ポートまたは第3の出力ポートのデータに応じて、少なくとも3値3階調のデータにデータ変換するように設定され、前記第2の出力ポート又は第3の出力ポートで設定されるビットを含むNビットデータに基づいてデータ変換する液晶制御装置を構成したものである。このように液晶制御装置を構成することで、CPUがフレームバッファRAMの表示データを順次取得し、1回のデータ送信で送られるピクセル数に対応する本数の第2出力ポートのワイヤードOR配線により、表示用RAMの各ピクセルのNビットのいずれかにデータを入力するので、各ピクセルが0か1以上をセットすることができ、2階調白または黒表現で表示させることができ、続いて、中間階調の画像データを送信し、いずれの1ビットの意味かを切り替えるフラグ出力である第3の出力ポートのワイヤードOR配線により、各ピクセルのNビットのいずれかのビットにデータを入力することで、前記第2の出力ポートで入力された値とは異なる1以上の値に変更することができるようになり、入力するフラグビット数と階調パレットテーブルの設定値に応じて、少なくとも3値3階調のデータを表現できるようになる。本発明によれば、フレームバッファRAMやROMに格納する表示データを2値0と1で表現しても、3階調以上の表示ができるようになり、ROM,フレームバッファRAM容量を抑え、安価な構成で中間階調表示を実現するという効果がある。第1の発明は、ドットマトリクス液晶を駆動するLCDドライバと、LCDドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶表示を制御するLCDコントローラと、前記LCDコントローラに備え、2のN乗階調を出力する為に備えた1ピクセルNビットで構成する表示用RAMと、表示用RAMに記憶されたピクセル毎の表示データを、前記LCDドライバを制御する出力レベルに変換する階調パレットテーブルと、前記LCDコントローラと1バイト単位のバス幅で構成された第1の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するCPUを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白黒の1ピクセル1ビットで表す1フレーム1画面の表示データを格納するフレームバッファRAMと、前記フレームバッファRAMの表示データを順次取得し、1回のデータ送信で送られるピクセル数に対応する本数の第2の出力ポートと、上記いずれの1ビットの意味かを切り替えるフラグ出力である第3の出力ポートを備え、前記第2の出力ポートの各出力線は、前記表示用RAMの各ピクセルのNビットのいずれかに表示データが入力されるように、第1の出力ポートの中のNビット本以上の間隔を離した位置の出力線に対し各々ワイヤードOR配線して接続され、前記CPUが前記フレームバッファRAMから表示データを取得し、第2の出力ポートから連続したピクセルの表示データが出力されると、1ビット表示データがNビット幅に拡張されて液晶コントーラの表示用RAMに入力され、前記階調パレットテーブルは、前記第2の出力ポートまたは第3の出力ポートのデータに応じて、少なくとも3値3階調のデータにデータ変換するように設定され、前記第2の出力ポート又は第3の出力ポートで設定されるビットを含むNビットデータに基づいてデータ変換する液晶制御装置を構成したものである。そして、CPUがフレームバッファRAMの表示データを順次取得し、1回のデータ送信で送られるピクセル数に対応する本数の第2出力ポートのワイヤードOR配線により、表示用RAMの各ピクセルのNビットのいずれかにデータを入力するので、各ピクセルが0か1以上をセットすることができ、2階調白または黒表現で表示させることができ、続いて中間階調の画像データを送信する時、いずれの1ビットの意味かを切り替えるフラグ出力である第3の出力ポートのワイヤードOR配線により、各ピクセルのNビットのいずれかのビットにデータを入力することで、前記第2の出力ポートで入力された値とは異なる1以上の値に変更することができるようになり、階調パレットテーブルの設定値に対応させた、少なくとも3値3階調の色を表現できるようになる。また、ROMやフレームバッファRAMには、2値表示データを格納するので、データ容量を抑制でき、安価な構成で、3階調以上の液晶制御装置を実現できるようになる。第2の発明は、第1の発明において、前記フレームバッファRAMの表示データを前記第2の出力ポートより最上位または最下位のピクセルデータから順次送信し、白または黒のデータで1フレーム分の第1の表示データをLCDコントローラへ送信した後、前記CPUは前記第3の出力ポートからフラグ出力を送信すると共に中間階調と白または黒の2値で表現したデータを送信し、前記1フレーム分の第1の表示データの少なくとも一部に中間階調と白または黒の2値2階調で表現された第2の表示データを送信することで、少なくとも3値3階調の表示制御を行うものである。そして、第2の出力ポートより、白また黒で表現される表示データをLCDコントローラに1フレーム分転送し、その後、第3の出力ポートからフラグ出力を送信し、1フレームの一部に中間階調と白または黒の2値2階調で表現された表示データを送信、上書きすることで、合成した3値3階調での表示ができるようになり、部分的に中間階調を表示する液晶制御装置を構成できる。第3の発明は、第1の発明において、前記フレームバッファRAMの表示データを前記第2の出力ポートより最上位または最下位のピクセルデータから順次送信し、中間階調と白または黒のデータで1フレーム分の第1の表示データをLCDコントローラへ送信した後、前記CPUは前記第3の出力ポートからフラグ出力を送信すると共に白と黒の2値で表現したデータを送信し、前記1フレーム分の第1の表示データの少なくとも一部に黒と白の2値2階調で表現された第2の表示データを送信することで、少なくとも3値3階調の表示制御を行うものである。そして、第2の出力ポートより、中間階調と白または黒で表現される表示データをLCDコントローラに1フレーム分転送し、その後、第3の出力ポートからフラグ出力を送信し、1フレームの一部に黒または白の2値2階調で表現された表示データを送信、上書きすることで、合成した3値3階調での表示ができるようになり、部分的に黒または白を表示する液晶制御装置を構成できる。第4の発明は、第1から第3のいずれかの発明において、前記フレームバッファRAMに格納される表示データは、前記CPUによって取得され、前記フレームバッファRAMの最小アドレスの最上位ビットから順番にビットシフト処理を行い、順次第2の出力ポートに表示データ出力し、1フレーム分の表示データを送信するものである。そして、左上のピクセルの表示データを、フレームバッファRAMの最小アドレスの最上位ビット側から順番に配置し、最小アドレスの最上位ビット側から表示データを送信するように構成すると、前記フレームバッファRAMのアドレス位置を順番にインクリメントしながら表示データを取得し、1フレームデータを左上から右下のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。第5の発明は、第1から第3のいずれかの発明において、前記フレームバッファRAMに格納される表示データは、前記CPUによって取得され、前記フレームバッファRAMの最大アドレスの最下位ビットから順番にビットシフト処理を行い、順次第2の出力ポートに表示データ出力し、1フレーム分の表示データを送信するものである。そして、左上のピクセルの表示データを、フレームバッファRAMの最小アドレスの最上位ビット側から順番に配置し、最大アドレスの最下位ビット側から順番に表示データを送信するように構成すると、前記フレームバッファRAMのアドレス位置を順番にデクリメントしながら表示データを取得し、1フレームデータを右下から左上のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。実施の形態1図1は本発明の実施の形態1における液晶制御装置のシステム構成図である。図2は液晶制御装置の機能を示すブロック構成図である。図1、図2を用いて本実施の形態1の構成を説明する。図1において、液晶制御装置は、マイコン101、LCDドライバコントローラIC102、LCD103の3つの部品で構成される。マイコン101はROM、RAM、CPUを内蔵する1チップマイコンである。内蔵するRAMの一部に、表示データを一時的に格納するフレームバッファRAMを構成する。マイコン101は、LCDドライバコントローラIC102のLCDコントローラ104に対し制御信号、制御命令、表示データを送信し、送信された表示データは、LCD103に表示するデータを格納するRAMである表示用RAM105に格納される。表示用RAM105は、LCD103のフレームサイズ画面サイズ×Nビット2のN乗階調分の容量を備える。LCDコントローラ104は、表示用RAM105に格納された表示データに応じて、LCDドライバ106にデータを送り、LCDドライバ106は、LCD103のドットマトリクスで構成された液晶素子一つ一つに対して順次駆動する電圧を供給し、LCD103に所望の表示データを表示する。LCD103は、フレームサイズ画面サイズ分、例えば横240×縦128の場合、240×128=30720ピクセル画素の液晶素子で構成される。LCDドライバ106は、表示用RAM105の表示データに基づき継続的にLCD103に駆動電圧を供給することで、LCD103に表示データが表示される。LCDドライバコントローラIC102は、LCDコントローラ機能、LCDドライバ機能が1つのICで構成されたものであり、小型のドットマトリクス液晶を駆動するICとして良く利用される。なお、本実施の形態では、機能が一体化したLCDドライバコントローラIC102を用いて説明するが、LCDコントローラとLCDドライバは別々に設けてもよい。次に図2を用いて、本実施の形態1の液晶制御装置の内部構成を説明する。マイコン101には、CPU201、ROM202、RAM203、RAM203の一部にフレームバッファRAM204、I/Oコントローラ205を備え、これらを協働させマイコン101を機能させている。CPU201は、中央演算処理装置である。後述のROM202やRAM203からプログラムの命令やデータを読み出し、LCD103に表示する表示データを加工、演算し、RAM203のフレームバッファRAM204に格納する。具体的には、ROM202の画像データ、ビットマップフォントデータをCPU201で読み出し加工し、後述のフレームバッファRAM204の所望のアドレスにデータを書き込む。これを複数回繰り返し、フレームバッファRAM204上にフレームデータ1画面データを作成する。ROM202は、プログラムの命令、データ及び表示データを格納する。ROM202は、1度しか書き込みが不可なROMでも書換え可能なFLASHROMのいずれであっても構わない。RAM203は、プログラムで使用する設定データや表示データなどを格納する。またRAM203には、1ピクセル1ビットで構成したフレームバッファRAM204を備える。例えば、240×128ドットの場合、3840バイトのフレームバッファRAM204を確保する。RAM203は、SRAMでもDRAMでも構わない。フレームバッファRAM204は、マイコン101がLCD103で表示するフレームデータを一時的に格納する為のバッファRAMである。CPU201は、ROMに格納された画像部品データを必要数取得し加工演算し、表示させたいフレームデータ1画面データをフレームバッファRAM上に作成し格納する。CPU201は、LCD103に表示させるフレームデータ1画面データを継続して作成し、LCD103へ表示させることでLCD103に絶えず表示データを表示させる。I/Oコントローラ205は、マイコン101のIOポートを制御する制御装置である。I/Oコントローラ205には、LCDドライバコントローラIC102を制御するA0:レジスタセレクト、CS:チップセレクト、WE:ライトイネーブル、RE:リードイネーブル、RST:リセットの5本の制御信号出力と、8本の制御バスである制御バスポート206P1:ポート1、第1の出力ポートに相当、表示データを出力する2本の表示データポート207P2:ポート2、第2の出力ポートに相当、切替フラグ出力である2本の切替フラグポート208P3:ポート3、第3の出力ポートに相当が接続されている。前記出力ポートの出力信号を協働させ、LCDドライバコントローラIC102を制御し、LCD103へ表示データを表示させる。A0:レジスタセレクトは、送信データが、LCDドライバコントローラIC102への制御命令か制御データかを切り替える。CS:チップセレクトは、LCDドライバコントローラIC102へのチップ選択信号である。Lアクティブの場合、Lに設定し、LCDドライバコントローラIC102へ制御命令、制御データ送信を行う。WE:ライトイネーブルは、送信する制御命令または制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、送信する制御命令または制御データをLCDドライバコントローラIC102へ取り込む。WE:ライトイネーブルは、マイコン101に受信する制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、受信する制御データをLマイコン101へ取り込む。RST:リセットは、LCDドライバコントローラIC102へのリセット信号である。Lアクティブの場合、Lに設定しLCDドライバコントローラIC102のレジスタ設定をクリアし、リセットを行う。制御バスポート206は、P1ポート1:P10~P17で形成される。制御バスポート206は、8本の出力ポートで構成され、D7~D0の8ビットに8ビットの制御命令や制御データをセットし出力する。表示データポート207は、P2ポート2:P20~P27で形成される。表示データポート207は、マイコン101の出力ポートの最上位ビット側から2本のポートを使用し、フレームバッファRAM204に格納するフレームデータ1画面データを順次取得し、ビットシフト処理を行いながら、LCDドライバコントローラIC102へ出力し送信する。また、表示データポート207の各出力ポートは、制御バスポート206の所定位置にワイヤードOR配線される。表示データポート207の連続する2ピクセルを、制御バスポート206の各ピクセルの最上位ビットビット3に接続している。本実施の形態の場合、4ビット幅のピクセルの為、4ビット幅を離して各ピクセルにデータが入力されるように接続している。すなわち、Nビット階調の場合、Nビット幅もしくはNビット以上の幅を離して接続する。このワイヤードOR配線により、ソフト処理によりビットシフト処理した後に、データ転送せずに済む為、マイコン101の処理速度が向上する。動作の詳細は後述する。なお、表示データポート207が出力するタイミングにおいては、CPU201により制御バスポート206のOR配線されている出力端子は、入力設定等に切替えることで出力値の衝突を回避する。また制御バスポートの接続ポート側から出力する場合は、その逆に切り替える。切替フラグポート208は、P3ポート3:P30、P31で形成される。切替フラグポート208は2本のポートを使用し、それぞれピクセルごとに決定される制御バスポート206の所定位置にワイヤードOR配線される。切替フラグポート208は、中間階調色グレーを含む2値画像データを送信する場合に、フラグON1入力する。それ以外はフラグOFF0入力に設定する。またLCDドライバコントローラIC102の各ピクセルのビット2に接続され、当該ビットに色指定切替のフラグ情報をセットする。このフラグ情報によりビット3にセットされる1の表示データが黒なのか中間階調色なのかを判定する。なお切替フラグポート208が出力するタイミングにおいては、CPU201により制御バスポート206のOR配線されている出力端子は、入力設定に切替えるHi-Z:ハイインピーダンスに設定することで出力値の衝突を回避する。LCDドライバコントローラIC102のI/Fバスコントローラ209は、マイコン101のから入力される制御信号や、制御バスポートの制御命令、制御データやフレームバッファRAM204から転送される表示データを取得する。各制御信号に応じて、表示データを順次取得し、表示用RAM105に順次格納する。階調パレットテーブル210は、表示用RAM105に格納されたピクセル毎の表示データを、例えば1ピクセル4ビットの場合、0~152の4乗:16階調のインデックス値に対して、LCDドライバ106が液晶駆動する駆動電圧レベルに変換する。LCDドライバ106は、セグメントドライバ211とコモンドライバ212で構成される。それぞれLCD103の240セグメントをセグメントドライバ211で駆動し、128コモンをコモンドライバ212で駆動しピクセル単位の液晶素子を駆動している。次に、本実施の形態1のフレームバッファRAM204に2値で格納した表示データを、4ビット階調の表示用RAM105に合わせて表示データを変換し、一部の表示データを中間階調グレーで送信し、階調パレットテーブル210により、3階調表示を行う動作、作用について図3を用いて説明する。図3は、本実施の形態1の中間階調の表示制御を示すフローチャートである。CPU201は、ROM202により画像データを取得し、データを加工してフレームバッファRAM204の所定位置アドレスを指定して画像データをセットする。そして前記制御を何回か行い、1フレームデータ1画面データを作成するS301。なお、本実施の形態1では、安価なマイコン101を想定している為、フレームバッファRAM204はマイコン101のRAM203内に形成しているが、マイコン101の外部に設けてもよい。フレームバッファRAM204に作成された1フレーム1画面データは、P2ポート2207を用いて送信する。具体的には図4に示すように、P2ポート2の上位ビット側から2ビットP27、P26で、2ピクセル分をセットし、ワイヤードOR配線401、402を介して、マイコン101からLCDドライバコントローラIC102へデータを送信する。この時、制御バスポート206P1:ポート1とOR配線されているP17、P13はマイコン101の設定で、入力設定に切り替えている為Hi-Zハイインピーダンス状態にしている為、同一配線上に接続されている出力ポートの衝突を回避している。同時に制御バスポート206P1:ポート1のデータがセットされない出力端子は0がセットされる。表示データポート207P2:ポート2の出力端子P25-P20は未接続端子である。そして、フレームバッファRAM204に作成された1フレーム1画面データ1の左上のピクセルデータから順番にビットシフト処理を行いながら、左下の最後のピクセルデータまで2ピクセルごとに順次送信する。また、ワイヤードOR配線構成により、1ピクセル1ビットのデータが、1ピクセル4ビットの表示データに変換され、I/Fバスコントローラ209を介して、表示用RAM105に順次セットされる。本実施の形態では、各ピクセルの最上位ビットビット3に、表示データをセットするS302、S303。制御バスポート206P2:ポート2の送信により、白黒2階調で表現した表示データがLCDコントローラドライバIC2に送信される。この時、ピクセル0、1において、それぞれ白表示の場合、501の設定となる。同様に黒表示の場合、502の設定となる。次に、1フレームデータ1画面データの一部分のエリアに対して、中間階調グレー表示を行う制御を行う。通常、黒を指定する表示データを、中間階調グレー表示に変更する為、中間階調表示に切り替える為のフラグ出力である切替フラグポート208P3:ポート3をH出力するフラグON。送信される色は、中間階調グレーと白である。CPU201は、中間階調グレー表示用の画像データをRAM203またはROM202またはフレームバッファRAM204から取得する。この時、画像データの左上のピクセルデータから順番にビットシフト処理を行いながら、左下の最後のピクセルデータまで2ピクセルごとに順次取得し、P2ポート2207を用いて送信する。この時、同時に、中間階調グレー表示の画像データの表示する所定位置アドレスを指定して、表示データを順次送信し、前記白黒2値で設定された1フレームデータ1画面データが格納された表示用RAM105の一部のエリアに上書きセットされるS304。この時、図6のように、P3ポート3208の切替フラグポートをH出力フラグONにした状態で、P2ポート2207のワイヤードOR配線401、402により、中間階調グレーの画像データが送信される。この時、ピクセル0、1において、それぞれ白表示の場合、図5の503の設定となる。切替フラグ情報がセットされるビット位置がH、すなわち1が設定され、P2ポート2207のワイヤードOR配線401、402により、最上位ビットに0がセットされる。同様に、それぞれ中間階調グレー表示の場合、図5の504の設定となる。切替フラグ情報がセットされるビット位置がH、すなわち1が設定され、P2ポート2207のワイヤードOR配線401、402により、最上位ビットに1がセットされる。そして、表示用RAM105に設定された1フレーム1画面データは、階調パレットテーブル210により、LCDドライバ106の出力レベルに変換される。階調パレットテーブル210の設定値を図7に示す。前述のとおり、表示用RAM105に設定した表示データの各ピクセルの値インデックス値を、LCDドライバの制御レベルに変換する為、階調パレットテーブル701を使用する。各ピクセルの表示データのビット3は、表示データポート207P2:ポート2で設定される。ビット2は、中間階調用の切替フラグビットとして切替フラグポート208P3:ポート3で設定される。ピクセルのインデックス値0と4は、表示色白に設定され、LCDドライバの制御レベルをALLOFFレベル0レベル/16階調で駆動する。また、ピクセル値インデックス値8は、表示色黒に設定され、LCDドライバの制御レベルをALLONレベル16レベル/16階調で駆動する。そしてピクセル値インデックス値12は、表示色グレー中間階調に設定され、LCDドライバの制御レベルの一例として、10レベル/16階調で駆動し、LCD103にフレームデータを3階調で表示するS306。このように、本実施の形態によれば、CPU201がフレームバッファRAM204の表示データを順次取得し、1回のデータ送信で送られるピクセル数に対応する本数の表示データポート207P2:ポート2のワイヤードOR配線により、表示用RAM105の各ピクセルの4ビットのいずれかにデータを入力するので、各ピクセルが0か1以上をセットすることができ、2階調白または黒表現で表示させることができるようになる。加えて、いずれの1ビットの意味かを切り替えるフラグ出力である切替フラグポート208P3:ポート3の出力ポートのワイヤードOR配線により、各ピクセルのNビットのいずれかのビットにデータを入力することで、表示データポート207P2:ポート2で入力された値とは異なる1以上の値に変更することができるようになり、階調パレットテーブルの設定値に対応させた、少なくとも3値3階調の色を表現が可能となる。また、ROM202やフレームバッファRAM204には、2値表示データを格納するので、データ容量を抑制できるので、8ビットマイコンなどの1チップマイコンを利用した安価な構成で、3階調以上の液晶制御装置を実現可能になる。また、表示データポート207P2:ポート2により、白また黒で表現される表示データをLCDコントローラに1フレーム分転送し、その後、切替フラグポート208P3:ポート3の切替フラグポートからフラグ出力を送信し、1フレームの一部に中間階調と白または黒の2値2階調で表現された表示データを送信、上書きすることで、合成した3値3階調での表示ができるようになり、部分的に中間階調を表示する液晶制御装置を構成が可能となる。また、表示データポート207P2:ポート2により、中間階調と白または黒で表現される表示データをLCDコントローラに1フレーム分転送し、その後、切替フラグポート208P3:ポート3の切替フラグポートからフラグ出力を送信し、1フレームの一部に白または黒の2値2階調で表現された表示データを送信、上書きする構成も可能である。また同様に、合成した3値3階調での色表示ができるようになり、部分的に黒または白を表示する液晶制御装置が実現できるよりになり、利用性が高まる。また、左上のピクセルの表示データを、フレームバッファRAM204の最小アドレスの最上位ビット側から順番に配置し、最小アドレスの最上位ビット側から表示データを送信するように構成すると、前記フレームバッファRAM204のアドレス位置を順番にインクリメントしながら表示データを取得し、1フレームデータを左上から右下のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。また、左上のピクセルの表示データを、フレームバッファRAM204の最小アドレスの最上位ビット側から順番に配置し、最大アドレスの最下位ビット側から順番に表示データを送信するように構成すると、前記フレームバッファRAM204のアドレス位置を順番にデクリメントしながら表示データを取得し、1フレームデータを右下から左上のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。なお、中間階調色の制御レベルは限定されるものではなく、LCDドライバ106で設定可能な最小レベルと最大レベルの中間レベルであればどの設定値でも構わない。そして、表示用RAM105に設定された表示データ値より、階調パレットテーブル210で変換された制御レベルに応じて、LCD103の各ピクセルの液晶素子を駆動することにより、白、黒、グレー中間階調の3色3階調の階調表示制御を行う。なお、本実施の形態では、4ビット階調の表示用RAM105を備えるLCDドライバコントローラIC102で説明したがこれに限定されるものではなく、5ビット階調であってもよい。また、8ビット1バイト2ピクセルの表示用RAM105構成を用いて説明したが、ピクセルの割り当て方に限定されるものではなく、16ビット3ピクセル5ビット32階調などであってもよく、表示データポート207P2:ポート2のワイヤードOR配線を接続する間隔を、Nビット幅この場合、5以上離して接続することで同様に構成できる。また、制御バスポート206P1:ポート1のバス構成として8ビットバスで説明したが16ビットバスでも同様に構成可能である。16ビット3ピクセル5ビットの場合、表示データポート207P2:ポート2は3本になり、各々5ビット幅離してワイヤードOR配線される。また、切替フラグポート208P3:ポート3は2本で構成して説明したが、1回で転送される各ピクセル本実施の形態の場合は、2ピクセルに各々データをセットする構成であればよい。またLSB側の2本のポートを用いたように説明したがビット位置には依存しない。また、フレームバッファRAM204のフレームデータ1画面データの1画面分の表示データの左上のピクセルデータから右下のピクセルデータまで順番に送信するように説明したが、右下から左上に順番に送信してもよい。また、フレームバッファRAM204のアドレスの最小アドレスも最上位ビットから送信するようにしてもよいし、最大アドレスの最下位ビットから送信してもよい。また、本実施の形態では、中間階調色として1色のみを制御するように切替フラグポート208P3:ポート3の1本の切替フラグポートを制御したが、複数本で構成することもでき、中間階調色を増やすことが可能である。また、表示用RAM105、液晶画面サイズとして240×128ドットで説明したがこれに限定されない。マイコン101は主として8ビットマイコンや16ビットマイコンなどの処理能力が低いマイコンを想定するが、32ビット以上の高処理能力のマイコンであっても同様に構成できる。階調パレットテーブル701のインデックス値は、0、4、8、12の使用する値のみ設定したものを説明したがこれに限定されない。また、表示データポート207P2:ポート2、切替フラグポート208P3:ポート3とLCDドライバコントローラIC102の接続するビット位置は、それぞれ各ピクセルのビット3、ビット2に接続した構成で説明したが、各ピクセルに表示データまたは切替フラグ出力が入力できる構成であればよく、接続するビット位置には依存しない。"