映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるSoCSystem-on-a-Chipと、前記SoCから入力された再生処理後の映像信号に対して、この映像信号を表示手段の画面の画素数に合致した映像信号に変換するためのスケーリング処理を含む画像処理を行って、前記表示手段に出力するスケーラと、前記SoCを動作させるためのプログラムを格納した、パラレルデータ転送可能なメモリとを備えた映像再生装置において、前記メモリの接続先を、前記SoCと前記スケーラのいずれかに切り換えるためのメモリ接続先切換手段をさらに備え、前記メモリは、前記SoCを動作させるためのプログラムに加えて、前記スケーラの設定用のパラメタを格納することを特徴とする映像再生装置。前記メモリは、パラレルデータ転送可能なフラッシュメモリであることを特徴とする請求項1に記載の映像再生装置。前記メモリは、パラレルデータ転送可能なNAND型フラッシュメモリであることを特徴とする請求項2に記載の映像再生装置。前記メモリ接続先切換手段は、半導体素子から構成されたバススイッチを有することを特徴とする請求項1乃至3のいずれか一項に記載の映像再生装置。ところが、上記図3で説明したI2C通信用シリアルデータ転送用の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置では、スケーラ設定用のパラメータのデータ量が、シリアルデータ転送で送信するには多過ぎるため、スケーラの設定が完了して、表示装置に映像信号を出力すること出画ができるようになるまでに、時間がかかるという問題があった。なお、上記特許文献1に記載された発明では、上記の問題を解消することはできない。本発明は、上記課題を解決するものであり、従来のI2C通信用シリアルデータ転送用の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラに高速に送信することができるようにして、スケーラの設定に要する時間を短縮することが可能な映像再生装置を提供することを目的とする。上記課題を解決するために、請求項1の発明は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるSoCSystem-on-a-Chipと、前記SoCから入力された再生処理後の映像信号に対して、この映像信号を表示手段の画面の画素数に合致した映像信号に変換するためのスケーリング処理を含む画像処理を行って、前記表示手段に出力するスケーラと、前記SoCを動作させるためのプログラムを格納した、パラレルデータ転送可能なメモリとを備えた映像再生装置において、前記メモリの接続先を、前記SoCと前記スケーラのいずれかに切り換えるためのメモリ接続先切換手段をさらに備え、前記メモリは、前記SoCを動作させるためのプログラムに加えて、前記スケーラの設定用のパラメタを格納するものである。請求項2の発明は、請求項1に記載の映像再生装置において、前記メモリは、パラレルデータ転送可能なフラッシュメモリであるものである。請求項3の発明は、請求項2に記載の映像再生装置において、前記メモリは、パラレルデータ転送可能なNAND型フラッシュメモリであるものである。請求項4の発明は、請求項1乃至3のいずれか一項に記載の映像再生装置において、前記メモリ接続先切換手段は、半導体素子から構成されたバススイッチを有するものである。請求項1の発明によれば、スケーラの起動時に、メモリ接続先切換手段によって、メモリの接続先をスケーラに切り換えて、メモリに格納されたスケーラの設定用のパラメタを、メモリからパラレルデータ転送でスケーラに送信することができるので、従来のI2C通信用シリアルデータ転送用の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラに高速に送信することができる。これにより、スケーラの設定に要する時間を短縮することができるので、装置の起動時に、表示装置に映像信号を出力すること出画ができるようになるまでの時間を短縮することができる。また、メモリの接続先をSoCとスケーラのいずれかに切り換えるためのメモリ接続先切換手段を設けたことにより、SoCを動作させるためのプログラムの格納用のメモリを、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。また、請求項2の発明によれば、スケーラの設定用のパラメータを格納するメモリとして、パラレルデータ転送可能なフラッシュメモリを用いたことにより、上記に記載の効果を的確に得ることができる。また、請求項3の発明によれば、スケーラの設定用のパラメータを格納するメモリとして、安価でパラレルデータ転送可能なNAND型フラッシュメモリを用いたことにより、上記請求項2の効果に加えて、装置全体の製造コストの削減を図ることができる。また、請求項4の発明によれば、メモリ接続先切換手段として、半導体素子から構成されたバススイッチを用いるようにしたことにより、簡単な制御で、メモリの接続先を切り換えることができる。以下、本発明の実施形態について、図面を参照して説明する。第1の実施形態では、本発明の映像再生装置がBDBlu-rayDiscプレーヤである場合における例について説明する。図1は、第1の実施形態による映像再生装置であるBDプレーヤ1を示す。BDプレーヤ1は、BDBlu-rayDiscに光を照射して得られる反射光を読み取り光として電気信号に変換する光ピックアップユニットOpticalPickupUnit:以下、OPUという6を有し、このOPU6とBDとを駆動することにより、BDに記録されたデータ図中のDiskデータを読み出すディスクドライブ7を備えている。また、BDプレーヤ1は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるSoCSystem-on-a-Chip2と、このSoC2から入力された再生処理後の映像信号に対して、この映像信号をテレビジョン受像機以下、TV受像機という等の表示装置の画面の画素数に合致した映像信号に変換するためのスケーリング処理やノイズリダクション処理等の画像処理を行って、処理後の映像信号とSoC2から入力された音声信号とを表示装置に出力するスケーラ8とを備えている。上記のSoC2は、装置全体の制御を行うCPU3と、ディスクドライブ7で読み出された映像、音声等のデータをデコードして、映像信号ディジタルビデオ信号と音声信号ディジタルオーディオ信号とを生成するデコーダ4と、装置の起動時にSoC制御プログラムSoC2のCPU3を動作させるためのプログラムや各種のデータがローディグされるRAMRandomAccessMemory5とを有している。また、上記のスケーラ8は、HDMIの規格に応じた通信により映像信号等を送信するためのインタフェース回路であるHDMIトランスミッタ9を有している。スケーラ8は、スケーリング処理やノイズリダクション処理等の画像処理後の映像信号とSoC2から入力された音声信号とを、上記のHDMIトランスミッタ9により、TMDS差動信号の形式でHDMIHigh-DefinitionMultimediaInterfaceケーブル21を介してTV受像機等の表示装置に出力する。上記のSoC2とスケーラ8との間は、映像信号ディジタルビデオ信号と音声信号ディジタルオーディオ信号との伝送用のデータ信号ラインL1と、SoC2からスケーラ8への制御信号伝送用のラインであるI2C通信用の制御信号ラインL2とで接続されている。また、BDプレーヤ1は、上記のSoC制御プログラムとスケーラ8の設定用のパラメタスケーラ側設定パラメタとを格納した、パラレルデータ転送可能なメモリであるNAND型フラッシュメモリ以下、メモリと略す10と、メモリ10の接続先をSoC2とスケーラ8のいずれかに切り換えるためのバススイッチバスSW11、12メモリ接続先切換手段とを有している。上記のバスSW11、12は、いずれもFET等の半導体素子から構成されたものであり、一方のバスSWは、ノーマリーオンタイプのスイッチであり、他方のバスSWは、ノーマリーオフタイプのスイッチである。ここでは、メモリ10とSoC2のRAM5との間を接続するライン上に設けられたバスSW11が、ノーマリーオンタイプのスイッチであり、メモリ10とスケーラ8の不図示の記憶素子との間を接続するライン上に設けられたバスSW12が、ノーマリーオフタイプのスイッチである。従って、SoC2のCPU3からSW制御信号ラインL3を介してバスSW11、12に出力されるSW制御信号がLowの時に、バスSW11がオンになって、メモリ10の接続先が、SoC2のRAM5に切り換えられ、SW制御信号がHighの時に、バスSW12がオンになって、メモリ10の接続先が、スケーラ8の不図示の記憶素子に切り換えられる。上記のノーマリーオンタイプのバスSW11としては、例えば、接合形FET等のノーマリーオンタイプの半導体スイッチング素子を用いればよい。また、ノーマリーオフタイプのバスSW12としては、例えば、MOSFET等のノーマリーオフタイプの半導体スイッチング素子を用いればよい。上記のバスSW11を介してメモリ10とSoC2のRAM5との間を接続するラインL4a、L4bは、図示では簡単にするために一本のラインで示しているが、これらのラインは、いずれも、メモリ10からSoC2へのパラレルデータ転送を可能にするために、複数のラインから構成されている。また、バスSW12を介してメモリ10とスケーラ8の不図示の記憶素子との間を接続するラインL5a、L5bも、メモリ10からスケーラ8へのパラレルデータ転送を可能にするために、複数のラインから構成されている。また、BDプレーヤ1は、各種のメッセージ等を表示するための表示部13と、リモートコントロール信号以下、リモコン信号と略すを受信するためのリモコン信号受信部14とを備えている。また、BDプレーヤ1は、ユーザからの指示操作に応じたリモコン信号を送信するリモートコントローラ以下、リモコンと略す20を有している。上記構成のBDプレーヤ1では、装置の起動時には、SoC2のCPU3からSW制御信号ラインL3を介してバスSW11、12に出力されるSW制御信号がLowになるので、バスSW11がオンになり、バスSW12がオフになる。このため、バスSW11を介してメモリ10とSoC2のRAM5との間が接続され、メモリ10からSoC2のRAM5にSoC制御プログラムがローディングされる。このSoC制御プログラムのローディングが完了すると、SoC2のCPU3は、SoC制御プログラムに従って、スケーラ8を起動させるために、バスSW11、12に出力するSW制御信号をHighにする。これにより、バスSW11がオフになり、バスSW12がオンになるので、バスSW12を介してメモリ10とスケーラ8の不図示の記憶素子との間が接続され、スケーラ8からの要求に基づいて、メモリ10に格納されたスケーラ8の設定用のパラメタが、スケーラ8にパラレルデータ転送で送信されて、スケーラ8の不図示の記憶素子に格納される。なお、上記のスケーラ8の起動時には、スケーラ8は、SoC2のスレーブではなく、マスタとして動作するが、起動が完了すると、スケーラ8は、上記図3に示される従来のBDプレーヤ101と同様、I2C通信用の制御ラインL2を介してSoC2から送信される制御信号に基づき、SoC2のスレーブとして動作する。上記のように、本実施形態のBDプレーヤ1によれば、スケーラ8の起動時に、バスSW11とバスSW12によって、メモリ10の接続先をスケーラ8に切り換えて、メモリ10に格納されたスケーラ設定用のパラメタを、メモリ10からパラレルデータ転送でスケーラ8に送信することができるので、従来のI2C通信用シリアルデータ転送用の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラ8に高速に送信することができる。これにより、スケーラ8の設定に要する時間を短縮することができるので、装置の起動時に、TV受像機等の表示装置に映像信号を出力すること出画ができるようになるまでの時間を短縮することができる。また、メモリ10の接続先をSoC2とスケーラ8のいずれかに切り換えるためのバスSW11、12を設けたことにより、SoC制御プログラムの格納用のメモリ10を、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。また、本実施形態のBDプレーヤ1によれば、スケーラ8の設定用のパラメータを格納するメモリ10として、安価でパラレルデータ転送可能なNAND型フラッシュメモリを用いたことにより、装置全体の製造コストの削減を図ることができる。また、本実施形態のBDプレーヤ1によれば、請求項におけるメモリ接続先切換手段として、FET等の半導体素子から構成されたバスSW11、12を用いるようにしたことにより、簡単な制御で、メモリ10の接続先を切り換えることができる。次に、図2を参照して、本発明の第2の実施形態による映像再生装置であるテレビジョン受像機以下、TV受像機という31について説明する。ここでは、TV受像機31が、ディジタルテレビジョン放送の映像と音声を出力可能な液晶テレビジョン受像機である場合の例について説明する。図2に示されるように、TV受像機31は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるSoC32と、このSoC32から入力された再生処理後の映像信号に対して、この映像信号を液晶モジュール39が有する液晶パネルの画面の画素数に合致した映像信号に変換するためのスケーリング処理やノイズリダクション処理等の画像処理を行って、処理後の映像信号を液晶モジュール39に出力するスケーラ38とを備えている。上記のSoC32は、装置全体の制御を行うCPU33と、アンテナ51を介してディジタルテレビジョン放送信号トランスポートストリームを受信するためのチューナ34と、チューナ34で受信したトランスポートストリーム中のパケットをデコードすることにより、映像信号ディジタルビデオ信号、音声信号ディジタルオーディオ信号、及びデータ信号を生成するデコーダ35と、装置の起動時にSoC制御プログラムSoC32のCPU33を動作させるためのプログラムや各種のデータがローディグされるRAMRandomAccessMemory36を有している。上記のSoC32とスケーラ38との間は、上記の映像信号、音声信号及びデータ信号の伝送用のデータ信号ラインL11と、SoC32からスケーラ38への制御信号伝送用のラインであるI2C通信用の制御信号ラインL12とで接続されている。また、TV受像機31は、上記のメモリ10と同様なNAND型フラッシュメモリであるメモリ40と、上記のバスSW11と同様なノーマリーオンタイプのスイッチであるバスSW41と、上記のバスSW12と同様なノーマリーオフタイプのスイッチであるバスSW42と、上記のSW制御信号ラインL3と同様な、SoC32のCPU33からバスSW41、42にSW制御信号を出力するためのSW制御信号ラインL13とを有している。SoC32のCPU33からSW制御信号ラインL13を介してバスSW41、42に出力されるSW制御信号がLowの時に、バスSW41がオンになって、メモリ40の接続先が、SoC32のRAM36に切り換えられ、SW制御信号がHighの時に、バスSW42がオンになって、メモリ40の接続先が、スケーラ38の不図示の記憶素子に切り換えられる。また、TV受像機31は、バスSW41を介してメモリ40とSoC32のRAM36との間を接続するラインL14a、L14bと、バスSW42を介してメモリ40とスケーラ38の不図示の記憶素子との間を接続するラインL15a、L15bとを有しており、これらのラインL14a、L14b、L15a、L15bは、いずれもメモリ10からSoC2又はスケーラ38へのパラレルデータ転送を可能にするために、複数のラインから構成されている。また、TV受像機31は、スケーラ38から出力された画像処理後の映像信号に基づく画像を表示するための液晶モジュール39と、SoC32のデコーダ35から入力された音声信号ディジタルオーディオ信号を増幅してD/ADigitaltoAnalog変換する音声信号処理回路45と、音声信号処理回路45から出力されたアナログ形式の音声信号に基づく音声を出力するスピーカ46とを備えている。上記の液晶モジュール39は、主に、液晶パネルと、駆動用プリント基板と、バックライトから構成されている。また、TV受像機31は、リモコン信号を受信するためのリモコン信号受信部44と、ユーザからの指示操作に応じたリモコン信号を送信するリモコン50とを有している。上記構成のTV受像機31では、装置の起動時には、SoC32のCPU33からSW制御信号ラインL13を介してバスSW41、42に出力されるSW制御信号がLowになるので、バスSW41がオンになり、バスSW42がオフになる。このため、バスSW41を介してメモリ40とSoC32のRAM36との間が接続され、メモリ40からSoC32のRAM36にSoC制御プログラムがローディングされる。このSoC制御プログラムのローディングが完了すると、SoC32のCPU33は、SoC制御プログラムに従って、スケーラ38を起動させるために、バスSW41、42に出力するSW制御信号をHighにする。これにより、バスSW41がオフになり、バスSW42がオンになるので、バスSW42を介してメモリ40とスケーラ38の不図示の記憶素子との間が接続され、スケーラ38からの要求に基づいて、メモリ40に格納されたスケーラ38の設定用のパラメタが、スケーラ38にパラレルデータ転送で送信されて、スケーラ38の不図示の記憶素子に格納される。なお、上記のスケーラ38の起動時には、スケーラ38は、SoC32のスレーブではなく、マスタとして動作するが、起動が完了すると、スケーラ38は、上記図3に示される従来のBDプレーヤ101と同様、I2C通信用の制御ラインL12を介してSoC32から送信される制御信号に基づき、SoC32のスレーブとして動作する。上記のように、第2の実施形態のTV受像機31によれば、スケーラ38の起動時に、バスSW41とバスSW42によって、メモリ40の接続先をスケーラ38に切り換えて、メモリ40に格納されたスケーラ設定用のパラメタを、メモリ40からパラレルデータ転送でスケーラ38に送信することができるので、従来のI2C通信用シリアルデータ転送用の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラ38に高速に送信することができる。これにより、スケーラ38の設定に要する時間を短縮することができるので、装置の起動時に、液晶モジュール39の液晶パネルの画面に映像信号を出力すること出画ができるようになるまでの時間を短縮することができる。また、メモリ40の接続先をSoC32とスケーラ38のいずれかに切り換えるためのバスSW41、42を設けたことにより、SoC制御プログラムの格納用のメモリ40を、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。また、本実施形態のTV受像機31によれば、スケーラ38の設定用のパラメータを格納するメモリ40として、安価でパラレルデータ転送可能なNAND型フラッシュメモリを用いたことにより、装置全体の製造コストの削減を図ることができる。また、本実施形態のTV受像機31によれば、請求項におけるメモリ接続先切換手段として、FET等の半導体素子から構成されたバスSW41、42を用いるようにしたことにより、簡単な制御で、メモリ40の接続先を切り換えることができる。なお、本発明は、上記の各実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記第1及び第2の実施形態では、本発明をBDプレーヤ及びTV受像機に適用した場合の例を示したが、本発明を、ハードディスクレコーダ、DVDプレーヤ、DVDレコーダ、BDレコーダ等の映像再生装置に適用してもよい。また、上記第1及び第2の実施形態では、スケーラ8、38の設定用のパラメータを格納するメモリ10、40として、NAND型フラッシュメモリを用いた場合の例を示したが、スケーラ設定用のパラメータを格納するメモリは、これに限られず、パラレルデータ転送可能なメモリであればよい。