基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの1本を介して前記複数の端子部の1つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを1ビットの情報として記憶する情報記憶部とを具備するアクティブマトリクス基板。さらに、前記切断可能体の他端に接続された固定電位端子を備える請求項1に記載のアクティブマトリクス基板。さらに、前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子を備える請求項2に記載のアクティブマトリクス基板。さらに、前記切断可能体の他端に接続された書き込み端子を備え、前記切断可能体の一端が接続された前記端子部と前記書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差が設定されることにより、前記切断可能体に切断電流が流れて当該切断可能体が切断状態となる請求項2に記載のアクティブマトリクス基板。前記切断可能体に所定の照射条件にてレーザーが照射されることにより、前記切断可能体が切断状態となる請求項2に記載のアクティブマトリクス基板。前記情報記憶部は、前記複数のゲート配線または前記複数のソース配線のうちkkは2以上の自然数本のゲート配線またはソース配線のそれぞれに対応して配置されたk個の前記切断可能体を有し、当該k個の切断可能体のそれぞれの両端間が導通状態であるか切断状態であるかをkビットの情報として記憶する請求項1に記載のアクティブマトリクス基板。基板上に、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、当該複数のゲート配線と直交する方向に配置され選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの1本を介して前記複数の端子部の1つと接続された切断可能体とを形成する形成工程と、前記切断可能体の両端間を、導通状態または切断状態とすることにより、当該導通状態または当該切断状態を1ビットの情報として書き込む書き込み工程と、前記書き込み工程の後、前記切断可能体の一端に接続された端子部と前記切断可能体の他端に接続された固定電位端子との間に所定の電位差を設定して当該切断可能体に電流が流れるか否かを判定することにより、前記1ビットの情報を読み出す読み出し工程とを含むアクティブマトリクス基板の製造方法。前記形成工程では、さらに、前記複数の画素が有する画素回路を構成するトランジスタ素子と、前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子と、前記切断可能体を構成する配線素子とが、同一の薄膜形成プロセスにより同時に形成される請求項7に記載のアクティブマトリクス基板の製造方法。前記書き込み工程では、前記端子部と前記切断可能体の他端が接続された書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差を設定して前記切断可能体に切断電流を流すことにより、前記切断可能体の両端間を切断状態とする請求項7に記載のアクティブマトリクス基板の製造方法。前記書き込み工程では、前記切断可能体に所定の照射条件にてレーザーを照射することにより、前記切断可能体の両端間を切断状態とする請求項7に記載のアクティブマトリクス基板の製造方法。しかしながら、前述した表示装置の輝度調整データ作成工程では、光学的読取可能データが付加されたアクティブマトリクス基板は、各種ドライバ回路とともに表示装置内に組み込まれる。そうすると、上記輝度調整データ作成工程において、表示装置外部から光学的読取可能データをカメラなどにより光学的に読み取ることが困難となる場合が想定される。また、アクティブマトリクス基板の各製造工程において、管理コードなどの情報を、上記検査データ情報を示すQRコードが既に印字された後の工程にて追加したい場合、QRコードを再度更新して書き込む必要があり、工程途中における製造情報の書き込み作業が煩雑化することが懸念される。上記課題に鑑み、本発明は、アクティブマトリクス基板の作製工程において、基本的な表示動作に必要な構成を利用して製造情報を書き込むことができ、アクティブマトリクス基板のセットへの組み込み工程後であっても、上記製造情報を容易に読み込むことが可能なアクティブマトリクス基板及びその製造方法を提案することを目的とする。上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの1本を介して前記複数の端子部の1つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを1ビットの情報として記憶する情報記憶部とを具備することを特徴とする。本発明のアクティブマトリクス基板及びその製造方法によれば、情報記憶部に記憶された製造情報を、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることにより接続端子数を増やすことなく、光学的手段によらずに容易に読み出すことが可能となる。本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの1本を介して前記複数の端子部の1つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを1ビットの情報として記憶する情報記憶部とを具備するものである。本態様によれば、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、1ビットセルの情報記憶部を構成することが可能となる。上記情報記憶部に記憶された製造情報をアクティブマトリクス基板の組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板がもはや表示パネルに組み込まれ、情報記憶部が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端に接続された固定電位端子を備えてもよい。これにより、上記端子部及び固定電位端子に異なる電位を設定することが可能となる。よって、切断可能部に読み出し電流が流れるか否かを検出することで、切断可能部が切断状態であるか導通状態であるかを判定することが可能となる。また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子を備えることが好ましい。これにより、アクティブマトリクス基板を含む表示パネルの表示動作時には、切断可能部が導通状態であっても、ゲート配線またはソース配線と固定電位端子との間で弱電流しか流れない。よって、表示動作時におけるゲート配線またはソース配線の電位は、電流制限素子を介して変動しない。つまり、電流制限素子の配置により、表示動作時には、ゲート配線と固定電位端子とを電気的に独立な状態に維持できる。よって、情報記憶部が、表示パネルの表示駆動に影響を及ぼさないようにすることが可能となる。また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端に接続された書き込み端子を備え、前記切断可能体の一端が接続された前記端子部と前記書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差が設定されることにより、前記切断可能体に切断電流が流れて当該切断可能体が切断状態となってもよい。これにより、表示動作に不可欠なゲート配線またはソース配線の端子部から書き込み電流を流すことで製造情報を書き込むことができるので、従来の光学的な読み取り方式のためのコードを印刷するための面積を必要とせず、また、当該コードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。また、本発明の一態様に係るアクティブマトリクス基板は、前記切断可能体に所定の照射条件にてレーザーが照射されることにより、前記切断可能体が切断状態となってもよい。これにより、切断可能体に書き込み電流を流すための書き込み端子を配置する必要がないので、情報記憶部の省面積化が図られる。また、本発明の一態様に係るアクティブマトリクス基板は、前記情報記憶部は、前記複数のゲート配線または前記複数のソース配線のうちkkは2以上の自然数本のゲート配線またはソース配線のそれぞれに対応して配置されたk個の前記切断可能体を有し、当該k個の切断可能体のそれぞれの両端間が導通状態であるか切断状態であるかをkビットの情報として記憶してもよい。これにより、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、2ビット以上の情報記憶部を構成することが可能となる。また、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、必要な情報量を、光学的手段によらずに容易に読み出すことが可能となる。また、本発明は、このような特徴的な手段を備えるアクティブマトリクス基板として実現することができるだけでなく、アクティブマトリクス基板に含まれる特徴的な手段をステップとするアクティブマトリクス基板の製造方法として実現することができる。以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。実施の形態1本実施の形態におけるアクティブマトリクス基板は、基板上に配置され複数の表示画素へ信号を書き込むタイミングを制御するための複数のゲート配線と、上記基板上であって複数のゲート配線と直交する方向に配置され上記複数の表示画素へ信号を書き込むための複数のソース配線と、上記複数のゲート配線または上記複数のソース配線のそれぞれに接続された複数の端子部と、一端が当該複数の端子部の1つと接続された切断可能体を有し当該切断可能体の両端間が導通状態であるか切断状態であるかを1ビットの情報として記憶する情報記憶部とを具備する。これにより、複数の表示画素の表示動作に必要なゲート配線またはソース配線、及びこれらの端子部を利用して、1ビットセルで構成された情報記憶部を構成することが可能となる。よって、アクティブマトリクス基板の製造情報を情報記憶部に書き込むことができる。そして、当該製造情報をその後の製造工程において活用する場合、アクティブマトリクス基板の表示動作に不可欠な上記端子部から、光学的手段によらずに容易に読み取ることが可能となる。以下、本発明の実施の形態1について、図面を参照しながら説明する。図1は、本発明の実施の形態1に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板1は、基板上にROM回路10と表示部20とを備える。上記基板は、例えば、ガラス基板である。アクティブマトリクス基板1は、例えば、有機ELディスプレイに代表されるような、表示装置の一部である表示パネルを構成する。表示部20は、行列状に配置された複数の画素20Aと、画素行ごとに配置された複数のゲート配線21と、画素列ごとに配置された複数のソース配線22とを備える。表示部20において、アクティブマトリクス基板1と接続されるゲートドライバ及びソースドライバからそれぞれ供給されるゲート信号及びソース信号により、複数の画素20Aにデータ電圧が書き込まれる。書き込まれたデータ電圧に応じて、画素20Aに発光電流が流れ画素20Aが発光することにより、表示部20は映像信号を反映した画像を表示する。ゲート配線21は、基板上に配置され、複数の画素20Aのうちソース信号を書き込む画素を選択するゲート信号を当該画素に与える機能を有する。ソース配線22は、基板上であってゲート配線21と直交する方向に配置され、上記ゲート信号により選択された画素へソース信号であるデータ電圧を書き込む機能を有する。アクティブマトリクス基板1は、ゲートドライバ及びソースドライバなどの周辺回路との組み立て工程において、ゲート端子G1~Gmを介してゲートドライバと接続され、ソース端子S1~Snを介してソースドライバと接続される。なお、表示部20は、複数の画素20Aが配置されていない形態であってもよい。複数の画素20Aは、アクティブマトリクス基板1と異なる別基板上に形成される場合がある。あるいは、本発明のアクティブマトリクス基板1は、表示パネルの製造工程途中の仕掛かり状態を含むものであって、複数の画素20Aが形成されておらずゲート配線21及びソース配線22のみが形成されている表示部とROM回路10とで構成される場合も本発明のアクティブマトリクス基板に含まれる。ROM回路10は、切断可能体101と、TFT102とを備え、ROMReadOnlyMemoryの1ビットセルを構成する。つまり、ROM回路10は、切断可能体101の両端間が導通状態であるか切断状態であるかを1ビットの情報として記憶する情報記憶部である。切断可能体101は、例えば、所定の閾値電流以上の電流を流すことにより溶断する金属配線で構成されたeヒューズ、または、所定条件のレーザーを照射することにより溶断する金属配線である。切断可能体101の一端は、複数のゲート配線21の一本に接続され、他端は、書き込み端子であるテスト端子TならびにTFT102のゲート電極及びドレイン電極に接続されている。TFT102は、ダイオード接続されており、互いに短絡されたドレイン電極及びゲート電極がテスト端子T及び切断可能体101の他端に接続されている。TFT102のソース電極は、固定電位VFIXに設定されている。これにより、TFT102は、切断可能体101からTFT102のソース電極の方向へのみ電流を流すダイオードとして機能する。以下、図2A~図2Cにより、ROM回路10の書き込み動作及び読み取り動作を説明する。図2Aは、本発明の実施の形態1に係るROM回路への書き込み動作を説明する回路遷移図である。ROM回路10は、例えば、切断可能体101が切断された状態を論理1とし、切断可能体101が切断されていない状態を、例えば、論理0とする。このとき、論理1を書き込む場合には、ゲート端子G3をハイレベルの電位VHとし、テスト端子Tをローレベルの電位VLと設定することにより、ゲート端子G3からテスト端子Tへと書き込み電流が流れる。この書き込み電流は、言い換えれば、切断可能体101を切断する切断電流である。つまり、VHとVLとの電位差は、上記切断電流以上の電流を切断可能体101に流す電位差である。ここで、VLはVFIXよりも低電位であるが、TFT102のダイオード特性によりTFT102のソース電極からテスト端子Tへ電流は流れない。図2Bは、本発明の実施の形態1に係るROM回路からの論理1を読み出す動作を説明する回路遷移図である。また、図2Cは、本発明の実施の形態1に係るROM回路からの論理0を読み出す動作を説明する回路遷移図である。図2Bにおいて、ROM回路10の切断可能体101は、図2Aに示された書き込み電流により、書き込み時に切断されている。よって、切断可能体101の切断状態において、ゲート端子G3の電位VHが固定電位VFIXより高い状態であっても、ゲート端子G3からTFT102のソース電極へ向けて電流は流れない。この電流が検知されない場合には、ROM回路10から論理1が読み出されたと判定される。一方、図2Cにおいて、ROM回路10の切断可能体101は、書き込み時に切断されていない。よって、切断可能体101の導通状態において、ゲート端子G3の電位VHが固定電位VFIXより高い状態の場合、ゲート端子G3からTFT102のソース電極へ向けて読み出し電流が流れる。この読み出し電流を検知することにより、ROM回路10から論理0が読み出されたと判定される。なお、上記読み出し電流は、例えば、表示装置に組み込まれるゲートドライバまたはソースドライバをゲート端子またはソース端子に接続することにより、ゲートドライバまたはソースドライバにより検出されてもよい。なお、読み出し時において、読み出し電流により切断可能体101が溶断しないよう、当該読み出し電流は切断電流より小さい電流に設定されている。つまり、読み出し電流が切断電流より小さい電流となるよう、VHとVFIXとの電位差が設定される。また、アクティブマトリクス基板1を含む表示パネルの表示動作時には、TFT102はオン状態でありダイオード機能を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、TFT102には弱電流が流れるのみである。これより、表示動作時におけるゲート配線21の電位は、TFT102を介して変動しない。よって、TFT102は、表示動作時には、ゲート配線21の電位とTFT102のソース電極の固定電位VFIXとを電気的に独立な状態に維持する。つまり、TFT102は、表示パネルの表示駆動中に、ROM回路10が当該表示駆動に影響を及ぼさないようにする機能を有する。次に、本実施の形態に係るアクティブマトリクス基板1の製造方法について説明する。図3は、本発明の実施の形態1に係るアクティブマトリクス基板の製造方法を説明する動作フローチャートである。まず、基板と、基板上に配置される複数のゲート配線21及び複数のソース配線22と、ゲート端子G1~Gmと、ソース端子S1~Snと、切断可能体101及びTFT102を有するROM回路10を形成するステップS01。次に、切断可能体101の両端間を、導通状態または切断状態とすることにより、当該導通状態または当該切断状態を1ビットの情報としてROM回路10へ書き込むステップS02。最後に、切断可能体101の一端に接続されたゲート端子とTFT102のソース端子との間に所定の電位差を設定して当該切断可能体101に電流が流れるか否かを判定することにより、ROM回路10から1ビットの情報を読み出すステップS03。なお、上記ステップS01では、さらに、複数の画素20Aが有する画素回路を構成するトランジスタ素子と、TFT102と、切断可能体101とが、同一の薄膜形成プロセスにより同時に形成されることが好ましい。また、上記ステップS02では、具体的には、ゲート端子とテスト端子Tとの間に所定の電位差を設定して切断可能体101に切断電流を流すことにより、切断可能体101の両端間を切断状態とする。なお、上記ステップS02では、切断可能体101に所定の照射条件にてレーザーを照射することにより、切断可能体101の両端間を切断状態としてもよい。これによれば、切断可能体101に切断電流を流すためのテスト端子Tを配置する必要がないので、ROM回路の省面積化が図られる。以上、本実施の形態に係るアクティブマトリクス基板1及びその製造方法によれば、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、1ビットセルのROM回路を構成することが可能となる。これにより、アクティブマトリクス基板1を製造する工程において、アクティブマトリクス基板1の製造情報をROM回路10に書き込むことができる。ここで、製造情報とは、例えば、製造ロット番号や製造年月日などに関する情報であり、さらには、TFTの閾値電圧や移動度を調整するための管理コードが含まれる。また、上述した製造情報をアクティブマトリクス基板1と周辺機器との組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板1がもはや表示パネルに組み込まれ、ROM回路10が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板1によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。また、ROM回路10として本来の製造工程から新たに付加しなければならない要素は、TFT102及び金属配線からなる切断可能体101である。これらは、表示部20の画素回路の製造工程において、当該画素回路の薄膜形成工程の中で作製可能である。よって、本発明に係るROM回路10は、光学的な読み取り方式によるQRコードのような面積を必要とせず、また、QRコードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。また、本実施の形態では、1本のゲート配線21に接続されたROM回路10を例示したが、複数のゲート配線21のそれぞれに対応したROM回路10が複数配置されていてもよい。例えば、k本のゲート配線のそれぞれに対してROM回路10が配置されている場合には、kビットの製造情報を書き込むことが可能となる。実施の形態2実施の形態1に係るアクティブマトリクス基板1は、1ビットのROM回路を有しているのに対し、本実施の形態に係るアクティブマトリクス基板は、m行×n列の画素20Aに対応して、mビットmは自然数のROM回路を有し、ROM回路、表示部及びゲート端子の配置関係が異なる。以下、本発明の実施の形態2について、図面を参照しながら説明する。図4は、本発明の実施の形態2に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板2は、ROM回路11と表示部20とを備える。アクティブマトリクス基板2は、例えば、有機ELディスプレイに代表されるような表示装置の一部である表示パネルを構成する。ROM回路11は、m個の1ビットセル111~11mを備え、ROMのmビットセルを構成する。また、1ビットセル111~11mは、それぞれ、切断可能体101と、ダイオード接続されたTFT102とを備える。つまり、ROM回路11は、切断可能体101の両端間が導通状態であるか切断状態であるかを1ビットの情報として記憶する1ビットセルをm個有する情報記憶部である。切断可能体101は、ゲート配線21ごとに配置され、所定の閾値電流以上の電流を流すことにより、または、所定条件のレーザーを照射することにより溶断する金属配線である。切断可能体101の一端は、複数のゲート配線21の一本に接続され、他端は、奇数行テスト端子TODDまたは偶数行テスト端子TEVEN、ならびに、TFT102のゲート電極及びドレイン電極に接続されている。TFT102は、ダイオード接続されており、互いに短絡されたドレイン電極及びゲート電極が、奇数行テスト端子TODDまたは偶数行テスト端子TEVEN、及び切断可能体101の他端に接続されている。TFT102のソース電極は、固定電位VFIXに設定された固定電位端子TFIXに接続されている。これにより、TFT102は、切断可能体101から固定電位端子TFIXの方向へのみ電流を流すダイオードとして機能する。奇数行テスト端子TODD及び偶数行テスト端子TEVENは、アクティブマトリクス基板2の製造工程において、本来、例えば、隣接するゲート配線のショート不良を検査するために設けられるものである。本実施の形態によれば、アクティブマトリクス基板2の製造工程においてショート不良の検査工程のための奇数行テスト端子TODD及び偶数行テスト端子TEVENを利用することで、ROM回路11の作製のための製造工程を簡略化することが可能となる。なお、奇数行テスト端子TODD及び偶数行テスト端子TEVENは、1つの端子でまとめられたテスト端子であってもよいし、また、ゲート配線ごとに配置されたテスト端子であってもてもよい。1つの端子でまとめる場合には、書き込み時には、ゲート端子G1~Gmの電位を、書き込み電流を流すための電位または流さないための電位に設定し、テスト端子側は固定電位とすればよい。以下、図5A及び図5Bにより、ROM回路11の書き込み動作及び読み取り動作を説明する。図5Aは、本発明の実施の形態2に係るROM回路への書き込み動作を説明する回路遷移図である。ROM回路11は、例えば、ゲート配線21ごとに配置された1ビットセルの切断可能体101ごとに、切断された状態を論理1とし、切断されていない状態を論理0とする。このとき、例えば、1行目のゲート配線21に配置された1ビットセル111に論理1を書き込む場合には、ゲート端子G1をハイレベルの電位VHとし、奇数行テスト端子TODDをローレベルの電位VLと設定することにより、ゲート端子G1から奇数行テスト端子TODDへと書き込み電流を流す。この書き込み電流は、言い換えれば、1行目に配置された切断可能体101を切断する切断電流である。ここで、VLはVFIXよりも低電位であり、VHとVLとの電位差は、上記切断電流を切断可能体101に流す電位差である。一方、2行目のゲート配線に配置された1ビットセル112に論理0を書き込む場合には、ゲート端子G2をローレベルの電位VLとし、偶数行テスト端子TEVENをローレベルの電位VLと設定することにより、ゲート端子G2から偶数行テスト端子TEVENへは書き込み電流が流れない。3行目以降のゲート配線に配置された1ビットセル113~11mに対しても、上述した同様の書き込み動作により、例えば、3行目に配置された1ビットセル113に論理0を、4行目に配置された1ビットセル114に論理1を、m行目に配置された1ビットセル11mに論理0を書き込む。このようにして、ゲート配線ごとに、製造情報などを書き込むことが可能であり、本実施の形態では、mビットの情報10010が書き込まれる。ここで、VLはVFIXよりも低電位であるが、TFT102のダイオード特性により、固定電位端子TFIXから奇数行テスト端子TODDへ、及び、固定電位端子TFIXから偶数行テスト端子TEVENへ電流は流れない。図5Bは、本発明の実施の形態2に係るROM回路からの読み取り動作を説明する回路遷移図である。図5Bにおいて、1行目及び4行目に配置された1ビットセル111及び114の切断可能体101は、図5Aに示された書き込み電流により、書き込み時に切断されている。よって、切断可能体101の切断状態において、ゲート端子G1及びG4の電位VHが固定電位端子TFIXの固定電位VFIXより高い状態であっても、ゲート端子G1及びG4から固定電位端子TFIXへ向けて電流は流れない。この電流が検知されない場合には、1行目及び4行目に配置された1ビットセル111及び114から論理1が読み出されたと判定される。一方、2行目、3行目及びm行目に配置された1ビットセル112、113及び11mの切断可能体101は、書き込み時に切断されていない。よって、切断可能体101の導通状態において、ゲート端子G2、G3及びGmの電位VHが固定電位VFIXより高い状態の場合、ゲート端子G2、G3及びGmから固定電位端子TFIXへ向けて読み出し電流が流れる。この読み出し電流を検知することにより、2行目、3行目及びm行目に配置された1ビットセル112、113及び11mから論理0が読み出されたと判定される。このようにして、ゲート配線ごとに、1ビットの情報を読み出すことが可能であり、本実施の形態では、mビットの情報10010が読み出される。なお、読み出し時には、ゲート端子G1~Gmのそれぞれと固定電位端子との間に流れる読み出し電流の有無を検出することにより論理0または1を読み出すので、奇数行テスト端子TODD及び偶数行テスト端子TEVENは不要である。また、奇数行テスト端子TODD及び偶数行テスト端子TEVENにより、奇数行のゲート配線21、及び偶数行のゲート配線21をそれぞれ結線しておくと、表示動作時において行順次書き込みが不可能となる。よって、本実施の形態に係る構成では、読み出し時には、ゲート端子G1~Gmと奇数行テスト端子TODD及び偶数行テスト端子TEVENとを非導通としておく必要がある。アクティブマトリクス基板2の製造工程において、通常、アクティブマトリクス基板2は、一体のガラス基板上に多数個作製される。そして、アクティブマトリクス基板2の製造工程の最終段階で、上記多数個取りのガラス基板がガラスカット工程によりアクティブマトリクス基板2の単位に個片化される。よって、図5Bに示されたように、上述したROM回路11からの読み出し時の前に、上記ガラスカット工程を利用して奇数行テスト端子TODD及び偶数行テスト端子TEVENを含むガラス基板の一部を切断しておくことが可能である。この切断工程は、通常のガラスカット工程の付随的な工程として導入されるものであり、製造工程の負担を増加させるものでない。なお、上記テスト端子が、ゲート配線ごとに配置されたm個のテスト端子である場合には、読み出し動作及び表示動作において当該テスト端子を各ゲート配線から切断しておく必要はない。また、読み出し時において、読み出し電流により切断可能体101が溶断しないよう、当該読み出し電流は切断電流より小さい電流に設定されている。つまり、読み出し電流が切断電流より小さい電流となるよう、VHとVFIXとの電位差が設定される。また、アクティブマトリクス基板2を含む表示パネルの表示動作時には、TFT102はオン状態でありダイオード機能を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、TFT102には弱電流が流れるのみである。これより、表示動作時におけるゲート配線21の電位は、TFT102を介して変動しない。よって、TFT102は、表示動作時には、ゲート配線21と固定電位端子TFIXとを電気的に独立な状態に維持する。つまり、TFT102は、表示パネルの表示駆動中に、ROM回路11が当該表示駆動に影響を及ぼさないようにする機能を有する。なお、本実施の形態に係るアクティブマトリクス基板2の製造方法は、実施の形態1に係るアクティブマトリクス基板1の製造方法と実質的に同じであるので、説明を省略する。具体的には、実施の形態1では、図3のステップS02及びステップS03においてROM回路から1ビットの情報を書き込み、読み出したが、本実施の形態では、ROM回路からmビットの情報を書き込み、読み出す点のみが異なる。以上により、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、mビットセルのROM回路を構成することが可能となる。これにより、アクティブマトリクス基板2を製造する工程において、アクティブマトリクス基板2の製造情報をROM回路11に書き込むことができる。また、上述した製造情報をアクティブマトリクス基板2と周辺機器との組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板2がもはや表示パネルに組み込まれ、ROM回路11が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板2によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。また、ROM回路11として本来の製造工程から新たに付加しなければならない要素は、TFT102及び金属配線からなる切断可能体101である。これらは、表示部20の画素回路の製造工程において、当該画素回路とともに微細加工により作製可能である。よって、本発明に係るROM回路11は、光学的な読み取り方式によるQRコードのような面積を必要とせず、また、QRコードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。また、アクティブマトリクス基板2の製造工程において、管理コードなどの情報の書き込みを追加したい場合、まだ書き込み動作が実施されていない1ビットセルに対して初期書き込み時と同様の書き込み動作を追加実行すればよい。これに対し、従来のQRコードなどの光学的な読み取り手段を利用する場合には、一度印刷したQRコードを消去して再度印刷するか、または、追加情報のためのQRコードを印字するスペースを別途設けて印刷する必要があり、工程途中における製造情報の書き込み作業が煩雑化または書き込みスペースが大面積化することが懸念される。また、本実施の形態では、全てのm行のゲート配線21に配置されたm個の1ビットセルの構成を例示したが、ROM回路11は全てのゲート配線に配置される必要はなく、例えば、km>k本のゲート配線に対してROM回路11が配置されている場合であっても、本発明に含まれる。つまり、書き込むべき情報量に応じて、1ビットセルの配置数を決定すればよい。以上、実施の形態1および2について説明してきたが、本発明に係るアクティブマトリクス基板及びその製造方法は、上述した実施の形態に限定されるものではない。実施の形態1及び2における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板を内蔵した各種機器も本発明に含まれる。例えば、実施の形態1及び2では、ROM回路10及び11をゲート配線及びゲート端子に接続した構成を例示したが、当該ROM回路をソース配線及びソース端子に接続したアクティブマトリクス回路も本発明に含まれる。さらには、ゲート配線及びゲート端子、ならびに、ソース配線及びソース端子のそれぞれに、上記ROM回路を接続したアクティブマトリクス回路も本発明に含まれる。また、実施の形態1及び2では、マトリクス状に配置された画素20Aを備える表示部20として、本発明の一態様を説明したが、当該表示部としてではなく、製造工程途中における、画素20Aが形成されていない表示部を有するアクティブマトリクス基板も、同様の効果を奏する。なお、以上述べた実施の形態では、TFT102をn型トランジスタとして記述しているが、これらをp型トランジスタで形成したアクティブマトリクス基板及びその製造方法でも、上述した実施の形態と同様の効果を奏する。また、例えば、本発明に係るアクティブマトリクス基板及びその製造方法は、図6に記載されたような薄型フラットTVに内蔵される。本発明に係るアクティブマトリクス基板が内蔵されることにより、製造工程途中のアクティブマトリクス基板に書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能な薄型フラットTVが実現される。