パルス制御信号に応じてスイッチング動作を行なうスイッチング回路と、デジタル信号を取り込むデジタル信号保持回路と、を備え、前記デジタル信号保持回路は、前記スイッチング動作による電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含み、前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。前記マスク信号生成回路は、前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項1に記載の半導体装置。前記マスク信号生成回路は、前記パルス制御信号と、前記遅延信号と、を入力とするXORゲートを含むことを特徴とする請求項2に記載の半導体装置。前記デジタル信号保持回路により取り込まれた前記デジタル信号から前記パルス制御信号を生成するパルス制御信号生成回路を更に備えることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記パルス制御信号に対する前記遅延信号の遅延量が可変であることを特徴とする請求項2又は3に記載の半導体装置。前記マスク信号生成回路の動作を停止させることできることを特徴とする請求項1~5のいずれか一項に記載の半導体装置。前記パルス制御信号がPWM信号であることを特徴とする請求項1~6のいずれか一項に記載の半導体装置。DCDCコンバータであることを特徴とする請求項1~7のいずれか一項に記載の半導体装置。D級アンプであることを特徴とする請求項1~7のいずれか一項に記載の半導体装置。自身の動作状況に応じたデジタル信号を生成するマイコンと、前記デジタル信号に基づいてデューティ比が調整されたパルス制御信号に応じたスイッチング動作により、前記マイコンに供給する電圧を生成するDCDCコンバータと、を備え、前記DCDCコンバータは、前記パルス制御信号に基づいて、前記スイッチング動作による電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。前記DCDCコンバータは、前記電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含むことを特徴とする請求項10に記載の半導体装置。前記マスク信号生成回路は、前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項11に記載の半導体装置。前記マスク信号生成回路は、前記パルス制御信号と、前記遅延信号と、を入力とするXORゲートを含むことを特徴とする請求項12に記載の半導体装置。前記パルス制御信号に対する前記遅延信号の遅延量が可変であることを特徴とする請求項12又は13に記載の半導体装置。前記マスク信号生成回路の動作を停止させることできることを特徴とする請求項11~14のいずれか一項に記載の半導体装置。前記パルス制御信号がPWM信号であることを特徴とする請求項10~15のいずれか一項に記載の半導体装置。パルス制御信号に応じてスイッチング動作を行なうスイッチング回路を備えた半導体装置のデータ取込方法であって、前記スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成し、前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むデータ取込方法。前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項17に記載のデータ取込方法。取り込んだ前記デジタル信号から前記パルス制御信号を生成することを特徴とする請求項17又は18に記載のデータ取込方法。前記パルス制御信号がPWM信号であることを特徴とする請求項17~19のいずれか一項に記載のデータ取込方法。発明者は以下の課題を見出した。スイッチング回路が搭載された半導体装置に対し、デジタル信号が入力された場合、当該デジタル信号はラッチ回路などの信号保持回路に取り込まれる。その際、取込タイミングが上記電源ノイズの発生タイミングと偶然一致してしまうと、誤った信号が取り込まれ取込エラー、誤動作が生じることを見出した。本発明に係る半導体装置は、パルス制御信号に応じてスイッチング動作を行なうスイッチング回路と、デジタル信号を取り込むデジタル信号保持回路と、を備え、前記デジタル信号保持回路は、前記スイッチング動作による電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含み、前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。本発明に係る他の半導体装置は、自身の動作状況に応じたデジタル信号を生成するマイコンと、前記デジタル信号に基づいてデューティ比が調整されたパルス制御信号に応じたスイッチング動作により、前記マイコンに供給する電圧を生成するDCDCコンバータと、を備え、前記DCDCコンバータは、前記パルス制御信号に基づいて、前記スイッチング動作による電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。本発明に係るデータ取込方法は、パルス制御信号に応じてスイッチング動作を行なうスイッチング回路を備えた半導体装置のデータ取込方法であって、前記スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成し、前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。本発明では、パルス制御信号に基づいて、スイッチング動作による電源ノイズの発生期間にはデジタル信号を取り込まず、電源ノイズの非発生期間にデジタル信号を取り込む。そのため、電源ノイズによるデジタル信号の取込エラーが低減することができる。本発明によれば、電源ノイズによるデジタル信号の取込エラーが低減された半導体装置を提供することができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。実施の形態1図1、2を参照して本発明の第1の実施の形態に係る半導体装置について説明する。図1は、実施の形態1に係る半導体装置が搭載された回路基板のブロック図である。図1に示すように、回路基板10には、本発明の第1の実施の形態に係る半導体装置であるPMICPowerManagementIntegratedCircuit100、MCUMicroControlUnit130、コイルL、容量Cを備えている。ここで、PMIC100は、デューティ制御回路110、スイッチング回路120を備えている。また、回路基板10は、電源端子とグランド端子とを備えている。電源端子には電源電圧VDD1が、グランド端子にはグランド電圧GNDが、与えられている。図1に示すように、PMIC100には、配線を介して電源電圧VDD1及びグランド電圧GNDが与えられている。PMIC100、コイルL、容量Cは、DCDCコンバータを構成しており、電源電圧VDD1からMCU130に供給する電源電圧VDD2を生成している。デューティ制御回路110は、MCU130から出力され、PMIC100の入力端子TIに入力されたデジタル制御信号Dctrに基づいて、出力するスイッチングパルス信号SPのデューティ比を制御する。スイッチング回路120は入力されたスイッチングパルス信号SPをバッファした出力パルス信号を出力する。PMIC100におけるデューティ制御回路110及びスイッチング回路120の詳細については後述する。スイッチング回路120から出力された出力パルス信号は、コイルL及び容量CからなるLCフィルタにより平滑化される。これにより、電源電圧VDD2が生成される。MCU130には、配線を介してDCDCコンバータにより生成された電源電圧VDD2及びグランド電圧GNDが与えられている。そして、MCU130は、例えば動作状態に応じたデジタル制御信号Dctrを生成し、PMIC100に対して出力する。MCU130の詳細については後述する。図2は、実施の形態1に係る半導体装置であるPMIC100のブロック図である。上述の通り、また、図2に示すように、PMIC100は、デューティ制御回路110、スイッチング回路120を備えている。ここで、デューティ制御回路110は、デジタル制御信号保持回路111、D/AコンバータDAC:DigitaltoAnalogConverter112、PWM信号生成回路113を備えている。また、スイッチング回路120は、駆動回路121、PMOSトランジスタP1、NMOSトランジスタN1を備えている。デジタル制御信号保持回路111は、PMIC100の入力端子TIを介して入力されたデジタル制御信号Dctrを保持する。また、デジタル制御信号保持回路111には、PWM信号生成回路113から出力されるスイッチングパルス信号SPがフィードバックされている。ここで、スイッチングパルス信号SPから出力パルス信号が生成され、出力パルス信号により電源ノイズが生じる。そのため、デジタル制御信号保持回路111は、入力されたスイッチングパルス信号SPから、電源ノイズの発生タイミングを知ることができる。具体的には、電源ノイズは出力パルス信号の信号遷移立ち上がり又は立ち下がり毎に遷移直後に発生する。そこで、デジタル制御信号保持回路111は、電源ノイズによる取込エラーを防止するため、信号遷移後の所定の期間はデジタル制御信号Dctrを取り込まない。つまり、デジタル制御信号保持回路111は、電源ノイズの影響がない期間電源ノイズ非発生期間に、デジタル制御信号Dctrを取り込み、出力する。詳細については後述するが、デジタル制御信号保持回路111は、論理回路とレジスタから構成される。DAC112は、デジタル制御信号保持回路111から出力されたデジタル制御信号をアナログ信号に変換する。PWM信号生成回路113は、DAC112から出力されたアナログ信号と、フィードバック端子TFを介して出力側からフィードバックされる電源電圧VDD2とに基づいて、出力するスイッチングパルス信号PWM信号SPのデューティ比を制御する。駆動回路121は、PWM信号生成回路113から出力されたスイッチングパルス信号SPに応じて、PMOSトランジスタP1及びNMOSトランジスタN1のゲートに駆動用パルスを出力する。PMOSトランジスタP1及びNMOSトランジスタN1は、インバータ回路を構成している。即ち、PMOSトランジスタP1のソースは電源端子TPを介して電源電源電圧VDD1に接続されている。PMOSトランジスタP1のドレインは、NMOSトランジスタN1のドレインに接続されている。NMOSトランジスタN1のソースは、グランド端子TGを介して、グランドグランド電圧GNDに接続されている。PMOSトランジスタP1のゲート及びNMOSトランジスタN1のゲートは、それぞれ駆動回路121に接続されている。PMOSトランジスタP1及びNMOSトランジスタN1のゲートに駆動用パルスが入力されることにより、PMOSトランジスタP1及びNMOSトランジスタN1が相補的にオンオフを繰り返す。これにより、PMOSトランジスタP1のドレインと、NMOSトランジスタN1のドレインとが接続された出力ノードから出力パルス信号が出力される。この出力パルス信号は出力端子TOを介してPMIC100から出力される。出力端子TOには、コイルLの一端が接続されている。また、コイルLの他端は、容量Cの一端に接続されている。容量Cの他端は、グランドグランド電圧GNDに接続されている。このコイルLと容量Cとは、上述の通りLCフィルタを構成している。コイルLと容量Cとの間のノードから、PMIC100、コイルL、容量Cから構成されるDCDCコンバータの出力として電源電圧VDD2が出力される。次に、図3を用いて、MCU130の内部構成について説明する。図3は、図1のMCU130のブロック図の一例である。図3に示すように、MCU130は、機能ブロックとして、CPUCentralProcessingUnitコア131、キャッシュメモリ132、メモリコントローラ133、タイマ134、クロック生成回路135、I/OInputOutputポート136、割込コントローラ137、GPUGraphicsProcessingUnitコア138、ディスプレイコントローラ139を備えている。ここで、各機能ブロックはメインバスMBを介して互いに接続されている。CPUコア131は、制御プログラムに基づいて、各種処理を実行するMCU130内の心臓部である。本実施の形態では、CPUコア131は、自身の動作状況に応じたデジタル制御信号Dctrを生成する。このデジタル制御信号Dctrは、メインバスMB及びI/Oポート136を介してPMIC100へ出力される。キャッシュメモリ132は、CPUコア131とローカルバスLB1を介して接続されている。そのため、CPUコア131からキャッシュメモリ132への高速アクセスが可能となる。キャッシュメモリ132には、例えばCPUコア131において使用頻度の高いデータが格納される。メモリコントローラ133は外部メモリであるDRAMDynamicRandomAccessMemoryに対する読取、書込、リフレッシュ等を制御する。例えば、メモリコントローラ133は、キャッシュメモリ132からメインバスMBを介して転送されたデータをDRAMに書き込む。逆に、メモリコントローラ133は、DRAMに格納されていたデータを読み取る。この読み取られたデータが、例えば、メインバスMBを介してキャッシュメモリ132に転送される。タイマ134は、クロックをカウントすることにより時間を計測する。例えば、定期的に割込処理を行なう場合などに用いられる。クロック生成回路135は、例えばPLLPhaselockedloop回路などであって、水晶発振器が発振する基準クロックを逓倍した所定周波数の動作クロックを生成する。生成された動作クロックは、各機能ブロックに分配される。I/Oポート136は、MCU130をPMIC100や周辺機器と接続するためのインタフェースである。割込コントローラ137は、ローカルバスLB2を介して、I/Oポート136に接続されている。そのため、リアルタイム性の高い周辺機器からの割込処理要求もスムーズにCPUコア131へ転送することができる。割込コントローラ137は、周辺機器毎に設定されている優先度に基づいて、周辺機器からの割込処理要求を適切な順序で、CPUコア131に転送する。GPUコア138は、画像処理専用のプロセッサである。例えば、GPUコア138は、メモリコントローラ133及びメインバスMBを介してDRAMから転送された画像データを処理し、ディスプレイコントローラ139へ出力する。ディスプレイコントローラ139は、ローカルバスLB3を介してGPUコア138と接続されている。ディスプレイコントローラ139は、GPUコア138から受け取った画像データをディスプレイに出力する。上述の通り、デジタル制御信号Dctrに基づいてCPUコア131に与えられる電源電圧VDD2が生成される。つまり、図3に示すように、CPUコア131に可変電源電圧VDD2が与えられている。その他の機能ブロックには、固定電源電圧VDD1が与えられている。ここで、上述のPMIC100の原理を用いて、例えばGPUコア138についても、その動作状況に応じた可変電源電圧を与えてもよい。同様に、その他の機能ブロックについても、上述のPMIC100の原理を用いて、その動作状況に応じた可変電源電圧を与えてもよい。次に、図4を用いて、デジタル制御信号保持回路111の詳細について説明する。図4は、実施の形態1の実施例に係るデジタル制御信号保持回路111の回路図である。図4に示すように、デジタル制御信号保持回路111は、遅延回路D0、D1、XORゲートX2、NORゲートNO2~NO4、ANDゲートAN1、AN2、インバータI1、フリップフロップFFbを備えている。なお、デジタル制御信号Dctrのビット数は、デューティ制御回路110におけるデューティ比の切換段数により定まる。例えば、1ビットであれば2段階切換、2ビットであれば4段切換、3ビットであれば8段切換などとすることができる。図4では、代表してデジタル制御信号Dctrのビット数が1の場合を示している。実施の形態2において後述するように、デジタル制御信号Dctrのビット数がnの場合、n個のフリップフロップが必要になる。図4に示すように、XORゲートX2の一方の入力には、PWM信号生成回路113の出力信号であるスイッチングパルス信号SPがフィードバックされている。XORゲートX2の他方の入力には、スイッチングパルス信号SPが遅延回路D1により遅延された信号Aが入力される。ANDゲートAN2の一方の入力には、XORゲートX2から出力された信号Bの反転信号が入力される。ANDゲートAN2の他方の入力には、書込イネーブル信号WENが入力される。書込イネーブル信号WENは、デジタル制御信号Dctrの値に変化があった場合に、LLowからHHighに切り換わり、所定期間のみHを維持した後、Lに切り換わるイネーブル信号である。ANDゲートAN1の一方の入力には、書込イネーブル信号WENが遅延回路D0により遅延された信号Cが入力される。ANDゲートAN1の他方の入力には、ANDゲートAN2から出力された信号Dが入力される。NORゲートNO2の一方の入力には、書込イネーブル信号WENが入力される。NORゲートNO2の他方の入力には、書込イネーブル信号WENが遅延回路D0により遅延された信号Cが入力される。NORゲートNO3の一方の入力には、NORゲートNO2から出力された信号Fが入力される。NORゲートNO3の他方の入力には、後述するNORゲートNO4から出力された信号が入力される。NORゲートNO4の一方の入力には、ANDゲートAN1から出力された信号Eが入力される。NORゲートNO4の他方の入力には、NORゲートNO3から出力された信号が入力される。ここで、NORゲートNO3、NO4はRSラッチ回路を構成している。NORゲートNO4から出力された信号GはインバータI1に入力される。インバータI1は、信号Gの反転信号である書込パルス信号WPを出力する。フリップフロップFFbは、Dフリップフロップであり、クロック入力には書込パルス信号WPが入力される。また、ディレイ入力には、デジタル制御信号Dctrが入力される。つまり、デジタル制御信号Dctrが遷移した場合、書込パルス信号WPがLからHへ遷移したタイミングで、遷移後のデジタル制御信号DctrがフリップフロップFFbに取り込まれ、DAC112へ出力される。図4において、遅延回路D1、XORゲートX2、ANDゲートAN2は、本発明の実施の形態に係る特徴的構成であるマスク信号生成回路114を構成している。このマスク信号生成回路114は、スイッチングパルス信号SPが遷移した後の電源ノイズ発生期間におけるデジタル制御信号Dctrの取込を回避するマスク信号を当該スイッチングパルス信号SPから生成している。ここで、出力パルス信号ではなくスイッチングパルス信号SPをフィードバックさせることにより、スイッチングパルス信号SPから生成される出力パルス信号に起因する電源ノイズを確実に回避することができる。フィードバック信号として出力パルス信号を用いた場合、フィードバック信号の遷移から電源ノイズ発生までの時間が、スイッチングパルス信号SPを用いた場合よりも短くなり、効果的に電源ノイズを回避することができないおそれがある。なお、後述するように、マスク信号生成回路114においてANDゲートAN2は必須ではない。しかしながら、書込イネーブル信号WEN自身のノイズを除去するために、ANDゲートAN2を用いた方が好ましい。次に、図5を用いて、実施の形態1の比較例に係るデジタル制御信号保持回路111cの詳細について説明する。図5は、実施の形態1の比較例に係るデジタル制御信号保持回路111cの回路図である。図5のデジタル制御信号保持回路111cは、図4のデジタル制御信号保持回路111におけるマスク信号生成回路114、即ち、遅延回路D1、XORゲートX2、ANDゲートAN2を備えていない。具体的には、図4のデジタル制御信号保持回路111におけるANDゲートAN2から出力された信号Dに代わり、書込イネーブル信号WENがANDゲートAN1に入力されている。その他の接続関係は図4と同様であるため、接続関係についての説明は省略する。ここで、図5における信号Cは、図4における信号Cと同じ信号である。また、図5における信号Fも、図4における信号Fと同じ信号である。一方、上述の通り、入力が異なるため、図5においてANDゲートAN1から出力される信号Eは、図4においてANDゲートAN1から出力される信号Eとは異なる信号である。また、図5においてNORゲートNO4から出力される信号Gは、図4においてNORゲートNO4から出力される信号Gとは異なる信号である。そのため、図5における書込パルス信号WPは、図4における書込パルス信号WPとは異なる信号である。次に、図6、7を用いて、図4の実施例に係る回路と図5の比較例に係る回路の動作について説明する。図6は、図4の実施例に係る回路と図5の比較例に係る回路の動作を比較するためのタイミングチャートであって、比較例において取込エラーが発生する場合を示している。図7は、図4の実施例に係る回路と図5の比較例に係る回路の動作を比較するためのタイミングチャートであって、比較例において取込エラーが発生しない場合を示している。図6の最上段には、スイッチングパルス信号SPが示されている。周期的にH電源電圧VDD1とLグランド電圧GNDとを繰り返している。2段目には、デジタル制御信号Dctrが示されている。図6では、図面左側ではH、図面右側ではLである場合を示している。図6に示すように、デジタル制御信号Dctrには、スイッチングパルス信号SPの遷移毎に電源ノイズが発生している。3段目には、書込イネーブル信号WENが示されている。書込イネーブル信号WENは、デジタル制御信号Dctrが遷移しなければLのままであり、一方、デジタル制御信号Dctrが遷移すると一定期間Hに遷移する。ここで、デジタル制御信号Dctrの遷移に伴い、書込イネーブル信号WENが生成されるため、書込イネーブル信号WENの立ち上がりタイミングは、デジタル制御信号Dctrの遷移タイミングから遅延している。4段目には、図4においてスイッチングパルス信号SPが遅延回路D1により遅延された信号Aが示されている。5段目には、図4においてXORゲートX2から出力された信号Bマスク信号が示されている。信号BのH期間は遅延回路D1による遅延量D1に一致する。この信号BのH期間が電源ノイズ発生期間であり、一方、の信号BのL期間が電源ノイズ非発生期間である。ここで、遅延回路D1による遅延量D1は、一定周期であるスイッチングパルス信号SPの1/2未満さらには1/4未満とすることがスループットの観点から好ましい。6段目には、書込イネーブル信号WENが遅延回路D0により遅延された信号Cが示されている。7段目には、図4において書込イネーブル信号WENと信号Bの反転信号とを入力とするANDゲートAN2から出力された信号Dが示されている。8段目には、図4において信号Cと信号Dとを入力とするANDゲートAN1から出力された信号Eが示されている。9段目には、図4において書込イネーブル信号WENと信号Cとを入力とするNORゲートNO2から出力された信号Fが示されている。10段目には、図4においてNORゲートNO3から出力される信号と信号Eとを入力とするNORゲートNO4から出力された信号Gが示されている。11段目には、図4における信号Gの反転信号である書込パルス信号WPが示されている。12段目には、図4におけるフリップフロップFFbの非反転出力Q_FFbが示されている。書込パルス信号WPの立ち上がりタイミングにおいて、デジタル制御信号Dctrの値Lを取り込む。ここで、書込パルス信号WPの立ち上がりタイミングは、電源ノイズ非発生期間であるため、取込エラーが生じない。13段目には、図5において書込イネーブル信号WENと信号Cとを入力とするANDゲートAN1から出力された信号Eが示されている。14段目には、分かり易いように9段目に示した信号Fがもう一度示されている。15段目には、図5においてNORゲートNO3から出力される信号と信号Eとを入力とするNORゲートNO4から出力された信号Gが示されている。16段目には、図5における信号Gの反転信号である書込パルス信号WPが示されている。17段目つまり最下段には、図5におけるフリップフロップFFbの非反転出力Q_FFbが示されている。書込パルス信号WPの立ち上がりタイミングにおいて、デジタル制御信号Dctrの値Lを取り込む。ここで、書込パルス信号WPの立ち上がりタイミングは、電源ノイズ発生期間であるため、取込エラーが生じている。つまり、デジタル制御信号Dctrの値として誤った値Hを取り込んでしまっており、フリップフロップFFbの非反転出力Q_FFbに遷移が生じていない。ここで、信号Cと比較例における書込パルス信号WPとは同一波形となる。実施例に係るデジタル制御信号保持回路111では、この信号Cの立ち上がりタイミングが、図6に示すように、信号BのH期間つまり電源ノイズ発生期間にある場合、信号BがLに遷移するまで書込パルス信号WPの立ち上がりを遅延させる。換言すれば、信号BがHの間、書込パルス信号WPをマスクし、信号BがLに遷移すると同時に、書込パルス信号WPを遷移させる。これにより、確実に電源ノイズによる取込エラーを防止することができる。しかも、図6に示すように、比較例における書込パルス信号WPつまり信号Cに対する遅延量D3は、遅延回路D1の遅延量D1以下であり、スループットにも優れる。次に、図7を用いて、比較例において取込エラーが発生しない場合の回路の動作について説明する。図7に示した信号は、全て図6に示した信号と同じ信号であるので、説明を省略する。図7では、比較例における書込パルス信号WPの立ち上がりタイミングが、電源ノイズ非発生期間であるため、取込エラーが生じていない。つまり、デジタル制御信号Dctrの値として正しい値Lを取り込み、フリップフロップFFbの非反転出力Q_FFbに遷移が生じている。ここで、実施例に係るデジタル制御信号保持回路111では、信号Cつまり比較例における書込パルス信号WPの立ち上がりタイミングが、図7に示すように、信号BのL期間つまり電源ノイズ非発生期間にある場合、書込パルス信号WPを遅延させることなく信号Cと同時に立ち上げる。この場合、図6に示すように、比較例における書込パルス信号WPつまり信号Cに対する遅延量D3=0であり、スループットに優れる。以上説明したとおり、いかなるタイミングで、デジタル制御信号Dctrが遷移し、それに伴い書込イネーブル信号WENが遷移しても、本実施の形態に係る半導体装置では、確実に電源ノイズによるデジタル信号の取込エラーを防止することができる。さらに、最大でも取込タイミングを1回の電源ノイズ発生期間分のみ遅延させればよいため、スループットにも優れる。次に、図8を用いて、図4に示したデジタル制御信号保持回路111の変形例について説明する。図8は、実施の形態1の変形例に係るデジタル制御信号保持回路111の回路図である。図8のデジタル制御信号保持回路111では、マスク信号生成回路114aが、遅延回路D1、XORゲートX2のみから構成されており、ANDゲートAN2を備えていない。具体的には、図4におけるANDゲートAN2から出力される信号Dに代えて、XORゲートX2から出力される信号Bの反転信号が直接ANDゲートAN1に入力されている。その他の構成は図4と同様であるため、説明を省略する。図8のような回路構成であっても、図4の場合と同様に電源ノイズによるデジタル信号の取込エラーを防止することができ、スループットにも優れる。実施の形態2次に、図9を用いて、実施の形態2に係る半導体装置について説明する。図9は、実施の形態2の実施例に係るデジタル制御信号保持回路211の回路図である。図9は、デジタル制御信号Dctrのビット数がnの場合である。デジタル制御信号Dctrは、n個の信号IN1~INnから構成されている。図9に示すように、デジタル制御信号保持回路211は、図4のデジタル制御信号保持回路111における1個のフリップフロップFFbに対応するn個のフリップフロップFF1b~FFnbを備えている。フリップフロップFF1b~FFnbのディレイ入力には、デジタル制御信号Dctrを構成する信号IN1~INnがそれぞれ入力される。フリップフロップFF1b~FFnbのクロック入力には、書込パルス信号WPが共通に入力される。また、デジタル制御信号保持回路211は、デジタル制御信号Dctrから書込イネーブル信号WENを生成する書込制御信号生成回路115を備えている。図9に示すように、書込制御信号生成回路115は、n個のフリップフロップFF1a~FFna、n個のXORゲートX11~X1n、k個のNOゲートNO11~NO1k、1個のNANDゲートNA1を備えている。フリップフロップFF1a~FFnaのディレイ入力には、デジタル制御信号Dctrを構成する信号IN1~INnがそれぞれ入力される。フリップフロップFF1a~FFnaのクロック入力には、書込パルス信号WPが遅延回路D2により遅延された信号が共通に入力される。XORゲートX11~X1nの一方の入力には、デジタル制御信号Dctrを構成する信号IN1~INnがそれぞれ入力される。XORゲートX11~X1nの他方の入力には、フリップフロップFF1a~FFnaの非反転出力信号がそれぞれ入力される。NORゲートNO11の一方の入力には、XORゲートX11からの出力信号が、他方の入力には、XORゲートX12からの出力信号が入力される。図示されていないが、NORゲートNO12の一方の入力には、XORゲートX13からの出力信号が、他方の入力には、XORゲートX14からの出力信号が入力される。NORゲートNO13の一方の入力には、XORゲートX15からの出力信号が、他方の入力には、XORゲートX16からの出力信号が入力される。以下同様に、NORゲートNO1kの一方の入力には、XORゲートX1n-1からの出力信号が、他方の入力には、XORゲートX1nからの出力信号が入力される。この場合、k=n/2である。しかしながら、NORゲートNO1kは2入力に限られないので、kの値は任意である。NANDゲートNA1には、NORゲートNO11~NO1kからの出力信号が入力され、NANDゲートNA1から書込イネーブル信号WENが出力される。その他の構成は、図4のデジタル制御信号保持回路111と同様であるので、説明を省略する。次に、書込イネーブル信号WENの遷移について説明する。デジタル制御信号Dctrを構成する信号IN1~INnのいずれにも遷移がない場合、信号IN1~INnのそれぞれとフリップフロップFF1a~FFnaの非反転出力信号のそれぞれとが一致するため、XORゲートX11~X1nの出力信号は全てLとなる。そのため、NORゲートNO11~NO1kからの出力信号は、全てHとなる。従って、NANDゲートNA1からの出力信号である書込イネーブル信号WENはLとなる。一方、デジタル制御信号Dctrを構成する信号IN1~INnのいずれかに遷移がある場合を考える。ここで、信号IN1に遷移があったとすると、信号IN1が遷移してもフリップフロップFF1aの非反転出力信号は維持されるため、両者は不一致となる。そのため、XORゲートX11の出力信号はHとなる。一方、他のXORゲートX12~X1nの出力信号は全てLのままである。従って、NORゲートNO11の出力信号は、Lとなる。一方、他のNORゲートNO12~NO1kの出力信号は全てHのままである。よって、NANDゲートNA1からの出力信号である書込イネーブル信号WENはHとなる。書込イネーブル信号WENがHに遷移すると、その後フリップフロップFF1a~FFnaのクロック入力が、LからHへ遷移する。これにより、再び信号IN1とフリップフロップFF1aの非反転出力信号とが一致することになり、書込イネーブル信号WENがHからLへ遷移する。次に、図10を用いて、実施の形態2の比較例に係るデジタル制御信号保持回路211cについて説明する。図10は、実施の形態2の比較例に係るデジタル制御信号保持回路211cの回路図である。図10のデジタル制御信号保持回路211cは、図9のデジタル制御信号保持回路211におけるマスク信号生成回路114、即ち、遅延回路D1、XORゲートX2、ANDゲートAN2を備えていない。具体的には、図9のデジタル制御信号保持回路211におけるANDゲートAN2から出力された信号Dに代わり、書込イネーブル信号WENがANDゲートAN1に入力されている。その他の接続関係は図9と同様であるため、接続関係についての説明は省略する。ここで、図10における信号Cは、図9における信号Cと同じ信号である。一方、実施の形態1と同様に、図10における書込パルス信号WPは、図9における書込パルス信号WPとは異なる信号である。次に、図11、12を用いて、図9の実施例に係る回路の動作について説明する。図11は、図9の実施例に係る回路の動作を説明するためのタイミングチャートであって、遅延量D0が大きい場合を示している。図12は、図9の実施例に係る回路の動作を説明するためのタイミングチャートであって、遅延量D0が小さい場合を示している。最上段のスイッチングパルス信号SPから12番目のフリップフロップFF1bの非反転出力Q_FF1bは、図6における最上段のスイッチングパルス信号SPから12番目のフリップフロップFFbの非反転出力Q_FFbに対応する信号であるため、説明を省略する。なお、信号CにおいてCWPと示されているのは、上述の通り、信号Cと比較例における書込パルス信号WPとが同一波形となるからである。一方、図11、12の最下段には、フリップフロップFF1aの非反転出力Q_FF1aが示されている。図9の回路構成では、図11、12に示すように、フリップフロップFF1bの非反転出力Q_FF1bがHからLに遷移した後、遅延回路D2による遅延量D2だけ遅延して、フリップフロップFF1aの非反転出力Q_FF1aがHからLに遷移する。それと同時に、書込イネーブル信号WENがHからLに遷移する。その他の信号の遷移については、図6、7の場合と同様であるため、説明を省略する。また、実施の形態1についても同様であるが、図11、12に示すように、遅延量D0によらず、電源ノイズによるデジタル信号の取込エラーを防止することができ、かつ、スループットにも優れる。その原理は、実施の形態1と同様である。実施の形態3次に、図13を用いて、実施の形態3に係る半導体装置について説明する。図13は、実施の形態3に係るマスク信号生成回路314の回路図である。マスク信号生成回路314の遅延回路D1は、遅延回路D1_1~D1_m、セレクタSELを備えている。遅延回路D1_1~D1_mは直列接続されており、遅延回路D1_1~D1_mのそれぞれの出力がセレクタSELのm個の入力に接続されている。セレクタSELに入力される遅延制御信号Cdlyにより、m段階で遅延量を変化させることができる。その他の構成は、マスク信号生成回路114と同様であるため、説明を省略する。この遅延量は、スイッチング回路120の電流負荷の状況に応じて、動作中に自動的に切り換えるようにしてもよい。また、組立時の配線等により電源ノイズ発生タイミングが変化するため、例えば、人為的操作により変更できるようにしてもよい。実施の形態4次に、図14を用いて、実施の形態4に係る半導体装置について説明する。図14は、実施の形態4に係るマスク信号生成回路414の回路図である。マスク信号生成回路414は、入力部にANDゲートAN3を備えている。ANDゲートAN3には、スイッチングパルス信号SPとイネーブル信号ENが入力される。イネーブル信号ENがHの場合、マスク信号生成回路414は動作し、イネーブル信号ENがLの場合、マスク信号生成回路414は停止する。具体的には、イネーブル信号ENがLの場合、信号Bが常にLとなるため、信号D=書込イネーブル信号WENとなる。つまり、図5の比較例と同様の構成となる。その他の構成は、マスク信号生成回路114と同様であるため、説明を省略する。イネーブル信号ENの切り換えは、例えばMCU130の動作モードに応じて、行なえばよい。具体的には、スリープモード、ホルトモード、スタンバイモード等のMCU130が停止又は動作率が低い場合、イネーブル信号ENをLにし、動作率が高い場合、イネーブル信号ENをHにすればよい。このMCU130の動作状態は、MCU130から信号を取得して判断すればよい。あるいは、スイッチング回路120の出力電流をモニタすることにより判断してもよい。実施の形態5次に、図15、16を用いて、実施の形態5に係る半導体装置について説明する。図15は、実施の形態5に係る半導体装置が搭載された回路基板のブロック図である。図15に示すように、回路基板50には、本発明の第5の実施の形態に係る半導体装置である音声処理IC500、MCU530、コイルL、容量C、スピーカ51を備えている。ここで、音声処理IC500は、デューティ制御回路510、スイッチング回路520を備えている。また、回路基板50は、電源端子不図示とグランド端子グランド電圧GNDとを備えている。図15に示すように、音声処理IC500、コイルL、容量Cは、D級アンプを構成している。デューティ制御回路510は、MCU530から出力され、音声処理IC500の入力端子TIに入力されたデジタル音声信号Dpcmに基づいて、出力するスイッチングパルス信号SPのデューティ比を制御する。スイッチング回路520は入力されたスイッチングパルス信号SPがバッファされた出力パルス信号を出力する。音声処理IC500におけるデューティ制御回路510及びスイッチング回路520の詳細については後述する。スイッチング回路520から出力された出力パルス信号は、コイルL及び容量CからなるLCフィルタにより平滑化され、スピーカ51に入力される。MCU530は、デジタル音声信号Dpcmを生成し、音声処理IC500に対して出力する。図16は、実施の形態5に係る半導体装置である音声処理IC500のブロック図である。上述の通り、また、図16に示すように、音声処理IC500は、左スピーカ51L用のデューティ制御回路510L、スイッチング回路520L及び右スピーカ51R用のデューティ制御回路510R、スイッチング回路520Rを備えている。ここで、デューティ制御回路510Lは、デジタル音声信号保持回路511L、DAC512L、PWM信号生成回路513Lを備えている。同様に、デューティ制御回路510Rは、デジタル音声信号保持回路511R、DAC512R、PWM信号生成回路513Rを備えている。また、スイッチング回路520Lは、駆動回路521L、PMOSトランジスタP2、NMOSトランジスタN2を備えている。同様に、スイッチング回路520Rは、駆動回路521R、PMOSトランジスタP3、NMOSトランジスタN3を備えている。デジタル音声信号保持回路511Lは、音声処理IC500の入力端子TILを介して入力されたデジタル音声信号Dpcm1を保持する。また、デジタル音声信号保持回路511Lには、PWM信号生成回路513Lから出力されるスイッチングパルス信号SP1がフィードバックされている。同様に、デジタル音声信号保持回路511Rは、音声処理IC500の入力端子TIRを介して入力されたデジタル音声信号Dpcm2を保持する。また、デジタル音声信号保持回路511Rには、PWM信号生成回路513Rから出力されるスイッチングパルス信号SP2がフィードバックされている。ここで、スイッチングパルス信号SP1、SP2から出力パルス信号が生成され、出力パルス信号により電源ノイズが生じる。そのため、デジタル音声信号保持回路511L、511Rは、それぞれ入力されたスイッチングパルス信号SP1、SP2から、電源ノイズの発生タイミングを知ることができる。具体的には、電源ノイズは出力パルス信号の信号遷移立ち上がり又は立ち下がり毎に遷移直後に発生する。そこで、デジタル音声信号保持回路511は、電源ノイズによる取込エラーを防止するため、信号遷移後の所定の期間はデジタル音声信号Dpcmを取り込まない。つまり、デジタル音声信号保持回路511L、511Rは、電源ノイズの影響がない期間電源ノイズ非発生期間に、デジタル音声信号Dpcmを取り込み、出力する。DAC512Lは、デジタル音声信号保持回路511Lから出力されたデジタル音声信号をアナログ信号に変換する。PWM信号生成回路513Lは、DAC512Lから出力されたアナログ信号に基づいて、出力するスイッチングパルス信号SP1のデューティ比を制御する。同様に、DAC512Rは、デジタル音声信号保持回路511Rから出力されたデジタル音声信号をアナログ信号に変換する。PWM信号生成回路513Rは、DAC512Rから出力されたアナログ信号に基づいて、出力するスイッチングパルス信号SP2のデューティ比を制御する。駆動回路521Lは、PWM信号生成回路513Lから出力されたスイッチングパルス信号SP1に応じて、PMOSトランジスタP2及びNMOSトランジスタN2のゲートに駆動用パルスを出力する。同様に、駆動回路521Rは、PWM信号生成回路513Rから出力されたスイッチングパルス信号SP2に応じて、PMOSトランジスタP3及びNMOSトランジスタN3のゲートに駆動用パルスを出力する。PMOSトランジスタP2及びNMOSトランジスタN2は、インバータ回路を構成し、PMOSトランジスタP2及びNMOSトランジスタN2のゲートは、それぞれ駆動回路521Lに接続されている。同様に、PMOSトランジスタP3及びNMOSトランジスタN3は、インバータ回路を構成し、PMOSトランジスタP3及びNMOSトランジスタN3のゲートは、それぞれ駆動回路521Rに接続されている。PMOSトランジスタP2及びNMOSトランジスタN2のゲートに駆動用パルスが入力されることにより、PMOSトランジスタP2及びNMOSトランジスタN2が相補的にオンオフを繰り返す。これにより、PMOSトランジスタP2のドレインと、NMOSトランジスタN2のドレインとが接続された出力ノードから出力パルス信号が出力される。この出力パルス信号は出力端子TOLを介して音声処理IC500から出力される。同様に、PMOSトランジスタP3及びNMOSトランジスタN3のゲートに駆動用パルスが入力されることにより、PMOSトランジスタP3及びNMOSトランジスタN3が相補的にオンオフを繰り返す。これにより、PMOSトランジスタP3のドレインと、NMOSトランジスタN3のドレインとが接続された出力ノードから出力パルス信号が出力される。この出力パルス信号は出力端子TORを介して音声処理IC500から出力される。出力端子TOLには、コイルL1の一端が接続されている。また、コイルL1の他端は、容量C1の一端に接続されている。容量C1の他端は、グランドグランド電圧GNDに接続されている。このコイルL1と容量C1とは、上述の通りLCフィルタを構成している。コイルL1と容量C1との間のノードにスピーカ51Lが接続されている。同様に、出力端子TORには、コイルL2の一端が接続されている。また、コイルL2の他端は、容量C2の一端に接続されている。容量C2の他端は、グランドグランド電圧GNDに接続されている。このコイルL2と容量C2とは、上述の通りLCフィルタを構成している。コイルL2と容量C2との間のノードにスピーカ51Rが接続されている。上記デジタル音声信号保持回路511L、511Rに、図4などに示した回路構成を適用することにより、電源ノイズによるデジタル信号の取込エラーを防止することができ、スループットにも優れるD級アンプを提供することができる。実施の形態6次に、図17を用いて、実施の形態6に係る半導体装置について説明する。図17は、実施の形態6に係るマスク信号生成回路614の回路図である。マスク信号生成回路614は、スイッチング回路がj個ある場合に対応するものである。そのため、j個のスイッチングパルス信号SP1~SPjが生成されている。マスク信号生成回路614は、j個の遅延回路D11~D1j、j個のXORゲートX21~X2j、1個のORゲートOR1、1個のANDゲートAN2を備えている。XORゲートX21の一方の入力には、スイッチングパルス信号SP1がフィードバックされ、他方の入力には、スイッチングパルス信号SP1が遅延回路D11により遅延された信号A1が入力される。XORゲートX22の一方の入力には、スイッチングパルス信号SP2がフィードバックされ、他方の入力には、スイッチングパルス信号SP2が遅延回路D12により遅延された信号A2が入力される。以下同様に、XORゲートX2jの一方の入力には、スイッチングパルス信号SPjがフィードバックされ、他方の入力には、スイッチングパルス信号SPjが遅延回路D1jにより遅延された信号Ajが入力される。XORゲートX21~X2jから出力される信号B1~Bjは、すべてORゲートOR1に入力される。ANDゲートAN2の一方の入力には、ORゲートOR1から出力された信号Ballの反転信号が入力される。ANDゲートAN2の他方の入力には、書込イネーブル信号WENが入力される。ここで、XORゲートX21~X2jから出力される信号B1~Bjは、j個のスイッチング回路のそれぞれの電源ノイズ発生期間にHとなる信号である。そして、ORゲートOR1から出力された信号Ballは、j個のスイッチング回路のすべての電源ノイズ発生期間にHとなる信号である。このような構成により、複数のスイッチング回路を有する場合にも電源ノイズによるデジタル信号の取込エラーを防止することができ、スループットにも優れる半導体装置を提供することができる。本願発明は、上記実施の形態に係るDCDCコンバータやD級アンプに留まらず、電源ノイズを発生するスイッチング回路を備えるあらゆる半導体装置に適用することができる。また、上記スイッチング回路に、軽負荷時には消費電流が優れたPFM制御に、中から大負荷時にはリップルやノイズが小さく、変換効率が良いPWM制御に、自動的に切り替える機能を持たせてもよい。以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。