ワードライン毎に配列されたメモリセルと前記ワードラインに印加する読み出し電圧を変更可能な電圧生成部とを備える不揮発性メモリと、ホスト装置と前記不揮発性メモリとの間のデータ転送を制御する制御部と、前記不揮発性メモリから読み出されたデータの誤り訂正を行う誤り訂正部と、前記読み出し電圧の値を記録した読み出し電圧管理情報を記憶する管理情報記憶メモリと、を備え、前記制御部は、前記不揮発性メモリに格納されているデータを読み出す際、前記読み出し電圧管理情報に記録されている読み出し電圧の値を用いて前記不揮発性メモリからデータを読み出して、前記誤り訂正部による誤り訂正に失敗したとき、前記誤り訂正部が誤り訂正に成功するまで、読み出し電圧を変更して前記不揮発性メモリからデータの再読み出しを行い、前記訂正部が誤り訂正に成功したとき、前記読み出し電圧管理情報に記録されている読み出し電圧を前記変更された読み出し電圧で更新する、ことを特徴とするメモリシステム。前記制御部は、前記ホスト装置から書き込み要求されたデータを、所定のサイズのデータ毎に誤り訂正符号を付して前記不揮発性メモリに格納し、前記読み出し電圧管理情報は、前記所定のサイズの領域毎に読み出し電圧が記録されている、ことを特徴とする請求項1に記載のメモリシステム。前記読み出し電圧管理情報は、前記メモリセルの消去単位毎の読み出し電圧が記録されている、ことを特徴とする請求項1に記載のメモリシステム。前記読み出し電圧管理情報は、前記メモリセルの先頭物理アドレスとサイズとにより規定される領域毎に読み出し電圧が記録されている、ことを特徴とする請求項1に記載のメモリシステム。前記制御部は、前記不揮発性メモリからデータの再読み出しを行う際、直前に使用した読み出し電圧から所定の刻み幅だけ小さくするように読み出し電圧を変更する、ことを特徴とする請求項1乃至請求項4の何れか1項に記載のメモリシステム。本発明の一つの実施形態は、読み出し動作開始から読み出し動作完了までの処理時間を可及的に低減したメモリシステムを提供することを目的とする。本発明の一つの実施形態によれば、ワードライン毎に配列されたメモリセルと前記ワードラインに印加する読み出し電圧を変更可能な電圧生成部とを備える不揮発性メモリと、ホスト装置と前記不揮発性メモリとの間のデータ転送を制御する制御部と、前記不揮発性メモリから読み出されたデータの誤り検出を行う誤り検出部と、前記読み出し電圧の値を記録した読み出し電圧管理情報を記憶する管理情報記憶メモリと、を備えている。前記制御部は、前記不揮発性メモリに格納されているデータを読み出す際、前記読み出し電圧管理情報に記録されている読み出し電圧の値を用いて前記不揮発性メモリからデータを読み出して、前記誤り検出部が読み出されたデータに誤りを検出したとき、前記誤り検出部が読み出されたデータに誤りを検出しなくなるまで読み出し電圧を変更して前記不揮発性メモリからデータの再読み出しを行い、前記誤り検出部が読み出されたデータに誤りを検出しなくなったとき、前記読み出し電圧管理情報に記録されている読み出し電圧を前記変更された読み出し電圧で更新する。NAND型フラッシュメモリが備えるメモリセルは、例えば半導体基板上に形成された積層ゲート構造を備えたMOSFETmetaloxidesemiconductorfieldeffecttransistorから構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層浮遊ゲート電極、および電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。しかしながら、メモリセルに書き込まれたデータが長時間アクセスされなかったような場合、メモリセルの浮遊ゲートから電子が放出され、閾値電圧が低くなるように変化する現象が発生する。閾値電圧の変化量は、データ保持期間のほか、書き込み/消去回数W/E回数や周辺温度などにも影響される。以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。実施形態図1は、本発明の実施形態のメモリシステムを適用したSSDの構成を示す図である。SSD100は、ATAインタフェースATAI/F2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置以下、ホストと略す1と接続され、ホスト1の外部メモリとして機能する。また、SSD100は、RS232CインタフェースRS232CI/Fなどの通信インタフェース3を介して、デバッグ用/製造検査用機器200との間でデータを送受信することができる。SSD100は、不揮発性半導体メモリとしてのNAND型フラッシュメモリ以下、NANDメモリという10と、コントローラとしてのドライブ制御回路4と、揮発性半導体メモリとしてのDRAM20と、電源回路5と、状態表示用のLED6と、ドライブ内部の温度を検出する温度センサ7と、フューズ8とを備えている。電源回路5は、ホスト1側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をSSD100内の各回路に供給する。また、電源回路5は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路4に供給する。フューズ8は、ホスト1側の電源回路とSSD100内部の電源回路5との間に設けられている。外部電源回路から過電流が供給された場合、フューズ8が切断され、内部回路の誤動作を防止する。NANDメモリ10は、例えば4並列動作を行う4つの並列動作要素10a~10dを有し、4つの並列動作要素10a~10dは、4つのチャネルch0~ch3によってドライブ制御回路4に接続されている。各並列動作要素10a~10dは、バンクインターリーブが可能な複数のバンクによって構成されている。すなわち、各並列動作要素は、例えば4バンクBank0~Bank3によって構成されており、各バンクは、複数のNANDメモリチップ、例えば2つのメモリチップChip0、Chip1により構成されている。各メモリチップは、例えば、それぞれ複数の物理ブロックを含むプレーン0、プレーン1の2つの領域Districtに分割されている。プレーン0およびプレーン1は、互いに独立した周辺回路例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データキャッシュ等を備えており、倍速モードを使用することにより、同時に消去/書き込み/読み出しを行うことが可能である。このように、NANDメモリ10の各NANDメモリチップは、複数のチャネルによる並列動作、複数のバンクによるバンクインターリーブ動作、同一バンク内の複数チップのインターリーブ動作、複数のプレーンを用いた倍速モードによる並列動作が可能である。なお、各メモリチップは、2つ以上の複数のプレーンに分割された構成であってもよいし、あるいは、全く分割されていなくてもよい。DRAM20は、ホスト1とNANDメモリ10との間で、データ転送用キャッシュおよび作業領域用メモリなどとして機能する。DRAM20の作業領域用メモリに記憶される内容は、例えばNANDメモリ10に記憶されている各種管理テーブルが、起動時などに展開されたマスターテーブルスナップショット、あるいは管理テーブルの変更差分であるログ情報などがある。尚、DRAM20の代わりに、FeRAMFerroelectricRandomAccessMemory、MRAMMagnetoresistiveRandomAccessMemory、PRAMPhasechangeRandomAccessMemoryなどの不揮発性ランダムアクセスメモリを使用することも可能である。不揮発性ランダムアクセスメモリを利用する場合、電源切断時に各種管理テーブルなどをNANDメモリ10に退避させる動作の一部又は全部を省略することができる。ドライブ制御回路4は、ホスト1とNANDメモリ10との間でDRAM20を介してデータ転送制御を行うとともに、SSD100内の各構成要素を制御する。また、ドライブ制御回路4は、状態表示用LED6にステータス表示用信号を供給するとともに、電源回路5からのパワーオンリセット信号を受けて、リセット信号およびクロック信号をドライブ制御回路4内およびSSD100内の各部に供給する機能も有している。各NANDメモリチップは、データ消去の単位である物理ブロックを複数配列して構成されている。図2aは、NANDメモリチップに含まれる1個の物理ブロックの構成例を示す回路図である。各物理ブロックは、X方向に沿って順に配列されたp1個のNANDストリングを備えているpは、0以上の整数。各NANDストリングに含まれる選択トランジスタST1は、ドレインがビット線BL0~BLpに接続され、ゲートが選択ゲート線SGDに共通接続されている。また、選択トランジスタST2は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGSに共通接続されている。各メモリセルトランジスタメモリセルとも言うMTは、半導体基板上に形成された積層ゲート構造を備えたMOSFETMetalOxideSemiconductorFieldEffectTransistorにより構成されている。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層浮遊ゲート電極、および電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタMTは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタMTは、1ビットを記憶するように構成されていてもよいし、多値2ビット以上のデータを記憶するように構成されていてもよい。また、メモリセルトランジスタMTは、浮遊ゲート電極を有する構造に限らず、MONOSMetalOxideNitrideOxideSilicon型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。MONOS構造のメモリセルトランジスタMTについても同様に、1ビットを記憶するように構成されていてもよいし、多値2ビット以上のデータを記憶するように構成されていてもよい。各NANDストリングにおいて、q1個のメモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタMTは、隣接するもの同士で拡散領域ソース領域若しくはドレイン領域を共有するような形でY方向に直列接続される。各NANDストリングにおいて、最もドレイン側に位置するメモリセルトランジスタMTから順に、制御ゲート電極がワード線WL0~WLqにそれぞれ接続されている。従って、ワード線WL0に接続されたメモリセルトランジスタMTのドレインは選択トランジスタST1のソースに接続され、ワード線WLqに接続されたメモリセルトランジスタMTのソースは選択トランジスタST2のドレインに接続されている。ワード線WL0~WLqは、物理ブロック内のNANDストリング間で、メモリセルトランジスタMTの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタMTの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続されるp1個のメモリセルトランジスタMTは1ページ物理ページとして取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。また、ビット線BL0~BLpは、ブロック間で、選択トランジスタST1のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるNANDストリングは、同一のビット線BLに接続される。図2bは、例えば、1個のメモリセルトランジスタMTに2ビットの記憶を行う4値データ記憶方式での閾値分布を示す模式図である。4値データ記憶方式は、上位ページデータxと下位ページデータyで定義される4値データxyの何れか1つをメモリセルトランジスタMTに保持可能である。4値データxyは、メモリセルトランジスタMTの閾値電圧の順に、例えば、データ11、01、00、10が割り当てられる。データ11は、メモリセルトランジスタMTの閾値電圧が例えば負とされた消去状態である。尚、データの割り当て規則はこれに限らない。また、1個のメモリセルトランジスタMTに3ビット以上の記憶を行う構成であってもよい。下位ページの書き込み動作において、データ11消去状態のメモリセルトランジスタMTに対して選択的に、下位ビットデータyを書き込むことによって、データ10が書き込まれる。上位ページの書き込み前のデータ10の閾値分布は、上位ページ書き込み後のデータ01とデータ00の閾値分布の中間程度に位置しており、上位ページの書き込み後の閾値分布よりブロードであってもよい。上位ページの書き込み動作において、データ11のメモリセルと、データ10のメモリセルに対して、それぞれ選択的に上位ビットデータxが書き込まれることにより、データ01およびデータ00が書き込まれる。擬似SLCモードは、下位ページのみを使用して書き込みを行う。下位ページの書き込みは、上位ページの書き込みに比べて高速である。ここで、前述のように、メモリセルトランジスタMTは、書き込まれたデータが長時間アクセスされなかったような場合、メモリセルの浮遊ゲートから電子が放出され、閾値電圧が低くなるように変化する現象が発生する。図3は、閾値電圧の変化を説明する図である。本図において、実線は書き込み直後の閾値電圧の分布を、破線は書き込みから長時間が経過した後の閾値電圧の分布を夫々示している。図示するように、長時間が経過した後の各閾値電圧の分布において、デフォルトの読み出し電圧レベルVA、VB、およびVC閾値よりも閾値電圧が低くなるメモリセルが生じるため、デフォルトの読み出し電圧を用いては正しくデータを読み出すことができなくなる。なお、VREADは、非選択のメモリセルに供給される読み出し電圧である。閾値電圧低下に関連する現象は、図3に示すように、2ビット以上のデータ多値を記憶するメモリセルMLC:MultiLevelCellの場合に限らず、図4に示すように、1ビットのデータ二値を記憶するメモリセルSLC:SingleLevelCellの場合も同様である。ただし、MLCの場合は、SLCの場合に比較して閾値分布間のマージンに係る制約が厳しいため、閾値電圧低下の影響はより顕著である。本発明の実施の形態によれば、SSD100は、閾値電圧が変動しても信頼性が担保されたデータを読み出すことができるように、読み出しデータに対する誤り訂正機能を備えるとともに、誤り訂正に失敗した誤り訂正処理エラー場合に、NAND型フラッシュメモリの読み出し電圧を変化させることができるようになっている。すなわち、SSD100は、データを読み出す際、誤り訂正に成功して正常なデータが読み出せるまで読み出しに成功するまで、読み出し電圧の変更と当該変更した読み出し電圧を用いた読み出しとを繰り返す。また、SSD100は、読み出しに成功した際の読み出し電圧を記憶しておき、次回の読み出し時は、当該記憶されている読み出し電圧を用いてデータの読み出しを行う。これにより、同じデータを短い間に複数回読み出す場合において読み出し動作を行う毎にデータのエラーが検出されることを防止することができる。また、SSD100は、誤り訂正処理に失敗した場合、当該記憶されている読み出し電圧を基準として次に試す読み出し電圧を決定する。これにより、読み出し電圧のデフォルト値を基準として適正な読み出し電圧を探索する場合より、当該適正な読み出し電圧を決定するに至るまでにかかる時間が短縮される。図5は、ドライブ制御回路4のハードウェア的な内部構成例を示すブロック図である。ドライブ制御回路4は、データアクセス用バス101、第1の回路制御用バス102、および第2の回路制御用バス103を備えている。第1の回路制御用バス102には、ドライブ制御回路4全体を制御するプロセッサ104が接続されている。第1の回路制御用バス102には、ブートROM105がROMコントローラ106を介して接続されている。ブートROM105には、NANDメモリ10に記憶された各管理プログラムFW:ファームウエアをブートするブート用プログラムが格納されている。また、第1の回路制御用バス102には、クロックコントローラ107が接続されている。このクロックコントローラ107は、図1に示した電源回路5からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を各部に供給する。第2の回路制御用バス103は、第1の回路制御用バス102に接続されている。第2の回路制御用バス103には、図1に示した温度センサ7からのデータを受けるためのI2C回路108、状態表示用LED6にステータス表示用信号を供給するパラレルIOPIO回路109、RS232CI/F3を制御するシリアルIOSIO回路110が接続されている。ATAインタフェースコントローラATAコントローラ111、第1のECCErrorCheckingandCorrection回路112、NANDコントローラ113、およびDRAMコントローラ114は、データアクセス用バス101と第1の回路制御用バス102との両方に接続されている。ATAコントローラ111は、ATAインタフェース2をしてホスト1との間でデータを送受信する。データアクセス用バス101には、データ作業領域およびファームウェア展開領域として使用されるSRAM115がSRAMコントローラ116を介して接続されている。NANDメモリ10に記憶されているファームウェアは起動時、ブートROM105に記憶されたブート用プログラムによってSRAM115に転送される。NANDコントローラ113は、NANDI/F117、第2のECC回路118、およびDMA転送制御用DMAコントローラ119を備えている。NANDI/F117は、NANDメモリ10とのインタフェース処理を行う。DMA転送制御用DMAコントローラ119は、NANDメモリ10とDRAM20間のアクセス制御を行う。第2のECC回路118は第2の訂正符号のエンコードを行い、また、第1の誤り訂正符合のエンコードおよびデコードを行う。第1のECC回路112は、第2の誤り訂正符号のデコードを行う。第1の誤り訂正符号、第2の誤り訂正符号は、例えば、ハミング符号、BCHBoseChaudhuriHocqenghem符号、RS符号、或いはLDPCLowDensityParityCheck符号等であり、第2の誤り訂正符号の訂正能力は、第1の誤り訂正符号の訂正能力よりも高いとする。第2のECC回路118は、例えば、セクタ単位のデータに対してエンコードを実行する。第1のECC回路112は、例えば複数のセクタ単位のデータにより構成されるページ単位のデータに対してエンコードを実行する。ドライブ制御回路4は、データを読み出す際に、最初に第2のECC回路118による誤り訂正を実行する。また、第2のECC回路118による誤り訂正に失敗した場合のみ、第1のECC回路112による誤り訂正を実行する。ドライブ制御回路4は、第1のECC回路112による誤り訂正にも失敗した場合に、誤り訂正に失敗した誤り訂正処理エラーと判断する。なお、本実施形態では、2つのECC回路により2段階の誤り訂正を実行する場合について説明するが、更に複数のECC回路を設け、3段階以上の誤り訂正を実行してもよい。また、1つのECC回路のみを設け、当該ECC回路による誤り訂正処理に失敗した場合に、誤り訂正処理エラーと判断してもよい。また、ECC回路を設けず、誤り検出回路のみを設け、データ読み出しの際に誤りを検出した場合に、後述する読み出し電圧の変更と当該変更した読み出し電圧を用いた読み出しとを繰り返すこととしてもよい。また、第1のECC回路112による誤り訂正処理は、第2のECC回路118による誤り訂正処理よりも長時間を要するため、第1のECC回路112による誤り訂正処理が実行された場合は、後述する読み出し電圧の変更と当該変更した読み出し電圧を用いた読み出しとを、第1のECC回路112による誤り訂正処理が不要になるまで繰り返しても良い。この時の読み出し電圧を記憶して次回の読み出し時に使用すれば、以降の読み出しで毎回第1のECC回路112による誤り訂正処理が実行されるのを防止することが可能となる。図6は、図1に示す1つのNANDメモリチップの一例を示す機能ブロック図である。メモリセルアレイ201は、複数のビット線と複数のワード線と共通ソース線を含み、図2aに示した物理ブロックがY方向に複数配列されて構成されている。このメモリセルアレイ201には、ビット線を制御するためのビット制御回路202とワード線制御回路206が接続されている。ビット線制御回路202は、ビット線を介してメモリセルアレイ201中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ201中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ201中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路202には、カラムデコーダ203、データ入出力バッファ204が接続されている。ビット線制御回路202内のデータ記憶回路はカラムデコーダ203によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ204を介してデータ入出力端子205から外部へ出力される。データ入出力端子205は、メモリチップ外部のドライブ制御回路4に接続される。このドライブ制御回路4は、データ入出力端子205から出力されたデータを受ける。さらに、ドライブ制御回路4は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、およびデータDTを出力する。ドライブ制御回路4からデータ入出力端子205に入力された書き込みデータは、データ入出力バッファ204を介して、カラムデコーダ203によって選択されたデータ記憶回路に供給され、コマンドおよびアドレスはチップ制御回路207に供給される。ワード線制御回路206は、メモリセルアレイ201に接続されている。チップ制御回路207に供給されたアドレスはこのワード線制御回路206に供給され、ワード線制御回路206は、メモリセルアレイ201中の供給されたアドレスに指定されたワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。メモリセルアレイ201、ビット線制御回路202、カラムデコーダ203、データ入出力バッファ204、およびワード線制御回路206は、チップ制御回路207に接続され、このチップ制御回路207によって制御される。チップ制御回路207は、制御信号入力端子208に接続され、ドライブ制御回路4から制御信号入力端子208を介して入力されるALEアドレスラッチイネーブル、CLEコマンドラッチイネーブル、WEライトイネーブルなどの各種制御信号、およびドライブ制御回路4からデータ入出力端子205およびデータ入出力バッファ204を介して入力されるコマンドCMDによって制御される。このチップ制御回路207は、データの書き込み時にワード線やビット線の電圧を発生するとともに、ウェルに供給される電圧を発生する。チップ制御回路207は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧や読み出し電圧、消去電圧を生成可能とされている。さらに、チップ制御回路207は、読み出し電圧のレベルを変更可能とされている。すなわち、チップ制御回路207は、制御信号入力端子208を介して入力される各種制御信号、データ入出力端子205およびデータ入出力バッファ204を介して入力されるコマンドCMD、データを受けて、読み出し動作時にワード線に印加する電圧を方向、または-方向にシフトさせる機能を有している。なお、デフォルトの読み出し電圧を用いて読み出しを行う場合、チップ制御回路207は、通常の読み出しコマンドを受けて動作することが可能である。メモリセルアレイ201は、本体データを格納するための記憶領域に加えて、ECCを記憶する記憶領域ECC領域201-1を有している。図7は、メモリセルアレイ201の1ページの構成を示している。各ページは、ユーザデータを記憶するデータ領域とECCを記憶するECC領域により構成されている。なお、各ページには、チップ制御回路207が利用する内部フラグデータなどが含まれていてもよい。図8は、図1に示されたDRAM20の記憶内容を示している。DRAM20は、ファームウェア領域20-1、テーブル領域20-2、データ領域20-3により構成されている。ファームウェア領域20-1には、ドライブ制御回路4の動作に必要なファームウェアが記憶されている。テーブル領域20-2には、後述する読み出し動作に必要な管理テーブル等が記憶されている。データ領域20-3は、例えばライトキャッシュ、またはリードキャッシュとして利用される。ファームウェア領域20-1は、ドライブ制御回路4の動作に必要なファームウェアのうち、図5に示されたSRAM115に格納しきれない分の展開領域として利用することができる。テーブル領域20-2は、読み出し成功時の読み出し電圧を記録した読み出し電圧情報を記憶している。図9は、読み出し電圧管理情報120-1のデータ構造の一例を示す図である。図示するように、読み出し電圧管理情報120-1は、1つのメモリチップにおけるワードラインの夫々を特定するアドレスすなわちチップ制御回路207からワード線制御回路206に供給されるアドレス毎に読み出し電圧を示すテーブル構造を備えている。すなわち、図9に示す読み出し電圧管理情報120-1によれば、読み出し電圧が物理ページ毎に記録される。なお、多値を記憶するメモリセルが採用される場合には、図9に示す読み出し電圧管理情報120-1は複数ある閾値毎に用意される。テーブル領域20-2は、読み出し電圧管理情報120-1のほか、DRAM20のデータ領域20-3におけるライトキャッシュ、リードキャッシュ機構を管理するためのキャッシュ管理テーブル、および、ホスト装置1から入力される論理アドレスとNANDメモリ10の物理アドレスとの対応関係を管理するための論理-物理アドレス変換テーブルなどを含んでいる。DRAM20の記憶内容のうち、特にテーブル領域20-2に含まれる読み出し電圧管理情報120-1、論理-物理アドレス変換テーブルなどのマスターテーブルは、メモリシステムの電源がオフとされるとき、NANDメモリ10の例えばセーブ領域にセーブされる。また、このマスターテーブルは、メモリシステムの電源がオンとされたとき、NANDメモリ10のセーブ領域から読み出され、DRAM20のテーブル領域20-2にロードされる。また、データ領域20-3に含まれる最新のデータは、メモリシステムの電源がオフとされるときに、論理-物理アドレス変換テーブルによって指し示されるNANDメモリ10の所定の位置に記憶され不揮発化される。図10は、本実施形態のSSD100の読み出し動作時の処理を説明するフローチャートである。ドライブ制御回路4は、読み出し動作時、読み出し電圧管理情報120-1を参照して、読み出し電圧を取得するステップS1。具体的には、ドライブ制御回路4は、読み出し対象のアドレスを検索キーとして読み出し電圧管理情報120-1を検索し、読み出し電圧を取得する。取得された読み出し電圧がデフォルト値であれば、通常の読み出しコマンドが読み出し対象のメモリチップに送られる。一方、取得された読み出し電圧がデフォルト値でなければ、取得された読み出し電圧で読み出しを行う旨の命令シフト読み出しコマンドが読み出し対象のメモリチップに送られる。その後、SSD100は、読み出しに成功するまで、ステップS2~ステップS6のループ処理を繰り返し実行する。当該ループ処理において、読み出し対象のメモリチップは、ドライブ制御回路4から送られてきたコマンドで指定される読み出し電圧を、ワード線制御回路206から対象のワードラインに印加してデータの読み出しを実行するステップS2。読み出されたデータはドライブ制御回路4に送られる。ドライブ制御回路4は、第2のECC回路118および第1のECC回路112の少なくとも一方を用いて誤り訂正処理を実行する。ステップS3。次に、ドライブ制御回路4は、誤り訂正に失敗した誤り訂正処理エラーか、即ち、第1のECC回路112及び2のECC回路118による誤り訂正に失敗したかを判定するステップS4。誤り訂正処理エラーが検出された場合ステップS4、Yes、ドライブ制御回路4は、ステップS2~ステップS6のループ処理を実行した回数が、予め設定されている上限値を越えているか否かを判定するステップS5。ループ回数が上限値を越えている場合ステップS5、Yes、読み出しエラーとして読み出し動作を中止する。ループ回数が上限値を越えていない場合ステップS5、No、ドライブ制御回路4は、読み出し電圧の値をステップS2で使用した値から所定の刻み幅だけ下げる調整を行うステップS6。閾値電圧は時間の経過とともに低下する傾向があるからである。調整後の読み出し電圧の値は、シフト読み出しコマンドと共にメモリチップに送られ、ステップS2の処理に移行して当該メモリチップは新たに送られてきた読み出し電圧を使用して読み出し動作を実行する。ステップS4において、誤り訂正処理エラー検出されなかった場合ステップS4、No、ドライブ制御回路4は、使用した読み出し電圧で読み出し電圧管理情報120-1を更新しステップS7、読み出し動作が完了する。なお、シフト読み出しコマンドと共にメモリチップに送られるのは、読み出し電圧そのものであってもよいし、デフォルトの読み出し電圧に対する差分値であってもよい。また、以上に説明した実施形態の説明においては、NANDメモリ10に書き込まれたデータはページ毎にECC領域を備えるものとして説明したが、ECC領域を備えるデータの単位サイズは複数ページであっても構わない。その場合、図9に示した読み出し電圧管理情報120-1は複数ページ毎に読み出し電圧が登録されるようにし、図10に示した読み出し動作にかかる処理は複数ページのデータ毎に実行するようにするとよい。ワード線制御回路206に供給されるアドレスは、メモリセルアレイ201のうちのアクセス対象のブロックを特定するためのブロックアドレスを上位アドレスに、当該アクセス対象のブロックのうちのアクセス対象のワードラインを特定するためのページアドレスを下位アドレスに有している。図11に示す読み出し電圧管理情報120-2のように、読み出し電圧はブロックアドレス毎に管理されるようにしてもよい。このようにすることによって、読み出し電圧管理情報のサイズが縮小される。図12は、書き込みがなされてからの適正な読み出し電圧の低下を示す図である。図示するように、W/E回数が多いメモリセルの方がW/E回数が少ないメモリセルよりもデータを保持できる能力の劣化が激しい傾向がある。つまり、消去単位たるブロックが同一のワードラインではほぼ同程度の劣化が起こる。したがって、同じブロックに属するワードラインの読み出し電圧を1つの値で代表させるようにしても、ワードライン単位で読み出し電圧を管理する場合と同様にステップS2~ステップS6のループ処理の回数を減少させることができる。また、メモリセルアレイ201は、図13に示すように、各種管理データなどを退避する領域として利用されるシステム領域とホスト1からの書き込みデータを格納するユーザ領域とを分けて構成され、システム領域では複数ブロック単位で消去が行われるように構成される場合がある。この場合、領域毎に閾値電圧の管理単位を変えるようにしてもよい。その場合、図14に示す読み出し電圧管理情報120-3のように、読み出し電圧を先頭アドレスとサイズとにより特定される領域に対応づけて記録するようにするとよい。また、図15に示す読み出し電圧管理情報120-4のように、読み出し電圧を物理ブロック毎の代表値と当該代表値からの物理ページ毎のオフセットとにより管理するようにしてもよい。また、ステップS6において、読み出し電圧を所定の刻み幅だけ下げるとして説明したが、読み出し電圧の調整幅は所定の刻み幅毎でなくても構わない。例えば、図12に示したデータ保持時間とW/E時間と読み出し電圧との対応関係を記述したテーブルを予め設定しておくとともに、NANDメモリ10の最終読み出し時間とW/E回数とを例えば読み出し電圧の管理単位毎に記録するように構成し、ステップS6において、データ保持時間、W/E時間および読み出し電圧の対応関係と、記録されている最終読み出し時間からの経過時間、記録されているW/E回数および読み出し電圧と、を用いて読み出し電圧の調整幅を推定するようにしても構わない。NAND型フラッシュメモリは、メモリセルのサイズが微細化され、メモリセル内に記憶される電子の数が減少されている。このため、隣接セル間の干渉ノイズの影響が相対的に増大し、一方のメモリセルにデータの書き込みプログラムや読み出しを行うことにより、隣接する他方のメモリセルのデータが変化する可能性があることが知られている。例えばデータの書き込みは、ワード線とビット線により選択されたメモリセルに対して行われる。しかし、選択セルでの非書き込みセルへの強いストレスと、非選択セルにおいても弱い書き込み状態となり、閾値電圧が高くなるように変化するプログラムディスターブPDという現象が発生する。また、データの読み出しにおいても、非選択のメモリセルに電圧が印加される。このため、非選択メモリセルが弱い書き込み状態となり、閾値電圧が高くなるように変化するリードディスターブRDという現象が発生する。第1の実施の形態では、ステップS6において、読み出し電圧を下げるものとして説明したが、上記したPDやRDを考慮して、記録されている読み出し電圧の近辺で読み出し電圧を上げる方向にも調整するようにしてもよい。また、最初に所定の回数だけデフォルト値から電圧を下げる方向に調整し、それでも読み出しに成功しない場合に、所定の回数だけデフォルト値から電圧を上げる方向に調整してもよい。また、PD及びRDによる影響と、読み出し電圧の低下による影響とのどちらが支配的か見積もることが困難な場合は、電圧を上げる方向への調整と、電圧を下げる方向への調整とを交互に実行するようにしてもよい。なお、本発明の実施の形態を適用したメモリシステムの例としてNAND型のフラッシュメモリを搭載したSSDを挙げて説明したが、本発明の実施の形態が適用可能なメモリシステムはこれに限定されない。例えば、不揮発性のメモリとしてAND型のフラッシュメモリやFeRAMを搭載したメモリシステムに適用することができる。このように、本実施形態においては、メモリチップからデータを読み出す際、正常なデータ読み出しに成功するまで、読み出し電圧を変更して再読み出しを実行し、誤り訂正処理エラーが検出されることなく読み出されたときの読み出し電圧を読み出し電圧管理情報120120-1~120-4として記録しておき、次回に読み出しを実行する際、読み出し電圧管理情報120に記録されている読み出し電圧を使用するようにしたので、同じデータを短い間に複数回読み出す場合において読み出し動作を行う毎にデータのエラーが検出されることを防止することができる。また、誤り訂正処理エラーが検出されることなく読み出すことができる読み出し電圧を決定するに至るまでにかかる時間が、読み出し電圧のデフォルト値を基準として探索する場合より短縮される。すなわち、読み出し動作開始から読み出し動作完了までの処理時間を可及的に低減することができる。本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。