"絶縁体トンネル障壁層を挟む一対の電極層としての第1自由層および第1半固定層により構成され、かつ、負の磁気抵抗効果を奏する第1種素子と、絶縁体トンネル障壁層を挟む一対の強磁性電極層として第2自由層および第2半固定層により構成され、かつ、インバース型の磁気抵抗効果を奏する第2種素子とを備え、前記第1種素子および前記第2種素子が直列接続されることにより構成されている集合素子と、前記集合素子における磁場を形成するための電流が流される導線と、前記導線の電流のON/OFFを切り替えるように構成されている入力端子と、前記集合素子に電圧を印加するように構成されている電圧印加要素と、前記第1種素子と前記第2種素子との接続箇所に接続されている出力端子とを備え、前記第1自由層および前記第2自由層は、第1閾値以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体からなり、前記第1半固定層および前記第2半固定層は、前記第1閾値より大きい第2閾値以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体からなり、前記第1閾値以上かつ前記第2閾値未満の強さの磁界が前記集合素子にかけられることにより、前記第1自由層および前記第2自由層のそれぞれの磁化の向きが当該磁界の方向に一致し、前記第2閾値以上の強さの磁界が集合素子にかけられることにより、前記第1自由層および前記第2自由層のそれぞれの磁化の向きのみならず、前記第1固定層および前記第2固定層のそれぞれの磁化の向きが当該磁界の方向に一致するように構成されていることを特徴とする論理回路。請求項1記載の論理回路において、前記集合素子が、並列接続されている一対の前記第1種素子と、直列接続されている一対の前記第2種素子を備え、前記一対の第1種素子のそれぞれと、前記一対の第2種素子のうち一方とが接続されることにより構成され、前記第1種素子および前記第2種素子の組み合わせの対のそれぞれに加えられる磁界を形成する電流が流される一対の前記導線と、前記一対の導線のそれぞれの電流のON/OFFを切り替えるように構成されている一対の前記入力端子とを備えていることを特徴とする論理回路。請求項1または2のうち少なくとも1つに記載の論理回路を構成要素として備えていることを特徴とする集積回路。しかし、PALによれば、さまざまな演算処理を実行するには、論理回路の構成要素である素子数、さらには配線数が多くなるため、回路が全体として大型化してしまう。そこで、本発明は、再構築可能でありながら、従来よりも小型化および省電力化を図ることができる論理回路等を提供することを解決課題とする。本発明の論理回路は、絶縁体トンネル障壁層を挟む一対の電極層としての第1自由層および第1半固定層により構成され、かつ、負の磁気抵抗効果を奏する第1種素子と、絶縁体トンネル障壁層を挟む一対の強磁性電極層として第2自由層および第2半固定層により構成され、かつ、インバース型の磁気抵抗効果を奏する第2種素子とを備え、前記第1種素子および前記第2種素子が直列接続されることにより構成されている集合素子と、前記集合素子における磁場を形成するための電流が流される導線と、前記導線の電流のON/OFFを切り替えるように構成されている入力端子と、前記集合素子に電圧を印加するように構成されている電圧印加要素と、前記第1種素子と前記第2種素子との接続箇所に接続されている出力端子とを備え、前記第1自由層および前記第2自由層は、第1閾値以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体からなり、前記第1半固定層および前記第2半固定層は、前記第1閾値より大きい第2閾値以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体からなり、前記第1閾値以上かつ前記第2閾値未満の強さの磁界が前記集合素子にかけられることにより、前記第1自由層および前記第2自由層のそれぞれの磁化の向きが当該磁界の方向に一致し、前記第2閾値以上の強さの磁界が集合素子にかけられることにより、前記第1自由層および前記第2自由層のそれぞれの磁化の向きのみならず、前記第1固定層および前記第2固定層のそれぞれの磁化の向きが当該磁界の方向に一致するように構成されていることを特徴とする。前記集合素子が、並列接続されている一対の前記第1種素子と、直列接続されている一対の前記第2種素子を備え、前記一対の第1種素子のそれぞれと、前記一対の第2種素子のうち一方とが接続されることにより構成され、前記第1種素子および前記第2種素子の組み合わせの対のそれぞれに加えられる磁界を形成する電流が流される一対の前記導線と、前記一対の導線のそれぞれの電流のON/OFFを切り替えるように構成されている一対の前記入力端子とを備えていてもよい。本発明の集積回路は、前記論理回路のうち少なくとも1つを構成要素として備えていることを特徴とする。本発明によれば、次に説明するように再構築可能、かつ、入力端子を通じて導線に流れる電流の高低ON/OFFまたは1/0を入力信号とし、集合素子の出力端子電圧の高低を出力信号とする小型の論理回路が構成される。入力端子を通じて導線を流れる電流のON/OFFが切り替えられることにより、集合素子における磁界の強弱が調節され、この集合素子を構成する第1種素子第1トンネル磁気抵抗効果素子および第2種素子第2トンネル磁気抵抗効果素子のそれぞれの磁化状態が調節される。具体的には、第1閾値以上の強さの磁界により、自由層の磁化の方向が調節される。固定層および自由層は保持力が異なる強磁性金属により構成されているので、第1閾値よりも高い第2閾値未満の強さの磁界では固定層の磁化の方向は反転されない。これにより、各磁気トンネル接合素子を構成する自由層および固定層の磁化の方向の組み合わせパターンが切り替えられる。これに応じて、第1種素子および第2種素子のそれぞれの抵抗値の高低の組み合わせパターンが切り替えられる。複数の回路の構成に依らずに本発明1個の論理回路で論理構成を変えることができ、各磁気トンネル接合素子はナノサイズの電極面積を有する素子として作成されるので、当該論理回路の小型化が図られる。また、多数の論理回路により構成される集積回路の集積度を高め、その小型化を図ることができる。また、第2閾値以上の強さの磁界により、自由層のみならず固定層の磁化の方向が変更されうる。これにより、電流のON/OFFに応じた自由層の磁化の方向と、固定層の磁化の方向との組み合わせパターンが変更されうる。すなわち、固定層の磁化の方向が変更されることによって、元の論理回路とは異なる論理回路が構築されうる。本発明の第1実施形態としての論理回路の構成本発明の第1実施形態としての論理回路の構成が図1に模擬的に示されている。図1に示されている論理回路は、集合素子ITMRを備えている。集合素子ITMRは、負の磁気抵抗効果を奏する第1種素子TMR1と、インバース型の磁気抵抗効果を奏する第2種素子TMR2とにより構成されている。第1種素子TMR1は厚さ数nm以下の絶縁体トンネル障壁層TL1を挟む一対の電極層としての第1自由層ML1および第1半固定層FL1により構成されている。同様に、第2種素子TMR2は厚さ数nm以下の絶縁体トンネル障壁層TL2を挟む一対の強磁性電極層として第2自由層ML2および第2半固定層FL2により構成されている。トンネル障壁層TL1およびTL2としては、酸化アルミニウムAlOxまたは酸化マグネシウムMgOが用いられる。本実施形態では、第1半固定層FL1と、第2自由層ML2とが接続されることにより、第1種素子TMR1と第2種素子TMR2とが直列接続されている。このほか、第1半固定層FL1と、第2半固定層FL2とが接続される等、任意の接続形態により第1種素子TMR1と第2種素子TMR2とが直列接続されていてもよい。第1自由層ML1および第2自由層ML2は、第1閾値Hc1以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体たとえばFeからなる。第1半固定層FL1および第2半固定層FL2は、第1閾値Hc1より大きい第2閾値Hc2以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体たとえば,それぞれCo,Fe3O4からなる。さらに、論理回路は、第1種素子TMR1および第2種素子TMR2に加えられる磁界を形成する電流が流される導線Iqと、導線Iqに流れる電流を調節するように構成されている入力端子INと、集合素子ITMRに電圧を印加するように構成されている電圧印加要素VDDおよびGNDの間に電位差を生じさせるように構成されていると、集合素子ITMRに接続されている出力端子OUTとを備えている。入力端子INはMOSFETにより構成されており、そのスイッチングにより導線Iqにおける電流の有無またはON/OFFが切り替えられる。導線Iqには図1の紙面に垂直な方向に電流が流れ、導線Iqを中心として時計回りまたは反時計回りの成分を有する磁界が形成される。なお、集合素子ITMRを基準として導線Iqの反対側に、当該導線Iqに直交する他の導線が設けられ、他の導線にも電流が流されている状態で、導線Iqに流される電流が調節されることにより集合素子における磁界が調節されてもよい。出力端子OUTは、第1種素子TMR1および第2種素子TMR2の間に接続されている。論理回路は、たとえばSi基板の上に、エピタキシャル成長法によって前記各層および要素が形成されたナノ人工結晶格子として製造される。本発明の第1実施形態としての論理回路の機能入力端子INがOFFからONに切り替えられると、導線Iqに電流が流れることにより、第1閾値Hc1以上かつ第2閾値Hc2未満の強さの磁界が集合素子ITMRにかかる。その結果、集合素子ITMRを構成する第1種素子TMR1および第2種素子TMR2のそれぞれの自由層ML1ML2の磁化の向きが、当該磁界の方向に一致する。すなわち、自由層ML1ML2の元の磁化方向が、磁界の方向と逆であった場合、当該磁界によって自由層ML1ML2の磁化の向きが反転する。さらに、たとえば、導線Iqにおける電流が増加されることにより、第2閾値Hc2未満の強さの磁界が集合素子ITMRにかかる。その結果、集合素子ITMRを構成する第1種素子TMR1および第2種素子TMR2のそれぞれの自由層ML1ML2の磁化の向きのみならず、固定層FL1FL2の磁化の向きが、当該磁界の方向に一致する。すなわち、固定層FL1FL2の元の磁化の向きが、磁界の方向と逆であった場合、当該磁界によって固定層FL1FL2の磁化の向きが反転する。磁気トンネル接合素子を構成する一対の電極層の磁化の向きが平行であることを、当該磁気トンネル接合素子がパラ状態であると表現する。磁気トンネル接合素子を構成する一対の電極層の磁化の向きが反平行であることを、当該磁気トンネル接合素子がアンチパラ状態であると表現する。入力端子INのOFF状態導線Iqに電流が流れていない状態は入力xが0である状態であると定義され、入力端子INのON状態導線Iqに電流が流れている状態は入力xが1である状態であると定義される。出力端子OUTの電圧が低電圧である状態は出力yが0である状態と定義され、出力端子の電圧が高電圧である状態は出力yが1である状態と定義される。NOT回路磁場が印加されていない状態で第1種素子TMR1および第2種素子TMR2がパラ状態である場合、前記構成の論理回路によりNOT回路が構成される。たとえば、第2閾値Hc2以上の強さの磁界が集合素子ITMRに加えられることにより、第1種素子TMR1および第2種素子TMR2の両方がパラ状態とされうる。この場合、入力xが0であるとき、図2aに示されているように、第1種素子TMR1がパラ状態かつ低抵抗状態斜線付である一方、第2種素子TMR2がパラ状態かつ高抵抗状態である。一方、入力xが1であるとき、図2bに示されているように、第1種素子TMR1がアンチパラ状態かつ高抵抗状態である一方、第2種素子TMR2がアンチパラ状態かつ低抵抗状態である。このため、入力x=0である場合、出力y=1となる一方、入力x=1である場合、出力y=0となる。NOT回路の消滅磁場が印加されていない状態で第1種素子TMR1および第2種素子TMR2がアンチパラ状態である場合、論理回路はNOT回路ではなくなる。たとえば、まず、第2閾値Hc2以上の磁界が集合素子ITMRに加えられることにより、第1種素子TMR1および第2種素子TMR2の両方がパラ状態とされた後、第1閾値Hc1以上かつ第2閾値Hc2未満の強さで、先とは逆向きの磁界が集合素子ITMRに加えられることにより、第1種素子TMR1および第2種素子TMR2の両方がアンチパラ状態とされうる。この場合、入力xが0であるとき、図2bに示されているように、第1種素子TMR1がアンチパラ状態かつ高抵抗状態である一方、第2種素子TMR2がアンチパラ状態かつ低抵抗状態である。一方、入力xが1であるとき、図2aに示されているように、第1種素子TMR1がパラ状態かつ低抵抗状態である一方、第2種素子TMR2がパラ状態かつ高抵抗状態である。このため、入力x=0である場合、出力y=0となる一方、入力x=1である場合、出力y=1となる。本発明の第2実施形態としての論理回路の構成本発明の第2実施形態としての論理回路の構成が図3に模擬的に示されている。図3に示されている論理回路は、集合素子ITMRを備えている。集合素子ITMRは、負の磁気抵抗効果を奏する一対の第1種素子TMR11およびTMR12と、インバース型の磁気抵抗効果を奏する一対の第2種素子TMR21およびTMR22とにより構成されている。第1種素子TMR1iは、第1実施形態における第1種素子TMR1と同様の構成であり、また、第2種素子TMR2iは、第1実施形態における第2種素子TMR2と同様の構成なので、更なる説明を省略する。本実施形態では、第1の第1自由層ML11と第2の第1自由層ML12とが接続され、かつ、第1の第1半固定層FL11と第2の第1半固定層FL12とが接続されることにより、一対の第1種素子TMR11TMR12が並列接続されている。このほか、第1の第1自由層ML11と第2の第1半固定層FL12とが接続され、かつ、第1の第1半固定層FL11と第2の第1自由層ML12とが接続されることにより、一対の第1種素子TMR11TMR12が並列接続されていてもよい。本実施形態では、第2の第2半固定層FL22と第1の第2半固定層FL12とが接続されることにより、一対の第2種素子TMR21TMR22が直列接続されている。このほか、第1の第2自由層ML21と第2の第2自由層ML22とが接続される等の任意の形態により、一対の第2種素子TMR21TMR22が直列接続されていてもよい。本実施形態では、第2の第1半固定層FL12と第2の第2自由層ML22とが接続されることにより、一対の第1種素子TMR11TMR12と、一対の第2種素子TMR21TMR22とが接続されている。このほか、一対の第1種素子TMR11TMR12の接続形態および一対の第2種素子TMR21TMR22の接続形態のうち少なくとも一方が、変更されることに応じて、さまざまな形態で一対の第1種素子TMR11TMR12と、一対の第2種素子TMR21TMR22とが接続されてもよい。さらに、論理回路は、第1種素子TMR1iおよび第2種素子TMR2iの組み合わせの対のそれぞれに加えられる磁界を形成する電流が流される一対の導線Iqiと、当該一対の導線Iqiのそれぞれの電流のON/OFFを切り替えるように構成されている一対の入力端子INiと、集合素子ITMRに電圧を印加するように構成されている電圧印加要素VDDおよびGNDの間に電位差を生じさせるように構成されていると、集合素子ITMRに接続されている出力端子OUTとを備えている。第i入力端子INiはMOS-FETにより構成されており、そのスイッチングにより第i導線Iqiにおける電流の有無またはON/OFFが切り替えられる。第i導線Iqiには図3の紙面に垂直な方向に電流が流れ、第i導線Iqiを中心として時計回りまたは反時計回りの成分を有する磁界が形成される。なお、集合素子ITMRを基準として導線Iqiの反対側に、当該導線Iqiに直交する他の導線が設けられ、他の導線にも電流が流されている状態で、導線Iqiに流される電流が調節されることにより集合素子における磁界が調節されてもよい。出力端子OUTは、第1種素子TMR12および第2種素子TMR22の間に接続されている。論理回路は、図5に示されているように、たとえばSi基板の上に、エピタキシャル成長法によって前記各層および要素が形成されたナノ人工結晶格子として製造される。紙面に対して垂直な方向に電流が流される磁化反転用導線Zが必要に応じて設けられてもよい。第1自由層ML11ML12は、正スピン分極率磁性体自由層により構成され、第1半固定層FL11FL12は、正スピン分極率磁性体半固定層により構成されている。第2自由層ML21ML22は、負スピン分極率磁性体自由層により構成され、第2半固定層FL21FL22は、正スピン分極率磁性体半固定層により構成されている。第2実施形態の論理回路の機能第i入力端子INiがOFFからONに切り替えられると、第i導線Iqiに電流が流れることにより、第1閾値Hc1以上かつ第2閾値Hc2未満の強さの磁界が集合素子ITMRを構成する、第iの第1種素子TMR1iおよび第iの第2種素子TMR2iにかかる。その結果、第iの第1自由層ML1iおよび第iの第2自由層ML2iの磁化の向きが、当該磁界の方向に一致する。すなわち、自由層ML1iML2iの元の磁化方向が、磁界の方向と逆であった場合、当該磁界によって当該自由層ML1iML2iの磁化の向きが反転する。さらに、たとえば、第i導線Iqiにおける電流が増加されることにより、第2閾値Hc2未満の強さの磁界が集合素子ITMRを構成する第iの第1種素子TMR1iおよび第iの第2種素子TMR2iにかかる。その結果、自由層ML1iML2iの磁化の向きのみならず、第iの第1半固定層FL1iおよび第iの第2半固定層FL2iの磁化の向きが、当該磁界の方向に一致する。すなわち、半固定層FL1iFL2iの元の磁化の向きが、磁界の方向と逆であった場合、当該磁界によって当該半固定層FL1iFL2iの磁化の向きが反転する。第i入力端子INiのOFF状態導線Iqiに電流が流れていない状態は入力xiが0である状態であると定義され、第i入力端子INiのON状態第i導線Iqiに電流が流れている状態は入力xiが1である状態であると定義される。出力端子OUTの電圧が低電圧である状態は出力yが0である状態と定義され、出力端子の電圧が高電圧である状態は出力yが1である状態と定義される。NAND回路について第1種素子TMR11TMR12側が高電位側バイアス電圧印加側であり、かつ、磁場が印加されていない状態で磁気トンネル接合素子TMR11TMR12TMR21およびTMR22がパラ状態である場合、前記構成の論理回路によりNAND回路が構成される。この場合、第1入力x1が0であるとき、図4aに示されているように第1種素子TMR11がパラ状態かつ低抵抗状態である一方、第2種素子TMR21がパラ状態かつ高抵抗状態である。第1入力x1が1であるとき、図4bに示されているように第1種素子TMR11がアンチパラ状態かつ高抵抗状態である一方、第2種素子TMR21がアンチパラ状態かつ低抵抗状態である。さらに、第2入力x2が0であるとき、図4aに示されているように第1種素子TMR12がパラ状態かつ低抵抗状態である一方、第2種素子TMR22がパラ状態かつ高抵抗状態である。第2入力x2が1であるとき、図4bに示されているように第1種素子TMR12がアンチパラ状態かつ高抵抗状態である一方、第2種素子TMR22がアンチパラ状態かつ低抵抗状態である。このため、第1入力x1=0、第2入力x2=0である場合、出力y=1となる。第1入力x1=1、第2入力x2=0である場合、出力y=1となる。第1入力x1=0、第2入力x2=1である場合、出力y=1となる。第1入力x1=1、第2入力x2=1である場合、出力y=0となる。AND回路について第1種素子TMR11TMR12側が低電位側接地側であり、かつ、磁場が印加されていない状態で磁気トンネル接合素子TMR11TMR12TMR21およびTMR22がパラ状態である場合、論理回路によりAND回路が構成される。この場合、第1入力x1および第2入力x2に応じたトンネル接合素子TMR11TMR12TMR21およびTMR22のそれぞれの状態遷移態様は、NAND回路と同様である図4ab参照。第1入力x1=0、第2入力x2=0である場合、出力y=0となる。第1入力x1=1、第2入力x2=0である場合、出力y=0となる。第1入力x1=0、第2入力x2=1である場合、出力y=0となる。第1入力x1=1、第2入力x2=1である場合、出力y=1となる。OR回路について第1種素子TMR11TMR12側が高電位側バイアス電圧印加側であり、かつ、磁場が印加されていない状態で磁気トンネル接合素子TMR11TMR12TMR21およびTMR22がアンチパラ状態である場合、論理回路によりOR回路が構成される。この場合、第1入力x1が0であるとき、図4bに示されているように第1種素子TMR11がアンチパラ状態かつ高抵抗状態である一方、第2種素子TMR21がアンチパラ状態かつ低抵抗状態である。第1入力x1が1であるとき、図4aに示されているように第1種素子TMR11がパラ状態かつ低抵抗状態である一方、第2種素子TMR21がパラ状態かつ高抵抗状態である。さらに、第2入力x2が0であるとき、図4bに示されているように第1種素子TMR12がアンチパラ状態かつ高抵抗状態である一方、第2種素子TMR22がアンチパラ状態かつ低抵抗状態である。第2入力x2が1であるとき、図4aに示されているように第1種素子TMR12がパラ状態かつ低抵抗状態である一方、第2種素子TMR22がパラ状態かつ高抵抗状態である。このため、第1入力x1=0、第2入力x2=0である場合、出力y=0となる。第1入力x1=1、第2入力x2=0である場合、出力y=1となる。第1入力x1=0、第2入力x2=1である場合、出力y=1となる。第1入力x1=1、第2入力x2=1である場合、出力y=1となる。NOR回路について第1種素子TMR11TMR12側が低電位側接地側であり、かつ、磁場が印加されていない状態で磁気トンネル接合素子TMR11TMR12TMR21およびTMR22がパラ状態である場合、論理回路によりNOR回路が構成される。この場合、第1入力x1および第2入力x2に応じたトンネル接合素子TMR11TMR12TMR21およびTMR22のそれぞれの状態遷移態様は、OR回路と同様である図4ab参照。このため、第1入力x1=0、第2入力x2=0である場合、出力y=1となる。第1入力x1=1、第2入力x2=0である場合、出力y=1となる。第1入力x1=0、第2入力x2=1である場合、出力y=1となる。第1入力x1=1、第2入力x2=1である場合、出力y=0となる。図5に示されている論理回路において、2つのFETに接続されている導線と、磁化反転用導線eとに電流が流され、第1種素子および第2種素子がともに上下の電極磁性体の磁化の向きが平行にされている状態について考察する。VDD電圧が印加され、両方のFETの入力端子INの入力が0に制御されている状態において、2つの第1種素子はともに導通状態1となる。その一方、2つの第2種素子はともに非導通状態0となる。これにより、出力端子OUTの出力は1となり、否定論理積となる。さらに、一方の入力端子INの入力のみが0であっても、いずれか一方の第1種素子は導通状態となる。その一方、いずれか一方の第2種素子が非導通状態となる。これにより、出力端子OUTの出力は1となり、否定論理積となる。このように、本実施形態の論理回路により、表1に示されているようなNAND回路の真理値表に示されている否定論理積が実現される。いずれの状態においても、論理状態を変化させるとき以外は電流が流されないので消費電力が低く抑制される。表2に示されているように、通常の上下電極の磁化の向きとしてパラ平行とアンチパラ反平行とが切り替えられ、これに代えてまたは加えて、VDDとGNDとが入れ替えられることにより、NAND論理回路、OR論理回路、AND論理回路およびNOR論理回路が相互に切り替えられうる、または、変換されうる。また、2つのINによって発生する磁界が逆向きにされ、VDDとGNDとが交換されることにより、XOR回路と一致回路とが実現される。さらに、2個のINが電気的に接続されることによりNOT論理回路が実現される。本発明の論理回路の作用効果本発明の論理回路によれば、次に説明するように再構築可能、かつ、入力端子を通じて導線に流れる電流の高低ON/OFFまたは1/0を入力信号とし、集合素子の出力端子電圧の高低を出力信号とする小型の論理回路が構成される。入力端子INを通じて導線Iqを流れる電流のON/OFFが切り替えられることにより、集合素子ITMRにおける磁界Hの強弱が調節され、この集合素子ITMRを構成する第1種素子TMR1および第2種素子TMR2のそれぞれの磁化状態が調節される。具体的には、第1閾値Hc1以上の強さの磁界により、自由層ML11ML12の磁化の方向が調節される。これにより、各磁気トンネル接合素子を構成する自由層ML1ML2および半固定層FL1FL2の磁化の方向の組み合わせパターンが切り替えられる。これに応じて、第1種素子TMR1および第2種素子TMR2のそれぞれの抵抗値の高低の組み合わせパターンが切り替えられる。各磁気トンネル接合素子はナノサイズの電極面積を有する素子として作成されるので、当該論理回路の小型化が図られる。また、多数の論理回路により構成される集積回路の集積度を高め、その小型化を図ることができる。また、第2閾値Hc2以上の強さの磁界により、自由層ML1ML2のみならず半固定層FL1FL2の磁化の方向が変更されうる。これにより、電流のON/OFFに応じた自由層ML1ML2の磁化の方向と、半固定層FL1FL2の磁化の方向との組み合わせパターンが変更されうる。すなわち、固定層の磁化の方向が変更されることによって、元の論理回路とは異なる論理回路が構築されうる。また、C-MOSを用いた論理回路は電流によりON/OFFが切り替えられるのに対して、本発明の論理回路は磁場によりON/OFFが切り替えられるという点で相違する。このため、本発明の論理回路によれば、磁化反転のために必要な電力が消費されるにしか過ぎないので、C-MOSを用いた論理回路と比較して消費電力の節約が図られる。また,C-MOSのみでは,論理構成を変えることができないが,本発明の論理回路で論理構成を変えることができる。"