"第1導電型の半導体基板と、前記半導体基板内に形成される第2導電型の第1ウェル、前記半導体基板内かつ前記第1ウェル上に形成される第1導電型の第2ウェル、および前記第2ウェル上に形成されるメモリセルトランジスタを含む第1の領域と、前記半導体基板内に形成される第2導電型の第3ウェル、および前記第3ウェル上に形成される第1導電型の第1トランジスタを含む第2の領域と、前記半導体基板上に形成される第2導電型の第2トランジスタを含む第3の領域と、前記半導体基板内に形成される第2導電型の第4ウェル、前記半導体基板内かつ前記第4ウェル上に形成される第1導電型の第5ウェル、および前記第5ウェル上に形成される第2導電型の第3トランジスタを含む第4の領域と、を具備し、前記第1ウェル及び前記第4ウェルの底面の位置は前記第3ウェルの底面の位置よりも低く、前記第3ウェルの底面の位置は前記第2ウェル及び前記第5ウェルの底面の位置よりも低いことを特徴とする半導体装置。前記半導体基板内に形成される第2導電型の第6ウェル、前記半導体基板内かつ前記第6ウェル上に形成される第1導電型の第7ウェル、前記第7ウェル内に形成される第1導電型の第8ウェル、および前記第8ウェル上に形成される第2導電型の第4トランジスタを含む第5の領域をさらに含み、前記第6ウェルの底面の位置は、前記第1ウェル及び前記第4ウェルの底面の位置と同じ高さであり、前記第7ウェルの底面の位置は、前記第2ウェル及び前記第5ウェルの底面の位置と同じ高さであることを特徴とする請求項1記載の半導体装置。前記半導体基板内に形成される第2導電型の第9ウェル、前記第9ウェル内に形成される第1導電型の第10ウェル、および前記第10ウェル上に形成される第2導電型の第5トランジスタを含む第6の領域をさらに含み、前記第9ウェルの底面の位置は、前記第3ウェルの底面の位置と同じ高さであり、前記第10ウェルの底面の位置は、前記第8ウェルの底面の位置と同じ高さであることを特徴とする請求項2に記載の半導体装置。前記第8ウェルの不純物濃度は前記第7ウェルの不純物濃度よりも高いことを特徴とする請求項2に記載の半導体装置。第1の領域、第2の領域、第3の領域、および第4の領域を備える半導体装置の製造方法であって、前記2の領域、及び前記第3の領域における第1導電型の半導体基板上に第1マスクを形成し、前記第1マスクをマスクとして用いて、前記第1の領域に第2導電型の第1ウェルを形成し、かつ前記第4の領域に第2導電型の第4ウェルを形成し、前記第1マスクをマスクとして用いて、前記第1の領域に前記第1ウェルよりも浅い第1導電型の第2ウェルを形成し、かつ前記第4の領域に前記第4ウェルよりも浅い第1導電型の第5ウェルを形成し、前記第1の領域、前記第3の領域、及び前記第4の領域における前記半導体基板上に第2マスクを形成し、前記第2マスクをマスクとして用いて、前記2の領域に、前記第1ウェルよりも浅く、前記第2ウェルよりも深い第2導電型の第3ウェルを形成することを特徴とする半導体装置の製造方法。高品質な半導体装置及びその製造方法を提供する。実施形態の半導体装置は、第1導電型の半導体基板と、前記半導体基板内に形成される第2導電型の第1ウェル、前記半導体基板内かつ前記第1ウェル上に形成される第1導電型の第2ウェル、および前記第2ウェル上に形成されるメモリセルトランジスタを含む第1の領域と、前記半導体基板内に形成される第2導電型の第3ウェル、および前記第3ウェル上に形成される第1導電型の第1トランジスタを含む第2の領域と、前記半導体基板上に形成される第2導電型の第2トランジスタを含む第3の領域と、前記半導体基板内に形成される第2導電型の第4ウェル、前記半導体基板内かつ前記第4ウェル上に形成される第1導電型の第5ウェル、および前記第5ウェル上に形成される第2導電型の第3トランジスタを含む第4の領域と、を具備し、前記第1ウェル及び前記第4ウェルの底面の位置は前記第3ウェルの底面の位置よりも低く、前記第3ウェルの底面の位置は前記第2ウェル及び前記第5ウェルの底面の位置よりも低い。以下、実施形態の詳細を図面を参照して説明する。第1の実施形態図1を用いて、第1の実施形態に係る半導体装置の基本的な構成を説明する。図1は、本実施形態に係る半導体記憶装置、具体的には例えば4値2ビットのデータを記憶するNAND型フラッシュメモリの構成を示している。図2は、図1に示すメモリセルアレイ1及びビット線制御回路2の構成を示している。図3aは、第1の実施形態に係る半導体装置の基本的な構成を示す断面図である。図1に示すように、メモリセルアレイ1は複数のビット線と複数のワード線と共通ソース線を含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ1には、ビット線を制御するためのビット線制御回路2とワード線制御回路6が接続されている。ビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ1中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内の後述するデータ記憶回路はカラムデコーダ3によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択されたデータ記憶回路に入力される。ワード線制御回路6は、ローデコーダ6-1を含んでいる。ワード線制御回路6は、ローデコーダ6-1を介してメモリセルアレイ1中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御信号及び制御電圧発生回路7に接続され、この制御信号及び制御電圧発生回路7によって制御される。制御信号及び制御電圧発生回路7は、制御信号入力端子8に接続され、外部から制御信号入力端子8を介して入力される制御信号によって制御される。制御信号及び制御電圧発生回路7は、後述する負電圧発生回路7-1を含んでいる。この負電圧発生回路7-1はデータの書き込み、読み出し時に負電圧を発生する。前記ビット線制御回路2、カラムデコーダ3、ワード線制御回路6、制御信号及び制御電圧発生回路7は書き込み回路、及び読み出し回路を構成している。次に、図2に示すように、メモリセルアレイ1には複数のNANDセルが配置されている。1つのNANDセルは、直列接続された例えば32個のEEPROMからなるメモリセルMCと、選択ゲートS1、S2とにより構成されている。選択ゲートS2はビット線BL0eに接続され、選択ゲートS1はソース線SRCに接続されている。各ローに配置されたメモリセルMCの制御ゲートはワード線WL0~WL29、WL30、WL31に共通接続されている。また、選択ゲートS2はセレクト線SGDに共通接続され、選択ゲートS1はセレクト線SGSに共通接続されている。ビット線制御回路2は複数のデータ記憶回路9を有している。各データ記憶回路9には、一対のビット線BL0e、BL0o、BL1e、BL1o...BLie、BLio、BL8ke、BL8koが接続されている。メモリセルアレイ1は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のNANDセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路9に接続されている2本のビット線について同時に行なわれる。また、ビット線の1つおきに配置され、1つのワード線に接続された複数のメモリセル破線で囲まれた範囲のメモリセルは、1セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路9に接続されている2本のビット線BLie、BLioのうち外部より供給されるアドレス信号YA0、YA1...YAi...YA8kに応じて1本のビット線が選択される。さらに、外部アドレスに応じて、1本のワード線が選択される。図3aに示すように、本実施形態の半導体装置は、Cell領域と、HVP-Tr領域と、LVP-Tr領域と、LVNE-TrVth低領域と、LVND-Tr、HVNE,I,D-Tr領域とを具備している。また、例えばP型の半導体基板Psub10内には、N型のウェルNwell11、13、14、15、16、及びP型のウェルPwell12、17が形成されている。なお、ウェルの境界深さの位置とはn型の不純物濃度とp型の不純物濃度がほぼ等しくなった位置を意味する。Cell領域において、メモリセルトランジスタMT、及び選択トランジスタSTが形成されている。具体的には、半導体基板10表面から底面までの深さがL1であるN型のウェル単にNウェルとも呼ぶ11上には、半導体表面10表面からの底面までの深さがL3L1>L3であるP型のウェル単にPウェルとも呼ぶ12が形成され、半導体基板10上且つPウェル12上にはメモリセルMT及び選択トランジスタSTが形成されている。また、半導体基板10表面から底面までの深さがL2L1>L2>L3であるNウェル13は、Nウェル11およびPウェル12の側面の近傍に形成される。その結果、Pウェル12はNウェル13、11により周囲を囲まれ、P型の半導体基板10と分離されている。このPウェル12には、メモリセルトランジスタMTおよび選択トランジスタSTのソース/ドレインとしてN型の拡散層N層が形成されている。N層間のチャネル領域上且つPウェル12上には、図示せぬゲート絶縁膜を介して電荷蓄積層が形成され、電荷蓄積層上には図示せぬ絶縁膜を介して制御ゲートワード線WLが形成されている。これにより、Pウェル12上にメモリセルトランジスタMTが形成される。また、所定の数のメモリセルトランジスタMTを挟むようにして、N層間のチャネル領域上且つPウェル12上に、図示せぬゲート絶縁膜を介して制御ゲートSGD,SGSが形成される。これにより、Pウェル12上に、少なくとも二つの選択トランジスタSTが複数のメモリセルトランジスタMTを挟んで形成される。次に、HVP-Tr領域において、ワード線駆動回路等を構成する高電圧PチャネルMOSトランジスタHVP-Trが形成されている。具体的には、半導体基板10内に半導体基板10表面から底面までの深さがL2であるNウェル14が形成され、半導体基板10上且つNウェル14上には高電圧PチャネルMOSトランジスタHVP-Trが形成されている。このNウェル14には、高電圧PチャネルMOSトランジスタHVP-Trのソース/ドレインとしてP型の拡散層P層が形成されている。P層間のチャネル領域上且つNウェル14上には、図示せぬゲート絶縁膜を介して制御ゲートGateが形成されている。次に、LVP-Tr領域において、例えばデータ記憶回路9の一部を構成する低電圧PチャネルMOSトランジスタLVP-Trが形成されている。具体的には、半導体基板10内に半導体基板10表面から底面までの深さがL2であるNウェル15が形成され、半導体基板10上且つNウェル15上には低電圧PチャネルMOSトランジスタLVP-Trが形成されている。このNウェル15には、低電圧PチャネルMOSトランジスタLVP-Trのソース/ドレインとしてP型の拡散層P層が形成されている。P層間のチャネル領域上且つNウェル15上には、図示せぬゲート絶縁膜を介して制御ゲートGateが形成されている。次に、LVNE-TrVth低領域において、例えばデータ記憶回路9の一部を構成する低電圧NチャネルMOSトランジスタLVNE-Trが形成されている。具体的には、半導体基板10表面から底面までの深さがL2であるNウェル16内に、半導体基板10表面から底面までの深さがL3であるPウェル17が形成され、半導体基板10上且つPウェル17上には低電圧NチャネルMOSトランジスタLVNE-Trが形成されている。また、Pウェル17はNウェル16により周囲を囲まれ、P型の半導体基板10と分離されている。このPウェル17には、低電圧NチャネルMOSトランジスタLVNE-Trのソース/ドレインとしてN型の拡散層N層が形成されている。N層間のチャネル領域上且つPウェル17上には、図示せぬゲート絶縁膜を介して制御ゲートGateが形成されている。次に、LVND-Tr、HVNE,I,D-Tr領域において、半導体基板10上に低電圧NチャネルMOSトランジスタLVND-Tr、または高電圧NチャネルMOSトランジスタHVNE,I,D-Trなどが形成されている。この半導体基板10上には、低電圧NチャネルMOSトランジスタLVND-Tr、または高電圧NチャネルMOSトランジスタHVNE,I,D-Trのソース/ドレインとしてN型の拡散層N層が形成されている。N層間のチャネル領域上且つ半導体基板10上には、図示せぬゲート絶縁膜を介して制御ゲートGateが形成されている。ここで、高電圧NチャネルMOSトランジスタHVNE,I,D-Trの閾値電圧は、高電圧NチャネルMOSトランジスタHVNE-Tr>高電圧NチャネルMOSトランジスタHVNI-Tr>高電圧NチャネルMOSトランジスタHVND-Tr、となっている。また、Pウェル17の不純物濃度はPウェル12の不純物濃度よりも高い。Cell領域においては、拡散層とPウェル12の耐圧を高くする必要があり、LVNE-TrVth低領域においては、低電圧NチャネルMOSトランジスタLVNE-Trの閾値電圧を有る程度高くする必要があるためである。なお、高電圧トランジスタHVN-Tr及びHVP-Trは、低電圧トランジスタLVP-Tr及びLVN-Trに比べて厚いゲート酸化膜を有している。また、図3bに示すように、Pウェル17が半導体基板10表面から底面までの深さがL3よりも小さいL4である場合もある。この場合は、L1<L2<L3<L4の関係になる。また、図3cに示すように、Pウェル17が半導体基板10表面から底面までの深さがL3よりも大きく、L2よりも小さいL4である場合もある。この場合は、L1<L2<L4<L3の関係になる。また、図示していないが、各領域は、例えば各領域の境界かつ半導体基板10の表面領域に形成された素子分離領域によって分離される。この素子分離領域の一例としては、例えば半導体基板10の表面領域に形成された溝内に絶縁膜が埋め込まれているSTIshallowtrenchisolationなどがある。読み出し動作図4は、図2に示すデータ記憶回路9の一例を示す回路図である。このデータ記憶回路9は、プライマリデータキャッシュPDC、セコンダリデータキャッシュSDC、ダイナミックデータキャッシュDDC、テンポラリデータキャッシュTDCを有している。SDC、PDC、DDCは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。TDCは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。SDCは、ラッチ回路を構成するクロックドインバータ回路61a、61b、及びトランジスタ61c、61dにより構成されている。トランジスタ61cはクロックドインバータ回路61aの入力端と、クロックドインバータ回路61bの入力端の間に接続されている。このトランジスタ61cのゲートには信号EQ2が供給されている。トランジスタ61dはクロックドインバータ回路61bの出力端と接地間に接続されている。このトランジスタ61dのゲートには信号PRSTが供給されている。SDCのノードN2aは、カラム選択トランジスタ61eを介して入出力データ線IOに接続され、ノードN2bは、カラム選択トランジスタ61fを介して入出力データ線IOnに接続される。これらトランジスタ61e、61fのゲートにはカラム選択信号CSLiが供給されている。SDCのノードN2aは、トランジスタ61g、61hを介してPDCのノードN1aに接続されている。トランジスタ61gのゲートには信号BLC2が供給され、トランジスタ61hのゲートには信号BLC1が供給されている。PDCは、クロックドインバータ回路61i、61j及びトランジスタ61kにより構成されている。トランジスタ61kは、クロックドインバータ回路61iの入力端とクロックドインバータ回路61jの入力端の相互間に接続されている。このトランジスタ61kのゲートには信号EQ1が供給されている。PDCのノードN1bはトランジスタ61lのゲートに接続されている。このトランジスタ61lの電流通路の一端はトランジスタ61mを介して接地されている。このトランジスタ61mのゲートには信号CHK1が供給されている。また、トランジスタ61lの電流通路の他端はトランスファーゲートを構成するトランジスタ61n、61oの電流通路の一端に接続されている。このトランジスタ61nのゲートには信号CHK2nが供給されている。また、トランジスタ61oのゲートはトランジスタ61g、61hの接続ノードN3に接続されている。トランジスタ61n、61oの電流通路の他端には、信号線COMiが接続されている。この信号線COMiは全データ記憶回路9に共通の信号線であり、この信号線COMiのレベルは、全データ記憶回路9のベリファイが完了したかどうかを示す。すなわち、後述するように、ベリファイが完了すると、PDCのノードN1bがローレベルとなる。この状態において、信号CHK1、CHK2nをハイレベルとすると、全データ記憶回路9のベリファイが完了している場合、信号線COMiのレベルがハイレベルとなる。さらに、前記TDCは、例えばMOSキャパシタ61pにより構成されている。このキャパシタ61pは、前記トランジスタ61g、61hの接続ノードN3と接地間に接続されている。また、接続ノードN3には、トランジスタ61qを介してDDCが接続されている。トランジスタ61qのゲートには、信号REGが供給されている。DDCは、トランジスタ61r、61sにより構成されている。トランジスタ61rの電流通路の一端には信号VREGが供給され、他端は前記トランジスタ61qの電流通路に接続されている。このトランジスタ61rのゲートはトランジスタ61sを介して前記PDCのノードN1aに接続されている。このトランジスタ61sのゲートには信号DTGが供給されている。さらに、前記接続ノードN3にはトランジスタ61t、61uの電流通路の一端が接続されている。トランジスタ61uの電流通路の他端には信号VPREが供給され、ゲートには信号BLPREが供給されている。前記トランジスタ61tのゲートには信号BLCLAMPが供給されている。このトランジスタ61tの電流通路の他端はトランジスタ61vを介してビット線BLoの一端に接続され、トランジスタ61wを介してビット線BLeの一端に接続されている。ビット線BLoの他端はトランジスタ61xの電流通路の一端に接続されている。このトランジスタ61xのゲートには信号BIASoが供給されている。ビット線BLeの他端はトランジスタ61yの電流通路の一端に接続されている。このトランジスタ61yのゲートには信号BIASeが供給されている。これらトランジスタ61x、61yの電流通路の他端には、信号BLCRLが供給されている。トランジスタ61x、61yは、信号BIASo、BIASeに応じてトランジスタ61v、61wと相補的にオンとされ、非選択のビット線に信号BLCRLの電位を供給する。尚、このデータ記憶回路9に配置されたトランジスタは、低電圧NチャネルMOSトランジスタLVNE-Tr、LVND-Trや、低電圧PチャネルMOSトランジスタLVP-Trなどである。図5は、ローデコーダ6-1の一部を構成するトランスファーゲートを示している。このトランスファーゲートは、前述した複数の高電圧NチャネルMOSトランジスタHVNE-Trにより構成されている。各トランジスタHVNE-Trの一端には電圧SGS_DRV、CG0~CG31、SGD_DRVが供給され、他端は、セレクト線SGS、ワード線WL0~WL31、セレクト線SGDに接続されている。各トランジスタHVNE-Trのゲートには、信号TGが供給される。各選択ブロックのトランジスタHVNE-Trが信号TGに応じてオンすることにより、セルのワード線WL0~WL31に所定の電圧が供給される。次に、読み出し動作について詳細に説明する。図6aに示すように、第1ページ書き込み後、メモリセルのデータは、0又は2となっている。このため、これらデータの中間のレベルaをワード線に供給して読み出し動作を行なうことにより、これらデータを読み出すことができる。また、図5bに示すように、第2ページ書き込み後、メモリセルのデータは、0、1、2、3のいずれかとなっている。このため、これらデータの各中間の電圧レベルb、c、dをワード線にそれぞれ供給して読み出し動作を行なうことにより、これらデータを読み出すことができる。本実施形態において、例えば電圧レベルa及びbは、負電圧である。ここで、メモリセルのウェル図3a、3b、3cに示すPウェル領域11、ソース線及び非選択ビット線をVss接地電位=0Vにする。P型の半導体基板10は負電位例えば-2Vに設定され、非選択ブロックのトランスファーゲート図13に示すをオフとする。これにより、非選択ブロックのワード線はフローティング状態となり、選択ゲートはVssとなる。また、選択ブロックのトランスファーゲートをオンとすることにより、選択ブロックの選択ワード線にリードの時の電位例えば-2Vから3V、選択ブロックの非選択ワード線にVread例えば5V、選択ブロックの選択ゲートSGDにVsgVddVth、例えば2.5VVthとなる。ここで、読み出し時の電位が負でないときは、P型の半導体基板10はVssでも良い。ここで、読み出し時の電位が負の場合、トランスファーゲートの拡散層nに負の電位が加わる。そのため、P型の半導体基板10にも負の電位を与えることにより、高電圧NチャネルMOSトランジスタHVNE-Trの拡散層とP型の半導体基板10の間にフォワード電流が流れることを防止できる。ここで、高電圧NチャネルMOSトランジスタHVNE-Trを低電圧NチャネルMOSトランジスタLVNE-Trと同様に、Nウェル16に囲まれたPウェル17の上に形成することも考えられる。しかし、高電圧NチャネルMOSトランジスタHVNE-Trの拡散層には書き込み時において、20V以上の高耐圧が加わる。その結果、高電圧NチャネルMOSトランジスタHVNE-Trの拡散層とPウェル16の耐圧が持たず、Pウェル16に大電流が流れてしまう可能性がある。そのため、本実施の形態では、高電圧NチャネルMOSトランジスタHVNE-TrをP型の半導体基板10の上に形成し、P型の半導体基板10に負電位を与えることにより、負の閾値電圧分布の読み出しを可能としている。次に、図4に示すデータ記憶回路9の信号VPREをVdd例えば2.5V、信号BLPREをVsgVddVth、信号BLCLAMPを例えば0.6VVthに設定し、ビット線を例えば0.6Vにプリチャージする。次に、セルのソース側のセレクト線SGSをVddに設定する。メモリセルの閾値電圧が読み出し時の電位より高い時、セルはオフするため、ビット線はハイレベルのままである。また、メモリセルの閾値電圧が読み出し時の電位より低い場合、セルはオンするため、ビット線の電位はVssとなる。この後、図4に示すデータ記憶回路9の信号BLPREを一旦VsgVddVthに設定して、TDCのノードN3をVddにプリチャージした後、信号BLCLAMPを例えば0.45VVthに設定する。TDCのノードN3は、ビット線の電位が0.45Vより低い場合、ローレベルとなり、ビット線の電位が0.45Vより高い場合、ハイレベルとなる。信号BLCLAMPをVssとした後、信号BLC1をVsgVddVthとして、TDCの電位をPDCに読み込む。したがって、セルの閾値電圧が、ワード線の電位より低い場合、PDCはローレベル、高い場合、PDCはハイレベルとなる。このようにして読み出し動作が行なわれる。次に、図3a、7~9を用いて、第1の実施形態に係る半導体装置の基本的な製造方法を説明する。図7~9は、第1の実施形態に係る半導体装置の基本的な製造方法を模式的に示す断面図である。先ず、図7に示すように、P型の半導体基板シリコン基板10上に、例えばフォトレジストを塗布し、レジスト層30を形成する。そして、レジスト層30に対し露光/現像を行い、Nウェル11及びPウェル12のパターンに応じて開口する。そして、半導体基板10内に、N型のウェルを形成するための不純物例えば、リンや砒素などを、レジスト層30をマスクとして用いて導入する。この際、該不純物は、N型のウェルの底面が半導体基板10の表面から深さL1になるように導入される。続いて、半導体基板10内に、P型のウェルを形成するための不純物例えば、ボロンなどを、レジスト層30をマスクとして用いて導入する。この際、該不純物は、P型のウェルの底面が半導体基板10の表面から深さL3L1>L3になるように導入される。これにより、半導体基板10内に、半導体基板10の表面から底面までの深さがL1であるNウェル11と、Nウェル11上の、半導体表面10の表面からの底面までの深さがL3L1>L3であるPウェル12とが形成される。なお、レジスト層30の厚さは、例えば3μm程度で、後述するレジスト層31、32よりも厚い。それは、Nウェル11を形成する際における導入イオン注入時のエネルギーが大きいためである。次に、図8に示すように、レジスト層30を除去し、半導体基板10上に、例えばフォトレジストを塗布し、レジスト層31を形成する。そして、レジスト層31に対し露光/現像を行い、Nウェル13、14、15、16のパターンに応じて開口する。なお、Nウェル13は、Pウェル12と半導体基板10との境界付近に形成される。すなわち、Nウェル13の側部の一部はNウェル11及びPウェル12と重なっている。そして、半導体基板10内に、N型のウェルを形成するための不純物を、レジスト層31をマスクとして用いて導入する。この際、該不純物は、N型のウェルの底面が半導体基板10の表面から深さL2L1>L2>L3になるように導入される。これにより、半導体基板10内に、半導体基板10の表面から底面までの深さがL2であるNウェル13、14、15、16が形成される。次に、図9に示すように、レジスト層31を除去し、半導体基板10上に、例えばフォトレジストを塗布し、レジスト層32を形成する。そして、レジスト層32に対し露光/現像を行い、Pウェル17のパターンに応じて開口する。このPウェル17のパターンはLVNE-TrVth低領域を上面視した場合において、Nウェル16のパターンに包含されるように開口している。なお、Pウェル17は、Nウェル16内に重ね打ちされるように形成される。そして、半導体基板10内に、P型のウェルを形成するための不純物を、レジスト層32をマスクとして用いて導入する。この際、該不純物は、P型のウェルの底面が半導体基板10の表面から深さL3以下になるように導入される。これにより、Nウェル16内に、半導体基板10の表面から底面までの深さがL3以下であるPウェル17が形成される。その結果、Pウェル17はNウェル16により周囲を囲まれ、P型の半導体基板10と分離されている。また、Pウェル17を形成するための不純物打ち込み量はPウェル12を形成するための不純物打ち込み量よりも大きい。次に、図3aに示すように、周知の製造方法を用いて、Cell領域のPウェル12にメモリセルトランジスタMT、選択トランジスタST、及び各N層を形成し、HVP-Tr領域のNウェル14に高電圧PチャネルMOSトランジスタHVP-Tr、P層、及びN層を形成し、LVP-Tr領域のNウェル15に低電圧PチャネルMOSトランジスタLVP-Tr、P層、及びN層を形成し、LVNE-TrVth低領域のPウェル17に低電圧NチャネルMOSトランジスタLVNE-Tr、N層、及びP層を形成し、半導体基板10のLVND-Tr、HVNE,I,D-Tr領域に低電圧NチャネルMOSトランジスタLVND-Tr、または高電圧NチャネルMOSトランジスタHVNE,I,D-Trを形成する。また、各領域間に素子分離領域を形成しても良い。上述した実施形態によれば、LVNE-TrVth低領域のNウェル16はCell領域のNウェル13、HVP-Tr領域のNウェル14、及びLVP-Tr領域のNウェル15と同時に形成され、その後、Cell領域、HVP-Tr領域、LVP-Tr領域、LVND-Tr、及びHVNE,I,D-Tr領域における半導体基板10上にレジストが形成され、前記レジストをマスクとして用いてLVNE-TrVth低領域のPウェル17が形成される。このように、容易に、二重ウェル構造の低電圧NチャネルトランジスタLVNE-Trを備える半導体装置を形成することができる。その結果、選択セルのゲートに負電圧を供給し、ワード線を負電位にする場合においても、P型の半導体基板10が負電位になった場合でも、フォワード電流が流れることを防止できる。このため、半導体基板を高速に負電位に充電することができるとともに、消費電流を低減することが可能である。その結果、良質な半導体装置を得ることができる。また、Nウェル11と同時にNウェル14,15、及び16を形成する場合、レジスト層30の厚さに起因するシャドーイング不純物注入を基板表面に対して垂直方向からから斜めに打ち込む場合に生じるレジストの影に不純物が注入されない現象によるパターンのズレを考慮して、回路面積を大きくする必要がある。しかし、Nウェル14、15、及び16は、Nウェル11の形成時には形成されず、レジスト層30よりも薄いレジストを用いて形成されている。このため、レジストのシャドーイングによるパターンのズレが抑制され、精度良くインプラを行うことができる。その結果、回路面積を縮小することができる。第2の実施形態次に、図10a、及び図10bを用いて、第2の実施形態に係る半導体装置の基本的な構成を説明する。図10a、及び図10bは、第2の実施形態に係る半導体装置の基本的な構成を示す断面図である。なお、本実施形態の基本的な構成および基本的な製造方法は、上述した第1の実施形態と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。図10aに示すように、第2の実施形態に係る半導体装置では、第1の実施形態に係る半導体装置の各領域に加えてLVNE-TrVth高領域をさらに備えている。つまり、本実施形態の半導体装置は、Cell領域と、HVP-Tr領域と、LVP-Tr領域と、LVNE-TrVth低領域と、LVNE-TrVth高領域と、LVND-Tr、HVNE,I,D-Tr領域とを具備している。また、例えばP型の半導体基板Psub10内には、Nウェル11、13、14、15、16、18、21、及びPウェル12、17、19、20が形成されている。次に、LVNE-TrVth高領域において、例えばデータ記憶回路9の一部を構成する低電圧NチャネルMOSトランジスタLVNE-Trが形成されている。具体的には、半導体基板10の表面から底面までの深さがL1であるNウェル18上には、半導体基板10の表面からの底面までの深さがL3L1>L3であるPウェル19が形成され、Pウェル19内にはPウェル19よりも不純物濃度が高いPウェル20が形成されている。また、半導体基板10表面から底面までの深さがL2L1>L2>L3であるNウェル21は、Nウェル18およびPウェル19の側面における境界近傍に形成される。また、Pウェル19、20はNウェル21及びNウェル18により周囲を囲まれ、P型の半導体基板10と分離されている。すなわち、Pウェル19の側部の一部はNウェル21と重複しているが、Pウェル20とNウェル21は重複していない。その結果、Pウェル20のP型の不純物濃度が高くなっている。さらに、半導体基板10上且つPウェル20上には低電圧NチャネルMOSトランジスタLVNE-Trが形成されている。このPウェル20には、低電圧NチャネルMOSトランジスタLVNE-Trのソース/ドレインとしてN型の拡散層N層が形成されている。N層間のチャネル領域上且つPウェル20上には、図示せぬゲート絶縁膜を介して制御ゲートGateが形成されている。なお、LVNE-TrVth低領域における低電圧NチャネルMOSトランジスタLVNE-Trの閾値と、LVNE-TrVth高領域における低電圧NチャネルMOSトランジスタLVNE-Trのチャネル濃度はほぼ等しい。しかし、Pウェル17とPウェル20の不純物濃度の違いにより、LVNE-TrVth低領域における低電圧NチャネルMOSトランジスタLVNE-Trの閾値と、LVNE-TrVth高領域における低電圧NチャネルMOSトランジスタLVNE-Trの閾値とは約0.2Vほど異なる。また、図10bに示すように、LVNE-TrVth高領域において、Pウェル19の半導体基板10表面から底面までの深さはL3である。一方、LVNE-TrVth高領域において、Pウェル20の半導体基板10表面から底面までの深さはL3よりも小さいL4である。すなわち、Pウェル20はPウェル19に囲まれており、Pウェル20はNウェル18及び21と接していない。その結果、Nウェル18とPウェル19の不純物濃度の濃度勾配を小さくすることが出来る。その結果、Nウェル18とPウェル19の間のリーク電流を減らすことができる。尚、Pウェル17の半導体基板10表面から底面までの深さもL4とほぼ等しくなる。次に、図10a、10b、11~13を用いて、第2の実施形態に係る半導体装置の基本的な製造方法を説明する。図11~13は、第2の実施形態に係る半導体装置の基本的な製造方法を模式的に示す断面図である。先ず、図11に示すように、P型の半導体基板10上に、例えばフォトレジストを塗布し、レジスト層33を形成する。そして、レジスト層33に対し露光/現像を行い、Nウェル11、18及びPウェル12、19のパターンに応じて開口する。そして、半導体基板10内に、N型のウェルを形成するための不純物例えば、リンや砒素などを、レジスト層33をマスクとして用いて導入する。この際、該不純物は、N型のウェルの底面が半導体基板10の表面から深さL1になるように導入される。続いて、半導体基板10内に、P型のウェルを形成するための不純物例えば、ボロンなどを、レジスト層33をマスクとして用いて導入する。この際、該不純物は、P型のウェルの底面が半導体基板10の表面から深さL3L1>L3になるように導入される。これにより、半導体基板10内に、半導体基板10の表面から底面までの深さがL1であるNウェル11と、Nウェル11上の、半導体表面10の表面からの底面までの深さがL3であるPウェル12とが形成される。また、半導体基板10の表面から底面までの深さがL1であるNウェル18と、Nウェル18上の、半導体表面10の表面からの底面までの深さがL3であるPウェル19とが形成される。なお、レジスト層33の厚さは、例えば3μm程度で、後述するレジスト層34、35よりも厚い。それは、Nウェル11、18を形成する際における導入時のエネルギーが大きいためである。次に、図12に示すように、レジスト層33を除去し、半導体基板10上に、例えばフォトレジストを塗布し、レジスト層34を形成する。そして、レジスト層34に対し露光/現像を行い、Nウェル13、14、15、16、21のパターンに応じて開口する。なお、Nウェル13は、Pウェル12と半導体基板10との境界面に形成される。また、Nウェル21は、Pウェル19と半導体基板10との境界面に形成される。そして、半導体基板10内に、N型のウェルを形成するための不純物を、レジスト層34をマスクとして用いて導入する。この際、該不純物は、N型のウェルの底面が半導体基板10の表面から深さL2L1>L2>L3になるように導入される。これにより、半導体基板10内に、半導体基板10の表面から底面までの深さがL2であるNウェル13、14、15、16、21が形成される。次に、図13に示すように、レジスト層34を除去し、半導体基板10上に、例えばフォトレジストを塗布し、レジスト層35を形成する。そして、レジスト層35に対し露光/現像を行い、Pウェル17、Pウェル20のパターンに応じて開口する。なお、Pウェル17は、Nウェル16内に形成される。また、Pウェル20は、Pウェル19内に形成される。すなわち、Pウェル20はPウェル12とPウェル17を重ね打ちすることにより形成される。また、このPウェル20のパターンはLVNE-TrVth高領域を上面視した場合において、Pウェル19のパターンに包含されるように開口している。すなわち、Nウェル21とPウェル20は接していない。その結果、不純物濃度の高いPウェル20とNウェル21が接しない。その結果、Nウェル21とPウェル20の間の不純物濃度の濃度勾配を小さくすることができ、リーク電流を減らすことができる。そして、半導体基板10内に、P型のウェルを形成するための不純物を、レジスト層35をマスクとして用いて導入する。この際、該不純物はP型のウェルの底面が半導体基板10の表面から深さL3以下になるように導入される。これにより、Nウェル16内に、半導体基板10の表面から底面までの深さがL3以下であるPウェル17が形成され、Pウェル19内に、半導体基板10の表面から底面までの深さがL3以下であるPウェル20が形成される。尚、図10bに示すPウェル17、20を形成する場合は、P型のウェルを形成するための不純物の加速度を調整して、Pウェル17、20の半導体基板10の表面から底面までの深さがL3より浅いL4になるように調整する。次に、図10aに示すように、周知の製造方法を用いて、Cell領域のPウェル12にメモリセルトランジスタMT、選択トランジスタST、及び各N層を形成し、HVP-Tr領域のNウェル14に高電圧PチャネルMOSトランジスタHVP-Tr、P層、及びN層を形成し、LVP-Tr領域のNウェル15に低電圧PチャネルMOSトランジスタLVP-Tr、P層、及びN層を形成し、LVNE-TrVth低領域のPウェル17に低電圧NチャネルMOSトランジスタLVNE-Tr、N層、及びP層を形成し、LVNE-TrVth高領域のPウェル20に低電圧NチャネルMOSトランジスタLVNE-Tr、N層、及びP層を形成し、半導体基板10のLVND-Tr、HVNE,I,D-Tr領域に低電圧NチャネルMOSトランジスタLVND-Tr、または高電圧NチャネルMOSトランジスタHVNE,I,D-Trを形成する。また、各領域間に素子分離領域を形成しても良い。上述した実施形態によれば、LVNE-TrVth高領域のNウェル18はCell領域のNウェル11と同時に形成され、Pウェル19はCell領域のPウェル12と同時に形成され、Nウェル21はCell領域のNウェル13、HVP-Tr領域のNウェル14、LVP-Tr領域のNウェル15、及びLVNE-TrVth低のNウェル16と同時に形成され、Pウェル20はLVNE-TrVth低のPウェル17と同時に形成される。このように、上述した第1の実施形態と同様に、容易に、二重ウェル構造の低電圧NチャネルトランジスタLVNE-Trを備える半導体装置を形成することができる。その結果、選択セルのゲートに負電圧を供給し、ワード線を負電位にする場合においても、P型の半導体基板10が負電位になった場合、フォワード電流が流れることを防止できる。このため、消費電流を低減することが可能である。その結果、良質な半導体装置を得ることができる。また、閾値の異なるトランジスタが形成されるLVNE-TrVth低領域およびLVNE-TrVth高領域を容易に作り分けることができる。なお、上述した第2の実施形態では、LVNE-TrVth低領域およびLVNE-TrVth高領域を形成しているが、LVNE-TrVth低領域を形成しなくても良い。第3の実施形態次に、図14aを用いて、第3の実施形態に係る半導体装置の基本的な構成を説明する。図14aは、第3の実施形態に係る半導体装置の基本的な構成を示す断面図である。なお、本実施形態の基本的な構成および基本的な製造方法は、上述した第1の実施形態および第2の実施形態と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。図14aに示すように、第3の実施形態に係る半導体装置では、第2の実施形態に係る半導体装置の各領域に加えてLVNE-TrVth中領域をさらに備えている。つまり、本実施形態の半導体装置は、Cell領域と、HVP-Tr領域と、LVP-Tr領域と、LVNE-TrVth低領域と、LVNE-TrVth高領域と、LVNE-TrVth中領域と、LVND-Tr、HVNE,I,D-Tr領域とを具備している。また、例えばP型の半導体基板Psub10内には、Nウェル11、13、14、15、16、18、21、22、24及びPウェル12、17、19、20、23が形成されている。次に、LVNE-TrVth中領域において、例えばデータ記憶回路9の一部を構成する低電圧NチャネルMOSトランジスタLVNE-Trが形成されている。具体的には、半導体基板10表面から底面までの深さがL1であるNウェル22上には、半導体表面10表面からの底面までの深さがL3L1>L3であるPウェル23が形成されている。また、半導体基板10表面から底面までの深さがL2L1>L2>L3であるNウェル24は、Nウェル22およびPウェル23の側面における境界近傍に形成される。さらに、半導体基板10上且つPウェル23上には低電圧NチャネルMOSトランジスタLVNE-Trが形成されている。このPウェル23には、低電圧NチャネルMOSトランジスタLVNE-Trのソース/ドレインとしてN型の拡散層N層が形成されている。N層間のチャネル領域上且つPウェル23上には、図示せぬゲート絶縁膜を介して制御ゲートGateが形成されている。Pウェル23の不純物濃度は、Pウェル17の不純物濃度よりも高く、Pウェル20の不純物濃度よりも低い。また、LVNE-TrVth低領域における低電圧NチャネルMOSトランジスタLVNE-Tr、LVNE-TrVth中領域における低電圧NチャネルMOSトランジスタLVNE-Tr及びLVNE-TrVth高領域における低電圧NチャネルMOSトランジスタLVNE-Trのチャネル濃度は同じである。その結果、それぞれのトランジスタの閾値電圧が異なっている。また、図14bに示すように、LVNE-TrVth高領域において、Pウェル19の半導体基板10表面から底面までの深さはL3である。一方、LVNE-TrVth高領域において、Pウェル20の半導体基板10表面から底面までの深さはL3よりも小さいL4である。すなわち、Pウェル20はPウェル19に囲まれており、Pウェル20はNウェル18及び21と接していない。その結果、Nウェル18とPウェル19の不純物濃度の濃度勾配を小さくすることが出来る。その結果、Nウェル18とPウェル19の間のリーク電流を減らすことができる。なお、LVNE-TrVth低領域において、Pウェル17の半導体基板10表面から底面までの深さもL4とほぼ等しくなる。また、LVNE-TrVth中領域において、Pウェル23の半導体基板10表面から底面までの深さはL3とほぼ等しくなる。このLVNE-TrVth中領域の形成方法として、図15、及び図16に示す構造までの製造方法は、第2の実施形態の図9、及び図10aで説明したLVNE-TrVth高領域の形成方法と同様である。そして、図17に示すように、図11でLVNE-TrVth高領域に対して行ったP型不純物の導入時に、LVNE-TrVth中領域をレジストで覆っておく。そして、周知の製造方法を用いて、Cell領域のPウェル12にメモリセルトランジスタMT、選択トランジスタST、及び各N層を形成し、HVP-Tr領域のNウェル14に高電圧PチャネルMOSトランジスタHVP-Tr、P層、及びN層を形成し、LVP-Tr領域のNウェル15に低電圧PチャネルMOSトランジスタLVP-Tr、P層、及びN層を形成し、LVNE-TrVth低領域のPウェル17に低電圧NチャネルMOSトランジスタLVNE-Tr、N層、及びP層を形成し、LVNE-TrVth高領域のPウェル20に低電圧NチャネルMOSトランジスタLVNE-Tr、N層、及びP層を形成し、LVNE-TrVth中領域のPウェル23に低電圧NチャネルMOSトランジスタLVNE-Tr、N層、及びP層を形成し、半導体基板10のLVND-Tr、HVNE,I,D-Tr領域に低電圧NチャネルMOSトランジスタLVND-Tr、または高電圧NチャネルMOSトランジスタHVNE,I,D-Trを形成する。また、各領域間に素子分離領域を形成しても良い。上述した実施形態によれば、LVNE-TrVth中領域のNウェル22はCell領域のNウェル11、及びLVNE-TrVth高領域のNウェル18と同時に形成され、Pウェル23はCell領域のPウェル12、及びLVNE-TrVth高領域のPウェル19と同時に形成され、Nウェル24はCell領域のNウェル13、HVP-Tr領域のNウェル14、LVP-Tr領域のNウェル15、LVNE-TrVth低のNウェル16、及びLVNE-TrVth高領域のNウェル21と同時に形成される。このように、上述した第1の実施形態と同様に、容易に、二重ウェル構造の低電圧NチャネルトランジスタLVNE-Trを備える半導体装置を形成することができる。その結果、選択セルのゲートに負電圧を供給し、ワード線を負電位にする場合においても、P型の半導体基板10が負電位になった場合、フォワード電流が流れることを防止できる。このため、半導体基板を高速に負電位に充電することができるとともに、消費電流を低減することが可能である。その結果、良質な半導体装置を得ることができる。また、閾値の異なるトランジスタが形成されるLVNE-TrVth低領域、LVNE-TrVth中領域およびLVNE-TrVth高領域を容易に作り分けることができる。なお、上述した第2の実施形態では、LVNE-TrVth低領域、LVNE-TrVth中領域およびLVNE-TrVth高領域を形成しているが、LVNE-TrVth低領域およびLVNE-TrVth高領域は形成しなくても良い。なお、上述した各実施形態において、LVP-Tr領域のNウェル15と、LVNE-Tr領域のNウェル16とは分離されているが、LVP-Tr領域と、LVNE-Tr領域とは同一のNウェルを共有する構造であっても良い。また、LVNE-Tr領域の低電圧NチャネルトランジスタLVNE-Trの閾値を調整する方法として、低電圧NチャネルトランジスタLVNE-Trのチャネル領域にボロンを導入する方法を用いることも有効である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"