"半導体基板内の表面にフォトダイオードを有する画素領域と、前記画素領域とその周辺に配置された周辺回路領域との間に配置され、前記半導体基板内の表面に前記フォトダイオードと機能が異なる画素を有する非画素領域と、を具備し、前記非画素領域における前記半導体基板内で、かつ前記画素の下方に空洞が形成されていることを特徴とする固体撮像装置。前記非画素領域は、前記画素領域と前記周辺回路領域との間に配置され、前記画素としてOB画素を有するOB領域を含み、前記空洞は、前記OB領域における前記半導体基板内で、かつ前記OB画素の下方に形成されていることを特徴とする請求項1に記載の固体撮像装置。前記非画素領域は、前記画素領域と前記OB領域との間に配置され、前記画素としてダミーフォトダイオードを有するダミー画素領域をさらに含むことを特徴とする請求項2に記載の固体撮像装置。前記空洞は、前記ダミー画素領域における前記半導体基板内で、かつ前記ダミーフォトダイオードの下方に形成されていることを特徴とする請求項3に記載の固体撮像装置。前記非画素領域は、前記画素領域に隣接して配置され、前記画素としてダミーフォトダイオードを有するダミー画素領域を含み、前記空洞は、前記ダミー画素領域における前記半導体基板内で、かつ前記ダミーフォトダイオードの下方に形成されていることを特徴とする請求項1に記載の固体撮像装置。前記非画素領域は、前記画素領域と前記周辺回路領域との間に配置され、前記画素としてOB画素を有するOB領域をさらに含み、前記ダミー画素領域は、前記画素領域と前記OB領域との間に配置されることを特徴とする請求項5に記載の固体撮像装置。画素領域と、前記画素領域とその周辺に配置された周辺回路領域との間に配置される非画素領域と、を具備する固体撮像装置の製造方法であって、前記非画素領域における前記半導体基板内に、複数の第1トレンチを形成する工程と、前記半導体基板に熱処理を行うことによって、前記複数の第1トレンチを変化させて前記非画素領域における前記半導体基板内に1つの空洞を形成する工程と、前記画素領域における前記半導体基板内の表面にフォトダイオードを形成するとともに、前記非画素領域における前記半導体基板内の表面で、かつ前記空洞の上方に前記フォトダイオードと機能が異なる画素を形成する工程と、を具備することを特徴とする固体撮像装置の製造方法。前記非画素領域は、前記画素領域と前記周辺回路領域との間に配置され、前記画素としてOB画素を有するOB領域と、前記画素領域と前記OB領域との間に配置され、前記画素としてダミーフォトダイオードを有するダミー画素領域と、を含み、前記空洞を前記OB領域および前記ダミー画素領域のうち少なくともいずれかの領域における前記半導体基板内に形成することを特徴とする請求項7に記載の固体撮像装置の製造方法。前記複数の第1トレンチを形成する工程において、前記周辺回路領域の外側に配置されたダイシングラインにおける前記半導体基板内にアライメントマーク用の第2トレンチを形成することを特徴とする請求項7または請求項8に記載の固体撮像装置の製造方法。画素特性の向上を図る固体撮像装置およびその製造方法を提供する。本実施形態による固体撮像装置は、半導体基板内の表面にフォトダイオードを有する画素領域と、前記画素領域とその周辺に配置された周辺回路領域との間に配置され、前記半導体基板内の表面に前記フォトダイオードと機能が異なる画素を有する非画素領域と、を具備し、前記非画素領域における前記半導体基板内で、かつ前記画素の下方に空洞が形成されている。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。<第1の実施形態>図1乃至図9を用いて、第1の実施形態について説明する。第1の実施形態は、OB領域30の半導体基板例えば、シリコン基板40内に形成されたOB画素無効画素44の下方に、遮光のための空洞41が形成される例である。[回路構成例]以下に図1を用いて、第1の実施形態に係る固体撮像装置100の回路構成について説明する。図1は、第1の実施形態に係る固体撮像装置100の回路構成を示す回路図である。図1に示すように、固体撮像装置100は、画素アレイ領域200および周辺回路領域を有している。また、画素アレイ領域200は、画素領域10およびOB領域30を含んでいる。画素領域10には、複数の単位セル11が二次元にマトリクス状に配列されている。なお、図1において、画素領域10には、例えば2行×3列分の単位セル11が示されているが、これに限らない。各単位セル11は、第1フォトダイオード12a、第2フォトダイオード12b光電変換部、有効画素、第1転送トランジスタ13a、第2転送トランジスタ13b、増幅トランジスタ14、およびリセットトランジスタ15を含んでいる2画素1セル構造。第1フォトダイオード12aおよび第2フォトダイオード12bは、入射光を光電変換して得た電荷を蓄積するように構成されている。また、第1フォトダイオード12aのアノードは接地され、カソードは第1転送トランジスタ13aの電流経路の一端に接続されている。同様に、第2フォトダイオード12bのアノードは接地され、カソードは第2転送トランジスタ13bの電流経路の一端に接続されている。第1転送トランジスタ13aおよび第2転送トランジスタ13bはそれぞれ、第1フォトダイオード12aおよび第2フォトダイオード12bの出力信号光電変換信号を読み出す。これら第1転送トランジスタ13aおよび第2転送トランジスタ13bの電流経路の他端はそれぞれ、増幅トランジスタ14のゲートに共通に接続されている。第1転送トランジスタ13aおよび第2転送トランジスタ13bの電流経路の各他端と増幅トランジスタ14のゲートとの接続点が、浮遊拡散層FDとなる。増幅トランジスタ14は、第1転送トランジスタ13aおよび第2転送トランジスタ13bの出力信号を増幅する。この増幅トランジスタ14のソースは、垂直信号線26に接続されている。リセットトランジスタ15は、第1転送トランジスタ13aおよび第2転送トランジスタ13bの出力信号電荷をリセットする。このリセットトランジスタ15のゲートは、リセット線24に接続されている。OB領域30は、画素領域10に隣接して形成され、画素アレイ領域200における端部に配置されている。言い換えると、OB領域30は、画素領域10と後述する周辺回路領域20との間に位置している。なお、図1において、OB領域30は、画素アレイ領域200における一端部に形成されているが、これに限らない。すなわち、画素領域10を囲むようにその周囲に沿って形成されていてもよい。OB領域30には、画素領域10と同様に、複数の単位セル11が配列されている。なお、図1において、OB領域30には、例えば3行×1列分の単位セル11が示されているが、これに限らない。OB領域30における各単位セル11は、画素領域10における各単位セル11と同様の構成を有している。すなわち、第1フォトダイオード12a、第2フォトダイオード12b、第1転送トランジスタ第1トランスファゲート13a、第2転送トランジスタ第2トランスファゲート13b、増幅トランジスタ14、およびリセットトランジスタ15を含んでいる2画素1セル構造。ここで、OB領域30における第1フォトダイオード12aおよび第2フォトダイオード12bは、画素領域10における第1フォトダイオード12aおよび第2フォトダイオード12bとは機能が異なる。より具体的には、OB領域30における第1フォトダイオード12aおよび第2フォトダイオード12bは、画素領域10において光電変換された電荷に対する基準電位暗電圧又はリセット電圧を形成する。すなわち、OB領域30における第1フォトダイオード12aおよび第2フォトダイオード12bは、黒基準レベルを設定するものである。なお、OB領域30における第1フォトダイオード12aおよび第2フォトダイオード12bは、フォトダイオードとしての機能光電変換する機能は有さない。このため、OB領域30における第1フォトダイオード12aおよび第2フォトダイオード12bは、無効画素、OB画素、または黒基準画素等と称される。周辺回路領域20には、画素領域10を走査する垂直シフトレジスタVERTICALSHIFTREGISTER21、水平シフトレジスタHORIZONTALSHIFTREGISTER22、水平選択トランジスタ25、水平信号線27、および負荷トランジスタ28が設けられている。垂直シフトレジスタ21は、リセット線24を介して、リセットトランジスタ15にリセット信号を供給する。水平シフトレジスタ22は、水平選択トランジスタ25のゲートに接続され、水平選択パルスを供給する。水平選択トランジスタ25は、水平シフトレジスタ22の水平選択パルスにより選択される。水平選択トランジスタ25の電流経路の一端は水平信号線27に接続され、他端は増幅トランジスタ14のソースに接続された垂直信号線26の一端に接続されている。負荷トランジスタ28の電流経路の一端は、垂直信号線26の他端に接続されている。[構成例]以下に図2および図3を用いて、第1の実施形態に係る固体撮像装置100の構成例について説明する。図2は、第1の実施形態に係る固体撮像装置100の構成を示す平面図である。図3は、第1の実施形態に係る固体撮像装置100の構成を示す断面図であり、図2におけるIIIIII線に沿った断面図である。図3に示すように、第1の実施形態に係る固体撮像装置100は、画素アレイ領域200および周辺回路領域を有している。また、画素アレイ領域200は、画素領域10およびOB領域を含んでいる。まず、画素領域10について説明する。画素領域10において、例えばP型の半導体基板40内の表面には、N型の不純物拡散層からなるフォトダイオード光電変換部、有効画素42が形成されている。このフォトダイオード42は、画素領域10に入射した光を光電変換して得た電荷を蓄積するように構成されている。隣接する2つのフォトダイオード42間で、かつ半導体基板40内の表面には、STIShallowTrenchIsolation43が形成されている。すなわち、STI43は、隣接する2つのフォトダイオード42を絶縁分離している。フォトダイオード42と図示せぬ浮遊拡散層との間で、かつ半導体基板40上には、図示せぬ絶縁膜を介して転送トランジスタのゲート電極46が形成されている。このゲート電極46は、フォトダイオード42で溢れた電荷を浮遊拡散層に転送するように構成されている。また、ゲート電極46は、例えばポリシリコンで構成されている。ゲート電極46を覆うように、全面に絶縁膜48が形成されている。絶縁膜48上には、第1配線層49が形成されている。この第1配線層49は、図示せぬコンタクトを介してゲート電極46や浮遊拡散層と接続されている。また、第1配線層49は、例えばアルミニウムまたは銅で構成されている。第1配線層49を覆うように、全面に絶縁膜50が形成されている。絶縁膜50上には、第2配線層51が形成されている。この第2配線層51は、図示せぬコンタクトを介して第1配線層49と接続されている。また、第2配線層51は、例えばアルミニウムまたは銅で構成されている。なお、第1配線層49とは接続されず、浮遊している第2配線層51も存在する。このような浮遊した第2配線層51は、フォトダイオード42の形成領域以外に形成され、遮光膜として機能する。これら第2配線層51を覆うように、全面に絶縁膜52が形成されている。絶縁膜52上には、画素領域10以外に形成され得る第3配線層53を覆うように絶縁膜54が形成されている。この絶縁膜54上には、特定波長光を分離するためのカラーフィルタ54および画像光信号を光電変換層に集光させるためのマイクロレンズ55が設けられている。次に、OB領域30について説明する。OB領域30は、画素領域10に隣接して形成されている。言い換えると、OB領域30は、画素アレイ200の端部で、かつ画素領域10と後述する周辺回路領域20との間に配置されている。また、OB領域30は、画素アレイ200の端部の一部に選択的に形成されてもよいし、全部に形成されてもよい。言い換えると、OB領域30は、画素領域10の周囲の一面に形成されても、全面に形成されてもよい。なお、図2は、OB領域30が画素領域10の周囲の一面に配置された例を示している。OB領域30において、画素領域10と異なる点は、フォトダイオード42のかわりにOB画素44が形成されている点、および遮光膜として機能する第3配線層53が形成されている点である。より具体的には、OB領域30において、例えばN型の不純物拡散層からなるOB画素無効画素、黒基準画素44は、P型の半導体基板40内の表面に形成されている。このOB画素44は、画素領域10において光電変換された電荷に対する基準電位暗電圧又はリセット電圧を形成し、黒基準レベルを設定するように構成されている。また、第3配線層53は、絶縁膜52上に形成されている。この第3配線層53は、OB領域30の全面を覆うように形成され、OB画素44に光が入射しないように遮光膜として機能する。また、第3配線層53は、通常の配線と同様、例えばアルミニウムまたは銅で構成されている。また、半導体基板40内で、かつOB画素44の下方に、空洞41が形成されている。この空洞41の詳細については、後述する。また、OB領域30と画素領域10との間の絶縁膜48,50,52に、図示せぬコンタクトを接続することで、第1配線層49、第2配線層、および第3配線層53を連結させて、これらを壁状に形成してもよい。これにより、画素領域10からOB領域30へと斜め方向に入射してくる光を遮ることができる。次に、周辺回路領域20について説明する。周辺回路領域20は、OB領域30に隣接して形成されている。言い換えると、周辺回路領域20は、OB領域30および画素領域10画素アレイ200の周辺に配置されている。周辺回路領域20には、OB領域30および画素領域10の各画素等を制御するための制御回路等が形成されている。周辺回路領域20において、半導体基板40上に、トランジスタ等の素子が形成されている。より具体的には、周辺回路領域20において、半導体基板40内には、トランジスタのソース/ドレイン拡散層45が形成されている。ソース/ドレイン拡散層45の間で、かつ半導体基板40上には、図示せぬ絶縁膜を介してトランジスタのゲート電極46が形成されている。ゲート電極46は、例えばポリシリコンで構成されている。ゲート電極46を覆うように、全面に絶縁膜48が形成されている。絶縁膜48上には、第1配線層49が形成されている。この第1配線層49は、絶縁膜48内に形成されたコンタクト47を介してトランジスタのゲート電極46やソース/ドレイン拡散層45と接続されている。また、第1配線層49は、例えばアルミニウムまたは銅で構成されている。第1配線層49を覆うように、全面に絶縁膜50が形成されている。絶縁膜50上には、第2配線層51が形成されている。この第2配線層51は、図示せぬコンタクトを介して第1配線層49と接続されている。また、第2配線層51は、例えばアルミニウムまたは銅で構成されている。第2配線層51を覆うように、全面に絶縁膜52が形成されている。絶縁膜52上には、第3配線層53が形成されている。この第3配線層53は、図示せぬコンタクトを介して第2配線層51と接続されている。また、第3配線層53は、例えばアルミニウムまたは銅で構成されている。第3配線層53を覆うように、全面に絶縁膜54が形成されている。ここで、本実施形態において、OB領域30における半導体基板40内で、かつOB画素44の下方に、空洞キャビティ、エアギャップ41が形成されている。言い換えると、空洞41を有する半導体基板40内で、かつ空洞41の上方に、OB画素44が形成されている。空洞41の上面は、OB画素44の下面底面に接して形成されている。しかし、これに限らず、空洞41はOB画素44の底面に接することなく、これらの間に半導体基板40と同じ不純物濃度の半導体層が設けられていてもよい。なお、STI43の底面は、OB画素44の底面よりも高い。このため、空洞41の上面は、STI43と接していない。また、図2の斜線部に示すように、空洞41は、平板状に形成され、OB領域30の全面を下方から覆うように形成されている。なお、空洞41は、OB領域30の下方全面ではなく、OB領域30におけるOB画素44の下方を覆うように形成されればよい。また、空洞41は、OB領域30におけるOB画素44の下方を全て覆うように形成されなくてもよく、その一部を選択的に覆うように形成されてもよい。さらに、平板状に限らず、球状またはパイプ状の複数の空洞41がOB画素44の底面の一部を選択的に覆うように形成されてもよい。また、図2において、OB領域30が画素アレイ200の一端部に配置される例を示しているが、OB領域30が画素アレイ200の全端部画素領域10の周囲全面に配置される場合、空洞41は画素アレイ200の全端部に配置されるOB領域30の下方全面に形成され得る。なお、この場合も、空洞41はOB領域30におけるOB画素44の下方を覆うように、またはその一部を選択的に覆うように形成されてもよい。空洞41は、例えば、ESSEmptySpaceinSilicon形成技術によって、形成される。ESS形成技術については、後述する。ESS形成技術によって形成された空洞41は、ESS領域とも称される。空洞41の上方の半導体層半導体基板40、またはOB画素44を構成する不純物拡散層は、半導体基板40の構成原子例えば、シリコンが再結晶化した半導体領域である。このESS領域41上の再結晶化した半導体領域は、SONSiliconOnNothing領域または、SON層とも称される。空洞41の内部は、空洞の形成時の製造プロセスおよびその条件に応じて、例えば、真空状態、空気が封入された状態、またはプロセスガスが封入された状態となっている。空洞41空洞の内部の部材の屈折率は、半導体基板シリコン基板40の屈折率よりも小さい。すなわち、OB画素44の下方に、そのOB画素44を構成する不純物拡散層シリコン基板40の屈折率よりも小さい屈折率を有する部材例えば、真空層、空気層またはガス層が設けられている。ここで、不純物拡散層シリコン基板40としてのシリコンの屈折率NSiが3.6であり、空洞真空または空気41の屈折率Nairが1.0である場合を考える。画素領域10におけるフォトダイオード42の深くに入り込んだ光LAがOB画素44に対して下方側から入射角θ≧15°で入射する場合、その入射した光LAは、空洞41とシリコン基板40との界面空洞41の下部側の界面で、全反射する。すなわち、OB画素44に対して下方側から入射してくる光LAを遮ることができる。また、光LAがOB画素44の下方側から入射角θ≦15°で入射する場合、その入射した光LAは、空洞41内に侵入する。しかし、空洞41内に侵入した光LAは、再び空洞41とシリコン基板40不純物拡散層との界面空洞41の上部側の界面に入射する。すなわち、全く界面が存在しない空洞41が存在しない場合と比較して、空洞41とシリコン基板40との界面があることで、OB画素44に侵入する光は、非常に減少する。[製造方法]以下に図4乃至図9を用いて、第1の実施形態に係る固体撮像装置100の製造方法について説明する。図4乃至図8は、第1の実施形態に係る固体撮像装置100の製造工程を示す断面図である。図9は、第1の実施形態に係る固体撮像装置100のESS形成工程を示す平面図である。なお、ここでは、フォトダイオード42、OB画素44、転送トランジスタ等の形成工程、およびその後の工程は周知であり、種々の形成方法を適用することができる。このため、上記工程の説明は省略し、主に半導体基板40内の空洞41の形成方法について説明する。まず、図4に示すように、例えば単結晶のシリコン基板である半導体基板40上の全面に、マスク材60が形成される。このマスク材60上に、フォトレジストパターン61が形成される。このフォトレジストパターン61は、後にOB領域30における半導体基板40が加工され得るようなパターンを有する。次に、図5に示すように、フォトレジストパターン61をマスクとして、異方性エッチング、例えばRIEReactiveIonEtchingにより、マスク材60がパターニングされ、マスク材60にフォトレジストパターン61が転写される。次に、図6に示すように、フォトレジストパターン61がアッシング灰化されて剥離される。その後、マスク材60をマスクとして異方性エッチング、例えばRIEにより、半導体基板40がパターニングされる。これにより、半導体基板40内のOB画素44が形成される領域に複数のトレンチ71が2次元的に配列されるように形成される。ここで、トレンチ71は、例えば、半径が0.2μm、深さが2μmである。すなわち、後の工程において、空洞を形成するように、その深さおよび孔径直径が調整される。より具体的には、トレンチ71の底に空洞を形成するために、トレンチ深さ/トレンチ直径の値アスペクト比を3以上にする必要がある。また、隣接するトレンチ71の最短の間隔は、例えば0.8μmである。すなわち、後の工程において、隣接するトレンチ71によって形成される空洞同士を一体化するように、その間隔が調整される。複数のトレンチ71のレイアウトの詳細については、後述する。なお、マスク材60は、異方性エッチングによるシリコン基板40のパターニングの際にシリコンよりもエッチングレートが十分に遅い材料が望ましい。例えば、異方性エッチングにRIEを用いた場合、シリコン酸化膜またはシリコン窒化膜とシリコン酸化膜との積層膜などが適している。このとき、図6に示すように、トレンチ71の形成と同時に、周辺回路領域20の外側に位置するダイシングライン70における半導体基板40内にも、トレンチ72が形成される。このトレンチ72は、後の工程において、OB領域30におけるトレンチ71が空洞41となる際に、これらの位置を認識するためのアライメントマークである。すなわち、トレンチ72は、後の工程において、空洞を形成しないように、その深さおよび直径が調整される。より具体的には、アライメントマーク用のトレンチ72としては、トレンチ深さ/トレンチ直径の値アスペクト比を3以下にする必要があり、望ましくは0.6以下にする。ここでは、例えば、トレンチ72は、深さを2μm、直径を3.3μm以上とする。なお、アライメントマーク用のトレンチ72の形状は、円、四角、または十字等のいずれでもよい。次に、図7に示すように、マスク材60が除去された後、減圧下大気圧よりも低い圧力の非酸化性雰囲気、好ましくはSiO2を還元する雰囲気で高温アニールが行われる。すなわち、ESS形成工程が行われる。より具体的には、1100°C、10Torrの100水素雰囲気中において、高温アニールが行われる。これにより、図7を経て図8に示すように、各トレンチ71の開口部が閉ざされて空洞が形成される。さらに、隣接するトレンチ71の空洞同士が一体化することによって、OB領域30におけるシリコン基板40の内部に1つの平板状の空洞41が形成される。すなわち、複数のトレンチ71が1つの平板状の空洞41に変化する。ここでは、熱処理温度を1100°Cとしたがそれよりも高くてもよい。空洞71の形成原理について、以下に詳説する。上記高温アニール処理により、シリコン基板40において、その表面エネルギーを小さくするように、構成原子であるシリコン原子のマイグレーションが生じる。このため、トレンチ71が形成された領域において、隣接するトレンチ71間のシリコン原子がトレンチ71の底部側から開口部側に移動する。その結果、図7に示すように、トレンチ71の開口部の寸法が狭くなり、底部の寸法が大きくなる。そして、所定の期間の高温アニール処理により、シリコン原子のマイグレーションがさらに進行すると、トレンチ70Xの開口部が、トレンチの底部側からトレンチの開口部側基板表面側にマイグレートしたシリコン原子よって塞がる。その結果、図8に示すように、シリコン基板40内に、空洞71が形成される。すなわち、複数のトレンチ71の底部側において、空洞同士がつながって、一体化する。また、シリコン基板40内における空洞71の上方には、マイグレートしたシリコン原子が再結晶化した層が形成される。この再結晶化層の特性は、その他のシリコン基板40内の領域と同様である。また、再結晶化層の上面が、その他の領域のシリコン基板40の上面より窪み、段差が生じることもある。このとき、図示はしないが、ダイシングライン70に形成されたトレンチ72の開口部は閉ざされず、トレンチ72はアライメントマーク用として残存する。ここで、シリコン基板40内に平板状の空洞41が形成されるか否かは、初期のトレンチ71のレイアウトによって決まる。本実施形態のように、トレンチ71の最短の間隔が0.8μmの場合、図8に示したように、それぞれのトレンチ71の底にて形成される空洞同士が一体化して、大きな平板状の空洞41が形成される。以下に、複数のトレンチ71のレイアウト例について説明する。図9aに示すように、平板状の空洞41を形成するために、同一形状および同一寸法直径および深さの円柱状の複数のトレンチ71がマトリクス状に配列される。半径Rの円柱状のトレンチ71がアスペクト比3以上の場合に作る球状のESSの直径は、トレンチ71の深さにより若干変化するが、概ね2×2R=4Rである。このため、隣接するトレンチ71の最短の間隔をWとした場合、2RW<4R、すなわちW<2Rとなるように複数のトレンチ71を配列する。これにより、各トレンチ71の空洞が一体化して平板状の空洞41を形成することができる。なお、円柱状の複数のトレンチ71は、同一形状および同一寸法に限らず、またマトリクス状に配列されることに限らない。すなわち、トレンチ71の寸法や隣接するトレンチ間の間隔を適宜調整することで平板状の空洞41を形成することができる。一方、図9bに示すように、平板状の空洞41を形成するために、同一形状および同一寸法幅および深さのスリット状の複数のトレンチ71が配列されてもよい。幅2R’のスリット状のトレンチ71が作るパイプ状のESSの幅はトレンチ71の深さにより若干変化するが、概ね2×2R’=4R’である。このため、隣接するトレンチ71の最短の間隔をW’とした場合、2R’W’<4R’、すなわちW’<2R’となるように複数のトレンチ71を配列する。これにより、各トレンチ71の空洞が一体化して平板状の空洞41を形成することができる。なお、空洞41の形状は、トレンチ71の寸法直径及び深さや隣接するトレンチ間の間隔によって、球状やパイプ状にすることもできる。すなわち、OB領域41における半導体基板40内において、1つの平板状の空洞41のみならず、複数の平板状、球状、またはパイプ状の空洞41を形成してもよく、これらを組み合わせて複数の空洞41を形成してもよい。次に、図3に示すように、各領域において、半導体基板40に、素子分離用のトレンチが形成される。ここで、OB領域30における素子分離用のトレンチは、空洞71に達さないように形成される。すなわち、OB領域30における素子分離用のトレンチは空洞71の上方に形成されるため、その深さが空洞71の上面に達さないように形成される。言い換えると、OB領域30における素子分離用のトレンチは、空洞71の上方の半導体基板40再結晶化層を貫通しないように形成される。すなわち、OB領域30における素子分離用のトレンチは、そのエッチングマージン、および前工程におけるシリコン原子のマイグレーションマージンを考慮して形成される。その後、素子分離用のトレンチに絶縁膜が埋め込まれ、半導体基板40内の表面にSTI43が形成される。その後、半導体基板40内におけるSTI43の下方に、半導体基板40とは異なる導電型例えば、N型の不純物イオンを注入してもよい。これにより、素子分離をより完全なものにすることができる。次に、画素領域10およびOB領域30において、半導体基板40内の表面に、P型およびN型の不純物イオンが注入される。これにより、画素領域10における半導体基板40内の表面に、不純物拡散層からなるフォトダイオード44が形成される。一方、OB領域30における半導体基板40内の表面に、不純物拡散層からなるOB画素44が形成される。すなわち、OB領域30におけるOB画素44は、空洞41の上方に形成される。このとき、OB画素44は、空洞41の上面に接するように形成されてもよいし、接さなくてもよい。その後、各領域においてゲート電極46、第1配線層49、および第2配線層51が形成され、またOB領域30および周辺回路領域20において第3配線層53が形成され、さらに画素領域10においてカラーフィルタ54、およびマイクロレンズ55が周知の方法により形成される。[効果]上記第1の実施形態によれば、OB領域30における半導体基板40内で、かつOB画素44の下方に、遮光のための空洞41が形成されている。この空洞41の屈折率は、半導体基板40の屈折率よりも小さい。これにより、画素領域10のフォトダイオード42を通過して半導体基板40の深くに入り込み、下方側からOB領域30に入射する光LAを半導体基板40と空洞41との界面において反射させることができる。すなわち、下方側からOB領域30に形成されたOB画素44への光の侵入を遮ることができる。したがって、黒基準レベルの精度を上げ、画素特性を向上させることができる。<第2の実施形態>図10および図11を用いて、第2の実施形態について説明する。第2の実施形態は、画素領域10とOB領域30との間に、画素領域10からOB領域30への光または電荷の漏れこみを抑制するためにダミー領域80を配置させる例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、特に異なる点について説明する。[構成例]以下に図10および図11用いて、第2の実施形態に係る固体撮像装置100の構成例について説明する。図10は、第2の実施形態に係る固体撮像装置100の構成を示す平面図である。図11は、第2の実施形態に係る固体撮像装置100の構成を示す断面図であり、図10におけるXIXI線に沿った断面図である。図11に示すように、第2の実施形態において、第1の実施形態と異なる点は、画素アレイ領域200がダミー画素領域80を含む点である。より具体的には、ダミー画素領域80は、画素領域10に隣接して形成されている。言い換えると、ダミー画素領域80は、画素領域10の周囲全面に形成されている。また、ダミー画素領域80の一部は、画素領域10とOB領域30との間に位置している。なお、ダミー画素領域80は、画素領域10の周囲の一面のみに形成されていてもよく、少なくとも画素領域10とOB領域30との間に形成されている。なお、図10は、ダミー画素領域80が画素領域10の周囲全面に配置された例を示している。ダミー画素領域80において、画素領域10と異なる点は、カラーフィルタ54およびマイクロレンズ55が形成されていない点、および画素領域10におけるフォトダイオード42と同様の構成であるダミーフォトダイオード42’が形成されている点である。ダミー画素領域80は、画素領域10の端部の一部に形成された画素領域10のダミーである。すなわち、OB領域30におけるOB画素44と同様、ダミー画素領域80におけるダミーフォトダイオード42’は、フォトダイオードとしての機能光電変換する機能は有さない。これらフォトダイオードとは異なる画素を有するOB領域30およびダミー画素領域80は非画素領域とも称される。なお、ダミー画素領域80の範囲は、適宜設定することができる。また、ダミー画素領域80の全面を覆うように、遮光膜となる第3配線層53を形成してもよい。また、図10の斜線部に示すように、空洞41は、平板状に形成され、OB領域30の全面を下方から覆うように形成されている。なお、空洞41は、OB領域30の下方全面ではなく、OB領域30におけるOB画素44の下方を覆うように形成されればよい。また、空洞41は、OB領域30におけるOB画素44の下方を全て覆うように形成されなくてもよく、その一部を選択的に覆うように形成されてもよい。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、画素領域10とOB領域30との間に、ダミー領域80が形成されている。これにより、画素領域10とOB領域30との間の距離を大きくすることができる。したがって、画素領域10からOB領域30への光や電荷の漏れこみを抑制することができる。すなわち、第1の実施形態と比べて、OB画素44への光の侵入をより減少させることができる。[変形例1]以下に図12および図13を用いて、第2の実施形態に係る固体撮像装置100の変形例1について説明する。図12は、第2の実施形態に係る固体撮像装置100の変形例1の構成を示す平面図である。図13は、第2の実施形態に係る固体撮像装置100の変形例1の構成を示す断面図であり、図12におけるXIIIXIII線に沿った断面図である。図13に示すように、第2の実施形態における変形例1によれば、ダミー画素領域80の半導体基板40内に形成されたダミーフォトダイオード42’の下方に、遮光のための空洞41が形成されている。空洞41の上面は、ダミーフォトダイオード42’の下面底面に接して形成されている。しかし、これに限らず、空洞41はダミーフォトダイオード42’の底面に接することなく、これらの間に半導体基板40と同じ不純物濃度の半導体層が設けられていてもよい。なお、STI43の底面は、ダミーフォトダイオード42’の底面よりも高い。このため、空洞41の上面は、STI43と接していない。また、図12の斜線部に示すように、空洞41は、平板状に形成され、ダミー画素領域80の全面を下方から覆うように形成されている。なお、空洞41は、ダミー画素領域80の下方全面ではなく、ダミー画素領域80におけるダミーフォトダイオード42’の下方を覆うように形成されればよい。また、空洞41は、ダミー画素領域80におけるダミーフォトダイオード42’の下方を全て覆うように形成されなくてもよく、その一部を選択的に覆うように形成されてもよい。上記変形例1によれば、ダミー画素領域80の半導体基板40内で、かつダミーフォトダイオード42’の下方に、遮光のための空洞41が形成されている。これにより、ダミー画素領域80におけるダミーフォトダイオード42’に侵入してきた光LBを半導体基板40ダミーフォトダイオード42’と空洞41との界面において反射させることができる。また、OB領域30に隣接するダミー画素領域80において、ダミーフォトダイオード42’を通過した光LBを半導体基板40の深くまで侵入することを抑制することができる。その結果、ダミーフォトダイオード42’を通過して半導体基板40の深くに入り込み、下方側からOB領域30に入射する光を減少させることができる。[変形例2]以下に図14および図15用いて、第2の実施形態に係る固体撮像装置100の変形例2について説明する。図14は、第2の実施形態に係る固体撮像装置100の変形例2の構成を示す平面図である。図15は、第2の実施形態に係る固体撮像装置100の変形例2の構成を示す断面図であり、図14におけるXVXV線に沿った断面図である。図15に示すように、第2の実施形態における変形例2によれば、OB領域30の半導体基板40内に形成されたOB画素44の下方、およびダミー画素領域80の半導体基板40内に形成されたダミーフォトダイオード42’の下方に、遮光のための空洞41が形成されている。また、図14の斜線部に示すように、空洞41は、平板状に形成され、OB領域30の全面を下方から覆うように、かつダミー画素領域80の全面を下方から覆うように形成されている。すなわち、空洞41は、非画素領域の全面を下方から覆うように、形成されている。なお、空洞41は、OB領域30の下方全面およびダミー画素領域80の下方全面ではなく、OB領域30におけるOB画素44の下方およびダミー画素領域80におけるダミーフォトダイオード42’の下方を覆うように形成されればよい。また、空洞41は、OB領域30におけるOB画素44の下方およびダミー画素領域80におけるダミーフォトダイオード42’の下方を全て覆うように形成されなくてもよく、その一部を選択的に覆うように形成されてもよい。上記変形例2によれば、ダミー画素領域80における半導体基板40内で、かつダミーフォトダイオード42’の下方に、遮光のための空洞41が形成されている。これにより、ダミー画素領域80におけるダミーフォトダイオード42’に侵入してきた光LBを半導体基板40フォトダイオード42と空洞41との界面において反射させることができる。すなわち、OB領域30に隣接するダミー画素領域80において、ダミーフォトダイオード42’を通過した光LBを半導体基板40の深くまで侵入することを抑制することができる。その結果、ダミーフォトダイオード42’を通過して半導体基板40の深くに入り込み、下方側からOB領域30に入射する光LCを減少させることができる。さらに、OB領域30における半導体基板40内で、かつOB画素44の下方に、遮光のための空洞41が形成されている。これにより、下方側からOB領域30に入射する光LCを半導体基板40と空洞41との界面において反射させることができる。すなわち、OB画素44への光の侵入をより抑制することができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"