主表面1aおよび当該主表面の反対面である裏面1bを有する単結晶からなる半導体基板1と、該半導体基板1の裏面1bに対して形成されるオーミック電極からなる第1の電極11と、前記半導体基板2の主表面1aに形成される第2の電極10と、を有する半導体装置の製造方法であって、前記半導体基板1を用意し、当該半導体基板1の裏面1bに対して金属薄膜110を形成する金属薄膜形成工程と、前記金属薄膜形成工程の後、前記金属薄膜110にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第1の電極11を形成する電極形成工程と、前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第1の電極11が形成された前記半導体基板1をチップ単位に分割するダイシング工程と、を含み、前記電極形成工程では、前記金属薄膜110へのレーザ光照射をチップ単位で行い、前記ダイシング領域にはレーザ光照射が行われないようにすることを特徴とする半導体装置の製造方法。前記半導体基板1に対して縦型デバイスを形成し、前記第1の電極として前記縦型デバイスの電極11を形成する工程として前記金属薄膜形成工程と前記電極形成工程とを行い、前記電極形成工程では、前記金属薄膜110へのレーザ光照射を前記縦型デバイスの前記電極11となる領域にのみ行い、前記ダイシング領域にはレーザ光照射が行われないようにすることを特徴とする請求項1に記載の半導体装置の製造方法。主表面1aおよび当該主表面の反対面である裏面1bを有する単結晶からなる半導体基板1と、該半導体基板1の裏面1bに対して形成されるオーミック電極からなる第1の電極11と、前記半導体基板2の主表面1aに形成される第2の電極10と、を有する半導体装置の製造方法であって、前記半導体基板1を用意し、当該半導体基板1の裏面1bに対して金属薄膜110を形成する金属薄膜形成工程と、前記金属薄膜形成工程の後、前記金属薄膜110にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第1の電極11を形成する電極形成工程と、前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第1の電極11が形成された前記半導体基板1をチップ単位に分割するダイシング工程と、を含み、前記電極形成工程では、前記金属薄膜110へのレーザ光照射を前記ダイシング工程におけるダイシング方向に対して傾斜させて行い、前記ダイシング工程では、前記レーザ光照射によるレーザ跡を跨ぐように前記ダイシングを行うことを特徴とする半導体装置の製造方法。前記電極形成工程では、前記金属薄膜110へのレーザ光照射を前記ダイシング工程におけるダイシング方向に対して15~75°傾斜させて行うことを特徴とする請求項3に記載の半導体装置の製造方法。主表面1aおよび当該主表面の反対面である裏面1bを有する単結晶からなる半導体基板1と、該半導体基板1の裏面1bに対して形成されるオーミック電極からなる第1の電極11と、前記半導体基板2の主表面1aに形成される第2の電極10と、を有する半導体装置の製造方法であって、前記半導体基板1を用意し、当該半導体基板1の裏面1bに対して金属薄膜110を形成する金属薄膜形成工程と、前記金属薄膜形成工程の後、前記金属薄膜110にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第1の電極11を形成する電極形成工程と、前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第1の電極11が形成された前記半導体基板1をチップ単位に分割するダイシング工程と、を含み、前記電極形成工程では、前記金属薄膜110へのレーザ光照射を少なくとも交差する二方向において行うことで、チップ内において交差する複数のレーザ跡を形成し、レーザ跡が形成されていない領域に残る凸部を分断することを特徴とする半導体装置の製造方法。主表面1aおよび当該主表面の反対面である裏面1bを有する単結晶からなる半導体基板1と、該半導体基板1の裏面1bに対して形成されるオーミック電極からなる第1の電極11と、前記半導体基板2の主表面1aに形成される第2の電極10と、を有する半導体装置の製造方法であって、前記半導体基板1を用意し、当該半導体基板1の裏面1bに対して金属薄膜110を形成する金属薄膜形成工程と、前記金属薄膜形成工程の後、前記金属薄膜110にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第1の電極11を形成する電極形成工程と、前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第1の電極11が形成された前記半導体基板1をチップ単位に分割するダイシング工程と、を含み、前記ダイシング工程では、前記ダイシング前に、前記第1の電極11に対して前記レーザ光照射によるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差以上の厚みの接着層112aを有するダイシングテープ112を貼り付け、その後、前記ダイシングを行うことを特徴とする半導体装置の製造方法。前記半導体基板1として炭化珪素半導体基板を用いることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置の製造方法。レーザアニールによってドレイン電極をオーミック電極とする場合、レーザのビーム径がドレイン電極の面積に比べて小さく、例えばドレイン電極が5mm□であるのに対してレーザのビーム径が200μmφとなる。このため、レーザをX-Y平面上においてスキャンしながら移動させ、ドレイン電極の全域にレーザ光照射が行われるようにすることが必要になる。しかしながら、レーザアニールを行った後にSiC基板をチップ単位に分割するダイシングを行ったところ、チップが欠けるというチッピングが発生するという問題が生じることが確認された。本発明は上記点に鑑みて、縦型パワーデバイスなどの縦型素子を形成した半導体装置の製造方法において、オーミック電極をレーザアニールによって形成する場合にチッピングの発生を抑制できるようにすることを目的とする。上記問題を解決すべく、本発明者らが鋭意検討を行ったところ、チッピングの発生がレーザアニールを行ったときに筋状に残るレーザ跡もしくはレーザ跡の間に残る凸部が原因となっている可能性があることを見出した。本発明者らの試作検討によると、ダイシング方向とスキャン方向、つまりレーザ跡の長手方向とが略平行になるとチッピングが発生し易くなることが確認された。そこで、請求項1に記載の発明では、半導体基板1を用意し、当該半導体基板1の裏面1bに対して金属薄膜110を形成する金属薄膜形成工程と、金属薄膜形成工程の後、金属薄膜110にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる第1の電極11を形成する電極形成工程と、電極形成工程の後、ダイシング領域においてダイシングを行うことで第1の電極11が形成された半導体基板1をチップ単位に分割するダイシング工程と、を含み、電極形成工程では、金属薄膜110へのレーザ光照射をチップ単位で行い、ダイシング領域にはレーザ光照射が行われないようにすることを特徴としている。このように、半導体基板1の裏面1b側に第1の電極11を形成する際のレーザアニールをチップ内でのみ行い、ダイシング領域では行われないようにしている。このため、ダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。例えば、請求項2に記載したように、半導体基板1に対して縦型デバイスを形成し、第1の電極として縦型デバイスの電極11を形成する工程として金属薄膜形成工程と電極形成工程とを行う場合、電極形成工程では、金属薄膜110へのレーザ光照射を縦型デバイスの電極11となる領域にのみ行い、ダイシング領域にはレーザ光照射が行われないようにすれば良い。請求項3に記載の発明では、電極形成工程では、金属薄膜110へのレーザ光照射をダイシング工程におけるダイシング方向に対して傾斜させて行い、ダイシング工程では、レーザ光照射によるレーザ跡を跨ぐようにダイシングを行うことを特徴としている。このように、レーザアニールをダイシング方向に対して傾斜させるようにしている。これにより、レーザ跡の長手方向に対してダイシング方向をずらし、レーザ跡を跨ぐようにダイシングを行うことが可能となり、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。具体的には、請求項4に記載したように、電極形成工程では、金属薄膜110へのレーザ光照射をダイシング工程におけるダイシング方向に対して15~75°傾斜させて行うことにより、チッピングを良好に抑制できる。請求項5に記載の発明では、電極形成工程では、金属薄膜110へのレーザ光照射を少なくとも交差する二方向において行うことで、チップ内において交差する複数のレーザ跡を形成し、レーザ跡が形成されていない領域に残る凸部を分断することを特徴としている。このように交差する複数のレーザ跡が形成されるようにし、レーザ跡が形成されていない領域に残る凸部を分断するようにしている。このため、レーザ跡の長手方向が一方向だけの場合において、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。請求項6に記載の発明では、ダイシング工程では、ダイシング前に、第1の電極11に対してレーザ光照射によるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差以上の厚みの接着層112aを有するダイシングテープ112を貼り付け、その後、ダイシングを行うことを特徴としている。このように、ダイシングテープ112を貼り付けると、レーザ跡とレーザ跡が形成されていない部分とによる凹凸を接着層112aによって埋めた状態にできる。この状態でダイシングを行うことにより、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。これら請求項1ないし6に記載の半導体装置の製造方法は、請求項7に記載したように、SiC半導体基板を用いてSiC半導体装置を製造する場合に適用すると好適である。すなわち、SiC半導体装置では、高い温度でのアニールが要求されるが、基板全部を高温にすると素子に影響を与える可能性がある。このため、レーザアニールような局所的なアニールを行うことで、低温プロセスによって第1の電極11をオーミック電極とすることが可能となり、素子への影響を抑制することが可能となる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態以下、本発明を図に示す実施形態について説明する。図1に、本実施形態に示すSiC半導体装置の製造方法により製造したプレーナ型MOSFET縦型パワーMOSFETの断面図を示す。本デバイスは、例えばインバータに適用すると好適なものである。図1に基づいて縦型パワーMOSFETの構造について説明する。縦型パワーMOSFETは、n型半導体基板以下、n型基板という1を用いて形成されている。n型半導体基板1は、厚さは350μmとされ、上面を主表面1aとし、主表面1aの反対面である下面を裏面1bとしており、単結晶SiCからなるものである。このn型基板1の主表面1a上には、n型基板1よりも低いドーパント濃度を有するSiCにて構成されたn型エピタキシャル層以下、n型エピ層という2が積層されている。n型エピ層2の表層部における所定領域には、所定深さを有するp型ベース領域3aおよびp型ベース領域3b以下、p型ベース領域3a、3bというが離間して形成されている。また、ベース領域3a、3bにおいて、一部厚さが厚くなったディープベース層30a、30bが形成されている。このディープベース層30a、30bは、n型ソース領域4a、4bに重ならない部分に形成されており、p型ベース領域3a、3bのうちディープベース層30a、30bが形成された厚みが厚くなった部分が、ディープベース層30aが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。このようなディープベース層30a、30bによって、ディープベース層30a、30b下のn型エピ層2における厚さが薄くなりn型半導体n型基板1とディープベース層30a、30bとの距離が短くなり電界強度を高くすることができ、アバランシェブレークダウンさせ易くすることができる。また、p型ベース領域3aの表層部における所定領域には、当該p型ベース領域3aよりも浅いn型ソース領域4aが形成され、p型ベース領域3bの表層部における所定領域には、当該p型ベース領域3bよりも浅いn型ソース領域4bがそれぞれ形成されている。さらに、n型ソース領域4aとn型ソース領域4bとの間におけるn型エピ層2およびp型ベース領域3a、3bの表面部にはn型層5aおよびn型層5bからなるn型SiC層5が延設されている。つまり、p型ベース領域3a、3bの表面部においてソース領域4a、4bとn型エピ層2とを繋ぐようにn型SiC層5が配置されている。このn型SiC層5は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、n型SiC層5を表面チャネル層という。表面チャネル層5は、例えばn型エピ層2およびp型ベース領域3a、3bの表面部にn型不純物をイオン注入することで形成されている。表面チャネル層5のうちp型ベース領域3a、3bの上部に配置されたn型層5aのドーパント濃度は、1×1015cm3~1×1017cm3程度の低濃度となっており、かつ、n型エピ層2およびp型ベース領域3a、3bのドーパント濃度以下となっている。また、n型エピ層2の表面部に形成されたn型層5bのドーパント濃度は、n型エピ層2よりも高濃度とされている。これにより、低オン抵抗化が図られている。また、p型ベース領域3a、3b、n型ソース領域4a、4bの表面部には凹部6a、6bが形成されており、凹部6a、6bの底部からp型不純物濃度が濃いディープベース層30a、30bが露出させられている。表面チャネル層5の上面およびn型ソース領域4a、4bの上面にはゲート絶縁膜シリコン酸化膜7が形成されている。さらに、ゲート絶縁膜7の上にはゲート電極8が形成されており、ゲート電極8は絶縁膜9にて覆われている。当該絶縁膜9としては、シリコン酸化膜が用いられている。その上にはソース電極10が形成され、ソース電極10はn型ソース領域4a、4bおよびp型ベース領域3a、3bと接している。また、n型基板1の裏面1bには、ドレイン電極11が形成されている。このドレイン電極11は、n型基板1の裏面1bに対してオーミック接合されたオーミック電極によって構成されている。なお、上記構造において、ソース電極10が本発明の第2の電極に相当し、ドレイン電極11が本発明の第1の電極に相当する。次に、図1に示す縦型パワーMOSFETの製造方法について説明する。ただし、本実施形態にかかる縦型パワーMOSFETの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極11の形成方法についてのみ説明する。図2は、図1に示した縦型パワーMOSFETにおけるドレイン電極11の製造工程を示した図である。なお、図2では、簡略化のため縦型パワーMOSFETの素子構造については図示を省略してある。まず、図2aに示すように、n型基板1の表面側に図1に示されるデバイスを形成したもの、すなわちドレイン電極11を除くソース電極10まで形成したものを用意したのち、n型基板1を薄膜化し、n型基板1の厚さを例えば350μmとする。次に、図2bに示す工程では、n型基板1の裏面1b上に金属薄膜110を形成する金属薄膜形成工程。例えば、n型基板1の裏面1b上にNiを蒸着させることにより、n型基板1の裏面1b上に金属薄膜110を形成する。続く、図2cに示す工程では、金属薄膜110にレーザ光照射を行うことによりレーザアニールを行う電極形成工程。例えば、LD励起固体レーザを用いて、スキャニングしながらX-Y平面上においてレーザ光50をn型基板1の裏面1b上で走査し、チップ単位でレーザ光照射が行われ、ダイシング領域にはレーザ光照射が行われないようにする。これにより、金属薄膜110を構成する金属本実施形態ではNiとn型基板1を構成するSiとを反応させてシリサイド化させることで、図2dに示される合金層111を生成することができる。この合金層111によってオーミック電極からなるドレイン電極11を構成することができる。このように、レーザアニールのような局所的なアニールを行うことで、低温プロセスによってドレイン電極11をオーミック電極とすることが可能となり、素子への影響を抑制することが可能となる。この後、図2dに示す工程では、ダイシングブレード60を用いて、ダイシング領域においてn型基板1をダイシングすることで、チップ単位に分割するダイシング工程。これにより、図1に示した縦型パワーMOSFETを備えたSiC半導体装置が完成する。このようなSiC半導体装置の製造方法では、図2dの工程において、レーザアニール時に、チップ単位でレーザ光照射が行われ、ダイシング領域にはレーザ光照射が行われないようにしている。このため、図3に示すような状態でアニールが行われることになる。図3は、ダイシング前のn型基板1上でのアニールの様子を示した図であり、aはn型基板1の全体図、bはaの部分拡大図であり、ダイシングラインとの関係についても示してある。図3b中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、チップ単位でレーザ光照射を行っているため、ダイシング領域にはレーザ光照射が行われていないようにしてある。上記したように、レーザアニール後にダイシングを行うとき、筋状にレーザ跡が残った状態になっている。本発明者らが鋭意検討によると、この筋状のレーザ跡、具体的にはレーザ跡とスキャンされていない領域とによる凹凸形状がチッピングの発生要因になっている可能性があることが確認された。本発明者らの試作検討によると、ダイシング方向とスキャン方向、つまりレーザ跡の長手方向とが略平行になるとチッピングが発生し易くなることが確認された。このため、本実施形態では、ダイシングブレード60が通過するダイシング領域には、レーザ跡が形成されないようにしている。このようにすることで、ダイシングブレード60によってダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。以上説明したように、本実施形態では、n型基板1の裏面1b側にドレイン電極11を形成する際のレーザアニールをチップ内でのみ行い、ダイシング領域では行われないようにしている。このため、ダイシングブレード60によってダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してレーザアニール方法を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図4は、本実施形態の製造方法にてSiC半導体装置を製造するときのダイシング前のn型基板1上でのアニールの様子を示した図であり、aはn型基板1の全体図、bはaの部分拡大図であり、ダイシングラインとの関係についても示してある。図4b中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、本実施形態では、レーザアニールをダイシングブレード60によるダイシング方向に対して傾斜させるようにしている。これにより、レーザ跡の長手方向に対してダイシング方向をずらし、レーザ跡を跨ぐようにダイシングを行うことが可能となり、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。実験によると、レーザ光照射をダイシング方向に対して15~75°傾斜させて行うと好ましいという結果が得られた。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してレーザアニール方法を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図5は、本実施形態の製造方法にてSiC半導体装置を製造するときのダイシング前のn型基板1上でのアニールの様子を示した図であり、aはn型基板1の全体図、bはaの部分拡大図であり、ダイシングラインとの関係についても示してある。図5b中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、角度を変えて二方向にスキャンすることでレーザアニールを行っている。具体的には、本実施形態では、レーザアニールを互いに直交する二方向に行っている。各レーザアニールの間隔はチップの間隔よりも小さくされており、チップ内において交差する複数のレーザ跡が形成された状態となっている。このように交差する複数のレーザ跡が形成されたものでは、レーザ跡が形成されていない領域に残る凸部を分断することが可能となる。このため、レーザ跡の長手方向が一方向だけの場合において、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。第4実施形態本発明の第4実施形態について説明する。本実施形態は、第1実施形態のようにレーザアニール方法を従来に対して変更するのではなく、レーザアニール後のダイシング時の前処理を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図6は、本実施形態の製造方法にてSiC半導体装置を製造するときのダイシング時の様子を示した断面図である。この図に示す工程は、第1実施形態で説明した図2dの工程に代えて行われる。図6に示すように、ダイシング前に合金層111の表面にダイシングテープ112を貼り付けておく。ダイシングテープ112は、レーザアニールによって形成されるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差高低差以上の接着層112aを有するものとされている。このため、ダイシングテープ112を貼り付けた状態において、レーザ跡とレーザ跡が形成されていない部分とによる凹凸を接着層112aによって埋めた状態にできる。この状態でダイシングを行うことにより、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。他の実施形態上記各実施形態では、レーザ跡の影響をあまり受けないようにダイシングが行えるレーザアニール工程の一例を示したが、各実施形態相互間において適宜組み合わせたレーザアニール工程を行うようにしても良い。例えば、第1実施形態のよにダイシング領域にレーザ光照射が行われないようにしつつ、第2実施形態のようにスキャン方向をダイシング方向に対して傾斜させるようにしたり、第3実施形態のように交差する異なる二方向にスキャンするようにしたり、第4実施形態のようにダイシングテープを貼り付けたりすることを組み合わせて行うようにしても良い。また、上記各実施形態では、縦型パワーMOSFETを例に挙げて説明したが、これは単なる一例であり、ダイオードやIGBTなどの他の縦型素子を備えたSiC半導体装置の製造方法についても本発明を適用することが可能である。ダイオードの場合、アノード電極やカソード電極が第1、第2の電極となり、IGBTの場合には、コレクタ電極エミッタ電極が第1、第2の電極となる。なお、第1実施形態では、ダイシング領域にレーザ光照射が行われないようにしており、縦型パワーMOSFETのドレイン電極11となる領域にのみレーザ光照射が行われるようにしたが、縦型素子としてダイオードやIGBTを形成する場合にも、裏面電極例えばカソード電極やコレクタ電極となる領域にのみレーザ光照射が行われるようにすれば良い。さらに、上記各実施形態では、半導体装置としてSiC半導体装置を例に挙げて説明したが、シリコンなどの他の半導体材料によって構成される半導体装置についても、本発明を適用することができる。