部分的に製造された半導体デバイスであって、半導体基板は相互に対向する第1主表面と第2主表面とを有し、上記の半導体基板は、その第2主表面に第1導電率形の強くドープされた領域を有するとともに、その第1主表面に上記第1導電率形の軽くドープされた領域とを有し、上記の第1主表面上に第1酸化物層が形成され、この酸化物で被覆された基板上にマスクが置かれ、複数個の第1溝と、少なくとも1つの第2溝とが、マスクの開口部を介して、酸化物層を通って半導体基板内にエッチングにより形成されて、台地を形成し、各第1溝9は、強くドープされた領域に向け第1主表面から第1深さ位置まで伸びる第1延長部分を有し、少なくとも1つの第2溝は、強くドープされた領域に向け、第1表面から第2深さ位置まで伸びる第2延長部分を有し、各台地は側壁面を備え、複数個の第1溝の各々と少なくとも1つの第2溝とは、隣接する溝から台地の1つにより離されており、少なくとも1つの第2溝は、複数個の第1溝の各々より深くて、広く、第2酸化物層が、台地の領域と複数個の第1溝との上に形成されており、この第2酸化物層は、各台地の頂部を覆い、複数個の第1溝各々の頂部と、台地と複数個の第1溝とを含む領域の縁部の少なくとも1つの第2溝をシールし、フォトレジスト、窒化物、金属およびポリシリコンを含むグループから選ばれたマスク材料の層が、少なくとも台地の領域と複数個の第1溝とを含む作動領域に隣接する縁部端子領域の所定領域上と、台地と複数個の第1溝とを含む作動領域の地域の縁部の少なくとも1つの第2溝上の1部分に沈着せられ、縁部端子領域は少なくとも1つの第2溝の1部分を含み、作動領域はその上に半導体デバイスが形成される領域であって、端子領域とは、半導体デバイスのセル同士間を遮断する領域であり、マスク層で被覆されない台地の領域と複数個の第1溝オキシダントシールは、少なくとも1つの第2溝を含む複数個の第1溝上で除去され、マスク材料を含む庇領域が、マスク材料により被覆されない酸化物層の領域を除去する湿式エッチング法により形成され、この庇領域が上記の少なくとも1つの第2溝上に部分的に伸び、イオン注入領域は、作動領域の各溝の側壁を含み、上記の複数個の第1溝の各々の第1深さ方向および少なくとも1つの第2溝の1部の第2深さ方向に沿ってP-N接合を形成するもの。請求項1に記載の部分的に製造された半導体デバイスであって、各台地の側壁面が、第1主表面に対し所定傾斜角度を維持するもの。請求項1に記載の部分的に製造された半導体デバイスであって、更に、上記の作動領域に位置する複数個の第1溝と、上記の縁部端子領域に少なくとも部分的に位置する少なくとも1つの第2溝とに充填される遮断材料と、平坦化された頂面とを備えるもの。相互に対向する第1主表面と第2主表面とを有する半導体基板からなる半導体デバイスであって、上記の半導体基板は、その第2主表面に、第1導電率形の強くドープされた領域と、その第1主表面に上記第1導電率形が軽くドープされた領域とを有し、上記の第1主表面上に第1酸化物層が形成され、この酸化物で被覆された基板上にマスクが置かれ、複数個の第1溝と、少なくとも1つの第2溝とが、マスクの開口部を介して、酸化物層を通って半導体基板内にエッチングにより形成されて、台地を形成し、各第1溝9は、強くドープされた領域に向け第1主表面から第1深さ位置まで伸びる第1延長部分を有し、少なくとも1つの第2溝は、強くドープされた領域に向け、第1表面から第2深さ位置まで伸びる第2延長部分を有し、各台地は側壁面を備え、複数個の第1溝の各々と少なくとも1つの第2溝とは、隣接する溝から台地の1つにより離されており、少なくとも1つの第2溝は、複数個の第1溝の各々より深くて、広く、第2酸化物層が、台地の領域と複数個の第1溝との上に形成されており、この第2酸化物層は、各台地の頂部を覆うと共に、複数個の第1溝各々と、台地と複数個の第1溝を含む領域の縁部の少なくとも1つの第2溝とをシールし、フォトレジスト、窒化物、金属およびポリシリコンを含むグループから選ばれたマスク材料の層が、少なくとも台地の領域と複数個の第1溝とを含む作動領域に隣接する縁部端子領域の所定領域上と、台地と複数個の第1溝とを含む作動領域の地域の縁部の少なくとも1つの第2溝上の1部分に沈着せられ、縁部端子領域は少なくとも1つの第2溝の1部分を含み、マスク層で被覆されない台地の領域と複数個の第1溝のオキシダントシールは、少なくとも1つの第2溝を含む複数個の第1溝上で除去され、マスク材料をふくむ庇領域が、マスク材料により被覆されない酸化物層の領域を除去する湿式エッチング法により形成され、この庇領域が上記の少なくとも1つの第2溝上に部分的に伸び、作動領域における各溝の側壁を含み、複数個の第1溝の各々の第1深さ方向と、少なくとも1つの第2溝の1部の第2深さ方向に沿うP-N接合を形成するイオン注入領域と、上記の作動領域に位置する複数個の第1溝と、上記の縁部端子領域に位置する少なくとも1つの第2溝とに充填される遮断材料と、平坦化された頂面と、デバイスの上に形成される超接合デバイスとを備え、作動領域とは、その上にこの超接合デバイスが形成される領域であって、端子領域とは、超接合デバイスのセル同士間を遮断するもの。半導体デバイスの製造方法であって、相互に対向する第1主表面と第2主表面とを有する半導体基板を設け、この半導体基板は、その第2主表面に、第1導電率形の強くドープされた領域と、その第1主表面に上記第1導電率形の軽くドープされた領域とを有し、第1導電率形の軽くドープされた領域の露出面を酸化し、複数個の第1溝と、少なくとも1つの第2溝と、台地とを半導体基板内に設け、各第1溝は、強くドープされた領域に向け第1主表面から第1深さ位置まで伸びる第1延長部分を有し、少なくとも1つの第2溝は、強くドープされた領域に向け、第1表面から第2深さ位置まで伸びる第2延長部分を有し、各台地は側壁面を備え、複数個の第1溝の各々と少なくとも1つの第2溝とは、隣接する溝から台地の1つにより離されており、少なくとも1つの第2溝は、複数個の第1溝の各々より深くて、広く、少なくとも1つの第2溝は、作動領域と端子領域との間の境界に位置し、作動領域とは、その上に半導体デバイスが形成される領域であって、端子領域とは、作動デバイスのセル同士間を遮断するものであり、化学蒸着法CVD工程を行って、複数個の第1溝の各々の頂部と、少なくとも1つの第2溝の頂部とをシールし、複数個の第1溝の各々と、少なくとも1つの第2溝とに空洞を生じさせて、各台地の頂部を被覆し、フォトレジスト、窒化物、金属およびポリシリコンを含むグループから選ばれた材料の層を、縁部端子領域上と、作動領域と縁部端子領域との境界の第2溝上の1部分とに沈着させ、乾式酸化物エッチング工程を行い、複数個の第1溝と少なくとも1つの第2溝上とのシールを除去し、湿式酸化物エッチング工程を行い、CVD工程後、複数個の第1溝と少なくとも1つの第2溝内に残存している酸化物および、最初の酸化で残存している台地上の酸化物を除去し、フォトレジスト、窒化物、金属ないしポリシリコン材料の庇部分を、作動領域と端子領域との間の境界の少なくとも1つの第2溝上に形成し、複数個の第1溝の隣接対のもの同士間の半導体基板の少なくとも1つの台地に、1つの溝の側壁面で、第1導電率形のドーパントを打込み、上記の1つの溝の側壁面に、強くドープされた領域よりも低いドープ濃度を有する第1導電率形の第1ドープ領域を形成し、上記庇部分は、作動領域と端子領域との間の境界の少なくとも1つの第2溝の底部にドーパントが打込まれることを阻止し、第1導電率形のドーパントを打込んだ側壁に対向する側壁面で、少なくとも1つの台地に第2導電率形のドーパントを打込んで、第1導電率形のドーパントを打込んだ側壁に対向する側壁面に第2導電率形の第2ドープ領域を設け、上記複数個の第1溝に遮断材料を再充填し、デバイスの表面を平坦化すること。請求項5に記載した半導体デバイスの製造方法であって、更に、生じた構造体に超接合デバイスを形成することからなるもの。請求項5に記載した半導体デバイスの製造方法であって、更に、第2ドープ領域と電気的に接続する、第2導電率形の第3ド-プ領域を、第1および第2ドープ領域の第1主表面に設け、第1導電率形の第4ドープ領域を、この領域が、第3ドープ領域を介在させて、第1ドープ領域に対向するよう、上記の1つの溝の第1主表面あるいは側壁面に設け、第3ドープ領域の上方、第1ドープ領域と第4ドープ領域との間に、ゲート遮断層を介在させてゲート電極層を設けることからなるもの。請求項7に記載した半導体デバイスの製造方法であって、ゲート電極層を少なくとも1つの溝に形成することからなるもの。請求項7に記載した半導体デバイスの製造方法であって、ゲート電極層を第1主表面上に形成することからなるもの。請求項5に記載した半導体デバイスの製造方法であって、更に第2ドープ領域に電気的に接続する第2導電率形の第3ドープ領域を第1および第2ド-プ領域の第主表面に設けることからなるもの。請求項5に記載した半導体デバイスの製造方法であって、更に、電極層を第1ドープ領域にショトキー接触させることからなるもの。請求項3に記載した半導体デバイスの製造方法において、半導体デバイスの頂面における第1および第2導電率形の領域の各ドーパントの横寸法が、隣接対の溝の両側壁面から第1および第2ドープ領域のP-N接合までの距離より大きいもの。請求項4に記載の半導体デバイスにおいて、各台地の側壁面が第1主表面に対し、所定の傾斜角度を維持するもの。請求項5に記載した半導体デバイスの製造方法において、各台地の側壁面が第1主表面に対し、所定の傾斜角度を維持するもの。請求項5に記載した半導体デバイスの製造方法であって、上記のシールが、複数個の第1溝および少なくとも1つの第2溝に如何なる物質も沈着させないもの。請求項5に記載した半導体デバイスの製造方法であって、第1導電率形のドーパントが第1所定打込み角度で打込まれるもの。請求項5に記載した半導体デバイスの製造方法であって、第2導電率形のドーパントが第2所定打込み角度で打込まれるもの請求項第5項の方法により形成される半導体デバイス。半導体デバイスには、電圧阻止能力の高い縁部端子を設けることが望ましい。この半導体デバイスでは、縁部端子の深くて広い溝の底部にはイオンが打込まれず、厚い酸化物領域を含む。また、半導体デバイスの製造に唯一のエピタキシアル沈着工程を使用する方法に匹敵する技術を用いて製造される半導体デバイスを提供することが望ましい。簡単に述べると、本発明は、部分的に製造された半導体デバイスからなり、このデバイスは、相互に対向する第1及び第2の主表面を有する半導体基板を含む。この半導体基板は、第2主表面に第1導電率形の強くドープされた領域と、第1主表面に第1導電率形の軽くドープされた領域とを有する。この半導体デバイスは、更に第1主表面上に形成された第1酸化物層を含み、この酸化物で被覆された基板上に置かれたマスクを備える。この酸化物層を通り、複数個の第1溝と少なくとも1つの第2溝が、マスクの開口部を介して、半導体基板にエッチングされて形成され、台地が形成される。上記第1溝の各々は、強くドープされた領域に向け、第1主表面から第1深さ位置まで伸びる第1延長部を有し、上記少なくとも1つの第2溝は、強くドープされた領域に向け、第1主表面から第2深さ位置まで伸びる第2延長部分を有する。各台地は、第1主表面に対し所定の傾斜を維持する側壁面を有し、上記の複数個の溝の各々と上記の少なくとも1つの第2溝とは、台地の1つにより隣接する溝から離れている。上記の少なくとも1つの第2溝は、上記の複数個の第1溝の各々より深くて、広い。上記の部分的に製造された半導体デバイスは、台地の領域と複数個の第1溝との上に位置する第2酸化物層を含む。この第2酸化物層は、各台地の頂部を被覆し、複数個の第1溝の各々の頂部と、台地と複数個の第1溝を含む領域の縁部の少なくとも1つの第2溝を封止する。この部分的に製造された半導体デバイスは、フォトレジスト、窒化物、金属およびポリシリコンを含むグループがら選ばれたマスク材料製層を含む。この層は、少なくとも台地の領域と複数個の第1溝とを含む作動領域に隣接する縁部端子領域の所定領域に沈着するとともに、台地と複数個の第1溝を含む作動領域の地域の縁部の少なくとも1つの第2溝上に部分的に沈着する。上記の縁部端子領域は、上記の少なくとも1つの第2溝の1部を含む。作動領域とは、その上に半導体デバイスが形成される領域であり、端子領域とは、作動デバイスのセル同士の間を遮断する領域である。マスク層で被覆されない台地の領域と複数個の第1溝とは乾式酸化物エッチング法を用いてエッチングされて、上記の少なくとも1つの第2溝を含む複数個の溝上のオキシダントシールを除く。部分的に製造された半導体デバイスは、庇領域を含み、この庇領域はマスク材料を含み、マスク材料で保護されない酸化物層の領域を除去する湿式エッチング法により形成される。この庇領域は、上記の少なくとも1つの第2溝の1部の上まで伸びる。本発明は、また、そのような部分的に製造された半導体デバイスの形成方法と、この方法から形成される半導体からなる。上記の要約ならびに以下の詳細な説明は、添付図面と共に読めばより良く理解される。本発明を図示するため、図中には、現在好ましい実施例が図示されているが、本発明は、図示されているデバイスおよび器具そのものに限定されるものではない。ある種の言葉が以下の記載に便宜上使用されているが、これに限るものではない。右、左、下方および上方の言葉は、言及している図面の方向を示すものである。内方および外方の言葉は、記載している物体とその示されている部分の幾何学的中心に向かうおよびこれから遠のく方向のことを言う。加えて、クレームおよび明細書中で使われているaの言葉は少なくとも1つのを意味する。図1から図12は、一般に、本発明による、半導体デバイスの縁部端子の深くて、広い溝の底部でのイオンの打込みを阻止する庇部分を用いる接合デバイスを製造する方法を示す。図1に関しては、重たくドープされたN基板3と軽くドープされたN-層5とを含む半導体ウエハの部分図が示されている。ここで用いられているように、導電率とは、記載の実施例に制限されるが、当業者であれば、P形導電率は、N形導電率に変えることができ、上記の半導体デバイスはそれでも機能的には正しい即ち、第1あるいは第2導電率形を用いると言っている。ことが分かる。よって、ここで使用する場合、NまたはPと言っているのはNはPに置き換えることができ、PはNに置き換えることができることを意味する。図2に関しては、遮断材料の層6がN-層5の頂部に、約02から50マイクロメータあるいはミクロンの深さで形成されている。この層を当てがう方法は、SOGファイバーグラス、沈着、成長あるいはこれらの組み合わせを含むグループから選ばれる。この方法の最後の方の工程では、遮断材料あるいは第1酸化物層6はその下方にN-領域の打込みを阻止する。図3に関しては、従来の技術を用いて、N-層5がエッチングされて溝9、7および台地11が形成され、エッチングで形成された少なくとも1つの第1溝9の各底部が、N基板3と、N-層5と間の界面に第1深さで接近し、エッチングで形成された少なくとも1つの第2溝7の各底部が、N基板3とN-層5との間の界面に深さで接近している。エッチング方法により複数個の作動領域溝9と複数個の縁部端子溝7が生じている。よって、これらの溝9と7とが台地11を形成する。台地11は、作動領域の周りの縁部端子あるいは縁部端子領域に対向して、作動領域にあるので、台地11とはデバイスの台地のことを言う。作動領域とは、その上に、半導体デバイスが形成される領域であり、端子領域とは、作動デバイスのセル同士間を遮断する領域である。よって、第2溝7は作動領域と縁部端子領域と間の境界に位置し、第1溝9は、台地11と共に作動領域内にある。第2溝7は、作動領域と縁部端子領域と間の隔離領域あるいは間隙を提供する。第1溝9が、基板3に向け、エピタキシアル層5の第1主表面から第1深さ位置まで深さで伸びているが、第1溝9は、基板3に到る全ての距離に亘って伸びる必要はない。同様に第2溝7が、基板3に向け、エピタキシアル層5の第1主表面から第2深さ位置まで深さで伸びているが、第2溝7も、基板3に到る全ての距離に亘って伸びる必要はない。第2深さは、第1深さより大きいので、第2溝7は第1溝9より深い。同様に、第1溝9は、各々、幅を有し、第2溝7は、各々、幅を有する。第2幅は、第1幅より大きいので、第2溝7は、また、第1溝9より広い。明確には図示していないが、第1溝9及び第2溝7は、各々、溝埋め方法を容易にするため各底部より各頂部において約1から10分広いほうが好ましい。よって、台地11の側壁面は、エピタキシアル層5の第1主表面に対し所定の傾斜を維持する。図4は、作動領域に位置する複数個の第1溝9と台地11とを取り囲む1つの連続する第2溝7を示す基板の多くの可能な平面図の1つを示す。図4は、また、作動領域及び端子領域の位置を示す。図示のように、複数個の第1溝9が中央領域にあり、これを取り囲む外側の第2溝7と共に複数個の台地11を形成する。図3と図4に示すように、第2溝7は、第1溝9より広くて、深い。第1溝9、第2溝7及び台地11のその他多くの幾何学的配置も本発明から逸脱することなく考えられる。例えば、相互に同心関係にある複数の第2溝あるいは第2溝7に不連続部分があるもの等である。図5は、化学蒸着法により、各台地11、各第1溝9および各第2溝7の頂部を厚さが約1-3μmの範囲の酸化物の第2層12で被覆した後の複数個の台地11を示す。第1溝9と、第2溝7との各々の頂部を第2酸化物層12でシールすると、第1溝9と第2溝7との各々内に空洞14が形成される。図6は、厚さ約02-50μmのマスク材料15を沈着し、作動領域の上から、作動領域の縁部にある第2溝7のほぼ中央の点まで層15を取除いた図5の構造体を示す。マスク材料15は、フォトレジスト、窒化物、金属、ポリシリコン等である。このマスク材料15は、第2溝7の1部と重なる。図7は、乾式酸化物エンチング工程で、CVD法により沈着された露出した酸化物12を約02-30μm除去し、これにより作動領域における第1溝9の頂部を開くと共に、作動領域の縁部にある第2溝7の頂部の1部を開いた後の図6の構造体を示す。図8は、湿式酸化物エッチング工程でマスク材料15によって保護されていない領域における露出した台地11と、第1溝9および第2溝7から、残っている酸化物を除去した後の図7の構造体を示す。酸化物層6は残り、マスク材料15は、第2溝7の1部に覆いかぶさっている。図9は、図8の構造体に、第1所定角度Φからのイオンの打込みを図示する。第1所定打込み角度Φは第1溝9の幅と深さとにより決定され、垂線から約2度から12度である。第1所定打込み角度Φを決定するのに、幅と深さとを用いると、作動領域における溝9と溝7の側壁のみに確実にイオンが打込まれる。いずれかの溝9あるいは溝7の底部にイオンを打込むと基板を半導体に変換し、構造体の逆電圧を阻止する能力を無くさせてしまう。イオン打込みは、約20-200キロエレクトロンボルトの範囲のエネルギレベルでなされ、N形ドーパントの約1E10から1E14cm-2の範囲の量を注入する。よって、第1導電率形のドーパントが、少なくとも1つの所定の台地に第1所定着床角度Φで打込まれ、溝9の側壁表面には重たくドープされた領域よりも低いドープ濃度を有する第1導電率形の第1ドープ領域を形成する。図10は、図9の構造体に、第2所定角度Φ’からのイオンの打込みを図示する。第2所定打込み角度Φ’も第1溝9の幅と深さとにより決定され、垂線から約-2度から-12度である。図9に示すように、第2所定打込み角度Φ’を決定するのに、幅と深さとを用いると、作動領域における溝9と溝7の側壁のみに確実にイオンが打込まれる。イオン打込みは、約20-200keVの範囲のエネルギレベルでなされ、P形ドーパントの約1E10から1E14cm-2の範囲の量を注入する。よって、第2導電率形のドーパントが、少なくとも1つの所定の台地11に第2所定打込み角度Φ’で、第1導電率形のドーパントを打込まれた側壁表面に対向する少なくとも1つの台地11の側壁表面に打込まれ、第1導電率形のドーパントを打込まれた側壁に対向する側壁表面に第2導電率形の第2ドープ領域を提供し、複数個の溝9の少なくとも1つの深さ方向に沿って位置する第1及び第2ドープ領域からなるP-N接合を形成すると共に、作動領域のイオンが打込まれない外側壁を提供する。図11は、溝を再充填し、平坦化方法が完了した後の図10の構造体を示す。溝には酸化物17が再充填され、窒化珪素等の絶縁材料製薄層を酸化物上に沈着させて、酸化物沈着にはつきものである表面の反り返りの問題を回避している。この構造体は、次いで、周知の方法で平坦化される。半導体デバイスの頂面における第1導電率形領域と第2導電率形領域との各ドーパントの横寸法は、溝9の隣接対の両側壁表面から第1および第2のドープされた領域のP-N接合までの距離より大きい。図12は、溝7および9に絶縁材料17が充填され、頂面が平坦化された後形成された、P本体領域22およびNソース領域20が打込まれた図11のデバイスを示す。構造体上に超接合デバイスを製造した後、P本体領域22を打ち込み、これを打ち込んだ領域にゲート20を沈着し、ゲート導電体26とゲート酸化物24とを加える。これらの処理は全て当業界で周知の方法を用いて行われる。上記の両領域20、22の形成、その後のゲート絶縁体24の形成、およびゲート伝導体26の沈着とエッチングは周知である。よって、ゲート電極層20は、溝7と9の少なくとも1方で、第1主表面上に形成される。上記のゲート電極層20は、第1ドープ領域とオーミック接触するが、ショットキー接触するほうが好ましい。この構造体に建造あるいは形成されたデバイスの性能としては、従来の半導体トランジスタデバイスと比べ、電子雪崩破壊電圧特性の向上である。MOSゲートデバイスの形成に必要なその後の工程は、同様に周知である。よって、第1および第2ドープ領域の第1主表面に電気的の第2ドープ領域に連結する、第2導電率形の第3ドープ領域を設け、第1主表面あるいは1つの溝9の側壁面の少なくとも1方に第1導電率形の第4ドープ領域を、第3ドープ領域を挟んで第1ドープ領域に対向するように設けて、追加の打込みを行うこともできる。ゲート電極層20は、第1ドープ領域と第4ドープ領域との間にゲート絶縁層24を介在させて第3ドープ領域に対向させて設けれている。よって、好ましい実施例は、複数個の溝9の深さ方向に沿って位置する第1ドープ領域と第2ドープ領域とのP-N接合を設けられていることが分かる。従来のMOSFETデバイスは周知の工程を用いて、作動領域に形成することができる。上記より、本発明は、デバイスの縁部端子に、深くて広い溝の底部へのイオン注入を阻止する庇部分を用い、これによりデバイスの端子の電圧阻止能力を高める、半導体デバイスの製造方法、部分的に製造された半導体デバイスおよび半導体デバイスに関する。当業者であれば、上記の実施例には、その広い発明概念から逸脱することなく変形が可能であることが感得せられる。よって、本発明は、開示されている特定の実施例に限定されるものではなく、添付特許請求の範囲に記載されている本発明の精神と範囲内の変形例もカバーするものである。