入力信号および出力信号を差動増幅し、制御信号群に応じて増減する第1の電流群を生成する差動増幅回路部と、前記第1の電流群に対して、前記制御信号群に応じて増減する比率を有する第2の電流群を生成するカレントミラー回路部と、前記第2の電流群で充放電し、前記出力信号を出力する容量群と、前記制御信号群をデジタル信号として生成するスイッチ制御回路とを具備する差動増幅器。請求項1に記載の差動増幅器において、前記差動増幅回路部は、一方の極性を有するトランジスタを有する第1の差動増幅回路部と、他方の極性を有するトランジスタを有する第2の差動増幅回路部とを具備し、前記カレントミラー回路部は、前記一方の極性を有するトランジスタを有する第1のカレントミラー回路部と、前記他方の極性を有するトランジスタを有する第2のカレントミラー回路部とを具備し、前記制御信号群は、前記第1の差動増幅回路部および前記第1のカレントミラー回路部を連動して制御する第1の制御信号群と、前記第2の作動増幅回路部および前記第2のカレントミラー回路部を連動して制御する第2の制御信号群とを具備する差動増幅器。請求項2に記載の差動増幅器において、前記第1の差動増幅回路部は、前記入力信号をゲートに入力する第1のトランジスタと、前記出力信号をゲートに入力する第2のトランジスタと、前記第1および前記第2のトランジスタにおけるソースまたはドレインの一方に、ソースまたはドレインの一方が接続された第3のトランジスタと、前記第3のトランジスタに並列接続された第4のトランジスタと、前記第1の制御信号群に制御されて、前記第4のトランジスタを導通または遮断するスイッチとを具備し、前記第2の差動増幅回路部は、前記入力信号をゲートに入力する第1のトランジスタと、前記出力信号をゲートに入力する第2のトランジスタと、前記第1および前記第2のトランジスタにおけるソースまたはドレインの一方に、ソースまたはドレインの一方が接続された第3のトランジスタと、前記第3のトランジスタに並列接続された第4のトランジスタと、前記第2の制御信号群に制御されて、前記第4のトランジスタを導通または遮断するスイッチとを具備する差動増幅器。請求項3に記載の差動増幅器において、前記第1のカレントミラー回路部は、前記第2の差動増幅回路部における前記第2のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続された第1のトランジスタと、前記第2の差動増幅回路部における前記第1のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続されて、前記第1のトランジスタにおけるゲートに、ゲートが接続された、第2のトランジスタと、前記第2のトランジスタに並列接続された第3のトランジスタと、前記第1の制御信号群に応じて、前記第3のトランジスタを導通または遮断するスイッチとを具備し、前記第2のカレントミラー回路部は、前記第1の差動増幅回路部における前記第2のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続された第1のトランジスタと、前記第1の差動増幅回路部における前記第1のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続されて、前記第1のトランジスタにおけるゲートに、ゲートが接続された、第2のトランジスタと、前記第2のトランジスタに並列接続された第3のトランジスタと、前記第2の制御信号群に応じて、前記第3のトランジスタを導通または遮断するスイッチとを具備し、前記容量群は、一方の端部が第2のカレントミラー回路部における前記第2のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続されて、他方の端部が前記出力信号を出力する出力部に接続された第1の容量と、一方の端部が第1のカレントミラー回路部における前記第2のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続されて、他方の端部が前記出力部に接続された第2の容量とを具備する差動増幅器。請求項4に記載の差動増幅器において、前記スイッチ制御回路は、ドット反転動作に係る信号を扱う場合において、タイミングデータがハイ状態で、かつ、極性データがハイ状態であるときにだけ前記第1の制御信号群の一部をハイ状態にし、タイミングデータがハイ状態で、かつ、極性データがロー状態であるときにだけ前記第2の制御信号群の一部をハイ状態にする論理回路を具備する差動増幅器。請求項4または5に記載の差動増幅器において、前記スイッチ制御回路は、カラム反転動作に係る信号を扱う場合において、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも小さいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも大きいときにだけ、前記第1の制御信号群の一部をタイミングデータと同時にハイ状態にし、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも大きいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも小さいときにだけ、前記第2の制御信号群の一部をタイミングデータと同時にハイ状態にする論理回路を具備する差動増幅器。請求項3に記載の差動増幅器において、前記第1のカレントミラー回路部は、前記第2の差動増幅回路部における前記第2のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続された第1のトランジスタと、前記第2の差動増幅回路部における前記第1のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続されて、前記第1のトランジスタにおけるゲートに、ゲートが接続された、第2のトランジスタと、前記第1のトランジスタに並列接続された第3のトランジスタと、前記第1の制御信号群に応じて、前記第3のトランジスタを導通または遮断するスイッチとを具備し、前記第2のカレントミラー回路部は、前記第1の差動増幅回路部における前記第2のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続された第1のトランジスタと、前記第1の差動増幅回路部における前記第1のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続されて、前記第1のトランジスタにおけるゲートに、ゲートが接続された、第2のトランジスタと、前記第1のトランジスタに並列接続された第3のトランジスタと、前記第2の制御信号群に応じて、前記第3のトランジスタを導通または遮断するスイッチとを具備し、前記容量群は、一方の端部が第2のカレントミラー回路部における前記第2のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続されて、他方の端部が前記出力信号を出力する出力部に接続された第1の容量と、一方の端部が第1のカレントミラー回路部における前記第2のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続されて、他方の端部が前記出力部に接続された第2の容量とを具備する差動増幅器。請求項7に記載の差動増幅器において、前記スイッチ制御回路は、ドット反転動作に係る信号を扱う場合において、タイミングデータがハイ状態で、かつ、極性データがハイ状態であるときにだけ前記第1の制御信号群の一部をハイ状態にし、タイミングデータがハイ状態で、かつ、極性データがロー状態であるときにだけ前記第2の制御信号群の一部をハイ状態にする論理回路を具備し、前記論理回路は、前記第1の制御信号群の前記一部を論理的に反転して前記第1の制御信号群の他の一部として出力する第1のインバータと、前記第2の制御信号群の前記一部を論理的に反転して前記第2の制御信号群の他の一部として出力する第2のインバータとを具備する差動増幅器。請求項7または8に記載の差動増幅器において、前記スイッチ制御回路は、カラム反転動作に係る信号を扱う場合において、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも小さいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも大きいときにだけ、前記第1の制御信号群の一部をタイミングデータと同時にハイ状態にし、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも大きいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも小さいときにだけ、前記第2の制御信号群の一部をタイミングデータと同時にハイ状態にする論理回路を具備し、前記論理回路は、前記第1の制御信号群の前記一部を論理的に反転して前記第1の制御信号群の他の一部として出力する第1のインバータと、前記第2の制御信号群の前記一部を論理的に反転して前記第2の制御信号群の他の一部として出力する第2のインバータとを具備する差動増幅器。請求項3~8のいずれかに記載の差動増幅器において、前記第1および第2の差動増幅回路部ならびに前記第1および前記第2のカレントミラー回路部のそれぞれにおける前記スイッチは、ゲートに入力する前記制御信号群に応じてソースおよびドレインの間を導通または遮断するトランジスタを具備する差動増幅器。図4は、図3の従来技術による差動増幅回路の動作を示すタイミングチャートである。図4は、合計6つのグラフB1~B6を含んでいる。図4のタイミングチャートにおいて、横軸は時間の経過を表している。図4における期間a~fは、図2における期間a~fにそれぞれ対応する。グラフB1は、各時間帯における、前回供給された旧入力データを示している。グラフB2は、各時間帯における、今回供給される新入力データを示している。グラフB3は、ノードN43における電圧の時間変化を示している。グラフB4は、ノードN44における電圧の時間変化を示している。グラフB5は、Nチャネル型トランジスタMN48における状態の時間変化を示している。グラフB6は、Nチャネル型トランジスタMN49における状態の時間変化を示している。図3および図4を参照して、図3の差動増幅回路の全体的な動作について説明する。ここでは、例として、ドット反転の表示動作を行い、図1A~図1Cの場合の2倍のスルーレートを求める場合について説明する。上記に説明したように、図3の場合では、入力電圧VINが0.2VからVDD-0.2Vに切り替わった時、テール電流I42のみを増加させている。入力段Pチャネル動作回路部および入力段Nチャネル動作回路部の抱き合わせによるレールトゥレールアンプにおいて、スルーレートを制御するには、最終段30におけるトランジスタのゲート配線として用いられる2つのノードN43およびN44の電圧変化を同じにすることが望ましい。この電圧変化は、以下の2つの値TR1、TR2によって決定される。TR1=I41/C41TR2=I42/C42ここで、I41はテール電流I41の電流値を示し、C41は第1の位相補償容量C41の容量値を示し、I42はテール電流I42の電流値を示し、C42は第2の位相補償容量C42の容量値を示す。したがって、以下のような関係を満たす定数を選択することで、電圧変化もバランスを崩すことなく一定になる。I41/C41=I42/C42出力部OUTから見ると、第1および第2の位相補償容量C41およびC42は並列に接続されている。したがって、出力部OUTには容量値としてC41C42を有する容量が接続されているものとみなすことが出来る。また、第1および第2の位相補償容量C41およびC42は、2つの定電流I41およびI42によって充電されるので、出力部OUTにおけるスルーレートTROUTは、以下のように近似される。TROUT≒I41I42/C41C42図3の場合は、前述のとおり、テール電流I42のみを増加させている。その結果、以下の不等式が得られる。I42/C42≠I41/C41この状態ではバランスが崩れており、理想的な状態ではないが、図3の場合についてはこのまま説明を続ける。仮に、Pチャネル型トランジスタMP48に流れる電流が、Pチャネル型トランジスタMP47に流れるテール電流I42と同じ量である場合を考える。すなわち、2つのPチャネル型トランジスタMP48およびMP47におけるゲート幅の比率が1:1である場合を考える。この場合、出力部OUTにおけるスルーレートTROUTは、以下の式で近似出来る。TROUT≒I42×2I41/C41C42ここで、I41=I42C41=C42となるように各種定数を選択した場合、出力部OUTにおけるスルーレートTROUTは、以下の式で表される。TROUT≒I42×3/C42×2したがって、出力部OUTにおけるスルーレートTROUTは、前と比べて3/2=1.5倍になると見積もることが出来る。この見積もりは、シミュレーションの結果からも確認出来る。図1A~図1Cに示した従来技術の回路のスルーレートに対し、図3の回路でスルーレートを2倍にしようとした場合、Pチャネル型トランジスタMP48に、テール電流I42の2倍の電流を流す必要がある。同様に、Nチャネル型トランジスタMN48に、テール電流I41の2倍の電流を流す必要がある。すなわち、2つのPチャネル型トランジスタMP47およびMP48におけるゲート幅の比率を1:2にして、かつ、2つのNチャネル型トランジスタMN47およびMN48におけるゲート幅の比率を1:2にする必要がある。このとき、出力部OUTにおける電圧VOUTが0.2VからVDD-0.2Vに切り替わるときのスルーレートTROUTを見積もると、以下のように近似出来る。TROUT≒I42×2I42I41/C41C42したがって、このスルーレートは図1A~図1Cの場合の2倍になっている。同様に、出力部OUTにおける電圧が、VDD-0.2Vから0.2Vに切り替わるときのスルーレートTROUTを見積もると、以下のように近似出来る。TROUT≒I41×2I41I42/C41C42したがって、このスルーレートも図1A~図1Cの場合の2倍になっている。前述のとおり、図2における期間bにおいて、図3の回路における第1の位相補償容量C41は、Nチャネル型トランジスタMN42を経由したテール電流I41によって直接放電されている。これに対して、第2の位相補償容量C42は、Nチャネル型トランジスタMN46の電流で充電されている。ここで、Nチャネル型トランジスタMN46は、Nチャネル型トランジスタMN45とは能動負荷のカレントミラーの関係にある。したがって、Nチャネル型トランジスタMN46に流れる電流は、テール電流I42の3倍の量の電流である。つまり、Nチャネル型トランジスタMN45に流れる、テール電流I42の3倍の量の電流は、カレントミラーの参照電流として用いられているだけであって、第2の位相補償容量C42の充放電に対して直接寄与していない。また、図2における期間dにおいて、図3の回路における第2の位相補償容量C42は、Nチャネル型トランジスタMN42を経由したテール電流I42によって直接放電されている。これに対して、第1の位相補償容量C41は、Pチャネル型トランジスタMP46の電流で充電されている。ここで、Pチャネル型トランジスタMP46は、Pチャネル型トランジスタMP45とは能動負荷のカレントミラーの関係にある。したがって、Pチャネル型トランジスタMP46に流れる電流は、テール電流I41の3倍の量の電流である。つまり、Pチャネル型トランジスタMP45に流れる、テール電流I41の3倍の量の電流は、カレントミラーの参照電流として用いられているだけであって、第1の位相補償容量C41の充放電に対して直接寄与していない。このように、第1および第2の位相補償容量C41およびC42への充放電に直接寄与していないこれらの電流は、それぞれの期間においては無駄な電流とも考えられる。これは、ソースアンプのスルーレートが、位相補償容量Cを、位相補償容量Cへの電流Iで割った商としてその値が決まっており、かつ、この電流Iの値が初段のテール電流で固定されているためである。仮に、2つのテール電流I41およびI42の値をそれぞれ1μAとした場合について考える。この場合、図2における期間bにおいては、Pチャネル型トランジスタMP48からNチャネル型トランジスタMN45に参照電流として流れる電流量I42×2、すなわち2μA、が無駄な電流となる。同様に、図2における期間dにおいては、Pチャネル型トランジスタMP45からNチャネル型トランジスタMN46に参照電流として流れる電流量I41×2、すなわち2μA、が無駄な電流となる。ここで、近年の液晶ドライバICの出力数の主流が、960チャンネルなどになっていることを考慮すると、図2における2つの期間bおよびdのそれぞれにおいて、2μAの960倍、すなわち1920μA、が無駄な電流となる。また、図3のテール電流を制御するNチャネル型トランジスタMN49およびPチャネル型トランジスタMP49は、本来の理想としては、ロジック回路の出力のように、第1および第2の電源電圧VDDおよびVSSの間で急峻に切り替わる電圧で制御するべきである。しかし、図3におけるNチャネル型トランジスタMN49およびPチャネル型トランジスタMP49のゲート配線である2つのノードN43およびN44が伝達するのは、アナログ電圧である。これらのノードN43およびN44における電圧は、第1および第2の電源電圧VDDおよびVSSの間で急峻に切り替わることが無いため、電圧ドロップの時間が長くなることが懸念される。ドロップ時間が長ければ長いほど、流れるテール電流の総量が増え、すなわち無駄な電流が増えることになる。また、ノードN43の電圧は、出力安定時に第1の電源電圧VDDに張り付くことは無く、電圧VDD-VTPまでにしか上昇しない。ここで、VTPは、最終段Pチャネル出力回路部におけるPチャネル型トランジスタのスレッショルド電圧を示す。同様に、Pチャネル型トランジスタMP43の電圧も、出力安定時に第2の電源電圧VSSに張り付くことは無く、電圧VSSVTNまでにしか下降しない。ここで、VTNは、最終段Nチャネル出力回路部におけるNチャネル型トランジスタのスレッショルド電圧を示す。これは、スイッチであるNチャネル型トランジスタMN49およびPチャネル型トランジスタMP49を、2つのノードN43およびN44における電圧で完全にオフ状態にする、という制御が難しいことを意味している。また、諸条件や製造のばらつきによっては、オフ状態にする制御が出来ずに、Nチャネル型トランジスタMN49およびPチャネル型トランジスタMP49に漏れ電流が流れ続ける可能性もある。この場合は無駄な電流がさらに増えることになる。近年は、前述のとおり、液晶パネルの大型化や、画質の向上に伴う動作の高速化などによって、ドライバICの発熱が問題になってきている。スルーレートなどの、従来の特性を維持しつつ、さらなる低消費電力化を進める必要がある中で、これらの無駄な電流は、発熱に直結するマイナス要因になることが懸念される。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による差動増幅器は、差動増幅回路部10と、カレントミラー回路部20と、容量群C11、C12と、スイッチ制御回路13とを具備する。ここで、差動増幅回路部10は、入力信号INおよび出力信号OUTを差動増幅し、制御信号群CONT1、CONT2、CONT1B、CONT2Bに応じて増減する第1の電流群I11I13、I12I14を生成する。カレントミラー回路部20は、第1の電流群I11I13、I12I14に対して、制御信号群CONT1、CONT2、CONT1B、CONT2Bに応じて増減する比率を有する第2の電流群を生成する。容量群C11、C12は、第2の電流群で充放電し、出力信号OUTを出力する。スイッチ制御回路13は、制御信号群CONT1、CONT2、CONT1B、CONT2Bをデジタル信号として生成する。本発明の差動増幅器では、差動増幅回路部における差動増幅の比率と、カレントミラー回路部における第1および第2の電流の比率を、デジタル信号としての制御信号によって増減する。添付図面を参照して、本発明による差動増幅器を実施するための形態を以下に説明する。第1の実施形態図5Aは、本発明の第1の実施形態による差動増幅器の主要部分の構成を示す回路図である。図5Bは、図5Aの主要部分に接続される、本発明の第1の実施形態による差動増幅器で用いる第1のバイアス電圧発生部11の構成を示す回路図である。図5Cは、図5Aの主要部分に接続される、本発明の第2の実施形態による差動増幅器で用いる第2のバイアス電圧発生部12の構成を示す回路図である。図5A~図5Cの差動増幅器の構成要素について説明する。図5A~図5Cの差動増幅器は、第1の電源VDDと、第2の電源VSSと、スイッチ制御回路13と、第1のバイアス電圧発生部11と、第2のバイアス電圧発生部12と入力部INと、差動増幅回路部としての入力段10と、カレントミラー回路部としての中間段20と、容量部と、最終段30と、出力部OUTとを具備している。図5Bに示した第1のバイアス電圧発生部11は、第1の電流源15と、Nチャネル型トランジスタMN10と、バイアス電圧出力部BN1とを具備している。図5Cに示した第2のバイアス電圧発生部12は、第2の電流源16と、Pチャネル型トランジスタMP10と、バイアス電圧出力部BP1とを具備している。入力段10は、第1の差動増幅回路部としての入力段Nチャネル回路部と、第2の差動増幅回路部としての入力段Pチャネル回路部とを具備している。入力段Nチャネル回路部は、バイアス電圧入力部BN1と、4つのNチャネル型トランジスタMN11、MN12、MN17およびMN19と、単極単投スイッチSW13とを具備している。入力段Pチャネル回路部は、バイアス電圧入力部BP1と、4つのPチャネル型トランジスタMP11、MP12、MP17およびMP19と、単極単投スイッチSW14とを具備している。中間段20は、第1のカレントミラー回路部としての中間段Nチャネル回路部と、第2のカレントミラー回路部としての中間段Pチャネル回路部と、中間段接続回路部とを具備している。中間段Pチャネル回路部は、5つのPチャネル型トランジスタMP13、MP14、MP15、MP16およびMP18と、単極単投スイッチSW11と、2つのノードN11、N13とを具備している。中間段Nチャネル回路部は、5つのNチャネル型トランジスタMN13、MN14、MN15、MN16およびMN18と、単極単投スイッチSW12と、2つのノードN12、N14とを具備している。中間段接続回路部は、2つのPチャネル型トランジスタMP21およびMP22、2つのNチャネル型トランジスタMN21およびMN22ならびに6つのバイアス電圧入力部BP2~BP4およびBN2~BN4を具備している。出力段30は、Pチャネル型トランジスタMP31およびNチャネル型トランジスタMN31を具備している。なお、これら4つの単極単投スイッチSW11、SW12、SW13およびSW14のそれぞれは、ゲートに入力する制御信号に応じてソースおよびドレインの間を導通または遮断するトランジスタであっても良い。図5A~図5Cの構成要素の接続関係について説明する。まず、第1のバイアス電圧発生部11の構成要素の接続関係について説明する。第1の電流源15における一方の端部は、Nチャネル型トランジスタMN10におけるドレインおよびゲートならびにバイアス電圧出力部BN1に共通接続されている。Nチャネル型トランジスタMN10におけるソースは、第2の電源VSSに接続されている。次に、第2のバイアス電圧発生部12の構成要素の接続関係について説明する。Pチャネル型トランジスタMP10におけるソースは、第1の電源VDDに接続されている。Pチャネル型トランジスタMP10におけるゲートおよびドレインは、第2の電流源16における一方の端部およびバイアス電圧出力部BP1に共通接続されている。次に、入力段Nチャネル回路部の構成要素の接続関係について説明する。図5Aのバイアス電圧入力部BN1は、図5Bのバイアス電圧出力部BN1に接続されている。Nチャネル型トランジスタMN11におけるドレインは、Pチャネル型トランジスタMP15におけるドレインおよびPチャネル型トランジスタMP13におけるソースに共通接続されている。Nチャネル型トランジスタMN11におけるゲートは、Pチャネル型トランジスタMP11におけるゲートおよび出力部OUTに共通接続されている。Nチャネル型トランジスタMN11におけるソースは、Nチャネル型トランジスタMN12におけるソース、Nチャネル型トランジスタMN17におけるドレインおよび単極単投スイッチSW13における一方の端部に共通接続されている。Nチャネル型トランジスタMN12におけるドレインは、第1の位相補償容量C11における一方の端部、Pチャネル型トランジスタMP16におけるドレイン、Pチャネル型トランジスタMP14におけるソースおよび単極単投スイッチSW11における一方の端部に共通接続されている。Nチャネル型トランジスタMN12におけるゲートは、入力部INおよびPチャネル型トランジスタMP12におけるゲートに共通接続されている。単極単投スイッチSW13における他方の端部は、Nチャネル型トランジスタMN19におけるドレインに接続されている。単極単投スイッチSW13における制御信号入力部は、スイッチ制御回路13における第1の出力部および単極単投スイッチSW12における制御信号入力部に共通接続されている。Nチャネル型トランジスタMN17のゲートは、バイアス電圧入力部BN1およびNチャネル型トランジスタMN19におけるゲートに共通接続されている。Nチャネル型トランジスタMN17におけるソースは、Nチャネル型トランジスタMN19におけるソースおよび第2の電源VSSに共通接続されている。次に、入力段Pチャネル回路部の構成要素の接続関係について説明する。図5Aのバイアス電圧入力部BP1は、図5Cのバイアス電圧出力部BP1に接続されている。Pチャネル型トランジスタMP17におけるソースは、第1の電源VDDおよびPチャネル型トランジスタMP19におけるソースに共通接続されている。Pチャネル型トランジスタMP17におけるゲートは、バイアス電圧入力部BP1およびPチャネル型トランジスタMP19におけるゲートに共通接続されている。Pチャネル型トランジスタMP17におけるドレインは、Pチャネル型トランジスタMP11におけるソース、Pチャネル型トランジスタMP12におけるソースおよび単極単投スイッチSW14における一方の端部に共通接続されている。Pチャネル型トランジスタMP19におけるドレインは、単極単投スイッチSW14における他方の端部に接続されている。単極単投スイッチSW14における制御信号入力部は、スイッチ制御回路13における第2の出力部および単極単投スイッチSW11における制御信号入力部に共通接続されている。Pチャネル型トランジスタMP11におけるドレインは、Nチャネル型トランジスタMN13におけるソースおよびNチャネル型トランジスタMN15におけるドレインに接続されている。Pチャネル型トランジスタMP12におけるドレインは、Nチャネル型トランジスタMN14におけるソース、Nチャネル型トランジスタMN16におけるドレイン、単極単投スイッチSW12における一方の端部および第2の位相補償容量C12における一方の端部に共通接続されている。次に、中間段Pチャネル回路部の構成要素の接続関係について説明する。Pチャネル型トランジスタMP15におけるソースは、第1の電源VDD、Pチャネル型トランジスタMP16におけるソースおよびPチャネル型トランジスタMP18におけるソースに共通接続されている。Pチャネル型トランジスタMP15におけるゲートは、Pチャネル型トランジスタMP16におけるゲート、Pチャネル型トランジスタMP18におけるゲート、Pチャネル型トランジスタMP13におけるドレイン、Pチャネル型トランジスタMP21におけるソースおよびNチャネル型トランジスタMN21におけるドレインに共通接続されている。Pチャネル型トランジスタMP18におけるドレインは、単極単投スイッチSW11における他方の端部に接続されている。Pチャネル型トランジスタMP13におけるゲートは、バイアス電圧入力部BP2およびPチャネル型トランジスタMP14におけるゲートに接続されている。Pチャネル型トランジスタMP14におけるドレインは、Pチャネル型トランジスタMP22におけるソース、Nチャネル型トランジスタMN22におけるドレイン、Pチャネル型トランジスタMP31におけるゲートおよびノードN13に接続されている。次に、中間段Nチャネル回路部の構成要素の接続関係について説明する。Nチャネル型トランジスタMN13におけるドレインは、Nチャネル型トランジスタMN21におけるソース、Pチャネル型トランジスタMP21におけるドレイン、Nチャネル型トランジスタMN15におけるゲート、Nチャネル型トランジスタMN16におけるゲートおよびNチャネル型トランジスタMN18におけるゲートに共通接続されている。Nチャネル型トランジスタMN13におけるゲートは、Nチャネル型トランジスタMN14におけるゲートおよびバイアス電圧入力部BN2に接続されている。Nチャネル型トランジスタMN14におけるドレインは、Nチャネル型トランジスタMN22におけるソース、Pチャネル型トランジスタMP22におけるドレインおよびノードN14に接続されている。Nチャネル型トランジスタMN15におけるソースは、Nチャネル型トランジスタMN16におけるソース、Nチャネル型トランジスタMN18におけるソースおよび第2の電源VSSに共通接続されている。Nチャネル型トランジスタMN18におけるドレインは、単極単投スイッチSW12における他方の端部に接続されている。次に、中間段接続回路部の構成要素の接続関係について説明する。Nチャネル型トランジスタMN21におけるゲートは、バイアス電圧入力部BP3に接続されている。Pチャネル型トランジスタMN21におけるゲートは、バイアス電圧入力部BN3に接続されている。Nチャネル型トランジスタMN22におけるゲートは、バイアス電圧入力部BP4に接続されている。Pチャネル型トランジスタMN22におけるゲートは、バイアス電圧入力部BN4に接続されている。なお、図5Bと同様のバイアス電圧発生部がさらに3つあって、3つのバイアス電圧入力部BN2~BN4にそれぞれ接続されているが、これらの構成については従来技術と同様のため、詳細な説明を省略する。また、図5Cと同様のバイアス電圧発生部がさらに3つあって、3つのバイアス電圧入力部BP2~BP4にそれぞれ接続されているが、これらの構成については従来技術と同様のため、詳細な説明を省略する。次に、容量部の構成要素の接続関係について説明する。第1Aの位相補償容量C11における他方の端部および第2の位相補償容量C12における他方の端部は、出力部OUTに接続されている。次に、出力部30の構成要素の接続関係について説明する。Pチャネル型トランジスタMP31のソースは、第1の電源VDDに接続されている。Nチャネル型トランジスタMN31のドレインは、Pチャネル型トランジスタMP31のドレインに接続されている。Nチャネル型トランジスタMN31のソースは、第2の電源VSSに接続されている。図5Dは、図5Aのスイッチ制御回路13における第1の構成を詳細に示す論理回路図である。図5Dのスイッチ制御回路13の構成要素について説明する。図5Dのスイッチ制御回路13は、タイミングデータ入力部131と、極性データ入力部132と、インバータ134と、2つの2入力AND回路133および135と、2つの出力部CONT1およびCONT2とを具備している。図5Dのスイッチ制御回路13の構成要素の接続関係について説明する。タイミングデータ入力部131は、2入力AND回路133における第1の入力部と、2入力AND回路135における第1の入力部とに接続されている。極性データ入力部132は、2入力AND回路133における第2の入力部と、インバータ134における入力部とに接続されている。インバータ134における出力部は、2入力AND回路135における第2の入力部に接続されている。2入力AND回路133における出力部は、出力部CONT1に接続されている。2入力AND回路135における出力部は、出力部CONT2に接続されている。図5Eは、図5Aのスイッチ制御回路13における第2の構成を詳細に示す論理回路図である。図5Eのスイッチ制御回路13における構成要素について説明する。図5Eのスイッチ制御回路13は、新旧データ比較回路部13Aと、スイッチ制御回路部13Bとを具備している。新旧データ比較回路部13Aは、旧入力データ入力部13A1と、新入力データ入力部13A2と、デジタルコンパレータ13A3と、2入力XOR回路13A4と、インバータ13A7と、2つの2入力AND回路13A5および13A6とを具備している。スイッチ制御回路部13Bは、タイミングデータ入力部131と、極性データ入力部132と、フレーム反転信号入力部13B1と、2つのインバータ13B2および13B3と、4つの2入力OR回路13B4、13B5、13B10および13B11と、2つの3入力AND回路13B6および13B6と、2つの2入力AND回路13B7および13B8と、2つの出力部CONT1およびCONT2とを具備している。図5Eのスイッチ制御回路13における構成要素の接続関係について説明する。旧入力データ入力部13A1は、デジタルコンパレータ13A3における第1の入力部に接続されている。新入力データ入力部13A2は、デジタルコンパレータ13A3における第2の入力部に接続されている。デジタルコンパレータ13A3における第1の出力部は、2つの2入力AND回路13A5および13A6のそれぞれにおける第1の入力部に共通接続されている。デジタルコンパレータ13A3における第2の出力部は、2入力XOR回路13A4における第1の入力部に接続されている。2入力XOR回路13A4における出力部は、インバータ13A7における入力部および2入力AND回路13A6における第2の入力部に接続されている。インバータ13A7における出力部は、2入力AND回路13A5における第2の入力部に接続されている。2入力AND回路13A5における出力部は、3入力AND回路13B6における第1の入力部に接続されている。2入力AND回路13A6における出力部は、3入力AND回路13B7における第1の入力部に接続されている。タイミングデータ入力部131は、2つの3入力AND回路13B6および13B7のそれぞれにおける第2の入力部に共通接続されている。フレーム反転信号入力部13B1は、インバータ13B3における入力部ならびに2つの2入力AND回路13B8および13B9のそれぞれにおける第1の入力部に共通接続されている。インバータ13B3における出力部は、2つの2入力OR回路13B4および13B5のそれぞれにおける第1の入力部に共通接続されている。極性データ入力部132は、2入力XOR回路13A4における第2の入力部、2入力OR回路13B4における第2の入力部、2入力AND回路13B8における第2の入力部およびインバータ13B2における入力部に接続されている。インバータ13B2における出力部は、2入力OR回路13B5における第2の入力部および2入力AND回路13B9における第2の入力部に接続されている。3入力AND回路13B6における出力部は、2入力OR回路13B10における第1の入力部に接続されている。3入力AND回路13B7における出力部は、2入力OR回路13B11における第1の入力部に接続されている。2入力AND回路13B8における出力部は、2入力OR回路13B10における第2の入力部に接続されている。2入力AND回路13B9における出力部は、2入力OR回路13B11における第2の入力部に接続されている。2入力OR回路13B10における出力部は、出力部CONT1に接続されている。2入力OR回路13B11における出力部は、出力部CONT2に接続されている。図5A~図5Eの差動増幅器の全体的な動作について、まずは概略的に説明する。図5Aの差動増幅器は、いわゆるレールトゥレールRailtoRailアンプとして動作する。図5Aの差動増幅器は、以下のように大きく2つの部分に分けて考えることが出来る。すなわち、第1の部分は、第1のバイアス電圧発生部11、入力段Nチャネル回路部、中間段Pチャネル回路部および第1の位相補償容量C11を含む。また、第2の部分は、第2のバイアス電圧発生部12、入力段Pチャネル回路部、中間段Nチャネル回路部および第2の位相補償容量C12を含む。なお、スイッチ制御回路13については、これら上半分または下半分のどちらにも含まれないものとする。図5Aの差動増幅器における各部分の詳細な動作について説明する。第1および第2のバイアス電圧発生部11および12の動作について説明する。Nチャネル型トランジスタMN10はダイオード接続されており、第1のバイアス電圧発生部11はバイアス電圧出力部BN1から一定のバイアス電圧を出力する定電圧電源として動作する。同様に、Pチャネル型トランジスタMP10もダイオード接続されており、第2のバイアス電圧発生部12はバイアス電圧出力部BP1から一定のバイアス電圧を出力する定電圧電源として動作する。次に、スイッチ制御回路13の動作について説明する。第1の場合として、本実施形態による差動増幅器が、後段に接続された液晶表示装置に向けて、ドット反転に係る信号を出力する場合について説明する。この場合は、図5Dに示したスイッチ制御回路13または同様に動作する任意の回路を用いることが望ましい。図5Dに示した論理回路はあくまでも一例であって、本発明を限定するものではない。この場合において、スイッチ制御回路13は、タイミングデータおよび極性データを外部から入力する。スイッチ制御回路13は、これら2つの入力データに基づいて、第1および第2のスイッチ制御信号CONT1およびCONT2を生成する。ここで、第1および第2のスイッチ制御信号CONT1およびCONT2は、デジタル信号である。スイッチ制御回路13は、第1および第2のスイッチ制御信号CONT1およびCONT2を、第1および第2の出力部からそれぞれ出力する。第2の場合として、本実施形態による差動増幅器が、後段に接続された液晶表示装置に向けて、カラム反転に係る信号を出力する場合について説明する。この場合は、図5Eに示したスイッチ制御回路13または同様に動作する任意の回路を用いることが望ましい。図5Eに示した論理回路はあくまでも一例であって、本発明を限定するものではない。この場合において、新旧データ比較回路部13Aは、旧入力データ、新入力データおよび極性データを外部から入力し、これら3つの入力信号に基づいて一対の新旧入力データ比較結果信号を生成出力する。スイッチ制御回路部13Bは、一対の新旧入力データ比較結果信号を新旧データ比較回路部13Aから入力し、タイミングデータ、フレーム反転信号および極性データを外部から入力する。スイッチ制御回路部13Bは、これら4つの入力信号に基づいて、第1および第2のスイッチ制御信号CONT1およびCONT2を生成する。スイッチ制御回路は、第1および第2のスイッチ制御信号CONT1およびCONT2を、第1および第2の出力部からそれぞれ出力する。第1のスイッチ制御信号CONT1は、2つの単極単投スイッチSW12およびSW13の導通遮断状態を制御する。第2のスイッチ制御信号CONT2は、2つの単極単投スイッチSW11およびSW14の導通遮断状態を制御する。これらの制御の詳細については後述する。次に、入力部INおよび入力段10の動作について説明する。入力段10は、入力部INを介して、入力電圧VINを外部から入力する。ここで、入力電圧VINとしては、液晶表示装置を制御するための、いわゆるガンマ電圧を抵抗分割した電圧が用いられる。この電圧は、一般的に、ポジティブ極性の場合、ネガティブ極性の場合とも、それぞれ64階調すなわち6ビット乃至1024階調すなわち10ビットで表現される。ただし、これらはあくまでも一例であって、本発明を限定するものではない。入力段10は、さらに、2つのバイアス電圧出力部BN1およびBP1を介して、第1および第2のバイアス電圧発生部11および12が生成する2つのバイアス電圧を入力する。ここで、入力電圧VINが、第1の電源電圧VDD寄りの高い電圧である場合は、入力段Nチャネル回路部における2つのNチャネル型トランジスタMN11およびMN12が動作する。反対に、入力電圧VINが、第2の電源電圧VSS寄りの低い電圧である場合は、入力段Pチャネル回路部における2つのPチャネル型トランジスタMP11およびMP12が動作する。また、入力電圧VINが、第1および第2の電源電圧VDDおよびVSSにおける中間的な電圧である場合には、これら4つのトランジスタMN11、MN12、MP11およびMP12が共に動作する。このように、入力段10は、ほぼ全電源電圧の入力範囲で動作する。入力段Nチャネル回路部において、2つのNチャネル型トランジスタMN11およびMN12は、差動増幅回路部として動作する。Nチャネル型トランジスタMN17は、2つのNチャネル型トランジスタMN11およびMN12から成る差動増幅回路部の、テール部分として動作する。ここで、Nチャネル型トランジスタMN17におけるドレインおよびソースの間を流れる電流をテール電流I11と記す。入力段Nチャネル回路部において、Nチャネル型トランジスタMN19は、単極単投スイッチSW13が導通状態である際に、Nチャネル型トランジスタMN17に対して並列に接続される。すなわち、このとき、Nチャネル型トランジスタMN19は、Nチャネル型トランジスタMN17と同様に動作する。ここで、Nチャネル型トランジスタMN19におけるドレインおよびソースの間を流れる電流をテール電流I13と記す。入力段Pチャネル回路部において、2つのPチャネル型トランジスタMP11およびMP12は、差動増幅回路部として動作する。Pチャネル型トランジスタMP17は、2つのPチャネル型トランジスタMP11およびMP12から成る差動増幅回路部の、テール部分として動作する。ここで、Pチャネル型トランジスタMP17におけるドレインおよびソースの間を流れる電流をテール電流I12と記す。入力段Pチャネル回路部において、Pチャネル型トランジスタMP19は、単極単投スイッチSW14が導通状態である際に、Pチャネル型トランジスタMP17に対して並列に接続される。すなわち、このとき、Pチャネル型トランジスタMP19は、Pチャネル型トランジスタMP17と同様に動作する。ここで、Pチャネル型トランジスタMP19におけるドレインおよびソースの間を流れる電流をテール電流I14と記す。図6は、本発明の第1の実施形態による差動増幅器の、ドット反転時の動作を示すタイムチャートである。図6のタイムチャートは、合計8つのグラフC1~C8を含んでいる。これら9つのグラフC1~C8において、横軸は時間の経過を表している。図6のタイムチャートにおける期間a~fは、図2における期間a~fにそれぞれ対応している。図6のタイムチャートにおいて、9つのグラフC1~C8は、上から順に、タイミングデータと、旧入力データと、新入力データと、極性データと、第1のスイッチ制御信号CONT1と、第2のスイッチ制御信号CONT2と、2つのスイッチSW11およびSW14の導通遮断状態と、2つのスイッチSW12およびSW13の導通遮断状態とをそれぞれ示している。ここで、4つの単極単投スイッチSW11~SW14の導通遮断状態は、導通状態を示すハイ状態すなわちオン状態、または、遮断状態を示すロー状態すなわちオフ状態、で表される。図6のタイムチャートに沿って、本実施形態による図5A~図5Eの差動増幅器の、ドット反転時の動作を詳細に説明する。ここでは、図5A~図5Eの差動増幅器が、以下の条件で動作する場合について説明する。液晶パネルは、ノーマリーブラックである。入力データは、6ビットで表される。ポジティブ極性の場合における電圧範囲は、VDD-0.2V~1/2×VDD0.2Vである。ネガティブ極性の場合における電圧範囲は、1/2×VDD-0.2V~0.2Vである。したがって、ポジティブ極性の場合において、入力信号が000000のとき、入力電圧は1/2×VDD0.2Vになる。同様に、入力信号が111111のとき、入力電圧はVDD-0.2Vになる。また、ネガティブ極性の場合において、入力信号が000000のとき、入力電圧は1/2VDD-0.2Vになる。同様に、入力信号が111111のとき、入力電圧は0.2Vになる。4つの単極単投スイッチSW11~SW14のそれぞれは、制御信号がハイ状態のときにオン状態、すなわち導通状態になる。同様に、4つの単極単投スイッチSW11~SW14のそれぞれは、制御信号がロー状態のときにオフ状態、すなわち遮断状態になる。タイミングデータは、入力が切り替わる一定期間だけハイ状態になる。下記の表1に示す組み合わせのうち、○の組み合わせのみ、タイミングデータがハイ状態になる期間中に、第1および第2のスイッチ制御信号CONT1およびCONT2がハイ状態になる。すなわち、ドット反転動作に係る信号を扱う場合に、タイミングデータがハイ状態で、かつ、極性データがハイ状態であるときにだけ第1のスイッチ制御信号CONT1はハイ状態になる。また、タイミングデータがハイ状態で、かつ、極性データがロー状態であるときにだけ第2のスイッチ制御信号CONT2はハイ状態になる。図2および図6における期間aから期間bに遷移する瞬間について説明する。このとき、入力部INに供給される入力データとしての入力電圧VINは、0.2VからVDD-0.2Vになる。その直前に、スイッチ制御回路13は、第1のスイッチ制御信号CONT1をハイ状態で出力し、第2のスイッチ制御信号CONT2をロー状態で出力する。その結果、2つの単極単投スイッチSW12およびSW13がオン状態になり、すなわち導通状態になる。なお、2つの単極単投スイッチSW11および14はオフ状態、すなわち遮断状態のままである。図2および図6における期間bについて説明する。期間bにおいて、テール電流I12は、Pチャネル型トランジスタMP11およびNチャネル型トランジスタMN15を経由して、第2の電源VSSに向けて流れる。Nチャネル型トランジスタMN15におけるゲート幅と、2つのNチャネル型トランジスタMN16およびMN18におけるゲート幅の合計との比率は、1:2の関係になっている。このため、並列に接続されている2つのNチャネル型トランジスタMN16およびMN18を流れる電流の量は、合計でテール電流I12の2倍になる。この電流によって、第2の位相補償容量C12は、ノードN12側の端子から電流が引かれる。このとき、第2の位相補償容量C12は、出力部OUT側の端子から充電される。また、単投単極スイッチSW13がオン状態、すなわち導通状態になったことにより、Nチャネル型トランジスタMN12を流れる電流の量は、2つのテール電流I11およびI13の合計に等しくなる。2つのNチャネル型トランジスタMN17およびMN19のゲート幅は同じなので、2つのテール電流I11およびI13の合計は、テール電流I11の2倍に等しくなる。この電流によって、第1の位相補償容量C11は、ノードN11側の端子から電流が引かれる。その結果、第1の位相補償容量C11は放電する。期間bにおいて、第1および第2の位相補償容量C11およびC12における充放電のスルーレートは、従来技術として説明した図3の場合と同じになる。すなわち、本実施形態のスルーレートは、従来技術として説明した図1A~図1CのようにNチャネル型トランジスタMN18が存在しない場合と比較して、単純計算で2倍に増大している。図2および図6における期間cから期間dに遷移する瞬間について説明する。このとき、入力部INに供給される入力データとしての入力電圧VINは、VDD-0.2Vから0.2Vになる。その直前に、スイッチ制御回路は、第1のスイッチ制御信号CONT1をロー状態で出力し、第2のスイッチ制御信号CONT2をハイ状態で出力する。その結果、2つの単極単投スイッチSW11およびSW14がオン状態になり、すなわち導通状態になる。なお、2つの単極単投スイッチSW12および13はオフ状態、すなわち遮断状態のままである。図2および図6における期間dについて説明する。期間dにおいて、テール電流I11は、第1の電源VDDから、Pチャネル型トランジスタMP15およびNチャネル型トランジスタMN11を経由して、Nチャネル型トランジスタMN17に流れ込む。Pチャネル型トランジスタMP15のゲート幅と、2つのPチャネル型トランジスタMP16およびMP18におけるゲート幅の合計との比率は、1:2の関係になっている。このため、並列に接続されている2つのPチャネル型トランジスタMP16およびMP18を流れる電流の量は、合計でテール電流I11の2倍になる。この電流によって、第1の位相補償容量C11は充電される。また、単投単極スイッチSW14がオン状態、すなわち導通状態になったことにより、Pチャネル型トランジスタMP12を流れる電流の量は、2つのテール電流I12およびI14の合計に等しくなる。2つのPチャネル型トランジスタMP17およびMP19のゲート幅は同じなので、2つのテール電流I12およびI14の合計は、テール電流I12の2倍に等しくなる。この電流によって、第2の位相補償容量C12は、ノードN12側の端子から、Pチャネル型トランジスタMP12を経由した電流によって充電される。このとき、第2の位相補償容量C12は、出力部OUT側の端子から放電される。期間dにおいて、2つの位相補償容量C11およびC12における充放電のスルーレートは、従来技術として説明した図3の場合と同じになる。すなわち、本実施形態のスルーレートは、従来技術として説明した図1A~図1CのようにPチャネル型トランジスタMP18が存在しない場合と比較して、単純計算で2倍に増大している。このように、本実施形態の差動増幅器によれば、2つの位相補償容量C11およびC12における充放電のスルーレートを増大することが可能であり、すなわち、液晶パネルの応答性能を上げることが可能となっている。次に、本実施形態による差動増幅器の、カラム反転時の動作について説明する。図7は、本発明の第1の実施形態による差動増幅器の、カラム反転時の動作を示すタイムチャートである。図7は、合計9つのグラフD1~D9を含んでいる。これら9つのグラフD1~D9において、横軸は時間の経過を表している。図7のタイムチャートにおける期間a~fは、図2における期間a~fにそれぞれ対応している。図7のタイムチャートにおいて、9のグラフD1~D9は、上から順に、タイミングデータと、旧入力データと、新入力データと、新旧データ比較結果出力と、極性データと、第1のスイッチ制御信号CONT1と、第2のスイッチ制御信号CONT2と、2つのスイッチSW11およびSW14の導通遮断状態と、2つのスイッチSW12およびSW13の導通遮断状態とをそれぞれ示している。ここで、4つのスイッチSW11~SW14の導通遮断状態は、導通状態を示すハイ状態すなわちオン状態、または、遮断状態を示すロー状態すなわちオフ状態、で表される。図7のタイムチャートに沿って、本実施形態による図1A~図1Cの差動増幅器の、カラム反転時の動作を、図6を用いて説明したドット反転時の場合と比較して説明する。ここでは、図1A~図1Cの差動増幅器が、上記の図6を用いて説明したドット反転時の場合と同じ条件で動作する場合について説明する。ただし、下記の表2に示す組み合わせのうち、○の組み合わせのみ、タイミングデータがハイ状態になる期間中に、第1および第2のスイッチ制御信号CONT1およびCONT2がハイ状態になるものとする。すなわち、カラム反転動作に係る信号を扱う場合には、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも小さいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも大きいときにだけ、第1のスイッチ制御信号CONT1はタイミングデータと同時にハイ状態になる。また、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも大きいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも小さいときにだけ、第2のスイッチ制御信号CONT2はタイミングデータと同時にハイ状態になる。図7のグラフD4に示すように、新旧入力データ比較結果信号は、2つの期間bおよびcにおいてハイ状態となっている。これは、これら2つの期間bおよびcにおいて、図7のグラフD3に示す新入力データ111111が、同じくグラフD2に示す旧入力データ000000よりも大きい値であるからである。また、新旧入力データ比較結果信号は、2つの期間dおよびeにおいてロー状態となっている。これは、これら2つの期間dおよびeにおいて、図7のグラフD3に示す新入力データ000000が、同じくグラフD2に示す旧入力データ111111よりも小さい値であるからである。なお、図7のグラフD5に示す極性データは、ポジティブ極性を示すハイ状態で固定されている。結果的に、第1および第2のスイッチ制御信号CONT1およびCONT2は、カラム反転時にもドット反転時と同様に変化する。したがって、第1~第4のスイッチSW11~SW14のそれぞれにおける導通遮断状態も、カラム反転時にもドット反転時と同様に変化する。カラム反転時におけるその他の動作については、上記に説明したドット反転時の場合と同じであるので、さらなる詳細な説明を省略する。さらに、本実施形態の差動増幅器によれば、従来技術として説明した図3の場合と比較して、無駄な電流を削減できることを、以下に説明する。なお、この説明は、上記に説明したドット反転およびカラム反転の両方に対して有効である。図8は、本発明の第1の実施形態によるテール電流の時間変化を示すタイムチャートである。図8は、合計2つのグラフE1およびE2を含んでいる。これら2つのグラフE1およびE2において、横軸は時間の経過を表している。図8の横軸における6つの期間a~fは、図2における6つの期間a~fにそれぞれ対応している。グラフE1は、Nチャネル差動回路を流れる2つのテール電流I11およびI13の総量を表している。グラフE2は、Pチャネル差動回路を流れる2つのテール電流I12およびI14の総量を表している。2つのグラフE1およびE2において、実線は本実施形態による差動増幅器の場合を示し、破線は従来技術として説明した図3の場合を示している。本実施形態による差動増幅器の、期間bにおける、Nチャネル差動回路部を流れるテール電流の総量は、I11およびI13の合計となる。期間bでは、従来技術として説明した図3の場合と比較して、本実施形態の場合のテール電流総量は、2倍に増加している。その一方で、本実施形態による差動増幅器の、期間bにおける、Pチャネル差動回路部を流れるテール電流の総量は、従来技術として説明した図3の場合と比較して、1/3に抑えられている。本実施形態による差動増幅器の、期間dにおける、Pチャネル差動回路部を流れるテール電流の総量は、I12およびI14の合計となる。期間dでは、従来技術として説明した図3の場合と比較して、本実施形態の場合のテール電流総量は、2倍に増加している。その一方で、本実施形態による差動増幅器の、期間dにおける、Nチャネル差動回路部を流れるテール電流の総量は、従来技術として説明した図3の場合と比較して、1/3に抑えられている。図6に示したように、波形の1水平期間を1Hとし、タイミングデータ信号のハイ状態期間をtwとする。この場合、2水平期間分の、Nチャネル差動回路部およびPチャネル差動回路部のそれぞれにおける消費電流は、以下のように示すことができる。Nチャネル差動回路部の消費電流:本実施形態の場合.........I15×tw/2HI15図3の従来技術の場合...2×I15×tw/2HI15Pチャネル差動回路部の消費電流:本実施形態の場合.........I16×tw/2HI16図3の従来技術の場合...2×I16×tw/2HI16ここで、テール電流I15=テール電流I43、かつ、テール電流I16=テール電流I44、としている。さらに、2つのテール電流I15およびI16を、同じ値Iとして設計するものとする。この場合、本実施形態および図3の従来技術おける消費電流を比較すると、本実施形態の方が2I×tw/2Hの分だけ低減出来ていることになる。なお、図3の従来技術の場合は、Nチャネル型トランジスタMN49およびPチャネル型トランジスタMP49が完全なオフ状態に出来ないことによる漏れ電流が発生する。この漏れ電流を加えると、本実施形態との消費電流の差はさらに広がることになる。第2の実施形態図9Aは、本発明の第2の実施形態による差動増幅器の構成を示す回路図である。図9Bは、本発明の第2の実施形態によるスイッチ制御回路23の第1の構成を示す論理回路図である。図9Cは、本発明の第2の実施形態によるスイッチ制御回路23の第2の構成を示す論理回路図である。図9Aの差動増幅器の構成は、図5Aに示した本発明の第1の実施形態による差動増幅器と基本的には同じである。ただし、能動負荷をカレントミラーと考えるとき、図5Aの場合は2つの単極単投スイッチSW11およびSW12を出力電流側に設けた代わりに、図9Aの場合は2つの単極単投スイッチSW21およびSW22を参照電流側に設けている。ここで、2つの単極単投スイッチSW21およびSW22のそれぞれも、ゲートに入力する制御信号に応じてソースおよびドレインの間を導通または遮断するトランジスタであっても良い。また、図5Aの場合は2つのスイッチ制御信号を生成出力するスイッチ制御回路13の代わりに、図9Aの場合は4つのスイッチ制御信号を生成出力するスイッチ制御回路23を用いている。すなわち、図9Aの差動増幅器は、図5Aに示した本発明の第1の実施形態による差動増幅器に、以下の変更を加えたものに等しい。まず、図5Aの差動増幅器から、Pチャネル型トランジスタMP18、2つの単極単投スイッチSW11およびSW12、Nチャネル型トランジスタMN18ならびにスイッチ制御回路13を取り除く。次に、Pチャネル型トランジスタMP28、2つの単極単投スイッチSW21およびSW22、Nチャネル型トランジスタMN28ならびにスイッチ制御回路23を追加する。ここで、3つのPチャネル型トランジスタMP15、MP16およびMP28において、ゲート長は同じであるものとする。また、Pチャネル型トランジスタMP15のゲート幅は、Pチャネル型トランジスタMP16のゲート幅よりも狭いものとする。さらに、Pチャネル型トランジスタMP16のゲート幅は、2つのPチャネル型トランジスタMP15およびMP28におけるゲート幅の合計に等しいものとする。したがって、以下の説明では、3つのPチャネル型トランジスタMP15、MP16およびMP28におけるゲート幅の比率が1:1:2の関係を持っているものとする。同様に、3つのNチャネル型トランジスタMN15、MN16およびMN28において、ゲート長は同じであるものとする。また、Nチャネル型トランジスタMN15のゲート幅は、Nチャネル型トランジスタMN16のゲート幅よりも狭いものとする。さらに、Nチャネル型トランジスタMN16のゲート幅は、2つのNチャネル型トランジスタMN15およびMN28におけるゲート幅の合計に等しいものとする。したがって、以下の説明では、3つのNチャネル型トランジスタMN15、MN16およびMN28におけるゲート幅の比率が1:1:2の関係を持っているものとする。なお、入力段Pチャネル回路部において、2つのPチャネル型トランジスタMP17およびMP19におけるゲート長は同じであるものとする。2つのPチャネル型トランジスタMP17およびMP19におけるゲート幅の比率は、2つのPチャネル型トランジスタMP28およびMP15におけるゲート幅の比率に等しいものとする。したがって、以下の説明では、4つのPチャネル型トランジスタMP17、MP19、MP28およびMP15における全てのゲート幅が等しいものとする。また、入力段Nチャネル回路部において、2つのNチャネル型トランジスタMN17およびMN19におけるゲート長は同じであるものとする。2つのNチャネル型トランジスタMN17およびMN19におけるゲート幅の比率は、2つのNチャネル型トランジスタMN28およびMN15におけるゲート幅の比率に等しいものとする。したがって、以下の説明では、4つのNチャネル型トランジスタMN17、MN19、MN28およびMN15における全てのゲート幅が等しいものとする。図9Bに示したスイッチ制御回路23の構成は、図5Dに示した本発明の第1の実施形態によるスイッチ制御回路13の第1の構成に、次の変更を加えたものに等しい。すなわち、2つのインバータ231および232と、2つの出力部CONT1BおよびCONT2Bを追加する。インバータ231の入力部は、第1の出力部CONT1に接続されており、インバータ231の出力部は、第3の出力部CONT1Bに接続されている。また、インバータ232の入力部は、第2の出力部CONT2に接続されており、インバータ232の出力部は、第4の出力部CONT2Bに接続されている。図9Cに示したスイッチ制御回路23の構成は、図5Eに示した本発明の第1の実施形態によるスイッチ制御回路13の第2の構成に、次の変更を加えたものに等しい。すなわち、2つのインバータ231および232と、2つの出力部CONT1BおよびCONT2Bを追加する。インバータ231の入力部は、第1の出力部CONT1に接続されており、インバータ231の出力部は、第3の出力部CONT1Bに接続されている。また、インバータ232の入力部は、第2の出力部CONT2に接続されており、インバータ232の出力部は、第4の出力部CONT2Bに接続されている。図9Bおよび図9Cに示したスイッチ制御回路23のその他の構成は、図5Dおよび図5Eに示した本発明の第1の実施形態の場合とそれぞれ同じなので、さらなる詳細な説明を省略する。次に、新しく追加された構成要素の接続関係について説明する。Pチャネル型トランジスタMP28のソースは、2つのPチャネル型トランジスタMP15およびMP16におけるソースならびに第1の電源VDDに共通接続されている。Pチャネル型トランジスタMP28のゲートは、2つのPチャネル型トランジスタMP15およびMP16におけるゲートに共通接続されている。Pチャネル型トランジスタMP28のドレインは、単極単投スイッチSW21における一方の端部に接続されている。単極単投スイッチSW21における他方の端部は、Pチャネル型トランジスタMP15のドレイン、Pチャネル型トランジスタMP13のソースおよびNチャネル型トランジスタMN11のドレインに共通接続されている。単極単投スイッチSW21の制御信号入力部は、スイッチ制御回路23における第4の出力部CONT2Bに接続されている。スイッチ制御回路23における第1の出力部CONT1は、単極単投スイッチSW13の制御信号入力部に接続されている。Nチャネル型トランジスタMN28のソースは、2つのNチャネル型トランジスタMN15およびMN16におけるソースならびに第2の電源VSSに共通接続されている。Nチャネル型トランジスタMN28のゲートは、2つのNチャネル型トランジスタMN15およびMN16におけるゲートに共通接続されている。Nチャネル型トランジスタMN28のドレインは、単極単投スイッチSW22における一方の端部に接続されている。単極単投スイッチSW22における他方の端部は、Nチャネル型トランジスタMN15のドレイン、Nチャネル型トランジスタMN13のソースおよびPチャネル型トランジスタMP11のドレインに共通接続されている。単極単投スイッチSW22の制御信号入力部は、スイッチ制御回路23における第3の出力部CONT1Bに接続されている。スイッチ制御回路23における第2の出力部CONT2は、単極単投スイッチSW14の制御信号入力部に接続されている。その他の構成要素およびその接続関係については、図5A~図5Eに示した本発明の第1の実施形態の場合と同じであって、同じ記号、同じ番号および同じ名称を用いているので、さらなる詳細な説明を省略する。図9A~図9Cに示した本実施形態による差動増幅器の動作について、図5A~図5Eに示した本発明の第1の実施形態の場合と比較して説明する。まず、スイッチ制御回路23について説明する。本実施形態によるスイッチ制御回路23は、本発明の第1の実施形態によるスイッチ制御回路13が出力する第1および第2のスイッチ制御信号CONT1およびCONT2に加えて、第3および第4のスイッチ制御信号CONT1BおよびCONT2Bをも生成出力する。なお、第3のスイッチ制御信号CONT1Bは、第1のスイッチ制御信号CONT1の反転信号である。また、第4のスイッチ制御信号CONT2Bは、第2のスイッチ制御信号CONT2の反転信号である。図9A~図9Cでは、第3および第4のスイッチ制御信号CONT1BおよびCONT2Bは、スイッチ制御回路23における第3および第4の出力部からそれぞれ出力されている。本実施形態によるスイッチ制御回路23は、例えば、本発明の第1の実施形態によるスイッチ制御回路13の内部に、第1のスイッチ制御信号CONT1を入力して第3のスイッチ制御信号CONT1Bを出力する第1のインバータと、第2のスイッチ制御信号CONT2を入力して第4のスイッチ制御信号CONT2Bを出力する第2のインバータとを追加することによって、容易に実現可能である。これはあくまでも一例であって、本発明の構成を限定するものではない。本実施形態によるスイッチ制御回路23におけるその他の構成としては、例えば、本発明の第1の実施形態によるスイッチ制御回路13の外に第1および第2のインバータを設けても良い。この場合、これら第1および第2のインバータが、第1および第2のスイッチ制御信号出力部CONT1およびCONT2をそれぞれ入力し、第3および第4のスイッチ制御信号CONT1BおよびCONT2Bをそれぞれ生成して、2つの単極単投スイッチSW22およびSW21にそれぞれ出力する構成とすれば良い。この構成の場合は、第3および第4のスイッチ制御信号出力部を設けたスイッチ制御回路23必要は無く、本発明の第1の実施形態によるスイッチ制御回路13を本実施形態でも使い回せる。図10は、本発明の第2の実施形態による差動増幅器の、ドット反転時の動作を示すタイムチャートである。図10のタイムチャートは、合計12のグラフF1~F12を含んでいる。これら12のグラフF1~F12において、横軸は時間の経過を表している。図10のタイムチャートにおける期間a~fは、図2における期間a~fにそれぞれ対応している。図10のタイムチャートにおいて、12のグラフF1~F12は、上から順に、タイミングデータと、旧入力データと、新入力データと、極性データと、第1のスイッチ制御信号CONT1と、第2のスイッチ制御信号CONT2と、第3のスイッチ制御信号CONT1Bと、第4のスイッチ制御信号CONT2Bと、単極単投スイッチSW21の導通遮断状態と、単極単投スイッチSW22の導通遮断状態と単極単投スイッチSW13の導通遮断状態と、単極単投スイッチSW14の導通遮断状態とをそれぞれ示している。ここで、4つの単極単投スイッチSW21、SW22、SW13およびSW14の導通遮断状態は、導通状態を示すハイ状態すなわちオン状態、または、遮断状態を示すロー状態すなわちオフ状態、で表される。図10のタイムチャートを参照して、本実施形態による図9Aの差動増幅器の、ドット反転時の動作を詳細に説明する。ここでは、図9Aの差動増幅器が、本発明の第1の実施形態による図5Aの差動増幅器と同様に、以下の条件で動作する場合について説明する。液晶パネルは、ノーマリーブラックである。入力データは、6ビットで表される。ポジティブ極性の場合における電圧範囲は、VDD-0.2V~1/2×VDD0.2Vである。ネガティブ極性の場合における電圧範囲は、1/2×VDD-0.2V~0.2Vである。したがって、ポジティブ極性の場合において、入力信号が000000のとき、入力電圧は1/2×VDD0.2Vになる。同様に、入力信号が111111のとき、入力電圧はVDD-0.2Vになる。また、ネガティブ極性の場合において、入力信号が000000のとき、入力電圧は1/2VDD-0.2Vになる。同様に、入力信号が111111のとき、入力電圧は0.2Vになる。4つの単極単投スイッチSW21、SW22、SW13およびSW14のそれぞれは、制御信号がハイ状態のときにオン状態、すなわち導通状態になる。同様に、4つの単極単投スイッチSW21、SW22、SW13およびSW14のそれぞれは、制御信号がロー状態のときにオフ状態、すなわち遮断状態になる。タイミングデータは、入力が切り替わる一定期間だけハイ状態になる。本発明の第1の実施形態で用いた表1に示す組み合わせのうち、○の組み合わせのみ、タイミングデータがハイ状態になる期間中に、第1および第2のスイッチ制御信号CONT1およびCONT2がハイ状態になる。図10におけるタイミングデータのグラフF1は、図6におけるタイミングデータのグラフC1と同じである。図10における旧入力データのグラフF2は、図6における旧入力データのグラフC2と同じである。図10における新入力データのグラフF3は、図6における新入力データのグラフC3と同じである。図10における極性データのグラフF4は、図6における極性データのグラフC4と同じである。図10における第1のスイッチ制御信号CONT1のグラフF5は、図6における第1のスイッチ制御信号CONT1のグラフC5と同じである。図10における第2のスイッチ制御信号CONT2のグラフF6は、図6における第2のスイッチ制御信号CONT2のグラフC6と同じである。図10における第3のスイッチ制御信号CONT1BのグラフF7は、図6における第1のスイッチ制御信号CONT1のグラフC5におけるハイ状態およびロー状態を反転したものである。図10における第4のスイッチ制御信号CONT2BのグラフF8は、図6における第2のスイッチ制御信号CONT2のグラフC6におけるハイ状態およびロー状態を反転したものである。図10における単極単投スイッチSW21のグラフF9は、図6における2つの単極単投スイッチSW11およびSW14のグラフC7と同じである。図10における単極単投スイッチSW22のグラフF10は、図6における2つの単極単投スイッチSW12およびSW13のグラフC8と同じである。図10における単極単投スイッチSW13のグラフF11は、図6における2つの単極単投スイッチSW12およびSW13のグラフC8におけるハイ状態およびロー状態を反転したものである。図10における単極単投スイッチSW14のグラフF12は、図6における2つの単極単投スイッチSW11およびSW14のグラフC7におけるハイ状態およびロー状態を反転したものである。したがって、本実施形態による差動増幅器がドット反転を行っても、本発明の第1の実施形態の場合と同じ効果が得られる。次に、本実施形態による差動増幅器におけるカラム反転時の動作について説明する。図11は、本発明の第2の実施形態による差動増幅器の、カラム反転時の動作を示すタイムチャートである。図11は、合計13のグラフG1~G13を含んでいる。これら13のグラフG1~G13において、横軸は時間の経過を表している。図11のタイムチャートにおける、期間a~fは、図2における期間a~fにそれぞれ対応している。図11のタイムチャートにおいて、13のグラフG1~G13は、上から順に、タイミングデータと、旧入力データと、新入力データと、新旧データ比較結果出力と、極性データと、第1のスイッチ制御信号CONT1と、第2のスイッチ制御信号CONT2と、第3のスイッチ制御信号CONT1Bと、第4のスイッチ制御信号CONT2Bと、単極単投スイッチSW21の導通遮断状態と、単極単投スイッチSW22の導通遮断状態と単極単投スイッチSW13の導通遮断状態と、単極単投スイッチSW14の導通遮断状態とをそれぞれ示している。ここで、4つのスイッチSW21、SW22、SW13およびSW14の導通遮断状態は、導通状態を示すハイ状態すなわちオン状態、または、遮断状態を示すロー状態すなわちオフ状態、で表される。図11のタイムチャートを参照して、本実施停滞による図9A~図9Cの差動増幅器の、カラム反転時の動作を、図7を用いて説明した本発明の第1の実施形態の場合や、図10を用いて説明したドット反転時の場合と比較して説明する。ここでは、図2の差動増幅器が、上記の図10を用いて説明したドット反転時の場合と同じ条件で動作する場合について説明する。ただし、本発明の第1の実施形態で用いた上記の表2に示す組み合わせのうち、○の組み合わせのみ、タイミングデータがハイ状態になる期間中に、第1~第4のスイッチ制御信号CONT1、CONT2、CONT1BおよびCONT2Bがハイ状態になるものとする。図11におけるタイミングデータのグラフG1は、図7におけるタイミングデータのグラフD1と同じである。図11における旧入力データのグラフG2は、図7における旧入力データのグラフD2と同じである。図11における新入力データのグラフG3は、図7における新入力データのグラフD3と同じである。図11における新旧入力データ比較結果出力のグラフG4は、図7における新旧入力データ比較結果出力のグラフD4と同じである。図11における極性データのグラフG5は、図7における極性データのグラフD5と同じである。図11における第1のスイッチ制御信号CONT1のグラフG6は、図7における第1のスイッチ制御信号CONT1のグラフD6と同じである。図11における第2のスイッチ制御信号CONT2のグラフG7は、図7における第2のスイッチ制御信号CONT2のグラフD7と同じである。図11における第3のスイッチ制御信号CONT1BのグラフG8は、図7における第1のスイッチ制御信号CONT1のグラフD6におけるハイ状態およびロー状態を反転したものである。図11における第4のスイッチ制御信号CONT2BのグラフG9は、図7における第2のスイッチ制御信号CONT2のグラフD7におけるハイ状態およびロー状態を反転したものである。図11における単極単投スイッチSW21のグラフG10は、図7における2つの単極単投スイッチSW11およびSW14のグラフD8と同じである。図11における単極単投スイッチSW22のグラフG11は、図7における2つの単極単投スイッチSW12およびSW13のグラフD9と同じである。図11における単極単投スイッチSW13のグラフG12は、図7における2つの単極単投スイッチSW12およびSW13のグラフD9におけるハイ状態およびロー状態を反転したものである。図11における単極単投スイッチSW14のグラフG13は、図7における2つの単極単投スイッチSW11およびSW14のグラフD8におけるハイ状態およびロー状態を反転したものである。このように、本実施形態による差動増幅器がカラム反転を行っても、本発明の第1の実施形態の場合と同じ効果が得られる。以上に説明したように、本発明の差動増幅器によれば、能動負荷のカレントミラーの参照電流が少ない場合でも、入力データが切り替わる期間だけ能動負荷の相対比を1より大きくなるように切り替えることが可能である。その結果、第1および第2の位相補償容量C11およびC12への充電電流を増やすことが出来るので、スルーレートなど従来の特性を維持しつつさらなる低消費電力化が可能となっている。