"パッケージ化された超小型電子素子であって、前面と、該前面から離れるように延在する複数の固体金属ポストとを有する超小型電子素子と、主面と、該主面において露出する複数の導電性素子とを有する基板であって、該導電性素子は前記固体金属ポストに接合される、基板と、を備え、各固体金属ポストは、前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含み、該ベース領域及び該先端領域はそれぞれ凹形の外周面を有し、各固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第1の関数であり且つ前記先端領域内の垂直位置の第2の関数である、パッケージ化された超小型電子素子。各固体金属ポストは、前記ベース領域と前記先端領域との間に位置する少なくとも1つの中間領域を更に含み、該中間領域は凹形の外周面を有し、各固体金属ポストの前記水平寸法は、前記中間領域内の垂直位置の第3の関数である、請求項1に記載のパッケージ化された超小型電子。各固体金属ポストは、前記前面の方向における幅と、前記前面から延在する高さとを有し、前記高さは前記幅の少なくとも半分である、請求項1に記載のパッケージ化された超小型電子素子。前記固体金属ポストは可融金属を用いて前記導電性素子に接合される、請求項1に記載のパッケージ化された超小型電子素子。前記可融金属はハンダを含み、該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項4に記載のパッケージ化された超小型電子素子。前記前面に位置する複数の導電性パッドを更に備え、各固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項5に記載のパッケージ化された超小型電子素子。前記ハンダは、いずれの固体金属ポストの前記ベース領域とも接触しない、請求項5に記載のパッケージ化された超小型電子素子。前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項4に記載のパッケージ化された超小型電子素子。各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の25~50である、請求項1に記載のパッケージ化された超小型電子素子。各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の少なくとも40である、請求項1に記載のパッケージ化された超小型電子素子。前記固体金属ポスト及び前記導電性素子は、互いに拡散結合される、請求項1に記載のパッケージ化された超小型電子素子。前記第1の関数及び前記第2の関数は、著しく異なる、請求項1に記載のパッケージ化された超小型電子素子。垂直位置に対する水平寸法の傾きは、前記固体金属ポストの前記ベース領域と前記先端領域との間の境界において急激に変化する、請求項1に記載のパッケージ化された超小型電子素子。前記固体金属ポスト及び前記導電性素子は本質的に銅からなる、請求項1に記載のパッケージ化された超小型電子素子。前記導電性素子は、導電性パッドを含み、該パッドは、前記固体金属ポストに接合される、請求項1に記載のパッケージ化された超小型電子素子。前記固体金属ポストは、第1の固体金属ポストであり、前記導電性素子は、前記主面の上方に延在し且つ前記第1の固体金属ポストに接合される複数の第2の固体金属ポストを含み、前記第2の固体金属ポストは、前記基板の主面から離れた上面と、該上面から大きな角度を成して離れるように延在するエッジ面とを有する、請求項1に記載のパッケージ化された超小型電子素子。前記第1の固体金属ポストは、可融金属を用いて前記第2の固体金属ポストに接合される、請求項16に記載のパッケージ化された超小型電子素子。前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項17に記載のパッケージ化された超小型電子素子。前記前面に位置する複数の導電性パッドを更に備え、各第1の固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項18に記載のパッケージ化された超小型電子素子。前記可融金属はハンダを含み、前記ハンダは、各固体金属ポストの上面のみと接触する、請求項17に記載のパッケージ化された超小型電子素子。前記第1の固体金属ポスト及び前記第2の固体金属ポストは、互いに拡散結合される、請求項16に記載のパッケージ化された超小型電子素子。各第2の固体金属ポストは、前記基板に隣接するベース領域と、前記基板から離れた先端領域とを含み、各第2の固体金属ポストの前記ベース領域及び前記先端領域はそれぞれ凹形の外周面を有し、各第2の固体金属ポストは、前記ベース領域内の垂直位置の第3の関数であり且つ前記先端領域内の垂直位置の第4の関数である水平寸法を有する、請求項16に記載のパッケージ化された超小型電子素子。各第2の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有し、前記高さは、前記幅の少なくとも半分である、請求項22に記載のパッケージ化された超小型電子素子。前記第1の固体金属ポストは、可融金属を用いて前記第2の固体金属ポストに接合される、請求項22に記載のパッケージ化された超小型電子素子。前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項24に記載のパッケージ化された超小型電子素子。前記前面に位置する複数の導電性パッドを更に備え、各第1の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項25に記載のパッケージ化された超小型電子素子。前記ハンダは、いずれの固体金属ポストの前記ベース領域とも接触しない、請求項25に記載のパッケージ化された超小型電子素子。前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項24に記載のパッケージ化された超小型電子素子。前記第1の固体金属ポスト及び前記第2の固体金属ポストは、互いに拡散結合される、請求項22に記載のパッケージ化された超小型電子素子。前記第1の関数は、前記第3の関数と同じであり、前記第2の関数は、前記第4の関数と同じである、請求項22に記載のパッケージ化された超小型電子素子。パッケージ化された超小型電子素子であって、前面と、該前面の上方に突出する複数の第1の固体金属ポストとを有する超小型電子素子であって、前記第1の固体金属ポストは、前記前面から離れた上面と、該前面から大きな角度を成して離れるように延在するエッジ面とを有する、超小型電子素子と、主面と、該主面から延在し、かつ前記第1の固体金属ポストに接合される複数の第2の固体金属ポストとを有する基板と、を備え、各第2の固体金属ポストは、前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含み、該ベース領域及び該先端領域は、それぞれ凹形の外周面を有し、各第2の固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第1の関数であり、かつ前記先端領域内の垂直位置の第2の関数である、パッケージ化された超小型電子素子。各第1の固体金属ポストは切頭円錐形状を有する、請求項31に記載のパッケージ化された超小型電子素子。各第2の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有し、該高さは前記幅の少なくとも半分である、請求項31に記載のパッケージ化された超小型電子素子。前記第1の固体金属ポストは、可融金属を用いて前記第2の固体金属ポストに接合される、請求項31に記載のパッケージ化された超小型電子素子。前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項34に記載のパッケージ化された超小型電子素子。前記前面に位置する複数の導電性パッドを更に備え、各第1の固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項35に記載のパッケージ化された超小型電子素子。前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項34に記載のパッケージ化された超小型電子素子。前記第1の固体金属ポスト及び前記第2の固体金属ポストは、互いに拡散結合される、請求項31に記載のパッケージ化された超小型電子素子。パッケージ化された超小型電子素子を組み立てる方法であって、a前面と、該前面の垂直方向上方に突出する複数の固体金属ポストとを有する超小型電子素子を配設するステップであって、各固体金属ポストは、該前面に隣接するベース領域と、該前面から離れた先端領域とを含み、該ベース領域及び該先端領域は、それぞれ凹形の外周面を有し、各固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第1の関数であり、かつ前記先端領域内の垂直位置の第2の関数である、配設するステップと、b前記複数の固体金属ポストを、基板の主面において露出する複数の導電性素子と少なくとも実質的に位置合わせするステップと、c前記超小型電子素子の前記固体金属ポストを、前記基板の導電性素子と接合するステップと、を含む、方法。前記ステップcは、可融金属を融解温度まで加熱することを含み、前記可融金属は、前記固体金属ポストのエッジ面の露出した部分に流れ出す、請求項39に記載の方法。前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項40に記載の方法。前記前面に位置する複数の導電性パッドを更に備え、各固体金属ポストは前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項41に記載の方法。前記ハンダは、任意の固体金属ポストの前記ベース領域と接触しない、請求項41に記載の方法。前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項40に記載の方法。各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の25~50である、請求項39に記載の方法。各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の少なくとも40である、請求項39に記載の方法。パッシベーション層及びアンダーバンプメタライゼーション層が、前記超小型電子素子上に堆積される、請求項39に記載の方法。詳細な説明ここで図1A~図1Cが参照され、それらの図は図2に示されるパッケージ化された超小型電子アセンブリ100の構成要素の断面図を示す。図に示されるように、パッケージ化された超小型電子アセンブリ100は、基板102と、下向き又はフリップチップ位置にある超小型電子素子104と、基板と超小型電子素子とを接合する導電性カラム106とを含む。導電性カラムは導電性バンプ又はポスト108を含み、導電性バンプ又はポストは基板102の面105の上方に突出し、超小型電子素子104の面107の上方に突出する導電性バンプ又はポスト110と位置合わせされる。導電性カラム106は、スタンドオフ、すなわち超小型電子素子104と基板102との垂直距離を長くし、それと同時に導電性カラム106間の中心間水平距離すなわちピッチPを短くできるようにすることによって、チップオンサブストレートパッケージングの高さの増大をもたらす。後に更に詳細に論じられるように、基板102と超小型電子素子104との間の距離を長くできることによって、導電性カラムにおける応力を低減するのを助けることができ、アンダーフィル材料112図2Aを参照を被着するのを容易にするのを助けることができ、使用されるアンダーフィルの種類を増やすのを可能にすることができる。図1Aを参照すると、基板102は素子102Aを含むことが好ましい。誘電体素子102Aは上面101と、反対側に面する底面103とを有する。複数の導電性トレース109が、上面若しくは底面、又はその両方に沿って延在することができる。誘電体素子102Aは硬質又は軟質とすることができる。誘電体素子102はポリイミド又は他の高分子シートから構成することができる。誘電体素子102の厚みは様々にすることができるが、誘電体素子102Aは、大抵の場合に最大で2ミリメートル厚である。基板102は底面103において露出する外部コンタクト図示せずのような他の導電性素子を含むこともできる。本開示において用いられるときに、誘電体素子の表面において露出する導電性素子は、その表面に対して垂直な方向において表面に向かって動く仮想の点によって、その導電性素子に接触するために接近可能である限り、そのような表面と同一平面を成すことができるか、そのような表面に対してくぼませることができるか、又はそのような表面から突出することができる。トレース及びコンタクトは、同じ譲受人に譲渡された米国特許出願公開第11/014,439号において示される方法を用いて作製することができ、その開示は参照することにより本明細書の一部をなすものとする。例示される特定の実施形態では、導電性素子図示せずは基板102の上面101上に配置される。しかしながら、他の実施形態では、導電性素子は基板102の底面103に沿って、又は上面101及び底面103の両方の上に、又は基板102の内部にも延在することができる。したがって、本明細書において用いられるときに、第1の機構が第2の機構の上に配置されるという言い方は、第1の機構が第2の機構の表面上に存在する必要があると理解されるべきではない。本明細書において、超小型電子素子がポストを介して電気的に接続されることになる基板との関連において用いられるときに、上面及び底面は、重力座標系においてではなく、超小型電子素子に対するその配置に関連して理解されるべきである。したがって、上面はコンタクト、例えば、ボンドパッド、金属ポスト等が露出する超小型電子素子の前面に隣接する基板の表面を意味するものとする。底面は、上面から離れている基板の表面を意味するものとする。底面は通常、回路パネルのような、パッケージ化された超小型電子素子の外部にある別の素子の端子と接合することができるコンタクトが露出する基板の表面である。本開示において用いられるときに、基板の主面は、基板の上面を意味するものとする。固体金属バンプ又は導電性ポスト108も基板102の上面101から延在し、導電性カラム106の第1の部分を形成する図2及び図2A。導電性ポスト108は上面111と、エッジ面113とを有し、エッジ面113が基板102の上面101と接する場所において明確な角度が作り出されるように、エッジ面は基板102の上面から大きな角度を成して離れるように延在する。例えば、図示される実施形態では、基板102の上面101と、導電性ポスト108のエッジ面113との間に90度よりも大きな角度が作り出される。その角度は、導電性ポスト108の形状に応じて異なることになる。例えば、円柱形のポストは、基板102の上面101と導電性ポスト108との間に90度の角度を有することができる。例示的なプロセス及びポストは、2006年12月19日に出願のChipCapacitorEmbeddedPWBという発明の名称の米国仮特許出願第60/875,730号、2007年8月15日に出願のMultilayerSubstratewithInterconnectionViasandMethodofManufacturingtheSameという発明の名称の米国仮特許出願第60/964,916号、2007年8月15日に出願のInterconnectionElementwithPostsFormedbyPlatingという発明の名称の米国仮特許出願第60/964,823号において記述される。それら全ての特許出願の開示は参照することにより本明細書の一部をなすものとする。例えば、導電性ポスト108は、本明細書において更に詳細に説明されるように、エッチングプロセスによって形成することができる。代替的には、導電性ポスト108は電気めっきによって形成することができ、ポスト108は、フォトレジスト層のような誘電体層内にパターニングされた開口部を通してベース金属層上に金属をめっきすることによって形成される。導電性ポスト108の寸法は、広い範囲にわたって様々にすることができるが、大抵の場合に、誘電体素子102Aの上面101から延在する各導電性ポスト108の高さH1は少なくとも50ミクロンμmであり、最大で300マイクロメートルまで延在することができる。これらの導電性ポスト108は、その直径又は幅W1よりも大きな高さH1を有することができる。しかしながら、高さH1は、幅W1より小さくすることもでき、例えば、幅W1のサイズの少なくとも半分にすることができる。導電性ポスト108は、銅、銅合金、金及びそれらの組み合わせのような任意の導電性材料から形成することができる。導電性ポスト108は、ハンダによって湿潤可能である少なくとも1つの露出した金属層を含むことができる。例えば、ポストは銅から構成することができ、ポストの表面に金層を有することができる。加えて、導電性ポスト108は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも1つの金属層を含むことができる。例えば、そのような導電性ポスト108は銅の層を含むか、又は全体が銅から形成されることになる。導電性ポスト108は、切頭円錐を含む、数多くの異なる形状をとることもできる。各導電性ポスト108のベース114及び先端116は概ねsubstantially:実質的に円形とすることができるか、又は楕円形のような異なる形状を有することができる。導電性ポスト108のベース114は通常、直径が約50μm~300μmであるのに対して、先端116は通常、直径が約25μm~200μmである。各導電性ポスト108は、誘電体基板102に隣接するベース114と、誘電体基板から離れた先端116とを有することができる。加えて、誘電体素子102Aの上面101からの導電性ポストの高さH1あらゆるハンダマスクを除くは通常、わずか30μm程度から最大で200μmまでの範囲に及ぶ。図に示されるように、ハンダマスク118図2を基板102上に、かつ導電性ポスト108に隣接して配置することができる。ハンダマスク118は、リフロー段階中に、隣接カラム106間のハンダオーバフロー及びハンダブリッジを防ぐのに役に立つ。図1Bを参照すると、超小型電子素子104は前面122及び背面124を有する。超小型電子素子104は、パッケージングし、別の素子と相互接続する前の半導体チップ等であることが好ましい。例えば、超小型電子素子はベアダイである。超小型電子素子等から延在することができる例示的な導電性ポスト及びこの導電性ポストを形成する方法が、AdvanpakSolutions社Advanpakのウェブサイト及びAdvanpakに譲渡された米国特許第6,681,982号、第6,592,109号及び第6,578,754号に記載されており、それらの開示は参照することにより本明細書の一部をなすものとする。例えば、導電性ポスト110はエッチングプロセスによって形成することができる。代替的には、導電性ポスト110は電気めっきによって形成することができ、その場合、ポスト110は、フォトレジスト層内にパターニングされた開口部を通してベース金属層上に金属をめっきすることによって形成される。基板から延在する導電性ポスト108と同様に、超小型電子素子104から延在するポスト110は、上面111と、エッジ面113とを有し、超小型電子素子と導電性ポストとの間に明確な角度が作り出されるように、エッジ面は超小型電子素子の上面122から大きな角度を成して離れるように延在する。導電性ポスト110と超小型電子素子104との間に金属コンタクトを設けるために、超小型電子素子104の前面122上にアンダーバンプメタライゼーション層120を設けることができる。アンダーバンプメタライゼーション層120は通常、チタン、チタン-タングステン、クロムを含む材料から構成される。アンダーバンプメタライゼーション層120は、導電性カラム106のための導電性金属コンタクトとして機能する。また、超小型電子素子104の前面122上の超小型電子素子104とアンダーバンプメタライゼーション層120との間に、当該技術分野において既知の方法を用いてパッシベーション層119を設けることもできる。図1B、図1C及び図2を参照すると、超小型電子素子104から延在する導電性ポスト110の寸法も広い範囲にわたって様々にすることができるが、大抵の場合に、各導電性ポスト110の高さH2は50ミクロン以上である。導電性ポスト110は、その幅W2よりも大きな高さH2を有することができる。しかしながら、その高さは幅W2より小さくすることもでき、例えば、幅のサイズの少なくとも半分にすることができる。導電性ポスト110は銅又は銅合金から形成されることが好ましいが、金及び金と銅との組み合わせのような他の導電性材料も含むこともできる。加えて、導電性ポスト110は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも1つの金属層を含むことができる。例えば、そのような導電性ポストは銅の層を含むか、又は全体が銅から形成されることになる。特定の実施形態では、導電性ポスト110は円柱形とすることができるので、ポストのベース126及びポストの先端128の直径は概ね等しい。一実施形態では、導電性ポストのベース126及び先端128は、直径が約30μm~150μmとすることができる。各導電性ポスト110は、基板102に隣接するベース126と、基板102から離れた先端128とを有することができる。代替的には、導電性ポスト110は、切頭円錐、長方形又は棒状のような種々の形状をとることができる。導電性ポスト110の先端128に、又は超小型電子素子104に取り付けられていない導電性ポストの部分にハンダ130のコーティング又はキャップを取り付けることができる。ハンダのキャップ130は、導電性ポスト110の延長部になるように、導電性ポスト110と同じ直径又は幅W2を有することができる。一例では、ハンダのキャップ130は、約25μm~80μmの範囲に及ぶ高さH3を有することができる。超小型電子素子104の前面122から延在する導電性ポスト110の高さH2は、誘電体素子102A図1Aの上面101から延在する導電性ポスト108の高さH1に等しくできることは理解されたい。しかしながら、代替的には、それらの高さは異なることもでき、導電性ポスト110の高さH2は導電性ポスト108の高さH1よりも低く、又は高くすることができる。特定の例示的な例では、超小型電子素子104から延在する導電性ポスト110は、長さ50μmの高さH2を有することができるのに対して、基板から延在する導電性ポスト108は55μmの高さH1を有することができる図2。超小型電子素子104と基板102とを互いに導通可能に接続するために、超小型電子素子104上の導電性ポスト110は、基板102上の導電性ポスト108に接続されなければならない。図1Cを参照すると、超小型電子素子104の導電性ポスト110及び基板102の導電性ポスト108が互いに位置合わせされ、極めて近接するように、超小型電子素子104が反転される。超小型電子素子104上のハンダのキャップ130をリフローして、ハンダが超小型電子素子104上の導電性ポスト110の表面、及び基板102上の導電性ポスト108の表面を濡らすことができるようにする。図2~図2Aに示されるように、ハンダは導電性ポストの露出した表面を濡らし、超小型電子素子から基板まで延在する導電性カラム106を作り出すことになる。ハンダに接合される超小型電子素子104及び基板102上の導電性ポスト108及び110の表面積を大きくすることによって、ハンダ界面における電流密度を下げるのを助けることができる。そのような電流密度の減少は、エレクトロマイグレーションを低減し、耐久性を高めるのに役立つ場合がある。図に示されるように、導電性カラム106は、導電性ポストを導通可能に相互接続するハンダを含む。超小型電子素子から延在する導電性ポストのベースと、基板から延在するベースの露出した部分との間に延在する導電性カラムのスタンドオフすなわち高さHは、一例では80μm~100μmの範囲に及ぶ。図2、図2Aに示されるように、導電性カラム106の壁132は凸形又は樽形とすることができ、導電性カラムの中点領域Mすなわち、超小型電子素子の導電性ポスト110と基板の導電性ポスト108との間は幅Wを有し、その幅は、基板102の上面101及び超小型電子素子104の前面102にそれぞれ隣接する、導電性カラム106の部分の幅W1、W2よりも大きい。図2Aに更に示されるように、既知の方法を用いて、超小型電子素子104及び基板102上にコンタクトパッド117を形成することができる。一実施形態では、基板102から離れるように延在する下側ポスト108、及びコンタクトパッド117は、2008年6月28日に公開された国際出願PCTWO2008/076428号において開示されているような別々のエッチングステップによって形成することができ、その開示は参照することにより本明細書の一部をなすものとする。例えば、上側金属層及び下側金属層123を有し、中間にエッチストップ層又は内部金属層121を有する3層金属trimetal:トリメタル基板を利用して、導電性ポスト108及びコンタクトパッド117を作製することができる。1つのそのようなプロセスでは、フォトリソグラフィによってパターニングされたフォトレジスト層に従って、3層又は更に多くの層を有する金属構造の露出した金属層をエッチングして、導電性ポスト108を形成し、そのエッチングプロセスは、その構造の内部金属層121において停止する。内部金属層121は、上側金属層及び下側金属層123とは異なる1つ又は複数の金属を含み、内部金属層は上側金属層123をエッチングするために用いられるエッチング剤によって付着されないような組成からなる。例えば、そこから導電性ポスト108がエッチングされる上側金属層123は本質的に銅からなり、下側金属層123も本質的に銅からなることができ、内部金属層121は本質的にニッケルからなる。ニッケルは銅に対する良好な選択性を与え、導電性ポスト108を形成するために金属層がエッチングされるときに、ニッケル層が付着されるのを避ける。コンタクトパッド117を形成するために、フォトリソグラフィによってパターニングされた別のフォトレジスト層に従って、別のエッチングステップを実施することができる。ポスト108はビア115のような他の導電性機構と更に相互接続される場合があり、ビアは同様に他の導電性機構図示せずに更に相互接続される。図3を参照すると、導電性カラム106’の壁232も真っすぐにすることができ、それによって幅W5は基板102’の上側表面101’及び超小型電子素子104’の前面122’にそれぞれ隣接する導電性カラム106’の幅W4、W4’に概ね等しくなる。幅W4、W4’は等しい必要はないことは理解されたい。代替的には、達成されるべき所望のスタンドオフによるが、導電性カラム106’の壁232’は凹形とすることができる図4を参照。本発明による導電性カラム106は、超小型電子素子104の前面122において露出する各導電性ポスト110間のピッチP図1B、図2を参照、及び基板102の上面101において露出する各導電性ポスト108間のピッチPを大幅に短縮できるようにしながら、誘電体素子と超小型電子素子との間のスタンドオフ高を高くできるようにする。一実施形態では、ピッチPは50μm程度に小さくすることができるか、又は200μm程度まで大きくすることができる。導電性ポスト108、110が互いに位置合わせされていることにより、各導電性ポスト108、110間のピッチPは等しいことは理解されたい。また、ピッチPは導電性ポスト108、110の直径又は幅W1、W2の関数とすることもでき、導電性ポストのベースの直径W1、W2は最大でピッチPの75であるようになっている。言い換えると、直径W1、W2とピッチPとの比は最大で3:4とすることができる。例えば、ピッチPが145μmである場合には、導電性ポスト108、110の直径W1、W2は最大で108μm、又はピッチPの75の範囲に及ぶことができる。スタンドオフ高を高めることは、超小型電子素子内に存在する可能性がある低k誘電体材料にかかる力を低減する。加えて、スタンドオフを高めることは、エレクトロマイグレーション及びクラウディングのような、小さなピッチに一般的に関連付けられる問題を最小限に抑えるのに役に立つ。これは、導電性カラム106が導電性ポスト108、110の表面を濡らすことができるという事実に起因する。図5及び図6を参照すると、超小型電子素子上の導電性バンプを基板上の導電性バンプに接合するための代替の構成が示される。図5を参照すると、超小型電子素子204から延在する導電性ポスト210の先端228にハンダキャップ230が配置される代わりに、基板202から延在する導電性ポスト208の先端216にハンダキャップ230を配置することができる。一実施形態では、ハンダキャップ230の幅又は直径W5は、導電性ポスト208のベース214の直径W6に概ね等しい。それゆえ、ハンダキャップ230は、基板202から延在する導電性ポスト208の先端216を越えて延在する。しかしながら、ハンダがリフローされると、導電性カラムは図2に示される導電性カラムの形をとることが好ましい。図6を参照すると、更に別の代替の構成では、ハンダキャップ330を超小型電子素子304及び基板302の両方から延在する導電性ポスト310、308上に配置することができる。導電性ポスト308、310は互いに極めて近接して配置される。熱を加えることによって、ハンダキャップ330がリフローし、導電性ポスト308、310を濡らし、それらの導電性ポストに融着する。リフローされると、導電性カラム306は図2に示される導電性カラム306と同様になることが好ましい。図7を参照すると、超小型電子パッケージのための代替の構成が示される。その構成は図2に示される構成に類似であるが、唯一の違いは基板から延在する導電性ポストに隣接するハンダマスクが存在しないことである。この代替の構成では、ビア407を用いて、導電性カラム406を、基板402の上面401の反対側にある、基板402の底面において露出する電子回路図示せずに導通可能に接続することができる。ビア407を用いることによってハンダマスクの必要性がなくなる。図8を参照すると、代替の実施形態が示されており、導電性ポスト間の金属間結合がハンダを使用することなく形成される。代わりに、導電性ポスト508、510を変形して互いに係合させることによって、それらのポスト間に結合を形成することができる。導電性ポスト508、510は、弾性又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましい。さらに、導電性ポスト508、510はポストとカバーの材料との間の共晶結合又は陽極結合によって互いに結合することができる。例えば、導電性ポスト508、510の先端516、517は、金と相対的に低い融点の合金を形成する、少量のスズ、シリコン、ゲルマニウム又は他の材料をコーティングすることができ、ポストは全体を金から形成することができるか、又はその表面上に金コーティングを有することができる。導電性ポスト508、510が互いに係合し、その後に加熱されるとき、導電性ポスト508、510の材料と、導電性ポストの先端516上の材料との間の拡散によって、ポストと壁との間の界面における個々の素子の融点よりも低い融点を有する合金が形成される。そのアセンブリが高い温度に保持される場合、更なる拡散によって、合金用の元素が界面から離れ、ポストの金のバルクの中に拡散し、それにより、その界面における材料の融解温度が上昇し、その界面が凝固して、部品間に固体接続が形成される。図9を参照すると、図8と同じであるが、好ましくは導電性ポスト608、610がいずれも銅から構成され、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、互いに直接融着される点が異なる。好ましくは、強い結合を達成するために、導電性ポスト608、610が端子に結合される前に、導電性ポスト608、610の接合面は、クリーンで、酸化物、例えば、自然酸化物が概ねない状態でなければならない。通常、エッチング又はマイクロエッチングの表面処理として特徴付けられるプロセスを実行して、銅、ニッケル、アルミニウム等の貴金属の表面酸化物を除去することができ、その表面エッチング処理は、表面酸化物の下にあるバンプ又は金属層の厚みに実質的に影響を及ぼすことなく実行される。この洗浄プロセスは、実際の接合プロセスの前に短時間だけ実行されることが最も有効である。洗浄した後に構成要素部品が約30パーセント~70パーセントの相対湿度の通常の湿度環境内に保持されるという条件下で、バンプとキャパシタ端子との間で達成されることになる結合の強度に影響を及ぼすことなく、洗浄プロセスは通常、接合プロセスの数時間前までに、例えば、6時間前までに実行することができる。図10及び図11に示されるように、導電性ポスト608、610を接合するために実行されるプロセス中に、基板602の上面601上にスペーサ構造626が配置される。スペーサ構造626は、ポリイミド、セラミック、又は銅のような1つ若しくは複数の金属のような、1つ又は複数の材料から形成することができる。超小型電子素子604から延在する導電性ポスト610の先端628が基板602の導電性ポスト608の先端616の上に重なるように、導電性ポスト610を有する超小型電子素子604がスペーサ構造626の上方に配置される。図11を参照すると、スペーサ構造626、超小型電子素子604及び基板602が一対のプレート640間に挿入され、矢印636によって示される方向において、熱及び圧力が導電性ポストに同時に加えられる。図9に示されるように、プレート640に加えられる圧力は、導電性ポストの高さを当初に製造されたような導電性ポスト608、610の元の高さH5図10よりも低い高さH6に低減する効果を有する。このステップ中に加えられる圧力の例示的な範囲は、約20kg/cm2~約150kg/cm2である。接合プロセスは、例えば、約140°C~約500°Cの範囲に及ぶ温度において実行される。接合プロセスは、導電性ポスト608、610の元の上面の下からの金属が接触し、熱及び圧力下で接合する程度まで、導電性ポスト608、610を圧縮する。接合プロセスの結果として、導電性ポスト608、610の高さは1ミクロンμm以上減少する場合がある。導電性ポスト608、610が本質的に銅からなるとき、導電性ポスト間の接合部も本質的に銅からなるので、バンプ及び端子を含む連続した銅構造が形成される。その後、図9に示されるように、プレート及びスペーサ構造が除去され、導電性ポスト608、610の導電性接合から形成される導電性カラム606を有するサブアセンブリ250が残される。図12を参照すると、本発明による別の代替の実施形態が示される。ここで、唯一の違いは、単層基板の代わりに、2007年8月15日に出願のInterconnectionElementwithPostsFormedbyPlatingという発明の名称の米国特許出願第60/964,823号、2007年8月15日に出願のMultilayerSubstrateWithInterconnectionViasandMethodofManufacturingtheSameという発明の名称の米国特許出願第60/964,916号、及び2007年6月29日に出願のMultilayerWiringElementHavingPinInterfaceという発明の名称の米国特許出願第11/824,484号において記述される多層基板のような多層基板を用いることができることであり、それらの開示は参照することにより本明細書の一部をなすものとする。図に示されるように、多層基板702は、超小型電子素子704、例えば、その上に能動デバイス、受動デバイス又は能動デバイス及び受動デバイスの両方を有する半導体チップとフリップチップのようにして接合される。多層基板の上面701から突出する導電性ポスト708の先端716は、本明細書において説明されるように、超小型電子素子から延在する導電性ポスト710に接合される。図に示されるように、多層基板702の導電性ポスト708は、ポストの先端160における仕上げされたfinished金属、例えば金と、導電性パッド及びポスト内に存在する別の金属との間に形成される拡散結合等を通じて、超小型電子素子の前面から延在する導電性ポスト710に直接接合することができる。代替的には、導電性ポスト708、710は、ハンダ、スズ又は共晶組成物のような可融金属を通じて互いに接合することができ、可融金属はポスト及びパッドを濡らして、濡れた接合部又はハンダ付けされた接合部を形成する。例えば、可融金属は、超小型電子素子704の前面722において露出する、ハンダバンプ図示せずの形で設けることができ、バンプは導電性ポストの先端のいずれか、又は両方の端部に設けられる。また、その導電性カラムは、同一出願人が所有する特許出願である、2007年8月3日に出願のDieStackPackageFabricatedattheWaferLevelwithPadExtensionsAppliedToReconstitutedWaferElementsという発明の名称の米国特許出願第60/963,209号、2007年8月9日に出願のWaferLevelStackedPackageswithIndividualChipSelectionという発明の名称の米国特許出願第60/964,069号、2007年7月27日に出願のReconstitutedWaferStackPackagingwithAfter■AppliedPadExtensionsという発明の名称の米国特許出願第60/962,200号及び2007年6月20日に出願のReconstitutedWaferLevelStackingという発明の名称の米国特許出願第60/936,617号において記述されるパッケージのような、スタック型パッケージングにおいて利用することもできる。例えば、図13を参照すると、代替の実施形態において、スタック型パッケージアセンブリが、第1のサブアセンブリ800及び第2のサブアセンブリ800’を含む。第1のサブアセンブリ及び第2のサブアセンブリは、図2に示されるパッケージ化された超小型電子素子に垂直方向において同一であるが、基板806、806’が更に外側に延在し、第1のサブアセンブリの基板806と第2のサブアセンブリの基板806’との間に延在する導電性カラム808を収容する点が異なる。導電性カラム808は基板から延在する導電性ポスト812も含み、導電性カラム808は、基板の上面及び底面を貫通して第2のサブアセンブリ上に延在するビア814に接続する。図14は3層金属基板10の概略図である。3層金属基板10は、トレース層12と、エッチストップ層14と、厚い層16と、上面18とを有する。トレース層12及び厚い層16は銅のような容易にエッチング可能な第1の金属から形成することができ、一方、エッチストップ層14は、ニッケルのような、銅をエッチングするために用いられるプロセスによるエッチングに対して概ね耐久性のある金属から形成することができる。銅及びニッケルが記載されるが、基板10は所望により任意の適切な金属から形成することができる。図15は、第1のフォトレジスト20の層を有する、図14の3層金属基板10の概略図である。第1のフォトレジスト20は上面18上に堆積される。第1のフォトレジスト20は、光のような放射に露出するときに硬化するか、又は化学反応を受ける任意のタイプの材料とすることができる。したがって、任意の耐エッチング材料を用いることができる。ポジフォトレジスト及びネガフォトレジストも利用することができ、当該技術分野において既知である。図16は、第1のフォトレジスト20の層及びマスク22を有する、図14の3層金属基板の概略的な斜視図である。マスク22は多くの場合に、フォトマスク又はシャドーマスクと呼ばれる、その上に不透明なエリアを印刷された透明プレートであり、参照番号26によって示される、マスク22によって覆われるエリアと、参照番号28によって示される、マスク22によって覆われないエリアとを用いて、マスク22上にパターン24が作製される。覆われたエリア26及び覆われないエリア28を有するパターン24は、第1のフォトレジスト20の一部分を放射に対して選択的に露出できるようにする。マスク22が第1のフォトレジスト20上に配置されると、放射が与えられる。大抵の場合に、放射は紫外線の形をとる。この放射は覆われないエリア28にある第1のフォトレジスト20を露光し、結果として、覆われないエリア28を不溶性にする。ネガフォトレジストが用いられるときには逆のことが当てはまり、覆われたエリア26が不溶性になる。第1のフォトレジスト20を露光した後に、マスク22は除去される。その後、第1のフォトレジスト20は、第1のフォトレジスト20が不溶性になっていない場所にある第1のフォトレジスト20を除去する溶液を用いて洗浄することによって現像される。したがって、フォトレジストの露光及び現像によって、基板10の表面18の上に不溶性材料のパターンが残される。不溶性材料のこのパターンは、マスク22のパターン24を反映する。フォトレジストの露光及び現像後に、図17に示されるように、基板がエッチングされる。或る深さまでのエッチングが達成されると、エッチングプロセスは中断される。例えば、エッチングプロセスは所定の時間後に終了することができる。エッチングプロセスは、厚い層16において基板10から上方に突出する第1のマイクロコンタクト部分32を残す。エッチング剤が厚い層16を侵蝕するのに応じて、エッチング剤は第1のフォトレジスト20のエッジの下の材料を除去し、それにより、第1のフォトレジスト20は、オーバーハングoverhang:突出部30として表されるように、第1のマイクロコンタクト部分32の上面から横方向に突出できるようになる。第1のフォトレジスト20は、マスク22によって決定されるような特定の場所に残る。厚い層16が所望の深さまでエッチングされると、フォトレジストの第2の層34図18が3層金属基板10上に堆積される。この場合、第2のフォトレジスト34は、厚い層16が以前にエッチングされた場所において厚い層16上に堆積される。したがって、第2のフォトレジスト34は第1のマイクロコンタクト部分32も覆う。電気泳動フォトレジストを用いる場合には、第2のフォトレジスト34は、その固有の化学的特性に起因して、第1のフォトレジスト20上には堆積しない。次のステップにおいて、第1のフォトレジスト20及び第2のフォトレジスト34を有する基板が放射に露出され、その後、第2のフォトレジストは現像される。図19に示されるように、第1のフォトレジスト20は厚い層16の部分を越えて横方向に突出し、オーバーハング30によって表される。このオーバーハング30は、第2のフォトレジスト34が放射に露出されるのを防ぎ、それゆえ、第2のフォトレジストが現像及び除去されるのを防ぎ、第2のフォトレジスト34の部分を第1のマイクロコンタクト部分32に接着させる。このように、第1のフォトレジスト20は、第2のフォトレジスト34に対するマスクとしての役割を果たす。放射に露出された第2のフォトレジスト34を除去できるように洗浄することによって、第2のフォトレジスト34は現像される。これにより、第1のマイクロコンタクト部分32上に第2のフォトレジスト34の露出されない部分が残される。第2のフォトレジスト34の一部分が露出及び除去されると、第2のエッチングプロセスが実行され、3層金属基板10の厚い層16の更なる部分を除去し、それにより、図20に示されるように、第1のマイクロコンタクト部分32の下に第2のマイクロコンタクト部分36を形成する。このステップ中に、第2のフォトレジスト34は、第1のマイクロコンタクト部分32に依然として接着されており、第1のマイクロコンタクト部分32が再びエッチングされないように保護する。これらのステップを所望により何度も繰り返して、好ましいアスペクト比及びピッチを生成し、第3、第4又は第nのマイクロコンタクト部分を形成することができる。そのプロセスは、エッチストップ層14に達したときに中止することができる。最後のステップとして、第1のフォトレジスト20及び第2のフォトレジスト34を完全に剥離することができる。これらのプロセスの結果として、図21A~図21Dに示されるマイクロコンタクト38が形成される。これらの図は、本明細書において記述されるプロセスを用いて達成することができる種々の輪郭も示す。図21A~図21Cを参照すると、マイクロコンタクト38は、先端領域としても知られる第1の部分32と、ベース領域とも呼ばれる第2の部分36とを有する。上記で論じられたステップにおいて用いられる第1のフォトレジストのスポットが円形であるなら、各マイクロコンタクトは一般的に、垂直方向又はZ方向に延在する中心軸51図21Aの回りの回転体の形をとることになり、その回転体は基板の残りの部分から上方に、かつエッチストップ層14の平面に対して概ね垂直に存在する。第1の部分及び第2の部分の幅又は直径Xは、各部分内のZ方向又は高さ方向における位置とともに変化する。別の言い方をすると、第1の部分内で、X=F1Zであり、第2の部分内で、X=F2Zである。傾きすなわちdX/dZは、第1の部分と第2の部分との間の境界52において急激に変化する場合がある。各部分内で、傾きすなわちdX/dZは通常、Z方向における位置によって急激に変化することなく、それゆえ、階段状の変化の形はとらない。各部分内で、通常、傾きすなわちdX/dZはZ方向における位置とともに緩やかに変化するにすぎない。図21Aに更に示されるように、マイクロコンタクト領域の第1の部分32の外周面44及び第2の部分38の外周面46は凹面であり、それぞれ傾きすなわちdX/dZを有するが、そのdX/dZはZ方向における位置とともに緩やかに変化するにすぎない。本明細書において説明されるマイクロコンタクトの各外周面例えば、表面44又は表面46図21Aに関して、凹形は、外周面の境界間のいずれの高さにおいても例えば、外周面44の上側境界19とその外周面44の下側境界52との間のいずれの高さ29においても図21E、同じ高さ29において、その外周面が境界間に延在する一連の直線によって画定される理論的な円錐面によって包囲される直径よりも小さな直径25を包囲することを意味する。例えば、境界19と52との間の外周面44上の全ての点は、境界19、52を通って延在する一連の直線によって画定される理論的な円錐面48から内側に存在する。特定の関数、それゆえ、マイクロコンタクトの形状は、第1のエッチングステップ及び第2のエッチングステップにおいて用いられるエッチング条件によって決定される。例えば、エッチング剤の組成及びエッチング温度を変更して、エッチング剤が金属層を侵蝕する速度を変更することができる。また、エッチング剤を金属層と接触させる技法を変更することもできる。エッチング剤は基板に向かって強制的に噴霧することができるか、又は基板をエッチング剤の中に浸漬することができる。エッチング条件は、第1の部分及び第2の部分のエッチング中に同じにすることも、異なることもできる。図21Aに示されるマイクロコンタクトでは、第1の部分32及び第2の部分36のそれぞれの外周面44、46は凹形である。加えて、図21Aの実施形態では、第1の部分32は下方に進むに従って外側に広がる外周面44を有し、結果として、傾きすなわちdX/dZの大きさは下方に進むに従って大きくなる。第2の部分36も外側に広がる外周面46を有する。第2の部分の傾きすなわちdX/dZの大きさは境界52において最小であり、ポストのベースに向かう方向において徐々に大きくなる。境界52において傾きに大きな変化がある。第2の部分の最大幅又は直径Xは、マイクロコンタクトが層14と接合するマイクロコンタクトのベースにおいて、第1の部分の最大幅又は直径よりも著しく大きい。図21A~図21Dにおいて示される各実施形態では、各マイクロコンタクトの各部分の外周面は凹形である。これらの実施形態は方法によって異なる。例えば、図21Bでは、第2の部分36の最大幅は第1の部分32の最大幅よりもわずかに大きいにすぎない。また、第2の部分はポストのベースと境界52との間の場所において最小幅を有し、結果として、その幅は上方に向かって最小値まで徐々に減少し、その後、上方に向かって最小値から境界52まで徐々に増加する。そのような形状は、一般的に冷却塔形状と呼ばれる。図21Bのマイクロコンタクトでは、傾きすなわちdX/dZは部分間の境界52において符号を変更する。図21Cでは、第2の部分36は、マイクロコンタクトのベース付近においてその最小幅を有する。最後に、図21Dは、3つ以上の部分を有するマイクロコンタクト38の輪郭を示す。このタイプの輪郭は、本明細書において説明されるプロセスのステップが何度も実行される場合に生じることができる。このようにして、この特定のマイクロコンタクト38は4つの部分、すなわち、第1の部分32、第2の部分36、第3の部分40及び第4の部分42を有することが明らかである。これらの4つの部分は任意の寸法を有することができ、所望により別の部分よりも太くするか、又は細くすることができる。この場合、2つ以上の境界が存在する場合がある。図21A~図21Dは代表的な輪郭にすぎず、種々の輪郭を達成することができる。第1の部分32は先端領域と呼ぶこともでき、第4の部分42はベース領域と呼ぶこともでき、第2の部分36及び第3の部分40は中間領域と呼ぶことができる。図21A~図21Dにおいてそれぞれ、2つのマイクロコンタクト又はポストのみを含むアレイが示されるが、実際には、多数のポストを含むポストのアレイを形成することができる。図21A~図21Dにおいてそれぞれ示される実施形態では、アレイ内の全てのマイクロコンタクト又はポストが単一の金属層16図27から形成される。各マイクロコンタクトはマイクロコンタクトのベースにおいてエッチストップ層14の一部の上に重なり、そこで、マイクロコンタクトは金属層12に接続する。後に論じられるように、エッチストップ層14は通常、マイクロコンタクト間の領域において除去され、金属層12は通常、エッチングされるか、又は別の方法で処理され、金属層はマイクロコンタクトに接続されるトレース又は他の導電性機構に変更される。しかしながら、そのベースからその先端までのマイクロコンタクトの本体は単一体であり、溶接部のような接合部はなく、全体を通じて概ね均一な組成を有する。また、層12及び14から離れたマイクロコンタクトの端部にある、マイクロコンタクトの先端表面18’は金属層16図14の元の先端表面18の部分であるので、これらの先端表面は概ね平坦かつ水平であり、全てのマイクロコンタクトの先端表面は互いに概ね同一平面上にある。代替の実施形態では、第1のエッチングステップ後に選択された場所においてのみ第1のフォトレジスト20を除去するのではなく、第1のフォトレジスト20の全体を除去することができる。この場合、第2のフォトレジスト34は、基板10の表面全体にわたって堆積することができる。その後、マスク22が第2のフォトレジスト34上に配置される。マスク22は、第1のマイクロコンタクト部分32上の、以前に露出された場所のみを露出するように、正確に位置合わせされなければならない。その後、第2のフォトレジスト34は現像され、基板10上で更なるエッチングを実行することができる。図22は、第1の実施形態を示す流れ図である。ステップ1100において開始し、基板が配設される。その後、ステップ1102において、基板上にフォトレジストnが堆積される。その後、ステップ1104において、フォトレジストn上にマスクが配置される。ステップ1106において、フォトレジストnが放射に露出される。その後、ステップ1108において、マスクが除去され、その後、ステップ1110において、選択された場所においてフォトレジストnが現像され、基板がエッチングされる。次に、ステップ1112において、n1として知られる別のフォトレジストが堆積される。その後、ステップ1114において、このn1フォトレジストが放射に露出される。その後、ステップ1116において、選択された場所においてフォトレジストn1が除去され、再び基板がエッチングされる。その後、ステップ1118において、所望のマイクロコンタクト高が達成されたか否かが評価される。所望のマイクロコンタクト高が達成されていない場合には、ステップ1120において、そのプロセスはステップ1112まで戻り、基板上に別のフォトレジストが堆積される。ステップ1122において、所望の高さが達成された場合には、ステップ1124において残りのフォトレジストが除去され、そのプロセスは終了する。図23は、第2の実施形態を示す流れ図である。第2の実施形態のステップ1200~1210は、第1の実施形態のステップ1100~1110と全く同じである。しかしながら、ステップ1212において、フォトレジストnの全体が除去される。その後、ステップ1214において、フォトレジストの別の層n1が基板上に堆積される。次に、ステップ1216において、基板上にマスクが戻されて配置される。このステップ中に、マスクがフォトレジストn上に配置されたときと概ね同じ場所にパターンが位置するように、マスクは位置合わせされなければならない。その後、ステップ1218において、フォトレジストn1が放射に露出され、その後、マスクが除去される。次に、ステップ1220において、フォトレジストn1が選択的に除去され、再び基板がエッチングされる。このプロセスも、所望のマイクロコンタクト高が達成されるまで繰り返すことができる。したがって、ステップ1222において、所望のマイクロコンタクト高が達成されたか否かが評価される。ステップ1224において所望のマイクロコンタクト高が達成されていない場合には、そのプロセスはステップ1212に戻り、フォトレジストが完全に除去され、別のフォトレジストn1が堆積され、その上でステップが継続する。しかしながら、ステップ1226において、所望の高さが達成された場合には、ステップ1228において、残りのフォトレジストが除去され、そのプロセスは終了する。エッチストップ層14及び薄い層12は誘電体層と一体にすることができ、その際、トレースに接続されるマイクロコンタクトを有し、かつ誘電体層から突出するマイクロコンタクトを有する構成要素を設けるために、薄い層12をエッチングしてトレースを形成することができる。そのような構造は、例えば、半導体チップパッケージの1つの素子として用いることができる。例えば、2005年12月27日に出願の米国特許出願第11/318,822号を用いることができ、その開示は参照することにより本明細書の一部をなすものとする。本明細書において説明される構造は、図24に示されるように、多層基板10の一体部分、例えば、多層基板10の最上層とすることができる。マイクロコンタクト38はダイ54にハンダ付けすることができる。ハンダ56はマイクロコンタクト38の一部の周囲に流れ出してよい。ハンダが流れ出すことによって、マイクロコンタクト38とダイ54との間に非常に良好な接触が与えられる。ハンダ56以外の他の結合プロセスを用いることもできる。マイクロコンタクト38を包囲するのはアンダーフィル58であり、ダイ54をマイクロコンタクト38及び基板10に接着するために用いられる。所望により、任意のタイプのアンダーフィル58を用いることができるか、又はアンダーフィル58を使用しないこともできる。マイクロコンタクト38の下にはトレース60及び誘電体層62がある。端子64が基板10の底部に配置される。或るパッケージはスタックされた超小型電子チップを含む。これにより、そのパッケージが基板上で占有する表面積をスタック内のチップの全表面積よりも小さくできるようになる。本明細書において記載されるプロセスを用いて製造されるマイクロコンタクトを含むパッケージをスタックすることができる。2005年5月27日に出願の同時係属の米国特許出願第11/140,312号、及び米国特許第6,782,610号が参照され、その開示は参照することにより本明細書の一部をなすものとする。これらの開示において教示されるマイクロコンタクトエッチングステップの代わりに、本明細書において論じられたプロセスを用いることができる。これまで3層金属基板が論じられてきたが、例えば、単一金属のような、任意の数の層を有する適切な基板を用いることができる。さらに、フォトレジストを用いる代わりに、厚い金属層をエッチングするために用いられるエッチング剤に実質的に耐える、金又は他の金属のような耐エッチング金属を用いることができる。例えば、上記で論じられた第1のフォトレジスト20の代わりに、耐エッチング金属を用いることができる。耐エッチング金属のスポットのための所望の場所に穴を有するフォトレジストのようなマスクを被着した後に、厚い層16の上にそれらのスポットをめっきすることができる。厚い層の上に耐エッチング金属をめっきした後に、厚い層をエッチングして、上記で論じられたようなマイクロコンタクトを形成する。耐エッチング金属は、マイクロコンタクトの先端上の適所に残すことができる。第2の耐エッチング材料として上記で論じられた第2のフォトレジスト34の代わりに耐エッチング金属が用いられる場合には、マスクを用いて、第2の耐エッチング金属の堆積をマイクロコンタクトの第1の部分32のみに制限することができ、それにより、マイクロコンタクト間のエリアには耐エッチング金属が存在しないままとなる。代替的には、第1のマイクロコンタクト部分32をエッチングする際に耐エッチング金属の第1の層全体を除去することができ、その後、耐エッチング金属の第2の層を堆積して、第1のマイクロコンタクト部分32を保護することができる。図25を参照すると、マイクロコンタクト72を有する超小型電子ユニット70が示される。マイクロコンタクト72はエッチストップ層74を有する。マイクロコンタクト72は、トレース76に形作られた金属層から垂直に突出する。トレース76間には隙間又は空間78が存在してよい。第1の誘電体層80をトレース76に隣接してユニット70の下側に接着することができる。第1の誘電体層80内の開口部82によって、トレース76は電子的コンタクトを形成できるようになる。ユニット70の上側に第2の誘電体層84を形成することができる。これらのプロセスから形成されるマイクロコンタクトは、約40ミクロンμm~約200ミクロンμmの範囲に及ぶ標準的な高さを有することができる。さらに、マイクロコンタクト間の標準的なピッチは約200ミクロンμm未満とすることができ、好ましくは150ミクロンμm未満とすることができる。詳細には、図26を参照すると、先端径d及びマイクロコンタクト高hを有する2つのマイクロコンタクトが示される。ピッチPは、2つのマイクロコンタクトの縦軸間の距離によって規定される。多くの応用形態において、特に、例えば、図27を参照しながら後に論じられるような構造において、半導体チップのコンタクトに接続されるマイクロコンタクトが用いられる場合、小さなピッチを与えることが望ましい。しかしながら、マイクロコンタクトが単一の金属層から単一のエッチングプロセスによって形成されるプロセスでは、或る最小ピッチP0未満のピッチPを生成することは一般的に実用的ではなく、その最小ピッチは直径dと高さhとの和に等しい。したがって、P0=dhである。理論的には、最小ピッチは先端径dを小さくすることによって小さくすることができる。しかしながら、先端径をゼロ未満にすることは不可能である。さらに、多くの場合に、約20ミクロンμm又は30ミクロンμm未満まで先端径を小さくするのは望ましくない。例えば、ピンの先端とエッチング中に先端を保護するために用いられるフォトレジストのスポットとの間の接着は先端の面積に、それゆえ、先端径の二乗に比例する。それゆえ、先端径を非常に小さくすると、処理中にフォトレジストスポットが外れる可能性がある。したがって、従来のプロセスを用いるとき、非常に小さなピッチでマイクロコンタクトを形成するのは困難であった。しかしながら、本明細書において記載されるプロセスを用いるマイクロコンタクト間のピッチはP0未満にすることができP<P0、例えば、P=0.9P0またはそれ以下にすることができる。例えば、先端の直径dが30ミクロンμmであり、高さhが60ミクロンμmである場合には、従来のプロセスであれば90ミクロンμmのピッチP0を達成していた。しかしながら、本明細書において説明されるプロセスは、少なくとも2回のエッチングを用いて、約80ミクロンμm以下のピッチPを達成することができる。別の言い方をすると、マルチステップ多段階エッチングプロセスによれば、従来のエッチングプロセスでは達成不可能であるピッチ、先端径及び高さの組み合わせを用いて単一の金属層から一体の金属マイクロコンタクト又はポストを形成できるようになる。エッチングステップの数が増えると、所与の先端径及び高さの場合に達成可能な最小ピッチが小さくなる。ここで図27を参照すると、上記で論じられたようなマイクロコンタクト38を有するパッケージ素子又はチップキャリアを用いる超小型電子パッケージ90が示される。チップキャリアは第1の誘電体層62を含み、第1の誘電体層は、ポリイミド、BT樹脂又はチップキャリアのために一般的に用いられるタイプの他の誘電体材料のような材料から形成することができる。また、チップキャリアは、マイクロコンタクト38の幾つか又は全てに接続されるトレース60も含む。トレースは端子61を組み込む。マイクロコンタクト38は、図27に示されるように上向きに、誘電体層62の第1の側から突出する。誘電体層62は開口部82を有し、端子61は開口部82を通して第1の誘電体層62の第2の表面、又は下向きの表面において露出する。キャリアはオプションの第2の誘電体層84を更に含む。マイクロコンタクト38の先端は半導体チップ又はダイ54のような超小型電子素子のコンタクト55に結合される。例えば、マイクロコンタクトの先端は超小型電子素子のコンタクト55にハンダ結合することができる。共晶結合又は拡散結合のような他の結合プロセスを用いることもできる。結果として形成されるパッケージ化された超小型電子素子では、超小型電子素子上のコンタクト55のうちの幾つか又は全てが、マイクロコンタクト及びトレースによって端子61に接続される。パッケージ化された超小型電子素子は、端子61を回路基板上のパッド94に結合することによって、プリント回路基板のような回路パネル92に実装することができる。例えば、開口部82において、ハンダボール96を用いて、回路パネル92上のパッド94を端子61にハンダ付けすることができる。マイクロコンタクト38と超小型電子素子のコンタクト55との間の接続は、コンタクト55が狭い間隔で配置される場合であっても、信頼性のある接続を提供することができる。上記で論じられたように、適当な先端径及び高さを有するマイクロコンタクト38を形成することができる。先端径をかなり大きくすると、各マイクロコンタクトの先端と超小型電子素子のコンタクトとの間に十分な結合面積を与えることができる。動作中に、回路パネル92に対するチップ54の熱膨張及び熱収縮の違いは、マイクロコンタクト38が曲がること、及び傾くことによって対応することができる。この動作はマイクロコンタクトの高さよって更に改善される。さらに、マイクロコンタクトは共通の金属層から形成されるので、マイクロコンタクトの高さは均一であり、極めて精密公差内にある。これは、マイクロコンタクト先端とチップ又は他の超小型電子素子のコンタクトとを係合させて、その間に強固な結合を形成するのを容易にする。チップキャリアの構造は変更することができる。例えば、チップキャリアは1つの誘電体層のみを含むことができる。トレースは誘電体層のいずれかの側に配置することができる。代替的には、チップキャリアは多層誘電体を含むことができ、トレース、及び導電性接地面のような他の機構からなる複数の層を含むことができる。本発明の更なる実施形態のためのプロセスは、誘電体層1510の表面のような表面1526から突出するポスト部分1550図28を有する構造を用いる。ポスト部分1550は、任意のプロセスによって形成することができるが、上記で論じられたのと同様のエッチングプロセスによって形成されることが望ましい。部分1550を形成した後に、金属層又は他の導電層1502がポスト部分1550の先端1533上に被着される。例えば、層1502は、部分1550を組み込む構造上に積層し、ポスト部分1550の先端に冶金学的に結合することができる。層1502は、ポスト部分1550から離れた層材料を除去するが、ポスト部分1550の上に重なる層厚の少なくとも一部を残し、これによって、ポスト部分1550と位置合わせされた更なるポスト部分1504図29が形成され、それにより複合マイクロコンタクトが形成されるように選択的に処理される。各マイクロコンタクトは基板に近い近位ポスト部分1550と、基板から離れた遠位ポスト部分1504とを含み、遠位部分は近位部分から垂直方向に又はz方向に突出する。層1502に対して適用される処理は、ポスト部分1550と位置合わせされた耐エッチング材料1506のスポットを用いる、上記のようなエッチングプロセスを含むことができる。層1502をエッチングする前に、誘電体封入剤1508のような保護層を被着して、ポスト部分1550を覆うことができる。それとは別に、又はそれに加えて、ポスト部分1550は、層1502をエッチングする前に、ニッケル又は金のような耐エッチング材料をめっきすることができるか、又は別の方法を用いて耐エッチング材料で覆うことができる。部分1504上に更なる部分を形成するように、一連のポスト部分を構築するプロセスを繰り返すことができ、それにより、本質的に任意の長さのマイクロコンタクトを形成することができる。長いマイクロコンタクトは可撓性、及びポスト先端の移動性を高める。図28及び図29の層1508のように、1つ又は複数の誘電体封入剤層が、既に形成されたポスト部分の周囲の所定の位置に残される場合、その封入剤は、ポストの湾曲を実質的に制限しないように柔軟であることが望ましい。他の実施形態では、封入剤は、構成要素が使用される前に除去される。マイクロコンタクトが、上記で論じられたのに類似の誘電体基板1522及びトレース1528とともに示されるが、このプロセスを用いて、本質的に任意の構造上にマイクロコンタクトを製造することができる。図29に示されるように、各マイクロコンタクトは水平寸法又は幅寸法xを有し、xは近位ポスト部分1550の垂直方向又はz方向の長さにわたって変化し、近位ポスト部分1550と遠位部分1504との間の接合部において、概ね階段状に急激に増加し、その後、遠位部分の垂直方向の長さに沿って変化する。垂直方向の場所とともに幅が変化する傾きも、ポスト部分間の接合部において急激に変化する。各ポスト部分内の水平寸法又は幅寸法の変化のパターンは、そのようなポスト部分をエッチングするか、又は別の方法で形成するために用いられるプロセスによる。例えば、更なる実施形態では、遠位ポスト部分1504は、上記で論じられたようなマルチステージ多段エッチングプロセスによって形成することができ、それにより、各遠位ポスト部分は異なる副部分subportionを含み、異なる関数が垂直方向又はz方向における幅xの変化を規定する。参照することにより本明細書の一部をなすものとする、2004年11月10日に出願の米国特許出願第10/985,126号、2005年12月27日に出願の米国特許出願第11/318,822号、2005年12月23日に出願の米国特許出願第11/318,164号、2005年6月24日に出願の米国特許出願第11/166,982号、2005年5月27日に出願の米国特許出願第11/140,312号及び米国特許第7,176,043号も参照されたい。本明細書において用いられるようなポストを形成するためのプロセスは、米国特許出願第11/717,587号に記述されるようなプロセスとすることができ、その特許出願は参照することにより本明細書の一部をなすものとする。ここで図30を参照すると、図1A~図2Aに関して上記で図示及び説明されたアセンブリの変形形態による、パッケージ化された超小型電子アセンブリ900の断面図が示されており、超小型電子素子902の前面から延在するポスト916が、多重エッチング導電性ポストを含む。図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ900は、図1Aに関して上記で図示及び説明されたような基板901を含む。また、そのアセンブリは下向き又はフリップチップ位置にある超小型電子素子902と、基板を超小型電子素子と接合する導電性カラム903とを含む。導電性カラム903は導電性バンプ又はポスト912を含み、そのバンプ又はポストは基板901の主面906の上方に突出し、超小型電子素子902の前面909の上方に突出する導電性バンプ又はポスト916と位置合わせされる。超小型電子素子902は前面909を有する。超小型電子素子902は半導体チップ等であることが好ましい。例えば、超小型電子素子はベアダイとすることができる。ポスト916は、超小型電子素子902の前面909において露出するボンドパッド908から延在することができる。図30に示されるように、導電性カラム903は導電性ポスト912及び916を導通可能に相互接続するハンダを含み、それにより、超小型電子素子902から基板901まで延在する導電性カラム903が作製される。導電性カラム903は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料、又は材料の組み合わせによって互いに結合することができる。例えば、導電性カラム903は、ポストとカバー材料との間の共晶結合又は陽極結合によって互いに結合することができる。ポスト912は、他の実施形態を参照しながら本明細書において開示された任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる。例えば、ポスト912は、切頭円錐を含む、任意の形状を有することができる。各導電性ポスト912のベース及び先端は概ね円形とすることができるか、又は異なる形状、例えば、楕円形を有することができる。より具体的には、基板901から延在するポスト912は、図1A、図1C、図2及び図2Aにおいて示されるポスト108とすることができ、それぞれハンダのキャップ130を含むことができる対応するポスト110の代わりに、超小型電子素子902から延在するポスト916を用いることができる。ポスト912をポスト916に接合する前に、ポスト912は、図5に示され、それぞれがハンダのキャップ230を含むポスト208とすることができ、対応するポスト210の代わりに、ポスト916を用いることができる。ポスト912は、図6に示され、それぞれがハンダのキャップ330を含むポスト308とすることができ、同じくそれぞれがハンダのキャップ330を含むことができる対応するポスト310の代わりに、ポスト916を用いることができる。特定の実施形態では、ポスト912は図8に示されるポスト508とすることができ、対応するポスト510の代わりに、ポスト916を用いることができる。そのような実施形態では、ポスト912及び916は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましく、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。ポスト912は図9~図11に示されるポスト608とすることができ、対応するポスト610の代わりに、ポスト916を用いることができる。そのような実施形態では、ポスト912及び916は銅から構成されることが好ましく、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成される。ポスト912は図12に示される多層基板702のポスト708とすることができ、対応するポスト710の代わりに、ポスト916を用いることができる。そのような実施形態では、ポスト912は、ポストの先端にある仕上げ金属、例えば、金と、導電性パッド及びポスト内に存在する別の金属との間に形成される拡散結合等を通じて、超小型電子素子902から延在するポスト916に直接接合することができる。代替的には、ポスト912及び916は、ハンダ、スズ又は共晶組成物のような可融金属を通じて互いに接合することができ、可融金属はポスト及びパッドを濡らし、濡れた接合部又はハンダ付けされた接合部を形成する。ポスト912は図13に示される基板806、806’から延在するポスト812及び他のポストとすることができ、対応するポスト810、810’の代わりに、ポスト916を用いることができる。そのような実施形態では、ポスト912及び916は、図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることができる。ポスト912及び916は、図24に示される多層基板10のような多層基板とともに用いることができる。ポスト912は図24に示されるマイクロコンタクト38とすることができ、ポスト916はダイ54のような超小型電子素子又は他の構成要素から延在することができ、ポスト912は、本明細書において説明されるハンダ又は他のポスト結合プロセスを用いて、ポスト916に結合できるようになる。ポスト912は図25に示されるマイクロコンタクト72とすることができ、ポスト912は、トレース76に形作られた金属層から垂直に突出する。ポスト912は図27に示されるマイクロコンタクト38とすることができ、ポスト912は基板から延在し、基板は、トレース60と、開口部82と、端子61と、オプションの第2の誘電体層84とを含む。ポスト916は多重エッチング導電性ポストである。図30に示されるように、ポスト916は、図21Bに示される二重エッチングマイクロコンタクト38と同じである。図21Bを参照しながら上記で説明されたように、各ポスト916は概ね、垂直方向又はZ方向に延在する中心軸の回りの回転体の形をとることになり、その回転体は超小型電子素子902から下方に、かつ前面909の平面に対して概ね垂直に存在する。他の実施形態図示せずでは、ポスト916は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト916は図30において二重エッチングされるように示されるが、ポスト916は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト916は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト916は、超小型電子素子902に近い近位ポスト部分1550と、超小型電子素子から離れた遠位ポスト部分1504とを含む。ここで図31を参照すると、図1A~図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ920の断面図が示されており、基板921の上面から延在するポスト932が多重エッチング導電性ポストを含む。図31に示されるパッケージ化された超小型電子アセンブリ920は、図30に示されるパッケージ化された超小型電子アセンブリ900と概ね同じであるが、基板921から延在するポスト932が、図21Bに示される二重エッチングマイクロコンタクト38のような多重エッチング導電性ポストであり、一方、超小型電子素子922から延在するポスト936は、他の実施形態を参照しながら本明細書において開示される任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる点が異なる。図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ920は、図1Aに関して上記で図示及び説明されたような基板921を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子922と、基板を超小型電子素子と接合する導電性カラム923とを含む。導電性カラム923は、基板921の主面926の上方に突出する導電性バンプ又はポスト932を含み、導電性バンプ又はポスト932は、超小型電子素子922の前面929の上方に突出する導電性バンプ又はポスト936と位置合わせされる。図31に示されるように、導電性カラム923は、導電性ポスト932及び936を導通可能に相互接続するハンダを含み、それにより、超小型電子素子922から基板921まで延在する導電性カラム923が作製される。導電性カラム923は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。ポスト932は多重エッチング導電性ポストとすることができる。図31に示されるように、ポスト932は図21Bに示される二重エッチングマイクロコンタクト38と同じである。他の実施形態図示せずでは、ポスト932は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト932は図31において二重エッチングされるように示されるが、ポスト932は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト932は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト932は、基板922に近い近位ポスト部分1550と、基板から離れた遠位ポスト部分1504とを含む。ポスト936は、他の実施形態を参照しながら本明細書において開示された任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる。例えば、ポスト936は、切頭円錐を含む、任意の形状を有することができる。各導電性ポスト936のベース及び先端は概ね円形とすることができるか、又は異なる形状、例えば、楕円形を有することができる。より具体的には、超小型電子素子922から延在するポスト936は、図1B、図2及び図2Aにおいて示されるポスト110とすることができ、対応するポスト108の代わりに、基板921から延在するポスト932を用いることができる。ポスト936のそれぞれはハンダのキャップ130を含むことができる。ポスト936をポスト932に接合する前に、ポスト936は、図5に示されるポスト210とすることができ、ハンダのキャップ230を含む対応するポスト208の代わりに、ポスト932を用いることができる。ポスト936は、図6に示され、それぞれがハンダのキャップ330を含むポスト310とすることができ、同じくそれぞれがハンダのキャップ330を含むことができる対応するポスト308の代わりに、ポスト932を用いることができる。特定の実施形態では、ポスト936は図8に示されるポスト510とすることができ、対応するポスト508の代わりに、ポスト932を用いることができる。そのような実施形態では、ポスト932及び936は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましく、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。ポスト936は図9~図11に示されるポスト610とすることができ、対応するポスト608の代わりに、ポスト932を用いることができる。そのような実施形態では、ポスト932及び936は銅から構成されることが好ましく、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成される。ポスト936は図13に示されるポスト810、810’とすることができ、基板806、806’から延在する対応するポストの代わりに、ポスト932を用いることができる。そのような実施形態では、ポスト932及び936は、図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることができる。ポスト932及び936は、図24に示される多層基板10のような多層基板とともに用いることができる。ポスト932は図24に示されるマイクロコンタクト38とすることができ、ポスト936はダイ54のような超小型電子素子又は他の構成要素から延在することができ、ポスト932は、本明細書において説明されるハンダ又は他のポスト結合プロセスを用いて、ポスト936に結合できるようになる。ここで図32を参照すると、図1A~図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ940の断面図が示されており、基板941の上面から延在するポスト952及び超小型電子素子942の前面から延在するポスト956が多重エッチング導電性ポストを含む。図32に示されるパッケージ化された超小型電子アセンブリ940は、図30に示されるパッケージ化された超小型電子アセンブリ900及び図31に示されるパッケージ化された超小型電子アセンブリ920と概ね同じであるが、基板941から延在するポスト952及び超小型電子素子942から延在するポスト956がいずれも、図21Bに示される二重エッチングマイクロコンタクト38のような多重エッチング導電性ポストである点が異なる。図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ940は、図1Aに関して上記で図示及び説明されたような基板941を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子942と、基板を超小型電子素子と接合する導電性カラム943とを含む。導電性カラム943は、基板941の主面946の上方に突出する導電性バンプ又はポスト952を含み、導電性バンプ又はポスト952は、超小型電子素子942の前面949の上方に突出する導電性バンプ又はポスト956と位置合わせされる。図32に示されるように、導電性カラム943は、導電性ポスト952及び956を導通可能に相互接続するハンダを含み、それにより、超小型電子素子942から基板941まで延在する導電性カラム943が作製される。導電性カラム943は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。ポスト952及び956は多重エッチング導電性ポストとすることができる。図32に示されるように、ポスト952及び956は図21Bに示される二重エッチングマイクロコンタクト38と同じである。他の実施形態図示せずでは、ポスト952及び956は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト952及び956は図21Bに示される二重エッチングマイクロコンタクト38と同じであるように示されるが、他の実施形態図示せずでは、ポスト952はポスト956とは異なる多重エッチング形状を有することができ、例えば、ポスト952が図21Aに示されるように形作られ、ポスト956が図21Cに示されるように形作られる場合を含み、ポスト952の形状を決定し且つポスト952の第1のエッチングステップ及び第2のエッチングステップにおいて用いられるエッチング条件によって決定される第1の関数及び第2の関数は、ポスト956の形状を決定し且つポスト956の第1のエッチングステップ及び第2のエッチングステップにおいて用いられるエッチング条件によって決定される第3の関数及び第4の関数とは異なる場合がある。ポスト952及び956は、図32において二重エッチングされるように示されるが、ポスト952及び956は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト952及び956は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト952及び956は、基板942に近い近位ポスト部分1550と、基板から離れた遠位ポスト部分1504とを含む。より具体的には、ポスト952及び956の一方又は両方が、図1B、図1C、図5及び図6に示されるような、ハンダのキャップを含む場合がある。図8に示される実施形態と同様に、ポスト952及び956は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。図9に示される実施形態と同様に、ポスト952及び956は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。ポスト952及び956は図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることができる。ポスト952及び956は図24に示される多層基板10のような多層基板とともに用いることもできる。ここで図33を参照すると、図1A~図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ960の断面図が示されており、基板961の上面から延在するポスト972が多重エッチング導電性ポストを含む。図33に示されるパッケージ化された超小型電子アセンブリ960は図31に示されるパッケージ化された超小型電子アセンブリ920と概ね同じであるが、超小型電子素子962から延在するポスト976が、他の実施形態を参照しながら本明細書において開示された切頭円錐ポスト又はマイクロコンタクトのいずれかのような切頭円錐形状を有する点が異なる。図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ960は、図1Aに関して上記で図示及び説明されたような基板961を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子962と、基板を超小型電子素子と接合する導電性カラム963とを含む。導電性カラム963は、基板961の主面966の上方に突出する導電性バンプ又はポスト972を含み、導電性バンプ又はポスト972は、超小型電子素子962の前面969の上方に突出する導電性バンプ又はポスト976と位置合わせされる。図33に示されるように、導電性カラム963は、導電性ポスト972及び976を導通可能に相互接続するハンダを含み、それにより、超小型電子素子962から基板961まで延在する導電性カラム963が作製される。導電性カラム963は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。ポスト972は多重エッチング導電性ポストとすることができる。図33に示されるように、ポスト972は図21Bに示される二重エッチングマイクロコンタクト38と同じである。他の実施形態図示せずでは、ポスト972は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト972は、図33において二重エッチングされるように示されるが、ポスト972は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト972は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト972は、基板962に近い近位ポスト部分1550と、基板から離れた遠位ポスト部分1504とを含む。より具体的には、ポスト972及び976の一方又は両方が、図1B、図1C、図5及び図6に示されるような、ハンダのキャップを含む場合がある。図8に示される実施形態と同様に、ポスト972及び976は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。図9に示される実施形態と同様に、ポスト972及び976は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。ポスト972及び976は図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることもできる。ポスト972及び976は図24に示される多層基板10のような多層基板とともに用いることもできる。ここで図34を参照すると、図1A~図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ980の断面図が示されており、超小型電子素子982の前面から延在するポスト996が多重エッチング導電性ポストを含む。図34に示されるパッケージ化された超小型電子アセンブリ980は図30に示されるパッケージ化された超小型電子アセンブリ900と概ね同じであるが、図30において基板901から延在するポスト912の代わりに、他の実施形態を参照しながら本明細書において開示されるボンドパッドのいずれかのような、基板981に取り付けられたボンドパッド992が用いられている点が異なる。図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ980は、図1Aに関して上記で図示及び説明されたような基板981を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子982と、基板を超小型電子素子と接合する導電性カラム983とを含む。導電性カラム983は、基板981の主面986に取り付けられた導電性ボンドパッド992を含み、導電性ボンドパッド992は、超小型電子素子982の前面989の上方に突出する導電性バンプ又はポスト996と位置合わせされる。図34に示されるように、導電性カラム983は、導電性ポスト996及び導電性パッド992を導通可能に相互接続するハンダを含み、それにより、超小型電子素子982から基板981まで延在する導電性カラム983が作製される。導電性カラム983は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。ポスト996は多重エッチング導電性ポストとすることができる。図34に示されるように、ポスト996は図21Bに示される二重エッチングマイクロコンタクト38と同じである。他の実施形態図示せずでは、ポスト996は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト996は、図33において二重エッチングされるように示されるが、ポスト996は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト996は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト996は、超小型電子素子981に近い近位ポスト部分1550と、超小型電子素子から離れた遠位ポスト部分1504とを含む。より具体的には、パッド992及びポスト996の一方又は両方が、図1B、図1C、図5及び図6に示されるような、ハンダのキャップを含む場合がある。図8に示される実施形態と同様に、パッド992及びポスト996は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。図9に示される実施形態と同様に、パッド992及びポスト996は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。パッド992及びポスト996は図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることができる。パッド992及びポスト996は図24に示される多層基板10のような多層基板とともに用いることもできる。ここで図35を参照すると、図1A~図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ1000の断面図が示されており、基板1001の上面から延在するポスト1012及び超小型電子素子1002の前面から延在するポスト1016が多重エッチング導電性ポストを含む。図35に示されるパッケージ化された超小型電子アセンブリ1000は、図32に示されるパッケージ化された超小型電子アセンブリ940と概ね同じであるが、導電性ポスト1012及び1016を導通可能に相互接続する導電性カラム1003内に含まれるハンダが、超小型電子素子1002の導電性パッド1008と接触していない点が異なる。特定の実施形態では、導電性カラム1003に含まれるハンダは、基板1001の主面1006と接触しないか、又は基板の主面1006において露出する場合があるパッドのような、そこから基板のポスト1012が延在することができるパッド図示せずと接触しない。図30~図34に示される導電性カラム903、923、943、963及び983は超小型電子素子と基板との間のスタンドオフすなわち垂直距離を長くし、それと同時に導電性カラム間の中心間水平距離すなわちピッチを短くできるようにすることによって、チップオンサブストレートパッケージング用の増大した高さをもたらすことができる。基板と超小型電子素子との間の距離を長くできることによって、導電性カラムにおける応力を低減するのを助けることができ、アンダーフィル材料例えば、図2Aを参照を被着するのを容易にするのを助けることができ、使用されるアンダーフィルの種類を増やすのを可能にすることができる。図30に示されるポスト912及び916、図31に示されるポスト932及び936、図32に示されるポスト952及び956、図33に示されるポスト972及び976並びに図34に示されるボンドパッド992及びポスト996は、銅、銅合金、金及びそれらの組み合わせのような、任意の導電性材料から形成することができる。図31に示されるポスト932及び936、図32に示されるポスト952及び956、図33に示されるポスト972及び976並びに図34に示されるボンドパッド992及びポスト996は、ハンダによって濡れることができる露出した金属層を含むことができる。例えば、それらのポストは銅から構成することができ、ポストの表面に金の層を有することができる。さらに、図31に示されるポスト932及び936、図32に示されるポスト952及び956、図33に示されるポスト972及び976並びに図34に示されるボンドパッド992及びポスト996は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも1つの金属層を含むことができる。例えば、そのような導電性ポストは、銅の層を含むか、又は全体が銅から形成されることになる。図31に示されるポスト932及び936、図32に示されるポスト952及び956、図33に示されるポスト972及び976並びに図34に示されるポスト996の寸法は、広い範囲にわたって様々にすることができるが、大抵の場合に、基板及び超小型電子素子の前面から延在する各ポストの高さは少なくとも30ミクロンμmであり、最大で300ミクロンμmまで延在することができる。これらのポストはその直径又は幅基板及び超小型電子素子のそれぞれの前面に対して概ね平行よりも大きな高さ基板及び超小型電子素子のそれぞれの前面に対して概ね垂直を有することができる。しかしながら、高さは幅よりも小さくすることもでき、例えば、幅の少なくとも半分のサイズにすることができる。半導体チップのような超小型電子素子を基板、例えば、チップキャリアに電気的に接続するためのプロセスは、米国特許出願第12/286,102号において更に記述することができ、その特許出願は参照することにより本明細書の一部をなすものとする。本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。本明細書において記述される種々の従属請求項及び他の特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。"