"第1及び第2のメモリコアと、第1及び第2のバスインターフェイス回路と、前記第1及び前記第2のメモリコアと前記第1及び前記第2のバスインターフェイス回路との間の信号の接続経路を選択する選択回路と、を有し、前記選択回路は、前記第2のメモリコアを前記第2のバスインターフェイス回路に接続し、前記第1のメモリコアを外部からの設定情報に基づいて前記第1または前記第2のバスインターフェイス回路に選択的に接続することを特徴とする半導体装置。前記選択回路が前記第1のメモリコアを前記第2のバスインターフェイス回路に接続する場合、前記第1のバスインターフェイスの入力端子は、所定の論理レベルに固定されることを特徴とする請求項1に記載の半導体装置。前記第2のバスインターフェイス回路に接続されるメモリコアの数に応じたビット幅のアドレス信号により、読み出し又は書き込み対象となる当該メモリコアの記憶領域が指定されることを特徴とする請求項1又は2に記載の半導体装置。前記第1及び前記第2のメモリコアは、それぞれ選択回路によって接続されたバスインターフェイス回路を介して供給されるリフレッシュ信号により、リフレッシュが行われることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記第1及び前記第2のメモリコアは、同一のクロック信号に同期して動作することを特徴とする請求項1~4のいずれか一項に記載の半導体装置。前記設定情報を生成するJTAG回路をさらに備え、前記選択回路は、外部からの設定情報に代えて前記JTAG回路によって生成された設定情報に基づいて、前記第1のメモリコアを前記第1または前記第2のバスインターフェイス回路に選択的に接続することを特徴とする請求項1~5のいずれか一項に記載の半導体装置。前記第1及び前記第2のバスインターフェイス回路のうち何れかのバスインターフェイス回路を介して供給されたコマンド信号に基づいて前記設定情報が更新されることを特徴とする請求項6に記載の半導体装置。複数のメモリコアと、外部から前記複数のメモリコアへのアクセスをインターフェイスする複数のバスインターフェイス回路と、各前記バスインターフェイス回路が互いに異なるメモリコアに接続されるように、前記各バスインターフェイス回路と前記複数のメモリコアとの間の信号経路を選択する選択回路と、を備えた半導体装置。前記複数のバスインターフェイス回路のうち何れのメモリコアにも接続されないインターフェイス回路の入力端子は、所定の論理レベルに固定されることを特徴とする請求項8に記載の半導体装置。前記バスインターフェイス回路に接続されるメモリコアの数に応じたビット幅のアドレス信号により、読み出し又は書き込み対象となる当該メモリコアの記憶領域が指定されることを特徴とする請求項8又は9に記載の半導体装置。前記バスインターフェイス回路を介して外部から供給されるリフレッシュ信号により、当該バスインターフェイス回路に接続されるメモリコアに対してリフレッシュが行われることを特徴とする請求項8~10のいずれか一項に記載の半導体装置。前記複数のメモリコアは、同一のクロック信号に同期して動作することを特徴とする請求項8~11のいずれか一項に記載の半導体装置。前記選択回路は、外部から供給される前記モード選択信号に基づいて前記信号経路を選択することを特徴とする請求項8~12のいずれか一項に記載の半導体装置。前記モード選択信号を生成するJTAG回路をさらに備え、前記選択回路は、前記JTAG回路によって生成された前記モード選択信号に基づいて前記信号経路を選択することを特徴とする請求項8~12のいずれか一項に記載の半導体装置。前記バスインターフェイス回路のうち所定のバスインターフェイス回路を介して供給されたコマンド信号に基づいて前記モード選択信号が更新されることを特徴とする請求項14に記載の半導体装置。外部バス信号と内部バス信号とを結合させる複数のバスインターフェイス回路と、前記内部バス信号に結合可能な、バスインターフェイスを別個に有する複数のメモリコアと、前記複数のバスインターフェイス回路と前記複数のメモリコアとの間の前記内部バス信号の結合状態を選択する選択回路と、を有し、前記選択回路は、外部からの設定情報に基づいて前記メモリコアのそれぞれを前記バスインターフェイス回路のいずれかに結合させ、前記バスインターフェイス回路は、前記選択回路によって前記メモリコアに結合されない場合に、前記外部バス信号の少なくとも一部を所定の論理レベルに固定することを特徴とする半導体装置。前記選択回路は、各々の前記メモリコアをそれぞれ一の前記バスインターフェイス回路に選択的に結合させることを特徴とする請求項16に記載の半導体装置。特許文献1に開示されたマルチポートメモリ半導体装置は、複数の入出力ポートから同一のメモリバンクに対して同時にアクセス要求が発生した場合、優先度の高い入出力ポートから順にアクセスを許可することが想定される。したがって、優先度の低い入出力ポートから当該メモリバンクに対するアクセスは遅延してしまう。その結果、データ処理性能が低下してしまうという問題があった。このように、従来技術の半導体装置では、データ処理性能が低下してしまうという問題があった。本発明にかかる半導体装置は、第1及び第2のメモリコアと、第1及び第2のバスインターフェイス回路と、前記第1及び前記第2のメモリコアと前記第1及び前記第2のバスインターフェイス回路との間の信号の接続経路を選択する選択回路と、を有し、前記選択回路は、前記第2のメモリコアを前記第2のバスインターフェイス回路に接続し、前記第1のメモリコアを外部からの設定情報に基づいて前記第1または前記第2のバスインターフェイス回路に選択的に接続することを特徴とする。また、本発明にかかる半導体装置は、複数のメモリコアと、外部から前記複数のメモリコアの何れかへのアクセスをインターフェイスする複数のバスインターフェイス回路と、各前記バスインターフェイス回路が互いに異なるメモリコアに接続されるように、前記各バスインターフェイス回路と前記複数のメモリコアとの間の信号経路を選択する選択回路と、を備える。また、本発明にかかる半導体装置は、外部バス信号と内部バス信号とを結合させる複数のバスインターフェイス回路と、前記内部バス信号に結合可能な、バスインターフェイスを別個に有する複数のメモリコアと、前記複数のバスインターフェイス回路と前記複数のメモリコアとの間の前記内部バス信号の結合状態を選択する選択回路と、を有し、前記選択回路は、外部からの設定情報に基づいて前記メモリコアのそれぞれを前記バスインターフェイス回路のいずれかに結合させ、前記バスインターフェイス回路は、前記選択回路によって前記メモリコアに結合されない場合に、前記外部バス信号の少なくとも一部を所定の論理レベルに固定することを特徴とする。上述のような回路構成により、データ処理性能の低下を防止することができる。本発明により、データ処理性能の低下を防止することが可能な半導体装置を提供することができる。まず、本発明の実施の形態を説明する前に、本発明に至る前に本発明者らが検討した構成について説明する。図9は、本発明に至る前の構想にかかる半導体集積回路を示すブロック図である。図9に示す半導体集積回路は、複数の機能ブロックを有する集積回路901と、メモリ半導体装置902,903と、を備える。各メモリ902,903は、データ信号、データの読み書きを制御するコマンド信号、及び、データの読み書き対象となる記憶領域を指定するアドレス信号の組チャネルを一組のみ用いて、複数の機能ブロックからのアクセスを可能にしたシェアドメモリ方式を採用している。なお、集積回路901は、例えば、ソフトウェアによりその構成を変更可能なFPGAFieldProgrammableGateArrayである。デジタル家電等の組み込み機器やネットワーク装置の分野では、FPGAの共通基板プラットフォームを用いて複数の派生製品を提供することができる。以下では、集積回路901がFPGAである場合を例に説明する以下、FPGA901と称す。FPGA901は、プログラミングされることにより、4つの独立した機能ブロック904~907と、インターフェイス回路908,909と、調停回路910,911と、を有する。機能ブロック904,905は作業用データの一時退避等を目的としてメモリ902を共用し、機能ブロック906,907は作業用データの一時退避等を目的としてメモリ903を共用している。調停回路910は、機能ブロック904,905が同時にメモリ902にアクセスしようとした場合に、アクセスの順序を決定する機能を有する。同様に、調停回路911は、機能ブロック905,906が同時にメモリ903にアクセスしようとした場合に、アクセスの順序を決定する機能を有する。インターフェイス回路908は、機能ブロック904又は機能ブロック905からメモリ902へのアクセスをインターフェイスする回路である。インターフェイス回路909は、機能ブロック906又は機能ブロック907からメモリ903へのアクセスをインターフェイスする回路である。メモリ902は、メモリコア912と、インターフェイス回路914と、を備える。メモリ903は、メモリコア913と、インターフェイス回路915と、を備える。各メモリコア912,913は、データを記憶するためのメモリセル記憶領域を複数有する。各メモリコア912,913では、アドレス信号によって指定されたメモリセルに対しデータが書き込こまれ、又は、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される。インターフェイス回路914は、FPGA901からメモリコア912へのアクセスをインターフェイスする回路である。インターフェイス回路915は、FPGA901からメモリコア913へのアクセスをインターフェイスする回路である。つまり、機能ブロック904,905とメモリコア912との間の信号伝達は、FPGA901側のインターフェイス回路908及びメモリ902側のインターフェイス回路914を介して行われる。機能ブロック906,907とメモリコア913との間の信号伝達は、FPGA901側のインターフェイス回路909及びメモリ902側のインターフェイス回路915を介して行われる。図10A及び図10Bは、図9に示す半導体集積回路の動作の一例を示すタイミングチャートである。より具体的には、図10Aは、機能ブロック904,905のうち機能ブロック904のみがメモリ902に対してデータの読み出し要求を行った場合のタイミングチャートである。図10Bは、機能ブロック904がメモリ902に対してデータの読み出し要求を行うと同時に、機能ブロック905がメモリ902に対してデータの書き込み要求を行った場合のタイミングチャートである。まず、図10Aを用いて、機能ブロック904,905のうち機能ブロック904のみがメモリ902に対してデータの読み出し要求を行った場合の動作について説明する。まず、機能ブロック904が調停回路910に対して読み出し要求を出す時刻t1。調停回路910は、他の機能ブロックからの要求がないため、機能ブロック904から受け取った読み出し要求を即時に受け付け、インターフェイス回路908に転送する時刻t2。インターフェイス回路908は、調停回路910から受け取った読み出し要求に応じたコマンド信号及びアドレス信号を生成し、メモリ902に対して出力する時刻t3。メモリ902において、インターフェイス回路914は、FPGA901から出力されたコマンド信号及びアドレス信号を受信して、後段のメモリコア912に転送する時刻t4。メモリコア912では、所定期間の読み出し動作の後、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される時刻t5。インターフェイス回路914は、メモリコア912から読み出されたデータをFPGA901に対して出力する時刻t5。FPGA901において、インターフェイス回路908は、メモリ902から出力されたデータを受信して、調停回路910に転送する時刻t6。調停回路910は、当該データを、読み出し要求の要求元である機能ブロック904に転送する時刻t7。機能ブロック904は、調停回路910からのデータをクロック信号CKに同期して取り込む時刻t8。このようにして、データの読み出し要求に対する一連の動作が完了する。図10Aの例では、機能ブロック904がデータの読み出し要求を出してから当該データを受け取るまでの期間は9クロックサイクル時刻t1~t8である。次に、図10Bを用いて、機能ブロック904がメモリ902に対してデータの読み出し要求を行ったと同時に、機能ブロック905がメモリ902に対してデータの書き込み要求を行った場合の動作について説明する。まず、機能ブロック904が調停回路910に対して読み出し要求を出すと同時に、機能ブロック904が調停回路910に対して書き込み要求を出す時刻t1。調停回路910は、例えば、機能ブロック905からの書き込み要求を優先し、インターフェイス回路908に転送する時刻t2。なお、機能ブロック904からの読み出し要求は、機能ブロック905からの書き込み要求により書き込み動作が行われている間、保留される。インターフェイス回路908は、調停回路910から受け取った書き込み要求に応じたコマンド信号、アドレス信号及び書き込み用データ信号を生成し、メモリ902に対して出力する時刻t3。ここで、メモリ902では、データの読み出し要求や書き込み要求を受け付ける時間間隔ランダムサイクルtRCの最小値が、メモリコア912の動作速度に応じて予め規定されている。そのため、調停回路910は、FPGA901からメモリ902へのアクセス間隔が時間間隔tRCの最小値以上となるように、機能ブロック904からの読み出し要求を保留する時刻t2~t4。時刻t4になると、調停回路910は、保留されていた機能ブロック904からの読み出し要求を、インターフェイス回路908に転送する。その後の動作は、図10Aの場合と同様であるため説明を省略する。図10Bの例では、機能ブロック904がデータの読み出し要求を出してから当該データを受け取るまでの期間は、図10Aの例と比較して4クロックサイクル多い、13クロックサイクル時刻t1~t5である。つまり、複数の機能ブロックが同一のメモリに対して同時にアクセスしようとした場合、クロックサイクル数が増加した分だけデータ処理性能が低下している。このように、シェアドメモリ方式は、メモリを複数の機能ブロックで共用できるため、例えば、FPGA内の機能ブロック数が変化した場合でもプラットフォームの再設計を回避できる点で有効である。しかし、複数の機能ブロックが同一のメモリに同時にアクセスしようとした場合にデータ処理性能が低下するという問題も生じてしまう。このような問題に対する解決策が発明者らによってさらに検討された。図11A及び図11Bは、本発明に至る前の構想にかかる半導体集積回路を示すブロック図である。図11Aに示す半導体集積回路は、図9に示す半導体集積回路と異なり、マルチバンク構成を採用したメモリ1102を備える。つまり、メモリ1102は、一つのインターフェイス回路1103に接続された、独立にアクセス可能な複数のメモリコア1104を備える。以下、具体的に説明する。図11Aに示す半導体集積回路は、複数の機能ブロックを有するFPGA1101と、メモリ半導体装置1102と、を備える。FPGA1101は、プログラミングされることにより、2つの独立した機能ブロック1106,1107と、インターフェイス回路1108と、調停回路1105と、を有する。機能ブロック1106,1107は作業用データの一時退避等を目的としてメモリ1102を共用している。なお、機能ブロック1106,1107、インターフェイス回路1108及び調停回路1105は、それぞれ、図9における、機能ブロック904,905、インターフェイス回路908及び調停回路910に対応する。メモリ1102は、独立にアクセス可能な複数のメモリコア1104と、インターフェイス回路1103と、を備える。機能ブロック1106,1107と複数のメモリコア1104との間の信号伝達は、FPGA1101側のインターフェイス回路1108及びメモリ1102側のインターフェイス回路1103を介して行われる。このような構成により、複数のメモリコア1104のうち一つのメモリコアが動作中であっても、次の読み書き要求が他のメモリコアに対するものであるならば、動作中のメモリコアの動作完了を待たずに当該次の読み書き要求を受け付けることが可能となる。それにより、図11Aに示すメモリ1102は、図9に示すメモリ902又は903の場合よりも、データ処理性能の低下を抑制することができる。また、図11Bに示す半導体集積回路は、図9に示す半導体集積回路と異なり、キャッシュ回路1115を有するメモリ1112を備える。以下、具体的に説明する。図11Bに示す半導体集積回路は、複数の機能ブロックを有するFPGA1111と、メモリ半導体装置1112と、を備える。FPGA1111の回路構成は、図11Aに示すFPGA1101と同様であるため、説明を省略する。メモリ1112は、一つのメモリコア1114と、インターフェイス回路1113と、キャッシュ回路1115と、を備える。キャッシュ回路1115は、インターフェイス回路1113とメモリコア1114との間に設けられる。キャッシュ回路1115は、メモリコア1114を構成する複数のメモリセルのうちアクセスの多いメモリセルの記憶情報を一時的に格納しておく回路である。例えば、アクセスの多いメモリセルに記憶されたデータの読み出しを行う場合、ランダムサイクル性能の低いメモリコア1114に直接アクセスするのではなく、メモリコア1114よりランダムサイクル性能の高いキャッシュ回路1115にアクセスすることにより、当該データの読み出しを行う。それにより、図11Bに示すメモリ1112は、図9に示すメモリ902又は903の場合よりも、データ処理性能の低下を抑制することができる。なお、メモリコア1114とキャッシュ回路1115との間の信号伝達はメモリコア1114の性能に依存するが、データの読み書きの多くは高速なキャッシュ回路1115にて行われるため、メモリ1112の実効的なランダムサイクル性能は向上する。図11A及び図11Bに示すメモリ1102,1112は、いずれもランダムサイクル性能を改善するものである。しかし、その改善効果は、条件付き、即ち、異なるメモリコアへの読み書き要求である場合、又は、キャッシュ回路に格納されているデータへの読み書き要求である場合に限られる。この条件を満たさずに複数の機能ブロックから同時に読み書き要求が出された場合には、調停回路によって優先度の高い読み書き要求から順に処理されることとなる。その結果、図11A及び図11Bに示すメモリ1102,1112では、データ処理性能が低下するという問題があった。このように、図9、図11A及び図11Bに示すメモリでは、データの処理性能が低下するという問題があった。特に、FPGAに設けられた機能ブロックの数が増加すると調停動作が頻発するため、データの処理性能の低下は顕著になる。一方、性能を重視して一つのメモリコアを共用する機能ブロックの数を少なくすると、メモリコアの数が機能ブロック数に左右されてしまいプラットフォームの変更を余儀なくされる。さらに、増加したメモリ容量を使い切れないというコスト的な問題が生じる。以上のような問題に対し、データ処理性能の低下を防止することが可能なメモリ半導体装置が求められていた。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかるメモリ半導体装置を備えた半導体集積回路を示すブロック図である。本実施の形態にかかるメモリは、独立にアクセス可能な複数のメモリコアと、外部から前記複数のメモリコアの何れかへのアクセスをインターフェイスする複数のバスインターフェイス回路と、各前記バスインターフェイス回路が互いに異なるメモリコアに接続されるように、前記各バスインターフェイス回路と前記複数のメモリコアとの間の信号経路を選択する選択回路と、を備える。それにより、本実施の形態にかかるメモリは、複数の機能ブロックから同時に読み書き要求があった場合でも、調停回路による調停を行う必要がないため、データ処理性能の低下を防止することができる。以下、具体的に説明する。図1に示す半導体集積回路は、複数の機能ブロックを有する集積回路101と、メモリ102と、を備える。なお、集積回路901は、例えば、ソフトウェアによりその構成を変更可能なFPGAFieldProgrammableGateArrayである。以下では、集積回路101がFPGAである場合を例に説明する以下、FPGA101と称す。FPGA101は、プログラミングされることにより、4つの独立した機能ブロック103-1~103-4と、インターフェイス回路104-1~104-4と、を有する。インターフェイス回路104-1~104-4は、それぞれ機能ブロック103-1~103-4からメモリ102へのアクセスをインターフェイスする回路である。なお、FPGA101は、図示していないが、クロック信号CKを生成する回路や、後述するモード選択信号MODEを生成する回路をさらに有する。メモリ102は、独立にアクセス可能な4つのメモリコア106-1~106-4と、インターフェイス回路バスインターフェイス回路105-1~105-4と、選択回路107と、を備える。なお、メモリコア106-1~106-4によりメモリアレイが構成される。FPGA101とメモリ102との間では、外部バスを介して信号伝達が行われる。各メモリコア106-1~106-4は、データを記憶するためのメモリセル記憶領域を複数有する。各メモリコア106-1~106-4では、アドレス信号によって指定されたメモリセルに対しデータが書き込まれ、又は、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される。なお、データの読み出し及び書き込みは、コマンド信号に含まれるライトイネーブル信号によって切り替えられる。インターフェイス回路105-1~105-4は、FPGA101からメモリコア106-1~106-4のいずれかへのアクセスをインターフェイスする回路である。インターフェイス回路105-1~105-4とメモリコア106-1~メモリコア106-4との間では、後述する選択回路107によって結合状態が選択された内部バスを介して信号伝達が行われる。選択回路107は、インターフェイス回路105-1~105-4とメモリコア106-1~106-4との間に設けられる。選択回路107は、FPGA101から供給されるモード選択信号MODEに基づいて、インターフェイス回路105-1~105-4とメモリコア106-1~106-4との間の信号経路を選択する。より具体的には、選択回路107は、実際に使用されるインターフェイス回路が互いに異なるメモリコアに接続されるように、当該インターフェイス回路とメモリコア106-1~106-4との間の信号経路を選択する。ここで、実際に使用されるインターフェイス回路とは、実際にFPGA101からメモリアレイへのアクセスをインターフェイスしている回路のことである。図1の例では、FPGA101は、Hレベルのモード選択信号MODEをメモリ102に対して出力する。それにより、メモリ102では、インターフェイス回路105-1~105-4は、選択回路107を介してそれぞれメモリコア106-1~106-4に接続される。つまり、インターフェイス回路105-1~105-4は、いずれも実際に使用される活性化される。つまり、図1の例では、機能ブロック103-1とメモリコア106-1との間の信号伝達は、FPGA101側のインターフェイス回路104-1及びメモリ102側のインターフェイス回路105-1を介して行われる。機能ブロック103-2とメモリコア106-2との間の信号伝達は、FPGA101側のインターフェイス回路104-2及びメモリ102側のインターフェイス回路105-2を介して行われる。機能ブロック103-3とメモリコア106-3との間の信号伝達は、FPGA101側のインターフェイス回路104-3及びメモリ102側のインターフェイス回路105-3を介して行われる。機能ブロック103-4とメモリコア106-4との間の信号伝達は、FPGA101側のインターフェイス回路104-4及びメモリ102側のインターフェイス回路105-4を介して行われる。このように、実際に使用されるインターフェイス回路105-1~105-4は、互いに異なるメモリコアに接続されている。なお、実際に使用されるインターフェイス回路が互いに異なるメモリコアに接続されるのであれば、例えば、インターフェイス回路105-1がメモリコア106-2に接続され、インターフェイス回路105-2がメモリコア106-1に接続されるように信号経路が選択されても良い。なお、FPGA101は、メモリ102にアクセスを必要とする機能ブロックの数に応じた信号レベルのモード選択信号MODEを生成し、メモリ102に対して出力する。さらに、FPGA101は、クロック信号CKを生成しメモリ102に対して出力する。メモリコア106-1~106-4は、このクロック信号CKに同期して動作する。そのため、メモリコア106-1~106-4は、選択回路107よって選択される信号経路に影響されることなく、常に同じクロック信号CKに同期して動作することができる。図2に示す半導体集積回路は、図1に示すFPGA101を再プログラミングしてFPGA201としたものである。具体的には、FPGA201は、再プログラミングされることにより、2つの独立した機能ブロック203-1,203-2と、インターフェイス回路204-1~204-4と、を有する。その他の回路構成は図1の場合と同様であるため説明を省略する。インターフェイス回路204-2,204-4は、それぞれ機能ブロック203-1,203-2からメモリ102へのアクセスをインターフェイスする回路である。一方、インターフェイス回路204-1,204-3は、メモリ102との間のインターフェイスに使用されない。図2の例では、FPGA201は、Lレベルのモード選択信号MODEをメモリ102に対して出力する。それにより、メモリ102では、インターフェイス回路105-2は選択回路107を介してメモリコア106-1,106-2に接続され、インターフェイス回路105-4は選択回路107を介してメモリコア106-3,106-4に接続される。つまり、インターフェイス回路105-1~105-4のうちインターフェイス回路105-2,105-4が実際に使用される活性化される。つまり、図2の例では、機能ブロック203-1とメモリコア106-1,106-2との間の信号伝達は、FPGA201側のインターフェイス回路204-2及びメモリ102側のインターフェイス回路105-2を介して行われる。機能ブロック203-2とメモリコア106-3,106-4との間の信号伝達は、FPGA201側のインターフェイス回路204-4及びメモリ102側のインターフェイス回路105-4を介して行われる。このように、実際に使用されるインターフェイス回路105-2,105-4は、互いに異なるメモリコアに接続されている。一方、インターフェイス回路105-1,105-3は使用されない。したがって、インターフェイス回路105-1,105-3には、例えば、FPGA201からの信号の代わりに固定信号所定の論理レベルの電圧が供給される。それにより、入力端子オープンによるフローティングを防ぐことができる。なお、実際に使用されるインターフェイス回路が互いに異なるメモリコアに接続されるのであれば、例えば、インターフェイス回路105-2がメモリコア106-2にのみ接続され、インターフェイス回路105-4がメモリコア106-4にのみ接続されるように信号経路が選択されても良い。このように、本実施の形態にかかるメモリ102では、選択回路107が、実際に使用されるインターフェイス回路を互いに異なるメモリコアに接続させるように、当該インターフェイス回路とメモリアレイとの間の信号経路を選択する。それにより、本実施の形態にかかるメモリ102は、複数の機能ブロックから同時に読み書き要求があった場合でも、調停回路による調停を行う必要がないため、データ処理性能の低下を防止することができる。なお、上記の例では、メモリ102において実際に使用されるインターフェイス回路が4個又は2個である場合を例に説明したが、これに限られない。実際に使用されるインターフェイス回路は任意に変更可能である。図3A及び図3Bは、図1に示すメモリ102に設けられたインターフェイス回路105-1,105-2及び選択回路107の一部を示す回路図の例である。図3Aは主としてアドレス信号及びコマンド信号の信号経路上の回路構成を示し、図3Bは主としてデータ信号の信号経路上の回路構成を示す。また、図4A及び図4Bは、図3A及び図3Bにおけるインターフェイス回路105-1,105-2とメモリコア106-1,106-2との間の信号経路の関係を表した図である。より具体的には、図4Aは、第1のメモリコア信号として選択されるインターフェイス信号を、モード選択信号MODEの信号レベル及び拡張アドレス信号An_Bの信号レベル毎に表した図である。図4Bは、第2のメモリコア信号として選択されるインターフェイス信号を、モード選択信号MODEの信号レベル及び拡張アドレス信号An_Bの信号レベル毎に表した図である。なお、インターフェイス回路105-3,105-4とメモリコア106-3,106-4との間の信号経路の関係は、インターフェイス回路105-1,105-2とメモリコア106-1,106-2との間の信号経路の関係と同様であるため説明を省略する。図3A及び図3Bに示すように、インターフェイス回路105-1,105-2及び選択回路107は、複数の論理ゲートにより構成されている。なお、図3A及び図3Bの例では、インターフェイス回路105-1は使用されない非活性化される場合があるが、インターフェイス回路105-2は常に使用される活性化される。つまり、図3A及び図3Bは、使用用途が制限された回路構成を一例として示している。また、図3A及び図3Bの例では、特性をできるだけ同じにするため、何れのインターフェイス回路も同一の回路構成としている。まず、図3Aに示すように、インターフェイス回路105-1は、コマンド信号として、チップセレクト信号CSN_A、ライトイネーブル信号WEN_A及びリフレッシュ信号REFN_AをFPGAから受信する。さらに、インターフェイス回路105-1は、モード選択信号MODE及びnビットnは自然数のアドレス信号A0_A~An-1_A及びn1ビット目のアドレス信号として拡張アドレス信号An_AをFPGAから受信する。また、インターフェイス回路105-2は、コマンド信号として、チップセレクト信号CSN_B、ライトイネーブル信号WEN_B及びリフレッシュ信号REFN_BをFPGAから受信する。さらに、インターフェイス回路105-2は、n1ビットのアドレス信号A0_B~An-1_B及びn1ビット目のアドレス信号として拡張アドレス信号An_BをFPGAから受信する。なお、図4A及び図4Bにおいてインターフェイス回路105-1,105-2がFPGAとの間で送受信する信号をインターフェイス信号と称す。選択回路107は、モード選択信号MODEに基づいて、インターフェイス回路105-1によって受信されたコマンド信号及びnビットのアドレス信号と、インターフェイス回路105-2によって受信されたコマンド信号及びnビットのアドレス信号と、のうちいずれかを選択し、チップセレクト信号CSN_c1、ライトイネーブル信号WEN_c1、リフレッシュ信号REFN_c1及びアドレス信号A0_c1~An-1_c1図4Aにおいてこれらの信号を第1のメモリコア信号と称すとしてメモリコア106-1に対して出力する。また、選択回路107は、インターフェイス回路105-2によって受信されたコマンド信号及びnビットのアドレス信号を、チップセレクト信号CSN_c2、ライトイネーブル信号WEN_c2、リフレッシュ信号REFN_c2及びアドレス信号A0_c2~An-1_c2図4Bにおいてこれらの信号を第2のメモリコア信号と称すとしてメモリコア106-2に対して出力する。なお、図3A及び図3Bの例では、インターフェイス回路によって受信されたチップセレクト信号に代えて、待機コマンドがチップセレクト信号CSN_c1,CSN_c2として出力される場合があるが、詳細は後述する。例えば、モード選択信号MODEがHレベルの場合、インターフェイス回路105-1は選択回路107を介してメモリコア106-1に接続され、インターフェイス回路105-2は選択回路107を介してメモリコア106-2に接続される。つまり、インターフェイス回路105-1,105-2はいずれも実際に使用される活性化される。それにより、インターフェイス回路105-1は、FPGAから受信したコマンド信号及びnビットのアドレス信号を、チップセレクト信号CSN_c1、ライトイネーブル信号WEN_c1、リフレッシュ信号REFN_c1及びアドレス信号A0_c1~An-1_c1としてメモリコア106-1に対して伝達する。また、インターフェイス回路105-2は、FPGAから受信したコマンド信号及びnビットのアドレス信号を、チップセレクト信号CSN_c2、ライトイネーブル信号WEN_c2、リフレッシュ信号REFN_c2及びアドレス信号A0_c2~An-1_c2としてメモリコア106-2に対して伝達する。なお、このとき各インターフェイス回路のn1ビット目のアドレス信号An_A,An_Bは使用されず、非活性化されている。一方、モード選択信号MODEがLレベルの場合、インターフェイス回路105-1は複数のメモリコアのいずれにも接続されず、インターフェイス回路105-2は選択回路107を介してメモリコア106-1,106-2に接続される。つまり、インターフェイス回路105-1は使用されず非活性化され、インターフェイス回路105-2は実際に使用される活性化される。それにより、インターフェイス回路105-2は、FPGAから受信したコマンド信号及びnビットのアドレス信号を、チップセレクト信号CSN_c1、ライトイネーブル信号WEN_c1、リフレッシュ信号REFN_c1及びアドレス信号A0_c1~An-1_c1としてメモリコア106-1に対して伝達するとともに、チップセレクト信号CSN_c2、ライトイネーブル信号WEN_c2、リフレッシュ信号REFN_c2及びアドレス信号A0_c2~An-1_c2としてメモリコア106-2に対して伝達する。なお、このときインターフェイス回路105-2のn1ビット目のアドレス信号拡張アドレス信号An_Bの信号レベルにより、メモリコア106-1,106-2のうちいずれのメモリコアにアクセスするかが決定される。図3A及び図3Bの例では、拡張アドレス信号An_BがHレベルの場合、メモリコア106-1に対してチップセレクト信号CSN_Bが伝達され、メモリコア106-2に対して待機コマンドHレベルの信号が伝達される。つまり、メモリコア106-1にアクセスすることが決定される。一方、拡張アドレス信号An_BがLレベルの場合、メモリコア106-1に対してチップセレクト信号CSN_Bが伝達され、メモリコア106-2に対して待機コマンドHレベルの信号が伝達される。つまり、メモリコア106-2にアクセスすることが決定される。ただし、リフレッシュ要求があった場合、つまり、リフレッシュ信号REFN_Bが活性化された場合、メモリコア106-1,106-2は、当該リフレッシュ信号REFN_Bにより共にリフレッシュされる。図3A及び図3Bの例では、リフレッシュ要求があった場合、いずれか一方のメモリコアに対して供給されていた待機コマンドは、HレベルからLレベルに切り替わる。次に、図3Bに示すように、インターフェイス回路105-1は、FPGA101又は201との間で、mビットmは自然数のデータ信号DQ0_A~DQm-1_Aを送受信する。インターフェイス回路105-2は、FPGA101又は201との間で、mビットのデータ信号DQ0_B~DQm-1_Bを送受信する。データ書き込み時において、選択回路107は、モード選択信号MODEに基づいて、インターフェイス回路105-1がFPGAから受信したデータ信号と、インターフェイス回路105-2がFPGAから受信したデータ信号と、のうちいずれかを選択し、書き込みデータ信号D0_c1~Dm-1_c1としてメモリコア106-1に対して出力する。また、選択回路107は、インターフェイス回路105-2がFPGAから受信したデータ信号を書き込みデータ信号D0_c2~Dm-1_c2としてメモリコア106-2に対して出力する。データ読み出し時において、選択回路107は、モード選択信号MODEに基づいて、メモリコア106―1から読み出されたデータ信号Q0_c1~Qm-1_c1をインターフェイス回路105-1,105-2のいずれかに対して出力する。また、選択回路107は、メモリコア106―2から読み出されたデータ信号Q0_c2~Qm-1_c2をインターフェイス回路105-2に対して出力する。例えば、モード選択信号MODEがHレベルの場合、インターフェイス回路105-1は選択回路107を介してメモリコア106-1に接続され、インターフェイス回路105-2は選択回路107を介してメモリコア106-2に接続される。つまり、インターフェイス回路105-1,105-2はいずれも実際に使用される活性化される。それにより、データ書き込み時において、インターフェイス回路105-1は、FPGAから受信したデータ信号を、書き込みデータ信号D0_c1~Dm-1_c1としてメモリコア106-1に対して伝達する。また、インターフェイス回路105-2は、FPGAから受信したデータ信号を、書き込みデータ信号D0_c2~Dm-1_c2としてメモリコア106-2に対して伝達する。一方、データ読み出し時において、メモリコア106-1から読み出されたデータ信号Q0_c1~Qm-1_c1は、インターフェイス回路105-1に伝達される。また、メモリコア106-2から読み出されたデータ信号Q0_c2~Qm-1_c2は、インターフェイス回路105-2に伝達される。例えば、モード選択信号MODEがLレベルの場合、インターフェイス回路105-1は選択回路107を介してメモリコア106-1に接続され、インターフェイス回路105-2は選択回路107を介してメモリコア106-1,106-2に接続される。つまり、インターフェイス回路105-1は使用されず非活性化され、インターフェイス回路105-2は実際に使用される活性化される。それにより、データ書き込み時において、インターフェイス回路105-2は、FPGAから受信したデータ信号を、書き込みデータ信号D0_c1~Dm-1_c1としてメモリコア106-1に対して伝達するとともに、書き込みデータ信号D0_c2~Dm-1_c2としてメモリコア106-2に対して伝達する。なお、いずれのメモリコアにデータが書き込まれるかは、上述したように、インターフェイス回路105-2のn1ビット目のアドレス信号拡張アドレス信号An_Bの信号レベルにより決定される。図3A及び図3Bの例では、拡張アドレス信号An_BがHレベルの場合にメモリコア106-1にデータが書き込まれ、Lレベルの場合にメモリコア106-2にデータが書き込まれる。一方、データ読み出し時において、メモリコア106-1から読み出されたデータ信号Q0_c1~Qm-1_c1及びメモリコア106-2から読み出されたデータ信号Q0_c2~Qm-1_c2のいずれかが、インターフェイス回路105-2に伝達される。なお、いずれのメモリコアから読み出されるかは、上述したイように、ンターフェイス回路105-2のn1ビット目のアドレス信号An_Bの信号レベルにより決定される。図3A及び図3Bの例では、拡張アドレス信号An_BがHレベルの場合にメモリコア106-1からデータが読み出され、Lレベルの場合にメモリコア106-2からデータが読み出される。図5は、図1に示す半導体集積回路の動作の一例を示すタイミングチャートである。図5に示すように、より具体的には、図5は、機能ブロック103-1がメモリ102に対してデータの読み出し要求を行うと同時に、機能ブロック103-2がメモリ102に対してデータの書き込み要求を行った場合のタイミングチャートである。つまり、図5は、図10Bに示すタイミングチャートと同じ条件のタイミングチャートである。まず、機能ブロック103-1がインターフェイス回路104-1に対して読み出し要求を出すと同時に、機能ブロック103-2がインターフェイス回路104-2に対して書き込み要求を出す時刻t1。このように、機能ブロック103-1,103-2から出された読み出し要求及び書き込み要求は、調停回路による調停が行われることなくそれぞれ直接インターフェイス回路104-1,104-2に伝達される。インターフェイス回路104-1は、機能ブロック103-1から受け取った読み出し要求に応じたコマンド信号及びアドレス信号を生成し、メモリ102に対して出力する。同時に、インターフェイス回路104-2は、機能ブロック103-2から受け取った書き込み要求に応じたコマンド信号、アドレス信号及び書き込み用のデータ信号を生成し、メモリ102に対して出力する時刻t2。メモリ102において、インターフェイス回路105-1は、FPGA101から出力されたコマンド信号及びアドレス信号を受信して、後段のメモリコア106-1に転送する時刻t3。同時に、インターフェイス回路105-2は、FPGA101から出力されたコマンド信号、アドレス信号及び書き込み用のデータ信号を受信して、後段のメモリコア106-2に転送する時刻t3。このように、本実施の形態にかかるメモリ102では、実際に使用されるインターフェイス回路105-1,105-2が互いに異なるメモリコアに接続される。そのため、複数の機能ブロックから同時に読み書き要求があった場合でも、これらの要求は調停回路により調停されることなく並行して処理が実行される。メモリコア106-1では、所定期間の読み出し動作の後時刻t3~t4、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される時刻t4。インターフェイス回路105-1は、メモリコア106-1から読み出されたデータをFPGA101に対して出力する時刻t4。一方、メモリコア106-2は、メモリコア106-2と並行して動作し、所定期間の書き込み動作の後、アドレス信号によって指定されたメモリセルにデータを書き込む時刻t3~t5。FPGA101において、インターフェイス回路104-1は、メモリ102から出力されたデータを受信して、読み出し要求の要求元である機能ブロック103-1に転送する時刻t5。機能ブロック103-1は、インターフェイス回路104-1から転送されたデータをクロック信号CKに同期して取り込む時刻t6。このようにして、データの読み出し要求及び書き込み要求に対する一連の動作が完了する。図5の例では、機能ブロック103-1がデータの読み出し要求及び書き込み要求を出してから当該データを受け取るまでの期間は、同条件の図10Bの例と比較して6クロックサイクル少ない、7クロックサイクル時刻t1~t6である。つまり、クロックサイクル数が減少した分だけデータ処理性能が向上している。さらに、調停回路の処理時間が省略されるため、図10Aのようにデータの読み出し要求が単独であった場合と比較しても2クロックサイクル少ない。このように、本実施の形態にかかるメモリ半導体装置では、選択回路が、実際に使用されるインターフェイス回路を互いに異なるメモリコアに接続させるように、当該インターフェイス回路とメモリアレイとの間の信号経路を選択する。それにより、本実施の形態にかかるメモリは、複数の機能ブロックから同時に読み書き要求があった場合でも、調停回路による調停を行う必要がないため、データ処理性能の低下を防止することができる。また、複数の機能ブロックから同時に読み書き要求があった場合でも、これらの読み書き要求はそれぞれ異なるメモリコアにアクセスされるため、図2の場合のように機能ブロックの数が変化しても、これら機能ブロックは常に一定の性能を維持することができる。実施の形態2図6Aは、図1に示す半導体集積回路を構成するFPGA101及びメモリ102を一つのパッケージに封入した場合における当該パッケージの断面図である。また、図6Bは、図6Aに示す半導体集積回路を示すブロック図である。なお、図6A及び図6Bに示すFPGA611及びメモリ613は、それぞれ、図1における、FPGA101及びメモリ102に対応する。図6Aに示すように、FPGA611のチップはインターポーザ基板612上に上向きに実装される。メモリ613のチップは、FPGA611のチップ上に下向きに実装される。さらに、FPGA611及びメモリ613間において、FPGA611上には再配線層614が形成されている。この再配線層614には、FPGA611とメモリ613との間を接続する信号線、FPGA611又はメモリ613の各チップからパッケージ外に引き出される各種信号線、及び、電源線が配線されている。なお、再配線層614とメモリ613のチップとの間にはバンプ電極615が設けられ、再配線層614に配線された信号線とメモリ613とを電気的に接続している。また、バンプ電極615と再配線層614に配線された対応する信号線との接着位置がずれないようにするため、メモリ613のチップと再配線層614との間には充填材616が充填される。FPGA611又はメモリ613からパッケージ外に引き出される信号線及び電源線は、再配線層614及びボンディング線617を介して、インターポーザ基板612に形成された信号線に接続される。このインターポーザ基板612に形成された信号線は、当該インターポーザ基板612の下側に設けられたはんだボール618に電気的に接続される。図6Bにおいて、FPGA611とメモリ613との間は、再配線層614及びバンプ電極615にて形成された各種信号線を介して電気的に接続される。さらに、FPGA611又はメモリ613からパッケージ外に引き出される信号線及び電源線は、再配線層614、ボンディング線617、インターポーザ基板612及びはんだボール618を介してパッケージ外部と電気的に接続される。さらに、FPGA611及びメモリ613は、FPGA611とメモリ613との間を接続する各種信号線の接続状況を検査するために、それぞれIEEE1149.1相当のJTAG回路624,625を備える。なお、JTAG回路624,625は、仕様に従い縦続接続されている。メモリ613は、モード選択信号MODEを生成するレジスタ626をさらに備える。レジスタ626は、JTAG回路624,625からの制御信号に応じたモード選択信号MODEを生成する。つまり、レジスタ626は、JTAG回路624,625からの制御信号により任意に設定可能なモード選択信号MODEを生成する。それにより、メモリ613では電源投入後の初期テストにおいて、インターフェイス回路とメモリコアとの間の信号経路が任意に変更される。なお、初期テスト以外の通常動作時においても所望のモード選択信号MODEに設定可能である。そのため、メモリ102の場合と比較してモード選択信号を外部から供給するための専用端子が不要となる。図7A及び図7Bは、図6Aに示す半導体集積回路のパッケージをシステムボードに搭載した場合のイメージ図である。図7A及び図7Bに示すように、システムボード711,712には、それぞれ、FPGA611及びメモリ613が封入されたパッケージ713,714と、不揮発性メモリ715と、が搭載されている。なお、不揮発性メモリ715には、FPGA611の回路構成を決定するためのプログラムと、メモリ613内の選択回路に供給されるモード選択信号MODEを設定するための情報と、が格納されている。システム起動時において、不揮発性メモリ715に格納されたプログラム及びモード選択信号MODEの設定情報は、JTAG回路624,625を介してそれぞれFPGA611及びメモリ613に伝達される。なお、図7Aは、FPGA611が図1に示すFPGA101と同様の回路構成となるように、不揮発性メモリ715に格納されるプログラム及びモード選択信号MODEの設定情報を調整した場合の例である。つまり、FPGA611は、メモリ613にアクセスを必要とする機能ブロックを比較的多く備えている。そのため、メモリ613に設けられた複数のインターフェイス回路はいずれも実際に使用される活性化される。一方、図7Bは、FPGA611が図2に示すFPGA201と同様の回路構成となるように、不揮発性メモリ715に格納されるプログラム及びモード選択信号MODEの設定情報を調整した場合の例である。つまり、FPGA611には、メモリ613にアクセスを必要とする機能ブロックの数が比較的少ない。そのため、メモリ613に設けられた複数のインターフェイス回路のうちいくつかは使用されない非活性化される。ここで、メモリ613側の非活性のインターフェイス回路と対になったFPGA611側のインターフェイス回路は、例えば、電気的に接続されたパッケージのはんだボール618を介して、他の周辺デバイスの信号線721に接続され、他の目的に用いられる。このように、FPGA及びメモリのチップが一つのパッケージに封入され各チップの交換が困難な状況であっても、FPGAは他の周辺デバイスとの間で信号伝達を行うことができる。そのため、FPGA本来の汎用性は維持される。実施の形態3図8Aは、本発明の実施の形態3にかかるメモリ半導体装置802の一部を示す回路図である。実施の形態2で述べたようにチップの交換が困難な場合には、図3A及び図3Bに示すメモリ102よりも柔軟に接続関係を設定可能なメモリの方が利便性の向上を期待できる。そこで、本実施の形態にかかるメモリ802は、図3A及び図3Bに示すメモリ102よりも柔軟に接続関係を設定可能な回路構成を採用している。なお、図8Aは、主としてメモリ802に設けられたインターフェイス回路805-1~805-4及び選択回路807の一部を示している。図8Aに示すように、インターフェイス回路805-1~805-4は、それぞれ、複数のAND回路からなる入力初段回路803-1~803-4と、複数のラッチからなる信号保持回路804-1~804-4と、を有する。入力初段回路803-1~803-4は、それぞれ、インターフェイス回路805-1~805-4を活性化するか否かを切り替える回路である。例えば、外部から受信したイネーブル信号EN_A~EN_DがLレベルの場合には、インターフェイス回路805-1~805-4は非活性化される。一方、イネーブル信号EN_A~EN_DがHレベルの場合には、インターフェイス回路805-1~805-4は活性化される。また、信号保持回路804-1~804-4は、それぞれ、入力初段回路803-1~803-4を介して外部から受信したコマンド信号cmd_A~cmd_D及び2ビット幅の拡張アドレス信号An1_A,An_A~An1_D,An_Dを保持する回路である。選択回路807は、セレクタ808-1~808-1と、デコード回路809-1~809-4と、を有する。セレクタ808-1は、信号保持回路804-1~804-4に保持されている信号のいずれか一つを選択してコマンド信号cmd_c1として出力する。セレクタ808-2は、信号保持回路804-1~804-4に保持されている信号のいずれか一つを選択してコマンド信号cmd_c2として出力する。セレクタ808-3は、信号保持回路804-1~804-4に保持されている信号のいずれか一つを選択してコマンド信号cmd_c3として出力する。セレクタ808-4は、信号保持回路804-1~804-4に保持されている信号のいずれか一つを選択してコマンド信号cmd_c4として出力する。デコード回路809-1~809-4は、それぞれ、セレクタ808-1~808-4の出力を切り替える切替信号を生成するとともに、外部から受信した拡張アドレス信号を活性化するか否かを切り替える制御信号を生成する。メモリ802は、システム起動時の初期設定情報を外部より取得するためのJTAG回路810と、当該初期設定情報を保持するレジスタ811と、レジスタ811に保持された初期設定情報に基づいてモード選択信号MODEを生成するレジスタ812と、インターフェイス回路の特定の一つから要求コマンドを判別して設定情報を更新するデコード回路813と、をさらに有する。図8Aの例では、インターフェイス回路の特定の一つとしてインターフェイス回路805-4が用いられている。それにより、メモリ802では電源投入後の初期テストにおいて、モード選択信号が任意に変更される。なお、テスト時以外の通常動作時では、デコード回路813によりコマンド信号cmd_Dを判別し、レジスタ812の更新を指示するコマンドの場合に設定情報を更新する。それにより、初期テスト以外の通常動作時においても所望のモード選択信号MODEに設定可能である。そのため、メモリ102の場合と比較してモード選択信号を外部から供給するための専用端子が不要となる。レジスタ812は、4ビットのモード選択信号MODEを4つ生成し、それぞれデコード回路809-1~809-4に対して出力する。なお、各モード選択信号MODEにおいて、上位2ビットの値channelnumberは4つのインターフェイス回路805-1~805-4のいずれかを特定し、下位2ビットの値MSBaddressは拡張アドレス信号の値を特定している図8B参照。デコード回路809-1は、供給されたモード選択信号MODEの上位2ビットの値によりインターフェイス回路を特定する。そして、デコード回路809-1は、当該インターフェイス回路によって受信された拡張アドレス信号と、供給されたモード選択信号MODEの下位2ビットの値と、が一致する場合に、当該インターフェイス回路によって受信されたコマンド信号コマンド信号cmd_A~cmd_Dのいずれかを、コマンド信号cmd_c1としてメモリコア814-1図8Aにおいて不図示に対して出力する。同様に、デコード回路809-2は、供給されたモード選択信号MODEの上位2ビットの値によりインターフェイス回路を特定する。そして、デコード回路809-2は、当該インターフェイス回路によって受信された拡張アドレス信号と、供給されたモード選択信号MODEの下位2ビットの値と、が一致する場合に、当該インターフェイス回路によって受信されたコマンド信号コマンド信号cmd_A~cmd_Dのいずれかを、コマンド信号cmd_c2としてメモリコア814-2図8Aにおいて不図示に対して出力する。同様に、デコード回路809-3は、供給されたモード選択信号MODEの上位2ビットの値によりインターフェイス回路を特定する。そして、デコード回路809-3は、当該インターフェイス回路によって受信された拡張アドレス信号と、供給されたモード選択信号MODEの下位2ビットの値と、が一致する場合に、当該インターフェイス回路によって受信されたコマンド信号コマンド信号cmd_A~cmd_Dのいずれかを、コマンド信号cmd_c3としてメモリコア814-3図8Aにおいて不図示に対して出力する。同様に、デコード回路809-4は、供給されたモード選択信号MODEの上位2ビットの値によりインターフェイス回路を特定する。そして、デコード回路809-4は、当該インターフェイス回路によって受信された拡張アドレス信号と、供給されたモード選択信号MODEの下位2ビットの値と、が一致する場合に、当該インターフェイス回路によって受信されたコマンド信号コマンド信号cmd_A~cmd_Dのいずれかを、コマンド信号cmd_c4としてメモリコア814-4図8Aにおいて不図示に対して出力する。このように、各メモリコア814-1~814-4は、複数のインターフェイス回路のうちいずれか一つのインターフェイス回路にのみ接続される。換言すると、各インターフェイス回路は、互いに異なるメモリコアに接続される。図8Aに示すメモリ802は、複数のセレクタ及び複数のデコード回路により構成される選択回路807を備えるため、図3A及び図3Bに示すメモリ102と比較して、回路規模が大きい。したがって、図8Aに示すメモリ802は、図3A及び図3Bに示すメモリ102と比較して、データ処理性能が低下する可能性があった。そこで、図8Aに示すメモリ802は、インターフェイス回路に信号保持回路ラッチ回路を設けることにより、パイプライン動作を可能にしている。なお、図8Aに示すメモリ802とFPGAとにより構成される半導体集積回路において、一つの機能ブロックからデータの読み出し要求があった場合、当該機能ブロックがデータの読み出し要求を出してから当該データを受け取るまでの期間は9クロックサイクルである。これは、同条件の図10Aの例と同じクロックサイクル数である。一方、複数の機能ブロックから同時にデータの読み書き要求があった場合、いずれかの機能ブロックがデータの読み出し要求を出してから当該データを受け取るまでの期間も9クロックサイクルである。これは、同条件の図10Bの例と比較して4クロックサイクル少ない。つまり、本実施の形態にかかるメモリでは、複数の機能ブロックから同時にデータの読み書き要求があった場合において、データ処理性能が向上している。以上のように、上記実施の形態にかかるメモリ半導体装置では、選択回路が、実際に使用されるインターフェイス回路を互いに異なるメモリコアに接続させるように、当該インターフェイス回路とメモリアレイとの間の信号経路を選択する。それにより、本実施の形態にかかるメモリは、複数の機能ブロックから同時に読み書き要求があった場合でも、調停回路による調停を行う必要がないため、データ処理性能の低下を防止することができる。なお、本発明は上記実施の形態1~3に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態1~3では、メモリが4つのインターフェイス回路と4つのメモリコアとによって構成される場合を例に説明したが、これに限られない。実際に使用されるインターフェイス回路が互いに異なるメモリコアに接続されるという条件を満たすのであれば、任意の数のインターフェイス回路及びメモリコアによって構成される回路構成に適宜変更可能である。また、図3A、図3B及び図8Aに示すメモリの回路構成は一例に過ぎず、同様の処理を実行できる他の構成に変更可能であることは言うまでもない。"