"複数のメモリセルを有するメモリセルアレイと、前記メモリセルの制御ゲートに接続されるワード線と、第1ワード線のデータを読み出す場合に、前記第1ワード線に隣接する第3ワード線に印加する第1の電圧を隣接する他方の第2ワード線に印加する第2の電圧よりも低く設定する制御回路とを備え、前記第2ワード線に接続されたメモリセルにデータが保持されており、前記第3ワード線に接続されたメモリセルにデータが保持されていないことを特徴とする半導体記憶装置。制御回路は、前記第1ワード線の多値データを読み出す場合に、Aレベルを読み出すときの前記第2の電圧と前記第1の電圧との電圧差を、Bレベルを読み出すときの前記第2の電圧と前記第1の電圧との電圧差より大きくすることを特徴とする請求項1記載の半導体記憶装置。制御回路は、前記第1ワード線の多値データを読み出す場合に、Bレベルを読み出すときの前記第2の電圧と前記第1の電圧との電圧差を、Cレベルを読み出すときの前記第2の電圧と前記第1の電圧との電圧差より大きくすることを特徴とする請求項2記載の半導体記憶装置。請求項3記載の半導体記憶装置は、ワード線に順にデータを書き込む場合に、データの書き込みが終了したときに選択されたワード線の番号を特定し、前記番号を保持することを特徴とする半導体記憶装置。複数のメモリセルを有するメモリセルアレイと、前記メモリセルの制御ゲートに接続されるワード線と、第1ワード線のデータを読み出す場合において、前記第1ワード線に隣接する一方の第2ワード線に接続されたメモリセルにデータが保持されており、前記第1ワード線に隣接する他方の第3ワード線に接続されたメモリセルにデータが保持されていないとき、前記第1ワード線に印加する電圧を、隣接する両方のワード線に接続されたメモリセルにデータが保持された前記第4ワード線のデータを読み出す場合に前記第4ワード線に印加する電圧よりも低くすることを特徴とする半導体記憶装置。本実施形態は、誤読み出しを低減可能な半導体記憶装置を提供する。本実施形態の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルの制御ゲートに接続されるワード線と、第1ワード線のデータを読み出す場合に、前記第1ワード線に隣接する第2ワード線に印加する第1の電圧を隣接する他方の第3ワード線に印加する第2の電圧よりも低く設定する制御回路とを備え、前記第2ワード線に接続されたメモリセルにデータが保持されておらず、前記第3ワード線に接続されたメモリセルにデータが保持されていることを特徴とする。次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。また、図面の寸法比率は、図示の比率に限定されるものではない。第1実施形態本実施形態は、半導体記憶装置の一例として、積層ゲート構造のメモリセルを用いたNAND型フラッシュメモリを用いて説明する。NAND型フラッシュメモリに限定されるわけではなく、その他の半導体記憶装置であってもよい。[NAND型フラッシュメモリの構成]本実施形態に係るNAND型フラッシュメモリを図1を用いて説明する。図1に示すように、NAND型フラッシュメモリは、メモリセルアレイ1、ロウデコーダ2、ドライバ回路3、電圧発生回路4、データ入出力回路5、制御部6、ソース線SLドライバ7、及びセンスアンプ8を備える。<メモリセルアレイ>メモリセルアレイ1は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、複数のNANDストリング11を備える。このNANDストリング11は、複数の不揮発性のメモリセルMTと、選択トランジスタST1、ST2を含む。図1に示すように、64個のメモリセルは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。なお、直列接続されるメモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜上に形成された制御ゲートとを有するMONOS構造である。なお、メモリセルMTの構造は、FG型であってもよい。FG型とは、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷蓄積層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。メモリセルアレイ1は、ROMFUSE領域図示略を有する。ROMFUSE領域内に入力データが書き込まれるメモリセルの範囲がブロックごとにテーブルとして保持される。具体的には、ブロックアドレスとメモリセルの範囲を示す指標例えば、ワード線WL0からワード線WLnに接続されたメモリセルにデータが保持される場合には、指標としてnを用いるを対応付けて保持される。<ロウデコーダ>ロウデコーダ2は、ブロックデコーダ20、及び転送トランジスタNチャネルMOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部6から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。ブロックデコーダ20からブロック選択信号が転送トランジスタ21乃至23に転送される。これにより、転送トランジスタ21乃至23はオン状態となる。これにより、ブロックデコーダ20から与えられる選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。<ドライバ回路>ドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ワード線ドライバ33、セレクトゲート線ドライバ31、及び32は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、選択ブロックBLKに対応するセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線SGS1を介してそれぞれ必要とする電圧を選択トランジスタST2のゲートに転送する。この時、セレクトゲート線ドライバ32は選択トランジスタST2のゲートに信号sgsを転送する。信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。<電圧発生回路>電圧発生回路4は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路3に供給する。<データ入出力回路>データ入出力回路5は、図示せぬI/O端子を介してホストhostから供給されたアドレス及びコマンドを制御部6に出力する。また、データ入出力回路5は、書き込みデータを、データ線Dlineを介してセンスアンプ8に出力する。また、データをホストに出力する際は、制御部6の制御に基づき、センスアンプ8が増幅したデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストへ出力する。<制御部>制御部6は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路5を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部6はアドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。制御部6は、前述したブロック選択信号をロウデコーダ2に出力する。また、制御部6はカラム選択信号をセンスアンプ8に出力する。カラム選択信号とは、センスアンプ8のカラム方向を選択する信号である。また、制御部6には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部6は供給された制御信号により、図示せぬI/O端子を介してホストhostからデータ入出力回路5に供給された信号がアドレスであるのか、データであるのかを区別する。制御部6は、図2に示すように、ROMとRAMを有する。制御部6は、このROM内に1ページ分のデータ容量を保持する。制御部6は、この1ページ分のデータ容量を用いて、入力データが書き込まれるメモリセルの範囲を算出する。書き込みシーケンス及び読み出しシーケンス中の動作について、詳細を後述する。<ソース線SLドライバ>ソース線SLドライバ7は、制御部6により入力される内部制御信号で動作する。例えば、消去の際に、ソース線SLドライバ7は制御部6により制御されて、ソース線SL側からビット線BLへと電圧VDDが転送される。<センスアンプ>センスアンプ8は、読み出し動作の際には、メモリセルアレイ1から読み出されたデータをセンス増幅して一時的に保持し、データ線Dlineを介してデータ入出力回路5に転送する。また、書き込み動作の際には、ビット線BLを介して、センスアンプ8は、データ入出力回路5から転送されたデータをメモリセルアレイ1に転送する。[NAND型フラッシュメモリの動作方法]次に、本実施形態のNAND型フラッシュメモリの動作方法について図3及び図4のフローチャートを用いて説明する。<書き込みシーケンス中の動作>まず、書き込みシーケンス中のNAND型フラッシュメモリの動作について、図3を用いて説明する。なお、説明の便宜上、図3ではメモリセルにデータを書き込むステップを省略した。書き込み動作は、ワード線WL0に接続されたメモリセルにデータを書き込んだのちに、ワード線WL1、WL2、WL3...と隣接するワード線WLに順々にデータを書き込むことで行う。図2に示すように、まずステップS1で、データ入出力回路5に入力データやアドレスブロックアドレス、ページアドレスなどが入力される。そして、ステップS2で、制御部6は、入力データとアドレスを例えば制御部6内のROMに一時的に保持する。制御部6は、ROM内に保持された1ページ分のデータ容量をRAMに読み出し、入力データの容量を用いて、ブロックアドレスで指定されたブロックに入力データが書き込まれるメモリセルの範囲を算出する。具体的には、制御部6は、入力データのデータ容量を1ページ分のデータ容量で割ることで、入力データが書き込まれるメモリセルの範囲がワード線WL0からワード線WLnnは自然数までに接続されたメモリセルであることを算出する。ステップS3で、制御部6は、メモリセルの範囲を示す指標として上記ワード線WLnのnをブロックアドレスと対応づけたテーブルを例えばメモリセルアレイ1内のROMFUSE領域に保持する。なお、ステップS2では、入力データが書き込まれるメモリセルの範囲をデータ容量で算出したが、これに限定されることなく、例えば、入力データをメモリセルに書き込んだのちに制御部6が書き込まれたメモリセルの範囲を算出しても良い。具体的には、データが書き込まれたか否かを示すフラグ用のラッチ回路をワード線WL毎に設けて、1ページのあるワード線WLのメモリセルに入力データが書き込まれた場合には、対応するラッチ回路に0データを保持し、1ページのあるワード線WLのメモリセルに入力データが書き込まれていない場合には、対応するラッチ回路に1データを保持する。これにより、フラグ用の複数のラッチ回路のデータを読み出すことで、入力データが書き込まれるメモリセルの範囲を算出できる。なお、ステップS3では、制御部6はnをブロックアドレスと対応づけて例えばROMFUSE領域に保持するが、これに限定されることなく、その他レジスタに保持するようにしてもよい。<読み出しシーケンス中の動作>まず、読み出しシーケンス中のNAND型フラッシュメモリの動作について、図4のフローチャート図を用いて説明する。まず、ステップS1で、制御部6にデータ入出力回路5を介してアドレスブロックアドレス、ページアドレスなどが入力される。制御部6は、この選択されたブロックアドレスに対応するnをROMFUSE領域内のテーブルから例えばROMから読み出す。ステップS2で、制御部6は、入力されたページアドレス読み出し対象のページアドレスに基づいてデータの読み出しを行うワード線WLがワード線WLnか否かを判定する。具体的には、制御部6はページアドレスとワード線WLnのページアドレスが一致するか否かで判定する。制御部6はページアドレスとワード線WLnのページアドレスが一致すると判定した場合ステップS2、Yesには、選択されたワード線WLnに読み出し電圧Aレベルを読み出す場合にはVARを、Bレベルを読み出す場合にはVBRを、Cレベルを読み出す場合にはVCRを意味する。ただし、VAR<VBR<VCRを満たす。を印加するステップS3。そして、非選択のワード線WLのうちワード線WL0からワード線WLn-1には電圧Vreadを印加するステップS3。非選択のワード線WLのうちワード線WLn1には電圧Vreadlowを印加するステップS3。ここで、電圧Vreadlowは、電圧Vreadよりも所望の電圧分低い電圧である。この所望の電圧分として、例えば、ワード線WLnに接続されたメモリセルの閾値分布に対してワード線WL0からWLn-1までに接続されたメモリセルの各閾値分布がずれた電圧差の平均が挙げられる。一方で、制御部6はページアドレスとワード線WLnのページアドレスが一致しないと判定した場合ステップS2、Noには、選択されたワード線WLワード線WL0からワード線WLn-1のうちいずれかのワード線WLに読み出し電圧を印加するステップS4。そして、非選択のワード線WLには電圧Vreadを印加するステップS4。[第1実施形態の効果]以上により、本実施形態の半導体記憶装置は、誤読み出しを低減できる。以下、具体的に説明する。本実施形態の半導体記憶装置では、入力されたページアドレスとテーブルに保持されたワード線WLnのページアドレスが一致するか否かを判定する。制御部6が上述した2つのページアドレスが一致すると判定した場合には、選択されたワード線WLnに読み出し電圧を印加し、非選択のワード線WLのうちワード線WLn1には電圧Vreadlowを印加する。書き込みシーケンスで、入力データがワード線WL0からワード線WLnに接続されたメモリセルに書き込まれる。そのため、ワード線WL0からワード線WLn-1のいずれかに接続された0データを保持するメモリセルは、隣接する両方のワード線WLに接続されたメモリセルにデータを書き込むときの隣接効果を受ける。しかし、ワード線WLnに接続された0データを保持するメモリセルは、隣接する一方のワード線WLn-1に接続されたメモリセルにデータを書き込むときの隣接効果を受けるが、ワード線WLn1に接続されたメモリセルからの隣接効果を受けない。したがって、図5の概要図に示すように、ワード線WL0からワード線WLn-1に接続された0データを保持するメモリセルの閾値分布第1の閾値分布は、ワード線WLnに接続された0データを保持するメモリセルの閾値分布第2の閾値分布と比べて正側にシフトする。つまり、第1の閾値分布は第2の閾値分布と比べて高くなる。なお、図4では、Bレベル、Cレベルについて省略した。また、シフト後の第2の閾値分布と第1の閾値分布は略重なるが、図示の便宜上、シフト後の第2の閾値分布と第1の閾値分布をずらして図示した。比較例として、選択されたワード線WLがワード線WLnか否かを判定せずに、読み出し動作のときに、非選択ワード線WLに電圧Vreadを印加する半導体記憶装置を検討する。この場合には、図4に示すように、読み出し電圧VAR1は、第1閾値分布よりも低いが、第2の閾値分布よりも低くない。その結果、第2の閾値分布を有するメモリセルのデータを誤読み出しする場合がある。しかしながら、本実施形態の半導体記憶装置では、図6に示すように、非選択のワード線WLのうちワード線WLn1に電圧Vreadlowを印加することで、ワード線WLnに接続された0データを保持するメモリセルの閾値分布を、みかけ上、正側にシフトできる破線から実線に閾値分布がシフトする。その結果、ワード線WLnに接続された0データを保持するメモリセルの閾値分布を、第1の閾値分布に近づけることができる。したがって、ワード線WL0からワード線WLn-1に接続されたメモリセルのデータを読み出す際に使用する読み出し電圧を、ワード線WLnに接続されたメモリセルのデータを読み出す際に使用しても、データの誤読み出しを低減できる。以上より、本実施形態の半導体記憶装置は、誤読み出しを低減できる。変形例1第1実施形態の半導体記憶装置では、ワード線WLnのデータを読み出すときに、非選択のワード線WLのうちワード線WLn1に電圧Vreadlowを印加するが、変形例1の半導体記憶装置では、多値データを読み出す場合に、制御部6は、Aレベルを読み出すときにワード線WLn1に印加する電圧VreadAlowと、Bレベルを読み出すときにワード線WLn1に印加する電圧VreadBlowと、Cレベルを読み出すときにワード線WLn1に印加する電圧VreadClowを異なるように制御する点で異なり、その他の構成及び動作方法は第1実施形態と同様である。これらの電圧VreadAlow、電圧VreadBlow、電圧VreadClowはいずれも電圧Vreadよりも低い電圧であり、電圧Vreadとの電圧差をそれぞれΔVA,ΔVB、ΔVCとする。例えば、図7に示すように、ΔVA,ΔVB、ΔVCは以下の式1を満たすように設定される。ΔVA>ΔVB>ΔVC...1本変形例1では、このΔVA,ΔVB、ΔVCを例えばROMFUSE領域に保持する。そして、制御部6は、メモリセルアレイ1内のROMFUSE領域に保持されたΔVA,ΔVB、ΔVCを示すデータを読み出し、読み出すレベルに応じて、ワード線WLn1に印加する電圧を制御する。具体的には、制御部6は内部制御信号を電圧発生回路4に出力し、所望の電圧を印加するよう制御する例えば、Aレベルであれば、電圧VreadAlowを印加する。[変形例1の効果]本変形例1の半導体記憶装置は、第1実施形態の半導体記憶装置と同様の効果を有する。また、本発明者は、図8に示すように、第1閾値分布とシフト前の第2閾値分布との差がAレベルの場合、Bレベルの場合、Cレベルの場合の順に小さくなることを実験で確かめた。すなわち、ΔVA>ΔVB>ΔVCとなることを実験で確かめた。例えば、第1の実施形態のように、Aレベル、Bレベル、Cレベルの全ての読み出しにおいて、電圧Vreadlowとして電圧Vreadよりも例えばΔVC分低い電圧を共通に使用したとする。この場合には、図8に示すように、AレベルとBレベルにおける閾値電圧補正する量が小さくなるものの、Aレベル及びBレベルの誤読み出しを低減する効果が小さい場合がある。一方で、Aレベル、Bレベル、Cレベルの全ての読み出しにおいて、電圧Vreadlowとして電圧Vreadよりも例えばΔVA分低い電圧を共通に使用したとする。この場合には、図9に示すように、Bレベル及びCレベルにおける閾値電圧の補正する量が大きく、第2閾値分布が第1閾値分布より高くシフトし、BレベルとCレベルで誤読み出しが生じる場合がある。例えば、Bレベルの閾値電圧を有するメモリセルが、Cレベルの閾値電圧を有すると誤読み出しが生じる場合がある。このため、本変形例1は、第1実施形態と比べて、Aレベル、Bレベル、Cレベルに応じて電圧Vreadlowを変化させることにより、第1閾値分布と第2閾値分布を近づけることができ、第1実施形態より誤読み出しを低減させることが可能となる。第2実施形態第1実施形態の半導体記憶装置では、ステップS3で、選択されたワード線WLnに読み出し電圧を印加し、非選択のワード線WLのうちワード線WL0からワード線WLn-1には電圧Vreadを印加するが、第2実施形態の半導体記憶装置では、図10に示すように、選択されたワード線WLnに、読み出し電圧から所望の電圧分を差し引いた電圧を印加し、非選択のワード線WLには電圧Vreadを印加する点で異なり、その他の構成及び動作は第1実施形態と同様である。ここで、読み出し電圧から所望の電圧分ΔVthを差し引いた電圧は、読み出し電圧から例えば、ワード線WLnの閾値分布に対してワード線WL0からWLn-1までの各閾値分布がずれた電圧差の平均を差し引いた電圧を意味する。これにより、非選択ワード線WLに印加する電圧を変更することなく、選択されたワード線WLに印加する電圧を読み出し電圧から変更することで、誤読み出しを低減できる。なお、第2実施形態に変形例1を組み合わせてもよい。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"