"所定の計算式に基づく計算を実行することができる計算部と第1及び第2処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む製造システムにより実行される半導体メモリの製造方法であって、前記計算部が、半導体ウェハの主面を覆う第2酸化膜の膜厚である第2酸化膜厚と、前記第2の酸化膜上に備えられた第1酸化膜の膜厚である第1酸化膜厚と、前記第1酸化膜上に備えられた浮遊ゲート電極の第1方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第1方向の両側に備えられ、第1の濃度のドーパントを含む複数の第1アクティブ領域の一つの前記第1方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出する工程と、前記プロセス処理実行部が、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第1処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第2処理レシピを選択し、前記第1及び第2処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成する工程とを有し、前記第2処理レシピに従って形成された前記サイドウォールの前記第1方向の膜厚である第2のサイドウォール膜厚が、前記第1処理レシピに従って形成された前記サイドウォールの前記第1方向の膜厚である第1のサイドウォール膜厚よりも大きいことを特徴とする半導体メモリの製造方法。前記アクティブ領域幅をWa0で示し、前記ゲート電極幅をWg0で示し、前記第1酸化膜厚をT10で示し、前記第2酸化膜厚をT20で示し、長さを示す所定の第1係数をA0で示し、無次元の所定の第2係数をB0で示し、電流値を示す所定の第3係数をC0で示し、電流値を示す所定の第4係数をD0で示し、前記予測電流値をIp0で示すときに、前記計算式は、であることを特徴とする請求項1に記載の半導体メモリの製造方法。前記第1、第2、第3、及び第4の係数が、0.60[Å]≦A0≦0.85[Å]0.70≦B0≦0.9524.0[μA]≦C0≦29.5[μA]0.5[μA]≦D0≦1.0[μA]を満足することを特徴とする請求項2に記載の半導体メモリの製造方法。前記アクティブ領域幅をWa1で示し、前記ゲート電極幅をWg1で示し、前記第1酸化膜厚をT11で示し、前記第2酸化膜厚をT21で示し、長さを示す所定の第1係数をA1で示し、無次元の所定の第2係数をB1で示し、電流値を示す所定の第3係数をC1で示し、電流値を示す所定の第4係数をD1で示し、前記予測電流値をIp1で示すときに、前記計算式は、であることを特徴とする請求項1に記載の半導体メモリの製造方法。0.60[Å]≦A1≦0.85[Å]0.70≦B1≦0.9524.0[μA]≦C1≦29.5[μA]0≦D1≦1.0[μA]であることを特徴とする請求項4に記載の半導体メモリの製造方法。前記基準電流値は、38~40[μA]の範囲内の値に設定されることを特徴とする請求項1から5までのいずれか1項に記載の半導体メモリの製造方法。前記半導体ウェハの主面側の前記サイドウォールの前記第1方向の両側に、前記第1の濃度よりも高い第2の濃度のドーパントを含む複数の第2アクティブ領域を形成する工程をさらに有することを特徴とする請求項1から6までのいずれか1項に記載の半導体メモリの製造方法。前記製造システムは、前記半導体メモリの製造プロセスの過程で形成される中間構造体の各部の寸法を測定する測定装置を含み、前記予測電流値を算出する前記工程の前に、前記第2酸化膜厚、前記第1酸化膜厚、前記ゲート電極幅、及び前記アクティブ領域幅を測定する工程をさらに有することを特徴とする請求項1から7までのいずれか1項に記載の半導体メモリの製造方法。前記浮遊ゲート電極の上面及び側壁を覆う絶縁膜を形成する工程をさらに有することを特徴とする請求項1から8までのいずれか1項に記載の半導体メモリの製造方法。前記絶縁膜上に制御ゲート電極を形成する工程をさらに有することを特徴とする請求項9に記載の半導体メモリの製造方法。前記処理装置は、CVD処理装置であり、前記第2処理レシピによる処理は、前記第1処理レシピによる処理よりも、処理時間が長いことを特徴とする請求項1から10までのいずれか1項に記載の半導体メモリの製造方法。所定の計算式に基づく計算を実行することができる計算部と、第1及び第2処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む半導体メモリの製造装置であって、前記計算部は、半導体ウェハの主面を覆う第2酸化膜の膜厚である第2酸化膜厚と、前記第2の酸化膜上に備えられた第1酸化膜の膜厚である第1酸化膜厚と、前記第1酸化膜上に備えられた浮遊ゲート電極の第1方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第1方向の両側に備えられ、第1の濃度のドーパントを含む複数の第1アクティブ領域の一つの前記第1方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出するように構成され、前記プロセス処理実行部は、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第1処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第2処理レシピを選択し、前記第1及び第2処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成するように構成され、前記第2処理レシピに従って形成された前記サイドウォールの前記第1方向の膜厚である第2のサイドウォール膜厚が、前記第1処理レシピに従って形成された前記サイドウォールの前記第1方向の膜厚である第1のサイドウォール膜厚よりも大きいことを特徴とする半導体メモリの製造装置。しかしながら、特許文献1及び2は、半導体素子の製造に際して考慮すべきパラメータを明確にしておらず、特許文献1及び2の開示内容から、半導体メモリの製造に際して使用される処理レシピを自動的に設定又は選択することは困難である。特に、不揮発性メモリの製造においては、製造プロセスのバラツキによって最終製品におけるセル部電流値にばらつきが生じ、その結果、製造歩留まりが悪化するという問題があった。そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、自動的に処理レシピを変更することにより製造歩留を向上させることができる半導体メモリの製造方法及び製造装置を提供することにある。本発明の一形態に係る半導体メモリの製造方法は、所定の計算式に基づく計算を実行することができる計算部と第1及び第2処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む製造システムにより実行される半導体メモリの製造方法であって、前記計算部が、半導体ウェハの主面を覆う第2酸化膜の膜厚である第2酸化膜厚と、前記第2の酸化膜上に備えられた第1酸化膜の膜厚である第1酸化膜厚と、前記第1酸化膜上に備えられた浮遊ゲート電極の第1方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第1方向の両側に備えられ、第1の濃度のドーパントを含む複数の第1アクティブ領域の一つの前記第1方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出する工程と、前記プロセス処理実行部が、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第1処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第2処理レシピを選択し、前記第1及び第2処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成する工程とを有し、前記第2処理レシピに従って形成された前記サイドウォールの前記第1方向の膜厚である第2のサイドウォール膜厚が、前記第1処理レシピに従って形成された前記サイドウォールの前記第1方向の膜厚である第1のサイドウォール膜厚よりも大きいことを特徴としている。本発明の他の形態に係る半導体メモリの製造装置は、所定の計算式に基づく計算を実行することができる計算部と、第1及び第2処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む装置であって、前記計算部は、半導体ウェハの主面を覆う第2酸化膜の膜厚である第2酸化膜厚と、前記第2の酸化膜上に備えられた第1酸化膜の膜厚である第1酸化膜厚と、前記第1酸化膜上に備えられた浮遊ゲート電極の第1方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第1方向の両側に備えられ、第1の濃度のドーパントを含む複数の第1アクティブ領域の一つの前記第1方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出するように構成され、前記プロセス処理実行部は、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第1処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第2処理レシピを選択し、前記第1及び第2処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成するように構成され、前記第2処理レシピに従って形成された前記サイドウォールの前記第1方向の膜厚である第2のサイドウォール膜厚が、前記第1処理レシピに従って形成された前記サイドウォールの前記第1方向の膜厚である第1のサイドウォール膜厚よりも大きいことを特徴としている。本発明に係る半導体メモリの製造方法及び製造装置によれば、サイドウォールの形成に際し、適切な処理レシピを自動的に選択することができ、その結果、製造歩留を向上させることができる。《1》半導体メモリの製造装置図1は、本発明の実施の形態に係る半導体メモリの製造方法を実施することができる製造システム1すなわち、本発明の実施の形態に係る半導体メモリの製造装置の構成の一例を概略的に示すブロック図である。図1に示されるように、製造システム1は、サイドウォールSW形成前における製造プロセスを実行する第1プロセス処理実行部2と、測定部3と、記憶部4と、計算部5と、サイドウォール形成までの製造プロセスを実行する第2プロセス処理実行部プロセス処理実行部6と、サイドウォール形成後の製造プロセスを実行する第3プロセス処理実行部7とを有している。第1プロセス処理実行部2は、半導体メモリの製造プロセスの過程で形成される中間構造体後述する図2~図3に示される構造体を得るすなわち、サイドウォール形成前における製造プロセスを実行するための1又は複数の処理装置を含む。測定部3は、製造プロセスの過程で形成される中間構造体の各部の寸法例えば、長さ又は膜厚等を測定する1又は複数の測定装置を含む。測定部3は、製造ロットごとに、モニタ用の半導体ウェハについて、各部の寸法を測定する。記憶部4は、測定部3によって測定された測定値をデータベースとして記憶する。計算部5は、所定の計算式に基づく計算を実行することができる装置を含む。本願の発明者は、半導体メモリの製造においてセル部に流れると予測される予測電流値を算出するための新規な計算式及びこの計算式における新規な係数を導き出した。第2プロセス処理実行部6は、例えば、第1及び第2処理レシピを保持しており、測定部3による測定値に基づいて第1及び第2処理レシピのいずれかを選択し、選択された処理レシピに従う製造プロセスを実行することによって、サイドウォールを形成することができる1又は複数の処理装置を含む。本願の発明者は、計算部5で算出された予測電流値の値に応じて、サイドウォールの形成のための処理レシピを変更し、製造される半導体メモリのセル部の電流特性を、製造歩留の高い範囲内の特性に変更する処理を行うことを新規に提案している。第3プロセス処理実行部7は、サイドウォール形成後における製造プロセスを実行する1又は複数の処理装置を含む。なお、第1プロセス処理実行部2と、第2プロセス処理実行部6と、第3プロセス処理実行部7とは、必ずしも別個の処理装置である必要はなく、共通の処理装置を有してもよい。《2》半導体メモリの製造方法《2-1》半導体メモリの平面形状図2は、本実施の形態に係る半導体メモリの製造方法により半導体ウェハ上に形成された構造体すなわち、中間構造体を概略的に示す平面図である。図2において、符号17及び18は、半導体ウェハ11内の主面側に所定間隔をあけて第1方向図2における縦方向に配列された複数行のアクティブ領域ACであり、Wa0は、アクティブ領域17又は18の第1方向の寸法であるアクティブ領域幅を示す。また、符号31は、第1方向に直交する第2方向図2における横方向に所定間隔をあけて配列された複数列の制御ゲート電極CGであり、符号32は、隣接する1対のアクティブ領域に電気的に接続された配線層CCであり、符号33は、配線層32に電気的に接続され、第1方向及び第2方向の両方に直交する方向である厚さ方向に伸びる配線層3Cである。《2-2》半導体メモリの製造プロセス図3~図8は、本実施の形態に係る半導体メモリの製造方法の第1~第6工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。図3~図8は、図2の構造をIII-III線で切る断面形状を示す製造工程図である。また、図9は、本実施の形態に係る半導体メモリの製造方法の一例を示すフローチャートである。[図9のステップS1]半導体メモリの製造に際しては、図3に示されるように、第1プロセス処理実行部2は、半導体ウェハとしてのシリコン基板11上の全域に第2酸化膜例えば、シリコン酸化膜12を形成し、その上に、第1酸化膜例えば、シリコン酸化膜13を形成し、その上にポリシリコン膜14、WSiタングステンシリサイド膜15、絶縁膜としてのシリコン窒化膜16を積層形成する。なお、第2酸化膜12と第1酸化膜13とは、同じプロセスで形成される同じ成分の構造であってもよいが、異なる成分の構造とすることも可能である。ポリシリコン膜14とWSi膜15とは、浮遊ゲート電極を構成する。また、浮遊ゲート電極の構造及び材料は、上記例に限定されない。次に、第1プロセス処理実行部2は、例えば、リソグラフィ技術を用いて、ポリシリコン膜14、WSi膜15、及びシリコン窒化膜16のパターン形成を行う。第1プロセス処理実行部2は、例えば、ドライエッチングによりシリコン窒化膜16をエッチングしてパターン形成を行い、その後、例えば、ドライエッチングを用いてWSi膜15及びポリシリコン膜14をエッチングしてパターン形成を行う。次に、第1プロセス処理実行部2は、アッシング技術及びウェット洗浄等により、リソグラフィ技術において用いたレジストを除去して、その後、シリコン基板11にイオンドーパント注入を行い、低濃度のアクティブ領域例えば、n-領域17,18を形成する。次に、図4~図6に示されるように、第1プロセス処理実行部2は、パターン形成されたポリシリコン膜14、WSi膜15、シリコン窒化膜16の表面にシリコン酸化膜19、シリコン窒化膜20、及びシリコン酸化膜21からなるONO膜を形成する。[図9のステップS2]次に、測定部3は、半導体ウェハ11の主面を覆う第2酸化膜12の膜厚である第2酸化膜厚と、第2の酸化膜12上に備えられた第1酸化膜13の膜厚である第1酸化膜厚と、第1酸化膜13上に備えられた浮遊ゲート電極14,15の第1方向の幅であるゲート電極幅と、半導体ウェハ11内の主面側の浮遊ゲート電極の第1方向の両側に備えられ、第1の濃度のドーパントを含む複数の第1アクティブ領域17,18の一方の幅であるアクティブ領域幅とを測定する。なお、第1アクティブ領域17と18とは、同じ幅を持つ。具体例をあげれば、測定部3は、例えば、各製造ロットから選ばれたモニタ用の半導体ウェハについて、図2に示されるアクティブ領域幅AC寸法Wa0、図6に示されるゲート電極幅CG寸法Wg0、図6に示される第1酸化膜厚T10、図6に示される第2酸化膜厚T20を、測定する。アクティブ領域幅AC寸法Wa0は、例えば、OCDOpticalCriticalDimension:微小線幅測定モジュールにより測定される。ゲート電極幅CG寸法Wg0は、例えば、SEM走査電子顕微鏡により測定される。第1酸化膜厚T10及び第2酸化膜厚をT20は、例えば、エリプソ膜厚測定によって測定される図9のステップS2。測定部3による測定値は、記憶部4にデータベースとして記憶される。[図9のステップS3]次に、計算部5は、予め、半導体メモリのセル部に流れると予測される予測電流値Ip0[μA]を、予め保持している計算式及び係数を用いて、計算する。計算式の一例は、以下の式1である。ここで、A0は、長さ[Åオングストローム]を示す所定の第1係数であり、B0は、無次元の所定の第2係数であり、C0は、電流値[μA]を示す所定の第3係数であり、D0は、電流値[μA]を示す所定の第4係数である。また、第1、第2、第3、及び第4の係数A0、B0、C0、D0は、以下の条件式2~5を満足することが望ましい。0.60[Å]≦A0≦0.85[Å]20.70≦B0≦0.95324.0[μA]≦C0≦29.5[μA]40.5[μA]≦D0≦1.0[μA]5また、予測電流値Ip1[μA]の計算式の他の例として、以下の式6がある。ここで、Wa1は、アクティブ領域幅であり、Wg1は、ゲート電極幅であり、T11は、第1酸化膜厚であり、T21は、第2酸化膜厚であり、A1は、長さ[Å]を示す所定の第1係数であり、B1は、無次元の所定の第2係数であり、C1は、電流値[μA]を示す所定の第3係数であり、D1は、電流値[μA]を示す所定の第4係数である。また、第1、第2、第3、及び第4の係数A1、B1、C1、D1は、以下の条件式7~10を満足することが望ましい。0.60[Å]≦A1≦0.85[Å]70.70≦B1≦0.95824.0[μA]≦C1≦29.5[μA]90≦D1≦1.0[μA]10[図9のステップS4]次に、第2プロセス処理実行部6は、予測電流値が所定の基準電流値IR以下であるか否かを判断し、予測電流値が基準電流値IR以下であると判断されたときに第1処理レシピを選択し、予測電流値が基準電流値IRより大きいと判断されたときに第2処理レシピを選択し、第1及び第2処理レシピのうちの選択された処理レシピに従って浮遊ゲート電極の側壁を覆うサイドウォール22の膜厚Tsを設定する。ここで、第2処理レシピに従って形成されたサイドウォール22の第1方向の膜厚である第2のサイドウォール膜厚が、第1処理レシピに従って形成されたサイドウォール22の第1方向の膜厚である第1のサイドウォール膜厚よりも大きくなるように、処理レシピの内容が規定されている。[図9のステップS5及びS6]次に、第2プロセス処理実行部6は、予測電流値が所定の基準電流値IR以下であると判断したときには、第1処理レシピを選択し、第1方向の膜厚TSの薄い例えば、膜厚320[Å]サイドウォール22を形成する。第2プロセス処理実行部6は、予測電流値が基準電流値IRより大きいと判断されたときには、第2処理レシピを選択し、第2処理レシピに従って浮遊ゲート電極の側壁を覆うサイドウォール22の膜厚TSの厚い例えば、膜厚340[Å]サイドウォール22を設定する。本実施の形態においては、第2処理レシピに従って形成されたサイドウォール22の第1方向の膜厚である第2のサイドウォール膜厚が、第1処理レシピに従って形成されたサイドウォール22の第1方向の膜厚である第1のサイドウォール膜厚よりも大きくなるように、処理レシピの内容が規定されている。サイドウォール22は、例えば、CVDプロセスによる層形成工程と、ドライエッチングによる不要部分除去工程とによって形成される。例えば、第2処理レシピにおけるCVDプロセスの時間を、第1処理レシピにおけるCVDプロセスの時間よりも長くすることによって、サイドウォール22の厚さを変えることができる。なお、処理レシピの変更は、処理時間の変更に限定されず、CVD処理装置の他の処理条件の変更例えば、ガス流量の変更、温度の変更、ガスの成分の変更であってもよい。図10は、実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する歩留の期待値をグラフで示す図である。また、図11は、実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する製造ロット数の測定値を棒グラフで示す図である。図10及び図11は、実測により得られたデータである。図10及び図11に示される例では、セル部電流値計算で求められたセル部の予測電流値が、歩留の期待値80を下回る39[μA]以上となった場合に、サイドウォール形成のためのCVD処理プロセスのレシピを変更して処理を行う。サイドウォール形成のためのCVD処理プロセスの第1処理レシピは、通常、サイドウォールの厚TSが320[Å]となることを目標としているが、サイドウォール形成のためのCVD処理プロセスの第2処理レシピは、サイドウォールの厚TSが340[Å]となることを目標としている。このレシピ変更によってサイドウォール22を厚く形成することで、LDDLightlydopeddrain領域を長く形成し、セル部電流値を低下させる。なお、図10の例からは、基準電流値IRを39[μA]とすることが望ましいが、基準電流値IRを38[μA]から40[μA]までの範囲内の所望の値例えば、38.5[μA]又は39.5[μA]等に設定してもよい。[図9のステップS7]次に、図8に示されるように、第3プロセス処理実行部7は、高濃度インプラ工程のマスク用NSG膜をサイドウォールを含む全面に形成し、メモリセル部のソース/ドレイン領域にn層23,24を形成する。なお、イオン注入されるドーパントは、トランジスタの種類n型又はp型に応じて適宜選択する。《3》半導体メモリの動作図2及び図8に示される半導体メモリでは、1セルに2ビットのデータ記憶が可能であり、浮遊ゲート電極14,15の左右に形成されたシリコン酸化膜/電荷蓄積窒化膜/シリコン酸化膜ONO膜積層構造膜19,20,21の左右それぞれに電子を注入捕獲する。具体的には、電荷蓄積窒化膜20への電子注入に際しては、ソース及び基板をGNDに接続し、ゲートとドレインに高電圧を印加する。このとき、ドレイン近傍に作用する横方向の強い電界によって、チャネルを通過した電子が高エネルギー状態ホットエレクトロンとなり、浮遊ゲート電極14,15付近に作用する縦方向の電界に引き寄せられる。データ読み出しときは、サイドウォール下部に形成されたONO膜の電荷蓄積窒化膜20に電子を蓄積することにより、ONO膜の下部に形成されているn-層17,18の抵抗を変化させる。これによって、1又は0のデータを区別することができる。《4》実施の形態の効果以上に説明したように、本実施の形態に係る半導体メモリの製造方法及び製造装置によれば、サイドウォール22の形成に際し、適切な処理レシピを自動的に選択することができ、その結果、製造歩留を向上させることができる。例えば、図10の2種類の棒グラフの比較からわかるように、セル部の予測電流値が39[μA]以上であった場合に、サイドウォールを厚膜化する第2処理レシピを選択することにより、セル部電流値分布を製造歩留の高い範囲にシフト低下させることができる。サイドウォールの処理レシピの変更を行わずに第1処理レシピを使用したロット群において最もロット数が多い電流値40[μA]前後の範囲において、歩留の期待値は75前後と低い。これに対し、サイドウォールの処理レシピの変更を行って第2処理レシピを使用したロット群において最もセル部の電流値予測に基づきSWレシピ変更を実施したロット群は電流値38[μA]以下の歩留の期待値80以上の領域までセル部電流値を下げることに成功している。"