基板と、前記基板表面に設けられ、第一導電型を有する第一のソース及びドレインの一方と、前記基板表面に設けられ、第一導電型を有する前記第一のソース及びドレインの他方と、前記基板表面に設けられ、前記第一のソース及びドレインの一方に隣接配置され、第二導電型を有する第二のソース及びドレインの一方と、前記基板表面に設けられ、前記第一のソース及びドレインの他方に隣接配置され、第二導電型を有する前記第二のソース及びドレインの他方と、前記第一及び第二のソース及びドレインの一方と前記第一及び第二のソース及びドレインの他方の間の前記基板表面上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜と、を具備し、前記第一のソース及びドレインと前記ゲート電極膜は第一のFETを構成し、前記第二のソース及びドレインと前記ゲート電極膜は第二のFETを構成することを特徴とする半導体装置。前記第一及び第二のFETは、FINFETであることを特徴とする請求項1に記載の半導体装置。基板と、前記基板表面に設けられ、第一導電型を有する第一のソース及びドレインの一方と、前記基板表面に設けられ、第二導電型を有する前記第一のソース及びドレインの他方と、前記基板表面に設けられ、前記第一のソース及びドレインの一方に隣接配置され、第二導電型を有する第二のソース及びドレインの一方と、前記基板表面に設けられ、前記第一のソース及びドレインの他方に隣接配置され、第一導電型を有する前記第二のソース及びドレインの他方と、前記第一及び第二のソース及びドレインの一方と前記第一及び第二のソース及びドレインの他方の間の前記基板表面上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜と、を具備し、第一のソース及びドレインと前記ゲート電極膜は第一のトンネルFETを構成し、第二のソース及びドレインと前記ゲート電極膜は第二のトンネルFETを構成することを特徴とする半導体装置。前記第一及び第二のトンネルFETは、FINトンネルFETであることを特徴とする請求項3に記載の半導体装置。前記第一のソース及びドレインの一方と前記第二のソース及びドレインの一方は第一の端子に接続され、前記第一のソース及びドレインの他方と前記第二のソース及びドレインの他方は第二の端子に接続されることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。周囲を素子分離膜で分離され、周囲よりも突き出た四角柱形状を有する突起部を形成する工程と、前記突起部表面上に、ゲート絶縁膜及びゲート電極膜を積層形成する工程と、前記ゲート絶縁膜及びゲート電極膜で分断された突起部の第一及び第二の領域の一端側に、斜め方向から第一導電型の不純物をイオン注入する工程と、前記ゲート絶縁膜及びゲート電極膜で分断された突起部の第一及び第二の領域の他端側に、斜め方向から第二導電型の不純物をイオン注入する工程と、熱処理により前記第一及び第二導電型の不純物を活性化して、高不純物濃度の第一導電型のソース及びドレインの一方となる第一の半導体層、高不純物濃度の第一導電型のソース及びドレインの他方となる第二の半導体層、高不純物濃度の第二導電型のソース及びドレインの一方となる第三の半導体層、及び高不純物濃度の第二導電型のソース及びドレインの他方となる第四の半導体層を形成する工程と、前記第一及び第三の半導体層上の絶縁膜をエッチングして第一の開口部を形成し、前記第二及び第四の半導体層上の絶縁膜をエッチングして第二の開口部を形成し、前記ゲート電極膜上の絶縁膜をエッチングして第三の開口部を形成する工程と、前記第一の開口部を覆うように電極材を埋設して前記第一及び第三の半導体層に接続される第一の端子を形成し、前記第二の開口部を覆うように電極材を埋設して前記第二及び第四の半導体層に接続される第二の端子を形成し、前記第三の開口部を覆うように電極材を埋設して前記ゲート電極膜に接続されるゲート端子を形成する工程と、を具備することを特徴とする半導体装置の製造方法。本発明は、ソース及びドレインのいずれか一方に高抵抗成分が付加されたときドレイン電流の低下を抑制することができる半導体装置及びその製造方法を提供することにある。一つの実施形態によれば、半導体装置は、基板、第一のソース及びドレインの一方、第一のソース及びドレインの他方、第二のソース及びドレインの一方、第二のソース及びドレインの他方、及びゲート電極膜が設けられる。第一のソース及びドレインの一方は、基板表面に設けられ、第一導電型を有する。第一のソース及びドレインの他方は、基板表面に設けられ、第一導電型を有する。第二のソース及びドレインの一方は、基板表面に設けられ、第一のソース及びドレインの一方に隣接配置され、第二導電型を有する。第二のソース及びドレインの他方は、基板表面に設けられ、第一のソース及びドレインの他方に隣接配置され、第二導電型を有する。ゲート電極膜は、第一及び第二のソース及びドレインの一方と第一及び第二のソース及びドレインの他方の間の基板表面上に設けられ、ゲート絶縁膜を介して設けられる。第一のソース及びドレインとゲート電極膜は第一のFETを構成する。第二のソース及びドレインとゲート電極膜は第二のFETを構成する。また、他の実施形態によれば、半導体装置の製造方法は、第一乃至七の工程を有する。第一の工程は、周囲を素子分離膜で分離され、周囲よりも突き出た四角柱形状を有する突起部を形成する。第二の工程は、突起部表面上に、ゲート絶縁膜及びゲート電極膜を積層形成する。第三の工程は、ゲート絶縁膜及びゲート電極膜で分断された突起部の第一及び第二の領域の一端側に、斜め方向から第一導電型の不純物をイオン注入する。第四の工程は、ゲート絶縁膜及びゲート電極膜で分断された突起部の第一及び第二の領域の他端側に、斜め方向から第二導電型の不純物をイオン注入する。第五の工程は、熱処理により第一及び第二導電型の不純物を活性化して、高不純物濃度の第一導電型のソース及びドレインの一方となる第一の半導体層、高不純物濃度の第一導電型のソース及びドレインの他方となる第二の半導体層、高不純物濃度の第二導電型のソース及びドレインの一方となる第三の半導体層、及び高不純物濃度の第二導電型のソース及びドレインの他方となる第四の半導体層を形成する。第六の工程は、第一及び第三の半導体層上の絶縁膜をエッチングして第一の開口部を形成し、第二及び第四の半導体層上の絶縁膜をエッチングして第二の開口部を形成し、ゲート電極膜上の絶縁膜をエッチングして第三の開口部を形成する。第七の工程は、第一の開口部を覆うように電極材を埋設して第一及び第三の半導体層に接続される第一の端子を形成し、第二の開口部を覆うように電極材を埋設して第二及び第四の半導体層に接続される第二の端子を形成し、第三の開口部を覆うように電極材を埋設してゲート電極膜に接続されるゲート端子を形成する。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図1aはMOSFETを示す平面図、図1bはMOSFETの回路図である。図2はMOSFETの模式斜視図である。図3aは図1のA-A線に沿う断面図、図3bは図1のB-B線に沿う断面図である。本実施形態では、MOSFETをPch及びNch動作できる構造としている。図1a及び図1bに示すように、MOSFET90は、ソース或いはドレインとなるP層31a、P層31b、N層32a、及びN層32bが設けられる。P層31a、P層31b、N層32a、及びN層32bは、周囲を埋め込み絶縁膜2で分離された活性領域素子領域AR1に設けられる。P層31a及びP層31bは、P型不純物が高濃度にドープされた半導体層である。N層32a及びN層32bは、N型不純物が高濃度にドープされた半導体層である。MOSFET90は、IC、LSI、SoCsystemonachipなどの半導体装置に適用される。P層31aは、活性領域素子領域AR1の図中左上端側に設けられる。P層31bは、活性領域素子領域AR1の図中右上端側に設けられる。N層32aは、活性領域素子領域AR1の図中左下端側に設けられる。N層32bは、活性領域素子領域AR1の図中右下端側に設けられる。P層31a及びP層31bは、PchMOSFETである第一のFETのソース或いはドレインとなる。N層32a及びN層32bは、NchMOSFETである第二のFETのソース或いはドレインとなる。MOSFET90はPchMOSトランジスタ及びNchMOSトランジスタ動作するFETである。P層31a及びN層32a上の絶縁膜には、コンタクトホールCH1が設けられる。電極材からなる第一の端子FP1は、コンタクトホールCH1を覆うように設けられ、P層31a及びN層32aに接続される。P層31b及びN層32b上の絶縁膜には、コンタクトホールCH2が設けられる。電極材からなる第二の端子SP1は、コンタクトホールCH2を覆うように設けられ、P層31b及びN層32bに接続される。P層31a及びN層32aとP層31b及びN層32bの間の基板3上には、ゲート絶縁膜を介してゲート電極GD1が設けられる。基板3は、アンドープ基板からなり、ボディ端子BP1に接続される。ゲート電極GD1上の絶縁膜には、コンタクトホールCH3が設けられる。電極材からなるゲート端子GP1は、コンタクトホールCH3を覆うように設けられ、ゲート電極GD1に接続される。PchMOSFETである第一のFETとNchMOSFETである第二のFETは、ゲート電極GD1及びボディ端子BP1を共有している。MOSFET90は、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧をそれぞれ適宜最適な値に設定することにより、PchMOSトランジスタ或いはNchMOSトランジスタ動作できる構造となっている。詳細は後述する。図2に示すように、活性領域素子領域AR1は、埋め込み絶縁膜2に対して突き出た四角柱構造を有する。ゲート電極GP1は、例えば馬蹄形形状を有する。ゲート電極GP1は、活性領域素子領域AR1の第一主面上面、第二主面上面に隣接する側面、及び第三主面上面に隣接する側面上に設けられる。MOSFET90は、SOI基板上に形成されたFINFETである。図3aに示すように、基板51は、積層される基板1、埋め込み絶縁膜2、及び基板3から構成される。活性領域素子領域AR1は、周囲の基板3がエッチングされて形成されたものである。活性領域素子領域AR1及び埋め込み絶縁膜2上には、ゲート絶縁膜5及びゲート電極膜6が積層形成される。ゲート電極膜6上には層間絶縁膜としての絶縁膜7が設けられる。ゲート電極膜6上の絶縁膜7は、エッチングされてコンタクトホールCH3が設けられる。コンタクトホールCH3及び絶縁膜7上には、コンタクトホールCH3を覆うようにゲート端子GP1となる配線材8が設けられる。基板3は、図示していないがボディコンタクトを介してボディ端子BP1に接続される。図3bに示すように、活性領域素子領域AR1の上部表面には、P層31b及びN層32bが設けられる。P層31b及びN層32b上には絶縁膜7が設けられる。P層31b及びN層32b上の絶縁膜7は、エッチングされてコンタクトホールCH2が設けられる。コンタクトホールCH2及び絶縁膜7上には、コンタクトホールCH2を覆うようにゲート端子GP1となる配線材8が設けられる。次に、高抵抗素子が付加された場合のMOSFETの動作について図4乃至10を参照して説明する。図4aはソース側に高抵抗素子が付加されたPchMOSFETのドレイン電流を説明する図である。図4bはドレイン側に高抵抗素子が付加されたPchMOSFETのドレイン電流を説明する図である。図4aに示すように、PchMOSFETでは、高電位側電源Vddに接続されるソース側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、ゲートとソース間の電位差が低下し、ソースからドレインに流れるドレイン電流が大幅に低下する。図4bに示すように、PchMOSFETでは、低電位側電源接地電位Vssに接続されるドレイン側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、ゲートとソース間の電位差は低下せず、ソースからドレインに流れるドレイン電流を所定の値に確保でき、大きなドレイン電流を流すことができる。図5aはドレイン側に高抵抗素子が付加されたNchMOSFETのドレイン電流を説明する図である。図5bはソース側に高抵抗素子が付加されたNchMOSFETのドレイン電流を説明する図である。図5aに示すように、NchMOSFETでは、高電位側電源Vddに接続されるドレイン側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、ゲートとソース間の電位差は低下せず、ドレインからソースに流れるドレイン電流を所定の値に確保でき、大きなドレイン電流を流すことができる。図5bに示すように、NchMOSFETでは、低電位側電源接地電位Vssに接続されるソース側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、ゲートとソース間の電位差が低下し、ドレインからソースに流れるドレイン電流が大幅に低下する。つまり、ソース側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、PchMOSFET及びNchMOSFETともドレイン電流が大幅に低下する。一方、ドレイン側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加された場合、PchMOSFET及びNchMOSFETとも大きなドレイン電流を流すことができる。図6はMOSFET90のドレイン電流が第一の端子から第二の端子に流れる場合を説明する図、図6aは第1の端子側に高抵抗素子が付加された場合を説明する図、図6bは第2の端子側に高抵抗素子が付加された場合を説明する図である。図6aに示すように、MOSFET90では、第二のFETであるNchMOSFETの第一の端子FP1側をドレイン、第二の端子SP1側をソースとし、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第二のFETであるNchMOSFETをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。図6bに示すように、MOSFET90では、第一のFETであるPchMOSFETの第一の端子FP1側をソース、第二の端子SP1側をドレインとし、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第一のFETであるPchMOSFETをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。図7はMOSFET90のドレイン電流が第2の端子から第1の端子に流れる場合を説明する図、図7aは第1の端子側に高抵抗素子が付加された場合を説明する図、図7bは第2の端子側に高抵抗素子が付加された場合を説明する図である。図7aに示すように、MOSFET90では、第一のFETであるPchMOSFETの第一の端子FP1側をドレイン、第二の端子SP1側をソースとし、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第一のFETであるPchMOSFETをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。図7bに示すように、MOSFET90では、第二のFETであるNchMOSFETを第一の端子FP1側をソース、第二の端子SP1側をドレインとし、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第二のFETであるNchMOSFETをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。MOSFET90の第一のFETであるPchMOSFETと第二のFETであるNchMOSFETの具体的選択方法について説明する。MOSFET90では、エンハンスメント型FET閾値電圧Vthがプラスの値になるように、まずゲート長寸法Lg、ゲート幅寸法Wg、ゲート絶縁膜5の材質及び膜厚言い換えると、等価SiO2換算膜厚EOT、ゲート電極膜6の膜質、基板3等を適宜選択する。例えば、ゲート長寸法Lgを30nm以下例えば、25nm、EOTを1nmに設定し、ゲート絶縁膜5にHfSiON、ゲート電極膜にTiN窒化チタンを用いる。図8はMOSFET90のPchMOSFETの動作を説明する図である。ここでは、基板電圧Vsub、ドレイン電圧Vd、及びソース電圧Vsを固定値に設定してゲート電圧Vgを可変させることによりPchMOSFETが動作する。図8に示すように、高電位側電源Vddの電圧を、例えば0.5Vから1.0Vの範囲に設定し、ゲート電圧が0ゼロVからVddの範囲に閾値電圧Vth1が設定されるように、基板電圧Vsubを0ゼロV、ドレイン電圧Vdを高電位側電源Vdd電圧、ソース電圧Vsを低電位側電源接地電位0ゼロVに設定している。この設定のとき、PchMOSFETのドレイン側に高抵抗成分が付加されてもドレイン電流は低下しない。図9はMOSFET90のNchMOSFETの動作を説明する図である。ここでは、基板電圧Vsub、ドレイン電圧Vd、及びソース電圧Vsを固定値に設定してゲート電圧Vgを可変させることによりNchMOSFETが動作する。図9に示すように、高電位側電源Vddの電圧を、例えば0.5Vから1.0Vの範囲に設定し、ゲート電圧が0ゼロVからVddの範囲に閾値電圧Vth2が設定されるように基板電圧Vsubを高電位側電源Vdd電圧、ドレイン電圧Vdを高電位側電源Vdd電圧、ソース電圧Vsを低電位側電源接地電位0ゼロVに設定している。この設定のとき、NchMOSFETのドレイン側に高抵抗成分が付加されてもドレイン電流は低下しない。図10はMOSFET90の動作条件を説明する図、図10aはMOSFET90のPchMOSFETの動作条件を説明する図、図10bはMOSFET90のNchMOSFETの動作条件を説明する図である。図10aに示すように、MOSFET90では、第一のFETであるPchMOSFETは、基板電圧Vsubを低電位側電源接地電位0ゼロV、ドレイン電圧Vdを高電位側電源Vdd電圧、ソース電圧Vsを低電位側電源接地電位0ゼロV、ゲート電圧Vgを低電位側電源接地電位0ゼロVに設定するとオンする。基板電圧Vsubを低電位側電源接地電位0ゼロV、ドレイン電圧Vdを高電位側電源Vdd電圧、ソース電圧Vsを低電位側電源接地電位0ゼロV、ゲート電圧Vgを高電位側電源Vdd電圧に設定するとオフする。図10bに示すように、MOSFET90では、第二のFETであるNchMOSFETは、基板電圧Vsubを高電位側電源Vdd電圧、ドレイン電圧Vdを高電位側電源Vdd電圧、ソース電圧Vsを低電位側電源接地電位0ゼロV、ゲート電圧Vgを高電位側電源Vdd電圧に設定するとオンする。基板電圧Vsubを高電位側電源Vdd電圧、ドレイン電圧Vdを高電位側電源Vdd電圧、ソース電圧Vsを低電位側電源接地電位0ゼロV、ゲート電圧Vgを低電位側電源接地電位0ゼロVに設定するとオフする。次に、MOSFET90の製造方法について図11乃至14を参照して説明する。図11aはMOSFET90の製造工程を示す平面図、図11bはMOSFET90の製造工程を示す断面図、図11cはMOSFET90の製造工程を示す模式斜視図、図12aはMOSFET90の製造工程を示す平面図、図12cはMOSFET90の製造工程を示す模式斜視図、図13aはMOSFET90の製造工程を示す平面図、図13cはMOSFET90の製造工程を示す模式斜視図、図14aはMOSFET90の製造工程を示す平面図、図14bはMOSFET90の製造工程を示す断面図である。なお、図11b、図14bは、図1aのA-A線に沿う断面部分に対応する。図11a、図11b、図11cに示すように、SOI基板51のアンドープシリコン基板である基板3をエッチングして周囲よりも突き出た四角柱形状を有する活性領域素子領域AR1を形成する。活性領域素子領域AR1の周囲は、埋め込み絶縁膜2が露呈される。活性領域素子領域AR1及び埋め込み絶縁膜2上にゲート絶縁膜5及びゲート電極膜6を積層形成する。ここで、ゲート絶縁膜5には、HfSiONを用いているが、代わりにSiO2、SiON、HfSiO2、HfO2、HfZrOx、或いはHfLaOxなどを用いてもよい。ゲート電極膜6には、TiNを用いているが、代わりに多結晶シリコン、アモルファスシリコン、TaC、TaN、或いはWNなどを用いてもよい。第一及び第二のFETは、シリコンチャネルにしているが、代わりにSiGeチャネル、InAsチャネル、或いはInGaAsチャネルにしてもよい。なお、ゲート絶縁膜5にHfSiONを用いた場合、MOSFET90をMISFET90と呼称してもよい。次に、図12a及び図12cに示すように、活性領域素子領域AR1の図中下部他端側をレジスト膜41で覆い、斜め方向から活性領域素子領域AR1の図中上部一端側に、P型不純物例えば、ボロンをイオン注入する。イオン注入後レジスト膜41を除去する。続いて、図13a及び図13cに示すように、活性領域素子領域AR1の図中上部一端側をレジスト膜42で覆い、斜め方向から活性領域素子領域AR1の図中下部他端側に、N型不純物例えば、リンをイオン注入する。イオン注入後レジスト膜42を除去する。ここでは、レジスト膜41をマスクとしてP型不純物をイオン注入し、レジスト膜42をマスクとしてN型不純物をイオン注入しているが、必ずしもこれに限定されるものではない。例えば、レジスト膜を用いずに選択的に不純物をイオン注入してもよい。次に、図14a及び図14bに示すように、イオン注入後、例えばRTArapidthermalannealing法を用いてイオン注入層を活性化してP層31a、P層31b、N層32a、及びN層32bを形成する。なお、RTA法の代わりに、レーザ照射や高温熱処理を用いてイオン注入層を活性化してもよい。ゲート電極膜6及び埋め込み絶縁膜2上に、例えばSiOC膜から構成される絶縁膜7を形成する。ゲート電極膜6上の絶縁膜7をエッチングして開口部コンタクトホールCH3を形成する。開口部コンタクトホールCH3及び絶縁膜7上に、開口部コンタクトホールCH3を電極材が覆うように形成する。これ以降は、周知の技術を用いて層間絶縁膜、ビア、表面保護膜などを形成してMOSFET90が完成する。上述したように、本実施形態の半導体装置及びその製造方法は、活性領域素子領域AR1表面に、P層31a、P層31b、N層32a、及びN層32bが設けられる。P層31a及びN層32aとP層31b及びN層32bの間の基板3上には、ゲート絶縁膜を介してゲート電極GD1が設けられる。P層31a及びN層32aは第一の端子FP1に接続される。P層31b及びN層32bは第二の端子SP1に接続される。P層31a、P層31bは、第一のFETであるPchMOSFETのソース或いはドレインとなる。N層32a、N層32bは、第二のFETであるNchMOSFETのソース或いはドレインとなる。MOSFET90は、周囲の基板3をエッチングして形成された活性領域素子領域AR1上に形成される。このため、第一の端子FP1或いは第二の端子SP1側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されても、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第一のFETであるPchMOSFET或いは第二のFETであるNchMOSFETを動作させることができるのでドレイン電流の低下を抑制することができる。したがって、MOSFET90が動作するときに、大きなドレイン電流を流すことができる。なお、本実施形態では、第一及び第二のFETは、1組配置形成しているが必ずしもこれに限定されるものではない。繰り返し複数配置形成してもよい。MOSFET90は、FINFETであるがプレーナ型FETでもよい。MOSFET90は、シングルゲート構造であるが、ダブルゲートやトリプルゲート構造にしてもよい。SOI基板51の基板3は、活性領域素子領域AR1以外の領域を除去しているが、活性領域素子領域AR1の周囲の基板3表面にトレンチアイソレーションSTIを設けてもよい。また、図15に示すようにアンドープシリコン基板である基板1を用い、周囲をトレンチアイソレーションSTI4で分離された活性領域素子領域AR1に形成されたMOSFET91にしてもよい。第二の実施形態次に、本発明の第二の実施形態に係る半導体装置について、図面を参照して説明する。図16はトンネルMOSFETを示す断面図である。図17はトンネルMOSFETを示す模式斜視図である。本実施形態では、トンネルMOSFETをPch及びNch動作できる構造としている。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図16に示すように、トンネルMOSFET100は、ソース或いはドレインとなるP層31a、P層31b、N層32a、及びN層32bが設けられる。P層31a、P層31b、N層32a、及びN層32bは、周囲を埋め込み絶縁膜2で分離された活性領域素子領域AR1に設けられる。トンネルMOSFET100は、第一の実施形態のMOSFETと比較してサブスレッショルドスロープゲート電圧に対するドレイン電流の傾きを改善でき、オン電流/オフ電流比の向上やオフ電流の低減を図ることができる。P層31aは、活性領域素子領域AR1の図中左下端側に設けられる。P層31bは、活性領域素子領域AR1の図中右上端側に設けられる。N層32aは、活性領域素子領域AR1の図中左上端側に設けられる。N層32bは、活性領域素子領域AR1の図中右下端側に設けられる。N層32a及びP層31bは、第一のNchトンネルMOSFET或いは第一のPchトンネルMOSFETのソース或いはドレインとなる。第一のNchトンネルMOSFETの場合、N層32aがドレイン、P層31bがソースとなる。第一のPchトンネルMOSFETの場合、P層31bがソース、N層32aがドレインとなる。P層31a及びN層32bは、第二のPchトンネルMOSFET或いは第二のNchトンネルMOSFETのソース或いはドレインとなる。第二のPchトンネルMOSFETの場合、P層31aがソース、N層32bがドレインとなる。第二のNchトンネルMOSFETの場合、N層32bがドレイン、P層31aがソースとなる。N層32a及びP層31a及び上の絶縁膜には、コンタクトホールCH1が設けられる。電極材からなる第一の端子FP1は、コンタクトホールCH1を覆うように設けられ、N層32a及びP層31aに接続される。P層31b及びN層32b上の絶縁膜には、コンタクトホールCH2が設けられる。電極材からなる第二の端子SP1は、コンタクトホールCH2を覆うように設けられ、P層31b及びN層32bに接続される。N層32a及びP層31aとP層31b及びN層32bの間の基板3上には、ゲート絶縁膜を介してゲート電極GD1が設けられる。基板3は、アンドープ基板からなり、ボディ端子BP1に接続される。ゲート電極GD1上の絶縁膜には、コンタクトホールCH3が設けられる。電極材からなるゲート端子GP1は、コンタクトホールCH3を覆うように設けられ、ゲート電極GD1に接続される。第一のNchトンネルMOSFET、第一のPchトンネルMOSFET、第二のPchトンネルMOSFET、及び第二のNchトンネルMOSFETは、ゲート電極GD1及びボディ端子BP1を共有している。トンネルMOSFET100は、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、PchトンネルMOSトランジスタ或いはNchトンネルMOSトランジスタ動作できる構造となっている。詳細は後述する。図17に示すように、活性領域素子領域AR1は、埋め込み絶縁膜2に対して突き出た四角柱構造を有する。ゲート電極GP1は、例えば馬蹄形形状を有する。ゲート電極GP1は、活性領域素子領域AR1の第一主面上面、第二主面上面に隣接する側面、及び第三主面上面に隣接する側面上に設けられる。トンネルMOSFET100は、SOI基板の埋め込み絶縁膜2上の基板3活性領域素子領域AR1に形成されたFINトンネルFETである。次に、高抵抗素子が付加された場合のトンネルMOSFETの動作について図18及び図19を参照して説明する。図18aはドレイン電流が第一の端子から第二の端子に流れ、第一の端子側に高抵抗素子が付加された場合のトンネルMOSFETの動作を説明する図である。図18bはドレイン電流が第一の端子から第二の端子に流れ、第二の端子側に高抵抗素子が付加された場合のトンネルMOSFETの動作を説明する図である。図18aに示すように、第一のNchトンネルMOSFETの第一の端子FP1側をドレイン、第二の端子SP1側をソースとし、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第一のNchトンネルMOSFETをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。第二のPchトンネルMOSFETはオフしている。図18bに示すように、第二のPchトンネルMOSFETの第一の端子FP1側をソース、第二の端子SP1側をドレインとし、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第二のPchトンネルMOSFETをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。第一のNchトンネルMOSFETはオフしている。図19aはドレイン電流が第二の端子から第一の端子に流れ、第一の端子側に高抵抗素子が付加された場合のトンネルMOSFETの動作を説明する図である。図19bはドレイン電流が第二の端子から第一の端子に流れ、第二の端子側に高抵抗素子が付加された場合のトンネルMOSFETの動作を説明する図である。図19aに示すように、第一のPchトンネルMOSFETの第一の端子FP1側をドレイン、第二の端子SP1側をソースとし、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第一のPchトンネルMOSFETをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。第二のNchトンネルMOSFETはオフしている。図19bに示すように、第二のNchトンネルMOSFETの第一の端子FP1側をソース、第二の端子SP1側をドレインとし、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第二のNchトンネルMOSFETをオン状態にすることができる。このとき、大きなドレイン電流を流すことができる。このとき、第一のPchトンネルMOSFETはオフしている。つまり、トンネルMOSFET100では、第一の端子FP1或いは第二の端子SP1側に高抵抗成分が付加されても、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、大きなドレイン電流を流すことができる。上述したように、本実施形態の半導体装置では、活性領域素子領域AR1表面に、P層31a、P層31b、N層32a、及びN層32bが設けられる。N層32a及びP層31aとP層31b及びN層32bの間の基板3上には、ゲート絶縁膜を介してゲート電極GD1が設けられる。N層32a及びP層31aは第一の端子FP1に接続される。P層31b及びN層32bは第二の端子SP1に接続される。N層32a、P層31bは、第一のNchトンネルMOSFET及び第一のPchトンネルMOSFETのソース或いはドレインとなる。P層31a、N層32bは第二のNchトンネルMOSFET及び第二のPchトンネルMOSFETのソース或いはドレインとなる。トンネルMOSFET100は、基板3の表面をエッチングして形成された活性領域素子領域AR1上に形成される。このため、第一の端子FP1或いは第二の端子SP1側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されても、第一の端子FP1、第二の端子SP1、ゲート端子GP1、及びボディ端子BP1に印加する電圧を適宜最適な値に設定することにより、第一のNchトンネルMOSFET、第一のPchトンネルMOSFET、第二のNchトンネルMOSFET、第二のPchトンネルMOSFETのいずれかを動作させることができるのでドレイン電流の低下を抑制することができる。したがって、トンネルMOSFET100が動作するときに、大きなドレイン電流を流すことができる。第三の実施形態次に、本発明の第三の実施形態に係る半導体装置について、図面を参照して説明する。図20は半導体装置を示す回路図である。本実施形態では、SRAMセルにPch/Nch動作できるMOSFETを用いている。図20に示すように、半導体装置は、制御部60、SRAMセル200が設けられる。半導体装置は、SRAMを有するメモリLSIである。SRAMセル200は、SARMにマトリックス状に複数配置される。SRAMセル200は、記憶部61、制御トランジスタ62、及び制御トランジスタ63が設けられる。制御トランジスタ62及び制御トランジスタ63は、第一の実施形態のMOSFET90と同様な構造を有し、同様な動作をする。なお、代わりに第二の実施形態のトンネルMOSFET100を用いてもよい。制御部60は、ビット線BL、ビット線BLb、ワード線WL、ワード線WLb、サブストレート線SL、サブストレート線Slbに接続され、SRAMセル200の書き込み、読み出し、消去などの動作を制御する信号を生成する。記憶部61は、ノードN1とノードN2の間に設けられ、情報を記憶する。記憶部61は、インバータINV1、インバータINV2が設けられる。インバータINV1は、入力側がノードN1に接続され、出力側がノードN2に接続される。インバータINV2は、入力側がノードN2に接続され、出力側がノードN1に接続される。制御トランジスタ62は、ビット線BLとノードN1の間に設けられる。制御トランジスタ62は、書き込み、読み出し、消去などのときに動作する。第一の端子FP1はビット線BLに接続される。第二の端子SP1はノードN1に接続される。ゲート端子GP1はワード線WLに接続される。ボディ端子BP1はサブストレート線SLに接続される。制御トランジスタ62は、第一の端子FP1或いは第二の端子SP1側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されても、ビット線BL側或いはノードN1側に大きなドレイン電流を流すことができる。このため、制御トランジスタ62は、動作特性が劣化しないSRAMセル200の動作マージンが低下しない。制御トランジスタ63は、ビット線BLbとノードN2の間に設けられる。制御トランジスタ63は、書き込み、読み出し、消去などのときに動作する。第一の端子FP1はビット線BLbに接続される。第二の端子SP1はノードN2に接続される。ゲート端子GP1はワード線WLbに接続される。ボディ端子BP1はサブストレート線SLbに接続される。制御トランジスタ63は、第一の端子FP1或いは第二の端子SP1側に高抵抗素子や寄生高抵抗などの高抵抗成分が付加されても、ビット線BLb側或いはノードN2側に大きなドレイン電流を流すことができる。このため、制御トランジスタ63は、動作特性が劣化しないSRAMセル200の動作マージンが低下しない。上述したように、本実施形態の半導体装置では、制御部60、SRAMセル200が設けられる。SRAMセル200は、記憶部61、制御トランジスタ62、及び制御トランジスタ63が設けられる。制御トランジスタ62及び制御トランジスタ63は、第一の実施形態のMOSFET90と同様な構造を有し、同様な動作をする。このため、ビット線BL或いはノードN1側に高抵抗成分が付加、ビット線BLb或いはノードN2側に高抵抗成分が付加されてもSRAMセル200の動作マージンの低下を抑制することができる。なお、実施形態では、ゲート電極膜6を有するMOSFETに適用しているがJ-FETjunctionFET、MESFET、ゲートにカーボンナノワイヤを用いたMOSFETなどに適用してもよい。第三の実施形態ではSRAMに適用しているが、MRAMmagneticrandomaccessmemory、スイッチなどに適用することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1アンドープSOI基板と、前記アンドープSOI基板表面に設けられ、P型の第一のソース及びドレインの一方と、前記アンドープSOI基板表面に設けられ、前記第一のソース及びドレインの他方と、前記アンドープSOI基板表面に設けられ、前記第一のソース及びドレインの一方に隣接配置されるN型の第二のソース及びドレインの一方と、前記アンドープSOI基板表面に設けられ、前記第一のソース及びドレインの他方に隣接配置される前記第二のソース及びドレインの他方と、前記第一及び第二のソース及びドレインの一方と前記第一及び第二のソース及びドレインの他方の間の前記アンドープSOI基板表面上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜とを具備し、前記第一のソース及びドレインと前記ゲート電極膜はPchFETを構成し、前記第二のソース及びドレインと前記ゲート電極膜はNchFETを構成する半導体装置。付記2前記第一のソース及びドレインの一方と前記第二のソース及びドレインの一方は第一の端子に接続され、前記第一のソース及びドレインの他方と前記第二のソース及びドレインの他方は第二の端子に接続される付記1に記載の半導体装置。付記3前記PchFET及び前記NchFETは、FINFETである付記1又は2に記載の半導体装置。付記4前記Pch及びNchFETのチャネルは、シリコンチャネル、SiGeチャネル、InAsチャネル、或いはInGaAsチャネルである付記1乃至3のいずれかに記載の半導体装置。付記5前記Pch及びNchFETは、繰り返し複数配置される付記1乃至4のいずれかに記載の半導体装置。付記6前記ゲート絶縁膜は、SiO2、SiON、HfSiO2、HfSiON、HfO2、HfZrOx、或いはHfLaOxから構成される付記1乃至5のいずれかに記載の半導体装置。付記7前記ゲート電極膜は、多結晶シリコン、アモルファスシリコン、TiN、TaC、TaN、或いはWNから構成される付記1乃至6のいずれかに記載の半導体装置。付記8前記Pch及びNchFETは、プレーナ型FETである付記1乃至7のいずれかに記載の半導体装置。