タイミングコントローラとソースドライバの間のデータ伝送方法において、a前記タイミングコントローラと前記ソースドライバの間のクロックを同期化させるクロックトレーニングClockTrainingステップ、前記ソースドライバの構成を設定するための制御開始パケットCTR_START、制御パケットCTR1、CTR2及びデータ開始パケットDATA_STARTを順に伝送するステップ及びデータパケットRGBDATAを伝送するステップを一周期として含む一般モードで伝送するステップ;b前記一般モードで前記制御開始パケット及び前記データ開始パケットの論理状態を変更して第1乃至第2ビットエラー率テストBitErrorRateTest:BERTパケットで伝送するBERT準備モードで伝送するステップ;c前記BERT準備モードで前記第1ビットエラー率テストパケットにより前記制御パケットが無視され、前記第2ビットエラー率テストパケットにより前記データパケットの代りに擬似ランダム2進法シーケンスPseudoRandomBinarySequence:PRBSを伝送するBERT作動モードで伝送するステップ;及びd前記擬似ランダム2進法シーケンスと前記ソースドライバ内部に設定されたビット列とを比較してビットエラー率biterrorrateを感知するステップを含むことを特徴とするビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。e前記ビットエラー率を表示パネルに表示するステップをさらに含むことを特徴とする請求項1に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。前記bステップが少なくても1回以上連続して繰り返された後、前記cステップによりBERT作動モードで伝送されることを特徴とする請求項1に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。前記dステップは、伝送される擬似ランダム2進法シーケンスと前記ソースドライバ内部の設定されたビット列の間に所定の規則を設定した後、伝送された擬似ランダム2進法シーケンスと前記ビット列の間に前記所定の規則の変化の有無でビットエラー率を感知することを特徴とする請求項1に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。前記第1ビットエラー率テストパケットは、次のパケットが制御パケットであることを知らせる制御開始ビットと余分の予備ビットを含む前記制御開始パケットで、前記制御開始ビットの論理状態を他の論理状態に変更し、前記予備ビットのうち一部を前記BERT作動モードを制御するためのビットとして活用することを特徴とする請求項1に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。前記BERT作動モードを制御するためのビットは、前記擬似ランダム2進法シーケンスと前記ソースドライバ内部に設定されたビット列を一致させるリセットビットDSRSTBITと前記擬似ランダム2進法シーケンスの伝送可否を決定するイネーブルビットDSENBITを含むことを特徴とする請求項5に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。前記リセットビットが第1論理状態である場合、前記擬似ランダム2進法シーケンスと前記ソースドライバ内部に設定されたビット列が一致することを特徴とする請求項6に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。前記イネーブルビットが第2論理状態である場合、次の周期に前記擬似ランダム2進法シーケンスが前記ソースドライバに伝送され、第3論理状態である場合、次の周期に前記擬似ランダム2進法シーケンスの伝送が保留holdingされることを特徴とする請求項7に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。前記第2ビットエラー率テストパケットは、次がデータパケットであることを知らせるデータ開始ビットと余分の予備ビットを含む前記データ開始パケットで、前記データ開始ビットの論理状態を他の論理状態に変更し、前記予備ビットのうち一部は前記第1ビットエラー率テストパケットにより無視された制御パケットの代わりに前記ソースドライバの構成を設定するビットとして活用することを特徴とする請求項1に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。タイミングコントローラとソースドライバの間のデータ伝送装置において、前記タイミングコントローラは、外部から入力されるデータ信号を処理して出力するデータ処理部と、第1ビット列を出力する第1線形帰還シフトレジスタLinearFeedbackShiftRegister:LFSRと、前記第1ビット列とビットのすべてが1であるビット列を排他的論理和して擬似ランダム2進法シーケンスを出力する第1XORゲートと、前記擬似ランダム2進法シーケンスと前記データ信号のうち一つを選択してデータ信号伝送線に伝送するマックスMUXと、を含み、前記ソースドライバは、第2ビット列を出力する第2線形帰還シフトレジスタと、前記第2ビット列と前記擬似ランダム2進法シーケンスを排他的論理和して出力する第2XORゲートと、を含むことを特徴とするビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。前記第1乃至第2線形帰還シフトレジスタは24ビットで構成されたビット列を出力することを特徴とする請求項10に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。前記第1乃至第2線形帰還シフトレジスタの特性多項式が下記式、X24X9X5X21数式1、で表されることを特徴とする請求項11に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。前記第1乃至第2線形帰還シフトレジスタはイネーブル信号DSENに応じてそれぞれ前記第1乃至第2ビット列を出力し、リセット信号DSRSTに応じてビットのすべてが1であるビット列を出力することを特徴とする請求項10に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。前記ソースドライバは、前記タイミングコントローラから伝送された擬似ランダム2進法シーケンスと前記ソースドライバに設定されたビット列とを比較してビットエラーが感知された場合にカウントするエラーカウンタをさらに含むことを特徴とする請求項10に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。前記エラーカウンタは、伝送される擬似ランダム2進法シーケンスと前記第2ビット列の間に所定の規則を設定した後、伝送された擬似ランダム2進法シーケンスと前記第2ビット列の間に前記所定の規則の変化があった場合カウントすることを特徴とする請求項14に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。前記エラーカウンタの出力値を表示パネルに表示することを特徴とする請求項15に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。本発明が解決しようとする技術的課題は、タイミングコントローラとソースドライバの間の伝送路にビットエラー率を感知できるビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置を提供することである。前記技術的課題を達成するための本発明の一実施形態によるビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法は、a前記タイミングコントローラと前記ソースドライバの間のクロックを同期化させるクロックトレーニングステップ、前記ソースドライバの構成を設定するための制御開始パケットCTR_START、制御パケットCTR1、CTR2及びデータ開始パケットDATA_STARTを順に伝送するステップ及びデータパケットRGBDATAを伝送するステップを一周期として含む一般モードで伝送するステップ、b前記一般モードで前記制御開始パケット及び前記データ開始パケットの論理状態を変更して第1乃至第2ビットエラー率テストパケットで伝送するBERT準備モードで伝送するステップ、c前記BERT準備モードで前記第1ビットエラー率テストパケットにより前記制御パケットが無視され、前記第2ビットエラー率テストパケットにより前記データパケットの代りに擬似ランダム2進法シーケンスPseudoRandomBinarySequence:PRBSを伝送するBERT作動モードで伝送するステップ及びd前記擬似ランダム2進法シーケンスと前記ソースドライバ内部の設定されたビット列とを比較してビットエラー率biterrorrateを感知するステップを含むことを特徴とする。ここに前記ビットエラー率を表示パネルに表示するステップをさらに含むことができる。好ましくは、前記bステップが少なくても1回以上連続して繰り返された後、前記cステップによりBERT作動モードで伝送される。また、前記技術的課題を達成するための本発明の一実施形態によるビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置は、前記タイミングコントローラは外部から入力されるデータ信号を処理して出力するデータ処理部と、第1ビット列を出力する第1線形帰還シフトレジスタLinearFeedbackShiftRegister:LFSRと、前記第1ビット列とビットのすべてが1であるビット列を排他的論理和して擬似ランダム2進法シーケンスを出力する第1XORゲートと、前記擬似ランダム2進法シーケンスと前記データ信号のうち一つを選択してデータ信号伝送線に伝送するマックスMUXを含み、前記ソースドライバは、第2ビット列を出力する第2線形帰還シフトレジスタと、前記第2ビット列と前記擬似ランダム2進法シーケンスを排他的論理和して出力する第2XORゲートと、を含むことを特徴とする。ここに、前記タイミングコントローラから伝送された擬似ランダム2進法シーケンスと前記ソースドライバに設定されたビット列とを比較してビットエラーが感知された場合にカウントするエラーカウンタをさらに含むことができる。好ましくは、前記第1乃至第2線形帰還シフトレジスタは24ビットで構成されたビット列を出力する。本発明は、ソースドライバに設定されたビット列とタイミングコントローラから伝送された擬似ランダム2進法シーケンスとを数秒の間に比較することによりビットエラー率をリアルタイム感知できる長所がある。また、本発明は、タイミングコントローラとソースドライバの間に既存の伝送プロトコル及びデータフォーマットをそのまま用いてビットエラー率を感知しこれをリアルタイムに表示把握できる長所がある。以下、本発明の具体的な実施形態を図面を参照して詳細に説明する。図3は、本発明の一実施形態によるBERT機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法を説明するための図である。図3を参照すると、本発明の一実施形態によるBERT機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法は、一般モードNormalmodeで伝送するステップS110、BERT準備モードで伝送するステップS120、BERT作動モードBERTOperationmodeで伝送するステップS130及びビットエラー率を感知するステップS140を含む。ここに、前記ビットエラー率を表示パネルに表示するステップをさらに含むことができる。一般モードで伝送するステップS110は、タイミングコントローラとソースドライバの間のクロックを同期化させるクロックトレーニングステップ、ソースドライバの構成を設定する制御開始パケット、制御パケット及びデータ開始パケットを順に伝送するステップ及びデータパケットを伝送するステップを一周期として含む。一般モードで伝送するステップS110は、従来のタイミングコントローラとソースドライバの間にデータを伝送するためのプロトコルに基づいて動作する。ただし、これは一実施形態に過ぎず、本発明の属する技術分野における通常の知識を持つ者であれば、誰でも本発明の技術的思想の範囲から逸脱しない範囲内で多様な変更が可能である。BERT準備モードで伝送するステップS120は、前記一般モードで前記制御開始パケット及び前記データ開始パケットの論理状態を変更して第1乃至第2BERTパケットで伝送する。BERT作動モードで伝送するステップS130は、前記BERT準備モードで前記第1BERTパケットにより前記制御パケットが無視され、前記第2BERTパケットにより前記データパケットの代りに擬似ランダム2進法シーケンスパターンを伝送する。ここで、BERT作動モードで伝送するステップS130は、少なくともBERT準備モードで伝送するステップS120が1回以上連続して繰り返された場合に進入する。好ましくは、信頼性の確保のためにBERT準備モードで伝送するステップS120が少なくても3回以上連続して繰り返された場合にBERT作動モードで伝送するステップS130に進入する。下記表3と表4は、本発明の一実施形態による第1BERTパケットと第2BERTパケットのビット構成をそれぞれ定義したものである。表3を参照すると、第1BERTパケットは既存の制御開始パケットで制御開始ビット2~7ビットの論理状態であるHLHLHLをLLLLLLに変更し、予備ビット8~25ビットのうち一部をBERT作動モードを制御するためのビットとして活用する。本実施形態で第1BERTパケットは既存の制御開始パケットで制御開始ビット2~7ビットの論理状態であるHLHLHLをLLLLLLに変更した場合を例示したが、これに限定されず、既存の制御開始パケットで制御開始ビットの論理状態と区別可能な他の論理状態に変更され得る。BERT作動モードを制御するためのビットの一例は前記タイミングコントローラから伝送されるPRBSパターンと前記ソースドライバにビット列を一致させるリセットビットDSRSTBITとPRBSパターンの伝送を決定するイネーブルビットDSENBITがある。すなわち、前記リセットビットが第1論理状態である場合、前記擬似ランダム2進法シーケンスと前記ソースドライバ内部に設定されたビット列が一致する。そして、前記イネーブルビットが第2論理状態である場合、次の周期に前記擬似ランダム2進法シーケンスが前記ソースドライバに伝送され、第3論理状態である場合、次の周期に前記擬似ランダム2進法シーケンスの伝送が保留holdingされる。好ましくは、第2論理状態と第3論理状態は区別可能であるべきである。例えば、前記リセットビットDSRSTBITが3ビットからなり、論理状態がHHHである場合は前記タイミングコントローラから伝送されるPRBSパターンと前記ソースドライバに設定されたビット列が一致する。また、前記イネーブルビットDSENBITも3ビットからなり、論理状態がHHHである場合は次の周期にPRBSパターンが伝送され、論理状態がLLLである場合は次の周期にPRBSパターンの伝送が保留される。表4を参照すると、前記第2BERTパケットは既存のデータ開始パケットでデータ開始ビット2~7ビットの論理状態であるLHLHLHをLLLHHHに変更し、予備ビット8~25ビットのうち一部を第1BERTパケットにより無視された制御パケットの代わりに前記ソースドライバの構成を設定するビットPOL、RXC、EQ1、EQ2、CLR/HLDbとして活用する。本実施形態で第2BERTパケットは既存のデータ開始パケットでデータ開始ビット2~7ビットの論理状態であるLHLHLHをLLLHHHに変更した場合を例示したが、これに限定されず、既存のデータ開始パケットでデータ開始ビットの論理状態と区別可能な他の論理状態に変更できる。ビットエラー率を感知するステップS140は、前記タイミングコントローラから伝送されたPRBSパターンと前記ソースドライバ内部の設定されたビット列を比較して伝送路のエラー率を感知する。本発明の一例は伝送されるPRBSパターンと前記ソースドライバ内部の設定されたビット列の間に所定の規則を設定した後、伝送されたPRBSパターンと前記ビット列の間に前記所定の規則が変更されたかを調べる。そして、前記ビットエラー率を表示パネルに表示するステップは、前記ビットエラー率を表示パネルに表示することによってリアルタイムにこれを把握できるようにする。図4及び図5は、本発明の一実施形態によるBERT機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法のうちBERT作動モードの開始を説明するための図である。図4及び図5を参照すると、本発明の一実施形態によるBERT作動モード開始は、クロックトレーニングを実施するステップIP-Iと、制御開始パケット、制御パケット及びデータ開始パケットを伝送するステップIIP-IIと、データパケットを伝送するステップIIIP-IIIと、を一周期として含む一般モードで、ステップIIの制御開始パケットとデータ開始パケットの論理状態を変更して第1乃至第2BERTパケットで伝送する。好ましくは、制御開始パケットの制御開始ビットとデータ開始パケットのデータ開始ビットの論理状態を変更する。例えば、前記制御開始ビットの論理状態をLLLLLLに変更し、前記データ開始ビットの論理状態をLLLHHHに変更する。また、制御開始パケットの予備ビット8~25ビットのうち一部は前記タイミングコントローラから伝送される擬似ランダム2進法シーケンスと前記ソースドライバに設定された擬似ランダム2進法シーケンスを一致させるリセットビットと擬似ランダム2進法シーケンス伝送を決定するイネーブルビットとして活用する。同様に、データ開始パケットの予備ビット8~25ビットのうち一部は第1BERTパケットにより無視された制御パケットの代わりに前記ソースドライバの構成を設定するビットPOL、RXC、EQ1、EQ2、CLR/HLDbとして活用する。本発明の一実施形態は第1乃至第2BERTパケットが少なくとも連続して3回繰り返された場合、BERT作動モードに切り替えられて伝送する。BERT作動モードでは第1BERTパケットによりステップIIP-IIの制御パケットが無視され、第2BERTパケットによりステップIIIP-IIIのデータパケットの代わりにPRBSパターンが伝送される。また、BERT作動モードではソースドライバ内部に設定されたビット列と前記タイミングコントローラから伝送されたPRBSパターンとを比較してビットエラー率を感知するステップと、前記感知されたビットエラー率を表示パネルに表示するステップと、をさらに含むことができる。図6及び図7は、本発明の一実施形態によるBERT機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法のうちBERT作動モードの終了を説明するための図である。図6及び図7を参照すると、本発明の一実施形態によるBERT作動モードの終了は、クロックトレーニングを実施するステップIP-Iと、第1BERTパケット及び第2BERTパケットを伝送するステップIIP-IIと、PRBSパターンを伝送するステップIIIP-IIIと、を一周期として含むBERT作動モードで、ステップIIの第1BERTパケット及び第2BERTパケットの論理状態を一般モードの論理状態に戻す。その結果、次の周期からは制御開始パケットにより制御パケットは再び認識され、データ開始パケットによりPRBSパターンの代わりに画素データRGBデータが伝送される。好ましくは、第1BERTパケットの第1BERTビットと第2BERTパケットの第2BERTビットの論理状態を変更する。例えば、前記第1BERTビットの論理状態をHLHLHLに変更し、前記第2BERTビットの論理状態をLHLHLHに変更する。図8は、本発明の一実施形態によるBERT機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置を説明するための図である。図8を参照すると、本発明の一実施形態によるBERT機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置100はタイミングコントローラ110、ソースドライバ120及びデータ信号伝送線130を含む。本発明の一実施形態によるタイミングコントローラとソースドライバの間のデータ伝送装置100は、データ信号伝送線のエラー率を感知するためのBERT機能が追加される。このために、本発明の一実施形態によるタイミングコントローラ110は外部から入力されるデータ信号、クロック信号などを受信して伝送するだけでなく、データ信号伝送線にエラーが存在するか否かを判断するためのPRBSパターンも伝送できる。そして、ソースドライバ120は前記データ信号だけでなく前記PRBSパターンをも受信し、これを内部に設定されたビット列と比較してエラー率を感知する。また、感知されたエラー率をリアルタイムに表示パネルディスプレイに表示できる。そして、データ信号伝送線130はポイントツーポイント方式で連結されることが好ましいが、本発明の実施形態がここに限定されないことは無論である。図9は、本発明の一実施形態によるBERT機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置のうちタイミングコントローラの細部構成図である。図9を参照すると、本発明の一実施形態によるタイミングコントローラ110は、データ処理部111、第1線形帰還シフトレジスタ以下、LFSRと称する112、第1XORゲート113及びマックスMUX114を含む。データ処理部111は外部から入力されるデータ信号を処理して出力し、第1LFSR112は第1ビット列を出力し、第1XORゲート113は前記第1ビット列とビットのすべてが1であるビット列を排他的論理和してPRBSパターンを出力する。最後にマックス114は前記PRBSパターンと前記データ信号のうち一つを選択してデータ信号伝送線に伝送する。ここで、LFSRはシフトレジスタの一種であり、レジスタに入力される値が以前の状態値の線形関数で計算される構造を持つ。上述したLFSRに関する技術はデジタル通信及び信号処理分野で、本願出願前に公知であって多様に実施されているので、その動作に対する詳細な説明は省略する。本発明の一実施形態によるLFSRは液晶表示装置が8ビットカラーモードで動作する場合は24ビットで構成されたビット列を出力し、特性多項式は下記式で表される。X24X9X5X21数式1また、本発明の一実施形態によるLFSRは同じサイズでデータ信号の間に埋め込まれたクロック信号EPIWordCLKに応答し、イネーブル信号DSENが印加された場合は前記第1ビット列を出力し、リセット信号DSRSTが印加された場合はビットのすべてが1であるビット列を出力する。前記LFSRは本発明に係る一実施形態に過ぎず、本発明の属する技術分野における通常の知識を持つ者であれば、誰でも本発明の技術的思想の範囲から逸脱しない範囲内で多様な変形及び摸倣が可能であることは明白な事実である。図10は、本発明の一実施形態によるBERT機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置のうちソースドライバの細部構成図である。図10を参照すると、本発明の一実施形態によるソースドライバ120は、第2LFSR121及び第2XORゲート122を含む。ここにタイミングコントローラ110から伝送されたPRBSパターンとソースドライバ120に設定されたビット列を比較してビットエラーが感知された場合にカウントするエラーカウンタ123をさらに含むことができる。また、前記エラーカウンタの出力を表示パネルディスプレイパネルに表示してリアルタイムにデータ信号伝送線のエラー率を把握できるように構成することができる。本発明の一実施形態による第2LFSR121は第2ビット列を出力し、第2XORゲート122は前記第2ビット列と前記タイミングコントローラ110から伝送されるPRBSパターンを排他的論理和して出力する。好ましくは、第2LFSR121は第1LFSR112と同じビット列を出力し、その特性方程式も同じである。また、エラーカウンタ123は、伝送されるPRBSパターンと前記第2ビット列の間に所定の規則を設定した後、伝送された擬似ランダム2進法シーケンスと前記第2ビット列の間に前記所定の規則の変化があった場合はカウントする。ここで、PRBSパターンが第1LFSR112による第1ビット列であることもあるが、本発明の一実施形態は第1XORゲート113を介して24ビットがすべて1であるビット列と排他的論理和して生成する。したがって、第2LFSR121の第2ビット列は前記PRBSパターンとはすべてのビットが反転された形であるので、もしデータ信号伝送線130でビットエラーがない場合、前記第2XORゲート122で出力されるビット列はすべて1になる。これは本発明の一実施形態に過ぎず、当業者ならば本発明の技術的思想の範囲から逸脱しない範囲内で多様な変形が可能である。以上、本発明の技術思想を添付図面を参照しながら説明したが、これは本発明の好ましい実施形態を例示的に説明したものであって、本発明を限定するものではない。また、本発明の属する技術分野における通常の知識を有する者であれば、誰もが本発明の技術思想の範囲から逸脱しない範囲内で多様な変形および模倣が可能であることは明白な事実である。