"第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる堆積可能なアッド‐オン層形成方法。第一ドーピング層が露出するように第一ドーピング層を配置した側に対向する取り外し層の側の第一基板の一部を除去することから更になる請求項1の方法。第一ドーピング層の露出部分上に第三の電導性ブランケット層を形成することから更になる請求項2の方法。第三の電導性ブランケット層の一部をエッチングし、これにより下にある多くのドーピング領域の表面を露出させ、第三の電導性ブランケット層の非エッチング部分によりマスクされない多くのドーピング層の露出部分をエッチングし、これにより多くの個別ドープされたスタック構造を形成し、そして個別ドープされたスタック構造によりマスクされない第一電導性ブランケット層の部分を露出することから更になる請求項3の方法。誘電材料の第一層が第三のドープされたスタック層、及び各個別ドープされたスタックの中間ドーピング層の一部を取り囲むように、そして中間ドーピング層の最低一部が露出されるように個別ドープされたスタック構造の間に誘電材料の第一層を配置し、多くの個別ドープされたスタック構造の最低一つの露出中間ドーピング層へ電気的に接続される最低一つの電導ラインを形成することから更になる請求項4の方法。第一層の誘電材料上に第二層の誘電材料を配置することから更になる請求項5の方法。最低一つのドープされたスタック構造の最低一部の周りにゲート誘電層を形成し、そしてゲート誘電層の最低一部に隣接してゲート電極を形成することから更になる、請求項4の方法。しかし上に述べたレーザー再結晶およびエピタキシャル処理は共に多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点を有し、そして更にこの方法で形成された単結晶半導体層は多くの欠点を有し、従ってこれらの方法は広くは使用されない。簡単には、多くの垂直方向の半導体装置は電気装置そしてまたは相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は互いに物理的に分離し、従って同一半導体本体内又は半導体基板内には配置されない。この発明の一つの側面において、多くの垂直方向の半導体装置は、基板への取り付けに続いて個別のドープされたスタック構造を生成するためにエッチングされるいくつかのドープされた半導体領域を含む薄い層として分離して作られた基板へ付加される。この発明の他の実施例では、多くの垂直方向の半導体装置が分離して作られた基板への取り付けに先立ち製作される。この発明の別の側面では、ドープされたスタック構造は、これに限定しないがダイオード、キャパシタ、n型MOSFET、p型MOSFET、バイポーラトランジスタ、及び浮遊ゲートトランジスタを含む広い範囲の半導体装置のベースを形成する。この発明の別の側面では、強誘電体メモリー装置、強磁性体メモリー装置、カルコニゲド位相変更装置、及び同様の構造が分離して作られる基板と結合して使用されるため堆積できるアッド‐オン層に形成される。この発明のまだ更なる側面で、堆積できるアッド‐オン層は最低一層の電気的相互接続ラインを含む。この発明による三次元ICを図2に示す。この発明の実施例は装置集積技術を提供する。ここで一つの実施例、実施例又は同様の語句への言及は実施例に関連して述べられる特別な特徴、構造、動作、又は特徴がこの発明の最低一つの実施例に含まれることを意味する。こうしてここでこのような慣用句又は語句の出現は全てが必ずしも同じ実施例に言及している訳ではない。さらに色々な特別の特徴、構造、動作、又は特徴は一つ以上の実施例で適切な方法で結合される。専門用語ASICは特殊な集積回路の応用を意味する。SoCはチップ上のシステムを意味し、SoCsはSoCの複数形を意味する。SoCはASICであってもよいが、必ずしもそうである必要はない。ASICはSoCであってもよいが、必ずしもそうである必要はない。ここで使用されるバックバイアスという表現は、電界効果トランジスタFETの基板、又は本体へ加えられる電圧を意味する。バックバイアスは代わって基板バイアス又は逆バイアスを意味する。電導型という表現は半導体製造業界ではよく知られている。電導型は一般にn型及びp型を意味する。ドナー型不純物をドープされる半導体領域はn型領域を形成する。アクセプタ型不純物をドープされる半導体領域はp型領域を形成する。チップ、半導体装置、集積回路、LSI装置、モノリシック集積回路、ASIC、SoC、マイクロエレクトロニック装置と云う言葉、及び同様の表現はこの業界では時々同じ意味で使用される。マイクロエレクトロニック装置はその他を包含し、最も広い言葉と考えられる。これらのマイクロエレクトロニック装置に関し、信号は一般に物理的な電導接続を経由してこれらと他の回路素子の間で結合される。接続点は時には入力、出力、端子、ライン、ピン、パッド、ポート、インターフェース、又は同様の変形体又は結合体と呼ぶ。ここで使用される装置と言う言葉は、電圧が異なる特徴を有する一つ以上の回路素子を云う。装置はこれに限定されないが、FETn型及びp型ダイオード及びバラクターを含む。垂直方向装置という表現は、それらの装置を通って流れる電流がベース基板へほぼ垂直であるようなベース基板に対しての方向を有する装置を意味する。ここで使用されるFETは金属酸化膜半導体電界効果トランジスタMOSFETを意味する。これらのトランジスタは絶縁ゲート電界効果トランジスタIGFETとしても知られる。FETは一般にゲート、ソース、ドレーンを有する3端子装置として記述される。FETは更に、FET本体を考慮する場合、4端子装置として記述される。ソース及びドレーン端子はFETの端子を意味し、その間に導通がゲート端子へ加えられる電圧から発生する電界の影響下での半導体表面の反転に続き、電界の影響下で起こる。頭文字SOIは一般に絶縁体上珪素を意味する。この分野の専門家が認識するように、SOI層は色々な方法で形成することができる。他の記述がなければ、SOI層はここでは三次元スタックがSOI層および先に作られたウエハー又は同様の型の基板から形成されるように、別の先に作られたウエハー又は同様の型の基板へ壁開し、そして結合することができる半導体ウエハーの比較的薄い単結晶部分を意味する。この文脈でSOI層はそれ自身が最低装置そして/または相互接続を含み、そして既に装置そして/又は相互接続を含む半導体基板への接合に適する、取り付け層又は堆積可能なアッド‐オン構造として考えられる。堆積可能なアッド‐オン層として、単結晶層は互いに垂直に隣り合った一つ以上のドープ領域を有するようにドープされる。この開示目的のため、ドープされた領域は、p型およびn型領域は勿論のこと固有領域を含む。個別の半導体構造はそれらの構造を電気的に絶縁するためドープされたスタックの一部を通してエッチングすることにより形成される。このような個別構造の間のスペースは、そこにギャップまたは間隔を持たずに層を再形成するように誘電材料にて充填し、これにより機械的安定性を提供し、そして付加的な堆積層を支持する。ここで使用される三次元ICという表現は、装置そして/またはその上に作られる相互接続構造を有する半導体基板、及び又装置そして/又は相互接続を有する最低一つのSOI層を含み、ここで半導体基板及びSOI層は堆積され、そして互いに接合されるところの三次元集積回路を意味する。米国特許6、600、173、米国特許5、563、084、及び米国特許6、355、501の開示は、堆積する個別に作動するICを含む圧縮技術としての三次元ICの形成を示す。しかしこの発明の実施例は個別に作動するICを使用せず、むしろ図2に示すように層転移の前の装置形成なしに、接合SOI技術及び薄い単結晶半導体層124を使用して、装置組み立て技術を提供する。単結晶半導体層124はSOI技術により形成されるため、それはここでは単にSOIを意味する。図3の半導体層104を含む薄いフィルムの意味はp型、n型又はi固有型のような拡散層、及び誘電層又は金属層のような物理的に区分できる層を含む薄膜単結晶半導体層である。図5の非多装置形成半導体層124の意味も、SOIの薄い層124は、絶縁構造、金属パターン、多装置用相互接続を有しないし、個別装置用分離不純物領域も有しないことである。図2に示すように、この発明による装置111、112、113は隔離135により分離され、そして充填された誘電材料133に浮遊構造を有する。ここで使用されるように、装置111、112、113は浮遊装置FLDを意味する。このような浮遊装置は代わってドープされたスタック構造又は垂直方向の半導体装置を意味する。この発明の実施例は、電気的共通領域が設置される共有ウエル142又は基板143を有する従来の接合ICと異なる。更にこの発明の実施例は一つのIC層の全ての装置が下部酸化物の下の基板により支持される従来のSOIIC基板に見出される物理的支持層を有していない。この発明の図解実施例において、FLD112,113を含む第二IC層はFLDIC層102と呼ばれ、そしてFLD113を含む第一IC層はFLDIC層101と呼ばれる。FLDIC層101の上下に配置される中間層の誘電ILD層は相互接続ライン132及びビア又は接点131を有する。相互接続ライン132及びビア131は、FLDを直接又は間接的にFLDIC層内で接続させ、又は装置をFLDIC層から別のFLDIC層へ又はベース基板103へ接続される。図2に示すように、下部誘電層151へ接合される基板はベース基板103と呼ばれ、ベース基板103上の第一FLDIC層は第一FLD層101と呼ばれ、そして次のFLDIC層は第二FLDIC層102と呼ばれる。図2は多FLDIC層101、102及び一つのベース半導体基板103を示す。破線134は二つのILD層の境界又はインターフェースを示す。第一ILD層151は相互接続ライン及びビアを有し、そしてベース半導体基板103は第一FLDIC層101とのこれらの相互接続ライン及びビアを共有する。ビアのいくつかは第一ILD層151から第二FLDIC層102へ直接接続される。第二ILD層152の相互接続ライン及びバイアスも第一及び第二FLDIC層101、102により共有される。相互接続ライン及びビアのこの共有の仕組みはこの発明の実施例の利点である。また図2に関して浮遊装置111、112、113に対する電極形成は各浮遊装置111、112、113の上部及び下部への直接接続による。又この発明の色々な実施例において、垂直分離型の単一又は複数の中間電極123を有する浮遊装置が構築される。これらの電極はFLD層の上部そして/または下部上に配置されるILD層内の相互接続ラインへ接続することができる。図2において、もし論理ICがベース半導体基板103で実施され、メモリー装置が第一FLDIC層101で実施され、そして画像検出器が第二FLDIC層102で実施されるならば、一つの半導体基板は、難しくそして高価なSoC構造又は半導体処理を使用せずに、異なる型の個別に最適化された装置を集積化できる。図3は取り付けベース基板のないFLDIC層を有する三次元IC構造を示す。図3の構造を得る一つの方法において、第一にILD層153はベース基板の上部上に配置され、次にSOI層124はILD層153上に形成され、次に装置はSOI層124を使用して実施され、次に相互接続ライン132及びビア131を含む別のILD層154が単結晶半導体装置104の上部上に配置され、次にベース基板がILD層153から取り外される。ベース基板表示なしは、プラスチック、セラミック、ガラス、金属、又は半導体材料のような平坦な表面の平坦な基板である。ベース基板は250~650°Cの範囲の処理温度に耐えられるべきであり、この範囲は非高温半導体処理温度と考えられる。また図3に関して、本発明の実施例は第一IDL層153の下部そして/または第二ILD層154の上部に配置されたパッケージ表示なしに接続されるパッドを有する。下部パッド146は例えばはんだを利用してパッケージへ接続できる。上部パッド145は例えばワイヤーを使用してパッケージへ接続できる。この発明によるこのようなパッド構造はパッケージの金型領域及び集積度を下げる。この発明の色々な実施例は浮遊装置のための物理的支持基板を必要としない。又ベース基板なしに色々な実施例が相互接続ライン、ビア及びFLDと共に存在する。この発明の色々な実施例は誘電体隔離領域により分離される浮遊装置を提供する。これらの電気的に分離された構造は従来技術の試みに一般的に見出される寄生装置を有していない。この発明の色々な実施例は直接又は間接的に接続される浮遊装置を提供する。この発明の色々な実施例において、SOI層を半導体基板と組み合わせることには、フォトリソグラフィ処理で使用されるような同型のウエハー位置決め構造を必要とせず、むしろウエハー位置決め構造はウエハー位置決め印又は段差型位置決め構造として実施される。代わってウエハー位置決め構造なしに、SOI層は転移SOI層が水平分割される隔離構造又は相互接続ラインのような多装置用構造を有していないので、簡単なノッチ位置決めで転移できる。転移SOI層は垂直に分割される数個の層を有するだけである。この発明の色々な実施例はFLDの上下両方の浮遊装置の相互接続を提供する。従来技術は一般に水平方向のMOSFETを使用する。従来の垂直MOSFETの場合に、接点及び相互接続の実施は困難で、そして処理は垂直及び水平MOSFETの間で互換性がない。しかしこの発明の実施例はMOSFETを含む垂直装置を容易に実施することができ、そして従来の試みに比べ相互接続及び接点を低接触抵抗で実施することは容易である。従来方法で論理装置を実施するために、個別装置は接続の必要がある。しかしこの発明のいくつかの実施例においてFLD論理装置は、この発明の実施例がSOI装置の形を含み、そしてウエルは必要でないので、相互接続ラインなしで垂直接続された個別装置を使用して形成できる。この発明の色々な実施例においてFLDは上部、下部、及び中間部領域で直接接触の金属電極を有することができる。金属電極領域は隔離エッチングにより形成されるFLDの単結晶半導体の上部及び下部寸法と同一である。従って装置の電圧降下は少なくすることができる。図4~7は図3で示すそれのような三次元IC製作の処理流れを説明する。基板180上のマスク位置決め印表示なしの形成の後、単又は多ILD層133が誘電層153、及び電導材料が形成される相互接続ライン132及びビア131に形成される。ここで誘電層153からなる各ILD層133の境界線を破線134として示す。ベース基板180は250°C~650°Cの範囲で半導体処理温度に耐えるべきである。電圧/電流を伝え、そしてアルミ及び銅、耐熱金属、珪素、又は高ドーピングした低抵抗多結晶/アモルファス半導体材料のような金属である低電気抵抗材料の伝導体が形成される。一旦直接又は間接でFLDへ接続されたビア131が誘電層153に形成されると、FLDの下部電極121として使用される金属層が配置され、そして必要ならば、中間接合層120である別の金属層を実施することができる。中間接合層120用に使用される金属は、一般に誘電層153上の金属層より低い融点を有する。金属120はSOI基板190接合処理における表面の微細粗度による間隔を防ぐため表面平坦化のための低温における望ましいリフロー特性を有することが要求される。もし誘電層153の相互接続ライン132がアルミならば、中間接合層120の金属は、アルミの融点660°Cより下の250°C~650°Cの範囲の融点を有する必要がある。ここに中間接合層となれる金属の表及び融点があり、アルミ合金204°C~674°C、亜鉛420°C、亜鉛合金377°C~484°C、鉛328°C、タリウム304°C、テルリウム445°C、はんだ268°C~579°C、及びスズ合金223°C~422°Cである。図5はSOI基板190を示す。FLDを実施するため、ドーピング層が単結晶半導体層124に形成され、ここでドーピング層が、限定されないが、イオン注入又は単結晶半導体層124形成のためのエピタキシャル層成長の間の不純物混合を含む適当な方法により形成される。金属層121は単結晶半導体層124上に形成され、そして中間接合層120が金属層121上に形成される。この発明の標準的な実施例において、金属層121及び接合層120は全表面上に形成されるブランケット層として形成される。SOI基板190は単結晶半導体基板であり、そしてFLD単結晶半導体層124のための材料である。SOI基板190は、珪素及びゲルマニウムのような単ソース半導体か又はSiGe、GaAs、GaP、及びInPのような複合半導体である。又SOI基板190は単ソース半導体及び化合物半導体の組み合わせである。接合前に、SOI基板が、表面粗度を除去するため低温融点で高リフロー率を有する中間接合層を有することがよりよい。SOI基板190は、例えばスマートカットSmartCut米国特許5、882、987、エルトランELTRAN米国特許5、371、037又はSiGen技術を使用したある所望深さに多孔性の又は変形層である取り外し層191を有する。取り外し層191は半導体格子における欠陥領域で、そして誘電層153と接合の後、SOI基板190はFLDを形成する単結晶層124を除いて除去される。図6は図4の誘電層153及び図5のSOI基板の接合の断面図である。図5に示すSOI基板190は上下が逆で、そして図4の誘電層153上に接合される。接合処理の間に、接合強度を増加させそして接合接触面の間の間隙を除去するため熱処理と共に圧力が加えられる。代わって、金による共晶接合又は軟質金属薄膜による熱圧着接合は中間層接合処理として使用できる。接合処理で使用される中間接合層120を含む金属層121はFLDの下部電極として使用される。図7に関して、SOI基板190は、FLDが実装される場所で誘電層153上にSOI層124を除去した後に取り外され、次に隔離構造135がFLD層の全面又は一部で実施される。SOI基板190は取り外し層191を使用して取り外され、そしてウエハージェットがSOI基板取り外しのために使用される。取り外し層191なしに、ボンドエッチバック法米国特許5、013、681を使用して、浮遊装置が実施される場所でSOI層124が取り外される。このSOI層も堆積可能なアッド‐オン層と称する。SOI基板190はエッチング又は研磨にて除去できる。又取り扱い基板を使用してSOI基板190を取り扱い基板と接合し、SOI基板190は取り扱い基板から取り外され、そしてSOI層124を除去し、次にSOI層は取り扱い基板から誘電層へ転移される。取り扱い基板はベース基板に使用されるものと同種の基板である。又取り扱い基板はSOI基板からの単結晶半導体層を一時的に保持するため真空を使用し、次にSOI層の誘電層への転移が真空を開放することにより容易に行える。真空表面はSOI層を保護する厚い誘電層を有するのがよりよい。取り扱い基板の役割は損傷なくSOI層をSOI基板から誘電層へ転移することである。又米国特許6、355、501で説明するようにSOI基板及び取り扱い基板はポリアミドを使用して接合できる。一旦SOI基板が分離されると、化学機械研磨CMPが転移されたSOI層の表面粗度を下げるために使用される。一旦単結晶半導体層即ちSOI層が転移されると、個別浮遊装置を作るための隔離が実施される。隔離形成のためトレンチ技術が使用される。又同時にケガキ線上部の上のSOI層は、これが続く金型切断操作を容易にするため除去されることになる。FLDの下部電極121はトレンチ隔離処理の間に自動的に実施される。下部電極121の形成方法は図12~14に関連して下に説明する。一旦SOI層が転送されると、マスク位置決め印がマスク位置決め印上のSOI層を除去することによりベース基板180上に露出し、次に露出したマスク位置決め印を使用して、マスク上のFLDパターン及び131により誘電層上のパターンは位置決めすることができる。電流が垂直方向に流れる垂直FLDは中間電極を有する。上部電極及び相互接続ラインと接続する相互接続ライン及び接点は従来の半導体処理方法により形成される。上で説明した方法を使用して、多FLDは堆積でき、従ってIC集積度を増加することができる。本発明の色々な実施例は、従って単結晶半導体層を有するSOI基板及び相互接続ライン及びビアを有する誘電層の接合時にはウエハー又はチップ位置決め印又はウエハー位置決めのための微細段差を必要としない。本発明の色々な実施例は従来の写真処理で使用されるマスク位置決め印により実施することができる。隔離構造は誘電材料及び中間電極材料により充填される。隔離構造における誘電及び中間電極の形成方法は図15~18で説明される。図4~7の処理の後、従来の半導体処理に従い、ILD、相互接続ライン及びビアが実施され、そしてベース基板は取り外され、次にそれは図3に示す構造になる。図4~7で、SOI基板190の上部にあるn層は直接金属層121へ接続される。しかし図8に見る如く、別の誘電体189がSOI基板190の上部及び金属層121の間に形成され、次に誘電層153へ転送される。この場合下部電極121はゲート誘電体189を有するゲート電極として使用できる。又別の下部電極121cがFLDの下部電極を接続するために使用される。FLDIC層は一つ以上のSOI層を有する。図3及び5に示すFLDIC層は単一SOI層を有する。図9は一つのFLDIC層105を構成する多SOI層124、128を示す。図9に示すように、SOI層124とSOI層128の間にはビアはない。もしビアが図2に示すように多SOI層の間に存在すれば、一つのFLDIC層101及びもう一つのFLDIC層102は分離し区分できる。多SOI層は順次に既に転移されたSOI層124上に別のSOI層128を付加することにより実施される。図9に示す多SOI層124、128は多SOI層124、128を電気的に分離する誘電層138を有する。従って多SOI層124、128は各SOI層で電気的に分離した、異なる型の装置を有する。例えば一つのSOI層はp型MOSFETを有し、そしてもう一つのSOI層はメモリー装置になる。FLDは従来の半導体装置である。MOSFET、バイポーラトランジスタ、ダイオード、キャパシタ、及び抵抗、画像検出器例えば電荷結合装置CCD又は能動画素検出器APS、又はマイクロエレクトロメカニカルシステムMEMSなどである。FLDは円形柱の形図28参照、長方形柱図29参照、又は多角形柱、又は円筒柱である。もしFLDの幅が狭くなれば、柱構造の縦横比が増加し、そしてぐらつき又は接合された誘電層から取り外される。このような現象を防止するためFLDは上部は狭い幅で下部は広い幅の台形型である。FLDは、製造過程で使用される温度に応じて高温装置HTと低温装置LTに分割できる。同様に装置作動方向によりFLDは垂直装置Vと水平装置Hに分割でき、ここでV及びHは主な装置の電流方向が垂直及び水平方向を意味する。FLD処理温度は800°Cより上の高温及び650°Cより下の低温に分割できる。この開示で我々は高温処理で製造した装置をHT-FLDと呼び、そして低温処理で製造された装置をLT‐FLDと呼び、又は単にFLDと呼ぶ、何故ならばこの発明による利点は低い処理温度で三次元ICの実施だからである。HF-FLDは注入イオンの熱的活性化のため高温で処理でき、そして垂直又は水平装置となる。HT-FLDを実施するため図4~7に示す誘電層153の相互接続132及びビア131は銅又はタンタル、モリブデン又はタングステンのような耐熱金属であるべきである。又HF-FLDで使用されるベース基板は800°C以上に耐えるべきである。LT-FLD又はFLDは装置作動に必要な不純物層が誘電層への転移の前にSOI基板に形成されているため、イオン注入、イオン注入のための熱処理及び写真処理は必要でない。もし高温がFLD処理の間に必要であれば、他の層上に存在する装置の特徴が変化する。変化の早期予想に基づく装置工程制御は大変難しい。従って本発明の実施例は工程変更のない装置を有するベース半導体基板の上部の上に実施することができる。この発明の利点は低コストの工程がイオン注入及び写真処理が必要でないため得られることである。又本発明の色々な実施例は、高温処理、耐熱金属、アルミを必要とせず、低融点でそして半導体で広く使用されるアルミが使えることである。又LT‐FLDは従来の製造工程より容易に金属ゲート及び高k誘電材料を使用できる。LT-FLDの標準的な形は垂直不純物接合は既にSOI基板に形成されており、そして下部電極を実施することは容易であるため、VFLD垂直FLDである。しかし低温でHFLD水平FLDはイオン注入なしで実施できる。HFLD水平FLDはMESFET、MOSFET、ダイオード又は水平バイポーラトランジスタの形である。図10に示すように、一旦SOI層の一部がPRフォトレジスト又はハードマスク171を使用してエッチングされれば、図10は形成される。図11はショットキーダイオードを形成する金属ゲートを持ったMESFET型HFLDを示す。又下部電極121はゲート電極として使用できる。図11は図2のFLD113である。もしゲート172がその下に誘電層を有するならば、FLDはMOSFETとなる。もし図11のゲート172が抵抗接点を有し、そしてn型領域がp型領域に切り替えられればそれは水平バイポーラトランジスタとなる。もしn領域が陽極でそしてp型領域が陰極であれば、それは水平バイポーラトランジスタから水平ダイオードになる。又ゲートなしに、FLDはn型領域のみを使用して抵抗になることができる。VFLD又はLT-FLDはMESFET、MOSFET、ダイオード、キャパシタ、抵抗、バイポーラ、サイリスタの形か、又は単一装置に代わって回路を実施するFLD装置の異なる型の垂直接続の形をとる。ベース半導体基板の最適水平装置及び最適VFLD、SoCの組み合わせは性能及び価格の面で最適である。図1に示す従来技術の垂直装置212とは異なり、VFLDに電極、接点、及び相互接続ラインの形成及び接続を実施することは容易である。この開示で電極はゲート誘電材料にて装置又はゲートへ直接接続される電気部品を意味する。接点は通常垂直形の電極及び相互接続ラインの間の接続部品を意味する。米国特許5、414、288、米国特許6、027、975、米国特許6、337、247、及び米国特許6、449、186における垂直装置は、ソース/ドレーン及び接点形成のための空間を提供するために使用される水平に延びたドーピング領域を有するべきである。従って従来技術では延びたソース/ドレーン領域は抵抗及び寄生キャパシタを増加させる。図2に示すように、電極はFLD111の上部122及び下部121に形成される。VFLDの場合、中間電極123はFLDの上部及び下部において相互接続ラインへ接続される。更に中間電極は部分相互接続として使用される。三次元ICに対するこの非常に柔軟な相互接続の仕組みは三次元ICを形成するための従来の試みでは可能でない。FLDの下部はILD層151のビア131へも直接接続される金属層121へ接続される。従ってFLDの下部は既に予め形成される電極及び接点を有する。FLD111の下部電極121を誘電層151のビア131を経由して接続するため、それらは位置決めが必要である。この技術で使用される位置決めの仕組みは従来の写真位置決め印表示なしにより行われる。しかし写真処理は不整合余裕を有し、そして下部電極121及びビア131は整合余裕内で位置決めされるべきである。一般に図2に示すように相互接続ラインをILD層の異なるレベルでビア131を通して接続するため、相互接続ラインの幅はビア131の寸法より広い必要がある。写真マスク及びエッチング処理による写真処理は相互接続ライン132及びビア131の形成のため必要である。図12及び13に関して、FLDの下部部分124z及びビア131の間の位置決めに使用される下部電極121の形成は自己位置決め技術を使用し、従って処理の写真マスク型を必要としない。SOI基板接合処理で使用される金属層の一部はFLDの下部部分の延長であり、そして金属層の他の部分は下部電極121になる。図12に示すようにエッチングマスク173を使用して破線により表示される層122及び124の部分はエッチングで除かれる。図13は下部電極121をビア131より広くすることを可能にするスペーサー型エッチングマスクを示す。もしエッチングマスクがFLDより高く配置され、そして例えば乾式エッチング処理よりエッチングされるならば下部電極121の幅は例えばFLDの高さの二倍以上になる。下部電極121の幅は、ハードマスクの厚さ、FLDの高さ、FLDの幅、及びスペーサー182のエッチング量により制御される。もしFLDの幅が写真処理余裕より大きい場合は、より広い下部電極121は必要でない。図15~18に関して、この発明による中間電極は以下のように実施できる。最初に平坦な中間電極法又は平坦な電極方法がある。電極材料配置及び平坦化のためのCMP操作の後、乾式エッチングが、図15に示す平坦な電極123を提供するために行われる。平坦な電極123のパターン形成は乾式エッチング処理の前後で実施される。設置される電極材料はVFLDの高さより厚い。又処理のこの点でエッチング停止層122はSOI層124の損傷を防ぐためFLDの上部の上に必要である。エッチング停止122は一般に多酸化物、窒化物又は金属層の組み合わせである。図15で、誘電材料133aは平坦電極123の形成に似た方法で配置され、平坦化されそして乾式エッチングがされる。誘電材料133aは下部電極121及び平坦電極123の間の寄生キャパシタンスを低下させる。第二は図16に示すようなスペーサー123を使用する方法である。もしスペーサー中間電極又はスペーサー電極の幅が広い場合、スペーサー電極との電気的接触を得ることは容易である。しかし高集積度を達成することは困難である。もし幅が狭ければ、スペーサー法は写真又はCPM処理を必要としない。第三の方法はダミーFLD即ち、装置として作動しないFLDを使用するスペーサー法である。図17に示すように、ダミーFLD124aはFLDに接近して設置され、そして中間電極123のために使用されるスペーサーの幅を増加させる。中間電極123へ接続される接点123aはダミーFLD124aの上部の上に設置されるため、接点形成のための余裕は増加する。図17に示すように、FLD及びダミーFLD124aの間のスペースはスペーサー膜の厚さの二倍より小さくあるべきである。第四の方法は図18に示すように中間電極123をFLDの上部へ延長する薄いスペーサー法である。中間上の接点形成領域をカバーし、そして残りの領域をエッチングし、中間電極材料の配置の後、我々は図18の構造を得る。この方法は薄いスペーサー厚によい。上部電極と中間のそれの間の寄生キャパシタンスを減らすため、厚い誘電層が上部電極上に使用される。中間電極はVFLDの中間領域の全体又は一部を取り囲む。又多中間電極は一つのFLDに形成できる。SOI層がSOI基板から転送された後、電極材料122はSOI層へ配置され、そしてFLDにパターンをつけた後、上部電極は図12に示す如く実施される。接点122aの寸法が上部電極122の寸法より小さい場合、従来の半導体写真/エッチング技術が図18に示すように使用できる。しかしもしFLD幅が接点122aの形成のための写真処理のずれ余裕より小さい場合、又は接点122aの寸法がFLD領域より大きい場合、接点122aのための写真/エッチング処理は中間電極への短絡を起こす。従ってこの開示は、接点122a形成の間に写真/エッチングのための処理エラー余裕を増加させるこの発明によるいくつかの構造を記述する。第一にエッチング処理余裕を提供するため上部電極形成材料の厚さを増加させることである。第二に図20に示すように平坦化技術でエッチング停止層184を使用することである。第三に図21に示すようにスペーサー技術でエッチング停止層184を使用することであり、ここでエッチング停止層184は接点122a形成の間に誘電層133cに比べ遅いエッチング率を有する。例えば、もし誘電層133cが酸化物膜であれば、エッチング停止層184は窒化物である。この開示で我々は低温で実施され、そして垂直操作を有するVFLDに以下のような注釈を付ける。即ちMOSFETVMFLD、MESFETVMEFLD、ダイオードVDFLD、抵抗VRFLD、キャパシタVCFLD、バイポーラVBFLD及びサイリスタVTFLDである。VDFLDは図22に示すように垂直p-n又はp-i-n接合ダイオードとして実施される。又図23は上部電極122及びSOI124の間のショットキー接合を有する垂直ショットキー接合を有する垂直ショットキーダイオードを示す。又図24に示すように金属中間電極123は三次元ショットキーダイオードのために使用される。図22に示すVDFLDは、電流は中間電極123の陽極から上部及び下部電極の陰極へ進むので、図23の電流駆動能力に比べ二倍の能力を有する。VCFLDには二つの型がある。一つは単結晶半導体に形成される空乏層領域を使用するMOSキャパシタ型又は空乏層キャパシタであり、そしてもう一つ又は誘電キャパシタは空乏層領域なしで誘電接触面に電荷を蓄積する。もし半導体のドーピング濃度が低ければ、空乏層が半導体領域に存在する。もしドーピング濃度が高ければ半導体領域に存在する。もしドーピング濃度が高ければそれは誘電キャパシタ、空乏層のないVCFLDになる。VCFLDは図25及び26に示す。図25において、n型単結晶を取り囲むゲート誘電体半導体及びn型半導体を接続する電極がある。一般に全キャパシタンスは電極領域に比例するので、取り囲みゲート123bはVCFLDの全キャパシタンスを増加させる。ゲート誘電層なしに、ショットキーダイオードを形成する金属ゲートは逆バイアスを持ったキャパシタとして使用できる。半導体が柱構造を有する場合、VCFLDのキャパシタンスは増加した半導体及びゲート接触面領域のため増加する。又図26に示すようにゲート123b、123c及びゲート誘電層はVCFLD上に繰り返し堆積され、そして堆積キャパシタ及びVCFLDは並列に接続され次にキャパシタンスは増加する。この型のキャパシタはDRAMで使用される堆積キャパシタと同一構造を有する。図26の接点121aは堆積キャパシタのゲートと下部電極121を接続する。バイポーラ型VBFLDを図27に示す。コレクタ124c、124d、ベース124b、及びエミッタ124aから構成される不純物領域はSOI基板に実施され、次に転移される。エミッタ124a及びコレクター124dを構成する電極は下部121及び上部122に形成され、そしてベース124b電極123はFLDの中間に形成される。エミッター124aはVBFLDの上部又は下部に配置されても、エミッターは図解実施例でVBFLDの下部にある。この場合、エミッターは単結晶半導体124a~124dが転移される前に、SOI基板の上部に実施される。従って正確な接合制御は、エミッター124a及びベース124b領域が形成される時可能となる。又SiGeヘテロ接合ベースは可能で、そして多結晶半導体がエミッター領域の一部として使用できる。更にエミッターは、VBFLDの下部に配置されるため、エミッターはSOI層転移処理の後平坦化処理の間に厚さ変動を避けることができる。もし取り扱い基板がSOI層転移に使用されるならば、エミッターはFLDの上部に配置される。この発明によると、低いコレクター直列抵抗を得るために、VBFLDは、コレクター接点と埋設層を接続する埋没層及び高ドーピングコレクター領域を必要としない。この発明の色々な実施例は従来の試みに比べ、より低いコレクター直列抵抗を提供する。又ベース直列抵抗はVBFLDの中間に形成された取り囲みベース電極123はベース領域に広い接触表面を有するため、高ドーピング固有ベース領域なしに低くすることができる。更にVBFLDは高速作動を防ぐ寄生キャパシタを有しない。更にVBFLDは基板を有していないため、ベースコレクター基板の寄生バイポーラトランジスタはこの発明の実施例に存在しない。従来の実施は深くそして浅いトレンチ隔離が必要な一方、VBFLDは一つの隔離構造135を必要とするだけである。図25において、もしベース中間電極123がベース領域からコレクター領域へ延びているならば、低ドーピングのコレクター領域124CはVBFLDの高速作動を可能にするベース電極を持ったショットキーダイオードを形成する。MOSFET型VMFLDは図15~18及び図20~21に示す。垂直MOSFETは小さい空間で高集積度を有する。この発明によるMOSFETのチャネル長は写真及びエッチング処理限界により限定されるのではなく、むしろドーピング層の厚さにより決定される。又VMFLDは、チャネル幅が同一チャネル長を有する従来構造に比べ取り囲みゲートで容易に増加できるため、高い駆動電流を有することができる。しかし従来技術の垂直MOSFETは、欠点が多いため使用されない。米国特許5、414、288、及び米国特許6、027、975に示す垂直トランジスタは露出単結晶領域のエピタキシャル成長により形成される。この技術はエピタキシャル成長のための困難な製造技術及び高温操作を必要とするため低温半導体処理にはよくない。米国特許6、337、247、及び米国特許6、449、186に示す柱型取り囲みゲートトランジスタSGTは最適水平装置と共存することは困難で、そして柱型トランジスタによるイオン注入の間にシャドウ効果を起こす。またSGTは、それがソース/ドレーン及びゲート領域での電極形成に問題があるので、高集積密度を有していない。従ってこれらの試みはSoC形成に適していない。VMFLDは、電圧降下及び寄生抵抗による電流減少を減らす直接接続された下部電極を有する。又VMFLDはFLD幅の制御で容易に完全又は部分的空乏層モードになり、ここで空乏層モードも操作電圧及びゲート誘電体定数により制御できる。SOI基板より取り外された表面は高ドーピングのソース/ドレーン領域となるため、従来技術の水平装置とは異なり、小さな表面欠陥があっても、ゲート酸化物品質、装置動作、及び製造には僅かしか影響はない。VMFLDはチャネル領域に不純物分布の傾斜を有し、そして電界は段階的不純物によるチャネル領域に形成され、ここで誘導された電界は電流の流れを加速し、そして段階的不純物が短チャネル効果SECを削減する。段階的不純物はイオン注入またはエピタキシャル処理により容易に形成できる訳ではない。ソース側からドレーン側へのチャネル領域における不純物濃度の増加は非対称動作を行う。更にLDD低ドーピングドレーンがドレーン側のみで選択的に形成できる。高傾斜イオン注入及び装置配置での困難のため、従来技術での水平MOSFETの段階的チャネルの実施は困難である。MOSFET型VFLD又はVMFLDは米国特許5、330、935、及び米国特許5、443、863に示すように650°Cより下で実施されるゲート誘電層を有する。誘電層は熱酸化物、堆積酸化物、酸化窒化物、又はONO及びNO窒素酸化物のような酸化物及び窒化物の組み合わせである。適当な誘電材料は650°C以上を要求する高温処理膜を除いて使用できる。この発明の実施例の別の利点は、限定しないが、ゲート誘電層にAl2O3,ZrO2,HfO2,Y2O3,La2O3,Ta2O5,TiO2及びBSTのようなの高誘電定数高kを使用することにより容易であることである。MOSFETの従来の製造において、高温熱活性操作はソース/ドレーンイオン注入の後に必要である。この時点で高k材料の特性は変更できる。しかしVMFLD処理は高温処理を必要とせず、それで高k材料は安定状態で使用できる。またもしALD原子層配置がゲート誘電層を提供するために使用されると、ほぼ一様な層が得られる。この発明によると、閾電圧はゲートの誘電体の厚さそして/またはFLDの幅を変化させることにより制御できる。もし異なるゲートの誘電体厚さが使用されるか又は異なる誘電定数材料がVMFLDで使用されるならば、多くの操作電圧及び閾電圧が同じSOI層で実施でき、そしてそれはSoCに有効である。又VMFLDは低温で製造され、そして取り囲みゲートが使用されるので、従来技術による製造の試みに比べ金属ゲートを使用することは容易である。従来技術において、デジタル応用に対し、MOSFETは電圧又は電流状態によりオフ又はオン状態のどちらかにある。図28に示すVMFLDは多くのゲートが一つのソース/ドレーンを共有し、多くの状態を有する多レベルMLVMFLDである。VMFLDの電流駆動能力はゲート領域に比例する。従って同じゲート寸法の単なる多ゲートは電流の漸増のために使用される。又VMFLDの同じゲート寸法の多くのゲートがML-VMFLDに使用される。図29は二つのW寸法のゲート及び二つの3W寸法のゲートを有するML-VMFLDを示し、ここでWは定数でそして3WはW値の三倍を意味する。これらの四つの異なるゲートの組み合わせの使用して、ML-VMFLDは0から8の9個の異なる電流値を有することができる。もし同じ寸法のゲートがML-VMFLDに使用されると、8個のゲートは図28に示すように9個の異なる値が必要である。ML-FLDは記憶装置又はデジタル論理装置への応用に使用される。多レベル用中間電極はベース電極としてバイポーラトランジスタに使用される。FLDを含む三次元ICはMOSFET又はバイポーラトランジスタのような単一装置の形を有するだけでなく、単一FLD層に形成された多くの装置を有する。図30は単一インバータ型VFLDを示す。インバータを構成する。p-MOSFET及びn-MOSFETは異なるウエルを必要とせず、従ってこのインバータは高集積度を有する。p-MOSFET及びn-MOSFETのゲートを共に接続する接点123fはインバータの入力端子となる。P-MOSFET及びn-MOSFETのドレーンは共に接続されそして電極123g及び接点123hへ接続される。図30でppp型p-MOSFETは空乏層モードのMOSFETである。またpMOSFETはpnp型でありそしてこの場合n領域は基準電圧を必要とする。図30に示すように、FLD隔離構造に使用される誘電層を貫通する接点はFLD層の上又は下の相互接続ラインへ接続される。一つだけのSOI層を使用する図30に示すFLDインバータへ加え、FLDインバータが図9に示すように二つのSOI層を使用して実施することができる。この場合一つのSOI層はn-MOSFETを有し、そして他方のSOI層はp-MOSFETを有する。この発明によるとメモリー装置は多くのFLDを使用して実施することができる。ベース半導体基板上の二つのインバータ及び二つのパストランジスタを使用して、6-トランジスタSRAMセルが図32に示すように実施できる。二つのインバータはVFLDで、そしてワードライン及びビットラインを有する二つのトランジスタはベース半導体基板上にある。図31及び図32は夫々上部及び下部接点の相互接続ラインを示す。二つのFLDインバータは各インバータの入力を出力へ接続してラッチされる。一つのインバータ接点122a、123h、123f、131の相手は下線付き122a、123h、123f、131で示す。従ってこの様なSRAMセルは高集積度を有する。特にベース半導体基板はSRAMセルにおけるp-MOSFETのためのnウエルを必要としないので、ベース半導体基板の集積度は高い。もし4個のパストランジスタが使用される場合、2ポートSRAMが実施できる。この発明によるSRAMを実施するためには多くの方法がある。第一の方法はベース半導体基板上の4個のn-MOSFET及び2個のp-MOSFET型FLDの使用による。第二の方法はベース半導体基板上の2個のp-MOSFET、及び4個のn-MOSFET型FLDの配置による。第三の方法は2個のp-MOSFET型FLDをSOI層上に及び4個のn-MOSFET型FLDを別のSOI基板上に配置することによる。第四の方法はベース半導体基板上の4個のn-MOSFET型FLD又は4個のn-MOSFETのいずれかを有する。4トランジスタSRAMセルの使用により、そして抵抗がFLD層上に形成されるか、又は多結晶半導体抵抗が使用される。サイリスタを使用する従来技術のSRAMセルは同じ半導体基板上に垂直サイリスタ及び水平MOSFETを有する複雑な構造を有する。従ってこのSRAMは他の装置とのプロセス非互換性を有し、そしてそれはSoC応用にはよくない。図33はこの発明によるゲート123jを有するVTFLDSRAMセルを示す。中間電極ゲート123jはワードライン2に使用され、そして上部電極は基準電圧へ接続される。VTFLDはベース半導体基板上の水平アクセストランジスタへ接続され、従って各装置は最適化され、そして高集積度がSoC応用へ提供される。アクセストランジスタのゲートはワードラインに使用される。図34は図33に示す別構造のSRAMセルを示し、これが垂直にアクセストランジスタ161c及びサイリスタを接続し、そして最終的にVFLDSRAMセルを形成する。サイリスタゲート123j及びアクセストランジスタゲート123iは全て中間電極である。図33のVTFLDは米国特許6、225、165B、及び米国特許6、172、899に示すSRAMセルと同じである。この発明によるダイナミックランダムアクセスメモリーDRAMセルは一つのトランジスタ及び一つのキャパシタを有し、ここでトランジスタはベース半導体基板上か又はFLDIC層上のVMFLDであり、トランジスタの浮遊ソースは別FLDIC層上のVCFLDへ接続される。VCFLDは図25~26に示す。また一つのFLDIC層を構成する多SOI層から、トランジスタを有する一つのSOI層及びキャパシタを有するもう一つのSOI層は接続されDRAM構成を形成する。別のVFLDDRAM構造はSOI層内でトランジスタ及びキャパシタの直列接続を有する。図35はそれと直列接続されるn型MOSFET及び空乏層キャパシタを有するDRAM構造を示す。上部電極122はビットラインへ接続され、そして中間電極123はワードラインへ接続される。図35において、下部電極121へ接続される浮遊nソース124e及びp領域124fの間に形成される空乏層領域はn型MOSFETより広い幅を有し、ここでより広い半導体領域は図12~14に示すような付加的写真処理操作無しにスペーサー技術を使用し実施することができる。図36で浮遊ソース及び誘電キャパシタを有するMOSFETは並列に接続され、ここで浮遊ソースp領域は基準電圧ソース表示なしへ接続される。図36で下部電極121はビットラインへ接続され、そして中間電極123はワードラインへ接続される。この発明による不揮発性FLDメモリー構造を図37~42に示す。図37は二つのゲートを有し、ここで一つの浮遊ゲートはゲート誘電層183bでp型チャネル領域を囲み、そしてビアへ接続される制御ゲート123は別ゲートの誘電層183cで浮遊ゲート123kを取り囲む。図38は分割ゲートの不揮発性メモリー装置を示し、ここで浮遊ゲート123kはp型チャネル領域の一部を含み、そしてチャネル領域の残り及び浮遊ゲート123kは制御ゲート123により取り囲まれる。図39は浮遊ゲート123k、制御ゲート123、及びデータ消去のために設計される消去ゲート323の3個のゲートを有する。図40はONOゲートの誘電層183を有する浮遊ゲートのない不揮発性メモリー装置VFLDを示し、ここで情報は電流の流れにより異なる場所30にストアーされる。図41はp型バルク領域124上のバルク接点122cを持ったフラッシュメモリーFLD構造を示す。VMFLDは一方の側にはゲート誘電層のないバルク接点及び他方の側にはゲート誘電層のあるゲート接点を有する。この発明の実施例の利点の一つは、不揮発性メモリーはFLD内に多ビット情報をストアーするML‐VMFLDである。図42に示すように、一つのソース/ドレーンを有するFLDは8個の分離ゲートを有し、次に一つのFLDは8個の多ビットメモリ-セルを有する。図42はバルク接点122cを有し、そして残りの接点はFLDを形成するSOI層のソース/ドレーンへ接続される。図41では、点線‘‘756‘‘が上部FLDからむき出しになったFLDバルク領域の境界線を示す。SOI領域124上の残りの接点122aはソース/ドレーンへ接続される。もし図37から18cの不揮発性メモリー、ソース及びドレーンが異なるドーピング濃度を有すれば、多ビット不揮発性メモリーはETOXに似た装置操作により達成できる。この発明の一つの実施例で、FLDメモリー装置は同じ又は異なるFLDIC層上に冗長性を有するこの発明の一つの実施例は図43~44に示すようにFLDICにブロック領域を有し、ここで各ブロックは異なる型のFLDを有する。図43及び44はFLDICの上面図で、そして各チップ441はケガキ線により区分される。たとえば一つのFLDIC層は4個のブロック413a~413dを有し、ここで第一ブロックはプログラマブルFPGAを有し、第二ブロックはフラッシュメモリーを有し、第三ブロックはバイポーラ装置を有し、そして第四ブロックはSRAMを有する。各ブロックは異なる装置型には異なる不純物接合を要求し、ここで不純物接合はLTFLDの場合、SOI層転移処理の前に形成されるべきである。ブロックFLD形成にはSOI基板及びベース基板にウエハー位置決め印が必要である。この場合ウエハーのずれを考慮してオーバーレイエラー補正領域OECA412を有することがよりよく、ここでOECAは数ミクロンから数百ミクロンの隔たりを有する。図45は、強誘電膜710を使用したキャパシタを持った不揮発性メモリーセル700及びキャパシタへ直列接続されるVMFLDを示す。強誘電膜700を使用した不揮発性メモリーはFRAM強誘電ランダムアクセスメモリーと呼ばれる従来の強誘電体はPbZrTiO3PZTと称す、SrBi2Ta2O9SBTと称す及びYMnO3である。もし電界がこのような強誘電体に加えられると強誘電体は分極特性を有する。図45でFRAMセル700は強誘電キャパシタとVMFLDを直接接続する。VMFLDのゲート123はワードラインWLで、そしてドレーンはビットラインBLであり、そしてソースは強誘電キャパシタへ接続され、そしてもう一つの電極122aは駆動ラインDL又はプレートラインへ接続される。図46はFRAMメモリーセル700の等価回路を示し、ここでセンスアンプ770用論理装置は一般にベース基板上で実施され、そしてVMFLDを含むFRAMセル700はSOI層内で実施される。図47は図45に示す二つのFRAMセルを使用した一つのメモリービットを示し、ここでセンスアンプ700用論理装置は一般にベース基板103上で実施され、そしてVMFLDを含むFRAMセル700がSOI層内で実施される。図48は強誘電膜710及びキャパシタへ並列接続されたVMFLDを使用したキャパシタを持った不発性メモリーセル730を示す。並列接続FRAMはより速い速度で作動し、そして直列接続されたFRAMセルに比べより低い電力消費を有する。一つの中間電極123はWLである。もう一つの中間電極123aは加えられた基準電圧を有し、そして強誘電キャパシタ及びVFLDを並列接続するため定電流状態を保持する。図49はFRAMセル730の等価回路である。FRAMセル730は連結しバイトを形成する。強誘電膜710を使用したキャパシタは図45及び46のVFLDの上部に設置される。しかし強誘電膜710を使用したキャパシタはVFLDの下部に設置できる。又VFLDはMOSFET、バイポーラ、又は他の型のトランジスタでもよい、図50及び51はVFLD構造の一部としての強誘電膜710を有する不揮発性VMFLD750を示す。図50においてFRAMはゲート誘電層183及びゲート電極123の間に設定された強誘電膜710を有するこれは金属強誘電絶縁珪素MFISと呼ばれる。ゲート誘電層183は標準的MOSFETゲート誘電層でそして例えば二酸化珪素又は酸化窒素化合物で形成することができる。もし図50にゲート誘電層183がなく、そして強誘電膜710がゲート誘電層として使用されるならば、装置は金属強誘電珪素MFMIS型FRAMとなる。図51で、強誘電膜710はVMFLDの浮遊ゲート123k及び制御ゲート123の間に配置され、そしてそれは金属強誘電金属絶縁珪素MFMIS型FRAM760FLDを形成する。図45~51の図解実施例で使用される強誘電膜710は低温FLDのため660°Cより下で実施すべきである。図52は、VMFLD及び直列接続されたMJT磁気トンネル接合スタック810を使用した、不揮発性MRAM磁気抵抗性ランダムアクセスメモリー800セル構造を示す。図52でMJT810はILD133及びFLD124の下に形成され設置される。図53もMJT810を使用したMRAMセル850を示す。MJT810はFLD124より上に形成され設置される。MJT810は印加磁界により色々な電気抵抗特性を有し、ここで電気抵抗はMJT810の分極により変化する。MJT810は多くの薄膜層から構成される。一般に一つの磁気ファイルは印加磁界により分極される自由層である。もう一方の磁気膜はピン層であり、そして一般に反強磁性層である交換層と共に使用される。ピン層は印加磁界により分極される。従って膜スタックは磁気トンネル接合スタックMJTと呼ばれる。MJTは二つの磁気膜及び誘電膜を有する構造に限定されない。MJTは異なる薄い層の組み合わせを有する。MJTは堆積層により二つの型に分類され、一つは非磁性材料を使用した巨大磁気抵抗GMRで、そしてもう一つは酸化層のような誘電層を使用したトンネル磁気抵抗TMRである。図52及び53に示すVFLDはMOSFET、バイポーラ、又はMESFETである。図54は反転構造の位相変更膜RSPCF910及び直列接続VFLDを使用したオボニック統合メモリーOUM900セル構造を示す。図54でRSPCF910はFLD124形成後に実施され、そしてFLD124より上に配置される。又RSPCF910はFLD124の形成前に実施され、そしてFLD124表示無しより下へ設置される。RSPCF910は、電流量及び時間、言換えればRSPCFへ加えられる温度によるアモルファス又は多結晶層を有し、ここで多結晶は低い電気抵抗を有する。RSPCF910はカルコゲニド及び周期律表のVI元素の合金である。従ってRSPCF910はGe‐Sb‐Te、GaSb、InSb、InSe、Sb2Te3、GeTe、Ge2Sb2Te5、InSbTe、GaSeTe、SbSb2Te4、InSbGe、AgInSbTe、GeSnSbTe、GeSbSeTe又はTe81Ge15Sb2S2の合金である。RSPCF910へ接続される電極910aは650°Cで安定なTiAIN又はTiWである。図54に示すVFLDはMOSFET、バイポーラ装置又はMESFETである。図55は融合又は反融合層310及び直列接続VFLDを使用したプログラマブルリードオンリーメモリーPROMセル構造を示す。図55で融合又は反融合層310はFLD形成後にFLD124上に形成される。又融合又は反融合層310はFLD形成前にFLD124の下に形成される。反融合層310は高い電気抵抗を有する。しかしもし高いプログラミング電圧/電流が反融合層へ加えられれば、それは低い電気抵抗になる。PROMは一般に再プログラム可能ではない。PROMはアプリケーション‐スぺシフィック集積回路ASICフィールドプログラマブルゲートアレーFPGA、又はプログラマブルロジックアレーPLAで使用される。反融合層はONO層、金属酸化物層、カルコゲニド層、又は非ドーピングアモルファス珪素層から形成されるが、しかしこれらの材料に限定されない。融合層はニクロム又は多結晶珪素から形成されるが、しかしこれらの材料に限定されない。融合又は反融合のための電極301a、301bは高温で安定なTiWから形成される。図55でVFLDはMOSFET、バイポーラトランジスタ、MESFET又はダイオードである。図56はVFLD124だけを有するDRAM400セル構造を示す.SOI層を使用したVMFLD124は、印加バイアスなしで図56に示すように浮遊体p領域を有し、そして電荷は短時間即ち更新時間浮遊体に蓄積される。電荷は読み取り可能又は書き込み可能データとなる。図57はVMFLD及び直列接続された不揮発性VFLDメモリーを有する電気的消去可プログラム読取専用メモリーEEPROM500セル構造を示す。不揮発性メモリーは浮遊ゲート及び制御ゲートの二つのゲートを有する。しかしこれは珪素酸化物窒素酸化物SONOS型不揮発性メモリーである。図57に示すような選択ラインに接続されるMOSFETが不揮発性メモリーの上に配置される。しかしこれらの装置の位置は反転できる。図58は一つのEEPROMセルの等価回路である。図59は高電圧で作動する出力VMFLD600である。従来の低出力VMFLDに比べ出力VMFLDは数μmから数百μmの範囲のSOI層厚さを有し、そしてゲート誘電層の厚さは10分の1nmから数千nmの範囲を有する。作動電圧は7Vから1000Vの範囲である。又FLDは空乏層領域の延長と電界の減少に役立つ台形を有し、従って作動電圧を増加させる電力VMFLD600は水平MOSFETについて多くの利点を有する。従来の水平MOSFETは作動電圧を増加させるために長いチャネル長を有する必要がある。しかしそれは低い集積度のため高価になる。しかし電力VMFLD600のチャネル長はチャネル長がSOI層の垂直高さにより決定されるため、集積度を変化させない。又電力VMFLDは取り囲みゲートを有するため、それは抵抗が低くそしてその電流駆動能力は従来の水平MOSFETの二倍以上である。従って図59の電力VMFLDは外側二重拡散MOSLDMOS及びトレンチMOSのような他の従来の電力装置を置換する。又ベース基板の低電圧装置と電力VMFLDを一つのチップに組み合わせることにより、アナログ及びデジタル信号を一つのチップで扱うスマートパワー又はスマートMOSを達成できる。もし図59の電力VMFLDが二重拡散ドレーンを有するれば、それは図60に示すような装置になる。二重拡散領域は高ドーピングドレーン領域への空乏層領域拡大を防ぎ、そして高電圧で装置が作動できるようにする。図59及び図60は、もしゲート誘電層が低温熱酸化物、高k誘電体及びCVD誘電体の組み合わせを有する場合、装置の信頼性は増加し、そして半導体124とゲート誘電層183の間の接触面のトラップは減少する。又電流駆動能力は増加しそしてオンレジスタンスは減少する。この発明は上に記述した実施例に限定されるのではなく、しかし追加の請求項の範囲内でのいずれか及び全ての実施例を包含することは理解すべきである。"