"以下の工程を含む半導体集積回路装置の製造方法:a半導体ウエハの第1の主面上に、Nチャネル型MISFETの第1のゲート電極およびPチャネル型MISFETの第2のゲート電極を形成する工程;b前記第1のゲート電極および前記第2のゲート電極の側壁にオフセットスペーサを形成する工程;c前記オフセットスペーサのオフセットスペーサ長を計測する工程;d前記オフセットスペーサがある状態で、前記第1のゲート電極および前記第2のゲート電極のいずれか一つの周辺の前記第1の主面の半導体領域に、イオン注入により不純物を導入することによって、エクステンション領域を導入する工程;e前記オフセットスペーサがある状態で、前記第1のゲート電極および前記第2のゲート電極のいずれか一つの側壁にサイドウォールスペーサを形成することにより、前記オフセットスペーサを含むスペーサを形成する工程、ここで、前記スペーサのスペーサ長は、前記オフセットスペーサの計測された前記オフセットスペーサ長に基づいて、エッチバック量を制御することにより、調整される。前記1項の半導体集積回路装置の製造方法において、前記スペーサ長の調整は、前記Nチャネル型MISFETおよび前記Pチャネル型MISFETについて、独立に行われる。MISFETが微細化されてくると、単チャネル効果が更に顕著となり、トランジスタの特性ばらつきが増大しやすくなる。ここで、トランジスタの特性ばらつきは、従来のゲート長に依存するものに加えて、オフセットスペーサ長やサイドウォールスペーサ長に依存するものの影響が強くなることが本願発明者らによって明らかにされた。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、CMIS型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をNチャネルMISFETとPチャネルMISFETに於いて、調整するものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、CMIS型半導体集積回路装置の製造方法において、オフセットスペーサ長とサイドウォールスペーサ長の和をNチャネルMISFETとPチャネルMISFETに於いて、調整するので、各トランジスタに於いて、所望の駆動電流が得られるように制御することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含む半導体集積回路装置の製造方法:a半導体ウエハの第1の主面上に、Nチャネル型MISFETの第1のゲート電極およびPチャネル型MISFETの第2のゲート電極を形成する工程;b前記第1のゲート電極および前記第2のゲート電極の側壁にオフセットスペーサを形成する工程;c前記オフセットスペーサのオフセットスペーサ長を計測する工程;d前記オフセットスペーサがある状態で、前記第1のゲート電極および前記第2のゲート電極のいずれか一つの周辺の前記第1の主面の半導体領域に、イオン注入により不純物を導入することによって、エクステンション領域を導入する工程;e前記オフセットスペーサがある状態で、前記第1のゲート電極および前記第2のゲート電極のいずれか一つの側壁にサイドウォールスペーサを形成することにより、前記オフセットスペーサを含むスペーサを形成する工程、ここで、前記スペーサのスペーサ長は、前記オフセットスペーサの計測された前記オフセットスペーサ長に基づいて、エッチバック量を制御することにより、調整される。2.前記1項の半導体集積回路装置の製造方法において、前記スペーサ長の調整は、前記Nチャネル型MISFETおよび前記Pチャネル型MISFETについて、独立に行われる。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を例示することができる。今日の半導体集積回路装置、すなわち、LSILargeScaleIntegrationのウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタルPremetal工程M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程あたりまでのFEOLFrontEndofLine工程と、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまでウエハレベルパッケージプロセスにおいては、当該プロセスも含むのBEOLBackEndofLine工程に大別できる。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。窒化シリコン膜は、SACSelf-AlignedContact技術におけるエッチストップ膜、すなわち、CESLContactEtch-StopLayerとして、多用されるほか、SMTStressMemorizationTechniqueにおける応力付与膜としても使用される。同様に、ニッケルシリサイドというときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Niニッケル膜以外にも、例えばNi-Pt合金膜NiとPtの合金膜、Ni-V合金膜NiとVの合金膜、Ni-Pd合金膜NiとPdの合金膜、Ni-Yb合金膜NiとYbの合金膜またはNi-Er合金膜NiとErの合金膜のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドをニッケル系のシリサイドと総称する。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハまたは半導体基板というときは、通常は半導体集積回路装置半導体装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOIウエハ等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。半導体チップまたはチップ領域は、製造工程途上においては、ウエハ等の一部をなす、単位集積回路領域で、ウエハ工程が終了後、ダイシング等により、半導体チップに分割される。6.短チャネルMISFETの不純物層構造は、深くて高濃度の高濃度ソースドレイン領域と、これと比較して浅くて低濃度同一導電型のエクステンション領域LDD領域等からなる。ハローイオン注入またはハロー領域ポケット領域は、これらと反対導電型の比較的低濃度の領域で、最終的には、エクステンション領域の先端部近傍のチャネル領域下の内部領域に当該ウエル領域よりも高濃度の領域を形成する。ハロー領域のイオン注入の特徴は、高濃度ソースドレイン領域やエクステンション領域の通常イオン注入がウエハのデバイス面に対して、ほぼ垂直に行われるのに対して、45度前後傾斜したビームで、複数の方位から行われるところにある。すなわち、傾斜注入または広角注入である。なお、デバイス完成時における各不純物領域の代表的濃度関係は、大雑把に言って、以下のとおりである。すなわち、基板<ウエル<ハロー<エクステンション<高濃度ソースドレインである。7.短チャネルMISFETのゲート周辺構造には、オフセットスペーサ絶縁膜複数種類の場合も有るとサイドウォールスペーサ絶縁膜の二つがある。オフセットスペーサ絶縁膜は、低動作電圧デバイス系統に関して、エクステンション領域やハロー領域のイオン注入の際のエッジを規定するもので、一方、サイドウォールスペーサ絶縁膜は構造的には、その内側にオフセットスペーサ絶縁膜を含み、低動作電圧デバイス系統その他の系統に関して高濃度ソースドレイン領域のイオン注入の際のエッジを規定するものである。なお、本願に於いては、サイドウォールスペーサというときは、原則として、サイドウォールスペーサのみを指し、サイドウォールスペーサおよびオフセットスペーサの集合体であるゲート電極周辺構造全体以下の例では、第1のオフセットスペーサ、第2のオフセットスペーサおよびサイドウォールから構成されたスペーサを指すときは、スペーサまたはゲート周辺スペーサと呼ぶ。また、オフセットスペーサ長というときは、オフセットスペーサの下端部の長さをいう。更に、スペーサ長は、スペーサの下端部の長さをいう。なお、本願に於いては、長さの単位の量は、便宜上、非負正値または0とする。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通CMISプロセスの説明主に図1から図6現在の半導体集積回路のウエハプロセスは、各種のプロセス統計データに基づいて、多用な統計的手法を用いて、プロセスおよびデバイスのパラメータを調整しており、具体的に説明すると非常に煩雑なものとなる。そこで、以下では、一例として、ウエハ毎に実測する方式を例にとり、具体的に説明する。このため、以下の例における実測値を統計手法における他の実測値からの推定値に置き換えてもよいことはいうまでもない。図1は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通CMISプロセスを説明するための製造工程中ゲート電極パターニング完了時点のデバイス模式断面図である。図2は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通CMISプロセスを説明するための製造工程中第1のオフセットスペーサ完成時点のデバイス模式断面図である。図3は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通CMISプロセスを説明するための製造工程中N型デバイス領域へのN型エクステンション領域およびP型ハロー領域の導入完了時点のデバイス模式断面図である。図4は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通CMISプロセスを説明するための製造工程中第2のオフセットスペーサ完成時点のデバイス模式断面図である。図5は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通CMISプロセスを説明するための製造工程中P型デバイス領域へのP型エクステンション領域およびN型ハロー領域の導入完了時点のデバイス模式断面図である。図6は本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通CMISプロセスを説明するための製造工程中サイドウォール形成用絶縁膜形成時点のデバイス模式断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における調整プロセスに先行する共通CMISプロセスを説明する。先ず、図1を参照して、ウエハプロセス導入部の流れの概要を説明する。半導体ウエハ、すなわち、P型単結晶シリコン基板1、1sここでは、たとえば300ファイウエハとするが、450φでも300φ未満のウエハでもよいのデバイス主面1a第1の主面、すなわち、裏面1bの反対の面上の熱酸化膜上に、CVDによる窒化シリコンを通常のリソグラフィにより、アクティブ領域主に素子が形成される領域上の窒化シリコンが残るようにパターニングする。このパターニングされた窒化シリコンをマスクとして、基板1の第1の主面1aにドライエッチングによりSTI用素子分離溝を形成する。続いて、全面にCVDシリコン酸化膜2を形成した後、STI溝エッチングの白黒反転レジストパターンによって、後のCMPのためのリバースパターンエッチングを行う。更に、CMP処理により、第1の主面1aを平坦化し、溝の中にフィールド絶縁膜4を残す。その後、不要になった窒化シリコンを除去する。このSTI用素子分離溝内に埋め込まれたフィールド絶縁膜4は、すなわち、複数のアクティブ領域を規定する素子分離領域4である。次に、図1に示すように、たとえばイオン注入等により、N型デバイス領域21nにP型ウエル領域3を、P型デバイス領域21pにN型ウエル領域2を形成する。続いて、半導体ウエハ1のデバイス主面1a第1の主面上に、例えば、熱酸化等によりゲート絶縁膜5たとえば、厚さ2nm程度の窒化酸化膜を形成する。更に、たとえば、CVDChemicalVaporDepositionおよび通常のリソグラフィ等により、N型デバイス領域21nのゲート絶縁膜5上にNチャネル型MISFETのゲート電極6nたとえば、N型ポリシリコン膜等を、P型デバイス領域21pのゲート絶縁膜5にPチャネル型MISFETのゲート電極6pたとえば、P型ポリシリコン膜等を形成する。ここで、ゲート電極6n、6pの幅ゲート長は、たとえば、40nm程度標準目標値であり、厚さは、たとえば、80nm程度である。なお、後にフィードフォーワッドFeedForwardする必要があるときは、各ウエハ1について、Nチャネル型MISFETまたはPチャネル型MISFETのゲートの幅ゲート長を各ウエハ1について、例えば、9点測定し、各ウエハ1について、その平均値を算出し、これを当該ウエハのゲート長の個別実測値とする。なお、ゲート長、オフセットスペーサ長、ゲート周辺スペーサ長などの実測には、たとえば、測長SEMScanningElectronMicroscope等を用いる。この測長は、通常、ウエハのデバイス主面1a側から非破壊で行うが、予め、デバイス断面の測長SEMによる計測と相関を取っておくと、高精度の計測が可能となる。次に、図2に示すように、ウエハ1のデバイス主面1aのほぼ全面に、たとえば、CVDにより、第1のオフセットスペーサ用絶縁膜7として、TEOSTetraethylorthosilicate酸化シリコン膜等の酸化シリコン膜たとえば、厚さ4nm程度を成膜する。続いて、ウエハ1のデバイス主面1aに対して、たとえば、異方性ドライエッチングを施すことにより、第1のオフセットスペーサ用絶縁膜7に対するエッチバックを実行たとえば、枚葉プロセスによるして、第1のオフセットスペーサ7を形成する。この場合、オフセットスペーサ長の標準目標値は、たとえば、2nm程度である。ここで、各ウエハ1について、Nチャネル型MISFETの第1オフセットスペーサ長Wnoを各ウエハ1について、例えば、9点測定し、各ウエハ1について、その平均値を算出し、これを当該ウエハの第1のオフセットスペーサ長Wnoの個別実測値とする。なお、この測定に於いては、Nチャネル型MISFETおよびPチャネル型MISFETの第1のオフセットスペーサ7のどちらを実測しても基本的に等価である。このことは、測定までのプロセスが、ほぼ同じである限り、以下のオフセットスペーサまたはゲート周辺スペーサについても、当てはまる。次に、図3に示すように、P型デバイス領域21pをレジスト膜8で被覆した状態で、N型デバイス領域21nのウエハ1のデバイス主面1aに、イオン注入を実行することにより、N型エクステンション領域9およびP型ハロー領域10を導入する。ここで、N型エクステンション領域9に対するイオン注入のイオン種は、例えば、砒素であり、注入方式は、たとえば垂直注入である。一方、P型ハロー領域10に対するイオン注入のイオン種は、例えば、BF2であり、注入方式は、たとえば傾斜注入である。なお、ここで、必要があるときは、先に算出したゲート長個別実測値に基づいて、P型ハロー領域10のドーズ量を調整フィードフォーワッドすることで、トランジスタ特性のばらつきを低減することができる。N型エクステンション領域9およびP型ハロー領域10の導入後、不要になったレジスト膜8をアッシング等により、除去する。次に、図4に示すように、ウエハ1のデバイス主面1aのほぼ全面に、たとえば、CVDにより、第2のオフセットスペーサ用絶縁膜11として、たとえば窒化シリコン膜たとえば、厚さ6.5nm程度を成膜する。続いて、ウエハ1のデバイス主面1aに対して、たとえば、異方性ドライエッチングを施すことにより、第2のオフセットスペーサ用絶縁膜11に対するエッチバックを実行たとえば、枚葉プロセスによるして、第2のオフセットスペーサ11を形成する。この場合、Pチャネル型MISFETの第1および第2オフセットスペーサ長Wpo第1オフセットスペーサ長と第2オフセットスペーサ長の和の目標値は、たとえば、7nm程度である。ここで、各ウエハ1について、Pチャネル型MISFETの第1および第2オフセットスペーサ長Wpoを各ウエハ1について、例えば、9点測定し、各ウエハ1について、その平均値を算出し、これを当該ウエハの第1および第2オフセットスペーサ長Wpoの個別実測値とする。次に、図5に示すように、N型デバイス領域21nをレジスト膜12で被覆した状態で、P型デバイス領域21pのウエハ1のデバイス主面1aに、イオン注入を実行することにより、P型エクステンション領域13およびN型ハロー領域14を導入する。ここで、P型エクステンション領域13に対するイオン注入のイオン種は、例えば、BF2であり、注入方式は、たとえば垂直注入である。一方、N型ハロー領域14に対するイオン注入のイオン種は、例えば、砒素又は燐であり、注入方式は、たとえば傾斜注入である。なお、ここで、必要があるときは、先に算出したゲート長に基づいて、N型ハロー領域14のドーズ量を調整フィードフォーワッドすることで、トランジスタ特性のばらつきを低減することができる。P型エクステンション領域13およびN型ハロー領域14の導入後、不要になったレジスト膜12をアッシング等により、除去する。次に、図6に示すように、ウエハ1のデバイス主面1aのほぼ全面に、たとえば、CVDにより、サイドウォール用絶縁膜15として、たとえば窒化シリコン膜たとえば、厚さ34nm程度を成膜する。2.本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスAN型デバイス領域先行調整の説明主に図7から図9、図16および17図16は調整プロセスAこのセクションで説明するプロセス分岐およびプロセスB次セクションで説明するプロセス分岐の使い分けを説明する説明図表である。図17は図16に現れる各記号を説明する説明図表である。このセクションで説明するプロセスは、図16の条件が、条件4以外のときに、適用できる。そうでない場合は、すなわち、図16の条件が、条件4のときは、次セクションのプロセスが適用できる。本セクションおよび次セクションで説明する調整プロセスによれば、先行するエクステンションのエッジを決める自己整合のエッジオフセットスペーサの変動に対応して、特性が補償されるように、後のゲート周辺スペーサの幅を調整できるので、製品の電気的特性の均一化が可能となる。また、両チャネルについて、独立に調整するようにすることで、Nチャネル型MISFETとPチャネル型MISFETの電気的特性を個別に補償することができる。図7は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスAN型デバイス領域先行調整を説明するための製造工程中N型デバイス領域のスペーサ長先行調整工程のデバイス模式断面図である。図8は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスAN型デバイス領域先行調整を説明するための製造工程中P型デバイス領域のスペーサ長2次調整工程およびP型ソースドレイン領域導入工程のデバイス模式断面図である。図9は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスAN型デバイス領域先行調整を説明するための製造工程中N型ソースドレイン領域導入工程のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスAN型デバイス領域先行調整を説明する。図6に関して説明したプロセスに続き、図7に示すように、ウエハ1のデバイス主面1aに対して、たとえば、異方性ドライエッチングを施すことにより、サイドウォール用絶縁膜15に対するエッチバックを実行たとえば、枚葉プロセスによるして、サイドウォール15を形成する。ここで、個々のウエハに対するエッチバック後のNチャネル型MISFETのゲート周辺スペーサ長Wnsの目標値個別目標値は、以下のように決定される。すなわち、1図17に従って、第1オフセットスペーサ長の標準目標値と個別実測値の差分ΔOSSn、予めデータを取得しておいたNチャネル型MISFETのIdsのオフセットスペーサ感度ΔIds-ossnおよびNチャネル型MISFETのIdsのゲート周辺スペーサ感度ΔIds-swnから、Nチャネル型MISFETのスペーサ長の標準目標値からの補正量ΔSWnを算出する。2このNチャネル型MISFETのスペーサ長の標準目標値からの補正量ΔSWnが増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値たとえば35nmに変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。このエッチバック処理サイドウォールの1次エッチバック処理の後、Nチャネル型MISFETのゲート周辺スペーサ長Wnsを各ウエハ1について、例えば、9点測定し、各ウエハ1について、その平均値を算出し、これを当該ウエハのNチャネル型MISFETのゲート周辺スペーサ長Wnsの個別実測値とする。次に、図8に示すように、N型デバイス領域21n側をレジスト膜16で被覆した状態で、ウエハ1のデバイス主面1aに対して、たとえば、異方性ドライエッチングを施すことにより、Pチャネル型MISFETのサイドウォール用絶縁膜15に対する2次エッチバック処理を実行たとえば、枚葉プロセスによるして、Pチャネル型MISFETのサイドウォール15を形成する。ここで、個々のウエハに対するエッチバック後のPチャネル型MISFETのゲート周辺スペーサ長Wpsの目標値個別目標値は、以下のように決定される。すなわち、1図17に従って、第1および第2オフセットスペーサ長Wpoの標準目標値と個別実測値の差分ΔOSSp、予めデータを取得しておいたPチャネル型MISFETのIdsのオフセットスペーサ感度ΔIds-osspおよびPチャネル型MISFETのIdsのゲート周辺スペーサ感度ΔIds-swpから、Pチャネル型MISFETのスペーサ長の標準目標値からの補正量ΔSWpを算出する。2このPチャネル型MISFETのスペーサ長の標準目標値からの補正量ΔSWpが増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。従って、2次エッチバック処理の追加エッチバック量は、当該ウエハのNチャネル型MISFETのゲート周辺スペーサ長Wnsの個別実測値とPチャネル型MISFETのスペーサ長の個別目標値の差分に等しくなる。続いて、N型デバイス領域21n側をレジスト膜16で被覆した状態で、ウエハ1のデバイス主面1aに対して、たとえば、ボロンイオンをイオン注入垂直注入することにより、P型ソースドレイン領域17を導入する。その後、不要になったレジスト膜16をアッシング等により、除去する。なお、ここで、必要に応じて、Pチャネル型MISFETのゲート周辺スペーサ長Wpsを各ウエハ1について、例えば、9点測定し、各ウエハ1について、その平均値を算出し、これを当該ウエハのPチャネル型MISFETのゲート周辺スペーサ長Wpsの個別実測値とする。次に、図9に示すように、P型デバイス領域21p側をレジスト膜18で被覆した状態で、ウエハ1のデバイス主面1aに対して、たとえば、砒素イオンをイオン注入垂直注入することにより、N型ソースドレイン領域19を導入する。その後、不要になったレジスト膜18をアッシング等により、除去する。この後は、セクション4で説明するプロセスに移行する。3.本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスBP型デバイス領域先行調整の説明主に図10から図12このセクションで説明するプロセスは、図16の条件が、条件3以外のときに、適用できる。図10は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスBP型デバイス領域先行調整を説明するための製造工程中P型デバイス領域のスペーサ長先行調整工程のデバイス模式断面図である。図11は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスBP型デバイス領域先行調整を説明するための製造工程中P型ソースドレイン領域導入工程のデバイス模式断面図である。図12は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスBP型デバイス領域先行調整を説明するための製造工程中N型デバイス領域のスペーサ長2次調整工程およびN型ソースドレイン領域導入工程のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスBP型デバイス領域先行調整を説明する。図6に関して説明したプロセスに続き、図10に示すように、ウエハ1のデバイス主面1aに対して、たとえば、異方性ドライエッチングを施すことにより、サイドウォール用絶縁膜15に対するエッチバックを実行たとえば、枚葉プロセスによるして、サイドウォール15を形成する。ここで、個々のウエハに対するエッチバック後のPチャネル型MISFETのゲート周辺スペーサ長Wpsの目標値個別目標値は、以下のように決定される。すなわち、1図17に従って、第1および第2オフセットスペーサ長Wpoの標準目標値と個別実測値の差分ΔOSSp、予めデータを取得しておいたPチャネル型MISFETのIdsのオフセットスペーサ感度ΔIds-osspおよびPチャネル型MISFETのIdsのゲート周辺スペーサ感度ΔIds-swpから、Pチャネル型MISFETのスペーサ長の標準目標値からの補正量ΔSWpを算出する。2このPチャネル型MISFETのスペーサ長の標準目標値からの補正量ΔSWpが増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値たとえば35nmに変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。このエッチバック処理サイドウォールの1次エッチバック処理の後、Pチャネル型MISFETのゲート周辺スペーサ長Wpsを各ウエハ1について、例えば、9点測定し、各ウエハ1について、その平均値を算出し、これを当該ウエハのPチャネル型MISFETのゲート周辺スペーサ長Wpsの個別実測値とする。次に、図11に示すように、N型デバイス領域21n側をレジスト膜16で被覆した状態で、ウエハ1のデバイス主面1aに対して、たとえば、ボロンイオンをイオン注入垂直注入することにより、P型ソースドレイン領域17を導入する。その後、不要になったレジスト膜16をアッシング等により、除去する。次に、図12に示すように、P型デバイス領域21p側をレジスト膜18で被覆した状態で、ウエハ1のデバイス主面1aに対して、たとえば、異方性ドライエッチングを施すことにより、Nチャネル型MISFETのサイドウォール用絶縁膜15に対する2次エッチバック処理を実行たとえば、枚葉プロセスによるして、Nチャネル型MISFETのサイドウォール15を形成する。ここで、個々のウエハに対するエッチバック後のNチャネル型MISFETのゲート周辺スペーサ長Wnsの目標値個別目標値は、以下のように決定される。すなわち、1図17に従って、第1オフセットスペーサ長の標準目標値と個別実測値の差分ΔOSSn、予めデータを取得しておいたNチャネル型MISFETのIdsのオフセットスペーサ感度ΔIds-ossnおよびNチャネル型MISFETのIdsのゲート周辺スペーサ感度ΔIds-swnから、Nチャネル型MISFETのスペーサ長の標準目標値からの補正量ΔSWnを算出する。2このNチャネル型MISFETのスペーサ長の標準目標値からの補正量ΔSWnが増分か、減少分かに従って、その補正量の分だけスペーサ長の標準目標値に変更を加えて、その変更された目標値を当該ウエハに対する個別目標値とする。従って、2次エッチバック処理の追加エッチバック量は、当該ウエハのPチャネル型MISFETのゲート周辺スペーサ長Wpsの個別実測値とNチャネル型MISFETのゲート周辺スペーサ長Wnsの個別目標値の差分に等しくなる。続いて、P型デバイス領域21p側をレジスト膜18で被覆した状態で、ウエハ1のデバイス主面1aに対して、たとえば、砒素イオンをイオン注入垂直注入することにより、N型ソースドレイン領域19を導入する。その後、不要になったレジスト膜18をアッシング等により、除去する。なお、ここで、必要に応じて、Nチャネル型MISFETのゲート周辺スペーサ長Wnsを各ウエハ1について、例えば、9点測定し、各ウエハ1について、その平均値を算出し、これを当該ウエハのNチャネル型MISFETのゲート周辺スペーサ長Wnsの個別実測値とする。この後は、セクション4で説明するプロセスに移行する。4.本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通CMISプロセスの説明主に図13から図15図13は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通CMISプロセスを説明するための製造工程中ニッケルシリサイド膜形成工程のデバイス模式断面図である。図14は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通CMISプロセスを説明するための製造工程中プリメタル絶縁膜形成工程のデバイス模式断面図である。図15は本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通CMISプロセスを説明するための製造工程中タングステンプラグ形成工程のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における調整プロセスに後続する共通CMISプロセスを説明する。図9又は図12のプロセスに続き、図13に示すように、たとえば、サリサイドSalicideプロセスにより、ソースドレイン領域17,19の上面およびゲート電極6n,6pの上面に、シリサイド膜22たとえば、ニッケルシリサイド膜を形成する。次に、図14に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえば、CVD等により、CESLとして、比較的薄い窒化シリコン系絶縁膜23プリメタル絶縁膜の一部を構成するを成膜する。続いて、たとえば、CVD等により、窒化シリコン系絶縁膜23上のほぼ全面に、酸化シリコン系プリメタル絶縁膜24を成膜する。この後、必要に応じて、CMP等により、プリメタル絶縁膜24の平坦化を行う。次に、図15に示すように、窒化シリコン系絶縁膜23を含むプリメタル絶縁膜に異方性ドライエッチング等を施すことにより、コンタクトホールを形成する。このコンタクトホールに、CVDやメタルCMP等によりタングステンプラグ25を埋め込む。その後、必要に応じて、銅系ダマシン配線埋め込み配線または、アルミニウム系非埋め込み配線等を形成する。以上により、Nチャネル型MISFETQnおよびPチャネル型MISFETQpがほぼ完成したことになる。5.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施形態においては、P型単結晶シリコンウエハを原材料として、その上に半導体集積回路装置を形成する例を示したが、必要に応じて、N型単結晶シリコンウエハでも、他のエピタキシャルウエハでも、SOIウエハでもよいことは言うまでもない。また、前記実施形態においては、測長をSEM等の手法により計測する例を中心に説明したが、AFMAtomicForceMicroscopy等のメカニカルな方法、または、その他の光学的な方法で測定してもよいことは言うまでもない。なお、前記実施形態においては、主にゲートファーストGateFirst方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラストGateLast方式や両方式の折衷的なプロセスにも適用できることは言うまでもない。"