複数のメモリセルで構成され、データの書き込み消去単位となる複数の通常ブロックと、複数のメモリセルで構成され、前記複数の通常ブロックのうちアクセスが禁止されたバッドブロックのバッドブロックアドレスが記憶されたROMフューズブロックと、有するメモリセルアレイと、前記メモリセルにワード線を介して接続され、アドレス信号によるアドレス指定に応じて前記複数の通常ブロックまたは前記ROMフューズブロックのうちの何れかを選択するロウデコーダと、前記メモリセルにビット線を介して接続され、前記メモリセルに記憶されたデータを読み出し又は前記メモリセルにデータを書き込むビット線制御回路と、電源投入時において、前記ROMフューズブロックから読み出された前記バッドブロックアドレスに基づいて、アドレス指定される通常ブロックがバッドブロックか否かに対応して1つの通常ブロック毎に1ビットの論理が割り当てられた第1の判定信号を、前記アドレス指定の順番に出力し、一方、テストモードにおいて、アドレス指定された通常ブロックのメモリセルから読み出されたデータに基づいて、このアドレス指定された通常ブロックがバッドブロックであるか否かを判定し、この判定結果に対応して1つの通常ブロック毎に1ビットの論理が割り当てられた第2の判定信号を、前記アドレス指定の順番に順次出力する判定回路と、前記電源投入時において、前記第1の判定信号が入力され、前記第1の判定信号の論理をシフトさせながら記憶し、その後、前記テストモードにおいて、前記第2の判定信号が入力され、前記第2の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされ、且つ、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するシフトレジスタ回路と、前記ロウデコーダ、前記ビット線制御回路、前記判定回路、および、前記シフトレジスタ回路の動作を制御し、且つ、前記バッドブロックフラグ信号が入力され、前記バッドブロックフラグ信号の論理と前記バッドブロックフラグ信号の論理の入力の順番とに基づいて、前記バッドブロックのバッドブロックアドレスを認識する制御回路と、を備えることを特徴とするNAND型フラッシュメモリ。前記シフトレジスタ回路は、前記判定回路から出力された前記第1、第2の判定信号が入力され、且つ、バッドブロックフラグ信号が入力されるOR回路と、前記アドレス信号の入力に連動して生成されたクロック信号と、前記制御回路により出力されたテストモードを規定するテストモード信号と、が入力されるAND回路と、複数のD-フリップフロップをデータ端子と出力端子とが接続されるように並べて構成され、各前記D-フリップフロップは前記AND回路の出力がクロック端子にそれぞれ接続され、1段目の前記D-フリップフロップは前記OR回路の出力がデータ端子に接続され、最終段の前記D-フリップフロップは前記OR回路の入力に出力端子が接続され、最終段の前記D-フリップフロップの出力端子から前記バッドブロックフラグ信号を前記制御回路に出力するシフトレジスタと、を有することを特徴とする請求項1に記載のNAND型フラッシュメモリ。前記第1、第2の判定信号は、通常ブロックがバッドブロックである場合、論理1になり、一方、通常ブロックがバッドブロックでない場合、論理0になり、前記テストモード信号は、前記電源投入時又はテストモード時は、論理1になり、一方、通常動作時は、論理0になり、前記クロック信号は、前記アドレス信号の入力に連動して、論理1になることを特徴とする請求項2に記載のNAND型フラッシュメモリ。前記クロック信号は、制御回路により生成されることを特徴とする請求項2または3に記載のNAND型フラッシュメモリ。前記D-フリップフロップの数は、前記通常ブロックの数と等しいことを特徴とする請求項2ないし4のいずれか一項に記載のNAND型フラッシュメモリ。前記D-フリップフロップの数は、前記通常ブロックの数よりも少ないことを特徴とする請求項2ないし5のいずれか一項に記載のNAND型フラッシュメモリ。前記制御回路は、認識された前記バッドブロックアドレスに基づいて、前記バッドブロックに対するアクセスを禁止することを特徴とする請求項1ないし6いずれかに記載のNAND型フラッシュメモリ。前記バッドブロックフラグ信号の論理が前記制御回路に入力される順番に対応する前記通常ブロックの順番は、前記通常ブロックのアドレス指定の順番と等しいことを特徴とする請求項1ないし7のいずれか一項に記載のNAND型フラッシュメモリ。ROMフューズブロックの領域の増加を抑制しつつ、試験中に新たに発生したバッドブロックの情報をより多く記憶することが可能なNAND型フラッシュメモリを提供する。実施例に従ったNAND型フラッシュメモリは、複数のメモリセルで構成され、データの書き込み消去単位となる複数の通常ブロックと、複数のメモリセルで構成され、前記複数の通常ブロックのうちアクセスが禁止されたバッドブロックのバッドブロックアドレスが記憶されたROMフューズブロックと、有するメモリセルアレイを備える。NAND型フラッシュメモリは、前記メモリセルにワード線を介して接続され、アドレス信号によるアドレス指定に応じて前記複数の通常ブロックまたは前記ROMフューズブロックのうちの何れかを選択するロウデコーダを備える。NAND型フラッシュメモリは、前記メモリセルにビット線を介して接続され、前記メモリセルに記憶されたデータを読み出し又は前記メモリセルにデータを書き込むビット線制御回路を備える。NAND型フラッシュメモリは、電源投入時において、前記ROMフューズブロックから読み出された前記バッドブロックアドレスに基づいて、アドレス指定される通常ブロックがバッドブロックか否かに対応して1つの通常ブロック毎に1ビットの論理が割り当てられた第1の判定信号を、前記アドレス指定の順番に出力し、一方、テストモードにおいて、アドレス指定された通常ブロックのメモリセルから読み出されたデータに基づいて、このアドレス指定された通常ブロックがバッドブロックであるか否かを判定し、この判定結果に対応して1つの通常ブロック毎に1ビットの論理が割り当てられた第2の判定信号を、前記アドレス指定の順番に順次出力する判定回路を備える。NAND型フラッシュメモリは、前記電源投入時において、前記第1の判定信号が入力され、前記第1の判定信号の論理をシフトさせながら記憶し、その後、前記テストモードにおいて、前記第2の判定信号が入力され、前記第2の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされ、且つ、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するシフトレジスタ回路を備える。NAND型フラッシュメモリは、前記ロウデコーダ、前記ビット線制御回路、前記判定回路、および、前記シフトレジスタ回路の動作を制御し、且つ、前記バッドブロックフラグ信号が入力され、前記バッドブロックフラグ信号の論理と前記バッドブロックフラグ信号の論理の入力の順番とに基づいて、前記バッドブロックのバッドブロックアドレスを認識する制御回路と、を備える。以下、実施例について図面に基づいて説明する。図1は、実施例1に係るNAND型フラッシュメモリ100の構成の一例を示すブロック図である。また、図2は、図1に示すNAND型フラッシュメモリ100のメモリセルアレイ1の構成の一例を示す回路図である。また、図3は、図1に示すNAND型フラッシュメモリ100のメモリセルアレイ1のブロックの割り付けの一例を示す図である。また、図4は、図1に示すNAND型フラッシュメモリ100のシフトレジスタ回路13の構成の一例を示す図である。図1に示すように、NAND型フラッシュメモリ100は、メモリセルアレイ1と、ビット線制御回路2と、カラムデコーダ3と、データ入出力バッファ4と、データ入出力端子5と、ロウデコーダ6と、制御回路7と、制御信号入力端子8と、ソース線制御回路9と、ウェル制御回路10と、アドレスレジスタ11と、判定回路12と、シフトレジスタ回路13と、を備える。メモリセルアレイ1は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ1は、例えば、EEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック図2で構成されている。このメモリセルアレイ1には、ビット線の電圧を制御するためのビット線制御回路2と、ワード線の電圧を制御するためのロウデコーダ6とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ6により選択され、残りのブロックが非選択とされる。このビット線制御回路2は、メモリセルにビット線を介して接続されている。このビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルに記憶されたデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルにデータを書き込む。また、ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内の該データ記憶回路は、カラムデコーダ3により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択された該データ記憶回路に記憶される。データ入出力端子5からは、書き込みデータの他に、書き込み、読み出し、消去、及びステータスリード等の各種コマンド、アドレスも入力される。ロウデコーダ6は、メモリセルアレイ1のメモリセルにワード線を介して接続されている。このロウデコーダ6は、外部からデータ入出力端子5、アドレスレジスタ11を介して入力されたブロックを選択するためのアドレス信号によるアドレス指定に応じて、メモリセルアレイ1の複数の通常ブロックまたはROMフューズブロックのうちの何れかを選択する。そして、ロウデコーダ6は、選択したブロックのワード線に、制御回路7から供給される読み出し或いは書き込み或いは消去に必要な電圧を、印加する。なお、例えば、テスト動作時は、外部のテスター図示せずから該アドレス信号が入力される。すなわち、ロウデコーダ6は、アドレス信号に応じて、メモリセルアレイ1の後述の複数のブロックのうちの何れかを選択し、ワード線の電圧を制御するようになっている。ソース線制御回路9は、メモリセルアレイ1に接続されている。このソース線制御回路9は、ソース線SRCの電圧を制御するようになっている。ウェル制御回路10は、メモリセルアレイ1に接続されている。このウェル制御回路10は、メモリセルが形成される半導体基板ウェルの電圧を制御するようになっている。判定回路12は、電源投入時において、ROMフューズブロックから読み出されたバッドブロックアドレスに基づいて、アドレス指定される通常ブロックがバッドブロックか否かに対応して1つの通常ブロック毎に1ビットの論理が割り当てられた判定信号第1の判定信号を、該アドレス指定の順番に出力する。判定回路12は、一方、テストモードにおいて、アドレス指定された試験対象の通常ブロックのメモリセルから読み出されたデータに基づいて、このアドレス指定された通常ブロックがバッドブロックであるか否かを判定し、この判定結果に対応して1つの通常ブロック毎に1ビットの論理が割り当てられた判定信号第2の判定信号を、アドレス指定の順番に順次出力する。シフトレジスタ回路13は、該電源投入時において、該第1の判定信号が入力され、判定信号該第1の判定信号の論理をシフトさせながら記憶する。また、シフトレジスタ回路13は、その後の該テストモードにおいて、判定信号該第2の判定信号が入力され、該第2の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされる。さらに、シフトレジスタ回路13は、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するようになっている。制御回路7は、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、ウェル制御回路10、判定回路12、および、シフトレジスタ回路13の動作を、制御するようになっている。この制御回路7は、外部から制御信号入力端子8を介して入力される制御信号コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、レディ/ビジー信号RY/BY等及びデータ入出力端子5からデータ入出力バッファ4を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路7は、該制御信号及びコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ1の各部に供給する。また、制御回路7は、バッドブロックフラグ信号が入力される。ここで、バッドブロックフラグ信号の論理が制御回路7に入力される順番に対応する通常ブロックの順番は、通常ブロックのアドレス指定の順番と等しい。これにより、制御回路7は、バッドブロックフラグ信号の論理とバッドブロックフラグ信号の論理の入力の順番とに基づいて、バッドブロックのバッドブロックアドレスを認識する。そして、制御回路7は、認識された該バッドブロックアドレスに基づいて、バッドブロックに対するアクセスを禁止する。また、制御回路7は、既述のテスターから入力されるテストコマンドに応じて、アドレス信号で選択されたアドレス指定されたブロックをロウデコーダ6に選択させるアドレス指定させるようになっている。ここで、図2に示すように、メモリセルアレイ1は、複数のNANDセルユニット1aが接続されて構成されるブロックBLK0~BLKMなお、以下では、便宜上、単にBLKと表記する場合もあるを有する。このブロックBLK0~BLKMは、データの書き込み消去単位となる。NANDセルユニット1aは、NANDストリングを構成する直列接続された複数n1例えば64個のメモリセルM0~MNと、ドレイン側選択MOSトランジスタSGDTrと、ソース側選択MOSトランジスタSGSTrとにより、構成されている。また、ソース側選択MOSトランジスタSGSTrは、ソース線SRC図示せずに接続されている。なお、ソース側選択ゲートトランジスタSGSTr、及び、ドレイン側選択ゲートトランジスタSGDTrは、ここでは、nMOSトランジスタである。各行に配置されたメモリセルM0~MNの制御ゲートは、それぞれ、ワード線WL0~WLNに接続されている。ビット線BL0~BLPは、ワード線WL0~WLNと直交するように配置されている。また、ドレイン側選択MOSトランジスタSGDTrのゲートは、ドレイン側選択ゲート線SGDに接続されている。そして、ドレイン側選択ゲートトランジスタSGDTrは、NANDストリング1a1の一端とビット線BL0~BLPとの間に接続されている。また、ソース側選択MOSトランジスタSGSTrのゲートは、ソース側選択ゲート線SGSに接続されている。そして、ソース側選択ゲートトランジスタSGSTrは、NANDストリング1a1の他端とソース線SRCとの間に接続されている。すなわち、ロウデコーダ6は、入力された該アドレスに応じて、メモリセルアレイ1の各ブロックBLK0~BLKMを選択し、選択したブロックの書き込み読み出し動作を制御する。すなわち、ロウデコーダ6は、入力された該アドレスに応じて、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線メモリセルの制御ゲートに印加する電圧を制御することによりメモリセルを選択する。ここで、図3に示すように、メモリセルアレイ1は、例えば、複数図3の例では、例えば、4096個の通常ブロック1cと、ROMフューズブロック1aと、を有する。複数の通常ブロック1cは、複数のメモリセルで構成され、データの消去単位となる。バッドブロック1bは、複数の通常ブロック1cのうちアクセスが禁止されたブロックである。ROMフューズブロック1aは、バッドブロック1bのバッドブロックアドレス等が記憶されている。また、図4に示すように、シフトレジスタ回路13は、OR回路13aと、AND回路13bと、シフトレジスタ13cと、を有する。OR回路13aは、判定回路12から出力された判定信号第1、第2の判定信号SF1が端子T1を介して入力され、且つ、バッドブロックフラグ信号SF2が入力されるようになっている。なお、判定回路12からアドレス信号ブロックアドレスの入力に連動同期して出力される判定信号第1、第2の判定信号SF1は、アドレス指定された通常ブロック1cがバッドブロック1bである場合、Highレベル、すなわち、論理1になり、一方、アドレス指定された通常ブロック1cがバッドブロック1bでない場合、Lowレベル、すなわち、論理0になる。AND回路13bは、ブロックアドレスの入力に同期して例えば制御回路7により生成されたクロック信号CLKと、制御回路7により出力されたテストモードを規定するテストモード信号STMと、が入力される。なお、クロック信号CLKは、制御回路とは別に設けられたクロック信号生成回路図示せずにより生成するようにしてもよい。このテストモード信号STMは、例えば、電源投入時又はテストモード時は、Highレベル、すなわち、論理1になり、一方、通常動作時は、Lowレベル、すなわち、論理0になる。クロック信号CLKは、アドレス信号ブロックアドレスの入力に連動同期して、Highレベル、すなわち、論理1になる。したがって、AND回路13bは、電源投入時又はテストモード時、アドレス信号ブロックアドレスの入力に連動同期して、Highレベル、すなわち、論理1の信号が出力する。レジスタ13cは、複数n個のD-フリップフロップ13c-1~13c-nをデータ端子と出力端子とが接続されるように並べて構成される。各D-フリップフロップ13c~13fは、AND回路13bの出力がクロック端子にそれぞれ接続されている。また、1段目のD-フリップフロップ13c-1は、OR回路13aの出力がデータ端子に接続されている。最終段のD-フリップフロップ13c-nは、OR回路13aの入力に出力端子が接続され、この最終段のD-フリップフロップ13c-nの出力端子からバッドブロックフラグ信号SF2を制御回路7に端子T4を介して出力するようになっている。なお、図4の例では、一例として、シフトレジスタを構成するD-フリップフロップの数がn個の場合、すなわち、n個分のブロックの情報を記憶する場合について記載している。例えば、この数nは、図3に示すメモリセルアレイ1のブロックの数4096個と同じ値に設定される。すなわち、D-フリップフロップの数は、前記通常ブロックの数と等しい。しかし、記憶すべきバッドブロックの数等に応じて、シフトレジスタを構成するD-フリップフロップの数nは設定されてもよい。すなわち、D-フリップフロップの数は、通常ブロックの数よりも少なくてもよい。次に、以上のような構成を有するNAND型フラッシュメモリ100の動作の一例について、図1、図2を参照しつつ説明する。初期状態では、シフトレジスタ回路13のシフトレジスタ13cの各D-フリップフロップに記憶された論理は、0である。すなわち、シフトレジスタ回路13は、記憶の対象となる通常ブロックが全てバッドブロックではない状態を保持している。先ず、電源投入時において、シフトレジスタ回路13にアドレス信号ブロックアドレスの入力に連動同期して判定信号第2の判定信号SF1が入力される。この電源投入時において、テストモード信号STMは、既述のように、Highレベル、すなわち、論理1になる。これにより、AND回路13bは、アドレス信号ブロックアドレスの入力に連動同期して、Highレベル、すなわち、論理1の信号を出力する。また、既述のように、判定信号第1の判定信号SF1は、アドレス指定された通常ブロック1cがバッドブロック1bである場合、論理1になり、一方、アドレス指定された通常ブロック1cがバッドブロック1bでない場合、論理0になる。これにより、OR回路13aは、バッドブロックフラグ信号SF2の論理が全て0であるので、アドレス指定された通常ブロック1cがバッドブロック1bである場合、論理1を出力し、一方、アドレス指定された通常ブロック1cがバッドブロック1bでない場合、論理0を出力する。したがって、シフトレジスタ13cは、アドレス信号ブロックアドレスの入力に連動同期して、判定信号第1の判定信号SF1の論理を順次シフトさせながら記憶する。通常ブロックの数n個のブロックアドレスの入力が完了すると、n個分の通常ブロックの状態の記憶が完了することになる。これにより、最終段のD-フリップフロップ13c-nには、最初にアドレス指定された通常ブロックの状態に対応した論理が記憶され、1段目のD-フリップフロップ13c-1には、最後にアドレス指定された通常ブロックの状態に対応した論理が記憶されることになる。このように、電源投入時において、シフトレジスタ回路13は、判定信号第1の判定信号SF1が入力され、この第1の判定信号の論理をシフトさせながら記憶する。これにより、ROMフューズブロック1aに記憶されていたバッドブロック1cのアドレス情報がシフトレジスタ回路13に記憶された状態になる。次に、テストモードにおいて、シフトレジスタ回路13にアドレス信号ブロックアドレスの入力に連動同期して判定信号第2の判定信号SF1が入力される。このテストモード時において、テストモード信号STMは、既述のように、Highレベル、すなわち、論理1になる。これにより、AND回路13bは、アドレス信号ブロックアドレスの入力に連動同期して、Highレベル、すなわち、論理1の信号を出力する。また、既述のように、判定信号第2の判定信号SF1は、アドレス指定された通常ブロック1cがバッドブロック1bである場合、論理1になり、一方、アドレス指定された通常ブロック1cがバッドブロック1bでない場合、論理0になる。これにより、OR回路13aは、アドレス信号ブロックアドレスの入力に連動同期して入力されるバッドブロックフラグ信号SF2の論理と判定信号第2の判定信号SF1の論理との論理積を演算する。ここで、演算される論理に対応する通常ブロックのアドレスは、同じアドレスになる。例えば、OR回路13aは、アドレス指定された通常ブロック1cがバッドブロック1bである場合、論理1を出力する。一方、バッドブロックフラグ信号SF2の論理が0のとき、すなわち、電源投入時にアドレス指定された通常ブロック1cがバッドブロックと判定されていなければ、テストモード時にアドレス指定された通常ブロック1cがバッドブロック1bでない場合、OR回路13aは、論理0を出力する。しかし、バッドブロックフラグ信号SF2の論理が1、すなわち、すでにアドレス指定された通常ブロック1cがバッドブロックであると判定されていれば、OR回路13aは、論理1を出力する。したがって、シフトレジスタ13cは、アドレス信号ブロックアドレスの入力に連動同期して、判定信号第2の判定信号SF1の論理とバッドブロックフラグ信号SF2の論理とを演算した論理を順次シフトさせながら記憶する。通常ブロックの数n個のブロックアドレスの入力が完了すると、n個分の通常ブロックの状態の記憶が完了することになる。これにより、最終段のD-フリップフロップ13c-nには、最初にアドレス指定された通常ブロックの状態に対応した論理が記憶され、1段目のD-フリップフロップ13c-1には、最後にアドレス指定された通常ブロックの状態に対応した論理が記憶されることになる。このように、テストモード時において、シフトレジスタ回路13は、判定信号第2の判定信号SF1が入力され、この第2の判定信号の論理とバッドブロックフラグ信号SF2の論理とを演算した論理をシフトさせながら記憶する。これにより、テストモードにおける信頼性試験により判定された通常ブロックの状態がシフトレジスタ回路13に上書きされた状態になる。また、シフトレジスタ回路13は、アドレス指定に連動同期して、記憶している論理が割り当てられたバッドブロックフラグ信号SF2を順次出力する。また、制御回路7は、電源投入時またはテストモード時において、テストモード信号STMとクロック信号CLKとを制御することにより、シフトレジスタ回路13を制御してバッドブロックフラグ信号SF2を出力させて、そのときのバッドブロックの情報を取得する。このように、本実施例のテストモードは、信頼性試験で使用される。このため、ブロックアドレスは先頭から順番にアクセスしていくことを前提としている。先頭のブロックから順に信頼性試験を実行し、試験対象のブロックのアドレスの入力に同期して試験対象のブロックのアドレスのインクリメントに同期して、シフトレジスタを1つずつシフトする。ステータスリードによって書き込みまたは消去結果を読み出した際、不良が検出された時には、そのブロックはバッドブロックとして、先頭のレジスタを反転させバッドブロック情報とする。この動作を最後のブロックまで繰り返すと、シフトレジスタは一巡し、バッドブロック情報がそのブロックの位置にセットされる。また、基本的に、長期のデータ保持は必要ない場合は、バッドブロック情報のデータは1セットのみでよい。この場合、例えば、512バイトで4096ブロックの全てを記憶することができる。特に、信頼性試験中に、電源を切らなければ、アドレスはシフトレジスタ回路13のみに保持されていればよい。したがって、ROMフューズブロックに書き込まれているバッドブロック情報は変更する必要はない。また、バッドブロックの記憶にはROMフューズブロックを使用するが、従来と比較してROMフューズブロックのビット数を増やす必要はない。以上のように、本実施例に係るNAND型フラッシュメモリによれば、ROMフューズブロックの領域の増加を抑制しつつ、試験中に新たに発生したバッドブロックの情報をより多く記憶することができる。