第1、第2のビット線を含む複数のビット線対と、前記ビット線対と交差して配置されるワード線と、前記複数のビット線対と前記ワード線のそれぞれに接続された複数のメモリセルと、前記複数のビット線対のそれぞれに接続された複数のセンスアンプとを具備し、前記複数のメモリセルのそれぞれは、第1、第2の記憶ノードと、電流通路が第1、第2の記憶ノードと前記第1、第2のビット線との間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第1、第2のトランジスタと、電流通路が前記第1、第2の記憶ノードと第1の電源間にそれぞれ接続された第1導電型の第3、第4のトランジスタと、電流通路の一端が第2の電源に接続され、ゲート電極が前記第2、第1の記憶ノードにそれぞれ接続されるとともに、前記第3、第4のトランジスタのゲート電極にそれぞれ接続された第2導電型の第5、第6のトランジスタと、電流通路が前記第5、第6のトランジスタと前記第1、第2の記憶ノードとの間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第7、第8のトランジスタとを有し、前記ワード線を選択状態とし、前記第1、第2のトランジスタをオンとし、前記第7、第8のトランジスタをオフとして前記複数のメモリセルにデータを書き込むとき、非選択のビット線対に接続されたセンスアンプは、前記ワード線に接続され、非選択のメモリセルから読み出されたデータを前記非選択のメモリセルにライトバックすることを特徴とする半導体記憶装置。前記第5、第6のトランジスタのゲート電極と前記第2の電源との間に接続された第1、第2のキャパシタとを具備することを特徴とする半導体記憶装置。前記第1、第2のトランジスタは、第1導電型のトランジスタにより形成され、前記第7、第8のトランジスタは、第2導電型のトランジスタにより構成されることを特徴とする請求項1に記載の半導体記憶装置。前記第1、第2のトランジスタは、第2導電型のトランジスタにより形成され、前記第7、第8のトランジスタは、第1導電型のトランジスタにより構成されることを特徴とする請求項1に記載の半導体記憶装置。第1、第2のビット線を含む複数のビット線対と、前記ビット線対と交差して配置されるワード線と、前記複数のビット線対と前記ワード線に接続された複数のメモリセルと、前記複数のビット線対にそれぞれ接続された複数のセンスアンプと、を具備し、前記複数のメモリセルのそれぞれは、第1、第2の記憶ノードを有するフリップフロップ回路と、前記フリップフロップ回路の第1、第2の記憶ノードと前記第1、第2のビット線との間に接続され、ゲート電極が前記ワード線に接続された第1、第2のトランジスタと、ゲート電極が前記ワード線に接続され、前記第1、第2のトランジスタが選択されたとき、前記フリップフロップ回路のフィードバックループを遮断する第3、第4のトランジスタと、を有し、データの書き込み時、前記複数のセンスアンプのうち、前記ワード線に接続され、非選択のメモリセルに接続されたセンスアンプは、前記非選択のメモリセルから出力されたデータを前記非選択のメモリセルにライトバックすることを特徴とする半導体記憶装置。前記フリップフロップ回路は、電源電圧が供給されるノードに接続された第5、第6のトランジスタと、前記第5、第6のトランジスタのゲート電極と前記ノードとの間に第1、第2のキャパシタを有し、前記第1、第2のキャパシタは、前記ワード線が非選択状態において、前記第5、第6のトランジスタをオンさせることを特徴とする請求項5記載の半導体記憶装置。前記第1、第2のトランジスタは、第1導電型のトランジスタにより形成され、前記第3、第4のトランジスタは、第2導電型のトランジスタにより構成されることを特徴とする請求項5に記載の半導体記憶装置。前記第1、第2のトランジスタは、第2導電型のトランジスタにより形成され、前記第3、第4のトランジスタは、第1導電型のトランジスタにより構成されることを特徴とする請求項5に記載の半導体記憶装置。低電圧でディスターブ特性と書き込み特性を改善可能な半導体記憶装置を提供しようとするものである。本実施形態の半導体記憶装置によれば、第1、第2のビット線を含む複数のビット線対と、前記ビット線対と交差して配置されるワード線と、前記複数のビット線対と前記ワード線のそれぞれに接続された複数のメモリセルと、前記複数のビット線対のそれぞれに接続された複数のセンスアンプとを具備し、前記複数のメモリセルのそれぞれは、第1、第2の記憶ノードと、電流通路が第1、第2の記憶ノードと前記第1、第2のビット線との間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第1、第2のトランジスタと、電流通路が前記第1、第2の記憶ノードと第1の電源間にそれぞれ接続された第1導電型の第3、第4のトランジスタと、電流通路の一端が第2の電源に接続され、ゲート電極が前記第2、第1の記憶ノードにそれぞれ接続されるとともに、前記第3、第4のトランジスタのゲート電極にそれぞれ接続された第2導電型の第5、第6のトランジスタと、電流通路が前記第5、第6のトランジスタと前記第1、第2の記憶ノードとの間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第7、第8のトランジスタとを有し、前記ワード線を選択状態とし、前記第1、第2のトランジスタをオンとし、前記第7、第8のトランジスタをオフとして前記複数のメモリセルにデータを書き込むとき、非選択のビット線対に接続されたセンスアンプは、前記ワード線に接続され、非選択のメモリセルから読み出されたデータを前記非選択のメモリセルにライトバックすることを特徴とする。以下、実施の形態について、図面を参照して説明する。SRAMは、フリップフロップ回路により記憶データが保持されるため、記憶状態が安定に保持される特徴を有している。しかし、上述したように、電源電圧が低電圧化された場合において、例えばデータの読み出し時にワード線により転送トランジスタがオンとされた場合、データ0を記憶している記憶ノードに、ビット線から電源電圧Vdd-VthVthは、NチャネルMOSトランジスタの閾値電圧の電圧が供給され、記憶ノードの電圧が僅かに上昇する。このため、セルに記憶されたデータの状態が不安定となり、最悪の場合、記憶ノードのデータが反転し、ディスターブが発生する。このディスターブは、データの書き込み時、ワード線に接続された非選択のメモリセルにおいても生じる可能性がある。このため、本実施形態は、ワード線がアクセスされた時におけるメモリセルのデータ破壊を防止する。第1の実施形態第1の実施形態は、カラム毎にセンスアンプを設け、データの書き込み時、非選択のSRAMセル以下、単にメモリセルと称すからビット線対に読み出されたデータをセンスアンプにラッチし、このラッチされたデータをメモリセルに書き戻すライトバックを行うことにより、電源電圧が低電圧化された場合においても、データのディスターブ特性を向上することが可能であり、さらに、選択されたメモリセルのデータの書き込み特性を向上可能としている。図1は、第1の実施形態に係るSRAMを示すものであり、例えば隣接する第1、第2のカラムCL1、CL2を示している。第1、第2のカラムCL1、CL2は同一構成であるため、第1のカラムCL1の構成を説明し、第2のカラムCL2は、同一部分に同一符号を及び添え字aを付し、説明は省略する。第1のカラムCL1において、ビット線対BLt、BLcは、センスアンプS/A11に接続されている。ビット線対BLt、BLcには、複数のメモリセル12が接続されている。しかし、図1には、説明を容易化するため、1つのメモリセル12のみを示している。メモリセル12は、例えば8つのトランジスタT1~T8により構成されている。転送トランジスタとしてのNチャネルMOSトランジスタ以下、NMOSトランジスタと称すT1、T2のゲート電極は、ワード線WLに接続されている。これらNMOSトランジスタT1、T2の電流通路の一端は、それぞれビット線BLt、BLcに接続されている。これらNMOSトランジスタT1、T2の電流通路の他端は記憶ノードNt、Ncにそれぞれ接続されている。NMOSトランジスタT3、T4の電流通路の一端は、それぞれ記憶ノードNt、Ncに接続され、NMOSトランジスタT3、T4の電流通路の他端は、接地ノードVssに接続されている。また、PチャネルMOSトランジスタ以下、PMOSトランジスタと称すT5、T6の電流通路の一端は、電源電圧Vddの供給ノードに接続されている。これらPMOSトランジスタT5、T6の電流通路の他端は、PMOSトランジスタT7、T8を介して、記憶ノードNt、Ncにそれぞれ接続されている。さらに、PMOSトランジスタT5、T6のゲート電極は、NMOSトランジスタT3、T4のゲートにそれぞれ接続されると共に、記憶ノードNc、Ntにそれぞれ接続されている。また、PMOSトランジスタT7、T8のゲート電極は、ワード線WLに接続されている。PMOSトランジスタT7、T8は、ワード線がアクティブハイレベルとされた場合において、NMOSトランジスタT3、T4、PMOSトランジスタT5、T6により構成されるフリップフロップ回路のフィードバックループを遮断する。尚、電源電圧が低電圧化されたSRAMにおいて、ビット線対に多くのメモリセルを接続した場合、配線長の長いビット線が必要となり、ビット線対の容量が増加する。このため、選択されたメモリセルから読み出されたデータによりビット線対の電圧を安定化させるために時間がかかり、読み出し速度が低下する。このため、本実施形態において、ビット線対に接続されるメモリセルの数は、少なくする必要がある。具体的には、6つのトランジスタにより構成される従来のSRAMに比べて、ビット線対に接続されるメモリセルの数は少なくされる。データ書き込み動作上記構成において、メモリセルにデータを書き込む場合について説明する。この場合において、選択されたメモリセルの記憶ノードNtにデータ1を書き込み、記憶ノードNcにデータ0を書き込むとする。すなわち、この場合センスアンプ11により、ビット線BLtがデータ1ローレベル=Vdd=0.5Vに設定され、ビット線BLcにデータ0ローレベル=Vss=0Vが設定される。この状態において、ワード線WLがハイレベルとされると、転送トランジスタとしてのNMOSトランジスタT1、T2がオンし、PMOSトランジスタT7、T8がオフとなる。このため、NMOSトランジスタT1、PMOSトランジスタT6、記憶ノードNcのフィードバックループと、NMOSトランジスタT2、PMOSトランジスタT5、記憶ノードNtのフィードバックループが遮断される。NMOSトランジスタT1、T2がオンすることにより、記憶ノードNtは、Vdd-Vthに充電され、記憶ノードNcは、Vssに充電される。この後、ワード線WLがローレベルとされると、NMOSトランジスタT1、T2がオフとされ、PMOSトランジスタT5、T6、T7、T8がオンとされる。このため、記憶ノードNtは、最終的にVdd=0.5Vに充電され、記憶ノードNcは、Vssに設定される。一方、ワード線WLに接続された第2のカラムCL2の非選択メモリセル12aは、記憶ノードNtaにデータ0ローレベル=Vss=0Vが記憶され、記憶ノードNcaにデータ1ローレベル=Vdd=0.5Vが記憶されているものとする。この状態において、ワード線WLが選択される前に、ビット線BLta、BLcaが例えば電源電圧Vdd、例えば0.5Vにプリチャージされる。この後、ワード線WLがハイレベルとされると、選択メモリセル12と同様に、転送トランジスタとしてのNMOSトランジスタT1a、T2aがオンし、PMOSトランジスタT7a、T8aがオフとなる。このため、NMOSトランジスタT1a、PMOSトランジスタT6a、記憶ノードNcaのフィードバックループと、NMOSトランジスタT2a、PMOSトランジスタT5a、記憶ノードNtaのフィードバックループが遮断される。この状態において、NMOSトランジスタT1a、T2aを介して記憶ノードNta、Ncaの電圧がビット線BLta、BLcaに転送される。この結果、ビット線BLcaは、ハイレベル=0.5Vを維持し、ビット線BLtaは、ローレベル=0Vとなる。上述したように、フィードバックループが遮断されているため、記憶ノードNtaのデータ0、及び記憶ノードNcaのデータ1が反転されることを防止できる。センスアンプ11aは、ビット線BLta、BLcaの電位が安定した状態において、イネーブルとされ、センス動作を開始する。このセンスアンプ11aによりビット線BLta、BLcaの電位がフルスイングされ、NMOSトランジスタT1a、T2aを介して記憶ノードNta、Ncaにライトバックされる。このため、ワード線WLに接続された非選択メモリセルのディスターブを防止することが可能である。本実施形態の場合、ワード線のアクセス状態において、メモリセルのフィードバックループがPMOSトランジスタT7、T8により遮断されている。このため、メモリセルのデータが反転されることが防止されている。したがって、本実施形態のセンスアンプのセンスタイミングは、従来のフィードバックループを切断しないメモリセルにおいて、データが反転し、センスできなくなるタイミングより遅くしても、確実にデータをセンスすることができる。データ読み出し動作データ読み出し動作は、上述した非選択カラムのライトバック動作と同様である。このため、データの読み出し時、記憶ノードNt、Ncのデータの反転を防止でき、正しいデータを読み出すことが可能である。この読み出されたデータは、上記と同様にライトバックされる。また、選択ワード線WLに接続された非選択のメモリセルも選択メモリセルと同様の動作が行われ、データの破壊が防止される。図2は、本実施形態のSRAMにおける多数の非選択メモリセルの読み出し動作をシミュレーションした結果を示すものであり、ビット線BLt、BLc、記憶ノードNt、Ncの電位の変化を示している。図2に破線の丸印で示す特性のように、2つのセルにおいてディスターブが発生しているが、上述したように、フィードバックループを遮断することにより、電源電圧が低下された場合においても、ディスターブが発生することを防止できる。一方、図3は、PMOSトランジスタT7、T8を持たない従来のSRAMにおける多数の非選択メモリセルの読み出し動作をシミュレーションした結果を示すものであり、ビット線BLt、BLc、記憶ノードNt、Ncの電位の変化を示している。図3から明らかなように、フィードバックループを遮断しない従来のSRAMは、電源電圧が低下された場合、フィードバック動作により、記憶ノードNta、Ncaの電位が反転し、ディスターブが発生し易くなることが分かる。本実施形態によれば、ワード線がハイレベルとなると、PMOSトランジスタT7、T8がオフとなり、メモリセル12においてフリップフロップ回路を構成するためのフィードバックループが遮断される。このため、記憶ノードNt、Ncのデータが破壊されることを防止できる。しかも、各ビット線対BLt、BLcにセンスアンプ11が接続され、メモリセル12からビット線対BLt、BLcに読み出されたデータはセンスアンプ11によりフルスイングされ、記憶ノードNt、Ncに書き戻される。このため、確実にライトバックを行うことが可能であるため、低電圧動作において、ワード線がアクセスされた場合におけるメモリセルのデータの信頼性を向上することができる。また、センスアンプ11、11aは、ビット線の電位が安定した状態においてイネーブルとされ、センス動作を開始する。センスアンプ11、11aのセンスタイミングは、どのカラムに接続されたセンスアンプも同じタイミングでセンス動作を開始する。このため、各センスアンプは、最も遅いカラムメモリセルのデータをセンス可能とするため、最も遅いカラムの動作タイミングに一致されている。しかし、本実施形態の場合、メモリセルのアクセス時、各メモリセルのフィードバックループが遮断され、記憶ノードのデータが破壊されることがないため、ビット線の電位は、従来のSRAMに比べて短時間に安定する。したがって、センスアンプをイネーブルとするタイミングを従来のSRAMに比べて速くすることができ、読み出し、及びライトバック動作の高速化を図ることが可能であり、書き込み速度も高速化することが可能である。さらに、本実施形態は、電源電圧が低電圧化され、ビット線のイコライズレベルと、記憶ノードの電位との間の電位差が僅かとなった場合においても、データの読み出し時、ディスターブ特性を向上することが可能である。第2の実施形態第1の実施形態において、転送トランジスタは、NMOSトランジスタT1、T2により構成した。これに対して、第2の実施形態は、転送トランジスタをPMOSトランジスタにより構成している。図4は、第2の実施形態を示している。図4において、転送トランジスタは、PMOSトランジスタT9、T10により構成されている。転送トランジスタをPMOSトランジスタT9、T10により構成する場合、ワード線WLは、アクセス時、ローレベルに設定される。このため、メモリセルのフィードバックループを遮断するトランジスタは、PMOSトランジスタT7、T8に代えて、NMOSトランジスタT11、T12により構成される。上記第2の実施形態によれば、転送トランジスタをPMOSトランジスタT9、T10により構成している。PMOSトランジスタは、NMOSトランジスタのように、閾値電圧の影響を受けることなく、電圧を転送することができる。このため、電源電圧が低電圧化された場合においても、アクセス時にビット線BLt、BLcから記憶ノードNt、Ncへのデータ転送、及び記憶ノードNt、Ncからビット線BLt、BLcへのデータ転送を確実に行うことが可能である。このように、転送トランジスタを閾値電圧のローカルばらつきが小さいPMOSトランジスタT9、T10によって構成することにより、アクセス時にデータを確実に保持することができ、ディスターブ特性を改善することができる。さらに、閾値電圧のばらつきが小さいPMOSトランジスタT9、T10を転送トランジスタに使用することにより、低電圧でのセル電流のばらつきが低減され、低電圧での動作スピードの劣化を抑制することが可能である。第3の実施形態第1の実施形態において、転送トランジスタは、NMOSトランジスタT1、T2により構成していた。例えばNMOSトランジスタT1によりビット線BLtのハイレベルを記憶ノードNtに転送する場合、前述したように、記憶ノードNtの電圧は、Vdd-Vthまでしか上昇せず、ワード線WLがローレベルとなった後、PMOSトランジスタT5、T7を介してVddに上昇される。しかし、電源電圧の供給ノードと記憶ノードNtの間にPMOSトランジスタT5、T7の2つが接続されている。このため、記憶ノードNcの電荷によりPMOSトランジスタT5を駆動しても、記憶ノードNtを十分に充電できないことがある。図5は、第1の実施形態に示す回路の書き込み動作時のシミュレーション結果の例を示すものである。図5は、複数のメモリセルの記憶ノードNt、Ncの電圧の変化を示している。図5に示すように、ワード線WLがハイレベルHである場合、NMOSトランジスタT1により記憶ノードNtの電圧は、Vdd-Vthまで上昇し、ワード線WLがローレベルLとなると、PMOSトランジスタT5、T7を介してVdd=0.5Vに上昇される。このとき、破線の丸印で示す幾つかのメモリセルは、PMOSトランジスタT5、T7の駆動力不足により、記憶ノードNtの電圧がVddに達しない。また、データ0が書き込まれる記憶ノードNcにおいて、ワード線WLがローレベルに設定された際、記憶ノードNtの電圧がVddに達しないことにより、PMOSトランジスタT6、T8が十分にオフせず、記憶ノードNcのデータが破壊される。さらに、次の書き込みサイクルにおいて、ワード線がハイレベルに設定された場合、記憶ノードNcにおいて、書き込みデータの破壊が発生する。第3の実施形態は、ワード線WLがローレベルの状態において、記憶ノードの電圧を電源電圧まで上昇可能とするものである。図6は、第3の実施形態を示すものであり、第1の実施形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。図6において、PMOSトランジスタT5、T6のゲート電極と電源Vddの供給ノードとの間には、カップリングキャパシタC1、C2がそれぞれ接続されている。これらキャパシタC1、C2は、例えばセルレイアウト中のメタル配線と絶縁膜により構成される。図7は、図6に示す回路の書き込み動作を示すものであり、記憶ノードNtにデータ1を書き込み、記憶ノードNcniデータ0を書き込む場合を示している。ビット線BLtは、ハイレベル=Vddに設定され、ビット線BLcは、ローレベル=Vssに設定される。また、キャパシタC1、C2は、電源Vddに充電されている。この状態において、ワード線WLがハイレベルとされると、PMOSトランジスタT7、T8がオフとなり、フィードバックループが遮断されるとともに、転送トランジスタとしてのNMOSトランジスタT1、T2がオンとなる。このため、記憶ノードNtは、電圧Vdd-Vthに充電され、記憶ノードNcは、接地電位Vssに設定される。この後、ワード線WLがローレベルに復帰されると、PMOSトランジスタT5のゲート電極にキャパシタC1から-Vddが供給され、記憶ノードNcの電圧をアシストする。このためPMOSトランジスタT5の駆動力が向上し、PMOSトランジスタT5、T7を介して記憶ノードNtがVddに確実に充電される。このとき、PMOSトランジスタT6のゲート電極にもキャパシタC2により-Vddが供給され、記憶ノードNtの電圧Vdd-Vthであるため、PMOSトランジスタT6は僅かにオンするが、記憶ノードNtの電圧がVddとなることにより、PMOSトランジスタT6はオフとなり、記憶ノードNcは、データ0の状態に保持される。図8aは、カップリングキャパシタがない場合における書き込み動作のシミュレーション結果を示し、図8bは、第3の実施形態に係るカップリングキャパシタを設けた場合における書き込み動作のシミュレーション結果を示している。図8bから明らかなように、ワード線WLがローレベルLとされた後、記憶ノードの電位が、図8aに比べて上昇していることが分かる。この動作は、書き込み速度の遅いメモリセルに対して顕著に現れ、書き込みデータの破壊を防止する効果が高い。第3の実施形態によれば、PMOSトランジスタT5、T6のゲート電極と電源供給ノードとの間にカップリングキャパシタC1、C2を接続している。このため、データの書き込み時、PMOSトランジスタT5、T6の駆動力を増強することができる。したがって、フィードバックループを遮断するPMOSトランジスタT7、T8がPMOSトランジスタT5、T6と記憶ノードNt、Ncの間に接続されている構成において、記憶ノードNt、Ncを確実、且つ高速にVddに充電することが可能である。尚、上記第2の実施形態は、第1の実施形態に限らず、第3の実施形態に適用することも可能である。その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。