薄膜トランジスタと、凸部と、画素電極とを画素部に有する半導体装置の作製方法であって、前記薄膜トランジスタ及び前記凸部上に絶縁膜を形成し、前記絶縁膜上に前記薄膜トランジスタと電気的に接続される前記画素電極を前記薄膜トランジスタ及び前記凸部と重なるように形成し、前記凸部は、半導体膜をパターニングして前記薄膜トランジスタに用いられる半導体層を形成する工程と同一工程で形成した半導体層と、前記薄膜トランジスタのゲート絶縁膜と、導電膜をパターニングして前記薄膜トランジスタに用いられる導電層を形成する工程と同一工程で形成した導電層とが積層された積層構造を有し、前記画素電極は、前記凸部の影響を受けて表面に凸を有することを特徴とする半導体装置の作製方法。請求項1において、前記薄膜トランジスタに用いられる導電層と前記凸部の導電層は端部にテーパー形状を有することを特徴とする半導体装置の作製方法。請求項1または2において、前記絶縁膜は有機樹脂膜であることを特徴とする半導体装置の作製方法。請求項1乃至3のいずれか一項において、前記画素電極の凹凸の曲率半径は、0.1~0.4μmであり、前記画素電極の凹凸の高さは、0.3~3μmであることを特徴とする半導体装置の作製方法。請求項1乃至4のいずれか一項において、複数の前記凸部の形状および配列は規則的であることを特徴とする半導体装置の作製方法。請求項1乃至4のいずれか一項において、複数の前記凸部の形状および配列は不規則であることを特徴とする半導体装置の作製方法。要求される性能を満たす半導体装置を得るためには、それぞれの回路においてTFTを作りわける必要がある。しかし、LDD構造TFTやGOLD構造TFTを作製しようとすると、マスク枚数を増やさなければならなかった。使用するマスク枚数の増加は、製造工程数の増加、複雑化、歩留まりの低下を招いてしまっていた。そこで、本発明は、アクティブマトリクス型液晶表示装置に代表される半導体装置において、画素部のTFTのオフ電流を下げ、駆動回路のTFTの信頼性の向上ホットキャリアによる劣化が少ないをマスク数を増やさずに実現することを目的とする。また、液晶表示装置は、光の有効利用率が低いため、視認性をあげるために、フロントライトやバックライトを用いて表示を行う場合も多い。液晶表示装置自体は消費電力が低いにもかかわらず、フロントライトやバックライトを用いるために、表示部での消費電力が上がってしまうという問題もあった。そこで、作製工程を増やさずに、視認性のよい表示装置を実現することを目的とする。本発明は、画素部に形成されたTFTと、該画素部周辺に形成された駆動回路にnチャネル型TFT及びpチャネル型TFTを同一基板上に備えた半導体装置であって、前記nチャネル型TFTの第2の濃度の不純物領域は、一部がゲート電極と重なり、前記pチャネル型TFTおよび前記画素部に形成されたTFTの第2の濃度の不純物領域は、ゲート電極と重ならないことを特徴とする半導体装置である。また、本発明は、画素部に形成されたTFTと、該画素部周辺に形成された駆動回路にnチャネル型TFT及びpチャネル型TFTを同一基板上に備えた半導体装置であって、前記nチャネル型TFTのゲート電極は、ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、且つ、前記第1の導電膜のチャネル長方向の長さは、前記第2の導電膜のチャネル長方向の長さより長く、第2の濃度の不純物領域は、一部が前記第1の導電膜と重なり、前記pチャネル型TFTおよび前記画素部に形成されたTFTのゲート電極は、前記ゲート絶縁膜上に接した前記第1の導電膜と前記第1の導電膜上に接した前記第2の導電膜からなり、且つ、前記第1の導電膜のチャネル長方向の長さは、前記第2の導電膜のチャネル長方向の長さと同じであって、第2の濃度の不純物領域は、ゲート電極と重ならないことを特徴とする半導体装置である。また、本発明は、nチャネル型TFT、第1のpチャネル型TFTおよび第2のpチャネル型TFTを有する駆動回路を含む半導体装置において、前記nチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第2の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第2の濃度の不純物領域は、前記ゲート絶縁膜を介して前記第1の導電膜と重なっており、前記第1のpチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第5の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、前記チャネル形成領域と前記ゲート電極とはチャネル長方向の長さが概略一致しており、前記第2のpチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第5の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第5の濃度の不純物領域は、前記ゲート絶縁膜を介して前記第1の導電膜と重なっていることを特徴とする半導体装置である。また、本発明は、nチャネル型TFT、第1のpチャネル型TFTおよび第2のpチャネル型TFTを有する駆動回路を含む半導体装置において、前記nチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第2の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、前記ゲート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第2の濃度の不純物領域は、前記ゲート絶縁膜を介して前記第1の導電膜と重なっており、前記第1のpチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域、第5の濃度の不純物領域およびオフセット領域を含む半導体層を有し、前記第2のpチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第5の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第5の濃度の不純物領域は、ゲート絶縁膜を介して前記第1の導電膜と重なっていることを特徴とする半導体装置である。また、本発明は、nチャネル型TFT、第1のpチャネル型TFTおよび第2のpチャネル型TFTを有する駆動回路ならびにTFTおよび保持容量を有する画素部を含む半導体装置において、前記nチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第2の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第2の濃度の不純物領域は、ゲート絶縁膜を介して前記第1の導電膜と重なっており、前記第1のpチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域、第5の濃度の不純物領域およびオフセット領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、前記第2のpチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第5の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第5の濃度の不純物領域は、ゲート絶縁膜を介して前記第1の導電膜と重なっており、前記画素部に形成されたTFTは、チャネル形成領域、ソース領域、ドレイン領域、第2の濃度の不純物領域およびオフセット領域を含む半導体層を有していることを特徴とする半導体装置である。また、本発明は、nチャネル型TFT、第1のpチャネル型TFTおよび第2のpチャネル型TFTを有する駆動回路を含む半導体装置において、前記nチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第2の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上にゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第2の濃度の不純物領域は、ゲート絶縁膜を介して前記第1の導電膜と重なる領域Lov領域と重ならない領域Loff領域を有しており、前記第1のpチャネル型TFTおよび前記第2のpチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域および第5の濃度の不純物領域を含む半導体層を有していることを特徴とする半導体装置である。上記発明において、前記nチャネル型TFT、前記pチャネル型TFTまたは前記画素TFTのゲート電極は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、前記元素を主成分とする合金材料もしくは化合物材料からなることを特徴とする半導体装置である。上記発明において、画素部には、複数の凸部が形成されており、前記画素部に形成されたTFTと電気的に接続されている画素電極は、凹凸であり、前記画素電極の凹凸の曲率半径は、0.1~0.4μmであり、前記画素電極の凹凸の高さは、0.3~3μmであることを特徴とする半導体装置である。本発明を用いることにより、工程数を増加させずに同一基板上に、要求される特性を有するTFTを作りわけて作製することができる。作製工程を増加させないため、製造コストや歩留まりの低下を抑えることができる。また信頼性の高い半導体装置を実現することができる。さらに、凹凸を有する画素電極を形成することにより、視認性のよい半導体装置を実現することができる。実施形態1本発明の実施の形態について、以下に図1及び図2を用いて説明する。基板10上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等の絶縁膜から成る下地絶縁膜11を形成する。本実施形態では下地絶縁膜11として2層構造11a、11bを用いるが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。次いで、下地絶縁膜11上に非晶質半導体膜を30~60nmの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくは、シリコンまたはシリコンゲルマニウムSixGe1x;0<x<1、代表的には、x=0.001~0.05合金などで形成すると良い。次いで、前記非晶質半導体膜に公知の結晶化処理レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等を行って得られた結晶質半導体膜を所望の形状にパターニングし、半導体層12~14を形成する。また、半導体層12~14を形成した後、nチャネル型TFTのしきい値Vthを制御するためにp型を付与する不純物元素を添加してもよい。半導体に対してp型を付与する不純物元素には、ボロンB、アルミニウムAl、ガリウムGaなど周期表の13族に属する元素が知られている。次いで、島状半導体層12~14を覆うゲート絶縁膜15を形成する。ゲート絶縁膜15は、プラズマCVD法やスパッタ法で形成し、その厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層或いは積層構造として用いることができる。次いで、ゲート絶縁膜15上に膜厚20~100nmの第1の導電膜TaN16aと、膜厚100~400nmの第2の導電膜W16bとを積層形成する。導電膜16は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。次に、フォトリソグラフィ法を用いてレジストからなるマスク17~19を形成し、電極及び配線を形成するため、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法等を用いて第1のエッチング処理を行う。まず、第1のエッチング条件によりW膜20b~22bをエッチングして第1の導電膜を端部にテーパーを有する形状とし、続けて第2のエッチング条件によりW膜とTaN膜20a~22aを同時にエッチングし、第1の形状の導電層20~22を形成する。26はゲート絶縁膜で、第1の形状の導電層20~22に覆われていない領域も同時にエッチングされて薄くなっている。そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層にn型を付与する不純物元素を添加する。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。この場合、第1の形状の導電層20~22がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の濃度の不純物領域23~25が形成される。次に、レジストからなるマスクを除去せずに図1Cに示すように第2のエッチング処理を行う。このエッチング条件により異方性エッチングし、第2の形状の第2の導電膜27b~29bを形成する。ここで、第1の導電層やゲート絶縁膜もわずかにエッチングされて、第2の形状の第1の導電膜27a~29aが形成され、第2の形状の導電層27~29第1の導電膜27a~29a、第2の導電膜27b~29bとゲート絶縁膜39が形成される。次いで、レジストからなるマスクを除去せずに第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングし、図1Bで形成された第1の濃度の不純物領域より内側の半導体層に新たな第2の濃度の不純物領域33~35、36~38を形成する。ドーピングは、第2の形状の導電層27~29を不純物元素に対するマスクとして用い、第2の形状の第1の導電膜27a~29aの下部における半導体層にも不純物元素が添加されるようにドーピングする。こうして、第2の形状の第1の導電膜27a~29aと重なる第3の濃度の不純物領域36~38と、第1の濃度の不純物領域30~32と第3の濃度の不純物領域との間の第2の濃度の不純物領域33~35とを形成する。次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク40を駆動回路部のnチャネル型TFTを覆うように形成して、図2Aに示すように、第3のエッチング処理を行う。これによりpチャネル型TFT及び画素部のTFTの第1の導電層をエッチングして第3の形状の導電層41、42を形成する。ここで、マスク40に覆われていないゲート絶縁膜43は、わずかにエッチングされ薄くなっている。このゲート絶縁膜の膜厚差によるばらつきをなくすために、レジストからなるマスクを除去した後、図2Bに示すように、ゲート絶縁膜のエッチングを行う。導電層がマスクとなってエッチングされない領域が残り、ゲート絶縁層44~46が形成される。次いで、新たにレジストからなるマスク47、48を形成して図2Bに示すように、第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層にp型を付与する不純物元素を添加して、第3の形状の導電層41を不純物元素に対するマスクとして用い、自己整合的に第4の濃度の不純物領域49~51を形成する。このようにして、図2Cに示すようなTFTを作製することができる。駆動回路73のnチャネル型TFT71は、ゲート電極を形成する第2の形状の導電層27と重なる第3の濃度の不純物領域36本明細書中ではGOLD領域と呼ぶ、ゲート電極の外側に形成される第2の濃度の不純物領域33本明細書中ではLDD領域ともいうとソース領域またはドレイン領域として機能する第1の濃度の不純物領域30を有している。また、画素部の画素TFT74には、ゲート電極の外側に形成される第3の濃度の不純物領域38と第2の濃度の不純物領域35本明細書中では共にLDD領域と呼ぶとソース領域またはドレイン領域として機能する第1の濃度の不純物領域32を有している。実施形態2本実施形態では、画素部にTFTを作製する工程と同一の工程で凸部を形成し、凹凸を有する画素電極を形成する方法について説明する。ガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板の表面に絶縁膜を形成したもの、または本実施例の処理温度に耐えうる耐熱性を有したプラスチック基板のうちのいずれかの基板上に、下地絶縁膜を形成しその上に半導体層を形成する。凸部は、フォトマスクを用いて作製すると再現性の高いものが得られるため、画素TFT1203の作製工程にしたがって作製すればよい。画素TFT1203の作製と同様に積層される半導体層、ゲート絶縁膜および導電膜を積層して凸部を形成している例を図3~図5で示している。凸部の作製方法は特に限定されることなく、上記の膜の単層、またはいずれかの組み合わせの積層を用いることもできる。例えば、半導体層および絶縁膜の積層からなる凸部や導電膜の単層からなる凸部を形成することもできる。すなわち、半導体装置作製のための工程数を増加させることなく、複数の凸部を形成することができる。こうして形成された凸部および同一工程で形成された画素TFT、駆動回路に含まれるTFTを覆うように層間絶縁膜を形成する。絶縁膜の材料によって画素電極の凹凸の曲率を調節することは可能であり、この画素電極の凹凸の曲率半径は、0.1~0.4μm好ましくは0.2~2μmである。また、有機樹脂膜からなる絶縁膜を形成する場合は、粘度が10~1000cp好ましくは40~200cpの有機樹脂膜例えば、ポリイミド、アクリル樹脂といった材料を用い、十分に凹凸領域の影響をうけて表面に凹凸があらわれる有機樹脂材料を用いる。凹凸を有する層間絶縁膜が形成されたら、その上に画素電極を形成する。画素電極の表面も絶縁膜の凹凸の影響を受け表面が凹凸化する。この凹凸の高さは0.3~3μmである。この画素電極の表面に形成された凹凸によって、図6に示すように入射光が反射される際に効果的に光を散乱させることができる。本発明の実施形態では、画素TFTが作製される工程に準じて半導体層、ゲート絶縁膜、第1の導電膜および第2の導電膜を積層した凸部を示しているが、特に限定されることはなく、いずれかの層、膜の単層または、組み合わせの積層を用いればよい。工程数を増やさずに、必要な高さを有する凸部を形成することができる。なお、相互に近接する凸部はそれぞれ0.1μm以上、好ましくは1μm隔離されている。特に限定されることはないが、凸部の大きさはランダムである方がより反射光を散乱させるためには望ましい。また、凸部の形状および配置は不規則であっても規則的であってもよい。さらに、凸部は、画素部の表示領域となる画素電極の下方にあたる領域であれば特に限定されることはない。上面から観察したときの凸部の大きさは、100~400μm2の範囲内、好ましくは25~100μm2であるとよい。以上のようにして、作製工程を増やすことなく、凹凸形状の画素電極を作製することができる。本発明の実施例を図7~図11により説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のTFTnチャネル型TFT及びpチャネル型TFTを同時に作製する方法について詳細に説明する。基板100は、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。次いで、図7Aに示すように、基板100上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等の絶縁膜から成る下地絶縁膜101を形成する。本実施例では下地絶縁膜101として2層構造を用いるが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。下地絶縁膜101の一層目101aとしては、SiH4、NH3、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜101aを50~100nm形成する。次いで、下地絶縁膜101のニ層目101bとしては、SiH4、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜101bを100~150nmの厚さに積層形成する。次いで、下地絶縁膜101上に非晶質半導体膜を形成する。非晶質半導体膜は、30~60nmの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウムSixGe1x;0<x<1、代表的には、x=0.001~0.05合金などで形成すると良い。本実施例では、プラズマCVD法により、SiH4ガスを用いて、非晶質シリコン膜を形成する。また、下地絶縁膜と非晶質半導体膜とは同じ成膜方法で形成可能であるため、下地絶縁膜101と非晶質半導体膜を連続形成することも可能である。次いで、非晶質半導体膜に公知の結晶化処理レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等を行って得られた結晶質半導体膜を所望の形状にパターニングする。本実施例では、ニッケルを含有する溶液を非晶質シリコン膜上に保持させた後、脱水素化500°C、1時間続けて熱結晶化550°C、4時間を行い、更に結晶化を改善するためのレーザーアニール処理を行って、結晶質シリコン膜を形成する。そして、この結晶質シリコン膜にフォトリソグラフィ法を用いたパターニング処理を行い、半導体層102~106を形成する。また、半導体層102~106を形成した後、nチャネル型TFTのしきい値Vthを制御するためにp型を付与する不純物元素を添加してもよい。半導体に対してp型を付与する不純物元素には、ボロンB、アルミニウムAl、ガリウムGaなど周期律第13族元素が知られている。本実施例では、ボロンBを添加する。また、レーザー結晶化法で結晶質半導体膜を作成する場合には、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放出されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は、実施者が適宜選択すればよい。次いで、島状半導体層102~106を覆うゲート絶縁膜107を形成する。ゲート絶縁膜107は、プラズマCVD法やスパッタ法で形成し、その厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層或いは積層構造として用いることができる。酸化シリコン膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthoSilicateとO2を混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz電力密度0.5~0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、形成後400~500°Cの熱アニールによりゲート絶縁膜として良好な特性を得ることができる。次いで、ゲート絶縁膜107上に膜厚20~100nmの第1の導電膜TaN108と、膜厚100~400nmの第2の導電膜W109とを積層形成する。ゲート電極を形成する導電膜は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第1の導電膜をタンタルTa膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタルTaN膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタルTaN膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。次に、フォトリソグラフィ法を用いてレジストからなるマスク110~115を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10sccmとし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成してエッチングを行う。基板側試料ステージにも150WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして端部にテーパーを有する第1の形状の第1の導電膜を形成する。この後、レジストからなるマスク110~115を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30sccmとし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約30秒程度のエッチングを行う。基板側試料ステージにも20WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により端部がテーパー形状の第1の形状の導電層が形成される。このテーパー部の角度は15~45°となる。こうして、第1のエッチング処理により第1の形状の導電層117~122第1の導電層117a~122aと第2の導電層117b~122bを形成する。116はゲート絶縁膜であり、第1の形状の導電層117~122で覆われない領域は20~50nm程度エッチングされ薄くなった領域が形成される。そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層にn型を付与する不純物元素を添加する図7B。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1.5×1015/cm2とし、加速電圧を60~100keVとして行う。n型を付与する不純物元素として周期表の15族に属する元素、典型的にはリンPまたは砒素Asを用いる。この場合、導電層117~121がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の濃度の不純物領域123~127が形成される。第1の濃度の不純物領域123~127には1×1020~1×1021/cm3の濃度範囲でn型を付与する不純物元素を添加する。次に、レジストからなるマスクを除去せずに図7Cに示すように第2のエッチング処理を行う。エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を20/20/20sccmとし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成してエッチングを行う。基板側試料ステージには20WのRF13.56MHz電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。この第3のエッチング条件によりW膜をエッチングする。こうして、上記第3のエッチング条件によりW膜を異方性エッチングして第2の形状の導電層129~134を形成する。W膜やTaN膜に対するCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。WとTaNのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTaN膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaNはFが増大しても相対的にエッチング速度の増加は少ない。また、TaNはWに比較して酸化されやすいので、O2を添加することでTaNの表面が多少酸化される。TaNの酸化物はフッ素や塩素と反応しないため、さらにTaN膜のエッチング速度は低下する。従って、W膜とTaN膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTaN膜よりも大きくすることが可能となる。次いで、レジストからなるマスクを除去せずに図8Aに示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70~120keV、本実施例では90keVの加速電圧とし、1.5×1014atomscm2のドーズ量で行い、図8Bで形成された第1の濃度の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層129~133を不純物元素に対するマスクとして用い、第2の形状の第1の導電層129a~133aの下部における半導体層にも不純物元素が添加されるようにドーピングする。こうして、第2の形状の第1の導電層129a~133aと重なる第3の濃度の不純物領域140~144と、第1の濃度の不純物領域145~149と第3の濃度の不純物領域との間の第2の濃度の不純物領域135~139とを形成する。次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク150、151を形成して、図8Bに示すように、第3のエッチング処理を行う。エッチング用ガスにSF6とCl2とを用い、それぞれのガス流量比を50/10sccmとし、1.3Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約30秒のエッチングを行う。基板側試料ステージには10WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして、前記第3のエッチング条件により後のpチャネル型TFT及び後の画素部のTFTのTaN膜をエッチングして第3の形状の導電層152~155を形成する。なお、本明細書において、例えば後のpチャネル型TFTとは、作製工程中のTFTであって完成後にpチャネル型TFTとして機能するTFTのことを指す。いずれのTFTにも適応する。そして、レジストからなるマスクを除去した後、図8Cに示すように、ゲート絶縁膜のエッチングを行う。エッチング用ガスとしてCHF3を用い、ガス流量を35sccm、800WのRF電力を投入してプラズマを生成してエッチングを行った。ここでは、第2の形状の導電層129、131と第3の形状の導電層152~155がマスクの役割をし、TFT毎にゲート絶縁膜は切断される157~162。次いで、新たにレジストからなるマスク164~166を形成して図9Aに示すように、第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第4の濃度の不純物領域167~172を形成する。第3の形状の導電層152、154を不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に第4の濃度の不純物領域を形成する。本実施例では、第4の濃度の不純物領域167~172はジボランB2H6を用いたイオンドープ法で形成する。この第3のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク164~166で覆われている。第1のドーピング処理及び第2のドーピング処理によって、第4の濃度の不純物領域167~172にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度の方が高くなるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。以上までの工程でそれぞれの半導体層に不純物領域が形成される。本実施例において、全ての不純物領域が、導電層をマスクとして自己整合的に形成された。半導体層と重なる第3の形状の導電層129、130、152及び153がゲート電極として機能する。また、155はソース配線、154は保持容量の一方の電極となる容量配線として機能する。次いで、レジストからなるマスク164~166を除去し、全面を覆う第1層間絶縁膜173を形成する。この第1層間絶縁膜173としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚150nmの酸化窒化シリコン膜を形成した。勿論、第1層間絶縁膜173は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。次いで、図9Bに示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が100ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~550°Cで行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが、高濃度にリンを含む領域145~149、167、170にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。次いで、第1の層間絶縁膜173上に有機絶縁物材料から成る第2の層間絶縁膜174を形成する。次いで、ソース配線155に達するコンタクトホールと各不純物領域145、147、148a、167、170に達するコンタクトホールを形成するためのパターニングを行う。そして、駆動回路1406において、第1の濃度の不純物領域または第4の濃度の不純物領域とそれぞれ電気的に接続する配線175~180を形成する。なお、これらの配線は、膜厚50~250nmのTi膜と、膜厚300~500nmの合金膜AlとTiとの合金膜との積層膜をパターニングして形成する。また、画素部1407においては、画素電極183、ゲート線182、接続電極181を形成する図9C。この接続電極181によりソース線155は、画素TFT1404と電気的な接続が形成される。また、ゲート線182は、第3の形状の導電層画素TFTのゲート電極153と電気的な接続が形成される。また、画素電極183は、画素TFTのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極183としては、AlまたはAgを主成分とする膜、またはそれらの積層膜等、反射性の優れた材料を用いることが望ましい。以上の様にして、nチャネル型TFT1401、pチャネル型TFT1402、nチャネル型TFT1403を有する駆動回路1406と、画素TFT1404、保持容量1405とを有する画素部1407を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。駆動回路1406のnチャネル型TFT1401はチャネル形成領域184、ゲート電極を形成する第3の形状の導電層129と重なる第3の濃度の不純物領域140GOLD領域、ゲート電極の外側に形成される第2の濃度の不純物領域135LDD領域とソース領域またはドレイン領域として機能する第1の濃度の不純物領域145を有している。pチャネル型TFT1402にはチャネル形成領域185、ゲート電極の外側に形成される第4の濃度の不純物領域168、169、ソース領域またはドレイン領域として機能する第4の濃度の不純物領域167を有している。nチャネル型TFT1403にはチャネル形成領域186、ゲート電極を形成する第3の形状の導電層131と重なる第3の濃度の不純物領域142GOLD領域、ゲート電極の外側に形成される第2の濃度の不純物領域137LDD領域とソース領域またはドレイン領域として機能する第1の濃度の不純物領域147を有している。画素部の画素TFT1404にはチャネル形成領域187、ゲート電極の外側に形成される第3の濃度の不純物領域143と第2の濃度の不純物領域138共にLDD領域とソース領域またはドレイン領域として機能する第1の濃度の不純物領域148aを有している。また、保持容量1405の一方の電極として機能する半導体層170~172には第4の濃度の不純物領域と同じ濃度で、それぞれp型を付与する不純物元素が添加されている。保持容量1405は、絶縁膜ゲート絶縁膜と同一膜を誘電体として、容量配線154と、半導体層170~172とで形成している。本実施例では、画素部及び駆動回路が要求する回路仕様に応じて各回路を形成するTFTの構造を最適化し、半導体装置の動作性能及び信頼性を向上させることができる。具体的には、nチャネル型TFTは回路仕様に応じてLDD構造或いはGOLD構造を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したTFT構造と、低オフ電流動作を重視したTFT構造とを実現できる。例えば、アクティブマトリクス型液晶表示装置の場合、nチャネル型TFT1401、1403は高速動作を重視するシフトレジスタ、分周波回路、信号分割回路、レベルシフタ、バッファなどの駆動回路に適している。すなわち、GOLD領域を形成することで、ホットキャリア対策を重視した構造となっている。また、画素TFT1404は、nチャネル型TFTであり、低オフ電流動作を重視した構造になっている。そのため、画素部の他にサンプリング回路にも適している。すなわち、オフ電流値を増加させる要因となりうるGOLD領域を配置せず、LDD領域とオフセット領域を配置することで低オフ電流動作を実現している。また、第1の濃度の不純物領域148bはオフ電流値を低減する上で非常に有効であることが確認されている。本実施例で作製するアクティブマトリクス基板の画素部の上面図を図10に示す。なお、図7~図9に対応する部分には同じ符号を用いている。図10中の鎖線A-A’は図9中の鎖線A―A’で切断した断面図に対応している。また、図10中の鎖線B-B’は図9中の鎖線B―B’で切断した断面図に対応している。このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部が画素TFTのゲート電極153とゲート線182とを異なる層に形成し、ゲート線182で半導体層を遮光することを特徴としている。また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが望ましい。上述の画素構造とすることにより大きな面積を有する画素電極を配置でき、開口率を向上させることができる。また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を6枚半導体層パターンマスク、第1配線パターンマスク画素TFTのゲート電極153、容量配線154、ソース線155を含む、pチャネル型TFT及び画素部TFTの導電層形成のパターンマスク、pチャネル型TFTのソース領域及びドレイン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第2配線パターンマスク画素電極183、接続電極181、ゲート線182を含むとすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。図11には透過型の液晶表示装置に適したアクティブマトリクス基板の断面図を示す。第2の層間膜形成までは、上記の反射型のものと同じである。第2の層間膜上に透明導電膜を形成する。そして、透明導電膜層191を形成するためにパターニングを行う。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、駆動回路1406において第1の濃度の不純物領域又は第4の濃度の不純物領域とそれぞれで電気的に接続する配線175~180を形成する。なお、これらの配線は、膜厚50~250nmのTi膜と、膜厚300~500nmの合金AlとTiとの合金膜との積層膜をパターニングして形成する。また、画素部1407においては、画素電極191、ゲート線182、接続電極192、193を形成する。接続電極192、193は、画素電極191に重なるように形成する。このように、マスク枚数を1枚増やして透過型の液晶表示装置に適したアクティブマトリクス基板を作製することができる。また、本実施例により得られたTFTの特性は、良好な値を示した。そのうち、画素TFTのTFT特性V-I特性を図37に示す。なお、ゲートリークも図中に示したが、十分に抑えられている。特に本発明の画素TFT構造は、オフ電流を抑える構造であり、移動度も優れた値を示している。オフ電流とは、TFTがオフ状態にある時、流れるドレイン電流である。また、図37はサンプル1~8のV-I特性グラフを示したものであるが、そのうち、サンプル3のTFT特性を図38に示す。本発明の構造とすることによって、V-I特性グラフにおける立ち上がり点での電圧値を示すしきい値Vthは、0.263Vとなっており、非常に小さく良好な値を示している。この差が小さければ小さいほど短チャネル効果が抑えられていると言える。また、キャリアの移動しやすさを示すパラメータである移動度μFEは、119.2cm2/Vsと優れたものとなっている。また、I―Vカーブの立ち上がり部分における最大傾きの逆数を示すS値サブスレッシュルド係数は、0.196V/decadeとなった。また、VD=5Vの時のオフ電流IOFF2は、0.39pAであり、オン電流ION2は、70μAを示している。オン電流とは、TFTがオン状態にある時、流れるドレイン電流である。なお、Shift1は、I―Vカーブの立ち上がりの電圧値を示している。以上に示すように、本発明を用いることにより、良好な特性を有する半導体装置を実現することができる。図39は本発明を用いて作製されるインバーター回路のpチャネル型TFT2100とnチャネル型TFT2200を示している。これらのTFTは下地絶縁膜2002が形成された基板2001上に形成されている。pチャネル型TFT2100は、半導体層2003、ゲート絶縁膜2021、第1の導電層2005aと第2の導電層2005bから成るゲート電極を有している。半導体層2003にはチャネル形成領域2012、ソース領域2013、ドレイン領域2014、及び該ドレイン領域とチャネル形成領域との間のLDD領域2015が形成されている。ゲート電極は、ソース領域側において第1の導電膜2005aと第2の導電膜2005bが接する端部は概略一致しているが、ドレイン領域側では第1の導電層2005aの端部が外側に形成されている。このような構造は図8Bの第3のエッチング処理において形成するレジストによるマスクをゲート電極の片側のみを覆うように形成することで実現することができる。pチャネル型TFTでは、その後、p型の不純物元素がイオンドーピング法などで添加され、半導体層2003に不純物領域が形成される。LDD領域2015は第1の導電層2005aをマスクとして形成することが可能である。これは、イオンドーピング法において、加速電圧の制御により1回のドーピング処理でソース領域及びドレイン領域と、LDD領域の両方を形成することも可能であるが、加速電圧を最適化して、2回のドーピング処理で形成しても良い。一方、nチャネル型TFT2200には、半導体層2004、ゲート絶縁膜2022、第1の導電膜2006aと第2の導電膜2006bから成るゲート電極を有している。半導体層2004にはチャネル形成領域2016、ソース領域2017、ドレイン領域2018、及びLDD領域2019、2020が形成されている。nチャネル型TFT2200のゲート電極も同様に、ソース領域側において第1の導電膜2006aと第2の導電膜2006bが接する端部は概略一致し、ドレイン領域側では第1の導電膜2006aの端部が外側に形成されている。ソース領域側のLDD領域2019はゲート電極とオーバーラップしないLDDであり、ドレイン側のLDD領域2020はゲート電極とオーバーラップしている。このように、pチャネル型TFTとnチャネル型TFTにおいてゲート電極とオーバーラップするLDDをドレイン側に形成することにより、ドレイン近傍の電界強度を緩和して、ホットキャリア効果によるTFTの劣化を防ぐことができる。特に、チャネル長がサブミクロンサイズになるとその効果はpチャネル型TFTにも要求されてくる。しかし、ゲート電極とオーバーラップするLDD領域はゲート電極にかかる寄生容量を増大させるので、電界を緩和する必要にないソース側に設ける必要は必ずしもない。本発明によれば、図39に示すように、LDD領域をドレイン側にのみ形成することが可能である。また、これらソース領域及びドレイン領域、LDD領域は全て自己整合的に形成することが可能であるので、デザインルールの微細化にも容易に対応することができる。本実施例で示すTFTの構成は、インバーター回路のようにドレイン領域の位置が予め決定されているTFTに対して特に効果的に活用することができる。また、このようなTFTの構成は、レジストによるマスクパターンの変更のみで、実施例1に示す工程に自由に組み入れることができる。実施例2で示すインバーター回路のpチャネル型TFTとnチャネル型TFTにおいて、駆動電圧が10V以下である場合には、ホットキャリア効果による劣化が顕著に現れないため、ゲート電極とオーバーラップするLDD領域を必ずしも形成しなくても良い。その場合、pチャネル型TFTは図11で示すpチャネル型TFT402と同じ構成となる。また、nチャネル型TFTは図11で示すnチャネル型TFT404と同じ構成となり、シングルゲート構造で形成すれば良い。実施例1に記載のアクティブマトリクス基板において、チャネル長を0.6μm以下とする場合には、pチャネル型TFTにもゲート電極とオーバーラップするLDD領域を形成することが望ましい。その場合、当該LDD領域は、図11で示すnチャネル型TFT1401と同様にして作製し、添加する不純物元素にp型の不純物を適用すれば同様な構造で形成することができる。また、当該LDD領域は、シフトレジスタ回路やバッファ回路のように予めソース及びドレインの方向が確定している場合には実施例2で示すように、ドレイン側の片側に設ければ良い。本実施例では実施例1と異なる工程順序でTFTを作製する場合について図12を用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例1と同じ不純物元素を用いる。まず、実施例1に示す作製工程に従い、第1のエッチング処理および第1のドーピング処理を行って、図7Bの状態まで形成する。この後、レジストからなるマスク110~115を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4およびCl2を用い、それぞれのガス流量比を30/30SCCMとし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約30秒程度のエッチングを行う。基板側試料ステージにも20WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4およびCl2を混合した第2のエッチング条件では、導電膜ATaN膜および導電膜BW膜が同程度にエッチングされ、第1の形状の第1の導電膜217a~223aおよび第1の形状の第2の導電膜217b~223bからなる第1の形状のゲート電極および配線217~223が形成される。レジストからなるマスク110~115を除去せずに第2のドーピング処理を行う。半導体層102~106に、n型を付与する不純物元素以下、n型不純物元素というを添加する。ドーピング処理は、イオンドープ法、もしくはイオン注入法で行えばよい。n型不純物元素としては、周期律表の第15族に属する元素、典型的にはリンPまたはヒ素Asといった元素を用いる。この場合、第1の形状のゲート電極および容量配線217~221がマスクとなって自己整合的に第1の濃度の不純物領域224a~224eが形成される図12A。次に、レジストからなるマスク110~115をそのままに第3のエッチング処理を行う。エッチングガスにCF4、Cl2およびO2を用い、それぞれのガス流量比を20/20/20SCCMとし、1.0Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成してエッチングを行う。基板側試料ステージには、20WのRF13.56MHz電力を投入して約80秒のエッチング処理を行う。これにより第2の形状の第1の導電膜225a~231aおよび第2の形状の第2の導電膜225b~231bからなる第2の形状のゲート電極および配線225~231が形成される。次いで、レジストからなるマスク110~115をそのままに、第2の形状の導電層および容量配線225~229をマスクとして用い、第2の形状の第1の導電膜TaN膜の下部にもn型不純物元素が添加されるように第3のドーピング処理を行う。この処理により、第1の濃度の不純物領域とチャネル形成領域との間にn型不純物元素濃度が1×1018~1×1019atomscm3の第2の濃度の不純物領域232a~232eが形成される。また、第1の濃度の不純物領域224a~224eのn型不純物元素濃度は1×1020~1×1021atomscm3となる図12B。次いで、レジストからなるマスク110~115を除去し、後のnチャネル型TFTおよび後の画素TFTを覆うレジストからなるマスク233、234を形成し、第4のドーピング処理を行う。第2の形状の導電層226、227、容量配線229をマスクにして後の第1のpチャネル型TFTおよび後の第2のpチャネル型TFTの半導体層にp型不純物元素を添加して、自己整合的に第4の濃度の不純物領域235a~235cおよび第5の濃度の不純物領域235d~235fを形成する。本実施形態では、p型不純物領域はジボランB2H6を用いたイオンドープ法で形成する。第4の濃度の不純物領域p235a~235cのp型不純物元素濃度は、2×1020~2×1021atomscm3、第5の濃度の不純物領域235d~235fのp型不純物元素濃度は、2×1017~2×1019atomscm3となる。なお、あらかじめpチャネル型TFTの半導体層には、n型不純物元素が添加されているが、第4のドーピング処理の際に添加されるp型不純物元素の濃度の方が高くなるようにドーピング処理することにより、後のpチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない図13A。次いで、レジストからなるマスク236、237で駆動回路のnチャネル型TFTおよび第1のpチャネル型TFTを覆い、第4のエッチング処理を行う。エッチングガスには、Cl2を用い、ガスの流量は80SCCMとし、1.2Paの圧力でコイル型の電極に350WのRF13.56MHz電力を投入してプラズマを生成して約30秒エッチングを行う。基板側試料ステージ、には50WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして駆動回路の第2のpチャネル型TFTおよび画素部の画素TFTに第3の形状の導電層第3の形状の第1の導電膜238a~239aおよび第3の形状の第2の導電膜238b~239bからなる238、239、容量配線240、配線241、242が形成される図13B。なお、ここまでの処理により、ゲ-ト絶縁膜の第3の形状の導電層が形成されていない露出された領域は、画素部が30nm程度、駆動回路が40nm程度の膜厚となる。以上までの工程で、それぞれの半導体層に不純物領域が形成される。この後は、実施例1で開示された無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基板の作製を行えばよい。本実施例は、実施例1で開示した作製工程にしたがってTFTを作製することによって、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプロセッサ回路などの信号処理回路論理回路といってもよいを同一基板上に設けることもできる。本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図14を用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例1と同じ不純物元素を用いる。まず、実施例1に示す作製工程にしたがい、第1のエッチング処理および第1のドーピング処理を行って、図7Bの状態まで形成する。次いで、第2のエッチング処理を行う。エッチング用ガスにCF4、Cl2およびO2を用い、それぞれのガス流量比を20/20/20SCCMとし、1.0Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約60秒程度のエッチングを行う。基板側試料ステージにも20WのRF13.56MHz電力を投入し、実質的に負の自己バイアスを印加する。第2のエッチング処理により、図14Aに示すような第2の形状の導電層301~304および配線305~307が形成される。次いで、第2の形状の第2の導電膜をマスクとして自己整合的に、第2の形状の第1の導電膜を介して半導体層にn型不純物元素を添加する。これによりチャネル形成領域と第1の濃度の不純物領域308a~308eとの間にn型不純物元素の濃度が1×1018~1×1019atomscm3の第2の濃度の不純物領域308f~308jが形成される。このとき、第1の濃度の不純物領域308a~eのn型不純物元素の濃度は、1×1020~1×1021atomscm3となる。次に、レジストからなるマスク110~116を除去し、新たにnチャネル型TFTおよび画素TFTを覆うレジストからなるマスク309、310を形成して第3のドーピング処理を行う。この第3のドーピング処理により、第2の形状の導電層をマスクとして自己整合的にpチャネル型TFTの半導体層にp型不純物元素が添加され、第4の濃度の不純物領域311a~311cおよび第5の濃度の不純物領域311d~311fが形成される図14B。次いで、レジストからなるマスク309、310を除去し、新たにレジストからなるマスク312、313を形成して、nチャネル型TFTおよび第2のpチャネル型TFTを覆う。エッチング用ガスとして、Cl2を用い、ガスの流量を80SCCMとし、1.2Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入して、プラズマを生成して約40秒のエッチングを行う。基板側試料ステージには10WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして、第1のpチャネル型TFTおよび画素TFTにおいて第3の形状の導電層第3の形状の第1の導電膜314a~315aおよび第3の形状の第2の導電膜314b~315bからなる314、315および配線316~318が形成される図14C。第3のエッチング処理により、第1のpチャネル型TFTおよび画素TFTの半導体層にオフセット領域311g、311hが形成される。なお、本明細書において、オフセット領域とは、チャネル形成領域と同一組成の半導体層含まれる不純物元素がチャネル形成領域と同一であるという意味で、ゲート電極と重ならない領域を指す。このオフセット領域311g、311hは単なる抵抗として機能し、オフ電流値を低減する上で非常に効果がある。この後は、実施例1で開示された無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基板の作製を行えばよい。本実施例は、実施例1で開示した作製工程にしたがってTFTを作製することによって、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプロセッサ回路などの信号処理回路論理回路といってもよいを同一基板上に設けることもできる。本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図15を用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。まず、実施例1に示す作製工程にしたがって、第1のエッチング処理および第1のドーピング処理を行って、図7Bの状態まで形成する。次いで、第2のエッチング処理を行う。第2のエッチング処理は、エッチング用ガスにCF4、Cl2およびO2を用いてそれぞれのガス流量比は20/20/20SCCMとし、1.0Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約80秒のエッチングを行う。基板側試料ステージには20WのRF13.56MHz電力を投入し、実質的に負の自己バイアスを印加する。こうして第2の形状の導電層および配線が形成される。次いで、nチャネル型TFTおよび画素TFTをレジストからなるマスク401、402で覆って第2のドーピング処理を行う。この第2のドーピング処理により、p型不純物元素がpチャネル型TFTの半導体層に添加される。第2の形状の第2の導電膜をマスクとして自己整合的に、第2の形状の第1の導電膜を介してp型不純物元素を添加し、第4の濃度の不純物領域403a~cおよび第5の濃度の不純物領域403d~fが形成される図15A。次いで、レジストからなるマスク404、405でnチャネル型TFTおよび第2のpチャネル型TFTを覆って、第3のエッチング処理を行う。エッチング用ガスにCl2を用い、ガスの流量を80SCCMとし、1.2Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約40秒エッチング処理を行った。基板側試料ステージには20WのRF13.56MHz電力を投入し、実質的に負の自己バイアスを印加する。こうして第3の形状の導電層406、407および配線408~410が形成される図15B。続いて、レジストからなるマスク404、405を除去し、第3のドーピング処理を行う。第3のドーピング処理では、n型不純物元素を添加する。なお、pチャネル型TFTの半導体層にはp型不純物元素が、n型不純物元素の濃度より高い濃度で添加されているため、pチャネル型TFTのソース領域およびドレイン領域として機能するのになんら問題は生じない図15C。ここまでの工程が終了したら、実施例1で開示された無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基板の作製を行えばよい。本実施例は、実施例1で開示した作製工程にしたがってTFTを作製することによって、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプロセッサ回路などの信号処理回路論理回路といってもよいを同一基板上に設けることもできる。本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図16を用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。まず、実施例1に示す作製工程にしたがって、第2のエッチング処理および第2のドーピング処理を行って、図7Cの状態まで形成する。次いで、レジストからなるマスク501を形成し、nチャネル型TFTを覆い、第3のエッチング処理を行う。第3のエッチング処理は、エッチング用ガスとしてCl2を用い、ガスの流量は80SCCMとし、1.2Paの圧力でコイル型の電極に350WのRF13.56MHz電力を投入してプラズマを生成して約40秒のエッチングを行う。基板側試料ステージには50WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして第3の形状の導電層および配線502~507が形成される図16B。レジストからなるマスクを除去した後、ゲート絶縁膜のエッチングを行う。エッチング用ガスCHF3を用い、ガスの流量を35SCCMとし800WのRF13.56MHz電力を投入してプラズマを生成してエッチングを行う。ここでは、nチャネル型TFTは第2の形状のゲート電極、その他は第3の形状の導電層および容量配線がマスクとなっており、TFT毎にゲート絶縁膜は切断されゲート絶縁膜508~514が形成される図16C。次いで、新たにレジストからなるマスク515、516を形成して第3のドーピング処理を行う。第3のドーピング処理により、pチャネル型TFTの半導体層にp型不純物元素を添加して、第3の形状のゲート電極および容量配線をマスクとして、自己整合的に第4の濃度の不純物領域517a~517cおよび第5の濃度の不純物領域517d~517fが形成される図17。ここまでの工程が終了したら、実施例1で開示された無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基板の作製を行えばよい。本実施例は、実施例1で開示した作製工程にしたがってTFTを作製することによって、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプロセッサ回路などの信号処理回路論理回路といってもよいを同一基板上に設けることもできる。本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図18を用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。まず、実施例1で示す作製工程にしたがって、第2のエッチング処理および第2のドーピング処理を行って、図7Cの第2の形状の導電層および配線が形成される工程まで行う。次いで、レジストからなるマスク601でnチャネル型TFTを覆い、第3のエッチング処理を行う。エッチング用ガスとしてCl2を用い、ガスの流量は80SCCMとし、1.2Paの圧力でコイル型の電極に350WのRF13.56MHz電力を投入してプラズマを生成して約40秒のエッチングを行う。基板側試料ステージには50WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして第3の形状の導電層および配線602~607が形成される図18B。次いで、レジストからなるマスク601を除去し、新たにレジストからなるマスク608、609を形成してnチャネル型TFTおよび画素TFTを覆い、第3のドーピング処理を行う。p型不純物元素を添加し、第4の濃度のp型不純物領域610a~610c、第5の濃度の不純物領域610d~610fを形成する図18C。ここまでの工程が終了したら、実施例1で開示された無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基板の作製を行えばよい。本実施例は、実施例1で開示した作製工程に従って、TFTを作製することによって、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプロセッサ回路などの信号処理回路論理回路といってもよいを同一基板上に設けることもできる。本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図19を用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。まず、実施例1に示す作製工程にしたがって、第1のエッチング処理および第1のドーピング処理を行って、図7Bの状態まで形成する。次いで、第2のエッチング処理を行う。第2のエッチング処理は、第1のエッチング条件として、エッチング用ガスにCF4、Cl2を用い、それぞれのガスの流量比を30/30SCCMとし、1.0Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約30秒のエッチングを行う。基板側試料ステージには20WのRF13.56MHz電力を投入し、実質的に負の自己バイアスを印加する図19B。続いて、第2のエッチング条件としてエッチング用ガスにCF4、Cl2およびO2を用い、それぞれのガスの流量比を20/20/20SCCMとし、1.0Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約60秒のエッチングを行う。基板側試料ステージには20WのRF13.56MHz電力を投入し、実質的に負の自己バイアスを印加する。こうして第2の形状の導電層および配線701~707が形成される図19C。次いで、第2のドーピング処理を行う。n型不純物元素を添加して、第2の形状のゲート電極および容量配線をマスクとして用い、n型不純物元素濃度が1×1018~1×1019atomscm3の第2の濃度の不純物領域708a~708eを自己整合的に形成する。また、このとき、第1の濃度の不純物領域のn型不純物元素濃度は1×1020~1×1021atomscm3となる図20A。本実施例では、第2のエッチング処理で、2段階に導電膜をエッチングしており、第1の導電膜が第1の条件のエッチング処理において後退するため、ゲート電極がゲート絶縁膜を介して第2の濃度の不純物領域と重なるLov領域および第2の濃度の不純物領域と重ならないLoff領域719が形成されている。次いで、レジストからなるマスク709を形成し、nチャネル型TFTを覆い、第3のエッチング処理を行う。第3のエッチング処理は、エッチング用ガスとしてCl2を用い、ガスの流量は80SCCMとし、1.2Paの圧力でコイル型の電極に350WのRF13.56MHz電力を投入してプラズマを生成して約40秒のエッチングを行う。基板側試料ステージには50WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして第3の形状の導電層および配線710~715が形成される図20B。次いで、新たにレジストからなるマスク716、717を形成してnチャネル型TFTおよび画素TFTを覆い、第3のドーピング処理を行う。第3のドーピング処理により、pチャネル型TFTの半導体層にp型不純物元素を添加して、第3の形状の導電層および容量配線をマスクとして、自己整合的に第4の濃度の不純物領域718a~718cおよび第5の濃度の不純物領域718d~718fが形成される図20C。ここまでの工程が終了したら、実施例1で開示する無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基板の作製を行えばよい。本実施例は、実施例1で開示する作製工程に従って、TFTを作製することによって、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプロセッサ回路などの信号処理回路論理回路といってもよいを同一基板上に設けることもできる。本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図21を用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。まず、実施例1に示す作製工程にしたがって、第2のエッチング処理および第2のドーピング処理を行って、図7Cの第2の形状の導電層および配線が形成された状態にする。次いで、レジストからなるマスク801、802を形成し、後のnチャネル型TFTおよび後の第2のpチャネル型TFTを覆い、第3のエッチング処理を行う。第3のエッチング処理は、エッチング用ガスとしてCl2を用い、ガスの流量は80SCCMとし、1.2Paの圧力でコイル型の電極に350WのRF13.56MHz電力を投入してプラズマを生成して約40秒のエッチングを行う。基板側試料ステージには50WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして第3の形状の導電層および配線803~807が形成される図21B。レジストからなるマスク801、802を除去したら、新たにレジストからなるマスク808、809を形成してnチャネル型TFTおよび画素TFTを覆い、第3のドーピング処理を行う。第3のドーピング処理により、pチャネル型TFTの半導体層にp型不純物元素を添加して、第3の形状の導電層および容量配線をマスクとして、自己整合的に第4の濃度の不純物領域810a~cおよび第5の濃度の不純物領域810d~fが形成される図21C。ここまでの工程が終了したら、実施例1で開示された無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基板の作製を行えばよい。本実施形態では、本明細書において開示した作製方法にしたがって作製されたTFTの特性を測定した結果を示す。まず、実施例5に記載された作製方法にしたがって作製された画素TFTnチャネル型TFTのドレイン電流Idとゲート電圧Vgとの関係を示すグラフ以下、Id-Vg曲線というを図40に示す。測定は、ソース電圧Vsは0V、ドレイン電圧Vdは、1Vまたは14Vとした。実測値は、チャネル長Lが6μm、チャネル幅Wが4μmである。Vd=14V時のオフ電流Ioffは、0.5pAであった。次に、実施例8で示した作製方法により得られた画素TFTおよび駆動回路の第1のpチャネル型TFTのId-Vg曲線を図41に示す。測定は、ソース電圧Vsは0V、ドレイン電圧Vdは、1Vまたは14Vとした。実測値は、画素TFTはチャネル長Lが6μm、チャネル幅Wが4μm、第1のpチャネル型TFTはチャネル長Lが7μm、チャネル幅Wが8μmである。画素TFTは、Vd=14V時のオフ電流Ioffは0.3pAで、第1のpチャネル型TFTは、2pAであった。オフセット領域がないpチャネル型TFTと比較すると、Vgが高い時のIoffの跳ね上がりが抑えられていた。なお、その他の実施形態にしたがって作製されたnチャネル型TFTについて、Ioff=10~30pA、電界効果移動度130~180cm2Vs、S値0.19~0.26Vdec、pチャネル型TFTについて、Ioff=2~10pA、電界効果移動度70~110cm2Vs、S値0.19~0.25Vdec、画素TFTについて、Ioff=2~10pA、電界効果移動度70~150cm2Vs、S値0.16~0.24Vdecという良好な特性が得られた。次に、信頼性に関する測定を行った結果を示す。信頼性の評価は、10年保証電圧を調べることで評価している。なお、10年保証電圧とは、TFTの移動度の最大値μFEが10変動するまでの時間を寿命としたとき、ストレス電圧の逆数を片対数グラフにプロットして、得られる直線的な関係より、寿命が10年であるストレス電圧を推定して求めている。実施形態1の作製方法にしたがって作製されたTFT駆動回路に関して測定を行ったところ、図42で示すように、10年保証電圧は20V以上と非常に高い信頼性を示した。次に、オンストレスによる1000時間寿命温度を調べるため、Vg=20Vpチャネル型TFTは逆の符号、Vd=0Vにおいて、TFT特性Shift_1が0.1V変動するまでの時間を1000/TT:絶対温度Kに対してプロットし、1000時間で0.1V変動する温度寿命温度の推定を行った。図43で示すように、nチャネル型TFTおよびpチャネル型TFTともに1000時間での寿命温度は80°C以上が得られた。次いで、オフストレスによる1000時間寿命温度を調べるため、Vg=0V、Vd=20Vpチャネル型TFTは逆の符号において、TFT特性Shift_1が0.1V変動するまでの時間を1000/TT:絶対温度Kに対してプロットし、1000時間で0.1V変動する温度寿命温度の推定を行った。図44で示すように、nチャネル型TFTおよびpチャネル型TFTともに1000時間での寿命温度は80°C以上が得られた。次いで、トランジェントストレスによるnチャネル型TFTの特性変動およびpチャネル型TFTの特性変動を調べるため、Vd=20Vpチャネル型TFTは逆の符号、Vg=2~6Vpチャネル型TFTは逆の符号において、20時間室温後のオン特性変動を見ている。ここで、トランジェントストレスとは、ドレイン電圧をある値に設定し、ゲート電圧をある値にし、ストレスをかけたときのこのストレスのことを指している。図45A、Bより、20時間後の電界効果移動度最大値の変動は、nチャネル型TFTおよびpチャネル型TFTともに10以下に抑えられていることが確認された。これらの結果により、本発明で開示した作製方法によれば、作製工程を増やさずに、信頼性が高く、求められる性能が得られるTFTを工程数を増やさずに作りわけることができることがわかった。本実施例では、実施例1、5~11に示す工程のいずれかにしたがって作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図22を用いて説明する。まず、実施例1~8のいずれかの工程を用いて、図9Cに示すようなアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜1181を形成し、ラビング処理を行う。なお、本実施例では、配向膜1181を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ1180を所望の位置に形成した。また、柱状のスペーサにかえて、球状のスペーサを基板全面に散布してもよい。次いで、対向基板1182を用意する。対向基板1182上に着色層1183および1184、平坦化膜1185を形成する。赤色の着色層1183および青色の着色層1184を一部重ねて第2遮光部を形成する。なお、図22では図示しないが、赤色の着色層および緑色の着色層を一部重ねて、第1遮光部を形成する。次いで、対向電極1186を画素部に形成し、対向基板1182の全面に配向膜1187を形成し、ラビング処理を施した。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材には、フィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を保って2枚の基板が貼り合わされる。その後、両基板の間に液晶材料1188を注入し、封止剤図示せずによって完全に封止する。液晶材料1188には公知の液晶材料を用いればよく、このようにして図22に示すアクティブマトリクス型液晶表示装置が完成する。本実施例で開示するように着色層を設けることにより、ブラックマスクを形成することなく、各画素間の隙間を第1遮光部もしくは第2遮光部で遮光することによって工程数の低減を可能とした。本発明を用いて作製された半導体装置におけるブロック図を図23に示す。本実施例は、ソース側駆動回路90、画素部91およびゲート側駆動回路92を有している半導体装置について示している。なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含めた総称を指している。ソース側駆動回路90は、シフトレジスタ90a、バッファ90b、サンプリング回路トランスファゲート90cを設けている。また、ゲート側駆動回路92は、シフトレジスタ92a、レベルシフタ92b、バッファ92cを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。また、本実施例において、画素部91は複数の画素からなり、その複数の画素各々がTFT素子を含んでいる。なお、図示していないが、画素部91を挟んでゲート側駆動回路92の反対側にさらにゲート側駆動回路を設けても良い。また、デジタル駆動させる場合は、図24に示すように、サンプリング回路の代わりにラッチA93b、ラッチB93cを設ければよい。ソース側駆動回路93は、シフトレジスタ93a、ラッチA93b、ラッチB93c、D/Aコンバータ93d、バッファ93eを設けている。また、ゲート側駆動回路95は、シフトレジスタ95a、レベルシフタ95b、バッファ95cを設けている。また、必要であればラッチB93cとD/Aコンバータ93dとの間にレベルシフタ回路を設けてもよい。94は画素部である。なお、上記構成は、実施例1~8に示した製造工程を用いることで実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。本実施例ではTFTの活性層となる半導体膜を形成する工程について図25を用いて説明する。なお、本実施例の結晶化手段は特開平7-130652号公報の実施形態1に記載された技術である。まず、基板本実施例ではガラス基板1401上に200nm厚の窒化酸化シリコン膜でなる下地絶縁膜1402と200nm厚の非晶質半導体膜本実施例では非晶質シリコン膜1403を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。次に、重量換算で10ppmの触媒元素本実施例ではニッケルを含む水溶液酢酸ニッケル水溶液をスピンコート法で塗布して、触媒元素含有層1404を非晶質半導体膜1403の全面に形成する。ここで使用可能な触媒元素は、ニッケルNi以外にも、鉄Fe、パラジウムPd、スズSn、鉛Pb、コバルトCo、白金Pt、銅Cu、金Au、といった元素がある図25A。また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜本実施例の場合はニッケル膜を非晶質半導体膜上に形成する手段をとっても良い。次に、結晶化の工程に先立って400~500°Cで1時間程度の加熱処理工程を行い、水素を膜中から脱離させた後、500~650°C好ましくは550~570°Cで4~12時間好ましくは4~6時間の加熱処理を行う。本実施形態では、550°Cで4時間の加熱処理を行い、結晶質半導体膜本実施例では結晶質シリコン膜1405を形成する。なお、ここでレーザ光照射工程を行って、結晶質半導体膜1405の結晶性を改善しても良い。次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工程を行う。まず、結晶質半導体膜1405の表面にマスク絶縁膜1406を150nmの厚さに形成し、パターニングにより開口部1407を形成する。そして、露出した結晶質半導体膜に対して15族に属する元素本実施形態ではリンを添加する工程を行う。この工程により1×1019~1×1020atomscm3の濃度でリンを含むゲッタリング領域1408が形成される図25C。次に、窒素雰囲気中で450~650°C好ましくは500~550°C、4~24時間好ましくは6~12時間の加熱処理工程を行う。この加熱処理工程により結晶質半導体膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域1408に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶質半導体膜1409に含まれるニッケル濃度は、1×1017atomscm3以下、好ましくは1×1016atomscm3にまで低減する。以上のようにして形成された結晶質半導体膜1409は、結晶化を助長する触媒元素を用いることにより、非常に結晶性のよい半導体膜が形成されている。また、結晶化のあとに触媒元素をゲッタリング作用により除去しており、結晶質半導体膜1409中ゲッタリング領域以外に残存する触媒元素濃度は1×1017atomscm3以下、好ましくは1×1016atomscm3になっている。なお、実施例1で示す作製工程において無機層間絶縁膜を形成してから、半導体膜に添加された不純物元素を活性化する工程において、n型不純物元素としてソース領域またはドレイン領域に添加されたリンPを用いて触媒元素をゲッタリングすることもできる。本実施例の構成は、実施形態1、実施例1~8に示したいずれの構成とも自由に組み合わせることが可能である。本実施例ではTFTの活性層となる半導体膜を形成する工程について図26を用いて説明する。具体的には特開平10-247735号公報USP6165824に記載された技術を用いる。まず、基板本実施例ではガラス基板1501上に200nm厚の窒化酸化シリコン膜でなる下地絶縁膜1502と200nm厚の非晶質半導体膜本実施例では非晶質シリコン膜1503を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。次に、酸化シリコン膜でなるマスク絶縁膜1504を200nmの厚さに形成し、開口部1505を形成する。次に、重量換算で100ppmの触媒元素本実施形態ではニッケルを含む水溶液酢酸ニッケル水溶液をスピンコート法で塗布して、触媒元素含有層1506を形成する。この時、触媒元素含有層1506は、開口部1505が形成された領域において、選択的に非晶質半導体膜1503に接触する。ここで使用可能な触媒元素は、ニッケルNi以外にも、鉄Fe、パラジウムPd、スズSn、鉛Pb、コバルトCo、白金Pt、銅Cu、金Au、といった元素がある図26A。また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜本実施例の場合はニッケル膜を非晶質半導体膜上に形成する手段をとっても良い。次に、結晶化の工程に先立って400~500°Cで1時間程度の加熱処理工程を行い、水素を膜中から脱離させた後、500~650°C好ましくは550~600°Cで6~16時間好ましくは8~14時間の加熱処理を行う。本実施例では、570°Cで14時間の加熱処理を行う。その結果、開口部1505を起点として概略基板と平行な方向矢印で示した方向に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜本実施例では結晶質シリコン膜1507が形成される。次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工程を行う。本実施例では、先ほど形成したマスク絶縁膜1504をそのままマスクとして15族に属する元素本実施例ではリンを添加する工程を行い、開口部1505で露出した結晶質半導体膜に1×1019~1×1020atomscm3の濃度でリンを含むゲッタリング領域1508を形成する図26C。次に、窒素雰囲気中で450~650°C好ましくは500~550°C、4~24時間好ましくは6~12時間の加熱処理工程を行う。この加熱処理工程により結晶質半導体膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域1508に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶質半導体膜1509に含まれるニッケル濃度は、1×1017atomscm3以下、好ましくは1×1016atomscm3にまで低減することができる図26D。以上のようにして形成された結晶質半導体膜1509は、結晶化を助長する触媒元素ここではニッケルを選択的に添加して結晶化することによって、非常に結晶性の良い結晶質半導体膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並んだ結晶構造を有している。なお、実施例1で示す作製工程において無機層間絶縁膜を形成してから、半導体膜に添加された不純物元素を活性化する工程において、n型不純物元素としてソース領域またはドレイン領域に添加されたリンPを用いて触媒元素をゲッタリングすることもできる。本実施例の構成は、実施形態1、実施例1~8に示したいずれの構成とも自由に組み合わせることが可能である。同一基板上に画素部と画素部の周辺に駆動回路のTFTが設けられ、TFTの作製工程と同一の工程で画素部に凹凸領域を形成し、該凹凸領域の影響により凹凸形状の画素電極を有する半導体装置の作製方法について説明する。本実施例では、コーニング社7059ガラスや1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板2100を用いる。なお、基板2100としては石英基板、シリコン基板、金属基板、ステンレス基板の表面に絶縁膜を形成したもの、または本実施例の処理温度に耐えうる耐熱性を有したプラスチック基板を用いてもよい。ついで、基板2100表面に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜からなる下地絶縁膜2101を形成する。下地絶縁膜2101の1層目として本実施例では、SiH4、NH3、およびN2Oを反応ガスとして、プラズマCVD法にて酸化窒化シリコン膜組成比:Si=32、O=27、N=24、H=172101aを10~200nm好ましくは50~100nm形成する。さらにその上に、2層目の下地絶縁膜としてSiH4およびN2Oを反応ガスとして、プラズマCVD法にて酸化窒化シリコン膜組成比:Si=32、O=59、N=7、H=22101bを10~200nm好ましくは100~150nmの厚さに積層形成する。次いで、下地絶縁膜上に非晶質半導体膜を公知の手段スパッタ法、LPCVD法またはプラズマCVD法などにより形成する。その後、公知の結晶化処理レーザー結晶化、熱結晶化法、またはNi等の触媒元素を用いた熱結晶化法等を行って得られた結晶質半導体膜を所望の形状にパターニングして島状の半導体層2102~2105および画素部における凸部を形成する島状の半導体層2301図3A参照を形成する。なお、本実施例では、以下の工程において、凸部は画素TFTを作製する工程にしたがって形成していく。結晶質半導体膜の材料に限定はないが、シリコンまたはシリコンゲルマニウムSixGe1x;0<x<1、代表的には、x=0.001~0.05合金などで形成するのが好ましい。本実施例では、プラズマCVD法を用い、55nmの非晶質シリコン膜を成膜した後、シリコン膜にレーザー照射を行い、結晶性シリコン膜を形成する。レーザー処理による結晶化処理を行う場合は、結晶化の工程に先立ち、400~500°Cで1時間程度の熱処理を行い、半導体膜の含有水素量を5atom以下にしてから結晶化させることが望ましい。また、結晶化の方法として、Niを含む溶液を非晶質シリコン膜上に塗布し、熱結晶化処理550°C、4時間を行い、さらに結晶化を改善するためのレーザーアニール処理を行って結晶質シリコン膜を形成する方法を採用してもよい。なお、この時使用するレーザーとしては、パルス発信型または連続発光型のKrFエキシマレーザー、XeClエキシマレーザー、YAGレーザーまたはYVO4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発信器から放出されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いるとよい。結晶化の条件は、実施者が適宜選択すればよい。触媒元素を添加して加熱し結晶化を行う以外にも、触媒元素を添加せずに加熱して結晶化を行ってもよい。また、加熱をRTARapidThermalAnneal法で行ってもよい結晶化の温度は、500~700°C程度になる。RTA法による結晶化の後、レーザーアニール処理を行えば、さらに半導体膜の結晶性を高めることができる。半導体層にTFTのしきい値を制御するために微量な不純物元素ボロンまたはリン:本実施例ではボロンのドーピングを行ってもよい。次いで、半導体層2102~2105および凸部を形成する島状の半導体層2301を覆うゲート絶縁膜2106を形成する。ゲート絶縁膜2106はプラズマCVD法またはスパッタ法を用い、厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により110nmの厚さで酸化窒化シリコン膜組成比:Si=32、O=59、N=7、H=2で形成した。無論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む単層または積層構造として用いてもよい。また、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthosilicateとO2とを混合して、反応圧力40Pa、基板温度300~400°Cとして高周波13.56MHz、電力密度0.5~0.8Wcm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400~500°Cの熱アニールによりゲート絶縁膜として良好な特性が得られる。次いで、ゲート絶縁膜2106上に膜厚20~100nmの第1の導電膜2107と膜厚100~400nmの第2の導電膜2108とを成膜する。本実施例では、膜厚30nmのTaN膜2107と膜厚370nmのW膜2108を成膜した。TaN膜は、Taのターゲットを用い、窒素を含む雰囲気下でスパッタ法で成膜した。W膜は、Wのターゲットを用いてスパッタ法で成膜した。その他、6フッ化タングステンWF6を用いる熱CVD法で成膜してもよい。いずれにしても、ゲート電極として使用するために低抵抗化である必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を測ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化してしまう。そこで、本実施例では、高純度のW純度99.9999のターゲットを用いたスパッタ法によって、また成膜中に気相からの不純物の混入がないように十分配慮してW膜を成膜していることにより、抵抗率9~20μΩcmを実現することができた。なお、本実施例では第1の導電膜:TaN膜2107、第2の導電膜:W膜2108としているが、特に限定されることはなく、いずれもTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第1の導電膜2107をTa膜、第2の導電膜2108をW膜とする組み合わせ、第1の導電膜2107をTaN膜、第2の導電膜2108をAl膜とする組み合わせ、または第1の導電膜2107をTaN膜、第2の導電膜2108をCu膜とする組み合わせなど様々な導電膜による組み合わせを考えることができる図27A。次に、フォトリソグラフィー法を用いてレジストからなるマスク2109~2113および凸部を形成するためのマスク2302を形成し、電極および容量配線を形成するための第1のエッチング処理を行う。本実施例では、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチングガスにCF4、Cl2およびO2を用い、それぞれのガス流量比が25/25/10SCCMとなるようにし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成しエッチングを行った。基板側試料ステージにも150WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。この後、レジストからなるマスク2109~2113を除去せずに第2のエッチング条件にかえ、エッチング用ガスにCF4およびCl2を用い、それぞれのガス流量比を30/30SCCMとし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して約30秒程度のエッチングを行う。基板側試料ステージにも20WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4およびCl2を混合した本エッチング条件では、W膜およびTaN膜とも同程度にエッチングされる。ここまでで、第1の形状の導電層2114~2118、また凸部を形成する導電膜2303が形成される。次いで、レジストからなるマスク2109~2113をそのまま除去せずに第1のドーピング処理を行う。第1のドーピング処理では、第1の形状の導電層をマスクとして用いて自己整合的に、半導体層にn型を付与する不純物元素以下、n型不純物元素というをイオンドープ法もしくはイオン注入法により、半導体層に添加する。なお、n型不純物元素として15族に属する元素、典型的にはリンPまたはヒ素Asを用いる。不純物領域には、1×1020~1×1021atomscm3の濃度範囲で第1の濃度の不純物領域2120が形成される図3B、図27B。次に、レジストからなるマスク2109~2113をそのまま除去せずに第2のエッチング処理を行う。エッチング用ガスにCF4、Cl2およびO2を用い、それぞれのガス流量比を20/20/20SCCMとし、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成してエッチングを行う。基板側試料ステージには20WのRF13.56MHz電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。この第2のエッチング条件によりW膜がエッチングされる。こうして第2の形状の導電層2121~2125、凸部を形成する導電膜2304が形成される図3C。次いで、第2のドーピング処理を行う。第1のドーピング処理によって形成された第2の形状の第1の導電膜をマスクとしてn型不純物領域より内側チャネル形成領域側に、不純物濃度が1×1018~1×1019atomscm3の濃度範囲の第2の濃度の不純物領域2126b~2129bを形成する。次に、レジストからなるマスク2109~2113を除去した後、新たにレジストからなるマスク2130を形成し、第3のエッチング処理を行う。エッチング用ガスとしてCl2を用い、それぞれのガス流量比を80SCCMとし、1.2Paの圧力でコイル型の電極に350WのRF13.56MHz電力を投入してプラズマを生成して約40秒のエッチングを行う。基板側試料ステージには50WのRF13.56MHz電力を投入し、実質的に負の自己バイアスを印加する。こうして、後の駆動回路のpチャネル型TFTおよび後の画素TFTの第2の形状のゲート電極をエッチングして、後の第3の形状のpチャネル型TFTおよび後の画素TFTのゲート電極2131、2132、凸部を形成する導電膜2305が形成される図4B、図28B。なお、本明細書において、後の画素TFTとは、作製工程途中にある画素TFTのことを指す。いずれのTFTにおいても適応する。新たにレジストからなるマスク2133を形成し、後の画素TFTおよび凹凸領域を覆う。後の駆動回路のnチャネル型TFTは、マスク2130で覆われている。そして、pチャネル型TFTおよび保持容量の半導体層にp型を付与する不純物以下、p型不純物元素というを添加する第3のドーピング処理を行う。本実施例では、第3の形状の導電層をマスクにして自己整合的にp型不純物元素を添加し、第4の濃度の不純物領域を形成する。本実施例では、ジボランB2H6を用いたイオンドープ法で第4の濃度の不純物領域2134~2137を形成した。第4の濃度の不純物領域にはそれぞれ異なる濃度でn型不純物元素本実施例ではリンPが添加されているが、そのいずれの領域にもp型不純物元素の濃度の方がn型不純物元素の濃度より高くなるようにドーピング処理の際に不純物が添加されるため、pチャネル型TFTのソース領域およびドレイン領域として機能するためになんら問題は生じない。以上までの工程で、それぞれの半導体層にそれぞれの導電型を付与するための不純物元素が添加された。また、すべての不純物領域がゲート電極をマスクにして自己整合的に形成された。なお、画素部に設けられた複数の凸部は、画素TFTを形成する工程と同じ工程で形成すればよい。次いで、レジストからなるマスク2130、2133、2134を除去し、全面を覆う第1層間絶縁膜2138を形成する。画素部に形成された凹凸領域1207の影響をうけた絶縁膜にするため、第1の層間絶縁膜2138は、シリコンを含む絶縁膜でプラズマCVD法またはスパッタ法を用いて厚さ200~400nmで形成すればよい。なお、本実施例ではプラズマCVD法により膜厚400nmの酸化窒化シリコン膜を形成した。絶縁膜の材料は、酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層で用いてもよい。次いで、それぞれの半導体層に添加された不純物元素を活性化処理するための熱処理工程を行う。この活性化のための熱処理工程は、炉を用いる熱処理ファーネスアニール法で行う。熱処理の条件は、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で300~500°C、代表的には400~450°Cで行えばよく、本実施例では450°C、4時間の熱処理で活性化を行った。なお、ファーネスアニール法の他に、レーザーアニール法、RTA法または熱アニール法を適応することもできる。なお、結晶化の際に触媒元素を使用した場合には、触媒として使用したNiのチャネル形成領域における濃度を低減させる必要があるので、活性化のための熱処理と同時に高濃度のリンPを含むn型不純物領域にゲッタリングさせる。この時の熱処理温度は、300~700°C、代表的には500~550°Cで行えばよい。主にチャネル形成領域となる半導体層中のニッケル濃度を低減することができる。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性がよいことから高い電界効果移動度が得られ良好な特性を達成することができる。本実施例では、第1層間絶縁膜2138を形成した後に活性化のための熱処理を行ったが、熱処理を行ってから第1層間絶縁膜2138を形成してもよいが、導電膜に用いられている材料が熱に弱い場合には、本実施例のように導電膜を保護するための層間絶縁膜を形成した後に熱処理工程を行うのが好ましい。さらに、3~100の水素を含む雰囲気中で300~550°Cで1~12時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では、水素を約3含む窒素雰囲気中で410°C、1時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行ってもよい。また、活性化処理をレーザーアニール法で行う場合には、上記水素化を行った後、エキシマレーザー、YAGレーザ-等のレーザーを照射することが望ましい。第1層間絶縁膜2138を50~100nmの厚さで酸化窒化シリコン膜を成膜して、半導体膜に添加された不純物元素の活性化処理として300~700°C代表的には550°Cで、4時間程度の熱処理を行った後、100~300nmの厚さで窒化シリコン膜を成膜して水素を含む窒素雰囲気中で300~550°C、1~12時間の熱処理を行ってもよい。次いで、第1層間絶縁膜2138上に第2層間絶縁膜2139を形成する。本実施例では、膜厚0.8~1.2μmのアクリル樹脂膜を形成した。画素部に形成された凹凸領域の影響が表面にあらわれ、表面に凹凸を有する第2層間絶縁膜2139が形成される。なお、凸部の影響をはっきりさせるために、凸部を形成する際に用いられたレジストからなるマスクを除去せずに層間絶縁膜を形成してもよい。次いで、ソース線および各TFTの半導体層不純物領域に達するコンタクトホールを第1層間絶縁膜2138および第2層間絶縁膜2139に形成した。そして、各TFTを電気的に接続する配線2140~2145を形成する。これらの配線2141~2145は、膜厚50~250nmのTi膜と、膜厚300~500の合金膜AlおよびTiの合金膜との積層膜をパターニングして形成する。また、画素部においては、画素電極2144を形成する。画素電極2144としては、AlまたはAgを主成分とする膜、またはそれらを積層した膜など反射性に優れた材料を用いることが望ましい。画素部1206に形成された複数の凹凸領域1207の影響をうけて、凹凸な画素電極が形成される。また、本実施例では、画素電極2144の端部がソース線と第1層間絶縁膜2138および第2層間絶縁膜2139を介して重なるように形成されているため、ブラックマトリクスを用いることなく画素電極間の隙間が遮光されるようになっている。以上のようにして、nチャネル型TFT1201およびpチャネル型TFT1202を有する駆動回路1205、画素TFT1203、保持容量1204および凹凸領域1207を有する画素部1206が同一基板上に形成される。本明細書中では、このような基板をアクティブマトリクス基板という。図30に、本実施例により作製されたアクティブマトリクス基板の上面図を示す。本実施例では、ソース線2125とゲート電極とを同一の導電膜を用いて、同一の層ゲート絶縁膜2119に形成した例を示している。また、画素部には、凹凸領域1207が設けられた様子を示している。本実施例に示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を6枚半導体層パターンマスク、ゲート電極形成のためのマスク、不要なLOV領域をエッチングするためのマスク、Pチャネル型TFTのソース領域およびドレイン領域形成のためのマスク、コンタクトホール形成のためのマスク、配線および画素電極形成のためのマスクとすることができる。その結果、画素部に複数の凸部からなる凹凸領域が形成され凹凸な画素電極を有する反射型アクティブマトリクス基板を作製工程を複雑化することなく作製することができ、製造コストの低減および歩留まりの向上に寄与することができる。本発明を用いて作製された電気光学装置と光源、リフレクタおよび導光板を組み合わせた反射型液晶表示装置について説明する。光源には、LEDまたは冷陰極管が用いられる。光源は、導光板の側面に沿って配置され、光源の背後にはリフレクタが設けられている。なお、本明細書中で導光板の上面とは、使用者に対面する側の平面を指し、導光板の下面とは上面の対面側の面を指す。図46に示すように、光源から照射された光はリフレクタによって効率よく導光板の側面から内部に入射すると、表面に設けられたプリズム加工面にて反射され、半導体装置に入射および透過し、半導体装置の下面に設けられた反射膜で反射した後、再び電気光学装置と導光板とを透過した光が使用者の眼に達している。導光板の材料としては、石英やホウケイ酸ガラス等の無機ガラス屈折率1.42~1.7、透明率80~91や、プラスチック材料樹脂材料を用いることができる。プラスチックとしては、メタクリル樹脂、代表的にはアクリルで知られるポリメチルメタクリレート屈折率1.49、透過率92~93、ポリカーボネート屈折率1.59、透過率88~90、ポリアリレート屈折率1.61、透過率85、ポリー4-メチルベンテン-1屈折率1.46、透過率90、AS樹脂[アクリロニトリルスチレン重合体]屈折率1.57、透過率90、MS樹脂[メチルメタクリレートスチレン重合体]屈折率1.56、透過率90といった樹脂を混合した材料を用いることができる。本実施例には、実施例1~11のいずれかを用いて作製された半導体装置を適応することができる。図47Aで示す上面図は、画素部、駆動回路、FPCフレキシブルプリント配線板:FlexiblePrintedCircuitを貼り付ける外部入力端子2210、外部入力端子と各回路の入力部までを接続する接続配線2211などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板2151とがシール材を介して貼り合わされている。また、外部入力端子にはベースフィルム2213と配線2214から成るFPCが異方性導電性樹脂2215で貼り合わされている。さらに補強板で機械的強度を高めている。図47Bは図47Aで示す外部入力端子2210のe-e線に対する断面図を示している。2217は、画素電極2144を形成するために成膜した導電膜からなる配線である。導電性粒子2216の外径は配線2217のピッチよりも小さいので、接着剤2215中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するFPC側の配線と電気的な接続を形成することができる。以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。本実施例では、図31に示すように、本実施例で開示する半導体装置は、画素部に用いる画素TFTおよび駆動回路に用いるTFTをすべて一導電型TFTここでは、pチャネル型TFTもしくはnチャネル型TFTのいずれか一方を指す。からなる例を示す。一般的な駆動回路は、nチャネル型TFTとpチャネル型TFTとを相補的に組み合わせたCMOS回路を基本に設計されるが、本実施例では一導電型のTFTpチャネル型TFTだけで駆動回路を形成しているため、TFTの製造工程において、導電型を制御する不純物をドーピングするときに用いるマスク数を1枚減らすことができる。その結果、製造工程の短縮と製造コストの削減が可能となる。また、PMOS回路において、エンハンスメント型TFTで形成するEEMOS回路と、エンハンスメント型とデプレッション型とを組み合わせて形成するEDMOS回路がある。ここでEEMOS回路の例を図31Aに、EDMOS回路の例を図31Bに示す。図31Aにおいて、1801、1802はどちらもエンハンスメント型のpチャネル型TFT以下、E型PTFTというである。また、図31Bにおいて、1803はE型PTFT、1804はデプレッション型のpチャネル型TFT以下、D型PTFTというである。なお、図31A、Bにおいて、VDHは正の電圧が印加される電源線正電源線であり、VDLは負の電圧が印加される電源線負電源線である。負電源線は接地電位の電源線接地電源線としても良い。以上のように、全てのTFTをpチャネル型TFTとすることによりnチャネル型TFTを形成する工程が削減されるため、アクティブマトリクス型表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、アクティブマトリクス型表示装置の製造コストを下げることができる。また、回路毎にTFTに要求される特性が異なるが、実施例1~8と組み合わせて用いることにより、作製工程を増やさずに回路毎に異なる構造のTFTを作りわけることができる。実施例1~8を適応して作製された半導体装置は、駆動回路のTFTにおいて、信頼性を確保するため、ホットキャリアによるオン電流値の劣化を防ぐのに有効とされるGOLD構造を採用している。本発明者らは、このGOLD構造において、ゲート電極と低濃度不純物領域との重なる領域のチャネル長方向の長さ以下、Lov領域の長さという。の最適値を求めるため、3種類のLov長条件を設け、信頼性に関する試験を行った。トランジェントストレスによるnチャネル型TFTの特性変動を調べるため、Vd=20V、Vg=2~6において、20時間室温後のオン特性変動を測定した。ここで、トランジェントストレスとは、ドレイン電圧をある値に設定し、ゲート電圧をある値にし、ストレスをかけたときのこのストレスのことを指し、本発明者らはTFTの信頼性を評価する際にこの値を用いている。異なるLov長を有する試料に対して、トランジェントストレスを測定した結果を図32に示す。図32の結果より、Lov長が1μm以上のとき、20時間後の電界効果移動度最大値の変動が10以下に抑えられていることが確認された。続いて、電流劣化率が10になる時間をドレイン電圧の逆数に対しプロットした。10年保証電圧とは、TFTの移動度の最大値μFEが10変動するまでの時間を寿命としたとき、ストレス電圧の逆数を片対数グラフにプロットして、得られる直線的な関係より、寿命が10年であるストレス電圧を推定して求めている値であり、本発明者らはTFTの信頼性を評価する際にこの値を用いている。Lov領域の長さを変えたときの10年保証電圧を求めた結果を図33に示す。図33の結果から、Lov領域の長さを1μm以上、好ましくは1.5μmとすれば信頼性の高い半導体装置を実現することができることがわかる。本発明を実施して形成されたCMOS回路や画素部はアクティブマトリクス型液晶表示装置に用いることができる。即ち、それら半導体装置液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクターリア型またはフロント型、ヘッドマウントディスプレイゴーグル型ディスプレイ、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話または電子書籍等などが挙げられる。それらの一例を図34、図35及び図36に示す。図34Aはパーソナルコンピュータであり、本体5001、画像入力部5002、表示部5003、キーボード5004等を含む。本発明を画像入力部5002、表示部5003やその他の信号制御回路に適用することができる。図34Bはビデオカメラであり、本体5101、表示部5102、音声入力部5103、操作スイッチ5104、バッテリー5105、受像部5106等を含む。本発明を表示部5102やその他の信号制御回路に適用することができる。図34Cはモバイルコンピュータモービルコンピュータであり、本体5201、カメラ部5202、受像部5203、操作スイッチ5204、表示部5205等を含む。本発明は表示部5205やその他の信号制御回路に適用できる。図34Dはゴーグル型ディスプレイであり、本体5301、表示部5302、アーム部5303等を含む。本発明は表示部5302やその他の信号制御回路に適用することができる。図34Eはプログラムを記録した記録媒体以下、記録媒体と呼ぶを用いるプレーヤーであり、本体5401、表示部5402、スピーカ部5403、記録媒体5404、操作スイッチ5405等を含む。なお、このプレーヤーは記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部5402やその他の信号制御回路に適用することができる。図34Fはデジタルカメラであり、本体5501、表示部5502、接眼部5503、操作スイッチ5504、受像部図示しない等を含む。本願発明を表示部2502やその他の信号制御回路に適用することができる。図35Aはフロント型プロジェクターであり、投射装置5601、スクリーン5602等を含む。本発明は投射装置5601の一部を構成する液晶表示装置5808やその他の信号制御回路に適用することができる。図35Bはリア型プロジェクターであり、本体5701、投射装置5702、ミラー5703、スクリーン5704等を含む。本発明は投射装置5702の一部を構成する液晶表示装置5808やその他の信号制御回路に適用することができる。なお、図35Cは、図35A及び図35B中における投射装置5601、5702の構造の一例を示した図である。投射装置5601、5702は、光源光学系5801、ミラー5802、5804~5806、ダイクロイックミラー5803、プリズム5807、液晶表示装置5808、位相差板5809、投射光学系5810で構成される。投射光学系5810は、投射レンズを含む光学系で構成される。本実施形態は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図35C中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。また、図35Dは、図35C中における光源光学系5801の構造の一例を示した図である。本実施形態では、光源光学系5801は、リフレクター5811、光源5812、レンズアレイ5813、5814、偏光変換素子5815、集光レンズ5816で構成される。なお、図35Dに示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。ただし、図35に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びEL表示装置での適用例は図示していない。図36Aは携帯電話であり、3001は表示用パネル、3002は操作用パネルである。表示用パネル3001と操作用パネル3002とは接続部3003において接続されている。接続部3003における、表示用パネル3001の表示部3004が設けられている面と操作用パネル3002の操作キー3006が設けられている面との角度θは、任意に変えることができる。さらに、音声出力部3005、操作キー3006、電源スイッチ3007、音声入力部3008を有している。本発明は、表示部3004に適用することができる。図36Bは携帯書籍電子書籍であり、本体3101、表示部3102、3103、記憶媒体3104、操作スイッチ3105、アンテナ3106等を含む。本発明は表示部3102、3103やその他の信号回路に適用することができる。図36Cはディスプレイであり、本体3201、支持台3202、表示部3203等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上特に30インチ以上のディスプレイには有利である。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施形態の電気器具は実施例1~14のいずれかを組み合わせて作製された半導体装置を用いても実現することができる。