半導体基板と、前記半導体基板に形成され、ソース/ドレイン領域及びゲート電極を有する第1トランジスタと、前記第1トランジスタのソース/ドレイン領域及びゲート電極を覆う絶縁膜と、前記絶縁膜中に形成され、前記第1トランジスタのソース/ドレイン領域またはゲート電極に接続される第1コンタクトプラグとを有し、前記第1コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第1トランジスタのソース/ドレイン領域またはゲート電極に接触する第1柱部と、前記第1柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第1鍔部とを有する半導体装置。前記第1コンタクトプラグは、前記絶縁膜の厚さ方向に延在する第2柱部を有し、前記第1鍔部が、前記第2柱部上まで延在して、前記第1柱部と前記第2柱部とを接続している請求項1に記載の半導体装置。前記半導体基板に形成され、ソース/ドレイン領域及びゲート電極を有する第2トランジスタをさらに有し、前記絶縁膜は、前記第2トランジスタのソース/ドレイン領域及びゲート電極を覆って形成され、前記第1コンタクトプラグは、前記第1柱部が前記第1トランジスタのソース/ドレイン領域に接触し、前記第2柱部が前記第2トランジスタのゲート電極に接触している請求項2に記載の半導体装置。前記第1トランジスタ及び前記第2トランジスタは、SRAM内のロードトランジスタである請求項3に記載の半導体装置。前記第1柱部と前記第2柱部とは、前記第2トランジスタのゲート電極の延在方向と交差する方向に並んで配置され、前記第1鍔部は、前記第2トランジスタのゲート電極の延在方向と交差する方向に張り出している請求項3または4に記載の半導体装置。前記半導体基板に形成され、ソース/ドレイン領域及びゲート電極を有する第3トランジスタをさらに有し、前記絶縁膜は、前記第3トランジスタのソース/ドレイン領域及びゲート電極を覆って形成され、前記絶縁膜中に形成され、前記第3トランジスタのソース/ドレイン領域またはゲート電極に接続される第2コンタクトプラグをさらに有し、前記第2コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第3トランジスタのソース/ドレイン領域またはゲート電極に接触する第3柱部と、前記第3柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第2鍔部とを有し、前記第1柱部、前記第2柱部、及び前記第3柱部は、断面が同一形状である請求項3~5のいずれか1項に記載の半導体装置。前記第1鍔部は、前記第1トランジスタのゲート電極の延在方向に交差する方向、または当該延在方向に平行な方向の一方向に張り出している請求項1~6のいずれか1項に記載の半導体装置。前記第1鍔部の張り出している方向と交差する方向について、前記第1鍔部と前記第1柱部の寸法が等しい請求項7に記載の半導体装置。前記絶縁膜は、第1絶縁膜と、前記第1絶縁膜上に形成され、前記第1絶縁膜と異なる材料で形成された第2絶縁膜とを含み、前記第1柱部は前記第1絶縁膜内に配置され、前記第1鍔部は前記第2絶縁膜内に配置され、前記第2絶縁膜の上面と前記第1鍔部の上面とが揃っている請求項1~8のいずれか1項に記載の半導体装置。半導体基板に、ソース/ドレイン領域及びゲート電極を有する第1トランジスタを形成する工程と、前記第1トランジスタのソース/ドレイン領域及びゲート電極を覆って前記半導体基板上に第1絶縁膜を形成する工程と、前記第1絶縁膜上方に、第2絶縁膜を形成する工程と、前記第1トランジスタのソース/ドレイン領域上方またはゲート電極上方で、前記第2絶縁膜に、第1方向に延在する第1開口を形成する工程と、前記第2絶縁膜上方に、レジスト膜を形成する工程と、前記第1トランジスタのソース/ドレイン領域上方またはゲート電極上方で、前記レジスト膜に、前記第1方向と交差する第2方向に延在する第2開口を、前記第1開口と交差する位置に形成する工程と、前記第1開口と前記第2開口の交差部である第1交差部で、前記第1絶縁膜をエッチングして、前記第1トランジスタのソース/ドレイン領域またはゲート電極を露出する第1凹部を形成する工程と、前記レジスト膜を除去する工程と、前記第1凹部及び前記第1開口を埋め込んで、前記第2絶縁膜上方に導電材料を堆積する工程と、前記第2絶縁膜上方の前記導電材料を研磨除去して、前記第1凹部内に配置された第1柱部、及び前記第1開口内に配置された第1鍔部を有する第1コンタクトプラグを形成する工程とを有する半導体装置の製造方法。前記第1絶縁膜を形成する工程と、前記第2絶縁膜を形成する工程とは、前記第1絶縁膜と前記第2絶縁膜とを、相互に異なるエッチングレートでエッチングできる材料で形成し、前記第1開口を形成する工程は、前記第1絶縁膜に対し前記第2絶縁膜を選択的にエッチングできる条件でエッチングし、前記第1凹部を形成する工程は、前記第2絶縁膜に対し前記第1絶縁膜を選択的にエッチングできる条件でエッチングする請求項10に記載の半導体装置の製造方法。前記第2絶縁膜上方に、第3絶縁膜を形成する工程をさらに有し、前記第2絶縁膜に前記第1開口を形成する工程は、前記第3絶縁膜及び前記第2絶縁膜に、前記第1開口を形成し、前記導電材料を堆積する工程は、前記第3絶縁膜上方に、前記導電材料を堆積し、前記第1コンタクトプラグを形成する工程は、前記第3絶縁膜上方の前記導電材料を研磨除去するとともに、前記第3絶縁膜を研磨除去する請求項10または11に記載の半導体装置の製造方法。本発明の一目的は、新規な構造のコンタクトプラグを有する半導体装置、及びその製造方法を提供することである。本発明の一観点によれば、半導体基板と、前記半導体基板に形成され、ソース/ドレイン領域及びゲート電極を有する第1トランジスタと、前記第1トランジスタのソース/ドレイン領域及びゲート電極を覆う絶縁膜と、前記絶縁膜中に形成され、前記第1トランジスタのソース/ドレイン領域またはゲート電極に接続される第1コンタクトプラグとを有し、前記第1コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第1トランジスタのソース/ドレイン領域またはゲート電極に接触する第1柱部と、前記第1柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第1鍔部とを有する半導体装置が提供される。コンタクトプラグは、柱部上部から絶縁膜の表面と平行な方向に張り出して、柱部より広い鍔部を有する。これにより、鍔部上に配置される配線層の位置ずれに起因する、配線層とコンタクトプラグとの接続不良が生じにくい。さらに、鍔部上に配置される配線層の配置の自由度が高まることにより、配線レイアウトの最適化が容易になる。まず、第1実施例による半導体装置の製造方法について説明する。第1実施例では、スタティックランダムアクセスメモリSRAMが形成される。図1T~図9T、及び、図1A~図9Aは、それぞれ、第1実施例による半導体装置の製造方法における主要工程を示す概略的な平面図及び断面図である。平面図にTを付す。平面図の一点鎖線AAに沿った断面図にAを付す。図8Pは、図8Tの一点鎖線AAに沿った断面部分に対応する概略的な斜視図である。図1T等の平面図において、紙面左右方向をX方向、紙面上下方向をY方向と呼ぶこととする。図1T等の平面図は、1つ分のSRAMを形成する6つのMOSトランジスタの近傍を示す。図1T及び図1Aを参照する。半導体基板例えばシリコン基板1に、例えばシャロートレンチアイソレーションSTIにより素子分離絶縁膜2を形成して、活性領域arを画定する。p型ウェルが形成される領域、つまりn型MOSトランジスタが形成される領域rpwと、n型ウェルが形成される領域、つまりp型MOSトランジスタが形成される領域rnwとが、X方向に交互に配置されている。n型MOSトランジスタ形成領域rpw内にはp型不純物を注入してp型ウェルpwを形成し、p型MOSトランジスタ形成領域rnw内にはn型不純物を注入してn型ウェルnwを形成する。n型MOSトランジスタ形成領域rpw内に、Y方向に延在する形状の、p型ウェル内の活性領域pw1及びpw2が、X方向に並んで配置されている。活性領域pw1及びpw2の幅X方向寸法は、それぞれ、例えば80nmである。p型MOSトランジスタ形成領域rnw内に、Y方向に延在する形状の、n型ウェル内の活性領域nw1及びnw2が、X方向に並んで配置されている。1列目の活性領域nw1と、2列目の活性領域nw2とは、Y方向に関して、端部同士が一部重なって、交互に配置されている。活性領域nw1及びnw2の幅X方向寸法は、それぞれ、例えば50nmである。シリコン基板1上に、例えば酸化シリコンによるゲート絶縁膜3を介して、例えばポリシリコンによる導電膜を堆積する。導電膜をパターニングして、ゲート電極gtを形成する。ゲート電極gtは、各々X方向に延在する形状であり、ゲート電極gtがX方向に並んで形成された行が、Y方向に並んで配置されている。各ゲート電極gtのゲート長Y方向寸法は、例えば30nmである。平面図1Tにおいて、ゲート電極gtを、右上りのハッチングで示す。n型MOSトランジスタ形成領域rpwでは、ゲート電極gtをマスクとし、p型ウェルpwにn型不純物を注入して、低濃度n型ソース/ドレイン領域sdnを形成する。p型MOSトランジスタ形成領域rnwでは、ゲート電極gtをマスクとし、n型ウェルnwにp型不純物を注入して、低濃度p型ソース/ドレイン領域sdpを形成する。平面図1Tにおいて、低濃度ソース/ドレイン領域sdn及びsdpソース/ドレイン領域sdを、左上りのハッチングで示す。その後、ゲート電極gtを覆ってシリコン基板1上に、例えば、SiN膜、あるいは、SiO2膜、あるいは、SiN膜とSiO2膜の積層膜を堆積し、このSiN膜、あるいは、SiO2膜、あるいは、SiN膜とSiO2膜の積層膜を異方性エッチングして、ゲート電極gtの側面上にサイドウォールスペーサ絶縁膜を形成する。そして、n型MOSトランジスタ形成領域rpwでは、ゲート電極gt及びサイドウォールスペーサ絶縁膜をマスクとし、n型不純物を注入して、高濃度n型ソース/ドレイン領域を形成する。p型MOSトランジスタ形成領域rnwでは、ゲート電極gt及びサイドウォールスペーサ絶縁膜をマスクとし、p型不純物を注入して、高濃度p型ソース/ドレイン領域を形成する。なお、断面図1Aには、サイドウォールスペーサ絶縁膜と高濃度ソース/ドレイン領域とを示すが、図示の煩雑さ避けるため、以後、サイドウォールスペーサ絶縁膜及び高濃度ソース/ドレイン領域の図示は省略する。さらに、ソース/ドレイン領域、及び、ゲート電極上面を、シリサイド化する。例えばこのようにして、MOSトランジスタが形成される。なお、トランジスタの形成方法は、上述の例に限られない。ゲート絶縁膜を介してゲート電極が形成されていればよく、ゲート絶縁膜は、SiO2膜に限らず、high-k膜を用いることもできる。ゲート電極の全部あるいはすくなくとも表面は、金属、シリサイドあるいは合金などの低抵抗材料によって形成することができる。ソースドレイン不純物拡散層の表面は、シリサイド、金属あるいは合金などの低抵抗材料よって形成され、また、SiGe等を用いることもでき、ゲート電極との間はゲート絶縁膜およびサイドウォール状のスペーサなどの絶縁材料で分離される。トランジスタの種類は、プレーナ型、マルチゲート型等を選ばないが、ゲート電極とソースドレインが表面方向から見て露出している構造が望ましい。ゲート電極およびソースドレイン電極の幅や長さおよび本数は適宜変更可能である。電極と絶縁膜の材質は用途に合わせて変更することができる。p型MOSトランジスタ形成領域rnwの左側に配置されたn型MOSトランジスタ形成領域rpwにおいて、ゲート電極gt1と活性領域pw2との交差部に、SRAMの一方のトランスファトランジスタとなるn型MOSトランジスタT1が形成される。また、ゲート電極gt2と活性領域pw2との交差部に、SRAMの一方のドライバトランジスタとなるn型MOSトランジスタD1が形成される。p型MOSトランジスタ形成領域rnwにおいて、ゲート電極gt2と活性領域nw1との交差部に、SRAMの一方のロードトランジスタとなるp型MOSトランジスタL1が形成される。また、ゲート電極gt3と活性領域nw2との交差部に、他方のロードトランジスタとなるn型MOSトランジスタL2が形成される。p型MOSトランジスタ形成領域rnwの右側に配置されたn型MOSトランジスタ形成領域rpwにおいて、ゲート電極gt3と活性領域pw1との交差部に、他方のドライバトランジスタとなるn型MOSトランジスタD2が形成される。また、ゲート電極gt4と活性領域pw1との交差部に、他方のトランスファトランジスタとなるn型MOSトランジスタT2が形成される。ゲート電極gt1とゲート電極gt3とは、X方向に並んで配置されている。ゲート電極gt2とゲート電極gt4とは、X方向に並んで配置されている。ゲート電極gt1及びゲート電極gt3の配置された行と、ゲート電極gt2及びゲート電極gt4の配置された行とは、Y方向に隣接している。ゲート電極gt1及びゲート電極gt3の配置された行上に配置されたゲート電極gtと、ゲート電極gt2及びゲート電極gt4の配置された行上に配置されたゲート電極gtとは、X方向に関して、端部同士が一部重なって、交互に配置されている。ゲート電極gt2は、活性領域nw1とは交差するが、活性領域nw2とは交差しない。ゲート電極gt3は、活性領域nw2とは交差するが、活性領域nw1とは交差しない。MOSトランジスタT1、D1、L1、L2、D2、及びT2が、1つ分のSRAMを形成する。これらのMOSトランジスタ間の接続関係については、後に説明する。図2T及び図2Aを参照する。MOSトランジスタT1等を覆ってシリコン基板1上に、例えば、酸化シリコンSiO2を化学気相堆積CVDで厚さ約150nm±50nm程度堆積して、層間絶縁膜4を形成する。層間絶縁膜4の表面を、化学機械研磨CMPで平坦化する。層間絶縁膜4上に、例えば、窒化シリコンSiNをCVDで厚さ約30nm±20nm程度堆積して、ハードマスク膜5を形成する。なお、層間絶縁膜4の材料として、その他例えば、テトラエトキシシランTEOS、アンドープトシリケートガラスUSG、ボロンリンシリケートガラスBPSG、SiOC、ポーラス低誘電率材料などを用いることもできる。また、ハードマスク膜5の材料として、その他例えば、SiON、SiCN、SiO2、USG、TEOSなどを用いることもできる。ここで、層間絶縁膜4の材料とハードマスク膜5の材料とは、異なるエッチングレートでエッチングできる相互に選択的エッチングができる組み合わせとすることが好ましい。なお、層間絶縁膜4の下に、ゲート電極とソース/ドレイン領域を覆って、圧縮性あるいは伸縮性のコンタクトエッチストップ層CESLを設けても良い。コンタクトエッチストップ層は、例えばSiN膜で形成される。図3T及び図3Aを参照する。ハードマスク膜5上に反射防止膜を形成し、反射防止膜上にフォトレジストを塗布する。フォトリソグラフィにより、コンタクトホール形成用の第1パターンで開口が形成されたレジストパターンを形成する。このレジストパターンをマスクとし、反射防止膜及びハードマスク膜5を、反応性イオンエッチングRIEでエッチングする。これを、第1のエッチングと呼ぶ。第1のエッチングは、層間絶縁膜4に対してハードマスク膜5を選択的にエッチングできるガスを用いることが好ましい。例えば、CF4を含む酸素希釈の混合ガスであって、窒化シリコンの選択的エッチングができるような比率で混合されたガスを用いることができる。その他、例えば、C4F8、CH2F2、CHF3、CH3Fなどを用いることもできる。その後、レジストパターン及び反射防止膜を除去する。第1のエッチングにより、第1パターンで開口op1が形成されたハードマスク5が形成される。開口op1の底に、層間絶縁膜4が露出する。第1パターンで配置された開口op1の各々は、ゲート電極gtの長さ方向X方向に長い矩形状、または、ゲート電極gtの長さ方向に直交する方向Y方向に長い矩形状を有する。図4T及び図4Aを参照する。ハードマスク5上に反射防止膜6を形成し、反射防止膜6上にフォトレジストを塗布する。フォトリソグラフィにより、コンタクトホール形成用の第2パターンで開口op2が形成されたレジストパターン7を形成する。第2パターンで配置された開口op2の各々は、ゲート電極gtの長さ方向X方向に長い矩形状、または、ゲート電極gtの長さ方向に直交する方向Y方向に長い矩形状を有する。図5T及び図5Aを参照する。レジストパターン7をマスクとし、反射防止膜6及び層間絶縁膜4をRIEでエッチングする。これを、第2のエッチングと呼ぶ。第2のエッチングは、ハードマスク5に対して層間絶縁膜4を選択的にエッチングできるガスを用いることが好ましい。例えば、CF4を含むAr希釈の混合ガスであって、酸化シリコンの選択的エッチングができるような比率で混合されたガスを用いることができる。その他、例えば、C4F8、CH2F2、CHF3、CH3Fなどを用いることもできる。このような選択的エッチングにより、反射防止膜6の除去後、レジストパターン7の開口op2内に露出する部分のハードマスク5も、第2のエッチングのマスクとなる。第2のエッチングにより、第2パターンの開口op2と第1パターンの開口op1とが相互に重なる交差部crのみで、層間絶縁膜4が除去される。図6T及び図6Aを参照する。レジストパターン7及び反射防止膜6を、アッシング処理及びウェット洗浄によって除去する。このようにして、第1実施例によるコンタクトホール8が形成される。図10は、ソース/ドレイン領域sd、ゲート電極gt、第1パターンの開口op1、第2パターンの開口op2、及び、後の工程で形成される第1層目配線12をまとめて示す概略平面図である。ソース/ドレイン領域sdは左上りのハッチングで示し、ゲート電極gtは右上りのハッチングで示し、第1パターンの開口op1の輪郭は実線で示し、第2パターンの開口op2の輪郭は破線で示し、第1層目配線12の輪郭は点線で示す。図6T及び図6Aとともに、図10も参照して説明を続ける。第1パターンの開口op1と第2パターンの開口op2とが交差する交差部crが、第2のエッチングで層間絶縁膜4が除去されて、深い凹部8aが形成される領域である。言い換えると、深い凹部8aを形成すべき領域が交差部crとして画定されるように、相互に直交する第1パターンと第2パターンとが設定されている。第1パターンの矩形状の開口op1と、第2パターンの矩形状の開口op2との交差部crの輪郭、つまり凹部8aの輪郭は、矩形状となる。第1パターンの各開口op1の幅は例えば30nmであり、第2パターンの各開口op2の幅は例えば30nmである。交差部crは、例えば、一辺30nmの正方形形状となる。面内に複数配置される交差部crは、同一形状に揃う。交差部crが同一形状に揃っていることにより、第2のエッチングで複数の凹部8aを同時形成することが容易になる。後の工程で、ソース/ドレイン領域sdに接続するコンタクトプラグが形成される領域では、ソース/ドレイン領域sd上に交差部crが配置され、ソース/ドレイン領域sdを露出する凹部8asdが形成される。後の工程で、ゲート電極gtに接続するコンタクトプラグが形成される領域では、ゲート電極gt上に交差部crが配置され、ゲート電極gtを露出する凹部8agtが形成される。一方、ハードマスク5の第1パターンの開口op1内で、交差部crの外側領域は、第2のエッチングで層間絶縁膜4が除去されない領域であり、第1のエッチングにより、底に層間絶縁膜4の露出した浅い凹部8bが形成されている。コンタクトホール8は、全体として、浅い凹部8bの底の一部に、深い凹部8aが配置された形状を有する。ハードマスク5において第1パターンで配置された各開口op1の輪郭が、各コンタクトホール8の全体的な輪郭と一致する。コンタクトホール8は、深い凹部として凹部8asdを有しソース/ドレイン領域sdのみ露出するコンタクトホール8sdと、深い凹部として凹部8agtを有しゲート電極gtのみ露出するコンタクトホール8gtと、深い凹部として凹部8asd及び凹部8agtを有しソース/ドレイン領域sd及びゲート電極gtの両方を露出するコンタクトホール8shの3種類が形成される。コンタクトホール8sdの形成領域において、第1パターンの開口op1の開口は、ゲート電極gtと平行な方向X方向に長く、第2パターンの開口op2は、第1パターンの開口op1に直交する方向Y方向に長い。コンタクトホール8gtの形成領域において、第1パターンの開口op1は、ゲート電極gtと直交する方向Y方向に長く、第2パターンの開口op2は、第1パターンの開口op1に直交する方向X方向に長い。コンタクトホール8shの形成領域において、第1パターンの開口op1の開口は、ゲート電極gtと直交する方向Y方向に長く、第2パターンの開口op2は、第1パターンの開口op1に直交する方向X方向に長い。本実施例では、交差部crは矩形状あるいは、例えば一辺30nmの正方形形状となるが、第2のエッチングで形成される深い凹部8aの底において、角が取れて円形形状になってもよい。これは、第2のエッチングで、交差部crの矩形形状のコーナー部分のエッチングレートが低い場合、あるいはエッチングの反応副生成物がコーナー部分に付着する場合に、コーナー部のエッチングが抑制されて、凹部8aのエッチング中に深さ方向に進むにつれてコーナー部が消失することによって矩形形状から円形形状へと変化することによる。図7T及び図7Aを参照する。コンタクトホール8の内面を覆って、ハードマスク5上にグルー膜及びバリア膜となる膜9a以下グルー膜9aと呼ぶを形成する。グルー膜9aは、例えば、Ti及びTiNをCVDあるいは物理気相堆積PVDで積層して形成される。グルー膜9aの材料として、その他、W、Ta、TaN、Ruなどを用いることもできる。コンタクトホール8を埋め込んで、グルー膜9a上に、例えば、WをCVDで堆積して、導電膜9bを形成する。導電膜9bの材料として、その他、TiN、Ti、TaN、Ta、Cuなどを用いることもできる。図8T、図8A、及び図8Pを参照する。ハードマスク5の上面上に形成された導電膜9b及びグルー膜9aを、CMPで研磨除去して、ハードマスク5を露出させる。このようにして、各コンタクトホール8内に、コンタクトプラグ10が形成される。第2のエッチングでマスクとして用いたハードマスク5は、除去されずに層間絶縁膜5として残される。層間絶縁膜5の上面とコンタクトプラグ10の上面とが揃って面一となっており、コンタクトプラグ10の上面は平坦化されている。コンタクトプラグ10は、コンタクトホール8の深い凹部8a内に形成された柱部10aと、コンタクトホール8の浅い凹部8b内に形成された鍔部10bとを有する。柱部10aが、層間絶縁膜厚さ方向に延在した柱状部分を形成し、鍔部10bが、柱部10aの上部から面内方向層間絶縁膜の表面と平行な方向に張り出した鍔状部分を形成している。柱部10aが層間絶縁膜4内に配置され、鍔部10bが、ハードマスクとして用いられた層間絶縁膜5内に配置されている。本実施例では、柱部10aの厚さ長さに比べて、鍔部10bの厚さは薄い。鍔部10bは、第1パターンの開口op1に整合した形状で形成され、柱部10aは、第1パターンの開口op1と第2パターンの開口op2との交差部に形成される。従って、鍔部10bの張り出している方向と交差する方向の寸法は、鍔部10bと柱部10aとで等しくなる。コンタクトホール8sd内に形成され、ソース/ドレイン領域sdのみに接続するコンタクトプラグ10sdと、コンタクトホール8gt内に形成され、ゲート電極gtのみに接続するコンタクトプラグ10gtと、コンタクトホール8sh内に形成され、ソース/ドレイン領域sd及びゲート電極gtの両方に接続するコンタクトプラグ10shの3種類のコンタクトプラグ10が形成される。図8Pは、コンタクトプラグ10の形状を示す概略斜視図である。表示をわかりやすくするため、層間絶縁膜4及び層間絶縁膜5を省略している。図8Pには、ソース/ドレイン領域sdのみに接続するコンタクトプラグ10sdと、ソース/ドレイン領域sd及びゲート電極gtの両方に接続するコンタクトプラグ10shとが示されている。コンタクトプラグ10sdは、ソース/ドレイン領域sdに接触する柱部10asdを有する。コンタクトプラグ10sdは、ゲート電極gtと平行方向X方向に延在する第1パターンを用いて形成されたことにより、鍔部10bがX方向に張り出している。コンタクトプラグ10shは、ソース/ドレイン領域sdに接触する柱部10asdと、ゲート電極gtに接触する柱部10agtとを有するシェアードコンタクトプラグとなっている。コンタクトプラグ10shは、ゲート電極gtと直交方向Y方向に延在する第1パターンを用いて形成されたことにより、各柱部10aの上部から鍔部10bがY方向に張り出している。鍔部10bが、柱部10asdと柱部10agtとを相互に接続する。その他、コンタクトプラグ10gtは、ゲート電極gtに接触する柱部10agtを有する。コンタクトプラグ10gtは、ゲート電極gtと直交方向Y方向に延在する第1パターンを用いて形成されたことにより、鍔部10bがY方向に張り出している。なお以下、コンタクトプラグ10sdまたはコンタクトプラグ10gtを、シェアードコンタクトプラグ10shに対して、通常のコンタクトプラグと呼ぶこともある。本実施例では、第1パターンの開口の長さ方向途中に交差部を形成したことにより、交差部の外側両側に柱部の両側外側に鍔部が張り出した構造が形成されている。なお、第1パターンの開口の長さ方向端部に交差部を形成することも可能であり、この場合は、交差部の外側片側に柱部の片側外側に鍔部が張り出した構造が形成されることとなる。ただし、交差部を確実に形成する観点からは、第1パターンの開口の長さ方向途中に交差部を形成する方が、位置ずれに対する許容度が大きい。このように、鍔部が両側に張り出すようにレイアウト設計することも、鍔部が片側に張り出すようにレイアウト設計することもできる。なお、鍔部が両側に張り出すようにレイアウト設計した場合でも、実際のプロセスでの位置ずれに起因して、出来上がった構造での張り出しが片側のみになる場合はあり得る。また、鍔部が片側に張り出すようにレイアウト設計した場合でも、実際のプロセスでの位置ずれに起因して、出来上がった構造での張り出しが両側になる場合もあり得る。図9T及び図9Aを参照する。コンタクトプラグ10を覆って、層間絶縁膜5上に、例えば、SiOCをCVDで堆積して、あるいは、ポーラス低誘電率材料を塗布して、層間絶縁膜11を形成する。層間絶縁膜11上に、第1層目配線のパターンで開口したレジストパターンを形成する。このレジストパターンをマスクとし、層間絶縁膜11をエッチングして、配線溝を形成する。配線溝を覆って層間絶縁膜11上に、バリアメタル膜を形成する。バリアメタル膜は、例えば、TaNまたはTaをスパッタリングで堆積して形成される。バリアメタル膜上に、例えば、Cuをスパッタリングで堆積して、シード膜を形成する。シード膜上に、Cuを電解めっきにより堆積して、配線溝を埋め込む。そして、層間絶縁膜11上面上の不要なCu膜、シード膜、及びバリアメタル膜をCMPで除去して、第1層目配線12を形成する。さらに、層間絶縁膜11の上方に、多層配線を形成する。多層配線形成方法として、公知の技術を適宜用いることができる。このようにして、第1実施例による半導体装置が形成される。図11及び図12を参照して、第1実施例のSRAMを形成するMOSトランジスタ間の接続関係等について説明する。図11は、ソース/ドレイン領域sd、ゲート電極gt、コンタクトプラグ10、及び、第1層目配線12をまとめて示す概略平面図である。なお、第1パターンで配置された各開口op1は、各コンタクトプラグ10の輪郭に対応するので、図11では、図10に示した開口op1を、コンタクトプラグ10と読み替えている。また、図11では、第2パターンの開口op2は省略している。図12は、第1実施例によるSRAMの回路図である。トランスファトランジスタT1のゲート電極gt1に、ワードラインWLが、第1層目配線12WLとコンタクトプラグ10gtとを介して接続している。トランスファトランジスタT1のビットライン側ソース/ドレイン領域sdに、ビットラインBLが、第1層目配線12BLとコンタクトプラグ10sdとを介して接続している。トランスファトランジスタT1のメモリ側ソース/ドレイン領域sdが、ドライバトランジスタD1の電源電圧側ソース/ドレイン領域sdに接続しているトランスファトランジスタT1のメモリ側ソース/ドレイン領域sdとドライバトランジスタD1の電源電圧側ソース/ドレイン領域sdとは共通である。ドライバトランジスタD1の接地電圧側ソース/ドレイン領域sdに、接地電圧Vssが、第1層目配線12Vsとコンタクトプラグ10sdとを介して接続している。ドライバトランジスタD1のゲート電極gt2が、ロードトランジスタL1のゲート電極gt2に接続しているドライバトランジスタD1とロードトランジスタL1とは、ゲート電極gt2が共通である。ドライバトランジスタD1の電源電圧側ソース/ドレイン領域sdが、第1層目配線12dlを介して、ロードトランジスタL1の接地電圧側ソース/ドレイン領域sdに接続されている。ドライバトランジスタD1の電源電圧側ソース/ドレイン領域sdと第1層目配線12dlとの間を、コンタクトプラグ10sdが接続し、ロードトランジスタL1の接地電圧側ソース/ドレイン領域sdと第1層目配線12dlとの間を、コンタクトプラグ10sh1が接続する。ロードトランジスタL1の電源電圧側ソース/ドレイン領域sdに、電源電圧Vddが、第1層目配線12Vdとコンタクトプラグ10sdとを介して接続している。ロードトランジスタL1の接地電圧側ソース/ドレイン領域sdが、コンタクトプラグ10sh1を介して、ロードトランジスタL2のゲート電極gt3に接続している。コンタクトプラグ10sh1は、ロードトランジスタL1の接地電圧側ソース/ドレイン領域sdと、ロードトランジスタL2のゲート電極gt3の両方に接続するシェアードコンタクトプラグとなっている。ロードトランジスタL2の接地電圧側ソース/ドレイン領域sdが、コンタクトプラグ10sh2を介して、ロードトランジスタL1のゲート電極gt2に接続している。コンタクトプラグ10sh2は、ロードトランジスタL2の接地電圧側ソース/ドレイン領域sdと、ロードトランジスタL1のゲート電極gt2の両方に接続するシェアードコンタクトプラグとなっている。ロードトランジスタL2の電源電圧側ソース/ドレイン領域sdに、電源電圧Vddが、第1層目配線12Vdとコンタクトプラグ10sdとを介して接続している。ロードトランジスタL2の接地電圧側ソース/ドレイン領域sdが、第1層目配線12dlを介して、ドライバトランジスタD2の電源電圧側ソース/ドレイン領域sdに接続されている。ロードトランジスタL2の接地電圧側ソース/ドレイン領域sdと第1層目配線12dlとの間を、コンタクトプラグ10sh2が接続し、ドライバトランジスタD2の電源電圧側ソース/ドレイン領域sdと第1層目配線12dlとの間を、コンタクトプラグ10sdが接続する。ロードトランジスタL2のゲート電極gt3が、ドライバトランジスタD2のゲート電極gt3に接続しているロードトランジスタL2とドライバトランジスタD2とは、ゲート電極gt3が共通である。ドライバトランジスタD2の電源電圧側ソース/ドレイン領域sdが、トランスファトランジスタT2のメモリ側ソース/ドレイン領域sdに接続しているドライバトランジスタD2の電源電圧側ソース/ドレイン領域sdとトランスファトランジスタT2のメモリ側ソース/ドレイン領域sdとは共通である。ドライバトランジスタD2の接地電圧側ソース/ドレイン領域sdに、接地電圧Vssが、第1層目配線12Vsとコンタクトプラグ10sdとを介して接続している。トランスファトランジスタT2のゲート電極gt4に、ワードラインWLが、第1層目配線12WLとコンタクトプラグ10gtとを介して接続している。トランスファトランジスタT2の反転ビットライン側ソース/ドレイン領域sdに、反転ビットラインBL-が、第1層目配線12BLとコンタクトプラグ10sdとを介して接続している。このようにして、トランスファトランジスタT1及びT2と、ドライバトランジスタD1及びD2と、ロードトランジスタL1及びL2とにより、第1実施例によるSRAMが形成されている。次に、比較例による半導体装置について説明する。図32は、比較例による半導体装置を示す概略平面図である。第1実施例と同様なパターンでトランジスタが配置され、第1実施例と同様な接続構造でSRAMが形成されている。各トランジスタに接続するコンタクトプラグ110が、第1実施例と異なる。コンタクトプラグ110上に、第1層目配線112が形成されている。比較例のコンタクトプラグ110の形成方法について説明する。トランジスタを覆って形成された層間絶縁膜上に、コンタクトプラグ110の形成で開口したレジストパターンを形成し、層間絶縁膜をエッチングしてコンタクトホールを形成する。Ti等のグルー膜を介してW膜によりコンタクトホールを埋め込み、余分なW膜及びグルー膜をCMPで除去して、コンタクトプラグ110を形成する。コンタクトプラグ110として、ソース/ドレイン領域のみに接続するコンタクトプラグ110sdと、ゲート電極のみに接続するコンタクトプラグ110gtと、ソース/ドレイン領域及びゲート電極の両方に接続するシェアードコンタクトプラグであるコンタクトプラグ110shの3種類が形成されている。シェアードコンタクトプラグ110shのコンタクトホールは、ソース/ドレイン領域及びゲート電極にまたがって形成されるので、通常のコンタクトプラグ110sdまたは110gtのコンタクトホールに比べて大きく形成される。断面が円形の通常のコンタクトホールに対し、シェアードコンタクトプラグ110shのコンタクトホールは、それよりも太い円形状、または楕円形状で形成される。つまり比較例では、面内に大きさの異なるコンタクトホールが形成される。大きさの異なるコンタクトホールの同時形成は、リソグラフィによるレジストパターン形成や、穴加工のエッチングが難しい。なお、比較例のシェアードコンタクトプラグは、例えば楕円形状の断面部が、ソース/ドレイン領域及びゲート電極の両方にまたがって配置される必要がある。このため、位置ずれに起因して、ソース/ドレイン領域とゲート電極の両方への導通を確保できなくなる接続不良が生じやすい。シェアードコンタクトプラグの寸法を大きくすればこのような接続不良は解消しやすいが、一方、隣接領域との短絡不良が生じやすくなる。第1実施例において、コンタクトプラグ10shは、ソース/ドレイン領域に接触する柱部10asdとゲート電極に接触する柱部10agtとを有し、さらにこれらの柱部10a同士が鍔部10bで接続されることにより、シェアードコンタクトプラグとすることができる。第1実施例において、通常のコンタクトプラグ10sdまたは10gtの柱部10aと、シェアードコンタクトプラグ10shの各柱部10aとは、大きさを揃えることが容易である。これにより、柱部10aを埋め込む凹部8aを複数同時形成するエッチング等が容易になる。なお、比較例においてシェアードコンタクトプラグを大きくすることで生じやすい短絡不良も、第1実施例では抑制される。次に、第2実施例による半導体装置について説明する。第2実施例では、ロジック回路が形成される。第2実施例のロジック回路は、例えば、第1実施例のSRAM回路と同時形成されるものである。図13T~図21Tは、第2実施例による半導体装置の製造方法の主要工程を示す概略平面図である。図13A~図21A、及び、図13B~図21Bは、第2実施例による半導体装置の製造方法の主要工程を示す概略断面図である。平面図にTを付す。平面図の一点鎖線AAに沿った断面図にAを付し、一点鎖線BBに沿った断面図にBを付す。図13T、図13A、及び図13Bを参照する。半導体基板例えばシリコン基板21に、例えばシャロートレンチアイソレーションSTIにより素子分離絶縁膜22を形成して、活性領域arを画定する。n型MOSトランジスタ形成領域内にはp型不純物を注入してp型ウェルを形成し、p型MOSトランジスタ形成領域内にはn型不純物を注入してn型ウェルを形成する。シリコン基板21上に、例えば酸化シリコンによるゲート絶縁膜23を介して、例えばポリシリコンによる導電膜を堆積する。導電膜をパターニングして、ゲート電極gtを形成する。n型MOSトランジスタ形成領域では、ゲート電極gtをマスクとし、p型ウェルにn型不純物を注入して、低濃度n型ソース/ドレイン領域sdを形成する。p型MOSトランジスタ形成領域では、ゲート電極gtをマスクとし、n型ウェルにp型不純物を注入して、低濃度p型ソース/ドレイン領域sdを形成する。平面図13Tにおいて、ゲート電極gtを右上がりのハッチングで示し、低濃度ソース/ドレイン領域sdを左上りのハッチングで示す。その後、ゲート電極gtの側面上にサイドウォールスペーサ絶縁膜を形成する。そして、n型MOSトランジスタ形成領域では、ゲート電極gt及びサイドウォールスペーサ絶縁膜をマスクとし、n型不純物を注入して、高濃度n型ソース/ドレイン領域を形成する。p型MOSトランジスタ形成領域では、ゲート電極gt及びサイドウォールスペーサ絶縁膜をマスクとし、p型不純物を注入して、高濃度p型ソース/ドレイン領域を形成する。さらに、ソース/ドレイン領域、及び、ゲート電極上面を、シリサイド化する。例えばこのようにして、MOSトランジスタが形成される。断面図13Bには、サイドウォールスペーサ絶縁膜と高濃度ソース/ドレイン領域とを示すが、図示の煩雑さ避けるため、以後、サイドウォールスペーサ絶縁膜及び高濃度ソース/ドレイン領域の図示は省略する。なお、トランジスタの形成方法は、上述の例に限られない。ゲート絶縁膜を介してゲート電極が形成されていればよく、ゲート絶縁膜は、SiO2膜に限らず、high-k膜を用いることもできる。ゲート電極の全部あるいはすくなくとも表面は、金属、シリサイドあるいは合金などの低抵抗材料によって形成することができる。ソースドレイン不純物拡散層の表面は、シリサイド、金属あるいは合金などの低抵抗材料よって形成され、また、SiGe等を用いることもでき、ゲート電極との間はゲート絶縁膜およびサイドウォール状のスペーサなどの絶縁材料で分離される。トランジスタの種類は、プレーナ型、マルチゲート型等を選ばないが、ゲート電極とソースドレインが表面方向から見て露出している構造が望ましい。ゲート電極およびソースドレイン電極の幅や長さおよび本数は適宜変更可能である。電極と絶縁膜の材質は用途に合わせて変更することができる。図14T、図14A、及び図14Bを参照する。MOSトランジスタを覆ってシリコン基板21上に、例えば第1実施例の層間絶縁膜4と同様にして、層間絶縁膜24を形成する。層間絶縁膜24の表面をCMPで平坦化する。層間絶縁膜24上に、例えば第1実施例のハードマスク膜5と同様にして、ハードマスク膜25を形成する。なお、層間絶縁膜24の下に、ゲート電極とソース/ドレイン領域を覆って、圧縮性あるいは伸縮性のコンタクトエッチストップ層CESLを設けても良い。コンタクトエッチストップ層は、例えばSiN膜で形成される。図15T、図15A、及び図15Bを参照する。ハードマスク膜25上に反射防止膜を形成し、反射防止膜上に、コンタクトホール形成用の第1パターンで開口が形成されたレジストパターンを形成する。第1のエッチングとして、このレジストパターンをマスクとし、反射防止膜及びハードマスク膜25をRIEでエッチングする。第1のエッチングのエッチング条件は、例えば、第1実施例の第1のエッチングと同様である。第1のエッチングにより、第1パターンで開口op1が形成されたハードマスク25が形成される。ハードマスク25に形成された開口op1は、後の工程で鍔部29bが埋め込まれる凹部27bとなる。図16T、図16A、及び図16Bを参照する。ハードマスク25上にフォトレジストを塗布する。フォトリソグラフィにより、コンタクトホール形成用の第2パターンで開口op2が形成されたレジストパターン26を形成する。上述の第1実施例及び後述の第3実施例と異なり、第2実施例のように、反射防止膜を介さず、ハードマスク膜上に直接レジストパターンを形成することもできる。図17T、図17A、及び図17Bを参照する。第2のエッチングとして、レジストパターン26をマスクとし、層間絶縁膜24をRIEでエッチングする。第2のエッチングのエッチング条件は、例えば、第1実施例の第2のエッチングと同様である。第2のエッチングにより、第1実施例の第2のエッチングと同様に、第2パターンの開口op2と第1パターンの開口op1との交差部で層間絶縁膜24が除去され、後の工程で柱部29aが埋め込まれる凹部27aが形成される。図18T、図18A、及び図18Bを参照する。レジストパターン26を、アッシング処理及びウェット洗浄によって除去する。このようにして、浅い凹部27bの底に深い凹部27aが配置されたコンタクトホール27が形成される。図19T、図19A、及び図19Bを参照する。第1実施例で図7T及び図7Aを参照して説明した工程と同様にして、コンタクトホール27を覆ってハードマスク25上に、グルー膜28a及び導電膜28bを堆積する。図20T、図20A、及び図20Bを参照する。さらに、第1実施例で図8T、図8A、及び図8Pを参照して説明した工程と同様にして、余分な導電膜28b及びグルー膜28aをCMPで研磨除去して、ハードマスク25を露出させる。このようにして、各コンタクトホール27内に、第1実施例のコンタクトプラグ10と同様にして、柱部29aと鍔部29bとを有するコンタクトプラグ29が形成される。図21T、図21A、及び図21Bを参照する。さらに、第1実施例で図9T及び図9Aを参照して説明した工程、及びその後の工程と同様にして、層間絶縁膜30中に第1層目配線層31を形成し、上方の多層配線を形成する。このようにして、第2実施例による半導体装置が形成される。図22は、ソース/ドレイン領域sd、ゲート電極gt、第1パターンの開口op1、第2パターンの開口op2、コンタクトホール27、コンタクトプラグ29、及び、第1層目配線31をまとめて示す概略平面図である。第2実施例では、ソース/ドレイン領域とゲート電極に共通に接続するシェアードコンタクトプラグは形成されず、コンタクトプラグ29は、ソース/ドレイン領域sdに接続するコンタクトプラグ29sdと、ゲート電極gtに接続するコンタクトプラグ29gtの2種類が形成される。これに対応して、コンタクトホール27は、ソース/ドレイン領域sdを露出するコンタクトホール27sdと、ゲート電極gtを露出するコンタクトホール27gtの2種類が形成される。第1実施例のコンタクトホール8sdの形成領域と同様に、コンタクトホール27sdの形成領域において、第1パターンの開口op1の開口は、ゲート電極gtと平行な方向に長く、第2パターンの開口op2は、第1パターンの開口op1に直交する方向に長い。第1実施例のコンタクトホール8gtの形成領域と同様に、コンタクトホール27gtの形成領域において、第1パターンの開口op1は、ゲート電極gtと直交する方向に長く、第2パターンの開口op2は、第1パターンの開口op1に直交する方向に長い。図22の右方に配置されたMOSトランジスタについて、ソース/ドレイン領域sdに接続するコンタクトプラグ29sd、及びゲート電極gtに接続するコンタクトプラグ29gtは、どちらも1つの柱部29aを有する。図22の左方に配置されたMOSトランジスタについて、ゲート電極gtに接続されるコンタクトプラグ29gtは、1つの柱部29aを有する。一方、ソース/ドレイン領域sdに接続されるコンタクトプラグ29sdは、共通のソース/ドレイン領域sdに接触する2つの柱部29aを有し、2つの柱部29aが鍔部29bで接続された構造である。このように、通常のコンタクトプラグも、必要に応じ、複数の柱部が鍔部で接続された構造で形成することができる。次に、第3実施例による半導体装置について説明する。第3実施例は、第2実施例と同様に、ロジック回路が形成される。以下主に、第2実施例との違いについて説明する。なお、第2実施例と対応する部材や構造に対して、同一の参照符号を用いる。図23T~図30Tは、第3実施例による半導体装置の製造方法の主要工程を示す概略平面図である。図23A~図30A、及び、図23B~図30Bは、第3実施例による半導体装置の製造方法の主要工程を示す概略断面図である。平面図にTを付す。平面図の一点鎖線AAに沿った断面図にAを付し、一点鎖線BBに沿った断面図にBを付す。まず、第2実施例で図13T、図13A、及び図13Bを参照して説明したように、シリコン基板21にMOSトランジスタを形成する。図23T、図23A、及び図23Bを参照する。第2実施例で図14T、図14A、及び図14Bを参照して説明した工程と同様にして、シリコン基板21上方に層間絶縁膜24及びハードマスク膜25を形成する。第3実施例では、ハードマスク膜25を第1ハードマスク膜25と呼ぶ。第1ハードマスク膜25上に、第3実施例では、第2ハードマスク膜41を形成する。第2ハードマスク膜41は、例えば、酸化シリコンをCVDで厚さ約20nm±10nm程度堆積して形成される。なお、第2ハードマスク膜41の材料として、その他例えば、SiN、TEOS、USG、BPSG、SiOC、ポーラス低誘電率材料などを用いることもできる。第1ハードマスク膜25の材料材質と、第2ハードマスク膜41の材料材質とは異なることが好ましい。第1ハードマスク膜25と第2ハードマスク膜41は、材料材質が違うと、パターニングにおけるエッチングレートや、CMPにおける研磨レートが違ってくる。後に図29T、図29A、図29B、図30T、図30A、及び図30Bを参照して説明するCMP工程において、下地となる第1ハードマスク膜25の方が、上の膜である第2ハードマスク膜41よりも削れにくいことが好ましい。図24T、図24A、及び図24Bを参照する。第2ハードマスク膜41上に反射防止膜を形成し、反射防止膜上に、コンタクトホール形成用の第1パターンで開口が形成されたレジストパターンを形成する。第1パターン形状は、例えば、第2実施例と同様である。第1のエッチングとして、このレジストパターンをマスクとし、反射防止膜、第2ハードマスク膜41、及び第1ハードマスク膜25をRIEでエッチングする。第1のエッチングの第1段として、まず、反射防止膜と第2ハードマスク膜41とをエッチングする。第1段のエッチングには、酸化シリコンを選択的エッチングするエッチングガスが用いられる。第1のエッチングの第2段として、さらに、第1ハードマスク膜25をエッチングする。第2段のエッチングには、窒化シリコンを選択的エッチングするエッチングガスが用いられる。第1のエッチングにより、第1パターンで開口op1が形成された第2ハードマスク41及び第1ハードマスク25が形成される。図25T、図25A、及び図25Bを参照する。第2ハードマスク41上に反射防止膜42を形成し、反射防止膜42上にフォトレジストを塗布する。フォトリソグラフィにより、コンタクトホール形成用の第2パターンで開口op2が形成されたレジストパターン26を形成する。第2パターン形状は、例えば、第2実施例と同様である。図26T、図26A、及び図26Bを参照する。第2のエッチングとして、レジストパターン26をマスクとし、反射防止膜42及び層間絶縁膜24をRIEでエッチングする。第2のエッチングのエッチング条件は、例えば、第2実施例の第2のエッチングと同様である。第3実施例では、層間絶縁膜24と第2ハードマスク41とが、例えば酸化シリコンで形成され、材料が同じであるので、第2のエッチングで同時にエッチングされる。第2パターンの開口op2の底に第2ハードマスク41が露出した領域では、第2ハードマスク41が除去されて、第1ハードマスク25が露出する。つまり、第2のエッチング終了後の第2ハードマスク41には、第1パターンの開口op1及び第2パターンの開口op2が形成されている。第2パターンの開口op2と第1パターンの開口op1との交差部は、第2のエッチングにより層間絶縁膜24が除去される。図27T、図27A、及び図27Bを参照する。レジストパターン26及び反射防止膜42を、アッシング処理及びウェット洗浄によって除去する。このようにして、コンタクトホール27が形成される。図28T、図28A、及び図28Bを参照する。第2実施例で図19T、図19A、及び図19Bを参照して説明した工程と同様にして、グルー膜28a及び導電膜28bを堆積する。図29T、図29A、及び図29Bを参照する。まず、CMP工程の第1段として、余分な導電膜28b及びグルー膜28aを研磨除去して、第2ハードマスク41を露出させる。図30T、図30A、及び図30Bを参照する。次に、CMP工程の第2段として、第2ハードマスク41、及び、第2ハードマスク41の開口内に埋め込まれた導電膜28b及びグルー膜28aを研磨除去して、第1ハードマスク25を露出させる。このようにして、各コンタクトホール27内に、コンタクトプラグ29が形成される。さらに、第2実施例で図21T、図21A、及び図21Bを参照して説明した工程と同様にして、層間絶縁膜30中に第1層目配線層31を形成し、上方の多層配線を形成する。このようにして、第3実施例による半導体装置が形成される。第3実施例は、第2実施例に比べ、第1ハードマスク25上の第2ハードマスク41が追加されている。コンタクトプラグ29形成時のCMPで除去すべき、余分な導電膜28b及びグルー膜28aは、第2ハードマスク41の上面上に形成される。余分な導電膜28b及びグルー膜28aを確実に除去するために、通常、下地膜もある程度研磨するオーバー研磨が行われる。第2実施例であれば、この下地膜はハードマスク25であり、ハードマスク25がオーバー研磨される。第3実施例であれば、この下地膜は第2ハードマスク41であり、第2ハードマスク41がオーバー研磨される。第2実施例及び第3実施例では、ハードマスク25は、鍔部29bの埋め込まれた層間絶縁膜25として残される。第2実施例は、オーバー研磨により層間絶縁膜25が研磨されるが、層間絶縁膜25の不要な研磨は望ましくはない。第3実施例では、第1ハードマスク25上に第2ハードマスク41を積層し、第2ハードマスク41上の導電膜28b及びグルー膜28aを研磨除去するようにしたことにより、層間絶縁膜25の研磨を抑制することができる。以上、第2実施例及び第3実施例で説明したように、第1実施例のSRAM製造方法で説明したような、柱部と鍔部とを有するコンタクトプラグは、ロジック回路に適用することもできる。第1実施例~第3実施例に沿って説明した、柱部と鍔部とを有するコンタクトプラグについてまとめる。図31Aは、柱部10aと鍔部10bとを有するコンタクトプラグ10と、コンタクトプラグ10を埋め込む層間絶縁膜4、5とを示す概略斜視図である。図31Bは、鍔部10bの延在方向の異なる2種のコンタクトプラグ10を示す概略斜視図である。上述のように、層間絶縁膜ハードマスク5に第1パターンで形成した開口内、及び、第1パターンと第2パターンとの交差部で層間絶縁膜4に形成した凹部内に、金属材料を埋め込むことによって、鍔部10bと柱部10aを有するコンタクトプラグ10を一体的に形成することができる。柱部10aが、下方のトランジスタのソース/ドレイン領域またはゲート電極に接触する。鍔部10bが、柱部10aの上部から面内方向の一方向に張り出している。柱部10aが埋め込まれる層間絶縁膜4内の凹部を形成する第2のエッチングに先立つ第1のエッチングにより、鍔部10bが埋め込まれる層間絶縁膜5内の開口を形成しておくことができる。実施例のコンタクトプラグ10は、面内方向について層間絶縁膜を介してゲート電極と対向する部分が、微細な柱部10aとなるので、ゲート電極との対向面積が抑制されている。これにより、コンタクトプラグとゲート電極との間に生じる寄生容量を抑制することができる。鍔部10bは、柱部10aより広く形成されている。これにより、鍔部10bがなく柱部10aのみでコンタクトプラグ10が形成されている場合に比べて、第1層目配線の位置ずれに起因するコンタクトプラグ10との接続不良が生じにくい。また、第1層目配線とコンタクトプラグ10との接触面積が広くなるので、低抵抗化が図られる。また、鍔部10bが柱部10aより広いことにより、鍔部10bを有しない場合に比べて、第1層目配線の配置自由度が高くなる。例えば、第1層目の配線間同士の距離を広げる、あるいは対向長を短くすることによって、第1層目の配線間同士の寄生容量を抑えることができる。図31Cは、複数の柱部10bを有するコンタクトプラグ10の概略斜視図である。隣接するコンタクトプラグ10の鍔部10bが重なり合うように物理設計の段階でレイアウトを結合することによって、シェアードコンタクトの様なローカルインターコネクトを実現することができる。このようなレイアウトと、柱部と鍔部を有するコンタクトプラグをもちいることによって、シリコン基板表面に形成された微細なSRAMやロジック回路のトランジスタを、その上層に形成する配線層とうまく接続することが容易になる。さらに、鍔部上に配置される配線層の配置の自由度が高まることにより、配線レイアウトの最適化が容易になる。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。以上説明した第1実施例~第3実施例を含む実施形態に関し、さらに以下の付記を開示する。付記1半導体基板と、前記半導体基板に形成され、ソース/ドレイン領域及びゲート電極を有する第1トランジスタと、前記第1トランジスタのソース/ドレイン領域及びゲート電極を覆う絶縁膜と、前記絶縁膜中に形成され、前記第1トランジスタのソース/ドレイン領域またはゲート電極に接続される第1コンタクトプラグとを有し、前記第1コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第1トランジスタのソース/ドレイン領域またはゲート電極に接触する第1柱部と、前記第1柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第1鍔部とを有する半導体装置。付記2前記第1コンタクトプラグは、前記第1柱部と前記第1鍔部とが、同材料で一体的に形成されている付記1に記載の半導体装置。付記3前記第1コンタクトプラグは、W、TiN、Ti、TaN、Ta、及びCuの少なくとも1つを用いて形成されている付記2に記載の半導体装置。付記4前記第1コンタクトプラグは、前記絶縁膜の厚さ方向に延在する第2柱部を有し、前記第1鍔部が、前記第2柱部上まで延在して、前記第1柱部と前記第2柱部とを接続している付記1~3のいずれか1つに記載の半導体装置。付記5前記半導体基板に形成され、ソース/ドレイン領域及びゲート電極を有する第2トランジスタをさらに有し、前記絶縁膜は、前記第2トランジスタのソース/ドレイン領域及びゲート電極を覆って形成され、前記第1コンタクトプラグは、前記第1柱部が前記第1トランジスタのソース/ドレイン領域に接触し、前記第2柱部が前記第2トランジスタのゲート電極に接触している付記4に記載の半導体装置。付記6前記第1トランジスタ及び前記第2トランジスタは、SRAM内のロードトランジスタである付記5に記載の半導体装置。付記7前記第1柱部と前記第2柱部とは、前記第2トランジスタのゲート電極の延在方向と交差する方向に並んで配置され、前記第1鍔部は、前記第2トランジスタのゲート電極の延在方向と交差する方向に張り出している付記5または6に記載の半導体装置。付記8前記半導体基板に形成され、ソース/ドレイン領域及びゲート電極を有する第3トランジスタをさらに有し、前記絶縁膜は、前記第3トランジスタのソース/ドレイン領域及びゲート電極を覆って形成され、前記絶縁膜中に形成され、前記第3トランジスタのソース/ドレイン領域またはゲート電極に接続される第2コンタクトプラグをさらに有し、前記第2コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第3トランジスタのソース/ドレイン領域またはゲート電極に接触する第3柱部と、前記第3柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第2鍔部とを有し、前記第1柱部、前記第2柱部、及び前記第3柱部は、断面が同一形状である付記5~7のいずれか1つに記載の半導体装置。付記9前記第1コンタクトプラグは、前記第1柱部及び前記第2柱部が、ともに前記第1トランジスタの共通のソース/ドレイン領域に接触している付記4に記載の半導体装置。付記10前記第1柱部と前記第2柱部とは、前記第1トランジスタのゲート電極の延在方向と平行な方向に並んで配置され、前記第1鍔部は、前記第1トランジスタのゲート電極の延在方向と平行な方向に張り出している付記9に記載の半導体装置。付記11前記第1鍔部は、前記第1トランジスタのゲート電極の延在方向に交差する方向、または当該延在方向に平行な方向の一方向に張り出している付記1~10のいずれか1つに記載の半導体装置。付記12前記第1鍔部の張り出している方向と交差する方向について、前記第1鍔部と前記第1柱部の寸法が等しい付記11に記載の半導体装置。付記13前記絶縁膜は、第1絶縁膜と、前記第1絶縁膜上に形成され、前記第1絶縁膜と異なる材料で形成された第2絶縁膜とを含み、前記第1柱部は前記第1絶縁膜内に配置され、前記第1鍔部は前記第2絶縁膜内に配置され、前記第2絶縁膜の上面と前記第1鍔部の上面とが揃っている付記1~10のいずれか1つに記載の半導体装置。付記14前記第1コンタクトプラグは、前記第1柱部を有し他の柱部を有さず、前記第1柱部が前記第1トランジスタのソース/ドレイン領域に接触し、前記第1鍔部は、前記第1トランジスタのゲート電極の延在方向に平行な方向に張り出している付記1~3のいずれか1つに記載の半導体装置。付記15前記第1コンタクトプラグは、前記第1柱部を有し他の柱部を有さず、前記第1柱部が前記第1トランジスタのゲート電極に接触し、前記第1鍔部は、前記第1トランジスタのゲート電極の延在方向に交差する方向に張り出している付記1~3のいずれか1つに記載の半導体装置。付記16さらに、前記鍔部上に形成された配線層を有する付記1~15のいずれか1つに記載の半導体装置。付記17半導体基板に、ソース/ドレイン領域及びゲート電極を有する第1トランジスタを形成する工程と、前記第1トランジスタのソース/ドレイン領域及びゲート電極を覆って前記半導体基板上に第1絶縁膜を形成する工程と、前記第1絶縁膜上方に、第2絶縁膜を形成する工程と、前記第1トランジスタのソース/ドレイン領域上方またはゲート電極上方で、前記第2絶縁膜に、第1方向に延在する第1開口を形成する工程と、前記第2絶縁膜上方に、レジスト膜を形成する工程と、前記第1トランジスタのソース/ドレイン領域上方またはゲート電極上方で、前記レジスト膜に、前記第1方向と交差する第2方向に延在する第2開口を、前記第1開口と交差する位置に形成する工程と、前記第1開口と前記第2開口の交差部である第1交差部で、前記第1絶縁膜をエッチングして、前記第1トランジスタのソース/ドレイン領域またはゲート電極を露出する第1凹部を形成する工程と、前記レジスト膜を除去する工程と、前記第1凹部及び前記第1開口を埋め込んで、前記第2絶縁膜上方に導電材料を堆積する工程と、前記第2絶縁膜上方の前記導電材料を研磨除去して、前記第1凹部内に配置された第1柱部、及び前記第1開口内に配置された第1鍔部を有する第1コンタクトプラグを形成する工程とを有する半導体装置の製造方法。付記18前記第1絶縁膜を形成する工程と、前記第2絶縁膜を形成する工程とは、前記第1絶縁膜と前記第2絶縁膜とを、相互に異なるエッチングレートでエッチングできる材料で形成し、前記第1開口を形成する工程は、前記第1絶縁膜に対し前記第2絶縁膜を選択的にエッチングできる条件でエッチングし、前記第1凹部を形成する工程は、前記第2絶縁膜に対し前記第1絶縁膜を選択的にエッチングできる条件でエッチングする付記17に記載の半導体装置の製造方法。付記19前記第2絶縁膜上方に、第3絶縁膜を形成する工程をさらに有し、前記第2絶縁膜に前記第1開口を形成する工程は、前記第3絶縁膜及び前記第2絶縁膜に、前記第1開口を形成し、前記レジスト膜を形成する工程は、前記第3絶縁膜上方に、前記レジスト膜を形成し、前記導電材料を堆積する工程は、前記第3絶縁膜上方に、前記導電材料を堆積し、前記第1コンタクトプラグを形成する工程は、前記第3絶縁膜上方の前記導電材料を研磨除去するとともに、前記第3絶縁膜を研磨除去する付記17または18に記載の半導体装置の製造方法。付記20前記半導体基板に前記第1トランジスタを形成する工程は、前記半導体基板に、ソース/ドレイン領域及びゲート電極を有する第2トランジスタを形成し、前記第1絶縁膜を形成する工程は、前記第1絶縁膜を、前記第2トランジスタのソース/ドレイン領域及びゲート電極を覆って形成し、前記第1開口を形成する工程は、前記第1開口を、前記第1トランジスタのソース/ドレイン領域上から前記第2トランジスタのゲート電極上に延在するように形成し、前記第2開口を形成する工程は、前記第1トランジスタのソース/ドレイン領域上で、前記レジスト膜に、前記第2開口を形成するとともに、前記第2トランジスタのゲート電極上で、前記レジスト膜に、前記第1方向と交差する第3方向に延在する第3開口を、前記第1開口と交差する位置に形成し、前記第1凹部を形成する工程は、前記第1交差部で前記第1絶縁膜をエッチングするとともに、前記第1開口と前記第3開口の交差部である第2交差部で前記第1絶縁膜をエッチングして、前記第1交差部に、前記第1トランジスタのソース/ドレイン領域を露出する前記第1凹部を形成し、前記第2交差部に、前記第2トランジスタのゲート電極を露出する第2凹部を形成し、前記導電材料を堆積する工程は、前記第1凹部、前記第2凹部、及び前記第1開口を埋め込んで、前記第2絶縁膜上方に前記導電材料を堆積し、前記第1コンタクトプラグを形成する工程は、前記第2絶縁膜上方の前記導電材料を研磨除去して、前記第1凹部内に配置された前記第1柱部、前記第2凹部内に配置された第2柱部、及び、前記第1開口内に配置された前記第1鍔部を有する前記第1コンタクトプラグを形成する付記17~19のいずれか1つに記載の半導体装置の製造方法。付記21前記半導体基板に前記第1トランジスタを形成する工程は、前記半導体基板に、ソース/ドレイン領域及びゲート電極を有する第3トランジスタを形成し、前記第1絶縁膜を形成する工程は、前記第1絶縁膜を、前記第3トランジスタのソース/ドレイン領域及びゲート電極を覆って形成し、前記第1開口を形成する工程は、前記第2絶縁膜に、前記第1開口を形成するとともに、前記第3トランジスタのソース/ドレイン領域上方またはゲート電極上方で、前記第2絶縁膜に、第4方向に延在する第4開口を形成し、前記第2開口を形成する工程は、前記レジスト膜に、前記第2開口及び前記第3開口を形成するとともに、前記第3トランジスタのソース/ドレイン領域上方またはゲート電極上方で、前記レジスト膜に、前記第4方向と交差する第5方向に延在する第5開口を、前記第4開口と交差する位置に形成し、前記第1凹部を形成する工程は、前記第1凹部及び前記第2凹部を形成するとともに、前記第4開口と前記第5開口の交差部である第3交差部で前記第1絶縁膜をエッチングして、前記第3トランジスタのソース/ドレイン領域またはゲート電極を露出する第3凹部を形成し、前記導電材料を堆積する工程は、前記第1凹部、前記第2凹部、及び前記第1開口とともに、前記第3凹部及び前記第4開口を埋め込んで、前記第2絶縁膜上方に前記導電材料を堆積し、前記第1コンタクトプラグを形成する工程は、前記第2絶縁膜上方の前記導電材料を研磨除去して、前記第1コンタクトプラグを形成するとともに、前記第3凹部内に配置された第3柱部、及び前記第4開口内に配置された第2鍔部を有する第2コンタクトプラグを形成し、前記第1凹部、前記第2凹部、及び前記第3凹部が形成される工程において、前記第1交差部、前記第2交差部、及び前記第3交差部が同一形状である付記20に記載の半導体装置の製造方法。