基板の主面に平行な第1方向に延び、前記第1方向に垂直な第2方向に向かい合う第1及び第2の制御電極と、前記第1及び第2の制御電極間において、前記第1の制御電極側に一列に設けられた複数の第1の浮遊電極と、前記第1及び第2の制御電極間において、前記第2の制御電極側に一列に設けられた複数の第2の浮遊電極とを備え、前記第1及び第2の浮遊電極の各々は、前記第1方向に垂直な平面に対し、鏡面非対称な平面形状を有する、メモリ用シフトレジスタ。前記第1及び第2の浮遊電極は、前記第1方向に沿って交互に配置されている、請求項1に記載のメモリ用シフトレジスタ。前記第1及び第2の浮遊電極の各々は、前記第1方向に平行な第1の辺と、前記第2方向に平行な第2の辺と、前記第1及び第2方向に非平行な第3の辺と、を有する直角三角形状の平面形状を有する、請求項1又は2に記載のメモリ用シフトレジスタ。前記第1の浮遊電極の各々は、前記第1の制御電極の付近から前記第2の制御電極の方向に線状に延びる第1の線状電極部を有し、前記第2の浮遊電極の各々は、前記第2の制御電極の付近から前記第1の制御電極の方向に線状に延びる第2の線状電極部を有する、請求項1又は2に記載のメモリ用シフトレジスタ。前記第1の制御電極と前記第2の制御電極のうちの少なくともいずれか一方に電圧を印加することにより、前記第1の浮遊電極内の電荷を、前記第1方向に隣接する第2の浮遊電極に転送し、前記第1の制御電極と前記第2の制御電極のうちの少なくとも残りの一方に電圧を印加することにより、前記第2の浮遊電極内の電荷を、前記第1方向に隣接する第1の浮遊電極に転送する、請求項1から4のいずれか1項に記載のメモリ用シフトレジスタ。前記第1の浮遊電極内の電荷は、前記第1方向の正方向及び負方向のうちのいずれか一方向に隣接する第2の浮遊電極に転送され、前記第2の浮遊電極内の電荷は、前記第1方向の前記一方向に隣接する第1の浮遊電極に転送される、請求項5に記載のメモリ用シフトレジスタ。前記第1及び第2の浮遊電極は、前記第1及び第2の制御電極間の第1の端部に配置された第1端部浮遊電極と、前記第1及び第2の制御電極間の第2の端部に配置された第2端部浮遊電極とを含み、さらに、前記第1端部浮遊電極から前記第2端部浮遊電極へと転送された電荷を、前記第1端部浮遊電極に移送するための配線を備える、請求項1から6のいずれか1項に記載のメモリ用シフトレジスタ。基板上に、第1方向に互いに隣接し、前記第1方向に垂直な第2方向に延びる複数のラインパターンを形成し、前記基板上に、前記第1方向に延び、前記第2方向に向かい合う第1及び第2の側壁絶縁膜を、前記複数のラインパターンを挟むように形成し、前記基板上に、前記第1方向に延び、前記第2方向に向かい合う第1及び第2の制御電極を、前記第1及び第2の側壁絶縁膜を挟むように形成し、前記複数のラインパターン上に、球状又は円柱状の複数の自己組織化膜を形成し、前記自己組織化膜をマスクとして、前記複数のラインパターンをエッチングし、前記複数のラインパターンのエッチング後に、各ラインパターンの片側の側面に浮遊電極を形成する、メモリ用シフトレジスタの製造方法。大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供する。一の実施形態であるメモリ用シフトレジスタは、基板の主面に平行な第1方向に延び、前記第1方向に垂直な第2方向に向かい合う第1及び第2の制御電極を備える。さらに、前記レジスタは、前記第1及び第2の制御電極間において、前記第1の制御電極側に一列に設けられた複数の第1の浮遊電極を備える。さらに、前記レジスタは、前記第1及び第2の制御電極間において、前記第2の制御電極側に一列に設けられた複数の第2の浮遊電極を備える。さらに、前記第1及び第2の浮遊電極の各々は、前記第1方向に垂直な平面に対し、鏡面非対称な平面形状を有する。また、別の実施形態であるメモリ用シフトレジスタの製造方法では、基板上に、第1方向に互いに隣接し、前記第1方向に垂直な第2方向に延びる複数のラインパターンを形成する。さらに、前記方法では、前記基板上に、前記第1方向に延び、前記第2方向に向かい合う第1及び第2の側壁絶縁膜を、前記複数のラインパターンを挟むように形成する。さらに、前記方法では、前記基板上に、前記第1方向に延び、前記第2方向に向かい合う第1及び第2の制御電極を、前記第1及び第2の側壁絶縁膜を挟むように形成する。さらに、前記方法では、前記複数のラインパターン上に、球状又は円柱状の複数の自己組織化膜を形成する。さらに、前記方法では、前記自己組織化膜をマスクとして、前記複数のラインパターンをエッチングする。さらに、前記方法では、前記複数のラインパターンのエッチング後に、各ラインパターンの片側の側面に浮遊電極を形成する。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態のシフトレジスタ型メモリの構成を示す平面図である。本実施形態のシフトレジスタ型メモリは、1本以上のメモリ用シフトレジスタを備えている。図1には、本実施形態のメモリを構成する1本のシフトレジスタが示されている。図1のシフトレジスタは、基板上に配置された一対の制御電極101と、これらの制御電極101間に配置された複数の浮遊電極103を備えている。図1には、基板の主面に平行で、互いに垂直なX方向及びY方向と、基板の主面に垂直なZ方向が示されている。X方向とY方向は、それぞれ第1方向と第2方向の例である。図1には、制御電極101として、第1の制御電極101Aと、第2の制御電極101Bが示されている。第1、第2の制御電極101A、101Bは、X方向に延び、Y方向に向かい合っている。一方、図1には、浮遊電極103として、複数の第1の浮遊電極103Aと、複数の第2の浮遊電極103Bが示されている。制御電極101間において、第1の浮遊電極103Aは、第1の制御電極101A側に一列に配置され、第2の浮遊電極103Bは、第2の制御電極101B側に一列に配置されている。第1、第2の浮遊電極103A、103Bのうち、一方は、電荷を蓄積するための記憶層として使用され、他方は、電荷を転送するためのバッファ層として使用される。本実施形態では、便宜上、第1の浮遊電極103Aの方を記憶層と呼び、第2の浮遊電極103Bの方をバッファ層と呼ぶことにする。図1では、第1の浮遊電極103Aが、-X方向から順にS1~S4で示され、第2の浮遊電極103Bが、-X方向から順にB1~B4で示されている。図1のシフトレジスタはさらに、制御電極101と浮遊電極103との間に形成された絶縁膜102を備えている。絶縁膜102は例えば、シリコン酸化膜よりも誘電率の高い絶縁膜例えばシリコン窒化膜又はhigh-k絶縁膜である。各浮遊電極103は、絶縁膜102の存在により、制御電極101から電気的に浮遊した状態となっている。図1のシフトレジスタはさらに、制御電極101間に、浮遊電極103同士を分離するよう埋め込まれた絶縁膜111を備えている。絶縁膜111は、例えばシリコン酸化膜である。浮遊電極103同士は、絶縁膜111の存在により、互いに電気的に絶縁された状態となっている。なお、図1では、第1の制御電極101Aと第1の浮遊電極103Aとの間の絶縁膜102が、符号102Aで示され、第2の制御電極101Bと第2の浮遊電極103Bとの間の絶縁膜102が、符号102Bで示されている。後述するように、絶縁膜102は、より詳細には、各浮遊電極103の第2、第3の辺側の側面にも形成されている図3、図4を参照。次に、各浮遊電極103の平面形状について説明する。図1に示すように、浮遊電極103は、X方向に垂直な平面に対し、鏡面非対称な平面形状を有している。即ち、浮遊電極103は、図1において、左右非対称な平面形状を有している。より具体的に言うと、浮遊電極103は、X方向に平行な第1の辺と、Y方向に平行な第2の辺と、X方向、Y方向に非平行な第3の辺と、を有する直角三角形状の平面形状を有している。第1の辺は、絶縁膜102に接する側に位置している。また、第2の辺は、第1の辺よりもX方向側に位置している。図1では、第1の辺の長さがaで示され、第2の辺の長さがbで示されている。また、第1の辺と第3の辺との角度がαで示され、第2の辺と第3の辺との角度がβで示されている。本実施形態では、長さaは長さbよりも長く設定されa>b、角度αは角度βよりも小さく設定されているα<β。なお、本実施形態では、第1の浮遊電極103Aは、すべて同じ平面形状を有しているが、2種類以上の形状の第1の浮遊電極103Aを含んでいても構わない。同様に、第2の浮遊電極103Bは、すべて同じ平面形状を有しているが、2種類以上の形状の第2の浮遊電極103Bを含んでいても構わない。また、第2の浮遊電極103Bは、第1の浮遊電極103Aと鏡面対称な平面形状を有しているが、その他の形状を有していても構わない。次に、浮遊電極103の配置について説明する。図1では、第1の浮遊電極103Aと、第2の浮遊電極103Bは、X方向に沿って交互に配置されている。即ち、これらの浮遊電極103は、X方向に沿って、103A、103B、103A、103B、、、、、のように互い違いに配置されている。また、隣接する第1の浮遊電極103Aと第2の浮遊電極103Bとの距離は、一定となっている。ここで、第1の浮遊電極S2と、第2の浮遊電極B2、B3を例に、浮遊電極103同士の位置関係について説明する。浮遊電極B3は、浮遊電極S2のX方向に隣接しており、浮遊電極B2は、浮遊電極S2の-X方向に隣接している。図1では、浮遊電極S2の角部βと浮遊電極B3との距離が、D1で示され、浮遊電極S2の角部βと浮遊電極B2との距離が、D2で示されている。本実施形態では、距離D1は、距離D2よりも短く設定されておりD1<D2、好ましくは、距離D2に比べ大幅に短く設定されるD1<<D2。このような構成には、後述するように、浮遊電極S2内の電荷を、概ね浮遊電極B2、B3のうちのB3のみに転送できるという利点がある。なお、長さaを長さbよりも長く設定することには、長さaを長さbよりも短く設定する場合に比べて、D1<D2さらにはD1<<D2の条件を満たす配置が実現しやすいという利点がある。なお、距離D1は、長すぎると電荷のトンネル効果が起こりにくく、短すぎると電荷のトンネル効果が起こり過ぎるという問題がある。そこで、本実施形態では、距離D1を、例えば3~5nmに設定する。また、本実施形態では、第1の制御電極101Aと第1の浮遊電極103Aとの距離や、第2の制御電極101Bと第2の浮遊電極103Bとの距離も、例えば3~5nmに設定する。本実施形態では、各浮遊電極103は、直角三角形状の平面形状を有しているが、角部βのように、X方向に隣接する浮遊電極103の付近に鋭端部を有する形状であれば、その他の形状を有していても構わない。このような浮遊電極103の例については、後述する第3実施形態で説明する。1シフトレジスタ型メモリの動作原理次に、図2を参照して、上記のシフトレジスタ型メモリの動作原理について説明する。図2は、第1実施形態のシフトレジスタ型メモリの動作原理を説明するための平面図である。図2は、各第1の浮遊電極103Aが電子を保持している状態を示している。この状態で第2の制御電極101Bに正電圧を印加し、第1の制御電極101Aに負電圧を印加すると、各第1の浮遊電極103Aの角部βと、Y方向に隣接する第2の浮遊電極103Bとの間に、強い電界が生じる。その結果、各第1の浮遊電極103A内の電子は、電界放出により、Y方向に隣接する第2の浮遊電極103Bへと放出転送される図2。図2では、第1の浮遊電極S1、S2、S3内の電子が、それぞれ第2の浮遊電極B2、B3、B4へと放出されている。本実施形態では、各第1の浮遊電極103A内の電子は、概ねY方向に隣接する第2の浮遊電極103Bのみへと放出され、-Y方向に隣接する第2の浮遊電極103Bへは放出されない。これは、D1<D2好ましくはD1<<D2の条件により、Y方向に隣接する第2の浮遊電極103Bとの間に、-Y方向に隣接する第2の浮遊電極103Bとの間よりも強い電界が生じることに起因している。なお、第1の制御電極101Aと第1の浮遊電極103Aとの対向面積や、第2の制御電極101Bと第2の浮遊電極103Bとの対向面積は、面積が広いため、電極間で容量結合が生じやすい。しかしながら、これらの電極は平滑面同士が向かい合っているため、これらの電極間では、電界集中は生じず、電子のやり取りが生じない程度に抑えることができる。よって、シフトレジスタ内では、電子は、浮遊電極103間でやり取りされる。次に、図2の状態で、第1の制御電極101Aに正電圧を印加し、第2の制御電極101Bに負電圧を印加すると、各第2の浮遊電極103Bの角部βと、Y方向に隣接する第1の浮遊電極103Aとの間に、強い電界が生じる。その結果、各第2の浮遊電極103B内の電子は、電界放出により、Y方向に隣接する第1の浮遊電極103Aへと放出転送される図2。図2では、第2の浮遊電極B2、B3、B4内の電子が、それぞれ第1の浮遊電極S2、S3、S4へと放出されている。こうして、第1の浮遊電極S1、S2、S3内の電子はそれぞれ、X方向に隣接する第1の浮遊電極S2、S3、S4へと転送される図2。このように、本実施形態では、制御電極101A、101Bにそれぞれ正電圧、負電圧を印加する処理と、制御電極101A、101Bにそれぞれ負電圧、正電圧を印加する処理を交互に繰り返すことで、各記憶層103A内の電荷を、X方向の記憶層へと転送することができる。本実施形態では、これを利用することで、記憶データの桁送りを行うことができる。上述の説明では、第1、第2の制御電極101A、101Bの双方に電圧を印加させたが、これらの電極101A、101Bの間に電界を形成することができれば、片方を0Vとし、もう片方のみに電圧を印加させても構わない。2シフトレジスタの最初段の記憶層の構成例次に、図3~図5を参照し、上記のシフトレジスタの最初段の記憶層の構成例について説明する。図3は、第1実施形態のシフトレジスタの最初段の記憶層の第1構成例を示す平面図である。図3では、最初段の記憶層が、符号S0で示されている。図3のシフトレジスタでは、データの書き込みが、最初に記憶層S0に対して行われる。そして、このデータは、バッファ層B1、記憶層S1、バッファ層B2、記憶層S2、、、、、の順に転送されていく。本構成例では、第1の制御電極101Aが、記憶層S0用の制御電極と、その他の記憶層用の制御電極に分割されている。そして、本構成例では、電子が、記憶層S0用の制御電極から記憶層S0に注入されることで、記憶層S0へのデータ書き込みが行われる。また、本構成例では、記憶層S0への電子注入を容易にするため、次のいずれかの構成を採用可能である。1記憶層S0と制御電極101Aとの間の絶縁膜102だけ、他の絶縁膜102よりも誘電率の低い絶縁膜例えば、シリコン酸化膜とする。2記憶層S0と制御電極101Aとの間の絶縁膜102の膜厚H0を、他の絶縁膜102の膜厚Hよりも薄くする。図3には、2の構成が例示されている。なお、1の構成と2の構成は、組み合わせて採用しても構わない。ここで、記憶層S0用の制御電極101A以外の制御電極101Aに印加する電圧を、V1で表し、制御電極101Bに印加する電圧を、V2で表すことにする。さらに、記憶層S0用の制御電極101Aに印加する電圧を、V0で表す。1や2の構成を採用しない場合、記憶層S0に電子を注入する際には、電圧V0の絶対値は、電圧V1の絶対値より大きい値に設定されるV0>V1。理由は、電圧V1は、制御電極101Aから記憶層に電子を注入できない電圧に設定されているのに対し、電子注入時の電圧V0は、制御電極101Aから記憶層S0に電子を注入できる電圧に設定する必要があるからである。また、1や2の構成を採用しない場合に、記憶層S0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧V0の絶対値は、電圧V1の絶対値以下の値に設定されるV0≦V1。一方、1や2の構成を採用する場合には、電圧V0と電圧V1の関係として、これとは別の関係が採用される。記憶層S0に電子を注入する際の電圧V0と電圧V1の関係に関しては、記憶層S0と制御電極101Aとの間の絶縁膜102の材質や膜厚も考慮する必要があるため、シフトレジスタの設計ごとに異なる。例えば2の構成を採用する場合、記憶層S0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧V0の絶対値は、電圧V1の絶対値より小さい値に設定されるV0<V1。V0=V1が除外されている理由は、記憶層S0と制御電極101Aとの間の絶縁膜102の材質や膜厚の関係上、V0をV1と同じ値に設定すると、記憶層S0は制御電極101Aとより強く容量結合しているため、記憶層S0に過大な電圧が掛かってしまうからである。図4は、第1実施形態のシフトレジスタの最初段の記憶層の第2構成例を示す平面図である。本構成例は、記憶層S0用の制御電極101Aが、記憶層S0と電気的に接続されている点で、第1構成例と相違している。本構成例では、記憶層S0に電子を注入する際の電圧V0に関しては、バッファ層B1に電子が放出されない範囲内で、任意の電圧に設定可能である。また、本構成例にて、記憶層S0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧V0の絶対値は、電圧V1の絶対値より小さい値に設定されるV0<V1。理由は、第1構成例の場合と同様である。なお、この際のV0とV1は、記憶層S0に掛かる電圧と、その他の記憶層に掛かる電圧が、同じ値となるよう設定することが望ましい。以上、最初段の記憶層S0の第1、第2構成例について説明したが、記憶層S0への書き込み部の第3の構成としては、既存の技術を採用可能である。以下、図5を参照して、記憶層S0への書き込み部の構成例について説明する。図5は、第1実施形態のシフトレジスタの最初段の記憶層S0への書き込み部の構成例を示す斜視図である。図5では、ER内の電子が、LG1、LG2を経由して、SEBに接続された記憶層S0図示せずに電子を書き込むことが可能である。なお、シフトレジスタの最終段の記憶層又はバッファ層からの読み出しを行う読み出し部についても、既存の技術で実現可能である。読み出し部は例えば、図5に示すような単電子トランジスタSETを最終段の記憶層の近傍に設けることで、この記憶層に蓄えられた電子を検出することが可能である。3シフトレジスタ型メモリの製造方法次に、図6~図13を参照し、上記のシフトレジスタ型メモリの製造方法について説明する。上述したメモリ構造を実現するためには、数nm間隔で対向し、角部βのような鋭端部を有する浮遊電極103を、互い違いに形成する必要がある。また、メモリの動作安定性を考えると、制御電極101間の距離や、浮遊電極103間の距離を、精度よく設定することが望まれる。しかしながら、従来のリソグラフィ技術によるパターニングでは、これらの距離のばらつきが大きい。図6~図13は、第1実施形態のシフトレジスタ型メモリの製造方法を示す図である。各図の、、はそれぞれ、Y方向、Z方向、X方向に垂直な断面における断面図である。なお、各図のは、符号213で示す層詳細は後述を、Z方向に垂直な断面で切断した断面図に相当する。本実施形態の方法ではまず、SOISemiconductorOnInsulator基板201を用意する図6。SOI基板201は、半導体基板211と、該半導体基板211上に順に形成された埋込絶縁膜212と、半導体層213を含んでいる。半導体基板211、埋込絶縁膜212、半導体層213はそれぞれ、例えばシリコン基板、シリコン酸化膜、シリコン層である。次に、図6に示すように、半導体層213を、L/SLineandSpaceパターンに加工する。本実施形態では、半導体層213の加工を、いわゆる側壁転写プロセスにより行う。その結果、半導体層213は、リソグラフィ限界以下の寸法を有するL/Sパターンに加工される。図6に示すように、半導体層213は、X方向に互いに隣接し、Y方向に延びる複数の半導体層ラインパターン213に加工される。次に、図7に示すように、熱酸化により、各半導体層213の表面に、第1の絶縁膜として、シリコン酸化膜SiO2膜221を形成する。次に、図7に示すように、斜め入射スパッタリングにより、各半導体層213の片側の側面に、第2の絶縁膜として、シリコン窒化膜SiN膜222を形成する。図7では、各半導体層213のX方向側の側面に、シリコン窒化膜222が、シリコン酸化膜221を介して形成されている。なお、本実施形態では、半導体層213の両側の側面に、シリコン窒化膜222を形成した後、斜めイオン照射により、片側のシリコン窒化膜222をエッチングすることで、図7の構造を実現してもよい。次に、図8に示すように、半導体層213間に、犠牲膜223を埋め込む。犠牲膜223は、例えばシリコン酸化膜である。犠牲膜223の埋め込みは、SOI基板201上の全面にシリコン酸化膜を形成し、CMP化学機械研磨によりシリコン酸化膜を平坦化することで行われる。次に、図8に示すように、SOI基板201上の全面に、キャップ膜224を形成する。キャップ膜224は、例えばSiGeシリコンゲルマニウム膜である。次に、図8に示すように、半導体層213、酸化膜221、窒化膜222、犠牲膜223、キャップ膜224からなる層を、X方向に延びる帯状の構造体に加工する。次に、図8に示すように、LPCVD低圧化学気相成長及びRIE反応性イオンエッチングにより、上記構造体のY方向の両側面に、側壁窒化膜SiN膜225を形成する。この側壁窒化膜225の膜厚が、制御電極101と浮遊電極103との距離を決定する。側壁窒化膜225225A、225Bは、第1及び第2の側壁絶縁膜の例である。次に、図8に示すように、上記構造体のY方向の両側面に、側壁窒化膜225を介して制御電極101を形成する。制御電極101は、SOI基板201上の全面に電極材を堆積し、上記構造体の両側面以外の電極材を除去することで形成される。次に、図9に示すように、キャップ膜224を除去する。その結果、側壁窒化膜225間に溝が形成され、この溝内に、半導体層213、酸化膜221、窒化膜222、犠牲膜223の上面が露出される。次に、図9に示すように、溝内にジブロック共重合体diblockcopolymerを形成し、その熱処理を行うことで、ジブロック共重合体を自己組織化させる。図9には、自己組織化により溝内に細密充填された複数の自己組織化膜226が示されている。自己組織化膜226の形状は、本実施形態では球状であるが、Z方向を軸方向とする円柱状であっても構わない。本実施形態では、溝幅は自己組織化膜226のX方向のピッチよりも小さく設定され、ジグザグ状に配列した自己組織化膜226が半導体層213間のX方向のピッチに一致して並ぶように設定される。このようなピッチ設定は、自己組織化膜226の半径、側壁窒化膜225間の距離、半導体層213間のX方向のピッチを調整することで実現可能である。次に、図10に示すように、自己組織化膜226をマスクとして、半導体層213、酸化膜221、窒化膜222をエッチングする。その結果、溝内に、半導体層213、酸化膜221、窒化膜222からなる複数のラインパターンが、互い違いに残存することとなる。その後、犠牲膜223と自己組織化膜226が除去される。次に、稀フッ酸処理により、各ラインパターンの-X方向側の酸化膜221を除去し、各半導体層213の-X方向側の側面を露出させる図11。この際、各ラインパターンのX方向側の酸化膜221は、窒化膜222で保護されているため、稀フッ酸処理では除去されない。次に、各ラインパターンの-X方向側の側面に、半導体層213の結晶面方位に沿ってエピタキシャル半導体層を成長させる図11。このエピタキシャル半導体層が、浮遊電極103である。第1、第2の制御電極101A、101B側のエピタキシャル半導体層が、それぞれ第1、第2の浮遊電極103A、103Bとなる。浮遊電極103は、例えばシリコン層である。ここで、浮遊電極103の成長メカニズムを、図15を参照して説明する。図15は、浮遊電極103の成長メカニズムを説明するための平面図である。P1は、側壁窒化膜225が存在しない場合の、浮遊電極103の成長過程を示している。側壁窒化膜225が存在しない場合、浮遊電極103の側面では、エピタキシャル成長が面でほぼ停止するため、P1のような形状の浮遊電極103が形成される。しかしながら、側壁窒化膜225が存在する場合には、浮遊電極103の側壁窒化膜225側の側面では、エピタキシャル成長が結晶面方位によらず進行する。よって、P1及びP2を含む形状の浮遊電極103が形成される。なお、側壁絶縁膜225として、シリコン窒化膜の代わりにシリコン酸化膜を採用する場合には、このようなエピタキシャル成長は起こらない。よって、本実施形態では、側壁絶縁膜225として、シリコン窒化膜を採用している。以下、図6~図13に示す方法の説明を続ける。次に、図12に示すように、SOI基板201上から、酸化膜221、窒化膜222、側壁窒化膜225を除去する。次に、図13に示すように、SOI基板201上に、絶縁膜102と、絶縁膜111を順に形成する。絶縁膜102は例えば、シリコン酸化膜よりも誘電率の高い絶縁膜例えばシリコン窒化膜又はhigh-k絶縁膜であり、制御電極101と浮遊電極103との間の隙間を埋めるように形成される。また、絶縁膜111は、例えばシリコン酸化膜であり、制御電極101間の隙間を埋めるように形成される。こうして、メモリ用シフトレジスタが製造される。本方法によれば、角部βのような鋭端部を有する浮遊電極103を互い違いに形成することができ、その結果、図1に示す構造のシフトレジスタを製造することが可能となる。また、本方法によれば、リソグラフィ技術の加工精度以下の寸法の浮遊電極103を、高い精度で形成することが可能となる。よって、本実施形態では、図1の構造のシフトレジスタを採用し、このシフトレジスタを例えば図6~図13に示す方法で製造することにより、浮遊電極103の寸法や電極間距離の微細化や、浮遊電極103の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。また、図6~図13に示す方法によれば、このようなシフトレジスタを、比較的少ない工程数で製造することが可能となる。例えば、角部βのような鋭端部を有する浮遊電極103は、自己組織化膜226をマスクとするエッチングや、浮遊電極103のエピタキシャル成長により、少ない工程数で簡単に形成することができる。また、リソグラフィ技術の加工精度以下の寸法の浮遊電極103は、側壁転写プロセスにより、少ない工程数で簡単に形成することができる。なお、図6~図13に示す方法では、浮遊電極103を、半導体層213と側壁窒化膜225を利用して成長させたが、図14に示すように、窒化膜222と側壁窒化膜225を利用して成長させてもよい。図14は、第1実施形態のシフトレジスタ型メモリの製造方法の変形例を説明するための図である。本変形例の方法を採用する場合、図7では、各半導体層213の-X方向側の側面にシリコン窒化膜222を形成し、図11では、各ラインパターンの酸化膜221の除去を行わないようにする。4第1実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態のメモリ用シフトレジスタでは、一対の制御電極101間の第1、第2の制御電極101A、101B側に、それぞれ複数の第1、第2の浮遊電極103A、103Bを配置する図1。そして、各浮遊電極103の平面形状を、X方向に垂直な平面に対し鏡面非対称に設定する図1。これにより、図2に示す動作原理でシフト動作を行うシフトレジスタを実現することが可能となる。また、本実施形態では、図1の構造のシフトレジスタを採用し、このシフトレジスタを例えば図6~図13に示す方法で製造することにより、浮遊電極103の寸法や電極間距離の微細化や、浮遊電極103の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。そして、図6~図13に示す方法によれば、このようなシフトレジスタを、少ない工程数で製造することが可能となる。このように、本実施形態によれば、大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供することが可能となる。なお、本実施形態では、浮遊電極103を、シリコン層としたが、その他の半導体層としても構わない。このような半導体層の例としては、ゲルマニウム層が挙げられる。この場合には、SOI基板201の半導体層213を、シリコン層ではなくゲルマニウム層とする。また、浮遊電極103の角部αや角部βは、図16に示すように、丸みを帯びていても構わない。図16は、浮遊電極103の角部α、βの形状について説明するための平面図である。図16の場合、角部αの曲率半径と、角部βの曲率半径は、同じ値でも異なる値でも構わない。さらに、浮遊電極103の残りの角部直角部についても、丸みを帯びていても構わない。また、この角部の角度は、90度でなくても構わない。以下、第1実施形態の変形例である第2及び第3実施形態について説明する。第2及び第3実施形態については、第1実施形態との相違点を中心に説明する。第2実施形態図17は、第2実施形態のシフトレジスタ型メモリの構成を示す概略図である。図17には、図1の構成のシフトレジスタ301が、抽象化されて示されている。書き込みデバイス312は、シフトレジスタ301の一端の浮遊電極103最初段の浮遊電極103に接続されており、読み出しデバイス311は、シフトレジスタ301のもう一端の浮遊電極103最終段の浮遊電極103に接続されている。前者の浮遊電極103は、第1端部浮遊電極の例であり、後者の浮遊電極103は、第2端部浮遊電極の例である。このシフトレジスタ301は、矢印E1で示すように、片方向X方向への桁送りのみが可能であり、データを逆送りすることはできない。よって、図17のメモリでは、書き込みデバイス312でシフトレジスタ301にデータを書き込んだ後、データを読み出す際には、各浮遊電極103内の電荷を桁送りにより読み出しデバイス311まで転送することで、データを読み出す。そのため、必要なデータ以下データDと呼ぶを読み出すためには、データDの下流側の全データを読み出し、この読み出しデータを一旦バッファメモリに蓄えてから、データDを読み出す必要がある。そして、データDの読み出し後に、データDの下流側のデータを、シフトレジスタ301内に書き戻す必要がある。そのため、メモリの周辺回路部に、大量のバッファメモリが必要になってしまう。そこで、本実施形態では、以下の第1から第3のいずれかの対策を採用する。1第1の対策第1の対策では、図17に示すように、読み出しデバイス311と書き込みデバイス312を、配線で接続する。そして、データDの下流側のデータを読み出した際には、この読み出しデータを、矢印E2で示すように、該配線によりすぐに書き込みデバイス312に移送し、シフトレジスタ301内に書き戻す。これにより、バッファメモリの規模を最小限に抑えることが可能となる。なお、第1の対策では、桁送り、読み出し、書き戻し、桁送り、読み出し、書き戻し、、、の順で処理が行われ、原則的に書き込み側と読み出し側の桁送りが同時に発生する。そのため、すべての読み出しデータを不揮発的に保持するためには、バッファメモリを不揮発性にするか、あるいは、電源遮断時にバッファメモリ内のデータを不揮発性メモリに移動する必要がある。2第2の対策第2の対策では、図17に示すように、2本のシフトレジスタ301A、301Bを対にして用いる。図17では、シフトレジスタ301Aの読み出しデバイス、書き込みデバイスが、それぞれ311A、312Aで示され、シフトレジスタ301Bの読み出しデバイス、書き込みデバイスが、それぞれ311B、312Bで示されている。また、図17では、読み出しデバイス311Aと書き込みデバイス312Bが、配線で接続されている。さらには、読み出しデバイス311Bと書き込みデバイス312Aが、配線で接続されている。その結果、図17では、シフトレジスタ301Aとシフトレジスタ301Bが、円環状に接続されている。第2の対策では、シフトレジスタ301Aを記憶用として使用し、シフトレジスタ301Bをバッファ用として使用する。よって、第2の対策によれば、第1の対策の場合のようなバッファメモリが不要となるという利点が得られる。また、シフトレジスタ301A及び301Bの動作は、半周毎にリフレッシュ動作が入るのと同様の動作となり、データの高速アクセスと高信頼化を実現することが可能となる。なお、シフトレジスタ301Aは、図17のシフトレジスタ301の配線を、シフトレジスタ301Bと、その上流の配線と、その下流の配線とに置き換えたような構造を有している。シフトレジスタ301Aから読み出されたデータは、シフトレジスタ301Bとこれらの配線を介して、シフトレジスタ301Aに書き戻すことが可能である。3第3の対策第3の対策では、図17のシフトレジスタ301を、n個の記憶層と、n1個のバッファ層で構成するnは2以上の整数。よって、最初段の浮遊電極103と、最終段の浮遊電極103は、共にバッファ層である。そして、第3の対策では、最初段のバッファ層と、最終段のバッファ層を、読み出しデバイス311と書き込みデバイス312を介さずに、配線で直接接続する。よって、第3の対策では、最終段のデータを最初段に書き戻す必要はなく、最終段のデータがそのまま最初段のデータとなる。よって、第3の対策によれば、読み出しデータの取り扱いを簡単化することが可能となる。なお、データの不揮発性は、最初段のバッファ層から次段の記憶層にデータが転送された場合に保証される。なお、第3の対策は、図17のシフトレジスタ301の代わりに、図17のシフトレジスタ301A、301Bに適用しても構わない。この場合、シフトレジスタ301Aの最初段とシフトレジスタ301Bの最終段が配線で直接接続され、シフトレジスタ301Bの最初段とシフトレジスタ301Aの最終段が配線で直接接続される。また、第3の対策を採用する場合、最初段のバッファ層の構造としては、例えば、図3や図4の最初段の記憶層S0と同様の構造を採用することが可能である。4第2実施形態の効果最後に、第2実施形態の効果について説明する。以上のように、本実施形態では、1本以上のシフトレジスタを、配線で円環状に接続する構造を採用する。よって、本実施形態によれば、バッファメモリを削減することや不要とすることが可能となる。なお、1枚の基板上に複数のシフトレジスタ301を配置する場合、これらのシフトレジスタ301は、基板面主面に平行な方向に並べて配置してもよいし、基板面に垂直な方向に積上げて、データが基板面に垂直な方向に転送されるように配置してもよい。また、前者の配置と後者の配置は、組み合わせて採用してもよい。シフトレジスタ301の積上げ個数を増加させることで、メモリのさらなる大容量化が可能となる。なお、このような配置は、上述の第1から第3の対策を採用しない場合であっても採用可能である。第3実施形態図18は、第3実施形態のシフトレジスタ型メモリの構成を示す平面図である。本実施形態の浮遊電極103は、第1実施形態と同様に、X方向に垂直な平面に対し、鏡面非対称な平面形状を有している。しかしながら、本実施形態では、各浮遊電極103が、板状電極部401と、線状電極部402とを有している。符号401A、402Aはそれぞれ、第1の浮遊電極103Aの板状電極部、線状電極部を表し、符号401B、402Bはそれぞれ、第2の浮遊電極103Bの板状電極部、線状電極部を表す。板状電極部401は、Y方向に垂直な面内方向に拡がる板状の形状を有している。板状電極部401は、例えば、円盤状の形状を有するシリコン層である。第1の板状電極部401Aは、絶縁膜102Aに接するよう配置されており、第2の板状電極部401Bは、絶縁膜102Bに接するよう配置されている。一方、線状電極部402は、板状電極部401の表面から延びる線状の形状を有している。第1の線状電極部402Aは、第1の板状電極部401Aの表面から第2の制御電極101Bの方向に延びており、第2の線状電極部402Bは、第2の板状電極部401Bの表面から第1の制御電極101Aの方向に延びている。線状電極部402は、例えば、ウィスカー、ナノワイヤ、又はナノチューブである。ここで、第1の浮遊電極S2と、第2の浮遊電極B2、B3を例に、浮遊電極103同士の位置関係について説明する。図18では、浮遊電極S2の線状電極部402Aの先端と浮遊電極B3との距離が、D1で示され、浮遊電極S2の線状電極部402Aの先端と浮遊電極B2との距離が、D2で示されている。本実施形態では、各第1の浮遊電極103Aの線状電極部402Aは、X方向に隣接する第2の浮遊電極103Bの板状電極部401Bの方向に延びており、各第2の浮遊電極103Bの線状電極部402Bは、X方向に隣接する第1の浮遊電極103Aの板状電極部401Aの方向に延びている。よって、本実施形態では、距離D1は、距離D2よりも短く設定されているD1<D2。距離D1は、好ましくは、距離D2に比べ大幅に短く設定されるD1<<D2。このような構成には、第1実施形態の場合と同様、浮遊電極S2内の電荷を、概ね浮遊電極B2、B3のうちのB3のみに転送できるという利点がある。第3実施形態の効果最後に、第3実施形態の効果について説明する。以上のように、本実施形態のメモリ用シフトレジスタでは、一対の制御電極101間の第1、第2の制御電極101A、101B側に、それぞれ複数の第1、第2の浮遊電極103A、103Bを配置する図18。そして、各浮遊電極103の平面形状を、X方向に垂直な平面に対し鏡面非対称に設定する図18。これにより、第1実施形態と同様、図2に示す動作原理でシフト動作を行うシフトレジスタを実現することが可能となる。また、本実施形態では、図18の構造のシフトレジスタを採用し、このシフトレジスタを例えば図6~図13に示す方法を応用して製造することにより、浮遊電極103の寸法や電極間距離の微細化や、浮遊電極103の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、第1実施形態と同様、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。そして、上記方法によれば、このようなシフトレジスタを、少ない工程数で製造することが可能となる。このように、本実施形態によれば、大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供することが可能となる。なお、上述した第2実施形態では、第1実施形態の構造のシフトレジスタの代わりに、第3実施形態の構造のシフトレジスタを採用してもよい。以上、本発明の具体的な態様の例を、第1から第3実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。