複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックと、第1リフレッシュアドレス信号をリフレッシュ要求信号に応じて生成するリフレッシュアドレスカウンタと、前記メモリブロックに対応してそれぞれ設けられ、前記第1リフレッシュアドレス信号に基づいて前記メモリブロック毎に値が異なる複数の第2リフレッシュアドレス信号をそれぞれ生成するとともに、前記複数の第2リフレッシュアドレス信号の値の組み合わせパターンを所定数の前記リフレッシュ動作毎に変更する複数のアドレス変換部と、前記メモリブロックに対応してそれぞれ設けられ、外部から供給される第1外部アドレス信号または前記第2リフレッシュアドレス信号に応じて前記ワード線の1つを選択する複数のワード制御部と、前記メモリブロックに対応してそれぞれ設けられ、前記ワード制御部により選択される前記ワード線の1つに接続される前記メモリセルに保持されているデータ信号を増幅する複数のセンスアンプとを備えていることを特徴とする半導体メモリ。前記各アドレス変換部は、論理1または論理0にリセットされるn個nは自然数の記憶段を含み、所定数の前記リフレッシュ動作毎に生成されるシフト信号に応答して前記記憶段に保持されている論理を巡回的にシフトするシフトレジスタと、前記記憶段から出力される論理と前記第1リフレッシュアドレス信号のnビットの値との排他的論理和を求め、前記第2リフレッシュアドレス信号のnビットの値として出力する演算回路とを備えていることを特徴とする請求項1記載の半導体メモリ。前記リフレッシュアドレスカウンタにより生成される前記第1リフレッシュアドレス信号が一巡する毎に前記シフト信号を生成するシフト生成部を備えていることを特徴とする請求項2記載の半導体メモリ。前記シフト生成部は、前記リフレッシュアドレスカウンタの最上位ビットが前記第1リフレッシュアドレス信号の一巡を示す論理に変化することに応答して前記シフト信号を生成することを特徴とする請求項3記載の半導体メモリ。前記各アドレス変換部は、制御信号の論理に応じて値が異なるnビットnは自然数の論理を出力する変換テーブルと、前記変換テーブルから出力される論理と前記第1リフレッシュアドレス信号のnビットの値との排他的論理和を求め、前記第2リフレッシュアドレス信号のnビットの値として出力する演算回路とを備えていることを特徴とする請求項1記載の半導体メモリ。前記リフレッシュアドレスカウンタの最上位ビットの出力を受けてカウント動作し、カウンタ値を前記制御信号として出力するアドレス変換カウンタを備えていることを特徴とする請求項5記載の半導体メモリ。前記各アドレス変換部は、前記第1リフレッシュアドレス信号の下位側のnビットの値を受け、前記第2リフレッシュアドレス信号の下位側のnビットの値として出力し、前記第1リフレッシュアドレス信号の残りのビットは、変換されることなく前記第2リフレッシュアドレス信号の残りのビットとして出力されることを特徴とする請求項1ないし請求項6のいずれか1項記載の半導体メモリ。前記各アドレス変換部は、試験信号を受けているときに変換機能を停止し、前記第1リフレッシュアドレス信号を前記第2リフレッシュアドレス信号として出力するマスク回路を備えていることを特徴とする請求項1ないし請求項7のいずれか1項記載の半導体メモリ。前記メモリブロックに書き込まれるデータ信号の誤りを訂正するためのパリティデータ信号を保持するパリティメモリブロックを備え、前記各メモリブロックに対応してそれぞれ設けられ、前記パリティデータ信号を生成する書き込み動作時および前記パリティデータ信号を用いて前記データ信号の誤りを訂正する読み出し動作時に前記第1外部アドレス信号を選択し、前記リフレッシュ動作時に前記第2リフレッシュアドレス信号を選択し、選択した信号を前記ワード制御部に出力するセレクタとを備えていることを特徴とする請求項1ないし請求項8のいずれか1項記載の半導体メモリ。複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックを備えている半導体メモリの動作方法であって、第1リフレッシュアドレス信号に基づいて前記メモリブロック毎に値が異なる複数の第2リフレッシュアドレス信号を生成し、前記複数の第2リフレッシュアドレス信号のそれぞれに応じて前記メモリブロック毎に前記ワード線の1つを選択して前記リフレッシュ動作を実行し、前記複数の第2リフレッシュアドレス信号の値の組み合わせを所定数の前記リフレッシュ動作毎に変更することを特徴とする半導体メモリの動作方法。前記第1リフレッシュアドレス信号のnビットnは自然数に対応して、前記メモリブロック毎に値の異なるnビットの論理値を生成し、前記第1リフレッシュアドレス信号のnビットの値と前記論理値との排他的論理和を、前記第2リフレッシュアドレス信号のnビットの値として生成し、前記論理値を所定数の前記リフレッシュ動作毎に巡回的に変更することを特徴とする請求項10記載の半導体メモリの動作方法。DRAM等の半導体メモリに形成されるセンスアンプは、リフレッシュ動作時に、メモリセルに保持されている電荷を補うために動作する。例えば、メモリセルの記憶ノードがリークパスを介して他のノードに接続されているとき、メモリセルに保持されている電荷が時間とともに減少するのが速くなるためリフレッシュ特性が悪化する。また、1つのワード線に接続される複数のメモリセルが、論理1のデータ電荷を保持しているとき、リフレッシュ動作時にはセンスアンプからメモリセルに論理1のデータを書き戻すためセンスアンプの論理1側の電源線のレベルは一時的に低下する。これは論理0のデータを保持するメモリセルの個数に比べて論理1のデータを保持するメモリセルの個数の比率が高いほど顕著となる。電源ノイズによりセンスアンプの正常な動作が阻害されると、メモリセルに保持されているデータが破壊するおそれがある。本発明の目的は、センスアンプで増幅されるデータのパターンを所定の頻度で変えることで、センスアンプの動作マージンの低下を防止することである。本発明の一形態では、半導体メモリは、複数のメモリセルと、メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックと、第1リフレッシュアドレス信号をリフレッシュ要求信号に応じて生成するリフレッシュアドレスカウンタと、メモリブロックに対応してそれぞれ設けられ、第1リフレッシュアドレス信号に基づいてメモリブロック毎に値が異なる複数の第2リフレッシュアドレス信号をそれぞれ生成するとともに、複数の第2リフレッシュアドレス信号の値の組み合わせパターンを所定数のリフレッシュ動作毎に変更する複数のアドレス変換部と、メモリブロックに対応してそれぞれ設けられ、外部から供給される第1外部アドレス信号または第2リフレッシュアドレス信号に応じてワード線の1つを選択する複数のワード制御部と、メモリブロックに対応してそれぞれ設けられ、ワード制御部により選択されるワード線の1つに接続されるメモリセルに保持されているデータ信号を増幅する複数のセンスアンプとを有している。センスアンプで増幅されるデータのパターンを所定の頻度で変えることができ、センスアンプの動作マージンの低下を防止できる。以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾にZの付いている信号は、正論理を示している。先頭に/の付いている信号または末尾にXが付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリMEMの例を示している。例えば、半導体メモリMEMは、DRAMDynamicRandomAccessMemoryである。半導体メモリMEMは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリMEMは、メモリブロックの一例である複数のメモリセルアレイARYARYA、ARYB、ワード制御部WCNTWCNTA、WCNTB、センスアンプSASAA、SAB、メモリセルアレイARYA、ARYBに対応するアドレス変換部ACNVACNVA、ACNVBおよびリフレッシュアドレスカウンタRACOUNTを有している。なお、半導体メモリMEMは、3以上のメモリセルアレイARYを有してもよい。メモリセルアレイARYAは、マトリックス状に配置される複数のメモリセルMCと、図の縦方向に並ぶメモリセルMCの列にそれぞれ接続される複数のワード線WLAWLA0、WLA1、WLA7とを有している。ワード線WLAは、番号が小さい順に図の左側から配置されている。メモリセルアレイARYBは、メモリセルアレイARYAと同じ構造を有しており、図の縦方向に並ぶメモリセルMCの列にそれぞれ接続される複数のワード線WLBWLB0、WLB1、WLB7を有している。ワード線WLBは、番号が小さい順に図の左側から配置されている。メモリセルMCは、データを保持するためのリフレッシュ動作が必要なダイナミックメモリセルである。リフレッシュ動作は、リフレッシュ要求信号RREQ毎に、ワード線WLAの1つとワード線WLBの1つにそれぞれ接続されるメモリセルMCで実行される。すなわち、メモリセルアレイARYA、ARYBは、リフレッシュ動作時に選択されるワード線のグループ単位で形成される。なお、ワード線WLAまたはWLBの数は、8本に限定されない。ワード制御部WCNTAは、アクセス動作またはリフレッシュ動作を実行するために、外部から供給される外部アドレス信号EADまたはリフレッシュアドレス信号RFAAに応じてワード線WLAの1つを選択する。ワード制御部WCNTBは、アクセス動作またはリフレッシュ動作を実行するために、外部から供給される外部アドレス信号EADまたはリフレッシュアドレス信号RFABに応じてワード線WLAの1つを選択する。例えば、アクセス動作は、外部アドレス信号EADに応じて実行される読み出し動作または書き込み動作である。センスアンプSAAは、ワード制御部WCNTAにより選択されるワード線WLAの1つに接続されるメモリセルMCに保持されているデータを増幅する。センスアンプSABは、ワード制御部WCNTBにより選択されるワード線WLBの1つに接続されるメモリセルMCに保持されているデータを増幅する。リフレッシュ動作時にセンスアンプSAA、SABにより増幅されたデータは、メモリセルMCに書き戻される。読み出し動作時にセンスアンプSAA、SABにより増幅されたデータは、メモリセルMCに書き戻され、かつ半導体メモリMEMの外部に読み出しデータとして出力される。リフレッシュアドレスカウンタRACOUNTは、リフレッシュ動作を実行するワード線WLAの1つおよびワード線WLBの1つをメモリセルアレイARY毎に選択するためのリフレッシュアドレス信号RFAを、リフレッシュ要求信号RREQに応じて順に生成する。この例では、ワード線WLAまたはWLBの数が8本であるため、3ビットのリフレッシュアドレス信号RFAが生成される。アドレス変換部ACNVAは、リフレッシュアドレス信号RFAに基づいてリフレッシュアドレス信号RFAAを生成する。アドレス変換部ACNVBは、リフレッシュアドレス信号RFAに基づいて、リフレッシュアドレス信号RFAAと値が異なるリフレッシュアドレス信号RFABを生成する。各リフレッシュアドレス信号RFAA、RFABのビット数は、リフレッシュアドレス信号RFAのビット数と同じである。アドレス変換部ACNVA、ACNVBは、リフレッシュアドレス信号RFAA、RFABの値の組み合わせを、所定数のリフレッシュ動作毎に変更する。例えば、リフレッシュアドレス信号RFAA、RFABの組み合わせは、リフレッシュアドレスカウンタRACOUNTのカウンタ値が一巡する毎に変更される。あるいは、リフレッシュアドレス信号RFAA、RFABの組み合わせは、リフレッシュアドレスカウンタRACOUNTのカウンタ値が所定の回数巡回する毎に変更される。図2は、図1に示した半導体メモリMEMのリフレッシュ動作の例を示している。リフレッシュアドレス信号RFA、RFAA、RFABの値は2進数左側が最上位ビットで示している。リフレッシュアドレス信号RFAA、RFABの値は、ワード線WLA、WLBの番号すなわち位置を示す。例えば、アドレス変換部ACNVAは、リフレッシュアドレス信号RFAの各ビットと論理0との排他的論理和を求め、求めた論理を有するリフレッシュアドレス信号RFAAを生成する。一方、アドレス変換部ACNVBは、リフレッシュアドレスカウンタRACOUNTの1巡目のサイクルRC1において、リフレッシュアドレス信号RFAの最下位ビットの論理を反転し、反転した論理を有するリフレッシュアドレス信号RFABを生成する。すなわち、リフレッシュアドレス信号RFABは、リフレッシュアドレス信号RFAの最下位ビットと論理1との排他的論理和を求めることで生成される。アドレス変換部ACNVBは、リフレッシュアドレスカウンタRACOUNTの2巡目のサイクルRC2において、リフレッシュアドレス信号RFAの第2ビットの論理を反転し、反転した論理を有するリフレッシュアドレス信号RFABを生成する。すなわち、サイクルRC2では、リフレッシュアドレス信号RFABは、リフレッシュアドレス信号RFAの第2ビットと論理1との排他的論理和を求めることで生成される。アドレス変換部ACNVBは、リフレッシュアドレスカウンタRACOUNTの3巡目のサイクルRC3において、リフレッシュアドレス信号RFAの最上位ビットの論理を反転し、反転した論理を有するリフレッシュアドレス信号RFABを生成する。すなわち、サイクルRC3では、リフレッシュアドレス信号RFABは、リフレッシュアドレス信号RFAの最上位ビットと論理1との排他的論理和を求めることで生成される。なお、リフレッシュアドレス信号RFAとの排他的論理和をとるために生成される論理は、リフレッシュアドレス信号RFAが2巡する毎に変更してもよい。この実施形態では、フレッシュアドレス信号RFAA、RFABの値の生成順序は互いに異なる。また、生成順序のパターンは、リフレッシュアドレスカウンタRACOUNTが一巡するサイクルRC1-RC3毎に異なる。所定数のリフレッシュ動作毎に、選択されるワード線WLA、WLBの選択順序のパターンの組み合わせを変えることで、リフレッシュされるメモリセルMCの組み合わせを変えることができる。換言すれば、センスアンプSAで増幅されるデータのパターンを所定の頻度で変えることができる。この結果、リフレッシュ動作におけるセンスアンプSAの電源線の電圧降下量を平均化でき、センスアンプSAの動作マージンが低下することを防止できる。これに対して、複数のメモリブロックを有する一般的なDRAMでは、リフレッシュ動作時に、共通のリフレッシュアドレス信号が各メモリブロックに供給され、同じ番号のワード線が選択される。すなわち、ワード線の選択順序のパターンの組み合わせは変更されない。例えば、1つのワード線に接続されるメモリセルのほとんどが論理1を保持しているとき、リフレッシュ動作によりセンスアンプからメモリセルに供給される電荷量は増える。これにより、センスアンプの電源線の電圧降下量は大きくなり、センスアンプの動作マージンは低下する。さらに、メモリセルの記憶ノードが高抵抗のリークパス欠陥を介して他のノードに接続されているとき、メモリセルの電荷の保持能力は低下する。この結果、リフレッシュ時のセンスアンプからメモリセルへの電荷供給量はさらに増加し、センスアンプの動作マージンはさらに低下する。以上、この実施形態では、フレッシュアドレス信号RFAA、RFABの値の生成順序のパターンが、サイクルRC1-RC3毎に変えられる。これにより、リフレッシュ動作時にセンスアンプSAで増幅されるデータのパターンを所定の頻度で変えることができ、センスアンプSAの動作マージンが低下することを防止できる。特に、メモリセルMCにリークパスが存在するときに、センスアンプSAの動作マージンの低下を最小限にでき、半導体メモリMEMの信頼性を向上できる。図3は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、クロック同期タイプのDRAMである。半導体メモリMEMは、コマンドデコーダCMDD、アドレスラッチ回路ADL、データ入出力回路DIO、動作制御回路OPC、リフレッシュタイマREFT、パルス生成回路PLS、リフレッシュアドレスカウンタRACOUNTおよび4つのメモリコアMCOREMCOREA、MCOREB、MCOREC、MCOREDを有している。メモリコアMCOREは、データ端子群DQA、DQB、DQC、DQDに対応して形成されている。コマンドデコーダCMDDは、クロック信号CLKに同期して受けるコマンド信号CMDをデコードし、デコード結果に応じてアクティブコマンド信号ACT、読み出しコマンド信号RD、書き込みコマンド信号WR、リフレッシュコマンド信号REFおよびプリチャージコマンド信号PRE等を出力する。例えば、コマンド信号CMDは、チップイネーブル信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号およびアウトプットイネーブル信号等を含んでいる。なお、クロック信号CLKは、クロック信号CLKに同期して動作する他の回路ブロックにも供給される。アドレスラッチ回路ADLは、コマンド信号CMDとともに供給されるアドレス信号ADをラッチし、バンクアドレス信号BA、ロウアドレス信号RAおよびコラムアドレス信号CAとしてメモリコアMCOREに出力する。ロウアドレス信号RAおよびコラムアドレス信号CAは、共通のアドレス端子ADに供給されてもよくアドレスマルチプレクス方式、独立したアドレス端子ADに供給されてもよいアドレスノンマルチプレクス方式。データ入出力回路DIOは、書き込み動作時に、データ端子群DQA、DQB、DQC、DQDで受けるデータ信号を対応するメモリコアMCOREA、MCOREB、MCOREC、MCOREDに出力する。データ入出力回路DIOは、読み出し動作時に、メモリコアMCOREA、MCOREB、MCOREC、MCOREDから出力されるデータ信号を対応するデータ端子群DQA、DQB、DQC、DQDに出力する。例えば、各データ端子群DQA、DQB、DQC、DQDは、8ビットDQ0-DQ7、DQ8-DQ15、DQ16-DQ23、DQ24-DQ31である。なお、データ端子DQの数は、32ビットに限定されない。また、メモリコアMCOREおよびデータ端子群の数は、4つに限定されない。動作制御回路OPCは、コマンドデコーダCMDDからの信号またはリフレッシュタイマREFTからの内部リフレッシュ要求信号IREFに応答して、アクティブ動作、読み出し動作、書き込み動作、リフレッシュ動作またはプリチャージ動作を実行するための制御信号タイミング信号を各メモリコアMCOREに出力する。具体的には、動作制御回路OPCは、アクティブコマンド信号ACTに応答してワード線WL図4を活性化し、センスアンプSAを動作させるための制御信号を出力する。動作制御回路OPCは、ワード線WLの活性化中に読み出しコマンド信号RDに応答して、センスアンプSAにラッチされたデータ信号をデータ入出力回路DIOに出力するための制御信号を出力する。動作制御回路OPCは、ワード線WLの活性化中に書き込みコマンド信号WRに応答して、データ入出力回路DIOから供給されるデータ信号をメモリセルMC。これにより、各アドレス変換部ACNVのアンド回路ANDは、無効状態に設定され、アドレス変換信号ACA2-0、ACB2-0、ACC2-0、ACD2-0の論理に拘わりなくロウレベルを出力する。これにより、リフレッシュアドレス信号RFAの変換機能は無効になり、全てのメモリコアMCOREにおいて、同じ番号のワード線WLに接続されるメモリセルMCがリフレッシュされる。リフレッシュ動作時のワード線WLの選択順序のパターンは、全てのメモリコアMCOREで常に同じになる。このため、図15で説明するように、センスアンプSAの動作マージンを厳しくして動作試験を実施できる。図15は、図3に示した半導体メモリMEMのリフレッシュ動作におけるセンスアンプの動作の例を示している。この例では、各メモリコアMCOREの着目する1つのワード線WLに対して、書き込み動作WRが実行され、その後リフレッシュ動作REF1、REF2、REF3が連続して実行される。他のワード線WLに接続されるメモリセルMCには、論理1と論理0がランダムに書き込まれている。書き込み動作WRでは、着目するワード線WLに接続される全てのメモリセルMCに論理1が書き込まれる。矢印WLは、ワード線WLの活性化期間を示している。矢印SAは、センスアンプSAの活性化期間を示している。一点鎖線は、センスアンプSA用の電源電圧SA-VIIおよび接地電圧SA-VSSの波形を示している。電源電圧SA-VIIは、ハイレベルのセンスアンプ活性化信号線LEZを生成するために使用される。接地電圧SA-VSSは、ロウレベルのセンスアンプ活性化信号LEXを生成するために使用される。破線は、メモリセルMCの記憶ノードSNの電圧を示している。記憶ノードSNは、図5に示したメモリセルMCにおいて、キャパシタとトランスファトランジスタの間のノードである。太い実線は、リフレッシュされるメモリセルMCに接続されるビット線BLの電圧を示している。細い実線は、リフレッシュ動作時に参照ビット線として動作するビット線/BLの電圧を示している。上側の波形は、ワード線WLに接続されるメモリセルMCにリーク不良がないとき正常セルを示している。中央の波形は、ワード線WLに接続されるメモリセルMCにリーク不良があるとき欠陥セルを示している。下側の波形は、本実施形態が適用されない半導体メモリMEMにおいて、ワード線WLに接続されるメモリセルMCにリーク不良があるとき欠陥セルを示している。例えば、リーク不良は、図5に示した高抵抗成分により発生する。なお、図15では、説明を簡単にするために、着目する1つのメモリセルMCのリフレッシュ動作を示している。また、実際には、リフレッシュ動作REF1、REF2の間隔およびリフレッシュ動作REF2、REF3の間隔は、リフレッシュアドレス信号RFA11-RFA0が一巡する期間4096回のリフレッシュ動作が実行される期間に相当する。正常なメモリセルMCでは、リフレッシュ動作において、ワード線WLの活性化によりメモリセルMCからビット線BLに電荷が読み出され、記憶ノードSNの電圧は低下する図15a。この後、センスアンプSAが動作を開始し、ビット線BL、/BLの電圧差が増幅される図15b。この実施形態では、リフレッシュ動作により、活性化されたワード線WLに接続される2048個のセンスアンプSAが動作し、2048個のメモリセルMCに論理1が再書き込みされる。このため、電源電圧SA-VIIは一時的に低下し、接地電圧SA-VSSは一時的に上昇する図15c、d。すなわち、電源ノイズが発生する。電源電圧SA-VIIは、ビット線BLを上昇させるために使用され、接地電圧SA-VSSは参照ビット線/BLを下降させるために使用される。メモリセルMCにリーク不良がないとき、リフレッシュ動作のためにワード線WLが活性化されるまでに低下する記憶ノードSNの電圧の下降量は僅かである。このため、電源電圧線SA-VIIの電源ノイズは小さく、記憶ノードSNの電圧は、リフレッシュ動作により電源電圧SA-VIIまで容易に上昇する。メモリセルMCにリーク不良があるとき、リフレッシュ動作のためにワード線WLが活性化されるまでに低下する記憶ノードSNの電圧の下降量は、正常セルに比べて大きい図15e。このため、最初のリフレッシュ動作REF1では、メモリセルMCに十分な再書き込みができない。しかし、2回目以降のリフレッシュ動作REF2、REF3では、4つのメモリコアMCOREにおいて、リフレッシュ動作の対象のワード線WLの組み合わせが変更される。これによりセンスアンプSAを介して論理1が再書き込みされるメモリセルMCの数がリフレッシュ動作1に比べて少なくなると、電源電圧線SA-VIIから記憶ノードSNに供給される電荷の総量は小さくなり、電源電圧線SA-VIIの電圧降下量は小さくなる図15f。記憶ノードSNに十分な電荷が供給できるため、記憶ノードSNの電圧は、最初のリフレッシュ動作REF1よりも上昇する図15g。このように、リフレッシュ動作が一巡する毎に、リフレッシュ動作の対象のワード線WLの選択順序のパターンを変えることで、メモリセルMCに保持されているデータのパターンに依存する電源電圧線SA-VIIの電圧降下量は平均化され、最悪時の電圧降下量を小さくできる。この結果、メモリセルMCにリーク不良があるときにも、リフレッシュ動作を正常に実行でき、センスアンプSAの動作マージンを向上できる。一方、本実施形態が適用されない半導体メモリMEM下側の波形では、リフレッシュ動作が一巡しても、リフレッシュ動作の対象のワード線WLの組み合わせは変わらない。この例では、リフレッシュ動作毎に、ワード線WLに接続される全てのメモリセルMCに論理1が再書き込みされる。このため、電源電圧線SA-VIIから記憶ノードSNに供給される電荷の総量は大きくなり、電源電圧線SA-VIIの電圧降下量は大きくなる。これにより、記憶ノードSNに十分な電荷が供給できなくなり、リフレッシュ動作後の記憶ノードSNの電圧は、徐々に低下する図15h、i。リフレッシュ動作REF3では、ビット線BLに読み出される電荷量が少ないため、センスアンプSAは、ビット線BL、/BLの電圧差を増幅できず、誤動作する。この結果、メモリセルMCに保持されているデータは破壊される。なお、図14に示したように、試験工程において、マスク信号MSKZをハイレベルに設定することで、下側の波形に示したように、センスアンプSAの動作マージンを低くして、リーク不良を見つけ易くできる。リーク不良は、高抵抗成分による不良であるため、冗長回路による救済が可能である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、各アドレス変換部ACNVにシフトレジスタSFRと排他的論理和回路XORとを形成することで、4096通りのリフレッシュアドレス信号RFAA、RFAB、RFAC、RFADを、簡易かつ漏れなく生成できる。図16は、別の実施形態におけるアドレス変換部ACNVAの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のアドレス変換部ACNVAは、図7に示した3つのラッチ回路LTT、LTBの代わりに3つの変換テーブルCTBLを有している。また、半導体メモリMEMは、リフレッシュアドレス信号RFA11を受けて動作する3ビットのアドレス変換カウンタACNVCを有している。アドレス変換カウンタACNVCは、リフレッシュアドレス信号RFA11の立ち下がりエッジに同期してカウント動作し、制御信号の一例である3ビットのカウンタ値CNT0、CNT1、CNT2を巡回的に生成する。各変換テーブルCTBLは、カウンタ値CNT2-CNT0を入力端子IN2-IN0で受け、カウンタ値CNT2-CNT0が示す位置に記憶されている論理を有するアドレス変換信号ACA2-ACA0を出力する。すなわち、変換テーブルCTBLは、図7に示したリフレッシュアドレスカウンタRACOUNTが一巡するごとに、アドレス変換信号ACA2-ACA0の論理を変更する。アドレス変換部ACNVAのその他の構成は、図7に示したアドレス変換部ACNVAと同じである。アドレス変換部ACNVB、ACNVC、ACNVDは、アドレス変換部ACNVAと同様に、3つのラッチ回路LTT、LTBの代わりに3つの変換テーブルCTBLを有している。変換テーブルCTBLは、不揮発性メモリや揮発性メモリで形成されてもよく、論理回路で形成されてもよい。変換テーブルCTBLが、揮発性メモリで形成されるとき、半導体メモリMEMのパワーオン時の初期化シーケンスにおいて、変換テーブルCTBLに論理が書き込まれる。変換テーブルCTBLが生成する論理は、図17に示す。アドレス変換カウンタACNVCおよびアドレス変換部ACNVA、ACNVB、ACNVC、ACNVDを除く構成は、図3と同様である。すなわち、半導体メモリMEMは、クロック同期タイプのDRAMである。図17は、図16に示した変換テーブルCTBLを有するアドレス変換部ACNVの動作の例を示している。図17では、アドレス変換部ACNVB、ACNVC、ACNVDに形成される変換テーブルCTBLの動作の例も示している。アドレス変換部ACNVB、ACNVC、ACNVDにより生成されるアドレス変換信号ACA2-ACA0、ACB2-ACB0、ACC2-ACC0、ACD2-ACD0の値は、互いに異なる。これにより、上述した実施形態と同様に、アドレス変換信号ACA2-0、ACB2-0、ACC2-0、ACD2-0の値を、リフレッシュアドレスカウンタRACOUNTのカウンタ値が一巡する毎に変更できる。換言すれば、リフレッシュアドレスカウンタRACOUNTのカウンタ値が一巡する毎に、リフレッシュ動作時に4つのメモリコアMCOREで活性化されるワード線WLの選択順序のパターンを変更さできる。図18は、図16に示したアドレス変換部ACNVAを有する半導体メモリMEMの動作の例を示している。図12と同じ動作については、詳細な説明は省略する。この実施形態では、リフレッシュアドレスカウンタRACOUNTのカウンタ値が一巡し、シフト信号SFTがハイレベルからロウレベルに変化する毎に、カウンタ値CNT2-CNT0が更新される。そして、アドレス変換信号ACA2-0、ACB2-0、ACC2-0、ACD2-0の値が変更される。その他の動作は、図12と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、変換テーブルCTBLを用いることで、アドレス変換信号ACA2-0、ACB2-0、ACC2-0、ACD2-0の生成パターンを容易に増やすことができる。また、変換テーブルCTBLがメモリで形成されるとき、変換テーブルの仕様を容易に変更できる。図19は、別の実施形態におけるリフレッシュアドレスカウンタRACOUNTおよびアドレス変換部ACNVAの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、リフレッシュアドレスカウンタRACOUNTおよびアドレス変換部ACNVAに対するリフレッシュアドレス信号RFA11-RFA0、RFAA11-RFAA0のビットの割り当てが、図7と相違している。すなわち、リフレッシュアドレスカウンタRACOUNTの下位側のラッチ回路LT1は、リフレッシュアドレス信号RFAの上位ビットに割り当てられている。リフレッシュアドレスカウンタRACOUNTとアドレス変換部ACNVAの接続関係は、図7と同じである。このため、シフト信号SFTは、リフレッシュアドレス信号RFA0に応じて生成される。アドレス変換部ACNVAのラッチ回路LTT、LTB、LTBは、リフレッシュアドレス信号RFA11-RFA9に対応するアドレス変換信号ACA11-ACA9を生成する。そして、排他的論理和回路XORは、リフレッシュアドレス信号RFA11-RFA9とアドレス変換信号ACA11-ACA9の排他的論理和をリフレッシュアドレス信号RFAA11-RFAA9として出力する。他のアドレス変換部ACNVB、ACNVC、ACNVDにおいても、3つのラッチ回路LTT、LTBは、リフレッシュアドレス信号RFA11-RFA9に対応するアドレス変換信号ACB11-ACB9、ACC11-ACC9、ACD11-ACD9を生成する。アドレス変換部ACNVBの排他的論理和回路XORは、リフレッシュアドレス信号RFA11-RFA9とアドレス変換信号ACB11-ACB9の排他的論理和をリフレッシュアドレス信号RFAB11-RFAB9として出力する。アドレス変換部ACNVCの排他的論理和回路XORは、リフレッシュアドレス信号RFA11-RFA9とアドレス変換信号ACC11-ACC9の排他的論理和をリフレッシュアドレス信号RFAC11-RFAC9として出力する。アドレス変換部ACNVDの排他的論理和回路XORは、リフレッシュアドレス信号RFA11-RFA9とアドレス変換信号ACD11-ACD9の排他的論理和をリフレッシュアドレス信号RFAD11-RFAD9として出力する。リフレッシュアドレスカウンタRACOUNTおよびアドレス変換部ACNVA、ACNVB、ACNVC、ACNVDを除く構成は、図3と同様である。すなわち、半導体メモリMEMは、クロック同期タイプのDRAMである。図20は、図19に示したリフレッシュアドレスカウンタRACOUNTおよびアドレス変換部ACNVAを有する半導体メモリMEMの動作の例を示している。この実施形態では、アドレス変換部ACNVA、ACNVB、ACNVC、ACNVDは、シフト信号SFTの立ち下がりエッジに同期して、アドレス変換信号ACA11-9、ACB11-9、ACC11-9、ACD11-9の組み合わせを変更する。その他の動作は、図12と同じである。これにより、図12と同様に、リフレッシュアドレス信号RFAA、RFAB、RFAC、RFADの値の生成順序のパターンは、リフレッシュアドレスカウンタRACOUNTが一巡する毎に変更される。図21は、図19に示したリフレッシュアドレスカウンタRACOUNTおよびアドレス変換部ACNVAを有する半導体メモリMEMのリフレッシュ動作の例を示している。この実施形態では、図13のアドレス変換信号ACA2-0、ACB2-0、ACC2-0、ACD2-0の代わりにアドレス変換信号ACA11-9、ACB11-9、ACC11-9、ACD11-9が生成される。このため、リフレッシュアドレス信号RFAA11-0、RFAB11-0、RFAC11-0、FRAD11-0の値が図13と異なる。その他の動作は図13と同じである。すなわち、各アドレス変換部ACNVは、リフレッシュアドレスカウンタRACOUNTのカウンタ値が一巡する毎に、生成するリフレッシュアドレス信号RFAA、RFAB、RFAC、RFADの値の生成順序のパターンを変更する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。なお、図19に示したリフレッシュアドレスカウンタRACOUNTを、図16に示した図16に示したアドレス変換カウンタACNVCおよびアドレス変換部ACNVAを有する半導体メモリMEMに形成してもよい。このとき、アドレス変換カウンタACNVCは、リフレッシュアドレス信号RFA0を受けて動作する図22は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、クロック同期タイプのDRAMである。この実施形態では、メモリコアMCOREAは、コラムアドレス信号の下位ビットCA1-CA0=00に割り当てられ、メモリコアMCOREBは、CA1-CA0=01に割り当てられている。メモリコアMCORECは、CA1-CA0=10に割り当てられ、メモリコアMCOREDは、CA1-CA0=11に割り当てられている。また、各メモリコアMCOREは、データ端子DQ0-DQ31で受けるデータを保持する。なお、メモリコアMCOREA、MCOREB、MCOREC、MCOREDは、1つのバンクBK0のみを有していてもよい。メモリセルアレイARYの構成は、図4と同様である。但し、図4に示した各セル部CUにおいて、2048組のビット線対BL、/BLは、32ビットのデータ端子DQ0-31に対応する6ビットのコラムアドレスCA7-CA2により選択される。半導体メモリMEMのその他の構成は、コラムデコーダCDECの構成が異なることを除き、図3と同様である。アドレス変換部ACNVの動作およびリフレッシュ動作は、図3に示した半導体メモリMEMと同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、コラムアドレスCA1-CA0の割り当てが異なるメモリコアMCOREを有する半導体メモリMEMにおいても、リフレッシュ動作時に4つのメモリコアMCOREで活性化されるワード線WLの選択順序のパターンを、所定の頻度で変更できる。この結果、メモリセルMCにリーク不良があるときにも、リフレッシュ動作を正常に実行でき、センスアンプSAの動作マージンを向上できる。なお、図16に示したアドレス変換カウンタACNVCおよびアドレス変換部ACNVAを有する半導体メモリMEMのメモリコアMCOREの割り当てを、コラムアドレスCA1-CA0により変えてもよい。あるいは、図19に示したリフレッシュアドレスカウンタRACOUNTおよびアドレス変換部ACNVAを有する半導体メモリMEMのメモリコアMCOREの割り当てを、コラムアドレスCA1-CA0により変えてもよい。図23は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、クロック同期タイプのDRAMである。この実施形態の半導体メモリMEMは、4つのメモリコアMCOREA、MCOREB、MCOREC、MCOREDに加えてパリティメモリコアPCOREを有している。パリティメモリコアPCOREは、アドレス変換部ACNVP、セレクタSELおよびバンクBK0-BK3を有している。各バンクBK0-BK3は、メモリブロックの一例であるメモリセルアレイARYPと、ロウデコーダRDECと、コラムデコーダCDECとを有している。メモリセルアレイARYPは、メモリセルアレイARYAと同じ回路レイアウトを有している。すなわち、パリティメモリコアPCOREは、アドレス変換部ACNVPを除き、各メモリコアMCOREと同じ回路構成を有している。なお、メモリコアMCOREA、MCOREB、MCOREC、MCOREDおよびパリティメモリコアPCOREは、1つのバンクBK0のみを有していてもよい。アドレス変換部ACNVPは、他のアドレス変換部ACNVA、ACNVB、ACNVC、ACNVDとは異なる論理の3ビットのアドレス変換信号を生成する。アドレス変換部ACNVPは、シフトレジスタSFRを構成するラッチ回路LTT、LTBの論理仕様を除き、図7に示したアドレス変換部ACNVAと同じ回路である。そして、アドレス変換部ACNVPは、リフレッシュアドレス信号RFA11-RFA9と3ビットのアドレス変換信号の排他的論理和をリフレッシュアドレス信号RFAPRFAP11-RFAP9として出力する。パリティメモリコアPCOREは、他のメモリコアMCOREと同じ記憶容量を有しており、データ信号DQ31-DQ0に対するパリティデータPDQ5-PDQ0図24を記憶する。なお、32ビットのデータ信号の1ビット誤りを検出し、訂正するために、6ビットのパリティデータが必要である。このため、8ビットのデータ幅のパリティメモリコアPCOREのうち、2ビット分の領域は使用されない。さらに、半導体メモリMEMは、パリティ制御回路PCNTを有している。パリティ制御回路PCNTは、書き込み動作時に、データ端子DQ0-31で受ける書き込みデータ信号のパリティデータを生成する。パリティ制御回路PCNTは、32ビットの書き込みデータ信号を8ビットずつ4つのメモリコアMCOREに供給し、6ビットのパリティデータをパリティメモリコアPCOREに供給する。動作制御回路OPCは、4つのメモリコアMCOREおよびパリティメモリコアPCOREに書き込み動作を実行する。書き込み動作では、4つのメモリコアMCOREおよびパリティメモリコアPCOREのワード線WLは、ロウアドレスRAに基づいて活性化される。すなわち、4つのメモリコアMCOREおよびパリティメモリコアPCOREの各々で活性化されるワード線WLの番号は、互いに同じである。パリティ制御回路PCNTは、読み出し動作時に、4つのメモリコアMCOREから読み出される32ビットの読み出しデータと、パリティメモリコアPCOREから読み出される6ビットのパリティデータを受ける。パリティ制御回路PCNTは、パリティデータを用いて読み出しデータの誤りを訂正し、訂正したデータをデータ入出力回路DIOを介してデータ端子DQ0-31に出力する。読み出し動作においても、4つのメモリコアMCOREおよびパリティメモリコアPCOREのワード線WLは、ロウアドレスRAに基づいて活性化される。すなわち、4つのメモリコアMCOREおよびパリティメモリコアPCOREの各々で活性化されるワード線WLの番号は、互いに同じである。なお、リフレッシュ動作は、4つのメモリコアMCOREおよびパリティメモリコアPCOREに対して、共通のリフレッシュアドレス信号RFAを使用して同時に実行される。但し、リフレッシュアドレス信号RFAの下位ビットの値は、図12および図13と同様に変換される。したがって、4つのメモリコアMCOREおよびパリティメモリコアPCOREの各々で活性化されるワード線WLの番号は互いに異なる。また、リフレッシュアドレスカウンタRACOUNTのカウンタ値が一巡する毎に、リフレッシュ動作時に4つのメモリコアMCOREおよびパリティメモリコアPCOREで活性化されるワード線WLの選択順序のパターンが変更される。図24は、図23に示した半導体メモリMEMのリフレッシュ動作の例を示している。上述したように、各メモリコアMCOREおよびパリティメモリコアPCOREでリフレッシュ動作のために活性化されるワード線WLの番号ロウアドレス信号は、互いに異なる。例えば、リフレッシュアドレスカウンタRACOUNTにより生成されるリフレッシュアドレス信号RFA11-0が000hのとき、リフレッシュ動作の対象のワード線WLの番号は、それぞれ004h、005h、003h、002h、001hである。このうち、リフレッシュ動作時に、004hに対応するワード線WLに接続されるメモリセルMCの1つと、005hに対応するワード線WLに接続されるメモリセルMCの1つのデータが破壊されるとする。その後の読み出し動作において、004hに対応する4つのメモリコアMCOREのワード線WLに接続されるメモリセルMCからデータが読み出されるとき、パリティ制御回路PCNTは、メモリコアMCOREAの1ビット誤りを検出し、訂正する。同様に、005hに対応する4つのメモリコアMCOREのワード線WLに接続されるメモリセルMCからデータが読み出されるとき、パリティ制御回路PCNTは、メモリコアMCOREBの1ビット誤りを検出し、訂正する。すなわち、リフレッシュ動作時に発生した2ビット誤りを1ビット誤りとして検出し、訂正できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、パリティメモリコアPCOREを有する半導体メモリMEMにおいて、リフレッシュ動作時に互いに異なる番号のワード線WLを活性化することで、異なる番号のワード線WL上に2ビット誤りがある場合には2つの1ビット誤りとして検出できる。この結果、誤り訂正できない不良の発生確率を低減できる。なお、図16に示したアドレス変換カウンタACNVCおよびアドレス変換部ACNVAを有する半導体メモリMEMに、図23に示したパリティ制御回路PCNTおよびパリティメモリコアPCOREを形成してもよい。あるいは、図19に示したリフレッシュアドレスカウンタRACOUNTおよびアドレス変換部ACNVAを有する半導体メモリMEMに、図23に示したパリティ制御回路PCNTおよびパリティメモリコアPCOREを形成してもよい。さらに、図22に示した半導体メモリMEMに、図23に示したパリティ制御回路PCNTおよびパリティメモリコアPCOREを形成してもよい。図25は、上述した実施形態の半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムSYSの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。例えば、システムSYSは、CPU、ROMおよび周辺回路PERIと、上述した半導体メモリMEMのいずれかとを有している。CPU、ROM、周辺回路PERIおよび半導体メモリMEMは、システムバスSBUSにより互いに接続されている。ROMは、CPUにより実行されるプログラムを格納している。CPUは、ROMにアクセスするとともに、半導体メモリMEMにアクセスし、システム全体の動作を制御する。周辺回路PERIは、システムSYSに接続される入力装置および出力装置の少なくともいずれかを制御する。システムSYSに搭載された半導体メモリMEMは、CPUからのアクセス要求に応じて、書き込み動作、読み出し動作およびリフレッシュ動作を実行する。以上の実施形態において説明した発明を整理して、付記として開示する。付記1複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックと、第1リフレッシュアドレス信号をリフレッシュ要求信号に応じて生成するリフレッシュアドレスカウンタと、前記メモリブロックに対応してそれぞれ設けられ、前記第1リフレッシュアドレス信号に基づいて前記メモリブロック毎に値が異なる複数の第2リフレッシュアドレス信号をそれぞれ生成するとともに、前記複数の第2リフレッシュアドレス信号の値の組み合わせパターンを所定数の前記リフレッシュ動作毎に変更する複数のアドレス変換部と、前記メモリブロックに対応してそれぞれ設けられ、外部から供給される第1外部アドレス信号または前記第2リフレッシュアドレス信号に応じて前記ワード線の1つを選択する複数のワード制御部と、前記メモリブロックに対応してそれぞれ設けられ、前記ワード制御部により選択される前記ワード線の1つに接続される前記メモリセルに保持されているデータ信号を増幅する複数のセンスアンプとを備えていることを特徴とする半導体メモリ。付記2前記各アドレス変換部は、論理1または論理0にリセットされるn個nは自然数の記憶段を含み、所定数の前記リフレッシュ動作毎に生成されるシフト信号に応答して前記記憶段に保持されている論理を巡回的にシフトするシフトレジスタと、前記記憶段から出力される論理と前記第1リフレッシュアドレス信号のnビットの値との排他的論理和を求め、前記第2リフレッシュアドレス信号のnビットの値として出力する演算回路とを備えていることを特徴とする付記1記載の半導体メモリ。付記3前記リフレッシュアドレスカウンタにより生成される前記第1リフレッシュアドレス信号が一巡する毎に前記シフト信号を生成するシフト生成部を備えていることを特徴とする付記2記載の半導体メモリ。付記4前記シフト生成部は、前記リフレッシュアドレスカウンタの最上位ビットが前記第1リフレッシュアドレス信号の一巡を示す論理に変化することに応答して前記シフト信号を生成することを特徴とする付記3記載の半導体メモリ。付記5前記各アドレス変換部は、制御信号の論理に応じて値が異なるnビットnは自然数の論理を出力する変換テーブルと、前記変換テーブルから出力される論理と前記第1リフレッシュアドレス信号のnビットの値との排他的論理和を求め、前記第2リフレッシュアドレス信号のnビットの値として出力する演算回路とを備えていることを特徴とする付記1記載の半導体メモリ。付記6前記リフレッシュアドレスカウンタの最上位ビットの出力を受けてカウント動作し、カウンタ値を前記制御信号として出力するアドレス変換カウンタを備えていることを特徴とする付記5記載の半導体メモリ。付記7前記各アドレス変換部は、前記第1リフレッシュアドレス信号の下位側のnビットの値を受け、前記第2リフレッシュアドレス信号の下位側のnビットの値として出力し、前記第1リフレッシュアドレス信号の残りのビットは、変換されることなく前記第2リフレッシュアドレス信号の残りのビットとして出力されることを特徴とする付記1ないし付記6のいずれか1項記載の半導体メモリ。付記8前記各アドレス変換部は、試験信号を受けているときに変換機能を停止し、前記第1リフレッシュアドレス信号を前記第2リフレッシュアドレス信号として出力するマスク回路を備えていることを特徴とする付記1ないし付記7のいずれか1項記載の半導体メモリ。付記9前記メモリブロックに書き込まれるデータ信号の誤りを訂正するためのパリティデータ信号を保持するパリティメモリブロックを備え、前記各メモリブロックに対応してそれぞれ設けられ、前記パリティデータ信号を生成する書き込み動作時および前記パリティデータ信号を用いて前記データ信号の誤りを訂正する読み出し動作時に前記第1外部アドレス信号を選択し、前記リフレッシュ動作時に前記第2リフレッシュアドレス信号を選択し、選択した信号を前記ワード制御部に出力するセレクタとを備えていることを特徴とする付記1ないし付記8のいずれか1項記載の半導体メモリ。付記10データ信号を受ける複数のデータ端子を備え、前記メモリブロックは、互いに異なるデータ端子で受けるデータ信号をそれぞれ保持することを特徴とする付記1ないし付記9のいずれか1項記載の半導体メモリ。付記11前記ワード線を選択する第1アドレス信号と、前記第1アドレス信号により選択される前記ワード線の1つに接続される前記メモリセルのうち、データ端子で受けるデータ信号が書き込まれるメモリセルを選択する第2外部アドレス信号とを受けるアドレス端子を備え、前記メモリブロックは、前記第2外部アドレス信号の割り当てがそれぞれ異なることを特徴とする付記1ないし付記9のいずれか1項記載の半導体メモリ。付記12複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックを備えている半導体メモリの動作方法であって、第1リフレッシュアドレス信号に基づいて前記メモリブロック毎に値が異なる複数の第2リフレッシュアドレス信号を生成し、前記複数の第2リフレッシュアドレス信号のそれぞれに応じて前記メモリブロック毎に前記ワード線の1つを選択して前記リフレッシュ動作を実行し、前記複数の第2リフレッシュアドレス信号の値の組み合わせを所定数の前記リフレッシュ動作毎に変更することを特徴とする半導体メモリの動作方法。付記13前記第1リフレッシュアドレス信号のnビットnは自然数に対応して、前記メモリブロック毎に値の異なるnビットの論理値を生成し、前記第1リフレッシュアドレス信号のnビットの値と前記論理値との排他的論理和を、前記第2リフレッシュアドレス信号のnビットの値として生成し、前記論理値を所定数の前記リフレッシュ動作毎に巡回的に変更することを特徴とする付記12記載の半導体メモリの動作方法。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。