"半導体基板と、前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備え、前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列され、前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されていることを特徴とする半導体記憶装置。前記複数のメモリユニットはロウ方向に所定ピッチで配列され、前記ビット線はロウ方向に前記所定ピッチのn分の1nは2以上の整数のピッチで配列されていることを特徴とする請求項1記載の半導体記憶装置。前記メモリユニットは、前記半導体基板に対して垂直方向に延びる柱状に形成された半導体ボディと、前記半導体ボディの側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を介して前記半導体ボディの側面に接続され垂直方向に多層に配置された複数のワード線と、前記複数のワード線に対して前記半導体ボディの端部側に配置された選択ゲート線と、を備えることを特徴とする請求項1又は2記載の半導体記憶装置。前記複数のメモリユニットは、2本のピラー半導体を基端部において接続したU字型の半導体ボディを有し、前記メモリセルアレイの下側に前記各ビット線につながるセンスアンプ回路が形成されていることを特徴とする請求項1~3のいずれか1項記載の半導体記憶装置。前記ビット線のロウ方向の幅は、前記半導体ボディの直径よりも小さいことを特徴とする請求項1~4のいずれか1項記載の半導体記憶装置。本実施形態は、パフォーマンスの向上可能な半導体記憶装置を提供する。実施形態に係る半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されている。以下、図面を参照して、半導体記憶装置の実施形態について説明する。[第1の実施形態][全体構成]先ず、図1を参照して、第1の実施形態に係る半導体記憶装置の全体構成について説明する。図1は、第1の実施形態に係る半導体記憶装置の構成を示すブロック図である。第1の実施形態に係る半導体記憶装置は、図1に示すように、複数のメモリブロックMBを備えたメモリセルアレイ11を有する。複数のメモリセルブロックMB0~jは、カラム方向ビット線BLの延びる方向に配列される。メモリブロックMB0~jは、ビット線BL1~BLn及びソース線SLに接続される。全メモリブロックMB0~jは、ビットBL1~BLn及びソース線SLを共有する。複数のメモリセルブロックMB0~jは、カラム方向に延びた複数のワード線WL及び複数の選択ゲート線SGD,SGSに接続される。ワード線WLは、ロウデコーダ12に接続され、選択ゲート線SGD,SGSは、ロウデコーダ13に接続される。また、ビット線BLは、センスアンプ14を介してカラムデコーダ15に接続される。ロウデコーダ12は、アドレスプリデコーダ16から出力されたロウアドレスに基づいてワード線WLを選択する。ロウデコーダ12は、選択されたワード線WL及び非選択のワード線WLに対して、それぞれワード線ドライバ17で生成された電圧を転送する。ロウデコーダ13は、アドレスプリデコーダ16から出力されたロウアドレスに基づいて活性化する図2に示すメモリユニットMUに対応したソース側選択ゲート線SGS及びドレイン側選択ゲートソース線SGDを選択する。ロウデコーダ13は、選択されたソース側選択ゲート線SGS及びドレイン側選択ゲートソース線SGDに対して、選択ゲート線ドライバ18で生成されたゲート電圧を転送する。カラムデコーダ15は、アドレスプリデコーダ16から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ14は、カラムデコーダ15によって選択されたビット線BLのデータをセンスし、ラッチする。コントローラ19は、図示しないアドレスコマンドレジスタから読み出し書き込み消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ12、13、センスアンプ14、カラムデコーダ15等の周辺回路はメモリセルアレイ11の直下に形成することが可能である。[メモリセルアレイ]次に、図2~図5を参照して、メモリセルアレイ11の構成について説明する。図2はメモリセルアレイ11の一つのメモリセルブロックMBの一部を示す回路図である。メモリセルブロックMBは、図2に示すように、複数のメモリユニットMUを有する。このメモリユニットMUは、マトリクス状に配列されており、カラム方向に千鳥配列される。メモリユニットMUの一端は、これらに沿って配置された2本のビット線BLj,BLj1に交互に接続される。具体的に、ビット線BL1、BL2に接続されたメモリユニットMUMU1~MU4を例として説明する。メモリユニットMU1~MU4は、カラム方向に千鳥配列される。メモリユニットMU1の一端は、ビット線BL1に接続される。メモリユニットMU1に対してロウ方向にずれたメモリユニットMU2の一端は、ビット線BL2に接続される。同様に、メモリユニットMU1とロウ方向が同じメモリユニットMU3の一端は、ビット線BL1に接続される。メモリユニットMU3に対してロウ方向にずれたメモリユニットMU4の一端は、ビット線BL2に接続される。各メモリユニットMUの他端はソース線SLに共通に接続されている。メモリユニットMUは、直列接続された複数のメモリトランジスタMTr1~MTr8、及びメモリトランジスタMTr4,MTr5の間に接続されたバックゲートトランジスタBTr、メモリストリングMSの両端にソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrを有する。メモリトランジスタMTr1~MTr8は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層の側面に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜側面に形成された制御ゲートとを有するMONOS構造である。メモリトランジスタMTr1~MTr8は、この電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させる。その結果、メモリトランジスタMTr1~MTr8は、それぞれこのしきい値電圧に対応した情報を記憶する。メモリブロックMBにおいて、ロウ方向に配列されたメモリトランジスタMTrjのゲートは、ロウ方向に延びるワード線WLjに共通に接続される。また、1つのメモリブロックMBにおいて、各メモリユニットMUの対応するメモリトランジスタMTrjに接続されたワード線WLjは共通接続される。また、メモリユニットMUのバックゲートトランジスタBTrのゲートは、バックゲート線BGに共通接続される。メモリブロックMBにおいて、ロウ方向に配列された各ドレイン側選択トランジスタSDTrのゲートは、ロウ方向に延びるドレイン側選択ゲート線SGDに共通接続されている。また、メモリブロックMBにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタSSTrのゲートは、ロウ方向に延びるソース側選択ゲート線SGSに共通接続される。次に、図3~図5を参照して、第1実施形態に係るメモリセルアレイ11の構造について説明する。図3はメモリセルアレイ11の一部の構成を示す斜視図である。メモリセルアレイ11は、図3に示すように、半導体基板20の上にバックゲートトランジスタBTrを折り返し部として両端ソース端、ドレイン端が垂直方向の上方に延びるU字型の柱状の半導体層30を備えて構成される。半導体層30は、その両端上端がカラム方向に沿うように配置され、カラム方向及びロウ方向に複数マトリクス状に配列されている。半導体層30は、図4にその断面の一部を拡大して示すように、柱状の半導体ボディ31と、その側面を覆うトンネル絶縁層32、電荷蓄積層33及びブロック絶縁層34とにより構成されている。トンネル絶縁層32及びブロック絶縁層34としては、例えば酸化シリコンSiO2等を用いることができる。電荷蓄積層33としては、例えば窒化シリコンSiN等を用いることができる。半導体基板20の上にはバックゲートBGが配置される。バックゲートトランジスタBTrは、このバックゲートBGと半導体層30の折り返し部とで形成される。ここで、折り返し部について図3を用いて説明する。半導体層30は、第1の柱状部分30A、第2柱状部分30B、折り返し部分30Cを有する。折り返し部は、この図3の30Cを指す。一方の柱状の半導体層30Aの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL4,WL3,WL2,WL1及びソース側選択ゲート線SGSを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層30の側面に接続される。また、他方の柱状の半導体層30Bの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL5,WL6,WL7,WL8及びドレイン側選択ゲート線SGDを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層30の側面に接続される。これにより、メモリセルMTr1~8は、ワード線WL1~8を制御ゲート、U字型の半導体ボディ31をチャネルボディーとして形成される。又、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGD及びバックゲートBGをゲートとして、U字型半導体層30をボディーとして、それぞれソース側選択ゲートトランジスタSSTr、ドレイン側選択ゲートトランジスタSDTr及びバックゲートトランジスタBTrを構成している。即ち、メモリセルMTr1~8及びバックゲートトランジスタBTrは積層方向を長手方向としてメモリストリングMSを構成する。又、メモリストリングMS、ドレイン側選択ゲートトランジスタSDTr及びソース側選択ゲートトランジスタSSTrは、メモリユニットMUを構成する。メモリユニットMUのソース側、即ち半導体層30の一方の端部はソース線SLに接続される。メモリユニットMUのドレイン側、即ち半導体層30の他方の端部はビット線コンタクトBCを介してビット線BLに接続される。ビット線BL及びビット線コンタクトBCは半導体層30よりも細く形成される。図5はメモリセルアレイの一部の構成を示す平面図である。図5に示す通り、本実施形態に係る半導体記憶装置において、メモリユニットMUは千鳥状に配置される。即ち、ロウ方向に隣接するメモリユニットMUは、ピッチP1の間隔で配置されており、カラム方向に隣接するメモリユニットMUは、互いにロウ方向に半ピッチP2ピッチP1の半分ずつシフトした位置に配置される。又、ビット線BLはロウ方向にピッチP2で配列される。従って、カラム方向に隣接するメモリユニットMUは、異なるビット線BLにそれぞれ接続される。比較例として、図6に一般的な半導体記憶装置の平面図を示す。比較例では、ビット線BLとメモリユニットMUのロウ方向のピッチが等しくなっている。メモリユニットMUは、積層方向に深くメモリホールを形成し、電荷蓄積層及び絶縁層を側面に形成した半導体層を形成するので、微細化はビット線BLほど容易ではない。これに対し、ビット線BLは単純なラインアンドスペースによって描画可能であるため、例えば側壁転写プロセスなどにより、更なる微細化が容易である。具体的には、ビット線BLは、半導体層30の太さの1/nnは自然数程度に形成することが可能である。この点に着目し、本実施形態に係る半導体記憶装置においては、図5に示すように、メモリユニットMUを千鳥状に配置すると共に、ビット線BLのロウ方向のピッチP2をメモリユニットMUのピッチP1の1/2にすることにより、比較例よりも2倍のビット線BLに対する同時アクセスを可能にする。以上のように、本実施形態によれば、比較例と同じ数のメモリユニットMUに対して、倍のビット線BLが接続される。従って、本実施形態においては、図1に示したロウデコーダ13で、隣接する異なるビット線、例えばBL1及びBL2にそれぞれ接続されるメモリユニットMUの選択トランジスタSDTr,SSTrを同時に選択することにより、一度の読み出し動作で読み出し書込み可能なデータ数ページ長が従来例の2倍となり、読み出し速度を飛躍的に向上させることが可能となる。これにより、従来、ページ長を増やすにはメモリユニットMUをワード線WL方向に追加して配列する必要があったが、本実施形態においては回路面積を増大させること無くページ長を増加させることが可能となる。尚、ビット線BLはセンスアンプ14に接続される為、ビット線の本数が増えると回路面積の増大を招く恐れがある。しかしながら、本実施形態に係る不揮発性半導体記憶装置は、メモリユニットMUのチャネルボディとしてU字型の半導体30を用いる、いわゆるPype型の半導体記憶装置である。従って、配線をメモリセルアレイ11の上方にまとめることが可能であり、図7に示すようにメモリセルアレイ11の下にセンスアンプ14を形成することが可能となる。従って、回路面積はメモリセルアレイ11の面積によって決定される。すなわち、本実施形態では、メモリセルアレイ11の面積よりも回路面積が増大することを防止できる。[第2の実施形態]次に、図8~図10を参照して、第2の実施形態に係る半導体記憶装置の構成について説明する。図8は第2の実施形態に係るメモリセルアレイ11の一部の構成を示す斜視図、図9は同メモリセルアレイ11の平面図、図10は同メモリセルアレイ11の回路図である。尚、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態が第1の実施形態と異なる点は、カラム方向に隣接するメモリユニットMU間で、ソース側選択ゲート線SGSとドレイン側選択ゲート線SGDとを共有した点である。即ち、図9に示す一つのメモリユニットMUに着目したとき、カラム方向の一方の側に配置されたメモリユニットMUとは、例えばソース側選択ゲート線SGSを共有し、カラム方向の他方の側に配置されたメモリユニットMUとは、例えばドレイン側選択ゲート線SGDを共有する。そして、図2に示した第1の実施形態におけるドレイン側選択ゲート線SGD1及びSGD2は、第2の実施形態では、例えば図10に示すように、共通に接続されてドレイン側選択ゲート線SGD1′となる。同様に、図2に示した第1の実施形態におけるソース側選択ゲート線SGS2及びSGS3は、第2の実施形態では、共通に接続されてソース側選択ゲート線SGS2′となる。ドレイン側選択ゲート線SGD1′、並びにソース側選択ゲート線SGS1′及びSGS2′をアクティブにすることにより、図10の上部2列のメモリユニットMUから同時にビット線BL1~BLnを介してnビットのデータがアクセスされる。第2の実施形態によれば、図9に示すように、カラム方向に隣接するメモリユニットの選択ゲートSGS,SGDをそれぞれ独立に設ける第1の実施形態よりも、カラム方向に隣接するメモリユニットMUの間隔を、図9のP3で示すように、狭くすることができる。この結果、第3の実施形態においては、従来例と比較してワード線WLを微細化できる。本実施形態のように、平板状のワード線WLが複数積層される構造においては積層方向に重なるワード線WL間において寄生容量が発生する。しかしながら、本実施形態では、メモリユニットMUの間隔を狭くすることで、この寄生容量を低減でき、動作の省電力化及び高速化につながる。また、ワード線WLが微細化可能であることにより、メモリセルアレイ11のカラム方向の寸法も短くすることができると共に、ビット線BLのカラム方向の長さも短くすることができる。これによっても動作の省電力化及び高速化を図ることができる。[第3の実施形態]図11は、第3の実施形態に係る半導体記憶装置の一部を示す平面図である。第1及び第2の実施形態においては、カラム方向に隣接するメモリユニットMUを、ロウ方向に半ピッチずつずらして配置していたが、第3の実施形態では、カラム方向に隣接するメモリユニットMUを、これよりも細かいピッチ、例えばメモリユニットMUのロウ方向のピッチP1の1/3のピッチP4ずつずらして配置する。この様な方法によれば、ページ長が更に増えて、更なる読み出し速度の向上が可能になる。[第4の実施の形態]次に、本発明の第4の実施の形態に係る半導体記憶装置について説明する。図12は本実施形態に係る半導体記憶装置の一部の構成を示す斜視図である。第1~第3の実施形態では、メモリユニットMUのチャネルボディとしてU字型の半導体層30を用いたが、本実施形態では、メモリユニットMUのチャネルボディとしてピラー型I型半導体層40を用いる。この様な構成においては、バックゲートトランジスタBTrは設けず、ソース線SLはメモリストリングMSの下部に配置される。この様な構成においても、カラム方向に隣接するメモリセルユニットMUをロウ方向のピッチの1/2に変位させることにより、第1の実施形態と同様の効果得ることが可能である。尚、本実施形態においても第1の実施形態と同様に、カラム方向に隣接するメモリユニットMUをロウ方向のピッチの半ピッチよりも細かいピッチずつずらして構成することも可能である。[第5の実施形態]次に、図13を参照して第4の実施形態について説明する。図13は、本実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、第1実施形態と同様、メモリユニットMUを千鳥配置することにより、ロウ方向に配列されたメモリユニットMUの数の2倍のビット線BLを割り当てている。第1実施形態では、例えばロウ方向のメモリユニットMUの数と同数のセンスアンプを備える必要がある。すなわち、メモリユニットMUに接続されるビット線BLと同数のセンスアンプが必要となる。しかし、本実施形態では、2本のビット線BLで1つのセンスアンプ14を交互に使用するため、ビット線BLとセンスアンプ14の間に選択回路SELが設けられる。この実施形態の場合、センスアンプの面積を従来と同様の面積に抑えることができる。選択回路よりもセンスアンプの方が大きな回路面積を必要とする。その結果、本実施形態のように、センスアンプの個数を削減することによって、全体として回路面積の増大を防止できる。隣接するビット線に交互にデータを読み出し、書き込みするために、各メモリユニットMUには、選択ゲート線SGS及びSGDがそれぞれ独立に供給されても良いし、選択ゲート線SGS,SGDがメモリユニットMUのペアで共有されても良い。[第6の実施形態]図14は、第6の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態の基本的な構成は第1の実施形態と同様であるが、センスアンプ14として差動式のセンスアンプを使用する点において異なる。本実施形態において、カラム方向に隣接するメモリユニットMUの対応するメモリトランジスタMTrのペアによりペアセルを構成し、このペアセルに互いに論理が異なるデータを記憶する。この場合、隣接するビット線BLからペアのデータを読み出し、センスアンプ14で差動検出する。この実施形態によれば、ノイズやディスターブに強いメモリを構成することができる。[第7の実施形態]図15は、第7の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、2本のビット線BLのうち、一方のビット線BLをセンスアンプ14に接続し、他方のビット線BLを接地して、シールド線として使用する。本実施形態においては、1度に読み出すページのビット数を従来と同様にしつつ、ビット線BLを1つおきにシールドとして用いることができるので、更なるデータ読み出しの安定化を図ることが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"