複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、アドレス端子で受ける外部アドレスの一部である第1アドレスをデコードして第1デコード信号を出力し、テストモード中にデコード動作を禁止する第1デコーダと、通常動作モード中に、前記外部アドレスの別の一部である第2アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に前記第2アドレスをデコードし、第2デコード信号を出力する第2デコーダと、前記第1デコード信号および前記第2デコード信号に応じて、前記リアルワード線を選択する第1ドライバと、前記第2デコード信号に応じて、前記冗長ワード線を選択する第2ドライバとを備えていることを特徴とする半導体メモリ。不良のリアルワード線を示す不良アドレスと前記冗長アドレスとを記憶し、前記不良アドレスが前記外部アドレスと一致するときに前記冗長アドレスとヒット信号とを出力する冗長判定回路と、前記ヒット信号またはテストモード信号を受けているときに、前記第1デコーダのデコード動作を禁止するテスト信号を出力するテスト回路と、前記ヒット信号が出力されていないときに前記外部アドレスを選択し、前記ヒット信号が出力されているときに前記冗長アドレスを選択し、選択したアドレスを、前記外部アドレスとして前記第1デコーダおよび前記第2デコーダに出力する選択回路とを備えていることを特徴とする請求項1に記載の半導体メモリ。前記選択回路は、テストモード信号を受けているときに、前記外部アドレスを選択するために、前記ヒット信号の受け付けを禁止するマスク回路を備えていることを特徴とする請求項2に記載の半導体メモリ。請求項1ないし請求項3のいずれか1項に記載の半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えていることを特徴とするシステム。前記コントローラは、前記テスト信号を生成して、前記第1デコーダのデコード動作を禁止し、前記第2アドレスを前記半導体メモリに繰り返し供給して前記冗長ワード線を重複して選択し、ストレステストを実施し、書き込みコマンドとともに前記第2アドレスを前記半導体メモリに供給して、前記冗長ワード線に接続されたメモリセルにデータを書き込み、読み出しコマンドとともに前記第2アドレスを前記半導体メモリに供給して、前記冗長ワード線に接続されたメモリセルからデータを読み出し、読み出したデータを期待値と比較することで、前記半導体メモリの良否を判定することことを特徴とする請求項4に記載のシステム。前記コントローラは、前記テスト信号を生成する前、または前記冗長ワード線を重複して選択して前記テスト信号の生成を停止した後に、前記第1および第2アドレスを前記半導体メモリに繰り返し供給して前記リアルワード線を重複して選択し、前記リアルワード線および前記冗長ワード線を選択した状態でストレステストを実施し、前記リアルワード線に接続されたメモリセルにデータを書き込み、前記リアルワード線に接続されたメモリセルからデータを読み出し、読み出したデータを期待値と比較することで、前記半導体メモリの良否を判定することを特徴とする請求項5に記載のシステム。第1アドレスをデコードして第1デコード信号を出力し、テスト信号を受けているときにデコード動作を禁止する第1デコーダと、第2アドレスをデコードして第2デコード信号を出力する第2デコーダと、前記第1デコード信号および前記第2デコード信号に応じて、リアルワード線を選択する第1ドライバと、前記第2デコード信号に応じて冗長ワード線を選択する第2ドライバとを備えている半導体メモリの製造方法であって、前記テスト信号を生成して、前記第1デコーダのデコード動作を禁止し、前記第2アドレスを前記半導体メモリに繰り返し供給して前記冗長ワード線を重複して選択し、ストレステストを実施し、書き込みコマンドとともに前記第2アドレスを前記半導体メモリに供給して、前記冗長ワード線に接続されたメモリセルにデータを書き込み、読み出しコマンドとともに前記第2アドレスを前記半導体メモリに供給して、前記冗長ワード線に接続されたメモリセルからデータを読み出し、読み出したデータを期待値と比較することで、前記冗長ワード線および前記冗長ワード線に接続されたメモリセルの良否を判定することを特徴とする半導体メモリの製造方法。前記テスト信号を生成する前、または前記冗長ワード線を重複して選択した後に前記テスト信号の生成を停止した後に、前記第1および第2アドレスを前記半導体メモリに繰り返し供給して前記リアルワード線を重複して選択し、前記リアルワード線および前記冗長ワード線を選択した状態でストレステストを実施し、前記リアルワード線に接続されたメモリセルにデータを書き込み、前記リアルワード線に接続されたメモリセルからデータを読み出し、読み出したデータを期待値と比較することで、前記半導体メモリの良否を判定することを特徴とする請求項7に記載の半導体メモリの製造方法。しかしながら、外部アドレスは、リアルワード線を選択するためのアドレスデコーダに供給される。このため、外部アドレスを用いて冗長ワード線を選択するとき、リアルワード線を選択するためのアドレスデコーダを停止しないと、意図していないリアルワード線が選択されてしまう。これにより、リアルワード線に余分なストレスが掛かると、半導体メモリの信頼性は低下するかもしれない。本発明の目的は、アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択することである。本発明の一形態では、半導体メモリは、複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、アドレス端子で受ける外部アドレスの一部である第1アドレスをデコードして第1デコード信号を出力し、テストモード中にデコード動作を禁止する第1デコーダと、通常動作モード中に、外部アドレスの別の一部である第2アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に第2アドレスをデコードし、第2デコード信号を出力する第2デコーダと、第1デコード信号および第2デコード信号に応じて、リアルワード線を選択する第1ドライバと、第2デコード信号に応じて、冗長ワード線を選択する第2ドライバとを有している。アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択できる。これにより、冗長ワード線にストレスを印加するテストにおいて、リアルワード線に余分なストレスが掛かることを防止でき、半導体メモリの信頼性が低下することを防止できる。以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾にZの付いている信号は、正論理を示している。先頭に/の付いている信号または末尾にXが付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリMEMの例を示している。半導体メモリMEMは、デコーダDEC1、DEC2、ドライバDRV1、DRV2およびメモリブロックRBLKを有している。メモリブロックRBLKは、複数のリアルワード線WLおよび複数の冗長ワード線RWLを有している。デコーダDEC1は、アドレス端子ADで受ける外部アドレスADの一部であるアドレスAD1をデコードしてデコード信号ADEC1を出力する。デコーダDEC2は、通常動作モード中に、外部アドレスADの別の一部であるアドレスAD2または不良の救済に使用する冗長ワード線RWLを示す冗長アドレスFADをデコードし、テストモード中に第2アドレスをデコードし、デコード信号ADEC2を出力する。ドライバDRV1は、デコード信号ADEC1、ADEC2に応じて、リアルワード線WLを選択する。ドライバDRV2は、デコード信号ADEC2に応じて、冗長ワード線RWLを選択する。この実施形態では、デコーダDEC1は、テストモードを示すテスト信号TSTを受けているときにデコード動作を禁止し、デコード信号ADEC1の出力を停止する。テスト信号TSTは、テストモードのエントリに応答して半導体メモリMEMの内部で生成されてもよく、半導体メモリMEMの外部から供給されてもよい。デコード信号ADEC1の出力が停止されたとき、ドライバDRV1は、リアルワード線WLの選択動作を停止し、全てのリアルワード線WLを非選択状態に維持する。一方、デコーダDEC2は、テスト信号TSTに拘わらず、アドレスAD2または冗長アドレスFADを受けてデコード信号ADEC2を生成し、ドライバDRV2に出力する。また、デコーダDEC2は、デコーダDEC1のデコード動作が禁止されるテストモード中に、第2アドレスをデコードする。これにより、アドレス端子ADで受ける外部アドレスADを用いて、リアルワード線WLを選択することなく、任意の冗長ワード線RWLを選択できる。この結果、冗長ワード線RWLにストレスを印加するテストにおいて、リアルワード線WLに余分なストレスが掛かることを防止でき、半導体メモリMEMの信頼性が低下することを防止できる。図2は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、DRAMDynamicRandomAccessMemoryである。半導体メモリMEMは、クロック信号CLKを受け、クロック信号CLKに同期して動作するが、クロック信号CLKを受けることなく、クロック非同期で動作してもよい。半導体メモリMEMは、パッケージに封入された半導体記憶装置として設計されてもよく、システムLSI等に搭載されるメモリマクロIPとして設計されてもよい。半導体メモリMEMは、コマンドデコーダ10、テスト制御部12、アドレスバッファ14、コラムタイミング制御部16、コラムアドレス制御部18、コラム線制御部20、ロウアドレス制御部22、ロウタイミング制御部24、ワード線制御部26、メモリセルアレイ28、データ制御部30および内部電圧生成部32を有している。例えば、半導体メモリMEMは、図2に示す以外にも、メモリセルMCのリフレッシュ動作を制御するための回路を有している。以下では、リフレッシュ動作の説明は省略する。コマンドデコーダ10は、クロック信号CLKに同期してコマンド信号CMDを受け、受けたコマンド信号CMDをデコードする。例えば、コマンド信号CMDは、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEを含む。コマンドデコーダ10は、デコード結果に応じて、メモリセルアレイのアクセス動作を実行するために、コマンド信号RASZ、RDZ、WRZ、PREZ等を出力する。また、コマンドデコーダ10は、半導体メモリMEMをテストするためのテストコマンドをデコードしたときに、テストコマンド信号TESZを出力する。コマンド信号RASZは、リアルワード線WLおよび冗長ワード線RWLを選択し、メモリセルアレイ28を活性化するために生成される。コマンド信号RDZは、メモリセルアレイ28からデータを読み出す読み出し動作を実行するために生成される。コマンド信号WRZは、メモリセルアレイ28にデータを書き込む書き込み動作を実行するために生成される。コマンド信号PREZは、リアルワード線WLおよび冗長ワード線RWLを非選択し、メモリセルアレイ28を非活性化するために生成される。テスト制御部12は、テストコマンド信号TESZとともに受ける外部アドレス信号ADの値に応じて、テストモード信号T1ZまたはT2Zを活性化し、あるいは非活性化する。半導体メモリMEMは、テストモード信号T1Zの活性化により、複数の冗長ワード線RWLを重複して選択する第1テストモードにエントリする。第1テストモードでは、複数の冗長ワード線RWLに接続されるメモリセルMCに同時にデータが書き込まれ、あるいは、複数の冗長ワード線RWLに同時に高電圧が印加され、ストレステストが実施される。半導体メモリMEMは、テストモード信号T1Zの非活性化により、第1テストモードからイクジットし、メモリセルMCにデータを読み書きするための通常動作モードに戻る。半導体メモリMEMは、テストモード信号T2Zの活性化により、冗長ワード線RWLの1つを選択し、冗長ワード線RWLに接続されるメモリセルに対してデータを書き込みまたはデータを読み出す第2テストモードにエントリする。第2テストモードでは、図6に示すヒューズラッチ回路FLT1、FLT2のプログラムの有無に拘わらず、任意の冗長ワード線RWLが選択可能である。半導体メモリMEMは、テストモード信号T2Zの非活性化により、第2テストモードからイクジットし、通常動作モードに戻る。なお、テスト制御部12は、半導体メモリMEMの動作モードを設定するモードレジスタとして形成されてもよい。このとき、テストコマンド信号TESZは、モードレジスタの値を設定するコマンド信号としてテスト制御部に供給される。さらに、テスト制御部12が設けられる代わりに、テストモード信号T1Z、T2Zをそれぞれ受ける外部端子テスト端子が半導体メモリMEMに設けられてもよい。アドレスバッファ14は、アドレス端子ADを介して外部アドレス信号ADAD12-AD0を受け、受けた外部アドレス信号ADをテスト制御部12、コラムアドレス制御部18およびロウアドレス制御部22に出力する。コラムアドレス制御部18には、アドレス端子ADで受けたコラムアドレス信号CAが供給される。ロウアドレス制御部22には、アドレス端子ADで受けたロウアドレス信号RAが供給される。この実施形態の半導体メモリMEMは、ロウアドレス信号RAおよびコラムアドレス信号CAを、共通のアドレス端子ADを用いて異なるタイミングで受けるアドレスマルチプレクスタイプを採用している。なお、外部アドレス信号ADのビット数は、13ビットに限定されない。例えば、外部アドレス信号ADのビット数は、リアルワード線WLの数に応じて決められればよい。コラムタイミング制御部16は、コマンド信号RDZ、WRZに応じて、コラム線制御部20の動作を決めるタイミング信号CLZを出力する。コラムタイミング制御部16は、メモリセルアレイ28からデータ制御部30に読み出される読み出しデータ信号をデータ端子DQに出力するためのタイミング信号DQZを、コマンド信号RDZに応じて出力する。また、コラムタイミング制御部16は、データ端子DQを介してデータ制御部30に供給される書き込みデータ信号をメモリセルアレイ28に出力するためのタイミング信号DQZを、コマンド信号WRZに応じて出力する。コラムアドレス制御部18は、コマンド信号RDZ、WRZに同期してアドレスバッファ14からの外部アドレス信号ADをラッチし、ラッチした外部アドレス信号ADをコラムアドレス信号CAとしてコラム線制御部20に出力する。コラム線制御部20は、コラムアドレス制御部18からのコラムアドレス信号CAをデコードし、コラムアドレス信号CAが示すコラム選択信号CLのいずれかをタイミング信号CLZに同期して出力する。ロウアドレス制御部22は、コマンドデコーダ10からのロウアドレスラッチ信号等のタイミング信号に同期して、アドレスバッファ14からの外部アドレス信号ADをラッチする。通常動作モード中T1Z、T2Z=ロウレベル、ロウアドレス制御部22は、ラッチした外部アドレス信号ADが不良のリアルワード線WLを示さないときに、ラッチした外部アドレス信号ADをロウアドレス信号BRABRA12-0としてワード線制御部26に出力する。通常動作モード中、ロウアドレス制御部22は、ラッチした外部アドレス信号ADが不良のリアルワード線WLを示すときに、不良のリアルワード線WLの代わりに選択する冗長ワード線RWLを示すロウアドレス信号BRAをワード線制御部26に出力する。ロウアドレス制御部22は、冗長ワード線RWLを示すロウアドレス信号BRAを出力するとき、ヒット信号THITRZTHITR0ZまたはTHITR1Zを活性化する。なお、テストモード中T1Z=ハイレベル、ロウアドレス制御部22は、ヒット信号THITR0Z、THITR1Zを強制的に活性化し、アドレス端子ADを介して供給されるロウアドレス信号RAをロウアドレス信号BRAとしてワード線制御部26に出力する。テストモード中の詳細な動作は後述する。ロウタイミング制御部24は、コマンド信号RASZに応じてタイミング信号WLONZを活性化し、コマンド信号PREZに応じてタイミング信号WLONZを非活性化する。タイミング信号WLONZは、リアルワード線WLおよび冗長ワード線RWLの活性化期間を決める信号である。なお、ロウタイミング制御部24は、センスアンプSAやプリチャージ回路PRE図4を動作するためのタイミング信号も生成する。ワード線制御部26は、ロウアドレス信号BRAおよびヒット信号THITR0Z、THITR1Zを受け、タイミング信号WLONZに応じてリアルワード線WLまたは冗長ワード線RWLを活性化する。メモリセルアレイ28は、マトリックス状に配置された複数のダイナミックメモリセルMCと、図の横方向に並ぶメモリセルMCの列に接続された複数のワード線WLまたはRWLと、図の縦方向に並ぶメモリセルMCの列に接続された相補のビット線対BL、/BLとを有している。メモリセルMCは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線BLまたは/BLに接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧VPRと同じであり、内部電圧生成回路32により生成される。データ制御部30は、読み出し動作時に、メモリセルアレイ28から供給される読み出しデータ信号を、タイミング信号DQZに応答してデータ端子DQに出力する。データ制御部30は、書き込み動作時に、データ端子DQを介して供給される書き込みデータ信号を、コマンド信号WRZに応じてメモリセルアレイ28に出力する。内部電圧生成部32は、電源電圧VDDおよび接地電圧VSSに基づいて電圧VPP、VII、VPR、VKKを生成する。電圧VPPは、電源電圧VDDを昇圧することにより生成され、リアルワード線WLおよび冗長ワード線RWLのハイレベル電圧等に使用される。電圧VIIは、内部電源電圧として、外部端子に接続される回路以外の内部回路に供給される。電圧VPRは、ビット線BL、/BLのプリチャージ電圧等に使用される。電圧VKKは、負電圧であり、リアルワード線WLおよび冗長ワード線RWLのロウレベル電圧リセット電圧等に使用される。図3は、図2に示したメモリセルアレイ28の例を示している。例えば、メモリセルアレイ28は、512本のリアルワード線WL0-WL511および2本の冗長ワード線RWL0、RWL1を各々有する16個のメモリブロックRBLKRBLK0-RBLK15と、一対のメモリブロックRBLKの間に配置されるセンスアンプ領域SAAとを有している。各メモリブロックRBLK0-RBLK15は、ロウアドレス信号BRAの上位4ビットBRA12-BRA9により選択される。例えば、冗長ワード線RWL0、RWL1は、リアルワード線群WL0-WL511の両側にそれぞれ形成される。図4は、図3に示したセンスアンプ領域SAAの例を示している。図4は、1つのデータ端子DQに対応するセンスアンプ領域SAAの一部を示している。センスアンプ領域SAAは、各メモリブロックRBLK0-1に対応するプリチャージ回路PREおよびビット線スイッチBTと、メモリブロックRBLK0-1に共有されるセンスアンプSAおよびコラムスイッチCSWとを有している。プリチャージ制御信号BRSBRS0またはBRS1は、メモリブロックRBLK0またはRBLK1に対応する複数のプリチャージ回路PREに供給される。各プリチャージ制御信号BRS0-1は、対応するメモリブロックRBLKの非アクティブ中にハイレベルに設定され、対応するメモリブロックRBLKのアクティブ中にロウレベルに設定される。スイッチ制御信号BTZBT0ZまたはBT1Zは、メモリブロックRBLK0またはRBLK1に対応する複数のビット線スイッチBTに供給される。スイッチ制御信号BTZは、対応するメモリブロックRBLKの非アクティブ中にロウレベルに設定され、対応するメモリブロックRBLKのアクティブ中にハイレベルに設定される。ビット線スイッチBTは、ビット線BL、/BLとセンスアンプSAとの間に配置されるnMOSトランジスタを有し、対応するスイッチ制御信号BTZのハイレベル中にオンする。センスアンプ活性化信号LEZ、LEXは、センスアンプ領域SAAの複数のセンスアンプSAに共通に供給される。センスアンプ活性化信号LEZ、LEXは、対応するメモリブロックRBLKの非アクティブ中にプリチャージ電圧VPRに設定され、対応するメモリブロックRBLKのアクティブ中にハイレベル、ロウレベルにそれぞれ活性化される。コラム選択信号CLCL0、CL1、CL2は、コラムスイッチCSWにそれぞれ接続される。各コラム選択信号CL0-CL2は、コラムアドレスCAに応じて、読み出し動作時および書き込み動作時にハイレベルに設定される。センスアンプ領域SAAは、一般的なDRAMと同じ構成のため、詳細な説明は省略する。各メモリブロックRBLKのプリチャージ制御信号BRS、スイッチ制御信号BTZおよびセンスアンプ活性化信号LEZ、LEXは、ロウアドレス信号BRA12-BRA9に応じて選択され、ロウタイミング制御部24からのタイミング信号にそれぞれ応答して活性化、非活性化される。例えば、各メモリブロックRBLKは、コマンド信号RASZの出力からコマンド信号PREZの出力までの間、アクティブ状態になる。図5は、図2に示したロウアドレス制御部22の例を示している。ロウアドレス制御部22は、ロウアドレスラッチ回路40、冗長判定回路42、ロウアドレス選択回路44および2つのOR回路を有している。ロウアドレスラッチ回路40は、ロウアドレスラッチ信号RALTZに同期して外部アドレス信号AD12-AD0をラッチし、ラッチした信号をロウアドレス信号RARA12-RA0として出力する。例えば、ロウアドレスラッチ信号RALTZは、ロウアドレスストローブ信号/RASに同期してコマンドデコーダ10から出力される。冗長判定回路42は、ロウアドレス信号RAが不良のリアルワード線WLを示す不良アドレスと一致するときに、選択する冗長ワード線RWLを含むメモリブロックRBLKを示すロウアドレス信号FRAFRA12-FRA9を出力する。ロウアドレス信号FRAは、不良の救済に使用する冗長ワード線を示す冗長アドレスの一例である。また、冗長判定回路42は、ロウアドレス信号RAが不良アドレスと一致するときに、選択する冗長ワード線RWLRWL0またはRWL1を示すヒット信号HITRZHITR0ZまたはHITR1Zを出力する。不良アドレスは、冗長判定回路42に予め記憶されている。ロウアドレス選択回路44は、ヒット信号HITR0ZまたはHITR1Zが出力されていないときロウレベルの非活性化状態、ロウアドレス信号RA12-RA0を選択し、ロウアドレス信号BRA12-BRA0として出力する。ロウアドレス選択回路44は、ヒット信号HITR0ZまたはHITR1Zが出力されているときハイレベルの活性化状態、ロウアドレス信号FRA12-FRA9を選択し、ロウアドレス信号BRA12-BRA9として出力する。また、ロウアドレス選択回路44は、ヒット信号HITR0ZまたはHITR1Zが出力されているとき、ハイレベルのロウアドレス信号BRA8-BRA0を出力する。各OR回路は、通常動作モードT1Z=ロウレベルにおいて、ヒット信号HITR0ZまたはHITR1Zの活性化中にヒット信号THITR0ZまたはTHITR1Zを活性化する。2つのOR回路は、テストモード中T1Z=ハイレベル、ヒット信号THITR0Z、THITR1Zを活性化する。各OR回路は、ヒット信号HITR0ZHITR1Zまたはテストモード信号T1Zを受けているときに、ヒット信号THITR0ZTHITR1Zを出力するテスト回路の一例である。ヒット信号THITR0Z、THITR1Zは、図12に示すロウプリデコーダWLPDECのデコード動作を禁止するテスト信号の一例である。図6は、図5に示した冗長判定回路42の例を示している。冗長判定回路42は、1つのヒューズラッチ回路FLT1、13個のヒューズラッチ回路FLT2、アドレス変換回路ACNV、アドレス比較回路ACMP、ヒット信号ラッチ回路HLTおよびヒット信号生成回路HITGENを有している。なお、図6に示すヒューズラッチ回路FLT1、FLT2、アドレス変換回路ACNV、アドレス比較回路ACMPおよびヒット信号ラッチ回路HLTは、メモリブロックRBLK0-RBLK15の冗長ワード線RWL0、RWL1にそれぞれ対応して形成されている。ヒューズラッチ回路FLT1、FLT2は、互いに同じ回路である。各ヒューズラッチ回路FLT1、FLT2は、内部電源線VIIと接地線VSSとの間に直列に配置されるpMOSトランジスタP1、nMOSトランジスタN1およびヒューズFSと、ラッチLTとを有している。ラッチLTの入力ノードN01は、pMOSトランジスタP1およびnMOSトランジスタN1のドレインに接続されている。例えば、ヒューズFSは、レーザー光を照射することによりカットされ、あるいは、所定値以上の電流を流すことでカットされる。pMOSトランジスタP1のゲートは、半導体メモリMEMのパワーオン時にロウレベルからハイレベルに変化するリセット信号FRSTを受けている。リセット信号FRSTは、半導体メモリMEMのパワーオン中にハイレベルに維持され、第2テストモード中T2Z=ハイレベルにロウレベルに設定される。nMOSトランジスタN1のゲートは、半導体メモリMEMのパワーオン時に一時的にハイレベルに変化するセット信号FSETを受けている。リセット信号FRSTおよびセット信号FSETは、メモリブロックRBLK0-RBLK15の冗長ワード線RWL0、RWL1に対応する全てのヒューズラッチ回路FLT1、FLT2に共通に供給される。ラッチLTの入力ノードN01は、パワーオン時のリセット信号FRSTのロウレベル期間に充電される。パワーオン時にリセット信号FRSTがハイレベルに変化した後、ヒューズFSがカットされていない状態では、セット信号FSETのハイレベルのパルスによりヒューズFSの入力ノードN01が放電され、ラッチLTはハイレベルを出力する。ヒューズFSがカットされている状態では、セット信号FSETのハイレベルのパルスによっても入力ノードN01は放電されず、ラッチLTはロウレベルを出力する。ヒューズラッチ回路FLT1のヒューズFSは、不良を救済するために、対応する冗長ワード線RWLを使用するときにカットされる。ヒューズFSがカットされたヒューズラッチ回路FLT1は、パワーオンによりロウレベルのジャッジ信号JDGFを出力する。ヒューズラッチ回路FLT2のヒューズFSは、不良を救済するリアルワード線WLを示すロウアドレス信号RA12-RA0の値と、対応する冗長ワード線RWLの番号を示す値とを論理演算した値がプログラムされる。ヒューズラッチ回路FLT2は、ヒューズFSのプログラム状態に応じた論理のロウアドレス信号FA12-FA0を出力する。ロウアドレス信号FA8-FA0は、不良のリアルワード線WLを示す不良アドレスの下位ビットとしてアドレス比較回路ACMPに供給される。不良を救済するリアルワード線WLを示すロウアドレス信号RA12-RA0の値と、ヒューズFSのプログラムの仕様については、図7で説明する。なお、ヒューズラッチ回路FLT1、FLT2は、第2テストモードにおいて、ヒューズリセット信号FRSTがロウレベルの期間、ヒューズFSのプログラム状態に拘わりなく、ラッチLTの出力からロウレベルを出力する。アドレス変換回路ACNVは、ロウアドレス信号RA12-RA8に対応するヒューズラッチ回路FLT2からロウアドレス信号FA12-FA8を受ける。アドレス変換回路ACNVは、所定の規則に従って、ロウアドレス信号FA12-FA8の論理を反転し、ロウアドレス信号FB12-FB8として出力する。ロウアドレス信号FB12-FB8は、不良のリアルワード線WLを示す不良アドレスの上位ビットを示す。アドレス変換回路ACNVは、第2テストモードにおいて、全てのヒューズラッチ回路FLT1、FLT2からロウレベルが出力されるときに、任意の冗長ワード線RWLを選択するために必要な回路である。第2テストモード時の動作の概要は図10に示す。アドレス比較回路ACMPは、アドレス変換回路ACNVからのロウアドレス信号FB12-FB8およびヒューズラッチ回路FLT2からのロウアドレス信号FA7-FA0を受ける。アドレス比較回路ACMPは、ロウアドレス信号FB12-FB8、FA7-FA0の1つと、対応するロウアドレス信号RA12-RA0の1つとを受ける13個のEOR回路を有している。各EOR回路は、入力端子で受けるビット値が同じときに、ロウレベルのヒット信号HITXHIT12X-HIT0Xを出力し、入力端子で受けるビット値が異なるときにハイレベルのヒット信号HITXを出力する。ヒット信号ラッチ回路HLTは、pMOSトランジスタP2、P3および複数のnMOSトランジスタ群N2を有している。pMOSトランジスタP2は、タイミング信号ROMLZがロウレベルのときに、ノードN02を充電するためにオンする。nMOSトランジスタN2は、ジャッジ信号JDGFおよびヒット信号HITXをゲートでそれぞれ受ける。nMOSトランジスタN2は、タイミング信号ROMLZのハイレベル期間に、ジャッジ信号JDGFおよびヒット信号HITXの少なくとも1つがハイレベルになったとき、ノードN02を放電するためにオンする。pMOSトランジスタP3は、ノードN02のハイレベルを維持するラッチとして機能する。タイミング信号ROMLZは、例えば図2に示したロウタイミング制御部24により生成され、コマンド信号RASZに応答してアクティブ期間中に活性化される。ヒット信号ラッチ回路HLTは、ジャッジ信号JDGFおよびEOR回路の出力が全てロウレベルのとき、ノードN02をハイレベルに維持し、ハイレベルのヒット信号FRHITZFRHIT0Z-FRHIT31Zのいずれかを出力する。すなわち、ヒューズラッチ回路FLT1のヒューズFSがカットされ、ロウアドレス信号FB12-FB8、FA7-FA0の値がロウアドレス信号RA12-RA0の値と一致するときに、対応するヒット信号FRHITZは、ハイレベル活性化状態を維持する。ハイレベルのヒット信号FRHITZは、不良のリアルワード線WLの代わりに冗長ワード線RWLを使用するときに出力される。ヒット信号ラッチ回路HLTは、ジャッジ信号JDGFまたはEOR回路の出力のいずれかがハイレベルのとき、ノードN02をロウレベルに変化させ、ヒット信号FRHITZFRHIT0Z-FRHIT31Zのいずれかをロウレベルに変化する。すなわち、ヒューズラッチ回路FLT1のヒューズFSがカットされておらず、またはロウアドレス信号FB12-FB8、FA7-FA0の値がロウアドレス信号RA12-RA0の値と一致しないときに、対応するヒット信号FRHITZはロウレベルに変化する。ヒット信号生成回路HITGENは、ヒット信号FRHIT0Z-FRHIT31Zの活性化に応じて、対応するヒット信号HITRZHITR0ZまたはHITR1Zを活性化し、使用する冗長ワード線RWLを示すロウアドレス信号FRA12-FRA9を出力する。なお、ヒット信号生成回路HITGENは、全てのヒット信号FRHIT0Z-FRHIT31Zがロウレベルに変化するとき、ヒット信号HITR0Z、HITR1Zの活性化せず、所定の値例えば、ハイレベルのロウアドレス信号FRA12-FRA9を出力する。ヒット信号生成回路HITGENの動作は、図8に示す。図7は、図6に示したアドレス変換回路ACNVの論理の例を示している。アドレス変換回路ACNVは、メモリブロックRBLKの冗長ワード線RWL0-RWL1のそれぞれに対応して形成されている。図7に示したインバータの記号を有するビットは、各ロウアドレス信号FA12-FA8が各ロウアドレス信号FB12-FB8に変換されるときに、論理が反転されることを示している。インバータの記号を有しないビットは、各ロウアドレス信号FA12-FA8が各ロウアドレス信号FB12-FB8として出力されることを示している。例えば、0000hhは16進数を示すのロウアドレス信号RA12-RA0が割り当てられているメモリブロックRBLK0のリアルワード線WL0が、メモリブロックRBLK1の冗長ワード線RWL1を用いて置き換えられるとする。図7より、ロウアドレス信号FA9-FA8はアドレス変換回路ACNVにより反転され、ロウアドレス信号FB9-FB8が生成される。このため、図6に示したアドレス比較回路ACMPにより、00のロウアドレスRA9-RA8と、00のロウアドレス信号FB9-FB8の一致を検出するためには、ヒューズラッチ回路FLT2から11のロウアドレスFA9-FA8を出力させる。このため、ロウアドレス信号FA9-FA8を出力するヒューズラッチ回路FLT2のヒューズFSはカットされず、ロウアドレス信号FA12-FA9、FA7-FA0を出力するヒューズラッチ回路FLT2のヒューズFSはカットされる。このとき、ロウアドレス信号FA12-FA8の値は00011になり、ロウアドレス信号FB12-FB8の値は、00000になる。したがって、半導体メモリMEMの外部から供給されるロウアドレス信号RA12-RA0が0000hのとき、対応するヒット信号FRHITZが活性化される。一方、第2テストモードでは、図10で説明するように、全てのヒューズラッチ回路FLT1、FLT2はロウレベルを出力する。このとき、例えば、メモリブロックRBLK1の冗長ワード線RWL1に対応する冗長判定回路42のアドレス変換回路ACNVは、00011=03hのロウアドレス信号FB12-FB8を出力する。メモリブロックRBLK15の冗長ワード線RWL0に対応する冗長判定回路42のアドレス変換回路ACNVは、11110=1Ehの値のロウアドレス信号FB12-FB8を出力する。したがって、第2テストモードにおいて、半導体メモリMEMの外部から0300hの値のロウアドレス信号RA12-RA0が供給されるとき、メモリブロックRBLK1の冗長ワード線RWL1に対応するヒット信号FRHIT3Zが活性化される。第2テストモードにおいて、半導体メモリMEMの外部から1E00hの値のロウアドレス信号RA12-RA8が供給されるとき、メモリブロックRBLK15の冗長ワード線RWL0に対応するヒット信号FRHIT30Zが活性化される。図8は、図6に示したヒット信号生成回路HITGENの論理の例を示している。ヒット信号生成回路HITGENは、偶数番号のヒット信号FRHITZが論理1のときにヒット信号HITR0Zを論理1に設定し、奇数番号のヒット信号FRHITZが論理1のときにヒット信号HITR1Zを論理1に設定する。偶数番号のヒット信号FRHITZは、対応するメモリブロックRBLKの冗長ワード線RWL0を示す。奇数番号のヒット信号FRHITZは、対応するメモリブロックRBLKの冗長ワード線RWL1を示す。また、ヒット信号生成回路HITGENは、活性化されたヒット信号RFHITZFRHIT0Z-FRHIT31Zのいずれかをエンコードする。そして、ヒット信号生成回路HITGENは、活性化されたヒット信号RFHITZに対応する冗長ワード線RWLを含むメモリブロックRBLKを示すロウアドレス信号FRA12-FRA9を生成する。図9は、図6に示した冗長判定回路42の通常動作モード中の動作の例を示している。この例は、メモリブロックRBLK0内の冗長ワード線RWL0およびメモリブロックRBLK1内の冗長ワード線RWL1に対応する冗長判定回路42の動作を示している。例えば、メモリブロックRBLK0の冗長ワード線RWL0は、対応するジャッジ信号JDGFがハイレベルのときに使用されない。このとき、対応する冗長判定回路42は、プログラムされず、1FFFhのロウアドレス信号FA12-FA0、FB12-FB0が出力される。一方、メモリブロックRBLK1の冗長ワード線RWL1は、メモリブロックRBLK0のリアルワード線WL511を救済するために使用される。まず、電源電圧VDDが半導体メモリMEMに供給されPON、電源電圧VDDが所定の電圧まで上昇すると、リセット信号FRSTはロウレベルからハイレベルに変化する図9a。リセット信号FRSTがロウレベルの期間に、ヒューズラッチ回路FLT1、FLT2のノードN01はハイレベルに設定され、ヒューズラッチ回路FLT1、FLT2は、ジャッジ信号JDGFおよびロウアドレス信号FA12-FA0をロウレベルに設定する図9b、c、d、e。この後、セット信号FSETが一時的にハイレベルに設定され、ジャッジ信号JDGFおよびロウアドレス信号FA12-FA0の論理レベルが、ヒューズFSの状態に応じて決まる図9f、g、h、i、j。例えば、リセット信号FRSTおよびセット信号FSETは、半導体メモリMEM内に形成されるパワーオンリセット回路により生成される。ここで、メモリブロックRBLK0のリアルワード線WL0を救済するために、メモリブロックRBLK0の冗長ワード線RWL0に対応するヒューズラッチ回路FLT2にプログラムされるロウアドレス信号FA12-FA0は、0000hである。メモリブロックRBLK0のリアルワード線WL511を救済するために、メモリブロックRBLK1の冗長ワード線RWL1に対応するヒューズラッチ回路FLT2にプログラムされるロウアドレス信号FA12-FA0は、02FFhである。アドレス変換回路ACNVは、図7に示した規則に従い、ロウアドレス信号FA12-FA8をロウアドレス信号FB12-FB8に変換する。図9k、l。アドレスの変換により、メモリブロックRBLK1の冗長ワード線RWL1に対応する冗長判定回路42のロウアドレス信号FB12-FB0は、01FFhになる。次に、アクティブコマンドACTとともに外部アドレス信号ADが半導体メモリMEMに供給される図9m。図5に示したロウアドレスラッチ回路40は、外部アドレス信号ADをラッチし、ロウアドレス信号RA12-RA001FFhとして冗長判定回路42に出力する図9n。ロウアドレス信号RA12-RA0とロウアドレス信号FB12-FB0の少なくともいずれかのビットが一致しない冗長判定回路42では、ヒット信号HITXのいずれかのビットがハイレベルになる図9o。ロウアドレス信号RA12-RA0とロウアドレス信号FB12-FB0が一致する冗長判定回路42では、全てのヒット信号HITXがロウレベルに変化する図9p。次に、タイミング信号ROMLZが活性化される図9q。ハイレベルのビットを含むヒット信号HITXを受けるヒット信号ラッチ回路HLTは、ヒット信号FRHIT0Zをロウレベルに設定する図9r。全てのビットがロウレベルのヒット信号HITXおよびロウレベルのジャッジ信号JDGFを受けるヒット信号ラッチ回路HLTは、ヒット信号FRHIT3Zをハイレベルに維持する図9s。なお、図9に示していない他のヒット信号HITR1Z、HITR2Z-31Zは、対応するアドレス比較回路ACMPによるアドレスの比較が一致せず、あるいは、ジャッジ信号JDGFがハイレベルのため、ロウレベルに変化する。メモリブロックRBLK1内の冗長ワード線RWL1に対応するヒット信号生成回路HITGENは、ハイレベルのヒット信号FRHIT3Zを受け、図8に示した規則に従って、ロウアドレス信号FRA12-FRA91hとロウレベルのヒット信号HITR0Zおよびハイレベルのヒット信号HITR1Zを出力する図9t、u。これにより、メモリブロックRBLK0のリアルワード線WL51101FFhの代わりに、メモリブロックRBLK1の冗長ワード線RWL1が選択される。図10は、図6に示した冗長判定回路42の第2テストモード中の動作の例を示している。図9と同じ動作については、詳細な説明は省略する。第2テストモードは、図6に示すヒューズラッチ回路FLT1、FLT2のプログラムの有無に拘わらず、任意の冗長ワード線RWLを選択し、データの読み書きを実施するときに使用される。まず、コマンド端子CMDに供給されるテストコマンドとともに、第2テストモードのエントリを示すアドレス信号が半導体メモリMEMに供給され、図2に示したテスト制御部12は、テストモード信号T2Zを活性化する図10a。テストモード信号T2Zの活性化により、半導体メモリMEMの状態は、通常動作モードから第2テストモードに移行する。ロウアドレス制御部22は、テストモード信号T2Zの活性化に応答してリセット信号FRSTをロウレベルに設定する図10b。これにより、全てのメモリブロックRBLK0-RBLK15の全ての冗長ワード線RWL0-RWL1に対応する冗長判定回路42は、ロウレベルのジャッジ信号JDGFとロウレベルのロウアドレス信号FA12-FA0を出力する図10c、d。例えば、メモリブロックRBLK1の冗長ワード線RWL1に対応する冗長判定回路42のアドレス変換回路ACNVは、ロウアドレス信号FA12-FA00000hを受け、ロウアドレス信号FB12-FB00300hを出力する図10e。次に、アクティブコマンドACTとともに外部アドレス信号ADが半導体メモリMEMに供給される図10f。この後、図9と同様に、アドレス比較回路ACMPは、ロウアドレス信号RA12-RA0、FB12-FB0の各ビットを比較する。ヒット信号ラッチ回路HLTは、タイミング信号ROMLZに応答して、アドレス比較回路ACMPによる比較結果を受ける図10g。メモリブロックRBLK1の冗長ワード線RWL1に対応するヒット信号ラッチ回路HLTは、アドレス比較回路ACMPによる比較結果一致に応じて、ヒット信号FRHIT3Zの活性化状態を維持する図10h。他のヒット信号ラッチ回路HLTは、アドレス比較回路ACMPによる比較結果不一致に応じて、ヒット信号FRHIT0Z-2Z、4Z-31Zをロウレベルに変化する図10i。ヒット信号生成回路HITGENは、図8に示した規則に従い、ヒット信号FRHIT3Zの活性化に応じて、ロウアドレス信号FRA12-FRA91hとロウレベルのヒット信号HITR0Zおよびハイレベルのヒット信号HITR1Zを出力する図10j、k。これにより、メモリブロックRBLK1の冗長ワード線RWL1がハイレベルに活性化され、書き込み動作および読み出し動作が実行可能になる図10l。このように、第2テストモードでは、半導体メモリMEMの外部から供給される外部アドレス信号AD12-AD0に応じて、任意のメモリブロックRBLKの任意の冗長ワード線RWLを選択し、テストを実施できる。メモリブロックRBLK1の冗長ワード線RWL1のテスト後、コマンド端子CMDにプリチャージコマンドPREが供給される。タイミング信号ROMLZとヒット信号HITR0Z-HITR1Zは非活性化され、ヒット信号FRHIT0Z-FRHIT31Zはハイレベルに設定される図10m、n。プリチャージコマンドPREの供給により、メモリブロックRBLK1の冗長ワード線RWL1が非活性化される図10o。この後、例えば、別の冗長ワード線RWLを選択してテストを実施するために、アクティブコマンドACTが半導体メモリMEMに供給される。第2テストモードによるテストの実施後、テストコマンドとともに、第2テストモードのイクジットを示すアドレス信号が半導体メモリMEMに供給される。テスト制御部12は、テストモード信号T2Zを非活性化する図10p。ロウアドレス制御部22は、テストモード信号T2Zの非活性化に応答してリセット信号FRSTをハイレベルに設定する図10q。そして、半導体メモリMEMの状態は、第2テストモードから通常動作モードに復帰する。図11は、図5に示したロウアドレス選択回路44の例を示している。ロウアドレス選択回路44は、NOR回路およびロウアドレス信号BRABRA12-BRA0をそれぞれ出力するアドレスセレクタASELを有している。NOR回路は、図6に示したヒット信号生成回路HITGENからハイレベルのヒット信号HITR0ZまたはHITR1Zを受けているときに、ロウレベルのヒット信号HITRXを出力する。アドレスセレクタASELは、互いに同じ回路であり、例えば、ヒット信号HITRXの論理レベルに応じてオンまたはオフするCMOS伝達ゲートを有している。CMOS伝達ゲートは、pMOSトランジスタおよびnMOSトランジスタのソースを互いに接続し、ドレインを互いに接続して形成されている。ロウアドレス信号RA12-RA9に対応するアドレスセレクタASELは、ヒット信号HITRXがハイレベルのとき、ロウアドレス信号RA12-RA9をロウアドレス信号BRA12-BRA9として出力する。また、ロウアドレス信号RA12-RA9に対応するアドレスセレクタASELは、ヒット信号HITRXがロウレベルのとき、ロウアドレス信号FRA12-FRA9をロウアドレス信号BRA12-BRA9として出力する。このように、ヒット信号HITRXがハイレベルに非活性化されているとき、半導体メモリMEMの外部から供給されるロウアドレス信号RA12-RA9がロウアドレス信号BRA12-BRA9として出力される。ヒット信号HITRXがロウレベルに活性化されているとき、冗長ワード線RWLを示すロウアドレス信号BRA12-BRA9が出力される。ロウアドレス信号RA8-RA0に対応するアドレスセレクタASELは、ヒット信号HITRXがハイレベルのとき、ロウアドレス信号RA8-RA0をロウアドレス信号BRA8-BRA0として出力する。また、ロウアドレス信号RA8-RA0に対応するアドレスセレクタASELは、ヒット信号HITRXがロウレベルのとき、ハイレベルのロウアドレス信号BRA8-BRA0を出力する。このように、ヒット信号HITRXがハイレベルに非活性化されているとき、半導体メモリMEMの外部から供給されるロウアドレス信号RA8-RA0がロウアドレス信号BRA8-BRA0として出力される。ヒット信号HITRXがロウレベルに活性化されているとき、無効な値のロウアドレス信号BRA8-BRA0が出力される。なお、ヒット信号HITRXがロウレベルに活性化されているとき、アドレスセレクタASELは、ハイレベル以外のロウアドレス信号BRA8-BRA0を出力してもよい。図12は、図2に示したワード線制御部26の例を示している。ワード線制御部26は、ロウプリデコーダWLPDEC、ロウブロックデコーダRBDEC、冗長ワード線デコーダRWLDECおよびリアルワード線デコーダWLDECを、メモリブロックRBLK0-RBLK15にそれぞれ対応して有している。ロウプリデコーダWLPDECは、ヒット信号THITR0Z、THITR1Zがともにロウレベルのとき、ロウアドレス信号BRA7-BRA4に応じてデコード信号WLSELAWLSELA0-WLSELA15のいずれかをハイレベルに活性化する。また、ロウプリデコーダWLPDECは、ヒット信号THITR0Z、THITR1Zがともにロウレベルのとき、ロウアドレス信号BRA3-BRA0に応じてデコード信号WLSELBWLSELB0-WLSELB15のいずれかをハイレベルに活性化する。一方、ロウプリデコーダWLPDECは、ヒット信号THITR0ZまたはTHITR1Zがハイレベルのときに、デコード動作を禁止し、全てのデコード信号WLSELA、WLSELBをロウレベルに非活性化する。ロウプリデコーダWLPDECの例は、図14に示す。メモリブロックRBLK0-RBLK15の各ロウブロックデコーダRBDECは、ロウアドレス信号BRA12-BRA9が、対応するメモリブロックRBLKを示すときに、デコード信号WLONWLON0、WLON1の少なくともいずれかをハイレベルに活性化する。各ロウブロックデコーダRBDECは、ロウアドレス信号BRA12-BRA9が、対応するメモリブロックRBLKを示していないときに、デコード信号WLON0、WLON1をともにロウレベルに非活性化する。ロウブロックデコーダRBDECの例は、図13に示す。冗長ワード線デコーダRWLDECは、ヒット信号THITR0Zおよびデコード信号WLON0が活性化されているときに、タイミング信号WLOFFに応答して冗長ワード線RWL0をハイレベルに活性化する。冗長ワード線デコーダRWLDECは、ヒット信号THITR1Zおよびデコード信号WLON1が活性化されているときに、タイミング信号WLOFFに応答して冗長ワード線RWL1をハイレベルに活性化する。冗長ワード線デコーダRWLDECの例は、図15に示す。リアルワード線デコーダWLDECは、リアルワード線WL0-WL511にそれぞ接続された512個のワード線ドライバWLDRV図14を有している。各ワード線ドライバWLDRVは、対応するデコード信号WLSELA、WLSELB、WLONが全てハイレベルに活性化されているときに、タイミング信号WLOFFに応答して、対応するリアルワード線WLをハイレベルに活性化する。リアルワード線デコーダWLDECの例は、図14に示す。図13は、図12に示したロウブロックデコーダRBDECの例を示している。図13では、全てのメモリブロックRBLK0-RBLK15に対応するロウブロックデコーダRBDECを示している。ロウブロックデコーダRBDECは互いに同じ回路であるため、メモリブロックRBLK0に対応するロウブロックデコーダRBDECについて説明する。ロウブロックデコーダRBDECは、4入力のAND回路と、2つの3入力のAND回路と、イネーブル信号EN0Z、EN1Zを出力するイネーブル回路ENとを有している。イネーブル回路ENは、ヒット信号THITR0ZまたはTHITR1Zがハイレベルのときに、イネーブル信号EN0Z、EN1Zの両方をハイレベルに活性化する。イネーブル回路ENは、ヒット信号THITR0Z、THITR1Zがともにロウレベルのとき、ロウアドレス信号BRA8の論理レベルに応じてイネーブル信号EN0Z、EN1Zのいずれかをハイレベルに活性化する。例えば、ロウアドレス信号BRA8がロウレベルのときに、イネーブル信号EN0Zが活性化され、ロウアドレス信号BRA8がハイレベルのときに、イネーブル信号EN1Zが活性化される。例えば、ロウレベルのロウアドレス信号BRA8は、各メモリブロックRBLK0-RBLK15の下位側のリアルワード線WL0-WL255を選択するために使用される。ハイレベルのロウアドレス信号BRA8は、各メモリブロックRBLK0-RBLK15の上位側のリアルワード線WL256-WL511を選択するために使用される。なお、イネーブル回路ENは、メモリブロックRBLK0-RBLK15の全てのロウブロックデコーダRBDECに共通に設けられてもよい。4入力のAND回路は、ロウアドレス信号BRA12-BRA9が全てロウレベルのときに、2つの3入力のAND回路にハイレベルを出力する。デコード信号WLON0を出力する3入力のAND回路は、4入力のAND回路の出力およびイネーブル信号EN0Zがともにハイレベルのときにタイミング信号WLONZの活性化に応答してデコード信号WLON0をハイレベルに活性化する。デコード信号WLON1を出力する3入力のAND回路は、4入力のAND回路の出力およびイネーブル信号EN1Zがともにハイレベルのときにタイミング信号WLONZの活性化に応答してデコード信号WLON1をハイレベルに活性化する。図14は、図12に示したロウプリデコーダWLPDECおよびリアルワード線デコーダWLDECの例を示している。図14は、1つのメモリブロックRBLKに対応する回路を示している。ロウプリデコーダWLPDECは、NORゲートと、デコード信号WLSELAWLSELA0-15、WLSELBWLSELB0-15をそれぞれ出力するAND回路とを有している。NORゲートは、ヒット信号THITR0ZまたはTHITR1Zがハイレベルのときにロウレベルのヒット信号THITRXを出力する。すなわち、ヒット信号THITRXは、メモリブロックRBLK0-RBLK15の冗長ワード線RWLのいずれかが使用されるとき、または第1テストモード中にロウレベルに設定される。各AND回路は、ヒット信号THITRXがハイレベルときに、ロウアドレス信号BRA7-BRA4の値およびBRA3-BRA0の値に応じて、デコード信号WLSELAおよびWLSELBを出力する。全てのAND回路は、ヒット信号THITRXがロウレベルときに、全てのデコード信号WLSELA、WLSELBをロウレベルに設定する。リアルワード線デコーダWLDECのワード線ドライバWLDRVは、昇圧電圧線VPPと接地線VSSとの間に直列に配置されるpMOSトランジスタPa、nMOSトランジスタNa、Nb、Ncと、レベルシフタLSFTとを有している。pMOSトランジスタPaのゲートは、タイミング信号WLOFFを受けている。nMOSトランジスタNa、Nb、Ncのゲートは、デコード信号WLSELA、WLSELB、WLONをそれぞれ受けている。pMOSトランジスタPaおよびnMOSトランジスタNaのドレインに接続されたノードN03は、レベルシフタLSFTの入力INに接続されている。ノードN03は、リアルワード線WLの非選択中にpMOSトランジスタPaのオンによりハイレベルに設定され、リアルワード線WLが選択されるときに、nMOSトランジスタNa、Nb、Ncのオンによりロウレベルに変化する。レベルシフタLSFTは、ノードN03がロウレベルVSSのときにリアルワード線WLをハイレベルVPPに設定し、ノードN03がハイレベルVPPのときにリアルワード線WLをロウレベルVKK負電圧に設定する。レベルシフタLSFTの例は、図16に示す。図15は、図12に示した冗長ワード線デコーダRWLDECの例を示している。冗長ワード線デコーダRWLDECは、冗長ワード線RWL0、RWL1にそれぞれ対応する冗長ワード線ドライバRWLDRVを有している。冗長ワード線ドライバRWLDRVは、図14に示したワード線ドライバWLDRVと同じ回路である。pMOSトランジスタPaのゲートは、タイミング信号WLOFFを受けている。冗長ワード線RWL0に対応する冗長ワード線ドライバRWLDRVのnMOSトランジスタNa、Nb、Ncのゲートは、ヒット信号THITR0Z、昇圧電圧VPPおよびデコード信号WLON0をそれぞれ受けている。冗長ワード線RWL1に対応する冗長ワード線ドライバRWLDRVのnMOSトランジスタNa、Nb、Ncのゲートは、ヒット信号THITR1Z、昇圧電圧VPPおよびデコード信号WLON1をそれぞれ受けている。冗長ワード線ドライバRWLDRVは、ワード線ドライバWLDRVと同様に動作する。すなわち、冗長ワード線RWL0、RWL1は、pMOSトランジスタPaのオンによりロウレベルVKKに設定され、nMOSトランジスタNa、Nb、NcのオンによりハイレベルVPPに変化する。図16は、図14および図15に示したレベルシフタLSFTの例を示している。レベルシフタLSFTは、pMOSトランジスタP10、P12、P14、nMOSトランジスタN10、N12、N14、N16およびCMOSインバータIV1、IV2を有している。pMOSトランジスタP10、P14のソースおよびCMOSインバータIV1、IV2の電源線は、昇圧電圧VPPを受けている。CMOSインバータIV1の接地線、nMOSトランジスタN10のソースおよびpMOSトランジスタP12のゲートは、接地電圧VSSを受けている。nMOSトランジスタN14、N16のソースおよびCMOSインバータIV1の接地線は、負電圧VKKを受けている。pMOSトランジスタP10およびCMOSインバータIV1は、入力端子INでハイレベルを受けたときに、ノードN04のロウレベルを保持するラッチ機能を有している。nMOSトランジスタN10およびCMOSインバータIV1は、入力端子INでロウレベルを受けたときに、ノードN04のハイレベルを保持するラッチ機能を有している。また、pMOSトランジスタP12、P14およびnMOSトランジスタN12、N14、N16は、ノードN04のロウレベルを保持するラッチ機能を有している。そして、レベルシフタLSFTは、入力端子INでハイレベルVPPを受けたときに、出力端子OUTからロウレベルVKKを出力し、入力端子INでロウレベルVSSを受けたときに、出力端子OUTからハイレベルVPPを出力する。レベルシフタLSFTは、ロウアドレス信号BRA12-BRA0の値に応じて入力端子INでロウレベルを受けるとき、対応するリアルワード線WLまたは冗長ワード線RWLをハイレベルVPPに活性化する。この後、ロウアドレス信号BRA12-BRA0の値が変化すると、図14および図15に示したnMOSトランジスタNa、Nc等はオフし、入力端子INはロウレベルのフローティング状態に維持される。但し、入力端子INのロウレベルにより、ノードN04がハイレベルに設定されるため、nMOSトランジスタN10はオンする。nMOSトランジスタN10とCMOSインバータIV1とのラッチ機能により、出力端子OUTはハイレベルに維持される。入力端子INのフローティング状態すなわち、ノードN04のハイレベルのラッチ状態は、タイミング信号WLOFFがロウレベルに設定され、図14および図15に示したpMOSトランジスタPaがオンするまで維持される。これを利用することで、タイミング信号WLOFFがハイレベルの期間に、ロウアドレス信号BRA12-BRA0を変化させることで、複数のリアルワード線WLおよび複数の冗長ワード線RWLを同時に活性化可能である。図17は、図2に示した半導体メモリMEMの通常動作モード中の動作の例を示している。この例では、アクティブコマンドACTとともに供給されるロウアドレス信号RA12-RA0の値は、全ての冗長判定回路42にプログラムされた不良のリアルワード線WLを示す値と異なる。あるいは、全ての冗長判定回路42は、プログラムされていない。通常動作モードでは、テストモード信号T1Z、T2ZはロウレベルLに非活性化されている。図5に示したロウアドレスラッチ回路40は、ロウアドレス信号RA12-RA0をラッチする図17a。アクティブコマンドACTに応答して、コマンド信号RASZ、タイミング信号WLOFF、タイミング信号ROMLZ、WLONZが順にハイレベルに活性化される図17b、c、d、e。ロウアドレス信号RA12-RA0の値は、全ての冗長判定回路42のアドレス変換回路ACNVが出力するロウアドレス信号FB12-FB0の値と一致しない。あるいは、全ての冗長判定回路42のヒューズラッチ回路FLT1は、ヒューズFSがカットされておらず、ハイレベルのジャッジ信号JDGFを出力する。ロウアドレス信号RA12-RA0、FB12-FB0が一致せず、あるいは全てのジャッジ信号JDGFがハイレベルであるため、ヒット信号HITR0Z、HITR1Z、THITR0Z、THITR1Zはロウレベルに維持される図17f、g。図11に示したロウアドレス選択回路44は、ロウアドレス信号RA12-RA0をロウアドレス信号BRA12-BRA0として出力する図17h。図14に示したロウプリデコーダWLPDECは、ロウアドレス信号BRA7-BRA0に応じてデコード信号WLSELA、WLSELBをハイレベルに設定する図17i、j。ロウブロックデコーダRBDECは、ロウアドレス信号BRA12-BRA8に応じて、メモリブロックRBLK0-RBLK15のいずれかのデコード信号WLON0-1の1つをハイレベルに活性化する図17k。これにより、ロウアドレス信号RA12-RA0に示されるリアルワード線WLの1つがハイレベルに活性化される図17l。冗長ワード線RWLは非活性化状態に維持される図17m。この後、例えば、コマンドデコーダ10に供給される読み出しコマンドRDまたは書き込みコマンドWRとともにコラムアドレス信号CAが順に供給される図17n。そして、活性化されたリアルワード線WLに接続されるメモリセルMCの読み出し動作または書き込み動作が実行される。図17は、バースト長が4の例を示している。バースト長は、1回の読み出しコマンドRDに応答して半導体メモリMEMから連続して読み出されるデータ数、または1回の書き込みコマンドWRに応答して半導体メモリMEMに連続して書き込まれるデータ数である。活性化されたリアルワード線WLに接続されたメモリセルMCのアクセス後、プリチャージコマンドPREがコマンドデコーダ10に供給され、コマンド信号PREZが一時的にハイレベルに活性化される図17o。プリチャージ信号PREZに応答して、コマンド信号RASZ、タイミング信号ROMLZ、WLOFF、WLONZ、WLONが順にロウレベルに非活性化される図17p、q、r、s。そして、リアルワード線WLが非活性化され、アクセス動作が完了する図17t。図18は、図2に示した半導体メモリMEMの通常動作モード中の動作の別の例を示している。図17と同じ動作については、詳細な説明は省略する。この例では、アクティブコマンドACTとともに供給されるロウアドレス信号RA12-RA0の値は、冗長判定回路42の1つにプログラムされた不良のリアルワード線WLを示す値である。コマンド信号CMD、外部アドレス信号AD12-AD0、コマンド信号RASZ、PREZ、タイミング信号ROMLZ、WLOFF、WLONZ、WLONの波形は、図17と同じである。ロウアドレス信号RA12-RA0の値は、冗長判定回路42の1つのアドレス変換回路ACNVが出力するロウアドレス信号FB12-FB0の値と一致する。この例では、ヒット信号FRHIT3Zに対応するアドレス比較回路ACMPがアドレスの一致を検出し、ヒット信号FRHIT3Zが活性化される。図6に示したヒット信号生成回路HITGENは、図8に示した規則に従って、ヒット信号FRHIT3Zの活性化に応答して、1hのロウアドレス信号FRA12-FRA9およびヒット信号HITR1Zを出力する図18a、b。ヒット信号HITR1Zに応答して、ヒット信号THITR1Zが活性化される。図11に示したロウアドレス選択回路44は、ヒット信号HITR1Zの活性化に応答して、1hのロウアドレス信号RA12-RA9および1FFhのロウアドレス信号FRA8-FRA0を、ロウアドレス信号BRA12-BRA0として出力する図18c。図14に示したロウプリデコーダWLPDECは、ヒット信号HITR1Zの活性化に応答して、全てのデコード信号WLSELA、WLSELBの活性化を禁止し、全てのデコード信号WLSELA、WLSELBをロウレベルに維持する図18d、e。このため、ロウアドレス信号RA12-RA0に対応するリアルワード線WLは活性化されず、ロウレベルに維持される図18f。図13に示したロウブロックデコーダRBDECは、ヒット信号THITR1Zを受けて、ロウアドレス信号BRA8の論理をマスクする。ロウブロックデコーダRBDECは、ロウアドレス信号BRA12-BRA8の値に対応するメモリブロックRBLKのデコード信号WLON0-WLON1の両方をハイレベルに活性化する図18g。図15に示した冗長ワード線デコーダRWLDECは、ハイレベルのデコード信号WLON0-WLON1およびハイレベルのヒット信号THITR1Zを受け、冗長ワード線RWL1をハイレベルに活性化する図18h。そして、リアルワード線WLの代わりに活性化された冗長ワード線RWL1に接続されるメモリセルMCの読み出し動作または書き込み動作が実行される。図18においても、バースト長が4の例を示している。図19は、図2に示した半導体メモリMEMのリアルワード線WLの多重選択テストの例を示している。図17と同じ動作については、詳細な説明は省略する。リアルワード線WLの多重選択テストは、冗長判定回路42のヒューズFSをプログラムする前に実施され、テストモードにエントリすることなく、通常動作モード中に実施可能である。なお、ユーザが使用する通常動作モードにおいて、プリチャージコマンドPREを供給することなく、複数のアクティブコマンドACTが半導体メモリMEMに連続して供給されることは禁止されているイリーガルコマンド。このため、半導体メモリチップMEMが搭載されるシステムでは、図19の動作は実施されない。換言すれば、ユーザが使用する通常動作モードにおいて、メモリセルMCを介して共通のビット線BL、/BLに接続された複数のリアルワード線WLは、同時に選択されることはない。このため、図19の動作は、テストモードの1つとして扱われる。リアルワード線WLの多重選択テストでは、複数のアクティブコマンドACTが、異なる外部アドレス信号AD12-AD0とともに、連続して半導体メモリMEMに供給される。この例では、連続して供給される外部アドレス信号AD12-AD0は、ロウアドレス信号RAa、RAb、RAc、RAdである。コマンド信号RASZ、PREZ、タイミング信号ROMLZ、WLOFF、WLONZの波形は、図17と同じである。ヒューズFSがプログラムカットされていないため、パワーオンリセット後、全ての冗長判定回路42のヒューズラッチ回路FLT1、FLT2は、ハイレベルのジャッジ信号JDGFおよびハイレベルのロウアドレス信号FA12-FA0を出力する図19a、b。このため、ヒット信号FRHIT0Z-FRHIT31Zはロウレベルに維持される図19c。ヒット信号生成回路HITGENは、HITR0Z-HITR1Zをロウレベルに設定し、ロウアドレス信号FRA12-FRA9をFhに設定する図19d、e。通常動作モードでは、テストモード信号T1Z、T2Zはロウレベルに非活性化されているため、ヒット信号THITR0Z-THITR1Zもロウレベルに維持される。ヒット信号HITR0Z-HITR1Z、THITR0Z-THITR1Zが活性化されないため、図11に示したロウアドレス選択回路44は、ロウアドレス信号RAa、RAb、RAc、RAdをロウアドレス信号BRA12-BRA0として順に出力する図19f。まず、ロウアドレス信号RAaに対応するワード線ドライバWLDRV図14は、リアルワード線WLRAaを活性化する図19g。ロウアドレス信号BRA12-BRA0の値がRAaからRAbに切り替わると、ロウアドレス信号RAbに対応するワード線ドライバWLDRVは、リアルワード線WLRAbを活性化する図19h。このとき、タイミング信号WLOFFはハイレベルに維持されているため、ロウアドレス信号RAaに対応するワード線ドライバWLDRVのノードN03は、ロウレベルのフローティング状態に維持される。したがって、ロウレベルを受けるレベルシフタLSFTは、リアルワード線WLRAaのハイレベルを維持する。同様に、ロウアドレス信号BRA12-BRA0の値がRAc、RAdに切り替わるとき、既に活性化しているリアルワード線WLRAa、RAbが非活性化されることなく、次のリアルワード線WLRAc、RAdが順に活性化される図19i、j。これにより、リアルワード線WLの多重選択テストを実施できる。多重選択テストにより、複数のリアルワード線WLおよびこれ等リアルワード線WLに接続された複数のメモリセルMCにストレスを同時に印加でき、バーンインテスト等のストレステストを実施できる。この際、任意のリアルワード線WLを重複して活性化できるため、メモリセルMCに所望のテストパターンを書き込んだ状態で、ストレスを印加できる。また、複数のリアルワード線WLをアクティブコマンドACTに応答して順に活性化していくことで、昇圧電圧VPPが一時的に低下すること電源ノイズの発生を防止できる。この結果、昇圧電圧VPPの生成能力が高い内部電圧生成部32を、多重選択テストのために設計する必要はない。また、特別の電源パッドを介して、半導体メモリMEMの外部から昇圧電圧VPPを供給する必要もない。リアルワード線WLRAa、RAb、RAc、RAdは、プリチャージコマンドPREに応答して、タイミング信号WLONZ、WLOFFがロウレベルに変化することで、非活性化される図19k。図20は、図2に示した半導体メモリMEMの第1テストモードにおける冗長ワード線RWLの多重選択テストの例を示している。図10、図17および図19と同じ動作については、詳細な説明は省略する。コマンド信号RASZ、PREZ、タイミング信号ROMLZ、WLOFF、WLONZ等の波形は、図17と同じため、図示を省略している。冗長ワード線RWLの多重選択テストは、冗長判定回路42のヒューズFSをプログラムする前に実施され、第1テストモード中に実施可能である。ヒューズFSがプログラムカットされていないため、図19と同様に、パワーオンリセット後、全ての冗長判定回路42は、ハイレベルのジャッジ信号JDGFおよびハイレベルのロウアドレス信号FA12-FA0を出力する図20a、b。このため、冗長判定回路42は、ヒット信号FRHIT0Z-FRHIT31Z、HITR0Z、HITR1Zをロウレベルに維持し、ロウアドレスFRA12-FRA9をFhに設定する図20c、d。この状態において、コマンド端子CMDに供給されるテストコマンドTESTとともに、第1テストモードのエントリを示す外部アドレス信号AD12-AD0T1ENTが半導体メモリMEMに供給される図20e。図2に示したテスト制御部12は、テストコマンドTESTに応答してテストモード信号T1Zを活性化する図20f。テストモード信号T1Zの活性化により、半導体メモリMEMの状態は、通常動作モードから第1テストモードに移行する。図5に示したロウアドレス制御部22は、テストモード信号T1Zの活性化に応答してヒット信号THITR0Z、THITR1Zの両方を活性化する図20g。図14に示したロウプリデコーダWLPDECは、ヒット信号THITR0Z、THITR1Zの活性化に応答して、全てのデコード信号WLSELA、WLSELBをロウレベルに維持する図20h。これにより、ロウアドレス信号RA12-RA0によるリアルワード線WLの活性化が禁止され、冗長ワード線RWLを多重選択するときに、意図しないリアルワード線WLが活性化されることを防止できる。すなわち、所望の冗長ワード線RWLのみ活性化できる。ヒット信号HITR0Z-HITR1Zが活性化されないため、図11に示したロウアドレス選択回路44は、ロウアドレス信号RA12-RA0をロウアドレス信号BRA12-BRA0として順に出力する図20i。例えば、アドレス端子ADに順に供給されるロウアドレス信号RA12-RA0は、0000h、0200h、0400hである。ロウアドレス信号RAの上位4ビットRA12-RA9は、0h、1h、2hであり、メモリブロックRBLK0-RBLK2の冗長ワード線RWL0-RWL1にそれぞれ割り当てられたアドレスである。図13に示したロウブロックデコーダRBDECは、ヒット信号THITR0Z、THITR1Zの活性化を受け、ロウアドレス信号BRA8の論理を無効にする。そして、ロウブロックデコーダRBDECは、ロウアドレス信号BRA12-BRA9に応じて、メモリブロックRBLK0-RBLK15のいずれかに対応するデコード信号WLON0、WLON1を同時に活性化する図20j、k、l。メモリブロックRBLK0-RBLK2に対応する冗長ワード線デコーダRWLDEC図15は、デコード信号WLON0、WLON1の活性化に応答して、冗長ワード線RWL0、RWL1を同時に活性化する図20m、n、o。図19と同様に、冗長ワード線RWL0-RWL1の活性化状態は、プリチャージコマンドPREが供給され、タイミング信号WLOFFがロウレベルに変化するまで維持される。すなわち、複数のメモリブロックRBLK0-RBLK2の冗長ワード線RWL0-RWL1が互いに重複して活性化され、多重選択テストを実施される。この実施形態では、第1テストモード中に、ヒット信号HITR0Z、HITR1Zを受けるロウアドレス選択回路44をヒットしていない状態で動作させる。ヒット信号THITR0Z、THITR1Zを受けるロウプリデコーダWLPDECおよびロウブロックデコーダRBDECをヒットしている状態で動作させる。これにより、半導体メモリMEMの外部から供給される外部アドレス信号ADを用いて、リアルワード線WLを活性化することなく、任意の冗長ワード線RWLを互いに重複して活性化できる。複数の冗長ワード線RWLおよびこれ等冗長ワード線RWLに接続された複数のメモリセルMCにストレスを同時に印加でき、バーンインテスト等のストレステストを実施できる。任意の冗長ワード線RWLを重複して活性化できるため、メモリセルMCに所望のテストパターンを書き込んだ状態で、ストレスを印加できる。活性化されている冗長ワード線RWLは、プリチャージコマンドPREに応答して非活性化される図20p。この後、コマンド端子CMDに供給されるテストコマンドTESTとともに、第1テストモードのイクジットを示す外部アドレス信号AD12-AD0T1EXTが半導体メモリMEMに供給される図20q。これにより、テストモード信号T1Zが非活性化され、ヒット信号THITR0Z、THITR1Zが非活性化される図20r、s。そして、半導体メモリMEMは、第1テストモードから通常動作モードに復帰する。なお、プリチャージコマンドPREを供給する前に、第1テストモードをイクジットし、図19に示したリアルワード線WLの多重選択テストを実施してもよい。このとき、任意の複数の冗長ワード線RWLと任意の複数のリアルワード線WLを重複して活性化できる。一般に、冗長ワード線RWLは、リアルワード線WLと同じレイアウトルールを用いて、リアルワード線WLとともに形成される。このため、冗長ワード線RWLとリアルワード線WLとを区別することなく同時に活性化することで、ワード線RWL、WL間のストレステストを実施できる。さらに、図19に示したリアルワード線WLの多重選択テストにおいて、プリチャージコマンドPREを供給する前に、第1テストモードにエントリし、任意の複数の冗長ワード線RWLと任意の複数のリアルワード線WLを重複して活性化してもよい。さらに、各メモリブロックRBLKに2本より多い冗長ワード線RWLを形成してもよい。また、テストコマンドTESTとともに供給される外部アドレス信号ADの値に応じて、ヒット信号THITR0Z、THITR1Zをそれぞれ選択的に活性化可能にしてもよい。このとき、図13に示したロウブロックデコーダRBDECにおいて、デコード信号WLON0は、ヒット信号THITR0Zとロウアドレス信号BRA8の反転信号とのOR論理に応じて活性化される。デコード信号WLON1は、ヒット信号THITR1Zとロウアドレス信号BRA8のOR論理に応じて活性化される。これにより、第1テストモード中に冗長ワード線RWL0、RWL1を個別に活性化できる。図21は、上述した半導体メモリMEMをテストするテストシステムTSYSの例を示している。テストシステムTSYSは、半導体メモリMEMの製造工程で使用される。半導体メモリMEMは、後述するテストが実施されることにより製造される。まず、半導体製造工程により半導体ウエハWAF上に複数の半導体メモリMEMが形成される。半導体メモリMEMは、半導体ウエハWAFから切り出される前にテスタTSによりテストされる。テスタTSからは制御信号だけでなく、電源電圧VDDおよび接地電圧VSSが供給される。テスタTSは、半導体メモリMEMのアクセスを制御するコントローラの一例である。半導体メモリMEMは、例えば、プローブカードのプローブPRBを介してテスタTSに接続される。図21では、1つの半導体メモリMEMがテスタTSに接続されているが、複数の半導体メモリMEMをテスタTSに一度に接続してもよい。テスタTSに一度に接続する半導体メモリMEMの数は、テスタTSの端子数と半導体メモリMEMの端子数に依存する。テスタTSは、コマンド信号CMD、外部アドレス信号ADおよび書き込みデータ信号DQを半導体メモリMEMに供給し、読み出しデータ信号DQを半導体メモリMEMから受ける。なお、テスタTSは、パッケージングされた半導体メモリMEMをテストするために使用されてもよい。図22は、上述した半導体メモリMEMの製造方法の例を示している。図22に示すフローは、ウエハプロセスが完了したウエハ状態の半導体メモリMEMをテストする工程を示している。例えば、半導体メモリMEMのテストは、図21に示したテスタTSを用いて実施される。まず、ステップS10において、テスタTSは、通常動作モードにおいて、複数のリアルワード線WLを同時に活性化する。次に、テスタTSは、第1テストモードにおいて、複数の冗長ワード線RWLを同時に活性化する。リアルワード線WLおよび冗長ワード線RWLは、図20で説明したように、同時に活性化されてもよい。また、複数のワード線WL、RWLが活性化されている状態で、書き込み動作を実行し、共通のビット線BLまたは/BLに接続される複数のメモリセルMCに同じ論理のデータを書いてもよい。なお、所定のワード線WL、RWLの活性化、データの書き込み、プリチャージ動作を繰り返すことで、メモリセルアレイ28のメモリセルに所望のパターンのデータを書き込むことができる。ステップ10により、ワード線WL、RWLに対してストレスを印加でき、あるいは、メモリセルMCに対してストレスを印加できる。すなわち、ステップ10では、ストレステストが実施される。この実施形態では、複数の任意のワード線WL、RWLを選択してストレスを印加できるため、特定のパターンメモリセルMCに書き込まれるデータのパターンやワード線WL、RWLの電圧パターンを用いてストレスを印加できる。これにより、バーンインテスト等を確実に実施でき、初期不良にすべき半導体メモリMEMを確実に不良化できる。この結果、市場での不良率を低減でき、半導体メモリMEMおよび半導体メモリMEMが搭載されるシステムの信頼性を向上できる。次に、ステップS20において、テスタTSは、通常動作モードにおいて、各リアルワード線WLに接続されたメモリセルMCの動作テストを実施する。次に、テスタTSは、第2テストモードにおいて、各冗長ワード線RWLに接続されたメモリセルMCの動作テストを実施する。動作テストは、所定のパターンのデータをメモリセルMCに書き込む書き込み動作WRが実施された後、メモリセルMCからデータを読み出す読み出し動作RDを実施し、期待値と比較することで実施される。なお、動作テストは、リアルワード線WLと冗長ワード線RWLについてそれぞれ実施するのではなく、リアルワード線WLと冗長ワード線RWLとに接続されたメモリセルMCにデータを書き込んだ後、メモリセルMCからデータを読み出してもよい。ステップS30において、テスタTSは、ステップ20の動作テストでパスした半導体メモリチップMEMと、フェイルした半導体メモリチップMEMとを識別する。すなわち、半導体メモリチップMEMの良否が判定される。ステップS40において、テスタTSは、フェイルした半導体メモリチップMEMが救済可能であるかどうかを判定する。すなわち、冗長ワード線RWLを用いることで、不良が救済できるか否かが判定される。救済が不可能と判定された半導体メモリチップMEMは、不良品として扱われる。ステップS50において、救済が可能と判定された半導体メモリチップMEMのヒューズFSがプログラムされる。ヒューズFSがアルミニウム等により形成されている場合、半導体メモリチップMEMが形成されているウエハは、テスタTSからレーザーリペア装置等に移動され、ヒューズFSが溶断される。ステップS50は、不良の救済工程である。ステップS60において、テスタTSは、通常動作モードにおいて、半導体メモリチップMEMに外部アドレス信号ADを順に供給し、書き込み動作WRおよび読み出し動作RDを実行し、動作テストを実施する。動作テストでは、冗長判定回路42のヒューズラッチ回路FLT2にプログラムされたアドレスに対応するリアルワード線WLの代わりに冗長ワード線RWLが選択される。これにより、テスタTSは、ヒューズFSが正しくプログラムされていることを確認できる。ステップS70において、テスタTSは、ステップ60の動作テストでパスした半導体メモリチップMEMと、フェイルした半導体メモリチップMEMとを識別する。ステップS70でフェイルと判定された半導体メモリチップMEMは、不良品として扱われる。ステップS70でパスと判定された半導体メモリチップMEMは、良品として扱われる。良品と判定された半導体メモリチップMEMは、ウエハから切り出され、パッケージング工程に移される。あるいは、良品と判定された半導体メモリチップMEMは、チップ状態またはウエハ状態で出荷される。図23は、上述した半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムSYSは、シリコン基板上に複数のマクロが集積されたシステムオンチップSoCを有している。あるいは、システムSYSは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージMCPを有している。あるいは、システムSYSは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージSiPを有している。さらに、システムSYSは、チップオンチップCoCあるいはパッケージオンパッケージPoPの形態で構成されてもよい。例えば、SoCは、CPUCentralProcessingUnit、ROMReadOnlyMemory、周辺回路I/Oおよび上述した半導体メモリMEMを有している。CPUは、半導体メモリMEMのアクセスを制御するコントローラの一例である。CPU、ROM、周辺回路I/Oおよび半導体メモリMEMは、システムバスSBUSにより互いに接続されている。なお、CPUと半導体メモリMEMの間にメモリコントローラを配置してもよい。CPUは、ROM、周辺回路I/Oおよび半導体メモリMEMをアクセスするとともにシステム全体の動作を制御する。半導体メモリMEMは、CPUからのアクセス要求に応じて、読み出し動作および書き込み動作を実行する。なお、システムSYSの最小構成は、CPUと半導体メモリMEMである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、第1テストモードにおいて、複数の冗長ワード線RWLを順に重複して選択することで、複数の冗長ワード線RWLおよび冗長ワード線RWLに接続されたメモリセルMCにストレスを同時に印加できる。この結果、バーンインテスト等のストレステストの時間を短縮でき、テストのコストを短縮できる。ロウアドレス選択回路44は、ヒット信号HITR0Z、HITR1Zにより制御され、ロウプリデコーダWLPDECは、ヒット信号THITR0Z、THITR1Zにより制御される。これにより、アドレス端子ADに供給されるロウアドレス信号RA12-RA9を、ロウアドレス選択回路44を介してロウブロックデコーダRBDECに供給できる。したがって、ロウアドレス信号RA12-RA9に基づいて、リアルワード線WLを活性化することなく任意の冗長ワード線RWLを活性化できる。換言すれば、ロウブロックデコーダRBDECをリアルワード線WLと冗長ワード線RWLの選択に共用するときにも、外部アドレス信号ADを用いて、リアルワード線WLを選択することなく、冗長ワード線RWLを選択できる。ヒット信号THITR0Z、THITR1Zは、冗長判定回路42から出力されるヒット信号HITR0Z、HITR1Zの論理を含んでいるため、通常動作モードにおいて、冗長判定回路42にプログラムされている不良アドレスに応じて冗長ワード線RWLを選択できる。図24は、別の実施形態におけるロウアドレス選択回路44Aの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ロウアドレス選択回路44Aは、図2に示した半導体メモリMEMにおいて、図11のロウアドレス選択回路44の代わりに形成される。半導体メモリMEMのその他の構成は、図2と同じである。ロウアドレス選択回路44Aを有する半導体メモリMEMは、図21に示したテストシステムTSYSを用いて図22に示したテストが実施される。すなわち、ロウアドレス選択回路44Aを有する半導体メモリMEMは、図19および図20に示した多重選択テストが実施可能である。また、ロウアドレス選択回路44Aを有する半導体メモリMEMは、図23に示したシステムSYSに搭載可能である。ロウアドレス選択回路44Aは、ハイレベルのテストモード信号T1Zを受けているときに、ハイレベルのヒット信号HITR0ZまたはHITR1Zの受け付けを禁止し、ヒット信号HITRXを強制的にハイレベルに設定するマスク回路MSKを、図11に示したロウアドレス選択回路44に追加している。マスク回路MSKにより、第1テストモード中、冗長判定回路42のプログラム状態に拘わらず、ヒット信号HITRXをハイレベルに設定でき、ロウアドレス信号RA12-RA0をロウアドレス信号BRA12-BRA0として出力できる。これにより、ヒューズラッチ回路FLT1、FLT2のヒューズFSがカットされた後にも、図20に示した第1テストモードによるテストを実施できる。なお、上述した実施形態は、リアルワード線WLおよび冗長ワード線RWLを有する半導体メモリMEMに適用する例について述べた。しかし、上述した実施形態は、ワード線がメインワード線とサブワード線とで形成される半導体メモリMEMに適用してもよい。例えば、レベルシフタLSFTの最終段のCMOSインバータが削除され、上述したリアルワード線WLおよび冗長ワード線RWLは、リアルメインワード線および冗長メインワード線とされる。各メモリブロックRBLKのリアルメインワード線の数は、128本にされ、ロウアドレス信号RA1-RA0は、リアルメインワード線毎に4本配置されるリアルサブワード線を選択するためにサブワードデコーダに供給される。冗長サブワード線は、冗長メインワード線毎に4本配置される。この場合、第1テストモードにおいて、複数の冗長メインワード線が順次重複して活性化されてもよく、複数の冗長サブワード線が順次重複して活性化されてもよい。上述した実施形態は、冗長ワード線RWLを有するDRAMに適用する例について述べた。しかし、上述した実施形態は、冗長ワード線RWLを有するSRAMStaticRAM、強誘電体メモリferroelectricmemory、フラッシュメモリ、抵抗変化メモリReRAMResistiveRAM、位相変化メモリPRAMPhasechangeRAM、磁気抵抗メモリMRAM;MagnetoresistiveRAM等の他の半導体メモリに適用可能である。また、本実施形態を適用可能な半導体メモリMEMは、アドレスマルチプレクスタイプに限定されず、アドレスノンマルチプレクスタイプでもよい。アドレスノンマルチプレクスタイプでは、ロウアドレス信号RAとコラムアドレス信号CAが異なるアドレス端子を介して同時に供給される。このとき、半導体メモリMEMは、ロウアドレス信号RAとコラムアドレス信号CAを同時に受けるアドレスバッファと、読み出しコマンドRDおよび書き込みコマンドWRをデコードするコマンドデコーダとを有している。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。