a1第1電位と第1ノードとの間に接続された第1トランジスタと、a2前記第1ノードと前記第1電位より低い第2電位との間に接続された第2トランジスタと、a3前記第1電位と第2ノードとの間に接続された第3トランジスタと、a4前記第2ノードと前記第2電位との間に接続された第4トランジスタと、a5前記第1ノードと第1ビット線との間に接続された第5トランジスタと、a6前記第2ノードと第2ビット線との間に接続された第6トランジスタと、を有する半導体装置であって、b1素子分離領域により囲まれた第1活性領域であって、前記第5トランジスタが配置される第1活性領域と、b2素子分離領域により囲まれた第2活性領域であって、前記第6トランジスタが配置される第2活性領域と、c前記第1活性領域および前記第2活性領域の下部に配置された絶縁層と、d1前記第1活性領域の下部において、前記絶縁層を介して配置された第1導電型の第1半導体領域と、d2前記第1半導体領域の下部に配置された前記第1導電型と逆導電型である第2導電型の第2半導体領域と、を有し、前記第1半導体領域の底部および側部は、前記第2半導体領域と接するように配置され、前記第1半導体領域は、前記第5トランジスタのゲート電極と接続される半導体装置。d3前記第2活性領域の下部において、前記絶縁層を介して配置された前記第1導電型の第3半導体領域、を有し、前記第3半導体領域の底部および側部は、前記第2半導体領域と接するように配置され、前記第3半導体領域は、前記第6トランジスタのゲート電極と接続される請求項1記載の半導体装置。b3前記素子分離領域により囲まれた第3活性領域であって、前記第1トランジスタが配置される第3活性領域、を有し、前記第3活性領域の下部においては、前記絶縁層を介して前記第2半導体領域が配置される請求項2記載の半導体装置。前記第1、第2および第3活性領域は、第1方向に並んで配置され、前記第3活性領域は、第1活性領域と第2活性領域との間に配置され、前記第3活性領域の下部において前記絶縁層を介して配置される前記第2半導体領域は、前記第1半導体領域および前記第3半導体領域の下部まで延在している請求項3記載の半導体装置。b4前記素子分離領域により囲まれた第4活性領域であって、前記第2トランジスタが配置される第4活性領域、を有し、前記第4活性領域は、前記第3活性領域と第2活性領域との間に配置される請求項4記載の半導体装置。前記第3トランジスタは、前記第1活性領域に配置され、前記第4トランジスタは、前記第2活性領域に配置される請求項5記載の半導体装置。前記第1半導体領域と前記第5トランジスタのゲート電極との接続は、前記前記第5トランジスタのゲート電極の上部から前記第1半導体領域の上部まで延在する一体の第1導電性膜によりなされる請求項1記載の半導体装置。前記第2半導体領域と前記第6トランジスタのゲート電極との接続は、前記前記第6トランジスタのゲート電極の上部から前記第2半導体領域の上部まで延在する一体の第2導電性膜によりなされる請求項2記載の半導体装置。前記第1乃至第6トランジスタを有するメモリセルを複数有するメモリセルアレイであって、第1方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置され、前記第1方向と交差する第2方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置されたメモリセルアレイを有し、前記メモリセルアレイにおいて前記第1半導体領域は複数配置され、前記複数の前記第1半導体領域は、前記第1方向に第1間隔をおいて配置され、前記第2方向に第2間隔を置いて配置され、前記第2半導体領域は、前記複数の前記第1半導体領域の底部および側部と接するように配置され、前記第1間隔が位置する第1部および前記第2間隔が位置する第2部において、前記絶縁層下に位置するように連続して配置される請求項1記載の半導体装置。前記第1導電型は、p型であり、前記第2導電型は、n型である請求項1記載の半導体装置。前記第1導電型は、n型であり、前記第2導電型は、p型である請求項1記載の半導体装置。前記第5トランジスタのゲート電極は、金属部を有する請求項11記載の半導体装置。前記第5トランジスタのゲート電極と前記第1活性領域との間に位置するゲート絶縁膜は、酸化シリコン膜より誘電率の高い絶縁膜部を有する請求項12記載の半導体装置。前記第1半導体領域と前記第5トランジスタのゲート電極とを接続する前記第1導電性膜は、前記素子分離領域を貫通して配置される請求項7記載の半導体装置。前記第1導電性膜は、前記素子分離領域および前記素子分離領域上に配置された層間絶縁膜中に配置されている請求項14記載の半導体装置。前記第5トランジスタのソース、ドレイン領域上に配置された第3導電性膜を有し、前記第1導電性膜が配置されている第1接続孔は、前記第3導電性膜が配置されている第2接続孔と異なる工程で形成されたものである請求項15記載の半導体装置。前記第1半導体領域と前記第5トランジスタのゲート電極とを接続する前記第1導電性膜は、前記素子分離領域を貫通して配置されておらず、前記前記第1導電性膜の底部は、前記素子分離領域の底部より高い位置で、前記前記第1半導体領域と接続されている請求項7記載の半導体装置。前記第1導電性膜は、接続孔内に形成された導電性材料よりなり、前記接続孔は、前記第1導電性膜の形成領域を含む開口領域において、前記開口領域に位置する前記絶縁層および前記絶縁層上部の半導体領域を除去した後に形成されたものである請求項17記載の半導体装置。前記第5トランジスタのソース、ドレイン領域上に配置された第3導電性膜を有し、前記第1導電性膜が配置されている第1接続孔は、前記第3導電性膜が配置されている第2接続孔と同じ工程で形成されたものである請求項18記載の半導体装置。a素子分離領域により囲まれた活性領域に配置されたnチャネル型トランジスタと、b前記活性領域の下部に配置された絶縁層と、c前記活性領域の下部において、前記絶縁層を介して配置された第1導電型の第1半導体領域と、d前記第1半導体領域の下部に配置された前記第1導電型と逆導電型である第2導電型の第2半導体領域と、を有し、前記第1半導体領域の底部および側部は、前記第2半導体領域と接するように配置され、前記第1半導体領域は、前記nチャネル型トランジスタのゲート電極と接続される半導体装置。前記第1半導体領域とnチャネル型トランジスタのゲート電極との接続は、前記nチャネル型トランジスタのゲート電極の上部から前記第1半導体領域の上部まで延在する一体の導電性膜によりなされる請求項20記載の半導体装置。LSILargeScaleIntegrationの低消費電力化や高速化などの高性能化を図るためSOISiliconOnInsulator基板の採用が検討されている。また、CMOSComplementaryMetalOxideSemiconductorに対しSOI基板を用い、いわゆる、ダブルゲート構造することにより、トランジスタの閾値を調整しようとする技術がある。しかしながら、上記ダブルゲート構造の検討に当たっては、単一のCMOSに対する適用は現実的であっても、多数のトランジスタを有するメモリ例えば、SRAMへの適用は困難である。本発明の目的は、特性の良好な半導体装置を提供することにある。特に、トランジスタMISFET、MOSを有する半導体装置において、その特性の向上を図ることにある。また、SRAMメモリセルを有する半導体装置において、その特性の向上を図ることにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下のa1~d2を有する。a1は、第1電位と第1ノードとの間に接続された第1トランジスタである。a2は、上記第1ノードと上記第1電位より低い第2電位との間に接続された第2トランジスタである。a3は、上記第1電位と第2ノードとの間に接続された第3トランジスタである。a4は、上記第2ノードと上記第2電位との間に接続された第4トランジスタである。a5は、上記第1ノードと第1ビット線との間に接続された第5トランジスタである。a6は、上記第2ノードと第2ビット線との間に接続された第6トランジスタである。b1は、素子分離領域により囲まれた第1活性領域であって、上記第5トランジスタが配置される第1活性領域である。b2は、素子分離領域により囲まれた第2活性領域であって、上記第6トランジスタが配置される第2活性領域である。cは、上記第1活性領域および上記第2活性領域の下部に配置された絶縁層である。d1は、上記第1活性領域の下部において、上記絶縁層を介して配置された第1導電型の第1半導体領域である。d2は、上記第1半導体領域の下部に配置された上記第1導電型と逆導電型である第2導電型の第2半導体領域である。そして、上記第1半導体領域の底部および側部は、上記第2半導体領域と接するように配置され、上記第1半導体領域は、上記第5トランジスタのゲート電極と接続される。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下のa~dを有する。aは、素子分離領域により囲まれた活性領域に配置されたnチャネル型トランジスタである。bは、上記活性領域の下部に配置された絶縁層である。cは、上記活性領域の下部において、上記絶縁層を介して配置された第1導電型の第1半導体領域である。dは、上記第1半導体領域の下部に配置された上記第1導電型と逆導電型である第2導電型の第2半導体領域である。そして、上記第1半導体領域の底部および側部は、上記第2半導体領域と接するように配置され、上記第1半導体領域は、上記nチャネル型トランジスタのゲート電極と接続される。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材部位が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。実施の形態1本実施の形態の半導体装置半導体集積回路装置、半導体記憶装置は、SRAMのメモリ領域と周辺回路領域PAとを有する。まず、SRAMのメモリ領域の構成を説明し、次いで、周辺回路領域PAの構成を説明する。メモリ領域の構成メモリ領域は、SRAMのメモリセルが形成されるメモリセル領域MCAとタップセルが形成されるタップセル領域F’Aとを有する。回路構成まず、本実施の形態の半導体装置半導体集積回路装置、半導体記憶装置のSRAMのメモリセルの回路構成を説明する。図1は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線ビット線BL、ビット線/バーBLとワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタロードMOS、負荷用トランジスタ、負荷用MISFETLo1、Lo2、一対のアクセストランジスタアクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタAcc1、Acc2および一対のドライバトランジスタドライバMOS、駆動用トランジスタ、駆動用MISFETDr1、Dr2を有している。上記メモリセルを構成する上記6つのトランジスタのうち、ロードトランジスタLo1、Lo2は、p型pチャネル型のトランジスタであり、アクセストランジスタAcc1、Acc2およびドライバトランジスタDr1、Dr2は、n型nチャネル型のトランジスタである。なお、MISFETは、MetalInsulatorSemiconductorFieldEffectTransistor電界効果トランジスタの略であり、MOSと呼ばれることもある。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単にトランジスタと呼ぶことがある。また、各トランジスタの符号Lo1、Lo2、Acc1、Acc2、Dr1、Dr2のみで各トランジスタを示す場合がある。上記メモリセルを構成する上記6つのトランジスタのうち、Lo1とAcc1とはCMOSインバータを構成し、Lo2とAcc2とは、他のCMOSインバータを構成している。これら一対のCMOSインバータの相互の入出力端子蓄積ノードA、Bは、交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。以上のSRAMメモリセルを構成する6つのトランジスタの接続関係を詳述すれば以下のようになる。電源電位第1電位Vddと蓄積ノードAとの間にLo1が接続され、蓄積ノードAと接地電位GND、0V、基準電位、上記第1電位より低い第2電位VSSとの間にDr1が接続され、Lo1およびDr1のゲート電極は、蓄積ノードBに接続される。電源電位Vddと蓄積ノードBとの間にLo2が接続され、蓄積ノードBと接地電位VSSとの間にDr2が接続され、Lo2およびDr2のゲート電極は、蓄積ノードAに接続される。ビット線BLと蓄積ノードAとの間にAcc1が接続され、ビット線/BLと蓄積ノードBとの間にAcc2が接続され、Acc1およびAcc2のゲート電極は、ワード線WLに接続されるワード線となる。ここで、本実施の形態においては、後述するように、上記6つのトランジスタは、SOI基板のSOI層である半導体領域3に形成される図2、図3等参照。さらに、本実施の形態のアクセストランジスタAcc1のゲート電極は、アクセストランジスタAcc1のバックゲートに接続される図1。本実施の形態におけるバックゲートとは、上記半導体領域3の下部に絶縁層BOXを介して配置されるp型の半導体領域ウエル領域、バックゲート領域1Wである。また、アクセストランジスタAcc2のゲート電極は、アクセストランジスタAcc2のバックゲートに接続される図1。本実施の形態におけるバックゲートとは、上記半導体領域3の下部に絶縁層BOXを介して配置されるp型の半導体領域1Wである。詳細については後述する。メモリ動作上記SRAMのメモリセルのメモリ動作を説明する。CMOSインバータの蓄積ノードAが高電位Hであるときには、Dr2がオン状態となるので、他のCMOSインバータの蓄積ノードBが低電位Lになる。したがって、Lo1がオン状態、Dr1がオフ状態となり、蓄積ノードAの高電位Hが保持される。すなわち、一対のCMOSインバータを交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源が印加されている間、情報が保存される。一方、Acc1、Acc2のそれぞれのゲート電極にはワード線WLが接続されている。すなわち、ワード線WLが高電位Hであるときには、Acc1、Acc2がオン状態となり、フリップフロップ回路とビット線BL、/BLとが電気的に接続されるので、蓄積ノードA、Bの電位状態HとLの組み合わせ、または、LとHの組み合わせがビット線BL、/BLに現れ、メモリセルの情報として読み出される。また、メモリセルに情報を書き込むには、ワード線WLを高電位Hとし、Acc1およびAcc2をオン状態とすることにより、フリップフロップ回路とビット線BL、/BLとを電気的に接続させ、ビット線BL、/BLの情報HとLの組み合わせ、または、LとHの組み合わせを蓄積ノードA、Bに伝達し、前述のように情報を保存する。トランジスタ構成ここで、本実施の形態のSRAMのメモリセルの模式的な構成を図2および図3を参照しながら説明する。図2Aは、本実施の形態のSRAMのメモリセルを構成するアクセスバトランジスタAcc1の模式的な断面図であり、図2Bは、アクセストランジスタAcc1の電位の印加状態を示す表である。なお、アクセストランジスタAcc2も同様の構成となる。また、同じn型のトランジスタであるドライバトランジスタDr1、Dr2も同様の構成となる。図3は、本実施の形態のSRAMのメモリセルを構成するロードトランジスタLo1の模式的な断面図である。なお、ロードトランジスタLo2も同様の構成となる。図2および図3に示すように、本実施の形態のSRAMのメモリセルを構成する6つのトランジスタは、SOI基板に形成される。SOI基板は、p型のシリコンなどの半導体よりなる支持基板1と、その上部の絶縁層BOXと、その上部の半導体領域素子形成領域3とを有する。この半導体領域素子形成領域は、素子分離領域STIで分離され、この素子分離領域STIで区画された領域が活性領域素子形成領域、トランジスタ形成領域Acとなる。図2Aに示すように、アクセストランジスタAcc1は、SOI基板を構成する半導体領域3の主表面に形成される。このトランジスタは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDDLightlyDopedDrain構造を有し、n型の低濃度不純物領域EX1とn型の高濃度不純物領域SDとを有する。なお、ソースドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソースドレイン領域をトランジスタの一端や他端などと示すことがある。なお、13は、金属シリサイド層である。トランジスタが配置される半導体領域3の下部には、絶縁層BOXを介して、p型の半導体領域ウエル領域、バックゲート領域1Wが配置されている。このp型の半導体領域1Wの底部は、素子分離領域STIの底部より深い位置に位置する。さらに、このp型の半導体領域1Wの下部には、p型の半導体領域1Wとは逆導電型のn型の半導体領域ウエル領域、バックゲート領域2Wが配置されている。即ち、p型の半導体領域1Wは、n型の半導体領域2Wに囲まれ、pn分離されている。具体的には、p型の半導体領域1Wの上部には、絶縁層BOXが位置し、p型の半導体領域1Wの底部および側部は、n型の半導体領域2Wと接するように配置されている。なお、p型の半導体領域1Wの側部の一部は素子分離領域STIと接していてもよい。なお、n型の半導体領域2Wは、後述するように、ロードトランジスタLo1の下部まで延在するように、素子分離領域STIの下部で繋がっている。ここで、本実施の形態においては、このアクセストランジスタのゲート電極Gとその下方のp型の半導体領域1Wが電気的に接続されている。また、n型の半導体領域2Wは、電源電位Vdd、駆動電位、第1電位に固定されている。また、n型の半導体領域2Wの下部の支持基板1は、接地電位VSS、基準電位、第2電位、上記第1電位より低い電位に固定されている。このように、アクセストランジスタの形成領域Ac、後述の活性領域AcP1、AcP2の下部のp型の半導体領域1Wを、その底部および外周に位置するn型の半導体領域2Wにより電気的に分離し、アクセストランジスタのゲート電極Gと上記p型の半導体領域1Wとを電気的に接続することにより、アクセストランジスタAcc1またはAcc2のトランジスタ動作特性を向上させることができる。即ち、アクセストランジスタAcc1またはAcc2がオン状態onの場合において、バックゲートであるp型の半導体領域1Wの電位が同時に高くなるため、トランジスタのオン電流を大きくできる。さらに、p型の半導体領域1Wとn型の半導体領域2Wとの間は、順バイアスされることなく、これらの間のリーク電流を低減することができる図2B参照。このようにアクセストランジスタp型の半導体領域1Wの上部に形成されるの閾値電圧を、個別に制御することができる。図3に示すように、ロードトランジスタLo1は、SOI基板を構成する半導体領域3の主表面に形成される。このトランジスタは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDD構造を有し、p型の低濃度不純物領域EX1とp型の高濃度不純物領域SDとを有する。ロードトランジスタLo1が配置される半導体領域3の下部には、絶縁層BOXを介して、n型の半導体領域2Wが配置されている。このn型の半導体領域2Wの底部は、素子分離領域STIの底部より深い位置に位置する。さらに、前述したように、このn型の半導体領域2Wは、p型の半導体領域1Wとは逆導電型であり、ドライバトランジスタおよびアクセストランジスタDr1、Acc1の下部のp型の半導体領域1Wの下部まで繋がっており、電源電位Vddに固定されている。図4~6は、本実施の形態のSRAMのメモリ領域の構成を示す平面図または断面図である。図6は、図5のX1-X1断面部に対応する。図4に示すように、本実施の形態のSRAMは、各種パターンが積層された構成を有し、メモリセル領域MCAのパターンがX方向およびY方向に繰り返し配置されている。各種パターンの構成については追って詳細に説明する。図5に示すように、メモリ領域においては、平面視において、略矩形のp型の半導体領域1Wが、X方向およびY方向にそれぞれ所定の間隔DX、DYを置いて、アレイ状に配置されている。n型の半導体領域2Wは、平面視において、上記所定の間隔DX、DY部、即ち、X方向に延在する幅距離DYの間隔部第1部または第2部およびY方向に延在する幅距離DXの間隔部第1部または第2部において、X方向およびY方向に繋がる碁盤目状に一続きに配置連続して配置されている。深さ方向においては、前述したように、p型の半導体領域1Wの底部および側部を覆うようにn型の半導体領域2Wが配置されている図6、図2および図3等参照。図6に示すp型の半導体領域1Wの形成領域NAには、n型のトランジスタが配置され、n型の半導体領域2Wの露出領域PA、絶縁層BOXとの接触領域には、p型のトランジスタが配置される。なお、半導体領域2Wの形状は、半導体領域1Wを個別に制御できるように、pn分離できる形状であればよく、必ずしもX方向およびY方向に繋がる碁盤目状に限定されるものではない他の実施の形態についても同じ。SRAMの構造次いで、平面図および断面図を用いて本実施の形態のSRAMのメモリセルの構造を詳細に説明する。図7~9は、本実施の形態のSRAMのメモリセル領域の構成を示す平面図である。図10および11は、本実施の形態のSRAMのメモリセル領域の構成を示す断面図である。図10は、図7のA-A断面部に、図11は、図7のB-B断面部に対応する。なお、本明細書においては、図面の簡略化のために、後述する活性領域AcP1およびAcN1の断面図しか示していないが、活性領域AcP2およびAcN2の対応する断面部も同様の構造となる。メモリセル領域図10および図11に示すように、本実施の形態のSRAMのメモリセルは、SOI基板に形成される。SOI基板は、前述したとおり、支持基板1と絶縁層BOXとその上部の半導体領域素子形成領域3とを有する。この半導体領域素子形成領域3は、素子分離領域STIで分離される。この素子分離領域STIで区画された領域を活性領域Acともいう。よって、図10および図11に示すように、活性領域半導体領域3Acの下部には絶縁層BOXが配置される。さらに、本実施の形態においては、絶縁層BOXの下部に半導体領域1W、2Wが配置され、さらに、p型の半導体領域1Wの下部には、n型の半導体領域2Wが配置される。図7に示す破線で囲んだ略矩形の領域は、11ビットのメモリセル領域MCAである。図示するように、4つの活性領域AcP1、AcN1、AcN2、AcP2がX方向に順に並んで配置されている。ここでは、活性領域を示す符号Acに記号を加え、個別の領域を示してある。これらの活性領域Acの間は、前述したように素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Acが区画される。また、前述したように、活性領域Acの下部には、絶縁層BOXを介して半導体領域1W、2Wが配置される。この半導体領域1W、2Wのうち、p型の半導体領域1Wは、2つの活性領域AcP1、AcP2の下部にそれぞれ配置され、n型の半導体領域2Wは、活性領域AcN1、AcN2の下部に配置され、2つの活性領域AcP1、AcP2の下部のp型の半導体領域1W下まで延在している。このように、p型の半導体領域1Wは、n型の半導体領域2Wにより、pn分離されている。図7に示すように、活性領域AcP1は、Y方向に長辺を有する多角形状である。具体的には、後述するドライバトランジスタDr1の配置部のX方向の幅が、アクセストランジスタAcc1の配置部のX方向の幅より広くなったライン状である。図7では、上部に幅広部を有する。また、この活性領域AcP1の下部には、絶縁層BOXを介してp型の半導体領域1Wが配置される。さらに、このp型の半導体領域1Wの下部には、n型の半導体領域2Wが配置される図10参照。活性領域AcN1は、Y方向に長辺を有する四角形状である図7。この活性領域AcN1の下部には、絶縁層BOXを介してn型の半導体領域2Wが配置される図11。なお、このn型の半導体領域2Wは、p型の半導体領域1Wの下部まで延在している図10参照。活性領域AcN2は、Y方向に長辺を有する四角形状である図7。この活性領域AcN2の下部には、絶縁層BOXを介してn型の半導体領域2Wが配置される。なお、このn型の半導体領域2Wは、p型の半導体領域1Wの下部まで延在している。活性領域AcP2は、Y方向に長辺を有する多角形状である。より具体的には、後述するドライバトランジスタDr2の配置部のX方向の幅が、アクセストランジスタAcc2の配置部のX方向の幅より広くなったライン状である。図7では、下部に幅広部を有する。また、この活性領域AcP2の下部には、絶縁層BOXを介してp型の半導体領域1Wが配置される。さらに、このp型の半導体領域1Wの下部には、n型の半導体領域2Wが配置される。図7に示すように、上記4つの活性領域AcP1、AcN1、AcN2、AcP2上には、ゲート絶縁膜GO、図10、図11等参照を介して、ゲート電極ゲート配線、直線ゲートGG1~G4が、各活性領域をX方向に横切るように延在し、上記回路構成の欄で説明した6つのトランジスタを構成している。なお、ゲート電極Gの両側の活性領域Acが、トランジスタのソースドレイン領域となる図10、図11等参照。具体的に、活性領域AcP1およびAcN1上を横切るように共通のゲート電極G1が配置されている。これにより、活性領域AcP1上にDr1および活性領域AcN1上にLo1が配置され、これらのゲート電極Gが接続されることとなる。この共通のゲート電極G1は、活性領域AcN2上まで延在し、後述するシェアードプラグSP1sによりLo2のソースドレイン領域と接続される図11参照。活性領域AcP1上には、上記共通のゲート電極G1と並行に、ゲート電極G2が配置されている。これにより、活性領域AcP1上にAcc1が配置され、Dr1のソースドレイン領域とAcc1のソースドレイン領域とが接続される共通化される。このゲート電極G2は、活性領域AcP1から素子分離領域STI上まで延在し、その上部にはシェアードプラグSP1wが配置される。このシェアードプラグSP1wは、素子分離領域STIを貫通してp型の半導体領域1Wと接続される図10参照。即ち、シェアードプラグSP1wより、Acc1のゲート電極G2とp型の半導体領域1Wとの接続が図られる。このように、一の導電性部材一体の導電性膜、一続きの導電性膜であるシェアードプラグSP1wより、Acc1のゲート電極G2とその下部のp型の半導体領域1Wとを接続することで、メモリセル領域MCAの小面積化を図ることができる。また、活性領域AcP2およびAcN2上を横切るように共通のゲート電極G3が配置されている。これにより、活性領域AcP2上にDr2および活性領域AcN2上にLo2が配置され、これらのゲート電極Gが接続されることとなる。この共通のゲート電極G3は、活性領域AcN1上まで延在し、後述するシェアードプラグSP1sによりLo1のソースドレイン領域と接続される。活性領域AcP2上には、上記共通のゲート電極G3と並行に、ゲート電極G4が配置されている。これにより、活性領域AcP2上にAcc2が配置され、Dr2のソースドレイン領域とAcc2のソースドレイン領域とが接続される共通化される。このゲート電極G4は、活性領域AcP2から素子分離領域STI上まで延在し、その上部にはシェアードプラグSP1wが配置される。このシェアードプラグSP1wは、素子分離領域STIを貫通してp型の半導体領域1Wと接続される。即ち、シェアードプラグSP1wより、Acc2のゲート電極G2とp型の半導体領域1Wとの接続が図られる。このように、一の導電性部材一体の導電性膜、一続きの導電性膜であるシェアードプラグSP1wより、Acc2のゲート電極G2とその下部のp型の半導体領域1Wとを接続することで、メモリセル領域MCAの小面積化を図ることができる。また、上記4つのゲート電極G1~G4は、2つずつ同一ライン上一直線状に配置されている。具体的には、活性領域AcP1およびAcN1上を横切る共通のゲート電極G1と活性領域AcP2上のゲート電極G4とは、X方向に延在する同一ライン上に配置されている。活性領域AcP2およびAcN2上を横切る共通のゲート電極G3と活性領域AcP1上のゲート電極G2とは、X方向に延在する同一ライン上に配置されている。上記6つのトランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2のソースドレイン領域上には、第1プラグP1P1a~P1hが配置される図7。第1プラグP1は、後述の第1層配線M1に接続するプラグである。また、4つのゲート電極G1~G4上にも第1プラグP1が配置されるが、シェアードプラグを構成する第1プラグであるため、前述のとおりSP1s、SP1wと示す。前述したように、上記シェアードプラグSP1wは、p型の半導体領域1Wまで到達する深いプラグである図10参照。言い換えれば、シェアードプラグSP1wの底部は、他の第1プラグP1P1a~P1h、SP1sの底部より深い位置に配置される。また、Lo2とDr2の共通のゲート電極G3とLo1の他方のソースドレイン領域とを繋ぐシェアードプラグシェアードコンタクトSP1sは、図1の蓄積ノードAと対応付けることができる。また、Lo1とDr1の共通のゲート電極G3とLo2の他方のソースドレイン領域とを繋ぐシェアードプラグシェアードコンタクトSP1sは、図1の蓄積ノードBと対応付けることができる。上記第1プラグP1SP1s、SP1wを含む上に第1層配線M1が配置される。この第1層配線M1上には、さらに、多層配線層が配置される。例えば、第1層配線M1上には、第2プラグP2および第2層配線M2が配置され、第2層配線M2上には、第3プラグP3および第3層配線M3等が配置される。これらの配線等を介して第1プラグP1間の電気的接続が図られる。図1に示すトランジスタ間の接続状態を満たす限りにおいて、第1プラグP1間の具体的な接続形態、例えば、第1層配線M1、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3等のレイアウトに制限はないが、レイアウトの一例を以下に説明する。図8および図9は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。前述の図8は、第1層配線M1および第2プラグP2の配置を示す。図9は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。図7~図9において、メモリセル領域MCAを基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。図8に示すように、Lo2とDr2の共通のゲート電極G3上のシェアードプラグシェアードコンタクトSP1sと、Dr1とAcc1の共通のソースドレイン領域上の第1プラグP1bとを接続するように第1層配線M1を配置する。Lo1とDr1の共通のゲート電極G1上のシェアードプラグシェアードコンタクトSP1sとDr2とAcc2の共通のソースドレイン領域上の第1プラグP1gとを接続するように第1層配線M1を配置する。また、第1プラグP1a、P1c、P1d、P1e、P1f、P1h、および2つのシェアードプラグシェアードコンタクトSP1wの上部にそれぞれ第1層配線パッド領域M1を形成し、各第1層配線M1上に第2プラグP2P2a、P2c、P2d、P2e、P2f、P2h、および2つのP2wを配置する。図9に示すように、2つのシェアードプラグシェアードコンタクトSP1wと接続される第2プラグP2w間をX方向に接続するように第2層配線M2を配置する。この第2層配線M2がワード線WLとなる。また、他の第2プラグP2P2a、P2c、P2d、P2e、P2f、P2hの上部にそれぞれ第2層配線パッド領域M2を形成し、各第2層配線M2上に第3プラグP3P3a、P3c、P3d、P3e、P3f、P3hを配置する。第1プラグP1d、P1eと接続される第3プラグP3d、P3e間をY方向に接続するように第3層配線M3を配置する。この第3層配線M3が電源電位線Vddとなる。第1プラグP1aと接続される第3プラグP3a上をY方向に接続するように第3層配線M3を配置し、第1プラグP1hと接続される第3プラグP3h上をY方向に接続するように第3層配線M3を配置する。この2つの第3層配線M3がそれぞれ接地電位線VSSとなる。第1プラグP1cと接続される第3プラグP3c上をY方向に接続するように第3層配線M3を配置し、第1プラグP1fと接続される第3プラグP3f上をY方向に接続するように第3層配線M3を配置する。この2つの第3層配線M3がビット線BL、/BLとなる。メモリセルアレイの構成図12は、本実施の形態のSRAMのメモリセルアレイの概念を示す平面図である。図12に示すように、図7等を参照しながら説明したメモリセル領域MCAをFで表した場合、メモリセルアレイにおいては、図中の上下方向Y方向において、X方向に延在するラインX軸に対して線対称にメモリセル領域MCAが繰り返し配置される。また、図中の左右方向X方向において、Y方向に延在するラインY軸に対して線対称にメモリセル領域MCAが繰り返し配置される図4も参照。なお、前述したように、p型の半導体領域1Wは、X方向およびY方向に複数配置され、n型の半導体領域2Wは、p型の半導体領域1W間において、X方向およびY方向に繋がる碁盤目状に一続きに配置されている。このような構成により、SRAMのメモリセルアレイを構成するn型のアクセストランジスタであって、p型の半導体領域1Wの上部に形成されるアクセストランジスタの閾値電圧を、個別に制御することができる。タップセルの説明前述したように、n型の半導体領域2Wは、電源電位Vddに固定され、支持基板1は、接地電位VSSに固定されている図2、図3参照。メモリ領域内には、基板や半導体領域に所定の電位を印加するための領域タップセルを設ける場合がある。図13は、本実施の形態のSRAMのメモリ領域中ののタップセル領域の位置を概念的に示す平面図である。図示するように、このタップセル給電セルは、Y方向にm個並ぶメモリセル領域群がn個ごとに配置され、Y方向に延在するラインに対し線対称に、X方向に繰り返し配置される。言い換えれば、m×n個のアレイ領域部毎に、タップセル領域群が配置され、このタップセル領域群は、タップセルがX方向に複数配置されたものとなる。図13においては、X方向に並ぶ複数のタップセルのうち、一のタップセルをF’で示してある。このタップセルF’において、n型の半導体領域2Wに電源電位Vddが印加され、支持基板1に接地電位VSSが印加される。言い換えれば、タップセルF’に配置されるプラグや配線を介してn型の半導体領域2Wと電源電位線Vddが接続される。また、タップセルF’に配置されるプラグや配線を介して支持基板1と接地電位VSSが接続される。n型の半導体領域2Wや支持基板1に所定の電位が印加される接続状態を満たす限りにおいて、これらの間の具体的な接続形態、例えば、第1プラグP1、第1層配線M1、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3等のレイアウトに制限はないが、レイアウトの一例を以下に説明する。図14および図15は、本実施の形態のSRAMのタップセルF’の構成を示す平面図である。図16および図17は、SRAMのタップセルの構成を示す断面図である。図16は、図14のC-C断面部と対応し、図17は、図14のD-D断面部と対応する。例えば、図14に示すように、破線で囲まれた略矩形の領域であるタップセル領域F’Aには、プラグP1suおよびP1wが配置されている。図16に示すように、C-C断面部においては、素子分離領域STIの下部に支持基板1が配置されている。この素子分離領域STIを貫通して支持基板1と接続されるプラグP1suが配置されている。また、図17に示すように、D-D断面部においては、素子分離領域STIの下部にn型の半導体領域2Wが配置されている。この素子分離領域STIを貫通してn型の半導体領域2Wと接続されるプラグP1wが配置されている。支持基板1と接続されるプラグP1suは、第1層配線M1、第2プラグP2、第2層配線M2および第3プラグP3を介して第3層配線M3VSSと接続されている図15、図16。また、n型の半導体領域2Wと接続されるプラグP1wは、第1層配線M1、第2プラグP2、第2層配線M2および第3プラグP3を介して第3層配線M3Vddと接続されている図15、図17。図15に示すように、プラグP1suと接続される第3層配線M3VSSは、上記メモリセルの構成の欄で説明した接地電位線であり、メモリセル領域MCAから延在するものである。また、プラグP1wと接続される第3層配線M3Vddは、上記メモリセルの構成の欄で説明した電源電位線であり、メモリセル領域MCAから延在するものである。なお、これらの配線をメモリセルの構成の欄で説明した電位線と別配線としてもよい。また、これらの電位線の間には、メモリセル領域MCAから延在するビット線BL、/BLが配置されている。周辺回路領域の構成図18は、本実施の形態の半導体装置の周辺回路領域を示す断面図である。周辺回路領域PAには、論理回路を構成するMISFETQn、Qpなどが形成される。なお、このQn、Qpについても、単に、MOSやトランジスタと表示する場合がある。また、形成されるMISFETに制限はないが、例えば、I/O入出力端子用の高耐圧用のMISFETが形成される。この場合、例えば、メモリセルを構成するトランジスタよりゲート長を大きくする。但し、図面を簡易にするために、図18等においては、QnおよびQpのゲート長をメモリセルを構成するトランジスタ例えば、Acc1等のゲート長と同程度に記載してある。図18に示すように、周辺回路領域PAには、支持基板1の主表面に配置されたnチャネル型MISFETQnと、pチャネル型MISFETQpとを有する。ここでは、絶縁層BOXと、その上部の半導体領域素子形成領域3とが除去されており、支持基板1の主表面に、MISFETQn、Qp、いわゆるバルクMISFETが形成されている。nチャネル型MISFETQnは、支持基板1中に形成されたp型ウエルpWの主表面に配置され、また、pチャネル型MISFETQpは、支持基板1中に形成されたn型ウエルnWの主表面に配置されている。nチャネル型MISFETQnは、支持基板1p型ウエルpW上に、ゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側の支持基板1p型ウエルpW中に配置されたソースドレイン領域を有する。このソースドレイン領域は、LDD構成を有し、n型の低濃度不純物領域EX1とn型の高濃度不純物領域SDとを有する。pチャネル型MISFETQpは、支持基板1n型ウエルnW上に、ゲート絶縁膜を介して配置されたゲート電極と、このゲート電極の両側の支持基板1n型ウエルnW中に配置されたソースドレイン領域を有する。このソースドレイン領域は、LDD構成を有し、p型の低濃度不純物領域EX1とp型の高濃度不純物領域SDとを有する。nチャネル型MISFETQnおよびpチャネル型MISFETQpの上部には、メモリ領域と同様に、層間絶縁膜20、21、22を介して複数の配線層M1~M3が配置されている。製造工程トランジスタ形成工程次いで、図19~図46の断面図を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のSRAMのメモリ領域と周辺回路領域の構成をより明確にする。図19~図46は、本実施の形態の半導体装置の製造工程を示す断面図である。主に、SRAMのメモリセル領域MCA、タップセル領域F’Aおよび周辺回路領域PAの断面を参照しながら製造工程を説明する。図19に示すSOI基板を準備する。このSOI基板は、前述したとおり、支持基板1と絶縁層BOXとその上部の半導体領域素子形成領域3とを有する。支持基板1は、例えば、p型の単結晶シリコン基板である。絶縁層BOXは、例えば、酸化シリコン膜であり、その膜厚は、例えば、4~20nm程度である。また、半導体領域3は、例えば、単結晶シリコン層であり、その厚さは、例えば、4~20nm程度である。次いで、図20~図23に示すように、SOI基板中に、素子分離領域STIを形成する。この素子分離領域STIにより、活性領域Acが区画される。なお、タップセル領域F’の第1プラグP1su、P1w形成領域においては、素子分離領域STIを形成しておく図22、図23。この素子分離領域STIは、STIshallowtrenchisolation法を用いて形成することができる。すなわち、SOI基板にフォトリソグラフィ技術およびエッチング技術を使用して支持基板1まで到達する素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜などの絶縁膜を形成する。この酸化シリコン膜は、CVDChemicalVaporDeposition法等を用いて形成する。その後、化学的機械的研磨法CMP;chemicalmechanicalpolishingにより、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域STIを形成することができる。酸化シリコン膜の膜厚素子分離領域の厚さは、例えば、300nm~700nm程度である。次いで、メモリセル領域MCAにおいて、支持基板1中に、p型の半導体領域1Wおよびn型の半導体領域2Wを形成する図20、図21。p型の半導体領域1Wは、例えば、イオン注入法を用いて、支持基板1中にp型不純物を導入することにより形成する。例えば、10~100keVのエネルギーで、1×1012/cm2~4×1014/cm2の濃度で、ホウ素Bをイオン打ち込みし、p型の半導体領域1Wを形成する。p型の半導体領域1Wの深さは、絶縁層BOXの底部から10nm~500nm程度である。このp型の半導体領域1Wの底部は、素子分離領域STIの底部より深い。n型の半導体領域2Wは、例えば、イオン注入法を用いて、支持基板1中にn型不純物を導入することにより形成する。例えば、10~100keVのエネルギーで、1×1012/cm2~4×1014/cm2の濃度で、リンPをイオン打ち込みし、n型の半導体領域2Wを形成する。n型の半導体領域2Wの深さは、絶縁層BOXの底部から10nm~500nm程度である。この際、n型の半導体領域2Wの底部は、p型の半導体領域1Wの底部より深く、また、n型の半導体領域2Wの上部にp型の半導体領域1Wが点在するように2つの半導体領域1W、2Wを形成する図4~図6等参照。即ち、前述したように、メモリ領域においては、平面視において、略矩形のp型の半導体領域1Wが、X方向およびY方向にそれぞれ所定の間隔DX、DYを置いて、アレイ状に配置され、n型の半導体領域2Wは、平面視において、上記所定の間隔DX、DY部において、X方向およびY方向に繋がる碁盤目状に一続きに配置されるように、2つの半導体領域1W、2Wを形成する図4、図5等参照。また、深さ方向においては、前述したように、p型の半導体領域1Wの底部および側部を覆うようにn型の半導体領域2Wを深く形成する図6等参照。上記不純物の形成の際には、適宜、フォトレジスト膜マスク膜を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止することは言うまでもない。また、イオン打ち込みは、飛程を調整することにより、その後の不純物の拡散により、所望の深さの不純物領域ウエル領域を形成することができる。1度のイオン注入による制御が困難な場合は、イオンの打ち込みエネルギーを変えて複数回注入してもよい。なお、飛程とは、不純物イオンが注入対象物ここでは、支持基板1中に入射したとき、その物質中で完全に停止するまでの平均距離をいう。この際、タップセル領域F’Aの第1プラグP1w形成領域D-D部においては、n型の半導体領域2Wを形成する図23。また、タップセル領域F’Aの第1プラグP1su形成領域C-C部においては、p型の半導体領域1Wおよびn型の半導体領域2Wを形成せず、支持基板1のままとしておく図22。次いで、図24に示すように、周辺回路領域PAにおいて、支持基板1中に、p型ウエルpWおよびn型ウエルnWを形成する。p型ウエルpWは、例えば、イオン注入法を用いて、支持基板1中にp型不純物Bを導入することにより形成する。例えば、10~100keVのエネルギーで、1×1012/cm2~4×1014/cm2の濃度で、ホウ素Bをイオン打ち込みする。n型ウエルnWは、例えば、イオン注入法を用いて、支持基板1中にn型不純物PまたはAsを導入することにより形成する。例えば、10~100keVのエネルギーで、1×1012/cm2~4×1014/cm2の濃度で、リンPをイオン打ち込みする。このp型ウエルpWおよびn型ウエルnWの形成に際しては、イオンの打ち込みエネルギーを変えた複数回の注入を行うことが好ましい。なお、半導体領域の形成順序は適宜変更可能である、例えば、ウエル領域nW、pWを形成した後、半導体領域1W、2Wを形成してもよい。また、適宜、各MISFETのチャネル領域にしきい値電圧の調整用の不純物を注入してもよい。このような不純物の注入をチャネルインプラという。但し、メモリセル領域MCAにおいては、トランジスタのチャネル領域がノンドープとなるよう、半導体領域3には不純物を注入しない方が好ましい。この半導体領域3チャネルとなる領域中にしきい値電圧の調整用の不純物を注入してもよいが、この場合、不純物濃度のばらつきによるトランジスタ特性のばらつき大きくなる。これに対し、チャネル領域をノンドープとすることで、トランジスタ特性のばらつきを低減することができる。次いで、図25に示すように、周辺回路領域PAの支持基板1上の絶縁層BOXおよび半導体領域3を除去する。例えば、半導体領域3を構成する単結晶シリコン層を、ドライエッチングなどにより除去し、絶縁層BOXを構成する酸化シリコン膜を、ウエットエッチングなどにより除去する。この際、素子分離領域STIの表面と支持基板1の表面との間に高低差が生じる。この高低差は、以降のエッチングや洗浄工程などにより、軽減され得る。次いで、図26~図28に示すように、メモリセル領域MCAの半導体領域3の主表面に、各トラジスタAcc1、Dr1、Lo1、Acc2、Dr2、Lo2を形成し、周辺回路領域PAの支持基板1の主面に各トランジスタQn、Qpを形成する。まず、メモリセル領域MCAの活性領域Acの主表面に、ゲート絶縁膜GOを形成する。このゲート絶縁膜GOとしては、例えば、酸化シリコン膜などを用いることができる。例えば、熱酸化法を用いて例えば、1nm~3nm程度の膜厚の酸化シリコン膜を形成する。なお、CVD法を用いて酸化シリコン膜を形成してもよい。また、周辺回路領域の活性領域Acの主表面に、ゲート絶縁膜GOを形成する。このゲート絶縁膜GOとしては、例えば、酸化シリコン膜などを用いることができる。例えば、熱酸化法を用いて例えば、10nm~20nm程度の膜厚の酸化シリコン膜を形成する。なお、上記酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。また、ゲート絶縁膜GOを高誘電体膜high-k膜で構成してもよい。また、ゲート絶縁膜GOを、酸化シリコン膜とこの上部の高誘電体膜high-k膜との積層膜で構成してもよい。次いで、ゲート絶縁膜GO上に、導電性膜よりなるゲート電極Gを形成する。ゲート電極Gとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜GO上に多結晶シリコン膜をCVD法などを用いて例えば10nm~50nm程度の膜厚で堆積し、さらに、その上部に、100nm~300nm程度の窒化シリコン膜を堆積する。次いで、多結晶シリコン膜および窒化シリコン膜の積層膜をパターニングすることによりゲート電極Gを形成する。ゲート電極G上には、窒化シリコン膜などの絶縁膜よりなるキャップ絶縁膜CPが残存している。なお、ゲート電極Gとして金属膜を用いてもよい。また、ゲート電極Gを金属膜とその上部の多結晶シリコン膜との積層膜で構成してもよい。このように、金属金属的な導電性を持つ化合物を含むをゲート電極として用いた、いわゆるメタルゲート構造を採用してもよい。なお、例えば、メモリセル領域MCAのゲート電極Gのゲート長は60~80nm程度、周辺回路領域PAのゲート電極Gのゲート長は例えば100~120nm程度である。次いで、ゲート電極Gの両側の、活性領域AcP1、AcP2およびp型ウエルpW中に、n型の低濃度不純物領域EX1を形成する。このn型の低濃度不純物領域EX1は、ゲート電極G上部のキャップ絶縁膜CPを含むをマスクとして、イオン注入法により、活性領域AcP1、AcP2、pWにn型不純物を導入することにより形成する。また、ゲート電極Gの両側の活性領域AcN1、AcN2およびn型ウエルnW中に、p型の低濃度不純物領域EX1を形成する。このp型の低濃度不純物領域EX1は、ゲート電極Gをマスクとして、イオン注入法により、活性領域AcN1、AcN2、pWにp型不純物を導入することにより形成する。次いで、ゲート電極Gの両側の側壁に、サイドウォール膜SW1を形成する。例えば、酸化シリコン膜とその上部の窒化シリコン膜との積層膜よりなる絶縁膜をCVD法でゲート電極G上に堆積した後、異方性エッチングを施し、ゲート電極Gの側壁に絶縁膜をサイドウォール膜SW1として残存させる。次いで、ゲート電極Gおよびサイドウォール膜SW1の合成体の両側の活性領域AcP1、AcP2、pW中に、n型の高濃度不純物領域SDaを形成する。例えば、2keVのエネルギーで、2×1014/cm2~8×1014/cm2の濃度で、ヒ素Asをイオン打ち込みし、n型の高濃度不純物領域SDaを形成する。次いで、ゲート電極Gおよびサイドウォール膜SWの合成体の両側の活性領域AcN1、AcN2、nW中に、p型の高濃度不純物領域SDaを形成する。例えば、0.5keVのエネルギーで、2×1014/cm2~8×1014/cm2の濃度で、ホウ素Bをイオン打ち込みし、p型の高濃度不純物領域SDaを形成する。次いで、図29~図31に示すように、ゲート電極Gおよびサイドウォール膜SW1の合成体の両側の活性領域AcP1、AcP2、AcN1、AcN2、pW、nW上、即ち、高濃度不純物領域SDa上にエピタキシャル成長により、膜厚20~60nm程度の半導体領域EPを形成する。この際、ゲート電極G上はキャップ絶縁膜CPで覆われているため、ゲート電極G上にはエピタキシャル成長しない。この後、ゲート電極G上のキャップ絶縁膜CPをウエットエッチングなどで除去し、さらに、サイドウォール膜SW1をウエットエッチングなどで除去する。次いで、図32~図34に示すように、ゲート電極Gの両側の側壁に、サイドウォールを新たに形成する。このサイドウォールをSWで示す。例えば、酸化シリコン膜とその上部の窒化シリコン膜との積層膜よりなる絶縁膜をCVD法でゲート電極G上に堆積した後、異方性エッチングを施し、ゲート電極Gの側壁に絶縁膜をサイドウォール膜SWとして残存させる。次いで、ゲート電極Gおよびサイドウォール膜SWの合成体の両側の活性領域AcP1、AcP2、pWおよび半導体領域EP中に、n型の高濃度不純物領域SDを形成する。例えば、20keVのエネルギーで、4×1015/cm2程度の濃度で、ヒ素Asをイオン打ち込みし、n型の高濃度不純物領域SDを形成する。なお、例えば、10keVのエネルギーで、2×1015/cm2程度の濃度のヒ素Asを追加打ち込みしてもよい。次いで、ゲート電極Gおよびサイドウォール膜SWの合成体の両側の活性領域AcN1、AcN2、nWおよび半導体領域EP中に、p型の高濃度不純物領域SDを形成する。例えば、2keVのエネルギーで、4×1015/cm2程度の濃度で、ホウ素Bをイオン打ち込みし、p型の高濃度不純物領域SDを形成する。なお、例えば、1keVのエネルギーで、2×1015/cm2程度の濃度のホウ素Bを追加打ち込みしてもよい。なお、ここでは、エピタキシャル成長により形成された半導体領域EPと半導体領域3中の高濃度不純物領域を一体としてSDで示してある。以上の工程により、メモリセル領域MCAの6つのトランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2および周辺回路領域PAのMISFETQn、Qpが略完成する。次いで、ゲート電極Gおよびソース、ドレイン領域SD上に、サリサイドSalicide:SelfAlignedSilicide技術により、金属シリサイド層13を形成する。例えば、トランジスタ上にニッケルNi膜などの金属膜を形成し熱処理を施すことにより、ゲート電極GとNi膜およびソース、ドレイン領域SDとNi膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のNi膜を除去することにより、ニッケルシリサイド膜を形成する。第1プラグ形成工程次いで、図35~図46に示すように、各トランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2のソース、ドレイン領域SD上に第1プラグP1P1a~P1h、SP1s、SP1w、P1su、P1wを形成する。まず、図35等に示すように、各トランジスタDr1、Acc1、Lo1、Qn、Qp等上に層間絶縁膜20として窒化シリコン膜20aと酸化シリコン膜20bとの積層膜を形成する。この窒化シリコン膜20aは酸化シリコン膜20bのエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜20bより薄く形成される。次いで、図35に示すように、層間絶縁膜20上にフォトレジスト膜PR1を形成し、露光現像処理フォトリソグラフィを行うことにより、第1プラグSP1wの形成領域を開口する。次いで、フォトレジスト膜PR1をマスクに酸化シリコン膜20bを窒化シリコン膜20aが露出するまでエッチングする。次いで、図36に示すように、露出した窒化シリコン膜20aをエッチングした後、さらに、その下部の素子分離領域STIをp型の半導体領域1Wが露出するまでエッチングする。この工程により、層間絶縁膜20および素子分離領域STIを貫通する深いコンタクトホール接続孔C1aを形成することができる図36。この際、第1プラグP1のうち、浅い第1プラグであるP1a~P1hおよびSP1sの形成領域は、フォトレジスト膜PR1で覆いエッチングを行わない。一方、第1プラグP1のうち、深い第1プラグであるタップセル領域F’AのP1suおよびP1wの形成領域は、SP1wの形成領域と同様に、層間絶縁膜20および素子分離領域STIを貫通する深いコンタクトホールC1aを形成する図37、図38。次いで、フォトレジスト膜PR1をアッシングなどで除去した後、図39~図41に示すように、層間絶縁膜20上にフォトレジスト膜PR2を形成し、露光現像処理を行うことにより、浅い第1プラグP1a~P1hおよびSP1sの形成領域を開口する。この際、周辺回路領域PAの第1プラグP1形成領域も開口する。また、この際、深いコンタクトホールC1a内は、フォトレジスト膜PR2で埋め込まれる。次いで、フォトレジスト膜PR2をマスクに酸化シリコン膜20bを窒化シリコン膜20aが露出するまでエッチングする。次いで、露出した窒化シリコン膜20aをエッチングすることにより、層間絶縁膜20中に浅いコンタクトホール接続孔C1bを形成する。このように、深さの異なるコンタクトホールC1a、C1bを異なる工程で形成することにより、コンタクトホールを精度良く形成することができ、良好なコンタクトを図ることができる。次いで、フォトレジスト膜PR2をアッシングなどで除去した後、図42~図46に示すように、コンタクトホールC1a、C1bの内部を含む層間絶縁膜20上に導電性膜を堆積する。導電性膜としては、バリア膜図示せずと金属膜との積層膜を用いることができる。バリア膜としては、例えば、Tiチタン膜またはTiN窒化チタン膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Wタングステン膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をCMP法などを用いて除去することにより、コンタクトホールC1a、C1b内に導電性膜を埋め込むことにより、第1プラグP1を形成する。浅い第1プラグP1a~P1h、SP1sおよび周辺回路領域PAのP1は、層間絶縁膜20を貫通して形成され、深い第1プラグSP1w、P1suおよびP1wは、層間絶縁膜20および素子分離領域STIを貫通して形成される図42~図46。配線形成工程次いで、プラグP1の上部に、第1層配線M1~第3層配線M3を形成する。この第1層配線M1は、Alアルミニウムなどの導電性膜をパターニングすることにより形成することができる。その後、第1層配線M1上に層間絶縁膜21を形成し、第2プラグP2を形成した後、導電性膜のパターニングにより第2層配線M2を形成する。さらに、第2層配線M2上に層間絶縁膜22を形成し、第3プラグP3を形成した後、導電性膜のパターニングにより第3層配線M3を形成する図10、図11及び図18参照。なお、第1層配線M1~第3層配線M3埋め込み配線ダマシン配線としてもよい。以下にダマシン配線とする場合の形成工程を簡単に説明する。第1層配線M1を、層間絶縁膜20上の配線溝用絶縁膜に形成された配線溝内に導電性膜を埋め込むことにより形成する。例えば、配線溝の内部底部および側壁上を含む溝形成用絶縁膜上にバリア導体膜例えば窒化チタン膜を形成し、さらに、その上部に、CVD法またはスパッタリング法などにより銅のシード層を形成する。この後、電解めっき法などを用いてシード層上に銅めっき膜を成長させ、銅めっき膜により配線溝の内部を埋め込む。次いで、配線溝以外の領域の銅めっき膜、シード層およびバリア導体膜をCMP法により除去し、溝内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする第1層配線M1を形成する。このように、配線溝の内部に導電性膜を埋め込むことにより配線を形成する方法をダマシン法といい、特に、プラグと配線導電膜とを別工程で形成する方法をシングルダマシン法と言う。また、後述する第2層配線M2のように、コンタクトホールおよび溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線導電膜とを形成する方法をデュアルダマシン法と言う。次いで、第1層配線M1が埋め込まれた溝形成用絶縁膜上に、絶縁膜および溝形成用絶縁膜を形成し、デュアルダマシン法を用いて、第2プラグP2および第2層配線M2を形成する。例えば、絶縁膜および溝形成用絶縁膜をパターニングすることにより、配線溝およびコンタクトホールを形成する。次いで、配線溝およびコンタクトホール内に、バリア導体膜、銅のシード層を形成し、さらに銅めっき膜を形成する。次いで、配線溝およびコンタクトホール以外の領域の銅めっき膜、シード層およびバリア導体膜をCMP法により除去する。これにより、第2プラグP2および第2層配線M2を形成することができる。次いで、第2プラグP2および第2層配線M2と同様に、デュアルダマシン法を用いて、第3プラグP3および第3層配線M3を形成する。実施の形態2実施の形態1においては、深さの異なるコンタクトホールC1a、C1bを異なる工程で形成し、浅い第1プラグP1a~P1h、SP1sおよび周辺回路領域PAのP1および深い第1プラグSP1w、P1suおよびP1wを形成した。これに対し、本実施の形態においては、あらかじめ、第1プラグSP1w等の形成領域に、p型の半導体領域1Wとの接続領域開口領域CAを形成しておくことで、第1プラグP1用のコンタクトホールC1の深さの差を低減し、同一工程でコンタクトホールC1を形成する。第1プラグSP1w、P1suおよびP1wとp型の半導体領域1Wとの接続構造以外は実施の形態1と同様であるため、第1プラグSP1w、P1suおよびP1wとその近傍のp型の半導体領域1Wの構造および製造工程について詳細に説明する。図47~図50は、本実施の形態のSRAMのメモリセル領域の構成を示す平面図または断面図である。図47に示すように、活性領域AcP1上には、上記共通のゲート電極G1と並行に、ゲート電極G2が配置されている。これにより、活性領域AcP1上にAcc1が配置され、Dr1のソースドレイン領域とAcc1のソースドレイン領域とが接続される共通化される。このゲート電極G2は、活性領域AcP1から素子分離領域STI上まで延在し、その上部にはシェアードプラグSP1wが配置される。この構成は、実施の形態1図7と同様である。但し、本実施の形態においては、シェアードプラグSP1wは、ゲート電極G2上から接続領域CAまで延在し図47、層間絶縁膜20を貫通して接続領域CAのp型の半導体領域1Wと接続される図48。このように、接続領域CAを設けることで、実施の形態1と比較し、シェアードプラグSP1wを浅く形成することができる。また、活性領域AcP2上には、上記共通のゲート電極G3と並行に、ゲート電極G4が配置されている。これにより、活性領域AcP2上にAcc2が配置され、Dr2のソースドレイン領域とAcc2のソースドレイン領域とが接続される共通化される。このゲート電極G4は、活性領域AcP2から素子分離領域STI上まで延在し、その上部にはシェアードプラグSP1wが配置される。この構成は、実施の形態1図7と同様である。但し、本実施の形態においては、シェアードプラグSP1wは、ゲート電極G4上から接続領域CAまで延在し図47、層間絶縁膜20を貫通して接続領域CAのp型の半導体領域1Wと接続される図48参照。このように、接続領域CAを設けることで、実施の形態1と比較し、シェアードプラグSP1wを浅く形成することができる。言い換えれば、シェアードプラグSP1wは、素子分離領域STIを貫通して配置する必要がなく、シェアードプラグSP1wの底部は、素子分離領域STIの底部より高い位置で、p型の半導体領域1Wと接続される。また、図49に示すように、タップセル領域F’Aの第1プラグP1su形成領域C-C部においては、素子分離領域STI、p型の半導体領域1Wおよびn型の半導体領域2Wなどを形成せず、支持基板1よりなる接続領域CAを配置することで、第1プラグP1suを浅く形成することができる。また、図50に示すように、タップセル領域F’Aの第1プラグP1w形成領域D-D部においては、素子分離領域STIを形成せず、n型の半導体領域2Wよりなる接続領域CAを配置することで、シェアードプラグSP1wを浅く形成することができる。製造工程次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のSRAMのメモリ領域の構成をより明確にする。図51および図52は、本実施の形態の半導体装置の製造工程を示す断面図である。主に、SRAMのメモリセル領域MCAの断面およびタップセル領域F’Aの断面図49、図50を参照しながら製造工程を説明する。まず、実施の形態1と同様に、支持基板1と絶縁層BOXとその上部の半導体領域3とを有するSOI基板を準備し、素子分離領域STIを形成した後、p型の半導体領域1Wおよびn型の半導体領域2Wを形成する図51。この際、接続領域CAにおいては、素子分離領域STIを形成せず、p型の半導体領域1Wとその下部のn型の半導体領域2Wを形成する図51。なお、タップセル領域F’Aの第1プラグP1w形成領域D-D部においては、n型の半導体領域2Wを形成する図50。また、タップセル領域F’Aの第1プラグP1su形成領域C-C部においては、p型の半導体領域1Wおよびn型の半導体領域2Wを形成せず、支持基板1のままとしておく図49。次いで、実施の形態1と同様に、周辺回路領域PAにおいて、支持基板1中に、p型ウエルpWおよびn型ウエルnWを形成する図24参照。次いで、実施の形態1と同様に、周辺回路領域PAの支持基板1上の絶縁層BOXおよび半導体領域3を除去する図25参照。ここで、本実施の形態においては、メモリセル領域MCAおよびタップセル領域F’Aの接続領域CAにおいても、支持基板1上の絶縁層BOXおよび半導体領域3を除去しておく図51、図49、図50。次いで、実施の形態1と同様に、メモリセル領域MCAの半導体領域3の主表面に、各トラジスタAcc1、Dr1、Lo1、Acc2、Dr2、Lo2を形成し、周辺回路領域PAの支持基板1の主面に各トランジスタQn、Qpを形成し、さらに、実施の形態1と同様に、ゲート電極Gおよびソース、ドレイン領域SD上に、サリサイド技術により、金属シリサイド層13を形成する図26~図34参照。次いで、各トランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2のソース、ドレイン領域SD上に第1プラグP1P1a~P1h、SP1s、SP1w、P1su、P1wを形成する。まず、図52に示すように、各トランジスタDr1、Acc1、Lo1、Qn、Qp等上に層間絶縁膜20として窒化シリコン膜20aと酸化シリコン膜20bとの積層膜を形成する。この窒化シリコン膜20aは酸化シリコン膜20bのエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜20bより薄く形成される。次いで、層間絶縁膜20上にフォトレジスト膜PR3を形成し、露光現像処理フォトリソグラフィを行うことにより、第1プラグP1の形成領域を開口する。次いで、フォトレジスト膜PR3をマスクに酸化シリコン膜20bを窒化シリコン膜20aが露出するまでエッチングする。次いで、露出した窒化シリコン膜20aをエッチングすることにより、コンタクトホールC1を形成する。この際、第1プラグSP1wの形成領域には接続領域CAのp型の半導体領域1Wが露出する。また、タップセル領域F’Aの第1プラグP1w形成領域D-D部においては、n型の半導体領域2Wが露出する図50参照。また、タップセル領域F’Aの第1プラグP1su形成領域C-C部においては、支持基板1が露出する図49。次いで、フォトレジスト膜PR3をアッシングなどで除去する。なお、露出した接続領域CAのp型の半導体領域1W、即ち、コンタクトホールC1の底部に、同じ導電型例えば、p型の半導体領域1Wにはp型不純物を注入することにより、コンタクト部の不純物濃度を高めて、接続抵抗を低減してもよい。次いで、実施の形態1と同様に、コンタクトホールC1の内部に導電性膜を埋め込むことにより第1プラグP1を形成する図42~図46参照。これら第1プラグP1P1a~P1h、SP1s、周辺回路領域PAのP1、SP1w、P1suおよびP1wは、層間絶縁膜20を貫通して形成される図48~図50。このように、あらかじめ接続領域引出し領域CAを設けておくことで、コンタクトホールC1を同一工程で形成することができる。また、コンタクトホールC1を精度良く形成することができる。このように、本実施の形態においては、実施の形態1の効果に加え、上記第1プラグP1による良好なコンタクトを図ることができる。実施の形態3実施の形態1においては、半導体領域1Wをp型とし、半導体領域2Wをn型としたが、これらの導電型を逆導電型としてもよい。即ち、本実施の形態においては、半導体領域1Wをn型とし、半導体領域2Wをp型とする。本実施の形態のSRAMのメモリセルの回路構成およびメモリ動作については、実施の形態1において、図1を参照しながら説明したとおりである。本実施の形態のSRAMのメモリセルの模式的な構成を図53および図54を参照しながら説明する。図53Aは、本実施の形態のSRAMのメモリセルを構成するアクセスバトランジスタAcc1、Acc2の模式的な断面図であり、図53Bは、アクセストランジスタAcc1の電位の印加状態を示す表である。なお、アクセストランジスタAcc2も同様の構成となる。また、同じn型のトランジスタであるドライバトランジスタDr1、Dr2も同様の構成となる。図54は、本実施の形態のSRAMのメモリセルを構成するロードトランジスタLo1の模式的な断面図である。なお、ロードトランジスタLo2も同様の構成となる。図53および図54に示すように、本実施の形態のSRAMのメモリセルを構成する6つのトランジスタは、SOI基板に形成される。SOI基板は、p型のシリコンなどの半導体よりなる支持基板1と、その上部の絶縁層BOXと、その上部の半導体領域素子形成領域3とを有する。この素子形成領域は、素子分離領域STIで分離され、この素子分離領域STIで区画された領域が活性領域素子形成領域、トランジスタ形成領域Acとなる。図53Aに示すように、アクセストランジスタAcc1は、SOI基板を構成する半導体領域3の主表面に形成される。このトランジスタは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDD構造を有し、n型の低濃度不純物領域EX1とn型の高濃度不純物領域SDとを有する。なお、ソースドレイン領域とは、ソースまたはドレインとなる領域を言う。なお、13は、金属シリサイド層である。トランジスタが配置される半導体領域3の下部には、絶縁層BOXを介して、n型の半導体領域1Wが配置されている。このn型の半導体領域1Wの底部は、素子分離領域STIの底部より深い位置に位置する。さらに、このn型の半導体領域1Wの下部には、n型の半導体領域1Wとは逆導電型のp型の半導体領域2Wが配置されている。即ち、n型の半導体領域1Wは、p型の半導体領域2Wに囲まれ、pn分離されている。具体的には、n型の半導体領域1Wの上部には、絶縁層BOXが位置し、n型の半導体領域1Wの底部および側部は、p型の半導体領域2Wと接するように配置されている。なお、n型の半導体領域1Wの側部の一部は素子分離領域STIと接していてもよい。なお、p型の半導体領域2Wは、後述するように、ロードトランジスタLo1の下部まで延在するように、素子分離領域STIの下部で繋がっている。ここで、本実施の形態においては、アクセストランジスタのゲート電極Gとその下方のn型の半導体領域1Wが電気的に接続されている。また、p型の半導体領域2Wは、支持基板1とともに接地電位VSS、基準電位、第2電位、上記第1電位より低い電位に固定されている。このように、アクセストランジスタの形成領域Ac、後述の活性領域AcP1、AcP2の下部のn型の半導体領域1Wを、その底部および外周に位置するp型の半導体領域2Wにより電気的に分離し、アクセストランジスタのゲート電極Gと上記n型の半導体領域1Wとを電気的に接続することにより、アクセストランジスタAcc1またはAcc2のトランジスタ動作特性を向上させることができる。即ち、アクセストランジスタAcc1またはAcc2がオン状態onの場合において、バックゲートであるn型の半導体領域1Wの電位が同時に高くなるため、トランジスタのオン電流を大きくできる。さらに、n型の半導体領域1Wとp型の半導体領域2Wとの間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。図54に示すように、ロードトランジスタLo1は、SOI基板を構成する半導体領域3の主表面に形成される。このトランジスタは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDD構造を有し、p型の低濃度不純物領域EX1とp型の高濃度不純物領域SDとを有する。ロードトランジスタLo1が配置される半導体領域3の下部には、絶縁層BOXを介して、p型の半導体領域2Wが配置されている。このp型の半導体領域2Wの底部は、素子分離領域STIの底部より深い位置に位置する。さらに、前述したように、このp型の半導体領域2Wは、n型の半導体領域1Wとは逆導電型であり、ドライバトランジスタおよびアクセストランジスタDr1、Acc1の下部のn型の半導体領域1Wの下部まで繋がっており、支持基板1とともに接地電位VSSに固定されている。本実施の形態のSRAMのメモリ領域の各種パターンの平面構成については、半導体領域1Wと半導体領域2Wの導電型が逆導電型となる他は、実施の形態1図4~6、図7~図9と同様である。また、断面構造についても、半導体領域1Wと半導体領域2Wの導電型が逆導電型となる他は、実施の形態1図10、図11と同様の構成とすることができる。但し、図55よび図56に示すように、ここでは、メモリセルを構成する6つのトランジスタのゲート絶縁膜GOHとして、高誘電体膜high-k膜を用いている。高誘電体膜とは、酸化シリコン膜より誘電率の高い絶縁膜をいう。また、6つのトランジスタのゲート電極として、メタルゲート電極金属部を有するゲート電極MGを用いている。また、周辺回路領域PAのMISFETQn、Qpについても、ゲート絶縁膜GOHとして、高誘電体膜を用い、ゲート電極として、メタルゲート電極MGを用いている図57。図55~図57は、本実施の形態の半導体装置の構成を示す断面図である。製造工程次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のSRAMのメモリ領域と周辺回路領域の構成をより明確にする。トランジスタ形成工程図58~図63は、本実施の形態の半導体装置の製造工程を示す断面図である。主に、SRAMのメモリセル領域MCAの断面および周辺回路領域PAの断面を参照しながら製造工程を説明する。まず、実施の形態1と同様に、支持基板1と絶縁層BOXとその上部の半導体領域3とを有するSOI基板を準備し、素子分離領域STIを形成した後、半導体領域1Wおよび半導体領域2Wを形成する。この際、実施の形態1とは、打ち込む不純物の導電型が逆となる。即ち、p型の半導体領域1Wおよびn型の半導体領域2Wを形成する図58、図59。例えば、5~20keVのエネルギーで、1×1013/cm2~5×1014/cm2の濃度で、ホウ素Bをイオン打ち込みし、p型の半導体領域1Wを形成する。n型の半導体領域2Wは、また、5~20keVのエネルギーで、1×1013/cm2~5×1014/cm2の濃度で、リンPをイオン打ち込みし、n型の半導体領域2Wを形成する。次いで、実施の形態1と同様に、周辺回路領域PAにおいて、支持基板1中に、p型ウエルpWおよびn型ウエルnWを形成し、実施の形態1と同様に、周辺回路領域PAの支持基板1上の絶縁層BOXおよび半導体領域3を除去する図60参照。次いで、実施の形態1と同様に、メモリセル領域MCAの半導体領域3の主表面に、各トラジスタAcc1、Dr1、Lo1、Acc2、Dr2、Lo2を形成し、周辺回路領域PAの支持基板1の主面に各トランジスタQn、Qpを形成するのであるが、これらのトランジスタを構成するゲート絶縁膜GOHおよびメタルゲート電極MGを次のように形成する。ここでは、ゲート絶縁膜GOHとして、酸化シリコン膜などよりなる第1ゲート絶縁膜GO1とHfLaON膜やHfAlON膜などよりなる高誘電率な第2ゲート絶縁膜GO2の積層膜を用いる場合について説明する。また、メタルゲート電極MGとして、金属膜とシリコン膜との積層膜を用いる場合について説明する。ゲート絶縁膜形成工程まず、図58~図60に示すように、メモリセル領域MCAおよび周辺回路領域PAの主表面に、例えば、熱酸化法を用いて第1ゲート絶縁膜GO1として、例えば、薄い酸化シリコン膜を形成する。なお、この酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。なお、図58~図60においては、図面を分かりやすくするため、メモリセル領域MCAおよび周辺回路領域PAの主表上の各種膜GO1、GO2などの膜厚を図55~図57と比べ厚く記載してある。次いで、メモリセル領域MCAおよび周辺回路領域PAのnチャネル型MISFETQnの形成領域に第2ゲート絶縁膜GO2として、HfLaON膜を形成し、周辺回路領域PAのpチャネル型MISFETQpの形成領域にHfAlON膜を形成する。例えば、第1ゲート絶縁膜GO1に、HfO2膜酸化ハフニウム膜をCVD法などで形成し、上記HfO膜を窒化することにより、HfON膜ハフニウムオキシナイトライド膜30aを形成する。次いで、HfON膜30a上に、La膜30b、TiN膜31および窒化シリコン膜32を順次堆積し、これらの積層膜をエッチングすることにより、メモリセル領域MCAおよび周辺回路領域PAのnチャネル型MISFETQnの形成領域において、HfON膜30a上に、La膜30b等を残存させる。次いで、メモリセル領域MCAおよび周辺回路領域PAに、Al膜30c、TiN膜31および窒化シリコン膜32を順次堆積する図58、図59、図60参照。上記工程により、周辺回路領域PAのpチャネル型MISFETQpの形成領域には、HfON膜30a上に、Al膜30cが配置され、メモリセル領域MCAおよび周辺回路領域PAのnチャネル型MISFETQnの形成領域には、HfON膜30a上に、La膜30bが配置された構成となる。なお、上記TiN膜等は、酸化防止膜の役割を果たすハードマスクとして機能する。また、図58、図59においては、最上層の3層30c以上の層の表示を省略してある。次いで、熱処理を施し、HfON膜30a中にAlまたはLaをミキシングさせることにより、pチャネル型MISFETQpの第2ゲート絶縁膜GO2として、HfAlON膜を形成し、メモリセルを構成する6つのトランジスタおよび周辺回路領域PAのnチャネル型MISFETQnの第2ゲート絶縁膜GO2として、HfLaON膜を形成する。この後、残存するTiN膜31、窒化シリコン膜32、Al膜30cおよびLa膜30b除去することにより、第1ゲート絶縁膜GO1と第2ゲート絶縁膜GO2の積層膜よりなる高誘電率なゲート絶縁膜GOH高誘電体膜、high-k膜形成することができる。なお、ゲート絶縁膜GOHとして、他の高誘電体膜を用いてもよく、また、ゲート絶縁膜GOHを単層の高誘電体膜で構成してもよい。メタルゲート電極形成工程次いで、図61~図63に示すように、ゲート絶縁膜GOH上に、メタルゲート用の金属膜33aとして、例えば、TiN膜をスパッタリング法などにより10nm程度の膜厚で形成する。メタルゲート用の金属膜金属層とは、金属伝導を示す導電膜を言い、単体の金属や合金だけでなく、金属伝導を示す金属化合物膜窒化金属膜や炭化金属膜なども含む。次いで、金属膜33a上に多結晶のシリコン膜33bを100~200nm程度の膜厚で形成する。金属膜33aを厚くすることでシリコン膜33bの形成工程を省略することも可能であるが、シリコン膜33bを積層することで、金属膜33aの膜厚を薄くでき、金属膜33aのパターニングする際のエッチングダメージを小さくすることができる。次いで、多結晶のシリコン膜33b上に窒化シリコン膜33cを堆積する。次いで、金属膜33a、多結晶のシリコン膜33bおよび窒化シリコン膜33cの積層膜をパターニングすることによりメタルゲート電極MGを形成する。ゲート電極MG上には、窒化シリコン膜などの絶縁膜よりなるキャップ絶縁膜が残存している。この後は、実施の形態1と同様に、ゲート電極Gの両側に、エピタキシャル成長により形成された半導体領域EPやLDD構造のソースドレイン領域を形成する。以上の工程により、メモリセル領域MCAの半導体領域3の主表面に、各トラジスタAcc1、Dr1、Lo1、Acc2、Dr2、Lo2を形成し、周辺回路領域PAの支持基板1の主面に各トランジスタQn、Qpを形成する図55~図57。さらに、実施の形態1と同様に、ゲート電極Gおよびソース、ドレイン領域SD上に、サリサイド技術により、金属シリサイド層13を形成する。この際、ゲート電極MG上にキャップ絶縁膜が残存している場合には、このキャップ絶縁膜を除去した後に、シリサイド化を行う。さらに、実施の形態1と同様に、層間絶縁膜20、21、22、プラグP1、P2、P3および配線M1、M2、M3を形成する。このように、半導体領域1Wおよび半導体領域2Wの導電型を実施の形態1と逆導電型としても、半導体領域1Wと半導体領域2Wをpn分離でき、アクセストランジスタAcc1またはAcc2のゲート電極Gをn型の半導体領域1Wと接続することで、トランジスタのオン電流を大きくできる。また、n型のトランジスタのバックゲート1Wをn型とし、p型のトランジスタのバックゲート2Wをp型とした場合には、トランジスタの閾値電位を調整し難くなる傾向にあるが、トランジスタの構成として、高誘電率のゲート絶縁膜やメタルゲート構造を採用することにより、閾値電位を高くすることができる。これにより、半導体領域1W、2Wの不純物濃度で閾値調整できるマージンが大きくなり、トランジスタの閾値電位の調整が容易となる。例えば、閾値電位を0.1~0.3V程度の範囲で調整可能となる。このように、トランジスタの特性を向上させることができる。なお、本実施の形態においても、タップセル領域F’Aにおいて、支持基板1に接地電位VSSを印加する。即ち、タップセル領域F’Aに配置されるプラグや配線を介して支持基板1と接地電位線VSSを接続すればよい。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上記実施の形態の構成は、適宜組み合わせて適用することができる。例えば、実施の形態3の構成に実施の形態2の構成を適用してもよい。また、上記実施の形態においては、SRAMを例に説明したが、図2等からも明らかなように、本実施の形態は、トランジスタnチャネル型トランジスタを有する半導体装置に広く適用可能である。