データを保持するラッチ回路と、前記データを伝送する信号線とを備え、前記ラッチ回路は、第1電源電圧供給端と第1制御電圧供給端との間に配置された第1インバータと、第2電源電圧供給端と第2制御電圧供給端との間に配置された第2インバータと、を具備し、前記第1インバータは、前記第1制御電圧供給端と前記第1インバータの出力にそれぞれソース、ドレインが接続された第1のNMOSトランジスタを有し、前記第2インバータは、前記第2制御電圧供給端と前記第2インバータの出力にそれぞれソース、ドレインが接続された第2のNMOSトランジスタを有し、前記第1インバータと前記第2インバータのそれぞれの前記出力から前記信号線を経由して第1電圧供給端へ至る電気的経路を備え、前記電気的経路は、第1のトランジスタを備え、第1のモード時には、前記第1制御電圧供給端に第2制御電圧供給端および第1電圧供給端より高い電圧を印加され、前記第1のトランジスタにより前記電気的経路を導通する半導体記憶装置。請求項1に記載の半導体記憶装置において、前記ラッチ回路は、センスアンプに設けられ、前記信号線は、前記センスアンプから出力されるデータを伝送するディジット線で構成され、前記第1のトランジスタは、接地電圧を供給する接地端と前記ディジット線との間に配置される半導体記憶装置。請求項1または2に記載の半導体記憶装置において、さらに、センスアンプ選択信号に応答して活性化するスイッチと前記第1のトランジスタとを備えるセンスアンプ電源制御回路を具備し、前記第1インバータは、第1データ出力ノードと、第1データ入力ノードと、前記第1制御電圧供給端と前記第1データ出力ノードとの間に配置された第1駆動トランジスタと、前記第1電源電圧供給端と前記第1データ出力ノードとの間に配置された第2駆動トランジスタとを備え、前記第2インバータは、第2データ出力ノードと、第2データ入力ノードと、前記第2制御電圧供給端と前記第2データ出力ノードとの間に配置された第3駆動トランジスタと前記第2電源電圧供給端と前記第2データ出力ノードとの間に配置された第4駆動トランジスタとを備え、前記第2データ入力ノードは、前記第1データ出力ノードに接続され、前記第1データ入力ノードは、前記第2データ出力ノードに接続され、前記スイッチは、前記センスアンプ選択信号に応答して、前記第1制御電圧供給端と前記第1駆動トランジスタとを接続するとともに、前記第2制御電圧供給端と前記第3駆動トランジスタとを接続し、前記第1のトランジスタは、前記第1制御電圧供給端に接続されるゲートを有し、前記第1制御電圧供給端から供給される電圧に応答して接地端と前記ディジット線とを接続し、前記電気的経路は、前記第1制御電圧供給端に供給される電圧に応答して、前記第1制御電圧供給端の電圧と前記第2制御電圧供給端の電圧との差に依存して、前記第1制御電圧供給端から前記第1駆動トランジスタへ流れる電流を、前記第1データ出力ノードを介して前記第1のトランジスタへ供給する半導体記憶装置。請求項3に記載の半導体記憶装置において、前記電気的経路は、前記第1制御電圧供給端にHighレベルの電圧が印加され前記第2制御電圧供給端にLowレベルの電圧が印加されるとき、前記第1制御電圧供給端に供給される電圧に応答して、第1制御電圧供給端から流れ込む電流を、前記第1のトランジスタを介して前記接地端に供給する半導体記憶装置。請求項3または4の何れか一項に記載の半導体記憶装置において、前記センスアンプの前記ラッチ回路に備えられたトランジスタの閾値電圧を補正する閾値補正モードと、前記センスアンプを通常動作で動作させる通常モードと、を有し、前記閾値補正モードのときに、前記第1制御電圧供給端にHighレベルの電圧が印加され前記第2制御電圧供給端にLowレベルの電圧が印加され、前記通常モードのときに、前記第1制御電圧供給端と前記第2制御電圧供給端との各々にLowレベルの電圧が印加される半導体記憶装置。請求項5に記載の半導体記憶装置において、さらに、前記閾値補正モードのときに、前記第1制御電圧供給端にHighレベルの電圧を印加し、前記第2制御電圧供給端にLowレベルの電圧を印加する電源制御回路を備える半導体記憶装置。請求項1に記載の半導体記憶装置において、前記ラッチ回路は、SRAMセルアレイに配置されるSRAMセルに設けられ、前記信号線は、前記SRAMセルから出力されるデータを伝送するビット線で構成され、前記第1のトランジスタは、ワード線に接続されるゲートを有するアクセストランジスタで構成される半導体記憶装置。請求項7に記載の半導体記憶装置において、前記第1インバータは、第1データ出力ノードと、第1データ入力ノードと、前記第1制御電圧供給端と前記第1データ出力ノードとの間に配置された第1駆動トランジスタと、前記第1電源電圧供給端と前記第1データ出力ノードとの間に配置された第2駆動トランジスタとを備え、前記第2インバータは、第2データ出力ノードと、第2データ入力ノードと、前記第2制御電圧供給端と前記第2データ出力ノードとの間に配置された第3駆動トランジスタと前記第2電源電圧供給端と前記第2データ出力ノードとの間に配置された第4駆動トランジスタとを備え、前記第2データ入力ノードは、前記第1データ出力ノードに接続され、前記第1データ入力ノードは、前記第2データ出力ノードに接続され、前記電気的経路は、前記第1制御電圧供給端に供給される電圧に応答して、前記第1制御電圧供給端の電圧と前記第2制御電圧供給端の電圧との差に依存して、前記第1制御電圧供給端から前記第1駆動トランジスタへ流れる電流を、前記第1データ出力ノードを介して前記アクセストランジスタへ供給する半導体記憶装置。請求項8に記載の半導体記憶装置において、前記電気的経路は、前記第1制御電圧供給端にHighレベルの電圧が印加され、前記第2制御電圧供給端にLowレベルの電圧が印加されるとき、前記ワード線の電圧に応答して、第1制御電圧供給端から流れ込む電流を、前記アクセストランジスタを介して前記ビット線に供給する半導体記憶装置。請求項8または9に記載の半導体記憶装置において、さらに、電源制御回路と、電源セレクタとを備え、前記電源制御回路は、前記SRAMセルの前記ラッチ回路に備えられたトランジスタの閾値を補正する閾値補正モードのときに、閾値補正モード制御信号を出力し、前記電源セレクタは、前記閾値補正モード制御信号に応答して、前記第1制御電圧供給端にHighレベルの電圧を印加し、前記第2制御電圧供給端にLowレベルの電圧を印加し、前記アクセストランジスタは、前記閾値補正モードのときに、前記ワード線の電圧に応答して、前記第1データ出力ノードと前記ビット線とを接続する半導体記憶装置。請求項10に記載の半導体記憶装置において、前記電源制御回路は、前記SRAMセルに通常の動作を実行させる通常モードのときに、通常モード制御信号を出力し、前記電源セレクタは、前記通常モード信号に応答して、前記第1制御電圧供給端と前記第2制御電圧供給端との各々にLowレベルの電圧を印加する半導体記憶装置。請求項8から11の何れか一項に記載の半導体記憶装置において、さらに、前記SRAMセルアレイに対するデータリテンション試験を実行する閾値補正制御部と、フェイルビットメモリとを備え、前記閾値補正制御部は、前記データリテンション試験を実行することによって得られた実行結果に基づいて、前記SRAMセルアレイの不良セルを特定し、前記不良セルを示す不良セル情報を生成し、前記フェイルビットメモリは、前記不良セル情報を保持する半導体記憶装置。請求項8から11の何れか一項に記載の半導体記憶装置において、さらに、外部に設けられたテスタとのデータ通信可能な端子と、前記SRAMセルアレイに対するデータリテンション試験を実行する閾値補正制御部とを備え、前記閾値補正制御部は、前記データリテンション試験を実行することによって得られた実行結果に基づいて、前記SRAMセルアレイの不良セルを特定し、前記不良セルを示す不良セル情報を、前記端子を介して前記テスタに供給し、前記テスタから供給される命令に応答して、前記SRAMセルの前記ラッチ回路に備えられたトランジスタの閾値を補正する閾値補正モードに移行する半導体記憶装置。請求項8から11の何れか一項に記載の半導体記憶装置において、さらに、前記SRAMセルアレイに対するデータリテンション試験を実行する閾値補正制御部を備え、前記SRAMセルアレイは、第1SRAMマクロと第2SRAMマクロとを含み、前記閾値補正制御部は、前記第1SRAMマクロに対する前記データリテンション試験を実行することによって得られた実行結果に基づいて、前記第1SRAMマクロの不良セルを特定し、前記不良セルを示す不良セル情報を生成し、前記第2SRAMマクロは、前記不良セル情報を保持する半導体記憶装置。非特許文献1に記載の技術では、1回の操作でセルアレイに配置された全てのSRAMセルのしきい値電圧Vth補正を行うことが可能である。しかしながら、しきい値電圧Vth補正を行うSRAMセルを選択することができないため、補正を行う必要の無いSRAMセルに対してもホットエレクトロンを注入してしまう。また、非特許文献2に記載の技術では、ワード線の制御とビット線対の制御によって、しきい値電圧Vth補正を行うSRAMセルを選択し、アクセストランジスタのしきい値電圧Vth補正をすることが可能である。しかしながら、しきい値電圧Vth補正の対象となるトランジスタは、アクセストランジスタのみに限定されてしまう。本発明は、SRAMセルアレイや複数のセンスアンプの中から少なくとも1個のSRAMセルまたはセンスアンプを選択して、その選択された回路の駆動トランジスタのしきい値電圧Vthを補正することを可能とする技術を提供するものである。以下に、[発明を実施するための形態]で使用される番号を用いて、[課題を解決するための手段]を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。上記の課題を解決するために、データを保持するラッチ回路1126と、データを伝送する信号線BL0、BL1SA0、SA0Bと、を備える半導体装置を構成する。ラッチ回路1126は、第1電源電圧供給端VDDと第1制御電圧供給端VSS0SAN0との間に配置された第1インバータP11とN11とからなるインバータ、26aと、第2電源電圧供給端VDDと第2制御電圧供給端VSS1SAN1との間に配置された第2インバータP12とN12とから成るインバータ、26bとを具備する。第1インバータは、第1制御電圧供給端VSS0SAN0と第1インバータP11とN11とからなるインバータ、26aの出力にそれぞれソース、ドレインが接続された第1のNMOSトランジスタN11ND1を有する。また、第2インバータは、第2制御電圧供給端VSS1SAN1と第2インバータP12とN12とから成るインバータ、26bの出力にそれぞれソース、ドレインが接続された第2のNMOSトランジスタN12ND2を有する。ここにおいて、第1インバータと第2インバータのそれぞれの出力から信号線BL0、BL1SA0、SA0Bを経由して第1電圧供給端GNDBL0、BL1へ至る電気的経路を備え、電気的経路は、第1のトランジスタN19、N20、NA1、NA2を備え、第1のモード時Vt補正モードには、第1制御電圧供給端VSS0SAN0に第2制御電圧供給端VSS1SAN1および第1電圧供給端GNDBL0、BL1より高い電圧を印加され、第1のトランジスタにより電気的経路を導通する。そのラッチ回路が、センスアンプに設けられた回路の場合、そのセンスアンプから出力されるデータを伝送するディジット線が上述の信号線の機能を提供し、第1のトランジスタが、接地電圧を供給する接地端と前記ディジット線との間に配置され、閾値補正用のトランジスタとしての機能を提供する。さらに、センスアンプ電源制御回路を設けても良い。そのセンスアンプ電源制御回路には、センスアンプ選択信号EQBに応答して活性化するスイッチN17、N18と、上述の第1のトランジスタとを配置する。このとき、そのスイッチは、センスアンプ選択信号に応答して、第1制御電圧供給端と第1インバータのNchトランジスタとを接続するとともに、第2制御電圧供給端と第2インバータのNchトランジスタとを接続する。また、第1のトランジスタは、第1制御電圧供給端に接続されるゲートを有するものとし、第1制御電圧供給端から供給される電圧に応答して接地端と前記ディジット線とを接続する。そのラッチ回路が、SRAMセルアレイに配置されるSRAMセルに設けられる場合、SRAMセルから出力されるデータを伝送するビット線によって、上述の信号線が構成されえる。また、ワード線に接続されるゲートを有するアクセストランジスタが、上述の第1のトランジスタと同様の役割を提供する。このSRAMセルにおいては、第1インバータは、第1データ出力ノードと、第1データ入力ノードと、第1制御電圧供給端と第1データ出力ノードとの間に配置された第1駆動トランジスタと、第1電源電圧供給端と第1データ出力ノードとの間に配置された第2駆動トランジスタとを備える構成である。また、第2インバータは、第2データ出力ノードと、第2データ入力ノードと、第2制御電圧供給端と第2データ出力ノードとの間に配置された第3駆動トランジスタと、第2電源電圧供給端と第2データ出力ノードとの間に配置された第4駆動トランジスタとを備える構成である。その第2データ入力ノードは、第1データ出力ノードに接続され、第1データ入力ノードは、第2データ出力ノードに接続されている。ここにおいて、電気的経路電流経路は、第1制御電圧供給端に供給される電圧に応答して、第1制御電圧供給端の電圧と第2制御電圧供給端の電圧との差に依存して、第1制御電圧供給端から第1駆動トランジスタへ流れる電流を、第1データ出力ノードを介してアクセストランジスタへ供給する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、本願発明によって、SRAMセルアレイや複数のセンスアンプの中から少なくとも1個のSRAMセルまたはセンスアンプを選択して、その選択された回路の駆動トランジスタのしきい値電圧Vthを補正することが可能となる。[第1実施形態]以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下に述べる第1、第2実施形態では、本願発明の技術をセンスアンプに適用した場合を例示する。図1は、本願発明の半導体記憶装置1の第1実施形態の構成を例示するブロック図である。図1に示されているように、第1実施形態の半導体記憶装置1はSRAMセルアレイ2と、ワード線ドライバ3と、センスアンプインバータラッチ回路ブロック4と、センスアンプ活性化回路ブロック5と、センスアンプ制御回路ブロック6と、センスアンプ電源制御回路ブロック7と、電源制御ブロック8とを備えている。SRAMセルアレイ2は、複数のワード線WLと、複数のセンスアンプ信号線対非反転センスアンプ信号線SA0、反転センスアンプ信号線SA0Bとに接続されている。なお、SRAMセルアレイ2は、いわゆる通常のメモリセルで構成される。具体的には後述のメモリセル27の電源配線網VSS0、VSS1ともに基板電圧GNDに接続されている構成である。また、本願では、SRAMセルアレイ2は、ビット線セレクタ不図示を備えるものとする。SRAMが通常動作時には、このビット線セレクタは、複数のビット線の組図11にあってはビット線BL0、BL1を後述する1つのセンスアンプ信号線SA0、SA0Bの組に割り当て、割り当てられたビット線の組を1つのセンスアンプ信号線SA0、SA0Bの組に電気的に接続する。ビット線セレクタは、ワード線ドライバ3またはセンスアンプ制御回路ブロック6によりこの割り当てを行う。また、本実施の形態ではセンスアンプインバータラッチ回路ブロック4と、センスアンプ活性化回路ブロック5とによりセンスアンプが構成される。ワード線ドライバ3は、複数のワード線WLの中から選択された1個のワード線WLを活性化する。センスアンプインバータラッチ回路ブロック4は、複数のセンスアンプ信号線対非反転センスアンプ信号線SA0、反転センスアンプ信号線SA0Bを介して、SRAMセルに対するデータの入出力を行う。センスアンプ活性化回路ブロック5は、センスアンプイネーブル信号線SAEと非反転イコライザ信号線EQの電圧に応答して、センスアンプのラッチ回路を活性化する。センスアンプ制御回路ブロック6は、センスアンプ活性化回路ブロック5とセンスアンプ電源制御回路ブロック7との動作を制御するための制御信号を、対応する各信号線センスアンプイネーブル信号線SAE、非反転イコライザ信号線EQ、反転イコライザ信号線EQBに出力する。センスアンプ電源制御回路ブロック7は、反転イコライザ信号線EQBから供給される信号に応答して、センスアンプの各ノード非反転センスアンプ信号線SA0、反転センスアンプ信号線SA0B、第1センスアンプ駆動線SAN0、第2センスアンプ駆動線SAN1の電圧を制御する。電源制御ブロック8は、センスアンプ電源制御回路ブロック7を制御するための制御信号電源選択信号EN1、電源選択信号EN2を出力する。図2は、センスアンプインバータラッチ回路11の構成を例示する回路図である。センスアンプインバータラッチ回路ブロック4には、少なくとも一つのセンスアンプインバータラッチ回路11が備えられている。図2に示されているように、センスアンプインバータラッチ回路11は、第1インバータ側PチャネルトランジスタP11と第1インバータ側NチャネルトランジスタN11とによって構成されたインバータ第1インバータと、第2インバータ側PチャネルトランジスタP12と第2インバータ側NチャネルトランジスタN12とによって構成されたインバータ第2インバータとを備えている。その第1インバータと第2インバータとによって、ラッチ回路が構成されている。第1インバータ側NチャネルトランジスタN11のソース端子は、第1センスアンプ駆動線SAN0に接続されている。第2インバータ側NチャネルトランジスタN12のソース端子は、第2センスアンプ駆動線SAN1に接続されている。また、第1インバータの出力端は、非反転センスアンプ信号線SA0に接続されている。同様に、第2インバータの出力端は、反転センスアンプ信号線SA0Bに接続されている。図3は、センスアンプ活性化回路12の構成を例示する回路図である。センスアンプ活性化回路ブロック5には、少なくとも一つのセンスアンプ活性化回路12が備えられている。図3に示されているように、センスアンプ活性化回路12は、活性化トランジスタN14と、活性化トランジスタN15と、イコライズトランジスタN16とを備えている。活性化トランジスタN14と活性化トランジスタN15は、センスアンプイネーブル信号線SAEからの信号に応答して動作する。イコライズトランジスタN16のゲートは非反転イコライザ信号線EQに接続され、イコライズトランジスタN16は、非反転イコライザ信号線EQからの信号に応答して動作する。本実施形態の半導体記憶装置1において、SRAMセルアレイ2を通常動作させるときには、イコライズトランジスタN16を活性化ONさせ、しきい値電圧Vth補正を行うときには、イコライズトランジスタN16の非活性化OFFさせる。図4は、センスアンプ電源制御回路13の構成を例示する回路図である。センスアンプ電源制御回路ブロック7には、少なくとも一つのセンスアンプ電源制御回路13が備えられている。図4に示されているように、センスアンプ電源制御回路13は、活性化トランジスタN17と、活性化トランジスタN18と、しきい値補正用トランジスタN19と、しきい値補正用トランジスタN20とを備えている。活性化トランジスタN17のゲートと活性化トランジスタN18のゲートは、反転イコライザ信号線EQBに接続されている。活性化トランジスタN17と活性化トランジスタN18は、反転イコライザ信号線EQBから供給される信号に応答して動作する。しきい値補正用トランジスタN19のゲートには、電源選択信号EN1が供給される。しきい値補正用トランジスタN19は、その電源選択信号EN1に応答して動作する。同様に、しきい値補正用トランジスタN20のゲートには、電源選択信号EN2が供給される。しきい値補正用トランジスタN20は、その電源選択信号EN2に応答して動作する。なお、本明細書の複数の実施形態では、しきい値補正用トランジスタN19、N20がMOSトランジスタで構成されている場合を例示しているが、それらをスイッチ機能を有する素子で構成することも可能である。以下に、第1実施形態の半導体記憶装置1の動作について説明を行う。第1実施形態の半導体記憶装置1において、センスアンプで通常読みだし動作を行う場合、電源制御ブロック8は、電源選択信号EN1、EN2を共にLowレベルに制御する。これにより、第1センスアンプ駆動線SAN0、及び第2センスアンプ駆動線SAN1には、基板電圧GNDが供給される。本実施形態の半導体記憶装置1に対して、センスアンプを構成するトランジスタのしきい値電圧Vth補正を行う場合、電源制御ブロック8は、電源選択信号EN1、EN2のどちらか一方をHighレベル例えば、電源電圧VDDに制御する。電源選択信号EN1、EN2のどちらか一方をHighレベルにすることによって、第1センスアンプ駆動線SAN0、または第2センスアンプ駆動線SAN1の一方が、電源電圧VDDを出力する。図5は、本実施形態の半導体記憶装置1のしきい値電圧Vth補正を行う場合の動作を例示するタイミングチャートである。図5は、電源選択信号EN1をHighレベルにする場合の動作を例示している。図5を参照すると、電源選択信号EN1の電圧が、基板電圧GNDから電源電圧VDDまで上昇している。これに伴い非反転センスアンプ信号線SA0に接続される全てのセンスアンプインバータラッチ回路11において、第1インバータ側NチャネルトランジスタN11のドレイン端子、すなわち入出力ノードの一方入出力ノード15がLowレベルに固定される。また、非反転センスアンプ信号線SA0に接続されている全てのセンスアンプインバータラッチ回路11において、入出力ノードのもう一方入出力ノード16がHighレベルに固定される。次いで、しきい値電圧Vth補正を行うセンスアンプインバータラッチ回路11において、反転イコライザ信号線EQBの電圧を電源電圧まで上昇させて、センスアンプ信号線対第1センスアンプ駆動線SAN0、第2センスアンプ駆動線SAN1の一方のセンスアンプ信号線第2センスアンプ駆動線SAN1をGND電圧まで放電する。これにより、一方の入出力ノードの電圧が、HighレベルからVDD/4レベル付近まで低下する。各ノードの電圧がこのように設定されることで、もう一方の第2インバータ側NチャネルトランジスタN12において、DrainAvalancheHotCarrierが注入される。DrainAvalancheHotCarrierを注入してしきい値電圧Vth補正を行うためには、トランジスタのゲート端子に、電源電圧VDDと基板電圧GNDの中間の電圧を印加する必要がある。本実施形態の半導体記憶装置1は、しきい値補正用トランジスタN19と第1インバータ側NチャネルトランジスタN11を含む電気的経路電流経路が形成され、しきい値補正用トランジスタN19と第1インバータ側NチャネルトランジスタN11の抵抗分割によって中間の電圧を発生させている。図6A、図6Bは、本実施形態の作用効果を概念的に例示する概念図である。図6A、図6Bに示されているように、本実施形態の半導体記憶装置1において、センスアンプを通常動作させる場合としきい値電圧Vth補正を行う場合とで、駆動トランジスタN11において電流の流れる方向が変化している。図6Aを参照すると、通常のセンスアンプとしての機能を提供する場合、入出力ノード15が、第1インバータ側NチャネルトランジスタN11のドレイン端子になるように、各ノードの電圧を制御する。この場合、第1インバータ側NチャネルトランジスタN11と第2インバータ側NチャネルトランジスタN12とで正帰還が形成されることから、センスアンプインバータラッチ回路11は2つの安定状態を有する。図6Bを参照すると、しきい値電圧Vth補正を行う場合、第1センスアンプ駆動線SAN0を電源電圧VDDにし、SA0を基板電圧GNDにするように各ノードの電圧を制御する。換言すると、入出力ノード15が、第1インバータ側NチャネルトランジスタN11のソース端子となるように各ノードの電圧を制御する。これによって、第1インバータ側NチャネルトランジスタN11と第2インバータ側NチャネルトランジスタN12とで負帰還が形成されることとなり、安定状態が1つに削減されて、入出力ノード15の電圧を中間電圧に保持することが可能になる。これによって、安定的にDrainAvalancheHotCarrierを注入することが可能になる。仮に安定状態が2つ存在したままで、入出力ノード15の電圧を中間電圧に制御しようとする場合、第2インバータ側NチャネルトランジスタN12がオンして、入出力ノード15がLowレベルに、そして、入出力ノード16がHighレベルに変化することがあり、DrainAvalancheHotCarrierを注入するための電圧条件に制御することが困難になる。上述の実施形態では、センスアンプにおいて、第2インバータ側NチャネルトランジスタN12の閾値電圧を補正する場合について説明を行ってきた。上記の実施形態の説明は、本願発明における閾値補正の対象となるトランジスタを第2インバータ側NチャネルトランジスタN12に限定するものではない。例えば、第1インバータ側NチャネルトランジスタN11のしきい値電圧Vthが高い場合には、第2インバータ側NチャネルトランジスタN12のしきい値電圧Vthを高くするような閾値補正を実行する。第1インバータ側NチャネルトランジスタN11のしきい値電圧Vthが低い場合には、第1インバータ側NチャネルトランジスタN11のしきい値電圧Vthを高く制御するような閾値補正を実行する。また、第2インバータ側NチャネルトランジスタN12のしきい値電圧Vthが高い場合には、第1インバータ側NチャネルトランジスタN11のしきい値電圧Vthを高く制御するような閾値補正を実行し、第2インバータ側NチャネルトランジスタN12のしきい値電圧Vthが低い場合には、第2インバータ側NチャネルトランジスタN12のしきい値電圧Vthを高く制御するような閾値補正を実行する。さらに、第1インバータ側PチャネルトランジスタP11や第2インバータ側PチャネルトランジスタP12にばらつきが生じた場合であっても、第1インバータ側NチャネルトランジスタN11や第2インバータ側NチャネルトランジスタN12の閾値電圧を補正することで、相対的に適切な補正を実現することができる。センスアンプの第1インバータ側PチャネルトランジスタP11や第2インバータ側PチャネルトランジスタP12のしきい値電圧Vthが大きく変動しても、若干歩留まりが低下するだけである。したがって、Vth補正は、僅かに行うだけでよい。具体的には、第1インバータ側PチャネルトランジスタP11のしきい値電圧Vthが高い場合には、第1インバータ側NチャネルトランジスタN11のしきい値電圧Vthを若干高く制御するような閾値補正を実行し、第1インバータ側PチャネルトランジスタP11のしきい値電圧Vthが低い場合には、第2インバータ側NチャネルトランジスタN12のしきい値電圧Vthを若干高く制御するような閾値補正を実行する。また、第2インバータ側PチャネルトランジスタP12のしきい値電圧Vthが高い場合には、第2インバータ側NチャネルトランジスタN12のしきい値電圧Vthを若干高く制御するような閾値補正を実行し、第2インバータ側PチャネルトランジスタP12のしきい値電圧Vthが低い場合には、第1インバータ側NチャネルトランジスタN11のしきい値電圧Vthを若干高く制御するような閾値補正を実行する。[第2実施形態]以下に、本願発明の第2実施形態について説明を行う。図7は、本願発明の半導体記憶装置1の第2実施形態の構成を例示するブロック図である。第2実施形態の半導体記憶装置1は、電源制御機能付きセンスアンプ活性化回路ブロック9を備えている。電源制御機能付きセンスアンプ活性化回路ブロック9は、センスアンプイネーブル信号線SAE2と非反転イコライザ信号線EQとから供給される信号に応答して動作する。その電源制御機能付きセンスアンプ活性化回路ブロック9は、第1実施形態のセンスアンプ活性化回路ブロック5とセンスアンプ電源制御回路ブロック7とによって提供されていた機能を、単一のブロックで実現するための構成を備えている。図8は、第2実施形態の電源制御機能付きセンスアンプ活性化回路ブロック9の構成を例示する回路図である。第2実施形態の電源制御機能付きセンスアンプ活性化回路ブロック9は、少なくとも一つの電源制御機能付きセンスアンプ活性化回路14を備えている。その電源制御機能付きセンスアンプ活性化回路14は、イコライズトランジスタN16と、しきい値補正用トランジスタN19と、しきい値補正用トランジスタN20と、活性化トランジスタN21と、活性化トランジスタN22とを備えている。イコライズトランジスタN16、しきい値補正用トランジスタN19、およびしきい値補正用トランジスタN20は、第1実施形態と同様の構成であり、その動作は第1実施形態と同様である。図8に示されているように、第2実施形態の電源制御機能付きセンスアンプ活性化回路14に設けられた活性化トランジスタN21のゲートは、センスアンプイネーブル信号線SAE2に接続されている。活性化トランジスタN21のドレインは、第1センスアンプ駆動線SAN0に接続され、活性化トランジスタN21のソースは、しきい値補正用トランジスタN19のゲートに接続されている。また、活性化トランジスタN21のソースには、電源選択信号EN1が供給されている。同様に、活性化トランジスタN22のゲートは、センスアンプイネーブル信号線SAE2に接続されている。活性化トランジスタN22のドレインは、第2センスアンプ駆動線SAN1に接続され、活性化トランジスタN22のソースは、しきい値補正用トランジスタN20のゲートに接続されている。また、活性化トランジスタN22のソースには、電源選択信号EN2が供給されている。以下に、第2実施形態の半導体記憶装置1の動作について説明を行う。図9は、第2実施形態の半導体記憶装置1のセンスアンプで通常読みだし動作を行う場合の動作を例示するタイミングチャートである。図9に示されているように、通常読みだし動作を行う場合、電源制御ブロック8は、電源選択信号EN1、EN2を共にLowレベルに制御する。また、非反転イコライザ信号線EQとセンスアンプイネーブル信号線SAE2とを、共にHighレベルに制御する。これにより、第1センスアンプ駆動線SAN0、及び第2センスアンプ駆動線SAN1には、共に基板電圧GNDが供給される。図10は、第2実施形態の半導体記憶装置1に対してしきい値電圧Vth補正を行う場合の動作を例示するタイミングチャートである。図10に示されているように、しきい値電圧Vth補正を行う場合、電源制御ブロック8は、電源選択信号EN1、EN2のどちらか一方をHighレベル例えば、電源電圧VDDに制御する。電源選択信号EN1、EN2のどちらか一方をHighレベルにすることによって、第1センスアンプ駆動線SAN0または第2センスアンプ駆動線SAN1の一方が、電源電圧VDDを出力する。図10は、電源選択信号EN1をHighレベルにする場合の動作を例示している。図10を参照すると、電源選択信号EN1の電圧が、基板電圧GNDから電源電圧VDDまで上昇している。これに伴い非反転センスアンプ信号線SA0に接続される全てのセンスアンプインバータラッチ回路11において、第1インバータ側NチャネルトランジスタN11のドレイン端子、すなわち入出力ノードの一方図2における入出力ノード15がLowレベルに固定される。また、非反転センスアンプ信号線SA0に接続されている全てのセンスアンプインバータラッチ回路11において、入出力ノードのもう一方図2における入出力ノード16がHighレベルに固定される。次いで、しきい値電圧Vth補正を行うセンスアンプインバータラッチ回路11において、センスアンプイネーブル信号線SAE2の電圧を電源電圧まで上昇させて、センスアンプ信号線対第1センスアンプ駆動線SAN0、第2センスアンプ駆動線SAN1の一方のセンスアンプ信号線第2センスアンプ駆動線SAN1をGND電圧まで放電する。これにより、一方の入出力ノードの電圧が、HighレベルからVDD/4レベル付近まで低下する。各ノードの電圧がこのように設定されることで、もう一方の第2インバータ側NチャネルトランジスタN12において、DrainAvalancheHotCarrierが注入される。DrainAvalancheHotCarrierを注入してしきい値電圧Vth補正を行うためには、トランジスタのゲート端子に、電源電圧VDDと基板電圧GNDの中間の電圧を印加する必要がある。本実施形態の半導体記憶装置1は、しきい値補正用トランジスタN19と第1インバータ側NチャネルトランジスタN11を含む電気的経路電流経路が形成され、しきい値補正用トランジスタN19と第1インバータ側NチャネルトランジスタN11の抵抗分割によって中間の電圧を発生させている。[第3実施形態]以下に、本発明の技術をSRAMセルに適用した場合の実施形態について説明を行う。図11は、第3実施形態の半導体記憶装置1の構成を例示するブロック図である。第3実施形態の半導体記憶装置1は、メモリセルアレイ21と、ワード線ドライバ22と、センスアンプ書き込みドライバ23と、電源セレクタブロック24と、電源制御ブロック25とを備えている。電源セレクタブロック24には、電源セレクタ24aと電源セレクタ24bとが備えられている。メモリセルアレイ21は、複数のワード線WLと、複数のビット線対BL第1ビット線BL0、第2ビット線BL1と、基板電圧GNDを供給する接地線と、電源電圧VDDを供給する電源線と、電源配線網VSS0と、電源配線網VSS1とに接続されている。ワード線ドライバ22は、複数のワード線WLの中から選択された1個のワード線WLを活性化する。センスアンプ書き込みドライバ23は、ビット線対BLを介して、SRAMセルに対するデータの入出力を行う。電源セレクタブロック24の電源セレクタ24aおよび電源セレクタ24bは、メモリセルアレイ21の2つの電源配線網電源配線網VSS0及び電源配線網VSS1に電源電圧または接地電圧を供給する。電源制御ブロック25は、電源セレクタブロック24の動作を制御する。上述の電源セレクタブロック24電源セレクタ24a、電源セレクタ24bは、一つのメモリセルアレイ21に対して一つ設けられている。換言すると、その電源セレクタブロック24は、メモリセルアレイ21に配置された複数のSRAMセル毎に用意する必要がない。また、その単一の電源セレクタブロック24電源セレクタ24a、電源セレクタ24bは、一つのビット線対BL第1ビット線BL0、第2ビット線BL1に接続された複数のSRAMセルに対し、共通に接続されている。図12は、メモリセルアレイ21に設けられたメモリセル27の構成を例示する回路図である。図12に示されているように、メモリセル27には、第1アクセストランジスタNA1と、第2アクセストランジスタNA2と、ラッチ回路26とが備えている。第1アクセストランジスタNA1のゲートは、ワード線WLに接続されている。同様に、第2アクセストランジスタNA2ゲートは、ワード線WLに接続されている。ラッチ回路26は、PチャネルトランジスタPL1と駆動トランジスタND1とによって構成された第1インバータ26aと、PチャネルトランジスタPL2と駆動トランジスタND2とによって構成された第2インバータ26bとを含んでいる。メモリセル27に設けられた駆動トランジスタND1と駆動トランジスタND2とは、メモリセル27の駆動トランジスタとしての機能を提供する。図12に示されているように、駆動トランジスタND1のソース端子は、電源配線網VSS0に接続されている。駆動トランジスタND2のソース端子は、電源配線網VSS1に接続されている。また、第1インバータ26aの記憶ノードSN0は、第1アクセストランジスタNA1を介して第1ビット線BL0に接続されている。同様に、第2インバータ26bの記憶ノードSN1は、第2アクセストランジスタNA2を介して第2ビット線BL1に接続されている。なお、本明細書の複数の実施形態においては、アクセストランジスタNA1、NA2が、MOSトランジスタで構成されている場合を例示しているが、それらはMOSトランジスタに限定されるものではない。例えば、それらの部材は、そのアクセストランジスタNA1、NA2に代替可能なスイッチ機能を有する素子で構成されていれば良い。図13は、電源セレクタブロック24に設けられた電源セレクタ24a、および電源セレクタ24bの構成を例示する回路図である。電源セレクタ24aは、NチャネルトランジスタN1とPチャネルトランジスタP1とを備えたCMOSによって構成されている。電源セレクタ24bは、NチャネルトランジスタN2とPチャネルトランジスタP2とを備えたCMOSによって構成されている。電源セレクタ24aの出力端は、抵抗素子などの回路を介することなく、駆動トランジスタND1のソースに接続される。同様に、電源セレクタ24bの出力端は、抵抗素子などの回路を介することなく、駆動トランジスタND1のソースに接続される。NMOSトランジスタN1のソースは、基板電圧GNDを供給する接地線に接続されている。PチャネルトランジスタP1のソースは、電源電圧VDDを供給する電源線に接続されている。NチャネルトランジスタN1のゲートとPチャネルトランジスタP1のゲートには、電源選択信号EN1が供給されている。NMOSトランジスタN2のソースは、基板電圧GNDを供給する接地線に接続されている。PチャネルトランジスタP2のソースは、電源電圧VDDを供給する電源線に接続されている。NチャネルトランジスタN2のゲートとPチャネルトランジスタP2のゲートには。電源選択信号EN2が供給されている。電源選択信号EN1がLowレベルの場合は、電源配線網VSS0には、電源電圧VDDが供給される。電源選択信号EN1がHighレベルの場合は、電源配線網VSS0には、基板電圧GNDが供給される。同様に、電源選択信号EN2がLowレベルの場合は、電源配線網VSS1には、電源電圧VDDが供給される。電源選択信号EN2がHighレベルの場合は、電源配線網VSS1には、基板電圧GNDが供給される。以下に、第3実施形態の半導体記憶装置1の動作について説明を行う。本実施形態の半導体記憶装置1を、通常のSRAMとして動作させる場合、電源制御ブロック25は電源選択信号EN1、EN2を共にHighレベルに制御する。これにより、電源セレクタブロック24の二つの電源セレクタ電源セレクタ24a、電源セレクタ24bは、共に基板電圧GNDを出力する。したがって、2つの電源配線網電源配線網VSS0及び電源配線網VSS1には、共に基板電圧GNDが供給される。本実施形態の半導体記憶装置1に対してしきい値電圧Vth補正を行う場合、電源制御ブロック25は、電源選択信号EN1、EN2のどちらか一方をLowレベルに制御する。図14は、本実施形態の半導体記憶装置1のしきい値電圧Vth補正を行う場合の動作を例示するタイミングチャートである。図14に示されているように、電源選択信号EN1、EN2のどちらか一方をLowレベルにすることによって、電源セレクタブロック24の一方の電源セレクタ例えば電源セレクタ24aは、電源電圧VDDを出力して、メモリセルアレイ21の2つの電源配線網には、電源GNDと電源VDDとが供給される。図14を参照すると、電源配線網VSS0の電圧が、基板電圧GNDら電源電圧VDDまで上昇している。これに伴い電源配線網VSS0に接続される全てのメモリセル27において、電源配線網VSS0に接続されている駆動トランジスタND1のドレイン端子、すなわち記憶ノードの一方記憶ノードSN0がHighレベルに固定される。また、電源配線網VSS0に接続されている全てのメモリセル27において、記憶ノードのもう一方記憶ノードSN1がLowレベルに固定される。次いで、しきい値電圧Vth補正を行うメモリセル27において、ワード線WLの電圧を電源電圧まで上昇させて、ビット線対第1ビット線BL0、第2ビット線BL1の一方のビット線第1ビット線BL0をGND電圧基板電圧GNDまで放電する。すなわち、しきい値電圧Vth補正を行うSRAMセル27に対して従来の書き込み操作を行う。これにより、記憶ノードSN0の電圧が、HighレベルからVDD/4レベル付近まで低下する。また、記憶ノードSN1の電圧が、LowレベルからHighレベル付近まで増加する。各ノードの電圧がこのように設定されることで、もう一方の駆動トランジスタND2において、DrainAvalancheHotCarrierが注入される。DrainAvalancheHotCarrierを注入してしきい値電圧Vth補正を行うためには、トランジスタのゲート端子に、電源電圧VDDと基板電圧GNDの中間の電圧を印加する必要がある。本実施形態の半導体記憶装置1は、アクセストランジスタNA1と駆動トランジスタND1を含む電気的経路電流経路が形成され、アクセストランジスタNA1と駆動トランジスタND1の抵抗分割によって中間の電圧を発生させている。図15A、図15Bは、本実施形態の作用効果を概念的に例示する概念図である。図15A、図15Bに示されているように、本実施形態の半導体記憶装置1において、SRAMを通常動作させる場合としきい値電圧Vth補正を行う場合とで、駆動トランジスタND1において電流の流れる方向が変化している。図15Aを参照すると、半導体記憶装置1が通常のSRAMとして動作する場合、記憶ノードSN0を駆動トランジスタND1のドレイン端子になるように、各ノードの電圧を制御する。この場合、駆動トランジスタND1と駆動トランジスタND2とで正帰還が形成されることから、メモリセル27は2つの安定状態を有する。安定状態が2つ存在する場合、駆動トランジスタND2がオンして、記憶ノードSN0がLowレベルに、そして、記憶ノードSN1がHighレベルに変化してしまうことがある。このような場合、記憶ノードSN0の電圧を中間電圧に保持することが困難となる。図15Bに示すように、しきい値電圧Vth補正を行う場合、電源配線網VSS0を電源電圧VDDにし、電源配線網VSS1を基板電圧GNDにする。そして、ビット線BL0を基板電圧GNDにするように各ノードの電圧を制御する。換言すると、記憶ノードSN0が、駆動トランジスタND1のソース端子となるように各ノードの電圧を制御する。これによって、駆動トランジスタND1と駆動トランジスタND2とで負帰還が形成されることとなり、安定状態が1つに削減されて、記憶ノードSN0の電圧を中間電圧に保持することが可能になる。これによって、安定的にDrainAvalancheHotCarrierを注入することが可能になる。上述の実施形態では、電源配線網VSS0または電源配線網VSS1を電源電圧VDDにした後、ビット線BL0または第2ビット線BL1を基板電圧GNDにしていた。上記の説明は、電源配線網VSS0または電源配線網VSS1に印加する電圧を電源電圧VDDに限定するものではない。少なくとも、駆動トランジスタND1の閾値電圧以上の電圧が印加されていれば、本実施形態の効果を奏することが可能である。上述の実施形態では、SRAMセルにおいて、駆動トランジスタND2の閾値電圧を補正する場合に対応した閾値補正の技術について説明を行ってきた。上記の実施形態の説明は、本願発明における閾値補正の対象となるトランジスタを駆動トランジスタND2に限定するものではない。例えば、駆動トランジスタND1のしきい値電圧Vthが高い場合には、駆動トランジスタND2のしきい値電圧Vthを高くするような閾値補正を実行する。駆動トランジスタND1のしきい値電圧Vthが低い場合には、駆動トランジスタND1のしきい値電圧Vthを高く制御するような閾値補正を実行する。また、駆動トランジスタND2のしきい値電圧Vthが高い場合には、駆動トランジスタND1のしきい値電圧Vthを高く制御するような閾値補正を実行し、駆動トランジスタND2のしきい値電圧Vthが低い場合には、駆動トランジスタND2のしきい値電圧Vthを高く制御するような閾値補正を実行する。さらに、PチャネルトランジスタPL1やPチャネルトランジスタPL2にばらつきが生じた場合であっても、駆動トランジスタND1や駆動トランジスタND2の閾値電圧を補正することで、相対的に適切な補正を実現することができる。具体的には、PチャネルトランジスタPL1のしきい値電圧Vthが高い場合には、駆動トランジスタND1のしきい値電圧Vthを高く制御するような閾値補正を実行し、PチャネルトランジスタPL1のしきい値電圧Vthが低い場合には、駆動トランジスタND2のしきい値電圧Vthを高く制御するような閾値補正を実行する。また、PチャネルトランジスタPL2のしきい値電圧Vthが高い場合には、駆動トランジスタND2のしきい値電圧Vthを高く制御するような閾値補正を実行し、PチャネルトランジスタPL2のしきい値電圧Vthが低い場合には、駆動トランジスタND1のしきい値電圧Vthを高く制御するような閾値補正を実行する。[第4実施形態]以下に、本願発明の第4実施形態について説明を行う。図16は、第4実施形態の半導体記憶装置1の構成を例示するブロック図である。上述の第3実施形態で説明した半導体記憶装置1は、SRAMセルの駆動トランジスタ駆動トランジスタND1、駆動トランジスタND2のしきい値電圧Vthを補正するための構成を備えていた。第4実施形態の半導体記憶装置1は、図16に示すように、しきい値電圧Vth補正手段を有するSRAMマクロ31と、電源セレクタ32と、データリテンション電圧発生器33と、昇圧電圧発生器34と、テストSRAM制御ブロック35と、フェイルビットメモリ36とを備えている。電源セレクタ32は、スタンバイ時にデータリテンション電圧発生器33を選択して、電源電圧を定格電源電圧から低下させる。また、電源セレクタ32は、しきい値電圧Vth補正時に昇圧電圧発生器34を選択して、電源電圧を定格電圧から上昇させる。テストSRAM制御ブロック35は、テスト時において、SRAMマクロ31のリテンション不良セルを探索して、フェイルビットメモリ36に、不良セル情報を格納する。不良セル情報とは、例えば、不良セルのアドレスワード、ビットや、不良と判定された時の書き込みデータ0or1などである。また、テストSRAM制御ブロック35は、しきい値電圧Vth補正時において、フェイルビットメモリ36に格納された不良セル情報に基づいて、SRAMマクロ31のリテンション不良セルのしきい値電圧Vth補正を行う。図17は、本実施形態の半導体記憶装置1の動作を例示するフローチャートである。図17を参照して、しきい値電圧Vth補正を行うための手順について説明を行う。ステップS101において、チップ選別時での通常の機能試験を行う。ステップS102において、その機能試験の結果に基づいて、フェイルビット数FBCが0であるか否かの判定を行う。その判定の結果、フェイルビット数FBCが0であるならば、処理はステップS103に進み、フェイルビット数FBCが存在するならば、そのチップをFailチップと判定する。ステップS103において、フェイルビット数FBCが0であることを確認した後に、データリテンション試験を行う。ステップS104において、そのデータリテンション試験の結果に基づいて、フェイルビット数FBCが0であるか否かの判定を行う。その判定の結果、フェイルビットが存在する場合、処理はステップS105に進む。フェイルビット数FBCが0であるならば、そのチップは良品Passと判定される。ステップS105において、フェイルビットが存在する場合、不良セルに対するしきい値電圧Vth補正を施す。ステップS106において、しきい値電圧Vth補正を施したチップに対し、再度データリテンション試験を行う。ステップS107において、そのデータリテンション試験の結果に基づいて、フェイルビット数FBCが0であるか否かの判定を行う。その判定の結果、フェイルビットが存在する場合、そのチップは不良Failと判定される。しきい値電圧Vth補正によって、フェイルビットが除去され、フェイルビット数FBCが0であるならば、そのチップは良品Passと判定される。以下に、本実施形態の半導体記憶装置1のデータリテンション試験を行うための手順について説明を行う。図18は、本実施形態の半導体記憶装置1におけるデータリテンション試験の動作を例示するフローチャートである。本実施形態の半導体記憶装置1では、データリテンション試験を行うために、ステップS201において、SRAMに定格電圧を印加する。ステップS202において、全てのセルにデータ0を書き込む。ここで、データ0とは、ビット線対の一方例えば第1ビット線BL0がLow電圧である場合と定義する。次いで、ステップS203において、定格電圧よりも低いデータリテンション電圧をSRAMに印加して一定時間保持する。ステップS204において、再度、SRAMに定格電圧を印加する。その後、ステップS205において、全てのセルからデータを読み出す。読み出しデータが0でないセルは、データリテンション不良を起こしたセルである。したがって、ステップS206において、その不良セルのアドレス情報をフェイルビットメモリの所定の領域以下、第1領域と記載するに格納する。次いで、ステップS207において、全てのセルにデータ1を書き込む。ここで、データ1とは、ビット線対のもう一方例えば、第2ビット線BL1がLow電圧である場合と定義する。次いで、ステップS208において、定格電圧よりも低いデータリテンション電圧をSRAMに印加して一定時間保持する。ステップS209において、再度、SRAMに定格電圧を印加する。そして、ステップS210において、全てのセルからデータを読み出す。読み出しデータが1でないセルは、データリテンション不良を起こしたセルであり、したがって、ステップS211において、その不良セルのアドレスをフェイルビットメモリの第1領域と異なる所定の領域以下、第2領域と記載するに格納する。以下に、本実施形態の半導体記憶装置1の不良セルのしきい値電圧Vth補正を行うための手順について説明を行う。図19は、不良セルのしきい値電圧Vth補正を行うための動作を例示するフローチャートである。ステップS301において、SRAMに昇圧電圧を印加する。これにより、注入されるDrainAvalancheHotCarrierを増やして、しきい値電圧Vth補正のための時間を短縮することができる。ステップS302において、SRAMセルアレイ2の電源配線の電源配線網VSS0をHigh電圧にし、電源配線網VSS1をLow電圧に制御する。そして、ステップS303において、フェイルビットメモリの第1領域に格納されたアドレスの不良セルに対してデータ0を書き込む。これによって、不良セルの駆動トランジスタ例えば駆動トランジスタND2のゲート絶縁膜に、DrainAvalancheHotCarrierが注入される。そのDrainAvalancheHotCarrierの作用によって、不良セルだった駆動トランジスタのしきい値電圧Vth補正が実現する。次いで、ステップS304において、SRAMセルアレイ2の電源配線網において、電源配線網VSS0をLow電圧にし、電源配線網VSS1をHigh電圧に制御する。そして、ステップS305において、フェイルビットメモリの第2領域に格納されたアドレスの不良セルに対してデータ1を書き込む。これによって、不良セルの駆動トランジスタ例えば駆動トランジスタND1にDrainAvalancheHotCarrierが注入される。そのDrainAvalancheHotCarrierの作用によって、不良セルだった駆動トランジスタのしきい値電圧Vth補正が行われる。その後、ステップS306において、SRAMに定格電圧を印加するとともに、SRAMセルアレイ2の電源配線の電源配線網VSS0と電源配線網VSS1をLow電圧に制御する。本実施形態の半導体記憶装置1は、SRAMセルを構成するトランジスタにおいて、しきい値電圧Vth補正が行われることで、待機時にSRAMセルの電源電圧を下げても記憶データが反転しにくくなる。このため、待機時のデータリテンション電圧をより低い電圧まで下げることが可能となり、サブスレショルド電流、ゲートリーク電流、GIDLなどのリーク電流を削減することが可能となる。[第5実施形態]以下に、本願発明の第5実施形態について説明を行う。図20は、第5実施形態の半導体記憶装置1の構成を例示するブロック図である。上述の第4実施形態の半導体記憶装置1は、不良セルの探索からしきい値電圧Vth補正までの処理を行うために必要なブロックをチップ内部に搭載していた。第5実施形態の半導体記憶装置1は、これらをチップ選別時に処理することで、必要ブロックの一部をメモリテスタで兼ねるための構成を備えている。図20に示されているように、第5実施形態の半導体記憶装置1は、しきい値電圧Vthを補正するための構成を有するSRAMマクロ31と、電源セレクタ32と、データリテンション電圧発生器33と、テストSRAM制御ブロック35とを備えている。また、本実施形態の半導体記憶装置1は、テスタ41に接続可能な端子を備えている。そのテスタ41は、第4実施形態の昇圧電圧発生器34とフェイルビットメモリ36と同等の機能を提供することができるテスタである。本実施形態の半導体記憶装置1は、しきい値電圧Vth補正をチップ選別時に行うことで、昇圧電圧発生器34とフェイルビットメモリ36とをチップ内部に設ける必要が無くなる。そのため、半導体記憶装置の小面積化が達成される。[第6実施形態]以下に、本願発明の第6実施形態について説明を行う。図21は、第6実施形態の半導体記憶装置1の構成を例示するブロック図である。上述の第4実施形態の半導体記憶装置1は、不良セルの探索からしきい値電圧Vth補正までの処理を行うために必要なフェイルビットメモリをチップ内部に搭載していた。第6実施形態の半導体記憶装置1は、SRAMマクロ31をフェイルビットメモリとして機能させるための構成を備えている。図21に示されているように、第6実施形態の半導体記憶装置1には、しきい値電圧Vthを補正するための構成を有する複数のSRAMマクロ31SRAMマクロ31a、SRAMマクロ31bが備えられている。また、その半導体記憶装置1は、SRAMマクロ31aに対応する電源セレクタ32aと、SRAMマクロ31bに対応する電源セレクタ32bとを備えている。また、その半導体記憶装置1は、データリテンション電圧発生器33と、昇圧電圧発生器34と、テストSRAM制御ブロック35とを備えている。第6実施形態の半導体記憶装置1において、複数のSRAMマクロ31SRAMマクロ31a、SRAMマクロ31bと、複数の電源セレクタ32電源セレクタ32a、電源セレクタ32bは、相補に動作させることが可能である。そのため、第4実施形態のフェイルビットメモリ36と同等の機能を、SRAMマクロ31aまたはSRAMマクロ31bに実現させることが可能である。本実施形態のSRAMマクロ31をフェイルビットメモリ36として用いることで、フェイルビットメモリ36が占有していた面積を削減することが可能となり、半導体記憶装置の小面積化が達成される。以上説明したように、本願発明は、データを伝送する信号線対に接続されたセンスアンプ、あるいはSRAMメモリセルなどに構成されたインバータ対P11、N11、P12、N12、26a、26bのNMOSトランジスタN11、N12、ND1、ND2の閾値を補正する。つまりNMOSトランジスタN11、N12、ND1、ND2のいずれか一方または両方のVtの補正することにより、インバータ対を構成する各インバータ間の論理閾値が略等しくなるように構成できるようになる。NMOSトランジスタN11、N12、ND1、ND2の閾値を補正は、補正されるNMOSトランジスタのゲートに電源電圧VDDとGNDとの中間レベルを印加し、補正されるNMOSトランジスタのソースドレインの一方に電源電圧VDD、他方にGNDを与える必要がある。たとえば、補正されるNMOSトランジスタN12のゲートに、この中間レベルを与えるためには、PMOSトランジスタP11とNMOSトランジスタN11からなるインバータの出力を中間レベルとする必要がある。これをSRAMの通常の動作のようにNMOSトランジスタN11のソースをGNDにして電流をノード15からGNDに流す場合、少しのずれでノード15の電位レベルが上がると、たちまちNMOSトランジスタN12がオンし、ノード16の電位を押し下げ、NMOSトランジスタN11の抵抗値があがってノード15の電位レベルが上昇する。このことは中間レベルをノード15に与えることを非常に不安定にする。一方、本願は、NMOSトランジスタN11のソースをたとえばVDDレベルにして電流をノード15へNMOSトランジスタN11のソースから電流を流す構成となる。このようにすることによって、ノード15の電位レベルは、NMOSトランジスタN11のソースをVDDレベルから押し下げるので、NMOSトランジスタN12は、その抵抗を増やす方向に動作し、ノード16の電位を押しあげる方向にはたらく。このことは中間レベルをノード15に与えることを安定にする。したがって、本願発明は、データを保持するラッチ回路と、前記データを伝送する信号線とを備え、前記ラッチ回路は、第1電源電圧供給端と第1制御電圧供給端との間に配置された第1インバータと、第2電源電圧供給端と第2制御電圧供給端との間に配置された第2インバータとを具備し、前記第1インバータは、前記第1制御電圧供給端と前記第1インバータの出力にそれぞれソース、ドレインが接続された第1のNMOSトランジスタを有し、前記第2インバータは、前記第2制御電圧供給端と前記第2インバータの出力にそれぞれソース、ドレインが接続された第2のNMOSトランジスタを有し、前記第1インバータと前記第2インバータのそれぞれの前記出力から前記信号線を経由して第1電圧供給端へ至る電気的経路を備え、前記電気的経路は、第1のトランジスタを備え、第1のモード時には、前記第1制御電圧供給端に第2制御電圧供給端および第1電圧供給端より高い電圧を印加され、前記第1のトランジスタにより前記電気的経路を導通することによって、安定的に中間レベルをNMOSトランジスタN12に供給することが可能となる。このことは、SRAMのメモリセルでも同様に行えることは、上述より明らかである。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成動作に矛盾が生じない範囲において、組み合わせて実施することが可能である。