基準データが書き込まれることで第1のデータが記憶される、不揮発性の第1の記憶素子を有する第1の記憶部と、前記基準データが書き込まれることで第2のデータが記憶される第2の記憶素子、及びチャネル形成領域に酸化物半導体を含んでいるトランジスタを有する第2の記憶部と、前記第1の記憶部から読み出された前記第1のデータと、前記第2の記憶部から読み出された前記第2のデータとを比較する比較回路とを有し、前記第2の記憶素子は、前記基準データが書き込まれることで蓄積された電荷を、前記トランジスタにより保持する記憶装置。基準データが書き込まれることで第1のデータが記憶される、不揮発性の第1の記憶素子を有する第1の記憶部と、前記基準データが書き込まれることで第2のデータが記憶される第2の記憶素子、及びチャネル形成領域に酸化物半導体を含んでいるトランジスタを有する第2の記憶部と、前記第1の記憶部から読み出された前記第1のデータと、前記第2の記憶部から読み出された前記第2のデータとを比較し、その結果を含む第3のデータを前記第2の記憶部に記憶させる比較回路とを有し、前記第2の記憶素子は、前記基準データが書き込まれることで蓄積された電荷を、前記トランジスタにより保持する記憶装置。請求項1または請求項2において、前記第1の記憶素子は、ゲート電極と活性層の間にフローティングゲートを有するトランジスタであり、前記フローティングゲートに電荷を蓄積させることによりデータが書き込まれる記憶装置。請求項1乃至請求項3のいずれか1項において、前記第2の記憶素子は、容量素子またはトランジスタである記憶装置。請求項1乃至請求項4のいずれか1項において、前記酸化物半導体は、In-Ga-Zn-O系の酸化物半導体である記憶装置。請求項1乃至請求項5のいずれか1項において、前記チャネル形成領域の水素濃度は、5×1019/cm3以下である記憶装置。請求項1乃至請求項6のいずれか1項において、前記チャネル形成領域に酸化物半導体を含んでいるトランジスタのオフ電流密度は、100zA/μm以下である記憶装置。請求項1乃至請求項7のいずれか1項に記載の記憶装置を有する半導体装置。フラッシュメモリやEEPROMでは、記憶素子に印加される電圧が低すぎて十分な電荷がフローティングゲートに蓄積されないこと、或いは、記憶素子に印加される電圧が高すぎて記憶素子が破損または劣化することなどにより、データの書き込み不良が引き起こされる。すなわち、書き込み不良を回避するには、記憶素子に印加する電圧の高さを、適切な範囲に設定することが重要である。しかし、データの書き込みを行うのに適切な電圧の高さは、メモリセル間で異なる場合がある。これは、主に、記憶素子として機能するトランジスタの、フローティングゲートと活性層の間にある絶縁膜の膜厚が不均一であるために、記憶素子の特性がメモリセル間でばらつくことに起因する。また、記憶素子に供給される電圧自体も、記憶装置間でばらつきやすい。例えば、記憶素子に供給する電圧を、昇圧回路において生成している場合、上記電圧は昇圧回路内に設けられたリミッタにより一定の値に制御される。しかし、昇圧回路を構成しているトランジスタ、或いはリミッタを構成しているトランジスタの閾値電圧がばらついていると、昇圧回路において生成される電圧が一定ではなくなる。特に、パッシブ型のRFタグでは、電波を受信することにより生成された電圧を、レギュレータなどの定電圧回路により一定の値に制御してから、昇圧回路のリミッタに電源電圧として供給している。よって、定電圧回路を構成しているトランジスタの閾値電圧のばらつきにより、リミッタに供給する電源電圧がばらつくと、リミッタから出力される電圧の上限値或いは下限値が変化してしまうため、メモリセルに供給される電圧のばらつきがさらに大きくなりやすい。このような、記憶素子の特性のばらつきと、記憶素子に供給される電圧のばらつきとにより引き起こされる、データの書き込み不良を回避する方法の一つに、データの書き込みを複数回に渡って行い、書き込み回数に応じて段階的に電圧を上昇させるものがある。上記方法を用いることで、記憶素子に過剰な電圧が掛かることを防ぎつつ、電圧不足により十分な電荷がフローティングゲートに蓄積されない事態を回避することができるので、書き込み不良の発生を抑えることができる。ところで、上記方法では、書き込み動作を行う度に、データが正確に記憶されているか検証するためのベリファイ動作が行われる。ベリファイ動作を行うにあたり、データを一時保存するためのデータバッファと呼ばれる記憶装置が別途必要となる。このデータバッファには、例えば、フリップフロップで構成されたレジスタ、SRAM、DRAMなどの揮発性の記憶装置を用いることができる。しかし、レジスタは、1ビットあたりの面積が大きいため、一度に多くのデータを格納する場合には、データバッファの面積を小さく抑えることが難しく、データバッファを含めた記憶装置全体の小型化が妨げられる。また、レジスタは、1ビットあたりに必要となるトランジスタ数が多い上に、データを保持する間は常に電源電圧の供給を必要とするため、トランジスタのオフ電流やリーク電流により消費電流が嵩みやすい。SRAMやDRAMの場合、レジスタよりも小型化が可能である。しかし、SRAMはレジスタと同様の理由により消費電力が嵩みやすい。DRAMも、リフレッシュを行う必要があるために、データを保持する間に消費電力が嵩みやすい。上述の課題に鑑み、開示する本発明は、データの書き込み不良を抑えつつ、面積を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。或いは、開示する本発明は、データの書き込み不良を抑えつつ、消費電力を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。本発明の一態様に係る記憶装置は、不揮発性の記憶素子を有する第1の記憶部と、上記第1の記憶部へのデータの書き込みが正確に行われたかどうかを検証するベリファイ動作において、上記データを一時的に保存するための第2の記憶部データバッファとを有する。そして、本発明の一態様に係る記憶装置は、第2の記憶部が、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さい絶縁ゲート電界効果型トランジスタ以下、単にトランジスタとするとを有することを特徴とするものである。第2の記憶部は、第1の記憶部に書き込まれるデータの他に、第1の記憶部から読み出されるデータ、ベリファイ動作の結果を含むデータなどを、一時的に保存することもできる。上記各データは、一の第2の記憶部内に記憶されていても良いし、複数の第2の記憶部内に記憶されていても良い。そして、第2の記憶部が有する上記トランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流またはリーク電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約3倍程度の大きなバンドギャップを有する、酸化物半導体が挙げられる。上記構成を有するトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、第2の記憶部において記憶素子からの電荷のリークを防ぐことができる。なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体ドナーとなる水分または水素などの不純物が低減されて高純度化された酸化物半導体purifiedOSは、i型真性半導体又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流またはリーク電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3未満とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流、リーク電流を下げることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで行う。SIMS分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流ゲート電極とソース電極間の電圧を0V以下としたときのドレイン電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、容量素子とトランジスタゲート絶縁膜の厚さは100nmとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、10zA/μm以下、好ましくは1zA/μm以下、更に好ましくは1yA/μm以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほとんど現れない。これは、酸化物半導体中で電子供与体ドナーとなる不純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネルギーギャップが3eV以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから、オフ電流の温度依存性がみられないことを説明することができる。なお、酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。また、酸化物半導体は、化学式InMO3ZnOmm>0で表記することができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。上記構成を有するトランジスタを、第2の記憶部において、記憶素子における電荷の保持を制御するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。そのため、上記構成を有する第2の記憶部は、DRAMを用いる場合よりも長い期間に渡りデータを保持することができるので、ベリファイ動作中にリフレッシュを行わなくとも良い。また、上記構成を有する第2の記憶部は、レジスタやSRAMを用いた場合とは異なり、データを保持する間、電圧の供給を常時必要とするわけではない。よって、本発明の一態様に係る記憶装置は、DRAM、SRAM、或いはレジスタを用いた場合よりも、データの書き込み時における消費電力を小さく抑えることができる。また、第2の記憶部が上記構成を有することで、一つのメモリセルに用いられるトランジスタの数を、フリップフロップで構成されたレジスタを用いる場合に比べて、少なくすることができる。よって、上記レジスタを用いた場合よりも第2の記憶部の面積を小さく抑えることができ、延いては第2の記憶部を含む記憶装置全体の小型化を実現することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、マイクロプロセッサ、画像処理回路などの集積回路や、RFタグ、記憶媒体、半導体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplayなど、半導体膜を用いた回路素子を画素部または駆動回路に有している半導体表示装置が、その範疇に含まれる。実施の形態1図1Aに、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。図1Aに示す記憶装置100は、第1の記憶部101と、第2の記憶部102と、駆動回路103と、比較回路104とを有する。第1の記憶部101には、不揮発性の記憶素子を有するメモリセルが複数設けられている。また、第2の記憶部102には、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さいトランジスタとを有するメモリセルが複数設けられている。駆動回路103は、第1の記憶部101の動作を制御する。具体的には、第1の記憶部101へのデータの書き込み、第1の記憶部101からのデータの読み出し、第1の記憶部101におけるデータの保持、第1の記憶部101におけるデータの消去などの各種動作を、制御回路からの信号に従って制御することができる。また、駆動回路103は、第2の記憶部102の動作を制御する。具体的には、第2の記憶部102へのデータの書き込み、第2の記憶部102からのデータの読み出し、第2の記憶部102におけるデータの保持などの各種動作を、制御回路からの信号に従って制御することができる。なお、図1Aでは、第1の記憶部101と、第2の記憶部102の動作を、一の駆動回路103により制御している例を示しているが、本発明の一態様はこの構成に限定されない。第1の記憶部101と、第2の記憶部102の動作を、異なる駆動回路で制御していても良い。或いは、第1の記憶部101の動作を制御する駆動回路と、第2の記憶部102の動作を制御する駆動回路とが、その一部を共有していても良い。また、図1Aでは、駆動回路103に信号を供給する制御回路が、記憶装置100に含まれておらず、記憶装置100の外部に設けられている場合を想定しているが、制御回路は記憶装置の構成要素に含まれていても良い。比較回路104は、第1の記憶部101に書き込まれたデータが正確に記憶されているかどうかをベリファイ動作において検証する。ベリファイ動作では、第2の記憶部102において、一時的にデータの保持が行われる。図1Bに、第2の記憶部102が有するメモリセルの構成を、一例として回路図で示す。図1Bに示す回路図では、メモリセル107が、記憶素子105と、スイッチング素子として機能するトランジスタ106とを有する。記憶素子105は、容量素子、トランジスタなどの半導体素子を用いることができる。そして、記憶素子105は、容量素子、或いは、トランジスタのゲート電極と活性層の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。なお、メモリセル107は、必要に応じて、トランジスタ、ダイオード、抵抗素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。本発明の一態様では、上記スイッチング素子として機能するトランジスタ106のチャネル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流またはリーク電流が極めて低いトランジスタ106を実現することができる。上記構成を有するトランジスタ106を、記憶素子105に蓄積された電荷を保持するためのスイッチング素子として用いることで、第2の記憶部102において記憶素子105からの電荷のリークを防ぐことができる。シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素SiC、窒化ガリウムGaNなどの化合物半導体、酸化亜鉛ZnOなどの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法印刷法などにより作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温度は約1500°C、窒化ガリウムのプロセス温度は約1100°Cであるが、酸化物半導体の成膜温度は、300~500°Cガラス転移温度以下、最大でも700°C程度と低く、安価で入手しやすいガラス基板上への成膜が可能であり、また、1500°C~2000°Cもの高温での熱処理に対する耐性を有さない半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能例えば電界効果移動度を向上させるために結晶性の酸化物半導体を得ようとする場合でも、250°Cから800°Cの熱処理によって容易に結晶性の酸化物半導体を得ることができる。以下の説明ではトランジスタ106の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。また、図1Bでは、トランジスタ106がゲート電極を活性層の片側にのみ有している場合を示している。トランジスタ106が、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ106の閾値電圧を制御することができる。また、図1Bでは、メモリセル107がスイッチング素子として機能するトランジスタ106を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限1つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル107がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。トランジスタが直列に接続されている状態とは、第1のトランジスタのソース電極とドレイン電極のいずれか一方のみが、第2のトランジスタのソース電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第1のトランジスタのソース電極が第2のトランジスタのソース電極に接続され、第1のトランジスタのドレイン電極が第2のトランジスタのドレイン電極に接続されている状態を意味する。また、特に断りがない限り、本明細書では、オフ電流とは、nチャネル型pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位低い電位とした状態において、ソース電極とゲート電極を同電位としたときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。また、特に断りがない限り、リーク電流とは、絶縁膜を通してソース電極あるいはドレイン電極とゲート電極との間に流れる電流のことを意味する。次いで、記憶装置100の動作について説明する。記憶装置100では、制御回路から送られてきたデータが、駆動回路103によって第1の記憶部101に書き込まれる。最初の第1の記憶部101へのデータの書き込みが終了したら、第1の記憶部101へのデータの書き込みが正常に行われたか否かを検証する、ベリファイ動作が行われる。具体的には、制御回路から送られてきた基準となるデータと、第1の記憶部101から読み出されたデータとを比較する。制御回路から送られてきた基準となるデータは、第2の記憶部102に一時的に保持される。比較回路104は、第1の記憶部101から読み出されたデータと、第2の記憶部102に一時的に保持されているデータとを比較し、その結果をデータとして出力する。出力されたベリファイ動作の結果を含むデータは、第2の記憶部102に一時的に保持される。なお、上記ベリファイ動作の際に、第1の記憶部101から読み出されたデータを、第2の記憶部102に一時的に保持させておいても良い。ベリファイ動作の結果、第1の記憶部101において全てのビットのデータが正常に書き込まれていることが確認されたら、そこで、第1の記憶部101への書き込み動作は終了する。ベリファイ動作の結果、第1の記憶部101において、データの書き込みが正常に行われていない書き込み不良が検出されたら、記憶装置100は、不良が生じたビットのデータを第1の記憶部101に再度書き込む。データの再書き込みを行う場合、書き込みが行われるメモリセル107において、記憶素子105に印加される電圧の絶対値を前回の書き込み時よりも大きくするか、記憶素子105に電圧を印加する時間を前回の書き込み時よりも長くする。或いは、上記2つの構成を組み合わせて再書き込みを行うようにしても良い。再書き込みが終了したら、再度、ベリファイ動作によりデータが正確に記憶されているかどうかを検証する。そして、書き込み不良が検出されなくなるまで、上記動作を繰り返すことで、正確なデータを第1の記憶部101に書き込むことができる。次いで、図2に、メモリセル107の具体的な構成例を示す。図2Aに示すメモリセル200は、スイッチング素子として機能するトランジスタ201と、記憶素子として機能する容量素子202とを有する。トランジスタ201のゲート電極は、ワード線WLに接続されている。また、トランジスタ201のソース電極とドレイン電極は、一方がデータ線DLに接続されており、他方が容量素子202の一方の電極に接続されている。容量素子202の他方の電極は、グラウンドなどの固定電位が与えられているノードに、接続されている。なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。図2Aに示すメモリセル200では、データの書き込み時にトランジスタ201がオンになり、データ線DLからデータを含む信号の電位が、トランジスタ201を介して容量素子202の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子202に蓄積されている電荷量が制御されることで、容量素子202へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ201がオフになり、容量素子202において電荷が保持される。上述したように、トランジスタ201はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、容量素子202に蓄積された電荷はリークしづらく、トランジスタ201にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、トランジスタ201がオンになり、データ線DLを介して容量素子202に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。図2Bに示すメモリセル210は、スイッチング素子として機能するトランジスタ211と、記憶素子として機能するトランジスタ212及び容量素子213とを有する。トランジスタ211のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ211のソース電極とドレイン電極は、一方が第1データ線DLaに接続されており、他方がトランジスタ212のゲート電極に接続されている。トランジスタ212のソース電極とドレイン電極は、一方が第2データ線DLbに接続されており、他方がグラウンドなどの固定電位が与えられているノードに接続されている。容量素子213が有する一対の電極は、一方がトランジスタ212のゲート電極に接続され、他方が第2ワード線WLbに接続されている。図2Bに示すメモリセル210では、データの書き込み時にトランジスタ211がオンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ211を介してトランジスタ212のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ212のゲート容量、及び容量素子213に蓄積される電荷量が制御されることで、トランジスタ212及び容量素子213へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ211がオフになり、トランジスタ212のゲート容量、及び容量素子213に蓄積された電荷が保持される。上述したように、トランジスタ211はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、トランジスタ211にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、第2ワード線WLbの電位を変化させる。容量素子213が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第2ワード線WLbの電位の変化は、トランジスタ212のゲート電極に与えられる。トランジスタ212は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ212のゲート電極の電位が変化することで得られるトランジスタ212のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。なお、記憶素子として機能するトランジスタ212は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ212の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル210内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ212の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル210からのデータの読み出しを高速で行うことができる。図2Cに示すメモリセル220は、一つのデータ線DLが、第1データ線DLaと第2データ線DLbの機能を併せ持っている点において、図2Bに示すメモリセル210と異なっている。具体的に、図2Cに示すメモリセル220は、スイッチング素子として機能するトランジスタ221と、記憶素子として機能するトランジスタ222及び容量素子223とを有する。トランジスタ221のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ221のソース電極とドレイン電極は、一方がデータ線DLに接続されており、他方がトランジスタ222のゲート電極に接続されている。トランジスタ222のソース電極とドレイン電極は、一方がデータ線DLに接続されており、他方がグラウンドなどの固定電位が与えられているノードに接続されている。容量素子223が有する一対の電極は、一方がトランジスタ222のゲート電極に接続され、他方が第2ワード線WLbに接続されている。図2Cに示すメモリセル220は、データの書き込み、保持、読み出しなどの動作は、図2Bに示すメモリセル210と同様に行うことができる。また、記憶素子として機能するトランジスタ222は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ222の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル220内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ222の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル220からのデータの読み出しを高速で行うことができる。図2Dに示すメモリセル230は、スイッチング素子として機能するトランジスタ231と、記憶素子として機能するトランジスタ232と、データの読み出しを制御するスイッチング素子として機能するトランジスタ233とを有する。トランジスタ231のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ231のソース電極とドレイン電極は、一方が第1データ線DLaに接続されており、他方がトランジスタ232のゲート電極に接続されている。トランジスタ232のソース電極とドレイン電極は、一方がトランジスタ233のソース電極とドレイン電極のいずれか一方に接続されており、他方がグラウンドなどの固定電位が与えられているノードに接続されている。トランジスタ233が有するソース電極とドレイン電極のうち、他方の電極は第2データ線DLbに接続されている。トランジスタ233のゲート電極は、第2ワード線WLbに接続されている。図2Dに示すメモリセル230では、データの書き込み時にトランジスタ231がオンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ231を介してトランジスタ232のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ232のゲート容量に蓄積される電荷量が制御されることで、トランジスタ232へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ231がオフになり、トランジスタ232のゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ231はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、シリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、第2ワード線WLbの電位が変化することでトランジスタ233がオンになる。トランジスタ233がオンになると、トランジスタ232には、そのゲート容量に蓄積されている電荷量に見合った大きさのドレイン電流が流れる。よって、トランジスタ232のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。なお、トランジスタ232またはトランジスタ233は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ232またはトランジスタ233の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル230内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、トランジスタ232またはトランジスタ233の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル230からのデータの読み出しを高速で行うことができる。図2Eに示すメモリセル240は、一つのワード線WLが、第1ワード線WLaと第2ワード線WLbの機能を併せ持っている点において、図2Dに示すメモリセル230と異なっている。具体的に、図2Eに示すメモリセル240は、スイッチング素子として機能するトランジスタ241と、記憶素子として機能するトランジスタ242と、データの読み出しを制御するスイッチング素子として機能するトランジスタ243とを有する。トランジスタ243はトランジスタ242と極性が異なる。そして、トランジスタ241のゲート電極は、ワード線WLに接続されている。また、トランジスタ241のソース電極とドレイン電極は、一方が第1データ線DLaに接続されており、他方がトランジスタ242のゲート電極に接続されている。トランジスタ242のソース電極とドレイン電極は、一方がトランジスタ243のソース電極とドレイン電極のいずれか一方に接続されており、他方がグラウンドなどの固定電位が与えられているノードに接続されている。トランジスタ243が有するソース電極とドレイン電極のうち、他方の電極は第2データ線DLbに接続されている。トランジスタ243のゲート電極は、ワード線WLに接続されている。図2Eに示すメモリセル240は、データの書き込み、保持、読み出しなどの動作は、図2Dに示すメモリセル230と同様に行うことができる。なお、トランジスタ242は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ242の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。また、トランジスタ242の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル240からのデータの読み出しを高速で行うことができる。次いで、図3Aに、図2Bに示した回路構成を有するメモリセル210を例に挙げて、第1の記憶部が有するメモリセルと、第2の記憶部が有するメモリセルの、断面図の一例を示す。図3Aに示す断面図では、第1の記憶部が有するトランジスタ301と、第2の記憶部が有するトランジスタ302、トランジスタ303、容量素子304とが、絶縁表面を有する基板300上に形成されている。トランジスタ301は、第1の記憶部の記憶素子として機能する。そして、トランジスタ301は、活性層310と、フローティングゲートとして機能する電極311と、ゲート電極312と、絶縁膜313と、絶縁膜314とを有する。電極311は活性層310とゲート電極312の間に位置し、電極311と活性層310の間に絶縁膜313が設けられ、電極311とゲート電極312の間に絶縁膜314が設けられている。トランジスタ303は、第2の記憶部の記憶素子として機能する。そして、トランジスタ303は、活性層315と、ゲート電極316と、絶縁膜313とを有する。ゲート電極316と活性層315の間に絶縁膜313が設けられている。トランジスタ302は、第2の記憶部のスイッチング素子として機能する。そして、トランジスタ302は、トランジスタ301とトランジスタ303を覆っている絶縁膜318上に形成されている。具体的に、トランジスタ302は、絶縁膜318上に、ゲート電極319と、ゲート電極319上の絶縁膜320と、絶縁膜320を間に挟んでゲート電極319と重なる、酸化物半導体を含んだ活性層321と、活性層321上のソース電極322、ドレイン電極323と有している。さらに、トランジスタ302は、活性層321、ソース電極322及びドレイン電極323を覆っている絶縁膜324を構成要素に含んでいても良い。トランジスタ302は、ボトムゲート型であり、なおかつ、ソース電極322とドレイン電極323の間において、活性層321の一部がエッチングされたチャネルエッチ構造である。なお、トランジスタ302は、絶縁膜324上において活性層321のチャネル形成領域と重なる位置にバックゲート電極を有していても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極319と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ302の閾値電圧を制御することができる。容量素子304は、トランジスタ302と同様に、絶縁膜318上に形成されている。容量素子304は、絶縁膜318上に第1の電極325と、第1の電極325と重なる絶縁膜320と、絶縁膜320を間に挟んで第1の電極325と重なる第2の電極326とを有する。第1の電極325と、トランジスタ302のゲート電極319とは、一の導電膜をパターニングすることにより形成することができる。また、第2の電極326と、トランジスタ302のソース電極322及びドレイン電極323とは、一の導電膜をパターニングすることにより形成することができる。なお、容量素子304は、必ずしもトランジスタ302と同様に絶縁膜318上に形成されている必要はない。例えば、トランジスタ301またはトランジスタ303と共に、絶縁膜318下に形成されていても良い。なお、図3Aでは、トランジスタ302がボトムゲート型であり、なおかつ、チャネルエッチ構造を有する場合について示したが、本発明の一態様はこの構成に限定されない。図3Bに、トランジスタ302がチャネル保護構造を有する点が図3Aと異なる場合の、第1の記憶部が有するメモリセルと、第2の記憶部が有するメモリセルの、断面図の一例を示す。図3Bに示すトランジスタ302は、絶縁膜318上にゲート電極330と、ゲート電極330上の絶縁膜331と、絶縁膜331上においてゲート電極330と重なっている、酸化物半導体を含んだ活性層332と、ゲート電極330と重なる位置において活性層332上に形成されたチャネル保護膜333と、活性層332上に形成されたソース電極334、ドレイン電極335と、を有する。さらに、トランジスタ302は、活性層332上に形成された絶縁膜336を、その構成要素に含めても良い。チャネル保護膜333を設けることによって、活性層332のチャネル形成領域となる部分に対する、後の工程時におけるダメージエッチング時のプラズマやエッチング剤による膜減りなどを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。酸素を含む無機材料をチャネル保護膜333に用いることで、水分または水素を低減させるための加熱処理により活性層332中に酸素欠損が発生していたとしても、活性層332の少なくともチャネル保護膜333とそれぞれ接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量論比を満たす構成とすることが可能である。よって、チャネル形成領域を、i型化または実質的にi型化させることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。なお、トランジスタ302は、絶縁膜336上に、バックゲート電極をさらに有していても良い。バックゲート電極は、活性層332のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極330と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ302の閾値電圧を制御することができる。図3Cに、トランジスタ302がトップゲート型である点が図3Aと異なる場合の、第1の記憶部が有するメモリセルと、第2の記憶部が有するメモリセルの、断面図の一例を示す。図3Cに示すトランジスタ302は、絶縁膜318上にソース電極340、ドレイン電極341と、ソース電極340、ドレイン電極341上の酸化物半導体を含んだ活性層342と、活性層342上の絶縁膜343と、活性層342と重なる位置において絶縁膜343上に形成されたゲート電極344と、を有する。さらに、トランジスタ302は、ゲート電極344上に形成された絶縁膜345を、その構成要素に含めても良い。また、図3Cに示す断面図では、容量素子304の構成も図3Aとは異なる。具体的に、容量素子304は、導電膜350と、導電膜350上の半導体膜351と、導電膜350及び半導体膜351を覆っている絶縁膜343と、絶縁膜343を間に挟んで導電膜350及び半導体膜351と重なっている第2の電極352とを有する。容量素子304では、導電膜350及び半導体膜351が、容量素子304の第1の電極として機能する。そして、導電膜350と、トランジスタ302のソース電極340、ドレイン電極341とが、一の導電膜をパターニングすることにより形成されている。また、半導体膜351と、トランジスタ302の活性層342とが、一の半導体膜をパターニングすることにより形成されている。また、第2の電極352と、トランジスタ302のゲート電極344とが、一の導電膜をパターニングすることにより形成されている。また、図3Cに示す断面図では、絶縁膜345に形成されたコンタクトホールを介して、ゲート電極344と、第2の電極352とにそれぞれ接している導電膜353、導電膜354とが、絶縁膜345上に形成されている。なお、図3では、薄膜の半導体膜を用いて、トランジスタ301と、トランジスタ303とが形成されている構成を例示しているが、本発明の一態様はこの構成に限定されない。第1の記憶部が有する記憶素子と、第2の記憶部が有する記憶素子とは、バルクの半導体基板を用いて形成されていても良い。また、図3では、トランジスタ301~トランジスタ303がシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。また、図3では、トランジスタ301と、トランジスタ302、トランジスタ303及び容量素子304とが、一の基板300上に形成されている場合を例示しているが、本発明の一態様はこの構成に限定されない。第1の記憶部が有する記憶素子と、第2の記憶部が有する記憶素子などの半導体素子は、異なる基板に形成されていても良い。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分または水素などの不純物を低減して高純度化するためには、酸化物半導体膜に対して、窒素、酸素、超乾燥空気、または希ガスアルゴン、ヘリウムなどの雰囲気下で加熱処理を行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下であることが望ましい。上記加熱処理は、500°C以上850°C以下若しくはガラス基板の歪点以下、好ましくは550°C以上750°C以下の温度範囲で行うのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないものとする。水分または水素の加熱処理による脱離の効果については、TDSThermalDesorptionSpectroscopy;昇温脱離ガス分析法により確認済みである。本発明の一態様では、第2の記憶部において、オフ電流またはリーク電流の極めて低いトランジスタを、記憶素子における電荷の保持を制御するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。そのため、上記構成を有する第2の記憶部は、DRAMを用いる場合よりも長い期間に渡りデータを保持することができるので、ベリファイ動作中にリフレッシュを行わなくとも良い。また、上記構成を有する第2の記憶部は、レジスタやSRAMを用いた場合とは異なり、データを保持する間、電圧の供給を常時必要とするわけではない。よって、本発明の一態様に係る記憶装置は、DRAM、SRAM、或いはレジスタを用いた場合よりも、データの書き込み時における消費電力を小さく抑えることができる。また、第2の記憶部が上記構成を有することで、一つのメモリセルに用いられるトランジスタの数を、フリップフロップで構成されたレジスタを用いる場合に比べて、少なくすることができる。よって、上記レジスタを用いた場合よりも第2の記憶部の面積を小さく抑えることができ、延いては第2の記憶部を含む記憶装置全体の小型化を実現することができる。実施の形態2本発明の一態様に係る記憶装置の動作について、より詳しく説明する。本実施の形態では、第1の記憶部において、複数のメモリセルで構成される特定の記憶領域に、8ビットのデータを書き込む場合を例に挙げて、その動作について説明する。また、図4に、第1の記憶部へのデータの書き込み動作において、第2の記憶部に書き込まれるデータの流れを、一例として模式的に示す。図4では、第2の記憶部が有する4つの記憶領域を、4つのデータバッファとして用いている。各データバッファが有する記憶領域は、第1の記憶部に書き込まれるデータと、同じビット数のデータを記憶することができる程度の記憶容量を有する。本実施の形態では、各データバッファが8ビットのデータを記憶するための記憶領域を少なくとも有しているものとする。なお、図4に示す基準データ用データバッファは、制御回路から送られてくるデータ基準データを一時的に記憶させるためのデータバッファである。また、読み出し用データバッファは、第1の記憶部から読み出されたデータを一時的に記憶させるためのデータバッファである。0書き込み用データバッファと1書き込み用データバッファは、ベリファイ動作により得られた結果を、データとして一時的に記憶させるためのデータバッファである。次いで、書き込み動作の説明に移る。第1の記憶部へのデータの書き込み動作は、まず、第1の記憶部に既に保持されているデータと、これから新たに書き込むデータの比較から行う。図4では、制御回路から送られてくる基準データを、基準データ用データバッファに書き込む800:基準データの書き込み。図4では、01010101のデジタル値で示される8ビットの基準データが、基準データ用データバッファに書き込まれた場合を例示している。次いで、図4では、第1の記憶部において既に保持されているデータを読み出し、読み出し用データバッファに書き込む801:事前読み出し。図4では、10101010のデジタル値で示される8ビットのデータが、第1の記憶部から読み出されて、読み出し用データバッファに書き込まれる場合を例示している。読み出し用データバッファにデータを書き込んでいる間、基準データ用データバッファは書き込まれた基準データを保持し続ける。なお、図4では、800:基準データの書き込みの後に801:事前読み出しを行う場合を例示しているが、本発明の一態様はこの構成に限定されない。801:事前読み出しの後に800:基準データの書き込みを行うようにしても良い。この場合は、基準データ用データバッファに基準データを書き込んでいる間、読み出し用データバッファは書き込まれたデータを保持し続ける。次いで、比較回路において、基準データ用データバッファに保持されている基準データと、読み出し用データバッファに保持されているデータとを、ビットごとに比較する。そして、比較により、デジタル値が一致するビットと、デジタル値の異なるビットとを判別し、その結果が情報として含まれるデータ比較データを、0書き込み用データバッファと、1書き込み用データバッファに書き込む802:データの比較。図4において、0書き込み用データバッファに記憶されている比較データは、基準データのデジタル値が0であり、読み出し用データバッファからのデータのデジタル値が1であるビットを白丸○で示している。また、基準データのデジタル値が0であり、読み出し用データバッファからのデータのデジタル値が0であるビットを乗算記号×で示している。すなわち、比較データの持つ値が○で表記されるビットは、0のデジタル値を書き込む必要があるビットを意味し、×で表記されるビットは、0のデジタル値を書き込む必要がないビットを意味する。また、図4において、1書き込み用データバッファに記憶されている比較データは、基準データのデジタル値が1であり、読み出し用データバッファからのデータのデジタル値が0であるビットを白丸○で示している。また、基準データのデジタル値が1であり、読み出し用データバッファからのデータのデジタル値が1であるビットを乗算記号×で示している。すなわち、比較データの持つ値が○で表記されるビットは、1のデジタル値を書き込む必要があるビットを意味し、×で表記されるビットは、1のデジタル値を書き込む必要がないビットを意味する。次いで、第1の記憶部への基準データの書き込みを行う803:書き込みの実行。第1の記憶部への基準データの書き込みは、0のデジタル値の書き込みと、1のデジタル値の書き込みとに分けて行われる。そして、上記基準データの書き込みは、0書き込み用データバッファに記憶されている比較データと、1書き込み用データバッファに記憶されている比較データとに従って行われる。図4の場合だと、0書き込み用データバッファに記憶されている比較データに従って、1ビット目、3ビット目、5ビット目、7ビット目の基準データを、第1の記憶部に書き込む。また、1書き込み用データバッファに記憶されている比較データに従って、2ビット目、4ビット目、6ビット目、8ビット目の基準データを、第1の記憶部に書き込む。第1の記憶部への基準データの書き込みが終了したら、次いで、ベリファイ動作により、第1の記憶部にデータが正常に書き込まれたか否かを検証する。図4では、第1の記憶部に記憶されているデータを読み出し、読み出し用データバッファに書き込む804:データの読み出し。図4では、7ビット目と8ビット目においてデータの書き込み不良が生じた場合を例示しており、01010110のデジタル値で示される8ビットのデータが、第1の記憶部から読み出されて、読み出し用データバッファに書き込まれている。次いで、比較回路において、基準データ用データバッファに保持されている基準データと、読み出し用データバッファに保持されているデータとを、ビットごとに比較する。そして、比較により、デジタル値が一致するビットと、デジタル値の異なるビットとを判別し、その結果が情報として含まれるデータ比較データを、0書き込み用データバッファと、1書き込み用データバッファに書き込む805:データの比較。図4において、0書き込み用データバッファに記憶されている比較データは、7ビット目のみ○となっており、1書き込み用データバッファに記憶されている比較データは、8ビット目のみ○となっている。すなわち、7ビット目にデジタル値が0のデータを、8ビット目にデジタル値が1のデータを、第1の記憶部に再度書き込みを行う必要があることを意味する。なお、比較回路において、全ビットのデータが正常に書き込まれていることが確認されたら、第1の記憶部への書き込み動作も終了となる。図4では、7ビット目と8ビット目においてデータの書き込み不良が生じているので、再度、第1の記憶部への基準データの書き込みを行う806:書き込みの実行。第1の記憶部への基準データの書き込みは、2回目以降、書き込み不良が生じたビットのデータだけ行えばよい。図4では、0書き込み用データバッファに記憶されている比較データと、1書き込み用データバッファに記憶されている比較データとに従って、7ビット目に対応する記憶領域にデジタル値が0のデータを、8ビット目に対応する記憶領域にデジタル値が1のデータを書き込む。データを再度書き込む場合、書き込みが行われる記憶領域内のメモリセルにおいて、記憶素子に印加される電圧の絶対値を前回の書き込み時よりも大きくするか、記憶素子に電圧を印加する時間を前回の書き込み時よりも長くする。或いは、上記2つの構成を組み合わせて再書き込みを行うようにしても良い。第1の記憶部の場合、記憶素子に印加される電圧とは、具体的には記憶素子として用いるトランジスタのゲート電極とソース電極或いはソース領域間の電圧に相当する。そして、第1の記憶部への基準データの書き込みが終了したら、ベリファイ動作により、第1の記憶部にデータが正常に書き込まれたか否かを検証する。図4では、第1の記憶部に記憶されているデータを読み出し、読み出し用データバッファに書き込む807:データの読み出し。図4では、2回目の基準データの書き込みにより、全ビットのデータの書き込みが正常に行われた場合を例示しており、01010101のデジタル値で示される8ビットのデータが、第1の記憶部から読み出されて、読み出し用データバッファに書き込まれている。次いで、比較回路において、基準データ用データバッファに保持されている基準データと、読み出し用データバッファに保持されているデータとを、ビットごとに比較する。そして、比較により、デジタル値が一致するビットと、デジタル値の異なるビットとを判別し、その結果が情報として含まれるデータ比較データを、0書き込み用データバッファと、1書き込み用データバッファに書き込む808:データの比較。書き込み不良が再度発生した場合は、該当するビットのデータを、第1の記憶部に再度書き込み、次いでベリファイ動作をするという上記一連の動作を繰り返す。図4では、比較回路において、全ビットのデータが正常に書き込まれていることが確認されたので、第1の記憶部への書き込み動作が終了する809:書き込み動作の終了。図4では、上記ベリファイ動作の際に、第1の記憶部101から読み出されたデータを、読み出し用データバッファに一時的に保持させておく構成について説明したが、本発明の一態様はこの構成に限定されない。読み出し用データバッファを特に設けなくとも、第1の記憶部に保持されているデータと、基準データ用データバッファに記憶されている基準データとを、直接比較回路において比較することも可能である。なお、第1の記憶部が有する記憶素子が、バルクの半導体基板を用いて形成されている場合などには、当該記憶素子に新たなデータの書き込み動作を行う前に、既に記憶されているデータを消去する必要がある。図5に、既存のデータが消去されている第1の記憶部へのデータの書き込み動作において、第2の記憶部に書き込まれるデータの流れを、一例として模式的に示す。図5では、図4の場合とは異なり、新たなデータの書き込み動作を行う前に、既に第1の記憶部において既存のデータの消去が行われている。よって、第1の記憶部へのデータの書き込み動作を行う前に、第1の記憶部に既に保持されているデータと、これから新たに書き込むデータの比較を行う必要はない。図5では、制御回路から送られてくる基準データを、基準データ用データバッファに書き込み800:基準データの書き込み、その後、第1の記憶部への基準データの書き込みを行う803:書き込みの実行。なお、図5の場合、基準データ用データバッファへの基準データの書き込み800:基準データの書き込みは、必ずしも、第1の記憶部への基準データの書き込みを行う803:書き込みの実行前に、実行する必要はない。第1の記憶部への基準データの書き込み803:書き込みの実行を行った後に、基準データ用データバッファへの基準データの書き込み800:基準データの書き込みを行うようにしても良い。また、図4の場合だと、第1の記憶部への基準データの書き込みを比較データに従って行うが、図5の場合は、全ビットのデータを必ず書き込む必要があるので、比較データは不要である。第1の記憶部への基準データの書き込みが終了したら、次いで、ベリファイ動作により、第1の記憶部にデータが正常に書き込まれたか否かを検証する。そして、第1の記憶部に記憶されているデータを読み出し、読み出し用データバッファに書き込む804:データの読み出し動作以降は、図4の場合と同様であるので、説明を省略する。ただし、図5の場合、書き込み不良が生じたビットのデータを第1の記憶部に再度書き込む際に、記憶素子として用いるトランジスタのフローティングゲートに蓄積されている電荷を、一旦抜き出す必要がある。具体的に図5の場合だと、デジタル値が0のデータを書き込もうとして、実際には1のデータが書き込まれてしまった場合に、上記電荷を抜き出すことにより書き込まれたデータを全てのメモリセルにおいて一旦消去する。逆に、デジタル値が1のデータを書き込もうとして、実際には0のデータが書き込まれてしまった場合には、フローティングゲートに蓄積されている電荷量は次のデータの書き込み動作に影響を与える程多くはないので、データの消去を行う必要はない。なお、本実施の形態では、記憶素子において、電荷量の多い状態は1のデジタル値を、電荷量の少ない状態は0のデジタル値を意味するものとして、その動作について説明をしているが、電荷量とデジタル値の関係はこの構成に限定されない。例えば、電荷量の多い状態が0のデジタル値を、電荷量の少ない状態が1のデジタル値を意味していても良い。本発明の一態様では、オフ電流またはリーク電流が著しく低いトランジスタを、第2の記憶部において、記憶素子における電荷の蓄積、或いは保持を制御するためのスイッチング素子として用いることを特徴とする。よって、第2の記憶部は、記憶素子からの電荷のリークを防ぐことができ、DRAMを用いる場合よりも長い期間に渡りデータを保持することができる。また、レジスタやSRAMを用いた場合とは異なり、データを保持する間、電圧の供給を常時必要とするわけではない。従って、図4と図5に示すように、読み出し用データバッファ、0書き込み用データバッファ、1書き込み用データバッファは、ベリファイ動作中において、電源電圧の供給を行わなくとも、リフレッシュせずに、記憶したデータを保持することができる。また、図4と図5に示すように、基準データ用データバッファは、第1の記憶部への書き込み動作中において、電源電圧の供給を行わなくとも、リフレッシュせずに、記憶したデータを保持することができる。よって、本発明の一態様に係る記憶装置は、DRAM、SRAM、或いはレジスタを用いた場合よりも、データの書き込み時における消費電力を小さく抑えることができる。なお、本実施の形態では、第2の記憶部が2値のデジタル値を有するデータを扱う場合を前提にして、記憶装置の動作について説明したが、本発明の記憶装置では、第2の記憶部において3値以上の多値のデータを扱うことも可能である。3値以上の多値のデータの場合、値が4値、5値と増えていくにつれて記憶素子に保持される電荷量の差が小さくなるため、微少なオフ電流が存在すると、データの正確さを維持するのが難しく、保持期間が短くなる傾向にある。しかし、本発明の一態様では、オフ電流またはリーク電流が著しく低減されたトランジスタをスイッチング素子として用いるので、シリコンを用いたトランジスタよりも、オフ電流を防ぐ効果がより高い。従って、多値化に伴う保持期間の短縮化を抑えることができる。また、多値化により、面積を抑えつつ、第2の記憶部の記憶容量を増やすことができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、第2の記憶部の構成と、その動作について説明する。図6は、図2Aに示したメモリセル200を複数有する第2の記憶部205の、回路図の一例である。メモリセル200の構成については、実施の形態1において説明した内容を参酌することができる。図6に示す第2の記憶部205では、複数のワード線WL、複数のデータ線DLなどの各種配線が設けられており、第2の記憶部205の駆動回路からの信号または固定電位が、これら配線を介して各メモリセル200に供給される。上記配線の数は、メモリセル200の数及び配置によって決めることができる。具体的に、図6に示す第2の記憶部205の場合、3行×4列のメモリセルがマトリクス状に接続されており、ワード線WL1~WL3、データ線DL1~DL4が、第2の記憶部205内に配置されている場合を例示している。次いで、図6に示す第2の記憶部205の動作について説明する。まず、データの書き込み時における第2の記憶部205の動作について説明する。書き込み時において、ワード線WL1にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ワード線WL1に接続されているトランジスタ201のゲート電極に与えられる。よって、ワード線WL1にゲート電極が接続されているトランジスタ201は、全てオンになる。次いで、データ線DL1~DL4に、データを情報として含む信号が入力される。データ線DL1~DL4に入力される信号の電位のレベルは、データの内容によって当然異なる。データ線DL1~DL4に入力されている電位は、オンのトランジスタ201を介して、容量素子202の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子202に蓄積されている電荷量が制御されることで、容量素子202へのデータの書き込みが行われる。ワード線WL1への、パルスを有する信号の入力が終了すると、ワード線WL1にゲート電極が接続されているトランジスタ201が、全てオフになる。そして、ワード線WL2、ワード線WL3に、パルスを有する信号が順に入力され、ワード線WL2を有するメモリセル200、ワード線WL3を有するメモリセル200において、上述した動作が同様に繰り返される。次いで、データの保持時における第2の記憶部205の動作について説明する。保持時において、全てのワード線WL1~WL3には、トランジスタ201がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ201は、上述したようにオフ電流が著しく低いので、容量素子202に蓄積された電荷はリークしづらく、シリコンなどの半導体材料をトランジスタ201に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。次いで、データの読み出し時における第2の記憶部205の動作について説明する。データの読み出し時には、書き込み時と同様に、ワード線WL1~WL3に順にパルスを有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線WL1に接続されているトランジスタ201のゲート電極に与えられると、当該トランジスタ201は全てオンになる。トランジスタ201がオンになると、データ線DLを介して容量素子202に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。なお、各データ線DLの先には読み出し回路が接続されており、読み出し回路の出力信号が、第2の記憶部から実際に読み出されたデータを含んでいる。本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル200において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル200においてのみ、上記動作を行うようにしても良い。また、図6に示した第2の記憶部205の場合、各メモリセル200に、データ線DLと、ワード線WLと、容量素子202の電極に固定電位を供給するための配線との、3つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ201のスイッチングを制御するための信号と、容量素子202の電荷量を制御するための信号と、固定電位とを、メモリセル200に供給することができ、なおかつ、容量素子202に蓄積されている電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、第2の記憶部の構成と、その動作について説明する。図7は、図2Dに示したメモリセル230を複数有する第2の記憶部235の、回路図の一例である。メモリセル230の構成については、実施の形態1において説明した内容を参酌することができる。図7に示す第2の記憶部235では、複数の第1ワード線WLa、複数の第2ワード線WLb、複数の第1データ線DLa、複数の第2データ線DLbなどの各種配線が設けられており、第2の記憶部235の駆動回路からの信号または固定電位が、これら配線を介して各メモリセル230に供給される。上記配線の数は、メモリセル230の数及び配置によって決めることができる。具体的に、図7に示す第2の記憶部235の場合、3行×3列のメモリセルがマトリクス状に接続されており、第1ワード線WLa1~WLa3、第2ワード線WLb1~WLb3、第1データ線DLa1~DLa3、第2データ線DLb1~DLb3が、第2の記憶部235内に配置されている場合を例示している。次いで、図7に示す第2の記憶部235の動作について説明する。図8は、複数の第1ワード線WLa1~WLa3、複数の第2ワード線WLb1~WLb3、複数の第1データ線DLa1~DLa3に入力される信号の電位の時間変化を示すタイミングチャートである。図8に示すタイミングチャートは、トランジスタ231~トランジスタ233がnチャネル型であり、なおかつ2値のデータを扱う場合を例示している。なお、タイミングチャートにおける信号の電位は、立ち上がりまたは立ち下がりが垂直になるように示している。しかし、実際の信号の電位は、配線の負荷やノイズ等の影響を受けるため、その波形が鈍ることは当業者であれば容易に理解できる。まず、データの書き込み時における第2の記憶部235の動作について説明する。書き込み時において、第1ワード線WLa1にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、第1ワード線WLa1に接続されているトランジスタ231のゲート電極に与えられる。よって、第1ワード線WLa1にゲート電極が接続されているトランジスタ231は、全てオンになる。一方、第2ワード線WLb1~WLb3にローレベルの電位が入力されることで、トランジスタ233のゲート電極にローレベルの電位が与えられる。よって、第2ワード線WLb1~WLb3にゲート電極が接続されているトランジスタ233は、全てオフになる。次いで、第1データ線DLa1~DLa3に、データを情報として含む信号が入力される。第1データ線DLa1~DLa3に入力される信号の電位のレベルは、データの内容によって当然異なる。第1データ線DLa1~DLa3に入力されている電位は、オンのトランジスタ231を介して、トランジスタ232が有するゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ232のゲート容量に蓄積される電荷量が制御されることで、トランジスタ232へのデータの書き込みが行われる。第1ワード線WLa1への、パルスを有する信号の入力が終了すると、第1ワード線WLa1にゲート電極が接続されているトランジスタ231が、全てオフになる。そして、第1ワード線WLa2、第1ワード線WLa3に、パルスを有する信号が順に入力され、第1ワード線WLa2を有するメモリセル230、第1ワード線WLa3を有するメモリセル230において、上述した動作が同様に繰り返される。次いで、データの保持時における第2の記憶部235の動作について説明する。保持時において、全ての第1ワード線WLa1~WLa3には、トランジスタ231がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ231は、上述したようにオフ電流が著しく低いので、トランジスタ232のゲート容量に蓄積された電荷はリークしづらく、シリコンなどの半導体材料をトランジスタ231に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。一方、第2ワード線WLb1~WLb3にローレベルの電位が入力されることで、トランジスタ233のゲート電極にローレベルの電位が与えられる。よって、第2ワード線WLb1~WLb3ゲート電極が接続されているトランジスタ233は、全てオフのままである。次いで、データの読み出し時における第2の記憶部235の動作について説明する。データの読み出し時では、全ての第1ワード線WLa1~WLa3にローレベルの電位が入力されることで、トランジスタ231のゲート電極にローレベルの電位が与えられる。よって、第1ワード線WLa1~WLa3にゲート電極が接続されているトランジスタ231は、全てオフのままである。一方、第2ワード線WLb1には、パルスを有する信号が入力され、当該パルスの電位、具体的にはハイレベルの電位が、第2ワード線WLb1に接続されているトランジスタ233のゲート電極に与えられる。よって、第2ワード線WLb1にゲート電極が接続されているトランジスタ233は、全てオンになる。トランジスタ233がオンになると、トランジスタ232には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ232のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを第2データ線DLb1から読み出すことができる。第2ワード線WLb1への、パルスを有する信号の入力が終了すると、第2ワード線WLb1にゲート電極が接続されているトランジスタ233が、全てオフになる。そして、第2ワード線WLb2、第2ワード線WLb3に、パルスを有する信号が順に入力され、第2ワード線WLb2を有するメモリセル230、第2ワード線WLb3を有するメモリセル230において、上述した動作が同様に繰り返される。なお、第2データ線DLb1~DLb3の先には読み出し回路が接続されており、読み出し回路の出力信号が、第2の記憶部から実際に読み出されたデータを含んでいる。本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル230において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル230においてのみ、上記動作を行うようにしても良い。また、図7に示した第2の記憶部235の場合、各メモリセル230に、第1ワード線WLaと、第2ワード線WLbと、第1データ線DLaと、第2データ線DLbと、トランジスタ232に固定電位を供給するための配線との、5つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ231のスイッチングを制御するための信号と、トランジスタ232のゲート容量に蓄積される電荷量を制御するための信号と、トランジスタ233のスイッチングを制御するための信号と、固定電位とを、メモリセル230に供給することができ、なおかつ、上記ゲート容量に蓄積される電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5第2の記憶部から読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。よって、第2の記憶部から読み出された電位に多少のばらつきが生じていても、正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。図9に、読み出し回路の一例を回路図で示す。図9に示す読み出し回路は、第2の記憶部から読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ260と、抵抗として機能するトランジスタ261とを有する。また、図9に示す読み出し回路は、オペアンプ262を有している。具体的に、トランジスタ261は、それぞれ、そのゲート電極とドレイン電極または、ドレイン領域が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Vddが与えられている。また、トランジスタ261は、ソース電極が、オペアンプ262の非反転入力端子に接続されている。よって、トランジスタ261は、電源電位Vddが与えられているノードと、オペアンプ262の非反転入力端子との間に接続された、抵抗として機能する。なお、図9では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。また、スイッチング素子として機能するトランジスタ260は、ゲート電極がビット線BL1~BL3にそれぞれ接続されている。そして、ビット線BL1~BL3の電位に従って、トランジスタ260が有するソース電極への電位Vdataの供給が制御される。例えば、ビット線BL1に接続されたトランジスタ260がオンになると、電位Vdataと電源電位Vddとを、トランジスタ260とトランジスタ261により抵抗分割することで得られる電位が、オペアンプ262の非反転入力端子に与えられる。そして、電源電位Vddのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Vdataのレベル、すなわち、読み出されたデータのデジタル値が反映されている。一方、オペアンプ262の反転入力端子-には、基準電位Vrefが与えられている。そして、非反転入力端子に与えられる電位が、基準電位Vrefに対して高いか低いかにより、出力端子の電位Voutのレベルを異ならせることができ、それにより、間接的にデータを情報として含む信号を得ることができる。なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取るために、ノードの電位Vdataのばらつきを考慮して定める。また、図9では、2値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つずつ用いているが、オペアンプの数はこれに限定されない。n値nは2以上の自然数のデータを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn-1とする。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、本発明の一態様に係る記憶装置の、駆動回路の構成について説明する。図10に、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。なお、図10に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。図10に示す記憶装置は、第1の記憶部500と、第2の記憶部501と、駆動回路502とを有している。駆動回路502は、第1の記憶部500から読み出されたデータを情報として含む信号を生成する読み出し回路503と、第1の記憶部500が有するメモリセルを、行ごとに選択するワード線駆動回路504と、第1の記憶部500において選択されたメモリセルにおけるデータの書き込みまたは消去を制御するデータ線駆動回路505とを有する。さらに、駆動回路502は、第2の記憶部501から読み出されたデータを情報として含む信号を生成する読み出し回路506と、第2の記憶部501が有するメモリセルを、行ごとに選択するワード線駆動回路507と、第2の記憶部501において選択されたメモリセルにおけるデータの書き込みを制御するデータ線駆動回路508とを有する。そして、駆動回路502は、読み出し回路503、ワード線駆動回路504、データ線駆動回路505、読み出し回路506、ワード線駆動回路507、データ線駆動回路508の動作を制御する制御回路509と、ベリファイ動作においてデータの比較を行う比較回路510とを有している。また、図10に示す記憶装置では、ワード線駆動回路504が、デコーダ511と、レベルシフタ512と、バッファ513とを有している。データ線駆動回路505が、デコーダ514と、レベルシフタ515と、セレクタ516とを有している。さらに、図10に示す記憶装置では、ワード線駆動回路507が、デコーダ517を有している。また、データ線駆動回路508が、デコーダ518と、セレクタ519とを有している。なお、本発明の一態様に係る記憶装置は、少なくとも第1の記憶部500と、第2の記憶部501と、比較回路510とをその構成に含んでいればよい。さらに、本発明の一態様に係る記憶装置は、第1の記憶部500、第2の記憶部501及び比較回路510と、比較回路510以外の駆動回路502の一部または全てとが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。また、第1の記憶部500、第2の記憶部501、比較回路510は、全て一の基板を用いて形成されていても良いし、いずれか1つまたは全てが互いに異なる基板を用いて形成されていても良い。比較回路510以外の駆動回路502についても同様であり、第1の記憶部500、第2の記憶部501、比較回路510の全てと共に、一の基板を用いて形成されていても良い。或いは、比較回路510以外の駆動回路502が、第1の記憶部500、第2の記憶部501、比較回路510のいずれか1つ、または全てと、互いに異なる基板を用いて形成されていても良い。異なる基板を用いている場合、FPCFlexiblePrintedCircuitなどを介して電気的な接続を確保することができる。この場合、駆動回路502の一部がFPCにCOFChipOnFilm法を用いて接続されていても良い。或いは、COGChipOnGlass法を用いて、電気的な接続を確保することができる。記憶装置に、第1の記憶部500のアドレスA1x、A1yを情報として含む信号AD1が入力されると、制御回路509は、アドレスの列方向に関する情報A1xをデータ線駆動回路505に送り、アドレスの行方向に関する情報A1yをワード線駆動回路504に送る。また、制御回路509は、記憶装置に入力された基準データを情報として含む信号DATAを、データ線駆動回路505に送る。また、記憶装置に、第2の記憶部501のアドレスA2x、A2yを情報として含む信号AD2が入力されると、制御回路509は、アドレスの列方向に関する情報A2xをデータ線駆動回路508に送り、アドレスの行方向に関する情報A2yをワード線駆動回路507に送る。第1の記憶部500におけるデータの書き込み動作、読み出し動作、消去動作の選択は、制御回路509に供給される信号REReadenable、信号WEWriteenable、信号EEEraseenableなどによって選択される。また、第2の記憶部501におけるデータの書き込み動作、読み出し動作の選択も、制御回路509に供給される信号REReadenable、信号WEWriteenableなどによって選択される。さらに、制御回路509には、第1の記憶部500と第2の記憶部501のいずれかを選択するための信号CEChipenableが入力されている。そして、信号RE、信号WEにより選択される動作が、信号CEにより選択された第1の記憶部500と第2の記憶部501のいずれかにおいて実行される。信号WEによって第1の記憶部500の書き込み動作が選択されると、制御回路509からの指示に従って、ワード線駆動回路504が有するデコーダ511において、アドレスA1yに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ512によって振幅が調整された後、バッファ513において波形が処理され、第1の記憶部500に入力される。一方、データ線駆動回路505では、制御回路509からの指示に従って、デコーダ514において選択されたメモリセルのうち、アドレスA1xに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ515によって振幅が調整された後、セレクタ516に入力される。セレクタ516では、入力された信号に従って信号DATAをサンプリングし、アドレスA1x、A1yに対応するメモリセルにサンプリングした信号を入力する。また、信号REによって第1の記憶部500の読み出し動作が選択されると、制御回路509からの指示に従って、ワード線駆動回路504が有するデコーダ511において、アドレスA1yに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ512によって振幅が調整された後、バッファ513において波形が処理され、第1の記憶部500に入力される。一方、読み出し回路503では、制御回路509からの指示に従って、デコーダ511により選択されたメモリセルのうち、アドレスA1xに対応するメモリセルを選択する。そして、アドレスA1x、A1yに対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。また、第1の記憶部500では、信号EEによって消去動作が選択されると、制御回路509からの指示に従って、ワード線駆動回路504が有するデコーダ511において、アドレスA1yに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ512によって振幅が調整された後、バッファ513において波形が処理され、第1の記憶部500に入力される。一方、データ線駆動回路505では、制御回路509からの指示に従って、デコーダ514において選択されたメモリセルのうち、アドレスA1xに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ515によって振幅が調整された後、セレクタ516に入力される。セレクタ516では、入力された信号に従ってデータを消去するための信号をアドレスA1x、A1yに対応するメモリセルに入力する。第2の記憶部501では、信号WEによって書き込み動作が選択されると、制御回路509からの指示に従って、ワード線駆動回路507が有するデコーダ517により、第2の記憶部501のアドレスA2yに対応するメモリセルが選択される。一方、データ線駆動回路508では、制御回路509からの指示に従って、デコーダ518において選択されたメモリセルのうち、アドレスA2xに対応するメモリセルを選択するための信号が生成される。セレクタ519では、当該信号に従って、データをサンプリングし、アドレスA2x、A2yに対応するメモリセルに入力する。なお、第2の記憶部501に入力される上記データは、第2の記憶部501が持つデータバッファとしての機能によって異なる。例えば、読み出し回路503により第1の記憶部500から読み出されたデータ、制御回路509から入力された信号DATAの有する基準データ、比較回路510からの比較データなどが、第2の記憶部501に入力される。また、第2の記憶部501では、信号REによって読み出し動作が選択されると、制御回路509からの指示に従って、ワード線駆動回路507が有するデコーダ517により、第2の記憶部501のアドレスA2yに対応するメモリセルが選択される。一方、読み出し回路506では、制御回路509からの指示に従って、デコーダ517により選択されたメモリセルのうち、アドレスA2xに対応するメモリセルを選択する。そして、アドレスA2x、A2yに対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。比較回路510では、読み出し回路503において第1の記憶部500から読み出されたデータと、読み出し回路506において第2の記憶部501から読み出された基準データとを比較する。そして、比較の結果を情報として含む比較データを、第2の記憶部501に送る。なお、図10では、比較回路510において、第1の記憶部500から読み出されたデータと、第2の記憶部501から読み出された基準データとを直接比較する場合について示しているが、本発明の一態様はこの構成に限定されない。第1の記憶部500から読み出されたデータを第2の記憶部501に記憶し、当該データを、第2の記憶部501に記憶されている基準データと比較するようにしても良い。また、図10では、第1の記憶部500の動作を制御するためのワード線駆動回路504及びデータ線駆動回路505と、第2の記憶部501の動作を制御するためのワード線駆動回路507及びデータ線駆動回路508とを、記憶装置に設けているが、本発明の一態様はこの構成に限定されない。ワード線駆動回路504とワード線駆動回路507の機能を、一のワード線駆動回路で賄うようにしても良い。具体的に、図10の場合だと、デコーダ511とデコーダ517の機能を、一のデコーダで賄うことができる。或いは、データ線駆動回路505とデータ線駆動回路508の機能を、1のデータ線駆動回路で賄うようにしても良い。具体的に、図10の場合だと、デコーダ514とデコーダ518の機能を、一のデコーダで賄うことができる。また、セレクタ516とセレクタ519の機能を、一のセレクタで賄うことができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態7本実施の形態では、高純度化された酸化物半導体膜を有するトランジスタの、オフ電流の測定方法とその結果について説明する。図11に、実際の測定に用いた、測定用回路の構成を示す。図11に示す測定用回路は、容量素子の電荷を保持するためのスイッチング素子として、高純度化された酸化物半導体膜を有するトランジスタを用い、上記容量素子の単位時間あたりの電荷量の推移から、上記トランジスタのオフ電流を測定するものである。具体的に、図11に示す測定用回路は、オフ電流を測定するための3つの測定系801-1~測定系801-3が、並列に接続された構成を有している。そして、測定系801-1~測定系801-3は、容量素子802と、測定の対象となるトランジスタ803とを、それぞれ有している。さらに、測定系801-1~測定系801-3は、トランジスタ804~トランジスタ806を、それぞれ有している。各測定系において、トランジスタ803のゲート電極は、電位Vgbが与えられるノードに接続されている。また、トランジスタ803は、ソース電極が電位Vbの与えられるノードに接続されており、ドレイン電極がノードAに接続されている。また、トランジスタ804のゲート電極は、電位Vgaが与えられるノードに接続されている。また、トランジスタ804は、ソース電極がノードAに接続されており、ドレイン電極が電位Vaの与えられるノードに接続されている。また、トランジスタ805のゲート電極とドレイン電極は、電位Vaが与えられるノードに接続されている。また、トランジスタ806のゲート電極は、ノードAに接続されており、トランジスタ806は、ソース電極が電位Vbの与えられるノードに接続されている。そして、トランジスタ805のソース電極とトランジスタ806のドレイン電極とが接続されており、これら2つの電極の電位が、電位Vout1~電位Vout3として、各測定系からそれぞれ出力される。容量素子802が有する一対の電極は、一方がノードAに接続され、他方が電位Vbの与えられるノードに接続されている。また、本実施例では、測定の対象となるトランジスタ803は、高純度化された膜厚30nmの酸化物半導体膜と、膜厚が100nmのゲート絶縁膜を用いた。そして、トランジスタ803のチャネル形成領域は、チャネル長L=10μm、チャネル幅W=50μmとした。また、各測定系が有する容量素子802の容量値は、それぞれ、100fF、1pF、3pFとした。測定前に、初期化を行う。まず、電位Vgbを、トランジスタ803がオンとなるような高さに設定する。これによって、トランジスタ803がオンとなり、ノードAには電位Vb、すなわちローレベルの電位VSSが与えられる。その後、電位Vgbを、トランジスタ803がオフとなるような高さに設定することで、トランジスタ803をオフとする。次に、電位Vgaを、トランジスタ804がオンとなるような高さに設定する。これによって、ノードAには電位Va、すなわちハイレベルの電位VDDが与えられ、容量素子802の一対の電極間には、ローレベルの電位VSSとハイレベルの電位VDDの電位差が印加された状態となる。その後、電位Vgaの高さを、トランジスタ804がオフとなるような高さに設定することで、トランジスタ804がオフとなり、ノードAがフローティング状態となる。次いで、測定の動作に移る。測定を行う際には、電位Vaおよび電位Vbを、ノードAに電荷が流れ込む、またはノードAから電荷が流れ出すような高さに設定する。本実施の形態では、電位Vaおよび電位Vbをローレベルの電位VSSとした。なお、電位Voutを測定するタイミングにおいて、一時的に電位Vaをハイレベルの電位VDDに設定したが、それ以外は電位Vaおよび電位Vbをローレベルの電位VSSに維持した。トランジスタ803には微少なオフ電流が流れるため、時間の経過と共にノードAに保持される電荷量は変動する。そして、ノードAに保持される電荷量の変動に伴って、ノードAの電位が変動するため、電位Vout1~Vout3は、トランジスタ803のオフ電流の値に従って、その高さが変化する。具体的に、本測定では、電位VDDを5V、電位VSSを0Vとした。そして、測定の際には、電位Vaを原則として電位VSSとし、10~300secごとに、100msecの期間だけ電位Vaを電位VDDにして、電位Vout1~電位Vout3を測定した。図12に、上記電流測定に係る経過時間Timeと、電位Voutとの関係を示す。90時間程度から、電位変化の様子が確認できる。あらかじめ、ノードAの電位VAと、電位Voutの関係を求めておくことで、電位VoutからノードAの電位VAを求めることが可能である。一般に、ノードAの電位VAは、電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ここで、ノードAに接続される容量CAは、容量素子802の容量値と他の容量トランジスタ805及びトランジスタ806で構成される回路の入力容量などの和である。ノードAの電流Iは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流Iは次式のように表現される。このように、ノードAに接続される容量CAと、電位Vout1~Vout3から、ノードAの電流Iを求めることができる。図13には、上記測定によって算出されたオフ電流を示す。トランジスタ803に流れる電流Iの算出に用いられるΔtは、約30000secとした。なお、図13は、ソース電極ドレイン電極間電圧Vと、オフ電流Iとの関係を表すものである。図13から、ソース電極ドレイン電極間電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かる。このように、酸化物半導体の主成分以外の水分または水素などの不純物が極力含まれないように、酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものとすることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態8本実施の形態では、本発明の半導体装置の一つであるRFタグの、構成の一例について説明する。図14は本発明のRFタグの一形態を示すブロック図である。図14においてRFタグ550は、アンテナ回路551と、集積回路552とを有している。集積回路552は、電源回路553、復調回路554、変調回路555、レギュレータ556、演算回路557、記憶装置558、昇圧回路559を有している。次いで、RFタグ550の動作の一例について説明する。質問器から電波が送られてくると、アンテナ回路551において該電波が交流電圧に変換される。電源回路553では、アンテナ回路551からの交流電圧を整流し、電源用の電圧を生成する。電源回路553において生成された電源用の電圧は、演算回路557とレギュレータ556に与えられる。レギュレータ556は、電源回路553からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路552内の復調回路554、変調回路555、演算回路557、記憶装置558または昇圧回路559などの各種回路に供給する。復調回路554は、アンテナ回路551が受信した交流信号を復調して、後段の演算回路557に出力する。演算回路557は復調回路554から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置558は一次キャッシュメモリまたは二次キャッシュメモリとして用いることができる。また演算回路557は、復調回路554から入力された信号を解析し、質問器から送られてきた命令の内容に従って、記憶装置558内の情報の出力、または記憶装置558内における命令の内容の実行を行う。演算回路557から出力される信号は符号化され、変調回路555に送られる。変調回路555は該信号に従ってアンテナ回路551が受信している電波を変調する。アンテナ回路551において変調された電波は質問器で受け取られる。このようにRFタグ550と質問器との通信は、キャリア搬送波として用いる電波を変調することで行われる。キャリアは、125kHz、13.56MHz、950MHzなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。昇圧回路559は、レギュレータ556から出力された電圧を昇圧し、記憶装置558に供給している。本発明の一態様では、記憶装置558が上記実施の形態に示した構成を有しており、消費電力を低く抑えつつも書き込み不良の発生を抑えることができることを特徴とする。従って、本発明の一態様にかかるRFタグ550は、集積回路552の消費電力を低く抑えることで、RFタグ550と質問器との間の通信距離を長くすることができる。そして、本発明の一態様にかかるRFタグ550は、記憶装置558における書き込み不良の発生を抑えることができるので、RFタグ550の信頼性を高めることができる。本実施の形態では、アンテナ回路551を有するRFタグ550の構成について説明しているが、本発明の一態様にかかるRFタグは、必ずしもアンテナ回路をその構成要素に含む必要はない。また図14に示したRFタグに、発振回路または二次電池を設けても良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態9本実施の形態では、本発明の一態様に係る記憶装置を用いた半導体装置の一つである、携帯型の記憶媒体の一例について説明する。図15Aに、本発明の一態様にかかる記憶媒体の構成を、一例として示す。図15Aに示す記憶媒体は、本発明の一態様に係る記憶装置701と、駆動装置と記憶媒体の電気的な接続を行うコネクタ702と、コネクタ702を介して入出力される各種信号に、仕様に合わせて信号処理を施すインターフェース703と、記憶媒体の動作状態などに従って点灯する発光ダイオード704と、記憶装置701、インターフェース703、発光ダイオード704などの、記憶媒体内の各種回路や半導体素子の動作を制御するコントローラ705とが、プリント配線基板706に実装されている。その他に、コントローラ705の動作を制御するためのクロック信号を生成するのに用いられる水晶振動子、記憶媒体内における電源電圧の高さを制御するためのレギュレータなどが設けられていても良い。図15Aに示すプリント配線基板706は、図15Bに示すように、コネクタ702と発光ダイオード704が一部露出するように、樹脂等を用いたカバー材707で覆って、保護するようにしても良い。本発明の一態様にかかる記憶装置701は、その動作時における消費電力を低く抑えることができるので、記憶装置701を用いる記憶媒体の低消費電力化、延いては記録媒体に接続される駆動装置の低消費電力化を実現することができる。また、本発明の一態様にかかる記憶装置701は、データの書き込み不良を抑えることができるので、記憶媒体の信頼性を高めることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図16に示す。図16Aは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図16Aに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図16Bは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。図16Cは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図16Cに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。