"半導体装置を制御する同期信号である第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第1のチップ選択信号と前記第2のクロック信号とを論理合成して、第2のチップ選択信号を生成する第1の論理回路と、前記第2のチップ選択信号に基づいて活性化され、前記半導体装置の動作モードを定義する第1のコマンド信号に基づいて第2のコマンド信号を生成するコマンド生成回路と、を備えることを特徴とする半導体装置。前記分周回路は、第1の動作モードにおいては前記第1のクロック信号を分周することによって前記第2のクロック信号を生成し、第2の動作モードにおいては、前記第1の論理回路が前記第1のチップ選択信号をスルーさせるように前記第2のクロック信号の論理レベルを固定する、ことを特徴とする請求項1に記載の半導体装置。前記第1及び第2の動作モードが設定されるモードレジスタを、さらに備える、ことを特徴とする請求項2に記載の半導体装置。前記コマンド生成回路は、前記第1のコマンド信号をデコードすることによって前記第2のコマンド信号を生成する、ことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記第1のクロック信号に同期して前記第2のコマンド信号を保持する第1の保持回路を、さらに備える、ことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記第1のクロック信号に同期して前記第1のコマンド信号及び第1のチップ選択信号を保持する第2の保持回路を、さらに備える、ことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記第1のクロック信号に同期して前記第1のコマンド信号及び第2のチップ選択信号を保持する第3の保持回路を、さらに備える、ことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。外部から供給される外部クロック信号を受けて前記第1のクロック信号を出力するクロックレシーバと、外部から供給される外部チップ選択信号を受けて前記第1のチップ選択信号を出力するチップ選択レシーバと、外部から供給される外部コマンド信号を受けて前記第1のコマンド信号を出力するコマンドレシーバと、をさらに備える、ことを特徴とする請求項2乃至7のいずれか一項に記載の半導体装置。前記第1のクロック信号に同期して前記第1のチップ選択信号を遅延させることにより第3のチップ選択信号を生成する遅延回路と、前記第3のチップ選択信号と前記第2のクロック信号を論理合成することにより、前記第2のチップ選択信号を生成する第2の論理回路と、をさらに備えることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記遅延回路は、第3の動作モードにおいては前記第1のチップ選択信号を遅延させることによって前記第3のチップ選択信号を生成し、第4の動作モードにおいては前記第3のチップ選択信号の論理レベルを前記第1の論理回路が前記第1のチップ選択信号をスルーさせるように固定する、ことを特徴とする請求項9に記載の半導体装置。第1の動作モードが選択されている場合には、半導体装置を制御する同期信号である第1のクロック信号を分周して第2のクロック信号を生成し、前記第2のクロック及び前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第1のチップ選択信号の両方が活性化していることに応答して、第2のチップ選択信号を生成し、前記第2のチップ選択信号が、コマンド生成回路を活性化させ、第2の動作モードが選択されている場合には、前記第1及び第2のクロック信号に関わらず前記第1のチップ選択信号の活性化に応答して前記コマンド生成回路を活性化させ、前記第1及び第2の動作モードにおいて、活性化された前記コマンド生成回路が、前記半導体装置の動作モードを定義する第1のコマンド信号から第2のコマンド信号を生成する、ことを特徴とする半導体装置の制御方法。前記第1及び第2の動作モードのいずれか選択されているかにかかわらず、前記第1のクロック信号に基づいて前記第2のコマンド信号を保持する、ことを特徴とする請求項11に記載の半導体装置の制御方法。前記第1及び第2の動作モードのいずれか選択されているかにかかわらず、前記第1のクロック信号に基づいて前記第1のコマンド信号及び前記第1のチップ選択信号を保持する、ことを特徴とする請求項11に記載の半導体装置の制御方法。前記第1及び第2の動作モードのいずれか選択されているかにかかわらず、前記第1のクロック信号に基づいて前記第1のコマンド信号及び前記第2のチップ選択信号を保持する、ことを特徴とする請求項11に記載の半導体装置の制御方法。外部から供給される外部クロック信号を受けて前記第1のクロック信号を生成し、外部から供給される外部チップ選択信号を受けて前記第1のチップ選択信号を生成し、外部から供給される外部コマンド信号を受けて前記第1のコマンド信号を生成する、ことを特徴とする請求項11乃至14のいずれか一項に記載の半導体装置の制御方法。第3の動作モードが選択されている場合には、前記第1のチップ選択信号を遅延させることによって第3のチップ選択信号を生成し、前記第3のチップ選択信号と前記第2のクロック信号の両方が活性化していることに応答して前記コマンド生成回路を活性化させる、ことを特徴とする請求項11乃至15のいずれか一項に記載の半導体装置の制御方法。第4の動作モードが選択されている場合には前記第3のチップ選択信号の論理レベルを、前記第1のチップ選択信号をスルーさせて前記第2のチップ選択信号とするように固定する、ことを特徴とする請求項16に記載の半導体装置の制御方法。前記半導体装置に備えられたモードレジスタの設定値を変更することによって、前記第1及び第2の動作モードのいずれかを選択する、ことを特徴とする請求項11乃至17のいずれか一項に記載の半導体装置の制御方法。請求項8に記載の半導体装置と、前記半導体装置に前記外部クロック信号、前記外部チップ選択信号及び前記外部コマンド信号を供給するコントローラと、を備えることを特徴とする情報処理システム。前記コントローラは、前記半導体装置を前記第1及び第2の動作モードのいずれかに設定する、ことを特徴とする請求項19に記載の情報処理システム。外部コマンド信号のセットアップマージン及びホールドマージンを拡大する方法として、DRAMの内部で外部クロック信号を分周することによって外部クロック信号よりも周波数の低い分周クロック信号を生成し、分周クロック信号に同期して外部コマンド信号のラッチ動作を行う方法が考えられる。この方法によれば、外部コマンド信号の全てのアクティブエッジに対してセットアップマージン及びホールドマージンを確保する必要はなく、外部コマンド信号のアクティブエッジのn回nは2のべき乗に1回ごとにセットアップマージン及びホールドマージンを確保すればよいことから、外部コマンド信号のセットアップマージン及びホールドマージンを拡大することが可能となる。このような動作、つまり、外部コマンド信号のアクティブエッジのn回に1回おきに外部コマンド信号の入力を有効とする動作モードは、本明細書においてギアダウンモードと呼ぶ。しかしながら、ギアダウンモードのオン/オフを可能とする場合、ギアダウンモードオン時において単に外部クロック信号を分周するだけでは、ギアダウンモードオン時のラッチタイミングと、ギアダウンモードオフ時のラッチタイミングに大きなずれが生じてしまう。これは、ギアダウンモードオン時においては外部クロック信号が分周回路を通過するため、生成される分周クロック信号に所定の遅延が生じるのに対し、ギアダウンモードオフ時においては分周回路がバイパスされるため、分周回路による遅延が生じないからである。このようなタイミングのずれをなくすためには、ギアダウンモードオフ時においてもギアダウンモードオン時と同等の遅延が生じるよう、遅延素子を用いて内部クロック信号を正確に遅延させる必要がある。しかしながら、この場合、タイミングのずれを正確に解消するための複雑な設計が必要となるため設計負担が増大するばかりでなく、遅延素子を形成するための素子領域が必要となり、チップ面積が増大するという問題も生じる。本発明による半導体装置は、半導体装置を制御する同期信号である第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第1のチップ選択信号と前記第2のクロック信号とを論理合成して、第2のチップ選択信号を生成する第1の論理回路と、前記第2のチップ選択信号に基づいて活性化され、前記半導体装置の動作モードを定義する第1のコマンド信号に基づいて第2のコマンド信号を生成するコマンド生成回路とを備えることを特徴とする。本発明による半導体装置の制御方法は、第1の動作モードが選択されている場合には、半導体装置を制御する同期信号である第1のクロック信号を分周して第2のクロック信号を生成し、前記第2のクロック信号及び前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第1のチップ選択信号の両方が活性化していることに応答して、第2のチップ選択信号を生成し、前記第2のチップ選択信号が、コマンド生成回路を活性化させ、第2の動作モードが選択されている場合には、前記第1及び第2のクロック信号に関わらず前記第1のチップ選択信号の活性化に応答して前記コマンド生成回路を活性化させ、前記第1及び第2の動作モードにおいて、活性化された前記コマンド生成回路が、前記半導体装置の動作モードを定義する第1のコマンド信号から第2のコマンド信号を生成することを特徴とする。本発明による情報処理システムは、上記の半導体装置と、半導体装置に外部クロック信号、外部チップ選択信号及び外部コマンド信号を供給するコントローラとを備えることを特徴とする。本発明の一例によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン/オフによるラッチタイミングに差が生じなくなる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、ギアダウンモードがオンの場合には、チップ選択信号及び分周されたクロック信号に基づいてコマンド生成回路を活性化させ、コマンド信号のラッチについては分周されていないクロック信号に同期して行うことを技術思想とする。これにより、ギアダウンモードがオンの場合、クロック信号の1周期おきにコマンド信号を有効とすることができるとともに、ギアダウンモードがオンの場合とオフの場合とでラッチタイミングにずれが生じることがない。図1は、本発明の原理を説明するための図である。図1に示すように、本発明による半導体装置は、第1のクロック信号CLK1を分周することによって第2のクロック信号CLK2を生成する分周回路2と、第1のチップ選択信号CS1と第2のクロック信号CLK2を論理合成することにより第2のチップ選択信号CS2を生成する論理回路4と、第2のチップ選択信号CS2に基づいて活性化され、第1のコマンド信号CMD1に基づいて第2のコマンド信号CMD2を生成するコマンド生成回路6とを備える。第1のクロック信号CLK1は、半導体装置の外部から供給される外部クロック信号又はこれをバッファリングした信号であり、したがってその周波数は外部クロック信号の周波数と一致している。外部クロック信号は、半導体装置に接続されたコントローラから供給されるいわゆるシステムクロックである。したがって、本発明による半導体装置の動作は、外部クロック信号に同期して行われる。第1のチップ選択信号CS1は、半導体装置の外部から供給される外部チップ選択信号又はこれをバッファリングした信号であり、第1のクロック信号CLK1と同期している。外部チップ選択信号はコントローラから供給される信号であり、排他的に選択すべき複数の半導体装置が一つのコントローラに共通接続されている場合に、活性化すべき半導体装置を選択するために用いられる。第1のコマンド信号CMD1は、半導体装置の外部から供給される外部コマンド信号又はこれをバッファリングした信号であり、第1のクロック信号CLK1と同期している。外部コマンド信号はコントローラから供給される信号であり、外部チップ選択信号によって選択された半導体装置の動作内容例えばリード動作やライト動作を指定するために用いられる。本発明による半導体装置はギアダウンモードを備えており、そのオン/オフはモードレジスタ8に設定される。モードレジスタ8から出力されるギアダウン信号GDは分周回路2に供給され、これがギアダウンモードオンを示していれば、分周回路2は第1のクロック信号CLK1を分周することによって第2のクロック信号CLK2を生成し、ギアダウンモードオフを示していれば、分周回路2は第2のクロック信号CLK2の論理レベルを固定する。ギアダウンモードがオフの状態では、第1のチップ選択信号CS1及び第1のコマンド信号CMD1は、第1のクロック信号CLK1の全てのアクティブエッジ例えば全ての立ち上がりエッジにおいて有効となる。これに対し、ギアダウンモードがオンの状態では、第1のチップ選択信号CS1及び第1のコマンド信号CMD1は、第1のクロック信号CLK1のn回nは2のべき乗に1回のアクティブエッジ例えば2回に1回の立ち上がりエッジにおいて有効となる。このため、ギアダウンモードをオンに設定すれば、第1のチップ選択信号CS1及び第1のコマンド信号CMD1のセットアップマージン及びホールドマージンが拡大する。ギアダウンモードがオフの場合、第2のクロック信号CLK2の論理レベルが固定されるため、第2のチップ選択信号CS2の波形は第1のチップ選択信号CS1の波形と一致する。このため、コマンド生成回路6は、第1のチップ選択信号CS1に同期して活性化され、第1のコマンド信号CMD1に基づいて第2のコマンド信号CMD2を生成する。コマンド生成回路6は例えばデコーダであり、この場合、第1のコマンド信号CMD1をデコードすることによって第2のコマンド信号CMD2を生成する。第2のコマンド信号CMD2は図示しない内部回路に供給され、その内容が示す動作例えばリード動作やライト動作を実行する。したがって、第2のコマンド信号CMD2を例えば第1のクロック信号CLK1に同期してラッチすれば、図示しない内部回路は、第1のクロック信号CLK1の全てのアクティブエッジにおいて供給される第1のコマンド信号CMD1に基づいた動作を行うことができる。これに対し、ギアダウンモードがオンの場合、第2のチップ選択信号CS2は、分周された第2のクロック信号CLK2と第1のチップ選択信号CS1とを論理合成した信号となる。このため、第1のチップ選択信号CS1は、第2のクロック信号CLK2が一方の論理レベルである期間においてのみ有効となり、有効な期間に供給された第1のチップ選択信号CS1が第2のチップ選択信号CS2として出力され、コマンド生成回路6を活性化させる。したがって、第2のコマンド信号CMD2を例えば第1のクロック信号CLK1に同期してラッチすれば、図示しない内部回路は、第1のクロック信号CLK1のn回に1回のアクティブエッジに同期して供給される第1のコマンド信号CMD1に基づいた動作を行う。例えば、第1のクロック信号CLK1の偶数番目のアクティブエッジに同期した第1のチップ選択信号CS1及び第1のコマンド信号CMD1が有効となり、第1のクロック信号CLK1の奇数番目のアクティブエッジに同期した第1のチップ選択信号CS1及び第1のコマンド信号CMD1が無効となることから、セットアップマージン及びホールドマージンが拡大することになる。このように、本発明による半導体装置では、ギアダウンモードによって第1のチップ選択信号CS1及び第1のコマンド信号CMD1のセットアップマージン及びホールドマージンを拡大することができることから、外部クロック信号の周波数が高い場合であっても、セットアップマージン及びホールドマージンを十分に確保することが可能となる。しかも、分周された第2のクロック信号CLK2をラッチタイミング信号として使用する必要がないことから、ギアダウンモードがオンの場合とオフの場合とでコマンド信号のラッチタイミングにずれが生じることがない。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図2に示すようにメモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、アドレス端子21、チップ選択端子22、コマンド端子23及びクロック端子24をそれぞれ介して、外部からアドレス信号ADD、外部チップ選択信号CSB、外部コマンド信号CMD及び外部クロック信号CKが供給される。アクセス制御回路20は、アドレス信号ADD、外部チップ選択信号CSB、外部コマンド信号CMD及び外部クロック信号CKを受け、これらに基づいてロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15を制御する。具体的には、外部チップ選択信号CSB及び外部コマンド信号CMDが半導体装置10のアクティブ動作を示している場合には、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、外部チップ選択信号CSB及び外部コマンド信号CMDが半導体装置10のリード動作又はライト動作を示している場合には、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15を介してデータ端子25から外部に出力される。また、ライト動作時においては、データ端子25を介して外部から供給されたリードデータDQがアンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。アクセス制御回路20の動作は、外部クロック信号CKに同期して行われる。本実施形態による半導体装置10はギアダウンモードを備えており、これがオフ状態第2の動作モードであれば外部クロック信号CKの全ての立ち上がりエッジにおいて外部チップ選択信号CSB及び外部コマンド信号CMDが有効となる。これに対し、ギアダウンモードがオン状態第1の動作モードであれば外部クロック信号CKの偶数番目の立ち上がりエッジにおいて外部チップ選択信号CSB及び外部コマンド信号CMDが有効となり、奇数番目の立ち上がりエッジにおいて入力された外部チップ選択信号CSB及び外部コマンド信号CMDは無効となる。ギアダウンモードのオン/オフは、モードレジスタ40によって設定される。モードレジスタ40の設定値は、コマンド端子23を介してモードレジスタセットコマンドを発行するとともに、アドレス端子21を介して新たな設定値を入力することにより更新することができる。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図2に示す電源回路30によって生成される。電源回路30は、電源端子31,32を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、センス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。図3は、本実施形態による半導体装置10を用いた情報処理システム50のブロック図である。図3に示す情報処理システム50は、2つのDRAM10a,10bと、これらDRAM10a,10bを制御するコントローラ60からなる。これらDRAM10a,10b及びコントローラ60はそれぞれ異なる半導体チップに集積されており、互いに同じ回路基板例えばマザーボードに実装されている。DRAM10a,10bは、それぞれ図2に示した半導体装置10に相当し、互いに同じ回路構成を有している。図3に示すように、DRAM10a,10bは外部チップ選択信号CSBa,CSBbが供給される配線を除き、コントローラ60に共通接続されている。つまり、コントローラ60が出力するアドレス信号ADDはDRAM10a,10bのアドレス端子21に共通に供給され、コントローラ60が出力する外部コマンド信号CMDはDRAM10a,10bのコマンド端子23に共通に供給され、コントローラ60が出力する外部クロック信号CKはDRAM10a,10bのクロック端子24に共通に供給される。また、コントローラ60が出力するライトデータDQはDRAM10a,10bのデータ端子25に共通に供給され、DRAM10a,10bのデータ端子25から出力されるリードデータDQはいずれもコントローラ60に入力される。これに対し、コントローラ60から出力される外部チップ選択信号CSBa,CSBbについては、DRAM10a,10bにそれぞれ個別に供給される。外部チップ選択信号CSBaはDRAM10aを選択するための信号であり、外部チップ選択信号CSBbはDRAM10bを選択するための信号である。これにより、DRAM10a,10bに対して共通に供給されるアドレス信号ADDや外部コマンド信号CMDなどは、DRAM10a,10bのいずれか一方に対してのみ有効となる。また、コントローラ60は、2つのDRAM10a,10bのそれぞれに対して、外部チップ選択信号CSBa,CSBb、アドレス信号ADD、外部コマンド信号CMD、外部クロック信号CK、及びライトデータDQの少なくとも幾つかを用いて、ギアダウンモード及び後述するtCALモードを、それぞれオン、オフに設定する。次に、アクセス制御回路20の主要部の回路構成について詳細に説明する。図4は、本発明の第1の実施形態によるアクセス制御回路20の主要部の回路構成を示すブロック図である。図4に示す回路は、外部から供給される外部チップ選択信号CSBを受けて第1のチップ選択信号CS1を出力するチップ選択レシーバ101と、外部から供給される外部コマンド信号CMDを受けて第1のコマンド信号CMD1を出力するコマンドレシーバ102と、外部から供給される外部クロック信号CKを受けて第1のクロック信号CLK1を出力するクロックレシーバ103とを備える。これらレシーバ101~103は、いずれも入力信号の論理レベルを判定し、その結果に基づいて入力信号の論理レベルを反転させた出力信号を生成する。したがって、例えば第1のチップ選択信号CS1は外部チップ選択信号CSBの反転信号となる。外部コマンド信号CMDは、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB及びライトイネーブル信号WEBからなる。これに対応して、第1のコマンド信号CMD1も、ロウアドレスストローブ信号RAS1、カラムアドレスストローブ信号CAS1及びライトイネーブル信号WE1によって構成される。図4に示す回路は、分周回路110をさらに備えている。分周回路110は、第1のクロック信号CLK1を分周することによって第2のクロック信号CLK2を生成する回路であり、フリップフロップ回路111と2入力のNANDゲート回路112によって構成されている。NANDゲート回路112の一方の入力ノードにはギアダウン信号GDが供給され、NANDゲート回路112の他方の入力ノードはフリップフロップ回路111の出力ノードQに接続されている。NANDゲート回路112の出力ノードは、フリップフロップ回路111の入力ノードDに接続されている。フリップフロップ回路111のクロックノードCには第1のクロック信号CLK1が供給されており、第1のクロック信号CLK1の立ち下がりエッジに同期して入力ノードDの論理レベルをラッチする。このため、ギアダウン信号GDがハイレベルである場合、第2のクロック信号CLK2は第1のクロック信号CLK1の立ち下がりエッジが到来するごとにその論理レベルが反転する。ここで、第2のクロック信号CLK2を反転させるタイミングとして第1のクロック信号CLK1の立ち下がりエッジを使用している点は重要である。つまり、第1のクロック信号CLK1の立ち下がりエッジに同期して第2のクロック信号CLK2を反転させることにより、第1のクロック信号CLK1のアクティブエッジである立ち上がりエッジは、第2のクロック信号CLK2がハイレベル又はローレベルである期間のほぼ真ん中のタイミングとすることができる。さらに、フリップフロップ回路111にはセットノードsetが設けられており、ギアダウン信号GDがローレベルである場合には出力ノードQから出力される第2のクロック信号CLK2の論理レベルがハイレベルに固定される。ギアダウン信号GDは、図2に示したモードレジスタ40より供給される信号であり、ギアダウンモードのオン/オフを示す信号である。具体的には、ギアダウン信号GDがハイレベルであればギアダウンモードがオンであることを示し、ギアダウン信号GDがローレベルであればギアダウンモードがオフであることを示す。これにより、ギアダウンモードがオンである場合には、第2のクロック信号CLK2が第1のクロック信号CLK1の2倍の周期1/2の周波数となり、ギアダウンモードがオフである場合には、第2のクロック信号CLK2がハイレベルに固定される。第2のクロック信号CLK2と第1のチップ選択信号CS1は、図4に示すANDゲート回路120第1の論理回路に供給される。ANDゲート回路120の出力である第2のチップ選択信号CS2は、コマンドデコーダコマンド生成回路130に供給される。コマンドデコーダ130は第1のコマンド信号CMD1をデコードする回路であり、第2のチップ選択信号CS2がハイレベルである場合に活性化される。図5はコマンドデコーダ130の回路図であり、図6はコマンドデコーダ130の真理値表である。図5に示すように、コマンドデコーダ130は3つのANDゲート回路を備えており、これら3つのANDゲート回路には全て第2のチップ選択信号CS2が入力されている。このため、第2のチップ選択信号CS2がローレベルである場合にはコマンドデコーダ130の出力であるリード信号read0、ライト信号write0及びアクティブ信号act0第2のコマンド信号はいずれもローレベルに非活性化される。これに対し、第2のチップ選択信号CS2がハイレベルである場合には、第1のコマンド信号CMD1を構成するロウアドレスストローブ信号RAS1、カラムアドレスストローブ信号CAS1及びライトイネーブル信号WE1の組み合わせによって、リード信号read0、ライト信号write0又はアクティブ信号act0がハイレベルに活性化する。第1のコマンド信号CMD1の具体的な組み合わせについては図6に示すとおりである。図4に戻って、コマンドデコーダ130によって生成されるリード信号read0、ライト信号write0及びアクティブ信号act0は、それぞれ対応するフリップフロップ回路141~143第1の保持回路に供給される。これらフリップフロップ回路141~143は、遅延回路113によって遅延された第1のクロック信号CLK1aに同期してリード信号read0、ライト信号write0及びアクティブ信号act0を取り込み、それぞれリード信号read1、ライト信号write1及びアクティブ信号act1として出力する。遅延回路113は、コマンドデコーダ130による遅延と同じ遅延を第1のクロック信号CLK1に与える回路であり、フリップフロップ回路141~143によるラッチタイミングを調整する役割を果たす。具体的には、コマンドデコーダ130を構成する論理回路の論理段数と同数段の論理回路によって遅延回路113を構成することができる。したがって、遅延回路113の設計は非常に容易であり、また、チップ上の占有面積も最小限に抑えられる。リード信号read1、ライト信号write1及びアクティブ信号act1は、アクセス制御回路20に含まれるコントロールロジック150に供給される。コントロールロジック150は、リード信号read1、ライト信号write1及びアクティブ信号act1を受け、遅延回路114によって遅延された第1のクロック信号CLK1bに同期して図2に示したロウデコーダ12やカラムデコーダ13などを制御する。遅延回路114は、フリップフロップ回路141~143による遅延と同じ遅延を第1のクロック信号CLK1aに与える回路であり、コントロールロジック150の動作タイミングを調整する役割を果たす。具体的には、フリップフロップ回路141~143を構成する論理回路の論理段数と同数段の論理回路によって遅延回路114を構成することができる。したがって、遅延回路114の設計は非常に容易であり、また、チップ上の占有面積も最小限に抑えられる。以上が第1の実施形態によるアクセス制御回路20の主要部の回路構成である。次に、第1の実施形態によるアクセス制御回路20の動作について説明する。図7は、ギアダウンモードがオフである場合の動作波形図である。図7においてaの領域に示す信号はレシーバ101~103に入力される前の信号を示し、bの領域に示す信号はレシーバ101~103から出力された後、コマンドデコーダ130に入力される前の信号を示し、cの領域に示す信号はコマンドデコーダ130以降で用いられる信号を示す。以降の波形図においても同様である。図7に示す例では、外部クロック信号CKの立ち上がりエッジ2に同期してアクティブコマンドACTが発行され、外部クロック信号CKの立ち上がりエッジ6,8,10に同期してリードコマンドREDが発行されている。アクティブコマンドACTとはアクティブ信号act0が生成されるべき外部コマンド信号CMDの組み合わせを指し、リードコマンドREDとはリード信号read0が生成されるべき外部コマンド信号CMDの組み合わせを指す。また、これらコマンドが発行される際には、当該半導体装置10に対応する外部チップ選択信号CSBがローレベルに活性化される。ギアダウンモードがオフである場合には、第1のチップ選択信号CS1と第2のチップ選択信号CS2は同じ波形となる。コマンドデコーダ130は、第2のチップ選択信号CS2がハイレベルとなるたびに活性化され、第2のチップ選択信号CS2がハイレベルとタイミングで供給される第1のコマンド信号CMD1をデコードする。その結果、コマンドデコーダ130によってアクティブ信号act0及びリード信号read0が生成される。第1のチップ選択信号CS1は外部クロック信号CKの1クロックサイクルの期間に亘って活性化されるため、コマンドデコーダ130も1クロックサイクルの期間に亘って活性化される。したがって、アクティブ信号act0及びリード信号read0の活性化期間も外部クロック信号CKの1クロックサイクルの期間に相当する。生成されたアクティブ信号act0及びリード信号read0は、第1のクロック信号CLK1aに同期してフリップフロップ回路143又は141にラッチされ、アクティブ信号act1及びリード信号read1として出力される。アクティブ信号act1及びリード信号read1はコントロールロジック150に入力され、第1のクロック信号CLK1bに同期して処理される。このように、ギアダウンモードがオフである場合には、外部クロック信号CKの立ち上がりエッジに同期して入力された外部コマンド信号CMDが全て有効となり、外部クロック信号CKと同じ周波数でコマンドが処理されることになる。図8は、ギアダウンモードがオンである場合の動作波形図である。ギアダウンモードがオンである場合、外部チップ選択信号CSB及び外部コマンド信号CMDに関しては、外部クロック信号CKの偶数番目の立ち上がりエッジのみが有効となる。図8に示す例では、外部クロック信号CKの立ち上がりエッジ2に同期してアクティブコマンドACTが発行され、外部クロック信号CKの立ち上がりエッジ6,8,10に同期してリードコマンドREDが発行されている。これらコマンドが発行される際には、当該半導体装置10に対応する外部チップ選択信号CSBがローレベルに活性化される。このように、ギアダウンモードがオンである場合には、外部クロック信号CKの偶数番目の立ち上がりエッジのみが有効となるため、実質的に外部クロック信号CKの周波数が1/2に低減されたものと見なすことができる。このため、外部チップ選択信号CSB及び外部コマンド信号CMDのパルス幅を長く取ることができ、その結果セットアップマージン及びホールドマージンを十分に確保することが可能となる。ギアダウンモードがオンである場合、第2のチップ選択信号CS2は、第1のチップ選択信号CS1と第2のクロック信号CLK2を論理積合成した信号となる。第2のクロック信号CLK2がハイレベルである期間は、第1のクロック信号CLK1のある立ち下がりエッジから次の立ち下がりエッジまでの期間に相当するため、上述の通り、第1のクロック信号CLK1の立ち上がりエッジは、第2のクロック信号CLK2がハイレベルである期間のほぼ真ん中のタイミングとなる。このため、外部クロック信号CKの立ち上がりエッジに同期して入力された外部コマンド信号CMDは、第2のクロック信号CLK2に同期してコマンドデコーダ130により確実にデコードされ、アクティブ信号act0及びリード信号read0が生成される。ここで、アクティブ信号act0及びリード信号read0が既に外部クロック信号CKの1クロックサイクルの期間とされている点が重要である。つまり、本実施形態では、ギアダウンモードのオン/オフに関わらず、アクティブ信号act0及びリード信号read0もちろんライト信号write0も同様のパルス幅が1クロックサイクルとなるため、フリップフロップ回路141~143に供給する第1のクロック信号CLK1aをギアダウンモードのオン/オフに基づいて切り替える必要がない。したがって、図8の領域cに示す波形は、図7の領域cに示す波形とほぼ一致することになる。このように、ギアダウンモードがオンである場合には、外部クロック信号CKの偶数番目の立ち上がりエッジに同期して入力された外部コマンド信号CMDのみが有効となるため、外部チップ選択信号CSB及び外部コマンド信号CMDのセットアップマージン及びホールドマージンを十分に確保することが可能となる。図9は、比較例によるアクセス制御回路20の主要部の回路構成を示すブロック図である。図9に示す比較例では、コマンドデコーダ130の後段に配置されたフリップフロップ回路181~183のラッチタイミングをギアダウンモードのオン/オフによって変化させている。具体的には、図4に示した分周回路110と類似の回路構成を有する分周回路160によって第1のクロック信号CLK1を分周し、第1のクロック信号CLK1の2倍の周期を有する第3のクロック信号CLK3を生成する。分周回路160は、フリップフロップ回路161及びNANDゲート回路162からなり、図4に示した分周回路110と同様の接続関係を有している。但し、フリップフロップ回路161は第1のクロック信号CLK1の立ち下がりエッジではなく、立ち上がりエッジに同期して第3のクロック信号CLK3を反転させる。一方、分周されていない第1のクロック信号CLK1は、遅延回路171によって分周回路160と同等の遅延が与えられ、第1のクロック信号CLK1cが生成される。これら第1のクロック信号CLK1c及び第3のクロック信号CLK3はセレクタ172に供給され、いずれか一方が出力される。セレクタ172による選択はギアダウン信号GDに基づいて行われ、ギアダウン信号GDがローレベルギアダウンモードオフであれば第1のクロック信号CLK1cが選択され、ギアダウン信号GDがハイレベルギアダウンモードオンであれば第3のクロック信号CLK3が選択される。そして、セレクタ172によって選択された第1のクロック信号CLK1c又は第3のクロック信号CLK3がフリップフロップ回路181~183にラッチタイミング信号として供給される。さらに、セレクタ172によって選択されたクロック信号は、NANDゲート回路173を介してANDゲート回路191~193にも供給される。ANDゲート回路191~193は、フリップフロップ回路181~183とコントロールロジック150との間に挿入されており、ギアダウンモードがオンである場合にコマンドのパルス幅を縮小する役割を果たす。NANDゲート回路173の他方の入力ノードにはギアダウン信号GDが供給されているため、ギアダウン信号GDがローレベルギアダウンモードオフである場合には、NANDゲート回路173の出力である第3のクロック信号CLK3aはハイレベルに固定される。これに対し、ギアダウン信号GDがハイレベルギアダウンモードオンである場合には、NANDゲート回路173の出力である第3のクロック信号CLK3aは、セレクタ172にから出力される第3のクロック信号CLK3と同じ波形となる。そして、ANDゲート回路191~193を通過したリード信号read1A、ライト信号write1A及びアクティブ信号act1Aは、コントロールロジック150に供給される。コントロールロジック150は、遅延回路115によって遅延された第1のクロック信号CLK1dに同期してこれらリード信号read1A、ライト信号write1A及びアクティブ信号act1Aを処理する。遅延回路115は、フリップフロップ回路181~183及びANDゲート回路191~193による遅延と同じ遅延を第1のクロック信号CLK1cに与える回路である。しかしながら、第1のクロック信号CLK1cのライン上にはセレクタ172などが配置されており、正確なタイミング調整は必ずしも容易ではない。図10は、図9に示す比較例の回路においてギアダウンモードがオンである場合の動作波形図である。図10に示す例では、外部チップ選択信号CSB及び外部コマンド信号CMDの入力タイミングが図8に示した例と同じである。したがって、図10の領域a,bに示した信号の波形は、図8の領域a,bに示した信号の波形とほぼ一致する。しかしながら、比較例においては、コマンドデコーダ130が第1のチップ選択信号CS1によって活性化されることから、ギアダウンモードがオンであるために外部チップ選択信号CSBのパルス幅が長い状況では、生成されるリード信号read0、ライト信号write0及びアクティブ信号act0のパルス幅もこれに応じて長くなる。これらリード信号read0、ライト信号write0及びアクティブ信号act0は、ギアダウンモードがオンである場合には分周された第3のクロック信号CLK3に同期してフリップフロップ回路181~183にラッチされるため、外部クロック信号CKの偶数番目の立ち上がりエッジに同期して入力された外部コマンド信号CMDのみが有効となる。但し、フリップフロップ回路181~183から出力されるリード信号read1、ライト信号write1及びアクティブ信号act1のパルス幅は1クロックサイクルを超えている最長で2クロックサイクルため、ANDゲート回路191~193によって1クロックサイクルのパルス幅に短縮されたのちに、コントロールロジック150に入力される。このように、比較例の回路においてもギアダウンモードのオン/オフが可能である。しかしながら、比較例では分周された第3のクロック信号CLK3の位相が第1のクロック信号CLK1に対して遅れるため、ギアダウンモードがオンである場合もオフである場合も、コマンドデコーダ130の出力を同じタイミングでラッチするためには、メインのクロックラインに遅延回路171を挿入する必要が生じる。これにより、タイミングの調整が複雑となり設計に時間がかかるばかりでなく、セットアップマージン及びホールドマージンも減少する。さらには、遅延回路171を形成する分、チップ面積が増大するという問題も生じる。また、比較例ではギアダウンモードのオン/オフに基づいて切り替わるセレクタ172をメインのクロックラインに挿入する必要が生じ、これもセットアップマージン及びホールドマージンを減少させる原因となる。これに対し、本実施形態においては、メインのクロックラインに遅延回路171などを挿入する必要がないことから、上記の問題を全て解消することが可能となる。さらに、比較例では、ANDゲート回路191~193を用いてリード信号read1、ライト信号write1及びアクティブ信号act1のパルス幅を1クロックサイクルに短縮する必要があるため、これに伴ってアクセス速度の低下が生じるとともに、チップ面積の増大も生じる。これに対し、本実施形態ではギアダウンモードのオン/オフに係わらずコマンドデコーダ130から出力される信号のパルス幅が1クロックサイクルとなることから、比較例のようにパルス幅の縮小を行う必要もない。図11は、第1の変形例によるアクセス制御回路20の主要部の回路構成を示すブロック図である。図11に示す変形例は、コマンドをラッチするフリップフロップ回路がコマンドデコーダ130の入力側に配置されている点において図4に示した回路と相違している。具体的には、図4に示したフリップフロップ回路141~143が削除され、その代わりに、コマンドデコーダ130の前段にフリップフロップ回路144~147第3の保持回路が配置されている。これらフリップフロップ回路144~147は、それぞれ第2のチップ選択信号CS2、ロウアドレスストローブ信号RAS1、カラムアドレスストローブ信号CAS1及びライトイネーブル信号WE1を第1のクロック信号CLK1に同期してラッチする。このような回路構成を用いても図4に示した回路と同じ効果を得ることが可能となる。図12は、第2の変形例によるアクセス制御回路20の主要部の回路構成を示すブロック図である。図12に示す変形例は、フリップフロップ回路144がANDゲート回路120の前段に配置されている点において図11に示した回路と相違している。これにより、フリップフロップ回路144~147第2の保持回路は、それぞれ第1のチップ選択信号CS1、ロウアドレスストローブ信号RAS1、カラムアドレスストローブ信号CAS1及びライトイネーブル信号WE1を第1のクロック信号CLK1に同期してラッチする。このような回路構成を用いても図4に示した回路と同じ効果を得ることが可能となる。次に、本発明の第2の実施形態について説明する。第2の実施形態による半導体装置は、tCALモードと呼ばれる動作モードを備えている。tCALモードとは、外部チップ選択信号CSBの入力タイミングと外部コマンド信号CMDの入力タイミングとの間にレイテンシを持たせることが可能な動作モードを指す。tCALモードがオフである場合第4の動作モードには、外部チップ選択信号CSBの入力タイミングと外部コマンド信号CMDの入力タイミングは同時に設定され、tCALモードがオンである場合第3の動作モードには、外部チップ選択信号CSBの入力タイミングと外部コマンド信号CMDの入力タイミングとの間に所定数のクロックサイクル分だけレイテンシが与えられる。したがって、tCALモードがオンである場合、コントローラはまず外部チップ選択信号CSBを発行し、その後、所定数のクロックサイクルだけ遅れたタイミングで外部コマンド信号CMDを発行する。これにより、コマンドレシーバ102を常時活性化させる必要が無くなり、必要な期間においてのみ活性化させることができることから、消費電流を削減することが可能となる。図13は、tCALモードを備えたアクセス制御回路20の主要部の回路構成を示すブロック図である。図13に示す回路は、第1のクロック信号CLK1に同期して第1のチップ選択信号CS1を遅延させる遅延回路200を備えている。遅延回路200は、縦続接続された複数のフリップフロップ回路201~207,209を備えており、最終段のフリップフロップ回路209のセットノードsetにはtCALモード信号CALが供給される。tCALモード信号CALは、ハイレベルであればtCALモードのオンを示し、ローレベルであればtCALモードのオフを示す。これにより、tCALモード信号CALがハイレベルtCALモードオンである場合には、遅延回路200からはフリップフロップ回路201,207,209の段数に等しいクロックサイクル分だけ遅延されたチップ選択信号CSDが出力される。これに対し、tCALモード信号CALがローレベルtCALモードオフである場合には、遅延回路200の出力はハイレベルに固定される。遅延されたチップ選択信号CSDは、ANDゲート回路120の一方の入力ノードに供給される。ANDゲート回路120の他方の入力ノードには、ORゲート回路210の出力が供給される。ORゲート回路210は、第1のチップ選択信号CS1とtCALモード信号CALを論理和合成する回路である。したがって、tCALモード信号CALがハイレベルtCALモードオンである場合には、ORゲート回路210の出力はハイレベルに固定される。図14は、図13に示す回路の動作を説明するための波形図である。図14には、遅延回路200による遅延量が5クロックサイクルに設定されている場合が示されている。この場合、外部クロック信号CKの立ち上がりエッジ2に同期して外部チップ選択信号CSBが活性化すると、図示しない回路によってレシーバイネーブル信号ENが活性化する。レシーバイネーブル信号ENはコマンドレシーバ102を活性化させる信号であり、したがってエッジ2以前の期間においてはコマンドレシーバ102が非活性化されている。そして、外部チップ選択信号CSBの活性化から5クロックサイクルが経過すると、遅延回路200からチップ選択信号CSDが出力される。一方、これに同期した立ち上がりエッジ7にて外部コマンド信号CMDが入力され、コマンドデコーダ130によってデコードされる。その結果、リード信号read0、ライト信号write0及びアクティブ信号act0が生成される。その後、レシーバイネーブル信号ENが非活性化し、コマンドレシーバ102の消費電流がカットされる。このように、tCALモードがオンである場合、外部チップ選択信号CSBが入力される前の段階ではコマンドレシーバ102が非活性化されており、外部チップ選択信号CSBが入力されてからコマンドレシーバ102が活性化されることから、コマンドレシーバ102による消費電流が削減される。但し、レシーバイネーブル信号ENが活性化してから実際にコマンドレシーバ102が外部コマンド信号CMDを受け付け可能となるまでには所定の時間が必要である。同様に、レシーバイネーブル信号ENが非活性化してから実際にコマンドレシーバ102が外部コマンド信号CMDを受け付け不可となるまでには所定の時間が必要である。このことは、特定のタイミングにおいてのみ外部コマンド信号CMDを受け付けることは不可能であることを意味し、その前後のタイミングにおいても外部コマンド信号CMDは受け付けられてしまう。図14に示す例では、外部クロック信号CKの立ち上がりエッジ7に同期して外部コマンド信号CMDが入力されているが、もし誤って立ち上がりエッジ6や8に同期して外部コマンド信号CMDが入力された場合であっても、これらのコマンドはコマンドレシーバ102によって受け付けられてしまう。しかしながら、コマンドデコーダ130は遅延されたチップ選択信号CSDが出力されるタイミングにおいてのみ活性化されるため、誤って受け付けられたコマンドは無効化される。図15は、tCALモードとギアダウンモードの両方を備えたアクセス制御回路20の主要部の回路構成を示すブロック図である。図15に示す回路は、図4に示した回路に遅延回路200a及びORゲート回路210,220が追加された構成を有している。その他の構成は図4に示した回路と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。遅延回路200aは、図13に示した遅延回路200にANDゲート回路208第2の論理回路が追加された構成を有している。ANDゲート回路208は最後から2段目のフリップフロップ回路207と最終段のフリップフロップ回路209との間に挿入されており、もう一方の入力ノードには第2のクロック信号CLK2の反転信号が供給されている。また、フリップフロップ回路207のセットノードsetにはtCALモード信号CALが供給され、フリップフロップ回路209のセットノードsetにはORゲート回路220の出力が供給されている。ORゲート回路220は、tCALモード信号CALとギアダウン信号GDとを論理和合成する回路である。図15に示す回路は、tCALモードとギアダウンモードの両方を備えていることから、合計で4つの動作モードを有している。以下、各動作モードについて波形図を用いて説明する。図16は、tCALモードがオフ、ギアダウンモードがオフである場合の動作を説明するための動作波形図である。tCALモードがオフ、ギアダウンモードがオフである場合は、tCALモード信号CAL及びギアダウン信号GDがいずれもローレベルとなる。この場合、遅延回路200aの最終段であるフリップフロップ回路209がセットされるため、チップ選択信号CSDはハイレベルに固定される。このため、第2のチップ選択信号CS2の波形は、第1のチップ選択信号CS1の波形と一致する。その結果、図4に示した回路においてギアダウン信号GDがローレベルである場合と同じ動作が行われることになる図7参照。図17は、tCALモードがオフ、ギアダウンモードがオンである場合の動作を説明するための動作波形図である。tCALモードがオフ、ギアダウンモードがオンである場合は、tCALモード信号CALがローレベルとなり、ギアダウン信号GDがハイレベルとなる。この場合、遅延回路200aに含まれるフリップフロップ回路207がセットされるため、フリップフロップ回路207の出力であるチップ選択信号CSDa第3のチップ選択信号はハイレベルに固定される。一方、分周回路110によって分周された第2のクロック信号CLK2がANDゲート回路208に入力されるため、遅延回路200から出力されるチップ選択信号CSDは、第1のクロック信号CLK1の立ち下がりエッジに同期して反転することになる。このようにして生成されるチップ選択信号CSDはANDゲート回路120に供給されるため、図4に示した回路においてギアダウン信号GDがハイレベルである場合と同じ動作が行われることになる図8参照。図18は、tCALモードがオン、ギアダウンモードがオフである場合の動作を説明するための動作波形図である。tCALモードがオン、ギアダウンモードがオフである場合は、tCALモード信号CALがハイレベルとなり、ギアダウン信号GDがローレベルとなる。この場合、ORゲート回路210の出力はハイレベルに固定される。一方、第2のクロック信号CLK2もハイレベルに固定されるため、遅延回路200aは入力された第1のチップ選択信号CS1をフリップフロップ回路の段数分だけ遅延させてチップ選択信号CSDとして出力する。これにより、コマンドデコーダ130はチップ選択信号CSDに同期して活性化されるので、当該タイミングで入力された第1のコマンド信号CMD1がデコードされる。図18に示す例では、遅延回路200を構成するフリップフロップ回路の段数が6段である場合が示されており、外部チップ選択信号CSBが入力されるエッジ2から6クロックサイクル遅れたエッジ8にて入力された外部コマンド信号CMDが有効となる。図19は、tCALモードがオン、ギアダウンモードがオンである場合の動作を説明するための動作波形図である。tCALモードがオン、ギアダウンモードがオンである場合は、tCALモード信号CAL及びギアダウン信号GDがいずれもハイレベルとなる。この場合、第2のクロック信号CLK2が第1のクロック信号CLK1の立ち下がりエッジに同期して反転するため、1クロックサイクルを超える第1のチップ選択信号CS1のパルス幅は、ANDゲート回路208によって1クロックサイクルのパルス幅に縮小される。その結果、遅延回路200aから出力されるチップ選択信号CSDの波形は、図18に示したチップ選択信号CSDの波形と一致し、図18に示す例と同様の動作を行うことが可能となる。このように、本実施形態よれば、外部チップ選択信号CSBの入力タイミングと外部コマンド信号CMDの入力タイミングとの間にレイテンシを持たせることができるので、コマンドレシーバ102による消費電流を削減することが可能となる。しかも、図15に示したように、ギアダウンモードを制御する回路とのマージが可能であることから、tCALモードとギアダウンモードの両方を備えた場合であっても、回路構成がさほど複雑化することもない。尚、図15の第1の保持回路コマンドデコーダ130とコントロールロジック150間に配置されるフリップフロップ回路に代えて、図12の第2の保持回路フリップフロップ回路144~147または図11の第3の保持回路フリップフロップ回路144~147を適用しても良い。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本願の技術思想は、揮発性または不揮発性のメモリを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、上記実施形態にて開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本発明は下記の特徴をも有しているため、付記として示しておく。[付記1]半導体装置を制御する同期信号である第1のクロック信号に同期して前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第1のチップ選択信号を遅延させることにより第2のチップ選択信号を生成する遅延回路と、前記半導体装置の動作モードを定義する第1のコマンド信号に基づいて第2のコマンド信号を生成するコマンド生成回路と、を備え、前記コマンド生成回路は、第3の動作モードにおいては前記第2のチップ選択信号に基づいて活性化され、第4の動作モードにおいては前記第1のチップ選択信号に基づいて活性化される、ことを特徴とする半導体装置。[付記2]更に、前記第1及び第2のチップ選択信号が供給され、前記第1及び第2のチップ選択信号のいずれか一つを、前記コマンド生成回路に供給する論理回路を備える、ことを特徴とする付記1に記載の半導体装置。[付記3]前記コマンド生成回路の動作モードが設定されるモードレジスタをさらに備える、ことを特徴とする付記1又は2に記載の半導体装置。[付記4]前記コマンド生成回路は、前記第1のコマンド信号をデコードすることによって前記第2のコマンド信号を生成する、ことを特徴とする付記1乃至3のいずれか一項に記載の半導体装置。[付記5]前記第1のクロック信号を分周することによって第2のクロック信号を生成する分周回路をさらに備え、前記遅延回路は、前記第3の動作モードにおいて第1の動作モードが選択されている場合には、前記第2のクロック信号に同期して前記第2のチップ選択信号を生成し、前記第3の動作モードにおいて第2の動作モードが選択されている場合には、前記第1のクロック信号に同期して前記第2のチップ選択信号を生成する、ことを特徴とする付記1乃至4のいずれか一項に記載の半導体装置。[付記6]前記第1のクロック信号に同期して前記第2のコマンド信号を保持する第1の保持回路をさらに備える、ことを特徴とする付記5に記載の半導体装置。[付記7]前記第1のクロック信号に同期して前記第1のコマンド信号及び第1のチップ選択信号を保持する第2の保持回路をさらに備える、ことを特徴とする付記5に記載の半導体装置。[付記8]前記第1のクロック信号に同期して前記第1のコマンド信号及び第2のチップ選択信号を保持する第3の保持回路をさらに備える、ことを特徴とする付記5に記載の半導体装置。[付記9]外部から供給される外部クロック信号を受けて前記第1のクロック信号を出力するクロックレシーバと、外部から供給される外部チップ選択信号を受けて前記第1のチップ選択信号を出力するチップ選択レシーバと、外部から供給される外部コマンド信号を受けて前記第1のコマンド信号を出力するコマンドレシーバと、をさらに備える、ことを特徴とする付記3乃至8のいずれか一項に記載の半導体装置。[付記10]第3の動作モードが選択されている場合には、半導体装置を制御する同期信号である第1のクロック信号に同期して前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第1のチップ選択信号を遅延させた第2のチップ選択信号を生成し、前記第2のチップ選択信号の活性化に応答してコマンド生成回路を活性化させ、第4の動作モードが選択されている場合には、前記第1のクロック信号に関わらず前記第1のチップ選択信号の活性化に応答して前記コマンド生成回路を活性化させ、前記第1及び第2の動作モードにおいて、活性化された前記コマンド生成回路に前記半導体装置の動作モードを定義する第1のコマンド信号を供給することによって第2のコマンド信号を生成する、ことを特徴とする半導体装置の制御方法。[付記11]外部から供給される外部クロック信号を受けて前記第1のクロック信号を生成し、外部から供給される外部チップ選択信号を受けて前記第1のチップ選択信号を生成し、外部から供給される外部コマンド信号を受けて前記第1のコマンド信号を生成する、ことを特徴とする付記10に記載の半導体装置の制御方法。[付記12]第1の動作モードが選択されている場合には、第1のクロック信号よりも周波数の低い第2のクロック信号を生成し、前記第2のクロック信号に同期して前記コマンド生成回路を活性化させ、第2の動作モードが選択されている場合には、前記第1のクロック信号に同期して前記コマンド生成回路を活性化させる、ことを特徴とする付記10又は11に記載の半導体装置の制御方法。[付記13]前記半導体装置に備えられたモードレジスタの設定値を変更することによって、前記第3及び第4の動作モードのいずれか一つを選択する、ことを特徴とする付記10乃至12のいずれか一項に記載の半導体装置の制御方法。[付記14]前記半導体装置に備えられたモードレジスタの設定値を変更することによって、前記第1及び第2の動作モードのいずれか一つを選択する、ことを特徴とする付記12に記載の半導体装置の制御方法。[付記15]付記9に記載の半導体装置と、前記半導体装置に前記外部クロック信号、前記外部チップ選択信号及び前記外部コマンド信号を供給するコントローラと、を備えることを特徴とする情報処理システム。[付記16]前記コントローラは、前記半導体装置を前記第1及び第2の動作モードのいずれかに設定する、ことを特徴とする付記15に記載の情報処理システム。[付記17]前記コントローラは、前記半導体装置を前記第3及び第4の動作モードのいずれか一つに設定する、ことを特徴とする付記15に記載の情報処理システム。"