基板の表面よりも深い位置に配置され、互いに対向する2つの側壁を有する導電膜と、前記導電膜の2つの側壁の側方に形成され、互いに同じ導電型の半導体領域である第1及び第2の通電領域と、前記導電膜を貫通して2つの前記半導体領域どうしを接続し、前記第1及び第2の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、前記導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。前記ナノワイヤは、前記基板の表面よりも深い位置に存在すると共に前記基板の表面と平行な第1の面から突出した1対の領域からなることを特徴とする請求項1に記載の半導体装置。前記導電膜は、前記1対の領域の間において前記第1の面よりも下方に窪んだ溝内に設けられると共に、前記第1の面上を前記第1と第2の通電領域を結ぶ第1の方向と交差する第2の方向に延在することを特徴とする請求項2に記載の半導体装置。前記第1の方向に延在する活性領域を有し、1つの前記第1の通電領域と、2つの前記第2の通電領域とを有し、前記第1の通電領域は第1の方向における活性領域の中央部に位置し、前記第2の通電領域は第1の方向における活性領域の両端部に位置し、前記ナノワイヤは2対、設けられ、2つのトランジスタを有し、前記第1の通電領域は、2つのトランジスタに共有されることを特徴とする請求項2又は3に記載の半導体装置。前記第1の通電領域上に設けられたビット線と、前記第2の通電領域上に設けられた容量コンタクトプラグと、前記容量コンタクトプラグに電気的に接続されたキャパシタと、を更に有することを特徴とする請求項1~4の何れか1項に記載の半導体装置。前記第1及び第2の通電領域上に設けられたコンタクトプラグを更に有することを特徴とする請求項1~4の何れか1項に記載の半導体装置。前記ナノワイヤの径は10nm以下であることを特徴とする請求項1~6の何れか1項に記載の半導体装置。第1の方向に延在する活性領域と、前記活性領域内を前記第1の方向と交差する第2の方向に延在するワード線と、前記第1の方向において前記ワード線を挟むように、前記活性領域内に設けられたソース及びドレインと、前記活性領域の表面よりも深い位置に配置されたナノワイヤであって、前記ワード線を前記第1の方向に貫通して前記ソースとドレイン間を連結すると共に前記ソース及びドレインの導電型とは逆導電型の半導体領域であるナノワイヤと、前記ワード線と前記ナノワイヤとの境界部に形成されたゲート絶縁膜と、を有することを特徴とする半導体装置。活性領域が延在する第1の方向に順に、第1の半導体領域、第2の半導体領域、及び第3の半導体領域を有する活性領域を形成する工程と、前記第2の半導体領域の一部を除去することにより、前記活性領域の表面よりも深くに位置すると共に露出した表面を有し、かつ第1と第3の半導体領域間を連結する半導体領域であるナノワイヤを形成する工程と、前記ナノワイヤの露出した表面を覆うように絶縁膜を形成する工程と、前記絶縁膜を覆うように導電膜を形成する工程と、前記第1及び第3の半導体領域内に、前記ナノワイヤとは逆導電型である第1及び第2の通電領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記ナノワイヤを形成する工程において、前記活性領域の表面よりも深くに位置すると共に前記活性領域の表面と平行な第1の面から突出した1対の領域からなるナノワイヤを形成することを特徴とする請求項9に記載の半導体装置の製造方法。前記活性領域を形成する工程において、テーパー状の側面を有すると共に素子分離領域で区画された活性領域を形成し、前記ナノワイヤを形成する工程は、前記活性領域の異方性エッチングを行い、前記活性領域内に第1の溝を形成する工程と、前記活性領域と素子分離領域の異方性エッチングを行い、前記素子分離領域の一部を除去すると共に前記第1の溝の底部を更に掘り下げる工程と、前記素子分離領域の異方性エッチングを行い、前記第1の溝の側壁とテーパー状の側面の間の半導体領域をナノワイヤとして露出させる工程と、を有し、前記第1の面は、前記素子分離領域の上面であることを特徴とする請求項10に記載の半導体装置の製造方法。前記導電膜を形成する工程において、前記1対の領域の間において前記第1の面よりも下方に窪むと共に、前記第1の面上を前記第1の方向と交差する第2の方向に延在する導電膜を形成することを特徴とする請求項10又は11に記載の半導体装置の製造方法。前記第1の通電領域上にビット線を形成する工程と、前記第2の通電領域上に容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグに電気的に接続されるようにキャパシタを形成する工程と、を更に有することを特徴とする請求項9~12の何れか1項に記載の半導体装置の製造方法。前記第1及び第2の通電領域上にコンタクトプラグを形成する工程を更に有することを特徴とする請求項9~12の何れか1項に記載の半導体装置の製造方法。前記ナノワイヤの径は10nm以下であることを特徴とする請求項9~14の何れか1項に記載の半導体装置の製造方法。しかしながら、上記特許文献1、2のような構造のトランジスタを本発明者が検討したところ、以下の課題を有することが明らかになった。即ち、特許文献1、2のようにナノワイヤチャネルとソース/ドレイン電極とが略同一平面に配置された構造ではチャネルとソース/ドレイン接続部との配置位置が近く、接合電界の影響によりホットキャリアの生成やオフリーク電流の増大などを引き起こすことが分かった。通常、電界効果トランジスタでは、チャネルへの同通経路例えばソース/ドレイン拡散層に対して、導電部であるソース/ドレイン電極を接触させる必要がある。このような接触個所では電界が集中し、電界強度が大きくなる。チャネルの近傍に電界強度の大きい領域があることは、チャネル内でホットキャリアが生成され易くなることを意味する。そして、チャネル内で生成されたホットキャリアはゲート絶縁膜を劣化させ、閾値電圧の変動やゲートリーク電流の増加を引き起こす原因となる。また、トランジスタのオフ時にはGIDLによるオフリーク電流が増大してしまう。一実施形態は、基板の表面よりも深い位置に配置され、互いに対向する2つの側壁を有する導電膜と、前記導電膜の2つの側壁の側方に形成され、互いに同じ導電型の半導体領域である第1及び第2の通電領域と、前記導電膜を貫通して2つの前記半導体領域どうしを接続し、前記第1及び第2の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、前記導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置に関する。他の実施形態は、第1の方向に延在する活性領域と、前記活性領域内を前記第1の方向と交差する第2の方向に延在するワード線と、前記第1の方向において前記ワード線を挟むように、前記活性領域内に設けられたソース及びドレインと、前記活性領域の表面よりも深い位置に配置されたナノワイヤであって、前記ワード線を前記第1の方向に貫通して前記ソースとドレイン間を連結すると共に前記ソース及びドレインの導電型とは逆導電型の半導体領域であるナノワイヤと、前記ワード線と前記ナノワイヤとの境界部に形成されたゲート絶縁膜と、を有することを特徴とする半導体装置に関する。他の実施形態は、活性領域が延在する第1の方向に順に、第1の半導体領域、第2の半導体領域、及び第3の半導体領域を有する活性領域を形成する工程と、前記第2の半導体領域の一部を除去することにより、前記活性領域の表面よりも深くに位置すると共に露出した表面を有し、かつ第1と第3の半導体領域間を連結する半導体領域であるナノワイヤを形成する工程と、前記ナノワイヤの露出した表面を覆うように絶縁膜を形成する工程と、前記絶縁膜を覆うように導電膜を形成する工程と、前記第1及び第3の半導体領域内に、前記ナノワイヤとは逆導電型である第1及び第2の通電領域を形成する工程と、を有することを特徴とする半導体装置の製造方法に関する。通電領域表面近傍の強電界の影響がナノワイヤに及び難くなり、ホットキャリアの生成やオフリーク電流を低減できる。この結果、半導体装置を高性能化することができる。本発明の半導体装置の一実施形態では、導電膜、2つの通電領域、ナノワイヤ、及び絶縁膜を有する。導電膜は、少なくとも基板の表面よりも深い位置に配置され、互いに対向する2つの側壁の部分を有する。2つの導通領域は、導電膜の2つの側壁を結ぶ方向において、少なくとも2つの側壁の側方に形成され、互いに同じ導電型の半導体領域であり、ソース及びドレインとして機能する。ナノワイヤは、導電膜を貫通して2つの半導体領域どうしを接続し、2つの通電領域の導電型とは逆導電型の半導体領域であり、トランジスタがON状態のときには、チャネルとして機能する。すなわち、ナノワイヤは、2つの側壁の部分並びにソース及びドレインと同じ高さの位置に形成され、トランジスタがON状態のときには、ナノワイヤを通してソース及びドレイン間に電流が流れる。絶縁膜は、導電膜とナノワイヤとの境界部に形成され、ゲート絶縁膜として機能する。本発明の半導体装置の製造方法の一実施形態では、活性領域を形成する。活性領域は第1の方向に延在し、第1の方向に順に、第1の半導体領域、第2の半導体領域、及び第3の半導体領域を有する。第2の半導体領域の一部を除去することにより、ナノワイヤを形成する。ナノワイヤは、活性領域の表面よりも深くに位置すると共に露出した表面を有する。また、ナノワイヤは半導体領域であり、第1の方向に延在して第1と第3の半導体領域間を連結する。ナノワイヤの露出した表面を覆うように絶縁膜を形成する。絶縁膜を覆うように導電膜を形成する。これにより、導電膜とナノワイヤの境界部には絶縁膜が存在することとなる。第1及び第3の半導体領域内に、ナノワイヤとは逆導電型である第1及び第2の通電領域を形成する。上記半導体装置では、ナノワイヤ及びその近傍の導電膜の部分は、基板の表面よりも深い位置に形成される。すなわち、ソース/ドレイン表面のコンタクトとナノワイヤチャネルとを離し易い構造となっている。これにより、ソース/ドレインコンタクト周辺の強電界の影響がナノワイヤのチャネルに及び難くなり、ホットキャリアの生成やオフリーク電流を低減できる。結果として、ナノワイヤチャネルトランジスタを有する半導体装置を高性能化することができる。なお、導電膜とソース及びドレインが、基板の表面から基板内まで形成され、導電膜には基板の表面から基板内まで互いに対向する2つの壁面が存在する場合がある。この場合であっても、導電膜の少なくとも一部、2つの壁面の少なくとも一部、及びナノワイヤが基板の表面よりも深い位置に配置されていれば、ソース/ドレインコンタクトとナノワイヤチャネルが離れているため、本発明の効果を奏することができる。この場合、上記導電膜の2つの側壁とは、互いに対向する2つの壁面のうち、基板の表面から離れた位置に存在し、かつナノワイヤと同じ高さの位置に存在する壁面の部分を表す。以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。第1実施例本実施例は、溝型のゲート構造を有し、ON状態時にシリコンナノワイヤをチャネルとして用いる2つのトランジスタに関するものである。図1は、本実施例の半導体装置を表す図であり、図1Aは平面図、図1Bは図1AのA-A方向の断面図、図1Cは図1AのB-B方向の断面図を表す。図1に示すように、本実施例の半導体装置は、素子分離領域12に囲まれるようにして基板に活性領域が設けられている。活性領域は、上方に突出するように設けられており、活性領域の上面が基板の表面13となる。各活性領域には、その延在方向と垂直な第2の方向X2に延在する2つの溝が設けられている。溝は、1対のナノワイヤの間において素子分離領域の上面第1の面55よりも下方に窪んでいる。溝内に埋め込まれると共に、第1の面55上を第2の方向X2に延在するように導電膜ゲート電極;ワード線2が形成されている。導電膜2は、基板の表面13よりも深い位置に配置され、互いに対向する2つの側壁14を有する。活性領域の延在方向X1において、各活性領域は両端部に2つの第2の通電領域10bと、中央部に1つの第1の通電領域10a第1及び第2の通電領域はソース及びドレインに相当するが設けられている。2つの導電膜の間に位置する第1の通電領域10aは、2つのトランジスタの間で共通化されている。ソース及びドレイン10a、10bは何れも基板の表面からその内側に向かって設けられると共に、その一部は活性領域の延在方向X1に関して各導電膜2の2つの側壁14の側方に形成され、互いに同じ導電型の半導体領域を構成する。各ソース及びドレイン10a及び10b上にはコンタクトプラグ4が設けられている。基板の表面13よりも深い位置に形成され、活性領域の延在方向X1に延在するようにナノワイヤ9が設けられている。ナノワイヤ9は、各活性領域につき2対、それぞれが第1の面55から上方に突出するように設けられている。ナノワイヤ9は導電膜2を貫通して、2つの半導体領域ソース及びドレイン10aと10bを接続し、2つの通電領域ソース及びドレインの導電型とは逆導電型の半導体領域を構成する。ゲート電極によるチャネル電位の制御性を良好にすると共に、オフリーク電流を低減できるため、ナノワイヤ9の径は10nm以下であることが好ましい。ナノワイヤ9と導電膜2の境界部には、ナノワイヤ9の表面を覆うように絶縁膜ゲート絶縁膜30が形成されている。上記の導電膜2、2つの通電領域10a、10b、ナノワイヤ9、及び絶縁膜30とからトランジスタが構成される。すなわち、導電膜2に所定の電圧を印加してトランジスタがON状態になると、ナノワイヤ9内にチャネルが誘起され、ソースからドレインまでキャリアが移動することによってドレイン電流が流れる。図1は、2つのトランジスタを表しており、真ん中の第1の通電領域10aは、2つのトランジスタに共有されている。図1の半導体装置では、チャネルはナノワイヤ構造であり、ゲート電極がその周囲に配置されることで、ゲート電極によるチャネル電位の制御性が良好となる。これにより、チャネルを介したオフリーク電流を低減できる。ゲート電極内には、シリコン基板の表面よりも深い位置を貫通するようにナノワイヤが配置されている。即ち、コンタクトプラグとソース及びドレインとの接触部からナノワイヤチャネルを離し易い構造となっている。これにより、ソース及びドレインコンタクト周辺の強電界の影響がナノワイヤチャネルに及び難くなる。上記の効果として、チャネルをドリフトするキャリアに対しての、ソース及びドレインコンタクト周辺の強電界の影響が低減される。従って、チャネル内でのホットキャリア化が低減され、ゲート絶縁膜の破壊やゲート絶縁膜中への固定電荷の生成などを低減できる。これにより、閾値電圧の変動やゲートリーク電流を低減できる。上記の他の効果として、チャネルを介した接合リーク電流を低減できることから、逆バイアス時の空乏層幅を広く設計することが可能となる。以上のように、本実施例によれば、ナノワイヤチャネルトランジスタを有する半導体装置を高性能化できる。以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図2~10においてA図は平面図、B図はA図のA-A方向の断面図、C図はA図のB-B方向の断面図、D図はA図のC-C方向の断面図を表す。なお、構成要素を分かり易くするために、上層を覆う絶縁膜や中間層などを適宜、省略して示すこととする。また、図面中において、ナノワイヤと同じ高さの位置を点線で示す場合がある。図2に示すように、半導体基板上にパッド酸化膜21及び窒化シリコン膜22を形成した後、公知のフォトリソグラフィー法とドライエッチング法により、窒化シリコン膜22をパターニングしてハードマスクを形成する。ハードマスク22を用いたドライエッチングにより、半導体基板内にフィン23aを形成する。半導体基板の表面を熱酸化することにより、酸化シリコン膜20を形成する。図3に示すように、酸化シリコン膜20をエッチバックした後、ハードマスク22及び酸化シリコン膜20をマスクに用いたドライエッチングにより、半導体基板を更に掘り下げて、フィン23bを形成する。図4に示すように、ハードマスク22及び酸化シリコン膜20をマスクに用いたウェットエッチングにより、フィンの底部の側面を後退させる。これにより、上部の幅が大きく、下部の幅が小さいフィン23cが形成される。なお、フォン23cの上部の側面56はテーパー状を有しており、活性領域の表面ではフィン23cの幅及び断面積は小さく、深い位置になるほどフィン23c上部の幅及び断面積は大きくなる。次に、半導体基板を熱酸化することにより、酸化シリコン膜15を形成した後、半導体基板上の全面に、SODSiliconOnDielectric膜を形成した後、HDP-CVD法により酸化シリコン膜以下では、SOD膜と、HDP-CVD法により酸化シリコン膜をまとめて符号24で示すを形成する。窒化シリコン膜22をストッパに用いたCMP処理により、酸化シリコン膜24を平坦化する。図5に示すように、ウェットエッチングにより、フィン23c上の酸化シリコン膜15の一部を除去した後、窒化シリコン膜22を除去する。フィン23c上の全面に窒化シリコン膜25を形成した後、公知の方法により、ラインアンドスペース形状のフォトレジストパターン26を形成する。図6に示すように、フォトレジストパターン26を用いた窒化シリコン膜25のエッチングにより、窒化シリコン膜25からなるハードマスクパターンを形成する。ハードマスクパターン25を用いたパッド酸化膜21のドライエッチングを行った後、酸化シリコン膜に対してエッチング選択比を有するように半導体基板の異方性エッチングを行う。この際、活性領域内において第1の方向X1に順に存在する第1の半導体領域10c、第2の半導体領域10d、第3の半導体領域10eのうち、第2の半導体領域10dの一部の異方性エッチングを行い、第1の半導体領域10c及び第3の半導体領域10eについてはマスクで覆い、異方性エッチングを行わない。また、図6では2つの第2の半導体領域10dの異方性エッチングを行うため、第1の方向X1において両端の半導体領域が第1の半導体領域10c、中央の半導体領域が第3の半導体領域10eに相当する。これにより、フィン23cの上部に第1の溝27aを形成する。図7に示すように、ハードマスクパターン25を用いて酸化シリコン膜24と半導体基板がほぼ同じエッチングレートなるように異方性ドライエッチングを行い、フィン23cの第1の溝の部分27aの底部を更に掘り下げて、第1の溝27bを形成する。図8に示すように、ハードマスクパターン25を用いて、酸化シリコン膜24を半導体基板に対してエッチング選択比がとれる条件で、酸化シリコン膜24のドライエッチング異方性ドライエッチングを行う。これにより、テーパー状の側面56と第1の溝27bの内壁の間の半導体領域をナノワイヤとして露出させる。最終的に、フィン23cの両側に設けられると共に酸化シリコン膜24の第1の面55上に突出したシリコンナノワイヤ9が完成する。図9に示すように、ハードマスクパターン25を除去した後、熱酸化を行うことにより、シリコンナノワイヤの表面に酸化シリコン膜ゲート絶縁膜30を形成する。図10に示すように、酸化シリコン膜上に順に、DOPOSDopedPolysilicon膜8、タングステンシリサイド膜7、窒化タングステン膜及びタングステン膜6、窒化シリコン膜5を形成する。公知の方法により、窒化シリコン膜5をパターニングしてハードマスクパターンを形成する。ハードマスクパターン5を用いて、タングステン膜及び窒化タングステン膜6、タングステンシリサイド膜7、及びDOPOS膜8のドライエッチングを行い、DOPOS膜、タングステンシリサイド膜、窒化タングステン膜及びタングステン膜からなるゲート電極導電膜を形成する。全面に窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極の側壁上にサイドウォール膜29を形成する。窒化シリコン膜5及びサイドウォール膜29をマスクに用いて、半導体基板内に不純物をイオン注入することにより、ソース及びドレイン第1及び第2の通電領域10a及び10bを形成する。全面に酸化シリコン膜11を形成した後、酸化シリコン膜11内にソース及びドレイン10a及び10bを露出させるように、コンタクトホールを形成する。コンタクトホール内に導電材料を埋め込んだ後、平坦化を行うことでコンタクトプラグ4を形成する。これにより、本実施例の半導体装置が完成する。第2実施例本実施例は、ON状態時にシリコンナノワイヤをチャネルとして用いるトランジスタを、6F2型DRAMのセルトランジスタに適用した例に関するものである。本実施例のトランジスタの基本的構成は第1実施例と同様であるので、その説明は省略し、半導体基板の表面よりも上部の構造を中心に説明する。ソース又はドレイン10aの上にはビット線35、ソース又はドレイン10bの上には容量コンタクトプラグ34が形成されている。ビット線35は、それぞれポリシリコン膜51、タングステンシリサイド膜52、窒化タングステン膜及びタングステン膜53から構成される。また、ビット線35上には更に、窒化シリコン膜44が設けられている。容量コンタクトプラグ34は、DOPOS膜41、Coシリサイドなどのシリサイド膜42、及びタングステン膜43から構成されている。容量コンタクトプラグ34は、コンタクトパッド39を介してキャパシタCpに接続されている。キャパシタCpは、下部電極31、容量絶縁膜32、及び上部電極33a及び33bから構成されている。1つのトランジスタ、キャパシタから1つのメモリセルが形成される。図11では、2つのメモリセルを表す。本実施例の半導体装置は、第1実施例と同様の効果に加えて、ナノワイヤチャネルトランジスタによればオフリーク電流を低減できるため、DRAMの選択トランジスタとして適用することで、データ保持特性を向上できる。以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図12~17においてA図は平面図、B図はA図のA-A方向の断面図、C図はA図のB-B方向の断面図、D図はA図のC-C方向の断面図を表す。図18において、A図及びB図はそれぞれ、図12~17のB図及びC図に対応する断面図である。なお、構成要素を分かり易くするために、上層を覆う絶縁膜や中間層などを適宜、省略して示すこととする。また、図面中において、ナノワイヤと同じ高さの位置を点線で示す場合がある。第1実施例の図2~8の工程を実施する。ただし、本実施例では、図4の工程までに、半導体基板内のソース及びドレイン第1及び第2の通電領域を形成する予定の領域に不純物を注入する。この際、熱処理後の不純物がナノワイヤを形成する予定の領域にまで拡散しないように条件を設定する。図12に示すように、熱酸化により酸化シリコン膜ゲート絶縁膜30を形成する。図13に示すように、全面に窒化チタン膜36、窒化タングステン膜及びタングステン膜28を形成した後、エッチバックを行うことにより、第1の溝の内部にまでこれらの膜を後退させる。エッチバック後の窒化チタン膜36、窒化タングステン膜及びタングステン膜28は導電膜ゲート電極;ワード線を構成する。図14に示すように、全面に窒化シリコン膜及び酸窒化シリコン膜37を形成した後、SOD膜38を形成する。図15に示すように、ウェットエッチングにより、SOD膜38と、窒化シリコン膜及び酸窒化シリコン膜37、窒化シリコン膜25、及びパッド酸化膜21の一部を除去した後、LP-TEOS等の酸化シリコン膜40を形成する。公知のリソグラフィー法とドライエッチングにより、ソース又はドレイン10aを露出させるように開口を形成する。半導体基板上の全面にポリシリコン膜51、タングステンシリサイド膜52、窒化タングステン膜及びタングステン膜53を、この順に形成する。更に、窒化タングステン膜及びタングステン膜53上に窒化シリコン膜44を形成する。図16に示すように、窒化シリコン膜44上にフォトレジストパターン図示していないを形成した後、これを用いて窒化シリコン膜44をパターニングしてハードマスクパターンを形成する。フォトレジストパターンを除去した後、ハードマスクパターン44を用いて、窒化タングステン膜及びタングステン膜53、タングステンシリサイド膜52、ポリシリコン膜51をエッチングしてビット線34を形成する。次に、全面に窒化シリコン膜45、窒化シリコン膜及び酸窒化シリコン膜46、SOD膜47を形成した後、窒化シリコン膜及び酸窒化シリコン膜46をストッパに用いたCMP処理によりSOD膜47を平坦化する。全面にキャップTEOS膜48を形成する。図17に示すように、キャップTEOS膜48、SOD膜47、窒化シリコン膜及び酸窒化シリコン膜46、及び窒化シリコン膜45内に、ソース又はドレイン10bを露出させるようにコンタクトホールを形成する。全面に窒化シリコン膜を形成した後、エッチバックを行うことによりコンタクトホールの側壁上にサイドウォール膜50を形成する。全面にDOPOS膜41を形成した後、エッチバックを行う。Coシリサイド等のシリサイド膜42、及びタングステン膜43を形成した後、CMP処理又はエッチバックを行うことにより、これらの膜を平坦化する。これにより、容量コンタクトプラグ35を形成する。図18に示すように、容量コンタクトプラグ35上にコンタクトパッド39を形成する。全面に窒化シリコン膜54を形成した後、更に酸化シリコン膜図示していないを形成する。酸化シリコン膜及び窒化シリコン膜54内に、コンタクトパッド39を露出させるようにキャパシタホールを形成する。キャパシタホールの内壁上に、窒化チタン膜からなる下部電極31を形成した後、酸化シリコン膜を除去する。下部電極31の表面上に順に、容量絶縁膜32、窒化チタン膜33a、及びDOPOS膜33bを形成する。窒化チタン膜33a、及びDOPOS膜33bは上部電極を構成する。これにより、本実施例の半導体装置が完成する。