"基準電源電圧が供給される第1の電源線と、内部回路に接続される第2の電源線と、前記第1の電源線と前記第2の電源線との接続を制御する制御回路と、前記制御回路に接続され、前記接続を制御する制御信号を供給する制御信号線と、前記制御回路内に設けられ、前記制御信号線がその制御端子に接続されるトランジスタと、前記トランジスタが形成される半導体基板と、前記半導体基板の上方の配線層に形成され、前記トランジスタの第1の端子と前記第1の電源線とを接続する第1の配線と、前記半導体基板の上方の配線層に形成され、前記トランジスタの第2の端子と前記第2の電源線とを接続する第2の配線と、前記半導体基板の上方の配線層で、かつ、前記トランジスタの制御端子の上方に配置されて、前記制御信号線と一体に形成される第3の配線と、を備えることを特徴とする電源制御装置。前記第2の配線と前記第3の配線は、同一配線層上に形成されることを特徴とする請求項1に記載の電源制御装置。前記第2の配線と前記第3の配線との距離は、前記第1の配線と前記第3の配線との距離より小さいことを特徴とする請求項1または2に記載の電源制御装置。前記第2の配線の上方に形成され、前記制御信号線に接続される第4の配線を備えることを特徴とする請求項1乃至3のいずれかに記載の電源制御装置。前記第3の配線の上方で、前記第2の電源線と一体に形成される第5の配線を備えることを特徴とする請求項1乃至4のいずれかに記載の電源制御装置。ラッシュカレントを抑えて、電源電圧の供給非供給を切り替えることができる電源制御装置を提供する。実施形態によれば、電源制御装置は、第1の電源線と、第2の電源線と、制御回路と、制御信号線と、半導体基板と、第1の配線と、第2の配線と、第3の配線と、と、を備える。第1の電源線は、基準電源電圧が供給される。第2の電源線は、内部回路に接続される。制御回路は、前記第1の電源線と前記第2の電源線との接続を制御する。制御信号線は、前記制御回路に接続され、前記接続を制御する制御信号を供給する。半導体基板は、前記トランジスタが形成される。第1の配線は、前記半導体基板の上方の配線層に形成され、前記トランジスタの第1の端子と前記第1の電源線とを接続する。第2の配線は、前記半導体基板の上方の配線層に形成され、前記トランジスタの第2の端子と前記第2の電源線とを接続する。第3の配線は、前記半導体基板の上方の配線層で、かつ、前記トランジスタの制御端子の上方に配置されて、前記制御信号線と一体に形成される。以下、実施形態について、図面を参照しながら具体的に説明する。第1の実施形態図1は、第1の実施形態に係る電源制御装置200を含む半導体集積回路100の概略ブロック図である。半導体集積回路100は、内部回路150と、電源制御装置200とを備えている。電源制御装置200は制御信号PEPowerEnableに応じて内部回路150に電源を供給するか否かを切り替えるものである。電源制御装置200は、入力電源線第1の電源線1と、1または複数のPMOSPtypeMetalOxideSemiconductorトランジスタ2と、出力電源線第2の電源線3と、制御信号線4と、バッファ5と、容量C0と、各素子および電源線を接続する配線とを有する。入力電源線1には、半導体集積回路100の外部に設けられる電源装置不図示から電源電圧VDDが供給される。各トランジスタ2のソース第1の端子は入力電源線1に、ゲート制御端子は制御信号線4に、ドレイン第2の端子は出力電源線3にそれぞれ接続される。出力電源線3は内部回路150の電源端子に接続されている。トランジスタ2、バッファ5および容量C0は制御回路10を構成し、入力電源線1と出力電源線2との接続を制御する。トランジスタ2のゲートには、制御信号線4から供給される制御信号PEが入力される。制御信号PEがロウであれば、トランジスタ2はオンし、そのソースドレイン間が導通する。これにより、入力電源線1から出力電源線3へ電源電圧VDDが供給され、さらに、出力電源線3から内部回路150へ電源電圧VDDが供給され、内部回路150が動作する。一方、制御信号PEがハイであれば、トランジスタ2はオフし、そのソースドレイン間は遮断する。これにより、入力電源線1から出力電源線3への電源電圧VDDの供給が遮断され、内部回路150は動作しなくなり、半導体集積回路100の消費電力を低減できる。バッファ5は、入力制御信号PE0を駆動して、制御信号PEを生成する。バッファ5の駆動力は、トランジスタ2の数や後述する合成容量Ctを考慮し、トランジスタ2にゲートリーク電流が流れる場合であっても、確実にトランジスタ2がオンするよう設計される。また、容量C0は制御信号線4と出力電源線3との間に接続され、制御信号PEが急激に変化して大きなラッシュカレントが流れるのを抑制する。図2は、電源制御装置200のレイアウトの一例を示す図であり、図3は図2のAA’断面図である。なお、図2ではバッファ5を省略している。ゲートG、ドレイン領域Dおよびソース領域Sを含むトランジスタ2はシリコン等の半導体基板上10に形成される。制御信号線4は第1配線層METAL1に形成される。入力電源線1および出力電源線3は、第1配線層のさらに上方の配線層に設けられた第2配線層METAL2に形成される。そして、電源制御装置200は第1~第3の配線W3を有する。第1配線は第1配線層に形成され、トランジスタ2のソース領域Sと入力電源線1とを、コンタクトC1およびビアV1を介して接続する。第2の配線W2は第1配線層に形成され、トランジスタ2のドレイン領域Dと出力電源線3とを、ビアV2およびコンタクトC2を介して接続する。また、トランジスタ2のゲートGと制御信号線4はコンタクトC3を介して接続されている。さらに、本実施形態の特徴の1つとして、第3の配線W3は、トランジスタ2のゲートGの上方で、制御信号線4と一体に第1配線層に形成される。半導体基板10と第1配線層との間や、第1配線層と第2配線層との間には、SiO2等の層間絶縁膜不図示が形成される。そのため、第3の配線W3と第2の配線W2との間に容量Cdが、第3の配線W3と第1の配線W1との間に容量Csがそれぞれ形成される。したがって、第3の配線W3と接続される制御信号線4と、第2の配線W2と接続される出力電源線3との間には、合成容量Ct=容量C0容量Cdが形成される。すなわち、容量C0より大きな合成容量Ctが形成される。次に、電源制御装置200の動作を説明する。図4aは、電源制御装置200の各部の電圧波形図であり、同bは、入力電源線1からトランジスタ2を介して出力電源線3に流れる電流を示す図である。時刻t0以前では、制御信号PEがハイであり、出力電源線3には電源電圧VDDが供給されていない。そして、時刻t0で、内部回路150に対する電源電圧VDDの供給を開始すべく、制御信号PEの電圧がハイから低下し始めたとする。時刻t1で、制御信号PEの電圧がトランジスタ2の閾値電圧より低くなると、トランジスタ2は徐々にオンし、入力電源線1から出力電源線3へ電流が流れる。その結果、出力電源線3の電圧が上昇する。出力電源線3は合成容量Ctの一端に接続されている。そのため、出力電源線3の電圧上昇に伴い、合成容量Ctの他端に接続される制御信号PEの電圧の低下は緩やかになる。したがって、トランジスタ2はすぐには完全なオン状態とはならず、徐々にオンする。よって、図4bに示すように、時刻t1付近で大きなラッシュカレントが流れることはない。出力電源線3の電圧は徐々に上昇し、時刻t2付近でほぼ電源電圧VDDに達すると、制御信号PEの電圧も低下し、やがて時刻t3でロウに達する。これにより、トランジスタ2が完全にオンし、入力電源線1から出力電源線3に電源電圧VDDが安定的に供給され、内部回路150が動作する。時刻t0~t1,t1~t2,t2~t3の各期間における制御信号PEの変化は、合成容量Ctの大きさに依存する。すなわち、合成容量Ctが大きいほど制御信号PEの変化は緩やかになり、結果として、内部回路150に対する電源電圧VDDの供給を開始する際のラッシュカレントを抑制できる。本実施形態では、容量Cdが、第3の配線W3と第2の配線W2間に、これらと同じ第1配線層に形成されるため、容量C0が小さくても合成容量Ctを大きくすることができる。また、容量Cdのみで十分にラッシュカレントを抑制できる場合は、容量C0を設けなくてもよい。これにより回路面積を節約できる。なお、図2および図3では、第2の配線W2と第3の配線W3との距離と、第1の配線W1と第3の配線W3との距離が等しい例を示しているが、デザインルール上許容されるのであれば、第3の配線W3を第2の配線W2に近づけてもよい。これにより容量Cdをさらに大きくできる。このように、第1の実施形態では、第3の配線W3が、トランジスタ2のゲートの上方で、制御信号線4と一体に形成されるので、制御信号線4と出力電源線3との間に容量Cdが形成される。したがって、制御信号PEの変化が緩やかになり、ラッシュカレントを抑制できる。しかも、第3配線はトランジスタ2の上方に形成されるため、回路面積を節約できる。第2の実施形態上述した第1の実施形態は、第1および第2の配線W1,W2と同一配線層上に第3の配線W3を設けて、制御信号線4と出力電源線3との間に容量Cdを形成するものであった。これに対し、第2の実施形態は、これらの配線層より上の配線層にも配線を設け、さらに合成容量Ctを大きくするものである。図5は、電源制御装置201のレイアウトの一例を示す図であり、図6は図5のBB’断面図である。図5および図6では、図2および図3とそれぞれ共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。本実施形態の電源制御装置201は、第1~第3の配線W1~W3に加え、第4~第6の配線W4~W6を有する。第4の配線W4は、第2の配線W2の上方の第2配線層に形成され、ビアV4を介して制御信号線4に接続される。第5の配線W5は、第3の配線W3の上方で、出力電源線3と一体に形成される。第6の配線W6は、第1の配線W1の上方の第2配線層に形成され、ビアV6を介して制御信号線4に接続される。上述のように、第2の配線W2および第5の配線W5は出力電源線3に接続され、第3の配線W3、第4の配線W4および第6の配線W6は制御信号線4に接続される。その結果、図6に示すように、容量Cdに加え、第4の配線W4と第2の配線W2との間に容量Cd1が、第4の配線W4と第5の配線W5との間に容量Cd2が、第5の配線W5と第6の配線W6との間に容量Cd3が、第3の配線W3と第5の配線W5との間に容量Cd4それぞれ形成される。その結果、合成容量Ct=C0CdCd1Cd2Cd3Cd4となり、合成容量がさらに大きくなる。このように、第2の実施形態では、第4~第6の配線W4~W6を、第1~第3の配線W1~W3の上方に形成するため、合成容量Ctをより大きくでき、結果として、ラッシュカレントをさらに抑制できる。また、容量C0をさらに小さく形成することもできる。なお、図5および図6では、第4の配線W4のみを形成してもよいし、第5の配線W5のみを形成してもよいし、第5および第6の配線W5,W6のみを形成してもよい。これらの場合でも、第1の実施形態より合成容量Ctを大きくすることができる。また、第4~第6配線より上の配線層上に配線を設けて、合成容量Ctをさらに大きくしてもよい。また、各実施形態では、電源電圧基準電源電圧と内部回路150との間に電源制御装置200,201を設ける例を示したが、接地電圧基準電源電圧と内部回路150との間に電源制御装置200,201を設けてもよい。この場合、PMOSトランジスタ2ではなくNMOSトランジスタを用いるが、基本的な動作原理は同様である。さらに、図2や図5等に示す配線の配置でなくても、制御信号線4と出力電源線3との間に容量が形成されるように、1または複数の配線容量配線を形成してもよい。なお、請求項5に記載の電源制御装置において、前記第1の配線の上方に形成され、前記制御信号線に接続される第6の配線を備えてもよい。また、請求項1に記載の電源制御装置において、入力制御信号を駆動して前記制御信号を生成するバッファを備えていてもよい。また、電源制御装置は、基準電源電圧が供給される第1の電源線と、内部回路に接続される第2の電源線と、前記第1の電源線から前記第2の電源線へ前記基準電源電圧を供給するか否かを示す制御信号を供給する制御信号線と、前記制御信号線が制御端子と接続され、前記第1の電源線が入力端子に接続され、前記第2の電源線が出力端子に接続されるトランジスタと、前記制御信号線と、前記第2の電源線と、の間に容量が形成されるように形成される1または複数の容量配線と、を備えていてもよい。さらに、半導体集積回路は、内部回路と、前記内部回路に基準電源電圧を供給するか否かを制御する電源制御装置と、を備え、前記電源制御装置は、準電源電圧が供給される第1の電源線と、内部回路に接続される第2の電源線と、前記第1の電源線から前記第2の電源線へ前記基準電源電圧を供給するか否かを示す制御信号を供給する制御信号線と、前記制御信号線が制御端子と接続されるトランジスタと、前記トランジスタの入力端子と前記第1の電源線とを接続する第1の配線と、前記トランジスタの出力端子と前記第2の電源線とを接続する第2の配線と、前記トランジスタの制御端子の上方で、前記制御信号線と一体に形成される第3の配線と、を有してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"