"基板の上に、上部面及び下部面を有する犠牲膜、前記犠牲膜の上部面に直接接触する第1の鋳型膜、及び前記犠牲膜の下部面に直接接触する第2の鋳型膜の複合体を含む絶縁膜を形成する段階と、前記絶縁膜を貫通して延長され、前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜の内側壁を露出させる開口部を形成する段階と、前記開口部の側壁を覆う絶縁性保護膜を形成する段階と、前記開口部内で前記絶縁性保護膜の内側壁を覆う第1の半導体膜を形成する段階と、前記第1の鋳型膜及び前記第2の鋳型膜の間で前記犠牲膜の少なくとも一部を選択的に蝕刻して前記絶縁性保護膜の外側壁を露出させるリセスを形成する段階と、前記絶縁性保護膜の露出された外側壁を選択的に蝕刻して前記第1の半導体膜の一部を露出させる段階と、前記リセス内部の前記第1の半導体膜の露出された部分を覆うゲート誘電膜を形成する段階と、前記ゲート誘電膜の上にゲート電極を形成する段階と、を含む不揮発性メモリー装置の製造方法。前記ゲート誘電膜を形成する段階は、前記リセス内部の前記第1の半導体膜の露出された部分の上に、トンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜の複合体を形成する段階を含む請求項1に記載の不揮発性メモリー装置の製造方法。前記ゲート誘電膜を形成する段階は、前記リセス内部の前記第1の半導体膜の露出された部分、及び前記リセス内部の前記第1の鋳型膜及び前記第2の鋳型膜の露出された部分を前記トンネル絶縁膜で薄く覆う段階を含む請求項2に記載の不揮発性メモリー装置の製造方法。前記第1の半導体膜を形成した後、埋め込み絶縁膜で前記開口部を満たす段階をさらに含む請求項1に記載の不揮発性メモリー装置の製造方法。前記開口部を形成する前に、前記第1の鋳型膜の上にキャッピングマスクパターンを形成する段階をさらに含み、前記開口部を形成する段階は、前記キャッピングマスクパターンを蝕刻マスクとして使用して前記絶縁膜を選択的に蝕刻する段階を含み、前記開口部は前記絶縁膜を貫通して前記基板内にリセスホールを形成するように形成される請求項1に記載の不揮発性メモリー装置の製造方法。基板の上に、交互に積層された複数の犠牲膜、及び絶縁性の複数の鋳型膜を含む垂直積層体を形成する段階と、前記垂直積層体を選択的に蝕刻して、前記垂直積層体を貫通し、基板を露出させながら前記複数の鋳型膜の内側壁に比べて前記複数の犠牲膜の内側壁をリセスさせる開口部を形成する段階と、前記複数の犠牲膜のリセスされた内側壁、及び前記複数の鋳型膜の内側壁を絶縁性保護膜で覆う段階と、前記複数の鋳型膜の内側壁から前記絶縁性保護膜を選択的に除去して、前記複数の犠牲膜のリセスされた内側壁の上に保護スペーサーを形成する段階と、前記保護スペーサーの内側壁、前記複数の鋳型膜の内側壁、及び露出された前記基板の上に半導体活性膜を形成する段階と、前記垂直積層体から前記複数の犠牲膜の部分を選択的に除去して、前記複数の鋳型膜の間にリセスを形成し、前記リセス内で前記保護スペーサーを露出させる段階と、露出された前記保護スペーサーの上にゲート電極を形成する段階と、を含む不揮発性メモリー装置の製造方法。基板の上に、上部面及び下部面を有する犠牲膜、前記犠牲膜の上部面に直接接触する第1の鋳型膜、及び前記犠牲膜の下部面に直接接触する第2の鋳型膜の複合体を含む絶縁膜を形成する段階と、前記絶縁膜の上にキャッピングマスクパターンを形成する段階と、前記キャッピングマスクパターンを蝕刻マスクとして使用し、前記絶縁膜を貫通して前記基板内へ延長され、前記第1の鋳型膜、前記第2の鋳型膜及び前記犠牲膜の内側壁、及び前記基板内のリセスホールを露出させる開口部を形成する段階と、前記キャッピングマスクパターン内の開口部の側壁に対して、前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜の露出された内側壁をリセスさせて前記絶縁膜内の前記開口部内にアンダーカット領域を形成する段階と、前記アンダーカット領域内に位置する前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜のリセスされた側壁を絶縁性保護膜で覆う段階と、前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜のリセスされた側壁の上に位置する前記絶縁性保護膜の厚さを薄くする段階と、前記絶縁性保護膜の上に半導体膜を形成する段階と、を含む不揮発性メモリー装置の製造方法。本発明が解決しようとする技術的課題は、不揮発性メモリー装置の製造方法であって、特に半導体パターン厚さの不均一性を減らすことができる3次元半導体装置の製造方法、及び当該製造方法によって製造された3次元半導体装置を提供することにある。請求項1に係る発明によれば、不揮発性メモリー装置の製造方法は、下記1.1~1.8の段階を含む。1.1基板の上に、上部面及び下部面を有する犠牲膜、前記犠牲膜の上部面に直接接触する第1の鋳型膜、及び前記犠牲膜の下部面に直接接触する第2の鋳型膜の複合体を含む絶縁膜を形成する段階、1.2前記絶縁膜を貫通して延長され、前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜の内側壁を露出させる開口部を形成する段階、1.3前記開口部の側壁を覆う絶縁性保護膜を形成する段階、1.4前記開口部内で前記絶縁性保護膜の内側壁を覆う第1の半導体膜を形成する段階、1.5前記第1の鋳型膜及び前記第2の鋳型膜の間で前記犠牲膜の少なくとも一部を選択的に蝕刻して前記絶縁性保護膜の外側壁を露出させるリセスを形成する段階、1.6前記絶縁性保護膜の露出された外側壁を選択的に蝕刻して前記第1半導体膜の一部を露出させるリセスを形成する段階、1.7前記リセス内部の前記第1の半導体膜の露出された部分を覆うゲート誘電膜を形成する段階、1.8前記ゲート誘電膜の上にゲート電極を形成する段階。請求項2に係る発明によれば、前記ゲート誘電膜を形成する段階は、前記リセス内部の前記第1の半導体膜の露出された部分の上に、トンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜の複合体を形成する段階を含む。特に、請求項3に係る発明によれば、前記ゲート誘電膜を形成する段階は、前記リセス内部の前記第1の半導体膜の露出された部分、前記リセス内部の前記第1の鋳型膜及び前記第2の鋳型膜の露出された部分を前記トンネル絶縁膜で薄く覆う段階を含む。請求項4に係る発明によれば、前記第1の半導体膜を形成した後、埋め込み絶縁膜で前記開口部を満たす段階をさらに含む。請求項5に係る発明によれば、前記開口部を形成する前に、前記第1の鋳型膜の上にキャッピングマスクパターンを形成する段階をさらに含む。前記開口部を形成する段階は、前記キャッピングマスクパターンを蝕刻マスクとして使用して前記絶縁膜を選択的に蝕刻する段階を含み、前記開口部は前記絶縁膜を貫通して前記基板内にリセスホールを形成するように形成される。これに加えて、前記キャッピングマスクパターンを蝕刻マスクとして使用し、前記開口部内で、前記第1の鋳型膜、前記び第2の鋳型膜、及び前記犠牲膜の露出された内側壁を水平方向にリセスさせる段階をさらに含むことができる。この時、前記開口部の側壁を覆う絶縁性保護膜を形成する段階は、前記絶縁性保護膜で前記リセスホール、前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜の前記リセスされた内側壁を覆う段階を含むことができる。また、前記絶縁性保護膜の内側壁の上に前記第1の半導体膜を形成する前に、前記基板の前記リセスホールから前記絶縁性保護膜を選択的に除去する段階をさらに含むことができる。このような選択的除去は、前記リセスホールから前記絶縁性保護膜を選択的に除去する前に、前記キャッピングマスクパターンをイオン注入マスクとして使用し、前記リセスホール内に位置する前記絶縁性保護膜の一部分に蝕刻向上不純物を選択的に注入することによって達成できる。さらに、前記絶縁性保護膜の内側壁の上に前記第1の半導体膜を形成する段階は、前記リセスホール内に前記第1の半導体膜を蒸着する段階を含むことができる。加えて、前記リセスホール内に前記第1の半導体膜を蒸着した後、埋め込み絶縁膜で前記開口部を満たす段階をさらに含むことができる。請求項6に係る発明によれば、不揮発性メモリー装置の製造方法は、下記2.1~2.7の段階を含む。2.1基板の上に、交互に積層された複数の犠牲膜、及び絶縁性の複数の鋳型膜を含む垂直積層体を形成する段階、2.2前記垂直積層体を選択的に蝕刻して、前記垂直積層体を貫通し、基板を露出させながら前記複数の鋳型膜の内側壁に比べて前記複数の犠牲膜の内側壁をリセスさせる開口部を形成する段階、2.3前記複数の犠牲膜のリセスされた内側壁、及び前記複数の鋳型膜の内側壁を絶縁性保護膜に覆う段階、2.4前記複数の鋳型膜の内側壁から前記絶縁性保護膜を選択的に除去して、前記複数の犠牲膜のリセスされた内側壁の上に保護スペーサーを形成する段階、2.5前記保護スペーサーの内側壁、前記複数の鋳型膜の内側壁、及び露出された前記基板の上に半導体活性膜を形成する段階、2.6前記垂直積層体から前記複数の犠牲膜の部分を選択的に除去して、前記複数の鋳型膜の間にリセスを形成し、前記リセス内で前記保護スペーサーを露出させる段階、2.7前記露出された前記保護スペーサーの上にゲート電極を形成する段階。この場合、前記ゲート電極を形成する段階は、露出された前記保護スペーサーの上にゲート電極及びゲート誘電膜を形成する段階を含むことができる。請求項7に係る発明によれば、不揮発性メモリー装置の製造方法は下記3.1~3.7の段階を含む。3.1基板の上に、上部面及び下部面を有する犠牲膜、前記犠牲膜の上部面に直接接触する第1の鋳型膜、及び前記犠牲膜の下部面に直接接触する第2の鋳型膜の複合体を含む絶縁膜を形成する段階3.2前記絶縁膜上にキャッピングマスクパターンを形成する段階、3.3前記キャッピングマスクパターンを蝕刻マスクとして使用し、前記絶縁膜を貫通して前記基板内へ延長され、前記第1の鋳型膜、前記第2の鋳型膜及び前記犠牲膜の内側壁、及び前記基板内のリセスホールを露出させる開口部を形成する段階、3.4前記キャッピングマスクパターン内の開口部の側壁に対して、前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜の露出された内側壁をリセスさせて前記絶縁膜内の前記開口部内にアンダーカット領域を形成する段階、3.5前記アンダーカット領域内に位置する前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜のリセスされた側壁を絶縁性保護膜で覆う段階、3.6前記第1の鋳型膜、前記第2の鋳型膜、及び前記犠牲膜の前記リセスされた側壁の上に位置する前記絶縁性保護膜の厚さを薄くする段階、3.7前記絶縁性保護膜の上に半導体膜を形成する段階。この場合、前記リセスされた側壁を絶縁性保護膜に覆う段階は、前記リセスホールを前記絶縁性保護膜に覆う段階を含むことができる。また、前記絶縁性保護膜の厚さを薄くする段階は、前記リセスホール内に位置する前記絶縁性保護膜の第1の部分にドーパントを選択的に注入した後、前記第1及び第2の鋳型膜、及び前記犠牲膜の前記露出された内側壁の上に位置し、前記ドーパントを包まない前記絶縁性保護膜の第2の部分に比べて速い蝕刻速度で前記ドーパントを含む前記絶縁性保護膜の前記第1の部分を蝕刻する段階を含む。また、前記犠牲膜はゲート電極に代替され得る。この時、前記犠牲膜をゲート電極に代替する段階は、前記犠牲膜を除去して、前記第1の鋳型膜及び第2の鋳型膜の間へ延長されて前記絶縁性保護膜の一部を露出させる水平リセスを形成し、前記絶縁性保護膜の露出された部分を除去して前記半導体膜の一部を露出させ、前記半導体膜の露出された部分の上に、トンネル酸化膜及び電荷格納膜の複合体を含むゲート絶縁膜を形成した後、前記ゲート絶縁膜の上に前記ゲート電極を形成する段階を通じて達成できる。本発明の一側面によれば、蝕刻停止膜として機能する絶縁スペーサーが開口部の内壁に形成される。これにより、犠牲膜を除去する工程で半導体パターンの側壁が損傷される技術的な問題は有効に防止され得る。本発明の他の側面によれば、絶縁スペーサーが開口部の周辺のアンダーカット領域に局所的に形成される。これにより、基板又は下部構造体に形成されるリセス溝の内壁の全体が半導体パターンと直接接触する。この場合、前記半導体パターンを経由する電流経路が長くなる技術的な問題は防止され得る。前記絶縁スペーサーの局所化は、不純物濃度の空間的差異にしたがう蝕刻速度の差異を利用する方法、又は補助スペーサーを蝕刻マスクとして使用する方法等を通じて具現され得る。本発明のその他の側面によれば、前記絶縁スペーサーは半導体パターン又は補助スペーサーの下地膜underlayerとして使用される。この場合、下地膜としての前記絶縁スペーサーは、半導体パターン又は補助スペーサーの培養時間又は厚さの均一性を改善できる物性を有するように形成される。例えば、一部の実施形態として開示されるように、絶縁性スペーサーは、窒素を含有する酸化物、シリコン酸化窒化物又はシリコン窒化物であり得る。以上の本発明の目的、他の目的、特徴及び長所は、添付された図面と関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態に具体化できる。むしろ、ここで紹介される実施形態は、開示された内容が徹底して完全になり得るように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されるものである。また、本明細書である膜が他の膜、または基板の上にあると言及される場合、それは、他の膜、または基板の上に直接形成されることができ、或いはその間に第3の膜が介在され得ることを意味する。また、図面において、膜及び領域の厚さは技術的内容を効果的に説明するために誇張されたものである。また、本明細書の多様な実施形態で第1、第2、第3等の用語が多様な領域、膜等を記述するために使用されたが、これらの領域、膜がこのような用語によって限定されない。これら用語は、単に、ある所定の領域又は膜を他の領域又は膜と区別させるために使用されただけである。したがって、いずれか一実施形態で第1の膜質と言及された膜質が他の実施形態では第2の膜質と言及されることもあり得る。ここに説明され、例示される各実施形態は、その相補的な実施形態も含む。本発明の実施形態による3次元半導体装置は、セルアレイ領域、周辺回路領域、センスアンプ領域、デコーディング回路領域及び連結領域を含むことができる。セルアレイ領域には、複数のメモリーセル、及びメモリーセルへ電気的に連結するための複数のビットライン及び複数のワードラインが配置される。周辺回路領域にはメモリーセルを駆動するための回路が配置され、センスアンプ領域にはメモリーセルに格納された情報を読み出すための回路が配置される。連結領域は、セルアレイ領域とデコーディング回路領域との間に配置でき、ここにはワードラインとデコーディング回路領域とを電気的に連結する配線構造体が配置され得る。以下では、3次元半導体装置のセルアレイ領域の一部分と関連された技術的特徴が主に説明される。一方、2009年12月18日に出願された韓国特許出願番号10-2009-0126854韓国特許公開第10-2011-0070142号公報、2010年2月18日に出願された韓国特許出願番号10-2010-0014751韓国特許公開第10-2011-0094985号公報、2010年1月22日に出願された韓国特許出願番号10-2010-0006124韓国特許公開第10-2011-0086405号公報、2009年10月19日に出願された韓国特許出願番号10-2009-0099370韓国特許公開第10-2011-0042619号公報、2009年6月8日に出願された米国特許出願番号12/480、399未公開は、セルアレイ領域のみでなく周辺回路領域又は連結領域のような他の領域と関連された技術的特徴を開示している。韓国特許出願番号第10-2009-0126854、2010-0014751、2010-0006124、2009-0099370及び米国特許出願番号12/480、399に開示された内容は完全な形態でこの出願の一部として含まれる。これに加えて、韓国特許出願番号2010-0006124は、メモリー構造体を形成する段階を繰り返すことによってメモリー構造体を多層に形成する構成を開示している。本発明の技術的思想は、以下で説明されるメモリー構造体を反復的に形成することによって多層のメモリー構造体を形成する実施形態に拡張されて具現され得る。本発明の実施形態による垂直形不揮発性メモリー装置の製造方法は、不揮発性メモリーセルの3次元積層体を形成する技術を含むことができる。製造方法-第1の側面図1~図8は、本発明の技術的思想の第1の側面aspectを具現する3次元半導体装置の製造方法を説明するための断面図である。図1を参照すれば、基板図示せずの上に複数の第1の膜複数の鋳型膜120及び複数の第2の膜又は複数の犠牲膜130を順に、そして交互に蒸着する。その結果、図1に図示したように、犠牲膜130は垂直方向に積層された鋳型膜120の間に介在され得る。犠牲膜130は鋳型膜120に対して蝕刻選択性を有する物質で形成され得る。即ち、犠牲膜130は、所定の蝕刻レシピーを使用する蝕刻工程で、鋳型膜120に対する蝕刻を実質的に防止しながら、除去できる物質で形成され得る。例えば、鋳型膜120がシリコン酸化膜である場合、犠牲膜130はシリコン窒化膜であり得る。一方、蝕刻選択性という用語は、以下に述べるような意味で使用される。即ち、複数の薄膜a及びbの間の蝕刻選択性は、使用される蝕刻レシピーで、選択される薄膜aと選択されない薄膜bとの蝕刻速度の比率以下、蝕刻選択比というを通じて定量的に表現できる。蝕刻選択性を有するという表現は、このような蝕刻速度の間の差異が実質的に十分に大きいという意味で理解できる。図2を参照すれば、複数の鋳型膜120及び複数の犠牲膜130を貫通する開口部105を形成した後、開口部105の内側壁を順に覆う絶縁性保護膜150及び半導体膜160を形成する。一方、一部の実施形態によれば、図示したように、半導体膜160が形成された開口部105を満たす埋め込み絶縁膜170がさらに形成され得る。絶縁性保護膜150は、犠牲膜130に対して蝕刻選択性を有する物質で形成でき、その厚さ及び物質の種類等は半導体膜160の物質及び薄膜構造にしたがって多様に変形できる。本発明の一部の実施形態によれば、絶縁性保護膜150はシリコン酸化物、窒素が含まれたシリコン酸化物、シリコン酸化窒化物、シリコン窒化物又は高誘電率の誘電膜high-kdielectricsの中の少なくとも1つを含むことができる。一方、絶縁性保護膜150と鋳型膜120とを形成する製造工程又は蒸着工程が互いに異なるので、絶縁性保護膜150は、化学的組成、密度、及びそれに含まれた不純物濃度の中の少なくとも1つにおいて、鋳型膜120と異なるか、或いは絶縁性保護膜150と鋳型膜120との間には不連続的境界面が形成され得る。図3を参照すれば、複数の鋳型膜120及び複数の犠牲膜130をパターニングして、複数の犠牲膜130の側壁を露出させるトレンチ200を形成する。トレンチ200は、開口部105から離隔された位置で複数の鋳型膜120及び複数の犠牲膜130を貫通するように形成され得る。続いて、トレンチ200によって露出された複数の犠牲膜130を選択的に除去して絶縁性保護膜150の側壁を露出させるリセス領域210を形成する。リセス領域210を形成する段階は、鋳型膜120及び絶縁性保護膜150に対して蝕刻選択性を有する蝕刻レシピーを使用して犠牲膜130を等方的に蝕刻する段階を含むことができる。例えば、鋳型膜120及び犠牲膜130が各々シリコン酸化膜及びシリコン窒化膜である場合、リセス領域210は燐酸を含む蝕刻液を使用して形成され得る。一方、蝕刻レシピーに対して鋳型膜120及び絶縁性保護膜150が犠牲膜130に対して十分に大きい蝕刻選択比を有しない場合、図3に図示したように、犠牲膜130に隣接する絶縁性保護膜150の表面は、犠牲膜130を蝕刻する間に部分的にリセスされ得る。以後、図4に図示したように、絶縁性保護膜150の露出された部分を選択的に除去して絶縁性保護膜150に隣接する半導体膜160の表面を露出させた後、図5に図示したように、半導体膜160の露出された表面を順に覆う情報格納膜220及び導電パターン230を形成する。情報格納膜220は水平方向に延長されて、図示したように、導電パターン230の上部面及び下部面を覆うことができる。半導体膜160の表面を露出させる段階は、半導体膜160に対して蝕刻選択性を有する蝕刻レシピーを使用して実施できる。一実施形態によれば、蝕刻レシピーは鋳型膜120に対しても蝕刻選択性を有するように選択され得る。他の実施形態によれば、鋳型膜120及び絶縁性保護膜150は、十分に高い蝕刻選択比を有しない物質で形成され得る。即ち、鋳型膜120及び絶縁性保護膜150は半導体膜160の表面を露出させる間に共に蝕刻できる。この場合、絶縁性保護膜150の露出された部分を除去する間に、リセス領域210の厚さ即ち、垂直に隣接する2つの鋳型膜の間の距離は、図1に図示された犠牲膜130の最初の蒸着厚さより大きくなり得る。一方、鋳型膜120及び絶縁性保護膜150の蝕刻速力etchratesは互いに異なり得る。例えば、絶縁性保護膜150の蝕刻速力が鋳型膜120の蝕刻速力より大きい場合、絶縁性保護膜150の垂直方向の厚さは、平均値において、鋳型膜120の垂直方向の厚さより減少され得る。この場合、図6に図示したように、情報格納膜220の一部分は鋳型膜120と半導体膜160との側壁の間へ延長され得る。これに対し、絶縁性保護膜150の蝕刻速力が鋳型膜120の蝕刻速力より小さい場合、絶縁性保護膜150の垂直方向の厚さは鋳型膜120の垂直方向の厚さより大きくなり得る。即ち、図7に図示したように、絶縁性保護膜150は情報格納膜220と半導体膜160との側壁の間へ延長された部分を有することができる。本発明の変形された実施形態によれば、半導体膜160を形成する前に、絶縁性保護膜150を形成する段階が省略される。この場合、図8に図示したように、半導体膜160は鋳型膜120に直接接触するように形成される。しかし、半導体膜160が犠牲膜130に対して十分に大きい蝕刻選択性を有しない物質で形成される場合、リセス領域210を形成する間に、半導体膜160の表面がリセスされ得る。製品の特性が半導体膜160の厚さの均一性に大きく影響を受けるのであれば、このようなリセスは防止されなければならない。一方、本発明の一部の実施形態によれば、トレンチ200からの距離が異なる複数の開口部105、及びこれを満たす半導体膜160が、一対の隣接するトレンチ200の間に形成され得る。例えば、一対の隣接するトレンチ200の間には、トレンチ200からの距離が異なる、2つ~8つの半導体膜160が形成され得る。このような構造の場合、半導体膜160に対する蝕刻損傷及び厚さの不均一性がさらに深くなり得る。なぜならば、リセス領域210を形成するために使用される蝕刻物質に長く露出されるほど半導体膜160に対する蝕刻損傷は増加するので、トレンチ200に近いほど、半導体膜160に対する蝕刻損傷は深くなり得る。図1~図7を参照して説明されたように、絶縁性保護膜150は犠牲膜130と半導体膜160との間に介在されてリセス領域210を形成する間に半導体膜160の蝕刻損傷を予防する。これにより、図8を参照して説明された実施形態と異なり、半導体膜160の厚さの均一性は確保できる。例えば、本発明の一部の実施形態によれば、絶縁性保護膜150の側壁の上で測定される半導体膜160の厚さT1と情報格納膜220の側壁の上で測定される半導体膜160の厚さT2との間の差異即ち、T1-T2は、半導体膜160の平均的な厚さの1/10より小さいことがあり得る。製造方法-第2の側面図9~図15は、本発明の技術的思想の第2の側面を具現する3次元半導体装置の製造方法を説明するための断面図である。図16は、不純物濃度にしたがう蝕刻速力を例示的に図示するグラフである。図9を参照すれば、基板10の上に積層膜構造体100を形成した後、これを貫通する開口部リセスホール105を形成する。積層膜構造体100は、順に、そして交互に形成される複数の第1の膜鋳型膜120及び複数の第2の膜犠牲膜130を含むことができる。これに加えて、積層膜構造体100はその最上部に形成されるキャッピングマスク膜キャッピングマスクパターン140をさらに含むことができる。第1の膜120は、第2の膜130に対して蝕刻選択性を有する物質で形成でき、キャッピングマスク膜140は、第1及び第2の膜120、130の全てに対して蝕刻選択性を有する物質で形成され得る。即ち、化学的組成又は物理的構造において、第1の膜120及び第2の膜130は互いに異なる物質であり、キャッピングマスク膜140は第1及び第2の膜120、130と異なる物質であり得る。例えば、第1の膜120、第2の膜130及びキャッピングマスク膜140は、上述した蝕刻選択性の要件を充足させ、その各々は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコンゲルマニウム、シリコン、カーバイドの中で選択される1つを含むことができる。一部の実施形態によれば、第1の膜120はシリコン酸化物であり、第2の膜130はシリコン窒化物であり、キャッピングマスク膜140はシリコン、シリコンカーバイド又はシリコンゲルマニウムの中の少なくとも1つであり得る。開口部リセスホール105は、基板10の上部面をリセスさせるように形成され得る。これにより、開口部105下の基板10には、リセス溝RHが形成され得る。リセス溝RHは、図9に図示したように、下に行くほど幅が狭くなるように形成され得るが、その形態は多様に変形できる。図10を参照すれば、キャッピングマスク膜140を蝕刻マスクとして使用し、開口部105によって露出される第1及び第2の膜120、130の側壁を水平方向に蝕刻する。これにより、図示したように、キャッピングマスク膜140と基板10との間にはアンダーカット領域UCが形成され得る。水平方向の側面で、アンダーカット領域UCは、第1及び第2膜120、130と開口部105との間の領域に形成され得る。アンダーカット領域UCを形成する段階は、基板10に対して蝕刻選択性を有する蝕刻レシピーを使用して第1及び第2の膜120、130を等方的に蝕刻する段階を含むことができる。この段階は、第1及び第2の膜120、130を同時に蝕刻する方式、又はこれらの中の1つ及び他の1つを逐次的に蝕刻する方式を通じて実施できる。例えば、第1の膜120を蝕刻した後、第2の膜130を蝕刻する過程を通じてアンダーカット領域UCを形成できる。この場合、アンダーカット領域UCは、第1の膜120の付近でよりも第2の膜130の付近で、より広い幅を有することができる。図11を参照すれば、アンダーカット領域UCが形成された結果物の上に絶縁性保護膜150を形成する。絶縁性保護膜150は、アンダーカット領域UCの幅即ち、開口部105とアンダーカット領域UCの外側壁との間の距離より小さい厚さでコンフォーマルに形成され得る。これにより、絶縁性保護膜150は、第1及び第2の膜120、130の側壁、及びリセス溝RHの内壁を覆うように形成される。この時、第1及び第2の膜120、130の側壁を覆う絶縁性保護膜150の部分は、キャッピングマスク膜140の陰shadowとなるアンダーカット領域UC内に形成される。一部の実施形態によれば、絶縁性保護膜150は、第1の膜120又は第2の膜130に対して蝕刻選択性を有する物質で形成され得る。例えば、絶縁性保護膜150は、第2の膜130と異なる物質で形成され得る。より具体的に、絶縁性保護膜150は、シリコン酸化物、窒素が含まれたシリコン酸化物、シリコン酸化窒化物、シリコン窒化物又は高誘電率の誘電膜の中の少なくとも1つを含むことができる。一方、絶縁性保護膜150と第1の膜120とを形成する製造工程又は蒸着工程が互いに異なるので、絶縁性保護膜150は、化学的組成、密度及びそれに含まれた不純物濃度の中の少なくとも1つにおいて、第1の膜120と異なるか、或いは絶縁性保護膜150と第1の膜120との間には不連続的境界面が形成され得る。図12を参照すれば、絶縁性保護膜150のリセス溝RHを覆う部分以下、第3の部分150cへ不純物を注入する。このような不純物注入は、第1の及び第2の膜120、130の側壁を覆う絶縁性保護膜150の部分以下、第1の部分150aでは抑制され得る。一部の実施形態によれば、不純物注入はキャッピングマスク膜140をイオンマスクとして使用するイオン注入工程IIPを利用して実施できる。この場合、不純物はキャッピングマスク膜140を覆う絶縁性保護膜150の一部分以下、第2の部分150bへ注入され得る。しかし、キャッピングマスク膜140がイオンマスクとして使用されるので、第1の部分150aへの不純物注入は上述したように抑制され得る。結果的に、絶縁性保護膜150は不純物濃度で差異を有する複数の部分を有する。一部の実施形態によれば、このような不純物濃度での差異を具現するために、イオン注入工程IIPで使用される不純物は基板10の上部面へ実質的に垂直に入射され得る。以後、絶縁性保護膜150の第2の部分150bをアンダーカット領域UC内に残存させながら、絶縁性保護膜150の第3の部分150cを選択的に除去する。これにより、リセス溝RHの内壁即ち、底面及び側壁の全体が露出され得る。一部の実施形態によれば、この過程は、図14に図示したようにキャッピングマスク膜140及び基板10に対して蝕刻選択性を有する蝕刻レシピーを使用して絶縁性保護膜150を等方的に蝕刻する段階を含むことができる。この場合、上述した不純物濃度の空間的な差異によって、絶縁性保護膜150の第3の部分150cは選択的に除去され、アンダーカット領域UC内には局所化された絶縁スペーサー155が残存できる。図16は、発明者によって遂行された実験結果を図示する実験グラフである。実験は、シリコン酸化膜にボロンホウ素イオンを注入した後、蝕刻速力を測定した。実験で使用された蝕刻液及びイオンエネルギーは同一であった。グラフの横軸は蝕刻時間であり、縦軸は蝕刻量であり、曲線C1、C2及びC3は各々0、5.0×1012、5.0×1014のドーズdoseでボロンホウ素が注入された試料から得られる実験結果を示す。図16から分かるように、イオンが注入された場合が注入されない場合に比べてさらに速い蝕刻速力特性を示す。特に、曲線C1とC3とを比較すれば、おおよそ80~100秒の蝕刻時間の間に、50Åの蝕刻量の差異が得られる。即ち、不純物濃度の差異は蝕刻速力の差異を示した。したがって、図13を参照して説明されたように、ドーピングされた第3の部分150cが選択的に除去する間に、ドーピングされないundoped第1の部分150aはアンダーカット領域UC内に残存できる。変形された実施形態によれば、絶縁性保護膜150を等方的に蝕刻する前に、図13に図示したように、絶縁性保護膜150を異方的に蝕刻する段階がさらに実施できる。この段階は、キャッピングマスク膜140を蝕刻マスクとして使用することができる。これにより、絶縁性保護膜150はリセス溝RHの底、そしてキャッピングマスク膜140の上部で除去され、アンダーカット領域UC内に残存できる。一方、異方的蝕刻の結果として、絶縁性保護膜150はリセス溝RHの側壁の上にも残存できる。リセス溝RHの側壁の上に残存する絶縁性保護膜150の部分150cは、図14を参照して説明された等方的蝕刻段階で除去できる。図15を参照すれば、絶縁スペーサー155が形成された結果物の上に半導体膜160を形成する。半導体膜160は、リセス溝RHの内壁及び絶縁スペーサー155の内壁を実質的にコンフォーマルに覆うように形成され得る。一部の実施形態によれば、半導体膜160は化学的気相蒸着CVD又は原子層蒸着ALD技術を使用して形成されるシリコン膜であり得る。製造方法-第3の側面一方、本発明の技術的思想の第3の側面によれば、絶縁スペーサー155は、半導体膜160の蒸着工程での技術的な問題を解決するのに寄与できる。発明者の実験によれば、半導体膜160の蒸着工程は、それによって被せる下地膜underlayerの物性に影響を受ける。例えば、半導体膜160を所定の厚さに形成するのに所要される時間又は、培養時間incubationtime又は半導体膜160の厚さの均一性uniformityは、下地膜の物性に依存される。より具体的に、半導体膜160が化学的気相蒸着又は原子層蒸着技術を使用して形成される多結晶シリコンである場合、発明者の実験によれば、半導体膜160の培養時間及び厚さの均一性は、シリコン酸化膜に比べてシリコン窒化膜が優れた。このような実験結果を考慮した本発明の一部の実施形態によれば、絶縁スペーサー155又は絶縁性保護膜150は、窒素を含有する酸化物、シリコン酸化窒化物、又はシリコン窒化物であり得る。製造方法-第4側面図17~図20は、本発明の技術的思想の第4側面を具現する3次元半導体装置の製造方法を説明するための断面図である。説明を簡単にするために、図9~図15を参照して説明された方法と重複される技術的な特徴に対する説明は省略される。図17を参照すれば、イオン注入工程IIPを実施する前に、絶縁性保護膜150をコンフォーマルに覆う補助マスク膜90を形成する。一部の実施形態によれば、補助マスク膜90は半導体特性を有する物質であり得る。例えば、補助マスク膜90は、蒸着技術を使用して形成される多結晶シリコン膜であり得る。図18を参照すれば、補助マスク膜90を異方性蝕刻して開口部105の底で絶縁性保護膜150を露出させる補助スペーサー95を形成する。キャッピングマスク膜140は、補助マスク膜90を異方性蝕刻する間に蝕刻マスクとして使用できる。これにより、図示したように、補助スペーサー95は、アンダーカット領域UC内部、その付近に局所化され得る。続いて、イオン注入工程IIPを実施して露出された絶縁性保護膜150内へ不純物を注入する。これにより、キャッピングマスク膜140の上の第2の部分150b及び開口部105の底面の上の第3の部分150cは不純物でドーピングされる。この時、補助スペーサー95は、不純物がアンダーカット領域UCに形成された絶縁性保護膜150の部分へ注入されることを防止するイオンマスクとして機能することができる。これにより、アンダーカット領域UCの第1の部分150aはドーピングされない。結果的に、図12を参照して説明されたように、絶縁性保護膜150は、不純物が注入される第2及び第3の部分150b、150c、及びドーピングされない第1の部分150aを有する。続いて、図19に図示したように絶縁性保護膜150を異方的に蝕刻する段階、及び図20に図示したように絶縁性保護膜150を等方的に蝕刻する段階を順に遂行し、リセス溝RHの内壁を覆う半導体膜160を形成する。図16を参照して説明されたように、不純物濃度の差異は蝕刻速力の差異を生じるので、図14を参照して説明されたように、第3の部分150cを選択的に除去されて、リセス溝RHの内壁全体が露出される。一方、先に説明されたように、変形された実施形態によれば、異方性及び等方性蝕刻段階の中の1つは省略されることができる。キャッピングマスク膜140及び補助スペーサー95は、異方性及び等方性蝕刻段階で、絶縁性保護膜150の第1の部分150a、複数の第1の膜120、及び複数の第2の膜130の蝕刻を防止する蝕刻マスクとして使用され得る。この時、補助スペーサー95が絶縁性保護膜150の第1の部分150aの蝕刻を防止するので、不純物濃度での空間的な差異を使わなくとも、第3の部分150cは選択的に除去できる。したがって、本発明の技術的思想は、イオン注入工程IIPを省略するその他の変形された実施形態を通じても具現され得る。以下では、図21~図38を参照して、本発明の技術的思想の上述した様々な側面の中の少なくとも1つを具現するように構成される、3次元半導体装置の製造方法に対する実施形態を例示的に説明する。しかし、本発明の技術的思想が図21~図38を参照して説明される以下の実施形態に限定的に適用されるものではない。製造方法-第1の実施形態図21~図27は、本発明の技術的思想の上述した様々な側面の中の少なくとも1つを具現するように構成された第1の実施形態による3次元半導体装置の製造方法を説明するための断面図である。図21を参照すれば、基板10の上に積層膜構造体100を形成した後、これを貫通する開口部105を形成する。基板10は、半導体特性を有する物質、絶縁性物質、絶縁性物質によって被せた半導体、又は導電体の中の1つであり得る。例えば、基板10はシリコンウエハーであり得る。また、積層膜構造体100は、順に、そして交互に形成される複数の第1の膜鋳型膜120及び複数の第2の膜犠牲膜130を含むことができる。これに加えて、積層膜構造体100は、その最上部に形成されるキャッピングマスク膜キャッピングマスクパターン140をさらに含むことができる。積層数での差異を除外すれば、積層膜構造体100は、図9を参照して説明された方法を使用して形成され得る。以下では、本発明の技術的思想に対するより容易な理解のために、鋳型膜120はシリコン酸化膜であり、犠牲膜130はシリコン窒化膜である実施形態を例示的に説明する。一部の実施形態によれば、開口部105はホール形態に形成され得る。即ち、開口部105の各々は、その深さがその幅より少なくとも5倍以上大きい形態に形成され得る。この場合、開口部105は、特許請求の範囲に記載のリセスホールに相当する。これに加えて、この実施形態によれば、開口部リセスホール105は、基板10の上部面即ち、xy平面の上に2次元的に形成され得る。即ち、開口部リセスホール105の各々は、x及びy方向に沿って、他のものから離隔されて形成される孤立された領域であり得る。開口部リセスホール105を形成する段階は積層膜構造体100の上に開口部105リセスホールの位置を形成する所定のマスクパターンを形成する段階、及びこれを蝕刻マスクとして使用して積層膜構造体100を異方性蝕刻する段階を含むことができる。一部の実施形態によれば、開口部リセスホール105は、基板10の上部面を露出させるように形成でき、異方性蝕刻段階での過度蝕刻over-etchの結果として、図示したように基板10は所定の深さでリセスされ得る。即ち、開口部リセスホール105の下にはリセス溝RHが形成され得る。図22を参照すれば、開口部105を通じて露出される鋳型膜120及び犠牲膜130の側壁を蝕刻して、開口部105から水平方向に延長されて形成されるギャップ領域であるアンダーカット領域UCを形成する。以後、アンダーカット領域UC、及び開口部105を満たす絶縁スペーサー155、半導体膜160、及び埋め込み絶縁膜170を形成する。アンダーカット領域UC及び絶縁スペーサー155は、上述した図面図9~図15を参照して説明された製造方法を適用して形成され得る。その結果として、絶縁スペーサー155は、図22に図示したように、実質的にアンダーカット領域UC内部に局所的に形成され得る。また、半導体膜160は、リセス溝RHの内壁全体と直接接触するように形成され得る。一方、本発明の一部の実施形態によれば、半導体膜160は原子層蒸着ALD又は化学的気相蒸着CVD技術の中の1つを使用して形成される多結晶シリコン膜であり得る。また、半導体膜160は、開口部105の幅の1/50~1/5の範囲で選択される厚さで形成され得る。変形された実施形態によれば、半導体膜160はエピタキシァル技術の中の1つを使用して形成され得る。2010年2月2日に出願された韓国出願番号2010-0009628は、半導体膜160を形成するための方法として使用され得るエピタキシァル技術を開示し、ここに開示された内容は完全な形態でこの出願の一部に含まれる。本発明の他の変形された実施形態によれば、半導体膜160は、有機半導体膜及び炭素ナノ構造体の中の1つであり得る。図23を参照すれば、半導体膜160を平坦化蝕刻して、2次元的に分離された半導体パターン165を形成する。この段階は、少なくともキャッピングマスク膜140の上部面を露出させるように実施できる。しかし、図示したようにキャッピングマスク膜140を除去して鋳型膜120を露出させるように実施できる。一方、半導体パターン165の上部領域に接続するパッドパターン180がさらに形成され得る。パッドパターン180を形成する段階は、埋め込み絶縁膜170をリセスして開口部105の上部領域にギャップ領域を形成し、これを満たすパッド導電膜を形成した後、パッド導電膜を平坦化蝕刻する段階を含むことができる。ギャップ領域は、埋め込み絶縁膜170を選択的に蝕刻して開口部105内で半導体膜160の上部側壁を露出させることによって形成され得る。これにより、埋め込み絶縁膜170は、開口部105内に局所化された埋め込み絶縁パターン175を形成する。パッド導電膜は、半導体膜160と異なる導電形を有する半導体物質であり得る。例えば、パッド導電膜は、蒸着技術を使用して形成されるn形多結晶シリコン膜であり得る。変形された実施形態によれば、パッド導電膜を形成した後、半導体膜160又はパッド導電膜内へ不純物を注入する段階がさらに実施できる。一方、パッド導電膜を平坦化蝕刻する段階は、半導体膜160を平坦化する段階と同時に遂行できる。図24を参照すれば、積層膜構造体100を貫通しながら犠牲膜130及び鋳型膜120の側壁を露出させるトレンチ200を形成する。トレンチ200は、開口部105から離隔されてこれらの間を横切ることができる。トレンチ200を形成する段階は、積層膜構造体100の上部に上部絶縁膜190を形成した後、上部絶縁膜190を蝕刻マスクとして使用して積層膜構造体100を構成する膜を異方性蝕刻する段階を含むことができる。この時、トレンチ200は、基板10の上部面を露出させるように形成され得る。また、異方性蝕刻段階での過度蝕刻over-etchの結果として、図示したように、トレンチ200下の基板10は所定の深さでリセスされ得る。一部の実施形態によれば、図24に図示したように、一対のトレンチ200が開口部105各々の両側に形成され得る。即ち、トレンチ200を横切る方向に沿って配列される開口部105とトレンチ200との数は実質的に同一であり得る。しかし、本発明の技術的思想がこのような実施形態に限定されるものではない。例えば、一対の隣接するトレンチ200の間には、2次元的に配列される複数の半導体パターン165が配置され得る。即ち、一対の隣接するトレンチ200の間に配置される半導体パターン165の中の少なくとも2つは、トレンチ200からの距離で、互いに異なり得る。図25を参照すれば、露出された犠牲膜130を選択的に除去して鋳型膜120の間にリセス領域210を形成する。リセス領域210は、トレンチ200から水平方向に延長されて形成されるギャップ領域であり得、絶縁スペーサー155の側壁を露出させるように形成される。より具体的に、リセス領域210の外側境界outerboundaryは、それの上/下部に位置する鋳型膜120、及びそれの両側に位置するトレンチ200によって限定される。また、リセス領域210の内部境界internalboundaryはそれを垂直に貫通する絶縁スペーサー155によって形成される。リセス領域210を形成する段階は、鋳型膜120及び絶縁スペーサー155に対して蝕刻選択性を有する蝕刻レシピーを使用して犠牲膜130を水平方向に蝕刻する段階を含むことができる。例えば、犠牲膜130がシリコン窒化膜であり、鋳型膜120がシリコン酸化膜である場合、水平方向の蝕刻段階は燐酸を含む蝕刻液を使用して遂行できる。この実施形態によれば、図2~図4を参照して説明されたように、絶縁スペーサー155は、リセス領域210を形成する段階で半導体パターン165がリセスされることを防止する保護膜又は蝕刻停止膜として機能することができる。図26を参照すれば、リセス領域210を満たす水平構造体を形成する。水平構造体は、リセス領域210の内壁を覆う情報格納膜220、及びリセス領域210の残りの空間を満たす導電パターン230を含むことができる。この実施形態によれば、水平構造体を形成する前に、絶縁スペーサー155の露出された側壁を蝕刻して、半導体パターン165の側壁を露出させる段階が実施できる。この段階は、図3及び図4を参照して説明された方法を利用して実施できる。これにり、絶縁スペーサー155は、垂直方向に分離されて、その各々は垂直方向の位置において鋳型膜120と半導体パターン165の側壁との間に局所的に配置され得る。垂直方向に分離された絶縁スペーサー155は、リング形態のパターンであり得る。水平構造体を形成する段階は、リセス領域210を順に満たす情報格納膜220及び導電膜を順に形成した後、トレンチ200内で導電膜を除去してリセス領域210内に導電パターン230を残す段階を含むことができる。情報格納膜220は、図示したように絶縁スペーサー155を蝕刻することによって露出される半導体パターン165の側壁に直接接触するように形成され得る。情報格納膜220は、1つの薄膜又は複数の薄膜で構成され得る。導電膜は、情報格納膜220によって被せたリセス領域210を満たすように形成され得る。この時、トレンチ200は、導電膜によって完全に又は部分的に満たされ得る。導電膜は、ドーピングされたシリコン、金属物質、金属窒化膜及び金属シリサイドの中の少なくとも1つを含むことができる。例えば、導電膜は、タンタル窒化膜又はタングステンを含むことができる。一実施形態によれば、導電膜はトレンチ200の内壁をコンフォーマルに覆うように形成でき、この場合、導電パターン230を形成する段階は、トレンチ200内で導電膜を等方的蝕刻の方法に除去する段階を含むことができる。他の実施形態によれば、導電膜はトレンチ200を満たすように形成でき、この場合導電パターン230を形成する段階は、トレンチ200内で導電膜を異方性蝕刻する段階を含むことができる。フラッシュメモリーのための本発明の一実施形態によれば、導電パターン230を形成した後、不純物領域240を形成する段階がさらに実施できる。不純物領域240はイオン注入工程を通じて形成でき、トレンチ200を通じて露出された基板10内に形成され得る。一方、不純物領域240は、基板10と異なる導電形を有することができる。図27を参照すれば、トレンチ200を満たす電極分離パターン250を形成した後、パッドパターン180の各々に接続する上部プラグ260及び上部プラグ260を連結する上部配線270を順に形成する。上部配線270の各々は、上部プラグ260を通じて半導体パターン165に電気的に連結でき、導電パターン230を横切るように形成され得る。NANDフラッシュメモリーのための実施形態によれば、上部配線270は、複数のセルストリングの一端に接続するビットラインとして使用され得る。製造方法-第2の実施形態図28~図32は、本発明の技術的思想の上述した様々な側面の中の少なくとも1つを具現するように構成された第2の実施形態による3次元半導体装置の製造方法を説明するための断面図である。説明を簡単にするために、上述した製造方法と重複される技術的特徴に対する説明は省略される。図28を参照すれば、基板10の上に積層膜構造体100を形成し、積層膜構造体100を貫通する開口部105を形成した後、開口部105の内壁を覆う保護膜150をコンフォーマルに形成する。この実施形態によれば、保護膜150を形成する前に、開口部105によって露出される犠牲膜130の側壁をリセスして、鋳型膜120の間にアンダーカット領域UCを形成できる。この場合、1つの開口部105の周囲には、互いに異なる高さで形成される複数のアンダーカット領域UCが形成され得る。保護膜150は、アンダーカット領域UCを満たすように形成され得る。即ち、保護膜150は、アンダーカット領域UCの各々の厚さの半分より厚く、開口部105の幅の半分より薄い厚さで形成され得る。一方、変形された実施形態によれば、図示したように、積層膜構造体100は先の実施形態と異なりにキャッピングマスク膜140を包まないこともあり得る。即ち、この実施形態による積層膜構造体は、犠牲膜130及び鋳型膜120で構成され得る。図29を参照すれば、保護膜150をパターニングしてアンダーカット領域UCに残存する保護スペーサー155を形成する。保護スペーサー155を形成する段階は、図10~図14を参照して説明された製造方法を利用して実施できる。その他の方法としては、保護スペーサー155は、保護膜150を等方的に蝕刻する段階を通じてアンダーカット領域UC内に局所化できる。先の実施形態と同様に、保護膜150は、リセス溝RH内で完全に除去されて、リセス溝RHの内壁全体が露出され得る。図30を参照すれば、開口部105の内壁を覆う半導体膜160を形成した後、開口部105の残りの空間を満たす埋め込み絶縁パターン175及びパッドパターン180を形成する。この段階は、図22及び図23を参照して説明された製造方法を利用して遂行できる。図31を参照すれば、半導体膜160をパターニングして開口部105内に局所化された半導体パターン165を形成した後、積層膜構造体100を貫通するトレンチ200を形成する。続いて、犠牲膜130を選択的に除去して保護スペーサー155を露出させるリセス領域210を形成する。この過程は、図24及び図25を参照して説明された製造方法を利用して遂行できる。図32を参照すれば、リセス領域210の内壁を覆う情報格納膜220及びリセス領域210の残りの空間を満たす導電パターン230を形成した後、トレンチ200を満たす電極分離パターン250、パッドパターン180の各々に接続する上部プラグ260及び上部プラグ260を連結する上部配線270を順に形成する。電極分離パターン250を形成する前に、不純物領域240を形成する段階がさらに実施できる。この段階は、図26及び図27を参照して説明された製造方法を利用して遂行できる。一方、一部の実施形態によれば、保護スペーサー155を除去する段階が省略される。この場合、図32に図示したように、情報格納膜220と半導体パターン165との間には保護スペーサー155が介在され得る。しかし、他の実施形態によれば、図26を参照して説明されたように、保護スペーサー155を除去した後、半導体パターン165の側壁に直接接触する情報格納膜220を形成できる。アンダーカット領域UCが犠牲膜130の側壁の上に局所的に形成されるので、保護スペーサー155は、図32に図示したように、鋳型膜120と半導体パターン165との間に形成されない。したがって、保護スペーサー155は先に説明された実施形態と異なり、絶縁性物質に限定される必要がない。即ち、この実施形態によれば、保護スペーサー155は、絶縁性物質、導電性物質及び半導体物質の中の少なくとも1つであり得る。例えば、図32に図示したように、保護スペーサー155が情報格納膜220と半導体パターン165との間に介在される場合、保護スペーサー155は半導体パターン165と同様の半導体物質や情報格納膜220を構成する物質であり得る。製造方法-第3の実施形態図33~図36は、本発明の技術的思想の上述した様々な側面の中の少なくとも1つを具現するように構成された第3の実施形態による3次元半導体装置の製造方法を説明するための断面図である。説明を簡単にするために、上述した製造方法と重複される技術的特徴に対する説明は省略される。図33を参照すれば、基板10の上に下部導電領域50を形成した後、下部導電領域50の上に積層膜構造体100を形成する。続いて、積層膜構造体100を貫通して下部導電領域50にリセス溝RHを有する開口部105を形成する。一部の実施形態によれば、下部導電領域50は基板10内に不純物を注入することによって形成される不純物領域であり得る。この場合、下部導電領域50は基板10と異なる導電形を有するように形成され得る。この実施形態によれば、積層膜構造体100は順に、そして交互に形成される複数の第1の膜120及び複数の第2の膜130を含み,複数の第1の膜120は絶縁性物質例えば、シリコン酸化物であり、複数の第2の膜130は導電性物質例えば、ドーピングされた多結晶シリコンであり得る。これに加えて、その最上部に形成されるキャッピングマスク膜140をさらに含むことができる。キャッピングマスク膜140は、第1及び第2の膜120、130と異なる物質であり得る。例えば、キャッピングマスク膜140は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコンゲルマニウム、シリコン、カーバイドの中で、第1及び第2の膜120、130と異なるものから選択される1つであり得る。図34を参照すれば、開口部105を通じて露出される複数の第1の膜120及び複数の第2の膜130の側壁を蝕刻して、開口部105から水平方向に延長されて形成されるギャップ領域であるアンダーカット領域UCを形成する。以後、アンダーカット領域UCに、絶縁スペーサー155及び補助スペーサー95を形成する。この過程は、図17~図20を参照して説明された製造方法を利用して実施できる。その結果、絶縁スペーサー155及び補助スペーサー95はアンダーカット領域UC内に局所的に配置され、リセス溝RHの内壁全体が露出される。図35を参照すれば、リセス溝RH及び補助スペーサー95の内壁を覆う半導体膜160を形成した後、開口部105の残りの空間を満たす埋め込み絶縁パターン175及びパッドパターン180を形成する。この段階は、図22及び図23を参照して説明された製造方法又は図30を参照して説明された製造方法を利用して遂行できる。図36を参照すれば、半導体膜160をパターニングして、開口部105内に局所化された半導体パターン165を形成した後、パッドパターン180の各々に接続する上部プラグ260及び上部プラグ260を連結する上部配線270を順に形成する。この過程は、図32を参照して説明された製造方法を利用して遂行できる。一方、キャッピングマスク膜140を除去した後、上部絶縁膜190を形成する段階がさらに実施できる。キャッピングマスク膜140は、半導体パターン165及びパッドパターン180に対して蝕刻選択性を有する蝕刻方法を使用して選択的に除去できる。上部プラグ260は、上部絶縁膜190を貫通してパッドパターン180に接続することができる。図36に図示したように、絶縁スペーサー155は、補助スペーサー95及び複数の第2の膜130の間に介在される。データを格納するための要素が補助スペーサー95と複数の第2の膜130との間に形成する一部メモリー半導体装置の場合、絶縁スペーサー155は情報を格納するための要素として使用され得る。例えば、絶縁スペーサー155は電荷を格納するための多層薄膜構造であり得る。製造方法-第4の実施形態図37~図39は、本発明の技術的思想の上述した様々な側面の中の少なくとも1つを具現するように構成された第4の実施形態による3次元半導体装置の製造方法を説明するための断面図である。説明を簡単にするために、上述した製造方法と重複される技術的特徴に対する説明は省略される。図37を参照すれば、図21及び図22を参照して説明された製造方法を利用して、開口部105が形成された積層膜構造体100を基板10の上に形成した後、開口部105から水平方法に延長されて形成されるギャップ領域であるアンダーカット領域UCを形成する。続いて、図17~図20を参照して説明された製造方法を利用して、アンダーカット領域UC及び開口部105を満たす絶縁スペーサー155、補助スペーサー95及び半導体パターン165を形成する。これにより、図37に図示したように、半導体パターン165はリセス溝RHの内壁全体を覆い、絶縁スペーサー155はアンダーカット領域UC内に局所的に形成される。これに加えて、図22及び図23を参照して説明された製造方法を利用して、半導体パターン165が形成された開口部105を満たす埋め込み絶縁パターン175及びパッドパターン180を順に形成する。図38を参照すれば、積層膜構造体100を貫通するトレンチ200を形成した後、犠牲膜130を除去して絶縁スペーサー155の側壁を露出させるリセス領域210を形成する。この過程は、図24及び図25を参照して説明された製造方法を利用して実施できる。この実施形態によれば、絶縁スペーサー155は、情報を格納するための要素として使用され得る。この場合、絶縁スペーサー155は少なくとも1つのトンネル絶縁膜、少なくとも1つの電荷格納膜又は少なくとも1つのブロッキング絶縁膜の中の少なくとも1つを含むことができる。トンネル絶縁膜は、電荷格納膜と半導体パターン165との間に介在され、ブロッキング絶縁膜は、電荷格納膜と導電パターン230との間に介在され得る。電荷格納膜は、トラップサイトが豊かな絶縁膜及びナノ粒子を含む絶縁膜の中の1つであり得、化学気相蒸着又は原子層蒸着技術の中の1つを使用して形成され得る。例えば、電荷格納膜は、トラップ絶縁膜、浮遊ゲート電極又は導電性ナノドットconductivenanodotsを含む絶縁膜の中の1つを含むことができる。さらに具体的な例として、電荷格納膜は、シリコン窒化膜、シリコン酸化窒化膜、シリコン-リッチ窒化膜Si-richnitride、ナノ結晶質シリコンnanocrystallineSi、及び薄層化されたトラップ膜laminatedtraplayerの中の少なくとも1つを含むことができる。トンネル絶縁膜は、電荷格納膜より大きいバンドギャップを有する物質の中の1つであり得る。例えば、トンネル絶縁膜は、化学気相蒸着又は原子層蒸着技術の中の1つを使用して形成されるシリコン酸化膜であり得る。ブロッキング絶縁膜は、トンネル絶縁膜より小さく電荷格納膜より大きいバンドギャップを有する物質の中の1つであり得る。例えば、ブロッキング絶縁膜は、アルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜を含むことができる。変形された実施形態によれば、絶縁スペーサー155は、上述した実施形態と類似し、リセス領域210を形成する間に補助スペーサー95が蝕刻されることを防止する蝕刻停止膜として機能することができる。図39を参照すれば、リセス領域210の内壁を覆う情報格納膜220及びリセス領域210の残りの空間を満たす導電パターン230を形成した後、トレンチ200を満たす電極分離パターン250、パッドパターン180の各々に接続する上部プラグ260及び上部プラグ260を連結する上部配線270を順に形成する。電極分離パターン250を形成する前に、不純物領域240を形成する段階がさらに実施できる。この段階は、図26及び図27を参照して説明された製造方法を利用して遂行できる。図40は、本発明の実施形態によるフラッシュメモリー装置を具備するメモリーカード1200の一例を簡略に示したブロック図である。図40を参照すれば、高容量のデータ格納能力を支援するためのメモリーカード1200は本発明によるフラッシュメモリー装置1210を装着する。本発明の実施形態によるメモリーカード1200は、ホストHostとフラッシュメモリー装置1210との間の諸般データ交換を制御するメモリーコントローラー1220を含む。SRAM1221は、プロセシングユニット1222の動作メモリーとして使用される。ホストインターフェイス1223は、メモリーカード1200と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック1224は、マルチビットフラッシュメモリー装置1210から読出されたデータに含まれるエラーを検出及び訂正する。メモリーインターフェイス1225は、本発明の実施形態のフラッシュメモリー装置1210とインターフェイシングする。プロセシングユニット1222は、メモリーコントローラー1220のデータを交換するための諸般制御動作を実行する。図示しないが、本発明の実施形態によるメモリーカード1200は、ホストとのインターフェイシングのためのコードデータを格納するROM図示せず等がさらに提供され得ることは、この分野の通常的な知識を習得した者に自明である。以上の本発明の実施形態のフラッシュメモリー装置及びメモリーカード又はメモリーシステムによれば、ダミーセルの消去特性が改善されたフラッシュメモリー装置1210を通じて信頼性の高いメモリーシステムを提供できる。特に、最近活発に進行される半導体ディスク装置SolidStateDisk:以下、SSD装置のようなメモリーシステムで、本発明の実施形態のフラッシュメモリー装置が提供され得る。この場合、ダミーセルから生じる読出しエラーを遮断することによって信頼性の高いメモリーシステムを具現することができる。図41は、本発明の実施形態によるフラッシュメモリーシステム1310を装着する情報処理システム1300を簡略に示すブロック図である。図41を参照すれば、モバイル機器やデスクトップコンピュータコンピューターのような情報処理システムに本発明のフラッシュメモリーシステム1310が装着される。本発明の実施形態による情報処理システム1300は、フラッシュメモリーシステム1310と各々のシステムバス1360に電気的に連結されたモデム1320、中央処理装置1330、RAM1340、ユーザーインターフェイス1350を含む。フラッシュメモリーシステム1310は、先に言及されたメモリーシステム又はフラッシュメモリーシステムと実質的に同様に構成される。フラッシュメモリーシステム1310には、中央処理装置1330によって処理されたデータ又は外部で入力されたデータが格納される。ここで、上述したフラッシュメモリーシステム1310が半導体ディスク装置SSDで構成され得り、この場合、情報処理システム1300は大容量のデータをフラッシュメモリーシステム1310に安定的に格納できる。そして、信頼性の増大にしたがって、フラッシュメモリーシステム1310はエラー訂正に所要される資源を節減できるので、高速のデータ交換機能を情報処理システム1300に提供する。図示しないが、本発明の実施形態による情報処理システム1300には応用チップセットApplicationChipset、カメライメージプロセッサーCameraImageProcessor:CIS、入出力装置等がさらに提供され得ることは、この分野の通常的な知識を習得した者に自明である。また、本発明の実施形態によるフラッシュメモリー装置又はメモリーシステムは、多様な形態のパッケージに実装され得る。例えば、本発明の実施形態によるフラッシュメモリー装置又はメモリーシステムは、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP等のような方式にパッケージ化されて実装され得る。"