第1導電型半導体基板の表面側にMOSゲート構造を有する活性領域と該活性領域の周囲の耐圧構造部とを有し、裏面側には第2導電型コレクタ層を備え、前記耐圧構造部の外周部に、前記表面側と前記裏面側とを繋ぐように配置される第2導電型分離層が裏面側で前記第2導電型コレクタ層に電気的に接続される構成を有する逆阻止絶縁ゲート型バイポーラトランジスタにおいて、前記第2導電型分離層が裏面側の前記第2導電型コレクタ層に接続する部分における、基板面に平行方向の幅が60μm以上であることを特徴とする逆阻止絶縁ゲート型バイポーラトランジスタ。前記第2導電型分離層が裏面側の前記第2導電型コレクタ層に接続する部分における、基板面に平行方向の幅が300μm以下であることを特徴とする請求項1に記載の逆阻止絶縁ゲート型バイポーラトランジスタ。ダイアモンド粉末を練りこんで成型してなるダイシングブレードを高速回転させて、ウェハから格子状パターンで切り出す切断工程を有することを特徴とする請求項1記載の逆阻止絶縁ゲート型バイポーラトランジスタの製造方法。前記第2導電型分離層は、第2導電型不純物イオン注入と熱拡散により形成する請求項3に記載の逆阻止絶縁ゲート型バイポーラトランジスタの製造方法。前記第2導電型分離層は、第2導電型不純物を含む材料を塗布し、熱拡散により形成する請求項3に記載の逆阻止絶縁ゲート型バイポーラトランジスタの製造方法。しかしながら、前記ダイシング工程では、チップの裏面側の切断端部で割れまたはクラックがしばしば発生し、その影響がn-ベース層に達することにより、IGBTの逆方向耐圧が劣化し、不良となることがある。またはダイシング後のチップの次工程への搬送中に、振動などによる衝撃がチップに加わり、割れまたはクラックが発生する惧れもある。本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、ダイシング工程や搬送中の振動などの衝撃があって割れやクラックが生じても、IGBTの逆方向耐圧が劣化しないような逆阻止絶縁ゲート型バイポーラトランジスタおよびその製造方法を提供することである。前記本発明の目的を達成するために、n型半導体基板の表面側にMOSゲート構造を有する活性領域と該活性領域の周囲の耐圧構造部とを有し、裏面側にはp型コレクタ層を備え、前記耐圧構造部の外周部に、前記表面側と前記裏面側とを繋ぐように配置されるp型分離層が裏面側で前記p型コレクタ層に電気的に接続される構成を有する逆阻止絶縁ゲート型バイポーラトランジスタにおいて、前記p型分離層が裏面側の前記p型コレクタ層に接続する部分における、基板面に平行方向の幅が60μm以上である逆阻止絶縁ゲート型バイポーラトランジスタとする。この逆阻止絶縁ゲート型バイポーラトランジスでは、前記p型分離層が裏面側の前記p型コレクタ層に接続する部分における、基板面に平行方向の幅を300μm以下とすることが望ましい。前記本発明の目的を達成するために、ダイアモンド粉末を練りこんで成型してなるダイシングブレードを高速回転させて、ウェハから格子状パターンで切り出す切断工程を有する前記逆阻止絶縁ゲート型バイポーラトランジスタの製造方法とする。この製造方法では、前記p型分離層は、p型不純物イオン注入と熱拡散により形成することが好ましい。また、前記製造方法では、前記p型分離層は、p型不純物を含む材料を塗布し、熱拡散により形成することもできる。本発明によれば、ダイシング工程や搬送中の振動などの衝撃があって割れやクラックが生じても、IGBTの逆方向耐圧が劣化しないような逆阻止絶縁ゲート型バイポーラトランジスタおよびその製造方法を提供することができる。以下、本発明の逆阻止絶縁ゲート型バイポーラトランジスタおよびその製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。図1~図4に示す半導体基板の断面図を参照して、本発明の逆阻止IGBTの製造方法について、発明部分に係わるp型分離層を中心に詳細に説明する。図1は、逆阻止IGBT100の切断予定部10を含む耐圧構造部20付近の半導体基板の断面図である。ただし、逆阻止IGBT100としての動作にかかわる主電流経路を含む活性領域は図示していない。以下の説明では、半導体基板という場合は、単体のデバイスチップとチップとして切り出す前のウェハの両方またはいずれか一方を意味する。ウェハという場合は、デバイスチップに切り出す前の円板状の半導体基板を意味する。まず、工程の初めに酸化膜マスク等図示せずの形成後、p型分離層1の拡散を行う。600Vの耐圧クラスでは120μm、1200Vの耐圧クラスでは210μm程度の深さの拡散を必要とする。その後、マスク材を除去し、表面側のMOS構造を含む活性領域図6参照およびガードリングとなるp層2および金属フィールドプレート3などの電界緩和構造、pチャネルストッパー4、保護膜5などを含む耐圧構造部20等をよく知られた通常のプロセス技術を用いて作成する。この通常のプロセス技術については、煩雑になるので、詳述しない。この工程まで完了すると図1の断面図の状態になる。次に、図2のp型分離層1を中心とする部分の逆阻止IGBT100の断面図に示すように裏面から半導体基板ウェハを研削し、設計耐圧で決まる所定の厚さまで薄くする。600V耐圧の素子では100μm程度、1200V耐圧の素子では、190μm程度の研削後の厚さにする。この際、p型分離層1が裏面側コレクタ側に露出することが必要である。ウェハ研削後、図3の断面図に示すように、裏面にpコレクタ層6とコレクタ電極7を形成してウェハプロセスが完了する。このようにチップ端に形成されたp型分離層1と裏面のpコレクタ層6とが接続することにより、有効な逆耐圧を有する逆阻止IGBT100が作製できる。ウェハプロセス完了後、回転するダイシングブレードにより、図4の断面図に示すようにp型分離層1の中央部で切断する。すなわち、ウェハからチップを切り出すダイシング工程が必要である。半導体基板ウェハ全体でみると、格子状パターンの切断になり、ダイス形状のIGBTチップが切り出される。ところが、このダイシング工程では、微小なダイアモンド粉末を成形材に練りこんで形成される15μm~25μm程度の厚さのダイシングブレード図示せずを高速回転させることにより、ウェハを物理的に切断するので、チップ端のシリコン切断面に、切断面から内部に向かう小クラック9が発生することは避けられない。このクラック9の先端がp型分離層1とpコレクタ層6との内側にあるn-ベース層8に達すると、図5の逆方向の電流電圧特性図に示すように逆方向耐圧特性が劣化することになる。さらに、ダイシング直後に生じたクラック9の先端がn-ベース層8に達しない状態でありチップの電気特性が良好であっても、その後のチップ搬送中の振動などによりクラック9が進行し、先端がn-ベース層8に達したり、さらにクラック9が進行してチップ端の欠けの状態にまでなると、特性が劣化し不良となる。またさらに、チップの段階では特性劣化が生じない程度のクラック9の幅であっても、モジュールなどの組み立てにおける半田付けなどの作業の際に熱履歴が加わると、前述と同様に、クラック9が進行して特性劣化を起こすことがしばしば見られた。このクラック幅とはチップの切断面からクラックの先端までの基板面に平行な方向による最短距離であり、クラックの線または面に沿った長さではない。本発明の製造方法により製造した逆阻止IGBTの実施例を図6の断面図に示す。図6では、本発明を説明するために、チップの切断部近傍を拡大して示している。逆阻止IGBTのチップの切断面の観察により、ダイシング工程によりチップ端で発生するクラック9の幅は、チップに切断後の搬送中の振動および組み立て工程における熱履歴や長期間の通電期間後を含めても、99以上の確率で50μm以下であることが判明した。従って、pコレクタ層6に近い側のp型分離層の幅D切断面からの距離をこのクラック9の最大幅以上にすることにより、クラック9が発生し進行してもp型分離層1内に納まるので、n-ベース層8にクラック先端が達せず、逆耐圧の劣化が発生しない。以下図6の符号の説明をする。符号7はコレクタ電極、8はn-ベース層、11はpベース層、12はnエミッタ領域、13はゲート酸化膜、14はゲート電極、15はエミッタ電極、20は耐圧構造部、30は活性領域である。図7に示す、pコレクタ層6に近い側のp型分離層幅Dとダイシング後の不良率の相関図から、コレクタ側p型分離層幅Dが60μm以上の場合、ダイシング後の不良率が実質的に無くなることが分かる。従って、コレクタ側のp型分離層幅Dを60μm以上にすることにより、ダイシング時に避けられない微小クラックの発生があっても、クラックによる逆耐圧特性劣化を防ぐことができる。従って、クラックが入ったチップが、チップでは良品と判定されても、複数チップを1つのパッケージにするモジュール組み立て工程の際の半田付けなどの熱ストレスにより、クラックが進行して特性不良となることを抑制することができる。その結果、良品率向上の効果が期待でき、製品コストの低減につながる。コレクタ側のp型分離層幅Dを広げる方法として、p型分離層拡散のための、半導体基板の表面側に形成する酸化膜マスクの開口幅を広げる第1方法、半導体基板へのp型分離層の拡散深さをより深くして基板の面方向への拡散広がり幅を大きくする第2方法、より厚さが薄いダイシングブレードを使用する等の第3方法がある。第3の方法は、ダイシングブレードの厚さはもともと薄いので、さらに薄くするには限界がある。第2の方法はもともと長時間拡散であるので、さらに長くすることはプロセスの負担が大きくなり決して容易な方法ではない。第1の方法は酸化膜マスク幅を変えるだけなので、前述の3方法の中では最も簡単で容易な方法である。しかし、p型分離層部分は、本来、素子としては無効領域である。従って、コレクタ側のp型分離層幅Dを広げすぎると、無効面積が増えることになる。その結果チップサイズの増大、または、活性面積の減少など、いずれにしてもチップコストの上昇を招くことになる。従って、チップの片側のコレクタ側のp型分離層幅Dの上限は概ね300μmであり、このp型分離層幅D以下であることが望ましい。なお、p型分離層1とpコレクタ層6は裏面の欠落部からの漏れ電流を防ぐために、できるだけ深い領域を形成したいが、深い領域を形成しようとすると半導体基板の表面側の不純物濃度が低下してしまう。また、金属電極とのオーミック性を高めるためには表面側の不純物濃度を高くしたい要望がある。この両者の要望をかなえるためには、多段でボロンをイオン注入してpコレクタ層6を形成するのがよく、例えば、150keVの加速エネルギーでドーズ量は5×1012cm-2~5×1014cm-2とする深いp領域と、45keVの加速エネルギーでドーズ量は1×1013cm-2~1×1015cm-2とする浅いp領域を形成してもよい。このように、多段のイオン注入を行い、深いpコレクタ層6とすることで、クラック9の先端がn-ベース層8に達することを確実に防ぐことができる。