プログラマブルデバイスと、前記プログラマブルデバイスのコンフィグレーションに用いる論理回路情報を記憶する不揮発性メモリと、を備えるコンフィグレーション装置であって、前記プログラマブルデバイスと前記不揮発性メモリは、それぞれ、中央処理装置にバスで接続され、前記コンフィグレーション装置が起動した場合に、停止信号を継続して送って前記中央処理装置を停止状態に保ち、前記停止信号の発生を停止することで、前記中央処理装置を作動させる信号部と、前記プログラマブルデバイスにバスで接続され、前記中央処理装置と前記不揮発性メモリとを接続する前記バスに接続され、前記信号部が前記停止信号を継続して送っている間に、前記不揮発性メモリに記憶された前記論理回路情報を用いて前記プログラマブルデバイスのコンフィグレーションを行う制御部と、をさらに備えるコンフィグレーション装置。前記信号部は、前記コンフィグレーション装置が起動した場合に、リセット信号を前記制御部に継続して送って前記制御部をリセット状態に保ち、また前記停止信号を前記中央処理装置および前記プログラマブルデバイスに継続して送って前記中央処理装置および前記プログラマブルデバイスを停止状態に保ち、その後電源電圧が安定したとみなすことができる所定の基準が満たされた場合には前記リセット信号の発生を停止することで、前記制御部を作動させ、前記制御部が行う前記プログラマブルデバイスのコンフィグレーションが完了したと判定した場合に前記停止信号の発生を停止することで、前記中央処理装置および前記プログラマブルデバイスを作動させる請求項1に記載のコンフィグレーション装置。前記制御部は、前記プログラマブルデバイスのコンフィグレーションの完了後に、前記中央処理装置と前記不揮発性メモリとを接続する前記バスへの当該制御部の接続を切断する請求項1または2に記載のコンフィグレーション装置。従来の専用のコンフィグレーションROMを用いる方法では、一般的にプログラマブルデバイスを備える装置はCPUのブートコードなどのプログラムを記憶するためのフラッシュメモリを備えているにも関わらず、さらに専用のコンフィグレーションROMを備えることで、必要な実装スペースが増大してしまう。特許文献1に開示される情報処理システムは、論理回路情報をフラッシュメモリに格納するので、論理回路情報を格納するための専用ROMを必要としない。しかし、コンフィグレーション中にFPGAがバス上の信号に影響を及ぼさないようにFPGAをバスから分離するための回路の実装が必要となり、必要な実装スペースが増大してしまう。本発明は、上述のような事情に鑑みてなされたものであり、プログラマブルデバイスを備える装置の小型化を可能とすることを目的とする。上記目的を達成するために、本発明に係るコンフィグレーション装置は、プログラマブルデバイスと、プログラマブルデバイスのコンフィグレーションに用いる論理回路情報を記憶する不揮発性メモリとを備え、プログラマブルデバイスと不揮発性メモリは、それぞれ、中央処理装置にバスで接続される。コンフィグレーション装置は、信号部と、制御部とをさらに備える。コンフィグレーション装置が起動した場合に、信号部は停止信号を継続して送って中央処理装置を停止状態に保ち、停止信号の発生を停止することで、中央処理装置を作動させる。制御部は、プログラマブルデバイスにバスで接続され、中央処理装置と不揮発性メモリとを接続するバスに接続される。制御部は、信号部が停止信号を継続して送っている間に、不揮発性メモリに記憶された論理回路情報を用いてプログラマブルデバイスのコンフィグレーションを行う。本発明によれば、プログラマブルデバイスを備える装置の小型化が可能となる。以下、本発明の実施の形態について図面を参照して詳細に説明する。なお図中、同一または同等の部分には同一の符号を付す。図1は、本発明の実施の形態に係るコンフィグレーション装置の構成例を示すブロック図である。コンフィグレーション装置1以下、CFG装置1と記すは、CFG制御部10、信号部20、CPUCentralProcessingUnit:中央処理装置30、FPGAFieldProgrammableGateArray40、およびフラッシュ50を備える。CFG装置1は、プログラマブルデバイスとしてFPGA40を用い、不揮発性メモリとしてフラッシュメモリであるフラッシュ50を用いる。フラッシュ50は、CPU30がブート時にロードするブートコードなどのプログラムに加え、FPGA40のコンフィグレーションに用いる論理回路情報を記憶する。CFG制御部10は、CPU30およびフラッシュ50とそれぞれローカルバス60を介して接続されている。またCFG制御部10とFPGA40はコンフィグレーションバス以下、CFGバスと記す61を介して接続されている。CPU30およびFPGA40はFPGAバス62を介して接続されている。CFG制御部10は、ローカルバス60を介してフラッシュ50から論理回路情報を読み出し、CFGバス61を介して論理回路情報をFPGA40に書き込み、FPGA40のコンフィグレーションを行う。図1において双方向にデータのやり取りが発生し得るものについては矢印を省略した。これは他の図においても同様である。図1において点線で示すように、信号部20と、CFG制御部10およびフラッシュ50とは、パワーオンリセット以下、PORと記す信号を送るためのPOR信号線70で接続されている。信号部20は、リセット信号であるPOR信号を継続して送ってCFG制御部10およびフラッシュ50をリセット状態に保ち、リセット信号の発生を停止することでCFG制御部10およびフラッシュ50を作動させる。また信号部20と、CPU30およびFPGA40とは、ハードウェアリセット以下、HWRと記す信号を送るためのHWR信号線71で接続されている。信号部20は、停止信号であるHWR信号を継続して送ってCPU30およびFPGA40を停止状態に保ち、停止信号の発生を停止することでCPU30およびFPGA40を作動させる。CFG制御部10と、信号部20とは、FPGA40のコンフィグレーションの完了を示す完了通知信号を送るための完了通知信号線72で接続されている。図2は、本発明の実施の形態に係るCFG制御部および信号部の構成例を示すブロック図である。CFG制御部10は、制御部101、ローカルバスIF部102、CFGバスIF部103を備える。ローカルバスIF部102は、フラッシュ50からローカルバス60を介して論理回路情報を読み出すためのバスインタフェース制御を行う。CFGバスIF部103は、CFGバス61を介して論理回路情報をFPGA40に書き込むためのバスインタフェース制御を行う。信号部20は、POR信号部201およびHWR信号部202を備える。図2において点線で示すように、POR信号部201と、CFG制御部10内の制御部101、HWR信号部202およびフラッシュ50とは、POR信号線70で接続されている。HWR信号部202とCPU30およびFPGA40は、HWR信号線71で接続されている。CFG制御部10内の制御部101と、HWR信号部202とは、完了通知信号線72で接続されている。図3は、本発明の実施の形態に係るコンフィグレーション装置が行うコンフィグレーション制御のタイミングチャートである。図1、図2および図3を用いて、CFG装置1が行うコンフィグレーション制御の例について以下に説明する。図3のタイミングT1において、CFG装置1が起動した場合、POR信号部201は、POR信号をアサートすることによりCFG制御部10およびフラッシュ50をリセット状態に保つ。CFG装置1の起動とは、電源投入による起動に限られず、再起動も含む。HWR信号部202は、POR信号がアサートされているまたは完了通知信号がアサートされていない場合には、HWR信号をアサートすることによりCPU30およびFPGA50を停止状態に保つ。したがって、CFG装置1が起動した場合には、POR信号がアサートされ、続いてHWR信号がアサートされ、CFG制御部10およびフラッシュ50がリセット状態に保たれ、CPU30およびFPGA40が停止状態に保たれる。POR信号部201は、電源が安定したとみなすことができる所定の基準が満たされた場合に、POR信号をディアサートすることによりCFG制御部10およびフラッシュ50を作動させる。POR信号部201は、図3のタイミングT2において、例えば図示しない電源監視回路から電源正常信号を受け取り、電源電圧が安定したと判定して、POR信号をディアサートする。HWR信号部202は、完了通知信号がアサートされていないので、POR信号がディアサートされても、HWR信号をアサートした状態を維持する。POR信号がディアサートされると、CFG制御部10はFPGA40のコンフィグレーションを開始する。この時点ではHWR信号がアサートされており、CPU30は停止状態に保たれているので、ローカルバス60においてバスアクセスの競合は発生せず、CFG制御部10がフラッシュ50から論理回路情報を読み出すことが可能となる。制御部101は、論理回路情報の読み出しアドレスを初期化する。論理回路情報が記憶されるフラッシュ50のアドレスは予め定められているものとする。制御部101は、ローカルバスIF部102を制御して、ローカルバス60を介してフラッシュ50から論理回路情報DAT0を読み出す。そして、CFGバスIF部103を制御して、CFGバス61を介して論理回路情報DAT0をFPGA40に書き込む。FPGA40は書き込まれた論理回路情報を用いてコンフィグレーションを行う。例えばDAT0が論理回路情報として不正なデータであり、コンフィグレーション中にエラーが発生した場合には、FPGA40は、CFGバスIF部103を介して制御部101にコンフィグレーションエラーを通知する。エラー通知を受け取った制御部101は、コンフィグレーションが完了したと判定して、完了通知信号をアサートする。コンフィグレーションの完了とは、コンフィグレーションの正常終了および異常終了を含むものとする。なお制御部101は、エラー通知を受け取ると異常フラグを設定する。制御部101は、FPGA40からコンフィグレーションエラーの通知を受けなかった場合には、全ての論理回路情報がFPGA40に書き込まれてコンフィグレーションが完了したか否かを判定する。制御部101は、FPGA40からコンフィグレーションが完了した旨の通知を受けたか否かに基づき全ての論理回路情報についてコンフィグレーションが完了したか否かを判定する。全ての論理回路情報についてコンフィグレーションが完了していない場合には、論理回路情報の読み出しアドレスを例えばインクリメントし、次の論理回路情報DAT1を読み出す。上述の処理を繰り返し、FPGA40からコンフィグレーションが完了した旨の通知を受けると、制御部101は、コンフィグレーションが完了したと判定して、完了通知信号をアサートする。また制御部101は、コンフィグレーションが完了したと判定した場合であって、異常フラグが設定されていない場合に、ローカルバスIF部102を制御してローカルバス60への接続を切断するよう構成してもよい。ローカルバス60への接続を切断することで、CPU30の作動後のローカルバス60上でのCPU30とCFG制御部10のバスアクセスの競合を防ぐことができる。図3のタイミングT3で完了通知信号がアサートされると、HWR信号部202は、POR信号がアサートされておらず、完了通知信号がアサートされたので、コンフィグレーションが完了したと判定し、図3のタイミングT4でHWR信号をディアサートする。コンフィグレーション中に何らかの異常が発生してCFG制御部10が完了通知信号をアサートしない場合には、HWR信号がディアサートされない。そのため、POR信号がディアサートされてから所定の時間が経過しても完了通知信号がアサートされない場合には、HWR信号部202はコンフィグレーションが完了したと判定してHWR信号をディアサートするタイムアウト処理を行うよう構成するのが望ましい。所定の時間とは装置の設計において決定される任意の時間である。HWR信号がディアサートされると、CPU30およびFPGA40が作動する。CPU30は図3のタイミングT5でフラッシュ50からブートコードのロードを開始する。CPU30は、ブート後にフラッシュ50に自由にアクセスすることが可能となり、フラッシュ50に記憶された論理回路情報を更新することが可能となる。またCPU30のブート後にソフトウェアによって、ローカルバス60およびローカルバスIF部102を介して、制御部101内に保持されている異常フラグが読み出される。コンフィグレーション中のエラー発生により異常フラグが設定されている場合には、フラッシュ50内の不正なコンフィグレーションデータを正常なデータに書き換える。図4は、本発明の実施の形態に係るコンフィグレーション装置が行う信号制御およびコンフィグレーション制御の動作の一例を示すフローチャートである。CFG装置1が起動すると、信号部20は信号制御を開始する。POR信号部201はPOR信号をアサートし、HWR信号部202はHWR信号をアサートするステップS110。POR信号部201は、電源監視回路が電源正常信号をアサートしたか否かを確認するステップS120。電源正常信号がアサートされていない場合にはステップS130:N、ステップS120に戻って、上述の処理を繰り返し行う。電源正常信号がアサートされた場合にはステップS130:Y、POR信号部201はPOR信号をディアサートするステップS140。POR信号がディアサートされるとCFG制御部10が作動し、コンフィグレーション制御を開始する。制御部101は、論理回路情報の読み出しアドレスを初期化するステップS210。制御部101は、ローカルバスIF部102を制御して、ローカルバス60を介してフラッシュ50から論理回路情報を読み出すステップS220。そして、CFGバスIF部103を制御して、CFGバス61を介して論理回路情報をFPGA40に書き込むステップS230。FPGA40からコンフィグレーションエラーの通知を受けた場合にはステップS240:Y、制御部101は異常フラグを設定するステップS270。そして、ステップS280に進む。制御部101は、FPGA40からコンフィグレーションエラーの通知を受けなかった場合にはステップS240:N、FPGA40からコンフィグレーション完了した旨の通知を受けたか否かに基づき、全ての論理回路情報がFPGA40に書き込まれてコンフィグレーションが完了したか否かを判定する。全ての論理回路情報についてコンフィグレーションが完了していない場合にはステップS250:N、論理回路情報の読み出しアドレスをインクリメントするステップS260。そしてステップS220に戻り、上述の処理を繰り返す。上述の処理を繰り返して、全ての論理回路情報についてコンフィグレーションが完了した場合にはステップS250:Y、ステップS280に進む。制御部101は、完了通知信号をアサートするステップS280。そして、異常フラグが設定されていない場合にはステップS290:N、ローカルバスIF部102を制御してローカルバス60への接続を切断しステップS300、処理を終了する。異常フラグが設定されている場合にはステップS290:Y、ステップS300のローカルバス60への接続の切断は行わずに、処理を終了する。ステップS140でPOR信号部201がPOR信号をディアサートすると、HWR信号部202は、コンフィグレーションのタイムアウトを判定するためのタイマを起動するステップS150。HWR信号部202は、完了通知信号がアサートされたか否かを確認するステップS160。完了通知信号がアサートされていない場合にはステップS170:N、タイマの計測時間が所定の時間を経過しているか否かを判定する。タイマの計測時間が所定の時間を経過していない場合にはステップS180:N、ステップS160に戻って上述の処理を繰り返す。上述の処理を繰り返し、ステップS160で完了通知信号がアサートされたことを確認した場合にはステップS170:Y、コンフィグレーションが完了したと判定し、ステップS190に進む。また上述の処理を繰り返して完了通知信号がアサートされていないがステップS170:N、タイマの計測時間が所定の時間を経過した場合にはステップS180:Y、コンフィグレーションが完了したと判定し、ステップS190に進む。HWR信号部202は、HWR信号をディアサートしステップS190、処理を終了する。HWR信号がディアサートされると、CPU30およびFPGA40が作動する。CPU30はフラッシュ50からブートコードのロードを開始する。以上説明したように、本実施の形態に係るコンフィグレーション装置は、論理回路情報を格納するための専用ROMReadOnlyMemoryや、コンフィグレーション中にプログラマブルデバイスをバスから切り離すための回路を実装する必要がないので、プログラマブルデバイスを備える装置を小型化することが可能となり、装置のコストの低減も期待できる。またコンフィグレーションの完了後に、CFG制御部10がローカルバス60への接続を切断するよう構成した場合には、CPU30の作動後にCFG制御部10とCPU30のバスアクセスの競合を防ぐための回路を実装する必要がないので、さらなる装置の小型化およびコストの低減が可能となる。また本実施の形態に係るコンフィグレーション装置は、論理回路情報を記憶する専用ROMをJTAGJointTestActionGroupインタフェース経由で更新する方法のように専用のケーブルやPCを必要としないので、論理回路情報の更新を簡易化することができる。本発明の実施の形態は上述の実施の形態に限られない。CFG制御部10、CPU30、FPGA40、およびフラッシュ50がローカルバス60で接続され、CFG制御部10およびFPGA40がCFGバスで接続されるよう構成してもよい。CPU30は、FPGA40およびフラッシュ50とそれぞれバスで接続されていれば、CFG装置1の外部に配置されてもよい。また例えばPOR信号部201が出力するPOR信号をCPU30およびFPGA40にも送り、図5に示すインバータ80、81およびコンデンサ82を備える遅延回路を用いてPOR信号をコンフィグレーションに要する時間だけ遅延させた信号をHWR信号としてCPU30およびFPGA40に送るよう構成してもよい。図5の構成により、POR信号が、遅延回路を介してHWR信号として、CPU30およびFPGA40に送られる。POR信号、遅延信号、およびHWR信号は図6のタイミングチャートに示すようにディアサートされる。図6に示すようにPOR信号のディアサートが遅延されてHWR信号として送られることで、コンフィグレーションを行っている間にCPU30を停止状態に保つことが可能となる。なお論理回路情報はハードウェアの動作に影響するものであるから、アプリケーションが扱うデータとは区別して管理することが望ましい。例えばファイルシステム上の1ファイルとして扱うのではなく専用領域へ格納し、一般的なファイルアクセスとは異なる処理により読み書きが行えるようにすることが望ましい。