1対のPMOSトランジスタで構成された第1のP型差動対と、1対のNMOSトランジスタで構成された第1のN型差動対と、前記第1のP型差動対および前記第1のN型差動対の出力が入力される折り返しカスコード型中間増幅段と、前記折り返しカスコード型中間増幅段の出力により駆動される出力PMOSトランジスタおよび出力NMOSトランジスタを有する出力段とを備える演算増幅回路を使用するボルテージフォロワ回路であって、前記第1のP型差動対に接続された第1のバイアス電流源から前記第1のP型差動対へ電流が流れないときに、前記出力段へ第1の加速電流を印加して前記出力段の出力変化を加速する第1の出力変化加速部と、前記第1のN型差動対に接続された第2のバイアス電流源から前記第1のN型差動対へ電流が流れないときに、前記出力段へ第2の加速電流を印加して前記出力段の出力変化を加速する第2の出力変化加速部とを備えることを特徴とするボルテージフォロワ回路。前記第1の出力変化加速部が、前記第1のバイアス電流源から前記第1のP型差動対への電流の流れを監視し、前記電流の流れがないことを検出したときに第1の検出信号を出力する第1の検出回路と、前記第1の検出信号が出力されたときに、入力信号の電圧と出力信号の電圧を比較する第1の比較回路と、前記第1の比較回路の比較結果にもとづいて、前記出力PMOSトランジスタまたは前記出力NMOSトランジスタのどちらへ前記第1の加速電流を印加するかを選択する第1の選択回路とを有し、前記第2の出力変化加速部が、前記第2のバイアス電流源から前記第1のN型差動対への電流の流れを監視し、前記電流の流れがないことを検出したときに第2の検出信号を出力する第2の検出回路と、前記第2の検出信号が出力されたときに、前記入力信号の電圧と前記出力信号の電圧を比較する第2の比較回路と、前記第2の比較回路の比較結果にもとづいて、前記出力PMOSトランジスタまたは前記出力NMOSトランジスタのどちらへ前記第2の加速電流を印加するかを選択する第2の選択回路とを有することを特徴とする請求項1に記載のボルテージフォロワ回路。前記第1の選択回路は、前記第1の比較回路の比較結果が、前記入力信号の電圧が前記出力信号の電圧よりも高いことを示すときは、前記出力PMOSトランジスタへ前記第1の加速電流を印加し、前記第1の比較回路の比較結果が、前記入力信号の電圧が前記出力信号の電圧よりも低いことを示すときは、前記出力NMOSトランジスタへ前記第1の加速電流を印加し、前記第2の選択回路は、前記第2の比較回路の比較結果が、前記入力信号の電圧が前記出力信号の電圧よりも高いことを示すときは、前記出力PMOSトランジスタへ前記第2の加速電流を印加し、前記第2の比較回路の比較結果が、前記入力信号の電圧が前記出力信号の電圧よりも低いことを示すときは、前記出力NMOSトランジスタへ前記第2の加速電流を印加することを特徴とする請求項2に記載のボルテージフォロワ回路。前記第1の出力変化加速部が、ソース端子が前記第1のバイアス電流源に接続されて、前記第1のバイアス電流源から前記P型差動対へ電流が流れないときに前記第1のバイアス電流源から電流が流れる第1のPMOSトランジスタと、ゲート端子へ前記入力信号が入力される第1のNMOSトランジスタとゲート端子へ前記出力信号が入力される第2のNMOSトランジスタとからなる第2のN型差動対と、低電位電源を電源とし、前記第1のPMOSトランジスタに流れる電流を折り返して前記第2のN型差動対の共通ソース端子へ供給する第1のカレントミラー回路と、高電位電源を電源とし、前記第2のNMOSトランジスタに流れる電流を折り返す第2のカレントミラー回路とを有し、前記第1の加速電流を、前記出力PMOSトランジスタへは前記第1のNMOSトランジスタのドレイン端子から印加し、前記出力NMOSトランジスタへは前記第2のカレントミラー回路の出力端子から印加し、前記第2の出力変化加速部が、ソース端子が前記第2のバイアス電流源に接続されて、前記第2のバイアス電流源から前記N型差動対へ電流が流れないときに前記第2のバイアス電流源から電流が流れる第1のNMOSトランジスタと、ゲート端子へ前記入力信号が入力される第1のPMOSトランジスタとゲート端子へ前記出力信号が入力される第2のPMOSトランジスタとからなる第2のP型差動対と、前記高電位電源を電源とし、前記第1のNMOSトランジスタに流れる電流を折り返して前記第2のP型差動対の共通ソース端子へ供給する第3のカレントミラー回路と、前記低電位電源を電源とし、前記第2のPMOSトランジスタに流れる電流を折り返す第4のカレントミラー回路とを有し、前記第2の加速電流を、前記出力NMOSトランジスタへは前記第1のPMOSトランジスタのドレイン端子から印加し、前記出力PMOSトランジスタへは前記第4のカレントミラー回路の出力端子から印加することを特徴とする請求項1に記載のボルテージフォロワ回路。前記第1の出力変化加速部が、前記高電位電源を電源とし、前記第1のNMOSトランジスタに流れる電流を折り返す第5のカレントミラー回路と、前記低電位電源を電源とし、前記第5のカレントミラー回路の出力電流を折り返して前記出力PMOSトランジスタへ印加する第6のカレントミラー回路とを有し、前記第2の出力変化加速部が、前記低電位電源を電源とし、前記第1のPMOSトランジスタに流れる電流を折り返す第7のカレントミラー回路と、前記高電位電源を電源とし、前記第7のカレントミラー回路の出力電流を折り返して前記出力NMOSトランジスタへ印加する第8のカレントミラー回路とを有することを特徴とする請求項4に記載のボルテージフォロワ回路。前記第1のPMOSトランジスタは、ゲート端子へ、前記第1のP型差動対の入力許容範囲の上限に近くて前記上限よりも低い電圧が印加され、前記第1のNMOSトランジスタは、ゲート端子へ、前記第1のN型差動対の入力許容範囲の下限に近くて前記下限よりも高い電圧が印加されることを特徴とする請求項4または5に記載のボルテージフォロワ回路。そこで、本発明が解決しようとする課題は、動作電流を大きく増大させることなく、入力信号変化に対する出力追従性を向上させることのできるボルテージフォロワ回路を提供することにある。実施形態のボルテージフォロワ回路は、第1のP型差動対と、第1のN型差動対と、折り返しカスコード型中間増幅段と、出力段とを備える演算増幅回路を使用するボルテージフォロワ回路であって、第1の出力変化加速部が、前記第1のP型差動対に接続された第1のバイアス電流源から前記第1のP型差動対へ電流が流れないときに、前記出力段へ第1の加速電流を印加して前記出力段の出力変化を加速し、第2の出力変化加速部が、前記第1のN型差動対に接続された第2のバイアス電流源から前記第1のN型差動対へ電流が流れないときに、前記出力段へ第2の加速電流を印加して前記出力段の出力変化を加速する。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、本発明の第1の実施形態に係るボルテージフォロワ回路の構成の例を示すブロック図である。本実施形態のボルテージフォロワ回路は、一般的な構成のレールトゥレール型の折り返しカスコード型演算増幅回路である、演算増幅回路100を使用するボルテージフォロワ回路である。ここで、演算増幅回路100は、1対のPMOSトランジスタP101、P102で構成されたP型差動対101と、1対のNMOSトランジスタN101、N102で構成されたN型差動対102と、P型差動対101およびN型差動対102の出力が入力される折り返しカスコード型中間増幅段103と、折り返しカスコード型中間増幅段103の出力により駆動される出力PMOSトランジスタP104および出力NMOSトランジスタN104を有する出力段104と、を備える。P型差動対101は、PMOSトランジスタP101へ入力信号AINが入力され、PMOSトランジスタP102へ、出力段104からの出力信号AOUTが入力される。PMOSトランジスタP101およびP102へは、高電位電源VDDに接続された定電流源I101からバイアス電流が供給される。N型差動対102は、NMOSトランジスタN101へ入力信号AINが入力され、NMOSトランジスタN102へ、出力段104からの出力信号AOUTが入力される。NMOSトランジスタN101およびN102へは、低電位電源GNDに接続された定電流源I102からバイアス電流が供給される。折り返しカスコード型中間増幅段103は、P型差動対101の出力端子DP101、DP102が接続されてP型差動対101により折り返された電流が流れる負荷トランジスタと、N型差動対102の出力端子DN101、DN102が接続されてN型差動対102により折り返された電流が流れる負荷トランジスタとを有し、出力PMOSトランジスタP104のゲート端子GP104および出力NMOSトランジスタN104のゲート端子GN104を駆動する電圧を出力する。出力段104は、高電位電源VDDと低電位電源GNDとの間に直列に接続された出力PMOSトランジスタP104と出力NMOSトランジスタN104を有し、その共通ドレイン端子から出力信号AOUTが出力される。なお、出力PMOSトランジスタP104のドレイン端子とゲート端子GP104との間には、位相補償回路として抵抗R1および容量C1が接続され、出力NMOSトランジスタN104のドレイン端子とゲート端子GN104との間には、位相補償回路として抵抗R2および容量C2が接続されている。上述したように、本実施形態では、P型差動対101およびN型差動対102の一方へ入力信号AIN、他方へ出力信号AOUTが入力されており、これにより、演算増幅回路100はボルテージフォロワとして動作する。ところが、P型差動対101およびN型差動対102には、それぞれ入力許容範囲があり、この範囲内の電圧が入力されたときしか動作しない。図2に、高電位電源VDD、低電位電源GNDと、P型差動対101およびN型差動対102の入力許容範囲の関係を示す。図2に、P型差動対101の入力許容範囲を示す。P型差動対101の入力レベルの上限Vhighは、定電流源I101のオフセットをVos1、PMOSトランジスタP101、P102の閾値をVthpとすると、Vhigh=VDD-Vos1-|Vthp|と表される。したがって、P型差動対101の入力許容範囲は、GND下限からVhigh上限までとなる。図2に、N型差動対102の入力許容範囲を示す。N型差動対102の入力レベルの下限Vlowは、定電流源I102のオフセットをVos2、NMOSトランジスタN101、N102の閾値をVthnとすると、Vlow=Vos2Vthnと表される。したがって、N型差動対102の入力許容範囲は、Vlow下限からVDD上限までとなる。なお、定電流源I101、I102のオフセットは、例えば、この定電流源をMOSトランジスタとした場合、そのドレイン-ソース間電圧に相当する。このように、P型差動対101およびN型差動対102には、それぞれ入力許容範囲があるため、入力信号AINの信号レベルがVhigh以上の領域では、N型差動対102のみが動作し、入力信号AINの信号レベルがVlow以下の領域では、P型差動対101のみが動作する。そのため、折り返しカスコード型中間増幅段103の出力に、駆動力の低下が生じる。そこで、この駆動力の低下を補うため、図1に示すように、本実施形態のボルテージフォロワ回路は、出力変化加速部1と、出力変化加速部2と、を備える。出力変化加速部1は、P型差動対101に接続された定電流源I101からP型差動対101へ電流が流れないときに、出力段104へ加速電流I1を印加して出力段104の出力変化を加速する。出力変化加速部2は、N型差動対102に接続された定電流源I102からN型差動対102へ電流が流れないときに、出力段104へ加速電流I2を印加して出力段104の出力変化を加速する。図3に、出力変化加速部1および出力変化加速部2の内部構成の例を示す。出力変化加速部1は、定電流源I101の出力端SPの電流の流れを監視し、P型差動対101への電流の流れがないことを検出したときに検出信号DT1を出力する検出回路11と、検出信号DT1が出力されたときに、入力信号AINの電圧と出力信号AOUTの電圧を比較する比較回路12と、比較回路12の比較結果にもとづいて、出力段104の出力PMOSトランジスタP104または出力NMOSトランジスタN104のどちらへ加速電流I1を印加するかを選択する選択回路13と、を有する。検出回路11は、P型差動対101の入力許容範囲の上限Vhighよりも高い電圧が入力されてP型差動対101が動作しなくなると、P型差動対101に電流が流れなくなることを検出して、検出信号DT1を出力する。比較回路12は、検出信号DT1が出力されたときに、入力信号AINの電圧AINと出力信号AOUTの電圧AOUTを比較し、比較結果信号GP1、GN1を出力する。比較結果信号GP1は、AIN<AOUTのときに‘Lとなる信号であり、比較結果信号GN1は、AIN>AOUTのときに‘Hとなる信号である。選択回路13は、比較結果信号GP1により導通が制御されるPMOSトランジスタP1と、比較結果信号GN1により導通が制御されるNMOSトランジスタN1と、を有する。PMOSトランジスタP1には、高電位電源VDDに接続された定電流源I11が接続され、NMOSトランジスタN1には、低電位電源GNDに接続された定電流源I12が接続されている。この選択回路13は、比較結果信号GP1が‘LのときPMOSトランジスタP1が導通して、加速電流I1を、出力段104の出力NMOSトランジスタN104へ印加する電流IN104として出力する。また、選択回路13は、比較結果信号GN1が‘HのときNMOSトランジスタN1が導通して、加速電流I1を、出力段104の出力PMOSトランジスタP104へ印加する電流IP104として出力する。出力変化加速部2は、定電流源I102の出力端SNの電流の流れを監視し、N型差動対102への電流の流れがないことを検出したときに検出信号DT2を出力する検出回路21と、検出信号DT2が出力されたときに、入力信号AINの電圧と出力信号AOUTの電圧を比較する比較回路22と、比較回路22の比較結果にもとづいて、出力段104の出力PMOSトランジスタP104または出力NMOSトランジスタN104のどちらへ加速電流I2を印加するかを選択する選択回路23と、を有する。検出回路21は、N型差動対102へ入力許容範囲の下限Vlowよりも低い電圧が入力されてN型差動対102が動作しなくなると、N型差動対102に電流が流れなくなることを検出して、検出信号DT2を出力する。比較回路22は、検出信号DT2が出力されたときに、入力信号AINの電圧AINと出力信号AOUTの電圧AOUTを比較し、比較結果信号GP2、GN2を出力する。比較結果信号GP2は、AIN<AOUTのときに‘Lとなる信号であり、比較結果信号GN2は、AIN>AOUTのときに‘Hとなる信号である。選択回路23は、比較結果信号GP2により導通が制御されるPMOSトランジスタP2と、比較結果信号GN2により導通が制御されるNMOSトランジスタN2と、を有する。PMOSトランジスタP2には、高電位電源VDDに接続された定電流源I21が接続され、NMOSトランジスタN2には、低電位電源GNDに接続された定電流源I22が接続されている。この選択回路23は、比較結果信号GP2が‘LのときPMOSトランジスタP2が導通して、加速電流I2を、出力段104の出力NMOSトランジスタN104へ印加する電流IN104として出力する。また、選択回路23は、比較結果信号GN2が‘HのときNMOSトランジスタN2が導通して、加速電流I2を、出力段104の出力PMOSトランジスタP104へ印加する電流IP104として出力する。次に、図4および図5を用いて、本実施形態のボルテージフォロワ回路の動作を説明する。図4には、入力信号AIN、出力信号AOUTの波形、および出力変化加速部1、出力変化加速部2の内部信号波形を示す。また、参考波形として、加速電流印加がない場合の出力信号AOUTの波形も示す。また、図5には、図4に示す動作のときの選択回路13、選択回路23のトランジスタのスイッチング状態、および加速電流の出力状態を示す。図4において、入力信号AINの電圧がP型差動対101の入力許容範囲の上限Vhighよりも高い期間T1、T2では、定電流源I101からP型差動対101へ電流が流れないため、検出回路11から検出信号DT1が出力される。そのうち、入力信号AINの上昇局面である期間T1では、AIN>AOUTとなるため、比較回路12から出力される比較結果信号GN1が‘Hとなる。このとき、図5に示すように、選択回路13のNMOSトランジスタN1がONする。これにより、出力PMOSトランジスタP104のゲート端子GP104から加速電流I1がNMOSトランジスタN1へ引き込まれる。その結果、ゲート端子GP104の電圧のGND方向への遷移が加速され、出力信号AOUTの上昇に対する追従性が改善される。一方、入力信号AINの下降局面である期間T2では、AIN<AOUTとなり、比較回路12から出力される比較結果信号GP1が‘Lとなる。このとき、図5に示すように、選択回路13のPMOSトランジスタP1がONする。これにより、PMOSトランジスタP1から出力NMOSトランジスタN104のゲート端子GN104へ加速電流I1が流し込まれる。その結果、ゲート端子GN104の電圧のVDD方向への遷移が加速され、出力信号AOUTの下降に対する追従性が改善される。これに対して、図4の参照波形に示すように、加速電流I1の印加がない場合、期間T1、T2における出力信号AOUTは、入力信号AINに対する追従性が不足し、波形の歪が大きい。次に、図4に示す期間T3、すなわち、入力信号AINの電圧が、P型差動対101の入力許容範囲の上限VhighとN型差動対102の入力許容範囲の下限Vlowとの間にあるときは、図5に示すように、選択回路13、23の総てのトランジスタがOFFし、加速電流I1、I2は出力されない。したがって、この期間は、出力変化加速部1および出力変化加速部2は、出力段104の動作に影響を及ぼさない。次に、図4に示す、入力信号AINの電圧がN型差動対102の入力許容範囲の下限Vlowよりも低い期間T4、T5では、定電流源I102からN型差動対102へ電流が流れないため、検出回路21から検出信号DT2が出力される。そのうち、入力信号AINの下降局面である期間T4では、AIN<AOUTとなるため、比較回路22から出力される比較結果信号GP2が‘Lとなる。このとき、図5に示すように、選択回路23のPMOSトランジスタP2がONする。これにより、PMOSトランジスタP2から出力NMOSトランジスタN104のゲート端子GN104へ加速電流I2が流し込まれる。その結果、ゲート端子GN104の電圧のVDD方向への遷移が加速され、出力信号AOUTの下降に対する追従性が改善される。一方、入力信号AINの上昇局面である期間T5では、AIN>AOUTとなり、比較回路22から出力される比較結果信号GN2が‘Hとなる。このとき、図5に示すように、選択回路23のNMOSトランジスタN2がONする。これにより、出力PMOSトランジスタP104のゲート端子GP104から加速電流I2がNMOSトランジスタN2へ引き込まれる。その結果、ゲート端子GP104の電圧のGND方向への遷移が加速され、出力信号AOUTの上昇に対する追従性が改善される。これに対して、図4の参照波形に示すように、加速電流I2の印加がない場合、期間T4、T5における出力信号AOUTは、入力信号AINに対する追従性が不足し、波形の歪が大きい。次に、図4に示す期間T6、すなわち、入力信号AINの電圧が、N型差動対102の入力許容範囲の下限VlowとP型差動対101の入力許容範囲の上限Vhighとの間にあるときは、図5に示すように、選択回路13、23の総てのトランジスタがOFFし、加速電流I1、I2は出力されない。したがって、この期間は、出力変化加速部1および出力変化加速部2は、出力段104の動作に影響を及ぼさない。このような本実施形態によれば、入力信号AINの電圧がP型差動対101あるいはN型差動対102の入力許容範囲を超えるときは、出力変化加速部1あるいは出力変化加速部2から出力段104へ加速電流が印加されるので、入力信号AINの変化に対する出力信号AOUTの追従性を改善することができる。これにより、出力信号AOUTの波形の歪みを小さくすることができる。また、出力変化加速部1および出力変化加速部2の追加による消費電流の増加は限定的であり、ボルテージフォロワ回路全体の電流を増加させていた従来の出力歪み対策に比べ、消費電流の増加を抑制することができる。第2の実施形態図6は、本発明の第2の実施形態に係るボルテージフォロワ回路の出力変化加速部1Aおよび出力変化加速部2Aの構成の例を示すブロック図である。出力変化加速部1Aは、ソース端子が定電流源I101の出力端SPに接続されて、ゲート端子へP型差動対101の入力許容範囲の上限Vhighに近くてVhighよりも低い電圧Vbpが印加されるPMOSトランジスタP10と、ゲート端子へ入力信号AINが入力されるNMOSトランジスタN11とゲート端子へ出力信号AOUTが入力されるNMOSトランジスタN12とからなるN型差動対ND11と、低電位電源GNDに接続されたNMOSトランジスタN13およびN14からなり、PMOSトランジスタP10に流れる電流を折り返してN型差動対ND11の共通ソース端子へ供給するカレントミラー回路CM11と、高電位電源VDDに接続されたPMOSトランジスタP11およびP12からなり、NMOSトランジスタN12に流れる電流を折り返すカレントミラー回路CM12と、を有する。ここで、PMOSトランジスタP10は、ゲート端子へP型差動対101の入力許容範囲の上限Vhighに近くてVhighよりも低い電圧Vbpが印加されている。そのため、入力許容範囲の上限Vhighよりも高い電圧が入力されてP型差動対101へ定電流源I101からの電流が流れないときに、PMOSトランジスタP10には定電流源I101からの電流が流れる。この出力変化加速部1Aは、出力段104に対する加速電流I1を、出力PMOSトランジスタP104へはNMOSトランジスタN11のドレイン端子から印加し、出力NMOSトランジスタN104へはカレントミラー回路CM12の出力端子から印加する。出力変化加速部2Aは、ソース端子がバイアス電流源I102の出力端SNに接続されて、ゲート端子へN型差動対102の入力許容範囲の下限Vlowに近くてVlowよりも高い電圧Vbnが印加されるNMOSトランジスタN20と、ゲート端子へ入力信号AINが入力されるPMOSトランジスタP21とゲート端子へ出力信号AOUTが入力されるPMOSトランジスタP22とからなるP型差動対PD21と、高電位電源VDDに接続されたPMOSトランジスタP23およびP24からなり、NMOSトランジスタN20に流れる電流を折り返してP型差動対PD21の共通ソース端子へ供給するカレントミラー回路CM21と、低電位電源GNDに接続されたNMOSトランジスタN21およびN22からなり、PMOSトランジスタP22に流れる電流を折り返すカレントミラー回路CM22と、を有する。ここで、NMOSトランジスタN20は、ゲート端子へN型差動対102の入力許容範囲の下限Vlowに近くてVlowよりも高い電圧Vbnが印加されている。そのため、入力許容範囲の下限Vlowに近くてVlowよりも低い電圧が入力されてN型差動対102へ定電流源I102からの電流が流れないときに、NMOSトランジスタN20には定電流源I102からの電流が流れる。この出力変化加速部2Aは、出力段104に対する加速電流I2を、出力NMOSトランジスタN104へはPMOSトランジスタP21のドレイン端子から印加し、出力PMOSトランジスタP104へはカレントミラー回路CM22の出力端子から印加する。次に、本実施形態のボルテージフォロワ回路の動作について説明する。なお、説明にあたっては、図4に示した、入力信号AIN、出力信号AOUTの波形および期間T1~T6を用いる。期間T1およびT2では、P型差動対101が動作しないため、出力変化加速部1AのPMOSトランジスタP10に定電流源I101からの電流が流れる。この電流はカレントミラー回路CM11で折り返されて、N型差動対ND11へ供給される。そのうちの期間T1では、AIN>AOUTであるため、N型差動対ND11は、NMOSトランジスタN11が導通し、カレントミラー回路CM11から供給された電流がNMOSトランジスタN11を流れる。この電流を加速電流I1とすると、出力PMOSトランジスタP104のゲート端子GP104から引き込む電流IP104として、加速電流I1がNMOSトランジスタN11へ引き込まれる。その結果、ゲート端子GP104の電圧のGND方向への遷移が加速され、出力信号AOUTの上昇に対する追従性が改善される。一方、期間T2では、AIN<AOUTであるため、N型差動対ND11は、NMOSトランジスタN12が導通し、N型差動対ND11から供給された電流がNMOSトランジスタN12を流れ、さらに、カレントミラー回路CM12で折り返される。そこで、カレントミラー回路CM12の出力端子から出力される電流を加速電流I1とすると、出力NMOSトランジスタN104へ流し込む電流IN104として、加速電流I1が出力NMOSトランジスタN104のゲート端子GN104へ流し込まれる。その結果、ゲート端子GN104の電圧のVDD方向への遷移が加速され、出力信号AOUTの下降に対する追従性が改善される。次に、期間T4およびT5では、N型差動対102が動作しないため、出力変化加速部2AのNMOSトランジスタN20に定電流源I102からの電流が流れる。この電流はカレントミラー回路CM21で折り返されて、P型差動対PD21へ供給される。そのうちの期間T4では、AIN<AOUTであるため、P型差動対PD21は、PMOSトランジスタP21が導通し、カレントミラー回路CM21から供給された電流がPMOSトランジスタP21を流れる。この電流を加速電流I2とすると、出力NMOSトランジスタN104へ流し込む電流IN104として、加速電流I2が出力NMOSトランジスタN104のゲート端子GN104へ流し込まれる。その結果、ゲート端子GN104の電圧のVDD方向への遷移が加速され、出力信号AOUTの下降に対する追従性が改善される。一方、期間T5では、AIN>AOUTであるため、P型差動対PD21は、PMOSトランジスタP22が導通し、カレントミラー回路CM21から供給された電流がPMOSトランジスタP22を流れ、さらに、カレントミラー回路CM22で折り返される。そこで、カレントミラー回路CM22の出力端子から出力される電流を加速電流I2とすると、出力PMOSトランジスタP104のゲート端子GP104から引き込む電流IP104として、加速電流I2がカレントミラー回路CM22へ引き込まれる。その結果、ゲート端子GP104の電圧のGND方向への遷移が加速され、出力信号AOUTの上昇に対する追従性が改善される。これに対して、期間T3および期間T6では、出力変化加速部1AのPMOSトランジスタP10および出力変化加速部2AのNMOSトランジスタN20に電流が流れない。そのため、加速電流I1およびI2が発生せず、この期間は、出力変化加速部1Aおよび出力変化加速部2Aは、出力段104の動作に影響を及ぼさない。このような本実施形態によれば、カレントミラー回路CM11およびカレントミラー回路CM12のミラー比を調整することにより加速電流I1を調整することができ、また、カレントミラー回路CM21およびカレントミラー回路CM22のミラー比を調整することにより加速電流I2を調整することができる。これにより、高周波動作をより最適化することができる。第3の実施形態図7は、本発明の第3の実施形態に係るボルテージフォロワ回路の出力変化加速部1Bおよび出力変化加速部2Bの構成の例を示すブロック図である。出力変化加速部1Bは、第2の実施形態の出力変化加速部1Aの構成に、さらに、高電位電源VDDに接続されたPMOSトランジスタP13およびP14からなり、NMOSトランジスタN11に流れる電流を折り返すカレントミラー回路CM13と、低電位電源GNDに接続されたNMOSトランジスタN15およびN16からなり、カレントミラー回路CM13の出力電流を折り返すカレントミラー回路CM14と、を有する。本実施形態では、出力PMOSトランジスタP104へ印加する加速電流I1が、カレントミラー回路CM14の出力端子から出力される。これにより、図4の期間T1において、NMOSトランジスタN11のソース端子の電位がAIN-Vthn近傍までしか下がらなくても、出力PMOSトランジスタP104へ印加する加速電流I1を増加させることができ、出力信号AOUTの上昇に対する追従性を改善することができる。出力変化加速部2Bは、第2の実施形態の出力変化加速部2Aの構成に、さらに、低電位電源GNDに接続されたNMOSトランジスタN23およびN24からなり、PMOSトランジスタP21に流れる電流を折り返すカレントミラー回路CM23と、高電位電源VDDに接続されたPMOSトランジスタP25およびP26からなり、カレントミラー回路CM23の出力電流を折り返すカレントミラー回路CM24と、を有する。本実施形態では、出力NMOSトランジスタN104へ印加する加速電流I2が、カレントミラー回路CM24の出力端子から出力される。これにより、図4の期間T4において、PMOSトランジスタP21のソース端子の電位がAINVthp近傍までしか上がらなくても、出力NMOSトランジスタN104へ印加する加速電流I2を増加させることができ、出力信号AOUTの下降に対する追従性を改善することができる。このような本実施形態によれば、第2の実施形態に比べて、入力信号AINの変化に対する出力信号AOUTの追従性をより改善することができる。以上説明した少なくとも1つの実施形態のボルテージフォロワ回路によれば、動作電流を大きく増大させることなく、入力信号変化に対する出力追従性を向上させることができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。