メモリセルアレイ部及び前記メモリセルアレイ部の外周に位置するメモリセルアレイ外側部からなり、前記メモリセルアレイ部が前記メモリセルアレイ外側部に近接する最外周領域を有する半導体基板と、前記半導体基板の前記メモリセルアレイ部に設けられ、互いに平行に配列して配置された複数のワードラインと、前記メモリセルアレイ部の前記最外周領域に設けられ、前記ワードラインと平行に配列して配置された複数のダミーワードラインと、前記複数のワードライン及び前記複数のダミーワードラインが設けられた前記半導体基板の前記メモリセルアレイ部及びメモリセルアレイ外側部を覆う第1の中間絶縁膜と、それぞれが前記第1の中間絶縁膜を貫通し前記ワードラインの各々に隣接した位置に設けられた第1コンタクト部及び前記ダミーワードラインの各々に隣接した位置に設けられたダミーコンタクトプラグからなる1段目のコンタクト部の群と、前記第1の中間絶縁膜及び前記1段目のコンタクト部の群を覆い、前記第1コンタクト部に接続する位置に貫通開口部を有しかつ前記ダミーコンタクトプラグに対応する位置に開口部が形成されない第2の中間絶縁膜と、前記第2の中間絶縁膜の前記貫通開口部に設けられ前記第1コンタクト部に接続された第2コンタクト部からなる2段目のコンタクト部の群と、前記第2の中間絶縁膜上において前記1段目のコンタクト部の群の前記ダミーコンタクトプラグの上方に延在するとともに前記2段目のコンタクト部の群の前記第2コンタクト部と接続し、前記メモリセルアレイ部から前記最外周領域を渡り前記メモリセルアレイ外側部まで延在するビットラインと、を有することを特徴とする半導体装置。前記メモリセルアレイ部のパターン密度は前記メモリセルアレイ外側部のパターン密度よりも高いことを特徴とする請求項1に記載の半導体装置。前記1段目のコンタクト部の群の前記第1コンタクト部の各々は、前記半導体基板に形成された隣接した2つのメモリセルのアクティブ領域間を跨って形成されていることを特徴とする請求項1または請求項2に記載の半導体装置。前記第1コンタクト部及び前記ダミーコンタクトプラグはそれらの寸法や形状が同一で形成されていることを特徴とする請求項1乃至請求項3のいずれか1つに記載の半導体装置。しかしながら、上記従来構造の装置では、いずれも問題があった。図1の例では、ワードラインWLおよびコンタクトの寸法や形状は、メモリセルアレイ部MCAの外部EMCAまで確保できる。しかし、ダミーコンタクトDCTがダミーワードラインDWLとショートすると、それによりダミーワードラインDWLとビットラインBLがショートしてしまうという問題があった。この問題は、コンタクト形成にセルフアラインコンタクトSelfAlignedContactを適用する場合に、特に問題となりやすい。セルフアラインコンタクトでは、ゲート電極上部にエッチングストップとなるマスク絶縁膜を形成できるため、重ね合わせがずれてもゲート電極と短絡しないコンタクトが形成可能となり、ゲート-ゲート間隔を縮小でき高集積化を実現できる。その対策として、特許文献1に開示されている技術の図2の例は、ダミーワードラインDWLのみを配置して、ダミーコンタクトを配置しない。これにより、ダミーコンタクトとダミーワードラインDWLとのショートが発生しない。しかし、ダミーコンタクトが存在しないため、密パターンと粗パターンの境界付近ではコンタクトの寸法や形状の確保が困難な場合に、コンタクトとワードラインとのショートが発生して、それによりワードラインとビットラインがショートするという問題があった。そこで本発明は、以上の問題に鑑みて考案されたものであり、ダミーコンタクトの構造および配置を工夫することにより、ワードラインとビットラインとのショートを防止する半導体装置およびその製造方法を提供することを目的とする。本発明の半導体装置は、メモリセルアレイ部及び前記メモリセルアレイ部の外周に位置するメモリセルアレイ外側部からなり、前記メモリセルアレイ部が前記メモリセルアレイ外側部に近接する最外周領域を有する半導体基板と、前記半導体基板の前記メモリセルアレイ部に設けられ、互いに平行に配列して配置された複数のワードラインと、前記メモリセルアレイ部の前記最外周領域に設けられ、前記ワードラインと平行に配列して配置された複数のダミーワードラインと、前記複数のワードライン及び前記複数のダミーワードラインが設けられた前記半導体基板の前記メモリセルアレイ部及びメモリセルアレイ外側部を覆う第1の中間絶縁膜と、それぞれが前記第1の中間絶縁膜を貫通し前記ワードラインの各々に隣接した位置に設けられた第1コンタクト部及び前記ダミーワードラインの各々に隣接した位置に設けられたダミーコンタクトプラグからなる1段目のコンタクト部の群と、前記第1の中間絶縁膜及び前記1段目のコンタクト部の群を覆い、前記第1コンタクト部に接続する位置に貫通開口部を有しかつ前記ダミーコンタクトプラグに対応する位置に開口部が形成されない第2の中間絶縁膜と、前記第2の中間絶縁膜の前記貫通開口部に設けられ前記第1コンタクト部に接続された第2コンタクト部からなる2段目のコンタクト部の群と、前記第2の中間絶縁膜上において前記1段目のコンタクト部の群の前記ダミーコンタクトプラグの上方に延在するとともに前記2段目のコンタクト部の群の前記第2コンタクト部と接続し、前記メモリセルアレイ部から前記最外周領域を渡り前記メモリセルアレイ外側部まで延在するビットラインと、を有することを特徴とする。本発明の半導体装置においては、前記メモリセルアレイ部のパターン密度は前記メモリセルアレイ外側部のパターン密度よりも高いこととすることができる。本発明の半導体装置においては、前記1段目のコンタクト部の群の前記第1コンタクト部の各々は、前記半導体基板に形成された隣接した2つのメモリセルのアクティブ領域間を跨って形成されることができる。本発明の半導体装置においては、前記第1コンタクト部及び前記ダミーコンタクトプラグはそれらの寸法や形状が同一で形成されることができる。本発明による半導体装置によれば、前記最外周領域にてコンタクトプラグが中間絶縁膜中で終端し電気的接続がないので、ワードラインなどの第1の導電体とビットラインなどの第2の導電体とのショートを防止することができるとともに、それらの寸法や形状が異なってしまうという問題が解消される。さらに、コンタクトホールの位置ズレを吸収することができ、隣り合うメモリセル間の間隔の拡大を最小限に止めてセルフアラインコンタクトエッチング法によりコンタクトホールを形成する半導体装置の小型化ができる。本発明による実施形態の半導体記憶装置について添付の図面を参照しつつ詳細に説明する。本発明による半導体記憶装置におけるメモリセルアレイ部とその外部低密度パターンのダミーコンタクトの配置および構造の例の一部を、図3および図4に示す。図3は、本実施形態の半導体記憶装置の拡大部分平面図であり、図4は、図3のX-Y線で切断した箇所の断面図である。図3に示すように、半導体記憶装置のメモリセルアレイ部MCAは、互いに平行する複数のワードラインWLと、複数のワードラインと交差する複数のビットラインBLと、複数のワードラインおよび複数のビットラインの交差箇所に設けられた複数のメモリセルMCとを有する。半導体記憶装置のメモリセルアレイ部MCAの外側EMCAにはセンスアンプやデコーダ等の周辺回路図示せずがあるが、メモリセルアレイ部MCA高密度パターンより低い密度で形成されている。図4に示すように、ハードマスクHMで保護されたワードラインWL下のメモリセルMCはアクティブ領域ACを含み、アクティブ領域ACを挟むメモリセルMCの対ごと素子分離酸化膜STIが形成されている。なお、ダミービットラインは図示されていないが、設けることもできる。半導体基板2上における複数のメモリセルMC上に中間絶縁膜14が形成されている。図4に示すように、アクティブ領域ACは、第1コンタクト部CT1、第2コンタクト部CT2の順で積層されたコンタクトプラグを介して、ビットラインBLに接続されている。すなわち、メモリセルアレイ部MCAにおいては、メモリセルMC上に位置するコンタクトホールCH1内にそれぞれに埋め込まれたコンタクトプラグ第1コンタクト部CT1、第2コンタクト部CT2が形成されている。かかるコンタクトプラグを介してメモリセルMCが中間絶縁膜14の上の導電体、ビットラインBLに電気的に接続される。メモリセルアレイ部MCAは、コンタクトプラグが中間絶縁膜の途中で終端して埋設されたメモリセルアレイ部外側EMCAに近接する最外周領域MORを有する。図3および図4に示すように、メモリセルアレイ部MCA内部には、コンタクトプラグ第1コンタクト部CT1、第2コンタクト部CT2が配置されるが、その最外周領域MORには、第2コンタクト部CT2は配置されない。これにより、中間絶縁膜の途中で終端して埋設されたダミー第1コンタクト部DCT1は、ビットラインBLに接続されていない。最外周領域MORでのダミー第1コンタクト部DCT11は、その寸法や形状がメモリセルアレイ部MCA内部の第1コンタクト部CT1と同一で形成される。任意のワードラインWLおよびビットラインBLを選択することにより、特定のメモリセルMCが選択され、書き込みや読み出し動作が行われる。ビットラインBLに与えられた電位は、第2コンタクト部CT2-第1コンタクト部CT1を順に介して、アクティブ領域ACまで印加される。ダミー第1コンタクト部DCT1は、第2コンタクト部CT2が存在しないので、ビットラインBLに与えられた電位は印加されない。図4に示すように本発明の効果は、ダミー第1コンタクト部DCT1は、ダミーとして配置されているため、最外周領域MORでの寸法や形状が、メモリセルアレイ部の内部と同一で形成されることである。これにより、コンタクト抵抗値やコンタクトリーク等の特性を、メモリセルアレイ部の内部と同一にすることができる。ダミー第1コンタクト部DCT1は、ダミーワードラインDWLとショートする可能性があるが、ビットラインBLと接続する第2コンタクト部CT2が存在しないので、ビットラインBLとのショートは起こらない。すなわち、第1コンタクト部CT1に対してダミーの効果最外周領域MORでの寸法や形状確保できると、ダミーのデメリット抑制ダミー第1コンタクト部DCT1でのショート発生しても、ビットラインBLとのショートは起こらないを同時に得ることができる。以上の効果は、特に、コンタクトにセルフアラインコンタクトを適用する場合に、有効である。上記実施形態では、アクティブ領域ACに対してコンタクトを接続する例を説明したが、他の実施形態においては、コンタクトにより隣接アクティブ領域ACを接続する構造にも適用可能である。図5はかかる半導体記憶装置の概略部分断面図である。図5において、2は低濃度のP型不純物を拡散させた単結晶シリコンSiからなる半導体基板である。4はポリシリコンからなるゲート電極であり、5は酸化シリコンからなるゲート酸化膜である。半導体基板表面はセルフアラインプロセスにて、アクティブ領域として、図示しないがドープ層が形成されている。ドープ層は、半導体基板2の表層に比較的高濃度のN型不純物を拡散させて形成された拡散層であって、ソース領域およびドレイン領域として機能する。ゲート酸化膜5が隣り合うドープ層の間の中央部の半導体基板2上に形成されるので、ゲート電極4はゲート酸化膜5を挟んで半導体基板2に対向し、ドープ層が形成されていないドープ層間の中央部に配置されている。31はシリサイド膜であり、ゲート電極4上に形成された比較的高融点の金属材料例えばタングステンとシリコンとの化合物であるシリサイド材料からなる薄膜であって、ポリシリコンからなるゲート電極4の電気抵抗を減少させる。32はハードマスク窒化膜であり、シリサイド膜31上に積層された窒化シリコンからなシリサイド膜より厚い厚膜であって、コンタクトホールCH1をセルフアラインコンタクトエッチング法により形成するときのゲート電極4の保護膜として機能する。33はストッパシリコン窒化膜であり、半導体基板2上に形成されたハードマスク窒化膜32およびメモリセルを覆いハードマスク窒化膜より薄い薄膜であって、コンタクトホールCH1をセルフアラインコンタクトエッチング法により形成するときのゲート電極4や電荷蓄積窒化膜9の保護膜として機能する。8はマスクシリコン酸化膜であり、9はマスクシリコン酸化膜8上に積層された窒化シリコンからなる電荷蓄積窒化膜であり、10は、電荷蓄積窒化膜9上に積層されたトップシリコン酸化膜であり、電荷蓄積窒化膜9に保持された電子の移動を抑制する電子障壁として機能する。11はシリコン窒化膜であり、トップシリコン酸化膜10に略矩形断面形状のサイドウォール形状に形成された窒化シリコンからなり、異方性エッチング時の電荷蓄積窒化膜9の保護膜として機能する。MCはメモリセルであり、上記のマスクシリコン酸化膜8、電荷蓄積窒化膜9、トップシリコン酸化膜10、シリコン窒化膜11を順に積層して形成された素子であって、不揮発性メモリとして機能する。14は中間絶縁膜であり、ゲート電極4上やメモリセルMC上などを覆う半導体基板2上に形成された酸化シリコンからなる厚膜の絶縁膜である。CH1、CH2はコンタクトホールであり、いずれの中間絶縁膜を貫通する貫通穴であって、ゲート電極4の側面に形成されたメモリセルMCと、隣り合う他のゲート電極4の側面に形成されたメモリセルMCとの間に形成される。CT1、CT2、DCT1は第1コンタクト部、第2コンタクト部、ダミー第1コンタクト部であって、コンタクトホールCH1にタングステンW等の導電材料を埋め込んで形成されたプラグである。積層された第1および第2コンタクト部CT1、CT2は中間絶縁膜上面から半導体基板表面ドープ層に達するコンタクトプラグであり、半導体基板表面と中間絶縁膜14上に形成されるワードラインとを電気的に接続する機能を有している。セルフアラインコンタクトエッチング法は、異方性エッチングによりゲート電極4上を含む領域をエッチングし、終点検出によりゲート電極4上のハードマスク窒化膜32に達したことを検出し、その後は既知のハードマスク窒化膜32の半導体基板2からの高さに基づいて、残りのコンタクトホールCH1のエッチングを時間により管理し、エッチング量の適正化する方法である。本実施形態のコンタクトホールCH1は、その中間絶縁膜14の上面側は、隣り合うゲート電極4のそれぞれの一部を含む領域の中間絶縁膜14にハードマスク窒化膜32に達すると共に下層に比べて大きい断面形状を有する穴として形成され、その半導体基板2側は、サイドウォール形状のメモリセルMC上に形成されたストッパシリコン窒化膜33に沿って縮小し、隣り合うゲート電極4のメモリセル間に形成されている半導体基板表面に達しており、中間絶縁膜14の上面から半導体基板表面に達する中間絶縁膜14を貫通する貫通穴として形成されている。本実施形態の半導体記憶装置は、図6の製造方法を示すフローチャートのようにして製造される。半導体基板において周辺回路のための素子分離層を形成する。素子分離層によって、半導体基板に、導電体配線およびメモリセルを第1の密度で形成するための第1の素子領域と、その周囲に近接され導電体配線および周辺回路を第1の素子領域より低い第2の密度で形成するための第2の素子領域と、を画定することができる。第1の素子領域を主に製造工程を説明する。ゲート酸化膜を形成するための酸化シリコン膜を形成し、その上にゲート電極を形成するためのポリシリコン膜を形成する。次いで、ポリシリコン膜上にCVD法によりシリサイド膜を形成するためのシリサイド材料の薄膜を形成し、その上にハードマスク窒化膜を形成するための厚膜の窒化シリコン膜を形成する。そして、フォトリソグラフィにより上記の窒化シリコン膜上にゲート電極の形成領域を覆うレジストマスクを形成し、ドライエッチング等により露出している窒化シリコン膜等をエッチングして半導体基板を露出させ、ゲート酸化膜を挟んで半導体基板に対向するゲート電極、並びにゲート電極上に積層されたシリサイド膜およびハードマスク窒化膜を形成する。フォトリソグラフィ、ドライエッチング等によりにより所望素子群パターンで半導体基板を露出させる。次いで、ゲート電極上のハードマスク窒化膜上にマスクシリコン酸化膜、電荷蓄積窒化膜、トップシリコン酸化膜、シリコン窒化膜を形成するための酸化シリコン膜や窒化シリコン膜を積層し、異方性エッチングによりエッチングして、ハードマスク窒化膜の上面および隣り合うゲート電極のメモリセル間の半導体基板の上面を露出させ、ドープ層を自己整合的に形成する。そして、ゲート電極上のハードマスク窒化膜上およびメモリセル上にCVD法により薄膜の窒化シリコンからなるストッパシリコン窒化膜を形成する。以上の第1および第2の素子領域の画定工程S1を実行する。ストッパシリコン窒化膜の形成後に、ストッパシリコン窒化膜を覆う第1の中間絶縁膜14図5を形成する第1の中間絶縁膜形成工程S2。第1の中間絶縁膜の形成後に、フォトリソグラフィにより中間絶縁膜上に隣り合うゲート電極間のそれぞれのゲート電極上のハードマスク窒化膜上の一部を含むコンタクトホール形成領域の中間絶縁膜を露出させた開口部を有するレジストマスクを形成し、これをマスクとして酸化シリコン/窒化シリコンのエッチング選択比が大きい条件での異方性エッチングにより、選択的にエッチングして、ドープ層に達する1段目のコンタクトホールを形成する1段目コンタクトホール形成工程S3。レジストマスクの除去し、スパッタ法等により1段目のコンタクトホール内に導電材料を埋め込んで、基板に電気的に接続する第1コンタクト部CT1、ダミー第1コンタクト部DCT1図5を形成する1段目コンタクトホール埋込工程S4。その後に、中間絶縁膜および第1コンタクト部、ダミー第1コンタクト部を覆う第2中間絶縁膜14a図5を形成する第2の中間絶縁膜形成工程S5。第2中間絶縁膜の形成後に、フォトリソグラフィにより、ダミー第1コンタクト部以外の第1コンタクト部を露出させた開口部を有するレジストマスクを形成し、これをマスクとして、エッチングして、第1コンタクト部に達する第2コンタクトホールを形成する。すなわち、第1の素子領域における第2の素子領域に近接する最外周領域を除き、第1の導電体または半導体素子上の1段目のコンタクトホール上に位置する2段目のコンタクトホールを、第2の中間絶縁膜に形成する。ここで、第1の素子領域の最外周領域に位置し第1の中間絶縁膜で終端する導電材料のダミーコンタクトプラグダミー第1コンタクト部DCT1図5が画定される2段目コンタクトホール形成ダミーコンタクト画定工程S6。レジストマスクの除去し、スパッタ法等により第2コンタクトホール内に導電材料を埋め込んで第1コンタクト部に電気的に接続する第2コンタクト部を形成する2段目コンタクトホール埋込工程S7。その後に、第2中間絶縁膜上に、第2コンタクト部に電気的に接続するワードラインWL図5を形成して接続工程S8、本実施形態の半導体記憶装置を備えた半導体装置を得る。このようにして形成された本実施形態の半導体記憶装置は、コンタクトホールの形成位置が一方のゲート電極の側に偏倚して形成されたとしても、上記と同様にゲート電極や電荷蓄積窒化膜が厚膜のハードマスク窒化膜およびシリコン窒化膜により保護されているので、隣り合うゲート電極のメモリセル間の間隔を広げることなく位置ズレを吸収することができる。更に、本実施形態のゲート電極上やメモリセル上には、厚膜のハードマスク窒化膜やシリコン窒化膜11が形成されているので、薄膜のストッパシリコン窒化膜を形成すれば、上記の保護機能を確保することができ、隣り合うゲート電極のメモリセル間の間隔の拡大を最小限に止めて、セルフアラインコンタクトエッチング法によりコンタクトホールを形成する半導体記憶装置の小型化を図ることができる。上記各実施形態においては、ドープ層はN型不純物を拡散させるとして説明したが、P型不純物を拡散させるようにしてもよい。また、メモリセルにおいて要は最上層を窒化シリコン膜にすればよく、電荷蓄積窒化膜上に積層する酸化シリコン膜と窒化シリコン膜の数はいくつであってもよい。このように、実施形態において、2段構造のコンタクトホールによって、上層配線と半導体基板のアクティブ領域とが接続される構造を有するメモリセルアレイ部を持つ半導体装置において、メモリセルアレイ部の最外周領域におけるスルーホールを削除したことにポイントがある。ここで、メモリセルアレイ部の最外周領域MORに位置する2段目のコンタクトホールが削除されると、最外周領域MORの内側に位置するメモリセルアレイ部の2段目のコンタクトホールの形状が所望の形状を維持することができないが、以下の理由により問題は生じない。図7に示すように、実際のメモリセルアレイ部MCAでは、1段目のコンタクトホールCH1は、隣接した2つのアクティブ領域ACと、これらアクティブ領域AC間に存在する1つのフィールド領域との上に連続して形成される。1段目のコンタクトホールCH1の平面形状は、略長方形状となる。仕上がりは横長の略楕円形状となる2段目のコンタクトホールCH2は、1段目のコンタクトホールCH1の略中心部分上に形成される。2段目のコンタクトホールCH2の平面形状は、略正方形状となる。仕上がりは円形状となる。メモリセル構造体に要求される線幅、ラインアンドスペースは、下層に行くに従い小さくなるため、メモリ構造体の仕上がり寸法の精度は、下層に行くに従い高いものとなる。よって、1段目のコンタクトホールの仕上がり形状の精度を上げるため、メモリセルアレイ部の最外周領域MORに位置する1段目のコンタクトホールダミーコンタクトホールの存在は必須である。一方、2段目のコンタクトホールについては、1段目ほど高い精度が要求されないこと、および下段に位置する1段目のコンタクトホールコンタクトホールに埋め込まれた導電材料の平面形状が2段目のそれよりも広いため、仮にその形状が多少変形したとしても上層配線とのコンタクトを取るための大きな障害にはならない。第1コンタクト部CT1により隣接アクティブ領域AC予め平行に作り込んであるを接続する。