第1の基板と、前記第1の基板表面に形成された素子領域と、前記素子領域と接続され、前記第1の基板上に形成された電極と、前記第1の基板上に第1の面で積層される第2の基板と、前記第2の基板を貫通し、前記電極上に配置されるビアホールと、前記ビアホール内に形成される金属層と、前記第2の基板の第2の面側に形成され、前記金属層と接続される放熱板と、を備えることを特徴とする半導体装置。前記放熱板は、放熱フィンを有することを特徴とする請求項1に記載の半導体装置。前記電極は、前記素子領域上に形成された電極と接続された電極パッドであることを特徴とする請求項1又は請求項2に記載の半導体装置。前記放熱板は、ドレイン電極と接続されていることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。第1の基板に素子領域を形成し、前記第1の基板上に、前記素子領域と接続する電極を形成し、第2の基板を貫通するビアホールを形成し、前記電極上に前記ビアホールが配置されるように、前記第1の基板上に、前記第2の基板の第1の面を積層し、前記ビアホール内に金属層を形成するとともに、前記第2の基板の第2の面側に、前記金属層と接続された放熱板を形成する、ことを特徴とする半導体装置の製造方法。半導体装置の放熱性を向上させ、発熱による特性低下を抑えることを可能にする。実施形態の半導体装置は、第1の基板と、第1の基板表面に形成された素子領域と、素子領域と接続され、第1の基板上に形成された電極と、第1の基板上に第1の面で積層される第2の基板と、第2の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成される金属層と、第2の基板の第2の面側に形成され、金属層と接続される放熱板と、を備えるものである。また、実施形態の半導体装置の製造方法は、第1の基板に素子領域を形成し、第1の基板上に、素子領域と接続する電極を形成し、第2の基板を貫通するビアホールを形成し、電極上に前記ビアホールが配置されるように、第1の基板上に、第2の基板の第1の面を積層し、ビアホール内に金属層を形成するとともに、第2の基板の第2の面側に、金属層と接続された放熱板を形成するものである。以下、実施の形態について、図面を参照して説明する。第1の実施形態図1A-Cに本実施形態の半導体装置の分解斜視図を示す。図1Aに示すように、半導体基板11には、不純物拡散領域を含む素子領域12が形成されており、素子領域12上には、ソース電極13a、ドレイン電極14と、これらに挟まれるようにゲート電極15が形成されている。ソース電極13a、ゲート電極15aは、電極パッドであるソースパッド13b、ゲートパッド15bとそれぞれ接続されている。一方、図1Bに示すように、カバー基板16の裏面側には、ソースパッド13b、ドレイン電極14、ゲートパッド15bの高さに応じた段差が形成されている。そして、ソースパッド13b、ドレイン電極14、ゲートパッド15b上に配置される部分には、それぞれビアホール17a、17b、17cが形成され、これらの内部に、それぞれ金属層18a、18b、18cが形成されている。また、図1Cに示すように、カバー基板16の表面側には、金属層18a、18b、18cとそれぞれ接続され、金属電極として外部と接続される放熱板19a、19b、19cが形成されている。なお、半導体素子の発熱源は、半導体素子の電界分布において最も変位の大きい位置であり、その位置はデバイス構造により変動する。そして、発熱源により近いところからできるだけ多くの熱を放熱させることにより、より放熱性を向上させることができる。一般に、ソースゲート間よりゲートドレイン間の方が、電位差が大きく、より多くの熱を発生する。このようなデバイスにおいては、発熱源により近く、ゲート電極15aより電極面積の大きいドレイン電極14よりより多くの熱を放熱させることが好ましい。そのため、ドレイン電極14と接続される放熱板19bは、放熱板19a、19cより面積が広くなるように形成されていることが好ましい。図2に図1のA-A’断面図を示す。図2に示すように、GaAsなどの半導体基板11上に、ソース電極13aと接続されたソースパッド、ドレイン電極14、ゲート電極15aと接続されたゲートパッド15bが形成されている。半導体基板11上には、裏面にソースパッド13b、ドレイン電極14、ゲートパッド15bの高さに応じた段差を有するGaAsなどからなるカバー基板16が積層されている。カバー基板16には、ソースパッド13b、ドレイン電極14、ゲートパッド15b上にそれぞれ配置されるビアホール17a、17b、17cが形成されている。ビアホール内には金属層18a、18b、18cが形成され、カバー基板16表面側で、放熱板19a、19b、19cとそれぞれ接続されている。このような半導体装置は、以下のようにして形成される。図3Aに示すように、先ず、半導体基板11上に、ゲート電極15a、素子領域12を構成するソース領域/ドレイン領域図示せずを形成する。そして、ソース領域/ドレイン領域とそれぞれ接続されるソース電極、ドレイン電極14と、ソース電極と接続されるソースパッド13b、ゲート電極と接続されるゲートパッド15bを形成する。このとき、例えば、各電極電極パッドを含むは、Auなどにより形成され、ソースパッド13b、ドレイン電極14の電極厚が、ゲートパッド15bの電極厚より厚くなるように形成されている。なお、このようにして形成される半導体素子の表面は、パシベーション膜などにより保護される。次いで、カバー基板16に、通常のフォトリソグラフィ法などを用いて、以下のように半導体素子のソースパッド13b、ドレイン電極14、ゲートパッド15bの電極厚に合わせた段差を形成する。先ず、図3Bに示すように、ゲート電極が配置される部分に、フォトレジストパターン20aを形成し、図3Cに示すように、エッチングにより凸パターンを形成する。さらに、図3Dに示すように、ソースパッド13b、ドレイン電極14、ゲートパッド15bが配置される部分に、フォトレジストパターン20bを形成し、図3Eに示すように、エッチングにより、カバー基板16に高さの異なる凸パターンを形成する。次いで、図3Fに示すように、凸パターンの形成されたカバー基板16の表面、又は図3Gに示すように、フラットなカバー基板16の裏面、或いはその両方に、フォトレジストパターン20cを形成する。そして、図3Hに示すように、エッチングにより、カバー基板17を貫通するビアホール17a、17b、17cを形成する。このとき、エッチング方向は、エッチングレシピ、フォトレジストパターンのカバー率、アライメント精度などに基づき、適宜決めることができる。次いで、図3Iに示すように、裏面にフォトレジストパターン20dを形成し、図3Jに示すように、半導体基板11上にビアホール17a、17b、17cが形成されたカバー基板16を圧着させることにより積層する。なお、カバー基板16を積層した後に、フォトレジストパターン20dを形成してもよい。このとき、ソースパッド13b、ドレイン電極14、ゲートパッド15bがAuなどのやわらかい金属で形成されていると、若干のエッチング誤差は許容される。なお、圧着しながら加熱する低温メタル接着方法などを用いることにより、より接着性を向上させることができる。そして、Auなどの金属層18a、18b、18c及び放熱板19a、19b、19cをメタルデポジッションにより形成し、フォトレジストパターン20dを除去することにより、図1に示すような半導体装置が形成される。なお、半導体基板11と、カバー基板16の間隙には、パシベーション膜などが形成されていることが好ましい。本実施形態によれば、半導体基板に形成された半導体素子の電極より、半導体基板に積層されるカバー基板を貫通するビアホール内に形成された金属層を介して、放熱板より半導体素子内で発生する熱を放熱させることにより、放熱性を向上させることが可能となる。そして、発熱によるデバイス特性の低下を抑えることが可能となる。なお、カバー基板16の段差形状は特に限定されるものではなく、図4に示すように、カバー基板16’を2段形状としてもよい。このような形状とすることにより、段差形成のためのパターニング、エッチングをそれぞれ1回とすることができるとともに、カバー基板16のパターン、ビアホール17a、17b、17c形成の際のアライメントマージンを増大させることができる。さらに、図5に示すように、ソースパッド13b’、ドレイン電極14’、ゲートパッド15b’の電極厚がほぼ等しければ圧着時の変形許容範囲であれば、カバー基板16に段差を形成する必要はない。このような形状とすることにより、工数を低減させることができるとともに、ビアホール17a、17b、17c形成の際のアライメントマージンを増大させることができる。また、図6に示すように、ビアホール17a’、17b’、17c’がテーパを有していてもよい。また、本実施形態において、半導体基板、カバー基板にGaAs基板を用いているが、基板は特に限定されるものではない。半導体基板としては、その他GaN、SiC、Siなどを用いることができる。また、熱膨張率の観点から、カバー基板は、半導体素子が形成される半導体基板と同じ材料のものを用いることが好ましいが、異なる材料でもよい。例えば、カバー基板として、透明なSiC基板を用いることにより、積層時のアライメントが容易となる。また、カバー基板として、汎用されているSi基板を用いることにより、材料コストを抑えるとともに、既に様々なエッチングレシピが知られていることから、エッチングプロセスの最適化が容易であり、プロセスコストを低減することが可能となる。第2の実施形態本実施形態においては、第1の実施形態と同様の構成であるが、放熱板にフィンが設けられている。図7A-Cに本実施形態の半導体装置の分解斜視図を示す。図7Aに示すように、第1の実施形態と同様に、半導体基板21の素子領域22上に、ソース電極23a、ドレイン電極24と、これらに挟まれるようにゲート電極25aが形成されている。ソース電極23a、ゲート電極25aは、電極パッドであるソースパッド23b、ゲートパッド25bとそれぞれ接続されている。一方、図7Bに示すように、カバー基板26の、ソースパッド23b、ドレイン電極24、ゲートパッド25b上に配置される部分には、それぞれビアホール内に、金属層28a、28b、28cが形成されている。また、図7Cに示すように、カバー基板26の表面側には、金属層28a、28b、28cとそれぞれ接続され、金属電極として外部と接続される放熱板29a、29b、29cが形成されている。ドレイン電極と接続される放熱板29bには、放熱フィン30bが設けられている。このような半導体装置は、第1の実施形態と同様に形成される。本実施形態によれば、第1の実施形態と同様に、半導体基板に形成された半導体素子の電極より、半導体基板に積層されるカバー基板を貫通するビアホール内に形成された金属層を介して、放熱フィンを設けて半導体素子内で発生する熱を放熱させることにより、放熱性をより向上させることが可能となる。そして、発熱によるデバイス特性の低下を抑えることが可能となる。なお、かならずしもドレイン電極24と接続される放熱板28bのみに放熱フィン30bが形成される必要はなく、図8に示すように、放熱フィン30a、30cが、ソース電極23a、ゲート電極25aと接続される放熱板28a、28cに形成されてもよい。また、これら実施形態において、ドレイン電極からの放熱が大きくなるように、放熱板が形成されているが、ドレイン電極に限定されるものではない。上述したように、発熱源は、デバイス構造により変動することから、より発熱源に近い電極と接続される放熱板より、より多く放熱できる構造であればよく、適宜デバイス構造の設計上好ましい形状とすることができる。なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。