"第1シリアルバスに接続された第1集積回路と、第2シリアルバスに接続された第2集積回路と、前記第1シリアルバスと前記第2シリアルバスとを非透過に接続するブリッジ回路とを備え、前記ブリッジ回路は、前記第1集積回路から前記第1シリアルバスでパケットを受信する受信回路と、前記受信回路により受信された前記パケットの宛先アドレスが所定のアドレスである場合、前記パケット内の前記宛先アドレスを、前記パケット内の前記宛先アドレスに対応するアドレスに変更するアドレス変換回路と、前記アドレス変換回路により前記宛先アドレスを変更された前記パケットを、前記第2シリアルバスで前記第2集積回路に送信する送信回路とを有すること、を特徴とする情報処理装置。前記受信回路により受信された前記パケットの宛先アドレスが前記送信回路のアドレスであるか否かを判定し、前記宛先アドレスが前記送信回路のアドレスではない場合には、前記パケットを前記アドレス変換回路へ出力せずに、前記パケットによるトランザクション要求を前記宛先アドレスへ出力し、前記宛先アドレスが前記送信回路のアドレスである場合には、前記パケットを前記アドレス変換回路へ出力するアドレス判定回路をさらに備えることを特徴とする請求項1記載の情報処理装置。前記アドレス変換回路は、前記宛先アドレスに対して、前記宛先アドレスに対応するオフセットを加算または減算することで、前記パケット内の前記宛先アドレスを変更することを特徴とする請求項1記載の情報処理装置。前記第2シリアルバスに接続された第3集積回路をさらに備え、前記送信回路は、前記アドレス変換回路により前記宛先アドレスを変更された前記パケットを、前記第2シリアルバスで前記第2集積回路または前記第3集積回路に送信すること、を特徴とする請求項1記載の情報処理装置。前記第2集積回路と前記第3集積回路とは、2つの同一の集積回路であることを特徴とする請求項4記載の情報処理装置。前記第1シリアルバスおよび前記第2シリアルバスは、PCIeに準拠するシリアルバスであることを特徴とする請求項1から請求項5のうちのいずれか1項記載の情報処理装置。ブリッジ回路を使用して、PCIeなどの複数のシリアルバスを接続することがある。図4は、複数のシリアルバスを接続するブリッジ回路を有する従来の情報処理装置の一例を示すブロック図である。図4では、CPUCentralProcessingUnit101と集積回路以下、ICIntegratedCircuitチップという102とがPCIeバス104で接続され、ICチップ102とICチップ103とがPCIeバス105で接続されている。図4に示す装置では、ICチップ102がブリッジ回路である。CPU101は、メモリー111と、PCIeバス104のマスターであるルートコンプレックス112と、内部回路113とを有する。ICチップ102は、メモリー121と、PCIeバス104のターゲットであるエンドポイント122と、アドレス判定回路123と、PCIeバス105のマスターであるルートコンプレックス124とを有する。ICチップ103は、メモリー131と、PCIeバス105のターゲットであるエンドポイント132とを有する。図5は、図4におけるCPU101の従来のアドレスマップの一例を示す図である。図5に示すように、CPU101では、メモリー111、レジスター、ルートコンプレックス112、およびその他のデバイスに対してアドレス空間が割り当てられている。CPU101の内部回路113が、ICチップ102内のデバイスメモリー121、ルートコンプレックス124、レジスターなどにアクセスする場合、PCIeバス104を介してトランザクション要求を送信するため、図5に示すように、ICチップ102内のデバイスは、CPU101においてルートコンプレックス112に割り当てられているアドレス空間内にアドレスを有している必要がある。つまり、CPU101においてルートコンプレックス112に割り当てられているアドレス空間内にアドレスを有さないICチップ102内のデバイスには、CPU101の内部回路113はアクセスできない。同様に、CPU101の内部回路113が、ICチップ103内のデバイスメモリー131などにアクセスする場合、PCIeバス104およびPCIeバス105を介してトランザクション要求を送信するため、図5に示すように、CPU101においてルートコンプレックス112に割り当てられているアドレス空間内で、かつ、ルートコンプレックス124に割り当てられているアドレス空間内にアドレスを有さないICチップ103内のデバイスには、CPU101の内部回路113はアクセスできない。例えば、ICチップ103内でのメモリー131のアドレス空間が図5に示すように広くても、CPU101の内部回路113は、図5に示す斜線部にしかアクセスできない。このため、CPU101からICチップ103のすべてのデバイスを使用可能とするには、ICチップ103のデバイスのアドレス空間がルートコンプレックス124に割り当てられているアドレス空間内に配置されるように、ICチップ103を設計する必要があり、ICチップ103の設計が制約されるとともに、汎用のICチップをICチップ103として効率よく使用することが困難である。本発明は、上記の問題に鑑みてなされたものであり、ブリッジ回路を介して別のシリアルバスに接続されているICチップを効率よく使用することができる情報処理装置を得ることを目的とする。上記の課題を解決するために、本発明では以下のようにした。本発明に係る情報処理装置は、第1シリアルバスに接続された第1集積回路と、第2シリアルバスに接続された第2集積回路と、第1シリアルバスと第2シリアルバスとを非透過に接続するブリッジ回路とを備える。そして、ブリッジ回路は、第1集積回路から第1シリアルバスでパケットを受信する受信回路と、受信回路により受信されたパケットの宛先アドレスが所定のアドレスである場合、パケット内の宛先アドレスを、パケット内の宛先アドレスに対応するアドレスに変更するアドレス変換回路と、アドレス変換回路により宛先アドレスを変更されたパケットを、第2シリアルバスで第2集積回路に送信する送信回路とを有する。これにより、第1集積回路のアドレスマップに第2集積回路内のデバイスのアドレス空間が依存しないため、第1集積回路からブリッジ回路を介して第2集積回路を効率よく使用することができる。また、本発明に係る情報処理装置は、上記の情報処理装置に加え、次のようにしてもよい。この場合、情報処理装置は、アドレス判定回路をさらに備える。アドレス判定回路は、受信回路により受信されたパケットの宛先アドレスが上述の送信回路のアドレスであるか否かを判定し、宛先アドレスが上述の送信回路のアドレスではない場合には、パケットをアドレス変換回路へ出力せずに、パケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスが上述の送信回路のアドレスである場合には、パケットをアドレス変換回路へ出力する。これにより、ブリッジ回路内部のデバイスも第1集積回路から使用することができる。また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、アドレス変換回路は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、情報処理装置は、第2シリアルバスに接続された第3集積回路をさらに備える。そして、送信回路は、アドレス変換回路により宛先アドレスを変更されたパケットを、第2シリアルバスで第2集積回路または第3集積回路に送信する。これにより、第1集積回路のアドレスマップに第2集積回路および第3集積回路内のデバイスのアドレス空間が依存しないため、第1集積回路からブリッジ回路を介して第2集積回路および第3集積回路を効率よく使用することができる。また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、第2集積回路と第3集積回路とは、2つの同一の集積回路である。また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、第1シリアルバスおよび第2シリアルバスは、PCIeに準拠するシリアルバスである。本発明によれば、ブリッジ回路を介して別のシリアルバスに接続されているICチップを効率よく使用することができる。以下、図に基づいて本発明の実施の形態を説明する。実施の形態1.図1は、本発明の実施の形態1に係る情報処理装置の構成を示すブロック図である。図1では、CPU1とICチップ2とがPCIeバス4で接続され、ICチップ2とICチップ3とがPCIeバス5で接続されている。PCIeバス4とPCIeバス5とは異なるI/Oドメインに属する。また、ICチップ3とICチップ2とがPCIeバス6で接続され、ICチップ2とCPU1とがPCIeバス7で接続されている。PCIeバス6とPCIeバス7とは異なるI/Oドメインに属する。なお、PCIeバス4とPCIeバス7は、1つのPCIeバスを構成する互いに逆方向への単方向通信を受け持つ信号線である。つまり、PCIeバス4とPCIeバス7により、双方向の1つのバスが構成される。また、PCIeバス5とPCIeバス6は、1つのPCIeバスを構成する互いに逆方向への単方向通信を受け持つ信号線である。つまり、PCIeバス5とPCIeバス6により、双方向の1つのバスが構成される。CPU1は例えば既存のCPUであって、アドレスマップが予め決められている。ICチップ2,3は、ASICApplicationSpecificIntegratedCircuitやカスタムLSILargeScaleIntegrationなどであり、CPU1の周辺回路である。図1に示す装置では、ICチップ2がブリッジ回路であり、PCIeバス4とPCIeバス5とを非透過に接続し、PCIeバス6とPCIeバス7とを非透過に接続する。PCIeバス4~7は、PCIeに準拠したシリアルバスである。CPU1は、メモリー11と、PCIeバス4のマスターであるルートコンプレックス12と、内部回路13と、PCIeバス7のターゲットであるルートコンプレックス14と、内部回路15とを有する。ICチップ2は、メモリー21と、PCIeバス4のターゲットであるエンドポイント22と、アドレス判定回路23と、アドレス変換回路24と、PCIeバス5のマスターであるルートコンプレックス25と、PCIeバス6のターゲットであるルートコンプレックス26と、アドレス判定回路27と、アドレス変換回路28と、PCIeバス7のマスターであるエンドポイント29と、内部回路30とを有する。エンドポイント22は、CPU1からPCIeバス4でパケットを受信する受信回路である。アドレス判定回路23は、エンドポイント22により受信されたパケットの宛先アドレスがルートコンプレックス25のアドレス空間に属するか否かを判定し、宛先アドレスがルートコンプレックス25のアドレス空間に属さない場合には、そのパケットをアドレス変換回路24へ出力せずに、そのパケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスがルートコンプレックス25のアドレス空間に属する場合には、そのパケットをアドレス変換回路24へ出力する。アドレス変換回路24は、アドレス判定回路23から出力されたパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。実施の形態1では、アドレス変換回路24は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。ルートコンプレックス25は、アドレス変換回路24により宛先アドレスを変更されたパケットを、PCIeバス5でICチップ3に送信する送信回路である。ルートコンプレックス26は、ICチップ3からPCIeバス6でパケットを受信する受信回路である。アドレス判定回路27は、ルートコンプレックス26により受信されたパケットの宛先アドレスがエンドポイント29のアドレス空間に属するか否かを判定し、宛先アドレスがエンドポイント29のアドレス空間に属さない場合には、そのパケットをアドレス変換回路28へ出力せずに、そのパケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスがエンドポイント29のアドレス空間に属する場合には、そのパケットをアドレス変換回路28へ出力する。アドレス変換回路28は、ルートコンプレックス26により受信されたパケットの宛先アドレスが所定のアドレスつまり、エンドポイント29のアドレス空間内のアドレスである場合、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。実施の形態1では、アドレス変換回路28は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。エンドポイント29は、アドレス変換回路28により宛先アドレスを変更されたパケットを、PCIeバス7でCPU1に送信する送信回路である。ICチップ3は、メモリー31と、PCIeバス5のターゲットであるエンドポイント32と、PCIeバス6のマスターであるエンドポイント33と、内部回路34,35とを有する。なお、実施の形態1では、ICチップ3内のアドレッシングを32ビットとし、PCIeのパケットの宛先アドレスが64ビットである場合、ICチップ3内では、宛先アドレスの上位32ビットを使用せずに、下位32ビットを使用する。なお、図1では、メモリー11,21,31は、CPU1、ICチップ2、ICチップ3にそれぞれ内蔵されているが、CPU1、ICチップ2、ICチップ3にそれぞれ外付けされていてもよい。次に、上記情報処理装置の動作について説明する。まず、CPU1からICチップ2,3へのアクセスについて説明する。図2は、図1におけるCPU1のアドレスマップおよびICチップ2によるアドレス変換を説明する図である。図2に示すように、CPU1では、メモリー11、図示せぬレジスター、ルートコンプレックス12、およびその他のデバイスに対してアドレス空間が割り当てられている。CPU1の内部回路13が、ICチップ2内のデバイスメモリー21、ルートコンプレックス25、レジスターなどにアクセスする場合、PCIeバス4を介してトランザクション要求を送信するためのPCIeのパケットが、図2に示すように、CPU1においてルートコンプレックス12に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、ルートコンプレックス12からエンドポイント22へ送信される。エンドポイント22によりそのパケットが受信されると、アドレス判定回路23は、そのパケットの宛先アドレスがルートコンプレックス25のアドレス空間CPU1でルートコンプレックス25に割り当てられているアドレス空間に属するか否かを判定する。その宛先アドレスがルートコンプレックス25のアドレス空間に属さない場合、アドレス判定回路23は、そのパケットをアドレス変換回路24へ出力せずに、そのパケットによるトランザクション要求を宛先アドレスつまり、ICチップ2内のルートコンプレックス25以外のデバイス、例えばメモリー21へ出力する。また、CPU1の内部回路13が、ICチップ3内のデバイスメモリー31などにアクセスする場合、PCIeバス4を介してトランザクション要求を送信するためのPCIeのパケットが、図2に示すように、CPU1においてルートコンプレックス12に割り当てられているアドレス空間内で、かつ、CPU1においてルートコンプレックス25に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、ルートコンプレックス12からエンドポイント22へ送信される。なお、CPU1においてルートコンプレックス25に割り当てられているアドレス空間は、ICチップ2内でルートコンプレックス25に割り当てられているアドレス空間つまり、アドレス変換後のアドレス空間とは異なる。ICチップ2では、エンドポイント22によりそのパケットが受信されると、アドレス判定回路23が、そのパケットの宛先アドレスがルートコンプレックス25のアドレス空間に属するか否かを判定する。その宛先アドレスがルートコンプレックス25のアドレス空間に属する場合、アドレス判定回路23は、そのパケットをアドレス変換回路24へ出力する。アドレス変換回路24は、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。ここでは、アドレス変換回路24は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。そして、ルートコンプレックス25は、アドレス変換回路24により宛先アドレスを変更されたパケットを、PCIeバス5でICチップ3に送信する。ICチップ3では、エンドポイント32がそのパケットを受信し、宛先アドレスをデコードしてトランザクション要求を出力する。このように、ICチップ2内でアドレス変換が行われるため、ICチップ3内のデバイスメモリー31などが、CPU1のルートコンプレックス12に割り当てられるアドレス空間以外のアドレスを有していても、CPU1からICチップ3内のそのデバイスにアクセスすることができる。また、CPU1内のデバイスのアドレス空間に重複するアドレス空間をICチップ3において割り当てられたデバイスであっても、CPU1からICチップ3内のそのデバイスにアクセスすることができる。次に、ICチップ3からCPU1およびICチップ2へのアクセスについて説明する。図3は、図1におけるICチップ3のアドレスマップおよびICチップ2によるアドレス変換を説明する図である。図3に示すように、ICチップ3では、メモリー31、エンドポイント33、およびその他のデバイスに対してアドレス空間が割り当てられている。ICチップ3の内部回路34が、ICチップ2内のデバイスメモリー21、エンドポイント29、レジスターなどにアクセスする場合、PCIeバス6を介してトランザクション要求を送信するためのPCIeのパケットが、図3に示すように、ICチップ3においてエンドポイント33に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、エンドポイント33からルートコンプレックス26へ送信される。エンドポイント26によりそのパケットが受信されると、アドレス判定回路27は、そのパケットの宛先アドレスがエンドポイント29のアドレス空間ICチップ3でエンドポイント29に割り当てられているアドレス空間に属するか否かを判定する。その宛先アドレスがエンドポイント29のアドレス空間に属さない場合、アドレス判定回路27は、そのパケットをアドレス変換回路28へ出力せずに、そのパケットによるトランザクション要求を宛先アドレスつまり、ICチップ2内のエンドポイント29以外のデバイス、例えばメモリー21へ出力する。また、ICチップ3の内部回路34が、CPU1内のデバイスメモリー11などにアクセスする場合、PCIeバス6を介してトランザクション要求を送信するためのPCIeのパケットが、図3に示すように、ICチップ3においてエンドポイント33に割り当てられているアドレス空間内で、かつ、ICチップ3においてエンドポイント29に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、エンドポイント33からルートコンプレックス26へ送信される。なお、ICチップ3においてエンドポイント29に割り当てられているアドレス空間は、ICチップ2内でエンドポイント29に割り当てられているアドレス空間とは異なる。ICチップ2では、エンドポイント26によりそのパケットが受信されると、アドレス判定回路27は、そのパケットの宛先アドレスがエンドポイント29のアドレス空間に属するか否かを判定する。その宛先アドレスがエンドポイント29のアドレス空間に属する場合、アドレス判定回路27は、そのパケットをアドレス変換回路28へ出力する。アドレス変換回路28は、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。ここでは、アドレス変換回路28は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。そして、エンドポイント29は、アドレス変換回路28により宛先アドレスを変更されたパケットを、PCIeバス7でCPU1に送信する。CPU1では、ルートコンプレックス14がそのパケットを受信し、宛先アドレスをデコードしてトランザクション要求を出力する。このように、ICチップ2内でアドレス変換が行われるため、CPU1内のデバイスメモリー11などが、ICチップ3のエンドポイント33に割り当てられるアドレス空間以外のアドレスを有していても、ICチップ3からCPU1内のそのデバイスにアクセスすることができる。また、ICチップ3内のデバイスのアドレス空間に重複するアドレス空間をCPU1において割り当てられたデバイスであっても、ICチップ3からCPU1内のそのデバイスにアクセスすることができる。以上のように、上記実施の形態1によれば、ICチップ2は、CPU1からPCIeバス4でパケットを受信するエンドポイント22と、エンドポイント22により受信されたパケットの宛先アドレスが所定のアドレスである場合、パケット内の宛先アドレスを、パケット内の宛先アドレスに対応するアドレスに変更するアドレス変換回路24と、アドレス変換回路24により宛先アドレスを変更されたパケットを、PCIeバス5でICチップ3に送信するルートコンプレックス25と、を有する。これにより、CPU1のアドレスマップにICチップ3内のデバイスのアドレス空間が依存しないため、CPU1からブリッジ回路であるICチップ2を介してICチップ3を効率よく使用することができる。実施の形態2.本発明の実施の形態2に係る情報処理装置では、PCIeバス5,6に、ICチップ3と同様の、複数例えば2つのICチップが接続される。例えば、64ビットの宛先アドレスのうちの上位32ビットで、複数のICチップのいずれかがトランザクション要求つまり、PCIeのパケットの宛先に指定される。なお、その複数のICチップとして、同一のICチップを使用してもよい。なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。例えば、上記実施の形態1,2において、ICチップ2と同様のブリッジ回路を複数設け、PCIeバス4,7でそれらのブリッジ回路をCPU1に接続するようにしてもよい。また、上記実施の形態1,2において、ICチップ2内部のデバイスへのアクセスに対しても、上述したようなアドレス変換を行うようにしてもよい。また、上記実施の形態1,2において、上述のオフセットは、宛先アドレスの値に拘わらず固定の値であってもよい。"