"半導体層と、その一方の面に接して設けられた第1および第2の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第1の導体電極とゲートとの間、あるいは第2の導体電極とゲートとの間の少なくとも一方にオフセット領域を有し、前記半導体層のバンドギャップは2電子ボルト以上4電子ボルト未満であることが特徴の電界効果トランジスタ。半導体層と、その一方の面に接して設けられた第1および第2の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第1の導体電極とゲートとの間、あるいは第2の導体電極とゲートとの間の少なくとも一方にオフセット領域を有する電界効果トランジスタ。半導体層と、その一方の面に接して設けられた第1および第2の導体電極と、同じ面に設けられたゲートとを有し、第1の導体電極とゲートとの間、あるいは第2の導体電極とゲートとの間の少なくとも一方にオフセット領域を有する電界効果トランジスタ。半導体層と、その一方の面に接して設けられた第1乃至第3の導体電極と、半導体層の他方の面に設けられたゲートとを有し、前記ゲートは前記第1の導体電極と前記第2の導体電極の間の領域の少なくとも一部と重なり、かつ、第2の導体電極と第3の導体電極の間の領域とは重ならないことを特徴とする半導体装置。半導体層と、その一方の面に接して設けられた第1乃至第3の導体電極と、同じ面に設けられたゲートとを有し、前記ゲートは前記第1の導体電極と前記第2の導体電極の間の領域の少なくとも一部と重なり、かつ、第2の導体電極と第3の導体電極の間の領域とは重ならないことを特徴とする半導体装置。前記第1の導体電極および前記第2の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と0.3電子ボルトの和よりも小さいことを特徴とする請求項1乃至3のいずれか一に記載の電界効果トランジスタ。前記第1の導体電極および前記第2の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と0.3電子ボルトの和よりも小さいことを特徴とする請求項4または5のいずれかに記載の半導体装置。前記第1の導体電極および第2の導体電極と半導体層はオーミック接合であることを特徴とする請求項1乃至3のいずれか一に記載の電界効果トランジスタ。前記第1の導体電極および第2の導体電極と半導体層はオーミック接合であることを特徴とする請求項4または5のいずれかに記載の半導体装置。前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項1乃至3のいずれか一に記載の電界効果トランジスタ。前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項4または5のいずれかに記載の半導体装置。前記ゲートの、前記半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と0.6電子ボルトの和よりも大きいことを特徴とする請求項1乃至3のいずれか一に記載の電界効果トランジスタ。前記ゲートの、前記半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と0.6電子ボルトの和よりも大きいことを特徴とする請求項4または5のいずれかに記載の半導体装置。前記オフセット領域の幅は、10nm以上100nm以下であることを特徴とする請求項1乃至3のいずれか一に記載の電界効果トランジスタ。前記第1の導体電極と前記第2の導体電極の間における前記半導体層の幅は、前記第2の導体電極と前記第3の導体電極の間における前記半導体層の幅よりも広いことを特徴とする請求項4または5のいずれかに記載の半導体装置。前記半導体層はI型であることを特徴とする請求項1乃至3のいずれか一に記載の電界効果トランジスタ。前記半導体層はI型であることを特徴とする請求項4または5のいずれかに記載の半導体装置。前記ゲートは、白金、金、タングステン、窒化インジウムのいずれかからなることを特徴とする請求項1乃至3のいずれか一に記載の電界効果トランジスタ。前記ゲートは、白金、金、タングステン、窒化インジウムのいずれかからなることを特徴とする請求項4または5のいずれかに記載の半導体装置。本発明は、上記に説明したような導体半導体接合を有するFETの回路設計を工夫することより優れたFETあるいは半導体装置、半導体回路、あるいはそれらの作製方法を提供することを課題とする。また、導体半導体接合の特性を生かして、優れた特性を示すFETあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。あるいは、作製の簡単なFETあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。あるいは、より集積度の高いFETあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。本発明は上記課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、Nチャネル型FETにおいては、高い電位が与えられる方をドレイン、他方をソースとし、Pチャネル型FETにおいては、低い電位が与えられる方をドレイン、他方をソースとする。いずれの電位も同じであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極、ドレイン電極という用語のかわりに第1の導体電極、第2の導体電極とも表現することがある。その場合は、電位の高低によって呼び名を変えない。本発明の第1は、半導体層と、その一方の面に接して設けられた第1および第2の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第1の導体電極とゲートとの間、あるいは第2の導体電極とゲートとの間の少なくとも一方にオフセット領域を有するFETである。本発明の第2は、半導体層と、その一方の面に接して設けられた第1および第2の導体電極と、同じ面に設けられたゲートとを有し、第1の導体電極とゲートとの間、あるいは第2の導体電極とゲートとの間の少なくとも一方にオフセット領域を有するFETである。上記の本発明の第1および第2においては、オフセット領域の幅は、10nm以上100nm以下、好ましくは、10nm以上50nm以下、より好ましくは、10nm以上20nm以下とするとよい。また、半導体層の厚さは、オフセット領域の幅以下、好ましくは、オフセット領域の幅の半分以下とするとよい。また、ゲートの幅は、オフセット領域の幅と同じもしくは大きくするとよい。本発明の第3は、半導体層と、その一方の面に接して設けられた第1乃至第3の導体電極と、半導体層の他方の面に設けられたゲートとを有する半導体装置である。本発明の第4は、半導体層と、その一方の面に接して設けられた第1乃至第3の導体電極と、同じ面に設けられたゲートとを有する半導体装置である。上記本発明の第1乃至第4において、第1乃至第3の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と0.3電子ボルトの和すなわち、電子親和力0.3電子ボルトよりも小さい、あるいは、第1および第2の導体電極と半導体層はオーミック接合であることが好ましい。上記本発明の第1乃至第4において、ゲートの、半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と0.6電子ボルトの和すなわち、電子親和力0.6電子ボルトよりも大きいことが好ましい。また、半導体層はI型であることが好ましい。上記本発明の第1乃至第4において、FETあるいは半導体回路は、適切な基板上に設けられてもよい。その際、ゲートと基板の間に半導体層を設けるか、あるいは、半導体層と基板の間にゲートを設けるとよい。基板に用いられる材料としては、単結晶シリコン等の半導体、各種ガラス、石英、サファイヤ、各種セラミックス等の絶縁体、アルミニウム、ステンレス鋼、銅等の導体等が挙げられる。特に半導体や導体を基板として用いるに際しては、その表面に絶縁層を設けることが好ましい。さらに、半導体層とゲートとの間にはゲート絶縁膜を設けてもよい。あるいは、半導体層とゲートとの間をショットキーバリヤ型接合してもよい。また、第1乃至第3の導体電極は同じ材料で構成される必要はない。すべて異なる材料で形成してもよいし、そのうちの2つを同じ材料で構成してもよい。なお、半導体層の種類は、酸化物に限らず、硫化物等のII-VI族化合物でもよい。また、上述のように熱励起によるキャリアを減らすためにも、半導体のバンドギャップは2電子ボルト以上4電子ボルト未満、好ましくは、2.9電子ボルト以上3.5電子ボルト未満とするとよい。上記の構成のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。本発明は、導体半導体接合の性質を利用して、適度な抵抗領域を形成し、それを、FETのオフセット領域や半導体回路あるいは半導体装置に利用するものである。特許文献1あるいは特許文献2にあるようなFETにおいては、ソース電極、ドレイン電極、ゲートに導体が使用されていたが、導体による半導体への影響については、これまで、十分に考察されてこなかった。この点に関して、本発明者の考察によれば、導体半導体接合において、導体の仕事関数が、半導体層の電子親和力より小さな場合には、半導体層中に電子が流入し、そのためオーミック接合が形成されることが明らかとなった。FETにおいて、ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるようにソース電極あるいはドレイン電極の材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるFETの特性が安定し、良品率が高くなるというメリットもある。そのような導体半導体接合において、導体に近いほど電子の濃度が高く、大雑把な計算では、電子濃度は、導体半導体接合界面から数nmでは1020/cm3、数十nmでは1018/cm3、数百nmでは1016/cm3、数μmでも1014/cm3である。すなわち、半導体自体がI型であっても、導体との接触によって、キャリア濃度の高い領域ができてしまう。このようなキャリアの多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。また、ゲートの材料としては、仕事関数が半導体層の電子親和力より大きな導体を用いれば、半導体の電子を排除する作用を有することも明らかとなった。例えば、タングステンや白金等である。このような材料を用いることによって、オフ電流を極めて小さくすることができることが解明できた。上記の考察によれば、図5Aに示されるFETの半導体層102における、第1の導体電極103a、第2の導体電極103b、ゲート105を同電位とした場合での、キャリア濃度の分布は、概念的には図5Bのように示される。ここで、第1の導体電極103a、第2の導体電極103bの仕事関数をWm、ゲート105の仕事関数をWg、半導体層102の電子親和力をφ、としたとき、Wm<φ0.3電子ボルト、Wg>φ0.6電子ボルトという条件を満たすものとする。図5Bに示されるように、第1の導体電極103a、第2の導体電極103bから電子が注入されることにより、第1の導体電極103a、第2の導体電極103bの近傍は、極めて電子濃度の高い領域102aとなる。一方で、ゲート105に近い部分では、電子濃度が極めて低い領域102eとなる。その間の部分では、電子濃度は、第1の導体電極103a、第2の導体電極103bから離れるほど、あるいは、ゲート105に近づくほど低くなる。図5Bでは、領域102bの電子濃度は、領域102aより電子濃度が1桁程度低く、領域102cの電子濃度は、領域102bより電子濃度が1桁程度低く、領域102dの電子濃度は、領域102cより電子濃度が1桁程度低いことを示している。電子濃度が高いほど導電性が高まり、逆に、電子濃度が低くなると、導電性が低下し、例えば、領域102eでは絶縁体となる。図5Bで示されるFETのオフ電流は、第1の導体電極103a、第2の導体電極103bの中間部分に形成される領域102eによって決定される。一方、第1の導体電極103aとゲート105、第2の導体電極103bとゲート105の重なる部分やその周辺は、オフ電流を下げる上ではほとんど関係がないことが明らかとなった。なお、図5Aに示されるFETの、第1の導体電極103aと第2の導体電極103bの間隔をさらに狭めると、領域102eが狭まり、それよりも電子濃度の高い領域が多くなってしまう。こうなると、オフ電流が増大するため好ましくない。すなわち、第1の導体電極103aと第2の導体電極103bの間隔は、オフ電流を一定の値以下とするために、ある値を保つ必要がある。本発明者は、図5Bに示されるような電子濃度分布は、図5A以外の、例えば、図1Aのような構造でも得られることに気がついた。図1Aの構造のFETでは、第1の導体電極103aとゲート105、あるいは、第2の導体電極103bとゲート105が重ならないように設けられ、図1Aでは、第1の導体電極103aとゲート105の間に、幅dのオフセット領域が設けられている。図1Aに示すFETは適切な材料の基板の上に形成されてもよい。また、その場合、基板は図のゲート105の上の方にあっても、第1の導体電極103aの下の方にあってもよい。通常、このようなオフセット領域はFETに直列に抵抗を挿入した場合と同じ効果をもたらすが、本発明者の考察によれば、そのようなオフセット領域を設けても、dが100nm以下、好ましくは50nm以下、より好ましくは20nm以下であれば、FETの動作に及ぼす影響は軽微であることが明らかとなった。それは、オフセット領域とはいえ、上記に説明したように、第1の導体電極103a、第2の導体電極103bから半導体層102に電子が流入し、電子濃度の高い部分例えば、領域102cが存在するためである。FETがNチャネル型の場合、ゲート105に正の電位を与えると図1Bの領域102eや領域102dのオフセット領域直下にある部分も電子濃度の高い領域となり、第1の導体電極103aと第2の導体電極103bを結ぶ経路が形成される。また、このような構造とすると、ゲート105と第1の導体電極103aあるいは第2の導体電極103bとの間の寄生容量を十分に削減することができる。この効果を享受するには、オフセット領域の幅dは10nm以上であることが好ましい。オフセット領域の幅dが10nm未満では、第1の導体電極103aあるいは第2の導体電極103bとの間の寄生容量が著しく増加する。図1Aで示されるFETは、第1の導体電極103aと第2の導体電極103bが、ゲート105と異なる面に形成されるが、第1の導体電極103aと第2の導体電極103bが、ゲート105と同じ面に形成されるFETも作製できる。図1Cに示すFETは、半導体層102上の同じ面に第1の導体電極103aと第2の導体電極103b、ゲート絶縁膜104,ゲート105を有するFETを示す。ゲート105と第1の導体電極103a、ゲート105と第2の導体電極103bの間には、オフセット領域を設ける。半導体層102は、第1の導体電極103aや第2の導体電極103bと接触することにより、電子が供給され、図1Cに示すように、電子濃度のさまざまな領域が形成される。電子濃度の分布は、第1の導体電極103aと第2の導体電極103bがゲート105と同じ面にあることにより、図1Bとは若干、異なる。図1Cの構造では、特に、半導体層102のゲートの反対側の部分において、第1の導体電極103aや第2の導体電極103bの影響力が相対的に低下するため、その部分の電子濃度が、図1Bの場合よりも低下する。その結果、オフ電流がより少なくなる。このような構造のFETは、従来の珪素のMOSFETと同じような構造であるため、多層配線等のプロセスが、図1Aの構造のFETよりも簡便にでき、集積度も高められるという利点がある。また、従来のシリコンMOSFETで必要なイオン注入によるドーピングプロセスが不要という特色もある。すなわち、ゲートを設けた部分は自動的に電子濃度の極めて低いチャネルとなり、その他の部分は適度な電子濃度のエクステンション領域に相当する部分となる。また、第1の導体電極103a、第2の導体電極103bから半導体層102に電子が流入し、適度な電子濃度の部分ができるということは、その部分はFETのオン状態とオフ状態の中間の抵抗値であることを意味する。図5に戻って、図5AのFETの、ゲート105を取り去ってしまうと、半導体層102のキャリア濃度の分布は、概念的には図5Cのようになる。この場合には、ゲートによって電子を排除する作用が無くなるため、第1の導体電極103a、第2の導体電極103bから注入された電子により、電子濃度の高い領域が、図5Bよりも広く形成される。図5BはFETのオフ状態であり、また、FETのオン状態では、ゲート105によって、半導体層102の多くの部分により電子濃度の高い領域ができることを考えると、図5Cは、まさに、オン状態とオフ状態の中間の状態である。このような状態では、その抵抗値第1の導体電極103aと第2の導体電極103bとの間の抵抗値も、FETのオン状態とオフ状態の中間となる。抵抗値は、キャリア濃度に反比例するが、図5AのFETからゲート105を取り去った構造の素子以下、抵抗素子、というの半導体層の抵抗率は、同じ厚さの半導体層を用いるFETのオフ状態の半導体層の抵抗率より3-8桁低い。このような抵抗素子は、上記で説明したように、図6Aで示されるインバータの抵抗として用いるのに好ましい。特に、第1の導体電極103aと第2の導体電極103bの間隔Lを100nm以上10μm以下とすることで、同じ程度Lの1/2以上5倍以下のチャネル長を有するFETのオン抵抗RON、オフ抵抗ROFFの間で、RON<<R<<ROFFの関係を満たすことができる。この際、FETのチャネル幅は抵抗素子の幅の50以上200以下、FETの半導体層の厚さは抵抗素子の半導体層の厚さの50以上200以下とするとよい。もちろん、それ以外の条件でも上記の関係を満たすことは可能である。なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面は、化学的反応により半導体と導体の化合物が生成されたり、あるいは界面に電荷や異種元素がトラップされたりして複雑な物性を示すことも多い。また、例えば、半導体層に厚さが数nm以下の極めて薄い第1の導体層と、それに重なる、ある程度の厚みのある第2の導体層が積層している場合は、第1の導体層の仕事関数の影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から5nm離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計してもよい。本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、1cm2/Vs以上であるのに対し、他方の移動度が0.01cm2/Vs以下であるとか、他方がキャリアとして存在しない、あるいは、他方の有効質量が自由電子の100倍以上である、という場合において好ましい結果が得られる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。実施の形態1本実施の形態では、図2に示す半導体回路について説明する。図2Aは半導体回路の断面の概念図、図2Bは、図2Aの下側からこの半導体回路を見た様子を示す。この半導体回路は、図2Aに示すように、半導体層102の一方の面に接して、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cを有する。また、半導体層102の他方の面にはゲート105を有する。ゲート105と半導体層102の間にはゲート絶縁膜104を有する。基板は、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cの下に設けても、ゲート105の上に設けてもよい。また、この半導体回路の、半導体層102は、図2Bに示すように、概略長方形の形状をし、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cが設けられる。さらに、半導体層102はI型で、バンドギャップが2電子ボルト以上4電子ボルト未満、好ましくは、2.9電子ボルト以上3.5電子ボルト未満とするとよい。ゲート105は、半導体層102の第1の導体電極103aと第2の導体電極103bの間の領域ただし、第1の導体電極103aと第2の導体電極103bは含まないと重なるように設けられるが、半導体層102の第2の導体電極103bと第3の導体電極103cの間の領域ただし、第2の導体電極103bと第3の導体電極103cは含まないとは重ならないように設けられる。このような構造とすることにより、第1の導体電極103aと第2の導体電極103b、ゲート105およびそれらに囲まれた部分の半導体層102によって、FETが形成される。また、第2の導体電極103bと第3の導体電極103cおよびその間の部分の半導体層102によって、抵抗が形成される。すなわち、図2Aに示すように、前者が、トランジスタ部、後者が抵抗部となり、半導体層102の電子濃度の分布状態は、それぞれ、図5B、図5Cで示されるのとおおよそ同等のものとなる。したがって、図2Cに回路図で示すように、図6Aのタイプのインバータとなる。また、図2Bに示されるように、トランジスタ部のチャネル幅方向の長さと、抵抗部のそれに相当する長さは概略同じとなる。図2に示す構造のインバータが、図6Bで示されるインバータに比較して、集積度が高いことは以下の理由からも明らかである。例えば、同じように図6Bのタイプのインバータを形成しようとすれば、第2の導体電極103bと第3の導体電極103cの間にもゲートを設けなければならない。しかし、その場合、ゲート105と隣接するゲートとの絶縁を確実なものとするため、最小加工線幅以上の間隔を設ける必要がある。その分、第2の導体電極103bの幅を広くする必要がある。図2において、最小加工線幅は、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cの幅である。ということは、図6Bのタイプのインバータにおいて、第2の導体電極103bは図2の2倍の幅を必要とするということである。これに対し、図6Aのタイプのインバータでは、第2の導体電極103bと第3の導体電極103cの間にゲートを設ける必要がないので、第2の導体電極103bの幅を最小線幅とすることができる。図2のような半導体装置を作製するには、基板上に、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cを形成し、その後、半導体層102,ゲート絶縁膜104,ゲート105を形成すればよい。あるいは、基板上に、ゲート105を形成し、その後、ゲート絶縁膜104、半導体層102、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cを形成すればよい。なお、図2においては、第1の導体電極103aと第2の導体電極103bの間隔、第2の導体電極103bと第3の導体電極103cの間隔を概略等しくしたが、前者を後者よりも広く、あるいは狭くしてもよい。実施の形態2本実施の形態では、図3に示す半導体回路について説明する。図3Aは半導体回路の断面の概念図、図3Bは、図3Aの下側から、この半導体回路を見た様子を示す。図3Aに示すように、この半導体回路も図2の半導体装置と同様に、半導体層102の一方の面に接して、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cを有する。また、半導体層102の他方の面にはゲート105を有する。ゲート105と半導体層102の間にはゲート絶縁膜104を有する。半導体層102はI型で、バンドギャップが2電子ボルト以上4電子ボルト未満、好ましくは、2.9電子ボルト以上3.5電子ボルト未満とするとよい。また、ゲート105は、半導体層102の第1の導体電極103aと第2の導体電極103bの間の領域Aただし、第1の導体電極103aと第2の導体電極103bは含まないの少なくとも1部分と重なるように設けられるが、半導体層102の第2の導体電極103bと第3の導体電極103cの間の領域Bただし、第2の導体電極103bと第3の導体電極103cは含まないとは重ならないように設けられる。図2の半導体装置と異なるのは、ゲート105が第1の導体電極103a、第2の導体電極103bと重ならず、オフセット領域を有することである。すなわち、ゲート105と第1の導体電極103a、第2の導体電極103bの間には長さdのオフセット領域を有する。また、この半導体回路の、半導体層102は、図3Bに示すように、複雑な形状をしている。すなわち、左側の部分領域Aを含む部分の幅を広く、右側の部分領域Bを含む部分の幅を狭くする。こうすることにより、右側の部分の抵抗を高くして、左側の部分の抵抗との比率を調整する。この半導体装置でも、実施の形態1と同様に、第1の導体電極103aと第2の導体電極103b、ゲート105およびそれらに囲まれた部分の半導体層102によって、図1Aに示されるのと同等なFETが形成される。また、第2の導体電極103bと第3の導体電極103cおよびその間の部分の半導体層102によって、図5Cに示されるのと同等な抵抗が形成される。すなわち、図3Aに示すように、前者が、トランジスタ部、後者が抵抗部となり、半導体層102の電子濃度の分布状態は、それぞれ、図1B、図5Cで示されるのとおおよそ同等のものとなる。回路図は図3Cに示される。すなわち、図6Aに示されるインバータとして用いることができる。この半導体装置の抵抗部の抵抗は、実施の形態1のものに比較して大きなものとなる。また、本実施の形態のインバータはトランジスタの入力がローのときの抵抗を高くできるので、消費電力をより低くできる。また、同じ理由から、貫通電流による素子破壊も防止でき、信頼性を高めることができる。ところで、本実施の形態で示すようなオフセット領域を有するFETであれば、図6Bのタイプのインバータを形成する上で、実施の形態1で指摘した集積度の低下は克服できる。すなわち、オフセットがあるため、ゲート間の間隔は最小線幅より広い。すなわち、第2の導体電極103bを最小線幅で形成しても、ゲート105に隣接するゲートを第2の導体電極103bと第3の導体電極103cの間に設けることができる。しかしながら、先に示したような、ゲートと導体電極とのコンタクトを設ける必要があるため、図6Aのタイプに比較すると集積度は低下する。実施の形態3本実施の形態では、半導体装置の作製方法について、図4を用いて説明する。まず、図4Aに示すように、基板101上に、半導体層102、ゲート絶縁膜104を形成する。基板101としては、様々なものが用いられるが、その後の処理に耐えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板101は絶縁体単独、あるいは絶縁体や金属や半導体の表面に絶縁層を形成したもの等であることが好ましい。基板101に絶縁体を用いる場合には、各種ガラスやサファイヤ、石英、セラミックス等を用いることができる。金属を用いる場合には、アルミニウム、銅、ステンレス鋼、銀等を用いることができる。半導体を用いる場合には、珪素、ゲルマニウム、炭化珪素、窒化ガリウム等を用いることができる。本実施の形態では、基板101としてバリウム硼珪酸ガラスを用いる。半導体層102の半導体材料としては、インジウムと亜鉛を有する酸化物半導体を用いる。酸化物半導体としては、上記以外にも各種のものが用いられる。本実施の形態では、インジウムと亜鉛が等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ30nmのインジウム亜鉛酸化物膜を形成し、これをパターニングして半導体層102に用いる。ゲート絶縁膜104としては、スパッタリング法により形成した絶縁膜を用いる。絶縁膜の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いることができる。本実施の形態では、ゲート絶縁膜104として、スパッタリング法により形成した厚さ100nmの酸化アルミニウムを用いる。半導体層102を形成後、あるいは、ゲート絶縁膜104を形成後のいずれか一方、もしくは双方で、適切な熱処理をおこなうとよい。これは、半導体層102中の水素濃度や酸素欠損を低減させるためであり、可能であれば、半導体層102形成直後におこなうとよい。その際、最初に還元雰囲気で熱処理をおこなった後、酸化雰囲気で熱処理をおこなうとよい。最初の還元雰囲気での熱処理により、水素が酸素と共に効率よく放出され、その後の酸化雰囲気での熱処理により、酸素欠陥を埋めることができる。その後、図4Bに示すようにゲート105を形成する。ゲート105の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。あるいは窒化インジウムのように電子親和力が5電子ボルト以上の化合物を用いてもよい。ゲート105はそのような材料単独で構成してもよいし、多層構造とし、ゲート絶縁膜104に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ100nmの白金膜と厚さ100nmのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート105を形成する。さらに、スパッタリング法により、層間絶縁物106を形成する。層間絶縁物106としては、誘電率の低い材料を用いることが好ましい。本実施の形態では、層間絶縁物106として、CVD法により形成した厚さ300nmの酸化珪素を用いる。そして、図4Cに示すように、層間絶縁物106を化学的機械的研磨CMP法により平坦化する。さらに半導体層102に達するコンタクトホールを形成し、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cを形成する。本実施の形態では、第1の導体電極103a、第2の導体電極103b、第3の導体電極103cは、厚さ50nmの窒化チタン膜と厚さ150nmのチタン膜を、スパッタリング法で連続的に形成して、これをパターニングして形成する。このようにして、図4Dに示される半導体回路が形成される。半導体層102のうち、ゲート105の設けられた図の左側の部分は、FETの活性層として機能し、ゲート105の設けられていない図の右側の部分は抵抗として機能する。この回路も図6Aに示したインバータとして用いることができる。実施の形態4上記実施の形態1乃至3で示した半導体装置は、さまざまな電子機器に用いることができる。例えば、液晶ディスプレー、ELElectroLuminescenceディスプレー、FEFieldEmissionディスプレー等の表示装置の駆動回路、イメージセンサの駆動回路、半導体メモリ等である。また、それらを用いた各種電子機器、例えば、テレビジョン、パーソナルコンピュータ、携帯電話等の通信機器、電子手帳、携帯音楽プレーヤ等である。"