"配線基板と、前記配線基板上に搭載された半導体チップと、を備え、前記配線基板は、コア層と、前記コア層上に形成された第1樹脂層と、前記コア層上、又は前記第1樹脂層上に形成された第1配線と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に形成された半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている半導体装置。請求項1に記載の半導体装置において、前記第1配線は前記コア層上に形成されており、前記第1樹脂層上に形成された第2配線と、前記第1樹脂層に形成され、前記半導体層と前記第2配線とを接続するビアと、を備える半導体装置。請求項1に記載の半導体装置において、前記第1配線は前記第1樹脂層上に形成されており、前記第1樹脂層上に形成された第2樹脂層と、前記第2樹脂層上に形成された第2配線と、前記第2樹脂層に形成され、前記半導体層と前記第2配線とを接続するビアと、を備える半導体装置。配線基板と、前記配線基板上に搭載された半導体チップと、を備え、前記配線基板は、半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成された第1配線と、前記配線層上に位置し、平面視で前記第1配線と重なる半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記半導体素子は、前記第1配線をゲート電極としたトランジスタである半導体装置。請求項5に記載の半導体装置において、前記トランジスタのソースは、前記半導体チップに接続しており、前記配線基板は、前記トランジスタのドレインに第1電圧を印加するドレイン配線を備え、前記トランジスタの閾値電圧は、前記第1電圧よりも高い半導体装置。請求項6に記載の半導体装置において、前記第1配線は前記半導体チップに接続しており、前記配線基板は、前記トランジスタのドレインに第1電圧を印加するドレイン配線を備え、前記トランジスタの閾値電圧は、前記第1電圧よりも低い半導体装置。請求項5~7のいずれか一項に記載の半導体装置において、平面視において、前記第1配線とから前記トランジスタのソースまでの距離は、前記第1配線から前記トランジスタのドレインまでの距離よりも大きい半導体装置。請求項5~7のいずれか一項に記載の半導体装置において、前記トランジスタに接続する記憶素子を有する半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記半導体層と前記第1配線の間に形成されたゲート絶縁膜を有しており、前記半導体素子は、前記第1配線を下部電極としており、かつ前記半導体層を上部電極とした容量素子である半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記半導体層と前記第1配線の間に形成されたゲート絶縁膜を有しており、前記半導体層は、ソース及びドレインを有しており、前記ソースは、前記第1電極に短絡しており、前記ソース、前記ドレイン、前記ゲート絶縁膜、及び前記第1電極は、ダイオードを形成している半導体装置。請求項1~11のいずれか一項に記載の半導体装置において、前記半導体層は、酸化物半導体層である半導体装置。請求項12に記載の半導体装置において、前記酸化物半導体層は、InGaZnO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO層、SnO層、又はCuO層である半導体装置。請求項1~13のいずれか一項に記載の半導体装置において、前記半導体層上に形成され、平面形状が前記半導体層と同一であるハードマスク膜を備える半導体装置。請求項1~14のいずれか一項に記載の半導体装置において、前記配線基板は、表面に、放熱用の金属層を有している半導体装置。半導体装置と、前記半導体装置を実装した回路基板と、を備え、前記半導体装置は、配線基板と、前記配線基板上に搭載された半導体チップと、を備え、前記配線基板は、コア層と、前記コア層上に形成された第1樹脂層と、前記コア層上、又は前記第1樹脂層上に形成された第1配線と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に形成された半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている電子装置。半導体装置と、前記半導体装置を実装した回路基板と、を備え、前記半導体装置は、配線基板と、前記配線基板上に搭載された半導体チップと、を備え、前記配線基板は、半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成された第1配線と、前記配線層上に位置し、平面視で前記第1配線と重なる半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている電子装置。コア層と、前記コア層上に形成された第1樹脂層と、前記コア層上、又は前記第1樹脂層上に形成された第1配線と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に形成された半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている配線基板。半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成された第1配線と、前記配線層上に位置し、平面視で前記第1配線と重なる半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている配線基板。配線基板上に半導体チップを実装する工程を有し、前記配線基板は、コア層と、前記コア層上に形成された第1樹脂層と、前記コア層上、又は前記第1樹脂層上に形成された第1配線と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に形成された半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法。配線基板上に半導体チップを実装する工程を有し、前記配線基板は、半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成された第1配線と、前記配線層上に位置し、平面視で前記第1配線と重なる半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法。コア層を形成する工程と、前記コア層上に第1樹脂層を形成する工程と、を備え、さらに、前記コア層上又は前記第1樹脂層上に、第1配線を形成する工程と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に半導体層を形成する工程と、前記第1配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法。半導体基板上に、第1配線を有する第1配線層を形成する工程と、前記第1配線層上に、平面視で前記第1配線と重なる半導体層を形成する工程と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法。配線基板にトランジスタ等の素子を組み込むことができれば、半導体装置の設計自由度は向上する。しかし、特許文献1に記載の方法は、実質的には、半導体チップを半導体インターポーザとして使用するものである。このため、インターポーザの製造工程数が多くなってしまう。本発明によれば、配線基板と、前記配線基板上に搭載された半導体チップと、を備え、前記配線基板は、コア層と、前記コア層上に形成された第1樹脂層と、前記コア層上、又は前記第1樹脂層上に形成された第1配線と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に形成された半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている半導体装置が提供される。本発明によれば、配線基板と、前記配線基板上に搭載された半導体チップと、を備え、前記配線基板は、半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成された第1配線と、前記配線層上に位置し、平面視で前記第1配線と重なる半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている半導体装置が提供される。本発明によれば、半導体装置と、前記半導体装置を実装した回路基板と、を備え、前記半導体装置は、配線基板と、前記配線基板上に搭載された半導体チップと、を備え、前記配線基板は、コア層と、前記コア層上に形成された第1樹脂層と、前記コア層上、又は前記第1樹脂層上に形成された第1配線と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に形成された半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている電子装置が提供される。本発明によれば、半導体装置と、前記半導体装置を実装した回路基板と、を備え、前記半導体装置は、配線基板と、前記配線基板上に搭載された半導体チップと、を備え、前記配線基板は、半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成された第1配線と、前記配線層上に位置し、平面視で前記第1配線と重なる半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている電子装置が提供される。本発明によれば、コア層と、前記コア層上に形成された第1樹脂層と、前記コア層上、又は前記第1樹脂層上に形成された第1配線と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に形成された半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている配線基板が提供される。本発明によれば、半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成された第1配線と、前記配線層上に位置し、平面視で前記第1配線と重なる半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている配線基板が提供される。本発明によれば、配線基板上に半導体チップを実装する工程を有し、前記配線基板は、コア層と、前記コア層上に形成された第1樹脂層と、前記コア層上、又は前記第1樹脂層上に形成された第1配線と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に形成された半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法が提供される。本発明によれば、配線基板上に半導体チップを実装する工程を有し、前記配線基板は、半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成された第1配線と、前記配線層上に位置し、平面視で前記第1配線と重なる半導体層と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法が提供される。本発明によれば、コア層を形成する工程と、前記コア層上に第1樹脂層を形成する工程と、を備え、さらに、前記コア層上又は前記第1樹脂層上に、第1配線を形成する工程と、前記コア層及び前記第1樹脂層のうち前記第1配線が形成されている層上、及び前記第1配線上に半導体層を形成する工程と、前記第1配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法が提供される。本発明によれば、半導体基板上に、第1配線を有する第1配線層を形成する工程と、前記第1配線層上に、平面視で前記第1配線と重なる半導体層を形成する工程と、を有し、前記第1配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法が提供される。本発明によれば、配線基板の配線層に半導体素子を形成している。このため、半導体基板にトランジスタ等の半導体素子を形成する場合と比較して、半導体素子の形成に必要な工程数を少なくすることができる。従って、配線基板の製造工程数を少なくすることができる。本発明によれば、配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくすることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る電子装置の構成を示す図である。この電子装置は、プリント配線基板回路基板30に半導体装置を実装したものである。半導体装置は、配線基板20及び半導体チップ10を有している。半導体チップ10は、配線基板20上に搭載されている。本図に示す例では、半導体チップ10は配線基板20にフリップチップ実装されており、バンプ42を介して配線基板20に接続している。また半導体チップ10と配線基板20の接続面は、アンダーフィル樹脂52によって封止されている。半導体装置は、ハンダボール44を用いてプリント配線基板30に実装されている。プリント配線基板30上には、さらに、電子部品22,24がハンダボール46を用いて実装されている。電子部品22,24は、プリント配線基板30に設けられた配線を介して、半導体チップ10及び配線基板20を有する半導体装置に接続している。図2は、配線基板20の構成を示す断面図である。本実施形態において、配線基板20は、樹脂インターポーザであり、コア層200を有している。コア層200は、例えばエポキシ樹脂を主たる成分とする材料により形成されている。コア層200の両面には、樹脂層ビルドアップ層210及び配線212が形成されている。各面の配線212は、一部がコア層200に設けられたスルーホールを介して互いに繋がっている。スルーホールのうち金属が設けられていない部分には、絶縁材202が埋め込まれている。コア層200の一面上には、第1配線232が設けられている。第1配線232上、及びその周囲に位置するコア層200の一面上には、半導体層236が形成されている。第1配線232及び半導体層236は、半導体素子を形成している。本実施形態において半導体素子は、第1配線232をゲート電極としたトランジスタ230であり、半導体層236と第1配線232の間に、ゲート絶縁膜234を有している。ゲート絶縁膜234及び半導体層236は、第1配線232上、及びコア層200上のうち第1配線232の周囲に位置する部分に形成されている。ゲート絶縁膜234は、例えばSiO2膜、SiON膜、SiN膜、SiCN膜、SiC膜などのシリコンを含有した絶縁膜、あるいはAlO、HfO、ZrO、又はTaOなどの金属酸化物、もしくはこれらの中から複数の絶縁物質を混合した絶縁膜により形成されている。ゲート絶縁膜234の厚さは、例えば5nm以上100nm以下である。半導体層236は、厚さが例えば5nm以上200nm以下である。半導体層236は、例えば、InGaZnOIGZO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO層、SnO層、又はCuO層などの酸化物半導体層を有している。半導体層236は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、IGZO/Al2O3/IGZO/Al2O3の積層膜がある。また半導体層236はポリシリコン層又はアモルファスシリコン層であってもよい。半導体層236には、ソース及びドレインが設けられている。ソース及びドレインは、少なくとも、半導体層236のうちコア層200上に位置する部分に形成されている。半導体層236が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体層236がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば50nm以上10μm以下である。半導体層236のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第1配線232及びゲート絶縁膜234と重なっている。また半導体層236の上には、ハードマスク膜238が設けられている。ハードマスク膜238は、半導体層236をエッチングにより選択的に残す際に用いられる。このため、ハードマスク膜238と半導体層236の平面形状は同一である。ハードマスク膜238は、半導体層236及びゲート絶縁膜234に対してエッチング選択比が取れる材料であれば良い。ハードマスク膜238は、例えばSiO2膜、SiON膜、SiN膜、SiCN膜、又はSiC膜などのシリコンを含有した絶縁膜により形成されている。コア層200の一面上、配線212上、及びトランジスタ230上には、樹脂層210が形成されている。樹脂層210にはビアが埋め込まれており、また樹脂層210上には電極222、ソース配線224第2配線、及びドレイン配線226第2配線が形成されている。電極222は、配線212に接続している。またソース配線224は、ビア223を介してトランジスタ230のソースに接続しており、ドレイン配線226は、ビア225を介してトランジスタ230のドレインに接続している。樹脂層210上、ソース配線224上、及びドレイン配線226上には、ソルダーレジスト層220が形成されている。ソルダーレジスト層220には、電極222上に位置する開口が形成されている。この開口内には、電極222に接続するハンダプリコート膜244が形成されている。ソース配線224は、半導体チップ10のバンプ42図1に図示と接続するために設けられている。すなわち本実施形態では、トランジスタ230は、コア層200のうち半導体チップ10に対向する面に設けられている。樹脂層210及びソルダーレジスト層220は、コア層200の他面側にも形成されている。この他面側の樹脂層210上には、電極242が形成されている。他面側のソルダーレジスト層220は、電極242上に位置する開口を有している。電極242は、ハンダボール44図1に図示に接続するための電極である。図3は、図2に示したトランジスタ230の平面図である。本図に示す例において、半導体層236のうち一つのトランジスタ230を形成している領域は、長方形を有している。ビア223,225は、半導体層236の2つの短辺の近傍に接続している。図4は、図1に示した電子装置の回路図の第1例である。本図に示す例では、半導体チップ10の内部回路12は、バンプ42を介して、配線基板20のソース配線224に接続している。すなわち内部回路12は、配線基板20が有するトランジスタ230のソースに接続している。また、配線基板20のドレイン配線226は、ハンダボール44を介してプリント配線基板30に接続している。本図に示す例では、ドレイン配線226は、ハンダボール44、プリント配線基板30が有する配線、及びハンダボール46を介して電子部品22に接続している。すなわちトランジスタ230のドレインは、電子部品22に接続している。またトランジスタ230の第1配線232は、ハンダボール44、プリント配線基板30が有する配線、及びハンダボール46を介して、電子部品24に接続している。すなわちトランジスタ230のゲート電極は、電子部品24に接続している。本図に示す例では、電子部品24は信号を生成する機能を有しており、電子部品22は、電源電圧を生成する機能を有している。電子部品24が生成する信号の電圧は、電子部品22が生成する電源電圧よりも高い。すなわちトランジスタ230は、電子部品24が生成する信号の電圧を、電子部品22が生成する電圧に変換する素子である。図5は、図1に示した電子装置の回路図の第2例である。本図に示す例では、半導体チップ10の内部回路12は、バンプ42を介して、配線基板20の第1配線232、すなわちトランジスタ230のゲート電極に接続している。ドレイン配線226は、ハンダボール44、プリント配線基板30内の配線、及びハンダボール46を介して電子部品22に接続している。ソース配線224は、ハンダボール44、プリント配線基板30内の配線、及びハンダボール46を介して電子部品24に接続している。本図に示す例では、電子部品24は信号が入力される部品であり、電子部品22は、電源電圧を生成する部品である。電子部品22が生成する電源電圧は、内部回路12が出力する信号の電圧よりも高い。また、電子部品24が処理する信号の電圧は、半導体チップ10の内部回路12が出力する信号の電圧よりも高い。すなわちトランジスタ230は、内部回路12が出力する信号を、電子部品24が生成する電圧の信号に変換する素子である。図6及び図7は、図2に示した配線基板20の形成方法を示す断面図である。まず図6aに示すように、コア層200にドリル等を用いて、スルーホールを形成する。次いで、コア層200の両面及びスルーホールの内面に、無電解めっき法を用いてめっき膜例えば銅膜を形成する。次いで、コア層200のスルーホール内を、絶縁材202を用いて埋める。次いで、めっき膜をシードとして電解めっきを行う。これにより、コア層200の両面上、及び絶縁材202上に、めっき膜例えば銅膜が成長する。次いで、めっき膜を選択的に除去する。これにより、配線212及び第1配線232が形成される。次いで図6bに示すように、コア層200の一面上、並びにこの一面上の配線212上及び第1配線232上に、ゲート絶縁膜234を、例えばCVD法を用いて形成する。次いで、ゲート絶縁膜234上に、半導体層236を形成する。半導体層236がInGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO、又はCuOなどの酸化物半導体層を含んでいる場合、半導体層236は、例えばスパッタリング法により形成される。このときコア層200は、300°C以下の温度に加熱される。また半導体層236がポリシリコン層やアモルファスシリコン層である場合、半導体層236は、例えばプラズマCVD法により形成される。次いで、半導体層236上に、ハードマスク膜238となる絶縁層を形成する。次いでこの絶縁層上にレジストパターン図示せずを形成し、このレジストパターンをマスクとして、絶縁層をエッチングする。これにより、ハードマスク膜238が形成される。その後、必要に応じてレジストパターンを除去する。次いで図7aに示すように、ハードマスク膜238をマスクとして、半導体層236及びゲート絶縁膜234をエッチングする。これにより、半導体層236及びゲート絶縁膜234は、所望のパターンとなる。次いで図7bに示すように、コア層200の両面に、樹脂層210を形成する。次いで、2つの樹脂層210それぞれに貫通孔を形成する。次いで、この貫通孔の底面及び内側面、及び樹脂層210上に、無電解めっき法を用いてめっき膜例えば銅膜を形成する。次いで、このめっき膜上にレジストパターンを形成する。次いで、めっき膜をシードとして電解めっきを行う。これにより、めっき膜の内レジストパターンで覆われていない部分に、めっき膜例えば銅膜が成長する。その後、レジストパターンを除去し、さらに、レジストパターンの下に位置する無電解めっき膜を除去する。これにより、ビア223,225、電極222、ソース配線224、ドレイン配線226、及び電極242が形成される。その後、樹脂層210上にソルダーレジスト層220を形成する。次いで、ソルダーレジスト層220を露光及び現像する。これにより、ソルダーレジスト層220のうち電極222上及び電極242上に位置する部分には、開口が形成される。次いで、無電開めっきを行うことにより、電極222上及び電極242上に、シードメタル膜、例えばNiAu膜を形成する。次いで、電極222のシードメタル膜上に、ハンダプリコート膜244を形成する。このようにして、図2に示した配線基板20が形成される。このようにして形成された配線基板20の上に、半導体チップ10を実装すると、半導体装置が形成される。そしてこの半導体装置、電子部品22、及び電子部品24をプリント配線基板30に実装することにより、図1に示した電子装置が形成される。次に、本実施形態の作用及び効果について説明する。本実施形態によれば、樹脂インターポーザである配線基板20にトランジスタ230を設けている。このため、Si基板にトランジスタ及び多層配線層を形成したものをインターポーザとして使用する場合と比較して、製造工程数を少なくすることができる。従って、半導体素子を有する配線基板20の製造コストを低くすることができる。また、コア層200の上にトランジスタ230を形成しているため、樹脂層210上にトランジスタ230を形成する場合と比較して、容易にトランジスタ230を形成することができる。また、コア層200のうち半導体チップ10に対向する面に、トランジスタ230を形成している。このため、半導体チップ10とトランジスタ230の間の配線長を短くすることができる。なお、電極242からトランジスタ230までの配線長を短くしたい場合、トランジスタ230は、コア層200のうち電極242側の面に形成されるのが好ましい。第2の実施形態図8は、第2の実施形態に係る半導体装置の構成を示す回路図である。本実施形態に係る半導体装置は、半導体チップ10及び配線基板20を備えており、以下の点を除いて、第1の実施形態に係る半導体装置と同様の構成である。まず、配線基板20には複数のトランジスタ230が形成されている。そしてトランジスタ230のソース及びドレインは、いずれもバンプ42を介して半導体チップ10の内部回路12に接続している。すなわち本実施形態におけるトランジスタ230は、内部回路12の機能を切り替えるためのスイッチング素子である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。第3の実施形態図9は、第3の実施形態に係る配線基板20の構成を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る電子装置は、配線基板20の構成を除いて、第1または第2の実施形態に係る電子装置と同様の構成である。本実施形態において、コア層200上には樹脂層240第1樹脂層:ビルドアップ層及び樹脂層210第2樹脂層が形成されている。そして配線212、第1配線232、ゲート絶縁膜234、半導体層236、及びハードマスク膜238は、樹脂層240上に形成されている。すなわち本実施形態では、トランジスタ230は、樹脂層240上に形成されている。このように、トランジスタ230は、配線基板20を形成する層のうちどの層に形成されても良い。例えば本実施形態において、樹脂層210とコア層200の間に、複数の樹脂層240が形成されても良い。本実施形態によっても、Si基板にトランジスタ及び多層配線層を形成したものをインターポーザとして使用する場合と比較して、製造工程数を少なくすることができる。従って、配線基板20の製造コストを低くすることができる。また、コア層200を基準にして半導体チップ10に対向する側に、トランジスタ230を形成している。このため、半導体チップ10とトランジスタ230の間の配線長を短くすることができる。第4の実施形態図10は、第4の実施形態に係る配線基板20の構成を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る電子装置は、配線基板20の構成を除いて、第1~第3の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。本実施形態において、配線基板20は記憶素子250を有している点を除いて、第1又は第3の実施形態に係る配線基板20と同様の構成である。記憶素子250は、トランジスタ230と同一層に形成されており、ソース配線224を介してトランジスタ230に接続している。すなわち本実施形態では、トランジスタ230は、記憶素子250に対する読み出し及び書き込みを制御している。記憶素子250は、例えば第2の実施形態における、半導体チップ10の内部回路12内の回路を切り替えるためのデータを記憶している。本実施形態において、記憶素子250は、導体層である第1層252、絶縁層である第2層254、及び導体層である第3層256をこの順に積層した積層構造を有している。この積層構造は、配線214上及びその周囲に位置するコア層200上に形成されている。配線214は第1層252に接続しており、ビア223は第3層256に接続している。記憶素子250が通常の容量素子DRAMである場合、第1層252及び第3層256は、Ti層、TiN層、Ta層、TaN層、W層、WN層、Al層、Cu層、Ru層、Pt層、Ir層、RuO層、及びIrO層のいずれか一つ、又はこれらのうち2種以上の積層膜により形成されている。第1層252及び第3層256の厚さは、例えば50nm以上500nm以下である。また第2層254は、SiN層、SiO2層、TaO層、ZrO層、HfO層、及びAlO層いずれか一つ、又はこれらのうち2種以上の積層膜により形成されている。第2層254の厚さは、例えば5nm以上50nm以下である。記憶素子250が強誘電体容量素子FeRAMである場合、第1層252及び第3層256は、Pt層、Ir層、IrO層、Ru層、RuO層、TiN層、又はTaN層のいずれか一つ、又はこれらのうち2種以上の積層膜により形成されている。第1層252及び第3層256の厚さは、例えば50nm以上500nm以下である。また第2層254は、PbTiO3、PbZrO3、SrBi2Ta2O9、及びBa,SrTiOのいずれか一つ、又はこれらのうち2種以上の積層膜により形成されている。第2層254の厚さは、例えば50nm以上200nm以下である。記憶素子250が抵抗変化素子ReRAMである場合、第1層252及び第3層256は、Ti層、TiN層、Ta層、TaN層、W層、WN層、Cu層、Al層、Pt層、Ru層、RuO層、Ir層、又はIrO層のいずれか一つ、又はこれらのうち2種以上の積層膜により形成されている。第1層252及び第3層256の厚さは、例えば10nm以上500nm以下である。また第2層254は、TaO層、ZrO層、HfO層、AlO層、SiO2層、及びSiOCH層のいずれか一つ、又はこれらのうち2種以上の積層膜により形成されている。第2層254の厚さは、例えば5nm以上50nm以下である。記憶素子250が磁気トンネル接合素子MRAMである場合、第1層252及び第3層256は、Pt層、Co層、Ru層、Ni層、Fe層、もしくはこれらの混合物の層のいずれか一つ、又はこれらのうち2種以上の積層膜により形成されている。第1層252及び第3層256の厚さは、例えば3nm以上50nm以下である。また第2層254は、AlO層、MgO層、SiO2層、HfO層、及びZrO層のいずれか一つ、又はこれらのうち2種以上の積層膜により形成されている。第2層254の厚さは、例えば1nm以上20nm以下である。記憶素子250の形成方法は、トランジスタ230の形成方法と同様である。すなわち、コア層200上、配線212上、及び配線214上に、第1層252、第2層254、及び第3層256をこの順に積層する。次いで、配線214上に、第1層252、第2層254、及び第3層256上にマスクパターン図示せずを形成し、このマスクパターンをマスクとして配線214上に、第1層252、第2層254、及び第3層256をエッチングする。これにより、記憶素子250が形成される。なお、記憶素子250とトランジスタ230のうち、どちらが先にコア層200上に形成されても良い。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、配線基板20に、トランジスタ230及び記憶素子250を有するメモリセルを設けることができる。第5の実施形態図11は、第5の実施形態に係る配線基板20の構成を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る電子装置は、配線基板20の構成を除いて、第1~第4の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。本実施形態に係る配線基板20は、トランジスタ230のドレイン及びビア225から第1配線232ゲート電極までの距離が、ソース及びビア223から第1配線232までの距離よりも大きい点を除いて、第1~第3の実施形態のいずれかに係る配線基板20と同様の構成である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、第1の実施形態において図4に示した回路のように、トランジスタ230のドレインに高電圧が印加される場合であっても、ビア225と第1配線232の間で絶縁破壊が生じることを抑制できる。すなわち、トランジスタ230のドレインに、高電圧を印加することができる。第6の実施形態図12は、第6の実施形態に係る配線基板20の構成を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る電子装置は、配線基板20の構成を除いて、第1又は第3の実施形態に係る電子装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。本実施形態に係る配線基板20は、トランジスタ230の代わりにダイオード260を有している点を除いて、第1~第3の実施形態のいずれかに係る配線基板20と同様の構成である。ダイオード260は、第1の実施形態におけるトランジスタ230の構造を変更し、ビア223を介して、第1配線232と半導体層236のソースを接続した構造を有している。本実施形態によれば、配線基板20内に、ダイオード260を形成することができる。第7の実施形態図13は、第7の実施形態に係る配線基板20の構成を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る電子装置は、配線基板20の構成を除いて、第1又は第3の実施形態に係る電子装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。本実施形態に係る配線基板20は、トランジスタ230の代わりに、MIM型の容量素子270を有している点を除いて、第1~第3の実施形態のいずれかに係る配線基板20と同様の構成である。容量素子270は、第1配線232を下部電極とし、ゲート絶縁膜234を誘電膜とし、半導体層236を上部電極とした構成を有している。本実施形態によれば、配線基板20内に、MIM型の容量素子270を形成することができる。第8の実施形態図14は、第8の実施形態に係る配線基板20の構成を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る電子装置は、配線基板20の構成を除いて、第1~第7の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。本実施形態に係る配線基板20は、電極242を有している面に放熱層280を有している点を除いて、第1~第7の実施形態のいずれかに係る配線基板20と同様の構成である。放熱層280は、例えば銅又はアルミニウムなどの金属層である。放熱層280の厚さは、例えば1μm以上100μm以下である。本実施形態によっても、第1~第7の実施形態と同様の効果を得ることができる。また、放熱層280を設けているため、トランジスタ230が発生する熱を効率よく放熱することができる。第9の実施形態図15は、第9の実施形態に係る電子装置の構成を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る電子装置は、配線基板20の構成を除いて、第1~第8の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。本実施形態において、配線基板20は、半導体基板例えばシリコン基板300を用いたインターポーザである。具体的には、配線基板20は、半導体基板300上に多層配線層を有している。配線層は、絶縁層の表層に銅配線を埋め込んだ構成を有している。本図に示す例では、配線層310、配線層320、及び配線層330がこの順に積層されている。そして配線層310には、配線312及び第1配線314が埋め込まれている。配線312及び第1配線314は同一工程で形成されている。このため、配線312と第1配線314は同一の深さを有している。配線層320には、配線324、ソース配線326、及びドレイン配線328が埋め込まれている。最上層の配線層330には、配線334が埋め込まれている。配線334の一部は電極になっており、この電極上に、バリアメタル352を介してバンプ350が形成されている。上記した各配線は、デュアルダマシン法により形成されていても良いし、シングルダマシン法により形成されていても良い。また各配線及びビアを埋め込むための溝又は孔の側壁には、バリアメタル膜が形成されている。これらバリアメタル膜は、例えば、Ti、Ta、Ru、W、これらの窒化物又は酸化物などにより形成されている。なお、バリアメタル膜は、これらの材料で構成された単層であってもよいし、2つ以上の層が積層したものであってもよい。積層構造の例としては、例えば、TiN上層/Ti下層、又は、Ta上層/TaN下層の積層構造がある。また、半導体基板300には、貫通電極340が形成されている。貫通電極340は、半導体基板300及び配線層310を貫通し、一端側が配線312又は第1配線314に接続している。貫通電極340が埋め込まれている孔の内壁には、絶縁膜342が形成されている。すなわち貫通電極340は、半導体基板300及び配線層310を貫通している孔の内壁に絶縁膜342を形成し、さらにこの穴の中にバリアメタル、及び銅などの金属を埋め込むことにより、形成されている。貫通電極340の他端側には、バリアメタル362を介してバンプ360が接続している。バンプ360は、貫通電極340を介して配線312又は第1配線314に接続している。なお、半導体基板300の裏面は、保護絶縁膜302によって覆われている。配線層310と配線層320の間には、拡散防止膜322が形成されている。拡散防止膜322は、Si、C、及びNのうち少なくとも2種の元素を含む絶縁材料により形成されている。例えば拡散防止膜322は、SiN膜、SiCN膜、又はSiC膜である。なお、拡散防止膜322は、これらの少なくとも2つを積層した積層膜であってもよい。拡散防止膜322の厚さは、例えば10nm以上200nm以下である拡散防止膜322のうち平面視で第1配線314と重なる領域及びその周囲の上には、半導体層372が形成されている。半導体層372は、厚さが例えば10nm以上200nm以下である。半導体層372は、例えば、InGaZnOIGZO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO、SnO、またはCuOなどの酸化物半導体層を有している。半導体層372は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、IGZO/Al2O3/IGZO/Al2O3の積層膜がある。また半導体層372はポリシリコン層又はアモルファスシリコン層であってもよい。半導体層372には、ソース及びドレインが設けられている。半導体層372が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体層372がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば50nm以上1μm以下である。半導体層372のソースは、ビアを介してソース配線326に接続しており、ドレインは、ビアを介してドレイン配線328に接続している。半導体層372のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第1配線314と重なっている。第1配線314、拡散防止膜322、及び半導体層372は、トランジスタ370を構成している。すなわち本実施形態では、配線基板20の多層配線層の中に、トランジスタ370が形成されている。具体的には、第1配線314がゲート電極になっており、拡散防止膜322がゲート絶縁膜になっている。なお、拡散防止膜322は、第1配線314と重なる部分及びその周囲が、他の部分よりも薄くなっていても良い。本実施形態に係る配線基板20の製造方法は、以下の通りである。まず、半導体基板300上に配線層310を形成する。次いで、配線層310内に、配線312及び第1配線314を埋め込む。次いで、配線層310上、配線312上、及び第1配線314上に、拡散防止膜322を形成する。次いで、拡散防止膜322の上に半導体層372を形成する。半導体層372の形成方法は、半導体層236の形成方法と同様である。次いで、半導体層372上にハードマスク膜図示せずを形成し、このハードマスク膜を介して半導体層372をパターニングする。このハードマスクは、例えば拡散防止膜322と同一の材料を有している。次いで、拡散防止膜322上及び半導体層372上に、配線層320を形成する。次いで、配線層320に配線溝及びビアを形成する。次いで、半導体層372のうちビアホールの底面に露出している領域には、還元性プラズマ例:水素プラズマによる処理、又は窒素含有プラズマ例:アンモニアプラズマによる処理が行われる。これにより、半導体層372にはソース及びドレインが形成される。次いで、配線層320にビア及び配線324、ソース配線326、及びドレイン配線328を埋め込む。次いで、拡散防止膜332、配線層330、及び配線334を形成する。次いで、半導体基板300及び配線層310に、貫通電極340を形成するための孔を形成する。次いで、この孔内に、絶縁膜342、バリアメタル、及び貫通電極340を形成する。次いで、保護絶縁膜336,302を形成した後、バリアメタル352及びバンプ350、並びにバリアメタル362及びバンプ360を形成する。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、配線基板20として半導体インターポーザを使用しているため、第1の実施形態と比較して、半導体層372の成膜温度を高くすることができる。従ってトランジスタ370の特性を向上させることができる。また半導体の熱伝導率は樹脂の熱伝導率よりも高いため、トランジスタ370で生じた熱を外部に放熱しやすくなる。第10の実施形態図16は、第10の実施形態に係る電子装置の構成を示す断面図であり、第1の実施形態における図1に対応している。本実施形態に係る電子装置は、半導体チップ10が配線基板20にボンディングワイヤ43を用いて実装されている点を除いて、第1の実施形態に係る電子装置と同様の構成である。なお、第2~第9の実施形態に係る電子装置においても半導体チップ10が配線基板20にボンディングワイヤ43を用いて実装されていてもよい。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。第11の実施形態図17は、第11の実施形態に係る配線基板20の構成を示す断面図である。図18は、図17に示したトランジスタ230の平面図である。本実施形態に係る電子装置は、配線基板20の構成を除いて、第1~第5、及び第8の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。本実施形態に係る配線基板20は、トランジスタ230の平面形状を除いて、第1の実施形態と同様である。トランジスタ230の第1配線232の平面レイアウトは櫛歯形状である。そして半導体層236のうち各第1配線232に挟まれている部分の上には、ソース配線224とドレイン配線226が、交互に延伸している。そして一つのソース配線224について複数のビア223が形成されており、一つのドレイン配線226について複数のビア225が形成されている。ソース配線224の平面レイアウト及びドレイン配線226の平面レイアウトも、櫛歯形状である。すなわち、本実施形態に係るトランジスタ230は、櫛歯型のレイアウトを有している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、トランジスタ230が櫛歯型のレイアウトを有しているため、トランジスタ230のオン電流を大きくすることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"