シリコン基板上に第1のシリコン窒化膜を形成する工程と、前記第1のシリコン窒化膜に開口部を形成すると共に、前記シリコン基板の上層部分に凹部を形成する工程と、前記凹部内にシリコンゲルマニウム部材を配置する工程と、前記第1のシリコン窒化膜上及び前記シリコンゲルマニウム部材上に、第1のシリコン酸化膜を形成する工程と、前記第1のシリコン酸化膜上に、第2のシリコン窒化膜を形成する工程と、前記第2のシリコン窒化膜上にハードマスクを形成する工程と、前記ハードマスクをマスクとしてエッチングを施すことにより、前記シリコン基板及び前記シリコンゲルマニウム部材を選択的に除去して、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、シリコン酸化物を堆積させる工程と、前記シリコン酸化物を加熱する工程と、エッチングを施すことにより、前記シリコン酸化物からなる膜の上面を後退させて、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上に第2のシリコン酸化膜を形成する工程と、前記フィン、前記第1のシリコン窒化膜、前記第1のシリコン酸化膜、前記第2のシリコン窒化膜及び前記第2のシリコン酸化膜からなる積層体の側面上に、シリコンからなる側壁を形成する工程と、前記第2のシリコン窒化膜を除去する工程と、前記側壁を除去する工程と、前記第1及び第2のシリコン酸化膜を除去する工程と、前記犠牲材を除去する工程と、前記素子分離絶縁膜における前記犠牲材を除去することによって形成された凹部内に、絶縁部材を埋め込む工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記凹部を形成する工程の前に、前記半導体基板上に第1膜を形成する工程と、前記第1膜上及び前記犠牲材上に、前記第1膜の材料及び前記犠牲材の材料とは異なる材料からなる第2膜を形成する工程と、前記第2膜上に、前記第2膜の材料とは異なる材料からなる第3膜を形成する工程と、前記フィン、前記第1膜、前記第2膜及び前記第3膜からなる積層体の側面上に、前記第1膜の材料、前記第2膜の材料及び前記第3膜の材料のいずれとも異なる材料からなる側壁を形成する工程と、前記第3膜を除去する工程と、前記側壁を除去する工程と、をさらに備え、前記フィンを形成する工程は、前記第3膜上にハードマスクを形成する工程と、前記ハードマスクをマスクとしてエッチングを施すことにより、前記第3膜、前記第2膜、前記第1膜、前記半導体基板及び前記犠牲材をパターニングする工程と、を有したことを特徴とする請求項2記載の半導体装置の製造方法。前記フィンの側面上に第4膜を形成する工程と、前記側壁を除去する工程の後、前記第4膜及び前記第2膜を除去する工程と、をさらに備え、前記半導体基板及び前記側壁をシリコンにより形成し、前記犠牲材をシリコンゲルマニウムにより形成し、前記素子分離絶縁膜、前記第2膜及び前記第4膜をシリコン酸化物により形成し、前記第1膜及び前記第3膜をシリコン窒化物により形成することを特徴とする請求項3記載の半導体装置の製造方法。半導体基板の上層部分に凹部を形成する工程と、前記凹部の内面上にバリア膜を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板、前記バリア膜及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記バリア膜をストッパとしてエッチングを施すことにより、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記凹部を形成する工程の前に、前記半導体基板上に第1膜を形成する工程と、前記第1膜上及び前記犠牲材上に、前記第1膜の材料及び前記犠牲材の材料とは異なる材料からなる第2膜を形成する工程と、前記第2膜上に、前記第2膜の材料とは異なる材料からなる第3膜を形成する工程と、前記フィン、前記第1膜、前記第2膜及び前記第3膜からなる積層体の側面上に、前記第1膜の材料、前記第2膜の材料及び前記第3膜の材料のいずれとも異なる材料からなる側壁を形成する工程と、前記第3膜を除去する工程と、前記側壁を除去する工程と、をさらに備え、前記フィンを形成する工程は、前記第3膜上にハードマスクを形成する工程と、前記ハードマスクをマスクとしてエッチングを施すことにより、前記第3膜、前記第2膜、前記第1膜、前記半導体基板及び前記犠牲材をパターニングする工程と、を有したことを特徴とする請求項5記載の半導体装置の製造方法。前記フィンの側面上に第4膜を形成する工程と、前記側壁を除去する工程の後、前記第4膜及び前記第2膜を除去する工程と、をさらに備え、前記側壁は前記第4膜上に形成し、前記半導体基板、前記犠牲材及び前記側壁をシリコンにより形成し、前記素子分離絶縁膜、前記第2膜及び前記第4膜をシリコン酸化物により形成し、前記バリア膜、前記第1膜及び前記第3膜をシリコン窒化物により形成することを特徴とする請求項6記載の半導体装置の製造方法。半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを覆うように第1導電膜を形成する工程と、前記第1導電膜の上面において前記犠牲材を露出させる工程と、前記犠牲材を除去する工程と、前記第1導電膜上に第2導電膜を形成する工程と、前記第2導電膜及び前記第1導電膜を選択的に除去することにより、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記凹部を形成する工程の前に、前記半導体基板上に第1膜を形成する工程と、前記第1膜上及び前記犠牲材上に、前記第1膜の材料及び前記犠牲材の材料とは異なる材料からなる第2膜を形成する工程と、前記第2膜上に、前記第2膜の材料とは異なる材料からなる第3膜を形成する工程と、前記第1導電膜中における前記第3膜、前記第2膜及び前記犠牲材が除去された後の溝内に、絶縁部材を埋め込む工程と、をさらに備え、前記犠牲材を露出させる工程は、前記第3膜をストッパとして、前記第1導電膜に対して平坦化処理を施すことにより、前記第1導電膜の上面において前記第3膜を露出させる工程と、前記第3膜を除去する工程と、前記第2膜を除去する工程と、を有したことを特徴とする請求項8記載の半導体装置の製造方法。前記半導体基板及び前記第1導電膜をシリコンにより形成し、前記犠牲材をシリコンゲルマニウムにより形成し、前記素子分離絶縁膜、前記ゲート絶縁膜及び前記第2膜をシリコン酸化物により形成し、前記第1膜及び前記第3膜をシリコン窒化物により形成することを特徴とする請求項9記載の半導体装置の製造方法。前記素子分離絶縁膜を埋め込む工程は、絶縁材料を堆積させる工程と、前記絶縁材料を加熱する工程と、エッチングを施すことにより、前記絶縁材料からなる膜の上面を後退させる工程と、を有したことを特徴とする請求項2~10のいずれか1つに記載の半導体装置の製造方法。半導体基板上に、第1材料からなる第1膜、前記第1材料とは異なる第2材料からなる第2膜、及び、前記第2材料とは異なる第3材料からなる第3膜をこの順に積層する工程と、前記第3膜、前記第2膜、前記第1膜及び前記半導体基板を選択的に除去して、積層体を形成する工程と、前記積層体の側面上に、前記第1材料、前記第2材料及び前記第3材料のいずれとも異なる材料からなる側壁を形成する工程と、前記第3膜を除去する工程と、前記側壁を除去する工程と、を備えたことを特徴とする半導体装置の製造方法。前記第1材料と前記第3材料を同じ材料とすることを特徴とする請求項12記載の半導体装置の製造方法。前記半導体基板の上面における前記積層体が形成されていない領域上に、前記第3材料及び前記側壁の材料とは異なる第4材料からなる第4膜を形成する工程と、前記半導体基板における前記積層体を構成する部分の側面上に、前記第3材料及び前記側壁の材料とは異なる第5材料からなる第5膜を形成する工程と、をさらに備え、前記側壁は前記半導体基板と同じ成分を含み、前記側壁を前記第5膜上に形成することを特徴とする請求項12または13に記載の半導体装置の製造方法。前記半導体基板及び前記側壁をシリコンにより形成し、前記第1材料及び前記第3材料がシリコン窒化物であり、前記第2材料、前記第4材料及び前記第5材料がシリコン酸化物であることを特徴とする請求項14記載の半導体装置の製造方法。前記半導体装置が磁気抵抗ランダムアクセスメモリであることを特徴とする請求項1~15のいずれか1つに記載の半導体装置の製造方法。本発明の目的は、FinFETの特性が均一な半導体装置の製造方法を提供することである。実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1~図11は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図のaは平面図であり、bはaに示すA-A’線による断面図であり、cはaに示すB-B’線による断面図である。本実施形態に係る半導体装置は、例えば記憶装置であり、例えばMRAMMagnetoresistiveRandomAccessMemory:磁気抵抗ランダムアクセスメモリである。MRAMにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタはFinFETである。先ず、図1a~cに示すように、シリコン基板11を用意する。シリコン基板11の少なくとも上層部分は、不純物が導入されて半導体となっている。そして、シリコン基板11上に、シリコン窒化膜12を形成する。次に、例えばフォトリソグラフィ法により、シリコン窒化膜12上にマスク膜図示せずを形成し、このマスク膜をマスクとして例えばRIEreactiveionetching:反応性イオンエッチング等の異方性エッチングを施す。これにより、シリコン窒化膜12に開口部12aが形成されると共に、シリコン基板11の上層部分に凹部11aが形成される。凹部11aは、シリコン基板11に形成される素子同士を分離できる程度の深さまで形成する。次に、図2a~cに示すように、例えば選択エピタキシャル成長法により、シリコンゲルマニウムSiGe部材13を形成する。このとき、シリコンゲルマニウム部材13中のゲルマニウム濃度は20~50原子程度となるようにする。また、成膜後にシリコン窒化膜12をストッパとしてCMPchemicalmechanicalpolishing:化学的機械研磨等の平坦化処理を施すか、成膜時に膜厚を制御することにより、シリコンゲルマニウム部材13がシリコン窒化膜12の上面から突出しないようにする。これにより、凹部11a内及び開口部12a内に、犠牲材としてシリコンゲルマニウム部材13を配置する。次に、例えばプラズマ酸化処理を施し、シリコン窒化膜12及びシリコンゲルマニウム部材13上に、シリコン酸化膜14を形成する。次に、図3a~cに示すように、シリコン酸化膜14上にシリコン窒化膜15を成膜する。次に、シリコン窒化膜15上に例えばシリコン酸化物からなるハードマスク膜を成膜し、側壁法等を用いてパターニングすることにより、ハードマスク16に加工する。ハードマスク16は、一方向に延び、周期的に配列された複数本のライン状に形成する。次に、図4a~cに示すように、ハードマスク16をマスクとしてエッチングを施すことにより、シリコン窒化膜15、シリコン酸化膜14、シリコン窒化膜12、シリコン基板11の上層部分及びシリコンゲルマニウム部材13を選択的に除去して、パターニングする。これにより、これらの部材にハードマスク16のパターンが転写され、一方向に延び、周期的に配列された複数本のフィン20が形成される。各フィン20の形状は、主面がシリコン基板11の上面に対して垂直な略板状である。但し、フィン20の根本部分の側面は垂直方向に対して傾斜しており、根本部分の幅は下方に向かうにつれてテーパー状に広がっている。フィン20の大部分はシリコン基板11の上層部分によって構成されているが、フィン20の一部分はシリコンゲルマニウム部材13によって構成されている。但し、シリコンゲルマニウム部材13は、シリコン基板11とほぼ同様にエッチングすることができるため、隣り合うフィン20間の距離はほぼ均一になる。この結果、マイクロローディング効果が抑制され、フィン20を均一な形状に加工することができる。次に、図5a~cに示すように、例えば塗布法によりシリコン酸化物を堆積させ、このシリコン酸化物を加熱することにより、フィン20を覆うように素子分離絶縁膜21を成膜する。このとき、素子分離絶縁膜21は加熱により焼き締められて収縮Densifyする。また、素子分離絶縁膜21は、その後の工程における熱処理によっても、焼き締められて収縮する。素子分離絶縁膜21はフィン20によって複数の領域に区画されており、焼き締めDensifyの程度は、各領域の大きさに依存する。そして、フィン20は周期的に配列されているため、素子分離絶縁膜21が区画された領域の大きさも相互に等しい。このため、収縮の程度も領域間で均一であり、素子分離絶縁膜21の組成も均一になる。次に、シリコン窒化膜15をストッパとしてCMPを施す。次に、フッ化水素HFを含むエッチング液を用いてウェットエッチングを施すことにより、素子分離絶縁膜21の上面を後退させる。これにより、フィン20間の空間の下部に、素子分離絶縁膜21が形成される。このとき、素子分離絶縁膜21の組成が均一であれば、エッチングの程度も均一になり、上面が平坦になる。なお、素子分離絶縁膜21の上部は、フッ化水素HF系のウェットエッチングとRIEを組み合わせて除去してもよい。また、素子分離絶縁膜21は、CVDchemicalvapordeposition:化学気相成長法によって堆積させてもよい。次に、図6a~cに示すように、酸化処理を施すことにより、フィン20における素子分離絶縁膜21の上面から突出した部分の側面上に、保護膜としてシリコン酸化膜22を形成する。次に、例えばLPCVDlowpressurechemicalvapordeposition:低圧化学気相成長法又はPECVDplasmaenhancedCVD:プラズマ化学気相成長法により、全面に不純物が導入されていないアモルファスシリコン膜を成膜する。そして、このアモルファスシリコン膜をエッチバックすることにより、フィン20、シリコン窒化膜12、シリコン酸化膜14、シリコン窒化膜15及びシリコン酸化膜22からなる積層体の側面上に、ノンドープのアモルファスシリコンからなる側壁23を形成する。側壁23の不純物濃度は、シリコン基板11の不純物濃度よりも低い。次に、例えば燐酸を用いたウェットエッチングを施し、シリコン窒化膜15図5参照を除去する。このとき、シリコン窒化膜12は、シリコン酸化膜14及び側壁23により覆われているため、除去されない。次に、図7a~cに示すように、アルカリ溶液を用いたウェットエッチングを施すことにより、側壁23図6参照を除去する。このとき、シリコン基板11及びシリコンゲルマニウム部材13は、シリコン酸化膜14及びシリコン酸化膜22によって覆われているため、除去されない。次に、図8a~cに示すように、シリコン酸化膜14及びシリコン酸化膜22図7参照を除去する。次に、室温の弗硝酸を用いたウェットエッチング、又は、温度が550~800°Cの塩酸HClを用いたホット処理により、シリコンゲルマニウム部材13図7参照を除去する。このとき、シリコン基板11は除去されない。これにより、フィン20におけるシリコンゲルマニウム部材13により構成されていた部分が消失し、フィン20に切れ目20aが形成されると共に、素子分離絶縁膜21の上面に凹部21aが形成される。次に、図9a~cに示すように、シリコン酸化膜35を成膜し、その後、シリコン窒化膜36を成膜する。なお、図示の便宜上、図9aにおいては、シリコン酸化膜35及びシリコン窒化膜36を省略している。次に、シリコン窒化膜36をエッチバックすることにより、シリコン窒化膜36における凹部21a内に形成された部分を残留させつつ、それ以外の部分を除去する。次に、フッ化水素HFを用いたウェットエッチングにより、シリコン酸化膜35における凹部21a内に形成された部分を残留させつつ、それ以外の部分を除去する。これにより、図10a~cに示すように、フィン20の側面が露出すると共に、凹部21a内に、シリコン酸化膜35及びシリコン窒化膜36が積層された絶縁部材25が埋め込まれる。その後、酸化処理を施すことにより、フィン20の露出面を覆うように、ゲート絶縁膜24を形成する。次に、図11a~cに示すように、不純物を導入したポリシリコンを全面に堆積させることにより、フィン20を覆うポリシリコン膜26を形成する。次に、ポリシリコン膜26に対してCMPを施す。このとき、ストッパは用いない。次に、ポリシリコン膜26上に、タングステン等からなる金属膜27を形成し、その上にシリコン窒化膜28を形成する。次に、シリコン窒化膜28上にハードマスク膜を成膜し、これをパターニングすることにより、フィン20が延びる方向に対して交差、例えば直交した方向に延び、周期的に配列された複数本のハードマスク図示せずを形成する。次に、ハードマスクをマスクとしてエッチングを施し、シリコン窒化膜28、金属膜27及びポリシリコン膜26を選択的に除去する。このとき、フィン20の直上域においては、シリコン窒化膜12においてエッチングが停止する。これにより、素子分離絶縁膜21上に、フィン20を跨ぐように、相互に平行に延びる複数本のゲート電極30が形成される。ゲート電極30の下部はポリシリコン膜26によって構成され、上部は金属膜27によって構成される。次に、ゲート電極30をマスクとして、フィン20に対して不純物を注入する。これにより、フィン20に拡散層図示せずが形成され、フィン20とゲート電極30との最近接点毎に、FinFETが構成される。上方から見て、複数本のフィン20及びゲート電極30は格子状に配置されるため、複数個のFinFETはマトリクス状に配列される。また、シリコンゲルマニウム部材13図2参照が形成されていた部分は、フィン20の切れ目20aとなる。次に、素子分離絶縁膜21上に、ゲート電極30を覆うように、層間絶縁膜31を形成する。なお、図11aにおいては、図示の便宜上、シリコン窒化膜12、シリコン窒化膜28及び層間絶縁膜31は省略している。次に、層間絶縁膜31内にコンタクト32を形成する。コンタクト32は、フィン20の拡散層の直上域毎に形成する。すなわち、複数本のコンタクト32を、上方から見て、フィン20におけるゲート電極30によって覆われていない部分毎に形成する。但し、図11a及びcにおいては、図示の便宜上、コンタクト32は1本のみ示している。その後、層間絶縁膜31上に磁気抵抗効果素子図示せずを形成し、コンタクト32を介して各FinFETに接続する。このようにして、本実施形態に係る半導体装置1が製造される。次に、本実施形態の効果について説明する。本実施形態においては、図2a~cに示す工程において、シリコン基板11の上層部分の一部にシリコンゲルマニウム部材13を埋め込み、図4a~cに示す工程において、シリコン基板11及びシリコンゲルマニウム部材13を同時に加工してフィン20を形成している。そして、図8a~cに示す工程において、シリコンゲルマニウム部材13を除去することにより、フィン20に切れ目20aを形成する。このため、図4a~cに示すフィン20を形成する工程においては、フィン20がシリコン基板11及びシリコンゲルマニウム部材13によって構成されており、切れ目20aは形成されていないため、フィン20間の距離を均一にすることができる。これにより、マイクロローディング効果を抑制し、シリコン基板11及びシリコンゲルマニウム部材13を、加工領域全体にわたって均一な条件でエッチングすることができる。この結果、フィン20を均一な形状に加工することができ、FinFETの特性を均一化することができる。より具体的には、フィン20を形成する際のエッチングの効果は、隣のフィン20との間の距離に依存する。このため、切れ目の存在により隣のフィン20との間の距離が大きく異なると、マイクロローディング効果によって加工後のフィン20の形状が大きく変動してしまう。例えば、フィン20を短い周期で配列させる場合に合わせてエッチング条件を最適化すると、隣のフィン20との距離が大きい場合には、フィン20の根本部分の側面の傾斜が大きくなり、根本部分が太くなってしまう。この結果、フィン20をボディ領域とするFinFETの特性が変動してしまう。これに対して、本実施形態によれば、後の工程において切れ目20aを形成する予定の領域においても、シリコンゲルマニウム部材13によってフィン20が形成されているため、フィン20間の距離をほぼ等しくすることができ、エッチングの効果を均一化することができる。この結果、切れ目20aの近傍においても、フィン20の形状を均一化することができる。このように、本実施形態によれば、フィン20に切れ目20aを形成する必要がある装置において、フィン20の形状精度を高め、FinFETの特性を均一化することができる。この効果は、フィン20のアスペクト比が高い場合に、特に顕著になる。また、図4a~cに示す工程において、フィン20を等間隔で形成することにより、図5a~cに示す工程において、素子分離絶縁膜21を均一に形成することができる。例えば、素子分離絶縁膜21を加熱して焼き締める際の収縮率が均一になり、素子分離絶縁膜21の組成が均一になる。この結果、素子分離絶縁膜21をエッチングする際に、均一なエッチング速度を得ることができ、素子分離絶縁膜21の上面を平坦にすることができる。これにより、図11a~cに示す工程においてゲート電極30を形成したときに、フィン20におけるゲート電極30によって覆われる部分の高さが均一になり、FinFETのチャネル幅が均一になる。これによっても、FinFETの特性を均一化することができる。更に、本実施形態においては、図4a~cに示す工程において、パターニングされたシリコン窒化膜15をマスクとしてフィン20を形成した後、図6a~cに示す工程において、シリコン窒化膜15を除去する際に、フィン20、シリコン窒化膜12、シリコン酸化膜14及びシリコン窒化膜15からなる積層体の側面上に、ノンドープのアモルファスシリコンからなる側壁23を形成している。これにより、シリコン窒化膜12をシリコン酸化膜14及び側壁23によって保護しつつ、シリコン窒化膜15のみを除去することができる。その後、側壁23を除去している。これにより、フィン20を倒壊させることなく、シリコン窒化膜15のみを除去することができ、半導体装置1の歩留まりが向上する。このプロセス及び効果を上位概念的に説明すると、以下のようになる。図12a~fは、本実施形態における側壁カバープロセスを例示する工程断面図である。図12aに示すように、半導体基板40上に、第1材料からなる第1膜41、第1材料とは異なる第2材料からなる第2膜42、及び、第2材料とは異なる第3材料からなる第3膜43をこの順に積層する。このとき、第1材料と第3材料とは相互に同じ材料であってもよく、異なる材料であってもよい。第1材料と第3材料とを同じ材料とすれば、半導体プロセスの制約された条件の下で、材料をうまく振り分けることができる。なお、本実施形態においては、半導体基板40はシリコン基板11であり、第1膜41はシリコン窒化膜12であり、第1材料はシリコン窒化物であり、第2膜42はシリコン酸化膜14であり、第2材料はシリコン酸化物であり、第3膜43はシリコン窒化膜15であり、第3材料はシリコン窒化物である。次に、図12bに示すように、第3膜43、第2膜42、第1膜41及び半導体基板40をパターニングして、積層体45を形成する。積層体45は、半導体基板40の上層部分、第1膜41、第2膜42及び第3膜43を含んでいる。次に、図12cに示すように、積層体45の側面上に、第1材料、第2材料及び第3材料のいずれとも異なる材料からなる側壁46を形成する。本実施形態においては、側壁46側壁23はノンドープのアモルファスシリコンによって形成する。次に、図12dに示すように、第3膜43を除去する。このとき、側壁46により、積層体45が支持される。また、第2膜42及び側壁46により、第1膜41が保護される。これにより、第3膜43のみを除去することができる。次に、図12eに示すように、側壁46を除去する。これにより、半導体基板40上に、第1膜41及び第2膜42が積層された積層体45aが残留する。また、本実施形態のように、半導体基板40と側壁46が同じ成分例えばシリコンを含む場合には、図12fに示すように、側壁46を形成する前に、半導体基板40の上面における積層体45が形成されていない領域上に、第3材料及び側壁の材料とは異なる材料からなる第4膜47を形成すると共に、半導体基板40における積層体45を構成する部分の側面上に、第3材料及び側壁の材料とは異なる材料からなる第5膜48を形成してもよい。また、このとき、第4膜47及び第5膜48は、同じ材料によって形成してもよい。これにより、半導体基板40及び側壁46の双方がエッチングされるような条件でエッチングを施しても、第4膜47、第5膜48及び第2膜42によって半導体基板40を保護することにより、側壁46のみを除去することができる。更にまた、本実施形態においては、図1a~cに示す工程において、シリコン基板11上にシリコン窒化膜12を形成し、図4a~cに示す工程において、フィン20を形成する際にシリコン窒化膜12も加工してフィン20上に残留させ、図11a~cに示す工程において、ポリシリコン膜26等をエッチングしてゲート電極30を形成する際に、フィン20の直上域においては、シリコン窒化膜12をストッパとして用いている。これにより、ゲート電極30を形成する際に、フィン20がオーバーエッチングされることを防止できる。なお、図11a~cに示す工程において、ポリシリコン膜26に対してCMPを施す際にも、シリコン窒化膜12をストッパとして利用してもよい。これにより、ポリシリコン膜26の膜厚を精度よく制御することができ、FinFETの特性をより一層均一化することができる。次に、本実施形態の比較例について説明する。図13は、本比較例に係る半導体装置の製造方法を示す工程図であり、aは平面図であり、bはaに示すC-C’線による断面図であり、図14は、本比較例に係る半導体装置の製造方法を示す工程図であり、aは平面図であり、bはaに示すC-C’線による断面図であり、cはaに示すD-D’線による断面図である。本比較例は、シリコン基板に犠牲材を埋め込むことなく、パターニングによってフィンに切れ目を形成した例である。図13a及びbに示すように、本比較例においては、シリコン基板111の上面に対してエッチングを施すことにより、フィン120を形成する。このとき、シリコン基板111の上層部分にシリコンゲルマニウム部材を埋め込まず、パターニングにより、所定のフィン120に切れ目120aを形成する。しかしながら、この場合、切れ目120aが形成された領域においては、切れ目120aを挟んで対向する2本のフィン120間の距離が長くなる。このため、マイクロローディング効果により、フィン120における切れ目120aに対向する部分の形状が変動してしまう。例えば、フィン120における切れ目120aの近傍に位置する部分は、全体的に他のフィン120よりも太くなり、切れ目120a側の側面は、根本部分だけでなく上部も含めた全体がテーパー形状となり、根本部分における側面の傾斜はより緩やかとなる。このため、フィン120における切れ目120aの近傍に位置する部分は、他の部分と比較して、根本部分が太くなると共に、形状が非対称になる。また、切れ目120aを介して対向するフィン120間の距離は、それ以外の領域におけるフィン120間の距離よりも長いため、切れ目120aの近傍においては、素子分離絶縁膜121を形成する際に、焼き締めDensifyの程度が異なる。この結果、焼き締め後の素子分離絶縁膜121の組成が異なり、エッチング速度が異なってしまう。具体的には、切れ目120aの近傍においては、他の領域と比較してフィン間のスペースが広いため、焼き締めが進み、その後のウェットエッチングにおいてエッチング速度が低くなる。この結果、素子分離絶縁膜121の上面が周囲よりも高くなる。これらの要因により、切れ目120aの近傍に形成されるFinFETの特性が、他のFinFETの特性と大きく異なってしまう。更に、図14a~cに示すように、本比較例においては、フィン120上にシリコン窒化膜12図11参照を設けていない。このため、ポリシリコン膜をエッチングしてゲート電極130に加工する際に、フィン120の上面において局所的にオーバーエッチングが発生してしまい、フィン120におけるゲート電極130によって覆われていない部分、すなわち、ソースドレインを構成する部分の上面が後退する。このソースドレインを構成する部分には、逆テーパー形状のコンタクト132が接続されるが、この部分の上面の位置が低くなることにより、コンタクト132の下端の面積が小さくなり、抵抗が高くなる。これに対して、上述の如く、本実施形態においては、シリコン基板11の一部をシリコンゲルマニウム部材13に置換することにより、フィン20を加工する工程及び素子分離絶縁膜21を形成する工程においては、切れ目20aが形成されていない。このため、フィン20間の距離が均一になり、フィン20及び素子分離絶縁膜21を均一に形成することができる。また、本実施形態においては、シリコン基板11上にシリコン窒化膜12を設け、フィン20を形成する際にシリコン窒化膜12も加工してフィン20上に残留させ、シリコン窒化膜12をストッパとしてゲート電極30を加工している。この結果、ゲート電極30をパターニングする際にフィン20の上面がオーバーエッチングされることを防止でき、コンタクト32の下面の面積が減少することを防止できる。次に、第2の実施形態について説明する。図15~図18は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図のaは平面図であり、bはaに示すA-A’線による断面図であり、cはaに示すB-B’線による断面図である。先ず、図1a~cに示すように、シリコン基板11上にシリコン窒化膜12を形成し、エッチングを施して開口部12a及び凹部11aを形成する。次に、図15a~cに示すように、凹部11aの内面上にバリア膜51を形成する。例えば、窒化処理を行うことにより、バリア膜51として、膜厚が10nm未満の窒化膜を形成する。次に、全面にシリコンを堆積させた後、エッチバックを施すことにより、凹部11a及び開口部12a内に、犠牲材としてシリコン部材52を配置する。このとき、バリア膜51におけるシリコン窒化膜12上に形成した部分は、シリコン部材52をエッチバックする際に一緒に除去してもよく、残留させてシリコン窒化膜12と一体的に取り扱ってもよい。次に、前述の第1の実施形態と同様に、図2~図6に示す工程と同様な工程を実施する。すなわち、シリコン窒化膜12及びシリコン部材52上に、シリコン酸化膜14を形成し、その上にシリコン窒化膜15を形成する。次に、シリコン窒化膜15上にライン状のパターンに加工されたハードマスク16を形成し、これをマスクとしてエッチングを施す。これにより、シリコン基板11及びシリコン部材52が選択的に除去されて、複数本のフィン20が形成される。このとき、フィン20には切れ目は形成されておらず、フィン20の一部はシリコン部材52によって形成されている。また、シリコン部材52とシリコン基板11との間には、バリア膜51が介在している。次に、フィン20間の空間の下部に素子分離絶縁膜21を形成する。次に、フィン20の露出面上にシリコン酸化膜22を形成する。次に、不純物が導入されていないアモルファスシリコンを全面に堆積させ、これをエッチバックすることにより、フィン20の側面上にノンドープのアモルファスシリコンからなる側壁23を形成する。このとき、シリコン窒化膜15の上部は露出させる。次に、図16a~cに示すように、例えば燐酸を用いたウェットエッチングにより、シリコン窒化膜15図6参照を除去する。次に、フッ化水素HFを含むエッチング液を用いたウェットエッチングにより、シリコン酸化膜14を除去して、シリコン部材52を露出させる。次に、アルカリ溶液を用いたウェットエッチングにより、シリコンからなる側壁23及びシリコン部材52を除去する。このとき、側壁23とシリコン基板11との間にはシリコン酸化膜22が配置され、シリコン部材52とシリコン基板11との間には、例えばシリコン窒化物からなるバリア膜51が配置されているため、このエッチングによってシリコン基板11がエッチングされることを防止できる。その後、フッ化水素HFを含むエッチング液を用いたウェットエッチングにより、シリコン酸化膜22を除去する。このようなプロセスにより、図17a~cに示すように、フィン20におけるシリコン部材52図16参照が除去された部分に切れ目20aが形成される。また、素子分離絶縁膜21の上面に凹部21aが形成される。凹部21aの底部には、バリア膜51が残留する。以後の工程は、図10及び図11に示す工程と同様である。すなわち、図18a~cに示すように、シリコン酸化膜35及びシリコン窒化膜36を成膜し、これらをエッチバックすることにより凹部21a内のみに残留させて、凹部21a内にシリコン酸化膜35及びシリコン窒化膜36からなる絶縁部材25を埋め込む。次に、ウェットエッチングを施すことにより、シリコン酸化膜を除去する。次に、例えば酸化処理を施して、フィン20の露出面を覆うように、ゲート絶縁膜24を形成する。次に、ポリシリコン膜26、金属膜27及びシリコン窒化膜28を堆積させ、エッチングを施すことにより、フィン20を跨ぎ、フィン20に対して交差した方向に延びる複数本のゲート電極30を形成する。次に、ゲート電極30をマスクとして不純物を注入し、FinFETを形成する。その後、層間絶縁膜31及びコンタクト32を形成し、その上に磁気抵抗効果素子を形成する。なお、図18aにおいては、図示の便宜上、シリコン窒化膜12、シリコン窒化膜28及び層間絶縁膜31は省略している。また、コンタクト32は、1本のみ示している。このようにして、本実施形態に係る半導体装置2が製造される。次に、本実施形態の効果について説明する。本実施形態によれば、図15a~cに示す工程において、凹部11aの内面上にバリア膜51を形成し、その後、凹部11a内にシリコン部材52を埋め込むことにより、エッチングによってフィン20を加工する際に、フィン20の一部をシリコン部材52によって構成する。これにより、前述の第1の実施形態と同様に、マイクロローディング効果を抑制し、フィン20を均一に形成することができる。また、素子分離絶縁膜21を形成する際にも、フィン20に切れ目20aが形成されていないため、素子分離絶縁膜21を均一に焼き締め、ウェットエッチングの際のエッチング量を均一にすることができる。そして、図17a~cに示す工程において、シリコン部材52を除去することにより、フィン20に切れ目20aを形成することができる。このとき、シリコン基板11とシリコン部材52との間にはバリア膜51が設けられているため、シリコン基板11を除去することなく、シリコン部材52のみを除去することができる。また、本実施形態においては、前述の第1の実施形態とは異なり、シリコンゲルマニウム等の特別な材料を堆積させる必要がないため、プロセスが容易である。本実施形態における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図19~図25は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図のaは平面図であり、bはaに示すA-A’線による断面図であり、cはaに示すB-B’線による断面図である。先ず、前述の第1の実施形態と同様に、図1~図5に示す工程を実施する。すなわち、図1a~cに示すように、シリコン基板11上にシリコン窒化膜12を形成し、エッチングを施して開口部12a及び凹部11aを形成する。次に、図2a~cに示すように、例えば選択エピタキシャル成長法により、凹部11a内及び開口部12a内にシリコンゲルマニウムSiGe部材13を配置する。次に、図3a~cに示すように、シリコン酸化膜14及びシリコン窒化膜15を積層させ、その上にハードマスク16を形成する。次に、図4a~cに示すように、ハードマスク16をマスクとしてエッチングを施し、フィン20を形成する。次に、図5a~cに示すように、フィン20間の空間の下部に素子分離絶縁膜21を形成する。以後の工程は、前述の第1の実施形態とは異なる。先ず、図19a~cに示すように、酸化処理を施すことにより、フィン20の露出面上にゲート絶縁膜24を形成する。次に、全面に不純物を導入したポリシリコンを堆積させることにより、フィン20を覆うように、ポリシリコン膜26を形成する。次に、図20a~cに示すように、シリコン窒化膜15をストッパとして、ポリシリコン膜26に対してCMPを施す。これにより、ポリシリコン膜26の上面をシリコン窒化膜15の上面と一致させる。このとき、ポリシリコン膜26の上面において、シリコン窒化膜15が露出する。次に、図21a~cに示すように、例えば燐酸を用いてウェットエッチングを施し、シリコン窒化膜15図20参照を除去する。これにより、ポリシリコン膜26の上面において、シリコン窒化膜15が除去されたあとの空間に溝26aが形成される。次に、例えばフッ酸を用いたウェットエッチングにより、溝26aの底面からシリコン酸化膜14図20参照を除去する。これにより、溝26aの底面において、シリコン窒化膜12及びシリコンゲルマニウム部材13が露出する。次に、図22a~cに示すように、室温の弗硝酸を用いたウェットエッチング、又は、温度が550~800°Cの塩酸HClを用いたホット処理により、溝26aを介してシリコンゲルマニウム部材13図21参照を除去する。次に、図23a~cに示すように、全面に絶縁材料を堆積させる。そして、RIEによるエッチバックを行うか、又は、ポリシリコン膜26をストッパとしたCMPを行い、ポリシリコン膜26の上面上に堆積された絶縁材料を除去する。これにより、絶縁材料が溝26aの内部のみに残留し、溝26a内に埋込絶縁部材61が配置される。次に、図24a~cに示すように、ポリシリコン膜26上に金属膜27及びシリコン窒化膜28を成膜する。次に、シリコン窒化膜28上にハードマスク29を形成する。次に、図25a~cに示すように、ハードマスク29図24参照をマスクとしてエッチングを施し、シリコン窒化膜28、金属膜27及びポリシリコン膜26をパターニングする。これにより、ゲート電極30が形成される。次に、埋込絶縁部材61におけるゲート電極30の直下域以外の領域に配置された部分を除去する。次に、ゲート電極30をマスクとして不純物を注入し、FinFETを形成する。次に、素子分離絶縁膜21上に、ゲート電極30を覆うように層間絶縁膜31を形成し、層間絶縁膜31内に、フィン20におけるゲート電極30の直下域間に位置する部分、すなわち、FinFETのソースドレインに接続されるように、コンタクト32を形成する。なお、図25aにおいては、図示の便宜上、シリコン窒化膜28及び層間絶縁膜31は省略しており、コンタクト32は1本のみ示している。その後、磁気抵抗効果素子を形成する。このようにして、本実施形態に係る半導体装置3が製造される。本実施形態においては、図20a~cに示す工程において、フィン20間にポリシリコン膜26を形成した後、図21a~cに示す工程において、シリコン窒化膜15を除去している。これにより、シリコン窒化膜15を除去する際に、ポリシリコン膜26によってフィン20を支えることができる。このため、前述の第1及び第2の実施形態と比較して、側壁23図6参照を形成し、除去する工程が不要になる。この結果、工程数を低減し、半導体装置の生産性を向上させることができる。また、本実施形態においては、フィン20とゲート電極30との間に、埋込絶縁部材61が残留する。これにより、フィン20とコンタクト32との間の寄生容量を低減することができる。更に、本実施形態においては、エッチングによってゲート電極30を加工する際に、シリコン窒化膜15に加えて埋込絶縁部材61によってもフィン20の上面を保護することができる。これにより、エッチングによってフィン20が受けるダメージを軽減することができる。更にまた、本実施形態においては、図20a~cに示す工程において、シリコン窒化膜15をストッパとしてポリシリコン膜26に対してCMPを施すことができる。これにより、ポリシリコン膜26の膜厚を精度よく制御することができ、ゲート電極30の厚さを精度よく制御することができる。この結果、FinFETの特性の均一化を図ることができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。なお、前述の第1及び第3の実施形態においては、犠牲材としてシリコンゲルマニウムSiGe部材13を形成する例を示したが、これには限定されない。犠牲材としては、フィン20を加工する際にシリコン基板11に対する選択比が小さく、且つ、適当な手段により、シリコン基板11に対して選択的に除去できる材料であればよい。例えば、犠牲材として、シリコン窒化膜とシリコン膜との積層体を用いてもよい。この場合は、シリコン窒化膜をストッパとして、アルカリ性のエッチング液を用いたウェットエッチングを施すことにより、シリコン膜を除去することができる。また、前述の各実施形態においては、半導体装置がMRAMである例を示したが、これには限定されない。前述の各実施形態は、高密度にFinFETを配置する必要がある装置であれば、好適に適用可能である。以上説明した実施形態によれば、FinFETの特性が均一な半導体装置の製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。