サンプリング期間中の入力アナログ信号を保持するサンプルホールド回路と、逐次比較期間中に前記保持された入力アナログ信号と比較するための基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路により生成された前記基準電圧と前記サンプルホールド回路に保持された前記入力アナログ信号の値とを比較する比較器と、前記比較器のビット毎の出力値に基づいて、前記基準電圧の値を前記サンプルホールド回路に保持された前記入力アナログ信号の値に近似するよう前記基準電圧生成回路を逐次に制御する制御回路と、前記比較器の出力電圧に応じた出力値を出力するバッファリング回路と、前記比較器のビット毎の出力値に対応する前記バッファリング回路の出力値をデジタル値として保持するラッチ回路とを備えた逐次比較型A/Dコンバータにおいて、前記基準電圧生成回路にその動作を停止させる回路を設け、前記サンプリング期間における前記基準電圧の供給が不要な期間または前記逐次比較期間における基準電源として外部から入力された電圧を使用する期間において、前記基準電源生成回路を停止させることを特徴とした逐次比較型A/Dコンバータ。サンプリング期間において、チョッパ型の比較器21で生成した中間電圧の1/2VDDがバッファリング用のインバータ24のゲートに印加され、インバータ24とそれ以降の回路で貫通電流が流れ、消費電流が過大になるといった問題がある。また、基準電源生成回路内部のラダー抵抗回路73に定常的に電流を流すようになっているので、消費電流が増大するといった問題がある。マイコンなどのLSIにA/Dコンバータを搭載した場合、A/Dコンバータを複数の周波数のクロックで動作させることが多い。このような場合、最も速い動作速度でも正常に動作するように、比較器としては高い能力のものを用いる。しかし、低い周波数のクロックで動作させる場合には、比較器の能力は過多になり、消費電流が非常に大きくなる。本発明は、このような事情に鑑みて創作したものであり、逐次比較型A/Dコンバータにおいて消費電流の低減を図ることを目的としている。本発明による逐次比較型A/Dコンバータは、サンプリング期間中の入力アナログ信号を保持するサンプルホールド回路と、逐次比較期間中に前記保持された入力アナログ信号と比較するための基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路により生成された前記基準電圧と前記サンプルホールド回路に保持された前記入力アナログ信号の値とを比較する比較器と、前記比較器のビット毎の出力値に基づいて、前記基準電圧の値を前記サンプルホールド回路に保持された前記入力アナログ信号の値に近似するよう前記基準電圧生成回路を逐次に制御する制御回路と、前記比較器の出力電圧に応じた出力値を出力するバッファリング回路と、前記比較器のビット毎の出力値に対応する前記バッファリング回路の出力値をデジタル値として保持するラッチ回路とを備えた逐次比較型A/Dコンバータにおいて、前記基準電圧生成回路にその動作を停止させる回路を設け、前記サンプリング期間における前記基準電圧の供給が不要な期間または前記逐次比較期間における基準電源として外部から入力された電圧を使用する期間において、前記基準電源生成回路を停止させることを特徴とするものである。このように構成すれば、基準電圧の生成を必要最小限とし、消費電流を大幅に低減することができる。本発明によれば、チョッパ型の比較器の出力に対するバッファリング回路はサンプリング期間に不動作とするため、バッファリング回路とそれ以降の回路で貫通電流を阻止し、消費電流を低減することができる。また、逐次比較期間の一部ではラダー抵抗回路を不動作とするため、消費電流を低減することができる。以下、本発明にかかわる逐次比較型A/Dコンバータの実施の形態を図面に基づいて詳細に説明する。本発明の実施の形態は、逐次比較型A/Dコンバータにおける基準電源生成回路についてのものである。図1は実施の形態における逐次比較型A/Dコンバータの要部基準電源生成回路とサンプルホールド回路の構成を示す回路図である。図1において、70はサンプルホールド回路、71はビットに応じて重み付けされた容量アレイ回路、71aは最上位ビットの容量、71nは最下位ビットの容量、72は基準電圧生成回路、73は重み付けした基準電圧を供給するラダー抵抗回路、74は高電位側基準電源、75は低電位側基準電源、76はアナログスイッチ群、77はNchトランジスタを用いたスイッチング素子、21はチョッパ型の比較器である。アナログスイッチ群76は制御回路80からのクロック信号CLKに同期したタイミング信号Ssにより最上位ビットから最下位ビットまでビット毎に順次、容量アレイ回路71の各容量へ基準電圧を供給するようになっている。ラダー抵抗回路73は高電位側基準電源74と低電位側基準電源75とのソース電源間に直列に挿入されているが、さらにラダー抵抗回路73をソース電源に対して接続遮断するようにスイッチング素子77が挿入されている。制御回路80からの制御信号Stがスイッチング素子76のゲートに印加され、ON/OFFするように構成されている。図2のタイミングチャートを参照しながら動作を説明する。逐次比較期間において、タイミング信号Ssはビット毎に順次にアナログスイッチ群76の最上位ビットから最下位ビットにかけて1つずつスイッチをONする。これにより、容量アレイ回路71における対応する容量に充電された電荷に対して基準電圧生成回路72から基準電圧が供給される。アナログスイッチ群76における個々のスイッチは、任意の1個のスイッチが動作するとき、他のすべてのスイッチは動作しないようになっている。アナログスイッチ群76におけるあるビットに対応した1つのスイッチがONにされたときに、対応する容量に対応してサンプルホールドされたアナログ値と供給された基準電圧との比較が比較器21において行われる。供給される基準電圧は、容量値によって重み付けされたビット群上位側半数のビット群では高電位側基準電源VDDで一定であり、入力する電圧によって重み付けされたビット群下位側半数のビット群ではビット毎に異なる。アナログスイッチ群76が制御する容量アレイ回路71のうち、容量値によって重み付けされたビット群の各容量には必ず高電位側基準電源VDDが供給される。この高電位側基準電源VDDの印加は、ラダー抵抗回路73とは無関係である。そこで、容量値によって重み付けされたビット群のアナログ値を比較する逐次比較期間の前半とサンプルホールド期間では、ラダー抵抗回路73に電流を流さなくてもよいことになる。つまり、逐次比較期間の前半とサンプルホールド期間において、スイッチング素子77をOFFにし、ラダー抵抗回路73を不動作状態とする。これにより、この期間中のラダー抵抗回路73での消費電流はゼロとなる。入力する電圧によって重み付けされたビット群を比較する逐次比較期間の後半では、スイッチング素子77をオンにしてラダー抵抗回路73を活性化する。アナログスイッチ群76の下位側半数のビット群の各スイッチを順次にONし、順次に1/2VDD、1/4VDDなどの基準電圧を生成し、対応する容量に供給する。以上のように本実施の形態によれば、逐次比較期間において、ラダー抵抗回路73に電流を流す期間を制限することにより、消費電流を低減することができる。