"メモリセルアレイ、及び前記メモリセルアレイへのデータ入出力を制御するための複数個の回路ブロックからなる周辺回路を備えた半導体メモリ装置の、周辺回路の少なくとも1つの回路ブロックのレイアウト方法において、半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同一間隔で配置される複数個のダミーゲートを配置する段階とを有し、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体メモリ装置の周辺回路のレイアウト方法。前記ダミーゲートは、前記複数個のトランジスタのそれぞれの分離されたゲートの幅が相異する場合は、前記分離されたゲートのうち一番大きい幅を有するゲートの幅と一致されるように所定の幅を有することを特徴とする請求項1に記載の半導体メモリ装置の周辺回路のレイアウト方法。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項1に記載の半導体メモリ装置の周辺回路のレイアウト方法。前記複数個のトランジスタのそれぞれの少なくとも1つのゲートは前記半導体基板上に共通連結された共通端子を有することを特徴とする請求項1に記載の半導体メモリ装置の周辺回路のレイアウト方法。前記複数個のダミーゲートは所定数単位に共通連結されていることを特徴とする請求項1に記載の半導体メモリ装置の周辺回路のレイアウト方法。第1入力データと第2入力データが印加されるデータ入力トランジスタ、及び制御信号が印加される1つ以上の制御信号入力トランジスタを具備して、前記第1入力データと前記第2入力データとの差を増幅させて出力するセンス増幅器を有する半導体メモリ装置のセンス増幅器のレイアウト方法において、半導体基板内に形成された少なくとも1つの第1電極と第2電極を有する前記データ及び制御信号入力トランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタの各アクチブ領域の少なくとも1つの第1電極と第2電極との間に位置し、半導体基板上に所定の幅と長さを有して形成された少なくとも1つの同一間隔で分離された前記データ及び制御信号入力トランジスタのゲートを配置する段階と、前記データ及び制御信号入力トランジスタの間に、所定の幅と長さを有して、前記半導体基板上に前記データ及び制御信号入力トランジスタの分離されたゲートの間隔と同じ間隔で配置される所定数のダミーゲートを配置する段階とを有し、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体メモリ装置のセンス増幅器のレイアウト方法。前記ダミーゲートは、前記データ及び制御信号入力トランジスタのそれぞれの分離されたゲートの幅が相異している場合、前記分離されたゲートのうち一番大きい幅を有するゲートの幅と一致されるように所定の幅を有することを特徴とする請求項6に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項6に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。前記データ及び制御信号入力トランジスタのそれぞれの少なくとも1つのゲートは前記半導体基板上に共通連結された共通端子を有することを特徴とする請求項6に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。前記複数個のダミーゲートは所定数単位に共通連結されていることを特徴とする請求項6に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、複数個のトランジスタの間及び外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で配置される複数個のダミーゲートを配置する段階とを有し、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体装置のレイアウト方法。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項11に記載の半導体装置のレイアウト方法。前記複数個のトランジスタのそれぞれの少なくとも1つのゲートは前記半導体基板上に共通連結された共通端子を有することを特徴とする請求項11に記載の半導体装置のレイアウト方法。前記複数個のダミーゲートは所定数単位に共通連結されていることを特徴とする請求項11に記載の半導体装置のレイアウト方法。メモリセルアレイ、及び前記メモリセルアレイへのデータ入出力を制御するための複数個の回路ブロックからなる周辺回路を具備した半導体メモリ装置の、周辺回路の少なくとも1つの回路ブロックのレイアウト方法において、半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で配置される複数個のダミーゲートを配置する段階とを有し、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体メモリ装置のレイアウト方法。前記ダミーゲートは、前記複数個のトランジスタのそれぞれの分離されたゲートの幅が相互異なった場合、前記分離されたゲートのうち一番大きい幅を有するゲートの幅と一致されるように所定の幅を有することを特徴とする請求項15に記載の半導体メモリ装置のレイアウト方法。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項15に記載の半導体メモリ装置のレイアウト方法。前記複数個のトランジスタのそれぞれの少なくとも1つのゲートは前記半導体基板上に共通連結された共通端子を有することを特徴とする請求項15に記載の半導体メモリ装置のレイアウト方法。前記複数個のダミーゲートは所定数単位に共通連結されていることを特徴とする請求項15に記載の半導体メモリ装置のレイアウト方法。第1入力データと第2入力データが印加されるデータ入力トランジスタ、及び制御信号が印加される1つ以上の制御信号入力トランジスタを具備して、前記第1入力データと前記第2入力データとの差を増幅させて出力するためのセンス増幅器を備えた半導体メモリ装置のセンス増幅器のレイアウト方法において、半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記データと制御信号入力トランジスタの間に、所定の幅及び長さを有して、前記半導体基板上に前記データ及び制御信号入力トランジスタの分離されたゲートの間隔と同じ間隔で配置される所定数のダミーゲートを配置する段階とを有し、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体メモリ装置のセンス増幅器のレイアウト方法。前記ダミーゲートは、前記データ及び制御信号入力トランジスタのそれぞれの分離されたゲートの幅が相異する場合、前記分離されたゲートのうち一番大きい幅を有したゲートの幅と一致されるように所定の幅を有することを特徴とする請求項20に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項20に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。前記データ及び制御信号入力トランジスタのそれぞれの少なくとも1つのゲートは前記半導体基板上に共通連結された共通端子を有することを特徴とする請求項20に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。前記複数個のダミーゲートは所定数単位に共通連結されていることを特徴とする請求項20に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。半導体基板と、前記半導体基板内に形成された少なくとも1つの第1電極と第2電極を有する複数個のトランジスタのアクチブ領域と、前記複数個のトランジスタのアクチブ領域のそれぞれの1つ以上の第1電極と第2電極との間に形成され、前記半導体基板上に所定の幅と長さを有する少なくとも1つの同一間隔で分離された前記複数個のトランジスタのゲートと、前記複数個のトランジスタの間に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で形成された複数個のダミーゲートとを備え、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体装置。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項25に記載の半導体装置。前記複数個のトランジスタのそれぞれの少なくとも1つのゲートは、前記半導体基板上に共通連結された共通端子を有することを特徴とする請求項25に記載の半導体装置。前記複数個のダミーゲートは所定数単位に共通連結されていることを特徴とする請求項25に記載の半導体装置。半導体基板と、前記半導体基板内に形成された少なくとも1つの第1電極と第2電極を有する複数個のトランジスタのアクチブ領域と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも1つの第1電極と第2電極の間に形成され、前記半導体基板上に所定の幅と長さを有する少なくとも1つの同じ間隔で分離された前記複数個のトランジスタのゲートと、前記複数個のトランジスタの間及び外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で形成された複数個のダミーゲートとを備え、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体装置。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項29に記載の半導体装置。前記複数個のトランジスタのそれぞれの少なくとも1つのゲートは前記半導体基板上に共通連結された共通端子を有することを特徴とする請求項29に記載の半導体装置。前記複数個のダミーゲートは所定数単位に共通連結されていることを特徴とする請求項29に記載の半導体装置。半導体基板と、前記半導体基板内に形成された少なくとも1つの第1電極と第2電極を有する複数個のトランジスタのアクチブ領域と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも1つの第1電極と第2電極の間に形成され、前記半導体基板上に所定の幅と長さを有する少なくとも1つの同じ間隔で分離された前記複数個のトランジスタのゲートと、前記複数個のトランジスタの外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で形成された複数個のダミーゲートとを備え、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体装置。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項33に記載の半導体装置。前記複数個のトランジスタのそれぞれの少なくとも1つのゲートは前記半導体基板上に共通連結された共通端子を有することを特徴とする請求項33に記載の半導体装置。前記複数個のダミーゲートは所定数単位に共通連結されていることを特徴とする請求項33に記載の半導体装置。半導体基板の表面上に形成され第1方向に伸張する複数個のゲート電極層と、ソースドレイン領域として作用するために各ゲート電極層の下部の前記表面上のチャンネル領域の両側と接する拡散領域と、前記表面上の前記ゲート電極層の間に形成され前記第1方向に伸張する複数個のダミーゲート電極層とを備え、前記電極層の間隔が同一であり、前記ダミーゲートの共通ラインは一つに連結されることを特徴とする半導体装置。前記ゲートの長さと前記ダミーゲートの長さは同一であることを特徴とする請求項38に記載の半導体装置。前記複数のダミーゲート電極層は所定数単位に共通連結されていることを特徴とする請求項38に記載の半導体装置。請求項1乃至請求項24のいずれか一項に記載のレイアウト方法において、前記ダミーゲートは一つの指fingerを備え、複数のトランジスタのゲート間に配置されて、電源ラインに接続されることを特徴とするレイアウト方法。請求項25乃至請求項39のいずれか一項に記載の半導体装置において、前記ダミーゲートは一つの指fingerを備え、複数のトランジスタのゲート間に配置されて、電源ラインに接続されることを特徴とする半導体装置。ところが、従来の半導体装置の工程技術中、フォト工程における光の反射とエッチング工程における不均一性に起因して、トランジスタのゲートの工程偏差の変化が誘発される。工程偏差とは、フォト工程の後にゲートの長さの変化を測定した値をいう。そこで、工程偏差が変化すると、トランジスタのしきい電圧が変化し、このようなしきい電圧の変化のためトランジスタが設計者が設計した通りの動作を行うことができなくなる。そこで、半導体装置の製造の際にこれら工程上で発生される工程偏差の変化を最小化するための工夫が続けられている。図9は、半導体工程中、フォト工程における問題点を説明するための図であって、シリコン10、二酸化ケイ素12、アルミニウム14、フォトレジスト16、透明グラス18、及び不透明膜20をそれぞれ示す。図9に示したように、アルミニウム14上がフォトレジスト16で覆われた状態で、フォト工程を行ったときに、アルミニウム14は光をほとんど吸収せずに反射する。ところが、アルミニウム14が傾斜角θを有して蒸着されている場合は、傾斜面での光の反射のために所望のパターンを形成することができなくなる。然るに、従来の半導体装置のレイアウト方法は、ゲートの間隔が不規則的に配列されているため、図9に示した傾斜角θが一定せず、傾斜角θに従い光りの反射角が異なって、形成されたゲート間に工程偏差の変化が起こるようになる。図10は、半導体工程中のエッチング工程上での問題点を説明するためのものであって、シリコン10、二酸化ケイ素12、及びフォトレジスタ16をそれぞれ示す。図10に示すように、酸化膜蝕刻は円状に広がってシリコン10が現れるまで続く。即ち、円の形状が大きくなるほど、フォトレジスト16のアンダカットが甚だしくなる。アンダカットの起こされる範囲はフォトレジスト16が除去されるまでは分からないので、酸化膜パターンのエッジ部の形状図10の点線で示した形状はアンダカットの程度を示す良い尺度になる。即ち、エッチング工程上での不均一性のために工程偏差の変化が発生する。即ち、従来の半導体装置のレイアウト方法は、半導体装置を構成するトランジスタのゲートの間隔が不規則に配列されているので、フォト工程で光の反射によりこれらゲート間の工程偏差の変化が増加され、又、エッチング工程でエッチングの不均一性によっても工程偏差の変化が増加される。又、従来の半導体メモリ装置の周辺回路のレイアウト方法においても、一般の半導体装置のレイアウト方法と同様な方法によるため、フォト工程とエッチング工程とにおける工程偏差の変化が増加する。特に、従来の半導体メモリ装置のセンス増幅器は、入力信号の微小な電圧差を増幅して出力する回路であり、しきい電圧の変化に敏感な回路である。従って、これらのセンス増幅器を構成するトランジスタのしきい電圧のミスマッチを除去することは相当に重要である。しかし、従来のセンス増幅器のレイアウト方法においても一般の半導体装置のレイアウト方法と同様な方法によるので、フォト工程とエッチング工程で工程偏差の変化が増加する。即ち、フォト工程上で発生された工程偏差の変化にエッチング工程で発生された工程偏差の変化が加えられて、工程偏差の変化が一層増加するという問題点があった。上述のようなフォト工程とエッチング工程上の問題はよく知られた問題点で、このような工程上での問題のために発生されるゲート間の工程偏差の変化はトランジスタのしきい電圧の変化を招来するため、この変化を最小化する必要がある。本発明の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化できる半導体装置のレイアウト方法を提供することにある。本発明の他の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化できる半導体メモリ装置の周辺回路のレイアウト方法を提供することにある。本発明の又他の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化して、センス増幅器を構成するトランジスタのしきい電圧のミスマッチを減らし得る半導体メモリ装置のセンス増幅器のレイアウト方法を提供することにある。前記目的を達成するため本発明に係る半導体装置のレイアウト方法は、半導体基板内に形成された少なくとも1つの第1電極と第2電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個の各アクチブ領域の少なくとも1つの第1電極と第2電極との間に位置し前記半導体基板上に所定の幅と長さを有する少なくとも1つの同一間隔で分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間、又は間及び外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同様な間隔で配置された複数個のダミーゲートを配置する段階とを備えたことを特徴とする。前記他の目的を達成するための本発明に係る半導体メモリ装置の周辺回路のレイアウト方法は、前記半導体装置のレイアウト方法に従い配置することを特徴とする。前記又他の目的を達成するための本発明に係る半導体メモリ装置のセンス増幅器のレイアウト方法は、前記半導体装置のレイアウト方法に従いセンス増幅器を構成するデータ入力及び制御信号入力トランジスタを配置することを特徴とする。以上説明したように、本発明のレイアウト方法は、周辺回路を構成するトランジスタのゲート間の間隔をダミーゲートを用いて同一な間隔で配置することにより、工程偏差の変化を最小化できる。そして、工程偏差の変化が最小化されるに従いトランジスタのしきい電圧の変化を減らすことにより、半導体メモリ装置の信頼性を向上させることができる。以下、本発明の実施形態について説明する。図1は、本発明に係るレイアウト方法による一レイアウト例を示し、図13に示したレイアウトに対し、分離されたゲートの間隔aと同一の間隔aを有するダミーゲートDG1,DG2を、センス増幅器を構成するトランジスタのゲート間に配置して、構成されている。図1において、ダミーゲートDG1,DG2の共通ラインが1つに連結されているが、これらの共通ラインは適切に分離して構成することもできる。このように形成されたダミーゲートは、センス増幅器の回路動作には影響を与えない。図1に示したゲート形成以降のレイアウトは、図14乃至図18に示した従来のレイアウト方法に従い配置されてもよいし、別の方法により配置してもよい。即ち、図1に示した本発明のセンス増幅器のレイアウト方法は、実際の動作のために形成されたゲートと同じ間隔のダミーゲートを、実際の動作のために形成されたゲートの間及び外部に配置して構成されている。従って、半導体製造工程中にフォト工程とエッチング工程で発生する工程偏差の変化を最小化できる。図2乃至図7は、本発明に係るレイアウト方法による図12に示したセンス増幅器の他の実施例のレイアウト方法を説明する図である。図2は、センス増幅器を構成するトランジスタのソース、ドレイン、及びゲートの配置を示す。図2において、PMOSトランジスタP1,P2,P3のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3Dで、ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトランジスタN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN1D,N2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示し、60,66はバイアスラインを、62,64は電源ラインを示す。そして、DG1,DG2,DG3,DG4,DG5,DG6は各トランジスタの間と外部に、分離されたゲート間の間隔aと同じ間隔で形成されたダミーゲートをそれぞれ示す。まず、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートは、1つの共通端子から4個に分離されて配置されている。従って、これらのトランジスタのソースは3個に分離され、ドレインは2個に分離されて配置されている。そして、LはトランジスタP1,P2,P3,P4,N1,N2,N3のゲート及びダミーゲートDG1,DG2,DG3,DG4,DG5,DG6の長さを、W2/2はPMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートの幅を、W1/2はNMOSトランジスタN1,N2のゲートの幅を、W3はダミーゲートDG5,DG6の幅を、W4,W5はダミーゲートDG1,DG4の幅を、W4はダミーゲートDG2,DG3の幅をそれぞれ示す。このとき、W3とW4はW7とW8の幅内で流動的とすることができる。即ち、図1に示したように、1つのトランジスタを構成する分離されたゲート間の間隔aと各トランジスタ間の間隔aが全て同様である。図1のレイアウトは図13に示したレイアウトにダミーゲートDG1,DG2,DG3,DG4,DG5,DG6を追加して配置したことが相異している。図2では1つのゲートが4個に分離される例を示したが、1つのゲートは4個以上に分離されて配置されてもかまわない。本実施の形態では、工程偏差の変化を減らすために、図2に示したようにゲートを同一な間隔aで配置して構成している。図3は、図2に示したレイアウトにコンタクトを形成した状態を示すものであって、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN1,N2,N3のソース、ドレイン、及びゲートの共通点とバイアスラインにコンタクトを形成したものを示す。図3で、四角形で表示した部分90がコンタクト形成部分になる。図4は、図3に形成されたコンタクトにメタルを形成したもので、コンタクトになる部分とバイアスライン60,66に全体的にメタルを形成したものを示す。図4で、斜線の引いた部分ME1がメタルを形成した部分になる。図5は、図4に形成されたメタルME1にコンタクトを形成したものを示し、濃い色の四角形に表示した部分92がコンタクト形成部分になる。図6は、図5に示したコンタクトにメタルラインを形成したものを示し、斜線の引いた部分ME2がメタル形成部分になる。即ち、図12に示したセンス増幅器のトランジスタ間をメタルラインに連結したものである。そして、メタルライン94は制御信号CONの印加ラインを、メタルライン96はデータDの入力ラインを、メタルライン98はデータDBの入力ラインを、メタルライン100は出力信号OUTの発生ラインをそれぞれ示す。図7は、電源電圧印加ライン102と接地電圧印加ライン104をそれぞれ示す。図2には、本発明に係るセンス増幅器のレイアウト方法が図示されでいるが、図3乃至図7のレイアウトは別の方法により配置されてもかまわない。ここで、図3乃至図7を示した理由は、本発明の方法によってゲートを配列してもセンス増幅器をレイアウトすることができることを現すためである。即ち、本発明のレイアウト方法は、周辺回路を構成するトランジスタの実際の動作のために形成されるゲートの間及び外部に、実際の動作とは無関係のダミーゲートを配置することを特徴とする。ところが、これらゲートの全てが同じ間隔に分離されて配置されるので、フォト工程とエッチング工程で発生される工程偏差の変化を最小化できる。上述した実施の形態では、ゲートの間及び外部にダミーゲートを配置することを示したが、ゲートの間のみにダミーゲートを配置することもできる。図8は、従来の方法と本発明の方法によりレイアウトする場合の工程偏差の変化を示すグラフであって、横軸は測定されたゲートの数を示し、縦軸は工程偏差即ち、測定されたゲートのそれぞれの長さμmを示す。従来の方法と本発明の方法により配置して製造した後、17個のゲートの工程偏差を測定した結果、従来の方法により配置した場合よりも本発明の方法により配置した場合の工程偏差の変化率が減ることがわかる。下記の表は最大、最小及び平均工程偏差と変化率を数値的に示している。前表から、従来の方法よりも本発明の方法によりレイアウトした場合に工程偏差の変化率が0.005μm程度減らしていることがわかる。上述の実施の形態で、半導体メモリ装置のセンス増幅器のレイアウトを示すことにより、本発明のレイアウト方法を説明したが、このようなレイアウト方法を半導体装置及び半導体メモリ装置の周辺回路のレイアウトのときに適用して工程偏差の変化を最小化できる。そして、半導体メモリ装置のセンス増幅器を構成するデータが入力されるトランジスタ、及びセンス増幅器イネーブル信号が入力されるトランジスタ、即ち、図13に示した回路のNMOSトランジスタN1,N2,N3,N4を本発明のレイアウト方法によりレイアウトすると、工程偏差の変化を減らしてしきい電圧のミスマッチを減らすことが出きる。即ち、本発明のレイアウト方法は、半導体装置、及び半導体メモリ装置の周辺回路のレイアウトのときにこれらの回路を構成するトランジスタのゲート間の間隔を全て同様な間隔で配置するためにダミーゲートを追加形成するものである。従って、本来形成されたゲートの間と外部又はあいだにに同一間隔でゲートを配置することにより、フォト工程とエッチング工程で発生されるトランジスタ間の工程偏差の変化を最小化できる。"