"第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第1の工程を含む半導体装置の製造方法。前記第1の開口は、前記第1の半導体基板を貫通する貫通接続孔であり、前記第2の開口は、前記第1の半導体基板内の接続孔である請求項1に記載の半導体装置の製造方法。前記第1の開口と第2の開口それぞれは、同一高さで、アスペクト比が異なる接続孔である請求項1に記載の半導体装置の製造方法。前記第1の工程後に、同一チャンバで、前記バリアメタル膜の成膜のみを行う第2の工程をさらに含む請求項1に記載の半導体装置の製造方法。第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置。第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置を備える電子機器。このような2つの半導体基板を貼り合わせて、電気的接続構造をとる半導体装置では、アスペクト比の異なる複数の接続孔が存在する。例えば、貼り合わせた基板間を接続するような深い接続孔と、片方の半導体基板内のみで貫通する浅い接続孔が存在する。アスペクト比の異なる複数の接続孔に対してエッチング等の処理を同時に行う場合、アスペクト比が異なることにより最適な処理量が異なるので、両方の接続孔に対して最適な処理が施せないという問題があった。本技術は、このような状況に鑑みてなされたものであり、アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができるようにするものである。本技術の第1の側面の半導体装置の製造方法は、第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第1の工程を含む。本技術の第2の側面の半導体装置は、第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造されたものである。本技術の第3の側面の電子機器は、第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置を備える。本技術の第1乃至第3の側面においては、第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程が含まれる。固体撮像装置は、独立した装置であっても良いし、1つの装置を構成している内部ブロックであっても良い。本技術の第1乃至第3の側面によれば、アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができる。以下、本技術を実施するための形態以下、実施の形態というについて説明する。なお、説明は以下の順序で行う。1.固体撮像装置の概略構成製造方法2.貫通接続導体及び接続導体の埋め込み処理の詳細<1.固体撮像装置の概略構成製造方法>[固体撮像装置の概略構成例]図1は、本技術が適用された半導体装置の例としての固体撮像装置の概略構成を示している。図1の固体撮像装置1は、裏面照射型のMOS型固体撮像装置である。図1の固体撮像装置1は、例えばシリコン基板等の半導体基板11に、複数の光電変換部を含む画素2が規則的に2次元アレイ状に配列された画素領域3と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路4、カラム信号処理回路5、水平駆動回路6、出力回路7、制御回路8などが含まれる。画素2は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタいわゆるMOSトランジスタを有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの3つのトランジスタで構成することができる。画素2は、その他、選択トランジスタを追加した4つのトランジスタで構成することもできる。画素2は、1つの単位画素として構成することができる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。また、画素2は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する1つのフローティングディフージョンと、共有する1つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の1つずつの画素トランジスタを共有して構成される。制御回路8は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置1の内部情報などのデータを出力する。すなわち、制御回路8では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路8は、生成したクロック信号や制御信号を、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等に入力する。垂直駆動回路4は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路4は、画素領域3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成された信号電荷に基づく画素信号をカラム信号処理回路5に供給する。カラム信号処理回路5は、画素2の例えば列ごとに配置されており、1行分の画素2から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路5は、画素2固有の固定パターンノイズを除去するためのCDSや、信号増幅、AD変換等の信号処理を行う。水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路7は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子12は、外部と信号のやりとりをする。図2を参照して、図1の固体撮像装置1の基板構成について説明する。図2Aは、従来のMOS型固体撮像装置151の基板構成を示している。従来のMOS型固体撮像装置151は、1つの半導体チップ152内に、画素領域153と、制御回路154と、信号処理するためのロジック回路155とを搭載して構成される。通常、画素領域153と制御回路154でイメージセンサ156が構成される。これに対して、図2B及び図2Cは、図1の固体撮像装置1の基板構成を示している。図1の固体撮像装置1は、図2Bに示すように、第1の半導体チップ22に画素領域23と制御回路24を搭載し、第2の半導体チップ26に、信号処理するための信号処理回路を含むロジック回路25を搭載する。この第1及び第2の半導体チップ22及び26を相互に電気的に接続して1つの半導体基板11として固体撮像装置1が構成される。あるいは、図1の固体撮像装置1は、図2Cに示すように、第1の半導体チップ22に画素領域23を搭載し、第2の半導体チップ26に、制御回路24と信号処理回路を含むロジック回路25を搭載する。この第1及び第2の半導体チップ22及び26を相互に電気的に接続して1つの半導体基板11として固体撮像装置1が構成される。なお、以下の本実施の形態に係る固体撮像装置1は、図2Bに示す構成が採用されているものとして説明する。[固体撮像装置の製造方法]図3ないし図13を参照して、固体撮像装置1の製造方法を説明する。先ず、図3に示されるように、第1の半導体基板31の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素領域23と制御回路24が形成される。すなわち、半導体基板例えばシリコン基板31の各チップ部となる領域に、各画素の光電変換部となるフォトダイオードPDが形成され、その半導体ウェル領域32に各画素トランジスタのソース/ドレイン領域33が形成される。半導体ウェル領域32は、第1導電型、例えばp型の不純物を導入して形成され、ソース/ドレイン領域33は、第2導電型、例えばn型の不純物を導入して形成される。フォトダイオードPD及び各画素トランジスタのソース/ドレイン領域33は、基板表面からのイオン注入で形成される。フォトダイオードPDは、n型半導体領域34と基板表面側のp型半導体領域35を有して形成される。画素を構成する基板表面上にはゲート絶縁膜不図示を介してゲート電極36が形成され、ゲート電極36と対のソース/ドレイン領域33により画素トランジスタTr1およびTr2が形成される。図3では、複数の画素トランジスタの代表として、2つの画素トランジスタTr1およびTr2が示されている。例えば、フォトダイオードPDに隣接する画素トランジスタTr1が転送トランジスタに相当し、そのソース/ドレイン領域がフローティングディフージョンFDに相当する。各単位画素30が素子分離領域38で分離される。素子分離領域38は、第1の半導体基板31を酸化処理してシリコン酸化膜を形成するいわゆるLOCOSや、第1の半導体基板31内に溝を開口し、その溝にシリコン酸化膜を埋めるSTIShallowTrenchIsolationや、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。一方、制御回路24側では、制御回路24を構成するMOSトランジスタが第1の半導体基板31に形成される。図3では、制御回路24を構成するMOSトランジスタの代表としてMOSトランジスタTr3およびTr4が示されている。MOSトランジスタTr3およびTr4は、n型のソース/ドレイン領域33と、ゲート絶縁膜不図示を介して形成したゲート電極36により形成される。次いで、第1の半導体基板31の表面上に、1層目の層間絶縁膜39が形成され、その後、層間絶縁膜39に接続孔を形成して、所要のトランジスタに接続する接続導体44が形成される。高さの異なる接続導体44の形成に際しては、トランジスタ上面を含む全面に第1絶縁薄膜43a、例えばシリコン酸化膜と、ゲート電極36やソース/ドレイン領域33に接続するコンタクト開口後に接続導体44で埋めるをするためのエッチングにおけるエッチングストッパとなる第2絶縁薄膜43b、例えばシリコン窒化膜が積層される。この第2絶縁薄膜43b上に1層目の層間絶縁膜39が形成される。そして、1層目の層間絶縁膜39に深さの異なる接続孔が、エッチングストッパとなる第2絶縁薄膜43bまで選択的に形成される。次いで、各接続孔に連続するように、各部で同じ膜厚の第1絶縁薄膜43a及び第2絶縁薄膜43bを選択エッチングして接続孔が形成される。そして、各接続孔に接続導体44が埋め込まれる。前記のコンタクト開口におけるエッチングストッパが不要な場合には、第2絶縁薄膜43bを形成しないことも可能である。次いで、各接続導体44に接続するように、層間絶縁膜39を介して複数層、本例では3層の配線40を形成して多層配線層41が形成される。配線40は、例えば、銅Cu配線で形成される。配線40が銅配線で構成される場合、配線40は、Cu拡散を防止するバリアメタル膜で覆われる。このため、多層配線層41上に配線40のキャップ膜、いわゆる保護膜42が形成される。これまでの工程で、半製品状態の画素領域23及び制御回路24を有する第1の半導体基板31が形成される。一方、図4に示されるように、第2の半導体基板45の各チップ部となる領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路25が形成される。すなわち、半導体基板例えばシリコン基板45の表面側のp型の半導体ウェル領域46に、素子分離領域50で分離されるように、ロジック回路を構成する複数のMOSトランジスタが形成される。ここでは、複数のMOSトランジスタを代表して、MOSトランジスタTr6、Tr7、及びTr8が示されている。各MOSトランジスタTr6、Tr7、及びTr8は、それぞれ、1対のn型のソース/ドレイン領域47と、ゲート絶縁膜を介して形成したゲート電極48を有して形成される。各MOSトランジスタはCMOSトランジスタで構成することができる。次いで、第2の半導体基板45の表面上に、1層目の層間絶縁膜49が形成され、その後、層間絶縁膜49に接続孔を形成し、所要のトランジスタに接続する接続導体54が形成される。高さの異なる接続導体54の形成に際しては、前述と同様に、トランジスタ上面を含む全面に第1絶縁薄膜43a、例えばシリコン酸化膜と、エッチングストッパとなる第2絶縁薄膜43b、例えばシリコン窒化膜が積層される。この第2絶縁薄膜43b上に1層目の層間絶縁膜49が形成される。そして、1層目の層間絶縁膜49に深さの異なる接続孔が、エッチングストッパとなる第2絶縁薄膜43bまで選択的に形成される。次いで、各接続孔に連続するように、各部で同じ膜厚の第1絶縁薄膜43a及び第2絶縁薄膜43bを選択エッチングして接続孔が形成される。そして、各接続孔に接続導体44が埋め込まれる。一方、各チップ部となる領域の所要の位置において、第1層の層間絶縁膜49の表面から第2の半導体基板45内の所望の深さ位置にわたって接続孔が形成され、この接続孔内に取り出し電極用の接続導体51が埋め込まれる。この接続導体51としては、例えば銅Cu、タングステンW、ポリシリコンなどで形成することができる。接続導体51を埋め込む前に、接続孔の内壁面に接続導体51と第2の半導体基板45とを絶縁するための絶縁膜52が形成される。次いで、各接続導体54及び電極取り出し用の接続導体51に接続するように、層間絶縁膜49を介して複数層、本例では3層の配線53を形成して多層配線層55が形成される。配線53は、例えば銅Cu配線で形成される。上述と同様に、多層配線層55上に配線53のキャップ膜、いわゆる保護膜56が形成される。これまでの工程で、半製品状態のロジック回路25を有する第2の半導体基板45が形成される。次に、図5に示すように、第1の半導体基板31と第2の半導体基板45が、互いの多層配線層41及び55が向き合うように、貼り合わせられる。貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、図6に示すように、第1の半導体基板31と第2の半導体基板45の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜ブロック膜、あるいはSiC膜などの膜57が形成される。この膜57が形成された接合面をプラズマ処理して重ね合わせ、その後アニール処理して両者が接合される。貼り合わせ処理は、配線などに影響を与えない400°C以下の低温プロセスで行うことが好ましい。接着剤接合の場合は、図7に示すように、第1及び第2の半導体基板31及び45の接合面の一方に接着剤層58が形成され、この接着剤層58を介して重ね合わせて両者が接合される。次に、図8に示されるように、第1の半導体基板31の裏面31b側から研削、研磨して第1の半導体基板31が薄膜化される。この薄膜化は、フォトダイオードPDが臨むように行われる。薄膜化したのち、フォトダイオードPDの裏面に暗電流抑制のためのp型半導体層不図示が形成される。元々の第1の半導体基板31の厚さは例えば600μm程度あるが、例えば1μmないし10μm、好ましくは1μmないし5μm程度となるように、第1の半導体基板31が薄膜化される。従来、このような薄膜化は、別途用意した支持基板を貼り合わせて行われていた。しかし、本実施の形態では、ロジック回路25が形成された第2の半導体基板45を支持基板に兼用して第1の半導体基板31の薄膜化が行われる。薄膜化の後、基板裏面上に例えばシリコン酸化膜などによる層間絶縁膜59が形成される。この第1の半導体基板31の裏面31bが裏面照射型の固体撮像装置として構成されたときの、光入射面となる。次に、図9に示されるように、薄膜化した第1の半導体基板31に対し、各チップ部となる領域の所要の位置に、裏面31b側から第1の半導体基板31を貫通して第2の半導体基板45の最上層の配線53に達する貫通接続孔61が形成される。また、第1の半導体基板31に、この貫通接続孔61に近接して裏面31b側から第1の半導体基板31内の1層目の配線40に達する接続孔62が形成される。貫通接続孔61や接続孔62のコンタクト径は1ないし5μmのサイズで形成することができる。貫通接続孔61及び接続孔62は、第1の半導体基板31を薄膜化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔61及び接続孔62のコンタクト深さは、例えば5μmないし15μm程度の深さとすることができる。次いで、貫通接続孔61及び接続孔62の内壁面に、第1の半導体基板31と電気的に絶縁するための絶縁膜63が形成される。この時点では未だ画素領域23の製造プロセスとしてオンチップカラーフィルタ、オンチップマイクロレンズの加工工程を経ておらず、未完成である。また、ロジック回路25においても、回路技術として最適な最上層の配線53までの工程であって未完成である。このことは製造コストの抑制を可能にする。次に、図10に示されるように、貫通接続孔61及び接続孔62内に貫通接続導体64及び接続導体65が埋め込まれる。これら貫通接続導体64及び接続導体65は、例えば銅Cu、タングステンW、アルミニウムAl等の金属を用いることができる。その後、第1の半導体基板31の裏面全面に絶縁保護膜66が形成される。絶縁保護膜66としては、例えばSiCN膜、プラズマシリコン窒化膜、SiC膜などを用いることができる。次に、図11に示されるように、遮光すべき領域上に遮光膜67が形成される。図11では遮光膜67が模式的に制御回路24上に形成されているが、その他画素トランジスタ上にも形成される。遮光膜67としては、例えばタングステンなどの金属膜を用いることができる。この遮光膜67を、接地電位とされた半導体ウェル領域32に電気的に接続させることで、遮光膜67が電気的にフローティング状態になるのを避けることができる。また、半導体ウェル領域32に電気的に接続された遮光膜67に接地電位を与えることにより、半導体ウェル領域32が電気的にフローティング状態になるのを避けることができる。この遮光膜67を被覆するように、全面にパシベーション膜68が形成される。パシベーション膜68としては、例えばプラズマシリコン窒化膜、CVD-SiN膜などを用いる。次いで、パシベーション膜68及び絶縁保護膜66の、貫通接続導体64及び接続導体65に対応する部分に接続孔69を形成した後、バリアメタル膜71を介してアルミニウム膜による接続用配線72が形成される。バリアメタル膜71は、例えばTi/TiNの積層膜で形成される。接続用配線72は、接続孔69を通じて貫通接続導体64と接続導体65に接続される。この接続用配線72は、画素領域23及び制御回路24と、ロジック回路25との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドの役割を担う。以後、接続用配線72を電極パッド72ともいう。従って、第1の半導体基板31に形成された画素領域23及び制御回路24からなるイメージセンサと、第2の半導体基板45に形成されたロジック回路25とは、接続導体65、電極パッド72、貫通接続導体64を通じて電気的に接続される。その後、電極パッド72、パシベーション膜68、及び絶縁保護膜66の上に、平坦化膜73が形成される。次に、図12に示されるように、各画素に対応して例えば赤R、緑G、青Bのオンチップカラーフィルタ74が平坦化膜73上に形成され、その上にオンチップマイクロレンズ75が形成される。各オンチップカラーフィルタ74及びオンチップマイクロレンズ75は、画素領域23の各単位画素に対応して形成される。なお、図12では、本実施の形態の理解を容易にするために、オンチップカラーフィルタ74及びオンチップマイクロレンズ75を除く基板断面構造を拡大して示している。このため、単位画素のピッチ寸法に対してオンチップカラーフィルタ74及びオンチップマイクロレンズ75のピッチ寸法が縮小されて表示されている。次いで、レンズ材料膜75a及び平坦化膜73を選択的にエッチング除去することにより、電極パッド72が露出される。一方、第2の半導体基板45側では、図13に示されるように、表面を研削、研磨して、取り出し電極となる接続導体51の面が露出される。そして、第2の半導体基板45の接続導体51が露出された面にパシベーション膜76が形成された後、接続導体51に対応する開口77が形成され、開口77を通じて接続導体51に電気的に接続した球状をなす電極バンプ78が形成される。以上により、第1の半導体基板31においては、画素領域23、制御回路24が完成品状態となる。第2の半導体基板45においては、ロジック回路25が完成品状態になる。そして、最後に、図13に示される、第1の半導体基板31と第2の半導体基板45が接合されて構成される接合基板が各チップに分割されて、図1および図2Bに示される固体撮像装置1が完成する。すなわち、図13の第1の半導体基板31のチップ単位が図2Bの第1の半導体チップ22に相当し、図13の第2の半導体基板45のチップ単位が図2Bの第2の半導体チップ26に相当する。固体撮像装置1において、電極パッド72を用いるときは、電極パッド72に対してワイヤボンディングにて外部配線と接続することができ、電極バンプ78を用いるときは、フェースダウンボンディングにて外部配線と接続することができる。したがって、ユーザの希望に応じて、電極パッド72と電極バンプ78のどちらでも利用することができる。固体撮像装置1に対する検査は、例えば電極パッド72を用いて行われる。また、検査の回数は、ウェハ状態での検査と、チップに切断して最終モジュール状態での検査の2回である。上述した固体撮像装置1の製造方法によれば、第1の半導体基板31のチップ部に画素領域23及び制御回路24を形成し、第2の半導体基板45のチップ部に信号処理するロジック回路25を形成している。このように画素領域23の機能とロジック回路25の機能を異なるチップ部に形成した構成であるので、画素領域23、ロジック回路25のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素領域23、ロジック回路25それぞれの性能を十分に発揮させることができ、高性能の固体撮像装置1を提供することができる。図2Cの構成を採用すれば、第1の半導体チップ22側には光を受ける画素領域23を形成するだけで良く、その制御回路24及びロジック回路25は分離して第2の半導体チップ26に形成することができる。これによって、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。上述した製造方法によれば、画素領域23及び制御回路24を有する第1の半導体基板31と、ロジック回路25を有する第2の半導体基板45を共に半製品状態で貼り合わせ、第1の半導体基板31を薄膜化薄肉化している。つまり、第2の半導体基板45が、第1の半導体基板31の薄膜化の際の支持基板として用いられている。これによって、部材の節約、製造工程の節減を図ることができる。さらに、薄膜化後に貫通接続孔61の形成を行うので、孔のアスペクト比が小さくなり、高精度の接続孔の形成が可能になる。また、貫通接続導体64及び接続導体65は、低アスペクト比の貫通接続孔61及び接続孔62に埋め込まれるので、被覆性の良いタングステンWなどの金属材料は勿論のこと、被覆性の悪い例えば銅Cuなどの金属材料を用いることができる。つまり、接続導体材料の制約を受けることがない。これにより、画素領域23及び制御回路24と、ロジック回路25の電気的接続を高精度で行うことができる。従って、量産性を図り、製造コストを抑え、且つ高性能の固体撮像装置1を製造することができる。<2.貫通接続導体64及び接続導体65の埋め込み処理の詳細>次に、上述した固体撮像装置1の製造方法のうち、貫通接続導体64及び接続導体65の埋め込み処理の詳細について説明する。すなわち、図9と図10を参照して説明した工程の詳細について説明する。[貫通接続孔61及び接続孔62付近の拡大図]図14Aは、図10に示した構成を、以下の説明に関係する部分のみ示した、貫通接続孔61及び接続孔62付近の概略図を示し、さらに図14Bは、貫通接続孔61の拡大図を示している。図14Bに示されるように、貫通接続孔61の絶縁膜63と貫通接続導体64の間には、貫通接続導体64Cuの拡散を防止するバリアメタル膜81と、電解めっき法により貫通接続導体64を埋め込む際の電極となるCuシード層82が形成されている。バリアメタル膜81の材料には、タンタルTa、チタンTi、タングステンW、ジルコニウムZr及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜81としてタンタルが用いられる。接続孔62でも同様に、バリアメタル膜81とCuシード層82が形成されている。図14Aに示されるように、貫通接続孔61は、第2の半導体基板45と貼り合わせ面を介して接続するため、第1の半導体基板31内の接続孔62に比べ深くなる。すなわち、貫通接続孔61と接続孔62は、アスペクト比が異なる接続孔である。以下、貫通接続孔61を高ARAspectRatioビア、接続孔62を低ARビアと呼ぶこともある。ドライエッチング加工時のエッチング最適時間の調整は、高ARビアと低ARビアと比較すると、深いビア底を有する貫通接続孔61の方が困難である。また、エッチング後の残渣除去のためのアッシング、薬液洗浄による除去の最適化も、貫通接続孔61の方が容易ではない。そのため、貫通接続孔61では、バリアメタル膜81の成膜前に、前処理として、物理的に残渣物を除去するための物理スパッタによるエッチングを行うことが有効である。しかし、その前処理は、低ARビアである接続孔62に対しても同時に施されることになるため、浅いビア底を有する接続孔62に対しては過剰にエッチングを行ってしまうという問題が生じる。接続孔62に対して過剰にエッチングが行われた場合、接続孔62の下部の配線40が削られて接続孔62の底付近の内壁に飛散し、のちに形成するバリアメタル膜81のカバレッジ性が低下する。バリアメタル膜81のカバレッジ性が低下すると、Cuシード層82との密着性不足、Cuシード層82の不足によるCuボイドが形成され、電気抵抗の不安定化及び接続ビア信頼性の劣化を引き起こす可能性がある。すなわち、洗浄化が困難な高ARビアの貫通接続孔61と、洗浄化が容易な低ARビアの接続孔62とでは、物理的除去量が異なるため、両ビアで安定したビア抵抗を得ることが難しいという問題がある。そこで、本技術が適用される固体撮像装置1では、図15に示す方法を実施することにより、高ARビアと低ARビアの両方に最適な処理を施すようになされている。[接続経路形成処理フロー]図15は、固体撮像装置1において、低ARビアと高ARビアの両ビアの形成し、そこに接続導体を埋め込むまでの処理である、接続導体埋め込み処理のフローチャートである。初めに、ステップS1において、図9に示したように、第1の半導体基板31の裏面31b側から、アスペクト比の異なる複数の接続孔、すなわち、貫通接続孔61と接続孔62を形成する接続孔形成工程が実施される。ステップS2において、貫通接続孔61と接続孔62に対して、200ないし300°Cの水素ガスで洗浄する水素洗浄工程が実施される。貫通接続孔61と接続孔62のビア底部のCu配線表面には、自然酸化によるCu酸化物が形成されている。次のアンカー処理工程では、低ARビアの接続孔62のビア底部に対してはエッチングを積極的に行わないので、Cu酸化物が除去されない可能性がある。そこで、水素ガスによる還元プロセスを施すことで、低ARビアの接続孔62のビア底部のCu配線表面を、清浄な金属間結合が形成される界面とすることができる。ステップS3において、バリアメタル膜81を形成するチャンバで、貫通接続孔61及び接続孔62に対して同時に、バリアメタル膜81の成膜と、アルゴンガスによる物理エッチングを同時に行うアンカー処理工程が実施される。アンカー処理工程では、高ARビアの貫通接続孔61のビア底部に対しては物理エッチングが積極的に行われるが、低ARビアの接続孔62のビア底部に対しては物理エッチングが積極的に行われない掘れ量はゼロに近い。したがって、高ARビアの貫通接続孔61のビア底部の掘れ量は、低ARビアの接続孔62のビア底部の掘れ量に比して大きくなる。ステップS4において、バリアメタル膜81を形成するチャンバで、アルゴンガスによる物理エッチングを停止し、バリアメタル膜81の成膜のみを、貫通接続孔61及び接続孔62に対して同時に行うバリアメタル膜成膜工程が実施される。ステップS5において、バリアメタル膜81成膜後の貫通接続孔61及び接続孔62にCuシード層82を形成するCuシード層形成工程が実施される。そして、ステップS6において、貫通接続孔61及び接続孔62に、貫通接続導体64及び接続導体65として銅Cuを電解めっき法により埋め込むCu埋め込み工程が実施される。以上のように、接続導体埋め込み処理では、アスペクト比の異なる複数の接続孔貫通接続孔61と接続孔62に対して、バリアメタル膜81の成膜と、アルゴンガスによる物理エッチング逆スパッタリングを同時に行うアンカー処理が実施される。このアンカー処理では、高ARビアの貫通接続孔61の底部に対しては掘れ量エッチング量を多くし、低ARビアの接続孔62の底部に対しては掘れ量を抑制することができる。これにより、アスペクト比の異なる複数の接続孔のビア底部で、安定した電気抵抗を得ることができるようになる。[アンカー処理のためのチャンバ構成]図16は、アンカー処理を行うスパッタ装置101のチャンバ構成を示している。スパッタ装置101のチャンバ111は、低圧遠隔イオン化スパッタが可能となるように、ターゲット用DC電源112に接続された強磁場カソードマグネット113を搭載している。また、チャンバ111は、ステージバイアス電源116が接続された基板ステージ115を有し、高周波バイアス印加機構を搭載している。基板ステージ115には、ウェハ114として、第1の半導体基板31と第2の半導体基板45の接合基板が載置される。このようなチャンバ111を有するスパッタ装置101では、ステージバイアス電源116のパワー電力を調整することで、アルゴンイオンによるエッチング量を調整可能である。また、ターゲット用DC電源112のパワーを調整することで、ターゲットTa117の放出量を調整可能である。また、チャンバ111は、ターゲットTa117からのバリアメタルスパッタ膜の放出とは別に、スパッタガス供給部118から供給されるアルゴンArガスのイオン化を促進するICPInductivelyCoupledPlasmaアンテナ119を搭載している。ICPアンテナ119は、ICP電源120に接続されている。これにより、バリアメタル膜Ta成膜と、アルゴンイオンによる物理エッチング量を同時に制御可能となる。一般に、物理堆積PVDによる成膜を行った場合、スパッタ膜Taのカバレッジ率は、アスペクト比に依存して低下する。一方、アルゴンイオンは、基板バイアスによりビア底まで引き込まれるため、エッチング速度のアスペクト比に対する依存度は小さい。そこで、図16に示した構造を有するスパッタ装置101により、アンカー処理として、バリアメタル膜81Ta膜の成膜と、アルゴンイオンによるエッチング処理が同時に行われる。この同時処理により、高アスペクト比の貫通接続孔61のビア底部ではエッチングが進むが、低アスペクト比の接続孔62のビア底部ではエッチングされることなくバリアメタル膜81が形成される。したがって、アスペクト比の異なる貫通接続孔61と接続孔62に対して最適な処理を施すことができる。図17及び図18を参照して、アンカー処理の具体的な設定値の例について説明する。ただし、以下の設定値はあくまで一例であり、各接続孔のアスペクト比によって最適な設定値が異なることは言うまでもない。図17Aは、高ARの貫通接続孔61のビア底部の掘れ量を最小とする例であり、貫通接続孔61のビア底部の掘れ量が10nm、接続孔62のビア底部の掘れ量が0nmである例を示している。図17Aに示すような掘れ量とする場合、例えば、アルゴンガス圧力を0.1ないし0.3Pa、ターゲット用DC電源112のパワーを500W、ステージバイアス電源116のパワーを300Wとすることで実現できる。図17Bは、高ARの貫通接続孔61のビア底部の掘れ量を最大とし、低ARの接続孔62のビア底部も一定の掘れ量を得る場合の例であり、貫通接続孔61のビア底部の掘れ量が70nm、接続孔62のビア底部の掘れ量が30nmである例を示している。図17Bに示すような掘れ量とする場合、例えば、アルゴンガス圧力を0.1ないし0.3Pa、ターゲット用DC電源112のパワーを500W、ステージバイアス電源116のパワーを1000Wとすることで実現できる。このように、固体撮像装置1においては、高ARの貫通接続孔61のビア底部の掘れ量を10ないし70nmの範囲とし、低ARの接続孔62のビア底部の掘れ量を0ないし30nmの範囲とするのが望ましい。上述したように、ステージバイアス電源116のパワーを制御することでエッチング量を調整し、ターゲット用DC電源112のパワーを制御することでバリアメタル膜81Ta膜の膜厚を調整することができる。そこで、ステージバイアス電源116のパワーとターゲット用DC電源112のパワーの比で、最適な設定値の範囲を示すと図18に示すようになる。図18に示されるように、ステージバイアス電源116とターゲット用DC電源112のパワーの比ステージバイアスパワー/DCパワーが0.5ないし2.0の範囲となるように設定すると、高ARビアと低ARビアの両方に最適な処理を行うことができる。なお、アンカー処理後のバリアメタル膜成膜工程では、ステージバイアス電源116のパワーを落とすことで、バリアメタル膜81の成膜のみを行うことができる。固体撮像装置1は、上述したように、第1の半導体基板31と第2の半導体基板45を接合し、第1の半導体基板31を薄肉化して製造される。2つの半導体基板を接合しない基板では、基板の厚みのばらつきが、層間膜の膜厚ばらつきのみであるのに対し、2つの半導体基板を接合した接合基板では、層間膜の膜厚ばらつきに加えて基板薄肉化時のばらつきが加わる。したがって、接合後に形成した高ARビア貫通接続孔61の深さもばらつきが大きい。そのため、加工後の残渣制御性が困難であり、清浄な界面を得るための物理的な除去処理は有効である。特に、高ARビアを低ARビア接続孔62と同時に加工しようとした場合に、低ARビアへの過剰な加工処理を施さないようにすると、高ARビアの加工不足などが生じるので、物理的な除去で開口するのが有用である。[配線53の最上層がアルミニウムの例]上述した例では、多層配線層41及び55の各配線40および53がCu配線であるとして説明した。しかし、一般に、容易に入手可能な半導体基板としては、最上層の配線にアルミニウムAlを母材とした配線構造を持つ基板が多い。本実施の形態の例でいうと、図19に示すように、第2の半導体基板45の最上層の配線53AがAl配線で形成されている場合に相当する。貫通接続孔61のビア底部の配線53AがAl配線である場合、貫通接続孔61のビア底部のAl配線表面には、自然酸化によるAl酸化層が形成される。このAl酸化層に対しては、Cu配線層が酸化した場合に行った水素ガスによる還元プロセスでは効果が得られない。そのため、物理スパッタによるエッチングが必須となる。したがって、このようなアスペクト比の異なる貫通接続孔61及び接続孔62であって、高アスペクト比の貫通接続孔61のビア底部の配線53AがAl配線である場合には、上述のアンカー処理がより効果的となる。[貫通接続孔61と接続孔62の接続孔形成工程]図20を参照して、上述したステップS1における貫通接続孔61と接続孔62を形成する接続孔形成工程の詳細について説明する。第1の工程において、図8に示した状態の第1の半導体基板31の裏面31b側の層間絶縁膜59上の全面にレジスト201が塗布された後、図20Aに示されるように、低ARの接続孔62に対応する領域のレジスト201が開口される。第2の工程において、図20Bに示されるように、レジスト201の開口領域に合わせて第1の半導体基板31がエッチングされ、1層目の配線40に達する接続孔62が形成される。接続孔62の形成後、パターニングされたレジスト201は除去される。第3の工程において、図20Cに示されるように、高ARの貫通接続孔61に対応する領域を開口するように、レジスト202が第1の半導体基板31の裏面31b側にパターニングされる。第4の工程において、図20Dに示されるように、レジスト202の開口領域に合わせて第1の半導体基板31がエッチングされ、第1の半導体基板31を貫通して第2の半導体基板45の最上層の配線53に達する貫通接続孔61が形成される。貫通接続孔61の形成後、パターニングされたレジスト202は除去される。第5の工程において、図20Eに示されるように、貫通接続孔61及び接続孔62の内壁面を含む表面に、第1の半導体基板31と電気的に絶縁するための絶縁膜63が形成される。第6の工程において、図20Fに示されるように、貫通接続孔61及び接続孔62のビア底の絶縁膜63が除去され、図9に示した状態となる。上述したステップS1においては、貫通接続孔61と接続孔62が、以上のようにして形成される。[貫通接続孔61と接続孔62の第2の実施の形態]本実施の形態では、図11を参照して説明したように、第1の半導体基板31の上に、バリアメタル膜71を介してアルミニウム膜による接続用配線72が形成され、接続用配線72により、貫通接続孔61の貫通接続導体64と接続孔62の接続導体65が接続されている。しかし、例えば図21に示されるように、第1の半導体基板31にビア間配線220を形成し、貫通接続孔61の貫通接続導体64と接続孔62の接続導体65が接続されるようにしてもよい。すなわち、図21は、アスペクト比の異なる貫通接続孔61と接続孔62の第2の実施の形態を示している。[貫通接続孔61と接続孔62の第2の実施の形態の形成方法]図22を参照して、図21に示した貫通接続孔61と接続孔62の第2の実施の形態の第1の形成方法について説明する。第1の工程において、図22Aに示されるように、第1の半導体基板31の裏面31b側のビア間配線220に対応する領域が開口するようにレジスト221がパターニングされ、所定の深さでエッチングされる。第2の工程において、図22Bに示されるように、低ARの接続孔62の領域のみが開口されるようにレジスト222がパターニングされ、レジスト222の開口領域に合わせて第1の半導体基板31がエッチングされる。図22Cに示されるように、1層目の配線40に達する接続孔62が形成された後、パターニングされたレジスト222が除去される。第3の工程において、図22Dに示されるように、高ARの貫通接続孔61に対応する領域のみが開口されるように、レジスト223が第1の半導体基板31の裏面31b側の層間絶縁膜59上にパターニングされる。第4の工程において、図22Eに示されるように、レジスト223の開口領域に合わせて第1の半導体基板31がエッチングされ、第1の半導体基板31を貫通して第2の半導体基板45の最上層の配線53に達する貫通接続孔61が形成される。貫通接続孔61の形成後、パターニングされたレジスト223が除去される。第5の工程において、図22Fに示されるように、貫通接続孔61及び接続孔62の内壁面を含む表面に絶縁膜63が形成される。そして、第6の工程において、図22Gに示されるように、貫通接続孔61及び接続孔62のビア底の絶縁膜63が除去され、図21に示した状態となる。次に、図23を参照して、図21に示した貫通接続孔61と接続孔62の第2の実施の形態の第2の形成方法について説明する。第1の工程において、図23Aに示されるように、第1の半導体基板31の裏面31b側のビア間配線220に対応する領域が開口するようにレジスト231がパターニングされ、所定の深さでエッチングされる。第2の工程において、図23Bに示されるように、貫通接続孔61と接続孔62の両方に対応する領域が開口されるようにレジスト232がパターニングされる。そして、図23Cに示されるように、レジスト232の開口領域に合わせて第1の半導体基板31がエッチングされ、接続孔62と貫通接続孔61が同時に形成される。接続孔62と貫通接続孔61の形成後、パターニングされたレジスト232は除去される。第3の工程において、図23Dに示されるように、貫通接続孔61及び接続孔62の内壁面を含む表面に絶縁膜63が形成される。そして、第4の工程において、図23Eに示されるように、貫通接続孔61及び接続孔62のビア底の絶縁膜63が除去され、図21に示した状態となる。以上のようにして形成された第2の実施の形態の貫通接続孔61と接続孔62に対しても、上述したアンカー処理が有効である。[貫通接続孔61と接続孔62の第3の実施の形態]図24は、アスペクト比の異なる貫通接続孔61と接続孔62の第3の実施の形態を示している。図24に示される第3の実施の形態では、貫通接続孔61と接続孔62が接続用配線を介さずに、直接接続されている。[貫通接続孔61と接続孔62の第3の実施の形態の形成方法]図25を参照して、図24に示した貫通接続孔61と接続孔62の第3の実施の形態の形成方法について説明する。第1の工程において、図25Aに示されるように、第1の半導体基板31の裏面31b側の貫通接続孔61と接続孔62の両方に対応する領域が開口するようにレジスト241がパターニングされる。第2の工程において、図25Bに示されるように、第1の半導体基板31が所定の深さでエッチングされ、接続孔62と貫通接続孔61が同時に形成される。第3の工程において、図25Cに示されるように、貫通接続孔61及び接続孔62の内壁面を含む表面に絶縁膜63が形成される。そして、第4の工程において、図25Dに示されるように、貫通接続孔61及び接続孔62のビア底の絶縁膜63が除去され、図24に示した状態となる。以上のようにして形成された第3の実施の形態の貫通接続孔61と接続孔62に対しても、上述したアンカー処理が有効である。[アスペクト比が異なる他の実施形態]上述した例では、貫通接続孔61及び接続孔62においてアスペクト比が異なる様々な形態について説明した。しかし、本技術は、接続孔どうしに限らず、貫通接続孔の下部配線と、貫通接続孔と異なるアスペクト比の開口の下部配線表面の処理に適用でき、貫通接続孔と開口それぞれの下部配線表面に対して最適な処理を施すことができる。例えば、図26Aおよび図26Bに示されるように、半導体基板250の貫通接続孔251と配線層253が接続用配線252で接続されている場合の、貫通接続孔251の底部251Aと、接続用配線252と配線層253の接続面254の同時処理にも適用することができる。接続用配線252の材料には、銅Cu、タングステンW、Cap膜としてTiNなどを用いたアルミニウムAlなどを採用することができる。アンカー処理時の成膜材料としては、接続用配線252が銅である場合には、タンタルTa、チタンTi、ジルコニウムZr、ルテンRuやその合金を用いることができる。接続用配線252がタングステンやアルミニウムである場合には、Ti,TiNなどを用いることができる。また、同一高さで、アスペクト比が異なる複数の接続孔にも適用可能である。図27は、同一高さで、高ARと低ARが存在する形態であって、パッド部からの引出し用バンプ構造の例を示している。引出し用回路として一般に電源ラインと信号ラインがある。電源ラインは、電気容量が大きく配線抵抗、ビア抵抗を下げたいため、比較的大きなコンタクト面積を有したい。一方、信号ラインは、電気容量は少ないが本数を多く設置したいため、微細バンプを形成したいため、コンタクト面積も小さくしたい。そのため、図27に示されるように、電源ライン用にはコンタクト面積を大きくしたバンプ構造低ARの接続孔が用いられ、信号ライン用にはコンタクト面積を小さくしたバンプ構造高ARの接続孔が用いられる。これらのバンプを同時に形成加工した際に、加工後のパッド接続界面の清浄さが大面積バンプでは得られ易いのに対し、小面積バンプでは微細で多数設置するために安定して清浄な状態が得られ難い。そこで、上述した本技術のアンカー処理により、低ARと高ARで掘れ量を変えて、各々に最適な処理を施すことで同時にバンプメタルを形成しても安定した接触抵抗を得ることができる。なお、電源ライン以外にもコンタクト面積を大きくする構造物としては、放熱用の引出し構造などもある。以上をまとめると、本技術のアンカー処理は、異なるアスペクト比の複数の開口接続孔を含むそれぞれの下部配線表面の処理に適用でき、アスペクト比の差が2倍以上あり、コンタクトの径開口が0.1μmないし100μmの範囲に特に有効である。[電子機器への適用例]上述した固体撮像装置1は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。図28は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。図28に示される撮像装置301は、光学系302、シャッタ装置303、固体撮像装置304、制御回路305、信号処理回路306、モニタ307、およびメモリ308を備えて構成され、静止画像および動画像を撮像可能である。光学系302は、1枚または複数枚のレンズを有して構成され、被写体からの光入射光を固体撮像装置304に導き、固体撮像装置304の受光面に結像させる。シャッタ装置303は、光学系302および固体撮像装置304の間に配置され、制御回路305の制御に従って、固体撮像装置304への光照射期間および遮光期間を制御する。固体撮像装置304は、上述した固体撮像装置1により構成される。固体撮像装置304は、光学系302およびシャッタ装置303を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像装置304に蓄積された信号電荷は、制御回路305から供給される駆動信号タイミング信号に従って転送される。固体撮像装置304は、それ単体でワンチップとして構成されてもよいし、光学系302ないし信号処理回路306などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。制御回路305は、固体撮像装置304の転送動作、および、シャッタ装置303のシャッタ動作を制御する駆動信号を出力して、固体撮像装置304およびシャッタ装置303を駆動する。信号処理回路306は、固体撮像装置304から出力された信号電荷に対して各種の信号処理を施す。信号処理回路306が信号処理を施すことにより得られた画像画像データは、モニタ307に供給されて表示されたり、メモリ308に供給されて記憶記録されたりする。上述した実施の形態においては、固体撮像装置に本技術を適用した例について説明したが、本技術は固体撮像装置に限らず、メモリ素子、多機能素子などの各種の半導体装置にも適用可能である。換言すれば、第1の半導体基板と第2の半導体基板の貼り合わせで構成され、第1の半導体基板を貫通して第2の半導体基板に接続する貫通接続孔を少なくとも有する半導体装置に適用可能である。本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。なお、本技術は以下のような構成も取ることができる。1第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第1の工程を含む半導体装置の製造方法。2前記第1の開口は、前記第1の半導体基板を貫通する貫通接続孔であり、前記第2の開口は、前記第1の半導体基板内の接続孔である前記1に記載の半導体装置の製造方法。3前記第1の開口と第2の開口それぞれは、同一高さで、アスペクト比が異なる接続孔である前記1に記載の半導体装置の製造方法。4前記第1の工程後に、同一チャンバで、前記バリアメタル膜の成膜のみを行う第2の工程をさらに含む前記1ないし3のいずれかに記載の半導体装置の製造方法。5第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置。6第1の半導体基板と第2の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第1の開口と第2の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置を備える電子機器。"