アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路と、互いに縦続接続された複数段のA/D変換回路部を含み、前記サンプルホールド信号をパイプライン形式でA/D変換するA/D変換回路と、を備えたパイプライン型A/D変換回路において、前記各段のA/D変換回路部は、複数の比較器を含み、入力信号を所定ビットのデジタル信号にA/D変換するサブA/D変換回路と、前記サブA/D変換回路からのデジタル信号を、参照電圧を基準値として用いて生成したアナログ制御信号にD/A変換し、前記アナログ制御信号に基づいて、前記入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりD/A変換する乗算型D/A変換回路と、後段側の前記乗算型D/A変換回路で前記サンプリングをする前に、後段側の前記サンプリングキャパシタを、前記サブA/D変換回路に含まれる前記複数の比較器の出力する比較結果信号に応じて、前記参照電圧の上限と下限との間にある中間電圧値に予め充電するプリチャージ回路と、を有することを特徴とする、パイプライン型A/D変換回路。前記プリチャージ回路は、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続するための第1の制御スイッチと、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で並列に接続するための第2の制御スイッチと、を有しており、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で前記第1の制御スイッチを用いて複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第2の制御スイッチを用いて並列に接続を変更することによって前記充電を行うことを特徴とする請求項1に記載のパイプライン型A/D変換回路。前記A/D変換回路部のうち初段のA/D変換回路部が有する前記サブA/D変換回路は、それぞれ、前記各A/D変換回路部のA/D変換の基準値をVrとしたときに、-Vr/2と、-Vr/4と、0と、Vr/4と、Vr/2と、のしきい値を有する5個の比較器を含み、前記A/D変換回路部のうち、初段以外のA/D変換回路部が有する前記サブA/D変換回路は、それぞれ-Vr/4と、0と、Vr/4と、のしきい値を有する3個の比較器を含み、前記プリチャージ回路は、前記比較器からの各比較結果信号に基づいて、-2Vr/3と、-Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力することを特徴とする請求項1又は2に記載のパイプライン型A/D変換回路。前記サブA/D変換回路は、それぞれ、前記各A/D変換回路部のA/D変換の基準値をVrとしたときに、-Vr/2と、-Vr/4と、0と、Vr/4と、Vr/2と、のしきい値を有する5個の比較器を含み、前記プリチャージ回路は、前記5個の比較器からの各比較結果信号に基づいて、-2Vr/3と、-Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力することを特徴とする請求項1又は2に記載のパイプライン型A/D変換回路。互いに縦続接続される複数段の誤差補正回路を有するデジタル誤差補正回路をさらに備え、前記誤差補正回路のうち、初段の前記誤差補正回路は、前記A/D変換回路部の有する前記サブA/D変換回路が出力するデジタル信号と、前記A/D変換回路部の有する前記サブA/D変換回路に含まれる前記比較器が出力する比較結果信号と、を用いて前記A/D変換回路部よりも後段にある前記A/D変換回路部が出力する前記入力信号を補正し、前記誤差補正回路のうち、初段以外の前記誤差補正回路は、前記A/D変換回路部の有する前記サブA/D変換回路が出力するデジタル信号と、前記A/D変換回路部の有する前記サブA/D変換回路に含まれる前記比較器が出力する比較結果信号と、他段の誤差補正回路によって補正された前記入力信号とを用いて、前記A/D変換回路部が出力する前記入力信号を補正することを特徴とする、請求項1に記載のパイプライン型A/D変換回路。上記で説明したパイプライン型A/D変換回路において、図18bに示すように、第i-1ステージが増幅フェーズのとき、第iステージはサンプルフェーズで動作する。このため、第i-1ステージが増幅フェーズに切り替えられると共に第iステージがサンプルフェーズに切り替えられると、演算増幅器Ai-1は、第iステージのサンプリングキャパシタC1’及びC2’を、所定の演算結果に対応する電圧まで充電する。このとき、充電にかかる時間は、第iステージがサンプルフェーズに切り替えられる前にC1’及びC2’に蓄えられていた電荷によって変動する。この蓄えられていた電荷と、充電後の目標となる電荷の差が大きいほど、充電が完了するまでのセットリング時間がかかる。短い時間で充電を行い、パイプライン型A/D変換回路のサンプリング速度を高めるためには、演算増幅器Aに流すバイアス電流を増やす必要があるが、この場合、消費電力が大きくなってしまう。ここで、充電時間が不十分な場合、充電時間終了時の実際の電圧値と目標電圧値の間の誤差であるセットリング誤差が生じる。図19に、一般的なパイプライン型A/D変換回路におけるセットリング誤差の特性を示す。ここで、Vrは、DAC23の出力する参照電圧である。図19に示されるように、セットリング誤差Estは、入力電圧Vinに対して非線形となる。セットリング誤差が入力電圧Vinに対して非線形となる理由は、以下の通りである。演算増幅器Aは、増幅フェーズにおいては、正の入力と負の入力の電位差である入力電位差を小さくするように動作する。ここで、充電開始時には、入力電位差が大きく、演算増幅器Aは、出力電流が入力電位差によらず一定となるスルーイング領域で動作する。一方、充電が進むと、入力電位差が小さくなり、演算増幅器Aは、出力電流が入力電位差に比例するトランスコンダクタンス領域で動作する。このような2つの領域での動作が複合されるため、セットリング誤差は、入力電圧Vinに対して非線形となる。図19に示されるような非線形なセットリング誤差を補正するには、複雑な回路構成が必要となるため、セットリング誤差は入力電圧Vinに対して線形であることが好ましい。セットリング誤差を線形化する方法として、特許文献1のように、演算増幅器Aに、トランスコンダクタンス駆動領域のみで動作し、スルーイング領域で動作しない演算増幅器を使用する方法がある。しかし、この方法には、演算増幅器Aに定電流源を設けないため、PSRRが悪化するという問題点がある。そこで、本発明は、上記の問題点を解決するためのものであって、セットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型A/D変換回路を提供することを目的とする。上記課題を解決するため、本発明のパイプライン型A/D変換回路は、アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路と、互いに縦続接続された複数段のA/D変換回路部を含み、サンプルホールド信号をパイプライン形式でA/D変換するA/D変換回路と、を備えたパイプライン型A/D変換装置において、各段のA/D変換回路部は、複数の比較器を含み、入力信号を所定ビットのデジタル信号にA/D変換するサブA/D変換回路と、サブA/D変換回路からのデジタル信号を、参照電圧を基準値として用いて生成したアナログ制御信号にD/A変換し、アナログ制御信号に基づいて、入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりD/A変換する乗算型D/A変換回路と、後段側の乗算型D/A変換回路でサンプリングをする前に、後段側のサンプリングキャパシタを、サブA/D変換回路に含まれる複数の比較器の出力する比較結果信号に応じて、参照電圧の上限と下限との間にある中間電圧値に予め充電するプリチャージ回路と、を有することを特徴とする。このようなパイプライン型A/D変換回路によれば、入力信号をサンプリングキャパシタにサンプリングする前に、プリチャージ回路が、正の参照電圧の上限と下限との間にある中間電圧値に充電を行うため、簡易な回路構成によってセットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型A/D変換回路が得られる。ここで、プリチャージ回路は、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続するための第1の制御スイッチと、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で並列に接続するための第2の制御スイッチと、を有しており、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で第1の制御スイッチを用いて複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第2の制御スイッチを用いて並列に接続を変更することによって充電を行うことが好ましい。このようなパイプライン型A/D変換回路によれば、サンプリング、ホールド、増幅に用いられるサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第2の制御スイッチを用いて並列に接続を変更することによって、充電用の電圧を発生することにも用いることができるため、充電用の電圧発生回路を別途設ける必要がなく、回路の実装面積を小さく抑えることが可能となる。また、A/D変換回路部のうち初段のA/D変換回路部が有するサブA/D変換回路は、それぞれ、各A/D変換回路部のA/D変換の基準値をVrとしたときに、-Vr/2と、-Vr/4と、0と、Vr/4と、Vr/2と、のしきい値を有する5個の比較器を含み、A/D変換回路部のうち、初段以外のA/D変換回路部が有するサブA/D変換回路は、それぞれ-Vr/4と、0と、Vr/4と、のしきい値を有する3個の比較器を含み、プリチャージ回路は、比較器からの各比較結果信号に基づいて、-2Vr/3と、-Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力することが好ましい。このようなパイプライン型A/D変換回路によれば、-Vr/2と、-Vr/4と、0と、Vr/4と、Vr/2と、のしきい値を有する5個の比較器、または-Vr/4と、0と、Vr/4と、のしきい値を有する3個の比較器からの各比較結果信号に基づいて、-2Vr/3と、-Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力されるため、A/D変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型A/D変換回路が得られる。また、サブA/D変換回路は、それぞれ、各A/D変換回路部のA/D変換の基準値をVrとしたときに、-Vr/2と、-Vr/4と、0と、Vr/4と、Vr/2と、のしきい値を有する5個の比較器を含み、プリチャージ回路は、5個の比較器からの各比較結果信号に基づいて、-2Vr/3と、-Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力することが好ましい。このようなパイプライン型A/D変換回路によれば、-Vr/2と、-Vr/4と、0と、Vr/4と、Vr/2と、のしきい値を有する5個の比較器からの各比較結果信号に基づいて、-2Vr/3と、-Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力されるため、A/D変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型A/D変換回路が得られる。また、互いに縦続接続される複数段の誤差補正回路を有するデジタル誤差補正回路をさらに備え、誤差補正回路のうち、初段の誤差補正回路は、A/D変換回路部の有するサブA/D変換回路が出力するデジタル信号と、A/D変換回路部の有するサブA/D変換回路に含まれる比較器が出力する比較結果信号と、を用いてA/D変換回路部よりも後段にあるA/D変換回路部が出力する入力信号を補正し、誤差補正回路のうち、初段以外の誤差補正回路は、A/D変換回路部の有するサブA/D変換回路が出力するデジタル信号と、A/D変換回路部の有するサブA/D変換回路に含まれる比較器が出力する比較結果信号と、他段の誤差補正回路によって補正された入力信号とを用いて、A/D変換回路部が出力する入力信号を補正することが好ましい。これによれば、線形化されたセットリング誤差をデジタル誤差補正回路により補正することができるため、高速で消費電力が小さく、かつ変換精度の高いパイプライン型A/D変換回路が得られる。本発明によれば、セットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型A/D変換回路が得られる。以下、添付図面を参照しながら本発明によるパイプライン型A/D変換回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本実施形態に係るパイプライン型A/D変換回路も、図17に示す従来のパイプライン型A/D変換回路10と同様のブロック構成をとっている。すなわち、本実施形態に係るパイプライン型A/D変換回路10は、図1に示すように、アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路11と、複数段設けられるA/D変換回路部20-1~20-kを備えて構成され、A/D変換回路部20-1~20-kは、互いに縦続接続されている。本実施形態のパイプライン型A/D変換回路のA/D変換回路部20-1~20-kと、従来のパイプライン型A/D変換回路のA/D変換回路部920-1~920-kとの違いは、以下で詳述する。図2は、本実施形態に係るパイプライン型A/D変換回路の構成と動作を示す図である。本図においては、図18と同様に、第i-1ステージと第iステージとを示している。第i-1ステージは、サンプリングキャパシタC1及びC2と、演算増幅器Ai-1と、DAC23i-1と、FADC25と、pcDAC26から構成される。第iステージは、サンプリングキャパシタC1’及びC2’と、演算増幅器Aiと、DAC23iと、FADC25i図示略と、pcDAC26i図示略から構成される。図2aは、第i-1ステージがサンプルフェーズで動作し、第iステージが増幅フェーズで動作しているところを示している。サンプルフェーズと増幅フェーズについては、本実施形態のパイプライン型A/D変換回路は、従来のパイプライン型A/D変換回路と同様の動作を行う。次に、図2bは、本実施形態のパイプライン型A/D変換回路の第i-1ステージが増幅フェーズに移る直前、すなわち第iステージがサンプルフェーズに移る直前の状態を示す。この状態での動作をプリチャージ動作と称し、この動作段階をプリチャージフェーズと称する。このプリチャージフェーズにおいて、第i-1ステージの入力VINはFADCサブA/D変換回路25に接続され、FADC25の出力はpcDAC26に入力される。FADC25について、図3を用いて説明する。図3は、FADC25の構成を示す図である。FADC25は、5つの比較器251~255を備えて構成されている。入力Vinは、5つの比較器251~255の非反転入力に接続されている。比較器251の反転入力には電圧-Vr/4の電圧源が接続されている。なお、Vrは、ADC22でのA/D変換の基準値として用いられる基準電圧である。比較器251は、Vinを-Vr/4と比較して、比較結果に応じた2値信号を出力D1に出力する。比較器251は、Vinが-Vr/4よりも大きければハイレベルの信号を出力し、Vinが-Vr/4よりも小さければローレベルの信号を出力する。比較器252の反転入力には電圧Vr/4の電圧源が接続されている。比較器252は、VinをVr/4と比較して、比較結果に応じた2値信号を出力D2に出力する。比較器252は、VinがVr/4よりも大きければハイレベルの信号を出力し、VinがVr/4よりも小さければローレベルの信号を出力する。比較器253は、Vinを-Vr/2と比較して、比較結果に応じた2値信号を出力D3に出力する。比較器253は、Vinが-Vr/2よりも大きければハイレベルの信号を出力し、Vinが-Vr/2よりも小さければローレベルの信号を出力する。比較器254の反転入力には電圧Vr/2の電圧源が接続されている。比較器254は、VinをVr/2と比較して、比較結果に応じた2値信号を出力D4に出力する。比較器254は、VinがVr/2よりも大きければハイレベルの信号を出力し、VinがVr/2よりも小さければローレベルの信号を出力する。比較器255の反転入力には電圧0の電圧源が接続されている。比較器255は、Vinを0と比較して、比較結果に応じた2値信号を出力D5に出力する。比較器255は、Vinが0よりも大きければハイレベルの信号を出力し、Vinが0よりも小さければローレベルの信号を出力する。なお、各ステージの出力は、ほぼ-Vr/2からVr/2までの範囲内となる。したがって、第2ステージ以降の各ステージの入力電圧もほぼ第2ステージ以降においては、通常、ほぼ-Vr/2からVr/2までの範囲内となる。このため、第2ステージ以降の各ステージにおいては、比較器253及び比較器254を省略し、入力電圧と-Vr/2の比較及び入力電圧とVr/2の比較を省略してもよい。図2bに戻って説明を続ける。電圧生成回路部pcDAC26は、FADC25の出力に応じて、正の参照電圧源と負の参照電圧源の中間電圧をプリチャージ電圧として出力する回路である。詳細な構成については後述する。図2bに示すプリチャージフェーズにおいて、第iステージのサンプリングキャパシタC1’及びC2’のトッププレートは基準電位GNDに接続される。同時に、C1’及びC2’のボトムプレートは、pcDAC26の出力に接続される。したがって、このプリチャージフェーズにおいて、C1’及びC2’は、pcDAC26の出力電圧により充電される。プリチャージフェーズが終わると、図2cに示すように、第i-1ステージは増幅フェーズに移り、同時に第iステージはサンプルフェーズに移る。このときの動作は、従来型のパイプライン型A/D変換回路と同様である。ここで、pcDAC26がプリチャージフェーズにおいてC1’及びC2’をどのような電圧に充電することが好ましいかについて説明する。図4は、第i-1ステージのサンプリングキャパシタC1、C2及び演算増幅器Ai-1と、第iステージのサンプリングキャパシタC1’、C2’との接続関係を示す図である。図中、Cinは演算増幅器Ai-1の反転入力と非反転入力の間の寄生容量を表し、Coutは演算増幅器Ai-1の出力の寄生容量を表す。また、CLは、第iステージのサンプリングキャパシタC1’とC2’とをまとめて表す。図4aは、第i-1ステージがサンプルフェーズであり、第iステージが増幅フェーズにある状態を示す。このとき、第i-1ステージのサンプリングキャパシタC1とC2は共に電圧Vinに充電されている。また、CLは電圧VL0に充電されている。図4bは、第i-1ステージが増幅フェーズに移り、第iステージがサンプルフェーズに移った状態を示す。このとき、C1及びC2のトッププレートは基準電位GNDから切り離され、演算増幅器Ai-1の反転入力に接続される。C1のボトムプレートはDAC23i-1の出力に接続され、その電位がVDACとなる。また、C2のボトムプレートは演算増幅器Ai-1の出力に接続される。さらに、CLも演算増幅器Ai-1の出力に接続される。ここで、第i-1ステージが増幅フェーズに移り、第iステージがサンプルフェーズに移った直後の演算増幅器Ai-1の出力ノードの過渡応答の初期電圧をVout_initとすると、Vout_initは次の式1で表される。また、第iステージが増幅フェーズにあるときのCLの電圧VL0は、プリチャージを行わない場合には、第iステージが増幅フェーズにあるときの第iステージのDAC23iの出力電圧VDAC_2nd、第iステージの出力電圧VOUT_2nd、第i-1ステージの演算増幅器Ai-1の反転入力の電圧Vs_2ndを用いて、次の式2で表される。第i-1ステージが増幅フェーズに移ると、演算増幅器Ai-1は、上記の初期電圧Vout_initから、入力Vinに応じた目標出力電圧値までサンプリングキャパシタCLを充電する。初期電圧Vout_initと目標出力電圧値との差が大きいほど、CLの充電に時間がかかる。このため、初期電圧Vout_initと目標出力電圧値との差が最大となる場合に、CLの充電にかかる時間が最長となる。このようなCLの充電にかかる時間が最長となる場合でも十分にCLを充電できるように、パイプライン型A/D変換回路の各ステージに必要な最小限の時間周期が決定され、動作速度が制限される。そこで、初期電圧Vout_initと目標出力電圧値との差を小さくできれば、CLの充電にかかる時間を短縮することができ、パイプライン型A/D変換回路の動作速度を高めることができる。図5に、各パイプラインステージである乗算型D/A変換回路MDACの伝達曲線を細線で示す。このMDACの伝達曲線は、MDACの入力Vinに対して出力されるべき出力Voutの値である。MDACの伝達曲線は、ADC22の出力するデジタル値Diに対応する3本の直線で表される。すなわち、-Vr≦Vin<-Vr/4のときはDi=-1で、Vout=2VinVr、-Vr/4≦Vin≦Vr/4のときはDi=0でVout=2Vin、Vr/4<Vin≦VrのときはDi=1で、Vout=2Vin-Vrとなる。以上で説明したMDACの伝達曲線が目標出力電圧値となる。そこで、このMDACの伝達曲線にVout_initを近づけると、CLの充電時間を短くすることができる。そこで、本実施形態においてはVinの値によってVout_initの値を切り替え、Vinの値に応じてMDACの伝達曲線にVout_initを近づける。具体的には、例えば、Vinが-3Vr/4<Vin≦-Vin/2の範囲にあるとき、図5から、MDACの伝達曲線は、-Vr/2<Vin≦0の範囲にある。そこで、-3Vr/4<Vin≦-Vr/2の範囲においては、Vout_initを-3Vr/4と-Vin/2の中間値にあたる-Vr/4とすれば、Vinが-3Vr/4<Vin≦-Vr/2の範囲におけるMDACの伝達曲線とVout_initとの差の最大値を最も小さくできる。このため、Vinが-3Vr/4<Vin≦-Vr/2の範囲においては、Vout_initを-Vr/4とする。同様に、-Vr/4<Vin<0及びVr/4≦Vin<Vr/2の範囲においては、Vout_initを-Vr/4とし、-Vr/2<Vin≦-Vr/4、0≦Vin<Vr/4及びVr/2≦Vin<3Vr/4の範囲においてはVout_initを-Vr/4とする。以上のVinとVout_initとの関係を図5の破線で示す。また、Vout_initとVL0は、式1の関係を有している。そこで、望ましいVout_initの値から、第i-1ステージのサンプルフェーズの間にCLにプリチャージすべき電圧値VL0を逆算することができる。このように逆算されるVL0のVinとの関係を図5の太い実線で示す。以上のようにCLのプリチャージを行った場合のMDACのセットリング誤差特性のシミュレーション結果を図6に示す。図6に示される通り、プリチャージを行うことにより、プリチャージを行わないMDACの伝達特性図19参照と比べて、セットリング誤差のVinに対する線形性が向上する。ここで、CLに対するプリチャージ電圧の与え方としては、上記で説明した最適電圧を出力する参照電圧源を用いる方法も考えられるが、参照電圧源の数が増えると電力消費も増加し、また、参照電圧源を構成するアナログ回路部の規模も大きくなるため、実装面積の点でも好ましくない。そこで、本実施形態においては、プリチャージ電圧を、キャパシタの接続を変更したときの電荷再配分により発生する。具体的なプリチャージ電圧の発生方法を図7~図10を用いて説明する。図7は、本実施形態において、電荷再配分により参照電圧を発生する回路を示す図である。なお、図7は、プリチャージ電圧を発生するプリチャージ回路の回路図であり、説明を簡単にするため、シングルエンドの回路図としている。本実施形態においては、各ステージのサンプリングキャパシタC1及びC2とプリチャージ電圧を発生するためのキャパシタを共用している。すなわち、図2のキャパシタC1が図7のキャパシタCsに、図2のキャパシタC2が図7のキャパシタCs/3及び2Cs/3を並列接続したものに相当する。このような3個のキャパシタCs/3、2Cs/3及びCsを、pcDAC26の内部の6個のスイッチ261~266により適宜切り替えて接続する。また、図8に、図7の参照電圧発生回路に供給されるクロックのタイミングチャートを示す。時刻t1にクロックΦH及びΦDAが立ち上がり、キャパシタCsのボトムプレートがDAC23の出力DAC_Pに接続されると共にキャパシタCs/3及びキャパシタ2Cs/3のボトムプレートがアンプAの出力に接続され、増幅フェーズが開始する。次に時刻t2にクロックΦH及びΦDAが立ち下がり、キャパシタCsのボトムプレートがDAC23の出力DAC_Pから切り離されると共にキャパシタCs/3及びキャパシタ2Cs/3のボトムプレートがアンプAの出力から切り離され、増幅フェーズが終了する。そして、時刻t3にΦSPが立ち上がり、3個のキャパシタCs/3、2Cs/3及びCsのトッププレートが基準電位GNDに接続される。次いで、時刻t4に制御信号Yxxは1~3の整数が変動して適宜ハイレベル又はローレベルの信号となり、pcDAC26内の6個のスイッチ261~266がオン状態またはオフ状態となる。これによって、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートが正の参照電圧VREFPと負の参照電圧VREFNとの間で適宜直列又は並列に接続され、プリチャージフェーズが開始する。制御信号YxはFADC25が入力Vinを基準電圧と比較して出力する比較結果信号に基づいて変化する。制御信号Yxの変化の仕方については後述する。その後、時刻t5に制御信号Yxが全て立ち下がり、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートが正の参照電圧VREFPと負の参照電圧VREFNから切り離され、プリチャージフェーズが終了する。その後、時刻t6にクロックΦinが立ち上がり、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートがステージの入力Vinに接続され、サンプルフェーズが開始する。そして、時刻t7にクロックΦSPが立ち下がり、3個のキャパシタCs/3、2Cs/3及びCsのトッププレートが基準電位GNDから切り離されることでサンプルフェーズが終了する。最後に時刻t8にクロックΦinが立ち下がることで、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートがステージの入力Vinから切り離され、1周期が終了する。次に、図9及び図10を用いて、制御信号YxがVinに応じてどのように変化し、プリチャージ電圧がどのように発生するかについて説明する。なお、以下の説明においては、正の参照電圧VREFPをVr、負の参照電圧VREFNを-Vrとする。また、3個のキャパシタCs/3、2Cs/3及びCsのトッププレートは、クロックΦSPが立ち上がることにより、基準電位GNDに接続されている。そして、以下で説明するように、本実施形態においては、3個のキャパシタのうち2個を並列に接続して合成容量とし、この合成容量と残る1個のキャパシタとを第1の制御スイッチを用いて直列に接続した後、3個のキャパシタCs/3、2Cs/3及びCsを第2の制御スイッチを用いて並列に接続を変更することによって、Cs/3、2Cs/3及びCsが、参照電圧の上限Vrと-Vrとの間にある中間電圧値に充電される。図9aは、-3Vr/4<Vin≦-Vr/2の場合の3個のキャパシタCs/3、2Cs/3及びCsの接続を表す図である。まず、図9aの実線で示すように、Y1及びY2はハイレベル、Y3はローレベルとされ、キャパシタCs/3、2Cs/3のボトムプレートはVrに接続され、キャパシタCsのボトムプレートは-Vrに接続される。これにより、キャパシタCs/3、2Cs/3、CsにはそれぞれCsVr/3、2CsVr/3、-CsVrの電荷が充電される。次に、図9aの破線で示すように、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートがVr及び-Vrから切り離され、これらのボトムプレートが全て接続されることにより、3個のキャパシタCs/3、2Cs/3及びCsが並列に接続を変更される。これにより、3個のキャパシタCs/3、2Cs/3及びCsに充電された電荷はCsVr/32CsVr/3-CsVr=0となる。したがって、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートに出力される電圧VL0は、電荷0を3個のキャパシタCs/3、2Cs/3及びCsの並列接続時の合成容量Cs/32Cs/3Cs=2Csで除算した0となる。図9bは、-Vr/2<Vin≦-Vr/4の場合の3個のキャパシタCs/3、2Cs/3及びCsの接続を表す図である。まず、図9bの実線で示すように、Y2及びY3はハイレベル、Y1はローレベルとされ、キャパシタ2Cs/3、CsのボトムプレートはVrに接続され、キャパシタCs/3のボトムプレートは-Vrに接続される。これにより、キャパシタCs、2Cs/3、Cs/3にはそれぞれCsVr、2CsVr/3、-CsVr/3の電荷が充電される。次に、図9bの破線で示すように、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートがVr及び-Vrから切り離され、これらのボトムプレートが全て接続されることにより、3個のキャパシタCs/3、2Cs/3及びCsが並列に接続を変更される。これにより、3個のキャパシタCs/3、2Cs/3及びCsに充電された電荷はCsVr2CsVr/3-CsVr/3=4CsVr/3となる。したがって、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートに出力される電圧VL0は、電荷4CsVr/3を3個のキャパシタCs/3、2Cs/3及びCsの並列接続時の合成容量Cs/32Cs/3Cs=2Csで除算した2Vr/3となる。図9cは-Vr/4<Vin<0の場合の3個のキャパシタCs/3、2Cs/3及びCsの接続を表す図である。まず、図9cの実線で示すように、Y2はハイレベル、Y1及びY3はローレベルとされ、キャパシタ2Cs/3のボトムプレートはVrに接続され、キャパシタCs/3、Csのボトムプレートは-Vrに接続される。これにより、キャパシタ2Cs/3、Cs/3、Csにはそれぞれ2CsVr/3、-CsVr/3、-CsVrの電荷が充電される。次に、図9cの破線で示すように、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートがVr及び-Vrから切り離され、これらのボトムプレートが全て接続されることにより、3個のキャパシタCs/3、2Cs/3及びCsが並列に接続を変更される。これにより、3個のキャパシタCs/3、2Cs/3及びCsに充電された電荷は2CsVr/3-CsVr/3-CsVr=-2CsVr/3となる。したがって、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートに出力される電圧VL0は、電荷-2CsVr/3を3個のキャパシタCs/3、2Cs/3及びCsの並列接続時の合成容量Cs/32Cs/3Cs=2Csで除算した-Vr/3となる。図10aは0≦Vin<Vr/4の場合の3個のキャパシタCs/3、2Cs/3及びCsの接続を表す図である。まず、図10aの実線で示すように、Y1及びY3はハイレベル、Y2はローレベルとされ、キャパシタCs/3、CsのボトムプレートはVrに接続され、キャパシタ2Cs/3のボトムプレートは-Vrに接続される。これにより、キャパシタCs/3、Cs、2Cs/3にはそれぞれCsVr/3、CsVr、-2CsVr/3の電荷が充電される。次に、図10aの破線で示すように、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートがVr及び-Vrから切り離され、これらのボトムプレートが全て接続されることにより、3個のキャパシタCs/3、2Cs/3及びCsが並列に接続を変更される。これにより、3個のキャパシタCs/3、2Cs/3及びCsに充電された電荷はCsVr/3CsVr-2CsVr/3=2CsVr/3となる。したがって、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートに出力される電圧VL0は、電荷2CsVr/3を3個のキャパシタCs/3、2Cs/3及びCsの並列接続時の合成容量Cs/32Cs/3Cs=2Csで除算したVr/3となる。図10bはVr/4≦Vin<Vr/2の場合の3個のキャパシタCs/3、2Cs/3及びCsの接続を表す図である。まず、図10bの実線で示すように、Y1はハイレベル、Y2及びY3はローレベルとされ、キャパシタCs/3のボトムプレートはVrに接続され、キャパシタ2Cs/3、Csのボトムプレートは-Vrに接続される。これにより、キャパシタCs/3、2Cs/3、CsにはそれぞれCsVr/3、-2CsVr/3、-CsVrの電荷が充電される。次に、図10bの破線で示すように、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートがVr及び-Vrから切り離され、これらのボトムプレートが全て接続されることにより、3個のキャパシタCs/3、2Cs/3及びCsが並列に接続を変更される。これにより、3個のキャパシタCs/3、2Cs/3及びCsに充電された電荷はCsVr/3-2CsVr/3-CsVr=-4CsVr/3となる。したがって、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートに出力される電圧VL0は、電荷-4CsVr/3を3個のキャパシタCs/3、2Cs/3及びCsの並列接続時の合成容量Cs/32Cs/3Cs=2Csで除算した-2Vr/3となる。図10cはVr/2≦Vin<3Vr/2の場合の3個のキャパシタCs/3、2Cs/3及びCsの接続を表す図である。まず、図10cの実線で示すように、Y3はハイレベル、Y1及びY2はローレベルとされ、キャパシタCsのボトムプレートはVrに接続され、キャパシタ2Cs/3、Csのボトムプレートは-Vrに接続される。これにより、キャパシタCs、2Cs/3、Cs/3にはそれぞれCsVr、-2CsVr/3、-CsVr/3の電荷が充電される。次に、図10cの破線で示すように、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートがVr及び-Vrから切り離され、これらのボトムプレートが全て接続されることにより、3個のキャパシタCs/3、2Cs/3及びCsが並列に接続を変更される。これにより、3個のキャパシタCs/3、2Cs/3及びCsに充電された電荷はCsVr-2CsVr/3-CsVr/3=0となる。したがって、3個のキャパシタCs/3、2Cs/3及びCsのボトムプレートに出力される電圧VL0は、電荷0を3個のキャパシタCs/3、2Cs/3及びCsの並列接続時の合成容量Cs/32Cs/3Cs=2Csで除算した0となる。次に、これまで説明した、プリチャージによってセットリング誤差を線形化したパイプライン型A/D変換回路に対して、その出力するデジタル信号に含まれる誤差を補正するためのデジタル誤差補正回路について説明する。パイプライン型A/D変換回路において生ずる誤差のうち主なものとして、セットリング誤差と、有限利得誤差とがある。セットリング誤差は、MDACにおいて、応答時間不足によって演算増幅器からサンプリング容量への充電が十分に行われないことによって生じる誤差である。また、有限利得誤差は、MDACにおいて、演算増幅器の持つ利得が有限であることによって生じる誤差である。仮に演算増幅器の利得が無限大であれば、有限利得誤差は生じない。以下で説明するデジタル誤差補正回路は、上記のセットリング誤差と有限利得誤差の双方を補正するための回路である。以下、デジタル誤差補正回路における補正処理のアルゴリズムを説明する。まず、第iステージの入力信号をXiとし、この入力信号XiをA/D変換した値をDCODEとする。このとき、参照電圧をVrとすると、入力信号Xiの範囲は以下の式3の通りである。また、第iステージの出力の理想値Xi1は、次の式4の通りである。ここで、Diは、ADC22がXiをA/D変換した後のデジタル信号である。ここでは、ADC22は1.5ビットADCとして説明をする。この場合、-Vr≦Vin<-Vr/4のときDi=-1、-Vr/4≦Vin≦Vr/4のときDi=0、Vr/4<Vin≦VrのときDi=1である。Xiについて式4を解くと、次の式5のようになる。一方、MDACの持つセットリング誤差と有限利得誤差を考慮すると、式4のXi1は次の式6のようになる。ここで、ai’は、第iステージのMDACの有限利得誤差を表す係数である。また、bi’は、第iステージのMDACのセットリング誤差を表す係数である。プリチャージを行わない従来のパイプライン型A/D変換回路においては、MDACの有する演算増幅器がトランスコンダクタンス領域だけでなくスルーイング領域でも動作するため、ai’及びbi’はXiの変動に応じて変動するXiの関数である。すなわち、ai’及びbi’は入力信号依存性を有している。このため、これらの有限利得誤差及びセットリング誤差の補正を行うためには、Xiに対して非線形な補正が必要になる。したがって、補正を行うための補正回路は複雑なものとなる。一方、これまでに述べたプリチャージを行うパイプライン型A/D変換回路においては、MDACの有する演算増幅器はトランスコンダクタンス領域でのみ動作するため、有限利得誤差及びセットリング誤差がXiに対して線形となる。有限利得誤差とセットリング誤差の入力電圧に対する依存性を図11に示す。図11aは、MDACを100MHzで動作させ、またプリチャージを行ったときの有限ゲイン誤差egainの、MDACへの入力電圧Vinに対する変化のシミュレーション結果を示す図である。図11bは、MDACを100MHzで動作させ、またプリチャージを行ったときのセットリング誤差estの、MDACへの入力電圧Vinに対する変化のシミュレーション結果を示す図である。有限ゲイン誤差egainは、-3Vr/4≦Vin<-Vr/4、-Vr/4≦Vin≦Vr/4、Vr/4<Vin≦3Vr/4の3個の領域のそれぞれにおいて、ほぼ同じ傾きとオフセットを持っており、また、それぞれの領域内においてはVinに対してほぼ線形に変化する。セットリング誤差estは、-3Vr/4≦Vin<-Vr/2、-Vr/2≦Vin<-Vr/4、-Vr/4≦Vin<0、0<Vin≦Vr/4、Vr/4<Vin≦Vr/2、Vr/2<Vin≦3Vr/4の6個の領域のそれぞれにおいて、ほぼ同じ傾きとオフセットを持っており、また、それぞれの領域内においてはVinに対してほぼ線形に変化する。以上で示したように、プリチャージを行うパイプライン型A/D変換回路においては、ai’及びbi’はXiの値によらない定数とみなすことができる。このため、有限利得誤差及びセットリング誤差の補正を行うためには、Xiに対して線形な補正をすればよい。したがって、補正を行うための補正回路が以下で述べるような簡単なものとできる。以下、ai’及びbi’をそれぞれ定数ai及び定数biとして説明を行う。以下の補正において使用されるデジタルコードDi及びDPiについて図12を用いて説明する。図12aのグラフ及び図12bの表に示すように、-3Vr/4≦Vin<-Vr/2のときDi=-1、DPi=-1であり、-Vr/2≦Vin<-Vr/4のときDi=-1、DPi=1であり、-Vr/4≦Vin<0のときDi=0、DPi=-1であり、0≦Vin<Vr/4のときDi=0、DPi=1であり、Vr/4≦Vin<Vr/2のときDi=1、DPi=-1であり、Vr/2≦Vin<3Vr/4のときDi=1、DPi=1である。以上のようなデジタルコードDi及びDPiを用いると、式6のXi1は次の式7のように表せる。これを変形すると、次の式8のようになる。式5と式8を比較することにより、第iステージの有限利得誤差egain[i]及びセットリング誤差est[i]は、それぞれ以下の式9及び式10のように表せることがわかる。したがって、式9及び式10により誤差を求めて、Xiからegain[i]及びest[i]を減算することにより、Xiの補正を行うことができる。また、次の式11により、Xi1とDiとDPiとを用いてXiを求めることにより誤差を補正することもできる。式11は、Xi1、ai、biからXiを求める式となっている。すなわち、式11によれば、第i1ステージの入力値であるXi1の値を用いて、その前段である第iステージの入力値であるXiの値を求めることができる。このように求めたXiの値から、式11と同様に、第i-1ステージの入力値であるXi-1も求めることができる。このような計算を繰り返すことにより、後段から順にさかのぼって、初段までの補正を行うことができる。以上で説明したアルゴリズムを実行するデジタル誤差補正回路を備えたパイプライン型A/D変換回路を図13に示す。この例においては、上位の3ステージ分のXnを補正する場合を示している。本実施形態に係るパイプライン型A/D変換回路50は、パイプラインA/D変換回路本体部30と、デジタル誤差補正回路40とを備えて構成されている。パイプラインA/D変換回路本体部30は、入力Xn-2をA/D変換し、変換された結果であるデジタル信号をデジタル誤差補正回路40に出力する。デジタル誤差補正回路40は、パイプラインA/D変換回路本体部30から入力されたデジタル信号の誤差を補正し、補正結果であるX’n-2を出力する。パイプラインA/D変換回路本体部30は、複数段のA/D変換回路部20を縦続に接続し、さらにその後段にバックエンド部33を接続して構成されている。ここで、第nステージのA/D変換回路部20-nは、MDAC31nとpcDAC32nとを備えて構成されている。MDAC31nは、アナログ入力XnをA/D変換して、図12に示すDnを出力すると共に、Dnをアナログ変換し、XnからDnのアナログ変換結果を減算し、減算結果を増幅してアナログ出力Xn1に出力する機能ブロックである。MDAC31nは、具体的な回路構成としては、図17に示すサンプルホールド部21、ADC22、DAC23、残余ゲインアンプ24により構成される。pcDAC32は、アナログ入力Xnの値に応じて図12に示すデジタル出力DPnを出力する機能ブロックである。pcDAC32は、具体的な回路構成としては、図3に示すFADC25と、FADC25に含まれる各比較器251~255の出力信号を組み合わせて図12に示す比較結果信号DPiを生成する論理回路により構成される。バックエンド部33は、パイプラインA/D変換回路本体部30のうち、第nステージのA/D変換回路部20-nよりも後段に接続されるA/D変換回路部20全てを含んだ回路である。つまり、バックエンド部33自体が、パイプラインA/D変換回路本体部30よりもステージ数の3個少ないパイプライン型A/D変換回路となっている。バックエンド部33は、アナログ入力Xn1をA/D変換してDBACKとし、このDBACKをデジタル誤差補正回路40に出力する。デジタル誤差補正回路40は、誤差補正回路41を縦続接続して構成されている。縦続接続される誤差補正回路41のうち、その初段に相当する誤差補正回路41nは、Dn、DPn、DBACKを用いて、Xnの補正後の値に相当するX’nを計算して出力する回路である。具体的には、デジタル誤差補正回路40は、式11を用いて、Xnの補正後の値X’nを計算する。ここで、式11のXi1としては、バックエンド部33の出力するDBACKが用いられる。誤差補正回路41のうち、初段以外に相当する誤差補正回路41n-1は、Dn-1、DPn-1、X’nを用いて、Xn-1の補正後の値に相当するX’n-1を計算して出力する回路である。具体的には、デジタル誤差補正回路40は、式11を用いて、Xnの補正後の値X’n-1を計算する。ここで、式11のXi1としては、誤差補正回路41nの出力するX’nが用いられる。すなわち、誤差補正回路41n-1は、MDAC31n-1が出力するデジタル信号Dn-1と、pcDAC32n-1が出力する比較結果信号DPn-1と、他段の誤差補正回路41nによって補正された入力信号X’nとを用いて、MDAC31n-1が出力する入力信号Xn-1を補正する。また、誤差補正回路41n-2も、同様にして、MDAC31n-1が出力するデジタル信号Dn―2と、pcDAC32n-1が出力する比較結果信号DPn-2と、他段の誤差補正回路41n-1によって補正された入力信号X’n-1とを用いて、MDAC31n-1が出力する入力信号Xn-2を補正する。この例では、MDAC31n-2がパイプラインA/D変換回路本体部30における初段のMDACであり、MDAC31n-2に入力されるXn-2が補正され、最終的な補正結果がX’n-2=DOUT_Correctedとして出力される。このように、デジタル誤差補正回路40においては、パイプラインA/D変換回路本体部30のMDAC31が出力するデジタル信号Dnと、pcDAC32が出力する比較結果信号DPnと、パイプラインA/D変換回路本体部30の後段側のMDAC31の入力であるXn1とに基づいて、前段側のMDAC31の入力であるXnが求められ、以下同様にして前の段のXn-1、Xn-2、と順番に前段側にさかのぼることにより、初段までの補正が行われる。以上で説明したパイプライン型A/D変換回路における誤差のデジタル補正の有無による違いを図14に示す。図14aは、12ビットのパイプライン型A/D変換回路において、有限ゲイン誤差とセットリング誤差のデジタル補正を行う前の積分非直線性INL、IntegralNonLinearityを示す図である。図14bは、同じ12ビットのパイプライン型A/D変換回路において、有限ゲイン誤差とセットリング誤差のデジタル補正を行った後の積分非直線性を示す図である。図14bにおいては、全ての段に補正をかけた場合の結果を示している。図14aの補正前の積分非直線性は30LSBLeastSignificantBit程度であるのに対し、図14bの補正後の積分非直線性は0.6LSB程度となり、積分非直線性が大幅に改善されている。このパイプライン型A/D変換回路において用いたMDACの誤差estageの特性を図15に示す。このestageは、有限利得誤差とセットリング誤差の両方を含んでいる。estageの誤差は1.5以上と大きなものであるが、本実施形態のデジタル誤差補正回路によれば、MDACの誤差estageを十分な線形性を有するものとできる。また、補正を行う段数である補正段数と積分非直線性との関係を図16に示す。図16に示す通り、補正段数を増やすほど積分非直線性を小さくすることが可能である。補正段数が1段の場合、積分非直線性はプラスマイナス17LSB程度であるが、デジタル誤差補正回路によって7段以上の補正を行うことにより、INLがプラスマイナス1LSB以内に抑えられる。以上で説明したように、本実施形態のパイプライン型A/D変換回路によれば、入力信号をサンプリングキャパシタにサンプリングする前に、プリチャージ回路が、正の参照電圧と負の参照電圧との間にある中間電圧値に充電を行うため、簡易な回路構成によってセットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型A/D変換回路が得られる。また、本実施形態のパイプライン型A/D変換回路によれば、サンプリング、ホールド、増幅に用いられるサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で直列に接続した後に、前記複数のサンプリングキャパシタを前記第2の制御スイッチを用いて並列に接続を変更することによって、充電用の電圧を発生することにも用いることができるため、充電用の電圧発生回路を別途設ける必要がなく、回路の実装面積を小さく抑えることが可能となる。また、本実施形態のパイプライン型A/D変換回路によれば、-Vr/2と、-Vr/4と、0と、Vr/4と、Vr/2と、のしきい値を有する5個の比較器、または-Vr/4と、0と、Vr/4と、のしきい値を有する3個の比較器からの各比較結果信号に基づいて、-2Vr/3と、-Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力されるため、A/D変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型A/D変換回路が得られる。また、本実施形態のデジタル誤差補正回路を備えるパイプライン型A/D変換回路によれば、線形化されたセットリング誤差をデジタル誤差補正回路により補正することができるため、高速で消費電力が小さく、かつ変換精度の高いパイプライン型A/D変換回路が得られる。