"プリント配線基板上に実装されるスイッチ素子の一方の入出力端子が、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記スイッチ素子に電流を供給する直流電源の負極側に接続されるとともに、前記スイッチ素子を制御する制御回路の回路グランドに接続される回路において、前記スイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第1の抵抗と第2の抵抗とからなる抵抗直列回路を備え、前記抵抗直列回路においては、前記第1の抵抗の一端が前記スイッチ素子の他方の入出力端子に接続され、他端が前記第2の抵抗の一端に接続され、前記第2の抵抗の他端が前記回路グランドに接続され、前記第2の抵抗と第1の抵抗との抵抗値の比第2の抵抗/第1の抵抗が、前記スイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比オン抵抗/配線パターン抵抗に一致するように設定され、前記第1の抵抗と前記第2の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力することを特徴とする電流検出回路。前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第1の抵抗および第2の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定されることを特徴とする請求項1に記載の電流検出回路。プリント配線基板上に実装されるスイッチ素子の3相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から3相交流電圧を生成して3相交流モータの回転を制御するモータ制御装置であって、前記直流電源から各スイッチ素子に流れる電流の電流経路が前記プリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各スイッチ素子と前記直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、前記下アーム側の対応するスイッチ素子の一方の入出力端子に接続され、他端が、前記プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記直流電源の負極側に接続されるとともに前記制御回路の回路グランドに接続されて構成されるモータ制御装置において、前記下アーム側のスイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記下アーム側の各スイッチ素子に対応して、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第1の抵抗と第2の抵抗とからなるそれぞれの抵抗直列回路を備え、前記それぞれの抵抗直列回路においては、前記第1の抵抗の一端が対応するスイッチ素子の他方の入出力端子に接続され、他端が前記第2の抵抗の一端に接続され、前記第2の抵抗の他端が前記回路グランドに接続され、前記第2の抵抗と第1の抵抗との抵抗値の比第2の抵抗/第1の抵抗が、前記対応するスイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比オン抵抗/配線パターン抵抗に一致するように設定され、前記第1の抵抗と前記第2の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力することを特徴とするモータ制御装置。前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第1の抵抗および第2の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定されることを特徴とする請求項3に記載のモータ制御装置。前記下アーム側の各スイッチ素子に対応する第2の抵抗のそれぞれに並列に接続されるスイッチであって、前記下アーム側の対応するスイッチ素子の導通タイミングに合わせてオフし、前記対応するスイッチ素子の電流検出信号を当該スイッチ素子の導通時にのみ出力するスイッチを備えることを特徴とする請求項3または請求項4に記載のモータ制御装置。前記下アーム側のスイッチ素子のオン時の電流検出信号が所定の過電流設定基準電圧を超えたときに過電流検出信号を出力する過電流検出回路と、前記過電流検出回路から過電流検出信号が出力された場合に、前記3相ブリッジ回路の各スイッチ素子のすべてをオフする過電流保護部と、を備えることを特徴とする請求項3から5のいずれか1項に記載のモータ制御装置。上述した特許文献1に記載のモータ制御装置では、モータ、トランジスタなどの過電流による損傷防止用過電流保護回路の小型化や、コストダウンを目的とし、ドレイン電流とドレインソース間電圧圧降下とが広い範囲に亘って直線的関係にあるFETを用いると共に、このFETの動通タイミングに合わせてオンして、上記モータの各相電流に比例したドレインソース間電圧降下を直列的に順次検出するスイッチ回路を設け、この回路の出力が設定基準電圧を越えたとき過電流と判定して上記制御回路への駆動信号の供給を停止しFETの電流遮断を行うようにしている。しかしながら、上記特許文献1に記載のFETのドレインソース間電圧の検出による過電流保護回路にあっては、次のような問題点がある。すなわち、FETQ1’~Q6’をプリント配線基板上に実装する構成においては、FETQ1’~Q6’に流れる電流経路が配線パターンにより形成されることになる。したがって、直流電源の-端子を基準回路グランドとして、FETQ4’~Q6’のドレインソース電圧より正確には、ドレイン回路グランド間電圧を測定する場合には、配線パターンの抵抗による電圧降下分オフセットが含まれることになる。この場合、直流電源の-端子とトランジスタQ4’のソースとの間の配線パターンと、直流電源の-端子とトランジスタQ5’のソースとの間の配線パターンと、直流電源の-端子とトランジスタQ6’のソースとの間の配線パターンとの、それぞれ長さ或いは幅、厚みが異なることがある。このため、FETQ4’~Q6’のドレイン回路グランド間電圧には、配線パターンの抵抗値が異なることによる電圧差電圧降下の差が発生し、過電流の判定値がばらつくという問題がある。従って、配線パターンの抵抗のバラツキを考慮して、FETQ4’~Q6’のドレインソース間電圧を検出することが必要になる。本発明は、斯かる実情に鑑みなされたものであり、プリント配線基板上に搭載されるFETに流れる電流を、FETオン時のドレインと回路グランド間の電圧降下VDGを基に検出する際に、FETの電流経路を形成する配線パターンの抵抗により発生するオフセット分を簡易な方法によりキャンセルして、FETのドレインソース間の電圧降下FETに流れる電流を検出することができる、電流検出回路、および該電流検出回路を備えるモータ制御装置を提供することを目的とする。本発明は、上記課題を解決するためなされたものであり、本発明の電流検出回路は、プリント配線基板上に実装されるスイッチ素子の一方の入出力端子が、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記スイッチ素子に電流を供給する直流電源の負極側に接続されるとともに、前記スイッチ素子を制御する制御回路の回路グランドに接続される回路において、前記スイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第1の抵抗と第2の抵抗とからなる抵抗直列回路を備え、前記抵抗直列回路においては、前記第1の抵抗の一端が前記スイッチ素子の他方の入出力端子に接続され、他端が前記第2の抵抗の一端に接続され、前記第2の抵抗の他端が前記回路グランドに接続され、前記第2の抵抗と第1の抵抗との抵抗値の比第2の抵抗/第1の抵抗が、前記スイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比オン抵抗/配線パターン抵抗に一致するように設定され、前記第1の抵抗と前記第2の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力することを特徴とする。また、本発明の電流検出回路は、前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第1の抵抗および第2の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定されることを特徴とする。また、本発明のモータ制御装置は、プリント配線基板上に実装されるスイッチ素子の3相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から3相交流電圧を生成して3相交流モータの回転を制御するモータ制御装置であって、前記直流電源から各スイッチ素子に流れる電流の電流経路が前記プリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各スイッチ素子と前記直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、前記下アーム側の対応するスイッチ素子の一方の入出力端子に接続され、他端が、前記プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記直流電源の負極側に接続されるとともに前記制御回路の回路グランドに接続されて構成されるモータ制御装置において、前記下アーム側のスイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記下アーム側の各スイッチ素子に対応して、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第1の抵抗と第2の抵抗とからなるそれぞれの抵抗直列回路を備え、前記それぞれの抵抗直列回路においては、前記第1の抵抗の一端が対応するスイッチ素子の他方の入出力端子に接続され、他端が前記第2の抵抗の一端に接続され、前記第2の抵抗の他端が前記回路グランドに接続され、前記第2の抵抗と第1の抵抗との抵抗値の比第2の抵抗/第1の抵抗が、前記対応するスイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比オン抵抗/配線パターン抵抗に一致するように設定され、前記第1の抵抗と前記第2の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力することを特徴とする。また、本発明のモータ制御装置は、前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第1の抵抗および第2の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定されることを特徴とする。また、本発明のモータ制御装置は、前記下アーム側の各スイッチ素子に対応する第2の抵抗のそれぞれに並列に接続されるスイッチであって、前記下アーム側の対応するスイッチ素子の導通タイミングに合わせてオフし、前記対応するスイッチ素子の電流検出信号を当該スイッチ素子の導通時にのみ出力するスイッチを備えることを特徴とする。また、本発明のモータ制御装置は、前記下アーム側のスイッチ素子のオン時の電流検出信号が所定の過電流設定基準電圧を超えたときに過電流検出信号を出力する過電流検出回路と、前記過電流検出回路から過電流検出信号が出力された場合に、前記3相ブリッジ回路の各スイッチ素子のすべてをオフする過電流保護部と、を備えることを特徴とする。本発明の電流検出回路においては、スイッチ素子の一方の入出力端子と回路グランドとの間に接続される第1の抵抗と第2の抵抗とでなる抵抗直列回路を備え、この第2の抵抗と第1の抵抗の抵抗値の比第2の抵抗/第1の抵抗が、上記スイッチ素子のオン抵抗と配線パターン抵抗との抵抗値の比オン抵抗/配線パターン抵抗に一致するように設定するとともに、第1の抵抗と第2の抵抗との接続点と回路グランドとの間の電圧をスイッチ素子に流れる電流の検出信号として出力する。これにより、プリント配線基板上に搭載されるスイッチ素子に流れる電流を、スイッチ素子オン時のドレイン端子と回路グランド間の電圧降下を基に検出する際に、スイッチ素子の電流経路を形成する配線パターンの抵抗により発生するオフセット分を簡易な方法によりキャンセルして、スイッチ素子の一方の入出力端子と他方の入出力端子間電圧スイッチ素子に流れる電流を検出することができる。以下、本発明の実施の形態を添付図面を参照して説明する。[第1の実施形態]図1は、本発明の第1の実施形態に係わる電流検出回路の構成を示す図である。この図1に示す回路おいては、電流検出対象となるFETQoはプリント配線基板上に実装され、また、直流電源装置図示せずの負極側に繋がる負極端子B-もプリント配線基板上に実装されている。そして、FETQoのソース端子Sは、このFETQoに流れる電流経路となる配線パターン配線パターン抵抗Rpで示す経路を介して、プリント配線基板上の負極端子B-に接続されるとともに、回路グランドGに接続されている。なお、FETQoは、図示しない制御回路例えば、図2に示す制御部20等を参照により、オン/オフ制御されるものである。図1に示すように、本実施形態の電流検出回路1は、抵抗分圧回路で構成され、この抵抗分圧回路は、検出部抵抗R1第1の抵抗とオフセット抵抗Ro第2の抵抗の直列回路で構成され、この検出部抵抗R1とオフセット抵抗Roとの接続点ノードN1から電流検出信号が出力される。この電流検出回路1は、FETQoに流れる電流ドレイン電流IDを、このFETQoのドレインソース間電圧VDSを基に検出することを目的とする回路である。すなわち、図6に示すように、FETQoのドレインソース間電圧VDS電圧降下は、ドレイン電流IDに比例する関係にあるので、このFETQoのドレインソース間電圧VDS電圧降下を基に、FETQoに流れる電流ドレイン電流IDを検出する。ところで、図1に示す回路構成においては、FETQoのドレインソース間電圧VDSを直接には測定せず、FETQoのドレイン端子Dと回路グランドGとの間の電圧VDGを測定している。このドレイン回路グランド間電圧VDGには、FETQoのドレインソース間電圧VDS電圧降下=オン抵抗Ron×ドレイン電流IDに加えて、配線パターン抵抗Rpによる電圧降下分がオフセットとして含まれる。従って、このドレイン回路グランド間電圧VDGは、以下の式1のようになる。VDG=Ron×IDRp×ID1この配線パターン抵抗Rpは、配線パターンの長さ幅厚みにより変化するため、オフセット分Rp×IDにはバラツキが発生する。このため、配線パターン抵抗Rpにより発生する電圧降下のオフセット分Rp×IDをキャンセルし、FETQoのドレインソース間電圧VDS=オン抵抗Ron×IDを抽出する必要がある。そこで、本実施形態の電流検出回路では、FETQoのドレイン端子Dと、回路グランドGとの間に、抵抗分圧回路検出部抵抗Rdとオフセット抵抗Roとで構成される抵抗直列回路を挿入し、配線パターンの抵抗成分である配線パターン抵抗Rpによる電圧降下分を、抵抗分圧回路を構成するオフセット抵抗Roにより分圧してオフセット分をキャンセルする。このために、FETQoのオン抵抗Ronと、配線パターン抵抗Rpと、オフセット抵抗Roと、検出部抵抗Rdの関係を以下のように定める。Ron:Rp=Ro:Rd2すなわち、ドレイン電流IDが流れ電圧降下を発生させる側抵抗Ronと配線パターン抵抗Rp側の上下の抵抗値の比Ron/Rpに対して、抵抗分圧回路側抵抗Rdと抵抗Ro側の上下の抵抗値の比Rd/Roが逆比になるようにする。すなわち、以下の関係になるようにする。Ron/Rp=Ro/Rd次に、具体的な数値の例を挙げて説明する。図1Bは、配線パターン抵抗Rpにより発生する電圧降下オフセットをキャンセルする具体例について説明するための図である。この図に示すように、モータ電流を100Aとし、FETQoのオン抵抗Ronを4mΩRon=4mΩとし、配線パターン抵抗Rpを1mΩRp=1mΩとし、検出部抵抗第1の抵抗Rdを10kΩR1d=10kΩとし、オフセット抵抗第2の抵抗Roを40kΩRo=40kΩとする。この場合は、ドレイン回路グランド間電圧VDGは、0.50V=100A×5mΩとなる。すなわち、FETQoのオン抵抗Ronによる電圧降下が0.40V=100A×4mΩとなり、配線パターン抵抗Rpによる電圧降下が0.10V=100A×1mΩとなり、ドレイン回路グランド間電圧VDGは、0.50Vとなる。一方、抵抗分圧回路の検出電圧ノードN1の電圧VRo抵抗Roの両端の電圧は、ドレイン回路グランド間電圧VDG=0.50Vが抵抗分圧され、以下の式のようになる。VRo=050V×40kΩ/10kΩ40kΩ=0.40Vしたがって、抵抗分圧回路の検出電圧ノードN1の電圧VRo抵抗Roの両端の電圧は、FETQoのドレインソース間電圧VDS0.40V=100A×4mΩと等しくなる。このように、ドレイン電流IDが流れ電圧降下を発生させる側の上下の抵抗値の比Ron/Rpに対して、抵抗分圧回路側の上下の抵抗値の比Rd/Roが逆比になるように設定するRon/Rp=Ro/Rd。すなわち、オフセット抵抗Roと検出部抵抗Rdとの抵抗値の比Ro/Rdを、FETQoのオン抵抗Ronと配線パターン抵抗Rpとの抵抗値の比Ron/Rpに一致するように設定する。これにより、配線パターン抵抗Rpにより発生する電圧降下分オフセットをキャンセルして、FETQoのドレインソース間電圧VDSを検出することができる。なお、FETQoのオン抵抗Ronと、配線パターン抵抗Rpに対して、オフセット抵抗Roと、検出部抵抗Rdとは、十分大きな値に設定する。これは、オフセット抵抗Roと、検出部抵抗Rdの値が小さい場合は、このオフセット抵抗Roと検出部抵抗Rdとを通して流れる電流FETQo側から分流する電流が増大し、FETQoに流れる電流の検出誤差が増大するためである。[第2の実施形態]次に、本発明の第2の実施形態として、上述した第1の実施形態の電流検出回路を、インバータにより3相交流モータを回転制御するモータ制御装置に用いた例について説明する。モータ制御装置の構成についての説明図2は、本発明の実施形態に係わるモータ制御装置の構成を示す図である。図2に示すモータ制御装置10は、例えば、バッテリ図示せずを直流電源とし、このバッテリの直流電圧を交流電圧に変換して3相交流モータ3相ブラシレスモータや3相誘導モータ10を駆動する制御装置である。図2において、3相交流モータ単にモータとも呼ぶ10は、例えば、エンジン内燃機関のスタータモータとなるモータである。この3相交流モータ10が、例えば、3相ブラシレスモータである場合は、このモータ10は、U、V、Wの各相コイル鉄心に巻かれているコイルを有するステータと、永久磁石からなるロータとで構成され、ステータには3相U、V、Wのコイルが周方向に順番に巻装される。また、このモータ制御装置11内には、Nch型のMOSFETMetalOxideSemiconductorFieldEffectTransistorであるFETQ1~Q6で構成される3相ブリッジ回路12が設けられている。この3相ブリッジ回路12は、FETQ1~Q6がプリント配線基板上に実装されて構成されており、この3相ブリッジ回路12において、上アーム側のFETQ1、Q2、Q3のそれぞれのドレイン端子は、このFETQ1、Q2、Q3に流れる電流の電流経路となるそれぞれの配線パターンを介して、プリント配線基板上に設けられた正側電極端子Aに共通に接続されている。そして、この正側電極端子Aは、図示しない直流電源例えば、バッテリの正電極に接続されている。また、下アーム側のFETQ4,Q5,Q6のそれぞれのソース端子は、このFETQ4,Q5,Q6に流れる電流の電流経路となるそれぞれの配線パターン配線パターン抵抗Rp1,Rp2,Rp3で示す経路を介して、プリント配線基板上に設けられた負電極端子B-に共通に接続されている。そして、このプリント配線基板上の負電極端子B-は、図示しない直流電源例えば、バッテリの負電極に接続されており、また、この負電極端子B-は、後述する電流検出回路14や、過電流検出回路15や、制御部20などを構成する回路の基準電位グランドとなる回路グランドGに接続されている。そして、3相ブリッジ回路12において、FETQ4のソース端子と負電極端子B-との間に挿入された抵抗Rp1は、FETQ4のソース端子と負電極端子B-とを結ぶプリント配線基板上の配線パターンが有する抵抗成分配線パターン抵抗Rp1を示している。また、FETQ5のソースと負電極端子B-との間に挿入された抵抗Rp2は、FETQ5のソースと負電極端子B-とを結ぶプリント配線基板上の配線パターンが有する抵抗成分配線パターン抵抗Rp2を示している。また、FETQ6のソースと負電極端子B-との間に挿入された抵抗Rp3は、FETQ6のソースと負電極端子B-とを結ぶプリント配線基板上の配線パターンが有する抵抗成分配線パターン抵抗Rp3を示している。なお、この配線パターン抵抗Rp1,Rp2,Rp3の抵抗値は、プリント配線基板上に実装されるFETQ1~Q6の配置状況に応じて変化する。すなわち、配線パターン抵抗Rp1,Rp2,Rp3の抵抗値は、配線パターンの長さ配線長、幅、および厚みにより変化する。図2に示す例では、例えば、Rp1<Rp2<Rp3とする。すなわち、FETQ4のソース端子と負電極端子B-とを結ぶ配線パターンが最も短く、FETQ5のソース端子と負電極端子B-とを結ぶ配線パターンが次に長く、FETQ6のソース端子と負電極端子B-とを結ぶ配線パターンが最も長いものとする。そして、上アーム側のFETQ1のソース端子と、下アーム側のFETQ4のドレイン端子とが接続され、このFETQ1とQ4の接続点が、出力配線Luを介して3相交流モータ10のU相コイル端子に接続されている。また、上アーム側のFETQ2のソース端子と、下アーム側のFETQ5のドレイン端子とが接続され、このFETQ2とQ5の接続点が、出力配線Lvを介して3相交流モータ10のV相コイル端子に接続されている。また、上アーム側のFETQ3のソース端子と、下アーム側のFETQ6のドレイン端子とが接続され、このFETQ3とQ6の接続点が、出力配線Lwを介して3相交流モータ10のW相コイル端子に接続されている。なお、FETQ1~Q6のそれぞれには、フライホイールダイオードDxが、図に示すようにカソードが電極方向に、アノードが-電極方向となるように並列に接続されている。また、モータ制御装置11は、上アーム側のスイッチング素子FETQ1、Q2、Q3および下アーム側のスイッチング素子FETQ4、Q5、Q6をオン/オフ駆動するゲート信号を生成するゲート駆動回路ドライバー回路13を有している。上記のFETQ1~Q6は、ゲート駆動回路13から出力されるゲート駆動信号により駆動され、このゲート駆動信号は、制御部CPU等で構成される制御部20から出力されるFET駆動信号を基にして生成される。制御部20は、FET駆動信号生成部21と、通電制御部22と、同期信号生成部23と、過電流保護部過電流保護回路24と、を有して構成される。通電制御部22は、3相交流モータ10を駆動するための通電信号を生成するための処理部である。この通電制御部22では、例えば、3相交流モータ10が低速で回転する場合において、180度の全通電期間中、120度の期間だけコイルに通電するようにして3相交流モータ10を駆動制御する。また、例えば、3相交流モータ10の高速回転時において、180°通電により、3相交流モータ10を駆動制御する。FET駆動信号生成部21は、通電制御部22により生成された通電信号に基づき、FETの駆動信号を生成し、このFETの駆動信号をゲート駆動回路13に出力する。このゲート駆動回路13は、FETのゲート駆動信号を生成するためのドライバー回路であり、このゲート駆動回路13から出力されるゲート駆動信号により、上記のFETQ1~Q6をオン/オフ駆動する。また、同期信号生成部23は、後述するスイッチSW1,SW2,SW3をオン/オフ駆動する同期信号を生成する。また、過電流保護部24は、後述するコンパレータCP1、CP2、CP3、およびコンパレータCP4から過電流検出信号が入力されると、FET駆動信号生成部21を介してゲート駆動回路13を制御し、このゲート駆動回路13からFETQ1~Q6を一括オフするゲート駆動信号を出力させる。電流検出回路14についての説明上記構成において、本実施形態のモータ制御装置11では、FETQ4,Q5,Q6のドレインソース間電圧より正確にはドレイン回路グランド間電圧を検出することにより、FETQ4,Q5,Q6に流れる電流を検出する。このため、モータ制御装置11は、電流検出回路14を備えている。また、電流検出回路14により検出された電流信号を、所定の電流設定基準電圧と比較する過電流検出回路15を備えている。上記電流検出回路14においては、FETQ6のドレイン端子と回路グランドGとの間に、検出部抵抗R1とオフセット抵抗Ro1とでなる抵抗直列回路抵抗分圧回路を挿入する。すなわち、FETQ6のドレインに抵抗R1の一端を接続し、この抵抗R1の他端を抵抗Ro1の一端に接続し、抵抗Ro1の他端を回路グランドGに接続する。また、抵抗R1と抵抗Ro1の接続点ノードN1とグランドGとの間にスイッチSW1を接続する。また、FETQ5のドレイン端子とグランドGとの間に、検出部抵抗R2とオフセット抵抗Ro2とでなる抵抗直列回路抵抗分圧回路を挿入する。すなわち、FETQ5のドレイン端子に抵抗R2の一端を接続し、この抵抗R2の他端を抵抗Ro2の一端に接続し、抵抗Ro2の他端をグランドGに接続する。また、抵抗R2と抵抗Ro2の接続点ノードN2とグランドGとの間にスイッチSW2を接続する。同様にして、FETQ4のドレイン端子と回路グランドGとの間に、検出部抵抗R3とオフセット抵抗Ro3とでなる抵抗直列回路抵抗分圧回路を挿入する。すなわち、FETQ4のドレイン端子に抵抗R3の一端を接続し、この抵抗R3の他端を抵抗Ro3の一端に接続し、抵抗Ro3の他端を回路グランドGに接続する。また、抵抗R3と抵抗Ro3の接続点ノードN3と回路グランドGとの間にスイッチSW3を接続する。上記構成において、スイッチSW1は、FETQ6がオフの場合はオンになり、FETQ6がオンになるタイミングでオフになる。すなわち、FETQ6がオンになり、モータ10のW相電流IwがFETQ6に流れる状態において、スイッチSW1をオフにする。これにより、FETQ6がオンになるタイミングで、FETQ6のドレインに発生する電圧W相電流に比例する電圧を抵抗R1とRo1とにより分圧し、ノードN1の電圧としてコンパレータCP1の一方の端子に入力することができる。また、スイッチSW2は、FETQ5がオフの場合はオンになり、FETQ5がオンになるタイミングでオフになる。すなわち、FETQ5がオンになり、モータ10のV相電流IvがFETQ5に流れる状態において、スイッチSW2をオフにする。これにより、FETQ5がオンになるタイミングで、FETQ5のドレインに発生する電圧V相電流Ivに比例する電圧を抵抗R2とRo2とにより分圧し、ノードN2の電圧としてコンパレータCP2の一方の端子に入力することができる。同様にして、スイッチSW3は、FETQ4がオフの場合はオンになり、FETQ4がオンになるタイミングでオフになる。すなわち、FETQ4がオンになり、モータ10のU相電流IuがFETQ4に流れる状態において、スイッチSW3をオフにする。これにより、FETQ4がオンになるタイミングで、FETQ4のドレインに発生する電圧U相電流Iuに比例する電圧を抵抗R3とRo3とにより分圧し、ノードN3の電圧としてコンパレータCP3の一方の端子に入力することができる。配線パターン抵抗により発生するオフセットについての説明ところで、FETQ4,Q5,Q6は、同じ仕様定格電流、耐圧、構造等が同じ仕様のFET素子であり、そのオン抵抗Ronは同じ値例えば、4mΩとみなすことができる。そして、そのドレインソース間電圧VDSは、図6に示すように、流れるドレイン電流IDに比例する。このため、FETQ4,Q5,Q6に流れる電流を検出するには、それぞれのドレインソース間電圧VDSを検出すればよいことになる。しかしながら、前述したように、FETQ4,Q5,Q6のそれぞれのソース端子と負電極端子B-との間には、配線パターン抵抗Rp1,Rp2,Rp3が介在する。従って、FETQ4,Q5,Q6に流れる電流を測定するために、それぞれのFETQ4,Q5,Q6のドレイン端子と回路グランドGとの間の電圧VDGを測定する場合は、配線パターン抵抗Rp1,Rp2,Rp3に起因するオフセット分が含まれることになる。例えば、FETQ6がオンの状態においてモータ電流Iwが流れると、FETQ6のドレイン端子と回路グランドGとの間に発生する電圧VDG6は、以下の式になる。VDG6=Iw×RonIw×Rp3また、FETQ5がオンの状態においてモータ電流Ivが流れると、FETQ5のドレイン端子と回路グランドGとの間に発生する電圧VDG5は、以下の式になる。VDG5=Iv×RonIv×Rp2また、FETQ4がオンの状態においてモータ電流Iuが流れると、FETQ4のドレイン端子と回路グランドGとの間に発生する電圧VDG4は、以下の式になる。VDG4=Iu×RonIu×Rp1このように、FETQ4,Q5,Q6のドレイン回路グランド間電圧は、ドレインソース間電圧VDSに、配線パターン抵抗Rp1,Rp2,Rp3による電圧降下がオフセット分として加わることになる。このため、FETQ4,Q5,Q6のドレインソース間電圧を求めるには、上記オフセット分をキャンセルする必要がある。そこで、本実施形態の電流検出回路14では、第1の実施形態で説明したように、配線パターンの抵抗Rp1,Rp2,Rp3による電圧降下分を、抵抗分圧回路を構成するオフセット抵抗Ro1,Ro2,Ro3により分圧してオフセットする。このために、FETQ4,Q5,Q6のオン抵抗Ronと、配線パターン抵抗Rp1,Rp2,Rp3と、オフセット抵抗Ro1,Ro2,Ro3と、検出部抵抗R1,R2,R3との関係を以下のように定める。すなわち、FETQ6については、FETQ6のオン抵抗Ronと、配線パターン抵抗Rp3と、FETQ6に対応する検出部抵抗R1と、オフセット抵抗Ro1とにおいて、FETQ6のオン抵抗Ron:配線パターン抵抗Rp3=オフセット抵抗Ro1:検出部抵抗R1となるように設定する。また、FETQ5については、FETQ5のオン抵抗Ronと、配線パターン抵抗Rp2と、FETQ5に対応する検出部抵抗R2と、オフセット抵抗Ro2とにおいて、FETQ5のオン抵抗Ron:配線パターン抵抗Rp2=オフセット抵抗Ro2:検出部抵抗R2となるように設定する。また、FETQ4については、FETQ4のオン抵抗Ronと、配線パターン抵抗Rp1と、FETQ4に対応する検出部抵抗R3と、オフセット抵抗Ro3とにおいて、FETQ4のオン抵抗Ron:配線パターン抵抗Rp1=オフセット抵抗Ro3:検出部抵抗R3となるように設定する。ただし、上記設定において、オン抵抗Ron,パターン抵抗Rp1,Rp2,Rp3≪オフセット抵抗Ro1,Ro2,R03,検出部抵抗R1,R2,R3となるように設定する。すなわち、オフセット抵抗Ro1,Ro2,R03および検出部抵抗R1,R2,R3の抵抗値が、オン抵抗Ronおよびパターン抵抗Rp1,Rp2,Rp3の抵抗値よりも十分大きな値となるように設定する。次に、具体的な例について説明する。図3は、配線パターン抵抗Rp3により発生する電圧降下オフセットをキャンセルする具体例について説明するための図である。この図3に示すように、モータ電流W相電流Iwを100Aとし、FETQ4,Q5,Q6のオン抵抗Ronを4mΩRon=4mΩとし、FETQ6の配線パターン抵抗Rp3を1mΩRp3=1mΩとし、検出部抵抗R1を10kΩR1=10kΩとする。そして、オフセット抵抗Ro1なしとした場合Ro1=∞は、検出電圧ノードN1の電圧は、0.50V=100A×5mΩとなり、本来のドレインソース間電圧VDS0.40V=100A×4mΩに対して、検出誤差は25となる。一方、オフセット抵抗Ro1を40kΩRo1=40kΩとした場合は、検出電圧ノードN1の電圧は、0.50V×40kΩ/50kΩ=0.40Vとなり、本来のドレインソース間電圧VDS0.400V=100A×4mΩに対して、検出誤差はほぼ0となる。このように、ドレイン電流IDが流れ電圧降下を発生させる側の上下の抵抗の抵抗値の比例えば、Ron/Rp3に対して、抵抗分圧回路側の上下の抵抗の抵抗値の比例えば、R1/Ro1が逆比になるように設定するRon/Rp3=Ro1/R1。すなわち、オフセット抵抗Ro1と検出部抵抗R1との抵抗値の比Ro1/R1を、FETQ6のオン抵抗Ronと配線パターン抵抗Rp3との抵抗値の比Ron/Rp3に一致するように設定する。これにより、例えば、配線パターン抵抗Rp3により発生する電圧降下分オフセットをキャンセルして、FETQ6のドレインソース間電圧VDSを検出することができる。過電流検出回路15の構成と過電流検出動作についての説明次に、過電流検出回路15の構成と動作について説明する。前述したように、電流検出回路14のノードN1は、コンパレータCP1の一方の入力端子-に接続され、また、コンパレータCP1の他方の入力端子には、基準となる電流設定基準電圧VR1が入力される。このため、FETQ6の電流信号ノードN1の電圧が,電流設定基準電圧VR1より低い場合過電流状態でない場合は、コンパレータCP1の出力は、例えば、H状態となり、FETQ6の電流信号ノードN1の電圧が,電流設定基準電圧VR1よりも高くなる場合過電流状態の場合は、例えば、L状態になる。また、電流検出回路14のノードN2は、コンパレータCP2の一方の入力端子-に接続され、コンパレータCP2の他方の入力端子には、基準となる電流設定基準電圧VR2が入力される。このため、FETQ5の電流信号ノードN2の電圧が、電流設定基準電圧VR2より低い場合過電流状態でない場合は、コンパレータCP2の出力は、例えば、H状態となり、FETQ6の電流信号ノードN2の電圧が、電流設定基準電圧VR2よりも高くなる場合過電流状態の場合は、例えば、L状態になる。同様にして、ノードN3は、コンパレータCP3の一方の入力端子-に接続され、コンパレータCP3の他方の入力端子には、基準となる電流設定基準電圧VR3が入力される。このため、FETQ4の電流信号ノードN3の電圧が、電流設定基準電圧VR3より低い場合過電流状態でない場合は、コンパレータCP3の出力は、例えば、H状態となり、FETQ4の電流信号ノードN3の電圧が、電流設定基準電圧VR3よりも高くなる場合過電流状態の場合は、例えば、L状態になる。また、電流検出回路14のノードN1は、アンプ増幅器AM11の一方の入力端子に接続され、アンプAM11の他方の入力端子-には、アンプAM11の出力端子が接続される。これにより、アンプAM11はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードN1から入力される電圧信号をバッファしてそのまま出力端子に出力する。また、電流検出回路14のノードN2は、アンプ増幅器AM12の一方の入力端子に接続され、アンプAM12の他方の入力端子-には、アンプAM12の出力端子が接続される。これにより、アンプAM12はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードN2から入力される電圧信号をバッファしてそのまま出力端子に出力する。同様にして、電流検出回路14のノードN3は、アンプ増幅器AM13の一方の入力端子に接続され、アンプAM13の他方の入力端子-には、アンプAM13の出力端子が接続される。これにより、アンプAM13はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードN3から入力される電圧信号をバッファしてそのまま出力端子に出力する。そして、アンプAM11の出力端子は抵抗R11を介してノードN4に接続され、アンプAM12の出力端子は抵抗R12を介してノードN4に接続され、アンプAM13の出力端子は抵抗R13を介してノードN4に接続される。これにより、アンプAM11と、アンプAM12と、アンプAM13の出力信号は、ノードN4においてワイヤードオアされる。このため、アンプAM11の出力信号と、アンプAM12の出力信号と、アンプAM13の出力信号のうちで最も信号レベルの高い信号最も電圧レベルの高い信号が選択されてノードN4に現れる。このノードN4は、コンパレータCP4の一方の入力端子-に接続され、コンパレータCP4の他方の入力端子には、基準となる電流設定基準電圧VR4が入力されている。このため、ノードN4の電圧が、電流設定基準電圧VR4より低い場合過電流状態でない場合は、コンパレータCP4の出力が、例えば、H状態となる。また、ノードN4の電圧が、電流設定基準電圧VR4よりも高くなる場合過電流状態の場合は、コンパレータCP4の出力が、例えば、L状態になる。従って、このアンプAM11,AM12,AM13とコンパレータCP4で構成される回路の系統では、ノードN1、ノードN2、ノードN3のいずれかの電圧が電流設定基準電圧VR4よりも高くなるとFETQ4,Q5,Q6のいずれかが過電流状態になると、コンパレータCP4の出力が、例えば、L状態となる。このように、コンパレータCP1,CP2,CP3は、コンパレータCP1がFETQ6の過電流状態を検出し、コンパレータCP2がFETQ5の過電流状態を検出し、コンパレータCP3がFETQ4の過電流状態を検出するなど、個々のFETQ4,Q5,Q6の過電流状態を検出する。これに対して、アンプAM11,AM12,AM13とコンパレータCP4で構成される回路の系統では、FETQ4,Q5,Q6の過電流状態を一括して検出するものである。すなわち、アンプAMAM11,AM12,AM13とコンパレータCP4で構成される回路の系統は、コンパレータCP1,CP2,CP3を用いた過電流検出系統に対して、これを補完する予備の過電流検出系統として機能するものである。そして、コンパレータCP1,CP2,CP3、およびCP4の出力端子は信号線OCLに共通に接続されてワーヤードORオア回路を構成している。このため、コンパレータCP1,CP2,CP3、およびCP4のいずれかの出力が、例えば、L状態になると、信号線OCLがL状態となり、このL状態の信号が過電流検出信号として制御部20に出力される。制御部20内の過電流保護部過電流保護回路24は、コンパレータCP1、CP2、CP3、およびコンパレータCP4から過電流検出信号L状態の信号が入力されると、FET駆動信号生成部21を介してゲート駆動回路13を制御し、このゲート駆動回路13からFETQ1~Q6を一括オフするゲート駆動信号を出力させる。これにより、下アーム側のFETQ4,Q5,Q6のいずれかに過電流が流れる場合に、FETQ1~Q6を一括オフし、FETQ1~Q6を保護することができる。また、図4は、FETに流れる電流ドレインソース間電圧VDSの検出タイミングを示す図である。この図4では、横方向に時間tの経過を示し、縦方向に、FETQnのドレインソース間電圧VDSと、スイッチSWnのオン/オフ状態と、コンパレータCPnの入力電圧と、を並べて示したものである。なお、この図4において、時刻t1は、FETQnがターンオンを開始する時刻を示し、時刻t1~時刻t2までの期間ΔT1は、FETQnのタンーオン時間に応じて設けられる不感帯電流検出を行わない期間であり、時刻t3は、FETQnがターンオフを開始する時刻を示し、時刻t4はFETQnがターンオフを完了した時刻を示している。また、時刻t3から時刻t4までの期間ΔT2も、前述のΔT1と同様に、電流検出を行わない不感帯の期間である。図4に示すように、時刻t1以前のFETQn例えば、FETQ6がオフOFFの状態においては、スイッチSWn例えば、スイッチSW1をオンON状態にする。これにより、時刻t1以前には、コンパレータCpn例えば、コンパレータCp1に、FETQnの電流検出信号例えば、ノードN1の電圧が入力されないようにする。すなわち、コンパレータCpnの入力電圧を閾値過電流設定基準電圧以下にすることにより、コンパレータCpnにおいて過電流検出を行わないようにする。そして、時刻t1において、下アーム側のFETQn例えば、W相のFETQ6がターンオンを開始する。この時刻t1においてFETQnがターンオンを開始した後の時刻t2までの間は、スイッチSWn例えば、スイッチSW1のオン状態をそのまま保持し、時刻t2において、スイッチSWnをオフにする。このようにスイッチSWnをオフにする際には、時刻t1よりΔT1だけ遅らせたタイミングの時刻t2で、スイッチSWnをオフにする。このように不感帯の期間ΔT1を設けることにより、FETQnがオンした後、FETQnに流れる電流が0から定常電流値まで立ち上がる過渡的な状態おいて発生する電流例えば、過渡状態で発生する尖塔的なピーク電流等を過電流として誤検出することを回避する。そして、時刻t2において、このスイッチSWnがオフになることにより、FETQnの電流検出信号例えば、ノードN1の電圧が、コンパレータCpn例えば、コンパレータCP1に入力され、FETQnに流れる電流の検出過電流検出が可能になる。これにより、FETQnに流れる電流が安定した時点で、コンパレータCpnは、FETQnに流れる電流過電流を検出することができる。そして、時刻t2において電流検出を開始した後、FETQnがターンオフを開始するタイミングまたは、このターンオフを開始する直前のタイミングである時刻t3ターンオフ時刻t4よりも期間ΔT2だけ前の時刻t3において、スイッチSWnをオンにする。このスイッチSWnがオンになることにより、時刻t3以降、コンパレータCpnに、FETQnの電流検出信号が入力されないようにする。すなわち、コンパレータCpnの入力電圧を閾値過電流設定基準電圧以下にし、コンパレータCpnにおいて過電流検出を行わないようにする。このように期間ΔT2を設けることにより、FETQnがターンオフを開始した後、FETQnに流れる電流が定常電流から0に立ちさがるまでの過渡的な状態において流れる電流例えば、過渡状態で発生する尖塔的なピーク電流等を過電流として誤検出することを回避する。この図4のタイミングチャートに示すように、FETQnのオン期間中時刻t1~t4において、不感帯ΔT1およびΔT2を設けて電流を検出することにより、FETQnに流れる電流が安定した時点で、このFETQnに流れる電流過電流を検出することができる。以上、本発明の実施形態について説明したが、ここで、本発明と上記実施形態における対応関係について補足して説明する。すなわち、上記実施形態において、本発明における電流検出回路は、図1に示す電流検出回路1、および図2に示す電流検出回路14が対応し、本発明におけるモータ制御装置は、図2に示すモータ制御装置11が対応する。また、本発明における制御回路は、図2に示す制御部20、電流検出回路14、過電流検出回路15等が対応する。また、本発明における3相ブリッジ回路は、3相ブリッジ回路12が対応し、本発明におけるスイッチ素子は、図1に示すFETQoおよび図2に示すFETQ1~Q6が対応する。また、本発明におけるスイッチ素子のオン抵抗は、オン抵抗Ronが対応し、本発明における配線パターン抵抗は、図1に示す配線パターン抵抗Rpおよび図2に示す配線パターン抵抗Rp1,Rp2,Rp3が対応し、本発明における第1の抵抗は、図1に示す検出部抵抗Rdおよび図2に示す検出部抵抗R1,R2,R3が対応する。また、本発明における第2の抵抗は、図1に示すオフセット抵抗Roおよび図2に示すオフセット抵抗Ro1,Ro2,Ro3が対応する。また、本発明における過電流検出回路は、過電流検出回路15が対応し、本発明における過電流保護部は、制御部20内の過電流保護部24が対応する。また、本発明におけるスイッチは、スイッチSW1,SW2,SW3が対応する。また、本発明におけるスイッチ素子の一方の入出力端子は、図1に示すFETQoのソース端子、または図2に示すFETQ4,Q5,Q6のソース端子が対応する。また、本発明におけるスイッチ素子の他方の入出力端子は、図1に示すFETQoのドレイン端子、または図2に示すFETQ4,Q5,Q6のドレイン端子が対応する。1そして、上記実施形態において、電流検出回路1は、図1に示すように、プリント配線基板上に実装されるFETQoのソース端子Sが、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子B-に接続され、該負電極端子B-はFETQoに電流を供給する直流電源の負極側に接続されるとともに、FETQoを制御する制御回路の回路グランドGに接続される回路において、FETQoの導通時における電圧降下を基に、該FETQoに流れる電流を検出する電流検出回路は、FETQoのドレイン端子Dと回路グランドGとの間に接続される第1の抵抗Rdと第2の抵抗Roとからなる抵抗直列回路を備え、上記抵抗直列回路においては、第1の抵抗Rdの一端がFETQoのドレイン端子Dに接続され、他端が第2の抵抗Roの一端に接続され、第2の抵抗Roの他端が回路グランドGに接続され、第2の抵抗Roと第1の抵抗Rdとの抵抗値の比第2の抵抗/第1の抵抗が、FETの導通時のオン抵抗Ronと配線パターン抵抗Rpとの抵抗値の比オン抵抗/配線パターン抵抗に一致するように設定され、第1の抵抗Rdと第2の抵抗Roとの接続点ノードN1の電圧であって回路グランドGに対する電圧VRoをFETQoに流れる電流の検出信号として出力する。このような構成1の電流検出回路では、図1に示すように、FETQoのドレイン端子Dと回路グランドGとの間に接続される第1の抵抗Rdと第2の抵抗Roとで構成される抵抗直列回路を備える。そして、第2の抵抗Roと第1の抵抗Rdの抵抗値の比Ro/Rdが、FETQoのオン抵抗Ronと配線パターン抵抗Rpの抵抗値の比Ron/Rpに一致するように設定される。そして、この第1の抵抗Rdと第2の抵抗Roとの接続点ノードN1と回路グランドGとの間の電圧VRoを、FETQoに流れる電流の検出信号として出力する。これにより、プリント配線基板上に搭載されるFETQoに流れる電流を、FETQoのオン時のドレイン端子Dと回路グランドGとの間の電圧降下VDGを基に検出する際に、FETQoの電流経路を形成する配線パターンの配線パターン抵抗Rpにより発生するオフセット分を容易にキャンセルして、FETQoのドレインソース間電圧VDSを検出することができる。このため、配線パターン抵抗Rpの影響をキャンセルして、FETQoに流れる電流を検出することができる。2また、上記実施形態において、電流検出回路1は、FETQoのオン抵抗Ronと配線パターン抵抗Rpの抵抗値に比べて、第1の抵抗Rdと第2の抵抗Roの抵抗値が、FETQoに流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される。これにより、フセット抵抗Roと検出部抵抗Rdとを通して流れる電流を少なくすることができ、FETQoに流れる電流の検出誤差を少なくすることができる。3また、上記実施形態において、モータ制御装置11は、図2に示すように、プリント配線基板上に実装されるFETの3相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から3相交流電圧を生成して3相交流モータの回転を制御するモータ制御装置11であって、直流電源から各FETQ1~Q6に流れる電流の電流経路がプリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各FETQ4,Q5,Q6と直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、下アーム側の対応するFETQ4,Q5,Q6のソース端子Sに接続され、他端が、プリント配線基板上に設けられた負電極端子B-に接続され、該負電極端子B-は直流電源の負極側に接続されるとともに制御回路の回路グランドGに接続されて構成されるモータ制御装置において、下アーム側のFETQ4,Q5,Q6の導通時における電圧降下を基に、該FETに流れる電流を検出する電流検出回路14は、下アーム側の各FETQ4,Q5,Q6に対応して、FETQ4,Q5,Q6のドレイン端子Dと回路グランドGとの間に接続される第1の抵抗R1,R2,R3と第2の抵抗Ro1,Ro2,Ro3とからなるそれぞれの抵抗直列回路を備え、上記それぞれの抵抗直列回路においては、第1の抵抗R1,R2,R3の一端が対応するFETのドレイン端子に接続され、他端が第2の抵抗Ro1,Ro2,Ro3の一端に接続され、第2の抵抗Ro1,Ro2,Ro3の他端が回路グランドGに接続され、第2の抵抗Ro1,Ro2,Ro3と第1の抵抗R1,R2,R3との抵抗値の比第2の抵抗/第1の抵抗が、対応するFETの導通時のオン抵抗Ronと配線パターン抵抗Rp1,Rp2,Rp3との抵抗値の比オン抵抗/配線パターン抵抗に一致するように設定され、第1の抵抗R1,R2,R3と第2の抵抗Ro1,Ro2,Ro3との接続点の電圧であって回路グランドGに対する電圧を各FETQ4,Q5,Q6に流れる電流の検出信号として出力する。このような構成のモータ制御装置11では、図2に示すように、下アーム側のFETQ4,Q5,Q6の導通時における電圧降下を基に、該下アーム側のFETQ4,Q5,Q6に流れる電流を検出する電流検出回路14を備える。そして、電流検出回路14は、下アーム側の各FETQ4,Q5,Q6に対応して、それぞれが第1の抵抗R1,R2,R3と第2の抵抗Ro1,Ro2,Ro3とからなる抵抗直列回路抵抗分圧回路を備える。この抵抗直列回路抵抗分圧回路においては、第1の抵抗R1,R2,R3の一端が対応するFETQ4,Q5,Q6のドレイン端子Dに接続され、他端が第2の抵抗Ro1,Ro2,Ro3の一端に接続され、第2の抵抗Ro1,Ro2,Ro3の他端が回路グランドGに接続される。そして、第2の抵抗Ro1,Ro2,Ro3と第1の抵抗R1,R2,R3との抵抗値の比例えば、第2の抵抗Ro1/第1の抵抗R1が、対応するFETQ4,Q5,Q6の導通時のオン抵抗Ronと配線パターン抵抗Rp1,Rp2,Rp3との抵抗値の比例えば、オン抵抗Ron/配線パターン抵抗Rp3に一致するように設定され、第1の抵抗R1,R2,R3と第2の抵抗Ro1,Ro2,Ro3との接続点ノードN1,N2,N3の電圧であって回路グランドGに対する電圧をFETQ4,Q5,Q6に流れる電流の検出信号として出力する。これにより、モータ制御装置11では、プリント配線基板上に搭載されるFETQ4,Q5,Q6に流れる電流を、FETQ4,Q5,Q6のオン時のドレイン端子Dと回路グランドGとの間の電圧降下VDGを基に検出する際に、FETQ4,Q5,Q6の電流経路を形成する配線パターンの配線パターン抵抗Rp1,Rp2,Rp3により発生するオフセット分を容易にキャンセルして、FETQ4,Q5,Q6のドレインソース間電圧VDSを検出することができる。このため、配線パターン抵抗Rp1,Rp2,Rp3の影響をキャンセルして、FETQ4,Q5,Q6に流れる電流を検出することができる。4また、上記実施形態において、モータ制御装置11は、FETQ4,Q5,Q6のオン抵抗Ronおよび前記配線パターン抵抗Rp1,Rp2,Rp3の抵抗値に比べて、第1の抵抗R1,R2,R3および第2の抵抗Ro1,Ro2,Ro3の抵抗値が、FETQ4,Q5,Q6に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される。これにより、オフセット抵抗Ro1,Ro2,Ro3と検出部抵抗R1,R2,R3を通して流れる電流を少なくし、FETQ4,Q5,Q6に流れる電流の検出誤差を少なくすることができる。5また、上記実施形態において、モータ制御装置11は、下アーム側の各FETQ4,Q5,Q6に対応する抵抗直列回路内の第2の抵抗Ro1,Ro2,Ro3のそれぞれに並列に接続されるスイッチスイッチSW1,SW2,SW3であって、下アーム側の対応するFETQ4,Q5,Q6の導通タイミングに合わせてオフし、対応するFETQ4,Q5,Q6の電流検出信号を当該FETの導通時にのみ出力するスイッチスイッチSW1,SW2,SW3を備える。これにより、FETQ4,Q5,Q6の電流検出信号を当該FETの導通時にのみ出力することができる。このため、FETがオフしている場合には、電流検出信号の出力を停止するので、他の相の電流検出信号にノイズ等の影響を与えることがなくなる。また、図4に示す特許文献1に記載のモータ制御装置では、アナログスイッチAS1,AS2,AS3が、信号の検出経路FETのドレイン端子とアンプAMの入力端子を繋ぐ信号線の経路に挿入されているため、このアナログスイッチAS1,AS2,AS3の内部インピーダンスにより電流検出信号が影響を受ける可能性があるが、図2に示す本実施形態のモータ制御装置11では、スイッチSW1,SW2,SW3が信号の検出経路FETのドレイン端子とコンパレータの入力端子を繋ぐ信号線の経路に挿入されないため、信号の検出の際に、スイッチSW1,SW2,SW3の内部インピーダンスによる影響を受けることがない。6また、上記実施形態において、モータ制御装置11は、下アーム側のFETQ4,Q5,Q6のオン時の電流検出信号が所定の過電流設定基準電圧VR1,VR2,VR3,VR4を超えたときに過電流検出信号を出力する過電流検出回路15と、過電流検出回路15から過電流検出信号が出力された場合に、3相ブリッジ回路12の各FETQ1~Q6のすべてをオフする過電流保護部24と、を備える。これにより、下アーム側のFETQ4,Q5,Q6のいずれかにおいて過電流状態が検出された場合に、3相ブリッジ回路12の各FETQ4,Q5,Q6のすべてを直ちに一括オフすることができる。このため、過電流によりFETQ4,Q5,Q6が損傷することを回避することができる。以上、本発明の実施の形態について説明したが、本発明の電流検出回路。およびモータ制御装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。また、本発明のスイッチ素子は、上述の図示例ではFETで示してあるが、スイッチ素子であればこれに限定されない。また、本発明のスイッチは、スイッチ素子であっても、アナログスイッチであっても良く、これに限定されない。"