基板と、前記基板上に設けられた第1の配線と、前記第1の配線上に設けられ、前記第1の配線と略同形状の絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層上に設けられた酸化物絶縁層と、前記酸化物絶縁層に設けられた開口部を通して、前記半導体層に接続する第2の配線とを有する電界効果トランジスタ。前記半導体層が酸化物半導体よりなることを特徴とする請求項1記載の電界効果トランジスタ。前記半導体層が、インジウムとガリウムを含むことを特徴とする請求項1または請求項2記載の電界効果トランジスタ。前記酸化物絶縁層の厚さが、前記絶縁膜の厚さと前記半導体層の厚さの和の5倍以上である請求項1乃至3記載の電界効果トランジスタ。前記酸化物絶縁層の厚さが、100nm以上である請求項1乃至3記載の電界効果トランジスタ。前記半導体層の外周は、前記絶縁膜の外周の内側にあることを特徴とする請求項1乃至5記載の電界効果トランジスタ。前記開口部は、前記半導体層と重なるように設けられることを特徴とする請求項1乃至6記載の電界効果トランジスタ。基板上に第1の導電層を形成する工程と、前記第1の導電層上に絶縁膜を形成する工程と、前記絶縁膜を所定の形状に加工する工程と、前記絶縁膜の形状と略同形状となるように前記第1の導電層を加工する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上に酸化物絶縁層を形成する工程と前記酸化物絶縁層に、前記半導体層に達する開口部を設ける工程と、前記酸化物絶縁層を覆って第2の導電層を形成する工程と、を有することを特徴とする電界効果トランジスタの作製方法。請求項8において、前記酸化物絶縁層を200°C以上で加熱する工程を有することを特徴とする電界効果トランジスタの作製方法。本発明は、特性の安定したFETの作製方法を提供することを課題とする。そして、そのような目的に適した構造を有する新規のFETを提供することを課題とする。図4に示される方法では、いくつかの過程において、水素を含有する物質水や水酸化合物、水素化合物等が取り残される可能性があった。そして、図4に示される方法では、本発明者はそのようにして取り残された水素がその後の工程において除去されない、あるいは、除去できないことが問題であろうと推測した。例えば、絶縁膜203をプラズマCVD法により形成した場合には、多量の水素が膜中に残存する。これらの水素を十分に低い濃度にまで低下させるには、相当の高温で処理する必要があったが、基板201や配線202a、202bの耐熱性が十分でない場合には適用できない方法である。一方で水素濃度を十分に低下させることのできるスパッタリング法で絶縁膜203を形成した場合には、上記のようなステップカバレージの問題から耐圧が十分でないという別の問題がある。本発明の一態様では、絶縁膜203に相当する絶縁膜をプラズマCVD法で成膜しても十分に水素濃度を低減できるFETの作製方法あるいはFETの構造を提供する。また、本発明の一態様では、絶縁膜203に相当する絶縁膜をスパッタリング法で成膜しても耐圧が十分であるFETの作製方法あるいはFETの構造を提供する。また、本発明の一態様では、FETを有する新規の半導体装置を提供することを課題とする。また、本発明の一態様では、FETを有する新規の半導体装置の駆動方法を提供することを課題とする。さらに、本発明の一態様では、FETを有する新規の半導体装置の作製方法を提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。また、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。なお、定義されていない文言専門用語又は学術用語などの科学技術文言を含むは、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。まず、本明細書で配線とは必ずしも線状のものを意味しない。膜状のものや棒状のものも配線と称することがある。例えば、コンタクトプラグのような形状のものも配線の範疇に含めることがある。また、コンタクトプラグとそれに接する導電性薄膜を合わせて配線と称することもある。また、上に、上方に、下に、下方に、横に、右に、左に、斜めに、奥に、手前に、内に、外に、又は中になどの空間的配置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Xの上にY、と明示される場合は、YがXの上にあることに限定されない。図に示される物体は反転、又は180°回転することが可能なので、YがXの下にあることを含むことが可能である。このように、上にという語句は、上にの方向に加え、下にの方向を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転することが可能なので、上にという語句は、上に、及び下にの方向に加え、横に、右に、左に、斜めに、奥に、手前に、内に、外に、又は中になどの他の方向を含むことが可能である。つまり、状況に応じて適切に解釈することが可能である。また、上に下にという表現は、間に何らかの空間や物体の存在を否定するものではない。例えば、Aの上にBを設けるという記載においては、AとBの間に、他の物体Cが存在することも含まれる。また、概ね等しいとは、製造誤差程度の相違、または、実質的に影響を及ぼさない程度の相違を有する場合も含むものとする。一例としては、概ね等しいとは、双方の差が、10未満、より望ましくは5未満の場合を言うものとする。同様に略同形状とは実質的に影響を及ぼさない程度の相違を有する場合も含むものとする。なお、本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。本発明の一態様は、基板と、前記基板上に設けられた第1の配線と、前記第1の配線上に設けられ、前記第1の配線と略同形状の絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層上に設けられた酸化物絶縁層と、前記酸化物絶縁層に設けられた開口部を通して、前記半導体層に接続する第2の配線とを有する電界効果トランジスタである。また、本発明の一態様は、基板上に第1の導電層を形成する工程と、前記第1の導電層上に絶縁膜を形成する工程と、前記絶縁膜を所定の形状に加工する工程と、前記絶縁膜の形状と略同形状となるように前記第1の導電層を加工する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上に酸化物絶縁層を形成する工程と前記酸化物絶縁層に、前記半導体層に達する開口部を設ける工程と、前記酸化物絶縁層を覆って第2の導電層を形成する工程とを有することを特徴とする電界効果トランジスタの作製方法である。上記において半導体層は各種の半導体よりなる。例えば、酸化物半導体、硫化物半導体、セレン化合物半導体、テルル化合物半導体等の各種化合物半導体やその混合物、化合物を用いてもよい。また、半導体層は、インジウムと亜鉛、もしくはインジウムとガリウムを含むことが好ましい。例えば、見かけの組成比がInaGabZncOdで表される酸化物半導体を用いてもよい。ここで、0≦a≦1、0≦b≦1、0≦c≦1、abc=1である。また酸化物半導体層としては、少なくともIn、Ga、Sn、Zn、Al、Mg、Hf及びランタノイドから選ばれた一種以上の元素を含有してもよい。例えば、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属の酸化物であるIn-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体、In-Hf-Zn-O系酸化物半導体、In-La-Zn-O系酸化物半導体、In-Ce-Zn-O系酸化物半導体、In-Pr-Zn-O系酸化物半導体、In-Nd-Zn-O系酸化物半導体、In-Pm-Zn-O系酸化物半導体、In-Sm-Zn-O系酸化物半導体、In-Eu-Zn-O系酸化物半導体、In-Gd-Zn-O系酸化物半導体、In-Tb-Zn-O系酸化物半導体、In-Dy-Zn-O系酸化物半導体、In-Ho-Zn-O系酸化物半導体、In-Er-Zn-O系酸化物半導体、In-Tm-Zn-O系酸化物半導体、In-Yb-Zn-O系酸化物半導体、In-Lu-Zn-O系酸化物半導体や、二元系金属の酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体に例えばSiO2を含ませてもよい。また、酸化物絶縁層の厚さは、前記絶縁膜の厚さと前記半導体層の厚さの和の5倍以上とするとよい。あるいは酸化物絶縁層の厚さは、100nm以上としてもよい。また、酸化物絶縁層はスパッタリング法で形成されることが望ましい。さらに半導体層の外周は、絶縁膜の外周の内側になるように設けるとよい。また、開口部は、半導体層と重なるように設けるとよい。なお、上記課題を解決するためには、上記以外の態様も可能である。本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。なお、本明細書等においては、少なくとも図に記載した内容図の中の一部でもよいは、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した場合についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。上記の構成のいずれかを採用することにより、前記課題の少なくとも一つを解決できる。すなわち、絶縁膜はCVD法、スパッタリング法のいずれでも形成することができる。本発明の一態様によれば、段差部に半導体層や配線を重なって設けることを可能な限り避けられるので、段差部のステップカバレージに起因する絶縁不良を抑制できる。また、本発明の一態様によれば、絶縁膜がCVD法で形成されたものであっても、200°C以上の熱処理により、その上に設けられる酸化物絶縁層から酸素が拡散することにより、絶縁膜中に存在する水素を酸化して水として固定し、あるいは、絶縁膜から放出することができる。この作用により、絶縁膜中の水素濃度を十分に低下させることができる。なお、本発明で扱うFETにおいては、絶縁膜の厚さは100nm以下、典型的には、5nm以上50nm以下であるので、絶縁膜中の水素濃度を正確に知ることはできない。そこで、水素濃度が十分に低下したかどうかは、ゲート熱バイアスストレス試験BT試験をおこなって間接的に判断する。本明細書では、BT試験150°C、1時間、ゲートバイアス2MV/cmあるいは-2MV/cmで、しきい値の変動が0.1ボルト以下であれば、水素濃度が十分に低下したと判断する。このように十分に水素濃度が低下したと推測される絶縁膜を有するFETの特性は極めて安定する。なお、本発明の効果は以上に限られるわけではない。本明細書の他の部分において記載されている効果も対応する本発明の態様の効果として扱うことができる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。実施の形態1図1A乃至Dに、本発明の一態様のFETの作製工程断面図を、また、図2AおよびBに、本発明の一態様のFETの作製工程上面図を示す。図1A乃至Dは図2AおよびBのA-Bにおける断面図である。まず、基板101上に、導電層と絶縁膜を形成する。導電層と絶縁膜は、どのような成膜方法も適用できるが、スパッタリング法、CVD法、レーザーアブレーション法等の、雰囲気が十分に管理された状態でおこなわれる成膜方法で、かつ、導電層の成膜後に、導電層が大気に曝されることなく、絶縁膜が成膜されることが望まれる。導電層としては各種の材料を用いることができる。例えば、導電層として、タングステン、モリブデン、白金、クロム等の各種金属あるいはそれらの窒化物、さらにはp型珪素等の半導体、酸化インジウム等の酸化物等を用いるとよい。特にFETをノーマリーオフとするのであれば、その後に形成する半導体層の電子親和力を考慮して、仕事関数が電子親和力以上のものを用いるとよい。また、導電層は多層構造としてもよい。その場合には、最上層を、半導体層の電子親和力を考慮した材料とし、その他の層をより導電性あるいは耐熱性の優れた材料で構成するとよい。導電層の厚さは、配線として用いる場合の抵抗を考慮して決定されるとよい。典型的には100nm以上500nm以下とすればよい。また、絶縁膜も各種の材料を用いることができる。例えば、酸化珪素、酸化窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化アルミニウム等を用いればよい。絶縁膜の厚さおよび誘電率はFETの特性を決定する。一般的には、高誘電率かつ薄い絶縁膜を用いると、FETのしきい値は正となる。しかし、過剰に薄いとリーク電流も甚大となり、また、絶縁耐圧も低下する。典型的には5nm以上50nm以下とすればよい。なお、導電層の成膜に際しては、雰囲気中の水素濃度を十分に低下させ、導電層中への水素、水素化合物、水酸化物の混入を極力、抑制する必要がある。多くの場合、導電層は配線として用いられるので、抵抗を下げるため比較的厚く100nm以上形成される。このような厚い層に高濃度の水素等が含まれていると、その後の処理においても導電層から半導体層への水素の拡散を十分に阻止できないからである。多くの金属は水素を吸収する性質がある。したがって、導電層に金属や合金を用いる場合は、成膜時および成膜後に導電層が水素あるいは水素イオン等に曝されないことが好ましい。また、導電層中の水素濃度は1×1018/cm3以下、好ましくは、1×1016/cm3以下となるようにするとよい。導電層を大気に曝すことなく、絶縁膜を形成することも導電層への水素等の吸着を防止する上で効果がある。例えば、図4Aに示す従来の方法では、導電層を形成後、大気中でフォトリソグラフィー法によるパターン形成をおこない、さらには、導電層をエッチングした後に、再度、大気中で処理例えば、レジストの剥離等をおこなう。あるいは、レジストを減圧下でアッシングにより除去することもある。これらの過程において、大気中あるいは溶液中水分が導電層と化合し、水酸化物として、導電層に混入することもある。あるいは、酸性あるいはアルカリ性の溶液に接した導電層が電気化学反応で水素を発生し、これを吸収することもある。さらには、アッシングの際にレジストが分解した水素を含む物質水を含むが、導電層に混入し、あるいは導電層と化合することもある。このような現象は、特に導電層として、各種金属や合金を用いる場合には顕著である。このようにして形成される水酸化物や吸蔵された水素は比較的安定していて、200°C程度の加熱処理では分解や放出されることはない。しかし、電気的な作用やスパッタリング現象により分解あるいは放出されることがある。すなわち、導電層の形成後に、絶縁膜をプラズマCVD法やスパッタリング法で成膜する際に、導電層中に水酸化物や吸蔵された水素が含まれていると、成膜雰囲気に水素が放出され、形成される絶縁膜中に水素が含まれたり、導電層から絶縁膜に水素が移動することがある。そして、このように絶縁膜に水素が含まれると、FETの特性に悪影響をおよぼすこととなる。従来、珪素半導体等では導電層中の水酸化物等や吸蔵された水素の影響は全くなかったために、このような問題は、これまで考慮されることはなかった。また、酸化物半導体において水素がドナーとなることは知られていたが、導電層中に含まれる水素等については何ら考慮されていない。しかしながら、特に酸化物半導体および硫化物半導体においては、微量の水素であっても、FETの特性や信頼性に大きな影響を与える可能性があるので、本発明人は、導電層中の水素等も無視できないことに気がついた。したがって、導電層は可能な限り大気や溶液に曝されないことが望まれる。導電層を大気に曝すことなく、連続的に絶縁膜を形成すると、導電層と水分その他の水素を含む物質が化合することや水素の吸蔵を抑制できる。さて、絶縁膜を形成した後、絶縁膜をエッチングし、引き続き、導電層をエッチングする。この工程は、絶縁膜上に形成したレジストマスク等を用いて、絶縁膜と導電層をエッチングしてもよいし、レジストマスクを用いて絶縁膜をエッチングした後、レジストマスクを剥離し、エッチングによって形成された絶縁膜103a、103bをマスクとして、導電層をエッチングしてもよい。エッチングされた導電層は、配線102a、102bとなる。このような工程を経ることより、絶縁膜103aは配線102aと略同形状となり、また、絶縁膜103bは配線102bと略同形状となる。なお、エッチングは、ウェットエッチングでもドライエッチングでもよい。この段階を図1Aに示す。次に半導体層を形成する。半導体層は、どのような成膜方法も適用できるが、スパッタリング法、CVD法、レーザーアブレーション法等の、雰囲気が十分に管理された状態でおこなわれる成膜方法で成膜されることが望まれる。また、半導体層中の水素濃度を低下させるため、基板を200°C以上に加熱して成膜してもよい。半導体層の厚さはFETの特性を決定する。一般的には、薄い半導体層を用いると、FETのしきい値は正となる。しかし、過剰に薄いと特性のばらつきが大きくなる。典型的には5nm以上50nmとすればよい。そして、これをエッチングして、絶縁膜103a、103b上に、半導体層104a、104bをそれぞれ形成する。この段階を図1Bおよび図2Aに示す。図2Aに明らかなように、半導体層104a、104bは、絶縁膜103a、103bの端部と重ならないように形成する。すなわち、半導体層104aの外周は絶縁膜103aの外周の内側にあるように、また、半導体層104bの外周は絶縁膜103bの外周の内側にあるようにする。このような構造により、配線102a、102bの段差部と半導体層104a、104bが重ならないので、段差部での耐圧低下の問題を排除できる。例えば、酸化物半導体を用いて半導体層を形成する際には、多くの場合、スパッタリング法が用いられる。これは、半導体層中への水素等の混入を十分に低減できる可能性があることに加え、CVD法で作製するには、原料となるガスの入手が困難であるためである。しかしながら、スパッタリング法では、厚さ50nm以下の酸化物半導体層を、図4Aに示すように凹凸のある絶縁膜203表面に均一に形成することは困難である。これに対し、本実施の形態に示すように、半導体層104a、104bが配線102a、102bの段差部と重ならない構造であれば、半導体層は平面上に均一に形成できればよいので、スパッタリング法で半導体層を形成する上でも問題が生じない。半導体層の平坦性に関しては、平坦であるほど好ましいことは言うまでもないが、半導体層104a、104bの厚さの二乗平均平方根RMSが10nm以下の平坦性を有するとよい。その後、酸化物絶縁層105を半導体層104a、104bに接して形成する。酸化物絶縁層105としては、例えば、スパッタリング法による酸化珪素等を用いればよい。好ましくは、酸化物絶縁層105が200°C以上の加熱で内包している酸素を放出して、酸化する作用を有するとよい。この段階を図1Cに示す。スパッタリング法により室温で形成された酸化珪素層は、単位体積中に1乃至10、典型的には3乃至7の過剰な酸素を含有している。これらの酸素は加熱と共に層外に放出されることが、昇温脱離ガス分析TDS法により確認されている。また、このような酸化珪素層上に酸化物半導体層を形成して加熱すると、酸素の放出量が減少することが同じくTDS法により確認されている。なお、ここではスパッタリング法により室温で形成された酸化珪素層を酸化物絶縁層105として用いることについて述べたが、酸化物絶縁層105として用いられ得るものは、これに限らない。したがって、スパッタリング法により形成された酸化珪素よりなる酸化物絶縁層105は加熱処理により、隣接する半導体層104a、104bや絶縁膜103a、103bを酸化する。その結果、これらに含まれている水素を固定し、あるいは除去することができる。すなわち、酸化物絶縁層105を形成後、200°C以上で加熱するとよい。なお、上記の酸化作用を適切におこなうには酸化物絶縁層105の厚さも重要である。半導体層104a、104bや絶縁膜103a、103bよりも過剰に薄いと、十分な酸化がおこなえず、これらに水素が残存してしまう。そのため、酸化物絶縁層105の厚さは、半導体層104aの厚さと絶縁膜103aの厚さの和の5倍以上であることが好ましい。さらに、酸化物絶縁層105は層間絶縁物としての側面も有する。また、半導体層104a、104bに外部から水素等が侵入するのを防止するための保護膜としての側面も有する。それらの目的のためには酸化物絶縁層105の厚さは100nm以上であることが好ましい。その後、平坦化絶縁層106を形成する。平坦化絶縁層は設けなくてもよい。また、その他の絶縁層を設けてもよい。そして、平坦化絶縁層106、酸化物絶縁層105に半導体層104a、104bに達する開口部を設ける。開口部は、絶縁膜103a、103bと重なるように設ける。好ましくは、開口部は、その外周が絶縁膜103a、103bの外周から、200nm以上、より好ましくは、1μm以上離れるように設ける。開口部の形成にはウェットエッチング法、ドライエッチング法いずれをも用いることができる。なお、いずれの場合においても、エッチングに際して、半導体層104a、104bに化学的な影響を与え、開口部周辺の104a、104bの特性に影響を与えることがある。例えば、半導体層104a、104bとして酸化物半導体を用い、ドライエッチング法で開口部を形成した場合には、プラズマの作用により、開口部周辺の酸化物半導体に酸素欠損が生じ、n型化することがある。さらに、導電層を形成し、これを所望の形状にエッチングして配線107a、107bを形成する。導電層としては、各種の金属や合金、窒化物等を用いることができる。特に、半導体層104a、104bと接する部分においてはオーミックコンタクトが形成されることが望ましい。そのためには、仕事関数が、半導体層の電子親和力以下の材料を用いることが好ましい。また、導電層は単層である必要はなく、多層構造としてもよい。例えば、5nm以上100nm以下のインジウム酸化物等のn型の酸化物半導体を堆積して、半導体層104a、104bと接する構造とし、その上に、20nm以上100nm以下のチタンあるいは窒化チタンと、100nm以上300nm以下のアルミニウムあるいはアルミニウム合金を堆積する構造としてもよい。配線107a、107bは、半導体層104a、104bと接する部分においてFETのソース、ドレインとして機能する。この段階を図1Dおよび図2Bに示す。なお、配線107a、107bを形成した後、300°C以上の高温の処理をおこなう場合には、配線107a、107bを構成する元素が、半導体層104a、104bに拡散し、その特性に悪影響を及ぼすことがある。したがって、配線107a、107bを形成した後は、そのような高温での処理を避けることが好ましい。一方で、配線107a、107bはFET作製の最終段階で形成されるので、その後に高温での処理が必要となることはほとんど無い。図1DにLで示される長さがFETのチャネル長となる。また、開口部を上記の条件で設けることで、図2Bに示されるように、配線107a、107b、107cが半導体層104a、104bと接する部分は半導体層104a、104bの端部外周部と重ならない。このような構造により、段差部での耐圧低下の問題を排除できる。なお、半導体層104a、104bの端部外周部の特性は好ましいものでないことが多い。これらの領域は、しばしば導電性が他の部分よりも高くなり、従来のFETにおいては、リーク電流の要因となり得た。それは、従来のFETにおいては、半導体層の端部とソースおよびドレインとして機能する配線や電極が接しているためである。しかしながら、図2Bに示されるFETにおいては、ソースやドレインとして機能する配線107a、107b、107cは上述の通り、半導体層104a、104bの端部と重ならないので、仮に、半導体層104a、104bの端部の導電性が高くとも、配線107aと107bの間、あるいは配線107bと107c間にリーク電流は流れない。そのため、オフ電流の十分に低いFETを得ることができる。また、半導体層104a、104bの外周が、絶縁膜103a、103bの外周の内側にあるということは、半導体層104a、104bは、図1Dから明らかなように、平坦に形成されるということである。例えば、図4Cの半導体層204a、204bのように、半導体層に凹凸があるとFETの特性は凹凸の影響を受ける。そのような凹凸を有する素子を均一に形成することは困難なため、FET特性のばらつきの原因となる。例えば、図4Cにおいては、配線205a、205bが半導体層204aおよび配線202aに対して左右対称に設けられているが、全ての素子をこのような形状に形成することは困難である。マスクあわせの際の誤差のため、配線205a、205bが、図の右側あるいは左側に少しだけ平行移動しても、配線205a、205bと半導体層204aの湾曲している部分との位置関係が異なり、FETとしての特性が変動することがある。すなわち、FETの特性のばらつきが生じる。特に半導体層が何らかの結晶成分を含んでいる場合にはばらつきが大きくなる傾向がある。それは、半導体層の平面部分と局面部分とで結晶の方位や大きさ等に大きな差違があるためである。そのような結晶成分は、酸化亜鉛では、室温でスパッタリング法により形成した場合でも生じる。また、インジウムガリウム亜鉛系酸化物半導体においても、組成によって差はあるが、一般に400°C以上の熱処理をおこなうと生じる。これに対し、平坦な面上に、均一に平面状の半導体層を形成することは容易である。そして、マスクあわせの際の誤差のため、図1Dの配線107a、107bが、図の右側あるいは左側に少しだけ平行移動しても、半導体層104aおよび配線102aに対する位置関係は変わらない。すなわち、FETの特性のばらつきは限定的となる。したがって、本実施の形態で示したFETは図4に示される従来のFETに比べて特性のばらつきが少ない。このようなFETは、しきい値ばらつきの小さいことが要求される回路に用いるのに好適である。例えば、アクティブマトリクス型有機エレクトロルミネッセンス表示装置では、表示のむらをなくすために、駆動トランジスタのしきい値のばらつきが小さいことが望まれる。また、抵抗損失を減らすため、駆動トランジスタの電界効果移動度の高いFETが望まれる。そのような目的には、図1Dに示す構成を有し、酸化物半導体を半導体層に用いて作製したFETが好適である。そのようなFETは、例えば、10cm2/Vs以上、好ましくは、30cm2/Vs以上の電界効果移動度が得られる。なお、本実施の形態で示した作製工程では、必要なマスク合わせの回数は4回であり、図4に示す従来の方法5回のマスクあわせが必要よりも少ない。そのため、ミスアライメントによる不良の確率を低減でき、歩留まりを向上させる上で効果がある。また、多階調マスクを用いてさらにマスクあわせの回数を減らすこともできる。例えば、配線102a、102b、絶縁膜103a、103bのパターン形成図1Aと、半導体層104a、104bのパターン形成図1Bを、3階調透過、不透過、半透過の1枚のマスクを用いておこなうこともできる。その場合には、導電層と絶縁膜と半導体層を連続して形成した後、マスクあわせをおこなうとよい。その結果、さらにマスクあわせの回数を1回減らすことができる。加えて、絶縁膜を大気に曝すことなく、その上に半導体層を成膜することで、絶縁膜と半導体層との間の界面を清浄に保つことができる。実施の形態2本実施の形態では、実施の形態1で示したものとは異なる構造を有するFETの例を説明する。図3Aおよび図3Bに示すFETは、基板101上に、ゲート電極として機能する配線102a、102bと、配線102aの上に設けられ、配線102aと略同形状でゲート絶縁膜として機能する絶縁膜103aと、配線102bの上に設けられ、配線102bと略同形状でゲート絶縁膜として機能する絶縁膜103bと、絶縁膜103aの上に設けられ、その外周が絶縁膜103aの外周よりも内側にある半導体層104aと、絶縁膜103bの上に設けられ、その外周が絶縁膜103bの外周よりも内側にある半導体層104bと、酸化物絶縁層105と、平坦化絶縁層106と、酸化物絶縁層105と平坦化絶縁層106に設けられた開口部を通して半導体層104aに接する配線107aと、酸化物絶縁層105と平坦化絶縁層106に設けられた開口部を通して半導体層104bに接する配線107bとを有する点で、図1Dに示すFETと同じである。図1Dに示すFETと図3Aおよび図3Bに示すFETとの相違点は半導体層104aと酸化物絶縁層105の間あるいは半導体層104bと酸化物絶縁層105の間に絶縁膜108図3Aあるいは絶縁膜108aと絶縁膜108b図3Bが設けられるか否かである。また、図3Aに示すFETと図3Bに示すFETの相違は、絶縁膜108、108a、108bが半導体層と略同形状であるか否かである。図3Aに示すFETの絶縁膜108は、半導体層104aあるいは半導体層104bのいずれとも異なる形状である。一方、図3Bに示すFETの絶縁膜108aは半導体層104aと、また、絶縁膜108bは半導体層104bと略同形状である。図3Aに示すFETを作製するには、図1Bに示される状態の後に、絶縁膜108を形成すればよい。絶縁膜108を形成するには、どのような成膜方法も適用できるが、スパッタリング法、CVD法、レーザーアブレーション法等の、雰囲気が十分に管理された状態でおこなわれる成膜方法で成膜されることが望まれる。絶縁膜108は、各種の材料を用いて形成することができる。例えば、酸化珪素、酸化窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化アルミニウム等を用いればよい。絶縁膜108の電子親和力やバンドギャップは半導体層104a、104bに用いる半導体のキャリアの分布に影響を及ぼし、絶縁膜108がキャリアを引き寄せたり遠ざけたりする。その結果、FETのバックチャネル側のリーク電流に影響を及ぼすこともある。適切な材料で絶縁膜108を形成することで、FETの特性を好ましいものとできる。一例としては、インジウムガリウム亜鉛系酸化物半導体を半導体層104a、104bに用いるのであれば、酸化アルミニウムを用いるとよりオフ電流を低減できる。もちろん、それ以外の理由のために絶縁膜108を設けてもよい。また、絶縁膜108の厚さは5nm以上50nm以下とすればよい。また、可能であれば、水素濃度は、1×1020/cm3以下、好ましくは、1×1018/cm3以下となるようにするとよい。このような条件であれば、その後に形成される酸化物絶縁層105から酸素が供給されることにより、これらの水素は固定され、あるいは膜外に放出される。絶縁膜108の水素濃度が1×1020/cm3より高く、厚さが上記の範囲を超えると、酸化物絶縁層105による酸化作用が十分におこわなれず、半導体層104a、104bや絶縁膜103a、103bに残留する水素によってFETの特性が悪化するおそれがある。同様の理由により、半導体層104a、104bと酸化物絶縁層105の間には、その他の材料特に導電性材料を設けないことが好ましい。絶縁膜108を形成した後は、実施の形態1に示した方法にしたがって、酸化物絶縁層105を形成すればよい。その後の作製工程は、実施の形態1で示した方法を用いればよい。図3Bに示すFETを作製するには、図1Aに示される状態の後に、半導体層を形成し、引き続いて、絶縁膜を形成すればよい。その際、半導体層を形成後に、大気に曝さない状態で絶縁膜を形成することが好ましい。すなわち、十分に水素濃度、水蒸気濃度、水素化物濃度、水酸化物濃度が低い状態で、連続的に半導体層の上に絶縁膜を形成すると、半導体層中の水素濃度を低減でき、また、半導体層と絶縁層の界面を清浄に保てる。絶縁膜の形成方法、材料、厚さ等は上記を参考にすればよい。絶縁膜を形成した後、絶縁膜をエッチングし、引き続き、半導体層をエッチングする。この工程は、絶縁膜上に形成したレジストマスク等を用いて、絶縁膜と半導体層をエッチングしてもよいし、レジストマスクを用いて絶縁膜をエッチングした後、レジストマスクを剥離し、エッチングによって形成された絶縁膜108a、108bをマスクとして、半導体層をエッチングしてもよい。エッチングされた半導体層は半導体層104a、104bとなる。このような工程を経ることより、絶縁膜108aは半導体層104aと略同形状となり、また、絶縁膜108bは半導体層104bと略同形状となる。なお、エッチングは、ウェットエッチングでもドライエッチングでもよい。その後は、実施の形態1に示した方法にしたがって、酸化物絶縁層105を形成すればよい。その後の作製工程は、実施の形態1で示した方法を用いればよい。なお、図3Bに示されるFETの作製において、多階調マスクを用いる場合には、導電層と絶縁膜と半導体層と、さらにその上に絶縁膜を連続して形成した後、マスクあわせをおこなうとよい。その結果、さらにマスクあわせの回数を1回減らすことができる。加えて、絶縁膜を大気に曝すことなく、その上に半導体層を成膜することで、半導体層を挟む上下の絶縁膜との間の界面を清浄に保つことができる。実施の形態3本実施の形態では、実施の形態1および2とは異なる構造を有するFETと、それをアクティブマトリクス回路に用いた例を説明する。アクティブマトリクス回路は、図5Aに示される単位回路をマトリクス状に配置したものであり、図5Aの回路は液晶表示装置のように、階調を電圧で制御する表示装置に用いられる。なお、図5Aの回路以外に、一部のエレクトロルミネッセンス表示装置のように、階調を電流で制御する表示装置に用いられるアクティブマトリクス回路もある。図5Aに示す回路は、スイッチング素子としてのFET301と、互いに対向した第1電極および第2電極よりなる表示素子302と、互いに対向した第1電極および第2電極よりなる保持容量303と、FET301を選択するための信号を伝送するスキャン線304と、表示素子302に印加する信号を伝送するデータ線305と、保持容量の第2電極に電位を与えるための容量線306と、FET301のドレインと表示素子302の第1電極と保持容量303の第1電極を接続するための配線307とを有する。このような単位回路をマトリクス状に配置すると、スキャン線304とデータ線305、およびスキャン線304と容量線306は多くの交差する部分を有する。例えば、スキャン線304と容量線306は図5の308で示される部分で交差することとなる。このような交差する部分では寄生容量が生じ、寄生容量が大きいと信号が遅延する。そのため、寄生容量は小さいことが望まれる。図5Aに示す回路を、実際に配線等で形成した例の上面図を図5Bに示す。ここでは、主要な配線および半導体層のみを示し、絶縁膜等は省略してある。符号は図5Aで用いたものと同じである。また、図5Bにおいて、C-D間の断面を模式的に示したものを図6に示す。以下、このような回路の作製工程を説明する。まず、図6Aに示されるように、基板401上に導電層と絶縁膜を形成し、これを選択的にエッチングして、スキャン線304と、スキャン線304と略同一形状の絶縁膜402を形成する。導電層や絶縁膜の材料や厚さ、成膜方法等は他の実施の形態に示したものを用いればよい。さらに、半導体層を形成する。本実施の形態では、半導体層を形成した後、半導体層を大気に曝すことなく、引き続き酸化物絶縁層を形成する。このようにすることで、半導体層と酸化物絶縁層の界面を清浄に保つことができる。半導体層や酸化物絶縁層の材料や厚さ、成膜方法等は他の実施の形態に示したものを用いればよい。そして、半導体層および酸化物絶縁層を選択的にエッチングする。その際には、酸化物絶縁層上に形成したレジストマスク等を用いて、酸化物絶縁層と半導体層をエッチングしてもよいし、レジストマスクを用いて酸化物絶縁層をエッチングした後、レジストマスクを剥離し、エッチングによって形成された酸化物絶縁層404をマスクとして、半導体層をエッチングしてもよい。エッチングされた半導体層は半導体層403となる。このようなエッチング方法により、酸化物絶縁層404は半導体層403と略同形状となる。なお、これらの工程を多階調マスクを用いておこなうこともできる。例えば、3階調のマスクを用いて、スキャン線304と絶縁膜402のパターン形成と、半導体層403と酸化物絶縁層404のパターン形成を1回でおこなうことができる。その際には、導電層、絶縁膜、半導体層、酸化物絶縁層を連続的に成膜し、その後、3階調マスクを用いて、パターン形成すればよい。このように多階調マスクを用いると、マスク合わせの回数が1回少なくなるのみならず、絶縁膜402と半導体層403との界面が大気にさらされることがなく、界面状態を清浄に保てるので、FETの特性や信頼性を改善できる。その後、有機樹脂材料等を用いて平坦化絶縁層405を形成し、これと酸化物絶縁層404に半導体層403に達する開口部を設ける。そして、導電層を成膜して、これを選択的にエッチングして、データ線305および容量線306、配線307を形成する。さらに、データ線305および容量線306、配線307上に厚さ60nm以上1μm以下の絶縁膜406を形成する。絶縁膜406としては、絶縁膜402に用いられるものから選べばよい。特にステップカバレージに優れた成膜方法を採用することが望ましく、プラズマCVD法を用いることが好ましい。例えば、プラズマCVD法による窒化珪素膜を用いることができる。その後、絶縁膜406に開口部407を設ける。絶縁膜406の上にさらに、有機樹脂材料等によって平坦化絶縁層を形成してもよい。図示しないが、この後、表示素子の電極を形成する。容量線306の一部は、表示素子の電極と対向して、絶縁膜406を誘電体とする容量すなわち保持容量303となる。すなわち、表示素子の電極が保持容量303の第1電極、容量線306の一部が保持容量303の第2電極となる。また、表示素子の電極の他の部分は表示素子302の第1電極となる。さらに、表示素子の電極は開口部407で配線307と接続する。図6Bから明らかなように、スキャン線304と容量線306の交差する部分308には、十分な厚さの絶縁層が存在するため寄生容量を低減することができる。ところで、図6Bからわかるように、半導体層403はその端部において有機樹脂のような水素を含有する平坦化絶縁層405と接触する。したがって、半導体層403に、例えば、各種酸化物半導体を用いた場合には、その部分での半導体特性が著しく劣化し、典型的には導電率が極めて高くなっている可能性がある。このような領域は端部から約1μm程度あると考えられる。しかしながら、データ線305および配線307が半導体層403と接する部分すなわち、酸化物絶縁層404および平坦化絶縁層405への開口部を、そのような半導体特性が劣化していると推定される場所を避けて設けることで、FETの特性を劣化させることを免れ得る。実施の形態4本実施の形態では、FETの信頼性を高めることのできる作製方法について図7を用いて説明する。なお、本実施の形態で説明するFETの半導体層や配線を上方から見た様子は図2に示されるものと同様であり、図2の一点鎖線A-Bで示される部分の断面の模式図を図7に示す。また、主たる構造も他の実施の形態と同じなので、それらを参照すればよい。基板101上に導電層を形成する。さらに導電層の上に絶縁膜を形成する。さらに絶縁膜の上に半導体層を形成する。さらに半導体層の上に酸化物絶縁層を形成する。これらの成膜に際しては、基板101を大気に触れさせることなく、連続的におこなうとよい。すなわち、これらの成膜装置が互いに連結しており、基板101を大気に取り出さずとも、各成膜装置間を移動できる構成とする。あるいは、1つの成膜装置で複数種類の成膜をおこなえる装置を用いてもよいし、それらを組み合わせてもよい。また、上記絶縁膜と酸化物絶縁層を同種のもの、例えば、スパッタリング法によって形成される酸化珪素とするのであれば、同じ装置を使用してもよい。また、これらの成膜に際しては、水素や水素を含む化合物が十分に低減された雰囲気や原料を用いておこなうことが好ましい。上記のような措置を取ることにより、絶縁膜や半導体層を大気成分の汚染から守ることができ、作製されるFETの信頼性を高める上で顕著な効果がある。導電層、絶縁膜、半導体層、酸化物絶縁層の材料や厚さ等は実施の形態1を参照すればよい。特に、これらの成膜をすべてスパッタリング法でおこなうことが好ましい。これらの成膜は段差等のない平坦面上への成膜であるので、段差被覆性に問題がある真空蒸着法やスパッタリング法を用いることも可能である。そして、これらの積層膜を選択的にエッチングして、配線102a、102b、絶縁膜103a、103b、半導体層104c、104d、酸化物絶縁層105c、105dを形成する。当然のことながら、配線102a、絶縁膜103a、半導体層104c、酸化物絶縁層105cは略同形状となり、また、配線102b、絶縁膜103b、半導体層104d、酸化物絶縁層105dも略同形状となる図7A参照。配線102a、102bはゲート電極としても機能し、また、絶縁膜103a、103bはゲート絶縁膜としても機能する。次に、半導体層104c、104d、酸化物絶縁層105c、105dを選択的にエッチングして、半導体層104a、104b、酸化物絶縁層105a、105bを形成する。当然のことながら、半導体層104aと酸化物絶縁層105aは略同形状となり、半導体層104b、酸化物絶縁層105bも略同形状となる。このエッチングで、半導体層104a、104bは島状に形成される図7B参照。この状態に対応する上面図は、図2Aに示される。なお、図2Aでは酸化物絶縁層105a、105bは表示されていない。また、酸化物絶縁層105a、105bは図1の酸化物絶縁層105に相当するものであり、半導体層104a、104bに酸素を供給する役目を果たす。なお、図7Aの工程と図7Bの工程を多階調マスクを用いておこなえば、フォトリソグラフィー工程を1つ削減できる。実施の形態1と異なり、本実施の形態では半導体層104a、104bを大気に触れさせることなく、その上に酸化物絶縁層105a、105bを形成できるので、半導体層104a、104bが大気成分により汚染される可能性を著しく低減できる。また、図3Bに示されるFETと比較すると、半導体層104a、104bと酸化物絶縁層105a、105bの間に絶縁膜が存在しないため、酸化物絶縁層105a、105bから半導体層104a、104bへの酸素の供給が容易におこなえる。次に、第1の保護絶縁層106aを形成する。第1の保護絶縁層106aは、実施の形態2の絶縁膜108と同様な材料で形成できるが、段差被覆性の優れた方法で成膜されることが好ましい。本実施の形態では第1の保護絶縁層106aの厚さに上限はない。本実施の形態では、第1の保護絶縁層106aは外部からの半導体層104a、104bへの水素の侵入を阻む目的で設けられる。そのため、好ましくは100nm以上の厚さであるとよい。その後、平坦な表面を有する第2の保護絶縁層106bを形成し、これにコンタクトホールを設けて、配線107a、107bを形成する図7C参照。配線107a、107bはFETのソース電極やドレイン電極に相当する。この状態に対応する上面図は、図2Bに示される。実施の形態5本実施の形態では、実施の形態1乃至4に示したFETを用いた電子機器について説明する。これらのFETは、パーソナルコンピュータ、携帯通信機器、画像表示装置、映像再生装置、画像映像撮像装置、ゲーム機、電子書籍等の機器に用いることができる。