第1方向に延びる複数本の第1配線を含む第1配線層を形成する工程と、前記第1配線層上に犠牲膜を形成する工程と、前記第1配線層上に、前記第1方向に対して交差した第2方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、前記芯材の側面上に第2配線を形成する工程と、前記犠牲膜における前記第2配線の直下域に相当する部分を除去する工程と、前記第1配線と前記第2配線との間に、メモリ材料となる高分子を埋め込む工程と、前記芯材間であって前記第2配線間の空間に絶縁部材を埋め込む工程と、を備えたことを特徴とする分子メモリ装置の製造方法。前記第2配線を、前記第1配線の材料とは異なる種類の材料によって形成し、前記高分子の一端にリンカーを設けることを特徴とする請求項1記載の分子メモリ装置の製造方法。隣り合う前記芯材間における前記第2配線間の距離を、前記犠牲膜の膜厚の2倍よりも長くすることを特徴とする請求項1または2に記載の分子メモリ装置の製造方法。前記高分子を埋め込む工程は、溶媒に前記高分子を分散させた溶液を塗布する工程と、前記溶液を乾燥させる工程と、を有したことを特徴とする請求項1~3のいずれか1つに記載の分子メモリ装置の製造方法。前記第1配線層を形成する工程は、前記第1方向に延びる複数本の絶縁性の他の芯材を形成する工程と、前記他の芯材の側面上に前記第1配線を形成する工程と、前記他の芯材間であって前記第1配線間の空間に他の絶縁部材を埋め込む工程と、を有し、前記除去する工程は、前記犠牲膜のエッチング速度が前記他の絶縁部材のエッチング速度よりも高くなるような条件でエッチングを施す工程を有したことを特徴とする請求項1~4のいずれか1つに記載の分子メモリ装置の製造方法。前記第2配線の側面上に、前記絶縁部材を形成する材料とは異なる種類の材料からなるスペーサ絶縁膜を形成する工程をさらに備えたことを特徴とする請求項1~5のいずれか1つに記載の分子メモリ装置の製造方法。前記芯材を前記犠牲膜上に形成することを特徴とする請求項1~6のいずれか1つに記載の分子メモリ装置の製造方法。前記犠牲膜を、前記芯材を覆うように形成することを特徴とする請求項1~6のいずれか1つに記載の分子メモリ装置の製造方法。前記絶縁部材を埋め込む工程は、全面に、前記芯材を形成する絶縁材料とは異なる種類の絶縁材料を堆積させて、絶縁膜を成膜する工程と、前記芯材をストッパとして平坦化処理を施すことにより、前記絶縁膜における前記芯材及び前記第2配線の上面上に形成された部分を除去する工程と、を有したことを特徴とする請求項1~8のいずれか1つに記載の分子メモリ装置の製造方法。前記犠牲膜をシリコン酸化物により形成し、前記芯材をシリコン窒化物により形成することを特徴とする請求項1~9のいずれか1つに記載の分子メモリ装置の製造方法。本発明の目的は、LSIプロセスによって製造可能な分子メモリ装置の製造方法を提供することである。実施形態に係る分子メモリ装置の製造方法は、第1方向に延びる複数本の第1配線を含む第1配線層を形成する工程と、前記第1配線層上に犠牲膜を形成する工程と、前記第1配線層上に、前記第1方向に対して交差した第2方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、前記芯材の側面上に第2配線を形成する工程と、前記犠牲膜における前記第2配線の直下域に相当する部分を除去する工程と、前記第1配線と前記第2配線との間に、メモリ材料となる高分子を埋め込む工程と、前記芯材間であって前記第2配線間の空間に絶縁部材を埋め込む工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1a~c、図2a~c、図3a及びb、図4a及びb、並びに図5は、本実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図であり、図6aは本実施形態に係る分子メモリ装置を例示する断面図であり、bはaに示すA-A’線による断面図である。先ず、図1aに示すように、シリコン基板10上に、層間絶縁膜として、例えばLPCVDLowPressureChemicalVaporDeposition:低圧化学気相成長法により、シリコン酸化膜11を形成する。次に、例えばLPCVD法又はPCVDPlasmaCVD:プラズマCVD法により、シリコン窒化膜を形成する。次に、リソグラフィー法を用いて、シリコン窒化膜上に、フォトレジストのLSラインアンドスペースパターン図示せずを形成する。このとき、LSパターンの配列周期をaとする。次に、このフォトレジストをマスクとしてRIEReactiveIonEtching:反応性イオンエッチング等のエッチングを行い、シリコン窒化膜をLSパターンに加工する。これにより、シリコン酸化膜11上に、一方向に延び、周期的に配列された複数本のライン状のシリコン窒化部材12が形成される。次に、図1bに示すように、シリコン窒化部材12のスリミングも行い、幅を細くする。例えば、各シリコン窒化部材12の幅を1/4aとし、隣り合うシリコン窒化部材12間の距離、すなわち、スペース領域の幅を3/4aとする。次に、図1cに示すように、例えばCVD法により、金属膜を全面に均一な膜厚で成膜する。このとき、金属膜の膜厚は1/4aとする。金属膜の材料には、例えば、CVD法によって成膜が容易なタングステンを用いる。また、金属膜の材料によっては、金属膜を成膜する前に、シード層を形成してもよい。このシード層は、金属の拡散を抑制するバリアメタル層としても機能する。例えば、金属膜の材料をタングステンとする場合は、シード層の材料はチタン窒化物とすることができる。次に、RIEを行い、金属膜をエッチバックする。これにより、金属膜のうち、シリコン酸化膜11の上面上に形成された部分及びシリコン窒化部材12の上面上に形成された部分が除去され、シリコン窒化部材12の側面上に形成された部分が残留する。この結果、シリコン窒化部材12の側面上に、金属からなり、幅が約1/4aのスペーサ形状のメタル配線13が形成される。このとき、メタル配線13間のスペース領域の幅も約1/4aとなる。なお、上述のシード層を形成した場合は、金属膜を加工する際に、スペース領域からシード層も除去する。次に、図2aに示すように、異方性CVD法、例えば、HDPHighDensityPlasma:高密度プラズマ-CVD法によりシリコン酸化物を堆積させて、シリコン窒化部材12及びメタル配線13を覆うように、全面にシリコン酸化膜を成膜する。次に、シリコン窒化部材12をストッパとした平坦化処理、例えばCMPchemicalmechanicalpolishing:化学的機械研磨を施すことにより、シリコン酸化膜におけるシリコン窒化部材12及びメタル配線13の上面上に形成された部分を除去する。この結果、隣り合うシリコン窒化部材12間であって、メタル配線13間の空間に、シリコン酸化部材14が埋め込まれる。このようにして、シリコン窒化部材12、メタル配線13及びシリコン酸化部材14からなる配線層21が形成される。なお、上述の如く、メタル配線13間のスペース領域の幅は約1/4aであるから、メタル配線13間に埋め込まれたシリコン酸化部材14の幅も、約1/4aとなる。次に、図2bに示すように、配線層21上に、例えば、CVD法又はALDAtomicLayerDeposition:原子層堆積法によって、シリコン酸化膜15を形成する。シリコン酸化膜15は、後の工程においてその一部が除去され、メモリ材料となる高分子が配置されるためのエアギャップが形成される犠牲膜である。シリコン酸化膜15の膜厚は、メタル配線13間の距離の半分未満、すなわち、1/8a未満とし、後述する高分子25図6a参照の分子長と同程度とする。次に、図2cに示すように、シリコン酸化膜15上にシリコン窒化膜を形成する。次に、シリコン窒化部材12と同様な方法により、シリコン窒化膜をLSパターンに加工すると共に、スリミングすることにより、複数本のライン状のシリコン窒化部材16を形成する。このとき、シリコン窒化部材16が延びる方向は、シリコン窒化部材12が延びる方向に対して直交した方向とする。なお、シリコン窒化部材16の加工は、シリコン酸化膜15との間の選択比が高い方法によって行うことが望ましい。シリコン酸化膜15が削られると、後の工程においてエアギャップを形成することが困難になるからである。次に、メタル配線13と同様な方法により、シリコン窒化部材16の側面上にメタル配線17を形成する。但し、メタル配線17の材料は、メタル配線13の材料とは異ならせる。例えば、メタル配線17はモリブデンにより形成する。これにより、隣り合うシリコン窒化部材16間に一対のメタル配線17が配置され、この一対のメタル配線17間には、上方に開口した空間が形成される。この空間の幅、すなわち、隣り合うシリコン窒化部材16間におけるメタル配線17間の距離は、シリコン酸化膜15の膜厚の2倍よりも長くする。例えば、シリコン窒化部材16の配列周期をaとし、幅を1/4aとし、メタル配線17の幅を1/4aとすると、メタル配線17間の距離は1/4aとなる。次に、図3aに示すように、フッ酸を含むエッチング液により、ウェットエッチングを行う。このときのエッチング条件は、シリコン酸化膜15のエッチング速度がシリコン酸化部材14のエッチング速度よりも高くなるような条件とする。また、エッチング量は、シリコン酸化膜15が1/4a以上3/8a未満の深さにエッチングされるような量とする。これにより、シリコン酸化膜15におけるメタル配線17間の空間の直下域に配置された部分がエッチングされて除去され、次いで、シリコン酸化膜15におけるメタル配線17の直下域に配置された部分が側方からエッチングされて除去される。これにより、メタル配線17の直下域にエアギャップ23が形成される。一方、シリコン酸化膜15におけるシリコン窒化部材16の直下域に配置された部分は残留し、シリコン酸化物からなる柱部材24となる。次に、溶媒に多数の高分子25図6a参照が分散された溶液を塗布し、この溶液をエアギャップ23内に進入させた後、乾燥させる。高分子25は、電圧又は電流を印加することによって電子状態が変化し、電気抵抗値が変化するようなメモリ材料である。例えば、高分子25として、直鎖状の重合体の一端に、メタル配線13又は17の材料に対する親和性が高いリンカーが設けられた分子を使用する。また、高分子25の長さは、エアギャップ23の高さと同程度とする。また、溶媒には、例えば、水又はエタノールを使用する。これにより、メタル配線13又は17に高分子25のリンカーが結合し、メタル配線13の上面上又はメタル配線17の下面上に、高分子25の単分子層が形成される。このとき、溶液の濃度及び塗布から乾燥までの時間を調整することにより、高分子25の密度を制御することができる。この結果、メタル配線13とメタル配線17との間に、高分子25が配置される。各高分子25は上下方向に延び、その一端はリンカーを介してメタル配線13又は17に結合し、他端はメタル配線17又は13に接触するか、又は、電気的な相互作用が生じる程度に近接する。これにより、高分子25がメタル配線13とメタル配線17との間に接続される。このとき、高分子25の長さが隣り合うメタル配線17間の距離の1/2よりも短ければ、隣り合うメタル配線17の双方から高分子25が伸びて高分子25同士が結合しても、隣り合うメタル配線17同士が高分子25によって短絡することはない。次に、図3bに示すように、HDP-CVD法等の異方性CVD法によりシリコン酸化物を堆積させることにより、シリコン窒化部材16及びメタル配線17を覆うように、全面にシリコン酸化膜を成膜する。次に、シリコン窒化部材16をストッパとした平坦化処理、例えばCMPを施すことにより、シリコン酸化膜におけるシリコン窒化部材16及びメタル配線17の上面上に形成された部分を除去する。これにより、シリコン窒化部材16間であってメタル配線17間の空間に、シリコン酸化部材18が埋め込まれる。この結果、シリコン窒化部材16、メタル配線17及びシリコン酸化部材18からなる配線層22が形成される。以後、同様に、シリコン酸化膜15、配線層21、シリコン酸化膜15、配線層22を繰り返し形成し、各配線層を形成する度に、シリコン酸化膜15におけるメタル配線の直下域に配置された部分を除去してエアギャップを形成し、このエアギャップ内に高分子を配置する。すなわち、図4aに示すように、配線層22上にシリコン酸化膜15を成膜する。次に、シリコン酸化膜15上に、複数本のシリコン窒化部材12を形成し、各シリコン窒化部材12の側面上にメタル配線13を形成する。次に、図4bに示すように、メタル配線13間の空間を介してシリコン酸化膜15をウェットエッチングする。これにより、シリコン酸化膜15におけるメタル配線13の直下域に配置された部分を除去してエアギャップ23を形成すると共に、シリコン窒化部材12の直下域に配置された部分を残留させて柱部材24とする。以後、この工程を繰り返すことにより、クロスポイント型の分子メモリ装置1を製造することができる。図5並びに図6a及びbに示すように、本実施形態に係る分子メモリ装置1においては、シリコン基板10が設けられており、シリコン基板10上には、層間絶縁膜としてシリコン酸化膜11が設けられている。そして、シリコン酸化膜11上には、配線層21及び配線層22が交互に積層されている。配線層21においては、複数本のライン状のシリコン窒化部材12と、複数本のライン状のシリコン酸化部材14とが交互に配列されており、シリコン窒化部材12とシリコン酸化部材14との間に、ライン状のメタル配線13が設けられている。一方、配線層22においては、複数本のライン状のシリコン窒化部材16と、複数本のライン状のシリコン酸化部材18とが交互に配列されており、シリコン窒化部材16とシリコン酸化部材18との間に、ライン状のメタル配線17が設けられている。シリコン窒化部材12、シリコン酸化部材14及びメタル配線13が延びる方向と、シリコン窒化部材16、シリコン酸化部材18及びメタル配線17が延びる方向とは、相互に直交している。また、シリコン窒化部材12、シリコン酸化部材14、メタル配線13、シリコン窒化部材16、シリコン酸化部材18、メタル配線17の幅は、相互に略等しく、1/4aである。そして、配線層21とその一段上の配線層22との間には、エアギャップ23及びシリコン酸化物からなる柱部材24が設けられている。エアギャップ23はメタル配線17の直下域にライン状に配置されており、柱部材24はシリコン窒化部材16の直下域にライン状に設けられている。エアギャップ23及び柱部材24の高さは、メタル配線13間の距離及びメタル配線17間の距離、すなわち、約1/4aよりも小さい。一方、シリコン酸化部材18は配線層21に接している。一方、配線層22とその一段上の配線層21との間においては、エアギャップ23はメタル配線13の直下域にライン状に配置されており、柱部材24はシリコン窒化部材12の直下域にライン状に設けられており、シリコン酸化部材14は配線層22に接している。そして、エアギャップ23内には、高分子25が設けられている。エアギャップ23の内部には複数本の高分子25が配置されている。高分子25は、SAMSelfAssembledMonolayer:自己組織化膜である。例えば、高分子25の分子構造は直鎖状であり、その一端にはリンカー図示せずが設けられている。これにより、メタル配線13とメタル配線17との間に配置された高分子25は、その一端がメタル配線13及び17の一方にリンカーを介して結合されており、他端がメタル配線13及び17の他方に接しているか、電気的に相互作用する程度に近接している。これにより、各高分子25は、メタル配線13とメタル配線17との間に接続されている。また、メタル配線13及び17は、上端に近いほど厚さが薄くなっており、特に、上部が丸められている。その分、シリコン酸化部材14及び18は上端に近いほど幅が広くなっており、特に、上部において大きく広がっている。分子メモリ装置1においては、メタル配線13とメタル配線17との間に電圧を印加することにより、高分子25の電子状態を制御する。これにより、高分子25の電気抵抗値を変化させて、データを記憶する。また、高分子25の電気抵抗値を測定することにより、記憶したデータを読み出す。次に、本実施形態の作用効果について説明する。本実施形態においては、図2bに示す工程において、配線層21上にシリコン酸化膜15を形成し、図2cに示す工程において、シリコン酸化膜15上にメタル配線17を形成した後、図3aに示す工程において、シリコン酸化膜15に対してサイドエッチングを施すことにより、メタル配線17の直下域にエアギャップ23を形成し、溶液を塗布することにより、エアギャップ23内に高分子25を埋め込んでいる。これにより、メタル配線13とメタル配線17との間に、高分子25を配置することができる。このように、本実施形態に係る分子メモリ装置の製造方法は、LSIプロセスとの親和性が高く、LSIプロセスを利用して分子メモリ装置1を製造することができる。これに対して、仮に、分子メモリ装置を下層から上層に向かって順次各層を形成しようとすると、配線層21上に高分子25からなる単分子層を形成した後、メタル配線17を形成することになる。しかしながら、この場合は、高分子25間にメタル配線17を形成する金属材料が侵入してしまい、メタル配線13とメタル配線17との間が短絡してしまう可能性がある。また、本実施形態においては、シリコン酸化膜15のエッチング量を、1/4a以上3/8a未満としている。エッチング量を1/4a以上とすることにより、メタル配線13とメタル配線17との間から、シリコン酸化膜15を確実に除去することができる。これにより、分子メモリ装置1の動作時に、シリコン酸化膜15を介してリーク電流が流れることを防止でき、動作を安定させることができる。但し、犠牲膜を電荷トラップ性が高い絶縁材料により形成すれば、リーク電流が低減するため、実用上問題が生じない場合もある。一方、エッチング量を3/8a未満とすることにより、シリコン窒化部材16の直下域に柱部材24を残存させることができる。これにより、シリコン窒化部材16及びメタル配線17を支持することができる。なお、エッチング量が1/4a以上3/8a未満の範囲にある場合でも、エッチング量が多くなれば、柱部材24が細くなり、シリコン窒化部材16及びメタル配線17が倒壊する可能性が生じるため、注意が必要である。更に、本実施形態においては、シリコン酸化部材14をHDP-CVD法等の異方性CVD法によって形成し、シリコン酸化膜15をCVD法又はALD法によって形成している。これにより、シリコン酸化部材14のエッチングレートよりもシリコン酸化膜15のエッチングレートの方が高くなり、シリコン酸化膜15をエッチングする際に、シリコン酸化部材14がエッチングされることを抑制できる。なお、シリコン酸化部材14及び15を同じ成膜方法で成膜する場合でも、シリコン酸化膜15の成膜温度をより低くすることにより、シリコン酸化膜15のエッチングレートをより高くすることができる。次に、第2の実施形態について説明する。図7aは本実施形態に係る分子メモリ装置を例示する断面図であり、bはaに示すA-A’線による断面図である。先ず、本実施形態に分子メモリ装置の製造方法について説明する。本実施形態は、前述の第1の実施形態と比較して、メタル配線13及び17を形成する前にシード層を形成し、メタル配線13及び17を形成した後にシリコン窒化膜31を形成する点が異なっている。本実施形態においては、先ず、図1a及びbに示すように、シリコン酸化膜11上にシリコン窒化部材12を形成する。次に、シード層13a図7b参照として、全面にチタン窒化層を形成する。次に、図1cに示すように、シリコン窒化部材12の側面上に、タングステンからなるメタル配線13を形成する。このとき、シリコン酸化膜11の上面上におけるメタル配線13間の領域からは、シード層13aを除去する。次に、図7bに示すように、全面にシリコン窒化膜31を形成する。次に、例えばRIEによってエッチバックを行い、シリコン窒化膜31のうち、シリコン酸化膜11の上面上に形成された部分、及び、シリコン窒化部材12及びメタル配線13の上面上に形成された部分を除去すると共に、メタル配線13の側面上に形成された部分を残留させる。これにより、シリコン窒化膜31をスペーサ形状に加工する。次に、図2aに示すように、シリコン窒化膜31間にシリコン酸化部材14を埋め込み、CMPを施して、配線層21を形成する。次に、図2bに示すように、配線層21上に、犠牲膜としてシリコン酸化膜15を成膜する。次に、図2cに示すように、シリコン酸化膜15上にシリコン窒化部材16を形成する。次に、全面に、シード層17a図7a参照を形成する。次に、図2cに示すように、シリコン窒化部材16を形成する。次に、シリコン窒化部材16の側面上に、メタル配線17を形成する。このとき、シリコン酸化膜15の上面上におけるメタル配線17間の領域からは、シード層17aを除去する。次に、上述の工程と同様に、メタル配線17の側面上にシリコン窒化膜31を形成する。次に、図3aに示すように、シリコン酸化膜15に対してサイドエッチングを施して、エアギャップ23及び柱部材24を形成する。このとき、シリコン酸化膜15に対するエッチングの量を、前述の第1の実施形態よりも多くして、シリコン窒化膜31及びシード層17aの直下域からもシリコン酸化膜15を除去する。次に、図3bに示すように、シリコン窒化膜31間にシリコン酸化部材18を埋め込んで、CMPを施す。これにより、配線層22を形成する。以後、同様な工程を繰り返す。このようにして、図7a及びbに示す分子メモリ装置2が製造される。分子メモリ装置2においては、メタル配線13とシリコン酸化部材14との間、及び、メタル配線17とシリコン酸化部材18との間に、シリコン窒化膜31が設けられている。また、各メタル配線におけるシリコン窒化部材側の側面上及び下面上には、シード層が設けられている。本実施形態においては、メタル配線17とシリコン酸化部材18との間に、シリコン酸化膜よりも緻密なシリコン窒化膜31を設けることにより、メタル配線17をシリコン酸化部材18とを分離し、シリコン酸化部材18を介してメタル配線17とメタル配線13との間にリーク電流が流れることを防止できる。また、シリコン窒化膜31の直下域にはエアギャップ23が形成され、シリコン酸化部材18は形成されないため、この部分のシリコン酸化部材18を介したリーク電流も防止できる。更に、シリコン窒化膜はシリコン酸化膜よりも膜質が緻密であり、酸素の拡散を抑制できる。このため、メタル配線17を形成した後、メタル配線17の表面をシリコン窒化膜31によって被覆することにより、その後、シリコン酸化部材18を堆積させる際に、メタル配線17の表面に酸素が打ち込まれてメタル酸化層が形成され、メタル配線17の電気抵抗値が上昇することを防止できる。これらの効果は、メタル配線13とシリコン酸化部材14との間にシリコン窒化膜を設けた場合においても、同様に得ることができる。更にまた、本実施形態においては、各メタル配線の形成に先立ってシード層を設けているため、金属を堆積させる際の被覆性が向上する。また、メタル配線に含まれる金属が周囲に拡散することを防止できる。これにより、メタル配線を微細化しても、メタル配線を安定して形成することができ、抵抗の増大を抑制できる。このように、本実施形態によれば、前述の第1の実施形態と比較して、メタル配線間のリーク電流を抑制し、メタル配線の抵抗を低減することができる。なお、エッチバックによってシリコン窒化膜31をスペーサ状に加工するため、メタル配線17の最上部の側面はシリコン窒化膜31によって被覆されない場合もある。しかし、この場合であっても、メタル配線17の側面の大部分がシリコン窒化膜31によって被覆されるため、一定の効果を得ることができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図8aは、本実施形態に係る分子メモリ装置の一態様を例示する断面図であり、bはメタル配線が重なる領域を例示する平面図であり、図9aは、本実施形態に係る分子メモリ装置の他の態様を例示する断面図であり、bはメタル配線が重なる領域を例示する平面図である。本実施形態は、図2aに示すCMP工程、及び、図3bに示すCMP工程において研磨量を調整することにより、メタル配線間に接続される高分子25の本数を制御する例である。配線層21のメタル配線13と配線層22のメタル配線17との間に接続された高分子25は、上方から見て、メタル配線13の上面とメタル配線17の下面とが重なる領域Sに配置される。このため、メタル配線13とメタル配線17との間に接続される高分子25の本数は、領域Sの面積と正の相関関係がある。そして、両メタル配線間に接続された高分子25の本数によって、オン状態及びオフ状態のときの電流量が決定される。高分子25の最適な本数は分子メモリ装置の設計によって異なるが、消費電力を低減するためには、高分子25の本数は少ない方が好ましい。図8a及びbに示すように、各メタル配線の下端部における幅をAとし、上端部における幅をBとすると、上方から見て、下層側のメタル配線の上面と上層側のメタル配線の下面とが重なる領域Sの形状は、一辺の長さがAであり、他辺の長さがBである長方形となる。そして、図2a及び図3bに示すCMP工程において、研磨量を少なくすると、図9a及びbに示すように、メタル配線の上端部における厚さBが小さくなり、領域Sの面積が小さくなる。これにより、高分子25の本数が少なくなり、消費電力が小さくなる。このように、本実施形態によれば、配線層21の上面及び配線層22の上面に対する研磨量を調整することにより、領域Sの面積を制御し、高分子25の本数を制御することができる。そして、これにより、分子メモリ装置の消費電力を制御することができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第2の実施形態と同様である。次に、第4の実施形態について説明する。図10a~c及び図11a~cは、本実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。以後の説明においては、配線層22の形成方法を例に挙げて説明するが、配線層21の形成方法も、これと同様である。図10aに示すように、メタル配線13を含む配線層21上に、芯材として、一方向に延びる複数本のシリコン窒化部材16を形成する。次に、図10bに示すように、全面に犠牲膜として、シリコン酸化膜41を成膜する。シリコン酸化膜41は、配線層21の上面の他に、各シリコン窒化部材16の上面及び側面を覆う。次に、全面に金属膜42を成膜する。次に、図10cに示すように、例えばRIEによってエッチバックを行い、シリコン酸化膜41及び金属膜42のうち、シリコン窒化部材16の上面上に形成された部分、及び、配線層21の上面上に形成された部分が除去されて、シリコン窒化部材16の側面上に形成された部分が残留する。金属膜42におけるこの残留部分が、側壁状のメタル配線17となる。次に、図11aに示すように、例えばフッ酸系のエッチング液を用いて、ウェットエッチングを施す。これにより、シリコン酸化膜41が、シリコン窒化部材16の上端部とメタル配線17の上端部との間から下方に向かってエッチングされると共に、配線層21とメタル配線17との間からシリコン窒化部材16に向けてサイドエッチングされ、エッチング面がシリコン窒化部材16に到達した後は、シリコン窒化部材16とメタル配線17との間を上方に向けてエッチングされる。この結果、シリコン酸化膜41におけるメタル配線17の直下域に相当する部分を含む部分が除去され、シリコン酸化膜41は、シリコン窒化部材16の上下方向中央部とメタル配線17の上下方向中央部との間にのみ残留する。次に、溶媒に高分子25図6a参照を分散させた溶液を塗布し、乾燥させる。これにより、配線層21のメタル配線13とその上方のメタル配線17との間のエアギャップ23内に、高分子25が配置される。次に、図11bに示すように、異方性CVD法、例えば、HDP-CVD法により全面にシリコン酸化物を堆積させる。これにより、メタル配線17間の空間を埋め込むように、シリコン酸化膜43が形成される。また、このとき、シリコン窒化部材16の上端部とメタル配線17の上端部との間の空間にもシリコン酸化膜43が埋め込まれる。一方、配線層21とメタル配線17との間、及び、シリコン窒化部材16の下端部とメタル配線17の下端部との間には、シリコン酸化膜43が埋め込まれない。従って、メタル配線13とメタル配線17との間のエアギャップ23内にはシリコン酸化膜43が進入しない。次に、図11cに示すように、シリコン窒化部材16をストッパとしたCMPを行い、シリコン酸化膜43におけるシリコン窒化部材16の上面よりも上方に形成された部分を除去する。これにより、メタル配線17間にシリコン酸化部材18が形成され、シリコン窒化部材16、メタル配線17及びシリコン酸化部材18からなる配線層22が形成される。以後、同様の工程を繰り返すことにより、本実施形態に係る分子メモリ装置が製造される。本実施形態においては、図10bに示す工程において、犠牲膜としてシリコン酸化膜41を形成した後、図10b及びcに示す工程において、メタル配線17を形成し、図11aに示す工程において、メタル配線13とメタル配線17との間からシリコン酸化膜41を除去してエアギャップ23を形成し、その内部に高分子25を配置している。これにより、前述の第1の実施形態と同様に、メタル配線17を形成する金属材料が高分子25間に侵入してメタル配線13と短絡することなく、LSIプロセスを適用して、分子メモリ装置を製造することができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の各実施形態においては、メタル配線の芯材としてシリコン窒化部材12及び16を用いる例を示したが、本発明はこれに限定されない。芯材は、絶縁性が高く、図3aに示す工程において犠牲膜をエッチングする際にエッチングされにくく、図1c及び図3cに示す工程において、CMPのストッパとなればよい。また、前述の各実施形態においては、メタル配線間に埋め込む絶縁部材として、異方性CVD法によって成膜されたシリコン酸化部材14及び18を用いる例を示したが、本発明はこれに限定されない。絶縁部材は、絶縁性が高く、図1c及び図3cに示す工程において、芯材シリコン窒化部材12及び16をストッパとしたCMPによって平坦化が可能な部材であればよい。更に、前述の各実施形態においては、メタル配線を形成した後にエアギャップを形成するための犠牲膜として、CVD法又はALD法によって成膜されたシリコン酸化膜15を用いる例を示したが、本発明はこれに限定されない。犠牲膜は、芯材及び絶縁部材に対してエッチング選択比がとれる膜であればよい。但し、犠牲膜の残留部分は柱部材24となるため、絶縁性であることが好ましい。これらの要求特性を満たせば、芯材、絶縁部材及び犠牲膜の組合せは任意である。更にまた、前述の各実施形態においては、メタル配線の幅とメタル配線間の間隔とをほぼ等しくする例を示したが、本発明はこれには限定されない。また、メタル配線13とメタル配線17とが相互に直交する方向に延びる例を示したが、これには限定されず、両メタル配線は、相互に交差する方向に延びていればよい。以上説明した実施形態によれば、LSIプロセスによって製造可能な分子メモリ装置の製造方法を実現することができる。