窒化物半導体層と、上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に配置されていると共にショットキー接合のための基部とこの基部から上記ドレイン電極に向かって延在しているフィールドプレート部とを有するゲート電極と、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に上記ゲート電極のフィールドプレート部の下で上記基部に隣接している端縁部を有する第1の絶縁膜と、上記第1の絶縁膜上に形成されていると共に上記ゲート電極のフィールドプレート部の下で上記基部に隣接している端縁部を有する第2の絶縁膜とを備え、上記第1の絶縁膜の端縁部は、上記窒化物半導体層に沿って上記第2の絶縁膜の端縁部から突き出ていることを特徴とする電界効果トランジスタ。請求項1に記載の電界効果トランジスタにおいて、上記第1の絶縁膜は、電流コラプスを抑制するためのコラプス抑制膜であることを特徴とする電界効果トランジスタ。請求項1または2に記載の電界効果トランジスタにおいて、上記第1の絶縁膜の端縁部が上記第2の絶縁膜の端縁部から突き出ている突出寸法が、01μm以上かつ05μm以下であることを特徴とする電界効果トランジスタ。請求項1から3のいずれか1つに記載の電界効果トランジスタにおいて、上記第1の絶縁膜と第2の絶縁膜の少なくとも一方の端縁部の上側の角部が、面取りされた形状であることを特徴とする電界効果トランジスタ。そこで、この発明の課題は、リーク電流を抑制して耐圧を向上できる電界効果トランジスタを提供することにある。上記課題を解決するため、この発明の電界効果トランジスタは、窒化物半導体層と、上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に配置されていると共にショットキー接合のための基部とこの基部から上記ドレイン電極に向かって延在しているフィールドプレート部とを有するゲート電極と、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に上記ゲート電極のフィールドプレート部の下で上記基部に隣接している端縁部を有する第1の絶縁膜と、上記第1の絶縁膜上に形成されていると共に上記ゲート電極のフィールドプレート部の下で上記基部に隣接している端縁部を有する第2の絶縁膜とを備え、上記第1の絶縁膜の端縁部は、上記窒化物半導体層に沿って上記第2の絶縁膜の端縁部から突き出ていることを特徴としている。この発明の電界効果トランジスタによれば、上記ゲート電極の下で第1の絶縁膜の端縁部が上記第1の絶縁膜上の第2の絶縁膜の端縁部から上記窒化物半導体層に沿って突き出ている。これにより、上記第1の絶縁膜の端縁部での電界集中を緩和できることが判明した。よって、上記ゲート電極のフィールドプレート部によるゲート電極近傍での電界集中の緩和と相まって、リーク電流を抑制して耐圧を向上できる。ここで、上記窒化物半導体層上に配置されているという記載は、上記ゲート電極が上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に上記窒化物半導体層に直接接して配置されている場合と、上記ゲート電極が上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に上記窒化物半導体層に対して離間して配置されている場合とを含む。また、一実施形態の電界効果トランジスタでは、上記第1の絶縁膜は、電流コラプスを抑制するためのコラプス抑制膜である。この実施形態によれば、上記第1の絶縁膜を、上記コラプス抑制膜とすることにより、耐圧を向上できるだけでなく、電流コラプスも抑制できる。上記電流コラプスとは、GaN系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。また、上記コラプス抑制膜は、例えば、ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜で構成される。また、一実施形態の電界効果トランジスタでは、上記第1の絶縁膜の端縁部が上記第2の絶縁膜の端縁部から突き出ている突出寸法が、01μm以上かつ05μm以下である。この実施形態によれば、上記第1の絶縁膜の端縁部の突出寸法を、01μm~05μmとしたことで、突出寸法が05μmを超える場合にしきい値電圧が2段階になるなどの安定性の低下を招くことなく、電界集中を緩和できる。すなわち、上記第1の絶縁膜の端縁部の突出寸法が、01μmを下回ると電界集中を緩和する十分な効果が得られなくなる。一方、上記第1の絶縁膜の端縁部の突出寸法が、05μmを超えると、ゲート電極のショットキー接合の部分に対する、上記第1の絶縁膜上のゲート電極の部分の影響が大きくなり、しきい値電圧が2段階になるなどの安定性の低下を招くこととなる。また、一実施形態の電界効果トランジスタでは、上記第1の絶縁膜と第2の絶縁膜の少なくとも一方の端縁部の上側の角部が、面取りされた形状である。この実施形態によれば、上記第1第2の絶縁膜の端縁部の上側の角部が、面取りされた形状であるので、上記角部でのゲート電極の段切れを抑制できる。この発明の電界効果トランジスタによれば、ゲート電極下で第1の絶縁膜の端縁部が上記第1の絶縁膜上の第2の絶縁膜の端縁部から窒化物半導体層に沿って突出していることで、上記第1の絶縁膜の端縁部での電界集中を緩和できる。これにより、上記ゲート電極のフィールドプレート部によるゲート電極近傍での電界集中の緩和と相まって、リーク電流を抑制して耐圧を向上できる。以下、この発明を図示の実施の形態により詳細に説明する。図1は、この発明の電界効果トランジスタの第1実施形態であるノーマリーオンタイプのGaN系HFETを示す断面図である。この実施形態のGaN系HFETは、図1に示すように、Si基板上に、アンドープGaN層11と、アンドープAlGaN層12を順に形成している。このアンドープGaN層11とアンドープAlGaN層12との界面に2DEG19が発生する。このアンドープGaN層11とアンドープAlGaN層12で窒化物半導体の積層体を構成している。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープGaN層11とアンドープAlGaN層12との間に層厚1nm程度のAlN層をヘテロ改善層として形成してもよい。また、上記AlGaN層12上にGaNキャップ層を形成してもよい。上記アンドープAlGaN層12上に、予め設定された間隔をあけてソース電極13とドレイン電極14を形成している。上記アンドープAlGaN層12上のソース電極13とドレイン電極14との間かつソース電極13側にゲート電極15を形成している。ここでは、一例として、上記ソース電極13とゲート電極15との間の距離D1を、D1=13μmとし、ゲート電極15とドレイン電極14との間の距離D2を、D2=8μmとした。ここでは、上記アンドープAlGaN層12の厚さを例えば10nmとしてソース電極13とドレイン電極14をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープAlGaN層12の厚さを例えば30nmとしてアンドープAlGaN層12のオーミックコンタクト部分に予めSiドープをしてn型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープAlGaN層12のうちのソース電極が形成される領域およびドレイン電極が形成される領域に予め、リセスを形成し、このリセスにソース電極およびドレイン電極を蒸着アニールすることでオーミックコンタクトを可能としてもよい。また、電流コラプスを抑制するためのコラプス抑制膜18が、上記ソース電極13と上記ドレイン電極14との間で上記アンドープAlGaN層12上に第1の絶縁膜として形成されている。この第1の絶縁膜としてのコラプス抑制膜18は、上記ゲート電極15下に延在している。このコラプス抑制膜18には開口21が形成され、上記ゲート電極15は、上記開口21を貫通して上記アンドープAlGaN層12にショットキー接合している。上記コラプス抑制膜18は、一例として、Siリッチなシリコン窒化膜で作製されている。このSiリッチなシリコン窒化膜とは、Si:N=075:1のストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜であり、例えば、SiとNとの組成比Si:N=11~1.9:1である。また、好ましい一例では、SiとNとの組成比Si:N=13~1.5:1である。また、SiON膜で作製された第2の絶縁膜23が、上記コラプス抑制膜18上に形成されている。この第2の絶縁膜23は、上記コラプス抑制膜18上で上記ゲート電極15下に延在している。この第2の絶縁膜23は、開口25が形成され、この開口25は、上記コラプス抑制膜18の開口21に連通している。この第2の絶縁膜23の開口25に、上記コラプス抑制膜18の端縁部18aが露出している。すなわち、上記コラプス抑制膜18の端縁部18aは、上記第2の絶縁膜23の端縁部23aから突き出ている。この実施形態では、一例として、コラプス抑制膜18の端縁部18aが第2の絶縁膜23の端縁部23aから突き出ている突出寸法L1を、05μmとした。なお、この実施形態では、一例として、第2の絶縁膜23をSiON膜で作製したが、第2の絶縁膜23を、他の酸化膜、例えば、SiO2膜やAl2O3膜等で作製してもよい。また、上記第2の絶縁膜23を、ストイキオメトリなシリコン窒化膜としてもよい。この第1実施形態では、図1に示すように、ゲート電極15の基部15aが、上記第2の絶縁膜23の開口25およびコラプス抑制膜18の開口21を通してアンドープAlGaN層12にショットキー接合している。この基部15aは、上記コラプス抑制膜18の端縁部18a上にひさし状に張り出している張り出し部15a‐1を有している。また、ゲート電極15は、上記基部15aに連なっていて上記第2の絶縁膜23上でドレイン電極14に向かって延在しているフィールドプレート部15bを有している。また、ゲート電極15は、基部15aからソース電極13側に延在しているフィールドプレート部15cを有している。なお、このソース電極13側に延在しているフィールドプレート部15cはなくてもよい。この実施形態では、一例として、フィールドプレート部15bが、第2の絶縁膜23上でドレイン電極14に向かって延在している長さL4は、20μmである。また、フィールドプレート部15cが、第2の絶縁膜23上でソース電極13に向かって延在している長さL2は、07μmである。また、ゲート電極15の基部15aの長さL3は、18μmである。また、この第1実施形態では、一例として、上記第2の絶縁膜23の膜厚を150nmとし、上記第1の絶縁膜としてのコラプス抑制膜18の膜厚を20nmとした。次に、図2、図3を順に参照して、この第1実施形態のGaN系HFETの製造方法を説明する。まず、図示しないSi基板上に、図2に示すように、MOCVD法を用いて、アンドープGaN層11、アンドープAlGaN層12、を順に形成する。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。次に、図2に示すように、上記アンドープAlGaN層12上に、プラズマCVD法を用いて、コラプス抑制膜18となるシリコン窒化膜38を形成する。このコラプス抑制膜18となるシリコン窒化膜38の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記コラプス抑制膜18となるシリコン窒化膜38の膜厚は、一例として、20nmとしたが、20nm~50nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりシリコン窒化膜38を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜38を形成できる。このシリコン窒化膜38によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、コラプス抑制膜18となるシリコン窒化膜38のSiとNとの組成比Si:N=11~1.9:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜38のSiとNとの組成比Si:N=13~15:1にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、GaN系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。次に、上記コラプス抑制膜18となるシリコン窒化膜38上にフォトレジスト層を形成し、露光現像することにより、ソース電極13ドレイン電極14を形成すべき領域の上記フォトレジスト層、および、ゲート電極15の基部15aを形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図2に示すように、上記コラプス抑制膜18となるシリコン窒化膜38のうち、ソース電極13ドレイン電極14を形成すべき領域、および、ゲート電極15の基部15aを形成すべき領域を除去して、この領域にアンドープAlGaN層12を露出させる。次に、上記コラプス膜18となるシリコン窒化膜38を熱処理する。この熱処理の温度は、例えば、500°Cで30分間とした。なお、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。その後、図3に示すように、上記コラプス抑制膜18上に、プラズマCVD法により、第2の絶縁膜23となるSiON膜33を形成する。次に、レジストを用いたパターニングにより、上記第2の絶縁膜23を形成すべき領域にフォトレジストを形成し、ドライエッチングにより、上記第2の絶縁膜23を形成すべき領域以外のSiON膜33を除去して、上記第2の絶縁膜23を形成する。次に、上記第2の絶縁膜23に、680°C以上で1時間のアニールを行なう。その後、TiNを全面スパッタし、フォトリソグラフィでゲート電極15を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のTiN膜を除去して、図1に示すように、TiN電極によるゲート電極15を形成する。このゲート電極15の基部15aは、接合部15a-2がAlGaN層12にショットキー接合していると共に張り出し部15a-1の直下にはコラプス抑制膜18の端縁部18aが位置している。また、フィールドプレート部15bの直下には、SiON膜による第2の絶縁膜23とコラプス抑制膜18とが位置している。次に、フォトリソグラフィにより、ソース電極13ドレイン電極14を形成すべき領域が開口したフォトレジストを形成する。そして、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図1に示すように、上記TiAl電極によるソース電極13ドレイン電極14を形成する。上記TiAl電極は、Ti層Al層が順に積層された積層構造の電極である。次に、上記ソース電極13ドレイン電極14を、熱処理してオーミック電極にする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。こうして作製した上記第1実施形態のGaN系HFETによれば、上記ゲート電極15下で第1の絶縁膜であるコラプス抑制膜18の端縁部18aが第2の絶縁膜23の端縁部23aから突出している。この構成により、図7の電界強度特性図を参照して次に説明するように、上記コラプス抑制膜18の端縁部18aでの電界集中を緩和できることが判明した。これにより、上記ゲート電極15のフィールドプレート部15bによるゲート電極近傍での電界集中の緩和と相まって、リーク電流を抑制して耐圧を向上できる。図7は、横軸に上記第1の絶縁膜としてのコラプス抑制膜18の端縁部18aが第2の絶縁膜23の端縁部23aから突出している寸法L1を示し、縦軸に端縁部18aでの電界強度を示している。なお、図7における電界強度特性K1K2K21K22は、ソース電極に0Vを印加し、ドレイン電極に600Vを印加し、ゲート電極に-10Vを印加した条件下でのシミュレーション結果である。図7において、特性K1は、コラプス抑制膜18の膜厚を50nmとし、第2の絶縁膜23の膜厚を120nmとした場合のコラプス抑制膜18の端縁部18aの先端での電界強度と端縁部23aの突出寸法L1との関係を示している。また、図7において、特性K2は、コラプス抑制膜18の膜厚を50nmとし、第2の絶縁膜23の膜厚を120nmとした場合のコラプス抑制膜18の端縁部18aの起端での電界強度と端縁部23aの突出寸法L1との関係を示している。また、図7において、特性K21は、コラプス抑制膜18の膜厚を20nmとし、第2の絶縁膜23の膜厚を150nmとした場合のコラプス抑制膜18の端縁部18aの先端での電界強度と端縁部23aの突出寸法L1との関係を示している。また、図7において、特性K22は、コラプス抑制膜18の膜厚を20nmとし、第2の絶縁膜23の膜厚を150nmとした場合のコラプス抑制膜18の端縁部18aの起端での電界強度と端縁部23aの突出寸法L1との関係を示している。コラプス抑制膜18の膜厚が50nm20nmの電界強度特性K1K21を参照すれば、コラプス抑制膜18の端縁部18aの突出寸法L1を01μm以上とすることで、端縁部18aが上層の第2の絶縁膜23の端縁部23aから突出していない場合に比べて、図1に矢印E1で示すコラプス抑制膜18の端縁部18aの先端での電界強度を大幅に低減できることが判明した。また、コラプス抑制膜18の膜厚が20nmの特性K21を参照すれば、コラプス抑制膜18の膜厚が50nmである場合の特性K1に比べて、端縁部18aの先端での電界強度をさらに低減できることが判明した。一方、コラプス抑制膜18の膜厚が50nmの場合の電界強度特性K2に比べて、コラプス抑制膜18の膜厚が20nmの場合の電界強度特性K22の方が、電界強度が高くなっていた。つまり、図1に矢印E3で示す端縁部18aの起端での電界強度は、コラプス抑制膜18の膜厚が20nmの場合に比べて、コラプス抑制膜18の膜厚が50nmの場合の方が低くなっていた。図7の電界強度のシミュレーション結果から、第1の絶縁膜としてのコラプス抑制膜18の端縁部18aの突出寸法L1を01μm以上にすることで、コラプス抑制膜18の端縁部18aを第2の絶縁膜23から突き出ていない場合に比べて、コラプス抑制膜18の端縁部18aでの電界強度を大幅に低減できることが分かった。ここで、上記第1の絶縁膜としてのコラプス抑制膜18の端縁部18aの突出寸法L1が、01μmを下回ると電界集中を緩和する十分な効果が得られなくなる。一方、上記第1の絶縁膜としてのコラプス抑制膜18の端縁部18aの突出寸法L1が、05μmを超えると、ゲート電極15の基部15aがショットキー接合している接合部分15a-2に対する、上記コラプス抑制膜18上のゲート電極15の基部15aの張り出し部15a-1の影響が大きくなり、しきい値電圧が2段階になるなどの安定性の低下を招く。したがって、上記第1の絶縁膜としてのコラプス抑制膜18の端縁部18aの突出寸法L1を、01μm~05μmとすることで、しきい値電圧が2段階になるなどの安定性の低下を招くことなく、電界集中を緩和できる。また、この実施形態によれば、上記第1の絶縁膜をコラプス抑制膜18としたので、耐圧を向上できるだけでなく、電流コラプスも抑制できる。上記電流コラプスとは、GaN系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。尚、上記第1実施形態では、一例として、ゲート電極15の基部15aの長さL3を、18μmとしたが、ゲート電極15の基部15aの長さL3は、例えば、08μm~3μmの範囲で設定してもよい。また、上記ゲート電極15のフィールドプレート部15bの長さL4を20μmとしたが、フィールドプレート部15bの長さL4を、例えば、05μm~10μmの範囲で設定してもよい。また、上記ゲート電極15のフィールドプレート部15cの長さL2を07μmとしたが、フィールドプレート部15cの長さL2を、例えば、05μm~3μmの範囲で設定してもよい。また、上記第1実施形態では、一例として、ソース電極13とゲート電極15との間の距離D1を13μmとしたが、距離D1を05μm~5μmの範囲で設定してもよい。また、上記第1実施形態では、一例として、ゲート電極15とドレイン電極14との間の距離D2を8μmとしたが、距離D2を3μm~30μmの範囲で設定してもよい。また、上記第1実施形態においては、第1の絶縁膜としてのコラプス抑制膜18は、開口21のソース電極側の端縁部が第2の絶縁膜23から突出していないが、図8に示すように、端縁部18aと同様に、コラプス抑制膜18の開口21のソース電極側の端縁部18bが、第2の絶縁膜23の開口25のソース電極側の端縁部23bから突出していてもよい。また、上記第1実施形態において、図10に示すように、上記第1の絶縁膜としてのコラプス抑制膜18の端縁部18aの上側の角部18a-1を面取りされた形状としてもよい。また、上記角部18a-1の面取り形状は、略直線状に傾斜した面取り形状としたが、湾曲面形状としてもよい。また、上記第1の絶縁膜としてのコラプス抑制膜18の端縁部18aだけでなく第2の絶縁膜23の端縁部23aの上側の角部23a-1を図10に破線で示すような面取り形状としてもよい。このような面取り形状によって、ゲート電極15の段切れを抑制して、安定したトランジスタ特性が得られ、信頼性を向上できる。上記コラプス抑制膜18や第2の絶縁膜23の端縁部18a23aの上側の角部18a-123a-1の面取り形状は、例えば、パターニング時にウェットエッチングを行なうことで形成できる。また、図10に示す第2の絶縁膜23の開口25のソース電極13側の端縁部23bの上側の角部23b-1を面取り形状にしてもよい。また、図8に示すコラプス抑制膜18の端縁部18aや18bの上側の角部を面取り形状にしてもよく、第2の絶縁膜23の端縁部23aや23bの上側の角部を面取り形状にしてもよい。図4は、この発明の電界効果トランジスタの第2実施形態であるノーマリーオフタイプのGaN系HFETを示す断面図である。この実施形態のGaN系HFETは、図4に示すように、Si基板上に、アンドープAlXGa1-XN層51と、アンドープAlyGa1-yN層52を順に形成している。また、上記アンドープAlyGa1-yN層52上に、メサ型のアンドープAlZGa1-ZN層72を形成した。上記アンドープAlXGa1-XN層51とアンドープAlyGa1-yN層52との界面に、上記メサ型のアンドープAlZGa1-ZN層72下の領域を除いて、2DEG69が発生する。この実施形態では、上記アンドープAlXGa1-XN層51の厚さt1を上記アンドープAlyGa1-yN層52の厚さt2よりも厚くした。また、上記メサ型のアンドープAlZGa1-ZN層72の厚さt3を、上記アンドープAlyGa1-yN層52の厚さt2よりも厚くした。また、上記メサ型のアンドープAlZGa1-ZN層72の厚さt3を、上記アンドープAlXGa1-XN層51の厚さt1よりも薄くした。つまり、アンドープAlXGa1-XN層51アンドープAlyGa1-yN層52メサ型のアンドープAlZGa1-ZN層72の厚さt1t2t3の大小関係を、t1>t3>t2とした。また、上記アンドープAlyGa1-yN層52の混晶比yを上記アンドープAlXGa1-XN層51の混晶比xよりも大きくし、このアンドープAlXGa1-XN層51の混晶比xを上記メサ型のアンドープAlZGa1-ZN層72の混晶比zよりも大きくした。具体的一例では、上記アンドープAlXGa1-XN層51の厚さt1を1000nmとし、上記アンドープAlyGa1-yN層52の厚さt2を10nmとし、上記メサ型のアンドープAlZGa1-ZN層72の厚さt3を50nmとした。また、この具体的一例では、上記アンドープAlyGa1-yN層52の混晶比yを021とし、上記アンドープAlXGa1-XN層51の混晶比xを004とし、上記メサ型のアンドープAlZGa1-ZN層72の混晶比zを0とした。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープAlGaN層51とアンドープAlGaN層52との間に層厚1nmのAlN層を形成してもよい。上記アンドープAlGaN層52上に、予め設定された間隔をあけてソース電極63とドレイン電極64を形成している。上記アンドープAlGaN層52上のソース電極63とドレイン電極64との間かつソース電極63側にゲート電極65を形成している。ここでは、一例として、上記ソース電極63とゲート電極65との間の距離D51を、D51=13μmとし、ゲート電極65とドレイン電極64との間の距離D52を、D52=8μmとした。また、この実施形態では、上記アンドープAlGaN層52の厚さt2を例えば10nmとしてソース電極63とドレイン電極64をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープAlGaN層52の厚さt2を例えば30nmとしてアンドープAlGaN層52のオーミックコンタクト部分に予めSiドープをしてn型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープAlGaN層52のソース電極が形成される領域およびドレイン電極が形成される領域に、予めリセスを形成し、ソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。また、電流コラプスを抑制するためのコラプス抑制膜68が、上記ソース電極63と上記ドレイン電極64との間で上記アンドープAlGaN層52上および上記メサ型のアンドープAlZGa1-ZN層72上に第1の絶縁膜として形成されている。この第1の絶縁膜としてのコラプス抑制膜68は、上記ゲート電極65下に延在している。このコラプス抑制膜68には開口81が形成され、上記ゲート電極65は、上記開口81を貫通して上記メサ型のアンドープAlGaN層72にショットキー接合している。上記コラプス抑制膜68は、一例として、Siリッチなシリコン窒化膜で作製されている。このSiリッチなシリコン窒化膜とは、Si:N=075:1のストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜であり、例えば、SiとNとの組成比Si:N=11~1.9:1である。また、好ましい一例では、SiとNとの組成比Si:N=13~1.5:1である。また、SiON膜で作製された第2の絶縁膜73が、上記コラプス抑制膜68上に形成されている。この第2の絶縁膜73は、上記コラプス抑制膜68上で上記ゲート電極65下に延在している。この第2の絶縁膜73は、開口85が形成され、この開口85は、上記コラプス抑制膜68の開口81に連通している。この第2の絶縁膜73の開口85に、上記コラプス抑制膜68の端縁部68aが露出している。すなわち、上記コラプス抑制膜68の端縁部68aは、上記第2の絶縁膜73の端縁部73aから突出している。この実施形態では、一例として、コラプス抑制膜68の端縁部68aが第2の絶縁膜73の端縁部73aから突出している突出寸法L1を、05μmとした。なお、この実施形態では、一例として、第2の絶縁膜73をSiON膜で作製したが、第2の絶縁膜73を、他の酸化膜、例えば、SiO2膜やAl2O3膜等で作製してもよい。また、第2の絶縁膜73を、ストイキオメトリなシリコン窒化膜としてもよい。この第2実施形態では、図4に示すように、ゲート電極65の基部65aが、上記第2の絶縁膜73の開口85およびコラプス抑制膜68の開口81を通してメサ型のアンドープAlGaN層72にショットキー接合している。この基部65aは、上記コラプス抑制膜68の端縁部68a上にひさし状に張り出している張り出し部65a‐1を有している。また、ゲート電極65は、上記基部65aに連なっていて上記第2の絶縁膜73上でドレイン電極64に向かって延在しているフィールドプレート部65bを有している。また、ゲート電極65は、基部65aからソース電極63側に延在しているフィールドプレート部65cを有している。このゲート電極65の略直下に上記メサ型のアンドープAlGaN層72が位置している。なお、上記ソース電極63側に延在しているフィールドプレート部65cはなくてもよい。この実施形態では、一例として、フィールドプレート部65bが、第2の絶縁膜73上でドレイン電極64に向かって延在している長さL54は、20μmである。また、フィールドプレート部65cが、第2の絶縁膜73上でソース電極63に向かって延在している長さL52は、07μmである。また、ゲート電極65の基部65aの長さL53は、18μmである。また、この第2実施形態では、一例として、上記ゲート電極65で覆われている第2の絶縁膜73の部分73bの膜厚を50nmとし、上記ゲート電極65で覆われていない第2の絶縁膜73の部分73cの膜厚を150nmとし、上記第1の絶縁膜としてのコラプス抑制膜68の膜厚を20nmとした。次に、図5、図6を順に参照して、この第2実施形態のGaN系HFETの製造方法を説明する。まず、図示しないSi基板上に、図5に示すように、MOCVD法を用いて、アンドープGaN層51、アンドープAlGaN層52、および、上記メサ型のアンドープAlGaN層72とするためのアンドープAlGaN層を順に形成する。次に、フォトリソグラフィーで上記メサ型のアンドープAlGaN層72を形成すべき領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングを行なって、図5に示すように、メサ型のアンドープAlGaN層72を形成する。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。次に、図5に示すように、上記アンドープAlGaN層52および上記メサ型のアンドープAlGaN層72上に、プラズマCVD法を用いて、コラプス抑制膜68となるシリコン窒化膜98を形成する。このコラプス抑制膜68となるシリコン窒化膜98の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記コラプス抑制膜68となるシリコン窒化膜98の膜厚は、一例として、20nmとしたが、20nm~50nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりシリコン窒化膜98を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜98を形成できる。このシリコン窒化膜98によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、コラプス抑制膜68となるシリコン窒化膜98のSiとNとの組成比Si:N=11~1.9:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜28のSiとNとの組成比Si:N=13~15:1にすることが、電流コラプスを抑制する上で特に有効である。次に、上記コラプス抑制膜68となるシリコン窒化膜98上にフォトレジスト層を形成し、露光現像することにより、ソース電極63ドレイン電極64を形成すべき領域の上記フォトレジスト層、および、ゲート電極65の基部65aを形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図5に示すように、上記コラプス抑制膜68となるシリコン窒化膜98のうち、ソース電極63ドレイン電極64を形成すべき領域、および、ゲート電極65の基部65aを形成すべき領域を除去して、これらの領域にアンドープAlGaN層52、および、メサ型のアンドープAlGaN層72を露出させる。次に、上記コラプス膜68となるシリコン窒化膜98を熱処理する。この熱処理の温度は、例えば、500°Cで30分間とした。なお、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。その後、図6に示すように、上記コラプス抑制膜68上に、プラズマCVD法により、第2の絶縁膜73となるSiON膜93を形成する。次に、レジストを用いたパターニングにより、上記第2の絶縁膜73を形成すべき領域にフォトレジストを形成し、ドライエッチングにより、上記第2の絶縁膜73を形成すべき領域以外のSiON膜93を除去して、上記第2の絶縁膜73を形成する。次に、上記第2の絶縁膜73に、680°C以上で1時間のアニールを行なう。その後、TiNを全面スパッタし、フォトリソグラフィでゲート電極65を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のTiN膜を除去して、図4に示すように、TiN電極によるゲート電極65を形成する。このゲート電極65の基部65aは、接合部65a-2がメサ型のAlGaN層72にショットキー接合していると共に張り出し部65a-1の直下にはコラプス抑制膜68の端縁部68aが位置している。また、フィールドプレート部65bの直下には、SiON膜による第2の絶縁膜73とコラプス抑制膜68とが位置している。次に、フォトリソグラフィにより、ソース電極63ドレイン電極64を形成すべき領域が開口したフォトレジストを形成する。そして、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図4に示すように、上記TiAl電極によるソース電極63ドレイン電極64を形成する。上記TiAl電極は、Ti層Al層が順に積層された積層構造の電極である。次に、上記ソース電極63ドレイン電極64を、熱処理してオーミック電極にする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。こうして作製した上記第2実施形態のGaN系HFETによれば、上記ゲート電極65下で第1の絶縁膜であるコラプス抑制膜68の端縁部68aが第2の絶縁膜73の端縁部73aから突き出ている。この構成により、図7の電界強度特性図を参照して上記第1実施形態で説明したのと同様、上記コラプス抑制膜68の端縁部68aでの電界集中を緩和できることが判明した。すなわち、第1の絶縁膜としてのコラプス抑制膜68の端縁部68aの突出寸法L51を01μm以上にすることで、コラプス抑制膜68の端縁部68aを第2の絶縁膜73から突き出ていない場合に比べて、コラプス抑制膜68の端縁部68aでの電界強度を大幅に低減できることが分かった。一方、上記第1の絶縁膜としてのコラプス抑制膜68の端縁部68aの突出寸法L51が、05μmを超えると、ゲート電極65の基部65aがショットキー接合している接合部65a-2に対する、上記コラプス抑制膜68上のゲート電極65の基部65aの張り出し部65a-1の影響が大きくなり、しきい値電圧が2段階になるなどの安定性の低下を招くこととなる。したがって、上記第1の絶縁膜としてのコラプス抑制膜68の端縁部68aの突出寸法L51を、01μm~05μmとすることで、しきい値電圧が2段階になるなどの安定性の低下を招くことなく、電界集中を緩和できる。また、この実施形態によれば、上記第1の絶縁膜をコラプス抑制膜68としたので、耐圧を向上できるだけでなく、電流コラプスも抑制できる。また、この第2実施形態では、上述の如く、メサ型のアンドープAlZGa1-ZN層72を形成し、上記アンドープAlXGa1-XN層51の厚さt1とアンドープAlyGa1-yN層52の厚さt2とメサ型のアンドープAlZGa1-ZN層72の厚さt3との関係を、t1>t3>t2とし、かつ、混晶比xyzをy>x>zとした。これにより、上記メサ型のアンドープAlZGa1-ZN層72の直下の領域において、2DEG69が生じないようにして、ノーマリオフタイプのGaN系HFETを実現できる。尚、上記第2実施形態では、一例として、ゲート電極65の基部65aの長さL53を、18μmとしたが、ゲート電極65の基部65aの長さL53は、例えば、08μm~3μmの範囲で設定してもよい。また、上記ゲート電極65のフィールドプレート部65bの長さL54を20μmとしたが、フィールドプレート部65bの長さL54を、例えば、05μm~10μmの範囲で設定してもよい。また、上記ゲート電極65のフィールドプレート部65cの長さL52を07μmとしたが、フィールドプレート部65cの長さL52を、例えば、05μm~3μmの範囲で設定してもよい。また、上記第2実施形態では、一例として、ソース電極63とゲート電極65との間の距離D51を13μmとしたが、距離D51を05μm~5μmの範囲で設定してもよい。また、上記第2実施形態では、一例として、ゲート電極65とドレイン電極64との間の距離D52を8μmとしたが、距離D52を3μm~30μmの範囲で設定してもよい。また、上記第2実施形態においては、第1の絶縁膜としてのコラプス抑制膜68は、開口81のソース電極側の端縁部が第2の絶縁膜73から突出していないが、図9に示すように、端縁部68aと同様に、コラプス抑制膜68の開口81のソース電極側の端縁部68bが、第2の絶縁膜73の開口85のソース電極側の端縁部73bから突出していてもよい。また、上記第2実施形態において、図11に示すように、上記第1の絶縁膜としてのコラプス抑制膜68の端縁部68aの上側の角部68a-1を面取りされた形状としてもよい。この角部68a-1の面取り形状は、略直線状に傾斜した面取り形状としたが、湾曲面状の面取り形状としてもよい。また、上記第1の絶縁膜としてのコラプス抑制膜68の端縁部68aだけでなく第2の絶縁膜73の端縁部73aの上側の角部73a-1を破線で示すような面取り形状としてもよい。このような面取り形状によって、ゲート電極65の段切れを抑制して、安定したトランジスタ特性が得られ、信頼性を向上できる。上記コラプス抑制膜68や第2の絶縁膜73の端縁部68a73aの上側の角部68a-173a-1の面取り形状は、例えば、パターニング時にウェットエッチングを行なうことで形成できる。また、図11に示す第2の絶縁膜73の開口85のソース電極13側の端縁部73bの上側の角部73b-1を面取り形状にしてもよい。また、図9に示すコラプス抑制膜68の端縁部68aや68bの上側の角部を面取り形状にしてもよく、第2の絶縁膜73の端縁部73aや73bの上側の角部を面取り形状にしてもよい。また、上記第1第2実施形態では、GaN系半導体積層体を、GaN層やAlGaN層で構成したが、AlxInyGa1xyNで表されるGaN系半導体層を含むものでもよい。すなわち、上記GaN系半導体積層体は、AlGaN、GaN、InGaN等を含むものとしてもよい。また、上記第1実施形態では、ノーマリオンタイプのHFETについて説明したが、上記第2実施形態のようなノーマリオフタイプでも同様の効果が得られる。また、上記第1第2実施形態では、第1の絶縁膜をシリコン窒化膜によるコラプス抑制膜としたが、第2の絶縁膜と同様にSiON膜、SiO2膜、Al2O3膜等の酸化膜としてもよい。また、上記第1第2実施形態では、第2の絶縁膜をSiON膜、SiO2膜、Al2O3膜等の酸化膜としたが、コラプス抑制膜としてもよい。また、上記第1第2実施形態において、第1第2の絶縁膜をストイキオメトリなシリコン窒化膜としてもよい。また、上記第1実施形態では、上記第1絶縁膜としてのコラプス抑制膜の膜厚を、20nmまたは50nmとしたが、20nm~50nmの範囲内で設定してもよく、例えば、5nm~100nmの範囲内で設定してもよい。また、上記第1実施形態では、上記第2の絶縁膜23の膜厚を150nmまたは120nmとしたが、120nm~150nmの範囲内で設定してもよく、例えば、100nm~400nmの範囲内で設定してもよい。また、上記第2実施形態では、上記第1絶縁膜としてのコラプス抑制膜の膜厚を、20nmとしたが、20nm~50nmの範囲内で設定してもよく、例えば、5nm~100nmの範囲内で設定してもよい。また、上記第2実施形態では、第2の絶縁膜73の部分73bの膜厚を50nmとしたが、50nm~400nmの範囲内で設定してもよい。また、上記第2実施形態では、第2の絶縁膜73の部分73cの膜厚を150nmとしたが、50nm~400nmの範囲内で設定してもよい。また、上記実施形態では、ゲート電極1565をTiNで作製したが、WNで作製してもよい。また、ゲート電極1565をPtAuやNiAuで作製してもよい。また、上記第1第2実施形態では、上記オーミック電極としてのソース電極1363とドレイン電極1464を、Ti層Al層が順に積層されたTiAl電極としたが、Ti層Al層TiN層が順に積層されたTiAlTiN電極としてもよい。また、上記Al層の代わりにAlSi層やAlCu層を用いてもよい。また、ソース電極ドレイン電極としては、HfAl電極としてもよい。また、ソース電極ドレイン電極としては、TiAlまたはHfAl上にNiAuを積層したものとしてもよく、TiAlまたはHfAl上にPtAuを積層したものとしてもよく、TiAlまたはHfAl上にAuを積層したものとしてもよい。この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。