基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層、特に、単結晶シリコン層とを備える半導体オンインシュレータ、SeOI、構造、特にシリコンオンインシュレータ、SOI、構造と、電界効果トランジスタ、FETを、を備え、前記FETは、前記基板内のチャンネル領域と、前記半導体オンインシュレータ構造の前記酸化物層の少なくとも一部である誘電体と、少なくとも部分的に前記半導体オンインシュレータ構造の前記半導体層の第1の部分であるゲートと、を備える半導体デバイス。前記誘電体がゲート誘電体であり、前記ゲートが、特に、前記半導体オンインシュレータ構造の前記半導体層の前記第1の部分上にポリシリコン層を更に備えるゲート電極である、請求項1に記載の半導体デバイス。前記FETが浮遊ゲートFETであり、前記誘電体がトンネル誘電体であり、前記ゲートが浮遊ゲートである、請求項1に記載の半導体デバイス。前記半導体オンインシュレータ構造の前記半導体層の第2の部分で作られるチャンネル領域とソース領域とドレイン領域とを備える他のFETを更に備える、請求項1~3のいずれか1項に記載の半導体デバイス。前記SeOI構造の前記半導体層の前記第1の部分と前記SeOI構造の前記半導体層の前記第2の部分が少なくとも部分的に相互に重なっている、請求項4に記載の半導体デバイス。前記SeOI構造の前記半導体層の前記第1の部分が少なくとも部分的に前記他のFETのソース領域あるいはドレイン領域を形成する、請求項5に記載の半導体デバイス。前記半導体オンインシュレータ構造の前記半導体層の第3の部分で作られるチャンネル領域とソース領域とドレイン領域とを備える追加のFETを更に備える、請求項1~6のいずれか1項に記載の半導体デバイス。前記半導体オンインシュレータ構造の前記半導体層の前記第1の部分が前記半導体オンインシュレータ構造の前記半導体層の前記第3の部分と異なっており、前記半導体オンインシュレータ構造の前記酸化物層の一部から作られる前記誘電体を含む前記FETを前記追加のFETから分離する絶縁体領域、特に浅いトレンチ絶縁部を更に備えている、請求項7に記載の半導体デバイス。半導体デバイスを製造する方法であって、基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層を備える半導体オンインシュレータ、SeOI、構造を準備するステップと、前記半導体層上にポリシリコン層を形成して、SeOI構造上にポリシリコンを得るステップと、SeOI構造上の前記ポリシリコンをエッチングして、前記基板内のチャンネル領域と、前記SeOI構造の前記酸化物層の一部から作られるゲート誘電体と、少なくとも部分的に前記SeOI構造の前記半導体層の第1の部分と前記半導体層上に形成される前記ポリシリコン層の一部とで作られるゲート電極を備えるFETを形成するステップと、を含む、前記方法。半導体デバイスを製造する方法であって、基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層を備える半導体オンインシュレータ、SeOI、構造を準備するステップと、前記半導体層上に誘電体層を形成するステップと、前記誘電体層上にポリシリコン層を形成して、多層構造を得るステップと、前記多層構造をエッチングして、前記基板内のチャンネル領域と、前記SeOI構造の前記酸化物層の一部から作られるトンネル誘電体と、前記SeOI構造の前記半導体層の第1の部分で作られる浮遊ゲートと、前記半導体層上に形成される前記誘電体層の一部で作られるゲート誘電体と、前記誘電体層上に形成される前記ポリシリコン層の一部を備えるゲート電極を備える浮遊ゲートFETを形成するステップと、を含む、前記方法。前記SeOI構造上にマスク層を形成するステップと、前記マスク層を通して基板にまで及ぶと共に前記SeOI構造の第1の領域を前記SeOI構造の第2の領域から分離する浅いトレンチ絶縁部を形成するステップと、前記SeOI構造の前記第2の領域から前記マスク層を除去するステップと、次に、前記SeOI構造の前記第2の領域上に誘電体層を形成するステップと、前記誘電体層上に金属層を形成するステップと、前記SeOI構造の前記第1の領域から前記マスク層を除去するステップと、前記第2の領域における前記金属層と、前記誘電体層と、前記SeOI構造とをエッチングして、前記SeOI構造の前記第2の領域にMOSFETを形成するステップと、を更に含み、前記ポリシリコン層が前記SeOI構造の前記第1の領域における前記半導体層上に形成されて、SeOI構造上と前記金属層上にポリシリコンを得る、請求項9に記載の方法。前記SeOI構造上にマスク層を形成するステップと、前記マスク層を通して前記基板にまで及ぶと共に前記SeOI構造の第1の領域を前記SeOI構造の第2の領域から分離する浅いトレンチ絶縁部を形成するステップと、前記SeOI構造の前記第2の領域から前記マスク層を除去するステップと、次に、前記SeOI構造の前記第2の領域上に他の誘電体層を形成するステップと、前記他の誘電体層上に金属層を形成するステップと、前記SeOI構造の前記第1の領域から前記マスク層を除去するステップと、前記第2の領域における前記金属層と、前記他の誘電体層と、前記SeOI構造とをエッチングして、前記SeOI構造の前記第2の領域に前記MOSFETを形成するステップと、を更に含み、前記誘電体層が前記半導体層上に形成され且つ前記ポリシリコン層が前記誘電体層上に形成されて、前記SeOI構造の前記第1の領域において多層構造を得る、請求項10に記載の方法。前記SeOI構造上にMOSFETを製造するステップであって、前記SeOI構造の前記単結晶シリコン層上にゲート誘電体を形成する工程と、前記ゲート誘電体上にゲート電極を形成する工程と、ソース領域とドレイン領域を形成して、前記ソース領域とドレイン領域の一方が少なくとも部分的に前記SeOI構造の前記半導体層の前記第1の部分で少なくとも部分的に作られる前記ゲート電極の少なくとも一部で形成される工程と、を含む、前記ステップを更に含む、請求項9に記載の方法。前記SeOI構造上にMOSFETを製造するステップであって、前記SeOI構造の前記単結晶シリコン層上にゲート誘電体を形成する工程と、前記ゲート誘電体上にゲート電極を形成する工程と、ソース領域とドレイン領域を形成して、前記ソース領域と前記ドレイン領域の一方が少なくとも部分的に前記SeOI構造の前記シリコン層の前記第1の部分で少なくとも部分的に作られる前記浮遊ゲートの少なくとも一部で形成される工程と、を含む、前記ステップを更に含む、請求項10に記載の方法。前記SeOI構造を設けるステップは、基板層と、前記基板層上の第1の二酸化シリコン層と、前記第1の二酸化シリコン層上の単結晶シリコン層を備えるシリコンオンインシュレータ、SOI、スタックを準備する工程と、前記単結晶シリコン層上に第2の酸化物層と前記第2の酸化物層上にマスク層を形成する工程と、前記第2の酸化物層と前記マスク層をパターン形成して、前記単結晶シリコン層の第1の部分を露出させる工程と、得られた前記構造をアニールプロセスに供し、それにより、薄膜化された二酸化シリコン層を得るために前記単結晶シリコン層の露出された前記第1の部分の下の前記第1の二酸化シリコン層の前記部分を部分的に溶解する工程と、前記第2の酸化物層と前記マスク層を除去する工程と、を備え、前記SOI構造の前記酸化物層の前記部分が前記薄膜化された二酸化シリコン層の少なくとも一部である、請求項9~14のいずれか1項に記載の方法。前記SeOI構造を設けるステップは、基板層と、前記基板層上の第1の酸化物層と、前記第1の酸化物層上の単結晶シリコン層を備えるシリコンオンインシュレータ、SOI、スタックを準備する工程と、前記単結晶シリコン層上に第2の酸化物層と前記第2の酸化物層上にマスク層を形成する工程と、前記第2の酸化物層と前記マスク層をパターン形成して、前記単結晶シリコン層の第1の部分を露出させる工程と、露出された前記単結晶シリコン層を熱的に酸化して、前に露出された前記単結晶シリコン層と第1の薄膜化された単結晶シリコン層上に酸化シリコン層を形成する工程と、前記第2の酸化物層と前記マスク層と前に露出された前記単結晶シリコン層上に形成された前記酸化シリコン層を除去する工程と、を含み、前記SOI構造の前記シリコン層の第1の部分が前記第1の薄膜化された単結晶シリコン層の少なくとも一部である、請求項9~15のいずれか1項に記載の方法。上記を考慮して、本発明は、半導体デバイスの製造法及びトランジスタがゲート誘電体-ゲート電極の接合部に関して空間効率がよく且つ改善された特性で形成され得る半導体デバイスに関する。上記の目的に対処するために、基板と、基板上の酸化物層BOX層と、酸化物層上の半導体層、特に単結晶シリコン層を備える半導体オンインシュレータ、特に、シリコンオンインシュレータ、SOI、構造と、電界効果トランジスタ、FETを備え、このFETは、基板内のチャンネル領域と、半導体オンインシュレータの酸化物層構造の少なくとも一部である誘電体と、少なくとも部分的に、半導体オンインシュレータ構造の半導体層の第1の部分であるゲートと、を備える請求項1に記載の半導体デバイスが提供される。一具体的実施形態において、誘電体はゲート誘電体であり、ゲートは、特に、少なくとも部分的にゲートを形成する半導体オンインシュレータ構造、例えば、SOI構造の半導体層例えば、単結晶シリコン層の第1の部分上にポリシリコン層を更に備えることができるゲート電極である。以下に、単結晶層を備えるSOI構造を説明する。しかしながら、シリコンに限らず、いかなる半導体オンインシュレータ構造も本発明に包含され得ることは理解されるべきである。従って、本発明によれば、SOI構造の最初のBOX層の部分の形のゲート誘電体を有するFETが設けられ、更に、少なくとも部分的に、SOI構造の単結晶シリコン層の部分から形成されるゲート電極を有する。それにより、単結晶シリコンによる改善された電極特性が得られ当該技術において、通常ポリシリコンがゲート材料として用いられているだけである、誘電体とゲート電極の間の接合部の材料特性が著しく改善される。当該技術において、ポリシリコン酸化物接合部がゲート電極とゲート誘電体との間に設けられている。本発明によれば、単結晶シリコン酸化物接合部がゲート電極とゲート誘電体との間に設けられ、それにより、不均一なドーパントの分布を生じる粒界が避けられ且つ高性能のトランジスタの長期運用の信頼性、更にVTの可変性への寄与にも影響を与える。従って、設けられるトランジスタは、高電圧の用途に、例えば、RFデバイス、また静電放電ESDの保護の関連において特に適している。他の具体的実施形態において、FETは浮遊ゲートFETであり、誘電体はトンネル誘電体であり、ゲートは浮遊ゲートである。浮遊ゲートFETは、更に、浮遊ゲート上のゲート誘電体とゲート誘電体上の、特にポリシリコンで作られるゲート電極を備える。前と同様に、単結晶シリコン酸化物接合部は、今度は浮遊ゲートとトンネル誘電体の間に設けられる。単結晶シリコン酸化物接合部により、従来のポリシリコン酸化物接合部に比べて改善された電荷/データの保持が達成される。従って、本実施形態は、特に高電圧のFLASHメモリデバイスの製造に適している。浮遊ゲートFETの製造は、ゲート誘電体としてのBOX層の一部と上述のように少なくとも部分的に単結晶シリコンで作られるゲート電極を備えるFETの製造と両立するものである。上記の例において、例えば、SOI構造の基板がポリシリコンの基板であってもよく、BOX層が二酸化シリコン層の形で設けられてもよい。SOI構造は、SMARTCUT著作権プロセスによって得ることができる。本発明のFETに関する上記の例は、SOI上の従来のバルクトランジスタMOSFETとの同時一体化に特に適している。従って、上記の例の1つの半導体デバイスは、更に共にSOI構造のシリコン層の第2の部分で作られるチャンネル領域とソースドレイン領域を備える他のFETを備えてもよい。更に、他のFETは、SOIの単結晶シリコン層に位置するチャンネル領域上に形成される低k材料を特に備える誘電体層とこのゲート誘電体層上に形成されるゲート金属層を備えてもよい。実施形態によれば、SOI構造のシリコン層の第1の部分は、SOI構造のシリコン層の第2の部分と異なっており、絶縁体領域、特に浅いトレンチ絶縁部がいずれもSOI構造の単結晶シリコンの第2の部分で作られるチャンネル領域とソースドレイン領域を備える他のFETから、SOI構造の酸化物層の一部から作られる誘電体層を備えるFETを分離して設けられる。あるいは、SOI構造の単結晶シリコン層の第1の部分とSOI構造の単結晶シリコンの第2の部分は、少なくとも部分的に相互に重なり合っている。特に、SOI構造の単結晶シリコンの第1の部分本発明のトランジスタに対するゲートとして機能するは、少なくとも部分的に他の即ち、従来のFETのソース領域あるいはドレイン領域を形成し得る。いずれの場合においても、トランジスタの製造のためのプロセス流れは、トランジスタデバイス双方の同時一体化を容易に可能にする。SOI構造の単結晶シリコン層の第1の部分が他のFETの少なくとも部分的にソース領域あるいはドレイン領域を形成するとき、必要な空間を最小化することを可能にする非常にコンパクトな構成が生じる。更に、半導体デバイスはFETを備えてもよく、FETはSOI構造の酸化物層の一部から作られる誘電体と、そのFETとは分離される従来のMOSFETと、SOI構造の酸化物層の一部から作られる誘電体を備える本発明のFETのゲートと共有するソース領域あるいはドレイン領域を有する追加の従来のMOSFETを備えている。上述の目的を説明するために、本発明は、また、半導体デバイスを製造する方法であって、基板と、基板上の酸化物層と、酸化物層上の単結晶シリコン層を備える半導体オンインシュレータ、SOI構造を準備するステップと、単結晶シリコン層上にポリシリコン層を形成して、SOI構造の上にポリシリコンを得るステップと、SOI構造上のポリシリコンをエッチングして、基板内のチャンネル領域と、SOI構造の酸化物層の一部分から作られるゲート誘電体と、SOI構造の単結晶シリコン層の第1の部分と少なくとも部分的には単結晶シリコン層上に形成されるポリシリコン層の一部とで作られるゲート電極を備えるFETを形成するステップを含む、前記方法を提供する。エッチングは、SOI構造上のポリシリコン層の上に形成されるとともにパターン形成されたフォトレジストに基づいて行われ得る。本発明の方法の次の実施形態において、埋め込まれた酸化物層上の単結晶シリコン層を備えるSOI構造を参照して説明されるが、原理的に、他のいかなる半導体材料も使用し得る。従って、本発明は半導体インインシュレータ構造、例えば、酸化物層上のゲルマニウムあるいはシリコンゲルマニウムを含むものを包含し、SOI構造に限定されないことは理解されるべきである。方法は、更に、SOI構造上にマスク層を形成するステップと、マスク層を通して基板にまで及ぶと共にSOI構造の第1の領域をSOI構造の第2の領域から分離する浅いトレンチ絶縁部を形成するステップと、SOI構造の第2の領域からマスク層を除去するステップと、次に、SOI構造の第2の領域上に誘電体層を形成するステップと、誘電体層上に金属層を形成するステップと、SOI構造の第1の領域からマスク層を除去するステップと、第2の領域における金属層と、誘電体層と、SOI構造をエッチングして、SOI構造の第2の領域にMOSFETを形成するステップと、を含むことができ、ポリシリコン層がSOI構造の第1の領域において単結晶シリコン層上に形成されて、SOI構造上と金属層上にポリシリコンを得る。従来のMOSFETとの同時一体化は容易に実現され得る。従って、上記実施例による方法は、更に、SOI構造上にMOSFETを製造するステップであって、SOI構造の単結晶シリコン層上にゲート誘電体を形成する工程と、ゲート誘電体上にゲート電極を形成する工程と、ソース領域とドレイン領域を形成して、ソース領域とドレインの領域の一方が、少なくとも部分的にSOI構造の単結晶シリコンの第1の部分で少なくとも部分的に作られるゲート電極の少なくとも一部で形成される工程とを含む、前記ステップを含むことができる。更に、半導体デバイスを製造する方法であって、基板と、基板上の酸化物層と、酸化物層上の単結晶シリコン層を備えるシリコンオンインシュレータ、SOI構造を準備するステップと、単結晶シリコン層上に誘電体層を形成するステップと、誘電体層上にポリシリコン層を形成して、多層構造を得るステップと、多層構造をエッチングして、基板内のチャンネル領域と、SOI構造の酸化物層の一部から作られるトンネル誘電体と、SOI構造の単結晶シリコン層の第1の部分で作られる浮遊ゲートと、単結晶シリコン層上に形成される誘電体層の一部で作られるゲート誘電体と、誘電体層上に形成されるポリシリコン層の一部を備えるゲート電極を備える浮遊ゲートFETを形成するステップとを含む、前記方法が提供される。また前と同様に、エッチングステップは、SOI構造上のポリシリコン層上に形成されるとともにパターン形成されるフォトレジストに基づいて行われ得る。浮遊ゲートトランジスタの形成を含むこの方法は、また、SOI構造上にマスク層を形成するステップと、マスク層を通して基板にまで及ぶと共にSOI構造の第2の領域からSOI構造の第1の領域を分離する浅いトレンチ絶縁部を形成するステップと、SOI構造の第2の領域からマスク層を除去するステップと、次に、SOI構造の第2の領域上に他の誘電体層を形成するステップと、他の誘電体層上に金属層を形成するステップと、SOI構造の第1の領域からマスク層を除去するステップと、第2の領域における金属層と、誘電体層と、SOI構造をエッチングして、SOI構造の第2の領域にMOSFETを形成するステップと、を含むことができ、誘電体層が単結晶シリコン層上に形成され且つポリシリコン層が誘電体層上に形成されて、SOI構造の第1の領域において多層構造が得られる。また前と同様に、従来のMOSFETとの同時一体化は容易に実現される。従って、上記実施例による浮遊ゲートトランジスタに関する方法は、更に、SOI構造上にMOSFETを製造するステップであって、SOI構造の単結晶シリコン層上にゲート誘電体を形成する工程と、ゲート誘電体上にゲート電極を形成する工程と、ソース領域とドレイン領域を形成して、ソース領域とドレイン領域の一方が少なくとも部分的にSOI構造の単結晶シリコンの第1の部分で少なくとも部分的に作られる浮遊ゲートで形成される工程とを含む、前記ステップを含むことができる。本発明の半導体デバイスと方法の上記の実施例において、SOI構造が含まれる。SOI構造は、種々の厚さを有するBOX層を有する。特に、BOX層の厚さは、高性能FETの誘電体層あるいは浮遊ゲートFETのトンネル誘電体に適切であるように適合され得る。種々の厚さのBOX層を有するSOI構造は、基板層と、基板層上の第1の二酸化シリコン層と、第1の二酸化シリコン層上の単結晶シリコン層を備えるSOIスタックを準備し、単結晶シリコン層上に第2の酸化物層と第2の酸化物層上にマスク層を形成し、第2の酸化物層とマスク層をパターン形成して、単結晶シリコン層の第1の部分を露出させ、得られた構造をアニールプロセスに供し、それにより、薄膜化された二酸化シリコン層を得るために単結晶シリコン層の露出された第1の部分の下の第1の二酸化シリコン層の部分を部分的に溶解し、第2の酸化物層とマスク層を除去することによって得ることができる。薄膜化された二酸化シリコン層は、次に、本発明の上記例において誘電体層あるいはトンネル誘電体として役立ち得る。即ち、ゲート誘電体あるいは浮遊誘電体が作られるSOI構造の酸化物層の部分は、薄膜化された二酸化シリコン層の少なくとも一部である。高温のアニールプロセスは、Ar及び/又はN2を含むアニール周囲において900°C~1200°Cの温度で行うことができ、それにより、第1の薄膜化された酸化シリコン層を得るために第1の薄膜化されたシリコン層の下の第1の酸化物層の部分が部分的に溶解する。従って、種々の厚さのBOX層を有するSOI構造を得て、BOX層の厚さが本発明に従って製造されるFETあるいは浮遊ゲートFETのそれぞれゲート誘電体あるいはトンネル誘電体に対する標準を満足させるように適切に適合され得る相乗的利点が得られる。更に、単結晶シリコン層の厚さは、確実に動作するゲート電極あるいは浮遊ゲートそれぞれに対する具体的な要求に適合させることができる。特に、形成され得る上記の例におけるSOI構造は、基板層と、基板層上の第1の酸化物層と、第1の酸化物層上の単結晶シリコン層を備えるSOIスタックを準備するステップと、単結晶シリコン層上に第2の酸化物層と第2の酸化物層上にマスク層を形成するステップと、第2の酸化物層とマスク層をパターン形成して、単結晶シリコン層の第1の部分を露出させるステップと、露出された単結晶シリコン層を熱的に酸化して、前もって露出された単結晶シリコン層と第1の薄膜化された単結晶シリコン層上に酸化シリコン層を形成するステップと、第2の酸化物層とマスク層及と前もって露出された単結晶シリコン層上に形成される酸化シリコン層を除去するステップを含み、SOI構造のシリコン層の第1の部分は、第1の薄膜化された単結晶シリコン層の少なくとも一部である。熱酸化処理は、O2/H2あるいはO2/H2/HClあるいはO2/HClを含む酸素雰囲気中で更に/又は800°C~1000°Cの温度で行われ得る。マスク層は、窒化物層、特に窒化シリコン層あるいは酸化物/窒化物層のスタックであり得る。BOX層あるいは単結晶シリコン層の厚さを調節する上記の例のステップは反復され得る。従って、BOX層を薄膜化するアニール処理を含む方法は、更に、単結晶シリコン層の露出された第1の部分上に第3の酸化物層と他のマスク層を形成するステップと、第3の酸化物層とその他のマスク層をパターン形成して、単結晶シリコン層の第2の部分を露出させるステップと、得られた構造を他のアニールプロセスに供し、それにより、単結晶シリコン層の露出された第2の部分の下の第1の薄膜化された酸化シリコンの部分を溶解して、第2の薄膜化された酸化シリコン層を得るステップを含むことができる。同様に、薄膜化された単結晶シリコン層を形成する熱酸化ステップを含む方法は、更に、酸化シリコン層の一部の上に第2のマスク層を形成するステップと、第2のマスク層によって覆われていない酸化シリコン層の一部の下に位置する第1の薄膜化されたシリコン層の一部を熱的に酸化させ、それにより、他の酸化シリコン層と第2の薄膜化された単結晶シリコン層を形成するステップを含むことができる。特に、SOI構造内に埋め込まれた酸化物の溶解はSTI形成とドーパント注入と拡散を含む処理の前に行われることは留意されるべきである。STIは、溶解されたBOX層と最初に設けられたBOX層の間の遷移ゾーンに配置される。本発明の追加の特徴と利点は、図面を参照して説明される。説明において、本発明の好ましい実施形態を例示することを意味する添付の図面が参照される。このような実施形態が本発明の全範囲を表すものではないことは理解される。図1a-1gは、本発明の半導体デバイスを製造する実施形態の各段階を示す図である。ポリシリコン基板1、例えば、二酸化シリコンで作られる酸化物層2BOX層、及び、単結晶シリコン層3を備えるSOI構造が示されている。図1bに示されるように、ハードマスク層4がシリコン層3の上に成長するか又は堆積される。図示した実施形態において、ハードマスク層は、酸化物薄層5と窒化シリコン層6を備えている。フォトレジストがハードマスク層4上に堆積され、浅いトレンチ絶縁部7を形成するようにパターン形成される。このために、ハードマスク層4と、シリコン層3とBOX層2がエッチングされ、得られたトレンチは基板1にまで部分的に及ぶ。次に、トレンチが1つ以上の誘電体材料、例えば、二酸化シリコンで充填され、余分の誘電体が化学機械的平坦化によってマスク層5の表面から除去される。図1cに示されるように、ハードマスク層4は領域Aと領域Cから除去され、これらの領域において単結晶シリコン層を露出させる。次に、高k誘電体層8例えば、3.9を超える誘電体定数を有するが単結晶シリコン層3と領域Bの窒化シリコン層6の露出面上に、また、浅いトレンチ絶縁部7の上部に形成され、次に、金属層9が高k誘電体層8の上部に形成される図1dを参照のこと。例えば、高k誘電体層8は窒化シリコンあるいは複合材料SiON、Al2O3、HfO2等で作られていてもよく、金属層9はTiN、W、TaN、三成分Ti-Ta-N等で作られていてもよい。図1eに示される段階において、層8と層9は浅いトレンチ絶縁部7の間の領域Bからと浅いトレンチ部7から除去され、残ったマスク層4は浅いトレンチ絶縁部7の間の領域Bから除去される。次に、ポリシリコン層10が図1fに示されるように堆積される。フォトレジスト図示せずが得られた構造の上に形成され、領域A、B、Cにゲート電極を形成するようにエッチングするためにパターン形成される図1gを参照のこと。図1gに示される実施形態において、3つのFETが形成される。領域Aと領域Cにおいて、SOI上に従来のMOSFET20が生成される。従来のMOSFET20のチャンネル領域は、シリコン層3におけるゲート電極8の下に位置する。チャンネル領域に隣接して、ソース領域とドレイン領域が当該技術において既知のようにnキャリア型あるいはpキャリア型のドーパントによって形成される。MOSFET20のゲート電極は、金属層9から形成され、エッチングされたポリシリコン材料10も含んでいる。本発明のFET30は、トレンチ絶縁部7によって従来のMOSFET20から分離して形成される。本発明のFET30は、図1aに示されるSOI構造に設けられる最初のBOX層2から形成されるゲート誘電体と図1aに示されるSOI構造に設けられる最初の単結晶シリコン層3から形成される単結晶シリコン3’を備えるゲート電極に特徴を有する。ポリシリコン層10’は、ゲート電極の一部としても形成される。ゲート誘電体の下の基板1に設けられるチャンネル領域に隣接したN又はPのドーパントがソース領域とドレイン領域を与える。本発明のFETにおける図1gの当該技術とMOSFET20を比較して、SOI構造のBOX層がゲート誘電体として用いられ、SOI構造の単結晶シリコンがゲート電極の一部として用いられる。それにより、当該技術に比較して、ゲート誘電体二酸化シリコンとゲート電極単結晶シリコンの間のより良い接合部が達成される。それにより、高電圧の高性能トランジスタの動作はより確実であり得る。ゲート電極の望ましい特性によっては、BOX層2が領域Aと領域Cよりも領域Bにおいてより小さい厚さを備えることは留意される。図2aと図2bは、本発明の半導体デバイスを製造する方法について他の実施形態を示す図である。この実施形態によれば、トンネル誘電体としてSOI構造のBOX層の一部と浮遊ゲートとしてSOI構造の単結晶シリコン層の一部を備える浮遊ゲートFETが形成される。1つは図1eに示される構成から始まり得る。例えば、酸化物誘電体層11を成長させるために図2aを参照のこと、単結晶シリコン層3の露出面をおよそ700°C~900°Cで熱的に酸化させる。あるいは、誘電体層11、例えば、酸化シリコン層3を単結晶シリコン層3の露出面上に成長させるか又は堆積させる。次に、ポリシリコン層10を領域Aと領域Cにおいて金属層9上に堆積させる。図1gを参照して上述したように、図2aに示される構成が領域Aと領域Bの2つのMOSFET20を形成するためにエッチンッグされる。更に、浅いトレンチ絶縁部7によってMOSFET20から分離される浮遊ゲートFET40が形成される。上記処理ステップによって領域Bにおける浮遊ゲートFET40はトンネル誘電体2’の下の基板1におけるチャンネル領域を備える。チャンネル領域の両側において、基板1の適切なドーピングによってソース領域とドレイン領域が設けられる。更に、浮遊ゲートFET40はトンネル誘電体2’の上の浮遊ゲート3’を備えている。浮遊ゲート3’は、ゲート誘電体11’によってゲート電極10’から分離される。従来の浮遊ゲートFETと比較して、浮遊ゲートFETがメモリデバイスとして用いられるとき、より良い単結晶シリコン酸化物浮遊ゲートトンネル誘電体接合部が改善されたデータの保持を可能にする。従って、信頼できる高電圧FLASHデバイスを得ることができる。トンネル誘電体の所望の特性によっては開始のSOI構造のBOX層が領域Aと領域Cより領域Bの厚さが小さくてもよい。本発明の半導体デバイスの製造について別の実施形態は、図2c~図2gに示されている。プロセス流れは、図1cに示される構造から開始する。高k誘電体層8は、領域Aと領域Cにおける単結晶シリコン層3上に成長させるか又は堆積させる。金属ゲート層9は、高k誘電体層8図2cを参照のことの上に形成される。次に、ポリシリコン薄層13は、領域Aと領域Cにおいて金属ゲート層9上に形成される。領域Aと領域Cの上の層8、9、13の形成は、領域A、領域B、領域Cの上の層の連続形成とそれぞれ領域Aと領域Cを覆うようにパターン形成されたフォトレジストマスク図示せずを使うことによって領域B及び絶縁領域7から層を除去するリソグラフィーステップを含む。フォトレジストマスクによって露出された領域をエッチングした後、図2cに示される構成が得られる。次に、図2dに示されるようにハードマスク5と6が領域Bにおいて除去される。こうして露出された結晶シリコン層3は、図2eに示されるように酸化された層11を得るように領域Bにおいて酸化される。あるいは、誘電体層11は、露出された結晶シリコン層3の上に形成される。次に、ゲート電極を形成するポリシリコン層10が図2fに示されるように堆積される。それにより、図2aに示されるものと同様であるがポリシリコン薄層13を含む構成が得られる。適切にパターン形成されたフォトレジストマスクによって図2bに示される実施形態と同様に、図2fに示される構造をエッチングすることが行われる。この構造は、領域A、B及びCにおける回路に対するゲート構造を備える。特に、ゲート構造は、ゲート誘電体8と、ゲート金属層9と、領域Aと領域Cにおけるエッチングされたポリシリコンゲート材料10とエッチングされたポリシリコン薄層13の双方を備える。図1a~図1gと図2a~図2gを参照して説明されるように、本発明のトランジスタデバイスは、従来のSOIに基づくトランジスタと同時一体化して製造され得る。しかしながら、半導体デバイスの製造に対する上記の例示的実施形態は、従来のMOSFET20の形成を含まない方法で修正され得ることは言うまでもない。SOI上に本発明のデバイスと従来のバルクトランジスタとの同時一体化が可能であるだけでなく、むしろ異なるトランジスタの新しく高密度に充填された組み合わせが利用できる。本発明の他の実施形態の図3に示されるように、具体的な方法で従来のSOIMOSFETと本発明のFETを備える構成が得られる。図示した実施形態によれば、ソース領域とドレイン領域の形成に用いられるゲート電極100と側壁のスペーサを備える従来のMOSFETがSOI技術に従って形成される。このMOSFETのソース領域とドレインの領域は、それぞれトップソース120とトップドレイン130として示されている。これらのトップソース120とトップドレイン130の領域は、SOI構造の単結晶シリコン層内に形成される。絶縁領域140は、ソース/ドレイン領域に隣接して設けられる。ゲート電極100は、ゲート誘電体160によってトップソース120とトップドレイン130の間に位置するチャンネル領域150から分離している。図示した実施形態において、コンタクト170は、MOSFETを覆う他の誘電体材料180に形成される。コンタクト170は、例えば、メタライズ層の金属相互接続部に接続する。MOSFETは、破線の楕円の輪郭で示されている。単結晶シリコン層230は、BOX層190の上に位置している。BOX層190は、基板200、例えば、シリコン基板200の上に位置している。しかしながら、図示した実施形態によれば、破線の楕円の輪郭で示されるMOSFETのドレイン130は、MOSFETの下に部分的に位置するFETのボトムゲートとして示されるゲート電極としても機能する。破線の楕円の輪郭で示されるFETは、MOSFETに対するドレイン130として機能する単結晶シリコン層230の一部と、ゲート誘電体として機能するBOX層190の一部と、SOI構造の基板200において適当なドーパントによって得られるドレイン210とソース220を備えている。2つのトランジスタのソース領域とドレイン領域のすべて従って、下に位置決めされたFETのボトムゲートがコンタクト170に接続される。その結果、SOI上のMOSFETを備える非常にコンパクトな半導体デバイスとBOX層誘電体と単結晶シリコンゲート電極を備えるFETを得ることができる。図4a~図4cは、本発明の半導体デバイスを製造する方法についての一実施形態を示す図であり、ここで、トンネル誘電体としてSOI構造のBOX層の一部を備える浮遊ゲートFETとSOIトランジスタが形成される。この例示的本発明の方法に対する出発点は、図1aに示されるスタックである。誘電体層11を結晶シリコン層3上に成長させるか又は堆積させ、ポリシリコン層12が誘電体層11上に形成される図4aを参照のこと。ポリシリコン薄層12は、その後の処理の間誘電体層11に対する保護層として働く。次に、誘電体層5はポリシリコン層12上に形成され、窒化物層6は誘電体層5上に堆積される。浅いトレンチ絶縁領域は、リソグラフィーによって画成され、トレンチは、層2、3、11、12、5、6を通してポリシリコン基板1にまで伸長してエッチングされ、いくらかの誘電体材料で充填されて、浅いトレンチ絶縁部7を得る。層5と層6は、トレンチをエッチングするプロセスの間、ハードマスクとして機能する。トレンチに充填される誘電体材料は、窒化物層6で平坦化される。こうして得られた構造を図4bに示す。図1c~図1gを参照して説明されるものと同様に更に処理することにより、図4cに示される構造が得られる。MOSFET20は、浅いトレンチ絶縁部7によって中央の領域から分離される図4cの左右の領域に形成される。しかしながら、トンネル誘電体2の上に浮遊ゲート3’を備える浮遊ゲートFET30が中央領域内に形成され、浮遊ゲート3’は、ゲート誘電体11’とポリシリコン薄層12’によってゲート電極10’から分離されている。図面の説明においてSOI構造の処理を記載しているが、一般に半導体オンインシュレータは記載した本発明の方法に従って処理され得る。例えば、ゲルマニウム、シリコンゲルマニウム、歪みシリコン、歪みシリコンゲルマニウム等が半導体オンインシュレータ構造において従来のシリコンよりはむしろ使用し得る。これまでに述べられた実施形態のすべては限定するものとして意図されるものではなく、本発明の特徴と利点を示す実施形態である。上述の特徴の一部あるいは全部は異なった方法で組み合わされることができることも理解されるべきである。