"第2のクロック周期のクロック信号を分周し第1のクロック周期のクロック信号を生成する分周回路と、前記第1のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、前記並列入力回路に入力された複数ビットの信号のそれぞれを1ビットずつシリアルに前記第2のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備え、前記複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有するパラレルシリアル変換回路。第1のパラレルシリアル変換部の分周回路は、前記第2のクロック周期のクロック信号によって入力端子の入力信号を出力端子に出力するフリップフロップと、前記フリップフロップの出力端子の信号を反転した反転信号を前記入力端子に入力するインバータと、を有し、前記同期信号インターフェースを通じて隣接して接続される他のパラレルシリアル変換部に前記反転信号を伝達し、第2のパラレルシリアル変換部の分周回路は、前記同期インターフェースを通じて前記第1のパラレルシリアル変換部から伝達される反転信号を第2のクロック周期のクロック信号によって出力端子に出力する第2のフリップフロップと、を有する、請求項1に記載のパラレルシリアル変換回路。前記第2のパラレルシリアル変換回路は、前記第2のフリップフロップの出力端子の信号を反転した反転信号を前記同期信号インターフェースに出力する第2のインバータを有し、前記同期信号インターフェースを通じて隣接して接続される他のパラレルシリアル変換部に前記反転信号を伝達する、請求項2に記載のパラレルシリアル変換回路。情報処理部と、前記情報処理部に接続されるパラレルシリアル変換回路とを備える情報処理装置であり、前記パラレルシリアル変換回路は、第2のクロック周期のクロック信号を分周し第1のクロック周期のクロック信号を生成する分周回路と、前記第1のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、前記並列入力回路に入力された複数ビットの信号のそれぞれを1ビットずつシリアルに第2のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備え、前記複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有する情報処理装置。複数の情報処理部と、前記複数の情報処理部を相互に接続するパラレルシリアル変換回路とを備える情報処理システムであり、前記パラレルシリアル変換回路は、第2のクロック周期のクロック信号を分周し第1のクロック周期のクロック信号を生成する分周回路と、前記第1のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、前記並列入力回路に入力された複数ビットの信号のそれぞれを1ビットずつシリアルに第2のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備え、前記複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有する情報処理システム。第2のクロック周期のクロック信号を分周し第1のクロック周期のクロック信号を生成する分周処理と、前記第1のクロック周期で複数ビットの信号を並列に入力する処理と、前記入力された複数ビットの信号のそれぞれを1ビットずつシリアルに前記第2のクロック周期で出力する処理と、を有するパラレルシリアル変換処理を並列に実行するステップと、前記並列に実行されるパラレルシリアル変換処理のそれぞれの分周処理で出力されるクロック信号を他のパラレルシリアル変換処理の分周処理で出力されるクロック信号と同期させる同期ステップを有するパラレルシリアル変換方法。上述した、高速シリアルデータの伝送レーンを複数に設け、並列に束ねてデータ伝送を行う場合、レーン間に生ずる出力データのスキューが問題となる。この課題を説明するために、図7及び図8に、レーン間に生ずるデータスキューに関する説明図を示す。図7は、複数レーン図例では、3レーンのパラレルシリアル変換回路P/S変換回路100を備えた伝送路の模式的なブロック図である。各レーンを構成するP/S変換回路100には、例えば、8ビットの並列データPD0~PD2が入力される。レーン出力であるP/S変換後の直列データは、入力された8ビットの並列データがCLK信号によって単一ビットのデータ列に調整されたものである。そして、各レーン出力の直列データSD0~SD2は、CLK周期で規定される時間幅で変化し、CLK周期に同期して出力される。図7に示すように、伝送路が複数レーンを備える場合、複数レーンに共通のCLK信号を入力させることで、出力される直列データSD0~SD2間の同期を取ることができる。しかしながら、共通のCLK信号によってレーン間の同期を取っているにもかかわらず、配線容量や複数のP/S変換回路相互間の処理遅延差により、レーン間出力にタイミング差などが生じてしまう。その結果、同期して出力されるはずの直列データ間にタイミングのずれであるスキューが発生してしまう。スキューが発生した複数レーン間のデータ伝送では、誤りが生じる場合がある。この複数の出力データ間にスキューが発生した状態のタイムチャートを図8に示す。レーン0~2のP/S変換回路100には、8ビットの並列データPD0~PD2が同期して入力される。レーン0には並列データPD0が入力される。レーン1には並列データPD1が入力される。レーン2には並列データPD2が入力される。PD0は、所定の周期でビット値が0値と1値との間で変化するデータ列A0,B0,C0を有する。PD1は、PD0と同一タイミングでビット値が変化するデータ列A1,B1,C1を有する。PD2はPD0,PD1と同一タイミングでビット値が変化するデータ列A2,B2,C2を有する。PD0は、8ビットのデータブロック[A00~A07],[B00~B07],[C00~C07]の連続したデータ列を有する。PD1のデータ列は、8ビットのデータブロック[A10~A17],[B10~B17],[C10~C17]の連続したデータ列を有する。PD2のデータ列は、[A20~A27],[B20~B27],[C20~C27]の連続したデータ列を有する。各データブロックの構成において、例えばA07が上位ビットを表し、A00が下位ビットを表している。各レーンには共通のCLK信号が供給されるので、CLK信号に同期して出力される各直列データSD0~SD2はレーン間で同期する。例えば、レーン0の直列データSD0のビット値が[A00]の場合には、レーン1及びレーン2の各ビット値は[A10]および[A20]が出力される。データ列B0,B1,B2及びデータ列C0,C1,C2の場合についても同様のタイミングで、順に[B00,B10,B20]及び[C00,C10,C20]の各ビット値が出力される。しかしながら、レーン間にスキューが生じた場合には、各レーン出力の直列データSD0~SD2間で同期していたはずの各出力ビット値にずれが生じてしまう。例えば、元来、[A07,A17,A27]とレーン間で整列して出力するレーン毎のビット値が、図8に示すようにずれて出力されることがある。図8に例示する、スキューが生じた各レーンのビット値は、例えば、[A07,B10,A26]のようにレーン間でビット値がずれてしまう。この結果、図7に例示する複数レーンの直列データ出力を並列に束ねてデータ伝送を行う場合、誤ったデータが伝送される場合がある。一つの側面では、本発明は、並列に束ねて送信される直列データ間のスキューを抑えることを目的とする。本態様の一つは、パラレルシリアル変換回路であり、第2のクロック周期のクロック信号を分周し第1のクロック周期のクロック信号を生成する分周回路と、第1のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、並列入力回路に入力された複数ビットの信号のそれぞれを1ビットずつシリアルに第2のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備える。そして、複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有する。一態様によれば、並列に束ねて送信される直列データ間のスキューを抑えることができる。以下、図面を参照して、本発明の実施形態を説明する。以下の実施形態の構成は例示であり、本発明は実施の形態に限定されない。まず、本発明の実施形態を説明するまえに、比較例となるパラレルシリアル変換回路を説明する。≪比較例≫図9は、比較例に係るパラレルシリアル変換回路50の模式的なブロック図である。比較例のパラレルシリアル変換回路50は、直列データを出力するデータ伝送レーン間の同期を行うためにリセット信号を使用する。図9の比較例では、パラレルシリアル変換回路50を3チャンネルレーンに備える。パラレルシリアル変換回路50は、例えば、8ビットの並列データを単一ビットの直列データに変換して出力する。各レーンには、共通のクロック信号CLKが供給されている。各レーンのパラレルシリアル変換後の出力は直列データSD0~SD2である。各直列データはCLK周期で規定される時間幅で変化し、クロック信号CLKの信号周期に同期して出力する。そして、各レーンには、共通するリセット信号RSTが供給されている。各レーンのパラレルシリアル変換回路50は、このリセット信号RSTにより、レーン出力である直列データ間の出力タイミングの同期を取っている。図9に示すパラレルシリアル変換回路50は、8ビット並列入力データを単一ビットの直列データに変換して出力する。そのため、パラレルシリアル変換回路50は、初段、中段、終段の3段のマルチプレクサ部を備えている。各マルチプレクサ部は、2入力1出力のマルチプレクサMUXを有するシリアル出力回路52を所定数に備える。シリアル出力回路52は、並列に2入力されたデータをクロック信号で調整して単一ビットの直列データに変換して出力する。各シリアル出力回路52の出力はクロック信号に同期する。パラレルシリアル変換回路50では、例えば、8ビット並列入力データは、初段のマルチプレクサ部を介すことにより、並列した4つの直列データ4ラインに変換されて中段のマルチプレクサ部に出力される。4ラインの直列データは、中段のマルチプレクサ部を介すことにより、並列した2ラインの直列データにさらに変換されて終段のマルチプレクサ部に出力される。中段のマルチプレクサ部を介して出力された並列する2ラインの直列データは、終段のマルチプレクサ部によって調整され、1ラインの直列データに変換されて出力される。終段のマルチプレクサ部の出力は、当レーン出力の直列データである。パラレルシリアル変換回路50は、第1および第2の1/2分周回路51を備えている。第1の1/2分周回路51では、各レーンに共通に供給されたクロック信号CLKの原振周波数を1/2に分周する。第2の1/2分周回路51では、第1の1/2分周回路51で分周されたクロック信号をさらに分周し、クロック信号CLKの原振周波数を1/4に分周する。第1および第2の1/2分周回路51には、各レーンに共通に供給されたリセット信号RSTが入力する。初段のマルチプレクサ部は、4回路のシリアル出力回路52を備え、並列入力された8ビットデータを4ラインの直列データに変換して中段のマルチプレクサ部に出力する。中段のマルチプレクサ部は2回路のシリアル出力回路52を備え、並列入力された4ラインの直列データを調整し、2ラインの直列データに変換して終段のマルチプレクサ部に出力する。終段のマルチプレクサ部は単一のシリアル出力回路52であり、並列入力された2ラインの直列データを調整し、並列入力された8ビットデータが整列した直列データを出力する。終段のシリアル出力回路52の出力は当レーンで変換された直列データである。パラレルシリアル変換回路50に供給されたクロック信号CLKは当回路内で分岐される。分岐されたクロック信号CLKの一方は、終段のマルチプレクサ部に入力する。他方のクロック信号CLKは第1の1/2分周回路51に入力する。第1の1/2分周回路51に入力したクロック信号CLKは分周されて原振周波数の1/2周波数となる。1/2周波数となったクロック信号はさらに分岐される。分岐された1/2周波数のクロック信号は、第2の1/2分周回路51と中段のマルチプレクサ部に入力する。第2の1/2分周回路51に入力された1/2周波数のクロック信号は、さらに1/2分周されて原振周波数の1/4周波数となる。1/4周波数となったクロック信号は初段のマルチプレクサ部に入力する。第1および第2の1/2分周回路51を経由して原振周波数の1/4周波数となったクロック信号は、初段のマルチプレクサ部が備える4回路のシリアル出力回路52に共通に供給される。8ビットの並列入力データは1/4周波数のクロック信号に同期して調整される。初段のマルチプレクサ部において、各シリアル出力回路52の直列データは、1/4周波数のクロック信号に同期して整列し、中段のマルチプレクサ部に入力する。従って、初段のマルチプレクサ部出力の4ラインの直列データはライン間で1/4周波数のクロック信号に同期することとなる。次に、第1の1/2分周回路51を経由して原振周波数の1/2周波数となったクロック信号は、中段のマルチプレクサ部が備える2回路のシリアル出力回路52に共通に供給される。初段のマルチプレクサ部において、1/4周波数のクロック信号によって整列された4ラインの直列データは、1/2周波数のクロック信号に同期して調整される。中段のマルチプレクサ部において、各シリアル出力回路52の直列データは、1/2周波数のクロック信号に同期して整列し、終段のマルチプレクサ部に入力する。従って、中段のマルチプレクサ部出力の2ラインの直列データはライン間で1/2周波数のクロック信号に同期することとなる。パラレルシリアル変換回路50に供給されたクロック信号CLKは、分周されていない信号の周波数、例えば、図示しないクロック信号発生回路の原振周波数の状態で、終段のマルチプレクサ部に供給される。中段のマルチプレクサ部において、1/2周波数のクロック信号によって整列された2ラインの直列データは、終段のマルチプレクサ部で原振周波数のクロック信号CLKに同期して調整される。終段のマルチプレクサ部が備えるシリアル出力回路52の直列データは、当レーン出力の直列データである。従って、各レーンに共通に供給された原振周波数のクロック信号CLKに同期する直列データSD0~SD2は、レーン間で同期することとなる。このように、各パラレルシリアル変換回路50が備える3段のマルチプレクサ部は、クロック信号CLKに同期して動作する。各レーン出力の直列データSD0~SD2は、クロック信号CLKに同期して出力するビット列となる。従って、レーン出力間にスキューが発生した場合には、レーン間に共通のタイミングで変化するリセット信号RSTを用いて各レーンが備える複数の1/2分周回路51のリセットを行う。その結果、各パラレルシリアル変換回路50は、再びクロック信号CLKに同期してデータ出力を行う状態に復帰する。ここで、リセットされた各1/2分周回路51は、リセット信号RSTのステータス変化を受けて、一旦、出力ステータス値をリセットステータスに確定する。そして、リセット後の各1/2分周回路51は、最初に入力するクロック信号に同期して所定の分周動作を開始する。つまり、リセット後の各レーンが備える複数の1/2分周回路51は、最初に入力するクロック信号に同期して動作するので、レーン間で再び同期が取られることとなるレーン間にスキューが発生する例として、このようなパラレルシリアル変換回路50を搭載する情報処理装置への電源投入時が例示できる。パラレルシリアル変換回路50の各1/2分周回路51は、電源投入が行われた直後の初期動作では初期状態が不確定のため、出力値が不特定状態となる。従って、各1/2分周回路51からクロック信号の供給を受ける複数のシリアル出力回路52は、どのタイミングで入力データの調整処理を行うかが確定できない。このため、複数のパラレルシリアル変換回路50を備える情報処理装置では、レーン間のスキューが発生することとなる。レーン間のスキューを解消するために、比較例のパラレルシリアル変換回路50では、レーン間にスキューが発生した状態でリセット信号RSTのステータス状態を変化させる。パラレルシリアル変換回路50は、リセット信号RSTのステータス変化を受けて、各レーンが備える各1/2分周回路51の出力値を一旦、リセット値に確定する。各1/2分周回路51は一斉にリセット状態となり、予め定められたリセットステータス値に確定される。この後、第1の1/2分周回路51は、最初に入力するクロック信号CLKに同期して1/2分周されたクロック信号を出力する。第2の1/2分周回路51も同様に、最初に入力する1/2分周されたクロック信号に同期して1/4分周されたクロック信号を出力する。複数の並列データ8ビット×3レーンは、同期が取られた状態で、並設された3つのパラレルシリアル変換回路50に入力される。各並列データは、各レーンが備える初段のマルチプレクサ部に入力される。各並列データは、初段のマルチプレクサ部が備える4回路のシリアル出力回路52に並列して入力される。各シリアル出力回路52に入力する並列データは、レーン間で同期が取られている。各シリアル出力回路52には、原振周波数のクロック信号CLKに同期した1/4分周クロック信号が入力する。リセット後の1/4分周クロック信号は、3レーン間で、同期して変化する。従って、この1/4分周クロック信号に同期して調整された4ラインの直列データは、3レーン間で、同期することとなる。各レーンの、4ライン×3レーンの直列データ出力は、それぞれのレーンが備える中段のマルチプレクサ部に入力する。4ライン×3レーンの直列データ出力は、初段のマルチプレクサ部で1/4分周クロック信号に同期して調整されている。中段のマルチプレクサが備える複数のシリアル出力回路52には、原振周波数のクロック信号CLKに同期した1/2分周クロック信号が入力する。リセット後の1/2分周クロック信号は、3レーン間で、同期して変化する。従って、この1/2分周クロック信号に同期して調整された2ラインの直列データ出力は、3レーン間で、同期することとなる。各レーンの、2ライン×3レーンの直列データ出力は、それぞれのレーンが備える終段のマルチプレクサ部に入力する。2ライン×3レーンの直列データ出力は、中段のマルチプレクサ部で1/2分周クロック信号に同期して調整されている。終段のマルチプレクサ部が備える単一のシリアル出力回路52には、3レーン間に共通に供給された原振周波数のクロック信号CLKが入力する。3レーン間に共通のクロック信号CLKは、3レーン間で、同期して変化する。共通のクロック信号CLKに同期して調整された各直列データ出力は、3レーン間で、同期して出力されることとなる。従って、並設された3つのパラレルシリアル変換回路50に同期が取られた状態で入力された8ビット並列データは、レーン間に共通のクロック信号CLKに同期した直列データとして出力されることとなる。このように、共通のリセット信号を用いれば、レーン間のスキューが解消できる。リセット実行後には、レーン間で同期の再設定が行われた直列データが出力されることとなる。しかし、複数レーンが備える全ての1/2分周回路に対し、同期するタイミングで変化する共通のリセット信号を分配供給するという課題が残る。この課題を解決するために、比較例のパラレルシリアル変換回路50は、例えば、レーン相互間の遅延調整機能を備えた分配回路等を備えることとなる。このような分配回路等を備えたパラレルシリアル変換回路50では、回路の複雑化、部品点数の増大、回路面積の拡大、総合コストの増加等につながる場合がある。また、このようなデータ伝送方式が採用される高速シリアルインターフェース規格では、パラレルシリアル変換時に採用するクロック信号周波数も高いため、レーン相互間の遅延調整が困難となる。このような規格には、例えば、IEEETheInstituteofElectricalandElectronicsEngineersInc802.3ap10GBASE-KRで規定される、機器内部のボード間接続であるバックプレーン通信が例示できる。また、プロセッサと周辺機器間を高速シリアルインフェースで接続する、PCI-ExpressPeripheralComponentInterconnectExpress、FibreChannel、InfiniBand等のデータ伝送規格が例示できる。一例として、PCI-Expressの場合、2.5Gbps/レーンでの伝送速度が要求されている。このため、単一ビット当たりのデータ時間幅UI:UnitIntervalは400psとなる。比較例のパラレルシリアル変換回路50において、共通のリセット信号によるレーン間スキューを解消するためには、このデータ時間幅内でレーン相互間の遅延調整を行うことが求められる。このレーン相互間の遅延調整は、複数レーンが備える全ての1/2分周回路について行われる。さらに、レーン毎のパラレルシリアル変換回路50内部ではリセット信号に対する遅延調整を行い、パラレルシリアル変換回路50が備える、全ての1/2分周回路へのリセット入力タイミングを合わせることが要求される。本実施形態のパラレルシリアル変換回路においては、前述した高速シリアルインターフェース規格が要求された場合であっても、複数レーン間のデータ出力を1UIデータ時間幅以内に整列して出力することを可能とする。そして、レーン相互間の同期を取るために複雑な回路を必要としない。本実施形態のパラレルシリアル変換回路を、以下に説明する。≪パラレルシリアル変換回路≫<第一実施の形態>図1は、第一実施の形態によるパラレルシリアル変換回路10を説明するためのブロック図である。図1のシステムでは、比較例と同様に、パラレルシリアル変換回路10を3レーンに備えている。パラレルシリアル変換回路10は、入力された8ビットの並列データを単一ビットのデータ列に変換して出力する。各レーンには、所定の周期で変化する共通のクロック信号CLKが供給されている。各レーン出力の直列データSD0~SD2は、CLK周期で規定される時間幅で変化し、CLK周期に同期して出力される。図1は、第一実施の形態によるパラレルシリアル変換回路10の例示であり、8ビットの並列データ入力に限定されるわけではない。また、本実施形態におけるレーン間の同期は、3レーンに限定されるわけではない。第一実施の形態によるパラレルシリアル変換回路10は、8ビット並列入力データを単一ビットの直列データに変換して出力する。そのため、比較例と同様に、パラレルシリアル変換回路10は、初段、中段、終段の3段のマルチプレクサ部を備える。なお、本実施形態によるパラレルシリアル変換回路10では、8ビットパラレル信号の入力側のマルチプレクサ部を初段のマルチプレクサ部と呼称する。また、直列データ出力側のマルチプレクサ部を終段のマルチプレクサ部と呼称する。そして、初段のマルチプレクサ部と終段のマルチプレクサ部の間のマルチプレクサ部を中段のマルチプレクサ部と呼称する。また、本実施形態によるパラレルシリアル変換回路10では、マルチプレクサ部の段数が3段に限定されるわけではない。パラレルシリアル変換回路10では、各マルチプレクサ部は、2入力1出力のマルチプレクサMUXを有するシリアル出力回路12を所定数に備える。初段のマルチプレクサ部は、4回路のシリアル出力回路12を備え、並列入力された8ビットデータを4ラインの直列データに変換して中段のマルチプレクサ部に出力する。中段のマルチプレクサ部は2回路のシリアル出力回路12を備え、並列入力された4ラインの直列データを調整し、2ラインの直列データに変換して終段のマルチプレクサ部に出力する。終段のマルチプレクサ部は単一のシリアル出力回路12であり、並列入力された2ラインの直列データを調整して、並列入力された8ビットデータが整列した直列データに変換して出力する。終段のマルチプレクサ部のシリアル出力回路12の出力は当レーンで変換された直列データである。パラレルシリアル変換回路10は、第1および第2の1/2分周回路11を備える。なお、第一実施の形態によるパラレルシリアル変換回路10では、直列データ出力側の1/2分周回路11を第1の1/2分周回路11と呼称する。また、8ビット並列データの入力側の1/2分周回路11を第2の1/2分周回路と呼称する。第1の1/2分周回路11は、パラレルシリアル変換回路10に供給されたクロック信号CLKの原振周波数を1/2に分周する。第2の1/2分周回路11は、第1の1/2分周回路11で分周されたクロック信号をさらに分周し、クロック信号CLKの原振周波数を1/4に分周する。なお、第一本実施によるパラレルシリアル変換回路10では、1/2分周回路11が、第1および第2の2回路に限定されるわけではない。第一実施の形態において、クロック信号CLKが、第2のクロック周期のクロック信号の一例であり、1/2分周回路11で分周された1/2クロック信号及び1/4クロック信号が第1のクロック周期のクロック信号の一例である。また、第一実施の形態において、クロック信号CLKが入力する終段のマルチプレクサ部が備えるシリアル出力回路12がシリアル出力回路の一例である。また、第一実施の形態において、1/2分周回路11で分周された信号が入力する初段及び中段のマルチプレクサ部が備えるシリアル出力回路12が並列入力回路の一例である。比較例の1/2分周回路51では、レーン間に共通のリセット信号RSTにより、各クロック信号CLK、1/2分周クロック、1/4分周クロックのタイミングを調整することでレーン間出力の同期を取っている。この比較例に対し、第一実施の形態の1/2分周回路11は、分周回路の動作を同期させるための同期信号インターフェースを備える。そして、レーン毎に供給されるマスタ/スレーブ切替信号SELにより、インターフェースされた同期信号に基づいて分周動作を行うか否かを選択する。本実施形態によるパラレルシリアル変換回路10と比較例のパラレルシリアル変換回路50とはこの点で相違する。第一実施の形態によるパラレルシリアル変換回路10の1/2分周回路11は、スレーブ選択時には同期信号インターフェースを介して入力された同期信号に基づいて分周動作を行う。そして、1/2分周回路11は、入力された同期信号に基づいて生成した信号を、同期信号インターフェースを介して隣接するレーンの1/2分周回路11に出力する。また、第一実施の形態によるパラレルシリアル変換回路10の1/2分周回路11は、マスタ選択時には自回路で生成した分周動作の基準となる同期信号に基づいて分周動作を行う。そして、1/2分周回路11は、自回路で生成した分周動作の基準となる同期信号を、同期信号インターフェースを介して隣接するレーンの1/2分周回路11に出力する。このような、同期信号インターフェース機能を有する分周回路を備えることにより、パラレルシリアル変換回路10では、複数レーン間の直列データを同期させて出力することが可能となる。そして、この複数レーン間の出力データは、1UIデータ時間幅以内に同期して整列された直列データとなる。第一実施の形態によるパラレルシリアル変換回路10の1/2分周回路11の動作について次に説明する。まず、パラレルシリアル変換回路10に入力されたクロック信号CLKは、原振周波数の状態で、当回路内で分岐される。分岐されたCLK信号の一方は、終段のマルチプレクサ部に入力し、他方は第1の1/2分周回路11に入力される。ここで、1/2分周回路11は、分周動作の基準となる同期信号に同期させて、入力されたクロック信号CLKの原振周波数を1/2周波数に分周し、1/2クロック信号を生成する。このため、1/2分周回路11で生成された1/2クロック信号は、マスタ/スレーブ切替信号SELのステータスに依らず共通の周波数を有する。しかしながら、マスタ/スレーブ切替信号SELによって選択された分周動作の基準となる同期信号は相違するため、この同期信号に同期して生成される1/2クロック信号の立ち上がり,立ち下がりの変化のタイミングが相違することとなる。具体的は、信号状態がLowレベルからHighレベルへ移行する立ち上がりのタイミング、及び、信号状態がHighレベルからLowレベルへ移行する立ち下りのタイミングがマスタ/スレーブ状態間で相違することとなる。換言すれば、第一実施の形態によるパラレルシリアル変換回路10では、マスタ/スレーブ切替信号SELのステータスを切り替えることにより、1/2分周回路11で分周された分周クロック信号の立ち上がり,立ち下がりのタイミングを制御することが可能となる。図1に戻り、第1の1/2分周回路11は、マスタ/スレーブ切替信号SELで選択された同期信号を分周動作の基準としてクロック信号CLKを分周する。第1の1/2分周回路11で分周された結果、クロック信号CLKは、原振周波数の1/2の周波数を有する1/2クロック信号となる。マスタ状態が選択された場合では、自回路で基準となる同期信号を生成し、この同期信号に同期させて1/2クロック信号を生成し、出力する。スレーブ状態が選択された場合では、同期信号インターフェースを介して入力された同期信号に同期させて1/2クロック信号を生成し、出力する。同期信号インターフェースを介して入力された同期信号は、隣接するレーンが備える第1の1/2分周回路11が生成した同期信号である。第1の1/2分周回路11は、隣接するレーンの第1の1/2分周回路11に対して、同期信号インターフェースを介して同期信号を出力する。第1の1/2分周回路11は、マスタ状態が選択された場合には、自回路で生成した同期信号を出力する。また、スレーブ状態が選択された場合には、同期信号インターフェースを介して入力された同期信号に基づいて生成した信号を同期信号として出力する。図1に戻り、第1の1/2分周回路11で生成された1/2クロック信号は再び分岐され、第2の1/2分周回路11および中段のマルチプレクサ部に入力される。第2の1/2分周回路11に入力された1/2クロック信号は、マスタ/スレーブ切替信号SELで選択された同期信号に基づいて分周される。すなわち、マスタ状態が選択された場合では、自回路で基準となる同期信号を生成し、この同期信号に同期させて1/2クロック信号の周波数を分周する。第2の1/2分周回路11で分周された1/2クロック信号は、原振周波数の1/4の周波数を有する1/4クロック信号となる。第2の1/2分周回路11で生成された1/4クロック信号は、初段のマルチプレクサ部に入力される。そして、マスタ状態が選択された第2の1/2分周回路11は、同期信号インターフェースを介し、自回路で生成した同期信号を、隣接するレーンの第2の1/2分周回路11に出力する。なお、図1からも明らかなように、第1および第2の1/2分周回路11に供給されるマスタ/スレーブ切替信号SELはレーン毎に選択可能である。スレーブ状態が選択された第2の1/2分周回路11は、同期信号インターフェースを介して入力された同期信号に同期させて1/2クロック信号の周波数を分周する。同期信号インターフェースを介して入力された同期信号は、隣接するレーンが備える第2の1/2分周回路11が生成した同期信号である。そして、スレーブ状態が選択された第2の1/2分周回路11は、同期信号インターフェースを介して入力された同期信号に基づいて生成した信号を同期信号として隣接するレーンの第2の1/2分周回路11に出力する。第一実施の形態によるパラレルシリアル変換回路10において、1/4クロック信号、1/2クロック信号、クロック信号CLKが入力する各段のマルチプレクサ部の動作については、比較例と同じ動作を行うため説明を省略する。次に、1/2分周回路11の動作に基づくレーン間の同期動作について説明する。図1に示すように、第1の1/2分周回路11と第2の1/2分周回路11は、それぞれに、隣接するレーン間で同期信号のインターフェースを行う。つまり、レーン0が備える第1の1/2分周回路11は、レーン1が備える第1の1/2分周回路11に対して分周動作の基準となる同期信号を出力する。レーン1の第1の1/2分周回路11は、レーン2が備える第1の1/2分周回路11に対して分周動作の基準となる同期信号を出力する。第2の1/2分周回路11についても同様である。レーン0の第2の1/2分周回路11は、レーン1が備える第2の1/2分周回路11に対して分周動作の基準となる同期信号を出力する。レーン1の第2の1/2分周回路11は、レーン2が備える第2の1/2分周回路11に対して分周動作の基準となる同期信号を出力する。このように、各レーンの第1の1/2分周回路11を、分周回路が備える同期信号インターフェースを介して鎖状に接続することにより、分周動作の基準となる同期信号を共有することができる。各レーンの第1の1/2分周回路11は、隣接するレーンからインターフェースされる同期信号を基準として分周動作を行うことにより、レーン間で同期する1/2クロック信号を得ることができる。そして、レーン間で同期が取られた1/2クロック信号は、各レーンの中段のマルチプレクサ部に供給される。中段のマルチプレクサ部では、供給された1/2クロック信号に同期して調整された直列データを生成し出力するが、直列データは、全レーンに同期するタイミングで出力されることとなる。各レーンの、第2の1/2分周回路11についても第1の1/2分周回路11と同様である。すなわち、各レーンの第2の1/2分周回路11を、分周回路が備える同期信号インターフェースを介して鎖状に接続することにより、分周動作の基準となる同期信号が共有できる。この結果、レーン間で同期する1/4クロック信号が得られる。このレーン間で同期する1/4クロック信号は、各レーンの初段のマルチプレクサ部に入力する。従って、レーン間で同期する1/4クロック信号によって調整された、各レーンの初段のマルチプレクサ部出力は、全レーンに同期するタイミングで出力されることとなる。各レーンの初段のマルチプレクサ部出力は、4ラインの直列データである。第一実施の形態によるパラレルシリアル変換回路10では、1/4クロック信号が供給される初段マルチプレクサ部の直列データ4ライン×3レーン出力が、全レーンに同期するタイミングで中段のマルチプレクサ部に入力する。そして、中段のマルチプレクサ部に入力された4ラインの直列データは、さらに、レーン間で同期する1/2クロック信号によって調整された2ラインの並列する直列データとなる。そして、1/2クロック信号によって調整された2ラインの直列データは、全レーンに同期するタイミングで終段のマルチプレクサ部に入力する。終段のマルチプレクサ部では、並列入力された2ラインの直列データは、全レーンに共通するクロック信号CLKに同期して単一ビットのデータ列に調整される。このため、レーン間の終段のマルチプレクサ部の出力データは、全レーンで同期するタイミングでビット変化を行う直列データとなり、レーン間の同期が実現できる。次に、第一実施の形態によるパラレルシリアル変換回路10を備えた情報処理装置の電源投入時について、レーン間にスキューが発生した場合の同期動作について説明する。電源投入時は、比較例と同様に、パラレルシリアル変換回路10が備える各1/2分周回路11の初期状態が不確定となる。このため、各1/2分周回路11の出力値は不特定の状態となる。比較例で説明したように、この不特定の状態では、各マルチプレクサ部の直列データ出力は、どのタイミングで調整して出力されるかが不明となる。このため、各パラレルシリアル変換回路10の出力は、レーン毎にビット変化を行う直列データとなり、レーン間にスキューが発生する。比較例のパラレルシリアル変換回路50は、レーン間スキューの解消を行うため、各1/2分周回路51に入力されたリセット信号RSTを使用する。パラレルシリアル変換回路50は、リセット信号RSTのステータス状態を全レーンで一斉に変化させる。この結果、比較例のパラレルシリアル変換回路50は、各1/2分周回路51の出力ステータスのリセットを行っていた。そして、比較例のパラレルシリアル変換回路50は、リセット後に入力される最初のクロック信号のタイミングでレーン間の再同期を取る。レーン間の再同期が行われたパラレルシリアル変換回路50は、各1/2分周回路51の分周動作のレーン間再同期を行い、レーン間スキューの解消を行っていた。これに対し、本実施形態では、レーン毎に入力される、マスタ/スレーブ切替信号SELの信号ステータスを、例えば、レーン0をマスタステータスに、レーン1,2をスレーブステータスに設定しておくことにより、レーン間に発生したスキューが自然に解消されることとなる。第一実施の形態によるパラレルシリアル変換回路10の1/2分周回路11は、既述したように分周動作の基準となる同期信号のインターフェースを有する。そして、1/2分周回路11は、隣接するレーンとの間で同期信号の共有が可能である。ここで、全レーンがスレーブ状態であれば、同期信号インターフェースを介して入力された同期信号を基準として各1/2分周回路11は分周動作を行う。その結果、各1/4クロック信号,各1/2クロック信号は同期するタイミングで変化することとなる。本実施形態では、1つのレーンをマスタ状態に設定し、マスタレーンで生成された同期信号をスレーブレーンにインターフェースする。その結果、本実施形態の各パラレルシリアル変換回路10は、1/2分周回路11の不定出力によって生じたレーン間のスキューが解消できる。レーン間スキューの解消後には、各パラレルシリアル変換回路10は、マスタレーンで生成される同期信号を分周動作の同期基準とし、スレーブレーンが分周動作を行う。このため、本実施形態の各パラレルシリアル変換回路10は、レーン間の直列データを再同期させて出力できることとなる。図1に例示されるパラレルシリアル変換回路10では、例えば、レーン1,レーン2に供給されるマスタ/スレーブ切替信号SELをスレーブ状態とする。そして、レーン0に入力されるマスタ/スレーブ切替信号SELのステータスをマスタ状態に切替える、といった処理が例示できる。レーン毎に供給されるマスタ/スレーブ切替信号SELは、第1および第2の1/2分周回路11で共通する。このため、以下の説明においては、主に第1の1/2分周回路11について同期動作を説明する。レーン0の第1の1/2分周回路11をマスタ状態とする。レーン0の第1の1/2分周回路11は、マスタ/スレーブ切替信号SELのステータス変化に従って、分周動作を行うための同期基準を自回路で生成する信号に切替える。そして、レーン0の第1の1/2分周回路11は、自回路で生成した信号を、分周動作の基準となる同期信号として隣接するレーン1に出力する。レーン1への同期信号出力は、同期信号インターフェースを介して行う。また、レーン0の第1の1/2分周回路11は、自回路で生成した同期基準に同期させて、入力された原振周波数のクロック信号CLKを分周する。レーン0の第1の1/2分周回路11で分周された1/2クロック信号は、レーン0の中段のマルチプレクサ部及び第2の1/2分周回路11に入力する。レーン0の第1の1/2分周回路11から出力された同期信号は、レーン1の第1の1/2分周回路11に入力する。レーン間の同期信号の授受は、レーン0及びレーン1の第1の1/2分周回路11が備える同期信号インターフェースを介して行われる。同期信号インターフェースを介してレーン1に出力された同期信号は、レーン1の第1の1/2分周回路11に入力する。スレーブ状態のレーン1の第1の1/2分周回路11は、同期信号インターフェースを介して入力された同期信号を基準として分周動作を行う。レーン1の第1の1/2分周回路11は、入力された同期信号に同期して原振周波数のクロック信号CLKを分周する。レーン1の第1の1/2分周回路11で生成された1/2クロック信号は、レーン0の1/2クロック信号と同期した状態で、レーン1の中段のマルチプレクサ部及び第2の1/2分周回路11に入力する。そして、スレーブ状態であるレーン1の第1の1/2分周回路11は、分周動作の基準となった同期信号を、同期信号インターフェースを介してレーン2に出力する。レーン1の第1の1/2分周回路11から、同期信号インターフェースを介してレーン2に出力された同期信号は、レーン2の第1の1/2分周回路11に入力する。スレーブ状態のレーン2においてもレーン1と同様に、同期信号インターフェースを介して入力された同期信号を基準として分周動作を行う。レーン2の第1の1/2分周回路11は、入力された同期信号に同期させて原振周波数のクロック信号CLKを分周し、レーン2の1/2クロック信号を生成する。レーン2の第1の1/2分周回路11で生成された1/2クロック信号は、レーン1の1/2クロック信号と同期が取られた状態で、レーン2の中段のマルチプレクサ部及び第2の1/2分周回路11に入力する。以上から、第一実施の形態のパラレルシリアル変換回路10は、レーン0に入力されたマスタ/スレーブ切替信号SELのステータスをマスタ状態に設定し、他レーンをスレーブ状態とすることで、レーン間の各クロック信号の同期が行える。レーン1の第1の1/2分周回路11で生成する1/2クロック信号は、レーン0の第1の1/2分周回路11で生成する1/2クロック信号に同期する。レーン2の第1の1/2分周回路11で生成する1/2クロック信号は、レーン1の第1の1/2分周回路11で生成する1/2クロック信号に同期する。このように、全レーンの1/2クロック信号は、マスタ状態に設定されたレーン0の1/2クロック信号と同期が取られた状態となる。このレーン間の分周動作の同期は、第2の1/2分周回路11についても同様である。すなわち、スレーブ状態のレーン1,レーン2の第2の1/2分周回路11で分周された1/4クロック信号は、マスタ状態のレーン0の第2の1/2分周回路11で分周された1/4クロック信号に同期する。このように、本実施形態のパラレルシリアル変換回路10間では、1/4クロック信号,1/2クロック信号,クロック信号CLKが、全レーンで同期が取られたタイミングで変化する。各クロック信号は、各レーンに入力された8ビット並列データを調整して直列データに変換するための信号である。各クロック信号の同期は、単一レーンのマスタ/スレーブ切替信号SELのステータス設定で実行できる。本実施形態では、電源投入時に発生するレーン間スキューの解消は、複数レーンを、レーン0のマスタ/スレーブ切替信号SELをマスタに、レーン1,レーン2のマスタ/スレーブ切替信号SELをスレーブに設定した状態にして、回路全体を構成しておくことにより、クロック同期信号の全てのレーンへの伝搬が完了すると同時に自然に解消される。このため、レーン相互間の再同期が実現することとなる。このように、本実施形態によれば、各1/2分周回路11は同期信号インターフェースを備える。各1/2分周回路11は、分周動作の基準となる同期信号を隣接するレーンにインターフェースできる。その結果、レーン間の同期動作が可能となる。各1/2分周回路11は、複数レーンのうち何れかのレーンを基準となるマスタに設定し、他のレーンをスレーブに設定した状態で動作させればよい。本実施形態では、マスタに設定された基準となるレーンの1/2分周回路11が生成する同期信号が鎖状に接続された同期信号インターフェースを介してスレーブに設定された他のレーンに常時伝搬していくため、特段の操作もなく、レーン間の各クロック信号が同期することとなる。そして、レーン間生じたスキューは自然に解消される。本実施形態では、全レーンに共通のリセット信号は使用しない。そのため、パラレルシリアル変換回路10は、リセット信号分配のための複雑なタイミング調整機能を有する分配回路を含まない。また、本実施の形態では、レーン間の同期を取るための回路構成が容易である。そして、本実施形態ではデータ伝送速度が高速化しても、マスタに選択されたレーンとスレーブに選択された隣接するレーンとの間の直列データ出力を1UIデータ時間幅以内に整列して同期させることが可能となる。次に、第一実施の形態によるパラレルシリアル変換回路10の詳細な回路を例示して、各部の動作およびタイミングを説明する。<パラレルシリアル変換回路10>図2に、パラレルシリアル変換回路10の一例を示す。図2のパラレルシリアル変換回路10は、8ビットの並列入力されたデータをクロック信号CLKで調整し、単一ビット列の直列データとして出力する単一レーンの例示である。図2のパラレルシリアル変換回路10では、第1の1/2分周回路11A、第2の1/2分周回路11Bを備える。8ビットの並列入力されたデータをクロック信号CLKで調整するためである。パラレルシリアル変換回路10で変換された8ビット直列データは、CLK周期で規定される時間幅で変化し、CLK周期に同期して出力される。第1の1/2分周回路11Aおよび第2の1/2分周回路11Bには共通にマスタ/スレーブ切替信号SELが供給される。各1/2分周回路11は、2入力1出力のマルチプレクサ1,D-フリップフロップ3,インバータ4を有する。また、パラレルシリアル変換回路10は複数のシリアル出力回路12を備える。各シリアル出力回路12は、2入力1出力のマルチプレクサ1,D-フリップフロップ2を有する。8ビットの並列入力されたデータを変換するために、パラレルシリアル変換回路10は、初段のマルチプレクサ部13A、中段のマルチプレクサ部13B、終段のマルチプレクサ部13Cを備える。初段のマルチプレクサ部13Aは4回路のシリアル出力回路12を備え、各シリアル出力回路12には、第2の1/2分周回路11Bで分周した1/4クロック信号が供給される。中段のマルチプレクサ部13Bは2回路のシリアル出力回路12を備え、各シリアル出力回路12には、第1の1/2分周回路11Aで分周した1/2クロック信号が供給される。そして、終段のマルチプレクサ部13Cは単一のシリアル出力回路12を備え、原振周波数のクロック信号CLKが供給される。パラレルシリアル変換回路10に入力された8ビット並列データは、初段のマルチプレクサ部13Aによって4ラインの直列データに変換される。4ラインの直列データは、第2の1/2分周回路11Bで分周された1/4クロック信号によって調整された直列データである。変換された各ラインの直列データは、1/4クロックのステータス周期で規定される時間幅で変化し、1/4クロック周期に同期する。初段のマルチプレクサ部13Aで調整された4ラインの直列データは中段のマルチプレクサ部13Bに入力される。中段のマルチプレクサ部13Bに入力された4ラインの直列データは、第1の1/2分周回路11Aで分周された1/2クロック信号によって2ラインの直列データに変換される。変換された各ラインの直列データは、1/2クロックのステータス周期で規定される時間幅で変化し、1/2クロック周期に同期する。中段のマルチプレクサ部13Bで調整された2ラインの直列データは、終段のマルチプレクサ部13Cに入力される。終段のマルチプレクサ部13Cでは、原振周波数のクロック信号CLKによって2ラインの各直列データがさらに調整される。原振周波数のクロック信号CLKによって調整された2ラインの各直列データは、単一ビット列の直列データに変換される。変換された単一ビット列の直列データは、クロック信号CLKのステータス周期で規定される時間幅で変化し、CLK周期に同期する。終段のマルチプレクサ部13Cの出力データは、パラレルシリアル変換回路10に入力された8ビット並列データが調整された直列データである。図2に示すパラレルシリアル変換回路10において、クロック信号CLKが、第2のクロック周期のクロック信号の一例であり、1/2分周回路11で分周された1/2クロック信号及び1/4クロック信号が第1のクロック周期のクロック信号の一例である。また、図2に示すパラレルシリアル変換回路10において、クロック信号CLKが入力する終段のマルチプレクサ部13Cが備えるシリアル出力回路12がシリアル出力回路の一例である。また、図2に示すパラレルシリアル変換回路10において、1/2分周回路11で分周された信号が入力する初段のマルチプレクサ部13A及び中段のマルチプレクサ部13Bが備えるシリアル出力回路12が並列入力回路の一例である。1/2分周回路11,シリアル出力回路12のマルチプレクサ1は、複数の入力信号から1つの信号を選択して出力する論理回路である。図2のパラレルシリアル変換回路10では、マルチプレクサ1は、0側端子に入力された信号と1側端子に入力された信号とをセレクタSに入力されるステータスに従って選択する。セレクタSのステータスに従って選択された入力信号は、マルチプレクサ1の出力信号として出力される。尚、マルチプレクサ1のセレクタSの切替ステータスは、0状態で0側端子に入力された信号を、1状態で1側端子に入力された信号を選択する。シリアル出力回路12のD-フリップフロップ2は、クロック信号に同期して動作する論理回路である。D-フリップフロップ2に入力されるクロック信号は、クロック信号周期で規定される所定の時間幅で周期的に信号レベルが変化する信号である。クロック信号は、クロック信号周期で立ち上がり,立ち下がりを繰り返す。D-フリップフロップ2は、入力されたクロック信号の立ち下がりであるネガティブエッジで作動する。D-フリップフロップ2は、D側端子に入力された信号状態をクロック信号の立ち下がりで保持し、クロック信号周期で繰り返される次の立ち下りが入力されるまで保持状態を維持する。クロック信号の立ち下がりで保持されたD側端子入力の信号状態は、D-フリップフロップ2の出力としてQ側端子から出力される。尚、クロック信号の立ち下がりで保持された信号状態は、クロック信号周期で繰り返される次のクロック信号の立ち下がりが入力される迄の間は変化しない。D-フリップフロップ2の出力の信号状態は、クロック信号周期で繰り返される次のクロック信号の立ち下がりが入力される迄の間にD側端子の入力状態が変化しても変化しない。1/2分周回路11のD-フリップフロップ3は、クロック信号に同期して動作する論理回路である。D-フリップフロップ3に入力されるクロック信号は、クロック信号周期で規定される所定の時間幅で周期的に信号レベルが変化する信号である。クロック信号は、クロック信号周期で立ち上がり,立ち下がりを繰り返す。図2に示すパラレルシリアル変換回路10では、D-フリップフロップ3は、入力されたクロック信号の立ち上がりであるポジティブエッジで作動する。なお、D-フリップフロップ2とD-フリップフロップ3のエッジ動作の相互関係は逆であってもよい。つまり、D-フリップフロップ2がポジティブエッジで動作する場合には、D-フリップフロップ3はネガティブエッジで動作してもよい。D-フリップフロップ3は、D側端子に入力された信号状態をクロック信号の立ち上がりで保持し、クロック信号周期で繰り返される次のクロック信号の立ち上がりが入力されるまで保持状態を維持する。クロック信号の立ち上がりで保持されたD側端子入力の信号状態は、D-フリップフロップ3の出力としてQ側端子から出力される。尚、クロック信号の立ち上がりで保持された信号状態は、クロック信号周期で繰り返される次のクロック信号の立ち上がりが入力される迄の間は変化しない。D-フリップフロップ3の出力の信号状態は、クロック信号周期で繰り返される次のクロック信号の立ち上がりが入力される迄の間にD側端子の入力状態が変化しても変化しない。1/2分周回路11のインバータ4は、入力された信号を反転させて出力する論理回路である。例えば、入力論理値が1の状態では反転された論理値である0が出力され、0の状態では反転された論理値である1が出力される。<1/2分周回路11の動作>次に、第1の1/2分周回路11Aを例として1/2分周回路11の回路動作について説明する。パラレルシリアル変換回路10に供給されたクロック信号CLKは、第1の1/2分周回路11AのD-フリップフロップ3のクロック信号入力端子に入力される。D-フリップフロップ3では、クロック信号CLKの立ち上がりに同期してD側端子に入力される信号状態を保持し、Q側端子から出力する。従って、D-フリップフロップ3のQ側端子出力はクロック信号CLKの立ち上がりに同期し、クロック信号CLKの2倍の長さの周期で変化する。D-フリップフロップ3のQ側端子出力信号は、分岐してインバータ4に入力される。インバータ4では、入力された信号の論理値が反転されて出力される。このため、D-フリップフロップ3のQ側端子出力信号の立ち上がりは、論理値が反転した立ち下がりとなってインバータ4から出力される。また、D-フリップフロップ3のQ側端子出力信号の立ち下がりは、論理値が反転した立ち上がりとなってインバータ4から出力される。このように、論理値が反転されるインバータ4を介することにより、例えば、クロック信号のように周期的に変化する信号の入出力間の位相は、約半周期分だけシフトすることができる。このため、1/2分周回路11では、D-フリップフロップ3のQ側端子出力とインバータ4出力の信号位相は、相対的に約半周期分だけシフトした関係となる。インバータ4の出力信号は、1/2分周回路11が備えるマルチプレクサ1の0側端子に入力される。そして、1/2分周回路11が備えるマルチプレクサ1の1側端子には、隣接するレーンからインターフェースされた同期信号が入力される。1/2分周回路11のマルチプレクサ1は、セレクタSに入力されるステータス1or0に従って0側端子の入力信号と1側端子の入力信号を切替えて出力する。よって、マルチプレクサ1のセレクタSに供給されるマスタ/スレーブ切替信号SELのステータスを切り替えることにより、D-フリップフロップ3のD側端子の入力信号状態が選択できることとなる。図2に例示する1/2分周回路11では、マスタ/スレーブ切替信号SELのステータスを0マスタ状態とすることで、インバータ4を介して論理値が反転したD-フリップフロップ3のQ側端子の出力信号が選択できる。また、マスタ/スレーブ切替信号SELのステータスを1スレーブ状態とすれば、隣接するレーンからインターフェースされた同期信号が選択できる。マスタ/スレーブ切替信号SELによって選択されたマルチプレクサ1の出力信号は、D-フリップフロップ3のD側端子に入力される。D-フリップフロップ3は、D側端子に入力されたマルチプレクサ1の出力信号をクロック信号CLKの立ち上がりで保持する。そして、D-フリップフロップ3は、CLK周期で繰り返される次のクロック信号CLKの立ち上がりが入力されるまで、保持した信号をQ側端子から出力し続ける。従って、D-フリップフロップ3のQ側端子から出力される信号は、クロック信号CLKの周期でステータスが変化する信号となる。つまり、D-フリップフロップ3のQ側端子から出力される信号は、クロック信号CLKの周波数が1/2に分周された1/2クロック信号となる。1/2クロック信号は、クロック信号CLKの2倍の長さの周期で変化する。なお、図2からも明らかなように、マルチプレクサ1の0側端子に入力されたインバータ4の出力信号は、隣接するレーンの1/2分周回路11に入力する同期信号としてインターフェースされる。図2に例示する1/2分周回路11では、マスタ状態が選択された場合、インバータ4を介して論理値が反転し、約半周期分だけシフトしたQ側端子の出力信号がD-フリップフロップ3のD側端子に入力する。インバータ4の出力信号は、D-フリップフロップ3に供給されるクロック信号CLKに同期してステータス状態が周期的に変化する信号である。従って、D-フリップフロップ3では、クロック信号CLKの立ち上がりに合わせ、安定したステータス状態でインバータ4の出力信号がD側端子に供給されることとなる。このため、D-フリップフロップ3を備える1/2分周回路11は、常に安定した1/2クロック信号を提供できる。また、1/2分周回路11では、スレーブ状態が選択された場合には、隣接するレーンからインターフェースされた同期信号がD-フリップフロップ3のD側端子に入力される。既述したように、図2に例示された1/2分周回路11では、マルチプレクサ1の0側端子の入力信号が同期信号として隣接するレーンにインターフェースされる。つまり、1/2分周回路11からインターフェースされる同期信号は、インバータ4を介して論理値が反転し、約半周期分だけシフトしたD-フリップフロップ3のQ側端子の出力信号である。従って、マスタ状態と同様に、インターフェースされた同期信号がD-フリップフロップ3のD側端子に入力されることになる。このため、隣接するレーンのクロック信号CLKの立ち上がりに合わせ、ステータス状態が周期的に変化する信号がD側端子に供給される。従って、スレーブ状態においても1/2分周回路11は、常安定した1/2クロック信号を提供できることとなる。このように、図2に例示する1/2分周回路11では、マスタ/スレーブ状態に依らず、分周動作の基準となる安定した同期信号が得られることとなる。そして、1/2分周回路11は、インバータ4を介して論理値を反転させ、約半周期分だけシフトしたD-フリップフロップ3のQ側端子の出力信号を同期信号として隣接するレーンにインターフェースする。この結果、隣接するレーン間で同期が取られた分周信号1/2クロック信号、1/4クロック信号が得られることとなる。その結果、レーン数が3以上であったとしても、分周信号はレーン間で同期することとなる。<シリアル出力回路12の動作>次に、図2に例示する終段のマルチプレクサ部13Cが備えるシリアル出力回路12を例にして、シリアル出力回路12の回路動作を説明する。図2に例示されるマルチプレクサ部13Cのシリアル出力回路12では、原振周波数のクロック信号CLKは、マルチプレクサ1,D-フリップフロップ2に入力する。クロック信号CLKは、マルチプレクサ1のセレクタSに入力する。マルチプレクサ1は、クロック信号CLKのステータス変化に同期してマルチプレクサ1の出力を切り替える。クロック信号CLKのステータスは、CLK周期で規定される時間幅で変化する。マルチプレクサ1は、クロック信号CLKのステータスが0の場合に、0側端子に入力された信号を選択して出力する。また、クロック信号CLKのステータスが1の場合には、1側端子に入力された信号を選択して出力する。マルチプレクサ1のセレクタSに入力されたクロック信号CLKはCLK周期で規定される時間幅で周期的に変化し、ステータス0と1を交互に繰返す。このため、マルチプレクサ1のZ側端子には、クロック信号CLKに同期して整列された、0側端子に入力された信号と1側端子に入力された信号とのビット列が連続して出力される。図2に例示するマルチプレクサ部13Cのシリアル出力回路12では、原振周波数のクロック信号CLKは、D-フリップフロップ2のクロック入力端子に供給される。D-フリップフロップ2は、入力されたクロック信号CLKの立ち下がりであるネガティブエッジで作動する。クロック信号CLKは、CLK周期で規定される所定の時間幅で周期的に信号レベルが変化する信号である。クロック信号CLKは、CLK周期で立ち上がり,立ち下がりを繰り返す。D-フリップフロップ2は、クロック信号CLKの立ち下がりに同期してD側端子に入力される信号状態を保持し、Q側端子から出力する。D-フリップフロップ2のQ側端子から出力された信号は、マルチプレクサ1の1側端子に入力する。D-フリップフロップ2のQ側端子の出力信号はクロック信号CLKの立ち下がりに同期して変化する。そして、出力されるQ側端子の信号状態は、CLK周期で繰り返される次のクロック信号CLKの立ち下がりが入力するまでの間は変化しない。つまり、マルチプレクサ1の1側端子に入力された信号状態は、クロック信号CLK周期で規定される所定の時間幅内では変化しない。マルチプレクサ部13Cのシリアル出力回路12では、マルチプレクサ1の1側端子に入力する信号のステータスは、クロック信号CLKの立ち下がりの周期で変化する。一方、マルチプレクサ1の0側端子に入力する信号のステータスは、クロック信号CLKの立ち上がりの周期で変化する。マルチプレクサ1は、クロック信号CLKのステータス変化に同期してマルチプレクサ1の出力を切り替える。従って、マルチプレクサ1は、1/2CLK周期のデータ時間幅を有する1側端子の入力信号ステータス及び0側端子の入力信号ステータスを1CLK周期内で連続して出力する。<レーン間同期動作>次に、図3および図4を用いて、1/2分周回路11,シリアル出力回路12を備えたパラレルシリアル変換回路のレーン間同期動作について説明する。図3および図4は、レーン間同期動作を説明するための図である。図3は、4ビットの並列入力データを直列データに変換するパラレルシリアル変換回路の例示である。図3に例示するパラレルシリアル変換回路は、単一の1/2分周回路11,2回路のシリアル出力回路12を有する初段のマルチプレクサ部13d,単一のシリアル出力回路12を有する終段のマルチプレクサ部13eを備える。図3では、パラレルシリアル変換回路10aがレーン0として4ビット直列データSD0を出力する。また、パラレルシリアル変換回路10bがレーン1として4ビット直列データSD1を出力する。レーン0には4ビット並列データPD0が入力し、レーン1には4ビット並列データPD1が入力する。PD0,PD1は、同期が取られたタイミングで変化する。図4は、図3に例示された2レーンのパラレルシリアル変換回路のタイムチャートである。図3,図4に例示するように、レーン0に入力する4ビットの並列データPD0は、所定の周期で変化するデータ列A0,B0,C0である。そして、レーン1に入力する4ビットの並列データPD1は、PD0と同期して変化するデータ列A1,B1,C1である。各データ列は4ビットのデータブロック[0~3]を有する。データブロックはビット値から構成される。例えば、データ列A0は、ビットデータA0[0],A0[1],A0[2],A0[3]という各1ビットの合計4ビットのデータブロックである。データ列B0,B1、C0,C1についても同様である。レーン0の出力である4ビット直列データSD0は、4ビットの並列データPD0の各データ列が備えるデータブロックがそれぞれに調整されたものである。一例として、データ列A0のデータブロック[0~3]が調整された場合には、A0[0],A0[1],A0[2],A0[3]の各単一ビット値が順に連続した直列データとなる。レーン1の出力である4ビット直列データSD1についても同様であり、4ビットの並列データPD1の各データ列が備えるデータブロックがそれぞれに調整されたものである。図3に例示するパラレルシリアル変換回路には、レーン毎にマスタ/スレーブ切替信号SELが供給される。また、全レーンに共通に、原振周波数のクロック信号CLKが供給される。マスタ/スレーブ切替信号SELは、1/2分周回路11のマルチプレクサ1に入力する。レーン0のマスタ/スレーブ切替信号SELのステータスは0状態であり、レーン間同期を取るための同期信号マスタに設定されている。従って、レーン0の1/2分周回路11は、自回路で分周動作の基準となる信号を生成する。レーン0の1/2分周回路11は、D-フリップフロップ3のQ側端子の出力信号を、インバータ4を介して論理値を反転させることにより、分周動作の基準となる信号を生成する。インバータ4の出力信号は、1/2分周回路11のマルチプレクサ1を介してD-フリップフロップ3のD側端子に入力される。レーン0の1/2分周回路11は、D-フリップフロップ3のD側端子に入力される分周動作の基準となる信号から原振周波数の1/2周波数を有する1/2クロック信号X0を生成する。1/2クロック信号X0は、レーン0の1/2分周回路11に供給されたクロック信号CLKを分周したクロック信号である。また、レーン0の1/2分周回路11は、分周動作の基準となるインバータ4の出力信号を、分周動作の基準となる同期信号出力IX0として隣接するレーン1にインターフェースする。図3に例示する、レーン1のマスタ/スレーブ切替信号SELのステータスは1状態であり、レーン間同期を取るための同期信号スレーブに設定されている。従って、レーン1の1/2分周回路11は、隣接するレーン0からインターフェースされた同期信号出力IX0を分周動作の基準とする。同期信号出力IX0は、レーン1の1/2分周回路11が備えるマルチプレクサ1に同期信号インターフェースを介して入力される。レーン1のマルチプレクサ1にインターフェースされた同期信号出力IX0は、1側端子に入力する。レーン1の1/2分周回路11は、マルチプレクサ1の1側端子に入力された同期信号出力IX0を、当レーンでの分周動作の基準となる同期信号として選択する。選択された同期信号出力IX0は、マルチプレクサ1のZ側端子に出力される。マルチプレクサ1のZ側端子に出力された同期信号出力IX0は、レーン1の1/2分周回路11が備えるD-フリップフロップ3のD側端子に入力する。D-フリップフロップ3は、D側端子に入力された同期信号出力IX0の信号状態をクロック信号CLKの立ち上がりで保持する。クロック信号CLKの立ち上がりで保持された同期信号出力IX0の信号状態は、D-フリップフロップ3のQ側端子から出力される。レーン1の1/2分周回路11が備えるD-フリップフロップ3に入力するクロック信号CLKは、レーン0と共通の信号である。図4において、レーン0の同期信号出力IX0は、クロック信号CLKに同期して変化する。そして、同期信号出力IX0は、クロック信号CLKの2倍の長さの周期で信号状態が変化する。従って、クロック信号CLKの立ち上がりで保持されたレーン1のD-フリップフロップ3のQ側端子の出力は、レーン0の1/2分周回路11で生成された1/2分周信号X0と同時のタイミングで変化するレーン1の1/2クロック信号X1となる。この結果、同期信号マスタに設定されたレーン0の1/2クロック信号X0と、レーン0から同期信号出力IX0がインターフェースされたスレーブ状態のレーン1の1/2クロック信号X1とは、同期することとなる。このように、隣接するレーン間で分周動作の基準となる同期信号をインターフェースさせることにより、並列データを調整するための分周クロック信号の安定した同期が得られることとなる。図3においては、レーン0で生成された1/2クロック信号X0と、レーン1で生成された1/2クロック信号X1とは同期のタイミングで変化する。尚、レーン1の1/2分周回路11で生成された1/2クロック信号X1は、インバータ4を介して論理値が反転される。インバータ4の反転出力は、分周動作の基準となる同期信号出力IX1として隣接するレーンにインターフェースされる。例えば、スレーブ状態に設定された隣接するレーンは、同期信号出力IX1を当レーンの分周動作の基準となる同期信号として選択するので、隣接するレーンで生成された1/2クロック信号とレーン1の1/2クロック信号X1とは同期することとなる。図3に例示する、1/2分周回路11のD-フリップフロップ3のQ側端子の出力は、1/2クロック信号として初段のマルチプレクサ部13dに供給される。レーン0では、D-フリップフロップ3のQ側端子の出力は、1/2クロック信号X0である。また、レーン1では、D-フリップフロップ3のQ側端子の出力は、1/2クロック信号X1である。次に、図3に例示する、パラレルシリアル変換回路について説明する。なお、レーン0及びレーン1のパラレルシリアル変換処理は、同じ動作のため、レーン0の回路動作を例に説明し、適宜、レーン1の処理を説明するものとする。レーン0のパラレル変換回路10aは、1/2クロック信号X0で4ビット並列データPD0の調整を行い、レーン1のパラレル変換回路10bは、1/2クロック信号X1で4ビット並列データPD1の調整を行う。各1/2クロック信号の相互関係は既述した通りである。図3に例示する、レーン0のパラレルシリアル変換回路10aは、初段のマルチプレクサ部13dを有する。初段のマルチプレクサ部13dは、2回路のシリアル出力回路12を有する。レーン0に入力する4ビット並列データのうち、PD0[0]とPD0[2]は、初段のマルチプレクサ部13dが有する同一のシリアル出力回路12に入力する。また、レーン0に入力する4ビット並列データのうち、PD0[1]とPD0[3]は、初段のマルチプレクサ部13dが有する同一のシリアル回路12に入力する。PD0[0]とPD0[2]が入力するシリアル出力回路12は、1/2クロック信号X0で調整されたラインY0の直列データを出力する。また、PD0[1]とPD0[3]が入力するシリアル出力回路12は、1/2クロック信号X0で調整されたラインY1の直列データを出力する。レーン0において、1/2クロック信号X0は、初段のマルチプレクサ部13dに入力する。初段のマルチプレクサ13dの各シリアル出力回路12は、マルチプレクサ1,D-フリップフロップ2を有する。各シリアル出力回路12において、1/2クロック信号X0は、マルチプレクサ1のセレクタSに入力する。また、各シリアル出力回路12において、1/2クロック信号X0は、D-フリップフロップ2のクロック信号入力端子に入力する。レーン0において、初段のマルチプレクサ部13dの各マルチプレクサ1は、セレクタSに入力された1/2クロック信号X0のステータスに合わせ、0側端子の入力信号と1側端子の入力信号とを選択して切り替え、Z側端子から出力する。Z側端子の出力信号は、1/2クロック信号X0のステータス変化の周期に同期して0側端子の入力信号と1側端子の入力信号とが交互に連続する直列データとなる。初段のマルチプレクサ部13dの各マルチプレクサ1から出力される直列データは、終段のマルチプレクサ部13eに入力される。レーン0において、初段のマルチプレクサ部13dの各D-フリップフロップ2は、クロック信号入力端子に入力された1/2クロック信号X0の立ち下がりであるネガティブエッジでD側端子に入力された信号状態を保持し、Q側端子から出力する。各D-フリップフロップ2のQ側端子出力は、1/2クロック信号X0の周期で繰り返される次の立ち下がりが入力されるまでの間は変化しない。従って、各D-フリップフロップ2のQ側端子の出力は、1/2クロック信号X0の周期に同期する。各D-フリップフロップ2のQ側端子の出力は、同部のマルチプレクサ1の1側端子に入力する。図3において、レーン0に入力される4ビット並列データPD0のPD0[0]およびPD0[1]は、初段のマルチプレクサ部13dの各マルチプレクサ1の0側端子に入力する。また、PD0[2]およびPD0[3]は、初段のマルチプレクサ部13dの各D-フリップフロップ2のD側端子に入力する。尚、図3において、PD0[2]が入力されるD-フリップフロップ2のQ側端子の出力はQ0である。同様に、PD0[3]が入力されるD-フリップフロップ2のQ側端子の出力はQ1である。図4のタイムチャートに例示する、PD0[0],PD0[1],PD0[2],PD0[3]は、レーン0のパラレルシリアル変換回路10aに入力する4ビット並列データの単一ビットの時系列の変化を示している。また、PD1[0],PD1[1],PD1[2],PD1[3]は、レーン1のパラレルシリアル変換回路10bに入力する4ビット並列データの単一ビットの時系列の変化を示している。レーン0のPD0[0]には、A0[0],B0[0],C0[0]と時系列で連続的に変化するデータ列が入力される。同様に、PD0[1]には、A0[1],B0[1],C0[1]と時系列で連続的に変化するデータ列が入力される。PD0[2]には、A0[2],B0[2],C0[2]と時系列で連続的に変化するデータ列が入力される。PD0[3]には、A0[3],B0[3],C0[3]と時系列で連続的に変化するデータ列が入力される。レーン1のPD1[0],PD1[1],PD1[2],PD1[3]についても同様である。一例として、PD1[0]では、A1[0],B1[0],C1[0]と時系列で連続的に変化するデータ列が入力される。尚、レーン0,レーン1における各データ列は同時のタイミングで変化する。図4に示すタイムチャートにおいて、PD0[0],PD0[2]は、レーン0の初段のマルチプレクサ部13dが有するシリアル出力回路12に入力される並列データである。PD0[0]は、シリアル出力回路12のマルチプレクサ1の0側端子に入力される。PD0[2]は、シリアル出力回路12のD-フリップフロップ2のD側端子に入力される。既述したように、D-フリップフロップ2のD側端子に入力されたPD0[2]は、1/2クロック信号X0の立ち下がりで保持され、Q側端子から出力される。PD0[2]が入力するD-フリップフロップ2のQ側端子の出力はQ0である。図4に示すタイムチャートにおいて、Q0は、1/2クロック信号X0の立ち下がりで保持したデータ列A0[2],B0[2],C0[2]である。各データ列は、1/2クロック信号X0の周期で繰り返される次の立ち下がりが入力されるまでの間は変化しない。各データ列は、1/2クロック信号X0の周期で規定される時間幅を有する。レーン0の、PD0[0]とPD0[2]が入力するシリアル出力回路12のマルチプレクサ1には、図4に示す、PD0[0]のデータ列A0[0],B0[0],C0[0]と、Q0のデータ列A0[2],B0[2],C0[2]が入力する。マルチプレクサ1は、0側端子に入力された信号と1側端子に入力された信号とを、セレクタSに入力された1/2クロック信号X0のステータスに合わせて切り替えて、Z側端子から出力する。レーン0のPD0[0]の各データ列およびQ0の各データ列が入力するマルチプレクサ1のZ側端子の出力はY0である。図4に示すタイムチャートにおいて、Y0には、1/2クロック信号X0のステータス変化に合わせ、順に、データ列A0[0],A0[2],B0[0],B0[2],C0[0],C0[2]が出力されている。各データ列は、1/2クロック信号X0のステータス周期で規定される時間幅を有する。そして、各データ列は、1/2クロック信号X0のステータス周期に同期している。既述したように、Y0に出力されるデータ列は、レーン0のシリアル出力回路12に入力された並列データPD0[0]とPD0[2]とが調整されたデータ列である。このように、シリアル出力回路12に入力する2入力の並列データは、同回路12に入力されるクロック信号のステータス周期で調整された1出力の直列データとなる。直列データを構成する各データは、クロック信号のステータス周期で規定される時間幅を有し、クロック信号のステータス周期に同期する。図4に示すY0からも明らかなように、1/2クロック信号X0の1周期内に、2入力の並列データが連続して整列される。レーン0のPD0[1]とPD0[3]が入力するシリアル出力回路12についても同様の変換処理が行われる。図4に示すタイムチャートにおいて、PD0[1]は、シリアル出力回路12のマルチプレクサ1の0側端子に入力されるデータ列である。PD0[3]は、シリアル出力回路12のD-フリップフロップ2のD側端子に入力されるデータ列である。D-フリップフロップ2のD側端子に入力されるデータ列は、1/2クロック信号X0の立ち下がりで保持され、Q側端子から出力される。PD0[3]が入力するD-フリップフロップ2のQ側端子の出力はQ1である。Q1のデータ列は、A0[3],B0[3],C0[3]である。PD0[1]とPD0[3]が入力するシリアル出力回路12のマルチプレクサ1には、図4に示す、PD0[1]のデータ列A0[1],B0[1],C0[1]と、Q1のデータ列A0[3],B0[3],C0[3]が入力する。マルチプレクサ1は、0側端子に入力された信号と1側端子に入力された信号とを、セレクタSに入力された1/2クロック信号X0のステータスに合わせて切り替えて、Z側端子から出力する。PD0[1]の各データ列およびQ1の各データ列が入力するマルチプレクサ1のZ側端子の出力はY1である。図4に示すタイムチャートにおいて、Y1には、1/2クロック信号X0のステータス変化に合わせ、順に、データ列A0[1],A0[3],B0[1],B0[3],C0[1],C0[3]が出力されている。各データ列は、1/2クロック信号X0のステータス周期で規定される時間幅を有する。そして、各データ列は、1/2クロック信号X0のステータス周期に同期している。Y0と同様に、Y1に出力されるデータ列は、レーン0のシリアル出力回路12に入力された並列データPD0[1]とPD0[3]とが調整されたデータ列となる。Y1は、1/2クロック信号X0の1周期内に、2入力の並列データが連続して整列された直列データである。図3に戻り、レーン0の初段のマルチプレクサ部13dの直列データ出力であるY0,Y1は、終段のマルチプレクサ部13eに入力する。終段のマルチプレクサ部13eは、単一のシリアル回路12を有する。Y0,Y1は、終段のマルチプレクサ部13eのシリアル出力回路12に並列に入力する。Y0は、終段のマルチプレクサ部13eのマルチプレクサ1の0側端子に入力する。Y1は、同部13eのD-フリップフロップ2のD側端子に入力する。レーン0に供給されたクロック信号CLKは、終段のマルチプレクサ部13eに入力する。終段のマルチプレクサ部13eに入力されたクロック信号CLKは、原振周波数でマルチプレクサ1のセレクタSに入力する。また、同部13eに入力されたクロック信号CLKは、原振周波数でD-フリップフロップ2のクロック信号入力端子に入力する。尚、Y1が入力されるD-フリップフロップ2のQ側端子の出力はQ2である。図4のタイムチャートに示すように、Q2のデータ列は、D-フリップフロップ2のD側端子に入力されるY1のデータ列を、クロック信号CLKの立ち下がりで保持したものである。そして、Q2は、クロック信号CLKの周期に同期する。図4に示す、クロック信号CLKとY1のデータ列からも明らかなように、クロック信号CLKの立ち下がりは、Y1の各データ列の粗中央に位置するタイミングである。従って、Q2のデータ列は、安定した信号状態のデータ列である。図3に戻り、終段のマルチプレクサ部13eのD-フリップフロップ2出力のQ2は、同部13eのマルチプレクサ1の1側端子に入力する。終段のマルチプレクサ部13eのマルチプレクサ1は、セレクタSに入力したクロック信号CLKのステータスに合わせ、2入力信号を調整する。2入力信号は、Y0とQ2である。その結果、マルチプレクサ部13eのマルチプレクサ1は、クロック信号CLKのステータス周期の時間幅で整列された1出力の直列データを生成する。すなわち、終段のマルチプレクサ部13eのマルチプレクサ1は、クロック信号CLKのステータスが0状態で0側端子に入力されたY0を選択し、1状態で1側端子に入力されたQ2を選択する。クロック信号CLKのステータス周期で調整された直列データは、終段のマルチプレクサ部13eのマルチプレクサ1のZ側端子から出力される。終段のマルチプレクサ部13eのマルチプレクサ1の出力信号は、レーン0出力の4ビット直列データSD0となる。図4において、レーン0出力SD0は、終段のマルチプレクサ部13eのマルチプレクサ1から出力される4ビットの直列データである。図4において、クロック信号CLKおよびY0,Q2の各データ列との関係からも明らかなように、レーン0出力SD0は、Y0,Q2が調整されたデータ列である。すなわち、レーン0出力SD0は、終段のマルチプレクサ13eが調整したデータである。終段のマルチプレクサ13eは、マルチプレクサ1を有する。マルチプレクサ1のセレクタSにはクロック信号CLKが入力する。クロック信号CLKは、原振周波数を有し、CLK周期で規定される時間幅で変化する。マルチプレクサ1は、セレクタSに入力されたクロック信号CLKのステータス周期に合わせ0側端子の入力であるY0のデータ列と1側端子の入力であるQ2のデータ列とを調整する。マルチプレクサ1で調整された各データ列は、クロック信号CLKのステータス周期で規定される時間幅を有し、クロック信号CLKの周期に同期するデータ列として出力される。マルチプレクサ1は、Z側端子から調整されたデータ列を出力する。図4において、終段のマルチプレクサ13eのマルチプレクサ1に入力するデータ列Y0は、順に、A0[0],A0[2],B0[0],B0[2],C0[0],C0[2]である。データ列Y0の各データは、1/2クロック信号X0のステータス周期の時間幅を有する。データ列Y0の各データは、1/2クロック信号X0の周期に同期する。また、図4において、終段のマルチプレクサ13eのマルチプレクサ1に入力するデータ列Q2は、順に、A0[1],A0[3],B0[1],B0[3],C0[1],C0[3]である。データ列Q2の各データは、1/2クロック信号X0のステータス周期の時間幅を有し、1/2クロック信号X0の周期に同期する。図4において、レーン0の出力SD0には、まず、クロック信号CLKのステータスが、0状態で選択されたY0のデータ列A0[0]が出力される。そして次に、クロック信号CLKのステータスが1状態となり、Q2のデータ列A0[1]が選択されて出力される。クロック信号CLKは原振周波数で周期的に変化する。このため、再び、クロック信号CLKのステータスは0状態となる。そして、レーン0の出力SD0には、Y0のデータ列A0[2]が選択されて出力される。続いて、クロック信号CLKのステータスが1の状態となり、レーン0の出力SD0には、Q2のデータ列A0[3]が選択されて出力される。終段のマルチプレクサ部13eのマルチプレクサ1は、クロック信号CLKの入力ステータスに合わせ、継続して選択出力動作を行う。クロック信号CLKの1ステータスの時間幅は、1/2クロック信号X0の1ステータス時間幅の1/2である。従って、レーン0出力SD0には、1/2クロック信号X0の1周期内に、同時のタイミングで入力された4ビット並列データPD0が出力される。例えば4ビット並列データA0[0]~A0[3]の入力の場合には、レーン0出力SD0は、クロック信号CLKのステータス時間幅で調整されたデータ列A0[0],A0[1],A0[2],A0[3]となる。レーン0出力SD0は、入力された、4ビット並列データPD0が、上位ビットPD0[3]から順に連続して整列する単一ビットの直列データとなる。図3に例示するレーン0は、レーン間同期を行うための同期信号マスタに設定されている。レーン0の1/2分周回路11は、インバータ4を介して論理値を反転させた1/2クロック信号X0を、分周動作の基準となる同期信号出力IX0としてレーン1にインターフェースする。図4に、レーン0の1/2クロック信号X0とレーン0の同期信号出力IX0との関係を例示する。図4に例示する1/2クロック信号X0と同期信号出力IX0との相互関係からも明らかなように、1/2クロック信号X0と同期信号出力IX0とは、相互に反転した論理値を有する。図3に戻り、レーン1はスレーブ設定である。そのため、レーン1の1/2分周回路11は、レーン0からインターフェースされた同期信号を分周動作の基準とし、1/2クロック信号を生成する。レーン0から出力された同期信号出力IX0は、レーン1の1/2分周回路11が有するマルチプレクサ1の1側端子に入力する。レーン1のマスタ/スレーブ切替信号SELのステータスは1に設定されている。従って、レーン1の1/2分周回路11は、マルチプレクサ1の1側端子に入力された同期信号IX0を分周動作の基準信号として選択する。選択されたマルチプレクサ1の出力は、Z側端子からD-フリップフロップ3に入力する。レーン1の1/2分周回路11のマルチプレクサ1で選択された同期信号出力IX0は、D-フリップフロップ3のD側端子に入力する。レーン1のD-フリップフロップ3は、入力されたクロック信号CLKの立ち上がりでD側端子に入力された信号状態を保持する。そして、D-フリップフロップ3は、保持した信号状態をQ側端子から出力する。D-フリップフロップ3のQ側端子の出力は、CLK周期で規定される次のクロック信号の立ち上がりが入力されるまでの間は信号状態を維持する。そのため、D-フリップフロップ3のQ側端子の出力は、CLK周期で規定される時間幅の2倍の長さを有する周期の、1/2クロック信号X1となる。図4に例示する、レーン0の同期信号出力IX0とレーン1の1/2クロック信号X1とは、相互に反転した論理値を有する。そして、レーン0の1/2クロック信号X0とレーン1の1/2クロック信号X1は同期して変化する。レーン0で記述したように、レーン1に入力される4ビット並列データPD1[0]~PD1[3]は、1/2クロック信号X1によって調整される。ここで、レーン1の1/2クロック信号X1は、レーン0からインターフェースされた同期信号出力IX0を分周動作の基準として生成された信号である。レーン1の初段のマルチプレクサ部13dで調整された4ビット並列入力データは、2ラインの直列データとなる。各ラインの直列データは、1/2クロック信号X1の周期で規定される時間幅で変化し、1/2クロック信号X1の周期に同期する。各ラインの直列データは、終段のマルチプレクサ部13eに入力する。終段のマルチプレクサ部13eは、マルチプレクサ1を有する。レーン1に入力される4ビット並列データのうち、PD1[0],PD1[2]が調整されたラインはマルチプレクサ1の0側端子に入力する。また、PD1[1],PD1[3]が調整されたラインは、終段のマルチプレクサ部13eのD-フリップフロップ2を介して、マルチプレクサ1の1側端子に入力する。さらに、終段のマルチプレクサ13eのマルチプレクサ1には、原振周波数のクロック信号CLKが入力する。レーン1では、クロック信号CLKは、マルチプレクサ1のセレクタSに入力する。クロック信号CLKは、CLK周期で規定される時間幅で変化する。マルチプレクサ1は、セレクタSに入力されたクロック信号CLKのステータス周期に合わせ0側端子のライン入力と、1側端子のライン入力のデータ列を調整する。マルチプレクサ1で調整された各データ列は、クロック信号CLKのステータス周期で規定される時間幅を有し、クロック信号CLKの周期に同期するデータ列として出力される。マルチプレクサ1は、Z側端子から調整されたデータ列を出力する。調整されたデータ列は、レーン1に入力された4ビット並列データPD1が、上位ビットPD1[3]から順に、PD1[2],PD1[1],PD1[0]が順に連続して整列する単一ビットの直列データとなる。この直列データは、レーン1出力SD1である。図4において、レーン1出力SD1は、データ列PD1[3],PD1[2],PD1[1],PD1[0]が順送りに連続し、整列された状態で出力されている。データ列A1を例にすれば、A1[3],1A[2],A1[1],A1[0]が順に、連続して出力される。そして、レーン0出力SD0とレーン1出力SD1は、同期が取られたタイミングで変化するビット値を有する。各ビット値の時間幅は、原振周波数のクロック信号CLKのステータス周期で規定される時間幅である。つまり、レーン間のデータ出力である4ビット直列データは同期する。このように、スレーブ設定されたレーン1は、同期信号インターフェースを介して入力された同期信号を分周動作の基準として選択する。このため、隣接するレーンとの間のレーン間同期が確保できる。スレーブ設定されたレーンでは、同期信号インターフェースを介して入力された同期信号を分周動作の基準として分周クロック信号を生成する。従って、生成された分周クロック信号は、隣接するレーンとの間で同期する。そして、このレーン間で同期が確保されて、調整された単一ビットのデータ列は、同期が取られたタイミングでビット値が変化する直列データとなり、レーン間の同期出力が実現する。第一実施の形態では、各レーンのパラレルシリアル変換回路10は、1/2分周回路11と2入力1出力でパラレル入力を変換してシリアル出力するシリアル出力回路12を複数段、例えば、3段に備える。そして、各レーンでは、各段のシリアル出力回路12は、出力側に隣接する段のシリアル出力回路12を作動させるクロックを、1/2に分周したクロック信号で作動する。1/2分周回路11は、図3のように、D-フリップフロップ3とインバータ4とを含む。そして、レーン間の同期は、複数レーンのうち1つのレーンのインバータ出力を隣接するレーンのD-フリップフロップ3に入力することで実現される。したがって、極めて簡易な構成で、レーン間の同期が実現できる。図3、図4からも明らかなように、本実施形態では、全レーン共通のリセット信号を使用しない。このため、リセット信号分配のための複雑なタイミング調整機能を有する分配回路は含まれないため、回路の実現が容易である。<変形例>第一実施の形態による、パラレルシリアル変換回路10の変形例として図5に示す形態が例示できる。図5は、32ビットの並列データを単一ビットのデータ列に変換して出力する、パラレルシリアル変換回路20の例示である。図5では、32ビットの並列データPD0~PD2を単一ビットのデータ列に変換して出力するパラレルシリアル変換回路20を3レーンに備える。各レーンには、所定の周期で変化する共通のクロック信号CLKが入力する。各レーン出力の直列データSD0~SD2はクロック信号CLKに同期して出力する。図5に例示するパラレルシリアル変換回路20は、初段のマルチプレクサ部23aを有する。初段のマルチプレクサ部23aは、8回路のシリアル出力回路22を有する。各シリアル回路22は、4入力1出力のマルチプレクサMUXを有する。初段のマルチプレクサ部23aの各シリアル出力回路22は、4入力の並列データが所定の分周クロック信号図例では、1/16クロック信号により調整される。その結果、初段のマルチプレクサ部23aの各シリアル出力回路22は、1/16クロック信号のステータス周期で規定される時間幅を有する4ビット列の直列データを出力する。初段のマルチプレクサ部23aが出力する8ラインの直列データは、シリアル出力回路22を2回路に備えた中段のマルチプレクサ部23bに入力する。各シリアル出力回路22は、4入力1出力のマルチプレクサMUXを有する。中段のマルチプレクサ部23bは、入力した8ラインの4ビット直列データを、所定の分周クロック信号図例では、1/4クロック信号でさらに調整する。その結果、中段のマルチプレクサ部23bの各シリアル出力回路22は、1/4クロック信号のステータス周期で規定される時間幅を有する16ビット列の直列データを出力する。中段のマルチプレクサ部23bで調整された2ラインの16ビット直列データは、終段のマルチプレクサ部23cに入力する。終段のマルチプレクサ部23cは、2入力1出力のマルチプレクサMUXを有する。終段のマルチプレクサ部23cは、単一のシリアル出力回路22aを備える。終段のマルチプレクサ部23cのシリアル出力回路22aは、入力された2ラインの16ビット直列データをクロック信号CLKで調整して、32ビットのビット列に整列する。各ビット列は、原振周波数のクロック信号CLKのステータス周期で規定される時間幅を有する。終段のマルチプレクサ部23cの出力は、当レーンに入力した32ビットの並列データが、クロック信号CLKのステータス周期で上位ビットから順に整列された、単一ビット列からなる32ビット直列データとなる。32ビット直列データは、パラレルシリアル変換回路20に入力された32ビットの並列データPD0[0]~PD0[31]が、ビット順に連続して整列したデータである。第一実施の形態では、隣接するレーンと同期信号をインターフェースする1/2分周回路11を備え、レーン間の同期を取っていた。変形例でも同様に、分周動作の基準となる同期信号インターフェースを有する1/4分周回路21を2段に備え、隣接するレーンと分周動作の基準となる同期信号をインターフェースする。すなわち、第一実施の形態と同様に、マスタ状態に設定されたレーンは、分周動作の基準となる同期信号の生成を行うと共に、当レーンで生成した同期信号を隣接するレーンにインターフェースする。変形例のパラレルシリアル変換回路20は、インターフェースされた同期信号で生成する分周クロック信号は1/4クロック信号である。変形例のパラレルシリアル変換回路20は、この1/4クロック信号をさらに、第1と第2の2段に備えた1/4分周回路21で分周し、原振周波数の1/16クロック信号を生成する。図5に例示する、パラレルシリアル変換回路20は、1/16クロック信号が入力する初段のマルチプレクサ部23aを有する。また、パラレルシリアル変換回路20は、1/4クロック信号が入力する中段のマルチプレクサ部23aを有する。初段のマルチプレクサ部23aの8ラインの直列データは、1/16クロック信号のステータス周期で規定される時間幅の単一ビットが整列した4ビット直列データである。そして、中段のマルチプレクサ部23aの2ラインの直列データは、1/4クロック信号のステータス周期で規定される時間幅の単一ビットが整列した16ビット直列データである。そして、原振周波数のクロック信号CLKが入力する終段のマルチプレクサ部23cは、クロック信号CLKのステータス周期で2ラインの16ビット直列データを調整し、32ビット並列データが単一ビットのデータ列に変換された直列データを出力する。変形例においても、第一実施の形態と同様に、レーン毎にマスタ/スレーブ切替信号SEL0~SEL2が入力される。従って、第一実施の形態と同様に、レーン0をマスタ設定として分周動作の基準となる同期信号を生成し、スレーブ設定としたレーン1,レーン2に対して生成した同期信号を出力する。その結果、第一実施の形態と同様のレーン間の同期効果が得られる。つまり、変形例においても、マスタに選択されたレーンとスレーブに選択された隣接するレーンとの間の直列データ出力を1UIデータ時間幅以内に整列して同期させることが可能となる。また、変形例では、4入力1出力のマルチプレクサMUXを有するシリアル出力回路22を備えることにより、32ビット並列データが単一ビット列に整列した32ビット直列データの変換処理が可能となる。このように、処理容量が増大してもレーン間同期は自然に確立できるため、大容量のデータ転送に適したパラレルシリアル変換回路20が実現できる。変形例において、クロック信号CLKが、第2のクロック周期のクロック信号の一例であり、1/4分周回路21で分周された1/4クロック信号が第1のクロック周期のクロック信号の一例である。また、変形例において、クロック信号CLKが入力する終段のマルチプレクサ部23cが備えるシリアル出力回路22aがシリアル出力回路の一例である。また、変形例において、1/4分周回路21で分周された信号が入力するシリアル出力回路22が並列入力回路の一例である。<第二実施の形態>図6に第二実施の形態を例示する。図6に例示する第二実施の形態は、第一実施の形態で例示したパラレルシリアル変換回路10を4レーンに備えた情報処理装置30である。情報処理装置30は、CPU31、チップセット32、ネットワークインターフェースIC33を備える。CPU31は、各種演算処理を行うCPUCentralProcessingUnitであり、CPUが実行する処理手順が記述されたプログラム等を格納するROMReadOnlyMemory、作業領域としてのRAMRandomAccessMemory等を備えるシステムLSILargeScaleIntegratedCircuitである。CPU31は、各種プログラムを実行し、情報処理装置30の機能を提供する。情報処理装置30は、例えば、PCPersonalComputerやサーバ等のコンピュータシステムが例示できる。チップセット32は、4系統の8ビット並列入力された送信データを4系統の直列データに変換して出力するレーン間同期機能付き送信回路32aを備える。1系統のシリアルパラレル変換回路がレーンに相当する。また、4系統の直列データを受信して4系統の8ビット並列受信データとして復調する受信回路32bを備える。チップセット32の4系統の8ビット並列入力された送信データは、CPU31からインターフェースされる。また、4系統の直列データは、図6に例示するようにPCIExpressによるインターフェースを介して、ネットワークインターフェースIC33に出力される。さらに、チップセット32は、図6に例示するようにPCIExpressによるインターフェースを介して、ネットワークインターフェースIC33から送信された4系統の直列データを受信する。受信された4系統の直列データは、4系統の8ビット並列受信データとして復調し、CPU31にインターフェースされる。レーン間同期機能付き送信回路32aは、第一実施の形態であるパラレルシリアル変換回路10を4系統に備え、8ビット並列入力された送信データを所定のクロック信号で調整する。調整された送信データは、8ビット並列データが上位ビットから順に連続して整列した、単一ビットからなる8ビット直列データを出力する。ネットワークインターフェースIC33は、例えば、情報処理装置30で処理された各種データの通信制御を行うインターフェースICである。ネットワークインターフェースIC33は、チップセット32から出力された4系統の直列データを受信して4系統の8ビット並列受信データとして復調する受信回路33aを備える。また、4系統の8ビット並列入力された送信データを4系統の直列データに変換して出力するレーン間同期機能付き送信回路33bを備える。ネットワークインターフェースIC33は、受信回路33aで復調した4系統の8ビット並列受信データを、例えば所定のバスで接続された記憶装置等に出力する。ネットワークインターフェースIC33は、例えば、所定のバスで接続された通信ユニット等から送信された4系統の8ビット並列データをレーン間同期機能付き送信回路33bで4系統の直列データに変換する。変換された4系統の直列データは、例えば、図6に例示するようにPCIExpressによるインターフェースを介して、チップセット32に出力される。ネットワークインターフェースIC33が備えるレーン間同期機能付き送信回路33bは、第一実施の形態であるパラレルシリアル変換回路10を4系統に備え、8ビット並列入力された送信データを所定のクロック信号で調整する。その結果、8ビット並列データが上位ビットから順に連続して整列した、単一ビットからなる8ビット直列データが出力される。尚、チップセット32が備えるレーン間同期機能付き送信回路32aとネットワークインターフェースIC33が備えるレーン間同期機能付き送信回路33bは、周辺のインターフェースが合致すれば、同様の構成とすることが可能である。このように、本実施形態では、例えばCPU31とネットワークインターフェースICとの間のデータ転送を第一実施の形態であるパラレルシリアル変換回路10を備えたチップセットで接続する。この結果、複数レーン間にデータスキューが発生しない情報処理装置30が実現できる。なお、本実施形態では、8ビット並列入力に限定されない。また、本実施形態におけるレーン間の同期は、4レーンに限定されない。"