"基板と、前記基板上に形成された複数の第1配線を含む第1配線層と、前記第1配線層上に形成され、前記第1配線に接続された複数のコンタクトを含むコンタクト層と、前記コンタクト層上に形成され、前記コンタクトに接続された複数の第2配線を含む第2配線層とを備え、前記コンタクトの対角方向の長さと、互いに隣接するコンタクト間の間隔とを足したコンタクトピッチは、互いに隣接する前記第1配線間の間隔のうち最小間隔と、前記第1配線の配線幅と、を足した第1最小配線ピッチ、又は、互いに隣接する前記第2配線間の間隔のうち最小間隔と、前記第2配線の配線幅と、を足した第2最小配線ピッチ、よりも大きいことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記コンタクトピッチは、前記第1最小配線ピッチ又は前記第2最小配線ピッチの、√2倍以上であることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1最小配線ピッチ又は前記第2最小配線ピッチは、150nm未満であることを特徴とする半導体装置。請求項1から3のいずれかに記載の半導体装置において、前記第1配線又は前記第2配線の配線幅の最小設計寸法は、前記コンタクトの最小設計寸法よりも小さいことを特徴とする半導体装置。請求項1から3のいずれかに記載の半導体装置において、前記第1配線又は前記第2配線の配線幅の最小出来上がり寸法は、前記コンタクトの最小出来上がり寸法よりも小さいことを特徴とする半導体装置。多層配線を有する半導体装置の製造方法であって、基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜内に第1配線用溝を形成する工程と、前記第1配線用溝内に導電膜を埋め込むことにより、第1配線を形成する工程と、前記第1層間絶縁膜及び第1配線上に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜内に、前記第1配線と接続するビアホールを形成する工程と、前記ビアホール内に導電膜を埋め込むことにより、ビアコンタクトを形成する工程と、前記第2層間絶縁膜及びビアコンタクト上に第3層間絶縁膜を形成する工程と、前記第3層間絶縁膜内に、前記ビアコンタクトと接続する第2配線用溝を形成する工程と、前記第2配線用溝内に導電膜を埋め込むことにより、第2配線を形成する工程とを含み、前記ビアコンタクトを、前記第1配線の最小配線ピッチ、又は、前記第2配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とする半導体装置の製造方法。多層配線を有する半導体装置の製造方法であって、基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜内に第1配線用溝を形成する工程と、前記第1配線用溝内に導電膜を埋め込むことにより、第1配線を形成する工程と、前記第1層間絶縁膜及び第1配線上に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜内に第2配線用溝を形成する工程と、前記第2配線用溝の下方の前記第2層間絶縁膜内に、前記第1配線と接続するビアホールを形成する工程と、前記ビアホール及び第2配線用溝内に導電膜を埋め込むことにより、ビアコンタクト及び第2配線を形成する工程とを含み、前記ビアコンタクトを、前記第1配線の最小配線ピッチ、又は、前記第2配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とする半導体装置の製造方法。請求項6又は7に記載の半導体装置の製造方法において、前記第1配線又は前記第2配線を、最小配線ピッチが150nm未満となるように形成することを特徴とする半導体装置の製造方法。請求項6から8のいずれかに記載の半導体装置の製造方法において、前記ビアコンタクトの寸法が前記第1配線又は前記第2配線の配線幅の最小寸法よりも大きくなるように、前記ビアコンタクトを形成することを特徴とする半導体装置の製造方法。上述したように、孤立配線の配線幅が0.15μm未満の場合に、正方グリッド上の配線配置にマスクバイアス技術を適用すると問題があることが分かった。パターンの微細化により、マスクバイアス技術や、補正パターンを付加する方法では、CDシフトを補正することが困難となる。つまり、配線幅が狭くなるにつれてCDシフト量は増加する一方、パターンが微細化して密集しているため、配線間隔マージンが小さく、CDシフト量分補正したマスクパターンを形成することができない。従って、マスクバイアス技術による補正を行うことは困難となる。また、多層配線構造の場合、配線のプロセスマージンに対して、ビアのプロセスマージンが小さくなり、ビア開口プロセスにおいて欠陥が発生しやすいという問題があった。これは、ビアのデータ率が低いことに起因する。図15は、デバイス領域のデータ率の配線長依存性を示す図である。デバイス領域は17μm×17μmの大きさであり、このデバイス領域において、配線幅が0.1μmの配線と、0.1μm×0.1μmのビアとを最小ピッチ200nmで配置する場合について述べる。第1層配線又は第2層配線の配線長が最小長さの500nmの場合には配線データ率は約27となり、配線長がデバイス領域限界の17μmの場合には配線データ率は50となる。よって、配線データ率は、27~50程度である。一方、図15に示すように、ビアデータ率は、配線データ率よりも2桁小さいことが分かる。このようにビアデータ率が低いため、ビア形成の際の露光においては、光強度が弱く、光コントラストが低下する。このような光コントラストが低下した状態において、形成するビアの直径寸法が小さい場合、図16に示すように顕著にDOF焦点深度が低下し、ビアの抜け特性が劣化し、レジスト寸法が変動する。図16は、DOFのビア寸法依存性を示す図である。また、ビアエッチングの密度依存性を考慮すれば、特に、孤立ビアの抜け特性は劣化し、ローディング効果を含めて、極端なエッチング時間の上昇が発生する。従って、レジスト寸法変動に対するエッチングプロセスの変動量も大きくなり、再現性高くビアの形成を行うことができない。従って、本発明は、以上のような問題を解決し、裕度をもって、正確なパターン形成を行うことができるように改良した配線構造を有する半導体装置を提供するものである。本発明に係る半導体装置は、前記基板上に形成された複数の第1配線を含む第1配線層と、前記第1配線層上に形成され、前記第1配線に接続された複数のコンタクトを含むコンタクト層と、前記コンタクト層上に形成され、前記コンタクトに接続された複数の第2配線を含む第2配線層とを備える。前記コンタクトの対角方向の長さと、互いに隣接するコンタクト間の間隔とを足したコンタクトピッチは、互いに隣接する前記第1配線間の間隔のうち最小間隔と、前記第1配線の配線幅とを足した第1最小配線ピッチ、又は、互いに隣接する前記第2配線間の間隔のうち最小間隔と、前記第2配線の配線幅とを足した第2の最小配線ピッチ、よりも大きいことを特徴とするものである。本発明の半導体装置において、前記コンタクトピッチが、前記第1最小配線ピッチ又は前記第2最小配線ピッチの、√2倍以上のものが好適である。本発明の半導体装置において、前記第1最小配線ピッチ又は前記第2最小配線ピッチが、150nm未満のものが好適である。本発明の半導体装置において、前記第1配線又は前記第2配線の配線幅の最小設計寸法は、前記コンタクトの最小設計寸法よりも小さいものが好適である。本発明の半導体装置において、前記第1配線又は前記第2配線の配線幅の最小出来上がり寸法は、前記コンタクトの最小出来上がり寸法よりも小さいものが好適である。本発明に係る半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜内に第1配線用溝を形成する工程と、前記第1配線用溝内に導電膜を埋め込むことにより、第1配線を形成する工程と、前記第1層間絶縁膜及び第1配線上に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜内に、前記第1配線と接続するビアホールを形成する工程と、前記ビアホール内に導電膜を埋め込むことにより、ビアコンタクトを形成する工程と、前記第2層間絶縁膜及びビアコンタクト上に第3層間絶縁膜を形成する工程と、前記第3層間絶縁膜内に、前記ビアコンタクトと接続する第2配線用溝を形成する工程と、前記第2配線用溝内に導電膜を埋め込むことにより、第2配線を形成する工程とを含み、前記ビアコンタクトを、前記第1配線の最小配線ピッチ、又は、前記第2配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とするものである。本発明に係る半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜内に第1配線用溝を形成する工程と、前記第1配線用溝内に導電膜を埋め込むことにより、第1配線を形成する工程と、前記第1層間絶縁膜及び第1配線上に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜内に第2配線用溝を形成する工程と、前記第2配線用溝の下方の前記第2層間絶縁膜内に、前記第1配線と接続するビアホールを形成する工程と、前記ビアホール及び第2配線用溝内に導電膜を埋め込むことにより、ビアコンタクト及び第2配線を形成する工程とを含み、前記ビアコンタクトを、前記第1配線の最小配線ピッチ、又は、前記第2配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とするものである。本発明の半導体装置の製造方法において、前記コンタクトを、前記第1配線の最小配線ピッチ又は前記第2配線の最小配線ピッチの√2倍以上のコンタクトピッチで形成することが好適である。本発明の半導体装置の製造方法において、前記第1配線又は前記第2配線を、最小配線ピッチが150nm未満となるように形成することが好適である。本発明の半導体装置の製造方法において、前記ビアコンタクトの寸法が前記第1配線又は前記第2配線の配線幅の最小寸法よりも大きくなるように、前記ビアコンタクトを形成することが好適である。本発明においては、半導体装置の第1又は第2配線の最小配線ピッチ寸法が、コンタクトの最小ピッチ寸法より小さい。従って、コンタクトは、第1又は第2配線の配置よりも大きなピッチで形成することができるため、コンタクト形成におけるプロセスマージンをある程度大きく確保することができる。従って、正確なパターンの形成を行うことができる。以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。実施の形態1.図1は、本発明の実施の形態1における半導体装置について説明するための断面模式図であり、図2は、本発明の実施の形態1における半導体装置の配線構造について説明するための上面模式図である。図1、図2に示すように、実施の形態1における半導体装置において、基板2には、図示を省略しているが、必要に応じて、トランジスタや配線層等が形成されている。また、基板2上には、第1配線層を構成する第1層間絶縁膜4が形成され、絶縁膜4内には、第1配線6が形成されている。第1層間絶縁膜4及び第1配線6の膜厚は、約200nmである。また、第1層間絶縁膜4及び第1配線6上には、ビア層を構成する第2層間絶縁膜8が形成されている。第2層間絶縁膜8内には、第2層間絶縁膜8を貫通して、第1配線6に接続するようにビアコンタクト以下ビアという。10が形成されている。第2層間絶縁膜8及びビア10の膜厚は、約200nmである。また、第2層間絶縁膜8及びビア10上には、第2配線層を構成する第3層間絶縁膜12が形成され、第3層間絶縁膜12内には第2配線14が形成されている。第3層間絶縁膜12及び第2配線14の膜厚は、約200nmである。第2配線14は、必要に応じて、ビア10に接続されている。即ち、第1配線6と第2配線14とは、ビア10により、必要箇所が電気的に接続されている。図2は、各層の絶縁膜4、8、12を省略し、配線6,14及びビア10のみを表したものである。図2において、左下方向の斜線部は、第1配線6を示し、右下がりの斜線部は第2配線14を示している。また、□内に×が記載されている記号部分は、ビア10を表す。また、このビア10は、その上下に、第2配線14、第1配線6が重なる部分であり、従って、この部分において、第1、第2配線6、14が、ビア10により接続されている。図2は、第1配線6と第2配線14とが平行に配置された箇所を示している。なお、簡略化のため、以下この明細書において、特記した場合を除き、図2における横方向を長さとし、縦方向を幅と称することとする。図2を参照して、具体的に、実施の形態1における半導体装置の配線構造について説明する。例えば、第1配線6及び第2配線14の配線長L6、L14は500nmであり、配線幅W6、W14は100nmである。また、第1配線6とこれに隣接する第1配線6との間隔S6は100nmであり、第2配線14と隣接する第2配線14との間隔S14は100nmである。更に、第1配線6と、次の第1配線6までの距離、即ち、第1配線6の配線幅W6と、第1配線6間の間隔S6との合計距離である配線ピッチP6は、200nmであり、第2配線14と、次の第2配線14までの距離、即ち、配線幅W14と間隔S14との合計距離である配線ピッチP14も、200nmである。また、ビア層において、1のビア10に隣接するビア10は、1のビア10の対角方向、即ち、第1、第2配線6、14に対して、約45度斜めの方向に、配置されている。ビア10の幅W10、長さL10は、各配線幅W6、W14と同様に、100nmである。また、ビア10の対角方向の長さ、即ち、直径R10は、配線幅W6、W14の√2倍であり、140nmである。また、互いに対角方向に隣接する、ビア10とビア10との間隔S10は、配線間隔S6、S14の√2倍、即ち、140nmである。従って、ビア10と対角方向に隣接する次のビア10までの長さであるピッチP10は、280nmである。正方グリッド上に配線及びビアを配置する場合に、上述のようにビアピッチP10が配線ピッチの√2倍になるようにビア10を配置することにより、ビア10の集積度が最も高くなる。図2に示す構造では、正方グリッド上に配線ピッチの√2倍280nmのピッチP10でビア10を均等に配置することにより、ビア10のプロセスマージンを向上させることができ、配線とビアとの合わせズレを低減することができる。次に、上記半導体装置の製造方法、詳細には、多層配線構造の形成方法について説明する。図3は、本発明の実施の形態1による半導体装置の製造方法を説明するための工程断面図である。詳細には、シングルダマシン法により配線構造を形成する方法を説明するための工程断面図である。先ず、図3aに示すように、半導体素子例えば、トランジスタが形成された基板2上に第1層間絶縁膜4を200nmの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第1層間絶縁膜4内に第1配線用溝5を形成する。そして、第1配線用溝5内及び第1層間絶縁膜4上にCu膜のような導電膜を堆積し、第1層間絶縁膜4をストッパ膜としてCMPにより不要な導電膜を除去する。これにより、溝5内に導電膜が埋め込まれ、第1配線6が形成される。次に、図3bに示すように、第1層間絶縁膜4及び第1配線6上に第2層間絶縁膜8を200nmの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第2層間絶縁膜8内に第1配線6と接続するビアホール9を形成する。そして、上記第1配線6と同様に、ビアホール9内に導電膜を埋め込むことにより、ビア10を形成する。ここで、ビア10は、第1配線6の最小配線ピッチ、又は、後述する第2配線14の最小配線ピッチよりも大きいコンタクトピッチで形成する。次に、図3cに示すように、第2層間絶縁膜8及びビア10上に第3層間絶縁膜12を形成する。次に、リソグラフィ技術及びドライエッチングにより、第3層間絶縁膜12内にビア10と接続する第2配線用溝13を形成する。そして、上記第1配線6と同様に、第2配線用溝13内に導電膜を埋め込むことにより、第2配線14を形成する。以上の工程を経ることにより、図1及び図2に示す半導体装置が得られる。図1はシングルダマシン法により形成された多層配線の断面構造を示しているが、図4及び図5に示すようにデュアルダマシン法により多層配線を形成することができる。図4は、本実施の形態1による半導体装置において、デュアルダマシン法により形成された配線構造を説明するための断面図である。図5は、図4に示した半導体装置の製造方法を説明するための工程断面図である。図4に示すように、第1層間絶縁膜4及び第1配線6上に第2層間絶縁膜15が形成されている。第2層間絶縁膜15内には、第1配線6に接続するビア10と、該ビア10に接続する第2配線14とが形成されている。第2層間絶縁膜15の膜厚は、例えば、約400nmである。次に、図4に示す半導体装置の製造方法について説明する。先ず、図3aに示した方法と同様の方法を用いて、基板2上の第1層間絶縁膜4内に第1配線6を形成する。次に、図5aに示すように、第1層間絶縁膜4及び第1配線6上に、第2層間絶縁膜15を400nmの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第2層間絶縁膜15内に第2配線用溝16を形成する。続いて、リソグラフィ技術及びドライエッチングにより、第2配線用溝16の下方の第2層間絶縁膜15内に、第1配線6と接続するビアホール17を形成する。次に、図5bに示すように、ビアホール17内、第2配線用溝16内、及び第2層間絶縁膜15上にCu膜のような導電膜を堆積し、第2層間絶縁膜15をストッパ膜としてCMPにより不要な導電膜を除去する。これにより、ビアホール17及び溝16内に導電膜が埋め込まれ、第2層間絶縁膜15内にビア10及び第2配線14が形成される。なお、上述したシングルダマシン法及びデュアルダマシン法は、後述する実施の形態2による半導体装置に適用可能である。図6は、本実施の形態1において、配線及びビアを正方グリッド上に配置した例を示す平面図である。図2と異なり、配線6と配線14とは平行に配置されていない。図6に示すように、200nmピッチの正方グリッド図中に点線で示す上に第1配線6及び第2配線14が最小ピッチ200nmで配置されている。第1配線6と第2配線14とは所定箇所でビア10により接続されている。ビア10は、最小配線ピッチ200nmの√2倍すなわち、280nm以上のピッチで配置されている。図6に示す構造でも、正方グリッド上に配線ピッチの√2倍以上のピッチでビア10を配置することにより、ビア10のプロセスマージンを向上させることができ、配線とビアの合わせズレを低減することができる。以上説明したように、本実施の形態1では、ビアピッチが最小配線ピッチよりも大きくなるようにビアを配置した。これにより、ビア10間に十分な間隔を持つことができる。従って、ビア部分に補正パターンを加えたり、あるいは、マスクバイアス技術による補正を行ったりすることができる。従って、微細化する配線構造においても、ビアプロセスマージンを確保した配線の形成を行うことができる。図7は、本実施の形態1において、正方グリッド上に配置された電源配線の使用率の配線ピッチ依存性を示す図である。図8は、オングリッドで配置された信号配線と、オフグリッドで配置された信号配線とを示す平面図である。図7において、信号配線をオングリッドで配置した場合の電源配線使用率と、信号配線をオフグリッドで配置した場合の電源配線使用率とを比較している。半導体装置においては異なる配線ピッチで電源配線が配置される。ここで、200nmピッチで配置された電源配線の使用率を100とする。配線ピッチが広い電源配線ほど使用率は低い。また、信号配線の配置を電源配線の配置より優先した場合について説明する。信号配線19aをオングリッドで、すなわち電源メッシュ上に配置すると、この信号配線19aに対しては電源配線18の配置の変更は不要である。一方、信号配線19bをオフグリッドで配置すると、この信号配線19bに対して電源配線の配置の変更が必要となる。すなわち、オングリッドの電源配線18bに替えて、電源配線18aをオフグリッドで配置しなければならなくなる。このようにオフグリッドの電源配線18aを形成すれば、実質的に電源メッシュがくずれてしまう。近年のトランジスタの高集積度化に伴ってオフ電流を精度良く制御する必要があり、電源電圧を下げる。130nmノード以降の世代では、電源電圧が1.5V以下になり、電位ドロップが発生しやすくなる。この電位ドロップを防ぐため、電源電圧の均一な供給が求められている。信号配線に本発明を適用すれば、信号配線をオングリッド上に配置することができるため、オングリッドで配置された電源配線の使用率を向上させることができ、電源メッシュのくずれを防止することができる。よって、電源電圧を均一に供給可能な電源構造を実現することができる。なお、本発明において、第1、第2配線の配線幅、配線長、配線ピッチは、実施の形態1において説明したものに限るものではない。また、コンタクト実施の形態1のビア10の幅、直径、ピッチも、実施の形態1において説明したものに限るものではない。ただし、コンタクトのピッチは、配線ピッチより長い必要がある。また、隣接するビアが、各ビアの対角線方向に配置されている場合について説明した。しかし、ビアの配置位置は、対角線方向に限るものではなく、1のビアに対して、最も近いビアが、斜め方向に、即ち、その距離が、配線ピッチよりも長く取れるように配置してあればよい。すなわち、X方向とY方向とが不均等な変則グリッド上に、配線及びビアを配置することができる。この場合、配線を接続するビアは、配線の最小ピッチよりも大きいピッチで配置する。また、ビアのピッチが配線の最小ピッチよりも大きければ、配線及びビアをグリッド以外の場所に配置してもよい。すなわち、配線及びビアをオフグリッドで配置してもよい。図14に示すように、孤立配線の配線幅が0.15未満の場合には正方グリッドで対応できないため、この場合にはオフグリッドで対応することができる。後述する実施の形態2についても同様。実施の形態2.図9は、本発明の実施の形態2における半導体装置を説明するための断面模式図である。また、図10は、実施の形態2における半導体装置の配線構造について説明するための上面模式図である。図9及び図10に示すように、本実施の形態2における半導体装置は、実施の形態1において説明した半導体装置と類似するものである。但し、実施の形態2における半導体装置のビアは、配線幅より大きく形成されている。以下、具体的に説明する。実施の形態2における半導体装置は、実施の形態1における半導体装置と同様に、基板22上に第1配線層を構成する第1層間絶縁膜24が形成されている。第1層間絶縁膜24内には、第1配線26が形成されている。第1層間絶縁膜24及び第1配線26の膜厚は、約200nmである。また、第1層間絶縁膜24上には、ビア層を構成する第2層間絶縁膜28が形成され、第2層間絶縁膜28内には、ビア30が形成されている。ビア30は、第1配線26の所定箇所に接続されている。また、第2層間絶縁膜28及びビア30の膜厚は、約200nmである。また、第2層間絶縁膜28上には、第2配線層を構成する第3層間絶縁膜32が形成され、第3層間絶縁膜32内には、第2配線34が形成されている。第3層間絶縁膜32及び第2配線34の膜厚は、約200nmである。また、第2配線34は、ビア30の所定箇所に接続され、これにより、第1の配線26と、第2配線34とは電気的に接続されている。図10は、各層の絶縁膜24、28、32を省略し、配線26,34及びビア30のみを表したものである。図10において、左下方向の斜線部は、第1配線26を示し、右下がりの斜線部は、第2配線34を示している。また、□内に×が記載されている記号部分は、ビア30を表す。また、このビア30は、その上下に、第2配線34、第1配線26が重なる部分であり、従って、この部分において、第1、第2配線26、34が、ビア30により接続されている。図10は、第1配線26と第2配線34とが平行に配置された個所を示している。なお、簡略化のため、以下この明細書において、特記した場合を除き、図10における横方向を長さとし、縦方向を幅と称することとする。図10を参照して、第1配線26及び第2配線34は、それぞれ、実施の形態1における第1配線6、第2配線14と同様の、配線長、配線幅、配線間隔、配線ピッチを有する。具体的には、配線長L26,L34は500nm、配線幅W26,W34は100nm、配線間隔S26,S34は100nm、配線ピッチP26,P34は200nmである。また、ビア30の幅W30、長さL30は、約127nmであり、各配線幅W26、W34より約27nm程度大きくなっている。また、ビア30の対角方向、即ち、直径R30の長さは、約180nmであり、配線幅W26、W34の√2倍より、多少大きく形成されている。また、ここで、ビア30は、互いに対角方向に隣接するビアとの間隔S30は、100nmである。従って、対角方向に隣接するビア30と次のビア30までの間隔であるピッチP30は、280nm、すなわち、最小配線ピッチP26,P34の√2倍である。正方グリッド上に配線及びビアを配置する場合に、上述のようにビアピッチP30が配線ピッチの√2倍になるようにビア30を配置することにより、ビア30の集積度が最も高くなる。図10に示す構造では、正方グリッド上に配線ピッチの√2倍280nmのピッチP30でビア30を均等に配置することにより、ビア30のプロセスマージンを向上させることができ、配線とビアとの合わせズレを低減することができる。図11は、本実施の形態2において、配線及びビアを正方グリッド上に配置した例を示す平面図である。図10と異なり、配線26と配線34とは平行に配置されていない。図11に示すように、200nmピッチの正方グリッド図中に点線で示す上に第1配線26及び第2配線34が最小ピッチ200nmで配置されている。第1配線26と第2配線34とは所定箇所でビア30により接続されている。ビア30は、最小配線ピッチ200nmの√2倍すなわち、280nm以上のピッチで配置されている。図11に示す構造でも、正方グリッド上に配線ピッチの√2倍以上のピッチでビア30を配置することにより、ビア30のプロセスマージンを向上させることができ、配線とビアの合わせズレを低減することができる。図12は、本実施の形態2において、ビア合わせズレ量と、ビア抵抗との関係を示す図である。比較のため、ビアサイズと配線幅が同じ実施の形態1のデータを示した。図12に示すように、同じ幅のビアと配線とを有する実施の形態1による半導体装置においては、例えば、合わせずれが約30nm発生した場合に、ビア抵抗は急激に上昇し、合わせずれが0ゼロの時に対して、約5Ω程度大きくなっている。これに対して、本実施の形態2による半導体装置においては、例えば、合わせずれが、約30nm発生した場合にも、ビア抵抗の変動量は小さく、合わせずれによるビア抵抗の上昇が抑えられている。即ち、実施の形態1による半導体装置に比して、本実施の形態2による半導体装置では、ビア30を、第1及び第2配線幅W26,W34より大きくしているため、ビア30と、第1及び第2配線26,34との合わせに対しても、裕度を大きくとることができる。よって、リソグラフィーの合わせ精度に関して、実施の形態1よりも更に大きな裕度が得られる。このような裕度により、ビア開口の絶縁膜耐性を低く設定できるため、半導体装置のプロセスマージンを大きくとることができる。以上説明したように、実施の形態2においても、ビアピッチが最小配線ピッチよりも大きくなるようにビアを配置した。これにより、ビア10間に十分な間隔を持つことができる。従って、ビア部分に補正パターンを追加したり、マスクバイアス技術による補正を行った上で、パターンを形成することができる。従って、プロセスマージンを大きくとって、正確なパターンの形成を行うことができる。さらに、本実施の形態2では、ビアサイズを配線幅よりも大きくすることにより、配線とビアの合わせの裕度を実施の形態1よりも大きくとることができる。また、実施の形態2においては、ビア30の出来上がり幅の寸法W30が、各配線26、34の出来上がり幅の寸法W26、W34より大きい場合について説明した。しかし、例えば、微細なビアを形成するにあたり、光コントラストの低下等により、設計通りにビアの形成ができない場合も考えられる。しかしながら、この実施の形態2によれば、少なくとも設計上の寸法では、ビア30の幅W30を、各配線26、34幅W26、W34より大きくしている。従って、実際に形成したビア30が設計寸法に対して、ある程度小さくなった場合であっても、ビア抵抗の上昇を抑えることができる。なお、実施の形態2においては、ビア30の幅W30を、第1、第2配線26、34の配線幅W26、W34に対して、約27nm程度大きく形成する場合について説明した。しかし、この発明において、ビア30と各配線26、34との幅の差は、この大きさに限るものではない。但し、好適には、この幅の差は、配線幅の約20~約40程度とすることが好ましい。その他は、実施の形態1と同様であるから説明を省略する。なお、実施の形態1,2における第1配線6及び第1層間絶縁膜4、並びに、第1配線26及び第1層間絶縁膜24は、特許請求の範囲の第1配線層に該当する。また、第2配線14及び第3層間絶縁膜12、並びに、第2配線34及び第3層間絶縁膜32は、第2配線層に該当する。また、ビア10,32は、コンタクト又はビアコンタクトに該当する。また、ビア10及び第2層間絶縁膜8、並びに、ビア30及び第2層間絶縁膜28は、コンタクト層に該当する。また、例えば、実施の形態1,2における、ビア10,30の直径R30は、特許請求の範囲のコンタクトの対角方向の長さに該当し、ビア間隔S10,S30は、コンタクト間の間隔に該当し、ビアピッチP10,P30は、コンタクトピッチに該当する。また、第1配線6、26の幅W6,W26は、第1配線の配線幅に該当し、第1配線6,26間の間隔S6,S26は、第1配線間の間隔に該当し、第1配線6,26のピッチP6,P26は、第1最小配線ピッチに該当する。また、第2配線14,34の幅W14,W34は、第2配線の配線幅に該当し、第2配線14,34間の間隔S14,S34は、第2配線間の間隔に該当し、第2配線14,34のピッチP14,P34は、第2最小配線ピッチに該当する。"