"半導体基板上に配置された複数のメモリセルを有するメモリアレイの操作方法であり、前記メモリセルのそれぞれは、前記基板の表面より下に配置され且つチャネル領域によって分離されたソース領域及びドレイン領域と、前記チャネル領域より上に配置されたトンネル誘電体構造であって、低いホールトンネリング障壁高さを有する少なくとも1つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層と、前記電荷蓄積層より上に配置された絶縁層と、前記絶縁層より上に配置されたゲート電極と、を有する前記方法であって、自己収束リセット/消去電圧を、前記基板及びリセット/消去されるべき各メモリセルにおける前記ゲート電極へ印加する工程と、前記複数のメモリセルのうち少なくとも1つをプログラムする工程と、前記メモリデバイス群のうち少なくとも1つの消去された状態のレベルとプログラムされた状態のレベルとの間の電圧を印加することによって前記複数のメモリセルのうち少なくとも1つを読み出す工程と、を有することを特徴とする方法。更に、自己収束リセット/消去電圧を、前記基板及び前記少なくとも1つのプログラムされたメモリセルにおける前記ゲート電極に印加する工程を有することを特徴とする請求項16に記載の方法。自己収束リセット/消去電圧を印加する工程は、負のゲート電圧Vgと、基板電圧Vsと、を印加することを含み、約-20Vから約-12Vの電位差Vg-Vsを有することを特徴とする請求項16に記載の方法。前記少なくとも1つのプログラムされたメモリセルに自己収束リセット/消去電圧を印加する工程は、負のゲート電圧Vgと、基板電圧Vsと、を印加することを含み、約-20Vから約-12Vの電位差Vg-Vsを有することを特徴とする請求項16に記載の方法。自己収束リセット/消去電圧を印加する工程は、約-20Vから約-12Vのゲート電圧を印加すること及び前記基板を接地することを含むことを特徴とする請求項16に記載の方法。自己収束リセット/消去電圧を印加する工程は、約-10Vから約-2Vのゲート電圧及び約5Vから約10Vの基板電圧を印加することを含むことを特徴とする請求項16に記載の方法。前記メモリアレイはNORアーキテクチャを有し、プログラムする工程はチャネルホットエレクトロン注入を含むことを特徴とする請求項16に記載の方法。前記メモリアレイはNANDアーキテクチャを有し、プログラムする工程はチャネルFN注入を含むことを特徴とする請求項16に記載の方法。前記メモリアレイはNORアーキテクチャを有し、プログラムする工程はチャネルイニシエイテッドセカンダリーエレクトロン注入を含むことを特徴とする請求項16に記載の方法。前記メモリセル群のうち少なくとも1つをプログラムする工程は、約16Vから約20Vの電圧を少なくとも1つの選択されたワード線に印加すること及び前記基板を接地することを含むことを特徴とする請求項23に記載の方法。前記少なくとも1つのメモリセルをプログラムする工程は更に、約7Vの電圧を少なくとも1つの選択されていないビット線に印加することを含むことを特徴とする請求項25に記載の方法。発明の詳細な説明以下、本発明及びその現在好ましい実施形態について詳細に説明する。それらの例は添付の図面に示した。可能な限り、同一又は類似の部分を参照するのには、図面及び説明文において同一又は類似の参照番号を使用した。グラフ以外の図面は、かなり単純化された形態にあり、縮尺も正確ではないことを理解されたい。本明細書の開示内容に関連して、上端頂部、下端底部、左、右、上方、下方、上、下、真下、後方及び前方などの方向を示す表現は、単なる簡明化のために添付図面に関して使用されている。図面についての以下の説明に関連して用いられているこのような方向を示す表現は、添付の特許請求の範囲に明示されていない如何なる形式においても本発明の範囲を限定するものと解釈すべきではない。本明細書の開示内容は、図示された特定の実施形態に言及しているが、これらの実施形態は例示のために提示したものであって、限定のために提示したものでないことを理解されたい。本明細書に記載される工程段階及び構造は、完全な集積回路の製造のための完全な工程フローをカバーしたものではないことを理解されたい。本発明は、当該技術分野において既知又は開発されるであろう各種の集積回路製造技術と共に実施することができる。本発明に従うメモリセルは、SONOS及びNROMデバイスにおける信頼性の問題のいくつかを解決することができる。例えば、本発明に従うメモリセル構造は、良好な電荷保持特性を維持したまま、高速FNチャネル消去方法を可能にすることができる。又、本発明に従うメモリセルの各種の実施形態は、BTBTHH消去方法への依存を低減することができ、それによって多数回のP/Eサイクルの後でのデバイス劣化を防止することができる。一例では、極薄トンネル誘電体、即ち、極薄酸化物層を、低いホールトンネリング障壁高さの層低ホールトンネリング障壁層と共に、トンネル誘電体構造が多層構造である実施形態において採用することができる。これにより、より良好なストレス応力耐性を提供することができる。又、本発明に従う不揮発性メモリセルは、多数回のP/Eサイクルの後での劣化をほとんど示さない。本発明に従うメモリセルは、図1a及び図1bに示されているような、nチャネルn型設計、pチャネルp型設計のいずれを採用することもできる。図1aは、本発明の一実施形態に従うnチャネルメモリセル100の断面図である。このメモリセルは、少なくとも2つのnドープ添加領域102、104を備えたp型基板101を有する。ドープ領域102、104はそれぞれ、印加される電圧に応じてソース又はドレインのいずれとしても機能することができる。参考として、図1aに示されるように、ドープ領域102はソースとして働くことができ、ドープ領域104はドレインとして働くことができる。基板101は更に、2つのnドープ領域の間にチャネル領域106を有する。チャネル領域106より上の、基板101の表面上には、トンネル誘電体構造120がある。特定の好ましい実施形態においては、トンネル誘電体構造120は、3層の薄いONO構造を有することができる。この構造においては、低いホールトンネリング障壁高さの窒化物層窒化被膜124が、薄い下側の酸化物層122と上側の薄い酸化物層126との間に挟まれている。メモリセル100は更に、好ましくは窒化物でありトンネル誘電体構造120より上に配置される電荷捕捉即ち、電荷蓄積層130と、好ましくはブロッキング酸化物を含み電荷捕捉層130より上に配置される絶縁層140とを有する。ゲート150は、絶縁層140の上に配置される。図1bは、本発明の一実施形態に従うpチャネルメモリセル200の断面図である。このメモリセルは、少なくとも2つのpドープ領域202、204を備えたn型基板201を有する。ドープ領域202、204はそれぞれ、ソース又はドレインのいずれとしても機能することができる。基板201は更に、2つのpドープ領域の間にチャネル領域206を有する。pチャネルメモリセル200も同様に、トンネル誘電体構造220、電荷捕捉即ち、電荷蓄積層230、絶縁層240、及びゲート250を有する。トンネル誘電体構造220は、低いホールトンネリング障壁高さの窒化物層224が、薄い下側の酸化物層222と上側の薄い酸化物層226との間に挟まれた、3層の薄いONO構造を有する。このように、例えば、図1a及び図1bに示すように、本発明に従うメモリセルは、第1の酸化ケイ素層O1、第1の窒化ケイ素層N1、及び第2の酸化ケイ素層O2を備える多層薄膜トンネル誘電体構造と;第2の窒化ケイ素層N2などの電荷蓄積層と;第3の酸化ケイ素層O3などの絶縁層と;を、半導体基板例えば、シリコン基板などの基板上に接触onして有するか又は基板の上方overabove上側に有していてよい。トンネリング誘電体構造は、メモリデバイスの消去/リセット動作中に、基板から電荷蓄積層へのホールのトンネリングを生じさせることができる。本発明の不揮発性メモリセルにおけるトンネル誘電体構造は、メモリ動作中に、好ましくは無視できるほど小さい極めて小さい電荷捕捉効率を有し、より好ましくは電荷を全く捕捉しない。窒化ケイ素層、HfO2、及びAl2O3などの電荷蓄積材料を、トンネル誘電体構造における低いホールトンネリング障壁高さの層として使用することができる。本発明の特定の好ましい実施形態においては、窒化ケイ素などの電荷蓄積効率の高い材料を、メモリデバイスにおける電荷蓄積層として使用することができる。電荷の損失を防ぐブロッキング酸化物は、第3の酸化ケイ素層O3などの絶縁層として働くことができる。又、本発明に従うメモリセルは、絶縁層より上に、ポリシリコンゲートなどのゲート又はゲート電極を有する。トンネル誘電体構造、電荷蓄積層、絶縁層、及びゲートは、基板より上であって、チャネル領域の少なくとも一部の上側に形成することができる。チャネル領域は、ソース領域とドレイン領域とによって画成され、且つ、それらの間に配置される。本発明の各種実施形態に従うメモリセルは、負のゲート電圧Vg、例えば約-10Vから約-20VまでのVgの下で、約10msecの高速のFN消去速度を提供することができるトンネル誘電体構造を有する。一方、電荷保持能力も維持することができ、いくつかの例においては、電荷保持能力は多くの従来のSONOSデバイスよりも良好であり得る。本発明に従うメモリセルはまた、NROMデバイスで一般に用いられているバンド間ホットホール消去動作の使用を避けることが可能である。このようなバンド間ホットホール消去動作の回避は、ホットホールによるダメージを大幅に排除することができ、従ってこのような回避は望ましい。図2を参照すると、本発明の一実施形態に従うトンネル誘電体構造についての閾スレッショルド電圧の実測値は、連続するプログラミング書き込みパルスの下での変化しない閾電圧レベルによって証明されるように、極薄O1/N1/O2構造が無視できるほど小さい捕捉効率を有し得ることを示す。図2の試験例では、O1/N1/O2層はそれぞれ、30、30、35オングストロームÅの厚さを有する。図2に示すように、各種のプログラミング方法、即ち、-FNプログラミング、FNプログラミング、及びCHEchannelhotelectron:チャネルホットエレクトロンプログラミングを用いた数ショットのプログラムの間に、閾電圧Vtは約1.9ボルトで一定である。従って、このような極薄O1/N1/O2膜は、変調されたトンネル誘電体構造として働くことができる。CHE、FN及び-FNを含む各種の電荷注入方法の下での結果は全て、無視できるほど小さい電荷捕捉を示唆している。製造工程又はデバイス構造は、界面トラップ捕捉を最小化するように設計することができ、従ってO1/N1界面とN1/O2界面のいずれもアクティブにならない。図3は、本発明の一実施形態に従うSONONOS構造を有するメモリセルの消去特性を示す。図3に記載した実施形態におけるメモリセルは、それぞれ15Å、20Å及び18Åの厚さを有するONOトンネル誘電体構造を備えたn-MOSFET設計を有する。この実施形態のメモリセルは、約70Åの厚さを有する窒化ケイ素電荷蓄積層、約90Åの厚さを有する酸化ケイ素絶縁層、及び例えばnドープ多結晶シリコンなどの任意の適切な導電材料を含むゲートを有する。図3を参照すると、10msec以内といった高速FN消去を達成することができ、又、優れた自己収束消去特性を得ることもできる。図4は、図3を参照して説明した本発明に従うメモリセルの一実施形態によるSONONOSデバイスの電荷保持特性を示す。図示されているように、保持特性は従来のSONOSデバイスのそれよりも良好とすることが可能であり、数桁良くなり得る。図5a及び図5bは、低いホールトンネリング障壁高さを有する少なくとも1つの層を有するトンネル誘電体構造を用いることによって得られる効果を説明するバンド図である。図5aには、メモリデータ保持期間に存在し得る低電界下での、この例ではO1/N1/O2の3層であるトンネル誘電体構造のバンド図を示す。低電界下においては、点線の矢印で示した直接トンネリングを除去することができ、これによって保持状態の期間に良好な電荷保持能力を提供する。一方、図5bに示されているような高電界下におけるバンド図のオフセットは、N1及びO2の障壁効果を低減することができ、これによりO1を通した直接トンネリングが起こり得る。少なくとも1つの低いホールトンネリング障壁高さの層を有するトンネル誘電体構造は、効率的なFN消去動作を可能にすることができる。図5c及び図5dは、一例におけるもう一組みのバンド図を示す。一例におけるより良好なバンドオフセット状態のためには、N1の厚さをO1の厚さよりも厚くすることができる。同じ電界E01=14MV/cmにおける価電子帯のバンド図がプロットされている。WKB近似によるトンネリング確率は、シャドー領域と相関する。この例では、厚さがN1=O1の場合、バンドオフセットは、O2の障壁を完全には取り除かない。一方、N1>O1の場合、バンドオフセットは、より容易にO1を取り除くことができる。従って、同じO1内の電界の下では、厚さがN1>O1の場合に、ホールトンネリング電流をより大きくすることができる。図6に示される、実測及びシミュレーションされたホールトンネリング電流の実験は、本発明の特定の実施形態に従うトンネル誘電体構造を通過するホールトンネリングを更に説明する。例えば、O1/N1/O2誘電体を通したホールトンネリング電流は、極薄酸化物についてのそれと、厚い酸化物についてのそれとの間の値になり得る。一例では、高電界下において、そのホールトンネリング電流は、極薄酸化物についてのそれとほぼ等しいことがある。しかし、低電界下においては、直接トンネリングを抑制することができる。図6に示されるように、たった1MV/cmの低電界強度においてさえ、薄い酸化物層を通したホールトンネリング電流は検出される。比較的高い電界強度、例えば11~13mV/cmにおいてさえ、厚い酸化物を通したホールトンネリング電流は無視できるほど小さい。しかし、高電界強度の存在時に、ONOトンネル誘電体構造を通したホールトンネリング電流は、薄い酸化物層についてのそれに近付く。図6において、低電界下における極薄酸化物を通したホールトンネリングによる大きな電流リークは、グラフの領域Aに見ることができる。図6において、高電界強度におけるO1/N1/O2トンネル誘電体構造を通したホールトンネリング電流は、グラフの領域Bに見ることができる。図6において、低電界におけるO1/N1/O2トンネル誘電体構造及び厚い酸化物を通した事実上存在しないトンネリング電流は、グラフの領域Cに見ることができる。本発明に従うメモリセル設計は、これに限定されるものではないが、NOR及び/又はNAND型のフラッシュメモリを含む、各種のメモリタイプへ適用することができる。上述したように、トンネル誘電体層は、低いホールトンネリング障壁高さを提供することのできる1つの層を含む、2つ以上の層を有していてよい。一例では、低いホールトンネリング障壁高さを提供する層は、窒化ケイ素を含んでいてよい。この層は2つの酸化ケイ素層の間に挟まれていてよく、これにより、窒化ケイ素が中間層として用いられる場合にはO/N/Oトンネル誘電体を形成することができる。本発明の特定の好ましい実施形態においては、トンネル誘電体構造内の各層の厚さは、最大で約4nmまで約4nm以下である。いくつかの好ましい実施形態においては、トンネル誘電体構造内の各層は、約1nmから3nmの厚さを有し得る。一つの典型的なデバイスにおいては、3層構造は、約10Åから30Åの酸化ケイ素層などの下端層、約10Åから30Åの窒化ケイ素層などの中間層、及び約10Åから30Åの別の酸化ケイ素層などの上端層を有していてよい。一つの特定の例においては、15Åの下端酸化ケイ素層、20Åの中間窒化ケイ素層、及び18Åの上端酸化ケイ素層を有するO/N/Oの3層構造を用いることができる。一例では、薄いO/N/Oの3層構造は、無視できるほど小さい電荷捕捉を示す。図5a、図5b及び図6を参照して説明したように、理論的なバンド図及びトンネリング電流の分析は、各層の厚さが3nm以下のO1/N1/O2構造などのトンネル誘電体構造が、保持期間における低電界下でのホールの直接トンネリングを抑制可能であることを示唆することができる。そうでありながら、高電界下においては、依然として効率的なホールトンネリングを可能とすることができる。これは、バンドオフセットにより、N1及びO2のトンネリング障壁を効果的に取り除くことができるためであると考えられる。従って、本提案のデバイスは、高速ホールトンネリング消去を可能としながら、従来のSONOSデバイスの保持性能上の問題を回避することができる。実験による分析は、本発明の多様な実施形態に従うメモリセルの優れた耐久特性及び保持特性を示す。特定の好ましい実施形態においては、トンネル誘電体構造は、少なくとも1つの中間層と、その中間層の両側面対向する側面上の2つの隣接層とを有する。中間層及び2つの隣接層の各層は、第1の材料及び第2の材料を含む。第2の材料は、第1の材料の価電子帯エネルギー準位よりも大きい価電子帯エネルギー準位を有し、又第2の材料は、第1の材料の伝導帯エネルギー準位よりも小さい伝導帯エネルギー準位を有する。又、第2の材料の濃度は、2つの隣接層におけるよりも中間層において高く、第1の材料の濃度は、中間層におけるよりも2つの隣接層において高い。本発明のこの実施形態に従うトンネル誘電体構造においては、好ましくは、第1の材料は酸素及び/又は酸素含有化合物を含み、第2の材料は窒素及び/又は窒素含有化合物を含む。例えば、第1の材料は、酸化ケイ素などの酸化物を含むことができ、第2の材料は、Si3N4又はSixOyNzなどの窒化物を含むことができる。本発明のこの態様に従うトンネル誘電体は3つ以上の層から成っていてよく、最小のホールトンネリング障壁高さを有する材料の濃度が、2つの隣接層におけるよりも中間層内において高い限り、全ての層が類似の成分例えば、Si、N及びOを含んでいてよい。本発明の上述の実施形態に従う特定のトンネル誘電体構造においては、第2の材料は、中間層における第2の材料の濃度が一方の隣接層/中間層界面から中間層内のある深度位置での最大濃度まで増加し、又その最大濃度深度位置から他方の隣接層/中間層界面でのより低い濃度まで低下するような勾配の濃度にて中間層内に存在することができる。濃度の増減は漸進的であることが好ましい。本発明の更に他の実施形態において、トンネル誘電体構造は、少なくとも1つの中間層と、その中間層の両側面対向する側面上の2つの隣接層とを有する。2つの隣接層は第1の材料を含み、中間層は第2の材料を含む。第2の材料は、第1の材料の価電子帯エネルギー準位よりも大きい価電子帯エネルギー準位を有し、又第2の材料は、第1の材料の伝導帯エネルギー準位よりも小さい伝導帯エネルギー準位を有する。又、第2の材料は、中間層における第2の材料の濃度が一方の隣接層/中間層界面から中間層内のある深度位置での最大濃度まで増加し、又その最大濃度深度位置から他方の隣接層/中間層界面でのより低い濃度まで低下するような勾配の濃度にて中間層内に存在する。濃度の増減は漸進的であることが好ましい。本発明のこの実施形態に従うトンネル誘電体構造においては、好ましくは、第1の材料は酸素及び/又は酸素含有化合物を含み、第2の材料は窒素及び/又は窒素含有化合物を含む。例えば、第1の材料は、酸化ケイ素などの酸化物を含むことができ、第2の材料は、Si3N4又はSixOyNzなどの窒化物を含むことができる。例えば、トンネル誘電体層が3層ONO構造を有する本発明の実施形態においては、下端酸化物層及び上端酸化物層は二酸化ケイ素を含むことができ、中間の窒化物層は例えば酸窒化ケイ素シリコンオキシナイトライド及び窒化ケイ素から成っていてよく、同層内における窒化ケイ素即ち、2つの材料のうち、より小さいホールトンネリング障壁高さを有する材料の濃度は一定ではなく、むしろその層を挟んでいる酸化物層との2つの界面の間の層内のある深度位置における最大値に達する。最小のホールトンネリング障壁高さを有する材料がその最大濃度に達する中間層内の正確な位置は臨界的なものではなく、それは、濃度勾配内に存在して、又中間層内のある位置でトンネル誘電体層内におけるその最大濃度に達しさえすればよい。最小のホールトンネリング障壁高さを有する材料の濃度を傾斜させることは、不揮発性メモリデバイス、特にSONONOS、又はSONONOS類似の構造を有する不揮発性メモリデバイスの種々の特性を改善する上で有利に働き得る。例えば、保持状態における電荷損失を低減することができ、高電界下におけるホールトンネリングを改善することができ、又、それが起こり得る範囲内でトンネル誘電体における電荷捕捉を防止することができる。トンネル誘電体層のバンド図は、本発明のこの態様に従って、中間層の価電子帯のエネルギー準位及び伝導帯のエネルギー準位が一定値を有さず、むしろ最小のホールトンネリング障壁高さを有する材料の濃度によって層の厚さ方向に沿って変化するように好適に変更することができる。図5eを参照すると、本発明のこの態様に従うONOの3層のトンネル誘電体の変更が、バンド図によって示されている。中間層層-2は窒化ケイ素から成る。外側の層層-1及び層-3は二酸化ケイ素から成る。層-2における窒化ケイ素の濃度は変化させられ、これにより、価電子帯のエネルギー準位、伝導帯のエネルギー準位は、窒化ケイ素の濃度が最大となる層-2内の深度で、それぞれ最大値、最小値に達する。考えられる3つの窒化ケイ素濃度勾配が図5eに示されている。図示された破線は、濃度勾配によって得られる、変化する価電子帯と伝導帯のエネルギー準位を表す。図5eに示されるように、破線上の円は層-2内の3つの別個の最大窒化ケイ素濃度を表しており、最低の価電子帯エネルギー準位と最高の伝導帯エネルギー準位は、窒化ケイ素の濃度最大値と合致している。本発明のこのような実施形態に従う多層トンネル誘電体構造は、様々な方法で作製することができる。例えば、第1の二酸化ケイ素層又は酸窒化ケイ素層は、これに限定されるものではないが、化学蒸着CVD法、並びに、熱酸化、ラジカルISSG酸化、及びプラズマ酸化/窒化を含む任意の数の従来の酸化手法を用いて形成することができる。次いで、SiNの傾斜濃度を有する中間層は、例えば、化学蒸着法、又は別法では、第1の層の頂部上に形成された余分な酸化物又は酸窒化物のプラズマ窒化によって形成することができる。次いで、第3の層である上側の酸化物層は、例えば、酸化又は化学蒸着によって形成することができる。次いで、電荷蓄積層を、トンネル誘電体構造の上方に形成することができる。一例では、約5nmから10nmの電荷蓄積層を、トンネル誘電体構造の上方に形成することができる。一つの特定の例では、厚さが約7nm以上の窒化ケイ素層を使用することができる。電荷蓄積層より上の絶縁層は、厚さが約5nmから12nmであってよい。例えば、厚さが約9nm以上の酸化ケイ素層を使用することができる。又、この酸化ケイ素層は、酸化ケイ素層を形成するように窒化物層の少なくとも一部を熱処理変換することによって形成することができる。本明細書に記載される好適な材料の層を形成するためには、既知の又はこれから開発されるであろう任意の方法を用いることができ、それにより、トンネル誘電体層、電荷蓄積層及び/又は絶縁層を堆積又は形成することができる。好適な方法は、例えば、熱成長法及び化学蒸着法を含む。一例では、加熱変換処理は、高密度又は濃度の界面トラップを提供することができ、これによりメモリデバイスの捕捉効率を向上させることができる。例えば、窒化物の加熱変換は、ゲート流量比をH2:O2=1000:4000sccmとして、1000Cにおいて実施することができる。更に、窒化ケイ素は一般に非常に低いホール障壁約1.9eVを有するため、高電界下においてホールトンネリングに対して無抵抗透過的になり得る。一方、ONO構造などのトンネル誘電体の全体の厚さは、低電界下における電子の直接トンネリングを防止することができる。一例では、この非均衡的挙動は、高速ホットトンネリング消去だけではなく、保持期間における電荷リークの低減又は除去をも提供するメモリデバイスを与えることができる。典型的なデバイスは、0.12μmNROM/NBit技術によって製造することができる。表1は、一例におけるデバイス構造及びパラメータを示す。提示した極薄O/N/Oを有するトンネル誘電体は、ホールトンネリング電流を変更することができる。一例では、より厚い7nmN2層は電荷捕捉層として働くことができ、又O39nm層はブロッキング層として働くことができる。N2及びO3は両方とも、NROM/NBit技術を使用して製造することができる。本発明の特定の実施形態においては、ゲートは、Nポリシリコンの仕事関数よりも大きな仕事関数を有する材料を含むことができる。本発明の特定の好ましい実施形態においては、このような高仕事関数ゲート材料は、例えば、白金、イリジウム、タングステン、及びその他の貴金属などの金属を含むことができる。好ましくは、このような実施形態におけるゲート材料は、約4.5eV以上の仕事関数を有する。特定の好ましい実施形態においては、ゲート材料は、例えば、白金又はイリジウムなどの高仕事関数金属を含む。更に、好ましい高仕事関数材料は、これに限定されるものではないが、Pポリシリコン、及び、例えば窒化チタン及び窒化タンタルなどの金属窒化物を含む。本発明の特に好ましい実施形態においては、ゲート材料は白金を含む。高仕事関数ゲート材料を有する本発明の実施形態に従う典型的なデバイスもまた、0.12μmNROM/NBit技術によって製造することができる。表2は、一例におけるデバイス構造及びパラメータを示す。提示した極薄O/N/Oを有するトンネル誘電体は、ホールトンネリング電流を変更することができる。一例では、より厚い7nmN2層は電荷捕捉層として働くことができ、又O39nm層はブロッキング層として働くことができる。N2及びO3は両方とも、NROM/NBit技術を使用して製造することができる。本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリセルは、他の実施形態よりも更に改善された消去特性を示す。高仕事関数ゲート材料は、捕捉層内へのゲート電子注入を抑制する。メモリセルがNポリシリコンゲートを有する本発明の特定の実施形態においては、消去期間における電荷捕捉層内へのホールトンネリングは、ゲート電子注入と同時に発生する。この自己収束消去効果は、NAND用途においては望ましくないことがある、消去された状態におけるより高い閾電圧レベルを招く。本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリセルは、例えば、NOR型及びNAND型のメモリを含む種々のタイプのメモリ用途において使用することができる。しかし、本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリセルは、消去/リセットされた状態における上昇された閾電圧が望ましくないことがあるNAND用途における使用に特に適している。本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリセルは、ホールトンネリング方法によって、又好ましくは-FN消去動作によって、消去することができる。ONOトンネリング誘電体及びNポリシリコンゲートを有する典型的なデバイスは、従来のSONOS又はNROM方法によってプログラムすることができ、又チャネルFNホールトンネリングによって消去することができる。図7aは、一例においてONOトンネリング誘電体を有する典型的なSONONOSデバイスの消去特性を示す。図7aを参照して、より高いゲート電圧は、より速い消去速度をもたらす。又、ゲート注入もより強力であり、その結果生じる動的平衡点ダイナミックバランスポイントこれはVtを決定するがより高いため、より高い飽和Vtをも有する。これは、グラフの右側に示されており、閾電圧が、消去ゲート電圧に応じて約3ボルトから約5ボルトまでの電圧において最小値に達している。ホールトンネリング電流は、図7aにおける曲線の微分による過渡解析手法非定常解析法によって抽出することができる。図7aにおける測定値から抽出されたホール電流は、前述した図6に示されている。比較のために、WKB近似を用いてシミュレートされたホールトンネリング電流もプロットされている。実験結果は、我々の予測と妥当に一致している。O1/N1/O2積層体を通したトンネリング電流は、高電界下においては極薄O1についてのそれに近づき、一方低電界下においては消される。高仕事関数ゲート材料を有する本発明のメモリセルの特定の実施形態においては、高仕事関数ゲートがゲート電子注入を抑制し、消去又はリセットされた状態におけるデバイスの閾電圧を非常に低くすることが可能であり、又消去時間に応じて負にすることさえもできる。図7bに、ゲートが白金から成り、トンネル誘電体層が15/20/18オングストロームのONO構造を有する本発明の一実施形態に従うメモリデバイスの閾電圧値を示す。図7bに示されるように、-FN消去動作期間における同様のゲート電圧-18Vにて、デバイスの閾電圧を-3V以下に設定することができる。このデバイスについて、対応するキャパシタンス容量とゲート電圧値との関係を図7cに示す。更に、本発明の高仕事関数ゲート材料を使用した実施形態に従うメモリデバイスの保持特性は改善される。白金ゲートを有するメモリデバイスの保持特性を、容量がゲート電圧の関数として、消去及びプログラム後、及びその各動作の30分後並びに各動作の2時間後についてグラフ化されている図7dに示す。極めて小さい偏差が観察される。本発明の種々の実施形態に従うメモリセルは、少なくとも2つの別個の方法スキームで動作させることができる。例えば、1セル当たり2ビット即ち、2bits/cellの動作を実行するために、逆読み出しを伴うCHEプログラミングモード1を使用することができる。更に、1セル当たり2ビットの動作のために、低電力低出力FNプログラミングモード2を使用することもできる。いずれのモードも、同じホールトンネリング消去方法を使用することができる。モード1は、NOR型フラッシュメモリのためのバーチャルグランドアレイアーキテクチャのために好適に使用することができる。モード2は、NAND型フラッシュメモリのために好適に使用することができる。一例として、図8は、モード1動作における、本発明の一実施形態に従うバーチャルグランドアレイアーキテクチャNOR型フラッシュメモリの優れた耐久特性を示す。トンネル誘電体構造を有するこのようなメモリデバイスの消去の劣化は、ホールトンネリング消去Vg=-15Vが均一チャネル消去方法であるので生じない。対応するIV曲線も図9に示す。同図は、多数のP/Eサイクルの後にデバイスの劣化がほとんどないことを示唆する。一例では、これは、極薄酸化物/窒化物層が良好なストレス免除特性を有するためであると考えられる。更に、このメモリデバイスは、ホットホール起因のダメージが加えられることがない。図10には、モード2動作における、本発明の一実施形態に従うNAND型フラッシュメモリの耐久特性が示されている。より速い収束消去時間のために、より大きなバイアスVg=-16Vを使用することができる。この例においても、優れた耐久性が得られる。図4には、本発明の一実施形態に従う典型的なSONONOSデバイスの電荷保持性能が示されている。同図においては、100時間後に、たった60mVの電荷損失が観察される。従来のSONOSデバイスよりも数桁規模良好な、保持特性の改善が得られる。VG加速保持試験もまた、低電界下において直接トンネリングが抑制され得ることを示す。図11は、10K回のP/Eサイクルを行ったデバイスに関するVG加速保持試験の一例を示す。1000秒ストレス後の-VGストレスにおいて電荷損失は小さく、低電界におけるホールの直接トンネリングが抑制され得ることを示す。従って、上述の例において特定されるSONONOS設計は、高速ホールトンネリング消去に、優れた耐久特性をもたらすことができる。前述のように、この設計は、NOR及びNAND型の窒化蓄積記憶フラッシュメモリの両方において実現することできる。更に、本発明に従うメモリアレイは、類似又は異なる構成の多数のメモリデバイスを有していてよい。本発明に従うアレイの種々の実施形態においては、本発明に従うメモリセルは、バーチャルグランドアレイアーキテクチャにおいて、従来のNROM又はSONOSデバイス代わりに用いることができる。ホットホール注入の代わりにFNホールトンネリングを用いることにより、信頼性の問題及び消去の劣化を解決するか又は低減することができる。本発明の範囲を後述の特定の構造に限定する意図はないが、以下、本発明のメモリアレイによる種々の動作方法を、典型的なNOR型バーチャルグランドアレイアーキテクチャに関して説明する。CHE又はCHISELchannelinitiatedsecondaryelectron:チャネルイニシエイテッドセカンダリーエレクトロンチャネル開始2次電子プログラミング及び逆読み出しを、1セル当たり2ビットのメモリアレイのために用いることができる。又、消去方法は、均一チャネルFNホールトンネリング消去であってよい。一例では、アレイアーキテクチャは、バーチャルグランドアレイ又はJTOXアレイであってよい。図12a~図20を参照して、トンネル誘電体としては、ホールの直接トンネリングを提供するように各層が約3nm以下の厚さを有するO1/N1/O2の3層構造を用いることができる。図12a~図20を参照して、N2は、高い捕捉効率を提供するように厚さが5nmより厚くてよい。絶縁層であるO3は、O3とN2との間の界面における大きなトラップ密度を提供するように、湿式変換された上端酸化物酸化ケイ素などの、湿式酸化によって形成された酸化ケイ素層であってよい。O3は、この酸化ケイ素層からの電荷損失を防止するように、厚さが約6nm以上であってよい。図12a及び図12bは、3層ONOトンネル誘電体を有するメモリセルなどの、上述したメモリセルを組み込んだバーチャルグランドアレイアーキテクチャの一例を示す。特に、図12aは、メモリアレイの一部分の等価回路を示し、図12bは、メモリアレイの一部分の典型的なレイアウトを示す。更に、図13は、アレイ内に組み込まれた数個のメモリセルの概略断面図を示す。一例では、埋設拡散BD:burieddiffusion領域は、メモリセルのソース又はドレイン領域のためのNドープジャンクション接合であってよい。基板は、p型基板であってよい。一例では、-FN消去期間に起こり得るBDOX領域BDより上の酸化物の破壊ブレークダウン,絶縁破壊を避けるために、厚いBDOX>50nmを用いることができる。図14a及び図14bは、上述したトンネル誘電体設計を有する1セル当たり2ビット即ち、2bits/cellのメモリセルを組み込んだ典型的なバーチャルグランドアレイのための、考えられる電気的リセット方法スキームを示す。更なるP/Eサイクルを実行する前に、全てのデバイスは先ず電気的なリセットを受けることができる。リセット処理は、同一アレイ内のメモリセル群におけるVtの一様性を確保することができ、又デバイスのVtを収束消去された状態へと上げることができる。例えば、図14aに示すような、1秒間のVg=-15Vの印加は、窒化ケイ素の電荷捕捉層内へいくらかの電荷を注入して、動的平衡状態に到達させる効果を有し得る。リセットにより、例えばそれらの製造工程期間におけるプラズマ帯電効果などにより不均一に帯電されたメモリセル群であっても、それらのVtを収束させる揃えることができる。自己収束バイアス条件を生成するための別の方法は、ゲート電圧及び基板電圧の両方に対してバイアスをかけることである。例えば、図14bを参照して、Vg=-8V、及びPウェルP-well:P型ウェル=7Vを印加することができる。図15a及び図15bは、上述したトンネル誘電体設計を有する1セル当たり2ビットのメモリセルを組み込んだ典型的なバーチャルグランドアレイのためのプログラミング方法スキームを示す。デバイスをプログラムするために、チャネルホットエレクトロンCHEプログラミングを用いることができる。図15aに示されるビット-1のプログラミングのためには、電子は、BLNビット線Nの上のジャンクションエッジ内へ局所的に注入される。図15bに示されるビット-2のプログラミングのためには、電子は、BLN-1の上に蓄えられる。WLワード線のための典型的なプログラミング電圧は、約6Vから12Vである。BLビット線のための典型的なプログラミング電圧は約3Vから7Vであり、又Pウェルは接地された状態にしておくことができる。図16a及び図16bは、上述したトンネル誘電体設計を有する1セル当たり2ビットのメモリセルを組み込んだ典型的なバーチャルグランドアレイのための読み出し方法スキームを示す。一例では、デバイスを読み出して、1セル当たり2ビットの動作を実行するために、逆読み出しが用いられる。図16aを参照して、ビット-1の読み出しのためには、1.6Vなどの適当な読み出し電圧がBLN-1に印加される。図16bを参照して、ビット-2の読み出しのためには、1.6Vなどの適当な読み出し電圧がBLNに印加される。一例では、読み出し電圧は、約1Vから2Vの範囲内にあってよい。ワード線及びPウェルは、接地された状態にしておくことができる。しかし、Vsを上げて逆に読み出す方法raised-Vsreversereadmethodなどのその他の変更された読み出し方法スキームを実行することもできる。例えば、Vsを上げて逆に読み出す方法は、ビット-2の読み出しのためにはVd/Vs=1.8/0.2V、又ビット-1の読み出しのためにはVd/Vs=0.2/1.8を用いることができる。図14a及び図14bはまた、上述したトンネル誘電体設計を有する1セル当たり2ビットのメモリセルを組み込んだ典型的なバーチャルグランドアレイのためのセクタ消去方法スキームを示す。一例では、メモリセル群を同時に消去するために、チャネルホールトンネリング消去によるセクタ消去を適用することができる。SONONOS構造を有するメモリセル内のONOトンネル誘電体は、約10~50msec及び自己収束チャネル消去速度にて起こり得る高速消去を提供することができる。一例では、セクタ消去動作条件は、リセット処理と同様とすることができる。例えば、図14aを参照して、WL群に同時にVG=約-15Vを印加し、又BL群を全てフローティング状態にしておくことにより、セクタ消去を達成することができる。Pウェルは、接地された状態にしておくことができる。或いは、図14bを参照して、WL群に約-8Vを印加し、又Pウェルに約7Vを印加することによっても、セクタ消去を達成することができる。いくつかの例においては、完全なセクタ消去動作を、如何なる過剰消去over-erase又は消去困難hard-to-erase:消去不足のセルをも有することなく、100msec以内に実行することができる。上述のデバイス設計は、優れた自己収束特性をもたらすチャネル消去を容易にすることができる。図17は、SONONOSデバイスを用いる一例における消去特性を示す。SONONOSデバイスの一例は、O1/N1/O2/N2/O3の厚さがそれぞれ約15/20/18/70/90オングストロームであってよく、Nポリシリコンゲート及びO3としての加熱変換された上端酸化物を有していてよい。種々のゲート電圧に対する消去速度が示されている。ゲート電圧がより高いと、消去速度がより高速になる。しかし、収束したVtもまた、より高い。これは、より高いゲート電圧の下では、ゲート注入がよりアクティブであるからである。ゲート注入を低減するためには、消去期間においてゲートから注入される電子を低減するように、ゲート材料としてPポリシリコンゲート又は高仕事関数を有するその他の金属ゲートを代わりに使用することができる。図18は、バーチャルグランドアレイアーキテクチャにおいてSONONOSデバイスを用いた場合の耐久特性を示す。いくつかの例における耐久特性は優れている。プログラミング条件は、ビット-1に対してはVg/Vd=8.5/4.4V、0.1μsecであり、ビット-2に対してはVg/Vs=8.5/4.6V、0.1μsecである。FN消去は、約50msec間のVg=-15Vを使用することができ、2ビットを同時に消去することができる。FN消去は、自己収束均一チャネル消去であるため、消去不足又は過剰消去のセルは通常存在しない。いくつかの例においては、上述して提示したデバイスは、プログラム/消去の確認検証又はステッピングアルゴリズムを用いなくても、優れた耐久特性を示す。図19a及び図19bは、一例におけるP/Eサイクル中のI-V特性を示す。対応するI-V曲線が、対数目盛図19a及び線形目盛図19bの両方で示されている。一例では、SONONOSデバイスは、多数のP/Eサイクルの後に劣化をほとんど有さない。そのため、サブスレショルドスイングS.S.及びトランスコンダクタンスgmの両方ともが、多数のサイクルの後でもほとんど同じである。このSONONOSデバイスは、NROMデバイスよりも優れた耐久特性を有する。その要因の1つは、ホットホール注入が用いられないことであると考えられる。更に、前述したように、極薄酸化物は、厚いトンネル酸化物よりも良好なストレス耐性を有し得る。図20は、一例におけるCHISELプログラミング方法スキームを示す。デバイスをプログラムするための別の方法は、CHISELプログラミング方法スキームを使用することであり、これはホットキャリア効率を増大させるように負の基板バイアスを用いて衝撃イオン化衝突電離を促進する。又、ボディー効果基板バイアスの効果によって、プログラミング電流を低減することもできる。同図には典型的な条件が示されており、ここでは基板には負の電圧-2Vが印加され、又ジャンクション電圧が約3.5Vに下げられている。従来のNROMデバイス及び技術については、チャネルの中央領域付近により多くの電子を注入することがあるため、CHISELプログラミングを適用することはできない。又、ホットホール消去は、従来のNROMデバイスにおけるチャネル中央領域付近の電子を除去するのには効果的でない。図21a及び図21bは、一例におけるJTOXバーチャルグランドアレイ設計を示す。JTOXバーチャルグランドアレイは、メモリアレイ内のSONONOSメモリセルの使用を実現するもう1つの方法を提供する。一例において、JTOX構造とバーチャルグランドアレイとの間で異なる点の一つは、JTOX構造内のデバイス群がSTI処理加工によって分離されていることである。図21aには、典型的なレイアウト例が示されている。図21bは、対応する等価回路を示しており、これはバーチャルグランドアレイのそれと同じである。前述したように、本発明に従うメモリセル構造は、NOR型及びNAND型のフラッシュメモリの両方に適している。以下、メモリアレイ設計及びその動作方法の更なる例について説明する。本発明の範囲を後述の特定の構造に限定することを意図するものではないが、以下、本発明のメモリアレイによる種々の動作方法を、典型的なNANDアーキテクチャに関して説明する。前述したように、ONOトンネリング誘電体を有するnチャネルSONONOSメモリデバイスを、メモリデバイスに利用することができる。図22a及び図22bは、NANDアレイアーキテクチャの一例を示す。図23a及び図23bは、典型的なメモリアレイ設計を2つの異なる方向から見た断面図である。いくつかの例においては、メモリアレイの動作方法は、FNプログラミング、自己収束リセット/消去、及び読み出し方法を含んでいてよい。更に、いくつかの例においては、プログラムディスターブプログラム阻害を防止するために、回路動作方法が含まれていてよい。シングルブロックゲート構造設計に加えて、ソース/ドレイン領域に隣接して配置された2つのトランジスタゲート間に位置付けられたSONONOSデバイスを用いるNANDアレイなどの、スプリットゲートアレイを用いてもよい。いくつかの例においては、スプリットゲート設計は、デバイス寸法をF=30nm以下に縮小することができる。更に、良好な信頼性を得ること、フローティングゲート間の結合効果inter-floating-gatecouplingeffectを低減又は除去すること、又はこれらの両方を達成することができるように、デバイスを設計することができる。前述したように、SONONOSメモリデバイスは、優れた自己収束消去を提供することができ、これはセクタ消去動作及びVt分布の制御に役立つ。更に、タイト化された消去状態分布は、多値用途MLCを容易にすることができる。メモリアレイ構造のために特定の設計を用いることによって、有効チャネル長Leffを大きくして、短チャネル効果short-channeleffectを低減又は除去することができる。いくつかの例は、拡散ジャンクションを使用しないで設計することができ、これによりメモリデバイスの製造工程におけるシャロージャンクション浅い接合の提供又はポケットインプランテーションの使用において生じる課題を回避することができる。図1は、SONONOS設計を有するメモリデバイスの一例を示す。更に、前述の表1は、異なる層のために用いられる材料及びその厚さの一例を示す。いくつかの例においては、ゲート注入を低減することによって達成することのできる、より低い飽和リセット/消去Vtを提供するように、Pポリシリコンゲートを用いることができる。図22a及び図22bは、拡散ジャンクションを備え、表1に記載される実施形態に従うメモリセルを有する、SONONOS-NANDアレイなどのメモリアレイの一例を示す。一例では、個々のデバイスは、シャロートレンチアイソレーションSTI:shallow-trenchisolation浅い溝による分離又はシリコンオンインシュレータSOI:silicon-on-insulator絶縁体上シリコンの分離技術を用いるなどの、多様な分離技術によって互いに分離することができる。図22aを参照して、メモリアレイは、BL1及びBL2などの多数のビット線と、WL1、WLN-1及びWLNなどの多数のワード線とを有していてよい。更に、アレイは、ソース線トランジスタ群即ち、ソース線選択トランジスタ群或いはSLT群と、ビット線トランジスタ群即ち、ビット線選択トランジスタ群或いはBLT群とを有していてよい。図示されているように、アレイ内のメモリセルは、SONONOS設計を用いることができ、又SLT及びBLTは、n型金属酸化膜半導体電界効果トランジスタNMOSFET:n-typemetal-oxide-semiconductorfield-effecttransistorを有していてよい。図22bは、NANDアレイなどのメモリアレイのレイアウトの一例を示す。図22bを参照して、Lgはメモリセルのチャネル長であり、Lsはメモリデバイスの個々の線ライン間の間隔である。更に、Wはメモリセルのチャネル幅であり、Wsは個々のビット線間の分離領域又はソース/ドレイン領域の幅であり、これは一例ではSTI幅であってよい。図22a及び図22bを再度参照して、メモリデバイスは、順次に接続してNANDアレイを形成することができる。例えば、1列のメモリデバイスは16又は32個のメモリデバイスを有していてよく、16又は32の列数を提供することができる。BLT群及びSLT群は、対応するNAND列を制御するための選択トランジスタとして使用することができる。一例では、BLT及びSLTのためのゲート誘電体は、窒化ケイ素捕捉層を含まない酸化ケイ素層であってよい。このような構成は、全てのケースにおいて必ずしも求められるものではないが、いくつかの例においては、メモリアレイの動作中に起きることのあるBLT及びSLTのVtシフトを防止することができる。別法として、BLT及びSLTは、それらのゲート誘電体層として、ONONO層の組み合わせを用いることができる。いくつかの例においては、BLT及びSLTに印加されるゲート電圧は、ゲートディスターブゲート阻害をほとんど引き起こすことがないと考えられる10V未満とすることができる。BLT及びSLTのゲート誘電体層が帯電されるか又は電荷捕捉されることがあるケースにおいては、追加の-Vg消去をBLT又はSLTのゲートに印加して、それらのゲート誘電体層を放電させることができる。図22aを再度参照して、各BLTは、ビット線BLに接続されていてよい。一例では、BLは、STIのピッチと同じか又はほぼ同じピッチを有する金属線であってよい。又、各SLTは、ソース線SLに接続される。ソース線は、WLに平行であり、又読み出し検知のためのセンスアンプに接続される。ソース線は、タングステンなどの金属、又はポリシリコン線、又は拡散Nドープ線であってよい。図23aは、SONONOS-NANDメモリアレイなどの典型的なメモリアレイの、チャネル長方向に沿った断面図を示す。典型的には、Lg及びLsは、デバイス又はノードの限界寸法を一般的に表すFにほぼ等しい。限界寸法は、製造のために用いられる技術によって変わり得る。例えば、F=50nmは、50nmのノードを使用することを意味する。図23bは、SONONOS-NANDメモリアレイなどの典型的なメモリアレイの、チャネル幅方向に沿った断面図を示す。図23bを参照して、チャネル幅方向におけるピッチは、チャネル長方向におけるピッチにほぼ等しいか又はそれより少し大きい。従って、メモリセルのサイズは、ほぼ1セル当たり4F2即ち、4F2/cellである。上述のアレイなどのメモリアレイの製造についてのいくつかの例においては、製造工程は、2つだけの主要マスクプライマリーマスク又はリソグラフィー処理を使用することを含んでいてよく、例えば、1つはポリシリコンワード線のためで、もう1つはSTIビット線のためである。これに対して、NAND型フローティングゲートデバイスの製造は、少なくとも2つのポリpoly処理と、もう1つのインターポリinter-polyONO処理とを必要とするだろう。従って、提示したデバイスの構造及び製造工程は、NAND型フローティングゲートメモリのそれよりも簡単であると考えられる。図23aを参照して、一例では、ワード線WL間の間隔Lsは、Nドープ領域のシャロージャンクションなどのシャロージャンクションで形成することができ、これはメモリデバイスのソース又はドレイン領域として働くことができる。図23aに示されるように、傾斜ポケットインプランテーションtilt-anglepocketimplantationなどの追加のインプランテーション及び/又は拡散処理を実施することができ、これにより1つ以上のシャロージャンクション領域に隣接する、1つ以上のポケット領域、即ち、ジャンクションのポケット拡張部分を提供することができる。いくつかの例においては、このような構造は、より良好なデバイス特性を提供することができる。個々のメモリデバイスを分離するのにSTIが用いられるいくつかの例において、特に、用いられるジャンクションバイアスがより高く上げられる場合には、STI領域のトレンチ溝深さは、Pウェル内の空乏幅より大きくすることができる。例えば、プログラム禁止阻止ビット線群プログラミング中に非選択のビット線群については、ジャンクションバイアスは約7V程度まで高くすることができる。一例では、STI領域の深さは、約200nmから400nmの範囲内にすることができる。メモリアレイが製造された後に、Vt分布をタイト化するVtのばらつきを抑えるために、メモリアレイの他の動作の前に、先ず、リセット動作を実行することができる。図24aは、このような動作の一例を示す。一例では、他のオペレーションが開始する前に、先ず、VG=約-7V及びVPウェルVP-well=8Vを印加して、アレイをリセットすることができるVG及びVP-wellの電圧降下は、各WL及びPウェル内のゲート電圧内に分配することができる。。リセット中に、BL群は、フローティングにするか、又はPウェルと同電圧に上げることができる。図24bに示されるように、リセット動作は、優れた自己収束特性を提供することができる。一例では、SONONOSデバイス群が当初多様なVtに帯電されていても、リセット動作は、それらをリセット/消去状態へとタイト化することができる。一例では、リセット時間は約100msecである。この例において、メモリアレイは、Lg/W=0.22/0.16μmのNポリシリコンゲートを有する、ONONO=15/20/18/70/90オングストロームのnチャネルSONONOSデバイスを使用することができる。一般に、従来のフローティングゲートデバイスは、自己収束消去を提供することができない。これに対して、SONONOSデバイスは、収束性のリセット/消去方法で動作させることができる。いくつかの例においては、この動作は不可欠なものとなり得る。なぜなら、処理の不均一性又はプラズマ帯電効果などのある種の処理上の問題によって、初期Vtの分布はしばしば広範囲に渡るからである。典型的な自己収束リセットは、メモリデバイス群の初期Vtの分布のタイト化、即ち、初期Vtの分布の範囲を狭めるのを助けることができる。プログラミング動作の一例においては、選択されたWLには、チャネルFN注入を生じさせるように、約16Vから20Vの電圧などの高い電圧を印加することができる。他のパスゲートPASSgate他の非選択WL群は、NAND列における反転層を生じさせるように、オンとすることができる。いくつかの例においては、FNプログラミングは、低電力方法であってよい。一例では、並列の4Kバイトのセルのページプログラミングなどの並列プログラミング方法は、プログラミングスループットを10MB/sec以上に増大させることができるが、その場合でも全電流消費を1mA以内に制御することができる。いくつかの例においては、他のBLにおけるプログラムディスターブを防止するために、約7Vの電圧などの高い電圧を、他のBLに印加することができる。これにより、反転層の電位がより高く上げられて、非選択BL図25中のセルBなどにおける電圧降下を抑制することができる。読み出し動作のいくつかの例においては、選択されたWLは、消去された状態のレベルEVとプログラムされた状態のレベルPVとの間の電圧へ上げることができる。他のWLは、パスゲートとして働くことができ、それによりそれらのゲート電圧は、PVよりも高い電圧に上げることができる。いくつかの例においては、消去動作は、上述のリセット動作と同様であってよく、これは同じか又は類似のリセットVtへの自己収束を可能とすることができる。図25は、メモリアレイの操作の一例を示す。プログラミングは、SONONOS窒化物捕捉層内への電子のチャネルFN注入を含んでいてよい。いくつかの例は、Vg=約18Vを選択されたWLN-1へ印加すること、及びVG=約10VをBLT並びに他のWLへ印加することを含んでいてよい。セルBにおけるチャネルホットエレクトロン注入を防止するために、SLTはオフとすることができる。この例では、NAND列内の全てのトランジスタがオンとされるため、反転層は列を通過する。更に、BL1が接地されるため、BL1内の反転層はゼロ電位を有する。一方、他のBLは、約7Vの電圧などの高い電位に上げられ、これにより他のBLの反転層の電位はより高くなる。特に、プログラミングのために選択されたセルであるセルAに関しては、電圧降下は約18Vであり、これはFN注入を引き起こす。又、Vtは、PVへと上げることができる。セルBに関しては、電圧降下は11Vであり、FN注入はVgに対して敏感であるため、これはかなり少ないFN注入しか引き起こさない。セルCに関しては、10Vしか印加されないので、FN注入を引き起こさないか又は無視できるほど少ないFN注入しか引き起こさない。いくつかの例においては、プログラミング動作は、例示した技術に限定されるものではない。言い換えれば、他の適切なプログラム禁止技術を適用することもできる。図24a、図26、及び図27は更に、アレイ動作のいくつかの例を示しており、又いくつかの例における耐久特性及び保持特性を示している。図示されているように、多数の動作サイクルの後のデバイスの劣化は、非常に小さいままであり得る。図24aは、典型的な消去動作を示しており、これはリセット動作と同様であってよい。一例では、消去は、セクタ単位又はブロック単位で行われる。前述したように、このメモリデバイスは、良好な自己収束消去特性を有し得る。いくつかの例においては、消去飽和Vtは、Vgに依存し得る。例えば、より高いVgは、より高い飽和Vtを生じさせることができる。図26Bに示されるように、収束時間は、約10~100msecとすることができる。図27は、典型的な読み出し動作を示す。一例では、読み出しは、消去された状態のVtEVとプログラムされた状態のVtPVとの間のゲート電圧を印加することによって行うことができる。例えば、ゲート電圧は約5Vであってよい。一方、他のWLとBLT及びSLTには、約9Vの電圧などのより高いゲート電圧が印加され、他のメモリセルの全てをオンとする。一例では、セルAのVtが5Vより高い場合には、読み出し電流は非常に小さくてよい<0.1μA。セルAのVtが5Vより低い場合には、読み出し電流はより高くてよい>0.1μA。その結果、メモリの状態、即ち、格納された情報を識別決定することができる。いくつかの例においては、他のWLのためのパスゲート電圧は、高Vt状態、即ち、プログラムされた状態のVtよりも高くすべきであるが、しかしゲートディスターブを引き起こすほど高くし過ぎるべきではない。一例では、パスゲート電圧は、約7~10Vの範囲内にある。BLに印加される電圧は、約1Vであってよい。より大きな読み出し電圧は、より大きな電流を生じさせることができるが、いくつかの例においては、リードディスターブ読み出し阻害がより顕著になることがある。いくつかの例においては、センシングアンプを、ソース線上ソースセンシング又はビット線上ドレインセンシングに配置することができる。NAND列のいくつかの例は、1列当たり8、16又は32個のメモリデバイスを有し得る。より大きなNAND列は、オーバヘッドを低減するより多く省くことができ、又アレイ効率を増大することができる。しかし、いくつかの例においては、読み出し電流がより小さくなることがあり、又ディスターブがより顕著になることがある。従って、適切なNAND列の数を、種々の設計、製造及び動作上のファクタに基づいて選択すべきである。図28は、特定の典型的なデバイスのサイクル耐久特性を示す。図28を参照すると、FNプログラム及び-FN消去を用いたP/Eサイクルを実行することができ、その結果は良好な耐久特性を示唆している。この例では、消去条件は、10msec間のVg=約-16Vである。いくつかの例においては、単一ショットのみの消去が必要とされ、又状態の確認は不要である。メモリのVtウインドウは、劣化がなく良好である。図29a及び図29bは、典型的なメモリデバイスのIV特性を、異なる目盛を使用して示している。特に、図29aはデバイスの少ないスイング劣化を示しており、又図29bはデバイスの少ないgm劣化を示している。図30は、典型的なSONONOSデバイスの保持特性を示す。図30を参照すると、良好な保持能力が得られており、10Kサイクル後に、室温常温で200時間放置した後に動作されたデバイスに関して、電荷損失は100mV未満である。図30はまた、高温における許容し得る電荷損失を示している。いくつかの例においては、スプリットゲートSONONOS-NAND設計などのスプリットゲート設計を、メモリアレイの更に積極的な縮小化を達成するために用いることができる。図31は、このような設計を用いる一例を示す。図31を参照して、各ワード線間、即ち、同じビット線を共用する2つの隣接するメモリデバイス間の間隔Lsは、低減することができる。一例では、Lsは、約30nm又は30nm未満に縮めることができる。図示されるように、同じビット線に沿った、スプリットゲート設計を用いたメモリデバイス群は、1つのソース領域及び1つのドレイン領域だけを共有する。言い換えると、スプリットゲートSONONOS-NANDアレイは、メモリデバイスのいくつかのために、拡散領域、即ち、Nドープ領域などのジャンクションを使用しないことが可能である。一例では、この設計は、いくつかの例においてはより複雑な製造工程を含むことがあるシャロージャンクション及び隣接ポケットの必要性を、低減又は除去することができる。更に、いくつかの例においては、この設計は、短チャネル効果により受ける影響がより少ない。これは、一例では、チャネル長が、例えばLg=2F-Lsへと増大されるなど、増大されたことによる。図32は、スプリットゲート設計を用いたメモリアレイの典型的な製造工程を示す。この模式図は、単に説明のための一例であり、メモリアレイは種々の異なる方法において設計及び製造することができる。図32を参照して、メモリデバイスを提供するための材料による複数の層が形成された後、それらの層の上に形成されたハードマスクとしての酸化ケイ素構造を使用して、それらの層のパターニングを行うことができる。例えば、酸化ケイ素領域は、リソグラフィー及びエッチング処理によって画成することができる。一例では、最初の酸化ケイ素領域を画成するために用いられるパターンは、約Fの幅、及び約Fの酸化ケイ素領域間の間隔を有していてよく、結果として約2Fのピッチをもたらす。最初の酸化ケイ素領域がパターニングされた後に、次いで、各酸化ケイ素領域を拡大し又それらの間隔を狭めるために、上記パターニングされた領域の周囲に酸化ケイ素スペーサを形成することができる。図32を再度参照して、酸化ケイ素領域が形成された後、それをハードマスクとして利用してその下にある層の画成、即ち、パターニングを行い、1つ以上のメモリデバイス、例えば多数のNAND列を提供することができる。更に、隣接するメモリデバイス間の、例えば図32に示されるLs間隔などの空間を満たすために、酸化ケイ素などの絶縁材料を使用することができる。一例では、同一ビット線に沿った隣接するメモリデバイス間の間隔Lsは、約15nmから約30nmの範囲内とすることができる。前述したように、この例では、実効チャネル長は、2F-Lsに拡大することができる。一例では、Fが約30nmであり、又Lsが約15nmであれば、Leffは約45nmである。これらの典型的なメモリデバイスの操作に関しては、ゲート電圧は15V以下に低減することができる。更に、Ls間隔におけるスペーサのブレークダウンを避けるために、ワード線間におけるポリシリコン間電圧降下が7Vを越えないように設計することができる。一例では、これは、隣接するワード線間の電界を5MV/cm未満とすることによって達成することができる。従来のNANDフローティングゲートデバイスにおける拡散ジャンクションを伴うLeffは、そのゲート長の約半分である。これに対して、一例では、提示した設計スプリットゲートNANDの場合、Fが約50nmであり、又Leffが約30nmであれば、Leffは約80nmである。より長いLeffは、短チャネル効果の影響を低減又は除去することによって、より良好なデバイス特性を提供することができる。前述したように、スプリットゲートNAND設計は、同一ビット線における隣接するメモリセル間の間隔Lsを更に縮小することができる。これに対して、従来のNAND型フローティングゲートデバイスは、フローティングゲート間の結合効果によってメモリウインドウが失われる狭くなることがあるため、小さい間隔を提供することができない。フローティングゲート間の結合は、隣接するフローティングゲート間の結合容量が大きいときの隣接するフローティングゲート間の結合容量が非常に大きくなりリードディスターブが起きるほど、フローティングゲート間の間隔が小さいときの隣接するメモリセル間の干渉である。前述したように、この設計は、いくつかの拡散ジャンクションの作製を不要にすることができ、又全てのワード線がオンにされれば、反転層は直接連結することが可能である。従って、この設計は、メモリデバイスの製造工程を簡略化することができる。以上説明したように、メモリデバイスの構造設計、アレイ設計及び動作を含む上述のいくつかの例は、望ましいアレイ寸法、良好な信頼性、良好な性能、又はこれらのうちいずれかの組み合わせを提供することができる。上述のいくつかの実施形態は、NANDフラッシュメモリ及びデータアプリケーション用のフラッシュメモリなどの不揮発フラッシュメモリの寸法の縮小のために適用することができる。いくつかの実施形態は、一様で自己収束性のチャネルホットトンネリング消去が可能なSONONOSデバイスを提供することができる。又、いくつかの実施形態は、メモリデバイスの良好な耐久性を提供することができ、又、いくらかの消去不足又は過剰消去の問題を低減することができる。又、P/Eサイクル後の劣化が小さく電荷保持能力が良好であるなどの、良好なデバイス特性を提供することができる。メモリアレイ内のデバイスの一様性は、異常ビット又はセルを生じることなく提供することができる。更に、いくつかの実施形態は、スプリットゲートNAND設計により、良好な短チャネルデバイス特性を提供することができ、これによりメモリデバイスの動作中に良好なセンスマージンを提供することができる。本発明の好適な実施形態の上記開示は、例示と説明のためになされたものである。これは、包括的なものではなく、本発明を開示された通りの形式に限定するもではない。本発明の広範な発明概念を逸脱することなく上記の実施形態に変更を行え得ることは当業者には理解されよう。従って、当然のことながら、本発明は開示された特定の実施形態に限定されず、添付した請求の範囲で限定される本発明の精神と範囲内でなされる変更も包含する。"