"コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGAと、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとが混在する複数のFPGAに対してコンフィグレーションするコンフィグレーション装置において、前記コンフィグレーションデータを記憶する記憶部と前記伝送方式がシリアル伝送にのみ対応する前記FPGAとに接続し、接続する該FPGAにシリアル伝送により前記コンフィグレーションデータを伝送可能なシリアル伝送部と、前記記憶部と前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとに接続し、接続する該FPGAにパラレル伝送により前記コンフィグレーションデータを伝送可能なパラレル伝送部と、予め定めた前記FPGAのコンフィグレーションの順番を示す情報に基づいて、前記シリアル伝送にのみ対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該FPGAに伝送し、前記少なくともパラレル伝送に対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する伝送制御部と、を備えて構成することを特徴とするコンフィグレーション装置。前記シリアル伝送部と前記パラレル伝送部と前記伝送制御部は、一つのデバイス内に形成することを特徴とする請求項1に記載のコンフィグレーション装置。前記コンフィグレーションの順番を示す情報は、各FPGAの前記コンフィグレーションデータが記憶されている前記記憶部のアドレスであり、前記伝送制御部は、前記シリアル伝送にのみ対応する前記FPGAの前記コンフィグレーションデータと前記少なくともパラレル伝送に対応する前記FPGAの前記コンフィグレーションデータの前記アドレスを、予め定めた前記順番で前記記憶部に順次入力することを特徴とする請求項1又は2に記載のコンフィグレーション装置。前記伝送制御部は、前記FPGAからデータ書き込み完了信号が発生したときに、次の前記順番のコンフィグレーション対象の前記FPGAの前記コンフィグレーションデータの伝送制御を実行することを特徴とする請求項1~3のいずれか1つに記載のコンフィグレーション装置。コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGAと、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとが混在する複数のFPGAに対してコンフィグレーションするコンフィグレーション方法において、前記コンフィグレーションデータを記憶する記憶部と、前記伝送方式がシリアル伝送にのみ対応する前記FPGAとに、該FPGAにシリアル伝送により前記コンフィグレーションデータを伝送可能なシリアル伝送部を接続する工程と、前記記憶部と、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとに、該FPGAにパラレル伝送により前記コンフィグレーションデータを伝送可能なパラレル伝送部を接続する工程と、予め定めた前記FPGAのコンフィグレーションの順番を示す情報に基づいて、前記シリアル伝送にのみ対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該FPGAに伝送し、前記少なくともパラレル伝送に対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する伝送制御工程と、を備えて構成することを特徴とするコンフィグレーション方法。前記伝送制御工程は、伝送制御部を用いて実行し、前記シリアル伝送部と前記パラレル伝送部と前記伝送制御部は、一つのデバイス内に形成することを特徴とする請求項5に記載のコンフィグレーション方法。前記コンフィグレーションの順番を示す情報は、各FPGAの前記コンフィグレーションデータが記憶されている前記記憶部のアドレスであり、前記伝送制御工程は、前記シリアル伝送にのみ対応する前記FPGAの前記コンフィグレーションデータと前記少なくともパラレル伝送に対応する前記FPGAの前記コンフィグレーションデータの前記アドレスを、予め定めた前記順番で前記記憶部に順次入力することを特徴とする請求項5又は6に記載のコンフィグレーション方法。前記伝送制御工程は、前記FPGAからデータ書き込み完了信号が発生したときに、次の前記順番のコンフィグレーション対象の前記FPGAの前記コンフィグレーションデータの伝送制御を実行することを特徴とする請求項5~7のいずれか1つに記載のコンフィグレーション方法。ところで、FPGAは様々な分野の機器のロジック回路として用いられており、一般的に、一つの機器に、複数のFPGA例えば、当該機器と接続する他のメーカー等が製造する外部装置とのインターフェース用のFPGAや、機器の内部の処理だけに用いるFPGA等が用いられている。ここで、データ容量が同じ場合、シリアル伝送よりパラレル伝送の方が、コンフィグレーション時間が短いため、複数のFPGAをロジック回路として用いる機器において、全てパラレル伝送対応のFPGAを用いれば起動時の立ち上げ時間が短くなる。しかし、例えば、当該機器と接続する外部装置側の通信仕様等の制約から、外部装置とのインターフェース用のFPGAについては、シリアル伝送にのみ対応可能なものを用いざるを得ない場合もある。このような場合に、コンフィグレーション時間を短縮するには、例えば、機器の内部の処理等に用いるFPGAだけパラレル伝送に対応可能なものを用いることになり、その結果、シリアル伝送にのみ対応するFPGAとシリアル伝送とパラレル伝送の両方に対応するFPGAが混在する複数のFPGAを一つの機器内で用いることになる。しかしながら、従来のコンフィグレーション装置において、上記のように対応可能な伝送方式が異なるFPGAが混在する複数のFPGAに対してコンフィグレーションする場合、シリアル伝送とパラレル伝送の両方に対応するFPGAに対してもデータをシリアル伝送してコンフィグレーションしていた。したがって、コンフィグレーションデータの容量が増大した場合は、コンフィグレーション時間が長くなるという問題がある。本発明は上記問題点に着目してなされたもので、対応可能な伝送方式が異なるFPGAが混在する複数のFPGAに対するコンフィグレーションにおいて、コンフィグレーションデータの容量が増大した場合に、コンフィグレーション時間の増加を抑制することが可能なコンフィグレーション装置及びコンフィグレーション方法を提供することを目的とする。上記目的を達成するために、本発明によるコンフィグレーション装置は、コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGAと、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとが混在する複数のFPGAに対してコンフィグレーションするコンフィグレーション装置において、前記コンフィグレーションデータを記憶する記憶部と前記伝送方式がシリアル伝送にのみ対応する前記FPGAとに接続し、接続する該FPGAにシリアル伝送により前記コンフィグレーションデータを伝送可能なシリアル伝送部と、前記記憶部と前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとに接続し、接続する該FPGAにパラレル伝送により前記コンフィグレーションデータを伝送可能なパラレル伝送部と、予め定めた前記FPGAのコンフィグレーションの順番を示す情報に基づいて、前記シリアル伝送にのみ対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該FPGAに伝送し、前記少なくともパラレル伝送に対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する伝送制御部と、を備えて構成する。また、上記目的を達成するために、本発明によるコンフィグレーション方法は、コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGAと、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとが混在する複数のFPGAに対してコンフィグレーションするコンフィグレーション方法において、前記コンフィグレーションデータを記憶する記憶部と、前記伝送方式がシリアル伝送にのみ対応する前記FPGAとに、該FPGAにシリアル伝送により前記コンフィグレーションデータを伝送可能なシリアル伝送部を接続する工程と、前記記憶部と、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとに、該FPGAにパラレル伝送により前記コンフィグレーションデータを伝送可能なパラレル伝送部を接続する工程と、予め定めた前記FPGAのコンフィグレーションの順番を示す情報に基づいて、前記シリアル伝送にのみ対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該FPGAに伝送し、前記少なくともパラレル伝送に対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する伝送制御工程と、を備えて構成する。本発明のコンフィグレーション装置によれば、シリアル伝送にのみ対応するFPGAとコンフィグレーションデータを記憶する記憶部とに接続し、該FPGAにシリアル伝送によりコンフィグレーションデータを伝送可能なシリアル伝送部と、少なくともパラレル伝送に対応するFPGAと記憶部とに接続し、該FPGAにパラレル伝送によりコンフィグレーションデータを伝送可能なパラレル伝送部とを備え、予め定めたFPGAのコンフィグレーションの順番を示す情報に基づいて、シリアル伝送にのみ対応するFPGAの順番のときに、該FPGAに対応する記憶部内のコンフィグレーションデータを、シリアル伝送部を介して該FPGAに伝送し、少なくともパラレル伝送に対応するFPGAの順番のときに、該FPGAに対応する記憶部内のデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する構成であるため、シリアル伝送にのみ対応するFPGA用のコンフィグレーションはシリアル伝送部により実行することができ、少なくともパラレル伝送に対応するFPGA用のコンフィグレーションはパラレル伝送部により実行することができる。したがって、対応可能な伝送方式が異なるFPGAが混在する複数のFPGAに対するコンフィグレーションにおいて、コンフィグレーションデータの容量が増大した場合であっても、少なくともパラレル伝送に対応するFPGAについては、パラレル伝送可能であるため、コンフィグレーション時間の増加を抑制することができる。また、本発明のコンフィグレーション方法によれば、シリアル伝送にのみ対応するFPGAとコンフィグレーションデータを記憶する記憶部とに、該FPGAにシリアル伝送によりコンフィグレーションデータを伝送可能なシリアル伝送部を接続する工程と、少なくともパラレル伝送に対応するFPGAと記憶部とに、該FPGAにパラレル伝送によりコンフィグレーションデータを伝送可能なパラレル伝送部を接続する工程とを備え、予め定めたFPGAのコンフィグレーションの順番を示す情報に基づいて、シリアル伝送にのみ対応するFPGAの順番のときに、該FPGAに対応する記憶部内のコンフィグレーションデータを、シリアル伝送部を介して該FPGAに伝送し、少なくともパラレル伝送に対応するFPGAの順番のときに、該FPGAに対応する記憶部内のデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する構成であるため、シリアル伝送にのみ対応するFPGA用のコンフィグレーションはシリアル伝送部により実行することができ、少なくともパラレル伝送に対応するFPGA用のコンフィグレーションはパラレル伝送部により実行することができる。したがって、対応可能な伝送方式が異なるFPGAが混在する複数のFPGAに対するコンフィグレーションにおいて、コンフィグレーションデータの容量が増大した場合であっても、少なくともパラレル伝送に対応するFPGAについては、パラレル伝送可能であるため、コンフィグレーション時間の増加を抑制することができる。以下、本発明に係るコンフィグレーション装置の実施形態を図面に基づいて説明する。図1は、上記コンフィグレーション装置の一実施形態を示す概略構成図である。図1において、本実施形態のコンフィグレーション装置10は、起動時に、コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGA1以下において、デバイスAと言うと、伝送方式がシリアル伝送とパラレル伝送に対応するFPGA1以下において、デバイスBと言うとが混在する複数のFPGAに対してコンフィグレーションするものであり、FPGA1のコンフィグレーションデータを記憶部2から読み込み、読み込んだデータをFPGA1に書き込み可能なシリアル伝送部3a及びパラレル伝送部3bと、伝送制御部4と、を備えて構成されている。前記FPGA1は、コンフィグレーションデータ以下において、単にデータと言うが書き込まれることで該データに対応したロジック回路を形成するものであり、様々な分野の機器等のロジック回路として用いられている一般的なものである。本実施形態においては、デバイスAとデバイスBの2つのFPGA1に対してコンフィグレーションする構成である。各FPGA1は、起動時にはデータ書き込み開始信号を発生し、各伝送部3a,3bによるデータの書き込みが完了したときにはデータ書き込み完了信号を発生するように構成されている。デバイスAが発生する書き込み開始信号及び完了信号は、図1に示すように、例えば、シリアル伝送部3aに入力され、シリアル伝送部3aを介して伝送制御部4にも入力されるように構成されている。同様に、デバイスBが発生する書き込み開始信号及び完了信号は、図1に示すように、例えば、パラレル伝送部3bに入力され、パラレル伝送部3bを介して伝送制御部4にも入力されるように構成されている。前記記憶部2は、各FPGA1のデータを記憶するものであり、例えば、各FPGA1のデータを、そのFPGAに対応させた所定のアドレスにデータを記憶する一般的なROMである。例えば、図1に示すアドレス1には、デバイスA用のデータが予め記憶されており、アドレス2~アドレスNには、デバイスB用のデータが予め記憶されている。このアドレス1にはシリアル伝送部3aが接続されており、アドレス2~アドレスNにはパラレル伝送部3bが並列接続されている。このアドレスは、後述するように伝送制御部4においてFPGA1のコンフィグレーションの順番を示す情報として用いられる。記憶部2は、後述するように、伝送制御部4からアドレスが入力されると、入力されたアドレスのデータをアドレスに接続されているデータバス上に出力するように構成されている。前記シリアル伝送部3a及びパラレル伝送部3bは、起動時に、FPGA1のデータを読み込み、読み込んだデータをFPGA1に書き込み可能なものであり、一般的にブートローダと呼ばれるものである。前記シリアル伝送部3aは、データを記憶する記憶部2とデバイスAとに接続し、接続する該デバイスAにシリアル伝送によりデータを伝送可能なものである。シリアル伝送部3aは、例えば、起動時に、デバイスAから書き込み開始信号が入力されることで、データの読み込み及び書き込み可能な状態になる。そして、シリアル伝送部3aは、後述するように、伝送制御部4によりコンフィグレーションの順番を示す情報として、デバイスA用のアドレス1が記憶部2に入力され、アドレス1のデータバス上にデータが出力されると、そのデータを読み込み、読み込んだデータをデバイスAにシリアル伝送して書き込むように構成されている。前記パラレル伝送部3bは、記憶部2とデバイスBとに接続し、接続する該デバイスBにパラレル伝送によりデータを伝送可能なものである。パラレル伝送部3bは、例えば、シリアル伝送部3aと同様に、起動時に、デバイスBから書き込み開始信号が入力されることで、データの読み込み及び書き込み可能な状態になる。そして、パラレル伝送部3bは、後述するように、伝送制御部4によりデバイスB用のアドレス2からアドレスNが記憶部2に入力され、アドレス2からアドレスNのデータバス上にデータが出力されると、そのデータを読み込み、読み込んだデータをデバイスBにパラレル伝送して書き込むように構成されている。前記伝送制御部4は、シリアル伝送部3a及びパラレル伝送部3bの読み込み及び書き込み動作を制御するものであり、予め定めたFPGAのコンフィグレーションの順番を示す情報に基づいて、デバイスAの順番のときに、該デバイスAに対応する記憶部2内のデータを、シリアル伝送部3aを介して該デバイスAに伝送し、デバイスBの順番のときに、該デバイスBに対応する記憶部2内のデータを、パラレル伝送部3bを介して該デバイスBに伝送するように制御するように構成されている。前記コンフィグレーションの順番を示す情報は、具体的には、例えば、各FPGA1のデータが記憶されている記憶部2のアドレスである。この場合、伝送制御部4は、デバイスAのデータとデバイスBのデータのアドレスを、予め定めた順番で記憶部2に順次入力する。これにより、記憶部2内のデータを、シリアル伝送部3a又はパラレル伝送部3bを介してFPGA1に、予め定めた順番で伝送するように制御する。伝送制御部4は、例えば、デバイスAからシリアル伝送部3aを介して書き込み開始信号が入力されると、まず、デバイスA用のアドレスとして、アドレス1を記憶部2に入力し、次に、デバイスB用のアドレスとして、アドレス2からアドレスNを記憶部2に入力するように予め設定されている。伝送制御部4は、FPGA1からデータ書き込み完了信号が発生したときに、次の順番のコンフィグレーション対象のFPGAのデータの伝送制御を実行する。このよう構成することにより、予め定めたFPGAのコンフィグレーションの順番を示す情報アドレスに基づいて、各FPGA1に対するコンフィグレーションデータの伝送制御を順次実行することができる。なお、本実施形態において、伝送制御部4とシリアル伝送部3aとパラレル伝送部3bは、一つのデバイスC内に形成されている。次に、本実施形態に係るコンフィグレーション装置10のコンフィグレーション動作について、図1,2に基づいて説明する。まず、電源がONされると、ステップS1において、デバイスAからデータ書き込み開始信号がシリアル伝送部3aを介して伝送制御部4に入力され、デバイスBからデータ書き込み開始信号がパラレル伝送部3bを介して伝送制御部4に入力される。ステップS2において、伝送制御部4は、例えば、デバイスA及びBから書き込み開始信号が入力されると、予め定めたFPGA1のコンフィグレーションの順番を示す情報として、まず、デバイスA用のアドレス1を記憶部2に入力し、アドレス1のデータバス上にデータを出力させ、その結果、ステップS3において、デバイスAに接続されているシリアル伝送部3aによって、アドレス1からのデータの読み込みを開始させる。ステップS4において、シリアル伝送部3aは、既に、デバイスAから書き込み開始信号が入力されているため、デバイスA用のデータをデバイスAにシリアル伝送して書き込む。ステップS5において、伝送制御部4は、デバイスAからデータ書き込み完了信号がシリアル伝送部3aを介して入力されているか否かを判定する。データ書き込み完了信号の入力がない場合は、ステップS3に戻り、ステップS3及びS4の動作をステップS5において、データ書き込み完了信号の入力が有りと判定されるまで実行する。ステップS5において、入力有りと判定された場合、次のステップS6に進む。ステップS6において、伝送制御部4は、次の順番のFPGA1に対応するアドレス、すなわち、デバイスB用のアドレスアドレス2からアドレスNを記憶部2へ入力し、アドレス2からアドレスNのデータバス上にデータを出力させ、その結果、ステップS7において、デバイスBに接続されているパラレル伝送部3bによって、アドレス2からアドレスNのデータの読み込みを開始させる。ステップS8において、パラレル伝送部3bは、既に、デバイスBから書き込み開始信号が入力されているため、デバイスB用のデータをデバイスBにパラレル伝送して書き込む。ステップS9において、伝送制御部4は、デバイスBからデータ書き込み完了信号がパラレル伝送部3bを介して入力されているか否かを判定する。データ書き込み完了信号の入力がない場合は、ステップS7に戻り、ステップS7及びS8の動作をステップS9において、データ書き込み完了信号の入力が有りと判定されるまで実行する。ステップS9において、入力有りと判定されると、コンフィグレーションが完了する。なお、上記動作説明においては、デバイスA用のコンフィグレーションを先に行う場合で説明したが、これに限らず、デバイスB用のコンフィグレーションを先に行ってもよい、この場合、伝送制御部4は、記憶部2にデバイスB用のアドレスを先に入力する構成にすればよい。このように、コンフィグレーションの順番は適宜設定することができる。このような構成により、本実施形態に係るレーザ計測装置1は、記憶部2とデバイスAとに接続し、該デバイスAにシリアル伝送によりデータを伝送可能なシリアル伝送部3aと、記憶部2とデバイスBとに接続し、該デバイスBにパラレル伝送によりコンフィグレーションデータを伝送可能なパラレル伝送部3bとを備え、予め定めたFPGAのコンフィグレーションの順番を示す情報に基づいて、デバイスAの順番のときに、デバイスA用のデータを、シリアル伝送部3aを介してデバイスAに伝送し、デバイスBの順番のときに、デバイスB用のデータを、パラレル伝送部3bを介してデバイスBに伝送するように制御する構成であるため、デバイスA用のコンフィグレーションはシリアル伝送部3aにより実行し、デバイスB用のコンフィグレーションはパラレル伝送部3bにより実行することができる。したがって、対応可能な伝送方式が異なるFPGAが混在する複数のFPGAに対するコンフィグレーションにおいて、コンフィグレーションデータの容量が増大した場合であっても、一部のFPGAデバイスBについては、パラレル伝送可能であるため、コンフィグレーション時間の増加を抑制することができる。また、本実施形態のように、シリアル伝送部3aとパラレル伝送部3bと伝送制御部4を、一つのデバイスC内に形成することにより、伝送方式が異なるFPGA1が混在する複数のFPGA1のコンフィグレーションをする場合であっても、部品点数を増やさないですむため、コンフィグレーション装置10の回路面積の増大を抑制することができ、さらには、コンフィグレーション装置10の、コスト、消費電力並びに故障率の増大を抑制することができる。なお、本実施形態においては、上記のように、一つのデバイスC内にシリアル伝送部3aとパラレル伝送部3bと伝送制御部4を一体形成した構成で説明したが、これに限らず、図示省略するが、シリアル伝送部3aとパラレル伝送部3bのみをデバイスC内に一体形成する構成でもよい。さらに、図3に示すように、シリアル伝送部3aとパラレル伝送部3bと伝送制御部4をそれぞれ別々に形成する構成であってもよい。また、本実施形態においては、データの伝送方式がシリアル伝送にのみ対応可能なFPGA1デバイスAと、シリアル伝送とパラレル伝送の両方に対応可能なFPGA1デバイスBがそれぞれ一つずつの場合で説明したが、これに限らず、デバイスBが複数でデバイスAが一つの場合や、デバイスB及びデバイスAがそれぞれ複数の場合や、デバイスBが一つでデバイスAが複数の場合であってもよい。これらの場合、各デバイスのデータを、そのデバイスに対応させたアドレスに記憶させ、伝送制御部4は、各デバイスに対応するアドレスを予め定めた順序で入力するように構成する。シリアル伝送部3aは、デバイスAが複数の場合は、その複数のデバイスAと記憶部2とに接続し、パラレル伝送部3bは、デバイスBが複数の場合は、その複数のデバイスBと記憶部2とに接続する。本実施形態において、パラレル伝送部3bは、シリアル伝送とパラレル伝送の両方に対応可能なFPGA1デバイスBに接続する場合で説明したが、これに限らず、例えば、パラレル対応にのみ対応可能なFPGAを接続してもよい。パラレル伝送部3bに接続するFPGA1は、少なくともパラレル伝送に対応可能なものであればよい。また、本実施形態においては、各FPGA1は、起動時に、データ書き込み開始信号を発生するように構成されているものとして説明したが、データ書き込み開始信号を発生しないFPGA1であってもよい。この場合、図示省略するが、起動時に、データ書き込み開始信号を発生するCPU等で構成された書き込み指令部を備えて構成する。この場合、電源がONされると、図2のステップS1において、各デバイスに代わって、CPU等の書き込み指令部がデータ書き込み開始信号を各伝送部3a,3bに入力するように構成し、それ以外の動作については、図2に示した動作と同じである。次に、本発明に係るコンフィグレーション方法の実施形態を図面について説明する。本実施形態のコンフィグレーション方法は、図2のフロー図に示すように、起動時に、データの伝送方式がシリアル伝送にのみ対応するFPGA1デバイスAと、伝送方式がシリアル伝送とパラレル伝送に対応するFPGA1デバイスBとが混在する複数のFPGAに対してコンフィグレーションする方法である。本実施形態のコンフィグレーション方法は、接続工程図示省略と伝送制御工程とを備えて構成されている。本実施形態においては、デバイスAとデバイスBの2つのFPGA1に対してコンフィグレーションする方法について説明する。各FPGA1は、起動時にはデータ書き込み開始信号を発生し、各伝送部3a,3bによるデータの書き込みが完了したときにはデータ書き込み完了信号を発生するように構成されている。前記接続工程は、図1に示すように、データを記憶する記憶部2とデバイスAとに、デバイスAにシリアル伝送によりデータを伝送可能なシリアル伝送部3aを接続する工程と、記憶部2とデバイスBとに、デバイスBにパラレル伝送によりデータを伝送可能なパラレル伝送部3bを接続する工程とを備えて構成されている。前記伝送制御工程は、予め定めたFPGAのコンフィグレーションの順番を示す情報に基づいて、デバイスAの順番のときに、デバイスAに対応する記憶部2内のデータを、シリアル伝送部3aを介してデバイスAに伝送するように制御し、デバイスBの順番のときに、デバイスBに対応する記憶部2内のデータを、パラレル伝送部3bを介してデバイスBに伝送するように制御するように構成されている。伝送制御工程は、例えば、図2に示すステップS2からステップS5までのデバイスA用の伝送制御工程と、ステップS6からステップS9までのデバイスB用の伝送制御工程とで構成されている。コンフィグレーションの順番を示す情報は、具体的には、記憶部2のアドレスである。この場合、伝送制御部工程は、デバイスAのデータとデバイスBのデータのアドレスを、予め定めた順番で記憶部2に順次入力する。伝送制御工程は、例えば、デバイスAからデータ書き込み開始信号が発生すると、まず、デバイスAに対応するアドレス1を記憶部2に入力し、次に、デバイスBに対応するアドレス2からアドレスNを記憶部2に入力する。また、伝送制御工程は、FPGA1からデータ書き込み完了信号が発生したときに、次の順番のコンフィグレーション対象の前記FPGAのデータの伝送制御を実行するように構成されている。なお、本実施形態において、伝送制御工程は、伝送制御部4を用いて実行するように構成されており、伝送制御部4とシリアル伝送部3aとパラレル伝送部3bは、一つのデバイスC内に形成されている。本実施形態において、各接続工程図示省略は、電源ON前に、完了しているものとして、図2に基づいて、接続工程以外の各工程を以下に説明する。本実施形態のコンフィグレーション方法は、まず、電源がONされると、ステップS1において、デバイスA及びデバイスBからデータ書き込み開始信号が伝送制御部4に入力される。次に、ステップS2において、伝送制御部4は、例えば、デバイスA及びBから書き込み開始信号が入力されると、まず、アドレス1を記憶部2に入力し、アドレス1のデータバス上にデータを出力させ、ステップS3において、シリアル伝送部3aによって、アドレス1からのデータの読み込みを開始させる。ステップS4において、シリアル伝送部3aは、デバイスA用のデータをデバイスAにシリアル伝送して書き込む。そして、ステップS5において、伝送制御部4は、デバイスAからデータ書き込み完了信号が入力されているか否かを判定する。入力がない場合は、ステップS3に戻り、ステップS3及びS4の動作をステップS5において、入力が有りと判定されるまで実行する。ステップS5において、入力有りと判定された場合、次のステップS6に進む。ステップS6において、伝送制御部4は、アドレス2からアドレスNを記憶部2へ入力し、アドレス2からアドレスNのデータバス上にデータを出力させ、ステップS7において、パラレル伝送部3bによって、アドレス2からアドレスNのデータの読み込みを開始させる。ステップS8において、パラレル伝送部3bは、デバイスB用のデータをデバイスBにパラレル伝送して書き込む。ステップS9において、伝送制御部4は、デバイスBからデータ書き込み完了信号が入力されているか否かを判定する。入力がない場合は、ステップS7に戻り、ステップS7及びS8の動作をステップS9において、入力が有りと判定されるまで実行する。ステップS9において、入力有りと判定されると、コンフィグレーションが完了する。このような構成により、本実施形態に係るコンフィグレーション方法は、データを記憶する記憶部2とデバイスAとに、該デバイスAにシリアル伝送によりデータを伝送可能なシリアル伝送部3aを接続する工程と、記憶部2とデバイスBとに、該デバイスBにパラレル伝送によりデータを伝送可能なパラレル伝送部3bを接続する工程とを備え、予め定めたFPGAのコンフィグレーションの順番を示す情報に基づいて、デバイスAの順番のときに、該デバイスAに対応する記憶部2内のデータを、シリアル伝送部3aを介してデバイスAに伝送し、デバイスBの順番のときに、該デバイスBに対応する記憶部2内のデータを、パラレル伝送部3bを介してデバイスBに伝送するように制御する構成であるため、対応可能な伝送方式が異なるFPGAが混在する複数のFPGAに対するコンフィグレーションにおいて、コンフィグレーション時間の増加を抑制することができる。また、本実施形態のように、シリアル伝送部3aとパラレル伝送部3bと伝送制御部4を、一つのデバイスC内に形成することにより、低コストでコンフィグレーションすることができ、また、消費電力及び故障率の増大を抑制することができる。なお、本実施形態においては、一つのデバイスC内にシリアル伝送部3aとパラレル伝送部3bと伝送制御部4を一体形成したものを用いた場合で説明したが、これに限らず、シリアル伝送部3aとパラレル伝送部3bのみをデバイスC内に一体形成したものを用いる構成でもよい。さらに、シリアル伝送部3aとパラレル伝送部3bと伝送制御部4をそれぞれ別々に形成したものを用いる構成であってもよい。また、本実施形態においては、デバイスAとデバイスBがそれぞれ一つずつの場合で説明したが、これに限らず、デバイスBが複数でデバイスAが一つの場合や、デバイスB及びデバイスAがそれぞれ複数の場合や、デバイスBが一つでデバイスAが複数の場合であってもよい。これらの場合、伝送制御工程は、各デバイスに対応するアドレスを予め定めた順序で入力するように構成する。シリアル伝送部3aの接続工程は、デバイスAが複数の場合は、シリアル伝送部3aをその複数のデバイスAと記憶部2とに接続し、パラレル伝送部3bの接続工程は、デバイスBが複数の場合は、パラレル伝送部3bをその複数のデバイスBと記憶部2とに接続するように構成する。さらに、パラレル伝送部3bは、シリアル伝送とパラレル伝送の両方に対応可能なFPGA1デバイスBを接続した場合で説明したが、これに限らず、例えば、パラレル対応にのみ対応可能なFPGAを接続してもよい。パラレル伝送部3bに接続するFPGA1は、少なくともパラレル伝送に対応可能なものであればよい。また、本実施形態においては、各FPGA1は、起動時に、データ書き込み開始信号を発生するように構成されているものとして説明したが、データ書き込み開始信号を発生しないFPGA1であってもよい。この場合、CPU等を備え、起動時に、シリアル伝送部3a及びパラレル伝送部3bに対して、データの書き込み開始信号を出力するように構成する。"