本願明細書に記載の方法。発明の概要本発明の特定の局面に従うと、着信データ信号の等化は、そのデータ信号の中の2つの連続する異なる値を有するビットを検出することによって、制御され得る。このような2つのビットが、検出されるとき、これらのビット間の遷移transitionが、比較的遅いか、あるいは比較的早いかの決定がなされ得る。この遷移が、比較的遅い場合、この着信信号の等化は、増加され得る。この遷移が、比較的早い場合、この着信信号の等化は、減少され得る。本発明の別の局面に従うと、着信データ信号の等化は、その信号の中のデータ値が、安定であるときに、その信号をサンプリングすることによって、制御され得る。このサンプリングは、データサンプルと称され得るものを生成する。着信データ信号はまた、その信号が、互いに異なる連続するデータ値の間で、遷移するときにも、サンプリングされ得る。このサンプリングは、遷移サンプルと称され得るものを生成する。2つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルは、2つの異なる値を有するデータサンプルのうちの一方であり得る基準値と比較され得る。等化は、この比較の結果に基づいて、制御され得る。本発明のさらに別の局面に従うと、着信データ信号を等化するための回路網は、着信データ信号のサンプリングを、その信号の中のデータ値が、安定であるときに行うための第一のサンプリング回路網を含み得る。この結果得られるサンプルは、データサンプルと称され得る。この等化回路網は、着信データ信号のサンプリングを、その信号が、互いに異なる連続するデータ値の間で、遷移するときに行うための第二のサンプリング回路網をさらに含み得る。この結果得られるサンプルは、遷移サンプルと称され得る。この等化回路網はまた、2つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルを2つの連続する異なる値を有するデータサンプルのうちの一方であり得る基準値と比較するための回路網をさらに含み得る。この等化回路網はまた、比較回路網の出力に基づいて、着信データ信号の等化を制御するための等化制御回路網をさらに含み得る。本発明のさらなる特徴、その性質および様々な利点は、添付図面および以下の詳細な説明から、より明らかになる。本発明は、さらに、以下の手段を提供する。項目1着信データ信号の等化を制御する方法であって、該データ信号の中の2つの連続する異なる値を有するビットを検出することと、該2つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることとを包含する、方法。項目2上記遷移が、比較的早い場合、上記着信データ信号の上記等化を減少させることをさらに包含する、項目1に記載の方法。項目3上記実行が、実行されるのは、連続ビット値の所定のパターンが、上記遷移に先行するときのみである、項目1に記載の方法。項目4上記所定のパターンは、複数の同様な値を有するビットを含む、項目3に記載の方法。項目5上記検出および決定は、繰り返して実行され、上記増加が、実行されるのは、該検出および決定の複数回の実行において、上記遷移が比較的遅いことが、比較的早いことより多いときのみである、項目1に記載の方法。項目6上記検出および決定の上記複数回の実行において、上記遷移が比較的早いことが、比較的遅いことより多い場合、上記着信データ信号の上記等化を減少させる、項目5に記載の方法。項目7上記決定することは、上記遷移が、遷移サンプルを生成するように発生するときに、上記データ信号をサンプリングすることと、該遷移サンプルを基準値と比較することとを包含する、項目1に記載の方法。項目8上記2つの連続する異なる値を有するビットのうちの一方から、上記基準値を導出することをさらに包含する、項目7に記載の方法。項目9着信データ信号の等化を制御する方法であって、該着信データ信号のサンプリングを、その信号の中のデータ値が、安定であるときに行い、データサンプルを生成することと、該着信データ信号のサンプリングを、その信号が、互いに異なる連続するデータ値の間で、遷移するときに行い、遷移サンプルを生成することと、2つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルを、基準値と比較することと、該比較の結果に基づいて、該等化を制御することとを包含する、方法。項目10上記基準値は、上記2つの連続する異なる値を有するデータサンプルのうちの一方である、項目9に記載の方法。項目11上記制御することは、上記遷移サンプルが、上記2つの連続するデータサンプルの第一の値と同じである値を有することを、上記比較が示す場合、等化を増加させることを包含する、項目10に記載の方法。項目12上記制御することは、上記遷移サンプルが、上記2つの連続するデータサンプルの第二の上記値と同じである値を有することを、上記比較が示す場合、上記等化を減少させることを包含する、項目10に記載の方法。項目13連続するデータサンプルのパターンについて、上記着信データ信号を検査することであって、該連続するデータサンプルは、複数の同様な値を有するデータサンプルを含み、異なる値を有するデータサンプルが後に続く、ことと、該パターンの検出に応答してのみ、上記比較を実行することとをさらに包含する、項目9に記載の方法。項目14上記異なる値を有するデータサンプルと上記複数の同様な値を有するデータサンプルとの間の上記遷移サンプルを用いて、上記比較が実行される、項目13に記載の方法。項目15上記制御することは、上記比較の複数回の連続的な実行にわたる該比較の結果を統合することと、該統合の結果に基づいて、上記等化を制御することとを包含する、項目9に記載の方法。項目16着信データ信号を等化するための回路網であって、該着信データ信号のサンプリングを、その信号の中のデータ値が、安定であるときに行い、データサンプルを生成するための第一のサンプリング回路網と、該着信データ信号のサンプリングを、その信号が、互いに異なる連続するデータ値の間で、遷移するときに行い、遷移サンプルを生成するための第二のサンプリング回路網と、2つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルを基準値と比較するための比較回路網と、該比較回路網の出力に基づいて、該着信データ信号の等化を制御するための等化制御回路網とを備える、回路網。項目17上記基準値は、上記2つの連続する異なる値を有するデータサンプルのうちの一方である、項目16に記載の回路網。項目18上記遷移サンプルが、上記2つの連続するデータサンプルの上記第一の上記値と同じ値を有する場合、上記等化制御回路網は、上記等化を増加させる、項目17に記載の回路網。項目19上記遷移サンプルが、上記2つの連続するデータサンプルの上記第二の上記値と同じ値を有する場合、上記等化制御回路網は、上記等化を減少させる、項目17に記載の回路網。項目20上記等化制御回路網は、時間にわたって上記出力を統合する回路網であって、該統合の結果を用いて、上記等化を増加させるか、あるいは減少させるかを決定する、回路網を備える、項目16に記載の回路網。項目21パターン検出回路網であって、上記データサンプルの複数の連続するものの中に、所定のパターンの値の発生を検出し、かつそのパターンが検出されるとき、上記等化制御回路網をエネーブルにする、パターン検出回路網をさらに備える、項目16に記載の回路網。項目22上記所定のパターンは、複数の同様な値を有するデータサンプルを備え、異なる値を有するデータサンプルが後に続く、項目21に記載の回路網。摘要着信データ信号の等化は、この信号のサンプリングを、この信号の中のデータ値が、安定であるときデータサンプルと、この信号が、異なる連続するデータ値の間で、遷移するとき遷移サンプルとに行うことによって、制御され得る。2つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルは、これらの2つのデータサンプルの一方であり得る基準値と比較される。この比較の結果は、この着信データ信号の等化を増加させるか、あるいは減少させるかを決定する際に、その一部として使用され得る。詳細な説明適応等化ブロック10に対する公知のスキームが、図1に示される。このスキームは、低周波数および高周波数のブースト量を変更するための典型的には、電子的にインプリメントされる制御ノブ30および50を有するイコライザフィルタ20を含む。パラメータαは、低周波数ゲインの量を変化させ、パラメータβは、イコライザからの高周波数のブースト量を変化させる。HPは、ハイパスの略である。イコライザフィルタに加え、図1の残りの回路は、適応エンジン100を備え、適応エンジン100は、ノブαおよびβを介して、ブーストの量を制御する。図1の適応スキームは、アナログアプローチを使用して、ブースト量が正しいかどうかを決定する。ノードAは、イコライザ20の出力であり、ノードBは、基準エッジジェネレータ150の出力である。基準エッジジェネレータは、理想的なエッジを出力する。イコライザの出力は、これを真似るように、試みるべきする。ローパスフィルタおよびハイパスフィルタ110、120、160および170は、整流器112、122、162、および172とともに、ノードAおよびBで、信号のエネルギを抽出するために使用される。ノードA上のハイパスフィルタ120および整流器122の出力は、イコライザ20の後に、信号の高周波数エネルギを抽出する。ノードB上のハイパスフィルタ170および整流器172の出力は、基準ジェネレータ150の後に、信号の高周波数エネルギを抽出する。これらの2つのレベルは、次いで、比較器180に提供され、比較器180は、2つの出力の間で、高周波数エネルギを比較する。比較の結果は、コンデンサC2上で統合され、アナログレベルを生成し、このアナログレベルが、高周波数ブーストの量を制御する。これは、フィードバックシステムの一部であり、このシステムは、エネルギを等しくさせ、こうして、高周波数ブーストの適切な量となるようにする。これは、イコライザ20の出力のエッジレートが、基準ジェネレータ150の出力のエッジレートに等しいとき、生じる。低周波数ゲインの量は、ローパスフィルタおよび整流器110、112、160、および162を介して、比較器130およびコンデンサC1と協働して、同様な方法で、制御される。本開示は、デジタルアプローチを用いる適応エンジンを記載する。イコライザ20の出力のエネルギレベルと基準エッジ150の出力のエネルギレベルとを比較する代わりに、絶対タイミングジッタが、デジタル位相検出器によって、比較される。図2は、例示的なデジタル位相検出器200の詳細を示す。図3は、位相検出器200によって生成されたタイミングを示す。図2の小さなタイミング図は、使用される用語を示す。A、B、およびCは、3つの連続するビットA、B、およびCの相対的な位置をそれぞれ意味する。ATBは、ビットAとビットBとの間の位相検出器によってサンプリングされる遷移点である。BTCは、ビットBとビットCとの間でサンプリングされる遷移点である。これらの点は、ハーフレートの位相検出スキームによって、サンプリングされる。ハーフレートは、データの速度の半分でクロックがランするという事実を意味する。フルレートは、クロックサンプルデータの各立ち上がりを意味する。図2に示されるように、フリップフロップの第一の2つの列205a~dおよび210a~dは、データレートの半分でランしている位相0、90、180、および270を有する四相クロックによって、クロックされる。これらのフリップフロップは、データをサンプリングし、それぞれ出力DEVEN、DMQ、DODD、およびDMQBを生成する。タイミング図において、これらの点は、それぞれサンプル点A、ATB、B、およびBTCを表す。この議論の残部において、これらの表現は、それぞれお互いに入れ替わるように使用される。留意すべき重要なことは、DEVENは、ビット位置Aのサンプリングに対応することである。図3のタイミング図は、これが、どのように達成されるかを示す。A、B、およびCのような点で、着信データ信号をサンプリングすることは、その信号のサンプリングを、信号の中のデータ値がバイナリ1またはバイナリ0で安定であるときに行うのに対応することに、留意すべきである。このようなサンプルは、データサンプルと称され得る。ATBおよびBTCのような点で、着信データ信号をサンプリングすることは、その信号のサンプリングを、信号が2つの連続する異なる値を有するデータビットまたはデータサンプルの間で、遷移中であるときに、行うことに対応する。ATBおよびBTCのような点で採られたサンプルは、遷移サンプルと称され得る。出力D0、DM01、およびDlを生成するフリップフロップ220a~cは、CK90によって、クロックされる。これらのフリップフロップの目的は、A、ATB、およびBと同期することあるいは、これらのビットのスナップショットを採ることと、この値が検査され得るように、この値を保持することである。D1D、DM12、およびD2を生成するフリップフロップ220d~fは、B、BTC、およびCと同期し、この値を保持して、この値が検査され得るようにする。図4は、等化の量が正しいかどうかを決定するために、この位相検出器の出力が、どのように検査され得るかを示す。また、図4において、バイナリ0および1は、相互に入れ替えられ得、簡略化の目的のために、ただ一つの場合を議論する。例えば、全ての0は、1と置換され得、全ての1は、0と置換され得る。このスキームが、適切に機能するために、この位相検出器は、レシーバクロックデータリカバリCDRブロックにおいて、使用される位相検出器によって、共有されることが好ましい。これは、データアイを適切に中心に入れるためにすなわち、A、B、およびCのようなサンプリング点が、着信データ信号におけるATBおよびBTCのような遷移位置の間で最もほぼ中心である場所を見出すために、CDRによって使用されるのと同じ位相検出器である。したがって、本開示において、クロックCK0は、データAの最適点でサンプリングし、CK90は、ビットAとBとの間の遷移点でサンプリングするなどと、仮定し得る。図4の3つのタイミング図は、等化の量が、理想的である場合上の波形、小さすぎる場合下の波形、あるいは大きすぎる真ん中の波形場合に、フリップフロップによって、サンプリングされるものを示す。図4の真ん中の波形において、AからBへの遷移が、例えば、上の波形における対応する適切なタイミングでの遷移に比べて、あるいは下の波形における対応する比較的遅い遷移に比べて比較的早いことに留意すべきである。一方、図4の下の波形において、AからBへの遷移が、例えば、上の波形における対応する適切なタイミングでの遷移に比べて、あるいは真ん中の波形における対応する比較的早い遷移に比べて比較的遅い。図5は、サンプリングされた値に基づいて、どのように等化を決定するかの説明的な例を示す。スキームは、検出されたビットの異なるシーケンスに基づいて、与えられる。このスキームにおいて、図4のバイナリデジットによって示される001または図4のバイナリデジットによって示されるものから反転されたビットである110の着信データパターンが、検出され、検出されたシーケンスに基づく出力が、等化レベルを決定するために使用される。図5に示されるように、過大に等化された信号は、第二のデータサンプルビットBあるいは、第一のデータサンプルビットの補数または逆数と同じ値を有する遷移サンプルTとして見られる。それに対して、過小に等化された信号は、第一のデータサンプルビットAあるいは、第二のデータサンプルビットの補数または逆数と同じ値を有する遷移サンプルTとして見られる。これは、単に一つの例示的な着信データシーケンスであり、任意の個数の他のシーケンスが、検出され得、等化の量が、小さすぎるか、あるいは大きすぎるかを決定するために、使用され得る。ポイントは、パターン検出器が、好ましくは使用されることと、等化が調整される必要がある場合、適切なサンプル点が、観察されることである。001または110は、本例において、検出されるべきパターンとして選択された。なぜなら、001または110は、信号が、最初の2つの同一のビットに応答してその最終値近くに落ち着くsettleことを可能にし、次いで、第三の異なる値を有するビットに遷移するためにより高い周波数成分が、導入されるパターンであるからである。理想的なパターンは、遷移が後に続く比較的長いCID連続同一デジットを有するパターンであり得る。したがって、....0000001....または....1111110....のようなパターンは、有力な候補である。しかしながら、そのトレードオフは、このような長いCIDは、たとえ発生したとしても、比較的少ない頻度で発生し得る。このことは、許容されないほど長い収斂時間へと導き得る。さらに、ほとんどのパターンが、DC均衡され、8b10bが一例である非常に長いCIDを禁止する最低限要求される遷移密度を有する。別のトレードオフとしては、ラッチの非常に長いストリングは、パターンが検出されるように、データを覚えておくことを要求されることである。前述したように、位相検出回路網は、好ましくは、CDRクロックデータリカバリブロックの位相検出器と同じタイミングを有する。CDRの目的は、高速シリアルデータストリーム内に内蔵されたクロックを抽出することであることを喚起されたい。CDRは、クロックを抽出し、最適には、CK0およびCK180に対するデータの中間当たりが、位相の中心となるように、位相をラインアップする。このことは、図2のA、B、およびCのようなデータサンプルを、その図のATBおよびBTCにおける遷移の間の中間に置く。もう一つのポイントは、CDRが、典型的に、特定の帯域幅を有する閉じたループシステムであることである。したがって、適応の間に、2つのループは、相互作用し得る。このタイミングは、重要であり得、このことは、適応回路網が、CDRと位相検出器を共有すべきであるか、あるいは正確なレプリカまたは近似のレプリカを有するべきであることを意味する。同じ回路網を使用することは、より実用的であり得る。適応ループの帯域幅を適切に設計して、CDRループの収斂に著しい影響を及ぼさないようにすることは、望ましい。適応ループは、自身の帯域幅が、CDRの帯域幅より、遅くなるように設計されることが好ましい。このことによって、CDRが、データをサンプリングし、データアイの中心で、概ねサンプリングする位相を出力することが可能になる。次いで、等化は、より低い速度で更新され、バックプレーン減衰のような問題のために、ジッタをゆっくりと減らす。図6は、デジタル適応スキーム300に対するブロック図を示す。この図は、ブースト量を制御する好ましくは電子的にインプリメントされるノブ322を有するイコライザフィルタ320を含む。イコライザの出力は、CDR内で使用される位相検出器330をフィードし、エッジを、アイの中心にあるサンプルデータに、適切にアラインさせる。BPBDは、バンバン位相検出器の略であり、これは、線形位相検出器ではなく、デジタル位相検出器である。これは、バイナリであるために、バンバンと称される。これは、位相関係に基づいて、バイナリ充電電流またはバイナリ放電電流を出力する。これは、また三状態tristateであり得るが、パルスの幅は、位相差に比例するパルス幅を出力する線形位相検出器に対して固定周期である。位相検出器330は、データの速度の半分でランするクロックの4つの位相によって、フィードされる。適応エンジン340をフィードする位相検出器330の出力は、D0、DM01、D1、D1D、DM12、およびD2である。図7は、デジタル適応ブロック340の図を示す。位相検出器330からの入力は、パターン検出器410および決定ロジック420によって使用される。パターン検出器410は、入力をラッチし、次いで、そのパターンが、所定の値と合致するかどうかをチェックするパターンのプログラマブル性は、どのパターンが使用されるかを、ユーザが選択することを可能にすることが望ましい。要求されるパターンは、遷移が後に続く一連のCIDであることが好ましい。本明細書における以前の議論で使用されたパターンの例は、001および110である。当然、最低でも、パターンは、2つの連続する異なる値を有するデータビットを含まなくてはならない。なぜなら、等化の決定は、少なくとも2つのこのような連続するビットの間での遷移のタイミングに基づくからである。同時に、決定ロジックブロック420もまた、ラッチされたデータを検査し、図5に与えられた真理値表に基づいて、UP信号またはDN信号を出力するか、あるいは他の制御ロジックがどのようなものであっても、使用され得る。UPは、より多くのブーストが要求されることを意味するのに対し、DNは、ブーストを減らすことを要求する。決定更新フィルタブロック430は、UP信号およびDN信号、ならびに検出信号を受け入れる。これに基づいて例えば、所定のデータサンプルパターンが検出されたことを、検出信号が示すとき、ブロック430が、UP信号またはDN信号を使用するために、唯一エネーブルにされる、ブロック430は、デジタルコードを出力し、このデジタルコードは、D2Aデジタルアナログ変換ブロック440をフィードする。D2Aブロック440は、アナログ出力を生成し、このアナログ出力は、EQ図6の320からのブースト量を制御する。決定更新フィルタブロック430はまた、好ましくは、UN/DN/検出結果のフィルタリングを幾分か実行し例えば、時間にわたる統合、更新速度を制御することが可能である。これもまた、例えば、どの程度速い、あるいは遅い等化調整がなされるかを、ユーザが選択し得るように、プログラマブルであることが好ましい。上述したように、適応ループは、CDRループよりも遅くランすることが好ましいので、更新速度は、可変であることが好ましい。一つのインプリメンテーションは、DETECTが、アサートされ、x回のDETECTパルスの後に、Lvl[n:0]をインクリメントまたはデクリメントするときに、決定更新フィルタ430に、UPパルスまたはDNパルスの正味の数をカウントさせることである。別の考えられるそして望ましい特徴は、等化に対して、事前設定可能であることである。多くのインプリメンテーションにおいて、ブーストは、最低値で、開始する。図1の従来技術において、等化の量は、コンデンサC1およびC2上に格納される。コンデンサの初期状態は、通常、0、または放電状態である。非常に減衰されやすいバックプレーン、または同様の状況において、シングルビットは、遷移を有し得ないことも可能であり得るので、事前に設定可能な値が、望ましい。したがって、非常に減衰したビットが、遷移として検出されるのに十分ブーストされることを可能にするためには、ブーストの特定の量が事前設定されることを要求される。リセット/プレセットピンは、そのピンがリリースされるまで、適応が開始しないように、D2A440の出力レベルを事前設定することも、パターン検出器410の出力をリセットすることも可能にする。本発明のデジタルアプローチを用いるメリットおよび利点は、数多くある。1.デジタルアプローチによって、一つの技術から次の技術へと、容易に移行することが可能になる。アナログ回路は、シュリンクすることを好まないので、多くの回路は、再設計される必要があり得る。それに対して、デジタル回路は、プロセスがシュリンクするにつれて、より高速でランする。このことは、デジタルアプローチにとって、メリットとなる。2.デジタルアプローチによって、適応回路網を位相検出器と同じように高速でランさせることが可能になり、これは、全体的な性能における限界ではない。3.デジタルアプローチによって、ループの実際の更新を低速でランすることが可能になる。このことは、フィードバックループにおける大きな負担をかなり取り除き得る。これは、決定更新フィルタブロック430を介して、行われる。4.デジタルアプローチは、遷移密度に対しても、ラン長さに対しても、何も要求を有しない。アナログアプローチは、十分にランダムな頻度のコンテンツを有しないデータパターンを許容し得ない。さらに、非常に長いCIDパターンは、アナログアプローチにとって、問題の原因となる。5.デジタルアプローチは、パターンがDC均衡されることを要求しない。アナログアプローチは、フィルタおよびDCブロッキングコンデンサを用い、このフィルタおよびDCブロッキングコンデンサは、パターンがDC均衡されていない場合、理想的な動作からドリフトし得る。以上の記述は、本発明の原理を単に説明するに過ぎないことと、本発明の範囲および精神から逸脱することなく、当業者によって、様々な改変がなされ得ることは、理解されるべきである。例えば、データ信号の中の遷移が比較的早いか、あるいは比較的遅いかの決定を実行するための前提条件として検出される連続するビットのパターンは、任意の所望の長さであり得る。同様に、決定ロジック420の任意の個数のUP/DN出力信号は、それらの信号に等化の量を制御する変更がなされる前に、決定更新フィルタ430によって、統合され得る。