目標値とフィードバック信号とに基づいて差分信号を生成する第1の加算器と、第1の伝達関数Wczの特性を有し、前記差分信号に基づいて制御信号を生成する補償器と、第2の伝達関数Wpzの特性を有し、前記制御信号に応じて生成される出力信号を出力する制御対象と、第3の伝達関数{1WczWpz}/{WczWpz}の特性を有し、制御量yに対応する前記出力信号に基づいて外乱キャンセル信号を生成する外乱キャンセル器と、前記第1の加算器の出力と前記外乱キャンセル信号とに基づいて差分外乱信号を生成する第2の加算器と、第4の伝達関数Kzの特性を有し、前記差分外乱信号に基づいて前記フィードバック信号を生成するフィルタ回路とを具備し、前記補償器は、前記差分信号と前記出力信号とを入力として受け取り、前記差分信号と前記出力信号との各々に基づいて、前記制御量yを前記目標値に一致させる補償動作を行う電源制御装置。請求項1に記載の電源制御装置において、前記第1の伝達関数は、下記式であらわされる特性を有し、積算係数Kpの項で比例補償を実行し、積算係数Kiを有する項で積分補償を実行し、前記第2の伝達関数Wpzは、Kdをゲイン、e1とe2を零点、d1、d2およびd3を極とするとき、下記式であらわされる特性を有する電源制御装置。請求項2に記載の電源制御装置において、前記補償器と前記制御対象とは、合成伝達関数Wcpzで表され、前記合成伝達関数Wcpzは、下記式であらわされる特性を有し、前記外乱キャンセル器は、前記制御量yに対して前記合成伝達関数Wcpzの逆伝達特性を有する電源制御装置。請求項3に記載の電源制御装置において、前記外乱キャンセル器は、前記合成伝達関数が有する極のうち、過渡特性の大勢を決定する極を有し、ゲインが1であることを特徴とする電源制御装置。請求項4に記載の電源制御装置において、前記フィルタ回路は、下記の積算係数Kzを有する項を含む式であらわされる特性を有し、前記フィルタ回路と前記補償器と前記外乱キャンセル器とに対応する前記第1の伝達関数と前記第3の伝達関数と前記第4の伝達関数を等価変換した回路は、前記制御対象の比例補償を前記積算係数Kpで行う比例補償ゲインブロックと、前記制御対象の積分補償を前記積算係数Kiで行う積分補償ゲインブロックと、外乱の伝達をキャンセルするフィードバックゲインブロックと、前記積算係数Kzを有する項を含む式あらわされる特性を有するフィルタ回路ゲインブロックとを有し、前記合成伝達関数が有する極のうち、過渡特性の大勢を決定する極を極P1とするとき、前記フィードバックゲインブロックは、であらわされる特性を有する電源制御装置。スイッチング電源装置の性能向上要求を満たすためには、システムの動作状態に合わせた電源供給を実現することが必要であり、サーバ等の大型装置向けに使用されているディジタル制御方式のスイッチング電源装置を小型化して民生機器に搭載する必要性が高まってきた。上述の特許文献1に記載の技術は、広範な負荷変動に対しても、また直流電源の電圧変動に対しても、1個の制御器で対応できるいわゆるロバストなPWM電力増幅器を目的とした技術であり、制御対象を離散時間系で表現し、DSPを用いて状態フィードバック系を構成し、フィードバック系を近似して得られるロバスト補償器を制御対象に結合するものであり、出力ノイズに強いディジタル制御器を実現させている。しかしながら、上述の特許文献1に記載の技術は、回路面積が大きくなるという問題がある。その理由は、ディジタル制御器で構成する制御系が、定数との積を出力する第1~第6のフィードバック要素と、第1~第3の積算要素と、第1~第3のフィードフォワード要素とを有することにより、制御系をハードウェアで実現する場合には12個の積算器が必要のため、回路の小型化ができないためである。以下に、[発明を実施するための形態]で使用される番号を用いて、[課題を解決するための手段]を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。上記の課題を解決するために、目標値とフィードバック信号とに基づいて差分信号を生成する第1の加算器と、第1の伝達関数Wczの特性を有し、差分信号に基づいて制御信号を生成する補償器101と、第2の伝達関数Wpzの特性を有し、制御信号に応じて生成される出力信号を出力する制御対象102と、第3の伝達関数{1WczWpz}/{WczWpz}の特性を有し、制御量yに対応する出力信号に基づいて外乱キャンセル信号を生成する外乱キャンセル器103と、第1の加算器の出力と外乱キャンセル信号とに基づいて差分外乱信号を生成する第2の加算器と、第4の伝達関数Kzの特性を有し、差分外乱信号に基づいてフィードバック信号を生成するフィルタ回路104とを具備する電源制御装置1を構成する。ここにおいて、補償器は、差分信号と出力信号とを入力として受け取り、差分信号と出力信号との各々に基づいて、制御量yを目標値に一致させる補償動作を行う。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ディジタル制御方式のスイッチング電源制御装置において、伝達関数Wczの特性を有する補償器と、伝達関数Wpzの特性を有する制御対象と、伝達関数{1WczWpz}/{WczWpz}の特性を有する外乱キャンセル器を有することでコンデンサの容量や入力電圧の条件の影響が小さい電源制御装置を構成することができる。その補償器と制御対象と外乱キャンセル器の伝達関数を近似および等価変換して得られる回路が、制御対象の比例補償を行う比例補償ゲインKpと、制御対象の積分補償を行う積分補償ゲインKiと、外乱の伝達をキャンセルするフィードバックゲインKfと、フィルタ回路ゲインKzの4つの積算器で構成できる。そのため、従来技術に比べて積算器の数を大幅に減らすことができ、電源制御装置の回路規模を小さくすることができる効果がある。以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図3は、本実施形態の電源制御装置1の構成を例示する回路図である。本実施形態の電源制御装置1は、降圧DCDCコンバータ2と、A/D変換器ADCと、コントローラCNTとを備えている。降圧DCDCコンバータ2には、入力電圧Viを供給する電源と、ハイサイドスイッチング素子SW1と、ロウサイドスイッチング素子SW2と、インダクタLと、抵抗Rと、コンデンサCと、負荷抵抗Rと、パルス発生器PWMと、ドライバDRVとが備えられている。降圧DCDCコンバータ2の電源は、ハイサイドスイッチング素子SW1に接続されている。また、その電源の接地電圧側には、ロウサイドスイッチング素子SW2が接続されている。ハイサイドスイッチング素子SW1とロウサイドスイッチング素子SW2は接続ノードを介して接続されている。その接続ノードには、インダクタLと、そのインダクタLの直流抵抗成分の抵抗Rと、コンデンサCとで構成されたLC平滑化フィルタが接続されている。抵抗RとコンデンサCとを接続するノードには、負荷抵抗Rが接続され、その負荷抵抗Rの両端の電圧が出力電圧Voとなる。A/D変換器ADCは、出力電圧Voを入力として受ける。A/D変換器ADCは、出力電圧VoをAD変換して、コントローラCNTにディジタルコードを出力する。コントローラCNTは、A/D変換器ADCが出力するディジタルコードを入力として受ける。コントローラCNTは、受け取ったディジタルコードに応答して生成した制御出力をパルス発生器PWMに供給する。ドライバDRVは、パルス発生器PWMからの出力を受け取り、ハイサイドスイッチング素子SW1とロウサイドスイッチング素子SW2の開閉を制御するためのパルス信号を出力する。図4は、本実施形態の電源制御装置1を、伝達関数を用いて表した場合のブロック図である。本実施形態の電源制御装置1は、補償器101と、制御対象102と、外乱キャンセル器103と、第2加算器106と、フィルタ回路104と、第1加算器105とを備えている。補償器101は、差分信号107と制御量yとを入力として受け、制御信号111を出力する。補償器101は、下記1式で表される伝達関数Wczの特性を有している。その補償器101は、制御対象102に対し、積算係数Kpの項で比例補償をし、積算係数Kiを有する項で積分補償を行うことで制御量yを目標値rに一致させるように補償動作を行う。制御対象102は、制御信号111を入力として受け、制御量yを出力する。その制御対象102は、下記2式で表される伝達関数Wpzの特性を有している。ここで、2式において、Kdはゲイン、e1とe2は零点、d1、d2およびd3は極を表すものとする。ここで、差分信号107を入力し補償器101と制御対象102を伝達して制御量yを出力する合成伝達関数Wcpzは、下記3式で表される。外乱キャンセル器103は、制御量yに対して3式の逆伝達特性を有する。その伝達関数Wcpz-1は、下記4式で表される。そして、外乱キャンセル器103は、制御量yを入力として受け、外乱キャンセル信号108を出力する。第2加算器106は、差分信号107と外乱キャンセル信号108とを入力として受け、差分外乱信号109を出力する。外乱キャンセル器103が、第2加算器106が外乱キャンセル信号108と差分信号107の差分を算出することで、合成伝達関数Wcpzでは伝達しないが制御量yに加えられたノイズを抽出した信号である差分外乱信号109を算出する。フィルタ回路104は、下記5式で表される伝達関数Kzの特性を有し、差分外乱信号109を入力として受け、フィードバック信号110を出力する。フィルタ回路104は、伝達関数Kzは、差分外乱信号109の入力に対してロウパス特性を有している。したがって、フィルタ回路104によって差分外乱信号109の低周波数成分が除去される。なお、積算係数Kzはロウパス特性の周波数特性を決定する。第1加算器105は、目標値rとフィードバック信号110とを入力として受け、差分信号107を出力する。第1加算器105は、フィードバック信号110と目標値rとの差分を算出し、差分信号107を出力することで、制御量yと目標値rとを一致させるように補償動作を行う。図5は、本実施形態の補償器101の構成を例示するブロック図である。補償器101は、比例補償ゲインブロック204と、積分補償ゲインブロック205と、第3加算器201と、第4加算器202と、第5加算器203と、遅延器206とを備えている。比例補償ゲインブロック204は、第3加算器201の出力を入力として受け取り、積算係数Kpとの積を第5加算器203に出力する。積分補償ゲインブロック205は、第3加算器201の出力を入力として受け取り、積算係数Kiとの積を第4加算器202に出力する。第3加算器201は、差分信号107と制御量yとを加算し、比例補償ゲインブロック204と積分補償ゲインブロック205に、その加算結果を出力する。第4加算器202は、積分補償ゲインブロック205の出力と遅延器206の出力とを加算し、遅延器206に、その加算結果を出力する。第5加算器203は、比例補償ゲインブロック204の出力と遅延器206の出力とを加算し、その加算結果を制御信号111として出力する。遅延器206は、第4加算器202の出力を入力として受け取り、単位時間だけ遅らせて第5加算器203に出力する。図6は、図4の電源制御装置1を等価変換した回路を例示するブロック図である。図6には、本実施形態の理解を容易にするために、図4および図5と同一の構成部分に、同一の参照符号を付与している。図6に示す電源制御装置1は、図5の補償器101と同様の補償器101と、制御対象102と、外乱キャンセル器103と、フィルタ回路104とを備えている。上述のように、外乱キャンセル器103は、3式で表される合成伝達関数Wcpzの逆伝達特性を有している。ここにおいて、上述の3式で表される合成伝達関数Wcpzは、その合成伝達関数Wcpzが有する極のうち、過渡応答の大勢を決定する極P1、すなわち0<|P1|<1で、最大の絶対値となる極を1つ有し、ゲインが1である下記6式に表す伝達関数に近似する。したがって、外乱キャンセル器103は、で表される特性を有する。また、フィルタ回路104は、フィルタ回路ゲインブロック303と、遅延器305と、加算器307とを備えている。フィルタ回路ゲインブロック303は、遅延器305からの出力を入力として受け取り、積算係数Kzとの積を第1加算器105に出力する。また、加算器307には、遅延器305の出力がフィードバックされる。図7は、図6の電源制御装置1を等価変換した回路を例示するブロック図である。図7に例示されているように、外乱キャンセル器103は、要素103A、要素103B、および要素103Cの特性を有する伝達関数に分割される。また、等価変換された電源制御装置1には、第2加算器106と加算器307とを合わせて、第7加算器306が構成されている。図8は、図7の電源制御装置1を、さらに等価変換した回路を例示するブロック図である。その電源制御装置1は、制御対象102と、コントローラ機能ブロック301とで構成されている。コントローラ機能ブロック301には、制御量yと、要素103Aの特性を有するフィードバックを合わせることによってフィードバックゲインブロック302が構成されている。また、要素103Bと要素103Cとを合算することで、ゲインが1となり、乗算係数の無いフィードバックが形成されている。さらに、第1加算器105と第3加算器201が合わさることで、第6加算器304が構成されている。また、コントローラ機能ブロック301は、第4加算器202と、第5加算器203と、比例補償ゲインブロック204と、積分補償ゲインブロック205と、遅延器206と、コントローラ機能ブロック301は、フィルタ回路ゲインブロック303と、第6加算器304と、遅延器305と、第7加算器306を備えている。フィルタ回路ゲインブロック303は、遅延器305からの出力を入力として受けとる。そして、受け取った出力と積算係数Kzとの積を演算して第6加算器304に出力する。第6加算器304は、目標値rとフィードバックゲインブロック302の出力とフィルタ回路ゲインブロック303の出力を加算し、比例補償ゲインブロック204および積分補償ゲインブロック205に加算結果を出力する。遅延器305は、第7加算器306からの出力を入力として受け取る。そして受け取った出力を単位時間だけ遅らせてフィルタ回路ゲインブロック303に出力する。第7加算器306は、目標値rと制御量yと遅延器305の出力を加算し、遅延器305に加算結果を出力する。上述したように、外乱キャンセル器103の伝達関数を6式の逆伝達関数としたとき、図4の電源制御装置1を等価変換することにより、図8のブロック図に示されるようなコントローラ機能ブロック301が構成される。図8のコントローラ機能ブロック301において、フィードバックゲインブロック302のフィードバックゲインKfは、下記8式で表される。このコントローラ機能ブロック301は、図4の電源制御装置1のコントローラCNTに相当する。図8に示されているように、本実施形態の電源制御装置1は、4つの積算器比例補償ゲインブロック204、積分補償ゲインブロック205、フィードバックゲインブロック302、フィルタ回路ゲインブロック303と、4つの加算器第4加算器202、第5加算器203、第6加算器304、第7加算器306と、2つの遅延器遅延器206、遅延器305とでコントローラCNTを構成することができる。また、本実施形態の電源制御装置1は、電源制御装置の回路規模を小さくしつつ、十分安定した応答特性を実現することができる。以下に、本実施形態の電源制御装置1の動作について、具体的な回路を参照しながら説明する。上述の図3を参照すると、入力電圧Viは、ハイサイドスイッチング素子SW1とロウサイドスイッチング素子SW2のオン/オフ制御によってLC平滑フィルタのL成分、C成分を介して直流電圧である出力電圧Voに変換される。その出力電圧Voは、A/D変換器ADCを介してディジタル出力電圧信号に変換される。コントローラCNTは、出力電圧Voが発振せずに安定した出力をするように制御演算をする。コントローラCNTの出力は、パルス発生器PWMでパルス信号に変換した後、ドライバDRVを介してハイサイドスイッチング素子SW1とロウサイドスイッチング素子SW2とを駆動するオン/オフ時間比に変換される。電源制御装置1のコントローラCNTは、図8のコントローラ機能ブロック301に相当している。また、降圧DCDCコンバータ2は、制御対象102に相当している。降圧DCDCコンバータ2を状態方程式は、下記9式で表される。その9式をスイッチング周期Tで離散化した離散状態方程式は、10式で表される。その10式の伝達関数は、下記11式で表され、制御対象102の伝達関数Wpzが求められる。その11式において、Iは単位行列を、adjは余因子行列を、detは行列式を表す。以下に、本実施形態の電源制御装置1の作用効果について説明する。上述の図3の降圧DCDCコンバータ2を構成している各要素が、以下の条件であるとする。Vi=3.3VC=10uFL=2.2uFr=0.72ΩR=5Ωこのとき、その条件を11式に代入すると、制御対象102に相当する降圧DCDCコンバータ2の伝達関数は、12式になる。一方、補償器101の条件を、Kp=1.9Ki=0.05としたとき、補償器101の伝達関数は13式である。したがって、制御対象と補償器の合成伝達関数は、14式である。14式の合成伝達関数の極のうち、絶対値が最大の極をP1=0.98433と定め8式に代入する。その結果、コントローラ機能ブロック301におけるフィードバックゲインKfは、下記15式で示される値になる。0<Kzで推移させて出力電圧Voの応答を確認し、出力電圧Voが発振せずに安定するKz=0.22を設定することで安定した応答特性を有する電源制御装置を実現することができる。図9A、図9Bは、本実施形態の電源制御装置1の負荷急変時の動的な負荷応答を示すグラフである。図9Aは時間経過に対する出力電圧の変化を示す波形図である。図9Bは、時間経過に対する負荷電流の変化を示す波形図である。図9A、図9Bに示されているように、負荷電流コイル電流iは、200mAから400mAに急に変化している。このとき、出力電圧Voの変動は、25mV以下に抑えられており、十分安定した応答特性を実現することができる。図10A、図10Bは、本実施形態の電源制御装置1のコンデンサ容量が変化した場合の負荷急変時の動的な負荷応答を示すグラフである。図10Aは、コンデンサCoの容量を7μFにした場合と、13μFにした場合の時間経過に対する出力電圧の変化を示す波形図である。図10Bは、負荷電流コイル電流iを200mAから400mAに急に変化させた場合の時間経過に対する負荷電流の変化を示す波形図である。コンデンサCoの容量を7μFにした場合と、13μFにした場合に、負荷電流コイル電流iを200mAから400mAに急に変化させた場合の応答を比較してみると、出力電圧Voの変動に大きな差が発生せずに十分安定した応答特性を実現することができる。図11は、本実施形態の電源制御装置1の入力電圧が変化した場合の起動時における出力電圧の応答特性を示すグラフである。図11には、入力電圧Viを3.0Vにした場合と、3.6Vにした場合の起動時の応答特性を示す波形が例示されている。図11に示されているように、入力電圧Viを3.0Vにした場合と、3.6Vにした場合であっても、本実施形態の電源制御装置1は、比較してみると、起動時間や過渡応答に大きな差が発生せずに十分安定した応答特性を実現することができる。図10A、図10Bおよび図11に示されているように、本実施形態の電源制御装置1は、コンデンサCoの容量や入力電圧Viの条件に依存しない、いわゆるロバスト性を有する電源制御装置として構成されている。また、その電源制御装置1は、比例補償ゲインブロック204と、積分補償ゲインブロック205と、フィードバックゲインブロック302と、フィルタ回路ゲインブロック303の4つの積算器と第4加算器202と、第5加算器203と、第6加算器304と、第7加算器306の4つの加算器と遅延器206と遅延器305の2つの遅延器で電源制御装置1のコントローラCNTを構成することができる。そのため、従来の技術に比べて積算器が8個減らすことができる。これにより、回路規模が小さく、かつ十分に安定した応答特性を有する電源制御装置を構成することができる。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。