"以下の工程を含む半導体集積回路装置の製造方法:a第1及び第2の主面を有する半導体ウエハであって、その第1の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程;b前記半導体ウエハの前記第1の主面上に、下層のhigh-kゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程;c前記ゲート積層膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第1のレジスト膜を形成する工程;d前記第1のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程;eパターニングされた前記第1のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程;f前記工程eの後、前記第1のレジスト膜を除去する工程;g前記工程fの後、前記半導体ウエハの前記第1の主面上に、前記メモリ領域における前記ゲート電極に対応するラインスペースパターンを規定するための第2のレジスト膜を形成する工程;h前記第2のレジスト膜に対して、パターニングを実行する工程;iパターニングされた前記第2のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程;j前記工程iの後、前記第2のレジスト膜を除去する工程。前記1項の半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜と、前記ゲート積層膜の間には、ハードマスク膜がない。前記1項の半導体集積回路装置の製造方法において、前記工程gの前記第2のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するラインスペースパターンを規定するためのものでもある。前記2項の半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。前記2項の半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜は、それぞれ多層レジスト膜である。前記5項の半導体集積回路装置の製造方法において、前記工程eは、以下の下位工程を含む:e1前記レジスト膜開口を縮小させる処理を実行する工程;e2前記工程e1の後、前記レジスト膜開口下の前記ゲート積層膜に対する異方性ドライエッチングを実行する工程。前記6項の半導体集積回路装置の製造方法において、前記工程iは、以下の下位工程を含む:i1パターニングされた前記第2のレジスト膜の幅を縮小させる処理を実行する工程;i2前記工程i1の後、前記ゲート積層膜の内、前記第2のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。前記1項の半導体集積回路装置の製造方法において、前記工程dおよびhにおけるパターニングは、193nmの露光光を用いたArFリソグラフィにより実行される。前記5項の半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。前記5項の半導体集積回路装置の製造方法において、前記第2のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層塗布系レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。以下の工程を含む半導体集積回路装置の製造方法:a第1及び第2の主面を有する半導体ウエハであって、その第1の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程;b前記半導体ウエハの前記第1の主面上に、下層のhigh-kゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程;c前記ゲート積層膜上に、ゲート加工用ハードマスク膜を形成する工程;d前記ゲート加工用ハードマスク膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第1のレジスト膜を形成する工程;e前記第1のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程;fパターニングされた前記第1のレジスト膜がある状態で、前記ゲート加工用ハードマスク膜に対するエッチングを実行する工程;g前記工程fの後、前記第1のレジスト膜を除去する工程;h前記工程cの後、前記ゲート加工用ハードマスク膜上に、前記メモリ領域における前記ゲート電極に対応するラインスペースパターンを規定するための第2のレジスト膜を形成する工程;i前記第2のレジスト膜に対して、パターニングを実行する工程;jパターニングされた前記第2のレジスト膜がある状態で、前記ゲート加工用ハードマスク膜に対するエッチングを実行する工程;k前記工程jの後、前記第2のレジスト膜を除去する工程;l前記工程gおよびkの後、パターニングされた前記ゲート加工用ハードマスク膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程;m前記工程mの後、前記ゲート加工用ハードマスク膜を除去する工程。前記11項の半導体集積回路装置の製造方法において、前記工程hは、前記工程dよりも、先に実行される。前記11項の半導体集積回路装置の製造方法において、前記工程hの前記第2のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するラインスペースパターンを規定するためのものでもある。前記12項の半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。前記12項の半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜は、それぞれ多層レジスト膜である。前記15項の半導体集積回路装置の製造方法において、前記工程eは、以下の下位工程を含む:e1前記レジスト膜開口を縮小させる処理を実行する工程;e2前記工程e1の後、前記レジスト膜開口下の前記ゲート加工用ハードマスク膜に対する異方性ドライエッチングを実行する工程。前記16項の半導体集積回路装置の製造方法において、前記工程iは、以下の下位工程を含む:i1パターニングされた前記第2のレジスト膜の幅を縮小させる処理を実行する工程;i2前記工程i1の後、前記ゲート加工用ハードマスク膜の内、前記第2のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。前記11項の半導体集積回路装置の製造方法において、前記工程eおよびiにおけるパターニングは、193nmの露光光を用いたArFリソグラフィにより実行される。前記15項の半導体集積回路装置の製造方法において、前記第1のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。前記15項の半導体集積回路装置の製造方法において、前記第2のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層塗布系レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。パターンの微細化、特に、SRAMのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、28nmテクノロジノードにおいては、ArF波長193nmによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ラインスペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にHigh-k絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、メモリ領域におけるhigh-kゲート絶縁膜およびメタル電極膜を有するゲート積層膜ダミーゲート積層膜を含むのパターニングにおいて、最初に、第1のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第1のレジスト膜を除去した後、第2のレジスト膜を用いて、ラインスペースパターンのエッチングを実行するものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、メモリ領域におけるhigh-kゲート絶縁膜およびメタル電極膜を有するゲート積層膜ダミーゲート積層膜を含むのパターニングにおいて、最初に、第1のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第1のレジスト膜を除去した後、第2のレジスト膜を用いて、ラインスペースパターンのエッチングを実行するので、前記第2のレジスト膜を形成したときのレジスト上面の平坦性を向上させることができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態主にパート1に関するについて概要を説明する。1.以下の工程を含む半導体集積回路装置の製造方法:a第1及び第2の主面を有する半導体ウエハであって、その第1の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程;b前記半導体ウエハの前記第1の主面上に、下層のhigh-kゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程;c前記ゲート積層膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第1のレジスト膜を形成する工程;d前記第1のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程;eパターニングされた前記第1のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程;f前記工程eの後、前記第1のレジスト膜を除去する工程;g前記工程fの後、前記半導体ウエハの前記第1の主面上に、前記メモリ領域における前記ゲート電極に対応するラインスペースパターンを規定するための第2のレジスト膜を形成する工程;h前記第2のレジスト膜に対して、パターニングを実行する工程;iパターニングされた前記第2のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程;j前記工程iの後、前記第2のレジスト膜を除去する工程。2.前記1項の半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜と、前記ゲート積層膜の間には、ハードマスク膜がない。3.前記1または2項の半導体集積回路装置の製造方法において、前記工程gの前記第2のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するラインスペースパターンを規定するためのものでもある。4.前記1から3項のいずれか一つの半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。5.前記1から4項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜は、それぞれ多層レジスト膜である。6.前記1から5項のいずれか一つの半導体集積回路装置の製造方法において、前記工程eは、以下の下位工程を含む:e1前記レジスト膜開口を縮小させる処理を実行する工程;e2前記工程e1の後、前記レジスト膜開口下の前記ゲート積層膜に対する異方性ドライエッチングを実行する工程。7.前記1から6項のいずれか一つの半導体集積回路装置の製造方法において、前記工程iは、以下の下位工程を含む:i1パターニングされた前記第2のレジスト膜の幅を縮小させる処理を実行する工程;i2前記工程i1の後、前記ゲート積層膜の内、前記第2のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。8.前記1から7項のいずれか一つの半導体集積回路装置の製造方法において、前記工程dおよびhにおけるパターニングは、193nmの露光光を用いたArFリソグラフィにより実行される。9.前記1から8項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。10.前記1から9項のいずれか一つの半導体集積回路装置の製造方法において、前記第2のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層塗布系レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。次に、本願において開示される発明のその他の実施の形態主にパート2に関するについて概要を説明する。1.以下の工程を含む半導体集積回路装置の製造方法:a第1及び第2の主面を有する半導体ウエハであって、その第1の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程;b前記半導体ウエハの前記第1の主面上に、下層のhigh-kゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程;c前記ゲート積層膜上に、ゲート加工用ハードマスク膜を形成する工程;d前記ゲート加工用ハードマスク膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第1のレジスト膜を形成する工程;e前記第1のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程;fパターニングされた前記第1のレジスト膜がある状態で、前記ゲート加工用ハードマスク膜に対するエッチングを実行する工程;g前記工程fの後、前記第1のレジスト膜を除去する工程;h前記工程cの後、前記ゲート加工用ハードマスク膜上に、前記メモリ領域における前記ゲート電極に対応するラインスペースパターンを規定するための第2のレジスト膜を形成する工程;i前記第2のレジスト膜に対して、パターニングを実行する工程;jパターニングされた前記第2のレジスト膜がある状態で、前記ゲート加工用ハードマスク膜に対するエッチングを実行する工程;k前記工程jの後、前記第2のレジスト膜を除去する工程;l前記工程gおよびkの後、パターニングされた前記ゲート加工用ハードマスク膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程;m前記工程mの後、前記ゲート加工用ハードマスク膜を除去する工程。2.前記1項の半導体集積回路装置の製造方法において、前記工程hは、前記工程dよりも、先に実行される。3.前記1または2項の半導体集積回路装置の製造方法において、前記工程hの前記第2のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するラインスペースパターンを規定するためのものでもある。4.前記1から3項のいずれか一つの半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。5.前記1から4項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜は、それぞれ多層レジスト膜である。6.前記1から5項のいずれか一つの半導体集積回路装置の製造方法において、前記工程eは、以下の下位工程を含む:e1前記レジスト膜開口を縮小させる処理を実行する工程;e2前記工程e1の後、前記レジスト膜開口下の前記ゲート加工用ハードマスク膜に対する異方性ドライエッチングを実行する工程。7.前記1から6項のいずれか一つの半導体集積回路装置の製造方法において、前記工程iは、以下の下位工程を含む:i1パターニングされた前記第2のレジスト膜の幅を縮小させる処理を実行する工程;i2前記工程i1の後、前記ゲート加工用ハードマスク膜の内、前記第2のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。8.前記1から7項のいずれか一つの半導体集積回路装置の製造方法において、前記工程eおよびiにおけるパターニングは、193nmの露光光を用いたArFリソグラフィにより実行される。9.前記1から8項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。10.前記1から9項のいずれか一つの半導体集積回路装置の製造方法において、前記第2のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層塗布系レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。11.前記1から10項のいずれか一つの半導体集積回路装置の製造方法において、更に以下の工程を有する:n前記工程lの後であって前記工程mの前に、前記半導体ウエハの前記第1の主面に対して、選択エピタキシャル層を成長させる工程。12.前記11項の半導体集積回路装置の製造方法において、前記選択エピタキシャル層は、SiGe系エピタキシャル層である。次に、本願において開示される発明の更にその他の実施の形態主にパート3に関するについて概要を説明する。1.以下の工程を含む半導体集積回路装置の製造方法:a第1及び第2の主面を有する半導体ウエハであって、その第1の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程;b前記半導体ウエハの前記第1の主面上に、下層のhigh-kゲート絶縁膜および上層のダミーゲートメタル電極膜を有するゲート積層膜を形成する工程;c前記ゲート積層膜上に、ダミーゲート加工用ハードマスク膜を形成する工程;d前記ダミーゲート加工用ハードマスク膜上に、前記メモリ領域におけるダミーゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第1のレジスト膜を形成する工程;e前記第1のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程;fパターニングされた前記第1のレジスト膜がある状態で、前記ダミーゲート加工用ハードマスク膜に対するエッチングを実行する工程;g前記工程fの後、前記第1のレジスト膜を除去する工程;h前記工程cの後、前記ダミーゲート加工用ハードマスク膜上に、前記メモリ領域における前記ダミーゲート電極に対応するラインスペースパターンを規定するための第2のレジスト膜を形成する工程;i前記第2のレジスト膜に対して、パターニングを実行する工程;jパターニングされた前記第2のレジスト膜がある状態で、前記ダミーゲート加工用ハードマスク膜に対するエッチングを実行する工程;k前記工程jの後、前記第2のレジスト膜を除去する工程;l前記工程gおよびkの後、パターニングされた前記ダミーゲート加工用ハードマスク膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程;m前記工程lの後、前記ダミーゲート加工用ハードマスク膜を除去する工程。2.前記1項の半導体集積回路装置の製造方法において、前記工程hは、前記工程dよりも、後に実行される。3.前記1または2項の半導体集積回路装置の製造方法において、前記工程hの前記第2のレジスト膜は、前記非メモリ領域におけるダミーゲート電極に対応するラインスペースパターンを規定するためのものでもある。4.前記1から3項のいずれか一つの半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。5.前記1から4項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のレジスト膜および前記第2のレジスト膜は、それぞれ多層レジスト膜である。6.前記1から5項のいずれか一つの半導体集積回路装置の製造方法において、前記工程eは、以下の下位工程を含む:e1前記レジスト膜開口を縮小させる処理を実行する工程;e2前記工程e1の後、前記レジスト膜開口下の前記ダミーゲート加工用ハードマスク膜に対する異方性ドライエッチングを実行する工程。7.前記1から6項のいずれか一つの半導体集積回路装置の製造方法において、前記工程iは、以下の下位工程を含む:i1パターニングされた前記第2のレジスト膜の幅を縮小させる処理を実行する工程;i2前記工程i1の後、前記ダミーゲート加工用ハードマスク膜の内、前記第2のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。8.前記1から7項のいずれか一つの半導体集積回路装置の製造方法において、前記工程eおよびiにおけるパターニングは、193nmの露光光を用いたArFリソグラフィにより実行される。9.前記1から8項のいずれか一つの半導体集積回路装置の製造方法において、前記第1のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。10.前記1から9項のいずれか一つの半導体集積回路装置の製造方法において、前記第2のレジスト膜は、以下を有する:x1炭素を主要な成分とする下層塗布系レジスト膜;x2前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜;x3前記中層レジスト膜上に形成された感光性の上層レジスト膜。11.前記1から10項のいずれか一つの半導体集積回路装置の製造方法において、更に以下の工程を有する:n前記工程lの後であって前記工程mの前に、前記半導体ウエハの前記第1の主面に対して、選択エピタキシャル層を成長させる工程。12.前記11項の半導体集積回路装置の製造方法において、前記選択エピタキシャル層は、SiGe系エピタキシャル層である。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を例示することができる。今日の半導体集積回路装置、すなわち、LSILargeScaleIntegrationのウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタルPremetal工程M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程あたりまでのFEOLFrontEndofLine工程と、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまでウエハレベルパッケージプロセスにおいては、当該プロセスも含むのBEOLBackEndofLine工程に大別できる。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。窒化シリコン膜は、SACSelf-AlignedContact技術におけるエッチストップ膜として、多用されるほか、SMTStressMemorizationTechniqueにおける応力付与膜StressorFilmとしても使用される。同様に、本願において、シリサイドまたはシリサイド層というときは、通常、ニッケルシリサイドやニッケル白金シリサイドを指すが、ニッケルモノシリサイドを主要な構成要素の一つとする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイド、ニッケル白金シリサイド等に限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Niニッケル膜以外にも、例えばNi-Pt合金膜NiとPtの合金膜、Ni-V合金膜NiとVの合金膜、Ni-Pd合金膜NiとPdの合金膜、Ni-Yb合金膜NiとYbの合金膜またはNi-Er合金膜NiとErの合金膜のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドをニッケル系のシリサイドと総称する。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体集積回路装置半導体装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。実施の形態の詳細実施の形態について更に詳述する。以下、実施の形態の詳細については、複数のパートに分けて説明する。特に断らない限り、引用するセクション、実施の形態等は、原則として同一のパートに属するもの指す。実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。《パート1:主にゲートファーストノンハードマスクプロセスに関する部分》0.パート1の概要:パターンの微細化、特に、SRAMのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、28nmテクノロジノードにおいては、ArF波長193nmによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ラインスペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にHigh-k絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本パートの一つの発明は、メモリ領域におけるhigh-kゲート絶縁膜およびメタル電極膜を有するゲート積層膜ダミーゲート積層膜を含むのパターニングにおいて、最初に、第1のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第1のレジスト膜を除去した後、第2のレジスト膜を用いて、ラインスペースパターンのエッチングを実行するものである。本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、メモリ領域におけるhigh-kゲート絶縁膜およびメタル電極膜を有するゲート積層膜ダミーゲート積層膜を含むのパターニングにおいて、最初に、第1のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第1のレジスト膜を除去した後、第2のレジスト膜を用いて、ラインスペースパターンのエッチングを実行するので、前記第2のレジスト膜を形成したときのレジスト上面の平坦性を向上させることができる。1.本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等の説明主に図1なお、以下では本願の対称デバイスの一例として、SOCチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、28nmテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。図1は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等を説明する。図1に示すように、ウエハ工程途中のウエハ1ここでは、300φシリコン単結晶ウエハを例に取り説明するが、直径は450φでも200ファイでも良いのデバイス主面1a第1の主面には、多数のチップ領域2が形成されている。また、ウエハ1には、その配向を判別するためのノッチ3が設けられている。次に、各チップ2チップ領域のレイアウトの詳細を説明する。チップ領域2の周辺部4には、多数のボンディングパッド5が設けられており、内部領域にはメモリ領域6および非メモリ領域7が設けられている。ここで、メモリ領域6としては、SRAMStaticRandomAccessMemoryを例示するが、これに限らず、DRAMDynamicRandomAccessMemoryでもフラッシュメモリでもよい。なお、メモリ領域とは、正確にはメモリセル領域を指す。従って、メモリ周辺回路の多くの部分は、非メモリ領域7に属する。従って、非メモリ領域7には、このようなメモリ周辺回路のほか、ロジック回路、アナログ回路等が含まれる。2.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要説明主に図2から図5、および図6から図9ここでは、セクション1のSRAM混載ロジックチップの説明を受けて、メモリ領域6および非メモリ領域7図1におけるゲート電極等のパターニングダブルパターニングプロセスについて説明する。図2は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図1のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時である。図3は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図1のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図隣接ゲート電極間切断領域エッチング完了時である。図4は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図1のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図ゲート電極パターニング用レジスト膜パターニング完了時である。図5は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図1のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図ゲート電極膜エッチング完了時である。図6は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図2のA-B-C-D-E断面に対応するデバイス断面図隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時である。図7は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図3のA-B-C-D-E断面に対応するデバイス断面図隣接ゲート電極間切断領域エッチング完了時である。図8は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図4のA-B-C-D-E断面に対応するデバイス断面図ゲート電極パターニング用レジスト膜パターニング完了時である。図9は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図5のA-B-C-D-E断面に対応するデバイス断面図ゲート電極膜エッチング完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明する。まず、ゲート電極膜加工前のウエハ1を準備する図2及び図6を参照。これは、たとえば、以下のように行う。たとえば、P型のシリコン単結晶ウエハ1を準備して、デバイス主面1a裏面1bの反対の主面に、たとえばSTIShallowTrenchIsolation等の素子分離領域9を形成し、続いて、アクティブ領域8にウエル領域等の必要な不純物ドープ領域を形成する。更に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、High-kゲート絶縁膜16High-kゲート絶縁膜を含むゲート絶縁膜を成膜する。ここで、High-kゲート絶縁膜とは、従前の酸化シリコン膜を主要な膜構成要素とするゲート絶縁膜酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜又はこれらの積層膜よりも誘電率の高いゲート絶縁膜をいう。次に、High-kゲート絶縁膜16上のほぼ全面に、たとえば、窒化チタン膜等のゲート電極膜の下層膜14bを成膜する。次に、窒化チタン膜14b上のほぼ全面に、たとえば、ゲート電極膜の上層膜としてポリシリコン膜14aアモルファスシリコン膜でも良いを成膜する。次に、ポリシリコン膜14a上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜11第1のレジスト膜を塗布等により形成する。多層レジスト膜11は、SOCSpinOnCarbon膜等の炭素系下層非感光性膜11c下層膜、Si-BARCSilicon-BottomAnti-ReflectionCoating膜等のシリコン系中間層非感光性膜11b中間層膜、ArF化学増幅型レジスト膜等の有機系上層感光性膜11a上層膜等から構成されている。Si-BARC膜は、シリコンを主要な成分の一つとして含むシリコン含有量は、たとえば、15重量から45重量程度、以下の第2のレジスト膜についても同じ塗布系またはCVDによる反射防止膜である。また、SOC膜は、炭素を主要な成分の一つとして含む炭素含有量は、たとえば、80重量から90重量程度、以下の第2のレジスト膜についても同じ塗布系またはCVDCVD系の炭素系膜は、アモルファスカーボンと呼ばれるによる下地膜シリコン系の部材に対してエッチング選択性を持つ膜である。次に、図2及び図6に示すように、ArF化学増幅型レジスト膜11aの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口12を形成する。ArFエキシマレーザ光波長は193nmによる露光は、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。ここで、レジスト膜開口12の幅短い方の辺の長さに等価は、たとえば60から70nm程度であり、素子分離領域の幅と同程度であるが、後に述べるシュリンク処理により、たとえば、20から25nm程度とする。続いて、多層レジスト膜11のArF化学増幅型レジスト膜11a上層膜のパターンを順次、Si-BARC膜11b中間層膜、SOC膜11c下層膜に転写する詳細は、セクション3で説明する。次に、図3及び図7に示すように、パターニングされた隣接ゲート電極間切断領域パターニング用レジスト膜11をマスクとして、ドライエッチングにより、ゲート電極膜14ポリシリコン膜14a、窒化チタン膜14bおよびHigh-kゲート絶縁膜16を加工して、隣接ゲート電極間切断領域12を開口する。次に、図4及び図8に示すように、先と同様に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、ゲート電極パターニング用多層レジスト膜15第2のレジスト膜を塗布等により形成する。多層レジスト膜15は、SOC膜等の炭素系下層非感光性膜15c下層膜、Si-BARC膜等のシリコン系中間層非感光性膜15b中間層膜、ArF化学増幅型レジスト膜等の有機系上層感光性膜15a上層膜等から構成されている。ここでも、先と同様に、ArF化学増幅型レジスト膜15aの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aを形成する。ArFエキシマレーザ光波長は193nmによる露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。ここで、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aの幅は、パターニング当初、45nm程度であるが、以下に説明するトリミング処理によって、30nm程度とする。なお、このステップにおける炭素系の下層膜は、平坦化の観点から、SOC膜等の塗布系の平坦化膜が好適である。続いて、多層レジスト膜15のArF化学増幅型レジスト膜15a上層膜のパターンを順次、Si-BARC膜15b中間層膜、SOC膜15c下層膜に転写する詳細は、セクション3で説明する。次に、図5及び図9に示すように、パターニングされたゲート電極パターニング用多層レジスト膜15第2のレジスト膜マスクとして、ドライエッチングにより、ゲート電極膜14ポリシリコン膜14a、窒化チタン膜14bおよびHigh-kゲート絶縁膜16を加工して、ゲート電極14を形成する。以上の工程の中で、素子分離領域9の上面には、エッチングによるリセス部17が形成される。3.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細説明主に図10から図17、および図18から図22図10は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用レジスト膜形成完了時である。図11は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時である。図12は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時である。図13は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時である。図14は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図ゲート電極膜等加工のためのシュリンク工程完了時である。図15は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図ゲート電極膜等のエッチング工程完了時である。図16は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時である。図17は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図ゲート電極パターニング用レジスト膜塗布完了時である。図18は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図図17と同じ、すなわち、ゲート電極パターニング用レジスト膜塗布完了時である。図19は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ゲート電極パターニング用多層レジスト膜の上層膜の現像完了時である。図20は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時である。図21は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ゲート電極膜等のエッチング完了時である。図22は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図2から図5のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明する。図10に示すように、たとえば、P型のシリコン単結晶ウエハ1を準備して、デバイス主面1aに、たとえばSTI等の素子分離領域9を形成し、続いて、アクティブ領域8にウエル領域等の必要な不純物ドープ領域を形成する。更に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、High-kゲート絶縁膜16High-kゲート絶縁膜を含むゲート絶縁膜を成膜する。High-kゲート絶縁膜16としては、たとえば、厚さ0.7から1.5nm程度の酸化ハフニウム系絶縁膜を例示することができる。次に、High-kゲート絶縁膜16上のほぼ全面に、たとえば、窒化チタン膜たとえば厚さ10nm程度等のゲート電極膜の下層膜14bを成膜する。次に、窒化チタン膜14b上のほぼ全面に、ゲート電極膜の上層膜として、たとえば厚さ50nm程度のポリシリコン膜14aアモルファスシリコン膜でも良いを成膜する。次に、ポリシリコン膜14a上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜11第1のレジスト膜を塗布等により形成する。多層レジスト膜11は、たとえば、以下のように形成する。すなわち、最初に、ポリシリコン膜14a上のほぼ全面に、SOC膜等の炭素系下層非感光性膜11c下層膜を塗布等により形成するたとえば厚さ100から300nm程度。なお、CVDChemicalVaporDepositionによるアモルファスカーボン膜等でもよい。続いて、SOC膜11c上のほぼ全面に、たとえばSi-BARC膜たとえば厚さ10から100nm程度等のシリコン系中間層非感光性膜11b中間層膜を塗布等により形成する。続いて、Si-BARC膜11b上のほぼ全面に、たとえばArF化学増幅型レジスト膜等の有機系上層感光性膜11a上層膜を塗布等により形成するたとえば厚さ50から180nm程度。次に、図11に示すように、ArF化学増幅型レジスト膜11aの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口12を形成する。ArFエキシマレーザ光波長は193nmによる露光は、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。次に、図12に示すように、パターニングされたArF化学増幅型レジスト膜11aをマスクとして、たとえばフルオロカーボンFluorocarbon系ガスたとえばCF4等を用いたドライエッチングにより、ArF化学増幅型レジスト膜11aのパターンをSi-BARC膜11bに転写する。次に、図13に示すように、パターニングされたSi-BARC膜11bをマスクとして、たとえば酸素系ガスたとえばO2等を用いたドライエッチングにより、Si-BARC膜11bのパターンをSOC膜11cに転写する。このとき、同時に、残存していたArF化学増幅型レジスト膜11aが除去される。次に、図14に示すように、ウエハ1を、たとえば、ゲート電極14をエッチングするためのドライエチング装置のエッチング室に導入した状態で、エッチング前処理シュリンク処理を実行する一種のドライエッチング処理であり、ポリシリコン膜14aの上面は若干エッチングされる。すなわち、レジスト膜開口12の側壁にシュリンク用側壁18を形成する。シュリンク処理条件としては、ガス雰囲気:たとえばCHF3100から300sccmO210から50sccm、RF電力:たとえば500から1000ワット程度、ウエハバイアス:100から300ボルト、ウエハステージ温度:摂氏10から50度程度を例示することができる次に、図15に示すように、パターニングされたSOC膜11cをマスクとして、ドライエッチングにより、ポリシリコン膜14aエッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、HBr等、窒化チタン膜14bエッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、Cl2HBr等、ゲート絶縁膜16エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、BCl3Cl2等に順次、シュリンクされた隣接ゲート電極間切断領域12を形成する。このとき同時に、残存していたSi-BARC膜11bが除去される。次に、図16に示すように、SOC膜11cおよびシュリンク用側壁18をアッシング処理およびウエット洗浄等により、除去する。ウエット洗浄の条件としては、たとえば、1第1ステップ:薬液は希塩酸で、組成は、たとえば、塩化水素濃度0.0418モル程度、処理時間は、常温摂氏15度から25度で60秒程度、2第2ステップ:薬液は混酸で、組成は、たとえば、塩化水素濃度0.411モル程度、弗化水素濃度0.0106モル程度、処理時間は、常温摂氏15度から25度で60秒程度を好適な一例として示すことができる。次に、図17及び図18に示すように、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、ゲート電極パターニング用多層レジスト膜15第2のレジスト膜を塗布等により形成する。多層レジスト膜15は、たとえば、以下のように形成する。すなわち、最初に、ウエハ1のデバイス面1a上のほぼ全面に、SOC膜等の炭素系下層非感光性膜15c下層膜を塗布等により形成するたとえば厚さ100から300nm程度。続いて、SOC膜15c上のほぼ全面に、たとえばSi-BARC膜等のシリコン系中間層非感光性膜15b中間層膜を塗布等により形成するたとえば厚さ10から100nm程度。続いて、Si-BARC膜15b上のほぼ全面に、たとえばArF化学増幅型レジスト膜等の有機系上層感光性膜15a上層膜を塗布等により形成するたとえば厚さ50から180nm程度。次に、図19に示すように、ArF化学増幅型レジスト膜15aの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aを形成する。ArFエキシマレーザ光波長は193nmによる露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。次に、図20に示すように、パターニングされたレジスト膜パターン15aに対して、トリミングTrimming処理を施すことにより、最終的なレジスト膜パターン15aの幅を元のレジスト膜の幅19よりも狭くする。トリミング処理は、ドライエッチングと同様の処理であり、通常、後続のエッチングプロセスと同一の装置又は同一のチャンバ内で実行される。トリミング処理の雰囲気ガスとしては、たとえば、Cl2O2系ガスを例示することができる。次に、図21に示すように、トリミングされたレジスト膜パターン15aを先と同様に、順次、Si-BARC膜15bエッチング雰囲気は、たとえばCF4系ガス雰囲気、SOC膜15cエッチング雰囲気は、たとえばO2系ガス雰囲気へ転写して、パターニングされたSOC膜15cをマスクとして、先と同様に、ドライエッチングにより、ポリシリコン膜14aエッチング雰囲気は、たとえばSF6CF4系ガス雰囲気、窒化チタン膜14bエッチング雰囲気は、たとえばHBrCl2系ガス雰囲気、ゲート絶縁膜16エッチング雰囲気は、たとえばBCl3Cl2系ガス雰囲気に順次、トリミングされたゲート電極のラインアンドスペースパターンを形成する。このとき同時に、残存していたSi-BARC膜15bが除去される。次に、図22に示すように、SOC膜15cをアッシング処理等およびウエット洗浄により、除去する。ウエット洗浄の条件としては、たとえば、1第1ステップ:薬液は希塩酸で、組成は、たとえば、塩化水素濃度0.0418モル程度、処理時間は、常温摂氏15度から25度で60秒程度、2第2ステップ:薬液は混酸で、組成は、たとえば、塩化水素濃度0.411モル程度、弗化水素濃度0.0106モル程度、処理時間は、常温摂氏15度から25度で60秒程度を好適な一例として示すことができる。4.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要説明主に図23から図30図23は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図図22と同じ、すなわち、ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時である。図24は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図オフセットスペーサおよびエクステンション領域導入完了時である。図25は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図サイドウォール形成用絶縁膜成膜完了時である。図26は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図サイドウォール形成完了時である。図27は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図シリサイド層形成完了時である。図28は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図プリメタル絶縁膜成膜完了時である。図29は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図コンタクトホール形成完了時である。図30は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図タングステンプラグ埋め込み完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明する。図23図9及び図22と同じプロセスステップに基づいて、ゲート電極のラインアンドスペースパターンのパターニングが完了した時点以降の図1の非メモリ領域CMISFET対切り出し部のPチャネルデバイス領域R3pおよび非メモリ領域CMISFET対切り出し部のNチャネルデバイス領域R3nに対応する部分を説明する。図23に示すように、ウエハ1のP型単結晶シリコン基板部の上半部に、Nウエル領域1nおよびPウエル領域1pが設けられている。次に、図24に示すように、ウエハ1のデバイス面1a上のほぼ全面に、たとえばCVDにより、オフセットスペーサ窒化シリコン膜21たとえば厚さ2から7nm程度を成膜する。続いて、異方性ドライエッチングによって、オフセットスペーサ窒化シリコン膜21をエッチバックして、オフセットスペーサ21を形成する。続いて、Pチャネルデバイス領域R3pおよびNチャネルデバイス領域R3nのそれぞれのウエハ1のデバイス面1a表面領域に、イオン注入により、P型エクステンション領域22pイオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギー:1KeVから5KeV、ドーズ量:1x1015cm2から8x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2およびN型エクステンション領域22nイオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:1KeVから10KeV、ドーズ量:1x1015cm2から9x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2を導入する。次に、図25に示すように、ウエハ1のデバイス面1a上のほぼ全面に、たとえばCVDにより、サイドウォール酸化シリコン膜23aたとえば厚さ5から10nm程度を成膜する。続いて、サイドウォール酸化シリコン膜23a上のほぼ全面に、たとえばCVDにより、サイドウォール窒化シリコン膜23bたとえば厚さ20から30nm程度を成膜する。次に、図26に示すように、異方性ドライエッチングによって、サイドウォール酸化シリコン膜23aおよびサイドウォール窒化シリコン膜23bをエッチバックして、酸化シリコン膜サイドウォール23aおよび窒化シリコン膜サイドウォール23bを形成する。続いて、Pチャネルデバイス領域R3pおよびNチャネルデバイス領域R3nのそれぞれのウエハ1のデバイス面1a表面領域に、イオン注入により、P型高濃度ソースドレイン領域24pイオン注入条件としては、たとえば、イオン種:B、打ち込みエネルギー:0.5KeVから20KeV、ドーズ量:1x1015cm2から8x1015cm2およびN型高濃度ソースドレイン領域24nイオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:2KeVから40KeV、ドーズ量:8x1014cm2から4x1015cm2;イオン種:P、打ち込みエネルギー:10KeVから80KeV、ドーズ量:1x1013cm2から8x1013cm2を導入する。次に、図27に示すように、サリサイドSalicideプロセスによって、ゲート電極上及びソースドレイン領域の表面領域に、たとえば、ニッケル白金シリサイド層等のシリサイド層25を形成する。次に、図28に示すように、ウエハ1のデバイス面1a上のほぼ全面に、たとえばプラズマCVDにより、プリメタル下層絶縁膜26aとして、窒化シリコン膜たとえば厚さ20から30nm程度を成膜する。続いて、窒化シリコン膜26a上のほぼ全面に、たとえばプラズマCVDにより、プリメタル上層絶縁膜26bとして、酸化シリコン膜たとえば厚さ150から240nm程度を成膜する。次に、図29に示すように、酸化シリコン膜26b上のほぼ全面に、コンタクトホール形成用レジスト膜27を塗布等で形成する。続いて、通常のリソグラフィによりたとえば、ArFリソグラフィ、レジスト膜27をパターニングする。パターニングされたレジスト膜27をマスクとして、順次、異方性ドライエッチングにより、酸化シリコン膜26bおよび窒化シリコン膜26aのコンタクトホール28を開口する。その後、不要になったレジスト膜27をアッシング等により除去する。次に、図30に示すように、コンタクトホール28内にタングステンプラグ29を埋め込む。その後、必要に応じて、多層配線を銅系ダマシン方式埋め込み配線方式またはアルミニウム系通常配線方式非埋め込み配線方式によって形成する。5.本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセル等の説明主に図31および図32ここでは、6トランジスタセルを例に取り具体的に説明したが、本願の発明は、それに限定されるものではなく、その他の構造のメモリセルにも適用できることは言うまでもない。図31は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセルの回路図である。図32は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセル等を説明する。図31に示すように、SRAMメモリセルMCには、相互に直行して走るワードラインWLおよび一対のビット線BL,BLBが設けられており、それらの交点の近傍には、N型記憶用トランジスタQ1,Q2、P型記憶用トランジスタQ3,Q4、読み出し用トランジスタQ5,Q6、および、これらに電源を供給する電源供給ラインVdd、基準電圧ラインVss等が配置されている。図31のSRAMメモリセルMCを実際のレイアウトの中で示すと、図32のようになる。図32に示すように、縦に走る多数のゲート電極14が、規則的に隣接ゲート電極間切断領域12によって、切断されているのがわかる。多数のコンタクト部28,30の内、横長で示したものは、シェアードコンタクト部30である。ここで、Nチャネルデバイスのアクティブ領域8nのコンタクト部28と、Pチャネルデバイスのアクティブ領域8pのシェアードコンタクト部30の間を相互接続メタル配線ICで連結している。6.本願の前記一実施の形態の半導体集積回路装置の製造方法に関する補足的説明並びに考察等セクション5に示したようなSRAM幅広セルにおいては、隣り合うゲート間の長手方向の間隔部、すなわち、隣接ゲート電極間切断領域12図2参照を小さくすることが、セル面積縮小のために重要な技術課題となる。しかし、28nmテクノロジノードTechnologyNodeまたは、それ以降の世代においては、解像限界以下であるため、ゲート電極のパターニングを1回の光リソグラフィたとえば、波長193nmの露光光および液浸縮小投影露光装置を用いたArFリソグラフィで実行することは不可能である。また、28nmテクノロジノードまたは、それ以降の世代においては、ゲート積層構造GatestackStructureがHigh-kゲート絶縁膜およびメタル系ゲートを含むものになるため、酸化耐性やウエット処理耐性は、低下する傾向にある。更に、多層レジストプロセスを採用する必要があるため45nmテクノロジノードまたは、それ以降の世代、多層レジストプロセスに固有の問題も存在する。解像限界の問題を解決するために、本願においては、レジスト膜等のエッチングマスク膜のパターニングおよび、それを用いた下地膜のエッチングを複数回繰り返す、多重パターニングプロセスMultiplePatterningProcessを採用している。しかし、単純に、ゲート電極のラインアンドスペースパターンのパターニング1度目のリソグラフィを先行し、続いて、隣接ゲート電極間切断領域12図2参照をパターニング2度目のリソグラフィする方法LSファースト方式というでは、2度目のリソグラフィにおけるレジスト膜が、メモリ領域6パターン高密度領域および非メモリ領域7パターン低密度領域の間で平坦性を確保できないという問題がある図1参照。具体的には、SOC膜等の下層膜15c図8参照によるグローバルな平坦化が困難である。そこで、セクション2から4に示した例では、先に、隣接ゲート電極間切断領域12図2参照をパターニング1度目のリソグラフィし、次に、ゲート電極のラインアンドスペースパターンのパターニング2度目のリソグラフィを実行しているLSラスト方式という。このようにすると、隣接ゲート電極間切断領域12図2参照のパターン密度は、一般に低密度となっているので、非メモリ領域7パターン低密度領域との間で、パターン密度のアンバランスが生じない。また、隣接ゲート電極間切断領域12図2参照のパターニングにおいて、シュリンク処理隣接ゲート電極間切断領域12に対応するレジスト開口の面積を縮小する処理を伴う場合には、LSファースト方式では、下地の凹凸が激しいため、シュリンク形状が下地に依存して不安定な形状となる。一方、LSラスト方式では、下地が平坦であるため、シュリンク形状が安定する。さらに、酸化耐性やウエット処理耐性の低下の問題を解決するために、LSラスト方式に加えて、隣接ゲート電極間切断領域12図2参照が素子分離領域9の内部に含まれるようにレイアウトすることが有効であるゲート端部素子分離領域内レイアウト方式という。多重パターニングプロセスにおいては、アッシングやウエット薬液処理を伴うレジスト膜の除去が複数回にわたって行われるため、ゲート絶縁膜の過剰な後退やメタル系ゲート電極部の過剰な酸化が発生しやすい。しかし、ゲート端部素子分離領域内レイアウト方式では、そのような多重処理が行われるのは、アクティブ領域上ではなく、主に、素子分離領域9図2参照上となるので、デバイス特性への影響を少なくすることができる。なお、LSラスト方式では、非メモリ領域7のゲート電極のパターニングをメモリ領域6のゲート電極のラインアンドスペースパターンのパターニングと同時に実行するのが有効である。これは、シュリンク処理は、レジストの被覆部分の幅を増加させる処理であるため、ゲート電極のラインアンドスペースパターンのパターニングには適用できないためである。また、そのようにすることによってシュリンク処理の有無に係らず、メモリ領域6および非メモリ領域7のゲート電極のラインアンドスペースパターンのパターニングにトリミング処理を適用できるメリットもある。なお、セクション2から4まで等に説明したプロセスでは、基本的にたとえばSiN膜等のハードマスクを使用しないので、後にハードマスクを除去する必要がないので、全体のプロセスを簡素化することができる。7.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、主にゲートファーストGateFirst方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラストGateLast方式におけるダミーゲートプロセスDummyGateProcessにも適用できることは言うまでもない。また、前記実施の形態では、主にハードマスクHardMaskを使用しない方式を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、隣接ゲート電極間切断領域のパターニングPatterningおよびゲート電極のラインアンドスペースパターンLineandSpacePatternのパターニングの一方又は両方にハードマスクを使用してもよいことは、言うまでもない。更に、前記実施の形態では、主にソースドレインに通常のシリコン系シリコン系合金ではない部材を用いた例について具体的に説明したが、本発明はそれに限定されるものではなく、ソースドレインにシリコン系合金SiGe,SiC等を使用したものにも適用できることは言うまでもない。《パート2:主にゲートファーストハードマスクプロセスに関する部分》0.パート2の概要:パターンの微細化、特に、SRAMのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、28nmテクノロジノードにおいては、ArF波長193nmによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ラインスペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にHigh-k絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本パートの一つの発明は、メモリ領域におけるhigh-kゲート絶縁膜およびメタル電極膜を有するゲート積層膜ダミーゲート積層膜を含むのパターニングにおいて、ハードマスクに対して、2枚のレジスト膜を用いて、ラインスペースパターンおよび隣接ゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ゲート積層膜のエッチングを実行するものである。本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、メモリ領域におけるhigh-kゲート絶縁膜およびメタル電極膜を有するゲート積層膜ダミーゲート積層膜を含むのパターニングにおいて、ハードマスクに対して、2枚のレジスト膜を用いて、ラインスペースパターンおよび隣接ゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ゲート積層膜のエッチングを実行するので、酸化処理や繰り返される薬液処理によるゲート積層膜側面の損傷を防止することができる。1.本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等の説明主に図33図33は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等を説明する。図33に示すように、ウエハ工程途中のウエハ1ここでは、300φシリコン単結晶ウエハを例に取り説明するが、直径は450φでも200ファイでも良いのデバイス主面1a第1の主面には、多数のチップ領域2が形成されている。また、ウエハ1には、その配向を判別するためのノッチ3が設けられている。なお、ウエハ1のデバイス主面1aの面方位は、たとえば100面これと等価な面を含むであり、ノッチ3方向の結晶方位は、たとえば110方位である。なお、各MISFETのチャネル方向CD1,CD2すなわち、チャネル長方向ソースからドレインへ、またはドレインからソースの方向、すなわち、110と等価な方向であるは、特にそうでない旨、明示しない場合には、矢印の方向である。また、方位又は結晶面は、実質的な意味であり、当該方位又は結晶面自体のみでなく、その周辺で若干ずらせたものも含むたとえば、前後に7度程度以内。次に、各チップ2チップ領域のレイアウトの詳細を説明する。チップ領域2の周辺部4には、多数のボンディングパッド5が設けられており、内部領域にはメモリ領域6および非メモリ領域7が設けられている。ここで、メモリ領域6としては、SRAMStaticRandomAccessMemoryを例示するが、これに限らず、DRAMDynamicRandomAccessMemoryでもフラッシュメモリでもよい。なお、メモリ領域とは、正確にはメモリセル領域を指す。従って、メモリ周辺回路の多くの部分は、非メモリ領域7に属する。従って、非メモリ領域7には、このようなメモリ周辺回路のほか、ロジック回路、アナログ回路等が含まれる。2.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要説明主に図34から図41ここでは、セクション1のSRAM混載ロジックチップの説明を受けて、メモリ領域6および非メモリ領域7図33におけるゲート電極等のパターニングダブルパターニングプロセスについて説明する。図34は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図1のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図ゲート電極ラインスペースパターニング用上層レジスト膜パターニング完了時である。図35は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図34のA-B-C-D-E断面に対応するデバイス断面図ゲート電極ラインスペースパターニング用上層レジスト膜パターニング完了時である。図36は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図33のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図ゲート電極パターニング用ハードマスクラインスペースエッチング完了時である。図37は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図34のA-B-C-D-E断面に対応するデバイス断面図ゲート電極パターニング用ハードマスクラインスペースエッチング完了時である。図38は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図33のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時である。図39は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図34のA-B-C-D-E断面に対応するデバイス断面図隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時である。図40は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図33のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図ゲート電極パターニング完了時である。図41は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図34のA-B-C-D-E断面に対応するデバイス断面図ゲート電極パターニング完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明する。まず、ゲート電極膜加工前のウエハ1を準備する図34及び図35を参照。これは、たとえば、以下のように行う。たとえば、P型のシリコン単結晶ウエハ1を準備して、デバイス主面1a裏面1bの反対の主面に、たとえばSTIShallowTrenchIsolation等の素子分離領域9を形成し、続いて、アクティブ領域8にウエル領域等の必要な不純物ドープ領域を形成する。更に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、High-kゲート絶縁膜16High-kゲート絶縁膜を含むゲート絶縁膜を成膜する。ここで、High-kゲート絶縁膜とは、従前の酸化シリコン膜を主要な膜構成要素とするゲート絶縁膜酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜又はこれらの積層膜よりも誘電率の高いゲート絶縁膜をいう。次に、High-kゲート絶縁膜16上のほぼ全面に、たとえば、窒化チタン膜等のゲート電極膜14の下層膜14bを成膜する。次に、窒化チタン膜14b上のほぼ全面に、たとえば、ゲート電極膜14の上層膜としてポリシリコン膜14aアモルファスシリコン膜でも良いを成膜する。次に、ポリシリコン膜14a上のほぼ全面に、ゲート加工用ハードマスク膜10たとえば、窒化シリコン膜を、たとえばCVDChemicalVaporDepositionにより成膜する。次に、窒化シリコン膜10上のほぼ全面に、ゲート電極パターニング用レジスト膜15第2のレジスト膜またはゲート電極ラインスペースパターニング用レジスト膜を塗布等により形成する。ゲート電極パターニング用レジスト膜15は、SOCSpinOnCarbon膜等の炭素系下層非感光性膜15c下層膜、Si-BARCSilicon-BottomAnti-ReflectionCoating膜等のシリコン系中間層非感光性膜15b中間層膜、ArF化学増幅型レジスト膜等の有機系上層感光性膜15a上層膜等から構成されている。Si-BARC膜は、シリコンを主要な成分の一つとして含むシリコン含有量は、たとえば、15重量から45重量程度、以下の第2のレジスト膜についても同じ塗布系またはCVDによる反射防止膜である。また、SOC膜は、炭素を主要な成分の一つとして含む炭素含有量は、たとえば、80重量から90重量程度、以下の第2のレジスト膜についても同じ塗布系またはCVDCVD系の炭素系膜は、アモルファスカーボンと呼ばれるによる下地膜シリコン系の部材に対してエッチング選択性を持つ膜である。次に、図34及び図35に示すように、ArF化学増幅型レジスト膜15aの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aを形成する。ArFエキシマレーザ光波長は193nmによる露光は、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。ここで、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aの幅は、パターニング当初、45nm程度であるが、以下に説明するトリミング処理によって、30nm程度とする。なお、このステップにおける炭素系の下層膜は、SOC膜等の塗布系の平坦化膜が好適である。続いて、多層レジスト膜15のArF化学増幅型レジスト膜15a上層膜のパターンを順次、Si-BARC膜15b中間層膜、SOC膜15c下層膜に転写する詳細は、セクション3で説明する。次に、図36及び図37に示すように、パターニングされたゲート電極パターニング用多層レジスト膜15第2のレジスト膜マスクとして、ドライエッチングにより、ゲート加工用ハードマスク膜10窒化シリコン膜をパターニングする。その後、残留するゲート電極パターニング用レジスト膜15をアッシング等により除去する。次に、図38及び図39に示すように、先と同様に、ウエハ1のデバイス面1a側のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜11第1のレジスト膜を、たとえば塗布等により形成する。多層レジスト膜11は、先と同様に、SOCSpinOnCarbon膜等の炭素系下層非感光性膜11c下層膜、Si-BARCSilicon-BottomAnti-ReflectionCoating膜等のシリコン系中間層非感光性膜11b中間層膜、ArF化学増幅型レジスト膜等の有機系上層感光性膜11a上層膜等から構成されている。次に、ArF化学増幅型レジスト膜11aの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口12を形成する。ArFエキシマレーザ光波長は193nmによる露光は、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。ここで、レジスト膜開口12の幅短い方の変の長さに等価は、たとえば60から70nm程度であり、素子分離領域の幅と同程度であるが、後に述べるシュリンク処理により、たとえば、20から25nm程度とする。続いて、多層レジスト膜11のArF化学増幅型レジスト膜11a上層膜のパターンを順次、Si-BARC膜11b中間層膜、SOC膜11c下層膜に転写する詳細は、セクション3で説明する。その後、残留するゲート電極パターニング用レジスト膜11をアッシング等により除去する。次に、図40及び図41に示すように、パターニングされたゲート加工用ハードマスク膜10窒化シリコン膜をマスクとして、ドライエッチングにより、ゲート電極膜14ポリシリコン膜14a、窒化チタン膜14bおよびHigh-kゲート絶縁膜16を加工して、ゲート電極14を形成する。3.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細説明主に図42から図45および図46から図53図42は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ゲート電極ラインスペースパターニング用多層レジスト膜形成完了時である。図43は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ゲート電極ラインスペースパターニング用上層レジスト膜パターニング完了時である。図44は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ゲート電極ラインスペースパターニング用上層レジスト膜トリミング完了時である。図45は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ゲート電極パターニング用ハードマスクのラインスペースパターニング完了時である。図46は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するy-y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用多層レジスト膜形成完了時である。図47は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するy-y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時である。図48は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するy-y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用中層レジスト膜パターニング完了時である。図49は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するy-y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用下層レジスト膜パターニング完了時である。図50は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するy-y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用多層レジスト膜開口シュリンク完了時である。図51は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するy-y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域のハードマスクへのパターニング完了時である。図52は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するy-y’断面およびD-E断面のデバイス断面図隣接ゲート電極間切断領域パターニング用多層レジスト膜除去完了時である。図53は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図34から図41のプロセスフローに対応するy-y’断面およびD-E断面のデバイス断面図ゲート電極膜等のエッチング完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明する。まず、図42に示すように、たとえば、P型のシリコン単結晶ウエハ1を準備して、デバイス主面1aに、たとえばSTI等の素子分離領域9を形成し、続いて、アクティブ領域8にウエル領域等の必要な不純物ドープ領域を形成する。更に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、High-kゲート絶縁膜16High-kゲート絶縁膜を含むゲート絶縁膜を成膜する。High-kゲート絶縁膜16としては、たとえば、厚さ0.7から1.5nm程度の酸化ハフニウム系絶縁膜を例示することができる。次に、High-kゲート絶縁膜16上のほぼ全面に、たとえば、窒化チタン膜たとえば厚さ10nm程度等のゲート電極膜14の下層膜14bを成膜する。次に、窒化チタン膜14b上のほぼ全面に、ゲート電極膜14の上層膜として、たとえば厚さ50nm程度のポリシリコン膜14aアモルファスシリコン膜でも良いを成膜する。次に、ポリシリコン膜14a上のほぼ全面に、ゲート加工用ハードマスク膜10として、たとえば、CVDにより、窒化シリコン膜たとえば、厚さ50nm程度を成膜する。次に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、ゲート電極パターニング用多層レジスト膜15第2のレジスト膜を塗布等により形成する。多層レジスト膜15は、たとえば、以下のように形成する。すなわち、最初に、ウエハ1のデバイス面1a上のほぼ全面に、SOC膜等の炭素系下層非感光性膜15c下層膜を塗布等により形成するたとえば厚さ100から300nm程度。続いて、SOC膜15c上のほぼ全面に、たとえばSi-BARC膜等のシリコン系中間層非感光性膜15b中間層膜を塗布等により形成するたとえば厚さ10から100nm程度。続いて、Si-BARC膜15b上のほぼ全面に、たとえばArF化学増幅型レジスト膜等の有機系上層感光性膜15a上層膜を塗布等により形成するたとえば厚さ50から180nm程度。次に、図43に示すように、ArF化学増幅型レジスト膜15aの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aを形成する。ArFエキシマレーザ光波長は193nmによる露光は、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。次に、図44に示すように、パターニングされたレジスト膜パターン15aに対して、トリミングTrimming処理を施すことにより、最終的なレジスト膜パターン15aの幅を元のレジスト膜の幅19よりも狭くする。トリミング処理は、ドライエッチングと同様の処理であり、通常、後続のエッチングプロセスと同一の装置又は同一のチャンバ内で実行される。トリミング処理の雰囲気ガスとしては、たとえば、Cl2O2系ガスを例示することができる。続いて、トリミングされたレジスト膜パターン15aを先と同様に、順次、Si-BARC膜15bエッチング雰囲気は、たとえばCF4系ガス雰囲気、SOC膜15cエッチング雰囲気は、たとえばO2系ガス雰囲気へ転写する。次に、図45に示すように、パターニングされたSOC膜15cをマスクとして、ドライエッチングにより、ゲート加工用ハードマスク膜10窒化シリコン膜をパターニングする。その後、残留するゲート電極パターニング用レジスト膜15をアッシング等により除去する。次に、図46に示すように、窒化チタン膜14b上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜11第1のレジスト膜を塗布等により形成する。多層レジスト膜11は、たとえば、以下のように形成する。すなわち、最初に、ポリシリコン膜14a上のほぼ全面に、SOC膜等の炭素系下層非感光性膜11c下層膜を塗布等により形成するたとえば厚さ100から300nm程度。なお、CVDChemicalVaporDepositionによるアモルファスカーボン膜等でもよい。続いて、SOC膜11c上のほぼ全面に、たとえばSi-BARC膜たとえば厚さ10から100nm程度等のシリコン系中間層非感光性膜11b中間層膜を塗布等により形成する。続いて、Si-BARC膜11b上のほぼ全面に、たとえばArF化学増幅型レジスト膜等の有機系上層感光性膜11a上層膜を塗布等により形成するたとえば厚さ50から180nm程度。次に、図47に示すように、ArF化学増幅型レジスト膜11aの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口12を形成する。ArFエキシマレーザ光波長は193nmによる露光は、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。次に、図48に示すように、パターニングされたArF化学増幅型レジスト膜11aをマスクとして、たとえばフルオロカーボンFluorocarbon系ガスたとえばCF4等を用いたドライエッチングにより、ArF化学増幅型レジスト膜11aのパターンをSi-BARC膜11bに転写する。次に、図49に示すように、パターニングされたSi-BARC膜11bをマスクとして、たとえば酸素系ガスたとえばO2等を用いたドライエッチングにより、Si-BARC膜11bのパターンをSOC膜11cに転写する。このとき、同時に、残存していたArF化学増幅型レジスト膜11aが除去される。次に、図50に示すように、ウエハ1を、たとえば、ゲート電極14をエッチングするためのドライエチング装置のエッチング室に導入した状態で、エッチング前処理シュリンク処理を実行する一種のドライエッチング処理である。すなわち、レジスト膜開口12の側壁にシュリンク用側壁18を形成する。シュリンク処理条件としては、ガス雰囲気:たとえばCHF3100から300sccmO210から50sccm、RF電力:たとえば500から1000ワット程度、ウエハバイアス:100から300ボルト、ウエハステージ温度:摂氏10から50度程度を例示することができる。次に、図51に示すように、パターニングされたSOC膜11cをマスクとして、ドライエッチングたとえばCH4,CHF3系ガス雰囲気により、ゲート加工用ハードマスク膜10をパターニングする。このとき同時に、残存していたSi-BARC膜11bが除去される。次に、図52に示すように、SOC膜11cおよびシュリンク用側壁18をアッシング処理およびウエット洗浄等により、除去する。ウエット洗浄の条件としては、たとえば、1第1ステップ:薬液は希塩酸で、組成は、たとえば、塩化水素濃度0.0418モル程度、処理時間は、常温摂氏15度から25度で60秒程度、2第2ステップ:薬液は混酸で、組成は、たとえば、塩化水素濃度0.411モル程度、弗化水素濃度0.0106モル程度、処理時間は、常温摂氏15度から25度で60秒程度を好適な一例として示すことができる。次に、図53に示すように、パターニングされたゲート加工用ハードマスク膜10をマスクとして、ドライエッチングにより、ポリシリコン膜14aエッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、HBr等、窒化チタン膜14bエッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、Cl2HBr等、ゲート絶縁膜16エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、BCl3Cl2等に順次、ゲート電極14図54参照を形成する。4.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要説明主に図54から図66図54は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図図53と同じ、すなわち、ゲート電極膜等のエッチング完了時である。図55は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図オフセットスペーサおよびエクステンション領域導入完了時である。図56は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図1の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図サイドウォール形成用絶縁膜成膜完了時である。図57は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図Pチャネル側サイドウォール形成完了時である。図58は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図Pチャネル側ソースドレイン領域リセス形成完了時である。図59は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図Pチャネル側ソースドレイン領域埋め込み選択エピタキシ成長完了時である。図60は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図Nチャネル側サイドウォール形成完了時である。図61は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図Nチャネル側サイドウォール形成用レジスト膜除去完了時である。図62は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図窒化シリコン膜エッチストップ用基板表面酸化膜形成完了時である。図63は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図ハードマスク除去完了時である。642は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図プリメタル絶縁膜成膜完了時である。図65は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図コンタクトホール形成完了時である。図66は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図33の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図タングステンプラグ埋め込み完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明する。図54図41及び図53と同じプロセスステップに基づいて、ゲート電極のラインアンドスペースパターンのパターニングが完了した時点以降の図33の非メモリ領域CMISFET対切り出し部のPチャネルデバイス領域R3pおよび非メモリ領域CMISFET対切り出し部のNチャネルデバイス領域R3nに対応する部分を説明する。図54に示すように、ウエハ1のP型単結晶シリコン基板部の上半部に、Nウエル領域1nおよびPウエル領域1pが設けられている。次に、図55に示すように、ウエハ1のデバイス面1a上のほぼ全面に、たとえばCVDにより、オフセットスペーサ窒化シリコン膜21たとえば厚さ2から7nm程度を成膜する。続いて、異方性ドライエッチングによって、オフセットスペーサ窒化シリコン膜21をエッチバックして、オフセットスペーサ21を形成する。続いて、Pチャネルデバイス領域R3pおよびNチャネルデバイス領域R3nのそれぞれのウエハ1のデバイス面1a表面領域に、イオン注入により、P型エクステンション領域22pイオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギー:1KeVから5KeV、ドーズ量:1x1015cm2から8x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2およびN型エクステンション領域22nイオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:1KeVから10KeV、ドーズ量:1x1015cm2から9x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2を導入する。次に、図56に示すように、ウエハ1のデバイス面1a上のほぼ全面に、たとえばCVDにより、サイドウォール酸化シリコン膜23aたとえば厚さ5から10nm程度を成膜する。続いて、サイドウォール酸化シリコン膜23a上のほぼ全面に、たとえばCVDにより、サイドウォール窒化シリコン膜23bたとえば厚さ20から30nm程度を成膜する。次に、図57に示すように、Nチャネル側をPチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜31で被覆した状態で、異方性ドライエッチングにより、Pチャネル領域のサイドウォール絶縁膜23a,23bを形成する。その後、Pチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜31を除去する。次に、図58に示すように、たとえば、ウエットエッチングたとえば、アルカリ系シリコンエッチング液または等方性ドライエッチングガス系は、たとえば、O2CF4などにより、P型高濃度SiGeソースドレイン領域24pe図59参照となるべき部分にソースドレイン埋め込み用リセス32を形成する。次に、図59に示すように、たとえば、選択エピタキシャル成長により、ソースドレイン埋め込み用リセス32を、ボロンをドープしたボロン濃度は、たとえば1x1019cm3から5x1020cm3程度SiGeGe組成は、たとえば20から40atm程度エピタキシャル層すなわちP型高濃度SiGeソースドレイン領域24peで埋め込むガス系は、たとえば、SiH4,SiH2Cl2,Si2H6等。これにより、チャネル領域等に、圧縮応力が作用し、ホール移動度を向上させることができる。また、同様に、Nチャネル領域のソースドレインにも同様にN型不純物をドープしたSiC炭素組成は、たとえば1atm程度エピタキシャル層を導入することにより、チャネル領域等に、引っ張り応力が作用し、電子移動度を向上させることができる。次に、図60に示すように、Pチャネル側をNチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜33で被覆した状態で、異方性ドライエッチングにより、Nチャネル領域のサイドウォール絶縁膜23a,23bを形成する。次に、図61に示すように、Nチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜33を除去する。次に、図62に示すように、熱酸化等により、基板1の表面1a側に、薄い酸化シリコン膜、すなわち窒化シリコン膜エッチストップ用基板表面酸化膜34を形成する。次に、図63に示すように、たとえば、熱燐酸等によるウエット処理によって、ゲート加工用ハードマスク膜10窒化シリコン膜等を除去する。次に、図64に示すように、サリサイドSalicide方式により、ニッケル系シリサイド膜25たとえば、NiPtシリサイドなどを形成する。続いて、ウエハ1のデバイス面1a上のほぼ全面に、たとえばプラズマCVDにより、CESLContactEtchStopLayerおよびプリメタル下層絶縁膜26aとして、窒化シリコン膜たとえば厚さ20から30nm程度を成膜する。続いて、窒化シリコン膜26a上のほぼ全面に、たとえばプラズマCVDにより、プリメタル上層絶縁膜26bとして、酸化シリコン膜たとえば厚さ150から240nm程度を成膜する。次に、図65に示すように、酸化シリコン膜26b上のほぼ全面に、コンタクトホール形成用レジスト膜27を塗布等する。続いて、通常のリソグラフィによりたとえば、ArFリソグラフィ、レジスト膜27をパターニングする。パターニングされたレジスト膜27をマスクとして、順次、異方性ドライエッチングにより、酸化シリコン膜26bおよび窒化シリコン膜26aのコンタクトホール28を開口する。その後、不要になったレジスト膜27をアッシング等により除去する。次に、図66に示すように、コンタクトホール28内にタングステンプラグ29を埋め込む。その後、必要に応じて、多層配線を銅系ダマシン方式埋め込み配線方式またはアルミニウム系通常配線方式非埋め込み配線方式によって形成する。5.本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセル等の説明主に図67および図68ここでは、6トランジスタセルを例に取り具体的に説明したが、本願の発明は、それに限定されるものではなく、その他の構造のメモリセルにも適用できることは言うまでもない。図67は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセルの回路図である。図68は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセル等を説明する。図67に示すように、SRAMメモリセルMCには、相互に直行して走るワードラインWLおよび一対のビット線BL,BLBが設けられており、それらの交点の近傍には、N型記憶用トランジスタQ1,Q2、P型記憶用トランジスタQ3,Q4、読み出し用トランジスタQ5,Q6、および、これらに電源を供給する電源供給ラインVdd、基準電圧ラインVss等が配置されている。図67のSRAMメモリセルMCを実際のレイアウトの中で示すと、図68のようになる。図68に示すように、縦に走る多数のゲート電極14が、規則的に隣接ゲート電極間切断領域12によって、切断されているのがわかる。多数のコンタクト部28,30の内、横長で示したものは、シェアードコンタクト部30である。ここで、Nチャネルデバイスのアクティブ領域8nのコンタクト部28と、Pチャネルデバイスのアクティブ領域8pのシェアードコンタクト部30の間を相互接続メタル配線ICで連結している。6.本願の前記一実施の形態の半導体集積回路装置の製造方法に関する補足的説明並びに考察等セクション5に示したようなSRAM幅広セルにおいては、隣り合うゲート間の長手方向の間隔部、すなわち、隣接ゲート電極間切断領域12図34参照を小さくすることが、セル面積縮小のために重要な技術課題となる。しかし、28nmテクノロジノードTechnologyNodeまたは、それ以降の世代においては、解像限界以下であるため、ゲート電極のパターニングを1回の光リソグラフィたとえば、波長193nmの露光光および液浸縮小投影露光装置を用いたArFリソグラフィで実行することは不可能である。また、28nmテクノロジノードまたは、それ以降の世代においては、ゲート積層構造GatestackStructureがHigh-kゲート絶縁膜およびメタル系ゲートを含むものになるため、酸化耐性やウエット処理耐性は、低下する傾向にある。更に、多層レジストプロセスを採用する必要があるため45nmテクノロジノードまたは、それ以降の世代、多層レジストプロセスに固有の問題も存在する。解像限界の問題を解決するために、本願においては、レジスト膜等のエッチングマスク膜のパターニングおよび、それを用いた下地膜のエッチングを複数回繰り返す、多重パターニングプロセスMultiplePatterningProcessを採用している。しかし、単純に、ゲート電極のラインアンドスペースパターンのパターニング1度目のリソグラフィを先行し、続いて、隣接ゲート電極間切断領域12図34参照をパターニング2度目のリソグラフィする方法LSファースト方式というでは、2度目のリソグラフィにおけるレジスト膜が、メモリ領域6パターン高密度領域および非メモリ領域7パターン低密度領域の間で平坦性を確保できないという問題がある図33参照。そこで、セクション2から4に示した例では、たとえば、先に、ハードマスク10図37参照に対して、ゲート電極のラインアンドスペースパターンのパターニング1度目のリソグラフィを実行し、次に、ハードマスクに対して、隣接ゲート電極間切断領域12図38参照をパターニング2度目のリソグラフィし、パターニングされたハードマスクを用いて、下地のゲートスタック構造を加工しているハードマスク多重パターニング方式という。このようにすると、ハードマスク10図39参照は、比較的薄いので、2度目の露光の際の平坦性が問題となることがない。なお、前記実施の形態では、露光の順序については、ラインアンドスペースパターンのパターニングを先行するLSファースト方式を採用したが、隣接ゲート電極間切断領域のパターニングを先行する方法LSラスト方式というを採用しても良い。また、隣接ゲート電極間切断領域12図38参照のパターニングにおいて、シュリンク処理隣接ゲート電極間切断領域12に対応するレジスト開口の面積を縮小する処理を伴う場合には、単純なLSファースト方式では、下地の凹凸が激しいため、シュリンク形状が下地に依存して不安定な形状となる。一方、ハードマスク多重パターニング方式では、下地が比較的平坦であるため、シュリンク形状が安定する。さらに、酸化耐性やウエット処理耐性の低下の問題を解決するために、ハードマスク多重パターニング方式に加えて、隣接ゲート電極間切断領域12図38参照が素子分離領域9の内部に含まれるようにレイアウトすることが有効であるゲート端部素子分離領域内レイアウト方式という。多重パターニングプロセスにおいては、アッシングやウエット薬液処理を伴うレジスト膜の除去が複数回にわたって行われるため、ゲート絶縁膜の過剰な後退やメタル系ゲート電極部の過剰な酸化が発生しやすいもっとも、ハードマスクを使用する方式では、ハードマスクを使用しない方式に比べて、アッシングやウエット薬液処理を伴うダメージは、相対的に小さい。しかし、ゲート端部素子分離領域内レイアウト方式では、そのような多重処理が行われるのは、アクティブ領域上ではなく、主に、素子分離領域9図38参照上となるので、デバイス特性への影響を少なくすることができる。なお、ハードマスク多重パターニング方式露光の順序に無関係であるでは、非メモリ領域7のゲート電極のパターニングをメモリ領域6のゲート電極のラインアンドスペースパターンのパターニングと同時に実行するのが有効である。これは、シュリンク処理は、レジストの被覆部分の幅を増加させる処理であるため、ゲート電極のラインアンドスペースパターンのパターニングには適用できないためである。また、そのようにすることによってシュリンク処理の有無に係らず、メモリ領域6および非メモリ領域7のゲート電極のラインアンドスペースパターンのパターニングにトリミング処理を適用できるメリットもある。また、ハードマスク多重パターニング方式露光の順序に無関係であるでは、ソースドレイン領域への選択エピタキシ埋め込み方式図59参照とのプロセス整合性も良好である。7.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、非メモリ領域7のゲート電極のパターニングをメモリ領域6のゲート電極のラインアンドスペースパターンのパターニング時のみで行ったが、非メモリ領域7のパターニングに関して以下のようにしてもよい。ハードマスクに対して、メモリ領域6と同時にゲート電極のラインアンドスペースパターンのパターニング1度目のリソグラフィを実行し、次にハードマスクに対して、メモリ領域6の隣接ゲート電極間切断領域をパターニングすると同時に、非メモリ領域の不要なラインアンドスペースパターンを一部除去するようにパターニング2度目のリソグラフィし、パターニングされたハードマスクを用いて、下地のゲートスタック構造を加工してもよい。32nmや28nm以降のテクノロジノードにおいては、非メモリ領域のゲート電極においてもラインアンドスペース構造を取る方が露光の関係から都合がよい。更に本実施例ではハードマスクを用いているために、非メモリ領域の活性領域上のハードマスクを2度目のリソグラフィでパターニングしてもデバイス特性の影響は軽微である。例えば、前記実施の形態では、主にゲートファーストGateFirst方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラストGateLast方式におけるダミーゲートプロセスDummyGateProcessにも適用できることは言うまでもない。また、前記実施の形態では、主にハードマスクHardMaskを使用する方式を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、隣接ゲート電極間切断領域のパターニングPatterningおよびゲート電極のラインアンドスペースパターンLineandSpacePatternのパターニングにハードマスクを使用しなくてもよいことは、言うまでもない。更に、前記実施の形態では、主にPチャネル側のソースドレインにSiGe系部材を用いた例について具体的に説明したが、本発明はそれに限定されるものではなく、Pチャネル側およびNチャネル側のソースドレインに通常のシリコン系部材SiGe等の合金ではないやシリコン系合金SiGe,SiC等を使用したものにも適用できることは言うまでもない。《パート3:主にゲートラストハードマスクプロセスに関する部分》0.パート3の概要:ゲートラストGateLast方式において、パターンの微細化、特に、SRAMのセル面積を縮小するためには、隣接ダミーゲートの端部間距離を縮小することが重要となる。しかし、28nmテクノロジノードにおいては、ArF波長193nmによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ラインスペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にHigh-k絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本パートの一つの発明は、メモリ領域におけるhigh-kゲート絶縁膜およびメタル電極膜を有するダミーゲート積層膜のパターニングにおいて、ハードマスクに対して、2枚のレジスト膜を用いて、ラインスペースパターンおよび隣接ダミーゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ダミーゲート積層膜のエッチングを実行するものである。本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、メモリ領域におけるhigh-kゲート絶縁膜およびメタル電極膜を有するダミーゲート積層膜のパターニングにおいて、ハードマスクに対して、2枚のレジスト膜を用いて、ラインスペースパターンおよび隣接ダミーゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ダミーゲート積層膜のエッチングを実行するので、酸化処理や繰り返される薬液処理によるゲート積層膜側面の損傷を防止することができる。1.本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等の説明主に図69なお、以下では本願の対称デバイスの一例として、SOCチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、28nmテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。図69は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップの上面レイアウト等を説明する。図69に示すように、ウエハ工程途中のウエハ1ここでは、300φシリコン単結晶ウエハを例に取り説明するが、直径は450φでも200ファイでも良いのデバイス主面1a第1の主面には、多数のチップ領域2が形成されている。また、ウエハ1には、その配向を判別するためのノッチ3が設けられている。なお、ウエハ1のデバイス主面1aの面方位は、たとえば100面これと等価な面を含むであり、ノッチ3方向の結晶方位は、たとえば110方位である。なお、各MISFETのチャネル方向CD1,CD2すなわち、チャネル長方向ソースからドレインへ、またはドレインからソースの方向、すなわち、110と等価な方向であるは、特にそうでない旨、明示しない場合には、矢印の方向である。また、方位又は結晶面は、実質的な意味であり、当該方位又は結晶面自体のみでなく、その周辺で若干ずらせたものも含むたとえば、前後に7度程度以内。次に、各チップ2チップ領域のレイアウトの詳細を説明する。チップ領域2の周辺部4には、多数のボンディングパッド5が設けられており、内部領域にはメモリ領域6および非メモリ領域7が設けられている。ここで、メモリ領域6としては、SRAMStaticRandomAccessMemoryを例示するが、これに限らず、DRAMDynamicRandomAccessMemoryでもフラッシュメモリでもよい。なお、メモリ領域とは、正確にはメモリセル領域を指す。従って、メモリ周辺回路の多くの部分は、非メモリ領域7に属する。従って、非メモリ領域7には、このようなメモリ周辺回路のほか、ロジック回路、アナログ回路等が含まれる。2.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要説明主に図70から図77ここでは、セクション1のSRAM混載ロジックチップの説明を受けて、メモリ領域6および非メモリ領域7図69におけるゲート電極等のパターニングダブルパターニングプロセスについて説明する。図70は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図69のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜パターニング完了時である。図71は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図70のA-B-C-D-E断面に対応するデバイス断面図隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜パターニング完了時である。図72は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図69のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図隣接ゲート又はダミーゲート電極間切断領域加工用ハードマスクエッチング完了時である。図73は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図72のA-B-C-D-E断面に対応するデバイス断面図隣接ゲート又はダミーゲート電極間切断領域加工用ハードマスクエッチング完了時である。図74は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図69のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図ダミーゲート電極パターニング用レジスト膜パターニング完了時である。図75は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図74のA-B-C-D-E断面に対応するデバイス断面図ダミーゲート電極パターニング用レジスト膜パターニング完了時である。図76は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図69のメモリ領域切り出し部R1および非メモリ領域切り出し部R2の上面図ダミーゲート電極膜エッチング完了時である。図77は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図76のA-B-C-D-E断面に対応するデバイス断面図ダミーゲート電極膜エッチング完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明する。まず、ゲート電極膜加工前のウエハ1を準備する図70及び図71を参照。これは、たとえば、以下のように行う。たとえば、P型のシリコン単結晶ウエハ1を準備して、デバイス主面1a裏面1bの反対の主面に、たとえばSTIShallowTrenchIsolation等の素子分離領域9を形成し、続いて、アクティブ領域8にウエル領域等の必要な不純物ドープ領域を形成する。更に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、High-kゲート絶縁膜16High-kゲート絶縁膜を含むゲート絶縁膜を成膜する。ここで、High-kゲート絶縁膜とは、従前の酸化シリコン膜を主要な膜構成要素とするゲート絶縁膜酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜又はこれらの積層膜よりも誘電率の高いゲート絶縁膜をいう。次に、High-kゲート絶縁膜16上のほぼ全面に、たとえば、窒化チタン膜等のダミーゲート電極膜の下層膜14bを成膜する。次に、窒化チタン膜14b上のほぼ全面に、たとえば、ダミーゲート電極膜の上層膜としてポリシリコン膜14aアモルファスシリコン膜でも良いを成膜する。次に、ポリシリコン膜14a上のほぼ全面に、シリコン窒化膜等で形成されたダミーゲート加工用ハードマスク膜10を形成する。次に、ダミーゲート加工用ハードマスク膜10上のほぼ全面に、隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜11第1のレジスト膜を塗布等により形成する。多層レジスト膜11は、SOCSpinOnCarbon膜等の炭素系下層非感光性膜11c下層膜、Si-BARCSilicon-BottomAnti-ReflectionCoating膜等のシリコン系中間層非感光性膜11b中間層膜、ArF化学増幅型レジスト膜等の有機系上層感光性膜11a上層膜等から構成されている。Si-BARC膜は、シリコンを主要な成分の一つとして含むシリコン含有量は、たとえば、15重量から45重量程度、以下の第2のレジスト膜についても同じ塗布系またはCVDによる反射防止膜である。また、SOC膜は、炭素を主要な成分の一つとして含む炭素含有量は、たとえば、80重量から90重量程度、以下の第2のレジスト膜についても同じ塗布系またはCVDCVD系の炭素系膜は、アモルファスカーボンと呼ばれるによる下地膜シリコン系の部材に対してエッチング選択性を持つ膜である。次に、図70及び図71に示すように、ArF化学増幅型レジスト膜11aの露光および現像を実行して、隣接ゲート又はダミーゲート電極間切断領域に対応するレジスト膜開口12を形成する。ArFエキシマレーザ光波長は193nmによる露光は、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。ここで、レジスト膜開口12の幅短い方の辺の長さに等価は、たとえば60から70nm程度であり、素子分離領域の幅と同程度であるが、後に述べるシュリンク処理により、たとえば、20から25nm程度とする。続いて、多層レジスト膜11のArF化学増幅型レジスト膜11a上層膜のパターンを順次、Si-BARC膜11b中間層膜、SOC膜11c下層膜に転写する詳細は、セクション3で説明する。次に、図72及び図73に示すように、パターニングされた隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜11をマスクとして、ドライエッチングにより、ダミーゲート加工用ハードマスク膜10を加工して、隣接ゲート又はダミーゲート電極間切断領域12に対応する部分を開口する。その後、残存する隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜11をアッシング等により全面除去する。次に、図74及び図75に示すように、先と同様に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、ダミーゲート電極パターニング用多層レジスト膜15第2のレジスト膜を塗布等により形成する。多層レジスト膜15は、SOC膜等の炭素系下層非感光性膜15c下層膜、Si-BARC膜等のシリコン系中間層非感光性膜15b中間層膜、ArF化学増幅型レジスト膜等の有機系上層感光性膜15a上層膜等から構成されている。ここでも、先と同様に、ArF化学増幅型レジスト膜15aの露光および現像を実行して、ダミーゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aを形成する。ArFエキシマレーザ光波長は193nmによる露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。ここで、ダミーゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aの幅は、パターニング当初、45nm程度であるが、以下に説明するトリミング処理によって、30nm程度とする。なお、このステップにおける炭素系の下層膜は、平坦化の観点から、SOC膜等の塗布系の平坦化膜が好適である。続いて、多層レジスト膜15のArF化学増幅型レジスト膜15a上層膜のパターンを順次、Si-BARC膜15b中間層膜、SOC膜15c下層膜に転写する詳細は、セクション3で説明する。次に、後述のセクション3にあるように、パターニングされたダミーゲート電極パターニング用多層レジスト膜15第2のレジスト膜マスクとして、ドライエッチングにより、ダミーゲート加工用ハードマスク膜10を加工する。その後、残存するダミーゲート電極パターニング用レジスト膜15をアッシング等により全面除去する。次に、図76及び図77に示すように、パターニングされたダミーゲート加工用ハードマスク膜10をマスクとして、ドライエッチングにより、ダミーゲート電極膜14ポリシリコン膜14a、窒化チタン膜14bおよびHigh-kゲート絶縁膜16を加工して、ダミーゲート電極14を形成する。3.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細説明主に図78から図90図78は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜形成完了時である。図79は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時である。図80は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時である。図81は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時である。図82は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図ダミーゲート電極膜等加工のためのシュリンク工程完了時である。図83は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図ダミーゲート加工用ハードマスク膜の1次エッチング工程完了時である。図84は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時である。図85は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するY-Y’断面およびD-E断面のデバイス断面図ダミーゲート電極2次パターニング用レジスト膜塗布完了時である。図86は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図図85と同じ、すなわち、ゲート電極2次パターニング用レジスト膜塗布完了時である。図87は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ダミーゲート電極2次パターニング用多層レジスト膜の上層膜の現像完了時である。図88は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ダミーゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時である。図89は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ダミーゲート加工用ハードマスク膜の1次エッチング工程完了多層レジスト膜の下層膜等の除去完了時である。図90は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図70から図76のプロセスフローに対応するX-X’断面およびD-E断面のデバイス断面図ダミーゲート電極パターニング完了同多層レジスト膜の下層膜の除去完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明する。図78に示すように、たとえば、P型のシリコン単結晶ウエハ1を準備して、デバイス主面1aに、たとえばSTI等の素子分離領域9を形成し、続いて、アクティブ領域8にウエル領域等の必要な不純物ドープ領域を形成する。更に、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、High-kゲート絶縁膜16High-kゲート絶縁膜を含むゲート絶縁膜を成膜する。High-kゲート絶縁膜16としては、たとえば、厚さ0.7から1.5nm程度の酸化ハフニウム系絶縁膜を例示することができる。次に、High-kゲート絶縁膜16上のほぼ全面に、たとえば、窒化チタン膜たとえば厚さ10nm程度等のダミーゲート電極膜の下層膜14bを成膜する。次に、窒化チタン膜14b上のほぼ全面に、ダミーゲート電極膜の上層膜として、たとえば厚さ50nm程度のポリシリコン膜14aアモルファスシリコン膜でも良いを成膜する。次に、ポリシリコン膜14a上のほぼ全面に、隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜11第1のレジスト膜を塗布等により形成する。多層レジスト膜11は、たとえば、以下のように形成する。すなわち、最初に、ポリシリコン膜14a上のほぼ全面に、SOC膜等の炭素系下層非感光性膜11c下層膜を塗布等により形成するたとえば厚さ100から300nm程度。なお、CVDChemicalVaporDepositionによるアモルファスカーボン膜等でもよい。続いて、SOC膜11c上のほぼ全面に、たとえばSi-BARC膜たとえば厚さ10から100nm程度等のシリコン系中間層非感光性膜11b中間層膜を塗布等により形成する。続いて、Si-BARC膜11b上のほぼ全面に、たとえばArF化学増幅型レジスト膜等の有機系上層感光性膜11a上層膜を塗布等により形成するたとえば厚さ50から180nm程度。次に、図79に示すように、ArF化学増幅型レジスト膜11aの露光および現像を実行して、隣接ゲート又はダミーゲート電極間切断領域に対応するレジスト膜開口12を形成する。ArFエキシマレーザ光波長は193nmによる露光は、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。次に、図80に示すように、パターニングされたArF化学増幅型レジスト膜11aをマスクとして、たとえばフルオロカーボンFluorocarbon系ガスたとえばCF4等を用いたドライエッチングにより、ArF化学増幅型レジスト膜11aのパターンをSi-BARC膜11bに転写する。次に、図81に示すように、パターニングされたSi-BARC膜11bをマスクとして、たとえば酸素系ガスたとえばO2等を用いたドライエッチングにより、Si-BARC膜11bのパターンをSOC膜11cに転写する。このとき、同時に、残存していたArF化学増幅型レジスト膜11aが除去される。次に、図82に示すように、ウエハ1を、たとえば、ダミーゲート加工用ハードマスク膜10をエッチングするためのドライエチング装置のエッチング室に導入した状態で、エッチング前処理シュリンク処理を実行する一種のドライエッチング処理である。すなわち、レジスト膜開口12の側壁にシュリンク用側壁18を形成する。シュリンク処理条件としては、ガス雰囲気:たとえばCHF3100から300sccmO210から50sccm、RF電力:たとえば500から1000ワット程度、ウエハバイアス:100から300ボルト、ウエハステージ温度:摂氏10から50度程度を例示することができる。次に、図83に示すように、パターニングされたSOC膜11cをマスクとして、ドライエッチングにより、ダミーゲート加工用ハードマスク膜10をパターニングする。このとき同時に、残存していたSi-BARC膜11bが除去される。その後、図84に示すように、残存するダミーゲート電極間切断領域パターニング用レジスト膜11等をアッシング等により全面除去する。すなわち、SOC膜11cおよびシュリンク用側壁18をアッシング処理およびウエット洗浄等により、除去する。ウエット洗浄の条件としては、たとえば、1第1ステップ:薬液は希塩酸で、組成は、たとえば、塩化水素濃度0.0418モル程度、処理時間は、常温摂氏15度から25度で60秒程度、2第2ステップ:薬液は混酸で、組成は、たとえば、塩化水素濃度0.411モル程度、弗化水素濃度0.0106モル程度、処理時間は、常温摂氏15度から25度で60秒程度を好適な一例として示すことができる。次に、図85及び図86に示すように、ウエハ1のデバイス主面1a第1の主面のほぼ全面に、ダミーゲート電極パターニング用多層レジスト膜15第2のレジスト膜を塗布等により形成する。多層レジスト膜15は、たとえば、以下のように形成する。すなわち、最初に、ウエハ1のデバイス面1a上のほぼ全面に、SOC膜等の炭素系下層非感光性膜15c下層膜を塗布等により形成するたとえば厚さ100から300nm程度。続いて、SOC膜15c上のほぼ全面に、たとえばSi-BARC膜等のシリコン系中間層非感光性膜15b中間層膜を塗布等により形成するたとえば厚さ10から100nm程度。続いて、Si-BARC膜15b上のほぼ全面に、たとえばArF化学増幅型レジスト膜等の有機系上層感光性膜15a上層膜を塗布等により形成するたとえば厚さ50から180nm程度。次に、図87に示すように、ArF化学増幅型レジスト膜15aの露光および現像を実行して、ダミーゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン15aを形成する。ArFエキシマレーザ光波長は193nmによる露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置液浸スキャナーを使用して行う。次に、図88に示すように、パターニングされたレジスト膜パターン15aに対して、トリミングTrimming処理を施すことにより、最終的なレジスト膜パターン15aの幅を元のレジスト膜の幅19よりも狭くする。トリミング処理は、ドライエッチングと同様の処理であり、通常、後続のエッチングプロセスと同一の装置又は同一のチャンバ内で実行される。トリミング処理の雰囲気ガスとしては、たとえば、Cl2O2系ガスを例示することができる。次に、図89に示すように、トリミングされたレジスト膜パターン15aを先と同様に、順次、Si-BARC膜15bエッチング雰囲気は、たとえばCF4系ガス雰囲気、SOC膜15cエッチング雰囲気は、たとえばO2系ガス雰囲気へ転写して、パターニングされたSOC膜15cをマスクとして、先と同様に、ドライエッチングにより、ダミーゲート電極間切断領域パターニング用レジスト膜10の最終的なパターニングを実行する。このとき同時に、残存していたSi-BARC膜15bが除去される。その後、SOC膜15cをアッシング処理等およびウエット洗浄により、除去する。ウエット洗浄の条件としては、たとえば、1第1ステップ:薬液は希塩酸で、組成は、たとえば、塩化水素濃度0.0418モル程度、処理時間は、常温摂氏15度から25度で60秒程度、2第2ステップ:薬液は混酸で、組成は、たとえば、塩化水素濃度0.411モル程度、弗化水素濃度0.0106モル程度、処理時間は、常温摂氏15度から25度で60秒程度を好適な一例として示すことができる。次に、図90に示すように、パターニングされたダミーゲート電極間切断領域パターニング用レジスト膜10をマスクとして、ドライエッチングにより、ポリシリコン膜14aエッチング雰囲気は、たとえばSF6CF4系ガス雰囲気、窒化チタン膜14bエッチング雰囲気は、たとえばHBrCl2系ガス雰囲気、ゲート絶縁膜16エッチング雰囲気は、たとえばBCl3Cl2系ガス雰囲気に順次、トリミングされたダミーゲート電極のラインアンドスペースパターンおよび隣接ゲート又はダミーゲート電極間切断領域12を形成する。4.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要説明主に図91から図105図91は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図図90と同じ、すなわち、ダミーゲート電極パターニング完了同多層レジスト膜の下層膜の除去完了時である。図92は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図オフセットスペーサおよびエクステンション領域導入完了時である。図93は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図サイドウォール形成用絶縁膜成膜完了時である。図94は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図サイドウォール形成完了時である。図95は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図シリサイド層形成完了時である。図96は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図プリメタル絶縁膜成膜完了時である。図97は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図ダミーゲート電極除去前表面平坦化工程完了時である。図98は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図ダミーゲート電極除去工程完了時である。図99は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図NMIS仕事関数金属膜成膜工程完了時である。図100は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図NMIS仕事関数金属膜除去用レジスト膜パターニング工程完了時である。図101は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図NMIS仕事関数金属膜パターニング工程完了時である。図102は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図PMIS仕事関数金属膜成膜ゲート電極埋め込み溝充填金属膜成膜工程完了時である。図103は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図仕事関数メタルCMP工程完了時である。図104は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図コンタクトホール形成完了時である。図105は本願のパート3の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図69の非メモリ領域CMISFET対切り出し部R3の模式的デバイス断面図タングステンプラグ埋め込み完了時である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明する。図91図77及び図90と同じプロセスステップに基づいて、ダミーゲート電極のラインアンドスペースパターンのパターニングが完了した時点以降の図69の非メモリ領域CMISFET対切り出し部のPチャネルデバイス領域R3pおよび非メモリ領域CMISFET対切り出し部のNチャネルデバイス領域R3nに対応する部分を説明する。図91に示すように、ウエハ1のP型単結晶シリコン基板部の上半部に、Nウエル領域1nおよびPウエル領域1pが設けられている。次に、図92に示すように、ウエハ1のデバイス面1a上のほぼ全面に、たとえばCVDにより、オフセットスペーサ窒化シリコン膜21たとえば厚さ2から7nm程度を成膜する。続いて、異方性ドライエッチングによって、オフセットスペーサ窒化シリコン膜21をエッチバックして、オフセットスペーサ21を形成する。続いて、Pチャネルデバイス領域R3pおよびNチャネルデバイス領域R3nのそれぞれのウエハ1のデバイス面1a表面領域に、イオン注入により、P型エクステンション領域22pイオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギー:1KeVから5KeV、ドーズ量:1x1015cm2から8x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2およびN型エクステンション領域22nイオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:1KeVから10KeV、ドーズ量:1x1015cm2から9x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2を導入する。次に、図93に示すように、ウエハ1のデバイス面1a上のほぼ全面に、たとえばCVDにより、サイドウォール酸化シリコン膜23aたとえば厚さ5から10nm程度を成膜する。続いて、サイドウォール酸化シリコン膜23a上のほぼ全面に、たとえばCVDにより、サイドウォール窒化シリコン膜23bたとえば厚さ20から30nm程度を成膜する。次に、図94に示すように、異方性ドライエッチングによって、サイドウォール酸化シリコン膜23aおよびサイドウォール窒化シリコン膜23bをエッチバックして、酸化シリコン膜サイドウォール23aおよび窒化シリコン膜サイドウォール23bを形成する。続いて、Pチャネルデバイス領域R3pおよびNチャネルデバイス領域R3nのそれぞれのウエハ1のデバイス面1a表面領域に、イオン注入により、P型高濃度ソースドレイン領域24pイオン注入条件としては、たとえば、イオン種:B、打ち込みエネルギー:0.5KeVから20KeV、ドーズ量:1x1015cm2から8x1015cm2およびN型高濃度ソースドレイン領域24nイオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:2KeVから40KeV、ドーズ量:8x1014cm2から4x1015cm2;イオン種:P、打ち込みエネルギー:10KeVから80KeV、ドーズ量:1x1013cm2から8x1013cm2を導入する。次に、図95に示すように、サリサイドSalicideプロセスによって、ソースドレイン領域の表面領域に、たとえば、ニッケル白金シリサイド層等のシリサイド層25を形成する。次に、図96に示すように、ウエハ1のデバイス面1a上のほぼ全面に、たとえばプラズマCVDにより、プリメタル下層絶縁膜26aとして、窒化シリコン膜たとえば厚さ20から30nm程度を成膜する。続いて、窒化シリコン膜26a上のほぼ全面に、たとえばプラズマCVDにより、プリメタル上層絶縁膜26bとして、酸化シリコン膜たとえば厚さ150から240nm程度を成膜する。次に、図97に示すように、ウエハ1のデバイス面1aに対して、CMPChemicalMechanicalPolishingを実行して、ダミーゲート電極上層膜14a上で止める。次に、図98に示すように、ダミーゲート電極14をエッチング除去する。ここで、ダミーゲート電極上層膜14aの除去は、たとえば、O2CF4等のガス系におけるドライエッチングにより、ダミーゲート電極下層膜14bの除去は、たとえば、HClH2O2系薬液を用いたウエットエッチングにより実行する。次に、図99に示すように、ウエハ1のデバイス面1a側の全面に、たとえばスパッタリング成膜等により、たとえば2nm程度の厚さのNMIS仕事関数金属膜36たとえばTiN膜を成膜する。次に、図100に示すように、NMIS仕事関数金属膜除去用レジスト膜39を通常のリソグラフィによりパターニングする。次に、図101に示すように、パターニングされたNMIS仕事関数金属膜除去用レジスト膜39をマスクとして、不要な部分のNMIS仕事関数金属膜36をたとえばウエットエッチングにより除去する。その後、不要になったNMIS仕事関数金属膜除去用レジスト膜39をアッシング等により全面除去する。NMIS仕事関数金属膜36の除去液としては、たとえば、HClH2O2系薬液を例示することができる。次に、図102に示すように、ウエハ1のデバイス面1a側の全面に、たとえばスパッタリング成膜等により、たとえば1.5nm程度の厚さのPMIS仕事関数金属膜37たとえばTiAlN膜を成膜する。続いて、PMIS仕事関数金属膜37上のほぼ全面に、たとえばスパッタリング成膜等により、たとえば20nm程度の厚さのゲート電極埋め込み溝充填金属膜38を成膜する。次に、図103に示すように、たとえばメタルCMPにより、ゲート電極埋め込み溝35外のPMIS仕事関数金属膜37およびゲート電極埋め込み溝充填金属膜38を除去する。次に、図104に示すように、酸化シリコン膜26b上のほぼ全面に、酸化シリコン膜26cを形成する。続いて、酸化シリコン膜26c上のほぼ全面に、コンタクトホール形成用レジスト膜27を塗布等で形成する。続いて、通常のリソグラフィによりたとえば、ArFリソグラフィ、レジスト膜27をパターニングする。パターニングされたレジスト膜27をマスクとして、順次、異方性ドライエッチングにより、酸化シリコン膜26c、酸化シリコン膜26bおよび窒化シリコン膜26aのコンタクトホール28を開口する。その後、不要になったレジスト膜27をアッシング等により除去する。次に、図105に示すように、コンタクトホール28内にタングステンプラグ29を埋め込む。その後、必要に応じて、多層配線を銅系ダマシン方式埋め込み配線方式またはアルミニウム系通常配線方式非埋め込み配線方式によって形成する。5.本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセル等の説明主に図106および図107ここでは、6トランジスタセルを例に取り具体的に説明したが、本願の発明は、それに限定されるものではなく、その他の構造のメモリセルにも適用できることは言うまでもない。図106は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセルの回路図である。図107は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるSOCチップのSRAMメモリセル等を説明する。図106に示すように、SRAMメモリセルMCには、相互に直行して走るワードラインWLおよび一対のビット線BL,BLBが設けられており、それらの交点の近傍には、N型記憶用トランジスタQ1,Q2、P型記憶用トランジスタQ3,Q4、読み出し用トランジスタQ5,Q6、および、これらに電源を供給する電源供給ラインVdd、基準電圧ラインVss等が配置されている。図106のSRAMメモリセルMCを実際のレイアウトの中で示すと、図107のようになる。図107に示すように、縦に走る多数のゲート電極14が、規則的に隣接ゲート電極間切断領域12によって、切断されているのがわかる。多数のコンタクト部28,30の内、横長で示したものは、シェアードコンタクト部30である。ここで、Nチャネルデバイスのアクティブ領域8nのコンタクト部28と、Pチャネルデバイスのアクティブ領域8pのシェアードコンタクト部30の間を相互接続メタル配線ICで連結している。6.本願の全般他のパートを含むおよび前記一実施の形態の半導体集積回路装置の製造方法等に関する補足的説明並びに考察等セクション5に示したようなSRAM幅広セルにおいては、隣り合うダミーゲート間の長手方向の間隔部、すなわち、隣接ゲート又はダミーゲート電極間切断領域12図74参照を小さくすることが、セル面積縮小のために重要な技術課題となる。しかし、28nmテクノロジノードTechnologyNodeまたは、それ以降の世代においては、解像限界以下であるため、ダミーゲート電極のパターニングを1回の光リソグラフィたとえば、波長193nmの露光光および液浸縮小投影露光装置を用いたArFリソグラフィで実行することは不可能である。また、28nmテクノロジノードまたは、それ以降の世代においては、ゲート積層構造GatestackStructureがHigh-kゲート絶縁膜およびメタル系ゲートを含むものになるため、酸化耐性やウエット処理耐性は、低下する傾向にある。更に、多層レジストプロセスを採用する必要があるため45nmテクノロジノードまたは、それ以降の世代、多層レジストプロセスに固有の問題も存在する。解像限界の問題を解決するために、本願においては、レジスト膜等のエッチングマスク膜のパターニングおよび、それを用いた下地膜のエッチングを複数回繰り返す、多重パターニングプロセスMultiplePatterningProcessを採用している。しかし、単純に、ダミーゲート電極のラインアンドスペースパターンのパターニング1度目のリソグラフィを先行し、続いて、隣接ゲート又はダミーゲート電極間切断領域12図74参照をパターニング2度目のリソグラフィする方法LSファースト方式というでは、2度目のリソグラフィにおけるレジスト膜が、メモリ領域6パターン高密度領域および非メモリ領域7パターン低密度領域の間で平坦性を確保できないという問題がある図69参照。そこで、セクション2から4に示した例では、たとえば、先に、ハードマスクに対して、隣接ゲート又はダミーゲート電極間切断領域12図71参照のパターニング1度目のリソグラフィを実行し、次に、同じハードマスク10図74参照に対して、ダミーゲート電極のラインアンドスペースパターンのパターニング2度目のリソグラフィを実行し、パターニングされたハードマスクを用いて、下地のゲートスタック構造を加工しているハードマスク多重パターニング方式という。このようにすると、ハードマスク10図75参照は、比較的薄いので、2度目の露光の際の平坦性が問題となることがない。なお、前記実施の形態では、露光の順序については、隣接ゲート又はダミーゲート電極間切断領域のパターニングを先行する方法LSラスト方式というを採用したが、ラインアンドスペースパターンのパターニングを先行するLSファースト方式を採用しても良い。また、隣接ゲート又はダミーゲート電極間切断領域12図6参照のパターニングにおいて、シュリンク処理隣接ゲート又はダミーゲート電極間切断領域12に対応するレジスト開口の面積を縮小する処理を伴う場合には、単純なLSファースト方式では、下地の凹凸が激しいため、シュリンク形状が下地に依存して不安定な形状となる。一方、ハードマスク多重パターニング方式によるLSラスト方式では、下地が非常に平坦であるため、シュリンク形状が大幅に安定する。さらに、酸化耐性やウエット処理耐性の低下の問題を解決するために、ハードマスク多重パターニング方式に加えて、隣接ゲート又はダミーゲート電極間切断領域12図72参照が素子分離領域9の内部に含まれるようにレイアウトすることが有効であるゲート端部素子分離領域内レイアウト方式という。多重パターニングプロセスにおいては、アッシングやウエット薬液処理を伴うレジスト膜の除去が複数回にわたって行われるため、ゲート絶縁膜の過剰な後退やメタル系ゲート電極部の過剰な酸化が発生しやすいもっとも、ハードマスクを使用する方式では、ハードマスクを使用しない方式に比べて、アッシングやウエット薬液処理を伴うダメージは、相対的に小さい。しかし、ゲート端部素子分離領域内レイアウト方式では、そのような多重処理が行われるのは、アクティブ領域上ではなく、主に、素子分離領域9図72参照上となるので、デバイス特性への影響を少なくすることができる。なお、ハードマスク多重パターニング方式露光の順序に無関係であるでは、非メモリ領域7のゲート電極のパターニングをメモリ領域6のゲート電極のラインアンドスペースパターンのパターニングと同時に実行するのが有効である。これは、シュリンク処理は、レジストの被覆部分の幅を増加させる処理であるため、ゲート電極のラインアンドスペースパターンのパターニングには適用できないためである。また、そのようにすることによってシュリンク処理の有無に係らず、メモリ領域6および非メモリ領域7のゲート電極のラインアンドスペースパターンのパターニングにトリミング処理を適用できるメリットもある。また、ハードマスク多重パターニング方式露光の順序に無関係であるでは、ソースドレイン領域への選択エピタキシ埋め込み方式図59参照とのプロセス整合性も良好である。なお、パート2においては、主にハードマスクを用いたLSファースト方式について説明したが、パート3において、ダミーゲートに対して適用したLSラスト方式をパート2における真性ゲートに対して適用しても良い。7.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、主にゲートラストGateLast方式におけるダミーゲートプロセスDummyGateProcessを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートファーストGateFirst方式にも適用できることは言うまでもない。また、前記実施の形態では、主に隣接ゲート又はダミーゲート電極間切断領域のパターニングPatterningおよびダミーゲート電極のラインアンドスペースパターンLineandSpacePatternのパターニングの一方又は両方にハードマスクHardMaskを使用する方式を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、隣接ゲート又はダミーゲート電極間切断領域のパターニングPatterningおよびダミーゲート電極のラインアンドスペースパターンLineandSpacePatternのパターニングの一方にのみハードマスクを使用する方式、又は両方にハードマスクを使用しない方式にも適用できることは、言うまでもない。更に、前記実施の形態では、主にソースドレインに通常のシリコン系シリコン系合金ではない部材を用いた例について具体的に説明したが、本発明はそれに限定されるものではなく、ソースドレインにシリコン系合金SiGe,SiC等を使用したものにも適用できることは言うまでもない。また、前記実施の形態では、主にゲート絶縁膜を先行して形成しておき、その後、メタルゲート電極及びポリシリコン電極部分を新たなメタルゲート電極等で置き換えるhigh-kファースト-メタルゲートラスト方式に属するゲートラスト方式について具体的に説明したが、本発明はそれに限定されるものではなく、ゲート絶縁膜の全部又は一部を置き換える方式等にも適用できることは言うまでもない。"