"アナログ入力信号をNビットのデジタル信号に変換する際に、上位mビットのデジタル信号に変換するコースCoarseアナログデジタルAD変換器と、上記コースAD変換器の変換結果に基づき、上記アナログ入力信号の下位nビットnNmのデジタル信号に変換するファインFineAD変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースAD変換器に供給し、上記ファインAD変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインAD変換器に供給するトラッキングおよびホールドTH回路と、を含み、上記TH回路は、上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有するアナログデジタル変換器。上記共有される上記サンプリング容量は、容量値が上記ファインAD変換器の精度で形成される請求項1記載のアナログデジタル変換器。上記共有される上記サンプリング容量は、上記ファインAD変換器の精度で形成される容量値を分割した形態で上記コースAD変換器のサンプリング容量として機能する請求項2記載のアナログデジタル変換器。上記TH回路は、共有ノードと、上記サンプリング容量を含み、上記共有ノードと上記アナログ入力信号、上記コース用参照電圧、および上記ファイン用参照電圧の供給ラインとの間に接続された共有部と、上記共有ノードと上記コースAD変換器の入力との間に接続されたコース入力部と、上記共有ノードと上記ファインAD変換器の入力との間に接続されたファイン入力部と、を含む請求項1から3のいずれか一に記載のアナログデジタル変換器。上記共有部は、一端が上記共有ノードに接続された上記サンプリング容量と、上記サンプリング容量の一端と電圧源との間に接続されたサンプリング用第1のスイッチと、上記サンプリング容量の他端と上記アナログ入力信号の供給ラインとの間に接続されたサンプリング用第2のスイッチと、上記サンプリング容量の他端と上記コース用参照電圧の供給ラインとの間に接続されたコース用第3のスイッチと、上記サンプリング容量の他端と上記ファイン用参照電圧の供給ラインとの間に接続されたファイン用第3のスイッチと、を含み、上記ファイン入力部は、上記ファインAD変換器の入力部と電圧源との間に接続されたファイン用第4のスイッチと、上記共有ノードと上記ファインAD変換器の入力との間に接続されたファイン用第5のスイッチと、を含む請求項4記載のアナログデジタル変換器。上記コース入力部は、上記コースAD変換器の入力部と電圧源との間に接続されたコース用第4のスイッチと、上記共有ノードと上記コースAD変換器の入力との間に接続されたコース用第5のスイッチと、を含む請求項4記載のアナログデジタル変換器。上記TH回路は、上記ファイン用第4のスイッチおよび上記ファインAD変換器の入力に接続された少なくとも一つの共通ノードと、上記共有ノード、上記サンプリング容量、上記第1のスイッチ、上記第2のスイッチ、上記コース用第3のスイッチ、上記ファイン用第3のスイッチ、上記ファイン用第5のスイッチを含む複数の共有サンプリング部と、を含み、上記共通ノードに対して上記複数の共有サンプリング部がそれぞれ上記ファイン用第5のスイッチを介して共通に接続され、上記コースAD変換器は、複数の入力に、上記共有サンプリング部の上記共有ノードが接続されている請求項5記載のアナログデジタル変換器。上記ファイン用第3のスイッチは、上記コースAD変換器の変換結果に応じてオンオフが制御される請求項5から7のいずれか一に記載のアナログデジタル変換器。上記アナログ入力信号をサンプリングするときは、上記第1のスイッチ、上記第2のスイッチ、上記第4のスイッチがオン状態に保持され、上記第3のスイッチおよび上記第5のスイッチがオフ状態に保持され、上記参照電圧を入力して比較電圧を得るときは、上記第1のスイッチ、上記第2のスイッチ、上記第4のスイッチがオフ状態に保持され、対応する上記第3のスイッチおよび上記第5のスイッチがオン状態に保持される請求項5から8のいずれか一に記載のアナログデジタル変換器。アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換器を有し、上記AD変換器は、アナログ入力信号をNビットのデジタル信号に変換する際に、上位mビットのデジタル信号に変換するコースCoarseアナログデジタルAD変換器と、上記コースAD変換器の変換結果に基づき、上記アナログ入力信号の下位nビットnNmのデジタル信号に変換するファインFineAD変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースAD変換器に供給し、上記ファインAD変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインAD変換器に供給するトラッキングおよびホールドTH回路と、を含み、上記TH回路は、上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する信号処理システム。ところが、上述したように、サブレンジ型AD変換器は、コースCADC用TH回路12CとファインFADC用TH回路12Fを有していることから、セル面積が増大する。また、各TH回路12C,12FのスイッチSW2C,F,SW1C,F、サンプリング容量CsC、Fのばらつきや、スイッチSW1C,Fをオンオフさせるタイミングのスキューで次の不利益がある。すなわち、各TH回路12C,12Fのスイッチや容量のばらつきやスイッチングのスキューによりサンプリング容量にサンプリングされるアナログ信号に、FADCとCADCDで差が生じてしまう。本技術は、面積の増大を防止でき、かつサンプリングされるコース用AD変換器とファイン用AD変換器間のアナログ信号に誤差が生じることを抑止できるAD変換器および信号処理システムを提供することにある。本発明の第1の観点のAD変換器は、アナログ入力信号をNビットのデジタル信号に変換する際に、上位mビットのデジタル信号に変換するコースCoarseアナログデジタルAD変換器と、上記コースAD変換器の変換結果に基づき、上記アナログ入力信号の下位nビットnNmのデジタル信号に変換するファインFineAD変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースAD変換器に供給し、上記ファインAD変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインAD変換器に供給するトラッキングおよびホールドTH回路と、を含み、上記TH回路は、上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する。本発明の第2の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するAD変換器を有し、上記AD変換器は、アナログ入力信号をNビットのデジタル信号に変換する際に、上位mビットのデジタル信号に変換するコースCoarseアナログデジタルAD変換器と、上記コースAD変換器の変換結果に基づき、上記アナログ入力信号の下位nビットnNmのデジタル信号に変換するファインFineAD変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースAD変換器に供給し、上記ファインAD変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインAD変換器に供給するトラッキングおよびホールドTH回路と、を含み、上記TH回路は、上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する。本発明によれば、面積の増大を防止でき、かつサンプリングされるコース用AD変換器とファイン用AD変換器間のアナログ信号に誤差が生じることを抑止できる。以下、本発明の実施形態を添付図面に関連付けて説明する。なお、説明は以下の順序で行う。1.サブレンジ型AD変換器の基本的な構成例2.サブレンジ型AD変換器の要部であるTH回路の構成例3.信号処理システムの構成例<1.サブレンジ型AD変換器の基本的な構成例>図2は、本実施形態に係るサブレンジ型AD変換器の基本的な全体構成例を示す図である。サブレンジ型AD変換器100は、リファレンス回路110、コースCoarseAD変換器CADC120、ファインFineAD変換器FADC130、マルチプレクサ140、およびタイミングジェネレータ150を有する。サブレンジ型AD変換器100は、CADC用出力バッファ160およびFADC用出力バッファ170を有する。図2は、基本的な構成であって、CADC120およびFADC130にそれぞれサンプリング容量Csを持つような構成となっているが、実際には図3に示すように、サンプリング容量Csを、精度の要求されるFADC130に合わせて共有している。本実施形態のAD変換器100は、後で説明するように、CADC120とFADC130でTHトラッキングおよびホールド回路、並びにそのサンプリング容量を一部共有する構成を特徴としている。リファレンス回路110は、高電位側の電源VRTと低電位側の電源VRBとの間に直列に接続された複数の抵抗Rからなる一または複数の抵抗ラダーにより構成される。リファレンス回路110は、CADC120がAD変換する際に基準となる1または複数のコース用参照電圧VREFCをCADC120に供給する。また、リファレンス回路110は、FADC120がAD変換する際に基準となる1または複数のファイン用参照電圧VREFFをマルチプレクサ140を介してFADC130に供給する。CADC120は、図2に示すように、アナログ入力信号アナログ入力電圧VINをNビットのデジタル信号に変換する際に、上位mビットのデジタル信号に変換する。CADC120は、変換により得られた上位mビットのデジタル信号を、マルチプレクサ140および出力バッファ160に出力する。なお、CDAC120は、アンプ121、および2値化回路122を含む。FADC130は、アナログ入力信号VINをNビットのデジタル信号に変換する際、CADC120の変換結果に基づき、下位nビットn=N-mのデジタル信号に変換する。FADC130は、変換により得られた下位nビットのデジタル信号を出力バッファ170に出力する。なお、FDAC130は、アンプ131、および2値化回路132を含む。マルチプレクサ180は、マトリクス配列された複数のスイッチマトリクススイッチを含み、CADC120の出力信号に応じて、リファレンス回路110から供給される参照電圧を選択して、ファイン用参照電圧VREFFとしてFADC130に供給する。タイミングジェネレータ150は、回路全体のタイミングを制御する。タイミングジェネレータ150は、クロック信号CLKに同期した信号S150により、CADC120、FADC130、出力バッファ160,170の動作タイミングを制御する。このサブレンジ型AD変換器100は、アナログ入力信号VINがCADC120により上位mビットのデジタル信号に変換され、その変換結果よりFADC130に供給する参照電圧がマルチプレクサ140により決定選択される。FADC130では与えられた参照電圧VREFFを元に下位nビットが変換される。<2.サブレンジ型AD変換器の要部であるTH回路の構成例>図3は、本実施形態に係るサブレンジ型AD変換器のコースAD変換器CADCとファインAD変換器FADCの共有のTH回路の例を模式的に示す図である。本実施形態においては、TH回路を構成するサンプリング容量Csを、精度の要求されるFADC130に合わせて、精度の要求されないCADC120はそのサンプリング容量を分割してTH回路を構成する。本実施形態においては、FADC130とCADC120で同じサンプリング容量Csを使用することでTH回路200のサンプリング誤差帯域差タイミング差を0にすることができる。図2は、基本的な構成であって、CADC120およびFADC130にそれぞれサンプリング容量Csを持つような構成となっているが、実際には図3に示すように、サンプリング容量Csを、精度の要求されるFADC130に合わせて共有している。本実施形態においては、TH回路200は、共有部210、コース入力部220、ファイン入力部230、および共有ノードND200を含んで形成されている。共有部210は、共通の第1のスイッチSW211、第2のスイッチSW212、コース用第3のスイッチSW213C、ファイン用第3のスイッチSW213F、およびサンプリング容量Csを含む。コース入力部220は、コース用第4のスイッチSW214Cおよびコース用第5のスイッチ215Cを含む。ファイン入力部230は、ファイン用第4のスイッチSW214Fおよびファイン用第5のスイッチ215Fを含む。第1のスイッチSW211は、端子aが電圧VC1の供給ラインに接続され、端子bがコース用第5のスイッチSW215Cの端子a、ファイン用第5のスイッチSW215Fの端子a、およびサンプリング容量Csの一端第1電極に接続されている。第2のスイッチSW212は、端子aがアナログ入力信号VINの供給ラインに接続され、端子bがサンプリング容量Csの他端第2電極に接続されている。コース用第3のスイッチSW213Cは、端子aがリファレンス回路110による一または複数のコース用参照電圧VREFCの供給ラインに接続され、端子bがサンプリング容量Csの他端第2電極に接続されている。ファイン用第3のスイッチSW213Fは、端子aがマルチプレクサ140リファレンス回路110による一または複数のファイン用参照電圧VREFFの供給ラインに接続され、端子bがサンプリング容量Csの他端第2電極に接続されている。コース用第4のスイッチSW214Cは、端子aが電圧VC4の供給ラインに接続され、端子bがコース用第5のスイッチSW215Cの端子bおよびCADC120の入力に接続されている。ファイン用第4のスイッチSW214Fは、端子aが電圧VC4の供給ラインに接続され、端子bがファイン用第5のスイッチSW215Fの端子bおよびFADC130の入力に接続されている。このように、TH回路200を共有分割する構成についてさらに説明する。本実施形態のサブレンジ型AD変換器100においては、通常TH回路を2つ以上もつ回路構成において、精度サーマルノイズを小さくすることがより要求されるTH回路を分割して、図3に示すように、精度が要求されないTH回路を構成する。すなわち、FADC130のTH回路のサンプリング容量値Csは、要求されるサーマルノイズkT/Csで決まるため、大きな容量値になる。精度サーマルノイズが低くてよいCADC120のサンプリング容量Cs’は小さくてよいため、FADC130のTH回路のサンプリング容量を分割して構成できる。原理的には、サンプリング容量CsはFADC130の精度で構成し、それを分割したサンプリング容量Cs’でCADC120のサンプリング容量を構成する。これにより、FADC130のサーマルノイズkT/Csにすることができ、サーマルノイズを平均化することができる。たとえば、4ビットAD変換器でCADC120を2ビット、FADC130を2ビットで構成した時に、ファイン側のTH回路は4ビットの精度を確保できるサンプリング容量Csが必要になる。コース側のサンプリング容量は2ビット精度でよいので、ファイン側のサンプリング容量の容量値の1/16のサイズで良い。ファインのサンプリング容量を1/4にしてコース側のTH回路を構成し、その後分割した容量をマージしてファイン側のTH回路を構成する。そうすることでkT/Cを精度が必要なときに、1/4に分割したノイズを平均化することで対応することができる。このような構成を有するTH回路200においては、共有部210のスイッチSW211、スイッチSW212、コース入力部220のSW214Cのみがオンすることによってアナログ入力信号VINをサンプリング容量Csによりサンプリングする。次に、共有部210のスイッチSW213Cおよびコース入力部220のスイッチSW215Cのみがオンすることによってリファレンス回路からのコース用参照電圧VREFCとの比較電圧を、CADC120のアンプAMP121に伝える。次に、TH回路200においては、共有部210のスイッチSW211、SW212、ファイン入力部230のSW214Fのみがオンすることによってアナログ入力信号VINをサンプリング容量Csによりサンプリングする。次に、共有部210のスイッチSW213Fおよびファイン入力部230のスイッチSW215Fのみがオンすることによって、マルチプレクサ140を介してファイン用参照電圧VREFFとの比較電圧を、FADC130のアンプAMP131に伝える。この場合、CDAC120の出力でファイン用参照電圧VREFFが決定選択される。たとえば共有部210のスイッチSW213Fが複数並列に配置され、これらのスイッチSW213FがCADC120の出力で選択的にオンオフされるように構成することも可能である。このような構成では、スイッチSW213Fがマルチプレクサの機能を併せ持つことになる。図4は、本実施形態に係るサブレンジ型AD変換器のコースAD変換器CADCとファインAD変換器FADCの共有のTH回路の具体例を示す図である。図5は、図4のTH回路の動作の概略を説明するためのタイミングチャートである。図4のTH回路200Aは、FADC130Aの入力が2入力となっており、共有部210Aが2系統の共有部210A-1,210A-2により形成されている。各共有部210A-1,210A-2には複数のコース用参照電圧VREFC[N-1],[N-2]、並びに、複数のファイン用参照電圧VREFFTOP[N-1]~[0],VREFFBOTTOM[N-1]~[0]が供給される。これに伴い、アナログ入力信号VIN、コース用参照電圧VREFCとファイン用参照電圧VREFFの入力系とが参照電圧のレベルごとに組として複数並列に形成されている。共有部210A-1,210A-2は、第5のスイッチSW215Fと第4のスイッチSW214Fとの接続点を共通ノードND201-1,ND201-2として次のように構成されている。第1のスイッチSW211、第2のスイッチSW212、コース用第3のスイッチSW213C、ファイン用第3のスイッチ213F、第5のスイッチSW215F、サンプリング容量Csを含む共有サンプリング部211-1,211-2が複数形成されている。共有部210A-1,210A-2では、共通ノードND201-1,ND201-2に対してそれぞれ複数の共有サンプリング部211-1,211-2が並列に接続されている。そして、FADC130の2つの入力部にはアンプ131-1,131-2が配置され、アンプ131-1,131-2の入力が共通ノードND201-1,ND201-2に接続されている。なお、各共有サンプリング部211-1,211-2においては、参照電圧のトップ側Tとボトム側Bの第3のスイッチSW213FT、SW213FBを含む。そして、図4の例では、コース入力部220には、コース用の第4のスイッチSW214Cおよび第5のスイッチSW215Cは接続されていない。CADC120の複数の入力部は、図4の例では、共有部210A-1の複数の共有のノードND200-1にそれぞれ接続されている。このCADC120の出力により、共有部210A-1,210A-2に共有サンプリング部211-1,211-2の各ファイン用第3のスイッチSW213Fのオンオフが制御される。すなわち、ファイン用第3のスイッチSW213FがCADC120の出力で選択的にオンオフされるように構成されており、ファイン用第3のスイッチSW213Fがマルチプレクサの機能を併せ持つことになる。換言すれば、CADC120の2値化回路コンパレータ122の比較結果により、ファイン用第3のスイッチSW213Fが選択的にオンオフされる。図4のTH回路の動作を図5に関連付けて説明する。期間Φ1においては、共有部210AのスイッチSW211、スイッチSW212、コース入力部220のSW214Cのみがオンすることによってアナログ入力信号VINをサンプリング容量Csによりサンプリングする。次に、期間Φ2において、共有部210AのスイッチSW213Cのみがオンすることによってリファレンス回路からのコース用参照電圧VREFCとの比較電圧を、CADC120のアンプAMP121に伝える。期間Φ3において、CADC120の出力により共有部210A-1,210A-2に共有サンプリング部211-1,211-2の各ファイン用第3のスイッチSW213Fのオンオフが制御するために選択処理を行う。ファイン用第3のスイッチSW213FTN10、SW213FBN10のセレクトロジック処理を行う。次に、期間Φ4において、処理した選択信号により、共有部210A-1,210A-2に共有サンプリング部211-1,211-2の各ファイン用第3のスイッチSW213Fのオンオフが制御する。そして、第5のスイッチSW215Fがオンし、FADC120における比較動作を行う。本実施形態のサブレジスタ型AD変換器100は、CADC120とFADC130で同じサンプリング容量Csと第1のスイッチSW211と第2のスイッチSW212を共有すること、FADCとCADCのサンプリング差を根本から無くすことができる。すなわち、通常の方式に比べ、コース用、ファイン用のTH回路をマージすることで、THの帯域差、サンプリングタイミング差自体が無くなる。それにより、帯域差やサンプリングタイミング差起因の入力帯域の制限をなくし、設計難易度も低減できる。さらに、下位のアナログ信号を生成するときにすべてのサンプリング容量で演算するため、kTCノイズも抑えられ精度の必要な下位側でのみサンプリング容量の値が決定される。つまり、THの総容量値は下位に必要な容量値のみとなり小面積にもなる。また、コースのTHの数よりファインのTHの数が少ない場合は、サンプリング容量をマージすることができるため、サンプリング容量Csがファイン比較のとき大きくなりkTCノイズが小さくなる。<3.信号処理システムの構成例>図6は、本実施形態に係る信号処理システムの構成例を示すブロック図である。本信号処理システム300は本実施形態に係るAD変換器100が適用可能な信号処理システムとして形成されている。信号処理システム300としては、カメラ信号処理システム等が例示される。本信号処理システム300は、アナログ信号処理回路310、AD変換器320、およびデジタル信号処理回路330を含んで構成されている。信号処理システム300において、AD変換器330として、本実施形態に係るAD変換器100が適用可能である。図6の信号処理システム300では、信号処理をできるだけデジタル信号処理回路330で行い、アナログ信号処理回路310の規模を小さくすることで、小型化高効率化が見込める。ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路310で行っていた信号処理をデジタル信号処理回路330で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。上述した実施形態においては、シングル動作を例に説明したが、本実施形態は、シングル動作、差動動作のどちらでも適用可能である。なお、本技術は以下の構成もとることができる。1アナログ入力信号をNビットのデジタル信号に変換する際に、上位mビットのデジタル信号に変換するコースCoarseアナログデジタルAD変換器と、上記コースAD変換器の変換結果に基づき、上記アナログ入力信号の下位nビットnNmのデジタル信号に変換するファインFineAD変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースAD変換器に供給し、上記ファインAD変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインAD変換器に供給するトラッキングおよびホールドTH回路と、を含み、上記TH回路は、上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有するアナログデジタル変換器。2上記共有される上記サンプリング容量は、容量値が上記ファインAD変換器の精度で形成される上記1記載のアナログデジタル変換器。3上記共有される上記サンプリング容量は、上記ファインAD変換器の精度で形成される容量値を分割した形態で上記コースAD変換器のサンプリング容量として機能する上記2記載のアナログデジタル変換器。4上記TH回路は、共有ノードと、上記サンプリング容量を含み、上記共有ノードと上記アナログ入力信号、上記コース用参照電圧、および上記ファイン用参照電圧の供給ラインとの間に接続された共有部と、上記共有ノードと上記コースAD変換器の入力との間に接続されたコース入力部と、上記共有ノードと上記ファインAD変換器の入力との間に接続されたファイン入力部と、を含む上記11から3のいずれか一に記載のアナログデジタル変換器。5上記共有部は、一端が上記共有ノードに接続された上記サンプリング容量と、上記サンプリング容量の一端と電圧源との間に接続されたサンプリング用第1のスイッチと、上記サンプリング容量の他端と上記アナログ入力信号の供給ラインとの間に接続されたサンプリング用第2のスイッチと、上記サンプリング容量の他端と上記コース用参照電圧の供給ラインとの間に接続されたコース用第3のスイッチと、上記サンプリング容量の他端と上記ファイン用参照電圧の供給ラインとの間に接続されたファイン用第3のスイッチと、を含み、上記ファイン入力部は、上記ファインAD変換器の入力部と電圧源との間に接続されたファイン用第4のスイッチと、上記共有ノードと上記ファインAD変換器の入力との間に接続されたファイン用第5のスイッチと、を含む上記4記載のアナログデジタル変換器。6上記コース入力部は、上記コースAD変換器の入力部と電圧源との間に接続されたコース用第4のスイッチと、上記共有ノードと上記コースAD変換器の入力との間に接続されたコース用第5のスイッチと、を含む上記4記載のアナログデジタル変換器。7上記TH回路は、上記ファイン用第4のスイッチおよび上記ファインAD変換器の入力に接続された少なくとも一つの共通ノードと、上記共有ノード、上記サンプリング容量、上記第1のスイッチ、上記第2のスイッチ、上記コース用第3のスイッチ、上記ファイン用第3のスイッチ、上記ファイン用第5のスイッチを含む複数の共有サンプリング部と、を含み、上記共通ノードに対して上記複数の共有サンプリング部がそれぞれ上記ファイン用第5のスイッチを介して共通に接続され、上記コースAD変換器は、複数の入力に、上記共有サンプリング部の上記共有ノードが接続されている上記5記載のアナログデジタル変換器。8上記ファイン用第3のスイッチは、上記コースAD変換器の変換結果に応じてオンオフが制御される上記5から7のいずれか一に記載のアナログデジタル変換器。9上記アナログ入力信号をサンプリングするときは、上記第1のスイッチ、上記第2のスイッチ、上記第4のスイッチがオン状態に保持され、上記第3のスイッチおよび上記第5のスイッチがオフ状態に保持され、上記参照電圧を入力して比較電圧を得るときは、上記第1のスイッチ、上記第2のスイッチ、上記第4のスイッチがオフ状態に保持され、対応する上記第3のスイッチおよび上記第5のスイッチがオン状態に保持される上記5から8のいずれか一に記載のアナログデジタル変換器。10アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換器を有し、上記AD変換器は、アナログ入力信号をNビットのデジタル信号に変換する際に、上位mビットのデジタル信号に変換するコースCoarseアナログデジタルAD変換器と、上記コースAD変換器の変換結果に基づき、上記アナログ入力信号の下位nビットnNmのデジタル信号に変換するファインFineAD変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧を上記コースAD変換器に供給し、上記ファインAD変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインAD変換器に供給するトラッキングおよびホールドTH回路と、を含み、上記TH回路は、上記アナログ入力信号、上記コース用参照電圧、上記ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する信号処理システム。"