"第1電源と第2電源との間に直列に接続された同一導電型の複数の第1トランジスタを有し、前記複数の第1トランジスタの何れかのドレイン電圧を参照電圧として生成する参照電圧生成部と、前記第1電源と前記第2電源との間に直列に接続され前記参照電圧生成部と同一導電型の複数の第2トランジスタを有し、前記複数の第2トランジスタの何れかのゲートに前記参照電圧が供給され、前記複数の第2トランジスタの何れかのドレイン電圧を制御電圧として出力する電圧変換部と、を備えた制御電圧生成回路。前記複数の第1トランジスタ及び前記複数の第2トランジスタのいずれもPチャネルMOSトランジスタである場合、前記複数の第1トランジスタ及び前記複数の第2トランジスタの各バックゲートは、高電位側電源である前記第1電源に接続され、前記複数の第1トランジスタ及び前記複数の第2トランジスタのいずれもNチャネルMOSトランジスタである場合、前記複数の第1トランジスタ及び前記複数の第2トランジスタの各バックゲートは、低電位側電源である前記第2電源に接続されることを特徴とする請求項1に記載の制御電圧生成回路。前記複数の第1トランジスタ及び前記複数の第2トランジスタの各バックゲートは、自己のソースに接続されることを特徴とする請求項1に記載の制御電圧生成回路。前記複数の第1トランジスタ及び前記複数の第2トランジスタの各バックゲートは、前記第1及び第2電源とは異なる第3電源に接続されることを特徴とする請求項1に記載の制御電圧生成回路。前記複数の第1トランジスタのうち少なくとも2つ以上の第1トランジスタのゲートは、前記第1電源又は前記第2電源に接続されたことを特徴とする請求項1~4のいずれか一項に記載の制御電圧生成回路。前記複数の第1トランジスタのうちの1つのトランジスタの第1ゲートに第1の信号が供給され、前記複数の第1トランジスタのうちの別の1つのトランジスタの第2ゲートに第2の信号が供給される請求項1~4のいずれか一項に記載の制御電圧生成回路。請求項1~6のいずれか一項に記載の制御電圧生成回路と、前記制御電圧により制御される少なくとも1つ以上の第3トランジスタと、を備えた定電流源回路。前記第3トランジスタは、前記複数の第1トランジスタ及び前記複数の第2トランジスタと同一導電型のトランジスタであることを特徴とする請求項7に記載の定電流源回路。請求項1~6のいずれか一項に記載の制御電圧生成回路と、遅延生成部と、を備え、前記遅延生成部は前記制御電圧により制御される少なくとも1つ以上の第3トランジスタと前記第3トランジスタを介して前記第1電源及び前記第2電源の少なくとも何れかと接続されたインバータ回路と、を有する遅延回路。請求項7又は8に記載の定電流源回路を有し、前記第3トランジスタから出力される定電流によって駆動される論理回路。請求項7又は8に記載の定電流源回路を有し、前記第3トランジスタを介して前記第1電源及び第2電源の少なくとも何れかと接続されたことを特徴とする論理回路。請求項1~6のいずれか一項に記載の制御電圧生成回路を備えた半導体装置であって、前記半導体装置は、少なくとも1つ以上の基本セルをさらに備え、前記制御電圧生成回路は、セル高さが前記基本セルのセル高さと略同一である、半導体装置。請求項12に記載の半導体装置であって、前記制御電圧生成回路は、前記基本セルと幅方向に隣接して配置された場合に、当該基本セルの電源配線と前記制御電圧生成回路の電源配線とが互いに接することを特徴とする、半導体装置。請求項13に記載の半導体装置であって、前記制御電圧生成回路は、Nウェル及びPウェルの境界位置が前記基本セルのNウェル及びPウェルの境界位置と高さ方向において略同一の距離に位置する、半導体装置。前記基本セルに対して前記制御電圧生成回路が前記制御電圧を供給することを特徴とする請求項12に記載の半導体装置。請求項9に記載の遅延回路を備えた半導体装置であって、前記半導体装置は、少なくとも1つ以上の基本セルをさらに備え、前記遅延回路は、セル高さが前記基本セルのセル高さと略同一である、半導体装置。請求項10に記載の論理回路を備えた半導体装置であって、前記半導体装置は、少なくとも1つ以上の基本セルをさらに備え、前記論理回路は、セル高さが前記基本セルのセル高さと略同一である、半導体装置。前記複数の第1トランジスタのうち何れか2つのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第2トランジスタのうち何れかの2つのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする請求項9に記載の遅延回路。前記複数の第1トランジスタのうち何れか2つのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第2トランジスタのうち何れかのトランジスタのゲートに前記外部入力信号が供給され、前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする請求項9に記載の遅延回路。まず、1の手法では、ホールド補償値が大きいほど遅延回路数が増加するため、回路規模や消費電力が増大するという問題があった。さらに、従来技術の遅延回路を用いた場合、要求遅延に比例してプロセスばらつき等による遅延ばらつきが大きくなるという問題があった。一方、2の手法では、定電流源の電流値を調整することにより遅延回路の遅延量を容易に制御可能である。しかし、定電流源はプロセスばらつきの影響に比較的弱く、遅延ばらつきが大きくなるという問題があった。また、遅延ばらつきの影響を抑制するための補正回路をさらに備えた場合、回路規模が増大するという問題があった。具体的には、特許文献1及び特許文献2に示された回路は定電流源を備えるが、当該定電流源はダイオード等を有するのが一般的であるため、その影響により回路規模が増大してしまう。さらに、特許文献1は、外部からバイアス信号が供給される回路構成であるが、ランダムに配置される遅延回路の全てにバイアス信号を供給するには大きな配線リソースが必要になってしまう。また、特許文献3及び特許文献4に示された回路は、PチャネルMOSトランジスタ及びNチャネルMOSトランジスタが混在する定電圧生成手段を備えるが、PチャネルMOSトランジスタとNチャネルMOSトランジスタとでは、プロセスばらつきが異なる可能性がある。それにより、遅延ばらつきが大きくなる可能性がある。また、特許文献5及び特許文献6に示された回路は、MOSトランジスタ及び抵抗からなる電圧生成部温度センサ、制御電圧発生部を備えるが、抵抗の占める面積が大きいため、その影響により回路規模が増大してしまう。以上のように、従来技術の遅延回路半導体集積回路では、回路規模の増大を抑制しつつ、外部入力信号に対して精度の高い遅延を付加することができないという問題があった。本発明にかかる制御電圧生成回路は、第1電源と第2電源との間に直列に接続された同一導電型の複数の第1トランジスタを有し、前記複数の第1トランジスタの何れかのドレイン電圧を参照電圧として生成する参照電圧生成部と、前記第1電源と前記第2電源との間に直列に接続され前記参照電圧生成部と同一導電型の複数の第2トランジスタを有し、前記複数の第2トランジスタの何れかのゲートに前記参照電圧が供給され、前記複数の第2トランジスタの何れかのドレイン電圧を制御電圧として出力する電圧変換部と、を備える。上述のような回路構成により、回路規模を増大させることなくトランジスタの閾値電圧に応じた制御電圧を精度良く生成することができる。例えば、この制御電圧が遅延回路に供給されることにより、当該遅延回路は回路規模を増大させることなく外部入力信号に対して精度の高い遅延を付加することができる。本発明により、回路規模を増大させることなくトランジスタの閾値電圧に応じた制御電圧を精度良く生成することが可能な制御電圧生成回路、及び、それを備えることにより安定した定電流を生成することが可能な定電流源回路を提供することができる。さらに、この制御電圧生成回路を備えることにより回路規模を増大させることなく外部入力信号に対して精度の高い遅延を付加することが可能な遅延回路等の論理回路を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1に本発明の実施の形態1にかかる遅延回路半導体集積回路1を示す。図1に示す遅延回路1は、バイアス生成部10と、バイアス生成部20と、遅延生成部30と、を備える。ここで、図1に示す遅延回路1は、バイアス生成部10,20がそれぞれ同一導電型の複数のMOSトランジスタにより構成され、外部からの入力信号に対して精度の高い遅延を付加することを特徴とする。以下、詳細に説明する。遅延生成部30遅延生成部30は、入力信号Aに遅延を付加して出力信号Yとして出力する部である。遅延生成部30は、トランジスタMD1~MD6を有する。なお、本実施の形態では、トランジスタMD1、MD4、及びMD6がNチャネルMOSトランジスタ、トランジスタMD2、MD3、及びMD5がPチャネルMOSトランジスタである場合を例に説明する。また、本実施の形態では、PチャネルMOSトランジスタのバックゲートが高電位側電源端子第1電源端子に接続され、NチャネルMOSトランジスタのバックゲートが低電位側電源端子第2電源端子に接続される場合を例に説明する。トランジスタMD1~MD4は、電源電圧VDDが供給される高電位側電源端子と、接地電圧GNDが供給される低電位側電源端子と、の間に直列に接続される。より具体的には、トランジスタMD1では、ゲートにバイアス生成部20からのバイアス電圧Vn2が供給され、ソースに低電位側電源端子が接続され、ドレインにトランジスタMD4のソースが接続される。トランジスタMD4では、ゲートに入力信号AノードAの電圧が供給され、ドレインにノードUが接続される。トランジスタMD2では、ゲートにバイアス生成部10からのバイアス電圧Vp2が供給され、ソースに高電位側電源端子が接続され、ドレインにトランジスタMD3のソースが接続される。トランジスタMD3では、ゲートに入力信号Aが供給され、ドレインにノードUが接続される。つまり、トランジスタMD1~MD4では、トランジスタMD3,MD4によりインバータが構成されるとともに、定電流用トランジスタであるトランジスタMD2によってトランジスタMD3に高電位側電源端子から供給される電流が制御され、定電流用トランジスタであるトランジスタMD1によってトランジスタMD4から低電位側電源端子に流れる電流が制御される。トランジスタMD5では、ソースに高電位側電源端子が接続され、ゲートにノードUが接続され、ドレインにノードYが接続される。トランジスタMD6では、ソースに低電位側電源端子が接続され、ゲートにノードUが接続され、ドレインにノードYが接続される。つまり、トランジスタMD5,MD6によりインバータが構成される。したがって、遅延生成部30では、電流供給が制御されるインバータと、一般的なインバータと、が直列に接続されている。さらに本実施例ではPチャネルMOSトランジスタMD2,MD3,MD5のバックゲートはそれぞれ高電位側電源端子に接続され、NチャンネンルMOSトランジスタMD1,MD4,MD6のバックゲートはそれぞれ低電位側電源端子に接続されている。バイアス生成部10バイアス生成部10は、バイアス電圧Vp2を生成して遅延生成部30に対して出力する部である。具体的には、バイアス生成部10は、バイアス電圧Vp2を生成し、遅延生成部30に設けられたトランジスタMD2のゲートに対して出力する。それにより、トランジスタMD2のソース-ドレイン間に流れる電流が制御される。図2Aは、バイアス生成部10を示す回路図である。バイアス生成部10は、参照電圧生成部第1参照電圧部11と、電圧変換部第1電圧変換部12と、を有する。参照電圧生成部11は、トランジスタ第1参照用トランジスタMP11,MP12を有する。電圧変換部12は、トランジスタ第1変換用トランジスタMP21,MP22を有する。なお、本実施の形態では、トランジスタMP11、MP12、MP21、及びMP22がPチャネルMOSトランジスタである場合を例に説明する。つまり、トランジスタMP11、MP12、MP21、及びMP22は、同一導電型のMOSトランジスタである。参照電圧生成部11において、トランジスタMP11,MP12は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタMP11では、ゲートに接地電圧GNDが供給され、ドレインに低電位側電源端子が接続され、ソースにトランジスタMP12のドレインが接続される。トランジスタMP12では、ゲートに接地電圧GNDが供給され、ソースに高電位側電源端子が接続される。そして、参照電圧生成部11は、トランジスタMP11のソースとトランジスタMP12のドレインとを接続する信号線上のノードの電位を参照電圧Vp1として出力する。なお、本実施の形態では、参照電圧生成部11を構成するトランジスタMP11,MP12のゲートには、何れも接地電圧GNDが供給される場合を例に説明しているが、これに限らず一定の電圧を与えても良い。参照電圧生成部11がデバイスのしきい値ばらつきに対して逆方向の特性を持つ参照電圧Vp1を生成する回路構成であれば適宜変更可能である。この条件を満たすのであれば、例えば、トランジスタMP11,MP12がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタMP11,MP12のゲートには、接地電圧GND及び内部ノードの何れかが接続され、好ましくは、外部からの信号は供給されない。電圧変換部12において、トランジスタMP21,MP22は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタMP21では、ゲートに接地電圧GNDが供給され、ドレインに低電位側電源端子が接続され、ソースにトランジスタMP22のドレインが接続される。トランジスタMP22では、ゲートに参照電圧生成部11からの参照電圧Vp1が供給され、ソースに高電位側電源端子が接続される。そして、電圧変換部12は、トランジスタMP21のソースとトランジスタMP22のドレインとを接続する信号線上のノードの電位をバイアス電圧Vp2として出力する。なお、本実施の形態では、電圧変換部12を構成するトランジスタMP21,MP22のゲートには、何れも接地電圧GND又は参照電圧Vp1が供給される場合を例に説明しているが、これに限らず一定電圧を与えても良い。電圧変換部12がデバイスのしきい値ばらつきに対して正方向特性のバイアス電圧Vp2を生成する回路構成であれば適宜変更可能である。この条件を満たすのであれば、例えば、トランジスタMP21,MP22がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタMP21,MP22のゲートには、接地電圧GND、参照電圧Vp1、及び内部ノードの何れかが接続され、好ましくは、外部からの信号は供給されない。バイアス生成部20バイアス生成部20は、バイアス電圧Vn2を生成して遅延生成部30に対して出力する部である。具体的には、バイアス生成部20は、バイアス電圧Vn2を生成し、遅延生成部30に設けられたトランジスタMD1のゲートに対して出力する。それにより、トランジスタMD1のソース-ドレイン間に流れる電流が制御される。図2Bは、バイアス生成部20を示す回路図である。バイアス生成部20は、参照電圧生成部第2参照電圧部21と、電圧変換部第2電圧変換部22と、を有する。参照電圧生成部21は、トランジスタ第2参照用トランジスタMN11,MN12を有する。電圧変換部22は、トランジスタ第2変換用トランジスタMN21,MN22を有する。なお、本実施の形態では、トランジスタMN11、MN12、MN21、及びMN22がNチャネルMOSトランジスタである場合を例に説明する。つまり、トランジスタMN11、MN12、MN21、及びMN22は、同一導電型のMOSトランジスタである。参照電圧生成部21において、トランジスタMN11,MN12は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタMN11では、ゲートに電源電圧VDDが供給され、ソースに低電位側電源端子が接続され、ドレインにトランジスタMN12のソースが接続される。トランジスタMN12では、ゲートに電源電圧VDDが供給され、ドレインに高電位側電源端子が接続される。そして、参照電圧生成部21は、トランジスタMN11のドレインとトランジスタMN12のソースとを接続する信号線上のノードの電位を参照電圧Vn1として出力する。なお、本実施の形態では、参照電圧生成部21を構成するトランジスタMN11,MN12のゲートには、何れも電源電圧VDDが供給される場合を例に説明しているが、これに限らず一定電圧を与えても良い。参照電圧生成部21がデバイスのしきい値ばらつきに対して逆方向特性の参照電圧Vn1を生成する回路構成であれば適宜変更可能である。この条件を満たすのであれば、例えば、トランジスタMN11,MN12がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタMN11,MN12のゲートには、電源電圧VDD及び内部ノードの何れかが接続され、好ましくは、外部からの信号は供給されない。電圧変換部22において、トランジスタMN21,MN22は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタMN21では、ゲートに参照電圧生成部21からの参照電圧Vn1が供給され、ソースに低電位側電源端子が接続され、ドレインにトランジスタMN22のソースが接続される。トランジスタMN22では、ゲートに電源電圧VDDが供給され、ドレインに高電位側電源端子が接続される。そして、電圧変換部22は、トランジスタMN21のドレインとトランジスタMN22のソースとを接続する信号線上のノードの電位をバイアス電圧Vn2として出力する。なお、本実施の形態では、電圧変換部22を構成するトランジスタMN21,MN22のゲートには、何れも電源電圧VDD又は参照電圧Vn1が供給される場合を例に説明しているが、これに限らず一定電圧を与えても良い。電圧変換部22がデバイスのしきい値ばらつきに対して正方向特性のバイアス電圧Vn2を生成する回路構成であれば適宜変更可能である。この条件を満たすのであれば、例えば、トランジスタMN21,MN22がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタMN21,MN22のゲートには、電源電圧VDD、参照電圧Vn1、及び内部ノードの何れかが接続され、好ましくは、外部からの信号は供給されない。図3は、遅延回路1のレイアウトパターンの一例を示す図である。バイアス生成部10は、図3の紙面の左側上部において、P領域を含むNウェル上に形成される。バイアス生成部20は、図3の紙面の左側下部において、N領域を含むPウェル上に形成される。遅延生成部30は、図3の紙面の右側において、P領域を含むNウェル上及びN領域を含むPウェル上に形成される。バイアス生成部10では、PチャネルMOSトランジスタであるトランジスタMP12、MP11、MP21、及びMP22が、紙面の左側上部において左から右に向けて順に形成される。バイアス生成部20では、NチャネルMOSトランジスタであるトランジスタMN11、MN12、MN22、及びMN21が、紙面の左側下部において左から右に向けて順に形成される。遅延生成部30では、PチャネルMOSトランジスタであるトランジスタMD2、MD3、及びMD5が、紙面の右側上部において左から右に向けて順に形成され、NチャネルMOSトランジスタであるトランジスタMD1、MD4、及びMD6が、紙面の右側下部において左から右に向けて順に形成される。このように、遅延回路1では、バイアス生成部10が複数の同一導電型Pチャネル型のMOSトランジスタによって構成され、バイアス生成部20が複数の同一導電型Nチャネル型のMOSトランジスタによって構成される。なお、バイアス生成部10とバイアス生成部20との間には、電源配線以外に外部から接続される信号配線が存在しない。したがって、入出力信号線と電源配線以外の配線領域を必要とせず、レイアウト設計が容易になる。次に、図1に示す遅延回路1の動作について、図4A、図4B及び図4Cを用いて説明する。図4Aは参照電圧生成部21、図4Bは電圧変換部22、図4Cは遅延生成部30の動作波形を示す図である。ここでは、バイアス生成部20と、関連する遅延生成部30と、の動作のみについて説明するが、バイアス生成部10と、関連する遅延生成部30と、の動作についても同様である。参照電圧生成部21は、プロセスばらつき等の影響によりトランジスタの閾値電圧が高い場合Slow条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して、電圧レベルの低い参照電圧Vn1を出力する図4AのSlow。他方、参照電圧生成部21は、トランジスタの閾値電圧が低い場合Fast条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して、電圧レベルの高い参照電圧Vn1を出力する図4AのFast。つまり、参照電圧生成部21は、NチャネルMOSトランジスタの閾値電圧の変動に応じて逆方向特性の参照電圧Vn1を出力する。これに対し、電圧変換部22は、Slow条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの高いバイアス電圧Vn2を出力し図4BのSlow、Fast条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの低いバイアス電圧Vn2を出力する図4BのFast。つまり、電圧変換部22は、NチャネルMOSトランジスタの閾値電圧の変動に応じて正方向特性のバイアス電圧Vn2を出力する。以下、計算式を用いて具体的に説明する。なお、各トランジスタの閾値電圧をVth、トランジスタMN11,MN12に流れる電流をI1、トランジスタMN21,MN22に流れる電流をI2、トランジスタMD1に流れる電流をIdとする。ここで、トランジスタMN11のソース-ドレイン間電圧Vdsは電源電圧VDD-Vthよりも低い電圧レベルであることに対して、トランジスタMN11のゲート-ソース間電圧Vgsは電源電圧VDDと同じ電圧レベルである。つまり、Vds<Vgs-Vthが成り立つ。したがって、トランジスタMN11は線形領域にて動作する。その他のトランジスタは、ゲート-ソース間電圧から閾値電圧を引いた値よりもソース-ドレイン間電圧が大きいため、それぞれ飽和領域にて動作する。ここで、線形領域であるトランジスタMN11において、以下の式が成り立つ。なお、μNは電荷の移動度、Coxは単位ゲートあたりの容量、WMN11及びLMN11はそれぞれトランジスタMN11のゲート幅及びゲート長を示す。また、飽和領域であるトランジスタMN12において、以下の式が成り立つ。なお、WMN12及びLMN12はそれぞれトランジスタMN12のゲート幅及びゲート長を示す。式1及び式2を用いて参照電圧Vn1について解くと、以下の近似式が成り立つ。Vn1≒αVDD-Vth3なお、αはWMN11及びWMN12の関数である。また、LMN11=LMN12であるものとする。プロセスが変動プロセスばらつき等による閾値電圧が変動した場合の参照電圧Vn1の変動は、式3より以下のように表される。∂Vn1/∂Vth=-α4式4を見てもわかるように、参照電圧生成部21は、トランジスタの閾値電圧が高い場合Slow条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの低い参照電圧Vn1を出力し、トランジスタの閾値電圧が低い場合Fast条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの高い参照電圧Vn1を出力する。つまり、参照電圧生成部21は、トランジスタMN11,MN12の閾値電圧の変動に応じて逆方向特性の参照電圧Vn1を出力する。次に、飽和領域であるトランジスタMN21において、以下の式が成り立つ。なお、WMN21及びLMN21はそれぞれトランジスタMN21のゲート幅及びゲート長を示す。また、飽和領域であるトランジスタMN22において、以下の式が成り立つ。なお、WMN22及びLMN22はそれぞれトランジスタMN22のゲート幅及びゲート長を示す。式5、式6、及び式3を用いてバイアス電圧Vn2について解くと、以下の近似式が成り立つ。Vn2≒α-βVDDαβVth7なお、βはWMN21及びWMN22の関数である。また、LMN21=LMN22であるものとする。プロセスばらつき等によりトランジスタの閾値電圧が変動した場合のバイアス電圧Vn2の変動は、式7より以下のように表される。∂Vn2/∂Vth=αβ8式8を見てもわかるように、電圧変換部22は、トランジスタの閾値電圧が高い場合Slow条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの高いバイアス電圧Vn2を出力し、トランジスタの閾値電圧が低い場合Fast条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの低いバイアス電圧Vn2を出力する。つまり、電圧変換部22は、トランジスタMN21,MN22の閾値電圧の変動に応じて正方向特性のバイアス電圧Vn2を出力する。このとき、遅延生成部30に設けられたトランジスタMD1のソース-ドレイン間に流れる電流Idは、当該トランジスタMD1のオーバードライブ電圧Vodに比例しており、以下の式で表される。なお、トランジスタMD1のオーバードライブ電圧Vodは、トランジスタMD1のゲート-ソース間電圧から閾値電圧を引いた値であるため、Vod=Vn2-Vthと表される。また、WMD1及びLMD1はそれぞれトランジスタMD1のゲート幅及びゲート長を示す。プロセスばらつき等によりトランジスタの閾値電圧が変動した場合のオーバードライブ電圧Vodの変動は、式10及び式7より以下のように表される。∂Vod/∂Vth≒1-αβ10式10より、トランジスタの閾値電圧が変動した場合にオーバードライブ電圧Vodの変動Idの変動を小さくするにはαβ=1を満たすように、WMN11、WMN12、WMN21、及びWMN22を調整すればよいことがわかる。言い換えると、αβ=1を満たすような設計がなされることにより、トランジスタMD1の閾値電圧の変動に伴って連動してバイアス電圧Vn2が変動するため、トランジスタMD1の閾値電圧が変動しても当該トランジスタMD1のオーバードライブ電圧は一定に保たれる図4C。そのため、トランジスタMD1のドレイン電流は、当該トランジスタMD1の閾値電圧が変動しても一定に保たれる。なお、本実施の形態では、トランジスタMN11が線形領域にて動作する場合を例に説明したが、これに限られない。トランジスタMN11が飽和領域にて動作する場合でも、WMN11、WMN12、WMN21、及びWMN22を調整することにより、所望のバイアス電圧Vn2を出力することが可能である。同様に、バイアス生成部10においても、トランジスタMP11、MP12、MP21、及びMP22のゲート幅を調整することにより、トランジスタMD2の閾値電圧の変動に伴って連動してバイアス電圧Vp2が変動するため、トランジスタMD2の閾値電圧が変動しても当該トランジスタMD2のオーバードライブ電圧は一定に保たれる。そのため、トランジスタMD2のドレイン電流は、当該トランジスタMD2の閾値電圧が変動しても一定に保たれる。それにより、インバータ機能を有するトランジスタMD3,MD4には、常に安定した駆動電流が供給される。なお、バイアス生成部10を構成するトランジスタMP11、MP12、MP21、及びMP22がいずれも飽和領域にて動作する場合でも、これらのトランジスタのゲート幅を調整することにより、所望のバイアス電圧Vp2を出力することが可能である。このように、図1に示す遅延回路1は、プロセスばらつき等によりトランジスタの閾値電圧が変動した場合でも、遅延生成部30に対して安定した駆動電流を供給することができる。これは、バイアス生成部10、20が、参照電圧生成部11、21を用いてばらつきを強調する方向逆方向特性の参照電圧Vp1、Vn1を生成した後、電圧変換部12、22を用いて参照電圧Vp1、Vn1を正方向特性に変換してバイアス電圧Vp2、Vn2を生成しているためである。それにより、図1に示す遅延回路1は、外部からの入力信号Aに対して精度の高い遅延を付加することができる。図13に、図1に示す遅延回路1を用いたチップ作成手順を示す。図13に示すように、チップ作成は、動作記述、論理合成、フロアプラン、IOセルやSRAMセルの配置、電源配線、配置、クロック合成、配線、遅延検証、及び遅延検証、の順に行われるのが一般的である。ここで、遅延回路1を用いたチップ作成手順では、従来技術のチップ作成手順と比較して、各工程で使用されるライブラリのセルラインナップに遅延回路1がさらに追加されるのみである。したがって、遅延回路1を用いたチップ作成手順は、従来技術のチップ作成手順にほとんど変更を加えずに実現可能である。また、図14に、遅延回路1を用いてチップ設計した場合と、遅延回路1を用いずにチップ設計した場合と、におけるホールド補償値と論理回路部分の面積との関係を示す。言い換えると、図14は、ホールド補償値が大きくなった場合に論理回路部分の面積がどれくらい増加するかを示した図である。ここで、遅延回路1では、トランジスタMD1,MD2のサイズを変更することにより遅延生成部30に供給される駆動電流が調節される。例えば、トランジスタMD1,MD2のゲート幅が半分になると、遅延生成部30に供給される駆動電流が半分になるため、入力信号に付加される遅延は2倍になる。このようにして、遅延量の異なる複数の遅延回路1がライブラリのセルラインナップに追加される。それにより、遅延回路1を用いたチップ設計では、ホールド補償値が大きい場合でも回路規模の増大を抑制することができる。例えば、ホールド補償値が標準値の2倍となった場合、遅延回路1を用いたチップ設計では、遅延回路1を用いないチップ設計と比較して、論理回路部分の面積を約30削減することが可能である。なお、バイアス生成部10において、参照電圧生成部11及び電圧変換部12をそれぞれ構成するPチャネルMOSトランジスタの数は2個に限られない。2個以上のPチャネルMOSトランジスタが直列に接続される回路構成に適宜変更可能である。また、参照電圧生成部11を構成する複数のトランジスタのうち何れのドレイン電圧を参照電圧Vp1としてもよい。また、参照電圧Vp1は、電圧変換部12を構成する複数のトランジスタのうち何れのゲートに供給されても良い。また、電圧変換部12を構成する複数のトランジスタのうち何れのドレイン電圧をバイアス電圧Vp2としてもよい。以下、バイアス生成部10の変形例について、図5Aを用いて説明する。図5Aは、バイアス生成部10の変形例をバイアス生成部10aとして示した図である。バイアス生成部10aは、参照電圧生成部11aと、電圧変換部12aと、を有する。なお、参照電圧生成部11aは参照電圧生成部11に対応し、電圧変換部12aは電圧変換部12に対応する。図5Aに示すように、参照電圧生成部11aは、直列接続された3つのPチャネルMOSトランジスタMP11~MP13を有する。トランジスタMP11~MP13のゲートには、何れも接地電圧GNDが供給されている。そして、参照電圧生成部11aは、トランジスタMP12のドレイン電圧を参照電圧Vp1として出力している。また、電圧変換部12aは、直列接続された3つのPチャネルMOSトランジスタMP21~MP23を有する。トランジスタMP21、MP23のゲートには接地電圧GNDが供給され、トランジスタMP22のゲートには、参照電圧生成部11aからの参照電圧Vp1が供給されている。そして、電圧変換部12aは、トランジスタMP22のドレイン電圧をバイアス電圧Vp2として出力している。このように、参照電圧生成部11及び電圧変換部12は、それぞれ2個以上のPチャネルMOSトランジスタが直列に接続される回路構成に適宜変更可能である。同様に、バイアス生成部20において、参照電圧生成部21及び電圧変換部22をそれぞれ構成するNチャネルMOSトランジスタの数は2個に限られない。2個以上のNチャネルMOSトランジスタが直列に接続される回路構成に適宜変更可能である。また、参照電圧生成部21を構成する複数のトランジスタのうち何れのドレイン電圧を参照電圧Vn1としてもよい。また、参照電圧Vn1は、電圧変換部22を構成する複数のトランジスタのうち何れのゲートに供給されても良い。また、電圧変換部22を構成する複数のトランジスタのうち何れのドレイン電圧をバイアス電圧Vn2としてもよい。以下、バイアス生成部20の変形例について、図5Bを用いて説明する。図5Bは、バイアス生成部20の変形例をバイアス生成部20aとして示した図である。バイアス生成部20aは、参照電圧生成部21aと、電圧変換部22aと、を有する。なお、参照電圧生成部21aは参照電圧生成部21に対応し、電圧変換部22aは電圧変換部22に対応する。図5Bに示すように、参照電圧生成部21aは、直列接続された3つのNチャネルMOSトランジスタMN11~MN13を有する。トランジスタMN11~MN13のゲートには、何れも電源電圧VDDが供給されている。そして、参照電圧生成部21aは、トランジスタMN12のドレイン電圧を参照電圧Vn1として出力している。また、電圧変換部22aは、直列接続された3つのNチャネルMOSトランジスタMN21~MN23を有する。トランジスタMN21、MN23のゲートには電源電圧VDDが供給され、トランジスタMN22のゲートには、参照電圧生成部21aからの参照電圧Vn1が供給されている。そして、電圧変換部22aは、トランジスタMN22のドレイン電圧をバイアス電圧Vn2として出力している。このように、参照電圧生成部21及び電圧変換部22は、それぞれ2個以上のNチャネルMOSトランジスタが直列に接続される回路構成に適宜変更可能である。さらに、図1に示す遅延回路1では、バイアス生成部10、バイアス生成部20、及び遅延生成部30を構成する複数のPチャネルMOSトランジスタのバックゲートが高電位側電源端子に接続され、複数のNチャネルMOSトランジスタのバックゲートが低電位側電源端子に接続される場合を例に説明したが、これに限られない。各トランジスタのバックゲートが自己のソースに接続される回路構成にも適宜変更可能である。以下、遅延回路1の変形例について、図6A及び図6Bを用いて説明する。図6Aは、バイアス生成部10の変形例をバイアス生成部10bとして示した図である。バイアス生成部10bは、参照電圧生成部11bと、電圧変換部12bと、を有する。なお、参照電圧生成部11aは参照電圧生成部11に対応し、電圧変換部12aは電圧変換部12に対応する。バイアス生成部10bは、バイアス生成部10と比較して、トランジスタMP11、MP12、MP21、及びMP22のバックゲートが自己のソースに接続されている点において異なる。バイアス生成部10bのそれ以外の回路構成は、バイアス生成部10と同様であるため説明を省略する。図6Bは、バイアス生成部20の変形例をバイアス生成部20bとして示した図である。バイアス生成部20bは、参照電圧生成部21bと、電圧変換部22bと、を有する。なお、参照電圧生成部21aは参照電圧生成部21に対応し、電圧変換部22aは電圧変換部22に対応する。バイアス生成部20bは、バイアス生成部20と比較して、トランジスタMN11、MN12、MN21、及びMN22のバックゲートが自己のソースに接続されている点において異なる。バイアス生成部20bのそれ以外の回路構成は、バイアス生成部20と同様であるため説明を省略する。同様に、遅延生成部30を構成するトランジスタMD1~MD6においても、バックゲートが自己のソースに接続される不図示。このような回路構成により、基板電位効果による影響を低減できるため、各トランジスタのゲート幅を小さくすることができる。それにより、回路面積の増大を抑制することができる。さらに、バイアス生成部10、バイアス生成部20、及び遅延生成部30を構成する各トランジスタのバックゲートが、高電位側電源端子及び低電位側電源端子とは異なるバックゲート用の電源端子に接続される回路構成にも適宜変更可能である。以下、遅延回路1の変形例について、図7A及び図7Bを用いて説明する。図7Aは、バイアス生成部10の変形例をバイアス生成部10cとして示した図である。バイアス生成部10cは、参照電圧生成部11cと、電圧変換部12cと、を有する。なお、参照電圧生成部11cは参照電圧生成部11に対応し、電圧変換部12cは電圧変換部12に対応する。バイアス生成部10cは、バイアス生成部10と比較して、トランジスタMP11、MP12、MP21、及びMP22のバックゲートが、高電位側電源端子及び低電位側電源端子とは異なるバックゲート用の電源端子Vbgに接続されている点において異なる。バイアス生成部10cのそれ以外の回路構成は、バイアス生成部10と同様であるため説明を省略する。図7Bは、バイアス生成部20の変形例をバイアス生成部20cとして示した図である。バイアス生成部20cは、参照電圧生成部21cと、電圧変換部22cと、を有する。なお、参照電圧生成部21cは参照電圧生成部21に対応し、電圧変換部22cは電圧変換部22に対応する。バイアス生成部20cは、バイアス生成部20と比較して、トランジスタMN11、MN12、MN21、及びMN22のバックゲートが、高電位側電源端子及び低電位側電源端子とは異なるバックゲート用の電源端子Vbgに接続されている点において異なる。バイアス生成部20cのそれ以外の回路構成は、バイアス生成部20と同様であるため説明を省略する。同様に、遅延生成部30を構成するトランジスタMD1~MD6においても、バックゲートが、高電位側電源端子及び低電位側電源端子とは異なるバックゲート用の電源端子Vbgに接続される不図示。このような回路構成により、電源端子Vbgの電圧に応じてトランジスタの閾値電圧のばらつきが制御可能となる。トランジスタの閾値電圧のばらつきが補正されると、バイアス生成部10、20による遅延制御の精度が向上する。そのため、各トランジスタのゲート幅を小さくして、回路面積の増大を抑制することも可能となる。このように、本実施の形態にかかる遅延回路は、プロセスばらつき等によりトランジスタの閾値電圧が変動した場合でも、遅延生成部に対して安定した駆動電流を供給することができる。それにより、本実施の形態にかかる遅延回路は、外部からの入力信号Aに対して精度の高い遅延を付加することができる。さらに、本実施の形態にかかる遅延回路は、従来技術と異なり高抵抗素子やダイオードを備えないため、回路規模の増大を抑制することができる。また、各バイアス生成部では、異なる導電型のMOSトランジスタが混在していないため、従来技術と異なり、導電型ごとのプロセスばらつきの違いによる遅延精度の低下は生じない。実施の形態2実施の形態1にかかる遅延回路では、各バイアス生成部を構成する複数のトランジスタに定常電流が流れていた。一方、本実施の形態にかかる遅延回路は、外部からの入力信号が変化してから所定期間のみ各バイアス生成部を動作させることを特徴とする。それにより、本実施の形態にかかる遅延回路は、外部から与えられる入力信号に対して精度の高い遅延を付加するとともに、消費電力の増大を抑制することができる。以下、詳細に説明する。図8に、本発明の実施の形態2にかかる遅延回路1dを示す。図8に示す遅延回路1dは、図1に示す遅延回路1と比較して、バイアス生成部10に代えてバイアス生成部10dを備え、バイアス生成部20に代えてバイアス生成部20dを備える。バイアス生成部10dバイアス生成部10dは、バイアス生成部10と同様に、バイアス電圧Vp2を生成して遅延生成部30に対して出力する部である。図9Aは、バイアス生成部10dを示す回路図である。バイアス生成部10dは、参照電圧生成部11dと、電圧変換部12dと、を有する。参照電圧生成部11dは、トランジスタMP11,MP12を有する。電圧変換部12dは、トランジスタMP21~MP23を有する。なお、いずれのトランジスタも同一導電型Pチャネル型のMOSトランジスタである。参照電圧生成部11dにおいて、トランジスタMP11のゲートにはノードUの電位が供給される。トランジスタMP12のゲートには入力信号Aが供給される。参照電圧生成部11dのその他の回路構成は、参照電圧生成部11と同様であるため、説明を省略する。電圧変換部12dにおいて、トランジスタMP21~MP23は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタMP21では、ゲートに入力信号Aが供給され、ドレインに低電位側電源端子が接続され、ソースにトランジスタMP22のドレインが接続される。トランジスタMP22では、ゲートに参照電圧生成部11dからの参照電圧Vp1が供給され、ソースにトランジスタMP23のドレインが接続される。トランジスタMP23では、ゲートにノードUの電位が供給され、ソースに高電位側電源端子が接続される。そして、電圧変換部12dは、トランジスタMP21のソースとトランジスタMP22のドレインとを接続する信号線上のノードの電位をバイアス電圧Vp2として出力する。電圧変換部12dのその他の回路構成は、電圧変換部12の場合と同様であるため、説明を省略する。バイアス生成部20dバイアス生成部20dは、バイアス生成部20と同様に、バイアス電圧Vn2を生成して遅延生成部30に対して出力する部である。図9Bは、バイアス生成部20dを示す回路図である。バイアス生成部20dは、参照電圧生成部21dと、電圧変換部22dと、を有する。参照電圧生成部21dは、トランジスタMN11,MN12を有する。電圧変換部22dは、トランジスタMN21~MN23を有する。なお、いずれのトランジスタも同一導電型Nチャネル型のMOSトランジスタである。参照電圧生成部21dにおいて、トランジスタMN11のゲートには入力信号Aが供給される。トランジスタMP12のゲートにはノードUの電位が供給される。参照電圧生成部21dのその他の回路構成は、参照電圧生成部21と同様であるため、説明を省略する。電圧変換部22dにおいて、トランジスタMN21~MN23は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタMN21では、ゲートにノードUの電位が供給され、ソースに低電位側電源端子が接続され、ドレインにトランジスタMN22のソースが接続される。トランジスタMN22では、ゲートに参照電圧生成部21dからの参照電圧Vn1が供給され、ドレインにトランジスタMN23のソースが接続される。トランジスタMN23では、ゲートに入力信号Aが供給され、ドレインに高電位側電源端子が接続される。そして、電圧変換部22dは、トランジスタMN22のドレインとトランジスタMN23のソースとを接続する信号線上のノードの電位をバイアス電圧Vn2として出力する。電圧変換部22dのその他の回路構成は、電圧変換部22の場合と同様であるため、説明を省略する。図8に示す遅延回路1dにおいて、入力信号Aと内部信号UノードUの電位とは、基本的には逆相の関係にある。しかし実際には、図10に示すように、入力信号Aが変化してから所定の遅延時間経過後に、内部信号Uは変化する。そのため、所定の遅延時間経過中は、入力信号A及び内部信号Uは何れも同じ論理値を示す。例えば、入力信号A及び内部信号Uが何れも論理値0を示す期間では、バイアス生成部10dを構成する各トランジスタが導通状態となるため、当該バイアス生成部10dがバイアス電圧Vp2を出力する。入力信号A及び内部信号Uが何れも論理値1を示す期間では、バイアス生成部20dを構成する各トランジスタが導通状態となるため、当該バイアス生成部20dがバイアス電圧Vn2を出力する。なお、入力信号A及び内部信号Uが互いに異なる論理値を示す期間では、直列接続された複数のトランジスタのうち何れかが非導通状態となるため、バイアス生成部10d,20dには電流が流れない。つまり、遅延回路1dは、入力信号Aが変化してから所定期間のみバイアス生成部10d,20dを動作させるため、消費電力の増大を抑制することができる。遅延回路1dのその他の動作については遅延回路1の場合と同様であるため、説明を省略する。次に、図11A及び図11Bに、バイアス生成部10d,20dの変形例をバイアス生成部10e,20eとして示す。図11Aに示すように、参照電圧生成部11eは、直列接続された2つのPチャネルMOSトランジスタMP11,MP12を有する。トランジスタMP11のゲートにはノードUの電位が供給され、トランジスタMP12のゲートには入力信号Aが供給される。そして、参照電圧生成部11eは、トランジスタMP12のドレイン電圧を参照電圧Vp1として出力している。また、電圧変換部12eは、直列接続された2つのPチャネルMOSトランジスタMP21,MP22を有する。トランジスタMP21のゲートには入力信号Aが供給され、トランジスタMP22のゲートには参照電圧生成部11eからの参照電圧Vp1が供給されている。そして、電圧変換部12eは、トランジスタMP22のドレイン電圧をバイアス電圧Vp2として出力している。図11Bに示すように、参照電圧生成部21eは、直列接続された2つのNチャネルMOSトランジスタMN11,MN12を有する。トランジスタMN11のゲートには入力信号Aが供給され、トランジスタMN12のゲートにはノードUの電位が供給される。そして、参照電圧生成部21eは、トランジスタMN11のドレイン電圧を参照電圧Vn1として出力している。また、電圧変換部22eは、直列接続された2つのNチャネルMOSトランジスタMN21,MN22を有する。トランジスタMN21のゲートには参照電圧生成部21eからの参照電圧Vn1が供給され、トランジスタMN22のゲートには入力信号Aが供給されている。そして、電圧変換部22eは、トランジスタMN21のドレイン電圧をバイアス電圧Vn2として出力している。このような回路構成でも、バイアス生成部10e,20eは、バイアス生成部10d,20dと同様の効果を奏することができる。実施の形態3本発明の実施の形態3にかかる遅延回路は、実施の形態1及び2の場合と同様の回路構成であるが、バイアス生成部の設計方法が異なる。実施の形態1及び2にかかる遅延回路では、通常、参照電圧生成部の一部のトランジスタを除く全てのトランジスタが飽和状態にて動作するように設計されていた。一方、本実施の形態にかかる遅延回路では、電源電圧VDDが低下した場合に、電圧変換部の一部のトランジスタが線形領域の動作状態になり易いように設計される。具体的には、Pチャネル側の電圧変換部において、バイアス電圧Vp2を出力するノードと高電位側電源端子との間の何れかのトランジスタが線形領域の動作状態になり易いように設計される。また、Nチャネル側の電圧変換部において、バイアス電圧Vn2を出力するノードと低電位側電源端子との間の何れかのトランジスタが線形領域の動作状態になり易いように設計される。図2Bに示すバイアス生成部20の場合を例に説明する。ここで、図12に示すように、電源電圧VDDが低下した場合、参照電圧Vn1、バイアス電圧Vn2、及びトランジスタMD1のオーバードライブ電圧が低下するため、入力信号に対して付加される遅延は増加する傾向にある。このとき、バイアス生成部20は完全にばらつき成分を補正できるわけではない。具体的には、電源電圧VDDが低下するとバイアス電圧Vn2の変動の割合が相対的に大きくなる。それにより、トランジスタMD1のドレイン電流の変動も相対的に大きくなるため、遅延ばらつきは大きくなる。このような課題を解決するため、本実施の形態では、電源電圧VDDが低下した場合に、トランジスタMN21が線形領域の動作状態になり易いように設計される。それにより、電源電圧VDDが低い場合かつSlow条件の場合に、トランジスタMN21が線形領域の動作状態になり易くなる。トランジスタMN21が線形領域の動作状態になると、バイアス電圧Vn2が上昇し、トランジスタMD1のオーバードライブ電圧が増加するため、入力信号に対して付加される遅延が小さくなる。つまり、Slow条件の場合に大きくなり過ぎていた遅延を短くすることができる。なお、本発明は上記実施の形態1~3に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態1~3では、遅延回路が2つのバイアス生成部を備えた場合を例に説明したが、これに限られない。例えば、遅延回路が1つのバイアス生成部を備えた回路構成にも適宜変更可能である。その場合、遅延生成部は、当該バイアス生成部からのバイアス電圧によって変動の少ない駆動電流が供給される回路構成である必要がある。あるいは、遅延回路が1つのバイアス生成部とカレントミラー回路とを備えた回路構成にも適宜変更可能である。その場合、当該バイアス生成部は、一方のバイアス電圧例えばVp2を生成するとともに、カレントミラー回路を用いて他方のバイアス電圧例えばVn2を生成する。上記実施の形態1~3にかかる遅延回路に適用されたバイアス生成部制御電圧生成回路20は、上記したように、NチャネルMOSトランジスタの閾値電圧の変動に応じた電圧レベルの制御電圧Vn2を精度良く生成することができる。そのため、バイアス生成部20とトランジスタMD1とからなる定電流源回路は、NチャネルMOSトランジスタの閾値電圧が変動した場合でも、安定した定電流を生成することができる。それにより、遅延回路は、安定した定電流によって駆動されるため、外部からの入力信号に対して精度の高い遅延を付加することができる。同様に、上記実施の形態1~3にかかる遅延回路に適用されたバイアス生成部制御電圧生成回路10は、上記したように、PチャネルMOSトランジスタの閾値電圧の変動に応じた電圧レベルの制御電圧Vp2を精度良く生成することができる。そのため、制御電圧生成回路10とトランジスタMD2とからなる定電流源回路は、PチャネルMOSトランジスタの閾値電圧が変動した場合でも、安定した定電流を生成することができる。それにより、遅延回路は、安定した定電流によって駆動されるため、外部からの入力信号に対して精度の高い遅延を付加することができる。なお、実施の形態1では、参照電圧生成部11を構成するトランジスタMP11,MP12のゲートに、何れも接地電圧GNDが供給される場合を例に説明しているが、これに限られない。参照電圧生成部11は、プロセスばらつきによるPチャネルMOSトランジスタの閾値電圧の増加に応じて後段のPチャネルMOSトランジスタのゲート-ソース間電圧を小さくするような参照電圧Vp1を生成する回路構成に適宜変更可能である。上記の説明では、このような特性を有する参照電圧Vp1を、PチャネルMOSトランジスタの閾値電圧の変動に対して逆方向特性逆特性を有する参照電圧Vp1、と称している。この条件を満たすのであれば、例えば、トランジスタMP11,MP12がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタMP11,MP12のゲートには、接地電圧GND及び内部ノード電位の何れかが供給される。これは他の実施形態においても同様である。また、実施の形態1では、電圧変換部12を構成するトランジスタMP21,MP22のゲートに、接地電圧GND又は参照電圧Vp1が供給される場合を例に説明しているが、これに限られない。電圧変換部12は、PチャネルMOSトランジスタの閾値電圧の増加に応じて後段のPチャネルMOSトランジスタMD2のゲート-ソース間電圧を大きくするような制御電圧Vp2を、参照電圧Vp1に基づいて生成する回路構成に適宜変更可能である。上記の説明では、このような特性を有する制御電圧Vp2を、PチャネルMOSトランジスタの閾値電圧の変動に対して正方向特性正特性を有する制御電圧Vp2、と称している。この条件を満たすのであれば、例えば、トランジスタMP21,MP22の何れかがダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタMP21,MP22の一方のゲートには、参照電圧Vp1が供給され、他方のゲートには、接地電圧GND及び内部ノード電位の何れかが供給される。これは他の実施形態においても同様である。また、実施の形態1では、参照電圧生成部21を構成するトランジスタMN11,MN12のゲートには、何れも電源電圧VDDが供給される場合を例に説明しているが、これに限られない。参照電圧生成部21は、プロセスばらつきによるNチャネルMOSトランジスタの閾値電圧の増加に応じて後段のNチャネルMOSトランジスタのゲート-ソース間電圧を小さくするような参照電圧Vn1を生成する回路構成に適宜変更可能である。上記の説明では、このような特性を有する参照電圧Vn1を、NチャネルMOSトランジスタの閾値電圧の変動に対して逆方向特性逆特性を有する参照電圧Vn1、と称している。この条件を満たすのであれば、例えば、トランジスタMN11,MN12がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタMN11,MN12のゲートには、電源電圧VDD及び内部ノード電位の何れかが供給される。これは他の実施形態においても同様である。また、実施の形態1では、電圧変換部22を構成するトランジスタMN21,MN22のゲートには、何れも電源電圧VDD又は参照電圧Vn1が供給される場合を例に説明しているが、これに限られない。電圧変換部22は、NチャネルMOSトランジスタの閾値電圧の増加に応じて後段のNチャネルMOSトランジスタMD1のゲート-ソース間電圧を大きくするような制御電圧Vn2を、参照電圧Vn1に基づいて生成する回路構成に適宜変更可能である。上記の説明では、このような特性を有する制御電圧Vn2を、NチャネルMOSトランジスタの閾値電圧の変動に対して正方向特性正特性を有する制御電圧Vn2、と称している。この条件を満たすのであれば、例えば、トランジスタMN21,MN22の何れかがダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタMN21,MN22の一方のゲートには、参照電圧Vn1が供給され、他方のゲートには、電源電圧VDD及び内部ノード電位の何れかが供給される。これは他の実施形態においても同様である。なお、参照電圧生成部は参照電圧生成回路とも称する。電圧変換部は電圧変換回路とも称する。また、バイアス生成部は制御電圧生成回路とも称する。バイアス生成部によって生成されるバイアス電圧例えば、バイアス電圧Vp2,Vn2は、制御電圧例えば制御電圧Vp2,Vn2とも称する。また、参照電圧生成部に設けられた複数のトランジスタ例えば、トランジスタMP11,MP12,MP13、MN11,MN12,MN13は、それぞれ第1トランジスタとも称する。電圧変換部に設けられた複数のトランジスタ例えば、トランジスタMP21,MP22,MP23、MN21,MN22,MN23は、それぞれ第2トランジスタとも称する。ここで、参照電圧生成部に設けられた複数の第1トランジスタのうち少なくとも2つ以上の第1トランジスタのゲートがいずれも電源電圧VDD又は接地電圧GNDに固定的に接続された場合、少なくとも1つの第1トランジスタを線形動作させることが可能になる。第1トランジスタの線形動作については、上記した通りである。また、定電流用トランジスタ例えば、トランジスタMD1,MD2は、第3トランジスタとも称する。なお、制御電圧生成回路とともに定電流源回路を構成する定電流用トランジスタは、一つに限られず複数設けられていても良い。また、高電位側電源端子には第1電源からの電源電圧例えば電源電圧VDDが供給される。低電位側電源端子には第2電源からの電源電圧例えば接地電圧GNDが供給される。バックゲート用の電源端子には第3電源からの電源電圧例えば電源電圧Vbgが供給される。また、図8における入力信号Aは、第1の信号とも称する。図8における内部信号Uは、第2の信号とも称する。次に、本願発明と関連する技術との違いについて説明する。特許文献1及び特許文献2に開示された定電流源は、ダイオード等により生成された制御電圧を定電流に変換しているものと考えられる。このダイオードは回路規模が大きいため、定電流源全体として回路規模が増大してしまう。一方、本発明にかかる制御電圧生成回路は、ダイオード等を備えず、複数のMOSトランジスタのみによって構成されるため、回路規模の増大を抑制することができる。さらに、特許文献1に開示された定電流源は、複数の電流制御型CMOSインバータに対して制御電圧を供給している。そのため、複数の電流制御型CMOSインバータがランダムに配置されている場合、大きな配線リソースが必要になってしまう。一方、本発明にかかる制御電圧生成回路は、そのような問題は生じない。また、特許文献3及び特許文献4に示された回路は、PチャネルMOSトランジスタ及びNチャネルMOSトランジスタが混在する電圧生成部制御電圧生成回路を備えるが、PチャネルMOSトランジスタとNチャネルMOSトランジスタとでは、プロセスばらつきが異なる可能性がある。そのため、これら電圧生成部は、意図した電圧制御電圧を精度良く生成することができない可能性がある。一方、本発明にかかる制御電圧生成回路は、同一導電型の複数のMOSトランジスタにより構成されているため、そのような問題は生じない。また、特許文献5及び特許文献6に示された回路は、MOSトランジスタ及び抵抗からなる電圧生成部制御電圧生成回路を備えるが、抵抗の占める面積が大きいため、その影響により回路規模が増大してしまう。一方、本発明にかかる制御電圧生成回路は、抵抗素子を備えず、複数のMOSトランジスタのみによって構成されるため、回路規模の増大を抑制することができる。このように、本発明にかかる制御電圧生成回路は、従来技術と比較して、回路規模の増大を抑制しつつ、トランジスタの閾値電圧に応じた制御電圧を精度良く生成することができる。実施の形態4本発明にかかる制御電圧生成回路及びそれを備えた定電流源回路は、上記した遅延回路に限られず、OR回路、NAND回路又は複合ゲート回路等の他の論理回路に対しても適用可能である。図15Aは、上記した制御電圧生成回路10とトランジスタMP1とからなる定電流源回路を、一般的な論理回路40に対して適用したブロック図である。制御電圧生成回路10は、上記したように複数のPチャネルMOSトランジスタによって構成され、PチャネルMOSトランジスタの閾値電圧に対して正特性を有する制御電圧Vp2を生成する。Pチャネル型のトランジスタMP1は、高電位側電源端子VDDと論理回路40の高電位側端子との間に設けられ、制御電圧Vp2に基づき高電位側電源端子VDDから論理回路40に安定した定電流を流す。そのため、論理回路40は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、例えば内部信号の立ち上がり遷移を一定にさせることができる。その結果、論理回路40は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、所望の動作を実現することができる。図15Bは、上記した制御電圧生成回路20とトランジスタMN1とからなる定電流源回路を、一般的な論理回路40に対して適用したブロック図である。制御電圧生成回路20は、上記したように複数のNチャネルMOSトランジスタによって構成され、NチャネルMOSトランジスタの閾値電圧に対して正特性を有する制御電圧Vn2を生成する。Nチャネル型のトランジスタMN1は、低電位側電源端子GNDと論理回路40の低電位側端子との間に設けられ、制御電圧Vn2に基づき論理回路40から低電位側電源端子GNDに安定した定電流を流す。そのため、論理回路40は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、例えば内部信号の立ち下り遷移を一定にさせることができる。その結果、論理回路40は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、所望の動作を実現することができる。図16Aは、上記した制御電圧生成回路10とトランジスタMP1とかなる定電流源回路と、制御電圧生成回路20とトランジスタMN1とからなる定電流源回路とを、一般的な論理回路40に対して適用したブロック図である。具体的な回路構成は、図15A及び図15Bの場合と同様であるため、説明を省略する。論理回路40は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、例えば内部信号の立ち上がり遷移及び立ち下がり遷移を一定にさせることができる。その結果、論理回路40は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、所望の動作を実現することができる。図16Bは、上記した制御電圧生成回路10とカレントミラー回路とを組み合わせ、一般的な論理回路40に対して適用したブロック図である。図16Bに示すように、Pチャネル型のトランジスタMP2とNチャネル型のトランジスタMN2とが、高電位側電源端子VDDと低電位側電源端子GNDとの間に直列に接続される。トランジスタMP2は、トランジスタMP1と同様に制御電圧Vp2に基づいてソース-ドレイン間に安定した定電流を流す。したがって、トランジスタMN2のソース-ドレイン間にも安定した定電流が流れる。また、トランジスタMN1,MN2の各ゲートにはトランジスタMP2のドレインが接続されている。そのため、トランジスタMN1のソース-ドレイン間には、トランジスタMN2のソース-ドレイン間に流れる電流に応じて安定した定電流が流れる。それにより、論理回路40は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、例えば内部信号の立ち上がり遷移及び立ち下がり遷移を一定にさせることができる。その結果、論理回路40は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、所望の動作を実現することができる。なお、本実施の形態では、制御電圧生成回路とトランジスタとからなる定電流源回路が一般的な論理回路に対して適用された場合を例に説明したが、これに限られず、アナログ回路に対しても適用可能である。また、制御電圧生成回路によって生成される制御電圧は、図17に示すように、複数の論理回路40に共用されてもよい。実施の形態5本実施の形態では、本発明にかかる制御電圧生成回路及びその回路構成を含む複数の論理回路がそれぞれ機能ブロックとして設計され、各機能ブロックの配置配線情報が設計容易化のために予めライブラリに登録された場合について説明する。これら機能ブロックは、一般的にスタンダードセル基本セルと呼ばれている。なお、これら機能ブロックのスタンダードセルは、セル高さが同じである。また、これら機能ブロックのスタンダードセルは、NウェルとPウェルの境界位置が高さ方向においてそれぞれ同じ距離に位置する。また、レイアウト時に幅方向に一列に配置されるスタンダードセルでは、互いに共通の電源配線高電位側電源VDD及び低電位側電源GNDの各電源配線が使用される。図18は、本発明との比較のため、一般的なインバータのスタンダードセルのレイアウトパターンを示す図である。図19~図22は、それぞれ制御電圧生成回路10、制御電圧生成回路20、制御電圧生成回路10,20の組み合わせ、及び、制御電圧生成回路10とカレントミラー回路の組み合わせ図16B参照のスタンダードセルのレイアウトパターンを示す図である。図19~図22に示すスタンダードセルは、図18に示すインバータのスタンダードセルと同じセル高さである。また、図19~図22に示すスタンダードセルの電源配線は、図18に示すスタンダードセルと同様に、レイアウト時に幅方向に隣接して配置されるスタンダードセルの電源配線に接続されるように形成されている。図23Aは、制御電圧生成回路10とトランジスタMP1とからなる定電流源回路を、一般的な論理回路であるNOR回路40に対して適用したブロック図である図15Aの説明参照。また、図23Bは、図23Aに示す回路のレイアウトパターンを示す図である。なお、電流源セル50はトランジスタMP1により形成されたスタンダードセルである。図23Bに示すように、制御電圧生成回路10、電流源セル50、及び、NOR回路40の各スタンダードセルが、紙面の左から右に向けて順に隣接して配置されている。図24Aは、制御電圧生成回路20とトランジスタMN1とからなる定電流源回路を、一般的な論理回路であるNAND回路40に対して適用したブロック図である図15Bの説明参照。また、図24Bは、図24Aに示す回路のレイアウトパターンを示す図である。なお、電流源セル51はトランジスタMN1により形成されたスタンダードセルである。図24Bに示すように、制御電圧生成回路20、電流源セル51、及び、NAND回路40の各スタンダードセルが、紙面の左から右に向けて順に隣接して配置されている。図23B及び図24Bに示すように、本発明の制御電圧生成回路や電流源セルの各スタンダードセルは、一般的な論理回路のスタンダードセルとともに幅方向に一列に配置されることが可能である。つまり、本発明の制御電圧生成回路や電流源セルの各スタンダードセルは、従来から在るスタンダードセルと混在して用いられることが可能である。それにより、図13でも説明したように、本発明は従来のチップ作成手順を大きく変えることなく適用可能である。図25Aは、制御電圧生成回路によって生成される制御電圧が複数の論理回路40に共用された回路構成を示すブロック図である図17の具体例。より具体的には、制御電圧生成回路10とトランジスタMP1aとからなる定電流源回路と、制御電圧生成回路20とトランジスタMN1aとからなる定電流源回路とが、一般的な論理回路であるNAND回路40に対して適用されている。さらに、制御電圧生成回路10とトランジスタMP1bとからなる定電流源回路と、制御電圧生成回路20とトランジスタMN1bとからなる定電流源回路とが、一般的な論理回路であるNOR回路40に対して適用されている。また、図25Bは、図25Aに示す回路のレイアウトパターンを示す図である。なお、電流源セル52aはトランジスタMP1a,MN1aにより形成されたスタンダードセルであり、電流源セル52bはトランジスタMP1b,MN1bにより形成されたスタンダードセルである。図25Bに示すように、制御電圧生成回路10、電流源セル52a、NAND回路40、電流源セル52b、及び、NOR回路40の各スタンダードセルが、紙面の左から右に向けて順に隣接して配置されている。このように、制御電圧生成回路によって生成される制御電圧が複数の論理回路ここではNAND回路及びNOR回路40に共用されることにより、小面積化を実現することが可能である。図26は、制御電圧生成回路10とトランジスタMP1とを組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である。図27は、制御電圧生成回路20とトランジスタMN1とを組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である。図28は、制御電圧生成回路10,20とトランジスタMP1,MN2とを組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である。図26~図28に示すように、制御電圧生成回路と電流変換用トランジスタここではトランジスタMP1,MN1とを組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。図29は、制御電圧生成回路10、トランジスタMP1及びNOR回路40を組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である図15Aの説明参照。図29に示すように、制御電圧生成回路10、トランジスタMP1及びNOR回路40を組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。図30は、制御電圧生成回路20、トランジスタMN1及びNAND回路40を組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である図15Bの説明参照。図30に示すように、制御電圧生成回路20、トランジスタMN1及びNAND回路40を組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。図31は、制御電圧生成回路10,20と、トランジスタMP1,MN1と、NAND回路40と、を組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である図16Aの説明参照。図31に示すように、制御電圧生成回路10,20と、トランジスタMP1,MN1と、NAND回路40と、を組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。図32は、制御電圧生成回路10,20と、トランジスタMP1,MN1と、NOR回路40と、を組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である図16Aの説明参照。図31に示すように、制御電圧生成回路10,20と、トランジスタMP1,MN1と、NOR回路40と、を組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。以上説明したように、制御電圧生成回路10,20、定電流源回路用のトランジスタたとえばMP1,MN1を個々にセルとして構成してもよい。制御電圧生成回路10と制御電圧生成回路20とを1つのセルとして構成してもよい。制御電圧生成回路と定電流源回路用のトランジスタたとえばMP1,MN1を1つのセルとして構成してもよい。さらには、制御電圧生成回路及び定電流源回路用のトランジスタと、NANDやNORといった論理回路と、を組み合わせて1つのセルとしてもよい。このように、本願発明の制御電圧生成回路10,20、電流源回路用のトランジスタ、を個々にセル化、さらにはこれらと論理回路とを組み合わせてセル化することにより、通常のスタンダードセル方式の設計が可能となる。したがって、本願発明の制御電圧生成回路10,20、電流源回路用のトランジスタ、の個々のセル、さらにはこれらと論理回路とを組み合わせたセルによって構成された半導体装置の提供が容易になる。付記1第1電源端子と第2電源端子との間に直列に接続された同一導電型の複数の第1参照用トランジスタを有し、いずれかの前記第1参照用トランジスタのドレイン電圧を第1参照電圧として生成する第1参照電圧部と、前記第1電源端子と前記第2電源端子との間に直列に接続され前記第1参照電圧部と同一導電型の複数の第1変換用トランジスタを有し、前記第1参照電圧に基づいていずれかの前記第1変換用トランジスタのドレイン電流が制御されるとともに、いずれかの前記第1変換用トランジスタのドレイン電圧を第1制御電圧として生成する第1電圧変換部と、前記第1制御電圧に基づいてドレイン電流が制御される第1定電流用トランジスタを有し、当該ドレイン電流に応じた遅延を外部入力信号に対して付加する遅延生成部と、を備えた半導体集積回路。付記2前記複数の第1参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第1変換用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする付記1に記載の半導体集積回路。付記3前記複数の第1参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第1変換用トランジスタのうち何れかのトランジスタのゲートに前記外部入力信号が供給され、前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする付記1に記載の半導体集積回路。付記4前記複数の第1参照用トランジスタのうち所定のトランジスタが線形領域にて動作することを特徴とする付記1~3のいずれか一項に記載の半導体集積回路。付記5前記第1参照電圧部と異なる導電型の複数の第2参照用トランジスタを有し、何れかの第2参照用トランジスタのドレイン電圧を第2参照電圧として生成する第2参照電圧部と、前記第1電圧変換部と異なる導電型の複数の第2変換用トランジスタを有し、何れかの第2変換用トランジスタのドレイン電圧を第2制御電圧として生成する第2電圧変換部と、をさらに備え、前記遅延生成部は、前記第2制御電圧に基づいてドレイン電流が制御される第2定電流用トランジスタをさらに有し、前記第1及び第2定電流用トランジスタのドレイン電流に応じた遅延を前記外部入力信号に対して付加することを特徴とする付記1に記載の半導体集積回路。付記6前記複数の第1参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第1変換用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第2参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第2変換用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする付記5に記載の半導体集積回路。付記7前記複数の第1参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第1変換用トランジスタのうち何れかのトランジスタのゲートに前記外部入力信号が供給され、前記複数の第2参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、前記複数の第2変換用トランジスタのうち何れかのトランジスタのゲートに前記外部入力信号が供給され、前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする付記5に記載の半導体集積回路。付記8前記複数の第1参照用トランジスタのうち所定のトランジスタが線形領域にて動作し、前記複数の第2参照用トランジスタのうち所定のトランジスタが線形領域にて動作することを特徴とする付記5~7のいずれか一項に記載の半導体集積回路。付記9前記複数のトランジスタのうち、PチャネルMOSトランジスタのバックゲートは第1電源端子に接続され、NチャネルMOSトランジスタのバックゲートは第2電源端子に接続されることを特徴とする付記1~8のいずれか一項に記載の半導体集積回路。付記10前記複数のトランジスタのバックゲートは、自己のソースに接続されることを特徴とする付記1~8のいずれか一項に記載の半導体集積回路。付記11前記複数のトランジスタのバックゲートは、前記第1及び第2電源端子とは異なるバックゲート専用の電源端子に接続されることを特徴とする付記1~8のいずれか一項に記載の半導体集積回路。"