"半導体基板と、第1のラインと、前記第1のラインより前記半導体基板から遠い位置で前記第1のラインに交差する第2のラインと、前記第1のラインと前記第2のラインとが交差する位置に配されたメモリセルと、前記第2のラインを介して前記メモリセルの上に配された第2のメモリセルと、を備え、前記メモリセルは、抵抗変化層と、前記抵抗変化層の上に配された上部電極層と、前記抵抗変化層の下に配された下部電極層と、前記上部電極層の上又は前記下部電極層の下に配されたダイオード層と、前記上部電極層及び前記下部電極層の少なくとも一方の電極層の側壁に存在する第1の酸化膜と、前記少なくとも一方の電極層の側壁及び前記第1の酸化膜を覆う保護膜と、前記ダイオード層の側壁に存在する第2の酸化膜と、を有し、前記第2のメモリセルは、第2の抵抗変化層と、前記第2の抵抗変化層の上に配された第2の上部電極層と、前記第2の抵抗変化層の下に配された第2の下部電極層と、前記第2の上部電極層の上又は前記第2の下部電極層の下に配された第2のダイオード層と、前記第2の上部電極層及び前記第2の下部電極層の少なくとも一方の電極層の側壁に存在する第3の酸化膜と、を有し、前記第1の酸化膜の膜厚は、前記第2の酸化膜の膜厚および前記第3の酸化膜の膜厚より厚く前記第3の酸化膜の膜厚は、前記第2の酸化膜の膜厚より厚いことを特徴とする不揮発性半導体記憶装置。第1のラインと、前記第1のラインに交差する第2のラインと、前記第1のラインと前記第2のラインとが交差する位置に配されたメモリセルと、を備え、前記メモリセルは、抵抗変化層と、前記抵抗変化層の上に配された上部電極層と、前記抵抗変化層の下に配された下部電極層と、前記上部電極層の上又は前記下部電極層の下に配されたダイオード層と、前記上部電極層及び前記下部電極層の少なくとも一方の電極層の側壁に存在する第1の酸化膜と、前記ダイオード層の側壁に存在する第2の酸化膜と、を有し、前記第1の酸化膜の膜厚は、前記第2の酸化膜の膜厚より厚いことを特徴とする不揮発性半導体記憶装置。前記メモリセルは、前記少なくとも一方の電極層の側壁及び前記第1の酸化膜を覆う保護膜をさらに有することを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記第2のラインは、前記メモリセルの上に配され、前記メモリセルは、前記メモリセルにおける前記少なくとも一方の電極層と前記第2のラインとの間の積層構造の側壁を覆う第2の保護膜をさらに有し、前記第2の保護膜は、前記保護膜より厚いことを特徴とする請求項2に記載の不揮発性半導体記憶装置。半導体基板上に第1のラインと、前記第1のラインに交差する第2のラインと、前記第1のラインと前記第2のラインとが交差する位置に配されたメモリセルとを有し、前記メモリセルがダイオード層、下部電極層、抵抗変化層、及び上部電極層を有する不揮発性半導体記憶装置の製造方法であって、前記メモリセルの形成では、前記下部電極層及び前記上部電極層のいずれかの電極層となるべき層を形成し、前記電極層となるべき層の上に、前記ダイオード層となるべき層を含む積層膜を形成し、前記積層膜を加工して側壁の露出された積層構造を形成し、前記積層構造の側壁を覆う保護膜を形成し、前記積層構造の側壁が前記保護膜で覆われた状態で、前記電極層となるべき層を加工して側壁の露出された電極層を形成し、前記積層構造の側壁が前記保護膜で覆われた状態で、前記側壁の露出された電極層の側壁を酸化することを特徴とする不揮発性半導体記憶装置の製造方法。前記いずれかの電極層は、前記下部電極層であり、前記積層膜では、前記抵抗変化層となるべき層、前記上部電極層となるべき層、前記ダイオード層となるべき層が前記半導体基板側から順に積層されており、前記積層構造では、前記抵抗変化層、前記上部電極層、前記ダイオード層が前記半導体基板側から順に積層されていることを特徴とする請求項5に記載の不揮発性半導体記憶装置の製造方法。前記いずれかの電極層は、前記上部電極層であり、前記メモリセルの形成では、前記下部電極層となるべき層、前記抵抗変化層となるべき層、前記上部電極層となるべき層を前記半導体基板側から順に形成した後に、前記上部電極層となるべき層の上に前記積層膜を形成し、前記上部電極層の側壁を酸化した後に、前記積層構造の側壁が前記保護膜で覆われた状態で、前記抵抗変化層となるべき層及び前記下部電極層となるべき層を加工してそれぞれ側壁の露出された前記下部電極層及び前記抵抗変化層を形成し、前記下部電極層及び前記抵抗変化層の側壁を覆う第2の保護膜を形成することを特徴とする請求項5に記載の不揮発性半導体記憶装置の製造方法。半導体基板上に第1のラインと、前記第1のラインに交差する第2のラインと、前記第1のラインと前記第2のラインとが交差する位置に配されたメモリセルとを有し、前記メモリセルがダイオード層、下部電極層、抵抗変化層、及び上部電極層を有する不揮発性半導体記憶装置の製造方法であって、前記メモリセルの形成では、前記ダイオード層となるべき層を形成し、前記ダイオード層となるべき層の上方に前記下部電極層及び前記上部電極層のいずれかの電極層となるべき層を形成し、前記電極層となるべき層の上に積層膜を形成し、前記積層膜を加工して側壁の露出された積層構造を形成し、前記積層構造の側壁を覆う保護膜を形成し、前記積層構造の側壁が前記保護膜で覆われた状態で、前記電極層となるべき層を加工して側壁の露出された電極層を形成し、前記積層構造の側壁が前記保護膜で覆われた状態で、前記側壁の露出された電極層の側壁を酸化し、前記積層構造の側壁が前記保護膜で覆われた状態で、前記ダイオード層となるべき層を加工して側壁の露出された前記ダイオード層を形成し、前記ダイオード層の側壁を覆う第2の保護膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。前記いずれかの電極層は、前記下部電極層であり、前記積層膜では、前記抵抗変化層となるべき層、前記上部電極層となるべき層、前記ダイオード層となるべき層が前記半導体基板側から順に積層されており、前記積層構造では、前記抵抗変化層、前記上部電極層、前記ダイオード層が前記半導体基板側から順に積層されていることを特徴とする請求項8に記載の不揮発性半導体記憶装置の製造方法。前記いずれかの電極層は、前記上部電極層であり、前記メモリセルの形成では、前記下部電極層となるべき層、前記抵抗変化層となるべき層、前記上部電極層となるべき層を前記半導体基板側から順に形成した後に、前記上部電極層となるべき層の上に前記積層膜を形成し、前記上部電極層の側壁を酸化した後に、前記積層構造の側壁が前記保護膜で覆われた状態で、前記抵抗変化層となるべき層、前記下部電極層となるべき層、及び前記ダイオード層となるべき層を加工してそれぞれ側壁の露出された前記抵抗変化層、前記下部電極層、及び前記ダイオード層を形成し、前記抵抗変化層、前記下部電極層、及び前記ダイオード層の側壁を覆う前記第2の保護膜を形成することを特徴とする請求項8に記載の不揮発性半導体記憶装置の製造方法。1つの実施形態は、例えば、抵抗変化層のスイッチング電流を低減させることなどのメモリセルの特性を向上することに適した不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することを目的とする。1つの実施形態によれば、第1のラインと第2のラインとメモリセルとを備えた不揮発性半導体記憶装置が提供される。第2のラインは、第1のラインに交差する。メモリセルは、第1のラインと第2のラインとが交差する位置に配されている。メモリセルは、抵抗変化層と上部電極層と下部電極層とダイオード層と第1の酸化膜と第2の酸化膜とを有する。上部電極層は、抵抗変化層の上に配されている。下部電極層は、抵抗変化層の下に配されている。ダイオード層は、上部電極層の上又は下部電極層の下に配されている。第1の酸化膜は、上部電極及び下部電極の少なくとも一方の電極層の側壁を覆う。第2の酸化膜は、ダイオード層の側壁を覆う。第1の酸化膜は、第2の酸化膜より厚い。以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態第1の実施形態に係る不揮発性半導体記憶装置1の構成について図1を用いて説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置1の回路構成を示す図である。不揮発性半導体記憶装置1は、複数のワードラインWL、複数のビットラインBL、メモリセルアレイ10、ワードライン選択回路20a、ワードライン駆動回路20b、ビットライン選択回路30a、及びビットライン駆動回路30bを有する。複数のワードラインWLWL1、WL2のそれぞれは、X方向に沿って延びている。複数のワードラインWLは、Y方向に所定ピッチをもって配列されている。複数のビットラインBLBL1、BL2のそれぞれは、Y方向に沿って延びている。複数のビットライン複数の第1のラインBLは、複数のワードライン複数の第2のラインWLと交差する。複数のビットラインBLは、X方向に所定ピッチをもって配列されている。メモリセルアレイ10では、複数のメモリセルMCMC<1,1>~MC<2,2>が、少なくともマトリクス状にX方向及びY方向に配列されている。複数のメモリセルMCは、それぞれ、ビットラインBLとワードラインWLとが交差する位置クロスポイントに配されている。すなわち、メモリセルアレイ10は、いわゆる、クロスポイント型にて構成されている。各メモリセルMCは、ダイオードDI及び抵抗変化素子RWを有する。ダイオードDI及び抵抗変化素子RWは、メモリセルMC内で直列に接続されている。ダイオードDIは、直列に接続された抵抗変化素子RWを選択可能にするために設けられている。すなわち、ダイオードDIは、記録/読み出し時における回り込み電流sneakcurrentを防止するために配置されている。ダイオードDIは、例えば、そのアノードがワードラインWLに接続され、そのカソードが抵抗変化素子RWに接続されている。抵抗変化素子RWは、電気的に書き換え可能であって、抵抗値に基づいてデータを不揮発に記憶する。すなわち、抵抗変化素子RWは、ワードライン駆動回路20b及びワードライン選択回路20aから電圧パルスが印加され、低抵抗状態と高抵抗状態とを繰り返し変化させることができる。抵抗変化素子RWは、この2つの状態を2値データ0及び1に対応させてデータを記憶する。抵抗変化素子RWは、例えば、一端がビットラインBLに接続され、他端がダイオードDIに接続されている。なお、各メモリセルMCは、ダイオードDIが逆極性に接続されたものであっても良いし、ダイオードDIと抵抗変化素子RWとの配置を入れ替えたものであっても良い。ワードライン選択回路20aは、複数の選択トランジスタTraTra1、Tra2を有する。各選択トランジスタTraは、ソース及びドレインの一方がワードラインWLに接続され、ソース及びドレインの他方がワードライン駆動回路20bに接続されている。各選択トランジスタTraのゲートには、信号SaSa1、Sa2が供給される。すなわち、複数の信号Sa1、Sa2のいずれかを選択的にアクティブレベルにし、複数の選択トランジスタTra1、Tra2のいずれかを選択的にオンさせることにより、複数のワードラインWL1、WL2のいずれかを選択的にワードライン駆動回路20bに接続する。ワードライン駆動回路20bは、ワードライン選択回路20aを介して接続されたワードラインWLへ所定の電圧パルスを印加する。所定の電圧パルスは、例えば、メモリセルMCのデータの消去、メモリセルMCへのデータの書き込み、及びメモリセルMCからのデータの読み出しなどに必要な電圧パルスである。ビットライン選択回路30aは、複数の選択トランジスタTrbTrb1、Trb2を有する。各選択トランジスタTrbは、ソース及びドレインの一方がビットラインBLに接続され、ソース及びドレインの他方がビットライン駆動回路30bに接続されている。各選択トランジスタTrbのゲートには、信号SbSb1、Sb2が供給される。すなわち、複数の信号Sb1、Sb2のいずれかを選択的にアクティブレベルにし、複数の選択トランジスタTrb1、Trb2のいずれかを選択的にオンさせることにより、ビットラインBLを選択的にビットライン駆動回路30bに接続する。ビットライン駆動回路30bは、ビットライン選択回路30aを介して接続されたビットラインBLへ所定の電圧パルスを印加する。所定の電圧パルスは、例えば、メモリセルMCのデータの消去、メモリセルMCへのデータの書き込み、及びメモリセルMCからのデータの読み出しに必要な電圧パルスである。これにより、そのビットラインBLに接続されたメモリセルMCにアクセスし、メモリセルMCに対してデータの消去書き込み読み出しなどの動作を行う。また、ビットライン駆動回路30bは、ビットラインBLを介してメモリセルMCから読み出したデータを外部に出力する。次に、図2を参照して、第1の実施形態における不揮発性半導体記憶装置における概略的な層構成について説明する。図2は、第1の実施形態における不揮発性半導体記憶装置における概略的な層構成の一例を示す図である。不揮発性半導体記憶装置1は、半導体基板40、第1導電層50、メモリ層60、第2導電層70を有する。半導体基板40は、シリコンなどの半導体で形成されている。第1導電層50は、半導体基板40の上方に配されている。第1導電層50は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第1導電層50は、例えば、タングステンW、チタンTi、タンタルTa、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。第1導電層50は、複数のラインパターン51~53を含む。各ラインパターン51~53は、ワードラインWLとして機能する。複数のラインパターン51~53は、Y方向に所定ピッチをもって配列されている。各ラインパターン51~53は、X方向に延びている。メモリ層60は、第1導電層50と第2導電層70との間に配されている。メモリ層60内の構成は後述する。メモリ層60は、複数のメモリセル61~69を含む。各メモリセル61~69は、メモリセルMCとして機能する。複数のメモリセル61~69は、X方向及びY方向にマトリクス状に配列されている。各メモリセル61~69は、ラインパターン51~53と後述のラインパターン71~73との交差する位置に配されている。複数のメモリセル61~69の配列、すなわちメモリセルアレイ10図1参照は、いわゆる、クロスポイント型にて構成されている。第2導電層70は、メモリ層60の上に配されている。第2導電層70は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第2導電層70は、例えば、タングステンW、チタンTi、タンタルTa、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。第2導電層70は、複数のラインパターン71~73を含む。各ラインパターン71~73は、ビットラインBLとして機能する。複数のラインパターン71~73は、X方向に所定ピッチをもって配列されている。各ラインパターン71~73は、Y方向に延びている。次に、図3を参照して、各メモリセル61~69内の層構成について説明する。図3は、第1の実施の形態におけるメモリセル61内の層構成を示す断面図である。図3では、主にメモリセル61内の構成について説明するが、他のメモリセル62~69内の構成についても同様である。なお、メモリ層60内の構成は各メモリセル61~69内の層構成に対応したものになる。メモリセル61は、電極層61a、ダイオード層61b、電極層61c、電極層下部電極層61d、抵抗変化層61e、拡散バリア層61f、電極層上部電極層61g、酸化膜第1の酸化膜61h、自然酸化膜第2の酸化膜61i、側壁保護膜61j、及び側壁保護膜61kを有する。電極層61aは、ラインパターン51の上に配されている。電極層61aは、例えば、金属などの導電体例えば、TiNで形成されている。電極層61aの側壁は、自然酸化膜61i及び側壁保護膜61jで覆われている。ダイオード層61bは、電極層61aの上に配されている。ダイオード層61bは、例えば、MIMMetal-Insulator-Metal構造、PIN構造Ppoly-Silicon-Intrinsic-Npoly-Silicon等にて構成されている。ダイオード層61bは、PIN構造である場合、例えば、N型層、I型層、及びP型層が積層された構成を有している。N型層は、砒素やリンなどのN型の不純物を含む半導体例えば、シリコンで形成されている。I型層は、いわゆる真性半導体例えば、シリコンで形成されている。P型層は、ボロンなどのP型の不純物を含む半導体例えば、シリコンで形成されている。ダイオード層61bは、メモリセルMCにおけるダイオードDIとして機能する図1参照。ダイオード層61bの側壁は、自然酸化膜61i及び側壁保護膜61jで覆われている。電極層61cは、ダイオード層61bの上に配されている。電極層61cは、例えば、金属などの導電体例えば、TiNで形成されている。電極層61cは、本体部61c1と、本体部61c1より幅平面視における面積の狭い上部61c2とを有する。上部61c2の幅平面視における面積は、電極層61a、ダイオード層61b、本体部61c1、抵抗変化層61e、拡散バリア層61f、電極層61gのそれぞれの幅平面視における面積より狭い。本体部61c1の側壁は、自然酸化膜61i及び側壁保護膜61jで覆われている。上部61c2の側壁は、酸化膜61h及び側壁保護膜61jで覆われている。本体部61c1の上面の一部は、酸化膜61hで覆われている。電極層61dは、電極層61cの上に配されているとともに抵抗変化層61eの下に配されており、抵抗変化層61eの下部電極として機能する。電極層61dは、例えば、シリコンなどの半導体例えば、ポリシリコンで形成されている。電極層61dは、砒素やリンなどのN型の不純物を含む。電極層61dは、ダイオード層61bにおける上記のN型層よりもN型の不純物を高濃度で含む。なお、電極層61dは、ボロンなどのP型の不純物を含んでも良い。この場合、電極層61dは、ダイオード層61bにおける上記のP型層よりもP型の不純物を高濃度で含む。電極層61dの幅平面視における面積は、電極層61a、ダイオード層61b、本体部61c1、抵抗変化層61e、拡散バリア層61f、電極層61gのそれぞれの幅平面視における面積より狭い。電極層61dの側壁は、酸化膜61h及び側壁保護膜61jで覆われている。電極層61dの厚さは、例えば、20nmである。抵抗変化層61eは、電極層61dの上に配されている。抵抗変化層61eは、メモリセルMCにおける抵抗変化素子RWとして機能する。抵抗変化層61eは、例えば、ZnMn2O4、NiO、HfO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3のグループから選択される1つを主成分とする材料例えば、HfOxで形成されている。抵抗変化層61eの側壁は、側壁保護膜61j及び側壁保護膜61kからなる側壁保護膜第2の保護膜61nで覆われている。抵抗変化層61eの厚さは、例えば、5nmである。拡散バリア層61fは、抵抗変化層61eの上に配されている。拡散バリア層61fは、例えば、TiOx、AlOx、ZrOx、SiO2、SiNxのグループから選択される1つを主成分とする材料例えば、TiOxで形成されている。拡散バリア層61fの側壁は、側壁保護膜61j及び側壁保護膜61kからなる側壁保護膜第2の保護膜61nで覆われている。拡散バリア層61fの厚さは、例えば、0.8nmである。電極層61gは、拡散バリア層61fの上に配されており、拡散バリア層61fの上部電極として機能する。電極層61gは、例えば、金属などの導電体例えば、TiNで形成されている。電極層61gの側壁は、側壁保護膜61j及び側壁保護膜61kからなる側壁保護膜第2の保護膜61nで覆われている。電極層61gの厚さは、例えば、10nmである。酸化膜61hは、電極層61dの側壁と電極層61cの上部61c2の側壁とをそれぞれ覆っている。酸化膜61hは、後述のように電極層61dの側壁、上部61c2の側壁、本体部61c1の上面がそれぞれ酸化されて形成された膜であり、例えば電極層61dの側壁を覆う部分が電極層61dの材料の酸化物例えば、酸化シリコンで形成され、例えば上部61c2の側壁及び本体部61c1の上面を覆う部分が電極層61cの材料の酸化物例えば、TiONで形成されている。自然酸化膜61iは、電極層61cの本体部61c1の側壁、ダイオード層61bの側壁、及び電極層61aの側壁をそれぞれ覆っている。自然酸化膜61iは、後述のように電極層61cの本体部61c1の側壁、ダイオード層61bの側壁、及び電極層61aの側壁が自然酸化されて形成された膜である。自然酸化膜61iは、例えば本体部61c1の側壁を覆う部分が電極層61cの材料の酸化物例えば、TiONで形成され、例えばダイオード層61bの側壁を覆う部分がダイオード層61bの材料の酸化物例えば、酸化シリコンで形成され、例えば電極層61aの側壁を覆う部分が電極層61cの材料の酸化物例えば、TiONで形成されている。側壁保護膜61jは、積層構造SST1の側壁を覆っている。積層構造SST1は、例えば、抵抗変化層61e、拡散バリア層61f、電極層61g、ラインパターン71aが順に積層された構造である。側壁保護膜61jは、例えば、積層構造SST1の側壁の酸化を抑制するような絶縁物例えば、窒化シリコンで形成されている。側壁保護膜61kは、積層構造SST2の側壁を覆っている。積層構造SST2は、例えば、電極層61a、ダイオード層61b、電極層61c、電極層61d、抵抗変化層61e、拡散バリア層61f、電極層61g、ラインパターン71aが順に積層されるとともに、電極層61a、ダイオード層61b、電極層61c本体部61c1の側壁が自然酸化膜61iで覆われ、電極層61c上部61c2、電極層61dの側壁が酸化膜61hで覆われ、積層構造SST1の側壁が側壁保護膜61jで覆われた構造である。側壁保護膜61kは、例えば、積層構造SST2の側壁の酸化を抑制するような絶縁物例えば、窒化シリコンで形成されている。ここで、電極層61dの側壁を覆う酸化膜61hは、ダイオード層61bの側壁を覆う自然酸化膜61iより厚い。また、側壁保護膜61kは、酸化膜61hを介して電極層61dの側壁を覆っている。また、積層構造SST2における積層構造SST1を除く部分の側壁が1層の側壁保護膜61kで覆われているのに対して、積層構造SST1の側壁が側壁保護膜61j、61kからなる2層構造の側壁保護膜61nで覆われている。これに応じて、積層構造SST1の側壁を覆う側壁保護膜61nは、電極層61dの側壁及び酸化膜61hを覆う側壁保護膜61kより厚くなっている。次に、第1の実施形態にかかる不揮発性半導体記憶装置1の製造方法を、図4及び図3を用いて説明する。図4a~fは、第1の実施形態にかかる不揮発性半導体記憶装置1の製造方法の各工程を示す工程断面図である。図3は、メモリセル61内の層構成を示す断面図であるが、不揮発性半導体記憶装置1の製造方法における図4fの後の工程を示す工程断面図として流用することにする。図4aに示す工程では、公知の方法で、半導体基板40図2参照の上方に、ラインパターン51等を形成する。そして、ラインパターン51の上に、電極層61aになるべき層図示せず、ダイオード層61bになるべき層61b1、電極層61cになるべき層61c3、電極層61dになるべき層61d1、抵抗変化層61eになるべき層61e1、拡散バリア層61fになるべき層61f1、電極層61gになるべき層61g1、ラインパターン71aになるべき層711を順に形成する。これにより、電極層61aになるべき層、ダイオード層61bになるべき層61b1、電極層61cになるべき層61c3、電極層61dになるべき層61d1、抵抗変化層61eになるべき層61e1、拡散バリア層61fになるべき層61f1、電極層61gになるべき層61g1、ラインパターン71aになるべき層711が順に積層された積層膜が形成される。例えば、電極層61dになるべき層61d1は、LPCVD法などにより砒素やリンなどのN型の不純物を含むポリシリコンで形成する。例えば、電極層61gになるべき層61g1は、反応性スパッタリング法などによりTiNで形成する。なお、各層の成膜方法は、PECVDPlasmaEnhancedCVD、スパッタリング、ALDAtomicLayerDepositionなど他の成膜方法を用いても良い。そして、層711の上に、所定のパターンを有するハードマスクHMを形成する。ハードマスクHMは、例えば、窒化シリコンで形成する。次に、ハードマスクHMをマスクとして層711、61g1、61f1、61e1をエッチング加工する。すなわち、ハードマスクHMのパターンを上記の積層膜における層711、61g1、61f1、61e1へ順次に転写しながら、層61d1の表面が露出されるまで加工していく。これにより、ラインパターン71a、電極層61g、拡散バリア層61f、抵抗変化層61eが順次形成される。すなわち、抵抗変化層61e、拡散バリア層61f、電極層61g、ラインパターン71aが順に積層され側壁の露出された積層構造SST1が、電極層61dになるべき層61d1の上に形成される。なお、図4aには、エッチング加工後もハードマスクHMが残存する場合が例示されているが、エッチング加工後にあるいはエッチング加工中にハードマスクHMが除去されてしまっても良い。図4bに示す工程では、CVD法例えば、CVD法の一種のALD法などにより、側壁保護膜61j1を例えばSiNで全面に堆積する。側壁保護膜61j1は、側壁保護膜61jとなるべき膜であり、側壁保護膜61jは、積層構造SST1の側壁を酸化雰囲気から保護するための膜である。図4cに示す工程では、側壁保護膜61j1における層61d1を覆う部分を除去して層61d2の表面を露出させる。このとき、側壁保護膜61j1におけるハードマスクHMの上面を覆う部分も除去されて、ハードマスクHMの上面が露出される。これにより、側壁保護膜61jが形成される。そして、積層構造SST1及び側壁保護膜61jをマスクとして層61d1をエッチング加工する。すなわち、積層構造SST1の側壁が側壁保護膜61jで覆われた状態を維持しながら、層61c3の表面が露出されるまで層61d1をエッチング加工する。これにより、側壁の露出された電極層61d2が形成される。図4dに示す工程では、側壁の露出された電極層61d2の側壁と層61c3の露出された表面とをそれぞれ酸化する。この酸化は、例えば、酸素プラズマを用いたラジカル酸化により行ってもよいし、熱酸化法によりおこなってもよい。すなわち、積層構造SST1の側壁が側壁保護膜61jで覆われた状態を維持しながら、側壁の露出された電極層61d2の側壁を酸化する。これにより、電極層61dの側壁と層61c3の表面とを覆う酸化膜61h1が形成される。酸化膜61h1は、酸化膜61hとなるべき膜である。それとともに、電極層61dの幅平面視における面積が積層構造SST1の幅平面視における面積より狭くなる。また、電極層61c4に、積層構造SST1より幅平面視における面積の狭い上部61c2が形成される。図4eに示す工程では、積層構造SST1及び側壁保護膜61jをマスクとして層61c4、61b1、電極層61aになるべき層図示せずをエッチング加工する。すなわち、積層構造SST1の側壁が側壁保護膜61jで覆われた状態を維持しながら、ラインパターン51の表面が露出されるまで、層61c4、61b1、電極層61aになるべき層図示せずを順次にエッチング加工する。これにより、酸化膜61hが形成されるとともに、電極層61c、ダイオード層61b、電極層61aが順次に形成される。このとき、電極層61c、ダイオード層61b、及び電極層61aのそれぞれの側壁は、酸素を含む雰囲気中例えば、空気中に一時的に晒されるので、自然酸化される。これにより、電極層61c、ダイオード層61b、及び電極層61aのそれぞれの側壁を覆う自然酸化膜61iが形成されるとともに、積層構造SST2が形成される。積層構造SST2は、例えば、電極層61a、ダイオード層61b、電極層61c、電極層61d、抵抗変化層61e、拡散バリア層61f、電極層61g、ラインパターン71aが順に積層されるとともに、電極層61a、ダイオード層61b、電極層61c本体部61c1の側壁が自然酸化膜61iで覆われ、電極層61c上部61c2、電極層61dの側壁が酸化膜61hで覆われ、積層構造SST1の側壁が側壁保護膜61jで覆われた構造である。図4fに示す工程では、CVD法例えば、CVD法の一種のALD法などにより、側壁保護膜61k1を例えばSiNで全面に堆積する。側壁保護膜61k1は、側壁保護膜61kとなるべき膜であり、側壁保護膜61kは、積層構造SST2の側壁を酸化雰囲気から保護するための膜である。そして、側壁保護膜61k1におけるラインパターン51等を覆う部分を選択的に除去してラインパターン51等の表面を露出させる。このとき、側壁保護膜61k1におけるハードマスクHMの上面を覆う部分も除去されて、ハードマスクHMの上面が露出される。これにより、側壁保護膜61kが形成される。そして、積層構造SST2の側壁が側壁保護膜61kで覆われた状態を維持しながら、積層構造SST2の周囲等に層間絶縁膜を埋め込む。図3に示す工程では、CMP法などにより、上面の平坦性を保ちながら、ラインパターン71aの表面が露出されるまで研磨を行う。さらに、ラインパターン71aの上に、例えば積層構造SST2及び側壁保護膜61kの合計幅に対応した幅で、ラインパターン71bを形成する。これにより、ラインパターン71a及びラインパターン71bからなるラインパターン71が形成される。このようにして、不揮発性半導体記憶装置1が形成される。ここで、比較例として、抵抗変化層やダイオード層の側壁が露出している状態で電極層の側壁酸化を行う場合について考える。具体的には、図15aに示す工程で、ハードマスク図示せずを用いて、ダイオード層961b1、電極層961c3、電極層961d1、抵抗変化層961e1、拡散バリア層961f1、電極層961g1が順に積層された積層構造SST902を形成する。そして、図15bに示す工程で、積層構造SST902の側壁が露出されたままの状態で、例えば酸素プラズマを用いたラジカル酸化等により、電極層961dの側壁を酸化する。この場合、図15bに示すように、抵抗変化層961e1の側壁やダイオード層961b1の側壁も酸化されてしまい、ダイオード層961b、電極層961c、電極層961d、抵抗変化層961e、拡散バリア層961f、及び電極層961gの全ての側壁を覆う酸化膜961hが形成されてしまう。これにより、抵抗変化層961eの特性が劣化する可能性があるとともに、ダイオード層961bの順方向電流の特性が劣化する可能性がある。それに対して、第1の実施形態では、図4dに示す工程において、積層構造SST1の側壁が側壁保護膜61jで覆われた状態で、かつ、ダイオード層61bの側壁が露出されていない状態で、側壁の露出された電極層61d2の側壁が酸化される。これにより、抵抗変化層61eの側壁やダイオード層61bの側壁を酸化雰囲気に晒すことなく、電極層61d2の側壁を選択的に酸化することができるので、メモリセルMCにおける抵抗変化層61eの電極の実効面積を低減することができる。この結果、メモリセルMCの動作時における抵抗変化層61eへ流す電流量を減らしながら電流が流れる部分の電流密度を増加させることができるので、抵抗変化層61eが低抵抗状態及び高抵抗状態との間でスイッチング遷移させやすくなり、抵抗変化層61eのスイッチング電流Iset/Iresetを低減させた動作低電流動作が可能になる。すなわち、第1の実施形態にかかる不揮発性半導体記憶装置1の製造方法によれば、不揮発性半導体記憶装置1におけるメモリセルMCの特性を向上させることができる。また、第1の実施形態にかかる不揮発性半導体記憶装置1のメモリセルMCでは、電極層61dの側壁を覆う酸化膜61hが、ダイオード層61bの側壁を覆う自然酸化膜61iより厚い。この構造は、上記のように、抵抗変化層61eの側壁やダイオード層61bの側壁を酸化雰囲気に晒すことなく、電極層61d2の側壁を選択的に酸化することで製造できる。すなわち、第1の実施形態にかかる不揮発性半導体記憶装置1の構成によれば、メモリセルMCの特性を向上することに適した不揮発性半導体記憶装置1を提供することができる。また、第1の実施形態では、側壁保護膜61kが、酸化膜61hを介して電極層61dの側壁を覆っている。この構造は、図4fに示す工程において、積層構造SST2の周囲等に層間絶縁膜を埋め込む際に、ダイオード層61dの側壁が側壁保護膜61kで覆われた状態にしてダイオード層61dの側壁の酸化を抑制するように製造することで得ることができる。すなわち、この観点からも、メモリセルMCの特性を向上することに適した不揮発性半導体記憶装置1を提供することができる。また、第1の実施形態では、積層構造SST1の側壁を覆う側壁保護膜61nが、側壁保護膜61j、61kからなる2層構造を有し、電極層61dの側壁及び酸化膜61hを覆う側壁保護膜61kより厚くなっている。この構造は、図4dに示す工程において、電極層61d2の側壁を酸化する際に、抵抗変化層61eの側壁が側壁保護膜61jで覆われた状態にして抵抗変化層61eの側壁の酸化を抑制するように製造することで得ることができる。すなわち、この観点からも、メモリセルMCの特性を向上することに適した不揮発性半導体記憶装置1を提供することができる。なお、第1の実施形態では、ダイオード層61bが電極層61aと電極層61cとの間に配された構成について説明したが、メモリセルMCにおいてダイオード層61bは電極層61gとラインパターン71との間に配されていても良い。この構造は、図4dに示す工程において、電極層61d2の側壁を酸化する際に、ダイオード層61dの側壁が側壁保護膜61jで覆われた状態にしてダイオード層61dの側壁の酸化を抑制するように製造することで得ることができる。すなわち、このような構成によっても、メモリセルMCの特性を向上することに適した不揮発性半導体記憶装置1を提供することができる。あるいは、図4dに示す工程において、電極層61d2の側壁に酸化膜61hを形成する際に、電極層61d2の露出された側壁を酸化する処理と側壁に形成された酸化膜を選択的に除去する処理とを複数回繰り返して、電極層61d2のスリミングを行ってもよい。側壁に形成された酸化膜を選択的に除去する処理は、例えばHF等をエッチャントとして用いたウェットエッチング等により行ってもよい。これにより、電極層61dの幅平面視における面積を効率的に低減できる。あるいは、抵抗変化層61eがその側壁の酸化されにくい材料で形成されている場合、抵抗変化層61eの上部電極と下部電極との両方の側壁に酸化膜を形成しても良い。例えば、図5に示すように、不揮発性半導体記憶装置100におけるメモリセルMCメモリセル161は、下部電極として機能する電極層61dの側壁を覆う酸化膜61hに加えて、上部電極として機能する電極層161gの側壁を覆う酸化膜161pをさらに有する。この構造は、抵抗変化層61eがその側壁の酸化されにくい材料で形成されている場合に、図6に示すように、ダイオード層61bの側壁を酸化雰囲気に晒すことなく、電極層61d2、161g2の側壁を選択的に酸化することで製造できる。具体的には、図6aに示す工程において、図4aに示す工程と同様の処理を行った後、側壁保護膜61j1を形成せずに図4bに示す工程を行わずに、図4cに示す工程と同様の処理を行う。図6bに示す工程において、電極層61d2、161g2の側壁を露出された状態で酸化させる。そして、図6c~eに示す工程において、図4e、fに示す工程と同様の処理を行う。このように、図6bに示す工程において、ダイオード層61bの側壁が露出されていない状態で電極層61d2、161g2図6a参照の側壁を酸化するので、ダイオード層61bの側壁を酸化雰囲気に晒すことなく、電極層61d2、161g2の側壁を選択的に酸化することができる。あるいは、抵抗変化層61eの下部電極の側壁に酸化膜を形成せずに上部電極の側壁に酸化膜を形成しても良い。例えば、図7に示すように、不揮発性半導体記憶装置200におけるメモリセルMCメモリセル261は、下部電極として機能する電極層261cの側壁を覆う酸化膜を有せずに、上部電極として機能する電極層261dの側壁を覆う酸化膜261hを有する。このとき、抵抗変化層61eの積層順は、第1の実施形態と逆でも良い。この構造は、図8に示すように、抵抗変化層61e、61fの側壁やダイオード層61bの側壁を酸化雰囲気に晒すことなく、電極層261d2の側壁を選択的に酸化することで製造できる。具体的には、図8a、bに示す工程において、図4a、bに示す工程と同様の処理を行った後、図8cに示す工程において、層61e1の表面が露出されるまで層261d1をエッチング加工する。これにより、側壁の露出された電極層261d2が形成される。図8dに示す工程において、側壁の露出された電極層261d2の側壁を酸化する。これにより、電極層261dの側壁を覆う酸化膜261hが形成される。そして、図8e、fに示す工程において、図4e、fに示す工程と同様の処理を行う。このように、図8dに示す工程において、抵抗変化層61eの側壁やダイオード層61bの側壁が露出されていない状態で電極層261d2の側壁を酸化するので、抵抗変化層61eの側壁やダイオード層61bの側壁を酸化雰囲気に晒すことなく、電極層261d2の側壁を選択的に酸化することができる。第2の実施形態次に、第2の実施形態に係る不揮発性半導体記憶装置300について図9を用いて説明する。図9は、第2の実施形態に係る不揮発性半導体記憶装置300における概略的な層構成の一例を示す図である。以下では、第1の実施形態と異なる部分を中心に説明する。第1の実施形態では、複数のメモリセルを2次元的に配列させた場合について説明したが、第2の実施形態では、複数のメモリセルを3次元的に配列させる。具体的には、不揮発性半導体記憶装置300は、第2メモリ層380、及び第3導電層390をさらに有する。第2メモリ層380は、第2導電層70と第3導電層390との間に配されている。第2メモリ層380内の構成は、メモリ層60内の構成と同様である。第2メモリ層380は、複数のメモリセル381~389を含む。各メモリセル381~389は、メモリセルMCとして機能する。複数のメモリセル381~389は、X方向及びY方向にマトリクス状に配列されている。各メモリセル381~389は、ラインパターン71~73と後述のラインパターン391~393との交差する位置に配されている。複数のメモリセル381~389の配列は、いわゆる、クロスポイント型にて構成されている。すなわち、メモリセルアレイ10図1参照は、複数のメモリセル61~69の配列と複数のメモリセル381~389の配列とを含む。言い換えれば、メモリセルアレイ10では、複数のメモリセルMCがX方向及びY方向に加えてZ方向にも配列されている。第3導電層390は、第2メモリ層380の上に配されている。第3導電層390は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第3導電層390は、例えば、タングステンW、チタンTi、タンタルTa、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。第3導電層390は、複数のラインパターン391~393を含む。各ラインパターン391~393は、ワード線WLとして機能する。複数のラインパターン391~393は、Y方向に所定ピッチをもって配列されている。各ラインパターン391~393は、X方向に延びている。図10に示すように、メモリセル第2のメモリセル381は、ラインパターン71を介してメモリセル61の上に配されている。メモリセル381は、メモリセル61に対応する層構成を有している。すなわち、図11に示すように、メモリセル381は、電極層381a、ダイオード層381b、電極層381c、電極層第2の下部電極層381d、抵抗変化層第2の抵抗変化層381e、拡散バリア層381f、電極層第2の上部電極層381g、酸化膜第3の酸化膜381h、自然酸化膜381i、側壁保護膜381j、側壁保護膜361j、及び側壁保護膜361kを有する。ここで、下部電極としての電極層381dの側壁を覆う酸化膜381hは、自然酸化膜61i、381iより厚く、かつ、メモリセル61における下部電極としての電極層61dの側壁を覆う酸化膜61hより薄い。また、側壁保護膜381jは、積層構造SST303の側壁を覆っている。積層構造SST303は、例えば、抵抗変化層381e~ラインパターン391aが順に積層された構造である。側壁保護膜361jは、積層構造SST301の側壁を覆っている。積層構造SST301は、例えば、主として、図11に示す抵抗変化層61e~ラインパターン391aが順に積層された構造である。側壁保護膜361kは、積層構造SST302の側壁を覆っている。積層構造SST302は、例えば、主として、図11に示す電極層61a~ラインパターン391aが順に積層された構造である。また、積層構造SST302における積層構造SST301を除く部分の側壁が1層の側壁保護膜361kで覆われ、積層構造SST301における積層構造SST303を除く部分の側壁が側壁保護膜361j、361kからなる2層構造の側壁保護膜61nで覆われているのに対して、積層構造SST303の側壁が側壁保護膜381j、361j、361kからなる3層構造の側壁保護膜381nで覆われている。これに応じて、積層構造SST303の側壁を覆う側壁保護膜381n381j、361j、361kは、電極層381dの側壁を覆う側壁保護膜61n361j、361kより厚くなっているとともに、電極層61dの側壁を覆う側壁保護膜361kより厚くなっている。また、図12及び図11に示すように、不揮発性半導体記憶装置300の製造方法は次の点で第1の実施形態と異なる。図4a~fに示す工程と同様の処理を行ってメモリセル381を形成した後、図12aに示す工程を行う。図12aに示す工程では、抵抗変化層381e~ハードマスクHMが順に積層された積層構造SST301を形成し、側壁保護膜361j1を例えばSiNで全面に堆積する。図12bに示す工程では、側壁保護膜361j1における層61d1を覆う部分を除去して層61d1の表面を露出させる。このとき、側壁保護膜361j1におけるハードマスクHMの上面を覆う部分も除去されて、ハードマスクHMの上面が露出される。これにより、側壁保護膜361jが形成される。そして、積層構造SST301及び側壁保護膜361jをマスクとして層61d1をエッチング加工する。すなわち、積層構造SST301の側壁が側壁保護膜361jで覆われた状態を維持しながら、層61c3の表面が露出されるまで層61d1をエッチング加工する。これにより、側壁の露出された電極層61d2図4c参照が形成される。そして、側壁の露出された電極層61d2の側壁を酸化して、電極層61dの側壁を覆う酸化膜61hを形成する。ここで、電極層61dの幅平面視における面積が電極層381dの幅平面視における面積と略同じになるように、側壁の酸化量すなわち酸化膜61hの厚さを調整する。このとき、第1の実施形態の変形例で述べたような、電極層61d2の露出された側壁を酸化する処理と側壁に形成された酸化膜を選択的に除去する処理とを複数回繰り返すスリミング処理を行ってもよい。このスリミング処理を行えば、酸化膜61hの厚さを容易に厚く調整することができる。図12cに示す工程では、図4eに示す工程と同様の処理が行われる。図12dに示す工程では、側壁保護膜361k1を例えばSiNで全面に堆積する。そして、側壁保護膜361k1におけるラインパターン51等を覆う部分を除去してラインパターン51等の表面を露出させる。このとき、側壁保護膜361k1におけるハードマスクHMの上面を覆う部分も除去されて、ハードマスクHMの上面が露出される。これにより、側壁保護膜361kが形成される。そして、積層構造SST302の側壁が側壁保護膜361kで覆われた状態を維持しながら、積層構造SST302の周囲等に層間絶縁膜を埋め込む。図11に示す工程では、CMP法などにより、上面の平坦性を保ちながら、ラインパターン391aの表面が露出されるまで研磨を行う。さらに、ラインパターン391aの上に、例えば積層構造SST302及び側壁保護膜361kの合計幅に対応した幅で、ラインパターン391bを形成する。これにより、ラインパターン391a及びラインパターン391bからなるラインパターン391が形成される。以上のように、第2の実施形態にかかる不揮発性半導体記憶装置300では、上側のメモリセル381における下部電極としての電極層381dの側壁を覆う酸化膜381hが、ダイオード層381bの側壁を覆う自然酸化膜381iより厚く、かつ、下側のメモリセル61における下部電極としての電極層61dの側壁を覆う酸化膜61hより薄い。この構造により、上記のように、上側のメモリセル381における電極層381dの幅平面視における面積と下側のメモリセル61における電極層61dの幅平面視における面積とを揃えることができる。すなわち、第2の実施形態にかかる不揮発性半導体記憶装置300の構成によれば、上下のメモリセルMCで電極の実効面積を同程度に低減できるので、第1の実施形態による効果に加えて、メモリセルMCの特性ばらつきを低減することに適した不揮発性半導体記憶装置300を提供することができる。なお、不揮発性半導体記憶装置400では、図13に示すように、上側のメモリセル381と下側のメモリセル461とでダイオード層の積層位置が異なっていても良い。すなわち、下側のメモリセル461では、拡散バリア層61fと電極層61gとの間に電極層461c及びダイオード層461bが順に積層されていても良い。すなわち、第2の実施形態では、下側のメモリセル61におけるダイオード層61bの側壁を1層の側壁保護膜361kが覆うのに対し、上側のメモリセル381におけるダイオード層381bの側壁を側壁保護膜361j及び側壁保護膜361kからなる2層構造の側壁保護膜61nが覆っている。これにより、上下のメモリセルMCでダイオード層の幅平面視における面積が異なることもある。それに対して、不揮発性半導体記憶装置400では、下側のメモリセル461におけるダイオード層461bの側壁も上側のメモリセル381におけるダイオード層381bの側壁も、ともに、側壁保護膜361j及び側壁保護膜361kからなる2層構造の側壁保護膜61nが覆っている。この構造は、上下のメモリセルMCでダイオード層の幅平面視における面積を揃えることに適した構造である。すなわち、第2の実施形態の変形例にかかる不揮発性半導体記憶装置400の構成によれば、上下のメモリセルMCで電極の実効面積を同程度に低減できることに加えて、上下のメモリセルMCでダイオード層のIV特性を同程度に揃えることができる。なお、図14a~dに示すように、不揮発性半導体記憶装置400の製造方法は、下側のメモリセル461におけるダイオード層461bの積層する位置が異なること以外は第2の実施形態と同様である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"