"半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第3半導体領域の下には第3半導体領域と同導電型で、かつ第3半導体領域より高濃度の第4半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記金属は前記第2半導体領域と電気的に接続され、前記第3半導体領域は、前記金属と接触しショットキー接合を形成していることを特徴とする半導体装置。半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記金属は前記第2半導体領域と電気的に接続され、前記第3半導体領域は、前記金属と接触しショットキー接合が形成され、前記第1領域と第2領域は隣接し、前記半導体基板に平行な面内において、第2領域は第1領域を囲うように形成されることを特徴とする半導体装置。半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第1および第2領域の半導体基板上には、それぞれ第1および第2金属が形成され、前記第1金属は前記第2半導体領域と電気的に接続され、前記第2金属は前記第3半導体領域と接触しショットキー接合が形成され、前記第1金属と第2金属は電気的に接続され、前記第1金属の仕事関数よりも前記第2金属の仕事関数の方が大きいことを特徴とする半導体装置。半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第1領域の第1半導体領域下には、前記第3半導体領域と同導電型でかつ前記第3半導体領域より高濃度の第4半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記金属は前記第2半導体領域と電気的に接続され、前記金属は前記第3半導体領域と接触しショットキー接合が形成されていることを特徴とする半導体装置。請求項4に記載の半導体装置において、前記第1および第2導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、前記第1領域内においては、前記第1導電体、第2半導体領域、第4半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置。請求項4に記載の半導体装置において、前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記ショットキー接合部の端部を囲うように形成された第5半導体領域を含むことを特徴とする半導体装置。半導体基板主面上に第1及び第2MISFET形成領域とショットキーバリアダイオード形成領域とを有する半導体装置であって、前記第1MISFET形成領域内に形成された複数の第1MISFETと、前記第2MISFET形成領域内に形成された複数の第2MISFETと、前記ショットキーバリアダイオード形成領域内に形成されたショットキーバリアダイオードとを有し、前記ショットキーバリアダイオード形成領域は、前記第1及び第2MISFET形成領域の間に位置し、前記複数の第1MISFETの複数の第1ソース領域と前記複数の第2MISFETの複数の第2ソース領域は電気的に接続され、前記複数の第1MISFETの複数のゲート電極と前記複数の第2MISFETの複数のゲート電極は電気的に接続され、前記複数の第1MISFETの複数のドレイン領域と前記複数の第2MISFETの複数のドレイン領域は電気的に接続され、前記ショットキーバリアダイオードのアノード領域は、前記複数の第1及び第2ソース領域と電気的に接続され、前記ショットキーバリアダイオードのカソード領域は、前記複数の第1及び第2ドレイン領域と電気的に接続され、前記半導体基板主面上には、前記ショットキーバリアダイオード形成領域以外にショットキーバリアダイオードを形成する領域がないことを特徴とする半導体装置。請求項7に記載の半導体装置であって、前記半導体基板主面上には、前記第1及び第2MISFET形成領域以外にMISFETを形成する領域を持たないことを特徴とする半導体装置。請求項7に記載の半導体装置であって、前記第1及び第2ゲート電極は、前記半導体基板主面に形成された複数の溝の中に形成されていることを特徴とする半導体装置。請求項7に記載の半導体装置であって、前記複数の溝は、前記半導体基板主面内においてそれぞれ平行に延在していることを特徴とする半導体装置。請求項7に記載の半導体装置であって、前記半導体基板の裏面にドレイン電極が形成され、前記複数の第1及び第2ドレイン領域と前記ドレイン電極は電気的に接続されていることを特徴とする半導体装置。パワーMISFETが搭載された半導体チップと、ショットキーバリアダイオード素子が搭載された半導体チップとを一つの封止体で封止した半導体装置では、パワーMISFETとショットキーバリアダイオード素子との電気的な接続をボンディングワイヤで行っているため、寄生インダクタンスが増加し、DC/DCコンバータ等の回路効率が悪化する。一方、一つの半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを搭載した半導体装置では、パワーMISFETとショットキーバリアダイオード素子とを電気的に接続するボンディングワイヤを省略することができるため、寄生インダクタンスを低減できる。この結果、パワーMISFETのボディダイオード素子に流れる電流の時間を制御することができ、PWM制御されているDC/DCコンバータ動作時のDeadtime期間の損失を大幅に低減することができる。しかしながら、本発明者は、同一の半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを有する半導体装置について検討した結果、以下の問題点を見出した。従来の半導体装置は、半導体基板の一主面に溝によって規定された複数のセルを有し、複数のセルのうちトレンチゲート構造のMISFETが形成されるトランジスタセルとショットキーバリアダイオード素子が形成されるショットキーセルとを交互に配置した構成になっている。また、ショットキーセルのセル幅は、トランジスタセルのセル幅と同一の大きさになっている。トランジスタセルとショットキーセルとを交互に配置した場合、トランジスタセルとショットキーセルとの間に位置する溝がショットキーセルの個数に相当する分必要となるため、半導体基体の平面サイズ、即ちチップサイズが大きくなってしまう。同一の半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを有する半導体装置においては、顧客ユーザが要求するパワーMISFETの特性、ショットキーバリアダイオード素子のVF特性からその特性を満たすのに必要となるパワーMISFETの面積とショットキーバリアダイオード素子の面積が決定されるため、パワーMISFETの面積とショットキーバリアダイオード素子の面積との割合を顧客ニーズに合わせて自由に変化させること、即ち設計の自由度を確保する必要がある。パワーMISFETがオフ状態の時、トランジスタセルとショットキーセルとの間の溝の底面部分において、トランジスタセル側では、ドレイン領域とチャネル形成領域とのpn接合による空乏層が広がるため、ゲート絶縁膜に直接電圧が加わらない。一方、ショットキーセルに隣接した溝部では、pn接合による空乏層が形成されないため、ゲート絶縁膜に直接電圧が加わってしまう。このため、パワーMISFETのゲート耐圧が低くなる。ショットキーバリアダイオード素子は、半導体に金属電極を接合することによって形成されるが、この金属接合部の端部において電界が集中するため、ショットキーバリアダイオード素子の耐圧が低くなる。本発明の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置の小型化を図ることが可能な技術を提供することにある。本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、設計の自由度を確保することが可能な技術を提供することにある。本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、ショットキーバリアダイオード素子の耐圧を高めることが可能な技術を提供することにある。本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、パワートランジスタのソース/ドレイン間の耐圧を高めることが可能な技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。1本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記第3半導体領域は、前記金属と接触する金属接触領域を有し、前記金属は前記第2半導体領域と電気的に接続され、前記第1領域内の隣接する第1導電体の中心間距離は、前記第2領域内の隣接する第2導電体の中心間距離よりも小さいことを特徴とする半導体装置である。2前記手段1に記載の半導体装置において、前記第1および第2導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、前記第3半導体領域は、前記第1領域の第1半導体領域下にも形成され、前記第1領域内においては、前記第1導電体、第2半導体領域、第3半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。3前記手段2に記載の半導体装置において、前記第2領域の隣接する第2導電体の中心間距離は、前記半導体基板に垂直な面内における前記溝の深さよりも大きいことを特徴とする半導体装置である。4前記手段2に記載の半導体装置において、前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第2導電体を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。5前記手段4に記載の半導体装置において、前記第4半導体領域はガードリングであることを特徴とする半導体装置である。6前記手段4に記載の半導体装置において、前記第2領域内の隣接する第2導電体の中心間距離は、前記第1領域内の隣接する第1導電体の中心間距離の2倍より小さくないことを特徴とする半導体装置である。7前記手段1に記載の半導体装置において、前記第2領域の金属と第3半導体領域はショットキー接合を形成することを特徴とする半導体装置である。8前記手段1に記載の半導体装置において、前記第1領域と第2領域は互いに隣接し、それぞれ複数形成されていることを特徴とする半導体装置である。9前記手段1に記載の半導体装置において、前記第1領域と第2領域は隣接し、前記第1領域は複数、前記第2領域は単数が形成されていることを特徴とする半導体装置である。10本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記第3半導体領域は、前記金属と接触する金属接触領域を有し、前記金属は前記第2半導体領域と電気的に接続され、前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第2導電体を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。11前記手段10に記載の半導体装置において、前記第3半導体領域は、前記第1領域の第1半導体領域下にも形成され、前記第1および第2導電体と前記半導体基板との間には、それぞれ第1および第2絶縁膜が形成され、前記第1領域においては、前記第1導電体、第2半導体領域、第3半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。12前記手段11に記載の半導体装置において、前記第1および第2導電体は、前記半導体基板内に形成された溝内に、前記第1および第2絶縁膜を介在して形成されることを特徴とする半導体装置である。13前記手段11に記載の半導体装置において、前記第2領域の金属と第3半導体領域はショットキー接合を形成することを特徴とする半導体装置である。14前記手段11に記載の半導体装置において、前記半導体基板に垂直な面内における前記第4半導体領域の深さは、前記第1半導体領域の深さよりも深いことを特徴とする半導体装置である。15前記手段11に記載の半導体装置において、前記第2領域の半導体基板主面上にあって、前記金属接触領域の端面を含む領域に、前記第1および第2絶縁膜よりも厚い第3絶縁膜が形成されていることを特徴とする半導体装置である。16本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第3半導体領域の下には第3半導体領域と同導電型で、かつ第3半導体領域より高濃度の第4半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記金属は前記第2半導体領域と電気的に接続され、前記第3半導体領域は、前記金属と接触しショットキー接合を形成していることを特徴とする半導体装置である。17本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記金属は前記第2半導体領域と電気的に接続され、前記第3半導体領域は、前記金属と接触しショットキー接合が形成され、前記第1領域と第2領域は隣接し、前記半導体基板に平行な面内において、第2領域は第1領域を囲うように形成されることを特徴とする半導体装置である。18本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第1および第2領域の半導体基板上には、それぞれ第1および第2金属が形成され、前記第1金属は前記第2半導体領域と電気的に接続され、前記第2金属は前記第3半導体領域と接触しショットキー接合が形成され、前記第1金属と第2金属は電気的に接続され、前記第1金属の仕事関数よりも前記第2金属の仕事関数の方が大きいことを特徴とする半導体装置である。19本発明の半導体装置は、半導体基板の主面に第1および第2領域を有し、前記第1および第2領域内にはそれぞれ複数の第1および第2導電体が形成され、前記第1領域内の隣接する第1導電体間には、第1半導体領域と、前記第1半導体領域内にあって第1半導体領域と逆の導電型を持つ第2半導体領域とが形成され、前記第2領域内の隣接する第2導電体間には、前記第2半導体領域と同導電型でかつ第2半導体領域より低濃度の第3半導体領域が形成され、前記第1領域の第1半導体領域下には、前記第3半導体領域と同導電型でかつ前記第3半導体領域より高濃度の第4半導体領域が形成され、前記第2領域の半導体基板上には金属が形成され、前記金属は前記第2半導体領域と電気的に接続され、前記金属は前記第3半導体領域と接触しショットキー接合が形成されていることを特徴とする半導体装置である。20前記手段19に記載の半導体装置において、前記第1および第2導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、前記第1領域内においては、前記第1導電体、第2半導体領域、第4半導体領域をそれぞれゲート、ソース、ドレインとするMISFETが形成されていることを特徴とする半導体装置である。21前記手段19に記載の半導体装置において、前記第2領域の第3半導体領域内にあって、前記第3半導体領域と逆の導電型を持ち、前記ショットキー接合部の端部を囲うように形成された第4半導体領域を含むことを特徴とする半導体装置である。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置の小型化を図ることができる。本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、設計の自由度を確保することができる。本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、ショットキーバリアダイオード素子の耐圧を高めることができる。本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、パワートランジスタの耐圧ソース/ドレイン間の耐圧を高めることができる。以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。実施形態1本実施形態では、同一の半導体基板にトレンチゲート構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。図1は、本発明の実施形態1である半導体装置の等価回路図であり、図2は、図1の半導体装置の概略構成を示すチップレイアウト図であり、図3は、図2の一部を拡大した模式的平面図であり、図4は、図3のA-A線に沿う模式的断面図である。図1に示すように、本実施形態の半導体装置は、パワーMISFET-Q、ボディダイオード素子BD及びショットキーバリアダイオード素子SBDを有する構成となっている。これらの素子Q,BD,SBDは同一の半導体基板に搭載され、ボディダイオード素子BD及びショットキーバリアダイオード素子SBDはパワーMISFET-Qに対して並列に接続されている。ボディダイオード素子BD及びショットキーバリアダイオード素子SBDにおいて、夫々のカソード領域はパワーMISFET-Qのドレイン領域に接続され、夫々のアノード領域はパワーMISFET-Qのソース領域に接続されている。パワーMISFET-Qは、微細パターンのMISFETからなる複数のトランジスタセルを並列に接続して大電力を得る構造になっている。本実施形態の半導体装置は、図2乃至図4に示すように、半導体基板1を主体に構成されている。半導体基板1としては、例えば、単結晶シリコンからなるn型半導体層1aの一主面上に単結晶シリコンからなるn-型半導体層1bが設けられた半導体基板半導体基体を用いている。半導体基板1の一主面と対向する他の主面裏面には電極16が設けられている。この電極16はドレイン電極として使用され、例えば金Auを主体とする導電性材料で形成されている。半導体基板1の一主面の周辺部1Nで囲まれた中央部1Mには、溝5によって規定された複数のセルからなるセルアレイ部が設けられている。複数のセルの中から選択されたセルは、ショットキーバリアダイオード素子が形成されるショットキーセル20Aであり、複数のセルの中のショットキーセル20Aを除く他のセルは、溝5の中にゲート絶縁膜6を介在して形成された導電体をゲート電極とするMISFETが形成されるトランジスタセル20Bである。本実施形態において、ショットキーセル20A及びトランジスタセル20Bを含む複数のセルは第2の方向Y方向に沿って延在するストライプ型で構成されている。また、本実施形態において、複数のセルは、第2の方向と直行する第1の方向Y方向に沿って、一つのショットキーセル20Aと二つのトランジスタセル20Bとを交互に配置した構成となっている。各トランジスタセル20BのMISFETは、図4に示すように、主に、チャネル形成領域、ゲート絶縁膜6、ゲート電極7、ソース領域及びドレイン領域を有する構成になっている。チャネル形成領域はn-型半導体層1bの主面に設けられたp-型半導体領域ウエル領域4で形成されている。ゲート絶縁膜6は、溝5の内壁に沿って形成され、例えば酸化シリコン膜で形成されている。ゲート電極7は、溝5の中にゲート絶縁膜6を介在して形成され、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ソース領域はp-型半導体領域4の表層部にこのp-型半導体領域4と接して設けられたn型半導体領域8で形成されている。ドレイン領域はn-型半導体層1b及びn型半導体層1aで形成されている。このMISFETは、半導体基板1の主面から深さ方向に向かって、n型半導体領域8からなるソース領域、p-型半導体領域4からなるチャネル形成領域、n-型半導体層1b及びn型半導体層1aからなるドレイン領域が順次配置された構成になっている。即ち、MISFETは、半導体基板1の厚さ方向に電流が流れる縦型で構成され、更に、ソース領域とドレイン領域との間ゲート電極下のチャネル形成領域に電子のチャネル導電通路ができるnチャネル導電型で構成されている。p-型半導体領域4の主面にはp型半導体領域12が設けられている。このp型半導体領域12は、半導体基板1の一主面から深さ方向に伸びる厚さがn型半導体領域8よりも厚く形成され、p-型半導体領域4と接触している。半導体基板1の主面上には、ゲート電極7上を覆うようにして例えば酸化シリコン膜からなる層間絶縁膜9が形成されている。層間絶縁膜9の上層には例えばアルミニウムAl若しくはアルミニウム合金からなる電極14及び電極15図2参照が形成されている。電極14は、層間絶縁膜9に形成された接続孔10を通してトランジスタセル20Bのn型半導体領域8及びp型半導体領域12と電気的に接続され、更に層間絶縁膜9に形成された接続孔10を通してショットキーセル20Aの内部におけるn-型半導体層1bと電気的に接続されている。電極15は、層間絶縁膜に形成された接続孔を通して、ゲート電極7と一体に形成されたゲート引き出し用配線と電気的に接続されている。各ショットキーセル20Aのショットキーバリアダイオード素子は、n-型半導体層1bと電極14とのショットキー接合によって形成され、n-型半導体層1bをカソード領域、電極14をアノード領域とする構成になっている。即ち、電極14は、ソース電極及びアノード電極として使用されている。各ショットキーセル20Aのセル幅互いに向かい合う二つの溝5の一方の中心から他方の中心までの距離yは、トランジスタセル20Bのセル幅互いに向かい合う二つの溝5の一方の中心から他方の中心までの距離xよりも大きく設定されている。また、各ショットキーセル20Aの平面面積は、トランジスタセル20Bの平面面積よりも大きく設定されている。ここで、一つの半導体基板に対してショットキーバリアダイオード素子SBDとパワーMISFET-Qとが占有する割合を一定にした場合、トランジスタセル20Bのセル幅xよりもショットキーセル20Aのセル幅yを大きくして20Bのセル幅x<20Aのセル幅、ショットキーセル20Aの個数を減らすことによって溝5の個数を減らすことができるため、半導体基板1の平面サイズを小さくすることができる。一方、ショットキーセル20Aのセル幅yよりもトランジスタセル20Bのセル幅xを大きくして20Bのセル幅x>20Aのセル幅y、トランジスタセル20Bの個数を減らす場合においても半導体基板1の平面サイズを小さくすることができる。しかしながら、パワーMISFET-Qにおいては低オン抵抗化が要求されており、低オン抵抗化を図るためにはトランジスタセル20Bのセルサイズを小さくして単位面積当たりのチャネル幅を大きくする必要がある。従って、半導体基板1の平面サイズを小さくして半導体装置の小型化を図るためには、トランジスタセル20Bのセル幅xよりもショットキーセル20Aのセル幅yを大きくしてショットキーセル20Aの個数を減らす方が望ましい。同一の半導体基板にトレンチゲート構造のパワーMISFETとショットキーバリアダイオード素子とを有する半導体装置においては、顧客ユーザが要求するパワーMISFET-Qの特性、ショットキーバリアダイオード素子SBDのVF順方向電圧特性からその特性を満たすのに必要となるパワーMISFET-Qの面積とショットキーバリアダイオード素子SBDの面積が決定されるため、パワーMISFET-Qの面積とショットキーバリアダイオード素子SBDの面積との割合を顧客ニーズに合わせて自由に変化させることが必要である。パワーMISFET-Qの面積とショットキーバリアダイオード素子SBDの面積との割合を変化させる方法としては以下に示す二つの方法が考えられる。第1の方法は、ショットキーセル20Aとトランジスタセル20Bとが交互に並んだパターンでショットキーセル20Aのセル幅yとトランジスタセル20Bのセル幅xとを異なる寸法に設定し、ショットキーセル20Aとトランジスタセル20Bとのセルサイズを変化させてパワーMISFET-Qの面積とショットキーバリアダイオード素子SBDの面積との割合を変える。この方法においては、ショットキーセル20Aのセルサイズとトランジスタセル20Bのセルサイズとが等しい場合、パワーMISFET-Qの面積とショットキーバリアダイオード素子SBDの面積との割合が等しくなる。第2の方法は、ショットキーセル20Aとトランジスタセル20Bとのセル数の比を変化させてパワーMISFET-Qの面積とショットキーバリアダイオード素子SBDの面積との割合を変える。チップのレイアウトでは、顧客ユーザが要求するパワーMISFET-Qの特性、ショットキーバリアダイオード素子SBDのVF特性からその特性を満たすのに必要となるパワーMISFET-Qの面積とショットキーバリアダイオード素子SBDの面積とを決定する。この時、顧客ユーザが要求するパワーMISFET-Qの特性、ショットキーバリアダイオード素子SBDのVF特性は、設計する回路によって違うため、設計の自由度が必要になる。そこで、前記第1の方法、若しくは前記第2の方法を行うが、先に述べた面積効率の理由により、ショットキーセル20Aはセル幅yを大きくして出来るだけまとめて配置する方が望ましい。また、ショットキーバリアダイオード素子SBDが必要となる同期整流用MISFET-Q2図19参照では、低オン抵抗化が必要とされるため、トランジスタセル20Bは出来る限り小さくする。セルサイズを小さくすると単位面積当たりのチャネル幅電流経路が増えるため、オン抵抗を低くすることができる。従って、ショットキーセル20Aのセル幅yをトランジスタセル20Bのセル幅xよりも大きくして、ショットキーセル20Aのセルサイズをトランジスタセル20Bのセルサイズよりも大きくすることにより、同一の半導体基板1にパワートランジスタ-Q及びショットキーバリアダイオード素子SBDを混載する半導体装置において、設計の自由度を確保することができる設計の自由度を高めることができる。実施形態2図5は、本発明の実施形態2である半導体装置の概略構成を示すチップレイアウト図であり、図6は、図5に示す領域Cの部分を拡大した模式的平面図であり、図7は、図5に示す領域Dの部分を拡大した模式的断面図であり、図8は、図5のB-B線に沿う模式的断面図であって、中間部分を省略した模式的断面図であり、図9は、図5のC-C線に沿う模式的断面図であって、中間部分を省略した模式的断面図であり、図10は、図8の一部を拡大した模式的断面図であり、図11は、図9の一部を拡大した模式的断面図である。本実施形態の半導体装置は、基本的に前述の実施形態1と同様の構成になっており、以下の構成が異なっている。前述の実施形態1では複数のショットキーセル20Aを並列に接続して等価的に一つのショットキーバリアダイオード素子SBDを構成しているが、本実施形態では、図5に示すように、一つのショットキーセル20Aで一つのショットキーバリアダイオード素子SBDを構成している。また、本実施形態では、図6及び図8に示すように、ショットキーセル20Aにp-型半導体領域2からなるガードリングが設けられている。また、本実施形態では、図7及び図9に示すように、半導体基板1の一主面の周辺部1Nに、p-型半導体領域ウエル領域2からなるガードリングが設けられている。図5乃至図7に示すように、半導体基板1の一主面のセルアレイ部には、複数のトランジスタセル20Bと一つのショットキーセル20Aが配置されている。複数のトランジスタセル20Bは二つのトランジスタセル群に分割され、各トランジスタセル群のトランジスタセル20Bは第1の方向X方向に沿って敷き詰めた状態で配置されている。ショットキーセル20Aは二つのトランジスタセル群の間に配置され、この二つのトランジスタセル群によって挟まれている。ショットキーセル20Aのセル幅yはトランジスタセル20Bのセル幅xよりも大幅に広く設定されている。このように、トランジスタセル20Bのセル幅xよりもショットキーセル20Aのセル幅yを大きくして20Bのセル幅x<20Aのセル幅y、一つのショットキーバリアダイオード素子SBDを構成することにより、前述の実施形態1のように複数のショットキーセル20Aで等価的に一つのショットキーバリアダイオード素子SBDを構成する場合と比較して溝5の個数を大幅に減らすことができるため、半導体基板1の平面サイズを最も小さくすることができる。即ち、ショットキーバリアダイオード素子SBDでは、ショットキーセル20Aのセル幅yを大きくしてセル数を少なくし、パワーMISFET-Qでは、トランジスタセル20Bのセル幅xを小さくしてセル数を増やすことにより、パワーMISFET-Qの低オン抵抗化及び半導体装置の小型化を図ることができる。図6及び図7に示すように、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5、及びトランジスタセル20B間に位置する溝5は、第2の方向Y方向に沿って延在し、セルアレイ部を囲むように周辺部1Nに沿って延在する溝5と一体化されている。ガードリングであるp-型半導体領域2は、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5、及びセルアレイ部を囲むようにして延在する溝5に沿って形成されている。図8に示すように、ショットキーセル20Aに設けられたp-型半導体領域2は、n-型半導体層1bに形成され、半導体基板1の一主面n-型半導体層1bの一主面から深さ方向に向かって伸びている。ショットキーセル20Aにおいて、n-型半導体層1bと電極14とのショットキー接合による接合部の端部、即ちショットキーセル20Aに接触するバリア金属の端部は、ショットキーセル20Aに設けられたp-型半導体領域2の領域で終端している。ショットキーセル20Aのp-型半導体領域2は溝5の深さよりも深く拡散されており、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5、即ちショットキーセル20Aを規定する溝5は、このp-型半導体領域2の中に形成されている。トランジスタセル20Bとショットキーセル20Aとの間に位置するゲート電極7は、ショットキーセル20A側に引き出されたゲート引き出し用配線7Aと一体に形成されている。ショットキーセル20Aにおいて、ゲート引き出し用配線7Aとn-型半導体層1bの主面半導体基板1の主面との間には、ゲート絶縁膜6よりも膜厚が厚いフィールド絶縁膜3が形成されている。このフィールド絶縁膜3は、熱酸化法によって選択的に形成されている。図9に示すように、周辺部1Nに設けられたp-型半導体領域2は、n-型半導体層1bに形成され、半導体基板1の主面から深さ方向に向かって伸びている。このp-型半導体領域2は、溝5の深さよりも深く拡散されており、周辺部1Nとこの周辺部1Nと隣り合うトランジスタセル20Bとの間に配置された溝5は、p-型半導体領域2の中に形成されている。パワーMISFET-Qの基本的な性能である耐圧ソース/ドレイン間耐圧は、ドレイン領域であるn-型半導体層1bとチャネル形成領域であるp-型半導体領域4とのpn接合耐圧で決定される。このpn接合耐圧は、ゲート電極及びソース領域を接地した状態で、ドレイン領域に正の電圧を印加した時BVDSS状態に、アバランシェ降伏電流が流れるまでの電圧で現される。ゲート電極及びソース領域を接地し、ドレイン領域に正の電圧を印加してBVDSS状態にした時、図10及び図11に示すように、p-型半導体領域2とn-型半導体層1bとのpn接合及びp-型半導体領域4とn-型半導体層1bとのpn接合に沿って空乏層19が形成される。n-型半導体層1bと電極14とのショットキー接合による接合部の端部ショットキーセル20Aに接触するバリア金属の端部は、ショットキーセル20Aに設けられたp-型半導体領域2の領域で終端しているため、接合部の端部25に集中する電界が空乏層19によって緩和されることから、ショットキーバリアダイオード素子SBDの耐圧を高めることができる。ショットキーセル20Aにおいて、p-型半導体領域2上における半導体基板1の主面には厚いフィールド絶縁膜3が設けられている。この部分にフィールド絶縁膜3を設けることにより、p-型半導体領域2に伸びる空乏層19の電界を弱めることができるため、ショットキーバリアダイオード素子の高耐圧化をさらに図ることができる。ショットキーセル20Aのp-型半導体領域2は溝5の深さよりも深く拡散されており、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5、即ちショットキーセル20Aを規定する溝5は、このp-型半導体領域2の中に形成されている。このように構成することにより、ショットキーセル20Aとトランジスタセル20Bとの間に位置する溝5の底面部に空乏層が広がるため、ゲート絶縁膜6に直接電圧が加わらなくなる。この結果、ゲート絶縁膜6に加わる電圧を低くすることができるため、パワーMISFET-Qのゲート耐圧を高めることができる。MISFET部は、各トランジスタセルが均一にアバランシェ降伏するため、電流密度が高くならず局所的に電流が流れないため破壊しにくい。一方、周辺部1Nは接合の表面近傍でアバランシェ降伏するため、局所的に電流が流れ、破壊しやすい。よって、p-型半導体領域2をp-型半導体領域4よりも深くして半導体領域の曲率半径を大きくしてMISFET部の耐圧より周辺部の耐圧を高くする。さらに、p-型半導体領域2を溝5よりも深くすることで、より一層ゲート絶縁膜6に加わる電圧を緩和でき、周辺部の耐圧を向上することができる。なお、ショットキーセル20Aの一対の溝5を包囲するためには、ガードリングであるp-型半導体領域2の横方向の拡散も溝5の深さz以上必要である。実施形態3図12は、本発明の実施形態3である半導体装置の概略構成を示すチップレイアウト図である。図12に示すように、本実施形態の半導体装置は、パワーMISFETのトランジスタセルが形成されるトランジスタ素子形成部アクティブ領域21Aをショットキーバリアダイオード素子SBDが形成されるショットキー素子形成部21Bで囲むようにレイアウトされている。このようなレイアウトにおいても、前述の実施形態1と同様に、半導体基板1の平面サイズチップサイズを小さくすることができる。また、半導体装置の設計の自由度を確保することができる。また、ショットキーバリアダイオード素子は、一般的に金属と半導体との界面で決まる表面デバイスのため、パッケージ組立時のダメージ特にワイヤボンディング時のダメージはできるだけ少ない方が望ましい。従って、本実施形態のように、パワーMISFETのトランジスタセルが形成されるトランジスタ素子形成部21Aをショットキー素子形成部21Bで囲むようにレイアウトすることにより、ショットキー素子形成部21Bにワイヤボンディングしなくても組立が可能となる。実施形態4図13は、本発明の実施形態4である半導体装置の概略構成を示す模式的断面図である。図13に示すように、本実施形態の半導体装置は、基本的に前述の実施形態1と同様の構成となっており、以下の構成が異なっている。即ち、ショットキーセル20Aにおいて、n-型半導体層1bにこのn-型半導体層1bよりも高不純物濃度のn型半導体領域22が設けられている。n型半導体領域22は、ショットキーセル20Aにおける金属半導体界面よりも深い位置に形成されている。即ち、ショットキーセル20Aは、金属半導体界面より深い領域の不純物濃度が高濃度化されている。このような構成にすることにより、耐圧を確保しながら、ショットキーバリアダイオード素子の寄生抵抗を低減することができる。実施形態5図14は、本発明の実施形態5である半導体装置の概略構成を示す模式的断面図である。図14に示すように、本実施形態の半導体装置は、基本的に前述の実施形態2と同様の構成となっており、以下の構成が異なっている。即ち、ショットキーセル20Aの半導体に接合される金属とトランジスタセル20Bの半導体に接合される金属とが異なっており、トランジスタセル20Bにおける金属接合の障壁高さqΦBよりもショットキーセル20Aにおける金属接合の障壁高さqΦBの方が高くなっている。本実施形態において、ショットキーセル20Aには例えばアルミニウムAl若しくはアルミニウム合金からなる電極14が接合され、トランジスタセル20Bには例えばチタンタングステンTiWからなる金属膜13が接合されている。ショットキーバリアダイオード素子内蔵のパワーMISFETでは、数アンペアの電流を流すので、大面積のショットキーバリアダイオード素子が必要とされるが、ショットキーバリアダイオード素子の面積が大きくなるとリーク電流が懸念される。そこで、異なる金属を用いて、トランジスタセル20Bにおける金属接合の障壁高さqΦBよりもショットキーセル20Aにおける金属接合の障壁高さqΦBの方を高くすることにより、リーク電流を低減することができる。一般的に、電子にとっての障壁高さはqΦBと表される。ここで、q:電子の電荷量、ΦB=ΦM-χΦM:金属の仕事関数、χ:電子親和力である。従って、トランジスタセル20Bにおける金属接合の障壁高さqΦBよりもショットキーセル20Aにおける金属接合の障壁高さqΦBの方を高くするためには、トランジスタセル20Bに接合される金属よりも仕事関数ΦMが高い金属をショットキーセル20Aの接合に用いればよい。本実施形態において、ショットキーセル20Aとの接合にはAl若しくはAl合金が用いられ、トランジスタセル20Bとの接合にはTiWが用いられているが、Al及びAl合金はTiWよりも仕事関数ΦMが高い。実施形態6図15は、本発明の実施形態6である半導体装置の概略構成を示す模式的断面図である。図15に示すように、ショットキーセル20Aのショットキーバリアダイオード素子は、n-型半導体層1bと電極14とのショットキー接合によって形成されている。トランジスタセル20BのMISFETのドレイン領域は、n-型半導体層1bにチャネル形成領域であるp-型半導体領域4と接して設けられたn型半導体領域ウエル領域17及びn型半導体層1aで構成されている。n型半導体領域17は、n型半導体基板1aよりも低不純物濃度で形成され、n-型半導体層1bよりも高不純物濃度で形成されている。即ち、MISFETのドレイン領域は、チャネル形成領域側の不純物濃度がn-型半導体層1bよりも高不純物濃度に設定されている。パワーMISFETの耐圧は、チャネル形成領域であるp-型半導体領域4とドレイン領域とのpn接合耐圧であるから、空乏層がp型領域とn型領域の両方に伸びる。一方ショットキーバリアダイオード素子の耐圧は、金属とn型カソード領域のショットキー接合耐圧であるから、空乏層がn型カソード領域にしか伸びない。このため、同じ不純物濃度のn型領域に夫々形成してしまうと、必ずショットキーバリアダイオード素子の耐圧の方が低くなってしまう。パワーMISFETの耐圧よりもショットキーバリアダイオード素子の耐圧が低い状態では、常にショットキーバリアダイオード素子で降伏することになるので、信頼性が低くなってしまう。パワーMISFETの方の耐圧が低い場合、バルク内のpn接合で降伏するから特性変動が起こりにくい。一方、ショットキーバリアダイオード素子の方の耐圧が低い場合、ショットキーバリアダイオード素子は界面デバイスであるから降伏時に発生するキャリアによって特性変動が起こりやすい。このような問題を解決するためには、MISFETのn型ドレイン領域よりもショットキーバリアダイオード素子のn型カソード領域の方を低不純物濃度にすれば良い。このような構成にすることにより、パワーMISFETの耐圧を低く、ショットキーバリアダイオード素子の耐圧を高くすることができる。なお、本実施形態では、トレンチゲート構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明したが、本発明は、プレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置や、横型二重拡散LD:LateralDoubleDiffusionSelf-aligned構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に適用することができる。実施形態7図16は、本発明の実施形態7である半導体装置の概略構成を示す模式的断面図である。図16に示すように、ショットキーセル20Aにおけるショットキーバリアダイオード素子の金属接合は、半導体基板1の一主面に設けられた溝18の底面部で行われている。隣Pが導入されたn-型半導体層1bは、熱酸化工程で表面に燐が偏析し、初期状態よりも高濃度になってしまう。この偏析によって高濃度になってしまった表面部分を掘り下げて溝18を形成し、この溝18の内部の底面部において、ショットキーセル20Aにおけるショットキーバリアダイオード素子の金属接合を行うことにより、ショットキーバリアダイオード素子をより高耐圧化することができる。実施形態8本実施形態では、プレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。図17は、本発明の実施形態8である半導体装置の概略構成を示す模式的断面図である。図17に示すように、本実施形態の半導体装置は、基本的に前述の実施形態6と同様の構成になっており、以下の構成が異なっている。即ち、トランジスタセル20BのMISFETは、半導体基板1の主面n-型半導体層1bの主面上にゲート絶縁膜6を介在してゲート電極7が配置された構造になっている。このようなプレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置においても、前述の実施形態6と同様に、MISFETのn型ドレイン領域よりもショットキーバリアダイオード素子のn型カソード領域の方を低不純物濃度にすることにより、前述の実施形態6と同様に、パワーMISFETの耐圧を低く、ショットキーバリアダイオード素子の耐圧を高くすることができる。実施形態9本実施形態では、横型二重拡散構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。図18は、本発明の実施形態9である半導体装置の概略構成を示す模式的断面図である。図18に示すように、ショットキーセルのショットキーバリアダイオード素子は、n-型半導体層1bと電極24Aとのショットキー接合によって形成されている。トランジスタセルのMISFETは、電流が半導体基板1の表面方向に流れる横型構造になっている。トランジスタセルのMISFETは、主に、チャネル形成領域、ゲート絶縁膜6、ゲート電極7、ソース領域及びドレイン領域を有する構成となっている。チャネル形成領域は、n-型半導体層1bの主面に設けられたp-型半導体領域4で形成されている。ゲート絶縁膜6は、n-型半導体層1bの主面上であってチャネル形成領域と向かい合って設けられている。ゲート電極7は、n-型半導体層1bの主面上にゲート絶縁膜6を介在して設けられている。ソース領域は、p-型半導体領域4の表層部にこのp-型半導体領域4と接して設けられたn型半導体領域8で形成されている。ドレイン領域は、チャネル形成領域であるp-型半導体領域4と接してn-型半導体層1bに設けられたn型半導体領域17と、n-型半導体層1bの主面であって、p-型半導体領域4から離間してn型半導体領域17の中に設けられたn型半導体領域23とで形成されている。n型半導体領域17は、n型半導体領域23よりも低不純物濃度で形成され、n-型半導体層1bよりも高不純物濃度で形成されている。即ち、本実施形態のMISFETにおいても、ドレイン領域のチャネル形成領域側の不純物濃度がn-型半導体層1bよりも高不純物濃度に設定されている。p-型半導体領域4の主面にはp型半導体領域12が設けられ、このp型半導体領域12及びn型半導体領域8には層間絶縁膜9に形成された接続孔を通してソース電極24Bが電気的に接続されている。即ち、トランジスタセルのMISFETは、ソース領域とチャネル形成領域とが同一の電位に電位固定される。n型半導体領域23には層間絶縁膜9に形成された接続孔を通してドレイン電極24Cが電気的に接続されている。ショットキーセルにおいて、n-型半導体層1bには、層間絶縁膜9に形成された接続孔を通して電極24Aが電気的に接続されている。ショットキーセルのショットキーバリアダイオード素子は、n-型半導体層1bと電極24Aとのショットキー接合によって形成されている。一方、トランジスタセルMISFETは、ドレイン領域のチャネル形成領域側の不純物濃度がn-型半導体層1bよりも高不純物濃度になっている。即ち、本実施形態においても、前述の実施形態6と同様に、MISFETのドレイン領域のチャネル形成領域側の領域よりもショットキーバリアダイオード素子のカソード領域の方が低不純物濃度になっているため、前述の実施形態6と同様に、パワーMISFETの耐圧よりもショットキーバリアダイオード素子の耐圧を高くすることができる。なお、前述の実施形態1~5では、同一の基板にトレンチゲート構造のパワーMISFET及びショットキーバリアダイオード素子を混載した半導体装置について説明したが、実施形態1~5において実施した本発明は、プレーナ構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置や、横型二重拡散構造のパワーMISFET及びショットキーバリアダイオード素子を有する半導体装置に適用することができる。以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。"