正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Highの出力を、前記論理入力が論理値Lowの場合、論理値Lowの出力を、それぞれ出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するように構成されてなる正負電圧論理出力回路であって、前記論理入力数に応じて設けられ、前記論理入力に対して反転すると共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧の大きさに応じて、正常な回路動作を確保できる範囲を切り替え可能とした正負電圧論理出力回路において、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型P型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする正負電圧論理出力回路。請求項1記載の正負電圧論理出力回路において、前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型P型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、1又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型P型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする正負電圧論理出力回路。少なくとも1つの共通端子と、1又は複数の個別端子とを有し、前記共通端子と前記個別端子との間に、導通、非導通が外部から制御可能な1又は複数のスイッチ素子が、それぞれ配置され、前記共通端子と、前記個別端子のいずれか1つとを選択的に切り替えて、所望の通過経路を形成する半導体スイッチ回路と、前記スイッチ素子の導通、非導通を制御するため外部から入力される論理制御信号をデコードするデコーダ回路と、該半導体スイッチ回路に制御信号を出力する正負電圧論理出力回路と、を備えた高周波スイッチ回路において、前記正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Highの出力を、前記論理入力が論理値Lowの場合、論理値Lowの出力を、それぞれ前記制御信号として出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するように構成され、前記論理入力数に応じて設けられ、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型P型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする高周波スイッチ回路。請求項3記載の高周波スイッチ回路において、前記インバータおよび前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型P型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、1又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型P型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする高周波スイッチ回路。ところで、高周波スイッチ回路を正負電圧論理動作させるには、電圧発生回路および論理回路を、CMOS回路で構成し、スイッチ回路をGaAsICで構成するのが最も容易な方法である。しかし、マルチチップ実装となり、特に多数の経路切替を必要とする多ポートスイッチの場合には、チップ間配線のために多数のPADが、CMOS電圧発生回路、論理回路のチップとGaAsスイッチICチップの双方に必要となるとともに、双方のチップ実装のためのチップ間隔が必要なため、占有面積が増大し、実装コストの増大を招いてしまう。そのため、GaAsICに電圧発生回路、論理回路を搭載した1チップICを実現するほうが、小型化できるという利点がある。一般に、GaAsICは、CMOSICと比較してコスト高であるが、先に述べたように電圧発生回路および論理回路をCMOS回路で構成し、スイッチ回路をGaAsICで構成してマルチチップ実装とした場合の占有面積の増大を考慮すると、安価なCMOSICを用いたとしても必ずしもコストダウンできるとは限らない。正電圧動作のための電圧発生回路及び論理回路、負電圧発生回路は、比較的容易に実現することができるが、先に述べたような正負電圧論理出力回路を実現する場合には、次述するような問題がある。まず、図6を参照しつつ従来の正負電圧論理出力回路1Aの回路構成例について説明する。この回路例における正負電圧論理出力回路1Aは、負電圧発生回路2と、第1の負電圧レベルシフト回路4aと、第2の負電圧レベルシフト回路4bLVSと、第1の出力インバータ回路5aと、第2の出力インバータ回路5bと、電源回路15とを備える構成となっている。ここで、第1の負電圧シフト回路4aと第2の負電圧シフト回路4bは、基本的に同一の回路構成となっている。また、第1の出力インバータ回路5aと第2の出力インバータ回路5bも、基本的に同一の回路構成となっている。そして、第1の負電圧レベルシフト回路4aと第1の出力インバータ回路5aにより、デコーダ回路7の出力電圧Vout1 ́がVout1に、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5bにより、出力電圧Vout2 ́がVout2に、それぞれ変換出力される様になっている。なお、ブレークダウン保護素子13は、3段直列接続のダイオードDx3で構成されており、エンハンスメント型のP型電界効果トランジスタEPFET1のゲート-ドレイン間のブレークダウンを防止する目的で設けられている。このような回路構成において、正電源電圧VDDが2.7V、負電源電圧VSSが-5Vとし、制御電圧Vout1 ́が論理値Lowに相当する電圧として0Vが入力された場合について説明する。第1の負電圧レベルシフト回路4aに制御電圧Vout1 ́が入力されると、エンハンスメント型P型電界効果トランジスタEPFET1はオン状態となり、3段直列接続のダイオードDx3からなるブレークダウン保護素子13と、第1の出力インバータ回路5aを介して出力端子31から出力電圧制御電圧Vout1が出力される。同様に、第2の負電圧レベルシフト回路4bに制御電圧Vout2 ́が入力されると、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5bを介して出力端子32から制御電圧Vout2が出力される。3段直列接続のダイオードDx3は、1つのダイオードの順方向電圧VfがVf=1.0Vとすると、1.0V×3段=3.0Vシフトされ、ブレークダウン保護素子13と電流制限抵抗器RC2との接続点における電位は、-0.3Vとなる。したがって、第1の出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1のゲートソース間電圧Vgsは4.7Vであるため、エンハンスメント型電界効果トランジスタEFET1はオン状態となり、出力端子31から負電圧出力のVSS=-5.0Vが出力されることになる。一方、負電圧VSSが-5Vとし、制御電圧Vout1 ́が論理値Highに相当する電圧として2.7Vが入力された場合について説明する。第1の負電圧レベルシフト回路4aに制御電圧Vout1 ́が入力されると、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となり、ブレークダウン保護素子13と、電流制限抵抗器RC2との接続点における電位は、-5.0Vとなる。したがって、第1の出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1のゲートソース間電圧Vgsは0.0Vであるため、エンハンスメント型電界効果トランジスタEFET1はオフ状態となり、制御電圧Vout1は、電源回路15と抵抗器RC3との接続点の電圧VDD3と等しい電圧が出力される。電圧VDD3は、電源電圧VDDより電源回路15における電圧降下分だけ低下した電圧となる。例えば、VDD=2.7Vとすると、電源回路15は、直列接続された2つのダイオードDx5より構成されるため、ダイオード1段の順方向電圧Vf=1.0Vとすると、VDD3=0.7Vとなる。したがって、制御電圧Vout1として0.7Vが出力されることになる。同様に、第2の負電圧レベルシフト回路4bに制御電圧Vout2 ́が入力されると、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5Bを介して出力端子32から制御電圧Vout2が出力される。以上説明したように、この種の正負電圧論理出力回路1Aは、第1および第2の負電圧レベルシフト回路4a、4bはインバータとして機能し、その出力にさらに第1および第2の出力インバータ回路5a、5bが接続されているため、インバータ2段相当の動作となる。したがって、論理値Low入力時には、出力は論理値Lowとなり、論理値High入力時には、出力は論理値Highとなる。ところで、上述の正負電圧論理回路1Aが正常動作するためには、負電圧VSSとして設定できる電圧範囲には制限が存在する。以下、正負電圧論理出力回路1Aを正常に動作する負電圧VSSの電圧範囲を動作ウィンドウと呼ぶ。図7に、上述の正負電圧論理回路1Aの入力に相当する制御電圧Vout1 ́として、論理値Highに相当する電圧と、論理値Lowに相当する電圧を入力した場合における出力制御電圧Vout1の負電圧VSS依存性を示す特性図を示す。図7において、横軸は負電圧VSSを、縦軸は制御電圧Vout1を示している。図中、点線は制御電圧Vout1 ́として論理値Highに相当する電圧を入力した場合における負電圧VSSの変化に対する制御電圧Vout1の変化を、二点破線は、制御電圧Vout1 ́として論理値Lowに相当する電圧を入力した場合における負電圧VSSの変化に対する制御電圧Vout1の変化を、それぞれ示している。まず、正負電圧論理出力回路1Aが正常に動作とならず、常時ONが出力される例として、負電圧出力として負電圧VSSが-2.0Vの場合について説明する。正負電圧論理回路1Aに制御電圧Vout1 ́として論理値Lowに相当する電圧0.0Vが入力された場合、エンハンスメント型P型電界効果トランジスタEPFET1のゲートには0.0Vが印加し、ON状態となる。ゲート-ソース間は、ダイオード動作となるため、ソース電位は1.0Vとなる。したがって、エンハンスメント型P型電界効果トランジスタEPFET1のドレインは、1.0Vとなる。このドレイン電位は、ブレークダウン保護素子13により-3Vレベルシフトされて、ブレークダウン保護素子13と電流制限抵抗器RC2との接続点における電位は、-2.0Vとなる。ここで、VSSは-2.0Vとなっている。したがって、出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1のVgsは0.0Vであるため、エンハンスメント型電界効果トランジスタ1はオフ状態となり、制御電圧Vout1は、電源回路15と抵抗器RC3との接続点の電圧VDD3と等しい電圧、即ち、論理値Highに相当する電圧として0.7Vとなる。一方、正負電圧論理出力回路1Aに制御電圧Vout1 ́として論理値Highに相当する電圧2.7Vが入力された場合、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となり、ブレークダウン保護素子13と、電源制限抵抗器RC2との接続点における電位は、-5.0Vとなる。したがって、出力インバータ回路5Aを構成するエンハンスメント型電界効果トランジスタEFET1のVgsは0.0Vであるため、エンハンスメント型電界効果トランジスタEFET1はOFF状態となり、制御電圧Vout1は、電源回路15と抵抗器R3との接続点の電圧VDD3と等しい電圧が出力される。電圧VDD3は、電源電圧VDDより電源回路15における電圧降下分だけ低下した電圧となる。例えば、VDD=2.7Vとすると、電源回路15は、直列接続された2つのダイオードDx5より構成されるため、ダイオード1段の順方向電圧Vf=1.0Vとすると、VDD3=0.7Vとなる。したがって、制御電圧Vout1として論理値Highに相当する電圧0.7Vが出力されることになる。このように、負電圧VSSが-2.0Vの場合、制御電圧Vout1 ́が、論理値Highか、論理値Lowかに関わらず、制御電圧Voutは常時論理値Highとなってしまう。次に、正負電圧論理出力回路1Aが正常動作とならず、常時OFFが出力される例として、負電圧VSSが-10.0Vの場合について説明する。正負電圧論理出力回路1Aに制御電圧Vout1 ́として論理値Highに相当する電圧として2.7Vが入力した場合、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となるはずであるが、負電圧VSS=-10.0Vであるので、ドレイン電位は、ブレークダウン保護素子13により-3Vレベルシフトされて、ブレークダウン保護素子13と電流制限抵抗器RC2との接続点における電位は、-7.0Vとなる。ここで、エンハンスメント型P型電界効果トランジスタEPFET1のゲート電圧は2.7Vであるので、ゲート-ドレイン間には9.7Vの逆方向電圧が印加される。本来、エンハンスメント型P型電界効果トランジスタEPFET1は、オフ状態としなければならないが、エンハンスメント型P型電界効果トランジスタEPFET1の逆方向耐圧を7.5Vとすると、オン状態となる。したがって、第1の出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1はオン状態となり、制御電圧Vout1は、負電圧VSSが出力され、論理値Lowに相当する出力となる。一方、正負電圧論理回路出力回路1Aに制御電圧Vout1 ́として論理値Lowに相当する電圧として0.0Vが入力した場合、エンハンスメント型P型電界効果トランジスタEPFET1はON状態となり、出力端子Vout1からは、負電圧VSSが出力され、論理値Lowに相当する出力となる。このように負電圧VSSが-10Vの場合、制御電圧Vout1 ́が、論理値Highか、論理値Lowかに関わらず、制御電圧Voutは常時論理値Lowとなってしまう。このように従来の正負電圧論理出力回路1Aには、動作ウィンドウの範囲内に収まるように設計する必要があったが、この動作ウィンドウの幅、即ち負電圧VSSの上限と下限との差は、5.8V程度と狭く、設計の自由度の低いものであった。実際には、電源電圧VDDの動作範囲には、上限、下限があることや、半導体プロセス上のばらつき、温度変動、動作状態による負荷変動考慮すると、負電圧VSSを動作ウィンドウないに維持することは、かなり困難なものである。本発明は、上記実状に鑑みなされるもので、負電圧を用いて駆動する論理回路において、負電圧の変化に対して正常な論理回路動作を確保できる範囲である動作ウィンドウの幅の拡張を可能とし、回路動作の確実性、安定性の向上を図った正負電圧論理出力回路を提供するものである。上記課題を解決するため本願請求項1に係る正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Highの出力を、前記論理入力が論理値Lowの場合、論理値Lowの出力を、それぞれ出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するように構成されてなる正負電圧論理出力回路であって、前記論理入力数に応じて設けられ、前記論理入力に対して反転すると共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧の大きさに応じて、正常な回路動作を確保できる範囲を切り替え可能とした正負電圧論理出力回路において、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型P型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする。本願請求項2に係る正負電圧論理出力回路は、請求項1記載の正負電圧論理出力回路において、前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型P型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、1又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型P型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする。本願請求項3に係る高周波スイッチ回路は、少なくとも1つの共通端子と、1又は複数の個別端子とを有し、前記共通端子と前記個別端子との間に、導通、非導通が外部から制御可能な1又は複数のスイッチ素子が、それぞれ配置され、前記共通端子と、前記個別端子のいずれか1つとを選択的に切り替えて、所望の通過経路を形成する半導体スイッチ回路と、前記スイッチ素子の導通、非導通を制御するため外部から入力される論理制御信号をデコードするデコーダ回路と、該半導体スイッチ回路に制御信号を出力する正負電圧論理出力回路と、を備えた高周波スイッチ回路において、前記正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Lowの出力を、前記論理入力が論理値Lowの場合、論理値Highの出力を、それぞれ前記制御信号として出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するように構成され、前記論理入力数に応じて設けられ、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、インバータとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする。本願請求項4に係る高周波スイッチ回路は、請求項3記載の高周波スイッチ回路において、前記インバータおよび前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型P型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、1又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型P型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする。本発明によれば、負電圧の大きさに応じて、回路が正常動作する範囲を切り替え可能にしたので、実質的に回路が正常動作する範囲を拡張することで、動作電圧範囲の変化、半導体製造プロセスのばらつき、温度変化、負荷変動などに対して従来に比してより確実に回路動作を正常に維持することができる。以下、本発明の実施例について、説明する。なお、以下に説明する部材、配置等は、本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変できるものである。また、図4乃至図6で説明した従来回路の構成要素と同一の構成要素については、同一符号を付して説明する。まず、本発明の正負電圧論理出力回路について説明する。図1に示す本発明の正負電圧論理出力回路1は、図2に示すような高周波スイッチ回路に用いられ、正論理の出力のデコーダ7からの2つの制御電圧Vout1 ́、Vout2 ́を、必要に応じて正又は負論理の制御電圧Vout1、Vout2として出力可能な構成となっている。図1では、制御電圧Vout2 ́を入力し、制御電圧Vout2として出力する部分については、制御電圧Vout1 ́を入力して制御電圧Vout1として出力する部分と、その構成が基本的に同一であるため、図示を省略している。図1に示すように本実施例の正負電圧論理出力回路1は、負電圧発生回路2NVGと、基準電圧発生回路3と、第1の負電圧レベルシフト回路4aおよび第2の負電圧レベルシフト回路4bと、第1の出力インバータ回路5aおよび第2の出力インバータ回路5bと、電源回路15とを備える構成となっている。第1の負電圧レベルシフト回路4aと第1の出力インバータ回路5aは、制御電圧Vout1 ́を入力して制御電圧Vout1として出力する詳細は供述。一方、制御電圧Vout2 ́を入力して制御電圧Vout2を出力する部分は、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5bによって構成されている。負電圧発生回路2は、外部から供給される電源電圧VDDから、必要な負電圧VSSを生成、出力するもので、電源回路15は、電源電圧VDDから、第1の出力インバータ回路5aおよび第2の出力インバータ回路5bに必要な電圧を生成、出力するもので従来回路と基本的に同一の構成となっている。基準電圧発生回路3は、ブレークダウン保護素子用切替スイッチ8aのオン状態、オフ状態を選択するための切替信号を生成、出力するもので、基準Low端子23と負電圧端子22との間に、基準Low端子23側から4段直列接続のダイオードDx1、第1の電流制限抵抗器RC1が直列接続されている。このような構成の基準電圧発生回路3は、基準Low端子23に、所定の電圧が印加された場合に、ブレークダウン保護素子用切替スイッチ8aをオン状態とする切替信号しての基準電圧VREFを、ダイオードDx1と電流制限抵抗器RC1の相互の接続点から出力する。本実施例では、ブレークダウン保護素子用切替スイッチ8aをオン状態とする基準電圧VREFを発生させる際の基準Low端子23への印加電圧VLは、入力制御電圧Vout1 ́の論理値Lowのレベルと一致させ、GNDレベルの0Vに設定している。なお、この基準Low端子23への印加電圧VLは、0Vに限定される必要はなく、他の電圧設定としてもよい。第1の負電圧レベルシフト回路4aは、制御電圧Vout1 ́に対して所定の電圧シフトを施し、第1の出力インバータ回路5aへ出力するもので、電源回路15によって電源電圧VDDを基に第1の負電圧レベルシフト回路4aに必要な電圧VDD ́が印加される電源端子21 ́と負電圧VSSが印加される負電圧端子22との間に、電源端子21 ́側からエンハンスメント型のP型電界効果トランジスタEPFET1と、3段直列接続ダイオードDx3で構成される第1のブレークダウン保護素子13と、2段直列接続のダイオードDx4で構成される第2のブレークダウン保護素子14と、第2の電流制限抵抗器RC2が直列接続されているとともに、第1のブレークダウン保護素子用切替スイッチ8aが第2のブレークダウン保護素子14のアノード、カソード間に並列に接続されている。そして、第2のブレークダウン保護素子14と第2の電流制限抵抗器RC2の接続点から得られる電圧が、第1の負電圧レベルシフト回路4aの出力電圧として、第1の出力インバータ回路5aに出力される。第1の出力インバータ回路5aは、電源回路15から正側電源電圧が供給される。これは、本実施例における正負電圧論理出力回路1の論理値Highに相当する所定の電圧を得るためである。なお、第1の出力インバータ回路5aは、電源回路15を用いた正側電源電圧の供給に代えて、電源端子21を介して電源電圧VDDの供給を受けるようにしても良く、第1の出力インバータ回路5a内に、必要に応じて、レベルシフタ、シリーズレギュレータ等による電圧降下、またはチャージポンプ等による昇圧を行うようにしてもよい。次に、負電圧発生回路2の負電圧VSSの値による動作の違いについて図3を用いて説明する。図3では、正負電圧論理出力回路1の入力に相当する制御電圧Vout1 ́として、論理値Highに相当する電圧および論理値Lowに相当する電圧を、それぞれ入力した場合の出力制御電圧Vout1の負電圧VSS依存性の特性図を示している。図3において、横軸は、負電圧VSSを、縦軸は制御電圧Vout1をそれぞれ示し、点線は、制御電圧Vout1 ́として論理値Highに相当する電圧を入力した場合の負電圧VSSの変化を、二点鎖線は、制御電圧Vout1 ́として、論理値Lowに相当する電圧を入力した場合の負電圧VSSの変化をそれぞれ示している。以下の説明は、基準電圧発生回路3と第1のブレークダウン保護素子用切替スイッチ8aの動作は後述することとし、ブレークダウン保護素子用切替スイッチ8aがオン状態の場合とオフ状態の場合の全体の動作状態を説明する。まず、ブレークダウン保護素子用切替スイッチ8aがオン状態の場合、第2のブレークダウン保護素子14は短絡状態となるため、回路構成としては、図6で説明した従来回路と等価となる。したがって、負電圧VSSに対する第1の出力インバータ回路5aの出力電圧の変化は、図7に示す変化と同様となる図3A。すなわち、負電圧VSSが-2.0Vを上回り、より高い電圧領域にあっては、制御電圧Vout1 ́が論理値Highか論理値Lowであるかにかかわらず、制御電圧Vout1は、常に論理値Highの状態となる。一方、負電圧VSSが-7.8Vを下回り、より低い電圧領域にあっては、制御電圧Vout1 ́が論理値Highか論理値Lowであるかにかかわらず、制御電圧Vout1は、常に論理値Lowの状態となる。負電圧VSSが-7.8~-2.0Vの範囲では、制御電圧Vout1 ́のレベルに応じて、制御電圧がVout1 ́が論理値Highに相当する電圧レベル又は論理値Lowに相当する電圧レベルとなり、回路が正常動作する動作ウィンドウが生じることとなる。なお、動作ウィンドウの上限および下限の負電圧VSSは、図6および図7で説明した従来例と同等である。次に、第1のレベルシフト切替スイッチ8aがオフ状態の場合、第2のブレークダウン保護素子14が有効になるため、負電圧VSSに対する第1の出力インバータ回路5aの出力特性は変化し、図3Bに示すようになる。この場合、動作ウィンドウの上限と下限の幅は、従来回路と同じであるが、動作ウィンドウ全体が、負電圧VSSの高電圧側にシフトする。このシフト量は、第2のブレークダウン保護素子14のシフト電圧に等しくなる。これは、第2のブレークダウン保護素子14がエンハンスメント型P型電界効果トランジスタEPFET1のドレインに接続されることで、エンハンスメント型P型電界効果トランジスタEPFET1のブレークダウン電圧がシフトするからである。本実施例の正負電圧論理出力回路1においては、負電圧VSSによって、第1のブレークダウン保護素子用切替スイッチ8aのオン状態、オフ状態を切り替えることによって、図3Aに示す特性と、図3Bに示す特性を合成したものと等価な図3Cに示す特性を実現することで、動作ウィンドウの拡張を図っている。すなわち、負電圧VSSが高い領域では、ブレークダウン保護素子切替スイッチをオン状態にし、動作ウィンドウを高VSS側に拡げ、VSSが低い場合には、ブレークダウン保護用切替スイッチをオフ状態にすることで、従来例でも得られている低VSS領域の動作ウィンドウを維持するものである。第1のブレークダウン保護素子用切替スイッチ8aのオン状態とオフ状態を切り替えるクリティカルポイントは、ブレークダウン保護用素子切替スイッチがオン状態図3Aの動作ウィンドウのVSSの下限であるVSS=-7.8Vと、ブレークダウン保護用素子切替スイッチがオフ状態図3Bの動作ウィンドウのVSSの下限であるVSS=-4.0Vの間に設定すればよい。次に、動作についてより具体的に説明する。基準Low端子23の印加電圧VLが論理値Lowに相当する電圧として0V、電源電圧VDDが2.7V、VDD ́が1.3Vで、負電圧VSSが-9.5Vの場合でも正常に動作する動作ウィンドウの範囲内にあることを説明する。この場合、ダイオードの1段のVfを1.0Vとすると、ダイオードDx1のレベルシフト量は4.0Vとなる。したがって、基準電圧発生回路3からは、―4.0Vが出力される。制御電圧Vout1 ́に論理値Lowに相当するレベルである0Vが印加されたとき、エンハンスメント型P型電界効果トランジスタEPFET1はオン状態となり、第1のブレークダウン保護素子13によって3.0V電圧降下するため、第1のブレークダウン保護用素子切替スイッチ8aのソースは、-1.7Vとなる。このとき、第1のブレークダウン保護用素子切替スイッチ8aのゲートは、前述のとおり-4.0Vが印加されているので、オン状態となる。その結果、第2のブレークダウン保護素子14が短絡され、第2のブレークダウン保護素子14と電流制限抵抗RC1の接点は、-1.7Vとなる。したがって、出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1はオン状態となり、出力インバータ回路5aの出力制御電圧Vout1は、論理値Lowに相当する-9.5Vが出力される。このように、制御電圧Vout1 ́がLowレベルのとき、出力制御電圧VoutがLowレベルとなり、正常に動作することがわかる。制御電圧Vout1 ́に論理値Highに相当するレベルである2.7Vが印加されたときは、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となる。この場合、第2のブレークダウン保護素子14の両端には2.0Vの電位差が生じているため、アノードの電位は-7.5Vとなる。したがって、第1のブレークダウン保護用素子切替スイッチ8aのソースは-7.5V、ゲートは-4.0Vとなり、オフ状態であるので、第2のブレークダウン保護素子14は有効となる。よって、第1のブレークダウン保護素子13のアノードには-4.5Vが印加され、エンハンスメント型P型電界効果トランジスタEPFET1のゲート-ドレイン間には7.2Vが印加される。この場合、エンハンスメント型P型電界効果トランジスタEPFET1のブレークダウン電圧は7.5Vであるため、ブレークダウンには至らず、オフ状態を保つことができる。その結果、第2のブレークダウン保護素子14と電流制限抵抗RC1の接点も-9.5Vを保つことができる。したがって、出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1はオフ状態となり、出力インバータ回路5aの出力制御電圧Vout1は、論理値Highに相当する2.7Vが出力される。このように、制御電圧Vout1 ́がHighレベルのとき、出力制御電圧VoutがHighレベルとなり、正常に動作することがわかる。一方、基準Low端子23の印加電圧VLが論理値Lowに相当する電圧として0V、電源電圧VDDが2.7V、VDD ́が1.3Vで、負電圧VSSが-2.5Vの場合でも正常に動作する動作ウィンドウの範囲内にあることを説明する。この場合、ダイオードDx1のレベルシフト量は4.0Vであるが、VSSが-2.5Vであるため、基準電圧発生回路3からは、VSSに等しい―2.5Vが出力される。制御電圧Vout1 ́に論理値Lowに相当するレベルである0Vが印加されたとき、エンハンスメント型P型電界効果トランジスタEPFET1はオン状態となり、第1のブレークダウン保護素子13によって3.0V電圧降下するため、第1のブレークダウン保護用素子切替スイッチ8aのソースは、-1.7Vとなる。このとき、第1のブレークダウン保護用素子切替スイッチ8aのゲートは、前述のとおり-2.5Vが印加されているので、オン状態となる。その結果、第2のブレークダウン保護素子14が短絡され、第2のブレークダウン保護素子14と電流制限抵抗RC1の接点は、-1.7Vとなる。したがって、出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1はオン状態となり、出力インバータ回路5aの出力制御電圧Vout1は、論理値Lowに相当する-2.5Vが出力される。このように、制御電圧Vout1 ́がLowレベルのとき、出力制御電圧VoutがLowレベルとなり、正常に動作することがわかる。制御電圧Vout1 ́に論理値Highに相当するレベルである2.7Vが印加されたときは、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となる。この場合、第2のブレークダウン保護素子14の両端には2.0Vの電位差生じているため、アノードの電位は-0.5Vとなる。したがって、第1のブレークダウン保護用素子切替スイッチ8aのソースは-0.5V、ゲートは-2.0Vとなり、オン状態であるので、第2のブレークダウン保護素子14は短絡となる。よって、第1のブレークダウン保護素子13のアノードには-0.5Vが印加され、エンハンスメント型P型電界効果トランジスタEPFET1のゲート-ドレイン間には3.2Vが印加される。この場合、エンハンスメント型P型電界効果トランジスタEPFET1のブレークダウン電圧は7.5Vであるため、ブレークダウンには至らず、オフ状態を保つことができる。このように、制御電圧Vout1 ́がHighレベルのとき、出力制御電圧VoutがHighレベルとなり、正常に動作することがわかる。以上説明したように、負電圧VSSが-9.5V、-2.5Vの広範囲にわたり、制御電圧Vout1 ́に対して出力制御電圧Voutが正常に出力されており、本回路を用いることにより、動作ウィンドウが拡張されたことがわかる。制御電圧Vout2 ́の入力に対して制御電圧Vout2を出力する回路動作についても、上述の制御電圧Vout1 ́に対する制御電圧Vout1の出力動作と、基本的に同一となる。以上説明したように、第1のブレークダウン保護用素子切替スイッチ8aのオン状態、オフ状態の切替えによって、動作ウィンドウを切り替えることが可能となり、動作ウィンドウ幅は、従来例では5.8Vであったのに対して、図3Cに示すように、本発明では7.8Vの幅を有する動作ウィンドウが確保でき、従来に較べて、確実に動作ウィンドウの幅の拡張が可能となる。本実施例の正負論理出力回路1の動作ウィンドウの幅の改善度は、従来回路図7に対して、2.0Vで、約34となっている。次に、第1の実施例で説明した正負電圧論理出力回路1を用いた高周波スイッチ回路について説明する。図2に示す高周波スイッチ回路は、GaAsFETを用いた正負電圧動作のSPDTSinglePoleDoubleThrowの高周波スイッチ回路の構成例を示している。図2に示すように、本実施例の高周波スイッチ回路は、正負電圧論理出力回路1と、デコーダ回路7DECと、半導体スイッチ回路6から構成されている。半導体スイッチ回路6は、第1のスイッチ素子61FETSW1と第2のスイッチ素子62FETSW2の動作を制御することにより、第1の個別端子101と第2の個別端子102が、選択的に共通端子100に接続される構成となっている。正負電圧論理出力回路1は、第1の実施例で説明した構成の正負電圧論理出力回路で、図1で図示を省略した第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5bとを備える構成となっている。デコーダ回路7は、制御入力端子51に外部から制御電圧VCTLが入力され、その制御電圧VCTLに応じて、2つの出力電圧Vout1 ́、Vout2 ́が出力される構成となっている。ここで、電源電圧VDDが2.7V、負電圧VSSが-3.5Vに設定され、第1および第2のブレークダウン保護用素子切替スイッチ8a、8bがオフ状態の場合を例にとり説明する。まず、デコーダ回路7の制御入力端子51から制御電圧Vout1 ́を論理値High、制御電圧Vout2 ́を論理値Lowとする所定の電圧が入力されると、デコーダ回路7からは、論理値Highの制御電圧Vout1 ́として、例えば2.7Vが、論理値Lowの制御電圧Vout2 ́として、例えば0Vが、それぞれ出力され、正負電圧論理出力回路1の端子41、42に入力される。正負電圧論理出力回路1では、入力した制御電圧の論理が反転して出力されるため、制御電圧Vout1として論理値Lowに相当する電圧-3.5Vが、制御電圧Vout2として論理値Highに相当する電圧2.7Vが、それぞれ出力され、半導体スイッチ回路6に印加される。その結果、第1のスイッチ素子61のゲートは、論理値Lowに相当する電圧レベルに、第2のスイッチ素子62のゲートは、論理値Highに相当する電圧レベルに、それぞれ設定されるため、第1のスイッチ素子61はオフ状態に、第2のスイッチ素子62がオン状態となり、第2の個別端子102と共通端子100とが接続されることになる。一方、デコーダ回路7の制御入力端子51から制御電圧Vout1 ́を論理値Low、制御電圧Vout2 ́を論理値Highとする所定の電圧が入力されると、デコーダ回路7からは、論理値Lowの制御電圧Vout1 ́として0Vが、論理値Highの制御電圧Vout2 ́として2.7Vが、それぞれ出力され、正負電圧論理出力回路1の端子41、42に入力される。正負電圧論理出力回路1では、先に説明したように、入力される制御電圧は反転して出力されるので、制御電圧Vout1=2.7Vが、制御電圧Vout2=-3.5Vが出力され、それぞれ第1のスイッチ素子61、第2のスイッチ素子62のゲートに印加されることになる。第1のスイッチ素子61のゲートは、論理値Highに相当する電圧レベルに、第2のスイッチ素子62のゲートは、論理値Lowに相当する電圧レベルに、それぞれ設定されるため、第1のスイッチ素子61はオン状態に、第2のスイッチ素子62がオフ状態となり、第1の個別端子101と共通端子100とが接続されることになる。なお、第1および第2のレベルシフト切替スイッチ8a、8bがオン状態の場合には、制御電圧Vout1および制御電圧Vout2が異なるものの、回路動作は基本的には同様であるので、その詳細な説明は省略する。高周波スイッチ回路は、特に、ひずみ特性が重要な特性であり、負電圧VSSが電源電圧VDDに較べて高く設定され、負電圧発生回路2に、例えば、チャージポンプ回路を用いる場合、チャージポンプにおける倍数が増加するため、発生するVSSの電圧偏差が大きくなる傾向がある。そのため、動作ウィンドウの影響をより顕著に受けることになるが、本実施例のように動作ウィンドウの範囲を適宜変化させることで、上述のような負電圧VSSの電圧偏差による回路動作への影響を低減、抑制させることができる。なお、上記高周波スイッチは、半導体スイッチ回路6がSPDTを構成した場合の例を示したが、この構成に限定されるものではなく、例えば、2極双投スイッチDPDT等の他の構成の半導体スイッチ回路であっても良い。本発明が適用可能な半導体スイッチ回路は、少なくとも1つの共通端子と、1又は複数の個別端子とを有し、これら共通端子と個別端子との間に、導通、非導通が外部から制御可能な1又は複数のスイッチ素子が、それぞれ配置され、個別端子の1つと共通端子との接続を選択的に切り替えて、所望の通過経路が形成可能に構成されているものが好適である。