"メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含む集積回路装置であって、前記メモリの前段の第1スキャンチェーンにおいて、前記メモリに対して出力端子が繋がっている少なくとも2つの第1および第2フリップフロップを有し、前記第2フリップフロップの前記出力端子と、前記第1フリップフロップのスキャン入力端子の間に、少なくとも1つの第1挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする集積回路装置。前記第1スキャンチェーンにおいて、さらに、第1外部端子と前記第2フリップフロップのスキャン入力端子の間に、少なくとも1つの前記第1挿入フリップフロップと同じ数の第2挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする請求項1に記載の集積回路装置。さらに、前記メモリの後段の第2スキャンチェーンにおいて、D端子が繋がっている少なくとも2つの第3および第4フリップフロップを有し、前記第4フリップフロップの出力端子と、前記第3フリップフロップのスキャン入力端子の間に、少なくとも1つの第3挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする請求項1または2に記載の集積回路装置。前記第2スキャンチェーンにおいて、さらに、第2外部端子と前記第3フリップフロップの出力端子の間に、少なくとも1つの前記第3挿入フリップフロップと同じ数の第4挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする請求項3に記載の集積回路装置。メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含み、試験モードとして、前記スキャンチェーンのフリップフロップのデータを順次シフトするシフトモード、および、前記フリップフロップを使用して実際の動作を行うキャプチャモードを有する集積回路装置の試験方法であって、前記シフトモードにおいて、前記メモリに対して連続アクセスするコマンドをフリップフロップに設定する第1動作と、前記シフトモードにおいて、前記コマンドを前記メモリに与えて動作させる第2動作と、前記シフトモードにおいて、前記メモリからのデータを取り出す第3動作と、を有することを特徴とする集積回路装置の試験方法。前述したスキャンチェーンを用いてメモリの試験を行う集積回路装置では、例えば、メモリに与えるデータの設定およびメモリからのデータの取り出しを行うシフトモードと、実際に集積回路装置の動作を行うキャプチャモードとを切り替えなければならない。また、例えば、メモリへの連続アクセス回数を増やすには、スキャンチェーンの数を増加させなければならない。このスキャンチェーン数の増加は、外部端子数の増加を招くことになるため、集積回路装置としては好ましくない。一実施形態によれば、メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含む集積回路装置が提供される。前記集積回路装置は、前記メモリの前段の第1スキャンチェーンにおいて、前記メモリに対して出力端子が繋がっている少なくとも2つの第1および第2フリップフロップを有する。前記第2フリップフロップの前記出力端子と、前記第1フリップフロップのスキャン入力端子の間に、少なくとも1つの第1挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定する。開示の集積回路装置および集積回路装置の試験方法は、メモリへの連続アクセス回数を増やしても使用するスキャンチェーン数を増加させることなくメモリの試験を行うことができるという効果を奏する。まず、本実施例の集積回路装置および集積回路装置の試験方法を詳述する前に、集積回路装置および集積回路装置の試験方法の幾つかの例、並びに、それらにおける問題点を、図1~図10を参照して説明する。図1~図3は、集積回路装置の第1例における動作の一例を説明するための図であり、スキャンチェーンを使ってメモリMEMのAtSpeed実動作速度試験を行う場合を示す。すなわち、ライトコマンドWTCおよびリードコマンドRDCによりメモリMEMを連続アクセスして、メモリMEMの実動作速度試験を行う場合を示している。図1~図3において、メモリ試験で使用するスキャンチェーンはSC1~SC5の5つが描かれているが、集積回路装置チップ内には、他に、図示しないロジックlogic試験でのみ使うスキャンチェーンもある。スキャンチェーンSC1~SC5は、メモリMEMの端子と直接繋がっているFFFF5~FF8、並びに、それらのFF5~FF8に繋がっているFFFF1~FF4,FF9,FF10により構成されている。ここで、簡略化のため、各図には表記されていないが、それぞれのFFには、クロックCK端子、および、シフト動作シフトモードとキャプチャ動作キャプチャモードを切り替えるSM端子が設けられている。なお、全てのFFには、同じクロックおよび同じSM信号が与えられる。例えば、SM=0でキャプチャモード、SM=1でシフトモードの場合、各FFは、SM=0の時は、D端子からの入力を取り込み、SM=1の時はSI端子からの入力を取り込む。そのため、SM=0キャプチャモードの時、データの流れは、FFのQ端子から次段FFのD端子というようになる。具体的に、キャプチャモードでは、FF1のQ端子のデータは、論理回路Lを介してFF3のD端子からFF3に取り込まれ、また、FF3のQ端子のデータは、論理回路Lを介してFF5のD端子からFF5に取り込まれる。同様に、キャプチャモードでは、FF2のQ端子のデータは、論理回路Lを介してFF4のD端子からFF4に取り込まれ、また、FF4のQ端子のデータは、論理回路Lを介してFF6のD端子からFF6に取り込まれる。一方、SM=1シフトモードの時、データの流れは、FFのQ端子から次段FFのSI端子というようになる。具体的に、シフトモードでは、FF2のQ端子のデータは、FF1のSI端子からFF1に取り込まれ、また、FF4のQ端子のデータは、FF3のSI端子からFF3に取り込まれる。ここで、各スキャンチェーンSC1~SC5は、説明を簡略化するためにそれぞれ2つのFFとして描かれているが、実際には、多数のFFが設けられている。そして、シフトモードにおいて、データは、クロックに従ってFFのQ端子から次段FFのSI端子へ向かってすなわち、各図の上方のFFに向かって順次取り込まれる。また、キャプチャモードにおいて、データは、クロックに従ってFFのQ端子から次段FFのD端子へ向かってすなわち、各図の右側のFFに向かって順次取り込まれる。さらに、スキャンチェーンの段数は、メモリMEMの前段に3つSC1~SC3で後段に2つSC4,SC5として描かれているが、その構成は様々に変化され得る。まず、図1に示されるように、シフトモード動作1において、ライトコマンドWTCデータを順次シフトさせてスキャンチェーンSC2のFF3,FF4に設定する。また、シフトモード動作1において、リードコマンドRDCを順次シフトさせてスキャンチェーンSC1のFF1,FF2に設定する。すなわち、スキャンチェーンSC2において、ライトコマンドWTCは、入力端子外部端子ET4→フリップフロップFF4のSI端子→FF4のQ端子→FF3のSI端子へとシフトされ、そして、FF3,FF4にライトコマンドWTCが設定される。同様に、スキャンチェーンSC1において、リードコマンドRDCは、入力端子ET2→フリップフロップFF2のSI端子→FF2のQ端子→FF1のSI端子へとシフトされ、そして、FF1,FF2にリードコマンドRDCが設定される。なお、各スキャンチェーンSC1~SC5は、実際には多数のFFにより構成されるのは前述した通りである。ところで、後述するように、本実施例を適用しない集積回路装置例えば、図1~図11、図14、図17では、メモリを連続アクセスする数が増加すると、そのスキャンチェーンの段数も増加する。図1を参照して説明したように、シフトモードにおけるスキャンチェーンSC1およびSC2に対するリードコマンドRDCおよびライトコマンドWTCの設定が完了すると、動作モードをキャプチャモードに切り替える。すなわち、図2に示されるように、キャプチャモード動作2において、クロックの4サイクルの動作により、メモリMEMに対するデータ書き込みおよび読み出しを行い、読み出されたデータをスキャンチェーンSC4FF7,FF8に格納する。なお、キャプチャモードでは、クロックに従った通常の動作が行われる。具体的に、キャプチャモードにおいて、例えば、スキャンチェーンSC2に設定されたライトコマンドWTCは、クロックの1サイクル目でスキャンチェーンSC3に渡され、2サイクル目でメモリMEMにデータの書き込みを実行させる。なお、ライトコマンドWTCによる動作は、この2サイクル目で終了する。また、スキャンチェーンSC1に設定されたリードコマンドRDCは、クロックの1サイクル目でスキャンチェーンSC2に渡され、2サイクル目でスキャンチェーンSC3に渡され、3サイクル目でメモリMEMにデータの読み出しを実行させる。さらに、クロックの4サイクル目でメモリMEMから読み出されたデータが、スキャンチェーンSC4のFFに格納される。すなわち、図2に示されるように、キャプチャモードでは、クロックの4サイクルの動作により、メモリMEMから読み出したデータリードデータRDDがスキャンチェーンSC4FF7,FF8に格納される。そして、図3に示されるように、再びシフトモード動作3に切り替えて、例えば、FF7,FF8スキャンチェーンSC4に格納されたメモリMEMからのリードデータRDDを、外部端子ET7を介して外部に取り出す。このように、図1~図3に示す集積回路装置の第1例における動作の一例では、まず、図1のように、シフトモード動作1で、メモリMEMに与えるデータRDC,WTCをスキャンチェーンSC1とスキャンチェーンSC2のFFにセットする。次に、図2のように、キャプチャモード動作2で、メモリMEMにデータを与えた後、メモリMEMからのリードデータRDDをスキャンチェーンSC4のFFに格納する。さらに、図3のように、シフトモード動作3で、スキャンチェーンSC4のFFからリードデータRDDを外部に取り出す。この外部に取り出されたリードデータRDDをテスタで判定することにより、例えば、メモリMEM、並びに、FF→メモリの経路およびメモリ→FFの経路を試験することが可能になる。図4~図6は、集積回路装置の第1例における動作の他の例を説明するための図である。図4~図6と、上述した図1~図3との比較から明らかなように、図4~図6に示す動作は、スキャンチェーンSC1およびSC2に対して両方ともリードコマンドRDCRDC1,RDC2を設定したものに相当する。すなわち、図4~図6に示す例では、メモリMEMに与えるコマンドが、リード-リードRDC1-RDC2となっている。図4~図6に示す動作は、上述した図1~図3の動作から容易に理解できるため、その説明は省略するが、リードコマンドを2回行っているので、キャプチャ時に、スキャンチェーンSC4およびSC5の両方にリードデータRDD1,RDD2が格納される。そして、図6に示されるように、シフトモード動作3において、例えば、スキャンチェーンSC4およびSC5のFFに格納されたメモリMEMからのリードデータRDD1,RDD2が、外部端子ET7およびET9を介して外部に取り出される。図7~図9は、集積回路装置の第2例における動作の一例を説明するための図である。図7~図9と、上述した図4~図6との比較から明らかなように、図7~図9では、スキャンチェーンSC1~SC3に対して全てリードコマンドRDCRDC1~RDC3を設定するようになっている。すなわち、図7~図9に示す例では、メモリMEMに与えるコマンドが、リード-リード-リードRDC1-RDC2-RDC3となっている。基本的な動作は、図1~図3および図4~図6の動作に相当するが、コマンド数が1つ増えたことにより、使用するスキャンチェーン数が、メモリMEMの前段と後段で1つずつ増えている。ここで、各スキャンチェーンSC1~SC7には、入出力で1つずつ外部端子が必要となるため、コマンドを設定するスキャンチェーンが増えると、試験で使う端子数が増加することになる。具体的に、図7~図9に示す集積回路装置の第2例は、FF41~FF54により構成される7つのスキャンチェーンSC1~SC7を有している。まず、図7に示されるように、シフトモード動作1において、リードコマンドRDC1~RDC3は、順次シフトして、それぞれスキャンチェーンSC1~SC3に設定される。さらに、図8に示されるように、キャプチャモード動作2において、リードコマンドRDC3~RDC1は、順次メモリMEMに与えられ、メモリMEMからの読み出しデータRDD1~RDD3がスキャンチェーンSC5~SC7のFFに格納される。なお、この3つのリードコマンドRDC3~RDC1による動作は、5サイクルの動作で行われる。そして、図9に示されるように、シフトモード動作3において、スキャンチェーンSC5~SC7のFFに格納されたメモリMEMからのリードデータRDD1~RDD3が、外部端子ET49,ET51,ET53を介して外部に取り出される。図1~図9を参照して説明したように、メモリMEMの連続アクセス回数を増やすと、スキャンチェーンの数を増加させなければならない。このスキャンチェーン数の増加は、外部端子数の増加を招くことになるため、集積回路装置としては好ましくない。図10は、集積回路装置の第3例におけるキャプチャ動作を説明するための図である。なお、スキャンチェーンSC1およびSC2には、前述した図1~図3と同様にリードコマンドRDCおよびライトコマンドWTCが設定される。図10に示す例は、FF61とFF62の間に位置する論理回路LC1が、例えば、試験時にFF60に設定された所定の試験用のデータと論理を取って動作するようになっている場合を示す。ここで、スキャンチェーンSC7は、論理試験用のチェーンであり、フリップフロップFF60は、例えば、スキャンチェーンSC7における100番目のフリップフロップとなっている。この場合、シフトモードにおいて、FF60に対して、所定の試験用のデータを設定するには、100回のシフト動作を行わなければならない。すなわち、スキャンモードにおいて、FF61のデータを次段のFF62に渡すとき、FF60のデータも制御しなければならず、パターン長の増加を来すことになる。このように、図1~図10を参照して説明した集積回路装置は、例えば、メモリに与えるデータの設定およびメモリからのデータの取り出しを行うシフトモードと、実際に集積回路装置の動作を行うキャプチャモードとを切り替えなければならない。また、例えば、メモリへの連続アクセス回数を増やすには、スキャンチェーンの数を増加させなければならず、その結果、外部端子数の増加を招くことになる。さらに、例えば、論理試験用のスキャンチェーンを利用すると、パターン長の増加を来すことになる。以下、集積回路装置および集積回路装置の試験方法の実施例を、添付図面を参照して詳述する。図11~図13は、集積回路装置の第4例と第1実施例の集積回路装置を比較して説明するための図であり、メモリを連続アクセスするコマンドが2つの場合を説明するためのものである。ここで、図11は、本実施例を適用しない集積回路装置を示し、また、図12および図13は、第1実施例の集積回路装置を示す。図11において、集積回路装置は、8つのスキャンチェーンSC1~SC8,複数の論理回路LおよびメモリMEMを有する。ここで、スキャンチェーンSC7およびSC8は、論理試験用のチェーンである。なお、図11において、各スキャンチェーンSC1~SC8は、それぞれ2つのFFを有するように描かれているが、これは、説明を簡略化するための単なる例である。また、他の図でも同様なのは、前述した通りである。図12と図11の比較から明らかなように、本第1実施例の集積回路装置では、図11のスキャンチェーンSC1~SC8の接続を変更して、2つのスキャンチェーンSCIおよびSCIIとなるようにされている。具体的に、図12の太線で示されるように、メモリMEMの前段のスキャンチェーンSCIにおいて、FF101のQ端子は、FF107のSI端子に接続され、FF102のQ端子は、FF104のSI端子に接続される。また、FF104のQ端子は、FF108のSI端子に接続され、FF108のQ端子は、FF105のSI端子に接続され、そして、FF105のQ端子は、FF101のSI端子に接続される。このように、図11では、シフトモードの経路シフトパスが、各FFのQ端子から次段のFFのSI端子への経路だけであったのを、図12に示す本第1実施例では、上述のような接続に変更する。図11の集積回路装置において、メモリMEMと繋がっているFFFF107,FF108は、シフトモードの経路シフトパスとして、FF108のQ端子がFF107のSI端子に接続されるようになっている。すなわち、シフトパスは、各FFのQ端子から次段のFFのSI端子への経路だけとなっている。これに対して、図12に示す本第1実施例の集積回路装置では、シフトパスとして、間にFFが入るように接続が変更されている。すなわち、上述したように、FF108のQ端子は、FF105のSI端子に接続され、さらに、FF105のQ端子は、FF101のSI端子に接続され、そして、FF101のQ端子は、FF107のSI端子に接続される。従って、メモリMEMの前段のスキャンチェーンSCIにおいて、FF108のQ端子とFF107のSI端子の間には、FF105およびFF101の2つのFFフリップフロップが挿入されるようになっている。さらに、上述したように、FF102のQ端子は、FF104のSI端子に接続され、そして、FF104のQ端子は、FF108のSI端子に接続される。従って、メモリMEMの前段のスキャンチェーンSCIにおいて、入力端子外部端子ET102とFF108のSI端子の間には、FF102およびFF104の2つのFFが挿入されるようになっている。同様に、図12の太線で示されるように、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF109のQ端子は、FF115のSI端子に接続され、FF115のQ端子は、FF114のSI端子に接続される。さらに、FF110のQ端子は、FF111のSI端子に接続され、FF111のQ端子は、FF112のSI端子に接続され、そして、FF112のQ端子は、FF109のSI端子に接続される。従って、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF110のQ端子とFF109のSI端子の間には、FF111およびFF112の2つのFFが挿入されるようになっている。また、上述したように、FF109のQ端子は、FF115のSI端子に接続され、そして、FF115のQ端子は、FF114のSI端子に接続される。従って、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF109のQ端子と出力端子外部端子ET114の間には、FF115およびFF114の2つのFFが挿入されるようになっている。なお、例えば、FF103~FF114に関して、図12に示す第1実施例においても、各FFのQ端子が論理回路Lを介して次段のFFのD端子に接続される経路はそのまま維持されている。すなわち、図12に示す第1実施例においても、集積回路装置の実際の動作、並びに、例えば、論理回路Lを試験するときのキャプチャモードの動作は、図11の集積回路装置と同様に、何の問題もなく実行される。図12の接続を書き直した図13から明らかなように、本第1実施例の集積回路装置は、メモリMEMの前段の第1スキャンチェーンSCIと、メモリMEMの後段の第2スキャンチェーンSCIIを有している。すなわち、図13は、メモリを連続アクセスするコマンドが2つの場合を示しているが、この2つのコマンドは、FF105,FF101およびFF102,FF104に設定される。そして、FF101およびFF104に設定されたコマンド、並びに、FF105およびFF102に設定されたコマンドの2個のコマンドは、クロックに従って順次メモリMEMに与えられる。ここで、本第1実施例の集積回路装置では、シフトパスシフトモードの経路のみを使って試験を行い、通常動作のキャプチャパスキャプチャモードの経路は使わない。そして、メモリMEMを連続アクセスするためのデータコマンドは、スキャンチェーンSCIによるシフト動作により設定する。これは、以下に説明する第2および第3実施例でも同様である。図14~図16は、集積回路装置の第5例と第2実施例の集積回路装置を比較して説明するための図であり、メモリを連続アクセスするコマンドが3つの場合を説明するためのものである。ここで、図14は、本実施例を適用しない集積回路装置を示し、また、図15および図16は、第2実施例の集積回路装置を示す。図14において、集積回路装置は、8つのスキャンチェーンSC1~SC8,複数の論理回路LおよびメモリMEMを有する。ここで、スキャンチェーンSC7およびSC8は、論理試験用のチェーンである。図15と図14の比較から明らかなように、本第2実施例の集積回路装置では、図14のスキャンチェーンSC1~SC8の接続を変更して、2つのスキャンチェーンSCIおよびSCIIとなるようにされている。具体的に、図15の太線で示されるように、メモリMEMの前段のスキャンチェーンSCIにおいて、FF121のQ端子は、FF126のSI端子に接続され、FF126のQ端子は、FF127のSI端子に接続される。また、FF122のQ端子は、FF124のSI端子に接続され、FF124のQ端子は、FF128のSI端子に接続される。さらに、FF128のQ端子は、FF125のSI端子に接続され、そして、FF125のQ端子は、FF121のSI端子に接続される。すなわち、図14の集積回路装置において、メモリMEMと繋がっているFFFF127,FF128は、シフトパスとして、FF128のQ端子がFF127のSI端子に接続されるようになっている。すなわち、シフトパスは、各FFのQ端子から次段のFFのSI端子への経路だけとなっている。これに対して、図15に示す本第2実施例の集積回路装置では、シフトパスとして、間にFFが入るように接続が変更されている。すなわち、上述したように、FF128のQ端子は、FF125のSI端子に接続され、FF125のQ端子は、FF121のSI端子に接続される。さらに、FF121のQ端子は、FF126のSI端子に接続され、そして、FF126のQ端子は、FF127のSI端子に接続される。従って、メモリMEMの前段のスキャンチェーンSCIにおいて、FF128のQ端子とFF127のSI端子の間には、FF125,FF121およびFF126の3つのFFが挿入されるようになっている。さらに、上述したように、FF123のQ端子は、FF122のSI端子に接続され、FF122のQ端子は、FF124のSI端子に接続され、そして、FF124のQ端子は、FF128のSI端子に接続される。従って、メモリMEMの前段のスキャンチェーンSCIにおいて、入力端子外部端子ET123とFF128のSI端子の間には、FF123,FF124およびFF124の3つのFFが挿入されるようになっている。同様に、図15の太線で示されるように、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF129のQ端子は、FF135のSI端子に接続され、FF135のQ端子は、FF134のSI端子に接続される。また、FF134のQ端子は、FF133のSI端子に接続される。さらに、FF130のQ端子は、FF131のSI端子に接続され、FF131のQ端子は、FF132のSI端子に接続され、FF132のSI端子に接続され、FF132のQ端子は、FF136のSI端子に接続される。そして、FF136のQ端子は、FF129のSI端子に接続される。従って、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF130のQ端子とFF129のSI端子の間には、FF131,FF132およびFF136の3つのFFが挿入されるようになっている。また、上述したように、FF129のQ端子は、FF135のSI端子に接続され、FF135のQ端子は、FF134のSI端子に接続され、そして、FF134のQ端子は、FF133のSI端子に接続される。従って、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF129のQ端子と出力端子外部端子ET133の間には、FF135,FF134およびFF133の3つのFFが挿入されるようになっている。なお、例えば、FF123~FF134に関して、図15に示す第2実施例においても、各FFのQ端子が論理回路Lを介して次段のFFのD端子に接続される経路はそのまま維持されている。すなわち、図15に示す第2実施例においても、集積回路装置の実際の動作、並びに、例えば、論理回路Lを試験するときのキャプチャモードの動作は、図14の集積回路装置と同様に、何の問題もなく実行される。図15の接続を書き直した図16から明らかなように、本第2実施例の集積回路装置は、メモリMEMの前段の第1スキャンチェーンSCIと、メモリMEMの後段の第2スキャンチェーンSCIIを有している。すなわち、図16は、メモリを連続アクセスするコマンドが3つの場合を示しているが、この3つのコマンドは、FF125,FF121,FF126およびFF123,FF122,FF124に設定される。そして、FF126および124に設定されたコマンド、FF121およびFF125に設定されたコマンド、並びに、FF125およびFF123に設定されたコマンドの3個のコマンドは、クロックに従って順次メモリMEMに与えられる。図17~図19は、集積回路装置の第6例と第3実施例の集積回路装置を比較して説明するための図であり、メモリを連続アクセスするコマンドがn個の場合を説明するためのものである。ここで、図17は、本実施例を適用しない集積回路装置を示し、また、図18および図19は、第3実施例の集積回路装置を示す。図17において、集積回路装置は、m3個のスキャンチェーンSC1~SCm3,複数の論理回路LおよびメモリMEMを有する。ここで、スキャンチェーンSCm~SCm3は、論理試験用のチェーンである。なお、図17および図18において、FFは連続的に番号付けされているが、例えば、FF144とF145の間には、複数のFFが設けられ、また、FF152とFF153の間には、複数のFFが設けられているのはいうまでもない。図18と図17の比較から明らかなように、本第3実施例の集積回路装置では、図17のスキャンチェーンSC1~SCm3の接続を変更して、2つのスキャンチェーンSCIおよびSCIIとなるようにされている。具体的に、図18の太線で示されるように、メモリMEMの前段のスキャンチェーンSCIにおいて、FF141のQ端子は、複数のFFのSI端子およびQ端子を経由して、FF144のSI端子に接続される。また、FF144のQ端子は、FF148のSI端子に接続され、FF148のQ端子は、FF145のSI端子に接続され、FF145のQ端子は、複数のFFのSI端子およびQ端子を経由してFF143のSI端子に接続される。そして、FF143のQ端子は、FF147のSI端子に接続される。すなわち、図17の集積回路装置において、メモリMEMと繋がっているFFFF147,FF148は、シフトパスとして、FF148のQ端子がFF147のSI端子に接続されるようになっている。すなわち、シフトパスは、各FFのQ端子から次段のFFのSI端子への経路だけとなっている。これに対して、図18に示す本第3実施例の集積回路装置では、シフトパスとして、間にFFが入るように接続が変更されている。すなわち、上述したように、FF148のQ端子は、FF145のSI端子に接続され、FF145のQ端子は、複数のFFのSI端子およびQ端子を経由して、FF143のSI端子に接続される。そして、FF143のQ端子は、FF147のSI端子に接続される。従って、メモリMEMの前段のスキャンチェーンSCIにおいて、FF148のQ端子とFF147のSI端子の間には、FF145,...,FF143のn個のFFが挿入されるようになっている。さらに、上述したように、FF141のQ端子は、複数のFFのSI端子およびQ端子を経由して、FF144のSI端子に接続され、そして、FF144のQ端子は、FF148のSI端子に接続される。従って、メモリMEMの前段のスキャンチェーンSCIにおいて、入力端子外部端子ET141とFF148のSI端子の間には、FF141,...,FF144のn個のFFが挿入されるようになっている。同様に、図18の太線で示されるように、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF149のQ端子は、FF153のSI端子に接続される。また、FF153のQ端子は、複数のFFのSI端子およびQ端子を経由して、FF156のSI端子に接続される。さらに、FF150Q端子は、FF151のSI端子に接続され、FF151のQ端子は、FF154のSI端子に接続され、そして、FF154のQ端子は、FF149のSI端子に接続される。従って、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF150のQ端子とFF149のSI端子の間には、FF151,...,FF154のn個のFFが挿入されるようになっている。さらに、上述したように、FF149のQ端子は、FF153のSI端子に接続され、そして、FF153のQ端子は、複数のFFのSI端子およびQ端子を経由して、FF156のSI端子に接続される。従って、メモリMEMの後段のスキャンチェーンSCIIにおいて、FF149のQ端子と出力端子外部端子ET156の間には、FF153,...,FF156のn個のFFが挿入されるようになっている。なお、例えば、FF141~FF156に関して、図18に示す第3実施例においても、各FFのQ端子が論理回路Lを介して次段のFFのD端子に接続される経路はそのまま維持されている。すなわち、図18に示す第3実施例においても、集積回路装置の実際の動作、並びに、例えば、論理回路Lを試験するときのキャプチャモードの動作は、図17の集積回路装置と同様に、何の問題もなく実行される。図18の接続を書き直した図19から明らかなように、本第3実施例の集積回路装置は、メモリMEMの前段の第1スキャンチェーンSCIと、メモリMEMの後段の第2スキャンチェーンSCIIを有している。すなわち、図19は、メモリを連続アクセスするコマンドがn個の場合を示しているが、このn個のコマンドは、FF145,...,FF143およびFF141,...,FF144に設定される。そして、FF143および144に設定されたコマンド,...,FF145およびFF141に設定されたコマンドのn個のコマンドは、クロックに従って順次メモリMEMに与えられる。図20~図22は、第1実施例の集積回路装置の一例を説明するための図であり、リードコマンドRDCおよびライトコマンドWTCの2つのコマンドをメモリMEMに与える例を説明するためのものである。図20に示されるように、シフトモード動作1において、第1スキャンチェーンSCIの入力端子外部端子ET102からのデータコマンドがシフトされ、ライトコマンドWTCがFF101およびFF104に設定される。すなわち、ライトコマンドWTCを構成するWTCaがFF101に設定され、また、ライトコマンドWTCを構成するWTCbがFF104に設定される。同様に、シフトモード動作1において、第1スキャンチェーンSCIの入力端子ET102からのデータがシフトされ、リードコマンドRDCがFF105およびFF102に設定される。すなわち、リードコマンドRDCを構成するRDCaがFF105に設定され、また、リードコマンドRDCを構成するRDCbがFF102に設定される。すなわち、メモリMEMに対して、1回目のアクセスとしてライトコマンドWTCWTCa,WTCbが与えられるように、さらに、2回目のアクセスとしてリードコマンドRDCRDCa,RDCbが与えられるように各コマンドが設定される。なお、この動作は、前述した図1の動作に相当する。次に、図21に示されるように、シフトモード動作2において、FF101,FF104に設定されたライトコマンドWTC、並びに、FF105,FF102に設定されたリードコマンドRDCが連続してメモリMEMに与えられる。これにより、メモリMEMに対するデータ書き込みおよび読み出しが行われ、読み出されたデータが第2スキャンチェーンSCIIのFF109およびFF110に格納される。すなわち、リードデータRDDを構成するRDDaがFF109に格納され、また、リードデータRDDを構成するRDDbがFF110に格納される。なお、この動作は、前述した図2の動作に相当するが、キャプチャモードではなく、シフトモードで行われる点で異なる。さらに、図22に示されるように、シフトモード動作3において、第2スキャンチェーンSCIIのFF109,FF110に格納されたメモリMEMからのリードデータRDDRDDa,RDDbは、外部端子ET114を介して外部に取り出される。このように、図20~図22に示す第1実施例の集積回路装置の一例では、例えば、図1~図3を参照して説明したのと同様の動作が、全てシフトモードにおいて実行されることになる。すなわち、例えば、スキャンチェーンを用いてメモリの試験を行う場合、図1~図3を参照して説明したようなシフトモードとキャプチャモードの切り替えを不要とすることができる。また、メモリへの連続アクセス回数が複数でも、スキャンチェーンの数は、メモリの前段および後段の2つのスキャンチェーンでよいため、外部端子数の増加を招くことがない。すなわち、メモリへの連続アクセス回数を増やしても使用するスキャンチェーン数を増加させることなくメモリの試験を行うことができる。図23~図25は、第2実施例の集積回路装置の一例を説明するための図であり、リードコマンドRDC1~RDC3の3つのコマンドをメモリMEMに与える例を説明するためのものである。図23に示されるように、シフトモード動作1において、第1スキャンチェーンSCIの入力端子ET123からのデータがシフトされ、リードコマンドRDC3がFF126およびFF124に設定される。すなわち、リードコマンドRDC3を構成するRDC3aがFF126に設定され、また、リードコマンドRDC3を構成するRDC3bがFF124に設定される。同様に、シフトモード動作1において、第1スキャンチェーンSCIの入力端子ET123からのデータがシフトされ、リードコマンドRDC2がFF121,FF122に設定され、そして、リードコマンドRDC1がFF125,FF123に設定される。すなわち、リードコマンドRDC2を構成するRDC2aがFF121に設定され、また、リードコマンドRDC2を構成するRDC2bがFF122に設定される。さらに、リードコマンドRDC1を構成するRDC1aがFF125に設定され、また、リードコマンドRDC1を構成するRDC1bがFF123に設定される。このように、メモリMEMに対して、1回目のアクセスとしてRDC3RDC3aRDC3b、2回目のアクセスとしてRDC2RDC2aRDC2b、そして、3回目のアクセスとしてRDC1RDC1aRDC1bが与えられるように各コマンドが設定される。なお、この動作は、前述した図7の動作に相当する。次に、図24に示されるように、シフトモード動作2において、FF126,FF124に設定されたRDC3、FF121,FF122に設定されたRDC2、並びに、FF125,FF123に設定されたRDC1がメモリMEMに与えられる。これにより、メモリMEMに対する連続した3回の読み出しが行われ、読み出されたデータが第2スキャンチェーンSCIIのFF134,FF132、FF135,FF131、並びに、FF129,FF130に格納される。すなわち、リードデータRDD3を構成するRDD3aがFF134に格納され、また、リードデータRDD3を構成するRDD3bがFF132に格納される。さらに、リードデータRDD2を構成するRDD2aがFF135に格納され、また、リードデータRDD2を構成するRDD2bがFF131に格納される。そして、リードデータRDD1を構成するRDD1aがFF129に格納され、また、リードデータRDD1を構成するRDD1bがFF130に格納される。なお、この動作は、前述した図8の動作に相当するが、キャプチャモードではなく、シフトモードで行われる点で異なる。さらに、図25に示されるように、シフトモード動作3において、上記の各FFに格納されたリードデータRDD3~RDD1は、外部端子ET133を介して外部に取り出される。すなわち、FF134のRDD3a,FF135のRDD2a,FF129のRDD1a,FF132のRDD3b,FF131のRDD2b,および,FF130のRDD1bが、外部端子ET133を介して順次外部に取り出される。このように、図23~図25に示す第2実施例の集積回路装置の一例では、例えば、図7~図9を参照して説明したのと同様の動作が、全てシフトモードにおいて実行されることになる。すなわち、例えば、スキャンチェーンを用いてメモリの試験を行う場合、図7~図9を参照して説明したようなシフトモードとキャプチャモードの切り替えを不要とすることができる。また、メモリへの連続アクセス回数が複数でも、スキャンチェーンの数は、メモリの前段および後段の2つのスキャンチェーンでよいため、外部端子数の増加を招くことがない。すなわち、メモリへの連続アクセス回数を増やしても使用するスキャンチェーン数を増加させることなくメモリの試験を行うことができる。さらに、例えば、論理試験用のスキャンチェーン上にあるFFの値をセットしなくてもよいため、短いパターン長で実動作速度試験を行うことができる。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含む集積回路装置であって、前記メモリの前段の第1スキャンチェーンにおいて、前記メモリに対して出力端子が繋がっている少なくとも2つの第1および第2フリップフロップを有し、前記第2フリップフロップの前記出力端子と、前記第1フリップフロップのスキャン入力端子の間に、少なくとも1つの第1挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする集積回路装置。付記2前記第1スキャンチェーンにおいて、さらに、第1外部端子と前記第2フリップフロップのスキャン入力端子の間に、少なくとも1つの前記第1挿入フリップフロップと同じ数の第2挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記1に記載の集積回路装置。付記3前記第1および第2挿入フリップフロップの数は、前記メモリに対して連続アクセスするコマンドの数に従って規定されることを特徴とする付記2に記載の集積回路装置。付記4さらに、前記メモリの後段の第2スキャンチェーンにおいて、D端子が繋がっている少なくとも2つの第3および第4フリップフロップを有し、前記第4フリップフロップの出力端子と、前記第3フリップフロップのスキャン入力端子の間に、少なくとも1つの第3挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記1~3のいずれか1項に記載の集積回路装置。付記5前記第2スキャンチェーンにおいて、さらに、第2外部端子と前記第3フリップフロップの出力端子の間に、少なくとも1つの前記第3挿入フリップフロップと同じ数の第4挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記4に記載の集積回路装置。付記6前記第3および第4挿入フリップフロップの数は、前記メモリから連続して読み出されるデータの数に従って規定されることを特徴とする付記5に記載の集積回路装置。付記7前記スキャンチェーンによる前記メモリの試験は、シフトモードにおいて実行されることを特徴とする付記1~6のいずれか1項に記載の集積回路装置。付記8メモリと、該メモリに接続される複数のロジック回路と、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンと、を含み、試験モードとして、前記スキャンチェーンのフリップフロップのデータを順次シフトするシフトモード、および、前記フリップフロップを使用して実際の動作を行うキャプチャモードを有する集積回路装置の試験方法であって、前記シフトモードにおいて、前記メモリに対して連続アクセスするコマンドをフリップフロップに設定する第1動作と、前記シフトモードにおいて、前記コマンドを前記メモリに与えて動作させる第2動作と、前記シフトモードにおいて、前記メモリからのデータを取り出す第3動作と、を有することを特徴とする集積回路装置の試験方法。付記9前記メモリの前段の第1スキャンチェーンにおいて、前記メモリに対して出力端子が繋がっている少なくとも2つの第1および第2フリップフロップを有し、前記第2フリップフロップの前記出力端子と、前記第1フリップフロップのスキャン入力端子の間に、少なくとも1つの第1挿入フリップフロップを挿入すると共に、第1外部端子と前記第2フリップフロップのスキャン入力端子の間に、少なくとも1つの前記第1挿入フリップフロップと同じ数の第2挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記8に記載の集積回路装置の試験方法。付記10さらに、前記メモリの後段の第2スキャンチェーンにおいて、D端子が繋がっている少なくとも2つの第3および第4フリップフロップを有し、前記第4フリップフロップの出力端子と、前記第3フリップフロップのスキャン入力端子の間に、少なくとも1つの第3挿入フリップフロップを挿入すると共に、第2外部端子と前記第3フリップフロップの出力端子の間に、少なくとも1つの前記第3挿入フリップフロップと同じ数の第4挿入フリップフロップを挿入して、前記スキャンチェーンの接続を規定することを特徴とする付記9に記載の集積回路装置の試験方法。付記11前記キャプチャモードは、前記ロジック回路の試験に使用されることを特徴とする付記8~10のいずれか1項に記載の集積回路装置の試験方法。"