P型半導体のベース基板にN型埋め込み層を形成するN型埋め込み層形成工程と、前記ベース基板上にP型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、低耐圧のN型の第1の横型MOSトランジスタが形成される領域に、第1のP型ウェル層を形成する第1のP型ウェル層形成工程と、低耐圧のP型の第2の横型MOSトランジスタが形成される領域に、第1のN型ウェル層を形成する第1のN型ウェル層形成工程と、高耐圧のN型の第3の横型MOSトランジスタが形成される領域に、第2のP型ウェル層を形成する第2のP型ウェル層形成工程と、高耐圧のP型の第4の横型MOSトランジスタ及びN型の縦型MOSトランジスタが形成される領域に、第2のN型ウェル層をそれぞれ形成する第2のN型ウェル層形成工程と、前記縦型MOSトランジスタが形成される前記第2のN型ウェル層内の領域に、P型のボディ領域を形成するボディ領域形成工程と、素子分離領域と前記第3及び前記第4の横型MOSトランジスタの電界緩和領域を絶縁膜によりそれぞれ形成する工程と、前記電界緩和領域に第1の低濃度領域を形成する工程と、前記縦型MOSトランジスタが形成される領域に、前記半導体基板の内部に向かってN型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、前記半導体基板上の表面及び前記トレンチの壁面に沿って第1ゲート絶縁膜を形成する第1ゲート絶縁膜形成工程と、前記第1ゲート絶縁膜上にN型の第1多結晶シリコン層を成膜する第1多結晶シリコン層形成工程と、前記第1多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第1ゲート電極を形成する第1ゲート電極形成工程と、前記前記第3及び前記第4の横型MOSトランジスタのゲート絶縁膜を形成する予定領域に、相対的に厚い第2ゲート絶縁膜を形成する第2ゲート絶縁膜形成工程と、前記半導体基板上に、前記第1及び前記第2の横型MOSトランジスタのための相対的に薄い第3ゲート絶縁膜を形成する第3ゲート絶縁膜形成工程と、前記トレンチの前記第1ゲート電極上の前記第3ゲート絶縁膜を除去するエッチング工程と、前記半導体基板上にノンドープの第2多結晶シリコン層を成膜する第2多結晶シリコン層形成工程と、前記第1および前記第3の横型MOSトランジスタの前記第2多結晶シリコン層にはN型の高濃度不純物を導入し、前記第2および前記第4の横型MOSトランジスタの前記第2多結晶シリコン層にはP型の高濃度不純物を導入する第2多結晶シリコン層への高濃度不純物導入工程と、前記第2多結晶シリコン層に対してエッチングを行い、前記第1ゲート電極上の第2のゲート電極と、前記第1乃至第4の横型MOSトランジスタのゲート電極を形成する第2ゲート電極形成工程と、前記第1の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にN型不純物を導入し、第2低濃度N型不純物領域を形成する低濃度N型領域形成工程と、前記第2の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にP型不純物を導入し、第2低濃度P型不純物領域を形成する低濃度P型領域形成工程と、前記第1の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域および、前記縦型MOSトランジスタ形成領域の、トレンチに接した領域に、N型不純物を導入し高濃度N型不純物領域を形成するN型ソースドレイン形成工程と、前記第2の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域にP型不純物を導入し高濃度P型不純物領域を形成するP型ソースドレイン形成工程と、を有することを特徴とする半導体集積回路装置の製造方法。P型半導体のベース基板にN型埋め込み層を形成するN型埋め込み層形成工程と、前記ベース基板上にP型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、低耐圧のN型の第1の横型MOSトランジスタが形成される領域に、第1のP型ウェル層を形成する第1のP型ウェル層形成工程と、低耐圧のP型の第2の横型MOSトランジスタが形成される領域に、第1のN型ウェル層を形成する第1のN型ウェル層形成工程と、高耐圧のN型の第3の横型MOSトランジスタが形成される領域に、第2のP型ウェル層を形成する第2のP型ウェル層形成工程と、N型の縦型MOSトランジスタが形成される領域に、第2のN型ウェル層を形成する第2のN型ウェル層形成工程と、前記縦型MOSトランジスタが形成される前記第2のN型ウェル層内の領域に、P型のボディ領域を形成するボディ領域形成工程と、素子分離領域と前記第3の横型MOSトランジスタの電界緩和領域を絶縁膜によりそれぞれ形成する工程と、前記電界緩和領域に第1の低濃度領域を形成する工程と、前記縦型MOSトランジスタが形成される領域に、前記半導体基板の内部に向かってN型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、前記半導体基板上の表面及び前記トレンチの壁面に沿って第1ゲート絶縁膜を形成する第1ゲート絶縁膜形成工程と、前記第1ゲート絶縁膜上にN型の第1多結晶シリコン層を成膜する第1多結晶シリコン層形成工程と、前記第1多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第1ゲート電極を形成する第1ゲート電極形成工程と、前記前記第3の横型MOSトランジスタのゲート絶縁膜を形成する予定領域に、相対的に厚い第2ゲート絶縁膜を形成する第2ゲート絶縁膜形成工程と、前記半導体基板上に、前記第1及び前記第2の横型MOSトランジスタのための相対的に薄い第3ゲート絶縁膜を形成する第3ゲート絶縁膜形成工程と、前記トレンチの前記第1ゲート電極上の前記第3ゲート絶縁膜を除去するエッチング工程と、前記半導体基板上にノンドープの第2多結晶シリコン層を成膜する第2多結晶シリコン層形成工程と、前記第1および前記第3の横型MOSトランジスタの前記第2多結晶シリコン層にはN型の高濃度不純物を導入し、前記第2の横型MOSトランジスタの前記第2多結晶シリコン層にはP型の高濃度不純物を導入する第2多結晶シリコン層への高濃度不純物導入工程と、前記第2多結晶シリコン層に対してエッチングを行い、前記第1ゲート電極上の第2のゲート電極と、前記第1乃至第3の横型MOSトランジスタのゲート電極を形成する第2ゲート電極形成工程と、前記第1の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にN型不純物を導入し、第2低濃度N型不純物領域を形成する低濃度N型領域形成工程と、前記第2の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にP型不純物を導入し、第2低濃度P型不純物領域を形成する低濃度P型領域形成工程と、前記第1の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域および、前記縦型MOSトランジスタ形成領域の、トレンチに接した領域に、N型不純物を導入し高濃度N型不純物領域を形成するN型ソースドレイン形成工程と、前記第2の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域にP型不純物を導入し高濃度P型不純物領域を形成するP型ソースドレイン形成工程と、を有することを特徴とする半導体集積回路装置の製造方法。P型半導体のベース基板にN型埋め込み層を形成するN型埋め込み層形成工程と、前記ベース基板上にP型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、低耐圧のN型の第1の横型MOSトランジスタが形成される領域に、第1のP型ウェル層を形成する第1のP型ウェル層形成工程と、低耐圧のP型の第2の横型MOSトランジスタが形成される領域に、第1のN型ウェル層を形成する第1のN型ウェル層形成工程と、N型の縦型MOSトランジスタが形成される領域に、第2のN型ウェル層を形成する第2のN型ウェル層形成工程と、前記縦型MOSトランジスタが形成される前記第2のN型ウェル層内の領域に、P型のボディ領域を形成するボディ領域形成工程と、素子分離領域を絶縁膜により形成する工程と、前記縦型MOSトランジスタが形成される領域に、前記半導体基板の内部に向かってN型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、前記半導体基板上の表面及び前記トレンチの壁面に沿って第1ゲート絶縁膜を形成する第1ゲート絶縁膜形成工程と、前記第1ゲート絶縁膜上にN型の第1多結晶シリコン層を成膜する第1多結晶シリコン層形成工程と、前記第1多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第1ゲート電極を形成する第1ゲート電極形成工程と、前記半導体基板上に、前記第1及び前記第2の横型MOSトランジスタのための第3ゲート絶縁膜を形成する第3ゲート絶縁膜形成工程と、前記トレンチの前記第1ゲート電極上の前記第3ゲート絶縁膜を除去するエッチング工程と、前記半導体基板上にノンドープの第2多結晶シリコン層を成膜する第2多結晶シリコン層形成工程と、前記第1の横型MOSトランジスタの前記第2多結晶シリコン層にはN型の高濃度不純物を導入し、前記第2の横型MOSトランジスタの前記第2多結晶シリコン層にはP型の高濃度不純物を導入する第2多結晶シリコン層への高濃度不純物導入工程と、前記第2多結晶シリコン層に対してエッチングを行い、前記第1ゲート電極上の第2のゲート電極と、前記第1および前記第2の横型MOSトランジスタのゲート電極を形成する第2ゲート電極形成工程と、前記第1の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にN型不純物を導入し、第2低濃度N型不純物領域を形成する低濃度N型領域形成工程と、前記第2の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にP型不純物を導入し、第2低濃度P型不純物領域を形成する低濃度P型領域形成工程と、前記第1の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域および、前記縦型MOSトランジスタ形成領域の、トレンチに接した領域に、N型不純物を導入し高濃度N型不純物領域を形成するN型ソースドレイン形成工程と、前記第2の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域にP型不純物を導入し高濃度P型不純物領域を形成するP型ソースドレイン形成工程と、を有することを特徴とする半導体集積回路装置の製造方法。前記第2多結晶シリコン層への高濃度不純物導入工程における前記N型の高濃度不純物の導入と前記N型ソースドレイン形成工程とを同時に行い、前記第2多結晶シリコン層への高濃度不純物導入工程における前記P型の高濃度不純物の導入と前記P型ソースドレイン形成工程とを同時に行うことを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路装置の製造方法。図11a~図14bの従来の同極ゲートを有した低耐圧素子および高耐圧素子の横型MOSトランジスタと縦型トレンチMOSFET混載の製造方法において、図12aの工程ではトレンチ内にゲート電極を形成するために多結晶シリコンを成膜し、トレンチ内部以外の多結晶シリコンを全てエッチングするわけだが、このときのエッチングばらつきによって、トレンチ内のゲート電極の厚さが変動する。この変動によってこの後にP基板表面にソースが形成されたとしても、ゲート電極端にソースが達しなくなり、縦型トレンチMOSFETが駆動能力特性の仕様を満たさないという問題が生じることが懸念される。本発明は、この様な問題を考慮して成されたもので、同極ゲートを有する半導体集積回路装置において、低耐圧素子および高耐圧素子の横型MOSトランジスタと混載されても電気特性のバラツキが生じにくい安定した特性を有する縦型トレンチMOSFETを得ることができる半導体集積回路装置の製造方法を提供することを課題としている。本発明は上記課題を解決するために、以下のような手段を用いる。まず、同極ゲートを有した低耐圧および高耐圧の横型MOSトランジスタと縦型トレンチMOSFET混載の半導体装置の製造方法において、P型半導体のベース基板の表面のN型の縦型MOSトランジスタ形成予定領域にN型埋め込み層を形成するN型埋め込み層形成工程と、ベース基板上にP型のエピタキシャル成長層を形成するP型エピタキシャル成長層形成工程と、エピタキシャル成長層上の低耐圧素子用の横型MOSトランジスタ及び高耐圧素子用のP型の横型MOSトランジスタ及びN型の縦型MOSトランジスタ形成予定領域にN型の第1ウェル層を形成するN型第1ウェル層形成工程と、高耐圧素子用のN型の横型MOSトランジスタ形成予定領域にP型の第1ウェル層を形成するP型第1ウェル層形成工程と、N型の第1ウェル層上の低耐圧素子用のN型の横型MOSトランジスタにP型の第2ウェル層を形成するP型第2ウェル層形成工程と、N型の第1ウェル層上の低耐圧素子用のP型の横型MOSトランジスタにN型の第2ウェル層を形成するN型第2ウェル層形成工程と、N型の第1ウェル層上のN型の縦型MOSトランジスタ形成領域にP型のボディ領域を形成するボディ領域形成工程と、素子分離および高耐圧素子の電界緩和領域を形成する工程と、高耐圧素子の電界緩和領域に第1の低濃度領域を形成する工程と、N型の第1ウェル層上のN型の縦型MOSトランジスタ形成予定領域に、半導体基板の内部に向かってN型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、P型半導体基板上の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成する第1ゲート絶縁膜形成工程と、第1ゲート絶縁膜上にN型のイオンドープされた多結晶シリコン層を成膜する第1のN型多結晶シリコン層形成工程と、第1多結晶シリコン層に対してエッチングを行い、トレンチ内にゲート電極を形成する第1ゲート電極形成工程と、高耐圧素子のゲート絶縁膜を形成する予定領域に相対的に厚い第2のゲート絶縁膜を形成する第2ゲート絶縁膜形成工程と、P型半導体基板上全面に低耐圧素子用の横型MOSトランジスタの相対的に薄い第3のゲート絶縁膜を形成する第3ゲート絶縁膜形成工程と、トレンチの第1のN型多結晶シリコン層上の第3ゲート絶縁膜を除去するエッチング工程と、第3ゲート絶縁膜上にノンドープの多結晶シリコン層を成膜する第2多結晶シリコン層形成工程と、低耐圧素子および高耐圧素子のNMOSトランジスタおよびPMOSトランジスタの第2多結晶シリコン層にN型およびP型の高濃度不純物を導入する工程と、第2多結晶シリコン層に対してエッチングを行い、トレンチ第1ゲート電極上および低耐圧素子および高耐圧素子の横型MOSトランジスタのゲート電極を形成する第2ゲート電極形成工程とP型第2ウェル層上のN型の横型MOSトランジスタ形成領域の第2ゲート電極をマスクに自己整合的にN型不純物を導入し第2低濃度N型不純物領域を形成する低濃度N型領域形成工程と、N型第2ウェル層上のP型の横型MOSトランジスタ形成領域の第2ゲート電極をマスクに自己整合的にP型不純物を導入し第2低濃度P型不純物領域を形成する低濃度P型領域形成工程と、P型第2ウェル層上のN型の横型MOSトランジスタ形成領域の、第2ゲート電極から所望の距離だけ離れた領域および、N型の縦型MOSトランジスタ形成領域の、トレンチに接した領域に、N型不純物を導入し高濃度N型不純物領域を形成するN型ソースドレイン形成工程と、N型第2ウェル層上のP型の横型MOSトランジスタ形成領域のゲート電極から所望の距離だけ離れた領域にP型不純物を導入し高濃度P型不純物領域を形成するP型ソースドレイン形成工程とを有することを特徴とする半導体集積回路装置の製造方法とする。また、同極ゲートを有した低耐圧素子および高耐圧素子の横型MOSトランジスタと縦型トレンチMOSFET混載の半導体装置の製造方法において、低耐圧素子および高耐圧素子のNMOSトランジスタおよびPMOSトランジスタの第2多結晶シリコン層にN型およびP型の高濃度不純物を導入する工程と、第2ウェル層上のN型およびP型の横型MOSトランジスタ形成領域の第2ゲート電極から所望の距離だけ離れた領域およびN型の縦型MOSトランジスタ形成領域のトレンチに接した領域に、N型不純物およびP型不純物を導入し高濃度N型不純物領域および高濃度P型不純物領域を形成するソースドレイン形成工程と、を同時に行う半導体集積回路装置の製造方法とする。本発明の半導体集積装置の製造方法において、工程の後に、フォトリソグラフィ法を用いてトレンチゲート電極上以外の領域にフォトレジストを形成し、そのフォトレジストをマスクとして、トレンチゲート電極上の第3のゲート絶縁膜をエッチングし除去する。その後に第2、第3のゲート絶縁膜上およびトレンチゲート電極上にもノンドープの多結晶シリコン層を成膜し、イオン注入法により低耐圧素子および高耐圧素子のNMOSトランジスタおよびPMOSトランジスタの多結晶シリコン層にN型およびP型の高濃度不純物をそれぞれマスクを用いて導入する。その次に異方性エッチングを行い、第2のゲート電極を形成する。以上のような工程を実施することで、トレンチ内部の第1のゲート電極と横型MOSトランジスタで使用される第2のゲート電極を積層化することでエッチングばらつきによってトレンチ内のゲート電極の厚さが変動したとしてもゲート電極端にソースが達せず、特性の仕様を満たさないことは解消される。以下にこの発明の実施の形態を図面に基づいて説明する。実施例1について図1a~図6bを基に説明する。これらの図は、同極ゲートを有した低耐圧素子および高耐圧素子の横型MOSトランジスタと縦型トレンチMOSFET混載の本発明の半導体装置製造方法である。最初に図1aの構造を形成するまでの工程について説明する。まず、P型半導体のベース基板201を用意し、後にN型縦型トレンチMOSFET101のドレインとなる、N型高濃度埋め込み層301をイオン注入法により形成する。不純物濃度は、N型縦型トレンチMOSFET101のドレイン抵抗を極力抑制する必要があり、1×1021/cm3程度が望ましい。次にエピタキシャル法によりベース基板201上にP型エピ層202を形成し、P型の半導体基板とする。このP型エピ層202の厚さおよび不純物濃度は、MOSFETの耐圧や駆動電流など、作成する半導体集積装置に求められる性能から決まるが、およそ1×1015/cm3の桁のオーダーの濃度で数μm~10数μmの厚さである。次にこのP型エピ層202上の低耐圧素子領域102および高耐圧素子領域103の横型PMOSトランジスタおよび縦型トレンチMOSFET領域101に第1のN型ウェル層302を形成する。このときこの第1のN型ウェル層302は不純物注入および高温熱処理により、N型高濃度埋め込み層301のある領域においてはこれに達するまで深く形成する。上記では、N型ウェル層302を低耐圧素子領域102および高耐圧素子領域103の横型PMOSトランジスタにおいて同時に形成する場合を示したが、別のマスクを用意し、それぞれ専用に形成しても良い。別のマスクで形成する場合、縦型トレンチMOSFETの特性に合わせたN型ウェル層とすることが可能で、例えば、低耐圧素子領域102および高耐圧素子領域103の横型PMOSトランジスタ領域に必要となる第1のN型ウェル層よりも不純物濃度を高く、拡散深さを深く形成しても良い。特に縦型トレンチMOSFETにとって、この第1のN型ウェル層302は低濃度のドレインとして働くので、駆動能力を向上させるために濃度を濃くすることが求められる場合がある。また同様にして高耐圧素子の横型NMOSトランジスタ領域に不純物注入および高温熱処理により第1のP型ウェル層303を形成する。次に第1のN型ウェル層302上の低耐圧素子領域102の横型NMOSトランジスタを形成する領域に、マスクを用いて表面濃度が1×1017/cm3の桁のオーダーの第2のP型ウェル層304を不純物注入および高温熱処理により形成し、さらに横型PMOSトランジスタを形成する領域に、別のマスクを用いて表面濃度が1×1017/cm3の桁のオーダーの第2のN型ウェル層305を不純物注入および高温熱処理により形成する。次にN型縦型トレンチMOSFET101の領域に、このN型縦型トレンチMOSFET101のチャネルを形成するためのP型ボディ領域306を不純物注入および高温熱処理により形成する。この条件は、後で形成されるN型高濃度のドレインとの接合耐圧や駆動能力によって変わるが、表面濃度が1×1017/cm3の桁のオーダーであることが望ましい。次にLOCOS法またはシャロートレンチ法によりフィールド絶縁膜309を形成し、素子分離領域および高耐圧素子103の電界緩和領域とする。次にイオン注入法により高耐圧素子領域103のNMOSトランジスタおよびPMOSトランジスタの電界緩和領域にそれぞれマスクを用いてN型およびP型の低濃度不純物を導入し、第1のN型低濃度領域307および第1のP型低濃度領域308を形成する。そして、N型の第1ウェル層302上のN型の縦型MOSFET101形成予定領域に、P型半導体基板203の内部に向かってN型の埋め込み層301に達しない深さまで異方性エッチングを行い、トレンチ310を形成する。以上の工程を経て図1aの構造が得られる。続いて、図1bに示すように、P型半導体基板203上の表面及びトレンチの壁面に沿って第1のゲート絶縁膜311を熱酸化により形成する。その厚さは10から20nm程度である。次に、図2aに示したように、第1ゲート絶縁膜311上にN型のイオンドープされた多結晶シリコンを減圧CVD法等により厚さ0.5μm~1μm程度に成膜する。あるいは他の方法として、第1ゲート絶縁膜311上にノンドープの多結晶シリコンを成膜し、N型の不純物をイオン注入することによって第1多結晶シリコン層312を形成することも可能である。続いて、図2bに示したように、第1多結晶シリコン層312に対して異方性エッチングを行い、トレンチ内に第1多結晶シリコン層312からなる第1のN型ゲート電極312を形成する。次に図3aに示したように、P型半導体基板203上全面に窒化膜313を成膜し、フォトリソグラフィ法を用いて高耐圧素子以外の領域にフォトレジストを形成し、そのフォトレジストをマスクとして、高耐圧素子のゲート絶縁膜が形成される領域のみ、窒化膜313をエッチングし除去する。そして、相対的に厚い第2のゲート絶縁膜314を熱酸化により形成する。その膜厚は、50から100nm程度である。窒化膜313の除去後、P型半導体基板203上全面に低耐圧素子用の横型MOSトランジスタ102の相対的に薄い第3のゲート絶縁膜315を熱酸化により形成する図3b。その膜厚は、10から20nm程度である。次に、図4に示したように、フォトリソグラフィ法を用いてトレンチゲート電極上を除いた領域にフォトレジストを形成し、そのフォトレジストをマスクとして、トレンチゲート電極上に成長した第3のゲート絶縁膜315をエッチングし除去する。その後に第2、第3のゲート絶縁膜314、315上、そしてトレンチゲート電極上にもノンドープの第2多結晶シリコン層322を成膜し、N型縦型トレンチMOSFET101および低耐圧素子領域102の横型NMOSトランジスタおよび高耐圧素子領域103の横型NMOSトランジスタを形成する領域に、マスクを用いて1×1021/cm3前後のN型高濃度不純物をイオン注入法により導入する。さらに低耐圧素子領域102の横型PMOSトランジスタおよび高耐圧素子領域103の横型PMOSトランジスタを形成する領域に、別のマスクを用いてP型高濃度不純物をイオン注入法により導入して、P型の導電型とする図4b。これにより、N型の多結晶シリコン層322NとP型の多結晶シリコン層322Pが形成される。次いで、図5aに示したように第2多結晶シリコン層322に対して異方性エッチングを行い、低耐圧素子および高耐圧素子の横型MOSトランジスタの第2のN型ゲート電極316aおよび第2のP型ゲート電極317を形成する。このとき第2のN型ゲート電極316bを、N型縦型トレンチMOSFETの第1のN型ゲート電極312上にも積層するように、エッチングを行い除去する。次に、図5bに示したように、P型第2ウェル層304上のN型の横型MOSトランジスタ形成領域102の第2ゲート電極316をマスクに自己整合的に1×1018/cm3前後のN型不純物を導入し第2の低濃度N型不純物領域318を形成する。さらにN型第2ウェル層305上のP型の横型MOSトランジスタ形成領域102の第2ゲート電極317をマスクに自己整合的に1×1017/cm3前後のP型不純物を導入し第2の低濃度P型不純物領域319を形成する。その後に、CVD法等で酸化膜を300から600nm形成し、異方性エッチングを行うことにより、第2ゲート電極316a、316b、317の側壁に酸化膜スペーサー323を形成する。続いて、P型第2ウェル層304上のN型の横型MOSトランジスタ形成領域102の、第2ゲート電極316から所望の距離だけ離れた領域および、N型の縦型MOSトランジスタ形成領域のトレンチ310に接した表面領域に、イオン注入法によりN型の高濃度不純物を導入しソースドレイン320を形成する図6a。次にN型第2ウェル層305上のP型の横型MOSトランジスタ形成領域102のゲート電極から所望の距離だけ離れた領域にイオン注入法によりP型高濃度不純物を導入し高濃度P型ソースドレイン321を形成する図6b。N型の場合、不純物はリンまたは砒素を用い、P型の場合、不純物はボロンまたはBF2を用い、いずれの不純物領域も不純物濃度は1×1021/cm3程度とする。最後に、図示していないが、層間絶縁膜を形成し、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成すると、同極ゲートを有した低耐圧素子および高耐圧素子の横型MOSトランジスタと縦型トレンチMOSFET混載の半導体装置が完成する。以上のように構成された半導体装置において、縦型トレンチMOSFETのゲート電極は、N型の第1ゲート電極312とN型の第2ゲート電極316の積層構造になっているため、エッチングばらつきによってトレンチ内のゲート電極の厚さが変動したとしても、ゲート電極端にソースが達せず、特性の仕様を満たさないという不具合は解消される。次に、図7~図10を用いて、本願発明の製造方法を示すための実施例2の概略を説明する。実施例2も実施例1と同様、同極ゲートを有した低耐圧素子および高耐圧素子の横型MOSトランジスタと縦型トレンチMOSFET混載の半導体装置製造方法である。図7a~図9aに示す本実施例の工程は図1a~図4aで示した実施例1の工程と同一である。よって実施例1との差異となる部分について以下で説明する。実施例1では、図4bに示したように、第2、第3のゲート絶縁膜314、315上およびトレンチゲート電極上もノンドープの第2多結晶シリコン層322を成膜した後に、別々のマスクを用いてN型MOSトランジスタおよびP型MOSトランジスタを形成する領域に、高濃度不純物をイオン注入法により導入し、N型の第2ゲート電極316とP型の第2ゲート電極317を形成しているが、実施例2では、ノンドープの第2多結晶シリコン層322を成膜し図9b、第2多結晶シリコン層322の不純物導入をせずにゲート電極のパターニング形成を行い図9c、次いで、酸化膜スペーサー323を形成し図10aする。そして、図10bで示したようにP型第2ウェル層304上のN型の横型MOSトランジスタ形成領域102の、第2ゲート電極316から所望の距離だけ離れた領域および、N型の縦型MOSトランジスタ形成領域のトレンチ310に接した表面領域に、イオン注入法によりN型の高濃度不純物を導入し、ソースドレイン320を形成する時にノンドープの第2多結晶シリコン層322にもN型の高濃度不純物を導入しN型の第2のN型ゲート電極316を形成している。また、図10cに示すように、P型のMOSトランジスタに関してもN型と同様、ソースドレインの形成と第2のP型ゲート電極317への高濃度不純物ドープを同時に行っている。以上のような構成とすることで実施例1に示した半導体集積回路装置の製造方法に比べ、N型およびP型の第2ゲート電極を形成するために用いられるマスクを削減することが出来るので、コストを抑制することが可能となる。