コントローラと、第1のデータバスを介して前記コントローラに接続された第1のメモリモジュールと、前記第1のデータバスとは電気的に分離された第2のデータバスを介して前記コントローラに接続された第2のメモリモジュールと、を備え、前記第1のメモリモジュールは、第1のメモリチップおよび第2のメモリチップと、前記第1のデータバスに接続された第1のデータ端子と、前記第1のデータ端子を前記第1のメモリチップおよび前記第2のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第1のスイッチ部と、を備え、前記第2のメモリモジュールは、第3のメモリチップおよび第4のメモリチップと、前記第2のデータバスに接続された第2のデータ端子と、前記第2のデータ端子を前記第3のメモリチップおよび前記第4のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第2のスイッチ部と、を備えることを特徴とするメモリシステム。前記第1のメモリモジュールは、第1のモジュール基板の第1の面に前記第1のメモリチップを有するとともに、該第1のモジュール基板の第2の面に前記第2のメモリチップを有し、前記第2のメモリモジュールは、第2のモジュール基板の第1の面に前記第3のメモリチップを有するとともに、該第2のモジュール基板の第2の面に前記第4のメモリチップを有することを特徴とする、請求項1に記載のメモリシステム。前記第1のメモリモジュールは、前記第1のモジュール基板の前記第1の面において、前記第1のデータ端子を有し、前記第2のメモリモジュールは、前記第2のモジュール基板の前記第1の面において、前記第2のデータ端子を有することを特徴とする、請求項2に記載のメモリシステム。前記第1のメモリモジュールは、前記第1のモジュール基板の前記第1の面において、前記第1のメモリチップと前記第1のデータ端子との間に、前記第1のスイッチ部を有し、前記第2のメモリモジュールは、前記第2のモジュール基板の前記第1の面において、前記第3のメモリチップと前記第2のデータ端子との間に、前記第2のスイッチ部を有することを特徴とする、請求項3に記載のメモリシステム。前記第1のスイッチ部は、前記第1のメモリチップまたは前記第2のメモリチップと前記コントローラとの間でやり取りされるデータをバッファリングする機能を有し、前記第2のスイッチ部は、前記第3のメモリチップまたは前記第4メモリチップと前記コントローラとの間でやり取りされるデータをバッファリングする機能を有することを特徴とする、請求項1ないし4のいずれか1項に記載のメモリシステム。前記第1のメモリチップおよび前記第3のメモリチップは、第1のチップセレクト信号が活性である場合に動作し、前記第2のメモリチップおよび前記第4のメモリチップは、第2のチップセレクト信号が活性である場合に動作し、前記第1のチップセレクト信号および前記第2のチップセレクト信号は、一方が活性である場合には他方は非活性であることを特徴とする、請求項1ないし5のいずれか1項に記載のメモリシステム。前記第1のメモリモジュールおよび前記第2のメモリモジュールは、それぞれ、コマンド/アドレス信号をバッファリングするレジスタを備えていることを特徴とする、請求項1ないし6のいずれか1項に記載のメモリシステム。前記第1のスイッチ部は、前記第1のデータ端子に対して前記第1のメモリチップおよび前記第2のメモリチップのうちの一方を電気的に接続するとともに、前記第2のデータバスと電気的に接続可能なデータ端子に対して他方を電気的に接続するクロスバススイッチであり、前記第2のスイッチ部は、前記第2のデータ端子に対して前記第3のメモリチップおよび前記第4のメモリチップのうちの一方を電気的に接続するとともに、前記第1のデータバスと電気的に接続可能なデータ端子に対して他方を電気的に接続するクロスバススイッチであることを特徴とする、請求項1ないし7のいずれか1項に記載のメモリシステム。前記第1のメモリモジュールは、複数の前記第1のメモリチップおよび複数の前記第2のメモリチップ、ならびに、複数の前記第1のデータ端子と、を備え、前記第1のスイッチ部は、前記複数の第1のデータ端子を前記複数の第1のメモリチップおよび前記複数の第2のメモリチップのうちのいずれに対して電気的に接続するかを切り替えることを特徴とする、請求項1ないし8のいずれか1項に記載のメモリシステム。前記第1のデータバスを介して前記コントローラに接続された第3のメモリモジュールと、前記第2のデータバスを介して前記コントローラに接続された第4のメモリモジュールと、をさらに備え、前記第3のメモリモジュールは、第5のメモリチップおよび第6のメモリチップと、前記第1のデータバスに接続された第3のデータ端子と、前記第3のデータ端子を前記第5のメモリチップおよび前記第6のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第3のスイッチ部と、を備え、前記第4のメモリモジュールは、第7のメモリチップおよび第8のメモリチップと、前記第2のデータバスに接続された第4のデータ端子と、前記第4のデータ端子を前記第7のメモリチップおよび前記第8のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第4のスイッチ部と、を備えることを特徴とする、請求項1ないし9のいずれか1項に記載のメモリシステム。コントローラと、第1のデータバスを介して該コントローラに接続される第1のメモリモジュールと、該第1のデータバスとは電気的に分離された第2のデータバスを介して該コントローラに接続される第2のメモリモジュールと、を有するメモリシステムにおける該第1のメモリモジュールであって、第1のメモリチップおよび第2のメモリチップと、前記第1のデータバスに接続されたデータ端子と、前記データ端子を前記第1のメモリチップおよび前記第2のメモリチップのうちのいずれに対して電気的に接続するかを切り替えるスイッチ部と、を備えることを特徴とするメモリモジュール。モジュール基板の第1の面に前記第1のメモリチップを有するとともに、該モジュール基板の第2の面に前記第2のメモリチップを有することを特徴とする、請求項11に記載のメモリモジュール。前記モジュール基板の前記第1の面において、前記データ端子を有することを特徴とする、請求項12に記載のメモリモジュール。前記モジュール基板の前記第1の面において、前記第1のメモリチップと前記データ端子との間に、前記スイッチ部を有することを特徴とする、請求項13に記載のメモリモジュール。前記スイッチ部は、前記第1のメモリチップまたは前記第2のメモリチップと前記コントローラとの間でやり取りされるデータをバッファリングする機能を有することを特徴とする、請求項11ないし14のいずれか1項に記載のメモリモジュール。前記第1のメモリチップは、第1のチップセレクト信号が活性である場合に動作し、前記第2のメモリチップは、第2のチップセレクト信号が活性である場合に動作し、前記第1のチップセレクト信号および前記第2のチップセレクト信号は、一方が活性である場合には他方は非活性であることを特徴とする、請求項11ないし15のいずれか1項に記載のメモリモジュール。コマンド/アドレス信号をバッファリングするレジスタを備えていることを特徴とする、請求項11ないし16のいずれか1項に記載のメモリモジュール。前記スイッチ部は、前記データ端子に対して前記第1のメモリチップおよび前記第2のメモリチップのうちの一方を電気的に接続するとともに、前記第2のデータバスと電気的に接続可能なデータ端子に対して他方を電気的に接続するクロスバススイッチであることを特徴とする、請求項11ないし17のいずれか1項に記載のメモリモジュール。複数の前記第1のメモリチップおよび複数の前記第2のメモリチップ、ならびに、複数の前記データ端子と、を備え、前記スイッチ部は、前記複数の第1のデータ端子を前記複数の第1のメモリチップおよび前記複数の第2のメモリチップのうちのいずれに対して電気的に接続するかを切り替えることを特徴とする、請求項11ないし18のいずれか1項に記載のメモリモジュール。以下の分析は、本発明者によってなされたものである。特許文献1にも示されるように、メモリシステムにおいて、メモリチップとコントローラとの間の信号品質を高くすることは、システム設計において極めて重要である。特に、近年の低電圧化/高速動作により、いわゆるデータアイのサイズは小さくなっており、さらに信号品質の高いメモリシステムが要求されている。信号品質を高くするためには、特許文献1に記載されるように、コントローラとメモリチップとの間でバッファリングを行うことも一案である。しかし、以下に詳述するように、分岐配線に伴うスタブによる信号品質の劣化にも対処することが望ましい。ここで、発明者が検討したDIMMDualInlineMemoryModuleを用いたシステムの構成および動作について、図9を参照して説明する。図9は、2枚のメモリモジュールD10およびD20を用いたメモリシステムを示す。図9を参照すると、メモリモジュールD10およびD20は、それぞれ、モジュール基板の両面に複数のメモリチップが搭載されている。メモリモジュールD10のモジュール基板の一方の面には、メモリチップM10~M17が搭載され、他方の面には、メモリチップM20~M27が搭載されている。同様に、メモリモジュールD20のモジュール基板の一方の面には、メモリチップM30~M37が搭載され、他方の面には、メモリチップM40~M47が搭載されている。コントローラCNT10のバス64本は、2枚のメモリモジュールD10およびD20の両者に共通に接続されている。メモリモジュールD10はチップセレクト信号CS0の活性により左図、メモリモジュールD20はチップセレクト信号CS1の活性により右図、それぞれ選択的に動作する。チップセレクト信号CS0が活性する場合には、メモリモジュール両面に搭載された灰色部の16枚のメモリチップM10~M17およびM20~M27が活性化する。このとき、1チップにつきDQ×4とすると、全64データ端子分のデータがアクセスされる。この際、チップセレクト信号CS1の側のメモリモジュールD20は動作しない。図9に示した構成では、チップセレクト信号CS1側のメモリモジュールD20に搭載されたメモリチップM30~M37およびM40~M47はアクセスされないにも関わらず、データバスは分岐/接続されている。したがって、スタブが大きく、信号の反射が発生し、信号品質が悪化する。ここで、メモリモジュールD10、D20上に特許文献1のようなバッファを設けることにより、図9に示した構成と比較して信号品質を改善することが可能となる。しかしながら、バッファを設けた場合においても、依然としてスタブによる信号品質の悪化を解消することはできないという問題がある。本発明の第1の視点に係るメモリシステムは、コントローラと、第1のデータバスを介して前記コントローラに接続された第1のメモリモジュールと、前記第1のデータバスとは電気的に分離された第2のデータバスを介して前記コントローラに接続された第2のメモリモジュールと、を備え、前記第1のメモリモジュールは、第1のメモリチップおよび第2のメモリチップと、前記第1のデータバスに接続された第1のデータ端子と、前記第1のデータ端子を前記第1のメモリチップおよび前記第2のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第1のスイッチ部と、を備え、前記第2のメモリモジュールは、第3のメモリチップおよび第4のメモリチップと、前記第2のデータバスに接続された第2のデータ端子と、前記第2のデータ端子を前記第3のメモリチップおよび前記第4のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第2のスイッチ部と、を備える。本発明の第2の視点に係るメモリモジュールは、コントローラと、第1のデータバスを介して該コントローラに接続される第1のメモリモジュールと、該第1のデータバスとは電気的に分離された第2のデータバスを介して該コントローラに接続される第2のメモリモジュールと、を有するメモリシステムにおける該第1のメモリモジュールであって、第1のメモリチップおよび第2のメモリチップと、前記第1のデータバスに接続されたデータ端子と、前記データ端子を前記第1のメモリチップおよび前記第2のメモリチップのうちのいずれに対して電気的に接続するかを切り替えるスイッチ部と、を備える。本発明に係るメモリシステムおよびメモリモジュールによると、例えば、第1のスイッチ部により第1のメモリチップが第1のデータ端子に接続されている場合には、第1のスイッチのみが第1のデータバスに接続され、第2のメモリチップと第1のデータバスとは電気的に分離される。同様に、第1のスイッチ部により第2のメモリチップが第1のデータ端子に接続されている場合には、第2のメモリチップのみが第1のデータバスに接続され、第1のメモリチップと第1のデータバスとは電気的に分離される。したがって、本発明に係るメモリシステムおよびメモリモジュールによると、メモリチップとコントローラとを接続するデータバスの途中で配線の分岐が生じることがなくなり、メモリチップとコントローラとの間において高い信号品質を実現することが可能となる。はじめに、本発明の概要について説明する。なお、この概要に括弧書きにて付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。発明者は、図3に示すように、メモリモジュールD1、D2のそれぞれに対してポイントトゥーポイント接続をしバス本数は半分、図3の場合には32本ずつ、メモリモジュールD1、D2に搭載される複数のメモリチップM1_0~M1_7、M2_0~M2_7、M3_0~M3_7、M4_0~M4_7をスイッチ部非図示により選択して、各メモリモジュールにつき8つずつアクセスすることにより、スタブによる信号品質の劣化を防ぐことが可能となることを見出した。図3を参照すると、チップセレクト信号CS0の活性により左図、メモリモジュールD1に搭載されたメモリチップM1_0~M1_7およびメモリモジュールD2に搭載されたメモリチップM3_0~M3_7が動作し、メモリモジュールD1に搭載されたメモリチップM2_0~M2_7およびメモリモジュールD2に搭載されたメモリチップM4_0~M4_7は動作しない。一方、チップセレクト信号CS1の活性により右図、メモリモジュールD1に搭載されたメモリチップM2_0~M2_7およびメモリモジュールD2に搭載されたメモリチップM4_0~M4_7が動作し、メモリモジュールD1に搭載されたメモリチップM1_0~M1_7およびメモリモジュールD2に搭載されたメモリチップM3_0~M3_7は動作しない。このとき、図9に関連技術として示したメモリシステムと異なり、データバスの分岐が生じないため、メモリチップとコントローラCNT1との間における信号品質の悪化を防ぐことができる。なお、図3に示すメモリシステムの構成において、バッファリングを行うことは必須ではないものの、特許文献1のように同時にバッファリングも行うことで、さらに信号品質を向上させることも可能となる。以下、図面を参照しつつ、本発明に係るメモリシステムについて、さらに詳細に説明する。図2を参照すると、本発明に係るメモリシステムは、コントローラCNT1と、第1のデータバスDQ_Aを介してコントローラに接続された第1のメモリモジュールD1と、第1のデータバスDQ_Aとは電気的に分離された第2のデータバスDQ_Bを介してコントローラCNT1に接続された第2のメモリモジュールD2とを備え、第1のメモリモジュールD1は、第1のメモリチップM1および第2のメモリチップM2と、第1のデータバスDQ_Aに接続された第1のデータ端子T1と、第1のデータ端子T1を第1のメモリチップM1および第2のメモリチップM2のうちのいずれに対して電気的に接続するかを切り替える第1のスイッチ部S1とを備え、第2のメモリモジュールD2は、第3のメモリチップM3および第4のメモリチップM4と、第2のデータバスDQ_Bに接続された第2のデータ端子T2と、第2のデータ端子T2を第3のメモリチップM3および第4のメモリチップM4のうちのいずれに対して電気的に接続するかを切り替える第2のスイッチ部S2とを備えることが好ましい。図2を参照すると、第1のメモリモジュールD1は、第1のモジュール基板B1の第1の面に第1のメモリチップM1を有するとともに、第1のモジュール基板B1の第2の面に第2のメモリチップM2を有し、第2のメモリモジュールD2は、第2のモジュール基板B2の第1の面に第3のメモリチップM3を有するとともに、第2のモジュール基板B2の第2の面に第4のメモリチップM4を有していてもよい。また、第1のメモリモジュールD1は、第1のモジュール基板B1の前記第1の面において、第1のデータ端子T1を有し、第2のメモリモジュールD2は、第2のモジュール基板B2の前記第1の面において、第2のデータ端子T2を有していてもよい。さらに、第1のメモリモジュールD1は、第1のモジュール基板B1の前記第1の面において、第1のメモリチップM1と第1のデータ端子T1との間に、第1のスイッチ部S1を有し、第2のメモリモジュールD2は、第2のモジュール基板B2の前記第1の面において、第3のメモリチップM3と第2のデータ端子T2との間に、第2のスイッチ部S2を有していてもよい。また、第1のスイッチ部S1は、第1のメモリチップM1または第2のメモリチップM2とコントローラCNT1との間でやり取りされるデータをバッファリングする機能を有し、第2のスイッチ部S2は、第3のメモリチップM3または第4メモリチップM4とコントローラCNT1との間でやり取りされるデータをバッファリングする機能を有することが好ましい。さらに、第1のメモリチップM1および第3のメモリチップM3は、第1のチップセレクト信号CS0が活性である場合に動作し、第2のメモリチップM2および第4のメモリチップM4は、第2のチップセレクト信号CS1が活性である場合に動作し、第1のチップセレクト信号CS0および第2のチップセレクト信号CS1は、一方が活性である場合には他方は非活性であるようにしてもよい。図1を参照すると、第1のメモリモジュールD1および第2のメモリモジュールD2は、それぞれ、コマンド/アドレス信号をバッファリングするレジスタR1、R2を備えていることが好ましい。図4および図5を参照すると、第1のスイッチ部SX1は、第1のデータ端子T1に対して第1のメモリチップM1および第2のメモリチップM2のうちの一方を電気的に接続するとともに、第2のデータバスDQ_Bと電気的に接続可能なデータ端子T11に対して他方を電気的に接続するクロスバススイッチであり、第2のスイッチ部SX2は、第2のデータ端子T2に対して第3のメモリチップM3および第4のメモリチップM4のうちの一方を電気的に接続するとともに、第1のデータバスDQ_Aと電気的に接続可能なデータ端子T12に対して他方を電気的に接続するクロスバススイッチであってもよい。図6を参照すると、第1のメモリモジュールD1は、複数の第1のメモリチップM1_0、M1_1および複数の第2のメモリチップM2_0、M2_1、ならびに、複数の第1のデータ端子T1_0、T1_1とを備え、第1のスイッチ部SL0は、複数の第1のデータ端子T1_0、T1_1を複数の第1のメモリチップM1_0、M1_1および複数の第2のメモリチップM2_0、M2_1のうちのいずれに対して電気的に接続するかを切り替えるようにしてもよい。図7を参照すると、メモリシステムは、第1のデータバスDQ_Aを介してコントローラCNT3に接続された第3のメモリモジュールD3と、第2のデータバスDQ_Bを介してコントローラCNT3に接続された第4のメモリモジュールD4とをさらに備え、第3のメモリモジュールD3は、第5のメモリチップM5および第6のメモリチップM6と、第1のデータバスDQ_Aに接続された第3のデータ端子T3と、第3のデータ端子T3を第5のメモリチップM5および第6のメモリチップM6のうちのいずれに対して電気的に接続するかを切り替える第3のスイッチ部S3とを備え、第4のメモリモジュールD4は、第7のメモリチップM7および第8のメモリチップM8と、第2のデータバスDQ_Bに接続された第4のデータ端子T4と、第4のデータ端子T4を第7のメモリチップM7および第8のメモリチップM8のうちのいずれに対して電気的に接続するかを切り替える第4のスイッチ部S4とを備えていてもよい。本発明に係るメモリシステムによると、例えば、第1のスイッチ部S1により第1のメモリチップM1が第1のデータ端子T1に接続されている場合には、第1のスイッチS1のみが第1のデータバスDQ_Aに接続され、第2のメモリチップM2と第1のデータバスDQ_Aとは電気的に分離される。同様に、第1のスイッチ部S1により第2のメモリチップM2が第1のデータ端子DQ_Aに接続されている場合には、第2のメモリチップM2のみが第1のデータバスDQ_Aに接続され、第1のメモリチップM1と第1のデータバスDQ_Aとは電気的に分離される。したがって、本発明に係るメモリシステムおよびメモリモジュールによると、メモリチップM1/M2とコントローラCNT1とを接続するデータバスDQ_Aの途中で配線の分岐が生じることがなくなり、メモリチップM1/M2とコントローラCNT1との間において高い信号品質を実現し得る。実施形態1第1の実施形態に係るメモリシステムについて、図面を参照して説明する。図1は、本実施形態に係るメモリシステムの構成を一例として示す図である。図1は、メモリシステムの全体の平面図である。ただし、構成を見やすくするために、モジュール基板を立体的に表示した。図1を参照すると、本実施形態のメモリシステムは、コントローラCNT1と、2枚のメモリモジュールとを備えている。第1のメモリモジュールは、モジュール基板B1の表面において、メモリチップM1_0~M1_7、データ端子T1_0~T1_7、スイッチ部S1_0~S1_7およびレジスタR1を備え、モジュール基板B1の裏面において、メモリチップM2_0~M2_7を備えている。同様に、第2のメモリモジュールは、モジュール基板B2の表面において、メモリチップM3_0~M3_7、データ端子T2_0~T2_7、スイッチ部S2_0~S2_7およびレジスタR2を備え、モジュール基板B2の裏面において、メモリチップM4_0~M4_7を備えている。モジュール基板B1の表面に設けられたデータ端子T1_0は、データバスDQ_A0~3に接続されている。同様に、データ端子T1_1~T1_7は、それぞれ、データバスDQ_A4~7ないしDQ_A28~31に接続されている。一方、モジュール基板B2の表面に設けられたデータ端子T2_0は、データバスDQ_B32~35に接続されている。同様に、データ端子T2_1~T2_7は、それぞれ、データバスDQ_B36~39ないしDQ_Q60~63に接続されている。レジスタR1およびR2は、それぞれ、メモリモジュールD1、D2の略中央部に設けられている。レジスタR1およびR2は、それぞれ、入力信号コマンド/アドレス信号COM/ADDをバッファリングし、各メモリチップに供給する。モジュール基板B1の表面に設けられたレジスタR1は、コントローラCNT1からチップセレクト信号CS0/1、コマンド/アドレス信号COM/ADDを受信し、モジュール基板B1の表面に設けられたメモリチップM1_0~M1_7へチップセレクト信号CS0を出力し、モジュール基板B1の裏面に設けられたメモリチップM2_0~M2_7へチップセレクト信号CS1を出力し、コマンド/アドレス信号をモジュール基板B1上の各メモリチップへ出力し、スイッチ信号SW0をスイッチS1_0~S1_7へ出力する。モジュール基板B2の表面に設けられたレジスタR2は、コントローラCNT1からチップセレクト信号CS0/1、コマンド/アドレス信号COM/ADDを受信し、モジュール基板B2の表面に設けられたメモリチップM3_0~M3_7へチップセレクト信号CS0を出力し、モジュール基板B2の裏面に設けられたメモリチップM4_0~M4_7へチップセレクト信号CS1を出力し、コマンド/アドレス信号をモジュール基板B2上の各メモリチップへ出力し、スイッチ信号SW0をスイッチS2_0~S2_7へ出力する。モジュール基板B1の表面に設けられたメモリチップM1_0~M1_7は、レジスタR1から出力されたチップセレクト信号CS0が活性である場合に、レジスタR1から出力されたコマンド/アドレス信号COM/ADDに従って動作する。一方、モジュール基板B1の裏面に設けられたメモリチップM2_0~M2_7は、レジスタR1から出力されたチップセレクト信号CS1が活性である場合に、レジスタR1から出力されたコマンド/アドレス信号COM/ADDに従って動作する。チップセレクト信号CS0およびCS1は、一方が活性である場合には他方は非活性である。モジュール基板B2の表面に設けられたメモリチップM3_0~M3_7は、レジスタR2から出力されたチップセレクト信号CS0が活性である場合に、レジスタR2から出力されたコマンド/アドレス信号COM/ADDに従って動作する。一方、モジュール基板B2の裏面に設けられたメモリチップM4_0~M4_7は、レジスタR2から出力されたチップセレクト信号CS1が活性である場合に、レジスタR2から出力されたコマンド/アドレス信号COM/ADDに従って動作する。モジュール基板B1の表面に設けられたスイッチ部S1_0は、レジスタR1から出力されたスイッチ信号SW0に応じて、モジュール基板B1の表面に設けられたメモリチップM1_0およびモジュール基板B1の裏面に設けられたメモリチップM2_0のいずれか一方を選択して、データバスDQ_A0~3に接続されたデータ端子T1_0に対して、電気的に接続する。なお、スイッチ部S1_0以外のスイッチ部S1_1~S1_7の動作は、スイッチ部S1_0の動作と同様であることから、説明を省略する。モジュール基板B2の表面に設けられたスイッチ部S2_0は、レジスタR2から出力されたスイッチ信号SW0に応じて、モジュール基板B2の表面に設けられたメモリチップM3_0およびモジュール基板B2の裏面に設けられたメモリチップM4_0のいずれか一方を選択して、データバスDQ_B32~35に接続されたデータ端子T2_0に対して、電気的に接続する。なお、スイッチ部S2_0以外のスイッチ部S2_1~S2_7の動作は、スイッチ部S2_0の動作と同様であることから、説明を省略する。図2は、メモリシステム全体の側面図である。なお、説明の簡単化のため、メモリチップM1_0~M1_7、M2_0~M2_7、M3_0~M3_7、および、M4_0~M4_7図1を、それぞれ、メモリチップM1、M2、M3およびM4と総称する。同様に、データ端子T1_0~T1_7およびT2_0~T2_7図1を、それぞれ、データ端子T1およびT2と総称する。また、スイッチ部S1_0~S1_7およびS2_0~S2_7図1を、それぞれ、スイッチ部S1およびS2と総称する。図2を参照すると、メモリモジュールD1は、データバスDQ_Aを介してコントローラCNT1に接続されている。一方、メモリモジュールD2は、データバスDQ_Aとは電気的に分離されたデータバスDQ_Bを介してコントローラCNT1に接続されている。メモリモジュールD1は、メモリチップM1およびM2と、データ端子T1と、スイッチ部S1とを備えている。メモリモジュールD1は、モジュール基板B1の表面にメモリチップM1を有するとともに、モジュール基板B1の裏面にメモリチップM2を有する。また、メモリモジュールD1は、モジュール基板B1の表面において、データ端子T1を有する。メモリモジュールD1は、モジュール基板B1の表面において、メモリチップM1とデータ端子T1との間に、スイッチ部S1を有する。データ端子T1は、データバスDQ_Aに接続されている。同様に、メモリモジュールD2は、メモリチップM3およびM4と、データ端子T2と、スイッチ部S2とを備えている。メモリモジュールD2は、モジュール基板B2の表面にメモリチップM3を有するとともに、モジュール基板B2の裏面にメモリチップM4を有する。同様に、メモリモジュールD2は、モジュール基板B2の表面において、データ端子T2を有する。メモリモジュールD2は、モジュール基板B2の表面において、メモリチップM3とデータ端子T2との間に、スイッチ部S2を有する。データ端子T2は、データバスDQ_Bに接続されている。メモリモジュールD1において、スイッチ部S1は、メモリチップM1およびM2のうちのいずれに対してデータ端子T1を電気的に接続するかを切り替える。スイッチ部S1は、メモリチップM1またはM2とコントローラCNT1との間でやり取りされるデータをバッファリングする機能を有していてもよい図8参照。同様に、メモリモジュールD2において、スイッチ部S2は、メモリチップM3およびM4のうちのいずれに対してデータ端子T2を電気的に接続するかを切り替える。スイッチ部S2は、メモリチップM3またはM4とコントローラCNT1との間でやり取りされるデータをバッファリングする機能を有していてもよい。表面側のグループに含まれるメモリチップM1およびM3は、チップセレクト信号CS0によって活性化される。一方、裏面側のグループに含まれるメモリチップM2およびM4は、チップセレクト信号CS1によって活性化される。すなわち、メモリチップM1およびM3は、チップセレクト信号CS0が活性である場合に動作し、メモリチップM2およびメモリチップM4は、チップセレクト信号CS1が活性である場合に動作する。ここで、チップセレクト信号CS0およびCS1は、一方が活性である場合には他方は非活性である。チップセレクト信号CS0、CS1は同時に選択されないチップセレクト信号であるため、一見すると、スイッチ回路は不要であるように思われる。しかしながら、スイッチ回路を挟まずに、データバスDQ_a、DQ_bをショートさせると、その部分で分岐スタブが発生する。スイッチ部を設けることで、分岐が生じるのを防ぐことが可能となる。次に、図2を参照しつつ、ライト動作を例に説明する。メモリモジュールD1、D2の表面側のメモリチップM1およびM3にアクセスする場合、コントローラCNT1はライトコマンドおよびデータ信号0~63とともに、チップセレクト信号としてCS0:L、CS1:Hすなわち、両メモリモジュールについて表面側を選択、スイッチ信号としてSW:Hすなわち、スイッチ部を、表面を選択するように切り替えるを出力する。このとき、図2に示すように、スイッチ部S1は、メモリチップM1とデータバスDQ_Aに接続されたデータ端子T1とを、データバスDQ_aを介して接続する。一方、スイッチ部S2は、メモリチップM3とデータバスDQ_Bに接続されたデータ端子T2とを、データバスDQ_cを介して接続する。一方、裏面側のメモリチップM2およびM4にアクセスする場合には、コントローラCNT1は、チップセレクト信号としてCS0:H、CS1:L、スイッチ信号としてSW:Lを出力する。このとき、図2に示した態様とは逆に、スイッチ部S1は、メモリチップM2とデータバスDQ_Aに接続されたデータ端子T1とを、データバスDQ_bを介して接続する。一方、スイッチ部S2は、メモリチップM4とデータバスDQ_Bに接続されたデータ端子T2とを、データバスDQ_dを介して接続する。なお、リードコマンドについても、同様に、裏面/表面側が選択される。本実施形態の構成によると、コントローラCNT1とメモリチップとの間のデータバスにおいてスタブが形成されることがなくなり、高い信号品質を実現したメモリシステムを構築することが可能となる。実施形態2第2の実施形態に係るメモリシステムについて、図面を参照して説明する。図4は、本実施形態に係るメモリシステムの構成を示す図である。本実施形態のメモリシステムは、各メモリモジュールに64本分のデータバスが設けられている点において、第1の実施形態のメモリシステムと相違する。本実施形態に係るメモリシステムに含まれるメモリモジュールによると、関連技術として図9に示したメモリシステムにおいても利用可能となる。図4を参照すると、本実施形態のメモリシステムでは、メモリモジュールD1はスイッチ部SX1を有する。一方、メモリモジュールD2は、スイッチ部SX2を有する。本実施形態のメモリシステムでは、スイッチ部SX1およびSX2として、クロスバススイッチが用いられる。このとき、メモリモジュールD1およびD2のそれぞれのモジュール基板B1およびB2の両面に、データ端子T1、T11、T2、T1232個ずつが設けられている。スイッチ部SX1は、メモリチップM1およびM2のうちの一方をデータ端子T1に対して電気的に接続するとともに、他方をデータバスDQ_Bと接続可能なデータ端子T11に対して電気的に接続する。同様に、スイッチ部SX2は、メモリチップM3およびM4のうちの一方をデータ端子T2に対して電気的に接続するとともに、他方をデータバスDQ_Aと接続可能なデータ端子T12に対して電気的に接続する。図4に示すように、第1の実施形態のメモリシステムと同一のメモリシステムにおいて、このメモリモジュールを利用する場合には、モジュール基板B1、B2それぞれの片面の32個のデータ端子T11、T12は非接続となる。したがって、第1の実施形態のメモリシステムと同様に、本実施形態のメモリシステムにおいてもスタブは形成されない。図5は、本実施形態におけるメモリモジュールを、図9に示したメモリシステムにおいて利用したときの様子を示す図である。この場合には、図9に示したメモリシステムと同様の制御が可能となる。なお、既存のメモリモジュールにはスイッチ信号SW0は存在しないものの、VDD等の信号線をSW0に接続することで、クロスバススイッチであるスイッチ部SX1およびSX2を図5のように固定することが可能となる。このようなメモリモジュールとすることで、様々なシステムにおいて利用可能な汎用性の高いメモリモジュールを提供することが可能となる。実施形態3第3の実施形態に係るメモリシステムについて、図面を参照して説明する。図6は、本実施形態のメモリシステムの構成を一例として示す図である。第1の実施形態図1においては、1組の表裏面のメモリチップに対して1つのスイッチ部バッファ回路を含むが設けられている。一方、本実施形態では、例えば、2組の表裏面のメモリチップに対して、1つのスイッチ部ただし、2チップ分のスイッチ回路/バッファ回路を含むを設けるようにしている。図6を参照すると、モジュール基板B1の表面のメモリチップM1_0、M1_1とモジュール基板B1の裏面のメモリチップM2_0、M2_1に対して、1つのスイッチ部SL0が設けられている。同様に、モジュール基板B1の表面のメモリチップM1_6、M1_7とモジュール基板B1の裏面のメモリチップM2_6、M2_7に対して、1つのスイッチ部SL1が設けられ、モジュール基板B2の表面のメモリチップM3_0、M3_1とモジュール基板B2の裏面のメモリチップM4_0、M4_1に対して、1つのスイッチ部SL2が設けられ、モジュール基板B2の表面のメモリチップM3_6、M3_7とモジュール基板B2の裏面のメモリチップM4_6、M4_7に対して、1つのスイッチ部SL3が設けられている。本実施形態のメモリシステム図6の構成によると、第1の実施形態のメモリシステム図1の構成と比較して、スイッチ部の個数を削減することが可能となる。したがって、本実施形態に係るメモリシステムによると、スイッチ部の個数を削減することで部品点数が減少し、メモリシステムの製造コストを抑えることが可能となる。実施形態4第4の実施形態に係るメモリシステムについて、図面を参照して説明する。図7は、本実施形態のメモリシステムの構成を示す図である。本実施形態のメモリシステムは、2つのメモリモジュールD1、D2を備えた第1の実施形態のメモリシステム図1、図2に対して、さらに、メモリ容量を増設した場合に相当する。図7を参照すると、本実施形態のメモリシステムは、第1の実施形態のメモリシステム図2に対して、さらに、2つのメモリモジュールD3、D4を備えている。メモリモジュールD3は、データバスDQ_Aを介してコントローラCNT3に接続される。メモリモジュールD3は、メモリチップM5およびM6と、データ端子T3と、スイッチ部S3とを備えている。データ端子T3は、データバスDQ_Aに接続されている。スイッチ部S3は、メモリチップM5およびM6のうちのいずれに対してデータ端子T3を電気的に接続するかを切り替える。一方、メモリモジュールD4は、データバスDQ_Bを介してコントローラCNT3に接続される。メモリモジュールD4は、メモリチップM7およびM8と、データ端子T4と、スイッチ部S4とを備えている。データ端子T4は、データバスDQ_Bに接続されている。スイッチ部S4は、メモリチップM7およびM8のうちのいずれに対してデータ端子T4を電気的に接続するかを切り替える。本実施形態に係るメモリシステムにおいては、ペアとなる2つのメモリモジュール例えばメモリモジュールD1とD3についてスタブが存在する。しかしながら、本実施形態のメモリシステムによると、各メモリモジュールに対してそれぞれ、チップセレクト信号CS0~CS3を割り付けてデータバスを4メモリモジュール分接続した場合と比較して、スタブによる信号品質の悪化を抑えることが可能となる。実施形態5第5の実施形態に係るメモリシステムについて、図面を参照して説明する。本実施形態のメモリシステムは、上記第1ないし第4の実施形態に係るメモリシステムにおいて、スイッチ部がバッファリング機能を備えている。図8は、一例として、第2の実施形態に係るメモリシステム図4において、スイッチ部にバッファリング機能を付与した場合のスイッチ部の構成を示すブロック図である。図8を参照すると、スイッチ部は、インバータIV0、スイッチ回路SC0、および、バッファ回路BUFF0を備えている。スイッチ回路SC0は、NチャネルトランジスタN1~N4およびPチャネルトランジスタP1~P4を備えている。スイッチ回路SC0は、データバスDQ_a、DQ_bと、データバスDQ_p、DQ_qとの間におけるデータの流れを切り替えるクロスバススイッチである。スイッチ回路SC0は、スイッチ信号SW0に応じて、データバスDQ_aとDQ_pとの間、および、データバスDQ_bとDQ_qとの間を電気的に接続するか、データバスDQ_aとDQ_qとの間、および、データバスDQ_bとDQ_pとの間を電気的に接続するか、を切り替える。スイッチ信号SW0がハイレベルの場合には、NチャンネルトランジスタN1、N3およびPチャンネルトランジスタP1、P3がオン状態となり、NチャンネルトランジスタN2、N4およびPチャンネルトランジスタP2、P4がオフ状態となる。このとき、データバスDQ_aとデータバスDQ_pとの間が導通状態となるとともに、データバスDQ_bとデータバスDQ_qとの間が導通状態となる。一方、スイッチ信号SW0がロウレベルの場合には、NチャンネルトランジスタN2、N4およびPチャンネルトランジスタP2、P4がオン状態となり、NチャンネルトランジスタN1、N3およびPチャンネルトランジスタP1、P3がオフ状態となる。このとき、データバスDQ_aとデータバスDQ_qとの間が導通状態となるとともに、データバスDQ_bとデータバスDQ_pとの間が導通状態となる。バッファ回路BUFF0は、データバスDQ_p、DQ_qとやり取りするデータを府バッファリングする。本実施形態に係るメモリシステムによると、メモリチップとコントローラとを接続するデータバスの途中で配線の分岐を防ぐことで、メモリチップとコントローラとの間において高い信号品質を実現するとともに、バッファリング機能により、信号品質をさらに向上させることが可能となる。なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。