列方向に沿って鏡面対称に隣接して配置され行方向に沿って隣接して並置されて、2行2列に配置されるメモリユニットと、前記メモリユニットが並置される行ごとに第1メタル層により配線され、前記メモリユニットの各々に接続される第1および第2ワード線と、電源線、接地線、ビット線を前記列方向に配線する第2メタル層とを備え、前記メモリユニットは、前記列方向に伸長され並列接続されるトランジスタに供される拡散層であって、前記行方向に沿って並置される第1および第2拡散層と、前記第1拡散層と前記第2拡散層との間にあって前記列方向に伸長されトランジスタに供される拡散層であって、前記第1拡散層に交差する一方側のゲート層から伸長されるゲート層が交差する第3拡散層と、前記第1拡散層と前記第2拡散層との間にあって前記列方向に伸長されトランジスタに供される拡散層であって、前記第2拡散層に交差する他方側のゲート層から伸長されるゲート層が交差する第4拡散層と、トランジスタのゲート層に挟まれる前記第1拡散層の領域と前記一方側のゲート層に対して該第1拡散層の領域と同一側にある前記第3拡散層の領域との間、およびトランジスタのゲート層に挟まれる前記第2拡散層の領域と前記他方側のゲート層に対して該第2拡散層の領域と同一側にある前記第4拡散層の領域との間を、各々第3メタル層により接続してなる1対の記憶ノードと、前記第1ワード線と前記第2ワード線との間に、前記行方向に沿って第1メタル層が配線可能な2つの第1のメタル配線領域と、前記2行2列に配置されるメモリユニットのうち前記列方向に隣接配置されるメモリユニットの境界領域であって、前記第3および第4拡散層が配置される列方向の位置に、前記列方向に沿って前記第2メタル層が配線可能な第2のメタル配線領域とを備えることを特徴とするメモリセル。前記行方向に沿って隣接して並置される2列のメモリユニットについて、一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される1対の記憶ノードを非駆動とし、前記第1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第1メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第1メタル層とを備え、前記2列のメモリユニットを2ポートのメモリセルとして構成することを特徴とする請求項1に記載のメモリセル。前記列方向に沿って鏡面対称に隣接して配置される2行のメモリユニットについて、前記第2のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第2メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第2メタル層とを備え、第1または第2ワード線の同期動作により、前記2行のメモリユニットを1ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のメモリセル。前記2行2列に配置されるメモリユニットについて、前記行方向に沿って隣接して並置される2列のメモリユニットごとに、一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される1対の記憶ノードを非駆動とし、前記第1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第1メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第1メタル層とを備え、前記列方向に沿って鏡面対称に隣接して配置される2行のメモリユニットのうち、前記メモリセルを非活性としないユニットについて、前記第2のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第2メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第2メタル層とを備え、2ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のメモリセル。前記列方向に沿って鏡面対称に隣接して配置される2行のメモリユニットについて、一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される1対の記憶ノードを非駆動とし、前記第2のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第2メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第2メタル層とを備え、リード動作時に第1または第2ワード線の何れか一方を駆動しライト動作時に前記第1および第2ワード線を共に駆動することにより、前記2行のメモリユニットを1ポートの低電力動作メモリセルとして構成することを特徴とする請求項1に記載のメモリセル。前記2行2列に配置されるメモリユニットのうち3つのメモリユニットのメモリセルを非活性として該メモリセルに接続される1対の記憶ノードを非駆動とし、前記行方向に沿って隣接して並置される2列のメモリユニットごとに、前記第1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第1メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第1メタル層とを備え、前記2行2列に配置されるメモリユニットのうち残りのメモリユニットを含み前記列方向に沿って鏡面対称に隣接して配置される2行のメモリユニットについて、前記第2のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第2メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第2メタル層とを備え、リード動作時に第1または第2ワード線の何れか一方を駆動しライト動作時に前記第1および第2ワード線を共に駆動することにより、前記2行2列のメモリユニットを2ポートの低電力動作メモリセルとして構成することを特徴とする請求項1に記載のメモリセル。前記行方向に沿って隣接して並置される2列のメモリユニットについて、前記第1のメタル配線領域に、一方のメモリユニットにある一方のビット線と他方のメモリユニットの一方の記憶ノードとの間の経路を接続する第1メタル層と、前記一方のメモリユニットにある他方のビット線と前記他方のメモリユニットの他方の記憶ノードとの間の経路を接続する第1メタル層とを備え、前記2列のメモリユニットを1ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のメモリセル。列方向および行方向の各々に沿って鏡面対称に隣接して配置されて、2行2列に配置されるメモリユニットと、行ごとに第1メタル層により前記行方向に配線され、前記メモリユニットの各々に接続される第1および第2ワード線と、電源線、接地線、ビット線を前記列方向に配線する第2メタル層とを備え、前記メモリユニットは、前記列方向に伸長され並列接続されるトランジスタに供される拡散層であって、前記行方向に沿って並置される第1および第2拡散層と、前記第1拡散層と前記第2拡散層との間にあって前記列方向に伸長されトランジスタに供される拡散層であって、前記第1拡散層に交差する一方側のゲート層から伸長されるゲート層が交差する第3拡散層と、前記第1拡散層と前記第2拡散層との間にあって前記列方向に伸長されトランジスタに供される拡散層であって、前記第2拡散層に交差する他方側のゲート層から伸長されるゲート層が交差する第4拡散層と、トランジスタのゲート層に挟まれる前記第1拡散層の領域と前記一方側のゲート層に対して該第1拡散層の領域と同一側にある前記第3拡散層の領域との間、およびトランジスタのゲート層に挟まれる前記第2拡散層の領域と前記他方側のゲート層に対して該第2拡散層の領域と同一側にある前記第4拡散層の領域との間を、各々第3メタル層により接続してなる1対の記憶ノードと、前記第1ワード線と前記第2ワード線との間に、前記行方向に沿って第1メタル層が配線可能な第1-1のメタル配線領域と、前記2行2列に配置されるメモリユニットのうち前記行方向に隣接配置されるメモリユニットの境界領域にあって、前記1対の記憶ノードの一方と前記隣接配置されるメモリユニットにおける1対の記憶ノードの一方との接続に供される前記第3メタル層が配線可能な第1-2のメタル配線領域と、前記2行2列に配置されるメモリユニットのうち前記列方向に隣接配置されるメモリユニットの境界領域にあって、前記第3拡散層が配置される列方向の位置に、前記列方向に沿って前記第3メタル層が配線可能な第2-1のメタル配線領域と、前記2行2列に配置されるメモリユニットのうち前記列方向に隣接配置されるメモリユニットの境界領域にあって前記行方向に隣接配置されるメモリユニットの近傍領域に、前記列方向に沿って前記第2メタル層または第3メタル層が配線可能な第2-2のメタル配線領域とを備えることを特徴とするメモリセル。前記行方向に沿って鏡面対称に隣接して配置される2列のメモリユニットについて、一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される1対の記憶ノードを非駆動とし、前記第1-1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第1メタル層と、前記第1-2のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第3メタル層とを備え、前記2列のメモリユニットを2ポートのメモリセルとして構成することを特徴とする請求項8に記載のメモリセル。前記列方向に沿って鏡面対称に隣接して配置される2行のメモリユニットについて、前記第2-1のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第3メタル層と、前記第2-2のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第2メタル層とを備え、第1または第2ワード線の同期動作により、前記2行のメモリユニットを1ポートの高駆動能力メモリセルとして構成することを特徴とする請求項8に記載のメモリセル。前記2行2列に配置されるメモリユニットについて、前記行方向に沿って鏡面対称に隣接して配置される2列のメモリユニットごとに、一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される1対の記憶ノードを非駆動とし、前記第1-1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第1メタル層と、前記第1-2のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第3メタル層とを備え、前記列方向に沿って鏡面対称に隣接して配置される2行のメモリユニットのうち、前記メモリセルを非活性としないユニットについて、前記第2-1のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第3メタル層と、前記第2-2のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第2メタル層とを備え、2ポートの高駆動能力メモリセルとして構成することを特徴とする請求項8に記載のメモリセル。前記列方向に沿って鏡面対称に隣接して配置される2行のメモリユニットについて、一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される1対の記憶ノードを非駆動とし、前記第2-1のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第3メタル層と、前記第2-2のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第2メタル層とを備え、リード動作時に第1または第2ワード線の何れか一方を駆動しライト動作時に前記第1および第2ワード線を共に駆動することにより、前記2行のメモリユニットを1ポートの低電力動作メモリセルとして構成することを特徴とする請求項8に記載のメモリセル。前記2行2列に配置されるメモリユニットのうち3つのメモリユニットのメモリセルを非活性として該メモリセルに接続される1対の記憶ノードを非駆動とし、前記行方向に沿って鏡面対称に隣接して配置される2列のメモリユニットごとに、前記第1-1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第1メタル層と、前記第1-2のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第3メタル層とを備え、前記2行2列に配置されるメモリユニットのうち残りのメモリユニットを含み前記列方向に沿って鏡面対称に隣接して配置される2行のメモリユニットについて、前記第2-1のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第3メタル層と、前記第2-2のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第2メタル層とを備え、リード動作時に第1または第2ワード線の何れか一方を駆動しライト動作時に前記第1および第2ワード線を共に駆動することにより、前記2行2列のメモリユニットを2ポートの低電力動作メモリセルとして構成することを特徴とする請求項8に記載のメモリセル。前記2行2列に配置されるメモリユニットについて、一方の行にある第1-1のメタル配線領域に、一方の列に配置されている各メモリユニットにある一方のビット線と他方の列に配置されている各メモリユニットの一方の記憶ノードとの間の径路を接続する第1メタル層と、他方の行にある第1-1のメタル配線領域に、一方の列に配置されている各メモリユニットにある他方のビット線と他方の列に配置されている各メモリユニットの他方の記憶ノードとの間の径路を接続する第1メタル層とを備え、前記2列のメモリユニットを1ポートの高駆動能力メモリセルとして構成することを特徴とする請求項8に記載のメモリセル。背景技術は、種々、マスタスライス方式に関する課題を開示するものではある。しかしながら、マスタスライス方式により、メモリセルに関して、複数種類の回路構成に対応可能な基本セルについては開示されていない。ましてや、こうした対応が可能なメモリセル専用の基本セルについては実現することはできない。この点、特許文献2などには、メモリブロックを備えることが開示されてはいる。しかしながら、この開示にあるメモリブロックとは、複数のメモリセルを備えるいわゆるメモリセルアレイである。マスタスライス方式により、複数種類のメモリセルに対応可能なメモリセル専用の基本セルに関する開示ではない。また、特許文献4、6、7などでは、基本セルによりメモリセルを構成可能であるとの開示がなされてはいる。しかしながら、この開示では、基本セルは、メモリセルを高密度に配置すると共に高速な論理ゲートを構成するトランジスタを配置するための構成である。また、配置されるメモリセルは基本構成のメモリセルのみであり、複数種類のメモリセルをマスタスライス方式で対応可能とするといった技術に関するものではない。本願に開示される技術は上記の課題に鑑み提案されたものであって、複数種類の回路構成を、拡散層やポリシリコン層などのバルクに係る層が固定であって、メタル層およびコンタクト層の少なくとも何れか1層の変更で対応可能なメモリセルを提供することを目的とする。本願に開示される技術に係るメモリセルは、列方向に沿って鏡面対称に隣接して配置され行方向に沿って隣接して並置されて、2行2列に配置されるメモリユニットを備え、メモリユニットが並置される各行には、メモリユニットの各々に接続される第1および第2ワード線が第1メタル層で配線される。第2メタル層で列方向に電源線、接地線、ビット線が配線される。メモリユニットは、行方向に沿って並置され列方向に伸長される第1および第2拡散層と、第1拡散層と第2拡散層との間にあって列方向に伸長されトランジスタに供される拡散層であって、第1拡散層に交差する一方側のゲート層から伸長されるゲート層が交差する第3拡散層と、第1拡散層と第2拡散層との間にあって列方向に伸長されトランジスタに供される拡散層であって、第2拡散層に交差する他方側のゲート層から伸長されるゲート層が交差する第4拡散層とを備えており、各拡散層により並列接続されるトランジスタが構成される。トランジスタのゲート層に挟まれる第1拡散層の領域と一方側のゲート層に対して第1拡散層の領域と同一側にある第3拡散層の領域との間、およびトランジスタのゲート層に挟まれる第2拡散層の領域と他方側のゲート層に対して第2拡散層の領域と同一側にある第4拡散層の領域との間を、各々第3メタル層により接続してなる1対の記憶ノードを構成する。第1ワード線と第2ワード線との間に、2つの第1のメタル配線領域が確保される。第1のメタル配線領域には、第1メタル層が配線可能である。2行2列に配置されるメモリユニットのうち列方向に隣接配置されるメモリユニットの境界領域であって、第3および第4拡散層が配置される列方向の位置に、列方向に沿って第2のメタル配線領域が確保される。また、第1拡散層と第2拡散層との間、および第2拡散層と第3拡散層との間には、列方向に沿って第2のメタル配線領域が確保される。第2のメタル配線領域には、第2メタル層が配線可能である。また、本願に開示される技術に係るメモリセルは、メモリユニットが行方向と列方向とに2行2列に配置されて構成される。この場合、列方向および行方向の各々に沿って鏡面対称に隣接して配置される。メモリユニットは、行方向に沿って並置され列方向に伸長される第1および第2拡散層と、第1拡散層と第2拡散層との間にあって列方向に伸長されトランジスタに供される拡散層であって、第1拡散層に交差する一方側のゲート層から伸長されるゲート層が交差する第3拡散層と、第1拡散層と第2拡散層との間にあって列方向に伸長されトランジスタに供される拡散層であって、第2拡散層に交差する他方側のゲート層から伸長されるゲート層が交差する第4拡散層とを備えており、各拡散層により並列接続されるトランジスタが構成される。トランジスタのゲート層に挟まれる第1拡散層の領域と一方側のゲート層に対して第1拡散層の領域と同一側にある第3拡散層の領域との間、およびトランジスタのゲート層に挟まれる第2拡散層の領域と他方側のゲート層に対して第2拡散層の領域と同一側にある第4拡散層の領域との間を、各々第3メタル層により接続してなる1対の記憶ノードを構成する。第1ワード線と第2ワード線との間に、行方向に沿って第1-1のメタル配線領域が確保される。第1-1のメタル配線領域には、第1メタル層が配線可能である。2行2列に配置されるメモリユニットのうち行方向に隣接配置されるメモリユニットの境界領域にあって、1対の記憶ノードの一方と隣接配置されるメモリユニットにおける1対の記憶ノードの一方との接続に供される第3メタル層が配線可能な第1-2のメタル配線領域と、2行2列に配置されるメモリユニットのうち列方向に隣接配置されるメモリユニットの境界領域にあって、第3拡散層が配置される列方向の位置に、列方向に沿って第3メタル層が配線可能な第2-1のメタル配線領域とが確保される。2行2列に配置されるメモリユニットのうち列方向に隣接配置されるメモリユニットの境界領域にあって行方向に隣接配置されるメモリユニットの近傍領域に、列方向に沿って第2-2のメタル配線領域が確保される。第2-2のメタル配線領域には、第2メタル層、または第3メタル層が配線可能である。本願に開示される技術に係るメモリセルによれば、1つに記憶ノードを有するメモリユニットが行および列方向に2行2列に配置される。個々のメモリユニットには、行方向に沿って第1のメタル配線領域が確保され、列方向に沿って第2のメタル配線領域が確保される。第1のメタル配線領域には第1メタル層が配線可能であり、第2のメタル配線領域には第2メタル層が配線可能である。また、本願に開示される技術に係るメモリセルによれば、1つに記憶ノードを有するメモリユニットが行および列方向に2行2列に配置される。個々のメモリユニットには、個々のメモリユニットには、行方向に沿って第1-1、および第1-2のメタル配線領域が確保され、列方向に沿って第2-1、および第2-2のメタル配線領域が確保される。第1-1のメタル配線領域には第1メタル層が配線可能であり、第1-2のメタル配線領域には第3メタル層が配線可能である。第2-1のメタル配線領域には第3メタル層が配線可能であり、第2-2のメタル配線領域には第2または第3メタル層が配線可能である。これらにより、2行2列に配置される4つのメモリユニットのうちメモリセルとして使用されるユニットの選択、および個々のメモリユニットの各メタル配線領域への各メタル層の配線を有無に応じて、回路構成や駆動能力が異なる複数種類のメモリセルを実現することができる。図1は第1実施形態の拡散層やポリシリコン層などのバルクに係る層が固定のモリセルを構成する基本メモリセル1aである。メタル層およびコンタクト層の少なくとも何れか1層を変更して多様な回路仕様に対応可能なメモリセルのベースとなるレイアウトである。4つのメモリユニット11Aa、11Ba、12Aa、12Baが2行2列に配置されて構成されている。行方向X1-X2には、メモリユニット11Aaとメモリユニット11Ba、およびメモリユニット12Aaとメモリユニット12Baとが、各々、並置されて隣接配置されている。列方向Y1-Y2には、メモリユニット11Aaとメモリユニット12Aa、およびメモリユニット11Baとメモリユニット12Baとが、鏡面対称に隣接配置されている。尚、図1に記載されている第3コンタクトとは、メタル配線間を接続する、いわゆるビアコンタクトである。メモリユニットの構成について説明する。メモリユニット11Aa、11Ba、12Aa、12Baは何れも同一の構成である。以下では、メモリユニット11Aaを代表して説明する。第1拡散層21a、第2拡散層23a、第3拡散層22-1a、第4拡散層22-2aは、列方向Y1-Y2に長尺の矩形形状を有し行方向X1-X2に並置されている。各々の第1拡散層21a、第2拡散層23aには、行方向X1-X2に2本のゲート層が交差している。トランジスタが並列接続された構成である。第3拡散層22-1aには、第1拡散層21aを交差する列方向Y2側のゲート層が直結されている。第4拡散層22-2aには、第2拡散層23aを交差する列方向Y1側のゲート層が直結されている。第3拡散層22-1a、第4拡散層22-2aの列方向Y1側のメモリユニット12Aaへの領域限界は、第2のメタル配線領域2A-1aである。列方向Y2側およびY1側の第1拡散層21a、第2拡散層23aの外方には、行方向X1-X2に基本メモリセル1aを貫いて、上層メタル層により第1ワード線WLA1、および第2ワード線WLB1が配線されている。第1ワード線WLA1は第1拡散層21aの列方向Y1側に交差しているゲート層、および第2拡散層23aの列方向Y2側に交差しているゲート層に、第2コンタクト層を介して接続されている。第1ワード線WLA1から第2コンタクト層までは中層メタル層で配線されている。尚、第2ワード線WLB1は行方向X2側に隣接して並置されているメモリユニット11Baの対応ゲート層に中層メタル層および第2コンタクト層を介して接続されている。第1拡散層21a、第2拡散層23aは、各ゲート層から列方向Y1側およびY2側の外方領域、およびゲート層に挟まれた領域の各々に、上層メタル層、中層メタル層、下層メタル層の何れかと接続される第1コンタクト層を備えている。第1拡散層21aに交差するゲート層に挟まれた領域にある第1コンタクト層、第3拡散層22-1aに交差するゲート層から列方向Y1側の外方領域にある第1コンタクト層、および第4拡散層22-2aと第2拡散層23aとを貫くゲート層にある第1コンタクト層は、下層メタル層で接続されて記憶ノードN1を構成する。また、第2拡散層23aに交差するゲート層に挟まれた領域にある第1コンタクト層、第4拡散層22-2aに交差するゲート層から列方向Y2側の外方領域にある第1コンタクト層、および第1拡散層21aと第3拡散層22-1aとを貫くゲート層にある第1コンタクト層は、下層メタル層で接続されて相補記憶ノード/N1を構成する。これらの下層メタル層により1対の記憶ノードを構成している。第1拡散層21aのメモリユニット11Aaとメモリユニット12Aaとの境界にある第1コンタクト層Bには列方向Y1-Y2に中層メタル層で配線されるビット線BLAが接続される。第1拡散層21aに交差するゲート層から列方向Y2側の外方領域のメモリユニット11Aaの境界にある第1コンタクト層Gには列方向Y1-Y2に中層メタル層で配線される接地線GNDが接続される。第3拡散層22-1aに交差するゲート層から列方向Y2側の外方領域のメモリユニット11Aaの境界にある第1コンタクト層V、および第4拡散層22-2aのメモリユニット11Aaとメモリユニット12Aaとの境界にある第1コンタクト層Vには列方向Y1-Y2に中層メタル層で配線される電源線VDDが接続される。第2拡散層23aのメモリユニット11Aaとメモリユニット12Aaとの境界にある第1コンタクト層Gには列方向Y1-Y2に中層メタル層で配線される接地線GNDが接続される。第2拡散層23aに交差するゲート層から列方向Y2側の外方領域のメモリユニット11Aaの境界にある第1コンタクト層Bには列方向Y1-Y2に中層メタル層で配線される相補ビット線/BLAが接続される。以上の接続から、メモリユニット11Aaは図2に示す構成となる。すなわち、第1拡散層21aと第3拡散層22-1aとを貫くゲート層で構成されるトランジスタT2、T3によりインバータゲートI2が構成される。第2拡散層23aと第4拡散層22-2aとを貫くゲート層で構成されるトランジスタT4、T5によりインバータゲートI1が構成される。インバータゲートI1、I2により1ビットを記憶するメモリコアが構成される。また、第1拡散層21aに交差するゲート層のうち列方向Y1側のゲート層により構成されるトランジスタT1は、メモリコアの記憶ノードN1とビット線BLAとの間に介在するトランスファゲートを構成し、第2拡散層23aに交差するゲート層のうち列方向Y2側のゲート層により構成されるトランジスタT6は、メモリコアの相補記憶ノード/N1と相補ビット線/BLAとの間に介在するトランスファゲートを構成する。ここで、ビット線BLA、相補ビット線/BLA、接地線GND、および電源線VDDは、中層メタル層により列方向Y1-Y2に、メモリユニット11Aa、12Aaを貫いて、配線される。基本メモリセル1aには、行方向X1-X2に並置されるメモリユニットを貫く、第1のメタル配線領域11-1a、11-2a、12-1a、12-2aが確保される。第1のメタル配線領域11-1a、11-2a、および12-1a、12-2aは、各々、第1ワード線WLA1、第2ワード線WLB1間、および第1ワード線WLA2、第2ワード線WLB2間とに確保される。第1のメタル配線領域11-1a、11-2aは、第1ワード線WLA1、および第2ワード線WLB1間に等間隔に2本分配置され、メモリユニット11Aa、11Baを貫いて確保されている。第1のメタル配線領域12-1a、12-2aは、第1ワード線WLA2、および第2ワード線WLB2間に等間隔に2本分配置され、メモリユニット12Aa、12Baを貫いて確保されている。第1のメタル配線領域11-1a、11-2a、12-1a、12-2aには、メモリセルの種別に応じて上層メタル層が配線される。これにより、第1ワード線WLA1、第2ワード線WLB1、第1のメタル配線領域11-1a、および11-2a間の配線ピッチは、上層メタル層の最小ピッチにすることができる。また、基本メモリセル1aには、列方向Y1-Y2に鏡面対称に配置されるメモリユニットを貫く、第2のメタル配線領域2A-1a、2A-2a、2B-1a、2B-2aが確保される。第2のメタル配線領域2A-1a、2A-2aは、メモリユニット11Aa、12Aaを貫いて確保されており、第2のメタル配線領域2B-1a、2B-2aは、メモリユニット11Ba、12Baを貫いて確保されている。各第2のメタル配線領域2A-1a、2A-2a、2B-1a、2B-2aは、第2のメタル配線領域2A-1aでは、ビット線BLAと電源線VDDとの間に配置される。第2のメタル配線領域2A-2aでは、電源線VDDと相補ビット線/BLAとの間に配置される。同様に、第2のメタル配線領域2B-1aでは、ビット線BLBと電源線VDDとの間に配置される。第2のメタル配線領域2B-2aでは、電源線VDDと相補ビット線/BLBとの間に配置される。第2のメタル配線領域2A-1a、2A-2a、2B-1a、2B-2aには、中層メタル層が配線される。メモリユニット11Aa、12Aa、11Ba、12Baの各々を貫く中層メタル層は、接地線GND、ビット線BLA又はBLB、電源線VDD、相補ビット線/BLAまたは/BLB、接地線GND、および第2のメタル配線領域2A-1a、2A-2a、または2B-1a、2B-2aの計7本である。また、行方向X1-X2に並置されているメモリユニット12Aa、12Baには、第1拡散層21a、第2拡散層23a、第3拡散層22-1a、第4拡散層22-2aの外方に、行方向X1-X2に基本メモリセル1aを貫いて、上層メタル層により第1ワード線WLA2および第2ワード線WLB2が配線されている。第1ワード線WLA2は行方向X1側に配置されているメモリユニット12Aaに、第2コンタクト層を介して接続されている。第1ワード線WLA2から第2コンタクト層までは中層メタル層で配線されている。第2ワード線WLB2は行方向X2側に配置されているメモリユニット12Baに、第2コンタクト層を介して接続されている。第2ワード線WLB2から第2コンタクト層までは中層メタル層で配線されている。図2は、基本メモリセル1の回路図である。拡散層やポリシリコン層などのバルクに係る層が固定されたベースとなるレイアウト図1で実現される回路図である。メモリユニット11Aa、11Ba、12Aa、12Baは、各々、1ビットメモリコアを備えている。各メモリユニット11Aa、11Ba、12Aa、12Baは、各々、ワード線WLA1、WLB1、WLA2、WLB2で選択制御される。この構成により、1ポートのメモリセルを構成する。図3は、第1実施形態の基本メモリセル1aに対して上層メタル層、中層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1aから2ポートのメモリセルを得るためのメタル結線である。第1のメタル配線領域11-1a、11-2a、12-1a、12-2aに、上層メタル層24a、25a、28a、29aを配線する。上層メタル層24aは、行方向X1-X2に並置されているメモリユニット11Aa、11Baの、対応する記憶ノードを接続する。上層メタル層24a、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの記憶ノードN1をメモリユニット11Baの対応する記憶ノードに接続する。上層メタル層25aは、行方向X1-X2に並置されているメモリユニット11Aa、11Baの、対応する相補記憶ノードを接続する。上層メタル層25a、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの相補記憶ノード/N1をメモリユニット11Baの対応する相補記憶ノードに接続する。上層メタル層28a、29aも同様である。行方向X1-X2に並置されているメモリユニット12Aa、12Baの、対応する記憶ノードおよび相補記憶ノードを、各々を接続する。更に、列方向に鏡面対称に配置されているメモリユニット11Ba、12Baについて、分岐コンタクト層26a、27a、30a、31aを削除する。ここで、分岐コンタクト層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層と拡散層とを接続する第1コンタクト層の一部である。分岐コンタクト層26a、30aは、メモリユニット11Ba、12Baの相補記憶ノードN1と、メモリユニット11Ba、12Baの第3拡散層22-1aとを接続するコンタクト層である。分岐コンタクト層27a、31aは、メモリユニット11Ba、12Baの相補記憶ノード/N1と、メモリユニット11Ba、12Baの第4拡散層22-2aとを接続するコンタクト層である。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。図4は、2ポートメモリセルとする場合の回路図である。基本メモリセル1a図1に対して上層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト図3により得られるメモリセルの回路図である。メモリユニット11Aaとメモリユニット11Ba、およびメモリユニット12Aaとメモリユニット12Baは、各々、1対の記憶ノードのうち互いに対応するノードが上層メタル層24a、25a、および28a、29aで接続されている。また、メモリユニット11Ba、12Baは、メモリコアを構成するインバータゲートの電源線VDDからの信号経路が、分岐コンタクト層26a、27a、30a、および31aを削除することにより分断されている。これにより、メモリユニット11Aaのメモリコアは、第1ワード線WLA1により選択されるポートと、第2ワード線WLB1により選択されるポートとの2ポートでアクセスされる。また、メモリユニット12Aaのメモリコアは、第1ワード線WLA2により選択されるポートと、第2ワード線WLB2により選択されるポートとの2ポートでアクセスされる。図5は、第1実施形態の基本メモリセル1aに対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1aから1ポートの高駆動能力メモリセルを得るためのメタル結線である。第2のメタル配線領域2A-1a、2A-2a、2B-1a、2B-2aに、中層メタル層32a、33a、34a、35aを配線する。中層メタル層32aは、列方向Y1-Y2に配置されているメモリユニット11Aa、12Aaの、対応する記憶ノードを接続する。中層メタル層32a、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの記憶ノードN1をメモリユニット12Aaの対応する記憶ノードに接続する。中層メタル層33aは、列方向Y1-Y2に配置されているメモリユニット11Aa、12Aaの、対応する相補記憶ノードを接続する。中層メタル層33a、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの相補記憶ノード/N1をメモリユニット12Aaの対応する相補記憶ノードに接続する。中層メタル層34a、35aも同様である。列方向Y1-Y2に配置されているメモリユニット11Ba、12Baの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。メモリユニット11Aa、12Aa間の境界、およびメモリユニット11Ba、12Aa間の境界にある第4拡散層22-2aの第1コンタクト層Vと電源線VDDとの接続と、中層メタル層33aおよび35aとの干渉を防ぐため、電源線VDDを、図示しない下層メタル層を介して第4拡散層22-2aのコンタクト層Vに接続する。図6は、1ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル1a図1に対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト図5により得られるメモリセルの回路図である。メモリユニット11Aaとメモリユニット12Aa、およびメモリユニット11Baとメモリユニット12Baは、各々、1対の記憶ノードのうち互いに対応するノードが中層メタル層32a、33a、および34a、35aで接続されている。メモリコアへのアクセスに際しては、第1ワード線WLA1、WLA2、および第2ワード線WLB1、WLB2は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。これにより、メモリユニット11Aa、12Aaで1つのメモリコアを構成し、メモリユニット11Ba、12Baで1つのメモリコアを構成する。各々は、並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。図7は、第1実施形態の基本メモリセル1aに対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1aから2ポートの高駆動能力メモリセルを得るためのメタル結線である。第1のメタル配線領域11-1a、11-2a、12-1a、12-2aに、上層メタル層24a、25a、28a、29aを配線する。上層メタル層24aは、行方向X1-X2に並置されているメモリユニット11Aa、11Baの、対応する記憶ノードを接続する。上層メタル層24a、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの記憶ノードN1をメモリユニット11Baの対応する記憶ノードに接続する。上層メタル層25aは、行方向X1-X2に並置されているメモリユニット11Aa、11Baの、対応する相補記憶ノードを接続する。上層メタル層25a、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの相補記憶ノード/N1をメモリユニット11Baの対応する相補記憶ノードに接続する。上層メタル層28a、29aも同様である。行方向X1-X2に並置されているメモリユニット12Aa、12Baの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。また、列方向に鏡面対称に配置されているメモリユニット11Ba、12Baについて、分岐コンタクト層26a、27a、30a、31aを削除する。分岐コンタクト層26a、30aは、第1拡散層21aの第1コンタクト層に接続する下層メタル層と第3拡散層22-1aとを接続する。分岐コンタクト層27a、31aは、第2拡散層23aの第1コンタクト層に接続する下層メタル層と第4拡散層22-2aとを接続する。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。以上のメタル配線は、2ポートのメモリセルを構成する際のレイアウト図3と同様である。更に、第2のメタル配線領域2A-1a、2A-2aに、中層メタル層32a、33aを配線する。中層メタル層32aは、列方向Y1-Y2に配置されているメモリユニット11Aa、12Aaの、対応する記憶ノードを接続する。中層メタル層32a、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの記憶ノードN1をメモリユニット12Aaの対応する記憶ノードに接続する。中層メタル層33aは、列方向Y1-Y2に配置されているメモリユニット11Aa、12Aaの、対応する相補記憶ノードを接続する。中層メタル層33a、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの相補記憶ノード/N1をメモリユニット12Aaの対応する相補記憶ノードに接続する。以上のメタル配線は、1ポートの高駆動能力メモリセルを構成する際のレイアウト図5のうち、中層メタル層32a、33aと同様である。メモリユニット11Aa、12Aa間の境界にある第4拡散層22-2aの第1コンタクト層Vと電源線VDDとの接続と、中層メタル層33aとの干渉を防ぐため、電源線VDDを、図示しない下層メタル層を介して第3拡散層22-1aのコンタクト層Vに接続する。図8は、2ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル1a図1に対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト図7により得られるメモリセルの回路図である。図4に例示した2ポートのメモリセルの回路図に、メモリユニット11Aaとメモリユニット12Aaの各々の1対の記憶ノードのうち互いに対応するノードが中層メタル層32a、33aで接続された構成である。メモリコアへのアクセスに際しては、第1ワード線WLA1、WLA2、および第2ワード線WLB1、WLB2は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。これにより、メモリユニット11Aa、12Aa、11Ba、12Baで1つのメモリコアを構成する。ここで、メモリユニット11Ba、12Baにあるメモリコアは不使用とされている。メモリユニット11Aa、12Aaのメモリコアが並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。また、アクセスは、第1ワード線WLA1、WLA2、あるいは第2ワード線WLB1、WLB2の各々から行われる2ポートの構成である。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる2ポートのメモリセルが構成される。図9は、第1実施形態の基本メモリセル1aに対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1aから1ポートの低電圧型メモリセルを得るためのメタル結線である。図5に図示した1ポートの高駆動能力メモリセルのレイアウト図と同様に、第2のメタル配線領域2A-1a、2A-2a、2B-1a、2B-2aに、中層メタル層32a、33a、34a、35aを配線する。中層メタル層32aは、列方向Y1-Y2に配置されているメモリユニット11Aa、12Aaの、対応する記憶ノードを接続する。メモリユニット11Aaの記憶ノードN1をメモリユニット12Aaの対応する記憶ノードに接続する。中層メタル層33aは、列方向Y1-Y2に配置されているメモリユニット11Aa、12Aaの、対応する相補記憶ノードを接続する。メモリユニット11Aaの相補記憶ノード/N1をメモリユニット12Aaの対応する相補記憶ノードに接続する。中層メタル層34a、35aも同様である。列方向Y1-Y2に配置されているメモリユニット11Ba、12Baの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。また、行方向に並置されているメモリユニット12Aa、12Baについて、分岐コンタクト層39a、40a、30a、31aを削除する。分岐コンタクト層39a、30aは、第1拡散層21aの第1コンタクト層に接続する下層メタル層と第3拡散層22-1aとを接続する。分岐コンタクト層40a、31aは、第2拡散層23aの第1コンタクト層に接続する下層メタル層と第4拡散層22-2aとを接続する。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。また、メモリユニット12Aa、12Baについて、分岐コンタクト層38a、41a、42a、43aを削除する。分岐コンタクト層41a、43aは、第1拡散層21aと第3拡散層22-1aとを貫くゲート層にある第1コンタクト層である。第2拡散層23aの第1コンタクト層に接続される下層メタル層、および第1拡散層21aと第3拡散層22-1aとを貫くゲート層を接続する。分岐コンタクト層38a、42aは、第2拡散層23aと第4拡散層22-2aとを貫くゲート層にある第1コンタクト層である。第1拡散層21aの第1コンタクト層に接続される下層メタル層、および第2拡散層23aと第4拡散層22-2aとを貫くゲート層を接続する。そして、第1拡散層21aと第3拡散層22-1aとを貫くゲート層は、列方向Y1-Y2に中層メタル層で配線される接地線GNDから、第1拡散層21aにおいてこの貫くゲート層から列方向Y1側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。また、第2拡散層23aと第4拡散層22-2aとを貫くゲート層は、列方向Y1-Y2に中層メタル層で配線される接地線GNDから、第2拡散層23aにおいてこの貫くゲート層から列方向Y2側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。メモリコアを構成する1対のインバータゲートにおいて、各インバータゲートの入力を接地線GNDとすることにより、出力ノードである記憶ノードあるいは相補記憶ノードと接地線GNDとの間に介在する信号経路を開路するものである。これらにより、メモリコアは動作しない状態とすることができる。メモリユニット11Aa、12Aa間の境界およびメモリユニット11Ba、12Ba間の境界にある第4拡散層22-2aの第1コンタクト層Vと電源線VDDとの接続と、中層メタル層33aおよび35aとの、干渉を防ぐため、電源線VDDを、図示しない下層メタル層を介して第4拡散層22-2aのコンタクト層Vに接続する。図10は、1ポートの低電圧型メモリセルとする場合の回路図である。基本メモリセル1a図1に対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト図9により得られるメモリセルの回路図である。図6に例示した1ポートの高駆動能力メモリセルの回路図とは次の2点において異なっている。第1点は以下の通りである。メモリユニット12Aa、12Baにおいて、メモリコアを構成するインバータゲートの電源線VDDからの信号経路が、分岐コンタクト層39a、40a、30a、31aを削除することにより分断された構成である。また、分岐コンタクト層38a、41a、42a、43aを削除すること、第1拡散層21aと第3拡散層22-1aとを貫くゲート層にある第1コンタクト層を接地線GNDに、および第2拡散層23aと第4拡散層22-2aとを貫くゲート層にある第1コンタクト層を接地線GNDに接続することにより、メモリコアを構成するインバータゲートの接地線GNDからの信号経路が分断されている。第2点は以下の通りである。図6の場合とは異なり第1ワード線WLA2および第2ワード線WLB2の導通方法が異なっている。メモリコアへのアクセスに際しては、第1ワード線WLA2はアンド回路の出力信号が入力される。アンド回路には第1ワード線WLA1とライトイネーブル信号WEAとが入力される。ライトイネーブル信号WEAは、ライトアクセス時には、ハイレベルとなる。同様に第2ワード線WLB2はアンド回路の出力信号が入力される。アンド回路には第2ワード線WLB1とライトイネーブル信号WEBとが入力される。ライトアクセス時には、ライトイネーブル信号WEA、WEBは、ハイレベルであり、第1ワード線WLA1、第2ワード線WLB1の選択に応じて第1ワード線WLA2、第2ワード線WLB2もハイレベルとなる。メモリセルを構成する2組のトランスファゲートが共に例えば、ビット線BLA、/BLAに接続されるトランスファゲートT1、T6、T7、T12が導通する。これに対して、リードアクセス時には、ライトイネーブル信号WEA、WEBは、ローレベルである。これにより、第1ワード線WLA2、第2ワード線WLB2はローレベルに維持される。第1ワード線WLA1、第2ワード線WLB1の選択に応じて、メモリセルを構成する2組のトランスファゲートのうち一方のトランスファゲート例えば、ビット線BLA、/BLAに接続されるトランスファゲートT1、T6が導通する。これにより、メモリユニット11Aa、12Aaで1つのメモリコアを構成し、メモリユニット11Ba、12Baで1つのメモリコアを構成する。各々のメモリコアは2組のトランスファゲートを備えており、よって、ライトアクセス時に、基本メモリセル1aと比較し、メモリコアとビット線との間の径路が低抵抗で接続され、トランスファゲートに流れる電流を増加させることができる。これに対して、リードアクセス時には、うち1組が導通する。よって、ライトアクセス時と比較し、トランスファゲートに流れる電流を低減することができる。近年の電源電圧の低電圧化に伴い、メモリセルは、データ保持特性を高めた低電圧型メモリセルに設計されている。図9、10の構成とすることにより、ライトアクセス時に2組のトランスファゲートを共に導通して信号経路の抵抗を低減する。これにより、低電圧型メモリセルへの書込み能力を高めることができ、データ保持能力の高い低電圧型メモリセルに対してデータの書込みを行うことができる。一方、リードアクセス時には、一方のトランスファゲートを導通して信号経路上の抵抗値を確保する。トランスファゲートを挟んで低電圧型メモリセルの内外を電気的にある程度分離することができ、記憶されているデータが外部の影響により反転しない構成とすることができる。低電圧型メモリセルにおいて、ライト特性を改善したメモリセルとすることができる。図11は、第1実施形態の基本メモリセル1aに対して下層メタル層、中層メタル層、上層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1aから2ポートの低電圧型メモリセルを得るためのメタル結線である。図7に図示した2ポートの高駆動能力メモリセルのレイアウト図と同様に、第1のメタル配線領域11-1a、11-2a、12-1a、12-2aに、上層メタル層24a、25a、28a、29aを配線する。上層メタル層24aは、行方向X1-X2に並置されているメモリユニット11Aa、11Baの、対応する記憶ノードを接続する。上層メタル層24a、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの記憶ノードN1をメモリユニット11Baの対応する記憶ノードに接続する。上層メタル層25aは、行方向X1-X2に並置されているメモリユニット11Aa、11Baの、対応する相補記憶ノードを接続する。上層メタル層25a、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの相補記憶ノード/N1をメモリユニット11Baの対応する相補記憶ノードに接続する。上層メタル層28a、29aも同様である。行方向X1-X2に並置されているメモリユニット12Aa、12Baの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。また、列方向に鏡面対称に配置されているメモリユニット11Ba、12Baについて、分岐コンタクト層26a、27a、30a、31aを削除する。分岐コンタクト層26a、30aは、第1拡散層21aの第1コンタクト層に接続する下層メタル層と第3拡散層22-1aとを接続する。分岐コンタクト層27a、31aは、第2拡散層23aの第1コンタクト層に接続する下層メタル層と第4拡散層22-2aとを接続する。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。更に、第2のメタル配線領域2A-1a、2A-2aに、中層メタル層32a、33aを配線する。中層メタル層32aは、列方向Y1-Y2に配置されているメモリユニット11Aa、12Aaの、対応する記憶ノードを接続する。中層メタル層32a、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの記憶ノードN1をメモリユニット12Aaの対応する記憶ノードに接続する。中層メタル層33aは、列方向Y1-Y2に配置されているメモリユニット11Aa、12Aaの、対応する相補記憶ノードを接続する。中層メタル層33a、第2コンタクト層、および下層メタル層を介して、メモリユニット11Aaの相補記憶ノード/N1をメモリユニット12Aaの対応する相補記憶ノードに接続する。また、メモリユニット12Aaについて、分岐コンタクト層39a、40aを削除する。分岐コンタクト層39aは、第1拡散層21aの第1コンタクト層に接続する下層メタル層と第3拡散層22-1aとを接続する。分岐コンタクト層40aは、第2拡散層23aの第1コンタクト層に接続する下層メタル層と第4拡散層22-2aとを接続する。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。また、メモリユニット12Aa、12Baについて、分岐コンタクト層38a、41a、42a、43aを削除する。そして、第1拡散層21aと第3拡散層22-1aとを貫くゲート層は、列方向Y1-Y2に中層メタル層で配線される接地線GNDから、第1拡散層21aにおいてこの貫くゲート層から列方向Y1側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。また、第2拡散層23aと第4拡散層22-2aとを貫くゲート層は、列方向Y1-Y2に中層メタル層で配線される接地線GNDから、第2拡散層23aにおいてこの貫くゲート層から列方向Y2側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。メモリコアを構成する1対のインバータゲートにおいて、各インバータゲートの入力を接地線GNDとすることにより、出力ノードである記憶ノードあるいは相補記憶ノードと接地線GNDとの間に介在する信号経路を開路するものである。これらにより、メモリコアは動作しない状態とすることができる。図12は、第1実施形態の2ポートの低電圧型メモリセルとする場合の回路図である。基本メモリセル1a図1に対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト図11により得られるメモリセルの回路図である。図12に例示した2ポートの低電圧型メモリセルの回路図は、図10に例示の1ポートの場合とは以下の点で異なる。第1に、図10においてメモリユニット11Baとメモリユニット12Baとを接続する中層メタル層34a、35aは配線されない。第2に、図10のメモリユニット11Baに配置される分岐コンタクト層26a、27aは削除される。第3に、メモリユニット11Aaとメモリユニット11Ba、およびメモリユニット12Aaとメモリユニット12Baとは、各々、1対の記憶ノードのうち互いに対応するノードが上層メタル層24a、25a、および28a、29aで接続される。メモリコアへアクセスする際のワード線の制御は、図10の場合と同様である。メモリユニット11Aa、12Aa、11Ba、12Baで1つのメモリコアを構成し、2組のトランスファゲートを備えている。ライトアクセス時には、2組のトランスファゲートが導通するのに対して、リードアクセス時には、2組のトランスファゲートのうち1組が導通する。リードアクセスに対してライトアクセスにおいてメモリコアとビット線との間の径路が低抵抗で接続される。よって、図9、10に示した1ポートの低電圧型メモリセルと同様に、低電圧型メモリセルにおいて、ライト特性を改善したメモリセルとすることができる。また、リードアクセス時に、ビット線からの流入する電流によるメモリセルの反転を防ぐことができる2ポートの低電圧型メモリセルとすることができる2ポートのメモリセルが構成される。図13は、基本メモリセル1aに対して、上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトであり図5の別例である。基本メモリセル1aから1ポートの高駆動能力メモリセルを得るためのメタル結線の別例である。第1のメタル配線領域11-1a、11-2aに、各々、上層メタル層44a、45aを配線する。上層メタル層44aは、ビット線BLAから、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Ba、12Baに共通の第1拡散層21aにある第1コンタクト層Bに接続される。上層メタル層45aは、相補ビット線/BLAから、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Baの第2拡散層23aにある第1コンタクト層Bに接続される。尚、メモリユニット12Baの第2拡散層23aにある第1コンタクト層Bには、列方向Y1-Y2のY1側に隣接する他の基本メモリセル1aに配置される上層メタル層45aにより接続される。図14は、図13のレイアウトにより実現される1ポートの高駆動能力メモリセルとする場合の図6の別例の回路図である。メモリユニット11Aa、11Ba、12Aa、12Baの各々のメモリコアが、ビット線BLAおよび相補ビット線/BLAの間に並列に接続される。メモリコアへのアクセスに際しては、第1ワード線WLA1と第2ワード線WLB1、および第1ワード線WLA2と第2ワード線WLB2が、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作される。これにより、メモリユニット11Aa、11Baで1つのメモリコア、メモリユニット12Aa、12Baで1つのメモリコアを構成する。メモリコアは、メモリユニット11Aaと11Baのメモリコア、およびメモリユニット12Aaと12Baのメモリコアが各々並列接続された構成である。アクセスは2本のワード線が同期して行われる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。図15は第2実施形態の拡散層やポリシリコン層などのバルクに係る層が固定のメモリセルを構成する基本メモリセル1bである。メタル層およびコンタクト層の少なくとも何れか1層を変更して複数の回路仕様に対応可能なメモリセルのベースとなるレイアウトである。4つのメモリユニット11Ab、11Bb、12Ab、12Bbが2行2列に配置されて構成されている。行方向X1-X2には、メモリユニット11Abとメモリユニット11Bb、およびメモリユニット12Abとメモリユニット12Bbとが、各々、鏡面対称に隣接配置されている。列方向Y1-Y2には、メモリユニット11Abとメモリユニット12Ab、およびメモリユニット11Bbとメモリユニット12Bbとが、鏡面対称に隣接配置されている。メモリユニットの構成について説明する。メモリユニット11Ab、11Bb、12Ab、12Bbは何れも同一の構成である。以下では、メモリユニット11Abを代表して説明する。第1拡散層21b、第2拡散層23b、第3拡散層22-1b、第4拡散層22-2bは、列方向Y1-Y2に長尺の矩形形状を有し行方向X1-X2に並置されている。第1、第2拡散層21b、23bには、行方向X1-X2に2本のゲート層が交差している。トランジスタが並列接続された構成である。第3拡散層22-1bに交差するゲート層には、第1拡散層21bを交差する列方向Y2側のゲート層が直結されている。第4拡散層22-2bに交差するゲート層には、第2拡散層23bを交差する列方向Y1側のゲート層が直結されている。第3拡散層22-1bの列方向Y1側のメモリユニット12Abへの領域限界は、第2のメタル配線領域2A-1bである。列方向Y2側およびY1側の第1拡散層21b、第2拡散層23bの外方には、行方向X1-X2に基本メモリセル1bを貫いて、上層メタル層により第1ワード線WLA1、および第2ワード線WLB1が配線されている。第1ワード線WLA1は第1拡散層21bの列方向Y1側に交差しているゲート層、および第2拡散層23bの列方向Y2側に交差しているゲート層に、第2コンタクト層を介して接続されている。第1ワード線WLA1から第2コンタクト層までは第3コンタクト層を介して中層メタル層で配線されている。尚、第2ワード線WLB1は行方向X2側に隣接して並置されているメモリユニット11Bbの対応ゲート層に第3コンタクト層、中層メタル層、および第2コンタクト層を介して接続されている。第1拡散層21b、第2拡散層23bは、各ゲート層から列方向Y1側およびY2側の外方領域、およびゲート層に挟まれた領域の各々に、上層メタル層、中層メタル層、下層メタル層の何れかと接続される第1コンタクト層を備えている。第1拡散層21bに交差するゲート層に挟まれた領域にある第1コンタクト層、第3拡散層22-1bに交差するゲート層から列方向Y1側の外方領域にある第1コンタクト層、および第4拡散層22-2bと第2拡散層23bとを貫くゲート層にある第1コンタクト層は、下層メタル層で接続されて記憶ノードN1を構成する。また、第2拡散層23bに交差するゲート層に挟まれた領域にある第1コンタクト層、第4拡散層22-2bに交差するゲート層から列方向Y2側の外方領域にある第1コンタクト層、および第1拡散層21bと第3拡散層22-1bとを貫くゲート層にある第1コンタクト層は、下層メタル層で接続されて相補記憶ノード/N1を構成する。これらの下層メタル層により1対の記憶ノードを構成している。第1拡散層21bのメモリユニット11Abとメモリユニット12Abとの境界にある第1コンタクト層Bには列方向Y1-Y2に中層メタル層で配線されるビット線BLAが接続される。第1拡散層21bに交差するゲート層から列方向Y2側の外方領域のメモリユニット11Abの境界にある第1コンタクト層Gには列方向Y1-Y2に中層メタル層で配線される接地線GNDが接続される。第3拡散層22-1bに交差するゲート層から列方向Y2側の外方領域のメモリユニット11Abの境界にある第1コンタクト層V、および第4拡散層22-2bのメモリユニット11Abとメモリユニット12Abとの境界にある第1コンタクト層Vには列方向Y1-Y2に中層メタル層で配線される電源線VDDが接続される。第2拡散層23bのメモリユニット11Abとメモリユニット12Abとの境界にある第1コンタクト層Gには列方向Y1-Y2に中層メタル層で配線される接地線GNDが接続される。第2拡散層23bに交差するゲート層から列方向Y2側の外方領域のメモリユニット11Abの境界にある第1コンタクト層Bには列方向Y1-Y2に中層メタル層で配線される相補ビット線/BLAが接続される。以上の接続から、メモリユニット11Abは図2に示す構成に同様となる。すなわち、第1拡散層21bと第3拡散層22-1bとを貫くゲート層で構成されるトランジスタT2、T3によりインバータゲートI2が構成される。第2拡散層23bと第4拡散層22-2bとを貫くゲート層で構成されるトランジスタT4、T5によりインバータゲートI1が構成される。インバータゲートI1、I2により1ビットを記憶するメモリコアが構成される。また、第1拡散層21bに交差するゲート層のうち列方向Y1側のゲート層により構成されるトランジスタT1は、メモリコアの記憶ノードN1とビット線BLAとの間に介在するトランスファゲートを構成し、第2拡散層23bに交差するゲート層のうち列方向Y2側のゲート層により構成されるトランジスタT6は、メモリコアの相補記憶ノード/N1と相補ビット線/BLAとの間に介在するトランスファゲートを構成する。ここで、ビット線BLA、相補ビット線/BLA、接地線GND、および電源線VDDは、中層メタル層により列方向Y1-Y2に、メモリユニット11Ab、12Abを貫いて、配線される。基本メモリセル1bには、行方向X1-X2に鏡面対称に配置されるメモリユニットを貫く、第1-1のメタル配線領域11-1b、12-1bが確保される。また、境界領域には第1-2のメタル配線領域11-3b、12-3bが確保される。第1-1のメタル配線領域11-1b、は、第1ワード線WLA1、および第2ワード線WLB1間に配置され、メモリユニット11Ab、11Bbを貫いて確保されている。第1-1のメタル配線領域12-1bは、第1ワード線WLA2、および第2ワード線WLB2間に配置され、メモリユニット12Ab、12Bbを貫いて確保されている。第1-1のメタル配線領域11-1b、12-1bには、メモリセルの種別に応じて上層メタル層が配線される。第1-2のメタル配線領域11-3b、12-3bは、各々、第1ワード線WLA1と第2ワード線WLB1との間、および第1ワード線WLA2と第2ワード線WLB2との間に配置され、メモリユニット11Ab、11Bb、およびメモリユニット12Ab、12Bbの各々の境界領域に確保される。第1-2のメタル配線領域11-3b、12-3bには、下層メタル層が配線される。第1実施形態の場合に第1のメタル配線領域が2本分確保されていたのに対して第1-1のメタル配線領域は1本が確保される。1本分の領域が減少するため、列方向Y1-Y2の長さを削減することができる。また、基本メモリセル1bには、列方向Y1-Y2に鏡面対称に配置されるメモリユニットを貫く、第2-1のメタル配線領域2A-1b、2B-1b、および第2-2のメタル配線領域2A-2b、2B-2bが確保される。第2-1、第2-2のメタル配線領域2A-1b、2A-2bは、メモリユニット11Ab、12Abの境界領域に確保されており、第2-1、第2-2のメタル配線領域2B-1b、2B-2bは、メモリユニット11Bb、12Bbの境界領域に確保されている。第2-1のメタル配線領域2A-1b、2B-1bには、下層メタル層が配線され、第3拡散層22-1bが配置される列方向の位置に列方向に沿って配置される。第2-2のメタル配線領域2A-2b、2B-2bは、各々、メモリユニット11Ab、12Ab、およびメモリユニット11Bb、12Bbの境界領域であって、行方向に鏡面対称に配置されているメモリユニット11Ab、11Bb、および12Ab、12Bbの境界領域の近傍に配置される。第2-2のメタル配線領域2A-2b、2B-2bには、中層メタル層が配線される。メモリユニット11Ab、12Ab、11Bb、12Bbの各々を列方向Y1-Y2に貫く中層メタル層は、接地線GND、ビット線BLAまたはBLB、電源線VDD、相補ビット線/BLAまたは/BLB、接地線GNDの5本である。この他に列方向Y1-Y2には、第2-1のメタル配線領域2A-1bまたは2B-1b、第2-2のメタル配線領域2A-2bまたは2B-2bの2本の配線領域が確保されている。これにより、第2実施形態の基本メモリセル1bに係るレイアウト図15で実現される回路構成は、第1実施形態の基本メモリセル1a1ポートメモリセルの回路構成図2と同様である。メモリユニット11Ab、11Bb、12Ab、12Bbは、各々、1ビットメモリコアを備えている。各メモリユニット11Ab、11Bb、12Ab、12Bbは、各々、ワード線WLA1、WLB1、WLA2、WLB2で選択制御される。よって、第1実施形態の図1に係るレイアウトと同様に、第2実施形態の図15に係るレイアウトの構成より1ポートのメモリセルを構成する。図16は、第2実施形態の基本メモリセル1bに対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1bから2ポートのメモリセルを得るためのメタル結線である。第1-1のメタル配線領域11-1b、12-1bに、上層メタル層24b、28b、および第1-2のメタル配線領域11-3b、12-3bに、下層メタル層25b、29bを配線する。上層メタル層24bは、行方向X1-X2に鏡面対称に配置されているメモリユニット11Ab、11Bbの、対応する記憶ノードを接続する。上層メタル層24b、第3コンタクト層、中層メタル層、および第2コンタクト層を介して、メモリユニット11Abの記憶ノードN1をメモリユニット11Bbの対応する記憶ノードに接続する。下層メタル層25bは、行方向X1-X2に鏡面対称に配置されているメモリユニット11Ab、11Bbの、対応する相補記憶ノードを接続する。メモリユニット11Abの相補記憶ノード/N1をメモリユニット11Bbの対応する相補記憶ノードに接続する。上層メタル層28b、下層メタル層29bも同様である。行方向X1-X2に並置されているメモリユニット12Ab、12Bbの、対応する記憶ノードおよび相補記憶ノードを、各々を接続する。更に、列方向に鏡面対称に配置されているメモリユニット11Bb、12Bbについて、分岐コンタクト層26b、27b、30b、31bを削除する。ここで、分岐コンタクト層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層と拡散層とを接続する第1コンタクト層の一部である。分岐コンタクト層26b、30bは、メモリユニット11Bb、12Bbの記憶ノードN1と、メモリユニット11Bb、12Bbの第3拡散層22-1bとを接続するコンタクト層である。分岐コンタクト層27b、31bは、メモリユニット11Bb、12Bbの相補記憶ノード/N1と、メモリユニット11Bb、12Bbの第4拡散層22-2bとを接続するコンタクト層である。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。基本メモリセル1b図15に対して、メモリユニット11Abとメモリユニット11Bb、およびメモリユニット12Abとメモリユニット12Bbとは、各々、1対の記憶ノードのうち互いに対応するノードが上層メタル層24b、28b、および下層メタル層25b、29bで接続されている。また、メモリユニット11Bb、12Bbは、メモリコアを構成するインバータゲートの電源線VDDからの信号経路が、分岐コンタクト層26b、27b、30b、および31bを削除することにより分断されている。これにより、図16のレイアウトに係る回路構成は、2ポートメモリセルの回路構成図4と同様である。したがって、メモリユニット11Abのメモリコアは、第1ワード線WLA1により選択されるポートと、第2ワード線WLB1により選択されるポートとの2ポートでアクセスされる。また、メモリユニット12Abのメモリコアは、第1ワード線WLA2により選択されるポートと、第2ワード線WLB2により選択されるポートとの2ポートでアクセスされる。図17は、第2実施形態の基本メモリセル1bに対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1bから1ポートの高駆動能力メモリセルを得るためのメタル結線である。第2-1のメタル配線領域2A-1b、2B-1bに下層メタル層32b、34bを配線し、第2-2のメタル配線領域2A-2b、2B-2bに中層メタル層33b、35bを配線する。下層メタル層32bは、列方向Y1-Y2に配置されているメモリユニット11Ab、12Abの、対応する記憶ノードを接続する。メモリユニット11Abの記憶ノードN1をメモリユニット12Abの対応する記憶ノードに接続する。中層メタル層33bは、列方向Y1-Y2に配置されているメモリユニット11Ab、12Abの、対応する相補記憶ノードを接続する。中層メタル層33b、第2コンタクト層、および下層メタル層を介して、メモリユニット11Abの相補記憶ノード/N1をメモリユニット12Abの対応する相補記憶ノードに接続する。下層メタル層34b、および中層メタル層35bも同様である。列方向Y1-Y2に配置されているメモリユニット11Bb、12Bbの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。これにより、図17のレイアウトに係る回路構成は、1ポートの高駆動能力メモリセルの回路構成図6と同様である。したがって、メモリユニット11Abとメモリユニット12Ab、およびメモリユニット11Bbとメモリユニット12Bbは、各々、1対の記憶ノードのうち互いに対応するノードが下層メタル層32b、34b、および中層メタル層33b、35bで接続されている。メモリコアへのアクセスに際しては、第1ワード線WLA1、WLA2、および第2ワード線WLB1、WLB2は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。これにより、メモリユニット11Ab、12Abで1つのメモリコアを構成し、メモリユニット11Bb、12Bbで1つのメモリコアを構成する。各々は、並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。図18は、第2実施形態の基本メモリセル1bに対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1bから2ポートの高駆動能力メモリセルを得るためのメタル結線である。第1-1のメタル配線領域11-1b、12-1bに、上層メタル層24b、28b、および第1-2のメタル配線領域11-3b、12-3bに、下層メタル層25b、29bを配線する。上層メタル層24bは、行方向X1-X2に鏡面対称に配置されているメモリユニット11Ab、11Bbの、対応する記憶ノードを接続する。上層メタル層24b、第3コンタクト層、中層メタル層、および第2コンタクト層を介して、メモリユニット11Abの記憶ノードN1をメモリユニット11Bbの対応する記憶ノードに接続する。下層メタル層25bは、行方向X1-X2に並置されているメモリユニット11Ab、11Bbの、対応する相補記憶ノードを接続する。メモリユニット11Abの相補記憶ノード/N1をメモリユニット11Bbの対応する相補記憶ノードに接続する。上層メタル層28b、下層メタル層29bも同様である。行方向X1-X2に並置されているメモリユニット12Ab、12Bbの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。また、列方向に鏡面対称に配置されているメモリユニット11Bb、12Bbについて、分岐コンタクト層26b、27b、30b、31bを削除する。分岐コンタクト層26b、30bは、第1拡散層21bの第1コンタクト層に接続する下層メタル層と第3拡散層22-1bとを接続する。分岐コンタクト層27b、31bは、第2拡散層23bの第1コンタクト層に接続する下層メタル層と第4拡散層22-2bとを接続する。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。以上のメタル配線は、2ポートのメモリセルを構成する際のレイアウト図16と同様である。更に、第2-1のメタル配線領域2A-1bに下層メタル層32b、第2-2のメタル配線領域2A-2bに中層メタル層33bを配線する。下層メタル層32bは、列方向Y1-Y2に配置されているメモリユニット11Ab、12Abの、対応する記憶ノードを接続する。メモリユニット11Abの記憶ノードN1をメモリユニット12Abの対応する記憶ノードに接続する。中層メタル層33bは、列方向Y1-Y2に配置されているメモリユニット11Ab、12Abの、対応する相補記憶ノードを接続する。中層メタル層33b、第2コンタクト層、および下層メタル層を介して、メモリユニット11Abの相補記憶ノード/N1をメモリユニット12Abの対応する相補記憶ノードに接続する。以上のメタル配線は、1ポートの高駆動能力メモリセルを構成する際のレイアウト図17のうち、下層メタル層32b、中層メタル層33bと同様である。これにより、図18のレイアウトに係る回路構成は、2ポートの高駆動能力メモリセルの回路構成図8と同様である。したがって、メモリユニット11Abとメモリユニット12Abの各々の1対の記憶ノードのうち互いに対応するノードが下層メタル層32b、中層メタル層33bで接続された構成である。メモリコアへのアクセスに際しては、第1ワード線WLA1、WLA2、および第2ワード線WLB1、WLB2は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。これにより、メモリユニット11Ab、12Ab、11Bb、12Bbで1つのメモリコアを構成する。ここで、メモリユニット11Bb、12Bbにあるメモリコアは不使用とされている。メモリユニット11Ab、12Abのメモリコアが並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。また、アクセスは、第1ワード線WLA1、WLA2、あるいは第2ワード線WLB1、WLB2の各々から行われる2ポートの構成である。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる2ポートのメモリセルが構成される。図19は、第2実施形態の基本メモリセル1bに対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1bから1ポートの低電圧型メモリセルを得るためのメタル結線である。図17に図示した1ポートの高駆動能力メモリセルのレイアウト図と同様に、第2-1のメタル配線領域2A-1b、2B-1bに下層メタル層32b、34b、第2-2のメタル配線領域2A-2b、2b-2bに中層メタル層33b、35bを配線する。下層メタル層32bは、列方向Y1-Y2に配置されているメモリユニット11Ab、12Abの、対応する記憶ノードを接続する。メモリユニット11Abの記憶ノードN1をメモリユニット12Abの対応する記憶ノードに接続する。中層メタル層33bは、列方向Y1-Y2に配置されているメモリユニット11Ab、12Abの、対応する相補記憶ノードを接続する。中層メタル層33b、第2コンタクト層、および下層メタル層を介して、メモリユニット11Abの相補記憶ノード/N1をメモリユニット12Abの対応する相補記憶ノードに接続する。下層メタル層34b、中層メタル層35bも同様である。列方向Y1-Y2に配置されているメモリユニット11Bb、12Bbの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。また、行方向に並置されているメモリユニット12Ab、12Bbについて、分岐コンタクト層39b、40b、30b、31bを削除する。分岐コンタクト層39b、30bは、第1拡散層21bの第1コンタクト層に接続する下層メタル層と第3拡散層22-1bとを接続する。分岐コンタクト層40b、31bは、第2拡散層23bの第1コンタクト層に接続する下層メタル層と第4拡散層22-2bとを接続する。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。また、メモリユニット12Ab、12Bbについて、分岐コンタクト層38b、41b、42b、43bを削除する。分岐コンタクト層41b、43bは、第1拡散層21bと第3拡散層22-1bとを貫くゲート層にある第1コンタクト層である。第2拡散層23bの第1コンタクト層に接続される下層メタル層、および第1拡散層21bと第3拡散層22-1bとを貫くゲート層を接続する。分岐コンタクト層38b、42bは、第2拡散層23bと第4拡散層22-2bとを貫くゲート層にある第1コンタクト層である。第1拡散層21bの第1コンタクト層に接続される下層メタル層、および第2拡散層23bと第4拡散層22-2bとを貫くゲート層を接続する。メモリユニット12Abにおいて、第1拡散層21bと第3拡散層22-1bとを貫くゲート層は、列方向Y1-Y2に中層メタル層で配線される接地線GNDから、第1拡散層21bにおいてこの貫くゲート層から列方向Y1側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。また、第2拡散層23bと第4拡散層22-2bとを貫くゲート層は、列方向Y1-Y2に中層メタル層で配線される接地線GNDから、第2拡散層23bにおいてこの貫くゲート層から列方向Y2側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。同様に、メモリユニット12Bbにおいて、第1拡散層21bと第3拡散層22-1bとを貫くゲート層は、第1拡散層21bにおいてこの貫くゲート層から列方向Y1側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。また、第2拡散層23bと第4拡散層22-2bとを貫くゲート層は、第2拡散層23bにおいてこの貫くゲート層から列方向Y2側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。メモリコアを構成する1対のインバータゲートにおいて、各インバータゲートの入力を接地線GNDとすることにより、出力ノードである記憶ノードあるいは相補記憶ノードと接地線GNDとの間に介在する信号経路を開路するものである。これらにより、メモリコアは動作しない状態とすることができる。これにより、図19のレイアウトに係る回路構成は、1ポートの低電圧型メモリセルの回路構成図10と同様である。したがって、メモリユニット11Ab、12Abで1つのメモリコアを構成し、メモリユニット11Bb、12Bbで1つのメモリコアを構成する。各々のメモリコアは2組のトランスファゲートを備えており、リードアクセス時には、うち1組が導通するのに対して、ライトアクセス時には、2組のトランスファゲートが導通する。リードアクセスに対してライトアクセスにおいてメモリコアとビット線との間の径路が低抵抗で接続される。よって、第1実施形態図9のレイアウトの場合と同様に、低電圧型メモリセルにおいて、ライト特性を改善したメモリセルとすることができる。また、リードアクセス時に、ビット線からの流入する電流によるメモリセルの反転を防ぐことができる1ポートの低電圧型メモリセルとすることができる。図20は、第2実施形態の基本メモリセル1bに対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1bから2ポートの低電圧型メモリセルを得るためのメタル結線である。図18に図示した2ポートの高駆動能力メモリセルのレイアウト図と同様に、第1-1のメタル配線領域11-1b、12-1bに上層メタル層24b、28b、および第1-2のメタル配線領域11-3b、12-3bに下層メタル層25b、29bを配線する。上層メタル層24bは、行方向X1-X2に並置されているメモリユニット11Ab、11Bbの、対応する記憶ノードを接続する。上層メタル層24b、第3コンタクト層、中層メタル層、および第2コンタクト層を介して、メモリユニット11Abの記憶ノードN1をメモリユニット11Bbの対応する記憶ノードに接続する。下層メタル層25bは、行方向X1-X2に並置されているメモリユニット11Ab、11Bbの、対応する相補記憶ノードを接続する。メモリユニット11Abの相補記憶ノード/N1をメモリユニット11Bbの対応する相補記憶ノードに接続する。上層メタル層28b、下層メタル層29bも同様である。行方向X1-X2に並置されているメモリユニット12Ab、12Bbの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。また、列方向に鏡面対称に配置されているメモリユニット11Bb、12Bbについて、分岐コンタクト層26b、27b、30b、31bを削除する。分岐コンタクト層26b、30bは、第1拡散層21bの第1コンタクト層に接続する下層メタル層と第3拡散層22-1bとを接続する。分岐コンタクト層27b、31bは、第2拡散層23bの第1コンタクト層に接続する下層メタル層と第4拡散層22-2bとを接続する。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。以上のメタル配線は、2ポートのメモリセルを構成する際のレイアウト図16と同様である。更に、第2-1のメタル配線領域2A-1bに下層メタル層32b、第2-2のメタル配線領域2A-2bに中層メタル層33bを配線する。下層メタル層32bは、列方向Y1-Y2に配置されているメモリユニット11Ab、12Abの、対応する記憶ノードを接続する。メモリユニット11Abの記憶ノードN1をメモリユニット12Abの対応する記憶ノードに接続する。中層メタル層33bは、列方向Y1-Y2に配置されているメモリユニット11Ab、12Abの、対応する相補記憶ノードを接続する。中層メタル層33b、第2コンタクト層、および下層メタル層を介して、メモリユニット11Abの相補記憶ノード/N1をメモリユニット12Abの対応する相補記憶ノードに接続する。以上のメタル配線は、1ポートの高駆動能力メモリセルを構成する際のレイアウト図18のうち、下層メタル層32b、中層メタル層33bと同様である。また、メモリユニット12Abについて、分岐コンタクト層39b、40bを削除する。分岐コンタクト層39bは、第1拡散層21bの第1コンタクト層に接続する下層メタル層と第3拡散層22-1bとを接続する。分岐コンタクト層40bは、第2拡散層23bの第1コンタクト層に接続する下層メタル層と第4拡散層22-2bとを接続する。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。また、メモリユニット12Ab、12Bbについて、分岐コンタクト層38b、41b、42b、43bを削除する。そして、第1拡散層21bと第3拡散層22-1bとを貫くゲート層は、列方向Y1-Y2に中層メタル層で配線される接地線GNDから、第1拡散層21bにおいてこの貫くゲート層から列方向Y1側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。また、第2拡散層23bと第4拡散層22-2bとを貫くゲート層は、列方向Y1-Y2に中層メタル層で配線される接地線GNDから、第2拡散層23bにおいてこの貫くゲート層から列方向Y2側の外方領域にある第1コンタクト層G、下層メタル層、および第1コンタクト層を介して、接地線GNDに接続される。メモリコアを構成する1対のインバータゲートにおいて、各インバータゲートの入力を接地線GNDとすることにより、出力ノードである記憶ノードあるいは相補記憶ノードと接地線GNDとの間に介在する信号経路を開路するものである。これらにより、メモリコアは動作しない状態とすることができる。図20に例示した2ポートの低電圧型メモリセルの回路図は、図19に例示の1ポートの場合とは以下の点で異なる。第1に、図19においてメモリユニット11Bbとメモリユニット12Bbとを接続する下層メタル層34b、中層メタル層35bは配線されない。第2に、図19のメモリユニット11Bbに配置される分岐コンタクト層26b、27bは削除される。第3に、メモリユニット11Abとメモリユニット11Bb、およびメモリユニット12Abとメモリユニット12Bbとは、各々、1対の記憶ノードのうち互いに対応するノードが上層メタル層24b、下層メタル層25b、および上層メタル層28b、下層メタル層29bで接続される。メモリコアへアクセスする際のワード線の制御は、図10の場合と同様である。これにより、図20のレイアウトに係る回路構成は、2ポートの低電圧型メモリセルの回路構成図12と同様である。したがって、メモリユニット11Ab、12Ab、11Bb、12Bbで1つのメモリコアを構成し、2組のトランスファゲートを備えている。リードアクセス時には、2組のトランスファゲートのうち1組が導通するのに対して、ライトアクセス時には、2組のトランスファゲートが導通する。リードアクセスに対してライトアクセスにおいてメモリコアとビット線との間の径路が低抵抗で接続される。よって、第1実施形態図11のレイアウトの場合と同様に、低電圧型メモリセルにおいて、メモリセルと比較し、ライト特性を改善したメモリセルとすることができる。また、リードアクセス時に、ビット線からの流入する電流によるメモリセルの反転を防ぐことができる2ポートの低電圧型メモリセルとすることができる2ポートのメモリセルが構成される。図21は、基本メモリセル1bに対して、上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトであり図17の別例である。基本メモリセル1bから1ポートの高駆動能力メモリセルを得るためのメタル結線の別例である。第1-1のメタル配線領域11-1b、12-1bに、各々、上層メタル層45b、36bを配線する。上層メタル層45bは、相補ビット線/BLAから、上層メタル層、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Bbの第2拡散層23bにある第1コンタクト層Bに接続される。また、上層メタル層36bは、ビット線BLAから、第3コンタクト層、中層メタル層、第2コンタクト層、および下層メタル層を介して、メモリユニット11Bb、12Bbに共通の第1拡散層21bにある第1コンタクト層Bに接続される。尚、メモリユニット12Bbの第2拡散層23bにある第1コンタクト層Bには、列方向Y1-Y2のY1側に隣接する他の基本メモリセル1bに配置される上層メタル層45bにより接続される。これにより、図21のレイアウトに係る回路構成は、1ポートの高駆動能力メモリセルの別例である回路構成図14と同様である。メモリユニット11Ab、11Bbで1つのメモリコア、メモリユニット12Ab、12Bbで1つのメモリコアを構成する。メモリコアは、メモリユニット11Abと11Bbのメモリコア、およびメモリユニット12Abと12Bbのメモリコアが各々並列接続された構成である。アクセスは2本のワード線が同期して行われる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。図1~図21において説明した第1~第2実施形態の基本メモリセル1a、1bから、拡散層やポリシリコン層などのバルクに係る層が固定であり、メタル層やコンタクト層の変更により構成されるメモリセルの種別と基本メモリセル当たりの個数を図22に示す。第1~第2実施形態の基本メモリセル1a、1bから構成されるメモリセルは、1ポートのメモリセル図1、2、15、2ポートのメモリセル図3、4、16、1ポートの高駆動能力メモリセル図5、6、13、14、17、21、2ポートの高駆動能力メモリセル図7、8、18、1ポートの低電圧型メモリセル図9、10、19、および2ポートの低電圧型メモリセル図11、12、20の6種類である。各メモリセルの基本メモリセル当たりのメモリセル数は、1ポートのメモリセル図1、2、15の場合は4個、2ポートのメモリセル図3、4、16の場合は2個、1ポートの高駆動能力メモリセル図5、6、13、14、17、21の場合は2個、2ポートの高駆動能力メモリセル図7、8、18の場合は1個、1ポートの低電圧型メモリセル図9、10、19の場合は2個、および2ポートの低電圧型メモリセル図11、12、20の場合は1個である。基本メモリセル1a、1b図1、15に対して、メタル層およびコンタクト層の少なくとも何れか1層を変更することで、6種類のメモリセルを、基本メモリセルのバルク構成に基づいて面積効率よく構成することができる。図23は、第1~第2実施形態メモリセルの専有面積を専用のメモリセルを使用した場合と比較した図である。図22では、1ポートのメモリセル1RWと表記と2ポートのメモリセル2RWと表記とで面積比較を行う場合を例示する。第1~第2実施形態の基本メモリセルを2行6列のマトリクス状に配置したレイアウトにおいて、1ポートのメモリセルのみを構成する場合A、1ポート/2ポートを混在させる場合B、2ポートのメモリセルのみを構成する場合の3つの場合Cの3つの場合について検討する。2行6列の基本メモリセルでは、タイプAは24セルの1ポートメモリセル、タイプBは12セルの1ポートメモリセルと6セルの2ポートメモリセル、タイプCは12セルの2ポートメモリセルを、メタル層、およびコンタクト層の少なくとも何れか1層の変更で対応可能である。同じメモリセル構成を1ポート/2ポートの各々の専用メモリセルで実現する場合は、4行6列の1ポートのメモリセルアレイ、および2行6列の2ポートメモリセルアレイを備える必要がある。面積比にして2倍の面積が必要となる。第1~第2実施形態によれば、メモリセルを備え、メタル層、およびコンタクト層の少なくとも何れか1層の変更に応じて複数種類のメモリセルを構成でき、レイアウト上の面積効率の向上を図ることが可能となる。ここで、第1、2実施形態において、上層メタル層は第1メタル層の一例であり、中層メタル層は第2メタル層の一例であり、下層メタル層は第3メタル層の一例である。以上、詳細に説明したように、メモリユニット11Aa、11Ba、12Aa、12Baを2行2列に配置した基本メモリセル1a、およびメモリユニット11Ab、11Bb、12Ab、12Bbを2行2列に配置した基本メモリセル1bを、メタル層、およびコンタクト層の少なくとも何れか1層を変更することにより、メタル層、およびコンタクト層を変更するだけで、1ポートのメモリセル、2ポートのメモリセル、1ポートの高駆動能力メモリセル、2ポートの高駆動能力メモリセル、1ポート低電圧型メモリセル、および2ポートの低電圧型メモリセルの6種類のメモリセルを構成することができる。種類ごとに専用のメモリセルを用意しておく場合に比較して、レイアウト上の面積効率の向上を図ることができる。限られたレイアウト領域において複数種類のメモリセルを構成することができ、また、複数種類のメモリセルを混在させて構成することができる。尚、本構成は例示された実施形態に限定されるものではなく、本目的の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。例えば、基本メモリセルとしてメモリユニットを2行2列に配置した場合を例示したが、これに限定されるものではない。3行以上または/および3列以上にメモリユニットを配置した構成を基本メモリセルとすることもできる。これにより、さらなる種類のメモリセルを構成することが可能となる。例えば、ポート数を3ポート以上の多ポートとする構成、駆動能力を2倍の他、3倍、4倍など多段に設定する構成などが可能となる。また、各実施形態のメモリユニットの構成において、上層メタル層と中層メタル層とを入れ替えることは可能である。また、第2実施形態において、第2-2のメタル配線領域2A-2b、2B-2bには、下層メタル層が配線されてもよい。