ワード線と、ビット線と、電源ノードと、前記ビット線と前記電源ノードとの間にPN結合を成す第1及び第2の領域並びに前記第2の領域とPN結合を成す第3の領域を少なくとも有するメモリ素子と、前記メモリ素子の前記第2の領域とは独立して設けられて前記メモリ素子の前記第2の領域と電気的に接続された第1の電極及び前記ワード線に接続された第2の電極を有するキャパシタと、を備えることを特徴とする半導体装置。前記メモリ素子は前記第3の領域とPN接合を成すと共に前記第2の領域から分離された第4の領域を更に有するサイリスタであり、前記ビット線は前記第4の領域に電気的に接続されていることを特徴とする請求項1記載の半導体装置。前記メモリ素子はバイポーラトランジスタであり前記ビット線は前記第3の領域に電気的に接続されている請求項1記載の半導体装置。前記ビット線と前記ワード線を活性化しリード、及び/又は、ライト動作を行う場合において、前記リード、及び/又は、ライト動作の終了時に、ワード線の電圧を選択レベルの電圧から前記選択レベルと非選択レベルの中間電圧に設定してビット線の電圧を非選択レベルの電圧に固定し、ビット線の電圧を非選択レベルの電圧に固定してから前記ワード線電圧を前記中間電圧から非選択レベルの電圧に設定することを特徴とする請求項1又は2に記載の半導体装置。前記半導体装置は、外部から第1の電源電圧と第2の電源電圧が供給され、前記電源ノードには、前記第1の電源電圧が供給されることを特徴とする請求項1乃至4いずれか1項に記載の半導体装置。前記ワード線は、前記第1の電源電圧と前記第2の電源電圧の範囲内の電圧に制御されることを特徴とする請求項5記載の半導体装置。前記ワード線は非選択時には、前記第1の電源電圧に維持されることを特徴とする請求項5又は6に記載の半導体装置。前記ワード線は、非選択時において、前記メモリ素子の第2領域にハイレベルを書き込んだ後の電圧とロウレベルを書き込んだ後の電圧とのちょうど中間の電圧となるように制御することを特徴とする請求項1乃至5のうちいずれか1項に記載の半導体装置。前記メモリ素子の前記第1領域と前記第2領域との前記PN接合の順方向電圧の温度特性を補償するように前記ワード線の前記非選択時の電圧に温度特性を持たせていることを特徴とする請求項8記載の半導体装置。前記第1の電源ノードは、直接又はスイッチを介して前記メモリ素子の前記第1の領域に接続されていることを特徴とする請求項1乃至9のうちいずれか1項に記載の半導体装置。第1の方向に配線された複数の前記ワード線と、前記第1の方向とは交差する第2の方向に配線された複数の前記ビット線と、前記複数のワード線と前記複数のビット線との交点にそれぞれ対応して設けられたメモリセルであって、それぞれ対応する前記ビット線に接続された前記メモリ素子と、当該メモリ素子の前記第2の領域に接続された前記第1の電極と対応する前記ワード線に接続された前記第2の電極とを有する前記キャパシタと、をそれぞれ備える複数のメモリセルと、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、前記複数のビット線にそれぞれ接続され、読み出し時には対応するビット線の信号を増幅し、書き込み時には前記対応するビット線を駆動する複数のセンスアンプと、を備えることを特徴とする請求項1乃至10のうちいずれか1項に記載の半導体装置。前記各メモリセルに含まれる能動素子が複数のPN接合を含むことを特徴とする請求項11記載の半導体装置。前記各メモリセルに含まれる能動素子がバイポーラトランジスタ又はサイリスタのいずれか一方であることを特徴とする請求項11又は12に記載の半導体装置。前記各メモリセルに含まれる能動素子がサイリスタであって、前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルに対するデータの書き込みを行う場合に、前記選択したビット線について第1の電源電圧に固定されていた状態を解除し、書き込みデータに基づく電圧に駆動する第1の制御と、前記第1の制御の後、前記選択したワード線をワード線スタンバイ電圧からワード線ライト電圧に設定する第2の制御と、前記第2の制御の後、前記選択したワード線を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間電圧であるワード線プリチャージ電圧に、設定する第3の制御と、前記第3の制御の後、前記選択したビット線について、前記書き込みデータに基づく電圧への駆動を終了し、前記第1の電源電圧に戻す第4の制御と、前記第4の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第5の制御と、を行うことを特徴とする請求項11乃至13のうちいずれか1項に記載の半導体装置。前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルからデータの読み出しを行う場合に、前記ワード線の電圧を前記ワード線スタンバイ電圧に保持したまま、ビット線を第2の電圧にプリチャージしておくと共に前記センスアンプを活性化させる第6の制御と、前記選択したワード線を前記ワード線ライト電圧と前記ワード線プリチャージ電圧との中間電圧であるワード線リード電圧に設定し、その後前記ビット線のプリチャージを解除しビット線から前記センスアンプに当該メモリセルのデータを読み出す第7の制御と、前記第7の制御の後、前記選択したワード線を前記ワード線リード電圧から前記ワード線プリチャージ電圧に設定する第8の制御と、前記第8の制御の後、前記ビット線を前記第1の電源電圧に固定する第9の制御と、前記第9の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第10の制御と、をさらに行うことを特徴とする請求項14記載の半導体装置。前記複数のセンスアンプ回路は、それぞれ、リードライトデータを一時保存するフリップフロップと、前記フリップフロップの非反転ノードに接続された第1のデータ線と、前記フリップフロップの反転ノードに接続され前記第1のデータ線とは論理が反転している第2のデータ線と、ライト時に前記第1のデータ線と対応するビット線とを接続するライトスイッチと、リード時に前記第2のデータ線と対応するビット線とを接続するリードスイッチと、を備えることを特徴とする請求項11乃至15のうちいずれか1項に記載の半導体装置。外部から与えられるシステムクロックに同期して外部から入力されるライトコマンドと共に入力される書き込みデータについて、前記ライトコマンド実行時には、前記外部から入力された書き込みデータを前記複数のセンスアンプのうち、対応するセンスアンプに一時保存し、前記ライトコマンド実行に続く所定のコマンド実行サイクルで前記対応するセンスアンプに一時保存されたデータを対応する前記メモリセルに書き込むことを特徴とする請求項11乃至16のうちいずれか1項に記載の半導体装置。メモリセルにMOSトランジスタ又は寄生MOSトランジスタを用いていないことを特徴とする請求項1乃至17のうちいずれか1項に記載の半導体装置。以下の分析は、本発明によって与えられたものである。上記特許文献1、2は、いずれもMOSトランジスタのゲートとボディー節点FB間のゲート容量に電荷を蓄積することで情報を記憶している。MOSトランジスタを用いることで以下のような問題点を含んでいる。MOSトランジスタはGIDLGateInducedDrainLeakage電流が存在し、特にフローティングボディを制御するゲートには、非選択時に負の大きな電圧を印加する必要がありGIDL電流が大きくなる。このリーク電流によりデータ保持期間のリフレッシュ特性が悪化する。一般的にはGIDLがセルリーク電流の要因の中で最大であると考えられている。また、MOSトランジスタのVt値などの特性を適正にするようイオン注入条件を決める必要があるため、各PN接合部のリーク電流はその接合リークを最小にするプロファイルに調整することができない。PN接合部のリーク電流もリフレッシュ特性が悪化する要因の1つである。さらに、メモリセルにMOSトランジスタを用いる場合に面積を大きくしないためには、サイリスタ、バイポーラトランジスタを半導体基板上に設けた柱、壁状の領域に縦型に形成し、その側壁にゲートワード線を設けることも考えられるが、ワード線の加工が困難となり微細化が難しい。本発明の第1の視点によれば、ワード線と、ビット線と、電源ノードと、前記ビット線と前記電源ノードとの間にPN結合を成す第1及び第2の領域並びに前記第2の領域とPN結合を成す第3の領域を少なくとも有するメモリ素子と、前記メモリ素子の前記第2の領域とは独立して設けられて前記メモリ素子の前記第2の領域と電気的に接続された第1の電極及び前記ワード線に接続された第2の電極を有するキャパシタと、を備える半導体装置が提供される。本発明によれば、メモリセルにMOSトランジスタを用いる必要がないので、セルリーク電流を少なくし、かつ、微細化が可能となる。また、メモリ素子の能動領域から独立して設けられて、かつ、電気的に接続されたキャパシタを備えているので、メモリ素子の特性に影響を与えることなく、必要にして十分な容量のキャパシタを設けることができる。本発明の各実施形態についての詳細な説明に入る前に本発明の実施形態の概要について説明しておく。なお、概要の説明において引用した図面及び説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。図1、図10、図26、図40に一例を示すように、本発明の一実施形態の半導体装置は、ワード線17と、ビット線12と、電源ノード2と、ビット線と電源ノードとの間にPN結合を成す第1及び第2の領域2及び3並びに第2の領域3とPN結合を成す第3の領域8を少なくとも有するメモリ素子と、メモリ素子の第2の領域とは独立して設けられて前記メモリ素子の前記第2の領域と電気的に接続された第1の電極15及びワード線に接続された第2の電極17を有するキャパシタと、を備える。メモリ素子は、図1、図26に一例を示すように第3の領域とPN接合を成すと共に第2の領域から分離された第4の領域9を更に有するサイリスタであり、ビット線は前記第4の領域に電気的に接続されているものであってもよい。また、メモリ素子は、図10、図40に一例を示すようにバイポーラトランジスタであり、ビット線は第3の領域に電気的に接続されているものであってもよい。以下に具体的な実施の形態について、図面を参照して説明する。[第1の実施形態]図2は、第1の実施形態による半導体装置全体のブロック図である。第1の実施形態による半導体装置は、内部にメモリセルアレイ41を備え、外部からクロックに同期して与えられたコマンド信号/RAS、/CAS、/WE等とアドレス信号ADDに基づいて、データ入出力端子DQからメモリセルアレイ41にデータをリードライトすることができる半導体装置30である。アドレス入力回路31は、アドレス入力端子ADDからアドレスを入力する。アドレスラッチ回路32は、アドレス入力回路31が入力したアドレス信号をクロックに同期してラッチする。コマンド入力回路33は、外部から与えられる/RAS、/CAS、WEなどのコマンド信号を入力する。なお、信号名の冒頭に付した/は、アクティブロウである信号を示す。コマンドデコード回路34は、コマンド入力回路33が入力したコマンド信号をデコードし、半導体装置30内の各部の動作を制御する。タイミングジェネレータ36は、コマンドデコード回路34のデコード結果に基づいて、半導体装置30内の各種回路の動作タイミング信号を生成する。クロック入力回路35は、外部からクロック信号CK、/CKを入力する。DLL回路37は、外部と同期して高速にデータの入出力が行えるように外部から与えられたクロックに同期したクロック信号を生成する。モードレジスタ38は、外部からコマンドによって設定可能なレジスタであり、モードレジスタ38に設定される値によって内部の動作を制御する。カラムデコーダ39は、アドレス信号のうち、カラムアドレスをデコードし、メモリセルアレイの複数のビット線図2では図示省略の中からアクセスするメモリセルのビット線を選択する。リフレッシュ制御回路40は、リフレッシュを行うロウアドレスを指定する。メモリセルアレイ41は、カラムデコーダ39によって選択される複数のビット線図示せずとロウデコーダ42によって選択される複数のワード線図示せずが交差する方向に配線されており、この交点に対応して複数のメモリセル図示せずがマトリクス状に配置されている。このメモリセルアレイ41内部の構成については、後で詳しく説明する。ロウデコーダは、ロウアドレスをデコーダし、メモリセルアレイ41のワード線を選択する。SA制御回路43は、メモリセルアレイの内部に含まれるセンスアンプ図示せずの動作を制御する。FIFO回路44は、リードコマンド実行時には、メモリセルアレイ41から並列に読み出した複数のビットのデータをシリアルデータに変換してデータ入出力回路45へ出力する。また、ライトコマンド実行時には、DQ端子からデータ入出力回路45を介してシリアルに入力したデータを並列データに変換してメモリセルアレイ41へ書き込みデータとして送る。データ入出力回路45は、FIFO回路44と外部データ入出力端子であるDQ端子との間でデータの入出力を行う。なお、FIFO回路44とデータ入出力回路45には、DLL回路37からクロックが供給されており、外部の装置との間で同期して高速にデータの入出力が行えるように制御している。内部電源発生回路46は、外部電源端子VDD、VSSから供給される電源を使って、内部の動作に必要な電源を生成する。内部電源発生回路46が生成する電源のうち、主なものを説明しておく。VARYは、SA制御回路43へ供給され、ビット線のハイレベルを駆動する電源である。ワード線ライト電圧VWLW、ワード線リード電圧VWLR、ワード線プリチャージ電圧VWLP、ワード線スタンバイ電圧VWLSは、それぞれ、ロウデコーダ42に供給され、ワード線を駆動する電源となる電圧である。図3は、第1の実施形態によるメモリセル領域周辺の回路配置図である。図3には、図2におけるメモリセルアレイ41内の破線で示す領域60の内部の回路配置を示す図である。図2のメモリセルアレイ41の内部には、図3に示すセル領域61がマトリクス状に多数配置されており、図3は、そのマトリクス状に多数配置されたセル領域61の内、一つのセル領域61-1とその周辺の回路配置を示す。セル領域61-1の上下には、それぞれサブワードドライバSWDを配置する領域であるSWD領域62-1、62-2が設けられている。SWD領域62-1、62-2に設けられたサブワードドライバSWDからは、サブワード線WLが交互にセル領域61-1へ配線されている。また、SWD領域62-1に設けられたサブワードドライバSWDが駆動するワード線WLは、SWD領域62-1を介してセル領域61-1と隣接する別のセル領域61-2へも配線されている。同様に、SWD領域62-2のサブワードドライバSWDが駆動するワード線WLは、セル領域61-3へも配線されている。セル領域61-1の左右には、それぞれセンスアンプSAを配置する領域であるSA領域63-1、63-2が設けられている。SA領域63-1、63-2に設けられたセンスアンプSAからは、ビット線BLが交互にセル領域61-1へ配線されている。また、SA領域63-1に設けられたセンスアンプSAからは、SA領域63-1を介してセル領域61-1と隣接する別のセル領域61-4にも別のビット線が配線されている。同様に、SA領域63-2のセンスアンプSAからは、セル領域61-5にも別のビット線BLAが配線されている。セル領域61-1の内部には、各ビット線BLと各ワード線WLとの交点に対応して複数のメモリセル66がマトリクス状に配置されている。図3における1個のメモリセル66の内部の回路を図4に示す。図4において、ビット線BLと電源ノードであるVSSとの間には、アノードがビット線BLに、カソードが電源ノードVSSに接続されたサイリスタが設けられている。サイリスタは、エミッタがカソードに、ベースがフローティングボディFBに、コレクタが領域FNに接続されたNPNトランジスタと、エミッタがアノードに、ベースが領域FNに、コレクタがフローティングボディFBに接続されたPNPトランジスタを備えている。また、フローティングボディFBとワード線WLとの間には、キャパシタC1が設けられている。すなわち、図3のメモリセル66は、1個のサイリスタと1個のキャパシタC1を含んでいるが、MOSトランジスタは含まれていない。図5は、第1の実施形態におけるメモリセル領域の平面図である。図5に図示する平面は、図3に符号69の破線で示す領域内の平面図である。また、図5のA-A断面を矢印の方から見た断面図を図1に示す。図1において、P型半導体基板1の主表面にN型カソード2とP-ボディー3の拡散層4がその順番に積層して設けられている。拡散層4の表面からはSTIシャロートレンチアイソレーション6がくさび状に設けられ、N型カソード2にまで達している。各メモリセル間はこのSTI6によって区画されている。また、各STI6の底面にはP型半導体基板1とN型カソード2に接して埋め込みメタル5が設けられている。N型カソード2は、埋め込みメタル5を通して電気的に接続され各メモリセル共通の電源ノードとなっている。STIによって仕切られたメモリセル毎のP-ボディー3の表面の中央には拡散層4の表面からリセス7がくさび状に設けられている。メモリセル毎にリセス7に二つに分けられたP-ボディー3の片側の表面には、N型拡散層8とP型拡散層であるP型アノード9がその順番に積層されている。P型アノード9を含む拡散層4の表面には層間膜10が設けられ全面を覆っている。P型アノード9の表面の層間膜10にはビット線コンタクト11が設けられビット線コンタクト11を介して層間膜10の上層に設けられたビット線12に接続されている。ビット線12の側面と上面は窒化膜であるサイドウォール13により覆われている。また、リセス7によってN型拡散層8、P型アノード9と隔てて設けられたP-ボディー3のもう片側の表面には層間膜10を貫通して容量コンタクト14が設けられ、ビット線12より上層に設けられたキャパシタの下部電極15へと接続されている。さらに下部電極15の上層には容量膜16を挟んでワード線17がメモリセル構造の最上層の配線層として設けられている。メモリセルは、P型アノード9、N型拡散層8、P-ボディー3、N型カソード2からなるサイリスタのP型アノード9がビット線コンタクト11を介してビット線12に接続され、サイリスタのN型カソード2は電源ノードとなる。また、N型カソード2及び、または埋め込みメタル5は図示しない外部電源端子VSSに接続されている。さらに、サイリスタのP-ボディー3は容量コンタクト14を介して下部電極15、容量膜16、ワード線17からなるキャパシタを介してワード線17に接続されている。さらに、リセス7を設け、リセス7によって、容量コンタクト14へ接続されたP-ボディー3から分離された領域にP型アノード9及びN型拡散層8を形成している。図1、図5に図示するとおり、メモリセルには寄生トランジスタを含めてMOSトランジスタを用いていない。従って、GIDL電流等メモリセルにMOSトランジスタを用いることにより生じる問題は発生しない。さらに、キャパシタは容量コンタクト14を介してメモリ素子であるサイリスタと電気的に接続されているが、キャパシタとメモリ素子であるサイリスタはそれぞれ独立して設けられている。したがって、メモリ素子の各半導体領域の不純物濃度等を最適化してもそれがキャパシタの特性に影響を与えることはない。また、キャパシタの容量は、メモリ素子の特性に影響を与えることなく必要にして十分な容量を設けることができる。なお、MOSトランジスタの寄生容量をセル容量とした場合、65nmプロセスで、ボディー節点FBNMOSトランジスタのバックバイアスとゲートとの間のセル容量値は、10aFアトファラッド:1E-18から50aF程度であり、非常に小さい。将来プロセスが微細化すると、ボディー節点FBとゲートとの間の面積が小さくなり、更にセル容量が小さくなる。このため微小なセルリーク電流があるとすぐにリフレッシュ特性が悪化する。ちなみにDRAMのセル容量は25fFフェムトファラッド:1E-15程度で、このNMOSトランジスタの寄生容量よりも約3桁大きい。ホールや電子などのキャリアの電荷は0.16aCアトクーロンであるので、例えばセル容量が16aFの場合は、キャリア1個のリークでボディー節点FBのレベルが10mVも変動する。書き込み動作後のボディー節点FBのレベルに対し、0.5V以上変動すると読み出し不良になると仮定すると、わずか50個のキャリアのリークで読み出し不良やリフレッシュの不良が発生する。50個程度の少ないキャリアがリークする時間は確率的な揺らぎで、毎回大きく変動する。50個では1σシグマ:標準偏差は約14の揺らぎに相当し、この値はリークする時間の揺らぎにほぼ一致する。この揺らぎの確率はポアソン分布で正確に計算できる。従って、リフレッシュの不再現性が著しく発生し、リフレッシュ不良ビットのリダンダンシ救済や、選別が困難である。この問題を対策するにはセル容量を大きくして、リフレッシュの不良に至るキャリアのリーク個数を多くするしかない。発明者の計算ではそのキャリアの個数が約1000個以上必要と見積もっている。すなわち、セル容量は約0.32fF=0.16aC×1000個/0.5V以上必要である。図1に示すデバイス構造例では、コンケーブ型電極15が王冠型でその内側が容量のキャパシタ構造とした例であるが、DRAMのキャパシタのプロセス工程と同じプロセス工程で作成できる。DRAMのキャパシタ構造には各種の構造があり、どんな構造でも適用可能である。一般的にDRAMではセルリーク電流値と必要なリフレッシュ特性との積にて、約20fF以上の容量が必要とされており、そのセル容量確保のため近年微細化が困難になっている。一方本発明の半導体記憶装置ではセルリーク電流値は上記のように大幅に改善できるため、DRAMと同値のリフレッシュ特性の場合、セル容量を小さくしても良い。もしセルリーク電流をDRAMよりも2桁以上削減できた場合は、上述したように0.32fF程度まで許容可能である。また、キャパシタの容量値そのものはDRAMと比べると原理的に小さくすることが可能である。すなわち、セルデータの読み出し時には、ワード線とビット線の選択によりメモリ素子であるサイリスタが能動素子として動作しビット線を駆動する。従って、単にメモリセルの容量についてスイッチを介して読み出すに過ぎないDRAMと比較すれば、原理的に容量を小さくすることが可能である。また、メモリ素子は単に3つのPN接合を備えていればよく、MOSトランジスタの様に半導体基板の表面を用いなくとも能動素子として機能させることが可能であるので、メモリ素子を図1に示すように半導体基板に対して縦型に設けることによりセル面積の縮小化が容易である。サイリスタメモリセルの動作原理図4の回路図を参照し、サイリスタメモリのセルの動作原理の概要を説明する。FB節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、FB節点P型領域とカソードVSSN型領域との間の電圧が、そのPN接合のビルトインポテンシャルVBIの電圧付近まで達すると、FB節点からカソードVSSへダイオードの順方向電流が流れ始める。この電流はNPNバイポーラトランジスタQ1のベースエミッタ間電流と等価である。ビット線BLアノードが十分高い電圧のときにFB節点の電圧をセルキャパシタの容量を介して上昇させていくと、電圧VBI付近まで達した時に、NPNバイポーラトランジスタQ1が弱くオンして節点FNが低いレベルに低下して行き、それによりPNPバイポーラトランジスタQ2がオンしてFB節点を更に高い電圧まで持ち上げる。その結果NPNバイポーラトランジスタQ1がより強くオンして、サイリスタメモリセルのアノードBLとカソードVSSが導通状態になる。サイリスタメモリのセルが一度導通状態になると、ビット線BLアノードに十分高い電圧が印加されている限り、セルキャパシタの容量を介してFB節点にカップリング電圧を与えても導通状態を保持する。サイリスタメモリのセルの非導通化は、アノードBLとカソードVSS電位差を電圧VBI以下の小さな電位差にすることによって行われる。ビット線BLを電圧VBI以下にすると、FB節点はPN接合のリーク電流により電圧VBI以下まで下がって行く。その結果NPNバイポーラトランジスタQ1がオフするため、サイリスタメモリのセルのアノードBLとカソードVSSが非導通状態になる。ビット線BLアノードが電圧VBI以下の十分低い電圧のときにFB節点の電圧を上昇させてもNPNバイポーラトランジスタQ1及びPNPバイポーラトランジスタQ2はオフした状態を保つため、サイリスタメモリセルのアノードBLとカソードVSSは常に導通することはない。図6は、第1の実施形態におけるセンスアンプSAの回路図である。センスアンプSAにはセル領域からビット線BLが接続され、隣接する別のセル領域Aからはビット線BLAが接続されている。N型トランジスタN1のドレインがビット線BLに接続され、N型トランジスタN1のゲートは制御信号BLDIS、ソースは電源VSSに接続されている。N型トランジスタN1と同様にビット線BLAにはN型トランジスタN1Aが設けられている。N型トランジスタN1、N1Aは、それぞれ、ビット線BL、BLAの非選択スタンバイ時にビット線BL、BLAの電位を電源VSSのレベルに固定する。ビット線BLには、N型トランジスタN2のソースドレインの一方が接続され、ソースドレインの他方には反転センスアンプビット線BLSABが、ゲートには制御信号TGRが接続されている。制御信号TGRは、ビット線BLのデータの読み出し動作時に活性化されハイレベルとなる信号で、読み出し動作時にN型トランジスタN2を介してビット線BLは反転センスアンプビット線BLSABに接続される。同様に、ビット線BLAと反転センスアンプビット線BLSABとの間にはN型トランジスタN2Aが設けられ、N型トランジスタN2Aのゲートには制御信号TGRAが接続されている。また、ビット線BLには、N型トランジスタN3のソースドレインの一方が接続され、ソースドレインの他方には非反転センスアンプビット線BLSATが、ゲートには制御信号TGWが接続されている。制御信号TGWは、書き込み動作時にビット線BLをセンスアンプSAのデータに基づいて駆動するときに活性化されハイレベルとなる信号で、書き込み動作時にN型トランジスタN3を介してビット線BLは非反転センスアンプビット線BLSATに接続される。同様に、ビット線BLAと非反転センスアンプビット線BLSATとの間にはN型トランジスタN3Aが設けられ、N型トランジスタN3Aのゲートには制御信号TGWAが接続されている。反転センスアンプビット線BLSABと非反転センスアンプビット線BLSATとの間にはフリップフロップF.F.が設けられ、反転センスアンプビット線BLSABと非反転センスアンプビット線BLSATとの電位差を増幅する。フリップフロップF.F.はP型トランジスタP3、P4及びN型トランジスタN4、N5を備えている。また、フリップフロップF.F.にはP型トランジスタの電源としてSAPが、N型トランジスタの電源としてSANが接続されている。電源SAPとSANはフリップフロップF.F.の動作が必要なときにだけ活性化する。活性化するときの電源SAPは電源VARYと同電位であり、電源SANは電源VSSと同電位である。この電源SAPとSANの電圧、及び電源VARYの電圧によりビット線BLの最大振幅が決まる。不活性のときの電源SAPは電源VSSと同電位であり、電源SANは電源VARYと同電位である。N型トランジスタN6は、反転センスアンプビット線BLSABと反転IO線IOBとを接続するスイッチであり、N型トランジスタN7は、非反転センスアンプビット線BLSATと非反転IO線IOTとを接続するスイッチである。N型トランジスタN6とN7は共にカラム選択信号YSにより導通非導通が制御される。メモリセルアレイの外部からデータを書き込むときや、メモリセルアレイのデータを外部に読み出すときは、このN型トランジスタN6とN7を介してセンスアンプSAの反転センスアンプビット線BLSABと反転IO線IOB及び非反転センスアンプビット線BLSATと非反転IO線IOTが接続され、リードライトデータの入出力を行う。P型トランジスタP1が反転センスアンプビット線BLSABとビット線活性化電源VARYとの間に接続され、P型トランジスタP2が非反転センスアンプビット線BLSATとビット線判定基準電源VBLREFとの間に接続されている。P型トランジスタP1、P2のゲートには共に制御信号ACTBが接続されている。制御信号ACTBは読み出し動作時に活性化してロウレベルになる。第1の実施形態の動作:メモリセルへの書き込み動作次に第1の実施形態の動作について説明する。図7は第1の実施形態のメモリセル書き込み波形図である。図6と図7を参照してメモリセルへの書き込み動作から説明する。図7においてタイミングTW1まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、制御信号BLDISがハイレベル、制御信号TGR、TGWがいずれもロウレベルとなり、ビット線BLはセンスアンプSAの非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABから切り離されてロウレベルVSSに固定される。また、センスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPにVARY電圧が、N型トランジスタの電源SANにはVSS電圧が供給されフリップフロップF.F.が活性化されており、制御信号ACTBは非活性化レベルのハイレベルである。この状態では、フリップフロップF.F.は予めIO線IOT、IOBから入力した書き込みデータを保持している。従ってこのときの非反転センスアンプビット線BLSATの電圧は、書き込みデータがハイレベルである場合は電圧VARYと同電位、書き込みデータがロウレベルである場合は電圧VSSと同電位である。また、ワード線は非選択レベルのワード線スタンバイ電圧VWLSに固定されている。このとき、メモリ素子サイリスタのFB節点図4参照。図1のP-ボディー3に相当はメモリセルが保持しているデータの論理レベルによりVHまたはVLの電位にある。VHはVLより高い電位にあるが、電圧VBIより低い電位である。タイミングTW1になると制御信号BLDISが立ち下がると共に制御信号TGWが立ち上がり、ビット線BLがロウレベルVSSに固定されていた状態から開放され、非反転センスアンプビット線BLSATに接続される。センスアンプSAのフリップフロップF.F.がIO線IOT、IOBから入力した書き込みデータとしてハイレベルを保持している場合は、ビット線BLは電圧VARYに駆動される。一方、書き込みデータがロウレベルである場合には、ビット線BLの電圧はロウレベルVSSを維持する。この段階では、ビット線BLの電圧がハイレベルのVARYまで上昇しても、ワード線WLの電圧がスタンバイ電圧VWLSを維持しているので、FB節点の電圧はタイミングTW1以前の電圧を維持したままであり、メモリ素子は動作することはない。次にタイミングTW2になるとサブワードドライバSWDはワード線WLの電圧をワード線ライト電圧VWLWまで上昇させる。これに伴いセルキャパシタの容量を介してFB節点の電圧は、これまでメモリセルに保持していたデータがハイレベルVHの場合は電圧VBI以上まで、データがロウレベルVLの場合は電圧VBI付近まで、上昇する。メモリセルにハイレベルを書き込む場合はビット線BLがハイレベルVARYに駆動されているので、サイリスタが導通状態になる。サイリスタが導通状態になるとビット線BLの電圧は、トランジスタP4、N3のオン抵抗とビット線の配線抵抗分だけ電圧は低下する。またFB節点は、PNPバイポーラトランジスタQ2のオン抵抗と、FB節点とVSSカソードとの間のPN接合ダイオードの内部抵抗との比で決まる電圧VONのレベルになる。一方、書き込みデータがロウレベルである場合は、ビット線BLの電圧はロウレベルVSSを維持しているので、ワード線WLの電位がワード線ライト電圧VWLWまで上昇してもサイリスタは導通することはない。FB節点の電圧は、電圧VBI以上まで上昇した場合これまでメモリセルに保持していたデータがハイレベルVHの場合はFB節点P型領域とカソードVSSN型領域との間のPN接合により電圧VBIレベルまで高速に低下する。タイミングTW3になると、サブワード線ドライバSWDはビット線の電圧をワード線ライト電圧VWLWとワード線スタンバイ電圧VWLSとの中間電圧であるワード線プリチャージ電圧VWLPまで引き下げる。ビット線がハイレベルVARYに駆動されメモリセルにハイレベルが書きこまれている場合は、メモリ素子であるサイリスタが導通状態であるので、ワード線の電圧がワード線プリチャージ電圧VWLPまで下がってもFB節点の電圧は電圧VONを維持する。一方、メモリセルに書き込むデータがロウレベルであり、ビット線BLの電圧がロウレベルVSSである場合は、サイリスタは非導通の状態であるのでワード線の電圧の低下につれて、セルキャパシタの容量を介してFB節点の電圧は低い電圧まで低下する。タイミングTW4では、制御信号TGWが立ち下がり、ビット線BLが非反転センスアンプビット線BLSATから切り離されると共に、制御信号BLDISが立ち上がりビット線BLの電圧はロウレベルVSSに固定される。また、センスアンプSAのフリップフロップF.F.の電源SAPをロウレベルに、SANをハイレベルにして、フリップフロップF.F.を不活性化する。したがってタイミングTW4以降では非反転センスアンプビット線BLSATはフローティング状態となる。メモリセルへの書き込みデータがハイレベルであった場合には、ビット線BLの電圧がVSSへ低下する事に伴って、サイリスタであるメモリ素子の導通状態は終了し、FB節点の電圧もビルトインポテンシャルVBIまで低下する。一方、メモリセルへの書き込みデータがロウレベルであった場合は、ビット線BLの電圧はロウレベルVSSを維持するのでメモリセルの状態に変化は起きない。タイミングTW5ではワード線WLの電圧をワード線プリチャージ電圧VWLPからワード線スタンバイ電圧VWLSまで引き下げる。メモリ素子であるサイリスタは非導通状態となっているので、セルキャパシタの容量を介してFB節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合には電圧VHまで低下し、書き込みデータがロウレベルであった場合にはさらに低い電圧VLまで低下する。このVHとVLとの電位差がメモリセルに書きこまれたデータとして保持される。メモリセルの読み出し動作図8は第1の実施形態のメモリセル読み出し波形図である。図6と図8を参照してメモリセルへの読み出し動作について説明する。タイミングTR1まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、制御信号BLDISがハイレベル、制御信号TGR、TGWがいずれもロウレベルとなり、ビット線BLはセンスアンプSAの非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABから切り離されてロウレベルVSSに固定される。また、センスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPはロウレベルに、N型トランジスタの電源SANはハイレベルで、フリップフロップF.F.は不活性の状態であり、非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABはフローティングの状態である。また、制御信号ACTBも非活性化レベルのハイレベルである。またメモリセルのFB節点はメモリセルが保持しているデータによってVHまたはVL電圧にある。タイミングTR1になると制御信号BLDISがロウレベルとなりビット線がロウレベルVSSに固定されていた状態から開放されるとともに、ACTB信号がロウレベルとなり活性化し、反転センスアンプビット線BLSABが電圧VARYに、非反転センスアンプビット線BLSATが電圧VBLREFに設定される。また、制御信号TGRが活性化して反転センスアンプビット線BLSABの電圧VARYによってビット線BLも駆動され、ビット線BLの電圧も電圧VARYまで上昇する。タイミングTR2では、サブワードドライバSWDがワード線WLの電圧をワード線リード電圧VWLRまで上昇させる。ワード線リード電圧VWLRは、ワード線ライト電圧VWLWより低くワード線プリチャージ電圧VWLPより高い電圧である。タイミングTR2でワード線の電圧がワード線リード電圧VWLRまで立ち上がることによってメモリセルのキャパシタの容量を介してFB節点の電圧も引き上げられる。メモリセルがハイレベルを保持しておりFB節点の電圧がVHレベルにあった場合は、ワード線の立ち上げによってFB節点の電圧はメモリ素子サイリスタが導通状態になる電圧VBIまで上昇し、メモリ素子は導通状態になる。一方、メモリセルがロウレベルを保持しておりFB節点の電圧がVLレベルにあった場合は、ワード線の立ち上げによってFB節点の電圧は上昇するもののメモリ素子サイリスタが導通状態になる電圧VBIまでは上昇しない。従ってメモリ素子は導通状態にならない。タイミングTR3では制御信号ACTBを非活性状態となるハイレベルに立ち上げ、反転センスアンプビット線BLSABが電圧VARYに、非反転センスアンプビット線BLSATが電圧VBLREFに固定していた状態から開放する。反転センスアンプビット線BLSABはN型トランジスタN2を介してビット線BLに接続されているのでメモリセルのメモリ素子サイリスタが導通している場合はビット線BL、反転センスアンプビット線BLSABの電圧は徐々に低下していく。一方、メモリ素子サイリスタが導通していない場合は電流が流れるルートがないのでビット線BL、反転センスアンプビット線BLSABの電圧は電圧VARYを保持する。また、非反転センスアンプビット線BLSATはビット線BLには接続されていないので、制御信号ACTBがハイレベルとなっても電圧VBLREFを維持する。タイミングTR4では制御信号TGRをロウレベルに立ち下げ、ビット線BLと反転センスアンプビット線BLSABとの接続を切り離す。続くタイミングTR5ではセンスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPをハイレベルVARYに、N型トランジスタの電源SANをロウレベルVSSにし、フリップフロップF.F.を活性化してフリップフロップF.F.により非反転センスアンプビット線BLSATと反転センスアンプビット線BLSABとの電位差の増幅を開始する。ここで、メモリセルがハイレベルを保持していてワード線の立ち上げによってメモリ素子が導通した場合には、反転センスアンプビット線BLSABの電圧が基準電圧VBLREF以下の電圧まで低下しているので、非反転センスアンプビット線BLSATがハイレベルに、反転センスアンプビット線BLSABがロウレベルに増幅される。一方、メモリセルがロウレベルを保持していてワード線の立ち上げによってもメモリ素子が導通しない場合には反転センスアンプビット線BLSABの電圧は電圧VARYを保持しているので、非反転センスアンプビット線BLSATがロウレベルに、反転センスアンプビット線BLSABがハイレベルに増幅される。タイミングTR6では、サブワードドライバSWDはワード線の電圧をワード線リード電圧VWLRからワード線プリチャージ電圧VWLPまで引き下げる。メモリセルがハイレベルを保持していた場合はビット線BLの電圧は徐々に低下しつつあるもののまだメモリ素子サイリスタは導通しておりPNPトランジスタQ2がオンしているのでFB節点の電圧はビルトインポテンシャル電圧VBI以上の電圧を維持する。一方、メモリセルがロウレベルを保持していた場合はメモリ素子サイリスタは動作していないのでメモリセルのキャパシタによる容量を介してワード線の電圧の低下につれてFB節点の電圧も低下する。タイミングTR7では、制御信号BLDISを立ち上げ、ビット線BLの電圧をロウレベルVSSに固定する。メモリセルがハイレベルを保持していた場合、メモリ素子サイリスタは非導通状態となり、FB節点の電圧はビルトインポテンシャルVBIまで低下する。一方、メモリセルがロウレベルを保持していた場合にはメモリ素子は非導通状態を維持するのでFB節点の電圧は変化しない。タイミングTR8ではサブワードドライバSWDはワード線の電圧をワード線プリチャージ電圧VWLPからワード線スタンバイ電圧VWLSまで引き下げる。メモリ素子サイリスタは非導通状態となっているので、セルキャパシタの容量を介してFB節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合には電圧VHまで低下し、書き込みデータがロウレベルであった場合にはさらに低い電圧VLまで低下する。すなわち、読み出し動作前のメモリセルのデータは読み出し動作を行っても保持されている。書き込み動作と読み出し動作のまとめここでワード線の駆動電圧についてまとめて説明しておく。非選択スタンバイ時のワード線のワード線スタンバイ電圧VWLSは動作の基準となる電圧である。ワード線ライト電圧VWLWは、図7に示すとおりワード線スタンバイ電圧VWLSよりΔVWだけ高い電圧である。ΔVWは書き込み動作前のメモリセルのFB節点の電圧が最も低い場合であっても、ハイレベルを書き込む場合にワード線の立ち上げによってFB節点の電圧が電圧VBI付近に達しメモリ素子が導通状態になるだけの電圧が必要である。また、ワード線リード電圧VWLRとワード線スタンバイ電圧VWLSとの電位差ΔVR図8参照は、読み出し動作時にビット線をハイレベルVARYにしてワード線を立ち上げた場合にFB節点の電圧がハイレベルを保持している場合は電圧VBIに達してメモリ素子を導通化させ、ロウレベルを保持している場合は電圧VBIに達せずにメモリ素子が導通しないレベルに設定される。さらに、ワード線プリチャージ電圧VWLPとワード線スタンバイ電圧VWLSとの電位差ΔVP図7、図8参照は、ノイズマージンとなり、メモリセルのFB節点がハイレベルを保持する場合の電圧VHを十分に低い電圧とすることができる。電圧VHが電圧VBIより十分に低ければ、ビット線が選択され、ワード線が非選択の場合に誤ってメモリ素子が動作してしまう不具合を避けることができる。なお、第1の実施形態の説明において、図4に示すようにカソードが直接電源VSSに接続されている形態を好ましい実施形態として説明したが、カソードは、スイッチを介して電源VSSに接続されていているものであってもよい。[第2の実施形態]図9は、第2の実施形態によるメモリセルFBCメモリ66Aの回路図である。第1の実施形態ではメモリ素子はサイリスタであったが、第2の実施形態のメモリ素子はバイポーラトランジスタである。しかし、メモリ素子の構造及び動作原理が若干違うことを除いて基本的な書き込み及び読み出し動作波形や回路構成はほとんど第1の実施形態と変える必要はない。以下に第1の実施形態と異なる点のみ説明する。図9において、第1の実施形態の図4と比較すると第1の実施形態では、ビット線BLがサイリスタのアノードに接続されていたのに対して第2の実施形態では、NPNトランジスタQ1のコレクタに接続されている。また、エミッタが電源ノードVSSに接続され、ベースがキャパシタC1のワード線の対向電極に接続されている。図10は、第2の実施形態によるメモリセル領域のA-A断面図である。断面の位置は第1の実施形態における図1の断面図と同様に図5のA-A断面を矢印の向きに観察した断面である。図10を参照すると第2の実施形態では、第1の実施形態のP型アノード9が形成されておらず、N型拡散層8が直接ビット線コンタクト11に接続されている。実施形態2ではN型拡散層8はNPNトランジスタのコレクタとなる領域である。その他の構成は図1に示す第1の実施形態となんら違いはない。FBCメモリセルの動作原理図9の回路図を参照し、第2の実施形態によるメモリセルFBCメモリのセルの動作原理の概要を説明する。FB節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、FB節点P型領域とエミッタVSSN型領域との間の電圧が、そのPN接合のビルトインポテンシャルVBIの電圧付近まで達すると、FB節点からカソードVSSへダイオードの順方向電流が流れ始める。この電流はNPNバイポーラトランジスタQ1のベースエミッタ間電流と等価である。ビット線BLが十分高い電圧のときにFB節点の電圧をセルキャパシタの容量を介して上昇させていくと、電圧VBI付近まで達した時に、NPNバイポーラトランジスタQ1が弱くオンして、ビット線BLコレクタからエミッタVSSへ小さな電流が流れるが、NPNバイポーラトランジスタではコレクタ電流のキャリアは電子であるので、エミッタからコレクタへ少量の電子が流れることになる。コレクタに注入された電子は高いエネルギーを持っているため、コレクタのN型領域にて、インパクトイオン化によりホール、電子の対を生成する。このインパクトイオン化で発生したホールは、コレクタよりも低い電圧のFB節点P型領域に引き寄せられFB節点へ流れ込み、FB節点をより高い電圧まで持ち上げる。その結果NPNバイポーラトランジスタQ1が強くオンし、更に多くの電流がビット線BLコレクタからエミッタVSSへ流れ、FBCメモリのセルのBLコレクタとVSSエミッタが導通状態になる。FBCメモリのセルが一度導通状態になると、ビット線BLにインパクトイオン化率が大きい十分高い電圧が印加されている限り、セルキャパシタの容量を介してFB節点にカップリング電圧を与えても導通状態を保持する。FBCメモリのセルの非導通化は、BLコレクタとVSSエミッタの電位差をインパクトイオン化率が十分小さくなる電位差に下げることによって行われる。ビット線BLをインパクトイオン化率の小さな電圧に下げると、FB節点はPN接合のリーク電流により電圧VBI以下まで下がって行く。その結果NPNバイポーラトランジスタQ1がオフするため、FBCメモリのセルのBLコレクタとVSSエミッタが非導通状態になる。ビット線BLコレクタがインパクトイオン化率の小さな電圧以下の十分低い電圧のときにFB節点の電圧を上昇させてもNPNバイポーラトランジスタQ1はオフした状態を保つため、FBCメモリのセルのBLコレクタとVSSエミッタが常に導通することはない。また、図7、図8のリードライト波形図において、ビット線のハイレベル駆動電圧VARYは、メモリ素子にサイリスタを用いる第1の実施形態では1V程度の電圧が好ましいが、バイポーラトランジスタをメモリ素子として用いる第2の実施形態では、2V以上が好ましい。その他の第1の実施形態の説明については、メモリ素子についてサイリスタと記載されている箇所をバイポーラトランジスタと読み変えれば、第1の実施形態の説明はそのまま第2の実施形態の説明とすることができる。[第3の実施形態]第3の実施形態は、第1、第2の実施形態の半導体装置を外部から見たときの仕様をDRAMと互換性のある半導体記憶装置とする実施形態である。図11は、第3の実施形態によるDRAM仕様に互換性を持たせた場合の動作波形図である。外部からACTコマンドが与えられた場合に、指定されたロウアドレスとACTコマンドに応答してワード線WLを選択するとともに図8を用いて説明したメモリセルからセンスアンプSAまでデータを読み出す処理を行う。次にREADコマンドが与えられた場合には、指定されたカラムアドレスに基づいてセンスアンプSAまで読み出したデータについてIO線を介して外部へ出力する。また、外部からWRITEコマンドが与えられた場合には、この段階ではメモリセルまでの書き込みは行わずにセンスアンプSAのフリップフロップF.F.まで書き込みを行う。次にプリチャージコマンドPREが与えられた時に、センスアンプSAのフリップフロップF.F.に格納されていた書き込みデータを実際にメモリセルに書き込みを行う。書き込みの動作波形は図7を用いて説明したとおりである。[第4の実施形態]第4の実施形態は、ワード線の駆動電圧を外部から供給される電源電圧であるVDDとVSSの範囲内に収める実施形態である。図12は、第4の実施形態によるワード線の動作波形図である。図12に示すとおり、第4の実施形態では非選択スタンバイ時のワード線スタンバイ電圧VWLSを電源電圧VSSと同一電圧にして、ワード線駆動電圧のうち、最も電圧の高いワード線ライト電圧VWLWをVDD以下の電圧にしている。特許文献1や特許文献2に記載されているような従来のフローティングボディメモリでは、ワード線の非選択時や読み出し時、メモリセルにトリガ素子として用いられているMOSトランジスタが確実にオフ状態を維持できるように電圧VSS以下の負の電圧をワード線に印加する必要があった。半導体装置において、外部から供給される電源の範囲外、すなわちVSSからVDDの電圧範囲外の電圧を生成するためには、チャージポンプ回路等の昇圧回路、降圧回路を用いる必要がある。また、通常、図1、図10等のP型半導体基板1はVSS電圧を供給する。ワード線スタンバイ電圧VWLSをVSS以下の電圧に設定すると、ワード線WLを駆動するワード線駆動回路又はサブワードドライバSWD図3参照内のN型トランジスタのバックバイアスP型は、VSSより低いワード線スタンバイ電圧VWLSまたはそれ以下の電源にする必要がある。従ってワード線駆動回路のNMOSのバックバイアスはDeep-Nウェルに囲われたPウェルとして、メモリセル部のP型半導体基板1とは電気的に分離する必要がある。このためP型半導体基板1とDeep-Nウェル内のPウェルの所謂ウェル分離によりワード線駆動回路のレイアウト面積が増大する、Deep-Nウェル形成のプロセス工程が増大する、等の問題点がある。このため、ワード線WL等、アレイに使う電源電圧はVDD-VSS間の電圧範囲内の電圧が望ましい。一方、本実施形態では、ワード線WLとFB節点の間は容量結合されているだけであるので、ワード線の電圧の絶対値は自由に選択することができる。すなわち、各動作時にFB節点に所定の電位変化量を与え得ることができれば、ワード線側の電圧の絶対値とFB節点側の電圧の絶対値はシフトさせることができる。そこで、第4の実施形態では、ワード線の取りうる電圧範囲を外部から供給される電源電圧VDDとVSSの範囲内に収め、チャージポンプ回路を用いなくともワード線駆動電圧が生成できるようにした。[第5の実施形態]図13は、第5の実施形態によるワード線の動作波形図である。第5の実施形態ではワード線スタンバイ電圧VWLSについてハイレベルを書き込み直後のFB節点の電圧VHとロウレベルを書き込み直後のFB節点の電圧VLのちょうど中間の電圧に設定している。すなわち、ワード線スタンバイ電圧VWLSを、VWLS=VHVL/2の電圧に設定している。キャパシタのレイアウト面積を小さくして容量値を稼ぐためには容量膜は、高誘電材料で膜厚を薄く形成する必要がある。このとき、TDDBTimeDependentDielectricBreakdown:絶縁膜経時破壊耐圧を確保して容量膜リーク電流を防ぐためには、ワード線WLとFB節点間の電位差をできるだけ小さくしてキャパシタにかかる電圧を小さくすることが好ましい。この観点から第5の実施形態ではワード線スタンバイ電圧VWLSをセルキャパシタの電極間に印加される電圧が最も小さくなる電圧に設定している。ここで、電圧VBI、書き込み直後のFB節点の電圧VH、VLとワード線の電圧の関係について数式を使ってまとめておく。メモリセルにハイレベルを書き込む場合、図7のタイミングTW5前と後のFB節点の電圧変化は、ワード線の電圧変化におおよそ等しいので式1が成立する。VH≒VBI-ΔVP式1また、メモリセルにロウレベルを書き込む場合、図7のタイミングTW3前とTW5後のFB節点の電圧変化は、ワード線の電圧変化におおよそ等しいので式2が成立する。VL≒VBI-ΔVW式2式1、式2から、好ましいワード線スタンバイ電圧VWLSは、式3により設定できる。VWLS=VHVL/2=VBI-{0.5×ΔVPΔVW式3式3において、ビルトインポテンシャルVBIはPN接合の電圧であり、ΔVP、ΔVWはいずれも設計値である。従って、比較的簡単な回路でワード線スタンバイ電圧VWLSを発生させることができる。また、ビルトインポテンシャルVBIは負の温度特性を持つことが知られている。従って式1、式2よりVH、VLはいずれも温度特性を持っている。ワード線スタンバイ電圧VWLSを式3を満たすように生成することで、VH、VLの温度特性も補償することができる。同様にワード線ライト電圧VWLWは、式4-1、式4-2で表すことができる。VWLW=VWLSΔVW式4-1=VBI-0.5×ΔVP0.5×ΔVW式4-2ワード線リード電圧VWLRは、式5-1、式5-2で表すことができる。VWLR=VWLSΔVR式5-1=VBI-0.5×ΔVP-0.5×ΔVWΔVR式5-2ワード線プリチャージ電圧VWLPは、式6-1、式6-2で表すことができる。VWLP=VWLSΔVP式6-1=VBI0.5×ΔVP-0.5×ΔVW式6-2すなわち、ワード線スタンバイ電圧VWLS、ワード線ライト電圧VWLW、ワード線リード電圧VWLR、ワード線プリチャージ電圧VWLPは、上記式に基づいて、最適な電圧を設定することができる。上記式を実現する回路としては、公知の電圧加算回路を用いることができる。[第6の実施形態]図14は第6の実施形態による半導体装置全体のブロック図である。第6の実施形態はシステムLSIの一部のメモリ部50に第1乃至第5の実施形態によるメモリセルアレイ41を組み込んだ実施形態である。図14において、図2に示す第1の実施形態による半導体装置全体のブロック図と同一である部分は同一の符号を付し、重複する説明は省略する。図14に示す半導体装置30Aは、メモリ部50の他にメモリ部50が記憶する情報に基づいてデータ処理を行い、データ処理を行った結果をメモリ部50に記憶させるデータ処理部53と、半導体装置30Aの外部との間でデータの入出力を行うデータ入出力部54とを備えている。メモリ部50とデータ処理部53とデータ入出力部54との間は、データ入出力バスDQやアドレスバスADで接続されている。また、これらの間で同期を取って動作を行うため、クロック信号CKが共通に接続されている。メモリ部50はアドレスバスADから与えられるカラムアドレス、ロウアドレス、クロック信号CK及びメモリモジュール制御信号1、2に基づいて、データ入出力バスDQからリードライトデータの入出力を行う。また、メモリ部50の外部からワード線の駆動に必要な電圧やセンスアンプの駆動に必要な電圧がロウデコーダ42、SA制御回路43に供給されている。また、メモリ部50全体の動作を制御する回路としてメモリアレイ制御回路51が設けられている。また、メモリセルアレイ41とデータ入出力バスDQとの間で同期を取ってデータの入出力を行うため、データバッファー52が設けられている。[第7の実施形態]第7の実施形態は第1の実施形態の半導体装置を製造するための好適な製造方法の実施形態である。図15乃至図24を用いて順番に説明する。図15aは製造の途中工程でのメモリセル領域の断面図であり、図15bはその平面図である。なお、図15aに示す断面は、図15bに示すB-B断面を矢印の方向から観察した断面図である。図15までの製造工程を説明する。半導体基板の少なくともメモリセル領域61図3参照となる領域の全面に不純物を注入してP型拡散層1、3を形成する。半導体基板は好ましくはシリコン基板である。半導体基板の上に窒化膜101を図15bに示すL/Sパターンで形成する。次に窒化膜101をマスクに、図15aの102の高さまで半導体基板をエッチングする。その後、イオン注入により、N型拡散層2を形成した後、さらに半導体基板をP型拡散層1に到達するまでエッチングを行う。その後、通常のSTI形成方法で酸化膜6を埋め込み、図15aに示す断面構造が得られる。次に、窒化膜101を除去した後、窒化膜103を再度成膜し、図16bに示す後でワード線WLを形成する領域に平行なL/Sパターンで半導体基板をN型拡散層2に達するまでエッチングする。この状態の断面図を図16aに、平面図を図16bに示す。図16aは、図16bのA-A断面を矢印の向きから観察した断面図である。次に、半導体基板に形成した溝の内壁に酸化膜サイドウォール104を形成する。窒化膜103と酸化膜サイドウォール104をマスクとして、溝底が1に到達するまで半導体基板をエッチングする。W/TiN/Tiなどのコンフォーマルなメタルを成膜した後、エッチバックして埋め込みメタル5を形成する。さらに、溝内に酸化膜を埋め込み平坦化することでSTI6を形成する。この状態の断面図を図17aに平面図を図17bに示す。図17aは、図17bのA-A断面を矢印の向きから観察した断面図である。次に、窒化膜103を選択的に除去し、STI6の側壁に酸化膜サイドウォール105を形成する。この状態の断面図を図18aに、平面図を図18bに示す。図18aは、図18bのA-A断面を矢印の向きから観察した断面図である。酸化膜サイドウォール105をマスクとして半導体基板をエッチングすることで、リセス7を形成する。この状態の断面図を図19aに、平面図を図19bに示す。図19aは、図19bのA-A断面を矢印の向きから観察した断面図である。リセス7に酸化膜を埋め込んだ後、CMP等で平坦化を行う。図20bに破線で示す位置にマスクパターンを形成し、酸化膜をエッチングすることによって、ビット線コンタクト開口を行う。イオン注入によりビット線コンタクト開口からN型拡散層8を形成する。この状態の断面図を図20aに、平面図を図20bに示す。図20aは、図20bのA-A断面を矢印の向きから観察した断面図である。図20aに示すビット線コンタクト開口部にP型ポリシリコン11を埋め込む。P型ポリシリコン11からの不純物熱拡散等により、N型拡散層8の表面にP型拡散層9を形成する。次に、ビット線となる金属層12をP型ポリシリコン11と酸化膜の上全面に成膜する。金属層12はW/TiN/Tiなどを用いることができる。金属層12の上にさらに窒化膜106を成膜する。この状態の断面図を図21aに、平面図を図21bに示す。図21aは、図21bのA-A断面を矢印の向きから観察した断面図である。図22bに破線で示すマスクパターンを形成し、窒化膜106、金属層12、P型ポリシリコン11をエッチングし、ビット線12を形成する。次に、ビット線12の上面と側面に窒化膜サイドウォール13を形成する。さらに、ビット線間を酸化膜107で埋め込む。この状態の断面図を図22aに、平面図を図22bに示す。図22aは、図22bのA-A断面を矢印の向きから観察した断面図である。図23bに点線ワード線方向で示すマスクパターンを形成し、酸化膜を選択的にエッチングすることで容量コンタクトを形成する部分を開口する。P型ポリシリコンまたは金属を埋め込み、容量コンタクト14を形成する。この状態の断面図を図23aに、平面図を図23bに示す。図23aは、図23bのA-A断面を矢印の向きから観察した断面図である。層間酸化膜108を成膜後、図24bの実線で示すマスクパターンを形成し、キャパシタとなるシリンダを開口する。シリンダの内壁にTiN等で下部電極15を形成した後、全面に容量膜16を形成する。容量膜16の上にキャパシタの上部電極及びワード線WLとなる金属層17を成膜する。この状態の断面図を図24aに、平面図を図24bに示す。図24aは、図24bのA-A断面を矢印の向きから観察した断面図である。その後、ワード線WL17を形成すると、図1の断面図、図5の平面図に示す第1の実施形態による半導体装置のメモリセル領域が完成する。[第7の実施形態の変形]なお、図10に断面図を示す第2の実施形態の半導体装置メモリ素子がバイポーラトランジスタは、上記第7の実施形態の製造方法において、図21に示す製造工程において、ビット線コンタクト開口部にP型ポリシリコン11を埋め込まずに、タングステンなどのプラグやN型ポリシリコンをビット線コンタクト開口部に埋め込み、ビット線がビット線コンタクト11を介して直接N型拡散層8に接続されるようにすればよい。その他の製造工程は第7の実施形態の製造工程をそのまま適用できる。[第8の実施形態]図25は第8の実施形態によるメモリセル領域の平面図であり、図26はそのB-B断面を矢印の方向に観察した断面図である。第8の実施形態は、第1の実施形態の半導体装置についてメモリセル領域のデバイス構造を変えて実現するものである。従って、第8の実施形態では、第1の実施形態とメモリセル領域の断面図図1参照と平面図図5参照が異なるもののその他の回路機能は、第1の実施形態の半導体装置と何ら異なる所はない。図25、図26では、図1、図5と機能的に同一である部分は同一の符号を付し、重複する説明は一部省略している。図1に示す第1の実施形態におけるメモリセル領域の断面構造では、セルフアラインで形成したリセス7を用いて容量コンタクト14をN型拡散層8やP型アノードから分離していたが、第8の実施形態では、STI6の中に導体を埋め込みサイドコンタクト18を設けることにより容量コンタクト14をN型拡散層8やP型アノードから分離してP-ボディー3へ接続している。図26の断面図において、P型半導体基板1の主表面にN型カソード2、P-ボディー3、N型拡散層8、P型拡散層であるP型アノード9が拡散層4としてその順番に積層されている。半導体基板1の主表面には、一定の間隔をおいてN型カソード2にまで達するSTI6が設けられている。各メモリセル間はこのSTI6によって区画されている。各STI6にはポリシリコン等からなる導体19が埋めこまれており、各導体19はサイドコンタクト18により各メモリセルのP-ボディー3へと接続されている。P型アノード9の上層にはビット線コンタクト11が設けられ、ビット線コンタクト11を介してさらに上層に設けられたビット線12に接続されている。ビット線12の側面と上面は窒化膜サイドウォール13により覆われている。また、導体19の上部には容量コンタクト14が設けられ、容量コンタクト14を介してビット線12より上層に設けられたキャパシタの下部電極15へと接続されている。さらに下部電極15の上層には容量膜16を挟んでワード線17がメモリセル構造の最上層の配線層として設けられている。なお、図26には図示されないが、図25断面構造は製造工程の途中工程である図34参照に示すとおり、ワード線WL17と平行に埋め込みメタル5がN型カソード2とP型半導体基板1に接して埋め込まれている。なお、N型カソード2は埋め込みメタル5を通して電気的に接続されセル領域内の各メモリセルで共通の電源ノードとなっている。[第9の実施形態]図9の実施形態は第8の実施形態による半導体装置の好ましい製造方法の一例を示す実施形態である。図27~図39は第9の実施形態の製造方法における途中の各製造工程を示す図面である。半導体基板好ましくはシリコン基板に不純物を注入し、P型拡散層1、3、N型拡散層8を形成する。半導体基板の上に窒化膜201を成膜後、図27bに示すL/Sパターンで窒化膜201、半導体基板をエッチングし、半導体基板に溝を形成する。さらにイオン注入により、溝の底部にN型拡散層2を形成する。この状態の断面図を図27aに示す。図27aは、図27bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。溝の内壁に酸化膜202とポリシリコン203をその順番に成膜する。ポリシリコン203を図28aに示す高さまでエッチングする。図28aはこの状態の断面図であり、図28bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。酸化膜202を等方性エッチングで後退させた後、窒化膜204を成膜する。さらに、窒化膜204をエッチバック後、ポリシリコン203をエッチングする。図29aはこの状態の断面図である。図29aは、図29bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。酸化膜202の片側をエッチングし、拡散層3へのサイドコンタクト部を開口する。図30aはこの状態の断面図である。なお、図30aは、図30bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。溝内にポリシリコン19を埋め込み、エッチバックすることで導体19を形成する。導体19は、サイドコンタクト18にてP型拡散層3と接続される。図31aはこの状態の断面図である。なお、図31aは、図31bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。通常のSTI形成フローと同様に、溝内を酸化膜205で埋め込み、酸化膜エッチング、窒化膜エッチングを行う。図32aはこの状態の断面図である。なお、図32aは、図32bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。窒化膜206を図33bに示すワード線WLを形成する方向に形成し、半導体基板をN型拡散層2までエッチングし、ワード線WLを形成する方向に溝を形成する。溝の内壁に酸化膜サイドウォール207を形成する。図33aはこの状態の断面図である。なお、図33aは、図33bの平面図に示すA-A断面を矢印の方向に向かって観察した断面図である。次に、窒化膜201と酸化膜サイドウォール207をマスクとして、溝底がP型半導体基板1に到達するまで半導体基板をエッチングした後、例えばW/TiN/Tiなどの金属層を成膜し、エッチバックを行うことで、埋め込みメタル層5を形成する。図34aはこの状態の断面図である。なお、図34aは、図34bの平面図に示すA-A断面を矢印の方向に向かって観察した断面図である。通常のSTI形成と同様の方法で酸化膜6を形成する。図35aはこの状態の断面図であり、図35bの平面図に示すA-A断面を矢印の方向に向かって観察した断面図である。次に、上面にP型ポリシリコン11を成膜した後、ビット線となる金属層例えばW/TiN/Ti12を成膜する。その上に、窒化膜208を成膜する。図36aはこの状態の断面図である。なお、図36aは、図36bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。図37bの破線で示すマスクパターンを形成した後、窒化膜208、金属層12、P型ポリシリコン11をエッチングすることでビット線12を形成する。その後、熱処理でP型ポリシリコン11からP型不純物を拡散させることでP型拡散層9を形成する。図37aはこの状態の断面図である。なお、図37aは、図37bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。窒化膜を表面に成膜し、エッチバックを行うことでビット線の側面にサイドウォール13を形成する。その後、層間酸化膜209を埋め込み、平坦化を行う。図38aはこの状態の断面図である。なお、図38aは、図38bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。図39bの破線を開口とするマスクパターンを用いて酸化膜のみをエッチングし、容量コンタクトを開口する。開口部にW/TiN/Tiなどの導電体を埋め込み、平坦化した後エッチバックすることで容量コンタクト14を形成する。図39aはこの状態の断面図であり、図39bの平面図に示すB-B断面を矢印の方向に向かって観察した断面図である。容量コンタクト14の上部にDRAMプロセスと同様のペデスタル構造のキャパシタを形成し、さらにワード線をライン状に形成することで、図25、図26の構造のメモリセル領域を備える第8の実施形態の半導体装置を完成することができる。になる[第10の実施形態]第10の実施形態は、第8の実施形態によるメモリセル領域のデバイス構造を持つ半導体装置を第2の実施形態によるFBCメモリセルに適用した半導体装置の実施形態である。図40は、第10の実施形態によるメモリセル領域の断面図である。図40の断面図は、図25に示すB-B断面を矢印の方向に向かって観察した断面図である。図40の断面図を図25に示す第8の実施形態による断面図と比較すると、P型アノード9が設けられておらず、ビット線コンタクト11が直接N型拡散層8に接続されていることを除いて第8の実施形態による半導体装置におけるメモリセル部のデバイス構造と同一である。なお、第10の実施形態による半導体装置は、第9の実施形態による半導体装置の製造方法において、図36に示す製造工程において、P型ポリシリコン11に代えてN型ポリシリコン11を形成すればよい。または、タングステンなどのプラグを用いてN型拡散層8に接続するようにしてもよい。その他の製造工程は第9の実施形態の製造工程をそのまま適用できる。なお、本発明においてさらに下記の形態が可能である。[形態1]電源電位が与えられる第1半導体領域と、この第1半導体領域とPN接合を成す第2半導体領域と、前記第1半導体領域に接しながら前記第2半導体領域の側面を取り囲む絶縁分離領域と、前記第2半導体領域に前記第1半導体領域から離間して成形されて前記第2半導体領域とPN接合を成す第3半導体領域と、を少なくとも有するメモリ素子が設けられた半導体層と、前記半導体層上に設けられたワード線と、前記ワード線と前記第2半導体領域との間に設けられたキャパシタと、前記半導体層上に設けられ、前記メモリ素子との間で前記第3半導体領域を介して情報が伝達されるビット線と、を備える半導体装置。[形態2]前記キャパシタは前記第2半導体領域とは独立して設けられ前記第2半導体領域に電気的接続される電極を有する形態1記載の半導体装置。[形態3]前記メモリ素子は前記第3半導体領域とPN接合を成すと共に前記第2半導体領域から分離された第4半導体領域を更に有し、前記ビット線は前記第4半導体領域に電気的に接続されている形態1記載の半導体装置。[形態4]前記ビット線は前記第3半導体領域に電気的に接続されている形態1記載の半導体装置。[形態5]前記ビット線と前記ワード線を活性化しリード、及び/又は、ライト動作を行う場合において、前記リード、及び/又は、ライト動作の終了時に、ワード線の電圧を選択レベルの電圧から前記選択レベルと非選択レベルの中間電圧に設定してビット線の電圧を非選択レベルの電圧に固定し、ビット線の電圧を非選択レベルの電圧に固定してから前記ワード線電圧を前記中間電圧から非選択レベルの電圧に設定する形態3に記載の半導体装置。[形態6]前記半導体装置は、外部から第1の電源電圧と第2の電源電圧が供給され、前記第1半導体領域には、前記第1の電源電圧が与えられる形態1乃至5のいずれかに記載の半導体装置。[形態7]前記ワード線は、前記第1の電源電圧と前記第2の電源電圧の範囲内の電圧に制御される形態6記載の半導体装置。[形態8]前記ワード線は非選択時には、前記第1半導体領域と同一電圧に維持される形態1乃至7のいずれかに記載の半導体装置。[形態9]前記ワード線は、非選択時において、前記メモリ素子の第2領域にハイレベルを書き込んだ後の電圧とロウレベルを書き込んだ後の電圧とのちょうど中間の電圧となるように制御する形態1乃至6のうちいずれかに記載の半導体装置。[形態10]前記メモリ素子の前記第1領域と前記第2領域との前記PN接合の順方向電圧の温度特性を補償するように前記ワード線の前記非選択時の電圧に温度特性を持たせていることを特徴とする形態9記載の半導体装置。[形態11]第1の方向に配線された複数の前記ワード線と、前記第1の方向とは交差する第2の方向に配線された複数の前記ビット線と、前記複数のワード線と前記複数のビット線との交点にそれぞれ対応して設けられたメモリセルであって、それぞれ対応する前記ビット線に接続された前記メモリ素子と、当該メモリ素子の前記第2の領域に接続された第1の電極と対応する前記ワード線に接続された第2の電極とを有する前記キャパシタと、をそれぞれ備える複数のメモリセルと、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、前記複数のビット線にそれぞれ接続され、読み出し時には対応するビット線の信号を増幅し、書き込み時には前記対応するビット線を駆動する複数のセンスアンプと、を備える形態1乃至10のうちいずれかに記載の半導体装置。[形態12]前記各メモリセルに含まれる能動素子が複数のPN接合のみである形態11記載の半導体装置。[形態13]前記各メモリセルに含まれる能動素子が1個のバイポーラトランジスタ又は1個のサイリスタのみである形態11又は12に記載の半導体装置。[形態14]前記各メモリセルに含まれる能動素子がサイリスタであって、前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルに対するデータの書き込みを行う場合に、前記選択したビット線について第1の電源電圧に固定されていた状態を解除し、書き込みデータに基づく電圧に駆動する第1の制御と、前記第1の制御の後、前記選択したワード線をワード線スタンバイ電圧からワード線ライト電圧に設定する第2の制御と、前記第2の制御の後、前記選択したワード線を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間電圧であるワード線プリチャージ電圧に、設定する第3の制御と、前記第3の制御の後、前記選択したビット線について、前記書き込みデータに基づく電圧への駆動を終了し、前記第1の電源電圧に戻す第4の制御と、前記第4の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第5の制御と、を行う形態11乃至13のうちいずれかに記載の半導体装置。[形態15]前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルからデータの読み出しを行う場合に、前記ワード線の電圧を前記ワード線スタンバイ電圧に保持したまま、ビット線を第2の電圧にプリチャージしておくと共に前記センスアンプを活性化させる第6の制御と、前記選択したワード線を前記ワード線ライト電圧と前記ワード線プリチャージ電圧との中間電圧であるワード線リード電圧に設定し、その後前記ビット線のプリチャージを解除しビット線から前記センスアンプに当該メモリセルのデータを読み出す第7の制御と、前記第7の制御の後、前記選択したワード線を前記ワード線リード電圧から前記ワード線プリチャージ電圧に設定する第8の制御と、前記第8の制御の後、前記ビット線を前記第1の電源電圧に固定する第9の制御と、前記第9の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第10の制御と、をさらに行う形態14記載の半導体装置。[形態16]前記複数のセンスアンプ回路は、それぞれ、リードライトデータを一時保存するフリップフロップと、前記フリップフロップの非反転ノードに接続された第1のデータ線と、前記フリップフロップの反転ノードに接続され前記第1のデータ線とは論理が反転している第2のデータ線と、ライト時に前記第1のデータ線と対応するビット線とを接続するライトスイッチと、リード時に前記第2のデータ線と対応するビット線とを接続するリードスイッチと、を備える形態11乃至15のうちいずれかに記載の半導体装置。[形態17]外部から与えられるシステムクロックに同期して外部から入力されるライトコマンドと共に入力される書き込みデータについて、前記ライトコマンド実行時には、前記外部から入力された書き込みデータを前記複数のセンスアンプのうち、対応するセンスアンプに一時保存し、前記ライトコマンド実行に続く所定のコマンド実行サイクルで前記対応するセンスアンプに一時保存されたデータを対応する前記メモリセルに書き込む形態11乃至16のうちいずれかに記載の半導体装置。[形態18]前記半導体層は、半導体基板上の主表面に設けられた前記第1半導体領域と、前記第1半導体領域に接して前記第1半導体領域の上層に設けられた前記第2半導体領域と、前記第2半導体領域に接して前記第2半導体領域の一部の上層に設けられた前記第3半導体領域と、を備え、前記キャパシタの第1の電極は上層に前記第3半導体領域が設けられていない前記第2半導体領域の表面に接続され、容量膜を介して前記第1の電極と対向して設けられた第2の電極は、前記キャパシタよりさらに上層に設けられた前記ワード線に接続されている形態1乃至17のうちいずれかに記載の半導体装置。[形態19]前記半導体層は、半導体基板上の主表面に、前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、の順に積層され、前記キャパシタの第1の電極は前記絶縁分離領域の中に設けられて側面の一部が前記第2半導体領域に接続された導体を介して前記第2半導体領域に接続され、容量膜を介して前記第1の電極と対向して設けられた第2の電極は、前記キャパシタよりさらに上層に設けられた前記ワード線に接続されている形態1乃至17のうちいずれかに記載の半導体装置。[形態20]半導体基板の主表面に、第1の第1導電型領域と、前記第1の第1導電型領域の上層に前記第1の第1導電型領域に接して形成された第1の第2導電型領域と、前記第1の第2導電型領域の上層に前記第1の第2導電型領域に接して形成された第2の第1導電型領域と、を有する半導体層を形成する工程と、深さが前記第1の第2導電型領域に達し、表面が第2の第1導電型領域の表面から突出する線状のSTIを第1の方向に一定の間隔をおいて複数形成する工程と、前記表面が突出した各STIの側壁にサイドウォールを形成し、各サイドウォール間の表面が覆われていない第2の第1導電型領域の表面に溝を形成し、溝を絶縁膜で埋めて平坦化する工程と、前記両側にサイドウォールを形成した領域のうち、片側の領域を開口し、第2の第1導電型領域の表面に第2の第2導電型領域を形成し、前記開口に前記第2の第2導電型領域に達するビット線コンタクトを形成し、さらに前記ビット線コンタクトの上にビット線を形成する工程と、前記両側にサイドウォールを形成した領域のうち、前記開口を行っていない残る片側の領域を開口し、第1の電極が前記第2の第1導電型領域に接続され、容量膜を挟んだ第2の電極がワード線となるキャパシタを形成する工程と、を有する半導体装置の製造方法。[形態21]前記ビット線コンタクトは第1導電型であり、前記ビット線コンタクトから不純物熱拡散により前記第2の第2導電型領域の表面に第3の第1導電型領域を形成する工程をさらに含む形態20記載の半導体装置の製造方法。[形態22]線状のSTIを一定の間隔をおいて複数形成する工程において、前記STIの底面に前記第1の第1導電型領域と第1の第2導電型領域に接する埋め込みメタルを形成する工程をさらに含む形態20又は21記載の半導体装置の製造方法。[形態23]半導体層を形成する工程は、前記半導体基板の主表面に前記第1の第1導電型領域と、第2の第1導電型領域となる領域を形成する工程と、前記第1の方向と交差する第2の方向に第1の第2導電型領域を形成しようとする領域の深さに達する溝を形成する工程と、イオン注入により前記第1の第2導電型領域を形成する工程と、前記溝を前記第1の第1導電型領域に達するまでさらにエッチングした後、溝を絶縁物で埋めて第2の方向に伸びるSTIを形成する工程と、を含む形態20乃至22のうちいずれかに記載の半導体装置の製造方法。[形態24]半導体基板の主表面に、第1の第1導電型領域と、前記第1の第1導電型領域の上層に前記第1の第1導電型領域に接して形成された第1の第2導電型領域と、前記第1の第2導電型領域の上層に前記第1の第2導電型領域に接して形成された第2の第1導電型領域と、を有する半導体層を形成する工程と、前記半導体層の表面から、深さが前記第1の第2導電型領域に達する溝を第1の方向に一定の間隔をおいて複数形成し、各溝の内壁を絶縁膜で覆う工程と、前記溝の内壁を覆う絶縁膜の側壁の一部を開口し、第2の第1導電型領域の側壁の一部が露出するようにする工程と、前記内壁に前記第2の第1導電型領域に接する容量コンタクトを形成する工程と、第2の第1導電型領域の表面に第2の第2導電型領域を形成し、さらに第2の第2導電型領域の表面にビット線コンタクトを形成し、前記ビット線コンタクトの上にビット線を形成する工程と、第1の電極が前記容量コンタクトに接続され、容量膜を挟んだ第2の電極がワード線となるキャパシタを形成する工程と、を有する半導体装置の製造方法。[形態25]前記ビット線コンタクトは第1導電型であり、前記ビット線コンタクトから不純物熱拡散により前記第2の第2導電型領域の表面に第3の第1導電型領域を形成する工程をさらに含む形態24記載の半導体装置の製造方法。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。