"半導体基板に第1の領域を画定する第1の素子分離絶縁膜と、前記半導体基板の前記第1の領域に形成された第1導電型の第1の導電層と、前記半導体基板上に形成され、前記第1の領域の一部である第2の領域に前記第1の導電層に接続して形成された前記第1導電型の第2の導電層と、前記第1の領域の他の一部である第3の領域に前記第1の導電層に接続して形成された前記第1導電型の第3の導電層とを有する半導体層と、前記半導体層内に設けられ、前記第2の導電層と前記第3の導電層とを分離する第2の素子分離絶縁膜と、前記第2の導電層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第3の導電層を介して前記第1の導電層に電気的に接続されたゲート電極とを有することを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体層は、前記第2の導電層を挟むように配置され、底部が前記第1の素子分離絶縁膜に接する第2導電型のソース/ドレイン領域を更に有することを特徴とする半導体装置。請求項1又は2記載の半導体装置において、前記半導体層及び前記第2の素子分離絶縁膜の表面は、平坦化されていることを特徴とする半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置において、前記第1の導電層は、前記第1の素子分離絶縁膜の底部より浅いことを特徴とする半導体装置。請求項1乃至4のいずれか1項に記載の半導体装置において、前記第1の導電層下の前記半導体基板内に形成され、前記第1の素子分離絶縁膜の底部よりも深い第4の導電層を更に有することを特徴とする半導体装置。半導体基板に第1の領域及び第2の領域を画定する第1の素子分離絶縁膜と、前記半導体基板の前記第1の領域に形成され、前記第1の素子分離絶縁膜の底部よりも浅い第1導電型の第1の導電層と、前記半導体基板の前記第2の領域に形成され、前記第1の素子分離絶縁膜の底部よりも浅い前記第1導電型の第2の導電層と、前記第1の導電層及び前記第2の導電層下の前記半導体基板内に形成され、前記第1の素子分離絶縁膜の底部よりも深い第2導電型の第3の導電層と、前記半導体基板上に形成され、前記第1の領域の一部である第3の領域に前記第1の導電層に接続して形成された前記第1導電型の第4の導電層と、前記第2の領域の一部である第4の領域に前記第1の導電層に接続して形成された前記第1導電型の第5の導電層と、前記第1の領域の他の一部である第5の領域に前記第1の導電層に接続して形成された前記第1導電型の第6の導電層と、前記第2の領域の他の一部である第6の領域に前記第1の導電層に接続して形成された前記第1導電型の第7の導電層と、前記第3の領域と前記第4の領域との間の第7の領域に前記第1の素子分離絶縁膜に接して形成された前記第2導電型の第8の導電層とを有する半導体層と、前記半導体層内に形成され、前記第2の導電層、前記第3導電層及び前記第6の導電層と前記4の導電層とを分離し、前記第2の導電層、前記第3導電層及び前記第6の導電層と前記第5の導電層とを分離する第2の素子分離絶縁膜と、前記第2の導電層上に形成された第1のゲート絶縁膜と、前記第3の導電層上に形成された第2のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、前記第4の導電層を介して前記第1の導電層に電気的に接続された第1のゲート電極と、前記第2のゲート絶縁膜上に形成され、前記第5の導電層を介して前記第2の導電層に電気的に接続された第2のゲート電極とを有することを特徴とする半導体装置。半導体基板に、第1の領域を画定する第1の素子分離絶縁膜を形成する工程と、前記第1の素子分離絶縁膜が形成された前記半導体基板上に、半導体層を形成する工程と、前記半導体層に、前記第1の領域の一部の領域を含む第2の領域と、前記第1の領域の他の一部の領域を含む第3の領域を画定する第2の素子分離絶縁膜を形成する工程と、前記半導体基板及び前記半導体層に、前記第2の素子絶縁膜の底部よりも深く、前記第1の素子分離絶縁膜の底部よりも浅い第1導電型の第1のウェルを形成する工程と、前記半導体層の前記第2の領域上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記半導体層の前記第3の領域を介して前記第1のウェルに電気的に接続されたゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記第2の素子分離絶縁膜を形成する工程の後、前記半導体基板に、前記第1の素子分離絶縁膜の底部よりも深い第2導電型の第2のウェルを形成する工程を更に有することを特徴とする半導体装置の製造方法。請求項7又は8記載の半導体装置の製造方法において、前記ゲート電極を形成する工程の後、前記半導体層の前記第2の領域に、底部が前記第1の素子分離絶縁膜に接する前記第2導電型のソース/ドレイン領域を形成する工程を更に有することを特徴とする半導体装置の製造方法。請求項7乃至9のいずれか1項に記載の半導体装置の製造方法において、前記第2の素子分離絶縁膜を形成する工程では、前記半導体層及び前記第2の素子分離絶縁膜の表面が平坦になるように、前記第2の素子分離絶縁膜を形成することを特徴とする半導体装置の製造方法。トランジスタの更なる高速化及び低消費電力化のために、寄生容量をより低減しうる半導体装置の構造及び製造方法が待望されている。本発明の目的は、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供することにある。実施形態の一観点によれば、半導体基板に第1の領域を画定する第1の素子分離絶縁膜と、前記半導体基板の前記第1の領域に形成された第1導電型の第1の導電層と、前記半導体基板上に形成され、前記第1の領域の一部である第2の領域に前記第1の導電層に接続して形成された前記第1導電型の第2の導電層と、前記第1の領域の他の一部である第3の領域に前記第1の導電層に接続して形成された前記第1導電型の第3の導電層とを有する半導体層と、前記半導体層内に設けられ、前記第2の導電層と前記第3の導電層とを分離する第2の素子分離絶縁膜と、前記第2の導電層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第3の導電層を介して前記第1の導電層に電気的に接続されたゲート電極とを有する半導体装置が提供される。また、実施形態の他の観点によれば、半導体基板に第1の領域及び第2の領域を画定する第1の素子分離絶縁膜と、前記半導体基板の前記第1の領域に形成され、前記第1の素子分離絶縁膜の底部よりも浅い第1導電型の第1の導電層と、前記半導体基板の前記第2の領域に形成され、前記第1の素子分離絶縁膜の底部よりも浅い前記第1導電型の第2の導電層と、前記第1の導電層及び前記第2の導電層下の前記半導体基板内に形成され、前記第1の素子分離絶縁膜の底部よりも深い第2導電型の第3の導電層と、前記半導体基板上に形成され、前記第1の領域の一部である第3の領域に前記第1の導電層に接続して形成された前記第1導電型の第4の導電層と、前記第2の領域の一部である第4の領域に前記第1の導電層に接続して形成された前記第1導電型の第5の導電層と、前記第1の領域の他の一部である第5の領域に前記第1の導電層に接続して形成された前記第1導電型の第6の導電層と、前記第2の領域の他の一部である第6の領域に前記第1の導電層に接続して形成された前記第1導電型の第7の導電層と、前記第3の領域と前記第4の領域との間の第7の領域に前記第1の素子分離絶縁膜に接して形成された前記第2導電型の第8の導電層とを有する半導体層と、前記半導体層内に形成され、前記第2の導電層、前記第3導電層及び前記第6の導電層と前記4の導電層とを分離し、前記第2の導電層、前記第3導電層及び前記第6の導電層と前記第5の導電層とを分離する第2の素子分離絶縁膜と、前記第2の導電層上に形成された第1のゲート絶縁膜と、前記第3の導電層上に形成された第2のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、前記第4の導電層を介して前記第1の導電層に電気的に接続された第1のゲート電極と、前記第2のゲート絶縁膜上に形成され、前記第5の導電層を介して前記第2の導電層に電気的に接続された第2のゲート電極とを有する半導体装置が提供される。また、実施形態の更に他の観点によれば、半導体基板に、第1の領域を画定する第1の素子分離絶縁膜を形成する工程と、前記第1の素子分離絶縁膜が形成された前記半導体基板上に、半導体層を形成する工程と、前記半導体層に、前記第1の領域の一部の領域を含む第2の領域と、前記第1の領域の他の一部の領域を含む第3の領域を画定する第2の素子分離絶縁膜を形成する工程と、前記半導体基板及び前記半導体層に、前記第2の素子絶縁膜の底部よりも深く、前記第1の素子分離絶縁膜の底部よりも浅い第1導電型の第1のウェルを形成する工程と、前記半導体層の前記第2の領域上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記半導体層の前記第3の領域を介して前記第1のウェルに電気的に接続されたゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。開示の半導体装置及びその製造方法によれば、寄生容量を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。一実施形態による半導体装置及びその製造方法について図1乃至図24を用いて説明する。図1は、本実施形態による半導体装置の構造を示す平面図である。図2は、本実施形態による半導体装置の構造を示す概略断面図である。図3乃至図24は、本実施形態による半導体装置の製造方法を示す工程図である。はじめに、本実施形態による半導体装置の構造について図1及び図2を用いて説明する。なお、図2aは図1のA-A′線断面図であり、図2bは図1のB-B′線断面図である。シリコン基板10には、活性領域20を画定する素子分離絶縁膜18が形成されている。活性領域20は、トランジスタのチャネル領域下からボディコンタクト領域に至るボディ領域が形成される領域である。素子分離絶縁膜18が形成されたシリコン基板10上には、シリコン膜22,24が形成されている。このシリコン膜22,24は、シリコン基板10上にエピタキシャル成長された単結晶シリコン膜22と、素子分離絶縁膜18上に成長された多結晶シリコン膜24とを含む。シリコン膜22,24内には、活性領域32a,32bを画定する素子分離絶縁膜32が設けられている。活性領域32aは、トランジスタのチャネル領域及びソース/ドレイン領域48が形成される領域であり、チャネル領域部分が活性領域20の一部の領域に接続して形成されている。活性領域32bは、ボディコンタクト領域が形成される領域であり、活性領域20の他の一部の領域に接続して形成されている。シリコン基板10内には、素子分離絶縁膜18の底部よりも深いNウェル34が形成されている。また、シリコン基板10及びシリコン膜22,24の、素子分離絶縁膜32の底部よりも深く、素子分離絶縁膜18の底部よりも浅い領域には、Pウェル36が形成されている。これにより、Pウェル36は、Nウェル34によってシリコン基板10の他の領域から分離されている。なお、本願明細書では、二重ウェルの中のウェルPウェル36を、シリコン基板10の表面部に形成された導電層と、活性領域32aに形成された導電層と、活性領域32bに形成された導電層とに分けて説明することがある。また、二重ウェルの外のウェルNウェル34についても、導電層と表現することがある。活性領域32a上には、ゲート絶縁膜38を介してゲート電極40が形成されている。ゲート電極40の両側の活性領域32a内には、ソース/ドレイン領域48が形成されている。なお、本願明細書では、ソース/ドレイン領域を導電層と呼ぶこともある。こうして、活性領域32aには、ゲート電極40及びソース/ドレイン領域48を有するN型トランジスタが形成されている。本実施形態による半導体装置は、一の活性領域32a内に、ソース/ドレイン領域48の一方を共用する2つのN型トランジスタを有している。これらN型トランジスタのソース/ドレイン領域48の底面は、素子分離絶縁膜18に達しており、各トランジスタのボディ領域Pウェル36は、Nウェル34、素子分離絶縁膜18及びソース/ドレイン領域48によって互いに分離されている。活性領域32b内には、Pウェル36へのコンタクト層としてのP型不純物層50が形成されている。これにより、P型不純物層50は、Pウェル36を介してN型トランジスタのボディ領域に電気的に接続されている。N型トランジスタのゲート電極40上、ソース/ドレイン領域48上、P型不純物層50上には、金属シリサイド膜52が形成されている。N型トランジスタが形成されたシリコン基板10上には、層間絶縁膜54が形成されている。層間絶縁膜54には、ソース/ドレイン領域48上の金属シリサイド膜52に接続されたコンタクトプラグ60と、ゲート電極40及びP型不純物層50上の金属シリサイド膜52に接続されたコンタクトプラグ62とが埋め込まれている。コンタクトプラグ62は、ゲート電極40とP型不純物層50とを接続するシェアードコンタクトである。このように、本実施形態による半導体装置では、ソース/ドレイン領域48の底部が素子分離絶縁膜18に接している。また、トランジスタのチャネル領域活性領域32aとボディコンタクト領域活性領域32bとは素子分離絶縁膜32により分離されており、P型不純物層50とソース/ドレイン領域48とは直に接していない。これにより、ソース/ドレイン領域48とPウェル36及びP型不純物層50との間の接合容量を大幅に低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。また、一の活性領域32a内に、ソース/ドレイン領域48の一方を共用する2つのN型トランジスタが形成されている。この2つのN型トランジスタのボディ領域は、ソース/ドレイン領域48及び素子分離絶縁膜18によって分離することができ、素子分離絶縁膜32によって分離することを要しない。これにより、素子の配置間隔を狭めることができ、集積度を向上することができる。なお、ソース/ドレイン領域の一方同士が接続された2つのN型トランジスタを含む回路の一例としては、例えば、CMOSNAND回路が挙げられる。次に、本実施形態による半導体装置の製造方法について図3乃至図24を用いて説明する。なお、図3,5,7,10,12,14,16,18,20,23は、本実施形態による半導体装置の製造方法を示す平面図である。図4、6,8,9,11,13,15,17,19,21,22,24は、本実施形態による半導体装置の製造方法を示す工程断面図である。図4、6,8,9,11,13,15,17,19,21,22,24においてa図及びb図は、それぞれ、図1のA-A′線断面図及びB-B′線断面図に対応している。まず、シリコン基板10上に、例えば熱酸化法により、例えば膜厚3~10nm程度のシリコン酸化膜12を形成する。次いで、シリコン酸化膜12上に、例えばLPCVD法により、例えば膜厚70~100nm程度のシリコン窒化膜14を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜14及びシリコン酸化膜12をパターニングし、深い素子分離絶縁膜18の形成予定領域のシリコン窒化膜14及びシリコン酸化膜12を除去する。次いで、シリコン窒化膜14をマスクとしてシリコン基板10をドライエッチングし、シリコン基板10に、深さが例えば300nm程度の素子分離溝16を形成する図3、図4a、b。次いで、例えば熱酸化法により、素子分離溝16の側壁及び底面に、膜厚5nm程度のシリコン酸化膜図示せずを形成する。次いで、全面に、例えば高密度プラズマCVD法により、例えば膜厚450nm程度のシリコン酸化膜を堆積する。次いで、例えばCMPChemicalMechanicalPolishing:化学的機械的研磨法により、シリコン窒化膜14上のシリコン酸化膜を除去する。こうして、いわゆるSTIShallowTrenchIsolation法により、素子分離溝16に埋め込まれたシリコン酸化膜により、活性領域20を画定する素子分離絶縁膜18を形成する。活性領域20は、トランジスタのチャネル領域下からボディコンタクト領域に至るボディ領域を画定するためのものである。ここでは、例えば、幅100nmのストライプ状の活性領域20を、100nm間隔で形成するものとする。次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜14を除去する。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜12を除去するとともに、シリコン基板10の表面と素子分離絶縁膜18の表面とが平坦になるように、素子分離絶縁膜18をエッチングする図5、図6a、b。次いで、全面に、例えばLPCVD法により、シリコン膜を成長する。この際、シリコン基板10が露出している活性領域20上には単結晶シリコン膜22がエピタキシャル成長し、素子分離絶縁膜18上には多結晶シリコン膜24が成長する図7、図8a、b。単結晶シリコン膜22及び多結晶シリコン膜24は、例えば、原料ガスにSi2H6又はSiH4ガスを用い、成長温度を580°C~700°C、好ましくは650°C~700°C、圧力を20Pa~100Paとしてシリコン膜を成長する。これにより、活性領域20上に単結晶シリコン膜22を選択的にエピタキシャル成長し、素子分離絶縁膜18上に多結晶シリコン膜24を選択的に成長することができる。また、単結晶シリコン膜22及び多結晶シリコン膜24の膜厚を、ほぼ均一にすることができる。次いで、全面に、例えばLPCVD法により、例えば膜厚50nm程度のシリコン窒化膜26を形成する図9。なお、シリコン窒化膜26とシリコン膜22,24との間にシリコン酸化膜を形成するようにしてもよい。次いで、フォトリソグラフィにより、シリコン窒化膜26上に、活性領域32a,32bの形成領域を覆い、素子分離絶縁膜32の形成領域を露出するフォトレジスト膜28を形成する図10、図11a、b。次いで、フォトレジスト膜28をマスクとしてシリコン窒化膜26ドライエッチングし、フォトレジスト膜28のパターンをシリコン窒化膜26に転写する。次いで、例えばアッシングにより、フォトレジスト膜28を除去する図12、図13a、b。次いで、シリコン窒化膜26をマスクとして単結晶シリコン膜22及び多結晶シリコン膜24をドライエッチングし、素子分離絶縁膜32の形成領域の単結晶シリコン膜22及び多結晶シリコン膜24を除去する。これにより、単結晶シリコン膜22及び多結晶シリコン膜24に、素子分離絶縁膜32を埋め込むための素子分離溝30を形成する図14、図15a、b。次いで、例えば熱酸化法により、素子分離溝30の側壁及び底面に、膜厚5nm程度のシリコン酸化膜図示せずを形成する。次いで、全面に、例えば高密度プラズマCVD法により、例えば膜厚120nm程度のシリコン酸化膜を堆積する。次いで、例えばCMP法により、シリコン窒化膜26上のシリコン酸化膜を除去する。こうして、STI法により、素子分離溝30に埋め込まれたシリコン酸化膜により素子分離絶縁膜32を形成する。これにより、単結晶シリコン膜22及び多結晶シリコン膜24に、活性領域32aと活性領域32bとを画定する。活性領域32aは、トランジスタのチャネル領域及びソース/ドレイン領域48を形成するための領域である。なお、本願明細書では、トランジスタのチャネル領域及びソース/ドレイン領域48を形成するためのこの領域を、トランジスタ形成領域と呼ぶこともある。活性領域32bは、トランジスタのボディ領域から電極を引き出すためのボディコンタクト領域を形成するための領域である。ここでは、例えば、活性領域32aから100nm離間して100nm幅の活性領域32bを形成するものとする。次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜26を除去する。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、単結晶シリコン膜22及び多結晶シリコン膜24の表面と素子分離絶縁膜32の表面とが平坦になるように、素子分離絶縁膜32をエッチングする。次いで、フォトリソグラフィ及びイオン注入により、シリコン基板10内に、素子分離絶縁膜18の底部よりも深いNウェル34を形成する。また、シリコン基板10内及びシリコン膜22,24内に、素子分離絶縁膜32の底部よりも深く、素子分離絶縁膜18の底部よりも浅いPウェル36を形成する図16、図17a、b。Pウェル36を形成する際のイオン注入には、所定のチャネルイオン注入も含まれる。なお、Nウェル34及びPウェルの形成は、シリコン膜22,24の形成後、素子分離絶縁膜32の形成前に行ってもよい。次いで、単結晶シリコン膜22及び多結晶シリコン膜24の表面を熱酸化し、シリコン酸化膜のゲート絶縁膜38を形成する。次いで、ゲート絶縁膜38上に、例えばLPCVD法により、例えば膜厚100nmの多結晶シリコン膜を堆積する。次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、多結晶シリコンのゲート電極40を形成する図18、図19a、b。ここでは、例えばゲート長が50nmのゲート電極40を形成するものとする。なお、本実施形態では、単結晶シリコン膜22及び多結晶シリコン膜24の表面と素子分離絶縁膜32の表面とが平坦化されており、ゲート電極40となる多結晶シリコン膜の形成面が略平坦であるため、ゲート電極40のパターニングが容易である。次いで、ゲート電極40をマスクとしてイオン注入を行い、ゲート電極40の両側の活性領域32a内に、エクステンション領域となるN型不純物層42を形成する。必要に応じて、N型不純物層42とともにP型ポケット領域を形成するようにしてもよい。次いで、例えばCVD法によりシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングし、ゲート電極40の側壁部分に、シリコン酸化膜のサイドウォールスペーサ44を形成する。サイドウォールスペーサ44は、シリコン窒化膜などの他の絶縁膜により形成してもよい。次いで、ゲート電極40及びサイドウォールスペーサ44をマスクとしてイオン注入を行い、ゲート電極40の両側の活性領域32a内に、N型不純物層42とともにN型トランジスタのソース/ドレイン領域48を形成するN型不純物層46を形成する。この際、ソース/ドレイン領域48の底部が素子分離絶縁膜18に接するように形成することで、2つのN型トランジスタのボディ領域を分離しつつ、ソース/ドレイン領域48の一方を短絡することができる。こうして、シリコン基板10上に、ゲート電極40及びソース/ドレイン領域48を有するN型トランジスタを形成する。次いで、イオン注入により、活性領域32b内に、ボディコンタクト領域となるP型不純物層50を形成する図20、図21a、b。次いで、サリサイドプロセスにより、ソース/ドレイン領域48上、ゲート電極48上、及びP型不純物層50上に、金属シリサイド膜52を選択的に形成する図22a、b。金属シリサイド膜52の形成用の金属材料としては、例えば、チタンTi、コバルトCo、ニッケルNi等を用いることができる。次いで、N型トランジスタが形成されたシリコン基板10上に、例えばCVD法により、シリコン酸化膜等の絶縁膜を堆積し、層間絶縁膜54を形成する。次いで、例えばCMP法により、層間絶縁膜54の表面を平坦化する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜54に、コンタクトホール56,58を形成する。コンタクトホール56は、ソース/ドレイン領域48上の金属シリサイド膜52に達するように形成される。コンタクトホール58は、ゲート電極48の端部からP型不純物層50に至る領域に、ゲート電極48及びP型不純物層50上の金属シリサイド膜52に達するように形成される。次いで、バリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール56内に埋め込まれたコンタクトプラグ60と、コンタクトホール58内に埋め込まれたコンタクトプラグ62とを形成する図23、図24a、b。コンタクトプラグ62は、ゲート電極48とPウェル36ボディ領域とを接続するためのシェアードコンタクトである。この後、コンタクトプラグ60,62が埋め込まれた層間絶縁膜54上に、所望の配線層を形成し、本実施形態による半導体装置を完成する。このように、本実施形態によれば、チャネル領域とボディコンタクト領域とを浅い素子分離絶縁膜によって分離するので、ソース/ドレイン領域とボディコンタクト領域のコンタクト層とが直に接することを防止することができる。また、ソース/ドレイン領域48の底部が素子分離絶縁膜に接するようにしている。これにより、ソース/ドレイン領域とウェル及びコンタクト層との間の接合容量を大幅に低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。また、ソース/ドレイン領域の一方を共用する2つのN型トランジスタを一の活性領域内に形成し、これらトランジスタのボディ領域をソース/ドレイン領域によって分離するので、素子の配置間隔を狭めることができ、集積度を向上することができる。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、上記実施形態では、N型のDTMOSを有する半導体装置について示したが、P型のDTMOSを有する半導体装置の場合も同様である。P型のDTMOSでは、各層の導電型がN型のDTMOSとは逆になる。また、上記実施形態では、ソース/ドレイン領域48の一方を共用する2つのN型トランジスタを活性領域32a内に形成したが、必ずしもソース/ドレイン領域48を共用する必要はない。各トランジスタを、別々の活性領域32a内に形成するようにしてもよい。この場合、2つのトランジスタ形成領域は、例えば図25に示すように、素子分離絶縁膜32によって分離する。ソース/ドレイン領域48は、必ずしも素子分離絶縁膜18に接している必要はない。なお、図25は、N型DTMOSとP型DTMOSとを隣接して形成した場合の例である。P型DTMOSは、例えば、Pウェル70と、Nウェル72と、P型のソース/ドレイン領域74により形成する。P型DTMOSのゲート電極48は、例えばP型の多結晶シリコンにより形成する。また、上記実施形態では、2つのトランジスタを隣接して形成したが、必ずしも2つのトランジスタを隣接して形成する必要はない。1つのトランジスタだけを形成するようにしてもよいし、3つ以上のトランジスタを隣接して形成するようにしてもよい。また、上記実施形態では、ソース/ドレイン領域48の表面部に金属シリサイド膜52を形成したが、ソース/ドレイン領域48の素子分離絶縁膜18に接する領域までをシリサイド化するようにしてもよい。本実施形態による半導体装置では、ソース/ドレイン領域48を多結晶シリコン膜24内に形成するため、単結晶シリコン内に形成する場合と比較して抵抗値が高くなる。ソース/ドレイン領域48を底部までシリサイド化することにより、多結晶シリコン膜24を用いることによる抵抗増加を補償することができる。また、上記実施形態では、二重ウェルを形成して各トランジスタのボディ領域を分離したが、SOI基板上に形成する場合など、他の分離手段を有している場合には必ずしも二重ウェル内に形成する必要はない。また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。以上の実施形態に関し、更に以下の付記を開示する。付記1半導体基板に第1の領域を画定する第1の素子分離絶縁膜と、前記半導体基板の前記第1の領域に形成された第1導電型の第1の導電層と、前記半導体基板上に形成され、前記第1の領域の一部である第2の領域に前記第1の導電層に接続して形成された前記第1導電型の第2の導電層と、前記第1の領域の他の一部である第3の領域に前記第1の導電層に接続して形成された前記第1導電型の第3の導電層とを有する半導体層と、前記半導体層内に設けられ、前記第2の導電層と前記第3の導電層とを分離する第2の素子分離絶縁膜と、前記第2の導電層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第3の導電層を介して前記第1の導電層に電気的に接続されたゲート電極とを有することを特徴とする半導体装置。付記2付記1記載の半導体装置において、前記半導体層は、前記第2の導電層を挟むように配置され、底部が前記第1の素子分離絶縁膜に接する第2導電型のソース/ドレイン領域を更に有することを特徴とする半導体装置。付記3付記2記載の半導体装置において、前記半導体層は、単結晶半導体領域と、多結晶半導体領域とを有し、前記ソース/ドレイン領域は、多結晶半導体領域に形成されていることを特徴とする半導体装置。付記4付記1乃至3のいずれか1項に記載の半導体装置において、前記半導体層及び前記第2の素子分離絶縁膜の表面は、平坦化されていることを特徴とする半導体装置。付記5付記1乃至4のいずれか1項に記載の半導体装置において、前記第1の導電層は、前記第1の素子分離絶縁膜の底部より浅いことを特徴とする半導体装置。付記6付記1乃至5のいずれか1項に記載の半導体装置において、前記第1の導電層下の前記半導体基板内に形成され、前記第1の素子分離絶縁膜の底部よりも深い第4の導電層を更に有することを特徴とする半導体装置。付記7半導体基板に第1の領域及び第2の領域を画定する第1の素子分離絶縁膜と、前記半導体基板の前記第1の領域に形成され、前記第1の素子分離絶縁膜の底部よりも浅い第1導電型の第1の導電層と、前記半導体基板の前記第2の領域に形成され、前記第1の素子分離絶縁膜の底部よりも浅い前記第1導電型の第2の導電層と、前記第1の導電層及び前記第2の導電層下の前記半導体基板内に形成され、前記第1の素子分離絶縁膜の底部よりも深い第2導電型の第3の導電層と、前記半導体基板上に形成され、前記第1の領域の一部である第3の領域に前記第1の導電層に接続して形成された前記第1導電型の第4の導電層と、前記第2の領域の一部である第4の領域に前記第1の導電層に接続して形成された前記第1導電型の第5の導電層と、前記第1の領域の他の一部である第5の領域に前記第1の導電層に接続して形成された前記第1導電型の第6の導電層と、前記第2の領域の他の一部である第6の領域に前記第1の導電層に接続して形成された前記第1導電型の第7の導電層と、前記第3の領域と前記第4の領域との間の第7の領域に前記第1の素子分離絶縁膜に接して形成された前記第2導電型の第8の導電層とを有する半導体層と、前記半導体層内に形成され、前記第2の導電層、前記第3導電層及び前記第6の導電層と前記4の導電層とを分離し、前記第2の導電層、前記第3導電層及び前記第6の導電層と前記第5の導電層とを分離する第2の素子分離絶縁膜と、前記第2の導電層上に形成された第1のゲート絶縁膜と、前記第3の導電層上に形成された第2のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、前記第4の導電層を介して前記第1の導電層に電気的に接続された第1のゲート電極と、前記第2のゲート絶縁膜上に形成され、前記第5の導電層を介して前記第2の導電層に電気的に接続された第2のゲート電極とを有することを特徴とする半導体装置。付記8付記7記載の半導体装置において、前記半導体層は、単結晶半導体領域と、多結晶半導体領域とを有し、前記第8の導電層は、多結晶半導体領域に形成されていることを特徴とする半導体装置。付記9付記7又は8記載の半導体装置において、前記半導体層及び前記第2の素子分離絶縁膜の表面は、平坦化されていることを特徴とする半導体装置。付記10半導体基板に、第1の領域を画定する第1の素子分離絶縁膜を形成する工程と、前記第1の素子分離絶縁膜が形成された前記半導体基板上に、半導体層を形成する工程と、前記半導体層に、前記第1の領域の一部の領域を含む第2の領域と、前記第1の領域の他の一部の領域を含む第3の領域を画定する第2の素子分離絶縁膜を形成する工程と、前記半導体基板及び前記半導体層に、前記第2の素子絶縁膜の底部よりも深く、前記第1の素子分離絶縁膜の底部よりも浅い第1導電型の第1のウェルを形成する工程と、前記半導体層の前記第2の領域上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記半導体層の前記第3の領域を介して前記第1のウェルに電気的に接続されたゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。付記11付記10記載の半導体装置の製造方法において、前記第2の素子分離絶縁膜を形成する工程の後、前記半導体基板に、前記第1の素子分離絶縁膜の底部よりも深い第2導電型の第2のウェルを形成する工程を更に有することを特徴とする半導体装置の製造方法。付記12付記10又は11記載の半導体装置の製造方法において、前記ゲート電極を形成する工程の後、前記半導体層の前記第2の領域に、底部が前記第1の素子分離絶縁膜に接する前記第2導電型のソース/ドレイン領域を形成する工程を更に有することを特徴とする半導体装置の製造方法。付記13付記12記載の半導体装置の製造方法において、前記第2の領域は、前記第1の素子分離絶縁膜上に位置し、前記第1の領域の前記一部の領域を挟むように配置された第4の領域及び第5の領域を含み、前記ソース/ドレイン領域を形成する領域では、前記第4の領域及び前記第5の領域に前記ソース/ドレイン領域を形成することを特徴とする半導体装置の製造方法。付記14付記10乃至13のいずれか1項に記載の半導体装置の製造方法において、前記半導体層を形成する工程では、前記第1の領域上に単結晶半導体層を成長し、前記第1の素子分離絶縁膜上に多結晶半導体層を成長することを特徴とする半導体装置の製造方法。付記15付記10乃至14のいずれか1項に記載の半導体装置の製造方法において、前記第2の素子分離絶縁膜を形成する工程では、前記半導体層及び前記第2の素子分離絶縁膜の表面が平坦になるように、前記第2の素子分離絶縁膜を形成することを特徴とする半導体装置の製造方法。"