"ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、前記ウェル、及び前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートに電圧を印加する制御回路と、を備え、前記メモリセルの消去動作において、前記制御回路は、第1の消去電圧が階段状に上昇する第1のパルス波を、前記ウェルに印加し、その後、第2の消去電圧の第2のパルス波を、前記ウェルに印加することを特徴とする半導体記憶装置。前記第1のパルス波の第1のパルス幅は、前記第2のパルス波の第2のパルス幅よりも大きいことを特徴とする請求項1に記載の半導体記憶装置。前記第2の消去電圧は、前記第1の消去電圧の最終値よりも高いことを特徴とする請求項1または2に記載の半導体記憶装置。前記第2の消去電圧は、階段状に上昇することを特徴とする請求項1に記載の半導体記憶装置。階段状に上昇する前記第2の消去電圧の初期値は、階段状に上昇する前記第1の消去電圧の最終値のよりも低いことを特徴とする請求項4に記載の半導体記憶装置。階段状に上昇する前記第2の消去電圧の最終値は、階段状に上昇する前記第1の消去電圧の最終値よりも高いことを特徴とする請求項4または5に記載の半導体記憶装置。階段状に上昇する前記第2の消去電圧の段差は、階段状に上昇する前記第1の消去電圧の段差よりも小さいことを特徴とする請求項4または5に記載の半導体記憶装置。前記メモリセルの消去動作において、前記ウェル制御回路は、前記第2のパルス波を、前記ウェルに印加した後、第3の消去電圧の第3のパルス波を、前記ウェルに印加することを特徴とする請求項1ないし7のいずれか一項に記載の半導体記憶装置。前記第3の消去電圧は、前記第2の消去電圧よりも高いことを特徴とする請求項8に記載の半導体記憶装置。前記第3の消去電圧は、階段状に上昇する前記第2の消去電圧の最終値と等しいことを特徴とする請求項8に記載の半導体記憶装置。階段状に上昇する前記第2の消去電圧の段数は、階段状に上昇する前記第1の消去電圧の段数と異なることを特徴とする請求項4に記載の半導体記憶装置。階段状に上昇する前記第1の消去電圧の段差は、前記第2のパルス波の前記第2の消去電圧と、階段状に上昇する前記第1の消去電圧の最終値との差よりも小さいことを特徴とする請求項1に記載の半導体記憶装置。前記ウェルへの前記第1のパルス波の印加と、前記ウェルへの前記第2のパルス波の印加との間に、前記メモリセルの消去が完了したか否かを検証する消去ベリファイが実行されることを特徴とする請求項1ないし6のいずれか一項に記載の半導体記憶装置。前記消去ベリファイにより前記メモリセルの消去が完了していないと検証された場合に、前記ウェル制御回路は、前記第2のパルス波を、前記ウェルに印加することを特徴とする請求項13に記載の半導体記憶装置。前記消去ベリファイにより前記メモリセルの消去が完了していないと検証された場合に、前記ウェル制御回路は、前記メモリセルの閾値電圧のレベルに応じて、階段状の前記第2のパルスの段数を変化させることを特徴とする請求項13に記載の半導体記憶装置。ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、前記ウェル、及び前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートの電位を制御する制御回路と、を備え、前記メモリセルの書き込み動作において、前記制御回路は、第1の書き込み電圧が階段状に上昇する第1のパルス波を、前記制御ゲートに印加し、その後、第2の書き込み電圧の第2のパルス波を、前記制御ゲートに印加することを特徴とする半導体記憶装置。信頼性の低下を抑制することが可能な半導体記憶装置を提供する。実施例に従った半導体記憶装置は、ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルを備える。半導体記憶装置は、前記ウェル、及び前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートに電圧を印加する制御回路を備える。前記メモリセルの消去動作において、前記制御回路は、第1の消去電圧が階段状に上昇する第1のパルス波を、前記ウェルに印加し、その後、第2の消去電圧の第2のパルス波を、前記ウェルに印加する。以下、各実施例について、図面に基づいて説明する。図1は、本発明の実施例1に係るNAND型フラッシュメモリ100の構成の一例を示すブロック図である。また、図2は、図1に示すメモリセルアレイ1の構成の一例を示す回路図である。図1に示すように、NAND型フラッシュメモリ100は、メモリセルアレイ1と、ビット線制御回路2と、カラムデコーダ3と、データ入出力バッファ4と、データ入出力端子5と、ロウデコーダ6と、制御回路7と、制御信号入力端子8と、ソース線制御回路9と、ウェル制御回路10と、を備える。メモリセルアレイ1は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ1は、例えば、EEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック図2で構成されている。このメモリセルアレイ1には、ビット線の電圧を制御するためのビット線制御回路2と、ワード線の電圧を制御するためのロウデコーダ6とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ6により選択され、残りのブロックが非選択とされる。このビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。また、ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内の該データ記憶回路は、カラムデコーダ3により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択された該データ記憶回路に記憶される。データ入出力端子5からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。ロウデコーダ6は、メモリセルアレイ1に接続されている。このロウデコーダ6は、メモリセルアレイ1のワード線メモリセルMの制御ゲートに、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。ロウデコーダ6は、例えば、書き込み電圧をパルス波で、メモリセルMの制御ゲートに印加する。ソース線制御回路9は、メモリセルアレイ1に接続されている。このソース線制御回路9は、ソース線SRCの電圧を制御するようになっている。ウェル制御回路10は、メモリセルアレイ1に接続されている。このウェル制御回路10は、メモリセルが形成される半導体基板ウェルの電圧を制御するようになっている。ウェル制御回路10は、例えば、消去電圧をパルス波でウェルに印加する。制御回路7は、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、および、ウェル制御回路10を、制御するようになっている。ここでは、この制御回路7には、電源電圧を昇圧する後述のポンプ回路等が含まれている。制御回路7は、該ポンプ回路により電源電圧を必要に応じて昇圧し、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、および、ウェル制御回路10に、供給するようになっている。また、制御回路7はメモリセルアレイ1が配置されるチップとは別のチップに存在しても良い。この制御回路7は、外部から制御信号入力端子8を介して入力される制御信号コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、レディ/ビジー信号RY/BY等およびデータ入出力端子5からデータ入出力バッファ4を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路7は、該制御信号およびコマンドに応じて、データのプログラム書き込み、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ1の各部に供給する。ここで、図2に示すように、メモリセルアレイ1は、複数のNANDセルユニット1aが接続されて構成されるブロックBLK0~BLKnを有する。なお、各ブロックBLK0~BLKnは、半導体基板のn型のウェルWellnに形成されたp型のウェルWellpに形成されている。NANDセルユニット1aは、NANDストリングを構成する直列接続された複数n1例えば64個のメモリセルM0~Mnと、ドレイン側選択MOSトランジスタSGDTrと、ソース側選択MOSトランジスタSGSTrとにより、構成されている。また、ソース側選択MOSトランジスタSGSTrは、ソース線SRCに接続されている。なお、ソース側選択ゲートトランジスタSGSTr、および、ドレイン側選択ゲートトランジスタSGDTrは、ここでは、nMOSトランジスタである。各行に配置されたメモリセルM0~Mnの制御ゲートは、それぞれ、ワード線WL0~WLnに接続されている。ビット線BL0~BLmは、ワード線WL0~WLnおよびソース線SRCと直行するように配置されている。また、ドレイン側選択MOSトランジスタSGDTrのゲートは、ドレイン側選択ゲート線SGDに接続されている。そして、ドレイン側選択ゲートトランジスタSGDTrは、NANDストリング1a1の一端とビット線BL0~BLmとの間に接続されている。また、ソース側選択MOSトランジスタSGSTrのゲートは、ソース側選択ゲート線SGSに接続されている。そして、ソース側選択ゲートトランジスタSGSTrは、NANDストリング1a1の他端とソース線SRCとの間に接続されている。ロウデコーダ6は、トランスファーゲート図示せずを介して、ワード線WL0~WLn、ドレイン側選択ゲート線SGDおよびソース側選択ゲート線SGSに接続されている。このトランスファーゲートをオンすることにより、ワード線WL0~WLn、ドレイン側選択ゲート線SGDおよびソース側選択ゲート線SGSに所定の電圧が印加できる状態になる。一方、トランスファーゲートをオフにすることにより、ワード線WL0~WLn、ドレイン側選択ゲート線SGDおよびソース側選択ゲート線SGSをフローティング状態にすることができる。このように、ロウデコーダ6は、メモリセルアレイ1の各ブロックBLK0~BLKnを選択し、選択したブロックの書き込み読み出し動作を制御する。すなわち、ロウデコーダ6は、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線メモリセルの制御ゲートに印加する電圧を制御することによりメモリセルを選択する。ここで、ブロックBLK0を消去して、ブロックBLK1を消去しない場合を考える。消去ブロックBLK0のワード線WL0~WLn、ドレイン側選択ゲート線SGDおよびソース側選択ゲート線SGSには0Vを印加するため、ブロックBLK0に接続されたロウデコーダ6のトランスファーゲートをオンにする。一方、非消去ブロックBLK1のワード線WL0~WLnはフローティング状態にするため、ブロックBLK1に接続されたロウデコーダ6のトランスファーゲートをオフにする。消去する際には、ウェルWellp、Wellnには共通に消去電圧が印加される。すなわち、非消去ブロックBLK1のワード線は容量カップリングにより電位が上昇する。その結果、非消去ブロックBLK1のトランスファーゲートのソースドレイン間には大きな電位差が発生する。この消去状態が永く続くと、非消去ブロックBLK1のトランスファーゲートが劣化してしまう。ここで、図3は、図2に示すメモリセルアレイ1の1つのメモリセルの断面を示す断面図である。図3に示すように、メモリセルMM0~Mnは、浮遊ゲートFGと、制御ゲートCGWLと、拡散層42と、を有する。なお、制御ゲートCGは、ワード線WLと電気的に接続され、複数のメモリセルM0~Mn間において共通となっている。半導体基板に形成されたウェルWellp図3ではウェル41と称するには、メモリセルMのソースドレイン拡散層ここではn拡散層となる拡散層42が形成されている。また、ウェル41の上にはゲート絶縁膜トンネル絶縁膜43を介して浮遊ゲートFGが形成されている。この浮遊ゲートFG上には、ゲート絶縁膜45を介して制御ゲートCGが形成されている。このメモリセルMは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートFGに蓄えられる電荷量により決まる。浮遊ゲートFG中の電荷量は、ゲート絶縁膜43を通るトンネル電流で変化させることができる。すなわち、ウェル41と拡散層ソース拡散層/ドレイン拡散層42とに対して、制御ゲートCGを十分高い電圧にすると、ゲート絶縁膜43を通して電子が浮遊ゲートFGに注入される。これにより、メモリセルMの閾値電圧が高くなる例えば、記憶されるデータが2値の場合、書き込み状態に相当する。一方、制御ゲートCGに対して、ウェル41と拡散層ソース拡散層/ドレイン拡散層42とを十分高い電圧にすると、ゲート絶縁膜43を通して電子が浮遊ゲートFGから放出される。これにより、メモリセルMの閾値電圧が低くなる例えば、記憶されるデータが2値の場合、消去状態に相当する。このように、メモリセルMは、浮遊ゲートFGに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。また、図4は、図2に示すメモリセルアレイ1のドレイン側選択MOSトランジスタSGDTr、ソース側選択MOSトランジスタSGSTrの断面を示す断面図である。図4に示すように、ウェル41には、ドレイン側選択MOSトランジスタSGDTr、ソース側選択MOSトランジスタSGSTrのソース拡散層/ドレイン拡散層となる拡散層47が形成されている。また、ウェル41の上にはゲート絶縁膜48を介して制御ゲート49SGS、SGDが形成されている。ここで、図5は、メモリセルMの閾値電圧の分布を示す図である。図5に示すようにメモリセルMが2値データ1ビット/セルを記憶する場合、データの閾値電圧分布は、図5中Aのようになる。閾値電圧が負の状態がデータ1消去状態、閾値電圧が正の状態がデータ0となっている。また、メモリセルMが4値データ2ビット/セルを記憶する場合、データの閾値電圧分布は、図5中Bのようになる。この場合、閾値電圧の低い方から、4種類の閾値電圧分布E、A、B及びCが設けられる。これらの閾値電圧分布に対して、4通りのデータ11、01、00、10が割り付けられる。ここで、閾値電圧分布Eは、後述の消去シーケンスの一括ブロック消去によって得られる負の閾値電圧状態である。また、各閾値分布間の電圧AR,BR、CRは読み出し時、ベリファイ時の判定電圧である。また、Vread読出パス電圧と称する場合もあるは、最も高い閾値電圧分布Cの上限よりも高い電圧である。このVreadは、読み出し時において、非選択のワード線に加わる電圧である。ここで、図6は、メモリセルアレイ1の断面の一部の構成を示す図である。図6に示すように、消去動作時において、ウェル制御回路10は、制御回路7により制御され、出力電圧消去電圧VERAを出力するようになっている。この出力電圧消去電圧VERAは、ウェル制御回路10により、適宜制御されて、ウェルWellp、Wellnに印加される。なお、メモリセルMの消去動作時において、浮遊ゲートFG上に絶縁膜を介して形成されたメモリセルMの制御ゲートCGの電位は、例えば、ロウデコーダ6により固定電位接地電位に設定される。これにより、ウェルWellp、Wellnに階段状に上昇する消去電圧VERAをパルス波で印加されることで、浮遊ゲートFGよりもウェルWellp、Wellnが高電位となる。したがって、浮遊ゲートFGに蓄積された電荷がトンネル絶縁膜を介してウェルWellp、Wellnに流れるメモリセルMに記憶されたデータが消去される。一方、書き込み動作時において、ロウデコーダ6は、制御回路7により制御され、制御ゲートCGに書き込み電圧を印加するようになっている。この書き込み電圧は、ロウデコーダにより、適宜制御されて、ウェルWellp、Wellnに印加される。なお、メモリセルMの消去動作時において、ウェル制御回路10は、制御回路7により制御され、ウェルWellp、Wellnを固定電位接地電位に設定する。これにより、制御ゲートCGに階段状に上昇する書き込み電圧をパルス波で印加されることで、浮遊ゲートFGがウェルWellp、Wellnよりも高電位となる。したがって、電荷がウェルWellp、Wellnからトンネル絶縁膜を介して浮遊ゲートFGに蓄積されるメモリセルMにデータが記憶される。次に、以上のような構成を有する半導体記憶装置100の消去動作の例について説明する。なお、以下では、消去動作時における、ウェル制御回路が出力する消去電圧の波形に関して説明する。また、書き込み動作時における、ロウデコーダ6が出力する書き込み電圧の波形についても同様に説明することができる。この場合、メモリセルMの消去が完了したか否かを検証する消去ベリファイが、メモリセルMの書き込みが完了したか否かを検証する書き込みベリファイに対応する。そして、ウェル制御回路10が消去電圧階段状に上昇する場合を含むのパルス波をウェルWellp、Wellnに印加する点が、ロウデコーダ6が書き込み電圧階段状に上昇する場合を含むのパルス波を制御ゲートCGに印加する点に対応する。第1の実施形態図7は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形の一例を示す波形図である。なお、図7において、縦軸が消去電圧VERAであり、横軸が時間である。メモリセルMの消去動作において、ロウデコーダ6は、メモリセルMの制御ゲートCGの電位を固定電位例えば、接地電位にする。ウェル制御回路10は、振幅である第1の消去電圧が階段状に上昇する第1のパルス波P1を、ウェルWellp、Wellnに印加するErase1。そして、メモリセルMの消去が完了したか否かを検証する消去ベリファイが実行されるVerify1。すなわち、ウェルWellp、Wellnへの第1のパルス波P1の印加と、ウェルWellp、Wellnへの第2のパルス波P2の印加との間に、消去ベリファイが実行される。消去ベリファイVerify1によりメモリセルMの消去が完了していないと検証された場合には、ウェル制御回路10は、第2の消去電圧を振幅とする第2のパルス波P2を、ウェルWellp、Wellnに印加するErase2。そして、消去ベリファイが実行されるVerify2。なお、第1のパルス波P1の第1のパルス幅tERA1は、略方形波である第2のパルス波P2の第2のパルス幅tERA2よりも大きい。また、該第2の消去電圧は、該第1の消去電圧よりもΔVERAだけ高く設定されている。また、第1のパルス波の各階段の段差はΔVERAである。ここで、パルス幅は、パルス波の立ち上がり階段状に上昇する場合は、最初の段の立ち上がりから電圧が一定になった後立ち下がるまでの幅を意味する。また、このパルス波はウェルWellp、Wellnに電圧を供給する配線に針を当てて観察できる。また、電圧発生回路の出力に針を当てても観察できる。このように、1発目の階段状の第1のパルス波P1のパルス幅tERA1を、第2のパルス波P2の第2のパルス幅tERA2よりも大きくすることにより、第1のパルス波P1により浮遊ゲートFGに蓄積された電荷がウェルWellPにより抜ける。そのため、第2のパルス波P2の第2のパルス幅tERA2を短くすることにより、2発目の第2のパルス波P2によるトンネル絶縁膜に対するストレスを緩和することができる。また、トンネル絶縁膜に対するストレスを緩和することにより、図8に示すように、消去ループ数を削減することができる。ここで、比較例は全て略方形波を用いて消去動作を行った場合である。このように本実施例を適用することにより、書き込み/消去回数が増加しても、トンネル絶縁膜が劣化しにくいため消去ループ数が増えにくい。その結果、書き込み/消去回数が増加した場合であっても、消去不良メモリセルMが所定回数の消去電圧を印加しても消去出来ない不良が発生しにくく、高速に消去動作を行うことができる。次に、図9は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形の他の例を示す波形図である。変形例1図9に示すように、階段状に上昇する第1の消去電圧の段差ΔVERA-step1は、第2のパルス波P2の第2の消去電圧と、階段状に上昇する第1の消去電圧の最終値との差ΔVERAよりも小さくなるように設定されている。ここで、第1のパルス波P1は第1段ST1、第2段ST、第3段ST3、第4段ST4の4段の段差を有している。このように、第1のパルス波P1の段差ΔVERA-step1を、差ΔVERAよりも小さくすることにより、第1のパルス波P1による浮遊ゲートFGに蓄積された電荷がウェルWellPに緩やかに抜けるため、トンネル絶縁膜に対するストレスを緩和することができる。すなわち、第1のパルス波P1の第1段ST1においては、浮遊ゲートFGに多くの電荷が蓄積されている。この段階でウェルWellpに大きな電圧を加えることは、トンネル絶縁膜に大きな電界ストレスを加えることになる。そこで、第1段ST1から第4段ST4まで小さい電位差step1で上昇させることにより、トンネル絶縁膜の電界ストレスを緩和している。第1のパルス波P1の印加により浮遊ゲートFGの電荷が有る程度少なくなったとき、第2のパルス波P2として消去電圧を第1のパルス波P1の第4段ST4からΔVERA上昇させる。その結果、トンネル絶縁膜の電界ストレスを緩和しつつ、高速に消去動作を行うことができる。また、第1のパルス波P1の印加において、トンネル絶縁膜の電界ストレスが緩和されるため、第1のパルス波P1の幅tERA1の幅を第2のパルス波P2の幅tERA2とほぼ等しくすることもできる。その結果、高速に消去動作を行うことができる。変形例2次に、図10は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。図10に示すように、第2のパルス波P2の第2の消去電圧も、階段状に上昇するように設定される。第2のパルス波P2も第1のパルス波P1と同様に4段の段差第1段ST2-1~ST2-4を有している。なお、第2のパルス波P2の階段状に上昇する第2の消去電圧の初期値は、第1のパルス波P1の階段状に上昇する第1の消去電圧の最終値のよりも低く設定されている。すなわち、第1のパルス波P1の第4段ST4-1の電圧は第2のパルス波P2の第1段ST2-1の電圧よりも高い。また、第2のパルス波P2の階段状に上昇する第2の消去電圧の最終値第4段ST2-4は、第1のパルス波P1の階段状に上昇する第1の消去電圧の最終値第4段ST4-1よりも高く設定されている。なお、図10に示す例では、消去ベリファイVerify2によりメモリセルMの消去が完了していないと検証された場合には、ウェル制御回路10は、第3の消去電圧を振幅とする第3のパルス波P3を、ウェルWellp、Wellnに印加するErase3。なお、第3のパルス波P3の第3の消去電圧は、第2のパルス波P2の第2の消去電圧の第4段ST4-2よりも高く設定される。そして、ウェルWellp、Wellnに第3のパルス波P3を印加した後、消去ベリファイが実行されるVerify3。このように、第2のパルス波P2の第2の消去電圧を、階段状に上昇するように設定することにより、2発目の第2のパルス波P2によるトンネル絶縁膜に対するストレスを緩和することができる。例えば、書き込み消去動作を繰り返し、トンネル絶縁膜が劣化欠陥が多くなるした場合、浮遊ゲートに蓄積された電荷が抜けにくくなる。その結果、第1のパルス波P1のみでは十分に浮遊ゲートに蓄積された電荷を抜くことができなくなる場合がある。そこで、2発目の第2のパルス波P2も階段状にすることにより、トンネル絶縁膜に加わる電界を緩和することができる。また、トンネル絶縁膜の劣化は、書き込み消去動作の回数を記憶しておくことや、1回前の消去動作のパルス数により判断することができる。また、第2のパルス波P2の第1段ST2-1を第1のパルス波P1の第4段ST4-1よりも低くすることにより、トンネル絶縁膜に急激に電界が加わることを防止している。また、2のパルス波P2の第4段ST2-4を第1のパルス波P1の第4段ST4-1よりも高くすることにより、浮遊ゲートに蓄積された電荷を十分に引き抜くことができる。次に、図11は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。変形例3図11に示すように、第3のパルス波P3の第3の消去電圧は、階段状に上昇する第2の消去電圧の最終値第4段ST4-2と等しく設定されている。なお、図11に示す例では、消去ベリファイVerify3によりメモリセルMの消去が完了していないと検証された場合には、ウェル制御回路10は、第4の消去電圧を振幅とする第4のパルス波P4を、ウェルWellp、Wellnに印加するErase4。なお、第4のパルス波P4の第4の消去電圧は、第3のパルス波P3の第3の消去電圧よりも高く設定される。そして、ウェルWellp、Wellnに第4のパルス波P4を印加した後、消去ベリファイが実行されるVerify4。このように、第3のパルス波P3の第3の消去電圧は、階段状に上昇する第2の消去電圧の最終値と等しく設定することにより、トンネル絶縁膜に対するストレスを緩和しつつ、消去動作を高速におこなうことができる。第3のパルス波P3の幅tERA3は、第2のパルス波P2の第4段ST2-4の幅tST4-2よりも広い。よって、第2のパルスはP2の第4段ST4-2から電圧をステップアップさせなくても、浮遊ゲートの電荷を十分に引き抜くことができる場合がある。また、第3のパルス波P3を高くしなくても良いため、トンネル絶縁膜に対するストレスを緩和するとともに、第3のパルス波P3の立ち上がり時間を短くすることができ、消去動作を短くすることができる。変形例4次に、図12は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。図12に示すように、ウェルWellp、Wellnへの第1のパルス波P1の印加後、セット期間setを介して、ウェルWellp、Wellnへの第2のパルス波P2の印加を実行する。すなわち、ウェルWellp、Wellnへの第1のパルス波P1の印加と、ウェルWellp、Wellnへの第2のパルス波P2の印加との間に、消去ベリファイが実行されないようにしてもよい。特に、書き込み消去動作を繰り返し、トンネル絶縁膜が劣化した場合、1回目の消去ベリファイVerify1は、パスしない可能性が高い。そこで、この1回目の消去ベリファイVerify1を省略することにより、消去動作の時間を短縮することができる。また、トンネル絶縁膜の劣化は、書き込み消去動作の回数を記憶しておくことや、1回前の消去動作のパルス数により判断することができる。変形例5次に、図13は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。図13に示すように、第2のパルス波P2の階段状に上昇する第2の消去電圧の段数は、第1のパルス波P1の階段状に上昇する前記第1の消去電圧の段数と異なるように設定されている。特に、図13の例では、第1のパルス波P1の階段状に上昇する第1の消去電圧の段数ST1-1~ST7-1の7段は、第2のパルス波P2の階段状に上昇する第2の消去電圧の段数ST1-2~ST4-2の4段よりも多く設定されている。また、第1のパルス波P1及び第2のパルス波の各段の段差はΔVERAである。このように、第2のパルス波P2の階段状に上昇する第2の消去電圧の段数は、第1のパルス波P1の階段状に上昇する前記第1の消去電圧の段数と異なるように設定することにより、トンネル絶縁膜に対するストレスを緩和することができる。具体的には、第1のパルス波P1の段数を多くすることにより、第1のパルス波の幅tERA1を第2のパルス波の幅tERA2よりも長くすることができる。その結果、トンネル絶縁膜に対するストレスを緩和することができる。また、第1のパルス波P1の第7段ST7-1よりも第2のパルス波P2の第1段ST2-1を低くすることにより、トンネル絶縁膜が劣化した場合でも、トンネル絶縁膜に加わる電界ストレスを緩和することができる。また、第1のパルス波P1の最終数ST7-1よりも第2のパルス波P2の最終段ST4-2を高くするように各パルス波の段数を設定することにより、第2パルス波P2の印加で浮遊ゲートに蓄積された電荷を確実に引き抜くことができる。変形例6次に、図14は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。図14に示すように、第2のパルス波P2の階段状に上昇する第2の消去電圧の段差ΔVERA-step2は、第1のパルス波P1の階段状に上昇する第1の消去電圧の段差ΔVERA-step1よりも小さく設定されている。なお、ΔVERA>ΔVERA-step1>ΔVERA-step2の関係となっている。このように、第2の消去電圧の段差ΔVERA-step2を、第1の消去電圧の段差ΔVERA-step1よりも小さく設定することにより、3発目の第3のパルス波P3を印加した際のトンネル絶縁膜に対するストレスを緩和することができる。また、浮遊ゲートに比較的多くの電荷が蓄積された状態の第1パルス波P1の第1段ST1-1を低い電圧から上昇させることができ、トンネル絶縁膜に加わる電荷ストレスを緩和させつつ消去動作を高速化することができる。また、第1のパルス波P1の幅tERA1を短くすることができる。すなわち、第1のパルス波P1の段数と第2のパルス波P2の段数を等しくすることにより、第1のパルス波P1の幅tERA1と第2のパルス波P2の幅tERA2をほぼ等しくすることができる。その結果、消去動作を高速化することができる。変形例7次に、図15は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。図15に示すように、第3、第4のパルス波P3、P4の階段状に上昇する第3、第4の消去電圧の段差ΔVERA-step2は、第1、第2のパルス波P1、P2の階段状に上昇する第1、第2の消去電圧の段差ΔVERA-step1よりも小さく設定されているようにしてもよい。なお、図15に示す例では、消去ベリファイVerify4によりメモリセルMの消去が完了していないと検証された場合には、ウェル制御回路10は、第5の消去電圧を振幅とする第5のパルス波P5を、ウェルWellp、Wellnに印加するErase5。なお、第5のパルス波P5の第5の消去電圧は、第4のパルス波P4の第4の消去電圧の最終段ST4-4よりもΔVERAだけ高く設定される。図15から解るように、第1乃至第4のパルス波の第1段ST1-1、ST1-2、ST1-3、ST4-1は、第2のパルス波P2と第3のパルス波P3の間で他のパルス間よりも大きく上昇している。すなわち、浮遊ゲートに蓄積された電荷の量が少なくなり、トンネル絶縁膜に加わる電界ストレスが小さくなったと判断されたときに、段差のステップ幅を小さくする。その結果、トンネル絶縁膜に加わる電界ストレスを緩和するとともに、消去動作を高速に行うことができる。第2の実施形態第2の実施形態として図16、図17を用いて説明する。第2の実施形態は、第1の実施形態に対してベリファイ動作の結果を次の消去電圧のパルス波形に反映させる点が、第1の実施形態と異なる。図16、図17は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。図16、図17に示す例では、消去ベリファイVerify1によりメモリセルMの消去が完了していないと検証された場合に、ウェル制御回路10は、メモリセルMの閾値電圧のレベルに応じて、階段状の第2のパルスの段数を変化させる。例えば、図16、図17に示すように、消去ベリファイVerify1の判定電圧を階段状に上昇させて、メモリセルMの消去のレベル、すなわち、メモリセルMの閾値電圧のレベルを判定する。このメモリセルMの消去のレベルに応じて、次のパルス波の階段状の段数が設定される。すなわち、ベリファイ動作において、制御ゲートに加わる電圧VCGを判定電圧V1~V5まで5段階に変化させる。この判定電圧ever0からever5まで順に消去が完了しているかどうか検証する。判定電圧が高くなるほど、浮遊ゲートの電荷蓄積量が多くてもパスしやすくなる。すなわち、判定電圧erv4ほどメモリセルMの閾値が高く消去が不完全であると言える。図16の例では、メモリセルMの閾値電圧が、例えば、5段階の5段目の判定電圧に応じた判定電圧erv4で消去が完了していると判断されたとする。すなわち、消去が完了するまでには、大きな消去電圧を印加する必要があることが判明する。そのため、階段状の第2のパルス波P2の電圧ステップアップ数が4回ΔVREA×4に設定される。なお、第2のパルス波P2の階段の段数は5段になる。また、図17の例では、メモリセルMの閾値電圧が、5段階の3段目の判定電圧ever2で消去が完了していると判断されたとする。すなわち、消去が完了するまでには、さほど大きな消去電圧を印加する必要がないことが判明する。そのため、階段状の第2のパルス波P2の電圧ステップアップ数が2回ΔVREA×2に設定される。なお、第2のパルス波P2の階段の段数は3段になる。ここで、図18は、消去ベリファイの結果に応じて、第2のパルスの段数を設定するフローの一例を示す図である。また、図19は、消去電圧の第1パルス波P1を印加した後のメモリセルの閾値電圧の分布の一例を示す図である。また、図20は、消去ループ数と書き込み/消去回数との関係を示す図である。また、フローチャートに示す、各ステップは、例えば制御回路7が制御、または、判断する。図18に示すように、先ず、ウェル制御回路10は、第1のパルス波P1をウェルWellp、Wellnに印加するステップS1。次に、消去ベリファイの判定電圧を階段状例えば、5段階に上昇させて、消去ベリファイを実行するステップS2。次に、例えば、5段階の何段目の判定電圧で消去ベリファイをパスしたかを判定するステップS3。これにより、メモリセルMの閾値電圧が、5段階の何段目の判定電圧に応じた電圧であるかが判定される。図19に示す例では、5種類の判定電圧0Verv0、erv1~erv4のうち、5段目の判定電圧erv4で消去ベリファイをパスしている。次に、判定電圧erv0で消去ベリファイをパスしている場合は、メモリセルMの消去が完了していると判断し、消去動作が終了するステップS4。次に、ウェル制御回路10は、erv1~erv4のどの判定電圧で消去ベリファイをパスしたかにより段数の次のパルス波ここでは、第2のパルス波P2を決定するステップS5次に、ステップS5で決定したパルス数に応じたパルス波形を消去電圧としてウェルWellp、Wellnに印加するステップS5→ステップS1。このように、消去ベリファイの結果に応じて、階段状の第2のパルスの段数を変化させることにより、最適な消去電圧の第2のパルス波をウェルWellp、Welln印加することができる。その結果、図20に示すように消去ループ数をさらに削減することができる。ここで図20において、比較例は全て略方形波を用いて消去動作を行った場合である。このように、何段目の判定電圧で消去ベリファイをパスしたかにより第2のパルス波を調整する。そのため、第2のパルス波の印加で消去動作を終了させることが出来る。すなわち、図20に示すように書き込み/消去の回数が増加しない。その結果、書き込み/消去回数が増加した場合であっても、高速に消去動作を行うことができる。変形例1次に、図21、図22は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形の他の例を示す波形図である。図21、図22に示す例では、消去ベリファイVerify1によりメモリセルMの消去が完了していないと検証された場合に、ウェル制御回路10は、メモリセルMの閾値電圧のレベルに応じて、階段状の第2のパルスの段数を変化させる点は同じである。ここで、前回の例とは消去ベリファイにおいて判定電圧毎に消去ベリファイをパスしたか否かを判定する点が異なる。図23に本変形例のフローチャートを示す。また、フローチャートに示す、各ステップは、例えば制御回路7が制御、または、判断する図22に示すように、先ず、ウェル制御回路10は、第1のパルス波P1をウェルWellp、Wellnに印加するステップS11。次に、通常の判定電圧例えば、図19のerv0で消去ベリファイを実行し、メモリセルMの消去が完了している場合には、消去動作が終了するステップS12。一方、メモリセルMの消去が完了していない場合には、判定電圧を1段高くしたパルス波例えば、図19のerv1で消去ベリファイを実行するステップS13。次に、ステップS13の消去ベリファイをパスしているか否かが判断されるステップS14。この消去ベリファイをパスしていない場合には、最も高い判定電圧を用いてベリファイしたかどうか判断するステップS15。ステップ15で最も高い判定電圧を用いてベリファイを行っていない場合はステップS13に戻り、判定電圧を1段高くした判定電圧例えば、図19のerv2で消去ベリファイを実行する。一方、この消去ベリファイをパスしている場合、または、最も高い判定電圧を用いてベリファイここでは、例えば、erv4で消去ベリファイを実行した場合には、ウェル制御回路10は、パスした判定電圧に応じた段数の次のパルス波ここでは、第2のパルス波P2を決定するステップS16。次に、ウェルWellp、Wellnに決定された段数で第2パルス波が印加され、消去動作が行われるステップS17。そして、このステップS17の後、消去動作が終了する。また、ステップS17の後ステップS12に戻っても良い。この場合は、通常の判定電圧で消去ベリファイを実行し、メモリセルMの消去が完了している場合には、消去動作が終了する。一方、メモリセルMの消去が完了していない場合には、消去が完了するまで同様のフローが繰り返される。すなわち、第2のパルス波を印加した結果により、パルスの段数を調整した第3のパルス波を加えることになる。その結果、メモリセルMを確実に消去することができる。この消去動作によるパルス波形の一例を図21、図22に示す。図21、図22に示すように、消去ベリファイVerify1の判定電圧毎に消去ベリファイをパスしたか否かを判定する。すなわち、判定電圧で判断した結果メモリセルMの消去のレベル、すなわち、メモリセルMの閾値電圧のレベルを判定して、消去ベリファイがパスした時点で消去ベリファイ動作を終了し、判定電圧で第2のパルスの段数を決める。図21の例では、メモリセルMの閾値電圧が、例えば、5段目の判定電圧erv4で消去ベリファイをパスしたため、階段状の第2のパルスの段数が4段ΔVREA×4に設定される。また、図22の例では、メモリセルMの閾値電圧が、3段目の判定電圧erv2で消去ベリファイをパスしたため、階段状の第2のパルスの段数が2段ΔVREA×2に設定される。このように、消去ベリファイの結果に応じて、階段状の第2のパルスの段数を変化させることにより、最適な消去電圧の第2のパルス波をウェルWellp、Welln印加することができ、既述の図20に示すように消去ループ数を削減することができる。また、この消去ベリファイを使用すると、消去動作を早くすることができる。例えば、書き込み/消去の回数が少ない場合例えば、初めて消去パルスが印加される状態では消去パルスが1回印加されると、メモリセルMの閾値電圧は消去完了状態に近づくため小さい判定電圧でパスする。さらに具体的には、図22が書き込み/消去の回数が少ない場合であり、図21が書き込み/消去の回数が多い場合である。その結果、書き込み/消去の回数が少ない場合には早期に消去ベリファイ動作を抜けることができ、消去動作を早くすることができる。以上のように、本実施例1に係る半導体記憶装置によれば、書き込み/消去の繰り返しによる信頼性の低下を抑制することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。"