複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、前記メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むNANDセルユニットが配列されるメモリセルアレイと、前記メモリセルに接続されるワード線と、前記NANDセルユニットの第1の端部に接続されるビット線と、前記NANDセルユニットの第2の端部に接続されるソース線と、前記メモリセルのうちの1つを選択メモリセルとして選択し、前記選択メモリセルに接続された選択ワード線に対して2つの隣接する前記閾値電圧分布の上限値及び下限値の間の電圧である読み出し電圧を印加してデータを読み出す読み出し動作、前記選択メモリセルにデータを書き込む書き込み動作、及び前記選択ワード線に前記複数の閾値電圧分布の下限値であるベリファイ電圧を印加して前記選択メモリセルに所定のデータが書き込まれたか否かを確認する書き込みベリファイ動作を制御する制御回路とを備え、前記制御回路は、第1の場合に、前記選択ワード線に印加する電圧を第1の書き込みベリファイ電圧に設定して、前記書き込みベリファイ動作を行うとともに、前記選択ワード線に印加する電圧を第1の読み出し電圧に設定して、前記読み出し動作を行い、前記制御回路は、前記第1の場合よりも前記メモリセルの劣化が進んだ第2の場合に、前記選択ワード線に印加する電圧を第2の書き込みベリファイ電圧に設定して、前記書き込みベリファイ動作を行うとともに、前記選択ワード線に印加する電圧を第2の読み出し電圧に設定して、前記読み出し動作を行い、前記制御回路は、前記第1の書き込みベリファイ電圧の最大値と前記第1の読み出し電圧の最大値との差を、前記第2の書き込みベリファイ電圧の最大値と前記第2の読み出し電圧の最大値との差よりも大きい値に設定し、前記第1の書き込みベリファイ電圧と前記第1の読み出し電圧との組み合わせは、前記複数の閾値電圧分布に対応する複数の組み合わせが形成され、前記複数の閾値電圧分布のうち最も閾値電圧の大きな前記閾値電圧分布に対応する前記組み合わせにおける前記第1の書き込みベリファイ電圧と前記第1の読み出し電圧との差は、その他の前記閾値電圧分布に対応する前記組み合わせにおける前記第1の書き込みベリファイ電圧と前記第1の読み出し電圧との差よりも大きく、前記制御回路は、1つの前記閾値電圧分布に対応する前記第1の書き込みベリファイ電圧と前記第2の書き込みベリファイ電圧とを異なる値に設定し、前記制御回路は、1つの前記閾値電圧分布に対応する前記第1の読み出し電圧と前記第2の読み出し電圧を異なる値に設定し、前記制御回路は、前記第1の書き込みベリファイ電圧の最大値と前記第1の読み出し電圧の最小値との差よりも、前記第2の書き込みベリファイ電圧の最大値と前記第2の読み出し電圧の最小値との差を大きい値に設定することを特徴とする不揮発性半導体記憶装置。複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、前記メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むNANDセルユニットが配列されるメモリセルアレイと、前記メモリセルに接続されるワード線と、前記NANDセルユニットの第1の端部に接続されるビット線と、前記NANDセルユニットの第2の端部に接続されるソース線と、前記メモリセルのうちの1つを選択メモリセルとして選択し、前記選択メモリセルに接続された選択ワード線に対して2つの隣接する前記閾値電圧分布の上限値及び下限値の間の電圧である読み出し電圧を印加してデータを読み出す読み出し動作、前記選択メモリセルにデータを書き込む書き込み動作、及び前記選択ワード線に前記複数の閾値電圧分布の下限値であるベリファイ電圧を印加して前記選択メモリセルに所定のデータが書き込まれたか否かを確認する書き込みベリファイ動作を制御する制御回路とを備え、前記制御回路は、第1の場合に、前記選択ワード線に印加する電圧を第1の書き込みベリファイ電圧に設定して、前記書き込みベリファイ動作を行うとともに、前記選択ワード線に印加する電圧を第1の読み出し電圧に設定して、前記読み出し動作を行い、前記制御回路は、前記第1の場合よりも前記メモリセルの劣化が進んだ第2の場合に、前記選択ワード線に印加する電圧を第2の書き込みベリファイ電圧に設定して、前記書き込みベリファイ動作を行うとともに、前記選択ワード線に印加する電圧を第2の読み出し電圧に設定して、前記読み出し動作を行い、前記制御回路は、前記第1の書き込みベリファイ電圧の最大値と前記第1の読み出し電圧の最大値との差を、前記第2の書き込みベリファイ電圧の最大値と前記第2の読み出し電圧の最大値との差よりも大きい値に設定することを特徴とする不揮発性半導体記憶装置。前記第1の書き込みベリファイ電圧と前記第1の読み出し電圧との組み合わせは、前記複数の閾値電圧分布に対応する複数の組み合わせが形成され、前記複数の閾値電圧分布のうち最も閾値電圧の大きな前記閾値電圧分布に対応する前記組み合わせにおける前記第1の書き込みベリファイ電圧と前記第1の読み出し電圧との差は、その他の前記閾値電圧分布に対応する前記組み合わせにおける前記第1の書き込みベリファイ電圧と前記第1の読み出し電圧との差よりも大きいことを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、1つの前記閾値電圧分布に対応する前記第1の書き込みベリファイ電圧と前記第2の書き込みベリファイ電圧とを異なる値に設定することを特徴とする請求項2又は3記載の不揮発性半導体記憶装置。前記制御回路は、1つの前記閾値電圧分布に対応する前記第1の読み出し電圧と前記第2の読み出し電圧を異なる値に設定することを特徴とする請求項2乃至4のいずれか記載の不揮発性半導体記憶装置。前記制御回路は、前記第1の書き込みベリファイ電圧の最大値と前記第1の読み出し電圧の最小値との差よりも、前記第2の書き込みベリファイ電圧の最大値と前記第2の読み出し電圧の最小値との差を大きい値に設定することを特徴とする請求項2乃至5のいずれか記載の不揮発性半導体記憶装置。以下に記載の実施の形態が解決しようとする課題は、メモリセルの劣化による影響を考慮した読み出し動作を実行できる不揮発性半導体記憶装置を提供することである。一の実施の形態に係る不揮発性半導体記憶装置は、複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むNANDセルユニットが配列されるメモリセルアレイと、メモリセルに接続されるワード線と、NANDセルユニットの第1の端部に接続されるビット線と、NANDセルユニットの第2の端部に接続されるソース線と、メモリセルのうちの1つを選択メモリセルとして選択し、選択メモリセルに接続された選択ワード線に対して2つの隣接する閾値電圧分布の上限値及び下限値の間の電圧である読み出し電圧を印加してデータを読み出す読み出し動作、選択メモリセルにデータを書き込む書き込み動作、及び選択ワード線に複数の閾値電圧分布の下限値であるベリファイ電圧を印加して選択メモリセルに所定のデータが書き込まれたか否かを確認する書き込みベリファイ動作を制御する制御回路とを備える。制御回路は、第1の場合に、選択ワード線に印加する電圧を第1の書き込みベリファイ電圧に設定して、書き込みベリファイ動作を行うとともに、選択ワード線に印加する電圧を第1の読み出し電圧に設定して、読み出し動作を行う。制御回路は、第1の場合よりもメモリセルの劣化が進んだ第2の場合に、選択ワード線に印加する電圧を第2の書き込みベリファイ電圧に設定して、書き込みベリファイ動作を行うとともに、選択ワード線に印加する電圧を第2の読み出し電圧に設定して、読み出し動作を行う。制御回路は、第1の書き込みベリファイ電圧の最大値と第1の読み出し電圧の最大値との差を、第2の書き込みベリファイ電圧の最大値と第2の読み出し電圧の最大値との差よりも大きい値に設定する。次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][構成]図1は、第1の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、4値記憶方式を採用したNAND型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリクス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電荷を蓄積する電荷蓄積層としての浮遊ゲート電極と、ワード線WLと接続される制御ゲート電極とを有するスタックゲート構造を有し、浮遊ゲート電極への電荷の注入又は放出により電気的にデータを書き換え可能に構成されている。メモリセルMCは、それぞれビット線BLとワード線WLの交点にマトリクス状に配置されている。メモリセルアレイ1には、ビット線BLの電圧を制御するためのビット線制御回路2、及びワード線WLの電圧を制御するためのワード線制御回路6が接続されている。ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出す。また、ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCに制御電圧を印加してメモリセルMCに書き込みを行う。ビット線制御回路2には、カラムデコーダ3及びデータ入出力バッファ4が接続されている。メモリセルアレイ1から読み出されたメモリセルMCのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介してビット線制御回路2に入力され、指定されたメモリセルMCへ書き込まれる。また、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御回路7に接続されている。制御回路7は、制御信号入力端子8に入力される制御信号に従い、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6を制御するための制御信号を発生させる。図2は、図1に示すメモリセルアレイ1の構成を示している。メモリセルアレイ1は、図2に示すように、複数のブロックBにて構成されている。メモリセルアレイ1においては、このブロックB単位でデータが消去されるブロック消去処理。ブロックBは、図2に示すように、複数のメモリユニットMUを含むように構成されている。1つのメモリユニットMUは、直列接続された例えば16個のメモリセルMCからなるメモリストリングMSと、その両端に接続される第1、第2選択ゲートトランジスタS1、S2とにより構成されている。第1選択ゲートトランジスタS1の一端はビット線BLに接続され、第2選択ゲートトランジスタS2の一端はソース線SRCに接続されている。Y方向に一列に配置されたメモリセルMCの制御ゲートはワード線WL1~WL16のいずれかに共通接続されている。また、Y方向に一列に配置された第1選択ゲートトランジスタS1の制御ゲートは選択ゲート線SG1に共通接続され、Y方向に一列に配置された第2選択ゲートトランジスタS2の制御ゲートは選択ゲート線SG2に共通接続されている。また1本のワード線WLに接続された複数のメモリセルMCの集合Pは、1ページ又は複数ページを構成する。この集合P毎にデータが書き込まれ、読み出される。[データ記憶方式]次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルMCの閾値電圧が、4通りの分布を持ち得るように構成されている。図3は、不揮発性半導体記憶装置のメモリセルMCに記憶される2ビットの4値データデータ11、01、10、00とメモリセルMCの閾値電圧分布との関係を示している。図3において、電圧AR、BR、CRは4つのデータを読み出す場合に選択したワード線WLに印加される読み出し電圧である。電圧ARは、閾値電圧分布Eの上限とAの下限との間の電圧で、電圧AR、BR、CRの中で最も低い電圧である。電圧BRは、電圧ARよりも大きく、閾値電圧分布Aの上限とBの下限の間の電圧である。電圧CRは、電圧BRよりも大きく、閾値電圧分布Bの上限とCの下限の間の電圧である。電圧AV、BV、CVは、各閾値電圧分布A、B、Cへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。電圧AV、BV、CVは、それぞれ閾値電圧分布A、B、Cの下限値に設定される。また、電圧Vreadは、データの読み出しを行う場合に、メモリストリングMS中の非選択メモリセルMCに対し印加され、その保持データにかかわらず非選択メモリセルMCを導通させる読み出しパス電圧を示している。さらに、電圧Vevは、メモリセルMCのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルMCに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Vev<AR<AV<BR<BV<CR<CV<Vreadである。ブロック消去後のメモリセルMCの閾値電圧分布Eは、その上限値も負の値であり、データ11が割り当てられる。また、書き込み状態のデータ01、10、00を示すメモリセルMCは、それぞれ正の閾値電圧分布A、B、Cを有するすなわち、分布A、B、Cの下限値も正の値である。データ01の閾値電圧分布Aが最も電圧値が低く、データ00の閾値電圧分布Cが最も電圧値が高く、データ10の閾値電圧分布Bは、閾値電圧分布AとCの中間の電圧値を有する。図3に示すように、1つのメモリセルMCの2ビットデータは、下位ページデータと上位ページデータからなり、データと表記するとき、は上位ページデータを、は下位ページデータを表している。メモリセルの微細化の結果、出荷直後の劣化の少ないメモリセルと、書き込み/消去動作が繰り返して行われて劣化したメモリセルとでは、動作特性が大きく変化する。具体的には、劣化したメモリセルMCは、劣化の少ないメモリセルMCに比べ、書き込み動作直後の閾値電圧分布幅が太くなり、データ保持の挙動が異なってくる。この場合、読み出し動作及び書き込みベリファイ動作において、メモリセルMCの劣化の前後で読み出し電圧AR、BR、CRと、書き込みベリファイ電圧AV、BV、CVとを同一の電圧に設定すると、誤動作の発生する可能性があることが今般、発明者の知見により判明した。[比較例の不揮発性半導体記憶装置の動作]以下、比較例を参照して、読み出し電圧AR、BR、CRと、書き込みベリファイ電圧AV、BV、CVとを同一の電圧に設定した場合の問題点について説明する。図4は、比較例の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。図4の上方は、メモリセルMCが劣化する前の状態を示しており、図4の下方は、メモリセルMCに書き込み/消去動作が繰り返して行われた結果、メモリセルMCが劣化した後の状態を示している。以下では、単に前者を劣化前、後者を劣化後のように称する。図4において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作完了からある時間が経過した後の閾値電圧分布である。図4に示すように、書き込み動作からある時間が経過すると、メモリセルMCの浮遊ゲート電極から電荷が抜けて閾値電圧は低下する。劣化前のメモリセルMCでは、ほとんどの電荷が浮遊ゲート電極にトラップされており、また、閾値電圧が高いほど浮遊ゲート電極にトラップされている電荷が多い。この場合、閾値電圧が高いほど時間経過後に放出される電荷が多くなるため、時間経過後の閾値電圧分布の変化は、閾値電圧分布Cが最も大きい。一方、閾値電圧分布A、Bはあまり変化しない。図4上部では、閾値電圧分布A、Bの変化がない場合を示している。一方、劣化後のメモリセルMCでは、例えば劣化したトンネル絶縁膜中にトラップされる電荷が多くなる。このトンネル絶縁膜から書き込み動作完了後ある時間が経過した後に放出される電荷の量は、メモリセルMCの閾値電圧分布と関係なく略一定とみなすことができる。そのため、時間経過後の閾値電圧分布の変化はそれぞれの閾値電圧分布A、B、Cで略等しい。ここで、メモリセルMCが劣化した後の閾値電圧分布A、B、Cは、書き込み動作から時間が経過すると、互いに重なり合う部分が生じることもある。読み出し電圧AR、BR、CRを用いた読み出し動作では、劣化後のメモリセルMCからはデータを読み出せたとしても、読み出し電圧CRは、劣化前の変化した閾値電圧分布Cを読み出すには値が大きく、誤読み出しが生じる可能性が大きい。このように、読み出し動作及び書き込みベリファイ動作において、メモリセルMCの劣化の前後で読み出し電圧AR、BR、CRと、書き込みベリファイ電圧AV、BV、CVとを同一の電圧に設定すると、誤動作が発生するおそれがある。この問題を解決するため、本実施の形態の不揮発性半導体記憶装置は、以下に示すような読み出し動作を実行する。[第1の実施の形態に係る不揮発性半導体記憶装置の動作]図5は、第1の実施の形態の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルMCには図3に示すような4値データが記憶されているものとして説明する。また、図5も、上方にメモリセルMCが劣化する前の状態を示しており、下方にメモリセルMCが劣化した後の状態を示している。そして、図5において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作からある時間が経過した後の閾値電圧分布である。図5に示すように、第1の実施の形態の読み出し動作では、劣化前のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Bと閾値電圧分布Cとの間の読み出し電圧を、読み出し電圧CR-CR-<CRとしている点において比較例と異なる。図5に示す例において、読み出し電圧CR-を除く、他の読み出し電圧AR、BR、CR及び書き込みベリファイ電圧AV、BV、CVは、図4に示す比較例と同様の値に設定されている。その結果、劣化前の状態の読み出し電圧CR-と書き込みベリファイ電圧CVとの差X3は、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y3より大きくなるように設定されているY3<X3。ここで、劣化前の状態の読み出し電圧ARと書き込みベリファイ電圧AVとの差X1は、劣化後の読み出し電圧ARと書き込みベリファイ電圧AVとの差Y1と同一であるX1=Y1。また、劣化前の状態の読み出し電圧BRと書き込みベリファイ電圧BVとの差X2は、劣化後の読み出し電圧BRと書き込みベリファイ電圧BVとの差Y2と同一であるX2=Y2。なお、図5に示す例では、劣化前の状態の読み出し電圧の最小値ARと書き込みベリファイ電圧の最大値CVとの差は、劣化後の状態の読み出し電圧の最小値ARと書き込みベリファイ電圧の最大値CVとの差と同一である。図5では、劣化前の状態において、読み出し電圧と書き込みベリファイ電圧との差X1、X2、X3は、X1=X2<X3となるように示されている。しかし、このX1、X2、X3は、X1≦X2<X3の関係を満たすよう設定されていればよい。また、図5では、劣化後の状態において、読み出し電圧と書き込みベリファイ電圧との差Y1、Y2、Y3は、Y1=Y2=Y3となるように示されている。しかし、このY1、Y2、Y3は、Y1≦Y2≦Y3の関係を満たすよう設定されていればよい。[効果]本実施の形態の動作では、劣化前の状態の読み出し電圧CR-と書き込みベリファイ電圧CVとの差X3を、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y3より大きくしている。そのため、メモリセルMCが劣化する前の状態で読み出し動作を行う際には、時間経過によって閾値電圧が変動したメモリセルMCの誤読み出しを減少させることができる。このようにメモリセルMCの劣化前後で読み出し電圧を変えることにより、メモリセルMCの状態に合わせた読み出し動作を行うことができる。その結果、メモリセルMCの劣化による誤読み出しを抑制することができる。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図6を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図6は、第2の実施の形態の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルMCには図3に示すような4値データが記憶されているものとして説明する。また、図6も、上方にメモリセルMCが劣化する前の状態を示しており、下方にメモリセルMCが劣化した後の状態を示している。そして、図6において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作からある時間が経過した後の閾値電圧分布である。[第2の実施の形態に係る不揮発性半導体記憶装置の動作]第1の実施の形態では、劣化前と劣化後とのデータの読み出し動作時において、最も閾値電圧の大きい分布Cからデータを読み出す際の読み出し電圧CR-、CRを変更する例を説明した。これに対し第2の実施の形態では、図6に示すように、劣化前のメモリセルMCに対する書き込みベリファイ動作において、閾値電圧分布A、Bを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧AV-、BV-AV-<AV、BV-<BVとしている。また、本実施の形態の読み出し動作では、劣化前のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Bと閾値電圧分布Cとの間の読み出し電圧を、読み出し電圧CR--CR--<CRとしている。そして、劣化前のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Aと閾値電圧分布Bとの間の読み出し電圧を、読み出し電圧BR-BR-<BRとしている。その結果、劣化前の状態の読み出し電圧CR--と書き込みベリファイ電圧CVとの差X3’は、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y3より大きくなるように設定されているY3<X3’。本実施の形態では、劣化前の状態の読み出し電圧ARと書き込みベリファイ電圧AV-との差X1’が、劣化後の読み出し電圧ARと書き込みベリファイ電圧AVとの差Y1より小さくなるように設定されているX1’<Y1。また、劣化前の状態の読み出し電圧BR-と書き込みベリファイ電圧BV-との差X2’が、劣化後の読み出し電圧BRと書き込みベリファイ電圧BVとの差Y2より小さくなるように設定されているX2’<Y2。なお、図6に示す例では、劣化前の状態の読み出し電圧の最小値ARと書き込みベリファイ電圧の最大値CVとの差は、劣化後の状態の読み出し電圧の最小値ARと書き込みベリファイ電圧の最大値CVとの差と同一である。図6では、劣化前の状態において、読み出し電圧と書き込みベリファイ電圧との差X1’、X2’、X3’は、X1’=X2’<X3’となるように示されている。しかし、このX1’、X2’、X3’は、X1’≦X2’<X3’の関係を満たすよう設定されていればよい。また、図6では、劣化後の状態において、読み出し電圧と書き込みベリファイ電圧との差Y1、Y2、Y3は、Y1=Y2=Y3となるように示されている。しかし、このY1、Y2、Y3は、Y1≦Y2≦Y3の関係を満たすよう設定されていればよい。[効果]本実施の形態の動作では、劣化前の状態の読み出し電圧CR--と書き込みベリファイ電圧CVとの差X3’を、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y3より大きくしている。そのため、メモリセルMCが劣化する前の状態で読み出し動作を行う際には、時間経過によって閾値電圧が変動したメモリセルMCの誤読み出しを減少させることができる。本実施の形態では、時間経過によって閾値電圧が変動したメモリセルMCをより多く含むように読み出し電圧CR--の値を設定している。そのため、第1の実施の形態よりも更に正確な読み出し動作を実行することが可能となる。また、メモリセルMCが劣化する前の状態では、閾値電圧分布A、Bに含まれるように書き込まれたメモリセルMCは時間経過に伴う閾値電圧分布の変動が少ない。そのため、閾値電圧分布Aと、閾値電圧分布Bとの間隔を狭くするように書き込みベリファイ電圧を設定しても、読み出し動作に不具合が起こることがない。このようにメモリセルMCの劣化前後で読み出し電圧及び書き込みベリファイ電圧を変えることにより、メモリセルMCの状態に合わせた読み出し動作及び書き込みベリファイ動作を行うことができる。その結果、メモリセルMCの劣化による誤読み出しを抑制することができる。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図7及び図8を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図7は、第3の実施の形態の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルMCには図3に示すような4値データが記憶されているものとして説明する。また、図7も、上方にメモリセルMCが劣化する前の状態を示しており、下方にメモリセルMCが劣化した後の状態を示している。そして、図7において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作からある時間が経過した後の閾値電圧分布である。[第3の実施の形態に係る不揮発性半導体記憶装置の動作]第1及び第2の実施の形態では、劣化前のメモリセルMCに対する読み出し電圧と書き込みベリファイ電圧を変更する例を説明した。これに対し、図7に示す例では、劣化後のメモリセルMCに対する書き込みベリファイ動作において、閾値電圧分布A、B、Cを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧AV、BV、CVAV<AV、BV<BV、CV<CVとしている。なお、劣化後のメモリセルMCの書き込みベリファイ電圧AV、BV、CVを増加させ、閾値電圧分布を正の方向に移動させることができる理由については後に述べる。また、本実施の形態の読み出し動作では、劣化後のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Aと閾値電圧分布Bとの間の読み出し電圧を、読み出し電圧BRBR<BRとしている。そして、劣化前と劣化後とにおけるメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Bと閾値電圧分布Cとの間の読み出し電圧を、それぞれ読み出し電圧CR-、CRCR-<CRとしている。本実施の形態でも、劣化前の状態の読み出し電圧CR-と書き込みベリファイ電圧CVとの差X3は、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y3’より大きくなるように設定されているY3’<X3。また、劣化前の状態の読み出し電圧ARと書き込みベリファイ電圧AVとの差X1が、劣化後の読み出し電圧ARと書き込みベリファイ電圧AVとの差Y1’より小さくなるように設定されているX1<Y1’。そして、劣化前の状態の読み出し電圧BRと書き込みベリファイ電圧BVとの差X2が、劣化後の読み出し電圧BRと書き込みベリファイ電圧BVとの差Y2’より小さくなるように設定されているX2<Y2’。なお、図7に示す例では、劣化前の状態の読み出し電圧の最小値ARと書き込みベリファイ電圧の最大値CVとの差は、劣化後の状態の読み出し電圧の最小値ARと書き込みベリファイ電圧の最大値CVとの差より大きい。図7では、劣化前の状態において、読み出し電圧と書き込みベリファイ電圧との差X1、X2、X3は、X1=X2<X3となるように示されている。しかし、このX1、X2、X3は、X1≦X2<X3の関係を満たすよう設定されていればよい。また、図7では、劣化後の状態において、読み出し電圧と書き込みベリファイ電圧との差Y1’、Y2’、Y3’は、Y1’=Y2’=Y3’となるように示されている。しかし、このY1’、Y2’、Y3’は、Y1’≦Y2’≦Y3’の関係を満たすよう設定されていればよい。以下に、劣化後のメモリセルMCの閾値電圧分布を正の方向に移動させることができる理由について、図8を参照して説明する。図8は、メモリセルMCが劣化する前の状態と、劣化後の状態とにおける中性閾値電圧の変化を説明する図である。ここで、中性閾値電圧とは、メモリセルMCに所定の動作例えば消去動作を実行した際に、メモリセルMCが保持することになる閾値電圧のことをいう。メモリセルMCに書き込み/消去動作が繰り返して行われると、トンネル絶縁膜が劣化して電荷がトラップされやすくなる。そのため、劣化したメモリセルMCは閾値電圧が上昇しやすくなる書き込まれやすくなる。一方、劣化したメモリセルMCは、消去動作時にトンネル絶縁膜に電荷がトラップされるため、閾値電圧が下がりにくくなる。従って、劣化前と劣化後のメモリセルMCに対して同じ条件で所定の動作例えば消去動作を行ったとしても、保持することになる閾値電圧中性閾値電圧の値は、劣化後のメモリセルMCのほうが高くなる。そのため、図8に示すように劣化後のメモリセルMCの中性閾値電圧の分布は、劣化前のメモリセルMCの中性閾値電圧の分布よりも正の方向に移動することになる。このように中性閾値電圧が変化した場合、この変化に合わせて劣化後のメモリセルMCに対する書き込みベリファイ電圧を増加させることができる。劣化前のメモリセルMCに対して高い電圧の閾値電圧分布を有するように設定すると、書き込み動作時に選択メモリセルMCに印加する書き込み電圧の値を高くする必要がある。これはメモリセルMCの劣化を早めることになるため好ましくない。しかし、劣化後のメモリセルMCは、動作の基準となる中性閾値電圧が増加しているため、選択メモリセルMCに印加する書き込み電圧の値を高くしなくとも、書き込み動作を確実に実行することができる。従って、図7に示すように、書き込みベリファイ電圧AV、BV、CVの値を、書き込みベリファイ電圧AV、BV、CVの値よりも大きくすることが可能となる。[効果]本実施の形態の動作では、劣化前の状態の読み出し電圧CR-と書き込みベリファイ電圧CVとの差X3を、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y3’より大きくしている。そのため、メモリセルMCが劣化する前の状態で読み出し動作を行う際には、時間経過によって閾値電圧が変動したメモリセルMCの誤読み出しを減少させることができる。また、メモリセルMCが劣化した後の状態では、書き込みベリファイ電圧VA、VB、VCを用いて閾値電圧分布A、B、Cを書き込む。この場合、メモリセルMCが劣化した後の状態において、閾値電圧分布A、B、Cの間隔を広くすることができる。そのため、時間経過に伴い閾値電圧分布が変動したとしても、閾値電圧分布が重なり合う部分が生じることがない。その結果、読み出し電圧AR、BR、CRを用いて正確に読み出し動作を実行することができる。このようにメモリセルMCの劣化前後で読み出し電圧及び書き込みベリファイ電圧を変えることにより、メモリセルMCの状態に合わせた読み出し動作及び書き込みベリファイ動作を行うことができる。その結果、メモリセルMCの劣化による誤読み出しを抑制することができる。[第4の実施の形態]次に、第4の実施の形態の不揮発性半導体記憶装置を、図9を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図9は、第4の実施の形態の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルMCには図3に示すような4値データが記憶されているものとして説明する。また、図9も、上方にメモリセルMCが劣化する前の状態を示しており、下方にメモリセルMCが劣化した後の状態を示している。そして、図9において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作からある時間が経過した後の閾値電圧分布である。[第4の実施の形態に係る不揮発性半導体記憶装置の動作]図9に示すように、劣化前のメモリセルMCに対する書き込みベリファイ動作では、閾値電圧分布A、Bを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧AV-、BV-としている。また、劣化後のメモリセルMCに対する書き込みベリファイ動作において、閾値電圧分布A、B、Cを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧AV、BV、CVAV-<AV、BV-<BV、CV<CVとしている。本実施の形態の読み出し動作では、劣化前のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Bと閾値電圧分布Cとの間の読み出し電圧を、読み出し電圧CR--としている。そして、劣化前のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Aと閾値電圧分布Bとの間の読み出し電圧を、読み出し電圧BR-としている。また、本実施の形態の読み出し動作では、劣化後のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Aと閾値電圧分布Bとの間の読み出し電圧を、読み出し電圧BRBR-<BRとしている。そして、劣化後のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Bと閾値電圧分布Cとの間の読み出し電圧を、読み出し電圧CRCR--<CRとしている。本実施の形態でも、劣化前の状態の読み出し電圧CR--と書き込みベリファイ電圧CVとの差X3’は、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y3’より大きくなるように設定されているY3’<X3’。また、劣化前の状態の読み出し電圧ARと書き込みベリファイ電圧AV-との差X1’が、劣化後の読み出し電圧ARと書き込みベリファイ電圧AVとの差Y1’より小さくなるように設定されているX1’<Y1’。そして、劣化前の状態の読み出し電圧BR-と書き込みベリファイ電圧BV-との差X2’が、劣化後の読み出し電圧BRと書き込みベリファイ電圧BVとの差Y2’より小さくなるように設定されているX2’<Y2’。なお、図9に示す例では、劣化前の状態の読み出し電圧の最小値ARと書き込みベリファイ電圧の最大値CVとの差は、劣化後の状態の読み出し電圧の最小値ARと書き込みベリファイ電圧の最大値CVとの差より大きい。図9では、劣化前の状態において、読み出し電圧と書き込みベリファイ電圧との差X1’、X2’、X3’は、X1’=X2’<X3’となるように示されている。しかし、このX1’、X2’、X3’は、X1’≦X2’<X3’の関係を満たすよう設定されていればよい。また、図9では、劣化後の状態において、読み出し電圧と書き込みベリファイ電圧との差Y1’、Y2’、Y3’は、Y1’=Y2’=Y3’となるように示されている。しかし、このY1’、Y2’、Y3’は、Y1’≦Y2’≦Y3’の関係を満たすよう設定されていればよい。[効果]本実施の形態の動作では、劣化前の状態の読み出し電圧CR--と書き込みベリファイ電圧CVとの差X3’を、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y3’より大きくしている。そのため、メモリセルMCが劣化する前の状態で読み出し動作を行う際には、時間経過によって閾値電圧が変動したメモリセルMCの誤読み出しを減少させることができる。本実施の形態では、時間経過によって閾値電圧が変動したメモリセルMCをより多く含むように読み出し電圧CR--の値を設定しているため、正確な読み出し動作を実行することが可能となる。また、メモリセルMCが劣化した後の状態では、書き込みベリファイ電圧VA、VB、VCを用いて閾値電圧分布A、B、Cを書き込む。この場合、メモリセルMCが劣化した後の状態でも、閾値電圧分布A、B、Cの間隔を広くすることができる。そのため、時間経過に伴い閾値電圧分布が変動したとしても、閾値電圧分布が重なり合う部分が生じることがない。その結果、読み出し電圧AR、BR、CRを用いて正確に読み出し動作を実行することができる。このようにメモリセルMCの劣化前後で読み出し電圧及び書き込みベリファイ電圧を変えることにより、メモリセルMCの状態に合わせた読み出し動作及び書き込みベリファイ動作を行うことができる。その結果、メモリセルMCの劣化による誤読み出しを抑制することができる。以上、本発明の実施の形態に係る不揮発性半導体記憶装置を説明した。この不揮発性半導体記憶装置は、メモリセルMCが劣化する前の状態にある場合と劣化した後の状態にある場合とで、選択ワード線に印加する読み出し電圧及び書き込みベリファイ電圧を変化させている。このメモリセルMCの特性が劣化する前の状態にあるか、劣化した後の状態にあるかの判定は、制御回路7を用いて行うことができる。以下では、制御回路7によるメモリセルMCの劣化状態の判定動作の例について説明する。ここで、以下に説明する判定動作は、上述のいずれの実施の形態においても適用され得るものである。[制御回路7による判定動作1]図10は、実施の形態に係る不揮発性半導体記憶装置の制御回路7の動作を説明するフローチャートである。図10は、制御回路7が、不揮発性半導体記憶装置への書き込み/消去動作回数に基づいて判定動作を実行する場合を示している。この場合、不揮発性半導体記憶装置に対して書き込み/消去動作が実行されるたびに、制御回路7内へと書き込み/消去動作が実行されたという情報が送られる。制御回路7は、この情報に基づき不揮発性半導体記憶装置への書き込み/消去動作が実行された回数を記憶する。制御回路7は、この不揮発性半導体記憶装置への書き込み/消去動作回数に基づいて、メモリセルMCの劣化状態を判定することができる。以下、図10を参照して説明する。制御回路7による判定動作が開始されると、制御回路7は内部の記憶領域から、不揮発性半導体記憶装置への書き込み/消去動作回数についての情報を取得するステップS11。制御回路7は、この不揮発性半導体記憶装置への書き込み/消去動作回数と、あらかじめ設定された判定値とを比較するステップS12。メモリセルMCは、不揮発性半導体記憶装置の書き込み/消去動作を繰り返すたびに、トンネル絶縁膜が劣化する。制御回路7は、この不揮発性半導体記憶装置の書き込み/消去動作回数と判定値とに基づいて、メモリセルMCの劣化状態を判定するステップS13。例えば、制御回路7は、不揮発性半導体記憶装置への書き込み/消去動作回数が所定値を超えている場合に、メモリセルMCは劣化した状態にあると判定する。一方、制御回路7は、不揮発性半導体記憶装置への書き込み/消去動作回数が所定値以下である場合に、メモリセルMCは劣化する前の状態にあると判定する。この制御回路7の判定結果に基づいて、上述の実施の形態の電圧印加動作を実行する。[制御回路7による判定動作2]図11は、本実施の形態の不揮発性半導体記憶装置の制御回路7の動作を説明するフローチャートである。図11は、制御回路7が、不揮発性半導体記憶装置への消去動作時の消去パルス電圧印加回数に基づいて判定動作を実行する場合を示している。実施の形態に係る不揮発性半導体記憶装置の消去動作は、メモリセルMCの制御ゲート電圧を0Vとし、メモリセルMCが形成されているウェルに高電圧の消去パルス電圧を与える。これにより、浮遊ゲート電極からトンネル絶縁膜を通して半導体基板に電子を放出し、メモリセルMCのしきい値電圧を負の方向にシフトさせる。この消去パルス電圧の印加は、電圧値を増加させつつ複数回実行される。ここで、メモリセルMCは、不揮発性半導体記憶装置の動作を繰り返すたびに、トンネル絶縁膜が劣化する。メモリセルMCは、トンネル絶縁膜が劣化するにつれ、浮遊ゲート電極から電子を放出する消去動作の速度が遅くなる。そのため、図12に示すように、メモリセルMCに対する書き込み/消去動作が繰り返されるにつれ、消去動作に必要な消去パルス印加回数が増える。制御回路7は、この消去パルス電圧が何回印加されたかを記憶する。制御回路7は、この消去パルス電圧の印加回数に基づいて、メモリセルMCの劣化状態を判定することができる。以下、図11を参照して説明する。制御回路7による判定動作が開始されると、制御回路7は内部の記憶領域から、不揮発性半導体記憶装置への消去動作時に印加された消去パルス電圧の印加回数についての情報を取得するステップS21。制御回路7は、この不揮発性半導体記憶装置への消去パルス電圧印加回数と、あらかじめ設定された判定値とを比較するステップS22。制御回路は、消去動作時の消去パルス電圧印加回数と判定値とに基づいて、メモリセルMCの状態を判定するステップS23。例えば、消去動作時の消去パルスの印加回数が所定値を超えている場合に、制御回路7は、メモリセルMCは劣化した状態にあると判定する。一方、消去動作時の消去パルスの印加回数が所定値以下である場合に、制御回路7は、メモリセルMCは劣化する前の状態にあると判定する。この制御回路7の判定結果に基づいて、上述の実施の形態の電圧印加動作を実行する。[その他]以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、4値記憶方式2ビット/セルの不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。以下、8値記憶方式の不揮発性半導体記憶装置に上述の第1の実施の形態を適用した例について図13を参照して説明する。[他の例に係る不揮発性半導体記憶装置の動作]図13は、他の例の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルMCには8値データが記憶されているものとして説明する。この場合、閾値電圧分布は、データに対応した閾値電圧分布A~Gを形成することになる。なお、図13では、消去状態の閾値電圧分布の図示は省略している。図13に示すように、本例の劣化前のメモリセルMCに対する書き込みベリファイ動作では、閾値電圧分布A~Gを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧AV~GVとしている。また、本例の読み出し動作では、劣化前のメモリセルMCに対する読み出し電圧のうち、閾値電圧分布Fと閾値電圧分布Gとの間の読み出し電圧を、読み出し電圧GR-としている。また、図13に示す例では、劣化後のメモリセルMCに対する書き込みベリファイ動作において、閾値電圧分布A~Gを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧AV~GVとしている。また、本例の読み出し動作では、劣化後のメモリセルMCに対する読み出し電圧を、読み出し電圧AR~GRとしている。その結果、劣化前の状態の読み出し電圧CR-と書き込みベリファイ電圧CVとの差X7は、劣化後の読み出し電圧CRと書き込みベリファイ電圧CVとの差Y7より大きくなるように設定されているY7<X7。図13では、劣化前の状態において、各読み出し電圧と書き込みベリファイ電圧との差X1~X7は、X1=X2=X3=X4=X5=X6<X7となるように示されている。しかし、このX1~X7は、X1≦X2≦X3≦X4≦X5≦X6<X7の関係を満たすよう設定されていればよい。また、図13では、劣化後の状態において、各読み出し電圧と書き込みベリファイ電圧との差Y1~Y7は、Y1=Y2=Y3=Y4=Y5=Y6=Y7となるように示されている。しかし、このY1~Y7は、Y1≦Y2≦Y3≦Y4≦Y5≦Y6≦Y7の関係を満たすよう設定されていればよい。また、実施形態を通じて、劣化前後の2通りの場合について説明したが、無論、2通りに限られるものではない。読み出し電圧及び書き込みベリファイ電圧の値は何度変えてもよい。図10、図11のステップS12、S22の判定値を複数設定することにより、3通り以上の読み出し電圧及び書き込みベリファイ電圧の値を設定することが可能である。このようにメモリセルMCの劣化前後で読み出し電圧及び書き込みベリファイ電圧を変えることにより、メモリセルMCの状態に合わせた読み出し動作及び書き込みベリファイ動作を行うことができる。その結果、メモリセルMCの劣化による誤読み出しを抑制することができる。