"駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅にて振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオンオフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、デジタルバンドパスフィルタと、AGC回路および駆動回路とにより構成してなるΣΔ型AD変換器を用いた角速度センサ。しかしながら、上記従来の構成においては、積分手段9を構成する演算増幅器10に入力される基準電圧やDA変換手段5の基準電圧6,7が電源電圧変化や温度変化の影響により変動し、そしてΣΔ型AD変換器の出力信号がその影響をそのまま受けるため、AD変換器の出力精度が劣化するという課題を有していた。本発明は上記従来の課題を解決するもので、電源電圧変化や温度変化の影響により、DA変換手段、積分回路からの出力信号が変動するということはなく、出力特性が安定しているΣΔ型AD変換器およびそれを用いた角速度センサを提供することを目的とするものである。上記目的を達成するために、本発明は以下の構成を有するものである。本発明の請求項1に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅にて振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオンオフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、デジタルバンドパスフィルタと、AGC回路および駆動回路とにより構成してなるΣΔ型AD変換器を用いたもので、この構成によれば、ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオンオフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、デジタルバンドパスフィルタと、AGC回路および駆動回路とにより構成しているため、ドライブ回路の大部分をデジタル回路のみで構成することができることになり、これにより、ドライブ回路の全てをアナログ回路で構成するよりもドライブ回路の体積が小さくなるため、ドライブ回路を小型化することができるという作用効果を有するものである。以上のように本発明によれば、ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオンオフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、デジタルバンドパスフィルタと、AGC回路および駆動回路とにより構成しているため、ドライブ回路の大部分をデジタル回路のみで構成することができることになり、これにより、ドライブ回路の全てをアナログ回路で構成するよりもドライブ回路の体積が小さくなるため、ドライブ回路を小型化することができるという作用効果を有するものである。実施の形態1以下、本発明の実施の形態1におけるΣΔ型AD変換器およびそれを用いた角速度センサについて、図面を参照しながら説明する。図1は本発明の実施の形態1におけるΣΔ型AD変換器を用いた角速度センサの回路図である。図1において、30はセンサ素子で、このセンサ素子30は振動体31と、この振動体31を振動させるための圧電体を有する駆動電極32と、振動状態に応じて電荷を発生する圧電体を有するモニタ電極33と、前記センサ素子30に角速度が印加されると電荷を発生する圧電体を有する一対のセンス電極とを設けている。また、前記センサ素子30における一対のセンス電極は、第1のセンス電極34と、この第1のセンス電極34と逆極性の電荷を発生する第2のセンス電極35とで構成されている。36は電荷増幅器で、この電荷増幅器36には前記センサ素子30におけるモニタ電極33が出力する電荷が入力され、そしてこの入力された電荷を所定の倍率で電圧に変換するものである。37はバンドパスフィルタで、このバンドパスフィルタ37には前記電荷増幅器36の出力が入力され、そして入力された信号のノイズ成分を除去してモニタ信号を出力するものである。38はAGC回路で、このAGC回路38は半波整流平滑回路図示せずを有しているもので、前記バンドパスフィルタ37の出力信号を半波整流して平滑したDC信号を生成し、このDC信号をもとに前記バンドパスフィルタ37の出力するモニタ信号を増幅あるいは減衰させて出力するものである。39は駆動回路で、この駆動回路39には前記AGC回路38の出力が入力され、前記センサ素子30の駆動電極32に駆動信号を出力するものである。そして、前記電荷増幅器36、バンドパスフィルタ37、AGC回路38および駆動回路39によりドライブ回路40を構成している。41はPLL回路で、このPLL回路41は前記ドライブ回路40におけるバンドパスフィルタ37が出力するモニタ信号を逓倍し、位相ノイズを時間的に積分し低減して出力するものである。42はタイミング生成回路で、このタイミング生成回路42は前記PLL回路41から出力されるモニタ信号を逓倍した信号をもとに、モニタ信号の2周期間を第1のタイミングФ1、第2のタイミングФ2、第3のタイミングФ3、第4のタイミングФ4に分割してこのタイミング信号を生成して出力するものである。そして、前記PLL回路41とタイミング生成回路42とでタイミング制御回路43を構成している。44は入力切替手段で、この入力切替手段44は前記センサ素子30における第1のセンス電極34と接続され前記第2のタイミングФ2で動作するアナログスイッチ45以下、SWと記すと、第2のセンス電極35と接続され前記第4のタイミングФ4で動作するアナログスイッチ46とで構成されている。この構成により、入力切替手段44は、第1のセンス電極34または第2のセンス電極35からの入力信号を第2のタイミングФ2または第4のタイミングФ4で切り替えて出力することになる。47はDA切替手段で、このDA切替手段47は、第1の基準電圧49および第2の基準電圧50を有し、そしてこの第1の基準電圧49と第2の基準電圧50を所定の信号により切り替え、前記第2のタイミングФ2では第1の基準電圧49の信号を出力し、一方、第4のタイミングФ4では第2の基準電圧50の信号を出力するものである。51はDA出力手段で、このDA出力手段51は前記DA切替手段47の出力信号が入力されるコンデンサ52と、このコンデンサ52の両端に接続され、かつ前記第1のタイミングФ1と第3のタイミングФ3で動作してコンデンサ52の電荷を放電するSW53,54により構成されている。そして、前記DA切替手段47とDA出力手段51とでDA変換手段48を構成し、かつこのDA変換手段48は第1のタイミングФ1と第3のタイミングФ3で前記コンデンサ52の電荷を放電し、さらに前記第2のタイミングФ2と第4のタイミングФ4で前記DA切替手段47が出力する基準電圧に応じた電荷を入出力するものである。55はSWで、このSW55には前記入力切替手段44とDA変換手段48の出力が入力され、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。56は積分回路で、この積分回路56には前記SW55の出力が入力されるもので、演算増幅器57と、この演算増幅器57の帰還に並列に接続される一対のコンデンサ58,59と、このコンデンサ58,59に接続される一対のSW60,61とにより構成されている。また、SW60は第1のタイミングФ1と第2のタイミングФ2で動作し、前記積分回路56への入力信号がコンデンサ58に積分されて積分値が保持されることになる。そしてまた、SW61は前記第3のタイミングФ3と第4のタイミングФ4で動作し、前記積分回路56への入力信号がコンデンサ59に積分されて積分値が保持されることになる。そして、前記SW55と積分回路56とで積分手段62を構成し、かつこの積分手段62は、前記第1のタイミングФ1と第2のタイミングФ2でSW55の出力をコンデンサ58に積分してその積分値を出力するとともに、前記第3のタイミングФ3と第4のタイミングФ4でSW55の出力をコンデンサ59に積分してその積分値を出力するものである。63は比較手段で、この比較手段63には前記積分手段62が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器64と、この比較器64が出力する1ビットデジタル信号が入力されるD型フリップフロップ65とで構成されている。また、前記D型フリップフロップ65は前記第2のタイミングФ2と第4のタイミングФ4の開始時に前記1ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記DA変換手段48のDA切替手段47に入力されて基準電圧49,50を切り替えるものである。そして、前記入力切替手段44、DA変換手段48、積分手段62および比較手段63によりΣΔ変調器66を構成している。またこのΣΔ変調器66は上記構成により、前記センサ素子30における一対のセンス電極34,35より出力される電荷をΣΔ変調し、1ビットデジタル信号に変換して出力するものである。67はラッチ回路で、このラッチ回路67には前記ΣΔ変調器66の比較手段63における比較器64より出力される1ビットデジタル信号が入力され、前記1ビットデジタル信号をラッチする一対のD型フリップフロップ68,69により構成されている。また、D型フリップフロップ68は第2のタイミングФ2で前記1ビットデジタル信号をラッチするものであり、D型フリップフロップ69は第4のタイミングФ4で前記1ビットデジタル信号をラッチするものである。70は差分演算手段で、この差分演算手段70は前記ラッチ回路67における一対のD型フリップフロップ68,69がラッチして出力する一対の1ビットデジタル信号が入力され、そしてこの一対の1ビットデジタル信号の差を演算する1ビット差分演算を置換処理により実現するものである。つまり、差分演算手段70に入力される一対の1ビットデジタル信号が、00011011である時、それぞれ0-110と置き換えて出力する構成となっている。71は補正演算手段で、この補正演算手段71には前記差分演算手段70が出力する1ビット差分信号が入力され、この1ビット差分信号と所定の補正情報との補正演算を置換処理により実現するものである。つまり、上記したように補正演算手段71に入力される1ビット差分信号が01-1であり、例えば、補正情報が5である場合にはそれぞれ05-5と置き換えて出力する構成となっている。72はデジタルフィルタで、このデジタルフィルタ72には前記補正演算手段71より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行うものである。そして、前記ラッチ回路67、差分演算手段70、補正演算手段71およびデジタルフィルタ72により演算手段73を構成している。また、この演算手段73は、第2、第4のタイミングで一対の1ビットデジタル信号をラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力することになる。そしてまた、前記タイミング制御回路43とΣΔ変調器66および演算手段73によりセンス回路74を構成している。以上のように構成された本発明の実施の形態1における角速度センサについて、次にその動作を説明する。前記センサ素子30の駆動電極32に交流電圧を加えると、前記振動体31が共振し、モニタ電極33に電荷が発生する。このモニタ電極33に発生した電荷をドライブ回路40における電荷増幅器36に入力し、正弦波形の出力電圧に変換する。そしてこの電荷増幅器36の出力電圧をバンドパスフィルタ37に入力し、前記振動体31の共振周波数のみを抽出し、ノイズ成分を除去した図2aに示すような正弦波形を出力する。そしてまた、前記ドライブ回路40におけるバンドパスフィルタ37の出力信号をAGC回路38が有する半波整流平滑回路図示せずに入力することにより、DC信号に変換する。そしてAGC回路38はこのDC信号が大の場合には前記ドライブ回路40におけるバンドパスフィルタ37の出力信号を減衰させるような信号を、一方、前記DC信号が小の場合には前記ドライブ回路40におけるバンドパスフィルタ37の出力信号を増幅させるような信号を駆動回路39に入力し、前記振動体31の振動が一定振幅となるように調整するものである。さらに、前記センス回路74におけるタイミング制御回路43に、図2aに示される正弦波信号が入力され、前記PLL回路41で逓倍した信号をもとにタイミング生成回路42により図2bで示される第1のタイミングФ1、第2のタイミングФ2、第3のタイミングФ3、第4のタイミングФ4を形成する。そして、このタイミング信号が前記ΣΔ変調器66および演算手段73に、SWの切替およびラッチ回路のラッチタイミングとして入力される。また、位相器で位相を90度シフトさせた前記正弦波信号を所定の基準電圧図示せずと比較する電圧コンパレータ図示せずに入力し、そしてその出力をロジック回路図示せずに入力するようにした場合でも、前記タイミング信号Φ1、Φ2、Φ3、Φ4を形成することは可能であるが、この場合、正弦波信号の電圧ノイズおよび温度変化や電源変動による電圧ノイズが位相ノイズとして表れることになる。この位相ノイズは、入力信号や積分切替手段を切り替えるタイミングノイズとして信号処理の精度に悪影響を与える要因となるが、前記PLL回路41を用いて時間的に積分され位相ノイズが低減されたタイミング信号とすることにより、切替タイミングノイズを低減し信号処理の精度を高めることができるものである。また、前記センサ素子30が図1に図示している駆動方向に速度Vで屈曲振動している状態において、前記振動体31の長手方向の中心軸周りにセンサ素子30が角速度ωで回転すると、このセンサ素子30にF=2mV×ωのコリオリ力が発生する。このコリオリ力により前記センサ素子30が有する一対のセンス電極34,35に、図2cおよび図2dに示すように電荷が発生する。そしてこのセンス電極34,35に発生する電荷はコリオリ力により発生するため、前記モニタ電極33に発生する信号より位相が90度進んでいる。そしてまた、前記一対のセンス電極34,35に発生した出力信号は図2cおよび図2dに示す通り、正極性信号と負極性信号の関係にある。この場合におけるΣΔ変調器66の動作を以下に説明する。このΣΔ変調器66は第1のタイミングФ1、第2のタイミングФ2、第3のタイミングФ3および第4のタイミングФ4を繰り返すことによって動作するもので、第1のタイミングФ1および第2のタイミングФ2ではセンサ素子30におけるセンス電極34から出力される正極性信号がΣΔ変調されて1ビットデジタル信号に変換され、また第3のタイミングФ3および第4のタイミングФ4では負極性信号がΣΔ変調されて1ビットデジタル信号に変換される。上記した4つのタイミングでの動作をひとつずつ説明する。まず第1のタイミングФ1では、積分手段62におけるコンデンサ58と接続されているSW60がONになり、このコンデンサ58に保持されている積分値が比較手段63における比較器64に入力され比較結果が1ビットデジタル信号として出力される。また、DA変換手段48におけるSW53と54がONになりコンデンサ52に保持されている電荷が放電される。次に第2のタイミングФ2では、前記比較手段63の比較器64より出力される1ビットデジタル信号が第2のタイミングФ2の立ち上がり時にD型フリップフロップ65にラッチされ、このラッチ信号が前記DA変換手段48のDA切替手段47に入力される。この入力されたラッチ信号に応じて基準電圧49,50が切り替えられてコンデンサ52に入力され、DA変換手段48より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段44ではSW45がONになり、前記センサ素子30のセンス電極34より発生する電荷が出力される。さらに、積分手段62におけるSW55がONになり、前記入力切替手段44とDA変換手段48から出力される電荷が積分回路56に入力される。これにより第2のタイミングФ2では、積分回路56におけるコンデンサ58に、図2cの斜線部で示される電荷量とDA変換手段48より出力される電荷量の総和が積分されて保持されることになる。上記した第1のタイミングФ1および第2のタイミングФ2での以上の動作によりセンサ素子30のセンス電極34から出力される振幅値の半分に相当する電荷量がΣΔ変調され、特に第1のタイミングФ1と第2のタイミングФ2の信号の立ち上がり時に1ビットデジタル信号として出力されることになる。また、第1のタイミングФ1および第2のタイミングФ2での動作と同様に、第3のタイミングФ3および第4のタイミングФ4では、センサ素子30のセンス電極35から出力される振幅値の半分に相当する電荷量がΣΔ変調され、特に第3のタイミングФ3と第4のタイミングФ4の信号の立ち上がり時に1ビットデジタル信号に変換されて出力されることになる。以上の動作により、センサ素子30における一対のセンス電極34,35から出力される電荷の振幅値の半分に相当する電荷量が一つのΣΔ変調器66によりΣΔ変調されて一対の1ビットデジタル信号として上記タイミングで出力されることになる。そしてまた、センサ素子30における一対のセンス電極34,35から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極33に発生する信号より位相が90度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子30における一対のセンス電極34,35からセンス信号と不要信号の合成信号が出力される場合について説明する。角速度によるコリオリ力で発生するセンス信号は、図2cdで示され、そして上記で説明した通り、第2のタイミングФ2と第4のタイミングФ4で、積分回路56により図2cdの斜線部で示される電荷量、つまり、振幅値の半分に相当する電荷量が積分されることになる。さらに、センス電極34,35より発生する不要信号は図2efで示され、そして前記センス信号と同様に第2のタイミングФ2と第4のタイミングФ4で、図2efの斜線部で示される電荷量、つまり、不要信号の振幅の最大値から最小値までの区間の電荷量が積分されるもので、これは振幅の中央値を基準に積分するとキャンセルされて0の電荷量となるものである。つまり、第2のタイミングФ2と第4のタイミングФ4での積分手段62の動作により、不要信号がキャンセルされてセンス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ΣΔ変調器66からは同期検波処理された信号がΣΔ変調され、1ビットデジタル信号に変換されて出力されることになる。以上の動作により、センサ素子30における一対の出力信号を同期検波処理しながらΣΔ変調することが可能となるもので、このような同期検波された信号のデジタル値を、通常のIV変換回路、位相器、同期検波回路などのアナログ回路を必要とすることなく、またこれらを用いた場合より非常に小さな回路規模で、つまり小型で、かつ低コストで得ることができるものである。次に、演算手段73について、その動作を説明する。まず、第2のタイミングФ2で、前記ΣΔ変調器66の比較手段63における比較器64より出力される1ビットデジタル信号が、ラッチ回路67のD型フリップフロップ68にラッチされる。また、第4のタイミングФ4で、前記ΣΔ変調器66の比較手段63における比較器64より出力される1ビットデジタル信号が、ラッチ回路67のD型フリップフロップ69にラッチされる。この一対のD型フリップフロップ68,69にラッチされた一対の1ビットデジタル信号は、上記で説明した通り、センサ素子30における一対のセンス電極34,35より出力された信号の不要信号を除いた振幅値の半分に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。次に、前記ラッチ回路67が出力する一対の1ビットデジタル信号が1ビット差分演算手段70に入力され、この一対の1ビットデジタル信号の差が演算されて1ビット差分信号が出力される。ここで、第1のタイミングФ1での1ビット差分信号は、一つ前の周期における第2のタイミングФ2、第4のタイミングФ4でラッチされた1ビットデジタル信号の差であり、この1ビット差分信号は、図2cdで示されるセンサ素子30における一対のセンス電極34,35より出力される信号の不要信号を除いた振幅値を表す信号となる。以上の動作により、センサ素子30における一対のセンス電極34,35から出力される正極性信号と負極性信号の関係にある一対の入力信号が同じ1つの積分手段62を用いて積分されるため、2つの積分手段で別々に積分を行う場合よりも個々の積分手段の特性による一対の入力信号の積分結果の相対誤差への影響が大きく低減されるものである。これと同様に、DA変換手段48も一対の入力信号の信号処理に対し同じ1つのDA変換手段を用いる構成となっている。また、比較手段63でも一対の積分結果を同じ基準電圧と比較器を用いて比較を行うことにより、比較器の特性や基準電圧の変動の比較結果の相対誤差への影響が大きく低減される。上記のように、一対の入力信号を同一の積分手段、DA変換手段、比較手段を用いて信号処理するようにしているため、複数の各手段を用いて信号処理した場合と比べて各手段の相対誤差の影響が大きく低減されるものである。また、電源電圧変化や温度変化の影響による各手段における基準電圧変動等の影響も、一対の入力信号に対して同様に加わるため、演算手段73が有する1ビット差分演算手段70により一対の入力信号の信号処理結果の差を演算することにより、各手段における基準電圧変動等の影響をキャンセルでき、これにより、精度良く一対の入力信号の差をAD変換できるという効果を有し、またそれと同時に、センサ素子30における一対のセンス電極34,35より出力されてΣΔ型AD変換器に入力される一対の入力信号が含んでいる同相ノイズ成分やオフセット成分の影響もキャンセルでき、これにより、精度良く一対の入力信号の差信号を形成できるという効果を有するものである。また、一対の入力信号の差をとる1ビット差分演算とは、比較手段の出力信号が10からなる1ビット信号である場合、差分演算手段に入力される一対の比較信号が00011011の4種類に限られ、差をとった結果もそれぞれ0-110と予め決まっていることを利用して、非常に簡単な回路構成で加減算を行う演算器を用いることなく入力信号に応じた減算処理を行った結果を得ることができる1ビットデジタル演算であり、このように減算処理を行った一対の入力信号を1つの差分信号とした後にΣΔAD変換で通常必要となるデジタルフィルタによるローパスやデシメーション等の信号処理を行う構成とすることにより、一対の入力信号をローパスやデシメーション等で信号処理するデジタルフィルタを入力信号のそれぞれに用意し、そしてデジタルフィルタによりマルチビット化した後にマルチビットの加減算を行える演算器を用いて差分演算処理する場合に比べて、差分演算回路、デジタルフィルタなどの演算回路が非常に小さな回路規模で、つまり小型で、かつ低コストで構成でき、かつ高精度な信号処理を実現できるという効果を有するものである。次に、1ビット差分演算手段70が出力する1ビット差分信号が補正演算手段71に入力され、この1ビット差分信号と所定の補正情報との補正演算が置換処理により行われる。この補正演算は、上記したように、1ビット差分信号が01-1の3値に限られることを利用して、例えば所定の補正情報が5である場合に、補正演算手段に入力される1ビット差分信号01-1を、それぞれ05-5と置換処理することにより乗算を実現して信号の補正が可能となるものである。これにより、前記センサ素子30の製造バラツキなどに起因する角速度に対する感度のバラツキや、温度変動によるセンサ素子1の感度変動を、適切な補正情報を設定することにより補正することが可能となるものである。さらに、デジタルフィルタによりマルチビット信号に変換した後にマルチビット信号を乗算処理する乗算器を用意して乗算処理することにより信号の補正を行う場合に比べて、非常に小さな回路規模で実現でき、さらにこの置換処理では有限語調によるデータの切捨てなどは存在せず、高精度な補正演算を実現できる。その結果、センサ素子およびセンス回路の感度調整が、小型で、かつ低コストで高精度を実現できるという効果が得られるものである。実施の形態2以下、本発明の実施の形態2におけるΣΔ型AD変換器を用いた角速度センサについて、図面を参照しながら説明する。図3は本発明の実施の形態2におけるΣΔ型AD変換器を用いた角速度センサの回路図である。なお、前述した本発明の実施の形態1と同様の構成を有するものについては、同一符号を付し、その説明は省略する。図3において、81は入力切替手段で、この入力切替手段81は前記センサ素子30における第1のセンス電極34と接続され、かつ前記第2のタイミングФ2で動作するSW83と、前記第2のセンス電極35と接続され、かつ前記第4のタイミングФ4で動作するSW82とで構成されている。この構成により、入力切替手段81は、一対のセンス電極34,35からの入力信号を第2のタイミングФ2と第4のタイミングФ4で切り替えて出力することになる。84はDA切替手段で、このDA切替手段84は、第1の基準電圧86と第2の基準電圧87を有し、そしてこの第1の基準電圧86と第2の基準電圧87を所定の信号により切り替え、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。88はDA出力手段で、このDA出力手段88は前記DA切替手段84の出力信号が入力されるコンデンサ89と、このコンデンサ89の両端に接続され、かつ前記第1のタイミングФ1と第3のタイミングФ3で動作してコンデンサ89の電荷を放電するSW90,91とにより構成されている。そして、前記DA切替手段84とDA出力手段88とでDA変換手段85を構成し、かつこのDA変換手段85は第1のタイミングФ1と第3のタイミングФ3で前記コンデンサ89の電荷を放電し、さらに前記第2のタイミングФ2と第4のタイミングФ4で前記DA切替手段84が出力する基準電圧に応じた電荷を入出力するものである。92はSWで、このSW92には前記入力切替手段81とDA変換手段85の出力が入力され、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。93は積分回路で、この積分回路93には前記SW92の出力が入力されるもので、演算増幅器94と、この演算増幅器94の帰還に並列に接続される一対のコンデンサ95,96と、このコンデンサ95,96に接続される一対のSW97,98とにより構成されている。また、SW97は第1のタイミングФ1と第2のタイミングФ2で動作し、前記積分回路93への入力信号がコンデンサ95に積分されて積分値が保持されることになる。そしてまた、SW98は前記第3のタイミングФ3と第4のタイミングФ4で動作し、前記積分回路93への入力信号がコンデンサ96に積分されて積分値が保持されることになる。そして、前記SW92と積分回路93とで積分手段99を構成し、かつこの積分手段99は、前記第1のタイミングФ1と第2のタイミングФ2でSW92の出力をコンデンサ95に積分してその積分値を出力するとともに、前記第3のタイミングФ3と第4のタイミングФ4でSW92の出力をコンデンサ96に積分してその積分値を出力するものである。101は入力切替手段で、この入力切替手段101は、前記センサ素子30における第1のセンス電極34と接続され、かつ前記第4のタイミングФ4で動作するアナログスイッチ103と、前記第2のセンス電極35と接続され、かつ前記第2のタイミングФ2で動作するSW102とで構成されている。この構成により、入力切替手段101は、一対のセンス電極34,35からの入力信号を第4のタイミングФ4と第2のタイミングФ2で切り替えて出力することになる。104はDA切替手段で、このDA切替手段104は、第1の基準電圧106と第2の基準電圧107を有し、そしてこの第1の基準電圧106と第2の基準電圧107を所定の信号により切り替え、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。108はDA出力手段で、このDA出力手段108は前記DA切替手段104の出力信号が入力されるコンデンサ109と、このコンデンサ109の両端に接続され、かつ前記第1のタイミングФ1と第3のタイミングФ3で動作してコンデンサ109の電荷を放電するSW110,111とにより構成されている。そして、前記DA切替手段104とDA出力手段108とでDA変換手段105を構成し、かつこのDA変換手段105は第1のタイミングФ1と第3のタイミングФ3で前記コンデンサ109の電荷を放電し、さらに前記第2のタイミングФ2と第4のタイミングФ4で前記DA切替手段104が出力する基準電圧に応じた電荷を入出力するものである。112はSWで、このSW112は前記入力切替手段101とDA変換手段105の出力が入力され、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。113は積分回路で、この積分回路113には前記SW112の出力が入力されるもので、演算増幅器114と、この演算増幅器114の帰還に並列に接続される一対のコンデンサ115,116と、このコンデンサ115,116に接続される一対のSW117,118とにより構成されている。また、SW117は第1のタイミングФ1と第2のタイミングФ2で動作し、前記積分回路113への入力信号がコンデンサ115に積分されて積分値が保持されることになる。そしてまた、SW118は前記第3のタイミングФ3と第4のタイミングФ4で動作し、前記積分回路113への入力信号がコンデンサ116に積分されて積分値が保持されることになる。そして、前記SW112と積分回路113とで積分手段119を構成し、かつこの積分手段119は、前記第1のタイミングФ1と第2のタイミングФ2でSW112の出力をコンデンサ115に積分してその積分値を出力するとともに、前記第3のタイミングФ3と第4のタイミングФ4でSW112の出力をコンデンサ116に積分してその積分値を出力するものである。120は比較手段で、この比較手段120には前記積分手段99,119が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器121と、この比較器121が出力する1ビットデジタル信号が入力されるD型フリップフロップ122とで構成されている。また、前記D型フリップフロップ122は前記第2のタイミングФ2と第4のタイミングФ4の開始時に前記1ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記DA変換手段85,105のDA切替手段84,104に入力されて基準電圧86,87,106,107を切り替えるものである。そして、前記入力切替手段81,101、DA変換手段85,105、積分手段99,119および比較手段120によりΣΔ変調器123を構成している。またこのΣΔ変調器123は上記構成により、前記センサ素子30における一対のセンス電極34,35より出力される電荷をΣΔ変調し、1ビットデジタル信号に変換して出力するものである。以上のように構成された本発明の実施の形態2における角速度センサについて、次にその動作を説明する。まず、上記ΣΔ変調器123について、その動作を説明する。このΣΔ変調器123は第1のタイミングФ1、第2のタイミングФ2、第3のタイミングФ3および第4のタイミングФ4を繰り返すことによって動作するもので、第1のタイミングФ1および第2のタイミングФ2ではセンサ素子30におけるセンス電極34から出力される正極性信号が第1の入力切替手段81と第1のDA変換手段85および第1の積分手段99により積分され、それと同時にセンサ素子30におけるセンス電極35から出力される負極性信号が第2の入力切替手段101と第2のDA変換手段105および第2の積分手段119により積分される。そして、この第1の積分手段99と第2の積分手段119が出力する一対の積分値が、比較手段120の比較器121に入力されて比較され、その比較結果が1ビットデジタル信号として出力される。そして、第2のタイミングФ2の立ち上がり時においては、前記比較手段120の比較器121より出力される1ビットデジタル信号がD型フリップフロップ122にラッチされ、このラッチ信号が前記DA変換手段85,105のDA切替手段84,104に入力される。このとき、第2のタイミングФ2の立ち上がり時にΣΔ変調されて1ビットデジタル信号として出力される値は、正極性信号の出力する信号の振幅値から負極性信号の出力する信号の振幅値を減算した値となり、これは一対のセンス電極34,35における出力の振幅の正の情報を意味し、これが演算手段73のD型フリップフロップ68にラッチされる。また、第3のタイミングФ3および第4のタイミングФ4ではセンサ素子30におけるセンス電極34から出力される正極性信号が第2の入力切替手段101と第2のDA変換手段105および第2の積分手段119により積分され、それと同時にセンサ素子30におけるセンス電極35から出力される負極性信号が第1の入力切替手段81と第1のDA変換手段85および第1の積分手段99により積分される。そして、この第1の積分手段99と第2の積分手段119が出力する一対の積分値が、比較手段120の比較器121に入力されて比較され、その比較結果が1ビットデジタル信号として出力される。そして、第4のタイミングФ4の立ち上がり時においては、前記比較手段120の比較器121より出力される1ビットデジタル信号がD型フリップフロップ122にラッチされ、このラッチ信号が前記DA変換手段85,105のDA切替手段84,104に入力される。このとき、第4のタイミングФ4の立ち上がり時にΣΔ変調されて1ビットデジタル信号として出力される値は、負極性信号の出力する信号の振幅値から正極性信号の出力する信号の振幅値を減算した値となり、これは一対のセンス電極34,35における出力の振幅の負の情報を意味し、これが演算手段73のD型フリップフロップ69にラッチされる。上記した4つのタイミングでの動作をひとつずつ説明する。まず第1のタイミングФ1では、積分手段99におけるコンデンサ95と接続されているSW97がONになり、このコンデンサ95に保持されている積分値が比較手段120における比較器121に入力されると同時に、積分手段119におけるコンデンサ115と接続されているSW117がONになり、このコンデンサ115に保持されている積分値が比較手段120における比較器121に入力される。そして、この一対の積分値の比較結果が1ビットデジタル信号として出力される。また、DA変換手段85,105におけるSW90,91,110,111がONになり、コンデンサ89,109に保持されている電荷が放電される。次に第2のタイミングФ2では、前記比較手段120の比較器121より出力される1ビットデジタル信号が第2のタイミングФ2の立ち上がり時にD型フリップフロップ122にラッチされ、このラッチ信号が前記DA変換手段85,105のDA切替手段84,104に入力される。この入力されたラッチ信号に応じて基準電圧86,87,106,107が切り替えられてコンデンサ89,109に入力され、DA変換手段85,105より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段81ではSW83がONになり、前記センサ素子30のセンス電極34より発生する電荷が出力され、一方、入力切替手段101ではSW102がONになり、前記センサ素子30のセンス電極35より発生する電荷が出力される。さらに、積分手段99,119におけるSW92,112がONになり、前記入力切替手段81とDA変換手段85から出力される電荷が積分回路93に入力されるとともに、前記入力切替手段101とDA変換手段105から出力される電荷が積分回路113に入力される。これにより第2のタイミングФ2では、積分回路93におけるコンデンサ95に、図4cの第2のタイミングФ2における斜線部で示される電荷量とDA変換手段85より出力される電荷量の総和が積分されて保持されるとともに、積分回路113におけるコンデンサ115に、図4dの第2のタイミングФ2における斜線部で示される電荷量とDA変換手段105より出力される電荷量の総和が積分されて保持されることになる。上記した第1のタイミングФ1および第2のタイミングФ2での以上の動作によりセンサ素子30のセンス電極34,35から出力される振幅値の正の値に相当する電荷量がΣΔ変調され、特に第1のタイミングФ1と第2のタイミングФ2の信号の立ち上がり時に1ビットデジタル信号として出力されることになる。また、第1のタイミングФ1および第2のタイミングФ2での動作と同様に、第3のタイミングФ3および第4のタイミングФ4では、センサ素子30における一対のセンス電極34,35から出力される電荷の振幅値の負の値に相当する電荷量がΣΔ変調され、特に第3のタイミングФ3と第4のタイミングФ4の信号の立ち上がり時に1ビットデジタル信号に変換されて出力されることになる。以上の動作により、センサ素子30における一対のセンス電極34,35から出力される電荷の振幅値の正負に相当する電荷量が一つのΣΔ変調器123によりΣΔ変調されて一対の1ビットデジタル信号として上記タイミングで出力されることになる。さらに、正極性信号と負極性信号が同時に積分され、その差がΣΔ変調されることになるため、瞬時の同相ノイズが除去されて出力される。さらにまた、前記第1のタイミングФ1第2のタイミングФ2および第3のタイミングФ3第4のタイミングФ4の動作では2つの積分手段およびDA変換手段が正極性信号および負極性信号を切り替えて信号処理する動作となっており、第2のタイミングФ2と第4のタイミングФ4の立ち上がりで出力される一対の1ビットデジタル信号には、2つの積分手段99,119およびDA変換手段85,105の基準電圧変動オフセット変動などが同様に影響することになる。そしてまた、センサ素子30における一対のセンス電極34,35から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極33に発生する信号より位相が90度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子30における一対のセンス電極34,35からセンス信号と不要信号の合成信号が出力される場合については、本発明の実施の形態1と同様に、不要信号はキャンセルされ、センス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ΣΔ変調器123からは同期検波処理された信号がΣΔ変調され、かつ1ビットデジタル信号に変換されて出力されることになる。以上の動作により、センサ素子30における一対の出力信号を同期検波処理しながらΣΔ変調することが可能となるもので、このような同期検波された信号のデジタル値を、通常のIV変換回路、位相器、同期検波回路などのアナログ回路を必要とすることなく、またこれらを用いた場合より非常に小さな回路規模で、つまり小型で、かつ低コストで得ることができるものである。次に、演算手段73について、その動作を説明する。まず、第2のタイミングФ2で、前記ΣΔ変調器123の比較手段120における比較器121より出力される1ビットデジタル信号が、ラッチ回路67のD型フリップフロップ68にラッチされる。また、第4のタイミングФ4で、前記ΣΔ変調器123の比較手段120における比較器121より出力される1ビットデジタル信号が、ラッチ回路67のD型フリップフロップ69にラッチされる。この一対のD型フリップフロップ68,69にラッチされた一対の1ビットデジタル信号は、上記で説明した通り、センサ素子30における一対のセンス電極34,35より出力された信号の不要信号を除いた振幅値の正および負に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。また、前記第1のタイミングФ1第2のタイミングФ2および第3のタイミングФ3第4のタイミングФ4では2つの積分手段およびDA変換手段が正極性信号および負極性信号を切り替えて信号処理するようにしており、そして電源電圧変化や温度変化の影響による各手段における基準電圧変動やオフセット変動等の影響も、一対の1ビットデジタル信号に対し同じ極性で加わっているため、演算手段73が有する1ビット差分演算手段70により一対の入力信号の信号処理結果の差を演算することにより、各手段における基準電圧変動等の影響をキャンセルでき、これにより、精度良く一対の入力信号の差の2倍の値をデジタル値に変換できるという効果が得られるものである。またそれと同時に、センサ素子30における一対のセンス電極34,35より出力され、かつΣΔ型AD変換器に入力される一対の入力信号が含んでいる瞬時の同相ノイズ成分やオフセット成分の影響もキャンセルできるため、精度良く一対の入力信号の差の2倍の信号を形成できるという効果が得られるものである。実施の形態3以下、本発明の実施の形態3におけるΣΔ型AD変換器を用いた角速度センサについて、図面を参照しながら説明する。図5は本発明の実施の形態3におけるΣΔ型AD変換器を用いた角速度センサの回路図である。なお、前述した本発明の実施の形態1と同様の構成を有するものについては、同一符号を付し、その説明は省略する。図5において、131はドライブ回路で、このドライブ回路131は入力切替手段132、DA変換手段133、積分手段134、比較手段135、DA切替手段136、デジタルバンドパスフィルタ137、AGC回路138および駆動回路139とで構成されている。また、前記ドライブ回路131における入力切替手段132は、振動体31におけるモニタ電極33と接続され、第6のタイミングΦ6で動作するアナログスイッチで構成されている。また、前記ドライブ回路131におけるDA切替手段136は、第1の基準電圧140および第2の基準電圧141を有し、そしてこの第1の基準電圧140と第2の基準電圧141を所定の信号により切り替えている。第6のタイミングΦ6では第1の基準電圧140の信号または第2の基準電圧141の信号を出力するものである。そしてまた、前記ドライブ回路131にはDA出力手段142を設けており、このDA出力手段142は前記DA切替手段136の出力信号が入力されるコンデンサ143と、このコンデンサ143の両端に接続され、かつ前記第5のタイミングΦ5で動作してコンデンサ143の電荷を放電するSW144,145により構成されている。そして、前記DA切替手段136とDA出力手段142とでDA変換手段133を構成し、かつこのDA変換手段133は第5のタイミングΦ5で前記コンデンサ143の電荷を放電し、さらに前記第6のタイミングΦ6で前記DA切替手段136が出力する基準電圧に応じた電荷を入出力するものである。146はSWで、このSW146には前記入力切替手段132とDA変換手段133の出力が入力され、前記第6のタイミングΦ6で出力するものである。134は積分手段で、この積分手段134には前記SW146の出力が入力されるもので、演算増幅器147と、この演算増幅器147の帰還に接続されるコンデンサ148とにより構成されている。そして、第6のタイミングΦ6で動作し、前記積分手段134への入力信号がコンデンサ148により積分されて図6aに示すような積分値が保持されることになる。そして、前記積分手段134は、前記第5のタイミングΦ5において、その積分値を出力するものである。135は比較手段で、この比較手段135には前記積分手段134が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器149と、この比較器149が出力する1ビットデジタル信号が入力されるD型フリップフロップ150とにより構成されている。また、前記D型フリップフロップ150は前記第5のタイミングΦ5の開始時に前記1ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記DA変換手段133のDA切替手段136に入力されて、第1の基準電圧140と第2の基準電圧141とを切り替えるものである。そして、前記入力切替手段132、DA変換手段133、積分手段134および比較手段135によりΣΔ変換器151を構成している。そしてこの比較手段135におけるD型フリップフロップ150からの出力電圧をバンドパスフィルタ137に入力し、前記振動体31の共振周波数のみを抽出し、ノイズ成分を除去した図6aに示すような正弦波形を出力する。そしてまた、前記ドライブ回路131におけるデジタルバンドパスフィルタ137の出力信号をAGC回路138が有する半波整流平滑回路図示せずに入力することにより、DC信号に変換する。そしてAGC回路138はこのDC信号が大の場合には前記ドライブ回路131におけるデジタルバンドパスフィルタ137の出力信号を減衰させるような信号を、一方、前記DC信号が小の場合には前記ドライブ回路131におけるデジタルバンドパスフィルタ137の出力信号を増幅させるような信号を駆動回路139に入力し、前記振動体31の振動が一定振幅となるように調整するものである。そして、タイミング制御回路43に、図6bに示される正弦波信号が入力され、前記PLL回路41で逓倍した信号をもとにタイミング生成回路152により図6cで示される第5のタイミングФ5、第6のタイミングФ6を形成する。そして、このタイミング信号が前記ドライブ回路131のΣΔ変調器151における入力切替手段132、DA切替手段136、SW144、SW145およびSW146の切替タイミングとして入力される。153は第1のタイミング切替スイッチで、この第1のタイミング切替スイッチ153はタイミング制御回路43におけるタイミング生成回路152から第5のタイミングΦ5の信号とクロック154のタイミング信号Φ5とが入力される。これと同様に、155は第2のタイミング切替スイッチで、この第2のタイミング切替スイッチ155はタイミング制御回路43におけるタイミング生成回路152から前記第5のタイミングΦ5と逆位相の関係である第6のタイミングΦ6信号とクロック154の第6のタイミング信号Φ6とが入力される。また、156は振幅判定回路で、この振幅判定回路156には前記デジタルバンドパスフィルタ137の出力信号が入力され、そしてこの振幅判定回路156は、デジタルバンドパスフィルタ137から出力される出力信号の振幅量を監視しており、この振幅量がAGC回路138における目標振幅量の75以上である場合には、前述したように、タイミング制御回路43におけるタイミング生成回路152の出力信号をクロック信号として、ドライブ回路131における入力切替信号132、DA切替手段136、SW144、SW145およびSW146の切替タイミングとするように、第1のタイミング切替スイッチ153および第2のタイミング切替スイッチ155を切り替えている。一方、デジタルバンドパスフィルタ137から出力される出力信号の振幅量がAGC回路138における目標振幅量の75以下である場合には、クロック154からの出力信号をクロック信号として、ドライブ回路131における入力切替手段132、DA切替手段136、SW144、SW145およびSW146の切替タイミングとするように、第1のタイミング切替スイッチ153および第2のタイミング切替スイッチ155を切り替えている。上記したように本発明の実施の形態3においては、ドライブ回路131を振動体31におけるモニタ電極33から出力される信号をオンオフする入力切替手段132と、少なくとも2つのレベルの電荷量を出力するDA変換手段133と、前記入力切替手段132とDA変換手段133とから出力される電荷を積分し、その積分値を保持する積分手段134と、この積分手段134から出力される積分値を所定の値と比較する比較手段135と、この比較手段135の出力に応じてDA変換手段133の出力を切り替えるDA切替手段136と、デジタルバンドパスフィルタ137と、AGC回路138および駆動回路139としたため、ドライブ回路131の大部分をデジタル回路のみで構成することができることになり、これにより、ドライブ回路131の全てをアナログ回路で構成するよりもドライブ回路131の体積が小さくなるため、ドライブ回路131を小型化することができるという作用効果を有するものである。"