実装面11を有する第1リードフレーム10と、前記実装面11と対向する実装面21を有する第2リードフレーム20との間に搭載部品30~50が3個のみ挟み込まれてなる半導体装置において、前記3個の搭載部品30~50は、それぞれ前記第1リードフレーム10側と反対側に配置され、前記第2リードフレーム20と電気的、熱的に接続されるはんだ31~51、35~55を有し、前記搭載部品30~50における前記はんだ31~51、35~55が配置される部位の中心を前記搭載部品30~50の中心点30a~50aとしたとき、前記3個の搭載部品30~50のそれぞれの前記中心点30a~50aを結ぶ線分にて三角形100が構成される状態で挟み込まれていることを特徴とする半導体装置。前記3個の搭載部品30~50における前記中心点30a~50aを結ぶ線分のうち最も長さが長くなる線分101と、当該線分を構成しない前記中心点を有する残りの1つの搭載部品の当該中心点から前記線分101に下ろした垂線と、の交点Aから前記第1リードフレーム10の実装面11に下ろした第1線分B1の長さをh0、前記残りの1つの搭載部品の前記中心点から前記第1リードフレーム10の実装面11に下ろした第2線分B2の長さをhとしたとき、前記3個の搭載部品30~50は、h0>hの場合には、前記第1線分B1と前記第1リードフレーム10の実装面11との第1交点aから前記第2線分B2と前記第1リードフレーム10の実装面11との第2交点bまでの長さをX、前記第1交点aから前記第2交点bを通って前記第1リードフレーム10の実装面11における端部と交差する第3交点cまでの長さをL1としたとき、次式を満たす状態で挟み込まれ、h0<hの場合には、前記第2交点bから前記第1交点aまでの長さをX、前記第2交点bから前記第1交点aを通って前記第1リードフレーム10の実装面11の端部と交差する第4交点dまでの長さをL2としたとき、次式を満たす状態で挟み込まれていることを特徴とする請求項1に記載の半導体装置。前記3個の搭載部品30~50は、前記3個の搭載部品30~50の前記中心点30a~50aを結ぶ線分にて構成される三角形100を前記第1リードフレーム10の実装面11に投影すると共に、前記第2リードフレーム20の重心を前記第1リードフレーム10の実装面11に投影したとき、前記投影した重心が前記投影した三角形の内部に位置する状態で挟み込まれていることを特徴とする請求項1または2に記載の半導体装置。前記3個の搭載部品30~50は、前記3個の搭載部品30~50の前記中心点30a~50aを結ぶ線分にて構成される三角形100を前記第1リードフレーム10の実装面11に投影すると共に、前記3個の搭載部品30~50と前記第1リードフレーム10とが接続された構造体の重心を前記第1リードフレーム10の実装面11に投影したとき、前記投影した重心が前記投影した三角形の内部に位置する状態で挟み込まれていることを特徴とする請求項1または2に記載の半導体装置。前記搭載部品30~50は、半導体チップ32~52と、ターミナル34~54と、前記はんだ31~51、35~55と、が積層されたものであることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。前記3個の搭載部品30~50のうち、一部の搭載部品30、40は絶縁ゲートバイポーラトランジスタ素子が形成された半導体チップ32、42を有し、残りの搭載部品50はダイオード素子が形成された半導体チップ52を有することを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。前記3個の搭載部品30~50は、同じ半導体素子が形成された半導体チップ32~52を有することを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。前記第2リードフレーム20を複数備え、前記第1リードフレーム10と前記複数の第2リードフレーム20との間には、それぞれ前記搭載部品30~50が3個のみ挟み込まれていることを特徴とする請求項1ないし7のいずれか1つに記載の半導体装置。前記第1リードフレーム10a、10bは2つ備えられ、前記第2リードフレーム20a~20fは前記第1リードフレーム10a、10bそれぞれに対して同数備えられ、前記2つの第1リードフレーム10a、10bと前記第2リードフレーム20a~20fとの間にはそれぞれ前記搭載部品30~50が3個のみ挟み込まれており、一方の前記第1リードフレーム10aの実装面11と対向して配置される前記第2リードフレーム20a~20cと、他方の前記第1リードフレーム10bの実装面11と対向して配置される第2リードフレーム20a~20cとは電気的に接続されていることを特徴とする請求項1ないし8のいずれか1つに記載の半導体装置。請求項1ないし9のいずれか1つに記載の半導体装置が複数組み合わされて構成されることを特徴とする電子部品。実装面11を有する第1リードフレーム10と、前記実装面11と対向する実装面21を有する第2リードフレーム20との間に搭載部品30~50が3個のみ挟み込まれてなる半導体装置の製造方法において、前記第1リードフレーム10の実装面11に、前記第1リードフレーム10側と反対側にはんだ31~51、35~55を有する前記3個の搭載部品30~50を搭載する搭載工程と、前記3個の搭載部品30~50を挟んで前記第1リードフレーム10側と反対側に前記第2リードフレーム20を配置する配置工程と、リフロー処理することにより、前記はんだ31~51、35~55と前記第2リードフレーム20とを接合する接合工程と、を行い、前記搭載工程では、前記搭載部品30~50における前記はんだ31~51、35~55が配置される部位の中心を中心点30a~50aとしたとき、前記3個の搭載部品30~50の前記中心点30a~50aを結ぶ線分にて三角形100が構成されるように、前記3個の搭載部品30~50を搭載することを特徴とする半導体装置の製造方法。前記搭載工程では、前記3個の搭載部品30~50における前記中心点30a~50aを結ぶ線分のうち最も長さが長くなる線分101と、当該線分を構成しない前記中心点を有する残りの1つの搭載部品の当該中心点から前記線分101に下ろした垂線と、の交点Aから前記第1リードフレーム10の実装面11に下ろした第1線分B1の長さをh0、前記残りの1つの搭載部品の前記中心点から前記第1リードフレーム10の実装面11に下ろした第2線分B2の長さをhとしたとき、前記3個の搭載部品30~50を、h0>hの場合には、前記第1線分B1と前記第1リードフレーム10の実装面11との第1交点aから前記第2線分B2と前記第1リードフレーム10の実装面11との第2交点bまでの長さをX、前記第1交点aから前記第2交点bを通って前記第1リードフレーム10の実装面11における端部と交差する第3交点cまでの長さをL1としたとき、次式を満たす状態で搭載し、h0<hの場合には、前記第2交点bから前記第1交点aまでの長さをX、前記第2交点bから前記第1交点aを通って前記第1リードフレーム10の実装面11の端部と交差する第4交点dまでの長さをL2としたとき、次式を満たす状態で搭載することを特徴とする請求項11に記載の半導体装置の製造方法。前記搭載工程では、前記三角形100を前記第1リードフレーム10の実装面11に投影すると共に、前記配置工程で配置される前記第2リードフレーム20の重心を前記第1リードフレーム10の実装面11に投影したとき、前記投影した重心が前記投影した三角形の内部に位置するように前記3個の搭載部品30~50を搭載することを特徴とする請求項11または12に記載の半導体装置の製造方法。前記搭載工程では、前記三角形100を前記第1リードフレーム10の実装面11に投影すると共に、前記3個の搭載部品30~50と前記第1リードフレーム10とが接続された構造体の重心を前記第1リードフレーム10の実装面11に投影したとき、前記投影した重心が前記投影した三角形の内部に位置するように前記3個の搭載部品30~50を搭載することを特徴とする請求項11または12に記載の半導体装置の製造方法。前記搭載工程では、半導体チップ32~52と、ターミナル34~54と、前記はんだ31~51、35~55と、が積層されたものを搭載することを特徴とする請求項11ないし14のいずれか1つに記載の半導体装置の製造方法。しかしながら、第1、第2リードフレームの間に、例えば、第1~第3搭載部品を一直線となるように挟み込んだ場合には、いずれか1つの搭載部品が第2リードフレームと電気的、熱的に接続されないという問題がある。すなわち、例えば、第1リードフレーム上に第1~第3搭載部品を一直線となるように搭載した場合、部品寸法公差等によって第1~第3搭載部品の第1リードフレームからの高さがばらつくことがある。この場合、高さが高い2箇所によって第2リードフレームの位置が決まり、最も低い箇所は第2リードフレームと接触しない状態となるため、リフロー処理した際に、第2リードフレームと接触しないはんだには第2リードフレームからの熱供給が不足するという問題がある。すなわち、はんだが溶融しないことがあり、このはんだを有する搭載部品が第2リードフレームと未接合となるという問題がある。本発明は上記点に鑑みて、第1リードフレームと第2リードフレームとの間に搭載部品が3個のみ挟み込まれてなる半導体装置において、第1~第3搭載部品と第2リードフレームとが未接合となることを抑制することができる半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、実装面11を有する第1リードフレーム10と、実装面11と対向する実装面21を有する第2リードフレーム20との間に搭載部品30~50が3個のみ挟み込まれてなる半導体装置において、3個の搭載部品30~50は、それぞれ第1リードフレーム10側と反対側に配置され、第2リードフレーム20と電気的、熱的に接続されるはんだ31~51、35~55を有し、搭載部品30~50におけるはんだ31~51、35~55が配置される部位の中心を搭載部品30~50の中心点30a~50aとしたとき、3個の搭載部品30~50のそれぞれの中心点30a~50aを結ぶ線分にて三角形100が構成される状態で挟み込まれていることを特徴としている。これによれば、3個の搭載部品30~50は中心点30a~50aを結ぶ線分にて三角形100が構成されるように挟み込まれているため、第2リードフレーム20を適宜傾けることによって3個の搭載部品30~50と第2リードフレーム20とが未接合となることを抑制することができる。この場合、請求項2に記載の発明のように、3個の搭載部品30~50における中心点30a~50aを結ぶ線分のうち最も長さが長くなる線分101と、当該線分を構成しない中心点を有する残りの1つの搭載部品の当該中心点から線分101に下ろした垂線と、の交点Aから第1リードフレーム10の実装面11に下ろした第1線分B1の長さをh0、残りの1つの搭載部品の中心点から第1リードフレーム10の実装面11に下ろした第2線分B2の長さをhとしたとき、3個の搭載部品30~50は、以下のように挟み込まれていることが好ましい。すなわち、h0>hの場合には、第1線分B1と第1リードフレーム10の実装面11との第1交点aから第2線分B2と第1リードフレーム10の実装面11との第2交点bまでの長さをX、第1交点aから第2交点bを通って第1リードフレーム10の実装面11における端部と交差する第3交点cまでの長さをL1としたとき、次式を満たす状態で挟み込まれており、h0<hの場合には、第2交点bから第1交点aまでの長さをX、第2交点bから第1交点aを通って第1リードフレーム10の実装面11の端部と交差する第4交点dまでの長さをL2としたとき、次式を満たす状態で挟み込まれていることが好ましい図4、図5参照。これによれば、第2リードフレーム20を傾けた際に第2リードフレーム20が第1リードフレーム10と接触することがなく、第2リードフレーム20と搭載部品30~50の全てが接合されている状態とすることができる。なお、h0=hの場合には、3個の搭載部品30~50の配置関係が制限されないのは自明のことである。また、請求項3に記載の発明のように、3個の搭載部品30~50は、中心点30a~50aを結ぶ線分にて構成される三角形100を第1リードフレーム10の実装面11に投影すると共に、第2リードフレーム20の重心を第1リードフレーム10の実装面11に投影したとき、投影した重心が投影した三角形の内部に位置する状態で挟み込まれているものとすることができる。そして、請求項4に記載の発明のように、3個の搭載部品30~50は、中心点30a~50aを結ぶ線分にて構成される三角形100を第1リードフレーム10の実装面11に投影すると共に、3個の搭載部品30~50と第1リードフレーム10とが接続された構造体の重心を第1リードフレーム10の実装面11に投影したとき、投影した重心が投影した三角形の内部に位置する状態で挟み込まれるものとすることができる。また、請求項5に記載の発明のように、搭載部品30~50は、半導体チップ32~52と、ターミナル34~54と、はんだ31~51、35~55と、が積層されたものとすることができる。そして、請求項6に記載の発明のように、3個の搭載部品30~50のうち、一部の搭載部品30、40は絶縁ゲートバイポーラトランジスタ素子が形成された半導体チップ32、42を有し、残りの搭載部品50はダイオード素子が形成された半導体チップ52を有するものとすることができる。さらに、請求項7に記載の発明のように、3個の搭載部品30~50を同じ半導体素子が形成された半導体チップ32~52を有するものとしてもよい。また、請求項8に記載の発明のように、第2リードフレーム20を複数備え、第1リードフレーム10と第2リードフレーム20との間にそれぞれ搭載部品30~50を3個のみ挟み込むことができる。そして、請求項9に記載の発明のように、第1リードフレーム10a、10bを2つ備えると共に、第2リードフレーム20a~20fを第1リードフレーム10a、10bそれぞれに対して同数備え、2つの第1リードフレーム10a、10bと第2リードフレーム20a~20fとの間にそれぞれ搭載部品30~50を3個のみ挟み込むことができる。そして、一方の第1リードフレーム10aの実装面11と対向して配置される第2リードフレーム20a~20cと、他方の第1リードフレーム10bの実装面11と対向して配置される第2リードフレーム20d~20fとを電気的に接続することができる。そして、請求項10に記載の発明のように、請求項1ないし9のいずれか1つに記載の半導体装置を複数組み合わせて電子部品を構成することができる。また、請求項11に記載の発明では、第1リードフレーム10の実装面11に、第1リードフレーム10側と反対側にはんだ31~51、35~55を有する3個の搭載部品30~50を搭載する搭載工程と、3個の搭載部品30~50を挟んで第1リードフレーム10側と反対側に第2リードフレーム20を配置する配置工程と、リフロー処理することにより、はんだ31~51、35~55と第2リードフレーム20とを接合する接合工程と、行い、搭載工程では、搭載部品30~50におけるはんだ31~51、35~55が配置される部位の中心を中心点30a~50aとしたとき、3個の搭載部品30~50の中心点30a~50aを結ぶ線分にて三角形100が構成されるように、3個の搭載部品30~50を搭載することを特徴としている。これによれば、配置工程において第1、第2リードフレーム10、20のいずれか一方を適宜傾けることによって第2リードフレーム20とはんだ31~51、35~55とが非接触となることを抑制することができる。このため、接合工程においてはんだ31~51、35~55への熱供給が不足することを抑制することができる。すなわち、接合工程において、第2リードフレーム20とはんだ31~51、35~55とが未接合となることを抑制することができ、第2リードフレーム20と搭載部品30~50とが未接合となることを抑制することができる。この場合、請求項12に記載の発明のように、搭載工程では、3個の搭載部品30~50における中心点30a~50aを結ぶ線分のうち最も長さが長くなる線分101と、当該線分を構成しない中心点を有する残りの1つの搭載部品の当該中心点から線分101に下ろした垂線と、の交点Aから第1リードフレーム10の実装面11に下ろした第1線分B1の長さをh0、残りの1つの搭載部品の中心点から第1リードフレーム10の実装面11に下ろした第2線分B2の長さをhとしたとき、3個の搭載部品30~50を次のように搭載することが好ましい。すなわち、h0>hの場合には、第1線分B1と第1リードフレーム10の実装面11との第1交点aから第2線分B2と第1リードフレーム10の実装面11との第2交点bまでの長さをX、第1交点aから第2交点bを通って第1リードフレーム10の実装面11における端部と交差する第3交点cまでの長さをL1としたとき、次式を満たす状態で搭載し、h0<hの場合には、第2交点bから第1交点aまでの長さをX、第2交点bから第1交点aを通って第1リードフレーム10の実装面11の端部と交差する第4交点dまでの長さをL2としたとき、次式を満たす状態で搭載することが好ましい図4、図5参照。これによれば、配置工程において第2リードフレーム20を配置する際、第1、第2リードフレーム10、20のいずれかを傾けて配置したとしても第1、第2リードフレーム10、20が互いに接触することはない。つまり、第2リードフレーム20を3個の搭載部品30~50全てと接触させることができる。このため、第2リードフレーム20と3個の搭載部品30~50とが未接合となることを抑制することができる。また、請求項13に記載の発明のように、搭載工程では、各中心点30a~50aを結ぶ線分にて構成される三角形100を第1リードフレーム10の実装面11に投影すると共に、配置工程で配置される第2リードフレーム20の重心を第1リードフレーム10の実装面11に投影したとき、投影した重心が投影した三角形の内部に位置するように3個の搭載部品30~50を搭載することが好ましい。これによれば、配置工程において、第1リードフレーム10の実装面11側から第2リードフレーム20を配置した際、治具により第2リードフレーム20を固定しなくても第2リードフレーム20がずれることを抑制することができる。そして、請求項14に記載の発明のように、搭載工程では、各中心点30a~50aを結ぶ線分にて構成される三角形100を第1リードフレーム10の実装面11に投影すると共に、3個の搭載部品30~50と第1リードフレーム10とが接続された構造体の重心を第1リードフレーム10の実装面11に投影したとき、投影した重心が投影した三角形の内部に位置するように3個の搭載部品30~50を搭載するようにしてもよい。これによれば、配置工程において、第2リードフレーム20の実装面11に対して3個の搭載部品30~50を搭載した第1リードフレーム10を配置する際、治具により第1リードフレーム10を固定しなくても第1リードフレーム10がずれることを抑制することができる。また、請求項15に記載の発明のように、搭載工程では、半導体チップ32~52と、ターミナル34~54と、はんだ31~51、35~55と、が積層されたものを搭載することができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図面を参照しつつ説明する。図1は、本実施形態における半導体装置の平面図、図2aは図1中のA-A断面図、図2bは図1中のB-B断面図である。なお、本実施形態の半導体装置は、例えば、インバータ回路に適用されると好適である。図1および図2に示されるように、半導体装置は、第1、第2リードフレーム10、20と、第1、第2リードフレーム10、20に挟み込まれる第1~第3搭載部品30~50と、モールド樹脂70とを備えている。なお、本明細書における第1~第3搭載部品30~50とは第1、第2リードフレーム10、20と電気的、熱的に接続されるものであり、一方のみと電気的に接続されるようなものは含まないものである。第1、第2リードフレーム10、20は、図1および図2に示されるように、Fe、Cu、Al、Mo、42アロイ、コバール等の導電性および放熱性に優れた合金を含む金属材料で構成されている。そして、それぞれ一面11、21および当該一面11、21と反対側の他面12、22を有する矩形板状とされており、互いの一面11、21が対向するように配置されている。また、第1、第2リードフレーム10、20は、所定の一辺に外側に突出する端子部13、23を備えており、端子部13、23を介して外部と電気的な接続が図られるようになっている。なお、本実施形態では、一面11、21が本発明の実装面に相当している。また、第2リードフレーム20には、第1~第3搭載部品30~50と接合される実装領域を取り囲む環状の溝部24が形成されている。この溝部24は、第1~第3搭載部品30~50における後述のはんだが実装領域に接合された際、このはんだが一面21の平面方向に濡れ広がりすぎることを抑制するためのものである。第1搭載部品30は、はんだ31、第1半導体チップ32、はんだ33、ターミナル34、はんだ35が順に積層されて構成されている。第1半導体チップ32は、本実施形態では、絶縁ゲートバイポーラトランジスタ以下では、単にIGBTという素子が形成されたものであり、裏面がコレクタ面、表面がエミッタ面とされている。そして、裏面がはんだ31を介して第1リードフレーム10に接続されていると共に、表面がはんだ33、ターミナル34、はんだ35を介して第2リードフレーム20に接続されている。第2搭載部品40は、はんだ41、第2半導体チップ42、はんだ43、ターミナル44、はんだ45が順に積層されて構成されている。第2半導体チップ42は、本実施形態では、第1半導体チップ32と同様に、IGBT素子が形成されたものであり、裏面がコレクタ面、表面がエミッタ面とされている。そして、裏面がはんだ41を介して第1リードフレーム10に接続されていると共に、表面がはんだ43、ターミナル44、はんだ45を介して第2リードフレーム20に接続されている。第3搭載部品50は、はんだ51、第3半導体チップ52、はんだ53、ターミナル54、はんだ55が順に積層されて構成されている。第3半導体チップ52は、本実施形態では、還流用ダイオード素子が形成されたものであり、裏面がカソード面、表面がアノード面とされている。そして、裏面がはんだ51を介して第1リードフレーム10に接続されていると共に、表面がはんだ53、ターミナル54、はんだ55を介して第2リードフレーム20に接続されている。すなわち、第1、第2半導体チップ32、42のコレクタ面と第3半導体チップ52のカソード面とが共通の第1リードフレーム10の一面11に接続され、第1、第2半導体チップ32、42のエミッタ面と第3半導体チップ52のアノード面とが共通の第2リードフレーム20の一面21に接続されている。なお、本実施形態では、はんだ35~55が本発明の第1リードフレーム10側と反対側に配置され、第2リードフレーム20と電気的、熱的に接続されるはんだに相当している。また、各ターミナル34~54は、本実施形態では、矩形ブロック直方体状とされており、各ターミナル34~54のうち各半導体チップ32~52側と反対側の一面全面に各はんだ35~55が濡れ広がるようになっている。つまり、本実施形態では、各ターミナル34~54のうち一面の中心点が、本発明の搭載部品におけるはんだが配置される部位の中心に相当している。なお、この中心は、図3に示されるように、はんだ55が一番盛り上がって配置される部分となる。図3は第3搭載部品50の断面図であるが、第1、第2搭載部品30、40においても同様である。次に、第1~第3搭載部品30~50の具体的な配置関係について説明する。図4aおよび図5aは、第1~第3搭載部品30~50の配置関係を示す斜視図である。なお、図4および図5では、第1~第3搭載部品30~50を簡略的にブロック直方体状として示し、第2リードフレーム20を省略している。図4bおよび図5bは第1~第3搭載部品30~50の配置関係を説明するための図である。図4aおよび図5aに示されるように、第1~第3搭載部品30~50は、中心点30a~50aを結ぶ線分にて三角形100が構成されるように第1リードフレーム10の一面11に搭載されている。具体的には、本実施形態では、第1、第2搭載部品30、40の中心点30a、40aを結ぶ線分を底辺101とする二等辺三角形が構成されるように配置されている。そして、この底辺101を構成しない中心点50aを有する残りの第3搭載部品50の中心点50aから底辺101に下ろした垂線との交点を交点Aとし、この交点Aから第1リードフレーム10の一面11に下ろした第1線分B1の長さをh0、第3搭載部品50の中心点50aから第1リードフレーム10の一面11に下ろした第2線分B2の長さをh図3参照とすると、第1~第3搭載部品30~50は以下の関係を満たす状態で第1、第2リードフレーム10、20の間に挟み込まれている。すなわち、図4に示されるように、h0>hの場合には、第1線分B1と第1リードフレーム10の一面11との第1交点aから第2線分B2と第1リードフレーム10の一面11との第2交点bまでの長さをX、第1交点aから第2交点bを通って第1リードフレーム10の一面11における端部端辺と交差する第3交点cまでの長さをL1としたとき、第1~第3搭載部品30~50は、次式を満たす状態で搭載されている。つまり、次式を満たす状態で搭載されている。また、図5に示されるように、h0<hの場合には、第2交点bから第1交点aまでの長さをX、第2交点bから第1交点aを通って第1リードフレーム10の一面11における端部端辺と交差する第4交点4dまでの長さをL2としたとき、第1~第3搭載部品30~50は、次式を満たす状態とされている。つまり、次式を満たす状態で搭載されている。このように、第1~第3搭載部品30~50が配置されていることにより、h0>hの場合には、交点Aと交点cとを結ぶ線分と、線分B2とが交わる。また、h0<hの場合には、中心点50aと交点dとを結ぶ線分と、線分B1とが交わる。つまり、第2リードフレーム20を適宜傾けることにより、第1~第3搭載部品30~50が全て第2リードフレーム20と接合されている状態となる。さらに、第1~第3搭載部品30~50は、各中心点30a~50aを結んで構成される三角形100を第1リードフレーム10の一面11に投影すると共に、第2リードフレーム20の重心を第1リードフレーム10の一面11に投影したとき、投影した重心が投影した三角形の内部に位置するように搭載されている。また、図1および図2に示されるように、第1リードフレーム10の外側には、複数の制御端子部14が備えられており、これら制御端子部14は、それぞれ第1、第2半導体チップ32、42のエミッタ面に形成された制御パッドとワイヤ60を介して結線されて電気的に接続されている。なお、本実施形態では、端子部13と反対側に複数の制御端子部14が備えられているが、制御端子部14は、例えば、端子部13側に備えられていてもよい。そして、第1、第2リードフレーム10、20、第1~第3搭載部品30~50、制御端子部14、ワイヤ60は、端子部13、23および制御端子部14の一部がアウターリードとして露出すると共に、第1リードフレーム10の他面12および第2リードフレーム20の他面22が露出する状態でモールド樹脂70に封止されている。すなわち、本実施形態の半導体装置は、両面放熱構造とされている。なお、モールド樹脂70は、エポキシ系樹脂にシリカ、アルミナ、窒化ボロンBN等のフィラーが混在され、第1、第2リードフレーム10、20の熱膨張係数に近づけたものを用いることが好ましい。以上が本実施形態における半導体装置の構成である。したがって、図1に示す半導体装置は図6に示す回路構成となる。図6中、C端子は第1リードフレーム10、E端子は第2リードフレーム20である。すなわち、本実施形態の半導体装置は、例えば、複数組み合わされることにより、図7に示されるようなU相上下アーム、V相上下アーム、W相上下アームを有するインバータ回路を構成する電子部品を構成する。なお、図7中のP端子は図示しない電源のハイサイドに接続され、N端子は図示しない電源のローサイドに接続される。次に、上記半導体装置の製造方法について説明する。図8は、図1に示す半導体装置の製造工程を示す斜視図であり、図9は、図8に続く半導体装置の製造工程を示す断面図である。なお、図9は、図1中のA-A断面に相当している。まず、図8aに示されるように、第1リードフレーム10および制御端子部14が図示しないフレーム部によって一体化されたリードフレームを用意し、第1リードフレーム10の一面11にはんだ31~51、第1~第3半導体チップ32~52、はんだ33~53、ターミナル34~54、はんだ35~55を順に積層する。その後、図8bに示されるように、リフロー処理により、第1リードフレーム10の一面11にはんだ31~51を介して第1~第3半導体チップ32~52を接合すると共に、はんだ33~53を介して第1~第3半導体チップ32~52とターミナル34~54とを接合し、ターミナル34~54にはんだ35~55を接合する。すなわち、第1リードフレーム10の一面11に第1~第3搭載部品30~50を搭載する。このとき、上記のように、第1~第3半導体チップ32~52やターミナル34~54には部品寸法公差等があるため、第1~第3搭載部品30~50を上記数式6数式5または数式8数式7を満たすように搭載する。その後、図8cに示されるように、第1、第2半導体チップ32、42に形成されたパッド部と制御端子部14とをワイヤ60を介して結線して電気的に接続する。続いて、図8dに示されるように、第1リードフレーム10の一面11側から第2リードフレーム20を配置する。このとき、図8bで説明したように、第1~第3搭載部品30~50を上記数式6数式5または数式8数式7を満たすように搭載しているため、第1~第3搭載部品30~50におけるはんだ35~55と第2リードフレーム20の一面21とが接触するように、第2リードフレーム20の一面21を第1リードフレーム10の一面11に対して適宜傾けて配置する。なお、第1~第3搭載部品30~50の中心点30a~50aから第1リードフレーム10の一面11まで下ろした垂線の長さが全て同じである場合には、第2リードフレーム20の一面21は、第1リードフレーム10の一面11とほぼ平行となる。その後、再びリフロー処理を行う。このとき、各第1~第3搭載部品30~50におけるはんだ35~55と第2リードフレーム20の一面21とが接触しているため、各はんだ35~55に第2リードフレーム20からの熱供給が不足することがなく、はんだ35~55と第2リードフレーム20とが未接合となることを抑制することができる。すなわち、第1~第3搭載部品30~50と第2リードフレーム20とが未接合となることを抑制することができる。なお、図8bの工程では、図8dの工程において配置される第2リードフレーム20の重心を第1リードフレーム10の一面11に投影したとき、各中心点30a~50aを結んで構成される三角形100を第1リードフレーム10の一面11に投影した三角形の内部に投影した重心が位置するように、第1~第3搭載部品30~50を搭載することが好ましい。このように第1~第3搭載部品30~50を搭載することにより、第2リードフレーム20を配置した後、第2リードフレーム20を治具によって支えなくても第2リードフレーム20がずれることを抑制することができる。続いて、図9aに示されるように、上型201と下型202とを備え、これら上下型が締結等により合致することによって内部にキャビティ203が形成される金型200を用意する。そして、上記図8dの工程まで行ったものワークのうち、端子部13、23および制御端子部14におけるモールド樹脂70から露出する部分を上下型201、202の間に挟み込んで当該ワークをキャビティ203内に固定し、キャビティ203内にモールド樹脂70を注入して第1、第2リードフレーム10、20、第1~第3搭載部品30~50を封止する。なお、この工程では、第2リードフレーム20の傾きを許容するため、第2リードフレーム20の他面22と上型201との間に所定のクリアランスが設けられるようにすることが好ましい。また、上記のように、第2リードフレーム20を傾けて配置した場合には、第2リードフレーム20の他面22の一部または全部がモールド樹脂70から露出しない。この場合は、図9bに示されるように、第2リードフレーム20の他面22側のモールド樹脂70を切削機204等によって切削することにより、図9cに示されるように、モールド樹脂70から第2リードフレーム20の他面22が露出している両面放熱構造の半導体装置が製造される。また、図9bに示されるように、第2リードフレーム20の他面22側を切削機204等によって切削することにより、第1リードフレーム10の他面12と第2リードフレーム20の他面22とが平行となるようにすることができる。以上説明したように、本実施形態では、各中心点30a~50aを結んで三角形100が構成されるように第1~第3搭載部品30~50が第1リードフレーム10に搭載されている。このため、第2リードフレーム20を適宜傾けて配置することにより、第2リードフレーム20とはんだ35~55とが非接触となることを抑制することができる。このため、接合工程においてはんだ35~55への熱供給が不足することを抑制することができる。すなわち、第2リードフレーム20とはんだ35~55とが未接合となることを抑制することができ、第2リードフレーム20と第1~第3搭載部品30~50とが未接合となることを抑制することができる。また、第1~第3搭載部品30~50は上記数式6数式5または数式8数式7を満たすように搭載されており、第2リードフレーム20を傾けた際に、第2リードフレーム20が第1リードフレーム10と接触することがない。つまり、第2リードフレーム20を第1~第3搭載部品30~50の全てと接触した状態で配置することができる。このため、第2リードフレーム20と第1~第3搭載部品30~50とが未接合となることをさらに抑制することができる。第2実施形態本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、第1リードフレーム10と対向して配置される第2リードフレーム20を2つ備えると共に第1リードフレーム10と追加した第2リードフレーム20との間にも第1~第3搭載部品30~50を挟み込んだものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図10aは、本実施形態における半導体装置の平面図、図10bはa中のC-C断面図である。図10に示されるように、本実施形態の半導体装置では、第1リードフレーム10の一面11と対向する一面21を有する第2リードフレーム20が2つ備えられており、第1リードフレーム10と各第2リードフレーム20との間にそれぞれ第1~第3搭載部品30~50が挟み込まれている。なお、各第1~第3搭載部品30~50は、それぞれ上記数式6数式5または数式8数式7を満たす状態で第1、第2リードフレーム10、20の間に挟み込まれている。このため、図10に示す半導体装置の回路構成は図11のようになる。図11中、C端子は第1リードフレーム10、E1端子は一方の第2リードフレーム20、E2端子は他方の第2リードフレーム20である。すなわち、本実施形態の半導体装置は、例えば、図7中のU層上側アームおよびV層上側アームを構成するものとして用いられる。このように、第1リードフレーム10の一面11と対向して配置される第2リードフレーム20を2つ備え、第1リードフレーム10と各第2リードフレーム20との間にそれぞれ第1~第3搭載部品30~50を挟み込んでなる半導体装置にも本発明を適用することができ、上記第1実施形態と同様の効果を得ることができる。第3実施形態本発明の第3実施形態について説明する。本実施形態の半導体装置は、第2実施形態に対して、第1リードフレーム10と一方の第2リードフレーム20との間に挟み込まれる第1~第3搭載部品30~50の表裏を反対にしたものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図12は、本実施形態における半導体装置の断面図であり、図12は図10中のC-C断面に相当している。図12に示されるように、本実施形態の半導体装置では、第1リードフレーム10と一方の第2リードフレーム図12中では紙面右側20との間に挟み込まれる第1~第3搭載部品30~50の表裏が反対とされている。具体的には、第1リードフレーム10の一面11にはんだ35~55を介してターミナル34~54が接続されている。そして、ターミナル34~54のうち第1リードフレーム10側と反対側にはんだ33~53を介して第1~第3半導体チップ32~52の表面が接続され、第1~第3半導体チップ32~52の裏面がはんだ31~51を介して第2リードフレーム20と接続されている。すなわち、第1リードフレーム10と一方の第2リードフレーム20との間に挟み込まれている第1~第3半導体チップ32~52は、第1、第2半導体チップ32、42のエミッタ面、第3半導体チップ52のアノード面が共通の第1リードフレーム10の一面11に接続されている。そして、第1、第2半導体チップ32、42のコレクタ面、第3半導体チップ52のカソード面が第2リードフレーム20に接続されている。このため、図12に示す半導体装置の回路構成は図13のようになる。図13中、P端子が一方の第2リードフレーム20、N端子が他方の第2リードフレーム20、O端子が第1リードフレーム10である。すなわち、本実施形態の半導体装置は、例えば、図7に示すインバータ回路におけるU層の上側アームおよび下側アームを構成するものとして用いられる。このように、第1リードフレーム10と一方の第2リードフレーム20との間に表裏を反対にした第1~第3搭載部品30~50を挟み込んでなる半導体装置にも本発明を適用することができ、上記第1実施形態と同様の効果を得ることができる。なお、本実施形態では、第1リードフレーム10と一方の第2リードフレーム20との間に挟みこまれている第1~第3搭載部品30~50では、表裏が反転しており、はんだ31~51が第2リードフレーム20と接続されている。このため、はんだ31~51が本発明の第1リードフレーム10側と反対側に配置されるはんだに相当する。また、第1、第2半導体チップ32、42は裏面全面にコレクタ電極が形成され、第3半導体チップ52は裏面全面にカソード電極が形成されている。そして、はんだ31~51が裏面全面に濡れ広がる。このため、第1~第3半導体チップ32~52の裏面の中心点が本発明の搭載部品におけるはんだが配置される部位の中心に相当している。第4実施形態本発明の第4実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、2つの第1リードフレーム10と6つの第2リードフレーム20とを備え、各第1、第2リードフレーム10、20の間にそれぞれ第1~第3搭載部品30~50を挟み込んだものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図14は、本実施形態における半導体装置の平面図である。なお、図14では、モールド樹脂70を省略して示してある。図14に示されるように、本実施形態の半導体装置は、1つの上アーム用第1リードフレーム10aと、この上アーム用第1リードフレーム10aの一面11と対向する一面21を有する3つの上アーム用第2リードフレーム20a~20cと、1つの下アーム用第1リードフレーム10bと、この下アーム用リードフレーム10bの一面11と対向する一面21を有する3つの下アーム用第2リードフレーム20d~20fとを備えている。そして、上アーム用第1リードフレーム10aと各上アーム用第2リードフレーム20a~20cとの間にはそれぞれ第1~第3搭載部品30~50が挟み込まれている。具体的には、これら第1~第3搭載部品30~50における第1~第3半導体チップ32~52の裏面が上アーム用第1リードフレーム10aに接続されると共に表面が上アーム用第2リードフレーム20a~20cにそれぞれ接続されるように、第1~第3搭載部品30~50が挟み込まれている。また、下アーム用第1リードフレーム10bと各下アーム用第2リードフレーム20d~20fとの間にもそれぞれ第1~第3搭載部品30~50が挟み込まれている。具体的には、これら第1~第3搭載部品30~50における第1~第3半導体チップ32~52の裏面が各下アーム用第2リードフレーム20d~20fにそれぞれ接続されると共に表面が下アーム用第1リードフレーム10bに接続されるように、第1~第3搭載部品30~50が挟み込まれている。すなわち、下アーム用第1リードフレーム10bと各下アーム用第2リードフレーム20d~20fとの間に挟み込まれる第1~第3搭載部品30~50は、上アーム用第1リードフレーム10aと各上アーム用第2リードフレーム20a~20cとの間に挟み込まれる第1~第3搭載部品30~50と表裏が反転させられた状態で挟み込まれている。また、上アーム用第2リードフレーム20aと下アーム用第2リードフレーム20d、上アーム用第2リードフレーム20bと下アーム用第2リードフレーム20e、上アーム用第2リードフレーム20cと下アーム用第2リードフレーム20fとはそれぞれ板状金属部材等で構成される接続部81~83によって電気的に接続されている。このため、図13に示す半導体装置の回路構成は図7のようになる。なお、図7中P端子は上アーム用第1リードフレーム10a、N端子は下アーム用第1リードフレーム10bである。また、例えば、U端子が接続部81、V端子が接続部82、W端子が接続部83である。このように、単独でインバータ回路を構成するような半導体装置にも本発明を適用することができ、上記第1実施形態と同様の効果を得ることができる。なお、このような半導体装置は、例えば、次のように製造される。すなわち、まず、上アーム用第1リードフレーム10a上に第1~第3搭載部品30~50を上記数式6数式5または数式8数式7を満たすように3組搭載すると共に、下アーム用第1リードフレーム10b上に第1~第3搭載部品30~50を上記数式6数式5または数式8数式7を満たすように3組搭載する。続いて、第1~第3搭載部品30~50とそれぞれ接触するように各上アーム用第2リードフレーム20a~20c、各下アーム用第2リードフレーム20d~20fを配置した後、リフロー処理を行う。次に、上アーム用第2リードフレーム20aと下アーム用第2リードフレーム20d、上アーム用第2リードフレーム20bと下アーム用第2リードフレーム20e、上アーム用第2リードフレーム20cと下アーム用第2リードフレーム20fとを接続部81~83によって電気的に接続する。これにより、上記図14に示す半導体装置が製造される。すなわち、接続部81~83は、上アーム用第2リードフレーム20a~20cと下アーム用第2リードフレーム20d~20fとを機械的に接続するものではなく、第2リードフレーム20a~20fを配置する際には各第2リードフレーム20a~20fは互いに分離されている。第5実施形態本発明の第5実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、第2リードフレーム20に接続されない第4半導体チップを備えたものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図15aは、本実施形態における半導体装置の平面図、図15bはa中のD-D断面図である。図15に示されるように、本実施形態の半導体装置は、第1リードフレーム10および制御端子部14のみに接続される第4半導体チップ90を備えている。例えば、第4半導体チップ90は、制御IC等の上下厚さ方向に通電させないチップであり、第1リードフレーム10とは絶縁した状態とされている。すなわち、第4半導体チップ90は、第2リードフレーム20と接続されていない。つまり、第4半導体チップ90は、本発明の搭載部品に相当するものではなく、このような半導体装置においても搭載部品は3個である。言い換えると、本明細書における搭載部品とは、第1、第2リードフレーム10、20と電気的、熱的に接続されるものであり、いずれか一方のリードフレームのみと接続されるものは含まない。このように、第1、第2リードフレーム10、20の間に第1~第3搭載部品30~50を挟み込んでなる半導体装置において、第2リードフレーム20と接続されない第4半導体チップ90を備える半導体装置においても本発明を適用することができる。第6実施形態本発明の第6実施形態について説明する。本実施形態の半導体装置は、第2実施形態に対して、第1~第3搭載部品30~50の搭載場所を変更したものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図16aは、本実施形態における半導体装置の平面図である。図16に示されるように、本実施形態の半導体装置は、第1~第3搭載部品30~50の中心点30a~50aを結んで構成される三角形100が二等辺三角形とされておらず、第1、第3搭載部品30、50の中心点30a、50aを結ぶ線分が最も長くされている。なお、特に図示しないが、第1~第3搭載部品30~50は、数式6数式5または数式8数式7を満たすように挟み込まれている。このように、第1~第3搭載部品30~50の各中心点30a~50aを結んで構成される三角形100が二等辺三角形でない半導体装置としても、上記第1実施形態と同様の効果を得ることができる。なお、本実施形態では、第2搭載部品40が本発明の残りの搭載部品に相当している。他の実施形態上記各実施形態では、第1、第2半導体チップ32、42にIGBT素子が形成されたものを例に上げ、第3半導体チップ52にダイオード素子が形成されたものを例に挙げて説明したが、第1~第3半導体チップ32~52の構成は適宜変更可能である。図17は、他の実施形態における半導体装置の平面図である。図17aに示されるように、第2搭載部品40における半導体チップ42をダイオード素子が形成されたものとし、第2半導体チップ42と電気的に接続される制御端子部14を備えない構成とすることもできる。また、図17bに示されるように、第1、第2半導体チップ32、42をダイオード素子が形成されたものとし、第1、第2半導体チップ32、42と電気的に接続される制御端子部14を備えない構成とすることもできる。さらに、特に図示しないが、第1~第3半導体チップ32~52を全てIGBT素子等のスイッチング素子が形成されたものとすることができる。また、上記各実施形態では、第1~第3搭載部品30~50が搭載された第1リードフレーム10に対して第2リードフレーム20を配置する方法を説明したが、第2リードフレーム20に対して第1~第3搭載部品30~50が搭載された第1リードフレーム10を配置するようにしてもよい。図18は、他の実施形態における半導体装置の製造工程の一部を示す斜視図である。図18に示されるように、第2リードフレーム20の一面21に対して、第1~第3搭載部品30~50を搭載した第1リードフレーム10をはんだ35~55が第2リードフレーム20に接触するように配置してもよい。この場合は、第1リードフレーム10の一面11が第2リードフレーム20の一面21に対して傾くことがあるため、図9bの工程では、第1リードフレーム10の他面12を削除して第1リードフレーム10の他面12がモールド樹脂70から露出するようにしてもよい。なお、このように配置工程を行う場合には、第1~第3搭載部品30~50を搭載する際に、三角形100を第1リードフレーム10の一面11に投影すると共に、第1~第3搭載部品30~50と第1リードフレーム10とが接続された構造体の重心を第1リードフレーム10の一面11に投影したとき、投影した重心が投影した三角形の内部に位置するように第1~第3搭載部品30~50を搭載することが好ましい。このように、第1~第3搭載部品30~50を搭載することにより、第2リードフレーム20に第1~第3搭載部品30~50を搭載した第1リードフレーム10を搭載した際に、治具によって第1リードフレーム10を保持しなくても第1リードフレーム10がずれることを抑制することができる。そして、上記各実施形態では、第1リードフレーム10の他面12および第2リードフレーム20の他面22がモールド樹脂70から露出している両面放熱構造の半導体装置を例に挙げて説明したが、次のようにすることもできる。図19は、他の実施形態における半導体装置の断面図である。図19aに示されるように、第1リードフレーム10の他面12がモールド樹脂70から露出すると共に第2リードフレーム20の他面22がモールド樹脂70に封止されてなる片面放熱の半導体装置とすることもできる。また、図19bに示されるように、第1リードフレーム10の他面12がモールド樹脂70から露出すると共に第2リードフレーム20の他面22がモールド樹脂70から露出する片面放熱の半導体装置に本発明を適用することもできる。そして、図19cに示されるように、第1、第2リードフレーム10、20の他面12、22が両方ともモールド樹脂70に封止される半導体装置に本発明を適用することもできる。また、上記第3実施形態では、インバータ回路における上側アームおよび下側アームを構成する半導体装置について説明したが、次のようにすることもできる。図20は、他の実施形態における半導体装置の平面図である。図20に示されるように、この半導体装置は、2つの第1リードフレーム10と2つの第2リードフレーム20とを備えており、各第1、第2リードフレーム10、20の間に、それぞれ第1~第3搭載部品30~50が表裏が同じ状態で挟み込まれている。そして、一方の第1リードフレーム図20中紙面右側の第1リードフレーム10と一方の第2リードフレーム図20中紙面左側の第2リードフレーム20とが接続部84を介して電気的に接続されている。このような半導体装置としても、接続部84で接続されている第1、第2リードフレーム10、20は同電位となるため、図13に示される回路構成となる。なお、この場合は、図13中、P端子が他方の第1リードフレーム図20中紙面左側の第1リードフレーム10、N端子が他方の第2リードフレーム図20中紙面右側の第2リードフレーム20、O端子が接続部84で接続されている一方の第1、第2リードフレーム10、20である。