"各々が光電変換素子を含む複数の画素を有する撮像部と、前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部とを備え、前記駆動部は、前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加する撮像装置。前記駆動部は、前記予備リセット動作時に、前記光電変換素子の両端間に逆バイアス電圧を印加する請求項1に記載の撮像装置。前記駆動部は、前記予備リセット動作時に、前記光電変換素子の両端間に順バイアス電圧を印加する請求項1に記載の撮像装置。前記読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部を備え、前記信号処理部は、前記順バイアス電圧を用いた予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の減算処理を行うことにより、前記出力信号を生成する請求項3に記載の撮像装置。前記駆動部は、前記光電変換素子における読み出し側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する請求項1に記載の撮像装置。前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に前記リセット用電圧が他方の入力端子に入力されるアンプを有し、前記アンプにおける仮想短絡現象により、前記リセット用電圧が前記読み出し側の端子に供給される請求項5に記載の撮像装置。前記駆動部は、前記読み出し動作を行う際に用いられる信号線に対して前記リセット用電圧の供給の有無を切り換えるためのスイッチを有し、前記スイッチおよび前記信号線を介して、前記リセット用電圧が前記読み出し側の端子に供給される請求項5に記載の撮像装置。前記駆動部は、前記光電変換素子における読み出しとは反対側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する請求項1に記載の撮像装置。前記駆動部は、前記本リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する請求項1に記載の撮像装置。前記光電変換素子が、PIN型のフォトダイオードからなる請求項1に記載の撮像装置。前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている請求項1に記載の撮像装置。前記撮像部は、前記光電変換素子を構成する光電変換層と、前記放射線を前記光電変換層の感度域に波長変換する波長変換層とを有する請求項11に記載の撮像装置。前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する請求項11に記載の撮像装置。前記放射線がX線である請求項11に記載の撮像装置。撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部とを備え、前記駆動部は、前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加する撮像表示システム。ところで、上記したような撮像装置では、複数の画素を駆動撮像駆動することによって撮像画像が得られる。このようにして得られた撮像画像について、従来より高画質化のための様々な手法が提案されているが、更なる高画質化を実現可能な撮像装置の提案が望まれる。本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。本開示の撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、光電変換素子により得られた電荷を画素から信号として読み出す読み出し動作と、画素内の電荷をリセットするための予備リセット動作および本リセット動作とがこの順序で行われるように各画素を駆動する駆動部とを備えたものである。この駆動部は、予備リセット動作時と本リセット動作時とで、互いに異なる電圧を光電変換素子に印加する。本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。本開示の撮像装置および撮像表示システムでは、上記読み出し動作、上記予備リセット動作および上記本リセット動作がそれぞれ、この順序で行われるように各画素が駆動される。このとき、予備リセット動作時と本リセット動作時とで、互いに異なる電圧が光電変換素子に印加される。これにより、読み出し動作後における画素内の残留電荷信号電荷の残存量が低減する。本開示の撮像装置および撮像表示システムによれば、上記読み出し動作、上記予備リセット動作および上記本リセット動作がそれぞれこの順序で行われるように各画素を駆動すると共に、予備リセット動作時と本リセット動作時とで互いに異なる電圧を光電変換素子に印加するようにしたので、読み出し動作後における画素内の残留電荷を低減することができる。よって、そのような残留電荷に起因した残像を抑えることができ、撮像画像の高画質化を実現することが可能となる。以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態読み出し用のアンプを用いてリセット用電圧を供給する例2.変形例変形例1切換用のスイッチおよび信号線を介してリセット用電圧を供給する例変形例2光電変換素子の読み出しとは反対側にリセット用電圧を供給する例変形例3パッシブ型の画素回路の他の構成例変形例4,5アクティブ型の画素回路の例変形例6撮像駆動の他の例変形例7列選択部の他の構成例変形例8,9放射線に基づいて撮像を行う撮像部の例3.適用例撮像表示システムへの適用例4.その他の変形例<実施の形態>[撮像装置1の全体構成]図1は、本開示の一実施の形態に係る撮像装置撮像装置1の全体のブロック構成を表すものである。撮像装置1は、撮像光に基づいて被写体の情報を読み取る被写体を撮像するものである。この撮像装置1は、撮像部11、行走査部13、A/D変換部14、列走査部15、システム制御部16、フレームメモリ18および信号処理部19を備えている。これらのうち、行走査部13、A/D変換部14、列走査部15およびシステム制御部16が、本開示における駆動部の一具体例に対応する。撮像部11撮像部11は、入射した撮像光に応じて電気信号を発生させるもの撮像領域である。この撮像部11では、入射した撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部後述する光電変換素子21を有する画素撮像画素,単位画素20が、行列状マトリクス状に2次元配置されている。なお、図1中に示したように、以下、撮像部11内における水平方向行方向をH方向とし、垂直方向列方向をV方向として説明する。図2は、この撮像部11の概略構成例を表したものである。撮像部11には、上記した複数の画素20が配置された光電変換層111が設けられている。この光電変換層111では、図中に示したように、入射した撮像光Linに基づく光電変換撮像光Linから信号電荷への変換がなされるようになっている。図3は、画素20の回路構成例いわゆるパッシブ型の回路構成例を、A/D変換部14内の後述する列選択部17の回路構成例とともに表したものである。このパッシブ型の画素20には、1つの光電変換素子21と、1つのトランジスタ22とが設けられている。この画素20にはまた、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。光電変換素子21は、例えばPINPositiveIntrinsicNegative型のフォトダイオードからなり、前述したように、入射光撮像光Linの光量に応じた電荷量の信号電荷を発生させるようになっている。光電変換素子21のカソードは蓄積ノードNに接続されて、アノードはここではグランド接地に接続されている。なお、以下では、この光電変換素子21のアノードカソード間両端間の電位差電圧を、両端間電圧Vpdと称する。具体的には、信号の読み出し側蓄積ノードN側とは反対側ここではアノード側を基準とした、信号の読み出し側ここではカソード側の電位のことである。トランジスタ22は、読み出し制御線Lreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子21により得られた信号電荷入力電圧Vinを信号線Lsigへ出力するトランジスタ読み出し用トランジスタである。このトランジスタ22は、ここではNチャネル型N型の電界効果トランジスタFET;FieldEffectTransistorにより構成されている。ただし、トランジスタ22がPチャネル型P型のFET等により構成されていてもよい。このトランジスタ22はまた、例えば、微結晶シリコンSiまたは多結晶シリコンポリシリコン等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛InGaZnOまたは酸化亜鉛ZnO等の酸化物半導体を用いて構成してもよい。微結晶シリコン、多結晶シリコンおよび酸化物半導体は、非晶質シリコンアモルファスシリコンと比べて移動度μが高いため、例えばトランジスタ22による信号電荷の高速読み出しが可能となる。この画素20では、トランジスタ22のゲートが読み出し制御線Lreadに接続され、ソースが信号線Lsigに接続され、ドレインが、光電変換素子21のカソード蓄積ノードNに接続されている。行走査部13図1に示した行走査部13は、例えば図示しないシフトレジスタ回路やアドレスデコーダ、論理回路等を含んで構成されており、撮像部11内の複数の画素20に対して行単位水平ライン単位での駆動線順次走査を行う画素駆動部行走査回路である。具体的には、後述する線順次読み出し駆動や線順次リセット駆動等の線順次撮像駆動の際に、そのような線順次走査を行う。なお、この線順次走査は、読み出し制御線Lreadを介して前述した行走査信号を各画素20へ供給することによって行われるようになっている。A/D変換部14A/D変換部14は、図1に示したように、複数ここでは4つの信号線Lsigごとに1つ設けられた複数の列選択部17を有しており、信号線Lsigを介して入力した信号電圧信号電荷に基づいてA/D変換アナログ/デジタル変換を行うものである。これにより、デジタル信号からなる出力データ撮像信号D1が生成され、後述するフレームメモリ18および信号処理部19へ出力されるようになっている。各列選択部17は、例えば図3および図4に示したように、チャージアンプ172アンプ、容量素子コンデンサ,フィードバック容量素子C1、スイッチSW1、サンプルホールドS/H回路173、4つのスイッチSW2を含むマルチプレクサ回路選択回路174、およびA/Dコンバータ175を有している。これらのうち、チャージアンプ172、容量素子C1、スイッチSW1、S/H回路173およびスイッチSW2はそれぞれ、図4に示したように、信号線Lsigごとに1つずつ設けられている。一方、マルチプレクサ回路174およびA/Dコンバータ175は、列選択部17全体として1つ設けられている。チャージアンプ172は、信号線Lsigから読み出された信号電荷を電圧に変換Q-V変換するためのアンプ増幅器である。このチャージアンプ172では、負側-側の入力端子に信号線Lsigの一端が接続され、正側側の入力端子には所定のリセット用電圧Vrstが入力されるようになっている。また、チャージアンプ172の出力端子と負側の入力端子との間は、容量素子C1とスイッチSW1との並列接続回路を介して帰還接続フィードバック接続されている。すなわち、容量素子C1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。同様に、スイッチSW1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。なお、このスイッチSW1のオンオフ状態は、システム制御部16からアンプリセット制御線Lcarstを介して供給される制御信号アンプリセット制御信号によって制御されるようになっている。また、詳細は後述するが、上記したリセット用電圧Vrstの値も、システム制御部16によって制御されるようになっている。このようにして、チャージアンプ172、容量素子C1およびスイッチSW1によって、上記したQ-V変換を行うチャージアンプ回路が形成されている。S/H回路173は、チャージアンプ172とマルチプレクサ回路174スイッチSW2との間に配置されており、チャージアンプ172からの出力電圧Vcaを一時的に保持するための回路である。マルチプレクサ回路174は、列走査部15による走査駆動に従って4つのスイッチSW2のうちの1つが順次オン状態となることにより、各S/H回路173とA/Dコンバータ175との間を選択的に接続または遮断する回路である。A/Dコンバータ175は、スイッチSW2を介して入力されたS/H回路173からの出力電圧に対してA/D変換を行うことにより、上記した出力データ撮像信号D1を生成して出力する回路である。列走査部15システム制御部16列走査部15は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部17内の各スイッチSW2を走査しつつ順番に駆動するものである。このような列走査部15による選択走査によって、信号線Lsigの各々を介して読み出された各画素20の信号撮像信号D1が、フレームメモリ18および信号処理部19へ順番に出力されるようになっている。システム制御部16は、行走査部13、A/D変換部14および列走査部15の動作を制御するものである。具体的には、このシステム制御部16は、前述した各種のタイミング信号制御信号を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部13、A/D変換部14および列走査部15の駆動制御を行う。このようにして、システム制御部16の制御に基づいて、行走査部13、A/D変換部14および列走査部15がそれぞれ撮像部11内の複数の画素20に対する撮像駆動線順次撮像駆動を行うことにより、撮像部11から出力データ撮像信号D1が取得されるようになっている。フレームメモリ18信号処理部19フレームメモリ18は、A/D変換部14からの出力データ撮像信号D1を一時的に保持しておくための記憶部であり、例えばSRAMStaticRandomAccessMemory等の種々のメモリを用いて構成されている。信号処理部19は、A/D変換部14から出力されてフレームメモリ18に一時的に保持されているデータ撮像信号D1に基づいて所定の信号処理を行うことにより、出力データDout出力信号を生成するものである。なお、この信号処理部19における信号処理の詳細については、後述する。[撮像装置1の作用効果]1.基本動作この撮像装置1では、図2に示したように、後述する露光期間Texにおいて撮像光Linが撮像部11へ入射すると、光電変換層111図3に示した各画素20内の光電変換素子21では、この撮像光Linが信号電荷に変換光電変換される。この光電変換によって発生した信号電荷により、蓄積ノードNでは蓄積ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をCs、発生した信号電荷をqとすると、蓄積ノードNではq/Csの分だけ電圧が低下する。このような電圧変化に応じて、トランジスタ22のドレインには入力電圧Vin信号電荷に対応した電圧が印加される。このトランジスタ22へ供給される入力電圧Vinは、読み出し制御線Lreadから供給される行走査信号に応じてトランジスタ22がオン状態になると、その電荷が画素20から信号線Lsigへ読み出される読み出し期間Tread。このようにして読み出された信号電荷は、信号線Lsigを介して複数ここでは4つの画素列ごとに、A/D変換部14内の列選択部17へ入力される。列選択部17では、まず、各信号線Lsigから入力される信号電荷ごとに、チャージアンプ172等からなるチャージアンプ回路においてQ-V変換信号電荷から信号電圧への変換を行う。次いで、変換された信号電圧チャージアンプ回路172からの出力電圧Vcaごとに、S/H回路173およびマルチプレクサ回路174を介してA/Dコンバータ175においてA/D変換を行い、デジタル信号からなる出力データ撮像信号D1を生成する。このようにして、各列選択部17から撮像信号D1が順番に出力され、フレームメモリ18および信号処理部19へ供給される。そして、信号処理部19では、この撮像信号D1を用いて所定の信号処理を行うことによって最終的な出力データDoutを生成し、外部へ出力する。2.露光期間Tex読み出し期間Treadにおける動作ここで、図5A,Bを参照して、上記した露光期間Texおよび読み出し期間Treadにおける画素20および列選択部17内のチャージアンプ回路の動作について、詳細に説明する。なお、以下では説明の便宜上、トランジスタ22のオンオフ状態を、スイッチを用いて図示している。まず、図5Aに示したように、画素20内の光電変換素子21へ撮像光Linが入射する露光期間Texでは、蓄積ノードNに蓄積された信号電荷が露光期間Tex中には信号線Lsig側へ出力されない読み出されないよう、トランジスタ22はオフ状態となっている。なお、このときチャージアンプ回路では、所定のアンプリセット動作チャージアンプ回路のリセット動作がなされた後の状態であるため、スイッチSW1がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。また、この露光期間Texでは、図5A中に示したように、リセット用電圧Vrst=0V接地電位となっている。ただし、このときのリセット電圧Vrstは0Vには限られず、他の電位となっていてもよく、以下同様である。一方、読み出し期間Treadでは、図5Bに示したように、トランジスタ22がオン状態となることにより、画素20内の蓄積ノードNから信号線Lsig側へ信号電荷が読み出される図中の矢印P11参照。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。ここで、この読み出し期間Treadでは、チャージアンプ回路におけるスイッチSW1がオフ状態となっており、チャージアンプ回路が読み出し動作状態となっている。したがって、このチャージアンプ回路へ入力された信号電荷は容量素子C1に蓄積され、その蓄積電荷に応じた信号電圧出力電圧Vcaがチャージアンプ172から出力される。このようにしてチャージアンプ回路において、信号電荷から信号電圧への変換Q-V変換がなされる。なお、このようにして容量素子C1に蓄積された電荷は、上記したアンプリセット動作の際にスイッチSW1がオン状態となることにより、リセットされるアンプリセット動作がなされる。このような読み出し期間Treadでも、図5B中に示したように、リセット用電圧Vrst=0Vに設定されている。また、図5B中の矢印P12で示したように、チャージアンプ回路チャージアンプ172における仮想短絡イマジナリーショート現象によって、チャージアンプ172における負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット用電圧Vrstに略等しくなっている。これらのことから、トランジスタ22を介して、画素20内の蓄積ノードNもこのリセット用電圧Vrst=0Vとなる。その結果、図5B中に示したように、この読み出し期間Treadでは、光電変換素子21の両端間電圧Vpd=0Vとなっている。なお、このときも、リセット電圧Vrstおよび光電変換素子21の両端間電圧Vpdはそれぞれ0Vには限られず、他の電位となっていてもよく、以下同様である。3.読み出し動作後における画素20内での信号電荷の残存についてところで、このような読み出し動作後においても、画素20内蓄積ノードNに蓄積された信号電荷の一部が残存してしまう場合がある。このように信号電荷の一部が画素20内に残ってしまうと、次の読み出し動作時次のフレーム期間での撮像時においてその残留電荷に起因した残像が発生し、撮像画質が低下してしまう残留電荷に相当する信号が加算されてしまうという問題がある。以下、このような信号電荷の残存残留電荷の発生メカニズムについて説明する。つまり、以下説明するDecay電流が光電変換素子21から生ずることによって残留電荷が発生することについて説明する。図6A,Bはそれぞれ、光電変換素子21がPIN型のフォトダイオード薄膜フォトダイオードである場合における、エネルギーバンド構造各層の位置とエネルギー準位との関係を模式的に表したものである。具体的には、ここでは光電変換素子21は、アノード側接地側に配置されたp型半導体層21Pと、カソード側蓄積ノードN側に配置されたn型半導体層21Nと、これらp型半導体層21Pとn型半導体層21Nとの間に形成された真性半導体層i層21Iとを有している。これらの図から分かるように、真性半導体層21Iには多数の欠陥準位Edが存在している。そして、図6Aに示したように、読み出し期間Treadの終了直後においては、これらの欠陥準位Edに電荷eが捕獲トラップされた状態となっている。ところが、例えば図6Bに示したように、読み出し期間Treadからある程度の時間が経過すると、欠陥順位Edにトラップされている電荷eが、真性半導体層21Iから光電変換素子21の外部蓄積ノードN側へ放出される図中の矢印参照。このようにして、上記したDecay電流Idacayが光電変換素子21から発生し、その結果、画素20内に信号電荷の一部が残存してしまう残留電荷が発生してしまうのである。なお、例えば図7に示したように、撮像の際の撮像部11への露光強度撮像光Linの強度と、各電荷量信号電荷量および残留電荷量に対応する各信号撮像信号および残留電荷信号の信号強度とは、互いに比例関係線形関係にある。換言すると、露光強度が増加するのに応じて、撮像信号および残留電荷信号がそれぞれ、線形的に増加するようになっている。4.予備リセット動作等を利用した残留電荷の低減作用そこで本実施の形態では、例えば図8~図13に示したように、読み出し期間Treadの後に所定のリセット動作以下説明する予備リセット動作および本リセット動作を行うことにより、上記した残留電荷を低減し、この残留電荷に起因した残像を抑えるようにしている。以下、このような予備リセット動作等を利用した残留電荷の低減作用について、詳細に説明する。なお、この予備リセット動作プリリセット動作は、逆バイアス電圧光電変換素子21の両端間電圧Vpd>0を用いた予備リセット動作第1の手法と、順バイアス電圧両端間電圧Vpd<0を用いた予備リセット動作第2の手法との2つの手法に大別される。したがって、以下では、これら2つの手法について順番に説明する。第1の手法:逆バイアス電圧を用いた予備リセット動作等について図8A~Dはそれぞれ、上記した第1の手法による予備リセット動作等の際のタイミング波形例を表したものである。具体的には、読み出し制御線Lreadの電位Vreadおよび光電変換素子21の両端間電圧Vpdリセット用電圧Vrstの各タイミング波形を、露光期間Tex,読み出し期間Tread,予備リセット期間Tr0,本リセット期間Tr1のタイミング順時間軸に沿って示している。なお、この図8A~Dでは、露光期間Texにおける両端間電圧Vpd=Vrstの場合を一例として図示しているが、図7を用いて前述したように、このときの信号強度両端間電圧Vpdは露光強度に応じて変化する図8A~D中の破線の矢印参照。この点については、後述する図11A~Dにおいても同様である。まず、この第1の手法では、図8A~Dに示したように、露光期間Texおよび読み出し期間Treadの後に、画素20内の電荷をリセットするための予備リセット期間Tr0および本リセット期間Tr1がそれぞれ、この順序で行われるように設定されている。そして、予備リセット期間Tr0と本リセット期間Tr1とで、互いに異なるリセット電圧両端間電圧Vpdが光電変換素子21に印加される。具体的には、図中に示したように、予備リセット期間Tr0ではVpd=Vpd0に設定され、本リセット期間Tr1ではVpd=Vpd1に設定される。なお、露光期間Texおよび読み出し期間Treadではそれぞれ、前述したように、ここでは一例としてVpd=Vrstに設定されている。ここで、リセット動作予備リセット動作および本リセット動作とは、光電変換素子21の両端間電圧Vpdを所望の値に制御することを意味している。そして、特に本実施の形態では、光電変換素子21における読み出し側蓄積ノードN側の端子ここではカソードに対して、予備リセット期間Tr0と本リセット期間Tr1とで互いに異なるリセット用電圧Vrstが供給されることで、両端間電圧Vpdが上記のように制御される。また、本実施の形態では、前述したチャージアンプ172チャージアンプ回路における仮想短絡現象によって、このリセット用電圧Vrstが光電変換素子21の上記読み出し側の端子に供給されるようになっている例えば、図9中に示した符号P2参照。ここで、この第1の手法では特に、予備リセット期間Tr0において、光電変換素子21の両端間に逆バイアス電圧アノード側よりもカソード側の方が電位が高く設定された電圧が印加される。すなわち、ここでは、予備リセット期間Tr0における両端間電圧Vpd=Vpd0>0となる。これにより、例えば図10に模式的に示したように、読み出し期間Treadにおいて光電変換素子21内の真性半導体層21Iにおける欠陥準位Edにトラップされた電荷eが、光電変換素子21の外部ここでは蓄積ノードN側に放出される図中の矢印P31参照。つまり、残留電荷が外部へ引き抜かれて減少することになり、その結果、前述した残留電荷に起因した残像の発生次のフレームにおける撮像画質の低下が抑えられる。なお、このような読み出し期間Tread,予備リセット期間Tr0,本リセット期間Tr1は、例えば上記した図8A~Dのように、連続した期間で設定されていてもよく、あるいは、所定の間隔を空けて設定されていてもよい。また、例えば図8A~D中の破線の波形で示したように、本リセット期間Tr1における両端間電圧VpdVpd1が、読み出し期間Treadにおける両端間電圧VpdVrstと等しくなっているようにしてもよい。第2の手法:順バイアス電圧を用いた予備リセット動作等について図11A~Dはそれぞれ、上記した第2の手法による予備リセット動作等の際のタイミング波形例を表したものである。具体的には、読み出し制御線Lreadの電位Vreadおよび光電変換素子の両端間電圧Vpdリセット用電圧Vrstの各タイミング波形を、露光期間Tex,読み出し期間Tread,予備リセット期間Tr0,本リセット期間Tr1のタイミング順時間軸に沿って示している。この第2の手法においても、上記した第1の手法と同様に、図11A~Dに示したように、露光期間Texおよび読み出し期間Treadの後に、予備リセット期間Tr0および本リセット期間Tr1がそれぞれ、この順序で行われるように設定されている。そして、予備リセット期間Tr0と本リセット期間Tr1とで、互いに異なるリセット電圧両端間電圧Vpdが光電変換素子21に印加される。具体的には、図中に示したように、予備リセット期間Tr0ではVpd=Vpd0に設定され、本リセット期間Tr1ではVpd=Vpd1に設定される。なお、ここでも、露光期間Texおよび読み出し期間Treadではそれぞれ、一例としてVpd=Vrstに設定される。また、これも第1の手法と同様に、光電変換素子21における読み出し側蓄積ノードN側の端子に対して、予備リセット期間Tr0と本リセット期間Tr1とで互いに異なるリセット用電圧Vrstが供給されることで、両端間電圧Vpdが上記のように制御される。具体的には、ここでは、チャージアンプ172チャージアンプ回路における仮想短絡現象によって、このリセット用電圧Vrstが光電変換素子21の上記読み出し側の端子に供給される例えば、前述した図9中の符号P2参照。ただし、この第2の手法では第1の手法とは異なり、予備リセット期間Tr0において、光電変換素子21の両端間に順バイアス電圧アノード側よりもカソード側の方が電位が低く設定された電圧が印加される。すなわち、ここでは、予備リセット期間Tr0における両端間電圧Vpd=Vpd0<0となる。これにより、例えば図12Aに模式的に示したように、光電変換素子21内の真性半導体層21Iにおいて、電荷eがトラップされていない欠陥準位Edに対しても、外部ここでは蓄積ノードN側から電荷eが注入され、トラップされる図中の矢印P31参照。つまり、上記第1の手法とは逆に、各欠陥順位Edに対して電荷eを注入させることで、光電変換素子21間画素20間における撮像光Linの強度に応じた残留電荷のばらつきが抑えられ望ましくは、ばらつきがなくなり、撮像画像全体で均一の残像が加えられることになる。換言すると、残留電荷信号の面内ばらつきが抑えられる面内分布の均一化が図られる。そこで、この第2の手法では、上記した予備リセット期間Tr0での順バイアス電圧の印加動作とともに、例えば図12Bに示したように、信号処理部19において以下の処理アナログ的な処理,ソフトウェアによる処理等を行う。すなわち、順バイアス電圧を用いた予備リセット動作後の次の読み出し動作により得られた撮像信号D1に対して、各画素20に共通の減算処理残留電荷信号の差し引き演算処理を行う。具体的には、順バイアス電圧を用いた予備リセット動作によって、次のフレームでの撮像信号D1では各画素20で信号強度が均一となるような残留電荷信号が加算されることから図中の矢印P33参照、この残留電荷信号を差し引くため、各画素20に共通の減算処理を行う。これにより、この第2の手法でも上記第1の手法と同様に、例えば図中の矢印P34に示したように、残留電荷に起因した残像の発生次のフレームにおける撮像画質の低下が抑えられる。なお、この第2の手法でも第1の手法と同様に、読み出し期間Tread,予備リセット期間Tr0,本リセット期間Tr1は、例えば上記した図11A~Dのように、連続した期間で設定されていてもよく、あるいは、所定の間隔を空けて設定されていてもよい。また、例えば図11A~D中の破線の波形で示したように、本リセット期間Tr1における両端間電圧VpdVpd1が、読み出し期間Treadにおける両端間電圧VpdVrstと等しくなっているようにしてもよい。このようにして本実施の形態では、露光期間Texおよび読み出し期間Treadの後に、予備リセット期間Tr0および本リセット期間Tr1がそれぞれ、この順序で行われる。そして、予備リセット期間Tr0と本リセット期間Tr1とで、互いに異なるリセット電圧両端間電圧Vpdが光電変換素子21に印加される。これにより、読み出し期間Tread後における画素20内の残留電荷信号電荷の残存量が低減する。なお、図8および図11に示したような予備リセット期間Tr0および本リセット期間Tr1は、例えば1垂直期間1フレーム期間内で設定してもよく、あるいは、1水平期間内で設定してもよい。また、例えば図13A,Bに示したように、予備リセット期間Tr0および本リセット期間Tr1はそれぞれ、各画素20に対して線順次動作で設定されるようにしてもよく、あるいは、各画素20に対して一括した同時のタイミングで設定されるようにしてもよい。以上のように本実施の形態では、読み出し動作、予備リセット動作および本リセット動作がそれぞれこの順序で行われるように各画素20を駆動すると共に、予備リセット動作時と本リセット動作時とで互いに異なるリセット電圧両端間電圧Vpdを光電変換素子21に印加するようにしたので、読み出し動作後における画素20内の残留電荷を低減することができる。よって、そのような残留電荷に起因した残像を抑えることができ、撮像画像の高画質化を実現することが可能となる。また、光電変換素子21の飽和状態を解消する光電変換素子21の応答速度が速い状態を維持することも可能となると共に、高速な動画撮像を行うことも可能となる。<変形例>続いて、上記実施の形態の変形例変形例1~9について説明する。なお、実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例1]列選択部の構成図14A,Bはそれぞれ、変形例1に係る列選択部列選択部17A,17Bの回路構成を表したものである。これらの列選択部17A,17Bはそれぞれ、上記実施の形態の列選択部17において、スイッチSW3を更に備えた構成となっている。具体的には、図14Aに示した列選択部17Aでは、信号線Lsig上信号線Lsigとチャージアンプ172における負側の入力端子との間に、スイッチSW3が設けられている。また、図14Bに示した列選択部17Bでは、チャージアンプ172における負側の入力端子と容量素子C1との間に、スイッチSW3が設けられている。このようなスイッチSW3は、以下説明する信号線Lsigへのリセット用電圧両端間電圧Vpd0,Vpd1の供給を考慮して設けられたものである。具体的には、このスイッチSW3によって信号線Lsigとチャージアンプ172との接続を切り離せるようにしておくことにより、前述した仮想短絡現象によって信号線Lsigの電圧がチャージアンプ172における正側の端子の電圧に引っ張られてしまうのを回避している。リセット用電圧の供給部の構成作用図15は、本変形例に係るリセット用電圧両端間電圧Vpd0,Vpd1の供給部の構成例を回路図で表わしたものである。本変形例では、このようなリセット用電圧の供給部として、撮像部11および行走査部13の周辺領域に、2つのバッファ回路Buf1,Buf2と、各信号線Lsig上に配設されたスイッチSW41とを有している。バッファ回路Buf1は、各スイッチSW41のオンオフ状態を制御するためのスイッチ制御線Lsw上に配設されており、このスイッチ制御線Lsw上を伝送する信号の論理反転を行いつつバッファとして機能するものである。バッファ回路Buf2もまた、スイッチ制御線Lsw上に配設されており、このスイッチ制御線Lsw上を伝送する信号の論理反転を行わずにバッファとして機能するものである。スイッチSW41は、p型のトランジスタtrpとn型のトランジスタtrnとの対により構成されたアナログスイッチであり、リセット用電圧両端間電圧Vpd0,Vpd1の供給ラインと各信号線Lsigとの間の接続状態を切り換えるためのものである。換言すると、各信号線Lsigに対してリセット用電圧の供給の有無を切り換えるためのスイッチである。各スイッチSW41では、p型のトランジスタtrpのゲートに対してバッファ回路Buf2を介してスイッチ制御線Lswが接続され、n型のトランジスタtrnのゲートに対してバッファ回路Buf1を介してスイッチ制御線Lswが接続されている。また、これらのトランジスタtrp,trnにおけるソースドレインのうちの一方がリセット用電圧の供給ラインに接続され、ソースドレインのうちの他方が信号線Lsigに接続されている。このような構成により本変形例では、上記実施の形態と同様に、各画素20内の光電変換素子21における読み出し側蓄積ノードN側の端子に対して、予備リセット期間Tr0と本リセット期間Tr1とで互いに異なるリセット用電圧両端間電圧Vpd0,Vpd1が供給される。ただし、本変形例では実施の形態とは異なり、上記したスイッチSW41および信号線Lsigを介して、このようなリセット用電圧逆バイアス電圧または順バイアス電圧が、各画素20内の光電変換素子21における読み出し側の端子へ供給されるようになっている。なお、例えば図16A,Bにそれぞれ示したように、リセット用電圧両端間電圧Vpd0,Vpd1の電圧範囲が狭く設定されている正電圧または負電圧に設定されている場合などには、上記したSW41のようにp型およびn型の双方のトランジスタを設ける必要はない。具体的には、図16Aに示した例では、リセット用電圧両端間電圧Vpd0,Vpd1が正電圧>0に設定されているため、上記したスイッチSW41の代わりに、p型のトランジスタtrpのみからなるスイッチSW42が設けられている。また、スイッチ制御線Lsw上にはバッファ回路Buf1のみが配設されており、このバッファ回路Buf1のみを介してスイッチ制御線Lswがトランジスタtrpのゲートに接続されている。一方、図16Bに示した例では、リセット用電圧両端間電圧Vpd0,Vpd1が負電圧<0に設定されているため、上記したスイッチSW41の代わりに、n型のトランジスタtrnのみからなるスイッチSW43が設けられている。また、スイッチ制御線Lsw上にはバッファ回路Buf2のみが配設されており、このバッファ回路Buf2のみを介してスイッチ制御線Lswがトランジスタtrnのゲートに接続されている。このような構成の本変形例においても、予備リセット期間Tr0と本リセット期間Tr1とで互いに異なるリセット電圧両端間電圧Vpdが光電変換素子21に印加されるようにすることにより、上記実施の形態と同様の効果を得ることが可能である。すなわち、残留電荷に起因した残像を抑えることができ、撮像画像の高画質化を実現することが可能となる。なお、上記した各スイッチSW41,SW42,SW43は、場合によっては設けないようにしてもよい。[変形例2]図17は、変形例2に係る画素画素20Aの回路構成を、上記実施の形態で説明した列選択部17の回路構成例とともに表したものである。本変形例の画素20Aは、実施の形態の画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21と1つのトランジスタ22とを有している。また、この画素20Aには画素20と同様に、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。ただし、画素20Aでは、光電変換素子21における読み出しとは反対側の端子ここではアノード側、すなわち光電変換素子21と接地との間に、リセット用電圧Vaの電源が設けられている。また、このリセット用電圧Vaの値は、上記実施の形態のリセット用電圧Vrstと同様に、システム制御部16によって制御されるようになっている。これにより本変形例では、光電変換素子21における読み出しとは反対側の端子に対して、予備リセット期間Tr0と本リセット期間Tr1とで互いに異なるリセット用電圧Va逆バイアス電圧または順バイアス電圧が供給されるようになっている。このような構成の本変形例においても、予備リセット期間Tr0と本リセット期間Tr1とで互いに異なるリセット電圧両端間電圧Vpdが光電変換素子21に印加されるようにすることにより、上記実施の形態と同様の効果を得ることが可能である。すなわち、残留電荷に起因した残像を抑えることができ、撮像画像の高画質化を実現することが可能となる。[変形例3]図18は、変形例3に係る画素画素20Bの回路構成を、列選択部17の回路構成例とともに表したものである。本変形例の画素20Bは、画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21と1つのトランジスタ22とを有している。また、この画素20Bには画素20と同様に、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。ただし、画素20Bでは、光電変換素子21の配置方向向きが、画素20とは逆になっている。すなわち、この画素20Bでは、光電変換素子21のアノードが蓄積ノードNに接続され、カソードがグランド接地に接続されている。ただし、この光電変換素子21のカソードが、グランド以外の他の電源電位に接続されているようにしてもよい。このような構成の画素20Bを有する撮像装置においても、上記実施の形態または変形例1,2と同様の手法でリセット動作等を行うことにより、同様の効果を得ることが可能である。[変形例4,5]図19は、変形例4に係る画素画素20Cの回路構成を、以下説明する列選択部17Cの回路構成例とともに表したものである。また、図20は、変形例5に係る画素画素20Dの回路構成を、列選択部17Cの回路構成例とともに表したものである。これらの変形例4,5に係る画素20C,20Dはそれぞれ、これまで説明した画素20,20A,20Bとは異なり、いわゆるアクティブ型の回路構成となっている。具体的には、このアクティブ型の画素20C,20Dには、1つの光電変換素子21と、3つのトランジスタ22,23,24とが設けられている。これらの画素20C,20Dにはまた、H方向に沿って延在する読み出し制御線Lreadおよびリセット制御線Lrstと、V方向に沿って延在する信号線Lsigとが接続されている。画素20C,20Dではそれぞれ、トランジスタ22のゲートが読み出し制御線Lreadに接続され、ソースが信号線Lsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ23のドレインに接続されている。トランジスタ23のソースは電源VDDに接続され、ゲートは、光電変換素子21のカソード図19に示した画素20Cまたはアノード図20に示した画素20D蓄積ノードNと、リセット用トランジスタとして機能するトランジスタ24のドレインとに接続されている。このトランジスタ24のゲートはリセット制御線Lrstに接続され、ソースにはリセット用電圧Vrstが印加されるようになっている。光電変換素子21のアノード画素20Cまたはカソード画素20Dは、グランド接地に接続されている。ただし、画素20Dの場合、光電変換素子21のカソードが、グランド以外の他の電源電位に接続されているようにしてもよい。また、図19および図20に示した変形例4,5に係る列選択部17Cは、前述した列選択部17において、チャージアンプ172、容量素子C1およびスイッチSW1に代わりに、定電流源171およびアンプ176を設けたものとなっている。アンプ176では、正側の入力端子には信号線Lsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。なお、信号線Lsigの一端側には定電流源171の一方の端子が接続され、この定電流源171の他方の端子には電源VSSが接続されている。このように、アクティブ型の回路構成からなる画素20C,20Dを有する撮像装置においても、これまで説明したパッシブ型の回路構成の場合と同様のことが言える。すなわち、上記実施の形態または変形例1,2と同様の手法でリセット動作等を行うことにより、同様の効果を得ることが可能である。[変形例6]図21A~Cおよび図22A~Cはそれぞれ、変形例6に係る撮像駆動例をタイミング図で表わしたものである。まず、図21A,Bに示した例では、読み出し期間Treadの線順次動作を行うための線順次読み出し駆動と、本リセット期間Tr1の線順次動作を行うための線順次リセット駆動とが、互いに独立して個別に行われている。具体的には、図21Aの例では、これらの線順次読み出し駆動と線順次リセット駆動との間でオーバーラップ期間が設けられていない一方、図21Bの例では、線順次読み出し駆動と線順次リセット駆動との間でオーバーラップ期間が設けられている。また、図21Cに示した例では、読み出し動作と本リセット動作とを同時に並行して行う期間読み出し期間Tread/本リセット期間Tr1の線順次動作を行うための線順次駆動のみが行われている。更に、図22A~Cに示した例では、全ての水平ライン上の読み出し制御線Lreadに対して一括して同時にリセット動作を行う手法が用いられている。具体的には、図22Aの例では、読み出し期間Treadの線順次動作を行うための線順次読み出し駆動と、2回目の本リセット期間Tr2の線順次動作を行うための線順次リセット駆動との間に、一括した本リセット期間1回目の本リセット期間Tr1が設けられている。一方、図22Bの例では、読み出し期間Treadの線順次動作を行うための線順次読み出し駆動の直後に、一括した本リセット期間1回目の本リセット期間Tr1が設けられている。他方、図22Cの例では、読み出し期間Treadの線順次動作を行うための線順次読み出し駆動の直後に、一括した2回の本リセット期間1回目の本リセット期間Tr1および2回目の本リセット期間Tr2が、この順に設けられている。このように、他の様々な撮像駆動を行う場合においても、例えば図21,図22中に図示したようにして予備リセット期間Tr0を設ける上記実施の形態または変形例1,2と同様の手法でリセット動作等を行うことにより、同様の効果を得ることが可能である。また、特に例えば図21C,図22A,図22Cのように、本リセット動作および予備リセット動作が所定の単位期間例えば、1フレーム期間内で間欠的に複数回行われるようにした場合には、画素内の残留電荷を更に低減することができる。よって、そのような残留電荷に起因した残像をより効果的に抑えることができ、撮像画像の更なる高画質化を図ることが可能となる。[変形例7]図23は、変形例7に係る列選択部列選択部17Dの概略構成を回路図で表わしたものである。本変形例の列選択部17Dは、上記実施の形態の列選択部17において、チャージアンプ回路の構成が以下の点で異なっている。すなわち、チャージアンプ172における正側の入力端子と負側の入力端子との間に、スイッチSW5が更に設けられている。また、チャージアンプ172の出力端子と接地グランドとの間に、スイッチSW4および電源V0アンプリセット動作の際に用いられる電源が、この順に直列接続して配置されている。このように、他の様々なチャージアンプ回路を設けた場合においても、上記実施の形態または変形例1,2と同様の手法でリセット動作等を行うことにより、同様の効果を得ることが可能である。[変形例8,9]図24A,Bはそれぞれ、変形例8,9に係る撮像部撮像部11A,11Bの概略構成を模式的に表したものである。まず、図24Aに示した変形例8に係る撮像部11Aは、上記実施の形態で説明した光電変換層111に加え、波長変換層112を更に有している。具体的には、光電変換層111上撮像部11Aの受光面撮像面側に、波長変換層112が設けられている。波長変換層112は、放射線Rradα線,β線,γ線,X線等を、光電変換層111の感度域に波長変換するものであり、これにより光電変換層111では、この放射線Rradに基づく情報を読み取ることが可能となっている。この波長変換層112は、例えばX線などの放射線を可視光に変換する蛍光体例えば、シンチレータからなる。このような波長変換層112は、例えば光電変換層111の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をCsI、NaI、CaF2等によって形成することにより得られる。一方、図24Bに示した変形例9に係る撮像部11Bは、上記実施の形態で説明した光電変換層111の代わりに、光電変換層111Bを有している。この光電変換層111Bは、入射した放射線Rradに応じて電気信号を直接発生させるものである。つまり、図24Aに示した変形例8の撮像部11Aは、いわゆる間接型の放射線撮像装置に適用されるものであるのに対し、変形例9の撮像部11Bは、いわゆる直接型の放射線撮像装置に適用されるものとなっている。なお、このような直接型に適用される光電変換層111Bは、例えば、アモルファスセレンa-Se半導体や、カドミニウムテルルCdTe半導体などにより構成されている。このような構成の撮像部11A,11Bを有する変形例8,9に係る撮像装置では、撮像部11A,11Bが、入射した放射線Rradに応じて電気信号を発生するものとなっており、放射線撮像装置として構成されている。このような放射線撮像装置は、例えば医療機器DigitalRadiography等のX線撮像装置や、空港等で用いられる携帯物検査用X線撮影装置、工業用X線撮像装置例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置などに適用することが可能である。<適用例>続いて、上記実施の形態および各変形例変形例1~9に係る撮像装置の撮像表示システムへの適用例について説明する。図25は、適用例に係る撮像表示システム撮像表示システム5の概略構成例を模式的に表したものである。この撮像表示システム5は、上記実施の形態等に係る撮像部1111A,11B等を有する撮像装置1と、画像処理部52と、表示装置4とを備えており、この例では放射線を用いた撮像表示システム放射線撮像表示システムとして構成されている。画像処理部52は、撮像装置1から出力される出力データDout撮像信号に対して所定の画像処理を施すことにより、画像データD2を生成するものである。表示装置4は、画像処理部52において生成された画像データD2に基づく画像表示を、所定のモニタ画面40上で行うものである。このような構成からなる撮像表示システム5では、撮像装置1ここでは放射線撮像装置が、光源ここではX線源等の放射線源51から被写体50に向けて照射された照射光ここでは放射線に基づき、被写体50の画像データDoutを取得し、画像処理部52へ出力する。画像処理部52は、入力された画像データDoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ表示データD2を表示装置4へ出力する。表示装置4は、入力された画像データD2に基づいて、モニタ画面40上に画像情報撮像画像を表示する。このように、本適用例の撮像表示システム5では、撮像装置1において被写体50の画像を電気信号として取得可能であるため、取得した電気信号を表示装置4へ伝送することによって画像表示を行うことができる。すなわち、従来のような放射線写真フィルムを用いることなく、被写体50の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。なお、本適用例では、撮像装置1が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。<その他の変形例>以上、実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの画素20,20A~20Dの回路構成には限られず、他の回路構成であってもよい。同様に、列選択部等の回路構成等についても、上記実施の形態等で説明したもの列選択部17,17A~17Dの回路構成には限られず、他の回路構成であってもよい。また、上記実施の形態等では、所定の単位期間例えば1フレーム期間内において、1回または2回の本リセット動作および予備リセット動作を行う場合を例に挙げて説明したが、これには限られない。すなわち、例えば、所定の単位期間例えば1フレーム期間内で、3回以上のリセット動作および予備リセット動作を行うようにしてもよい。更に、上記実施の形態等実施の形態および変形例1,2等で説明した予備リセット動作等の手法を、互いに任意の組み合わせで併用して用いるようにしてもよい。加えて、上記実施の形態等で説明した撮像部、行走査部、A/D変換部列選択部および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化3辺フリーの額縁構造や配線接続の際の信頼性向上を実現することができる。なお、本技術は以下のような構成を取ることも可能である。1各々が光電変換素子を含む複数の画素を有する撮像部と、前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部とを備え、前記駆動部は、前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加する撮像装置。2前記駆動部は、前記予備リセット動作時に、前記光電変換素子の両端間に逆バイアス電圧を印加する上記1に記載の撮像装置。3前記駆動部は、前記予備リセット動作時に、前記光電変換素子の両端間に順バイアス電圧を印加する上記1に記載の撮像装置。4前記読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部を備え、前記信号処理部は、前記順バイアス電圧を用いた予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の減算処理を行うことにより、前記出力信号を生成する上記3に記載の撮像装置。5前記駆動部は、前記光電変換素子における読み出し側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する上記1ないし4のいずれかに記載の撮像装置。6前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に前記リセット用電圧が他方の入力端子に入力されるアンプを有し、前記アンプにおける仮想短絡現象により、前記リセット用電圧が前記読み出し側の端子に供給される上記5に記載の撮像装置。7前記駆動部は、前記読み出し動作を行う際に用いられる信号線に対して前記リセット用電圧の供給の有無を切り換えるためのスイッチを有し、前記スイッチおよび前記信号線を介して、前記リセット用電圧が前記読み出し側の端子に供給される上記5に記載の撮像装置。8前記駆動部は、前記光電変換素子における読み出しとは反対側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する上記1ないし7のいずれかに記載の撮像装置。9前記駆動部は、前記本リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する上記1ないし8のいずれかに記載の撮像装置。10前記光電変換素子が、PIN型のフォトダイオードからなる上記1ないし9のいずれかに記載の撮像装置。11前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている上記1ないし10のいずれかに記載の撮像装置。12前記撮像部は、前記光電変換素子を構成する光電変換層と、前記放射線を前記光電変換層の感度域に波長変換する波長変換層とを有する上記11に記載の撮像装置。13前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する上記11に記載の撮像装置。14前記放射線がX線である上記11ないし13のいずれかに記載の撮像装置。15撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部とを備え、前記駆動部は、前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加する撮像表示システム。"