第1の表面と第2の表面とを含むプリモールド基板を得るステップであって、前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第2の表面と一致するステップと、少なくとも2つの半導体ダイをプリモールド基板の前記第1の表面に取り付けるステップとを含む方法。前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にある請求項1に記載の方法。前記少なくとも2つの半導体ダイが、はんだを使用して取り付けられる請求項1に記載の方法。前記少なくとも2つの半導体ダイが、接着剤を使用して取り付けられる請求項1に記載の方法。前記リードフレーム構造が、ダイ取付け領域を含み、前記ダイ取付け領域が、前記基板の前記第1の表面と一致し、前記ダイの少なくとも1つが、前記ダイ取付け領域上にある請求項1に記載の方法。前記リードフレーム構造が、銅を備える請求項1に記載の方法。前記基板が、前記成形材料を越えて横方向に延在するリード線を有さない請求項1に記載の方法。前記半導体ダイの少なくとも1つが、垂直型デバイスを備える請求項1に記載の方法。前記ダイの少なくとも1つが、垂直型MOSFETを備える請求項1に記載の方法。前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にあり、前記方法が、さらに、前記ダイを前記導電領域にワイヤ結合するステップを含む請求項1に記載の方法。第1の表面と第2の表面とを含むプリモールド基板と、プリモールド基板の前記第1の表面に結合された少なくとも2つの半導体ダイとを備え、前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第2の表面と一致する半導体ダイパッケージ。前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にある請求項11に記載の半導体ダイパッケージ。前記少なくとも2つの半導体ダイが、はんだを使用して取り付けられる請求項11に記載の半導体ダイパッケージ。前記少なくとも2つの半導体ダイが、接着剤を使用して前記基板に取り付けられる請求項11に記載の半導体ダイパッケージ。前記リードフレーム構造が、ダイ取付け領域を含み、前記ダイ取付け領域が、前記基板の前記第1の表面と一致し、前記ダイの少なくとも1つが、前記ダイ取付け領域上にある請求項11に記載の半導体ダイパッケージ。前記リードフレーム構造が、銅を備える請求項11に記載の半導体ダイパッケージ。前記基板が、前記成形材料を越えて横方向に延在するリード線を有さない請求項1に記載の半導体ダイパッケージ。前記半導体ダイの少なくとも1つが、垂直型デバイスを備える請求項11に記載の半導体ダイパッケージ。前記ダイの少なくとも1つが、垂直型MOSFETを備える請求項11に記載の半導体ダイパッケージ。前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にあり、前記方法が、さらに、前記ダイを前記導電領域にワイヤ結合するステップを含む請求項11に記載の半導体ダイパッケージ。半導体ダイパッケージを形成するための方法であって、基板を形成するステップであって、i少なくとも第1の成形ダイと第2の成形ダイとの間にリードフレーム構造を配置するステップ、ii前記リードフレーム構造を前記第1及び第2の成形ダイと接触させるステップ、及びiii前記リードフレーム構造の周りに成形材料を形成するステップを含むステップと、半導体ダイを前記基板に取り付けるステップと、前記半導体ダイを封入材料内に封入するステップとを含む方法。前記半導体ダイが、接着剤を使用して前記基板に取り付けられる請求項21に記載の方法。前記半導体ダイが、パワーMOSFETを備える請求項21に記載の方法。前記形成された基板が、前記基板の両側に2つの凹部構造を含む請求項21に記載の方法。前記成形材料が、前記リードフレーム構造の厚さに等しい厚さを有する請求項21に記載の方法。前記形成された基板が、前記基板の片側に1つの凹部構造を含む請求項21に記載の方法。前記リードフレーム構造が、リードフレーム構造のアレイ内にあり、前記方法が、さらに、封入するステップの後に、個々のダイパッケージを形成するためにアレイ内の前記リードフレーム構造を分離するステップを含む請求項21に記載の方法。前記リードフレーム構造が、銅を備える請求項21に記載の方法。さらに、前記半導体ダイを前記リードフレーム構造内のリード線に結合するワイヤボンドを形成するステップを含む請求項21に記載の方法。封入するステップの後に形成された半導体ダイパッケージが、前記封入材料を越えて延在するリード線を有さない請求項21に記載の方法。基板と、前記基板上の半導体ダイとを備える半導体ダイパッケージであって、基板を形成するステップが、リードフレーム構造と成形材料とを備え、前記基板が、少なくとも1つの凹部構造を形成する半導体ダイパッケージ。さらに、前記半導体ダイの上に封入材料を備える請求項31に記載の半導体ダイパッケージ。さらに、前記半導体ダイと前記基板内の前記リードフレーム構造との間に形成されたワイヤボンドを備える請求項31に記載の半導体ダイパッケージ。前記基板が、前記基板の両側にある2つの凹部構造を有する請求項31に記載の半導体ダイパッケージ。前記凹部構造が、前記成形材料の高くなった壁と、前記リードフレーム構造の表面とによって形成される請求項31に記載の半導体ダイパッケージ。前記半導体ダイが、パワートランジスタを備える請求項31に記載の半導体ダイパッケージ。前記半導体ダイが、パワーMOSFETを備える請求項31に記載の半導体ダイパッケージ。前記リードフレーム構造が、銅を備える請求項31に記載の半導体ダイパッケージ。前記半導体ダイが、第1の半導体ダイであり、前記半導体ダイパッケージが、さらに、前記基板上に第2の半導体ダイを備える請求項31に記載の半導体ダイパッケージ。さらに、前記半導体ダイの上に封入材料を備え、前記リードフレーム構造のリード線が、前記封入材料を越えて延在しない請求項31に記載の半導体ダイパッケージ。リードフレーム構造と成形材料とを含む基板を得るステップであって、前記成形材料と前記リードフレーム構造との表面が、実質的に同一平面にあり、前記基板が、第1のダイ取付け領域と第2のダイ取付け領域とを含むステップと、第1の半導体ダイを前記第1のダイ取付け領域に取り付けるステップと、第2の半導体ダイを前記第2のダイ取付け領域に取り付けるステップとを含む方法。前記第1の半導体ダイが、ドライバICを備え、前記第2の半導体ダイが、パワートランジスタを含む請求項41に記載の方法。さらに、第3の半導体ダイを前記基板に取り付けるステップを含む請求項41に記載の方法。封入材料を使用して前記第1及び第2の半導体ダイを封入するステップを含む請求項41に記載の方法。前記リードフレーム構造が、銅を含む請求項41に記載の方法。さらに、前記基板を形成するステップを含み、前記基板を形成するステップが、前記リードフレーム構造を部分的にエッチングするステップと、次いで、前記リードフレーム構造の周りに前記成形材料を成形するステップとを含み、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる請求項41に記載の方法。さらに、前記基板を形成するステップを含み、前記基板を形成するステップが、前記リードフレーム構造を部分的にエッチングするステップと、前記リードフレーム構造の非エッチング表面をテープで覆うステップと、次いで、前記リードフレーム構造の周りに前記成形材料を成形するステップとを含み、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる請求項41に記載の方法。前記ダイの少なくとも1つが、垂直型デバイスを備える請求項41に記載の方法。前記ダイの少なくとも1つが、パワーMOSFETを備える請求項41に記載の方法。前記リードフレーム構造が、前記基板内の前記成形材料の側部外面を越えて横方向に延在する複数のリード線を含む請求項41に記載の方法。リードフレーム構造と成形材料とを含む基板であって、前記成形材料と前記リードフレーム構造との表面が、実質的に同一平面にあり、前記基板が、第1のダイ取付け領域と第2のダイ取付け領域とを含む基板と、前記第1のダイ取付け領域上の第1の半導体ダイと、前記第2のダイ取付け領域上の第2の半導体ダイとを備える半導体ダイパッケージ。前記第1の半導体ダイが、ドライバICを備え、前記第2の半導体ダイが、パワートランジスタを含む請求項51に記載の半導体ダイパッケージ。さらに、前記基板に取り付けられた第3の半導体ダイを備える請求項51に記載の半導体ダイパッケージ。さらに、第1及び第2の半導体ダイを封入する封入材料を備える請求項51に記載の半導体ダイパッケージ。前記リードフレーム構造が、銅を含む請求項51に記載の半導体ダイパッケージ。前記基板が、部分的にエッチングされた基板を含み、前記成形材料が、前記リードフレーム構造の周りに配設され、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる請求項51に記載の半導体ダイパッケージ。前記基板が、部分的にエッチングされた基板を含み、前記成形材料が、前記リードフレーム構造の周りに配設され、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になり、前記リードフレーム構造が、銅を含む請求項51に記載の半導体ダイパッケージ。前記ダイの少なくとも1つが、垂直型デバイスを備える請求項51に記載の半導体ダイパッケージ。前記ダイの少なくとも1つが、パワーMOSFETを備える請求項51に記載の半導体ダイパッケージ。前記リードフレーム構造が、前記基板内の前記成形材料の側部外面を越えて横方向に延在する複数のリード線を含む請求項51に記載の半導体ダイパッケージ。半導体ダイパッケージ用の基板を製造するための方法であって、第1のリードフレーム構造と第2のリードフレーム構造とを得るステップと、接着層を使用して前記第1及び第2のリードフレーム構造を一体に取り付けるステップと、前記第1のリードフレーム構造、前記第2のリードフレーム構造、又は前記接着層に成形材料を塗布するステップとを含む方法。前記第1のリードフレーム構造、前記第2のリードフレーム構造、及び前記接着層に前記成形材料を塗布するステップが、前記第1のリードフレーム構造、前記第2のリードフレーム構造、及び前記接着層に前記成形材料を塗布するステップを含む請求項61に記載の方法。前記第1のリードフレーム構造が、部分的にエッチングされ、前記第2のリードフレーム構造が、部分的にエッチングされる請求項61に記載の方法。前記接着層が、ポリマーフィルムの形態である請求項61に記載の方法。前記接着層が、ポリイミドフィルムの形態である請求項61に記載の方法。前記第1のリードフレーム構造と前記第2のリードフレーム構造とが、前記接着層の両側に対称的に配設される請求項61に記載の方法。前記第1及び第2のリードフレーム構造が、キャビティを含み、前記第1及び第2のリードフレーム構造内の前記キャビティが、前記成形材料で充填され、前記第1及び第2のリードフレームの縁部が、前記成形材料で被覆される請求項61に記載の方法。前記基板内の前記成形材料が、前記第1のリードフレーム構造又は前記第2のリードフレーム構造の外面と実質的に同一平面にある外面を有する請求項61に記載の方法。前記基板内の前記成形材料が、前記第1のリードフレーム構造及び前記第2のリードフレーム構造の外面と実質的に同一平面にある外面を有する請求項61に記載の方法。前記第1及び第2のリードフレーム構造が、銅を備える請求項61に記載の方法。半導体ダイパッケージ用の基板であって、第1のリードフレーム構造と、第2のリードフレーム構造と、前記第1及び第2のリードフレーム構造を一体に接着する接着層と、前記第1のリードフレーム構造、前記第2のリードフレーム構造、又は前記接着層の上の成形材料とを備える基板。前記成形材料が、前記第1のリードフレーム構造、前記第2のリードフレーム構造、及び前記接着層の上にある請求項71に記載の基板。前記第1のリードフレーム構造が、部分的にエッチングされ、前記第2のリードフレーム構造が、部分的にエッチングされる請求項71に記載の基板。前記接着層が、ポリマーフィルムの形態である請求項71に記載の基板。前記第1及び第2のリードフレーム構造が、銅を備える請求項71に記載の基板。前記接着層が、ポリイミドフィルムの形態である請求項71に記載の基板。前記基板内の前記成形材料が、前記第1のリードフレーム構造又は前記第2のリードフレーム構造の外面と実質的に同一平面にある外面を有する請求項71に記載の基板。前記第1及び第2のリードフレーム構造が、キャビティを含み、前記第1及び第2のリードフレーム構造内の前記キャビティが、前記成形材料で充填され、前記第1及び第2のリードフレームの縁部が、前記成形材料で被覆される請求項71に記載の基板。前記基板内の前記成形材料が、前記第1のリードフレーム構造及び前記第2のリードフレーム構造の外面と実質的に同一平面にある外面を有する請求項71に記載の基板。前記第1のリードフレーム構造と前記第2のリードフレーム構造とが、前記接着層の両側に対称的に配設される請求項71に記載の基板。半導体ダイパッケージを形成する方法であって、リードフレーム構造と成形材料とを備えるプリモールド基板を得るステップであって、前記リードフレーム構造の外面と前記成形材料の外面とが実質的に同一平面にあるステップと、リード線を含むフレーム構造に前記基板を取り付けるステップと、前記基板にダイを取り付けるステップとを含む方法。前記リードフレーム構造が、銅を備える請求項81に記載の方法。さらに、前記取り付けられた基板の周りに成形材料を形成するステップと、前記リード線を前記フレーム構造から離すステップとを含む請求項81に記載の方法。さらに、前記フレーム構造に前記基板を取り付ける前又は後に、前記基板に複数のダイを取り付けるステップを含む請求項81に記載の方法。前記基板が前記フレーム構造に取り付けられた後、前記基板が、前記フレーム構造の主要部分に関してダウンセットされる請求項81に記載の方法。リードフレーム構造と成形材料とを備えるプリモールド基板であって、前記リードフレーム構造の外面と前記成形材料の外面とが実質的に同一平面にあるプリモールド基板と、前記プリモールド基板上の半導体ダイと、前記プリモールド基板に取り付けられたリード線とを備え、前記リード線が、前記プリモールド基板とは別個に形成される半導体ダイパッケージ。前記リードフレーム構造が、銅を備える請求項86に記載の半導体ダイパッケージ。前記成形材料が、前記リードフレーム構造の両面と実質的に同一平面にある両面を有する請求項86に記載の半導体ダイパッケージ。前記リード線が、はんだ又は溶接によってプリモールド基板に取り付けられる請求項86に記載の半導体ダイパッケージ。前記半導体ダイが、垂直型デバイスを備える請求項86に記載の半導体ダイパッケージ。導電ダイ取付け表面を備える基板を得るステップと、前記基板へのハイサイドトランジスタ入力を含むハイサイドトランジスタを取り付けるステップであって、前記ハイサイドトランジスタ入力が、前記導電ダイ取付け表面に結合されるステップと、前記基板へのローサイドトランジスタ出力を含むローサイドトランジスタを取り付けるステップであって、前記ローサイドトランジスタ入力が、前記導電ダイ取付け表面に結合されるステップとを含む方法。さらに、ハイサイドトランジスタ及びローサイドトランジスタの周りに形成される封入材料を形成するステップを含む請求項91に記載の方法。前記ハイサイドトランジスタが、ハイサイドMOSFETであり、前記ハイサイドトランジスタ入力が、ハイサイドトランジスタソース接続である請求項91に記載の方法。前記ローサイドトランジスタが、ローサイドMOSFETであり、前記ローサイドトランジスタ出力が、ローサイドトランジスタドレイン接続である請求項91に記載の方法。前記ハイサイドトランジスタが、第1のダイ内にあり、前記ローサイドトランジスタが、第2のダイ内にある請求項91に記載の方法。さらに、前記基板上に実装される制御装置チップを実装するステップを含む請求項91に記載の方法。前記基板が、前記導電ダイ取付け表面と実質的に同一平面にある外面を有する成形材料を備える請求項91に記載の方法。前記導電ダイ取付け表面が、リードフレームの一部である請求項91に記載の方法。前記ハイサイドトランジスタが、ハイサイドトランジスタ出力を有し、前記ハイサイドトランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイドトランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイドトランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備え、前記ハイ及びローサイドトランジスタが、どちらもパワーMOSFETである請求項91に記載の方法。さらに、前記基板に制御装置チップを取り付けるステップを含み、前記導電ダイ取付け表面が、リードフレーム構造の一部である請求項91に記載の方法。導電ダイ取付け表面を備える基板と、ハイサイドトランジスタ入力を含むハイサイドトランジスタであって、前記ハイサイドトランジスタ入力が前記導電ダイ取付け表面に結合されるハイサイドトランジスタと、ローサイドトランジスタ出力を含むローサイドトランジスタであって、前記ローサイドトランジスタ入力が前記導電ダイ取付け表面に結合されるローサイドトランジスタとを備える半導体デバイスパッケージ。さらに、前記ハイサイドトランジスタ及び前記ローサイドトランジスタの周りに形成された封入材料を備える請求項101に記載の半導体ダイパッケージ。前記ハイサイドトランジスタが、ハイサイドMOSFETであり、前記ハイサイドトランジスタ入力が、ハイサイドトランジスタソース接続である請求項101に記載の半導体ダイパッケージ。前記ローサイドトランジスタが、ローサイドMOSFETであり、前記ローサイドトランジスタ出力が、ローサイドトランジスタドレイン接続である請求項101に記載の半導体ダイパッケージ。前記ハイサイドトランジスタが、ハイサイドMOSFETであり、前記ローサイドトランジスタが、ローサイドMOSFETであり、前記ローサイドトランジスタ出力が、ローサイドトランジスタドレイン接続である請求項101に記載の半導体ダイパッケージ。さらに、前記基板上に実装される制御装置チップを備える請求項101に記載の半導体ダイパッケージ。前記導電ダイ取付け表面が、リードフレームの一部である請求項101に記載の半導体ダイパッケージ。前記基板が、前記導電ダイ取付け表面と実質的に同一平面にある外面を有する成形材料を備える請求項101に記載の半導体ダイパッケージ。前記ハイサイドトランジスタが、ハイサイドトランジスタ出力を有し、前記ハイサイドトランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイドトランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイドトランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備える請求項101に記載の半導体ダイパッケージ。前記ハイサイドトランジスタが、ハイサイドトランジスタ出力を有し、前記ハイサイドトランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイドトランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイドトランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備え、前記ハイ及びローサイドトランジスタが、どちらもパワーMOSFETである請求項101に記載の半導体ダイパッケージ。本発明の実施例は、半導体ダイパッケージ、半導体ダイパッケージを製造するための方法、及び半導体ダイパッケージを含む電気アセンブリを対象とする。本発明の一実施例は、リードフレーム構造と成形材料とを含むプリモールド基板を得るステップであって、リードフレーム構造が、第1の導電部分と、第2の導電部分と、第1の導電部分と第2の導電部分との間にある中間部分とを含むステップと、第1の導電部分を第2の導電部分から電気的に隔離するために中間部分を切断するステップと、半導体ダイを基板に取り付けるステップと、第1及び第2の導電部分を半導体ダイに電気的に結合するステップとを含む方法を対象とする。本発明の別の実施例は、リードフレーム構造と成形材料とを含むプリモールド基板であって、リードフレーム構造が、第1の導電部分と、第2の導電部分と、第1の導電部分と第2の導電部分との間にあるキャビティとを含むプリモールド基板と、プリモールド基板上の半導体ダイと、半導体ダイを覆い、第1の導電部分と第2の導電部分との間にあるキャビティを充填する封入材料とを備える半導体ダイパッケージを対象とする。本発明の別の実施例は、第1の表面と第2の表面とを含むプリモールド基板を得るステップであって、プリモールド基板が、リードフレーム構造と成形材料とを含み、リードフレーム構造が、パッド領域を備え、パッド領域の外面と成形材料の外面とが、実質的に同一平面にあり、プリモールド基板の第2の表面と一致するステップと、少なくとも2つの半導体ダイをプリモールド基板の第1の表面に取り付けるステップとを含む方法を対象とする。本発明の別の実施例は、第1の表面と第2の表面とを含むプリモールド基板と、プリモールド基板の第1の表面に結合された少なくとも2つの半導体ダイとを備え、プリモールド基板が、リードフレーム構造と成形材料とを含み、リードフレーム構造が、パッド領域を備え、パッド領域の外面と成形材料の外面とが、実質的に同一平面にあり、プリモールド基板の第2の表面と一致する半導体ダイパッケージを対象とする。本発明の別の実施例は、半導体ダイパッケージを形成するための方法であって、基板を形成するステップであって、i少なくとも第1の成形ダイと第2の成形ダイとの間にリードフレーム構造を配置するステップ、iiリードフレーム構造を第1及び第2の成形ダイと接触させるステップ、及びiiiリードフレーム構造の周りに成形材料を形成するステップを含むステップと、半導体ダイを基板に取り付けるステップと、半導体ダイを封入材料内に封入するステップとを含む方法を対象とする。本発明の別の実施例は、基板と、基板上の半導体ダイとを備える半導体ダイパッケージであって、基板を形成するステップが、リードフレーム構造と成形材料とを備え、基板が、少なくとも1つの凹部構造を形成する半導体ダイパッケージを対象とする。本発明の別の実施例は、リードフレーム構造と成形材料とを含む基板を得るステップであって、成形材料とリードフレーム構造との表面が、実質的に同一平面にあり、基板が、第1のダイ取付け領域と第2のダイ取付け領域とを含むステップと、第1の半導体ダイを第1のダイ取付け領域に取り付けるステップと、第2の半導体ダイを第2のダイ取付け領域に取り付けるステップとを含む方法を対象とする。本発明の別の実施例は、リードフレーム構造と成形材料とを含む基板であって、成形材料とリードフレーム構造との表面が、実質的に同一平面にあり、基板が、第1のダイ取付け領域と第2のダイ取付け領域とを含む基板と、第1のダイ取付け領域上の第1の半導体ダイと、第2のダイ取付け領域上の第2の半導体ダイとを備える半導体ダイパッケージを対象とする。本発明の別の実施例は、半導体ダイパッケージ用の基板を製造するための方法であって、第1のリードフレーム構造と第2のリードフレーム構造とを得るステップと、接着層を使用して第1及び第2のリードフレーム構造を一体に取り付けるステップと、第1のリードフレーム構造、第2のリードフレーム構造、又は接着層に成形材料を塗布するステップとを含む方法を対象とする。本発明の別の実施例は、リードフレーム構造と成形材料とを備えるプリモールド基板であって、リードフレーム構造の外面と成形材料の外面とが実質的に同一平面にあるプリモールド基板と、プリモールド基板上の半導体ダイと、プリモールド基板に取り付けられたリード線とを備え、リード線が、プリモールド基板とは別個に形成される半導体ダイパッケージを対象とする。本発明の別の実施例は、導電ダイ取付け表面を備える基板を得るステップと、基板へのハイサイドトランジスタ入力を含むハイサイドトランジスタを取り付けるステップであって、ハイサイドトランジスタ入力が、導電ダイ取付け表面に結合されるステップと、基板へのローサイドトランジスタ出力を含むローサイドトランジスタを取り付けるステップであって、ローサイドトランジスタ入力が、導電ダイ取付け表面に結合されるステップとを含む方法を対象とする。本発明の別の実施例は、導電ダイ取付け表面を備える基板と、ハイサイドトランジスタ入力を含むハイサイドトランジスタであって、ハイサイドトランジスタ入力が導電ダイ取付け表面に結合されるハイサイドトランジスタと、ローサイドトランジスタ出力を含むローサイドトランジスタであって、ローサイドトランジスタ入力が導電ダイ取付け表面に結合されるローサイドトランジスタとを備える半導体デバイスパッケージを対象とする。また、本明細書は下記の発明も開示している。リードフレーム構造と成形材料とを含むプリモールド基板を得るステップであって、前記リードフレーム構造が、第1の導電部分と、第2の導電部分と、前記第1の導電部分と前記第2の導電部分との間にある中間部分とを含むステップと、前記第1の導電部分を前記第2の導電部分から電気的に隔離するために前記中間部分を切断するステップと、半導体ダイを前記基板に取り付けるステップと、前記第1及び第2の導電部分を前記半導体ダイに電気的に結合するステップとを含む方法。前記中間部分が、エッチングプロセスを使用して形成される、方法。前記第1及び第2の導電部分の表面が、前記成形材料の外面と実質的に同一平面にある、方法。前記第1の導電部分及び前記第2の導電部分を前記半導体ダイに電気的に結合するステップが、前記第1の導電部分を前記半導体ダイにワイヤ結合するステップと、前記第2の導電部分を前記半導体ダイにワイヤ結合するステップとを含む、方法。切断するステップが、ソー、レーザ、又はウォータージェットを使用して前記中間部分を切断するステップを含む、方法。さらに、前記ダイを前記半導体基板に取り付けた後、封入材料を使用して前記半導体ダイを封入するステップを含み、前記封入材料が、前記第1の導電部分と前記第2の導電部分との間の領域を充填する、方法。前記プリモールド基板が、プリモールド基板のアレイ内にある、方法。前記導電部分が、前記成形材料を越えて延在しない、方法。前記取り付けられた半導体ダイが、前記第1の導電部分の少なくとも一部分と重なる、方法。前記リードフレーム構造が、さらに、複数の第1の導電部分によって画定される領域の内側に導電性の中央部分を備える、方法。リードフレーム構造と成形材料とを含むプリモールド基板であって、前記リードフレーム構造が、第1の導電部分と、第2の導電部分と、前記第1の導電部分と前記第2の導電部分との間にあるキャビティとを含むプリモールド基板と、プリモールド基板上の半導体ダイと、前記半導体ダイを覆い、前記第1の導電部分と前記第2の導電部分との間にある前記キャビティを充填する封入材料とを備える半導体ダイパッケージ。前記半導体ダイが、パワーMOSFETを備える、半導体ダイパッケージ。前記半導体ダイが、垂直型デバイスを備える、半導体ダイパッケージ。前記半導体ダイが、前記基板の遠位にある第1の表面と、前記基板の近位にある第2の表面とを有し、前記パッケージが、さらに、前記ダイの前記第1の表面を前記基板に結合するワイヤボンドを含む、半導体ダイパッケージ。前記半導体ダイが、前記基板の絶縁部分の真上にある、半導体ダイパッケージ。前記封入材料から横方向に延在するリード線を有さない、半導体ダイパッケージ。前記キャビティが、切断によって形成された、半導体ダイパッケージ。前記キャビティが、ソー、レーザ、又はウォータージェットを使用して切断することによって形成された、半導体ダイパッケージ。前記取り付けられた半導体ダイが、前記第1の導電部分の少なくとも一部分と重なる、半導体ダイパッケージ。前記リードフレーム構造が、さらに、複数の第1の導電部分によって画定される領域の内側に導電性の中央部分を備える、半導体ダイパッケージ。第1の表面と第2の表面とを含むプリモールド基板を得るステップであって、前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第2の表面と一致するステップと、少なくとも2つの半導体ダイをプリモールド基板の前記第1の表面に取り付けるステップとを含む方法。前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にある、方法。前記少なくとも2つの半導体ダイが、はんだを使用して取り付けられる、方法。前記少なくとも2つの半導体ダイが、接着剤を使用して取り付けられる、方法。前記リードフレーム構造が、ダイ取付け領域を含み、前記ダイ取付け領域が、前記基板の前記第1の表面と一致し、前記ダイの少なくとも1つが、前記ダイ取付け領域上にある、方法。前記リードフレーム構造が、銅を備える、方法。前記基板が、前記成形材料を越えて横方向に延在するリード線を有さない、方法。前記半導体ダイの少なくとも1つが、垂直型デバイスを備える、方法。前記ダイの少なくとも1つが、垂直型MOSFETを備える、方法。前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にあり、前記方法が、さらに、前記ダイを前記導電領域にワイヤ結合するステップを含む、方法。第1の表面と第2の表面とを含むプリモールド基板と、プリモールド基板の前記第1の表面に結合された少なくとも2つの半導体ダイとを備え、前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第2の表面と一致する半導体ダイパッケージ。前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にある、半導体ダイパッケージ。前記少なくとも2つの半導体ダイが、はんだを使用して取り付けられる、半導体ダイパッケージ。前記少なくとも2つの半導体ダイが、接着剤を使用して前記基板に取り付けられる、半導体ダイパッケージ。前記リードフレーム構造が、ダイ取付け領域を含み、前記ダイ取付け領域が、前記基板の前記第1の表面と一致し、前記ダイの少なくとも1つが、前記ダイ取付け領域上にある、半導体ダイパッケージ。前記リードフレーム構造が、銅を備える、半導体ダイパッケージ。前記基板が、前記成形材料を越えて横方向に延在するリード線を有さない、半導体ダイパッケージ。前記半導体ダイの少なくとも1つが、垂直型デバイスを備える、半導体ダイパッケージ。前記ダイの少なくとも1つが、垂直型MOSFETを備える、半導体ダイパッケージ。前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にあり、前記方法が、さらに、前記ダイを前記導電領域にワイヤ結合するステップを含む、半導体ダイパッケージ。半導体ダイパッケージを形成するための方法であって、基板を形成するステップであって、i少なくとも第1の成形ダイと第2の成形ダイとの間にリードフレーム構造を配置するステップ、ii前記リードフレーム構造を前記第1及び第2の成形ダイと接触させるステップ、及びiii前記リードフレーム構造の周りに成形材料を形成するステップを含むステップと、半導体ダイを前記基板に取り付けるステップと、前記半導体ダイを封入材料内に封入するステップとを含む方法。前記半導体ダイが、接着剤を使用して前記基板に取り付けられる、方法。前記半導体ダイが、パワーMOSFETを備える、方法。前記形成された基板が、前記基板の両側に2つの凹部構造を含む、方法。前記成形材料が、前記リードフレーム構造の厚さに等しい厚さを有する、方法。前記形成された基板が、前記基板の片側に1つの凹部構造を含む、方法。前記リードフレーム構造が、リードフレーム構造のアレイ内にあり、前記方法が、さらに、封入するステップの後に、個々のダイパッケージを形成するためにアレイ内の前記リードフレーム構造を分離するステップを含む、方法。前記リードフレーム構造が、銅を備える、方法。さらに、前記半導体ダイを前記リードフレーム構造内のリード線に結合するワイヤボンドを形成するステップを含む、方法。封入するステップの後に形成された半導体ダイパッケージが、前記封入材料を越えて延在するリード線を有さない、方法。基板と、前記基板上の半導体ダイとを備える半導体ダイパッケージであって、基板を形成するステップが、リードフレーム構造と成形材料とを備え、前記基板が、少なくとも1つの凹部構造を形成する半導体ダイパッケージ。さらに、前記半導体ダイの上に封入材料を備える、半導体ダイパッケージ。さらに、前記半導体ダイと前記基板内の前記リードフレーム構造との間に形成されたワイヤボンドを備える、半導体ダイパッケージ。前記基板が、前記基板の両側にある2つの凹部構造を有する、半導体ダイパッケージ。前記凹部構造が、前記成形材料の高くなった壁と、前記リードフレーム構造の表面とによって形成される、半導体ダイパッケージ。前記半導体ダイが、パワートランジスタを備える、半導体ダイパッケージ。前記半導体ダイが、パワーMOSFETを備える、半導体ダイパッケージ。前記リードフレーム構造が、銅を備える、半導体ダイパッケージ。前記半導体ダイが、第1の半導体ダイであり、前記半導体ダイパッケージが、さらに、前記基板上に第2の半導体ダイを備える、半導体ダイパッケージ。さらに、前記半導体ダイの上に封入材料を備え、前記リードフレーム構造のリード線が、前記封入材料を越えて延在しない、半導体ダイパッケージ。リードフレーム構造と成形材料とを含む基板を得るステップであって、前記成形材料と前記リードフレーム構造との表面が、実質的に同一平面にあり、前記基板が、第1のダイ取付け領域と第2のダイ取付け領域とを含むステップと、第1の半導体ダイを前記第1のダイ取付け領域に取り付けるステップと、第2の半導体ダイを前記第2のダイ取付け領域に取り付けるステップとを含む方法。前記第1の半導体ダイが、ドライバICを備え、前記第2の半導体ダイが、パワートランジスタを含む、方法。さらに、第3の半導体ダイを前記基板に取り付けるステップを含む、方法。封入材料を使用して前記第1及び第2の半導体ダイを封入するステップを含む、方法。前記リードフレーム構造が、銅を含む、方法。さらに、前記基板を形成するステップを含み、前記基板を形成するステップが、前記リードフレーム構造を部分的にエッチングするステップと、次いで、前記リードフレーム構造の周りに前記成形材料を成形するステップとを含み、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる、方法。さらに、前記基板を形成するステップを含み、前記基板を形成するステップが、前記リードフレーム構造を部分的にエッチングするステップと、前記リードフレーム構造の非エッチング表面をテープで覆うステップと、次いで、前記リードフレーム構造の周りに前記成形材料を成形するステップとを含み、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる、方法。前記ダイの少なくとも1つが、垂直型デバイスを備える、方法。前記ダイの少なくとも1つが、パワーMOSFETを備える、方法。前記リードフレーム構造が、前記基板内の前記成形材料の側部外面を越えて横方向に延在する複数のリード線を含む、方法。リードフレーム構造と成形材料とを含む基板であって、前記成形材料と前記リードフレーム構造との表面が、実質的に同一平面にあり、前記基板が、第1のダイ取付け領域と第2のダイ取付け領域とを含む基板と、前記第1のダイ取付け領域上の第1の半導体ダイと、前記第2のダイ取付け領域上の第2の半導体ダイとを備える半導体ダイパッケージ。前記第1の半導体ダイが、ドライバICを備え、前記第2の半導体ダイが、パワートランジスタを含む、半導体ダイパッケージ。さらに、前記基板に取り付けられた第3の半導体ダイを備える、半導体ダイパッケージ。さらに、第1及び第2の半導体ダイを封入する封入材料を備える、半導体ダイパッケージ。前記リードフレーム構造が、銅を含む、半導体ダイパッケージ。前記基板が、部分的にエッチングされた基板を含み、前記成形材料が、前記リードフレーム構造の周りに配設され、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる、半導体ダイパッケージ。前記基板が、部分的にエッチングされた基板を含み、前記成形材料が、前記リードフレーム構造の周りに配設され、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になり、前記リードフレーム構造が、銅を含む、半導体ダイパッケージ。前記ダイの少なくとも1つが、垂直型デバイスを備える、半導体ダイパッケージ。前記ダイの少なくとも1つが、パワーMOSFETを備える、半導体ダイパッケージ。前記リードフレーム構造が、前記基板内の前記成形材料の側部外面を越えて横方向に延在する複数のリード線を含む、半導体ダイパッケージ。半導体ダイパッケージ用の基板を製造するための方法であって、第1のリードフレーム構造と第2のリードフレーム構造とを得るステップと、接着層を使用して前記第1及び第2のリードフレーム構造を一体に取り付けるステップと、前記第1のリードフレーム構造、前記第2のリードフレーム構造、又は前記接着層に成形材料を塗布するステップとを含む方法。前記第1のリードフレーム構造、前記第2のリードフレーム構造、及び前記接着層に前記成形材料を塗布するステップが、前記第1のリードフレーム構造、前記第2のリードフレーム構造、及び前記接着層に前記成形材料を塗布するステップを含む、方法。前記第1のリードフレーム構造が、部分的にエッチングされ、前記第2のリードフレーム構造が、部分的にエッチングされる、方法。前記接着層が、ポリマーフィルムの形態である、方法。前記接着層が、ポリイミドフィルムの形態である、方法。前記第1のリードフレーム構造と前記第2のリードフレーム構造とが、前記接着層の両側に対称的に配設される、方法。前記第1及び第2のリードフレーム構造が、キャビティを含み、前記第1及び第2のリードフレーム構造内の前記キャビティが、前記成形材料で充填され、前記第1及び第2のリードフレームの縁部が、前記成形材料で被覆される、方法。前記基板内の前記成形材料が、前記第1のリードフレーム構造又は前記第2のリードフレーム構造の外面と実質的に同一平面にある外面を有する、方法。前記基板内の前記成形材料が、前記第1のリードフレーム構造及び前記第2のリードフレーム構造の外面と実質的に同一平面にある外面を有する、方法。前記第1及び第2のリードフレーム構造が、銅を備える、方法。半導体ダイパッケージ用の基板であって、第1のリードフレーム構造と、第2のリードフレーム構造と、前記第1及び第2のリードフレーム構造を一体に接着する接着層と、前記第1のリードフレーム構造、前記第2のリードフレーム構造、又は前記接着層の上の成形材料とを備える基板。前記成形材料が、前記第1のリードフレーム構造、前記第2のリードフレーム構造、及び前記接着層の上にある、基板。前記第1のリードフレーム構造が、部分的にエッチングされ、前記第2のリードフレーム構造が、部分的にエッチングされる、基板。前記接着層が、ポリマーフィルムの形態である、基板。前記第1及び第2のリードフレーム構造が、銅を備える、基板。前記接着層が、ポリイミドフィルムの形態である、基板。前記基板内の前記成形材料が、前記第1のリードフレーム構造又は前記第2のリードフレーム構造の外面と実質的に同一平面にある外面を有する、基板。前記第1及び第2のリードフレーム構造が、キャビティを含み、前記第1及び第2のリードフレーム構造内の前記キャビティが、前記成形材料で充填され、前記第1及び第2のリードフレームの縁部が、前記成形材料で被覆される、基板。前記基板内の前記成形材料が、前記第1のリードフレーム構造及び前記第2のリードフレーム構造の外面と実質的に同一平面にある外面を有する、基板。前記第1のリードフレーム構造と前記第2のリードフレーム構造とが、前記接着層の両側に対称的に配設される、基板。半導体ダイパッケージを形成する方法であって、リードフレーム構造と成形材料とを備えるプリモールド基板を得るステップであって、前記リードフレーム構造の外面と前記成形材料の外面とが実質的に同一平面にあるステップと、リード線を含むフレーム構造に前記基板を取り付けるステップと、前記基板にダイを取り付けるステップとを含む方法。前記リードフレーム構造が、銅を備える、方法。さらに、前記取り付けられた基板の周りに成形材料を形成するステップと、前記リード線を前記フレーム構造から離すステップとを含む、方法。さらに、前記フレーム構造に前記基板を取り付ける前又は後に、前記基板に複数のダイを取り付けるステップを含む、方法。前記基板が前記フレーム構造に取り付けられた後、前記基板が、前記フレーム構造の主要部分に関してダウンセットされる、方法。リードフレーム構造と成形材料とを備えるプリモールド基板であって、前記リードフレーム構造の外面と前記成形材料の外面とが実質的に同一平面にあるプリモールド基板と、前記プリモールド基板上の半導体ダイと、前記プリモールド基板に取り付けられたリード線とを備え、前記リード線が、前記プリモールド基板とは別個に形成される半導体ダイパッケージ。前記リードフレーム構造が、銅を備える、半導体ダイパッケージ。前記成形材料が、前記リードフレーム構造の両面と実質的に同一平面にある両面を有する、半導体ダイパッケージ。前記リード線が、はんだ又は溶接によってプリモールド基板に取り付けられる、半導体ダイパッケージ。前記半導体ダイが、垂直型デバイスを備える、半導体ダイパッケージ。導電ダイ取付け表面を備える基板を得るステップと、前記基板へのハイサイドトランジスタ入力を含むハイサイドトランジスタを取り付けるステップであって、前記ハイサイドトランジスタ入力が、前記導電ダイ取付け表面に結合されるステップと、前記基板へのローサイドトランジスタ出力を含むローサイドトランジスタを取り付けるステップであって、前記ローサイドトランジスタ入力が、前記導電ダイ取付け表面に結合されるステップとを含む方法。さらに、ハイサイドトランジスタ及びローサイドトランジスタの周りに形成される封入材料を形成するステップを含む、方法。前記ハイサイドトランジスタが、ハイサイドMOSFETであり、前記ハイサイドトランジスタ入力が、ハイサイドトランジスタソース接続である、方法。前記ローサイドトランジスタが、ローサイドMOSFETであり、前記ローサイドトランジスタ出力が、ローサイドトランジスタドレイン接続である、方法。前記ハイサイドトランジスタが、第1のダイ内にあり、前記ローサイドトランジスタが、第2のダイ内にある、方法。さらに、前記基板上に実装される制御装置チップを実装するステップを含む、方法。前記基板が、前記導電ダイ取付け表面と実質的に同一平面にある外面を有する成形材料を備える、方法。前記導電ダイ取付け表面が、リードフレームの一部である、方法。前記ハイサイドトランジスタが、ハイサイドトランジスタ出力を有し、前記ハイサイドトランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイドトランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイドトランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備え、前記ハイ及びローサイドトランジスタが、どちらもパワーMOSFETである、方法。さらに、前記基板に制御装置チップを取り付けるステップを含み、前記導電ダイ取付け表面が、リードフレーム構造の一部である、方法。導電ダイ取付け表面を備える基板と、ハイサイドトランジスタ入力を含むハイサイドトランジスタであって、前記ハイサイドトランジスタ入力が前記導電ダイ取付け表面に結合されるハイサイドトランジスタと、ローサイドトランジスタ出力を含むローサイドトランジスタであって、前記ローサイドトランジスタ入力が前記導電ダイ取付け表面に結合されるローサイドトランジスタとを備える半導体デバイスパッケージ。さらに、前記ハイサイドトランジスタ及び前記ローサイドトランジスタの周りに形成された封入材料を備える、半導体ダイパッケージ。前記ハイサイドトランジスタが、ハイサイドMOSFETであり、前記ハイサイドトランジスタ入力が、ハイサイドトランジスタソース接続である、半導体ダイパッケージ。前記ローサイドトランジスタが、ローサイドMOSFETであり、前記ローサイドトランジスタ出力が、ローサイドトランジスタドレイン接続である、半導体ダイパッケージ。前記ハイサイドトランジスタが、ハイサイドMOSFETであり、前記ローサイドトランジスタが、ローサイドMOSFETであり、前記ローサイドトランジスタ出力が、ローサイドトランジスタドレイン接続である、半導体ダイパッケージ。さらに、前記基板上に実装される制御装置チップを備える、半導体ダイパッケージ。前記導電ダイ取付け表面が、リードフレームの一部である、半導体ダイパッケージ。前記基板が、前記導電ダイ取付け表面と実質的に同一平面にある外面を有する成形材料を備える、半導体ダイパッケージ。前記ハイサイドトランジスタが、ハイサイドトランジスタ出力を有し、前記ハイサイドトランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイドトランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイドトランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備える、半導体ダイパッケージ。前記ハイサイドトランジスタが、ハイサイドトランジスタ出力を有し、前記ハイサイドトランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイドトランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイドトランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備え、前記ハイ及びローサイドトランジスタが、どちらもパワーMOSFETである、半導体ダイパッケージ。本発明の実施例は、半導体ダイパッケージ、及び半導体ダイパッケージを製造するための方法を対象とする。本発明の実施例による半導体ダイパッケージは、基板と、基板上に実装される半導体ダイとを含む。半導体ダイは、接着剤又は任意の他の適切な取付け材料を使用して基板に取り付けることができる。半導体ダイパッケージでは、半導体ダイの底面及び/又は上面が、基板の導電領域に電気的に結合されることがある。封入材料が、半導体ダイを封入することもある。以下にさらに詳細に説明するように、本発明の実施例による基板は、様々な実施例において様々な構成を有することができる。基板は、任意の適切な構成を有していてよい。しかし、本発明の好ましい実施例では、基板は、リードフレーム構造と成形材料とを含む。典型的には、リードフレーム構造の少なくとも1つの表面が、成形材料の外面と実質的に同一平面にある。いくつかの実施例では、リードフレーム構造の両方の反対向きの主面が、基板内の成形材料の反対向きの外面と実質的に同一平面にある。他の実施例では、リードフレーム構造の一方の主面のみが、成形材料の外面と実質的に同一平面にある。用語リードフレーム構造は、リードフレームに由来する構造を表すことができる。リードフレーム構造は、例えば、当技術分野で知られているスタンピングプロセスによって形成することができる。また、例示のリードフレーム構造は、所定のパターンを形成するために連続する導電シートをエッチングすることによって形成することができる。したがって、本発明の実施例では、半導体ダイパッケージ内のリードフレーム構造は、連続的な金属構造、又は不連続の金属構造であってよい。本発明の実施例によるリードフレーム構造は、元来、タイバーによって一体に接続されたリードフレーム構造のアレイ内の多くのリードフレーム構造の1つであってよい。半導体ダイパッケージを製造するプロセス中、リードフレーム構造アレイは、個々のリードフレーム構造を互いから分離するために切断されることがある。この切断の結果、最終的な半導体ダイパッケージにおけるリードフレーム構造の部分ソースリード線及びゲートリード線などが、互いから電気的及び機械的に切り離されることがある。他の実施例では、本発明の実施例による半導体ダイパッケージを製造するときにリードフレーム構造のアレイが使用されない。本発明の実施例によるリードフレーム構造は、任意の適切な材料を備えていてよく、任意の適切な形状を有していてよく、且つ任意の適切な厚さを有していてよい。例示のリードフレーム構造材料は、銅、アルミニウム、金などの金属、及びその合金を含む。また、リードフレーム構造は、金、クロム、銀、パラジウム、ニッケルなどのめっき層など、めっき層を含むこともある。また、本発明の実施例によるリードフレーム構造は、任意の適切な構成を有することができる。例えば、リードフレーム構造は、約1mm未満例えば、約0.5mm未満の厚さを含む任意の適切な厚さを有することもできる。さらに、リードフレーム構造は、ダイ取付けパッドDAPを形成することがあるダイ取付け領域を有することができる。リード線は、ダイ取付け領域から横方向に延在することがある。また、それらは、ダイ取付け領域を形成する表面と同一平面にある、且つ/又は同一平面にない表面を有することもある。例えば、いくつかの実施例では、リード線は、ダイ取付け領域に関して下方向に曲げられることがある。リードフレーム構造のリード線が成形材料を越えて横方向外側に延在しない場合、基板は、リードレス基板とみなすことができ、その基板を含むパッケージは、リードレスパッケージとみなすことができる。リードフレーム構造のリード線が成形材料を越えて延在する場合、基板は、リード付き基板であってよく、パッケージは、リード付きパッケージであってよい。基板内で使用される成形材料は、任意の適切な材料を備えていてよい。適切な成形材料は、ビフェニルベース材料、及び多機能架橋エポキシ樹脂複合物材料を含む。適切な成形材料が、リードフレーム構造上に液体又は半固体状に堆積され、その後、それらを固めるために硬化される。基板上に実装される半導体ダイは、任意の適切な半導体デバイスを含むことができる。適切なデバイスは、垂直型又は水平型デバイスを含むことがある。垂直型デバイスは、少なくとも、ダイの一方の側に入力を有し、ダイの他方の側に出力を有し、それにより電流は、ダイを通って垂直に流れることができる。水平型デバイスは、ダイの一方の側に少なくとも1つの入力を含み、且つダイの同じ側に少なくとも1つの出力を含み、それにより電流は、ダイを通って水平に流れる。また、例示の半導体デバイスは、2004年12月29日出願の米国特許出願第11/026276号に記載されており、その特許出願は、その全体を、本明細書においてあらゆる目的で参照として組み込む。垂直型パワートランジスタは、VDMOSトランジスタと垂直型バイポーラトランジスタとを含む。VDMOSトランジスタは、拡散によって形成される2つ以上の半導体領域を有するMOSFETである。VDMOSトランジスタは、ソース領域と、ドレイン領域と、ゲートとを有する。デバイスは、ソース領域とドレイン領域とが半導体ダイの反対側の表面にあるので、垂直である。ゲートは、トレンチゲート構造又は平坦ゲート構造であってよく、ソース領域と同じ表面に形成される。トレンチゲート構造は平坦ゲート構造よりも狭く、より小さい空間を占有するので、トレンチゲート構造が好ましい。操作中、VDMOSデバイス内のソース領域からドレイン領域への電流の流れは、ダイ表面に実質的に垂直である。半導体ダイを封入するために封入材料が使用されることがある。封入材料は、前述した成形材料と同じ又は異なるタイプの材料を備えていてよい。いくつかの実施例では、封入材料は、基板と、基板上の1つ又は複数の半導体ダイとを覆う、又は少なくとも部分的に覆う。封入材料は、周囲環境への露出による生じ得る損傷から1つ又は複数の半導体ダイを保護するために使用されることがある。1つ又は複数の半導体ダイ及び/又は1つ又は複数の半導体ダイを支持する基板を封入するために、任意の適切なプロセスを使用することができる。例えば、半導体ダイ及び基板は、成形ダイ内に配置されることがあり、封入材料は、半導体ダイ及び/又は基板の少なくとも一部の周りに形成されることがある。特定の成形状態は、当業者に知られている。1.切断された隔離領域を有する基板を含むダイパッケージマイクロリードパッケージMLP構成要素のフィーチャサイズが小さくなればそれだけ、エッチング及びハーフエッチングフレーム技術の金属間隔及び寸法公差能力によって設計が制約される。本発明の実施例は、露出されたパッドに関して2列を収容することができるプリモールドフレームレイアウトを開示する。2列MLPは、同数のリード線に関して、1列MLPに比べて小さいパッケージサイズを有する。本発明の実施例では、リードフレーム構造は、プリモールドされ、次いで2つの導電パッドを隔離するためにソーイングされる。本発明の実施例は、リードフレーム構造と成形材料とを含むプリモールド基板を得るステップを含む方法であって、リードフレーム構造が、第1の導電部分と、第2の導電部分と、第1の導電部分と第2の導電部分との間の中間部分とを含む方法を対象とする。基板内の成形材料は、リードフレーム構造の厚さに実質的に等しい厚さを有することがある。例えば、成形材料の厚さは、第1の導電部分及び/又は第2の導電部分の厚さに実質的に等しいことがある。次いで、中間部分が、第1の導電部分を第2の導電部分から電気的に隔離するために切断される。第1及び第2の導電部分は、ダイパッケージ内で異なる端子を形成することがある。例えば、第1及び第2の導電部分は、ゲートリード線、ソースリード線、及びドレインリード線からなる群から選択されることがあり、第1と第2の導電部分は異なる。複数の組の第1及び第2の導電部分が、導電領域の列を形成することがある。リードフレーム構造を切断した後、少なくとも1つの半導体ダイが、基板に取り付けられる。適切な接着剤又ははんだを使用して、半導体ダイを基板に取り付けることができる。半導体ダイは、上述したタイプのものであってよい。例えば、リードフレーム構造は、パワーMOSFETを備える半導体ダイであってよい。半導体ダイが基板に取り付けられた後、半導体ダイは、第1及び第2の導電部分に電気的に結合されることがある。例えば、半導体ダイと第1及び第2の導電部分とが、互いにワイヤ結合されることがある。別法として、半導体ダイを第1及び第2の導電部分に電気的に結合するために、導電クリップを使用することができる。半導体ダイが、プリモールド基板内の第1及び第2の部分に電気的に結合された後、半導体ダイを封入するために、封入材料が半導体ダイの上に堆積されることがある。封入材料は、上述した成形材料と同じ又は異なるタイプの材料であってよい。形成された半導体ダイパッケージは、成形材料の外面を越えて延在しないリード線を有することがある。いくつかの実施例では、形成された半導体ダイパッケージは、マイクロリードパッケージ又はMLPパッケージと呼ばれることがある。例示の方法及びダイパッケージは、図1A~1Lに関して説明することができる。図1Aは、本発明の実施例によるリードフレーム構造14を示す。この実施例でのリードフレーム構造14は、ダイ取付けパッドDAPを含まない。以下に説明するように、リードフレーム構造14を含む基板は、成形材料から形成されるダイ取付け領域を有する。リードフレーム構造14は、リードフレーム構造14の第2の表面14fと反対側の第1の表面14eを有する。リードフレーム構造14は、第1の導電部分14aと、第2の導電部分14bと、第1の導電部分14aと第2の導電部分14bとの間にある中間部分14cとを含む。図示されるように、第1及び第2の導電部分14a、14bの厚さは、ほぼ同じであり、しかし中間部分14cの厚さは、第1及び第2の導電部分14a、14bの厚さよりも小さい。これらの異なる厚さにより、第1の導電部分14aと、第2の導電部分14bと、中間部分14cとによってギャップ16が画定される。リードフレーム構造14は、任意の適切なプロセスを使用して形成することができる。例えば、リードフレーム構造14は、フォトレジスト及びエッチングプロセス、又はスタンピングプロセスを使用して形成することができる。これらのプロセス及びその他のプロセスは、当業者によく知られている。例えば、図1Aに示されるギャップ16は、よく知られているフォトリソグラフィ及びエッチングプロセスを使用して形成することができる。例示のフォトリソグラフィ及びエッチングプロセスでは、裸の金属構造図示せずを、フォトレジストの層で被覆することができる。このフォトレジスト層を、像形成及び現像することができる。金属構造の露出領域が、ウェット又はドライエッチングプロセスを使用してエッチングされることがある。キャビティ16は、ウェット又はドライエッチングプロセスを使用して形成することができる。図1Aに示されるように、リードフレーム構造14が形成された後、一片のテープ12が、リードフレーム構造14の第1の表面14eに取り付けられることがある。この一片のテープ12は、リードフレーム構造14の第1の表面14eを覆い、それにより、基板を形成するために使用される成形材料は、第1の表面14eを覆わない。図1Bに示されるように、リードフレーム構造14の第1の表面14eにテープ12を取り付けた後、エポキシ成形材料などの成形材料18を、リードフレーム構造14に堆積して凝固することができる。成形材料18は、リードフレーム構造14のギャップ16と、様々な第1及び第2の導電部分14a、14bの間の隙間とを充填する。余剰の成形材料は除去することができ、それにより、第2の表面14fは成形材料で覆われない。しかし、この実施例では、リードフレーム構造14の第1及び第2の表面14e、14fの間の領域が、成形材料18で充填される。図1Bに示されるように、成形材料18の外面18aは、第1及び第2の導電部分14a、14bの外面14a-1、14b-1と実質的に同一平面にあってよい。図示されるように、いくつかの位置での成形材料18の厚さは、第1及び第2の部分14a、14bの厚さに実質的に等しい。図1Cに示されるように、成形後、第1の切断要素20が、リードフレーム構造14の中間部分14cを切断して、それにより、1つ又は複数のキャビティ24を基板22に形成する。1つ又は複数のキャビティ24は、中間部分14cを完全に通って延在することがあり、成形材料18内に部分的に延在することがある。キャビティ24は、基板22の厚さの半分の厚さ又はそれ未満を通って形成されることがある。中間部分14cを切断することによって、第1及び第2の導電部分14a、14bを、互いから電気的及び機械的に隔離することができる。以下に詳細に説明するように、隔離された第1及び第2の導電部分14a、14bは、その後、得られる半導体ダイパッケージ内で別個の電気端子例えば電気結合パッドとしての役割を果たすことがある。中間部分14cを切断するために、任意の適切な第1の切断要素20が使用されることがある。例えば、第1の切断要素20は、ウォータージェット、ソー、エッチング材料、又はレーザであってよい。図1Dに示されるように、切断後、プリモールド基板22が形成される。基板22は、切断が行われたキャビティ24を有する。キャビティ24は、第1及び第2の導電領域14a、14bを切り離し、それにより、それらの導電領域14a、14bは、互いから機械的及び電気的に隔離される。形成されたプリモールド基板22は、成形材料18の横方向縁部を越えて延在するリード線を有することがあり、又は有さないこともある。特定の基板22では、リードフレーム構造14のリード線は、第1及び第2の導電領域14a、14bと対応する。他の実施例では、基板22がリード線を有することがあり、リード線は、リードフレーム構造14の横方向縁部の横方向外側に延在し、端子接続を形成するために下方向に曲がっていることがあり、又は曲がっていないこともある。図1Eに示されるように、次いで、1つ又は複数の半導体ダイ25が、基板22上に実装されることがある。基板22は、第1の表面22aと、第1の表面22aと反対側の第2の表面22bとを含むことがある。この実施例では、成形材料18上に直接実装される少なくとも2つの半導体ダイ25が存在する。複数の半導体ダイパッケージを形成すべきである場合、複数の半導体ダイ25が基板22上に実装されることがある。以下に説明するように、接合されたパッケージを形成することもでき、これらは、最終的に、個片化プロセスで互いから分離することができる。1つ又は複数の半導体ダイ25を基板22に実装するために、任意の適切な材料を使用することができる。例えば、1つ又は複数の半導体ダイ25を基板22上に実装するために、はんだ、又は導電性若しくは非導電性接着剤を使用することがある。適切な接着剤は、充填又は非充填エポキシ接着剤を含む。1つ又は複数の半導体ダイ25を、基板22上の任意の適切な位置に実装することができる。図1Eに示されるように、1つ又は複数の半導体ダイ25は、成形材料18など絶縁材料に実装される。他の実施例では、リードフレーム構造14が、1つ又は複数の導電ダイ取付けパッド図示せずを含むことがあり、1つ又は複数の半導体ダイ25は、1つ又は複数のダイ取付けパッドに実装されることがある。半導体ダイ25は、上述した半導体ダイの任意のものであってよい。例えば、各ダイ25が、第1の表面25aと第2の表面25bとを含むことがあり、第2の表面25bが、第1の表面25aよりも基板22に近接する。いくつかの実施例では、第1の表面25aが、ソース端子、ゲート端子、及びドレイン端子を有することがあり、第2の表面25bは、任意の端子を有さない。他の実施例では、第1の表面25aが、ソース及び/又はゲート端子を有することがあり、第2の表面25bは、ドレイン端子を有する又はその逆。この場合、1つ又は複数の半導体ダイ25は、成形材料18ではなく、導電ダイ取付けパッド図示せずに実装することができる。1つ又は複数の半導体ダイ25を実装した後、ワイヤ30が、半導体ダイ25の第1の表面25aにある電気端子と、第1及び第2の導電部分14a、14bとに取り付けられるしたがって、それらを電気的に結合することがある。ワイヤ30は、別法としてワイヤボンドと呼ばれることもある。このワイヤは、金、銀、白金など貴金属から形成されることがあり、又は銅、アルミニウムなど遷移金属を含むことがある。いくつかの実施例では、ワイヤは、被覆されたワイヤの形態であってよい例えば、金や白金など貴金属で被覆された銅線。別法として、又は追加として、半導体ダイ25の第1の表面25aにある電気端子を第1及び第2の導電部分14a、14bに電気的に結合するために、導電クリップが使用されることもある。図1Fを参照すると、次いで、封入材料32が、基板22の第1の表面22a上、及び基板22の第1の表面22a上に実装された半導体ダイ25の上に堆積されることがある。封入材料32は、基板22にある事前に形成されたギャップ24を充填する。封入材料32による基板22にあるキャビティ24の充填は、有利には、封入材料32を基板22にロックする。また、封入材料32は、基板22の側縁部を越えて延在しないように成形することもできる。図1Gを参照すると、封入材料32を堆積した後、形成されたパッケージ42a、40bを互いから分離するために、第2の切断要素42上述した第1の切断要素20と同じであっても、異なっていてもよいが使用されることがある。第2の切断要素42は、封入材料32及び基板22を通って切断することがある。このプロセスは、個片化singulationと呼ばれることがある。図1Hは、個片化後の本発明の実施例による半導体ダイパッケージ40aの側断面図を示す。図1Hに示されるように、パッケージ40a内で、封入材料32の側面は、基板22の側面と同じ広がりをもつ。また、封入材料32は、半導体ダイ25、及びワイヤ30を覆う。第1及び第2の導電部分14a、14bは、互いから電気的に隔離され、パッケージ40aの底面に電気端子を形成する。図1Iに示されるように、第1及び第2の導電部分14a、14bは、パッケージ40aの底面に電気端子を形成することがある。第1及び第2の導電部分14a、14bに対応する端子は、プリント回路板図示せず上の導電ランドに対応することがある。図1Iに示される半導体ダイパッケージ40aは、電気アセンブリを形成するために回路板図示せず上に容易に実装することができる。第1及び第2の導電部分14a、14bの露出された表面に、及び/又は回路板上の対応する導電ランドに、はんだを堆積することができる。次いで、半導体ダイパッケージ40aを、フリップチップと同様に回路板に実装することができる。図1Jは、パッケージ形成プロセス中に多くの基板22を保持することができるレール構造50を示す。レール構造50は、多くの切断参照溝50aを含む。溝50aは、上述した第1の切断要素20を案内する助けとなるように使用することができ、それにより、第1及び第2の導電部分の間の中間部分が切断される前に最適な切断深さを決定することができる。溝50aは、いくつかの場合にはソーストリート参照と呼ばれることがある。図1Kは、レール構造50内の参照溝50aの側面図を示す。図示されるように、溝50aは、フレーム構造50の厚さの一部を通って延在する。図1Lは、水平及び垂直切断線を示す。これらの線62は、基板22内のリードフレーム構造の第1及び第2の導電部分を隔離する中間部分を第1の切断要素が切断するときに、第1の切断要素のための切断経路を定義する。切断が切断線を通して行われるとき、例えばソーブレードは、レール構造50の一部分のみを切断することができ、したがってレール構造50が損なわれずに残り、様々な基板22をさらに加工することができる。ソー及び参照溝50aを使用することの代替として、第1及び第2の導電部分の間に存在する前述した中間部分を切断するためにレーザを使用することができる。レーザビームは、参照溝を使用することなく、特定的に中間部分を切断するために使用することができる。上述した実施例は、いくつかの利点を有する。上述したように、リードフレーム構造の第1及び第2の導電部分の間にキャビティを提供し、次いで、そのキャビティを封入材料で充填することによって、封入材料をプリモールド基板にロックすることができる。これは、形成されるダイパッケージが頑丈で強固であることを保証する助けとなる。また、本発明の実施例を使用して、複数の電気端子を有するダイパッケージを迅速且つ効率的に形成することができる。さらに、本発明の実施例は、最小化されたパッケージ寸法で、且つ露出されたダイ取付けパッドDAPを有さずに、少なくとも2列のMLPパッケージを形成することができる。図1A~1Lに関して説明した実施例では、半導体ダイは、リード線の内側部分によって画定される領域の内側にある。本発明の他の実施例では、半導体ダイがリード線の一部分と重なる構成を有する半導体ダイパッケージを提供することが可能である。また、このタイプの半導体ダイパッケージは、2列MLPパッケージであってもよい。改良された2列MLPパッケージは、熱性能を犠牲にすることなく、同じパッケージサイズを仮定して、より高いピン数を可能にする。また、改良された2列MLPパッケージは、熱性能を犠牲にすることなく、同数のピンを有する匹敵するパッケージよりも小さい。これらの追加の実施例は、図2A~2Eに関して説明される。図2Aは、本発明の実施例による半導体ダイパッケージ700の底面図を示す。半導体ダイパッケージ700は、複数の内側の第1の導電部分702aと複数の外側の第2の導電部分702bとを含むリードフレーム構造720を含む。図示されるように、第2の導電部分702bが、第1の導電部分702aを取り囲む。前の実施例と同様に、成形材料704が、リードフレーム構造720を有する基板721を形成する。成形材料704の外面は、リードフレーム構造720の第1及び第2の導電部分702a、702bの外面と実質的に同一平面にある。半導体ダイパッケージ700の側断面図が、図2Bに示されている。図2Bは、図2Aの線2B-2Bに沿った断面図である。半導体ダイパッケージ700は、はんだ又は非導電性接着剤などダイ取付け材料712を使用して基板721に実装された半導体ダイ710を含む。この実施例では、半導体ダイ710の底面は、第1の導電内側部分70aに電気的に結合されない。上の実施例と同様に、基板721は、成形材料704とリードフレーム構造720とを含み、基板721に形成されたキャビティ703が存在する。キャビティ703は、当該の第1及び第2の導電部分702a、702bの間にあり、第1及び第2の導電部分702a、702bの間にあるリードフレーム構造720の中間部分を切断することによって形成される。切断プロセスは、図1C及び1Dで上述しており、上述した切断プロセスの任意のものをここで使用することができる。次いで、ダイ取付け、ワイヤ結合、封入、及び個片化を含むプロセスステップが行われることがある。そのようなプロセスステップは、図1E~1Hに関して上述した。それらの説明がここに組み込まれる。図1Gに示される前述したパッケージとは異なり、この実施例では、半導体ダイ710は、内側の第1の導電部分702a、及びリードフレーム構造720のエッチング領域720aの上にあり、且つそれらと重なるように、基板721の上に実装される。ワイヤ711が、半導体ダイ710を第1及び第2の導電部分702a、702bの上面に電気的に結合する。図2Cは、基板721内で使用されるリードフレーム構造720の底面図である。図示されるように、エッチング後に、第1及び第2の導電部分702a、702bが形成される。中間部分702cが、第1及び第2の導電部分702a、702bの間にある。第1及び第2の導電部分702a、702bと、第1及び第2の部分702a、702bの間にある中間部分702cとが相まって、ギャップを形成することができる。上述したように、中間部分702cは、最終的には切断され、封入材料で充填される。また、リードフレーム構造720は、リードフレーム構造720からの材料が除去されるエッチング領域720aを含む。図2Dは、本発明の別の実施例による半導体ダイパッケージ730の底面図を示す。前の実施例と同様に、半導体ダイパッケージ730は、リードフレーム構造740と成形材料746とを含む。これらの構成要素が相まって、基板741を形成することができる。リードフレーム構造740は、ダイ取付けパッドDAPを含むダイ取付け領域を含むことがある中央部分736、並びに、内側の第1の導電部分732a及び外側の第2の導電部分732bを含む。第2の導電部分732bは、内側の第1の導電部分732aを取り囲むことがあり、第1及び第2の導電部分732a、732bは、上述したように互いから電気的に隔離することができる。図2Eに示されるように、半導体ダイ752が、ダイ取付け材料などを使用して中央部分736のダイ取付け領域に実装される。半導体ダイ752は、第1の導電部分732aの多く、並びに中央部分736と重なる。複数の第2の導電部分732bの中の第2の導電部分それぞれが、複数の第1の導電部分732bの中の対応する第1の導電部分から電気的に隔離される。図2Eは、図2Dの線2E-2Eに沿った断面図である。見やすくするために、前述したワイヤは図2Eから省かれている。図2A~2Eに関して説明した実施例は、いくつかの利点を有する。本発明の実施例は、熱性能を犠牲にせずに、より高いピン数を可能にする。別法として、本発明の実施例は、熱性能を犠牲にせずに、同数のピンを有する匹敵するパッケージよりも小さくすることができる。例えば、パッケージ内で使用されるダイが比較的大きいときでさえ、そのような実施例を使用して小さなパッケージを形成することができる。他の設計は、パッケージのサイズを増加せずにパッケージ内に大きな半導体ダイを組み込むことができない。これは、他の設計では、半導体ダイが、匹敵するサイズのDAPダイ取付けパッド上に配置されるからである。しかし、上述した実施例では、半導体ダイは、リードフレーム構造の導電部分リード線の少なくともいくつかと重なりながら、DAPよりも大きな横方向寸法を有することができ、又はDAPを全く有さないこともある。熱は、DAPを通してだけでなく、リードフレーム構造のリード線導電部分を通しても放散されるので、熱性能は犠牲とならず、改善することができる。表1は、図1A~1Lで上に説明した特定の実施例実施例1と比較した、図2A~2Eに関して説明した特定の実施例によって提供される利点を示す。表1に示されるように、図2A~2Eに関して特に説明した実施例実施例2は、図1A~1Lで特に説明した実施例よりも小さくすることができ、より高いピン数を有することができ、且つより良い熱的性質を有することができる。II.複数の半導体ダイを含むダイパッケージMLPマイクロリードパッケージ構成要素のフィーチャサイズが小さくなればそれだけ、エッチング及びハーフエッチングフレーム技術の金属間隔及び寸法公差能力によって設計が制約されることがある。これは、バンプチップキャリアBCC技術の導入をもたらし、この技術は、現在は任意のレイアウト制限を提供せず、しかし典型的にはウェットエッチングプロセスを使用する。ウェットエッチングプロセスの使用は好ましくない。本発明の実施例は、リードフレーム構造を組み込むプリモールド基板を使用する。基板は、複数の半導体ダイを収容することができる。典型的には、マルチチップパッケージは、専用の基板レイアウトの使用を必要とする。専用の基板レイアウトは、典型的には、その特定のマルチチップパッケージのみに特有のものである。本発明の実施例は、複数半導体ダイレイアウトに対応するように同一のプリモールド基板設計の再使用を可能にすることによって、この制約を取り除くことができる。また、本発明の実施例における半導体ダイパッケージの熱性能を高めるために、露出パッドレイアウトを使用することもできる。他のレイアウト概念は、半導体ダイパッケージが半導体ダイのドレインコンタクトへのアクセスを提供することができる能力を含む例えば、半導体ダイが、垂直型パワーMOSFETを備える場合。本発明の一実施例では、第1の表面と第2の表面とを含むプリモールド基板が得られる。プリモールド基板は、リードフレーム構造と成形材料とを含む。リードフレーム構造は、パッド領域を備える。パッド領域の外面と成形材料の外面とが、実質的に同一平面にあり、プリモールド基板の第2の表面と一致する。少なくとも2つの半導体ダイが、基板に取り付けられる。好ましくは、少なくとも2つの半導体ダイが、基板の成形材料に取り付けられ、ボンドワイヤ及び/又は導電クリップを使用して基板の横方向縁部にあるリード線に接続される。図3A~3Eは、プリモールド基板と複数の半導体ダイとを含む半導体ダイパッケージの形成におけるステップを示す。図3Aは、本発明の実施例によるプリモールド基板100の上面図である。プリモールド基板100は、成形材料102とリードフレーム構造104とを備える。少なくとも、成形材料102の外面とリードフレーム構造104の外面とが、実質的に同一平面にある。リードフレーム構造104は、いくつかのリード線104aを含み、リード線104aは、基板100の外側横方向縁部領域にあり、その縁部領域で終端する。この実施例でのリード線104aは、基板100の4つの側縁部領域それぞれに存在し、成形材料102を通って露出され、成形材料102を越えて延在しない。リード線104aの外面は、成形材料102の外面と実質的に同一平面にすることができる。図3Aに点線で示されるように、リードフレーム構造104は、リード線104aの内側にあるダウンセット中央領域を含む。ダウンセット中央領域は、部分エッチングプロセスによって形成されることがある。ダウンセット中央領域の上面は、成形材料102によって覆われる。成形材料102の上面は、2つ以上の半導体ダイ図示せずを実装することができるダイ取付け領域100aを形成することができる。例示される実施例では、成形材料102の上面がダイ取付け領域106として使用され、導電ダイ取付けパッドが実装表面として使用されないので、プリモールド基板100は、複数の半導体ダイが特定のレイアウトである必要なく、それら複数の半導体ダイを支持することができる。外部リード線レイアウトを変更することなく、いくつかのマルチダイ構成を使用することができる。図3Bを参照すると、基板が形成された後、半導体ダイ110、112、114が、基板100のダイ取付け領域106上に実装される。半導体ダイ110、112、114をダイ取付け領域106に取り付けるために、非導電性又は導電性接着剤を使用することができる。半導体ダイは、上述した半導体ダイの任意のものであってよい。有利には、ダイ110、112、114は、任意の適切な構成で、基板100の成形材料102上に配置することができる。図3Cを参照すると、半導体ダイ110、112、114が基板100に実装された後、半導体ダイパッケージ121を形成するために、半導体ダイ110、112、114の上面をリード線104aに電気的に結合することができる。望まれる場合、任意選択の封入材料が、半導体ダイ110、112、114と、半導体ダイ110、112、114の上面にリード線104aを結合するために使用される任意の導電構造例えば、ワイヤ、クリップなどとの上に堆積されて硬化されることがある。図3Cは、半導体ダイ110、112、114の上面にある電気端子図示せずをリードフレーム構造104の横方向リード線104aに結合するいくつかのワイヤボンド118を特に示す。ワイヤボンド118は、ワイヤ結合プロセスによって形成することができ、これは当技術分野でよく知られている。代替方法として、半導体ダイ110、112、114の上面にある電気端子をリード線104aに結合するために、導電クリップ及びはんだを使用することができる。図3Dは、基板100の底面図である。基板100及びリードフレーム構造104の底面は、ダイ取付け領域106と反対側のパッド領域104bを含む。パッド領域104bは大きく、基板100の第2の表面100bの大部分を占有し、基板100の縁部でリード線104aに関してダウンセットされる。この実施例では、露出されたパッド領域104bは、基板100の側面積の少なくとも約50を占有することができる。リードフレーム構造104の大きなパッド領域104bがヒートシンクとして働くので、大きなパッド領域104bは、形成されるパッケージに、良好な熱伝達特性を提供する。図3Eは、図3Aの線3E-3Eに沿った基板100の側断面図である。パッド領域104bは、外面104b-1を有し、この外面104b-1は、基板100の底面のかなりの部分を占有する。パッド領域104bの外面104b-1は、基板100内の成形材料の外面102aの傍で露出され、外面102aと実質的に同一平面にある。この実施例では、成形材料102は、半導体ダイ110、112、114をパッド領域104bから電気的に隔離する。露出されたパッド領域104bは、望まれる場合には回路板図示せずにはんだ付けすることができ、半導体ダイ110、112、114から回路板への熱経路を提供する。図3Eに示されるように、リード線104aは、成形材料102の最大厚さに実質的に等しい厚さを有する。さらに、基板100内で、リードフレーム構造104のパッド領域104bの内面が、成形材料102によって覆われる。成形材料102は、厚さTを有し、この実施例では、厚さTとパッド領域104bの厚さとの組合せが、基板100の厚さに等しい。図3A~3Eに関して説明した実施例は、いくつかの利点を有する。第1に、大きな露出パッド領域104bは、半導体ダイ110、112、114からの大きな熱伝導経路を提供することによって、形成される半導体ダイパッケージの熱性能を改善する。さらに、基板100の大きなダイ取付け領域106は、導電パッドを有さず、それにより、ただ1つの基板設計しか使用されないときでさえ、様々なマルチダイレイアウトをパッケージ内に提供することができる。図4A~4Fは、本発明の別の実施例を形成するためのプロセスを例示する。図4は、本発明の実施例による別のプリモールド基板100を示す。基板100は、パッド領域104bとリード線104aとを含むリードフレーム構造104と、成形材料102とを含む。プリモールド基板100の上面100aにあるダイ取付け領域106は、パッド領域104bの表面を含むことができ、いくつかの半導体ダイ図示せずを支持することができる。図4Bの点線が、リードフレーム構造104の外形を示し、リードフレーム構造104は、部分エッチングプロセスによって形成することができる。図3Aに関して上で説明した基板100と異なり、この実施例では、パッド領域104bは、基板100の両面と一致する両面を有する。この実施例では、ダイ取付け領域106は、パッド領域104bの外面と成形材料102の外面との両方を含む。この実施例では、パッド領域104bは、基板100の厚さ全体を通って延在し、基板100を通って下にある回路板図示せずに向かう、パッド領域104b上の半導体ダイ図示せずのための導電及び/又は熱経路を提供することがある。いくつかの実施例では、パッド領域104bは、図4Aには示されていない半導体ダイ内の電気デバイスの入力又は出力端子に電気的に結合されることがある。例えば、パッド領域104bは、半導体ダイ内のMOSFETのドレイン領域に電気的に結合されることがある。図4Bに示されるように、いくつかの半導体ダイ110、112、114を、ダイ取付け領域106上に配置することができる。半導体ダイの1つ、半導体ダイ112は、パッド領域104bに取り付けられることがあり、他の半導体ダイ110、114は、成形材料102に取り付けられることがある。半導体ダイ112は、垂直型MOSFETなど垂直型デバイスであってよい。上述したように、そのような垂直型デバイスは、ダイの一方の表面にある入力と、ダイのもう一方の反対側の表面にある出力とを有する。他の半導体ダイ110、114は、水平型デバイスを含むことがある。上述したように、水平型デバイスは、ダイの同じ表面に入力と出力とを有する。図4Cを参照すると、半導体ダイ110、112、114が基板100に実装された後、いくつかのワイヤボンド118が形成されて、リード線104aを半導体ダイ110、114、112の上面に接続する。このようにして、半導体ダイパッケージ121が形成される。図4Dは、基板100の底面図を示す。図4Dに示されるように、パッド領域104bの露出された表面は、基板100の底面100bで、基板100の上面100aでのパッド領域104bの露出された表面よりも大きい。他の実施例では、基板100の上面100aでのパッド領域104bの露出された表面が、基板100の底面でのパッド領域104bの露出された表面よりも大きい、又は同じサイズであることがある。図4Eは、図4Aに示される基板100の側面図である。図4Eに示されるように、パッド領域104bの第1及び第2の反対向きの表面104b-1、104b-2は、成形材料102の外面と実質的に同一平面にある。成形材料102は、パッド領域104bのエッチング部分で厚さTを有することがある。したがって、成形材料102は、いくつかの位置で基板100の厚さに等しい厚さを有することができ、他の位置で厚さTを有することができる。図4A~4Eに関して説明した実施例は、いくつかの利点を有する。第1に、大きな露出されたパッド領域104bが、半導体ダイ110、112、114からの大きな熱伝導経路を提供することによって、形成される半導体ダイパッケージの熱性能を改善する。さらに、基板100の大きなダイ取付け領域106は、基板100上に実装される1つ又は複数の半導体ダイのための導電及び熱経路としての役割を果たすことができる。図3A~3E及び4A~4Eに示される実施例は、すでに上述した利点に加えて、他の利点を有する。第1に、DAPが必要とされないので、外部リード線構成を変更せずに、多くの異なる半導体ダイ構成を使用することができる。DAPが必要とされないので、基板上のダイ間の間隔を最小にすることができ、それにより、よりコンパクトなパッケージを提供する。第2に、DAPが必要とされないので、処理中にDAPに接続するために使用されるタイバーが必要とされない。これは、処理を簡略化することができる。第3に、本発明の実施例による基板での露出されたパッドと関連付けられる領域によって占有される面積を最大にすることができる。上で示したように、露出されたパッドは、半導体ダイを支持する基板の背面のほぼ全体を占有することができる。第4に、上で示したように、リードフレーム構造は、基板上に実装された半導体ダイ内の電気デバイスにあるドレイン又は他の端子に接続するために、露出された表面を基板に有することができる。これは、最終的に適切な回路板にはんだ付けされる基板の反対側での露出されるパッド面積を最大にしながら行うことができる。III.スタンプリードフレーム構造を使用して半導体ダイパッケージを製造する方法上述したプリモールド基板実施例のいくつかは、エッチングリードフレーム構造を使用し例えば、図1A~1Hに関して説明した実施例、高価なカバーテープを使用して形成される。エッチングリードフレーム及びカバーテープの使用は費用がかかる。テープは、製造プロセスにおいて比較的高価な構成要素であり、テーピング及びエッチングプロセスは、製造時間、複雑さ、及びプリモールド基板のコストを増す。カバーテープ又はエッチングリードフレーム構造の使用に依拠しないプリモールド基板を形成するためのプロセスを提供することが望まれる。これらの問題に対処するために、本発明の実施例は、プリモールド基板を形成するためにスタンプリードフレーム構造装置を使用することができる。プリモールド基板を形成するためにカバーテープ及びエッチングリードフレームは必要とされず、したがって、製造される最終的なパッケージは、エッチングリードフレーム及びカバーテープを使用して形成されるパッケージよりも費用がかからない。本発明の実施例を使用して実現される処理効率により、本発明の実施例に従って製造される半導体ダイパッケージは、エッチングリードフレーム構造を有するプリモールド基板を使用する匹敵する半導体ダイパッケージの約42のコストにすることができる。上述した問題に対処することに加えて、プリモールド基板を含む半導体ダイパッケージの熱性能を改善することも望まれる。本発明の実施例では、熱を半導体ダイからリードフレーム構造のリード線に伝達することができるので、熱性能が良好である。また、いくつかの場合には、半導体ダイパッケージを回路板に取り付けるために使用されるはんだ接合の面積を増大することも望ましい。本発明の実施例を使用して、基板内に凹部構造を形成することができる。凹部構造を用いて、はんだ接合のサイズを増大することが可能であり、露出されたパッドを、生じ得る電気的短絡から保護することができる。これは、以下にさらに詳細に説明する。また、本発明の実施例は、非導電性接着剤、又ははんだバンプ及びリフロープロセスを使用するフリップチップ取付け方法を使用することもできる。リードフレーム構造設計は比較的単純であり、また、所与のパッケージサイズに関してピン数を増やすことも可能である。また、本発明の実施例ではDAPダイ取付けパッドが必要とされないので、半導体ダイパッケージ内でより大きなダイを使用することも可能である。一実施例では、方法は、プリモールド基板を形成するステップを含む。プリモールド基板を形成するステップは、i少なくとも第1の成形ダイと第2の成形ダイとの間にリードフレーム構造を配置するステップと、iiリードフレーム構造を第1及び第2の成形ダイと接触させるステップと、iiiリードフレーム構造の周りに成形材料を形成するステップとを含む。リードフレーム構造は、非エッチングリードフレーム構造であってよく、第1及び第2の成形ダイは、成形装置又はツールの一部を成していてよい。プリモールド基板が形成された後、半導体ダイが、プリモールド基板に取り付けられる。ワイヤボンド、導電クリップ、はんだ構造例えば、はんだボールなどを使用して、半導体ダイをプリモールド基板内のリード線に電気的に結合することができる。半導体ダイがプリモールド基板に電気的及び機械的に結合された後、半導体ダイは、次いで、封入材料内に封入されて、半導体ダイパッケージを形成する。封入材料は、前述した成形材料と同じであってよく、又は異なっていてもよい。例えば、封入材料は、形成されるダイパッケージの熱性能を改善するため、及び製造コストを低減するために、前述した成形材料とは異なることがある。特定の実施例では、半導体ダイパッケージを形成するための方法が、以下のプロセスを使用することができる。aプリモールド基板を形成するための第1の成形プロセス、bプラズマ、レーザ、及び化学エッチング、及び/又はバリ取りプロセスを使用することがある基板洗浄プロセス、cダイ取付けプロセス、dプラズマ洗浄プロセス、eワイヤ結合プロセス、e第2の成形及び封入プロセス、及びf個片化プロセス。これらの特定のプロセスそれぞれは、以下にさらに詳細に説明する。図5は、いくつかの接合されたリードフレーム構造200を含むリードフレーム構造アレイ201を示す。リードフレーム構造アレイ201内の各リードフレーム構造200は、未切断リード線200bと主領域200aとを含む。未切断リード線200bは、主領域200aの両側に延在する。リードフレーム構造アレイ201内のリードフレーム構造200は、最終的には個々の半導体ダイパッケージ内で使用され、最終的には互いから分離される。リードフレーム構造200及びリードフレーム構造アレイ201は、上で説明した任意のリードフレーム構造の任意の特徴及び機能を有することがある。図6Aは、モールドツール202内で形成された後の成形リードフレーム構造アレイ206の斜視図を示す。モールドツール202は、第1の成形ダイ202aと第2の成形ダイ202bとを含む。凝固されていない成形材料を導入するための入口、及び余剰の成形材料のための流体出口が、モールドツール202内に提供されることがある。いくつかの場合には、加熱要素図示せずも提供されることがあり、成形材料が流れることができるように成形材料を加熱する。一般に、モールドツールは当技術分野でよく知られている。成形リードフレーム構造アレイ206を形成するために、前述のリードフレーム構造アレイ201を、第1及び第2の成形ダイ202a、202bの間に挿入することができる。成形材料204が、リードフレームアレイ構造200の周りに形成され、凝固して、成形リードフレーム構造アレイ206を形成する。成形材料204は、リード線200b及び主領域200aの外面を露出する。わずかに高くなったリム構造204aが、各主領域200aの周りに存在することがある。成形材料204と、リードフレーム構造アレイ内のリードフレーム構造200とのいくつかの外面が、互いに実質的に同一平面にある。モールドツール202は、所望の様式で成形材料204を形状設定するために適切な構成を有することができる2つのモールドダイ202a、202bを有する。上側モールド202bは、主領域200aと、未切断リード線200bの表面と、成形材料で覆われるようには提案されていない任意の他の表面とに直接接触する表面を有することができる。成形ダイ202a、202bを使用することによって、プリモールド基板を形成するときに高価なカバーテープ又はエッチングリードフレーム構造を使用する必要がない。これは、プリモールド基板、したがってプリモールド基板から形成される半導体ダイパッケージのコストを低減する。これはまた、プリモールド基板の成形部分を形成するために必要とされるステップの数を減少し、それにより処理時間及び費用を節約する。最後に、成形ダイ202a、202bを使用して、主領域200aの周りに成形材料のリムを形成し、それにより凹部構造を形成することが可能である。図6Bに示されるように、成形材料204及び露出されたリード線200bへの封入材料の接着性を高めるために、洗浄プロセスを使用することができる。任意の適切な洗浄プロセスを使用することができる。例えば、プラズマ洗浄プロセス、レーザ洗浄プロセス、化学エッチングプロセス、機械的バリ取りプロセスなどを使用することができる。適切な洗浄プロセスパラメータは、当業者が決定することができる。図6Bは、成形リードフレームアレイ206の上面を洗浄するときの洗浄装置216を特に示す。図6Cに示されるように、洗浄装置216を用いて成形リードフレームアレイ206が洗浄された後、接着剤218又は、はんだなどを、接着剤堆積装置217を使用して主領域200aの外面上に堆積することができる。接着剤218は、エポキシ接着剤を含めた任意の適切な市販の接着剤を備えていてよい。接着剤218は、充填されることがあり、又は充填されないこともあり、導電材料を含んでいてよく、又は含んでいなくてもよい。図6Dに示されるように、接着剤218が主領域208a上に堆積された後、1つ又は複数の半導体ダイ226が、主領域200a上に実装される。各主領域200aに電気的に結合される半導体ダイ226は、リード線200bの上に位置決めすることができ、リード線200bと重なることもある。しかし、半導体ダイ226は、成形材料204aのリムの存在により、リード線200bから電気的に隔離されることがある。半導体ダイ226を実際にリード線200bの一部の上に位置決めすることができるので、半導体ダイ226のサイズは、主領域200aのサイズに制限されない。これは、本発明の実施例による半導体ダイパッケージ内へのより大きな半導体ダイの組込みを可能にする。やはり図6Dに示されるように、次いで、ワイヤボンド228が、半導体ダイ226の上面にある電気端子図示せずとリード線200bとの間に形成される。他の実施例では、ワイヤボンド228ではなく、導電クリップを使用して、リード線200bを半導体ダイ226の上面に電気的及び機械的に結合することができる。図6Eに示されるように、次いで、得られたアセンブリは、封入材料230を用いてオーバーモールドされて、オーバーモールドアセンブリ232を形成する。図6Eは、オーバーモールドアセンブリ232の上面斜視図を示す。オーバーモールドアセンブリ232を形成するために、任意の適切な成形プロセスを使用することができる。例えば、オーバーモールドアセンブリを形成するために、成形ダイを有する成形ツールを使用することができる。前の実施例と同様に、封入材料230は、半導体ダイパッケージ内にプリモールド基板を形成するために使用される成形材料と同じであってよく、又は異なっていてもよい。図6Fは、図6Fに示されるオーバーモールドアセンブリ232の反対側の底部斜視図を示す。図示されるように、リードフレーム構造の主領域208aの底面の周りに成形材料の第2のリム204bが存在することができる。以下にさらに詳細に説明するように、これらは、凹部構造を形成することができる。図6Gは、レーザ238又は他の適切なマーキング要素でマークされるときの、成形材料230を含むオーバーモールドアセンブリ232を示す。オーバーモールドアセンブリ232は、いくつかの接合された半導体ダイパッケージを含む。マーキング後、接合されたパッケージを適切な切断要素図示せずを用いて個片化して、形成されたパッケージを互いから分離することができる。適切な切断要素は、レーザ、ソー、パンチング装置などを含む。図6Hは、形成されたパッケージ246の上面斜視図を示し、図6Iは、形成されたパッケージ246の底面斜視図を示す。図6Iに示されるように、第2のリム204bと、主領域208bの露出された表面とが、凹部構造を形成することができる。凹部構造は、はんだ図示せずを含むことができ、プリント回路板の上に裏返し、次いでプリント回路板に実装することができる。凹部構造は、はんだを特定の位置に閉じ込めるために使用することができ、成形材料の第2のリム204bが、主領域204bに付けられたはんだとリード線200bとの間の障壁を形成することができる。図示されるように、リード線200bの横方向縁部は、成形材料204の横方向表面と実質的に同一平面にあり、その横方向表面を越えて延在しない。また、リード線200bの底面は、リード線200b間にある成形材料204の表面と実質的に同一平面にある。図7A~7Dは、処理されるときの半導体のダイパッケージの側面図を示す。図7A~7Dに示される方法は、図6A~6Iに示されるプロセスと同様である。図7Aは、第1の表面302aと、第1の表面302aと反対側の第2の表面302bとを含むリードフレーム構造302を示す。この実施例では、リードフレーム構造302は、リード305間に存在するいくつかの空間303と、リードフレーム構造302の主中央部分333とを有する。主要中央部分333は、リード線305の組の間に存在する。リードフレーム構造302は、上述したリードフレーム構造と同じ又は異なる特性を有していてよい。例えば、リードフレーム構造302は、銅などの材料を備えていてよく、めっきされることもある。図7Bは、成形材料302が上に形成された後のリードフレーム構造302を示す。これは、第1の成形プロセスを構成することができる。その後、プリモールド基板301が形成される。成形材料302は、2つの部分304a、304bを有し、これらの部分は、成形材料304のリムを形成することがある。図7Bに示されるように、凹部構造307は、成形材料部分304a、304bと、リードフレーム構造の主要中央部分333の底面とによって形成される。図7Cに示されるように、プリモールド基板301が形成された後、半導体ダイ310が、接着剤308を使用してプリモールド基板301に取り付けられ、接着剤308は、導電性又は非導電性接着剤、はんだなどを含むことがある。半導体ダイ310は、上述したように水平型又は垂直型デバイスを備えることができる。垂直型デバイスが存在する場合、接着剤308は導電性であってよく、それにより電流は、ダイ310の底面に向かって通り、又はダイ310の底面から、接着剤308、リードフレーム構造302の主要中央部分333、及び回路板図示せず上の適切なパッドに通ることができる。次いで、ワイヤボンド314が、リードフレーム構造302のリード線305と、半導体ダイ310の上面にある電気端子図示せずとの間に形成される。半導体ダイ310の上面は、半導体ダイ310の反対側の面よりも、プリモールド基板301から遠いことがある。次いで、封入材料318が、半導体ダイ310及びワイヤボンド314の上に形成される。図7Cに示されるように、封入材料318の横方向表面は、リードフレーム構造302のリード線305の横方向表面と同一平面にあってよい。得られる半導体ダイパッケージ330の底面斜視図が、図7Dに示されている。半導体ダイパッケージ330は、封入材料318とリードフレーム構造302とを含む。成形材料304のリムが、リードフレーム構造302の主要中央部分333の周りに配設されて、凹部構造301を形成する。図示されるように、リードフレーム構造302のリード線の間の領域が、成形材料304で充填され、それらの位置での成形材料304の表面は、リード線の表面と実質的に同一平面にある。本発明の実施例による他の半導体ダイパッケージは、凹部構造を有さないプリモールド基板を含むことができる。そのような実施例は、図8A~8Eを参照して説明することができる。図8Aは、ギャップ321を含むリードフレーム構造320の別の側断面図を示す。ここでも、リードフレーム構造320が、第1の表面320a及び第2の表面320bと、ギャップ321の両側にあるリード線324とを含む。図8Bは、成形プロセスが行われた後のリードフレーム構造320を示す。これは、第1の成形プロセスを構成することができる。図8Bに示されるように、成形材料322が、ギャップ321内部に配設され、成形材料322の外面は、リードフレーム構造320の第1及び第2の表面320a、320bと実質的に同一平面にある。得られるプリモールド基板363は、第1及び第2の反対側の表面363a、363bを有し、これらの表面は、成形材料322の外面、並びにリードフレーム構造320の第1及び第2の表面320a、320bと一致する。図7Bに示される基板と異なり、図8Bに示されるプリモールド基板363に凹部構造は形成されない。図8Cに示されるように、基板363が形成された後、半導体ダイ328が、接着剤344を使用して基板363上に実装される。この実施例では、半導体ダイ328は、電気端子を有する上面を備えることがあり、ここで電気端子は、半導体ダイ328内の水平型デバイスの一部を形成する。接着剤344は、エポキシ接着剤、又は任意の他の適切なタイプの接着剤であってよく、充填されることがあり、又は充填されないこともある。半導体ダイ328を基板363に実装した後、ワイヤボンド329が、基板363のリード線324と半導体ダイ328の上面との間に形成される。代替として、本発明の他の実施例では導電クリップを使用することができる。図8Dに示されるように、ワイヤボンド329が半導体ダイ328の上面とリード線324との間に形成された後、封入材料332が、半導体ダイ328の上に形成されて、半導体ダイパッケージ330を形成する。これは、第2の成形プロセスを構成することができる。この実施例では、封入材料332は、基板363の外縁部を越えて延在しない。前の実施例と同様に、封入材料332は、成形材料322と同じであってよく、又は異なっていてもよい。図8Eは、図8Dに示される半導体ダイパッケージ330の底面斜視図を示す。図8Eに示されるように、半導体ダイパッケージ330の底面は平らである。リード線324の底面は、成形材料322の底面と実質的に同一平面にある。図9Aは、ギャップ321を含むリードフレーム構造320の別の側断面図を示す。ここでも、リードフレーム構造320は、第1の表面320a及び第2の表面320bと、ギャップ321の両側にあるリード線324とを含む。図9Bは、成形プロセスが行われた後のリードフレーム構造320を示す。図示されるように、形成された成形材料322は、ギャップ321を充填し、リードフレーム構造320の第2の表面320bの一部を覆って、基板363を形成する。しかし、この実施例での成形材料322は、リードフレーム構造320の第1の表面320aを覆わない。図9Cを参照すると、基板363が形成された後、半導体ダイ328が、接着剤344を使用して基板363に取り付けられる。ワイヤボンド329が、半導体ダイ328の上面と、基板363内のリードフレーム構造320のリード線324との間に形成される。前の実施例と同様に、ワイヤボンド329の代わりに導電クリップを使用することもできる。図9Dを参照すると、半導体ダイ328が基板363に取り付けられた後、封入材料332が、基板363及び半導体ダイ328の上に形成されて、半導体ダイパッケージ330を形成する。図示されるように、リードフレーム構造320のリード線324は、封入材料332を越えて延在しない。図9Eは、図9Dの半導体ダイパッケージ330の底面斜視図を示す。図示されるように、成形材料322は、リードフレーム構造320の第2の表面320bから突出する。図10Aは、ギャップ321を含むリードフレーム構造320の別の側断面図である。ここでも、リードフレーム構造320は、第1の表面320a及び第2の表面320bと、ギャップ321の両側にあるリード線324とを含む。図10Bに示されるように、成形材料322は、リードフレーム構造320のギャップ321を充填し、また、リードフレーム構造320の第1の表面320aの一部を覆って、プリモールド基板363を形成する。この実施例では、成形材料322は、リードフレーム構造320の第2の表面320bを覆わない。図10Cに示されるように、半導体ダイ328が、接着剤344を使用して基板363上に実装される。半導体ダイ328の上面にある電気端子図示せずを基板363のリードフレーム構造320のリード線324に結合するために、ワイヤボンド329などが形成されることがある。図10Dに示されるように、封入材料332が、半導体ダイ328及び基板363のリード線を覆って、半導体ダイパッケージ330を形成する。図示されるように、半導体ダイパッケージ330の底面は平らである。図10Eは、図10Dに示される半導体ダイパッケージ330の底面斜視図を示す。図11Aは、ギャップ321を含むリードフレーム構造320の別の側断面図を示す。ここでも、リードフレーム構造320は、第1の表面320a及び第2の表面320bと、ギャップ321の両側にあるリード線324とを含む。図11Bは、リードフレーム構造320に成形プロセスを施した後の基板363の側断面図を示す。基板363は、成形材料322を含み、成形材料322は、ギャップ321を充填し、リードフレーム構造320の第1及び第2の表面320a、320bの一部を覆う。図11Cは、接着剤344を使用する、基板363上への半導体ダイ328の実装を示す。ワイヤボンド329などが、半導体ダイ328の上面と基板363のリード線324との間に形成される。図11Dに示されるように、次いで、封入材料332が、基板363及び半導体ダイ328の上に形成されて、半導体ダイパッケージ330を形成する。図示されるように、成形材料322が、リード線324の底面を越えて突出する。図11Eは、図11Dに示される半導体ダイパッケージ330の底面斜視図を示す。図示されるように、リード線324の間にある成形材料322の外面と、リード線320の外面とが実質的に同一平面にある。しかし、リード線324の向かい合う組の間の成形材料322の中央部分は、リード線320の外面に関して高くなっている。図12Aは、ギャップ321を含むリードフレーム構造320の別の側断面図を示す。ここでも、リードフレーム構造320が、第1の表面320a及び第2の表面320bを含む。リード線324は、ギャップ321の両側にある。主要中央部分333が、ギャップ321の間にある。図12Bは、成形プロセスが行われた後の図12Aのリードフレーム構造320を示す。図示されるように、成形材料322が、ギャップ321内部と、リードフレーム構造320の第2の表面320bの少なくとも一部の上とに形成されて、本発明の実施例によるプリモールド基板363を形成する。成形材料322は、第1の部分322aと第2の部分322bとを含む。第1の部分322aと、第2の部分322bと、第1及び第2の部分322a、322bの間のリードフレーム構造320の主要中央部分333とが、凹部構造337を形成することができる。図12Cに示されるように、半導体ダイ328が、接着剤344を使用して基板363上に実装される。半導体ダイ328が上に実装される基板363の表面は平らである。次いで、ワイヤボンド329などが、基板363のリード線324と、半導体ダイ328の上面にある任意の電気端子との間に形成される。図12Dに示されるように、半導体ダイ328が基板363上に実装された後、封入材料332が、基板363上、及び半導体ダイ328の上に形成されて、半導体ダイパッケージ330を形成する。図12Eは、図12Dに示される半導体ダイパッケージ330の底面斜視図を示す。図12Eに示されるように、成形材料322は、成形材料322のリムを含み、これが、リードフレーム構造320の主要部分333と共に、凹部構造を取り囲んで形成する。図6~12に関して説明した実施例は、プリモールド基板実装表面とは反対側の半導体ダイの表面にある電気端子をプリモールド基板内のリード線に接続するために、ワイヤボンドなどを有する。図13~17は、本発明の実施例が、フリップチップタイプの半導体ダイパッケージを形成するために、フリップチップタイプのダイと共に使用されることがあることを例示する。図13Aは、ギャップ339を含むリードフレーム構造340の別の側断面図を示す。ここでも、リードフレーム構造340が、第1の表面340a及び第2の表面340bを含む。リード線366は、ギャップ339の両側にある。図13Bは、プリモールド基板349を形成するために成形プロセスを施された後の図13Aのリードフレーム構造340を示す。ここで示されるように、成形材料342は、ギャップ339を充填し、しかしリードフレーム構造340の第1及び第2の表面340a、340bを越えて延在しない。得られたプリモールド基板349は、反対向きの平坦な表面を有する。図13Cは、いくつかのはんだバンプ348を含む半導体ダイ346を示す。はんだバンプ348は、半導体ダイ346内の半導体デバイスにある電気端子に結合されることがある。はんだバンプ348は、Pb-Snはんだ、Pbフリーはんだなどを含めた任意の適切なはんだ材料を備えることができる。代替として、銅など導電材料を備える導電カラムを、はんだバンプ348の代わりに、又ははんだバンプ348に加えて使用することができる。図13Cに示されるように、半導体ダイ346が、接着剤344を使用してプリモールド基板349上に実装される。接着剤346は、積層、ローラコーティング、ドクターブレードコーティングなどを含めた任意の適切なプロセスを使用して基板349上に堆積することができる。エポキシ接着剤を含めた任意の適切な接着剤を使用することができる。図13Dは、半導体ダイ346が基板349に取り付けられた後の形成された半導体ダイパッケージ350を示す。図示されるように、接着剤344は、半導体ダイ346とプリモールド基板349との間の空間を充填し、一部、半導体ダイ346の周縁部の外側に位置することがある。半導体ダイパッケージ350では、はんだバンプ348が、半導体ダイ346内の端子図示せずを、リードフレーム構造340のリード線366に電気的に結合する。図13C及び13Dは、接着剤が最初に基板上に堆積され、次いで半導体ダイ346を基板349上に実装することを示すが、他の実施例が可能であることを理解されたい。例えば、最初に、半導体ダイ346を基板349に実装し、次いで、半導体ダイ346と基板349との間の空間をアンダーフィル材料で充填することが可能である。アンダーフィル材料は市販されている。他の実施例では、はんだ348が半導体ダイ346をプリモールド基板349に結合するので、アンダーフィル材料又は追加の接着剤が必要とされないこともある。図13Eは、図13Dに示される半導体ダイパッケージ350の底面斜視図を示す。図示されるように、半導体ダイパッケージ350の底面は、リードフレーム構造340の第2の表面340bと一致する。半導体ダイパッケージ350の底面で、リードフレーム構造340の外面は、成形材料342の外面と実質的に同一平面にある。図14Aは、ギャップ339を含むリードフレーム構造340の別の側断面図を示す。ここでも、リードフレーム構造340が、第1の表面340a及び第2の表面340bを含む。リード線366は、ギャップ339の両側にある。図14Bは、成形プロセスを施された後のリードフレーム構造340を示す。成形材料342が、ギャップ339を充填し、リードフレーム構造340の第2の表面340bの少なくとも一部を覆って、プリモールド基板349を形成する。この実施例では、第1の表面340aは、成形材料342によって覆われない。図14Cは、接着剤344を用いて基板349上に実装されるはんだバンプ348を含む半導体ダイ346を示す。前の実施例と同様に、はんだバンプ348は、接着剤層344を貫通して、リードフレーム構造340に接触する。前の実施例と同様に、はんだバンプ348は、Pb-Sn、Pbフリーはんだなどを含めた任意の適切なはんだを備えることができる。はんだに加えて、又ははんだの代わりに、導電カラムを使用することもできる。図14Dは、半導体ダイ346が基板349上に実装された後の半導体ダイパッケージ350を示す。図14Eは、図14Dに示される半導体ダイパッケージ350の底面斜視図を示す。図14D及び14Eに示されるように、成形材料342は、リードフレーム構造340の第2の表面340bから下方向に突出する。図14Eに示されるように、隣接するリード線366の間にある成形材料342は、リード線366の外面と実質的に同一平面にある。図15Aは、ギャップ339を含むリードフレーム構造340の別の側断面図を示す。ここでも、リードフレーム構造340が、第1の表面340a及び第2の表面340bを含む。リード線366は、ギャップ399の両側にある。図15Bは、成形プロセスを施された後のリードフレーム構造340を示す。成形材料342は、ギャップ339を充填し、リードフレーム構造340の第1の表面340a又は第2の表面340bを覆わない。図15Cは、基板349上に実装されるときの半導体ダイ346を示す。前の実施例と同様に、半導体ダイ346は、半導体ダイ346内の端子図示せずに取り付けられたいくつかのはんだバンプ348を有する。図15Dに示されるように、半導体ダイ346がプリモールド基板349に実装された後、封入材料352が、半導体ダイ346の上及び下に形成されることがあり、半導体ダイパッケージ350を形成する。封入材料352は、前述した成形材料342と同じ又は異なるタイプの材料を使用してよい。図15Eは、半導体ダイパッケージ350の底面斜視図である。図示されるように、成形材料342の外面は、リード線366の底面外面と実質的に同一平面にある。半導体ダイパッケージ350は、回路板の上に裏返して、回路板に実装することができる。望まれる場合には、はんだは、半導体ダイパッケージ350を回路板上に実装する前に、リード線366の露出された表面上に形成されてもよい。前の実施例と異なり、接着剤層は、半導体ダイ346を基板349上に実装する前に基板349上に存在しない。そうではなく、封入材料350が、半導体ダイ346の上面と底面との両方を覆う。図16Aは、ギャップ339を含むリードフレーム構造340の別の側断面図を示す。ここでも、リードフレーム構造340が、第1の表面340a及び第2の表面340bを含む。リード線366は、ギャップ339の両側にある。図16Bは、成形プロセスを施された後のリードフレーム構造340を示す。成形材料342は、ギャップ339を充填し、第2の側面340bの少なくとも一部を覆って、プリモールド基板349を形成する。図16Cは、プリモールド基板349上に実装されるときの半導体ダイ346を示す。半導体ダイ346は、複数のはんだバンプ348を含む。はんだバンプ348は、実装後にリード線366に接触する。図16Dに示されるように、半導体ダイ346が基板349に実装された後、封入材料352が、半導体ダイ346の上及び下に形成されることがあり、半導体ダイパッケージ350を形成する。図16Eは、図16Dに示される半導体ダイパッケージ350の底面斜視図を示す。図示されるように、隣接するリード線366の間にある成形材料342は、それらリード線366の外面と実質的に同一平面にある。成形材料342のより大きな部分が、リード線366から突出する。図17Aは、少なくとも2つのギャップ339を含むリードフレーム構造340の別の側断面図を示す。ここでも、リードフレーム構造340が、第1の表面340a及び第2の表面340bを含む。主要中央部分333が、ギャップ339の間にある。リード線366は、ギャップ339から外方向に延在する。図17Bは、成形プロセスが施された後のリードフレーム構造340を示す。図17Bに示されるように、成形材料342は、ギャップ339を充填し、第2の表面340bの少なくとも一部を覆って、プリモールド基板349を形成する。成形材料342は、第1の部分342aと第2の部分342bとを含み、これらの部分は、リードフレーム構造340の主要中央部分333の第2と共に凹部構造351を形成する。図17Cは、基板349上に実装されるときの半導体ダイ346を示す。半導体ダイ346は、その下面に取り付けられたいくつかのはんだ構造348を含む。はんだ構造348は、半導体ダイ348内の電気端子をリードフレーム構造340のリード線366に電気的に結合する。図17Dに示されるように、半導体ダイ346が基板349に実装された後、封入材料352が、半導体ダイ346の上及び下に形成されることがあり、半導体ダイパッケージ350を形成する。図17Eは、図17Dに示される半導体ダイパッケージ350の底面斜視図である。図17Eに示されるように、成形材料342のリムが、主要中央部分333の周りに形成される。それらが相まって、凹部構造を形成することができる。図5~17に関して説明した実施例は、いくつかの利点を提供する。第1に、半導体ダイパッケージを作成するために高価なカバーテープ及びエッチングリードフレーム構造が必要とされないので、費用をあまりかけずに半導体ダイパッケージを製造することができる。これらの実施例では、プリモールド基板を形成するために、成形ダイを有する成形ツールが使用されるので、エッチングリードフレーム構造及びカバーテープは、プリモールド基板を形成するために必要とされない。いくつかの例では、これは、高価なカバーテープを使用して製造される半導体ダイパッケージと比べて、半導体ダイパッケージのコストを42に削減することができる。第2に、前述の実施例の多くによって示されるように、半導体ダイパッケージは、より大きな半導体ダイを使用することができる。上で例示したように、半導体ダイのサイズは、基板内で使用されるリードフレーム構造内のダイ取付けパッドのサイズに制約される必要はない。第3に、本発明の実施例では、半導体ダイパッケージのサイズを増大することなく、ピンリード数を増加させることが可能である。第4に、凹部構造が形成されるとき、はんだ接合の信頼性を高めることが可能である。凹部構造は、はんだを含むことができ、はんだは、形成された半導体ダイパッケージをプリント回路板などに取り付けるために使用される。IV.ハイパワーモジュールの設計及び製造方法ハイパワーモジュールは、いくつかのエレクトロニクス用途で使用される。いくつかのハイパワーモジュールは、スマートパワーモジュールである。これらのパワーモジュールは、少なくとも1つのパワー半導体ダイと、少なくとも1つの制御半導体ダイとを含む。制御半導体ダイ例えば、ドライバ集積回路又はドライバチップは、パワー半導体ダイの動作を少なくとも部分的に制御するために使用されることがある。本発明の追加の実施例は、ハイパワーモジュール、及びハイパワーモジュールを製造するための方法を対象とする。一実施例では、リードフレーム構造と成形材料とを含む基板が得られる。成形材料とリードフレーム構造との表面は、実質的に同一平面にある。基板は、第1のダイ取付け領域と第2のダイ取付け領域とを含む。第1の半導体ダイは、第1のダイ取付け領域に取り付けられ、第2の半導体ダイは、第2のダイ取付け領域に取り付けられる。第1の半導体ダイは、パワートランジスタを備えることがある。第2の半導体ダイは、制御チップ又はドライバIC、すなわちドライバ集積回路を備えることがある。また、追加のパワートランジスタ及び追加の電子構成要素が、ハイパワーモジュール内に存在することもある。図18A-1は、第1のダイ取付け領域402b-1と、第2のダイ取付け領域402b-2と、第3のダイ取付け領域402b-3とを含むリードフレーム構造402を示す。様々なダイ取付け領域402b-1、402b-2、402b-3の間の空間は、形成すべきパッケージの電圧要件によって定義されることがある。また、リードフレーム構造402は、第1、第2、及び第3のダイ取付け領域402b-1、402b-2、402b-3から延在するいくつかのリード線402aを含む。この実施例では、リード線402aは、単一方向で、第1、第2、及び第3のダイ取付け領域402b-1、402b-2、402b-3から延在する。他の実施例では、それらは、2つ以上の方向で、様々なダイ取付け領域から延在することがある。この実施例では、第3のダイ取付け領域402b-3は、ドライバ半導体ダイのためのダイパドルに対応することがあり、他のダイ取付け領域402b-1、402b-2は、パワー半導体ダイのためのダイパドルに対応することがある。図18A-2は、リードフレーム構造402の逆側を示す。リードフレーム構造402は、第1のハーフエッチング領域402c-1と第2のハーフエッチング領域402c-2とを含む。本発明の実施例では、エッチング領域は、リードフレーム構造の厚さを通して部分的にエッチングすることによって形成されることがある。ハーフエッチング構造は、リードフレーム構造の厚さの約半分が除去された後に形成されているリードフレーム構造の部分を表すことがある。ハーフエッチング領域402c-1、402c-2は、標準のエッチングプロセスを使用して形成されることがある。例えば、ハーフエッチング領域402c-1、402c-2に対応する表面は、エッチング前、フォトレジスト又はテープ例えばポリイミドテープなどの材料で覆われることがある。次いで、被覆材料によって覆われていないリードフレーム構造402の領域をエッチングするために、エッチング材料例えば、液体エッチャント又はドライエッチャントが使用されることがある。図18A-1及び18A-2の両方を参照すると、この実施例では、第1のハーフエッチング領域402c-1と第1のダイ取付け領域402b-1とは、同じ構造の部分であってよい。また、この実施例では、第2のハーフエッチング領域402c-2と第2のダイ取付け領域402b-2とが、同じ構造の部分であることもある。図18B-1は、成形プロセスが行われた後のリードフレーム構造402を示す。成形プロセス例えば転写成形プロセスが行われた後、成形材料404が、リードフレーム構造402の周りに形成され、それによりプリモールド基板405を形成する。1つの例示の転写成形プロセスでは、成形材料によって覆われることを意図されていないリードフレーム構造402の表面は、成形中のモールドブリーディングを防止するために、テープ例えばポリイミドテープで覆われることがある。リードフレーム構造402がテープで覆われた後、成形材料がリードフレーム構造402の上に堆積されることがある。その後、テープが除去され、それにより、リードフレーム構造402の事前に覆われていた部分を、成形された成形材料を通して露出する。他の実施例では、上述したように、プリモールド基板は、カバーテープを使用せずに、モールドツールを使用して形成することができる。図示されるように、成形材料404は、成形材料404の外面が第1、第2、及び第3の導電ダイ取付け領域402b-1、402b-2、402b-3の外面と実質的に同一平面にあるように形成される。図18B-1に示されるように、リード線402aは、成形材料404の1つの横方向縁部から延在する。他の実施例では、導電ダイ取付け領域402b-1、402b-2、402b-3から延在するリード線は、成形材料404の2つ以上の横方向縁部から延在することがある。図18B-2は、プリモールド基板405の底面斜視図を示す。図示されるように、第1及び第2のハーフエッチング領域402c-1、402c-2の外面は、成形材料404を通して露出される。本発明の実施例によるプリモールド集積リードフレーム構造は、いくつかの従来の基板に比べて、より低い反り、及びより高い剛性を有する。以下の説明から明らかになるように、SIPシステムインパッケージモジュールのような本発明の実施例では、直接結合された銅又は絶縁された金属基板のような追加のヒートシンク又は基板が必要ない。半導体ダイパッケージの熱性能は、適切な厚さを有するリードフレーム構造を使用することによって実現することができる。プリモールド基板の電気回路は、成形操作中に画定することができる。図18Cに示されるように、第1、第2、及び第3の半導体ダイ408a、408b、408cが、接着剤又は何らかの他の適切な材料を使用して、基板405に取り付けられる。前の実施例と同様に、半導体ダイ408a、408b、408cをプリモールド基板405に取り付けるために、エポキシタイプ接着剤、又は任意の他の適切な市販の接着剤を使用することができる。前述した実施例と同様に、望まれる場合には、リード線402aと、半導体ダイ408a、408b、408cの上面にある端子との間に、ワイヤボンド図示せずが形成されることもある。また、ワイヤボンドは、異なる半導体ダイを互いに接続するために使用されることもある。例えば、半導体ダイ408bは、ドライバICダイであってよく、半導体ダイ408a、408cは、パワーICダイであってよい。ドライバICダイは、ワイヤを介してパワーICダイに電気的に結合されることがあり、パワーICを制御することがある。他の実施例では、ワイヤボンドの代わりに、導電クリップなど他の導電構造を使用することができる。図18Dに示されるように、封入材料410が、第1、第2、及び第3の半導体ダイ408a、408b、408cの上に形成されて、半導体ダイパッケージ400を形成する。封入材料410は、標準の成形プロセスを使用して形成することができる。例示の半導体ダイパッケージ400では、リード線402aは、封入材料410の片側のみから延在する。封入プロセスを実施した後、形成されたパッケージは、適切な寸法に整えて形成することができる。図19A及び19Bは、図18A~Dに関して説明したのと同じ一般的なプロセスフローを使用して作成することができるSPMスマートパワーモジュールタイプのパッケージの図を示す。図19Aは、リードフレーム構造を含む基板504のためのフレームとしての役割を果たすフレーム構造502の斜視図を示す。図19Bは、フレーム構造502及び基板504の底面図を示す。第1及び第2の半導体ダイ506a、506bが、基板504上にある。前述したように、リードフレーム構造504aと成形材料504bとを使用して基板504が形成される。前の実施例と同様に、リードフレーム構造504aの一部分が、部分的にエッチングされることがあり、成形材料504aが、成形材料504aの外面と実質的に同一平面にある外面を有する。上述したように、本発明の実施例は、パワー及びドライバIC半導体ダイのための事前定義されたダイパドルを有するハーフエッチング又は部分エッチングされたリードフレーム構造を有することができる。ダイ取付けパドル間の隔離スペーシングは、半導体ダイパッケージの電圧要件によって制御することができる。さらに、リードフレーム構造はプリモールドされることがあり、リードフレーム構造は、成形中のモールドブリーディングを防止するために、テープでバックコートされることがある。また、成形材料の外面は、プリモールド基板内のダイ取付けパドルの外面と実質的に同一平面にあってよい。上述したように、プリモールド集積リードフレーム基板は、他の基板よりも低い反り及び高い全体パネル剛性を有する。さらに、様々な厚さを有するリードフレーム構造を使用してパッケージの熱性能を実現することができるので、直接結合された銅又は絶縁された金属基板のような余剰のヒートシンク又は基板は必要ない。より良い熱伝達が望まれる場合、より厚いリードフレーム構造を使用することができる。本発明の実施例では、サブアセンブリパネルを、最終的なパッケージ寸法に成形することができ、次いで、最終的なパッケージを整えて形成することができる。上述した半導体ダイパッケージは、高い熱効率のパッケージになることがあり、LCD液晶ディスプレイTVモジュールパッケージなどのパッケージに使用することができる。V.ハイパワーモジュールのための基板本発明の他の実施例は、半導体ダイパッケージのためのプリモールド基板、プリモールド基板を製造するための方法、及びプリモールド基板を含む半導体ダイパッケージを対象とする。一実施例では、第1のリードフレーム構造と第2のリードフレーム構造とが得られる。次いで、第1及び第2のリードフレーム構造が、接着層を使用して互いに取り付けられる。次いで、成形材料が、第1のリードフレーム構造、第2のリードフレーム構造、又は接着層に塗布される。図20Aは、本発明の実施例による基板700の上面図を示す。図20Bは、図20Aに示される基板700の上面斜視図を示す。この実施例では、基板700の上面は、4つの導電領域752を含み、それらの導電領域752は、絶縁領域754によって分離され、境界を画されている。絶縁領域754は、導電領域752の間のギャップ758を充填する成形材料を備える。導電領域752は、導電ダイ取付け領域としての役割を果たすことがある。4つの導電領域752が、単一のリードフレーム構造の一部分であってよい。4つの導電領域752の間のギャップが成形材料で充填されるとき、成形材料は、導電領域752の外面と実質的に同一平面にある外面を有する。上述したように、この組合せがプリモールド基板を形成することができる。図20Cは、図20A、20Bに示される基板700の側断面図を示す。図20Cに示されるように、基板700は、互いに面する2つのハーフエッチングリードフレーム構造702を含む。2つのハーフエッチングリードフレーム構造702は、銅、銅合金、又は任意の他の適切な導電材料を備えることができる。2つのハーフエッチングされた又は部分エッチングされたリードフレーム構造702は、2つの厚さ10~20ミルのリードフレーム構造から形成することができ、それらの構造はそれぞれ、いくつかの位置では約5~10ミルの厚さまで部分的にエッチングされている。他の実施例では、リードフレーム構造702は、約20~40ミルの厚さを有することができ、いくつかの位置で約10~20ミルの厚さまでハーフエッチングすることができる。リードフレーム構造702は、好ましくは同じ厚さ及び構成を有する。しかし、これは、全ての場合に必須なわけではない。各リードフレーム構造702は、プリモールド基板内に存在することがある。プリモールド基板、及びそれらの対応するリードフレーム構造702は、リードフレーム構造702の間に配設される接着剤層704に積層されて接触する。積層後、サンドイッチ複合体が形成される。接着剤層704は、任意の適切な形態を有することができ、任意の適切な厚さを有することができる。例えば、接着剤層704の厚さは、いくつかの実施例では約1~3ミルであってよい。また、接着剤層704は、連続又は不連続層の形態であってもよい。接着剤層704は、前述したプリモールド基板及びリードフレーム構造702を互いに結合することができる任意の適切な材料を備えることができる。例えば、接着剤層704は、ポリイミド層ポリイミドテープなどのポリマー層を備えていてよい。他の実施例では、接着剤層702とリードフレーム構造702との間の任意のCTE熱膨張率不整合と、形成されるプリモールド基板が特に大きい場合の任意の界面剪断応力とを減少するために、FR4積層体又は高K接着剤フィルムを使用することが可能である。形成されるリードフレーム構造702と接着剤層との積層体は、生じ得る反りの問題を減少するために対称的であってよい。例えば、図20Cに示されるように、前述した部分エッチングプロセスによって形成された領域702aは、形成された基板700内で互いに向かって内方向に面することができる。また、2つのリードフレーム構造702は、対称的なエッチングパターン及び同様の幾何形状を有することがあり、それによりそれらのリードフレーム構造702は、基板700内に対称的に配設される。サンドイッチ積層体は、リードフレーム構造702の縁部の周りに形成される成形材料706によってさらにプリモールドされる。成形材料706は、エポキシ成形材料、又は任意の他の適切なタイプの成形材料を備えることができる。転写成形プロセス又は他のプロセスを使用して、リードフレーム構造702及び対応するプリモールド基板の縁部の周りに成形材料706を形成することができる。例えば、サンドイッチ積層体は、2つの成形ダイの間に配設されることがあり、成形材料は、よく知られている成形プロセスを使用して、図示されるように成形されることがある。成形材料706は、形成された積層体の界面での自由縁応力を減少する。成形材料706を用いてサンドイッチ積層体をオーバーモールドした後、望まれる場合には、導電領域752の表面をさらに処理することができる。例えば、基板724の上面での露出された導電領域752が、パワーIC半導体ダイのための導電ダイ取付け領域として使用される場合、導電領域752の露出表面は、Ni/Pd/Au又は他の金属層などアンダーバンプ複合物でめっき或いは被覆されることがある。そのような追加の層は、導電領域752に半導体ダイをはんだ付けするためのはんだ付け可能パッドを形成することがある。別の実施例では、導電領域752の露出表面が、絶縁されるように意図されている場合、導電領域752の露出された上面は、陽極処理されることがある。任意の適切な知られている陽極処理プロセスを使用することができる。図20Dは、前の図で説明した基板700の底面斜視図である。基板700及び710は、MLPタイプパッケージの場合と同様にパネル形態で製造することができ、次いで、例えばウェハソーを使用して個片化され、次いで、後続のアセンブリにおいて使用される。以下にさらに詳細に説明するように、そのような実施例は、フレキシブルモジュールアセンブリのための共通のリードフレーム構造を使用して構成することができる。また、そのような実施例を使用して、SIPシングルインラインパッケージを形成することもできる。他の実施例が可能である。図20A~20Dにおける前述した実施例では、リードフレーム構造は、部分的にエッチングされ、次いで成形プロセスが行われて、プリモールド基板を形成する。プリモールド基板は、成形材料の外面と実質的に同一平面にある外面を有するリードフレーム構造を有する。次いで、プリモールド基板は、接着剤層と一体に積層されて、サンドイッチ複合体を形成する。次いで、得られたサンドイッチ複合体が、縁部成形されて、基板を形成する。しかし、他の実施例では、最初の形成プリモールド基板を用いずに、2つの部分的にエッチングされたリードフレーム構造を得て、次いでそれらを接着剤層と一体に積層することが可能である。その後、積層されたリードフレーム構造を次いで成形材料と積層することができ、前述したのと同じ概略形状を有する基板を形成する。2つの部分的にエッチングされたリードフレーム構造の使用を詳細に説明してきたが、2つ以上のエッチングされたリードフレーム構造を組み合わせて、本発明の実施例による組合せ基板を形成することができることを理解されたい。図20E~20Hは、本発明の他の実施例による他の基板を例示する。図20Eは、本発明の実施例による基板710の上面図を示す。基板710は、リードフレーム構造712例えば、銅リードフレーム構造と成形材料714とを含み、成形材料714は、リードフレーム構造712の隙間を充填する。したがって、基板712内の金属パッドを電気的に隔離するために、厚い銅リードフレーム構造を、エポキシ成形材料などの成形材料を用いてプリモールドすることができる。図20F、20G、及び20Hは、それぞれ、基板710の側断面図、上面斜視図、及び底面斜視図を示す。図20Fに示されるように、成形材料714の厚さは、リードフレーム構造712の厚さに実質的に等しい。また、リードフレーム構造712の縁部は、成形材料714によって境界を画され、それにより、成形材料が基板710の外縁部を形成する。本発明の実施例では、前述した基板700、710を、半導体ダイパッケージ内で個別に使用することができる。前の実施例と同様に、半導体ダイは、基板に実装されることがある。望まれる場合には、入力及び出力接続を、実装された半導体ダイと、基板及び/又は外部入力及び/又は出力源との間に形成することができる。次いで、形成されたパッケージを回路板に実装することができる。しかし、他の実施例では、外部リード線を有する基板700、702を提供するために、前述したタイプの基板700、702をフレーム構造に実装することができる。これらの実施例は、図21及び22に示され、以下にさらに詳細に説明する。図21Aは、フレーム部分550aといくつかのリード線550bとを含むフレーム構造550を示す。中央領域550cは、本発明の実施例による基板を受け取ることができる。任意の適切な基板を、中央領域550c内に配置することができる。例えば、中心領域550c内に受け取ることができる基板は、図20Eに示される基板710、又は図20Cに示される基板700であってよい。図21Bは、フレーム構造550の中央領域550c内に配置することができる特定の基板552の上面図を示す。図21Cは、図21Bに示される基板552の底面斜視図を示す。図21D及び21Eに示されるように、基板552がフレーム構造550に取り付けられる前又は後に、いくつかの半導体ダイ554が基板552に実装されることがある。上述したように、任意の適切な導電性接着剤を使用して、半導体ダイ554を基板552に取り付けることができる。さらに、半導体ダイは、上で説明した任意の特性を有することがある。例えば、半導体ダイ554の少なくとも1つが、ドライバIC半導体ダイを含むことがあり、その一方で、半導体ダイ554の少なくとも1つが、パワーIC半導体ダイを含むことがある。半導体ダイ554が基板554に実装された後、その後、半導体ダイアセンブリ560が形成される。図示されるように、半導体ダイ554を含む基板552は、フレーム構造550のリード線550bに取り付けられることがある。リード線550bの底面が、基板552の上側導電面にはんだ付け或いは接着されることがある。代替実施例では、基板552は、半導体ダイ554を有さずに、フレーム構造550のリード線550bに取り付けられることがある。基板552がフレーム構造550のリード線550bに取り付けられた後、半導体ダイ554が、基板552に実装されることがある。図21Fは、半導体ダイアセンブリ560の底面斜視図を示す。図21Gは、半導体ダイアセンブリ560の側断面図を示す。半導体ダイアセンブリ560が形成された後、封入材料576が、半導体ダイ554の上に形成されることがある。図22Aは、半導体ダイパッケージ577の側断面図を示す。この実施例では、半導体ダイパッケージ577は、シングルインラインパッケージSIPである。図22B、22C、及び22Dは、それぞれ半導体ダイパッケージ577の上面斜視図、上面図、及び上面斜視図を示す。得られるパッケージは、高い熱効率のパッケージになることがあり、LCDTVモジュールパッケージに使用することができる。上述した技法を使用してデュアルインラインパッケージDIPを形成することもできることを理解されたい。デュアルインラインパッケージを形成するためには、前述したフレーム構造550は、中心領域550cに向けて内方向に面する2組のリード線を有することになる。次いで、両組のリード線が、基板その上に実装された半導体ダイを有する、又は有さないに取り付けられ、次いで、得られたアセンブリが、上述したように封入されて、DIPタイプの半導体ダイパッケージを形成する。上述した実施例は、従来の構造に勝るいくつかの利点を有する。例えば、銅直接接合DBC基板と比べると、DBC基板は、高価なベース材料及び高い処理温度の使用を必要とするので、本発明の実施例のほうが費用がかからない。また、DBC基板では、DBC内の銅とセラミックとの間の熱的不整合が、高い界面応力を誘発することがあり、パッケージ信頼性の問題を誘発することがある。さらに、DBC基板を形成するために必要とされる高い処理温度が、より高いパネル反りを生み出すことがある。サーマルクラッドボードが、別のタイプの基板である。これらは、アルミニウム1~1.5mm、誘電体50~80ミクロン、銅35~400ミクロン、及び無電解ニッケル3~5ミクロンの組合せを使用する。本発明の実施例は、サーマルクラッドボードに勝るいくつかの利点を有する。例えば、サーマルクラッドボードに比べて、本発明の実施例は、より少ない層を必要とし、したがってより低いコストで製造される。さらに、サーマルクラッドボードは、本発明の実施例よりも高い熱抵抗を有し、より大きなCTE不整合の問題を有することがある。熱的不整合は、高い界面応力を生成することがあり、パッケージ信頼性の問題を誘発することがある。最後に、上に示されるように、本発明の実施例は、フレキシブルモジュールアセンブリのための共通のリードフレーム構造を用いて構成することができる。VI.電圧調整器を含むパッケージ内のシステム上述した実施例の多くは、半導体ダイパッケージ内のプリモールド基板の形成及び使用に関する。前述の半導体ダイパッケージ実施例は、パワー半導体ダイパッケージのための特定の構成を対象とする。半導体ダイパッケージは、電源及び/又は電圧調整器と共に使用されることがある。以下に説明する実施例は、上述した任意のプリモールド基板、又は1つ又は複数の半導体ダイを支持することができる任意の他の適切な基板を使用することができる。ブロードバンド用途の需要が高まるにつれて、マイクロプロセッサの設計要件は、より複雑になっている。これは、CPUクロック周波数を上昇させており、これが電力消費の増加をもたらしている。一般に、電圧調整器が、以下の要件を念頭において設計される。1電圧調整器が、高い反応を有し、低い電圧で動作し、高い電流レベル例えば1.3V及び70Aの出力~0.8V及び150Aの出力に対応する。2電圧調整器が、任意の生じ得る損失を低レベルで保つために、より高いスイッチング周波数で高い効率を有する。高周波数及び高効率動作を組み合わせる電圧調整器を作成するために、パワーMOSFETに組み込まれる個々のデバイスそれぞれを改良し、また、デバイス間の配線の寄生インダクタンスを低減することが望まれる。ドライバICとハイ及びローサイドパワーMOSFETとを単一のパッケージ内に集積することによって、実質的な効率向上を、有意な小型化と共に実現することができる。同期バックコンバータなどのための従来のパッケージは、典型的には、ドライバIC、ハイサイドMOSFETダイ、及びローサイドMOSFETダイそれぞれに関して1つずつ、3つのダイパドルを有する。従来のパッケージでは、ハイサイドMOSFETソースが、ボンドワイヤを用いてローサイドMOSFETドレインに接続される。これは、高い寄生インダクタンスを生み出す。さらに、従来のパッケージでは、ハイサイド及びローサイドMOSFETゲート、ソース、及びドレインへのドライバICの接続も、ボンドワイヤを使用して行われる。個別のパドルを使用することが、より長いボンドワイヤの使用を必要とする。そのような要因が、従来のパッケージの高周波数パワー効率及び熱性能を低減する。一般に、マルチダイパドルパッケージは、本発明の実施例よりも低いパッケージ信頼性レベルを有する。同期バックコンバータは、ドライバICと、ハイサイドパワーMOSFETと、ローサイドパワーMOSFETとを使用することができる。図23は、典型的な同期バックコンバータの簡略化された概略図を示す。同期バックコンバータSBC670は、ハイサイド金属酸化物半導体電界効果トランジスタMOSFET672と、ローサイドMOSFET674とを含む。ローサイドMOSFET674のドレインDが、ハイサイドMOSFET672のソースSに電気的に接続される。ほとんどの商業的に製造されているMOSFETは、垂直型デバイスであり、ゲート、ドレイン、及びソースへの外部接続点が、デバイスの同じ幾何平面上にあるようにパッケージされる。SBC670内でのハイ及びローサイドMOSFET672及び674のそれぞれソースSとドレインDとの間の接続は、望ましくは、SBC670が高い動作/スイッチング周波数に対して適正に使用されるように、非常に低いインダクタンスを有する。MOSFET672及び674がディスクリートデバイスとして構成される場合、SBC670の回路レイアウトの設計は、望ましくは、寄生インダクタンスを減少するように最適化される。別法として、SBC670は、単一パッケージ内の単一コンバータにおける完全集積型同期バックコンバータとして構成することができ、これは、ハイ及びローサイドMOSFET672及び674のそれぞれソースSとドレインDとの間の接続における寄生インダクタンスを減少するように設計されて配置される。しかし、そのような完全集積型デバイスは、かなり用途及び/又は設計に特有のデバイスになる傾向があり、それらは、他の用途及び/又は設計と適合性がないことが多い。さらに、MOSFETを接続するプリント回路板トレース/導体は、典型的には、高レベルの電流に妥当な搬送によく適していない。本発明の実施例では、新規のデュアルコモンパドルパッケージ例えば9×5mm-26ピン両面フラット、ノンリードパッケージが、従来のパッケージに関わる問題を克服することができる。本発明の実施例は、以下の特性を有することができる。ドライバIC、ハイサイドMOSFET、及びローサイドMOSFETが、同じパドルを共有することがある。ハイサイドMOSFETが、ダイパドルに取り付けられたフリップチップであってよく、ローサイドMOSFETは、従来の軟質はんだダイ取付け材料を使用することができる。したがって、ハイサイドMOSFETのソースが、ダイ取付けパドルを介してローサイドMOSFETのドレインに自動的に接続される。ハイサイドMOSFETのドレインは、1つ又は複数の金属ストリップクリップボンド又は1つ又は複数のワイヤボンドを用いて外部ピンに接続することができる。また、ワイヤ長を低減するために、ドライバICを、ハイ及びローサイドMOSFETの間に位置させることができる。ドライバICは、それをMOSFETから隔離するために非導電ダイ取付け材料を使用する。本発明の実施例によるパッケージは、8×8QFNパッケージなど従来のパッケージに比べて、より小さなフットプリント例えば70及びより少ないピン数例えば26を有する。本発明の実施例による1つの例示的な方法は、導電ダイ取付け表面を備える基板を得るステップと、ハイサイドトランジスタ入力を含むハイサイドトランジスタを基板に取り付けるステップとを含む。ハイサイドトランジスタ入力は、導電ダイ取付け表面に結合される。ローサイドトランジスタ出力を有するローサイドトランジスタも、基板に取り付けられる。ローサイドトランジスタ入力は、導電ダイ取付け表面に結合される。図24Aは、本発明の実施例による半導体ダイパッケージ600の側断面図を示す。半導体ダイパッケージ600は、基板610に実装されたローサイドトランジスタ606と、ハイサイドトランジスタ602と、制御ダイ604とを有する。図24Bは、図24Aに示される半導体ダイパッケージ600の上面図を示す。図24Cは、図24Aに示される半導体ダイパッケージ600の斜視図を示す。図24B及び24Cの両方を参照すると、半導体ダイパッケージ600は、基板610に実装されたローサイドトランジスタダイ606と、ハイサイドトランジスタダイ602と、制御ダイ604とを有する。ハイサイドトランジスタダイ602内のハイサイドトランジスタと、ローサイドトランジスタダイ606内のローサイドトランジスタは、垂直型パワーMOSFETなどのパワートランジスタにすることができる。垂直型パワーMOSFETダイは、上でさらに詳細に説明した。この実施例では、基板610は、ハイサイドソースリード線610cと、ハイサイドゲートリード線610hと、導電ダイ取付け表面610gと、ローサイドソースリード線610aと、制御リード線610bとを含む。基板610は、上述したように、プリモールド基板であってよく、単一の導電リードフレーム構造であってよく、又は何らかの他の適切な構造であってよい。導電ダイ取付け表面610gは、基板610の表面の一部、又は基板610の上面全体を占有することがある。ハイサイドMOSFETダイ602へのいくつかの接続が存在することがある。例えば、ドレインクリップ612が、ハイサイドMOSFETダイ602内のドレイン領域に取り付けられる。ハイサイドMOSFETダイ602内のドレイン領域をドレインクリップ612に電気的及び機械的に結合するために、いくつかのはんだ構造622aが使用されることがある。1つ又は複数のドレインワイヤが、この実施例でのドレインクリップ612の代わりに、又はドレインクリップ612に加えて使用されることもある。図24Bに示されるように、ハイサイドMOSFETダイ602内のゲート領域が、ゲートリード線610hに結合される。はんだ構造622bが、ゲートリード線610hを、ハイサイドMOSFETダイ602内のゲート構造に結合することができる。ハイサイドMOSFETダイ602内のソース領域は、導電ダイ取付け表面610gに結合される。また、ハイサイドMOSFETダイ602内のソース領域を導電ダイ取付け表面610gに電気的に結合するために、はんだ図示せずが使用されることもある。また、ローサイドMOSFETダイ606へのいくつかの接続が存在することがある。例えば、ソースワイヤ616aが、ローサイドMOSFETダイ606内のソース領域を、基板610のソースリード線610aに結合することができる。代替として、1つ又は複数のソースクリップを、ソースワイヤ616aの代わりに、又はソースワイヤ616aに加えて使用することができる。ソースワイヤ616aは、銅、金、又は任意の他の適切な材料を備えることができる。ローサイドMOSFETダイ606のゲート領域は、ワイヤ616cを使用して制御チップ604に結合される。ローサイドMOSFETダイ606のドレイン領域は、はんだなど導電ダイ取付け材料を介して、基板610の導電ダイ取付け表面610gに結合される。ローサイドMOSFETダイ606のドレイン領域をダイ取付け表面610gに取り付けるために、鉛ベース又は無鉛ベースのはんだを使用することができる。また、制御チップ604が、基板610の導電ダイ取付け表面610g上に実装され、しかし基板610から電気的に隔離されることがある。いくつかの結合ワイヤ616eが、制御チップ604内の端子を制御リード線610bに結合することができる。また、ワイヤ602dが、制御チップ604内の端子を導電ダイ取付け表面610gに結合することができる。いくつかの場合には、ボンドワイヤの代わりに導電クリップを使用することができる。図24Dは、基板610の底面図を示す。図24Dに示されるように、基板610の底面は、ハーフエッチング部分610iを有することがある。図24Eは、半導体ダイパッケージ600の斜視図を示す。図25は、本発明の別の実施例による基板610の側断面図を示す。基板610は、成形材料692で充填された凹部690を含む。制御チップ604が、成形材料692の上にある。成形材料692は、制御チップ604を基板610の導電部分から電気的に隔離する。前の実施例と同様に、ローサイドMOSFETダイ606及びハイサイドMOSFETダイ602が、基板610の上にある。凹部690は、エッチング、ミリングなどによって形成されることがある。成形材料692が、凹部内に堆積され、その後、続いて硬化又は凝固されることがある。図25に示される実施例は、いくつかの利点を有する。例えば、成形材料692は、形成される半導体ダイパッケージの高さを増加することなく、制御チップ604をハイ及びローサイドダイ602、606から電気的に隔離する。上で説明した実施例は、いくつかの利点を有する。そのような利点は、より小さなフットプリントと、より良い熱及び電気性能とを含む。そのような実施例は、シングルインラインパッケージ及びデュアルインラインパッケージを含めた様々なパッケージ構成で使用することができる。上述した任意の実施例及び/又はその実施例の任意の特徴を、本発明の範囲から逸脱することなく、任意の他の1つ又は複数の実施例及び/又は1つ又は複数の特徴と組み合わせることができる。例えば、図1~2に示される実施例に関してパッケージタイプモジュール内のシステムは特に説明していないが、そのような実施例は、本発明の精神及び範囲から逸脱することなく、パッケージタイプモジュール内のシステムに使用されることもあることを理解されたい。上の説明は、例示的なものであり、限定的なものではない。本発明の多くの変形が、本開示を考察すれば当業者に明らかになろう。したがって、本発明の範囲は、上の説明を参照して決定されるべきでなく、頭記の特許請求の範囲、並びにその完全な範囲又は等価箇所を参照して決定されるべきである。上面、底面、上側、下側など位置に関する任意の言及は図面を参照しており、説明を簡単にするために使用され、限定することは意図されていない。それらは、絶対位置に言及するものとは意図されていない。上述した半導体ダイパッケージは、任意の適切な電気装置で使用することができる。例えば、それらは、パーソナルコンピュータ、サーバコンピュータ、携帯電話、電気器具などで使用されることがある。単数形の不定冠詞及び定冠詞a、an、又はtheの使用は、そうでないことが特に示されていない限り、1つ又は複数を意味するものと意図されている。上で言及した全ての特許、特許出願、刊行物、及び説明は、それらの全体を、本明細書においてあらゆる目的で参照として組み込む。従来技術であると認められるものはない。