"直流電圧が入力される電源入力部と、直流電圧が出力される電源出力部と、主スイッチ素子及び従スイッチ素子による直列回路と、前記主スイッチ素子と前記従スイッチ素子との接続点に一端が接続されたインダクタと、前記電源出力部に接続されたキャパシタと、を備え、前記電源入力部に入力されるDC電圧を変換して前記電源出力部に接続される負荷へDC電圧を供給するDC-DCコンバータにおいて、前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号を発生する従スイッチ制御信号発生回路とを有し、前記従スイッチ制御信号発生回路は、検出用キャパシタと、この検出用キャパシタを前記主スイッチ素子及び前記従スイッチ素子のスイッチング期間に応じて充放電する充放電回路と、前記検出用キャパシタの電位を基に前記従スイッチ制御信号を出力する従スイッチ制御信号出力回路とを備えた、DC-DCコンバータ。前記従スイッチ制御信号出力回路は、前記検出用キャパシタの電位を入力してレベルシフトした電圧信号を出力するレベルシフト回路を備えた、請求項1に記載のDC-DCコンバータ。前記従スイッチ制御信号出力回路は、前記検出用キャパシタの電圧信号を論理レベルの信号に変換して前記従スイッチ制御信号として出力する論理回路を備えた、請求項1または2に記載のDC-DCコンバータ。前記主スイッチ素子と前記従スイッチ素子との接続点と電源出力部との間に、前記インダクタ及びキャパシタによる平滑回路が接続され、前記電源入力部に入力される電圧をVi、前記電源出力部から出力される電圧をVoで表すと、Viにほぼ比例した電流を発生する第1の電流源と、Voにほぼ比例した電流を発生する第2の電流源と、を備え、前記主スイッチ素子のオン期間に第1の電流源と第2の電流源との差電流で前記検出用キャパシタの電位が第1方向へ変化し、前記従スイッチ素子のオン期間に第2の電流源の電流で前記検出用キャパシタの電位が第2方向へ変化するように、前記第1の電流源および前記第2の電流源が接続された、請求項1~3のいずれかに記載のDC-DCコンバータ。前記第2の電流源の電圧電流変換率をa前記第1の電流源の電圧電流変換率をbとしたとき、aをbとほぼ等しくもしくは小さくした、請求項4に記載のDC-DCコンバータ。前記主スイッチ素子と前記従スイッチ素子との接続点と電源入力部との間に、前記インダクタが接続され、前記電源入力部に入力される電圧をVi、前記電源出力部から出力される電圧をVoで表すと、Viにほぼ比例した電流を発生する第1の電流源と、Voにほぼ比例した電流を発生する第2の電流源と、を備え、前記主スイッチ素子のオン期間に第1の電流源の電流で前記キャパシタの電位が第1方向へ変化し、前記従スイッチ素子のオン期間に第1と第2の電流源の差電流で前記キャパシタの電位が第2方向へ変化するように、前記第1の電流源および前記第2の電流源が接続された、請求項1~3のいずれかに記載のDC-DCコンバータ。前記第2の電流源の電圧電流変換率をa前記第1の電流源の電圧電流変換率をbとしたとき、aをbとほぼ等しくもしくは小さくした、請求項6に記載のDC-DCコンバータ。ところが、図1に示される従来のDC-DCコンバータは、容量電位が0Vになることを比較器により検知する構成であるため、周波数が高くなるとともに比較器における伝搬遅延時間が無視できなくなる。すなわち、比較器の出力は伝搬遅延時間分だけ応答遅れがあるので、この遅れ分に起因して軽負荷時に電流の逆流が生じで損失が発生する。伝搬遅延時間の短い比較器を用いれば電流の逆流時間は短縮化されるが、伝搬遅延時間の短い高速比較器は一般に消費電力が非常に大きいのでDC-DCコンバータ全体の効率が低下する。また、図1のようにオフセットさせた基準電圧Vref1を用いた遅延補償方法が既知であるが、動作条件ごとに遅延時間が異なるため補償が不完全になる。またVref1はバンドギャップなどの安定電圧回路で構成しなければならず、回路面積を要するなどの解決すべき課題がある。そこで本発明は、比較器を用いることなくインダクタ電流の逆流を防止して高効率なDC-DCコンバータを提供することを目的としている。本発明の第1の態様のDC-DCコンバータは、直流電圧が入力される電源入力部に直列接続された、主スイッチ素子及び従スイッチ素子の直列回路と、インダクタ及びキャパシタを含み、前記主スイッチ素子と前記従スイッチ素子との接続点と電源出力部との間に設けられた平滑回路と、を備え、前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号を発生する従スイッチ制御信号発生回路とを有し、前記従スイッチ制御信号発生回路は、検出用キャパシタと、この検出用キャパシタを前記主スイッチ素子及び前記従スイッチ素子のスイッチング期間に応じて充放電する充放電回路と、前記検出用キャパシタの電位を基に前記従スイッチ制御信号を出力する従スイッチ制御信号出力回路とを備えたことを特徴とする。この構成によれば、コンパレータを用いないで、容量電位をそのまま次の論理回路の入力に用いるので、遅延時間の少ない高速比較器を用いることによる電力消費を防ぐことができるとともに、従来必要であった比較器そのものも不要となるため、電力効率を向上できる。本発明の第2の態様のDC-DCコンバータは、前記キャパシタの電位を入力してレベルシフトした電圧信号を出力するレベルシフト回路を備えたことを特徴とする。この構成によれば、前記キャパシタのキャパシタンスや充放電に用いる電流源の電流値を小さくでき、回路を小型化、低消費電力化できる。本発明の第3の態様のDC-DCコンバータは、キャパシタ電圧信号を論理レベルの信号に変換して前記従スイッチ制御信号として出力する論理回路を備えたことを特徴とする。この構成によれば、パルス発生回路へ与える従スイッチ制御信号を論理レベルの信号で与えることになり、より安定した制御を行える。本発明の第4の態様のDC-DCコンバータは、前記主スイッチ素子と前記従スイッチ素子との接続点と電源出力部との間に、前記インダクタ及びキャパシタによる平滑回路が接続され、すなわち降圧型DC-DCコンバータであり、前記電源入力部に入力される電圧をVi、前記電源出力部から出力される電圧をVoで表すと、Viにほぼ比例した電流を発生する第1の電流源と、Voにほぼ比例した電流を発生する第2の電流源と、を備え、前記主スイッチ素子のオン期間に第1の電流源と第2の電流源との差電流で前記キャパシタの電位が第1方向へ変化し、前記従スイッチ素子のオン期間に第2の電流源で前記キャパシタの電位が第2方向へ変化するように、前記第1の電流源および前記第2の電流源が接続されたことを特徴とする。本発明の第5の態様のDC-DCコンバータは、前記第2の電流源の電圧電流変換率を前記第1の電流源の電圧電流変換率とほぼ等しくもしくは小さくしたことを特徴とする。この構成により、誤差要因によって通常負荷時や重負荷時に従スイッチ素子のボディダイオードに電流が流れる現象を防止できる。本発明の第6の態様のDC-DCコンバータは、前記主スイッチ素子と前記従スイッチ素子との接続点と電源入力部との間に、前記インダクタが接続され、すなわち昇圧型DC-DCコンバータであり、前記電源入力部に入力される電圧をVi、前記電源出力部から出力される電圧をVoで表すと、Viにほぼ比例した電流を発生する第1の電流源と、Voにほぼ比例した電流を発生する第2の電流源と、を備え、前記主スイッチ素子のオン期間に第1の電流源で前記キャパシタの電位が第1方向へ変化し、前記従スイッチ素子のオン期間に第1の電流源と第2の電流源との差電流で前記キャパシタの電位が第2方向へ変化するように、前記第1の電流源および前記第2の電流源が接続されたことを特徴とする。本発明の第7の態様のDC-DCコンバータは、前記第2の電流源の電圧電流変換率を前記第1の電流源の電圧電流変換率とほぼ等しくもしくは小さくしたことを特徴とする。この構成により、誤差要因によって通常負荷時や重負荷時に従スイッチ素子のボディダイオードに電流が流れる現象を防止できる。本発明によれば、コンパレータを用いないで、容量電位をそのまま次の論理回路の入力に用いるので、遅延時間の少ない高速比較器を用いることによる電力消費を防ぐことができるとともに、従来必要であった比較器自体の電力消費も不要となり、電力効率を向上できる。《第1の実施形態》本発明の第1の実施形態に係るDC-DCコンバータについて各図を参照して説明する。図2は、本発明の第1の実施形態に係るDC-DCコンバータ301の全体の回路図である。このDC-DCコンバータ301は、所定の直流電圧が入力される電源入力部Viに直列接続された、主スイッチ素子Q11及び従スイッチ素子Q12の直列回路と、主スイッチ素子Q11と従スイッチ素子Q12との接続点と電源出力部Voとの間に設けられたインダクタL1及びキャパシタC1から構成される平滑回路と、を備えている。このDC-DCコンバータは電源出力部Voから負荷へ一定の直流電圧で電力を供給する降圧チョッパー型のDC-DCコンバータである。図2において、パルス生成回路50は、抵抗R3,R4、誤差増幅器EA、基準電圧発生回路VREF、ランプ波形信号発生回路RAMP、コンパレータCOMP2及びPWM/PFM信号発生回路51で構成されている。誤差増幅器EAは、電源出力部Voの出力電圧が抵抗R3,R4で分圧された電圧と基準電圧発生回路VREFによる基準電圧VREFとの誤差電圧を増幅する。コンパレータCOMP2は誤差増幅器EAの出力電圧とランプ波形信号発生回路RAMPによるランプ波形信号とを比較し、PWM制御信号を出力する。PWM/PFM信号発生回路51はドライブ回路70に対してPC信号を出力する。このPC信号によって、重負荷時においてはPWM制御となり、軽負荷においてはPFM制御となる。従スイッチ制御信号発生回路60は、主スイッチ素子Q11のゲートに与えられるPGATE信号、従スイッチ素子Q12のゲートに与えられるNGATE信号の反転信号であるNGATEB信号、電源入力部Viの電圧Viおよび電源出力部Voの電圧Voを入力し、従スイッチ制御信号NCTLを出力する。ドライブ回路70は、インバータNOTゲートIN1~IN6、NORゲートNOR1、インバータIN7~IN12、及びNORゲートNOR2,NOR3を備えている。主スイッチ素子Q11のゲートには、インバータNOTゲートIN1~IN6及びNORゲートNOR1が接続されている。主スイッチ素子Q11はこれらの論理回路を介してPC信号及びNGATE信号より生成されるPGATE信号によって制御される。また、従スイッチ素子Q12のゲートには、インバータIN7~IN12及びNORゲートNOR2,NOR3が接続されている。従スイッチ素子Q12はこれらの論理回路を介してPC信号、PGATE反転信号及びNCTL信号より生成されるNGATE信号によって制御される。主スイッチ素子Q11はPチャンネルMOS-FETであるので、PGATE信号がローレベルのときオンする。従スイッチ素子Q12はNチャンネルMOS-FETであるので、NGATE信号がハイレベルのときオンする。主スイッチ素子Q11のオン期間このとき従スイッチ素子Q12はオフに電源入力部Viから電源出力部Vo方向へインダクタL1に電流が流れる。その後、主スイッチ素子Q11がオフし、従スイッチ素子Q12がオンすると、インダクタL1の電流は従スイッチ素子Q12を介して流れる。図3は前記従スイッチ制御信号発生回路60の回路図である。図3に示すように、従スイッチ制御信号発生回路60は、抵抗R11,R12による分圧回路、抵抗R21,R22による分圧回路、電圧電流変換回路61,64、カレントミラー回路62,63,65、およびキャパシタC11を備えている。電圧電流変換回路61はPチャンネルMOS-FETP3,P4、NチャンネルMOS-FETN1,N2,N5,N6および抵抗R13により構成されていて、抵抗R11,R12の分圧出力電圧を非反転入力し、抵抗R13の降下電圧を反転入力する。カレントミラー回路62は、PチャンネルMOS-FETP7,P8,P9で構成されている。抵抗R13の降下電圧は負帰還され、この電圧電流変換回路61の出力がN6のゲートへ出力されるので、結局、抵抗R13の降下電圧と、抵抗R11,R12の分圧電圧は等しい電圧となる。そのため、カレントミラー回路62の左辺には電源入力部Viの電圧Viに比例した電流I1が流れる。このカレントミラー回路62の電流比を1:1とすれば、MOS-FETP9がオンのとき、カレントミラー回路62の右辺に電流I1が流れる。カレントミラー回路63は、NチャンネルMOS-FETN10,N11で構成されている。このカレントミラー回路63の電流比を1:1とすれば、MOS-FETN11に電流I1が流れる。電圧電流変換回路64はPチャンネルMOS-FETP23,P24、NチャンネルMOS-FETN21,N22,N25,N26および抵抗R23により構成されていて、抵抗R21,R22の分圧出力電圧を非反転入力し、抵抗R23の降下電圧を反転入力する。カレントミラー回路65は、PチャンネルMOS-FETP27,P28,P29、P30で構成されている。抵抗R23の降下電圧は負帰還され、この電圧電流変換回路64の出力がN26のゲートへ出力されるので、結局、R23の電圧降下と、抵抗R21,R22の分圧電圧は等しい電圧となる。そのため、カレントミラー回路65の左辺には電源出力部Voの電圧Voに比例した電流I2が流れる。このカレントミラー回路65の電流比を1:1とすれば、MOS-FETP29またはP30がオンのとき、カレントミラー回路65の右辺に電流I2が流れる。キャパシタC11の電圧はNCTL信号として出力される。図2に示したNORゲートNOR3の出力をLレベルからHレベルへの状態遷移させる入力のしきい値をVtLとすれば、NCTL信号の電圧がしきい値VtLを超えたとき、NGATE信号がLレベルとなって、従スイッチ素子Q12が強制的にターンオフする。図3に示した従スイッチ制御信号発生回路60のPGATE信号、NGATEB信号、MOS-FETP9,P29,P30、図2に示した主スイッチ素子Q11、従スイッチ素子Q12の状態およびキャパシタC11に流れる電流の関係は次のとおりである。[表1]____________________________PGATENGATEBQ11Q12P9P29P30C11電流____________________________LHonoffononoffI2I1HLoffonoffoffonI2____________________________したがって、主スイッチ素子Q11のオン期間にキャパシタC11が電流で放電され、従スイッチ素子Q12のオン期間にキャパシタC11が電流I2で充電される。図4Aは、図3に示したキャパシタC11に対する充放電回路を簡略化して表した図である。図4Aにおいて第1の電流源CS11は、図3に示した電圧電流変換回路61およびカレントミラー回路62,63による回路であり、PGATE信号がLレベルのときオンする。また、第2の電流源CS12は、図3に示した電圧電流変換回路64およびカレントミラー回路65による回路であり、PGATE信号またはNGATEB信号がLレベルのときオンする。ここで、第1の電流源CS11の電圧電流変換率をa、第2の電流源CS12の電圧電流変換率をb、とすると、I1aVi、I2bVoの関係で表される。したがって、キャパシタC11は、主スイッチ素子Q11のオン期間に、bVoaVi<0に対応する傾きで電位が下降し、従スイッチ素子Q12のオン期間に、bVoに対応する傾きで電位が上昇することになる。図4Bは、PGATE信号、NGATE信号、インダクタL1に流れる電流I、およびNCTL信号の波形図である。時刻t0でPGATE信号がLレベルになると主スイッチ素子Q11がターンオンする。このPGATE信号がLレベルである期間τ1で、インダクタL1に流れる電流が上昇する。図3、図4Aに示したキャパシタC11の充電電圧の初期値がVtLであるとすると、主スイッチ素子Q11のオン期間τ1で、キャパシタC11の電圧はVtLから低下を続ける。その後、時刻t1で、PGATE信号がHレベル、NGATE信号がHレベルNGATEB信号がLレベルになると、主スイッチ素子Q11がターンオフし、従スイッチ素子Q12がターンオンする。このNGATE信号がHレベルNGATEB信号がLレベルである期間τ2で、インダクタL1に流れる電流Iが下降する。また、キャパシタC11の充電電圧は、時刻t1での電圧から上昇を続ける。時刻t2で、キャパシタC11の電圧がVtLを超えたとき、NCTL信号が実質的にHレベルとなって、従スイッチ素子Q12が強制的にターンオフされる。すなわち、既に述べたように、図2に示したNORゲートNOR3の入力信号のLレベルからHレベルへの状態遷移のしきい値はVtLであるので、NCTL信号の電圧がVtLに達したとき、NGATE信号がLレベルになるので、従スイッチ素子Q12が強制的にターンオフする。τ1の区間ではインダクタ電流はViVoに比例して増加し、τ2の区間ではVo<0に比例して減少する。abとすると、インダクタ電流が0となる時刻とNCTLがVtLに達する時刻が一致する。従って逆流が防止される。前記第1の電流源CS11の電圧電流変換率aと、第2の電流源CS12の電圧電流変換率bは、a≧bの関係とする。a=bであれば、図4Bに示したとおり、t2でNCTL信号はVtLに達する。また図5に示すように重負荷側に動作が動くとNCTLは低電位側に動き、従スイッチ制御信号発生回路60は機能しなくなる。こうして、逆流防止は軽負荷時のみ機能し、通常負荷時/重負荷時は最小限のデッドタイムでPWM動作する。しかし、何らかの誤差要因でa<bとなるとNCTLによりQ12のスイッチオフタイミングが早まると共に、通常負荷時や重負荷時にあっても、キャパシタC11が徐々に充電され、従スイッチの強制オフ制御を行ってしまう。このため、同期整流時間が減って従スイッチ素子のボディダイオードを流れる時間が増えるので、効率低下や制御の不安定性の要因となる。そこで、第2の電流源の電圧電流変換率bを前記第1の電流源の電圧電流変換率aより予め少し小さくしておくことが望ましい。このことにより、従スイッチ素子のターンオフタイミングが遅くなる方向にキャパシタC11の電位が変化するので、誤差要因によって通常負荷時や重負荷時に従スイッチ制御信号発生回路60の機能が確実に無効になる。なお、厳密には、a>bとすると軽負荷時に逆流が生じるが、a=bからのずれがわずかであるため、逆流による損失は軽微である。この電圧電流変換率のバランス関係の設定については後に示す他の実施形態に関しても同様である。図5は、負荷が変動したときの、PGATE信号、NGATE信号、インダクタL1電流I、およびNCTL信号の波形図である。図5での時刻t1,t2,t3、時間τ1,τ2は、図4Bでの時刻t1,t2,t3、時間τ1,τ2にそれぞれ対応している。軽負荷では、主スイッチ素子Q11および従スイッチ素子Q12が共にオフする電流不連続モードで動作する。この軽負荷での出力電圧の安定化は前述したPFM制御によって行われる。負荷が通常負荷になると、主スイッチ素子Q11と従スイッチ素子Q12が交互にオン/オフして、インダクタ電流Iが連続的に流れる電流連続モードで動作する。この通常負荷での出力電圧の安定化は前述したPWM制御によって行われる。《第2の実施形態》図6Aは第2の実施形態に係るDC-DCコンバータの従スイッチ制御信号発生回路のキャパシタC21に対する充放電回路を簡略化して表した図である。DC-DCコンバータ全体の構成は図2に示したものと同じである。したがって、DC-DCコンバータ各部の動作については図2中に示した符号を用いて説明する。第1の実施形態では図4に示したように、グランド電位側にキャパシタC11を設け、そのキャパシタC11の電圧をNCTL信号として出力するように構成した。第2の実施形態では、電源電位側にキャパシタC21を設け、電源電圧ViからキャパシタC21の電圧分だけ下がった電圧をNCTL信号として出力する。図6Aにおいて第1の電流源CS21は、PGATE信号がLレベルのときオンする。また、第2の電流源CS22は、PGATE信号またはNGATEB信号がLレベルのときオンする。ここで、第1の電流源CS21の電圧電流変換率をa、第2の電流源CS22の電圧電流変換率をb、とすると、I1aVi、I2bVoの関係で表される。したがって、キャパシタC21は、主スイッチ素子Q11のオン期間に、aVibVoに対応する傾きで充電され、従スイッチ素子Q12のオン期間に、bVoに比例した傾きで放電されることになる。図6Bは、PGATE信号、NGATE信号、キャパシタC21の電圧V、およびNCTL信号の波形図である。時刻t0でPGATE信号がLレベルになると主スイッチ素子Q11図2参照がターンオンする。このPGATE信号がLレベルである期間τ1で、インダクタL1図2参照に流れる電流が上昇する。図6Aに示したキャパシタC21の充電電圧の初期値がViVtLであるとすると、PGATE信号がLレベルである期間τ1で、キャパシタC11の電圧はViVtLからaVibVoに比例した傾きで上昇する。その後、時刻t1で、PGATE信号がHレベル、NGATE信号がHレベルNGATEB信号がLレベルになると、主スイッチ素子Q11がターンオフし、従スイッチ素子Q12図2参照がターンオンする。このNGATE信号がHレベルNGATEB信号がLレベルである期間τ2で、インダクタL1に流れる電流が下降する。また、キャパシタC21はbVoに比例した傾きで放電される。NCTL信号は電源入力部Viの電圧ViからキャパシタC21の電圧Vを差し引いた電圧であるので、図8に示したようにVとは増減方向を反転した波形となる。時刻t2で、キャパシタC21の電圧がViVtLまで低下したとき、NCTL信号が実質的にHレベルとなって、従スイッチ素子Q12が強制的にターンオフされる。すなわち、既に述べたように、図2に示したNORゲートNOR3の入力信号のLレベルからHレベルへの状態遷移のしきい値はVtLであるので、NCTL信号の電圧がVtLを超えたとき、NGATE信号がLレベルとなって、従スイッチ素子Q12が強制的にターンオフする。これによりインダクタ電流の逆流が防止される。《第3の実施形態》図7Aは第3の実施形態に係るDC-DCコンバータの従スイッチ制御信号発生回路のキャパシタC31に対する充放電回路を簡略化して表した図である。DC-DCコンバータ全体の構成は図2に示したものと同じであるので、DC-DCコンバータ各部の動作については図2中に示した符号を用いて説明する。但し、第3の実施形態ではドライブ回路70は、NCTL信号がHレベルになったときにNGATE信号がLレベルになるものとする。これは例えばNOR3のNCTL信号入力部にインバータを挿入することで実現できる。図7Aにおいて第1の電流源CS31は、PGATE信号がLレベルのときオンする。また、第2の電流源CS32は、PGATE信号またはNGATEB信号がLレベルのときオンする。ここで、第1の電流源CS31の電圧電流変換率をa、第2の電流源CS32の電圧電流変換率をb、とすると、I1aVi、I2bVoの関係で表される。したがって、キャパシタC31は、主スイッチ素子Q11のオン期間に、aVibVoに対応する傾きで充電され、従スイッチ素子Q12のオン期間に、bVoに比例した傾きで放電されることになる。図7Bは、PGATE信号、NGATE信号、およびNCTL信号の波形図である。時刻t0でPGATE信号がLレベルになると主スイッチ素子Q11図2参照がターンオンする。このPGATE信号がLレベルである期間τ1で、インダクタL1図2参照に流れる電流が上昇する。また、キャパシタC31の電圧はaVibVoに比例した傾きで上昇する。その後、時刻t1で、PGATE信号がHレベル、NGATE信号がHレベルNGATEB信号がLレベルになると、主スイッチ素子Q11がターンオフし、従スイッチ素子Q12図2参照がターンオンする。このNGATE信号がHレベルNGATEB信号がLレベルである期間τ2で、インダクタL1に流れる電流が下降する。また、キャパシタC31はbVoに比例した傾きで放電される。時刻t2で、キャパシタC31の電圧がVtHまで低下したとき、NCTL信号が実質的にLレベルとなって、従スイッチ素子Q12が強制的にターンオフされる。これによりインダクタ電流の逆流が防止される。《第4の実施形態》図8Aは第4の実施形態に係るDC-DCコンバータの従スイッチ制御信号発生回路のキャパシタC41に対する充放電回路を簡略化して表した図である。DC-DCコンバータ全体の構成は図2に示したものと同じであるので、DC-DCコンバータ各部の動作については図2中に示した符号を用いて説明する。但し、第4の実施形態では第3の実施形態同様、ドライブ回路70は、NCTL信号がHレベルになったときにNGATE信号がLレベルになるものとする。図8Aにおいて第1の電流源CS41は、PGATE信号がLレベルのときオンする。また、第2の電流源CS42は、PGATE信号またはNGATEB信号がLレベルのときオンする。ここで、第1の電流源CS41の電圧電流変換率をa、第2の電流源CS42の電圧電流変換率をbとする。図8Bは、PGATE信号、NGATE信号、キャパシタC41の電圧V、およびNCTL信号の波形図である。時刻t0でPGATE信号がLレベルになると主スイッチ素子Q11図2参照がターンオンする。このPGATE信号がLレベルである期間τ1で、インダクタL1図2参照に流れる電流が上昇する。PGATE信号がLレベルである期間τ1で、キャパシタC41はbVoaViに比例した傾きで放電される。その後、時刻t1で、PGATE信号がHレベル、NGATE信号がHレベルNGATEB信号がLレベルになると、主スイッチ素子Q11がターンオフし、従スイッチ素子Q12図2参照がターンオンする。このNGATE信号がHレベルNGATEB信号がLレベルである期間τ2で、インダクタL1に流れる電流が下降する。また、キャパシタC41はbVoに比例した傾きで充電される。NCTL信号は電源入力部Viの電圧ViからキャパシタC41の電圧Vを差し引いた電圧であるので、図8Bに示したようにVとは増減方向を反転した波形となる。時刻t2でNCTL信号が実質的にLレベルとなって、従スイッチ素子Q12が強制的にターンオフされる。これによりインダクタ電流の逆流が防止される。《第5の実施形態》図9は、第5の実施形態に係るDC-DCコンバータの全体の回路図である。このDC-DCコンバータ305は、所定の直流電圧が入力される電源入力部Vi、直流電圧が出力される電源出力部Vo、主スイッチ素子Q21及び従スイッチ素子Q22の直列回路、主スイッチ素子Q21と従スイッチ素子Q22との接続点に第1端が接続され第2端がViに接続されたインダクタL1、電源出力部Voとグランドとの間に設けられたキャパシタC1とを備えている。このDC-DCコンバータ305は、電源出力部Voから負荷へ一定の直流電圧で電力を供給する昇圧チョッパー型のDC-DCコンバータである。パルス生成回路50は、図2に示した例と同様に、抵抗R3,R4、誤差増幅器EA、基準電圧発生回路VREF、ランプ波形信号発生回路RAMP、コンパレータCOMP2及びPWM/PFM信号発生回路51で構成されている。従スイッチ制御信号発生回路80は、従スイッチ素子Q22のゲート信号であるPGATE信号、主スイッチ素子Q21のゲート信号であるNGATE信号の反転信号NGATEB信号、および電源入力部Viの電圧Viを入力し、従スイッチ制御信号PCTLを出力する。ドライブ回路90はPC信号及びPCTL信号に基づいてPGATE信号及びNGATE信号を出力する。図2に示した降圧チョッパー型のDC-DCコンバータとは逆に、主スイッチ素子Q21がNチャンネルMOS-FET、従スイッチ素子Q22がPチャンネルMOS-FETである。したがって、NGATE信号がハイレベルのとき主スイッチ素子Q21がオンし、PGATE信号がローレベルのとき従スイッチ素子Q22がオンする。主スイッチ素子Q21のオン期間このとき従スイッチ素子Q22はオフに電源入力部ViからインダクタL1に電流が流れる。その後、主スイッチ素子Q21がオフし、従スイッチ素子Q22がオンすると、インダクタL1の電流は従スイッチ素子Q22を介して電源出力部Vo方向へ電流が流れる。ドライブ回路90は図2に示したドライブ回路70と類似の構成であり、PCTL信号が実質的にLレベルになって後段を遷移させたときPGATE信号をHレベルにする。すなわち、PCTL信号がLレベルになることによって従スイッチ素子Q22が強制的にターンオフされる。図10は前記従スイッチ制御信号発生回路80の回路図である。図10に示すように、従スイッチ制御信号発生回路80は、抵抗R11,R12による分圧回路、抵抗R21,R22による分圧回路、電圧電流変換回路61,64、カレントミラー回路62,63,65、およびキャパシタC31を備えている。電圧電流変換回路61はPチャンネルMOS-FETP3,P4、NチャンネルMOS-FETN1,N2,N5,N6および抵抗R13により構成されていて、抵抗R11,R12の分圧出力電圧を非反転入力し、抵抗R13の降下電圧を反転入力する。カレントミラー回路62は、PチャンネルMOS-FETP7,P8,P9で構成されている。抵抗R13の降下電圧は負帰還され、この電圧電流変換回路61の出力がN6のゲートへ出力されるので、結局、抵抗R13の降下電圧と抵抗R11,R12の分圧電圧は等しい電圧となる。そのため、カレントミラー回路62の左辺には電源出力部Voの電圧Voに比例した電流I2が流れる。このカレントミラー回路62の電流比を1:1とすれば、MOS-FETP9がオンのとき、カレントミラー回路62の右辺に電流I2が流れる。カレントミラー回路63は、NチャンネルMOS-FETN10,N11で構成されている。このカレントミラー回路63の電流比を1:1とすれば、MOS-FETN11に電流I2が流れる。電圧電流変換回路64はPチャンネルMOS-FETP23,P24、NチャンネルMOS-FETN21,N22,N25,N26および抵抗R23により構成されていて、抵抗R21,R22の分圧出力電圧を非反転入力し、抵抗R23の降下電圧を反転入力する。カレントミラー回路65は、PチャンネルMOS-FETP27,P28,P29、P30で構成されている。抵抗R23の降下電圧は負帰還され、この電圧電流変換回路64の出力がN26のゲートへ出力されるので、結局、抵抗R23の電圧と、抵抗R21,R22の分圧電圧は等しい電圧となる。そのため、カレントミラー回路65の左辺には電源入力部Viの電圧Viに比例した電流I1が流れる。このカレントミラー回路65の電流比を1:1とすれば、MOS-FETP29またはP30がオンのとき、カレントミラー回路65の右辺に電流I1が流れる。キャパシタC31はMOS-FETP30のオン期間に電流I1で充電され、MOS-FETP29,P9のオン期間に電流I2I1で放電される。このキャパシタC31の電圧がPCTL信号として出力される。図10に示した従スイッチ制御信号発生回路80のPGATE信号、NGATEB信号、MOS-FETP9,P29,P30、図9に示した主スイッチ素子Q21、従スイッチ素子Q22の状態およびキャパシタC31に流れる電流の関係は次のとおりである。[表2]____________________________PGATENGATEBQ21Q22P9P29P30C31電流____________________________HLonoffoffoffonI1LHoffonononoffI1I2____________________________したがって、主スイッチ素子Q21のオン期間にキャパシタC31が電流I1で充電され、従スイッチ素子Q22のオン期間にキャパシタC31が電流I1I2で充電I2I1で放電される。図11Aは、図10に示したキャパシタC31に対する充放電回路を簡略化して表した図である。図11において電流源CS32は、図10に示した電圧電流変換回路61およびカレントミラー回路62,63による回路であり、PGATE信号がLレベルのときオンする。また、電流源CS31は、図10に示した電圧電流変換回路64およびカレントミラー回路65による回路であり、PGATE信号またはNGATEB信号がLレベルのときオンする。電流I1はViに比例し、電流I2はVoに比例するので、キャパシタC31は、主スイッチ素子Q21のオン期間に、電流I1に比例した傾きで電位が上昇し、従スイッチ素子Q22のオン期間に、I1I2に比例した傾きで充電電位が下降することになる。図11Bは、PGATE信号、NGATE信号、インダクタL1に流れる電流I、およびPCTL信号の波形図である。時刻t0でNGATE信号がHレベルになると主スイッチ素子Q21がターンオンする。このNGATE信号がHレベルである期間τ1で、インダクタL1に流れる電流が上昇する。図10、図11Aに示したキャパシタC31の充電電圧の初期値がVtHであるとすると、主スイッチ素子Q21のオン期間τ1で、キャパシタC31の電圧はVtHから上昇する。その後、時刻t1で、NGATE信号がLレベルNGATEB信号がHレベル、PGATE信号がLレベルになると、主スイッチ素子Q21がターンオフし、従スイッチ素子Q22がターンオンする。このNGATE信号がLレベルNGATEB信号がHレベルである期間τ2で、インダクタL1に流れる電流が下降する。また、キャパシタC31の充電電圧は、時刻t1での電圧から下降を続ける。時刻t2で、キャパシタC31の電圧がVtHを下回ったとき、PCTL信号が実質的にLレベルであるので、従スイッチ素子Q22が強制的にターンオフされる。したがって、a=bとすることでインダクタ電流の逆流が防止される。また第1の実施形態と同様、a>bとしてもよい。《第6の実施形態》図12、図13は第6の実施形態に係るDC-DCコンバータの従スイッチ制御信号発生回路の一部構成を表す図である。以上に示した各実施形態では、充放電により変化するキャパシタC11,C21,C31,C41の電圧を従スイッチ制御信号NCTL信号またはPCTL信号として用いる例を示した。第6の実施形態ではキャパシタの電圧をレベルシフトして従スイッチ制御信号を発生する例を示す。図12はキャパシタC11にレベルシフト回路71およびインバータNOTゲートIN31を接続した部分を表している。このキャパシタC11は第1の実施形態で図3に示したキャパシタC11に相当する。レベルシフト回路71は、図12に示すように、MOS-FETP31、抵抗R31、およびMOS-FETN31で構成されている。ハイサイドのMOS-FETP31のゲートにはオンするような一定のDCバイアス電圧Bが印加される。このレベルシフト回路71は、キャパシタC11の電圧をMOS-FETN31のゲートに入力し、MOS-FETP31と抵抗R31との接続点から、レベルシフト後の電圧を出力する。この例では、レベルシフト回路71の後段にインバータNOTゲートIN31を接続し、この出力をNCTL信号としている。また、図13は、キャパシタC11にレベルシフト回路72を接続した部分を表している。このキャパシタC11は第1の実施形態で図3に示したキャパシタC11に相当する。レベルシフト回路72は、MOS-FETP31,P32で構成されている。ハイサイドのMOS-FETP32のゲートにはオンするような一定のDCバイアス電圧Bが印加される。このレベルシフト回路72は、キャパシタC11の電圧をMOS-FETP31のゲートに入力し、MOS-FETP31とP32との接続点から、レベルシフト後のNCTL信号を出力するように構成されている。これらの構成によれば、充放電によるキャパシタC11の電圧変化が小さくても、後段の論理回路を状態遷移させるに要するしきい値を超える電圧変化にレベルシフトできる。そのため、キャパシタの充放電に用いる電流源の電流値やキャパシタ面積を小さくでき、回路を小型化、低消費電力化できる。図12、図13ではグランド電位側にキャパシタC11を設けた例を示したが、電源電位側にキャパシタを設け、電源電圧からキャパシタの電圧分だけ下がった電圧をレベルシフトするように構成してもよい。"