"メモリセル領域及び周辺回路領域が画定された半導体基板上に第1の層間絶縁膜を形成し、前記第1の層間絶縁膜の一部を除去して前記メモリセル領域の周囲にガードリング溝を形成し、前記ガードリング溝を金属導電材で埋めてガードリングとし、前記ガードリングを覆うように前記第1の層間絶縁膜上にサポート膜を形成し、前記メモリセル領域の前記サポート膜に開口を形成し、前記開口を通してウエットエッチングを行うことで、前記周辺回路領域の前記第1の層間絶縁膜を残したまま、前記メモリセル領域の前記第1の層間絶縁膜を除去する、ことを特徴とする半導体装置の製造方法。前記ガードリング溝を形成するときに、前記周辺回路領域の前記第1の層間絶縁膜に第1のスルーホール用穴を形成し、前記ガードリング溝を前記金属導電材で埋めるとき、前記第1のスルーホール用穴を前記金属導電材で埋める、ことを特徴とする請求項1に記載の半導体装置の製造方法。前記ウエットエッチングの後、前記サポート膜の上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜を貫通して前記第1のスルーホール用穴に埋められた前記金属導電材に達する第2のスルーホール用穴を形成する、ことを特徴とする請求項2に記載の半導体装置の製造方法。前記サポート膜を形成した後であって、前記メモリセル領域の前記サポート膜に前記開口を形成する前に、前記サポート膜と前記第1の層間絶縁膜とを貫通するキャパシタ用穴を、前記メモリセル領域に形成し、前記キャパシタ用穴の内表面を覆う下部電極を形成する、ことを特徴とする請求項3に記載の半導体装置の製造方法。前記キャパシタ用穴を形成するとき、前記周辺回路領域の前記サポート膜及び前記第1の層間絶縁膜を一部除去してアクセサリ用窪み又は穴を形成することを特徴とする請求項4に記載の半導体装置の製造方法。前記下部電極を形成した後、容量絶縁膜及び上部電極膜を形成し、前記容量絶縁膜及び前記上部電極膜をパターニングし、その後、前記容量絶縁膜及び前記上部電極膜を埋め込むように前記第2の層間絶縁膜を形成し、少なくとも前記第2の層間絶縁膜及び前記サポート膜を貫き、前記第1のスルーホール形成用穴に埋められた前記金属導電材に達する第2のスルーホール用穴を形成する、ことを特徴とする請求項4又は5に記載の半導体装置の製造方法。前記容量絶縁膜及び前記上部電極膜をパターニングするとき、前記第2の絶縁膜上に前記上部電極膜の一部を配線として残すことを特徴とする請求項6に記載の半導体装置の製造方法。請求項1乃至7のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。メモリセル領域と周辺回路領域との境界に形成され、金属導電材で埋め込まれたガードリングと、前記メモリセル領域に形成され、前記ガードリングの一方の側壁に接する上部電極を備えるクラウン構造のキャパシタと、前記周辺回路領域に形成され、前記ガードリングの他方の側壁に接する第1の層間絶縁膜と、を含むことを特徴とする半導体装置。前記第1の層間絶縁層を貫通して形成された下部スルーホールと、前記第1の層間絶縁膜の上に設けられた第2の層間絶縁膜と、前記第2の層間絶縁膜を貫通して形成され、前記下部スルーホールに接続された上部スルーホールと、を含むことを特徴とする請求項9に記載の半導体装置。ガードリングを用いてメモリセル領域の層間絶縁膜を除去し、周辺回路領域の層間絶縁膜を残存させる方法では、ガードリングの形成がキャパシタの下部電極形成と同一の工程により行われる。ここで、下部電極は層間絶縁膜に形成されたシリンダーホール内の内表面を覆うように形成されるため、下部電極の膜厚が厚くなればなるほどその表面積は小さくなり、キャパシタの容量も小さくなる。このため、下部電極の膜厚は薄いほうが望ましい。ところが、ガードリングの膜厚が薄いとメモリセル領域の層間絶縁膜を除去する際に、ガードリングの周辺においてエッチング液がメモリセル領域から周辺回路領域へと染み出すようになる。その結果、周辺回路領域でも層間絶縁膜のエッチングが進行し、空洞が形成され、後に形成されるスルーホールをショートさせてしまう。特許文献2に記載されたガードリングは、平行平板型のキャパシタが形成された後に、キャパシタ形成工程とは別の工程で形成されるものである。これは、クラウン構造のキャパシタ形に用いられるガードリングとは、名称は同じであっても、その目的、作用効果が全く異なるものである。したがって、特許文献2に記載のガードリングを、そのままクラウン構造のキャパシタを有する半導体装置の製造に採用することはできない。本発明の一実施の形態係る半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第1の層間絶縁膜を形成し、前記第1の層間絶縁膜の一部を除去して前記メモリセル領域の周囲にガードリング溝を形成し、前記ガードリング溝を金属導電材で埋めてガードリングとし、前記ガードリングを覆うように前記第1の層間絶縁膜上にサポート膜を形成し、前記メモリセル領域の前記サポート膜に開口を形成し、前記開口を通してウエットエッチングを行うことで、前記周辺回路領域の前記第1の層間絶縁膜を残したまま、前記メモリセル領域の前記第1の層間絶縁膜を除去する、ことを特徴とする。本発明によれば、ガードリング溝を金属導電材で埋めてガードリングとするようにしたので、メモリセル領域の第1の層間絶縁膜をウエットエッチングする際に、エッチング液がメモリセル領域から周辺回路領域へ染み出すのを防止することができる。本発明の理解を容易にするため、本発明の実施の形態について説明する前に、関連する半導体装置の製造方法について説明する。図1a乃至c及び図2a乃至cは、第1の関連する半導体装置の製造方法を説明するための工程図である。製造される半導体装置は、クラウン構造のキャパシタを有する半導体装置例えば、DRAM:DynamicRandomMemoryである。この方法は、主に、設計ルール40nm世代以前の半導体装置の製造に用いられる。なお、各図には、説明に必要な部分のみが示されており、実際の半導体装置の構成に比べると著しく簡略化されている。図1aは、キャパシタの下部電極の形成の工程までを終えた状態を示している。同図において、左側がメモリセル領域110、右側が周辺回路領域130である。同図において、図示しない半導体基板上にパッド151,152,153が形成され、それを覆うように、絶縁膜154、第1層間絶縁膜155、及びサポート膜156が順次形成されている。メモリセル領域110では、サポート膜156、第1層間絶縁膜155及び絶縁膜154を貫いてパッド151に達する穴シリンダーホールが形成され、その穴の内表面を覆うように下部電極157が形成されている。また、メモリセル領域110と周辺回路領域130との境界には、メモリセル領域110を囲むように形成されたガードリング溝の内表面を覆うようにガードリング158が形成されている。ガードリング158は、その底部においてダミーのパッド152に接続されている。下部電極157用の穴とガードリング溝、及び下部電極157とガードリング158は、それぞれ同じ工程で形成される。半導体装置は、図1aの状態から以下のようにして製造される。まず、図1bに示すように、メモリセル領域110のサポート膜156の一部を除去し、開口159を形成する。この開口159は、エッチング液の進入口として利用される。なお、この開口159と下部電極157との位置関係は、任意である。続いて、サポート膜156に形成した開口159からエッチング液を進入させ、図1cに示すように、メモリセル領域110の第1層間絶縁膜155を除去する。図では分かりにくいが、エッチング液は側方へも進むので、メモリセル領域110では、サポート膜156の直下であっても、第1層間絶縁膜はエッチングされる。これにより、メモリセル領域110の第1層間絶縁膜155は、完全に除去され、下部電極157の外周面も外部に露出する。一方、周辺回路領域130では、ガードリング158とサポート膜156とによってエッチング液の進入が阻止されるので、第1層間絶縁膜155はそのまま残存する。次に、図2aに示すように、下部電極157の露出している内外表面に容量絶縁膜不図示を形成し、その上に上部電極160を形成する。上部電極160は、下部電極157の内周側及び外周側の隙間を埋めるように形成される。加えて、上部電極160の上に電極プレート161を形成する。それから、周辺回路領域130に形成された電極プレート161、上部電極160及び容量絶縁膜をサポート膜156とともに除去する。次に、図2bに示すように、電極プレート161及び周辺回路領域130の第1層間絶縁膜155を覆う第2層間絶縁膜162を形成し、その表面を平坦化する。そして、第2層間絶縁膜162、第1層間絶縁膜155及び絶縁膜154を貫通し、対応するパッド153に達するスルーホール163を形成する。次に、図2cに示すように、第2層間絶縁膜162の上に、スルーホール163に接続される上部配線164等を形成する。その後、必要ならさらに上層の配線層を形成し、保護膜を形成する等して半導体装置が完成する。以上のように、第1の関連する半導体装置の製造方法では、メモリセル領域110と周辺回路領域130との間にガードリング158を設け、メモリセル領域110の第1層間絶縁膜155をウエットエッチングする際に、周辺回路領域130の第1層間絶縁膜155がエッチングされないようにしている。しかしながら、半導体装置の小型化、キャパシタの微細化に伴い、下部電極157の膜厚はますます減少し、下部電極157と同一の工程で形成されるガードリング158の膜厚も減少することとなった。その結果、ガードリング158とサポート膜156等との密着性が低下し、それらの間から図3に矢印で示すようにエッチング液が染み出し、周辺回路領域130に空洞301が形成されるようになった。このような空洞301が存在すると、後にスルーホール163を形成する際に、空洞301内面にも金属膜が形成され、スルーホール163間をショートさせてしまうという問題を生じる。この問題は、ガードリング158の膜厚の減少にともない生じたものであるから、ガードリング158の膜厚を増加させれば解消する。しかしながら、それはキャパシタの下部電極156の膜厚の増加、即ち容量の低下を意味し、素子の微細化、ひいては半導体装置の小型化の妨げとなる。上記問題を解決した方法第2の関連する半導体装置の製造方法について、図4a乃至c及び図5a乃至cを参照して説明する。この方法は、主に、設計ルール30又は25nm世代の半導体装置の製造に用いられる。まず、図4aに示すように、メモリセル領域410に下部電極457を形成する。このとき、第1の方法とは異なり、ガードリングは形成しない。次に、図4bに示すように、メモリセル領域410のサポート膜456の一部を除去して開口459を形成するとともに、周辺回路領域430のサポート膜456を除去する。次に、図4cに示すように、犠牲膜455関連する第1の方法における第1層間絶縁膜155に相当を全て除去する。次に、図5aに示すように、容量絶縁膜不図示、上部電極460を形成し、さらに、電極プレート461を形成する。周辺回路領域430の容量絶縁膜、上部電極460、及び電極プレート461は除去する。次に、図5bに示すように、メモリセル領域410を覆い、周辺回路領域430を埋設する層間絶縁膜462を形成する。そして、層間絶縁膜462の上面を平坦化し、層間絶縁膜462を貫通するスルーホール463を形成する。次に、図5cに示すように、スルーホール463に接続される上部配線464等を形成する。その後、保護膜を形成するなどして、半導体装置が完成する。以上のように、第2の関連する半導体装置の製造方法では、ガードリングを設けず、下部電極の形成に利用した犠牲膜455を全て除去する。そして、その後、層間絶縁膜462を形成し、周辺回路領域430を埋め戻す。この方法によれば、第1の方法とは異なり、周辺回路領域430の層間絶縁膜462に空洞が形成されることはない。しかしながら、この方法は、犠牲膜455を全て除去してしまうため、第1の方法で可能であったアライメントマークなどのアクセサリを第1の層間絶縁膜に設けておくといったことができない。例えば、図6aに示すように、犠牲膜455にアライメントマーク等のアクセサリ601が形成されているとする。アクセサリ601は、比較的浅い窪み状に形成され、その内面には、下部電極457と同一の金属膜が形成されている。しかしながら、このアクセサリ601は、下部電極457のように半導体基板上のパッドには接続されていない。このため、犠牲膜455が除去されると、矢印で示すように飛散してしまう。このため、犠牲膜455にアクセサリを設ける場合には、そのアクセサリが飛散しないように、レイアウトやプロセスに厳しい制限が要求される。加えて、この方法では、周辺回路領域430の埋め戻しの際に、周辺回路領域430とメモリセル領域410との間の大きな段差のせいで、厚い層間絶縁膜462の形成が必要になる。また、図6bに示すように、メモリセル領域410に大きな段差凸部603が形成されるため、エッチングを行って、矢印Aで示すように段差603の大部分を取り除き、さらにCMPChemicalMechanicalPolishing等を行って、矢印Bで示すように残りの凹凸を除去する必要がある。段差603が大きいゆえに、エッチング及びCMPには長時間を要し、また高コストとなる。本発明は、以上の点を鑑みてなされたものである。本発明の半導体装置の製造方法は、概略、メモリセル領域及び周辺回路領域が画定された半導体基板上に第1の層間絶縁膜を形成し、第1の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第1の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第1の層間絶縁膜を残したまま、メモリセル領域の第1の層間絶縁膜を除去する、というものである。以下、本発明の第1の実施の形態に係る半導体装置の製造方法について図7乃至図11を参照して詳細に説明する。図7に本実施の形態に係る半導体装置の平面模式図を示す。なお、図7は、半導体装置を構成する各要素の平面的配置を示すものであって、各要素は必ずしも目視できるものではない。図示の半導体装置700は、DRAMチップであって、マットと呼ばれるメモリセル領域710を4個有している。また、図の左右方向中央部には、周辺回路領域730が設けられている。各メモリセル領域710には、○印で示される複数のセルキャパシタが配列形成されている。また、各メモリセル領域710の周囲には、ガードリング756が設けられている。また、周辺回路領域730には、○印で示される複数の下部スルーホール757が配列形成されている。さらに、半導体装置700の四辺の中央付近には、それぞれ長方形で示されるアクセサリ用窪み760が形成されている。以下、図8乃至図11を参照して半導体装置700の製造工程について説明する。なお、各工程で使用される成膜技術やエッチング技術は公知の技術である。また、各図は、図7のA-A’線断面図に相当するものである。まず、半導体基板Si基板の回路形成面に、メモリセル領域及び周辺回路領域を画定し、各々の領域に必要なFET等の素子や、配線、パッド等を形成する。そして、パッド等の表面を覆う絶縁膜、例えばSiN膜、を形成し、その表面を平坦化する。それから、平坦化された絶縁膜の表面上に第1層間絶縁膜、例えば、SiO2膜、を形成する。図8aにその状態を示す。但し、半導体基板は省略されており、パッドよりも上層の部分が示されている。また、本発明に直接関係のない部分は省かれており、実際の半導体装置に比べ、その構成は著しく簡略化されている。図8aにおいて、左側がメモリセル領域710、右側が周辺回路領域730である。メモリセル領域710には、キャパシタ接続用のパッド751が形成されている。また、メモリセル領域710と周辺回路領域730との境界にはダミーパッド752が成形されている。さらに、周辺回路領域730には、スルーホール接続用のパッド753が形成されている。パッド751-753を覆うように絶縁膜754が形成され、絶縁膜754の上には、第1層間絶縁膜755が形成されている。次に、フォトリソグラフィ技術を用いて、第1層間絶縁膜755及び絶縁膜754の一部を除去し、ダミーパッド752及びスルーホール接続用のパッド753にそれぞれ達するガードリング溝とスルーホール用穴とを形成する。ガードリング溝は、メモリセル領域710を囲むように形成される。そして、図8bに示すように、形成したガードリング溝とスルーホール用穴とを金属導電膜、例えばWタングステン膜、で埋める。これはプラグ形成技術により行うことができる。こうして、ガードリング溝に埋設されたガードリング756とスルーホール用穴に埋設された下部スルーホール757とを形成する。次に、図8cに示すように、ガードリング756及び下部スルーホール757の上面と第1層間絶縁膜755の上にサポート膜758、例えばSiN膜、を形成する。次に、図9aに示すように、フォトリソグラフィにより、サポート膜758、第1層間絶縁膜755及び絶縁膜754の一部を除去し、キャパシタ接続用のパッド751に達する下部電極用穴759を形成する。複数の下部電極用穴759のうち、最外周に位置する穴はダミー電極用であるため、ガードリング756に接するように形成してもよい。また、下部電極用穴759の形成と同時に、アライメントマーク等のアクセサリ用窪み760を形成するようにしてもよい。アクセサリ用窪み760の深さは、第1層間絶縁膜755の厚みより浅くてもよい。アクセサリ用窪み760の深さを第1層間絶縁膜755を貫通するように形成する必要がないので、プロセス特性のパターンサイズ差粗密差を考慮しなければならないという制限が緩和される。次に、図9bに示すように、下部電極となる導電膜761、例えばTiN膜、を形成する。導電膜761の形成には、下部電極用穴759の内周壁面にも形成されるように、CVDChemicalVaporDeveloper法を用いることができる。この導電膜761は、ガードリングの形成には関係がないので、エッチング液の染み出しを考慮することなく薄くすることできる。次に、図9cに示すように、導電膜761の不要部分をCMP等で除去し、下部電極用穴759内の導電膜761を下部電極762とし、また、アクセサリ用窪み760内の導電膜761をアクセサリ763とする。さらに、リソグラフィーを用いて、メモリセル領域710のサポート膜758の一部を除去して開口764を形成する。開口764は、エッチング液の進入口となる。なお、開口764の位置は任意であり、図9cは、開口764と下部電極762との位置関係を正しく示すものではない。次に、図10aに示すように、例えばフッ酸を用いたウエットエッチングにより、メモリセル領域710の第1層間絶縁膜755を除去する。開口764から進入したエッチング液は側方へも回り込み、メモリセル領域710の第1層間絶縁膜755を完全に除去する。これにより、下部電極762の外周壁面が露出する。エッチング液は、周辺回路領域730へも進もうとするが、ガードリング756及びサポート膜758によって阻まれる。ガードリング756は、関連する第1の方法とは異なり、下部電極762と同一の薄い導電膜ではなく、厚みのある金属プラグプラグ構造なので、サポート膜758等と良好に密着し、エッチング液の染み出しを効果的に阻止する。また、アクセサリ763は、サポート膜758に固定されており、エッチング液によるリフトオフは生じず、半導体基板側のパッド等に接続されていなくても飛散することはない。次に、図10bに示すように、容量絶縁膜不図示、上部電極765を形成し、さらに、電極プレート766を形成する。容量絶縁膜としては、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウム等の高誘電体膜を用いることができる。また上部電極765としては、TiN膜とボロンドープドポリシリコンの野組み合わせ等を用いることができる。さらに、電極プレート766としては、タングステン等を用いることができる。次に、図10cに示すように、電極プレート766及び上部電極765を加工する。周辺回路領域730にはサポート膜758が残っており、その表面は平坦である。それゆえ、サポート膜758の上に形成されている上部電極765及び電極プレート766の一部を配線767として利用することができる。関連する第2の方法では、周辺回路領域のサポート膜が除去されてしまうので、このような配線は実現できない。次に、図11aに示すように、電極プレート766及び配線767を埋設する第2層間絶縁膜768、たとえばSiO2膜、を形成し、その表面を平坦化する。次に、図11bに示すように、第2層間絶縁膜768を貫通し、下部スルーホール757に接続する上部スルーホール769を形成する。上部スルーホール769の径は、下部スルーホール757の径と異なっていてもよい。また、同工程により、電極プレート766及び配線767にそれぞれ接続されるスルーホールも形成する。スルーホールを上下二段構成としたことで、レイアウト制限が緩和される。例えば、上部スルーホールのエッチ時間は一段構成の場合に比べ半分以下となるので、穴径を小さくできる。これにより、上部配線のピッチを小さくすることができる。また、上部スルーホール769と下部スルーホール757との間に配線767を介在させることができるので、これらは必ずしも真上真下の位置関係に無くてもよい。換言するとスルーホールにより接続される下層配線の結線部と上層配線の結線部とは、真上真下の位置関係に無くてもよい。次に、図11cに示すように、例えば、アルミニウムや銅からなる上部配線772を形成する。その後、必要ならさらに上層の配線層を形成し、保護膜を形成するなどして半導体装置が完成する。以上のように、本実施の形態に係る半導体装置の製造方法によれば、ガードリングをプラグ構造にしたことで、その周辺におけるエッチング液の染み出しを効果的に防止できる。加えて、アクセサリの飛散もない。以上、本発明について好ましい実施形態に即して説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。上述した各膜の材料、寸法、成膜方法、成膜条件、エッチング方法、あるいはエッチング条件等は、単なる例示に過ぎず、他の材料や、他の方法、異なる寸法或いは条件を採用することができる。"