a素子分離領域により囲まれた半導体領域よりなる活性領域に配置されたMISFETと、b前記活性領域の下部に配置された絶縁層と、c前記活性領域の下部において、前記絶縁層を介して配置された第1導電型の第1半導体領域と、d前記第1半導体領域の下部に配置された前記第1導電型と逆導電型である第2導電型の第2半導体領域と、を有し、前記第1半導体領域は、前記絶縁層の下部から延在する接続領域を有し、前記第1半導体領域と、前記MISFETのゲート電極とは、前記ゲート電極の上部から前記接続領域の上部まで延在する一体の第1導電性膜により接続される半導体装置。前記接続領域は、前記活性領域内に設けられ、前記半導体領域と前記絶縁層とが除去された開口部であり、前記活性領域の形状は、前記接続領域が配置される幅広部を有する請求項1記載の半導体装置。前記活性領域の形状は、矩形と三角形の合成形状である台形状であり、前記三角形に対応する箇所に前記接続領域が設けられている請求項2記載の半導体装置。前記ゲート電極は、前記台形状の上底に沿って第1方向に延在し、前記第1導電性膜は、前記ゲート電極の上部から前記接続領域の上部まで前記第1方向と交差する第2方向に延在する請求項3記載の半導体装置。前記活性領域の形状は、第1矩形と前記第1矩形と隣接し、前記第1矩形より小面積の第2矩形の合成形状である多角形状であり、前記第2矩形に対応する箇所に前記接続領域が設けられている請求項2記載の半導体装置。前記ゲート電極は、前記第1矩形の短辺に沿って第1方向に延在し、前記第1導電性膜は、前記ゲート電極の上部から前記接続領域の上部まで前記第1方向と交差する第2方向に延在する請求項5記載の半導体装置。前記接続領域は、前記活性領域と離間して設けられ、前記接続領域と前記活性領域との間には前記素子分離領域が配置され、前記接続領域は、前記半導体領域と前記絶縁層とが除去された開口部である請求項1記載の半導体装置。前記MISFETのソース、ドレイン領域上に配置された第2導電性膜を有し、前記第1導電性膜が配置されている第1接続孔は、前記第2導電性膜が配置されている第2接続孔と同じ工程で形成されたものである請求項2記載の半導体装置。前記ゲート電極の側壁に、第1側壁絶縁膜を有し、前記開口部の側壁に、第2側壁絶縁膜を有する請求項2記載の半導体装置。前記第2側壁絶縁膜は、前記ゲート電極の側壁の第1側壁絶縁膜と同じ工程で形成されたものである請求項9記載の半導体装置。前記第1導電性膜が配置されている第1接続孔の側壁に、第3側壁絶縁膜を有し、前記開口部の側壁は、前記第3側壁絶縁膜で覆われている請求項8記載の半導体装置。前記第1導電性膜が配置されている第1接続孔は、第1絶縁膜と前記第1絶縁膜上に配置された第2絶縁膜との積層膜を有する層間絶縁膜中に配置され、前記開口部の側壁の第3側壁絶縁膜は、前記第1絶縁膜よりなる請求項11記載の半導体装置。前記MISFETは、nチャネル型MISFETであり、前記第1半導体領域は、p型であり、前記第2半導体領域は、n型である請求項2記載の半導体装置。前記MISFETは、nチャネル型MISFETであり、前記第1半導体領域は、n型であり、前記第2半導体領域は、p型である請求項2記載の半導体装置。前記素子分離領域の底部は、前記第1半導体領域の底部より深い位置に配置されている請求項14記載の半導体装置。前記MISFETは、SRAMメモリセルを構成するMISFETである請求項13記載の半導体装置。前記MISFETは、pチャネル型MISFETであり、前記第1半導体領域は、n型であり、前記第2半導体領域は、p型である請求項2記載の半導体装置。a支持基板上に絶縁層を介して配置された半導体領域を有する基板の活性領域にMISFETを形成する工程と、b前記基板の接続領域の前記絶縁層および半導体領域を除去し、前記支持基板を露出する開口部を形成する工程と、c前記aおよび前記b工程の後、前記MISFETのゲート電極の上部から前記開口部まで延在する一体の第1導電性膜を形成する工程と、を有する半導体装置の製造方法。前記a工程は、a1前記MISFETの前記ゲート電極の側壁に第1側壁絶縁膜を形成する工程を有し、前記開口部の側壁は、前記a1工程において、第1側壁絶縁膜で覆われる請求項18記載の半導体装置の製造方法。前記c工程は、c1前記MISFETの上部の層間絶縁膜に接続孔を形成する工程と、c2前記接続孔の側壁に第2側壁絶縁膜を形成する工程と、を有し、前記開口部の側壁は、前記c2工程において、第2側壁絶縁膜で覆われる請求項18記載の半導体装置の製造方法。前記c工程は、c1前記MISFETの上部の層間絶縁膜に接続孔を形成する工程であって、前記MISFETの上部の層間絶縁膜であって、第1絶縁膜と前記第1絶縁膜上の第2絶縁膜との積層膜を有する層間絶縁膜の前記第2絶縁膜をエッチングする第1工程と、前記第1絶縁膜を異方的にエッチングする第2工程と、を有する前記c1工程を有し、前記開口部の側壁は、前記c1工程において、第1絶縁膜で覆われる請求項18記載の半導体装置の製造方法。前述したように、LSIの低消費電力化や高速化などの高性能化を図るためSOI基板の採用が検討されている。また、相補型のMISFETに対しSOI基板を用い、いわゆる、ダブルゲート構造とすることにより、トランジスタの閾値を調整しようとする技術がある。しかしながら、上記ダブルゲート構造の検討に当たっては、トランジスタが配置される活性領域の下部に設けられたバックゲート領域の電位を制御する必要がある。また、バックゲート領域の電位を制御するためには、バックゲート領域と電気的な接続を図るコンタクトプラグを配置する必要がある。このように、バックゲート領域およびコンタクトプラグの構成を含みより良い装置構成の検討およびその製造方法の検討が望まれる。そこで、本発明の目的は、特性の良好な半導体装置を提供することにある。特に、SOI基板に配置されたMISFETSを有する半導体装置において、その特性の向上を図ることにある。また、特性の良好な半導体装置の製造方法を提供することにある。特に、SOI基板に配置されたMISFETSを有する特性の良好な半導体装置の製造方法を提供することにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、a素子分離領域により囲まれた半導体領域よりなる活性領域に配置されたMISFETと、b上記活性領域の下部に配置された絶縁層と、を有する。さらに、c上記活性領域の下部において、上記絶縁層を介して配置された第1導電型の第1半導体領域と、d上記第1半導体領域の下部に配置された上記第1導電型と逆導電型である第2導電型の第2半導体領域と、を有する。そして、上記第1半導体領域は、上記絶縁層の下部から延在する接続領域を有し、上記第1半導体領域と、上記MISFETのゲート電極とは、上記ゲート電極の上部から上記接続領域の上部まで延在する一体の第1導電性膜により接続される。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、a支持基板上に絶縁層を介して配置された半導体領域が配置された基板の活性領域にMISFETを形成する工程と、b上記基板の接続領域の上記絶縁層および半導体領域を除去し、上記支持基板を露出する開口部を形成する工程と、を有する。さらに、c上記aおよび上記b工程の後、上記MISFETのゲート電極の上部から上記開口部まで延在する一体の第1導電性膜を形成する工程と、を有する。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材部位が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。実施の形態1本実施の形態の半導体装置は、nチャネル型MISFETNMOSを有する。MISFETは、MetalInsulatorSemiconductorFieldEffectTransistor電界効果トランジスタの略であり、MOSMetalOxideSemiconductorと呼ばれることもある。なお、nチャネル型MISFETおよびpチャネル型MISFETを相補型のMISFETCMOSと呼ぶこともある。[構造説明]<模式構造>図1は、本実施の形態の半導体装置を構成するnチャネル型MISFETの模式的な断面図である。図2は、nチャネル型MISFETの電位の印加状態を示す表である。図1に示すように、nチャネル型MISFETnTは、SOI基板を構成する半導体領域3の主表面に形成される。SOI基板は、支持基板1と絶縁層BOXとその上部の半導体領域素子形成領域3とを有する。支持基板1は、例えば、p型の単結晶シリコン基板である。このnチャネル型MISFETnTは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDD構造を有し、n型の低濃度不純物領域EX1と、この不純物領域EX1より不純物濃度が高いn型の高濃度不純物領域SDとを有する。なお、ソースドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソースドレイン領域をMISFETの一端や他端などと示すことがある。なお、13は、金属シリサイド層である。nチャネル型MISFETnTが配置される半導体領域3の下部には、絶縁層BOXを介して、p型の半導体領域ウエル領域、バックゲート領域1Wが配置されている。このp型の半導体領域1Wの底部は、素子分離領域STIの底部より深い位置に位置する。さらに、このp型の半導体領域1Wの下部には、p型の半導体領域1Wとは逆導電型のn型の半導体領域ウエル領域、バックゲート領域2Wが配置されている。即ち、p型の半導体領域1Wは、n型の半導体領域2Wに囲まれ、pn分離されている。具体的には、p型の半導体領域1Wの上部には、絶縁層BOXが位置し、p型の半導体領域1Wの底部および側部は、n型の半導体領域2Wと接するように配置されている。なお、p型の半導体領域1Wの側部の一部は素子分離領域STIと接していてもよい。ここで、本実施の形態においては、nチャネル型MISFETnTのゲート電極Gとその下方のp型の半導体領域1Wが電気的に接続されている。この電気的接続は、追って詳細に説明するようにシェアードプラグシェアードコンタクトSP1によってなされる。また、n型の半導体領域2Wは、電源電位Vdd、駆動電位、第1電位に固定されている。また、n型の半導体領域2Wの下部の支持基板1は、接地電位VSS、基準電位、第2電位、上記第1電位より低い電位に固定されている。このように、nチャネル型MISFETnTの形成領域Acの下部のp型の半導体領域1Wを、その底部および外周に位置するn型の半導体領域2Wにより電気的に分離することで、p型の半導体領域1Wの電位を個別に制御することができる。また、nチャネル型MISFETnTのゲート電極Gと上記p型の半導体領域1Wとを電気的に接続することにより、閾値電位Vthを動的に制御することができる効果1。即ち、MISFETがオン状態onの場合は、p型の半導体領域1Wとゲート電極が同じ電位となることで、閾値電位Vthを低下させ、オン電流を大きくすることができる。逆に、MISFETがオフ状態offの場合は、閾値電位Vthを上昇させ、オフ電流を小さくすることができる。このように、MISFETの動作特性を向上させることができる。また、このような特性向上により、ゲート電極に印加する電圧電源電圧、電源電位、駆動電圧、駆動電位と閾値電位との差が実質的に大きくなり、低電位駆動を可能とすることができる。さらに、nチャネル型MISFETnTのゲート電極Gとp型の半導体領域1Wとの電気的接続をシェアードプラグSP1によって行うことにより、nチャネル型MISFETnTの形成領域の縮小化を図ることができる効果2。これについては、追って詳細に説明する図3~図6参照。<詳細構造>図3~図6は、本実施の形態の半導体装置を構成するnチャネル型MISFETの要部断面図または要部平面図である。図3に示す断面は、図6に示す平面図のA-A断面に、図4に示す断面は、図6に示す平面図のB-B断面に、図5に示す断面は、図6に示す平面図のC-C断面に対応する。図3~図6に示すように、本実施の形態のnチャネル型MISFETnTは、素子分離領域STIにより囲まれた半導体領域3よりなる活性領域Acに配置されている。この活性領域Acのパターン上面からの平面視の形状は、図6に示すように、幅広部三角形の領域を有する。具体的には、活性領域Acのパターンは、矩形と三角形の合成形状である台形状である図6、図11参照。このnチャネル型MISFETnTは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDD構造を有し、n型の低濃度不純物領域EX1とn型の高濃度不純物領域SDとを有する図5。この活性領域Ac下部には、絶縁層BOXを介して、p型の半導体領域1Wが配置されている。さらに、p型の半導体領域1Wの下部には、n型の半導体領域2Wが配置され、これらの間は、pn分離されている図5。ゲート電極Gのパターンは、図6に示すように、X方向、即ち、台形状の上底または下底に沿って延在する矩形状である。ゲート電極Gの両側には、サイドウォール膜側壁絶縁膜SW1が設けられている図5、図6また、上記p型の半導体領域1Wは、台形状の活性領域Acより一回り大きい領域に配置されている図6。ここで、台形状の活性領域Acのパターン中には、接続領域CAのパターンが内在している図6、図19参照。具体的には、接続領域CAのパターンは、活性領域Acの幅広部三角形の領域中に設けられている。接続領域CAのパターンは、台形状である。また、接続領域CAには、図4に示すように、開口部OAが設けられている。開口部OAは、半導体領域3および絶縁層BOXが除去された領域であり、その底部には、金属シリサイド層13を介してp型の半導体領域1Wが配置されている。言い換えれば、半導体領域1Wは、絶縁層BOXの下部から延在する接続領域CAを有する。また、開口部OAには、層間絶縁膜IL1が埋め込まれており、層間絶縁膜IL1を貫通するように、シェアードプラグSP1が設けられている。このシェアードプラグSP1は、図3に示すように、ゲート電極G上から接続領域CA開口部OAまで延在するように設けられている。このシェアードプラグSP1のパターンは、図6に示すように、ゲート電極G上から接続領域CA開口部OAまでY方向に延在する矩形状である。この際、シェアードプラグSP1のパターンが横切る接続領域CA開口部OAの端部ここでは、台形状の図中下側の辺は、サイドウォール膜SW1で覆われている図3。これにより、シェアードプラグSP1と半導体領域3との絶縁を図ることができる。また、ゲート電極Gの両側に配置されたソースドレイン領域高濃度不純物領域SD上にも、金属シリサイド層13を介して第1プラグP1が設けられている図5、図6。なお、図5においては、図示していないが、ゲート電極G上にも金属シリサイド層13介して第1プラグP1が設けられる場合がある。上記シェアードプラグSP1と第1プラグP1とは、それぞれコンタクトホール接続孔C1S、コンタクトホールC1内に設けられている。これらのコンタクトホールC1S、C1は、層間絶縁膜IL1を除去することで形成される。つまり、コンタクトホールC1SおよびC1は、同一工程で形成することができる。また、これらのコンタクトホールC1S、C1を導電性膜で埋め込むことにより第1プラグP1およびシェアードプラグSP1を形成することができる。つまり、第1プラグP1およびシェアードプラグSP1を同一工程で形成することができる。製造工程次いで、図面を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のnチャネル型MISFETの構成をより明確にする。図7~図39は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。<MISFET形成工程>図7に示すSOI基板を準備する。このSOI基板は、前述したとおり、支持基板1と絶縁層BOXとその上部の半導体領域素子形成領域3とを有する。支持基板1は、例えば、p型の単結晶シリコン基板である。絶縁層BOXは、例えば、酸化シリコン膜であり、その膜厚は、例えば、5~30nm程度である。また、半導体領域3は、例えば、単結晶シリコン層SOI層であり、その厚さは、例えば、10~50nm程度である。次いで、図8~図11に示すように、SOI基板中に素子分離領域STIを形成する。まず、半導体領域3上にハードマスクとなる酸化シリコン膜および窒化シリコン膜の積層膜図示せずを堆積する。酸化シリコン膜の膜厚は、例えば、5~20nm程度であり、窒化シリコン膜の膜厚は、例えば、30~100nm程度である。次いで、図示しないフォトレジスト膜を堆積した後、フォトリソグラフィ技術を用いて素子分離溝の形成領域のフォトレジスト膜を除去した後、エッチング技術を用いて、酸化シリコン膜および窒化シリコン膜をエッチングし、さらに、支持基板1まで到達する素子分離溝を形成する。素子分離溝の深さは、支持基板1の表面から200~600nm程度である。次いで、素子分離溝の表面を含むSOI基板の表面を洗浄した後、素子分離溝の側面および底部に露出した支持基板1の表面を熱酸化することにより3~10nm程度の膜厚の内壁酸化膜熱酸化膜、図示せずを形成する。次いで、素子分離溝を埋め込む程度の膜厚で、SOI基板上に酸化シリコン膜などの絶縁膜を形成する。例えば、300nm~1000nm程度の膜厚の酸化シリコン膜をCVDChemicalVaporDeposition法等を用いて形成する。その後、化学的機械的研磨法CMP;chemicalmechanicalpolishingにより、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域STIを形成することができる。なお、酸化シリコン膜の成膜工程において、SA-CVDSubAtmosphericChemicalVaporDeposition法やHDP-CVDHighDensityPlasmaChemicalVaporDeposition法などを用いてもよい。これらの方法を用いることで、素子分離溝への埋め込み特性が向上する。また、微細で高アスペクト比の素子分離溝に対しては、SA-CVD法で形成した膜の上部にHDP-CVD法で形成した膜を配置し、これらの積層膜を用いることにより、さらに、埋め込み特性を向上させることができる。また、CMP工程の後、フッ化水素酸などを用いて素子分離領域STIの上部をエッチングし、その平坦性をさらに向上させてもよい。上記工程により形成された素子分離領域STIにより、素子分離領域STIで囲まれた半導体領域素子形成領域3が形成される。この素子分離領域STIで区画された領域を活性領域Acという。この活性領域Acのパターン上面からの平面視の形状は、図11に示すように、幅広部三角形の領域を有する。具体的には、活性領域Acのパターンは、矩形AcAと三角形AcBの合成形状である台形状である。この台形状は、図中上側に、上底長辺を有し、図中下側に、下底短辺を有している。また、上底および下底は、X方向に延在している。次いで、図12~図15に示すように半導体領域1Wおよびこの半導体領域1Wと逆導電型の半導体領域2Wを形成する。ここでは、半導体領域1Wは、p型、半導体領域2Wは、n型である。上記窒化シリコン膜図示せずを熱燐酸などを用いたエッチングにより除去した後、上記酸化シリコン膜図示せずをスクリーン膜として、支持基板1中に不純物を導入する。p型の半導体領域1Wは、例えば、イオン注入法を用いて、支持基板1中にp型不純物例えば、ヒ素やアンチモンなどを導入することにより形成する。このp型の半導体領域1Wのパターンは、図15に示すように、台形状の活性領域Acより一回り大きい領域に形成される。ここでは、p型の半導体領域1Wの底部は、素子分離領域STIの底部より深く形成される。n型の半導体領域2Wは、例えば、イオン注入法を用いて、支持基板1中にn型不純物例えば、ホウ素やインジウムなどを導入することにより形成する。n型の半導体領域2Wは、例えば、イオン注入法を用いて、支持基板1中にn型不純物を導入することにより形成する。この際、n型の半導体領域2Wの底部は、素子分離領域STIの底部より深く形成され、また、p型の半導体領域1Wの底部より深く形成される。なお、上記不純物の形成の際には、適宜、フォトレジスト膜マスク膜を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止することは言うまでもない。また、イオン打ち込みは、飛程を調整することにより、その後の不純物の拡散により、所望の深さの半導体領域不純物領域を形成することができる。なお、飛程とは、不純物イオンが注入対象物ここでは、支持基板1中に入射したとき、その物質中で完全に停止するまでの平均距離をいう。例えば、n型の半導体領域2Wの形成の際には、素子分離領域STIの深さの半分程度の位置を狙って不純物を注入し、その後の熱処理により上記位置から上下に拡散させる。1度のイオン注入による制御が困難な場合は、イオンの打ち込みエネルギーを変えて複数回注入してもよい。また、上記酸化シリコン膜をエッチングし、新たにスクリーン膜を形成してもよい。なお、p型の半導体領域1Wおよびn型の半導体領域2Wの形成については、どちらを先に形成してもよい。また、上記のようにイオン注入の条件を調整することにより、半導体領域3には、p型の半導体領域1Wやn型の半導体領域2Wを構成する不純物が注入されないように制御することが好ましい。即ち、nチャネル型MISFETnTのチャネル領域がノンドープとなるよう、半導体領域3には不純物を注入しない方が好ましい。例えば、この半導体領域3チャネルとなる領域中にしきい値電圧の調整用の不純物を注入してもよいが、不純物濃度のばらつきによるトランジスタ特性のばらつき大きくなる。これに対し、チャネル領域をノンドープとすることで、トランジスタ特性のばらつきを低減することができる。次いで、図16~図19に示すように、活性領域Acのうち、接続領域CAの支持基板1上の上記酸化シリコン膜スクリーン膜、図示せず、絶縁層BOXおよび半導体領域3を除去し、開口部OAを形成する。例えば、図示しないフォトレジスト膜をマスクとして、酸化シリコン膜をウエットエッチングなどにより除去し、次いで、半導体領域3を構成する単結晶シリコン層をドライエッチングなどにより除去する。次いで、SOI基板表面に残存している酸化シリコン膜図示せずを除去するとともに接続領域CAにおいて露出している絶縁層BOXを除去する。酸化シリコン膜および接続領域CAの絶縁層BOXの除去は、例えば、フッ化水素酸などを用いたウエットエッチングにより行う。接続領域CA開口部OAのパターンは、図19に示すように、台形状の活性領域Acのパターン中に内在している。言い換えれば、活性領域Acの一部の領域の絶縁層BOXおよび半導体領域3が除去され接続領域CA開口部OAとなる。具体的には、接続領域CAのパターンは、活性領域Acの幅広部三角形の領域、図11参照中に設けられている。ここでは接続領域CAのパターンは、台形状である。次いで、図20~図23に示すように、活性領域Acの主表面に、ゲート絶縁膜GOを形成する。このゲート絶縁膜GOとしては、例えば、酸化シリコン膜などの絶縁膜と、いわゆるhigh-k膜高誘電率膜との積層膜を用いる。例えば、熱酸化法を用いて、0.5nm~1.5nm程度の膜厚の酸化シリコン膜を形成する。次いで、high-k膜として、例えば、HfO2膜酸化ハフニウム膜をCVD法などで形成する。上記酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。また、ゲート絶縁膜GOを、酸化シリコン膜や酸窒化シリコン膜などの単層膜もしくはこれらの積層膜で構成してもよい。なお、本実施の形態図5等においては、nチャネル型MISFETnTの形成領域のみしか表示していないが、他の素子例えば、pチャネル型MISFETpTや、高耐圧用のMISFETなどを同時に形成する場合においては、素子毎にゲート絶縁膜の構成を変えて、異なる膜厚や異なる膜種で構成してもよい。次いで、ゲート電極G用の材料として、例えば、多結晶シリコン膜7をCVD法などにより50nm~150nm程度の膜厚で堆積する。なお、多結晶シリコン膜7上にハードマスクとして窒化シリコン膜を堆積してもよい。次いで、図24~図27に示すように、多結晶シリコン膜7をパターニングすることによりゲート電極Gを形成する。なお、ゲート電極Gとして金属膜を用いてもよい。また、ゲート電極Gを金属膜とその上部の多結晶シリコン膜との積層膜で構成してもよい。このように、金属金属的な導電性を持つ化合物を含むをゲート電極として用いた、いわゆるメタルゲート構造を採用してもよい。ゲート電極Gのパターンは、図27に示すように、X方向、即ち、台形状の上底または下底に沿って延在する矩形状である。言い換えれば、X方向に延在する長辺を有する矩形状である。また、ゲート電極Gは、接続領域CA開口部OAの近傍に形成されるが、接続領域CA開口部OAとは、重ならないように形成される。即ち、ゲート電極Gは、接続領域CA開口部OA以外の活性領域Ac上に形成される。次いで、図28~図31に示すように、ゲート電極Gの両側の、活性領域Ac中に、n型の低濃度不純物領域EX1を形成する。このn型の低濃度不純物領域EX1は、ゲート電極Gをマスクとして、イオン注入法により、活性領域Acにn型不純物を導入することにより形成する。次いで、ゲート電極Gの両側の側壁に、サイドウォール膜SW1を形成する。例えば、酸化シリコン膜とその上部の窒化シリコン膜との積層膜よりなる絶縁膜をCVD法でゲート電極G上に堆積した後、異方性エッチングを施し、ゲート電極Gの側壁に絶縁膜をサイドウォール膜SW1として残存させる。なお、このエッチングの際、活性領域開口部Acの側壁にもサイドウォール膜が形成される。この活性領域開口部Acの側壁に形成されるサイドウォール膜をSW2で示す。このサイドウォール膜SW2により、接続領域CA開口部OAを構成する半導体領域3の側壁露出面が保護される。サイドウォール膜SW1のパターンは、図31に示すように、ゲート電極Gの矩形状のパターンに沿って延在する矩形状である。前述したように、接続領域CA開口部OAの端部ここでは、台形状の図中下側の辺は、サイドウォールSW1、SW2で覆われている図31、図28参照。これにより、後述するシェアードプラグSP1が、接続領域CA開口部OAの端部ここでは、台形状の図中下側の辺を横切って形成される際に、シェアードプラグSP1と半導体領域3とが接触することを防止することができる。また、接続領域CA開口部OAの端部を、サイドウォールSW1、SW2で覆う構成図31、図28参照とした場合、図31に示すように、X方向に延在する活性領域開口部Acの側壁とX方向に延在するゲート電極Gとの距離D1が、サイドウォール膜SW1の幅膜厚W1より小さくなるように配置される。即ち、D1<W1となる。この場合、サイドウォール膜SW1の膜厚のうち、W1-D1に対応する膜厚分が活性領域開口部Acの側壁を覆うサイドウォール膜SW2となる図28参照。このようなレイアウトによれば、距離D1を小さくすることでレイアウト面積を縮小化しつつ、接続領域CA開口部OAの側壁露出面をサイドウォール膜SW2により覆うことができる。なお、D1≧W1となるようにレイアウトしてもよい。図40に示すように、D1≧W1の関係にあっても、レイアウト面積は大きくなるものの、接続領域CA開口部OAの側壁露出面をサイドウォール膜SW2により覆うことができる。図40は、本実施の形態の半導体装置を構成するnチャネル型MISFETの他の構成を示す要部断面図である。次いで、ゲート電極Gおよびサイドウォール膜SW1の合成体の両側の活性領域Ac中に、n型の高濃度不純物領域SDを形成する。このn型のn型の高濃度不純物領域SDは、ゲート電極Gおよびサイドウォール膜SW1の合成体をマスクとして、イオン注入法により、活性領域Acにn型不純物を導入することにより形成する図30等参照。なお、この後、高濃度不純物領域SDの厚膜化を図ってもよい。例えば、ゲート電極Gおよびサイドウォール膜SW1の合成体の両側の活性領域Ac上、即ち、高濃度不純物領域SD上にエピタキシャル成長により、膜厚20~60nm程度のエピタキシャル層半導体領域、図示せずを形成し、さらに、このエピタキシャル層を含む活性領域Ac中に、再度、n型の高濃度不純物領域を導入する。これによりエピタキシャル層から半導体領域3活性領域Acにかけて拡散する厚いn型の高濃度不純物領域を形成することができる。このエピタキシャル層を形成する場合には、ゲート電極多結晶シリコン膜G上に前述のハードマスクを形成し、ゲート電極G上にエピタキシャル層を成長させない方が好ましい。以上の工程により、n型の低濃度不純物領域EX1とn型の高濃度不純物領域SDとを有する、LDD構造のnチャネル型MISFETnTが略完成する。<第1プラグ形成工程>次いで、図32~図35に示すように、ゲート電極Gおよびソース、ドレイン領域SD等の上部に、サリサイドSalicide:SelfAlignedSilicide技術により、金属シリサイド層13を形成した後、層間絶縁膜IL1を形成する。例えば、nチャネル型MISFETnT上にニッケルNi膜などの金属膜を形成し熱処理を施すことにより、ゲート電極GとNi膜およびソース、ドレイン領域SDとNi膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のNi膜を除去することにより、ニッケルシリサイド膜を形成する。なお、ゲート電極多結晶シリコン膜G上のハードマスクが残存している場合には、ハードマスクを除去した後、シリサイド化を行うことでゲート電極G上にも金属シリサイド層13を形成することができる。次いで、チャネル型MISFETnT上に層間絶縁膜IL1として、例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。この窒化シリコン膜は酸化シリコン膜のエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜より薄く形成される。次いで、図36~図39に示すように、層間絶縁膜IL1をエッチングすることにより複数のコンタクトホール接続孔C1、C1Sを形成する。この際、接続領域CAにおいては、コンタクトホールC1Sの底面においてp型の半導体領域1W上の金属シリサイド層13が露出する。このように、本実施の形態によれば、接続領域CAの絶縁層BOXおよび半導体領域3が除去されているため、層間絶縁膜IL1をエッチングすることによりシェアードプラグSP1用のコンタクトホールC1Sを他のコンタクトホール例えば、ソース、ドレイン領域SD上のコンタクトホールC1と同時に形成することができる。なお、ソース、ドレイン領域SDおよび接続領域CAの他、ゲート電極G上にコンタクトホールを形成してもよい。また、n型の半導体領域2Wや支持基板1上に到達するコンタクトホールを形成してもよい。n型の半導体領域2Wや支持基板1上に到達するコンタクトホールは、図6等に示す活性領域Ac以外の領域に設けられる。このコンタクトホールの形成領域においても、あらかじめ半導体領域3等を除去しておくことで、他のコンタクトホールC1と同時に形成することができる。また、このコンタクトホール部を介してn型の半導体領域2Wや支持基板1に、それぞれ電源電位Vddや接地電位VSSが印加される。次いで、コンタクトホールC1、C1Sの内部に第1プラグP1、SP1を形成する図3~図6参照。例えば、コンタクトホールC1、C1Sの内部を含む層間絶縁膜IL1上に導電性膜を堆積する。導電性膜としては、バリア膜図示せずと金属膜との積層膜を用いることができる。バリア膜としては、例えば、Tiチタン膜またはTiN窒化チタン膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Wタングステン膜などを用いることができる。堆積した導電性膜のうち、コンタクトホールC1、C1S以外の導電性膜をCMP法などを用いて除去することにより、コンタクトホールC1、C1S内に導電性膜を埋め込むことにより、第1プラグP1、SP1を形成する。第1プラグP1、SP1は、第1層配線図示せずと接続されるプラグであり、このうち、SP1は、第1層配線との接続のみならず、ゲート電極Gと半導体領域ここでは、接続領域CA、即ち、p型の半導体領域1Wの電気的接続の機能も併せ持つためシェアードプラグと呼ばれる。次いで、第1プラグP1SP1含むの上部に、第1層配線図示せずを形成する。この第1層配線は、層間絶縁膜IL1上に形成されたAlアルミニウムなどの導電性膜をパターニングすることにより形成することができる。また、第1層配線を、Cu銅などよりなるダマシン配線としてもよい。例えば、層間絶縁膜IL1上に形成された配線溝用絶縁膜中に配線溝を形成し、その内部にメッキ法などによりCu膜を形成し、配線溝以外のCu膜をCMP法などにより除去することで、ダマシン配線を形成することができる。この後、さらに、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、多層配線を形成することができるが、本実施の形態においては、その詳細な説明を省略する。<効果2の説明>このように、本実施の形態においては、nチャネル型MISFETnTのゲート電極Gとp型の半導体領域1Wとの電気的接続をシェアードプラグSP1によって行ったので、nチャネル型MISFETnTの形成領域の縮小化を図ることができる。例えば、図41に示すように、ゲート電極Gと、p型の半導体領域1Wの上部にある接続領域CAに個別に第1プラグP1を設けた場合、nチャネル型MISFETnTの形成領域が大きくなる。図41は、本実施の形態の比較例の半導体装置を構成するnチャネル型MISFETの要部平面図である。これに対し、本実施の形態においては、シェアードプラグSP1を用いることで、nチャネル型MISFETnTの形成領域の縮小化を図ることができる。実施の形態2実施の形態1においては、活性領域Acのパターンを台形状としたが図6、図11参照、かかる形状に限られるものではなく、他の形状であってもよい。以下に、他の形状として、変形例Aおよび変形例Bの2例を説明する。変形例A図42および図43は、本実施の形態の変形例Aの半導体装置を構成するnチャネル型MISFETの要部平面図である。図42に示すように、本変形例Aの半導体装置においては、素子分離領域STIにより囲まれた半導体領域3よりなる活性領域Acのパターン上面からの平面視の形状が実施の形態1と異なる。具体的には、図示すように、本変形例Aの活性領域Acのパターンは、幅広部を有し、第1矩形AcAと第2矩形AcBの合成形状である六角形状多角形状である。そして、図43に示すように、活性領域Acのパターン中には、接続領域CAのパターンが内在しており、この接続領域CAのパターンは、活性領域Acの幅広部第2矩形の領域中に設けられている。接続領域CAのパターンは、矩形状である。このように、活性領域Ac中に、主としてnチャネル型MISFETのゲート電極およびソースドレイン領域が形成される領域第1矩形AcA、素子形成領域と、接続領域CAとを設けていれば、活性領域Acおよび接続領域CAの形状は適宜変更可能である。ここで、本明細書においては、各パターンの形状を露光マスク原版の形状と対応させて、矩形などで示しているが、現実のパターンにおいては、角部がラウンド化したパターンとなることが多い。このように、ラウンド化する角部の形状を考慮しつつ、レイアウト面積の縮小化を図るという観点においては、この変形例Aより上記実施の形態1のパターン形状の方が好ましい。なお、変形例Aにおいて、他の構成は、実施の形態1と同様であるためその詳細な説明を省略する。例えば、図43のA-A断面は、図3と類似した形状となる。また、図43のB-B断面は、図4と、C-C断面は、図5と類似した形状となる。また、製造工程についても、活性領域Acや接続領域CAなどのパターンの形状が異なる他は、実施の形態1と同様の工程で形成することができる。このように、本変形例Aにおいても、実施の形態1で説明した効果例えば、上記効果1、効果2等を奏することができる。変形例B上記実施の形態1および変形例Bにおいては、主としてnチャネル型MISFETのゲート電極およびソースドレイン領域が形成される領域第1矩形AcA、素子形成領域と、接続領域CAとを一の活性領域Acのパターン中に設けたが、接続領域CAを別のパターンとしてもよい。図44~46は、本実施の形態の変形例Bの半導体装置を構成するnチャネル型MISFETの要部平面図または要部断面図である。図44に示すように、本変形例Bの半導体装置においては、素子分離領域STIにより囲まれた活性領域Acと、素子分離領域STIにより囲まれた接続領域CAとを有する。具体的には、本変形例Bの活性領域Acのパターンは、上記変形例Aの第1矩形AcAと対応し、接続領域CAのパターンは、上記変形例Aの第2矩形AcBと対応する。ここで、変形例Bにおいては、第1矩形AcAと第2矩形AcBが離間して配置されている。このように、主としてnチャネル型MISFETのゲート電極およびソースドレイン領域が形成される領域第1矩形AcA、素子形成領域を活性領域Acとし、接続領域CAを別パターンとして設けてもよい。もちろん、この接続領域CAにおいては、実施の形態1と同様に、半導体領域3および絶縁層BOXが除去され開口部OAが配置されている。このように、他の構成は、実施の形態1と同様であるためその詳細な説明を省略する。例えば、図45のA-A断面は、図3と類似した形状となる。また、図45のC-C断面は、図5と類似した形状となる。なお、図45のB-B断面は、図46に示すように、活性領域Acと接続領域CAとの間に、素子分離領域STIが配置される。この素子分離領域STIの分だけレイアウト面積は大きくなるが、本変形例Bにおいても、実施の形態1で説明した効果例えば、上記効果1、効果2等を奏することができる。また、本変形例Bの半導体装置の製造工程についても、活性領域Acや接続領域CAなどのパターンの形状が異なる他は、実施の形態1と同様の工程で形成することができる。実施の形態3実施の形態1においては、開口部OAの側壁を、サイドウォール膜SW2で覆うこと図3等参照により、シェアードプラグSP1と半導体領域3との絶縁を図ったが、本実施の形態においては、コンタクトホールC1Sの側壁にサイドウォール膜SW3を設ける。以下に、サイドウォール膜SW3を形成する形態として、変形例1および変形例2の2例を説明する。なお、本実施の形態変形例1、変形例2においては、コンタクトホールC1、C1Sの構成以外の構成およびコンタクトホールC1、C1S形成工程までは、実施の形態1と同様であるため、その詳細な説明を省略する。変形例1図47および図48は、本実施の形態の変形例1の半導体装置の製造工程を示す要部断面図である。実施の形態1と同様に、SOI基板上に、LDD構造のソースドレイン領域を有するnチャネル型MISFETnTを形成する。即ち、SOI基板の上部に素子分離領域STIを形成した後、半導体領域1Wおよびこの半導体領域1Wと逆導電型の半導体領域2Wを形成する。次いで、活性領域Acのうち、接続領域CAの絶縁層BOXおよび半導体領域3等を除去し、開口部OAを形成する。次いで、活性領域Acの主表面に、ゲート絶縁膜GOおよびゲート電極Gを形成する。さらに、ゲート電極Gの両側の活性領域Ac中に、n型の低濃度不純物領域EX1を形成した後、ゲート電極Gの両側の側壁に、サイドウォール膜SW1を形成し、ゲート電極Gおよびサイドウォール膜SW1の合成体の両側の活性領域Ac中に、n型の高濃度不純物領域SDを形成する。これにより、n型の低濃度不純物領域EX1とn型の高濃度不純物領域SDとを有する、LDD構造のnチャネル型MISFETnTが略完成する図7~31参照。次いで、図47に示すように、ゲート電極Gおよびソース、ドレイン領域SD等の上部に、サリサイド技術により、金属シリサイド層13を形成した後、層間絶縁膜IL1を形成する。次いで、層間絶縁膜IL1をエッチングすることにより複数のコンタクトホール接続孔C1、C1Sを形成する。この際、接続領域CAにおいては、コンタクトホールC1Sの底面においてp型の半導体領域1W上の金属シリサイド層13が露出する。次いで、絶縁膜として、例えば、窒化シリコン膜をCVD法で、コンタクトホールC1Sの内部を含む層間絶縁膜IL1上に堆積し、異方性エッチングを施すことにより、コンタクトホールC1Sの側壁に絶縁膜をサイドウォール膜SW3として残存させる。これにより、開口部OAの側壁がサイドウォール膜SW3で覆われる。ここでの覆われるとは、開口部OAの側壁がサイドウォール膜SW2を介してサイドウォール膜SW3で覆われる場合も含むものである。なお、図示は省略するが、コンタクトホールC1の側壁にもサイドウォール膜SW3が形成される。次いで、図48に示すように、コンタクトホールC1Sの内部に第1プラグP1、シェアードプラグSP1を形成する。例えば、実施の形態1と同様に、コンタクトホールC1Sの内部に導電性膜を埋め込むことにより、シェアードプラグSP1を形成する。この際、コンタクトホールC1の内部にも導電性膜が埋め込まれ第1プラグP1が形成される。このように、本変形例1においては、コンタクトホールC1Sの側壁にサイドウォール膜SW3を配置したので、シェアードプラグSP1と半導体領域3との絶縁性を高めることができる。例えば、ゲート電極Gの両側の側壁に、サイドウォール膜SW1を形成するの際、開口部OAの側壁にもサイドウォール膜SW2が形成され、半導体領域3の側壁露出面が保護される。しかしながら、絶縁層BOXおよび半導体領域3の膜厚は小さいため、サイドウォール膜SW1、SW2を形成する際の異方性エッチング条件によっては、開口部OAの側壁のサイドウォール膜SW2の膜厚が小さく、また、全体またはその一部が除去され、その絶縁耐性が十分でない場合も考えられる。また、コンタクトホールC1S形成時のマスクずれなどで、サイドウォール膜SW2の全体またはその一部が除去され、その絶縁耐性が十分でない場合も考えられる。これに対し、本変形例1においては、コンタクトホールC1Sの側壁にサイドウォール膜SW3を配置したので、実施の形態1の効果効果例えば、上記効果1、効果2等に加え、シェアードプラグSP1と半導体領域3との絶縁性を高めることができる。変形例2図49~図51は、本実施の形態の変形例2の半導体装置の製造工程を示す要部断面図である。実施の形態1と同様に、SOI基板上に、LDD構造のソースドレイン領域を有するnチャネル型MISFETnTを形成する。即ち、SOI基板の上部に素子分離領域STIを形成した後、半導体領域1Wおよびこの半導体領域1Wと逆導電型の半導体領域2Wを形成する。次いで、活性領域Acのうち、接続領域CAの絶縁層BOXおよび半導体領域3等を除去し、開口部OAを形成する。次いで、活性領域Acの主表面に、ゲート絶縁膜GOおよびゲート電極Gを形成する。さらに、ゲート電極Gの両側の活性領域Ac中に、n型の低濃度不純物領域EX1を形成した後、ゲート電極Gの両側の側壁に、サイドウォール膜SW1を形成し、ゲート電極Gおよびサイドウォール膜SW1の合成体の両側の活性領域Ac中に、n型の高濃度不純物領域SDを形成する。これにより、n型の低濃度不純物領域EX1とn型の高濃度不純物領域SDとを有する、LDD構造のnチャネル型MISFETnTが略完成する図7~31参照。この後、図49に示すように、ゲート電極Gおよびソース、ドレイン領域SD等の上部に、サリサイド技術により、金属シリサイド層13を形成した後、層間絶縁膜IL1を形成する。このIL1としては、例えば、窒化シリコン膜IL1aと酸化シリコン膜IL1bとの積層膜が用いられる。この窒化シリコン膜IL1aは酸化シリコン膜IL1bのエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜IL1bより薄く形成される。次いで、層間絶縁膜IL1の内、上層の酸化シリコン膜IL1bを窒化シリコン膜IL1aが露出するまでエッチングする。この際、コンタクトホールC1Sの内部には、ゲート電極Gの上部から開口部OAの側壁を覆い、コンタクトホールC1Sの底部に延在する窒化シリコン膜IL1aが露出する。次いで、図50に示すように、露出した窒化シリコン膜IL1aを異方的にエッチングすることにより、サイドウォール膜SW3を形成するとともに、コンタクトホールC1Sの底部の金属シリサイド層13を露出させる。即ち、ゲート電極Gの上部から開口部OAの側壁のサイドウォール膜SW2を覆うように窒化シリコン膜IL1aを残存させ、サイドウォール膜SW3とするとともに、コンタクトホールC1Sを開口する。このように、層間絶縁膜IL1を構成するエッチングストッパーここでは、窒化シリコン膜IL1aを利用してサイドウォール膜SW3を形成してもよい。この場合、サイドウォール膜SW3をコンタクトホールC1Sの開口時に形成できるので、短工程でサイドウォール膜SW3を形成することができる。次いで、図51に示すように、コンタクトホールC1Sの内部に第1プラグP1、シェアードプラグSP1を形成する。例えば、実施の形態1と同様に、コンタクトホールC1Sの内部に導電性膜を埋め込むことにより、シェアードプラグSP1を形成する。この際、コンタクトホールC1の内部にも導電性膜が埋め込まれ第1プラグP1が形成される。このように、本変形例1においては、コンタクトホールC1Sの側壁にサイドウォール膜SW3を配置したので、シェアードプラグSP1と半導体領域3との絶縁の信頼性を高めることができる。例えば、ゲート電極Gの両側の側壁に、サイドウォール膜SW1を形成するの際、開口部OAの側壁にもサイドウォール膜SW2が形成され、半導体領域3の側壁露出面が保護される。しかしながら、絶縁層BOXおよび半導体領域3の膜厚は小さいため、サイドウォール膜SW1、SW2を形成する際の異方性エッチング条件によっては、開口部OAの側壁のサイドウォール膜SW2の膜厚が小さく、また、全体またはその一部が除去され、その絶縁耐性が十分でない場合も考えられる。また、コンタクトホールC1S形成時のマスクずれなどで、サイドウォール膜SW2の全体またはその一部が除去され、その絶縁耐性が十分でない場合も考えられる。これに対し、本変形例2においては、上記変形例1と同様に、開口部OAの側壁にサイドウォール膜SW3を配置したので、実施の形態1の効果例えば、上記効果1、効果2等に加え、シェアードプラグSP1と半導体領域3との絶縁性を高めることができる。さらに、サイドウォール膜SW3として、層間絶縁膜IL1を構成するエッチングストッパーを利用することにより、コンタクトホールC1Sの開口時に、短工程でサイドウォール膜SW3を形成することができる。実施の形態4実施の形態1においては、半導体領域1Wをp型とし、半導体領域2Wをn型として、pn分離を構成したが、半導体領域1Wの電位を独立して制御するための半導体領域1Wの分離構成は、実施の形態1のものに限られるものではなく、種々の変形が可能である。以下に、上記分離構成の他の形態として、変形例aおよび変形例bの2例を説明する。変形例a実施の形態1においては、半導体領域1Wをp型とし、半導体領域2Wをn型としたが図1参照、これらの導電型を逆導電型としてもよい。即ち、本変形例aにおいては、半導体領域1Wをn型とし、半導体領域2Wをp型とする。図52は、本実施の形態の変形例aの半導体装置を構成するnチャネル型MISFETの要部断面図である。この場合、活性領域Ac半導体領域3の下部には、絶縁層BOXを介して、n型の半導体領域1Wが配置されている。このn型の半導体領域1Wの底部は、素子分離領域STIの底部より深い位置に位置する。さらに、このn型の半導体領域1Wの下部には、n型の半導体領域1Wとは逆導電型のp型の半導体領域2Wが配置されている。即ち、n型の半導体領域1Wは、p型の半導体領域2Wに囲まれ、pn分離されている。具体的には、n型の半導体領域1Wの上部には、絶縁層BOXが位置し、n型の半導体領域1Wの底部および側部は、p型の半導体領域2Wと接するように配置されている。このように、nチャネル型MISFETnTの形成領域Acの下部のn型の半導体領域1Wを、その底部および外周に位置するp型の半導体領域2Wにより電気的に分離し、ゲート電極Gと上記n型の半導体領域1Wとを電気的に接続することにより、実施の形態1で詳細に説明したように、MISFETの動作特性を向上させることができる効果1参照。変形例b上記変形例aにおいては、このn型の半導体領域1Wの底部を、素子分離領域STIの底部より深い位置に配置したが、素子分離領域STIをより深く形成してもよい。図53は、本実施の形態の変形例bの半導体装置を構成するnチャネル型MISFETの要部断面図である。この場合、活性領域Ac半導体領域3の下部には、絶縁層BOXを介して、n型の半導体領域1Wが配置されている。このn型の半導体領域1Wの底部は、素子分離領域STIの底部より浅い位置に位置する。さらに、このn型の半導体領域1Wの下部には、n型の半導体領域1Wとは逆導電型のp型の半導体領域2Wが配置されている。即ち、n型の半導体領域1Wの上部には、絶縁層BOXが位置し、n型の半導体領域1Wの側部は、素子分離領域STIと接するように配置され、n型の半導体領域1Wの底部は、p型の半導体領域2Wと接するように配置されている。かかる構成によっても、nチャネル型MISFETnTの形成領域Acの下部のn型の半導体領域1Wを、素子分離領域STIおよびp型の半導体領域2Wにより電気的に分離することができ、ゲート電極Gと上記n型の半導体領域1Wとを電気的に接続することにより、実施の形態1で詳細に説明したように、MISFETの動作特性を向上させることができる効果1参照。例えば、上記実施の形態1のように、nチャネル型MISFETNMOSの下部に絶縁層BOXを介してp型の半導体領域2Wを配置した場合には、次に示すメリットがある。例えば、バルク素子と本願のような上記SOI素子を同一のウエハ半導体基板に形成する場合、SOI素子の絶縁層BOX下への不純物注入を、バルク素子と同様の工程で形成することが可能となり、製造工程の簡略化を図ることができる。一方、上記変形例aのように、nチャネル型MISFETNMOSの下部に絶縁層BOXを介してn型の半導体領域1Wを配置した場合には、次に示すメリットがある。例えば、SOINMOSとSOIPMOSとも絶縁層BOX下のウエルの電位を可変にする構造の場合、両方のウエルを分離する必要がある。このため、トリプルウエル構造が必要になる。しかし、ゲートとウエルを接続し、DTDynanicTransientモードで動作する場合には、NMOSでn型ウエル、PMOSでp型ウエルの構造を選択すると、ツインウエル構造でよくなる。これは、NMOSの場合には、GNDVcc間のみで、ウエルの電位は逆電位となるためで、ツインウエルでもリーク電流を抑制できる。また、上記変形例bのように、素子分離領域STIの底部を半導体領域1Wの底部より深く配置した場合には、次に示すメリットがある。近接素子間は、STIの絶縁分離となるため、分離幅を小さくすることが可能となる。これは、STI下の空乏層の増大を抑制できるためである。実施の形態5実施の形態1においては、nチャネル型MISFETを例に説明したが、本実施の形態においては、pチャネル型MISFETを例に説明する。図54は、本実施の形態の半導体装置を構成するpチャネル型MISFETの模式的な断面図である。図55は、pチャネル型MISFETの電位の印加状態を示す表である。図54に示すように、pチャネル型MISFETpT、SOI基板を構成する半導体領域3の主表面に形成される。SOI基板は、支持基板1と絶縁層BOXとその上部の半導体領域素子形成領域3とを有する。支持基板1は、例えば、p型の単結晶シリコン基板である。このpチャネル型MISFETpTは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDD構造を有し、n型の低濃度不純物領域EX1とn型の高濃度不純物領域SDとを有する。なお、13は、金属シリサイド層である。pチャネル型MISFETpTが配置される半導体領域3の下部には、絶縁層BOXを介して、n型の半導体領域ウエル領域、バックゲート領域1Wが配置されている。このn型の半導体領域1Wの底部は、素子分離領域STIの底部より深い位置に位置する。さらに、このn型の半導体領域1Wの下部には、n型の半導体領域1Wとは逆導電型のp型の半導体領域ウエル領域、バックゲート領域2Wが配置されている。即ち、n型の半導体領域1Wは、p型の半導体領域2Wに囲まれ、pn分離されている。具体的には、n型の半導体領域1Wの上部には、絶縁層BOXが位置し、n型の半導体領域1Wの底部および側部は、p型の半導体領域2Wと接するように配置されている。なお、n型の半導体領域1Wの側部の一部は素子分離領域STIと接していてもよい。ここで、本実施の形態においては、pチャネル型MISFETpTのゲート電極Gとその下方のn型の半導体領域1Wが電気的に接続されている。この電気的接続は、追って詳細に説明するようにシェアードプラグSP1によってなされる。また、p型の半導体領域2Wは、支持基板1を介して接地電位VSS、基準電位、第2電位、上記第1電位より低い電位に接続されている。このように、pチャネル型MISFETpTの形成領域Acの下部のn型の半導体領域1Wを、その底部および外周に位置するp型の半導体領域2Wにより電気的に分離することで、n型の半導体領域1Wの電位を個別に制御することができる。また、pチャネル型MISFETpTのゲート電極Gと上記n型の半導体領域1Wとを電気的に接続することにより、閾値電位Vthを動的に制御することができる効果1。即ち、MISFETがオン状態onの場合は、n型の半導体領域1Wとゲート電極が同じ電位となることで、閾値電位Vthを低下させ、オン電流を大きくすることができる。逆に、MISFETがオフ状態offの場合は、閾値電位Vthを上昇させ、オフ電流を小さくすることができる。このように、MISFETの動作特性を向上させることができる。また、このような特性向上により、ゲート電極に印加する電圧電源電圧、電源電位、駆動電圧、駆動電位と閾値電位との差が実質的に大きくなり、低電位駆動を可能とすることができる。さらに、pチャネル型MISFETpTのゲート電極Gとn型の半導体領域1Wとの電気的接続をシェアードプラグSP1によって行うことにより、pチャネル型MISFETpTの形成領域の縮小化を図ることができる効果2。なお、本実施の形態のpチャネル型MISFETpTのシェアードプラグSP1部の構成および製造工程については、図3~図40等を参照しながら説明した実施の形態1の場合と同様であるため、その説明を省略する。即ち、半導体領域1Wがn型、半導体領域2Wがp型となり、MISFETがpチャネル型となる他は、実施の形態1の場合と同様である。また、実施の形態4において説明したように、半導体領域1Wの分離構成については、種々の変形が可能である。図56は、本実施の形態の第1変形例の半導体装置を構成するpチャネル型MISFETの要部断面図である。この場合、活性領域Ac半導体領域3の下部には、絶縁層BOXを介して、p型の半導体領域1Wが配置されている。このp型の半導体領域1Wの底部は、素子分離領域STIの底部より深い位置に位置する。さらに、このp型の半導体領域1Wの下部には、p型の半導体領域1Wとは逆導電型のn型の半導体領域2Wが配置されている。即ち、p型の半導体領域1Wは、n型の半導体領域2Wに囲まれ、pn分離されている。具体的には、p型の半導体領域1Wの上部には、絶縁層BOXが位置し、p型の半導体領域1Wの底部および側部は、n型の半導体領域2Wと接するように配置されている。このように、pチャネル型MISFETpTの形成領域Acの下部のp型の半導体領域1Wを、その底部および外周に位置するn型の半導体領域2Wにより電気的に分離し、ゲート電極Gと上記p型の半導体領域1Wとを電気的に接続することにより、図54に示す場合と同様に、MISFETの動作特性を向上させることができる効果1参照。図57は、本実施の形態の第2変形例の半導体装置を構成するpチャネル型MISFETの要部断面図である。この場合、活性領域Ac半導体領域3の下部には、絶縁層BOXを介して、p型の半導体領域1Wが配置されている。このp型の半導体領域1Wの底部は、素子分離領域STIの底部より浅い位置に位置する。さらに、このp型の半導体領域1Wの下部には、p型の半導体領域1Wとは逆導電型のn型の半導体領域2Wが配置されている。即ち、p型の半導体領域1Wの上部には、絶縁層BOXが位置し、p型の半導体領域1Wの側部は、素子分離領域STIと接するように配置され、p型の半導体領域1Wの底部は、n型の半導体領域2Wと接するように配置されている。かかる構成によっても、pチャネル型MISFETpTの形成領域Acの下部のp型の半導体領域1Wを、素子分離領域STIおよびn型の半導体領域2Wにより電気的に分離することができ、ゲート電極Gと上記p型の半導体領域1Wとを電気的に接続することにより、図54に示す場合と同様に、MISFETの動作特性を向上させることができる効果1参照。実施の形態6上記実施の形態1~5において説明した半導体装置nチャネル型MISFETやpチャネル型MISFETの適用箇所に制限はないが、例えば、これらのMISFETをSRAMStaticRandomAccessMemory、スタティックランダムアクセスメモリのメモリセルに適用することができる。回路構成図58は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線ビット線BL、ビット線/バーBLとワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタロードMOS、負荷用トランジスタ、負荷用MISFETLo1、Lo2、一対のアクセストランジスタアクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタAcc1、Acc2および一対のドライバトランジスタドライバMOS、駆動用トランジスタ、駆動用MISFETDr1、Dr2を有している。上記メモリセルを構成する上記6つのトランジスタのうち、ロードトランジスタLo1、Lo2は、pチャネル型MISFETであり、アクセストランジスタAcc1、Acc2およびドライバトランジスタDr1、Dr2は、nチャネル型MISFETである。なお、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単にトランジスタと呼ぶことがある。また、各トランジスタの符号Lo1、Lo2、Acc1、Acc2、Dr1、Dr2のみで各トランジスタを示す場合がある。上記メモリセルを構成する上記6つのトランジスタのうち、Lo1とAcc1とはCMOSインバータを構成し、Lo2とAcc2とは、他のCMOSインバータを構成している。これら一対のCMOSインバータの相互の入出力端子蓄積ノードA、Bは、交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。以上のSRAMメモリセルを構成する6つのトランジスタの接続関係を詳述すれば以下のようになる。電源電位第1電位Vddと蓄積ノードAとの間にLo1が接続され、蓄積ノードAと接地電位GND、0V、基準電位、上記第1電位より低い第2電位VSSとの間にDr1が接続され、Lo1およびDr1のゲート電極は、蓄積ノードBに接続される。電源電位Vddと蓄積ノードBとの間にLo2が接続され、蓄積ノードBと接地電位VSSとの間にDr2が接続され、Lo2およびDr2のゲート電極は、蓄積ノードAに接続される。ビット線BLと蓄積ノードAとの間にAcc1が接続され、ビット線/BLと蓄積ノードBとの間にAcc2が接続され、Acc1およびAcc2のゲート電極は、ワード線WLに接続されるワード線となる。ここで、上記6つのトランジスタは、SOI基板のSOI層である半導体領域3に形成される。さらに、本実施の形態のアクセストランジスタAcc1のゲート電極は、アクセストランジスタAcc1のバックゲートに接続される図58。本実施の形態におけるバックゲートとは、上記半導体領域3の下部に絶縁層BOXを介して配置されるp型の半導体領域1Wである図1等参照。また、アクセストランジスタAcc2のゲート電極は、アクセストランジスタAcc2のバックゲートに接続される図58。本実施の形態におけるバックゲートとは、上記半導体領域3の下部に絶縁層BOXを介して配置されるp型の半導体領域1Wである図1等参照。メモリ動作上記SRAMのメモリセルのメモリ動作を説明する。CMOSインバータの蓄積ノードAが高電位Hであるときには、Dr2がオン状態となるので、他のCMOSインバータの蓄積ノードBが低電位Lになる。したがって、Lo1がオン状態、Dr1がオフ状態となり、蓄積ノードAの高電位Hが保持される。すなわち、一対のCMOSインバータを交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源が印加されている間、情報が保存される。一方、Acc1、Acc2のそれぞれのゲート電極にはワード線WLが接続されている。すなわち、ワード線WLが高電位Hであるときには、Acc1、Acc2がオン状態となり、フリップフロップ回路とビット線BL、/BLとが電気的に接続されるので、蓄積ノードA、Bの電位状態HとLの組み合わせ、または、LとHの組み合わせがビット線BL、/BLに現れ、メモリセルの情報として読み出される。また、メモリセルに情報を書き込むには、ワード線WLを高電位Hとし、Acc1およびAcc2をオン状態とすることにより、フリップフロップ回路とビット線BL、/BLとを電気的に接続させ、ビット線BL、/BLの情報HとLの組み合わせ、または、LとHの組み合わせを蓄積ノードA、Bに伝達し、前述のように情報を保存する。トランジスタ構成ここで、本実施の形態のSRAMのメモリセルを構成するアクセスバトランジスタAcc1として、実施の形態1で説明した、nチャネル型MISFETの構成図1等参照を適用する。即ち、ゲート電極とp型の半導体領域1Wをn型の半導体領域2Wにより電気的に分離することで、p型の半導体領域1Wの電位を個別に制御する。また、nチャネル型MISFETnTのゲート電極Gとp型の半導体領域1Wとの電気的接続をシェアードプラグSP1によって行う。図59および図60は、本実施の形態のSRAMのメモリセル領域の構成を示す平面図である。図59および図60に示す破線で囲んだ略矩形の領域は、11ビットのメモリセル領域MCAである。図示するように、4つの活性領域AcP1、AcN1、AcN2、AcP2がX方向に順に並んで配置されている。ここでは、活性領域を示す符号Acに記号を加え、個別の領域を示してある。これらの活性領域Acの間は、前述したように素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Acが区画される。また、前述したように、活性領域Acの下部には、絶縁層BOXを介して半導体領域1W、2Wが配置される。この半導体領域1W、2Wのうち、p型の半導体領域1Wは、2つの活性領域AcP1、AcP2の下部にそれぞれ配置され、n型の半導体領域2Wは、活性領域AcN1、AcN2の下部に配置され、2つの活性領域AcP1、AcP2の下部のp型の半導体領域1W下まで延在している。このように、p型の半導体領域1Wは、n型の半導体領域2Wにより、pn分離されている。ここで、図59に示すように、活性領域AcP1には、接続領域CAが設けられている。具体的には、活性領域AcP1は、Y方向に長辺を有する矩形状の領域と、当該領域の中心部からX方向に突出した突出領域幅広部を有している図59参照。この突出領域幅広部に接続領域CAが設けられている。この接続領域CAには、実施の形態1等で説明したように、半導体領域3および絶縁層BOXが除去され開口部OAが配置されている。この活性領域AcP1の下部には、絶縁層BOXを介してp型の半導体領域1Wが配置される。さらに、このp型の半導体領域1Wの下部には、n型の半導体領域2Wが配置される。活性領域AcN1は、Y方向に長辺を有する四角形状である。この活性領域AcN1の下部には、例えば、絶縁層BOXを介してn型の半導体領域2Wが配置される。なお、このn型の半導体領域2Wは、p型の半導体領域1Wの下部まで延在している。活性領域AcN2は、Y方向に長辺を有する四角形状である。この活性領域AcN2の下部には、例えば、絶縁層BOXを介してn型の半導体領域2Wが配置される。なお、このn型の半導体領域2Wは、p型の半導体領域1Wの下部まで延在している。活性領域AcP2には、接続領域CAが設けられている。具体的には、活性領域AcP2は、Y方向に長辺を有する矩形状の領域と、当該領域の中心部からX方向に突出した突出領域幅広部を有している図59参照。この突出領域幅広部に接続領域CAが設けられている。この接続領域CAには、実施の形態1等で説明したように、半導体領域3および絶縁層BOXが除去され開口部OAが配置されている。この活性領域AcP2の下部には、絶縁層BOXを介してp型の半導体領域1Wが配置される。さらに、このp型の半導体領域1Wの下部には、n型の半導体領域2Wが配置される。図60に示すように、上記4つの活性領域AcP1、AcN1、AcN2、AcP2上には、ゲート絶縁膜GOを介して、ゲート電極ゲート配線、直線ゲートGG1~G4が、各活性領域をX方向に横切るように延在し、上記回路構成の欄で説明した6つのトランジスタを構成している。なお、ゲート電極Gの両側の活性領域Acが、トランジスタのソースドレイン領域となる。具体的に、活性領域AcP1およびAcN1上を横切るように共通のゲート電極G1が配置されている。これにより、活性領域AcP1上にDr1および活性領域AcN1上にLo1が配置され、これらのゲート電極Gが接続されることとなる。この共通のゲート電極G1は、活性領域AcN2上まで延在し、シェアードプラグSP1sによりLo2のソースドレイン領域と接続される。活性領域AcP1上には、上記共通のゲート電極G1と並行に、ゲート電極G2が配置されている。これにより、活性領域AcP1上にAcc1が配置され、Dr1のソースドレイン領域とAcc1のソースドレイン領域とが接続される共通化される。このゲート電極G2の上部にはシェアードプラグSP1wが配置される。このシェアードプラグSP1wは、ゲート電極G2上から接続領域CA開口部OAまで延在するように設けられ、実施の形態1等で説明したシェアードプラグSP1と対応する。よって、このシェアードプラグSP1wは、金属シリサイド層13を介してp型の半導体領域1Wと接続される図3等参照。このように、一の導電性部材一体の導電性膜、一続きの導電性膜であるシェアードプラグSP1wより、Acc1のゲート電極G2とその下部のp型の半導体領域1Wとを接続することで、実施の形態1で説明した効果効果1、効果2等を奏することができる。また、活性領域AcP2およびAcN2上を横切るように共通のゲート電極G3が配置されている。これにより、活性領域AcP2上にDr2および活性領域AcN2上にLo2が配置され、これらのゲート電極Gが接続されることとなる。この共通のゲート電極G3は、活性領域AcN1上まで延在し、シェアードプラグSP1sによりLo1のソースドレイン領域と接続される。活性領域AcP2上には、上記共通のゲート電極G3と並行に、ゲート電極G4が配置されている。これにより、活性領域AcP2上にAcc2が配置され、Dr2のソースドレイン領域とAcc2のソースドレイン領域とが接続される共通化される。このゲート電極G4の上部にはシェアードプラグSP1wが配置される。このシェアードプラグSP1wは、ゲート電極G4上から接続領域CA開口部OAまで延在するように設けられ、実施の形態1等で説明したシェアードプラグSP1と対応する。よって、このシェアードプラグSP1wは、金属シリサイド層13を介してp型の半導体領域1Wと接続される図3等参照。このように、一の導電性部材一体の導電性膜、一続きの導電性膜であるシェアードプラグSP1wより、Acc2のゲート電極G4とその下部のp型の半導体領域1Wとを接続することで、実施の形態1で説明した効果効果1、効果2等を奏することができる。また、上記4つのゲート電極G1~G4は、2つずつ同一ライン上一直線状に配置されている。具体的には、活性領域AcP1およびAcN1上を横切る共通のゲート電極G1と活性領域AcP2上のゲート電極G4とは、X方向に延在する同一ライン上に配置されている。活性領域AcP2およびAcN2上を横切る共通のゲート電極G3と活性領域AcP1上のゲート電極G2とは、X方向に延在する同一ライン上に配置されている。上記6つのトランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2のソースドレイン領域上には、第1プラグP1SP1s、SP1wを含むが配置される。第1プラグP1は、第1層配線に接続するプラグである。また、4つのゲート電極G1~G4上にも第1プラグP1が配置される。これらの第1プラグを第1層配線およびさらに上層の配線で接続することにより、図58に示す回路を構成することができる。このように、実施の形態1等で説明したnチャネル型MISFET部の構成をSRAMのアクセストランジスタAcc1、Acc2部に適用することで、実施の形態1で説明した効果効果1、効果2等を奏することができる。特に、SRAMにおいては、微細な領域に複数のトランジスタが形成されるため、実施の形態1等で説明したnチャネル型MISFET部の構成を採用して好適である。なお、ここでは、アクセストランジスタAcc1、Acc2部への適用を例に説明したが、他のトランジスタロードトランジスタやドライバトランジスタ部に適用してもよい。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上記実施の形態の構成は、適宜組み合わせて適用することができる。例えば、実施の形態2の構成に実施の形態3の構成を適用してもよい。