"第1導電チャネル型の第1のトランジスタMP1の出力電流I1の電流検出を行う電流検出回路において、前記第1のトランジスタMP1と同じゲートソース間電圧が印加された第1導電チャネル型の第2のトランジスタMP2と、前記第2のトランジスタMP2のドレインにソースが接続された第1導電チャネル型の第3のトランジスタMP3と、前記第2のトランジスタMP2のソースドレイン間電圧が、前記第1のトランジスタMP1のソースドレイン間電圧と同じになるように、第1のバイアス電圧VB1を前記第3のトランジスタMP3のゲートに印加するバイアス回路30と、を備え、前記第2のトランジスタMP2から検出電流I2を得ることを特徴とする電流検出回路。前記バイアス回路30は、前記第1のトランジスタMP1と同じゲートソース間電圧が印加された第1導電チャネル型の第4のトランジスタMP4と、前記第4のトランジスタMP4のドレインにソースが接続された第1導電チャネル型の第5のトランジスタMP5と、前記第1のトランジスタMP1のドレインにソースが接続され、ゲートとドレインが共通接続された第1導電チャネル型の第6のトランジスタMP6と、前記第5のトランジスタMP5のドレインにドレインが接続され、ゲートとドレインが共通接続された第2導電チャネル型の第7のトランジスタMN1と、前記第6のトランジスタMP6のドレインにドレインが接続された第2導電チャネル型の第8のトランジスタMN2と、を備え、前記第3、第5及び第6のトランジスタMP3,MP5,MP6のゲートが共通接続され、前記第7及び第8のトランジスタMN1,MN2のゲートが共通接続され、前記第2のトランジスタMP2と前記第4のトランジスタMP4の電流能力比と、前記第3のトランジスタMP3と前記第5のトランジスタMP5の電流能力比とが同じであることを特徴とする請求項1に記載の電流検出回路。前記第6のトランジスタMP6と前記第8のトランジスタMN2の間に挿入され、ゲートに第2のバイアス電圧VB2が印加された第2導電チャネル型の第9のトランジスタMN3を備えることを特徴とする請求項2に記載の電流検出回路。前記第3のトランジスタMP3のドレインに接続された抵抗素子R3と、前記第3のトランジスタMP3のドレインと前記抵抗素子R3の接続ノードの電圧と、基準電圧Vref2とを比較するコンパレータ3と、を備えることを特徴とする請求項1乃至3のいずれかに記載の電流検出回路。出力電流I1を出力する第1導電チャネル型の第1のトランジスタMP1と、前記1のトランジスタMP1のドレインに接続された第1及び第2の抵抗素子R1,R2と、第1及び第2の入力端子と、出力端子を備え、当該第1の入力端子に第1の基準電圧Vref1が印加され、当該第2の出力端子に前記第1及び第2の抵抗素子R1,R2の接続ノードの電圧VFBが印加され、当該出力端子からの出力信号を前記第1のトランジスタMP1のゲートに印加するオペアンプ1と、前記第1のトランジスタMP1の電流を検出し、電流検出結果に応じて、前記第1のトランジスタMP1の電流を制限するための電流制限信号を前記オペアンプ1に出力する電流検出回路20と、を備え、前記電流検出回路20は、前記オペアンプ1の出力信号がゲートに印加され、前記第1のトランジスタMP1と同じゲートソース間電圧が印加された第1導電チャネル型の第2のトランジスタMP2と、前記第2のトランジスタMP2のドレインにソースが接続された第1導電チャネル型の第3のトランジスタMP3と、前記第2のトランジスタMP2のソースドレイン間電圧が、前記第1のトランジスタMP1のソースドレイン間電圧と同じになるように、第1のバイアス電圧VB1を前記第3のトランジスタMP3のゲートに印加するバイアス回路30と、を備え、前記第2のトランジスタMP2から検出電流I2を得ることを特徴とする電源回路。前記バイアス回路30は、前記オペアンプ1の出力信号がゲートに印加され、前記第1のトランジスタMP1と同じソース間電圧が印加された第1導電チャネル型の第4のトランジスタMP4と、前記第4のトランジスタMP4のドレインにソースが接続された第1導電チャネル型の第5のトランジスタMP5と、前記第1のトランジスタMP1のドレインにソースが接続され、ゲートとドレインが共通接続された第1導電チャネル型の第6のトランジスタMP6と、前記第5のトランジスタMP5のドレインにドレインが接続され、ゲートとドレインが共通接続された第2導電チャネル型の第7のトランジスタMN1と、前記第6のトランジスタMP6のドレインにドレインが接続された第2導電チャネル型の第8のトランジスタMN2と、を備え、前記第3、第5及び第6のトランジスタMP3,MP5,MP6のゲートが共通接続され、前記第7及び第8のトランジスタMN1,MN2のゲートが共通接続され、前記第2のトランジスタMP2と前記第4のトランジスタMP4の電流能力比と、前記第3のトランジスタMP3と前記第5のトランジスタMP5の電流能力比とが同じであることを特徴とする請求項5に記載の電源回路。前記電流検出回路20は、前記第6のトランジスタMP6と前記第8のトランジスタMN2の間に挿入され、ゲートに第2のバイアス電圧VB2が印加された第2導電チャネル型の第9のトランジスタMN3を備えることを特徴とする請求項6に記載の電源回路。前記電流検出回路20は、前記第3のトランジスタMP3のドレインに接続された抵抗素子R3と、前記第3のトランジスタMP3のドレインと前記抵抗素子R3の接続ノードの電圧と、第2の基準電圧Vref2とを比較し、前記電流制限信号を前記オペアンプ1に出力するコンパレータ3と、を備え、前記オペアンプ1は、前記コンパレータ3からの前記電流制限信号に応じて、前記第1のトランジスタMP1の電流を制限するように前記オペアンプ1の出力信号を設定する電流制限回路を備えることを特徴とする請求項5乃至7のいずれかに記載の電源回路。しかしながら、従来の電流検出回路50によれば、電流検出トランジスタMP2と出力トランジスタMP1のゲートソース間電圧は同じであるが、両者のソースドレイン間電圧は同じではない。すなわち、出力トランジスタMP1のソースドレイン間電圧はVcc-VOUTであるのに対して、電流検出トランジスタMP2のソースドレイン間電圧はVcc-I2×R3である。つまり、両ソースドレイン間電圧は、Vcc、VOUT、R3等の設定次第で変動する。ところで、一般に、MOSトランジスタのチャネル長変調効果ChannelLengthModulationEffectのため、ソースドレイン間電圧が異なれば、MOSトランジスタのドレイン電流も異なる。この効果は、MOSトランジスタの微細化によって顕著になる。このため、検出電流I2と出力電流I1との電流比にずれが生じることになる。また、当該電流比にずれが生じると、当然ながら電源回路における電流制限動作が精度良く行えないという問題が生じる。そこで、本発明は、MOSトランジスタのチャネル長変調効果を考慮し、出力トランジスタMP1の出力電流I1に精度良く比例した検出電流I2を得ることができる電流検出回路及び電源回路を提供することを目的とする。本発明の電流検出回路は、第1導電チャネル型の第1のトランジスタMP1の出力電流I1の電流検出を行う電流検出回路において、前記第1のトランジスタMP1と同じゲートソース間電圧が印加された第1導電チャネル型の第2のトランジスタMP2と、前記第2のトランジスタMP2のドレインにソースが接続された第1導電チャネル型の第3のトランジスタMP3と、前記第2のトランジスタMP2のソースドレイン間電圧が、前記第1のトランジスタMP1のソースドレイン間電圧と同じになるように、第1のバイアス電圧VB1を前記第3のトランジスタMP3のゲートに印加するバイアス回路30と、を備え、前記第2のトランジスタMP2から検出電流I2を得ることを特徴とする。また、本発明の電源回路は、出力電流I1を出力する第1導電チャネル型の第1のトランジスタMP1と、前記1のトランジスタMP1のドレインに接続された第1及び第2の抵抗素子R1,R2と、第1及び第2の入力端子と、出力端子を備え、当該第1の入力端子に第1の基準電圧が印加され、当該第2の出力端子に前記第1及び第2の抵抗素子R1,R2の接続ノードの電圧VFBが印加され、当該出力端子からの出力信号を前記第1のトランジスタMP1のゲートに印加するオペアンプ1と、前記第1のトランジスタMP1の電流を検出し、電流検出結果に応じて、前記第1のトランジスタMP1の電流を制限するための電流制限信号を前記オペアンプ1に出力する電流検出回路20と、を備え、前記電流検出回路20は、前記オペアンプ1の出力信号がゲートに印加され、前記第1のトランジスタMP1と同じソース間電圧が印加された第1導電チャネル型の第2のトランジスタMP2と、前記第2のトランジスタMP2のドレインにソースが接続された第1導電チャネル型の第3のトランジスタMP3と、前記第2のトランジスタMP2のソースドレイン間電圧が、前記第1のトランジスタMP1のソースドレイン間電圧と同じになるように、第1のバイアス電圧VB1を前記第3のトランジスタMP3のゲートに印加するバイアス回路30と、を備え、前記第2のトランジスタMP2から検出電流I2を得ることを特徴とする。本発明の電流検出回路によれば、第1のトランジスタMP1と第2のトランジスタMP2のバイアス条件を、ソースドレイン間電圧を含めて同じにすることにより、第1のトランジスタMP1の出力電流I1に精度良く比例した検出電流I2を得ることができる。また、本発明の電源回路によれば、当該電流検出回路を用いているので、第1のトランジスタMP1に過電流が流れた場合の電流制限動作の精度を向上することができる。<<第1の実施形態>>図1は、第1の実施形態における電流検出回路20及び、この電流検出回路20を用いた電源回路10の回路図である。この電源回路10は、オペアンプ1を用いたレギュレータ回路を基本形としており、Pチャネル型MOSトランジスタからなる出力トランジスタMP1、第1の抵抗素子R1、第2の抵抗素子R2、オペアンプ1、第1の基準電圧Vref1を発生する第1の基準電圧源2、及び電流検出回路20を含んで構成される。第1の抵抗素子R1と第2の抵抗素子R2は、出力トランジスタMP1のドレインと接地の間に直列に接続される。第1の抵抗素子R1と第2の抵抗素子R2との接続ノードの電圧VFBは、フィードバック電圧としてオペアンプ1の非反転入力端子に印加される。オペアンプ1の出力端子からの出力電圧OPOUTは、出力トランジスタMP1のゲートに印加される。オペアンプ1の反転入力端子-には基準電圧Vref1が印加される。出力トランジスタMP1のソースには電源電圧Vccが印加される。これにより、出力トランジスタMP1のドレインから出力される出力電圧VOUTは、オペアンプ1によるフィードバック制御により、数式1で表わされるように一定値に調整される。この点は、従来例と同じである。本実施形態の特徴は、電流検出回路20の構成にある。電流検出回路20は、Pチャネル型MOSトランジスタからなる電流検出トランジスタMP2、Pチャネル型のMOSトランジスタMP3、バイアス回路30を含んで構成される。電流検出トランジスタMP2のソースには電源電圧Vccが印加され、ゲートには、オペアンプ1の出力電圧OPOUTが印加される。これにより、電流検出トランジスタMP2と出力トランジスタMP1のゲートソース間電圧は同じになっている。MOSトランジスタMP3のソースは電流検出トランジスタMP2のドレインに接続されている。MOSトランジスタMP3のドレインと接地の間には第3の抵抗素子R3が接続されている。バイアス回路30は、電流検出トランジスタMP2のソースドレイン間電圧が、出力トランジスタMP1のソースドレイン間電圧と同じになるように、第1のバイアス電圧VB1を第3のトランジスタMP3のゲートに印加するように構成される。具体的には、バイアス回路30は、Pチャネル型のMOSトランジスタMP4、MP5、MP6と、Nチャネル型のMOSトランジスタMN1、MN2を含んで構成される。MOSトランジスタMP4のソースには電源電圧Vccが印加され、ゲートには、オペアンプ1の出力電圧OPOUTが印加される。これにより、MOSトランジスタMP4と出力トランジスタMP1のゲートソース間電圧は同じになっている。MOSトランジスタMP5のソースはMOSトランジスタMP4のドレインに接続されている。MOSトランジスタMP6のソースは、出力トランジスタMP1のドレインに接続され、そのゲートとドレインは共通接続されている。MOSトランジスタMN1のドレインは、MOSトランジスタMP5のドレインと接続され、そのソースは接地される。また、MOSトランジスタMN1のゲートとドレインは共通接続されている。MOSトランジスタMN2のドレインは、MOSトランジスタMP6のドレインと接続され、そのソースは接地される。また、MOSトランジスタMP3,MP5,MP6のゲートは共通接続されている。MOSトランジスタMN1,MN2のゲートが共通接続されている。つまり、MOSトランジスタMN1,MN2はカレントミラー回路を形成している。以下、上記のように構成された電流検出回路20の動作を説明する。MOSトランジスタMN1,MN2はカレントミラー回路を形成しているので、MOSトランジスタMP4に流れる電流I3は、当該カレントミラー回路を介して、MOSトランジスタMP6に流れる。この場合、カレントミラー回路のミラー比を1に設定する。すると、MOSトランジスタMP6にはMOSトランジスタMP4と同じ電流I3が流れる。MOSトランジスタMP5、MP6には同じ電流I3が流れることから、それらのゲートソース間電圧は等しい。すると、出力トランジスタMP1とMOSトランジスタMP4のソースはいずれも電源電圧Vccであるから、出力トランジスタMP1とMOSトランジスタMP4のソースドレイン電圧は等しくなる。これにより、MOSトランジスタMP4,MP5に流れる電流I3は、MOSトランジスタのチャネル長変調効果の影響を受けることなく、出力トランジスタMP1に流れる電流I1に精度良く比例した電流になる。この時、MOSトランジスタMP3のゲートには、MOSトランジスタMP5と同じ第1のバイアス電圧VB1が印加される。そして、電流検出トランジスタMP2とMOSトランジスタMP4の電流能力比と、MOSトランジスタMP3とMOSトランジスタMP5の電流能力比を同じに設定することにより、MOSトランジスタMP2,MP4のバイアス条件、MOSトランジスタMP3,MP5のバイアス条件は、ソースドレイン間電圧を含めて同じになる。したがって、電流検出トランジスタMP2に流れる電流をI2とすると、I2は、I1、I3に比例し、当該電流能力比に等しい電流となる。つまり、電流検出トランジスタMP2に流れる電流I2も、MOSトランジスタのチャネル長変調効果の影響を受けることなく、出力トランジスタMP1に流れる電流I1に精度良く比例した電流になる。前記電流能力比は、各トランジスタのサイズ比チャネル幅/チャネル長によって決定することができる。MP1,MP4,MP2の電流能力比を例えば、100:2:1とし、MP6,MP5,MP3の電流能力比を100:2:1とすると、電流比I1:I3:I2=100:2:1となる。このように、電流比I1:I3:I2は、大、中、小の関係に設定することが、回路の消費電力を抑制する上で好ましい。次に、電流検出トランジスタMP2に流れる電流I2を電圧に変換する構成を説明する。前述のように、第3の抵抗素子R3は、MOSトランジスタMP3のドレインと接地の間に接続される。MOSトランジスタMP3のドレイン電圧VDMP3は、数式3で表わされる。I2は、電流検出トランジスタMP2のドレイン電流検出電流、R3は第2の抵抗素子R3の抵抗値である。VDMP3=I2×R33すなわち、電流検出トランジスタMP2に流れる電流I2ドレイン電流は第3の抵抗素子R3により、電流I2に比例したドレイン電圧VDMP3検出電圧に変換される。コンパレータ3は、ドレイン電圧VDMP3と第2の基準電圧Vref2とを比較する。出力トランジスタMP1の出力電流I1が過負荷等の影響により過大に増加すると、これに応じて電流I2が増加する。そして、ドレイン電圧VDMP3が第2の基準電圧Vref2より大きくなると、コンパレータ3の出力電圧はHレベルになる。オペアンプ1は、このコンパレータ3の出力電圧VCNT電流制限信号を受けて、出力トランジスタMP1に流れる出力電流I1を制限する。このように、電流検出回路20によれば、電流検出トランジスタMP2と出力トランジスタMP1のゲートソース間電圧及びソースドレイン間電圧を同じにすることにより、出力電流I1に精度良く比例した検出電流I2を得て、この検出電流I2に基づいて、出力トランジスタMP1の過電流を抑制するものである。次に、オペアンプ1の構成、特に、コンパレータ3の出力電圧VCNTを受けて、出力トランジスタMP1に流れる電流I1を制限するための回路構成を図2に基づいて説明する。オペアンプ1は、Pチャネル型のMOSトランジスタMP11,MP12、Nチャネル型のMOSトランジスタMN11,MN12、定電流源11から構成された差動アンプ11と、出力回路12から構成される。差動アンプ11において、MOSトランジスタMN11,MN12は一対の差動入力トランジスタであり、MOSトランジスタMN11のゲートに第1の基準電圧Vref1が印加され、MOSトランジスタMN12のゲートにフィードバック電圧VFBが印加される。出力回路12は、Pチャネル型のMOSトランジスタMP13,MP14,MP15,MP16、Nチャネル型のMOSトランジスタMN13,MN14,MN15,MN16,MN17で構成される。MP11とMP13、MP12とMP14、MN13とMN15、MN14とMN16は、MP15とMP16はそれぞれカレントミラー回路を形成している。最終段のMP16とMN16の接続ノードからオペアンプ1の出力電圧OPOUTが出力される。出力電圧OPOUTは、前述のように、出力トランジスタMP1、MOSトランジスタMP2,MP4の各ゲートに印加される。この場合、MOSトランジスタMN17は、電流制限回路を構成する。このMOSトランジスタMN17のドレインはMOSトランジスタMP15とMOSトランジスタMN15の接続ノードに接続され、そのソースは接地され、そのゲートにコンパレータ3の出力電圧VCNT電流制限信号が印加される。今、過負荷等の影響により出力電圧OPOUTのレベルが低下し、出力トランジスタMP1に過電流が流れ、コンパレータ3の出力電圧VCNT電流制限信号がHレベルになったとする。すると、MOSトランジスタMN17がオンし、MOSトランジスタMP15,MP16に流れる電流が増加する。これにより、出力電圧OPOUTのレベルが低下するのを抑制する。これにより、出力トランジスタMP1の過電流を抑制することができる。<<第2の実施形態>>第1の実施形態の回路では、電源電圧Vccに依存して、出力トランジスタMP1から出力される出力電圧VOUTが低い場合は、MOSトランジスタMN1,MN2に印加されるドレイン電圧は低いので、これらを通常のドレイン耐圧を有する低耐圧トランジスタで形成することができる。しかしながら、出力電圧VOUTが高い場合は、MOSトランジスタMN1,MN2をドレイン耐圧が通常より高い高耐圧トランジスタで形成する必要があり、チップ面積の増大、コスト増の問題を招く。そこで、本実施形態の回路では、図3に示すように、Nチャネル型のMOSトランジスタMN3をMOSトランジスタMP6とMOSトランジスタMN2の間に挿入した。MOSトランジスタMN3のゲートには第2のバイアス電圧VB2が印加される。これにより、出力電圧VOUTが高い場合であっても、MOSトランジスタMN1,MN2に印加されるドレイン電圧は低くなるので、これらを低耐圧トランジスタで形成することができる。なお、第1及び第2の実施形態においては、電流検出回路20は、電源回路10に組み込まれているが、電流検出回路20は、出力トランジスタMP1の電流検出のために、独立の回路として機能するものである。また、電流検出対象の出力トランジスタMP1がNチャネル型の場合には、電流検出回路20を構成する各トランジスタの極性を逆にすれば、同様の機能を得ることができる。"