回路ブロックと、前記回路ブロックに電力を供給する電源線または接地線と、前記電源線と電源との間または前記接地線と接地電位との間に並列に接続された第1および第2のトランジスタを含む少なくとも1つのトランジスタ対と、前記電源線と電源との間または前記接地線と接地電位との間に接続された少なくとも1つの第3のトランジスタと、前記第1から第3のトランジスタの各ゲートにそれぞれ接続された第1から第3のノードと、前記第1のノードに前記第1のトランジスタの導通状態を制御する第1の制御信号を出力する第1のバッファと、前記第1のノードと前記第2および第3のノードとの間に接続され、前記第1の制御信号を受けて、前記第2および第3のトランジスタの導通状態を制御する第2の制御信号を前記第2および第3のノードへ並行に伝達する第2のバッファとを備え、前記回路ブロックへの電源供給を開始するときに、前記第1の制御信号が前記第1のトランジスタを導通状態と遮断状態との間の中間状態で駆動した後に、前記第2の制御信号が前記第2および第3のトランジスタを導通状態にすることを特徴とする半導体集積回路装置。前記第1から第3のノードは、前記回路ブロックの周囲に配線として設けられていることを特徴とする請求項1に記載の半導体集積回路装置。前記第1および第2のバッファは、それぞれ前記回路ブロックの第1の辺の両端部に配置されており、前記第1および第2のノードは、それぞれ前記回路ブロックの第1の辺に沿って前記第1のバッファと前記第2のバッファとの間に設けられた配線であり、前記第3のノードは、前記第2のバッファの側において前記第1の辺に隣接する第2の辺および前記第1の辺の対辺に沿って設けられた配線であり、前記第2のノードおよび前記第3のノードは、前記第2のバッファから分岐して延伸していることを特徴とする請求項1または請求項2に記載の半導体集積回路装置。前記第1のバッファは、前記回路ブロックの第1の辺の一端部に配置されており、前記第2のバッファは、前記第1の辺の途中に設けられており、前記第1および第2のノードは、それぞれ前記回路ブロックの第1の辺に沿って前記第1のバッファと前記第2のバッファとの間に設けられた配線であり、前記第3のノードは、前記第2のバッファから前記第1の辺の他端部まで設けられ、さらに、該第1の辺に隣接する第2の辺および前記第1の辺の対辺に沿って設けられた配線であり、前記第2のノードおよび前記第3のノードは、前記第2のバッファから分岐して延伸していることを特徴とする請求項1または請求項2に記載の半導体集積回路装置。前記第1のバッファは、前記回路ブロックの第1の辺の途中に配置されており、前記第2のバッファは、前記第1の辺の一端部に設けられており、前記第1および第2のノードは、それぞれ前記回路ブロックの第1の辺に沿って前記第1のバッファと前記第2のバッファとの間に設けられた配線であり、前記第3のノードは、前記第2のバッファの側において前記第1の辺に隣接する第2の辺および前記第1の辺の対辺に沿って設けられた配線であり、前記第2のノードおよび前記第3のノードは、前記第2のバッファから分岐して延伸していることを特徴とする請求項1または請求項2に記載の半導体集積回路装置。前記第1および第2のバッファは、前記回路ブロックの第1の辺の途中に配置されており、前記第1および第2のノードは、それぞれ前記回路ブロックの第1の辺に沿って前記第1のバッファと前記第2のバッファとの間に設けられた配線であり、前記第3のノードは、前記第2のバッファから前記第1の辺の他端部まで設けられ、さらに、該第1の辺に隣接する第2の辺および前記第1の辺の対辺に沿って設けられた配線であり、前記第2のノードおよび前記第3のノードは、前記第2のバッファから分岐して延伸していることを特徴とする請求項1または請求項2に記載の半導体集積回路装置。規模の大きな回路ブロックにおいて電源を回復させる際に、ノイズの影響を受けにくく、電源線に突入電流が流れることを抑制し、かつ、安定に回路ブロックの電源を回復させることができる半導体集積回路装置を提供する。本実施形態による半導体集積回路装置は、回路ブロックと、回路ブロックに電力を供給する電源線または接地線とを備える。少なくとも1つのトランジスタ対は、電源線と電源との間または接地線と接地電位との間に並列に接続された第1および第2のトランジスタを含む。少なくとも1つの第3のトランジスタは、前記電源線と電源との間または接地線と接地電位との間に接続されている。第1から第3のノードは、第1から第3のトランジスタの各ゲートにそれぞれ接続されている。第1のバッファは、第1のノードに第1のトランジスタの導通状態を制御する第1の制御信号を出力する。第2のバッファは、第1のノードと第2および第3のノードとの間に接続され、第1の制御信号を受けて、第2および第3のトランジスタの導通状態を制御する第2の制御信号を第2および第3のノードへ並行に伝達する。回路ブロックへの電源供給を開始するときに、第1の制御信号が第1のトランジスタを導通状態と遮断状態との間の中間状態で駆動した後に、第2の制御信号が第2および第3のトランジスタを駆動する。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。本実施形態による半導体集積回路装置は、半導体メモリだけでなく、他の集積回路全般にも適用できる。第1の実施形態図1は、第1の実施形態に従った半導体集積回路装置以下、単に、集積回路ともいうのチップを示す平面図である。集積回路10は、複数の回路ブロックICBを備えている。集積回路10は、各回路ブロックICBごとに電源を導通または遮断することができるようにスイッチ回路図2のSWC参照を備えている。スイッチ回路SWCは、各回路ブロックICBごとに設けられており、複数の回路ブロックICBのうち対応する回路ブロックICBを選択的に休止状態にし、あるいは、起動状態にすることができる。図2は、或る回路ブロックICBおよびそれに対応するスイッチ回路SWCの配置を示す概略的なレイアウト図である。スイッチ回路SWCは、回路ブロックICBの周囲に設けられており、スイッチイネーブル信号SWENの制御を受けて電源と回路ブロックICBとの間をスイッチングする。スイッチ回路SWCは、第1のバッファBUFF1と、第2のバッファBUFF2と、第1のノードとしてのパワーイネーブル線PWEN1と、第2のノードとしてのパワーイネーブル線PWEN2と、第3のノードとしてのパワーイネーブル線PWEN3とを備えている。第1および第2のバッファBUFF1、BUFF2は、それぞれ回路ブロックICBの第1の辺S1の両端部E1、E2に配置されている。パワーイネーブル線PWEN1、PWEN2は、それぞれ回路ブロックICBの第1の辺S1に沿って第1のバッファBUFF1と第2のバッファBUFF2との間に設けられた配線である。パワーイネーブル線PWEN3は、第2のバッファBUFF2の側において第1の辺S1に隣接する第2の辺S2および第1の辺の対辺S3に沿って設けられた配線である。パワーイネーブル線PWEN2およびパワーイネーブル線PWEN3は、第2のバッファBUFF2において分岐しており、それぞれ第1の辺S1に沿った方向および第2の辺S2に沿った方向へ延伸している。スイッチ回路SWCのより詳細な構成は、図3に示される。図3は、スイッチ回路SWCの構成を示す回路図である。スイッチ回路SWCは、回路ブロックICBに電力を供給する電源線VDDVと、電源VDDとの間に接続されている。スイッチ回路SWCは、バッファBUFF1、BUFF2の他に、電源線VDDVと電源VDDとの間に並列に接続された複数の第1のパワースイッチセルPSC1および複数の第2のパワースイッチセルPSC2を備えている。第1のパワースイッチセルPSC1は、電源線VDDVと電源VDDとの間に並列に接続されたトランジスタ対TP1、TP2を備える。第1のトランジスタTP1および第2のトランジスタTP2は、ともにP型FETFieldEffectTransistorを用いて形成されている。第1のトランジスタTP1のゲートは、第1のノードとしてのパワーイネーブル線PWEN1に接続されており、第2のトランジスタTP2のゲートは、第2のノードとしてのパワーイネーブル線PWEN2に接続されている。従って、第1のトランジスタTP1は、パワーイネーブル線PWEN1を介して第1のバッファBUFF1からの第1の制御信号CNT1を受け取り、第1の制御信号CNT1に基づいて制御される。第2のトランジスタTP2は、パワーイネーブル線PWEN2を介して第2のバッファBUFF2からの第2の制御信号CNT2を受け取り、第2の制御信号CNT2に基づいて制御される。第2のパワースイッチセルPSC2は、電源線VDDVと電源VDDとの間に接続された第3のトランジスタTP3を備える。第3のトランジスタTP3は、P型FETを用いて形成されている。第3のトランジスタTP3のゲートは、第3のノードとしてのパワーイネーブル線PWEN3に接続されている。従って、第3のトランジスタTP3は、パワーイネーブル線PWEN3を介して第2のバッファBUFF2からの第2の制御信号CNT2を受け取り、第2の制御信号CNT2に基づいて制御される。尚、第1~第3のトランジスタとしてN型FETを用いることもできる。この場合、図10に示すように、第1から第3のトランジスタTN1~TN3は、接地電位VSSと接地線VSSVの間に接続される。第1~第3のトランジスタとしてN型FETを用いたスイッチ回路SWCは、第1~第3のトランジスタとしてP型FETを用いたスイッチ回路SWCの説明から容易に類推できるのでその説明を省略する。以下、トランジスタTP1~TP3は、電源線VDDVと電源VDDとの間に接続されているものとして説明を進める。パワーイネーブル線PWEN3は、第2のバッファBUFF2の分岐点DIVにおいてパワーイネーブル線PWEN2と分岐されている。従って、パワーイネーブル線PWEN3は、パワーイネーブル線PWEN2と並行して第2の制御信号CNT2を伝達し、各第2のパワースイッチセルPSC2内の第3のトランジスタTP3を制御する。第1のトランジスタTP1のサイズチャネル幅/チャネル長は、第2のトランジスタTP2のサイズチャネル幅/チャネル長と第3のトランジスタTP3のサイズチャネル幅/チャネル長を足したものよりも十分小さいことが好ましい。これにより、電源回復当初において、電源ノイズをほとんど発生させることなく電源電圧を立ち上げることができる。パワーイネーブル線PWEN1~PWEN3は、回路ブロックICBの周囲に配線として設けられており、例えば、金属、ドープトポリシリコン等の導電材料を用いて形成されている。第1のバッファBUFF1は、スイッチイネーブル信号SWENの信号線とパワーイネーブル線PWEN1との間に接続されている。第1のバッファBUFF1は、電源VDDと基準電位例えば、グランドVSSとの間に接続されたインバータ回路IN0、IN1を含む。インバータ回路IN0、IN1は、スイッチイネーブル信号SWENを第1の制御信号CNT1としてパワーイネーブル線PWEN1へ伝達する役割を果たす。インバータ回路IN0、IN1によって、第1の制御信号CNT1は、アナログ的な中間電位となる。例えば、第1の制御信号CNT1は、高レベル電圧と低レベル電圧との中間電位に設定され、それにより、第1のトランジスタTP1を導通状態オンと遮断状態オフとの中間状態である弱い導通状態とする。第1のトランジスタTP1による第2のバッファBUFF2までの遅延時間は、最終段のインバータ回路IN1に含まれているN型FETの数を変更することによって設定され得る。第1のバッファBUFF1は、さらに、パワーイネーブル線PWEN2に接続された終端回路TCを備えている。終端回路TCは、スイッチイネーブル信号SWENが高レベル電圧に活性化された後、第2のバッファBUFF2からの第2の制御信号CNT2を受け取ったときに、パワーイネーブル線PWEN1を低レベル電圧VSSにすることによって第1のトランジスタTP1を導通状態にする。即ち、第1のバッファBUFF1は、第1の制御信号CNT1をパワーイネーブル線PWEN1に伝達することによって第1のトランジスタTP1を弱い導通状態にした後、第2の制御信号CNT2を受け取ったときに第1のトランジスタTP1を通常の導通状態にする。第2のバッファBUFF2は、例えば、2つのインバータ回路IN2、IN3を備えている。第2のバッファBUFF2は、第1の制御信号CNT1を受けて、第2の制御信号CNT2として出力する。このとき、第1の制御信号CNT1を受ける前段のインバータ回路IN2は、第1の制御信号CNT1によって充分に大きな高レベル電圧を後段のインバータIN3に伝達する。これにより、第2のバッファBUFF2は、トランジスタTP2、TP3を充分に導通状態とする第2の制御信号CNT2をパワーイネーブル線PWEN2、3へ出力することができる。即ち、第2のバッファBUFF2は、第1の制御信号CNT1を受けて、第2および第3のトランジスタTP2、TP3の導通状態を制御する第2の制御信号CNT2をパワーイネーブル線PWEN2、3へ並行に伝達することができる。尚、パワーイネーブル線PWEN1~3の途中には、随所にバッファとしてのリピータREPが設けられていてもよい。次に、第1の実施形態によるスイッチ回路PWCの動作を説明する。回路ブロックICBへの電源供給を開始するときに、スイッチイネーブル信号SWENが高レベル電圧に活性化される。スイッチイネーブル信号SWENが活性化されると、第1のバッファBUFF1は、第1の制御信号CNT1をパワーイネーブル線PWEN1へ出力する。第1の制御信号CNT1は、パワースイッチセルPSC1の第1のトランジスタTP1を中間状態弱い導通状態にする。これにより、電源VDDからの電流が第1のトランジスタTP1を介して少しずつ電源線VDDVへ流れ、電源線VDDVを弱く充電する。次に、第1の制御信号CNT1は、パワーイネーブル線PWEN1を介して第2のバッファBUFF2へ到達する。第1の制御信号CNT1が第1のバッファBUFF1から第2のバッファBUFF2へ到達する時間は、第1のバッファBUFF1内のインバータ回路IN1で直列接続されているN型MOSトランジスタの数、および、パワーイネーブル線PWEN1によるRC遅延時間により決定される。第2のバッファBUFF2は、第1の制御信号CNT1を受け取った後、第2の制御信号CNT2をパワーイネーブル線PWEN2、PWEN3へ出力する。このとき、第2の制御信号CNT2は、低レベル電圧例えば、VSSである。従って、第2の制御信号CNT2は、パワースイッチセルPSC2の第2のトランジスタTP2およびパワースイッチセルPSC3の第3のトランジスタTP3を並行して導通状態にする。これにより、電源VDDからの電流が第2および第3のトランジスタTP2、TP3を介して電源線VDDVへ流れ、電源線VDDVを充電する。このとき、第2および第3のトランジスタTP2、TP3は、ともに通常の導通状態となるため、第1のトランジスタTP1よりも大きな電流を流す。よって、電源線VDDVは迅速に充電される。その後、第2の制御信号CNT2が第1のバッファBUFF1に到達すると、第1のバッファBUFF1は、パワーイネーブル線PWEN1を低レベル電圧にし、第1のトランジスタTP1も通常の導通状態にする。このように、本実施形態では、第2のバッファBUFF2は、第2の制御信号CNT2を分岐してパワーネーブル線PWEN2とパワーイネーブル線PWEN3とに並行に伝搬する。これにより、回路ブロックICBへの電源供給を開始するときに、第1の制御信号CNT1が第1のトランジスタTP1を弱い導通状態に駆動した後、第2の制御信号CNT2は分岐されてパワーネーブル線PWEN2とパワーイネーブル線PWEN3とに並行に伝搬され、そして、第2および第3のトランジスタTP2、TP3を並行に同時に導通状態にする。従って、スイッチ回路SWCは、最初、電源線VDDVを弱く充電しながら、その後、電源線VDDVの電圧を短時間のうちに回復させることができる。つまり、回路ブロックICBの電源を回復させる際に、電源線VDDVに突入電流が流れることを抑制しつつ、迅速に回路ブロックICBの電源を回復させることができる。換言すると、本実施形態は、電源線VDDVへの突入電流の抑制と電源線VDDVの電圧の短時間での回復との両立を図ることができる。また、パワーネーブル線PWEN1は、第1のバッファBUFF1と第2のバッファBUFF2との間の長さ回路ブロックICBの第1の辺S1の長さだけである。これにより、パワーネーブル線PWEN1を短くすることができるので、アナログ的な中間電位である第1の制御信号が他の回路ブロックからのノイズの影響を受けにくくなる。その結果、第1のトランジスタTP1が電源回復当初に遮断状態のまま中間状態にならないという不具合を抑制することができる。本実施形態によれば、第1の辺S1に対する対辺S3に設けられたパワーイネーブル線PWEN3を伝搬する第2の制御信号CNT2は、第1の辺S1または第2の辺S2へ戻す必要がない。このため、本実施形態は、電源遮断領域である回路ブロックICBが図2の縦方向第2の辺S2の延伸方向に長い場合に有効である。例えば、本実施形態は、メモリデバイスのような大きなチップサイズの半導体集積回路装置において有効である。尚、辺S1~S3は、それらの配置関係を維持している限り、回路ブロックICBのいずれの辺に配置されても構わない。第2の実施形態図4は、第2の実施形態に従った回路ブロックICBおよびそれに対応するスイッチ回路SWCの配置を示す概略的なレイアウト図である。図5は、第2の実施形態に従ったスイッチ回路SWCの構成を示す回路図である。第2の実施形態では、第1のバッファBUFF1は、回路ブロックICBの第1の辺S1の一端部E1に配置されている。しかし、第2のバッファBUFF2は、第1の辺S1の途中に設けられている。従って、パワーイネーブル線PWEN1、PWEN2は、回路ブロックICBの第1の辺S1に沿って第1のバッファBUFF1と第2のバッファBUFF2との間に設けられているが、パワーイネーブル線PWEN1、PWEN2の長さは、第1の辺S1の長さよりも短い。第3のノードとしてのパワーイネーブル線PWEN3は、第2のバッファBUFF2から第1の辺S1の他端部E2まで設けられ、さらに、第1の辺S1に隣接する第2の辺S2および第1の辺S1の対辺S3に沿って設けられている。即ち、パワーイネーブル線PWEN3は、辺S2、S3だけでなく、辺S1の一部にも沿って設けられている。尚、パワーイネーブル線PWEN2、PWEN3は、第1の実施形態と同様に、第2のバッファBUFF2から分岐して延伸している。第2の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。従って、第2の実施形態は、第1の実施形態の効果を得ることができる。さらに、第2のバッファBUFF2が第1の辺S1の途中に配置されていることによって、回路ブロックICBの第1の辺S1が長い場合であっても、第1のバッファBUFF1と第2のバッファBUFF2との間の長さを短くすることができる。これにより、パワーネーブル線PWEN1を短くすることができるので、アナログ的な中間電位である第1の制御信号が他の回路ブロックからのノイズの影響を受けにくくなる。このように、第2の実施形態は、第1の辺S1が長い回路ブロックに有効である。第3の実施形態図6は、第3の実施形態に従った第2の実施形態に従った回路ブロックICBおよびそれに対応するスイッチ回路SWCの配置を示す概略的なレイアウト図である。図7は、第3の実施形態に従ったスイッチ回路SWCの構成を示す回路図である。第3の実施形態では、第1のバッファBUFF1は、第1の辺S1の途中に設けられている。第2のバッファBUFF2は、回路ブロックICBの第1の辺S1の他端部E2に配置されている。従って、パワーイネーブル線PWEN1、PWEN2は、回路ブロックICBの第1の辺S1に沿って第1のバッファBUFF1と第2のバッファBUFF2との間に設けられているが、パワーイネーブル線PWEN1、PWEN2の長さは、第1の辺S1の長さよりも短い。第3のノードとしてのパワーイネーブル線PWEN3は、第2のバッファBUFF2から第1の辺S1に隣接する第2の辺S2および第1の辺S1の対辺S3に沿って設けられている。パワーイネーブル線PWEN2、PWEN3は、第1の実施形態と同様に、第2のバッファBUFF2から分岐して延伸している。第3の実施形態は、第4のトランジスタTP4および第4のノードとしてのパワーイネーブル線PWEN4をさらに備えている。第4のトランジスタTP4は、電源線と電源との間に接続されており、その構成は第3のトランジスタTP3と同様でよい。第4のトランジスタTP4は、第3のパワースイッチセルPSC3に含まれている。第3のパワースイッチセルPSC3は、第2のパワースイッチセルPSC2と同じ構成でよい。パワーイネーブル線PWEN4は、第4のトランジスタTP4のゲートに接続されている。パワーイネーブル線PWEN4は、回路ブロックICBの第1の辺S1に沿って第1のバッファBUFF1から第1の辺S1の一端部E1まで設けられた配線である。パワーイネーブル線PWEN4は、第1のバッファBUFF1の分岐点DIV2においてパワーイネーブル線PWEN2から分岐して延伸している。第3の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。従って、第3の実施形態は、第1の実施形態の効果を得ることができる。さらに、第1のバッファBUFF1が第1の辺S1の途中に配置されていることによって、回路ブロックICBの第1の辺S1が長い場合であっても、第1のバッファBUFF1と第2のバッファBUFF2との間の長さを短くすることができる。これにより、パワーネーブル線PWEN1を短くすることができるので、アナログ的な中間電位である第1の制御信号が他の回路ブロックからのノイズの影響を受けにくくなる。さらに、第3の実施形態は、第4のトランジスタTP4およびパワーイネーブル線PWEN4を備えることによって、電源線VDDVの電圧の復帰時間をさらに短縮することができる。第3の実施形態は、第1の辺S1が長い回路ブロックに有効である。第4の実施形態図8は、第4の実施形態に従った回路ブロックICBおよびそれに対応するスイッチ回路SWCの配置を示す概略的なレイアウト図である。図9は、第4の実施形態に従ったスイッチ回路SWCの構成を示す回路図である。第4の実施形態は、第2および第3の実施形態の組み合わせである。従って、第4の実施形態では、第1および第2のバッファBUFF1、BUFF2は、第1の辺S1の途中に設けられている。パワーイネーブル線PWEN1、PWEN2は、回路ブロックICBの第1の辺S1に沿って第1のバッファBUFF1と第2のバッファBUFF2との間に設けられているが、パワーイネーブル線PWEN1、PWEN2の長さは、第1の辺S1の長さよりも短い。第3のノードとしてのパワーイネーブル線PWEN3は、第2のバッファBUFF2から第1の辺S1の他端部E2まで設けられ、さらに、第1の辺S1に隣接する第2の辺S2および第1の辺S1の対辺S3に沿って設けられている。即ち、パワーイネーブル線PWEN3は、辺S2、S3だけでなく、辺S1の一部にも沿って設けられている。パワーイネーブル線PWEN2、PWEN3は、第1の実施形態と同様に、第2のバッファBUFF2から分岐して延伸している。第4の実施形態は、第4のトランジスタTP4および第4のノードとしてのパワーイネーブル線PWEN4をさらに備えている。第4のトランジスタTP4は、電源線と電源との間に接続されており、その構成は第3のトランジスタTP3と同様でよい。第4のトランジスタTP4は、第3のパワースイッチセルPSC3に含まれている。第3のパワースイッチセルPSC3は、第2のパワースイッチセルPSC2と同じ構成でよい。パワーイネーブル線PWEN4は、第4のトランジスタTP4のゲートに接続されている。パワーイネーブル線PWEN4は、回路ブロックICBの第1の辺S1に沿って第1のバッファBUFF1から第1の辺S1の一端部E1まで設けられた配線である。パワーイネーブル線PWEN4は、第1のバッファBUFF1の分岐点DIV2においてパワーイネーブル線PWEN2から分岐して延伸している。第4の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。これにより、第4の実施形態は、第2および第3の実施形態の効果を得ることができる。第1の実施形態の変形例図10は、パワーセルスイッチPSC1~PSC2にN型FETを用いたスイッチ回路SWCの構成を示す回路図である。第1~第3のトランジスタは、N型FETで構成されており、それぞれTN1~TN3と表示されている。本変形例では、接地線VSSVが回路ブロックICBに電力を供給することになる。第1および第2のトランジスタTN1、TN2は、接地線VSSVと接地電位VSSとの間に並列に接続されている。第3のトランジスタTN3は、接地線VSSVと接地電位VSSとの間に接続されている。本変形例のその他の構成は、第1の実施形態の対応する構成と同様でよい。これにより、本変形例も第1の実施形態と同様の効果を得ることができる。また、本変形例は、第2~第4の実施形態にも同様に適用することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。