"半導体基板に立設されたピラーと、第1の方向に延在するように前記半導体基板に設けられ、前記第1の方向と交差する第2の方向において対向する前記ピラーの2つの側壁を露出する第1の溝と、前記ピラーの2つの側壁のうち、一方の側壁の下部に設けられた第1の不純物拡散領域と、前記ピラーの上端に設けられた第2の不純物拡散領域と、前記半導体基板に内設され、少なくとも前記第1の溝の底に配置された絶縁層と、を有することを特徴とする半導体装置。前記絶縁層は、前記半導体基板の表面から所定の深さにおいて、前記半導体基板の表面に対して平行な面方向に延在することを特徴とする請求項1記載の半導体装置。前記絶縁層は、前記ピラーの底を覆うことを特徴とする請求項1または2記載の半導体装置。絶縁膜を介して、前記第1の溝の下部を埋め込むと共に、前記第1の不純物拡散領域と電気的に接続されたビット線と、前記第1の溝のうち、前記ビット線と前記第1の不純物拡散領域との間に位置する部分に配置され、前記ビット線と前記第1の不純物拡散領域とを電気的に接続するビットコンタクトと、を有することを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。絶縁膜を介して、前記第1の溝の下部を埋め込むと共に、前記第1の不純物拡散領域と電気的に接続されたビット線を有し、少なくとも前記ビット線の側壁の一部と対向する前記ピラーの下部を前記絶縁層で構成することを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。前記第1の不純物拡散領域は、前記ピラーの一方の側壁のうち、前記絶縁層の上面と接触する部分に配置することを特徴とする請求項5記載の半導体装置。前記絶縁層の上面は、前記ビット線の上面に対して面一であることを特徴とする請求項5または6記載の半導体装置。前記絶縁層に設けられ、前記第1の不純物拡散領域を露出する開口部と、前記開口部を埋め込み、かつ前記ビット線と前記第1の不純物拡散領域とを電気的に接続するビットコンタクトと、を有することを特徴とする請求項5ないし7のうち、いずれか1項記載の半導体装置。前記絶縁層は、シリコン酸化膜よりなることを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置。前記絶縁層が内設された前記半導体基板は、前記絶縁層が内設されたSOI基板であることを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置。前記第2の方向に延在し、前記第1の溝よりも深さが浅く、かつ前記第1の溝と共に前記ピラーを区画する第2の溝と、ゲート絶縁膜を介して、前記第2の溝に露出された前記ピラーの側壁に設けられ、前記第2の方向に延在するゲート電極と、を有することを特徴とする請求項1ないし10のうち、いずれか1項記載の半導体装置。前記第2の不純物拡散領域の上方に配置された記憶素子と、前記第2の不純物拡散領域と前記記憶素子との間に配置され、前記第2の不純物拡散領域と前記記憶素子とを電気的に接続する容量コンタクトプラグと、を有することを特徴とする請求項1ないし11のうち、いずれか1項記載の半導体装置。絶縁層が内設された半導体基板を準備する工程と、前記半導体基板をエッチングすることで、第1の方向に延在し、前記半導体基板のうち、前記第1の方向と交差する第2の方向において対向するビラーの2つの側壁となる部分を露出し、かつ少なくとも底面が前記絶縁層を露出する第1の溝を形成する工程と、前記半導体基板をエッチングして、前記第1の溝と交差するように前記第2の方向に延在し、かつ前記第1の溝よりも深さの浅い第2の溝を形成することで、前記第1及び第2の溝に区画された前記ピラーを形成する工程と、前記第1の溝に露出された前記ピラーの2つの側壁のうち、一方の側壁の下部に第1の不純物拡散領域を形成する工程と、前記ピラーの上端に第2の不純物拡散領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記絶縁層が内設された前記半導体基板を準備する工程では、前記絶縁層が内設された前記半導体基板としてSOI基板を準備することを特徴とする請求項13記載の半導体装置の製造方法。前記絶縁層が内設された前記半導体基板を準備する工程では、シリコンを含有し、かつ前記絶縁層が形成されていないシリコン含有基板を準備し、前記シリコン含有基板の内部に酸素イオンを注入し、その後、前記酸素イオンが注入された前記シリコン含有基板を加熱することで、前記シリコン含有基板の内部に、前記絶縁層となるシリコン酸化膜を形成することを特徴とする請求項14記載の半導体装置の製造方法。前記第1の溝の下部の内面を覆う絶縁膜を形成する工程と、前記絶縁膜に、前記ピラーの一方の側壁の下部を露出する開口部を形成する工程と、前記開口部内を、不純物がドープされたドープドポリシリコン膜で埋め込むことで、該ドープドポリシリコン膜よりなるビットコンタクトを形成する工程と、CVD法により、前記絶縁膜が形成された前記第1の溝の内面に、前記ビットコンタクトと接触する第1の導電膜を形成する工程と、を含み、前記第1の不純物拡散領域は、前記第1の導電膜を形成する際の熱により、前記ドープドポリシリコン膜に含まれる前記不純物を前記ピラーの一方の側壁に拡散させることで形成することを特徴とする請求項13ないし15のうち、いずれか1項記載の半導体装置の製造方法。前記第1の溝を形成する工程では、前記第1の溝の底面、及び前記第1の溝の下部の側面の少なくとも一部が前記絶縁層を露出するように前記第1の溝を形成し、前記第1の溝の下部の内面を覆う絶縁膜を形成する工程と、前記ピラーの一方の側壁の下部に位置する前記絶縁膜の一部、及び該絶縁膜の一部と接触する前記絶縁層をエッチングすることで、前記絶縁層上に位置する前記ピラーの一方の側壁を露出する開口部を形成する工程と、前記開口部を、不純物がドープされたドープドポリシリコン膜で埋め込むことで、該ドープドポリシリコン膜よりなるビットコンタクトを形成する工程と、前記ビットコンタクトを形成後、CVD法により、前記絶縁膜が形成された前記第1の溝の内面に、前記ビットコンタクトと接触する第1の導電膜を形成する工程と、を含み、前記第1の不純物拡散領域は、前記第1の導電膜を形成する際の熱により、前記ドープドポリシリコン膜に含まれる前記不純物を前記ピラーの一方の側壁に拡散させることで形成することを特徴とする請求項13ないし15のうち、いずれか1項記載の半導体装置の製造方法。前記第1の導電膜を形成する工程は、チタン膜を形成する段階と、前記チタン膜を窒化して窒化チタン膜を形成する段階と、を含むことを特徴とする請求項16または17記載の半導体装置の製造方法。前記第1の導電膜の表面に、前記第1の溝を埋め込む厚さとされた第2の導電膜を形成する工程と、前記第1及び第2の導電膜をエッチバックして、前記第1の溝の下部に前記第1及び第2の導電膜を残存させることで、前記ビットコンタクトと接触するビット線を形成する工程と、を有することを特徴とする請求項16ないし18のうち、いずれか1項記載の半導体装置の製造方法。前記ビット線は、該ビット線の上面が前記絶縁層の上面に対して面一となるように形成することを特徴とする請求項17ないし19のうち、いずれか1項記載の半導体装置の製造方法。前記第2の溝に露出され、かつ対向する前記ピラーの側壁に、ゲート絶縁膜を介して、前記第2の方向に延在するゲート電極を形成する工程を含むことを特徴とする請求項13ないし20のうち、いずれか1項記載の半導体装置の製造方法。前記第2の不純物拡散領域上に容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグ上に記憶素子を形成する工程と、を含むことを特徴とする請求項13ないし21のうち、いずれか1項記載の半導体装置の製造方法。請求項1ないし12のうち、いずれか1項記載の半導体装置を含むことを特徴とするデータ処理システム。図45は、3次元トランジスタを適用した従来の半導体装置の課題を説明するための断面図である。図45では、半導体装置の一例として、DRAMDynamicRandomAccessMemoryの切断面を図示する。図45に示すように、従来の半導体装置200では、半導体基板201に形成された第1の溝202ビット線204が形成される溝が露出するピラー203の側壁203Aの下部に、ビット線204と接続された第1の不純物拡散領域206が設けられており、ピラー203の上端に第2の不純物拡散領域207が設けられている。また、従来の半導体装置200では、第1の溝202の底202A及びピラー203の底203Bは半導体基板201で構成されている。つまり、従来の半導体装置200は、隣接するピラー203間に、ピラー203間を絶縁分離する絶縁分離層がない。このため、従来の半導体装置200では、同一のピラー203に設けられた第1及び第2の不純物拡散領域206,207間に流れるドレイン電流が、第1の溝202の底202Aを介して、隣接する他のピラー203にリーク電流として流れやすいという問題があった。本発明の一観点によれば、半導体基板に立設されたピラーと、第1の方向に延在するように前記半導体基板に設けられ、前記第1の方向と交差する第2の方向において対向する前記ピラーの2つの側壁を露出する第1の溝と、前記ピラーの2つの側壁のうち、一方の側壁の下部に設けられた第1の不純物拡散領域と、前記ピラーの上端に設けられた第2の不純物拡散領域と、前記半導体基板に内設され、少なくとも前記第1の溝の底に配置された絶縁層と、を有することを特徴とする半導体装置が提供される。本発明の半導体装置によれば、第1の方向に延在するように半導体基板に設けられ、第1の方向と交差する第2の方向において対向するピラーの2つの側壁を露出する第1の溝と、ピラーの2つの側壁のうち、一方の側壁の下部に設けられた第1の不純物拡散領域と、ピラーの上端に設けられた第2の不純物拡散領域と、半導体基板に内設され、少なくとも第1の溝の底に配置された絶縁層と、を有することにより、絶縁層により、隣接するピラー間を絶縁分離することが可能となる。これにより、同一のピラーに設けられた第1及び第2の不純物拡散領域間に流れるドレイン電流が、第1の溝の底を介して、隣接する他のピラーにリーク電流として流れることを防止できる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの一部を切り欠いた斜視図であり、図2は、図1に示すメモリセルアレイの平面図である。図3は、図2に示すメモリセルアレイのA-A線断面を示す断面図である。図1~図3では、第1の実施の形態の半導体装置10としてDRAMDynamicRandomAccessMemoryを一例に挙げて図示している。図1~図3において、Y方向第1の方向は、第1の溝16の延在方向を示しており、X方向第2の方向は、第1の溝16と交差第1の実施の形態の場合、直交する方向を示している。また、図1では、説明の便宜上、メモリセルアレイ11の構成要素のうち、半導体基板13、絶縁層14、第1の溝16、第1の絶縁膜18、ビット線23、第1の埋め込み絶縁膜24、ピラー28、ゲート電極55,56、接続部57、及びキャパシタ42のみ図示する。また、図2では、説明の便宜上、メモリセルアレイ11の構成要素のうち、第1の溝16、第2の溝27、ピラー28、ゲート絶縁膜31、及びワード線32のみ図示する。さらに、図2では、数多くのピラー28を図示することが困難なため、9個のピラー28のみを図示するが、ピラー28の数は、これに限定されない。メモリセルアレイ11には、数千~数十万個のピラー28が配置される。よって、DRAMでは、ビット線21及びワード線32も数百~数千オーダーの本数となる。第1の実施の形態の半導体装置10は、図1~図3に示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域周辺回路が形成される領域と、を有する。図1~図3を参照するに、第1の実施の形態の半導体装置10を構成するメモリセルアレイ11は、半導体基板13と、絶縁層14と、第1の溝16と、第1の絶縁膜18と、第2の絶縁膜19と、ビットコンタクト20と、第1の不純物拡散領域21、ビット線23と、第1の埋め込み絶縁膜24と、第3の絶縁膜25と、第2の溝27と、ピラー28と、ゲート絶縁膜31と、ワード線32と、第2の埋め込み絶縁膜34と、第2の不純物拡散領域36と、層間絶縁膜38と、容量コンタクトプラグ39と、記憶素子であるキャパシタ42と、を有する。図1及び図3を参照するに、半導体基板13は、板状とされた基板である。半導体基板13としては、例えば、p型の単結晶シリコン基板を用いることができる。以下の説明では、半導体基板13としてp型の単結晶シリコン基板を用いた場合を例に挙げて説明する。図1及び図3を参照するに、絶縁層14は、半導体基板13に内設されている。絶縁層14は、半導体基板13の表面13aから所定の深さD1において、半導体基板13の表面13aに対して平行な面方向に延在している。上記所定の深さD1半導体基板13の表面13aから絶縁層14の上面aまでの深さは、例えば、250μm以上とすることができる。なお、第1の実施の形態では、所定の深さD1が250μmの場合を例に挙げて以下の説明を行う。また、絶縁層14は、複数の第1の溝16の底16A、及び複数のピラー28の底28Aを連続して覆うように配置されている。これにより、第1の溝16の底面16aは、第1の溝16により露出された絶縁層14で構成されると共に、絶縁層14によりX方向及びY方向で隣接している個々のピラー28が絶縁される。絶縁層14としては、シリコン酸化膜SiO2膜を用いることができる。この場合、絶縁層14が内設された半導体基板13絶縁層14及び半導体基板13が予め一体化した基板としては、SOISiliconOnInsulator基板を用いることができる。また、絶縁層14としてシリコン酸化膜SiO2膜を用いる場合、絶縁層14は、単結晶シリコン基板に酸素イオンを注入し、その後、加熱により、注入された酸素と単結晶シリコン基板を構成するシリコンとを反応させることで形成する。図1及び図2を参照するに、第1の溝16は、Y方向第1の方向に延在するように半導体基板13に内設されている。図2及び図3を参照するに、第1の溝16は、X方向第2の方向において対向するピラー28の第1及び第2の側壁28a,28b2つの側壁を露出している。また、図1及び図3を参照するに、第1の溝16は、底16Aが絶縁層14に到達する深さとされている。これにより、第1の溝16の底面16aは、第1の溝16が露出する絶縁層14の面により構成されている。上記構成とされた第1の溝16は、X方向に対して所定の間隔で複数配置されている。図3を参照するに、第1の絶縁膜18は、第1の溝16の下部16B第1の実施の形態の場合、第1の溝16のうち、第1の絶縁膜18、ビット線23、及びビットコンタクト20が形成される部分に露出されたピラー28の第1及び第2の側壁28a,28b、及び第1の溝16の底面16aを覆うように設けられている。第1の絶縁膜18は、第1の溝16の下部16Bを埋め込まない厚さとされている。第1の絶縁膜18は、ピラー28の第2の側壁28bに形成されたビットコンタクト20を露出する開口部18Aを有する。第1の絶縁膜18としては、シリコン酸化膜SiO2膜を用いることができる。第2の絶縁膜19は、第1の溝16の下部16Bよりも上方に位置するピラー28の第1及び第2の側壁28a,28bに設けられている。第2の絶縁膜19の下端は、第1の絶縁膜18と接触している。第2の絶縁膜19は、第1の絶縁膜18よりも薄い厚さとされている。第2の絶縁膜19としては、シリコン酸化膜SiO2膜を用いることができる。図3を参照するに、ビットコンタクト20は、第1の絶縁膜18に形成された開口部18Aを埋め込むように配置されている。これにより、ビットコンタクト20は、ビット線23と第1の不純物拡散領域21との間に位置する第1の溝16に配置されると共に、ビット線23と第1の不純物拡散領域21とを電気的に接続している。上記ビットコンタクト20としては、ヒ素がドープされたシリコン膜を用いることができる。第1の不純物拡散領域21は、ピラー28の第2の側壁28bの下部うち、ビットコンタクト20が接触する部分に形成されている。第1の不純物拡散領域21は、ソース/ドレイン領域として機能する領域である。半導体基板13がp型単結晶シリコン基板の場合、第1の不純物拡散領域21は、ピラー28の第2の側壁28bの下部半導体基板13の一部に、n型の不純物をイオン注入することで形成する。ビット線23は、第1及び第2の導電膜51,52が積層された構造とされており、第1の溝16の下部16Bを埋め込むように配置されている。第1の導電膜51バリア膜は、ビットコンタクト20の側壁、及び第1の絶縁膜18の内面を覆うように、第1の溝16の下部16Bに設けられている。第1の導電膜51は、第1の溝16の下部16Bを埋め込まない厚さとされている。第1の導電膜51としては、チタン膜Ti膜と窒化チタン膜TiN膜をCVD法により順次に形成した積層膜を用いる。CVD法により形成するチタン膜は、シリコン上に形成される場合、成膜と同時にチタンシリサイドに変換される。これにより、ビットコンタクト20と第1の導電膜51との間に、抵抗値の低いチタンシリサイド図示せずを形成することが可能となるので、ビット線23とビットコンタクト20との間のコンタクト抵抗を小さくすることができる。第2の導電膜52は、第1の絶縁膜18及び第1の導電膜51を介して、第1の溝16の下部16Bを埋め込むように配置されている。第2の導電膜52としては、第1の導電膜51よりも抵抗値の低い膜を用いる。具体的には、第2の導電膜52としては、例えば、タングステン膜W膜を用いることができる。第1の埋め込み絶縁膜24は、ビット線23の上面23aを覆うように、第1の溝16内に配置されている。第1の埋め込み絶縁膜24は、第1の溝16の一部を埋め込んでいる。第1の埋め込み絶縁膜24の上面24aは、平坦な面とされている。第1の埋め込み絶縁膜24としては、シリコン窒化膜SiN膜を用いることができる。第3の絶縁膜25は、第1の埋め込み絶縁膜24の上面24a、及び第1の埋め込み絶縁膜24の上面24aよりも上方に配置された第2の絶縁膜19の内壁面19aを覆うように設けられている。第3の絶縁膜25は、第2の絶縁膜19が形成された第1の溝16を埋め込まない厚さとされている。第3の絶縁膜25としては、シリコン窒化膜SiN膜を用いることができる。図2を参照するに、第2の溝27は、半導体基板11に設けられたX方向に延在する溝である。第2の溝27は、第1の溝16に対して交差第1の実施の形態の場合、直交している。第2の溝27の深さは、第1の溝16よりも深さが浅くなるように構成されている。第2の溝27は、第1の溝16と共にピラー28を区画している。第2の溝27は、Y方向において対向するピラー28の第3及び第4の側壁28c,28dを露出している。上記構成とされた第2の溝27は、Y方向に対して所定の間隔で複数配置されている。図2及び図3を参照するに、ピラー28は、第1及び第2の溝16,27により区画されており、半導体基板13に立設されている。ピラー28の形状は、四角柱とされており、第1ないし第4の側壁28a,28b,28c,28dを有する。ピラー28は、縦型トランジスタのチャネルとして機能する。図2を参照するに、ゲート絶縁膜31は、第2の溝27によって露出されるピラー28の第3及び第4の側壁28c,28dと、Y方向に隣接するピラー28間の第2の溝27の底面に露出するシリコン基板表面に設けられているなお、図3にもゲート絶縁膜31と、後述するゲート電極55、56が記載されているが、これらは単にビット線23に対する深さ方向の位置関係をイメージするために記載したものであって、実際には図3に示したゲート絶縁膜31およびゲート電極55,56に該当する断面構造は存在しない。図2に示したように、ワード線32となるゲート電極55,56はビット線23が延在するY方向に対して直交するX方向に延在するものである。ゲート絶縁膜31としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。図2を参照するに、ワード線32は、X方向に延在する電極であり、一対のゲート電極55,56と、接続部57と、を有する。ゲート電極55は、ゲート絶縁膜31を介して、X方向に配列された複数のピラー28の第3の側壁28cに設けられている。ゲート電極56は、ゲート絶縁膜31を介して、X方向に配列された複数のピラー28の第4の側壁28dに設けられている。ゲート電極55,56は、X方向に延在している。ゲート電極55,56は、第2の溝27に設けられており、ビット線23図3参照よりも上方に配置されている。ゲート電極55,56は、ビット線23と交差第1の実施の形態の場合、直交している。単位セルを構成する縦型トランジスタは、1本のビット線23と、2本のゲート電極55,56を備えるダブルゲート構成となっている。接続部57は、X方向に延在するゲート電極55,56の両端に設けられている。接続部57は、ゲート電極55とゲート電極56とを電気的に接続している。接続部57は、ゲート電極55,56と一体に構成されている。接続部57は、ビット線23よりも上方に配置されている。上記構成とされたワード線32を構成する導電膜としては、例えば、不純物を含有するポリシリコン膜、窒化チタン膜TiN膜、タングステン膜W膜などの単層膜や、それらの積層膜を用いることができる。図3を参照するに、第2の埋め込み絶縁膜34は、X方向に隣接するピラー28の間に位置する空間を埋め込むように設けられている。第2の埋め込み絶縁膜34の上面34aは、半導体基板13の表面13a第2の不純物拡散領域36の上面36aに対して面一とされている。第2の埋め込み絶縁膜34としては、シリコン酸化膜SiO2膜を用いることができる。第2の不純物拡散領域36は、ピラー28の上端に設けられている。第2の不純物拡散領域36は、ソース/ドレイン領域として機能する領域である。半導体基板13がp型単結晶シリコン基板の場合、第2の不純物拡散領域36は、ピラー28の上端に、n型の不純物をイオン注入することで形成する。したがって、第2の不純物拡散領域36の上面36aは、半導体基板13の上面13aと一致する。層間絶縁膜38は、第2の埋め込み絶縁膜34の上面34a、及び第2の不純物拡散領域36の上面36aに設けられている。層間絶縁膜38としては、シリコン酸化膜SiO2膜を用いることができる。容量コンタクトプラグ39は、第2の不純物拡散領域36上に位置する層間絶縁膜38を貫通するように設けられている。容量コンタクトプラグ39の下端は、第2の不純物拡散領域36の上面36aと接触している。これにより、容量コンタクトプラグ39は、第2の不純物拡散領域36と電気的に接続されている。容量コンタクトプラグ39の上端面39aは、層間絶縁膜38の上面38aから露出されている。容量コンタクトプラグ39の上端面39aは、層間絶縁膜38の上面38aに対して面一とされている。キャパシタ42は、下部電極61と、容量絶縁膜62と、上部電極63と、を有する。下部電極61は、容量コンタクトプラグ39の上端面39aに配置されている。これにより、下部電極61は、容量コンタクトプラグ39を介して、第2の不純物拡散領域36と電気的に接続されている。下部電極61は、第2の不純物拡散領域36のそれぞれに対して1つ配置されている。下部電極61は、円柱形状とされている。容量絶縁膜62は、下部電極61の表面61a、及び層間絶縁膜38の上面38aを覆うように配置されている。上部電極63は、容量絶縁膜62の表面62aを覆うと共に、複数の下部電極61間に形成される空間を埋め込むように設けられている。また、上部電極63の上面63aは、平坦な面とされている。各々のピラー28と容量コンタクトプラグ39は、第2の埋め込み絶縁膜34及び層間絶縁膜38によって絶縁分離されている。1つの縦型トランジスタは、第1の不純物拡散領域21、第2の不純物拡散領域36、ゲート絶縁膜31、及び一対のゲート電極55,56により構成されている。なお、図3には、図示していないが、半導体装置10は、上部電極63の上面63aに、例えば、上部電極63の上面63aを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極63と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を有する。第1の実施の形態の半導体装置によれば、第1の溝16が露出するピラー28の第2の側壁28bの下部に設けられた第1の不純物拡散領域21と、ピラー28の上端に設けられた第2の不純物拡散領域36と、半導体基板13に内設され、かつ半導体基板13の表面13aに平行な方向に延在する絶縁層14と、少なくとも第1の溝16の底面16Aに接して配置された絶縁層14と、を有することにより、絶縁層14により、隣接するピラー28間を絶縁分離することが可能となる。これにより、ピラー28のうち、第1の不純物拡散領域21と第2の不純物拡散領域36との間に位置する部分を流れるドレイン電流が、第1の溝16の底16Aに位置する半導体基板13を経由して、隣接するピラー28にリーク電流として流れることを防止できる。なお、第1の実施の形態の半導体装置10では、半導体基板13に内設され、かつ半導体基板13の表面13aに平行な方向に延在する層状の絶縁層14を設けた場合を例に挙げて説明したが、絶縁層14は、少なくとも第1の溝16の底16Aに配置されておればよく、必ずしもピラー28の底28Aに配置する必要はない。図4A、図4B、図5~図30、図31A、図31B、図32A、図32B、図32C、図33A、図33B、図34A、図34B、図35A、図35B、図36A、図36B、図37A、図37B、図38A、図38B、図39A、図39B、及び図39Cは、本発明の第1の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図である。また、図4A、図31A、図32A、及び図39Aは、第1の実施の形態に係る半導体装置の製造途中のメモリセルアレイを示す平面図である。また、図4Bは、図4Aに示す構造体のB-B線断面図2に示すA-A線断面に対応する断面を示す断面図である。また、図5~図30は、図4Aに示す構造体のB-B線断面図2に示すA-A線断面に対応する断面に対応する断面図である。図31Bは、図31Aに示す構造体B-B線断面を示す断面図であり、図32Bは、図32Aに示す構造体のC-C線断面を示す断面図であり、図32Cは、図32Aに示す構造体のD-D線断面を示す断面図である。また、図33A、図34A、図35A、図36A、図37A、図38A、及び図39Bは、切断面が図32Aに示すC-C線断面に対応する断面図である。また、図33B、図34B、図35B、図36B、図37B、図38B、及び図39Cは、切断面が図32Aに示すD-D線断面に対応する断面図である。図4A、図4B、図5~図33、図31A、図31B、図32A、図32B、図32C、図33A、図33B、図34A、図34B、図35A、図35B、図36A、図36B、図37A、図37B、図38A、図38B、図39A、図39B、及び図39Cにおいて、図1~図3に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。次に、図4A、図4B、図5~図33、図31A、図31B、図32A、図32B、図32C、図33A、図33B、図34A、図34B、図35A、図35B、図36A、図36B、図37A、図37B、図38A、図38B、図39A、図39B、及び図39Cを参照して、第1の実施の形態の半導体装置10の製造方法具体的には、半導体装置10を構成するメモリセルアレイ11の製造方法について説明する。始めに、図4A及び図4Bに示す工程では、絶縁層14が内設された半導体基板13を準備する。具体的には、絶縁層14が内設された半導体基板13としてSOI基板を準備する。或いは、SOI基板を準備する替わりに、半導体基板13としてシリコン含有基板シリコンを含有し、かつ絶縁層14が形成されていない基板である単結晶シリコン基板を準備し、次いで、該単結晶シリコン基板の内部に酸素イオンを注入し、その後、酸素イオンが注入された単結晶シリコン基板を加熱することで、酸素と単結晶シリコン基板を構成するシリコンとを反応させて、半導体基板13に内設される絶縁層14としてシリコン酸化膜を形成する。半導体基板13の表面13aから絶縁層14の上面14aまでの所定の深さD1は、例えば、250nm以上の深さであればよい。なお、以下の説明では、一例として所定の深さD1が250nmの場合を例に挙げる。また、絶縁層14の厚さM1は、例えば、1μmとすることができる。なお、絶縁層14の厚さM1は、1μmに限定されるものではなく、半導体基板13と電気的な絶縁がなされる厚さであればよい。次いで、半導体基板13の表面13aに、減圧CVDChemicalVaporDeposition法により、厚さ40nm程度のシリコン窒化膜71SiN膜を成膜する。次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜71に、Y方向に延在し、かつ半導体基板13の表面13aを露出する第1の開口溝72Aを所定の間隔で複数形成する。これにより、シリコン窒化膜71よりなり、かつ複数の第1の開口溝72Aを有したエッチング用マスク72が形成される。なお、図4Aを参照するに、各第1の開口溝72Aの端部が広く形成されているが、この端部は、コンタクトを形成する領域であって、ビット線23の形成に悪影響は及ぼさない。次いで、図5に示す工程では、エッチング用マスク72を介した異方性ドライエッチングにより、第1の開口溝72Aの下方に位置する半導体基板13をエッチングする。これにより、Y方向に延在し、X方向において対向するピラー28の第1及び第2の側壁28a,28b2つの側壁となる部分を露出し、底面16a底16Aが絶縁層14を露出する第1の溝16を形成する。なお、この段階では、図2に示すX方向及びY方向に対して、所定の間隔で配置された四角柱状のピラー28は形成されていない。第1の実施の形態の場合、Y方向に延在し、深さH1が250nmとされた第1の溝16が、X方向に対して複数形成される。上記第1の溝16を形成する際に使用する異方性ドライエッチングとしては、誘導結合プラズマICP:InductivelyCoupledPlasmaによる反応性イオンエッチングRIE:ReactiveIonEtching法を用いる。上記反応性イオンエッチングでは、例えば、ソースパワーが1000W、高周波パワーが50~200W、エッチングガスとして90sccmの六フッ化硫黄SF6及び100sccmの塩素Cl2、チャンバー内の圧力が5~20mTorr、ステージの温度が20~40°Cのエッチング条件を用いることができる。このように、反応性イオンエッチングのエッチングガスとして六フッ化硫黄SF6及び塩素Cl2を用いることにより、シリコン酸化膜SiO2膜である絶縁層14がエッチングストッパーとして機能する。よって、オーバーエッチング条件を用いて、複数の第1の溝16を形成することで、複数の第1の溝16の底面16aを絶縁層14の面で構成することができる。次いで、少なくとも第1の溝16の下部16Bの内面第1及び第2の側壁28a,28b、及び底面16aを覆う第1の絶縁膜18を形成する。具体的には、例えば、原料ガスにモノシランSiH4と一酸二窒素N2Oを用い、温度800°C、圧力0.5Torrを条件とするCVD法により、第1の溝16の底面16a、及び第1の溝16が露出する第1及び第2の側壁28a,28bを覆うように、第1の絶縁膜18としてシリコン酸化膜SiO2膜を形成する。このとき、第1の溝16の下部16Bよりも上方に位置する第1及び第2の側壁28a,28b、第1の開口溝72Aに露出されたエッチング用マスク72の側壁72b、及びエッチング用マスク72の上面72aにも第1の絶縁膜18が形成される。次いで、図6に示す工程では、第1の絶縁膜18の表面18aに、第1の絶縁膜18を介して、複数の第1の溝16及び第1の開口溝72Aを埋め込む厚さとされた埋め込み膜74を形成する。具体的には、成膜ガスとしてモノシランSiH4を用いた減圧CVD法により、埋め込み膜74として多結晶シリコン膜を成膜する。次いで、図7に示す工程では、埋め込み膜74のエッチング速度と第1の絶縁膜18のエッチング速度とが等しくなるエッチング条件を用いた異方性ドライエッチングにより、埋め込み膜74及び第1の絶縁膜18をエッチバックすることで、複数の第1の溝16の下部16Bに埋め込み膜74及び第1の絶縁膜18を残存させる。このエッチバックにより、第1の絶縁膜18の上面18bは、埋め込み膜74の上面74aに対して面一となる。上記エッチバック後の第1の溝16の底面16aを基準としたときの第1の絶縁膜18及び埋め込み膜74の高さH2は、例えば、90nmとすることができる。次いで、図8に示す工程では、第1の溝16の下部16Bよりも上方に位置する第1及び第2の側壁28a,28bを覆う第2の絶縁膜19を形成する。具体的には、CVD法により、第2の絶縁膜19となるシリコン酸化膜SiO2膜を形成する。このとき、第1の開口溝72Aに露出されたエッチング用マスク72の側壁72b、及びエッチング用マスク72の上面72aにも第2の絶縁膜19が形成される。次に、ドライエッチング法により全面エッチバックして、第1の絶縁膜18の上面18b及び埋め込み膜74の上面74aに形成された第2の絶縁膜19を除去し、埋め込み膜74の上面74aを露出させる。この時、エッチング用マスク72の上面72a上に形成されている第2の絶縁膜19も除去される。次いで、図9に示す工程では、エッチング液としてアンモニア水NH3を用いたウエットエッチングにより、図8に示す多結晶シリコン膜ポリシリコン膜よりなる埋め込み膜74を選択的に除去する。上記アンモニア水NH3は、シリコン酸化膜SiO2膜をエッチングしないため、ウエットエッチング後には、第1の溝16内に第1及び第2の絶縁膜18,19がそのまま残存する。また、第1の溝16の下部16Bに配置された埋め込み膜74が除去されることで、第1の溝16の下部16Bに第1の絶縁膜18で囲まれたビット線形成用溝76が形成される。次いで、図10に示す工程では、ビット線形成用溝76と、ビット線形成用溝76の上方に位置し、かつ第2の絶縁膜19が形成された第1の溝16と、第2の絶縁膜19が形成された第1の開口溝72Aと、を埋め込むように、埋め込み膜78を形成する。具体的には、埋め込み膜78として、ヒ素がドープされたドープドポリシリコン膜を形成する。次いで、図11に示す工程では、異方性ドライエッチングを用いたエッチバックにより、ビット線形成用溝76内のみに埋め込み膜78を残存させる。このとき、シリコン酸化膜SiO2膜よりなる第1及び第2の絶縁膜18,19がほとんどエッチングされなくて、かつヒ素がドープされた多結晶シリコン膜よりなる埋め込み膜78が選択的にエッチングされる条件を用いる。これにより、第1の溝16内に第1及び第2の絶縁膜18,19を残存させることができる。また、第1の開口溝72Aの側壁72bにも第2の絶縁膜19が残存する。したがって、エッチバック後の第1の絶縁膜18の上面18bの位置は、先に説明した図7に示す第1の絶縁膜18の上面18bの位置と等しい。また、上記エッチバックでは、第1の絶縁膜18の上面18bに対してエッチバック後の埋め込み膜78の上面78aが面一となるようにエッチバック時間を調整する。この段階での埋め込み膜78の高さH3は、例えば、80nmとすることができる。次いで、図12に示す工程では、第1の溝16及び第1の開口溝72Aに形成された第2の絶縁膜19に、対向する一対の第1のサイドウォール81を形成する。具体的には、以下の方法により第1のサイドウォール81を形成する。始めに、CVD法により、第1のサイドウォール81の母材となる厚さ5nmのシリコン窒化膜SiN膜を成膜する。次いで、シリコン窒化膜SiN膜が選択的にエッチングされる条件を用いたエッチバック異方性ドライエッチングにより、エッチング用マスク72の上面72a及び埋め込み膜78の上面78aに形成されたシリコン窒化膜SiN膜を除去する。これにより、対向配置され、かつシリコン窒化膜SiN膜よりなる第1のサイドウォール81が形成される。また、対向配置された第1のサイドウォール81間には、第1の溝16よりも幅が狭く、かつ深さの浅い溝82が形成される。上記第1のサイドウォール81は、後述する図22に示す工程において、ウエットエッチングにより、第1の溝16の下部16Bに位置する第1の絶縁膜18を除去する際、第2の絶縁膜19がエッチングされることを防止する保護膜としての機能を有する。次いで、図13に示す工程では、埋め込み膜78であるヒ素がドープされた多結晶シリコン膜を選択的にエッチングする条件を用いた異方性ドライエッチングにより、埋め込み膜78をエッチバックすることで、ビット線形成用溝76に形成された埋め込み膜78の上部を除去する。このときのエッチバック量E1は、例えば、30nmとすることができる。この場合、ビット線形成用溝76に残存する埋め込み膜78の高さH4は、例えば、50nmとすることができる。次いで、図14に示す工程では、一対の第1のサイドウォール81の側壁81a言い換えれば、一対の第1のサイドウォール81の対向する面、及び埋め込み膜78から露出されたビット線形成用溝76の内面埋め込み膜78の上面78aを含む第1の絶縁膜18の内壁を連続して覆うと共に、対向配置された第2のサイドウォール84を形成する。具体的には、第2のサイドウォール84は、以下の方法により形成する。始めに、CVD法により、一対の第1のサイドウォール81の側壁81a、及び埋め込み膜78から露出されたビット線形成用溝76の内面を覆うように、エッチング犠牲層となる窒化チタン膜83TiN膜を成膜する。このとき、エッチング用マスク72の上面72aにも窒化チタン膜83が成膜される。また、窒化チタン膜83の厚さは、溝82を埋め込まない厚さとする。次いで、異方性ドライエッチングにより、窒化チタン膜83をエッチバックして、一対の第1のサイドウォール81の側壁81a、及び埋め込み膜78から露出されたビット線形成用溝76の内壁に窒化チタン膜83を残存させることで、埋め込み絶縁膜78の上面78aの一部を露出し、かつ対向配置された第2のサイドウォール84を形成する。また、窒化チタン膜83のエッチバックは、エッチング用マスク72の上面72aからエッチバック後の第2のサイドウォール84の上端面84aまでの深さD2が、例えば、25nmとなるように行う。次いで、図15に示す工程では、第2のサイドウォール84が形成された溝82と、埋め込み膜78及び第2のサイドウォール84が形成されたビット線形成用溝76と、を埋め込む第4の絶縁膜86を形成する。具体的には、CVD法、ALD法AtomicLayerDeposition、或いは回転塗布法のいずれかの方法を用いて、第4の絶縁膜86となるシリコン酸化膜SiO2膜を形成する。次いで、図16に示す工程では、シリコン酸化膜SiO2膜よりなる第4の絶縁膜86を選択的にエッチングする条件を用いた異方性エッチングにより、第4の絶縁膜86をエッチバックすることで、エッチバック後の第4の絶縁膜86の上面86aを第2のサイドウォール84の上端面84aよりも上方に配置すると共に、溝82の上端側の一部を露出する。このとき、エッチング用マスク72の上面72aからエッチバック後の第4の絶縁膜86の上面86aまでの深さD3は、例えば、15nmとすることができる。また、エッチバック後の第4の絶縁膜86の上面86aから第2のサイドウォール84の上端面84aまでの深さD4は、例えば、10nmとすることができる。なお、エッチバック後の第4の絶縁膜86の上面86aから第2のサイドウォール84の上端面84aまでの深さD4は、5~15nmの範囲内であればよい。次いで、図17に示す工程では、第4の絶縁膜86から露出された溝82の内面言い換えれば、第4の絶縁膜86の上面86aよりも上方に位置する第1のサイドウォール81の側壁81a、及び第4の絶縁膜86の上面86a及び、エッチング用マスク72の上面72aを覆う保護膜88を形成する。具体的には、保護膜88は、CVD法により、厚さ5nmのシリコン膜を成膜することで形成する。保護膜88は、エッチング段階で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とすることが好ましい。このような非晶質シリコン膜は、540°C以下の成膜温度を用いて成膜することで得ることができる。次いで、図17に示す溝82の左側の側壁に形成された保護膜88に不純物を導入する。具体的には、斜めイオン注入法により、図17に示す溝82の左側の側壁に形成された保護膜88に不純物としてフッ化ボロンBF2を注入する。上記不純物の導入は、第1の側壁28a後述する図27で説明するビットコンタクト20を形成するべき第2の側壁28bの反対側に位置する側壁に配置された第1のサイドウォール81の側壁81a垂直面に形成された保護膜88に対して実施する。これにより、第1の側壁28aに配置された第1のサイドウォール81の垂直面に形成された保護膜88と、エッチング用マスク72の上面72aに形成された保護膜88と、第3の絶縁膜の上面86a水平面に形成された保護膜88のうち、図17の左半分に位置する部分と、に不純物が注入される。具体的には、例えば、加速エネルギー5keV、注入ドーズ量2E14cm-2、注入角度θ1が27°~45°の条件を用いた斜めイオン注入法により、保護膜88にフッ化ボロンBF2を注入する。ここでの注入角度θ1とは、半導体基板13の表面13aに対する垂線89法線からの傾斜角を意味している。上記説明したように、図17に示す工程で行うイオン注入では、水平面と垂直面との両方に形成された保護膜88に対してイオン注入する必要がある。そこで、それぞれの注入部位に最適なイオン注入となるように、注入角度の異なる2段階注入を用いてもよい。この場合、例えば、注入角度27°でのフッ化ボロンBF2の注入と、注入角度45°での注入角度と、を行うことで、第1の側壁28aに配置された第1のサイドウォール81の垂直面に形成された保護膜88と、エッチング用マスク72の上面72aに形成された保護膜88と、第3の絶縁膜の上面86a水平面に形成された保護膜88のうち、図17の左半分に位置する部分と、にフッ化ボロンBF2を注入する。なお、1つの注入角度θ1で斜めイオン注入を行う場合、及び2つの注入角度で2段階の斜めイオン注入を行う場合のいずれの場合も、第4の絶縁膜86の上面86a及び一対の第1のサイドウォール81の側壁81aで囲まれた溝の深さや幅、保護膜88の膜厚等を考慮して設定することができ、第1の実施の形態の数値に限定されない。次いで、図18に示す工程では、アンモニア水NH3を用いたウエットエッチングにより、保護膜88のうち、フッ化ボロンBF2が注入されていない部分具体的には、第2の側壁28b側に配置された第1のサイドウォール81の側壁81aに形成された保護膜88、及び図17に示す第4の絶縁膜86の上面86aの右半分に形成された保護膜88を除去する。これにより、第2の側壁28b側に配置され、かつ第4の絶縁膜86の上面86aよりも上方に位置する第1のサイドウォール81の側壁81a、及び第4の絶縁膜86の上面86aの右半分を露出し、保護膜88よりなるエッチング用マスク91が形成される。次いで、図19に示す工程では、エッチング用マスク91を介した異方性ドライエッチングにより、エッチング用マスク91から露出された第4の絶縁膜86をエッチングすることで、第2の側壁28b側に形成された一方の第2のサイドウォール84の上端面84aを露出させる。このとき、第1の側壁28a側に形成された他方の第2のサイドウォール84は、エッチング用マスク91で保護されているため、上記異方性ドライエッチングにより第2のサイドウォール84が露出することはない。逆に言えば、第1の側壁28a側に形成された他方の第2のサイドウォール84が、図19に示す工程で行う異方性ドライエッチングで露出されないように、先に説明した図17において、保護膜88に対するイオン注入の不純物導入領域を制御する必要がある。次いで、図20に示す工程では、窒化チタン膜TiN膜を選択的にエッチングするエッチング液を用いたウエットエッチングにより、図19に示す上端面84aが露出され、かつ窒化チタン膜TiN膜よりなる一方の第2のサイドウォール84を除去する。これにより、第2の側壁28b側に形成された一方の第1のサイドウォール81の側壁81a全体と、一方の第1のサイドウォール81の下方に位置するビット線形成用溝76の側壁と、埋め込み膜78の上面78aの一部と、が露出される。また、エッチング液としては、例えば、アンモニア水NH3と過酸化水素水H2O2との混合液を用いることができる。次いで、図21に示す工程では、等方性ドライエッチングにより、図20に示すエッチング用マスク91を選択的に除去する。これにより、第4の絶縁膜86の上面86a、第4の絶縁膜86の上面86aよりも上方に配置された他方の第1のサイドウォール81の側壁81a、及びエッチング用マスク72の上面72aが露出される。次いで、図22に示す工程では、シリコン窒化膜SiN膜よりなる第1のサイドウォール81、窒化チタン膜TiN膜よりなる第2のサイドウォール84、及び埋め込み膜78をマスクとする緩衝溶液を用いたウエットエッチングにより、シリコン酸化膜SiO2膜よりなる第1の絶縁膜18のうち、第2の側壁28bに形成された部分をエッチングすることで、第2の側壁28bを露出する開口部18Aを形成する。上記開口部18Aは、第1のサイドウォール81の下端面と埋め込み膜78の上面78aとの間に形成される。また、開口部18Aの高さH5は、例えば、60nmとすることができる。具体的には、20°Cのフッ化水素酸HFとフッ化アンモニウムNH4Fとを混合させた緩衝溶液を用いて、第2の側壁28bに形成された第1の絶縁膜18を15秒間エッチングすることで、開口部18Aを形成する。このとき、シリコン酸化膜SiO2膜よりなる第4の絶縁膜86も除去されるが、第1及び第2の側壁28a,28bに形成され、かつシリコン酸化膜SiO2膜よりなる第2の絶縁膜19は、第1のサイドウォール81で保護されているため、エッチングされずに残存する。次いで、図23に示す工程では、ウエットエッチングにより、図22に示す窒化チタン膜TiN膜よりなる第2のサイドウォール84を選択的に除去する。これにより、第1のサイドウォール81の側壁81aに囲まれた溝82が露出される。次いで、図24に示す工程では、CVD法により、埋め込み膜78と同じ種類の膜よりなる埋め込み膜92を成膜することで、溝82、埋め込み膜78の上面78aよりも上方に位置するビット線形成用溝76、及び開口部18Aを埋め込み膜92で埋め込む。具体的には、埋め込み膜92として、全面にヒ素がドープされたドープドポリシリコン膜を形成する。このとき、埋め込み膜92は、エッチング用マスク72の上面72a、第1のサイドウォール81の上端面、及び第2の絶縁膜19の上端面にも成膜される。埋め込み膜78,92は、ヒ素がドープされたドープドポリシリコン膜であるので、溝82、ビット線形成用溝76、及び開口部18Aは、同一種類の膜で埋め込まれたことになる。次いで、図25に示す工程では、図24に示す埋め込み膜78,92を選択的に除去可能な条件を用いた異方性ドライエッチングにより、埋め込み膜78,92をエッチバックすることで、溝82及びビット線形成用溝76に存在する埋め込み膜78,92を除去すると共に、第2の側壁28b側に形成された第1のサイドウォール81をマスクとして開口部18Aに埋め込み膜92を残存させる。これにより、開口部18Aを充填する埋め込み膜92よりなり、かつ第2の側壁28b図3に示すピラー28の母材となる半導体基板13と接触するビットコンタクト20が形成される。また、溝82及びビット線形成用溝76に存在する埋め込み膜78,92を除去することで、溝82及びビット線形成用溝76が露出される。また、上記エッチバックにより、エッチング用マスク72の上面72a、第1のサイドウォール81の上端面、及び第2の絶縁膜19の上端面に成膜された埋め込み膜92も除去される。次いで、図26に示す工程では、ウエットエッチングにより、図25に示すシリコン窒化膜SiN膜よりなる第1のサイドウォール81を選択的に除去する。これにより、第1の溝16の対向する2つの側面に形成された第2の絶縁膜19の内壁面19aが露出される。次いで、図27に示す工程では、第1の溝16及び第1の開口溝72Aに形成された第2の絶縁膜19の内壁面19aと、ビット線形成用溝76の内面言い換えれば、ビット線形成用溝76が露出する第1の絶縁膜18の面と、を連続して覆う第1の導電膜51バリア膜を形成する。第1の導電膜51は、後述する図29に示す工程で形成されるビット線23の母材となる膜である。具体的には、以下の方法により、第1の導電膜51を形成する。始めに、四塩化チタンTiCl4を原料ガスとし、温度600°Cの条件を用いるCVD法により、チタン膜Ti膜を成膜する。シリコン上に成膜されたチタン膜は成膜と同時にチタンシリサイドに変換される。これにより、該チタン膜Ti膜とヒ素がドープされたドープドポリシリコン膜よりなるビットコンタクト20との接触領域に、抵抗値の低いチタンシリサイド図示せずが形成される。このように、ビット線23とビットコンタクト20との間にチタンシリサイドを介在させることで、ビット線23とビットコンタクト20との間のコンタクト抵抗を低減することができる。また、他の部位に成膜されたチタン膜Ti膜は、第1の導電膜51となる窒化チタン膜TiN膜を形成する際に使用する窒素により窒化されて、窒化チタン膜TiN膜に変換され、第1の導電膜51の一部となる。次に、同一装置内で連続的に窒化チタン膜第1の導電膜51の一部をチタンシリサイド上に形成する。前述の四塩化チタンに加えてアンモニアを同時に供給するCVD法を用いる。温度は600°Cが継続される。このとき、第1の導電膜51は、ビット線形成用溝76を完全に埋め込まないような厚さで形成する。また、第1の導電膜51は、エッチング用マスク72の上面72a及び第2の絶縁膜19の上端面にも形成される。また、図27に示す工程では、第1の導電膜51の形成時の熱処理により、ビットコンタクト20に含まれるヒ素が第2の側壁28bピラー28の一方の側壁へ熱拡散するため、第1の導電膜51の形成と共に、n型不純物この場合、ヒ素を含む第1の不純物拡散領域21が形成されると共に、ビット線形成用溝76上に、両側面が第1の導電膜51で囲まれた溝94が形成される第2の側壁28bは、先に説明した図3に示すピラー28の構成要素のうちの1つである。図27に示す工程において、第1の不純物拡散領域21は、ピラー28の第2の側壁28bの下部に形成される。なお、第1の不純物拡散領域21を形成する工程は、先に説明した図24に示す埋め込み膜92を形成した後に行ってもよい。次に、図28に示す工程では、第1の導電膜51の表面51aに、第1の導電膜51が形成されたビット線形成用溝76、及び溝94を埋め込む厚さ言い換えれば、第1及び第2の絶縁膜18,20、ビットコンタクト20、及び第1の導電膜51が形成された第1の溝16を埋め込む厚さとされた第2の導電膜52を成膜することで、ビット線形成用溝76及び溝94を第2の導電膜52で埋め込む。具体的には、例えば、CVD法により、第2の導電膜52として、第1の導電膜51である窒化チタン膜TiN膜よりも抵抗値の低いタングステン膜を成膜することで、第2の導電膜52を形成する。また、タングステン膜は六フッ化タングステンWF6を原料ガスとし、水素もしくはモノシランを還元ガスとする、温度450°CのCVD法により形成する。次いで、図29に示す工程では、第1の導電膜51のエッチング速度と第2の導電膜52のエッチング速度とが等しいエッチング条件を用いた異方性ドライエッチングにより、第1及び第2の導電膜51,52をエッチバックする。このとき、エッチバック後の第1及び第2の導電膜51,52の上面51b,52aが第1の絶縁膜18の上面18bに対して面一となるように、第1及び第2の導電膜51,52をエッチバックする。これにより、第1の溝16の下部16Bに形成されたビット線形成用溝76を埋め込むと共に、上面51b,52aよりなる上面23aが第1の絶縁膜18の上面18bに対して面一とされたビット線23が形成される。また、ビット線23は、ビット線形成用溝76を埋め込むことで、チタンシリサイド図示せず及びビットコンタクト20を介して、第1の不純物拡散領域21と電気的に接続される。次いで、図30に示す工程では、ビット線23及び第2の絶縁膜19が形成された第1の溝16、及び第2の絶縁膜19が形成された第1の開口溝72Aを埋め込むように、シリコン窒化膜96SiN膜を成膜する。その後、シリコン窒化膜96をエッチバックして、ビット線23の上面23aに厚さM2のシリコン窒化膜96を残存させることで、シリコン窒化膜96よりなる第1の埋め込み絶縁膜24を形成する。シリコン窒化膜96の厚さM2は、例えば、50nmとすることができる。次いで、図31A及び図31Bに示す工程では、第1の埋め込み絶縁膜24の上面24a、及び第1の埋め込み絶縁膜24の上面24aよりも上方に位置する第2の絶縁膜19の内壁面19aを覆う第3の絶縁膜25を形成する。このとき、第3の絶縁膜25は、第1の埋め込み絶縁膜24の上面24aよりも上方に位置する第1の溝16を埋め込まない厚さで形成する。これにより、第1の溝16内に、第3の絶縁膜25で囲まれ、かつ第1の溝16よりも幅の狭い溝29が形成される。具体的には、CVD法により、シリコン窒化膜を成膜することで第3の絶縁膜25を形成する。このとき、第2の絶縁膜19の上端面、及びエッチング用マスク72の上面72aにも第3の絶縁膜25が形成される。次いで、溝29を埋め込むように、第2の埋め込み絶縁膜34を形成する。このとき、エッチング用マスク72の上面72a上にも第2の埋め込み絶縁膜34が形成される。具体的には、CVD法により、シリコン酸化膜SiO2膜を成膜することで、第2の埋め込み絶縁膜34を形成する。次いで、図32A、図32B、及び図32Cに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、エッチング用マスク72、第2の絶縁膜19、第3の絶縁膜25、第2の埋め込み絶縁膜34、及び半導体基板13を部分的にエッチングすることで、X方向に延在して第1の溝16と交差本実施の形態の場合、直交し、かつ第1の溝16よりも深さD5の浅い第2の溝27と、複数の第2の溝27の両端と一体化され、複数の第2の溝27を囲む枠形状とされた第3の溝99と、を形成する。これにより、第1及び第2の溝16,27により区画されたピラー28図2或いは図3参照が複数形成される。また、第2の溝27を形成することで、ピラー28の第3及び第4の側壁28c,28dが露出されると共に、ピラー28の第1及び第2の側壁28a,28bが決定される。また、図32Bに示すように、半導体基板13、第1の埋め込み絶縁膜24の上面24a、及び第2の絶縁膜19の上端面19bが第2の溝27の底から露出されている。第2の溝27のうち、半導体基板13の表面13aから第2の溝27の底までの深さD5は、例えば、110nmとすることができる。また、第2の溝27のY方向の幅W1は、例えば、63nmとすることができる。次いで、図33A及び図33Bに示す工程では、第2の溝27が露出する半導体基板13の面を覆うゲート絶縁膜31を形成する。具体的には、熱酸化法により、厚さ5nmのシリコン酸化膜SiO2膜を形成することで、ゲート絶縁膜31を形成する。次いで、図34A及び図34Bに示す工程では、ゲート絶縁膜31が形成された第2の溝27の内面を覆う第3の導電膜102バリア膜を形成する。このとき、第3の導電膜102は、ゲート絶縁膜31が形成された第2の溝27を埋め込まない厚さで形成する。これにより、ゲート絶縁膜31の表面31aと、第1の埋め込み絶縁膜24の上面24aと、第2の絶縁膜19の上端面19bと、積層されたエッチング用マスク72の側壁、第3の絶縁膜25、及び第2の埋め込み絶縁膜34の側壁と、が第3の導電膜102で覆われる。具体的には、CVD法により、厚さ4nmの窒化チタンTiN膜を成膜することで、第3の導電膜102を形成する。なお、図34A及び図34Bでは図示してはいないが、この段階では、第2の埋め込み絶縁膜34の上面34aにも第3の導電膜102が形成される。次いで、第3の導電膜102の表面102aに、第2の溝27を埋め込む厚さとされ、かつ第3の導電膜102よりも抵抗値の低い第4の導電膜103を形成する。具体的には、CVD法により、タングステン膜W膜を成膜することで、第4の導電膜103を形成する。次いで、CMP法により、第2の埋め込み絶縁膜34の上面34aに形成された第3及び第4の導電膜102,103図34A及び図34Bに図示せずを除去する。これにより、第2の埋め込み絶縁膜34の上面34aが露出されると共に、第3の導電膜102の上端面102b及び第4の導電膜103の上面103aが第2の埋め込み絶縁膜34の上面34aに対して面一となる。次いで、図35A及び図35Bに示す工程では、第3の導電膜102と第4の導電膜103とが等しい速度でエッチングされるエッチング条件を用いた異方性エッチングにより、第3及び第4の導電膜102,103エッチバックすることで、第2の溝27の底部に厚さM4例えば、50nmの第4の導電膜103を残存させる。これにより、エッチバック後の第4の導電膜103の上面103aの位置は、半導体基板13の表面13aよりも下方に配置される。また、第3の導電膜102と第4の導電膜103とのエッチング速度が等しいエッチング条件を用いることで、エッチバック後の第3の導電膜102の上端面102bは、第4の導電膜103の上面103aに対して面一となる。これにより、第4の導電膜103の上面103aと半導体基板13の表面103aとの間に形成されたゲート絶縁膜31が第3の導電膜102から露出される。次いで、図36A及び図36Bに示す工程では、図35A及び図35Bに示す構造体の表面を覆う第5の絶縁膜105を形成する。これにより、第3の導電膜102の上端面102b、第4の導電膜103の上面103a、及び第3の導電膜102から露出されたゲート絶縁膜31が、第5の絶縁膜105に覆われる。このとき、第5の絶縁膜105は、第2の溝27を埋め込まない厚さで形成する。また、第5の絶縁膜105は、先に説明した図31Bに示す構造体を構成する第2の埋め込み絶縁膜34上にも形成される。具体的には、第5の絶縁膜105は、CVD法により、厚さ18nmのシリコン酸化膜SiO2膜を成膜することで形成する。このように、CVD法を用いて第5の絶縁膜105を形成することで、第5の絶縁膜105の厚さが均一になるため、第2の溝27内に、X方向に延在すると共に、第2の溝27よりも溝幅の狭い溝106が形成される。第5の絶縁膜105を厚さ18nmで成膜した場合、溝106の幅W2は、27nmとなる。なお、図36Aの切断位置は、第2の溝27の側壁近傍であり、第2の溝27を通過するが、溝106を通過しない。よって、図36Aに示す構造体において、第5の絶縁膜105は、第2の埋め込み絶縁膜34の上面34aを覆い、かつ第2の溝27を埋め込むように図示されている。次いで、図37A及び図37Bに示す工程では、異方性エッチングにより、図36A及び図36Bに示す第5の絶縁膜105をエッチバックすることで、第2の溝27内に形成された第5の絶縁膜105を2つに分割する。これにより、図36Bに示す溝106の下方に位置する第4の導電膜103の上面103aが露出される。シリコン酸化膜SiO2膜よりなる第5の絶縁膜105をエッチバックする際には、シリコン酸化膜SiO2膜を選択的にエッチングする条件を用いる。これにより、図36A及び図36Bに示すシリコン酸化膜SiO2膜よりなる第2の埋め込み絶縁膜34は除去され、シリコン窒化膜SiN膜よりなる第3の絶縁膜25が露出される。次いで、2つに分割された第5の絶縁膜105をマスクとして、異方性ドライエッチングにより、2つに分割された第5の絶縁膜105間に位置する第3及び第4の導電膜102,103を除去する。これにより、ゲート絶縁膜31を介して、ピラー28の第3の側壁28cに、第3及び第4の導電膜102,103よりなるゲート電極55が形成されると共に、ゲート絶縁膜31を介して、ピラー28の第4の側壁28dに、第3及び第4の導電膜102,103よりなるゲート電極56が形成される。また、図37A及び図37Bに示す工程では、図2に示す接続部57が形成される。つまり、図37A及び図37Bに示す工程において、接続部57及びゲート電極55,56を有し、X方向に配置された複数のピラー28の第3及び第4の側壁28c,28dにゲート絶縁膜31を介して接するワード線32が形成される図2参照。図2に示すように、X方向に延在するゲート電極55,56は、ダブルゲートとして機能する。なお、先に説明した図2に示すように、接続部57により、ダブルゲート構造とされた2本のゲート電極55,56の端部を一体化することで、2本のゲート電極55,56の電気的な制御を一括して行なうことができる。また、ゲート電極55,56の下方に形成されたビット線23とゲート電極55,56との間は、第1の埋め込み絶縁膜24により絶縁されている。また、図37A及び図37Bに示す工程において、第3及び第4の導電膜102,103を異方性エッチングする際、隣接するゲート電極55,56が短絡することを防止する観点から、2つに分割された第5の絶縁膜105間に位置する第3及び第4の導電膜102,103を確実に除去する必要がある。そのため、成膜や異方性エッチングの半導体基板13面内のばらつきを考慮して、ある程度のオーバーエッチングを行う。これにより、ゲート電極55,56間に位置する半導体基板13の一部がエッチングされて、半導体基板13に溝が形成される。次いで、図38A及び図38Bに示す工程では、図37A及び図37Bに示す第5の絶縁膜105を選択的に除去するエッチング液を用いたウエットエッチングにより、図37A及び図37Bに示す第5の絶縁膜105を除去する。具体的には、エッチング液としてフッ化水素酸含有溶液を用いて、図37A及び図37Bに示す第5の絶縁膜105を選択的に除去する。これにより、ゲート電極55,56の上面55a,56a、ゲート電極55,56の上面55a,56aよりも上方に形成されたゲート絶縁膜31、及び第2の溝27に露出されたエッチング用マスク72の側壁が露出される。次いで、図39A、図39B、及び図39Cに示す工程では、ゲート絶縁膜31及びゲート電極55,56が形成された第2の溝27、第3の溝99、及び第3の絶縁膜25の上面25aを覆う第6の絶縁膜107を形成する。具体的には、CVD法により、第2及び第3の溝27,99を埋め込まない厚さ例えば、厚さ8nmとされたシリコン窒化膜SiN膜を成膜することで、第6の絶縁膜107を形成する。これにより、ゲート電極55,56、及びゲート電極55,56から露出されたゲート絶縁膜31は、第6の絶縁膜107により覆われる。次いで、第6の絶縁膜107の表面107aに、ゲート絶縁膜31及びゲート電極55,56が形成された第2の溝27を埋め込む厚さとされた第4の埋め込み絶縁膜108を形成する。具体的には、回転塗布法により、シリコン酸化膜SiO2膜を成膜することで、該シリコン酸化膜SiO2膜よりなる第4の埋め込み絶縁膜108を形成する。次いで、CMP法により、第3の絶縁膜25に積層された第6の絶縁膜107の上面107bに形成された不要な第4の埋め込み絶縁膜108を除去する。これにより、研磨後の第4の埋め込み絶縁膜108の上面108aは、第6の絶縁膜107の上面107bに対して面一となる。この段階の構造体を平面視すると、図32Aと同様に、ゲート絶縁膜31、ゲート電極55,56、及び第4の埋め込み絶縁膜108が形成された第2の溝27が、夫々平行状態となってX方向に延在している。次いで、図39A、図39B、及び図39Cに示す工程の処理後に、図39Cに示すピラー28の上面28eに形成された第6の絶縁膜107、第3の絶縁膜25、及びエッチング用マスク72を除去して、ピラー28の上面28eを露出させる。次いで、ピラー28の上面28eに、n型不純物例えば、リンPやヒ素Asをイオン注入することで、ピラー28の上端に、図3に示す第2の不純物拡散領域36を形成する。これにより、第2の不純物拡散領域36の上面36aは、半導体基板13の表面13aと一致する。次いで、CMP法により、図39Cに示す半導体基板13の表面13aよりも上方に形成された第4の埋め込み絶縁膜108と、図31Bに示す半導体基板13の表面13aよりも上方に形成された第1の溝16の上部に形成された第2の絶縁膜19、第3の絶縁膜25、及び第2の埋め込み絶縁膜34と、を除去する。このとき、CMP処理後の第4の埋め込み絶縁膜108の上面を第2の不純物拡散領域36の上面36aに対して面一にすることで、CMP処理後の構造体図示せずの上面が平坦な面となる。以下、図3を参照して、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11の製造方法の続きを説明する。次いで、図3に示す第2の埋め込み絶縁膜34の上面24a、第2の絶縁膜19の上端面、第3の絶縁膜25の上端面、第2の不純物拡散領域36の上面36a、及びCMP処理後の第4の埋め込み絶縁膜108の上面図3に図示せずを覆う層間絶縁膜38を形成する。具体的には、CVD法により、酸化シリコン膜SiO2膜を成膜することで層間絶縁膜38を形成する。次いで、周知の手法により、第2の不純物拡散領域36の上面36aに形成された層間絶縁膜38を貫通し、下端が第2の不純物拡散領域36の上面36aと接触する容量コンタクトプラグ39を形成する。このとき容量コンタクトプラグ39は、その上面39aが層間絶縁膜38の上面38aに対して面一となるように形成する。また、容量コンタクトプラグ39は、複数の第2の不純物拡散領域36に対してそれぞれ1つ形成する。次いで、周知の手法により、容量コンタクトプラグ39の上面39aに、円柱形状とされた下部電極61を形成する。これにより、下部電極61は、容量コンタクトプラグ39を介して、第2の不純物拡散領域36と電気的に接続される。また、下部電極61は、複数の容量コンタクトプラグ39に対してそれぞれ1つ形成する。次いで、周知の手法により、下部電極61間に位置する層間絶縁膜38の上面38a、及び複数の下部電極61を連続して覆う容量絶縁膜62を形成する。このとき、容量絶縁膜62は、下部電極61間に形成された空間を埋め込まない厚さで形成する。次いで、周知の手法により、容量絶縁膜62の表面62aに、容量絶縁膜62を介して、複数の下部電極61間に形成された空間を埋め込む上部電極63を形成する。このとき、上部電極63は、上部電極63の上面63aが平坦な面となるように形成する。これにより、図3に示す第1の実施の形態の半導体装置10が製造される。なお、図3には、図示していないが、半導体装置10では、上部電極63の上面63aに、例えば、上部電極63の上面63aを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極63と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を形成する。第1の実施の形態の半導体装置の製造方法によれば、絶縁層14が内設された半導体基板13を準備する工程と、半導体基板13をエッチングすることで、Y方向に延在し、半導体基板13のうち、Y方向と交差するX方向において対向するビラー28の第1及び第2の側壁28a,28bとなる部分を露出し、かつ少なくとも底面16aが絶縁層14を露出する第1の溝16を形成する工程と、半導体基板13をエッチングして、第1の溝16と交差するようにX方向に延在し、かつ第1の溝16よりも深さの浅い第2の溝27を形成することで、第1及び第2の溝16,27に区画されたピラー28を形成する工程と、ピラー28の第2の側壁28bの下部に第1の不純物拡散領域21を形成する工程と、ピラー28の上端に第2の不純物拡散領域36を形成する工程と、を含むことにより、絶縁層14により、隣接するピラー28間を絶縁分離することが可能となる。これにより、第1の不純物拡散領域21と第2の不純物拡散領域36との間に位置するピラー28を流れるドレイン電流が、第1の溝16の底16Aに位置する半導体基板13を経由して、隣接する他のピラー28にリーク電流として流れることを防止できる。図40は、本発明の第1の実施の形態に係る半導体装置を含むデータ処理システムの概略構成を示すブロック図である。次に、図40を参照して、第1の実施の形態に係る半導体装置10この場合、DRAMを含むデータ処理システム120について説明する。データ処理システム120は、例えば、コンピュータシステムを含むが、これに限定されない。データ処理システム120は、データプロセッサ122及び半導体装置10を含む。データプロセッサ122は、例えば、マイクロプロセッサMPUやデジタルシグナルプロセッサDPS等を含むが、これらに限定されない。また、図40では、システムバス121を介して、データプロセッサ122と半導体装置10とを接続した場合を図示しているが、システムバス121を介さずにローカルなバスにより、データプロセッサ122と半導体装置10とを接続してもよい。また、図40では、図の簡略化のため、1本のシステムバス121のみを図示しているが、実際には、必要に応じてコネクタ等を介して、シリアルないしパラレルに接続される。データ処理システム120では、必要に応じて、ストレージデバイス123、I/Oデバイス124、及びROM125がシステムバス121に接続されるが、必ずしも必須の構成要素ではない。なお、I/Oデバイス124には、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、データ処理システム120を構成する各構成要素の個数は、図40では簡略化のため1つにとどめているが、これに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。第1の実施の形態に係る半導体装置10この場合、DRAMは、縦型トランジスタを用いたセル構成となっていることから従来のDRAMと比較して大容量化が可能であり、また、ビット線23の下に位置する半導体基板を介したリーク電流の発生を防止できるので、低消費電力化が可能となる。これにより、上記データ処理システム120は、記憶容量が大きく、低消費電力が要求される携帯用電子機器への搭載に寄与できる。なお、第1の実施の形態の半導体装置10、及びデータ処理システム120は、半導体装置10を備えたデバイス及びシステムの一例であり、本発明の半導体装置10は、半導体記憶装置以外のデバイス、及びデータ処理システム120以外のシステムに広く適用可能である。第2の実施の形態図41は、本発明の第2の実施の形態に係る半導体装置のメモリセルアレイの断面図である。図41では、第2の実施の形態の半導体装置130としてDRAMDynamicRandomAccessMemoryを一例に挙げて図示している。図41に示すメモリセルアレイ131の切断面は、第1の実施の形態で説明したメモリセルアレイ11の切断面に対応している。さらに、図41において、第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。図41を参照するに、第2の実施の形態の半導体装置130を構成するメモリセルアレイ131は、第1の溝16の下部16Bを絶縁層14内に配置することで、第1の溝16の底面16a及び下部16Bを構成する側面を絶縁層14で構成し、絶縁層14に開口部18Aの替わりとなる開口部133を設け、開口部133を埋め込むようにビットコンタクト20を配置し、ビットコンタクト20と接触する半導体基板13に第1の不純物拡散領域21を設けた以外は、第1の実施の形態の半導体装置10を構成するメモリセルアレイ11と同様に構成される。複数のピラー28の下部ピラー28のうち、第1の溝16の下部16Bと対向する部分の内面は、第1の溝16の下部16Bを絶縁層14内に配置することで、絶縁層14により構成されている。このように、複数のピラー28の下部を絶縁層14で構成することで、絶縁層14により、XY方向で隣接している個々のピラー28間が絶縁される。また、複数のピラー28の底28Aは、絶縁層14内に配置されている。つまり、第2の実施の形態の半導体装置130では、複数のピラー28の下部、複数のピラー28の底28A、複数の第1の溝16の底部16Bは、所定の深さD6半導体基板13の表面13aから絶縁層14の上面14aまでの深さに配置された1つの絶縁層14により連続して覆われている。上記所定の深さD6は、例えば、160nmとすることができる。また、第1の溝16のち、下部16Bに対応する部分の深さが90nmの場合、絶縁層14の厚さM5は、例えば、1μmとすることができる。開口部133は、ピラー28の第2の側壁28bに形成された第1の絶縁膜18の一部、及び該第1の絶縁膜18と接触する絶縁層14に設けられている。開口部133は、ピラー28の第2の側壁28b側に位置するビット線23の側壁、及び第1の不純物拡散領域21を露出している。開口部133は、ピラー28の第2の側壁28bに形成された第1の絶縁膜18の一部、及び該第1の絶縁膜18と接触する絶縁層14をエッチングすることで形成する。ビットコンタクト20は、開口部133を埋め込むように配置されている。ビットコンタクト20は、ビット線23及び第1の不純物拡散領域21と接触している。これにより、ビットコンタクト20は、ビット線23と第1の不純物拡散領域21とを電気的に接続している。ビットコンタクト20の上面20aは、絶縁層14の上面14aに対して面一とされている。ビット線23の上面23aは、絶縁層14の上面14a具体的には、上面14aを拡大させた仮想面に対して面一となるように配置されている。また、ビット線23の側面及び底面下面は、第1の絶縁膜18を介して、絶縁層14と対向している。なお、図41では、ビット線23の上面23aと絶縁層14の上面14aとが一致する場合を例に挙げて図示したが、第1の溝16の底面16a、及び第1の溝16の側面言い換えれば、第1の溝16の下部16Bに配置されたピラー28の第1及び第2の側壁28a,28bの一部が絶縁層14に覆われるように、ビット線23の上面23aよりも下方の位置に絶縁層14の上面14aを配置してもよい。第2の実施の形態の半導体装置によれば、個々の第1の溝16の底16Aが絶縁層14と接しているため、隣接するピラー28間が電気的に絶縁されている。これにより、同一ピラー28に形成された第1及び第2の不純物拡散領域21,36間を流れるドレイン電流が、第1の溝16の底16Aに位置する半導体基板13を経由して、隣接する他のピラー28内へ漏洩することを防止できる。さらに、ピラー28の下部を絶縁層14で構成することにより、ピラー14間に配置されるビット線23は、少なくともビット線23の一部が絶縁層14で覆われる。また、シリコン酸化膜SiO2膜よりなる絶縁層14は、シリコンSiと比較して誘電率が低い。このため、隣接したビット線23間の寄生容量は、ビット線23側面の下部から上部に向かって絶縁層14で取り囲まれる面積が増加するにしたがって低下して、縦型トランジスタの動作を安定させることができる。なお、図41には、図示していないが、半導体装置130は、上部電極63の上面63a上には、例えば、上部電極63の上面63aを覆う第2の層間絶縁膜、第2の層間絶縁膜を貫通し、かつ上部電極63と接続されるコンタクトプラグ、第2の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を有する。図42~図44は、本発明の第2の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図であり、図41に示す半導体装置の切断面に対応する断面図である。次に、主に、図42~図44を参照して、第2の実施の形態の半導体装置130の製造方法について説明する。始めに、図42に示す工程では、絶縁層14が内設された半導体基板13を準備する。具体的には、絶縁層14が内設された半導体基板13としてSOI基板を準備する。或いは、SOI基板を準備する替わりに、半導体基板13としてシリコン含有基板シリコンを含有し、かつ絶縁層14が形成されていない基板である単結晶シリコン基板を準備し、次いで、該単結晶シリコン基板の内部に酸素イオンを注入し、その後、酸素イオンが注入された単結晶シリコン基板を加熱することで、酸素と単結晶シリコン基板を構成するシリコンとを反応させて、半導体基板13に内設される絶縁層14としてシリコン酸化膜を形成する。半導体基板13の表面13aから絶縁層14の上面14aまでの所定の深さD4は、例えば、160nmとすることができる。また、絶縁層14の厚さM5は、例えば、1μmとすることができる。なお、絶縁層14の厚さM5は、1μmに限定されるものではなく、半導体基板13と電気的な絶縁がなされる厚さであればよい。次いで、第1の実施の形態で説明した図4A及び図4Bに示す工程と同様な処理を行うことで、半導体基板13の表面13aに、第1の開口溝72Aを有し、かつシリコン窒化膜SiN膜よりなるエッチング用マスク72を形成する。次いで、エッチング用マスク72を介した異方性ドライエッチングにより、第1の開口溝72Aの下方に位置する半導体基板13及び絶縁層14をエッチングすることで、第1の溝16を形成する。このとき、第1の溝16の底面16a、及び第1の溝16の下部16Bの側面の一部が絶縁層14を露出するように、第1の溝16を形成する。図42では、第1の溝16の下部16Bを絶縁層14内に配置する場合を例に挙げて図示している。このように、ビット線23が形成される第1の溝16の下部16Bを、絶縁層14内に配置することで、絶縁層14に対してビット線23の側面及び底面を対向配置することができる。上記異方性ドライエッチングとしては、誘導結合プラズマICP:InductivelyCoupledPlasmaによる反応性イオンエッチングRIE:ReactiveIonEtching法を用いることができる。上記異方性ドライエッチングは、エッチング条件を異ならせて2段階で行う。具体的には、絶縁層14の上面14aが露出するまで半導体基板13単結晶シリコン基板を選択的にエッチングする第1段階第1の実施の形態の図5で説明したエッチング条件での処理と、絶縁層14の上面14aが露出した後に、シリコン酸化膜SiO2膜よりなる絶縁層14を選択的にエッチングし、第1の溝16の底面16aを絶縁層14内に配置する第2段階と、を用いて第1の溝16を形成する。これにより、半導体基板13をエッチングする第1段階において、絶縁層14をストッパー膜として利用することが可能となるので、第1の溝16の深さばらつきを低減することができる。次いで、第1の実施の形態の図5で説明した手法により、第1の溝16の底面16a、及び第1の溝16が露出する第1及び第2の側壁28a,28bを覆う第1の絶縁膜18としてシリコン酸化膜SiO2膜を形成する。次いで、図43に示す工程では、第1の実施の形態で説明した図6~図21に示す工程と同様な処理を行うことで、図43に示す構造体を形成する。これにより、第2の側壁28b側に形成されたシリコン酸化膜SiO2膜よりなる第1の絶縁膜18のうち、シリコン窒化膜SiN膜よりなる第1のサイドウォール81とヒ素がドープされたドープドポリシリコン膜よりなる埋め込み膜78との間に位置する部分が露出される。次いで、図44に示す工程では、第1のサイドウォール81及び埋め込み膜78をマスクとする緩衝溶液シリコン酸化膜SiO2膜を選択的にエッチングする液を用いて、第1のサイドウォール81と埋め込み膜78との間に配置され、シリコン酸化膜SiO2膜よりなる第1の絶縁膜18及び絶縁層14をウエットエッチングすることで、第1の絶縁膜18、及び絶縁層14よりなる第2の側壁28bに開口部133を形成する。開口部133は、半導体基板13のうち、ピラー28の第2の側壁28bとなる部分言い換えれば、第1の不純物拡散領域21が形成される領域を露出するように形成する。開口部133の高さH6は、例えば、60nmとすることができる。具体的には、20°Cのフッ化水素酸HFとフッ化アンモニウムNH4Fとを混合させた緩衝溶液を用いて、開口部133が所望の形状となるような時間エッチングを行うことで、開口部133を形成する。このとき、図43に示すシリコン酸化膜SiO2膜よりなる第4の絶縁膜86も除去されるが、第1及び第2の側壁28a,28bに形成され、かつシリコン酸化膜SiO2膜よりなる第2の絶縁膜19は、第1のサイドウォール81で保護されているため、エッチングされずに残存する。その後、第1の実施の形態で説明した図23に示す工程~図39A、図39B、及び図39Cに示す工程と同様な処理を行うことで、図41に示す半導体装置130が製造される。なお、図41には、図示していないが、半導体装置130では、図41に示す上部電極63を形成後、上部電極63の上面63aに、例えば、上部電極63の上面63aを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極63と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等が形成される。第2の実施の形態の半導体装置の製造方法によれば、個々の第1の溝16の下部16Bが絶縁層14内に形成されているため、隣接するピラー28間が電気的に絶縁されている。これにより、同一ピラー28に形成された第1及び第2の不純物拡散領域21,36間を流れるドレイン電流が、第1の溝16の底16Aに位置する半導体基板13を経由して、隣接する他のピラー28内へ漏洩することを防止できる。さらに、ピラー28の下部を絶縁層14で形成することにより、第1の溝16の下部16Bに形成されるビット線23は、少なくともビット線23の一部がピラー28の下部を構成する絶縁層14で覆われる。また、シリコン酸化膜SiO2膜よりなる絶縁層14は、シリコンSiと比較して誘電率が低い。このため、隣接したビット線23間の寄生容量は、ビット線23の側面の下部から上部に向かって絶縁層14で取り囲まれる面積が増加するにしたがって低下するので、縦型トランジスタの動作を安定させることができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"