"半導体基板に不純物を導入して不純物領域を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホールの壁面を覆う導電性密着層を形成する工程と、前記層間絶縁膜上に銅膜を形成するとともに前記コンタクトホール内に銅を充填する工程と、前記銅膜を低圧CMP研磨又はECMPElectroChemicalMechanicalPolishing研磨して前記コンタクトホール内にのみ銅膜を残すことにより導電性プラグを形成する工程と、前記導電性プラグの上方に、前記導電性プラグと電気的に接続する下部電極と、該下部電極の上の強誘電体又は高誘電体からなる誘電体膜と、該誘電体膜の上の上部電極とにより構成されるキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法。前記低圧CMP研磨又は前記ECMP研磨時における圧力が、0.05psi3.45×102Pa以上且つ1psi6.89×103Pa未満であることを特徴とする請求項1に記載の半導体装置の製造方法。導電性密着層を形成する工程の後に前記コンタクトホールの下部にタングステン又はポリシリコンの膜を充填する工程を有し、前記銅膜の形成時には前記コンタクトホールの残部に銅を充填することを特徴とする請求項1に記載の半導体装置の製造方法。半導体基板に不純物を導入して不純物領域を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホールの壁面を覆う第1の導電性密着層を形成する工程と、前記コンタクトホール内に導電体を埋め込んで導電性プラグを形成する工程と、前記導電性プラグ及び前記層間絶縁膜の上方に銅膜を形成する工程と、前記銅膜を低圧CMP研磨又はECMPElectroChemicalMechanicalPolishing研磨して平坦化する工程と、前記銅膜の上に、下部電極材料膜、強誘電体又は高誘電体からなる誘電体膜及び上部電極材料膜を下からこの順に形成する工程と、前記上部電極材料膜、前記誘電体膜及び前記下部電極材料膜をパターニングしてキャパシタを形成する工程と、前記キャパシタの下方の前記銅膜を残し、その他の領域の前記銅膜を除去する工程とを有することを特徴とする半導体装置の製造方法。前記低圧CMP研磨又は前記ECMP研磨時における圧力が、0.05psi3.45×102Pa以上且つ1psi6.89×103Pa未満であることを特徴とする請求項4に記載の半導体装置の製造方法。前記コンタクトホール内に埋め込む導電体が、タングステン又はポリシリコンであることを特徴とする請求項4に記載の半導体装置の製造方法。前記導電性プラグを形成する工程と前記銅膜を形成する工程との間に、前記層間絶縁膜及び前記導電性プラグの上に第2の導電性密着層を形成する工程を有し、該第2の導電性密着層の上に前記銅膜を形成することを特徴とする請求項4に記載の半導体装置の製造方法。本発明の目的は、キャパシタの誘電体膜を構成する強誘電体又は高誘電体の結晶性が良好であり、キャパシタのスイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置の製造方法を提供することにある。本発明の半導体装置の製造方法は、半導体基板に不純物を導入して不純物領域を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホールの壁面を覆う導電性密着層を形成する工程と、前記層間絶縁膜上に銅膜を形成するとともに前記コンタクトホール内に銅を充填する工程と、前記銅膜を低圧CMP研磨又はECMPElectroChemicalMechanicalPolishing研磨して前記コンタクトホール内にのみ銅膜を残すことにより導電性プラグを形成する工程と、前記導電性プラグの上方に、前記導電性プラグと電気的に接続する下部電極と、該下部電極の上の強誘電体又は高誘電体からなる誘電体膜と、該誘電体膜の上の上部電極とにより構成されるキャパシタを形成する工程とを有することを特徴とする。本発明においては、層間絶縁膜にコンタクトホールを形成した後、層間絶縁膜上に銅膜を形成するとともに、コンタクトホール内に銅を充填する。そして、層間絶縁膜上の銅膜を、低圧CMP研磨又はECMP研磨により除去してコンタクトホール内にのみ銅膜を残すことにより導電性プラグを形成する。このようにして形成された導電性プラグは、上面が極めて平坦になる。これにより、導電性プラグの上に形成される下部電極及び誘電体膜の結晶の乱れが回避され、スイッチング電荷量が高く、低電圧動作が可能で信頼性が高いキャパシタを備えた半導体装置が製造される。なお、銅膜は少なくともコンタクトホールの上部に形成すればよく、コンタクトホールの下部を銅膜以外の導電体膜、例えばタングステン膜又はポリシリコン膜により形成してもよい。本発明の他の半導体装置の製造方法は、半導体基板に不純物を導入して不純物領域を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホールの壁面を覆う第1の導電性密着層を形成する工程と、前記コンタクトホール内に導電体を埋め込んで導電性プラグを形成する工程と、前記導電性プラグ及び前記層間絶縁膜の上方に銅膜を形成する工程と、前記銅膜を低圧CMP研磨又はECMPElectroChemicalMechanicalPolishing研磨して平坦化する工程と、前記銅膜の上に、下部電極材料膜、強誘電体又は高誘電体からなる誘電体膜及び上部電極材料膜を下からこの順に形成する工程と、前記上部電極材料膜、前記誘電体膜及び前記下部電極材料膜をパターニングしてキャパシタを形成する工程と、前記キャパシタの下方の前記銅膜を残し、その他の領域の前記銅膜を除去する工程とを有することを特徴とする。本発明においては、導電性プラグを形成した後、層間絶縁膜及び導電性プラグの上方に銅膜を形成し、この銅膜を低圧CMP研磨又はECMP研磨して平坦化する。この低圧CMP研磨又はECMP研磨により、銅膜の表面は極めて平坦になる。従って、銅膜の上に形成する下部電極材料膜及び誘電体膜の結晶の乱れが回避され、スイッチング電荷量が高く、低電圧動作が可能で信頼性が高いキャパシタを備えた半導体装置が製造される。なお、本発明においては、導電性プラグの上に銅膜を形成するので、導電性プラグの表面にリセスが発生してもよい。従って、導電性プラグは、タングステン又はポリシリコンにより形成することができる。以下、本発明の実施形態について、添付の図面を参照して説明する。第1の実施形態図4は、本発明の第1の実施形態に係る半導体装置FeRAMを示す断面図である。本実施形態では、メモリセルを構成するトランジスタがn型の場合について説明している。半導体基板110の上部には、各素子領域を分離する素子分離層111が設けられている。また、素子分離層111で分離された各素子領域には、pウェル112又はnウェル不図示が設けられている。メモリセル領域では、図4に示すように、1つのpウェル112に対し2つのトランジスタT1,T2が形成されている。すなわち、メモリセル領域のpウェル112の上には2本のゲート電極114が相互に平行に配置に形成されている。これらのゲート電極114の両側のpウェル112の表面近傍には、トランジスタT1,T2のソース/ドレインとなる低濃度n型不純物領域116及び高濃度n型不純物領域118が形成されている。半導体基板110の上には、ゲート電極114を覆うようにストッパ層120が形成されており、ストッパ層120の上には第1の層間絶縁膜121が形成されている。この第1の層間絶縁膜121には、ストッパ層120を貫通してn型不純物領域118に電気的に接続されたCu銅プラグ124a,124bが形成されている。Cuプラグ124aは2本のゲート電極114間に設けられたn型不純物領域118に接続されており、Cuプラグ124bはゲート電極114と素子分離層111との間に設けられたn型不純物領域118に接続されている。層間絶縁膜121及びCuプラグ124a,124bの上面は、低圧CMP研磨又はECMP研磨により平坦化されている。Cuプラグ124b及びその近傍の層間絶縁膜121の上には、強誘電体キャパシタ130が形成されている。この強誘電体キャパシタ130は、下側からバリアメタル125、下部電極126a、強誘電体膜127及び上部電極128aを順に積層して形成されている。なお、強誘電体キャパシタ130の下部電極126aは、バリアメタル125を介してCuプラブ124bに電気的に接続されている。第1の層間絶縁膜121及び強誘電体キャパシタ130の上には保護膜131が形成されており、この保護膜131の上には第2の層間絶縁膜132が形成されている。第2の層間絶縁膜132には、Cuプラグ124aに接続したプラグ135aと、キャパシタ130の上部電極128aに接続したプラグ135bとが形成されている。また、第2の層間絶縁膜132の上には、プラブ135aに接続された配線136aと、プラグ135bに接続した配線136bとが形成されている。このような構造の本実施形態の半導体装置FeRAMにおいて、メモリセル領域のトランジスタT1,T2のゲート電極114はワード線の一部を構成し、これらのトランジスタT1,T2に共通の高濃度n型不純物領域118に電気的に接続した配線136aはビット線の一部を構成している。本実施形態においては、Cuプラグ124bの上に強誘電体キャパシタ130が積層されているので、プレーナ構造のFeRAMに比べてより一層の高集積化が達成される。また、本実施形態においては、プラグ124bがCuにより形成され、且つ、低圧CMP研磨又はECMP研磨によりその表面が平坦化されている。このため、プラグ124b上に形成されたバリアメタル125、下部電極126a及び強誘電体膜127の結晶性が良好であり、強誘電体キャパシタ130のスイッチング電荷量が高く、低電圧動作が可能である。図5~図8は、本実施形態の半導体装置の製造方法を示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路書き込み回路及び読み出し回路等を構成するn型トランジスタ及びp型トランジスタを形成しているが、ここではそれらの図示は省略している。まず、図5aに示す構造を形成するまでの工程を説明する。図5aに示すように、半導体基板シリコン基板110の所定の領域に素子分離層111を形成する。具体的には、フォトリソグラフィ法により半導体基板110の所定の領域に溝を形成し、その溝内にSiO2等の絶縁物を埋め込んで、素子分離層111とする。このように絶縁物を埋め込んだ溝により素子分離層111を形成する方法は、STIShallowTrenchIsolation法と呼ばれている。STI法による素子分離層11に替えて、公知のLOCOSLocalOxidationofSilicon法により素子分離層を形成してもよい。なお、半導体基板110はp型でもよく、n型でもよい。次に、半導体基板110のn型トランジスタ形成領域メモリセル領域及び駆動回路のn型トランジスタ形成領域:以下同じにp型不純物例えばホウ素B等を導入して、pウェル112を形成する。また、半導体基板110のp型トランジスタ形成領域駆動回路のp型トランジスタ形成領域:以下、同じにn型不純物例えば、リンP等を導入して、nウェル不図示を形成する。次に、pウェル112及びnウェル不図示の表面を熱酸化させて、ゲート絶縁膜113を形成する。その後、CVD法により、半導体基板110の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極114を形成する。なお、pウェル112の上方にはn型不純物を導入したゲート電極を形成し、nウェル不図示の上方にはp型不運物を導入したゲート電極を形成することが好ましい。また、図5aに示すように、メモリセル領域では、1つのpウェル112の上に2本のゲート電極114が相互に平行に配置される。次に、ゲート電極114をマスクとし、n型トランジスタ形成領域のpウェル112にリンP等のn型不純物をイオン注入して、低濃度n型不純物領域116を形成する。これと同様に、ゲート電極114をマスクとし、p型トランジスタ形成領域のnウェル不図示にホウ素B等のp型不純物をイオン注入して、低濃度p型不純物領域図示せずを形成する。次に、ゲート電極114の両側にサイドウォール117を形成する。このサイドウォール117は、CVD法によりシリコン基板110の上側全面にSiO2又はSiN等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極114の両側のみに残すことにより形成される。その後、ゲート電極114及びサイドウォール117をマスクとしてn型トランジスタ形成領域のpウェル112にn型不純物をイオン注入し、高濃度n型不純物領域118を形成する。これと同様に、p型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてnウェル不図示にp型不純物をイオン注入して、高濃度p型不純物領域不図示を形成する。このようにして、各トランジスタ形成領域に、LDDLightlyDopedDrain構造のソース/ドレインを有するトランジスタが形成される。ここまでの工程は、通常のCMOS製造工程と基本的に同じである。なお、ゲート電極114及びn型不純物拡散領域118の表面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物シリサイド層を形成することが好ましい。次に、CVD法により、シリコン基板110の上側全面にストッパ層120として例えばSiON膜を200nmの厚さに形成し、更にストッパ層120の上に層間絶縁膜121として例えばSiO2膜を1000nmの厚さに形成する。その後、層間絶縁膜121の表面を通常のCMP研磨により平坦化する。以下、図5bに示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜121の表面を平坦化した後、フォトリソグラフィ法により、層間絶縁膜121の表面からn型トランジスタ形成領域の高濃度n型不純物層118及びp型トランジスタ形成領域の高濃度p型不純物層不図示に到達するコンタクトホール121aを形成する。その後、脱ガス処理として、N2雰囲気中において650°Cの温度で30分間アニールする。次に、スパッタ法により、半導体基板110の上側全面に密着層122を形成する。この密着層122には、層間絶縁膜121とCuプラグ124a,124bとの密着性を向上させる機能だけではなく、層間絶縁膜121中に含まれる水素及び水分の強誘電体膜127への拡散を防止する機能と、Cuプラグ124a,124bから層間絶縁膜121へのCu原子の拡散を防止する機能とが要求される。密着層122がない場合は、層間絶縁膜121中に含まれる水素及び水分がプラグ124b内に拡散し、更にバリアメタル125及び下部電極126aの貴金属を介して強誘電体膜127に進入して、強誘電体膜127の強誘電特性が劣化してしまう。また、Cuプラグ124a,124bから層間絶縁膜121中にCu原子が拡散して、トランジスタT1,T2の特性が著しく劣化してしまう。本実施形態では、密着層122が、厚さが約20nmのTi膜と、厚さが約50nmのTaN膜と、厚さが約20nmのTa膜とを下からこの順で積層した積層膜からなるものとする。密着層122は、TiAlN、Ir、IrOx、Pt、Ru、Ti、Ta、TaN又はTiN等からなる導電体膜、又はそれらの導電体膜のうちから選択された2以上の膜を積層して形成することが好ましい。また、密着層122の厚さは、100nm以下とすることが好ましい。次に、密着層122の上に、厚さが約500nmのCu膜123を形成し、コンタクトホール121a内にCuを埋め込む。このCu膜123は、電解めっき法、無電解めっき法、PVDPhysicalVaporDeposition法、MOCVDMetalOrganicChemicalVaporDeposition法、CSD法、CVD法、LSCVDLiquidSourceChemicalVaporDeposition法及びそれらの組み合わせにより形成することができる。電解めっき法によりCu膜123を形成する場合、通常、硫酸銅及び硫酸を主成分とし、その他に有機系添加剤及び塩素イオン等を含むめっき液が使用される。めっき液中のCu濃度は14~60g/l程度であり、硫酸の濃度は1~240g/l程度である。有機系添加剤は、その濃度及び組成にもよるが、Cu膜123の均一性、硬度、可塑性及び伸縮強度に影響する。有機系添加剤は、一般的に反応抑制剤ポリエチレングリコールなどのポリマー、反応促進剤硫化化合物及び安定剤二次抑制剤を含んでいる。それぞれの添加剤の添加量は、めっき条件めっき槽の状態、電流密度、流量及びウェハの処理枚数などに応じて適切に設定される。無電解めっき法は、めっき液中に含まれる還元剤ホルマリン又は燐酸等により被処理物の表面に金属を析出させて金属膜を形成する方法である。無電解めっき法では、例えば還元剤にホルムアルデヒドを用いた上村工業株式会社製の無電解銅めっき液を使用することができる。以下、図6aに示す構造を形成するまでの工程を説明する。上記の工程でCu膜123を形成した後、低圧CMP研磨又はECMP研磨により、層間絶縁膜121上のCu膜123及び密着層122を除去し、表面を平坦化する。これにより、各コンタクトホール121a内のみにCu膜123が残り、Cuプラグ124a,124bが形成される。一般的なCMP研磨では、被処理物ウェハに1~5psi6.89×103Pa~3.45×103Paの圧力を印加しながら研磨が行われる。これに対し、低圧CMP研磨超低圧CMP研磨を含むでは、被処理物に印加される圧力が0.05psi3.45×102Pa以上、1psi6.89×103Pa未満である。また、ECMP研磨は、低圧CMP研磨と電解研磨とを組み合わせた技術であり、被処理物に例えば0.5psi3.45×103Paの圧力を印加してCMP研磨しながら、被処理物の表面を電解研磨する。この低圧CMP研磨又はECMP研磨により、Cuプラグ124a,124b及び層間絶縁膜121の表面平坦性が極めて良好になり、リセスディッシング又はエロージョンの発生が防止される。なお、低圧CMP研磨には、極めて高精度で緻密な研磨が可能であることから、低圧且つ高速回転が可能な小径の研磨パッドを用いたフェイスアップ研磨方式の研磨装置を用いることが好ましい。この種の研磨装置として、例えば株式会社ニコンのNPSシリーズのCMP研磨装置NPS2301及びNPS3301等がある。また、低圧CMP研磨では従来の一般的なスラリーを使用することができる。例えば、日立化成株式会社のHS-C430Cu用、HS-C800Cu用、H-T605TaN用及びH-T705TaN用などを使用することができる。以下、図6bに示す構造を形成するまでの工程を説明する。上記の工程でCuプラグ124a,124bを形成した後、スパッタ法により、半導体基板110の上側全面にバリアメタル酸素バリア層125を例えば100~200nmの厚さに形成する。このバリアメタル125は、Ir及びRu等の貴金属、又はTiAlNなどにより形成する。バリアメタル125は、後述する強誘電体膜127の成膜工程や結晶化工程においてプラグ124a,124b内に酸素が拡散することを防止するために形成される。バリアメタル125と層間絶縁膜121との密着性を向上させるため、及びバリアメタル125の結晶性を向上させるために、層間絶縁膜121とバリアメタル125との間に、Tiチタン、TiN、TiAlN、Irイリジウム、Pt白金、Ruルテニウム又はTaタンタル等からなる導電性密着層不図示を設けてもよい。この導電性密着層の厚さは30nm以下とすることが好ましい。次に、バリアメタル125の上に、強誘電体キャパシタ130の下部電極126aとなる導電体膜126を形成する。この導電体膜126は、Pt、Ir、Ru、Rh、Re、Os及びPd等の金属、これらの金属の酸化物、並びにSrRuO3からなる群から選択された少なくとも一種の導電体材料により形成される。次に、MOCVD法により、導電体膜126の上にPZTからなる強誘電体膜127を例えば120nmの厚さに形成する。PZTの成膜温度は580°Cであり、Pb原料としてはPbDPM2、Zr原料としてはZrdmhd4、Ti原料としてはTiO-iPr2DPM2を使用する。PbDPM2の流量は0.32ml/min、Zrdmhd4の流量は0.2ml/min、TiO-iPr2DPM2の流量は0.2ml/minとし、酸素分圧は5Torr6.65×102Paとする。上記の原料はTHFtetrahydrofuranにモル比3の濃度で溶解し、液体の状態で気化器まで輸送する。そして、気化器温度を例えば260°CとしてTHF及び原料を気化させ、酸素と混合した後、半導体基板110上にシャワーヘッドを介して吹き付ける。成膜時間は、例えば420秒である。上記の条件で形成したPZT膜の組成を調べたところ、Pb/ZrTi=1.15、Zr/ZrTi=0.45であった。強誘電体膜127は、一般式ABO3で表現される薄膜PZT、La、Ca、Sr若しくはSiなどを微量ドープしたPZT、PLZT、BLT、又は、SBT若しくはSBTN等のBi系層状化合物により形成すればよい。また、強誘電体膜127の結晶構造は、ペロプスカイト構造又はビスマス層状構造であればよい。なお、本実施形態では強誘電体膜127をMOCVD法により形成するものとしたが、スパッタ法、ゾルゲル法又はCVD法により形成してもよい。このようにして強誘電体膜127を形成した後、酸素含有雰囲気中でRTARapidThermalAnnealing処理して強誘電体膜127を結晶化する。本実施形態では、ArアルゴンとO2との混合ガス中で基板温度が600°C、処理時間が90秒間の条件で第1のRTA処理を施した後、酸素雰囲気中で基板温度が750°C、処理時間が60秒間の条件で第2のRTA処理を施す。このような条件でRTA処理をしても、導電体膜126は貴金属なので酸化されにくく、膜剥れは起きない。また、Cuプラグ124a,124bはバリアメタル125で覆われているので、Cuプラグ124a,124bが酸化されることはない。次に、強誘電体膜127の上に、強誘電体キャパシタ130の上部電極128aとなる導電体膜128を例えば200nmの厚さに形成する。本実施形態では、導電体膜128をIrO2により形成する。この導電体膜128は、Pt白金、Irイリジウム、Ruルテニウム、Rhロジウム、Reレニウム、Osオスミウム、Pdパラジウム及びSrRuO3からなる群より選択された少なくとも1種の金属膜、それらの金属の酸化膜、又はそれらの2以上の膜を積層して形成してもよい。以下、図7aに示す構造を形成するまでの工程を説明する。上記の工程でバリアメタル125、導電体膜126、強誘電体膜127及び導電体膜128を形成した後、導電体膜128の所定の領域強誘電体キャパシタ形成領域上に、例えばTiN膜及びSiO2膜の積層構造を有するハードマスク不図示を形成し、導電体膜128、強誘電体膜127、導電体膜126及びバリアメタル125を一括エッチングする。これにより、図7aに示すように、下部電極126a、上部電極128a及びそれらの間の強誘電体膜127からなる強誘電体キャパシタ130が形成される。その後、ハードマスクを除去する。以下、図7bに示す構造を形成するまでの工程を説明する。上記の工程で導電体膜128、強誘電体膜127、導電体膜126及びバリアメタル125をエッチングして強誘電体キャパシタ130を形成した後、酸素を含む雰囲気中で350°Cの温度で1時間アニールする。このアニールは、次の工程で形成する保護膜131の密着性を確保するためのものである。次に、層間絶縁膜121の上に、強誘電体キャパシタ130を覆う保護膜131を例えば20~100nmの厚さに形成する。この保護膜131は例えばAl2O3アルミナからなり、MOCVD法又はスパッタ法により形成される。次に、エッチング工程及び上部電極形成工程における強誘電体膜127のダメージを回復するために、回復アニールを行う。この回復アニールは、ファーネス内で酸素を含む雰囲気中で例えば550~650°Cの温度で約60分間加熱することにより行われる。以下、図8に示す構造を形成するまでの工程を説明する。上記の工程で回復アニールを行った後、プラズマCVD法により、半導体基板110の上側全面に例えばSiO2からなる層間絶縁膜132を形成する。そして、フォトリソグラフィ法により、層間絶縁膜132の表面から所定のプラグ124bに到達するコンタクトホール132aと、強誘電体キャパシタ130の上部電極128aに到達するコンタクトホール132bとを形成する。次に、基板110の上側全面にTiNからなる密着層を例えば50nmの厚さに形成してコンタクトホール132a,132bの内面をこの密着層で覆う。その後、CVD法により密着層の上にWタングステン膜を形成して、コンタクトホール132a,132bにWを充填する。そして、通常のCMP研磨により、層間絶縁膜132の上のWと密着層とを除去し、コンタクトホール132a,132b内のみにWを残すことにより、プラグ135a,135bを形成する。次いで、層間絶縁膜132の上にTi60nm、TiN30nm、Al膜400nm、Ti5nm及びTiN70nmの積層膜を形成し、この積層膜をフォトリソグラフィ法によりパターニングして、配線136a,136bを形成する。その後、必要に応じて、更に層間絶縁膜及び上層配線を形成する。このようにして、Cuプラグ124b上に強誘電体キャパシタ130を積層したスタック構造の半導体装置FeRAMが完成する。本実施形態によれば、プラグ124bをCuにより形成し、その表面を低圧CMP研磨又はECMP研磨により平坦化している。このため、プラグ124bの表面にリセスディッシング又はエロージョンが発生せず、強誘電体キャパシタ130の強誘電体膜127の結晶性が良好な状態となり、強誘電体キャパシタ130のスイッチング電荷量が高くなる。なお、前述の特開平10-242423号公報には、Wプラグに替えてCuプラグを用いてもよいことが記載されている。しかし、この公報では通常のCMP研磨についてしか記載されていない。Cuプラグの表面を通常のCMP法で研磨しても十分な平坦性を得ることはできず、そのためプラグの上に形成される下部電極及び強誘電体膜の結晶に乱れが発生する。従って、結晶の乱れがなく特性が良好な誘電体膜を形成するためには、本実施形態のように、Cuプラグの上面を低圧CMP研磨又はECMP研磨により平坦化することが必要である。また、本実施形態の半導体装置はスタック構造のキャパシタを採用しているので、プレーナ構造のキャパシタを有する半導体装置に比べて、同一のスイッチング電荷量の場合、より一層の高密度化が可能である。更に、本実施形態では、プラグ124a,124bをCuにより形成しているので、以下に示すような利点もある。すなわち、プラグ124a,124bをWタングステンにより形成する場合は、図7aに示す工程においてプラグ124aが露出し、Wが酸化されて導電性が失われてしまう。従って、先にプラグ124aを形成し、その上にバリア層酸素バリア層を形成し、その後プラグ124bを形成することが必要となる。しかし、本実施形態ではWに比べて酸化しにくい材料であるCuによりプラグ124a,124bを形成しているので、プラグ124a,124bを同時に形成することが可能であり、プラグ124a,124bをWにより形成する場合に比べて工程数を削減できる。なお、本実施形態では層間絶縁膜121の上の密着層122をCu膜123の研磨時低圧CMP研磨又はECMP研磨に除去するものとしたが、導電体膜128、強誘電体膜127、導電体膜126及びバリアメタル125をエッチングして強誘電体キャパシタ130を形成後、層間絶縁膜121上の密着層122をエッチングにより除去してもよい。この場合は下部電極136aの下方に密着層122が残るが、半導体装置の動作に支障は生じない。第2の実施形態図9aは、本発明の第2の実施形態に係る半導体装置FeRAMを示す断面図、図9bは図9a中のプラグ224a,224bの拡大図である。なお、図9aにおいて、図4と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、第1の実施形態のプラグ124a,124bに対応するプラグ224a,224bが、図9bに示すように、W膜221とCu膜222とを積層して構成されている。従って、プラグ224a,224b内のCuの量がW膜221の分だけ少ないので、例えば密着層122の層厚が薄くてCuに対する汚染防止機能が弱くても、層間絶縁膜121に拡散するCu原子の量が少なく、Cuの汚染によるトランジスタT1,T2の特性劣化が抑制される。図10a,bは、本実施形態の半導体装置の製造方法を示す断面図である。まず、図10aに示すように、第1の実施形態と同様にして、半導体基板110に素子分離層111、pウェル112、トランジスタT1,T2、ストッパ層120及び第1の層間絶縁膜121を形成する。その後、第2の層間絶縁膜121の表面を通常のCMP研磨により平坦化した後、層間絶縁膜121の表面から高濃度n型不純物領域118に到達するコンタクトホール121aを形成する。次に、スパッタ法により半導体基板110の上側全面に例えばTiN又はTiAlNからなる密着層122を形成し、コンタクトホール121aの壁面を密着層122で覆う。その後、全面にCVD法等によりW膜221を形成し、コンタクトホール121a内にWを埋め込む。そして、このW膜221をエッチバックして、コンタクトホール121aの途中までW膜221を後退させる。このときのエッチング条件は、例えば以下の通りである。平行平板型ドライエッチング装置を使用し、SF6を400ml/min、O2を200ml/minの流量で供給し、圧力が60Pa、RFパワーが300W、ウェハステージの温度が30°Cの条件でW膜221をエッチングする。この場合に、W膜221に比べてTiN又はTiAlNからなる密着層122のエッチングレートは低いため、密着層122を残存させつつ、W膜221をコンタクトホール121aの途中まで後退させることができる。なお、コンタクトホール121a内のW膜221の上面は平坦でなくてもよい。次に、図10bに示すように、全面に例えばめっき法によりCu膜222を形成し、コンタクトホール121a内にCuを充填する。その後、低圧CMP研磨又はECMP研磨により、層間絶縁膜121上のCu膜222及び密着層122を除去して、コンタクトホール121a内にのみCu膜222を残す。この低圧CMP研磨又はECMP研磨により、上面にリセスのないプラグ224a,224bが形成される。低圧CMP研磨には、例えば株式会社ニコンのNPSシリーズのCMP研磨装置NPS2301及びNPS3301のように、低圧且つ高速回転が可能な小径の研磨パッドを用いたフェイスアップ方式の研磨装置を使用することが好ましい。また、スラリーとしては、例えば日立化成株式会社のHS-C430Cu用、HS-C800Cu用、H-T605TaN用及びH-T705TaN用等を使用する。低圧CMP研磨時の研磨圧は0.05Pa以上、1Pa未満とする。次いで、第1の実施形態と同様に、プラグ224bの上にバリアメタル125を形成し、更にその上に下部電極126a、強誘電体膜127及び上部電極128aからなる強誘電体キャパシタ130を形成する図9参照。そして、この強誘電体キャパシタ130を覆う保護膜131を形成し、更に保護膜131の上に第2の層間絶縁膜132を形成する。その後、プラグ224aに接続するプラグ135aと、強誘電体キャパシタ130の上部電極128aに接続するプラグ135bとを形成し、これらのプラグ135a,135bに接続する配線136a,136bを第2の層間絶縁膜132の上に形成する。このようにして、第2の実施形態の半導体装置が完成する。本実施形態においても、低圧CMP研磨又はECMP研磨を採用するので、プラグ224bの上面が平坦になり、プラグ224b上に形成されるキャパシタ130の強誘電体膜127の結晶の乱れが回避される。これにより、第1の実施形態と同様に、スイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置を製造することができる。なお、上記の実施形態ではコンタクトホール121a内にW膜221とCu膜222とを積層してプラグ224a,224bを形成したが、W膜221に替えてポリシリコン又はその他の導電体からなる膜を形成してもよい。また、上記実施形態では、W膜221をエッチバックしてコンタクトホール121aの上部に隙間を形成し、この隙間にCuを埋め込んでW膜221とCu膜222とが積層された構造のプラグ224a,224bを形成したが、他の方法でプラグ224a,224bを形成することも可能である。例えば、第1の層間絶縁膜121を途中まで形成した後、高濃度n型不純物領域118に通じるコンタクトホールと、このコンタクトホールの壁面を覆う導電性密着層とを形成する。その後、コンタクトホール内にW膜を埋め込み、第1の層間絶縁膜121上のW膜及び密着層をCMP研磨して除去する。次いで、第1の層間絶縁膜121の残りの部分を形成した後、W膜に通じるコンタクトホールと、そのコンタクトホールの壁面を覆う導電性密着層とを形成する。その後、コンタクトホール内にCu膜を埋め込み、低圧CMP研磨又はECMP研磨により第1の層間絶縁膜121上のCu膜及び密着層を除去して、表面を平坦化する。このようにして、W膜221とCu膜222とが積層された構造のプラグ224a,224bを形成することができる。第3の実施形態図11は本発明の第3の実施形態の半導体装置FeRAMを示す断面図である。なお、図11において、図4と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、第1の実施形態のプラグ124a,124bに対応するプラグ234a,234bがW又はポリシリコンにより形成されており、表面にリセスディッシング又はエロージョンが発生している。そして、プラグ233bと強誘電体キャパシタ130との間には、導電性密着層235と、Cu膜236と、バリアメタル237とが形成されている。Cu膜236はプラグ234bの表面のリセスを補償するために設けられており、このCu膜236の強誘電体キャパシタ側の面は、低圧CMP研磨又はECMP研磨により平坦化されている。図12,図13は、本実施形態の半導体装置の製造方法を示す断面図である。まず、図12aに示すように、第1の実施形態と同様にして、半導体基板110に素子分離層111、pウェル112、トランジスタT1,T2、ストッパ層120及び第1の層間絶縁膜121を形成する。その後、第1の層間絶縁膜121の表面を通常のCMP研磨により平坦化した後、層間絶縁膜121の表面から高濃度n型不純物領域118に到達するコンタクトホール121aを形成する。次に、スパッタ法により半導体基板110の上側全面に例えばTiN又はTiAlNからなる密着層122を形成し、コンタクトホール121aの壁面を第1の導電性密着層122で覆う。その後、全面にCVD法等により例えば厚さが500nmのW膜を形成し、コンタクトホール121a内にWを埋め込む。そして、通常のCMP研磨により層間絶縁膜121上のW膜241及び密着層122を除去し、コンタクトホール121a内のみにW膜を残存させることにより、プラグ234a,234bを形成する。このCMP研磨ではプラグ234a,234bの表面にリセスディッシング又はエロージョンが発生する。なお、ここではプラグ234a,234bをWにより形成しているが、ポリシリコンにより形成してもよい。次に、図12bに示すように、プラグ234a,234b及び層間絶縁膜121の上に、第2の導電性密着層235を例えば20nm以下の厚さに形成する。この密着層235は、例えば、Ti、TiN、TiAlN、Ir、IrOx、Pt、Ru及びTaからなる群から選択された導電体により形成する。次に、密着層235の上にCu膜236を約100nmの厚さに形成する。そして、このCu膜236を低圧CMP研磨又はECMP研磨して、表面を平坦化する。低圧CMP研磨には、例えば株式会社ニコンのNPSシリーズのCMP研磨装置NPS2301及びNPS3301のように、低圧且つ高速回転が可能な小径の研磨パッドを用いたフェイスアップ方式の研磨装置を使用することが好ましい。また、スラリーとしては、例えば日立化成株式会社のHS-C430Cu用、HS-C800Cu用、H-T605TaN用及びH-T705TaN用等を使用する。その後、Cu膜236の上にバリアメタル237としてTiAlN膜を例えば100~200nmの厚さに形成し、更にその上に強誘電体キャパシタの下部電極となる導電体膜例えば、Ir膜238及び強誘電体膜例えば、PZT膜239を形成する。続いて、RTA処理を施して強誘電体膜239を結晶化した後、強誘電体膜239の上に強誘電体キャパシタの上部電極となる導電体膜例えば、IrOx膜240を形成する。次に、強誘電体膜240の所定の領域上にTiN膜及びSiO2膜の積層構造のハードマスク不図示を形成し、導電体膜240、強誘電体膜239及び導電体膜238をエッチングして、図13aに示すように、下部電極238a、強誘電体膜239及び上部電極240aにより構成される強誘電体キャパシタ130を形成する。その後、ハードマスクを除去した後、全面にAl2O3からなる保護膜241を20~100nmの厚さに形成し、エッチングによる強誘電体膜239のダメージを回復するために、酸素雰囲気中で回復アニールを行う。次に、レジスト不図示により誘電体キャパシタ130を覆い、図13bに示すように保護膜241、バリアメタル237、Cu膜及236及び密着層235をエッチングする。その後、全面にAl2O3からなる保護膜242を20~100nmの厚さに形成する。そして、図11に示すように、第1の実施形態と同様にして第2の層間絶縁膜132を形成し、プラグ234aに接続するプラグ135aと、強誘電体キャパシタ130の上部電極240aに接続するプラグ135bとを形成し、更にプラグ135aに接続する配線136aと、プラグ135bに接続する配線136bとを第2の層間絶縁膜132上に形成する。このようにして、本実施形態の半導体装置が完成する。本実施形態においては、Wプラグ234bの上にCu膜236を形成し、このCu膜236を低圧CMP研磨又はECMP研磨により平坦化した後、その上にバリアメタル237、下部電極238及び強誘電体膜239を形成するので、下地の凹凸に起因する強誘電体膜239の結晶の乱れが回避される。これにより、第1の実施形態と同様に、スイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置を製造することができる。なお、上述した第1~第3の実施形態ではいずれも本発明をFeRAMに適用した例について説明したが、本発明は容量絶縁膜をBaSrTiO3、SrTiO3及びBaTiO3等の高誘電体により形成したDRAMに適用することも可能である。以下に、本発明の特徴を付記する。付記1半導体基板と、前記半導体基板に不純物を導入して形成された不純物領域と、前記半導体基板の上に形成された層間絶縁膜と、前記層間絶縁膜を貫通して形成された導電性プラグと、前記導電性プラグの上方に配置されたキャパシタとを有する半導体装置において、前記キャパシタは、前記導電性プラグを介して前記不純物領域に電気的に接続された下部電極と、該下部電極の上の強誘電体又は高誘電体からなる誘電体膜と、該誘電体膜の上の上部電極とにより構成され、且つ、少なくとも前記導電性プラグの上部、又は前記導電性プラグと前記キャパシタの前記下部電極との間に、上面が平坦な銅膜が配置されていることを特徴とする半導体装置。付記2前記コンタクトホールの下部に、前記導電性プラグの一部として、タングステン又はポリシリコンからなる導電体膜が配置されていることを特徴とする付記1に記載の半導体装置。付記3前記キャパシタの前記下部電極の下に、酸素の透過を阻止するバリアメタルが形成されていることを特徴とする付記1に記載の半導体装置。付記4前記バリアメタルが、TiAlN、Ir及びRuからなる群から選択された導電体により形成されていることを特徴とする付記3に記載の半導体装置。付記5前記コンタクトホールの壁面上に、Ti、TiN、TiAlN、Ta、TaN、Ir、IrOx、Pt及びRuからなる群から選択された導電体からなる密着層が形成されていることを特徴とする付記1に記載の半導体装置。付記6半導体基板に不純物を導入して不純物領域を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホールの壁面を覆う導電性密着層を形成する工程と、前記層間絶縁膜上に銅膜を形成するとともに前記コンタクトホール内に銅を充填する工程と、前記銅膜を低圧CMP研磨又はECMPElectroChemicalMechanicalPolishing研磨して前記コンタクトホール内にのみ銅膜を残すことにより導電性プラグを形成する工程と、前記導電性プラグの上方に、前記導電性プラグと電気的に接続する下部電極と、該下部電極の上の強誘電体又は高誘電体からなる誘電体膜と、該誘電体膜の上の上部電極とにより構成されるキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法。付記7前記低圧CMP研磨又は前記ECMP研磨時における圧力が、0.05psi3.45×102Pa以上且つ1psi6.89×103Pa未満であることを特徴とする付記6に記載の半導体装置の製造方法。付記8導電性密着層を形成する工程の後に前記コンタクトホールの下部にタングステン又はポリシリコンの膜を充填する工程を有し、前記銅膜の形成時には前記コンタクトホールの残部に銅を充填することを特徴とする付記6に記載の半導体装置の製造方法。付記9前記銅膜を、めっき法、CSD、CVDChemicalVaporDeposition法、MOCVDMetalOrganicChemicalVaporDeposition法、LSCVDLiquidSourceChemicalVaporDeposition法及びPVDPhysicalVaporDeposition法のうちのいずれかの方法により形成することを特徴とする付記6に記載の半導体装置の製造方法。付記10前記導電性プラグの上に、TiAlN、Ir及びRuからなる群から選択された導電体によりバリアメタルを形成し、該バリアメタルの上に前記キャパシタの前記下部電極を形成することを特徴とする付記6に記載の半導体装置の製造方法。付記11前記誘電体膜を、PZT、PLZT、BLT及びSBTからなる群から選択された誘電体により形成することを特徴とする付記6に記載の半導体装置の製造方法。付記12半導体基板に不純物を導入して不純物領域を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホールの壁面を覆う第1の導電性密着層を形成する工程と、前記コンタクトホール内に導電体を埋め込んで導電性プラグを形成する工程と、前記導電性プラグ及び前記層間絶縁膜の上方に銅膜を形成する工程と、前記銅膜を低圧CMP研磨又はECMPElectroChemicalMechanicalPolishing研磨して平坦化する工程と、前記銅膜の上に、下部電極材料膜、強誘電体又は高誘電体からなる誘電体膜及び上部電極材料膜を下からこの順に形成する工程と、前記上部電極材料膜、前記誘電体膜及び前記下部電極材料膜をパターニングしてキャパシタを形成する工程と、前記キャパシタの下方の前記銅膜を残し、その他の領域の前記銅膜を除去する工程とを有することを特徴とする半導体装置の製造方法。付記13前記低圧CMP研磨又は前記ECMP研磨時における圧力が、0.05psi3.45×102Pa以上且つ1psi6.89×103Pa未満であることを特徴とする付記12に記載の半導体装置の製造方法。付記14前記コンタクトホール内に埋め込む導電体が、タングステン又はポリシリコンであることを特徴とする付記12に記載の半導体装置の製造方法。付記15前記第1の導電性密着層を、Ti、TiN、TiAlN、Ir、IrOx、Pt、Ru及びTaからなる群から選択された導電体により形成することを特徴とする付記12に記載の半導体装置の製造方法。付記16前記導電性プラグを形成する工程と前記銅膜を形成する工程との間に、前記層間絶縁膜及び前記導電性プラグの上に第2の導電性密着層を形成する工程を有し、該第2の導電性密着層の上に前記銅膜を形成することを特徴とする付記12に記載の半導体装置の製造方法。付記17前記第2の導電性密着層を、Ti、TiN、TiAlN、Ir、IrOx、Pt、Ru及びTaからなる群から選択された導電体により形成することを特徴とする付記16に記載の半導体装置の製造方法。付記18前記銅膜を、めっき法、CSD、CVDChemicalVaporDeposition法、MOCVDMetalOrganicChemicalVaporDeposition法、LSCVDLiquidSourceChemicalVaporDeposition法及びPVDPhysicalVaporDeposition法のうちのいずれかの方法により形成することを特徴とする付記12に記載の半導体装置の製造方法。付記19前記銅膜の上に、TiAlN、Ir及びRuからなる群から選択された導電体によりバリアメタルを形成し、該バリアメタルの上に前記キャパシタの前記下部電極を形成することを特徴とする付記12に記載の半導体装置の製造方法。付記20前記誘電体膜を、PZT、PLZT、BLT及びSBTからなる群から選択された誘電体により形成することを特徴とする付記12に記載の半導体装置の製造方法。"