"半導体基板上に形成された不揮発性メモリのメモリセルと容量素子とを有する半導体装置であって、前記メモリセルは、前記半導体基板の上部に形成された、シリコンからなる第1ゲート電極と、前記半導体基板の上部に形成され、前記第1ゲート電極と隣合う、シリコンからなる第2ゲート電極と、前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された第2絶縁膜であって、その内部に電荷蓄積部を有する前記第2絶縁膜と、を有し、前記容量素子は、前記半導体基板の上部に形成された、シリコンからなる第1電極と、前記第1電極上に容量絶縁膜を介して形成された、シリコンからなる第2電極と、を有し、前記第2電極の不純物濃度は、前記第2ゲート電極の不純物濃度よりも高いことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1ゲート電極と前記第1電極とは、同層の第1シリコン膜により形成され、前記第2ゲート電極と前記第2電極とは、同層の第2シリコン膜により形成されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記第2電極の抵抗率は、前記第2ゲート電極の抵抗率よりも低いことを特徴とする半導体装置。請求項3記載の半導体装置において、前記第2絶縁膜と前記容量絶縁膜とは、同層の絶縁膜により形成されていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記第1ゲート電極および前記第1電極は、不純物が導入された前記第1シリコン膜により形成されていることを特徴とする半導体装置。請求項5記載の半導体装置において、前記第2電極は、不純物が導入された前記第2シリコン膜により形成されていることを特徴とする半導体装置。請求項6記載の半導体装置において、前記第2電極は、ノンドープの前記第2シリコン膜により形成されていることを特徴とする半導体装置。請求項7記載の半導体装置において、前記半導体基板に形成された素子分離領域を更に有し、前記第1電極は、前記素子分離領域上に形成されていることを特徴とする半導体装置。請求項5記載の半導体装置において、前記第2ゲート電極の上部と前記第2電極の上部に金属シリサイド層が形成されていることを特徴とする半導体装置。請求項9記載の半導体装置において、前記第2ゲート電極は、前記第1ゲート電極とともに前記半導体基板上に延在しており、前記第2ゲート電極は、前記第1ゲート電極の側壁に隣接する位置から前記第1ゲート電極から離れる方向に延在するコンタクト部を含み、前記コンタクト部上の層間絶縁膜にコンタクトホールが形成され、前記コンタクトホールに埋め込まれたプラグと前記コンタクト部とが電気的に接続されており、前記コンタクト部の不純物濃度は、前記メモリセルを構成する前記第2ゲート電極の不純物濃度よりも高いことを特徴とする半導体装置。請求項10記載の半導体装置において、前記コンタクト部の抵抗率は、前記メモリセルを構成する前記第2ゲート電極の抵抗率よりも低いことを特徴とする半導体装置。半導体基板の第1領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第2領域に形成された容量素子とを備え、前記メモリセルは、前記半導体基板の上部に形成されて互いに隣合う第1ゲート電極および第2ゲート電極と、前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、前記第2ゲート電極と前記半導体基板との間に形成されて内部に電荷蓄積部を有する第2ゲート絶縁膜とを有し、前記容量素子は、前記半導体基板の上部に形成された第1電極と、前記第1電極上に容量絶縁膜を介して形成された第2電極とを有する半導体装置の製造方法であって、a前記半導体基板を用意する工程、b前記半導体基板の主面上に、前記第1ゲート電極用と前記第1電極用とを兼ねた第1シリコン膜を形成する工程、c前記第1シリコン膜をパターニングして、前記第1領域に前記第1ゲート電極を、前記第2領域に前記第1電極を形成する工程、d前記半導体基板の主面と前記第1ゲート電極の表面と前記第1電極の表面とに、前記第2ゲート絶縁膜用と前記容量絶縁膜用とを兼ねた第2絶縁膜を形成する工程、e前記第2絶縁膜上に、前記第2ゲート電極用と前記第2電極用とを兼ねた第2シリコン膜を形成する工程、f前記第2電極となるべき部分の前記第2シリコン膜上に、第1マスク層を形成する工程、g前記第1マスク層をエッチングマスクとして前記第2シリコン膜をエッチバックすることにより、前記第1ゲート電極の側壁上に前記第2絶縁膜を介して前記第2シリコン膜を残して前記第2ゲート電極を形成し、前記第1マスク層の下に前記第2シリコン膜を残して前記第2電極を形成する工程、h前記第1マスク層を除去する工程、i前記半導体基板上に、前記第2ゲート電極を覆い、かつ前記第2電極を露出する第2マスク層を形成する工程、j前記第2マスク層をイオン注入阻止マスクとして用いて、前記第2電極に不純物をイオン注入する工程、k前記第2マスク層を除去する工程、を有し、前記j工程では、前記第2ゲート電極には、不純物がイオン注入されないことを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記k工程の後、l第1熱処理を行って、前記l工程で前記第2電極に導入された不純物を拡散させる工程、を更に有することを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記g工程で形成された前記第2ゲート電極と前記半導体基板との間および前記第2ゲート電極と前記第1ゲート電極との間には、前記第2絶縁膜が介在することを特徴とする半導体装置の製造方法。請求項14記載の半導体装置の製造方法において、前記e工程で形成された前記第2シリコン膜は、ノンドープのシリコン膜からなることを特徴とする半導体装置の製造方法。請求項15記載の半導体装置の製造方法において、前記l工程後に、mイオン注入により前記第1領域の前記半導体基板にソースまたはドレイン用の半導体領域を形成する工程、n前記m工程後、前記ソースまたはドレイン用の半導体領域に導入された不純物を活性化させる第2熱処理を行う工程、を更に有し、前記n工程後、前記第2電極の不純物濃度は、前記第2ゲート電極の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。請求項16記載の半導体装置の製造方法において、前記m工程は、前記第2電極に不純物がイオン注入されないように行われることを特徴とする半導体装置の製造方法。請求項17記載の半導体装置の製造方法において、前記j工程のイオン注入のドーズ量は、前記m工程のイオン注入のドーズ量よりも大きいことを特徴とする半導体装置の製造方法。請求項18記載の半導体装置の製造方法において、前記a工程の後で、前記b工程の前に、a1前記第2領域の前記半導体基板に素子分離領域を形成する工程、a2前記第1領域の前記半導体基板上に、前記第1ゲート絶縁膜用の第1絶縁膜を形成する工程、を更に有し、前記b工程では、前記第1領域の前記第1絶縁膜上と、前記第2領域の前記素子分離領域上とに、前記第1シリコン膜が形成されることを特徴とする半導体装置の製造方法。請求項19記載の半導体装置の製造方法において、前記半導体装置は、前記半導体基板の第3領域に形成されたMISFETを更に備え、前記a2工程では、前記第3領域の前記半導体基板上にも前記第1絶縁膜が形成され、前記b工程では、前記第3領域の前記第1絶縁膜上にも前記第1シリコン膜が形成され、前記c工程では、前記第3領域に前記第1シリコン膜が残され、前記i工程では、前記第3領域の前記第1シリコン膜が前記第2マスク層で覆われないように、前記第2マスク層を形成し、前記j工程では、前記第3領域の前記第1シリコン膜にも不純物がイオン注入され、前記k工程の後、o前記第3領域の前記第1シリコン膜をパターニングして、前記第3領域に前記MISFET用の第3ゲート電極を形成する工程、を更に有することを特徴とする半導体装置の製造方法。請求項20記載の半導体装置の製造方法において、前記b工程の後、b1前記第3領域の前記第1シリコン膜を覆い、かつ前記第1領域および第2領域の前記第1シリコン膜を露出する第3マスク層を前記第1シリコン膜上に形成する工程、b2前記第3マスク層をイオン注入阻止マスクとして用いて、前記第1領域および第2領域の前記第1シリコン膜に不純物をイオン注入する工程、を更に有することを特徴とする半導体装置の製造方法。従来のスプリットゲート型の不揮発性メモリのメモリゲート電極は、例えば、不純物を導入して低抵抗率とされたドープトポリシリコン膜で形成されていた。また、同一の半導体基板上に不揮発性メモリとPIP型の容量素子とを混載させた半導体装置がある。このような半導体装置においては、不揮発性メモリと容量素子の両者の特性を向上させて、半導体装置の性能向上を図ることが望まれている。本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、不揮発性メモリのメモリセルと容量素子とが混載され、容量素子の上部電極の不純物濃度が、メモリセルのメモリゲート電極の不純物濃度よりも高いものである。また、代表的な実施の形態による半導体装置の製造方法は、不揮発性メモリのメモリセルと容量素子とが混載された半導体装置の製造方法である。まず、半導体基板の主面上にメモリセルの制御ゲート電極用と容量素子の下部電極用とを兼ねた第1シリコン膜を形成し、この第1シリコン膜をパターニングして、制御ゲート電極と下部電極を形成する。それから、半導体基板の主面と制御ゲート電極の表面と下部電極の表面とに、メモリセルの電荷蓄積用の絶縁膜用と容量素子の容量絶縁膜用とを兼ねた絶縁膜を形成し、この絶縁膜上に、メモリセルのメモリゲート電極用と容量素子の上部電極用とを兼ねた第2シリコン膜を形成する。それから、上部電極となるべき部分の第2シリコン膜上に第1マスク層を形成してから、第2シリコン膜をエッチバックして、制御ゲート電極の側壁上に第2シリコン膜を残してメモリゲート電極を形成するとともに、第1マスク層の下に第2シリコン膜を残して上部電極を形成する。その後、半導体基板上に、メモリゲート電極を覆いかつ上部電極を露出する第2マスク層を形成し、この第2マスク層をイオン注入阻止マスクとして用いて、上部電極に不純物をイオン注入するが、この際、メモリゲート電極には、不純物がイオン注入されないようにする。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の性能を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1本発明は、不揮発性メモリ不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜電荷を蓄積可能な絶縁膜を用いたものである。以下の実施の形態では、不揮発性メモリは、nチャネル型MISFETMISFET:MetalInsulatorSemiconductorFieldEffectTransistorを基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性書込消去読出時の印加電圧の極性やキャリアの極性は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。本実施の形態の半導体装置を図面を参照して説明する。図1~図3は、本実施の形態の半導体装置の要部断面図であり、図1には、不揮発性メモリのメモリセル領域1Aの要部断面図が示され、図2には、メモリゲートシャント領域1Bの要部断面図が示され、図3には、キャパシタ形成領域1Cの要部断面図が示されている。図4は、本実施の形態の半導体装置におけるメモリセルMCの部分拡大断面図要部断面図であり、図1の一部メモリセル領域1Aの一部が拡大して示してある。なお、図4は、理解を簡単にするために、図1の構造のうち、制御ゲート電極CG、メモリゲート電極MGおよび絶縁膜3,5と、それらの直下の基板領域p型ウエルPW1を構成する半導体基板1の一部のみが図示されている。図5は、図3の一部を拡大した部分拡大断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図1~図3には、不揮発性メモリのメモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cの要部断面図がそれぞれ示されている。メモリセル領域1Aは不揮発性メモリのメモリセルMCが形成された領域である。メモリゲートシャント領域給電領域1Bは、メモリゲート電極MGを配線M1に引き上げるために用いる領域、すなわち、プラグPGを介してメモリゲート電極MGのコンタクト部MGaを配線M1と接続した領域である。キャパシタ形成領域1Cは、PIP型の容量素子CPが形成された領域である。メモリセル領域1Aとメモリゲートシャント領域1Bとキャパシタ形成領域1Cとは、同一の半導体基板1の主面における互いに異なる領域に対応する。また、図1および図2は、制御ゲート電極CGおよびメモリゲート電極MGの延在方向図1および図2の紙面に垂直な方向に垂直な断面が示されており、図1に示された制御ゲート電極CGと図2に示された制御ゲート電極CGとは一体的に形成されており、また、図1に示されたメモリゲート電極MGと図2に示されたコンタクト部MGaメモリゲート電極MGのコンタクト部MGaとは一体的に形成されている。また、図1~図3では、メモリセル領域1Aとメモリゲートシャント領域1Bとキャパシタ形成領域1Cとを互いに異なる断面図で示しているが、これらは同一の半導体基板1に形成されている。キャパシタ形成領域1Cに形成された容量素子CPは、周辺回路などで用いられる。ここで、周辺回路とは、例えばCPUなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。図1~図5に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1には、素子を分離するための素子分離領域2が形成されており、この素子分離領域2で分離規定された活性領域に、p型ウエルPW1が形成されている。p型ウエルPW1は、主としてメモリセル領域1Aに形成されており、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cには、素子分離領域2が形成されているため、p型ウエルPW1は形成されていない。メモリセル領域1Aのp型ウエルPW1には、図1に示されるようなメモリトランジスタおよび制御トランジスタ選択トランジスタからなる不揮発性メモリのメモリセルMCが形成されている。メモリセル領域1Aには、実際には複数のメモリセルMCがアレイ状に形成されているが、図1のメモリセル領域1Aには、そのうちの1つのメモリセルMCの断面が示されている。メモリセル領域1Aは、素子分離領域2によって他の領域から電気的に分離されている。図1および図4に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルMCは、スプリットゲート型のメモリセルであり、制御ゲート電極選択ゲート電極CGを有する制御トランジスタ選択トランジスタとメモリゲート電極メモリ用ゲート電極MGを有するメモリトランジスタとの2つのMISFETを接続したものである。ここで、電荷蓄積部電荷蓄積層を含むゲート絶縁膜およびメモリゲート電極MGを備えるMISFETMetalInsulatorSemiconductorFieldEffectTransistorをメモリトランジスタ記憶用トランジスタといい、また、ゲート絶縁膜および制御ゲート電極CGを備えるMISFETを制御トランジスタ選択トランジスタ、メモリセル選択用トランジスタという。従って、メモリゲート電極MGは、メモリトランジスタのゲート電極であり、制御ゲート電極CGは、制御トランジスタのゲート電極であり、制御ゲート電極CGおよびメモリゲート電極MGは、不揮発性メモリのメモリセルを構成するゲート電極である。以下に、メモリセルMCの構成を具体的に説明する。図1および図4に示されるように、不揮発性メモリのメモリセルMCは、半導体基板1のp型ウエルPW1中に形成されたソースおよびドレイン用のn型の半導体領域MS,MDと、半導体基板1p型ウエルPW1の上部に形成された制御ゲート電極CGと、半導体基板1p型ウエルPW1の上部に形成されて制御ゲート電極CGと隣合うメモリゲート電極MGとを有している。そして、不揮発性メモリのメモリセルMCは、更に、制御ゲート電極CGおよび半導体基板1p型ウエルPW1間に形成された絶縁膜ゲート絶縁膜3と、メモリゲート電極MGおよび半導体基板1p型ウエルPW1間とメモリゲート電極MGおよび制御ゲート電極CG間とに形成された絶縁膜5とを有している。制御ゲート電極第1ゲート電極CGおよびメモリゲート電極第2ゲート電極MGは、それらの対向側面側壁の間に絶縁膜5を介した状態で、半導体基板1の主面に沿って延在し、並んで配置されている。制御ゲート電極CGおよびメモリゲート電極MGの延在方向は、図1および図4の紙面に垂直な方向である。制御ゲート電極CGおよびメモリゲート電極MGは、半導体領域MDおよび半導体領域MS間の半導体基板1p型ウエルPW1の上部に絶縁膜3,5を介して但し、制御ゲート電極CGは絶縁膜3を介し、メモリゲート電極MGは絶縁膜5を介して形成されており、半導体領域MS側にメモリゲート電極MGが位置し、半導体領域MD側に制御ゲート電極CGが位置している。制御ゲート電極CGとメモリゲート電極MGとは、間に絶縁膜5を介在して互いに隣り合っており、メモリゲート電極MGは、制御ゲート電極CGの側壁側面上に絶縁膜5を介してサイドウォールスペーサ状に形成されている。また、絶縁膜5は、メモリゲート電極MGと半導体基板1p型ウエルPW1の間の領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域の、両領域にわたって延在している。制御ゲート電極CGと半導体基板1p型ウエルPW1の間に形成された絶縁膜3すなわち制御ゲート電極CGの下の絶縁膜3が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極MGと半導体基板1p型ウエルPW1の間の絶縁膜5すなわちメモリゲート電極MGの下の絶縁膜5が、メモリトランジスタのゲート絶縁膜内部に電荷蓄積部を有するゲート絶縁膜として機能する。絶縁膜3は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜3は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜アルミナまたは酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。絶縁膜5は、酸化シリコン膜酸化膜5aと、酸化シリコン膜5a上の窒化シリコン膜窒化膜、電荷蓄積層5bと、窒化シリコン膜5b上の酸化シリコン膜酸化膜5cとを有する積層膜からなる。なお、図1~図3では、図面を見やすくするために、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜を、単に絶縁膜5として図示しているが、実際には、図4に示されるように、絶縁膜5は、酸化シリコン膜5aと、酸化シリコン膜5a上の窒化シリコン膜5bと、窒化シリコン膜5b上の酸化シリコン膜5cとの積層膜からなる。絶縁膜5は、酸化シリコン膜5aと窒化シリコン膜5bと酸化シリコン膜5cとの積層構造を有しているため、メモリゲート電極MGおよび半導体基板1p型ウエルPW1間の領域とメモリゲート電極MGおよび制御ゲート電極CG間の領域とに延在している絶縁膜5を、積層ゲート絶縁膜積層構造のゲート絶縁膜とみなすこともできる。但し、メモリゲート電極MGと半導体基板1p型ウエルPW1との間の絶縁膜5は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極MGと制御ゲート電極CGとの間の絶縁膜5は、メモリゲート電極MGと制御ゲート電極CGとの間を絶縁電気的に分離するための絶縁膜として機能する。絶縁膜5のうち、窒化シリコン膜5bは、電荷を蓄積するための絶縁膜であり、電荷蓄積層電荷蓄積部として機能する。すなわち、窒化シリコン膜5bは、絶縁膜5中に形成されたトラップ性絶縁膜である。このため、絶縁膜5は、その内部に電荷蓄積部電荷蓄積層、ここでは窒化シリコン膜5bを有する絶縁膜とみなすことができる。窒化シリコン膜5bの上下に位置する酸化シリコン膜5cおよび酸化シリコン膜5aは、電荷ブロック層電荷ブロック膜、電荷閉じ込め層として機能することができる。窒化シリコン膜5bを酸化シリコン膜5cおよび酸化シリコン膜5aで挟んだ構造とすることで、窒化シリコン膜5bへの電荷の蓄積が可能となる。酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cは、ONOoxidenitrideoxide膜とみなすこともできる。半導体領域MSは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域MDは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域MSはソース領域として機能する半導体領域、半導体領域MDはドレイン領域として機能する半導体領域である。半導体領域MS,MDは、n型の不純物が導入された半導体領域n型不純物拡散層よりなり、それぞれLDDlightlydopeddrain構造を備えている。すなわち、ソース用の半導体領域MSは、n-型半導体領域7aと、n-型半導体領域7aよりも高い不純物濃度を有するn型半導体領域8aとを有し、ドレイン用の半導体領域MDは、n-型半導体領域7bと、n-型半導体領域7bよりも高い不純物濃度を有するn型半導体領域8bとを有している。n型半導体領域8aは、n-型半導体領域7aよりも接合深さが深くかつ不純物濃度が高く、また、n型半導体領域8bは、n-型半導体領域7bよりも接合深さが深くかつ不純物濃度が高い。メモリゲート電極MGおよび制御ゲート電極CGの側壁互いに隣接していない側の側壁上には、酸化シリコンなどの絶縁体酸化シリコン膜、絶縁膜からなる側壁絶縁膜サイドウォール、サイドウォールスペーサSWが形成されている。すなわち、絶縁膜5を介して制御ゲート電極CGに隣接する側とは逆側のメモリゲート電極MGの側壁側面上と、絶縁膜5を介してメモリゲート電極MGに隣接する側とは逆側の制御ゲート電極CGの側壁側面上とに、側壁絶縁膜SWが形成されている。ソース部のn-型半導体領域7aはメモリゲート電極MGの側壁に対して自己整合的に形成され、n型半導体領域8aはメモリゲート電極MGの側壁上の側壁絶縁膜SWの側面メモリゲート電極MGに接する側とは逆側の側面に対して自己整合的に形成されている。このため、低濃度のn-型半導体領域7aはメモリゲート電極MGの側壁上の側壁絶縁膜SWの下下方に形成され、高濃度のn型半導体領域8aは低濃度のn-型半導体領域7aの外側に形成されている。従って、低濃度のn-型半導体領域7aはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のn型半導体領域8aは低濃度のn-型半導体領域7aに接し隣接し、メモリトランジスタのチャネル領域からn-型半導体領域7aの分だけ離間するように形成されている。ドレイン部のn-型半導体領域7bは制御ゲート電極CGの側壁に対して自己整合的に形成され、n型半導体領域8bは制御ゲート電極CGの側壁上の側壁絶縁膜SWの側面制御ゲート電極CGと接する側とは逆側の側面に対して自己整合的に形成されている。このため、低濃度のn-型半導体領域7bは制御ゲート電極CGの側壁上の側壁絶縁膜SWの下下方に形成され、高濃度のn型半導体領域8bは低濃度のn-型半導体領域7bの外側に形成されている。従って、低濃度のn-型半導体領域7bは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のn型半導体領域8bは低濃度のn-型半導体領域7bに接し隣接し、制御トランジスタのチャネル領域からn-型半導体領域7bの分だけ離間するように形成されている。メモリゲート電極MG下の絶縁膜5の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極CG下の絶縁膜3の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極CG下の絶縁膜3の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域p型半導体領域またはn型半導体領域が必要に応じて形成され、メモリゲート電極MG下の絶縁膜5の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域p型半導体領域またはn型半導体領域が必要に応じて形成されている。制御ゲート電極CGは導電体導電体膜からなるが、好ましくはn型ポリシリコン膜n型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜のようなシリコン膜4からなる。制御ゲート電極CGを構成するシリコン膜4は、n型のシリコン膜であり、n型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極CGは、パターニングされたシリコン膜4からなる。メモリゲート電極MGは、シリコン膜6からなる。メモリゲート電極MGを構成するシリコン膜6は、低不純物濃度のシリコン膜か、あるいは、ノンドープアンドープのシリコン膜となっていることが好ましい。シリコン膜6の不純物濃度は、より好ましくは1×1019/cm3以下である。ここで、ノンドープアンドープのシリコン膜とは、不純物を意図的には導入添加、ドープしていないシリコン膜を意味する。このため、ノンドープアンドープのシリコン膜と言うときには、意図しない極微量の不純物が含まれる場合を除外するものではない。一方、不純物が導入ドープされたシリコン膜とは、不純物を意図的に導入添加、ドープしたシリコン膜を意味する。シリコン膜6は、好ましくはポリシリコン多結晶シリコン膜であるため、メモリゲート電極MGを構成するシリコン膜6は、好ましくは、低不純物濃度のポリシリコン多結晶シリコン膜か、あるいは、ノンドープのポリシリコン多結晶シリコン膜からなる。メモリゲート電極MGを構成するシリコン膜6に不純物が導入される場合、導入する不純物は、n型の不純物例えばヒ素AsまたはリンPなどが好ましい。従って、メモリゲート電極MGを構成するシリコン膜6が低不純物濃度のポリシリコン多結晶シリコン膜からなる場合は、より好ましくはn型ポリシリコン膜n型不純物を導入した多結晶シリコン膜、n型のドープトポリシリコン膜である。本実施の形態は、メモリセルMCのメモリゲート電極MGを構成するシリコン膜6の不純物濃度が、後述する下部電極LEを構成するシリコン膜6およびコンタクト部MGaを構成するシリコン膜6の不純物濃度よりも低いことを、主要な特徴の一つとしているが、これについては、後で述べる。メモリゲート電極MGを構成するシリコン膜6の上部上面と制御ゲート電極CGを構成するシリコン膜4の上部上面とn型半導体領域8a,8bの上部上面、表面には、サリサイドSalicide:SelfAlignedSilicide技術などにより、金属シリサイド層金属シリサイド膜11が形成されている。金属シリサイド層11は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層11により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極CGを構成するシリコン膜4と、その上部の金属シリサイド層11とを合わせたものを、制御ゲート電極CGとみなすこともでき、また、メモリゲート電極MGを構成するシリコン膜6と、その上部の金属シリサイド層11とを合わせたものを、メモリゲート電極MGとみなすこともできる。また、メモリゲート電極MGと制御ゲート電極CGとの間のショートをできるだけ防止するという観点から、メモリゲート電極MGと制御ゲート電極CGの一方または両方の上部に金属シリサイド層11を形成しない場合もあり得る。また、図2に示されるように、コンタクトホールCNTおよびそれを埋めるプラグPGのうち、メモリゲート電極MGに接続するためのコンタクトホールCNT1およびそれを埋めるプラグPG1は、メモリゲートシャント領域1Bにおいて、メモリゲート電極MGのコンタクト部MGaの上部に形成されている。コンタクト部MGaは、制御ゲート電極CGの側壁上に絶縁膜5を介してサイドウォールスペーサ状に形成されたメモリゲート電極MGと一体的に形成されている。すなわち、メモリゲート電極MGのうち、コンタクト部MGa以外の部分は、制御ゲート電極CGの一方の側壁上に絶縁膜5を介してサイドウォールスペーサ状に形成されており、このサイドウォールスペーサ状に形成されている部分とコンタクト部MGaとは一体的に形成されている。このため、コンタクト部MGaは、メモリゲート電極MGの一部とみなすことができるが、コンタクト部MGaは、不揮発性メモリのメモリセルMCのメモリトランジスタのゲート電極としては機能しない部分である。このため、コンタクト部MGaは、複数のメモリセルMCがアレイ状に配列したメモリセル領域1A以外の領域例えばメモリセル領域1Aの近傍に配置されたメモリゲートシャント領域1Bに設けることが好ましく、素子分離領域2上に配置することが好ましい。コンタクト部MGaの下に素子分離領域2があれば、コンタクトホールCNT1の目外れ時に半導体基板1が露出するのを防止できたり、寄生容量が形成されるのを防止できるなど、より好適であるが、コンタクト部MGaの下に素子分離領域2が無い場合でも、半導体基板1とコンタクト部MGaとの間に絶縁膜5が介在するため、半導体基板1とコンタクト部MGaとの間の絶縁を確保できる。コンタクト部MGaは、絶縁膜5を介して制御ゲート電極CGの一方の側壁メモリゲート電極MGが形成されている側の側壁に隣接する位置から、その隣接する制御ゲート電極CGから離れる方向に延在している。コンタクト部MGaの一部は制御ゲート電極CG上に乗り上げているため、コンタクト部MGaは、制御ゲート電極CG上に位置する部分を有している。すなわち、コンタクト部MGaは、制御ゲート電極CG上から制御ゲート電極CGの側壁を介して素子分離領域2上にかけて延在している。但し、メモリゲート電極MGのコンタクト部MGaと制御ゲート電極CGの側壁との間には絶縁膜5が介在している。側壁絶縁膜SWは、コンタクト部MGaの側面側壁上にも形成されている。また、金属シリサイド層11は、側壁絶縁膜SWで覆われていない領域のコンタクト部MGaの上部上面にも形成されている。コンタクト部MGaは、メモリゲート電極MGに所定の電圧電位を供給給電するためのプラグPG1を接続する部分である。配線M1bからプラグPG1を介してコンタクト部MGaに所定の動作電圧電位が印加供給され、このコンタクト部MGaに印加された電圧電位がメモリセルのメモリゲート電極MGに伝わってメモリゲート電極MGをこの所定の動作電圧電位とし、メモリセルが所定の動作を行うことができる。コンタクト部MGaに印加する動作電圧が、後述の図8のVmgに対応している。メモリゲート電極MGは、後述するように、半導体基板1上に制御ゲート電極CGを覆うように形成したシリコン膜6をエッチバック異方性エッチングし、制御ゲート電極CGの側壁上に絶縁膜5を介してこのシリコン膜6をサイドウォールスペーサ状に残存させることにより、形成されている。このため、コンタクト部MGa以外の部分のメモリゲート電極MGは、サイドウォールスペーサ状に残ったシリコン膜6により形成されている。詳細は後述するが、このシリコン膜6のエッチバック工程において、シリコン膜6上にレジストパターン後述のフォトレジストパターンRP2aに対応を形成しておき、このレジストパターンの下にこのシリコン膜6を残存させることで、メモリゲート電極MGのコンタクト部MGaが形成されている。サイドウォールスペーサ状のメモリゲート電極MGと同様、コンタクト部MGaも、シリコン膜6により形成されている。本実施の形態では、コンタクト部MGaを構成するシリコン膜6の不純物濃度がメモリセルMCのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くなっている。この不純物濃度の差により、コンタクト部MGaを構成するシリコン膜6の抵抗率は、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の抵抗率よりも低くなっている。また、図3に示されるように、不揮発性メモリのメモリセルMCが形成されている半導体基板1と同一の半導体基板1上に、容量素子キャパシタCPが形成されている。キャパシタ形成領域1Cの容量素子CPについて具体的に説明する。図3に示されるように、キャパシタ形成領域1C全体で、半導体基板1に素子分離領域2が形成されている。図3に示されるように、キャパシタ形成領域1Cの半導体基板1の上部、すなわち素子分離領域2上には、容量素子CPの下部電極第1電極LEが形成されている。キャパシタ形成領域1Cの下部電極LEは、メモリセル領域1Aおよびメモリゲートシャント領域1Bの制御ゲート電極CGと同層の導電体膜ここではシリコン膜4によって形成されている。すなわち、制御ゲート電極CGと下部電極LEとは、いずれもシリコン膜4パターニングされたシリコン膜4によって形成されている。制御ゲート電極CGおよび下部電極LEを構成するシリコン膜4は、n型の不純物が導入されて低抵抗率とされている。詳細は後述するが、メモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cを含む半導体基板1の主面上にシリコン膜4を形成してから、このシリコン膜4にn型不純物をイオン注入し、そのシリコン膜4をフォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、制御ゲート電極CGおよび下部電極LEが形成されている。下部電極LE上には、容量絶縁膜DEを介して上部電極第2電極UEが形成されている。この容量絶縁膜DEは、メモリセル領域1Aおよびメモリゲートシャント領域1Bの絶縁膜5と同層の絶縁膜によって形成されている。すなわち、容量素子CPの容量絶縁膜DEは、メモリセルMCのメモリトランジスタのゲート絶縁膜メモリゲート絶縁膜、ここでは絶縁膜5と同層の絶縁膜5によって形成されている。換言すれば、容量素子CPの容量絶縁膜DEと、メモリセルMCのメモリトランジスタのゲート絶縁膜メモリゲート絶縁膜とは、いずれも絶縁膜5によって形成されている。このため、容量素子CPの容量絶縁膜DEは、図5に示されるように、酸化シリコン膜5aと、酸化シリコン膜5a上の窒化シリコン膜5bと、窒化シリコン膜5b上の酸化シリコン膜5cとを有する積層膜すなわち絶縁膜5からなるが、図3では、図面を見やすくするために、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜を、単に容量絶縁膜DEとして図示している。容量絶縁膜DEおよび上部電極UEは積層パターンとしてパターン化されており、下部電極LEの少なくとも一部を覆うように形成されている。また、キャパシタ形成領域1Cの上部電極UEは、メモリセル領域1Aおよびメモリゲートシャント領域1Bのメモリゲート電極MGと同層の導電体膜によって形成されている。すなわち、キャパシタ形成領域1Cの上部電極UEは、メモリゲート電極MGを構成するシリコン膜6と同層のシリコン膜6により形成されている。つまり、メモリゲート電極MGと上部電極UEとは、いずれもシリコン膜6によって形成されている。但し、メモリゲート電極MGと上部電極UEとは、互いに分離されている。メモリセル領域1Aのメモリゲート電極MGとキャパシタ形成領域1Cの上部電極UEとは、同層のシリコン膜6により形成されているが、不純物濃度が相違している。すなわち、本実施の形態の主要な特徴の一つは、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の不純物濃度が、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くなっていることである。つまり、キャパシタ形成領域1Cの上部電極UEとメモリセル領域1Aのメモリゲート電極MGとは、同層のシリコン膜6により形成されているが、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6における不純物濃度より特定的にはn型不純物濃度は、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6における不純物濃度より特定的にはn型不純物濃度よりも高く高濃度になっているのである。この不純物濃度の差により、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の抵抗率は、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の抵抗率よりも低くなっている。メモリゲート電極MGおよび上部電極UEは、メモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cを含む半導体基板1の主面上に制御ゲート電極CGおよび下部電極LEを覆うようにシリコン膜6を形成してから、このシリコン膜6を異方性エッチングすることによって、形成されている。この際、上部電極UEは、この異方性エッチングの前に、シリコン膜6上にレジストパターン後述のフォトレジストパターンRP2bに対応を形成しておき、このレジストパターンの下にシリコン膜6を残すことで、形成されている。このため、上部電極UEは、パターニングされたシリコン膜6によって形成されている。その後で、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6に不純物が導入されないようにしながら、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6に不純物を導入することにより、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の不純物濃度を、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くすることができる。製造工程については後で詳述する。下部電極LE、容量絶縁膜DEおよび上部電極UEにより、容量素子PIP型容量素子CPが形成される。下部電極LEが容量素子CPの一方の電極として機能し、上部電極UEが容量素子CPの他方の電極として機能し、容量絶縁膜DEが容量素子CPの誘電体膜として機能する。側壁絶縁膜SWは、上部電極UEの側面上や、容量絶縁膜DEおよび上部電極UEの積層パターンで覆われていない領域における下部電極LEの側面上にも、形成されている。また、金属シリサイド層11は、側壁絶縁膜SWで覆われていない領域の上部電極UEの上部上面と、容量絶縁膜DEおよび上部電極UEの積層パターンで覆われていない領域の下部電極LEの上部上面とにも形成されている。なお、容量絶縁膜DEおよび上部電極UEの積層パターンは、下部電極LEの全面を覆っているのではなく、図3とは異なる断面において、下部電極LEの一部は、容量絶縁膜DEおよび上部電極UEの積層パターンで覆われていない状態となっている。これは、容量絶縁膜DEおよび上部電極UEの積層パターンで覆われていない領域の下部電極LEにプラグPGを接続できるようにするためである。また、図3に示されるように、上部電極UEは、下部電極LE上に位置しない部分を有し、この上部電極UEの下部電極LE上に位置しない部分上の絶縁膜12にコンタクトホールCNTこのコンタクトホールCNTをコンタクトホールCNT2と称すが形成され、このコンタクトホールCNT2に埋め込まれたプラグPGこのプラグをプラグPG2と称すと上部電極UEとが電気的に接続されている。このプラグPG2は、配線M1cに接続されているため、配線M1cはプラグPG2を介して上部電極UEに電気的に接続された状態となっている。容量素子CPは、いわゆるPIPPolysiliconInsulatorPolysilicon型容量素子である。ここでPIP型容量素子とは、2層のポリシリコン層ここでは下部電極LEおよび上部電極UEと、それらの間に挟まれた絶縁膜ここでは容量絶縁膜DEとからなる容量素子ポリシリコン容量素子である。また、容量素子CPは、素子分離領域2上に配置することが好ましく、容量素子CPの下に素子分離領域2があれば、半導体基板1と容量素子CPとの間の絶縁を確実にし、不要な規制容量などが形成されるのも防止できる。しかしながら、容量素子CPの下に素子分離領域2が無い場合でも、下部電極LEと半導体基板1との間に絶縁膜3と同層の絶縁膜が形成されこの構造は、後述のステップS4でメモリセル領域1Aとともにキャパシタ形成領域1Cにも絶縁膜3を形成すれば得られる、下部電極LE上に位置しない部分の上部電極UEと半導体基板1との間に絶縁膜5が介在すれば、半導体基板1と下部電極や上部電極UEとの間の絶縁を確保できる。半導体基板1上には、制御ゲート電極CG、メモリゲート電極MG、下部電極LE、上部電極UEおよび側壁絶縁膜SWを覆うように、層間絶縁膜として絶縁膜12が形成されている。絶縁膜12は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜12の上面は平坦化されている。絶縁膜12にはコンタクトホール開口部、貫通孔CNTが形成されており、コンタクトホールCNT内に、導電体部接続用導体部として導電性のプラグPGが埋め込まれている。プラグPGは、コンタクトホールCNTの底部および側壁側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールCNTを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図1および図3では、プラグPGを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグPGを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグPGを構成する主導体膜は、タングステン膜とすることができる。コンタクトホールCNTおよびそれに埋め込まれたプラグPGは、n型半導体領域8a,8b、制御ゲート電極CG、メモリゲート電極MG、下部電極LEおよび上部電極UEの上部などに形成される。コンタクトホールCNTの底部では、半導体基板1の主面の一部、例えばn型半導体領域8a,8bの表面上の金属シリサイド層11の一部、制御ゲート電極CGの表面上の金属シリサイド層11の一部、メモリゲート電極MGのコンタクト部MGaの表面上の金属シリサイド層11の一部、下部電極LEの表面上の金属シリサイド層11の一部、上部電極UEの表面上の金属シリサイド層11の一部などが露出される。そして、その露出部コンタクトホールCNTの底部の露出部にプラグPGが接続される。なお、図1においては、n型半導体領域8bの表面上の金属シリサイド層11の一部が、コンタクトホールCNTの底部で露出して、そのコンタクトホールCNTを埋めるプラグPGと電気的に接続された断面が示されている。また、図2においては、メモリゲート電極MGのコンタクト部MGaの表面上の金属シリサイド層11が、コンタクトホールCNTこのコンタクトホールCNTをコンタクトホールCNT1と称するの底部で露出して、そのコンタクトホールCNT1を埋めるプラグPGこのプラグPGをプラグPG1と称すると電気的に接続された断面が示されている。また、図3においては、上部電極UEの表面上の金属シリサイド層11の一部が、コンタクトホールCNTの底部で露出して、そのコンタクトホールCNTを埋めるプラグPGと電気的に接続された断面が示されている。図2に示されるように、コンタクト部MGaにおいて素子分離領域2上に位置して平坦となっている部分の上部にコンタクトホールCNTのうちのコンタクトホールCNT1が形成され、このコンタクトホールCNT1に埋め込まれたプラグPG1が、コンタクト部MGaと電気的に接続されている。プラグPG1は、コンタクトホールCNT1の底部でメモリゲート電極MGのコンタクト部MGaに接して電気的に接続される。メモリゲート電極MGの上部に金属シリサイド層11を形成した場合には、図2に示されるように、コンタクトホールCNT1に埋め込まれたプラグPG1は、コンタクトホールCNT1の底部で、コンタクト部MGa上の金属シリサイド層11に接して電気的に接続され、それによってメモリゲート電極MGのコンタクト部MGaに電気的に接続されることになる。プラグPGが埋め込まれた絶縁膜12上には配線配線層M1が形成されている。配線M1は、例えばダマシン配線埋込配線であり、絶縁膜12上に形成された絶縁膜14に設けられた配線溝に埋め込まれている。配線M1は、プラグPGを介して、メモリトランジスタのソース領域半導体領域MS、制御トランジスタのドレイン領域半導体領域MD、制御ゲート電極CG、メモリゲート電極MG、上部電極UEあるいは下部電極LEなどと電気的に接続される。なお、図1においては、配線M1の例として、制御トランジスタのドレイン領域半導体領域MDにプラグPGを介して電気的に接続された配線M1aが示され、図2においては、メモリゲート電極MGのコンタクト部MGaにプラグPG1を介して電気的に接続された配線M1bが示され、図3においては、上部電極UEにプラグPGを介して電気的に接続された配線M1cが示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線埋込配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。図6は、本実施の形態の半導体装置の要部平面図であり、メモリセル領域1A、ソースダミー領域1Fおよびメモリゲートシャント領域1Bの平面図が示されている。図6のA-A線の断面が上記図1に対応し、図6のB-B線の断面が上記図2に対応している。なお、理解を簡単にするために、図6の平面図には、制御ゲート電極CG、メモリゲート電極MG、制御ゲート電極CGおよびメモリゲート電極MG間の絶縁膜5、ソース用の半導体領域MS、ドレイン用の半導体領域MD、素子分離領域2およびコンタクトホールCNTなどの平面レイアウトを図示し、他の構成要素については図示を省略している。また、上記キャパシタ形成領域1Cは、図6には示されていない。図6にも示されるように、不揮発性メモリのメモリセルMCは半導体基板1の主面により特定的にはメモリセル領域1Aに複数アレイ状に配置されている。図6のX方向およびY方向にアレイ状行列状に配置された複数のメモリセルMCのうち、図6のX方向に並ぶメモリセルMCの制御ゲート電極CG同士は、X方向に繋がって一体的に形成されている。すなわち、図6のX方向に延在する1本の制御ゲート電極CGが、図6のX方向に並ぶ複数のメモリセルMCの制御ゲート電極選択ゲート電極を形成しており、このX方向に延在する制御ゲート電極CGが図6のY方向に複数本並んで配置されている。従って、各制御ゲート電極CGは、図6のX方向に延在しており、図6のX方向に並ぶ複数のメモリセルMCの制御ゲート電極選択ゲート電極と、図1のX方向に並ぶ複数のメモリセルMCの制御ゲート電極同士を電気的に接続する制御ゲート線選択ゲート線とを兼ねている。また、図6のX方向およびY方向にアレイ状行列状に配置された複数のメモリセルMCのうち、図6のX方向に並ぶメモリセルMCのメモリゲート電極MG同士は、X方向に繋がって一体的に形成されている。すなわち、図6のX方向に延在する1本のメモリゲート電極MGが、図6のX方向に並ぶ複数のメモリセルMCのメモリゲート電極を形成しており、このX方向に延在するメモリゲート電極MGが図6のY方向に複数本並んで配置されている。従って、各メモリゲート電極MGは、図6のX方向に延在しており、図6のX方向に並ぶ複数のメモリセルMCのメモリゲート電極と、図1のX方向に並ぶ複数のメモリセルMCのメモリゲート電極同士を電気的に接続するメモリゲート線とを兼ねている。メモリゲート電極MGは絶縁膜5を介して制御ゲート電極CGに隣接している。なお、図6のX方向およびY方向は、半導体基板1の主面に平行な方向であり、Y方向はX方向に交差する方向であり、好ましくはY方向はX方向に直交する方向である。図6のX方向およびY方向にアレイ状に配置された複数のメモリセルMCのうち、ドレイン領域である半導体領域MDを介して図6のY方向に隣り合う隣接するメモリセルMC同士は、ドレイン領域である半導体領域MDを共有しており、また、ソース領域である半導体領域MSを介して図6のY方向に隣り合う隣接するメモリセルMC同士は、ソース領域である半導体領域MSを共有している。コンタクトホールCNTおよびそれを埋めるプラグPGのうち、ソース用の半導体領域MSに接続するためのコンタクトホールCNTおよびそれを埋めるプラグPGは、メモリセル領域1Aの端部外周部のソースダミー領域1Fの半導体領域MSの上部に形成されている。ソース用の半導体領域MSに接続するためのコンタクトホールCNTおよびそれを埋めるプラグPGは、メモリセル領域1Aの端部外周部のソースダミー領域1Fに配置しているので、このソースダミー領域1Fがメモリセルダミー領域となり、結晶欠陥対策となる。このため、ソースダミー領域1Fには、メモリセルMCを配置しないメモリセルMCとして用いないことが好ましい。また、コンタクトホールCNTおよびそれを埋めるプラグPGのうち、ドレイン用の半導体領域MDに接続するためのコンタクトホールCNTおよびそれを埋めるPGは、メモリセル領域1Aの各メモリセルMCのドレイン用の半導体領域MDの上記n型半導体領域8bの上部に形成されている。図6に示されるように、絶縁膜5を介して隣接する制御ゲート電極CGおよびメモリゲート電極MGは、メモリセル領域1Aに延在するだけでなく、更にメモリゲートシャント領域1Bにまで延在している。メモリゲートシャント領域1Bは、制御ゲート電極CGおよびメモリゲート電極MGを配線M1に引き上げるために用いる領域であり、メモリゲートシャント領域1B全体に素子分離領域2が形成されている。従って、メモリゲートシャント領域1Bにおいては、上記図2にも示されるように、絶縁膜5を介して隣接する制御ゲート電極CGおよびメモリゲート電極MGが、素子分離領域2上に延在した状態となっている。メモリセル領域1Aにおける制御ゲート電極CGは、メモリセルMCを構成する制御トランジスタのゲート電極として機能するが、メモリゲートシャント領域1Bにおける制御ゲート電極CGは、素子分離領域2上に位置しており、メモリセルMCの制御トランジスタのゲート電極として機能するのではなく、図6のX方向に並ぶ複数のメモリセルMCの制御ゲート電極同士を電気的に接続する制御ゲート線選択ゲート線として機能する。また、メモリセル領域1Aにおけるメモリゲート電極MGは、メモリセルMCを構成するメモリトランジスタのゲート電極として機能するが、メモリゲートシャント領域1Bにおけるメモリゲート電極MGは、素子分離領域2上に位置しており、メモリセルMCのメモリトランジスタのゲート電極として機能するのではなく、図6のX方向に並ぶ複数のメモリセルMCのメモリゲート電極同士を電気的に接続するメモリゲート線として機能する。コンタクトホールCNTおよびそれを埋めるプラグPGのうち、制御ゲート電極CGに接続するためのコンタクトホールCNTおよびそれを埋めるプラグPGは、メモリゲートシャント領域1Bにおいて、制御ゲート電極CGのコンタクト部CGaの上部に形成されている。制御ゲート電極CGのコンタクト部CGaは、コンタクトホールCNTの下部において幅Y方向の幅が相対的に広くなっている部分幅広部であり、制御ゲート電極CGと一体的に形成されている。制御ゲート電極CGにおいて相対的に幅が広くなっているコンタクト部CGa上にコンタクトホールCNTを形成し、コンタクトホールCNTに埋め込んだプラグPGをコンタクト部CGaに接続することで、コンタクトホールCNTの目外れを防止し、コンタクトホールCNTの底部で制御ゲート電極CGを確実に露出させ、プラグPGを制御ゲート電極CGに確実に接続電気的に接続することができる。コンタクトホールCNTおよびそれを埋めるプラグPGのうち、メモリゲート電極MGに接続するためのコンタクトホールCNT1およびそれを埋めるプラグPG1は、メモリゲートシャント領域1Bにおいて、メモリゲート電極MGのコンタクト部MGaの上部に形成されている。上述のように、メモリゲート電極MGのコンタクト部MGaは、制御ゲート電極CG上から制御ゲート電極CGの側壁上を経て素子分離領域2上にかけて延在図6のY方向に延在しており、メモリゲート電極MGと一体的に形成されている。本実施の形態とは異なり、コンタクト部MGaが無く、サイドウォールスペーサ状のメモリゲート電極MG上にコンタクトホールCNT1およびそれを埋めるプラグPG1を形成した場合には、制御ゲート電極CGに重なることなく、サイドウォール状のメモリゲート電極MG上に確実にコンタクトホールCNT1を形成するのは容易ではない。例えば、コンタクトホールの位置ずれに対するマージンが少ないため、コンタクトホールCNT1を埋めるプラグPG1とメモリゲート電極MGとの電気的接続の信頼性が低下し、半導体装置の製造歩留まりの低下を招く可能性がある。それに対して、本実施の形態では、コンタクトホールCNT1およびそれを埋めるプラグPG1を、メモリゲート電極MGのコンタクト部MGa上に形成したことで、コンタクトホールCNT1の底部でメモリゲート電極MGの一部であるコンタクト部MGaを確実に露出させることができ、プラグPG1をメモリゲート電極MGのコンタクト部MGaに確実に接続電気的に接続することができる。また、コンタクトホールCNT1の底部で制御ゲート電極CGが露出してしまうのを的確に防止することができ、制御ゲート電極CGとメモリゲート電極MGとがプラグPG1によってショートするのを防止することができる。図7は、メモリセルMCの等価回路図である。図8は、本実施の形態の書込、消去および読出時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図8の表には、書込、消去および読出時のそれぞれにおいて、図1および図4に示されるようなメモリセル選択メモリセルのメモリゲート電極MGに印加する電圧Vmg、ソース領域半導体領域MSに印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域半導体領域MDに印加する電圧Vd、およびp型ウエルPW1に印加される電圧Vbが記載されている。なお、図8の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜5中の電荷蓄積層電荷蓄積部である窒化シリコン膜5bへの電子の注入を書込、ホールhole:正孔の注入を消去と定義する。書込み方式は、いわゆるSSISourceSideInjection:ソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図8の書込の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜5中の窒化シリコン膜5b中に電子エレクトロンを注入する。ホットエレクトロンは、2つのゲート電極メモリゲート電極MGおよび制御ゲート電極CG間の下のチャネル領域ソース、ドレイン間で発生し、メモリゲート電極MGの下の絶縁膜5中の電荷蓄積層電荷蓄積部である窒化シリコン膜5bにホットエレクトロンが注入される。注入されたホットエレクトロン電子は、絶縁膜5中の窒化シリコン膜5b中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。消去方法は、BTBTBandToBandTunneling:バンド間トンネル現象ホットホール注入消去方式を用いることができる。すなわち、BTBTバンド間トンネル現象により発生したホール正孔を電荷蓄積部絶縁膜5中の窒化シリコン膜5bに注入することにより消去を行う。例えば図8の消去の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、BTBTBandToBandTunneling現象によりホール正孔を発生させ電界加速することで選択メモリセルの絶縁膜5中の窒化シリコン膜5b中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。読出し時には、例えば図8の読出の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。次に、本実施の形態の半導体装置の製造方法について説明する。図9および図10は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図11~図97は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図11、図15、図19、図23、図29、図33、図37、図41、図45、図49、図53、図57、図61、図65、図69、図73、図77、図81、図85、図89および図93には、メモリセル領域1Aの要部断面図が示されている。また、図12、図16、図20、図24、図30、図34、図38、図42、図46、図50、図54、図58、図62、図66、図70、図74、図78、図82、図86、図90および図94には、メモリゲートシャント領域1Bの要部断面図が示されている。また、図13、図17、図21、図25、図31、図35、図39、図43、図47、図51、図55、図59、図63、図67、図71、図75、図79、図83、図87、図91および図95には、キャパシタ形成領域1Cの要部断面図が示されている。また、図14、図18、図22、図26、図32、図36、図40、図44、図48、図52、図56、図60、図64、図68、図72、図76、図80、図84、図88、図92、図96および図97には、周辺nMIS領域1Dと周辺pMIS領域1Eの要部断面図が示されている。また、図27は、図23の部分拡大断面図であり、図23の一部メモリセル領域1Aの一部が拡大して示してある。図28は、図24の部分拡大断面図であり、図24の一部キャパシタ形成領域1Cが拡大して示してある。なお、周辺nMIS領域1Dは、周辺回路のnチャネル型MISFETが形成される領域であり、周辺pMIS領域1Eは、周辺回路のpチャネル型MISFETが形成される領域である。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばCPUなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。メモリセル領域1Aとメモリゲートシャント領域1Bとキャパシタ形成領域1Cと周辺nMIS領域1Dと周辺pMIS領域1Eとは、同じ半導体基板1に形成されている。周辺nMIS領域1Dと周辺pMIS領域1Eとは隣り合っていなくともよいが、理解を簡単にするために、図14等の断面図においては、周辺nMIS領域1Dの隣に周辺pMIS領域1Eを図示している。図11~図14に示されるように、まず、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を用意準備する図9のステップS1。それから、半導体基板1の主面に、活性領域を規定画定する素子分離領域素子間分離絶縁領域2を形成する図9のステップS2。素子分離領域2は、酸化シリコンなどの絶縁体からなり、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成することができる。例えば、半導体基板1の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンなどからなる絶縁膜を埋め込むことで、素子分離領域2を形成することができる。メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cでは、半導体基板1の主面全体に素子分離領域2が形成される。次に、半導体基板1のメモリセル領域1Aにp型ウエルPW1を、周辺nMIS領域1Dにp型ウエルPW2を、周辺pMIS領域1Eにn型ウエルNWを、それぞれ形成する図9のステップS3。p型ウエルPW1,PW2は、例えばホウ素Bなどのp型の不純物を半導体基板1にイオン注入することなどによって形成することができ、n型ウエルNWは、例えばリンPまたヒ素Asなどのn型の不純物を半導体基板1にイオン注入することなどによって形成することができる。p型ウエルPW1,PW2およびn型ウエルNWは、半導体基板1の主面から所定の深さにわたって形成される。次に、メモリセル領域1Aに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域1Aのp型ウエルPW1の表面部表層部に対してチャネルドープイオン注入を行う。また、周辺nMIS領域1Dに後で形成されるnチャネル型MISFETのしきい電圧を調整するために、必要に応じて、周辺nMIS領域1Dのp型ウエルPW2の表面部表層部に対してチャネルドープイオン注入を行う。また、周辺pMIS領域1Eに後で形成されるpチャネル型MISFETのしきい電圧を調整するために、必要に応じて、周辺pMIS領域1Dのn型ウエルNWの表面部表層部に対してチャネルドープイオン注入を行う。次に、図15~図18に示されるように、希釈フッ酸洗浄などによって半導体基板1p型ウエルPW1,PW2およびn型ウエルNWの表面を清浄化した後、半導体基板1の主面p型ウエルPW1,PW2およびn型ウエルNWの表面に、ゲート絶縁膜用の絶縁膜3を形成する図9のステップS4。絶縁膜3は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜3の膜厚形成膜厚は、例えば2~3nm程度とすることができる。絶縁膜3を熱酸化法により形成した場合には、素子分離領域2上には絶縁膜3は形成されない。次に、半導体基板1の主面主面全面上に、すなわちメモリセル領域1A、周辺nMIS領域1Dおよび周辺pMIS領域1Eの絶縁膜3上とメモリゲートシャント領域1Bおよびキャパシタ形成領域1Cの素子分離領域2上とに、制御ゲート電極CG形成用と下部電極LE形成用とを兼ねる導電体膜としてシリコン膜4を形成堆積する図9のステップS5。シリコン膜4は、多結晶シリコン膜ポリシリコン膜からなり、CVDChemicalVaporDeposition:化学的気相成長法などを用いて形成することができる。シリコン膜4の膜厚堆積膜厚は、例えば50~250nm程度とすることができる。成膜時はシリコン膜4をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、シリコン膜4は、成膜時の段階では、ノンドープのシリコン膜とすることができる。次に、半導体基板1の主面上に、すなわちシリコン膜4上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP1を形成する。フォトレジストパターンRP1は、周辺nMIS領域1D全体と周辺pMIS領域1E全体とを覆い、かつメモリセル領域1A全体とメモリゲートシャント領域1B全体とキャパシタ形成領域1C全体とを露出するように形成される。次に、フォトレジストパターンRP1をイオン注入阻止マスクとして用いて、メモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cのシリコン膜4にn型不純物例えばヒ素AsまたはリンPなどをイオン注入法などによって導入注入する図9のステップS6。これにより、メモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cのシリコン膜4が、n型不純物が導入されたn型のシリコン膜4となる。ステップS6のイオン注入におけるドーズ量は、例えば5×1015/cm2程度とすることができる。ステップS6のイオン注入におけるドーズ量は、ソースまたはドレイン用の半導体領域を形成するためのイオン注入におけるドーズ量よりも大きく、具体的には、後述のステップS19,S20,S21,S22,S24の各イオン注入におけるドーズ量よりも大きい。一方、ステップS6のイオン注入において、周辺nMIS領域1Dおよび周辺pMIS領域1Eのシリコン膜4は、フォトレジストパターンRP1で覆われていることにより、不純物が導入注入されない。このため、シリコン膜4は、メモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cでは、n型不純物が導入されたn型のシリコン膜n型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜となり、周辺nMIS領域1Dおよび周辺pMIS領域1Eでは、ノンドープのシリコン膜ノンドープポリシリコン膜となる。その後、フォトレジストパターンRP1は除去される。次に、図19~図22に示されるように、メモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cのシリコン膜4をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、制御ゲート電極CGおよび下部電極LEを形成する図9のステップS7。このステップS7のパターニング工程は、例えば次のようにして行うことができる。すなわち、シリコン領域4上にフォトリソグラフィ法を用いてフォトレジストパターンここでは図示しないけれども、制御ゲート電極CG形成予定領域と下部電極LE形成予定領域と周辺nMIS領域1D全体と周辺pMIS領域1E全体とにこのフォトレジストパターンが形成されるを形成し、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜4をエッチングドライエッチングしてパターニングする。その後、このフォトレジストパターンを除去する。このようにして、ステップS7でシリコン膜4がパターニングされ、図19および図20に示されるように、メモリセル領域1Aおよびメモリゲートシャント領域1Bに、パターニングされたシリコン膜4からなる制御ゲート電極CGが形成され、図21に示されるように、キャパシタ形成領域1Cに、パターニングされたシリコン膜4からなる下部電極LEが形成される。制御ゲート電極CGと下部電極LEとは、同層のシリコン膜4からなるが、互いに分離されている。この際、周辺nMIS領域1Dおよび周辺pMIS領域1Eでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜4のパターニングは行われていない。このため、図22に示されるように、周辺nMIS領域1Dおよび周辺pMIS領域1E全体に、シリコン膜4が残存している。また、メモリセル領域1Aにおいて、制御ゲート電極CGの下に残存する絶縁膜3が、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜4からなる制御ゲート電極CGは、半導体基板1p型ウエルPW1上にゲート絶縁膜としての絶縁膜3を介して形成された状態となる。なお、メモリゲートシャント領域1Bにおいては、制御ゲート電極CGは素子分離領域2上に形成される。上述のように、ステップS6のイオン注入によってメモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cのシリコン膜4にn型不純物が導入されていたため、ステップS7のパターニング工程によって形成された制御ゲート電極CGおよび下部電極LEは、n型不純物が導入されたn型のシリコン膜4n型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜からなる。メモリセル領域1Aにおいて、制御ゲート電極CGで覆われた部分以外の絶縁膜3すなわちゲート絶縁膜となる部分以外の絶縁膜3は、ステップS7のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。次に、メモリセル領域1Aに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域1Aのp型ウエルPW1の表面部表層部に対してチャネルドープイオン注入を行う。次に、洗浄処理を行って、半導体基板1の主面を清浄化処理した後、図23~図28に示されるように、半導体基板1の主面全面に、すなわち、半導体基板1の主面表面と制御ゲート電極CGの表面上面および側面と下部電極LEの表面上面および側面上に、メモリトランジスタのゲート絶縁膜用と容量素子の容量絶縁膜用とを兼ねる絶縁膜5を形成する図9のステップS8。絶縁膜5は、上記のように、内部に電荷蓄積部電荷蓄積層を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜からなるが、図面を見やすくするために、図23~図26および後述の図29~図97では、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜を、単に絶縁膜5として図示している。従って、実際には、図27および図28に示されるように、絶縁膜5は、酸化シリコン膜酸化膜5aと、酸化シリコン膜5a上の窒化シリコン膜窒化膜5bと、窒化シリコン膜5b上の酸化シリコン膜酸化膜5cとの積層膜からなる。ステップS8において、図23~図28に示されるように、絶縁膜5は、半導体基板1p型ウエルPW1および素子分離領域2を含むの主面表面と制御ゲート電極CGの表面側面および上面と下部電極LEの表面側面および上面とシリコン膜4の表面側面および上面とに形成される但し制御ゲート電極CGの下部と下部電極LEの下部とシリコン膜4の下部とには絶縁膜5は形成されない。また、成膜工程上、素子分離領域2上にも絶縁膜5が形成されることが一般的であるが、素子分離領域2上には絶縁膜5が形成されなくともよい。絶縁膜5のうち、酸化シリコン膜5a,5cは、例えば酸化処理熱酸化処理またはCVD法あるいはその組み合わせにより形成することができる。この際の酸化処理熱酸化処理には、ISSGInSituSteamGeneration酸化を用いることも可能である。絶縁膜5のうち、窒化シリコン膜5bは、例えばCVD法により形成することができる。また、本実施の形態においては、トラップ準位を有する絶縁膜電荷蓄積層として、窒化シリコン膜5bを形成しているが、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜アルミナ、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層電荷蓄積部を形成することもできる。絶縁膜5を形成するには、例えば、まず、半導体基板1p型ウエルPW1の表面上と制御ゲート電極CGの表面側面および上面上と下部電極LEの表面側面および上面上とシリコン膜4の表面側面および上面上とに酸化シリコン膜5aを熱酸化法好ましくはISSG酸化により形成する。それから、酸化シリコン膜5a上に窒化シリコン膜5bをCVD法で堆積し、更に窒化シリコン膜5b上に酸化シリコン膜5cをCVD法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜からなる絶縁膜5を形成することができる。酸化シリコン膜5aの厚みは、例えば2~10nm程度とすることができ、窒化シリコン膜5bの厚みは、例えば5~15nm程度とすることができ、酸化シリコン膜5cの厚みは、例えば2~10nm程度とすることができる。最後の酸化膜絶縁膜5のうちの最上層の酸化シリコン膜5cは、例えば窒化膜絶縁膜5のうちの中間層の窒化シリコン膜5bの上層部分を酸化して形成することで、高耐圧膜を形成することもできる。メモリセル領域1Aに形成された絶縁膜5は、後で形成されるメモリゲート電極MGのゲート絶縁膜として機能し、電荷保持電荷蓄積機能を有し、また、キャパシタ形成領域1Cに形成された絶縁膜5は、容量素子CPの容量絶縁膜誘電体膜として機能する。従って、絶縁膜5は、メモリトランジスタの電荷保持電荷蓄積機能を有するゲート絶縁膜として機能できるように、少なくとも3層の積層構造を有し、外側の層酸化シリコン膜5a,5cのポテンシャル障壁高さに比べ、内側の層窒化シリコン膜5bのポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜5を、酸化シリコン膜5aと、酸化シリコン膜5a上の窒化シリコン膜5bと、窒化シリコン膜5b上の酸化シリコン膜5cとを有する積層膜とすることで達成できる。次に、図29~図32に示されるように、半導体基板1の主面主面全面上に、すなわち絶縁膜5上に、メモリセル領域1Aおよびメモリゲートシャント領域1Bにおいては制御ゲート電極CGを覆うように、キャパシタ形成領域1Cにおいては下部電極LEを覆うように、周辺nMIS領域1Dおよび周辺pMIS領域1Eにおいてはシリコン膜4を覆うように、シリコン膜6を形成堆積する図9のステップS9。シリコン膜6は、多結晶シリコン膜からなり、CVD法などを用いて形成することができる。シリコン膜6の膜厚堆積膜厚は、例えば30~150nm程度とすることができる。成膜時はシリコン膜6をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜6は、メモリゲート電極MG形成用と上部電極UE形成用とを兼ねたシリコン膜である。ステップS9で形成されたシリコン膜6は、好ましくは、ノンドープアンドープのシリコン膜である。ステップS9で形成されたシリコン膜6をノンドープのシリコン膜とする場合には、シリコン膜6の成膜時に、シリコン膜6には、不純物は意図的には導入添加、ドープしない。このため、ステップS9のシリコン膜6の形成堆積工程では、好ましくは、シリコン膜6の成膜用のガスがドーピングガス不純物添加用のガスを含まないようにする。次に、フォトリソグラフィ法を用いて、メモリゲートシャント領域1Bにおけるメモリゲート電極MGのコンタクト部MGa形成予定領域のシリコン膜6上と、キャパシタ形成領域1Cにおける上部電極UE形成予定領域のシリコン膜6上とに、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP2をフォトリソグラフィ法を用いて形成する。ここで、図30に示されるように、メモリゲートシャント領域1Bにおいてメモリゲート電極MGのコンタクト部MGa形成予定領域すなわちコンタクト部MGaとなるべき部分のシリコン膜6上に形成されたフォトレジストパターンRP2を、符号RP2aを付してフォトレジストパターンRP2aと称することとする。また、図31に示されるように、キャパシタ形成領域1Cにおいて上部電極UE形成予定領域すなわち上部電極UEとなるべき部分のシリコン膜6上に形成されたフォトレジストパターンRP2を、符号RP2bを付してフォトレジストパターンRP2bと称することとする。従って、フォトレジストパターンRP2aとフォトレジストパターンRP2bとは、同工程すなわち同じフォトリソグラフィ工程で形成された同層のフォトレジストパターンRP2で構成されているが、互いに分離されている。次に、図33~図36に示されるように、異方性エッチング技術によりシリコン膜6をエッチバックエッチング、ドライエッチング、異方性エッチングする図9のステップS10。このステップS10のエッチバック工程では、フォトレジストパターンRP2はエッチングマスクとして機能する。その後、フォトレジストパターンRP2すなわちフォトレジストパターンRP2a,RP2bは除去される。ステップS10のエッチバック工程では、シリコン膜6の堆積膜厚の分だけシリコン膜6を異方性エッチングエッチバックすることにより、制御ゲート電極CGの両方の側壁上に絶縁膜5を介してシリコン膜6をサイドウォールスペーサ状に残し、フォトレジストパターンRP2の下にシリコン膜6を残し、他の領域のシリコン膜6を除去する。これにより、図33に示されるように、メモリセル領域1Aにおいて、制御ゲート電極CGの両方の側壁のうち、一方の側壁上に絶縁膜5を介してサイドウォールスペーサ状に残存したシリコン膜6により、メモリゲート電極MGが形成され、また、他方の側壁上に絶縁膜5を介してサイドウォールスペーサ状に残存したシリコン膜6により、シリコンスペーサSP1が形成される。メモリゲート電極MGは、絶縁膜5上に、制御ゲート電極CGと絶縁膜5を介して隣り合うように形成され、メモリゲート電極MGと半導体基板1p型ウエルPW1との間およびメモリゲート電極MGと制御ゲート電極CGとの間には絶縁膜5が介在している。シリコンスペーサSP1は、シリコンからなるサイドウォールスペーサとみなすこともできる。メモリゲート電極MGとシリコンスペーサSP1とは、制御ゲート電極CGの互いに反対側となる側壁上に形成されており、制御ゲート電極CGを挟んでほぼ対称な構造を有している。また、図示はしないけれども、周辺nMIS領域1Dおよび周辺pMIS領域1Eに残存させているシリコン膜4の側壁上にも、絶縁膜5を介してシリコンスペーサSP1が形成され得る。また、ステップS10のエッチバック工程では、フォトレジストパターンRP2すなわちフォトレジストパターンRP2a,RP2bがエッチングマスクとして機能するため、図35に示されるように、キャパシタ形成領域1Cにおいて、フォトレジストパターンRP2bの下にシリコン膜6がエッチングされずに残存する。フォトレジストパターンRP2bの下でエッチングされずに残存したシリコン膜6により、上部電極UEが形成される。また、図34に示されるように、メモリゲートシャント領域1Bにおいて、フォトレジストパターンRP2aの下にシリコン膜6がエッチングされずに残存する。フォトレジストパターンRP2aの下でエッチングされずに残存したシリコン膜6により、コンタクト部MGaが形成される。ステップS10のエッチバック工程は異方性エッチングであるため、形成されたコンタクト部MGaは、フォトレジストパターンRP2aと同様のパターン形状平面形状を有し、また、形成された上部電極UEは、フォトレジストパターンRP2bと同様のパターン形状平面形状を有している。ステップS10のエッチバック工程を行った段階で、メモリゲート電極MGコンタクト部MGaを含むとシリコンスペーサSP1と上部電極UEとで覆われていない領域の絶縁膜5が露出される。メモリセル領域1Aにおけるメモリゲート電極MGの下の絶縁膜5が、メモリトランジスタのゲート絶縁膜となる。シリコン膜6の堆積膜厚によってメモリゲート長メモリゲート電極MGのゲート長が決まるので、上記ステップS9で堆積するシリコン膜6の堆積膜厚を調整することで、メモリゲート長を調整することができる。次に、フォトリソグラフィ技術を用いて、メモリゲート電極MGコンタクト部MGaを含むおよび上部電極UEが覆われかつシリコンスペーサSP1が露出されるようなフォトレジストパターン図示せずを半導体基板1上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサSP1を除去する図9のステップS11。その後、このフォトレジストパターンを除去する。図37~図40には、この段階が示されている。ステップS11のエッチング工程により、図37および図38に示されるように、シリコンスペーサSP1が除去されるが、メモリゲート電極MGコンタクト部MGaを含むおよび上部電極UEは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。次に、図41~図44に示されるように、絶縁膜5のうち、メモリゲート電極MGコンタクト部MGaを含むおよび上部電極UEで覆われずに露出する部分をエッチング例えばウェットエッチングによって除去する図9のステップS12。この際、メモリセル領域1Aおよびメモリゲートシャント領域1Bにおいて、メモリゲート電極MGの下とメモリゲート電極MGおよび制御ゲート電極CG間とに位置する絶縁膜5は、除去されずに残存し、キャパシタ形成領域1Cにおいて、上部電極UEの下に位置する絶縁膜5は、除去されずに残存し、他の領域の絶縁膜5は除去される。キャパシタ形成領域1Cにおいて、上部電極UEの下に残存した絶縁膜5が、容量素子CPの容量絶縁膜DEとなる。次に、図45~図48に示されるように、半導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP3を形成する図9のステップS13。フォトレジストパターンRP3は、メモリセル領域1A全体と周辺pMIS領域1E全体とを覆い、キャパシタ形成領域1C全体と周辺nMIS領域1D全体とを露出するように、形成される。また、フォトレジストパターンRP3は、メモリゲートシャント領域1Bのコンタクト部MGaを露出するように、形成される。このため、メモリセル領域1Aのメモリゲート電極MGおよび制御ゲート電極CGはフォトレジストパターンRP3で覆われ、メモリゲートシャント領域1Bのコンタクト部MGaはフォトレジストパターンRP3で覆われずに露出し、キャパシタ形成領域1Cの上部電極UEはフォトレジストパターンRP3で覆われずに露出した状態となる。また、周辺nMIS領域1Dのシリコン膜4は、フォトレジストパターンRP3で覆われずに露出し、周辺pMIS領域1Eのシリコン膜4は、フォトレジストパターンRP3で覆われた状態となる。次に、フォトレジストパターンRP3をマスクイオン注入阻止マスクとして用いて、イオン注入を行う図10のステップS14。ステップS14のイオン注入は、n型の不純物を注入し、そのドーズ量は、例えば5×1015/cm2程度とすることができる。ステップS14のイオン注入では、周辺nMIS領域1Dのシリコン膜4と、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6と、メモリゲートシャント領域1Bのコンタクト部MGaを構成するシリコン膜6とに、n型不純物がイオン注入によって導入注入される。なお、ステップS14のイオン注入においては、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6および制御ゲート電極CGを構成するシリコン膜4と、周辺pMIS領域1Eのシリコン膜4とは、フォトレジストパターンRP3で覆われているため、n型不純物はイオン注入導入されない。このため、ステップS14の前は同じ不純物濃度であったものが、ステップS14のイオン注入の後は、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の不純物濃度と、メモリゲートシャント領域1Bのコンタクト部MGaを構成するシリコン膜6とが、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くなる。その後、フォトレジストパターンRP3は除去される。次に、図49~図52に示されるように、半導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP4を形成する図10のステップS15。フォトレジストパターンRP4は、メモリセル領域1A全体と、メモリゲートシャント領域1B全体と、キャパシタ形成領域1C全体と、周辺nMIS領域1D全体とを覆い、かつ、周辺pMIS領域1Eを露出するように形成される。次に、フォトレジストパターンRP4をマスクイオン注入阻止マスクとして用いて、周辺pMIS領域1Eのシリコン膜4にp型不純物例えばホウ素Bをイオン注入によって導入注入する図10のステップS16。その後、フォトレジストパターンRP4は除去される。なお、ステップS16のイオン注入においては、周辺nMIS領域1Dのシリコン膜4と、メモリセル領域1Aの制御ゲート電極CGおよびメモリゲート電極MGと、メモリゲートシャント領域1Bの制御ゲート電極CGおよびコンタクト部MGaと、キャパシタ形成領域1Cの下部電極LEおよび上部電極UEとは、フォトレジストパターンで覆われていたため、p型不純物はイオン注入されない。次に、熱処理を行って、ステップS14,S16のイオン注入で導入された不純物を拡散させる図10のステップS17。ステップS17の熱処理は、例えば、700°C~1000°Cの熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。ステップS14,S16のイオン注入でメモリゲートシャント領域1Bのコンタクト部MGaを構成するシリコン膜6と、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6と、周辺nMIS領域1Dおよび周辺pMIS領域1Eのシリコン膜4とに導入注入された不純物は、ステップS17の熱処理により活性化されるとともに拡散する。この際、ステップS17の熱処理で、シリコン膜4,6の厚み全体に不純物が拡散するようにすることが好ましい。すなわち、ステップS14のイオン注入では、イオン注入エネルギーを調整することで不純物イオンの注入深さを制御し、メモリゲートシャント領域1Bのコンタクト部MGaを構成するシリコン膜6と、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6と、周辺nMIS領域1Dのシリコン膜4とにおいて、それらシリコン膜4,6の上層部分にn型不純物を注入導入する。また、ステップS16のイオン注入では、イオン注入エネルギーを調整することで不純物イオンの注入深さを制御し、周辺pMIS領域1Eのシリコン膜4において、そのシリコン膜4の上層部分にp型不純物を注入導入する。そして、ステップS14,16のイオン注入でシリコン膜4,6の上層部分に注入導入された不純物をステップS17の熱処理で拡散させることで、シリコン膜4,6の厚み方向全体に不純物が拡散された状態を得ることができる。ステップS14でイオン注入するn型不純物としては、リンPまたはヒ素Asなどを用いることができるが、リンPを用いることが、より好ましい。これは、ヒ素AsよりもリンPの方が拡散しやすいため、ステップS14でリンPをイオン注入した方が、ステップS17の熱処理でシリコン膜4,6の厚み方向全体に不純物ここではリンを拡散させやすいからである。但し、ステップS17の熱処理を行っても、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6には、ステップS14,S16で注入した不純物は拡散しない。これは、メモリゲートシャント領域1Bのコンタクト部MGaはメモリセル領域1Aのメモリゲート電極MGと一体的に繋がってはいるが、ある程度の距離離れているため、ステップS14でメモリゲートシャント領域1Bのコンタクト部MGに注入された不純物は、ステップS17の熱処理を行っても、メモリセル領域1Aのメモリゲート電極MGまでは拡散できないためである。すなわち、ステップS14でメモリゲートシャント領域1Bのコンタクト部MGに注入された不純物が、メモリセル領域1Aのメモリゲート電極MGまでは拡散できないが、メモリゲートシャント領域1B、キャパシタ形成領域1C、周辺nMIS領域1D及び周辺pMIS領域1Eでシリコン膜4,6に注入された不純物がシリコン膜4,6の厚み方向全体に拡散できるような熱処理条件で、ステップS17の熱処理を行うことが好ましい。ステップS14のイオン注入およびステップS17の熱処理により、メモリゲートシャント領域1Bのコンタクト部MGaを構成するシリコン膜6と、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6と、周辺nMIS領域1Dのシリコン膜4とは、n型のシリコン膜n型不純物が導入された多結晶シリコン膜、n型のドープトポリシリコン膜となる。また、ステップS16のイオン注入およびステップS17の熱処理により、周辺pMIS領域1Eのシリコン膜4は、p型のシリコン膜p型不純物が導入された多結晶シリコン膜、p型のドープトポリシリコン膜となる。また、ステップS13,S14を行った後にステップS15,S16を行う場合について説明したが、他の形態として、先にステップS15,S16を行ってから、ステップS13,S14を行うこともできる。次に、図53~図56に示されるように、半導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP5を形成する。フォトレジストパターンRP5は、メモリセル領域1A全体と、メモリゲートシャント領域1B全体と、キャパシタ形成領域1C全体と、周辺nMIS領域1Dおよび周辺pMIS領域1Eのゲート電極GE1,GE2形成予定領域とを覆うように、形成される。周辺nMIS領域1Dおよび周辺pMIS領域1Eにおいて、ゲート電極GE1,GE2形成予定領域以外のシリコン膜4は、フォトレジストパターンRP5で覆われずに露出される。次に、フォトレジストパターンRP5をエッチングマスクとして用いて、周辺nMIS領域1Dおよび周辺pMIS領域1Eのシリコン膜4をエッチングドライエッチングしてパターニングすることにより、図56に示されるように、ゲート電極GE1,GE2を形成する図10のステップS18。その後、フォトレジストパターンRP5を除去する。ゲート電極GE1は、パターニングされたシリコン膜4からなり、周辺nMIS領域1Dに形成され、ゲート電極GE2は、パターニングされたシリコン膜4からなり、周辺pMIS領域1Eに形成される。ゲート電極GE1は、nチャネル型MISFET用のゲート電極であり、ゲート電極GE2は、pチャネル型MISFET用のゲート電極である。上述のように、周辺nMIS領域1Dのシリコン膜4は、n型のシリコン膜となっていたため、周辺nMIS領域1Dに形成されたゲート電極GE1nチャネル型MISFET用のゲート電極GE1は、n型のシリコン膜すなわちn型不純物が導入された部分のシリコン膜4で形成されたものとなる。また、上述のように、周辺pMIS領域1Eのシリコン膜4は、p型のシリコン膜となっていたため、周辺pMIS領域1Eに形成されたゲート電極GE2pチャネル型MISFET用のゲート電極GE2は、p型のシリコン膜すなわちp型不純物が導入された部分のシリコン膜4で形成されたものとなる。なお、ゲート電極GE1,GE2を形成するために周辺nMIS領域1Dおよび周辺pMIS領域1Eのシリコン膜4をエッチングする際には、メモリセル領域1A、メモリゲートシャント領域1Bおよびキャパシタ形成領域1Cは、フォトレジストパターンRP5で覆われているため、エッチングされない。次に、図57~図60に示されるように、導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP6を形成する。フォトレジストパターンRP6は、メモリゲートシャント領域1B全体と、キャパシタ形成領域1C全体と、周辺nMIS領域1D全体と、周辺pMIS領域1E全体とを覆い、かつ、メモリセル領域1Aのソース部を露出し、メモリセル領域1Aのドレイン部を覆うように、形成される。ここで、メモリセル領域1Aのソース部とは、後でメモリトランジスタのソース領域半導体領域MSが形成される領域に対応し、メモリセル領域1Aのドレイン部とは、後でメモリトランジスタのドレイン領域半導体領域MDが形成される領域に対応する。次に、フォトレジストパターンRP6をマスクイオン注入阻止マスクとして用いて、イオン注入を行う図10のステップS19。ステップS19のイオン注入では、メモリセル領域1Aのソース部の半導体基板1p型ウエルPW1にn型不純物がイオン注入によって導入注入されることにより、図57に示されるように、n-型半導体領域7aが形成される。この際、メモリセル領域1Aの半導体基板1p型ウエルPW1において、n-型半導体領域7aは、メモリゲート電極MGの側壁絶縁膜5を介して制御ゲート電極CGと隣合う側とは反対側の側壁に自己整合して形成されるが、これは、メモリゲート電極MGがイオン注入阻止マスクとして機能できるためである。n-型半導体領域7aは、メモリセル領域1Aに形成されるメモリセルのソース領域半導体領域MSの一部として機能することができる。ステップS19のイオン注入は、n型の不純物を注入するが、そのドーズ量は、例えば5×1014/cm2程度とすることができる。なお、ステップS19のイオン注入の際には、メモリゲートシャント領域1B、キャパシタ形成領域1C、周辺nMIS領域1Dおよび周辺pMIS領域1EはフォトレジストパターンRP6で覆われているため、それらの領域の半導体基板1やゲート電極GE1,GE2、下部電極LE、上部電極UE、およびコンタクト部MGaには、不純物はイオン注入されない。また、ステップS19のイオン注入の際には、メモリセル領域1Aのドレイン部もフォトレジストパターンRP6で覆われているため、メモリセル領域1Aのドレイン部の半導体基板1p型ウエルPW1には不純物はイオン注入されない。ステップS19のイオン注入工程の後、フォトレジストパターンRP6は除去される。フォトレジストパターンRP6は、メモリセル領域1Aのソース部を露出する必要があり、このソース部はメモリゲート電極MGに隣接しているため、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の一部または全部がフォトレジストパターンRP6で覆われずに露出する場合もあり得る。そのような場合には、ステップS19のイオン注入で、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6に不純物n型不純物が導入注入されることになる。次に、図61~図64に示されるように、半導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP7を形成する。フォトレジストパターンRP7は、メモリゲートシャント領域1B全体と、キャパシタ形成領域1C全体と、周辺nMIS領域1D全体と、周辺pMIS領域1E全体とを覆い、かつ、メモリセル領域1Aのドレイン部を露出し、メモリセル領域1Aのソース部を覆うように、形成される。次に、フォトレジストパターンRP7をマスクイオン注入阻止マスクとして用いて、イオン注入を行う図10のステップS20。ステップS20のイオン注入では、メモリセル領域1Aのドレイン部の半導体基板1p型ウエルPW1にn型不純物がイオン注入によって導入注入されることにより、図61に示されるように、n-型半導体領域7bが形成される。この際、メモリセル領域1Aの半導体基板1p型ウエルPW1において、n-型半導体領域7bは、制御ゲート電極CGの側壁絶縁膜5を介してメモリゲート電極MGと隣合う側とは反対側の側壁に自己整合して形成されるが、これは、制御ゲート電極CGがイオン注入阻止マスクとして機能できるためである。n-型半導体領域7bは、メモリセル領域1Aに形成されるメモリセルのドレイン領域半導体領域MDの一部として機能することができる。ステップS20のイオン注入は、n型の不純物を注入するが、そのドーズ量は、例えば5×1014/cm2程度とすることができる。なお、ステップS20のイオン注入の際には、メモリゲートシャント領域1B、キャパシタ形成領域1C、周辺nMIS領域1Dおよび周辺pMIS領域1EはフォトレジストパターンRP7で覆われているため、それらの領域の半導体基板1やゲート電極GE1,GE2、下部電極LE、上部電極UE、およびコンタクト部MGaには、不純物はイオン注入されない。また、ステップS20のイオン注入の際には、メモリセル領域1Aのソース部もフォトレジストパターンRP7で覆われているため、メモリセル領域1Aのソース部の半導体基板1p型ウエルPW1には不純物はイオン注入されない。ステップS20のイオン注入工程の後、フォトレジストパターンRP7は除去される。フォトレジストパターンRP6は、メモリセル領域1Aのドレイン部を露出する必要があり、このドレイン部は制御ゲート電極CGに隣接しているため、メモリセル領域1Aの制御ゲート電極CGを構成するシリコン膜4の一部または全部がフォトレジストパターンRP7で覆われずに露出する場合もあり得る。しかしながら、そのような場合でも、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6がフォトレジストパターンRP6で覆われた状態とするすなわちフォトレジストパターンRP6の開口部端部がメモリゲート電極MGの直上ではなく制御ゲート電極CGの直上に位置するようにすることが好ましい。そうすることで、ステップS19イオン注入で、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6に不純物n型不純物が導入注入されることを防止することができる。また、n-型半導体領域7aとn-型半導体領域7bとを異なるイオン注入工程ステップS19のイオン注入工程およびステップS20のイオン注入工程で形成する場合について説明したが、他の形態として、n-型半導体領域7aとn-型半導体領域7bとを、同じイオン注入工程で形成することもできる。n-型半導体領域7aとn-型半導体領域7bとを、同じイオン注入工程で形成する場合には、フォトレジストパターンRP6がメモリセル領域1Aにおいてソース部だけでなくドレイン部も露出するより具体的にはメモリセル領域1A全体を露出するようにし、ステップS19のイオン注入で、n-型半導体領域7aとn-型半導体領域7bとを形成すればよい。この場合、フォトレジストパターンRP7の形成工程とステップS20のイオン注入工程とを省略できるため、製造工程数を低減できるという効果を得ることができる。一方、上述した工程のようにn-型半導体領域7aとn-型半導体領域7bとを異なるイオン注入工程ステップS19のイオン注入工程およびステップS20のイオン注入工程で形成した場合には、n-型半導体領域7aを形成するためのイオン注入ステップS19のイオン注入の条件と、n-型半導体領域7bを形成するためのイオン注入ステップS20のイオン注入の条件とを、異ならせることができる。このため、n-型半導体領域7aに相応しいイオン注入条件で、n-型半導体領域7aを形成することができ、n-型半導体領域7bに相応しいイオン注入条件で、n-型半導体領域7bを形成することができる。例えば、パンチスルーストッパp型ハロー領域を設けることが望ましいドレイン部のn-型半導体領域7bを形成する際のイオン注入ステップS20のイオン注入では、n型不純物とともにp型不純物例えばホウ素Bもイオン注入することができる。一方、パンチスルーストッパp型ハロー領域を設けなくともよいソース部のn-型半導体領域7aを形成する際のイオン注入ステップS20のイオン注入では、n型不純物のみp型不純物はイオン注入しないをイオン注入することができる。また、ドレイン部のn-型半導体領域7bの深さ接合深さを、ソース部のn-型半導体領域7aの深さ接合深さよりも深くすることができる。また、ドレイン部のn-型半導体領域7bの不純物濃度n型不純物濃度を、ソース部のn-型半導体領域7aの不純物濃度n型不純物濃度よりも低く小さくすることも可能となる。次に、図65~図68に示されるように、半導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP8を形成する。フォトレジストパターンRP8は、メモリセル領域1A全体と、メモリゲートシャント領域1B全体と、キャパシタ形成領域1C全体と、周辺pMIS領域1Eとを覆い、周辺nMIS領域1Dを露出するように、形成される。次に、フォトレジストパターンRP8をマスクイオン注入阻止マスクとして用いて、イオン注入を行う図10のステップS21。ステップS21のイオン注入では、周辺nMIS領域1Dの半導体基板1p型ウエルPW2にn型不純物例えばヒ素AsまたはリンPがイオン注入によって導入注入されることにより、図68に示されるように、n-型半導体領域7cが形成される。この際、周辺nMIS領域1Dの半導体基板1p型ウエルPW2において、n-型半導体領域7cは、ゲート電極GE1の側壁に自己整合して形成されるが、これは、ゲート電極GE1がイオン注入阻止マスクとして機能できるためである。n-型半導体領域7cは、周辺nMIS領域1Dに形成されるnチャネル型MISFETのソースドレイン領域の一部として機能することができる。なお、ステップS21のイオン注入の際には、メモリセル領域1A、メモリゲートシャント領域1B、キャパシタ形成領域1Cおよび周辺pMIS領域1EはフォトレジストパターンRP8で覆われているため、それらの領域の半導体基板1や制御ゲート電極CG、メモリゲート電極MG、コンタクト部MGa、下部電極LE、上部電極UEおよびゲート電極GE2には、不純物はイオン注入されない。ステップS21のイオン注入工程の後、フォトレジストパターンRP8は除去される。次に、図69~図72に示されるように、半導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP9を形成する。フォトレジストパターンRP9は、メモリセル領域1A全体と、メモリゲートシャント領域1B全体と、キャパシタ形成領域1C全体と、周辺nMIS領域1Dとを覆い、周辺pMIS領域1Eを露出するように、形成される。次に、フォトレジストパターンRP9をマスクイオン注入阻止マスクとして用いて、イオン注入を行う図10のステップS22。ステップS22のイオン注入では、周辺pMIS領域1Eの半導体基板1n型ウエルNWにp型不純物例えばホウ素Bがイオン注入によって導入注入されることにより、図72に示されるように、p-型半導体領域7dが形成される。この際、周辺pMIS領域1Eの半導体基板1n型ウエルNWにおいて、p-型半導体領域7dは、ゲート電極GE2の側壁に自己整合して形成されるが、これは、ゲート電極GE2がイオン注入阻止マスクとして機能できるためである。p-型半導体領域7dは、周辺pMIS領域1Eに形成されるpチャネル型MISFETのソースドレイン領域の一部として機能することができる。なお、ステップS22のイオン注入の際には、メモリセル領域1A、メモリゲートシャント領域1B、キャパシタ形成領域1Cおよび周辺nMIS領域1DはフォトレジストパターンRP9で覆われているため、それらの領域の半導体基板1や制御ゲート電極CG、メモリゲート電極MG、コンタクト部MGa、下部電極LE、上部電極UEおよびゲート電極GE1には、不純物はイオン注入されない。ステップS22のイオン注入工程の後、フォトレジストパターンRP9は除去される。次に、図73~図76に示されるように、制御ゲート電極CGおよびメモリゲート電極MGの側壁絶縁膜5を介して互いに隣合う側とは反対側の側壁上と、ゲート電極GE1,GE2の側壁上とに、例えば酸化シリコンなどの絶縁体からなる側壁絶縁膜サイドウォール、サイドウォールスペーサSWを形成する図10のステップS23。例えば、半導体基板1の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜を異方性エッチングエッチバックすることによって、制御ゲート電極CGおよびメモリゲート電極MGの側壁絶縁膜5を介して互いに隣合う側とは反対側の側壁上とゲート電極GE1,GE2の側壁上とに選択的にこの絶縁膜を残して、側壁絶縁膜SWを形成することができる。図75に示されるように、側壁絶縁膜SWは、上部電極UEの側壁側面上にも形成され得る。また、図示はしないけれども、下部電極LEにおいて、上部電極UEで覆われていない側壁があれば、その側壁上にも側壁絶縁膜SWが形成され得る。次に、図77~図80に示されるように、半導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP10を形成する。フォトレジストパターンRP10は、メモリゲートシャント領域1B全体と、キャパシタ形成領域1C全体と、周辺pMIS領域1Eとを覆い、メモリセル領域1Aと周辺nMIS領域1Dとを露出するように、形成される。次に、フォトレジストパターンRP10をマスクイオン注入阻止マスクとして用いて、イオン注入を行う図10のステップS24。ステップS24では、n型不純物例えばヒ素AsまたはリンPをイオン注入する。ステップS24のイオン注入におけるドーズ量は、例えば1×1015/cm2程度とすることができる。ステップS24のイオン注入では、メモリセル領域1Aのソース部およびドレイン部の半導体基板1p型ウエルPW1にn型不純物がイオン注入によって導入注入されることにより、高不純物濃度のn型半導体領域不純物拡散層8a,8bが形成される。また、ステップS24のイオン注入では、周辺nMIS領域1Dの半導体基板1p型ウエルPW2にn型不純物がイオン注入によって導入注入されることにより、高不純物濃度のn型半導体領域不純物拡散層8cが形成される。なお、n型半導体領域8aは、メモリセル領域1Aのソース部の半導体基板1p型ウエルPW1に形成され、n型半導体領域8bは、メモリセル領域1Aのドレイン部の半導体基板1p型ウエルPW1に形成される。この際、メモリセル領域1Aの半導体基板1p型ウエルPW1において、n型半導体領域8aは、メモリゲート電極MGの側壁絶縁膜5を介して制御ゲート電極CGと隣合う側とは反対側の側壁上の側壁絶縁膜SWに自己整合して形成され、n型半導体領域8bは、制御ゲート電極CGの側壁絶縁膜5を介してメモリゲート電極MGと隣合う側とは反対側の側壁上の側壁絶縁膜SWに自己整合して形成される。これは、ステップS24のイオン注入において、制御ゲート電極CGおよびメモリゲート電極MGとその側壁上の側壁絶縁膜SWとが、イオン注入阻止マスクとして機能できるためである。また、周辺nMIS領域1Dの半導体基板1p型ウエルPW2において、n型半導体領域8cは、ゲート電極GE1の側壁上の側壁絶縁膜SWに自己整合して形成されるが、これは、ゲート電極GE1とその側壁上の側壁絶縁膜SWとがイオン注入阻止マスクとして機能できるためである。なお、ステップS24のイオン注入の際には、メモリゲートシャント領域1B、キャパシタ形成領域1Cおよび周辺pMIS領域1EはフォトレジストパターンRP10で覆われているため、それらの領域の半導体基板1やゲート電極GE2、下部電極LE、上部電極UE、およびコンタクト部MGaには、不純物はイオン注入されない。ステップS24のイオン注入工程の後、フォトレジストパターンRP10は除去される。次に、図81~図84に示されるように、半導体基板1の主面上に、フォトリソグラフィ法を用いて、マスク層マスク用のレジストパターンとしてフォトレジストパターンRP11を形成する。フォトレジストパターンRP11は、メモリセル領域1A全体と、メモリゲートシャント領域1B全体と、キャパシタ形成領域1C全体と、周辺nMIS領域1D全体とを覆い、周辺pMIS領域1Eを露出するように、形成される。次に、フォトレジストパターンRP11をマスクイオン注入阻止マスクとして用いて、イオン注入を行う図10のステップS25。ステップS25では、p型不純物例えばホウ素Bをイオン注入する。ステップS25のイオン注入では、周辺pMIS領域1Eの半導体基板1n型ウエルNWにp型不純物がイオン注入によって導入注入されることにより、高不純物濃度のp型半導体領域不純物拡散層8dが形成される。この際、周辺pMIS領域1Eの半導体基板1n型ウエルNWにおいて、p型半導体領域8dは、ゲート電極GE2の側壁上の側壁絶縁膜SWに自己整合して形成されるが、これは、ゲート電極GE2とその側壁上の側壁絶縁膜SWとがイオン注入阻止マスクとして機能できるためである。なお、ステップS25のイオン注入の際には、メモリセル領域1A、メモリゲートシャント領域1B、キャパシタ形成領域1Cおよび周辺nMIS領域1DはフォトレジストパターンRP11で覆われているため、それらの領域の半導体基板1や制御ゲート電極CG、メモリゲート電極MG、ゲート電極GE1、下部電極LE、上部電極UE、およびコンタクト部MGaには、不純物はイオン注入されない。ステップS25のイオン注入工程の後、フォトレジストパターンRP11は除去される。また、n型半導体領域8aとn型半導体領域8bとn型半導体領域8cとを同じイオン注入工程ステップS24のイオン注入工程で形成する場合について説明したが、他の形態として、n型半導体領域8aとn型半導体領域8bとn型半導体領域8cとを異なるイオン注入工程で形成することもできる。メモリセル領域1Aにおいて、n-型半導体領域7aとそれよりも高不純物濃度のn型半導体領域8aとにより、メモリトランジスタのソース領域として機能するLDD構造のn型の半導体領域MSが形成され、n-型半導体領域7bとそれよりも高不純物濃度のn型半導体領域8bとにより、制御トランジスタ選択トランジスタのドレイン領域として機能するLDD構造のn型の半導体領域MDが形成される。また、周辺nMIS領域1Dにおいて、n-型半導体領域7cとそれよりも高不純物濃度のn型半導体領域8cとにより、nチャネル型MISFETのLDD構造のソースドレイン領域が形成され、周辺pMIS領域1Eにおいて、p-型半導体領域7dとそれよりも高不純物濃度のp型半導体領域8dとにより、pチャネル型MISFETのLDD構造のソースドレイン領域が形成される。次に、ソースおよびドレイン用の半導体領域n-型半導体領域7a,7b,7c、p-型半導体領域7d、n型半導体領域8a,8b,8cおよびp型半導体領域8dに導入された不純物を活性化するための熱処理である活性化アニールを行う図10のステップS26。このようにして、メモリセル領域1Aに不揮発性メモリのメモリセルMCが形成され、キャパシタ形成領域1Cに容量素子CPが形成され、周辺nMIS領域1Dにnチャネル型MISFETQnが形成され、周辺pMIS領域1Eにpチャネル型MISFETQpが形成される。この段階で、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の不純物濃度と、メモリゲートシャント領域1Bのコンタクト部MGaを構成するシリコン膜6とは、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くなっており、この不純物濃度の大小関係は、製造された半導体装置においても維持される。次に、金属シリサイド層11を形成するサリサイドSalicide:SelfAlignedSilicideプロセスを行う。まず、必要に応じてエッチング例えば希フッ酸などを用いたウェットエッチングを行う。これにより、n型半導体領域8a,8b,8cおよびp型半導体領域8dの上面表面と制御ゲート電極CGの上面とメモリゲート電極MGの上面側壁絶縁膜SWで覆われていない部分と上部電極UEの上面側壁絶縁膜SWで覆われていない部分と下部電極LEの上面容量絶縁膜DEおよび上部電極UEで覆われていない部分とを清浄化露出させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。それから、図85~図88に示されるように、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GE1,GE2、上部電極UE、n型半導体領域8a,8b,8cおよびp型半導体領域8dの上面表面上を含む半導体基板1の主面全面上に、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GE1,GE2、上部電極UEおよび側壁絶縁膜SWを覆うように、金属膜10を形成堆積する。この金属膜10は、例えばコバルトCo膜またはニッケルNi膜などからなり、スパッタリング法などを用いて形成することができる。それから、半導体基板1に対して熱処理を施すことによって、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GE1,GE2、上部電極UE、n型半導体領域8a,8b,8cおよびp型半導体領域8dの上層部分表層部分を金属膜10と反応させる。これにより、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GE1,GE2、上部電極UE、n型半導体領域8a,8b,8cおよびp型半導体領域8dの上部上面、表面、上層部に、シリコンと金属の反応層である金属シリサイド層11がそれぞれ形成される。金属シリサイド層11は、例えばコバルトシリサイド層金属膜10がコバルト膜の場合またはニッケルシリサイド層金属膜10がニッケル膜の場合とすることができる。その後、未反応の金属膜10を除去する。図89~図92にはこの段階の断面図が示されている。また、図91の断面図では示されないが、下部電極LEの上面のうち、上部電極UEおよび容量絶縁膜DEの積層パターンで覆われていない領域には、金属シリサイド層11が形成され得る。このようにして、図89~図92に示されるように、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GE1,GE2、n型半導体領域8a,8b,8c、p型半導体領域8d、および上部電極UEの上部上面、表面、上層部に、それぞれ金属シリサイド層金属シリサイド膜11が形成される。金属シリサイド層11を形成したことにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。次に、図93~図96に示されるように、半導体基板1の主面全面上に、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GE1,GE2、下部電極LE、上部電極UEおよび側壁絶縁膜SWを覆うように、層間絶縁膜として絶縁膜層間絶縁膜12を形成堆積する。絶縁膜12は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばCVD法などを用いて形成することができる。絶縁膜12の形成後、必要に応じてCMPChemicalMechanicalPolishing法などを用いて絶縁膜12の上面を平坦化する。次に、フォトリソグラフィ法を用いて絶縁膜12上に形成したフォトレジストパターン図示せずをエッチングマスクとして、絶縁膜12をドライエッチングすることにより、絶縁膜12にコンタクトホール開口部、貫通孔CNTを形成する。次に、コンタクトホールCNT内に、導電体部接続用導体部として、タングステンWなどからなる導電性のプラグPGを形成する。プラグPGを形成するには、例えば、コンタクトホールCNTの内部底部および側壁上を含む絶縁膜12上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールCNTを埋めるように形成し、絶縁膜12上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。なお、図面の簡略化のために、図93~図96では、プラグPGを構成するバリア導体膜および主導体膜を一体化して示してある。コンタクトホールCNTおよびそれに埋め込まれたプラグPGは、n型半導体領域8a,8b,8c、p型半導体領域8d、制御ゲート電極CG、メモリゲート電極MG、下部電極LEおよび上部電極UEの上部などに形成される。コンタクトホールCNTの底部では、半導体基板1の主面の一部が露出される。例えば、n型半導体領域8a,8b,8cやp型半導体領域8dの表面上の金属シリサイド層11の一部、制御ゲート電極CGやメモリゲート電極MGの表面上の金属シリサイド層11の一部、ゲート電極GE1,GE2の表面上の金属シリサイド層11の一部、下部電極LEや上部電極UEの表面上の金属シリサイド層11の一部などが露出される。なお、図93においては、n型半導体領域8bの表面上の金属シリサイド層11の一部が、コンタクトホールCNTの底部で露出して、そのコンタクトホールCNTを埋めるプラグPGと電気的に接続された断面が示されている。また、図94においては、メモリゲート電極MGのコンタクト部MGaの表面上の金属シリサイド層11が、コンタクトホールCNTの底部で露出して、そのコンタクトホールCNT1を埋めるプラグPGと電気的に接続された断面が示されている。また、図95においては、上部電極UEの表面上の金属シリサイド層11の一部が、コンタクトホールCNTの底部で露出して、そのコンタクトホールCNTを埋めるプラグPGと電気的に接続された断面が示されている。また、図96においては、n型半導体領域8cの表面上の金属シリサイド層11の一部が、コンタクトホールCNTの底部で露出して、そのコンタクトホールCNTを埋めるプラグPGと電気的に接続され、また、p型半導体領域8dの表面上の金属シリサイド層11の一部が、コンタクトホールCNTの底部で露出して、そのコンタクトホールCNTを埋めるプラグPGと電気的に接続された断面が示されている。次に、上記図1~図3および図97に示されるように、プラグPGが埋め込まれた絶縁膜12上に配線配線層M1を形成する。この配線M1を、ダマシン技術ここではシングルダマシン技術を用いて形成する場合について説明する。まず、プラグPGが埋め込まれた絶縁膜12上に絶縁膜層間絶縁膜14を形成してから、この絶縁膜14に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝絶縁膜14において配線M1が埋め込まれる溝を形成する。それから、半導体基板1の主面上すなわち配線溝の底部および側壁上を含む絶縁膜14上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成し、続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、銅を主導電材料とする第1層目の配線M1を形成する。配線M1は、絶縁膜14の配線溝に埋め込まれた状態となっている。なお、図面の簡略化のために、上記図1~図3および図97では、配線M1を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線M1は、プラグPGを介して、メモリトランジスタのソース領域半導体領域MS、制御トランジスタのドレイン領域半導体領域MD、制御ゲート電極CG、メモリゲート電極MGのコンタクト部MGa、上部電極UE、下部電極LE、ゲート電極GE1,GE2、nチャネル型MISFETQnやpチャネル型MISFETのソースドレイン領域などと電気的に接続される。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線埋込配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。次に、本実施の形態の主要な特徴と効果について、より詳細に説明する。本実施の形態では、同じ半導体基板1に不揮発性メモリのメモリセルMCと容量素子CPとが形成混載されている。この容量素子CPの下部電極LEは、制御ゲート電極CGと同層のシリコン膜4により形成され、容量素子CPの容量絶縁膜DEは、メモリトランジスタのメモリゲート絶縁膜メモリセル領域1Aの絶縁膜5と同層の絶縁膜5により形成され、容量素子CPの上部電極UEは、メモリゲート電極MGと同層のシリコン膜6により形成されている。これにより、不揮発性メモリのメモリセルMCと容量素子CPとが混載された半導体装置を、容易かつ的確に製造することができ、製造工程の簡略化や製造工程数の低減を図ることができる。このように、本実施の形態では、メモリゲート電極MGとコンタクト部MGaと上部電極UEとは、同層のシリコン膜6により形成されているが、不純物濃度は同じではない。具体的には、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の不純物濃度が、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くなっている。また、コンタクト部MGaを構成するシリコン膜6の不純物濃度が、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くなっている。これを別の表現で言うと、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度は、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の不純物濃度よりも低くなっており、また、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度は、コンタクト部MGaを構成するシリコン膜6の不純物濃度よりも低くなっている。このような不純物濃度の差を反映して、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の抵抗率は、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の抵抗率よりも低くなっており、また、コンタクト部MGaを構成するシリコン膜6の抵抗率は、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の抵抗率よりも低くなっている。つまり、メモリゲート電極MGを構成するシリコン膜6は、低不純物濃度またはノンドープのシリコン膜とすることが好ましく、上部電極UEを構成するシリコン膜6とコンタクト部MGaを構成するシリコン膜6とは、高不純物濃度のシリコン膜とすることが好ましいのである。このようにする理由について以下に説明する。メモリセル領域1Aにおいては、メモリ素子の特性の観点から、メモリゲート電極MGを構成するシリコン膜6の不純物濃度は、低くすることが望ましい。これは、メモリゲート電極MGの不純物濃度が少ない方が、絶縁膜5に隣接するメモリゲート電極MGの空乏化により、電荷保持時の絶縁膜5近傍のメモリゲート電極MGにおける電界が緩和され、それによって、電荷蓄積層窒化シリコン膜5bに対応からメモリゲート電極MGに電荷が移動しにくくなり、データが反転する現象を抑制できるため、データ保持データリテンション特性の面で有利だからである。このため、メモリセルMCのメモリゲート電極MGを構成するシリコン膜6を、ノンドープまたは低不純物濃度のシリコン膜とすることで、不揮発性メモリのデータ保持特性を向上することができる。一方、キャパシタ形成領域1Cにおいては、容量素子の電極は低抵抗であることが好ましいため、容量素子CPの上部電極UEを構成するシリコン膜6は、不純物濃度を高くして低抵抗率にすることが望ましい。また、容量素子CPの上部電極UEが低不純物濃度またはノンドープであると、上部電極UEの容量絶縁膜DEに隣接する領域が空乏化してしまい、この空乏化により容量素子CPの容量が低下する容量値の電圧依存性が大きくなる虞があるため、この観点でも、容量素子CPの上部電極UEを構成するシリコン膜6は、不純物濃度を高くすることが望ましい。このため、容量素子CPの上部電極UEを構成するシリコン膜6を、高不純物濃度のシリコン膜とすることで、容量値が不安定になるのを抑制または防止でき、容量素子CPのC-V特性をフラットにする容量値の電圧依存性を小さくすることができ、また、上部電極UEを低抵抗にすることができる。このため、容量素子CPの特性を向上させることができ、容量素子CPを有する半導体装置の性能を向上させることができる。つまり、上部電極UEの不純物濃度は高くし、メモリセルMCを構成するメモリゲート電極MGの不純物濃度は低くすることが、不揮発性メモリのメモリセルMCと容量素子CPとが混載された半導体装置の総合的な性能を向上させる上で、重要である。本実施の形態とは異なり、上部電極UEの不純物濃度とメモリゲート電極MGの不純物濃度が同じ場合には、両者を低不純物濃度とすると、容量素子CPの特性が低下し、一方、両者を高不純物濃度とすると、不揮発性メモリのデータ保持特性を向上させることが難しくなるため、不揮発性メモリと容量素子CPとが混載された半導体装置の性能向上には限界がある。それに対して、本実施の形態では、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の不純物濃度が、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高いことにより、不揮発性メモリのデータ保持特性の向上と、容量素子CPの特性向上とを両立させることができる。このため、不揮発性メモリと容量素子とを有する半導体装置の性能特性を向上させることができる。つまり、キャパシタ形成領域1Cの上部電極UEの不純物濃度とメモリセル領域1Aのメモリゲート電極MGの不純物濃度とが同じ場合に比べて、前者が後者よりも大きな換言すれば後者が前者よりも小さな本実施の形態では、メモリセル領域1Aのメモリゲート電極MGの不純物濃度が低いことで不揮発性メモリのデータ保持特性を向上でき、上部電極UEの不純物濃度が高いことで容量素子CPの特性向上を図ることができる。また、不揮発性メモリのデータ保持特性を向上させる観点からは、メモリゲート電極MGを構成するシリコン膜6をノンドープまたは低不純物濃度にすることが望ましいが、メモリゲート電極MGを構成するシリコン膜6の不純物濃度が1×1019/cm3以下であれば、より好ましく、これにより、不揮発性メモリのデータ保持特性をより的確に向上させることができる。また、容量素子CPの特性C-V特性向上や上部電極UEの低抵抗化の観点からは、上部電極UEを構成するシリコン膜6を高不純物濃度にすることが望ましいが、上部電極UEを構成するシリコン膜6の不純物濃度が1×1020/cm3以上であれば、より好ましく、これにより、容量素子CPの特性C-V特性をより的確に向上でき、また、上部電極UEをより的確に低抵抗化することができる。また、メモリゲート電極MGは、メモリセルアレイアレイ状に配列した複数のメモリセルMCを形成する際に、長い配線複数のメモリセルのメモリゲート電極同士を接続する配線を兼ねるため、メモリゲート電極MGの上部に金属シリサイド層11を形成することが好ましい。これにより、不揮発性メモリのデータ保持特性を向上させるためにメモリゲート電極MGを構成するシリコン膜6を低不純物濃度またはノンドープにした場合この場合メモリゲート電極MGを構成するシリコン膜6の抵抗率が高くなるにも、メモリゲート電極MG上の金属シリサイド層11が配線として機能できるため、メモリゲート電極MGの抵抗を低減して、不揮発性メモリの動作速度を向上させることができる。しかしながら、上記図74からも分かるように、コンタクト部MGaには段差があるため、コンタクト部MGaの段差の側壁側面21上に側壁絶縁膜SWこの側壁絶縁膜SWを側壁絶縁膜SWaと称するが形成される。このため、上記図86や上記図90からも分かるように、メモリゲート電極MGの上部に金属シリサイド層11をサリサイド技術で形成したとしても、コンタクト部MGa上に形成された金属シリサイド層11は、側壁絶縁膜SWaで分断され、コンタクト部MGaの段差の側壁21上と側壁絶縁膜SWaの下部とには金属層11は形成されない。このため、メモリゲート電極MGを構成するシリコン膜6を低不純物濃度またはノンドープのシリコン膜としたときに、コンタクト部MGaを構成するシリコン膜6もメモリゲート電極MGと同じ不純物濃度にした場合には、サリサイド技術で金属シリサイド層11を形成したとしても、金属シリサイド層11が形成されずに低抵抗化の効果を得にくい高抵抗領域がコンタクト部MGaに発生してしまう。コンタクト部MGaにおいて、この高抵抗領域は、絶縁膜5を介して制御ゲート電極CGに隣接する領域に発生し得る。コンタクト部MGa以外の領域のメモリゲート電極MGは、制御ゲート電極CGの側壁上に絶縁膜5を介してサイドウォールスペーサ状に形成されているが、このサイドウォールスペーサ状のメモリゲート電極MGは、コンタクト部MGaのこの高抵抗領域に一体的に連結されるため、コンタクト部MGaに高抵抗領域が存在すると、メモリゲート電極MGの抵抗を高めてしまう。これは、不揮発性メモリを有する半導体装置の性能例えば不揮発性メモリの動作速度を低下させる可能性がある。それに対して、本実施の形態では、コンタクト部MGaを構成するシリコン膜6の不純物濃度が、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くなっている。この不純物濃度の差を反映して、コンタクト部MGaを構成するシリコン膜6の抵抗率は、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の抵抗率よりも低くなっている。すなわち、不揮発性メモリのデータ保持特性を向上させるためにメモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度を低くしたとしても、コンタクト部MGaを構成するシリコン膜6の不純物濃度を高くして、コンタクト部MGaの低抵抗率化を図ることができる。このため、本実施の形態では、たとえコンタクト部MGaの段差の側壁21上と側壁絶縁膜SWaの下部とに金属シリサイド層11が形成されなくとも、コンタクト部MGaを構成するシリコン膜6自体を低抵抗率とすることができるため、コンタクト部MGaに高抵抗領域が発生するのを抑制または防止することができる。従って、メモリゲート電極MGに高抵抗部分が生じるのを抑制または防止でき、不揮発性メモリの動作速度を向上して不揮発性メモリを有する半導体装置の性能を向上させることができる。コンタクト部MGaに高抵抗領域が発生するのを抑制または防止する観点からは、コンタクト部MGaを構成するシリコン膜6を高不純物濃度にすることが望ましいが、コンタクト部MGaを構成するシリコン膜6の不純物濃度が1×1020/cm3以上であれば、より好ましく、これにより、コンタクト部MGaに高抵抗領域が発生するのをより的確に抑制または防止することができる。また、上部電極UEの上部にサリサイド技術を用いて金属シリサイド層11を形成することで、上部電極UEの抵抗を低下させることができるため、容量素子CPを有する半導体装置の性能特性を向上させることができる。しかしながら、上記図75からも分かるように、上部電極UEが下部電極LE上に乗り上げた構造を有しているため、下地の下部電極LEを反映して上部電極UEには段差があり、上部電極UEの段差の側壁側面22上に側壁絶縁膜SWこの側壁絶縁膜SWを側壁絶縁膜SWbと称するが形成される。このため、上記図87や図91からも分かるように、上部電極UEの上部に金属シリサイド層11をサリサイド技術で形成したとしても、上部電極UE上に形成された金属シリサイド層11は、側壁絶縁膜SWbで分断され、上部電極UEの段差の側壁22上と側壁絶縁膜SWbの下部とには金属シリサイド層11は形成されない。それに対して、本実施の形態では、上部電極UEを構成するシリコン膜6の不純物濃度が、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くなっている。この不純物濃度の差を反映して、上部電極UEを構成するシリコン膜6の抵抗率は、メモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の抵抗率よりも低くなっている。すなわち、不揮発性メモリのデータ保持特性を向上させるためにメモリセル領域1Aのメモリゲート電極MGを構成するシリコン膜6の不純物濃度を低くしたとしても、上部電極UEを構成するシリコン膜6の不純物濃度を高くして、上部電極UEの低抵抗率化を図ることができる。このため、本実施の形態では、たとえ上部電極UEの段差の側壁22上と側壁絶縁膜SWbの下部とに金属シリサイド層11が形成されなくとも、上部電極UEを構成するシリコン膜6自体を低抵抗率化することができるため、上部電極UEに高抵抗領域が発生するのを抑制または防止することができる。このため、不揮発性メモリとともに容量素子CPを有する半導体装置の性能を向上させることができる。このように、本実施の形態では、容量素子CPの上部電極UEを構成するシリコン膜6の不純物濃度を、メモリセルMCのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くしたことにより、不揮発性メモリと容量素子CPを有する半導体装置の性能を向上させることができる。また、コンタクト部MGaを構成するシリコン膜6の不純物濃度を、メモリセルMCのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くしたことにより、不揮発性メモリを有する半導体装置の性能を向上させることができる。また、本実施の形態では、容量素子CPの上部電極UEを構成するシリコン膜6とメモリゲートシャント領域1Bのコンタクト部MGaを構成するシリコン膜6との不純物濃度を、メモリセルMCのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くするために、上記ステップS14のイオン注入を用いている。すなわち、ステップS14のイオン注入では、メモリセル領域1Aのメモリゲート電極MGについては、フォトレジストパターンRP3で覆っておくことで不純物が注入イオン注入されるのを防止し、キャパシタ形成領域1Cの上部電極UEとメモリゲートシャント領域1Bのコンタクト部MGaとについては、フォトレジストパターンRP3で覆わずにn型不純物を注入イオン注入する。これにより、容量素子CPの上部電極UEを構成するシリコン膜6とメモリゲートシャント領域1Bのコンタクト部MGaを構成するシリコン膜6との不純物濃度を、メモリセルMCのメモリゲート電極MGを構成するシリコン膜6の不純物濃度よりも高くすることができる。このステップS14のイオン注入は、周辺nMIS領域1Dのシリコン膜4に対してイオン注入を行う工程でもある。周辺nMIS領域1Dのシリコン膜4に対してイオン注入を行うのは、周辺nMIS領域1Dに形成されるnチャネル型MISFETQn用のゲート電極GE1がn型のシリコン膜ここではステップS14のイオン注入によってn型不純物が導入されたシリコン膜4で形成されるようにするためである。このため、周辺nMIS領域1Dのシリコン膜4にn型不純物をイオン注入する工程と、容量素子CPの上部電極UEにn型不純物をイオン注入する工程と、メモリゲートシャント領域1Bのコンタクト部MGaにn型不純物をイオン注入する工程とを、同じイオン注入ステップS14のイオン注入工程として行うことで、半導体装置の製造工程数を低減することができる。また、ステップS14で上部電極UEに不純物をイオン注入するが、このときのイオン注入エネルギーを調整することで不純物イオンの注入深さを制御し、キャパシタ形成領域1Cの上部電極UEを構成するシリコン膜6の上層部分にn型不純物が注入されるが、上部電極UEの下の容量絶縁膜DEには、打ち込まれた不純物イオンが到達しないすなわち容量絶縁膜DEにはイオン注入されないようにすることが好ましい。これにより、ステップS14のイオン注入で、上部電極UEの下に位置する容量絶縁膜DEがダメージを受けるのを防止することができる。そして、ステップS14のイオン注入で上部電極UEの上層部分に注入された不純物を、ステップS17の熱処理で上部電極UEの厚み方向全体にわたって拡散させる。これにより、上部電極UEの下に位置する容量絶縁膜DEがダメージを受けるのを防止しながら、上部電極UE全体に不純物を拡散させて、上部電極UE全体を低抵抗率とすることができ、上部電極UEの低抵抗化を図ることができる。また、ステップS14で上部電極UEに不純物を注入イオン注入した後は、キャパシタ形成領域1C特に上部電極UEについては、イオン注入されないようにすることが好ましい。具体的には、上記ステップS16,S19,S20,S21,S22,S24,S25の各イオン注入の際には、キャパシタ形成領域1C特に上部電極UEがフォトレジストパターン上記フォトレジストパターンRP4,RP6,RP7,RP8,RP9,RP10に対応で覆われるようにし、それによって、キャパシタ形成領域1C特に上部電極UEについては、イオン注入されないようにすることが好ましい。特に、n型半導体領域8a,8b,8c形成用のイオン注入上記ステップS24のイオン注入に対応は、n型不純物をイオン注入するが、注入深さが比較的深いn-型半導体領域7a,7b,7c形成用のイオン注入よりも深いため、このイオン注入上記ステップS24のイオン注入に対応の際に、上部電極UEにはイオン注入されないようにすることが好ましい。これにより、これらのイオン注入工程で、上部電極UEの下に位置する容量絶縁膜DEがダメージを受けるのを的確に防止することができる。また、n-型半導体領域7a形成用のイオン注入上記ステップS19のイオン注入に対応におけるドーズ量は、n-型半導体領域7aとして相応しいドーズ量に設定し、n-型半導体領域7b形成用のイオン注入上記ステップS20のイオン注入に対応におけるドーズ量は、n-型半導体領域7bとして相応しいドーズ量に設定することが好ましい。また、n型半導体領域8a,8b形成用のイオン注入上記ステップS24のイオン注入に対応におけるドーズ量は、n型半導体領域8a,8bに相応しいドーズ量に設定することが好ましい。このため、これらソースまたはドレイン領域形成用のイオン注入ステップS19,S20,S24でコンタクト部MGaや上部電極UEに不純物を注入イオン注入した場合でも、コンタクト部MGaや上部電極UEの低抵抗化に望まれる不純物量には不足する虞がある。それに対して、本実施の形態のように、これらソースまたはドレイン領域形成用のイオン注入ステップS19,S20,S24とは別のイオン注入工程ここではステップS14で、より高いドーズ量でコンタクト部MGaや上部電極UEにイオン注入を行うことで、コンタクト部MGaや上部電極UEの不純物濃度を、好適な値まで的確に高めることができる。また、nチャネル型MISFETに相応しいn型シリコンのゲート電極GE1を形成するために、周辺nMIS領域1Dのシリコン膜4に対してイオン注入を行う工程は、ソースまたはドレイン領域形成用のイオン注入工程に比べて、高ドーズ量で行われる。このため、この高ドーズ量で行われるべき周辺nMIS領域1Dのシリコン膜4に対してイオン注入を行う工程ここではステップS14のイオン注入工程で、コンタクト部MGaや上部電極UEにもイオン注入を行うことで、各領域に相応しい不純物濃度でソースドレイン領域やゲート電極を形成しながら、コンタクト部MGaや上部電極UEを的確に高不純物濃度とすることができる。また、上述のように、ステップS14のイオン注入は、ソースまたはドレイン領域形成用のイオン注入ステップS19,S20,S24よりも、ドーズ量が大きい。すなわち、ステップS14のイオン注入におけるドーズ量は、n-型半導体領域7a形成用のイオン注入上記ステップS19のイオン注入に対応におけるドーズ量と、n-型半導体領域7b形成用のイオン注入上記ステップS20のイオン注入に対応におけるドーズ量と、n型半導体領域8a,8b形成用のイオン注入上記ステップS24のイオン注入に対応におけるドーズ量とのそれぞれよりも大きい。このとき、ステップS14のイオン注入におけるドーズ量が、n-型半導体領域7a形成用のイオン注入上記ステップS19のイオン注入に対応におけるドーズ量と、n-型半導体領域7b形成用のイオン注入上記ステップS20のイオン注入に対応におけるドーズ量と、n型半導体領域8a,8b形成用のイオン注入上記ステップS24のイオン注入に対応におけるドーズ量との合計よりも大きければ、より好ましい。このようにすることで、たとえn-型半導体領域7a形成用のイオン注入ステップS19のイオン注入やn-型半導体領域7b形成用のイオン注入ステップS20のイオン注入やn型半導体領域8a,8b形成用のイオン注入ステップS24のイオン注入でメモリゲート電極MGに不純物が注入されたとしても、メモリゲート電極MGを、上部電極UEおよびコンタクト部MGaよりも、低不純物濃度とすることができる。また、不揮発性メモリのデータ保持特性を高める効果は、製造された半導体装置において、メモリゲート電極MGがノンドープのシリコン膜となっている場合が最も大きく、不純物が導入されている場合でも、不純物濃度が低い方がより効果が大きい。このため、ステップS9でシリコン膜6を形成する際に、ノンドープのシリコン膜としてシリコン膜6を形成すれば、製造された半導体装置におけるメモリゲート電極MGの不純物濃度を低くしやすいため、より好ましい。その後の工程では、メモリゲート電極MGを構成するシリコン膜6にはできるだけ不純物が導入されないようにすれば、製造された半導体装置におけるメモリゲート電極MGの不純物濃度を低くできるため、不揮発性メモリのデータ保持特性を高める上では有利である。ステップS9でシリコン膜6をノンドープのシリコン膜として形成し、その後の各工程で、メモリゲート電極MGを構成するシリコン膜6に不純物が導入イオン注入されないようにすれば、製造された半導体装置のメモリゲート電極MGをノンドープとすることができる。しかしながら、n-型半導体領域7a形成用のイオン注入上記ステップS19のイオン注入に対応やn型半導体領域8a形成用のイオン注入上記ステップS24のイオン注入に対応でメモリゲート電極MGの一部または全部に不純物が注入イオン注入された場合でも、メモリゲート電極MGは比較的低不純物濃度にできるため、不揮発性メモリのデータ保持特性を高める効果を得ることができる。また、ステップS14でイオン注入するn型不純物としては、リンPまたはヒ素Asなどを用いることができるが、リンPを用いることが、より好ましい。これは、ヒ素AsよりもリンPの方が拡散しやすいすなわちSi領域中の拡散係数が大きいため、ステップS14でリンPをイオン注入した方が、ステップS17の熱処理でシリコン膜4,6の厚み方向全体に不純物ここではリンを拡散させやすいからである。また、n-型半導体領域7a,7bを形成するためのイオン注入ステップS19,S20のイオン注入に対応で注入するn型不純物としては、リンPまたはヒ素Asなどを用いることができるが、ヒ素Asを用いることが、より好ましい。これは、n-型半導体領域7aは、深さ接合深さが浅いため、シリコン領域中の拡散係数が小さいリンよりも小さいヒ素をイオン注入した方が、浅いn-型半導体領域7a,7bを形成しやすいからである。また、n-型半導体領域7bを形成するためのイオン注入ステップS20のイオン注入に対応では、n型不純物とともにp型不純物例えばホウ素Bをイオン注入することもでき、これにより、n-型半導体領域7bを包み込むように、パンチスルーストッパ用のp型ハロー領域を形成することができる。また、n型半導体領域8a,8bを形成するためのイオン注入ステップS24のイオン注入に対応で注入するn型不純物としては、リンPまたはヒ素Asなどを用いることができるが、ヒ素AsとリンPの両方を用いることが、より好ましい。これは、n型半導体領域8a,8bの低抵抗化とn接合の低電界化を両立できるからである。図98は、本実施の形態の変形例におけるメモリゲートシャント領域1Bの要部断面図であり、上記図2に対応するものである。上記図1~図5の半導体装置では、上記図2からも分かるように、コンタクト部MGaが制御ゲート電極CG上に乗り上げていたすなわちコンタクト部MGaの一部が制御ゲート電極CG上に位置していたのに対して、図98に示される変形例の半導体装置では、コンタクト部MGaが制御ゲート電極CG上に乗り上げていないすなわちコンタクト部MGaは制御ゲート電極CG上に位置する部分を有していない。それ以外の構造は、図98に示される変形例の半導体装置は、上記図1~図5の半導体装置と基本的には同じである。図98の変形例の半導体装置のように、コンタクト部MGaが制御ゲート電極CG上に乗り上げていない場合であっても、上記図1~図5の半導体装置と同様にコンタクト部MGaの不純物濃度を高めることは有効である。すなわち、コンタクト部MGaが制御ゲート電極CG上に乗り上げていない場合であっても、図98のようにコンタクト部MGaの段差の側壁側面21上に側壁絶縁膜SWaが形成され得る。このため、メモリゲート電極MGの上部に金属シリサイド層11をサリサイド技術で形成したとしても、コンタクト部MGa上に形成された金属シリサイド層11は、側壁絶縁膜SWaで分断され、コンタクト部MGaの段差の側壁21上と側壁絶縁膜SWaの下部とには金属層1は形成されない状態となり得る。このため、図98に示されるコンタクト部MGaにも、上記図2のコンタクト部MGaと同様の不純物濃度を適用することで、上記図1~図5の半導体装置と同様の効果を得ることができる。すなわち、上記図1~図5の半導体装置と同様に図98の変形例の半導体装置でも、たとえコンタクト部MGaの段差の側壁21上と側壁絶縁膜SWaの下部とに金属シリサイド層11が形成されなくとも、コンタクト部MGaを構成するシリコン膜6自体を低抵抗率とすることができるため、コンタクト部MGaに高抵抗領域が発生するのを抑制または防止することができる効果を得られる。これにより、メモリゲート電極MGに高抵抗部分が生じるのを抑制または防止でき、不揮発性メモリの動作速度を向上して不揮発性メモリを有する半導体装置の性能を向上させることができる。また、後述の実施の形態2においても、図98のようなコンタクト部MGaを適用することもできる。実施の形態2本実施の形態においては、上記実施の形態1の不揮発性メモリの制御ゲート電極CGを絶縁膜とシリコン膜4との積層膜で形成する場合について説明する。図99~図102は、本実施の形態の半導体装置の要部断面図であり、図99には、不揮発性メモリのメモリセル領域1Aの要部断面図が示され、図100および図101には、メモリゲートシャント領域1Bの要部断面図が示され、図102には、キャパシタ形成領域1Cの要部断面図が示されている。図99に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極CGがシリコン膜4と絶縁膜31との積層膜積層パターン、積層構造で構成されている。より具体的には、制御ゲート電極CGが、シリコン膜4とシリコン膜4上の絶縁膜31aと絶縁膜31a上の絶縁膜31bとの積層膜積層膜パターンで構成されている。絶縁膜31は、シリコン膜4上の絶縁膜31aと絶縁膜31a上の絶縁膜31bとで構成されており、絶縁膜31aは、絶縁膜31bより薄く形成されている。絶縁膜31aは、好ましくは酸化シリコン膜からなり、絶縁膜31bは、好ましくは窒化シリコン膜からなる。本実施の形態においては、メモリセルの制御ゲート電極CGの上部に絶縁膜31ここでは絶縁膜31a,31bが形成されているため、メモリセルの制御ゲート電極CG上には、金属シリサイド層11は形成されていない。すなわち、上記実施の形態1においてシリコン膜4とその上部の金属シリサイド層11によって形成されていた制御ゲート電極CGを、シリコン膜4と絶縁膜31との積層膜によって形成された制御ゲート電極CGに置き換えたものが、本実施の形態の半導体装置に相当している。本実施の形態の半導体装置のメモリセルの他の構成は、上記実施の形態1と同様であるので、ここではその説明は省略する。図100に示されるように、本実施の形態におけるメモリゲートシャント領域1Bにおいては、制御ゲート電極CGがシリコン膜4と絶縁膜31との積層膜で構成されている構成が考えられる。一方、図101に示されるように、メモリゲートシャント領域1Bにおいては、本実施の形態で形成される絶縁膜31を除去することにより、上記実施の形態1と同じ構成制御ゲート電極CGを構成するシリコン膜4上に絶縁膜31が無い構成となる場合も考えられる。但し、図101のようにメモリゲートシャント領域1Bを形成した場合は、シリコン膜4制御ゲート電極CG上の絶縁膜31が除去された分、メモリセル領域1Aに形成された制御ゲート電極CG絶縁膜31を含むよりも、メモリゲートシャント領域1Bに形成された制御ゲート電極CG絶縁膜31を含まずの高さが低くなる。このため、制御ゲート電極CGに乗り上げる状態でコンタクト部MGaを形成しても、図101の場合には、絶縁膜31が除去された分、メモリゲートシャント領域1Bに形成される素子の高さが低くなるので、図100の場合に比べて、絶縁膜12の形成膜厚を薄くすることができる。このため、コンタクトホールCNTを形成する際に、形状異常を発生させることなく、所望のコンタクトホールCNTを形成することができ、半導体装置の信頼性を向上させることが可能となる。ここで、図101の場合は、メモリゲートシャント領域1Bで絶縁膜31が除去されている場合に対応し、図100の場合は、メモリセル領域1Aだけでなくメモリゲートシャント領域1Bでも制御ゲート電極CGの上部に絶縁膜31が存在する場合に対応する。図100、図101どちらの場合においても、図面では、制御ゲート電極CGが延在する方向に垂直な方向にコンタクト部MGaが延在しているが、レイアウトによっては、制御ゲート電極CGが延在する方向と同じ方向にコンタクト部MGaが延在するように形成してもよい。これは、上記実施の形態1についても同様である。メモリゲートシャント領域1Bにおけるその他の構成は、上記実施の形態1と同様であるので、その説明を省略する。図102に示されるキャパシタ形成領域1Cに形成される容量素子CPの構成は、上記実施の形態1と同じ構成となる。これは、図101の場合と同様に、キャパシタ形成領域1Cでは下部電極LEの上部に形成された絶縁膜31を除去するからである。そうすることにより、下部電極LEと上部電極UEとの間に形成される絶縁膜の膜厚が薄くなり、上記実施の形態1~3と同様に、下部電極LEと上部電極UEとの間の絶縁膜は、絶縁膜5と同層の容量絶縁膜DEのみとなるため、絶縁膜31を形成することによる容量素子CPの容量の減少を回避することが可能となり、半導体装置の性能を向上させることができる。次に、本実施の形態の半導体装置の製造工程について説明する。図103~図114は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図103、図107および図111には、メモリセル領域1Aの要部断面図が示され、図104、図108および図112には、メモリゲートシャント領域1Bの要部断面図が示され、図105、図109および図113には、キャパシタ形成領域1Cの要部断面図が示され、図106、図110および図114には、周辺nMIS領域1Dと周辺pMIS領域1Eの要部断面図が示されている。本実施の形態の半導体装置の製造工程は、上記実施の形態1の半導体装置の製造工程と基本的には同じであるため、以下では、主として上記実施の形態1の製造工程との相違点について説明する。上記実施の形態1と同様にして上記ステップS6までを行った後、本実施の形態では、上記ステップS6と上記ステップS7との間に、図103~図106に示されるように、シリコン膜4上に絶縁膜31を形成する工程が追加される。絶縁膜31形成工程は、シリコン膜4上に絶縁膜31aを形成する工程と、絶縁膜31a上に絶縁膜31bを形成する工程とを有している。それから、上記ステップS7において、上記実施の形態1ではシリコン膜4をパターニングして制御ゲート電極CGおよび下部電極LEを形成したが、本実施の形態では、シリコン膜4と絶縁膜31との積層膜をパターニングすることで、図107~図110に示されるように、シリコン膜4と絶縁膜31との積層膜パターンからなる制御ゲート電極CGおよび下部電極LEを形成する。それから、ステップS7とステップS8との間に、図111~図114に示されるように、絶縁膜31を除去すべき領域において、適宜絶縁膜31の除去を行う。この際、メモリセル領域1Aでは絶縁膜31を除去せずに残存させ、キャパシタ形成領域1Cと上記周辺nMIS領域1Dと周辺pMIS領域1Eとでは絶縁膜31を除去する。メモリゲートシャント領域1Bについては、絶縁膜31を除去せずに残せば上記図100の構造が得られ、絶縁膜31を除去すれば上記図101の構造が得られる。図112では、絶縁膜31を除去した場合上記図101の構造が得られる場合が示されている。以降の工程ステップS8およびそれ以降の工程は、上記実施の形態1と基本的には同様であるため、ここではその説明は省略する。本実施の形態においても、上記実施の形態1と同様の効果を得ることができる。また、それに加えて、本実施の形態では、制御ゲート電極CGをシリコン膜4と絶縁膜31より特定的には絶縁膜31a,31bとの積層膜で形成するため、シリコン膜4を上記実施の形態1よりも薄く形成した場合においても、制御ゲート電極CGの側壁にサイドウォールスペーサ状に形成されるメモリゲート電極MGの高さを確保することができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"