"メモリデバイスの動作方法であって、メモリセルがゲート、ソース及びドレインを有し、複数の行および複数の列によって規定される複数のメモリセルを備えるメモリアレイを準備する工程と、それぞれが前記複数の行の1つに対応する複数のワード線を準備し、前記メモリセルの各々のゲートがワード線に電気的に接続するようにする工程と、それぞれが前記複数の列の1つに対応する複数のビット線を準備し、前記メモリセルの各々のソースとドレインが第1のビット線と第2のビット線とに電気的に接続するようにする工程と、前記メモリセルの少なくとも1つをプログラミングする工程とを有し、前記プログラミングする工程が、前記プログラミングされる少なくとも1つのメモリセルの前記第1のビット線に第1のバイアスを印加し、前記プログラミングされる少なくとも1つのメモリセルの前記第2のビット線に第2のバイアスを印加し、前記プログラミングされる少なくとも1つのメモリセルの前記ワード線に第3のバイアスを印加することを備え、前記第3のバイアスの電圧レベルが、前記第1および第2のバイアスの電圧レベルよりも低いことを特徴とするメモリデバイスの動作方法。請求項1記載の方法において、前記メモリセルのそれぞれが、ソース領域とドレイン領域との間で規定されるチャンネル領域、前記チャンネル領域の上に設けられるトラッピング層、および、前記トラッピング層と前記チャンネル領域との間に設けられる誘電体層を備え、正帯電ホールが、前記誘電体層を介して前記トラッピング層に突き抜けることを特徴とするメモリデバイスの動作方法。請求項1記載の方法において、前記方法が、前記メモリセルの少なくとも1つを読み出す工程をさらに有し、前記読み出し工程が、前記読み出される少なくとも1つのメモリセルの前記第1のビット線に第4のバイアスを印加し、前記読み出される少なくとも1つのメモリセルの前記第2のビット線に第5のバイアスを印加し、前記読み出される少なくとも1つのメモリセルの前記ワード線に第6のバイアスを印加することを備え、前記第6のバイアスの電圧レベルが前記第4および第5のバイアスの電圧レベルよりも高いことを特徴とするメモリデバイスの動作方法。請求項1記載の方法において、前記メモリアレイが、仮想接地メモリアレイであることを特徴とするメモリデバイスの動作方法。請求項1記載の方法において、前記方法が、前記メモリセルの少なくとも1つを消去する工程をさらに有し、前記消去する工程が、前記消去される少なくとも1つのメモリセルの前記第1のビット線に第7のバイアスを印加し、前記消去される少なくとも1つのメモリセルの前記第2のビット線に第8のバイアスを印加し、前記消去される少なくとも1つのメモリセルの前記ワード線に第9のバイアスを印加することを備え、前記第9のバイアスの電圧レベルが、前記第7および第8のバイアスの電圧レベルよりも低いことを特徴とするメモリデバイスの動作方法。請求項1記載の方法において、前記メモリデバイスが基板を有し、前記複数のビット線が前記基板の内部に形成された埋込拡散エリアであり、前記ワード線が、前記基板の上に形成されたコンタクトストライプからなり、1つの列内のメモリセルは少なくとも1つのビット線を共有し、1つの行内のメモリセルは少なくとも1つのワード線を共有していることを特徴とするメモリデバイスの動作方法。請求項1記載の方法において、連続的な列の中のメモリセルは、前記トラッピング層の交互の側でプログラムされることを特徴とするメモリデバイスの動作方法。請求項7記載の方法において、前記方法が、少なくとも1つのメモリセルを読み出す工程をさらに有し、前記メモリセルを読み出す工程が、前記メモリセルがプログラムされた前記ビット線を介して電流を感知することを特徴とするメモリデバイスの動作方法。請求項1記載の方法において、前記メモリアレイ内の前記メモリセルの全てが、前記トラッピング層の同じ側でプログラムされることを特徴とするメモリデバイスの動作方法。請求項9記載の方法において、前記方法が、少なくとも1つのメモリセルを読み出す工程をさらに有し、前記メモリセルを読み出す工程が、前記メモリセルのプログラムされた側と反対側にある前記ビット線を介して電流を感知することを特徴とするメモリデバイスの動作方法。しかしながら、大きな消費電力やプログラム障害および読み出し障害などのような一定の問題が従来のフラッシュメモリに関連付けられている。大きな消費電力は、プログラム動作および消去動作に対するエレクトロントンネル効果を誘導するのに必要とされる高いプログラム電圧および消去電圧のせいである。プログラム障害および読み出し障害は、あるメモリセルをプログラムまたは読み出している間に、選択されなかった隣接するメモリセルに対して生じる電流漏れに関係する。フラッシュメモリアレイ内の障害は一般的に次の現象に言う。すなわち、メモリアレイ内の1つの選択されたセルが読み出されているまたはプログラミングされている時に、同じワード線またはビット線を共有する他のプログラムされたメモリセルが、選択されたセルのエレクトロントンネル効果によって引き起こされた電流漏れに直面しても良いし、および、フローティングゲート内に蓄えられたエレクトロンのロスが、プログラムされた状態から消去された状態への変化をもたらしても良い。読み出し障害は図1に関して説明され、それは、従来のフローティングゲートのメモリセルを構成するフラッシュメモリアレイを示す。図1に関して、フラッシュメモリアレイ100は、複数のワード線WL1,WL2,...,WL6と、複数のビット線BL1,BL2,...,BL5を備えている。ワード線とビット線との各交点は1つのメモリセルを規定する。また、メモリセルのそれぞれには1つのフローティングゲート図示せずが含まれている。図示されるように、ワード線WL3とビット線BL2,BL3とに対応するメモリセルAは、対応するワード線およびビット線をバイアスすることによって選択される。たとえば、ワード線WL3が3Vにバイアスされ、ビット線BL2が0.3Vにバイアスされ、ビット線BL3が1.5Vにバイアスされている。ワード線WL1,WL2,WL4,WL5,WL6は接地され0V、ビット線BL1,BL4,BL5はバイアスされていないまたはフローティング浮動しているF。そのようなバイアス状態の下で、セルAに記憶された情報が読み出されても良い。一方、同じワード線またはビット線をセルAと共有するメモリセルもまた、あるバイアスの下にある。たとえば、セルBは、同じワード線WL3およびビット線BL2をセルAと共有する。それ故に、ビット線BL2がセルBのドレインに対応していると考えると、セルBのゲートとドレインとの間には電界が存在し、その電界が、セルBを通るリーク電流を誘導する。セルBを通るリーク電流はそのしきい値電圧に依存し、しきい値電圧はそのフローティングゲート内のエレクトロン密度に依存する。より低いしきい値電圧は、より高いリーク電流をもたらす。同様に、セルC,Dは、ビット線BL2,BL3でのバイアスにより電流漏れにそれぞれ直面することもある。隣接するセル、たとえばセルB,C,Dを通るリーク電流は、ビット線BL2,BL3を流れ、セルAのセンシングエラーを生成することもある。それ故に、本発明の目的は、低消費電力、低減されたリーク問題、および単純なプロセスを伴った新規なフラッシュメモリ、新規なプログラミング方法、およびそのセンシングスキームを提供することである。本発明によれば、ワード線、第1のビット線、および第2のビット線を備えた不揮発性メモリセルを動作させる方法であって、前記方法は、前記メモリセルをプログラミングする工程を有し、前記プログラミングする工程が、高い正電圧のバイアスを前記第1のビット線に印加し、接地バイアスを前記第2のビット線に印加し、高い負電圧のバイアスを前記ワード線に印加することを備え、前記メモリセルが、制御ゲート、ソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域との間で規定されるチャンネル領域、前記チャンネル領域の上に設けられるトラッピング層、および、前記トラッピング層と前記チャンネル領域との間に設けられる誘電体層を有し、前記制御ゲートが前記ワード線に対応し、前記ソースおよびドレインの一方が前記第1のビット線に対応し、前記ソースおよびドレインの他方が前記第2のビット線に対応し、正帯電ホールが前記誘電体層を介して前記トラッピング層に突き抜ける不揮発性メモリセルの動作方法を提供する。また、本発明によれば、第1のビット線、第2のビット線、およびワード線を備えたフラッシュメモリセルの動作方法であって、前記方法は、前記メモリセルを消去する工程を有し、前記消去する工程が、前記第1のビット線に第1のバイアスを印加し、前記第2のビット線に第2のバイアスを印加し、前記ワード線に第3のバイアスを印加することを備え、前記メモリセルが、ソース、ドレイン、前記ソースと前記ドレインとの間で規定されるチャンネル領域、前記チャンネル領域の上に形成される第1の誘電体層、前記第1の誘電体層の上に形成されるトラッピング層、前記トラッピング層の上に形成される第2の誘電体層、および、前記第2の誘電体層の上に形成される制御ゲートを備え、前記制御ゲートが前記ワード線に対応し、前記ソースおよびドレインの一方が前記第1のビット線に対応し、前記ソースおよびドレインの他方が前記第2のビット線に対応し、前記第1、第2、および第3のバイアスを選択して、エレクトロンが前記第1および第2の誘電体層を介して前記トラッピング層に突き抜けるようにするフラッシュメモリセルの動作方法を提供する。さらに、本発明によれば、メモリデバイスの動作方法であって、複数の行および複数の列によって規定される複数のメモリセルを備えるメモリアレイを準備する工程と、それぞれが前記複数の行の1つに対応する複数のワード線を準備し、前記メモリセルの各々がワード線に対応するようにする工程と、それぞれが前記複数の列の1つに対応する複数のビット線を準備し、前記メモリセルの各々が第1のビット線と第2のビット線とに対応するようにする工程と、前記メモリセルの少なくとも1つをプログラミングする工程とを有するメモリデバイスの動作方法を提供する。前記プログラミングする工程は、前記メモリセルの前記第1のビット線に第1のバイアスを印加し、前記メモリセルの前記第2のビット線に第2のバイアスを印加し、前記メモリセルの前記ワード線に第3のバイアスを印加することをさらに備え、前記第3のバイアスの電圧レベルが、前記第1および第2のバイアスの電圧レベルよりも低くなるようにする。本発明のさらなる目的および利点は、以下の説明の中で一部分説明され、その一部分では明細書の記載から自明であり、または本発明の実施によって確認される。本発明の目的および利点は、添付される請求項の中で特に指摘された要素および組合せによって実現および達成される。上述の一般的な記述と以下の詳細な説明とは典型的および説明的なものだけであり、請求項に記載されるように、本発明の制限ではない。本明細書に組み込まれその一部を構成する添付図面は、本発明における実施の形態とその説明とを示し、本発明の目的、利点、および原理を説明するのに役立つ。ここで、本発明の好適な実施の形態が詳細に説明され、その好適な実施の形態の例が添付図面で示される。可能な限り、同一の符号が添付図面を通して使用され、同一または類似の部材が言及されるようにする。本発明によれば、ホットホール注入窒素エレクトロンストレージPHINES用セルの新規なフラッシュメモリデバイスとその製造方法とが提供され、メモリデバイスはメモリセルのマトリックスを含んだメモリアレイを備えている。図2は、本発明による典型的なPHINES用メモリセル200のセル構造を示している。図2を参照すると、2つの拡散領域、すなわちその内部に形成されたソース204およびドレイン206を半導体基板202に設けている。半導体基板202は、シリコンなどのような従来の半導体材料からなっても良い。チャンネル領域208は、ソース204とドレイン206との間に半導体基板202の領域として規定されている。多層ゲート構造210は、第1の絶縁層212、トラッピング層214、第2の絶縁層216、および制御ゲート218を含めてチャンネル領域上に形成されている。第1の絶縁層212は酸化シリコンからなり、トラッピング層214は窒化シリコンからなり、第2の絶縁層216は酸化シリコンからなり、制御ゲート218は多結晶シリコン、金属、金属ケイ素化合物、またはそれらの組合せからなる。1つの態様では、制御ゲート218はメモリアレイのワード線に対応し、ソース204およびドレイン206はメモリアレイのビット線に対応する。それ故に、各メモリセルは、対応するワード線、一対の対応するビット線、または、第1のビット線および第2のビット線を有する。図2は、メモリセル200をプログラムする前のトラッピング層214内のエレクトロンの分布形状を示す。図2で示されるエレクトロン形状が一定の縮尺率で描けないことは理解されるべきである。また、MOS構造は一般に対称的であり、ソースおよびドレインは交換可能であることが理解されるべきである。それ故に、上記および次の記載では、メモリセル200のソースおよびドレイン、すなわち第1および第2のビット線は、その機能または本発明の特許請求の範囲に影響せずに交換可能であることもある。次に、メモリセル200の動作が図2に関して説明される。プログラム中に、プログラムバイアスがワード線およびビット線に印加される。詳細には、ワード線すなわち制御ゲート218は高い負電圧、たとえば-5Vにバイアスされ、メモリセル200の第1のビット線すなわちソース204は接地され、メモリセル200の第2のビット線すなわちドレイン206は高い正電圧、たとえば5Vにバイアスされている。そのようなバイアス状態の下で、水平方向の電界はチャンネル208に沿って生成され、垂直方向の電界は構造210を横切って生成される。水平方向の電界はドレイン206からソース204に向けて正帯電ホールを引き寄せる。ホールは水平方向の電界によって加速され、より高いエネルギーを達成する。第1の誘電体層212のバリアポテンシャルをばらばらにするのに十分なエネルギーをホールが達成すると、垂直方向の電界の誘導によりホールのうち幾つかは第1の誘電体層212を通してトラッピング層214の中へ注入されまたは突き抜け、その中でトラップされる。詳細には、ホールは、トラッピング層214の右側に注入される。トラッピング層214の左側は一般にホールを欠いている。それ故に、トラッピング層214の帯電分布は、トラップされたホールにより変更される。第1の誘電体層212を介してトラッピング層214に突き抜けるのに十分なエネルギーをホールが得られるようにするために必要とされる電界をバイアス状態が提供している間に、異なるバイアス電圧がワード線と第1および第2のビット線とに印加されてメモリセルをプログラムする。メモリセル200を読み出すために、ドレイン206が接地されている間に、3Vのバイアスがワード線すなわち制御ゲート218に印加される。1.5Vのバイアスがソース204に印加される。その結果として、チャンネルがチャンネル領域208に生成される。次に、メモリセル200の外部のセンシング回路図示せずは、ソース204とドレイン206との間のバイアス差によりチャンネルを通る電流を感知する。メモリセル200がプログラムされる場合、トラッピング層214にはトラップされた正帯電ホールが含まれる。それ故に、プログラムされていないメモリセル200と比較して、プログラムされたメモリセル200のしきい値電圧は、トラップされたホールのため、より低くなり、その結果、センシング回路に感知される電流は、プログラムされていないメモリセル200よりもプログラムされたメモリセル200の方が高くなる。1の状態が、より高いセンシング電流の状態を示し、0の状態が、より低いセンシング電流の状態を示す場合には、プログラムされたメモリセル200は1の状態であり、プログラムされていないメモリセル200は0の状態である。メモリセル200を消去するために、ワード線すなわち制御ゲート218が高い負電圧、たとえば-8Vにバイアスされ、メモリセル200における第1のビット線および第2のビット線、すなわちソース204およびドレイン206の両方は高い正電圧、たとえば10Vにバイアスされる。制御ゲート218とソース204とドレイン206との間には垂直方向の強い電界が形成され、制御ゲート218内のエレクトロンは、引き寄せられ、すなわち、第2の酸化層216を通ってトラッピング層214に突き抜ける。エレクトロンと正帯電ホールとは再結合されまたはトラッピング層214内で補われる。その結果として、トラッピング層214はプログラミング前の状態まで回復され、メモリセル200のしきい値電圧は、0状態に対応するより高いレベルまで上昇される。同様に、メモリセル200を読み出しおよび消去するために印加可能なバイアスは、上述された典型的なバイアスに限定されない。所望な読み出しおよび消去の結果が得られるなら、様々な電圧が印加されても良い。従って、上述されたように、メモリセル200の動作は低出力動作であり、マスストレージ用途に適切である。また、本発明によれば、複数のメモリセル200がメモリアレイを形成するために配列されている。1つの態様では、メモリアレイは、仮想接地アレイとして形成されており、ビット線は埋込拡散エリアであり、ワード線は、多結晶シリコンのストライプ薄い層のようなゲートコンタクトである。列内のメモリセルは同じビット線または埋込拡散エリアを共有しても良いし、行内のメモリセルは同じワード線を共有しても良い。こうして、メモリアレイは接触せず、かつ、何らの電界絶縁も必要としない。それ故に、本発明は、非常に高密度のメモリデバイスを実現可能にする。また、本発明によれば、読み出し障害を低減したフラッシュメモリデバイスの新規なデータパターンを提供する。図3は、読み出し障害を低減したデータパターンにおける第1の実施の形態を示す。図4は、読み出し障害を低減したデータパターンにおける第2の実施の形態を示す。図3を参照すると、フラッシュメモリアレイ300には、複数のワード線WL1,WL2,...,WL6と、複数のビット線BL1,BL2,...,BL5とが含まれている。ワード線とビット線との交点は複数のメモリセルを規定し、メモリセルのそれぞれは1つのワード線と一対のビット線とに対応している。また、図3はデータパターンを示しており、メモリセルの連続した列は、トラッピング層の側面を交互にする際にプログラムされる。詳細には、たとえば、ビット線BL1とビット線BL2との間に配置されたメモリセルの第1の列はトラッピング層の右側でプログラムされ、ビット線BL2とビット線BL3との間に配置されたメモリセルの第2の列はトラッピング層の左側でプログラムされ、ビット線BL3とビット線BL4との間に配置されたメモリセルの第3の列は、トラッピング層の右側でプログラムされる。ホットホールがメモリセルのトラッピング層の右側に突き抜けその内部に蓄えられると、メモリセルは右側でプログラムされたように規定される。同様に、ホットホールがメモリセルのトラッピング層の左側に突き抜けその内部に蓄えられると、メモリセルは左側でプログラムされたように規定される。しかしながら、左側および右側は、メモリセルの配列に依存する相対的な用語にすぎないことが理解されるべきであり、そのような用語は、メモリセルの機能に影響を与えずに交換可能である。再び図3を参照すると、ワード線WL3とビット線BL2,BL3とに対応するメモリセルAは、対応するワード線およびビット線にバイアスすることによって選択される。詳細には、ワード線WL3は3Vにバイアスされ、ビット線BL2は0.3Vにバイアスされ、ビット線BL3は1.5Vにバイアスされている。ワード線WL1,WL2,WL4,WL5,WL6は接地され、ビット線BL1,BL4,BL5はバイアスされずまたはフローティングしている。そのようなバイアスの状態の下で、セルAに格納された情報が読み出されても良い。セルBのトラッピング層は右側でプログラムされている。それ故に、トラッピング層内のエレクトロン分布は右側で低いが、左側で高い。セルBの左側に対応するビット線BL1がフローティングであるので、セルB内の電界は、セルBを通ってビット線BL1とビット線BL2との間でリーク電流を生じさせるのに十分ではない。同様に、セルCは、トラッピング層の右側で高いエレクトロン密度を有しておらず、それ故に、低減されたリーク電流をもまた有する。ビット線BL1とビット線BL2との間でメモリセルのリーク電流が低減されるので、メモリセルAは、ビット線BL3ではなくビット線BL2を介して電流を測定または感知することで、センシングエラーを低減するための準備をしても良い。要するに、メモリセルは、メモリセルのプログラムされた側と同じ側に配置されるビット線を通る電流を感知することによって準備しても良い。たとえば、図3では、セルAは、左側の方へプログラムされ、セルAの左側にあるビット線BL2に存在する電流を感知することにより準備しても良い。本発明の方法およびアレイにおける第2の実施の形態は図4で示され、図4は様々なデータパターンを示しており、メモリアレイ400内のメモリセルの全ては、同じ側たとえば左側の方へプログラムされるようにしている。既に記載された理由のために、電流漏れは、読み出し用に選択されなかったメモリセルに対して低減可能である。同様に、セルAは、ビット線BL2ではなくビット線BL3を介して電流を感知することにより、センシングエラーを低減するための準備をしても良い。要するに、メモリセルは、メモリセルのプログラムされた側と反対側に配置されたビット線を通る電流を感知することにより準備しても良い。たとえば、図4では、セルAは左側の方へプログラムされ、セルAの右側にあるビット線BL3での電流を感知することにより準備しても良い。上述されたように、電流漏れを低減したビット線を介して電流を感知することによって、本発明によるセンシング方法は、低減された読み出し障害を提供する。様々な変更および変形が、本発明の特許請求の範囲または趣旨から逸脱することなく、開示されたプロセス内でなされ得ることは、当業者にとって明らかである。本発明の他の実施の形態は、ここで開示された発明の明細書および実務を考慮することにより、当業者にとって明らかになる。本発明における実際の特許請求の範囲および趣旨が請求項により示される場合、明細書および実例は典型例としてのみ考慮されるべきである。"