"第1のサイズを持つ第1の外部端子と、それぞれが、前記第1のサイズよりも小さな第2のサイズを持つ複数の第2の外部端子と、前記第1の外部端子及び前記複数の第2の外部端子が、前記第1のサイズを基準として配列される外部端子領域と、前記外部端子領域に隣接して形成され、前記複数の第2の外部端子にそれぞれ対応付けられる複数の回路と、前記複数の第2の外部端子とそれらに対応付けられた前記複数の回路との間をそれぞれ接続する複数の配線と、を備える第1のチップを含み、前記複数の第2の外部端子及びそれらに接続された前記複数の配線は複数のインタフェースを構成し、前記複数のインタフェースのそれぞれは、互いに等しい時定数を持つように配線の時定数を調整する調整部を少なくとも一つ含み、前記調整部の少なくとも一部は、前記外部端子領域内の前記第1のサイズと第2のサイズとの差により生じるマージン領域に配置される、ことを特徴とする半導体装置。前記外部端子領域では、前記第1の外部端子及び前記複数の第2の外部端子が、第1の方向に沿って配置され、前記複数の回路は、前記第1の方向と異なる第2の方向に沿って配置される、ことを特徴とする請求項1に記載の半導体装置。前記外部端子領域では、前記第1の外部端子及び前記複数の第2の外部端子が、前記第1の方向に前記第1のサイズを基準として及び前記第2の方向に前記第1のサイズよりも大きなサイズを基準として、アレイマトリックスに配置され、前記複数の配線は、前記第1の方向にそれぞれ延在する前記複数の第2の外部端子の第1及び第2の列の間を通過し、前記第2の方向に配置される前記複数の回路にそれぞれ接続する、ことを特徴とする請求項2に記載の半導体装置。前記調整部は、対応する前記配線の一部として設けられた配線の延長部を含み、前記延長部の長さは、前記複数の配線の長さを等しくするように定められる、ことを特徴とする請求項1乃至3のいずれか一つに記載の半導体装置。前記延長部は、対応する第2の外部端子の周囲を囲むように前記マージン領域に設けられる、ことを特徴とする請求項4に記載の半導体装置。前記調整部は、対応する前記配線の幅を増加させた拡幅部であり、前記拡幅部の幅は、前記複数の配線の電気抵抗を等しくするように定められる、ことを特徴とする請求項1乃至3のいずれか一つに記載の半導体装置。前記調整部は、更に、一端が、対応する前記配線又は対応する前記第2の外部端子に接続される容量素子を含み、前記容量素子の静電容量は、前記複数の配線のそれぞれの寄生容量値の差を相殺するように定められる、ことを特徴とする請求項6に記載の半導体装置。前記容量素子の他端は、前記第1の外部端子に電気的に接続される、ことを特徴とする請求項7に記載の半導体装置。前記容量素子は、多層配線層を用いて形成される平行平板構造を有する、ことを特徴とする請求項7または8に記載の半導体装置。前記複数の配線のうちの第1の配線は、第1の電気抵抗率を有する第1の配線層で構成され、前記複数の配線のうちの第2の配線は、前記第1の電気抵抗率よりも高い第2の電気抵抗率を有する第2の配線層で構成される、ことを特徴とする請求項6乃至9のいずれか一つに記載の半導体装置。前記第1の配線は、前記複数の回路からの距離が最も遠い第2の外部端子に接続される配線に適用され、前記第2の配線は、前記複数の回路からの距離が最も近い第2の外部端子に接続される配線に適用される、ことを特徴とする請求項10に記載の半導体装置。前記調整部は、更に、対応する前記配線から分岐して設けられる冗長部を含み、前記冗長部は、前記複数の配線の各々の総面積が互いに等しくなるように形成される、ことを特徴とする請求項6に記載の半導体装置。前記外部端子領域に形成される複数のシールド配線を更に備え、前記複数のシールド配線のそれぞれは、少なくとも、互いに所定の距離を置いて平行に延在する前記複数の配線の間に配置される、ことを特徴とする請求項1乃至6のいずれか一つ又は請求項12に記載の半導体装置。前記複数のシールド配線のそれぞれの長さの合計が、互いに等しくなるように形成されている、ことを特徴とする請求項13に記載の半導体装置。前記複数のシールド配線は、前記第1の外部端子に接続される、ことを特徴とする請求項13乃至14のいずれか一つに記載の半導体装置。前記第1の外部端子は、前記複数の回路に電源を供給する電源端子であり、前記複数の第2の外部端子のそれぞれは、対応する前記複数の回路に信号を供給する信号端子である、ことを特徴とする請求項1乃至15のいずれか一つに記載の半導体装置。前記第1の外部端子及び前記複数の第2の外部端子は、それぞれ前記第1のチップを貫通する複数の貫通電極であり、前記複数の貫通電極で互いに接続される複数の前記第1のチップを含む、ことを特徴とする請求項1乃至16のいずれか一つに記載の半導体装置。更に、前記複数の貫通電極を介して前記複数の第1のチップに接続する第2のチップを備える、ことを特徴とする請求項17に記載の半導体装置。更に、請求項17又は請求項18に記載の半導体装置と接続されるバス、及び前記バスと接続される第2の半導体装置を備える、ことを特徴とするシステム。第1のサイズを持つ第1の外部端子を基準として第1及び第2の方向に沿って等間隔に配列形成できるように複数の端子形成位置が規定されている外部端子領域と、それぞれが前記第1のサイズよりも小さい第2のサイズを持ち、前記複数の端子形成位置にそれぞれ形成される複数の第2の外部端子と、前記複数の第2の外部端子にそれぞれ対応する複数の回路を含み、前記第1の方向に前記外部端子領域と隣接して配置される回路形成領域と、前記複数の第2の外部端子及び前記複数の回路をそれぞれ接続し、前記複数の第2の外部端子のそれぞれから前記回路形成領域まで、前記外部端子領域を通って延びる複数の配線と、前記複数の配線が同一の時定数を持つように、前記複数の配線の少なくとも一つに接続され又はそれに対応する前記第2の外部端子に接続される調整部と、を備え、前記調整部の少なくとも一部は、前記第1のサイズと前記第2のサイズとの差により生じるマージン領域に配置される、ことを特徴とする半導体装置。複数の信号経路における信号遅延を互いに一致させるには、それらの信号経路長を互いに一致させたり、各信号経路中に遅延素子を挿入したりする必要がある。つまり、基準となる信号経路は別として残りの全ての信号経路に遅延調整部を設ける必要がある。しかしながら、このような方法は、信号経路数の増加に伴って遅延調整部の数も増加するため、それらの配置スペースの確保が困難である。特に、小型化高集積化が求められる半導体装置では、外部端子数を増加させようとすると、外部端子を配置するスペースだけでなく、それらにそれぞれ接続される配線の遅延を調整する遅延調整部を設けるためのスペースをも必要とし、チップが大型化する。本発明の一実施の形態に係る半導体装置は、第1のサイズを持つ第1の外部端子と、それぞれが、前記第1のサイズよりも小さな第2のサイズを持つ複数の第2の外部端子と、前記第1の外部端子及び前記複数の第2の外部端子が、前記第1のサイズを基準として配列される外部端子領域と、前記外部端子領域に隣接して形成され、前記複数の第2の外部端子にそれぞれ対応付けられる複数の回路と、前記複数の第2の外部端子とそれらに対応付けられた前記複数の回路との間をそれぞれ接続する複数の配線と、を備える第1のチップを含み、前記複数の第2の外部端子及びそれらに接続された前記複数の配線は複数のインタフェースを構成し、前記複数のインタフェースのそれぞれは、互いに実質的に等しい時定数を持つように配線の時定数を調整する調整部を少なくとも一つ含み、前記調整部の少なくとも一部は、前記外部端子領域内の前記第1のサイズと第2のサイズとの差により生じるマージン領域に配置される、ことを特徴とする。また、本発明のその他の実施の形態に係る半導体装置は、第1のサイズを持つ第1の外部端子を基準として第1及び第2の方向に沿って等間隔に配列形成できるように複数の端子形成位置が規定されている外部端子領域と、それぞれが前記第1のサイズよりも小さい第2のサイズを持ち、前記複数の端子形成位置にそれぞれ形成される複数の第2の外部端子と、前記複数の第2の外部端子にそれぞれ対応する複数の回路を含み、前記第1の方向に前記外部端子領域と隣接して配置される回路形成領域と、前記複数の第2の外部端子及び前記複数の回路をそれぞれ接続し、前記複数の第2の外部端子のそれぞれから前記回路形成領域まで、前記外部端子領域を通って延びる複数の配線と、前記複数の配線が同一の時定数を持つように、前記複数の配線の少なくとも一つに接続され又はそれに対応する前記第2の外部端子に接続される調整部と、を備え、前記調整部の少なくとも一部は、前記第1のサイズと前記第2のサイズとの差により生じるマージン領域に配置される、ことを特徴とする。本発明によれば、第1のサイズを持つ第1の外部端子と、第1のサイズより小さい第2のサイズを持つ複数の第2の外部端子とを、第1のサイズを基準として規定された外部端子領域に配列形成し、複数の第2の外部端子とそれらに対応する複数の回路との間を接続する配線とにより構成される複数のインタフェースの時定数を調整する調整部を、外部端子領域内に形成するとともに、少なくともその一部を第1のサイズと第2のサイズとの差により生ずるマージン領域に形成するようにしたことで、装置の大型化を招くことなく、複数のインタフェースの時定数を実質的に互いに一致させることができる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。図1は、本発明の技術思想の一例を示す平面図である。具体的には、図1は、半導体装置の一部分、即ち、半導体記憶装置における入出力制御領域の一部を示している。図示の入出力制御領域は、外部端子領域10とそれに隣接する入出力回路領域11とを含んでいる。外部端子領域10には、複数の外部端子が配列形成されている。これらの外部端子には、比較的大きな第1のサイズを持つ第1の外部端子12と、それより小さい第2のサイズを持つ第2の外部端子13とが含まれる。第1及び第2の外部端子12,13は、それぞれ半導体装置の表面に露出するチップパッドであってよい。あるいは、第1及び第2の外部端子12,13は、それぞれ貫通電極に含まれる複数の接続パッドのうちのいずれかであってもよい。第1及び第2の外部端子12,13は、同一の配線層を用いて形成されることが望ましいが、異なる配線層を用いて形成されてもよい。なお、第1のサイズ及び第2のサイズは、半導体チップの厚み方向図の表裏方向に垂直な方向紙面に平行な方向のサイズ占有面積を意味する。第1及び第2の外部端子12,13が貫通電極を用いて構成されている場合には、そこに含まれる複数の接続パッドのうち最大のパッドのサイズを意味する。通常、最大のパッドは、多層配線層を形成される複数の接続パッドのうち、最上層の接続パッドである。外部端子領域10において、第1及び第2の外部端子12,13が形成される位置、即ち、外部端子形成位置は、第1のサイズを基準として規定されている。つまり、第1の外部端子12を行列配置アレイマトリックス様に配置したと仮定した場合に、各端子が周囲の他の端子と接触せず、かつ、その周囲に必要な配線を配置するスペースが残されるように規定される。図1では、5列6行の30個の外部端子形成位置が、第1の方向図の上下方向に所定の間隔d1を空け、第2の方向図の左右方向に所定の間隔d2>d1を空けるように規定されている。間隔d1及びd2を設けるので、結果として、外部端子形成位置は、第1のサイズよりも大きなサイズを基準として規定されることになる。第1のサイズを基準として規定された外部端子形成位置に、第2のサイズを持つ第2の外部端子13を形成すると、その周囲に第1のサイズと第2のサイズとの差によるマージン領域14が生じる。第1の外部端子12は、例えば、入出力回路領域11に形成されている複数の入出力回路15に電源を供給する電源端子である。一方、第2の外部端子13は、例えば、複数の入出力回路15とデータの送受信を行うデータ入出力端子である。電源端子は、エレクトロマイグレーション等を考慮して、データ入出力端子よりも大きいサイズを持たせる必要がある。データ入出力端子の各々は、複数の入出力回路15のうち対応付けられた入出力回路に、それぞれ配線16を介して接続される。この配線を配置するため、間隔d2を間隔d1より大きくしている。ここで、図1より明らかなように、第2の外部端子13とそれに対応する入出力回路15との距離は、第2の外部端子13の形成位置によって異なる。したがって、複数の第2の外部端子13とそれらに対応する入出力回路15との間におけるデータ伝送時間を互いに等しくするには、これらの間を接続する配線の時定数を互いに一致させる必要がある。配線の時定数は、接続される第2の外部端子13の寄生容量等の影響を受ける。したがって、配線の時定数について考える場合、配線16だけでなく第2の外部端子13をも考慮しなければならない。ここでは、第2の外部端子13の各々とそれに接続される配線16との組合せをインタフェースと呼ぶ。複数のインタフェースの時定数を相いに実質的に一致させるため、入出力回路領域11から最も遠い行図の最下端の行に属する第2の外部端子13を基準とする。或いは、入出力回路領域11に最も近い行図の最上端の行に属する第2の外部端子13を基準とする。図1は、前者の例を示している。基準となる第2の外部端子13と対応する入出力回路15との間を接続する配線16は、所定幅を有し、できるだけその長さが短くなるように形成される。基準となる行以外の行に属する第2の外部端子13については、各行の位置に応じて、時定数を調整する調整部17が設けられる。調整部17は、外部端子領域10内に形成され、少なくともその一部がマージン領域14内に位置するように形成される。なお、外部端子領域10は、上述したように第1のサイズを基準として所定数の端子を配列形成するために必要となる最低限の広さを持つように規定される。調整部17は、少なくともその一部が、配線16の形成に用いられる配線層を利用して形成される。例えば、全てのインタフェースについて同一幅の配線16を用い、配線長を一致させる場合には、調整部17は配線16そのもの一部である。また、調整部17は、必ずしも、図1のように配線16の途中に配置されるものではなく、配線16の幅を変える場合の拡幅部配線の一部であってもよい。また、この場合、調整部17の他の一部として、第2の外部端子13に接続される調整用容量を形成してもよい。調整用容量もまた、その少なくとも一部が、第2の外部端子13の形成に用いられる配線層を用いて形成される。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明が適用される得る半導体装置20の一例の断面図である。図示の半導体装置20は、基板21と、基板21上に搭載されたコントローラチップ22と、コントローラチップ22上に積層された複数図では8枚のコアチップ23を有している。コアチップ23の各々には、複数の貫通電極24が形成されており、各コアチップ23は、貫通電極24を通じて、上下の少なくとも一方に位置する他のコアチップ23又はコントローラチップ22に電気的に接続されている。コントローラチップ22は、各コアチップ23をアクセスする複数のCPUを備えることが出来る。更に、各コアチップ23とは関連のないその他の機能を備えることもできる。複数のコアチップ23は、同一の機能を有するものであってもよいし、互いに異なる機能を有するものであってもよい。ここでは、複数のコアチップ23が同一の機能を有しているものとしたので、コアチップ23がコントローラチップ22の上に積層されているが、コアチップ23が互いに異なる機能を有している場合には、コントローラチップ22は必ずしも必要ではない。コアチップ23は、例えば、DRAMDynamicRandomAccessMemoryチップであってよい。半導体装置20は、また、積層されたコアチップ23間の隙間を埋めるアンダーフィル25を有している。アンダーフィル25の周囲は、レジン封止樹脂26により封止されている。半導体装置20の上部には、リードフレーム27が接着フィルム28により取り付けられている。また、基板21の下面には、半田ボール29が取り付けられている。図2の半導体装置20は、例えば、図3に示すように、バス31を介してCPU32に接続され、情報処理システムを構成する。CPU32は、バス31を介して半導体装置20に含まれるコアチップ23を制御する。システムには、複数の半導体装置20や複数のCPU32が含まれてもよい。コアチップ23がDRAMチップの場合、その平面レイアウトは、例えば、図4に示すようになる。即ち、図の上下両側にメモリアレイ領域41が配置され、その間、即ち中央部に入出力制御領域42が配置される。入出力制御領域42には、複数の貫通電極が配列形成される貫通電極配列部43とそれに接続される回路部44とが含まれる。コントローラチップ22は、図5に示すように、コアチップ23の入出力制御領域42に対応する位置に入出力制御領域51を有している。入出力制御領域51は、貫通電極配列部43に対応する位置に貫通電極配列部52を有している。コントローラチップ22の残りの領域の全部又は一部は、制御回路領域として利用される。コントローラチップ22は、例えば、ALPGALgorithmPatternGeneratorとして動作する。次に、貫通電極配列部43に形成される複数の貫通電極について説明する。なお、貫通電極配列部52についても同様である。各貫通電極は、例えば、図6に示すような構造を有する。即ち、貫通電極60は、各チップの基板Si基板61を貫通する裏面TSVThroughSiliconVia62と、裏面TSV62の上に積層形成された接続パッド63~66、及び接続パッド間を電気的に接続するビア67~69を含む。また、貫通電極60は、チップの裏面側図の下側に形成され、裏面TSV62に接続される裏面バンプ70と、チップの表面側図の上側に形成され、接続パッド66に接続される表面バンプ71を有している。裏面TSV62の周囲には、TSVトレンチ72が形成され、裏面TSV62は、周囲基板61の一面側に形成された回路73等から電気的に分離される。また、回路73は、STIShallowTrenchIsolation74により、周囲から電気的に分離される。接続パッド63~66は、層間絶縁膜を介して積層される多層配線層を用いて形成される。接続パッド63は、例えば、Wタングステン層であり、接続パッド64~66は、例えば、第1~第3Alアルミニウム層である。なお、配線層の数は、各チップの構成に応じて適宜選択される。また、2つの接続パッド間を接続するビア67~69は、それぞれ図では2本ずつであるが、1本以上の任意の数であってよい。以上の構成により、貫通電極60は、表面バンプ71に入力された信号を裏面バンプ70へ伝え、裏面バンプ70に入力された信号を表面バンプ71に伝える。また、接続パッド63~66に図示しない信号線が接続されている場合には、それらの信号線からの信号を表面バンプ71及び裏面バンプ70へ伝え、表面バンプ71または裏面バンプ70からの信号を信号線に伝える。なお、貫通電極60に含まれる接続パッド63~66のうち、最もサイズの大きなもの通常、最上層の接続パッド66が貫通電極60のサイズ図の上方から見た占有面積を決定する。貫通電極60のサイズを決定する接続パッドが図1における外部端子12及び外部端子13に相当する。図1における第1の外部端子12及び第2の外部端子13が貫通電極で構成される場合、接続パッド63~65のうち、最も大きなサイズを持つ接続パッドの大きさが互いに異なる。それ以外の部分については、第1の外部端子12と第2の外部端子13とは同一の構成を有する。なお、第1の外部端子12及び第2の外部端子13に接続される配線は、接続パッド63~65のいずれに接続されてもよい。貫通電極配列部43における貫通電極の配列は、JEDECJointElectronDeviceEngineeringCouncilによる規格に準拠する。現在規格化が進められている仕様では、128個のデータDQ端子を1チャネルと定義し、4チャネル分のDQ端子128×4=512とそれに関連するアドレスコマンド端子の配列が規定される。この仕様による貫通電極の配列の概略を図7に示す。4つの貫通電極配列部43a~dは、それぞれ、チャネル0~3に対応する。図7における小四角形の各々が貫通電極に相当する。また、ハッチングが施されている領域には概ねアドレスコマンド端子が配置され、ハッチングが施されていない領域には概ねDQ端子が配置される。チャネル0の端子配列を基準として、チャネル1及びチャネル2の端子配列は、チャネル0の端子配列をミラー配置したものであり、チャネル3の端子配列は、チャネル1又は2の端子配列をミラー配置したものである。図8に、チャネル0における端子配列を拡大して示す。図において、小四角形にはその役割に応じた記号又は番号が付与されている。詳細についてはその説明を省略するが、0~127の数字で示されているのがDQ端子である。図8から理解されるように、DQ端子を含む端子配列は、5列6行の端子を一まとまり以下、単位端子配列43eとして、繰り返しミラー配置されている。単位端子配列43eには、16個のDQ端子、2個のデータストローブDQS端子、電源VDD端子、接地VSS端子、データマスクDM端子、DAダイレクトアクセス端子及びNCノンコネクト端子が含まれている。以下、本発明の第1の実施の形態について、図9を参照して詳細に説明する。ここでは、上述した貫通電極を用いるDRAMについて説明するが、本発明は、多数の外部端子を持ち、それらに接続される配線の時定数を互いに一致させる必要がある全ての半導体装置に適用可能である。外部端子は、貫通電極に限らず、例えば、ワイヤボンディングによりワイヤが接続される、接続パッドであってもよい。また、以下では、一つの単位端子配列43eについて説明するが、他の単位端子配列についても同様である。図9は、一つの単位端子配列43eと、それに対応する複数の入出力回路44aを示している。複数の入出力回路44aは、X方向に沿って配列形成されている。単位端子配列43eは、入出力回路44aのY方向に関して隣接している。単位端子配列43eが形成される領域のサイズは、図1の入出力回路領域11と同様に、形成される端子が有する2つのサイズのうち大きい方第1のサイズを基準として規定されている。図9では、単位端子配列43eとして、30個の端子貫通電極が5列6行に配列形成されている。各端子の中央に記された○は、TSVホールの位置及び大きさ裏面TSVの直径を表す。図から理解されるように、X方向及びY方向に沿って配列形成されている。また、その大きさは、全ての端子で共通する。TSVホールの配置間隔図1のd1、d2に相当は、Y方向よりもX方向に関して広くしてある。これは、配線を設けるためである。図9において、各端子の傍に記したカッコ内の記号又は数字が各端子に割り当てられた機能を表している。DQ端子には0~15の数字が与えられている。これらのDQ端子は、複数の入出力回路44aとのデータの送受信に用いられる。単位端子配列43eに含まれる端子のうち、VDD端子、VDDQ端子、VSS端子及びVSSQ端子以下、電源端子91というは、比較的大きな第1のサイズを有している。即ち、電源端子91は、図1の第1の外部端子12に相当する。これらの電源端子91は、複数の入出力回路44aへの電源供給に用いられる。一方、DQ端子、DQS端子及びDM端子以下、単にDQ端子92というは、比較的小さい第2のサイズを有している。即ち、DQ端子92は、図1の第2の外部端子13に相当する。なお、ここでのサイズは、図6の上方から見たときの占有面積に相当する。電源端子91が有する第1のサイズとDQ端子92が有する第2のサイズとの差によって、DQ端子92の周囲には、マージン領域93が形成される。本実施の形態では、DQ端子92の各々とそれに対応する入出力回路44aとの間を接続する配線94における遅延時間を全て等しくする。そのため、本実施の形態では、DQ端子92に接続される全ての配線94の幅及び長さを互いに等しくする。これにより、各DQ端子92及び配線94により構成されるインタフェースの時定数を互いに等しくする。具体的には、入出力回路44aから最も遠いDQ端子920、4、7及び9と、これらのDQ端子92と対応する入出力回路44aとの間を接続する配線94を、その長さができるだけ短くなるように形成する。そして、それらの配線94を基準として、他のDQ端子92とそれらに対応する入出力回路44aとの間の配線94の長さを一致させる。配線94は必ずしも同一の配線層を利用して形成する必要はないが、異なる配線層を利用する場合にはその厚みを考慮しなければならない。換言すると、同一の配線層を利用して全ての配線94を形成すれば、配線94の厚みは一致するとみなせるので、考慮する必要がない。DQ端子92の位置が入出力回路44aに近いほど接続される配線94の余剰部分は長くなる。配線94の余剰部分は、葛折状に折り曲げられ、マージン領域93内に配置される。この余剰部分が、DQ端子92及び配線94からなるインタフェースの時定数を調整する調整部95として機能する。このように、本実施の形態によれば、DQ端子92とそれに対応する入出力回路44aとの間を接続する全ての配線94の、厚み、幅及び長さを一致させることで、その抵抗値及び容量値を互いに一致させることができる。さらに、DQ端子92の形成に用いられた配線層を用いて、調整部95を形成したので、温度変化など周囲環境の変化による時定数の変化の影響を全てのDQ端子92に関して等しくできる。単位端子配列43eに適用した配線パターンを他の単位端子配列に適用すれば、半導体装置の全てのDQ端子について、入出力回路との間の配線の時定数を互いに一致させることができる。なお、上記実施の形態では、配線94の余剰部分を葛折状としたが、図10に示すように、各DQ端子92の周りを囲うように巻回して渦巻状としてもよい。或いは、渦巻状と葛折状とを組合せてもよい。いずれにしても、配線の調整部分は、マージン領域93内に配置できるので、チップサイズを大きくすることなく、DQ端子に関する時定数を全て一致させることができる。次に、本発明の第2の実施の形態に係る半導体装置について、図11乃至図13を参照して説明する。以下では、第1の実施の形態に係る半導体装置と異なる点について説明する。本実施の形態では、DQ端子92と対応する入出力回路44aとの間を接続する配線111の抵抗値が互いに等しくなるように、配線111の幅を調整する。入出力回路44aに最も近いDQ端子92に接続される配線111の幅を基準とする。入出力回路44aに最も近いDQ端子92に接続される配線111を、所定の幅で、できるだけ短くなるように形成する。DQ端子92の位置が入出力回路44aから遠いほど、そこに接続される配線111の幅を太くして単位長さ当たりの抵抗値を小さくする。基準となる配線の幅に比べて拡幅された部分が、インタフェースの時定数を調整する第1の調整部として働く。また、配線111間の幅の差により生じる寄生容量値の差を相殺するため、各DQ端子92に調整用容量112を接続する。調整容量量112は、配線111を形成する配線層と同一の配線層を用いて形成することができる。調整用容量112は、マージン領域93内に配置される。調整用容量112が、インタフェースの時定数を調整する第2の調整部となる。配線111が持つ寄生容量値は、幅の最も広い配線が最大となるので、各調整用容量112の容量値は、それに基づいて設定される。即ち、DQ端子92の位置が入出力回路44aに近いほど、そこに接続される調整用容量112の容量値を大きくする。また、中央の列と他の列とでは、電源端子91等からの影響が異なるので、中央の列に属するDQ端子92には、他の列に属するDQ端子とは異なる容量値の調整用容量112を接続する。中央の列に属し、入出力回路44aから最も遠いDQ端子927についても調整用容量112を接続する。調整用容量112の一方の端子は、VSS端子に接続された同一の配線層からなる対極用配線113に接続される。対極用配線113の配置を容易にするため、各列に属するDQ端子92に接続される配線111は、左右のいずれか一方に引き出され、他方に調整用容量112が接続される。以上の構成を分かりやすく示したのが図12である。調整用容量112を、図13に示すように、櫛歯状に形成することで、限られたスペース内で大きな容量値を実現することができる。なお、調整用容量112の形状は、図13のものに限られず、任意の形状とすることができる。本実施の形態では、第1の調整部と第2の調整部の組合せにより、複数のインタフェースの時定数を実質的に互いに等しくすることができる。また、第1の調整部及び第2の調整部をともにDQ端子92の形成に用いた配線層を用いて形成しているので、周囲の温度変化等による影響も全てのDQ端子92について等しくできる。次に、本発明の第3の実施の形態に係る半導体装置について、図14乃至図16を参照して説明する。本実施の形態に係る半導体装置の基本構成は、第2の実施の形態に係る半導体装置と同じである。本実施の形態に係る半導体装置では、調整用容量112に代えて調整用容量121を有している。調整用容量121は、互いに異なる配線層を用いて構成される。互いに異なる配線層とは、例えば、図6に示す様な構成における第1Al層接続パッド64と同一の層と第2Al層接続パッド65と同一の層である。互いに異なる配線層を用いるので、調整用容量121の構造は、平行平板構造とすることができる。複数の配線層のうちどれを利用するかは任意であるが、互いに隣り合う層を利用するほうが大きな静電容量が得られ、占有面積を小さくできる。配線111は、調整用容量121の形成に用いられる2つの配線層のうちの一方を用いて形成されてよい。或いは、配線111は、調整用容量121の形成に用いられる2つの配線層とは異なる配線層を用いて形成されてもよい。また、対極用配線113は、調整用容量121の形成に用いられる2つの配線層のうちの他方を用いて形成される。例えば、配線111が第1Al層を用いて形成されるのであれば、対極用配線113は第2Al層を用いて形成される。図15に、配線111の幅と、調整用容量121の容量との関係を示す。また、図16に、調整用容量121の層構成を示す。図16において、右下がり斜め線ハッチングが第1Al層図の裏面側を、右上がり斜め線ハッチングが第2Al層図の表面側を表している。また、第1Al層と第2Al層との重なる部分では、下側の層のハッチングを破線にしている。本実施の形態においても、第2の実施の形態と同様に、複数のインタフェースの時定数を実質的に互いに等しくすることができる。なお、上記第3の実施形態では、配線111を全て同一の配線層を用いて形成する場合について説明したが、これらの配線111を複数の配線層で形成するようにしてもよい。例えば、互いに異なる2つの配線層の電気抵抗率が異なる場合には、より低い第1の電気抵抗率を持つ第1の配線層を入出力回路44aから遠いDQ端子92の配線用に利用し、より高い第2の電気抵抗率を持つ第2の配線層を入出力回路44aから近いDQ端子92の配線用に利用することができる。例えば、第1Al層の電気抵抗率よりも第2Al層の電気抵抗率が低い場合には、図17に示すように、入出力回路44aに近いDQ端子92に接続される配線111を第1Al層で形成し、入出力回路44aから離れたDQ端子92に接続される配線111を第2Al層で形成することができる。このようにすることで、入出力回路44aから遠いDQ端子92に接続される配線111の幅の増加を抑えることができるとともに、配線に要する占有面積を抑えることができる。次に、本発明の第4の実施の形態に係る半導体装置について、図18乃至図20を参照して説明する。図18に示すように、各DQ端子92と対応する入出力回路44aとの間は、配線181により接続されている。配線181は、第2の実施の形態の配線112と同様に、全ての配線181の抵抗値が互いに一致するように、その長さに応じて幅を調整している。その様子を図19に示す。また、第2の実施の形態では、配線の幅の違いにより生じる寄生容量値の差を相殺するため、調整用容量112を設けたが、本実施の形態ではそれに代えて各配線に冗長部182を設けている。冗長部182は、全ての配線の面積が互いに等しくなるように形成される。即ち、本実施の形態では、配線の181の拡幅部と冗長部182とが、インタフェースの時定数を調整する調整部として機能する。さらに、本実施の形態では、配線間の容量結合等を防止又は抑制するため、シールド183を設けている。シールド183は、配線181を形成するのに用いられた配線層を用いて形成される。また、シールド183は、図20に示すように、互いに平行に距離を置いて配置された配線181配線同士の間に沿うように配置される。加えて、シールド183は、必要に応じて冗長部同士の間にも、それら冗長部に沿うように設けられる。シールド183は、各配線183について隣接しているシールドの長さの合計が互いに等しくなるように設けられる。さらに、シールド183は、電源端子91のいずれか、例えば、VSS端子に接続される。本実施の形態においても、複数のインタフェースの時定数を実質的に互いに等しくすることができる。また、シールドを設けたことで、配線間の容量結合を防止することができる。以上、本発明についていくつかの実施の形態に即して説明したが、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨から逸脱すること無く、種々の変形変更が可能である。例えば、シールドは、第1及び第3の実施の形態に係る半導体装置にも組み合わせることが可能である。本願の技術思想は、様々な機能チップを有する半導体装置に適用できる。更に、図面で開示した各配線の接続形式、TSVの構造は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"