"ゲート電極層上にゲート絶縁層を形成し、前記ゲート絶縁層上に酸化物半導体層を形成し、前記酸化物半導体層上に第1の導電膜を形成し、前記第1の導電膜上にポジ型のレジストを形成し、前記レジストに電子ビームを用いた露光を行った後、前記第1の導電膜をエッチングして第1のソース電極層及び第1のドレイン電極層を形成し、前記酸化物半導体層と接し、前記第1のソース電極層及び前記第2のドレイン電極層の端部を覆う絶縁層を形成し、前記絶縁層をマスクとして前記酸化物半導体層に不純物元素を添加し、前記酸化物半導体層に一対の低抵抗領域を自己整合的に形成し、前記第1のソース電極層、前記第1のドレイン電極層及び前記絶縁層上に第2の導電膜を形成し、前記第2の導電膜上に層間絶縁層を形成し、前記第2の導電膜及び前記層間絶縁層を、前記絶縁層の上面が露出するまで除去して、第2のソース電極層及び第2のドレイン電極層を形成する半導体装置の作製方法。請求項1において、前記ゲート電極層は、下地絶縁層中に埋め込まれ、少なくとも上面の一部が前記下地絶縁層から露出している半導体装置の作製方法。請求項1または請求項2において、前記レジストの膜厚は30nm以下である半導体層装置の作製方法。請求項1乃至請求項3のいずれか一項において、前記ゲート絶縁層は平坦化処理されている半導体装置の作製方法。請求項1乃至請求項4のいずれか一項において、前記第2の導電膜及び前記層間絶縁層は化学的機械研磨により除去される半導体装置の作製方法。ゲート電極層と、前記ゲート電極層上のゲート絶縁層と、前記ゲート絶縁層上の一対の低抵抗領域を含む酸化物半導体層と、前記酸化物半導体層上の第1のソース電極層及び第1のドレイン電極層と、前記酸化物半導体層と接し、前記第1のソース電極層及び前記第1のドレイン電極層の端部を覆う絶縁層と、前記絶縁層の側面に接し、それぞれ前記第1のソース電極層及び前記第1のドレイン電極層と接する第2のソース電極層及び第2のドレイン電極層と、前記第2のソース電極層及び前記第2のドレイン電極層上の層間絶縁層と、を有し、前記第1のソース電極層及び前記第1のドレイン電極層の間隔は、電子ビームを用いた露光によって得られるマスクを用いたエッチングによって決定され、前記第2のソース電極層及び前記第2のドレイン電極層の間隔よりも小さい半導体装置。請求項6において、前記第1のソース電極層及び前記第1のドレイン電極層の膜厚は、5nm以上30nm以下であり、前記第2のソース電極層及び前記第2のドレイン電極層の膜厚は80nm以上100nm以下である半導体装置。動作の高速化、低消費電力化、高集積化を達成し、電気的特性に優れた微細なトランジスタを、高信頼性で歩留まりよく作製することは、製品化に向けて重要な事項である。したがって、本発明の一態様は、信頼性が高く電気的特性に優れた半導体装置を提供することを目的の一とする。該半導体装置を歩留まりよく作製することを目的の一とする。酸化物半導体層を用いたトランジスタが、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上の酸化物半導体層と、酸化物半導体層上の第1のソース電極層及び第1のドレイン電極層と、第1のソース電極層及び第1のドレイン電極層の端部を覆い、酸化物半導体層と接する絶縁層と、絶縁層の側面と接し、第1のソース電極層及び第1のドレイン電極層とそれぞれ接する第2のソース電極層及び第2のドレイン電極層と、を有する。第1のソース電極層及び第1のドレイン電極層は電子ビームを用いた露光によって得られるレジストをマスクとしたエッチングによって作製する。電子ビームを用いた露光によって得られるレジストをマスクとしたエッチングによって第1のソース電極層及び第1のドレイン電極層の間隔を決定するため、精密に露光、現像を行い、精細なパターンを実現することができる。したがって、第1のソース電極層及び第1のドレイン電極層の間隔によって決定される、トランジスタのチャネル長を精細にすることができる。第1のソース電極層及び第1のドレイン電極層の端部を覆うように絶縁層を設けるため、第1のソース電極層及び第1のドレイン電極層の間の酸化物半導体層が保護され、後の形成工程等によってダメージを受けることがない。第2のソース電極層及び第2のドレイン電極層の形成は、酸化物半導体層、第1のソース電極層、第1のドレイン電極及び絶縁層を覆うように導電膜及び層間絶縁膜を積層し、層間絶縁膜及び導電膜を切削研削、研磨することにより絶縁層上の導電膜を除去して第2のソース電極層及び第2のドレイン電極層を形成する。切削方法としては、化学的機械研磨ChemicalMechanicalPolishing:CMP法を好適に用いることができる。第2のソース電極層及び第2のドレイン電極層の形成工程において、レジストマスクを用いたエッチング工程を用いる必要がないため、精密な加工を正確に行うことができ、第1のソース電極層及び第1のドレイン電極層の間の酸化物半導体層にダメージを与えることもない。絶縁層をマスクとして、酸化物半導体層に不純物元素を導入することで、酸化物半導体層に一対の低抵抗領域を形成することができる。一対の低抵抗領域は、それぞれソース領域及びドレイン領域として機能するため、酸化物半導体層と第1のソース電極層及び第1のドレイン電極層とのコンタクト抵抗が低減され、半導体装置のオン特性が向上する。したがって、本発明の一態様は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に第1の導電膜を形成し、第1の導電膜上にポジ型のレジストを形成し、レジストに電子ビームを用いた露光を行った後、第1の導電膜をエッチングして第1のソース電極層及び第1のドレイン電極層を形成し、酸化物半導体層と接し、第1のソース電極層及び第2のドレイン電極層の端部を覆う絶縁層を形成し、絶縁層をマスクとして酸化物半導体層に不純物元素を添加し、酸化物半導体層に一対の低抵抗領域を自己整合的に形成し、第1のソース電極層、第1のドレイン電極層及び絶縁層上に第2の導電膜を形成し、第2の導電膜上に層間絶縁層を形成し、第2の導電膜及び層間絶縁層を、絶縁層の上面が露出するまで除去して、第2のソース電極層及び第2のドレイン電極層を形成する半導体装置の作製方法である。第1のソース電極層及び第1のドレイン電極層のエッチングに用いるレジストは、電子ビームを用いた露光によって作製するため、膜厚が薄い方が好ましく、例えば、30nm以下であるとよい。ゲート絶縁層は平坦化処理されていることが好ましい。ゲート絶縁層が平坦化処理されることによって、酸化物半導体層、第1のソース電極層及び第1のドレイン電極層の被形成面の凹凸が低減される。したがって、電子ビームを用いた露光で形成するレジストの段差被覆性がよく、歩留まりのよい半導体装置を提供することができる。ゲート絶縁層を平坦化するためには、ゲート電極層を下地絶縁層中に埋め込み、ゲート絶縁層上面の少なくとも一部を下地絶縁層から露出させ、ゲート電極層及び下地絶縁層上にゲート絶縁層を設ける構成としてもよい。第2の導電膜及び層間絶縁層の除去には化学的機械研磨を好適に用いることができる。本発明の一態様の半導体装置は、ゲート電極層と、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上の一対の低抵抗領域を含む酸化物半導体層と、酸化物半導体層上の第1のソース電極層及び第1のドレイン電極層と、酸化物半導体層と接し、第1のソース電極層及び第1のドレイン電極層の端部を覆う絶縁層と、絶縁層の側面に接し、それぞれ第1のソース電極層及び第1のドレイン電極層と接する第2のソース電極層及び第2のドレイン電極層と、第2のソース電極層及び第2のドレイン電極層上の層間絶縁層と、を有し、第1のソース電極層及び第1のドレイン電極層の間隔は、電子ビームを用いた露光によって得られるマスクを用いたエッチングによって決定され、第2のソース電極層及び第2のドレイン電極層の間隔よりも小さい半導体装置である。第1のソース電極層及び第1のドレイン電極層の膜厚は、電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングを行うため、薄い方が好ましい。したがって、第1のソース電極層及び第1のドレイン電極層の膜厚は、5nm以上30nm以下であることが製造工程上好ましい。第2のソース電極層及び第2のドレイン電極層は、ソース電極層及びドレイン電極層の抵抗を小さくするため、膜厚を大きくすることが好ましい。例えば、第2のソース電極層及び第2のドレイン電極層の膜厚は80nm以上100nm以下であると好適である。本発明の一態様によって、微細化され、電気的特性に優れた半導体装置を提供することができる。該半導体装置の信頼性を向上することができる。該半導体装置を歩留まりよく作製することができる。以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。実施の形態1本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について説明する。図1に本実施の形態の半導体装置を示す。図1Aは本実施の形態の半導体装置であるトランジスタの上面図を示し、図1Bは図1Aに示すA-Bチャネル長方向における断面図である。なお、図1Aにおいて、図面の明瞭化のため、図1Bに示した一部の構成を省略して示している。図1に示すトランジスタ420は、基板400上のゲート電極層401と、ゲート電極層401の側面と接し、ゲート電極層401が埋め込まれた下地絶縁層432と、下地絶縁層432及びゲート電極層401上のゲート絶縁層402と、ゲート絶縁層402上の酸化物半導体層403と、酸化物半導体層403上の第1のソース電極層475a及び第1のドレイン電極層475bと、第1のソース電極層475a及び第1のドレイン電極層475bの端部を覆い、酸化物半導体層403と接する絶縁層406と、絶縁層406の側面と接し、第1のソース電極層475a及び第1のドレイン電極層475bとそれぞれ接する第2のソース電極層405a及び第2のドレイン電極層405bと、第2のソース電極層405a及び第2のドレイン電極層405b上の層間絶縁層407と、を有する。ソース電極層は第1のソース電極層475a及び第2のソース電極層405aの積層からなる。ドレイン電極層は第1のドレイン電極層475bと、第1のドレイン電極層405bとの積層からなる。第1のソース電極層475aと第1のドレイン電極層475bの間隔は、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に露光、現像を行うことで、精細なパターンを実現することができる。第1のソース電極層475a及び第1のドレイン電極層475bは、電子ビームを用いた露光によって得られるレジストをマスクとしたエッチングによって形成するため、膜厚が薄い方が好ましい。例えば、第1のソース電極層475a及び第1のドレイン電極層475bの膜厚は5nm以上30nm以下である。しかし、ソース電極層及びドレイン電極層の膜厚が薄いと、抵抗が高くなるため、第2のソース電極層405a及び第2のドレイン電極層405bは膜厚を大きくすることが好ましい。例えば、50nm以上200nm以下、特に好ましくは100nm以上150nm以下のである。絶縁層406は、酸化物半導体層403と接し、第1のソース電極層475a及び第1のドレイン電極層475bの端部のうち、電子ビームを用いた露光によって得られたレジストをマスクとしてエッチングした端部を覆っている。絶縁層406は、第1のソース電極層475a及び第1のドレイン電極層475bの端部が後の形成工程において、ダメージを受けることを防止する機能を有するため、歩留まりのよいトランジスタを提供することができる。さらに、絶縁層406は酸化物半導体層403に対する不純物元素導入時のマスクとしても機能する。そのため、酸化物半導体層403は、絶縁層406と重畳するチャネル形成領域409と、不純物元素が導入されて抵抗が低減された低抵抗領域404a及び低抵抗領域404bと、を有する。酸化物半導体層403の低抵抗領域が、絶縁層406をマスクとした不純物元素の導入によって、自己整合的に形成されるため、マスク数を低減することができ、作製コストを低減することができる。なお、ここでは酸化物半導体層403のうち、不純物元素が導入されていない領域について、チャネル形成領域409と呼ぶが、トランジスタ420のチャネルは第1のソース電極層475a及び第1のドレイン電極層475bの間図1におけるLにおいて形成される。トランジスタ420のチャネル長は、第1のソース電極層475aと第1のドレイン電極層475bとの間隔によって決定され、第1のソース電極層475aと第1のドレイン電極層475bの間隔は、電子ビームを用いた露光によって、精細に決定することができるため、トランジスタ420はチャネル長を精密に決定することができ、チャネル長が50nm以下の微細なトランジスタとすることができる。図2乃至図5にトランジスタ420を有する半導体装置の作製方法の一例を示す。まず、基板400上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層401を形成する。導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを用いることができる。また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを適用することもできる。なお、基板400に半導体素子、配線等が設けられていてもよい。また基板400として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタ420を直接作製してもよいし、他の作製基板にトランジスタ420を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタ420との間に剥離層を設けるとよい。基板400に熱処理を行ってもよい。例えば、高温のガスを用いて熱処理を行うGRTAGasRapidThermalAnneal装置により、650°C、1分~5分間、熱処理を行えばよい。なお、GRTAにおける高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。また、電気炉により、500°C、30分~1時間、熱処理を行ってもよい。ゲート電極層401を設ける前に、基板400に下地絶縁層を設けてもよい。下地絶縁層としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又はこれらの混合材料を用いて形成することができる。また、これらの化合物を単層構造または2層以上の積層構造で形成して用いることができる。なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、珪素が25原子以上35原子以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardScatteringを用いて測定した場合のものである。また、構成元素の含有比率は、その合計が100原子を超えない値をとる。ゲート電極層と下地絶縁層との絶縁性が確保されるようであれば、下地絶縁層は設けなくともよい。ゲート電極層401の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層401としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層401は、単層構造としてもよいし、積層構造としてもよい。ゲート電極層401の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。また、ゲート電極層401として、窒素を含む金属酸化物、具体的には、窒素を含むIn-Ga-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒化膜InN、SnNなどを用いることができる。これらの膜は5eV電子ボルト、好ましくは5.5eV電子ボルト以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。ゲート電極層401の幅をマスク形成に用いる露光装置の解像限界によって決定される最小加工寸法Fとすることで、トランジスタ420を微細に作製することができる。また、ゲート電極層401形成後に、基板400、及びゲート電極層401に熱処理を行ってもよい。例えば、GRTA装置により、650°C、1分~5分間、熱処理を行えばよい。また、電気炉により、500°C、30分~1時間、熱処理を行ってもよい。次いで、ゲート電極層401、基板400を覆うように下地絶縁層432となる絶縁膜を形成する。絶縁膜の形成方法としては、スパッタリング法、MBEMoleculerBeamEpitaxy法、CVD法、パルスレーザ堆積法、ALDAtomicLayerDeposition法等を適宜用いることができる。下地絶縁層432としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又はこれらの混合材料を用いて形成することができる。また、これらの化合物を単層構造または2層以上の積層構造で形成して用いることができる。本実施の形態では、CVD法によって形成された酸化窒化シリコンを下地絶縁層432とする。次いで、絶縁膜に研磨処理例えば、CMP処理や、エッチング処理を行うことでゲート電極層401の上面を絶縁膜から露出させ、ゲート電極層401の上面と高さが一致する下地絶縁層432を形成する図2A参照。研磨処理またはエッチング処理は複数回行ってもよく、これらを組み合わせて行ってもよい。組み合わせて行う場合、工程順は特に限定されない。下地絶縁層432を設けることによって、ゲート電極層401上に設けられるゲート絶縁層402の被覆性を向上させることができる。また、後の工程で設ける、電子ビームによる露光が行われるレジストの被形成面の段差を低減することができ、該レジストを薄く形成することができる。なお、本実施の形態ではゲート電極層401を形成した後に、下地絶縁層432を形成する方法を示したが、ゲート電極層401及び下地絶縁層432の作製方法はこれに限らない。例えば、下地絶縁層432を基板400上に設けた後、エッチング工程等を用いて下地絶縁層432に開口を形成し、該開口に導電性の材料を充填することで、ゲート電極層401を形成してもよい。次いで、ゲート電極層401及び下地絶縁層432上にゲート絶縁層402を形成する図2B参照。ゲート絶縁層402の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。また、ゲート絶縁層402の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、ハフニウムアルミネートHfAlxOyx>0、y>0、酸化ランタンなどのhigh-k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層402は、単層構造としても良いし、積層構造としても良い。また、ゲート絶縁層402は、過剰酸素を含む絶縁層で構成される。ゲート絶縁層402が酸素を過剰に含むことで、酸化物半導体層403に酸素を供給することができる。ゲート絶縁層402の膜厚は、1nm以上300nm以下とし、成膜ガスを用いたCVD法を用いることができる。CVD法としては、LPCVD法、プラズマCVD法などを用いることができ、また他の方法としては、塗布膜なども用いることができる。本実施の形態では、ゲート絶縁層402として、プラズマCVD法により膜厚200nmの酸化窒化シリコン膜を形成する。ゲート絶縁層402の成膜条件は、例えば、SiH4とN2Oのガス流量比をSiH4:N2O=4sccm:800sccm、圧力40Pa、RF電源電力電源出力50W、基板温度350°Cとすればよい。ゲート絶縁層402に熱処理による脱水化又は脱水素化処理を行ってもよい。熱処理の温度は、300°C以上700°C以下、または基板の歪み点未満とする。熱処理の温度は、ゲート絶縁層402の成膜温度より高い方が、脱水化または脱水素化の効果が高いため好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し、ゲート絶縁層402に対して真空下450°Cにおいて1時間の熱処理を行う。なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。熱処理は、減圧真空下、窒素雰囲気下、又は希ガス雰囲気下で行えばよい。また、上記窒素、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、または希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物元素濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。熱処理によって、ゲート絶縁層402の脱水化または脱水素化を行うことができ、トランジスタの特性変動を引き起こす水素、又は水などの不純物元素が排除されたゲート絶縁層402を形成することができる。脱水化又は脱水素化処理を行う熱処理において、ゲート絶縁層402表面は水素又は水等の放出を妨害するような状態例えば、水素又は水等を通過させないブロックする膜などを設ける等とせず、ゲート絶縁層402は表面を露出した状態とすることが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。ゲート絶縁層402において酸化物半導体層403が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理例えば、CMP処理、ドライエッチング処理、プラズマ処理を用いることができる。プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、ゲート絶縁層402の表面に付着している粉状物質パーティクル、ごみともいうを除去することができる。平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、ゲート絶縁層402表面の凹凸状態に合わせて適宜設定すればよい。次に、ゲート絶縁層402上に膜状の酸化物半導体膜441を形成する図2C参照。なお、本実施の形態では、酸化物半導体膜441は膜状の酸化物半導体膜であり、完成したトランジスタ420に含まれる酸化物半導体層403は島状の酸化物半導体層である。なお、酸化物半導体膜441は、成膜時に酸素が多く含まれるような条件例えば、酸素100の雰囲気下でスパッタリング法により成膜を行うなどで成膜して、酸素を多く含む好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている膜とすることが好ましい。酸化物半導体膜441に用いる酸化物半導体としては、少なくともインジウムInを含む。特にInと亜鉛Znを含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、スタビライザーとしてジルコニウムZrを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、In2SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3、In:Ga:Zn=2:2:1=2/5:2/5:1/5、あるいはIn:Ga:Zn=3:1:2=1/2:1/6:1/3の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物元素濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成のrだけ近傍であるとは、a、b、cが、a-A2b-B2c-C2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。また、上記酸化物半導体層は、銅、アルミニウム、塩素などの不純物元素がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物元素が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体層表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理N2Oプラズマ処理などを行うことにより、酸化物半導体層表面の不純物元素を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は1×1018atoms/cm3以下、好ましくは1×1017atoms/cm3以下とする。また、酸化物半導体層のアルミニウム濃度は1×1018atoms/cm3以下とする。また、酸化物半導体層の塩素濃度は2×1018atoms/cm3以下とする。また、酸化物半導体層は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気酸素ガス100で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス100の雰囲気で成膜すると、例えば成膜温度を300°C以上としても、膜中からのZnの放出が抑えられる。酸化物半導体層は水素などの不純物元素が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体層の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体層を包みこむように過剰酸素を含む絶縁層SiOxなどを接して設ける。過剰酸素を含む絶縁層は、PECVD法やスパッタ法における成膜条件を適宜設定して膜中に酸素を多く含ませたSiOx膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加する。過剰酸素を含む絶縁層の水素濃度が、7.2×1020atoms/cm3以上である場合には、トランジスタの初期特性のバラツキの増大、L長依存性の増大、さらにBTストレス試験において大きく劣化するため、過剰酸素を含む絶縁層の水素濃度は、7.2×1020atoms/cm3未満とする。即ち、酸化物半導体層の水素濃度は5×1019atoms/cm3以下、且つ、過剰酸素を含む絶縁層の水素濃度は、7.2×1020atoms/cm3未満とすることが好ましい。さらに酸化物半導体層を包み、且つ、過剰酸素を含む絶縁層の外側に配置されるように、酸化物半導体層の酸素の放出を抑えるブロッキング層AlOxなどを設けると好ましい。過剰酸素を含む絶縁層またはブロッキング層で酸化物半導体層を包み込むことで、酸化物半導体層において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体層としてIn-Ga-Zn系酸化物を用いる場合、化学量論的組成の一例はIn:Ga:Zn:O=1:1:1:4[原子数比]であるため、酸素の原子数比を4以上含む状態となる。酸化物半導体膜441は、単結晶、多結晶ポリクリスタルともいう。または非晶質などの状態をとる。好ましくは、酸化物半導体膜は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor膜とする。CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、非晶質相に結晶部及び非晶質部を有する結晶-非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS膜には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS膜は、粒界に起因する電子移動度の低下が抑制される。CAAC-OS膜に含まれる結晶部は、c軸がCAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、-5°以上5°以下の範囲も含まれることとする。なお、CAAC-OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS膜へ不純物元素を添加することにより、当該不純物元素添加領域において結晶部が非晶質化することもある。CAAC-OS膜に含まれる結晶部のc軸は、CAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。なお、酸化物半導体膜441を構成する酸素の一部は窒素で置換されてもよい。また、CAAC-OSのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化物半導体膜441の膜厚は、1nm以上30nm以下好ましくは5nm以上10nm以下とし、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。また、酸化物半導体層403は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置ColumnerPlasmaSputteringsystemを用いて成膜してもよい。なお、本実施の形態において、酸化物半導体膜441として、AC電源装置を有するスパッタリング装置を用いたスパッタリング法を用い、膜厚35nmのIn-Ga-Zn系酸化物膜を成膜する。本実施の形態において、In:Ga:Zn=1:1:1=1/3:1/3:1/3の原子比のIn-Ga-Zn系酸化物ターゲットを用いる。なお、成膜条件は、酸素及びアルゴン雰囲気下酸素流量比率50、圧力0.6Pa、電源電力5kW、基板温度170°Cとする。この成膜条件での成膜速度は、16nm/minである。酸化物半導体膜441を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物元素が除去された高純度ガスを用いることが好ましい。減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板400上に酸化物半導体膜441を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素水素原子、水H2Oなど水素水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜441に含まれる不純物元素の濃度を低減できる。また、ゲート絶縁層402を大気に解放せずにゲート絶縁層402と酸化物半導体膜441を連続的に形成することが好ましい。ゲート絶縁層402を大気に曝露せずにゲート絶縁層402と酸化物半導体膜441を連続して形成すると、ゲート絶縁層402表面に水素や水分などの不純物元素が吸着することを防止することができる。ここで、酸化物半導体膜441及びゲート絶縁層402に酸素ドープ処理を行い、酸素を過剰に含む酸化物半導体膜441及びゲート絶縁層402を形成してもよい。ゲート絶縁層402に酸素ドープ処理を行うことにより、酸素を酸化物半導体膜441及びゲート絶縁層402に供給して、酸化物半導体膜441及びゲート絶縁層402中、又は酸化物半導体膜441及びゲート絶縁層402中及び該界面近傍に酸素を含有させる。ドープされる酸素酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン酸素分子イオン、及び/又は酸素クラスタイオンは、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。また、イオン注入法にはガスクラスタイオンビームを用いてもよい。酸素のドープ処理は、全面を一度に行ってもよいし、線状のイオンビーム等を用いて移動スキャンさせ行ってもよい。例えば、ドープされる酸素酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン酸素分子イオン、及び/又は酸素クラスタイオンは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を発生させ、酸化物半導体膜441及びゲート絶縁層402を処理することができる。酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、希ガスを用いてもよい。酸素のドープ処理は、例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を1×1013ions/cm2以上5×1016ions/cm2以下とすればよい。酸化物半導体膜441と接するゲート絶縁層402が、酸素の供給源となる酸素を多く過剰に含むので、該ゲート絶縁層402から酸化物半導体膜441へ酸素を供給することができる。ゲート絶縁層402から酸化物半導体膜441へ酸素を供給する方法としては、酸化物半導体膜441とゲート絶縁層402とを接した状態で熱処理を行う。熱処理によってゲート絶縁層402から酸化物半導体膜441への酸素の供給を効果的に行うことができる。なお、ゲート絶縁層402から酸化物半導体膜441への酸素の供給のための熱処理を、酸化物半導体膜441が島状に加工される前に行うことで、ゲート絶縁層402に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。酸化物半導体膜441へ酸素を供給することにより、酸化物半導体膜441中の酸素欠損を補填することができる。続いて、酸化物半導体膜441上に導電膜475を形成する図2D参照。導電膜475は第1のソース電極層475a及び第1のドレイン電極層475bとなる膜である。導電膜475としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属層、または上述した元素を成分とする金属窒化物層窒化チタン層、窒化モリブデン層、窒化タングステン層等を用いることができる。また、Al、Cuなどの金属層の下側または上側の一方または双方にTi、Mo、Wなどの高融点金属層またはそれらの金属窒化物層窒化チタン層、窒化モリブデン層、窒化タングステン層を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては、酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3―SnO2、酸化インジウム酸化亜鉛In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。導電膜475は、後の工程において、電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングするため膜厚が薄い方が好ましい。したがって、導電膜475の膜厚は5nm以上30nm以下、特に好ましくは5nm以上10nm以下とすることがよい。なお、導電膜475の膜厚が十分薄いため、バリア性に優れる材料、例えば、チタンやタングステン、または窒化チタン、窒化タンタルなどを用いることができる。導電膜475にバリア性の高い材料を用いることで、後に形成される第2のソース電極層405a及び第2のドレイン電極層405bが、酸化物半導体層403によって酸化されることを抑制できる。本実施の形態では、導電膜475としてチタン膜を用いる。続いて、酸化物半導体膜441及び導電膜475上にレジストマスクを設け、導電膜475及び酸化物半導体膜441に順にエッチングを行い、島状の第1の導電膜476及び島状の酸化物半導体層403、を形成する図2E参照。なお、レジストマスクはフォトリソグラフィ工程やインクジェット法等を用いて形成することができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。導電膜475のエッチングには、塩素を含むガス、例えば、塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などを含むガスを用いることができる。また、フッ素を含むガス、例えば、四弗化炭素CF4、弗化硫黄SF6、弗化窒素NF3、トリフルオロメタンCHF3などを含むガスを用いることができる。また、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。エッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。また、第1のソース電極層475a及び第1のドレイン電極層475bの間隔は、第2のソース電極層405a及び第2のドレイン電極層405bの間隔よりも狭い。そのため、第1のソース電極層475a及び第1のドレイン電極層475bが第2のソース電極層405a及び第2のドレイン電極層405bよりも抵抗が高い場合、第1のソース電極層475a及び第1のドレイン電極層475bの間隔を短くすることにより、ソース電極、酸化物半導体層403、及びドレイン電極間の抵抗を小さくできる。酸化物半導体膜441のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜441のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO-07N関東化学社製を用いてもよい。また、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法によるドライエッチングによってエッチング加工してもよい。なお、図1において酸化物半導体層403のチャネル長方向図1のA-B方向の幅は、ゲート電極層401のチャネル長方向の幅よりも広いが特にこれに限定されない。ただし、酸化物半導体層403の幅が、ゲート電極層401の幅よりも広いことで、酸化物半導体層403よりも下の絶縁層例えば、下地絶縁層432から酸素を酸化物半導体層403に供給しやすくできる。続いて、導電膜476上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行いレジストマスク453を形成する図3A参照。ポジ型のレジストマスク453は、トランジスタ420のチャネルとなる部分以外に重畳して形成する。レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストなどを用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストよりもポジ型レジストを用いることが好ましい。例えば、パターンの幅が30nmの場合には、レジストの厚さを30nmとすることができる。このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は5kV~50kVであることが好ましい。また、電流強度は、5×10―12~1×10―11Aであることが好ましい。また、最小ビーム径は、2nm以下であることが好ましい。また、作製可能なパターンの最小線幅が8nm以下であることが好ましい。上記条件により、例えばパターンの幅を30nm以下、好ましくは20nm以下さらに好ましくは8nm以下にすることができる。また、電子ビームを用いた露光では、できるだけレジストマスク453は薄い方が好ましい。レジストマスク453を薄くする場合、被形成面の凹凸をできるだけ平坦にすることが好ましい。本実施の形態の半導体装置の作製方法では、ゲート電極層401を下地絶縁層432中に埋め込むことで、ゲート電極層401と下地絶縁層432による段差が低減されるため、レジストマスクを薄くすることができる。これにより、電子ビームを用いた露光が容易になる。次に、レジストマスク453をマスクとして導電膜476を選択的にエッチングし、第1のソース電極層475a及び第1のドレイン電極層475bを形成する図3B参照。ここで、第1のソース電極層475a及び第1のドレイン電極層475bの間隔によって、トランジスタ420のチャネル長を決定することができる。電子ビームによる露光によってチャネル長を決定することができるため、チャネル長の小さい、例えばチャネル長が50nm未満のトランジスタを作製することができる。このとき、エッチング条件を、レジストマスク453に対する導電膜476のエッチング選択比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガスとしてCl2及びHBrの混合ガスを用い、Cl2の流量比よりもHBrの流量比を高くすることが好ましい。例えば、Cl2:HBr=20:80の流量比であることが好ましい。また、誘導結合型プラズマによるエッチングICPエッチングともいうの場合、ICP電力を500Wとしたとき、バイアス電力を30W~40W以下とすることにより、レジストマスク453と導電膜とのエッチング選択比を高くすることができる。次に、酸化物半導体層403と接し、第1のソース電極層475aと第1のドレイン電極層475bの端部を覆う絶縁層406を形成する図3C参照。絶縁層406は、第1のソース電極層475aと第1のドレイン電極層475bの端部が後の形成工程によってダメージを受けることを防止する保護膜として機能する。絶縁層406を設けることで、第1のソース電極層475aと第1のドレイン電極層475bとの間隔が後の形成工程によって受けるダメージを低減することができ、トランジスタを歩留まりよく作製することができる。絶縁層406は後の工程において、酸化物半導体層403に不純物元素を導入する際のマスクとしても機能するため、該不純物元素の導入を抑制するのに十分な膜厚が必要である。例えば、絶縁層406の膜厚は、100nm以上とすることが好ましい。絶縁層406の幅は、少なくとも第1のソース電極層475a及び第1のドレイン電極層475bの間隔を覆うことができる幅とすればよい。また、絶縁層406の幅によって、酸化物半導体層403に形成される低抵抗領域404a及び低抵抗領域404bの長さが決定されるため、絶縁層406の幅は小さい方が好ましい。例えば、絶縁層406の幅は、マスクの形成に用いられる露光装置の解像限界によって決定される最小加工寸法Fとすればよい。また、最小加工寸法で作製されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクを形成し、絶縁層406の幅を小さくしてもよい。スリミング処理としては、例えば、ラジカル状態の酸素酸素ラジカルなどを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であればアッシング処理に限定する必要はない。また、絶縁層406のエッチングを行うマスクに対しても電子ビームを用いた露光を行ってもよい。電子ビームを用いた露光によって得られるマスクを用いることで、精細なパターンが作製できるため、絶縁層406の幅を狭くすることができる。続いて、絶縁層406をマスクとして酸化物半導体層403に不純物元素451を導入し、チャネル形成領域409、低抵抗領域404a及び低抵抗領域404bを形成する図3D参照。不純物元素451の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、1×1013~5×1016ions/cm2とするのが好ましい。また、不純物元素としてリンを導入する場合、加速電圧を0.5~80kVとするのが好ましい。本実施の形態では、不純物元素としてリンを導入する。なお、酸化物半導体層403に不純物元素を導入する処理は、複数回行っても良い。酸化物半導体層403に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、1回の処理毎に変えてもよい。不純物元素が導入され、抵抗が低減された低抵抗領域404a及び低抵抗領域404bを含む酸化物半導体層403を有することにより、酸化物半導体層403とソース電極層及びドレイン電極層とのコンタクト抵抗が小さくなる。そのため、ソース電極層及びドレイン電極層近傍の電界が緩和され、トランジスタ420はオン特性が高く、高速動作、高速応答が可能な電気特性に優れた半導体装置とすることができる。なお、不純物元素の導入によって、酸化物半導体層の結晶構造が変わる場合がある。本実施の形態の半導体装置は、領域によって結晶性が異なる酸化物半導体層を用いてもよい。例えば、チャネル形成領域409は低抵抗領域404a及び低抵抗領域404bよりも高い結晶性を有していてもよい。具体的には、チャネル形成領域409の酸化物半導体はCAAC-OSであり、低抵抗領域404a及び低抵抗領域404bは非晶質構造とすることもできる。次いで、酸化物半導体層403、第1のソース電極層475a、第1のドレイン電極層475b及び絶縁層406上に導電膜452を形成する図4A参照。導電膜452は、第2のソース電極層405a及び第2のドレイン電極層405bとなる導電膜である。導電膜452は、導電膜475と同様の材料、方法を用いて形成することができる。導電膜452の膜厚は厚い方が好ましい。導電膜452を厚くすることで、第2のソース電極層405a及び第2のドレイン電極層405bの抵抗を低減することができ、トランジスタ420のオン特性を向上させることができる。第2のソース電極層405a及び第2のドレイン電極層405bは、第1のソース電極層475a及び第1のドレイン電極層475bと同様の材料方法を用いて形成することができる。ただし、第2のソース電極層405a及び第2のドレイン電極層405bは、ソース電極層及びドレイン電極層の厚膜化を図り、抵抗を低減するための層なので、抵抗の低い材料を用いることが好ましい。なお、第1のソース電極層475a及び第1のドレイン電極層475bにバリア性の高い材料を用いることで、第2のソース電極層405a及び第2のドレイン電極層405bに低抵抗材料を用いても、第1のソース電極層475a及び第1のドレイン電極層475bがバリア層として機能することで、第2のソース電極層405a及び第2のドレイン電極層405bが酸化物半導体層403によって酸化されることを防止できる。なお、第2のソース電極層405a及び第2のドレイン電極層405bは酸化物半導体層403の側面とそれぞれ接しているが、酸化物半導体層403の膜厚は十分に薄いため、第2のソース電極層405a及び第2のドレイン電極層405bが酸化されることを防止できる。次に、導電膜452上に、層間絶縁層407を形成する図4B参照。層間絶縁層407としては、ゲート絶縁層402と同様の材料、方法を用いて形成することができる。層間絶縁層407は、トランジスタ420によって生じる凹凸を平坦化できる膜厚で形成する。本実施の形態では、CVD法により形成した酸化窒化シリコン層を300nm形成する。次に、層間絶縁層407及び導電膜452に化学的機械研磨処理を行い、絶縁層406の上面が露出するように、層間絶縁層407及び導電膜452の一部を除去する図4C参照。該研磨処理によって、絶縁層406と重畳する導電膜452が除去され、導電膜452は、第2のソース電極層405a及び第2のドレイン電極層405bとなる。本実施の形態では、層間絶縁層407及び導電膜452の除去に化学的機械的研磨法を用いたが、他の切削研削、研磨方法を用いてもよい。また、絶縁層406と重畳する導電膜452を除去する工程において、化学的機械研磨法などの切削研削、研磨法の他、エッチングドライエッチング、ウェットエッチング法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械研磨法による除去工程後、ドライエッチング法やプラズマ処理を行い、処理表面の平坦性向上を図ってもよい。切削研削、研磨方法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、層間絶縁層407及び導電膜452の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。以上の工程で、本実施の形態のトランジスタ420が作製される。トランジスタ420は、ゲート電極層401及び絶縁層406を、共に同一の寸法最小加工寸法Fとすることで、微細なトランジスタを形成したが、本実施の形態の半導体装置は、ゲート電極層401と絶縁層406のチャネル長方向の寸法が異なっていてもよい。例えば、図5Aに示すトランジスタ430のように、ゲート電極層401のチャネル長方向の長さ図中のL1が絶縁層406の長さ図中のL2よりも大きくてもよい。ゲート電極層401のチャネル長方向の長さの方が大きいことによって、ゲート電極層401と酸化物半導体層403の低抵抗領域404a及び低抵抗領域404bとが重畳する領域を形成することができる。また、図5Bに示すように、ゲート電極層401の幅図中のL1が、絶縁層406の幅図中のL2よりも小さくてもよい。本実施の形態の半導体装置のチャネル長Lは、ゲート電極層401の大きさではなく、第1のソース電極層475a及び第1のドレイン電極層475bの間隔によって決まるため、ゲート電極層の幅が小さくなっても問題ない。また、ゲート電極層と、酸化物半導体層403との位置合わせ精度が低くとも、チャネル長Lが短いため、特に問題ない。なた、図5Bに示すように、第1のソース電極層475a及び第1のドレイン電極層475bが酸化物半導体層403を覆うように形成されていてもよい。これは、トランジスタ440の作製工程において、酸化物半導体膜をエッチングして島状の酸化物半導体層403を形成した後に、第1のソース電極層475a及び第1のドレイン電極層475bとなる導電膜を形成した場合である。この時、第1のソース電極層475a及び第1のドレイン電極層475bにバリア性の高い膜を用いると、酸化物半導体層403がバリア性の高い膜で覆われて、不純物元素等の侵入を抑制することができる。本実施の形態の半導体装置は、図5Cに示すトランジスタ450のように下地絶縁層432を設けない構成としてもよい。本実施の形態で示すトランジスタは、第2のソース電極層405a及び第2のドレイン電極層405bを、絶縁層と導電膜を積層した後に、該絶縁膜の上面が露出するまで、除去することによって、導電膜を分離させることで形成する。したがって、第1のソース電極層4075a及び第1のドレイン電極層475bに達する開口を形成する必要がなく、第1のソース電極層475a及び第1のドレイン電極層475bの上面に凹凸があっても形成することができる。下地絶縁層432を形成しないことで、作製工程数を低減することができる。なお、図示しないが、層間絶縁層407を積層構造とし、そのうちの一層に緻密性の高い無機絶縁膜を設けてもよい。例えば、層間絶縁層407上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度膜密度3.2g/cm3以上、好ましくは3.6g/cm3以上とすることによって、トランジスタ440に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法や、X線反射率測定法によって測定することができる。トランジスタ420上に設けられる絶縁膜として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物元素、及び酸素の両方に対して膜を通過させない遮断効果ブロック効果が高い。従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物元素の酸化物半導体層403への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層403からの放出を防止する保護膜として機能する。本実施の形態に示すトランジスタは、第1のソース電極層475aと第1のドレイン電極層475bの間隔によってチャネル長が決定され、第1のソース電極層475aと第1のドレイン電極層475bの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、チャネル長Lが50nm未満の微細なトランジスタを作製することができる。第1のソース電極層475aと第1のドレイン電極層475bの端部は絶縁層406によって覆われているため、後の形成工程において、第1のソース電極層475aと第1のドレイン電極層475bの間隔が損傷を受けることがなく、微細なトランジスタを歩留まり良く形成することができる。絶縁層406は、酸化物半導体層403に不純物元素を導入する際のマスクともなり、オン特性が向上したトランジスタとすることができる。第2のソース電極層405a及び第2のドレイン電極層405bは、絶縁層406上に形成された導電膜を除去し、導電膜を分断させることによって形成することができる。したがって、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができ、第1のソース電極層475a及び第1のドレイン電極層475bに与える損傷を低減することができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。実施の形態2本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置記憶装置の一例を、図面を用いて説明する。図6は、半導体装置の構成の一例である。図6Aに、半導体装置の断面図を、図6Bに半導体装置の回路図をそれぞれ示す。図6A及び図6Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ3200を有し、上部に第2の半導体材料を用いたトランジスタ3202を有するものである。トランジスタ3202としては、実施の形態1で示すトランジスタ420の構造を適用する例である。ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、nチャネル型トランジスタとpチャネル型トランジスタのどちらを用いても構わない。また、情報を保持するために酸化物半導体を用いた実施の形態1に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図6Aにおけるトランジスタ3200は、半導体材料例えば、シリコンなどを含む基板3000に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物元素領域と、不純物元素領域に接する金属化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。基板3000上にはトランジスタ3200を囲むように素子分離絶縁層3106が設けられており、トランジスタ3200を覆うように絶縁層3220が設けられている。単結晶半導体基板を用いたトランジスタ3200は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ3202および容量素子3204の形成前の処理として、トランジスタ3200を覆う絶縁層3220にCMP処理を施して、絶縁層3220を平坦化すると同時にトランジスタ3200のゲート電極層の上面を露出させる。図6Aに示すトランジスタ3202は、酸化物半導体をチャネル形成領域に用いたボトムゲート型トランジスタである。ここで、トランジスタ3202に含まれる酸化物半導体層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ3202を得ることができる。トランジスタ3202は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。トランジスタ3202のソース電極層又はドレイン電極層の一方は、絶縁層に設けられた開口を介して、電極3208と電気的に接続され、電極3208を介してトランジスタ3200のゲート電極層と電気的に接続されている。電極3208は、トランジスタ3202のゲート電極層と同様の工程で作製することができる。また、電極3208と、トランジスタ3202のゲート電極層とによって、容量素子3204が構成される。すなわち、電極3208は容量素子3204の一方の電極として機能し、トランジスタ3202のゲート電極層は容量素子3204の他方の電極として機能する。なお、容量が不要の場合には、容量素子3204を設けない構成とすることもできる。また、容量素子3204は、別途、トランジスタ3202の上方に設けてもよい。また、トランジスタ3202上には、絶縁層3222が単層又は積層で設けられている。絶縁層3222及びトランジスタ3202の層間絶縁層に設けられた開口に、電極3212が設けられている。トランジスタ3202上には絶縁層3222が設けられている。そして、絶縁層3222上にはトランジスタ3202と、他のトランジスタを接続するための配線3210が設けられている。配線3210は、絶縁層3222に形成された開口に設けられた電極3212を介して、トランジスタ3202のソース電極層又はドレイン電極層の他方と電気的に接続される。図6A及び図6Bにおいて、トランジスタ3200と、トランジスタ3202とは、少なくとも一部が重畳するように設けられており、トランジスタ3200のソース領域またはドレイン領域と、トランジスタ3202に含まれる酸化物半導体層の一部が重畳するように設けられているのが好ましい。また、トランジスタ3202及び容量素子3204が、トランジスタ3200の少なくとも一部と重畳するように設けられている。例えば、容量素子3204の電極3208は、トランジスタ3200のゲート電極層と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。次に、図6Aに対応する回路構成の一例を図6Bに示す。図6Bにおいて、第1の配線1stLineとトランジスタ3200のソース電極層とは、電気的に接続され、第2の配線2ndLineとトランジスタ3200のドレイン電極層とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ3202のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ3202のゲート電極層とは、電気的に接続されている。そして、トランジスタ3200のゲート電極層と、トランジスタ3202のソース電極層またはドレイン電極層の一方は、容量素子3204の電極の他方と電気的に接続され、第5の配線5thLineと、容量素子3204の電極の他方は電気的に接続されている。図6Bに示す半導体装置では、トランジスタ3200のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ3202がオン状態となる電位にして、トランジスタ3202をオン状態とする。これにより、第3の配線の電位が、トランジスタ3200のゲート電極層、および容量素子3204に与えられる。すなわち、トランジスタ3200のゲート電極層には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位レベルを与える電荷以下Lowレベル電荷、Highレベル電荷というのいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ3202がオフ状態となる電位にして、トランジスタ3202をオフ状態とすることにより、トランジスタ3200のゲート電極層に与えられた電荷が保持される保持。トランジスタ3202のオフ電流は極めて小さいため、トランジスタ3200のゲート電極層の電荷は長時間にわたって保持される。次に情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ3200のゲート電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ3200をpチャネル型とすると、トランジスタ3200のゲート電極層にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ3200のゲート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ3200をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ3200のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0<Vth_Lとなれば、トランジスタ3200はオフ状態となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0>Vth_Hとなっても、トランジスタ3200はオン状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ3200がオフ状態となるような電位、つまり、Vth_Lより高い電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ3200がオン状態となるような電位、つまり、Vth_Hより低い電位を第5の配線に与えればよい。本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、実施の形態2とは異なる記憶装置の構造の一形態について説明する。図7は、記憶装置の斜視図である。図7に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイメモリセルアレイ3400a乃至メモリセルアレイ3400nnは2以上の整数を複数層有し、下部にメモリセルアレイを動作させるために必要な論理回路3004を有する。図8に、図7に示した記憶装置の部分拡大図を示す。図8では、論理回路3004、メモリセルアレイ3400a及びメモリセルアレイ3400bを図示しており、メモリセルアレイ3400a又はメモリセルアレイ3400bに含まれる複数のメモリセルのうち、メモリセル3170aと、メモリセル3170bを代表で示す。メモリセル3170a及びメモリセル3170bとしては、例えば、上記に実施の形態において説明した回路構成と同様の構成とすることもできる。なお、メモリセル3170aに含まれるトランジスタ3171aを代表で示す。メモリセル3170bに含まれるトランジスタ3171bを代表で示す。トランジスタ3171a及びトランジスタ3171bは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。トランジスタ3171aのゲート電極層と同じ層に形成された電極3501aは、電極3502aによって、電極3003aと電気的に接続されている。トランジスタ3171bのゲート電極層と同じ層に形成された電極3501cは、電極3502cによって、電極3003cと電気的に接続されている。また、論理回路3004は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ3001を有する。トランジスタ3001は、半導体材料例えば、シリコンなどを含む基板3000に素子分離絶縁層3106を設け、素子分離絶縁層3106に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ3001は、絶縁表面上に形成されたシリコン膜等の半導体膜や、SOI基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ3001の構成については、公知の構成を用いることが可能であるため、説明は省略する。トランジスタ3171aが形成された層と、トランジスタ3001が形成された層との間には、配線3100a及び配線3100bが形成されている。配線3100aとトランジスタ3001が形成された層との間には、絶縁膜3140aが設けられ、配線3100aと配線3100bとの間には、絶縁膜3141aが設けられ、配線3100bとトランジスタ3171aが形成された層との間には、絶縁膜3142aが設けられている。同様に、トランジスタ3171bが形成された層と、トランジスタ3171aが形成された層との間には、配線3100c及び配線3100dが形成されている。配線3100cとトランジスタ3171aが形成された層との間には、絶縁膜3140bが設けられ、配線3100cと配線3100dとの間には、絶縁膜3141bが設けられ、配線3100dとトランジスタ3171bが形成された層との間には、絶縁膜3142bが設けられている。絶縁膜3140a、絶縁膜3141a、絶縁膜3142a、絶縁膜3140b、絶縁膜3141b、絶縁膜3142bは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。配線3100a、配線3100b、配線3100c、配線3100dによって、メモリセル間の電気的接続や、論理回路3004とメモリセルとの電気的接続等を行うことができる。論理回路3004に含まれる電極3303は、上部に設けられた回路と電気的に接続することができる。例えば、図8に示すように、電極3505によって電極3303は配線3100aと電気的に接続することができる。配線3100aは、電極3503aによって、トランジスタ3171aのゲート電極層と同じ層に形成された電極3501bと電気的に接続することができる。こうして、配線3100a及び電極3303を、トランジスタ3171aのソースまたはドレインと電気的に接続することができる。また、電極3501bは、トランジスタ3171aのソースまたはドレインと、電極3502bとによって、電極3003bと電気的に接続することができる。電極3003bは、電極3503bによって配線3100cと電気的に接続することができる。図8では、電極3303とトランジスタ3171aとの電気的接続は、配線3100aを介して行われる例を示したがこれに限定されない。電極3303とトランジスタ3171aとの電気的接続は、配線3100bを介して行われてもよいし、配線3100aと配線3100bの両方を介して行われてもよい。または、配線3100aも配線3100bも介さず、他の電極を用いて行われてもよい。また、図8では、トランジスタ3171aが形成された層と、トランジスタ3001が形成された層との間には、配線3100aが形成された配線層と、配線3100bが形成された配線層との、2つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ3171aが形成された層と、トランジスタ3001が形成された層との間に、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていてもよい。また、図8では、トランジスタ3171bが形成された層と、トランジスタ3171aが形成された層との間には、配線3100cが形成された配線層と、配線3100dが形成された配線層との、2つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ3171bが形成された層と、トランジスタ3171aが形成された層との間に、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていてもよい。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器としては、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機パチンコ機、スロットマシン等、ゲーム筐体が挙げられる。図9に電子機器の具体例を示す。図9A及び図9Bは、2つ折り可能なタブレット型端末である。図9Aは、開いた状態であり、タブレット型端末は、筐体9630、表示部9631a、表示部9631b、表示モード切り替えスイッチ9034、電源スイッチ9035、省電力モード切り替えスイッチ9036、留め具9033、操作スイッチ9038を有する。実施の形態1に示す半導体装置は、表示部9631a、表示部9631bに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、実施の形態2または実施の形態3に示す記憶装置を本実施の形態の半導体装置に適用してもよい。表示部9631aは、一部をタッチパネルの領域9632aとすることができ、表示された操作キー9638にふれることでデータ入力をすることができる。なお、表示部9631aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部9631aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631bを表示画面として用いることができる。また、表示部9631bにおいても表示部9631aと同様に、表示部9631bの一部をタッチパネルの領域9632bとすることができる。また、タッチパネルのキーボード表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれることで表示部9631bにキーボードボタン表示することができる。また、タッチパネルの領域9632aとタッチパネルの領域9632bに対して同時にタッチ入力することもできる。また、表示モード切り替えスイッチ9034は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。また、図9Aでは表示部9631bと表示部9631aの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。図9Bは、閉じた状態であり、タブレット型端末は、筐体9630、太陽電池9633、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有する。なお、図9Bでは充放電制御回路9634の一例としてバッテリー9635、DCDCコンバータ9636を有する構成について示している。なお、タブレット型端末は2つ折り可能なため、未使用時に筐体9630を閉じた状態にすることができる。従って、表示部9631a、表示部9631bを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。また、この他にも図9Aおよび図9Bに示したタブレット型端末は、様々な情報静止画、動画、テキスト画像などを表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェアプログラムによって処理を制御する機能、等を有することができる。タブレット型端末の表面に装着された太陽電池9633によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池9633は、筐体9630の一面または二面に効率的なバッテリー9635の充電を行う構成とすることができるため好適である。なおバッテリー9635としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。また、図9Bに示す充放電制御回路9634の構成、および動作について図9Cにブロック図を示し説明する。図9Cには、太陽電池9633、バッテリー9635、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3、表示部9631について示しており、バッテリー9635、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3が、図9Bに示す充放電制御回路9634に対応する箇所となる。まず外光により太陽電池9633により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー9635を充電するための電圧となるようDCDCコンバータ9636で昇圧または降圧がなされる。そして、表示部9631の動作に太陽電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバータ9637で表示部9631に必要な電圧に昇圧または降圧をすることとなる。また、表示部9631での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテリー9635の充電を行う構成とすればよい。なお太陽電池9633については、発電手段の一例として示したが、特に限定されず、圧電素子ピエゾ素子や熱電変換素子ペルティエ素子などの他の発電手段によるバッテリー9635の充電を行う構成であってもよい。例えば、無線非接触で電力を送受信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。"