"入力信号をそれぞれ別々にアナログ信号に変換する複数個のDA変換回路と、上位側とされる信号に対する前記DA変換回路の出力に、下位側とされる信号に対する前記DA変換回路の出力を、上位側に対する下位側の関係を維持するための抵抗比による所定の重みを付けて加算する加算回路と、入力信号を前記DA変換回路の変換ビット数よりもビット数の多いデジタル信号に変換するAD変換回路と、命令を実行してデータ処理を行うプログラム制御回路と、を有するデータ処理システムであって、前記プログラム制御回路は前記データ処理として校正処理及び高精度DA変換処理を制御し、前記校正処理は、夫々に校正データを与えた前記複数個のDA変換回路の出力を前記加算回路で加算し、前記加算回路の出力を前記AD変換回路でデジタル値に変換し、変換されたデジタル値に基づいて前記所定の重みに許容範囲を超える誤差があるか否かを判別し、許容範囲を超える誤差があると判別したときは、当該誤差の影響を縮小する方向に変換対象のデジタル信号を補正するための補正係数を取得する、処理であり、前記高精度DA変換処理は、変換対象のデジタル信号を前記補正係数を用いて補正して前記複数個のDA変換回路に与え、これによるDA変換出力を前記加算回路で加算して、前記変換対象のデジタル信号に対するアナログ信号を生成する処理である、データ処理システム。前記複数個のDA変換回路として第1のDA変換回路及び第2のDA変換回路を有し、第1のDA変換回路はnビットの上位側信号を入力とし、第2のDA変換回路は下位側信号を入力とし、前記加算回路は、増幅回路と、nビットの上位側信号に下位側信号を1/2nの重みで加算するための公称抵抗値を有し前記増幅回路に接続された複数の抵抗素子と、を備える、請求項1記載のデータ処理システム。前記加算回路は差動増幅回路を用いた反転加算回路であって、前記差動増幅回路の反転入力端子には、前記第1のDA変換回路の出力が第1の公称抵抗値を持つ抵抗素子を介して結合され且つ前記第2のDA変換回路の出力が第2の公称抵抗値をもつ抵抗素子を介して結合され、前記差動増幅回路の出力端子は第1の公称抵抗値を持つ抵抗素子を介して反転入力端子に帰還接続され、前記第2の公称抵抗値は第1の公称抵抗値の2n倍とされる、請求項2記載のデータ処理システム。前記プログラム制御回路は、前記校正処理において、前記第1のDA変換回路に校正値を与え、前記第2のDA変換回路に値0を与え、これによって前記加算回路から得られる信号を前記AD変換回路で変換して第1の加算値を取得する第1の処理と、前記第1のDA変換回路に値0を与え、前記第2のDA変換回路に前記校正値を与え、これによって前記加算回路から得られる信号を前記AD変換回路で変換して第2の加算値を取得する第2の処理と、前記第1の加算値に対する第2の加算値の比と1/2nとの差に基づいて、前記抵抗比に許容範囲を超える誤差があるか否かを判別すると共に、必要な補正係数を取得する第3の処理とを行う。請求項3記載のデータ処理システム。前記プログラム制御回路は、前記校正処理において、前記抵抗比に許容範囲を超える誤差がないとき前記補正係数の値を1とする、請求項1記載のデータ処理システム。前記プログラム制御回路は、前記校正処理において、前記抵抗比に許容範囲を超える誤差があるか否かの判別結果が反映される補正フラグを前記補正係数と共に保持し、前記高精度DA変換処理において、前記抵抗比に許容範囲を超える誤差がないことを前記補正フラグが示しているときは前記補正係数による補正を省略して変換対象のデジタル信号を複数のDA変換回路に供給する、請求項1記載のデータ処理システム。前記プログラム制御回路の制御に基づいて前記補正係数を電気的に書き換え可能な不揮発性記憶装置を有する、請求項1記載のデータ処理システム。前記DA変換回路、前記AD変換回路及びプログラム制御回路は1チップのマイクロコンピュータに含まれる、請求項1記載のデータ処理システム。前記加算回路は、前記プログラム制御回路の制御に基づいて与えられる制御データによってアナログ回路機能が再構成可能にされるリコンフィギャラブルアナログ回路と、前記抵抗比を形成するための複数個の外付け抵抗素子と、によって構成される、請求項8記載のデータ処理システム。前記リコンフィギャラブルアナログ回路は1チップの半導体集積回路で構成され、当該リコンフィギャラブルアナログ回路と前記マイクロコンピュータは1個のパッケージに封止された、システムインパッケージ形態とされる、請求項9記載のデータ処理システム。前記リコンフィギャラブルアナログ回路及び前記マイクロコンピュータは同一チップに形成された、請求項9記載のデータ処理システム。前記プログラム制御回路は中央処理装置及び前記中央処理装置が実行するプログラムを保有するプログラムメモリを有する、請求項1記載のデータ処理システム。前記変換対象のデジタルデータはPCMデータである、請求項12記載のデータ処理システム。前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記1/2nよりも許容範囲を超えて大きい場合に、前記補正係数を、前記下位側信号に乗算される、0より大きく1より小さな値とする、請求項2記載のデータ処理システム。前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記1/2nよりも許容範囲を超えて小さい場合に、前記補正係数を、前記上位側信号に乗算される、0より大きく1より小さな値とする、請求項2記載のデータ処理システム。前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記1/2nよりも許容範囲を超えて大きい場合に、前記下位側信号を下位方向に1ビットシフトし、前記補正係数を、前記シフトした信号に乗算される1より大きな値とする、請求項2記載のデータ処理システム。前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記1/2nよりも許容範囲を超えて大きい場合に、前記上位側信号のビット数を1ビット増やし下位側信号のビット数を1ビット減らし、前記補正係数を、前記下位側信号に乗算される1より大きな値とする、請求項2記載のデータ処理システム。本発明者は低分解能の複数個のDA変換回路の出力を加算回路で加算して高分解能のDA変換を可能にする技術において、上位ビットのDA変換値に対する下位ビットのDA変換値の重みを加算回路の抵抗比によって決定しようとするとき、抵抗比を決める外付け抵抗素子の公称抵抗値に対する誤差などの影響を補正することについて検討した。この検討趣旨に照らしたとき、何れの特許文献もそれが補正しようとする誤差の意味が違い、更に、誤差検出のための手法や補正方法が複雑である。本発明の目的は、比較的簡単な構成により分解能を向上させ回路特性の誤差の影響を縮減してDA変換を行うことができるデータ処理システムを提供することにある。更に詳しくは、変換対象のデジタル信号を分割してそれぞれDA変換した変換結果に抵抗比で重みをつけて加算する加算回路の当該抵抗比を決める外付け抵抗素子の公称抵抗値に対する誤差などの影響を簡単且つ容易に縮減することを可能にするDA変換技術を提供することにある。本発明の前記並びにその他の目的と新規の特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、複数個のDA変換回路と、上位側とされる信号に対する前記DA変換回路の出力に、下位側とされる信号に対する前記DA変換回路の出力を、上位側に対する下位側の関係を維持するための抵抗比による所定の重みを付けて加算する加算回路と、AD変換回路と、を用いるプログラム制御回路は、校正データを与えた前記DA変換回路の出力を前記加算回路で加算し、前記加算回路の出力を前記AD変換回路でデジタル値に変換し、変換されたデジタル値に基づいて前記所定の重みに許容外の誤差があることを判別したときは、当該誤差の影響を縮小する方向に変換対象のデジタル信号を補正するための補正係数を取得する校正処理を制御する。変換対象のデジタル信号を高精度にアナログ信号に変換するときは、変換対象のデジタル信号を前記補正係数を用いて補正して前記複数個のDA変換回路に与え、これによるDA変換出力を前記加算回路で加算する。上位側に対する下位側の関係を維持するための抵抗比による重みに許容範囲を超える誤差があるか否かを、校正値のDA変換結果を加算回路で加算するという処理によって判別することができる。その加算結果に基づいて変換対象のデジタルデータに対する補正係数を容易に求めることができる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、比較的簡単な構成により分解能を向上させ回路特性の誤差の影響を縮減してDA変換を行うことができる。更に詳しくは、変換対象のデジタル信号を分割してそれぞれDA変換した変換結果に抵抗比で重みをつけて加算する加算回路の当該抵抗比を決める外付け抵抗素子の公称抵抗値に対する誤差などの影響を簡単且つ容易に縮減することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<高精度DA変換の変換対象信号に対する補正計数を求める校正処理>本発明の代表的な実施の形態に係るデータ処理システムは、入力信号をそれぞれ別々にアナログ信号に変換する複数個のDA変換回路DAC1,DAC2と、上位側とされる信号に対する前記DA変換回路の出力に、下位側とされる信号に対する前記DA変換回路の出力を、上位側に対する下位側の関係を維持するための抵抗比による所定の重みを付けて加算する加算回路2と、入力信号を前記DA変換回路の変換ビット数よりもビット数の多いデジタル信号に変換するAD変換回路10と、命令を実行してデータ処理を行うプログラム制御回路12と、を有する。前記プログラム制御回路は前記データ処理として校正処理及び高精度DA変換処理を制御する。前記校正処理は、夫々に校正データを与えた前記複数個のDA変換回路の出力を前記加算回路で加算し、前記加算回路の出力を前記AD変換回路でデジタル値に変換し、変換されたデジタル値に基づいて前記所定の重みに許容範囲を超える誤差があるか否かを判別し、許容範囲を超える誤差があると判別したときは、当該誤差の影響を縮小する方向に変換対象のデジタル信号を補正するための補正係数を取得する、処理である。前記高精度DA変換処理は、変換対象のデジタル信号を前記補正係数を用いて補正して前記複数個のDA変換回路に与え、これによるDA変換出力を前記加算回路で加算して、前記変換対象のデジタル信号に対するアナログ信号を生成する処理である。これによれば、上位側に対する下位側の関係を維持するための抵抗比による重みに許容範囲を超える誤差があるか否かを校正値のDA変換結果を加算回路で加算するという処理によって判別することができ、それに従って変換対象のデジタルデータに対する補正係数を容易に求めることができる。したがって、比較的簡単な構成により分解能を向上させ回路特性の誤差の影響を縮減してDA変換を行うことができる。更に詳しくは、変換対象のデジタル信号を分割してそれぞれDA変換した変換結果に抵抗比で重みをつけて加算する加算回路の当該抵抗比を決める外付け抵抗素子の公称抵抗値に対する誤差の影響を簡単且つ容易に縮減することができる。2<上位側nビットの信号に下位側信号を1/2nの重みで加算>項1のデータ処理システムにおいて、前記複数個のDA変換回路として第1のDA変換回路及び第2のDA変換回路を有する。第1のDA変換回路はnビットの上位側信号を入力とし、第2のDA変換回路は下位側信号を入力とする。前記加算回路は、増幅回路20と、nビットの上位側信号に下位側信号を1/2nの重みで加算するための公称抵抗値を有し前記増幅回路に接続された複数の抵抗素子21,22,23と、を備える。これにより、加算回路の出力には、nビットの上位側信号に対する下位側信号の関係を容易に反映させることができる。3<反転加算回路>項2のデータ処理システムにおいて、前記加算回路は差動増幅回路を用いた反転加算回路であって、前記差動増幅回路の反転入力端子には、前記第1のDA変換回路の出力が第1の公称抵抗値R1を持つ抵抗素子21を介して結合され且つ前記第2のDA変換回路の出力が第2の公称抵抗値R2をもつ抵抗素子22を介して結合される。前記差動増幅回路の出力端子は第1の公称抵抗値R1を持つ抵抗素子23を介して反転入力端子に帰還接続される。前記第2の公称抵抗値は第1の公称抵抗値の2n倍とされる。これにより、反転加算回路の回路形式によって前記加算回路を容易に実現することができる。4<抵抗比に対する誤差の判別>項3のデータ処理システムにおいて、前記プログラム制御回路は前記校正処理において第1乃至第3の処理を行う。第1の処理S11,S12は、前記第1のDA変換回路に校正値を与え、前記第2のDA変換回路に値0を与え、これによって前記加算回路から得られる信号を前記AD変換回路で変換して第1の加算値を取得する処理である。第2の処理S13,S14は、前記第1のDA変換回路に値0を与え、前記第2のDA変換回路に前記校正値を与え、これによって前記加算回路から得られる信号を前記AD変換回路で変換して第2の加算値を取得する処理である。第3の処理S15は、前記第1の加算値に対する第2の加算値の比と1/2nとの差に基づいて、前記抵抗比に許容範囲を超える誤差があるか否かを判別すると共に、必要な補正係数を取得する処理である。これにより、加算回路の抵抗比に許容範囲を超える誤差があるか否かを簡単な処理ステップによって判別することができる。5<値1の補正係数>項1乃至4の何れかのデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記抵抗比に許容範囲を超える誤差がないとき前記補正係数の値を1とする。これにより、誤差がない場合にも補正係数の値は1であるから変換対象のデジタルデータに補正係数を乗算しても影響はない。前記抵抗比が許容範囲を超える誤差をもっているか否かに拘わらず、高精度AD変換処理では補正係数を用いた補正の処理ステップを共通化することができる。6<補正フラグ>項1乃至5の何れかのデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記抵抗比に許容範囲を超える誤差があるか否かの判別結果が反映される補正フラグを前記補正係数と共に保持する。前記高精度DA変換処理において、前記抵抗比に許容範囲を超える誤差がないことを前記補正フラグが示しているときは前記補正係数による補正を省略して変換対象のデジタル信号を複数のDA変換回路に供給する。これによれば、前記抵抗比に許容範囲を超える誤差がない場合に高精度AD変換処理において実質的に無駄な補正処理を省くことができる。7<不揮発性メモリ>項1乃至6の何れかのデータ処理システムは、前記プログラム制御回路の制御に基づいて前記補正係数を電気的に書き換え可能な不揮発性記憶装置45を有する。これによれば、一度取得した補正係数を電源遮断時にも維持することができる。8<マイクロコンピュータ>項1乃至7の何れかのデータ処理システムにおいて、前記DA変換回路、前記AD変換回路及びプログラム制御回路は1チップのマイクロコンピュータ1に含まれる。これにより、マイクロコンピュータが備える分解能の低いDA変換回路に対して、高い分解能の高精度DA変換が可能になる。9<リコンフィギャラブルアナログ回路>項8のデータ処理システムにおいて、前記加算回路は、前記プログラム制御回路の制御に基づいて与えられる制御データによってアナログ回路機能が再構成可能にされるリコンフィギャラブルアナログ回路8と、前記抵抗比を形成するための複数個の外付け抵抗素子80,81,82と、によって構成される。これによれば、マイクロコンピュータが備える分解能の低いDA変換回路を用いた高い分解能の高精度DA変換に必用な加算回路をリコンフィギャラブルアナログ回路によって実現することが容易である。このとき、リコンフィギャラブルアナログ回路は制御データに基づいてアナログ回路機能を再構成可能にするために多くの選択回路や選択スイッチが配置され、その信号経路には比較的大きな抵抗成分が寄生することになる。このような寄生抵抗成分は、複数個の抵抗素子によって設定した加算回路の重みに誤差となって影響を与える。このような誤差成分による影響に対しても校正処理によって補正係数を取得することによって縮減することが容易である。10<SIP>項9のデータ処理システムにおいて、前記リコンフィギャラブルアナログ回路は1チップの半導体集積回路で構成され、当該リコンフィギャラブルアナログ回路と前記マイクロコンピュータは1個のパッケージに封止された、システムインパッケージ形態とされる101。これによれば、リコンフィギャラブルアナログ回路とマイクロコンピュータがマルチチップで提供されても、システムインパッケージ形態とされることにより、データ処理システムの取り扱いが容易になる。11<1チップ>項9のデータ処理システムにおいて、前記リコンフィギャラブルアナログ回路と前記マイクロコンピュータは同一チップに形成される。これによれば、データ処理システムがシステムオンチップで実現され、動作の高速化及び低消費電力に資することができる。12<CPU>項1乃至11の何れかのデータ処理システムにおいて、前記プログラム制御回路は中央処理装置41及び前記中央処理装置が実行するプログラムを保有するプログラムメモリ42を有する。これによれば、プログラム制御回路を容易に実現することができる。13<PCMデータ>項12のデータ処理システムにおいて、前記変換対象のデジタルデータはPCMデータである。これによれば、電子機器のPCMデータを用いた再生音質の向上を抵コストで実現可能になる。14<システム1:重みが1/2nよりも大きい場合に下位側信号に乗算される0~1の値を持つ補正係数>項2のデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記1/2nよりも許容範囲を超えて大きい場合に、前記補正係数を、第2のDA変換回路に入力される前記下位側信号に乗算される、0より大きく1より小さな値とする図1。これによれば、第2のDA変換回路の出力を受ける抵抗素子が目標よりも小さくなって、抵抗素子による重みが前記1/2nよりも大きくなる場合は加算回路の出力が大きくなりすぎるので、第2のDA変換回路に入力される前記下位側信号に1より小さな補正係数を乗算して補正することにより、重みについての誤差の影響を低減することができる。15<システム2:重みが1/2nよりも小さい場合に上位側信号に乗算される0~1の値を持つ補正係数>項2のデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記1/2nよりも許容範囲を超えて小さい場合に、前記補正係数を、前記上位側信号に乗算される0より大きく1より小さな値とする図2。これによれば、第2のDA変換回路の出力を受ける抵抗素子が目標よりも大きくなって、抵抗素子による重みが前記1/2nよりも小さくなる場合は加算回路の出力が小さくなりすぎる。このとき、第2のDA変換回路に入力される下位側信号に1より大きな補正係数を乗じて補正を行うと第2のDA変換回路に桁溢れを生ずるため、第1のDA変換回路に入力される上位側信号に1より小さな補正係数を乗算して補正することにより、DA変換回路に桁溢れを生ずることなく重みについての誤差の影響を低減することができる。16<システム3:重みが1/2nよりも小さい場合に下位側信号を下位方向に1ビットシフトして1以上の補正係数を乗算>項2のデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記1/2nよりも許容範囲を超えて大きい場合に、前記下位側信号を下位方向に1ビットシフトし、前記補正係数を、前記シフトした信号に乗算される1より大きな値とする、請求項2記載のデータ処理システム図3。これによれば、第2のDA変換回路の出力を受ける抵抗素子が目標よりも大きくなって、抵抗素子による重みが前記1/2nよりも小さくなる場合は、加算回路の出力が小さくなりすぎる。このとき、第2のDA変換回路に入力される下位側信号を下位方向に1ビットシフトすることにより、第2のDA変換回路に入力される下位側信号に1より大きな補正係数を乗じて補正を行っても桁あふれを生じないようにすることができる。ただし、加算回路から得られるDA変換結果は項1415に比べて1ビット少なくなる。17<システム4:重みが1/2nよりも小さい場合に上位信号のビット数を1ビット増やして分割した下位信号を下位方向に1ビットシフトして1以上の補正係数を乗算R2が大きい>項2のデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記1/2nよりも許容範囲を超えて大きい場合に、前記上位側信号のビット数を1ビット増やし下位側信号のビット数を1ビット減らし、前記補正係数を、前記下位側信号に乗算される1より大きな値とする図4。これによれば、第1のDA変換空き路に入力される上位側信号のビット数を1ビット増やし、第2のDA変換空き路に入力される下位側信号のビット数を1ビット減らすことにより、当該下位側信号に1より大きな補正係数を乗じて補正を行っても、桁落ち及び桁あふれのないAD変換結果を得ることができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には本発明の一実施の形態に係るデータ処理システムによって実現されるDA変換機能が例示される。同図に示されるDA変換機能は、マイクロコンピュータMCU1にオンチップされたDA変換回路DAC1,DAC2の夫々の分解能よりもビット数の多いデジタル信号を当該複数個のDA変換回路DAC1、DAC2を用いて変換するものである。例えば、マイクロコンピュータMCU1の内部でデジタル処理されるnmビットのPCMデータDnmを上位nビットデータD1n、下位mビットD2mに分割してそれぞれDA変換回路DAC1、DAC2を用いてアナログ信号A1n、A2mに変換し、アナログ信号A1n,A2mを加算回路ADD2で加算し、ローパスフィルタ3を介して音声信号Adを生成する構成を基本とする。加算回路2は上位側に対する下位側の関係を維持するための抵抗比による所定の重みを付けてアナログ信号A1nにアナログ信号をA2m加算する。要するに、下位mビットデータD2mに対してDA変換回路DAC2で変換されたアナログ信号A2mが、上位nビットデータD1nに対するDA変換回路DAC1による分解能の単位刻み内における信号値となるように重み付けが行われ、アナログ信号A1nに対してアナログ信号A2mは1/2nの重み付けがなされなければならない。特に制限されないが、加算回路2を図示の如く、オペアンプ20を用いて反転加算回路で構成するとき、反転入力端子-の入力抵抗素子21の抵抗値をR1、非反転入力端子の入力抵抗素子22の抵抗値をR2、帰還抵抗素子23の抵抗値をR1とするとき、加算回路2の出力電圧Voutは、Vout=A1n/R1A2m/R2R1Vout=A1nR1/R2×A2mとなる。従って、抵抗比R1/R2は、R1/R2=1/2nでなければならない。例えばn=4、m=8のときR1=1kΩ、R2=16kΩとすればよい。抵抗値R1、R2には誤差があり、更に加算回路2の信号ノードには負所望な寄生抵抗成分などがあり、目的とする抵抗比R1/R2に許容範囲外の誤差を持つ場合が想定される。この誤差による影響を抑制するために、AD変換回路ADCと補正係数取得演算部3を用いて補正係数を演算し、例えば、抵抗値R2が許容範囲から外れて小さい場合、加算回路2の出力は期待値よりも大きくなり過ぎるので、図1に例示されるように乗算部4で0よりも大きく1よりも小さな補正係数を下位mビットデータD2mに乗算して補正すればよい。抵抗値R2が許容範囲から外れて大きい場合、加算回路2の出力は期待値よりも小さくなり過ぎる。このとき下位mビットデータD2mに1よりも大きな補正係数を乗算すると、桁あふれを生じて変換精度が低下する。そこで、この場合には、図2に例示されるように、乗算部5で0よりも大きく1よりも小さな補正係数を上位nビットデータD1nに乗算して補正すればよい。また、その場合に、図2に代えて、下位mビット側の乗算で対処するには、図3の如く、1よりも大きな補正係数を乗算できるように、下位mビットデータD2mに代えて、これを下位側に1ビットシフトした下位側データD2m-1を用意し、下位側データD2m-1に乗算部6で1より大きな補正係数を乗算すればよい。図3の場合にはDA変換されるPCMデータは実質的に11ビットになってしまう。DA変換の変換精度を12ビットに戻すには、図4に例示されるように、上位データを1ビット増やしてn1ビットのデータD1n1とし、下位データをm-1ビットのデータD2m-1として1よりも大きな補正係数を乗算部7で乗算する。上述の図1乃至図4による補正係数を乗算してDA変換を行う処理は、夫々のDA変換回路DAC1,DAC2の分解能よりもビット数の多いデジタル信号を複数個のDA変換回路DAC1,DAC2を用いてDA変換する、という意味で高精度DA変換処理とされる。次に前記補正係数を取得する校正処理について説明する。校正処理を行うために、マイクロコンピュータ1は図1乃至図4に例示されるようにAD変換回路10及び補正係数取得演算部11を有する。AD変換回路10はDA変換回路DAC1,DSAC2の分解能よりも高い分解能を有する。前記乗算部4,5,6,7及び補正係数取得演算部11はマイクロコンピュータ1に搭載されたプログラム制御回路12によって実現される。プログラム制御回路12は例えば中央処理装置、前記中央処理装置が実行するプログラムを保有するプログラムメモリ、及び中央処理装置の演算処理負担を軽減するためのアクセラレータなどによって構成される。前記乗算部4,5,6,7及び補正係数取得演算部11による演算内容は中央処理装置が実行するプログラムの内容に従って規定されることになる。プログラム制御回路12は、校正処理において乗算部4,5,6,7による乗算を行わず、必用なデータをDA変換回路DAC1,DAC2に与える。校正処理において、プログラム制御回路12は、DA変換回路DAC1に校正値Dcbを与えると共に、DA変換回路DAC2に値0を与えて加算回路2で加算し、加算回路2の出力信号をローパスフィルタ3を介してAD変換回路10に取り込む。AD変換回路ADCは加算回路2の出力信号の振幅をAD変換して第1の計測値Dms1を取得する。次いで、プログラム制御回路12は、DA変換回路DAC2に前記校正値Dcbを与えると共に、DA変換回路DAC1に値0を与えて加算回路2で加算し、加算回路2の出力信号をローパスフィルタ3を介してAD変換回路10に取り込む。AD変換回路ADCは加算回路2の出力信号の振幅をAD変換して第2の計測値Dms2を取得する。例えばDA変換回路DAC1、DAC2に与えられる校正値Dcbを図5のAとするとき、校正値がDA変換回路DAC1に与えられたときのAD変換回路10の出力は図5のBになり、校正値がDA変換回路DAC2に与えられたときのAD変換回路10の出力は図5のCを呈する。加算回路2の構成より、第1の計測値Dms1は校正値Dcbに対応され、第2の計測値Dms2は校正値DcbのR1/R2倍の信号とされる。すなわち、Dms2/Dms1=R1/R2になる。図1乃至図4の例の場合に抵抗値R1,R2に誤差がなければDms2/Dms1=R1/R2=1/2nになる。補正係数取得演算部11は第1の計測値Dms1と第2の計測値Dms2との比に基づいて抵抗比R1/R2に許容範囲外の誤差があるかを判別し、誤差の値に応じてその誤差を低減する方向の補正係数を取得する。誤差の値に応ずる補正係数は予め用意されたルックアップテーブルの中から対応するものを選択するようにしてよい。或いは、補正係数をその都度演算しながら、漸次誤差が出小さくなるまで、校正処理を複数回繰り返して、最終的な補正係数を取得するようにしてもよい。取得された補正係数Nceは高精度DA変換処理において乗算部4,5,6,又は7に供給されて乗算に供される。一旦取得された補正係数は例えば不揮発性メモリに格納され、電源遮断があっても再利用できるようにしておくことが望ましい。ルックアップテーブルを用いる場合にはその選択データを不揮発性メモリに保管しておけばよい。実施の形態1によれば以下の作用効果を得る。1上位側に対する下位側の関係を維持するための抵抗比R1/R2による重みに許容範囲を超える誤差があるか否かを校正値DcbのDA変換結果を加算回路2で加算するという処理によって判別することができ、それに従って変換対象のデジタルデータDnmに対する補正係数Nceを容易に求めることができる。したがって、比較的簡単な構成により分解能を向上させ加算回路2の回路特性の誤差の影響を縮減してDA変換を行うことができる。更に詳しくは、変換対象のデジタル信号を分割してそれぞれDA変換した変換結果に抵抗比R1/R2で重みをつけて加算する加算回路2の当該抵抗比R1/R2を決める外付け抵抗素子21,22,23の公称抵抗値R1,R2、R1に対する誤差の影響を簡単且つ容易に縮減することができる。2図1に例示されるように、校正処理において、前記複数の抵抗素子21,22,23による重みが1/2nよりも許容範囲を超えて大きい場合に、前記補正係数Nceを、DA変換回路DAC2に入力される下位側信号D2mに乗算される、0より大きく1より小さな値とすることにより、下位側信号D2mに1より小さな補正係数Nceを乗算して補正することにより、重みについての誤差の影響を低減することができる。3図2に例示されるように、前記校正処理において、前記複数の抵抗素子21,22,23による重みが前記1/2nよりも許容範囲を超えて小さい場合に、前記補正係数Nceを、前記上位側信号D1nに乗算される0より大きく1より小さな値とすることにより、DA変換回路DAC2に桁溢れを生ずることなく重みについての誤差の影響を低減することができる。4図3に例示されるように、前記校正処理において、前記複数の抵抗素子21,22,23による重みが前記1/2nよりも許容範囲を超えて大きい場合に、前記下位側信号を下位方向に1ビットシフトし、前記補正係数Nceを、前記シフトした信号D2m-1に乗算される1より大きな値とすることにより、DA変換回路DAC2に入力される下位側信号D2m-1に1より大きな補正係数を乗じて補正を行っても桁あふれを生じないようにすることができる。5図4に例示されるように、前記校正処理において、前記複数の抵抗素子21,22,23による重みが前記1/2nよりも許容範囲を超えて大きい場合に、前記上位側信号のビット数を1ビット増やしD1n1、下位側信号のビット数を1ビット減らしD2m-1、前記補正係数Nceを、前記下位側信号D2m-1に乗算される1より大きな値とすることにより、当該下位側信号に1より大きな補正係数を乗じて補正を行っても、桁落ち及び桁あふれのないAD変換結果を得ることができる。《実施の形態2》図6には本発明の実施の形態に係るデータ処理システム100が例示される。同図に示されるデータ処理システム100は、特に制限されないが、温度センサ30のよる温度測定結果に応じた温度制御を行うと共に、その測定結果に基づく音声案内の制御を行う。マイクロコンピュータ1には前記加算回路2とローパスフィルタ3の他に、代表的に示されたローパスフィルタ3の出力信号Adを増幅するパワーアンプ31及びその出力を受けるスピーカ32が接続される。マイクロコンピュータ1は、特に制限されないが、公知のCMOS集積回路製造技術などによって単結晶シリコンのような1個の半導体基板に形成される。マイクロコンピュータ1は、プログラム制御回路としてそれぞれ内部バス40に接続された中央処理装置CPU41、及びCPU41の動作プログラムを保有するプログラムメモリ42を有する。マイクロコンピュータ1は、SRAMなどで構成されたCPU41のワークメモリWRAM44のほかに、種々の音声案内に対応するPCMデータを保有する音声でーたメモリ43、及び電気的に書き換え可能な不揮発性メモリ例えばフラッシュメモリFLSH45を有する。それらメモリ43、44,45は内部バス40を介してCPU41によるアクセスが可能にされる。外部インタフェース回路として入出力ポートIOP46を有し、これに接続された図示を省略する機器がマイクロコンピュータ1によって制御される。前記DA変換回路DAC1,DAC2は内部バス40からデジタルデータを受けてアナログ信号に変換し、変換したアナログ信号は前記加算回路2に与える。AD変換回路10は温度センサ30からの計測信号を入力回路47Aから入力し、また、ローパスフィルタ3から出力されるアナログ信号Adを入力回路47Bから入力する。前記校正処理及び高精度DA変換処理はCPU41がプログラムメモリ42のプログラムを実行することによって制御する。前記校正処理においてルックアップテーブルを用いて補正係数Ncfを取得する場合、ルックアップテーブルはフラッシュメモリ45に格納され、校正処理で取得した補正係数Nceをルックアップテーブルからリードするためのメモリアドレスは、フラッシュメモリ45の所定のパラメータ領域に格納される。パワーオンリセット又はシステムリセットが解除されたとき、CPU41は校正処理が指示されていない場合には当該パラメータ領域からメモリアドレスをリードし、リードしたメモリアドレスを用いてルックアップテーブルから補正係数Nceを取得してWRAM44にセットする。高精度DA変換処理ではWRAM44にセットされている補正係数を用いて乗算が行われる。前記校正処理においてルックアップテーブルを用いずに補正係数Ncfを取得する場合には取得した補正係数をフラッシュメモリ45のパラメータ領域に格納すればよい。パワーオンリセット又はシステムリセットが解除されると、CPU41は校正処理が指示されていない場合には当該パラメータ領域から補正係数Nceを取得してWRAM44にセットする。高精度DA変換処理ではWRAM44にセットされている補正係数を用いて乗算が行われる。図7には校正処理と高精度DA変換処理に着目したときのマイクロコンピュータ1による音声処理フローが示される。図8には校正処理のフローチャートが例示される。パワーオンリセット又はシステムリセットが解除されるとS1、CPU41は校正処理が指示されたか校正処理モードが設定されたかを判別しS2、校正処理モードが設定されている場合には校正処理を行うS3。校正処理の指示、即ち校正処理モードは、モード端子の特定の状態、或いは特定のレジスタが保有するモードデータの値、などによって指定される。校正処理モードが設定されているときは、図8に例示されるように、乗算部4,5,6,7による乗算を行わずS10、DA変換回路DAC1に校正値Dcbを与えると共に、DA変換回路DAC2に値0を与えてS11加算回路2で加算し、加算回路2の出力信号を受けるAD変換回路10を用いて第1の計測値Dms1を取得し、WRAM44に格納するS12。次いで、プログラム制御回路12は、DA変換回路DAC2に前記校正値Dcbを与えると共に、DA変換回路DAC1に値0を与えてS13加算回路2で加算し、加算回路2の出力信号を受けるAD変換回路10を用いて第2の計測値Dms2を取得し、WRAM44に格納するS14。CPUは第1の計測値Dms1と第2の計測値Dms2との比に基づいて抵抗比R1/R2に許容範囲外の誤差があるかを判別し、例えば、許容範囲外の誤差の値に応じてその誤差を低減する方向の補正係数を取得してFLSH45のパラメータ領域に格納する。許容範囲外の誤差がないときは例えば、補正係数の値を1としてFLSH45のパラメータ領域に格納するS15。これによって校正処理を終了するS16。尚、前述の如くルックアップテーブルを用いて補正計数を取得するようにしてもよい。その場合には、取得した補正計数をルックアップテーブルからアクセスするアドレス情報をFLSH45のパラメータ領域に格納すればよい。図7において、校正処理モードが設定されていないときは音声出力動作が指示されているかを判別しS4、音声出力動作が指示されていれば、DA変換対象データに補正計数が乗算されS5、乗算されたデータがDA変換されて加算回路2に供給され、加算回路2の出力に基づいてスピーカから音声が出力されるS6。上記校正処理モードにおいてFLSH45のパラメータ領域に格納された補正係数はパワーオンリセット又はシステムリセットにおいてWRAM44の所定の領域に予め内部転送されるようになっている。また、FLSH45のパラメータ領域に格納されたルックアップテーブルのアクセスアドレス情報はパワーオンリセット又はシステムリセットで参照され、それによってルックアップテーブルからリードされた補正計数はWRAM44の所定の領域に予め内部転送されるようになっている。したがって、パワーオンリセット又はシステムリセットが解除されたとき、ステップS5の乗算ではWRAM44の所定領域から補正計数をリードして用いればよい。上記実施の形態のデータ処理システム100において、前記DA変換回路DAC1,DAC2、AD変換回路10及びプログラム制御回路CPU10,プログラムメモリ42を1チップのマイクロコンピュータ1にオンチップされた回路モジュールによって実現するから、マイクロコンピュータ1が備える分解能の低い複数個のDA変換回路DAC1,DAC2を用いて高い分解能の高精度DA変換を容易に行うことができる。上記実施の形態のデータ処理システム100において、校正処理において、加算回路2の抵抗比R1/R2に許容範囲を超える誤差がないとき前記補正係数Nceの値を1とするから、許容範囲を超える誤差の有無に拘わらず変換対象のデジタルデータに補正係数を乗算すればよく、抵抗比R1/R2が許容範囲を超える誤差をもっているか否かに拘わらず、高精度AD変換処理では補正係数を用いた補正の処理ステップS5,S6を共通化することができる。特にフローチャートは示さないが、校正処理において、前記抵抗比R1/R2に許容範囲を超える誤差があるか否かの判別結果が反映される補正フラグを前記補正係数と共に保持するようにする。この場合には、前記高精度DA変換処理において、前記抵抗比R1/R2に許容範囲を超える誤差がないことを前記補正フラグが示しているときは前記補正係数Nceによる補正を省略して変換対象のデジタル信号を複数のDA変換回路に供給すればよい。したがって、前記抵抗比に許容範囲を超える誤差がない場合に高精度AD変換処理において実質的に無駄な補正処理を省くことができる。《実施の形態3》図9にはリコンフィギャラブルアナログ回路を用いたデータ処理システム101が例示される。図6のデータ処理システムとの相違点は、加算回路2とローパスフィルタ3をリコンフィギャラブルアナログ回路8を用いて構成したことである。リコンフィギャラブルアナログ回路8は、CPU41の制御によって内部バス40を介して制御レジスタ50に与えられる制御データによって所望のアナログ回路機能が再構成可能にされる回路である。特に制限されないが、図9においてリコンフィギャラブルアナログ回路8は1チップの半導体集積回路として構成される。図では制御レジスタ50に設定された制御データによって加算回路2とローパスフィルタ3が直列接続形態で機能設定された状態が図示されている。加算回路2を構成するアンプ20に接続されるにおける抵抗素子21,22,23は外付け素子とされる。実施の形態3では1チップのリコンフィギャラブルアナログ回路8と前記マイクロコンピュータ1は1個のパッケージに封止され、システムインパッケージ形態のデータ処理システム101とされる。制御データは例えば不揮発性記憶装置45が保有し、リセット解除後にCPU44が入出力回路46を介して不揮発性記憶装置45から制御レジスタ50にイニシャルロードされる。図10にはリコンフィギャラブルアナログ回路8の概略的な構成が例示される。図10では代表的に示されたセレクタ60~62、アンプ70~73、外付け抵抗素子80~87、バッファ90、DA変換回路DAC91が代表的に示される。制御レジスタ50に設定された制御データによってセレクタ60~62の選択状態、DAC91の入力、アンプ72,73などの入力が決定されて所用のアナログ回路機能が設定される。加算回路2は、例えば、抵抗素子80、81に抵抗値R1を、抵抗素子82に抵抗値R2を設定し、DAC91にグランド電圧を出力させて構成される。実施の形態3によれば、マイクロコンピュータ1が備える分解能の低いDA変換回路DAC1,DAC2を用いた高い分解能の高精度DA変換に必用な加算回路2をリコンフィギャラブルアナログ回路8によって実現することが容易である。このとき、リコンフィギャラブルアナログ回路8は制御データに基づいてアナログ回路機能を再構成可能にするためにセレクタ60~62のような多くの選択回路や選択スイッチが配置され、その信号経路には比較的大きな抵抗成分が寄生することになる。このような寄生抵抗成分は、複数個の抵抗素子80,81,8221,22,23によって設定した加算回路2における抵抗比R1/R2に誤差となって影響を与える。このような誤差成分による影響に対しても校正処理によって補正係数を取得することで縮減することが容易である。更に、リコンフィギャラブルアナログ回路8とマイクロコンピュータ1がマルチチップで提供されても、システムインパッケージ形態とされることにより、データ処理システムの取り扱いが容易になる。《実施の形態4》図11にはリコンフィギャラブルアナログ回路を用いた別のデータ処理システム102が例示される。図9のデータ処理システム101との相違点は、データ処理システム102を1チップで構成して、システムオンチップとしたことである。同図に示されるデータ処理システム102は特に制限されないがCMOS集積回路製造技術によって単結晶シリコンのような1個の半導体基板に形成される。マイクロコンピュータ1及びリコンフィギャラブルアナログ回路8は内部回路モジュールとして構成される。加算回路2を構成する抵抗素子は単一の半導体集積回路としてのデータ処理システム102が実装される回路基板に搭載されてリコンフィギャラブルアナログ回路8に接続される。制御レジスタ50にはCPU41が内部バス40を介して制御データを設定する。制御データは例えば不揮発性記憶装置45が保有し、リセット処理の一環として不揮発性記憶装置45から制御レジスタ50にイニシャルロードされる。実施の形態4によれば、データ処理システム102がシステムオンチップで実現され、動作の高速化及び低消費電力に資することができる。《実施の形態5》図12には上記実施の形態に係るデータ処理システムを適用した電子機器として電気ポットの概略的な構成が例示される。電気ポット200は本体201に湯沸し槽202を有し、その底面にヒータ203を備え、ヒータ203による過熱制御と音声案内を行うために上記データ処理システム100、101、又は102が採用される。電気ポットの動作電源は商用電源を電源回路204が受け生成する。音声案内として、例えばお湯が沸いたときお湯が沸きました、お湯が少なくなったときお湯が少なくなりなしたなどの音声案内を行う。上記実施の形態に係るデータ処理システム100、101、又は102を採用することにより、マイクロコンピュータ1が内蔵するDA変換回路DAC1,DAC2の夫々の分解能よりもビット数の多いPCMデータをDA変換して音声信号を生成することができる。即ち、内蔵するDA変換回路の分解能が8ビットとされるような比較的安価なマイクロコンピュータを用いても、12ビットのようなPCMデータを用いた音質の良い音声案内を行うことができる。したがって、高音質の音声案内を低価格のデータ処理システムによって容易に実現することができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、DACの数は2個に限定されず、加算回路を階層的に接続することによってそれよりも多い数のDACを用いることも可能である。DACの分解能は8ビットに限定されず、ADCの分解能は12ビットに限定されず、適宜変更可能である。オペアンプを用いた加算回路は反転加算回路に限定されず、オペアンプを用いた非反転加算回路、さらにはその他の回路構成を採用することも可能である。ただし、使用する抵抗素子の数を少なくするには反転加算回路が望ましい。プログラム制御回路は、前記校正処理において、前記第1のDA変換回路に値0を与え、前記第2のDA変換回路に校正値を与え、これによって前記加算回路から得られる信号を前記AD変換回路で変換して加算値を取得し、前記校正値に対する加算値の値と1/2nとの差に基づいて、前記抵抗比に許容範囲を超える誤差があるか否かを判別することも可能である。抵抗比の判別や補正計数の演算にアクセラレータを用いてもよい。"