絶縁ゲートバイポーラトランジスタと、ドリフト層を有する他の半導体素子とを備えた半導体装置であって、前記他の半導体素子は、前記他の半導体素子の前記ドリフト層にドリフト電界を発生させる電圧が印加される極性層を前記他の半導体素子の前記ドリフト層の両端側に備えており、前記絶縁ゲートバイポーラトランジスタのドリフト層と、前記他の半導体素子のドリフト層とが互いに接しており、前記絶縁ゲートバイポーラトランジスタのエミッタ層と、前記他の半導体素子の一方の前記極性層とが互いに導電的に接続されており、前記絶縁ゲートバイポーラトランジスタのコレクタ層と、前記他の半導体素子の他方の前記極性層とが互いに導電的に接続されており、前記絶縁ゲートバイポーラトランジスタのドリフト層の前記他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸する配線部であって、前記絶縁ゲートバイポーラトランジスタがNチャネル型である場合にはコレクタ側からエミッタ側に向けて電流が流され、前記絶縁ゲートバイポーラトランジスタがPチャネル型である場合にはエミッタ側からコレクタ側に向けて電流が流される配線部が設けられていることを特徴とする半導体装置。前記絶縁ゲートバイポーラトランジスタは横型絶縁ゲートバイポーラトランジスタであり、前記配線部は、前記絶縁ゲートバイポーラトランジスタのドリフト層上に形成されたフィールド酸化膜上に設けられていることを特徴とする請求項1に記載の半導体装置。前記他の半導体素子は横型ダイオードであり、前記絶縁ゲートバイポーラトランジスタがNチャネル型である場合には、前記一方の前記極性層はアノード層であるとともに、前記他方の前記極性層はカソード層であり、前記絶縁ゲートバイポーラトランジスタがPチャネル型である場合には、前記一方の前記極性層はカソード層であるとともに、前記他方の前記極性層はアノード層であることを特徴とする請求項2に記載の半導体装置。前記配線部は、ゲートポリシリコンの一部が前記フィールド酸化膜上で延伸されてなり、前記絶縁ゲートバイポーラトランジスタのコレクタ電極と短絡されていることを特徴とする請求項2または3に記載の半導体装置。前記配線部の長さは、前記絶縁ゲートバイポーラトランジスタのドリフト層のドリフト方向に沿った長さよりも短いことを特徴とする請求項2または3に記載の半導体装置。前記絶縁ゲートバイポーラトランジスタが形成された領域と、前記他の半導体素子が形成された領域とが交互に配置されてなる環状領域を備えていることを特徴とする請求項1から5までのいずれか1項に記載の半導体装置。しかしながら、LIGBT領域とFWD領域との間に分離トレンチを設ける場合およびLIGBT領域とFWD領域との間に離隔距離を設ける場合には、スナップバック現象は抑制されるが、分離トレンチを形成するためのスペースあるいは離隔スペースが別途必要となる。従って、余分なスペースを確保した分だけチップ面積が増大してしまうという問題があった。本発明は、上記課題を解決するものであり、チップ面積を増大させずにスナップバック現象を抑制することのできる、IGBTと他の半導体素子とが一体化して配置された半導体装置を提供することを目的とする。本発明の第1の局面は、絶縁ゲートバイポーラトランジスタと、ドリフト層を有する他の半導体素子とを備えた半導体装置であって、前記他の半導体素子は、前記他の半導体素子の前記ドリフト層にドリフト電界を発生させる電圧が印加される極性層を前記他の半導体素子の前記ドリフト層の両端側に備えており、前記絶縁ゲートバイポーラトランジスタのドリフト層と、前記他の半導体素子のドリフト層とが互いに接しており、前記絶縁ゲートバイポーラトランジスタのエミッタ層と、前記他の半導体素子の一方の前記極性層とが互いに導電的に接続されており、前記絶縁ゲートバイポーラトランジスタのコレクタ層と、前記他の半導体素子の他方の前記極性層とが互いに導電的に接続されており、前記絶縁ゲートバイポーラトランジスタのドリフト層の前記他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸する配線部であって、前記絶縁ゲートバイポーラトランジスタがNチャネル型である場合にはコレクタ側からエミッタ側に向けて電流が流され、前記絶縁ゲートバイポーラトランジスタがPチャネル型である場合にはエミッタ側からコレクタ側に向けて電流が流される配線部が設けられている。本発明の第2の局面は、上記第1の局面において、前記絶縁ゲートバイポーラトランジスタは横型絶縁ゲートバイポーラトランジスタであり、前記配線部は、前記絶縁ゲートバイポーラトランジスタのドリフト層上に形成されたフィールド酸化膜上に設けられている。本発明の第3の局面は、上記第2の局面において、前記他の半導体素子は横型ダイオードであり、前記絶縁ゲートバイポーラトランジスタがNチャネル型である場合には、前記一方の極性層はアノード層であるとともに、前記他方の極性層はカソード層であり、前記絶縁ゲートバイポーラトランジスタがPチャネル型である場合には、前記一方の極性層はカソード層であるとともに、前記他方の極性層はアノード層である。本発明の第4の局面は、上記第2の局面または上記第3の局面において、前記配線部は、ゲートポリシリコンの一部が前記フィールド酸化膜上で延伸されてなり、前記絶縁ゲートバイポーラトランジスタのコレクタ電極と短絡されている。本発明の第5の局面は、上記第2の局面または上記第3の局面において、前記配線部の長さは、前記絶縁ゲートバイポーラトランジスタのドリフト層のドリフト方向に沿った長さよりも短い。本発明の第6の局面は、上記第1の局面から上記第5の局面までのいずれか1つにおいて、前記絶縁ゲートバイポーラトランジスタが形成された領域と、前記他の半導体素子が形成された領域とが交互に配置されてなる環状領域を備えている。上記第1の局面によれば、絶縁ゲートバイポーラトランジスタがNチャネル型である場合にはドリフト層中をエミッタ側からコレクタ側に輸送される電子が、絶縁ゲートバイポーラトランジスタがPチャネル型である場合にはドリフト層中をエミッタ側からコレクタ側に輸送される正孔が、それぞれ配線部に流れる電流が発生する磁場からローレンツ力を受ける。配線部は、絶縁ゲートバイポーラトランジスタのドリフト層の他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸している。Nチャネル型絶縁ゲートバイポーラトランジスタにあってはコレクタ側からエミッタ側へ電流が流れ、Pチャネル型絶縁ゲートバイポーラトランジスタにあってはエミッタ側からコレクタ側へ電流が流れるので、発生する磁束は、電流が流れる向きに向って右側にあるキャリアの領域にはおよそ上側から下側に向って鎖交し、電流が流れる向きに向って左側にあるキャリアの領域にはおよそ下側から上側に向って鎖交する。従って、絶縁ゲートバイポーラトランジスタのドリフト層をエミッタ側からコレクタ側へ輸送されるキャリアに働くローレンツ力は、電子の場合も正孔の場合も配線部のほうへ引き寄せられる向きとなる。これにより、ドリフト輸送されるキャリアが隣接する他の半導体素子のドリフト層へと反れることが抑制されるので、絶縁ゲートバイポーラトランジスタのON動作への遷移中に寄生MOSトランジスタの動作が支配的になることを回避することができる。以上により、チップ面積を増大させることなくスナップバック現象の発生を抑制することができる。上記第2の局面によれば、配線部が横型絶縁ゲートバイポーラトランジスタのドリフト層上に形成されたフィールド酸化膜上に設けられているので、既存のトランジスタ構成を利用してドリフト電子に有効にローレンツ力を働かせることができる。上記第3の局面によれば、横型絶縁ゲートバイポーラトランジスタと横型ダイオードとが逆並列に接続された、いわゆる逆導通絶縁ゲートバイポーラトランジスタにおいて、典型的に発生するスナップバック現象を抑制することができる。上記第4の局面によれば、ON動作時の電圧の高低関係により、Nチャネル型の横型絶縁ゲートバイポーラトランジスタではコレクタ電極からゲート電極へ電流を流すことで配線部にコレクタ側からエミッタ側に電流を流すことができ、Pチャネル型の横型絶縁ゲートバイポーラトランジスタではゲート電極からコレクタ電極へ電流を流すことで配線部にエミッタ側からコレクタ側に電流を流すことができる。上記第5の局面によれば、絶縁ゲートバイポーラトランジスタのドリフト層において配線部の近傍を輸送されるキャリアに、配線部が発生する磁場から配線部側に引き寄せられるようなローレンツ力が働く。従って、絶縁ゲートバイポーラトランジスタのドリフト層のうちの一部の領域でのみキャリアにローレンツ力を働かせることができ、キャリアが隣接する他の半導体素子のドリフト層へ入り込むような箇所においてのみ、キャリアをドリフト領域側へ引き戻すような力を及ぼすことができる。これにより、キャリアにローレンツ力が働き続けることによってキャリアの走行軌道が曲がり続けてしまうことを抑制することができる。上記第6の局面によれば、絶縁ゲートバイポーラトランジスタの領域と他の半導体素子の領域とが交互に配置されて環状領域を形成しているので、絶縁ゲートバイポーラトランジスタと他の半導体素子とが同時にはON動作しない半導体装置において、動作による発熱が、隣接するOFF動作中の領域を挟んで分散して生じ、放熱効果が高まる。本発明の実施形態について図1ないし図5を用いて説明すれば以下の通りである。図1aに、本実施形態に係る半導体装置1の平面レイアウトを示す。半導体装置1は、LIGBT領域3とFWD領域4とが交互に配置されてなる環状領域2を備えたワンチップのインバータ素子である。LIGBT領域3はNチャネル型のLIGBTLateralIGBT:横型IGBT、横型絶縁ゲートバイポーラトランジスタが形成された領域であり、FWD領域4は横型の構造のFWDFreeWheelingDiode:還流ダイオードが形成された領域である。環状領域2の全体で1つのLIGBTと1つのFWDとが逆並列の関係に接続された構成の素子をなす。以下では半導体装置1が1つのインバータを備える素子として説明されるが、これに限らず、複数のインバータを備えていてもよい。RC-IGBTReverseConductingIGBT:逆導通IGBTではLIGBTとFWDとが同時にはON動作しない。従って、LIGBT領域3とFWD領域4とが交互に配置されて環状領域2を形成していると、ON動作中の領域がOFF動作中の領域を挟むように分散配置された状態となる。従って、ON動作による発熱が、隣接するOFF動作中の領域を挟むように分散して生じるため、周囲への放熱効果が高まる。しかし、2種類の領域が交互に配置される結果、領域間の境界数が増加するため、LIGBTのスナップバック現象を抑制することが重要となる。環状領域2の内側の領域には、LIGBTのコレクタ電極およびFWDのカソード電極に接続された第1の電極パッド5が、環状領域2から引き出されるようにして形成されている。環状領域2の外側の領域には、LIGBTのエミッタ電極およびFWDのアノード電極に接続された第2の電極パッド6と、LIGBTのゲート電極に接続された第3の電極パッド7とが、環状領域2から引き出されるようにして形成されている。環状領域2の内周縁に沿って分離トレンチが設けられていたり、環状領域2の外周縁に沿って分離トレンチが設けられていたりしてもよい。図1bに、LIGBT領域3と、当該LIGBT領域3に隣接する2つのFWD領域4とを含む領域Rの詳細な構成を示す。LIGBT領域3のエミッタ側およびFWD領域4のアノード側は環状領域2の内周側に位置しており、LIGBT領域3のコレクタ側およびFWD領域4のカソード側は環状領域の外周側に位置している。LIGBT領域3において、Nエミッタ層エミッタ層Eは環状領域2の最内周からやや外側に配置されており、Nエミッタ層Eから環状領域2の外周側へ向って、ゲート領域G、ドリフト層D1、および、Pコレクタ層コレクタ層Cがこの順に配置されている。Pコレクタ層Cは最外周よりもやや内側に配置されている。FWD領域4において、ドリフト層D2にドリフト電界を発生させる電圧が印加される極性層が、ドリフト層D2の両端側に設けられている。一方の極性層P層であるアノード層Aは環状領域2の最内周側に配置されており、アノード層Aから環状領域2の外側へ向って、ドリフト層D2およびカソード層Kがこの順に配置されている。他方の極性層N層であるカソード層Kは環状領域2の最外周側に配置されている。ドリフト層D1とドリフト層D2とは互いに接している。ここでは一続きの同じN層でドリフト層D1とドリフト層D2とが構成されている。Nエミッタ層Eとアノード層Aとは、図1a、bでは図示を省略しているが、環状領域2上において互いに共通の電極が設けられたり、互いの電極が環状領域2上あるいは環状領域2の外側で接続されたりすることにより、互いに導電的に接続されている。Pコレクタ層Cとカソード層Kとは、図1a、bでは図示を省略しているが、環状領域2上において互いに共通の電極が設けられたり、互いの電極が環状領域2上あるいは環状領域2の内側で接続されたりすることにより、互いに導電的に接続されている。図1bでは、エミッタ電極はNエミッタ層Eおよびボディーコンタクト用P層15にコンタクトしており、アノード電極はアノードコンタクト用P層31にコンタクトしている。また、コレクタ電極はPコレクタ層Cにコンタクトしており、カソード電極はカソードコンタクト用N層32にコンタクトしている。係るエミッタ電極とアノード電極との配置接続、および、コレクタ電極とカソード電極との配置接続の態様は、任意に設計可能である。アノード層Aを構成している層は、LIGBT領域3の内部を含む環状領域2の最内周全体に亘って形成されている。カソード層KおよびPコレクタ層CのNバッファ層14は同じ層で構成されている。ボディーコンタクト用P層15およびアノードコンタクト用P層31は同じ層で構成されている。ゲート領域Gのゲート電極17aと、コレクタ電極と短絡されたフィールドプレート17bと、ゲート電極17aとフィールドプレート17bとを短絡する配線部17cとが、ゲートポリシコン層17によって形成されている。ゲート電極17aおよびフィールドプレート17bは、FWD領域4を環状領域2の周方向に横切って他のLIGBT領域3に延伸している。配線部17cには、後述のようにコレクタ側からエミッタ側に向って電流Iが流される。図2に、図1bのLIGBT領域3を配線部17cを環状領域2の周方向に直交する方向に縦断するように切断したM-M’線断面図を示す。LIGBTは、支持基板10、埋込み酸化膜11、N埋込み層12、Nドリフト層D1、Pボディー層13、Nバッファ層14、ボディーコンタクト用P層15、Nエミッタ層E、Pコレクタ層C、酸化膜16、ゲートポリシリコン17、層間絶縁膜18、エミッタボディーコンタクトホール19、コレクタコンタクトホール20、保護膜21、エミッタボディー電極22、および、コレクタ電極23を備えている。埋込み酸化膜11は支持基板10上に設けられており、Nドリフト層D1は埋込み酸化膜11上に形成されている。このように、LIGBTは、支持基板10の上に埋込み酸化膜11とシリコン層とを備えたSOISiliconOnInsulator基板上に作り込まれている。FWDも同様にSOI基板上に作り込まれている。N埋込み層12は、埋込み酸化膜11上のコレクタ領域直下からゲート領域G近傍にかけて形成されている。これにより、耐圧が向上する。Pボディー層13はNドリフト層D1中に形成されている。ボディーコンタクト用P層15およびNエミッタ層Eは、Pボディー層13の上部にNエミッタ層Eがコレクタ側となるように形成されている。また、Pボディー層13の上部であって、Nエミッタ層Eのコレクタ側に隣接する領域には、Nチャネルが形成される。当該Nチャネルが形成される領域と、当該Nチャネルが形成される領域の上方にある部分の酸化膜16およびゲートポリシリコン17とでゲート領域Gが形成されている。Nバッファ層14はNドリフト層D1中に形成されている。Pコレクタ層CはNバッファ層14の上部に形成されている。酸化膜16はNドリフト層D1上に形成されている。酸化膜16のうち、ゲート領域Gおよびゲート領域Gに隣接する近傍のNドリフト層D1を覆う部分はゲート絶縁膜16aを構成している。酸化膜16のうち、ゲート絶縁膜16aに隣接してコレクタ領域手前まで延伸する部分は、フィールド酸化膜16cを構成している。酸化膜16のうち、フィールド酸化膜16cのコレクタ側に隣接する部分は、後述のフィールドプレート17bとコレクタ領域との間の絶縁膜16bを構成している。フィールド酸化膜16cはゲート絶縁膜16aおよび絶縁膜16bよりも膜厚が大きい。ゲートポリシリコン17は酸化膜16上に形成されている。ゲートポリシリコン17のうち、ゲート絶縁膜16a上からフィールド酸化膜16cのエミッタ側の端部上にかけて存在している部分はゲート電極17aを構成している。ゲートポリシリコン17のうち、絶縁膜16b上からフィールド酸化膜16cのコレクタ側の端部上にかけて存在している部分はフィールドプレート17bを構成している。フィールドプレート17bは後述のコレクタ電極23と短絡されており、コレクタ領域の電界の集中を緩和する。ゲートポリシリコン17のうちの残りのフィールド酸化膜16c上の部分は配線部17cを構成しており、ゲート電極17aとフィールドプレート17bとを接続している。配線部17cは、図1bから分かるように、ドリフト層D1のドリフト層D2との境界から離れた領域にフィールド酸化膜16cという絶縁層を介して対向する領域を、ドリフト方向に沿って延伸している。層間絶縁膜18は、Nドリフト層D1、Pボディー層13、Nバッファ層14、ボディーコンタクト用P層15、Nエミッタ層E、Pコレクタ層C、酸化膜16、および、ゲートポリシリコン17のパターン上に設けられている。エミッタボディーコンタクトホール19およびコレクタコンタクトホール20は、層間絶縁膜18中に形成され、導電材料で埋め込まれている。保護膜21は、エミッタボディーコンタクトホール19およびコレクタコンタクトホール20を埋める上記導電材料のパターンが形成された基板上に形成されている。エミッタボディー電極22は保護膜21中に形成されており、エミッタボディーコンタクトホール19を介してボディーコンタクト用P層15およびNエミッタ層Eにコンタクトしている。コレクタ電極23は保護膜21中に形成されており、コレクタコンタクトホール20を介してPコレクタ層Cにコンタクトしている。また、コレクタ電極23は、上記導電材料によってコレクタコンタクトホール20と導通している層間絶縁膜18中の他のコンタクトホール20’を介してフィールドプレート17bにコンタクトしている。また、図3に示すように、図1bのLIGBT領域3を配線部17cを通らないように配線部17cに平行に切断したN-N’線断面図の構成は、図2の断面構成から配線部17cを取り除いたものとなる。上記の図3および図4の構成を含めて、LIGBTとFWDとは公知の方法で製造することができる。配線部17cは、ゲート電極17aおよびフィールドプレート17bを形成する工程において、ゲートポリシリコン層を配線部17cの箇所にも残すことで形成することが可能である。次に、図4を用いて、LIGBT領域3の動作について説明する。LIGBT領域3がON動作するときは、図1aに示す第1の電極パッド5を通してコレクタ電極23およびカソード電極に印加される電圧が、第2の電極パッド6を通してエミッタ電極22およびアノード電極に印加される電圧よりも高いため、FWD領域4はOFF状態となる。エミッタ電極22およびアノード電極は、例えばGND電位に固定されている。コレクタ電極23の電圧がエミッタ電極22の電圧よりも高い状態で、第3の電極パッド7を通してLIGBTのゲート電極17aに閾値を超える電圧が印加されると、Pボディー層13のゲート領域GにNチャネルが形成される。このとき、コレクタ電極23に印加される電圧をゲート電極17aに印加される電圧よりも高くしておく。コレクタ電極23の電位とゲート電極17aの電位との差が配線部17cでの電圧降下となり、配線部17cには配線部17cの寸法で決まる抵抗値に応じた電流Iがコレクタ側からエミッタ側へと流れる。図4は、配線部17cを電流Iが流れる方向に直交する面で切断し、電流Iの下流側となるエミッタ側から上流側となるコレクタ側を見た断面構成を示している。ゲート領域GのNチャネルを介して、Nエミッタ層Eからドリフト層D1へ電子が輸送される。図4に示すように、配線部17cを流れる電流Iは、電流Iの経路を中心とするほぼ同心円状の磁場Bを発生する。配線部17cはドリフト層D1からフィールド酸化膜16cのみを隔てて存在していることから、ドリフト層D1の電子eが輸送される領域には、電流Iが流れる向きに向って右側で図4の配線部17cの左側で磁束がおよそ上側から下側に向って鎖交し、電流Iが流れる向きに向って左側で図4の配線部17cの右側で磁束がおよそ下側から上側に向って鎖交する。従って、ドリフト層D1をエミッタ側からコレクタ側へ輸送される電子eには、配線部17cに引き寄せられる向きにローレンツ力が働く。このように、配線部17cは、ドリフト層D1上に形成されたフィールド酸化膜16c上に設けられているので、既存のトランジスタ構成を利用してドリフト電子に有効にローレンツ力を働かせることができる。これにより、ドリフト輸送される電子eが隣接するFWDのドリフト層D2へと反れることが抑制されるので、LIGBTのON状態への遷移中に寄生MOSトランジスタの動作が支配的になることを回避することができる。Pコレクタ層CとNバッファ層14との間の空乏層へと電子eが不足なく供給されるため、スナップバック現象の発生が抑制された状態でビルトインポテンシャルが低減され、Pコレクタ層Cからドリフト層D1へ正孔が注入される。こうして伝導度変調が起り、LIGBTはON状態へ移行する。以上のように、半導体装置1によれば、チップ面積を増大させることなくスナップバック現象を抑制することができる。次に、図5に、本実施形態の変形例に係る半導体装置の構成を示す。この構成においては、図1a、bの半導体装置1において配線部17cが、配線部41aを含む配線41で置き換えられ、トレンチ40が追加されている。トレンチ40は環状領域2の外周に沿って設けられており、酸化膜を用いた絶縁側壁40aの中に、Nエミッタ層Eと同じ層を用いた導電層40bが埋め込まれた構成である。導電層40bにはNエミッタ層Eと同じ電圧が印加され、例えばGND電位に固定されている。配線41はゲートポリシリコンで形成されており、フィールドプレート17bとトレンチ40の導電層40bとを接続している。配線部41aは、ドリフト層D1のドリフト層D2との境界から離れた領域にフィールド酸化膜16cを介して対向する領域を、ドリフト方向に沿って延伸している。そしてその長さは、配線41のフィールドプレート17bとの接続箇所からドリフト層D1のドリフト方向に沿った長さよりも短い距離に亘る長さである。配線41の配線部41a以外の部分は、配線部41aのエミッタ側の端部に続くように、膜厚方向に沿ってドリフト層D1から離れる方向に折れ曲がり、コレクタ領域の上方を越えてトレンチ40の導電層40bに至るように引き回されている。図5の構成によれば、LIGBTがON状態に遷移するときに、電位が上昇したコレクタ電極23からフィールドプレート17bを介して配線41に電流が流れる。このとき、配線部41aにはコレクタ側からエミッタ側へ電流が流れるので、ドリフト層D1において配線部41aの近傍をエミッタ側からコレクタ側へ輸送される電子に、配線部41aが発生する磁場から配線部41a側に引き寄せられるようなローレンツ力が働く。従って、ドリフト層D1のうちの一部の領域でのみ電子にローレンツ力を働かせることができ、電子が隣接するドリフト層D2へ入り込むような箇所においてのみ、電子をドリフト領域D1側へ引き戻すような力を及ぼすことができる。これには、電子にローレンツ力が働き続けることによって電子の走行軌道が曲がり続けてしまうことを抑制する効果がある。図5の例では、配線部41aをドリフト層D1のコレクタ側の端部付近に設けたが、これに限ることはなく、ドリフト層D1のドリフト方向に沿った任意の他の位置に配線部41aを設けてもよい。この場合には、配線41の配線部41a以外の部分をドリフト層D1に近い位置でドリフト層D1の面に平行となるような配置を避けて引き回し、配線部41a以外の部分からドリフト電子に不所望なローレンツ力が働かないようにするとよい。なお、以上の例では、LIGBTがNチャネルである場合について説明を行ったが、PチャネルLIGBTを用いてもよい。この場合にはLIGBT領域3およびFWD領域4の各極性が逆になり、LIGBTのON状態への遷移時において配線部にはエミッタ側からコレクタ側へ向けて電流が流される。FWD領域4のアノードの位置とカソードの位置とは入れ替わる。また、LIBGTと一体化される他の半導体素子が、LDMOSトランジスタなどの、ドリフト層を有するダイオード以外の素子であってもよい。さらに、LIGBT領域の片側のみに他の半導体素子の領域が隣接していてもよい。さらに、IGBTは縦型であってもよいし、ダイオードなどの他の半導体素子が縦型であってもよい。