シリアルデータ信号を増幅して受信データ信号を出力するイコライザと、前記受信データ信号の振幅の最大値を検出する振幅検出回路と前記振幅検出回路が検出した前記受信データ信号の振幅の最大値よりも小さい値に設定した基準電圧を生成する基準電圧生成回路と、前記受信データ信号のデータをサンプリングするためのデータサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路と、前記データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路と、前記データサンプリングクロック信号に同期して、前記受信データ信号の振幅と前記基準電圧とを比較し、この比較により得られた比較結果信号を出力する振幅比較回路と、前記比較結果信号、前記サンプルドデータ信号および前記サンプルドエッジ信号に基づいて、前記データサンプリングクロック信号の位相を調整する位相シフタ回路と、前記比較結果信号および前記サンプルドデータ信号に基づいて、前記受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路と、を備え、前記ロック検出回路は、前記比較結果信号が、前記基準電圧よりも前記データサンプリングクロック信号に同期した前記受信データ信号の振幅の方が大きいことを示す場合には、前記データサンプリングクロック信号が前記受信データ信号のデータの位相をロックしているロック状態であると判断し、ロックフラグ信号を出力することを特徴とするCDR回路。基準電圧を生成する基準電圧生成回路と、受信データ信号のデータをサンプリングするためのデータサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路と、前記データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路と、前記データサンプリングクロック信号に同期して、前記受信データ信号の振幅と前記基準電圧とを比較し、この比較により得られた比較結果信号を出力する振幅比較回路と、前記サンプルドデータ信号および前記サンプルドエッジ信号に基づいて、前記データサンプリングクロック信号の位相を調整する位相シフタ回路と、前記比較結果信号および前記サンプルドデータ信号に基づいて、前記受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路と、を備え、前記ロック検出回路は、前記比較結果信号が、前記基準電圧よりも前記データサンプリングクロック信号に同期した前記受信データ信号の振幅の方が大きいことを示す場合には、前記データサンプリングクロック信号が前記受信データ信号のデータの位相をロックしているロック状態であると判断し、ロックフラグ信号を出力することを特徴とするCDR回路。前記基準電圧生成回路は、前記受信データ信号の振幅の最大値よりも小さい値に前記基準電圧を設定することを特徴とする請求項2に記載のCDR回路。前記位相シフタ回路は、前記サンプルドデータ信号および前記比較結果信号に基づいて、前記データサンプリングクロック信号の位相を調整することを特徴とする請求項2または3に記載のCDR回路。シリアルデータ信号を増幅して受信データ信号を出力するイコライザと、前記イコライザに設定された前記受信データ信号の振幅の目標値よりも小さい値に設定した基準電圧を生成する基準電圧生成回路と、前記受信データ信号のデータをサンプリングするためのデータサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路と、前記データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路と、前記データサンプリングクロック信号に同期して、前記受信データ信号の振幅と前記基準電圧とを比較し、この比較により得られた比較結果信号を出力する振幅比較回路と、前記サンプルドデータ信号および前記サンプルドエッジ信号に基づいて、前記データサンプリングクロック信号の位相を調整する位相シフタ回路と、前記比較結果信号および前記サンプルドデータ信号に基づいて、前記受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路と、を備え、前記ロック検出回路は、前記比較結果信号が、前記基準電圧よりも前記データサンプリングクロック信号に同期した前記受信データ信号の振幅の方が大きいことを示す場合には、前記データサンプリングクロック信号が前記受信データ信号のデータの位相をロックしているロック状態であると判断し、ロックフラグ信号を出力することを特徴とするCDR回路。受信データ信号の振幅の最大値よりも小さい値に基準電圧を設定し、データサンプリングクロック信号に同期した前記受信データ信号の振幅と前記基準電圧とを比較した比較結果を出力し、前記比較結果が前記基準電圧よりも前記データサンプリングクロック信号に同期した前記データ信号の振幅が大きい状態を示す場合、前記データサンプリングクロック信号が前記受信データの位相をロックしているロック状態と判断し、前記比較結果が前記基準電圧よりも前記データサンプリングクロック信号に同期した前記データ信号の振幅が小さい状態を示す場合、前記データサンプリングクロック信号が前記受信データ信号の位相をロックしていない未ロック状態であると判断するCDR方法。ロック状態であるか否かをより適切に検出し、その検出結果を出力することが可能なCDR回路及びCDR方法を提供する。実施例に従ったCDR回路は、基準電圧を生成する基準電圧生成回路を備える。CDR回路は、前記受信データ信号のデータをサンプリングするためのデータサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路を備える。CDR回路は、前記データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路を備える。CDR回路は、前記データサンプリングクロック信号に同期して、前記受信データ信号の振幅と前記基準電圧とを比較し、この比較により得られた比較結果信号を出力する振幅比較回路を備える。CDR回路は、前記比較結果信号、前記サンプルドデータ信号および前記サンプルドエッジ信号に基づいて、前記データサンプリングクロック信号の位相を調整する位相シフタ回路を備える。CDR回路は、前記比較結果信号および前記サンプルドデータ信号に基づいて、前記受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路を備える。前記ロック検出回路は、前記比較結果信号が、前記基準電圧よりも前記受信データ信号の振幅の方が大きいことを示す場合には、前記データサンプリングクロック信号が前記受信データ信号のデータの位相をロックしているロック状態であると判断し、ロックフラグ信号を出力する。実施例に従ったCDR方法は、受信データ信号の振幅の最大値よりも小さい値に基準電圧を設定する。CDR方法は、データサンプリングクロック信号に同期した前記受信データ信号の振幅と前記基準電圧とを比較した比較結果を出力する。CDR方法は、前記比較結果が前記基準電圧よりも前記データサンプリングクロック信号に同期した前記データ信号の振幅が大きい状態を示す場合、前記データサンプリングクロック信号が前記受信データの位相をロックしているロック状態と判断し、前記比較結果が前記基準電圧よりも前記データサンプリングクロック信号に同期した前記データ信号の振幅が小さい状態を示す場合、前記データサンプリングクロック信号が前記受信データ信号の位相をロックしていない未ロック状態であると判断する。CDR回路は、受信データ信号のデータに対して、受信データ信号RX_P/Nのデータをサンプリングするためのデータサンプリングクロック信号CLKの位相を調整する。ここで、図1は、デタミニスティックなジッタを含む受信データ信号、データサンプリングクロック信号、およびサンプリングするためのエッジサンプリングクロック信号の関係が理想的な位相の状態である場合を示す図である。図1に示すように、データサンプリングクロック信号CLKが、受信データ信号RX_P/Nのデータの位相をロックしている。また、エッジサンプリングクロック信号CLKBが、受信データ信号のエッジの位相をロックしている。このように、理想的な位相関係では、受信データ信号RX_P/Nのパターンの中心付近を、データサンプリングクロック信号CLKが叩いている図1の矢印A。また、図2は、デタミニスティックなジッタを含む受信データ信号、データサンプリングクロック信号、およびサンプリングするためのエッジサンプリングクロック信号の関係が誤ロック状態である場合を示す図である。図2に示すように、データサンプリングクロック信号CLKが、受信データ信号RX_P/Nのエッジの位相をロックしている図2の矢印B。また、エッジサンプリングクロック信号CLKBが、受信データ信号のデータの位相をロックしている。すなわち、図2に示す状態では、データサンプリングクロック信号CLKが、受信データ信号RX_P/Nのデータの位相をロックしていない未ロック状態。ここで、バイナリフェーズディテクタ等を使用したCDR回路は、回路構成が簡単になるというメリットがある。しかし、このようなCDR回路は、検出できる位相情報には位相差の量が含まれず、位相が遅れているか否かの情報しか得られない。このため、受信データ信号にISIInterSymbolInterference等のデタミニスティックなジッタDjが多く含まれる場合に、本来ロックすべき位相ではなく、誤った位相でロックしてしまう状態受信データ信号の遷移の間に、データサンプリングクロックによりサンプリングするタイミングが位置する状態になり得る。以下では、この状態を誤ロック状態と呼ぶ。この誤ロック状態では、エッジをサンプリングするはずのエッジサンプルクロックでデータを読み出せる状態になっている。上記CDR回路では、データサンプリングクロック信号CLKが受信データ信号RX_P/Nのエッジをサンプリングしていても、正常なロック状態であると判断してしまう問題がある。そこで、以下の実施例では、ロック状態であるか否かをより適切に検出し、その検出結果を出力することが可能なCDR回路について提案する。以下、実施例について、図面に基づいて説明する。図3は、実施例1に係るCDR回路100の構成の一例を示す図である。また、図4は、理想的な位相の状態における、デタミニスティックなジッタを含む受信データ信号と基準電圧との関係を示す図である。また、図5は、誤ロック状態における、デタミニスティックなジッタを含む受信データ信号と基準電圧との関係を示す図である。図3に示すように、CDR回路100は、受信データ信号高速シリアルデータRX_P/Nをクロック信号でサンプリングした結果を出力するようになっている。このCDR回路100は、例えば、PCIPeripheralComponentInterconnectExpress、または、SATASerialAdvancedTechnologyAttachment、またはUSB3.0SuperSpeedUSBに適応される。このCDR回路100は、基準電圧生成回路1と、振幅比較回路2と、データサンプリング回路3と、エッジサンプリング回路4と、ロック検出回路5と、位相シフタ回路6と、を備える。基準電圧生成回路1は、基準電圧REFを生成し出力するようになっている。この基準電圧生成回路1は、例えば、受信データ信号RX_P/Nの振幅の最大値RX_P/NVmaxP、RX_P/NVmaxNよりも小さい値に基準電圧REFREF_P、REF_Nを設定する図4、図5。また、基準電圧生成回路1は、例えば、受信データ信号RX_P/Nのエッジの振幅の値よりも大きい値に基準電圧REFREF_P、REF_Nを設定する図4、図5。なお、ここでは、受信データ信号RX_P/Nの振幅の値、および基準電圧REFの値は、受信データ信号RX_P/Nの振幅がゼロの点を基準として、極性が負の場合は絶対値で表現されるものとする以下、同様。データサンプリング回路3は、データサンプリングクロック信号CLKに同期して、受信データ信号RX_P/Nをサンプリングしてサンプルドデータ信号DATAを生成するようになっている。既述のように、データサンプリングクロック信号CLKは、受信データ信号RX_P/Nのデータをサンプリングするための信号である。このデータサンプリング回路3は、例えば、図3に示すように、センスアンプ3aと、2つのフリップフロップ3b、3cと、を有する。センスアンプ3aは、データサンプリングクロック信号CLKに同期して、受信データ信号RX_P/Nの電圧差を増幅した信号を出力する。フリップフロップ3bは、センスアンプ3aが出力した信号が入力される。このフリップフロップ3bは、データサンプリングクロック信号CLKに同期して、入力された信号を保持し出力する。フリップフロップ3cは、フリップフロップ3bが出力した信号が入力される。このフリップフロップ3cは、データサンプリングクロック信号CLKに同期して、入力された信号を保持し、既述のサンプルドデータ信号DATAを出力する。また、振幅比較回路2は、データサンプリングクロック信号CLKに同期して、受信データ信号RX_P/Nの振幅と基準電圧REFとを比較し、この比較により得られた比較結果信号JUDGEを出力するようになっている。この振幅比較回路2は、例えば、図3に示すように、センスアンプ2aと、2つのフリップフロップ2b、2cと、を有する。センスアンプ2aは、データサンプリングクロック信号CLKに同期して、受信データ信号RX_P/Nの振幅と基準電圧REFとを比較し、この比較結果に応じた信号を出力する。フリップフロップ2bは、センスアンプ2aが出力した信号が入力される。このフリップフロップ2bは、データサンプリングクロック信号CLKに同期して、入力された信号を保持し出力する。フリップフロップ2cは、フリップフロップ2bが出力した信号が入力される。このフリップフロップ2cは、データサンプリングクロック信号CLKに同期して、入力された信号を保持し、既述の比較結果信号JUDGEを出力する。したがって、この比較結果信号JUDGEとサンプルドデータ信号DATAとは、位相が揃っている。また、エッジサンプリング回路4は、エッジサンプリングクロック信号CLKBに同期して、受信データ信号RX_P/Nをサンプリングしてサンプルドエッジ信号EDGEを生成するようになっている。エッジサンプリングクロック信号CLKBは、データサンプリングクロック信号CLKに対して例えば、半周期だけ位相がずれ且つ受信データ信号RX_P/Nのエッジをサンプリングするための信号である。このエッジサンプリング回路4は、例えば、図3に示すように、センスアンプ4aと、ラッチ回路4bと、フリップフロップ4cと、を有する。センスアンプ4aは、エッジサンプリングクロック信号CLKBに同期して、受信データ信号RX_P/Nの電圧差を増幅した信号を出力する。ラッチ回路4bは、センスアンプ4aが出力した信号が入力される。このラッチ回路4bは、データサンプリングクロック信号CLKに同期して、入力された信号を保持し出力する。フリップフロップ4cは、ラッチ回路4bが出力した信号が入力される。このフリップフロップ4cは、データサンプリングクロック信号CLKに同期して、入力された信号を保持し、既述のサンプルドエッジ信号EDGEを出力する。したがって、このサンプルドエッジ信号EDGEは、比較結果信号JUDGEおよびサンプルドデータ信号DATAと位相が半周期ずれている。また、位相シフタ回路6は、受信データ信号RX_P/Nのデータをサンプルすべきデータサンプリングクロック信号CLKと、受信データ信号RX_P/Nのエッジをサンプルすべきエッジサンプリングクロック信号CLKBと、を外部クロックCLKinから生成するようになっている。位相シフタ回路6は、サンプルドデータ信号DATA、サンプルドエッジ信号EDGE、および比較結果信号JUDGEに基づいて、データサンプリングクロック信号CLKの位相が受信データ信号RX_P/Nのデータの位相から遅れているか進んでいるかを判断する。なお、位相シフタ回路6は、比較結果信号JUDGEが入力されていなくても、受信データ信号RX_P/Nのデータの位相を判断可能である。そして、位相シフタ回路6は、この判断した結果に基づいて、データサンプリングクロック信号CLKで受信データ信号RX_P/Nのデータの位相をロックエッジサンプリングクロック信号CLKBで受信データ信号RX_P/Nのエッジをロックするように、データサンプリングクロック信号CLKおよびエッジサンプリングクロック信号CLKBの位相を調整する。また、ロック検出回路5は、比較結果信号JUDGEとサンプルドデータ信号DATAとに基づいて、受信データ信号RX_P/Nとデータサンプリングクロック信号CLKとの位相関係ロック状態であるか否かを検出し、この検出結果に応じた信号を出力するようになっている。例えば、このロック検出回路5は、比較結果信号JUDGEが、基準電圧REFよりも受信データ信号RX_P/Nの振幅の方が大きいことを示す場合図4の矢印Dには、データサンプリングクロック信号CLKが受信データ信号RX_P/Nのデータの位相をロックしているロック状態であると判断し、ロックフラグ信号Fを出力する。一方、ロック検出回路5は、比較結果信号JUDGEが、基準電圧REFよりも受信データ信号RX_P/Nの振幅の方が小さいことを示す場合図5の矢印Eには、データサンプリングクロック信号CLKが受信データ信号RX_P/Nのデータの位相をロックしていない未ロック状態であると判断し、ロックフラグ信号Fを出力しない。言い換えれば、この場合、ロック検出回路5は、未ロック状態を示す未ロックフラグ信号図示せずを出力する。ここで、より好ましくは、ロック検出回路5は、比較結果信号JUDGEとサンプルドデータ信号DATAとに基づいて、ロックフラグ信号Fを出力する。すなわち、例えば、ロック検出回路5は、比較結果信号JUDGEが、基準電圧REFよりも受信データ信号RX_P/Nの振幅の方が大きいことを示し、且つ、サンプルドデータ信号DATAが、予め設定されたデータパターンに一致する場合には、ロックフラグ信号Fを出力する。これにより、ロックフラグ信号Fの信頼性を向上することができる。なお、該データパターンは、受信データ信号RX_P/Nのデータを正常なロック状態でサンプルしたデータパターンに対応する。特に、該データパターンは、例えば、COMMA、または、K28.5と呼ばれるデータパターンである。該データパターンは、ロック検出回路5に予め記憶されている。また、既述のように、未ロック状態では、受信データ信号RX_P/Nの遷移の間に、データサンプリングクロック信号CLKによりサンプリングするタイミングが位置する。なお、例えば、図示しない信号処理システムが、このロックフラグ信号Fに基づいて、サンプルドデータ信号DATAがロック状態でサンプリングされたことを示すことを認識することができる。一方、ロックフラグ信号Fが出力されていない場合は、該信号処理システムは、サンプルドデータ信号DATAが未ロック状態でサンプリングされたことを認識することができる。このように、該信号処理システムは、ロックフラグ信号Fに基づいて、サンプルドデータ信号DATAの有効性を判断することができる。特に、既述のように、より好ましくは、ロック検出回路5は、比較結果信号JUDGEとサンプルドデータ信号DATAとに基づいて、ロックフラグ信号Fを出力する。これにより、ロックフラグ信号Fの信頼性がより向上するため、該信号処理システムは、ロックフラグ信号Fに基づいて、サンプルドデータ信号DATAの有効性をより的確に判断することができる。以上のように、本実施例1に係るCDR回路によれば、ロック状態であるか否かをより適切に検出し、その検出結果を出力することができる。既述の実施例1では、基準電圧生成回路が予め設定された値の基準電圧を生成する場合について説明した。本実施例2では、基準電圧生成回路がイコライザに設定された出力信号受信データ信号の振幅の目標値よりも小さい値に基準電圧を設定する場合について説明する。図6は、実施例2に係るCDR回路200の構成の一例を示す図である。また、図7は、イコライザの出力信号受信データ信号の振幅の目標値と基準電圧との関係を示す図である。なお、図6において、図3の符号と同じ符号は、実施例1と同様の構成を示す。図6に示すように、CDR回路200は、実施例1と同様に、基準電圧生成回路1と、振幅比較回路2と、データサンプリング回路3と、エッジサンプリング回路4と、ロック検出回路5と、位相シフタ回路6と、を備える。ここで、実施例1と異なる点は、イコライザEQがシリアルデータ信号を増幅して受信データ信号RX_P/Nを出力する点である。したがって、受信データ信号RX_P/Nの振幅は、イコライザEQに設定された受信データ信号RX_P/Nの振幅の目標値T_P/Nに応じて変化することになる。そこで、基準電圧生成回路1は、イコライザEQに設定された受信データ信号RX_P/Nの振幅の目標値T_P/Nよりも小さい値に基準電圧REFを設定するようになっている図7。そして、振幅比較回路2は、実施例1と同様に、データサンプリングクロック信号CLKに同期して、受信データ信号RX_P/Nの振幅と基準電圧REFとを比較し、この比較により得られた比較結果信号JUDGEを出力する。そして、ロック検出回路5は、比較結果信号JUDGEとサンプルドデータ信号DATAとに基づいて、受信データ信号RX_P/Nとデータサンプリングクロック信号CLKとの位相関係ロック状態であるか否かを検出し、この検出結果に応じてロックフラグ信号Fを出力する。このように、CDR回路200は、イコライザEQに設定された振幅の目標値に拘わらず、適切に比較結果信号JUDGEを生成し、この比較結果信号JUDGEに基づいて、ロックフラグ信号Fを出力することができる。なお、この実施例2に係るCDR回路200のその他の構成および機能は、実施例1と同様である。すなわち、本実施例2に係るCDR回路によれば、実施例1と同様に、ロック状態であるか否かをより適切に検出し、その検出結果を出力することができる。本実施例3では、基準電圧生成回路がイコライザの出力信号受信データ信号の振幅の最大値よりも小さい値に基準電圧を設定する場合について説明する。図8は、実施例3に係るCDR回路300の構成の一例を示す図である。また、図9は、イコライザEQの出力信号受信データ信号の振幅の最大値と基準電圧との関係を示す図である。なお、図8において、図6の符号と同じ符号は、実施例2と同様の構成を示す。図8に示すように、CDR回路300は、実施例2と同様に、基準電圧生成回路1と、振幅比較回路2と、データサンプリング回路3と、エッジサンプリング回路4と、ロック検出回路5と、位相シフタ回路6とを備え、更に振幅検出回路7を備える。ここで、実施例2と同様に、イコライザEQがシリアルデータ信号を増幅して受信データ信号RX_P/Nを出力する。したがって、実施例2と同様に、受信データ信号RX_P/Nの振幅は、イコライザEQに設定された受信データ信号RX_P/Nの振幅の目標値T_P/Nに応じて変化することになる。そこで、振幅検出回路7は、イコライザEQが出力した受信データ信号RX_P/Nの振幅の最大値を検出するようになっている。そして、基準電圧生成回路1は、振幅検出回路7が検出した受信データ信号RX_P/Nの振幅の最大値よりも小さい値に基準電圧REFを設定するようになっている図9。そして、振幅比較回路2は、実施例1と同様に、データサンプリングクロック信号CLKに同期して、受信データ信号RX_P/Nの振幅と基準電圧REFとを比較し、この比較により得られた比較結果信号JUDGEを出力する。そして、ロック検出回路5は、比較結果信号JUDGEとサンプルドデータ信号DATAとに基づいて、受信データ信号RX_P/Nとデータサンプリングクロック信号CLKとの位相関係ロック状態であるか否かを検出し、この検出結果に応じてロックフラグ信号Fを出力する。このように、CDR回路300は、イコライザEQに設定された振幅の目標値に拘わらず、適切に比較結果信号JUDGEを生成し、この比較結果信号JUDGEに基づいて、ロックフラグ信号Fを出力することができる。なお、この実施例3に係るCDR回路300のその他の構成および機能は、実施例1と同様である。すなわち、本実施例3に係るCDR回路によれば、実施例1と同様に、ロック状態であるか否かをより適切に検出し、その検出結果を出力することができる。なお、以上の各実施例においては、受信データ信号が差動信号である場合を例に説明したが、受信データ信号が単相信号である場合も、同様に説明される。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。