1つまたは複数のメモリアレイの待ち状態のプログラム動作を示すための第1の信号を維持するステップと、前記待ち状態のプログラム動作中、前記1つまたは複数のメモリアレイの少なくとも1つについてプログラムフェイルイベントを判定するステップと、前記プログラム動作が失敗であったことを示すための電子信号を生成するステップと、を含む方法。前記プログラム動作が失敗であったことを示すための前記電子信号を生成する前記ステップの後、前記第1の信号を、前記1つまたは複数のメモリアレイの前記プログラム動作の終了を示すように遷移させるステップを更に含む請求項1に記載の方法。前記1つまたは複数のメモリアレイが、相変化メモリPCMを含む、請求項1に記載の方法。前記失敗の動作に応じて、前記1つまたは複数のメモリアレイのうちどのメモリアレイが前記プログラムフェイルイベントを引き起こしたかを判定するステップを更に含む請求項1に記載の方法。前記プログラム動作が失敗であったことを示すための前記電子信号を生成する前記ステップの前に、前記プログラムフェイルイベントを発生させた1つまたは複数の誤りの訂正を試みるために、誤り訂正符号ECCを適用するステップを更に含む請求項1に記載の方法。1つまたは複数のメモリアレイと、書込み動作が待ち状態であるかどうかを示すためのレディビジーR/B信号を運ぶためのレディビジーR/B信号線、および、前記待ち状態の書込み動作が前記1つまたは複数のメモリアレイの少なくとも一部分への情報の書込みを失敗したかどうかを示すためのフェイル信号を運ぶためのフェイル信号線と、を備えるメモリデバイス。前記R/B信号線および前記フェイル信号線が、前記1つまたは複数のメモリアレイに接続される、請求項6に記載のメモリデバイス。前記R/B信号および前記フェイル信号を、それぞれ前記R/B信号線および前記フェイル信号線から受け取るためのメモリコントローラを更に備える、請求項6に記載のメモリデバイス。前記R/B信号および前記フェイル信号を、それぞれ前記R/B信号線および前記フェイル信号線から受け取るためのプロセッサを更に備える、請求項6に記載のメモリデバイス。前記1つまたは複数のメモリアレイと関連し、前記フェイル信号を生成する状態マシンを更に備える、請求項6に記載のメモリデバイス。前記1つまたは複数のメモリアレイが、相変化メモリPCMを含む、請求項6に記載のメモリデバイス。前記フェイル信号が生成される前に、1つまたは複数の書込み誤りの訂正を試みるための誤り訂正符号ECC部分を更に備える、請求項6に記載のメモリデバイス。前記R/B信号および前記フェイル信号が、オープンドレイン信号を含む、請求項6に記載のメモリデバイス。前記1つまたは複数のメモリアレイが、前記書込み動作のために前記1つまたは複数のメモリアレイを選択するための共通のチップ選択線を有するグループに配置される、請求項6に記載のメモリデバイス。メモリデバイスであって、1つまたは複数のメモリアレイ、ならびに書込み動作が待ち状態であるかどうかを示すためのR/B信号を運ぶためのレディビジーR/B信号線、および、前記待ち状態の書込み動作が前記1つまたは複数のメモリアレイの少なくとも一部分への情報の書込みを失敗したかどうかを示すためのフェイル信号を運ぶためのフェイル信号線を備えるメモリデバイスと、前記R/B信号および前記フェイル信号を受け取るためのメモリコントローラと、1つまたは複数のアプリケーションのホストをつとめるとともに前記書込み動作を開始するためのプロセッサと、を備えるシステム。前記プロセッサが、前記メモリコントローラと並行して、前記R/B信号および前記フェイル信号を受け取る、請求項15に記載のシステム。前記1つまたは複数のメモリアレイと関連し、前記フェイル信号を生成する状態マシンを更に備える、請求項15に記載のシステム。前記フェイル信号が生成される前に、1つまたは複数の書込み誤りの訂正を試みるための誤り訂正符号ECC部分を更に備える、請求項15に記載のシステム。前記1つまたは複数のメモリアレイが、相変化メモリPCMを含む、請求項15に記載のシステム。前記1つまたは複数のメモリアレイが、前記書込み動作のために前記1つまたは複数のメモリアレイを選択するための共通のチップ選択線を有するグループに配置される、請求項15に記載のシステム。本明細書を通してのある実施形態oneembodimentまたは一実施形態という言及は、この実施形態に関連して説明する特定の特徴、構造、または特性がクレームされた発明の主題の少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所で使用されるある実施形態ではinoneembodimentまたは一実施形態といった句は、必ずしも全てが同一の実施形態を指すわけではない。さらに、これら特定の特徴、構造、または特性を1つまたは複数の実施形態中で組み合わせることができる。一実施形態では、メモリデバイスが、待ち状態のプログラムまたは書込み動作が少なくとも部分的にフェイルfailしているかどうかを示すための非同期電子フェイル信号を生成することができる。こうした障害failureは、メモリデバイスのメモリ媒体中の障害に起因するものであることがある。たとえば、不揮発性メモリNVMデバイスは、比較的少数の非プログラマブルなメモリ素子またはメモリセルを有することがあるが、こうしたメモリ素子またはメモリセルは、使い古されかつ/または欠陥品となることがある。それに応じて、待ち状態のプログラム動作の障害を示すための非同期電子フェイル信号により、プログラムの正常な完了のためにコントローラおよび/またはプロセッサがいくつかのNVMデバイスのステータスレジスタをポーリングするプロセスを必要とせずに、こうした障害を管理する技法を提供することができる。ポーリングの場合、もしこれを行わなければプログラム動作中に他のメモリ動作に使用することのできるメモリバスを占有しまうことがあるので、こうしたポーリングプロセスを避けることが可能であることは有益な場合がある。したがって、待ち状態のプログラム動作の障害を示すための非同期電子フェイル信号を利用してポーリングプロセスを回避することにより、メモリ速度を改善することができる。こうした速度改善は、たとえば、メモリデバイス中のパラレルなNVMデバイスの数が増大するにつれてより顕著になることがある。ある特定の実施形態では、プログラム動作に応答してメモリの一部分に正常にプログラムが行われない場合、非同期フェイル信号を生成して、この障害をコントローラおよび/またはプロセッサに通知することができる。こうした通知に続いて、コントローラおよび/またはプロセッサは、いくつかの方法で、障害を管理することができる。たとえば、コントローラおよび/またはプロセッサは、メモリのフェイルした部分をリマップし、プログラム動作を繰り返して、リマップされたメモリに書込みを行うことができる。ある実施形態では、オープンコレクタ構成を有するフェイル信号線を用いて、非同期フェイル信号を実現することができる。こうしたフェイル信号線は、個別のNVMデバイスならびにコントローラおよび/またはプロセッサに接続することができる。たとえば、ある特定の実現例では、1つのフェイル信号線を、共通のチップイネーブル信号を共有するデバイスのグループを構成する個別のNVMデバイスに接続することができる。したがって、特定のグループ中のこうしたNVMデバイスのうちの1つまたは複数が書込みフェイルイベントに陥った場合、このフェイル信号線をlowにすることができる。一実施形態では、メモリシステムは、レディビジーreadybusyR/B信号を運ぶためのR/B信号線を備えることができる。こうしたR/B信号は、プログラム動作が待ち状態であり、正常にも、異常を伴っても完了していないことを示すことができる。たとえば、論理low値が待ち状態のプログラム動作を示すことができるように、オープンドレイン構成を用いることによりR/B信号を実現させることができる。プログラム動作が完了した後、R/B信号は、論理high値に遷移してプログラム動作の完了を示すことができる。フェイル信号線の場合と同様に、R/B信号線は、個別のNVMデバイスに接続することができる。こうしたR/B信号線は、たとえば、そのときどきで変動する書込み遅延時間を伴うメモリデバイスに対して有効であることがあるが、こうしたメモリデバイスの例を少しだけ挙げると、NORメモリデバイス、NANDメモリデバイス、PCMメモリデバイス等がある。一実施形態では、メモリシステムを動作させる方法が、1つまたは複数のメモリデバイスの待ち状態のプログラム動作を示すためのR/B信号を維持するステップと、この待ち状態のプログラム動作中、これら1つまたは複数のメモリデバイスのどれかについてプログラムフェイルイベントを判定するステップとを含むことがある。レディビジー信号を維持するステップの間、特定の実現例は、プログラム動作が不成功であったことを示すための非同期フェイル信号を生成するステップを含むこともある。ある特定の実現例では、こうしたフェイル信号を生成するステップの後、R/B信号の値が遷移して、プログラム動作の終了を示すことができる。別の実施形態では、メモリシステムが、1つまたは複数のメモリデバイスと、プログラム動作が待ち状態であるかどうかを示すためのR/B信号を運ぶためのR/B信号線と、これら1つまたは複数のメモリデバイスの少なくとも一部分への情報の書込みを待ち状態のプラグラム動作が失敗したがどうかを示すための非同期フェイル信号を運ぶためのフェイル信号線とを備えることができる。一実現例では、メモリシステムが、R/B信号線からR/B信号を受け取り、フェイル信号線からフェイル信号を受け取るためのメモリコントローラをさらに備えることができる。別の実現例では、メモリデバイスが、1つまたは複数のメモリアレイと、フェイル信号を生成することのできる書込み状態マシンとを備えることができる。図1は、一実施形態によるメモリシステム100の概略ブロック図である。メモリシステム100は、読取り/プログラムコマンド等の命令および/または情報を、たとえば、外部ホスト図示せずから受け取ることができる。メモリシステム100は、コントローラ150および/またはプロセッサ160により提供される情報を記憶するためのNVMデバイス110を有することができる。NVMデバイス110は、不揮発性メモリセルのアレイと、たとえば直前の待ち状態のプログラム動作のパスpass/フェイルステータスをモニタするための書込み状態マシン115とを備えることができる。一実現例では、フェイル信号線125が、書込み状態マシン115により提供される非同期フェイル信号を運ぶことができる。フェイル信号線125は、コントローラ150におけるパスpass/フェイル入力ポートP/Fおよび/またはプロセッサ160におけるパス/フェイル入力ポートP/Fに電気的に接続することができる。クレームされた発明の主題はここまで限定しないが、ある特定の実施形態では、フェイル信号は、書込み状態マシン115により提供され、プルアップ抵抗132を介して電源Vddにより実現されるオープンドレイン信号を含むことがある。したがって、書込み状態マシン115は、プログラム動作がフェイルした場合、フェイル信号線125をlowにすることができ、プログラム動作がパスpassした場合、フェイル信号線がフロートfloatになることを可能にすることができる。プログラム動作の障害には、たとえば、このプログラム動作に関連する情報の、NVMデバイス110中の1つまたは複数のメモリセルへの書込みの障害を含むことがある。ただし、プログラム動作の障害は、様々な種類のイベントに起因することがあり、この点については、クレームされた発明の主題は限定されない。一実現例では、フェイル信号線125は、レディビジー信号を運ぶR/B信号線122と関連して動作することができる。フェイル信号線125と同様に、R/B信号線122は、コントローラ150におけるレディビジー入力ポートR/Bおよび/またはプロセッサ160におけるレディビジー入力ポートR/Bに電気的に接続することができる。クレームされた発明の主題はここまで限定しないが、ある特定の実施形態では、R/B信号は、書込み状態マシン115により提供され、プルアップ抵抗134を介して電源Vddにより実現されるオープンドレイン信号を含むことがある。したがって、書込み状態マシン115は、これにコントローラ150および/またはプロセッサ160がプログラム動作を発した場合、R/B信号線122をlowにすることができる一方で、このプログラム動作の完了の後、R/B信号線122がフロートになることを可能にすることができる。プログラム動作が完了の際に不成功の場合、書込み状態マシン115は、R/B信号線122がフロートになることを可能にする前に、フェイル信号線125をlowにすることができる。書込み状態マシン115がプログラム障害を示し、フェイル信号線125がlowにされた後、コントローラ150は、たとえば、次のプログラム動作の準備をするために、フェイル信号線125をリセットすることができる。一実現例では、フェイル信号線125は、こうしたフェイル信号専用の信号線を有する必要はない。たとえば、フェイル信号線125は、メモリシステム100が様々な目的のために使用することができる汎用I/O信号線を有することができる。汎用I/O信号は、P/F信号としてもR/B信号としても使用することができる。汎用I/O信号は、たとえば、メモリデバイスのデータ幅を広げるための付加信号に使用することもできる。当然、メモリシステムのこうした詳細は、単なる例であり、クレームされた発明の主題はこのようには限定されない。図2は、一実施形態によるメモリシステム200の概略ブロック図である。メモリシステム200は、読取り/プログラムコマンドなどの命令および/または情報を、たとえば外部ホスト図示せずから受け取ることができる。メモリシステム200は、グループ220a、b、c、d等に配置した複数のNVMデバイス210を有することができる。図2には4つのグループ220を示しているが、任意の数のこうしたグループをメモリシステム200に含めることができ、この点については、クレームされた発明の主題は限定されない。個々のグループ220は、共通のチップ選択信号線212に接続された複数のNVMデバイス210を備えることができる。たとえば、グループ220aは、チップ選択信号線212aに接続された複数のNVMデバイス210を備えることができ、グループ220bは、チップ選択信号線212bに接続された複数のNVMデバイス210を備えることができ、以下同様に続く。NVMデバイス210は、コントローラ250および/またはプロセッサ260により提供される情報を記憶することができる。NVMデバイス210は、不揮発性メモリセルのアレイと、たとえば直前の待ち状態のプログラム動作のパス/フェイルステータスをモニタするための書込み状態マシン215とを備えることができる。ある実現例では、フェイル信号線225が、個別のNVMデバイス210の1つまたは複数の書込み状態マシン215のいずれかにより提供される非同期フェイル信号を運ぶことができる。特定のグループ220の個別のNVMデバイス210からのフェイル信号線225を、電気的に互いに結合し、コントローラ250におけるパスpass/フェイル入力ポートP/Fおよび/またはプロセッサ260におけるパスpass/フェイル入力ポートP/Fに接続することができる。具体的には、NVMデバイス210のグループ220aは、互いに電気的に結合され、コントローラ250における入力ポートP/F1および/またはプロセッサ260における入力ポートP/F1に接続された複数のフェイル信号線225を有することができる。同様に、NVMデバイス210のグループ220bは、互いに電気的に結合され、コントローラ250における入力ポートP/F2および/またはプロセッサ260における入力ポートP/F2に接続された複数のフェイル信号線225を有することができる。上で述べたように、メモリシステム200は、図2に示すグループ220cや220dなどの更なるNVMデバイスのグループを、合計nグループ備えることができる。したがって、コントローラ250および/またはプロセッサ260は、たとえばn個の入力ポートP/Fnを備えることができる。こうして、フェイル信号線225上のフェイル信号が、たとえばグループ220中の1つまたは複数のNVMデバイス210のいずれかについてのプログラム障害を示すことができる。クレームされた発明の主題はここまで限定されないが、ある特定の実施形態では、フェイル信号は、書込み状態マシン215により提供され、プルアップ抵抗232を介して電源Vddにより実現されるオープンドレイン信号を含むことがある。したがって、プログラム動作がフェイルの場合、特定のグループ220の1つまたは複数の書込み状態マシン215のいずれかが、フェイル信号線225をlowにすることができ、プログラム動作がパスpassした場合、1つまたは複数の書込み状態マシン215のいずれかが、フェイル信号線225がフロートfloatになることを可能にすることができる。プログラム動作の障害には、たとえば、このプログラム動作に関連する情報の、1つまたは複数のNVMデバイス210のいずれかの中の1つまたは複数のメモリセルへの書込みの障害が含まれることがある。ある実現例では、フェイル信号線225は、レディビジー信号を運ぶR/B信号線222に関連して動作することができる。フェイル信号線225と同様に、特定のグループ220の個別のNVMデバイス210からの複数のR/B信号線222を互いに結合し、コントローラ250におけるレディビジー入力ポートR/Bおよび/またはプロセッサ260におけるレディビジー入力ポートR/Bに電気的に接続することができる。具体的には、NVMデバイス210のグループ220aは、互いに電気的に結合され、コントローラ250における入力ポートR/B1および/またはプロセッサ260における入力ポートR/B1に接続された複数のR/B信号線222を有することができる。同様に、NVMデバイス210のグループ220bは、互いに電気的に結合され、コントローラ250における入力ポートR/B2および/またはプロセッサ260における入力ポートR/B2に接続された複数のR/B信号線222を有することができる。上で述べたように、メモリシステム200は、図2に示すグループ220cや220dなどの更なるNVMデバイスのグループを、合計nグループ備えることができる。したがって、コントローラ250および/またはプロセッサ260は、たとえばn個の入力ポートR/Bnを備えることができる。クレームされた発明の主題はここまで限定されないが、ある特定の実施形態では、R/B信号は、1つまたは複数の書込み状態マシン215のいずれかにより提供され、プルアップ抵抗234を介して電源Vddにより実現されるオープンドレイン信号を含むことがある。したがって、1つまたは複数の書込み状態マシン215のいずれかは、コントローラ250および/またはプロセッサ260がこの書込み状態マシン215にプログラム動作を発した場合、R/B信号線122をlowにすることができる一方で、このプログラム動作の完了の後、R/B信号線222がフロートfloatになることを可能にすることができる。プログラム動作が完了の際に不成功の場合、1つまたは複数の書込み状態マシン115のいずれかは、R/B信号線222がフロートfloatになることを可能にする前に、フェイル信号線225をlowにすることができる。1つまたは複数の書込み状態マシン215のいずれかがプログラム障害を示し、フェイル信号線225がlowにされた後、コントローラ250は、たとえば、次のプログラム動作の準備をするために、フェイル信号線225をリセットすることができる。たとえば、コントローラ250および/またはプロセッサ260がR/B信号線222上のR/B信号を論理high値として検出し、フェイル信号線225上で論理highフェイル信号を検出した場合、プログラム動作が特定のグループ220中のNVMデバイス210について問題なく完了したものとすることができる。一実現例では、上で議論したように、フェイル信号線225は、こうしたフェイル信号専用の信号線を有する必要はない。たとえば、フェイル信号線225は、メモリシステム200が様々な目的のために使用することができる汎用I/O信号線を有することができる。もちろん、メモリデバイスのこうした詳細は単なる例であり、クレームされた発明の主題はここまで限定されない。図3は、一実施形態によるメモリデバイスをプログラムするプロセス300の流れ図である。ブロック310では、プロセッサが、たとえば、プログラム動作を開始して、図1に示すNVMデバイス110などのNVMアレイに情報を記憶することができる。こうしたプログラム動作中、ブロック320では、特定のNVMデバイスに関連した書込み状態マシンが、待ち状態のプログラム動作をコントローラまたはプロセッサに示す値にR/B信号を維持することができる。ブロック330では、プログラム動作中またはこの後、こうした書込み状態マシンが位置する特定のNVMデバイスにプログラムフェイルイベントが発生したがどうかを、こうした書込み状態マシン自体が判定することができる。ブロック340では、プログラムフェイルが発生していない場合、プロセス300がブロック350に進むことができ、ここで、NVMデバイスの1つまたは複数の特定のグループの書込み状態マシンが、プログラム完了を示す信号をコントローラおよび/またはプロセッサに供給することができる。こうした信号は、非同期R/B信号および/または非同期フェイル信号を含むことができる。たとえば、R/B信号を論理high値に維持して、プログラム動作の完了を示すことができる。また、フェイル信号を論理high値に維持して、プログラム動作の成功を示すことができる。ブロック340で、プログラムフェイルが発生している場合、プロセス300がブロック360に進むことができ、ここで、NVMデバイスの1つまたは複数の特定のグループの書込み状態マシンが、プログラム障害を示す信号をコントローラおよび/またはプロセッサに供給することができる。こうした信号は、R/B信号および/またはフェイル信号を含むことができる。たとえば、ブロック370で、R/B信号を論理high値に維持して、待ち状態のプログラム動作またはプログラム動作の完了を示すことができる。ある特定の実現例では、たとえば、論理high値がプログラム動作の完了を示すことができるように、オープンドレイン構成を用いることによりR/B信号を実現することができる。一方、フェイル信号は、論理high値から論理low値に遷移して、プログラム動作がフェイルしたことを示すことができる。フェイルイベントは複数のNVMデバイスのうちの1つまたは複数で発生したものであることあるが、個別のNVMデバイスからのそれぞれのフェイル信号線は互いに結合されていることがあるので、コントローラおよび/またはプロセッサは、どの特定の1つまたは複数のNVMデバイスが障害の原因であるかをここでは認識することができない。したがって、ブロック380で、コントローラおよび/またはプロセッサは、1つまたは複数のグループのそれぞれのNVMデバイスにポーリングを行って、どの特定の1つまたは複数のNVMデバイスが障害を引き起こしたかを判定することができる。もちろん、プロセス300のこうした詳細は単なる例であり、クレームされた発明の主題はここまで限定されない。一実施形態では、メモリシステムは、プログラムフェイルイベントを発生させる1つまたは複数の誤りの訂正を試みるために、誤り訂正符号ECC処理を適用することができる。こうしたECC処理は、メモリデバイスの内部から実施することができるのだが、この処理は、たとえば、フェイル信号を生成する前に適用することができる。つまり、コントローラおよび/またはプロセッサにプログラム動作が不成功であったことを通知する前に、状態マシンが、プログラム動作の失敗を引き起こした1つまたは複数の誤りを修復するために、ECC処理を管理することができる。こうしたECC処理により誤りを修復することができた場合、フェイル信号を生成する必要はなく、プログラム動作は問題なく終了することができる。一方、こうしたECC処理により誤りを修復することができなかった場合、たとえば、プロセス300のブロック360でのように、フェイル信号を生成することができる。図4は、一実施形態によるコンピューティングシステム400およびメモリデバイスの概略図である。こうしたコンピューティングデバイスは、たとえばアプリケーションおよび/または他のコードを実行するための1つまたは複数のプロセッサを備えることができる。たとえば、メモリデバイス410は、図1に示すNVMデバイス110を備えることができる。コンピューティングデバイス404は、メモリデバイス410を管理するように構成可能な任意のデバイス、機器またはマシンの代表的なものとすることができる。メモリデバイス410は、メモリコントローラ415およびメモリ422を有することができる。限定ではなく例として示すと、コンピューティングデバイス404は、たとえばデスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバ装置等の1つまたは複数のコンピューティングデバイスおよび/またはプラットフォームと、たとえばパーソナルデジタルアシスタント、移動通信装置等の1つまたは複数のパーソナルコンピューティングまたはコミュニケーションデバイスまたは機器と、たとえばデータベースまたはデータ記憶サービスプロバイダ/システム等のコンピューティングシステムおよび/または関連サービスプロバイダ機能と、ならびに/またはこれらの要素を任意に組み合わせたものを有することができる。システム400中に示す様々なデバイスの全てまたは一部分、および本明細書でさらに説明する処理process、方法は、ハードウェア、ファームウェア、ソフトウェア、またはこれらの任意の組合せを使用することまたは含めることにより実施することができることが分かる。したがって、限定ではなく例として示すと、コンピューティングデバイス404は、バス440およびホストまたはメモリコントローラ415を介してメモリ422に動作可能に結合された少なくとも1つの処理ユニット420を有することができる。処理ユニット420は、データコンピューティング手順またはプロセスの少なくとも一部分を実施するように構成可能な1つまたは複数の回路の代表的なものである。限定ではなく例として示すと、処理ユニット420は、プロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路、デジタル信号プロセッサ、プログラマブルロジックデバイス、フィールドプログラマブルゲートアレイ等をそれぞれ1つまたは複数有すること、あるいは、これらの要素の任意の組合せを有することができる。処理ユニット420は、メモリコントローラ415と通信を行うように構成されたオペレーティングシステムを有することができる。こうしたオペレーティングシステムは、たとえば、バス440を介してメモリコントローラ415に送るコマンドを生成することができる。こうしたコマンドは、読取りおよび/または書込みコマンドを含むことができる。たとえば書込みコマンドに応答して、メモリコントローラ415は、たとえば、この書込みコマンドに関連する情報をメモリパーティションに書き込むためのセットパルスまたはリセットパルスなどのバイアス信号を提供することができる。メモリ422は、任意のデータ記憶メカニズムの代表的なものである。メモリ422は、たとえばプライマリメモリ424および/またはセカンダリメモリ426を有することができるが、これらのメモリそれぞれを、たとえば、上で議論したような複数のパーティションに区切ることができる。プライマリメモリ424は、たとえばランダムアクセスメモリ、リードオンリーメモリ等を有することができる。この例では、処理ユニット420から分離しているものとして図示されているが、プライマリメモリ424の全てまたは一部分を、処理ユニット420中に設けることも、処理ユニット420と同じ位置に配置/結合することもできることを理解されたい。一実現例では、1つまたは複数のデータ線475が、メモリコントローラ415とメモリ422とを電子的に相互接続するフェイル信号線および/またはR/B信号線を有することができる。さらに、クレームされた発明の主題はここまで限定されないが、1つまたは複数のデータ線480が、処理ユニット420とメモリ422とを電子的に相互接続するフェイル信号線および/またはR/B信号線を有することができる。セカンダリメモリ426は、たとえば、プライマリメモリと同一もしくは同様の種類のメモリ、および/または、たとえばディスクドライブ、光ディスクドライブ、テープドライブ、固体メモリドライブ等の1つもしくは複数のデータ記憶デバイスもしくはシステムを有することができる。ある実現例では、セカンダリメモリ426を、コンピュータ読出し可能媒体428を動作可能に受け入れることができるようにすることも、コンピュータ読出し可能媒体428に結合するように構成可能にすることもできる。コンピュータ読出し可能媒体428には、たとえば、システム400中のデバイスの1つまたは複数のデバイスに対するデータ、符号、および/または命令を運ぶことおよび/またはアクセス可能にする任意の媒体が含まれることがある。一実施形態では、システム400は、たとえば図2に示すメモリデバイス210などの1つまたは複数のメモリデバイスを備えることができる。こうしたメモリデバイスは、たとえば1つまたは複数のメモリアレイと書込み状態マシン215とを備えることができる。システム400は、プログラム動作が待ち状態かどうかを示すためのR/B信号を運ぶためのR/B信号線222と、待ち状態のプログラム動作による、1つまたは複数のメモリデバイス210の少なくとも一部分への情報の書込みが失敗したかどうかを示すための非同期フェイル信号を運ぶためのフェイル信号線225とを備えることができる。システム400は、R/B信号およびフェイル信号を受け取るためのメモリコントローラ250と、1つまたは複数のアプリケーションのホストをつとめるとともに、プログラム動作を開始するためのプロセッサ260とを更に備えることができる。コンピューティングデバイス404は、たとえば入力/出力432を有することができる。入力/出力432は、人による入力および/もしくは機械入力を受け入れるようにもしくは伝えるように構成可能な1つもしくは複数のデバイスもしくは機能、ならびに/または、人による出力および/もしくは機械出力を送達もしくは提供するように構成可能な1つもしくは複数のデバイスもしくは機能の代表的なものである。限定ではなく例として示すと、入力/出力デバイス432には、動作可能に構成されたディスプレイ、スピーカ、キーボード、マウス、トラックボール、タッチスクリーン、データポート等が含まれることがある。実施形態の例として目下考えられるものの例示および説明を行ってきたが、特許請求する主題から逸脱することなく、他の様々な修正形態を作成することができること、均等物を置き換えることができることが当業者には理解されるであろう。さらに、本明細書に記載する中心的概念から逸脱することなく、特許請求する主題の教示内容に特定の状況を適応させるために、多くの修正形態を作成することができる。したがって、特許請求する主題は、開示された特定の実施形態に限定されず、特許請求するこうした主題は、添付の特許請求の範囲に含まれる全ての実施形態、およびこれらの均等物を含むこともできる。