"表面チャネル型の第1導電型MOSトランジスタ及び第2導電型MOSトランジスタを備え、さらに、埋め込みチャネル型の第1導電型MOSトランジスタまたは第2導電型MOSトランジスタを備えた半導体装置であって、前記半導体装置は、差動対を構成する差動入力トランジスタと、カレントミラー回路を構成する負荷トランジスタと、を含んで構成される差動増幅回路を有し、前記差動増幅回路の前記差動入力トランジスタは、前記表面チャネル型の前記第1導電型MOSトランジスタ、または前記表面チャネル型の前記第2導電型MOSトランジスタであり、前記負荷トランジスタは、前記埋め込みチャネル型の前記第2導電型MOSトランジスタまたは前記埋め込みチャネル型の前記第1導電型MOSトランジスタであることを特徴とする半導体装置。前記差動増幅回路は、前記カレントミラー回路に直列接続される複数のトランジスタを含むカスコード段を備えるカスコード型差動増幅回路であることを特徴とする請求項1に記載の半導体装置。前記カスコード段は、前記カレントミラー回路が接続される第1の電源と、前記第1の電源は異なる第2の電源との間に接続され、前記複数のトランジスタのうち前記第2の電源に接続されて前記カスコード段の定電流源となるトランジスタは、前記負荷トランジスタとは異なる導電型MOSトランジスタであることを特徴とする請求項2に記載の半導体装置。前記差動増幅回路の出力に接続され、前記差動増幅回路の出力信号を増幅するトランジスタを含む出力段を備え、前記トランジスタは、埋め込みチャネル型の前記負荷トランジスタと同一導電型MOSトランジスタであることを特徴とする請求項1から請求項3いずれか一項に記載の半導体装置。前記差動増幅回路と前記第2の電源との間に接続され、前記差動増幅回路の定電流源となるトランジスタは、表面チャネル型の前記差動入力トランジスタと同一導電型MOSトランジスタであることを特徴とする請求項3または請求項4いずれか一項に記載の半導体装置。表面チャネル型のトランジスタは、埋め込みチャネル型のトランジスタに比べ、トランジスタの相互コンダクタンスGMが高く、出力抵抗Roが高く、トランジスタを隣接配置した場合の隣接トランジスタ間のVtペア性が良いVtの差電位が少ないという利点がある。しかしながら、表面チャネル型のトランジスタは、トランジスタノイズ特に1/fノイズが大きいという問題がある。そのため、第1のプロセスを用いて製造する半導体装置に差動増幅回路を組み込んだ場合、この差動増幅回路は、表面チャネル型のトランジスタのみで構成されることになる。そうすると、差動増幅回路のカレントミラー回路を構成する負荷トランジスタが、表面チャネル型のトランジスタであるため、カレントミラー回路が発生するノイズが大きくなり、差動増幅回路トータルのノイズが大きくなってしまうという問題がある。また、第2のプロセスを用いて製造する半導体装置に差動増幅回路を組み込んだ場合、差動増幅回路のカレントミラー回路を構成する負荷トランジスタを、埋め込みチャネル型のトランジスタとすることができ、差動増幅回路トータルのノイズの増大を抑制できる。しかしながら、この差動増幅回路が含まれる半導体装置は、CMOSトランジスタが微細化されていないため、デジタル回路の動作速度などの性能が、第1のプロセスを用いた場合に比べて劣ってしまうという問題がある。なお、上記特許文献2に開示された半導体装置は、第1のプロセスに更に埋め込みチャネル型のトランジスタを製造する工程を付加したプロセスを用いて製造される半導体装置である。この半導体装置の差動入力トランジスタは、埋め込みチャネル型のトランジスタで構成されている。上記課題を解決するために、本発明は、半導体装置に係る第1の解決手段として、表面チャネル型の第1導電型MOSトランジスタ及び第2導電型MOSトランジスタを備え、さらに、埋め込みチャネル型の第1導電型MOSトランジスタまたは第2導電型MOSトランジスタを備えた半導体装置であって、前記半導体装置は、差動対を構成する差動入力トランジスタと、カレントミラー回路を構成する負荷トランジスタと、を含んで構成される差動増幅回路を有し、前記差動増幅回路の前記差動入力トランジスタは、前記表面チャネル型の前記第1導電型MOSトランジスタ、または前記表面チャネル型の前記第2導電型MOSトランジスタであり、前記負荷トランジスタは、前記埋め込みチャネル型の前記第2導電型MOSトランジスタまたは前記埋め込みチャネル型の前記第1導電型MOSトランジスタであることを特徴とする。また、半導体装置に係る第2の解決手段として、上記第1の解決手段において、前記差動増幅回路は、前記カレントミラー回路に直列接続される複数のトランジスタを含むカスコード段を備えるカスコード型差動増幅回路であることを特徴とする。また、半導体装置に係る第3の解決手段として、上記第2の解決手段において、前記カスコード段は、前記カレントミラー回路が接続される第1の電源と、前記第1の電源は異なる第2の電源との間に接続され、前記複数のトランジスタのうち前記第2の電源に接続されて前記カスコード段の定電流源となるトランジスタは、前記負荷トランジスタとは異なる導電型MOSトランジスタであることを特徴とする。また、半導体装置に係る第4の解決手段として、上記第1から第3の解決手段において、前記差動増幅回路の出力に接続され、前記差動増幅回路の出力信号を増幅するトランジスタを含む出力段を備え、前記トランジスタは、埋め込みチャネル型の前記負荷トランジスタと同一導電型MOSトランジスタであることを特徴とする。また、半導体装置に係る第5の解決手段として、上記第3または第4の解決手段において、前記差動増幅回路と前記第2の電源との間に接続され、前記差動増幅回路の定電流源となるトランジスタは、表面チャネル型の前記差動入力トランジスタと同一導電型MOSトランジスタであることを特徴とする。本発明の半導体装置によれば、差動増幅回路は、差動入力トランジスタが表面チャネル型のトランジスタにより、また、負荷トランジスタが埋め込みチャネル型のトランジスタにより、それぞれ構成される。これにより、差動増幅回路トータルのノイズを抑制することができる。また、半導体装置は、表面チャネル型の第1及び第2導電型MOSトランジスタによりCMOSトランジスタを構成して、このCMOSトランジスタをデジタル回路における論理回路に用いることができる。これにより、上記第2のプロセスを用いて製造した半導体装置に比べて、デジタル回路の性能を改善することができる。以下、図面を参照しながら、本発明の好ましい実施の形態について説明する。図1は、本発明の一実施形態に係る半導体装置における2段増幅オペアンプOperationalAmplifierの回路構成図である。図1に示すように、2段増幅オペアンプ10は、初段10a差動増幅回路及び出力段10bを含んで構成される。初段10aにおいて、NMOSトランジスタM1、NMOSトランジスタM2は、差動対を構成する差動入力トランジスタである。本実施形態において、NMOSトランジスタM1、M2は、表面チャネル型の第1導電型MOSトランジスタである。また、初段10aにおいて、PMOSトランジスタM3、PMOSトランジスタM4は、カレントミラー回路を構成する負荷トランジスタである。本実施形態において、PMOSトランジスタM3、M4は、埋め込みチャネル型の第2導電型MOSトランジスタである。また、表面チャネル型のNMOSトランジスタM5は、差動対から一定電流を引き出すカレントシンク定電流源を構成する。NMOSトランジスタM1のドレインは、PMOSトランジスタM3のドレイン及びゲートに接続され、ソースはNMOSトランジスタM5のドレインに接続される。また、NMOSトランジスタM1のゲートには、差動信号を構成する入力電圧Vin-が供給される。また、NMOSトランジスタM2のドレインは、PMOSトランジスタM3のドレインに接続され、ソースはNMOSトランジスタM5のドレインに接続される。また、NMOSトランジスタM2のゲートには、差動信号を構成する、入力電圧Vin-と対をなす入力電圧Vinが供給される。PMOSトランジスタM3のソースは、電源配線に接続されて電源電圧VDD第1の電源電圧が供給され、ドレイン及びゲートはNMOSトランジスタM1のドレインに共通接続される。PMOSトランジスタM4のソースは、電源配線に接続されて電源電圧VDDが供給され、ソースはNMOSトランジスタM2のドレインに接続され、ゲートはPMOSトランジスタM3のゲートに接続される。NMOSトランジスタM5のドレインは、NMOSトランジスタM1のソース及びNMOSトランジスタM2のソースに接続され、ソースは電源配線に接続されて、電源電圧VDDとは異なる電源電圧VSS第2の電源電圧が供給される。NMOSトランジスタM5のゲートは、バイアス電圧Biasが供給される。NMOSトランジスタM5は、差動対から一定電流を引き出すカレントシンク定電流源として機能し、常に一定電流を流すことで、初段10aが幅広い電圧範囲において波形や特性にひずみがなく出力する。ところで、上記オペアンプの初段10aで発生するノイズを、入力換算ノイズとして考えた場合、オペアンプの初段10aで発生するノイズは、差動対、カレントミラー回路それぞれで発生するノイズの合計である。差動対で発生するノイズは、入力NMOSトランジスタM1、NMOSトランジスタM2のゲートで発生するノイズを、入力のGMGM1,2で割った値で表わされる。また、カレントミラー回路で発生するノイズは、差動対で発生するこのノイズをカレントミラー回路のGMGM3,4倍したのちに、入力のGM1,2で割った値で表わされる。よって、本実施形態においては、カレントミラー回路で発生するノイズを抑制し、差動対で発生するノイズを抑制するため、カレントミラー回路を構成する負荷トランジスタを表面チャネル型のトランジスタに比べてGMの小さい埋め込みチャネル型のトランジスタとし、差動対を構成する差動トランジスタを埋め込みチャネル型のトランジスタに比べてGMの大きい表面チャネル型のトランジスタとした。具体的には、カレントミラー回路を構成するPMOSトランジスタM3、PMOSトランジスタM4を、それぞれ埋め込みチャネル型のMOSトランジスタに、差動対を構成するNMOSトランジスタM1、NMOSトランジスタM2を、それぞれ表面チャネル型のMOSトランジスタとした。これにより、カレントミラー回路で発生するノイズを抑制し、さらに、差動対で発生するノイズを抑制することで、オペアンプの初段10aで発生するノイズを効果的に低減することができる。つまり、差動対を構成するNMOSトランジスタM1、NMOSトランジスタM2を、埋め込みチャネル型のトランジスタにすると、それぞれ表面チャネル型のMOSトランジスタで構成した場合に比べて、GM1,2が下がり、入力信号に対する増幅率が下がる。そうすると、初段部10aは、オペアンプ回路内で発生するノイズに対して弱い回路となり、相対的にオペアンプトータルのノイズが大きくなってしまう危険が大きい。また、さらに隣接トランジスタ間のVtペア性も悪くなることから、オペアンプのオフセット量も大きくなってしまう。そのため、差動対を構成するNMOSトランジスタM1、NMOSトランジスタM2を、それぞれ表面チャネル型のMOSトランジスタとした。なお、出力段10bにおけるPMOSトランジスタM26は、設計においてカレントミラー回路を構成するトランジスタと同種のトランジスタを使うことが多いので、上記構成のように表面チャネル型ではなく、埋め込みチャネル型のPMOSトランジスタとしてもよい図1において破線で示す領域10c参照。また、出力段10bにおけるNMOSトランジスタM27についても、他の特性例えば、電圧利得の変動を許容できる範囲で、オペアンプの初段10aのノイズを低減する場合、上記構成のように表面チャネル型ではなく、埋め込みチャネル型のNMOSトランジスタとしてもよい図1において破線で示す領域10d参照。また、定電流源を構成するNMOSトランジスタM5についても、他の特性例えば、電源電圧の変動に伴う定電流特性の悪化を許容できる範囲で、オペアンプの初段10aのノイズを低減する場合、上記構成のように表面チャネル型ではなく、埋め込みチャネル型のNMOSトランジスタとしてもよい図1において破線で示す領域10d参照。また、上記実施形態の説明では、本願の技術思想を明確にするため、オペアンプの初段10aが、差動対、カレントミラー回路及び定電流源から構成される差動増幅回路を例にとって説明したが、次に説明するように、この初段10aを折り返しカスコード型の差動増幅回路としてもよい。図2は、折り返しカスコードアンプ型アンプ20の初段20a差動増幅回路の回路構成図である。上述したオペアンプの初段10aにおける電圧利得A0を更に高めるため、カレントミラー回路と差動対との間にバイアス電圧により駆動されるトランジスタペアを挟み、カスコード型トランジスタを縦積みにした型の差動増幅回路とすることが考えられる。しかし、単純にトランジスタペアを挟み込む構成だけでは、オペアンプの初段は電源電圧VDDと電源電圧VSSとの間で動作するため、大きな入力電圧範囲を確保できない。そのため、オペアンプの初段差動増幅回路を、差動対と並列に、定電流源を有するカスコード段を設けた構成を有する折り返しカスコード型の差動増幅回路とする。図2に示すように、折り返しカスコードアンプ型アンプ20の初段20aは、図1に示す差動対を構成するペアトランジスタ表面チャネル型のNMOSトランジスタM1、及びNMOSトランジスタM2と、定電流源表面チャネル型のNMOSトランジスタM5、カレントミラー回路破線で示す領域20c内の埋め込みチャネル型のPMOSトランジスタM3、及びPMOSトランジスタM4を含んで構成される。なお、図2において、図1と同一の部分には同一の符号を付し、その説明を省略する。カスコード段20bは、上記カレントミラー回路と、これに直列に接続される2組のトランジスタ対、定電流源を含んで構成される。2組のトランジスタ対のうち、カレントミラー回路側に設けられる1組目のトランジスタ対は、表面チャネル型のPMOSトランジスタM8、PMOSトランジスタM9から構成される。PMOSトランジスタM8のソースは、PMOSトランジスタM3のドレインに接続され、ドレインは、PMOSトランジスタM3のゲート、及びNMOSトランジスタM10のドレインに接続される。PMOSトランジスタM8のゲートは、バイアス電圧Bias2が供給される。PMOSトランジスタM9のソースは、PMOSトランジスタM4のドレインに接続され、ドレインは、出力端子、及びNMOSトランジスタM11のドレインに接続される。PMOSトランジスタM9のゲートは、PMOSトランジスタM8のゲートと同様に、バイアス電圧Bias2が供給される。2組のトランジスタ対のうち、カレントミラー回路と反対側に設けられる2組目のトランジスタ対は、表面チャネル型のNMOSトランジスタM10、NMOSトランジスタM11から構成される。NMOSトランジスタM10のドレインは、PMOSトランジスタM8のドレインに接続され、ソースは、NMOSトランジスタM6のドレインに接続される。NMOSトランジスタM10のゲートは、バイアス電圧Bias3が供給される。NMOSトランジスタM11のドレインは、出力端子、及びPMOSトランジスタM9のドレインに接続され、ソースは、NMOSトランジスタM7のドレインに接続される。NMOSトランジスタM11のゲートは、バイアス電圧Bias3が供給される。カスコード段20bにおける定電流源は、表面チャネル型のNMOSトランジスタM6、NMOSトランジスタM7から構成される。NMOSトランジスタM6のドレインは、NMOSトランジスタM10のソースに接続され、ソースはNMOSトランジスタM5のソースと同一の電源配線に接続されて電源電圧VSS第2の電源電圧が供給される。NMOSトランジスタM6のゲートは、NMOSトランジスタM5のゲートと同様に、バイアス電圧Biasが供給される。NMOSトランジスタM7のドレインは、NMOSトランジスタM11のソースに接続され、ソースはNMOSトランジスタM6のソースと同一の電源配線に接続されて電源電圧VSSが供給される。NMOSトランジスタM7のゲートは、NMOSトランジスタM6のゲートと同様に、バイアス電圧Biasが供給される。この折り返しカスコードアンプ型アンプ20の初段20aにおいても、カレントミラー回路を構成するPMOSトランジスタM3、PMOSトランジスタM4を、それぞれ埋め込みチャネル型のMOSトランジスタ、差動対を構成するNMOSトランジスタM1、NMOSトランジスタM2を、それぞれ表面チャネル型のMOSトランジスタとした。これにより、カレントミラー回路で発生するノイズを抑制し、さらに、差動対で発生するノイズを抑制することで、折り返しカスコードアンプ型アンプ20の初段20aで発生するノイズを効果的に低減することができる。なお、図1における初段10aと同様に、定電流源を構成するNMOSトランジスタM5、M6,M7についても、他の特性例えば、電源電圧の変動に伴う定電流特性の悪化を許容できる範囲で、折り返しカスコードアンプ型アンプ20の初段20aのノイズを低減する場合、上記構成のように表面チャネル型ではなく、埋め込みチャネル型のNMOSトランジスタとしてもよい図2における破線領域20d参照。また、折り返しカスコードアンプ型アンプ20の初段20aを、図3に示す折り返しカスコード型の差動増幅回路としてもよい。図3は、折り返しカスコードアンプ型アンプ30の初段30a差動増幅回路の回路構成図である。折り返しカスコードアンプ型アンプ30の初段30aは、上述した折り返しカスコードアンプ型アンプ20の初段20aにおいて、カレントミラー回路を構成するMOSトランジスタを、差動対を構成するトランジスタと同じ導電型MOSトランジスタとした差動増幅回路である。そのため、折り返しカスコードアンプ型アンプ30のカスコード段30bにおいて、電源電圧VDD側に定電流源破線で示す領域30d内の回路、電源電圧VSS側にカレントミラー回路破線で示す領域30c内の回路を配置した点が、折り返しカスコードアンプ型アンプ20と相違する。なお、図3において、図2と同一の部分には同一の符号を付し、その説明を省略する。図3に示すカスコード段30bにおける定電流源は、表面チャネル型のPMOSトランジスタM16、PMOSトランジスタM17から構成される。PMOSトランジスタM16のソースは、図1及び図2に示すPMOSトランジスタM3、M4と同様に、電源配線に接続されて電源電圧VDD第1の電源電圧が供給され、ドレインはPMOSトランジスタM8のソースに接続される。PMOSトランジスタM16のゲートは、バイアス電圧Bias4が供給される。PMOSトランジスタM17のソースは、PMOSトランジスタM16と同様に、電源配線に接続されて電源電圧VDDが供給され、ドレインはPMOSトランジスタM9のソースに接続される。PMOSトランジスタM17のゲートは、バイアス電圧Bias4が供給される。カスコード段30bにおけるカレントミラー回路は、埋め込みチャネル型のNMOSトランジスタM13、NMOSトランジスタM14から構成される。NMOSトランジスタM13のドレインは、NMOSトランジスタM10のソースに接続され、ソースはNMOSトランジスタM5のソースと同一の電源配線に接続されて電源電圧VSS第2の電源電圧が供給される。NMOSトランジスタM13のゲートは、NMOSトランジスタM10のドレイン、及びPMOSトランジスタM8のドレインに接続される。NMOSトランジスタM14のドレインは、NMOSトランジスタM11のソースに接続され、ソースはNMOSトランジスタM13のソースと同一の電源配線に接続されて電源電圧VSSが供給される。NMOSトランジスタM14のゲートは、NMOSトランジスタM13のゲートに接続される。この折り返しカスコードアンプ型アンプ30の初段30aにおいても、カレントミラー回路を構成するNMOSトランジスタM13、NMOSトランジスタM14を、それぞれ埋め込みチャネル型のMOSトランジスタ、差動対を構成するNMOSトランジスタM1、NMOSトランジスタM2を、それぞれ表面チャネル型のMOSトランジスタとした。これにより、カレントミラー回路で発生するノイズを抑制し、さらに、差動対で発生するノイズを抑制することで、折り返しカスコードアンプ型アンプ30の初段30aで発生するノイズを効果的に低減することができる。なお、図2に示す折り返しカスコードアンプ型アンプ20の初段20aと同様に、定電流源を構成するPMOSトランジスタM16、M17についても、他の特性例えば、電源電圧の変動に伴う定電流特性の悪化を許容できる範囲で、折り返しカスコードアンプ型アンプ30の初段30aのノイズを低減する場合、上記構成のように表面チャネル型のPMOSトランジスタではなく、埋め込みチャネル型のPMOSトランジスタとしてもよい。このように、本発明の半導体装置によれば、差動増幅回路は、差動入力トランジスタが表面チャネル型のトランジスタにより、負荷トランジスタが埋め込みチャネル型のトランジスタにより、それぞれ構成される。これにより、差動増幅回路トータルのノイズを抑制することができる。また、半導体装置は、表面チャネル型の第1及び第2導電型MOSトランジスタによりCMOSトランジスタを構成して、このCMOSトランジスタをデジタル回路における論理回路に用いることができる。これにより、表面チャネル型の第1または第2導電型MOSトランジスタの一方と、埋め込みチャネル型の第1または第2導電型MOSトランジスタの他方しか製造できないプロセスを用いて製造した半導体装置に比べて、デジタル回路の性能を改善することができる。以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。例えば、上述の実施形態において、図1~図3に示す各回路は、第1導電型MOSトランジスタをNMOSトランジスタ、第2導電型MOSトランジスタをPMOSトランジスタとして説明した。しかしながら、第1導電型MOSトランジスタをPMOSトランジスタ、第2導電型MOSトランジスタをNMOSトランジスタとしてもよい。図4は、図1~図3に示す各回路を、NMOSトランジスタをPMOSトランジスタに、PMOSトランジスタをNMOSトランジスタに入れ替えた回路である。図4aに示す回路が、図1に示す2段増幅オペアンプ10に、図4bに示す回路が、図2に示す折り返しカスコードアンプ型アンプ20の初段20aに、図4cに示す回路が、図3に示す折り返しカスコードアンプ型アンプ30の初段30aに、それぞれ対応する。なお、図4において、図1~図3と同一の部分には同一の符号を付している。図4に示す各回路の場合、第1導電型MOSトランジスタがPMOSトランジスタ、第2導電型MOSトランジスタがNMOSトランジスタとなる。また、上記実施形態で説明において、NMOSトランジスタ、PMOSトランジスタの接続に関して用いたソースとドレインとを、電源電圧VDDと電源電圧VSSとを、それぞれ入れ替えて読めば、上記実施形態の説明での内容が、図4で示す各回路についても当てはまる。つまり、図4で示す各オペアンプの初段差動増幅器において、差動対を構成するMOSトランジスタが表面チャネル型のPMOSトランジスタとなり、カレントミラー回路を構成するMOSトランジスタが埋め込みチャネル型のNMOSトランジスタとなり、オペアンプの初段において発生するノイズを抑制できる。これにより、差動対を構成するMOSトランジスタが、PMOSトランジスタであるかNMOSトランジスタであるかに関係なく、ノイズ特性を良くすることが出来ることになり、回路設計の自由度を上げることができる。"