一方端に第1の電圧が入力し、P型トランジスタ及びN型トランジスタを含んで構成される第1のスイッチと、一方端に第2の電圧が入力し、P型トランジスタ及びN型トランジスタを含んで構成される第2のスイッチと、一方端が前記第1のスイッチの他方端と電気的に接続されるコンデンサと、一方端が前記第2のスイッチの他方端と電気的に接続され、他方端が前記コンデンサの前記一方端と電気的に接続され、P型トランジスタ及びN型トランジスタを含んで構成される第1のダミースイッチと、一方端が前記コンデンサの他方端と電気的に接続し、他方端から第3の電圧を出力するインバータと、一方端が前記インバータの前記一方端、及び前記コンデンサの前記他方端、と電気的に接続し、P型トランジスタ及びN型トランジスタを含んで構成される第2のダミースイッチと、一方端が前記第2のダミースイッチの他方端と電気的に接続し、他方端が前記インバータの前記他方端と電気的に接続し、P型トランジスタ及びN型トランジスタを含んで構成される第3のスイッチと、を備えたチョッパ型コンパレータ。前記第1のダミースイッチのソースとドレイン間、及び前記第2のダミースイッチのソースとドレイン間は、短絡している請求項1に記載のチョッパ型コンパレータ。前記第1のダミースイッチの前記P型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第2のスイッチの前記P型トランジスタのゲートとドレイン間の寄生容量にほぼ等しく、前記第1のダミースイッチの前記N型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第2のスイッチの前記N型トランジスタのゲートとドレイン間の寄生容量にほぼ等しい請求項2に記載のチョッパ型コンパレータ。前記第2のダミースイッチの前記P型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第3のスイッチの前記P型トランジスタのゲートとドレイン間の寄生容量と、前記インバータを構成するP型トランジスタのゲートとソース間の寄生容量と、を加算した寄生容量にほぼ等しく、前記第2のダミースイッチの前記N型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第3のスイッチの前記N型トランジスタのゲートとドレイン間の寄生容量と、前記インバータを構成するN型トランジスタのゲートとソース間の寄生容量と、を加算した寄生容量にほぼ等しい請求項3に記載のチョッパ型コンパレータ。この従来のチョッパ型コンパレータの第2のスイッチ手段と第3のスイッチ手段が、PMOSPositivechannelMetalOxideSemiconductorトランジスタ及びNMOSトランジスタ以下、それぞれPMOS及びNMOSと記載から構成されている場合、PMOS及びNMOSのゲートとソース間、及びゲートとドレイン間に蓄えられた電荷がコンデンサに流れ込んでオフセット電圧となり、第1のインバータアンプに入力する基準電圧が、設計された基準電圧からずれてしまう問題があった。従って、本発明の目的は、寄生容量に起因するオフセット電圧を低減するチョッパ型コンパレータを提供することにある。本発明の一態様は、一方端に第1の電圧が入力し、P型トランジスタ及びN型トランジスタを含んで構成される第1のスイッチと、一方端に第2の電圧が入力し、P型トランジスタ及びN型トランジスタを含んで構成される第2のスイッチと、一方端が第1のスイッチの他方端と電気的に接続されるコンデンサと、一方端が第2のスイッチの他方端と電気的に接続され、他方端がコンデンサの一方端と電気的に接続され、P型トランジスタ及びN型トランジスタを含んで構成される第1のダミースイッチと、一方端がコンデンサの他方端と電気的に接続し、他方端から第3の電圧を出力するインバータと、一方端がインバータの一方端、及びコンデンサの他方端、と電気的に接続し、P型トランジスタ及びN型トランジスタを含んで構成される第2のダミースイッチと、一方端が第2のダミースイッチの他方端と電気的に接続し、他方端がインバータの他方端と電気的に接続し、P型トランジスタ及びN型トランジスタを含んで構成される第3のスイッチと、を備えたチョッパ型コンパレータを提供する。本発明によれば、寄生容量に起因するオフセット電圧を低減することができる。実施の形態の要約実施の形態に係るチョッパ型コンパレータは、一方端に第1の電圧が入力し、P型トランジスタ及びN型トランジスタを含んで構成される第1のスイッチと、一方端に第2の電圧が入力し、P型トランジスタ及びN型トランジスタを含んで構成される第2のスイッチと、一方端が第1のスイッチの他方端と電気的に接続されるコンデンサと、一方端が第2のスイッチの他方端と電気的に接続され、他方端がコンデンサの一方端と電気的に接続され、P型トランジスタ及びN型トランジスタを含んで構成される第1のダミースイッチと、一方端がコンデンサの他方端と電気的に接続し、他方端から第3の電圧を出力するインバータと、一方端がインバータの一方端、及びコンデンサの他方端、と電気的に接続し、P型トランジスタ及びN型トランジスタを含んで構成される第2のダミースイッチと、一方端が第2のダミースイッチの他方端と電気的に接続し、他方端がインバータの他方端と電気的に接続し、P型トランジスタ及びN型トランジスタを含んで構成される第3のスイッチと、を備える。実施の形態チョッパ型コンパレータ1の構成図1aは、実施の形態に係るチョッパ型コンパレータの回路図であり、bは、比較例に係るチョッパ型コンパレータの回路図である。本実施の形態に係るチョッパ型コンパレータは、例えば、図1aに示すように、一方端に第1の電圧Vinが入力し、P型トランジスタPMOS12及びN型トランジスタNMOS14を含んで構成される第1のスイッチ10と、一方端に第2の電圧Vrefが入力し、P型トランジスタPMOS18及びN型トランジスタNMOS20を含んで構成される第2のスイッチ16と、を備えている。また、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端が第1のスイッチ10の他方端と電気的に接続されるコンデンサ28と、一方端が第2のスイッチ16の他方端と電気的に接続され、他方端がコンデンサ28の一方端と電気的に接続され、P型トランジスタPMOS24及びN型トランジスタNMOS26を含んで構成される第1のダミースイッチ22と、を備えている。また、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端がコンデンサ28の他方端と電気的に接続し、他方端から第3の電圧Voutを出力するインバータ30と、一方端がインバータ30の一方端、及びコンデンサ28の他方端、と電気的に接続し、P型トランジスタPMOS38及びN型トランジスタNMOS40を含んで構成される第2のダミースイッチ36と、を備えている。さらに、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端が第2のダミースイッチ36の他方端と電気的に接続し、他方端がインバータ30の他方端と電気的に接続し、P型トランジスタPMOS44及びN型トランジスタNMOS46を含んで構成される第3のスイッチ42と、を備えている。第1のスイッチ10は、PMOS12のソースとドレインが、NMOS14のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第2のスイッチ16は、PMOS18のソースとドレインが、NMOS20のソースとドレインにそれぞれ電気的に接続するように構成されている。さらに、第3のスイッチ42は、PMOS44のソースとドレインが、NMOS46のソースとドレインにそれぞれ電気的に接続するように構成されている。第1のスイッチ10のPMOS12、第2のスイッチ16のNMOS20、第3のスイッチ42のNMOS46、第1のダミースイッチ22のPMOS24、及び第2のダミースイッチ36のPMOS38の各ゲートには、同じ制御信号が入力する。また、第1のスイッチ10のNMOS14、第2のスイッチ16のPMOS18、第3のスイッチ42のPMOS44、第1のダミースイッチ22のNMOS26、及び第2のダミースイッチ36のNMOS46の各ゲートには、同じ制御信号が入力する。言い換えるなら、このチョッパ型コンパレータ1は、第1のスイッチ10が導通するオンときは、第2のスイッチ16、第3のスイッチ42は、導通せずオフ、第1のスイッチ10が導通するときは、第2のスイッチ16、第3のスイッチ42は導通しないように構成されている。なお、チョッパ型コンパレータ1は、第1のダミースイッチ22及び第2のダミースイッチ36は、後述するように、短絡するように構成されている。つまり、第1のダミースイッチ22及び第2のダミースイッチ36は、制御信号に関わらず導通している。第1のダミースイッチ22は、PMOS24のソースとドレインが、NMOS26のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第1のダミースイッチ22は、ソースとドレインが導通、すなわち、短絡している。第2のダミースイッチ36は、PMOS38のソースとドレインが、NMOS40のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第2のダミースイッチ36は、ソースとドレインが短絡している。第1のダミースイッチ22と第2のダミースイッチ36は、例えば、ソースとドレインがアルミニウム配線により電気的に接続されている。インバータ30は、例えば、図1aに示すように、PMOS32及びNMOS34が直列に接続されている。つまり、PMOS32のゲートがNMOS34のゲートと電気的に接続され、PMOS32のドレインとNMOS34のドレインが電気的に接続されている。また、PMOS32のソースには、電圧Vddが印加され、NMOS34のソースは、GNDに電気的に接続されている。インバータ30は、例えば、Hi信号がゲートに入力するとVoutとしてLo信号を出力し、Lo信号がゲートに入力するとVoutとしてHi信号を出力するように構成されている。寄生容量について各スイッチを構成するPMOS及びNMOSは、ゲートとソース、ゲートとドレインとが、酸化膜等の絶縁膜を介して対向している構造を備えていることから、寄生容量が形成される。図1a及びbは、主な寄生容量を点線で示している。この寄生容量の影響は、クロックフィールドスルーと言われ、スイッチの切り替えの際に、ノイズ信号として現れる。つまり、このノイズ信号の影響により、チョッパ型コンパレータは、アナログ信号をデジタル信号に変換するとき、入力された電圧と異なる電圧を変換することとなり、変換の精度が低下する可能性がある。具体的には、図1aに示すように、第2のスイッチ16のPMOS18のゲートとドレインの間には、寄生容量C1が発生し、NMOS20のゲートとドレインの間には、寄生容量C2が発生する。また、第3のスイッチ42のPMOS44のゲートとドレインの間には、寄生容量C11が発生し、NMOS46のゲートとドレインの間には、寄生容量C12が発生する。また、インバータ30のPMOS32のゲートとソースの間には、寄生容量C13が発生し、NMOS34のゲートとソースの間には、寄生容量C14が発生する。なお、インバータ30のPMOS32及びNMOS34のゲートとドレインの間にも、寄生容量が発生するが、インバータ30のHi信号及びLo信号の判定動作に影響はないので、本実施の形態では考慮していない。同様に、第1のスイッチ10、第2のスイッチ16及び第3のスイッチ42のゲートとソースの間にも寄生容量が発生するが、スイッチの切り替えの際に、ノイズ信号が出力側から出力されることが問題となることから、考慮していない。ここで、第1のダミースイッチ22は、第2のスイッチ16と反対の動作を行うように構成され、第2のダミースイッチ36は、第3のスイッチ42と反対の動作を行うように構成されている。つまり、第1のダミースイッチ22は、第2のスイッチ16から出力されるノイズ信号と位相が反対の信号を生成するような寄生容量C3~寄生容量C6となるように構成されている。従って、第2のスイッチ16のPMOS18の寄生容量C1は、第1のダミースイッチ22のPMOS24の寄生容量C3と寄生容量C5を加算したものにほぼ等しい。また、NMOS20の寄生容量C2は、第1のダミースイッチ22のNMOS26の寄生容量C4と寄生容量C6を加算したものにほぼ等しい。また、第3のスイッチ42のPMOS44の寄生容量C11は、第2のダミースイッチ36のPMOS38の寄生容量C7と寄生容量C9、及びインバータ30のPMOS32の寄生容量C13を加算したものにほぼ等しい。また、NMOS46の寄生容量C12は、第2のダミースイッチ36のNMOS40の寄生容量C8と寄生容量C10、及びインバータ30のNMOS34の寄生容量C14を加算したものにほぼ等しい。なお、第2のダミースイッチ36は、さらに、インバータ30の寄生容量C13及び寄生容量C14の影響が無視できる程度ある場合は、第3のスイッチ42のPMOS44の寄生容量C11は、第2のダミースイッチ36のPMOS38の寄生容量C7と寄生容量C9を加算したものにほぼ等しく、NMOS46の寄生容量C12は、第2のダミースイッチ36のNMOS40の寄生容量C8と寄生容量C10を加算したものにほぼ等しい。つまり、寄生容量は、酸化膜ゲート電極の直下のゲート酸化膜の面積に比例することから、第1のダミースイッチ22のゲート酸化膜の面積が、第2のスイッチ16のゲート酸化膜の面積の略半分となる。また、インバータ30の寄生容量の影響が小さい場合は、第2のダミースイッチ36のゲート酸化膜の面積が、第3のスイッチ42のゲート酸化膜の面積の略半分となる。なお、インバータ30の寄生容量の影響が大きい場合は、第2のダミースイッチ36のゲート酸化膜の面積は、インバータ30の寄生容量を考慮した面積となる。以下に、比較例の動作を説明した後、本実施の形態に係るチョッパ型コンパレータ1の動作について説明する。比較例比較例に係るチョッパ型コンパレータ6は、例えば、図1bに示すように、第1のスイッチ60及び第2のスイッチ66の一方端が、コンデンサ72の一方端に電気的に接続されている。また、チョッパ型コンパレータ6は、コンデンサ72の他方端に、インバータ74の一方端が電気的に接続されている。さらに、チョッパ型コンパレータ6は、インバータ74の一方端と他方端に電気的に接続する第3のスイッチ80を備えている。第1のスイッチ60は、PMOS62及びNMOS64を備えて概略構成されている。第2のスイッチ66は、PMOS68及びNMOS70を備えて概略構成されている。第3のスイッチ80は、PMOS82及びNMOS84を備えて概略構成されている。インバータ74は、PMOS76及びNMOS78が直列に接続されている。このチョッパ型コンパレータ6の主な寄生容量は、例えば、図1bに点線で示すように、第2のスイッチ66のPMOS68及びNMOS70のコンデンサ72側の寄生容量C20及び寄生容量C21と、第3のスイッチ80のPMOS82及びNMOS84のコンデンサ72側の寄生容量C22及び寄生容量C23と、インバータ74のPMOS76のゲートとソース間の寄生容量C24、及びNMOS78のゲートとソース間の寄生容量C25と、である。以下に、比較例に係るチョッパ型コンパレータ6の動作について説明する。比較例のチョッパ型コンパレータ6の動作まず、チョッパ型コンパレータ6は、基準電圧Vcを形成させるため、制御信号に基づいて、第1のスイッチ60をオフ、第2のスイッチ66及び第3のスイッチ80をオンさせる。この際、インバータ74の入力と出力が、第3のスイッチ80を介して短絡する。コンデンサ72の第2のスイッチ66側の極板には、第2のスイッチ66を介して入力した電圧Vrefに応じた電荷が蓄積され、コンデンサ72のインバータ74側の極板には、インバータ74のしきい値電圧Vthが蓄積されることから、結果的にVc=VRef-Vthに応じた電荷がコンデンサ72に蓄積される。この電圧Vcが基準電圧となる。次に、第1のスイッチ60をオン、第2のスイッチ66及び第3のスイッチ80をオフすると、比較対象の電圧である入力電圧Vinが第1のスイッチ60に入力する。この第2のスイッチ66及び第3のスイッチ80をオンからオフに切り替えた際、第2のスイッチ66の寄生容量C20、寄生容量C21、第3のスイッチ80の寄生容量C22、寄生容量C23、及びインバータ74の寄生容量C24、寄生容量C25に応じた電荷が、コンデンサ72に流れ込んでオフセット電圧となり、基準電圧Vcの値をずらしてしまう。その結果、比較例のチョッパ型コンパレータ6は、比較対象の入力電圧Vinと、正しい値からずれた基準電圧Vcと、を比較することになるので、正確な比較結果を得られない。実施の形態のチョッパ型コンパレータ1の動作まず、第1のスイッチ10をオフ、第2のスイッチ16及び第3のスイッチ42をオンして、基準電圧Vcを形成する。この際、第1のダミースイッチ22及び第2のダミースイッチ36は、第2のスイッチ16及び第3のスイッチ42とは反対の動作を行うが、短絡しているので導通している。次に、第1のスイッチ10をオン、第2のスイッチ16及び第3のスイッチ42をオフする。この第2のスイッチ16及び第3のスイッチ42をオンからオフに切り替えた際、第2のスイッチ16の寄生容量C1及び寄生容量C2に起因する第1のノイズ信号が第1のダミースイッチ22に入力する。また、第3のスイッチ42の寄生容量C11及び寄生容量C12に起因する第2のノイズ信号が第2のダミースイッチ36に入力する。第1のダミースイッチ22に入力する第1のノイズ信号は、第1のダミースイッチ22の寄生容量C3~寄生容量C6に起因して発生する第1の信号が、この第1のノイズ信号とは反対の位相を持つので、第1のノイズ信号と第1の信号がほぼ打ち消しあい、コンデンサ28に流れる余分な電荷の流れ込みを抑制する。また、インバータ30の寄生容量の影響が小さい場合、第2のダミースイッチ36に入力する第2のノイズ信号は、第2のダミースイッチ36の寄生容量C7~寄生容量C10に起因して発生する第2の信号が、この第2のノイズ信号とは反対の位相を持つので、第2のノイズ信号と第2の信号がほぼ打ち消しあい、コンデンサ28に流れる余分な電荷の流れ込みを抑制する。なお、インバータ30の寄生容量の影響が大きい場合、第2のダミースイッチ36の第2の信号が、第2のノイズ信号を打ち消すのみならず、インバータ30の寄生容量C13及び寄生容量C14に起因する第3のノイズ信号を打ち消すように、第2のダミースイッチ36が構成される。従って、第2のスイッチ16の第1のノイズ信号、第3のスイッチ42の第2のノイズ信号が、第1のダミースイッチ22及び第2のダミースイッチ36に起因する第1の信号及び第2の信号により打ち消されるので、オフセット電圧を低減させることが可能となり、高い精度で、設計された基準電圧Vcを形成することができる。実施の形態の効果本実施の形態に係るチョッパ型コンパレータ1は、第1のダミースイッチ22及び第2のダミースイッチ36を備えているので、第2のスイッチ16及び第3のスイッチ42の寄生容量に起因するオフセット電圧を低減することができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。