"昇降圧型整流回路と当該昇降圧型整流回路を制御するための整流制御回路とを備える昇降圧型整流回路システムであって、前記昇降圧型整流回路は、複数のデュアルゲート型のスイッチング素子を含み、交流電源に接続された第1回路と、前記第1回路の出力端に接続されたリアクトルと、少なくとも2つのシングルゲート型のスイッチング素子と少なくとも1つのデュアルゲート型のスイッチング素子とを含み且つ前記リアクトルに接続された第2回路とを有し、前記整流制御回路は、前記昇降圧型整流回路が一倍整流方式で動作する場合と二倍整流方式で動作する場合とで前記第1回路および前記第2回路の電流経路を切り替えるとともに、前記昇降圧型整流回路が、前記リアクトルへのエネルギの蓄積および前記リアクトルに蓄積されたエネルギの放出を行うことで降圧動作を行うとき、前記第1回路に含まれる2つのスイッチング素子に交互にオンオフを繰り返す形でスイッチング動作をさせ、前記リアクトルへのエネルギの蓄積および前記リアクトルに蓄積されたエネルギの放出を行うことで昇圧動作を行うとき、前記第2回路に含まれる2つのスイッチング素子に交互にオンオフを繰り返す形でスイッチング動作をさせるように、前記第1回路および前記第2回路に含まれる各スイッチング素子のゲートに制御信号を入力することを特徴とする昇降圧型整流回路システム。前記昇降圧型整流回路は、更に、少なくとも2つのコンデンサを含み且つ前記第2回路に接続され、前記第2回路からの出力を平滑化するための第3回路を有し、前記第1回路は、デュアルゲート型の第1、第2、第3および第4スイッチング素子から構成されるブリッジ回路と、前記ブリッジ回路の第1出力端と入力端との間に直列に接続されたデュアルゲート型の第5スイッチング素子および第6スイッチング素子と、一端側が前記ブリッジ回路の前記第1出力端と前記第5スイッチング素子および前記第6スイッチング素子からなる直列回路との間の接続点に接続されたデュアルゲート型の第7スイッチング素子とを有し、前記第2回路は、前記第7スイッチング素子の他端側と前記ブリッジ回路の第2出力端との間に直列に接続されたシングルゲート型の第8スイッチング素子および第9スイッチング素子と、一端側が前記第8スイッチング素子と前記第9スイッチング素子との間の接続点に接続されたデュアルゲート型の第10スイッチング素子とを有し、前記第3回路は、前記第8スイッチング素子と前記第9スイッチング素子とからなる直列回路の両端間に接続された第1コンデンサと、前記第1コンデンサの一端側と前記第10スイッチング素子の他端側との間に接続された第2コンデンサと、前記第1コンデンサの他端側と前記第10スイッチング素子の他端側との間に接続された第3コンデンサとを有し、前記リアクトルは、一端側が前記第5スイッチング素子と前記第6スイッチング素子との間の接続点に接続され、他端側が前記第8スイッチング素子と前記第9スイッチング素子との間の接続点に接続されてなることを特徴とする請求項1記載の昇降圧型整流回路システム。前記第8および第9スイッチング素子は、シングルゲート型FETからなり、前記第1乃至第7および第10スイッチング素子は、2つのFETのドレイン同士を接続してなるデュアルゲート型FETからなることを特徴とする請求項1記載の昇降圧型整流回路システム。シングルゲート型FETは、半導体基板上に形成された窒化物半導体からなる半導体層積層体と、前記半導体層積層体上に互いに離間して設けられたドレイン端子およびソース端子と、前記ドレイン端子およびソース端子の間に設けられたゲート端子とを備えることを特徴とする請求項3に記載の昇降圧型整流回路システム。前記デュアルゲート型FETは、半導体基板上に形成された窒化物半導体からなる半導体層積層体と、前記半導体層積層体上に互いに離間して設けられた第1出力端子および第2出力端子と、前記第1出力端子および前記第2出力端子の間に離間して設けられた第1ゲート端子および第2のゲート端子とを備えることを特徴とする請求項3または請求項4に記載の昇降圧型整流回路システム。前記制御信号は、パルス列状の波形を有する信号であることを特徴とする請求項1乃至5のいずれか1項に記載の昇降圧方整流回路システム。複数のデュアルゲート型のスイッチング素子を含み且つ交流電源に接続された第1回路と、前記第1回路に接続されたリアクトルと、少なくとも1つのシングルゲート型のスイッチング素子と少なくとも1つのデュアルゲート型のスイッチング素子とを含み且つ前記リアクトルに接続された第2回路と、少なくとも1つのコンデンサを含み且つ前記第2回路の出力端間に接続された第3回路とを備えることを特徴とする昇降圧型整流回路。前記第1回路は、デュアルゲート型の第1、第2、第3および第4スイッチング素子から構成されるブリッジ回路と、前記ブリッジ回路の第1出力端と入力端との間に直列に接続されたデュアルゲート型の第5スイッチング素子および第6スイッチング素子と、一端側が前記ブリッジ回路の前記第1出力端と前記第5スイッチング素子および前記第6スイッチング素子からなる直列回路との間の接続点に接続されたデュアルゲート型の第7スイッチング素子とを有し、前記第2回路は、前記第7スイッチング素子の他端側と前記ブリッジ回路の第2出力端との間に直列に接続されたシングルゲート型の第8スイッチング素子および第9スイッチング素子と、一端側が前記第8スイッチング素子と前記第9スイッチング素子との間の接続点に接続されたデュアルゲート型の第10スイッチング素子とを有し、前記第3回路は、前記第8スイッチング素子と前記第9スイッチング素子とからなる直列回路の両端間に接続された第1コンデンサと、前記第1コンデンサの一端側と前記第10スイッチング素子の他端側との間に接続された第2コンデンサと、前記第1コンデンサの他端側と前記第10スイッチング素子の他端側との間に接続された第3コンデンサとを有し、前記リアクトルは、一端側が前記第5スイッチング素子と前記第6スイッチング素子との間の接続点に接続され、他端側が前記第8スイッチング素子と前記第9スイッチング素子との間の接続点に接続されてなることを特徴とする請求項7記載の昇降圧型整流回路。ところで、モータ1004が、停止した状態から動きだす場合等、モータ1004を低回転領域図19の一点鎖線B2で囲んだ領域参照よりも低い回転域で駆動させる場合がある。しかしながら、図18に示す構成の昇圧型整流回路1050は、昇圧動作しかできないため、モータ1004を低回転領域よりも低い回転域では、インバータ1003への入力電圧昇圧型整流回路1050の出力電圧をモータ1004の回転数に応じた必要最小限の電圧に設定することができない。従って、この回転域では、インバータ1003への入力電圧を必要以上に大きな値に設定せざるを得ず、インバータ1003のスイッチング素子でのスイッチング損失の低減を図ることができない。つまり、インバータ1003への入力電圧昇圧型整流回路1050の出力電圧の可変範囲が、モータ1004の回転域全体に対応する入力電圧の範囲に比べて小さいので、モータ1004の回転域によっては、インバータ1003への入力電圧をモータ1004の回転数に応じた必要最小限の電圧に設定することができない場合があり、インバータ1003のスイッチング素子でのスイッチング損失の低減を十分に図ることができない。本発明は、上記事由に鑑みてなされたものであり、出力電圧の可変範囲を拡大した昇降圧型整流回路を提供することにある。上記目的を達成するために、本発明に係る昇降圧型整流回路システムは、昇降圧型整流回路と当該昇降圧型整流回路を制御するための整流制御回路とを備える昇降圧型整流回路システムであって、昇降圧型整流回路が、複数のデュアルゲート型のスイッチング素子を含み、交流電源の出力端に接続された第1回路と、第1回路の出力端に接続されたリアクトルと、少なくとも2つのシングルゲート型のスイッチング素子と少なくとも1つのデュアルゲート型のスイッチング素子とを含み且つリアクトルに接続された第2回路と、少なくとも2つのコンデンサを含み且つ第2回路に接続された第3回路とを有し、整流制御回路が、昇降圧型整流回路が一倍整流方式で動作する場合と二倍整流方式で動作する場合とで第1回路および第2回路の電流経路を切り替えるとともに、昇降圧型整流回路がリアクトルへのエネルギの蓄積およびリアクトルに蓄積されたエネルギの放出を行うことで降圧動作を行うとき、第1回路に含まれる2つのスイッチング素子に交互にオンオフを繰り返す形でスイッチング動作をさせ、リアクトルへのエネルギの蓄積およびリアクトルに蓄積されたエネルギの放出を行うことで昇圧動作を行うとき、第2回路に含まれる2つのスイッチング素子に交互にオンオフを繰り返す形でスイッチング動作をさせるように、第1回路および第2回路に含まれる各スイッチング素子のゲートに制御信号を入力する。本構成よれば、昇降圧型整流回路を一倍整流方式および二倍整流方式で動作させるとともに、一倍整流方式で動作している場合および二倍整流方式で動作している場合それぞれについて、昇圧動作および降圧動作を行わせることが可能であることにより、昇降圧型整流回路の出力電圧の可変範囲の拡大を図れる。また、昇降圧型整流回路をインバータに接続してなる構成とすれば、昇降圧型整流回路からインバータへの入力電圧を広い電圧範囲で変化させることができるので、当該インバータをPAM方式で駆動させつつ出力電圧の可変範囲を拡大することができる。また、本発明に係る昇降圧型整流回路システムは、上記昇降圧型整流回路が、更に、少なくとも2つのコンデンサを含み且つ上記第2回路に接続され、上記第2回路からの出力を平滑化するための第3回路を有し、上記第1回路が、デュアルゲート型の第1、第2、第3および第4スイッチング素子から構成されるブリッジ回路と、ブリッジ回路の第1出力端と入力端との間に直列に接続されたデュアルゲート型の第5スイッチング素子および第6スイッチング素子と、一端側がブリッジ回路の第1出力端と第5スイッチング素子および第6スイッチング素子からなる直列回路との間の接続点に接続されたデュアルゲート型の第7スイッチング素子とを有し、第2回路が、第7スイッチング素子の他端側とブリッジ回路の第2出力端との間に直列に接続されたシングルゲート型の第8スイッチング素子および第9スイッチング素子と、一端側が第8スイッチング素子と第9スイッチング素子との間の接続点に接続されたデュアルゲート型の第10スイッチング素子とを有し、上記第3回路が、第8スイッチング素子と第9スイッチング素子とからなる直列回路の両端間に接続された第1コンデンサと、第1コンデンサの一端側と第10スイッチング素子の他端側との間に接続された第2コンデンサと、第1コンデンサの他端側と第10スイッチング素子の他端側との間に接続された第3コンデンサとを有し、上記リアクトルが、一端側が第5スイッチング素子と第6スイッチング素子との間の接続点に接続され、他端側が第8スイッチング素子と第9スイッチング素子との間の接続点に接続されてなるものであってもよい。また、本発明に係る昇降圧型整流回路システムは、上記第5および第6スイッチング素子が、シングルゲート型FETからなり、上記第1乃至第4および第7乃至第10スイッチング素子が、2つのシングルゲート型FETのドレイン同士を接続してなるデュアルゲート型FETであってもよい。本構成によれば、ブリッジ回路がデュアルゲート型FETで構成されることにより、ブリッジ回路がダイオードのみで構成されている場合に比べて、ブリッジ回路での電力損失を低減することができる。また、本発明に係る昇降圧型整流回路システムは、上記シングルゲート型FETが、半導体基板上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体上に互いに離間して設けられたドレイン端子およびソース端子と、ドレイン端子およびソース端子の間に設けられたゲート端子とを備えるヘテロ接合電界効果トランジスタであってもよい。本構成によれば、少数キャリア蓄積効果がなく、リカバリー電流やターンオフ時のテール電流が少ないので、スイッチング動作時のスイッチング損失を小さくすることができ、消費電力の低減を図ることができる。また、本構成よれば、オン抵抗が小さく導通損失を低減することができるので、消費電力の低減を図ることができる。また、本発明に係る昇降圧型整流回路システムは、上記デュアルゲート型FETが、半導体基板上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体上に互いに離間して設けられた第1出力端子および第2出力端子と、第1出力端子および前記第2出力端子の間に離間して設けられた第1ゲート端子および第2のゲート端子とを備えるものであってもよい。本構成によれば、少数キャリア蓄積効果がなく、リカバリー電流やターンオフ時のテール電流が無いので、スイッチング動作時のスイッチング損失を小さくすることができ、消費電力の低減を図ることができる。また、オン抵抗が小さく導通損失を低減することができるので、消費電力の低減を図ることができる。更に、2つのシングルゲート型FETのドレイン同士を接続してなる構成に比べて小型化を図ることができる。また、本発明に係る昇降圧型整流回路システムは、上記制御信号が、パルス列状の時間波形を有する信号であってもよい。本構成によれば、制御信号のパルス幅を連続的に変化させることにより、昇圧率または降圧率を連続的に変化させることができるので、昇降圧型整流回路をインバータに接続すれば、インバータへの入力電圧を連続的に変化させることができる。従って、昇降圧型整流回路が接続されるインバータについて、PAM制御を行いながらも出力電圧を連続的に変化させることができる。また、本発明は、複数のデュアルゲート型のスイッチング素子を含み且つ交流電源の出力端に接続された第1回路と、第1回路に接続されたリアクトルと、少なくとも1つのシングルゲート型のスイッチング素子と少なくとも1つのデュアルゲート型のスイッチング素子とを含み且つリアクトルに接続された第2回路と、第2回路の出力端間に接続された第3回路とを備える昇降圧型整流回路であってもよい。本構成によれば、一倍整流方式と二倍整流方式とで電流経路の切り替えを可能としながらも、第2回路に含まれる少なくとも1つのスイッチング素子をスイッチング動作させることにより昇圧率を連続的に変化させる形で昇圧動作を行うことが可能であるとともに、第1回路に含まれる少なくとも1つのスイッチング素子をスイッチング動作させることにより降圧率を連続的に変化させる形で降圧動作を行うことが可能であるので、インバータに接続することにより、インバータへの入力電圧を広い電圧範囲で連続的に変化させることができる。従って、昇降圧型整流回路が接続されるインバータについて、PAM制御を行いながらも出力電圧を広い電圧範囲で連続的に変化するようにできる。また、本発明は、上記第1回路が、デュアルゲート型の第1、第2、第3および第4スイッチング素子から構成されるブリッジ回路と、ブリッジ回路の第1出力端と入力端との間に直列に接続されたデュアルゲート型の第5スイッチング素子および第6スイッチング素子と、一端側がブリッジ回路の第1出力端と第5スイッチング素子および第6スイッチング素子からなる直列回路との間の接続点に接続されたデュアルゲート型の第7スイッチング素子とを有し、上記第2回路が、第7スイッチング素子の他端側とブリッジ回路の第2出力端との間に直列に接続されたシングルゲート型の第8スイッチング素子および第9スイッチング素子と、一端側が第8スイッチング素子と第9スイッチング素子との間の接続点に接続されたデュアルゲート型の第10スイッチング素子とを有し、上記第3回路が、第8スイッチング素子と第9スイッチング素子とからなる直列回路の両端間に接続された第1コンデンサと、第1コンデンサの一端側と第10スイッチング素子の他端側との間に接続された第2コンデンサと、第1コンデンサの他端側と第10スイッチング素子の他端側との間に接続された第3コンデンサとを有し、上記リアクトルが、一端側が第5スイッチング素子と第6スイッチング素子との間の接続点に接続され、他端側が第8スイッチング素子と第9スイッチング素子との間の接続点に接続されてなる昇降圧型整流回路であってもよい。<実施の形態1><1>構成図1は、本実施の形態に係るモータ駆動システムを示す回路ブロック図である。図1に示すように、モータ駆動システムは、交流電源1から電力供給を受けて3相モータ4を駆動させるシステムである。このモータ駆動システムは、交流電源1から供給される交流を一倍整流動作または二倍整流動作により整流する昇降圧型整流回路50と、昇降圧型整流回路50を制御する整流制御回路200と、昇降圧型整流回路50から入力される直流電圧を3相のパルス列状の電圧に変換してモータ4に入力するインバータ回路3と、インバータ回路3の動作を制御するインバータ制御回路41と、整流制御回路200およびインバータ制御回路41に制御内容を指示する制御指示回路40とを備える。ここで、交流電源1は、例えば、周波数60Hzの交流を出力する電源である。<1-1>インバータ回路インバータ回路3は、3相出力インバータであって、6つのスイッチング素子31,32,33,34,35,36から構成される。そして、インバータ回路3は、モータ4の回転数に応じて出力電流および出力電圧の大きさを変化させる。ここで、インバータ回路3の出力電流の大きさIoおよび出力電圧の大きさVoと、インバータ回路3への入力電圧Vi図1ではVdcと明記の大きさとの間には、式1および式2の関係が成立する。ここで、Ioは、インバータ回路3の出力電流の大きさ、Voは、インバータ回路3の出力電圧の大きさ、Viは、インバータ回路3への入力電圧の大きさ、Dutyは、各スイッチング素子31,32,33,34,35,36のゲートに入力されるパルス列状の時間波形を有する信号PWMの変調率デューティ比を意味する。なお、各スイッチング素子31,32,33,34,35,36のゲートに入力される信号PWMのオンデューティ比は同一である。本実施の形態のインバータ回路3は、PAMPulseAmplitudeModulation:パルス振幅波形変調方式で駆動される。式1および2で説明する。式1および式2のIo、Voは交流波形である。この交流波形は、PWM駆動のDutyを交流周期にあわせて変化させ、生成される。PAM方式の駆動ではこのDutyの最大値が100に固定されるようにPWM駆動され、インバータ回路3への入力電圧の大きさViを変化させることにより、インバータ回路3の交流出力電圧の振幅Voおよび交流出力電流の振幅Ioを変化させている。<1-2>インバータ制御回路インバータ制御回路41は、制御指示回路40から入力されるモータ回転数指定信号Nrmに基づいて、インバータ回路3を構成する各スイッチング素子31,32,33,34,35,36のゲートに入力されるPWM信号の最大デューティ比を100に固定しつつ周波数を調節する。具体的には、モータ回転数指定信号Nrmの大きさが大きくなると、PWM信号の周波数を大きくし、且つ交流出力電圧Voあるいは交流出力電流Ioの振幅が大きくなるように入力電圧Viを大きくする。モータ回転数指定信号Nrmの小さくなると、PWM信号の周波数を小さくし、且つ交流出力電圧Voあるいは交流出力電流Ioの振幅が小さくなるように入力電圧Viを小さくする。その結果、PWM信号の周波数が大きくなると、モータ4の回転数が上昇し、PWM信号の周波数を小さくすると、モータ4の回転数が下降する。<1-3>制御指示回路制御指示回路40は、インバータ制御回路41にモータ回転数指定信号Nrmを入力するとともに、整流制御回路200に、昇降圧型整流回路50からインバータ回路3に入力される直流電圧の大きさを指示する電圧指示信号VdcINを入力する。この電圧指示信号VdcINは、昇降圧型整流回路50からインバータ回路3に入力される電圧の大きさを指示するものであり、昇降圧型整流回路50の出力電圧の目標値の大きさの数乃至数十の大きさである。なお、昇降圧型整流回路50の出力電圧の目標値は、インバータ回路3がPAM方式で駆動する場合において、モータ4がモータ回転数指定信号Nrmで指定される回転数で回転するときの最適値に相当する。更に、制御指示回路40は、整流制御回路200に、整流方式を一倍整流方式と二倍整流方式との間で切り替えるための整流方式切り替え信号Rectswを入力する。この整流方式切り替え信号Rectswは、昇降圧型整流回路50を一倍整流方式で動作させるか、或いは、2倍整流方式で動作させるかを指示するものである。<1-4>昇降圧型整流回路昇降圧型整流回路50は、整流制御回路200の制御により、一倍整流動作または二倍整流動作を行うとともに昇降圧動作も行う。そして、インバータ3に入力する直流電圧の大きさが、モータ4の回転数に応じて変化する。これにより、インバータ3をPAM方式で駆動させることを可能としている。図1に示すように、昇降圧型整流回路50は、交流電源1に接続された第1回路50aと、第1回路50aに接続されたリアクトル61と、リアクトル61に接続された第2回路50bと、第2回路50bに接続された第3回路50cとを備える。第1回路50aは、4つのデュアルゲート型のスイッチング素子51,52,53,54から構成されるブリッジ回路と、当該ブリッジ回路の第1出力端図1における上側の出力端と入力端との間に接続された2つのデュアルゲート型のスイッチング素子55,56と、一端側がブリッジ回路の第1出力端とスイッチング素子56との間の接続点に接続されたデュアルゲート型のスイッチング素子65とを有する。第2回路50bは、スイッチング素子65の他端側とブリッジ回路の出力端との間に直列に接続された2つのシングルゲート型のスイッチング素子57,58と、一端側が2つのスイッチング素子57,58の間の接続点に接続されたデュアルゲート型のスイッチング素子59とを有する。第3回路50cは、平滑回路であって、2つのスイッチング素子57,58からなる直列回路の両端間に接続されたコンデンサ64と、コンデンサ64の一端側とスイッチング素子59の他端側との間に接続されたコンデンサ62と、コンデンサ64の他端側とスイッチング素子59の他端側との間に接続されたコンデンサ63とを有する。リアクトル61は、一端側が2つのスイッチング素子55,56の間の接続点に接続され、他端側が2つのスイッチング素子57,58の間の接続点に接続されてなる。また、リアクトル61とスイッチング素子55との間には、リアクトル61に流れる電流以下、リアクトル電流と称す。の大きさを検出するための電流センサ60が介挿されている。この電流センサ60は、後述するように、整流制御回路200が昇降圧型整流回路50をPFCPowerFactorCorrection制御するためのものである。<1-4-1>シングルゲート型のスイッチング素子シングルゲート型のスイッチング素子57は、FETから構成されており、図2a乃至cに示す電流-電圧特性I-V特性を持つ。ここにおいて、ソース電圧を基準にしたドレイン電圧をVDSとし、このときにドレインからソースに流れる電流をIDSとしている。なお、シングルゲート型のスイッチング素子58は、スイッチング素子57と同様なので説明を省略する。ゲートソース間電圧Vgsが所定の閾値電圧Vthより高い場合、図2aおよびbに示すように、スイッチング素子57のI-V特性には、いわゆる3極管領域と飽和領域とが現れる。ここで、3極管領域とは、I-V特性が直線性を有する領域、つまり、電流IDSと電圧VDSとが略正比例の関係にある領域である図2aおよびbにおける一点鎖線A1で囲んだ領域。この3極管領域における特性は、I-V特性に類似して直線性があるため、スイッチング素子57が3極管領域で動作している限りは、抵抗とみなすことができる。そして、このI-V特性を表す直線の傾きが抵抗値Ronに相当することになる。以後、図2aに示すような、ドレイン電圧がソース電圧より高く、ドレインからソースへと電流が流れている状態でのスイッチング素子57のI-V特性をFET特性と称し、図2bに示すような、ドレイン電圧がソース電圧より低く、ソースからドレインへと電流が流れている状態でのスイッチング素子57のI-V特性を逆FET特性と称する。一方、飽和領域とは、電圧VDSが変化しても電流IDSがほとんど変化しない領域である。また、ゲートソース間電圧Vgsが閾値電圧Vthより低い場合、図2cに示すように、スイッチング素子57のI-V特性は、ソース電圧がドレイン電圧よりも電圧Vth-Vgs以上高くなるまで、ソースからドレインへの電流が遮断される領域が現れる。ここにおいて、スイッチング素子57は、ゲートソース間の電圧Vgsが、所定の閾値電圧Vthよりも低い場合であっても、ゲート電圧がドレイン電圧よりも高く、電圧Vgs-VDSが、所定の閾値電圧Vthよりも高ければ、ソースからドレインに電流IDSが流れる。以後、図2cに示すような、ソース電圧がドレイン電圧よりも電圧Vth-Vgs以上高くなると、ソースからドレインへ電流が流れるようなスイッチング素子57のI-V特性を逆導通特性と称する。ここで、スイッチング素子57について、ゲートソース間の電圧Vgsが0Vの状態、即ち、ゲートとソースとを短絡させた状態では、ソース側をアノード、ドレイン側をカソードとし順方向電圧が閾値電圧VthであるダイオードのI-V特性図2c中の一点鎖線A2で囲んだ領域参照と同じになる。ここにおいて、図3a-1に示すように、スイッチング素子57のゲートにオン信号Highが入力されている状態は、図3a-2に示すように、ゲートソース間の電圧Vgsが閾値電圧Vthよりも大きい状態に相当し、抵抗Ronと等価なものとみなすことができる。以後、図3a-1に示す状態を導通モードと称する。図3b-1に示すように、スイッチング素子57のゲートにオフ信号Lowが入力されている状態は、図3b-2に示すように、ゲートソース間の電圧Vgsが0Vの状態に相当し、ソースをアノード、ドレインをカソードとするダイオードと等価なものとみなすことができる。以後、図3b-1に示す状態を逆導通モードと称する。次に、このスイッチング素子57の構造について説明する。スイッチング素子57は、ノーマリオフ型のヘテロ接合FETであり、図4に示すように、シリコン基板301と、シリコン基板301上に積層されたバッファ層302と、バッファ層302上に形成された窒化物半導体層から構成される半導体層積層体303と、半導体層積層体303に設けられた電極306a,306bと、電極306a,306bそれぞれに電気的に接続する配線310と、半導体積層体303における電極306a,306bの間に設けられ、スイッチング素子57の特性を制御するためのコントロール層309と、コントロール層309上に形成されたゲート電極308と、保護膜307とを備える。ここで、バッファ層302は、窒化アルミニウムと窒化ガリウムとを交互に積層されたものである。半導体層積層体303は、アンドープの窒化ガリウム層304と、窒化ガリウム層304上積層されたn型の窒化アルミウムガリウム層305とから構成され、窒化ガリウム層304と窒化アルミニウムガリウム層305との間にヘテロ界面が形成される。このヘテロ界面の近傍には、2次元電子ガスと呼ばれるキャリア濃度の高い領域が形成され、シングルゲート型スイッチング素子57のチャネル領域となる。電極306a,306bは、半導体層積層体303における窒化ガリウム層304が露出した部位に形成されており、窒化ガリウム層304にオーミック接合されている。この電極306a,306bは、シングルゲート型スイッチング素子57のソース端子およびドレイン端子として機能する。コントロール層309は、p型の半導体層からなり、窒化アルミニウムガリウム層305の上に形成されている。ゲート電極308は、コントロール層309上にオーミック接合されている。図4に示すように、スイッチング素子57では、ドレイン端子として機能する電極306bからゲート電極308までの距離が、ソース端子として機能する電極306aからゲート電極308までの距離より長い。これは、ドレインとゲートとの間で要求される耐圧が、ソースとゲートとの間で要求される耐圧よりも大きいためである。以上に説明した、窒化物半導体を用いて形成されたスイッチング素子57は、いわゆるGaNトランジスタと呼ばれ、例えば、IGBTのように高耐圧で大電流駆動することができる。そして、このスイッチング素子57は、IGBTのようにオフセット電圧がなく、図2aおよびbに示すような、FET特性と逆FET特性とを有し、スイッチング素子57を構成するチップの面積に対するオン抵抗の値Ronが、非常に小さいという特徴がある。<1-4-2>デュアルゲート型スイッチング素子デュアルゲート型のスイッチング素子51は、2つのFETのドレイン同士を接続してなる。なお、デュアルゲート型のスイッチング素子52,53,54,55,56,59,65は、スイッチング素子51と同様なので説明を省略する。ここにおいて、図5a-1に示すように、スイッチング素子51のゲートAおよびBにオン信号Highが入力されている状態は、図5a-2に示すように、2つのFET両方のゲートソース間の電圧Vgsが閾値電圧Vthよりも大きい状態に相当し、2つの抵抗Ronを直列に接続してなる回路と等価なものとみなすことができる。以後、図5a-1に示す状態を導通モードと称する。この場合、スイッチング素子51は、電流を双方向に流すことができる。図5b-1に示すように、スイッチング素子57のゲートAにオン信号Highが入力され、ゲートBにオフ信号Lowが入力されている状態は、図5b-2に示すように、ゲートA側のFETのゲートソース間の電圧Vgsが閾値電圧よりも大きく、ゲートB側のFETのゲートソース間の電圧Vgsが0Vである状態に相当し、ダイオードと当該ダイオードのカソードに接続された抵抗Ronとからなる回路と等価なものとみなすことができる。以後、図5b-1の示す状態を逆導通モード1と称する。この場合、スイッチング素子51は、オフ状態のFETからオン状態のFET側に向かう電流図5の上方に向かって流れる電流を流すことができるが、逆方向に電流を流すことができない。図5c-1に示すように、スイッチング素子57のゲートAにオフ信号Lowが入力され、ゲートBにオン信号Highが入力されている状態は、図5c-2に示すように、ゲートA側のFETのゲートソース間の電圧Vgsが0Vであり、ゲートB側のFETのゲートソース間の電圧Vgsが閾値電圧Vthよりも大きい状態に相当し、ダイオードと当該ダイオードのカソードに接続された抵抗Ronとからなる回路と等価なものとみなすことができる。以後、図5c-1の示す状態を逆導通モード2と称する。この場合、スイッチング素子51は、オフ状態のFETからオン状態のFET側に向かう電流図5の下方に向かって流れる電流を流すことができるが、逆方向に電流を流すことができない。図5d-1に示すように、スイッチング素子57のゲートAにオフ信号Lowが入力され、ゲートBにオフ信号Lowが入力されている状態は、図5d-2に示すように、2つのFET両方のゲートソース間の電圧Vgsが0Vである状態に相当し、2つのダイオードのカソード同士を接続してなる回路と等価なものとみなすことができる。以後、図5b-1の示す状態を遮断モードと称する。この場合、スイッチング素子51には、電流を流すことができない。次に、このスイッチング素子51の構造について説明する。スイッチング素子51は、ノーマリオフ型のヘテロ接合FETのドレイン同士を接続してなるものであり、図6に示すように、シリコン基板311と、シリコン基板311上に積層されたバッファ層312と、バッファ層312上に形成された窒化物半導体層から構成される半導体層積層体313と、半導体層積層体313に設けられた電極316a,316bと、電極316a,316bそれぞれに電気的に接続する配線320と、半導体積層体313における電極316a,316bの間に設けられ、スイッチング素子51の特性を制御するための第1コントロール層319aおよび第2コントロール層319bと、第1コントロール層319a上に形成されたゲート電極318aと、第2コントロール層319b上に形成されたゲート電極318bと、保護膜317とを備える。ここで、バッファ層312は、窒化アルミニウムと窒化ガリウムとを交互に積層されたものである。半導体層積層体313は、アンドープの窒化ガリウム層314と、窒化ガリウム層314上積層されたn型の窒化アルミウムガリウム層315とから構成され、窒化ガリウム層314と窒化アルミニウムガリウム層315との間にヘテロ界面が形成される。このヘテロ界面の近傍には、2次元電子ガスと呼ばれるキャリア濃度の高い領域が形成され、スイッチング素子51のチャネル領域となる。なお、スイッチング素子51では、当該スイッチング素子51を構成する2つのFETのドレインがチャネル領域上に共通に設けられている。電極316a,316bは、半導体層積層体313における窒化ガリウム層314が露出した部位に形成されており、窒化ガリウム層314にオーミック接合されている。この電極316a,316bは、スイッチング素子51を構成する2つのFETのソース端子として機能する。第1コントロール層319aおよび第2コントロール層319bは、p型の半導体層からなり、窒化アルミニウムガリウム層315の上に形成されている。ゲート電極318a,319bは、コントロール層319a,319b上にオーミック接合されている。ここで、ゲート電極318aに入力する制御信号により、当該ゲート電極318aを有するFETに流れる電流を制御する。同様に、ゲート電極318bに入力する制御信号により、当該ゲート電極318bを有するFETに流れる電流を制御する。ここで、2つのゲート電極318a,318b間の距離が、ゲート電極318aから電極316aまでの距離、およびゲート電極318bから電極316bまでの距離に比べて長い。これは、2つのゲート電極318a,318bの間の領域は、2つのFETを直列に接続したときに当該2つのFETで共有するドレイン領域となっている為、耐圧の関係でこのようになっている。しかしながら、図6に示すように、このスイッチング素子51は、ドレイン領域を共有する2つのFETを直列接続した構成であるので、例えば、シングルゲート型のスイッチング素子を2個直列に接続した構成に比べて、回路規模を小さくすることができる。以上で説明した、2つのいわゆるGaNトランジスタから構成されたデュアルゲート型スイッチング素子51は、前述のGaNトランジスタから構成されたスイッチング素子と同様に、高耐圧であり且つ大電流駆動が可能であり、スイッチング素子51を構成するチップの面積に対するオン抵抗の値Ronが非常に小さいという特徴がある。更に、スイッチング素子51は、逆導通モード1,2における順方向電圧が低く、スイッチング素子での電圧降下に起因した電力損失が少なくなる。また、前述のいわゆるGaNトランジスタは、少数キャリアによる蓄積効果がほとんどないため、IGBTや他のシリコン系半導体素子のような、ターンオフ時におけるテール電流効果の影響もほとんどない。その結果、スイッチング動作時におけるスイッチング損失がシリコン系半導体により形成されたスイッチング素子に比べて極めて小さい。従って、高いスイッチング周波数で使用してもスイッチング損失に起因した消費電力の増加を抑制できる。そして、スイッチング周波数を高くして使用することができれば、リアクトル61に要求されるインダクタの大きさを小さくすることができるので、リアクトル61の小型化を図ることができる。<1-5>整流制御回路整流制御回路200は、昇降圧型整流回路50が備える各スイッチング素子のゲートに入力する信号電圧を制御するものである。また、この整流制御回路200は、更に、電流センサー60で検出されるリアクトル電流の電流波形と、交流電源1の出力電圧の電圧波形とが互いに相似形となるように、昇降圧型整流回路50に含まれる各スイッチング素子のゲートに入力する信号制御する、いわゆるPFC制御も行う。具体的には、整流制御回路200は、リアクトル電流と交流電源1の出力電圧および出力電流とで位相が略一致するように制御することで昇降圧型整流回路50の力率改善を図る。これにより、昇降圧型整流回路50で発生する高調波ノイズを低減することができる。図1に示すように、整流制御回路200は、昇降圧型整流回路50の高電位側の出力端と接地端子との間に接続された分圧用の抵抗120,121と、反転入力端子が抵抗120,121の接続点に接続され非反転入力端子が制御指示回路40の基準電圧出力端子に接続された第1エラーアンプ101と、昇降圧型整流回路50の電流センサ60に接続された第1絶対値回路103と、交流電源1に接続された差動アンプ116と、差動アンプ116の出力端に接続された第2絶対値回路117と、反転入力端子に第2絶対値回路117が接続され非反転入力端子に昇降圧型整流回路50の高電位側の出力端が接続された第1コンパレータ107と、非反転入力端子に差動アンプ116の出力端が接続され反転入力端子が接地端子に接続された第2コンパレータ118と、入力端に第1エラーアンプ101の出力端および第2絶対値回路117に接続された乗算回路102と、反転入力端子に第1絶対値回路103が接続され非反転入力端子に乗算回路102が接続された第2エラーアンプ104と、非反転入力端子に第2エラーアンプ104の出力端が接続され反転入力端子に三角波発生回路105が接続されたPWMコンパレータ106と、第1コンパレータ107の出力端、第2コンパレータ118の出力端、第1絶対値回路103およびPWMコンパレータ106が接続されたドライブロジック回路108とを備える。また、ドライブロジック回路108には、制御指示回路40から整流方式切り替え信号Rectswが入力される。第1エラーアンプ101は、抵抗120,121の接続点に生じる電圧、即ち、昇降圧型制御回路50の出力電圧Vdcを抵抗120,121で分圧してなる電圧と、制御指示回路40から入力される電圧指示信号VdcINとの差分電圧VE1を出力する。これは、整流制御回路200が、昇降圧型制御回路50の出力電圧Vdcを電圧指示信号VdcINで指示される電圧に維持されるよう定値制御するためのものである。乗算回路102は、第1エラーアンプ101から出力される電圧VE1と第2絶対値回路117から出力される電圧とのアナログ乗算を行って得られる電圧VE2を出力する。第2エラーアンプ104は、第1絶対値回路103の出力電圧VIRと乗算回路102の出力電圧VE2との差分電圧VE3を出力する。三角波発生回路105は、例えば、オペアンプにより構成されたシュミット回路と積分回路とを組み合わせて構成されたものであり、三角波形状鋸刃形状の時間波形を有する電圧Vsawを出力する。PWMコンパレータ106は、第2エラーアンプ104の出力電圧VE3と三角波発生回路105が出力する電圧Vsawとに基づいて矩形パルス列状の信号PWMを出力する。ドライブロジック回路108は、例えば、組み合わせ回路、フリップフロップ回路を適宜組み合わせることにより構成される。このドライブロジック回路108は、制御指示回路40から入力される整流方式切り替え信号Rectswが一倍整流方式を示す信号である場合は、昇降圧型整流回路50が一倍整流動作を行うように、各スイッチング素子のゲートに制御信号を入力する。具体的には、デュアルゲート型トランジスタ55、59、65それぞれについて、2つのゲートに入力する制御信号を共にLowで維持して、デュアルゲート型トランジスタ55、59、65を遮断モードで維持するとともに、デュアルゲート型トランジスタ56について、2つのゲートに入力する制御信号を共にHighで維持して、デュアルゲート型トランジスタ56を導通モードで維持する。一方、整流方方式切り替え信号Rectswが2倍整流方式を示す信号である場合は、ドライブロジック回路108は、昇降圧型整流回路50が2倍整流動作を行うように、各スイッチング素子のゲートに制御信号を入力する。具体的には、デュアルゲート型トランジスタ55,65それぞれについて、2つのゲートに入力する制御信号を共にHighで維持して、デュアルゲート型トランジスタ55,65を導通モードで維持するとともに、デュアルゲート型トランジスタ56について、2つのゲートに入力する制御信号を共にLowで維持して、デュアルゲート型トランジスタ56を遮断モードで維持する。この各スイッチング素子のゲートに入力される信号の時間波形については、<2>で詳細に説明する。また、ドライブロジック回路108は、整流方式切り替え信号Rectswが一倍整流方式を示す信号である場合、第1コンパレータ107から入力される2値出力信号DRに基づいて、昇降圧型整流回路50に昇圧動作または降圧動作を行わせる。具体的には、ドライブロジック回路108は、昇降圧整流回路50の出力電圧が交流電源1の出力電圧の大きさ以上である場合2値出力信号DRがHighの場合、昇降圧整流回路50に昇圧動作を行わせる。一方、昇降圧整流回路50の出力電圧が交流電源1の出力電圧よりも小さい場合2値出力信号DRがLowの場合、ドライブロジック回路108は、昇降圧整流回路50に降圧動作を行わせる。結局、この整流制御回路200では、電圧指示信号VdcINと出力電圧Vdcを抵抗120、121により分圧してなる電圧との差分電圧を第1エラーアンプ101で検出し、このエラー出力に乗算回路102により交流出力電源電圧を重畳させた信号と電流センサー60で検出される電流との位相差を検出し、PWMコンパレータ106が、2つのエラーアンプ104,101で検出される位相差および差分電圧に基づいて出力するPWM信号のデューティ比を変化させるものである。これにより、整流制御回路200は、昇降圧型整流回路50の出力電圧の変動を昇降圧型整流回路50に入力する信号PWMのデューティ比にフィードバックさせることができるとともに、昇降圧型整流回路50をPFCPowerFactorControl制御することで昇降圧型制御回路50の力率改善を図ることができる。また、この整流制御回路200では、ドライブロジック回路108が、整流方式切り替え信号Rectswが二倍整流方式を示す信号である場合、昇降圧整流回路50に昇圧動作を行わせる。<2>動作次に、本実施の形態に係る昇降圧型整流回路システムの動作について説明する。ここでは、昇降圧型整流回路50が、一倍整流方式で動作する場合と、二倍整流方式で動作する場合とに分けて説明する。以下、交流電源1の出力端のうち、トランジスタ51,53の接続点に接続される側を第1の出力端子と称し、トランジスタ52,54の接続点に接続される側を第2の出力端子と称して説明する。<2-1>一倍整流方式による動作昇降圧型整流回路50が、一倍整流動作を行う場合について説明する。まず、整流制御回路200に含まれるドライブロジック回路108が、制御指示回路40から一倍整流方式を示す整流方式切り替え信号Rrectswを受信すると、ドライブロジック回路108は、昇降圧型整流回路50に対して、一倍整流方式で動作させる制御信号を入力する。ここでは、昇降圧型整流回路50が、降圧動作を行う場合を昇圧動作を行う場合とに分けて説明する。ここにおいて、整流制御回路200では、交流電源1の出力電圧を全波整流して得られる信号と、昇降圧型整流回路50の出力電圧Vdcとの大小関係に基づいて、昇降圧型整流回路50を降圧動作させるか昇圧動作させるかを決定する。<2-1-1>降圧動作降圧動作を行う場合において、昇降圧型整流回路50を構成する、デュアルゲート型のスイッチング素子51乃至56,59,65の各ゲートに入力する制御信号の時間波形と、シングルゲート型のスイッチング素子57,58の各ゲートに入力する制御信号の時間波形とを図7示す。図7に示すように、ドライブロジック回路108は、スイッチング素子55,59,65の2つのゲートにオフ信号Lowを入力する。言い換えれば、スイッチング素子55,59,65の2つのゲートについてゲートソース間を短絡した状態にする。これにより、スイッチング素子55,59,65が遮断モードで維持される。また、整流制御回路200は、スイッチング素子56の2つのゲートにオン信号Highを入力する。言い換えれば、スイッチング素子56の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上で維持する。これにより、スイッチング素子56が導通モードで維持される。これにより、平滑コンデンサ62,63を直列に接続してなる直列回路と、平滑コンデンサ64とが並列接続の関係になり、一倍整流方式の動作が実現される。また、図7に示すように、ドライブロジック回路108は、交流電源1の出力電圧の極性が正の場合、スイッチング素子53の2つのゲートにオフ信号Lowを入力し、スイッチング素子53の2つのゲートについてゲートソース間を短絡した状態にしてスイッチング素子53を遮断モードとする。一方、極性が負の場合、スイッチング素子53の2つのゲートにオン信号Highを入力し、スイッチング素子53の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上にしてスイッチング素子53を導通モードとする。ここで、交流電源1の出力電圧の極性が正であるとは、図8における交流電源1の第1の出力端子が高電位側であり第2の出力端子が低電位側であることを意味し、一方、交流電源1の出力電圧の極性が負であるとは、図8における交流電源1の第1の出力端子が低電位側であり第2の出力端子が高電位側であることを意味する。ここにおいて、ドライブロジック回路108は、第2コンパレータ118から出力される信号PNと、第1コンパレータ107から出力される信号DRとに基づいて、交流電源1の出力電圧の極性を検知する。また、図7に示すように、ドライブロジック回路108は、交流電源1の出力電圧の極性が正の場合、スイッチング素子54の2つのゲートにオン信号Highを入力し、スイッチング素子54の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上にしてスイッチング素子54を導通モードとする。一方、極性が負の場合、スイッチング素子54の2つのゲートにオフ信号Lowを入力し、スイッチング素子54の2つのゲートについてゲートソース間を短絡した状態としてスイッチング素子54を遮断モードとする。つまり、スイッチング素子53,54は、交流電源1の出力電圧の半周期毎に遮断モードと導通モードとを繰り返し、スイッチング素子53,54とでは、遮断モード、導通モードになるタイミングが半周期だけずれている。また、図7に示すように、ドライブロジック回路108は、交流電源1の出力電圧の極性が正の場合、スイッチング素子51のゲートAに信号PWMを入力するとともにゲートBにオン信号Highを入力する。一方、極性が負の場合、スイッチング素子51のゲートAにオン信号Highを入力するとともにゲートBに信号PWM信号とは位相が反転している信号PWMXを入力する。ここで、信号PWMは、矩形パルス列状のいわゆるPWM制御用の信号であり、信号PWMXとは、信号PWMに同期し信号PWMを補完するように信号PWMとは位相が半周期だけずれている矩形パルス列状の信号である。この信号PWMは、PWMコンパレータ106から出力される信号PWMそのものであり、信号PWMXは、信号PWMの位相を反転してなる信号である。また、整流制御回路200は、交流電源1の出力電圧の極性が正の場合、スイッチング素子52のゲートAにオン信号Highを入力するとともにゲートBに信号PWMXを入力する。一方、極性が負の場合、スイッチング素子52のゲートAに信号PWMを入力するとともにゲートBにオン信号Highを入力する。これにより、スイッチング素子51とスイッチング素子53とは、交互にオンオフする形でスイッチング動作することになる。次に、図8aおよびbに基づいて、降圧動作時における昇降圧型整流回路50内の電流の流れについて説明する。図8aに、交流電源1の出力電圧の極性が正の場合における昇降圧型整流回路50内の電流の流れを示し、図8bに、交流電源1の出力電圧の極性が負の場合における昇降圧型整流回路50内の電流の流れを示す。図8aにおいて、破線Hは、信号PWMがHighで、信号PWMXがLowの状態における電流の流れを示している。破線Hが示すように、電流は、交流電源1の第1の出力端子からスイッチング素子51、スイッチング素子56、リアクトル61、スイッチング素子57、平滑コンデンサ62、63、64、スイッチング素子54の順に経由して、交流電源1の第2の出力端子に流れ込む。この場合、交流電源1は、平滑コンデンサ62、63、64を充電しながらも、リアクトル61に磁気的エネルギを蓄積している。図8aにおいて、破線Lは、信号PWMがLowで、信号PWMXがHighの状態における電流の流れを示している。破線Lが示すように、電流は、リアクトル61、スイッチング素子57、平滑コンデンサ62、63、64、スイッチング素子54、スイッチング素子52、スイッチング素子56の順に経由して、リアクトル61に戻り、交流電源1を経由しない。この場合、交流電源1は、リアクトル61に電流を流すことができないので、リアクトル61に磁気的なエネルギを蓄積させることができない。ここでは、リアクトル61に蓄積された磁気的なエネルギが、破線Lの電流の経路を介して放出される。なお、図8aにおいて、スイッチング素子58におけるドレイン側リアクトル61に接続される側は、ソース側に比べて高電位の状態にあり、ソース側からドレイン側へ電流が流れることはない。これは、ソース側が常に交流電源の低電位側と略同電位かあるいはリアクトル61の低電位側と略同電位に維持されるからである。図8bにおいて、破線Hは、信号PWMがHighで、信号PWMXがLowの状態における電流の流れを示している。破線Hが示すように、電流は、交流電源1の第2の出力端子からスイッチング素子52、スイッチング素子56、リアクトル61、スイッチング素子57、平滑コンデンサ62、63、64、スイッチング素子53を経由して、交流電源1の第1の出力端子に流れ込む。この場合、交流電源1は、平滑コンデンサ62、63、64を充電しながらも、リアクトル61に磁気的エネルギを蓄えている。図8bにおいて、破線Lは、信号PWMがLowで、信号PWMXがHighの状態における電流の流れを示している。破線Lが示すように、電流は、リアクトル61、スイッチング素子57、平滑コンデンサ62、63、64、スイッチング素子53、スイッチング素子51、スイッチング素子56の順に経由してリアクトル61に戻り、交流電源1を経由しない。この場合、交流電源1は、リアクトル61に電流を流すことができないので、リアクトル61に磁気的なエネルギを蓄積させることができない。ここでは、リアクトル61に蓄積された磁気的なエネルギが、破線Lの電流の経路を介して放出される。なお、図8bにおいて、スイッチング素子58におけるドレイン側リアクトル61に接続される側は、ソース側に比べて高電位の状態にあり、ソース側からドレイン側へ電流が流れることはない。理由は、前述と同様である。ここにおいて、整流制御回路200は、交流電源1から破線Hで示した電流経路によりリアクトル61に蓄積される磁気的なエネルギと、破線Lで示した電流経路により放出される磁気的なエネルギとが等しくなるように制御する。これにより、交流電源1の出力電圧が昇降圧型整流回路50の出力電圧Vdcより高くても、電圧Vdcが、電圧指示信号Vdcinで定められた交流電源1の交流振幅電圧値より低い電圧に制御される。ところで、信号PWMXがHighの状態で維持される時間が、リアクトル61に蓄積された磁気的なエネルギの放出が完了するまでの時間に比べて長い場合、リアクトル61に流れる電流は、破線Lで示す方向とは逆向きに流れてしまう。このとき、平滑コンデンサ62、63、64に蓄積された電荷が放電されてしまい、昇降圧型整流回路50の出力電圧の低下や脈動成分の増大に繋がるおそれがある。そこで、本実施の形態では、整流制御回路200において、リアクトル61に流れる電流を電流センサ60で検出するとともに、検出した電流を絶対値回路117により電圧VIRに変換してドライブロジック回路108に入力する構成としている。そして、ドライブロジック回路108は、電圧VIRが略0Vである場合、スイッチング素子51またはスイッチング素子52に入力する信号PWMXをHighからLowに切り替える。即ち、リアクトル61に流れる電流が略0Aになった時点で、信号PWMXをHighからLowに切り替える。このように、信号PWMXをLowに切り替えることにより、スイッチング素子52が、導通モードから逆導通モード1に切り替わるので、電流が破線Lで示す方向とは逆方向に流れてしまうことを防止でき、平滑コンデンサ62,63,64が放電してしまうことを防止できる。以上のように、本実施の形態に係る昇降圧型整流回路50では、一倍整流方式で動作する場合、交流電源1からリアクトル61へ供給する電流を信号PWM信号PWMXの周期で遮断することにより降圧動作を実現している。そして、図5a乃至dに示すような、デュアルゲート型のスイッチング素子51,52の持つ特性を利用することにより、降圧動作を実現している。このように、回路対称性を有するデュアルゲート型のスイッチング素子51,52を用いて構成することにより、本実施の形態に係る昇降圧型整流回路50の構成を更に発展させる可能性が広がる。<2-1-2>昇圧動作昇圧動作を行う場合において、昇降圧型整流回路50を構成する、デュアルゲート型のスイッチング素子51乃至56,59,65の各ゲートに入力する制御信号の時間波形と、シングルゲート型のスイッチング素子57,58の各ゲートに入力する制御信号の時間波形とを図9示す。図9に示すように、ドライブロジック回路108は、降圧動作の場合と同様に、スイッチング素子55,59,65の2つのゲートにオフ信号Lowを入力することにより、スイッチング素子55,59,65が遮断モードで維持する。また、整流制御回路200は、スイッチング素子56の2つのゲートにオン信号Highを入力することにより、スイッチング素子56が導通モードで維持する。これにより、平滑コンデンサ62,63を直列に接続してなる直列回路と、平滑コンデンサ64とが並列接続の関係になるようにして、一倍整流方式の動作を実現している。また、図9に示すように、ドライブロジック回路108は、交流電源1の出力電圧の極性が正の場合、スイッチング素子52,53それぞれの2つのゲートにオフ信号Lowを入力し、スイッチング素子52,53の2つのゲートについてゲートソース間を短絡した状態にしてスイッチング素子52,53を共に遮断モードとする。一方、極性が負の場合、スイッチング素子52,53の2つのゲートにオン信号Highを入力し、スイッチング素子52,53の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上にしてスイッチング素子52,53を共に導通モードとする。ここで、交流電源1の出力電圧の極性が正であるとは、図10における交流電源1の第1の出力端子が高電位側であり第2の出力端子が低電位側であることを意味し、一方、交流電源1の出力電圧の極性が負であるとは、図10における交流電源1の第1の出力端子が低電位側であり第2の出力端子が高電位側であることを意味する。また、図9に示すように、ドライブロジック回路108は、交流電源1の出力電圧の極性が正の場合、スイッチング素子51,54それぞれの2つのゲートにオン信号Highを入力し、スイッチング素子51,54の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上にしてスイッチング素子51,54を導通モードとする。一方、極性が負の場合、スイッチング素子51,54の2つのゲートにオフ信号Lowを入力し、スイッチング素子51,54の2つのゲートについてゲートソース間を短絡した状態としてスイッチング素子51,54を遮断モードとする。つまり、スイッチング素子52,53とスイッチング素子51,54とは、交流電源1の出力電圧の半周期毎に遮断モードと導通モードとを繰り返し、スイッチング素子52,53とスイッチング素子51,54とでは、遮断モード、導通モードになるタイミングが半周期だけずれている。また、図9に示すように、ドライブロジック回路108は、スイッチング素子57のゲートに信号PWMXを入力し続け、スイッチング素子58のゲートに信号PWM信号を入力し続ける。これにより、スイッチング素子57とスイッチング素子58とは、交互にオンオフする形でスイッチング動作することになる。次に、図10aおよびbに基づいて、昇圧動作時における昇降圧型整流回路50内の電流の流れについて説明する。図10aに、交流電源1の出力電圧の極性が正の場合における昇降圧型整流回路50内の電流の流れを示し、図10bに、交流電源1の出力電圧の極性が負の場合における昇降圧型整流回路50内の電流の流れを示す。図10aにおいて、破線Hは、信号PWMがHighで、信号PWMXがLowの状態における電流の流れを示している。破線Hが示すように、電流は、交流電源1の第1の出力端子からスイッチング素子51、スイッチング素子56、リアクトル61、スイッチング素子58、スイッチング素子54の順に経由して、交流電源1の第2の出力端子に流れ込む。この場合、交流電源1は、リアクトル61に磁気的なエネルギを蓄積する。図10aにおいて、破線Lは、信号PWMがLowで、信号PWMXがHighの状態における電流の流れを示している。破線Lが示すように、電流は、交流電源1の第1の出力端子からスイッチング素子51、スイッチング素子56、リアクトル61、スイッチング素子57、平滑コンデンサ62、63、64、スイッチング素子54を経由して、交流電源1の第2の出力端子へ流れ込む。この場合、リアクトル61から磁気的なエネルギが放出され、平滑コンデンサ62、63、64に電荷が充電される。これにより、昇降圧型整流回路50の出力電圧Vdcは、交流電源1の電圧振幅よりも大きい電圧に昇圧されることになる。図10bにおいて、破線Hは、信号PWMがHighで、信号PWMXがLowの状態における電流の流れを示している。破線Hが示すように、電流は、交流電源1の第2の出力端子からスイッチング素子52、スイッチング素子56、リアクトル61、スイッチング素子58、スイッチング素子53を経由して、交流電源1の第1の出力端子に流れ込む。この場合、交流電源1は、リアクトル61に磁気的エネルギを蓄えている。図10bにおいて、破線Lは、信号PWMがLowで、信号PWMXがHighの状態における電流の流れを示している。破線Lが示すように、電流は、交流電源1の第2の出力端子からスイッチング素子52、スイッチング素子56、リアクトル61、スイッチング素子57、平滑コンデンサ62、63、64、スイッチング素子53を経由して、交流電源1の第1の出力端子へ流れ込む。この場合、リアクトル61から磁気的なエネルギが放出され、平滑コンデンサ62、63、64に電荷が充電される。これにより、昇降圧型整流回路50の出力電圧Vdcは、交流電源1の電圧振幅よりも大きい電圧に昇圧されることになる。ここにおいて、整流制御回路200は、交流電源1から破線Hで示した電流経路によりリアクトル61に蓄積される磁気的なエネルギと、破線Lで示した電流経路により放出される磁気的なエネルギとが等しくなるように制御する。これにより、交流電源1の出力電圧が昇降圧型整流回路50の出力電圧Vdcより高くても、電圧Vdcが、電圧指示信号Vdcinで定められた交流電源1の交流振幅電圧値より低い電圧に制御される。ところで、信号PWMXがHighの状態で維持される時間が、リアクトル61に蓄積された磁気的なエネルギの放出が完了するまでの時間に比べて長い場合、リアクトル61に流れる電流は、破線Lで示す方向とは逆向きに流れてしまう。このとき、平滑コンデンサ62、63、64に蓄積された電荷が放電されてしまい、昇降圧型整流回路50の出力電圧の低下や脈動成分の増大に繋がるおそれがある。そこで、本実施の形態では、整流制御回路200において、リアクトル61に流れる電流を電流センサ60で検出するとともに、検出した電流を絶対値回路117により電圧VIRに変換してドライブロジック回路108に入力する構成としている。そして、ドライブロジック回路108は、電圧VIRが略0Vである場合、スイッチング素子51またはスイッチング素子52に入力する信号PWMXをHighからLowに切り替える。即ち、リアクトル61に流れる電流が略0Aになった時点で、信号PWMXをHighからLowに切り替える。このように、信号PWMXをLowに切り替えることにより、スイッチング素子52が、導通モードから逆導通モード1に切り替わるので、電流が破線Lで示す方向とは逆方向に流れてしまうことを防止でき、平滑コンデンサ62,63,64が放電してしまうことを防止できる。<2-2>二倍整流方式による動作昇降圧型整流回路50が、二倍整流動作を行う場合について説明する。まず、整流制御回路200に含まれるドライブロジック回路108が、制御指示回路40から一倍整流方式を示す整流方式切り替え信号Rrectswを受信すると、ドライブロジック回路108は、昇降圧型整流回路50に対して、二倍整流方式で動作させる制御信号を出力する。この後で、昇降圧型整流回路50が、降圧動作を行う場合を昇圧動作を行う場合とに分けて説明する。この実施の形態1においては、整流制御回路200は、昇降圧型整流回路50に昇圧動作のみを行わせ、降圧動作と昇圧動作との間での動作切り替えを行わない。二倍整流方式で昇圧動作を行う場合において、昇降圧型整流回路50を構成する、デュアルゲート型のスイッチング素子51乃至56,59,65の各ゲートに入力する制御信号の時間波形と、シングルゲート型のスイッチング素子57,58の各ゲートに入力する制御信号の時間波形とを図11示す。図11に示すように、整流制御回路200は、スイッチング素子52,54,56の2つのゲートにオフ信号Lowを入力する。言い換えれば、スイッチング素子52,54,56の2つのゲートについてゲートソース間を短絡した状態にする。これにより、スイッチング素子52,54,56が遮断モードで維持される。また、整流制御回路200は、スイッチング素子55,65の2つのゲートにオン信号Highを入力する。言い換えれば、スイッチング素子55,65の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上で維持する。これにより、スイッチング素子55,65が導通モードで維持される。これにより、平滑コンデンサ62と63は、交流電源1の極性が正の場合、平滑コンデンサ62だけが充電され、交流電源1の極性が負の場合、平滑コンデンサ63だけが充電される。そして、2つの平滑コンデンサ62,63それぞれの両端間の電圧が足し合わされてなる電圧が出力される構成とすることで、二倍整流方式の動作が実現される。ここで、平滑コンデンサ64は、平滑コンデンサ62,63それぞれの両端間の電圧に含まれるリップルを除去する役割を担う。また、図11に示すように、整流制御回路200は、交流電源1の出力電圧の極性が正の場合、スイッチング素子53の2つのゲートにオフ信号Lowを入力し、スイッチング素子53の2つのゲートについてゲートソース間を短絡した状態にしてスイッチング素子53を遮断モードとする。一方、極性が負の場合、スイッチング素子53の2つのゲートにオン信号Highを入力し、スイッチング素子53の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上にしてスイッチング素子53を導通モードとする。ここで、交流電源1の出力電圧の極性が正であるとは、図12における交流電源1の第1の出力端子が高電位側であり第2の出力端子が低電位側であることを意味し、一方、交流電源1の出力電圧の極性が負であるとは、図12における交流電源1の第1の出力端子が低電位側であり第2の出力端子が高電位側であることを意味する。ここにおいて、整流制御回路200のドライブロジック回路108は、第2コンパレータ118から出力される信号PNと、第1コンパレータ107から出力される信号DRとに基づいて、交流電源1の出力電圧の極性を検知する。また、図11に示すように、整流制御回路200は、交流電源1の出力電圧の極性が正の場合、スイッチング素子51の2つのゲートにオン信号Highを入力し、スイッチング素子51の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上にしてスイッチング素子51を導通モードとする。一方、極性が負の場合、スイッチング素子51の2つのゲートにオフ信号Lowを入力し、スイッチング素子51の2つのゲートについてゲートソース間を短絡した状態としてスイッチング素子51を遮断モードとする。つまり、スイッチング素子53とスイッチング素子51とは、交流電源1の出力電圧の半周期毎に遮断モードと導通モードとを繰り返し、スイッチング素子53とスイッチング素子51とでは、遮断モード、導通モードになるタイミングが半周期だけずれている。また、図11に示すように、整流制御回路200は、交流電源1の出力電圧の極性が正の場合、スイッチング素子57のゲートに信号PWMを入力する。一方、極性が負の場合、スイッチング素子57のゲートにオフ信号Lowを入力する。また、整流制御回路200は、交流電源1の出力電圧の極性が正の場合、スイッチング素子58のゲートにオフ信号Lowを入力する。一方、極性が負の場合、スイッチング素子58のゲートに信号PWMを入力する。更に、整流制御回路200は、交流電源1の出力電圧の極性が正の場合、スイッチング素子59のゲートAにオン信号Highを入力するとともにゲートBに信号PWMXを入力する。一方、極性が負の場合、スイッチング素子59のゲートAに信号PWMXを入力するとともにゲートBにオン信号Highを入力する。これにより、交流電源1の出力電圧の極性が正の場合、スイッチング素子57とスイッチング素子59とが、交互にオンオフする形でスイッチング動作をし、交流電源1の出力電圧の極性が負の場合、スイッチング素子58とスイッチング素子59とが、交互にオンオフする形でスイッチング動作することになる。次に、図12aおよびbに基づいて、二倍整流動作時における昇降圧型整流回路50内の電流の流れについて説明する。図12aに、交流電源1の出力電圧の極性が正の場合における昇降圧型整流回路50内の電流の流れを示し、図12bに、交流電源1の出力電圧の極性が負の場合における昇降圧型整流回路50内の電流の流れを示す。図12aにおいて、破線Hは、信号PWMがHighで、信号PWMXがLowの状態における電流の流れを示している。破線Hが示すように、電流は、交流電源1の正の出力端子からスイッチング素子51、スイッチング素子65、スイッチング素子57、リアクトル61、スイッチング素子55の順に経由して、交流電源1の第2の出力端子へ流れ込む。この場合、交流電源1は、リアクトル61に磁気的エネルギを蓄積している。図12aにおいて、破線Lは、信号PWMがLowで、信号PWMXがHighの状態における電流の流れを示している。破線Lが示すように、電流は、交流電源1の第1の出力端子からスイッチング素子51、スイッチング素子65、平滑コンデンサ62、スイッチング素子59、リアクトル61、スイッチング素子55の順に経由して、交流電源1の第2の出力端子へ流れ込む。この場合、リアクトル61から磁気的なエネルギが放出され、平滑コンデンサ62に電荷が充電される。これにより、平滑コンデンサ62の両端間の電圧は、交流電源1の電圧振幅よりも大きい電圧に昇圧されることになる。図12bにおいて、破線Hは、信号PWMがHighで、信号PWMXがLowの状態における電流の流れを示している。破線Hが示すように、電流は、交流電源1の第2の出力端子からスイッチング素子55、リアクトル61、スイッチング素子58、スイッチング素子53の順に経由して、交流電源1の第1の出力端子へ流れこむ。この場合、交流電源1は、リアクトル61に磁気的なエネルギを蓄積する。図12bにおいて、破線Lは、信号PWMがLowで、信号PWMXがHighの状態における電流の流れを示している。破線Lが示すように、電流は、交流電源1の第2の出力端子からスイッチング素子55、リアクトル61、スイッチング素子59、平滑コンデンサ63、スイッチング素子53の順に経由して交流電源1の第1の出力端子へ流れ込む。この場合、リアクトル61から磁気的なエネルギが放出され、平滑コンデンサ63に電荷が充電される。これにより、平滑コンデンサ63の両端間の電圧は、交流電源1の電圧振幅よりも大きい電圧に昇圧されることになる。ここで、昇降圧型整流回路50の出力電圧Vdcは、この2つの平滑コンデンサ62,63の両端間の電圧の和であり、各平滑コンデンサ62,63の両端間の電圧は、前述のように交流電源1の電圧振幅よりも大きい。従って、昇降圧型整流回路50の出力電圧Vdcは、交流電源1の出力電圧の電圧振幅の2倍よりも大きい値となる。ここにおいて、整流制御回路200は、交流電源1から破線Hで示した電流経路によりリアクトル61に蓄積される磁気的なエネルギと、破線Lで示した電流経路により放出される磁気的なエネルギとが等しくなるように制御する。これにより、昇降圧型整流回路50の出力電圧が、電圧指示信号Vdcinで定められた電圧で定値制御される。結局、本実施の形態に係る昇降圧型整流回路50は、図13に示すように、一倍整流方式の動作により、0V近辺から交流電源1の電圧振幅V1の2倍程度の電圧V2までの電圧範囲において、出力電圧Viを増加させるように制御することができる。そして、二倍整流方式の動作により、交流電源1の電圧振幅の2倍の電圧V2以上の電圧範囲において、出力電圧Viを増加させるように制御することができる。これにより、昇降圧型整流回路50は、図18に示す構成の昇圧型整流回路1050に比べて、出力電圧の可変範囲が拡大されている。また、この昇降圧型整流回路50をインバータ3に接続すれば、インバータ3への入力電圧を広い電圧範囲で変化させることができるので、インバータ3をPAM方式で駆動させながらも出力電圧の可変範囲を拡大することができる。これにより、モータ4の回転域の下限から上限までのほぼすべての回転域において、インバータ3への入力電圧をモータ4の回転域に対応する電圧としてインバータ3をPAM方式で駆動させることができる。従って、インバータ3の入力電圧出力電圧Viを必要最小限の大きさとすることができるので、インバータ3を構成する各スイッチング素子31,32,33,34,35,36のソースドレイン間に加わる電圧を低くできるから、各スイッチング素子31,32,33,34,35,36でのスイッチング損失を低減することができる。また、昇降圧型整流回路50は、出力電圧Viが小さいほど出力電圧Viに含まれる脈流成分の大きさが小さくなる。この出力電圧インバータ3への入力電圧Viに含まれる脈流成分は、インバータ3の出力電流モータ4の駆動電流にも脈流成分として含まれることになる。従って、本実施の形態のように、出力電圧Viをできるだけ小さくすることにより、その分、モータ4の駆動電流に含まれる脈流成分を低減することができるので、モータ4で生じる鉄損を低減することができるという利点もある。また、一倍整流方式による動作、二倍整流方式による動作、昇圧動作および降圧動作を組み合わせて広い電圧範囲で出力電圧を変化させる構成とすることにより、昇圧動作に求められる昇圧率を比較的狭い範囲に限定できるので、リアクトル61の設計を容易にできる。<実施の形態2>本実施の形態に係るモータ駆動システムの構成は、実施の形態1と同様なので説明を省略する。本実施の形態に係るモータ駆動システムは、整流制御回路200が、昇降圧型整流回路50に、二倍整流方式で降圧動作を行わせ、一倍整流方式で昇圧動作を行わせない点が実施の形態1とは相違する。ここでは、実施の形態1との相違点である二倍整流方式での降圧動作のみについて説明する。なお、本実施の形態に係るモータ駆動システムの構成、一倍整流方式での降圧動作並びに二倍整流方式での昇圧動作については、実施の形態1と同様なのでここでは説明を省略する。まず、整流制御回路200に含まれるドライブロジック回路108が、制御指示回路40から二倍整流方式を示す整流方式切り替え信号Rrectswを受信すると、ドライブロジック回路108は、昇降圧型整流回路50に対して、二倍整流方式で動作させる制御信号を出力する。ここにおいて、整流制御回路200では、交流電源1の出力電圧を全波整流して得られる信号と、昇降圧型整流回路50の出力電圧Vdcとの大小関係に基づいて、昇降圧型整流回路50を降圧動作させるか昇圧動作させるかを決定する。なお、整流制御回路200は、制御指示回路40から一倍整流方式を示す整流方式切り替え信号Rrectswを受信すると、昇降圧型整流回路50に降圧動作のみを行わせ、降圧動作と昇圧動作との間での動作切り替えを行わない。二倍整流方式で降圧動作を行う場合において、昇降圧型整流回路50を構成する、デュアルゲート型のスイッチング素子51乃至56,59,65の各ゲートに入力する制御信号の時間波形と、シングルゲート型のスイッチング素子57,58の各ゲートに入力する制御信号の時間波形とを図14示す。図14に示すように、整流制御回路200は、スイッチング素子56の2つのゲートにオフ信号Lowを入力し続ける。言い換えれば、スイッチング素子56の2つのゲートについてゲートソース間を短絡した状態で維持する。これにより、スイッチング素子56が遮断モードで維持される。また、整流制御回路200は、スイッチング素子55,59,65の2つのゲートにオン信号Highを入力し続ける。言い換えれば、スイッチング素子55,59,65の2つのゲートについてゲートソース間の電圧Vgsを閾値電圧Vth以上で維持する。これにより、スイッチング素子55,59,65が導通モードで維持される。これにより、平滑コンデンサ62と63は、交流電源1の極性が正の場合、平滑コンデンサ62だけが充電され、交流電源1の極性が負の場合、平滑コンデンサ63だけが充電される。そして、2つの平滑コンデンサ62,63それぞれの両端間の電圧が足し合わされてなる電圧が出力される構成とすることで、二倍整流方式の動作が実現される。ここで、平滑コンデンサ64は、平滑コンデンサ62,63それぞれの両端間の電圧に含まれるリップルを除去する役割を担う。また、図14に示すように、整流制御回路200は、交流電源1の出力電圧の極性が正の場合、スイッチング素子51のゲートAに信号PWMを入力し、ゲートBにオン信号Highを入力するとともに、スイッチング素子52のゲートAにオン信号Highを入力し、ゲートBに信号PWMXを入力する。一方、極性が負の場合、スイッチング素子51,52それぞれの2つのゲートにオフ信号Lowを入力し、スイッチング素子51,52の2つのゲートをソースと短絡した状態としてスイッチング素子51,52を遮断モードとする。ここにおいて、整流制御回路200のドライブロジック回路108は、第2コンパレータ118から出力される信号PNと、第1コンパレータ107から出力される信号DRとに基づいて、交流電源1の出力電圧の極性を検知する。また、図14に示すように、整流制御回路200は、交流電源1の出力電圧の極性が正の場合、スイッチング素子53,54それぞれの2つのゲートにオフ信号Lowを入力し、スイッチング素子53,54の2つのゲートをソースと短絡した状態としてスイッチング素子53,54を遮断モードとする。一方、極性が負の場合、スイッチング素子53のゲートAに信号PWMを入力し、ゲートBにオン信号Highを入力するとともに、スイッチング素子54のゲートAにオン信号Highを入力し、ゲートBに信号PWMXを入力する。つまり、スイッチング素子51,52とスイッチング素子53,54とは、交流電源1の出力電圧の半周期毎に遮断モードを繰り返し、スイッチング素子51,52とスイッチング素子53,54とでは、遮断モードになるタイミングが半周期だけずれている。これにより、交流電源1の出力電圧の極性が正の場合、スイッチング素子51とスイッチング素子52とが、交互にオンオフする形でスイッチング動作をし、交流電源1の出力電圧の極性が負の場合、スイッチング素子53とスイッチング素子54とが、交互にオンオフする形でスイッチング動作することになる。また、図14に示すように、整流制御回路200は、スイッチング素子57,58のゲートにオフ信号Lowを入力し続ける。言い換えれば、スイッチング素子57,58のゲートソース間を短絡した状態で維持する。これにより、スイッチング素子57,58が遮断モードで維持される。次に、図15aおよびbに基づいて、二倍整流動作時における昇降圧型整流回路50内の電流の流れについて説明する。図15aに、交流電源1の出力電圧の極性が正の場合における昇降圧型整流回路50内の電流の流れを示し、図15bに、交流電源1の出力電圧の極性が負の場合における昇降圧型整流回路50内の電流の流れを示す。図15aにおいて、破線Hは、信号PWMがHighで、信号PWMXがLowの状態における電流の流れを示している。破線Hが示すように、電流は、交流電源1の第1の出力端子からスイッチング素子51、スイッチング素子65、平滑コンデンサ62、スイッチング素子59、リアクトル61、スイッチング素子55の順に経由して、交流電源1の第2の出力端子へ流れ込む。この場合、交流電源1は、平滑コンデンサ62を充電しながらも、リアクトル61に磁気的エネルギを蓄積している。図15aにおいて、破線Lは、信号PWMがLowで、信号PWMXがHighの状態における電流の流れを示している。破線Lが示すように、電流は、リアクトル61からスイッチング素子55、スイッチング素子52、スイッチング素子65、平滑コンデンサ62、スイッチング素子59の順に経由して、リアクトル61に戻り、交流電源1を経由しない。この場合、交流電源1は、リアクトル61に電流を流すことができないので、リアクトル61に磁気的なエネルギを蓄積させることができない。ここでは、リアクトル61に蓄積された磁気的なエネルギが、破線Lの電流の経路を介して放出される。図15bにおいて、破線Hは、信号PWMがHighで、信号PWMXがLowの状態における電流の流れを示している。破線Hが示すように、電流は、交流電源1の第2の出力端子からスイッチング素子55、リアクトル61、スイッチング素子59、平滑コンデンサ63、スイッチング素子53の順に経由して、交流電源1の第1の出力端子へ流れこむ。この場合、交流電源1は、平滑コンデンサ62を充電しながらも、リアクトル61に磁気的エネルギを蓄積している。図15bにおいて、破線Lは、信号PWMがLowで、信号PWMXがHighの状態における電流の流れを示している。破線Lが示すように、電流は、リアクトル61からスイッチング素子59、平滑コンデンサ63、スイッチング素子54、スイッチング素子55の順に経由しての順に経由してリアクトル61に戻り、交流電源1を経由しない。この場合、交流電源1は、リアクトル61に電流を流すことができないので、リアクトル61に磁気的なエネルギを蓄積させることができない。ここでは、リアクトル61に蓄積された磁気的なエネルギが、破線Lの電流の経路を介して放出される。ここで、昇降圧型整流回路50の出力電圧Vdcは、この2つの平滑コンデンサ62,63の両端間の電圧の和となる。そして、各平滑コンデンサ62,63の両端間の電圧は、交流電源1の電圧振幅よりも小さくなる。従って、昇降圧型整流回路50の出力電圧Vdcは、交流電源1の出力電圧の電圧振幅の2倍よりも小さい値となる。結局、本実施の形態に係る昇降圧型整流回路50は、図16に示すように、一倍整流方式の動作により、0V近辺から交流電源1の電圧振幅V1までの電圧範囲において、出力電圧Viを増加させるように制御することができる。そして、二倍整流方式の動作により、交流電源1の電圧振幅の2倍の電圧V2を中心として交流電源1の電圧振幅V1から当該電圧振幅の2倍以上までの電圧範囲において、出力電圧Viを増加させるように制御することができる。この昇降圧型整流回路50をインバータ3に接続すれば、インバータ3への入力電圧を広い電圧範囲で変化させることができるので、昇降圧型整流回路50が接続されるインバータ3について、PAM方式で駆動させながらも広い電圧範囲で出力電圧を変化させることができる。これにより、実施の形態1と同様に、モータ4の回転域の下限から上限までのほぼすべての回転域において、インバータ3への入力電圧をモータ4の回転域に対応する電圧としてインバータ3をPAM方式で駆動させることができ、インバータ3の入力電圧出力電圧Viを必要最小限の大きさとすることができるので、インバータ3のスイッチング素子31乃至36でのスイッチング損失を低減することができる。また、昇降圧型整流回路50は、出力電圧Viが小さいほど出力電圧Viに含まれる脈流成分の大きさが小さくなる。この出力電圧インバータ3への入力電圧Viに含まれる脈流成分は、インバータ3の出力電流モータ4の駆動電流にも脈流成分として含まれることになる。従って、本実施の形態のように、出力電圧Viをできるだけ小さくすることにより、その分、モータ4の駆動電流に含まれる脈流成分を低減することができるので、モータ4で生じる鉄損を低減することができるという利点もある。<変形例>1実施の形態1および2では、インバータ3への入力電圧が交流電源1の出力電圧の電圧振幅V1から当該電圧振幅の2倍の電圧V2までの電圧範囲を一倍整流方式の昇圧動作または二倍整流方式の降圧動作により出力する昇降圧型整流回路50の例について説明したが、これに限定されるものではない。例えば、図17に示すように、電圧V1よりも大きく且つ電圧V2よりも小さい規定の電圧V3を設定して、電圧V1から電圧V3までの間の電圧範囲を一倍整流方式の昇圧動作により出力し、電圧V3から電圧V2までの間の電圧範囲を二倍整流方式の降圧動作により出力するようにしてもよい。2実施の形態1および2では、スイッチング素子57,58として、シングルゲート型FETを用いる例について説明したが、これに限定されるものではなく、デュアルゲート型FETを用いてもよい。"