デジタル信号発生回路から出力されたnnは1より大きい自然数ビットのデジタル信号の各ビットに接続され、転送制御回路によって制御される第1~第nのスイッチと、前記第1~第nのスイッチを介して入力された前記nビットのデジタル信号を、ビット毎に保持する第1~第nのメモリが直列に接続された第1のメモリ回路と、デジタル信号を保持する第n1~第mmは2より大きい自然数のメモリが直列に接続され、前記第1のメモリ回路内の第nのメモリの出力信号が、初段の前記第n1のメモリに入力される第2のメモリ回路と、前記第2のメモリ回路内の第n1~第mのメモリのそれぞれの出力信号が接続され、読み出し制御回路によって制御される第n1~第mのスイッチと、を備え、前記第1のメモリ回路と前記第2のメモリ回路とは、それぞれ、第iiは1より大きく、nまたはmまでの自然数のメモリが保持しているデジタル信号を次段の第i1のメモリに転送するように前記転送制御回路によって制御され、前記デジタル信号発生回路から出力された前記nビットのデジタル信号が、前記第1のメモリ回路から前記第2のメモリ回路に転送された後に、前記第n1~第mのスイッチを介して出力される、ことを特徴とする信号転送回路。光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素部と、前記画素部からの前記画素信号の読み出しを制御するタイミング制御回路と、前記画素部から読み出した前記画素信号をアナログデジタル変換したデジタル信号を出力するAD変換器と、請求項1に記載の信号転送回路と、前記信号転送回路から出力されたデジタル値を順次出力させる水平読み出し回路と、を備え、前記AD変換器を、前記信号転送回路にデジタル信号を出力するデジタル信号発生回路とし、前記タイミング制御回路を、前記信号転送回路へのデジタル信号の入力、および前記信号転送回路内のデジタル信号の転送を制御する転送制御回路とし、前記水平読み出し回路を、前記信号転送回路からのデジタル信号の出力を制御する読み出し制御回路として動作させる、ことを特徴とする撮像装置。デジタル信号を入力する前記デジタル信号発生回路として、円環状に接続された複数の遅延ユニットを有し、アナログ入力電圧の大きさに応じた遅延時間でパルス信号が周回する円環遅延回路と、前記パルス信号が前記円環遅延回路を周回した周回数を計測するカウンタと、を具備し、前記円環遅延回路内のそれぞれの前記遅延ユニットの出力と、前記カウンタの出力とをそれぞれデジタル信号として出力するAD変換器、をさらに備える、ことを特徴とする請求項1に記載の信号転送回路。前記タイミング制御回路は、前記信号転送回路に入力するデジタル信号の信号線数より少ない数の第1の制御信号によって、前記信号転送回路内の第1~第nのスイッチを制御し、前記信号転送回路内で転送するデジタル信号の信号線数より少ない数の第2の制御信号によって、前記信号転送回路内の第1のメモリ回路および第2のメモリ回路を制御する、ことを特徴とする請求項2に記載の撮像装置。前記第1の制御信号によって、前記信号転送回路内の前記第1~第nのスイッチの全てを制御し、前記第2の制御信号によって、前記信号転送回路内の前記第1のメモリ回路内の第1~第nのメモリの全て、および前記第2のメモリ回路内の第n1~第mのメモリの全てを制御する、ことを特徴とする請求項4に記載の撮像装置。前記画素部の列毎に複数の前記AD変換器と複数の前記信号転送回路とを配置し、前記タイミング制御回路は、該タイミング制御回路から出力する前記第1の制御信号と前記第2の制御信号とによって、前記画素部の列毎に配置された全ての前記信号転送回路を制御し、前記水平読み出し回路は、複数の前記信号転送回路から順次デジタル値を出力させる、ことを特徴とする請求項5に記載の撮像装置。前記第1~第nのメモリ、および前記第n1~第mのメモリのそれぞれは、1つのフィードバックループによって、前記デジタル信号を、ビット毎に保持する、ことを特徴とする請求項2に記載の撮像装置。しかしながら、上述のようなラッチ回路211からメモリ回路311にデジタル信号信号情報を転送する信号転送回路には、以下のような問題がある。すなわち、上述のような信号転送回路では、信号転送線411に、カラム方向に配置されたラッチ回路211内の全てのラッチラッチbit1~bitnと、メモリ回路311内の全てのメモリメモリbit1~bitnとを接続しているため、信号転送線411の配線長が長く、寄生抵抗が大きい。また、信号転送線411に接続されたスイッチSWL1~SWLn、スイッチSWM1~SWMnは、寄生容量となる。このような寄生抵抗や寄生容量などの負荷が、デジタル信号を高速に転送しようとした場合に、転送するデジタル信号を劣化させ、デジタル信号信号情報を破壊する要因となってしまうという問題がある。本発明は、上記の課題認識に基づいてなされたものであり、デジタル信号を高速に転送する場合においても、転送するデジタル信号を劣化させずに、確実に信号情報を転送することができる信号転送回路を提供することを目的としている。上記の課題を解決するため、本発明の信号転送回路は、デジタル信号発生回路から出力されたnnは1より大きい自然数ビットのデジタル信号の各ビットに接続され、転送制御回路によって制御される第1~第nのスイッチと、前記第1~第nのスイッチを介して入力された前記nビットのデジタル信号を、ビット毎に保持する第1~第nのメモリが直列に接続された第1のメモリ回路と、デジタル信号を保持する第n1~第mmは2より大きい自然数のメモリが直列に接続され、前記第1のメモリ回路内の第nのメモリの出力信号が、初段の前記第n1のメモリに入力される第2のメモリ回路と、前記第2のメモリ回路内の第n1~第mのメモリのそれぞれの出力信号が接続され、読み出し制御回路によって制御される第n1~第mのスイッチと、を備え、前記第1のメモリ回路と前記第2のメモリ回路とは、それぞれ、第iiは1より大きく、nまたはmまでの自然数のメモリが保持しているデジタル信号を次段の第i1のメモリに転送するように前記転送制御回路によって制御され、前記デジタル信号発生回路から出力された前記nビットのデジタル信号が、前記第1のメモリ回路から前記第2のメモリ回路に転送された後に、前記第n1~第mのスイッチを介して出力される、ことを特徴とする。また、本発明の撮像装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素部と、前記画素部からの前記画素信号の読み出しを制御するタイミング制御回路と、前記画素部から読み出した前記画素信号をアナログデジタル変換したデジタル信号を出力するAD変換器と、請求項1に記載の信号転送回路と、前記信号転送回路から出力されたデジタル値を順次出力させる水平読み出し回路と、を備え、前記AD変換器を、前記信号転送回路にデジタル信号を出力するデジタル信号発生回路とし、前記タイミング制御回路を、前記信号転送回路へのデジタル信号の入力、および前記信号転送回路内のデジタル信号の転送を制御する転送制御回路とし、前記水平読み出し回路を、前記信号転送回路からのデジタル信号の出力を制御する読み出し制御回路として動作させる、ことを特徴とする。また、本発明の信号転送回路は、デジタル信号を入力する前記デジタル信号発生回路として、円環状に接続された複数の遅延ユニットを有し、アナログ入力電圧の大きさに応じた遅延時間でパルス信号が周回する円環遅延回路と、前記パルス信号が前記円環遅延回路を周回した周回数を計測するカウンタと、を具備し、前記円環遅延回路内のそれぞれの前記遅延ユニットの出力と、前記カウンタの出力とをそれぞれデジタル信号として出力するAD変換器、をさらに備える、ことを特徴とする。また、本発明の撮像装置の前記タイミング制御回路は、前記信号転送回路に入力するデジタル信号の信号線数より少ない数の第1の制御信号によって、前記信号転送回路内の第1~第nのスイッチを制御し、前記信号転送回路内で転送するデジタル信号の信号線数より少ない数の第2の制御信号によって、前記信号転送回路内の第1のメモリ回路および第2のメモリ回路を制御する、ことを特徴とする。また、本発明の撮像装置は、前記第1の制御信号によって、前記信号転送回路内の前記第1~第nのスイッチの全てを制御し、前記第2の制御信号によって、前記信号転送回路内の前記第1のメモリ回路内の第1~第nのメモリの全て、および前記第2のメモリ回路内の第n1~第mのメモリの全てを制御する、ことを特徴とする。また、本発明の撮像装置は、前記画素部の列毎に複数の前記AD変換器と複数の前記信号転送回路とを配置し、前記タイミング制御回路は、該タイミング制御回路から出力する前記第1の制御信号と前記第2の制御信号とによって、前記画素部の列毎に配置された全ての前記信号転送回路を制御し、前記水平読み出し回路は、複数の前記信号転送回路から順次デジタル値を出力させる、ことを特徴とする。また、本発明の撮像装置の前記第1~第nのメモリ、および前記第n1~第mのメモリのそれぞれは、1つのフィードバックループによって、前記デジタル信号を、ビット毎に保持する、ことを特徴とする。本発明によれば、デジタル信号を高速に転送する場合においても、転送するデジタル信号を劣化させずに、確実に信号情報を転送することができるという効果が得られる。<第1の実施形態>以下、本発明の実施形態について、図面を参照して説明する。図1は、本第1の実施形態による信号転送回路の詳細な構成の一例を示した回路接続図である。図1に示した信号転送回路は、スイッチSWLatと、ラッチ回路201と、信号転送線104と、メモリ回路301と、スイッチSWoutとから構成される。ラッチ回路201内のラッチbit1~bitnの回路構成と、メモリ回路301内のメモリbit1~bitnの回路構成とは、それぞれ同様の回路構成である。ただし、ラッチ回路201には、AD変換回路など、デジタル信号を出力するデジタル信号発生回路から出力されたデジタル信号が入力され、メモリ回路301は保持したデジタル信号を外部に出力するという機能の違いから、スイッチSWLatまたはスイッチSWoutが接続されている位置が異なる。なお、図1に示した各構成要素の符号に続く:括弧内に示した数字は、デジタル信号のビットbitを表す。例えば、デジタル信号の2ビット目は、2と表す。まず、ラッチbit1~bitnと、メモリbit1~bitnとにおいて、共通の構成について説明する。なお、以下の説明においては、ラッチbit1~bitnと、メモリbit1~bitnとを、ビット回路という。ビット回路は、複数の反転回路NOT1~NOT4と、複数のスイッチSW1~SW3およびスイッチxSW3とから構成される。反転回路NOT1は、入力端子にスイッチSW2の出力側の一端が接続され、出力端子は反転回路NOT2の入力端子とスイッチSW3の入力側の一端に接続されている。また、反転回路NOT2は、入力端子に反転回路NOT1の出力が接続され、出力端子はスイッチSW2の入力側の一端に接続されている。また、反転回路NOT3は、入力端子にスイッチSW3およびスイッチxSW3の出力側の一端が接続され、出力端子は反転回路NOT4の入力端子とスイッチSW1の入力側の一端に接続されている。また、反転回路NOT4は、入力端子に反転回路NOT3の出力が接続され、出力端子はスイッチxSW3の入力側の一端に接続されている。続いて、ラッチbit1~bitnとして使用されるビット回路と、メモリbit1~bitnとして使用されるビット回路との接続について説明する。ラッチbit1~bitnとして使用されるビット回路は、反転回路NOT1の入力端子に、さらに、スイッチSWLatの出力側の一端が接続され、スイッチSWLatを介してデジタル信号発生回路から出力されたデジタル信号が入力されるよう構成されている。また、ラッチbit2~bitnとして使用されるビット回路は、反転回路NOT1の入力端子に、さらに、ラッチbit1~bitn-1のスイッチSW1の出力側の一端が接続され、ラッチbit1~bitnが全て直列例えば、数珠つなぎに接続されている。また、メモリbit1~bitnとして使用されるビット回路は、反転回路NOT3の出力端子に、さらに、スイッチSWoutの入力側の一端が接続され、ビット回路に保持したデジタル信号が、スイッチSWoutを介して外部に出力されるよう構成されている。また、メモリbit2~bitnとして使用されるビット回路は、反転回路NOT1の入力端子に、さらに、メモリbit1~bitn-1のスイッチSW1の出力側の一端が接続され、メモリbit1~bitnが全て直列例えば、数珠つなぎに接続されている。そして、ラッチbitnのスイッチSW1の出力側の一端は、信号転送線104に接続され、信号転送線104は、さらに、メモリbit1の反転回路NOT1の入力端子に接続される。このように、図1に示した信号転送回路では、ラッチ回路201内のラッチbit1~bitnおよびメモリ回路301内のメモリbit1~bitnが、:括弧内に示したデジタル信号のビットbit順にそれぞれ接続され、さらにラッチ回路201とメモリ回路301とが信号転送線104を介して接続されている。次に、図1および図2を参照して信号転送回路におけるデジタル信号信号情報の転送制御について説明する。図2は、本第1の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。図2に示したタイミングチャートにおいては、図1に示した信号転送回路のラッチ回路201に保持した信号情報を、メモリ回路301に順次転送する際の駆動タイミングを示している。本第1の実施形態の信号転送回路におけるデジタル信号信号情報の転送制御においては、図示しないタイミング制御回路から入力される駆動制御信号によって各スイッチスイッチSWLat、スイッチSWout、スイッチSW1~SW3、およびスイッチxSW3のONまたはOFFが制御される。以下の説明においては、図1に示した信号転送回路の各スイッチが、タイミング制御回路からの駆動制御信号がHレベルで、接続ONの状態となり、Lレベルで、切断OFFの状態となるものとして説明する。そして、デジタル信号信号情報の転送制御を各スイッチの状態ONまたはOFFに基づいて説明し、タイミング制御回路から入力される駆動制御信号のレベルを、併記して説明する。まず、スイッチSW1~SW3がOFF駆動制御信号がLレベル、スイッチxSW3がON駆動制御信号がHレベルの状態で、スイッチSWLatをON駆動制御信号をHレベルとして、デジタル信号のラッチ動作を行う。このラッチ動作により、デジタル信号発生回路から出力されたデジタル信号が、ラッチbit1~bitnの反転回路NOT1の入力端子に入力されるタイミングt1。その後、スイッチSWLatをOFF駆動制御信号をLレベルとし、データ転送動作期間が開始するタイミングにおいて、スイッチSW2をON駆動制御信号をHレベルとする。これにより、反転回路NOT1と反転回路NOT2とによって、ラッチbit1~bitnのビット回路内にそれぞれフィードバックループが構成され、デジタル信号発生回路から出力されたデジタル信号が保持されるタイミングt2。そして、データ保持動作として、スイッチSW3をON駆動制御信号をHレベル、スイッチxSW3をOFF駆動制御信号をLレベルとする。これにより、反転回路NOT1の出力が、反転回路NOT3に入力されるタイミングt3。その後、スイッチSW3をOFF駆動制御信号をLレベル、スイッチxSW3をON駆動制御信号をHレベルする。これにより、反転回路NOT3と反転回路NOT4とによって、ラッチbit1~bitnのビット回路内にそれぞれフィードバックループが構成され、反転回路NOT1と反転回路NOT1とのフィードバックループによって保持していたデジタル信号が保持されるタイミングt4。その後、データ転送動作期間において、ラッチbit1~bitnに保持したデジタル信号の、メモリbit1~bitnへの転送を開始する。デジタル信号の転送においては、まず、第1の転送動作として、スイッチSW1をON駆動制御信号をHレベル、スイッチSW2がOFF駆動制御信号をLレベルとする。これにより、反転回路NOT3の出力が、接続されている他のビット回路の反転回路NOT1に入力されるタイミングt5。その後、スイッチSW1をOFF駆動制御信号をLレベル、スイッチSW2をON駆動制御信号をHレベルとする。これにより、ビット回路内の反転回路NOT1と反転回路NOT2によるフィードバックループによって、転送されたデジタル信号が保持されるタイミングt6。この第1の転送動作によって、例えば、ラッチbit1が保持していたデジタル信号が、ラッチbit2に移動され、ラッチbit2が保持していたデジタル信号が、ラッチbit3に移動される。また、ラッチbitnが保持していたデジタル信号は、メモリbit1に移動する。すなわち、各ビット回路に保持していたデジタル信号が、順次、隣のビット回路に転送シフトされる。さらに、第2の転送動作として、スイッチSW3をON駆動制御信号をHレベル、スイッチxSW3をOFF駆動制御信号をLレベルとする。これにより、反転回路NOT1の出力が、反転回路NOT3に入力される。タイミングt7。その後、スイッチSW3をOFF駆動制御信号をLレベル、スイッチxSW3をON駆動制御信号をHレベルすることにより、反転回路NOT3と反転回路NOT4とによって、ラッチbit1~bitnのビット回路内にそれぞれフィードバックループが構成され、反転回路NOT1と反転回路NOT1とのフィードバックループによって保持していたデジタル信号が保持されるタイミングt8。以降、データ転送動作期間において、第1の転送動作および第2の転送動作を、ラッチbit1が保持したデジタル信号が、メモリbit1に移動するまで繰り返し行い、デジタル信号発生回路から出力されたデジタル信号をラッチbit1~bitnからメモリbit1~bitnに移動転送させる。その後、スイッチSWoutをON駆動制御信号をHレベルとし、メモリbit1~bitn内の反転回路NOT3の出力を、外部に出力するタイミングt9。上記に述べたとおり、本第1の実施形態の信号転送回路によれば、デジタル信号発生回路から出力されたデジタル信号を、確実にラッチ回路201からメモリ回路301に転送することができる。また、本第1の実施形態の信号転送回路においては、各ビット回路がデジタル信号を転送する際に接続される回路は、次段のビット回路のみであるため、ビット回路間の配線長を短くすることができ、各ビット回路間の信号線の寄生抵抗を小さくすることができる。また、ビット回路間に接続されているスイッチは、スイッチSWLatまたはスイッチSWoutのみである。さらに、各ビット回路内のスイッチを考慮した場合においても、スイッチSW1とスイッチSW2とが増加するのみである。このため、本第1の実施形態の信号転送回路における各ビット回路間の信号線の寄生容量を小さくすることができる。従って、本第1の実施形態の信号転送回路における寄生抵抗や寄生容量などの負荷は、従来の信号転送回路における寄生抵抗や寄生容量などの負荷に比べて少なくすることができる。その結果、本第1の実施形態の信号転送回路では、ラッチ回路201からメモリ回路301へのデジタル信号の転送を、確実かつ高速に行うことができる。また、本第1の実施形態の信号転送回路は、寄生抵抗や寄生容量などの負荷が少ないので、各ビット回路にかかる出力負荷が、大幅に小さくなる。その結果、本第1の実施形態の信号転送回路では、各ビット回路を、従来の信号転送回路と比較して小さな回路規模で構成することができる。そして、信号転送回路を小さな回路規模で構成することができるということは、例えば、画素アレイの列カラム毎にAD変換回路を配置したイメージセンサにおいて、AD変換回路のAD変換性能の低下を低減し、AD変換の精度を高めるために有効となる。<第1の適用形態>次に、本第1の実施形態の信号転送回路をイメージセンサに適用した場合について説明する。図3は、本第1の実施形態の信号転送回路をイメージセンサに適用した場合における第1の適用形態のイメージセンサの概略構成を示したブロック図である。図3において、イメージセンサ1は、画素アレイ102と、複数の垂直信号線103と、複数のCDS回路401と、複数のAD変換回路101と、複数のラッチ回路201と、複数の信号転送線104と、複数のメモリ回路301と、水平走査回路501と、垂直走査回路601と、タイミングジェネレータ701と、水平信号線801とから構成される。タイミングジェネレータ701は、イメージセンサ1の駆動モードに応じて、CDS回路401、AD変換回路101、ラッチ回路201、メモリ回路301、水平走査回路501、および垂直走査回路601のそれぞれを駆動するための駆動制御信号を出力する。垂直走査回路601は、タイミングジェネレータ701から入力された駆動制御信号に応じて、画素アレイ102に配置された単位画素11を行単位で駆動するための画素駆動信号を出力する。なお、垂直走査回路601が出力する画素駆動信号には、単位画素11を行毎に駆動する行選択信号が含まれており、図3においては、行選択信号として、行選択信号線1001を明示している。画素アレイ102は、光電変換素子を含む複数の単位画素11が行方向および列方向の二次元に配置されている。単位画素11は、垂直走査回路601から入力された画素駆動信号に応じて、受光した光信号情報をアナログ信号に変換し、変換したアナログ信号を画素アレイ102の行毎に、画素アレイ102の各列の垂直信号線103に出力する。単位画素11は、垂直走査回路601から入力された行選択信号線1001を含む行選択信号によって、画素アレイ102の各行毎に駆動される。CDS回路401は、各列の垂直信号線103にそれぞれ接続され、タイミングジェネレータ701からの駆動制御信号に応じて、各単位画素11の暗時状態のリセットレベルの信号と、光入射時の光レベルの信号との差分処理を行う。そして、差分処理後の信号を、画素アナログ信号VinとしてAD変換回路101に出力する。AD変換回路101は、各列のCDS回路401に対応してそれぞれ配置され、タイミングジェネレータ701からの駆動制御信号に応じて、CDS回路401から入力された画素アナログ信号Vinをnビットbitのデジタル信号に変換する。ラッチ回路201は、各列のAD変換回路101に対応してそれぞれ配置され、AD変換回路101のAD変換動作の終了と同時にnビットbitのデジタル信号をビット毎に、内部のメモリ機能であるラッチに保持する。そして、タイミングジェネレータ701からの駆動制御信号に応じて、保持したnビットbitのデジタル信号を、信号転送線104に出力する。メモリ回路301は、各列のラッチ回路201に対応してそれぞれ配置され、タイミングジェネレータ701からの駆動制御信号に応じて、ラッチ回路201から信号転送線104に出力されたnビットbitのデジタル信号をビット毎に、内部のメモリ機能であるメモリに保持する。水平走査回路501は、タイミングジェネレータ701から入力された駆動制御信号に応じて、メモリ回路301に駆動制御信号を出力し、メモリ回路301に保持しているnビットbitのデジタル信号を、イメージセンサ1の出力信号として外部に出力する水平信号線801に出力する。図3に示した本第1の適用形態のイメージセンサ1においては、ラッチ回路201と、信号転送線104と、メモリ回路301とが、図1に示した本第1の実施形態の信号転送回路に相当する。そして、本第1の実施形態の信号転送回路は、画素アレイ102の列カラム毎にそれぞれ備えられている。なお、本第1の適用形態のイメージセンサ1において、各列の信号転送回路は、タイミングジェネレータ701から出力される駆動制御信号によって、図1に示した本第1の実施形態の信号転送回路内のスイッチSWLat、スイッチSW1~SW3、およびスイッチxSW3が制御され、画素アレイ102の各列のAD変換回路101から出力されたデジタル信号を、各列のラッチ回路201から各列のメモリ回路301に転送する。そして、水平走査回路501によって、信号転送回路内のスイッチSWoutが制御され、メモリ回路301に保持しているデジタル信号を、水平信号線801に出力する。次に、図4を参照して本第1の実施形態の信号転送回路を適用したイメージセンサ1のより詳細な構成について説明する。図4は、本第1の適用形態のイメージセンサ1における信号転送回路の接続の一例を示した回路接続図である。図4は、図3に示したイメージセンサ1の内、画素アレイ102の1つの列に接続された、AD変換回路101、ラッチ回路201、信号転送線104、メモリ回路301、水平信号線801の回路構成および回路接続を示している。すなわち、図4に示した回路構成は、デジタル信号を出力するデジタル信号発生回路であるAD変換回路101と本第1の実施形態の信号転送回路とを示している。AD変換回路101は、パルス走行回路10と、カウンタ16とにより構成されている。パルス走行回路10は、一方の入力端子にパルス信号StartPが入力され、他方の入力端子にパルス走行回路10の最終段のバッファ型パルス遅延回路DUの出力が入力されたNAND型パルス遅延回路NANDと、複数のバッファ型パルス遅延回路DUとがリング状に連結された構成である。NAND型パルス遅延回路NANDおよび複数のバッファ型パルス遅延回路DUには、CDS回路401から入力された画素アナログ信号Vinが、それぞれの電源として供給される。そして、パルス走行回路10は、NAND型パルス遅延回路NANDの一方の入力端子に入力されたパルス信号StartPの信号を、電源画素アナログ信号Vinの電圧値に応じた遅延時間で周回させる。なお、以下の説明において、NAND型パルス遅延回路NANDおよび複数のバッファ型パルス遅延回路DUのそれぞれを区別しない場合には、パルス遅延回路という。また、カウンタ16は、パルス走行回路10の最終段のパルス遅延回路バッファ型パルス遅延回路DUの出力に基づいて、パルス走行回路10内を走行するパルス信号StartPの周回数を計測する。ラッチ回路201は、パルス走行回路10内の各パルス遅延回路の出力信号、およびカウンタ16の各桁の出力信号にそれぞれ対応し、それぞれの出力信号を保持するラッチbit1~bitnを備えている。ラッチ回路201には、パルス走行回路10内の各パルス遅延回路の出力信号、およびカウンタ16の各桁の出力信号が、それぞれの出力信号に対応したスイッチSWLatを介して入力される。スイッチSWLatは、パルス遅延回路10内の各パルス遅延回路の出力信号線、およびカウンタ16の各桁の出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Latchによって、ONまたはOFFが切り替えられる。そして、ラッチ回路201は、クロック信号LatchによってスイッチSWLatがONしたタイミングで、入力された出力信号を保持する。なお、クロック信号Latchは、タイミングジェネレータ701から出力される駆動制御信号に含まれている信号である。すなわち、ラッチ回路201がAD変換回路101から出力された出力信号を保持するタイミングは、タイミングジェネレータ701によって制御される。メモリ回路301は、ラッチ回路201内のラッチbit1~bitnから転送された出力信号を保持するメモリbit1~bitnを備えている。メモリ回路301は、スイッチSWoutを介して、保持しているそれぞれの出力信号を、水平信号線801に出力する。スイッチSWoutは、メモリ回路301からの出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Doutによって、ONまたはOFFが切り替えられる。そして、メモリ回路301は、クロック信号DoutによってスイッチSWoutがONとなると、保持しているそれぞれの出力信号を、水平信号線801に出力する。なお、クロック信号Doutは、水平走査回路501から出力される駆動制御信号である。すなわち、メモリ回路301が水平信号線801に、メモリbit1~bitnに保持しているそれぞれの出力信号を出力するタイミングは、水平走査回路501によって制御される。次に、図4および図5を参照してAD変換回路101の動作について説明する。図5は、本第1の適用形態のイメージセンサ1におけるAD変換回路101の動作を示したタイミングチャートである。まず、CDS回路401からAD変換の対象となる画素アナログ信号Vinが、パルス走行回路10の電源として供給されている状態で、パルス信号StartPがHレベルになると、AD変換回路101がAD変換を開始する。AD変換期間では、パルス信号StartPのHレベルのパルスが、画素アナログ信号Vinの電圧値に応じた遅延時間で、パルス走行回路10内を周回する。その後、AD変換期間の終了と同時に、クロック信号LatchをHレベルにして、スイッチSWLatをON図2に示した本第1の実施形態の信号転送回路の駆動タイミングにおけるラッチ動作する。これにより、AD変換回路101内を走行したパルス信号StartPの周回数を計測したカウンタ16の各桁の出力信号とパルス走行回路10内の各パルス遅延回路の出力信号とが、ラッチ回路201内のラッチbit1~bitnに保持される。このラッチ回路201が内部に備えたラッチbit1~bitnに保持した出力信号が、AD変換回路101が画素アナログ信号Vinアナログ信号をアナログデジタル変換したnビットbitのデジタル信号である。その後、図2に示したデジタル信号を転送する駆動タイミングによって、ラッチ回路201に保持した出力信号が、メモリ回路301に転送される。そして、転送された出力信号が、水平信号線801を介して、本第1の適用形態のイメージセンサ1の出力信号として外部に出力される。ここで、AD変換回路の入力電圧とAD変換回路内を走行するパルスの伝搬遅延時間の関係、すなわち、AD変換回路に入力されるアナログ信号とAD変換回路から出力されるデジタル信号との関係について説明する。図6は、本第1の適用形態のAD変換回路101における入力電圧と内部を走行するパルスの伝搬遅延時間の関係を示した図である。図6は、AD変換回路101の入力電圧である画素アナログ信号Vinの大きさと、パルス走行回路10内を走行するパルス信号StartPの伝播遅延時間との関係を示している。図6に示しように、AD変換回路101においては、画素アナログ信号Vinの電圧値が低い場合、パルス走行回路10内におけるパルス信号StartPの伝播遅延時間Tdは大きくなる。また、画素アナログ信号Vinが高い場合、パルス走行回路10内におけるパルス信号StartPの伝播遅延時間Tdは小さくなる。すなわち、画素アナログ信号Vinの大きさに応じて、AD変換回路101内を走行するパルス信号StartPの周回数や、パルス走行回路10の各パルス遅延回路の出力信号が変わり、AD変換回路101からは、パルス信号StartPの伝播遅延時間Tdに応じた出力信号が、デジタル信号として出力される。ここで、AD変換回路のAD変換の精度について説明する。AD変換回路101のような形態のAD変換回路では、例えば、AD変換回路101に同じ画素アナログ信号Vinが入力された場合、パルス走行回路10内を走行するパルス信号StartPの走行速度が速いほど、AD変換の精度が高い。そのため、AD変換回路101のような形態のAD変換回路では、内部に備えたパルス走行回路10内の各パルス遅延回路の近傍にビット回路を配置して、各パルス遅延回路の出力負荷を低減することが望ましい。このことから、イメージセンサの列カラムのような狭小な領域にAD変換回路101を備えたイメージセンサ1では、各パルス遅延回路の間に各ビット回路を配置するということが行われる。ここで、イメージセンサの各列に、図12に示したような従来の信号転送回路を配置した場合を考える。従来の信号転送回路は、信号転送線411の配線長が長く、寄生抵抗が大きい。また、信号転送線411に接続されたスイッチの数が多く、寄生容量も多い。そのため、従来の信号転送回路を高速で動作させてデジタル信号を確実に転送するためには、ラッチ回路211内のラッチに十分な駆動能力を確保する必要があり、その結果、各ラッチの回路規模が大きくなってしまう。この回路規模が大きいラッチを、AD変換回路101に備えたパルス走行回路10内の各パルス遅延回路の間に配置すると、配置する領域が狭小であることから、どうしても列方向に配置しなくてはならないという制約が発生してしまう。この配置の制約から、各パルス遅延回路を離れた位置に配置することとなり、各パルス遅延回路間の配線長が長くなってしまう。結果として、パルス信号StartPの伝播遅延時間Tdは、各パルス遅延回路の電源である画素アナログ信号Vinの電圧値のみによる遅延時間以外にも、パルス遅延回路間の配線長による遅延時間が含まれてしまうこととなる。このように、回路規模が大きいラッチを各パルス遅延回路の間に配置すると、パルス遅延回路間の配線長による遅延時間が、AD変換性能を劣化させる要因となってしまう。本第1の実施形態の信号転送回路は、ビット回路の回路規模を小さくすることができるため、AD変換回路101に備えたパルス走行回路10内の各パルス遅延回路の間に回路規模の小さいビット回路を配置した場合でも、各パルス遅延回路間の配線長が長くなることがない。従って、パルス信号StartPの伝播遅延時間Tdは、各パルス遅延回路の電源である画素アナログ信号Vinの電圧値のみによる遅延時間のみとすることができる。このことから、カラム毎にAD変換回路を備えたイメージセンサに、本第1の実施形態の信号転送回路を適用した場合、AD変換回路のAD変換性能の低下を低減し、AD変換の精度を高めることができる。また、本第1の実施形態の信号転送回路は、従来の信号転送回路に比べて、デジタル信号の転送を制御する駆動制御信号の信号線数を削減することができ、信号転送回路をカラム毎にAD変換回路を備えたイメージセンサに適用した場合における各構成要素の配置の自由度を向上することができる。例えば、図12に示した従来の信号転送回路ではnビットbitのデジタル信号を転送するために、n本bit数分の駆動制御信号を出力する必要がある図13参照。本第1の実施形態の信号転送回路では、信号転送回路が転送するデジタル信号のビット数には関係なく、スイッチSW1~SW3およびスイッチxSW3を制御する計4本の駆動制御信号で、デジタル信号の転送を行うことができる。従って、本第1の実施形態の信号転送回路を適用したイメージセンサ1では、タイミングジェネレータ701から出力される駆動制御信号の信号線数を削減することができる。そして、信号線数の削減は、イメージセンサ1内での配線の自由度の向上につながる。<第2の適用形態>次に、本第1の実施形態の信号転送回路をイメージセンサに適用した別の例について説明する。図7は、本第1の実施形態の信号転送回路をイメージセンサに適用した場合における第2の適用形態のイメージセンサの概略構成を示したブロック図である。図7において、イメージセンサ2は、画素アレイ102と、複数の垂直信号線103と、複数のCDS回路401と、複数のAD変換回路901と、複数のラッチ回路201と、複数の信号転送線104と、複数のメモリ回路301と、水平走査回路501と、垂直走査回路601と、タイミングジェネレータ701と、水平信号線801と、参照ランプ信号生成回路1101と、基準クロック信号生成回路1201とから構成される。本第2の適用形態のイメージセンサ2は、図3に示した第1の適用形態のイメージセンサ1のAD変換回路101に代わってAD変換回路901が備えられ、さらに、参照ランプ信号生成回路1101と、基準クロック信号生成回路1201とが備えられていることが異なる。また、上記の構成の違いにより、タイミングジェネレータ701は、さらに、参照ランプ信号生成回路1101および基準クロック信号生成回路1201のそれぞれを駆動するための駆動制御信号を出力する。また、本第2の適用形態のイメージセンサ2における信号転送回路は、AD変換回路101に代わってAD変換回路901から出力されるデジタル信号が入力される以外は、図3に示した第1の適用形態のイメージセンサ1と同様である。従って、図3に示した第1の適用形態のイメージセンサ1と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。参照ランプ信号生成回路1101は、画素アナログ信号Vinと比較を行うための参照ランプ信号RAMPを、AD変換回路901に出力する。基準クロック信号生成回路1201は、AD変換動作の開始から終了までの期間を計測するための基準クロック信号CLKを、AD変換回路901に出力する。AD変換回路901は、各列のCDS回路401に対応してそれぞれ配置され、参照ランプ信号生成回路1101から入力された参照ランプ信号RAMPおよび基準クロック信号生成回路1201から入力された基準クロック信号CLKに基づいて、CDS回路401から入力された画素アナログ信号Vinをnビットbitのデジタル信号に変換する。次に、図8を参照して本第1の実施形態の信号転送回路を適用したイメージセンサ2のより詳細な構成について説明する。図8は、本第2の適用形態のイメージセンサ2における信号転送回路の接続の一例を示した回路接続図である。図8は、図7に示したイメージセンサ2の内、画素アレイ102の1つの列に接続された、AD変換回路901、ラッチ回路201、信号転送線104、メモリ回路301、水平信号線801の回路構成および回路接続を示している。すなわち、図8に示した回路構成は、デジタル信号を出力するデジタル信号発生回路であるAD変換回路901と本第1の実施形態の信号転送回路とを示している。AD変換回路901は、比較器17と、カウンタ18とにより構成されている。比較器17は、一方の入力端子端子にCDS回路401からの画素アナログ信号Vinが入力され、他方の入力端子-端子に参照ランプ信号生成回路1101からの参照ランプ信号RAMPが入力される。そして、比較器17は、入力端子端子と入力端子-端子とに入力された電圧の大小関係が切り替わると同時に、反転信号Aを出力する。カウンタ18は、基準クロック信号生成回路1201から入力された基準クロック信号CLKに基づいて、比較器17から出力された反転信号Aが切り替わるタイミングを検出する。カウンタ18は、AD変換動作が開始されると同時に、基準クロック信号CLKのクロック数の計測を開始し、比較器17の反転信号Aが切り替わるタイミングで、基準クロック信号CLKのクロック数の計測を終了する。ラッチ回路201は、カウンタ18の各桁の出力信号にそれぞれ対応し、それぞれの出力信号を保持するラッチbit1~bitnを備えている。ラッチ回路201には、カウンタ18の各桁の出力信号が、それぞれの出力信号に対応したスイッチSWLatを介して入力される。スイッチSWLatは、カウンタ18の各桁の出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Latchによって、ONまたはOFFが切り替えられる。そして、ラッチ回路201は、クロック信号LatchによってスイッチSWLatがONしたタイミングで、入力された出力信号を保持する。なお、クロック信号Latchは、タイミングジェネレータ701から出力される駆動制御信号に含まれている信号である。すなわち、ラッチ回路201がAD変換回路101から出力された出力信号を保持するタイミングは、タイミングジェネレータ701によって制御される。メモリ回路301は、ラッチ回路201内のラッチbit1~bitnから転送された出力信号を保持するメモリbit1~bitnを備えている。メモリ回路301は、スイッチSWoutを介して、保持しているそれぞれの出力信号を、水平信号線801に出力する。スイッチSWoutは、メモリ回路301からの出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Doutによって、ONまたはOFFが切り替えられる。そして、メモリ回路301は、クロック信号DoutによってスイッチSWoutがONとなると、保持しているそれぞれの出力信号を、水平信号線801に出力する。なお、クロック信号Doutは、水平走査回路501から出力される駆動制御信号である。すなわち、メモリ回路301が水平信号線801に、メモリbit1~bitnに保持しているそれぞれの出力信号を出力するタイミングは、水平走査回路501によって制御される。次に、図8および図9を参照してAD変換回路101の動作について説明する。図9は、本第2の適用形態のイメージセンサ2におけるAD変換回路901の動作を示したタイミングチャートである。まず、CDS回路401からAD変換の対象となる画素アナログ信号Vinが、比較器17の入力端子端子に入力された状態で、AD変換動作が開始されると同時に、参照ランプ信号生成回路1101から、画素アナログ信号Vinの最小の電圧であるVinMINから最大の電圧であるVinMAXまで変化する参照ランプ信号RAMPが、比較器17の入力端子-端子に入力される。また、同時に、カウンタ18に、基準クロック信号生成回路1201から、基準クロック信号CLKが入力される。そして、カウンタ18は、基準クロック信号CLKの計測を開始する。その後、参照ランプ信号RAMPの電圧が上昇し、画素アナログ信号Vinの電圧との大小関係が反転した時点で、比較器17から出力されている反転信号Aが、反転する。カウンタ18は、反転信号Aの反転するタイミングで、基準クロック信号CLKのクロック数の計測を停止する。その後、AD変換期間が終了した後に、クロック信号LatchをHレベルにして、スイッチSWLatをON図2に示した本第1の実施形態の信号転送回路の駆動タイミングにおけるラッチ動作する。これにより、カウンタ18によって計測した基準クロック信号CLKのクロック数の計測結果が、ラッチ回路201内のラッチbit1~bitnに保持される。このラッチ回路201が内部に備えたラッチbit1~bitnに保持したカウンタ18によって計測した基準クロック信号CLKのクロック数の計測結果が、AD変換回路901が画素アナログ信号Vinアナログ信号をアナログデジタル変換したnビットbitのデジタル信号である。その後、図3に示した第1の適用形態のイメージセンサ1と同様に、図2に示したデジタル信号を転送する駆動タイミングによって、ラッチ回路201に保持した計測結果が、メモリ回路301に転送される。そして、転送された計測結果が、水平信号線801を介して、本第2の適用形態のイメージセンサ2の出力信号として外部に出力される。ここで、AD変換回路のAD変換の精度について説明する。AD変換回路901のような形態のAD変換回路では、例えば、AD変換回路901に同じ画素アナログ信号Vinが入力された場合、カウンタ18がより高速に基準クロック信号CLKのクロック数を計測するほど、AD変換の精度が高い。そのため、AD変換回路901のような形態のAD変換回路では、カウンタ18によって、より高速な基準クロック信号CLKに対し計測動作が行えることが望ましい。しかし、各ビット回路の回路規模が大きいと、カウンタ18の出力負荷が大きくなる。そのため、カウンタ18が十分な駆動能力を確保するように、カウンタ18の回路規模を大きくする必要がある。このカウンタ18の回路規模の増大が、カウンタ18の動作速度を低下させ、結果として、AD変換精度が低下してしまうこととなる。本第1の実施形態の信号転送回路は、ビット回路の回路規模を小さくすることができるため、AD変換回路901に備えたカウンタ18からラッチ回路201にデジタル信号を出力する際の出力負荷が小さい。その結果、カウンタ18の回路規模を小さくすることができ、高速な基準クロック信号CLKによってクロック数の計測をすることができるカウンタ18を構成することができる。このことから、カウンタ18の動作速度の低下を防止することができ、AD変換の性能を高めることができる。また、本第1の実施形態の信号転送回路は、図3に示した第1の適用形態のイメージセンサ1と同様に、従来の信号転送回路に比べて、デジタル信号の転送を制御する駆動制御信号の信号線数を削減することができ、本第2の適用形態のイメージセンサ2の各構成要素の配置の自由度を向上することができる。そして、本第2の適用形態のイメージセンサ2においてもタイミングジェネレータ701から出力される駆動制御信号の信号線数を削減することができ、イメージセンサ2内での配線の自由度を向上させることができる。<第2の実施形態>次に、本発明の第2の実施形態について、図面を参照して説明する。図10は、本第2の実施形態による信号転送回路の詳細な構成の一例を示した回路接続図である。図10に示した信号転送回路は、スイッチSWLatと、ラッチ回路1301と、信号転送線104と、メモリ回路1401と、スイッチSWoutとから構成される。ラッチ回路1301内のラッチbit1~bitnの回路構成と、メモリ回路1301内のメモリbit1~bitnの回路構成とは、それぞれ同様の回路構成である。ただし、ラッチ回路1301には、AD変換回路など、デジタル信号を出力するデジタル信号発生回路から出力されたデジタル信号が入力され、メモリ回路1401は保持したデジタル信号を外部に出力するという機能の違いから、スイッチSWLatまたはスイッチSWoutが接続されている位置が異なる。なお、図10に示した各構成要素の符号に続く:括弧内に示した数字は、デジタル信号のビットbitを表す。例えば、デジタル信号の2ビット目は、2と表す。まず、ラッチbit1~bitnと、メモリbit1~bitnとにおいて、共通の構成について説明する。なお、以下の説明においては、ラッチbit1~bitnと、メモリbit1~bitnとを、ビット回路という。ビット回路は、2つの反転回路NOT1、NOT2と、2つのスイッチラッチ回路1301ではSW1とSW2、メモリ回路1401ではSW3とSW4とから構成される。反転回路NOT1は、入力端子にスイッチSW2またはスイッチSW4の出力側の一端が接続され、出力端子は反転回路NOT2の入力端子と、スイッチSW1またはスイッチSW3の入力側の一端に接続されている。また、反転回路NOT2は、入力端子に反転回路NOT1の出力が接続され、出力端子はスイッチSW2またはスイッチSW4の入力側の一端に接続されている。続いて、ラッチbit1~bitnとして使用されるビット回路と、メモリbit1~bitnとして使用されるビット回路との接続について説明する。ラッチbit1~bitnとして使用されるビット回路は、反転回路NOT1の入力端子に、さらに、スイッチSWLatの出力側の一端が接続され、スイッチSWLatを介してデジタル信号発生回路から出力されたデジタル信号が入力されるよう構成されている。また、ラッチbit1~bitn-1として使用されるビット回路は、反転回路NOT1の入力端子に、さらに、ラッチbit2~bitnのスイッチSW1の出力側の一端が接続され、ラッチbit1~bitnが全て直列例えば、数珠つなぎに接続されている。また、メモリbit1~bitnとして使用されるビット回路は、反転回路NOT1の出力端子に、さらに、スイッチSWoutの入力側の一端が接続され、ビット回路に保持したデジタル信号が、スイッチSWoutを介して外部に出力されるよう構成されている。また、メモリbit1~bitn-1として使用されるビット回路は、反転回路NOT1の入力端子に、さらに、メモリbit2~bitnのスイッチSW3の出力側の一端が接続され、メモリbit1~bitnが全て直列例えば、数珠つなぎに接続されている。そして、ラッチbit1のスイッチSW1の出力側の一端は、信号転送線104に接続され、信号転送線104は、さらに、メモリbitnの反転回路NOT1の入力端子に接続される。このように、図10に示した信号転送回路では、ラッチ回路1301内のラッチbit1~bitnおよびメモリ回路1401内のメモリbit1~bitnが、:括弧内に示したデジタル信号のビットbit順にそれぞれ接続され、さらにラッチ回路1301とメモリ回路1401とが信号転送線104を介して接続されている。次に、図10および図11を参照して信号転送回路におけるデジタル信号信号情報の転送制御について説明する。図11は、本第2の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。図11に示したタイミングチャートにおいては、図10に示した信号転送回路のラッチ回路1301に保持した信号情報を、メモリ回路1401に順次転送する際の駆動タイミングを示している。本第2の実施形態の信号転送回路におけるデジタル信号信号情報の転送制御においては、図示しないタイミング制御回路から入力される駆動制御信号によって各スイッチスイッチSWLat、スイッチSWout、スイッチSW1、スイッチSW2、スイッチSW3、およびスイッチSW4のONまたはOFFが制御される。以下の説明においては、図10に示した信号転送回路の各スイッチが、タイミング制御回路からの駆動制御信号がHレベルで、接続ONの状態となり、Lレベルで、切断OFFの状態となるものとして説明する。そして、デジタル信号信号情報の転送制御を各スイッチの状態ONまたはOFFに基づいて説明し、タイミング制御回路から入力される駆動制御信号のレベルを、併記して説明する。まず、スイッチSW1、スイッチSW2、およびSW4がOFF駆動制御信号がLレベル、スイッチSW3がON駆動制御信号がHレベルの状態で、スイッチSWLatをON駆動制御信号をHレベルとして、デジタル信号のラッチ動作を行う。このラッチ動作により、デジタル信号発生回路から出力されたデジタル信号が、ラッチbit1~bitnの反転回路NOT1の入力端子に入力されるタイミングt1。その後、スイッチSWLatをOFF駆動制御信号をLレベルとし、スイッチSW2をON駆動制御信号をHレベルとする。これにより、反転回路NOT1と反転回路NOT2とによって、ラッチbit1~bitnのビット回路内にそれぞれフィードバックループが構成され、デジタル信号発生回路から出力されたデジタル信号が保持されるタイミングt2。その後、データ転送動作期間において、ラッチbit1~bitnに保持したデジタル信号の、メモリbit1~bitnへの転送を開始する。デジタル信号の転送においては、まず、第1の転送動作として、スイッチSW11をON駆動制御信号をHレベルとする。このとき、スイッチSW32~SW3nはONである。これにより、ラッチbit1の反転回路NOT1の出力が、メモリbitn~bit2のNOT1を順に伝播し、メモリbit1の反転回路NOT1に入力されるタイミングt3。その後、スイッチSW41をON駆動制御信号をHレベルとし、続いて、スイッチSW32をOFF駆動制御信号をLレベルとする。これにより、メモリbit1内の反転回路NOT1と反転回路NOT2によるフィードバックループによって、転送されたラッチbit1のデジタル信号が保持される。その後、スイッチSW21をOFF駆動制御信号をLレベルとする。これにより、ラッチbit1内の反転回路NOT1と反転回路NOT2によるフィードバックループが解除されるタイミングt4。この第1の転送動作によって、ラッチbit1が保持していた1ビット分のデジタル信号が、メモリbit1に移動する。次に、第2の転送動作として、スイッチSW12をON駆動制御信号をHレベルとする。このとき、スイッチSW11、スイッチSW33~SW3nはONである。これにより、ラッチbit2の反転回路NOT1の出力が、ラッチbit1、メモリbitn~bit3のNOT1を順に伝播し、メモリbit2の反転回路NOT1に入力されるタイミングt5。その後、スイッチSW42をON駆動制御信号をHレベルとし、続いて、スイッチSW33をOFF駆動制御信号をLレベルとする。これにより、メモリbit2内の反転回路NOT1と反転回路NOT2によるフィードバックループによって、転送されたラッチbit2のデジタル信号が保持される。その後、スイッチSW22をOFF駆動制御信号をLレベルとする。これにより、ラッチbit2内の反転回路NOT1と反転回路NOT2によるフィードバックループが解除されるタイミングt6。この第2の転送動作によって、ラッチbit2が保持していた1ビット分のデジタル信号が、メモリbit2に移動する。以降、データ転送動作期間において、第1の転送動作および第2の転送動作と同様の動作を、ラッチbitnが保持したデジタル信号が、メモリbitnに移動するまで繰り返し行い、デジタル信号発生回路から出力されたデジタル信号をラッチbit1~bitnからメモリbit1~bitnに移動転送させる。その後、スイッチSWoutをON駆動制御信号をHレベルとし、メモリbit1~bitn内の反転回路NOT1の出力を外部に出力するタイミングt7。上記に述べたとおり、本第2の実施形態の信号転送回路によれば、デジタル信号発生回路から出力されたデジタル信号を、1ビットずつ確実にラッチ回路1301からメモリ回路1401に転送することができる。また、本第2の実施形態の信号転送回路においては、ラッチbitおよびメモリbitをそれぞれ2個のNOT回路と2個のSWで構成することができる。これにより、本第2の実施形態の信号転送回路は、図1に示した第1の実施形態の信号転送回路の構成に比べて、回路規模および回路面積を小さくすることができる。このため、本第2の実施形態の信号転送回路を、第1の実施形態の信号転送回路の代わりに上述したイメージセンサ1およびイメージセンサ2に適用より具体的には、ラッチ回路201の代わりにラッチ回路1301、メモリ回路301の代わりにメモリ回路1401を適用した場合には、さらに回路規模および配置面積を小さくすることができる。このことにより、AD変換回路のAD変換性能の低下をさらに低減し、AD変換の精度をさらに高めることができる。上記に述べたとおり、本発明を実施するための形態によれば、デジタル信号発生回路から出力されたデジタル信号を劣化させずに、確実にラッチ回路からメモリ回路に転送することができる。また、本発明を実施するための形態によれば、ラッチ回路およびメモリ回路の回路規模を小さくすることができるため、確実かつ高速に信号転送を行うことができる。また、ラッチ回路およびメモリ回路の回路規模が小さいため、狭小な領域であっても信号転送回路を配置することができる。このことによって、例えば、第1の実施形態の信号転送回路または第2の実施形態の信号転送回路を、画素アレイの列カラム毎にAD変換回路を配置したイメージセンサに適用した場合において、デジタル信号を出力するデジタル信号発生回路であるAD変換回路のAD変換性能の低下させることなく、精度の高いAD変換結果を得ることができる。その結果、高画質の画像信号デジタル信号を出力するイメージセンサを実現することができる。なお、本実施形態においては、例えば、第1の実施形態において、ラッチ回路201内のビット回路とメモリ回路301内のビット回路とが、同じ個数nの場合の例について説明したが、ラッチ回路201およびメモリ回路301に備えるビット回路の個数は、本発明を実施するための形態に限定されるものではなく、それぞれ異なる個数のビット回路を備えた構成とすることもできる。例えば、ラッチ回路201内のビット回路の個数に対して、メモリ回路301内のビット回路の個数を複数倍設けて、複数行分のデジタル信号をメモリ回路301内に保持する構成とすることもできる。また、例えば、ラッチ回路201内のビット回路の個数に対して、メモリ回路301内のビット回路の個数を少なくして、ラッチ回路201からメモリ回路301への信号転送を、複数回に分割して行い、複数回に分割して転送したデジタル信号を水平信号線801に読み出す構成とすることもできる。また、例えば、ラッチ回路201内のビット回路の個数を、図4に示したAD変換回路101内のパルス走行回路10またはカウンタ16のいずれかのビット数と同じ個数というように、メモリ回路301内のビット回路の個数に対して、ラッチ回路201内のビット回路の個数を少なくして、パルス走行回路10とカウンタ16とでラッチ回路201を共有する構成とすることもできる。また、本実施形態においては、例えば、第1の適用形態において、信号転送回路を、画素アレイの列カラム毎にAD変換回路を配置したイメージセンサに適用した場合について説明したが、本実施形態の信号転送回路の適用箇所は、本発明を実施するための形態に限定されるものではなく、例えば、イメージセンサ以外の場合においても適用することができる。特に、適用箇所が狭小な領域である場合であれば、本実施形態の信号転送回路の効果は有効である。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。