"a表面にエピタキシャル層を形成したSiC基板を準備する工程と、b前記SiC基板をアニール処理して、前記エピタキシャル層の表面にCリッチ層を形成する工程と、c前記工程bの後、ドライエッチングにより前記Cリッチ層を除去する工程と、d前記工程cの後、前記エピタキシャル層表面の欠陥を検査する工程と、を備える、結晶欠陥検出方法。e前記工程aとbの間に、前記エピタキシャル層表面の欠陥を検査する工程と、f前記工程eと前記工程dの検査結果を比較する工程と、を備える、請求項1に記載の結晶欠陥検出方法。前記工程bは、前記SiC基板を1600°C以上2000°C未満アニール処理する工程である、請求項1又は2に記載の結晶欠陥検出方法。前記工程cは、O2ガスを用いたドライエッチングを行う工程である、請求項1~3のいずれかに記載の結晶欠陥検出方法。前記工程d及び前記工程eは、前記エピタキシャル層表面の画像を撮影し、予め取得したSiC基板表面の無欠陥画像と前記撮影画像とを比較することにより、前記エピタキシャル層表面の欠陥を検出する工程である、請求項2~4のいずれかに記載の結晶欠陥検出方法。前記工程d及び前記工程eは、前記エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、前記散乱光を検出することで欠陥を検出する方法である、請求項2~4のいずれかに記載の結晶欠陥検出方法。a表面にエピタキシャル層を形成したSiC基板を準備する工程と、b前記エピタキシャル層に各チップの所定の素子構成要素を形成するための所定の処理を行う工程と、c前記工程bの後、前記SiC基板をアニール処理して、前記エピタキシャル層の表面にCリッチ層を形成する工程と、d前記工程cの後、ドライエッチングにより前記Cリッチ層を除去する工程と、e前記工程dの後、前記エピタキシャル層表面の欠陥を検査する工程と、f前記工程eの後、前記工程eの検査結果に基づき前記各チップのスクリーニングを行う工程と、を備える炭化珪素半導体装置の製造方法。前記炭化珪素半導体装置は、前記SiC基板表面に設けられた第1の主電極と、前記SiC基板裏面に設けられた第2の主電極と、を備え、前記SiC基板の厚み方向に主電流が流れる、請求項7に記載の炭化珪素半導体装置の製造方法。g前記工程bと前記工程cの間に、前記エピタキシャル層表面の欠陥を検査する工程をさらに備え、前記工程fは、前記工程gと前記工程eの検査結果を比較し、前記工程eで初めて検出された欠陥を含む前記チップをデバイス特性評価対象から除外する工程である、請求項7又は8に記載の炭化珪素半導体装置の製造方法。前記工程bは、前記エピタキシャル層の表層に不純物領域を形成する工程である、請求項7~9のいずれかに記載の炭化珪素半導体装置の製造方法。前記工程cは、前記SiC基板を1600°C以上2000°C未満でアニール処理する工程である、請求項7~10のいずれかに記載の炭化珪素半導体装置の製造方法。前記工程dは、O2ガスを用いたドライエッチングを行う工程である、請求項7~11のいずれかに記載の炭化珪素半導体装置の製造方法。前記工程eは、前記エピタキシャル層表面の画像を撮影し、予め取得したSiC基板表面の無欠陥画像と前記撮影画像とを比較することにより、前記エピタキシャル層表面の欠陥を検出する工程である、請求項7~12のいずれかに記載の炭化珪素半導体装置の製造方法。前記工程gは、前記エピタキシャル層表面の画像を撮影し、予め取得したSiC基板表面の無欠陥画像と前記撮影画像とを比較することにより、前記エピタキシャル層表面の欠陥を検出する工程である、請求項9~13のいずれかに記載の炭化珪素半導体装置の製造方法。前記工程eは、前記エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、前記散乱光を検出することで前記エピタキシャル層表面の欠陥を検出する工程である、請求項7~12のいずれかに記載の炭化珪素半導体装置の製造方法。前記工程gは、前記エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、前記散乱光を検出することで前記エピタキシャル層表面の欠陥を検出する工程である、請求項9~12,15のいずれかに記載の炭化珪素半導体装置の製造方法。しかしながら、アルカリエッチングは一般的に破壊検査でありSiC基板に大きなダメージを与えるため、特許文献2の方法で検査を行ったSiC基板はデバイスに使用することが出来ないという問題がある。また、アルカリエッチングの後のドライエッチング処理でSF6ガスを用いると、時間を要するためスループットが低下する他、SF6ガスは温室効果の高いガスであるため、デバイス量産フローに使うことは環境に大きな影響を与えるという問題がある。また、特許文献3では、エッチングレートを向上させるために、熱処理前にエッチング箇所にイオン注入を実施しているため、工程が増えてしまう。また、選択的にイオン注入を行う場合に必要なマスクを形成する工程も必要になり、製造コストが増加し、スループットが低下するという問題がある。本発明は上述の問題に鑑み、簡便な工程により、基板を破壊することなくSiCエピタキシャル層の内部に形成された欠陥を検出する方法と、当該結晶欠陥検出方法を用いたSiC半導体装置の製造方法の提供を目的とする。本発明の結晶欠陥検出方法は、a表面にエピタキシャル層を形成したSiC基板を準備する工程と、bSiC基板をアニール処理して、エピタキシャル層の表面にCリッチ層を形成する工程と、c工程bの後、ドライエッチングによりCリッチ層を除去する工程と、d工程cの後、エピタキシャル層表面の欠陥を検査する工程とを備える。本発明の炭化珪素半導体装置の製造方法は、a表面にエピタキシャル層を形成したSiC基板を準備する工程と、bエピタキシャル層に各チップの所定の素子構成要素を形成するための所定の処理を行う工程と、c工程bの後、SiC基板をアニール処理して、エピタキシャル層の表面にCリッチ層を形成する工程と、d工程cの後、ドライエッチングによりCリッチ層を除去する工程と、e工程dの後、エピタキシャル層表面の欠陥を検査する工程と、f工程eの後、工程eの検査結果に基づき各チップのスクリーニングを行う工程とを備える。本発明の結晶欠陥検出方法は、a表面にエピタキシャル層を形成したSiC基板を準備する工程と、bSiC基板をアニール処理して、エピタキシャル層の表面にCリッチ層を形成する工程と、c工程bの後、ドライエッチングによりCリッチ層を除去する工程と、d工程cの後、エピタキシャル層表面の欠陥を検査する工程とを備えるので、簡便な工程により基板を破壊することなく、エピタキシャル層の内部に閉塞された欠陥を露出させて検査することが出来る。また、本発明の炭化珪素半導体装置の製造方法は、a表面にエピタキシャル層を形成したSiC基板を準備する工程と、bエピタキシャル層に各チップの所定の素子構成要素を形成するための所定の処理を行う工程と、c工程bの後、SiC基板をアニール処理して、エピタキシャル層の表面にCリッチ層を形成する工程と、d工程cの後、ドライエッチングによりCリッチ層を除去する工程と、e工程dの後、エピタキシャル層表面の欠陥を検査する工程と、f工程eの後、工程eの検査結果に基づき各チップのスクリーニングを行う工程と、を備えるので、簡便な工程により基板を破壊することなく、エピタキシャル層の内部に閉塞された欠陥を露出させて検査することができる。また、欠陥検出検査をデバイス作製プロセス内で行うことにより、デバイス作製プロセス後の特性評価試験のコストやスループットを改善することが出来る。実施の形態1図1は、実施の形態1に係る結晶欠陥検出方法の工程を示すフローチャートであり、図2~4は、実施の形態1に係る結晶欠陥検出方法を適用したSiCエピタキシャルウェハの断面図である。以下、図1と図2~4に沿って、実施の形態1に係る結晶欠陥検出方法を説明する。まず、n型のSiC基板1の上にn型のSiCドリフト層2をエピタキシャル成長させ、SiCエピタキシャルウェハを準備する図1のステップS1、図2。ここで、SiCドリフト層2の厚みは、デバイス作成時に所望の耐圧を確保するのに必要とされる厚みよりも1~3μm程度厚く形成する。このSiCエピタキシャルウェハが被検査体となる。SiC基板1とSiCドリフト層2には、SiCドリフト層2のエピタキシャル成長中に閉塞されたマイクロパイプ欠陥3が内在しており、さらにSiCドリフト層2の表面付近には様々な欠陥が存在している。次に、SiCドリフト層2表面の欠陥を検出するための第1欠陥検査を実施する図1のステップS2。第1欠陥検査では、例えばSiCドリフト層2表面の画像をCCDで撮影し、これを事前に撮影したSiC基板表面の無欠陥画像と比較することによって欠陥を検出する。その後、SiCエピタキシャルウェハに高温アニール処理を実施する図1のステップS3、図3。これにより、SiCドリフト層2表面からSiが蒸発してCリッチ層4が形成される。ここでは、1600°C以上2000°C未満でアニール処理を行うことが望ましい。1600°C未満ではSiが蒸発せず、後工程でSiCドリフト層2のエッチングが困難になってしまう。また、2000°C以上でアニール処理を行うと、SiCエピタキシャルウェハにストレスがかかって破損したり、格子ひずみによって新たな欠陥が発生したりして、ウェハ品質が劣化するおそれがある。次に、例えばO2ガス等、Cと反応性の高いガスをソースとしてエッチング処理を行い、SiCドリフト層2の表面からCリッチ層4を除去する図1のステップS4、図4。この工程を経て、図2の段階ではSiCドリフト層2の内部に閉塞されていたマイクロパイプ欠陥3がSiCドリフト層2の表面に露出する。なお、高温アニール処理とCリッチ層4を除去するエッチング処理によって、光学上では検出しにくい欠陥にコントラストをつけることも可能である。その後、SiCドリフト層2表面の欠陥を検査する第2欠陥検査を実施する図1のステップS5。第1欠陥検査と同様の手法を用いて第2欠陥検査を行う。第2欠陥検査では、元々SiCドリフト層2のエッチング成長工程で閉塞された欠陥や、SiCドリフト層2表面にあるもののコントラストの弱い欠陥などを、検出することが可能である。次に、第1、第2欠陥検査で取得した欠陥位置情報の差分を求め、第2欠陥検査で新たに検出された欠陥を抽出する。そして、当該抽出した欠陥を含むチップはデバイス作成プロセス完了後に不良チップとみなし、デバイス特性評価の対象外とする。なお、第1欠陥検査で検出した欠陥は必ずしもデバイス不良とならないのに対し、第2欠陥検査で初めて検出した欠陥、すなわちマイクロパイプ欠陥3は、デバイス不良の原因となる可能性が高い。本実施の形態の結晶欠陥検出方法では、第1欠陥検査と第2欠陥検査のマッピングデータの差分を求めることにより、マイクロパイプ欠陥3を含むチップのみを確実にデバイス特性評価の対象外とする。よって、デバイス特性評価を実施するチップ数が減少するため、デバイス特性評価のコストを抑制し、かつスループットが向上する。<効果>本実施の形態の結晶欠陥検出方法は、a表面にSiCドリフト層2エピタキシャル層を形成したSiC基板SiCエピタキシャルウェハを準備する工程と、bSiCエピタキシャルウェハをアニール処理して、SiCドリフト層2の表面にCリッチ層4を形成する工程と、c工程bの後、ドライエッチングによりCリッチ層4を除去する工程と、d工程cの後、SiCドリフト層2表面の欠陥を検査する工程とを備えるので、SiC基板1を破壊することなく、SiCドリフト層2のエピタキシャル成長中に閉塞された欠陥を露出させて検出することが出来る。また、本実施の形態の結晶欠陥検出方法は、e工程aとbの間に、SiCドリフト層2エピタキシャル層表面の欠陥を検査する工程と、f工程eと工程dの検査結果を比較する工程とを備える。工程dで新たに検出される欠陥は、工程aの時点でSiCドリフト層2内に閉塞されたマイクロパイプ欠陥であるため、こうしたデバイス不良につながる欠陥を検出することが出来る。また、本実施の形態の結晶欠陥検出方法において、工程bは、SiCエピタキシャルウェハSiC基板を1600°C以上2000°C未満アニール処理する工程であるので、SiCエピタキシャルウェハにストレスを与えることなく、SiCドリフト層2からSiを蒸発させることが出来る。また、本実施の形態の結晶欠陥検出方法において、工程cは、O2ガスを用いたドライエッチングを行う工程である。O2ガスはCとの反応性が高いため、Cリッチ層4を効率的に除去することが出来る。また、本実施の形態の結晶欠陥検出方法において、工程d、eは、SiCドリフト層2エピタキシャル層表面の画像を撮影し、予め取得したSiC基板表面の無欠陥画像と当該撮影画像とを比較することにより、SiCドリフト層2表面の欠陥を検出することが可能である。あるいは、本実施の形態の結晶欠陥検出方法において、工程d、eでは、SiCドリフト層2エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、当該散乱光を検出することにより、SiCドリフト層2表面の欠陥を検出することが可能である。実施の形態2実施の形態1の結晶欠陥検出方法では、デバイス作成プロセスの前に欠陥検査を行ったが、デバイス作成プロセス中に結晶欠陥検出を行っても良い。図5は、結晶欠陥検出を組み込んだデバイス作成プロセスを示すフローチャートであり、図6~図12は、デバイスの一例としてのショットキーバリアダイオードの製造工程を示す断面図である。以下、図5と図6~12に沿って、実施の形態2の結晶欠陥検出方法を説明する。まず、SiCエピタキシャルウェハを準備する図5のステップS1、図6。SiCエピタキシャルウェハは、厚さ300~400μmのn型のSiC基板1の上に、厚さ5~25μmのn型のSiCドリフト層2をエピタキシャル成長させることにより形成される。ここで、SiCドリフト層2は後工程でエッチングすることを考慮して、デバイス作成時に所望の耐圧を確保するのに必要とされる厚みよりも1~3μm程度厚く形成する。SiCエピタキシャルウェハが欠陥検査の対象となる。SiC基板1とSiCドリフト層2には、SiCドリフト層2のエピタキシャル成長中に閉塞されたマイクロパイプ欠陥3が内在する他、SiCドリフト層2の表面付近にも様々な欠陥が存在する。次に、第1欠陥検査を実施し、SiCドリフト層2表面の欠陥を検出する図5のステップS12。第1欠陥検査では、例えばSiCドリフト層2表面の画像をCCDで撮影し、これを事前に取得したSiC基板表面の無欠陥画像と比較することによって欠陥を検出する。次に、SiCドリフト層2の表面上にフォトレジストを塗布する。そして、加熱、フォトリソグラフィによるパターン転写、アルカリ現像液による現像の各処理を順に行うことにより、アライメントマーク7とガードリング8図8参照の形成領域を開口したレジストパターン5を形成する図7。そして、レジストパターン5をマスクとする反応性イオンエッチングReactiveIonEtching:RIEを行い、深さ0.3~0.6μm程度のリセス6とアライメントマーク7を同時に形成する図8。次に、レジストパターン5をマスクとして、SiCドリフト層2にp型不純物のAlイオンを注入してガードリング8を形成する図9。その後、例えばドライエッチングによってレジストパターン5を除去する。そして、1600°C以上2000°C未満で高温アニールを行うことにより、SiCドリフト層2に注入したAlイオンを活性化させる。このとき、SiCドリフト層2の表面からSiが蒸発し、SiCドリフト層2上にCリッチ層4が形成される図10。なお、1600°C未満でアニール処理を行うとSiが蒸発せず、後工程でSiCドリフト層2のエッチングが困難になってしまう。また、2000°C以上でアニール処理を行うと、SiCエピタキシャルウェハにストレスがかかって破損したり、格子ひずみによって新たな欠陥が発生したりして、ウェハ品質が劣化するおそれがある。その後、Cと反応性の高いガスをソースとしたエッチング処理を行うことにより、SiCドリフト層2の表面からCリッチ層4を除去する。これにより、SiCドリフト層2の内部に閉塞していた欠陥がSiCドリフト層2表面に露出する。そして、SiCドリフト層2表面の欠陥を検出するための第2欠陥検査を実施する。ここでの欠陥検査方法は、第1欠陥検査と同様である。続いて、SiC基板1の裏面に、スパッタリング法を用いて厚さ約500~800nmのNi層9を形成する。そして、約1000°CのRTARapidThermalAnnealingを約5分行う。その結果、SiC基板1とNi層9の界面にNiシリサイド層10が形成される図11。また、ガードリング8の一部を含むSiCドリフト層2の表面に、スパッタリング法を用いて厚さ約100~300nmのTi層11を形成し、さらにTi層11上に厚さ4.5~5.5μmのAl層12を形成して、アノード電極とする図12。なお、ショットキーバリアの高さφB金属の仕事関数と半導体の電子親和力の差を安定させるために、Ti層11の形成後に約600°Cの熱処理を行っても良い。最後に、Ni層9の下面に、スパッタリング法を用いて約100~300nmのAu層13を形成して、図13に示す構造のショットキーバリアダイオードが形成される。こうしてデバイス作成プロセス図5のステップS13を終了する。次に、チップのスクリーニングを行う図5のステップS14。ここでは、第1、第2欠陥検査で取得した欠陥位置情報の差分を求め、第2欠陥検査で新たに検出された欠陥を抽出する。そして、当該抽出した欠陥を含むチップを不良チップとみなし、デバイス特性評価の対象外とする。第2欠陥検査で初めて検出した欠陥はマイクロパイプ欠陥であり、デバイス不良の原因となる可能性が高いため、当該欠陥を含むチップをスクリーニングすることで、デバイス特性評価試験のコストやスループットを改善することが出来る。<効果>本実施の形態の炭化珪素半導体装置の製造方法は、a表面にSiCドリフト層2エピタキシャル層を形成したSiCエピタキシャルウェハSiC基板を準備する工程と、bSiCドリフト層2に各チップの所定の素子構成要素を形成するための所定の処理を行う工程と、c工程bの後、SiCエピタキシャルウェハをアニール処理して、SiCドリフト層2の表面にCリッチ層4を形成する工程と、d工程cの後、ドライエッチングによりCリッチ層4を除去する工程と、e工程dの後、前記エピタキシャル層表面の欠陥を検査する工程と、f工程eの後、工程eの検査結果に基づき各チップのスクリーニングを行う工程と、を備える。デバイス作製プロセス中に工程c、dで欠陥検査を行い、工程eで欠陥検査に基づき不良チップをデバイス特性評価試験の対象から除外することにより、デバイス作製プロセス後のデバイス特性評価試験のコストやスループットを改善することが出来る。また、本実施の形態の炭化珪素半導体装置の製造方法は、SiCエピタキシャルウェハSiC基板表面に設けられたTi層11、Al層12第1の主電極と、SiCエピタキシャルウェハ裏面に設けられたNiシリサイド層10、Ni層9第2の主電極と、を備え、SiCエピタキシャルウェハの厚み方向に主電流が流れる炭化珪素半導体装置の製造方法である。このような縦型の炭化珪素半導体装置の製造プロセス中に欠陥検査工程を組み込むことにより、製造プロセス後のデバイス特性評価試験のコストやスループットを改善することが出来る。また、本実施の形態の炭化珪素半導体装置の製造方法は、g工程bと工程cの間に、SiCドリフト層2エピタキシャル層表面の欠陥を検査する工程をさらに備え、工程fは、工程gと工程eの検査結果を比較し、工程eで初めて検出された欠陥を含むチップをデバイス特性評価対象から除外する工程である。工程eで初めて検出される欠陥は、工程aの時点ではSiCドリフト層2内に閉塞されたマイクロパイプ欠陥であるため、こうしたデバイス不良につながる欠陥をデバイス特性評価試験の対象から除外することが出来る。また、本実施の形態の炭化珪素半導体装置の製造方法において、工程bは、SiCドリフト層2エピタキシャル層の表層にガードリング不純物領域を形成する工程である。ガードリング形成工程の後に欠陥検査を行うことにより、製造プロセス後のデバイス特性評価試験のコストやスループットを改善することが出来る。また、本実施の形態の炭化珪素半導体装置の製造方法において、工程cは、SiC基板を1600°C以上2000°C未満でアニール処理する工程であるので、SiC基板SiCエピタキシャルウェハにストレスを与えることなく、SiCドリフト層2からSiを蒸発させることが出来る。また、本実施の形態の炭化珪素半導体装置の製造方法において、工程dは、O2ガスを用いたドライエッチングを行う工程である。O2ガスはCとの反応性が高いため、Cリッチ層を効率的に除去することが出来る。また、本実施の形態の炭化珪素半導体装置の製造方法において、工程eは、SiCドリフト層2エピタキシャル層表面の画像を撮影し、予め取得したSiC基板表面の無欠陥画像と前記撮影画像とを比較することにより、SiCドリフト層2表面の欠陥を検出することが可能である。あるいは、本実施の形態の炭化珪素半導体装置の製造方法において、工程eは、SiCドリフト層2エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、散乱光を検出することでSiCドリフト層2表面の欠陥を検出することが可能である。また、本実施の形態の炭化珪素半導体装置の製造方法において、工程gは、SiCドリフト層2エピタキシャル層表面の画像を撮影し、予め取得したSiC基板表面の無欠陥画像と前記撮影画像とを比較することにより、SiCドリフト層2表面の欠陥を検出することが可能である。あるいは、本実施の形態の炭化珪素半導体装置の製造方法において、工程gは、SiCドリフト層2エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、散乱光を検出することでSiCドリフト層2表面の欠陥を検出することが可能である。"