"複数の誘電体層が積層されてなる直方体状の積層体と、前記誘電体層上に設けられている第1の容量導体と、前記第1の容量導体に接続され、かつ、前記積層体の第1の端面に引き出されている第1の引き出し導体と、前記第1の容量導体に接続され、かつ、前記積層体の第1の側面に引き出されている第3の引き出し導体と、前記誘電体層上に設けられている第2の容量導体と、前記第2の容量導体に接続され、かつ、前記積層体の第2の端面に引き出されている第2の引き出し導体と、前記第2の容量導体に接続され、かつ、前記第1の側面に引き出されている第4の引き出し導体と、前記誘電体層上に設けられ、かつ、前記第1の容量導体及び前記第2の容量導体と前記誘電体層を介して対向している第3の容量導体と、前記第1の端面及び前記第2の端面のそれぞれと前記積層体の底面とに跨って設けられ、かつ、前記第1の引き出し導体及び前記第2の引き出し導体のそれぞれに接続されている第1の外部電極及び第2の外部電極と、前記第1の側面に設けられ、かつ、前記第3の引き出し導体に接続されている第3の外部電極と、前記第1の側面に設けられ、かつ、前記第4の引き出し導体に接続されている第4の外部電極と、を備えていること、を特徴とする電子部品。前記第1の側面において、前記第1の端面と前記第3の外部電極との間には、該第3の外部電極の電位と異なる電位に保たれる外部電極が設けられておらず、前記第1の側面において、前記第2の端面と前記第4の外部電極との間には、該第4の外部電極の電位と異なる電位に保たれる外部電極が設けられていないこと、を特徴とする請求項1に記載の電子部品。前記第1の側面において、前記第3の外部電極と前記第4の外部電極との間には、該第3の外部電極の電位及び該第4の外部電極の電位と異なる電位に保たれる外部電極が設けられていないこと、を特徴とする請求項1又は請求項2のいずれかに記載の電子部品。前記第1の容量導体に接続され、かつ、前記積層体の第2の側面に引き出されている第5の引き出し導体と、前記第2の容量導体に接続され、かつ、前記第2の側面に引き出されている第6の引き出し導体と、前記第2の側面に設けられ、かつ、前記第5の引き出し導体に接続されている第5の外部電極と、前記第2の側面に設けられ、かつ、前記第6の引き出し導体に接続されている第6の外部電極と、を更に備えており、前記第2の側面において、前記第1の端面と前記第5の外部電極との間には、該第5の外部電極の電位と異なる電位に保たれる外部電極が設けられておらず、前記第2の側面において、前記第2の端面と前記第6の外部電極との間には、該第6の外部電極の電位と異なる電位に保たれる外部電極が設けられていないこと、を特徴とする請求項1ないし請求項3のいずれかに記載の電子部品。前記第1の容量導体及び前記第2の容量導体は、同じ前記誘電体層上に設けられていること、を特徴とする請求項1ないし請求項4のいずれかに記載の電子部品。第1のランド及び第2のランドを含んでいる回路基板と、前記回路基板に実装される請求項1ないし請求項5のいずれかに記載の電子部品と、を備えており、前記第1の外部電極は、前記第1のランドに接続され、前記第2の外部電極は、前記第2のランドに接続されていること、を特徴とする基板モジュール。前記第4の外部電極は、前記第2のランドに接続されていること、を特徴とする請求項6に記載の基板モジュール。前記第3の外部電極は、前記第1のランドに接続されていること、を特徴とする請求項7に記載の基板モジュール。そこで、本発明の目的は、低ESL化を図ることができると共に、回路基板への実装の際にショートが発生することを抑制できる電子部品及び基板モジュールを提供することである。本発明の一形態に係る電子部品は、複数の誘電体層が積層されてなる直方体状の積層体と、前記誘電体層上に設けられている第1の容量導体と、前記第1の容量導体に接続され、かつ、前記積層体の第1の端面に引き出されている第1の引き出し導体と、前記第1の容量導体に接続され、かつ、前記積層体の第1の側面に引き出されている第3の引き出し導体と、前記誘電体層上に設けられている第2の容量導体と、前記第2の容量導体に接続され、かつ、前記積層体の第2の端面に引き出されている第2の引き出し導体と、前記第2の容量導体に接続され、かつ、前記第1の側面に引き出されている第4の引き出し導体と、前記誘電体層上に設けられ、かつ、前記第1の容量導体及び前記第2の容量導体と前記誘電体層を介して対向している第3の容量導体と、前記第1の端面及び前記第2の端面のそれぞれと前記積層体の底面とに跨って設けられ、かつ、前記第1の引き出し導体及び前記第2の引き出し導体のそれぞれに接続されている第1の外部電極及び第2の外部電極と、前記第1の側面に設けられ、かつ、前記第3の引き出し導体に接続されている第3の外部電極と、前記第1の側面に設けられ、かつ、前記第4の引き出し導体に接続されている第4の外部電極と、を備えていること、を特徴とする。本発明の一形態に係る基板モジュールは、第1のランド及び第2のランドを含んでいる回路基板と、前記回路基板に実装される前記電子部品と、を備えており、前記第1の外部電極は、前記第1のランドに接続され、前記第2の外部電極は、前記第2のランドに接続されていること、を特徴とする。本発明によれば、低ESL化を図ることができると共に、回路基板への実装の際にショートが発生することを抑制できる。以下に、本発明の実施形態に係る電子部品及び基板モジュールについて図面を参照しながら説明する。第1の実施形態電子部品の構成まず、第1の実施形態に係る電子部品の構成について図面を参照しながら説明する。図1は、第1の実施形態に係る電子部品10の外観斜視図である。図2は、図1の電子部品10の積層体11の分解斜視図である。図3は、図1の電子部品の内部平面図である。以下では、積層体11の積層方向をz軸方向と定義する。積層体11をz軸方向から平面視したときに、積層体11の長辺が延在している方向をx軸方向と定義する。積層体11をz軸方向から平面視したときに、積層体11の短辺が延在している方向をy軸方向と定義する。電子部品10は、例えば、チップコンデンサであり、図1ないし図3に示すように、積層体11、外部電極1212a,12b,13~16及び内部導体3030a~30c,3131a~31c,3232a,32b図1には図示せずを備えている。積層体11は、直方体状をなしている。ただし、積層体11は、面取りが施されることにより角及び稜線において丸みを帯びた形状をなしている。以下では、積層体11において、z軸方向の正方向側の面を上面S1とし、z軸方向の負方向側の面を下面S2とする。また、x軸方向の負方向側の面を端面S3とし、x軸方向の正方向側の面を端面S4とする。また、y軸方向の正方向側の面を側面S5とし、y軸方向の負方向側の面を側面S6とする。積層体11は、図2に示すように、複数のセラミック層1717a~17gがz軸方向の正方向側から負方向側へとこの順に並ぶように積層されることにより構成されている。セラミック層17は、長方形状をなしており、誘電体セラミックにより作製されている。以下では、セラミック層17のz軸方向の正方向側の主面を表面と称し、セラミック層17のz軸方向の負方向側の主面を裏面と称す。積層体11の上面S1は、z軸方向の最も正方向側に設けられているセラミック層17aの表面により構成されている。積層体11の下面S2は、z軸方向の最も負方向側に設けられているセラミック層17gの裏面により構成されている。また、端面S3は、セラミック層17a~17gのx軸方向の負方向側の短辺が連なることによって構成されている。端面S4は、セラミック層17a~17gのx軸方向の正方向側の短辺が連なることによって構成されている。側面S5は、セラミック層17a~17gのy軸方向の正方向側の長辺が連なることによって構成されている。側面S6は、セラミック層17a~17gのy軸方向の負方向側の長辺が連なることによって構成されている。内部導体30a~30c,31a~31cはそれぞれ、図2及び図3に示すように、セラミック層17b,17d,17fの表面上に設けられており、積層体11に内蔵されている。また、内部導体32a,32bはそれぞれ、図2及び図3に示すように、セラミック層17c,17eの表面上に設けられており、積層体11に内蔵されている。すなわち、内部導体30,31と内部導体32とは、z軸方向において交互に積層されている。内部導体3030a~30cは、容量導体1818a~18c及び引き出し導体2020a~20c,2222a~22c,2323a~23cを有している。容量導体18は、長方形状をなしており、セラミック層17の外縁に接しないように、セラミック層17の表面上に設けられている。容量導体18は、セラミック層17のx軸方向の負方向側の半分の領域内に設けられている。引き出し導体20は、容量導体18に接続され、かつ、積層体11の端面S3に引き出されることにより端面S3から露出している。より詳細には、引き出し導体20は、容量導体18のx軸方向の負方向側の長辺から、x軸方向の負方向側に向かって引き出されている。これにより、引き出し導体20は、セラミック層17のx軸方向の負方向側の短辺に引き出されている。引き出し導体20のy軸方向の幅は、容量導体18のy軸方向の幅と一致している。引き出し導体22は、容量導体18に接続され、かつ、積層体11の側面S5に引き出されることにより側面S5から露出している。より詳細には、引き出し導体22は、容量導体18のy軸方向の正方向側の短辺におけるx軸方向の正方向側の端部から、y軸方向の正方向側に向かって延在している。これにより、引き出し導体22は、セラミック層17のy軸方向の正方向側の長辺の中点よりx軸方向の負方向側の位置に引き出されている。また、引き出し導体22は、引き出し導体20と接触していない。引き出し導体23は、容量導体18に接続され、かつ、積層体11の側面S6に引き出されることにより側面S6から露出している。より詳細には、引き出し導体23は、容量導体18のy軸方向の負方向側の短辺におけるx軸方向の正方向側の端部から、y軸方向の負方向側に向かって延在している。これにより、引き出し導体23は、セラミック層17のy軸方向の負方向側の長辺の中点よりx軸方向の負方向側の位置に引き出されている。また、引き出し導体23は、引き出し導体20と接触していない。内部導体3131a~31cは、容量導体1919a~19c及び引き出し導体2121a~21c,2424a~24c,2525a~25cを有している。容量導体19は、長方形状をなしており、セラミック層17の外縁に接しないように、セラミック層17の表面上に設けられている。容量導体19は、セラミック層17のx軸方向の正方向側の半分の領域内に設けられている。容量導体18,19は同じセラミック層17の表面上に設けられており、互いに対向している。引き出し導体21は、容量導体19に接続され、かつ、積層体11の端面S4に引き出されることにより端面S4から露出している。より詳細には、引き出し導体21は、容量導体19のx軸方向の正方向側の長辺から、x軸方向の正方向側に向かって引き出されている。これにより、引き出し導体21は、セラミック層17のx軸方向の正方向側の短辺に引き出されている。引き出し導体21のy軸方向の幅は、容量導体19のy軸方向の幅と一致している。引き出し導体24は、容量導体19に接続され、かつ、積層体11の側面S5に引き出されることにより側面S5から露出している。より詳細には、引き出し導体24は、容量導体19のy軸方向の正方向側の短辺におけるx軸方向の負方向側の端部から、y軸方向の正方向側に向かって延在している。これにより、引き出し導体24は、セラミック層17のy軸方向の正方向側の長辺の中点よりx軸方向の正方向側の位置に引き出されている。すなわち、引き出し導体24は、z軸方向から平面視したときに、引き出し導体22よりもx軸方向の正方向側に位置している。また、引き出し導体24は、引き出し導体21と接触していない。引き出し導体25は、容量導体19に接続され、かつ、積層体11の側面S6に引き出されることにより側面S6から露出している。より詳細には、引き出し導体25は、容量導体19のy軸方向の負方向側の短辺におけるx軸方向の負方向側の端部から、y軸方向の負方向側に向かって延在している。これにより、引き出し導体25は、セラミック層17のy軸方向の負方向側の長辺の中点よりx軸方向の正方向側の位置に引き出されている。すなわち、引き出し導体25は、z軸方向から平面視したときに、引き出し導体23よりもx軸方向の正方向側に位置している。また、引き出し導体25は、引き出し導体21と接触していない。内部導体3232a,32bは、長方形状をなしており、セラミック層17の外縁に接しないように、セラミック層17の表面上に設けられている容量導体である。内部導体32は、容量導体18,19が設けられているセラミック層17とは異なるセラミック層17の表面に設けられ、容量導体18,19とセラミック層17を介して対向している。その結果、容量導体18,19と内部導体32との間のそれぞれに容量が発生する。容量導体18と内部導体32との間に発生している容量と容量導体19と内部導体32との間に発生している容量とは直列接続されている。外部電極12a,12bはそれぞれ、端面S3,S4のそれぞれと積層体11の上面S1、下面S2及び側面S5,S6とに跨って設けられ、かつ、引き出し導体20a~20c,21a~21cのそれぞれに接続されている。より詳細には、外部電極12aは、引き出し導体20a~20cが端面S3から露出している部分を覆うように、積層体11の端面S3の全面を覆っている。更に、外部電極12aは、端面S3から上面S1、下面S2及び側面S5,S6に折り返されている。外部電極12bは、引き出し導体21a~21cが端面S4から露出している部分を覆うように、積層体11の端面S4の全面を覆っている。更に、外部電極12bは、端面S4から上面S1、下面S2及び側面S5,S6に折り返されている。外部電極13,14はそれぞれ、側面S5,S6に設けられ、かつ、引き出し導体22a~22c,23a~23cに接続されている。より詳細には、外部電極13は、引き出し導体22a~22cが側面S5から露出している部分を覆うように、積層体11の側面S5においてz軸方向に延在する帯状に形成されている。外部電極14は、引き出し導体23a~23cが側面S6から露出している部分を覆うように、積層体11の側面S6においてz軸方向に延在する帯状に形成されている。このとき、外部電極14は、外部電極13と対向している。外部電極15,16はそれぞれ、側面S5,S6に設けられ、かつ、引き出し導体24a~24c,25a~25cに接続されている。より詳細には、外部電極15は、引き出し導体24a~24cが側面S5から露出している部分を覆うように、積層体11の側面S5においてz軸方向に延在する帯状に形成されている。また、外部電極15は、引き出し導体24が引き出し導体22よりもx軸方向の正方向側に位置しているので、外部電極13よりもx軸方向の正方向側に位置している。外部電極16は、引き出し導体25a~25cが側面S6から露出している部分を覆うように、積層体11の側面S6においてz軸方向に延在する帯状に形成されている。このとき、外部電極16は、外部電極15と対向している。また、外部電極16は、引き出し導体25が引き出し導体23よりもx軸方向の正方向側に位置しているので、外部電極14よりもx軸方向の正方向側に位置している。また、電子部品10では、図1に示すように、側面S5,S6において、端面S3と外部電極13,14との間にはそれぞれ、外部電極13,14と異なる電位に保たれる外部電極が設けられていない。なお、図1に示すように、側面S5,S6には、外部電極12aが端面S3から折り返されている。そのため、端面S3と外部電極13,14との間にはそれぞれ、外部電極12aが設けられている。ただし、外部電極12aはそれぞれ、外部電極13,14と内部導体30を介して電気的に接続されている。そのため、外部電極12aの電位は、外部電極13,14の電位と等しい。また、電子部品10では、図1に示すように、側面S5,S6において、端面S4と外部電極15,16との間にはそれぞれ、外部電極15,16と異なる電位に保たれる外部電極が設けられていない。なお、図1に示すように、側面S5,S6には、外部電極12bが端面S4から折り返されている。そのため、端面S4と外部電極15,16との間にはそれぞれ、外部電極12bが設けられている。ただし、外部電極12bはそれぞれ、外部電極15,16と内部導体31を介して電気的に接続されている。そのため、外部電極12bの電位は、外部電極15,16の電位と等しい。更に、側面S5において、外部電極13と外部電極15との間には、外部電極13,15の電位と異なる電位に保たれる外部電極が設けられていない。同様に、側面S6において、外部電極14と外部電極16との間には、外部電極14,16の電位と異なる電位に保たれる外部電極が設けられていない。すなわち、外部電極13,15間及び外部電極14,16間には、外部電極が設けられていない。これにより、外部電極13,15が隣り合うと共に、外部電極14,16が隣り合うようになる。電子部品の製造方法次に、電子部品10の製造方法について説明する。なお、図面は、図1ないし図3を援用する。まず、主成分であるBaTiO3、CaTiO3、SrTiO3又はCaZrO3と、副成分であるMn化合物、Fe化合物、Cr化合物、Co化合物、Ni化合物または希土類化合物とを所定の比率で秤量してボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、誘電体セラミック粉末を得る。この誘電体セラミック粉末に対して、有機バインダ及び有機溶剤を加えてボールミルで混合を行う。得られたセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、セラミック層17となるべきセラミックグリーンシートを作製する。セラミック層17の焼成後の厚さは、0.5μm以上10μm以下であることが好ましい。次に、セラミック層17となるべきセラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、内部導体30~32を形成する。導電性材料からなるペーストは、例えば、金属粉末に、有機バインダ及び有機溶剤が加えられたものである。金属粉末は、例えば、Ni、Cu、Ag、Pd、Ag-Pd合金、Au等である。内部導体30~32の焼成後の厚さは、0.3μm以上2.0μm以下であることが好ましい。次に、セラミック層17となるべきセラミックグリーンシートを積層して未焼成のマザー積層体を得る。この後、未焼成のマザー積層体に対して、静水圧プレスにて圧着を施す。次に、未焼成のマザー積層体を所定寸法にカットして、複数の未焼成の積層体11を得る。この後、積層体11の表面に、バレル研磨加工等の研磨加工を施す。次に、未焼成の積層体11を焼成する。焼成温度は、例えば、900°C以上1300°C以下であることが好ましい。以上の工程により、積層体11の準備が完了する。次に、積層体11に外部電極12~16を形成する。具体的には、公知のディップ法やスリット工法等により、積層体11の表面に導電性ペーストを塗布する。そして、導電性ペーストを700°C以上900°C以下の温度で焼付けを行うことにより、外部電極12~16の下地電極を形成する。導電性ペーストの材料としては、例えば、Cu,Ni,Ag,Pd,Ag-Pd合金,Au等が挙げられる。下地電極の厚さは、10μm以上50μm以下であることが好ましい。次に、下地電極上にめっきを施して外部電極12~16を完成させる。めっき層の材料としては、例えば、Cu,Ni,Ag,Pd,Ag-Pd合金,Au等が挙げられる。また、複数回のめっきを行って、複数層のめっき層を下地電極上に形成してもよい。以上の工程により、電子部品10が完成する。基板モジュールの構成次に、電子部品10を備えている基板モジュール40について図面を参照しながら説明する。図4aは、基板モジュール40の断面構造図であり、図4bは、基板モジュール40をz軸方向の正方向側から平面視した図である。図5は、図4の基板モジュール40の等価回路図である。基板モジュール40は、図4aに示すように、電子部品10及び回路基板51を備えている。回路基板51は、基板本体52、信号導体54、グランド電極55、ビアホール導体56及びグランド導体Gを含んでいる。基板本体52は、複数のセラミック層及び導体層が積層されてなる積層基板であり、その主面及び内部において電気回路を有している。信号導体54は、基板本体52のz軸方向の正方向側の主面上に設けられており、図4bに示すようにy軸方向に延在している。信号導体54のy軸方向の正方向側の端部には、図示しない入力ポートP1が設けられており、信号導体54のy軸方向の負方向側の端部には、図示しない出力ポートP2が設けられている。グランド電極55は、回路基板51のz軸方向の正方向側の主面上に設けられており、図4bに示すように、長方形状をなしている。グランド導体Gは、基板本体52内に設けられており、接地電位に保たれる。グランド導体Gは、図示しないグランドポートP3に接続されている。ビアホール導体56は、基板本体52内に設けられており、グランド電極55とグランド導体Gとを接続している。これにより、グランド電極55も接地電位に保たれる。電子部品10は、回路基板51に実装されている。より詳細には、外部電極12aは、はんだ60aにより、信号導体54に接続されている。また、外部電極12bは、はんだ60bにより、グランド電極55に接続されている。これにより、基板モジュール40は、図5に示す回路構成を有するようになる。すなわち、信号導体54は、入力ポートP1と出力ポートP2とを接続している。そして、電子部品10は、信号導体54とグランドポートP3との間に設けられている。図5において、コンデンサC、抵抗R及びコイルLは、電子部品10が有している静電容量、電気抵抗及びインダクタを示している。基板モジュール40が図5に示す構成を有することにより、高周波信号は、入力ポートP1から入力し、出力ポートP2から出力される。更に、入力ポートP1から入力した高周波信号の内、電子部品10の共振周波数の高周波信号は、出力ポートP2から出力せずに、グランドポートP3から出力する。なお、基板モジュール40の回路構成は、図5に限らない。よって、基板モジュール40において、電子部品10が入力ポートP1と出力ポートP2との間に設けられていてもよい。効果以上の電子部品10によれば、以下に説明するように、低ESL化を図ることができる。図6は、比較例に係る電子部品110の外観斜視図である。図7は、比較例に係る電子部品110の積層体111の分解斜視図である。比較例に係る電子部品110は、電子部品10において引き出し導体22~25及び外部電極13~16を取り除いたものである。そこで、電子部品110において電子部品10と同じ構成については、電子部品10の構成の参照符号に100を足した参照符号を付した。比較例に係る電子部品110では、高周波信号は、信号導体から外部電極112aを介して電子部品110内に入力し、外部電極112bを介してグランド電極へと出力する。この際、高周波信号は、信号導体、外部電極112a、引き出し導体120、容量導体118、内部導体132、容量導体119、引き出し導体121、外部電極112b、グランド電極の順に流れる。すなわち、比較例に係る電子部品110では、高周波信号は、1本の経路のみを通過する。一方、電子部品10では、高周波信号は、信号導体54から外部電極12aを介して電子部品10内に入力し、外部電極12bを介してグランド電極55へと出力する。この際、高周波信号は、以下に説明する第1の経路及び第2の経路を通過する。第1の経路は、信号導体54、外部電極12a、引き出し導体20、容量導体18、内部導体32、容量導体19、引き出し導体21、外部電極12b、グランド電極55の順に高周波信号が流れる経路である。第2の経路は、信号導体54、外部電極12a、引き出し導体20、容量導体18、引き出し導体22,23、外部電極13,14、外部電極15,16、引き出し導体24,25、容量導体19、引き出し導体21、外部電極12b、グランド電極55の順に高周波信号が流れる経路である。ここで、第2の経路において、高周波信号は、外部電極13,14と外部電極15,16との間の積層体11内を通過することにより、外部電極13,14から外部電極15,16へと通過する。以上のように、電子部品10が実装された基板モジュール40では、高周波信号は、並列に接続された第1の経路及び第2の経路を通過する。ここで、電子部品10の第1の経路は、電子部品110の経路と同じである。よって、電子部品10は、電子部品110に対して第2の経路が追加された構造を有している。そして、第1の経路のインダクタンス値L1と第2の経路のインダクタンス値L2との合成インダクタンス値LTは、以下の式1に示される。LT=L1L2/L1L21電子部品110の経路のインダクタンス値はL1である。よって、電子部品10の第1の経路及び第2の経路の合成インダクタンス値LTは、電子部品110の経路のインダクタンス値L1よりも小さくなる。すなわち、電子部品10は、電子部品110に比べて低ESL化が図られている。また、電子部品10において、低ESL化が図られることにより、共振周波数が高くなり、電子部品10の高周波帯域における挿入損失が低減される。なお、高周波信号が外部電極13,14から外部電極15,16に流れるためには、側面S5において、外部電極13と外部電極15との間には、外部電極13,15の電位と異なる電位に保たれる外部電極が設けられていないことが好ましい。同様に、側面S6において、外部電極14と外部電極16との間には、外部電極14,16の電位と異なる電位に保たれる外部電極が設けられていないことが好ましい。より詳細には、電子部品10において、高周波信号は、x軸方向の正方向側に向かって通過する必要がある。しかしながら、電子部品10の側面S5,S6において、端面S3と外部電極13,14との間に、外部電極13,14と異なる電位に保たれる外部電極が設けられていると、外部電極13,14から該外部電極に向かってすなわち、x軸方向の負方向側に向かって高周波信号が流れる。すなわち、高周波信号が通過するべき方向の反対方向に高周波信号が通過するようになる。そのため、高周波信号の通過において損失が発生してしまう。また、高周波信号が外部電極13,14から外部電極15,16に流れるためには、外部電極13,14の間隔及び外部電極15,16の間隔は、できるだけ小さいことが好ましく、例えば、50μm以上200μmであることが好ましい。なお、電子部品10と電子部品110を比べた場合、1次共振点のシフト幅に比べて、2次共振点のシフト幅のほうが大きくなる傾向にある。これは、電子部品10における第2の経路が影響しているものと考えられる。電子部品10及び電子部品110において、1次共振点より高い周波数の高周波信号は、回路基板51に近い部分に集中して流れるようになり、下面近傍に相対的に小さい容量が形成され、その共振点が2次共振点として現れるものと考えられる。ここで、電子部品10では、高周波信号が第2の経路に流れることにより、相対的に小さい容量のESLが特に低下するため、2次共振点が大きく高周波側にシフトするものと推測される。また、電子部品10と電子部品110とを比べた場合、2次共振点の谷が浅くなる傾向にある。以上のように、2次共振点が1次共振点から遠ざかり、2次共振点の谷が浅くなると、1次共振点と2次共振点との間の周波数で動作するデバイスが誤動作を起こすことを防止できる可能性がある。また、電子部品10では、回路基板51への実装の際にショートが発生することを抑制できる。より詳細には、特許文献1に記載の積層コンデンサ500では、外部電極512,514間が近接しているので、回路基板への実装時に、外部電極512と外部電極514との間がはんだによって接続されてしまうおそれがある。すなわち、積層コンデンサ500では、ショートが発生するおそれがある。一方、電子部品10では、外部電極12a,12bは、特許文献1に記載の積層コンデンサ500の外部電極512,514に比べて近接していない。その代わり、外部電極13と外部電極15とは近接している。同様に、外部電極14と外部電極16とは近接している。しかしながら、外部電極13~16は、回路基板51に対してはんだ実装されない。そのため、外部電極13と外部電極15との間、及び、外部電極14と外部電極16との間がはんだにより接続される可能性が低い。よって、電子部品10では、回路基板51への実装の際にショートが発生することを抑制できる。電子部品10では、デラミネーションの発生を抑制できる。より詳細には、電子部品において、積層体の角ではデラミネーションが発生しやすい。角に引き出し電極とセラミック層とが積層されていると、引き出し電極とセラミック層との間においてデラミネーションが特に発生しやすい。そこで、電子部品10では、引き出し導体20,21は、積層体10の角に引き出されていない。これにより、電子部品10では、デラミネーションの発生が抑制される。更に、電子部品10では、積層体11の角において、引き出し電極20,21が露出しないので、電子部品10の耐湿性が向上する。実験本願発明者は、電子部品10が奏する効果をより明確にするために、以下に説明する実験を行った。具体的には、図1及び図2に示す電子部品10のサンプル以下、第1のサンプル、第3のサンプル、第5のサンプル、第7のサンプル及び図6及び図7に示す電子部品110第2のサンプル、第4のサンプル、第6のサンプル、第8のサンプルを作製した。そして、各サンプルを図4に示すように回路基板上に実装し、ネットワークアナライザアジレント社製8722Dを用いて、第1のサンプルないし第8のサンプルのESL、入力ポートP1と出力ポートP2との間の挿入損失S21を測定した。まず、各サンプルの条件について説明する。寸法:1.60mmL×0.85mmW×1.70mmT内部導体及び外部電極の材料:Cuセラミック層の比誘電率ε:27素子厚内部導体30,31の間隔:122μm外層厚み内部導体30a,31aから積層体11の上面S1までの距離及び内部導体30c,31cから積層体11の下面S2までの距離:88μm表1は、各サンプルの条件を示した表である。以上の条件の第1のサンプルないし第8のサンプルでは、ESLは以下の通りとなった。なお、ESLは0.5~20GHzの周波数帯域で測定した。表2は、第1のサンプルないし第8のサンプルのESLを示した表である。よって、本実験により、電子部品10では、電子部品110よりも、約10の低ESL化が図られていることが分かる。図8は、第1のサンプル及び第2のサンプルの挿入損失S21を示したグラフである。図9は、第3のサンプル及び第4のサンプルの挿入損失S21を示したグラフである。図10は、第5のサンプル及び第6のサンプルの挿入損失S21を示したグラフである。図11は、第7のサンプル及び第8のサンプルの挿入損失S21を示したグラフである。縦軸は挿入損失を示し、横軸は周波数を示している。図8ないし図11によれば、第1のサンプル、第3のサンプル、第5のサンプル及び第7のサンプルの1次共振点f1がそれぞれ、第2のサンプル、第4のサンプル、第6のサンプル及び第8のサンプルの1次共振点f1よりも高くなっていることが分かる。表3は、第1のサンプルないし第8のサンプルの1次共振点f1を示した表である。以上のように、図8ないし図11の実験結果によれば、電子部品10の高周波特性は、電子部品110の高周波特性よりも優れていることが分かる。具体的には、電子部品10の1次共振点f1は、電子部品110の1次共振点f1よりも約5高くなる。更に、図8ないし図11の実験結果によれば、電子部品10の2次共振点f2は、電子部品110の2次共振点f2よりも高くなっていることが分かる。例えば、図11のグラフでは、第8のサンプルの2次共振点が約8GHzであるのに対して、第7のサンプルの2次共振点は約10GHzである。更に、電子部品10の2次共振点f2における挿入損失は、電子部品110の2次共振点f2における挿入損失よりも小さくなっている。以上より、電子部品10では、高周波帯域における挿入損失を低減できる。第2の実施形態次に、第2の実施形態に係る電子部品及び基板モジュールについて図面を参照しながら説明する。図12は、第2の実施形態に係る電子部品10aの外観斜視図である。電子部品10aでは、外部電極13,15は、側面S5から上面S1及び下面S2に折り返されている。また、外部電極14,16は、側面S6から上面S1及び下面S2に折り返されている。電子部品10aのその他の構成は、電子部品10と同じであるので説明を省略する。以上のような電子部品10aにおいても、電子部品10と同様に、低ESL化を図ることができると共に、回路基板への実装の際にショートが発生することを抑制できる。次に、電子部品10aを備えている基板モジュール40aについて図面を参照しながら説明する。図13は、基板モジュール40aの断面構造図である。電子部品10aは、回路基板51に実装されている。より詳細には、外部電極12aは、はんだ60aにより、信号導体54に接続されている。また、外部電極12bは、はんだ60bにより、グランド電極55に接続されている。これにより、基板モジュール40aは、基板モジュール40と同様に、図5に示す回路構成を有するようになる。第1の変形例次に、第1の変形例に係る基板モジュールについて図面を参照しながら説明する。図14は、基板モジュール40bの断面構造図である。基板モジュール40bは、外部電極15,16がグランド電極55にはんだ60cにより接続されている点において基板モジュール40aと相違する。その他の相違点は存在しないので、基板モジュール40bの構成のこれ以上の説明を省略する。基板モジュール40aでは、高周波信号は、第1の経路及び第2の経路を通過していた。一方、基板モジュール40bでは、高周波信号は、第1の経路及び第2の経路に加えて、以下に説明する第3の経路及び第4の経路を通過する。第3の経路は、信号導体54、外部電極12a、引き出し導体20、容量導体18、内部導体32、容量導体19、引き出し導体24,25、外部電極15,16、グランド電極55の順に高周波信号が流れる経路である。第4の経路は、信号導体54、外部電極12a、引き出し導体20、容量導体18、引き出し導体22,23、外部電極13,14、外部電極15,16、グランド電極55の順に高周波信号が流れる経路である。以上のように、基板モジュール40bでは、高周波信号は、第1の経路及び第2の経路に加えて、第3の経路及び第4の経路も通過するようになる。その結果、基板モジュール40bでは、基板モジュール40aよりも更に低ESL化が図られると共に、高周波特性が向上する。また、基板モジュール40bでは、外部電極13,14に近接している外部電極15,16がはんだ60cによりグランド電極55に接続されている。ただし、電子部品10の回路基板51への固定は、主に、外部電極12aと信号導体54との接続、及び、外部電極12bとグランド電極55との接続によって行われている。そのため、外部電極15,16は、グランド電極55に電気的に接続されていればよく、グランド電極55に強固に固定されている必要はない。したがって、はんだ60cの量は少なくてもよい。よって、はんだ60cにより、外部電極13,14と外部電極15,16とが接続される可能性は低い。すなわち、基板モジュール40bにおいても、電子部品10の回路基板51への実装の際にショートが発生することを抑制できる。第2の変形例次に、第2の変形例に係る基板モジュールについて図面を参照しながら説明する。図15は、基板モジュール40cの断面構造図である。基板モジュール40cは、外部電極13,14が信号導体54にはんだ60dにより接続されている点において基板モジュール40bと相違する。その他の相違点は存在しないので、基板モジュール40cの構成のこれ以上の説明を省略する。基板モジュール40bでは、高周波信号は、第1の経路ないし第4の経路を通過していた。一方、基板モジュール40cでは、高周波信号は、第1の経路ないし第4の経路に加えて、以下に説明する第5の経路ないし第7の経路を通過する。第5の経路は、信号導体54、外部電極13,14、引き出し導体22,23、容量導体18、内部導体32、容量導体19、引き出し導体21、外部電極12b、グランド電極55の順に高周波信号が流れる経路である。第6の経路は、信号導体54、外部電極13,14、引き出し導体22,23、容量導体18、内部導体32、容量導体19、引き出し導体24,25、外部電極15,16、グランド電極55の順に高周波信号が流れる経路である。第7の経路は、信号導体54、外部電極13,14、外部電極15,16、グランド電極55の順に高周波信号が流れる経路である。以上のように、基板モジュール40cでは、高周波信号は、第1の経路ないし第4の経路に加えて、第5の経路ないし第7の経路も通過するようになる。その結果、基板モジュール40cでは、基板モジュール40bよりも更に低ESL化が図られると共に、高周波特性が向上する。また、基板モジュール40cでは、外部電極13,14がはんだ60dにより信号導体54に接続され、かつ、外部電極15,16がはんだ60cによりグランド電極55に接続されている。ただし、電子部品10の回路基板51への固定は、主に、外部電極12aと信号導体54との接続、及び、外部電極12bとグランド電極55との接続によって行われている。そのため、外部電極13,14は、信号導体54に接続されていればよく、信号導体54に強固に固定されている必要はない。同様に、外部電極15,16は、グランド電極55に電気的に接続されていればよく、グランド電極55に強固に固定されている必要はない。したがって、はんだ60c,60dの量は少なくてもよい。よって、はんだ60c,60dにより、外部電極13,14と外部電極15,16とが接続される可能性は低い。すなわち、基板モジュール40cにおいても、電子部品10の回路基板51への実装の際にショートが発生することを抑制できる。第3の実施形態以下に、第3の実施形態に係る電子部品10bの構成について図面を参照しながら説明する。図16は、第3の実施形態に係る電子部品10bの内部平面図である。なお、電子部品10bの外観斜視図は、電子部品10の外観斜視図と同じであるので、図1を援用する。電子部品10と電子部品10bとの相違点は、内部導体3031の形状である。より詳細には、電子部品10bの内部導体30,31容量導体18,19は、電子部品10の内部導体30,31容量導体18,19よりも近接している。これにより、電子部品10bでは電子部品10に比べて、容量導体18,19と内部導体32とが対向している部分の面積が大きくなる。その結果、電子部品10bの容量値を大きくすることが可能となる。第4の実施形態以下に、第4の実施形態に係る電子部品10cの構成について図面を参照しながら説明する。図17は、第4の実施形態に係る電子部品10cの内部平面図である。なお、電子部品10cの外観斜視図は、電子部品10の外観斜視図と同じであるので、図1を援用する。電子部品10と電子部品10cとの相違点は、引き出し導体7272a~72c,7373a~73c,7474a~74c,7575a~75cの有無である。引き出し導体72は、接続導体20に接続され、かつ、積層体11の側面S5に引き出されることにより側面S5から露出している。引き出し導体72は、セラミック層17のx軸方向の負方向側の短辺に接している。これにより、引き出し導体72は、セラミック層17のy軸方向の正方向側の長辺及びx軸方向の負方向側の短辺において外部電極12aに接続されている。引き出し導体73は、接続導体20に接続され、かつ、積層体11の側面S6に引き出されることにより側面S6から露出している。引き出し導体73は、セラミック層17のx軸方向の負方向側の短辺に接している。これにより、引き出し導体73は、セラミック層17のy軸方向の負方向側の長辺及びx軸方向の負方向側の短辺において外部電極12aに接続されている。引き出し導体74は、接続導体21に接続され、かつ、積層体11の側面S5に引き出されることにより側面S5から露出している。引き出し導体74は、セラミック層17のx軸方向の正方向側の短辺に接している。これにより、引き出し導体74は、セラミック層17のy軸方向の正方向側の長辺及びx軸方向の正方向側の短辺において外部電極12bに接続されている。引き出し導体75は、接続導体21に接続され、かつ、積層体11の側面S6に引き出されることにより側面S6から露出している。引き出し導体75は、セラミック層17のx軸方向の正方向側の短辺に接している。これにより、引き出し導体75は、セラミック層17のy軸方向の負方向側の長辺及びx軸方向の正方向側の短辺において外部電極12bに接続されている。電子部品10cでは、引き出し導体72~75が設けられているので、電子部品10c内における電流経路が電子部品10内における電流経路よりも多くなる。その結果、電子部品10cは、より効果的に低ESL化を図ることができる。第5の実施形態以下に、第5の実施形態に係る電子部品10dの構成について図面を参照しながら説明する。図18は、第5の実施形態に係る電子部品10dの内部平面図である。なお、電子部品10dの外観斜視図は、電子部品10の外観斜視図と同じであるので、図1を援用する。電子部品10cと電子部品10dとの相違点は、引き出し導体7272a~72c,7373a~73c,7474a~74c,7575a~75cの位置である。より詳細には、電子部品10dでは、引き出し導体72~75はそれぞれ、セラミック層17のx軸方向の正方向側及び負方向側の短辺に接触していない。すなわち、セラミック層17の角には、引き出し導体72~75が設けられていない。以上のような電子部品10dは、積層体11の角に引き出し導体72~75が設けられていないので、デラミネーションの発生を抑制できる。第6の実施形態以下に、第6の実施形態に係る電子部品10eの構成について図面を参照しながら説明する。図19は、第6の実施形態に係る電子部品10eの内部平面図である。なお、電子部品10eの外観斜視図は、電子部品10の外観斜視図と同じであるので、図1を援用する。電子部品10と電子部品10eとの相違点は、引き出し導体20,21の形状である。より詳細には、電子部品10eの引き出し導体20,21のy軸方向の幅は、電子部品10の引き出し導体20,21のy軸方向の幅よりも狭い。電子部品10eによれば、引き出し導体20,21の幅が狭くなっているので、積層体11から内部導体30,31が露出している部分の面積が小さくなる。その結果、電子部品10eでは、積層体11内に水分が浸入しにくくなる。第7の実施形態以下に、第7の実施形態に係る電子部品10fの構成について図面を参照しながら説明する。図20は、第7の実施形態に係る電子部品10fの内部平面図である。電子部品10fでは、図20に示すように、引き出し導体23,25が設けられていない点において電子部品10と相違する。この場合には、電子部品10fは、側面S5が回路基板51に対向するように実装される。第8の実施形態以下に、第8の実施形態に係る電子部品10gについて図面を参照しながら説明する。図21は、第8の実施形態に係る電子部品10gの外観斜視図である。図21に示すように、外部電極13と外部電極14とは、上面S1及び下面S2に設けられている外部電極によってつながっていてもよい。同様に、外部電極15と外部電極16とは、上面S1及び下面S2に設けられている外部電極によってつながっていてもよい。なお、電子部品10gの内部構造は、電子部品10,10a~10fの内部構造のいずれであってもよい。その他の実施形態本発明に係る電子部品10,10a~10g及び基板モジュール40,40a~40cは、前記実施形態に示したものに限らず、その要旨の範囲内において変更可能である。なお、セラミック層17の代わりに、エポキシ樹脂、ポリプロピレン等の樹脂材料が用いられてもよい。"