互いに異なる電源電位の第1の電源と第2の電源との間に直列に接続され、制御電極が共通に接続された第1及び第2のFETFieldEffectTransistorと、前記第1のFET及び前記第2のFETの間に接続された第1の回路と、を有するインバータを含み、前記第1の回路は、互いに並列に接続された第1の抵抗素子及び第3のFETを含み、前記第3のFETは、その動作範囲に、前記第1の抵抗素子の温度特性と逆極性の温度特性を示す領域を含む、半導体装置。前記第1の抵抗素子は正の温度特性を有し、前記第3のFETは、端子間抵抗値が負の温度特性を示す領域を動作範囲に含む、請求項1記載の半導体装置。前記第1の回路は、更に、前記互いに並列に接続された前記第1の抵抗素子及び前記第3のFETの一端と、前記第1のFET及び前記第2のFETのいずれか一方の間に接続された第2の抵抗素子を更に備える、請求項1又は2記載の半導体装置。前記第3のFETのゲート電極に電圧を供給する電圧発生回路を備える、請求項1乃至3のいずれか1項に記載の半導体装置。前記第3のFETのゲート電極はそれ自身の電極にダイオード接続される、請求項1乃至3のいずれか1項に記載の半導体装置。前記第1及び第3のFETは、ともに第1の導電型トランジスタであり、前記第2のFETは、第2の導電型トランジスタである、請求項1乃至5のいずれか1項に記載の半導体装置。第1乃至第3のノードと、第1及び第2の前記インバータをさらに備え、前記第1のインバータは、前記第1のインバータが含む前記第1及び第2のFETの共通接続された前記制御電極に接続する第1の入力ノードと、前記第1のインバータが含む前記第1の回路の一端と前記第1及び第2のFETのいずれかの一端との間に接続する第1の出力ノードと、を含み、前記第2のインバータは、前記第2のインバータが含む前記第1及び第2のFETの共通接続された前記制御電極に接続する第2の入力ノードと、前記第2のインバータが含む前記第1の回路の一端と前記第1及び第2のFETのいずれか一端との間に接続する第2の出力ノードと、を含み、前記第1のノードは前記第1の入力ノードに接続し、前記第2のノードは、前記第1の出力ノードに接続するとともに、前記第2の入力ノードに接続し、前記第3のノードは前記第2の出力ノードに接続する、請求項1乃至6のいずれか1項に記載の半導体装置。前記第1のインバータが含む前記第1の回路において、前記第1及び第3のFETは、第1の導電型トランジスタであり、前記第2のFETは、第2の導電型トランジスタであり、前記第2のインバータが含む前記第1の回路において、前記第2のFETは、前記第1の導電型トランジスタであり、前記第1及び第3のFETは、前記第2の導電型トランジスタである、請求項7記載の半導体装置。第1の電源電位を有する第1の電源線、及び、第1のノードの間に接続する第1のFETFieldEffectTransistorと、前記第1の電源電位と異なる第2の電源電位を有する第2の電源線、及び、第2のノードの間に接続する第2のFETと、前記第1及び第2のノードの間に接続する第1の回路と、を有するインバータを備え、前記第1の回路は、並列に接続された第1の抵抗素子及び第3のFETを備え、前記第1の抵抗素子は正の温度特性を有し、前記第3のFETは、その動作範囲に、端子間抵抗値が負の温度特性を示す領域を含む、半導体装置。前記第3のFETに、ゲート電圧を与える電圧発生回路を備えた請求項9記載の半導体装置。前記第3のFETのドレインとゲートが接続された請求項9又は10記載の半導体装置。前記第1の回路が、前記第1及び第2のFETの一方と、前記第1の抵抗素子と前記第3のFETのドレインの接続点の間に、さらに第2の抵抗素子を備えた請求項9乃至11のいずれか1項に記載の半導体装置。前記第3のFETは、ドレイン電流の温度特性が正を示す動作領域を含むように、バイアスされる、請求項9乃至12のいずれか1項に記載の半導体装置。互いに異なる電源電位の第1の電源と第2の電源間に直列に接続され、入力ノードの信号のレベルに応答して、一方が導通するとき、他方は非導通となる第1及び第2のFETを備え、前記第1及び第2のFETの一方の導通時に、出力ノードに一端が接続される容量を充電し、他方の導通時に、前記容量を放電し、さらに、一端が前記容量の一端に接続され、他端が前記第1及び第2のFETのいずれかのドレインに接続され、正の温度特性を有する第1の抵抗素子と、前記第1の抵抗素子の前記一端と前記他端にドレインとソースがそれぞれ接続され、前記容量の放電時に、ゲートソース間電圧が、ドレイン電流の温度特性が正となる電圧範囲を含むようにバイアスされる第3のFETと、を含むインバータを備えた半導体装置。前記第1のFETの導通時に前記容量が充電され、前記第2のFETの導通時に、前記容量が放電され、前記第1の抵抗素子の前記他端が前記第2のFETのドレインに接続され、前記容量の一端と、前記第1の抵抗素子の前記一端と前記第3のFETのドレインとの接続点の間に接続された第2の抵抗素子をさらに備え、前記容量の端子間電圧を分圧した電圧が、前記第3のFETのドレインソース間に印加される、請求項14記載の半導体装置。前記第3のFETはゲートとドレインが接続されている、請求項14又は15記載の半導体装置。前記第3のFETのゲートは、電圧発生回路からゲート電圧を受ける、請求項14又は15記載の半導体装置。複数段カスケード接続した前記インバータを備えた請求項14乃至17のいずれか1項に記載の半導体装置。以下は、本発明者による関連技術の分析である。特許文献1においては、図9に示したように、遅延回路一段あたり、温度が高くなるにつれ抵抗値が低くなる特性の抵抗素子118と、温度変化に対して抵抗値がほとんど変わらない特性の抵抗素子120を並列接続した構成とされている。特許文献1に記載されているように、負の温度係数を有する抵抗素子118を作成するために、専用の配線層と専用の不純物のドープ工程が必要である。さらに、抵抗素子118において、負の温度係数とするためには、不純物ドープを極めて少なくすることから、そのシート抵抗値は極めて高くなる特許文献1の例えば図16から、100°Cで1.67GΩ/□:GigaOhm/Square。このため、抵抗値をおおよそ揃えるためには、かなり大きなレイアウト面積が必要となる。前記問題点の少なくとも1つを解決するため、本発明は概略以下の構成とされる但し、以下に制限されない。本発明によれば、互いに異なる電源電位の第1の電源と第2の電源との間に直列に接続され、制御電極が共通に接続された第1及び第2のFETFieldEffectTransistorと、前記第1のFET及び前記第2のFETの間に接続された第1の回路と、を有するインバータを含み、前記第1の回路は、互いに並列に接続された第1の抵抗素子及び第3のFETを含み、前記第3のFETは、その動作領域に、前記第1の抵抗素子の温度特性と極性が逆の温度特性を示す領域を含む半導体装置が提供される。前記第1の抵抗素子は正の温度特性を有し、前記第3のFETは、その動作範囲に、端子間の抵抗値が負の温度特性を示す領域を含み、前記第1の抵抗素子の正の温度特性の影響を緩和するようにしている。本発明によれば、容量を充放電させ信号を遅延させる回路の遅延時間の温度依存性を緩和し、回路規模の増大を抑制可能としている。実施形態の一つは、以下に示される。但し、本願の請求内容はこの実施形態に限定されない。本発明の好ましい態様の1つによれば、互いに異なる電源電位の第1の電源と第2の電源間に直列に接続され、導電型が互いに逆の第1及び第2のMOSFETM11、M12を備えたインバータ11を備え、第1及び第2のMOSFETM11、M12は、入力ノードの信号のレベルに応答して、一方が導通するとき、他方は非導通となり、導通時に、出力ノードに一端が接続される容量C1を、それぞれ、充電及び放電する。さらに、インバータ11は、一端が容量C1の一端に接続され、他端が第2のMOSFETM12のドレインに接続され、正の温度特性温度係数を有する第1の抵抗素子R12と、第1の抵抗素子R12の前記一端と前記他端にドレインとソースがそれぞれ接続され、容量C1の放電時に、ゲートソース間電圧VGSが、ドレイン電流IDSの温度特性が正となる電圧範囲に含むようにバイアスされる第3のMOSFETM13とを備え、第3のMOSFETM13が、前記第1の抵抗素子R12の温度特性の影響を緩和抑制するようにしている。MOSFETのドレインソース間電流IDSは、通常、強反転領域ゲートソース間電圧VGSが閾値電圧以上では、高温時の方が低温時よりも電流値が小となり、弱反転領域サブスレッショルド領域:ゲートソース間電圧が閾値電圧未満で流れるドレインソース間電流サブスレッショルドリーク電流は、高温時の方が低温時よりも電流値は大となる例えば特許文献3の図2参照。しかしながら、電源電圧が例えば1V程度の低電圧動作となると、MOSFETのドレインソース間電流IDSの温度依存性が逆転することが知られている非特許文献1等参照。例えばNMOSFETのドレイン電流ドレインソース間電流IDSは、ゲートソース間電圧が所定の電圧以下ドレイン電流の温度特性がほぼ0となるZTCZeroTemperatureCoefficientポイントに対応した所電圧VZTCN以下では、高温時のほうが低温時よりも電流値が増大しすなわち、ドレイン電流は正の温度特性を有する、ゲートソース間電圧が所定の電圧よりも大のときVZTCNよりも大のときは、ドレイン電流は高温時のほうが低温時よりも電流値が減少するすなわち、ドレイン電流は負の温度特性を有する。ドレインソース間電流の正の温度特性は、MOSFETのドレインソース間の端子間の抵抗値に換算すると、ゲートソース間電圧が所定の電圧VZTCN以下のとき、負の温度特性を有することに対応する。本発明によれば、抵抗素子と並列に挿入されるMOSFETM13のゲートソース間電圧は、例えば前記容量C1の放電時の動作範囲として、ドレイン電流が正の温度特性となる領域を含むようにバイアスされる。このため、容量C1の放電時の時定数の温度依存性を緩和し、負の温度特性の抵抗素子を設ける構成と比較して、製造構成の複雑化、増大を回避し、さらに、回路規模の増大を抑制可能としている。以下、実施形態に即して説明する。図1は、本発明の一実施形態の構成を示す図である。図1を参照すると、初段のインバータ11は、高位側電源電圧を与える電源VDDにソースが接続され、ゲートに入力信号INを入力し、ドレインがノードN11に接続されたPMOSトランジスタPMOSFETM11と、低位側電源電圧を与える電源VSSにソースが接続され、ゲートがPMOSトランジスタM11のゲートと共通接続され入力信号INを共通に受けるNMOSトランジスタNMOSFETM12と、PMOSトランジスタM11のドレインノードN11に一端が接続された抵抗R11と、抵抗R11の他端に一端が接続され、NMOSトランジスタM11のドレインに他端が接続された抵抗R12と、ドレインとゲートが接続されて抵抗R11の他端に接続され、ソースがNMOSトランジスタM11のドレインに接続されたNMOSトランジスタM13と、を備え、PMOSトランジスタM11のドレインノードN11と第2の電源VSS間に容量C1が接続されている。ドレインとゲートが接続されたNMOSトランジスタM13はダイオード接続のMOSトランジスタともいう。次段のインバータ12は、電源VDDにソースが接続され、ゲートがノードN11に接続されたPMOSトランジスタM21と、電源VSSにソースが接続され、ゲートがPMOSトランジスタM21のゲートと共通にノードN11に接続されたNMOSトランジスタM22と、NMOSトランジスタM22のドレインノードN21に一端が接続された抵抗R22と、抵抗R22の他端と、PMOSトランジスタM21のドレイン間に接続された抵抗R21と、ドレインとゲートが接続されて抵抗R22の他端に接続され、ソースがPMOSトランジスタM21のドレインに接続されたPMOSトランジスタM23と、を備え、NMOSトランジスタM22のドレインノードN21と電源VDD間には容量C2が接続されている。特に制限されないが、図1において、容量C1は、例えば、ゲートがノードN11に接続され、ソースとドレインが共通接続され電源VSSに接続されたNMOSトランジスタMOSキャパシタからなる。また容量C2は、例えばゲートがノードN21に接続され、ソースとドレインが共通接続され電源VDDに接続されたPMOSトランジスタMOSキャパシタからなる。図1には、2段のインバータ11、12が示されているが、3段以上の構成とする場合、インバータ12の出力が、初段のインバータ11と同一構成のインバータの入力に接続され、インバータ11とインバータ12が交互に接続される。奇数段のインバータを接続する構成の場合、最終段のインバータは、インバータ11と同一構成とされ、偶数段のインバータを接続する構成の場合、最終段のインバータはインバータ12と同一構成とされる。なお、図1では、インバータ11とインバータ12の順に接続された構成が示されているが、インバータ12を初段、インバータ11を次段としてもよいことは勿論である。抵抗素子R11、R12、R21、R22は、一般に用いられる金属抵抗または拡散層抵抗であり、導体の特徴である正の温度特性温度が高くなるに従い抵抗値が増加するを持つ。図1において、電源電圧VDDは、PMOSトランジスタM11の閾値の絶対値|VTP|と、NMOSトランジスタM12の閾値VTNの和に比べて十分高い電圧に設定される。また、PMOSトランジスタM21の閾値の絶対値|VTP|と、NMOSトランジスタM22の閾値VTNの和に比べて十分高い電圧に設定される。NMOSトランジスタM12、M22のオン抵抗、PMOSトランジスタM11、M21のオン抵抗は、正の温度特性を有する。例えばNMOSトランジスタM12は、そのゲートソース間電圧VGSが閾値電圧VTN以上の強反転領域で、ドレイン電流は、高温時の方が低温時よりも減少し、オン抵抗は、高温時の方が低温時よりも増加し、正の温度特性を有する。図2A、Bは、低電圧領域でのNMOSFET、PMOSFETのIDS-VGS特性を説明する図である非特許文献1のFig.1参照。図2Aに示すように、NMOSFETにおいて、ゲートソース間電圧VGSが所定の電圧VZTCN以下では、NMOSFETが導通オン時のドレイン電流ドレインソース間電流IDSは、高温時の方が低温時よりも電流値が大となる。ドレインソース間の端子間抵抗に換算すると、抵抗値オン抵抗は負の温度特性を有する。一方、ゲートソース間電圧VGSが所定の電圧VZTCNよりも大きい場合、ドレインソース間電流IDSは、低温時の方が高温時よりも電流値が大となる。ドレインソース間の端子間抵抗に換算すると、抵抗値オン抵抗は正の温度特性を有する。ゲートソース間電圧VGSが所定の電圧VZTCNのときには、高温時と低温時のドレインソース間電流IDSが交差し、ドレインソース間電流IDSの温度特性は零0となる。高温時と低温時のドレインソース間電流IDSが交差する点をZTCZeroTemparatureCoefficientポイントという。ドレインソース間電流IDSの温度特性が0となるZTCポイントのゲートソース間電圧VGSをVZTCNと表す。VZTCNは通常、NMOSFETの閾値電圧VTHN付近にある。また図2Bに示すように、PMOSFETにおいて、ゲートソース間電圧VGS<0が所定の電圧VZTCP<0よりも高い場合ゲートソース間電圧VGSの絶対値がVZTCPの絶対値よりも小さい場合、PMOSFETが導通オン時のドレイン電流IDSは、高温時の方が低温時よりも電流値が大となり、ドレインソース間の端子間抵抗に換算すると、抵抗値オン抵抗は負の温度特性を有する。ゲートソース間電圧VGS<0が所定の電圧VZTCP<0よりも低い場合、ドレイン電流IDSは、低温時の方が高温時よりも電流値が大となり、ドレインソース間の端子間抵抗に換算すると、抵抗値オン抵抗は正の温度特性を有する。ゲートソース間電圧VGS<0が所定の電圧VZTCPのときには、高温時と低温時のドレイン電流IDSが交差し、ドレイン電流IDSの温度特性は零0となる。VZTCP<0は通常PMOSFETの閾値電圧VTHP<0付近にある。以下、概説する。飽和領域におけるMOSトランジスタのドレインソース間電流IDSは一般に式1で表される非特許文献1参照。なお、図1において、MOSトランジスタM13はドレインとゲートが接続され、ドレインソース間電圧VDSはゲートソース間電圧にVGSに等しく、VDS>VGS-VTHVTH:閾値電圧が成り立つため、飽和領域で動作する。式1において、μTは温度T絶対温度でのキャリアの移動度モビリティ、VTHTは温度T絶対温度での閾値電圧である。αはドレインソース間電流IDSのゲートソース電圧VGSの依存性を示す指数項の係数である例えばα=1~2。温度絶対温度Tにおける閾値電圧VTHTと移動度μTは、それぞれ次式2、3で表される。式2において、κ>0は温度係数であり、例えば2.5mV/KKはKelvinである。式3において、mは例えば3/2=1.5で与えられる。なお、T0は所定の基準温度であり、例えば25°C室温のとき、T0=273.1525=298.15K絶対温度である。閾値電圧VTHTの温度特性は負であり高温時の方が低温時よりも値が小さい、移動度μTの温度特性も負であるが、式1において、閾値電圧VTHTにはマイナス符号がかかるため、MOSFETのドレインソース間電流IDSの温度特性に関して、閾値電圧VTHTは正として作用する。式1の右辺に2、3を代入し対数をとると、式4をTで微分すると次式5と表される。式5の右辺の第1項負値は高温時には低温時よりも値が大きくなり、第2項正値は、高温時には低温時よりも値は小さくなる。ドレインソース間電流IDSの温度特性が0となるのは、温度Tで微分した微係数が0となることである。式5においてTを所定の値に設定した場合の値が0となることに対応する。したがって、式6が成り立ち、式8が得られる。∴式8において、例えばT=T0とすると式9が得られる。式9のVGSが、T=T0を含む所定の温度範囲でのZTCポイントでのゲートソース間電圧VGSの一つ近似値を与える。ドレインソース間電流IDSの温度特性は、図2Aに示すように、ゲートソース間電圧VGSによって、VGS<VZTCNで正高温ほど電流値が大きくなる、VGS>VZTCNで負高温ほど電流値が小さくなる、VGS=VZTCNで0となる。以上でZTCポイントのゲートソース間電圧VGSの説明を終える。再び図1を参照すると、本実施形態においては、NMOSトランジスタM13ゲートソース間電圧VGSが、ZTCポイント以下の電圧となるように、ノードN11の電圧を抵抗R11、R12で分圧している。INがHighレベル=VDDとなり、NMOSトランジスタM12が導通し、容量C1の電荷を電源VSS側に放電する場合に、NMOSトランジスタM13のゲートソース間に印加される電圧は、VZTCN以下となり、飽和領域で動作するNMOSトランジスタM13のドレインソース間電流IDSの電流値は、高温時に低温時よりも増大する正の温度特性を有する。ドレインソース間端子間抵抗は、高温時に低温時よりも減少する負の温度特性を有する。図3は、図1の回路の動作を説明するための波形図である。図3には、図1の入力信号INとノードM11、N12、N13の電圧波形が示されている。図1において、入力信号INがLowレベル電源電圧VSSのとき、PMOSトランジスタM11が導通し、NMOSトランジスタM12は非導通とされる。容量C11は、PMOSトランジスタM11を介して電源VDDから充電される。すなわち、ノードN11はHigh電位=電源電位VDDにプリチャージされる容量C1にはC1×VDDの電荷が蓄積される。NMOSトランジスタM12は非導通であり、ノードN12、N13は、電源VSSと非導通であり、PMOSトランジスタM11を介して電源VDDに接続されるため、ともに電源電圧VDDとされる。NMOSトランジスタM12のゲートソース間電圧VGSは、ノードN12とN13の差電圧で与えられるがノードN12とN13は等電位であり、閾値電圧以下であるため、NMOSトランジスタM13は非導通とされる。なお、INがLowレベルでノードN11がHighとなると、2段目のインバータのNMOSトランジスタM22が導通し、PMOSトランジスタM21は非導通となり、ノードN21は電源電位VSSとなり、第2の容量C2は充電される容量C2の蓄積電荷Q=C2×VDD。この状態からINをLowレベルからHighレベルVDDに遷移させると、NMOSトランジスタM12が導通し、PMOSトランジスタM11は非導通となり、ノードN13は、VSSレベルに速やかに放電される。そして、ノードN12は、ノードN11の電位を、抵抗R11とR12で分圧した電圧となる。抵抗R11とR12の抵抗値は、ノードN12の電圧は、好ましくは、図2のZTCポイント以下であり、NMOSトランジスタM13の閾値電圧以上となるように、設定される。容量C1の蓄積電荷Q=C1×VDDを放電するために、徐々に、ノードN11、N12の電位が下がる。NMOSトランジスタM13のゲートドレイン間電圧=ゲートソース間電圧VGSは、図2のZTCポイントの電圧VZTCN以下とされ、NMOSトランジスタM13のドレイン電流は温度が高くなるほど大となり、ドレインソース間の端子間抵抗R13Tは、負の温度特性を示す。NMOSトランジスタM13のドレインソース間の端子間抵抗R13Tは、式10で近似される。R13=R13×10T0は所定の基準温度室温等、R13T0は基準温度T0でのNMOSトランジスタM13のドレインソース間の端子間抵抗である。抵抗R13Tの温度係数は-a1であり、負値であるa1>0。抵抗R12は、次式11で与えられる。R12=R12×11R12T0は基準温度T0で抵抗R12の抵抗値である。抵抗R12Tの温度係数はa2>0である。高温時には、抵抗R12の抵抗値R12は低温時よりも大となるが、NMOSトランジスタM13のドレインソース間の端子間抵抗R13は低温時よりも小となる。このため、高温時における並列合成抵抗RP=R12∥R13Tの増大を抑制している。並列合成抵抗RP=R12∥R13Tは、1RP=1R121R1312で与えられる。式12において、高温時に、1/R12は減少するが、1/R13Tは増大し、1/RPの減少を緩和している。すなわち、MOSトランジスタM13は、抵抗R12の正の温度特性を緩和抑制、あるいは相殺するように働く。逆に低温時には、高温時よりも抵抗R12の抵抗値は下るが、NMOSトランジスタM13のドレインソース間電流IDSは高温時よりも減少し、ドレインソース間の端子間抵抗R13は高温時よりも大となる。このため、低温時における並列合成抵抗RP=R12T∥Ron13Tの減少を抑制している。なお、容量C1の放電パスであるノードN11とVSS間の抵抗成分は、NMOSトランジスタM12のオン抵抗をRon12とすると、R=R11R12∥R13Ron1213で与えられる。時定数τはτ=CRで与えられる。時定数τの立ち下がり時間tf=2.2CR与えられる。式13の右辺第2項の並列合成抵抗の温度特性の温度変化を緩和、抑制し、立ち下がり時間tfの温度特性を緩和している。図3において、ノードN11の電圧が徐々に下がり、次段のインバータの放電動作が始まるノードN21がVSSからVDDへの立ち上がりを開始までの間の時間がインバータ1段あたりの遅延時間図3の遅延時間参照を決定する。次段のインバータの放電動作の開始PMOSトランジスタM21が導通し、NMOSトランジスタM22が非導通となり、ノードN21が立ち上がりを開始は、ノードN11の電圧がほぼ電源電圧の半分0.5×VDDであることから、MOSトランジスタM13が負の温度特性状態にバイアスされて動作している。次段のインバータの動作開示までの遅延時間ノードN11の電源電圧VDDからの立ち下がり動作時、NMOSトランジスタN13の負の温度特性によって、抵抗R12の正の温度特性温度係数の影響が緩和もしくは相殺されることになる。なお、2段目のインバータM21、M22、M23、R21、R22、C2についても、容量C2の放電時ノードN21をVSSからVDDに設定するとき、抵抗R22、R21により、PMOSトランジスタM23のゲートソース間電圧の絶対値|VGS|が|VZTCP|以下となるように設定され、高温時のほうが低温時よりも、ドレイン電流が大となり、ドレインソース間の端子間抵抗は負の温度特性を有する。このため、温度変化時において、PMOSトランジスタM23は正の温度特性温度係数の抵抗R22の影響を緩和している。<実施形態1の変形例>図4は、実施形態2として、前記実施形態1の変形例を示す図である。図4を参照すると、この変形例では、図1の1段目のインバータにおいて、抵抗R11が削除され、2段目のインバータにおいて抵抗R22が削除されている。図4において、NMOSトランジスタM13のゲートソース間電圧VGSは、ノードN11とノードN13間の電圧となる。ここで、図2のVGSのZTCポイントの電圧VZTCN図2A参照をVDD×0.8とすると、NMOSトランジスタM13の温度特性はほぼVDD×0.8でちょうど0、それ以下で負となるため、MOSトランジスタM13のドレインソース間の端子間抵抗の温度特性が負となるのは、図5の電圧波形N11の温度特性負領域で示した期間となる。電源電圧VDDと容量値C1による設計に関して、ノードN11の時定数τが小さい場合や、電源電圧VDDがNMOSトランジスタM31の負の温度特性領域に比べて非常に高い場合には、前記実施形態1のように、ノードN11の電圧を抵抗R1で電圧降下させた電圧を、NMOSトランジスタM13のゲートソース電圧VGSとすることが好ましい。NMOSトランジスタM13のドレインソース電流IDSに関しては、NMOSトランジスタM13のゲートソース間電圧を、閾値電圧VTH付近で使用するが、このときに流れるドレインソース電流IDSは、図6に示すように、例えばゲートソース間電圧VGSを電源電圧VDDとした場合に流れるドレインソース電流の値の例えば1/8程度である。INがHighレベル=VDDのとき、NMOSトランジスタM12のゲートソース間電圧VGSは電源電圧VDDとされる。このときのNMOSトランジスタM12のドレインソース間電流をIDSM12とする。ゲートソース間電圧VGSが電源電圧VDDのときのドレインソース間電流の1/8の電流値をとる値に設定されたNMOSトランジスタM13のドレインソース間電流IDSを、ゲートソース間電圧VGSがVDDであるNMOSトランジスタM12のドレインソース間電流IDSM12にほぼ対応させるために、NMOSトランジスタM13のゲートサイズゲート幅Wは、NMOSトランジスタM12のゲートサイズゲート幅Wよりも大きなサイズに設定される。容量C1の放電時に、NMOSトランジスタM12このとき、NMOSトランジスタM12のゲート電圧=VDDに流れるドレインソース間電流IDSM12は、並列回路を構成する抵抗R12とNMOSトランジスタM13にそれぞれ分流する電流の和であることから、NMOSトランジスタM13のゲート幅Wは、抵抗R12の抵抗値に応じて、NMOSトランジスタM12のゲート幅の8倍よりも小な値に設定される例えば3倍程度。したがって、NMOSトランジスタM13を抵抗R12と並列に使用するために、NMOSトランジスタM13のゲートサイズゲート幅を特別に小さくしたり、大きくすることは必要ない。同様のことが、2段目のインバータにおいて抵抗R21に並列に接続されるPMOSトランジスタM23についてもいえる。<実施形態2>図7は、本発明の実施形態2の構成を示す図である。図1、図4に示した前記実施形態1とその変形例では、1段目のインバータのNMOSトランジスタM13と、2段目のPMOSインバータM23は、ゲートとドレインを接続したダイオード接続構成としている。本実施形態では、1段目のインバータのNMOSトランジスタM13と、2段目のPMOSインバータM23は、MOSトランジスタとして用いている。そして、NMOSトランジスタM13とPMOSインバータM23のゲート電圧ゲートソース間電圧Sig1、Sig2として、図2のZTCポイント以下の電圧を、電圧発生回路10から供給することによって、NMOSトランジスタM13とPMOSインバータM23のドレインソース間の端子間電圧を負の温度特性を得ることができる。なお、抵抗R12、R21の正の温度特性を緩和する点については、図8に示すように、抵抗R11、R22は省略してもよい。電源電圧VDDがNMOSトランジスタM31の負の温度特性領域に比べてさほど高くない場合等に、図8の構成が用いられる。本実施形態において、電圧発生回路10は、一般的な定電圧発生回路バンドギャップリファレンス回路等、温度に依存しない基準電圧発生回路が用いられる。NMOSトランジスタM13、PMOSトランジスタM23のゲート電圧に供給するための電圧を設定するため、電圧発生回路10の出力電圧は、ヒューズ等の調整手段で基準電圧の出力タップ等を選択して設定することによって、容易に設計ができる。特に制限されないが、このヒューズ等の溶断は、半導体装置の製造工程において、高温、低温時での伝播遅延時間等のテスト結果に基づき、NMOSトランジスタM13、PMOSトランジスタM23のゲート電圧を調整するようにしてもよい。Sig1は例えば0.4~0.8Vの範囲内、PMOSトランジスタM23については、NMOSトランジスタM13のゲート電圧よりも、仮に0.1V高めにシフトした特性であれば、Sig2は0.5~0.9Vの範囲内で設定する。なお、電圧Sig1、Sig2の電圧は、SPICEのMOSFETのモデルBSIM3v3.1等の閾値電圧の温度依存性、移動度の温度依存性モデルを用いたNMOSFETとPMOSFETのIDS-VGS特性のシミュレーション結果、又は、該シミュレーション結果と実測結果、等に基づき、導出するようにしてもよい。上記実施形態によれば、正の温度特性の抵抗素子の特性を緩和するための素子として負の温度特性を有するMOSFETM13、M23を備えたことにより、通常のCMOSプロセスをそのまま適用することが可能であり、MOSFETM13、M23のゲートサイズの増大もさほど大きくなくて済む。このため、特許文献1と比較して、製造工程数を削減し、回路素子の規模、面積の増大を抑止しながら、遅延回路一段あたりの伝播遅延時間の温度依存性を抑制することができる。上記実施形態によれば、例えば図10に示したような、インバータを複数段備えたリングオシレータに適用可能である。ただし、リングオシレータは、DRAMメモリセルのセルフリフレッシュ用のタイマに制限されるものでない。複数段のインバータにおいて、図1又は図4のインバータ11、12の一方を複数段カスケード接続した構成としてもよい。また、容量C1、C2は、MOSキャパシタでなく、例えば上下配線層の配線間の容量等平行平板型容量であってもよい。メモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。上記実施形態によれば、インバータを複数段備えた遅延回路列、等、任意の信号伝送回路、システムに適用可能である。上記のとおり本願の技術思想は、信号伝送回路を有する任意の半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第1導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第2電型のトランジスタの代表例である。なお、前記実施形態等には含まれていないが、図1、図4、図7、図8等において、例えば抵抗R12に負の温度特性を持たせる構成の場合には、MOSトランジスタM13を正の温度特性MOSトランジスタM13にZTC以上のゲートソース間電圧を与え、高温時にドレイン電流が減少するとする関連発明比較例も原理上は考え得る。さらに、例えば図8等において、抵抗R12をMOSトランジスタで置き換え、当該MOSトランジスタに電圧発生回路10からZTC以上のゲートソース間電圧を供給することで、ドレイン電流が高温時に減少する負の温度特性端子間抵抗は正の温度特性を有し、この正の温度特性を、MOSトランジスタM13の端子間抵抗の負の温度特性で緩和させる構成とした関連発明比較例も原理上は考え得る。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。