"電源端子と接地端子の間に接続されたMOSトランジスタと、前記MOSトランジスタのドレインとゲートの間に接続された第1のツェナーダイオードと、前記MOSトランジスタのドレインとゲートの間に前記第1のツェナーダイオードと互いの順方向が逆向きに直列に接続された第2のツェナーダイオードと、前記MOSトランジスタのドレインとゲートの間に前記第1及び第2のツェナーダイオードと直列に接続されたキャパシタと、前記MOSトランジスタのゲートとソースの間に、カソードを前記ゲート側、アノードを前記ソース側にして接続された第3のツェナーダイオードとを備えたことを特徴とする半導体装置。電源端子と接地端子の間に接続されたMOSトランジスタと、前記MOSトランジスタのドレインとゲートの間に接続された第1のダイオードと、前記MOSトランジスタのドレインとゲートの間に前記第1のダイオードと互いの順方向が逆向きに直列に接続された第2のダイオードと、前記MOSトランジスタのドレインとゲートの間に前記第1及び第2のダイオードと直列に接続されたキャパシタとを備えたことを特徴とする半導体装置。前記MOSトランジスタのゲートとソースの間に、カソードを前記ゲート側、アノードを前記ソース側にして接続された第3のダイオードを更に備えることを特徴とする請求項2記載の半導体装置。前記第3のダイオードは、ツェナーダイオードであることを特徴とする請求項3記載の半導体装置。前記第1及び第2のダイオードは、ツェナーダイオードであることを特徴とする請求項2~4のいずれか1項記載の半導体装置。本発明の実施形態は、低消費電力化及び回路面積の削減を図れるようにした半導体装置を提供することを目的とする。実施形態に係る半導体装置は、電源端子と接地端子の間に接続されたMOSトランジスタと、MOSトランジスタのドレインとゲートの間に接続された第1のダイオードと、MOSトランジスタのドレインとゲートの間に第1のダイオードと互いの順方向が逆向きに直列に接続された第2のダイオードと、MOSトランジスタのドレインとゲートの間に第1及び第2のダイオードと直列に接続されたキャパシタとを備えている。[第1の実施の形態]図1は、第1の実施の形態に係る半導体装置の構成を示すブロック図である。この半導体装置は、例えば電源端子~接地端子間に接続される電源保護回路として使用され、電源端子11にドレインが、また、接地端子12にソースが接続されたNチャネルのMOSトランジスタ13を備えている。ここでMOSトランジスタ13のバックゲートは、接地端子2と接続されている。MOSトランジスタ13のゲートとソースの間には、ツェナーダイオード第3のダイオード14が、アノードをソース側、カソードをゲート側として接続されている。また、MOSトランジスタ13のドレインとゲートの間には、ツェナーダイオード第1のダイオード15、ツェナーダイオード第2のダイオード16及びキャパシタ17が直列に接続されている。ツェナーダイオード15は、アノードをMOSトランジスタ13のドレインに接続し、カソードをツェナーダイオード16のカソードに接続している。ツェナーダイオード16のアノードは、キャパシタ17の一方の端子に接続され、キャパシタ17の他方の端子は、MOSトランジスタ13のゲートに接続されている。次に、この半導体装置の動作について説明する。まず、第1の実施形態の半導体装置の動作に先立ち、図4に示す比較例の動作について説明する。比較例は、NチャネルのMOSトランジスタ3のドレインを電源端子1に接続し、バックゲートとソースを接地端子2に接続し、MOSトランジスタ3のゲートとドレインの間に、アノードをソース側、カソードをゲート側としたツェナーダイオード4を接続したものである。比較例において、接地端子2を基準として電源端子1にマイナスサージが印加されると、接地端子2からMOSトランジスタ3のバックゲートとドレインとで形成されるダイオードを介して電源端子1に電流が流れる。このときダイオードには順方向に電流が流れるので、ダイオードに発生する熱量は小さい。一般にダイオードに順方向の電流を流すマイナスサージの試験は、耐量が高くなる。しかし、ダイオードに、その許容電流値以上の電流が流れるとMOSトランジスタ3が熱破壊に至る。一方、接地端子2を基準として電源端子1にプラスサージが印加されると、MOSトランジスタ3に、ドレインがコレクタ、バックゲートがベース、ソースがエミッタとなる寄生バイポーラトランジスタが形成され、電源端子1から接地端子2に電流を流す。この寄生バイポーラトランジスタが電流を流している時の発熱量は、先に述べたダイオードに電流を流しているときの数倍になる。また、バイポーラトランジスタがオンに遷移することによるスナップバック動作で、インピーダンスの低い局所的部分に電流が集中しやすくなる。この結果、プラスサージは、許容電流値が低くなり、耐量が低くなるため、保護素子として大きな面積を必要とする。次に、本実施形態の半導体装置について説明する。本実施形態に係る半導体装置において、接地端子12を基準として電源端子11にマイナスサージが印加された場合、接地端子12からMOSトランジスタ13のバックゲートとドレインとで形成されるダイオードを介して電源端子11に電流が流れる。このときダイオードには順方向に電流が流れるので、ダイオードに発生する熱量は小さく、耐量が高くなる。ここまでは比較例と同様である。本実施形態では、マイナスサージが過渡的電圧であるため、接地端子12からツェナーダイオード14、キャパシタ17及びツェナーダイオード16,15を介して電源端子11に至るルートにも電流が流れる。このため、ダイオードに流れる電流が低減され、MOSトランジスタ13の熱破壊を低減することができる。なお、MOSトランジスタ13のドレイン及びゲート間に接続されたツェナーダイオード15は、このラインに流れる電流によってMOSトランジスタ13のゲートに加わる電圧が大きくなりすぎないようにしてゲート酸化膜の破壊を防止する機能を有する。次に、接地端子12を基準にして電源端子11にプラスサージが印加された場合について説明する。この場合には、ツェナーダイオード15,16、キャパシタ17及びツェナーダイオード14の直列回路を介して電源端子11から接地端子12に電流が流れる。この電流によって電源端子11の電圧が上昇し、MOSトランジスタ13のゲート電圧も上昇する。この結果、MOSトランジスタ13のゲート下にチャネルが形成され、このチャネルを介して電源端子11から接地端子12に電流が流れるので、MOSトランジスタ13には、前述したようなドレインがコレクタ、バックゲートがベース、ソースがエミッタとなるバイポーラトランジスタが形成されない。これにより、素子に一様に電流が流れるようになるので、熱破壊の発生を防止することができる。この結果、保護素子として大きな面積を必要としない。なお、MOSトランジスタ13のドレイン及びゲート間に接続されたツェナーダイオード14,16は、電源端子11に印加されたプラスサージによってMOSトランジスタ13のゲートに加わる電圧を制限して、MOSトランジスタ13のゲート酸化膜の破壊を防止する。また、MOSトランジスタ13のドレイン及びゲート間にキャパシタ17が電流経路に対して直列に接続されているので、定常状態でMOSトランジスタ13に電流が流れることは無い。このため、MOSトランジスタ13のゲートに不要なバイアスがかかることが無く、誤動作の発生及び消費電力の増大を防止することができる。[その他の実施形態]なお、本発明は上述した実施形態に限定されるものではない。ツェナーダイオード15,16とキャパシタ17とは、直列接続されていれば良く、例えば図2に示すように、キャパシタ17をツェナーダイオード15,16の間に接続したり第2の実施形態、図3に示すように、ツェナーダイオード15,16よりも電源端子11側に接続されていても良い第3の実施形態。また、図1~図3に示した第1~第3の実施形態におけるツェナーダイオード15とツェナーダイオード16の位置を入れ替えても良い。更には、ツェナーダイオード14~16に代えて、ショットキーバリアダイオード等、他のダイオードを使用しても良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"