不揮発性メモリとキャパシタとを同一の半導体基板に備える半導体装置であって、前記不揮発性メモリは、前記半導体基板の第1の領域に設けられた導電層と、前記導電層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極と、を有し、前記キャパシタは、前記半導体基板の第2の領域に設けられた下部電極層と、前記下部電極層上に設けられた第1の誘電体膜と、前記第1の誘電体膜上に設けられた共通電極と、前記共通電極上に設けられた第2の誘電体膜と、前記第2の誘電体膜上に設けられた上部電極と、を有し、前記下部電極層と前記第1の誘電体膜と前記共通電極とからなる第1のキャパシタと、前記共通電極と前記第2の誘電体膜と前記上部電極とからなる第2のキャパシタと、が並列に接続されていることを特徴とする半導体装置。前記導電層と前記下部電極層はそれぞれ同時に生成された同一導電型の不純物拡散層であり、前記トンネル絶縁膜と前記第1の誘電体膜はそれぞれ同時に生成された熱酸化膜であり、前記浮遊ゲート電極と前記共通電極はそれぞれ同時に生成された第1のポリシリコン膜であり、前記絶縁膜と前記第2の誘電体膜はそれぞれ同時に生成されたONO膜であり、前記制御ゲート電極と前記上部電極はそれぞれ同時に生成された第2のポリシリコン膜であることを特徴とする請求項1に記載の半導体装置。不揮発性メモリとキャパシタと同一の半導体基板に備える半導体装置の製造方法であって、前記半導体基板に不純物を導入して、前記半導体基板の第1の領域に導電層を形成すると共に、前記半導体基板の第2の領域に下部電極層を形成する工程と、前記半導体基板に熱酸化を施して、前記導電層上にトンネル絶縁膜を形成すると共に、前記下部電極層上に第1の誘電体膜を形成する工程と、前記トンネル絶縁膜と前記第1の誘電体膜とを覆うように第1のポリシリコン膜を形成し、前記第1のポリシリコン膜をパターニングして、前記トンネル絶縁膜上に浮遊ゲート電極を形成すると共に、前記第1の誘電体膜上に共通電極を形成する工程と、前記浮遊ゲート電極と前記共通電極とを覆うようにONO膜を形成し、前記ONO膜をパターニングして、前記浮遊ゲート電極上に電極間絶縁膜を形成すると共に、前記共通電極上に第2の誘電体膜を形成する工程と、前記電極間絶縁膜と前記第2の誘電体膜とを覆うように第2のポリシリコン膜を形成し、前記第2のポリシリコン膜をパターニングして、前記電極間絶縁膜上に制御ゲート電極を形成すると共に、前記第2の誘電体膜上に上部電極を形成する工程と、前記下部電極層と前記第1の誘電体膜と前記共通電極とからなる第1のキャパシタと、前記共通電極と前記第2の誘電体膜と前記上部電極とからなる第2のキャパシタと、を並列に接続する工程と、を含むことを特徴とする半導体装置の製造方法。上記の従来例1、2によれば、キャパシタの誘電体層はSiO2膜ではなく、ONO膜である。キャパシタの誘電体層として一般的に用いられるSiO2膜の誘電率が3.9であるのに対し、Si3N4膜は誘電率は7.5であるため、従来例1、2は高容量を達成することができる。しかしながら、EEPROMElectricallyErasableProgrammableReadOnlyMemoryとキャパシタとを同一基板に備える半導体装置において、基板上でキャパシタが占める面積即ち、キャパシタの面積は依然として大きく、また、キャパシタの容量値も十分に高いとはいえない場合があった。このように、キャパシタの面積と容量値とに関して、さらなる改善の余地があった。そこで、この発明は、このような事情に鑑みてなされたものであって、キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法の提供を目的とする。上記課題を解決するために、本発明の一態様に係る半導体装置は、不揮発性メモリとキャパシタとを同一の半導体基板に備える半導体装置であって、前記不揮発性メモリは、前記半導体基板の第1の領域に設けられた導電層と、前記導電層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極と、を有し、前記キャパシタは、前記半導体基板の第2の領域に設けられた下部電極層と、前記下部電極層上に設けられた第1の誘電体膜と、前記第1の誘電体膜上に設けられた共通電極と、前記共通電極上に設けられた第2の誘電体膜と、前記第2の誘電体膜上に設けられた上部電極と、を有し、前記下部電極層と前記第1の誘電体膜と前記共通電極とからなる第1のキャパシタと、前記共通電極と前記第2の誘電体膜と前記上部電極とからなる第2のキャパシタと、が並列に接続されていることを特徴とする。このような構成であれば、キャパシタは、半導体基板上に第1のキャパシタと第2のキャパシタとが積層されると共に、これらが並列に接続された3層電極構造となる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。なお、本発明の半導体基板としては、例えば、後述するシリコン基板1が該当する。また、第1の領域としては例えば後述するメモリセル領域が該当し、第2の領域としては例えば後述するキャパシタ領域が該当する。さらに、不揮発性メモリとしては例えば後述するEEPROMメモリセル50が該当し、導電層としては例えば後述する低濃度不純物拡散層N層又はP層21aが該当する。また、上記の半導体装置において、前記導電層と前記下部電極層はそれぞれ同時に生成された同一導電型の不純物拡散層であり、前記トンネル絶縁膜と前記第1の誘電体膜はそれぞれ同時に生成された熱酸化膜であり、前記浮遊ゲート電極と前記共通電極はそれぞれ同時に生成された第1のポリシリコン膜であり、前記絶縁膜と前記第2の誘電体膜はそれぞれ同時に生成されたONO膜であり、前記制御ゲート電極と前記上部電極はそれぞれ同時に生成された第2のポリシリコン膜であることを特徴としてもよい。ここで、熱酸化膜とは、半導体を熱酸化することにより形成される絶縁膜のことである。例えば、半導体がシリコンSiの場合、熱酸化膜はシリコン酸化膜SiO2である。また、ONO膜とは、シリコン窒化膜Si3N4膜を上下2層のシリコン酸化膜SiO2膜で挟んだ3層構造の積層膜のことである。このような構成であれば、キャパシタを構成する全ての膜層を、不揮発性メモリを構成する各膜層と同じプロセスで、同じタイミングで形成することができる。キャパシタを形成するに際し、不揮発性メモリの製造プロセスを兼用することができ、キャパシタを形成するための専用工程を追加する必要はないため、半導体装置の製造コストの低減に寄与することができる。本発明の別の態様に係る半導体装置は、不揮発性メモリとキャパシタと同一の半導体基板に備える半導体装置の製造方法であって、前記半導体基板に不純物を導入して、前記半導体基板の第1の領域に導電層を形成すると共に、前記半導体基板の第2の領域に下部電極層を形成する工程と、前記半導体基板に熱酸化を施して、前記導電層上にトンネル絶縁膜を形成すると共に、前記下部電極層上に第1の誘電体膜を形成する工程と、前記トンネル絶縁膜と前記第1の誘電体膜とを覆うように第1のポリシリコン膜を形成し、前記第1のポリシリコン膜をパターニングして、前記トンネル絶縁膜上に浮遊ゲート電極を形成すると共に、前記第1の誘電体膜上に共通電極を形成する工程と、前記浮遊ゲート電極と前記共通電極とを覆うようにONO膜を形成し、前記ONO膜をパターニングして、前記浮遊ゲート電極上に電極間絶縁膜を形成すると共に、前記共通電極上に第2の誘電体膜を形成する工程と、前記電極間絶縁膜と前記第2の誘電体膜とを覆うように第2のポリシリコン膜を形成し、前記第2のポリシリコン膜をパターニングして、前記電極間絶縁膜上に制御ゲート電極を形成すると共に、前記第2の誘電体膜上に上部電極を形成する工程と、前記下部電極層と前記第1の誘電体膜と前記共通電極とからなる第1のキャパシタと、前記共通電極と前記第2の誘電体膜と前記上部電極とからなる第2のキャパシタと、を並列に接続する工程と、を含むことを特徴とする。このような方法であれば、半導体基板上に第1のキャパシタと第2のキャパシタとが積層されると共に、これらが並列に接続された3層電極構造のキャパシタを形成することができる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。また、キャパシタを構成する全ての膜層を、不揮発性メモリを構成する各膜層と同じプロセスで、同じタイミングで形成することができる。つまり、キャパシタを形成するに際し、不揮発性メモリの製造プロセスを兼用することができる。工程の追加は必要ないため、半導体装置の製造コストの低減に寄与することができる。本発明によれば、半導体基板上に第1のキャパシタと第2のキャパシタとが積層されると共に、これらが並列に接続された3層電極構造のキャパシタを構成することができる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。1第1実施形態図1は、本発明の第1実施形態に係る半導体装置100の構成例を示す断面図である。図1に示すように、この半導体装置100は、シリコン基板1のメモリセル領域にEEPROMメモリセル50を備えると共に、シリコン基板1のキャパシタ領域に3層電極構造のキャパシタ60を備えるものである。ここで、シリコン基板1は例えば単結晶のP型シリコン基板即ち、Psubである。このシリコン基板1には例えばP型ウェル領域即ち、Pwell2が形成されている。また、メモリセル領域とキャパシタ領域は、例えば、LOCOSlocaloxidationofsilicon膜3によって電気的に分離されている。EEPROMメモリセル50は、例えば、N型のソース領域を共有するメモリトランジスタ30と選択トランジスタ40とを有する。メモリトランジスタ30は、例えば、シリコン基板1のメモリセル領域上に設けられたゲート絶縁膜11と、このゲート絶縁膜11上に設けられた浮遊ゲート電極15aと、この浮遊ゲート電極15a上に設けられた電極間絶縁膜17aと、この電極間絶縁膜17a上に設けられた制御ゲート電極19aと、N型のソース領域21及びドレイン領域22と、を有する。ここで、ゲート絶縁膜11は、例えばシリコン基板1を熱酸化することにより形成されたシリコン酸化膜からなる。また、浮遊ゲート電極15aは、例えばCVDChemicalVaporDeposition法により成膜された第1の導電性ポリシリコン膜からなる。さらに、電極間絶縁膜17aは、例えば熱酸化と窒化処理とを組み合わせて成膜されたONO膜からなる。また、制御ゲート電極19aは、例えばCVD法により成膜された第2の導電性ポリシリコン膜からなる。さらに、ソース領域21は、低濃度不純物拡散層N層21aと高濃度不純物拡散層N層21bとで構成されている。ドレイン領域22も、低濃度不純物拡散層N層22aと高濃度不純物拡散層N層22bとで構成されている。図1に示すように、このメモリトランジスタ30において、ゲート絶縁膜11は、ソース領域21のN層21a上からドレイン領域22のN層22a上にかけて設けられており、膜厚の異なる2種類の膜で構成されている。即ち、ゲート絶縁膜11は、ゲート絶縁膜12aと、このゲート絶縁膜12aよりも膜厚の薄いトンネル絶縁膜13aとで構成されている。トンネル絶縁膜13aは、ソース領域21のN層21a上に設けられている。選択トランジスタ40は、例えば、シリコン基板1上に設けられたゲート絶縁膜12bと、このゲート絶縁膜12b上に設けられたゲート電極19bと、N型のソース領域21及びドレイン領域23と、を有する。ここで、ゲート絶縁膜12bは、例えばシリコン基板1を熱酸化することにより形成されたシリコン酸化膜からなる。また、ゲート電極19bは、例えばCVD法により成膜された第2の導電性ポリシリコン膜からなる。さらに、ソース領域21はメモリトランジスタ30と共通である。ドレイン領域23は、低濃度不純物拡散層N層23aと高濃度不純物拡散層N層23bとで構成されている。一方、3層電極構造のキャパシタ60は、シリコン基板1のキャパシタ領域に形成された下部電極層24aと、この下部電極層24a上に設けられた第1の誘電体膜13cと、この第1の誘電体膜13c上に設けられた共通電極15cと、この共通電極15c上に設けられた第2の誘電体膜17cと、この第2の誘電体膜17c上に設けられた上部電極19cとを有する。ここで、下部電極層24aは、例えばN型の低濃度不純物拡散層N層からなる。この下部電極層24aの両側の表面には、例えばN型の高濃度不純物拡散層N層24bが設けられている。また、第1の誘電体膜13cは、例えばシリコン基板1を熱酸化することにより形成されたシリコン酸化膜からなる。さらに、共通電極15cは、例えばCVD法により成膜された第1の導電性ポリシリコンからなる。また、第2の誘電体膜17cは、例えば熱酸化と窒化処理とを組み合わせて成膜されたONO膜からなる。さらに、上部電極19cは、例えばCVD法により成膜された第2の導電性ポリシリコンからなる。ところで、このキャパシタ60は、下部電極層24aと第1の誘電体膜13cと共通電極15cとにより第1のキャパシタ61が構成されている。また、共通電極15cと第2の誘電体膜17cと上部電極19cとにより第2のキャパシタ62が構成されている。そして、これら第1のキャパシタ61と第2のキャパシタ62は、配線を介して並列に接続されている。図2a及びbは、本発明の第1実施形態に係るキャパシタ60の構成例を示す平面図と、回路記号である。なお、図1に示したキャパシタ60の断面は、図2aをX2-X ́2で切断した断面に対応している。図2aに示すように、下部電極層24aは、その外周の側に複数のコンタクト領域C1を有する。これら複数のコンタクト領域C1は、共通電極15c及び上部電極19cの直下から外れた位置にそれぞれ設けられている。また、共通電極15cも、その外周の側に複数のコンタクト領域C2を有する。これら複数のコンタクト領域C2は、上部電極19cの直下から外れた位置にそれぞれ設けられている。さらに、上部電極19cも、その外周の側に複数のコンタクト領域C3を有する。ここで、下部電極層24aが有する複数のコンタクト領域C1と、上部電極19cが有する複数のコンタクト領域C3とには、それぞれ第1の配線31が接続されており、この第1の配線31を介して下部電極層24aと上部電極19c層とが電気的に接続されている。また、共通電極15cが有する複数のコンタクト領域C2には、第1の配線31とは異なる第2の配線32が接続されている。これにより、図2bに示すように、第1のキャパシタ61と第2のキャパシタ62とを並列に接続することができる。次に、上記の半導体装置の製造方法について説明する。図3a~図5cは、本発明の第1実施形態に係る半導体装置100の製造方法の一例を示す工程図である。図3aに示すように、まず始めに、例えば単結晶でP型のシリコン基板1のメモリセルが形成される領域即ち、メモリセル領域と、キャパシタが形成される領域即ち、キャパシタ領域とに、シリコン基板1と同極性の不純物を注入してP型ウェル領域2を形成する。このP型ウェル領域2の形成は、例えば、シリコン基板1の所望の領域上を図示しないレジストパターン等で覆い、このレジストパターンをマスクにP型不純物であるボロンを8e12/cm2のドーズ量でイオン注入する。次に、レジストパターンを除去し、その後、1200度で3時間の熱拡散を実施することにより形成する。なお、このP型ウェル領域2の形成は必ずしも必須ではなく、例えば、P型のシリコン基板1を用いる場合は回路によっては行わなくも良い。次に、図3bに示すように、P型ウェル領域2が形成されたシリコン基板1に素子分離のためのLOCOS膜3を形成する。このLOCOS膜3は、例えば、1000°C、3時間のウェット酸化にて形成する。LOCOS膜3の形成後の厚さは例えば700nm程度である。次に、図3cに示すように、シリコン基板1上にシリコン酸化膜12を形成する。シリコン酸化膜12の形成後の厚さは、例えば50nm程度である。このシリコン酸化膜12の形成は、例えばドライ酸化又はウェット酸化の何れの方法を用いて行ってもよい。次に、図3dに示すように、このシリコン酸化膜12上にフォトレジストを塗布し、露光処理する。これにより、メモリセル領域及びキャパシタ領域において、N層となる領域上を開口し、他の領域上を覆う形状のレジストパターン5を形成する。次に、このレジストパターン5をマスクに用いて、例えばN型不純物であるリンを1e14/cm2のドーズ量でイオン注入し、P型ウェル領域2内にN層21a、22a、23a、24aを同時に形成する。N層21a、22a、23a、24aを形成した後で、レジストパターン5を除去する。次に、図4aに示すように、シリコン酸化膜12上にフォトレジストを塗布し、露光処理する。これにより、メモリセル領域及びキャパシタ領域において、トンネル絶縁膜が形成される領域上を開口し、他の領域上を覆う形状のレジストパターン7を形成する。次に、このレジストパターン7をマスクに用いて、シリコン酸化膜12をウェットエッチングにより除去する。このウェットエッチングにより、トンネル絶縁膜が形成される領域及び、第1の誘電体膜が形成される領域では、シリコン酸化膜12が全て除去され、N層21a、24aの表面の一部が露出した状態となる。その後、レジストパターンを除去し、露出しているN層21a、24aの各表面を例えば850°Cの温度でウェット酸化する。これにより、図4bに示すように、トンネル絶縁膜13aと第1の誘電体膜13cとを同時に形成する。トンネル絶縁膜13aと第1の誘電体膜13cの形成後の厚さは、例えば10nmである。次に、図4cに示すように、メモリセル領域及びキャパシタ領域を覆うように、シリコン基板1上に第1の導電性ポリシリコン膜15を例えば200nm堆積する。この第1の導電性ポリシリコン膜15の形成方法は、例えばCVD法である。続いて、第1の導電性ポリシリコン膜15上に、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜が積層された3層構造のONO膜17を形成する。このONO膜17を形成する際は、例えば、第1の導電性ポリシリコン膜15に熱酸化1050°C、20秒を施してシリコン酸化膜を形成する。次に、このシリコン酸化膜に対して窒化処理730°C、30分を施して、シリコン窒化膜を形成する。ここで、窒化処理とは、窒素を含む雰囲気中での熱処理のことである。さらに、このシリコン窒化膜に対して、熱酸化1000°C、45分を施す。これにより、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の3層が積層された構造のONO膜17を形成することができる。ONO膜17の形成後の厚さは、例えば18nmである。なお、上記の括弧内に示した処理温度、処理時間はあくまで処理条件の一例であり、他の温度、他の処理時間によりONO膜17の各膜を形成してもよい。また、ONO膜17を構成するシリコン窒化膜の形成方法は窒化処理に限定されるものではなく、CVD法など他の成膜方法を用いてもよい。同様に、ONO膜17を構成するシリコン酸化膜の形成方法も熱酸化に限定されるものではなく、例えばCVD法など他の成膜方法を用いてもよい。次に、メモリセル領域のうちの浮遊ゲート電極となる領域、及び、キャパシタ領域のうちの共通電極となる領域を図示しないレジストパターン等でそれぞれ覆い、このレジストパターンをマスクに、ONO膜17と第1の導電性ポリシリコン膜15とをドライエッチングにて除去する。これにより、図5aに示すように、浮遊ゲート電極15aと共通電極15cとを同時に形成する。次に、浮遊ゲート電極15aと共通電極15cの各側面を熱酸化して、シリコン酸化膜を形成する。これにより、浮遊ゲート電極15aの全面と共通電極15cの全面がそれぞれ絶縁膜で覆われる。続いて、例えばCVD法により第2の導電性ポリシリコン膜を形成する。さらに、第2の導電性ポリシリコン膜の低抵抗化のため、第2の導電性ポリシリコン膜上にタングステンシリサイド膜を例えば150nm程度堆積する。そして、フォトリソグラフィ及びエッチング技術により、このタングステンシリサイド膜及び第2の導電性ポリシリコン膜を部分的にエッチング即ち、パターニングする。これにより、図5bに示すように、浮遊ゲート電極15aの上面及び側面を覆うように制御ゲート電極19aを形成すると同時に、選択トランジスタのチャネルとなる領域上にシリコン酸化膜を介してゲート電極19b形成する。また、これと同時に、キャパシタ領域の電極間絶縁膜17a上に上部電極19cを形成する。つまり、タングステンシリサイド膜及び第2の導電性ポリシリコン膜をパターニングして、制御ゲート電極19aとゲート電極19bと上部電極19cとを同時に形成する。次に、図5cにおいて、例えば、N層21a、22a、23a、24aの上方を開口し、他の領域を覆う形状の図示しないレジストパターンを形成する。そして、このレジストパターンをマスクに、N型不純物としてヒ素を5e15/cm2のドーズ量でイオン注入する。これにより、N層21a、22a、23a、24a内にそれぞれ、N型の高濃度不純物拡散層N層21b、22b、23b、24bを形成する。これらN層21b、22b、23b、24bは、N層21a、22a、23a、24aにおけるコンタクト抵抗をそれぞれ低減するための不純物拡散層である。なお、ここで形成するN型の高濃度不純物拡散層は、例えば、キャパシタ領域やその他の領域に設けられる図示しないCMOS回路のN型ソース領域、又は、N型ドレイン領域としても使用可能である。N層21b、22b、23b、24bを形成した後でレジストパターンを除去する。続いて、P型ウェル領域2内に図示しないレジストパターンを形成し、このレジストパターンをマスクに、P型不純物としてボロンを2.5e15/cm2のドーズ量でイオン注入する。これにより、P型ウェル領域2内に、P型の高濃度不純物拡散層P層25を形成する。このP層25は、P型ウェル領域2におけるコンタクト抵抗を低減するための不純物拡散層である。なお、ここで形成するP型の高濃度不純物拡散層は、図示しないCMOS回路のP型ソース領域、又は、P型ドレイン領域としても使用可能である。P層25を形成した後でレジストパターンを除去する。これ以降は図示しないが、例えば、層間絶縁膜の形成工程と、コンタクトホール、ビアホールの形成工程と、配線の形成工程等を例えば1回又は複数回行って、N層21b、22b、23b、24bにそれぞれ電気的に接続する配線と、P層25に電気的に接続する配線と、制御ゲート電極19aに電気的に接続する配線と、ゲート電極19bに電気的に接続する配線と、キャパシタ60に接続する第1の配線31及び第2の配線32例えば、図2aを参照。と、をそれぞれ形成する。このようにして、図1に示した半導体装置100が完成する。以上説明したように、本発明の第1実施形態によれば、キャパシタ60は、シリコン基板1上に第1のキャパシタ61と第2のキャパシタ62とが積層されると共に、これらが並列に接続された3層電極構造である。これにより、シリコン基板1上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。また、本発明の第1実施形態によれば、N型不純物のイオン注入技術を用いて、メモリセル領域のN層21a、22a、23aと、キャパシタ領域の下部電極層N層24aとを同時に形成している。また、シリコン基板1に熱酸化を施して、メモリセル領域のトンネル絶縁膜13aと、キャパシタ領域の第1の誘電体膜13cとを同時に形成している。さらに、第1の導電性ポリシリコン膜15を用いて、メモリセル領域の浮遊ゲート電極15aとキャパシタ領域の共通電極15cとを同時に形成している。また、ONO膜17を用いて、メモリセル領域の電極間絶縁膜17aと、キャパシタ領域の第2の誘電体膜17cとを同時に形成している。さらに、第2の導電性ポリシリコン膜を用いて、メモリセル領域の制御ゲート電極19aとゲート電極19b、及び、キャパシタ領域の上部電極19cとを同時に形成している。このように、キャパシタ60を構成する全ての膜層を、EEPROMメモリセル50を構成する各膜層と同じプロセスで、同じタイミングで形成することができる。キャパシタ60を形成するに際し、EEPROMメモリセル50の製造プロセスを兼用することができ、キャパシタ60を形成するための専用工程を追加する必要ない。換言すると、メモリセル領域とキャパシタ領域の加工を同時に実施するため、キャパシタ60の形成に伴うプロセスの工程追加は無く、プロセス上の負担を伴わない。従って、半導体装置の製造コストの低減に寄与することができる。2第2実施形態上記の第1実施形態では、例えば図2aにおいて、下部電極層24aが有する複数のコンタクト領域C1と、共通電極15cが有する複数のコンタクト領域C2と、上部電極19cが有する複数のコンタクト領域C3とが、それぞれY軸方向に沿って列を成すように配置されている場合を示した。しかしながら、本発明において、コンタクト領域の配置レイアウトはこれに限られることはない。図6a~cは、本発明の第2実施形態に係るキャパシタ60 ́の構成例を示す平面図と、その断面図である。図6bは図6aをX6-X ́6線で切断した断面図であり、図6cは図6aをY6-Y ́6線で切断した断面図である。例えば図6a~cに示すように、共通電極15cに対する複数のコンタクト領域C2と、上部電極19cが有する複数のコンタクト領域C3は、Y軸方向に沿って列を成すように配置されると共に、下部電極層24aが有する複数のコンタクト領域C1は、Y軸方向と直交するX軸方向に沿って列を成すように配置されていてもよい。このような構成であっても、第1の配線31を下部電極層24aと上部電極19cとに接続することができると共に、第2の配線32を共通電極15cに接続することができ、第1のキャパシタと第2のキャパシタとを並列に接続することができる。従って、第1実施形態と同様の効果を奏することができる。3第3実施形態また、上記の第1、第2実施形態では、メモリトランジスタ30及び選択トランジスタ40がN型であり、キャパシタの下部電極層24aもN型である場合について説明した。しかしながら、本発明において、これらはN型に限定されるものではなく、P型であってもよい。図7は、本発明の第3実施形態に係る半導体装置100 ́の構成例を示す断面図である。例えば図7に示すように、シリコン基板Psub1にはN型ウェル領域Nwell2が形成されていてもよい。この場合、N型ウェル領域2にはP型のソース領域21とP型のドレイン領域22、23、及び、P型の下部電極層P層24aがそれぞれ形成されていてもよい。このような場合であっても、第1のキャパシタ61はP層24aと第1の誘電体膜13cと共通電極15cとにより構成され、第2のキャパシタ62は共通電極15cと第2の誘電体膜17cと上部電極19cとにより構成される。このため、第1実施形態と同様に、キャパシタの高容量化と面積の低減が可能である。また、P型のソース領域21を構成している低濃度不純物拡散層P層21bと、P型のドレイン領域22、23をそれぞれ構成している低濃度不純物拡散層P層22b、23b、及び、P型の下部電極層P層24aは、例えば図3dにおいて、レジストパターン5をマスクに用いて、P型不純物であるボロンをイオン注入し、これを熱拡散することにより同時に形成することができる。このため、第1実施形態と同様に、キャパシタを形成するための専用工程を追加する必要ない、という顕著な効果も奏する。次に、キャパシタの高容量化と面積低減に関して、本発明の効果を検証する。4効果の検証図8は、従来例及び参考例と、本発明とを比較した図である。図8に示すように、従来例に係るキャパシタの構造以下、従来構造ともいう。は、PolySi-1と、ONO膜と、PolySi-2とが積層された構造である。ここで、ONO膜の膜厚について、上層のSiO2膜の膜厚を70Åとし、中層のSi3N4膜の膜厚を70Åとし、下層のSiO2膜の膜厚を70Åとしたとき、キャパシタの容量値は1.79[fF/μm2]となる。従って、従来構造で200pFの容量を得るためには、基板上において112000[μm2]の面積が必要である。また、参考例に係るキャパシタの構造以下、参考構造ともいう。は、Si基板N上にTox膜トンネル酸化膜とPolySi-1とが積層された構造である。ここで、Tox膜がシリコン酸化膜で、その膜厚が100Åであるとき、キャパシタの容量値は3.52[fF/μm2]となる。また、この構造で200pFの容量を得るためには57000[μm2]の面積が必要である。従って、参考構造で200pFの容量を得るためには、Si基板上において57000[μm2]の面積が必要である。従来構造と参考構造とが同一容量の場合、参考構造は従来構造の面積の約51で済むため、面積低減の効果がある。一方、本発明に係るキャパシタの構造例以下、本発明の構造ともいう。は、Si基板N上にTox膜と、PolySi-1と、ONO膜と、PolySi-2とが積層された構造である。また、Si基板とTox膜とPolySi-1とにより第1のキャパシタ61が構成され、PolySi-1とONO膜とPolySi-2とにより第2のキャパシタ62が構成されている。そして、第1のキャパシタ61と第2のキャパシタ62とが並列に接続された構造である。ここで、ONO膜の膜厚と、Tox膜の膜厚を、従来例及び参考例とそれぞれ同じ値に設定すると、第1のキャパシタ61と第2のキャパシタ62とを合わせたキャパシタの容量値は、5.31[fF/μm2]となる。従って、本発明の構造で200pFの容量を得るためには、Si基板上において38000[μm2]の面積が必要である。従来構造と参考構造、及び本発明の構造とが同一容量の場合、本発明の構造は従来構造の面積の約34で済む即ち、66のキャパシタ面積の低減が可能である。。よって、本発明の構造は、従来構造や参考構造と比較して、面積低減の効果が極めて顕著であることがわかる。