主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群と、を具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置。請求項1に記載された半導体装置であって、前記機能セル群は、列方向に沿って並ぶ、複数の機能セル行を備えており、前記複数の機能セル行の各々は、前記列方向に直交する行方向に沿って並ぶ、複数の機能セルを有しており、前記貫通ビア群は、第1電源電圧が印加される第1貫通ビアと、第2電源電圧が印加される第2貫通ビアとを備え、前記最下層電源配線群は、前記第1貫通ビアに接続された第1電源配線と、前記第2貫通ビアに接続された第2電源配線とを備え、前記第1電源配線は、前記行方向に沿って伸びる第1行方向部分と、前記行方向に直交する列方向に沿って伸びる、第1列方向部分とを備え、前記第2電源配線は、前記行方向に沿って伸びる第2行方向部分と、前記行方向に直交する列方向に沿って伸びる、第2列方向部分とを備え、前記第1列方向部分と前記第2列方向部分とは、前記列方向において交互となるように配置されている半導体装置。請求項1または2に記載された半導体装置であって、前記電源配線部は、前記最下層にのみ設けられている半導体装置。主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記分岐電源配線に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置のレイアウト装置であって、前記貫通ビア群のレイアウトを決定し、貫通ビアデータを生成する貫通ビア配置部と、前記貫通ビア群に接続されるように、前記最下層に前記分岐電源配線をレイアウトし、電源配線データを生成する、電源配線配置部と、前記機能セル層に、前記機能セル群に含まれる各機能セルを示すスタンダードセルをレイアウトし、セル配置後データを生成する、スタンダードセル配置部と、前記セル配置後データに基づいて、前記複数の配線層に信号配線をレイアウトし、レイアウトデータを生成する、信号配線配置部と、を具備し、前記スタンダードセル配置部は、前記貫通ビアデータに基づいて、前記貫通ビア群に対応する位置に貫通ビアリザーブセルをレイアウトし、前記スタンダードセルを前記貫通ビアリザーブセルと重ならないようにレイアウトする半導体装置のレイアウト装置。請求項4に記載された半導体装置のレイアウト装置であって、前記機能セル群は、列方向に沿って並ぶ、複数の機能セル行を備えており、前記複数の機能セル行の各々は、前記列方向に直交する行方向に沿って並ぶ、複数の機能セルを有しており、前記貫通ビア群は、第1電源電圧が印加される第1貫通ビアと、第2電源電圧が印加される第2貫通ビアとを備え、前記分岐電源配線は、前記第1貫通ビアに接続された第1電源配線と、前記第2貫通ビアに接続された第2電源配線とを備え、前記第1電源配線は、前記行方向に沿って伸びる第1行方向部分と、前記行方向に直交する列方向に沿って伸びる、第1列方向部分とを備え、前記第2電源配線は、前記行方向に沿って伸びる第2行方向部分と、前記行方向に直交する列方向に沿って伸びる、第2列方向部分とを備え、前記電源配線配置部は、前記第1列方向部分と前記第2列方向部分とが、前記列方向において交互になるように、前記分岐電源配線をレイアウトする半導体装置のレイアウト装置。請求項5に記載された半導体装置のレイアウト装置であって、前記スタンダードセル配置部は、前記電源配線データに基づいて、前記第1列方向部分及び前記第2列方向部分に対応する位置に、列方向配線リザーブセルをレイアウトし、前記スタンダードセルを前記列方向配線リザーブセルと重ならないようにレイアウトする半導体装置のレイアウト装置。主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記分岐電源配線に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置のレイアウト方法であって、コンピュータが、前記貫通ビア群のレイアウトを決定し、貫通ビアデータを生成するステップと、コンピュータが、前記貫通ビア群に接続されるように、前記最下層に前記分岐電源配線をレイアウトし、電源配線データを生成するステップと、コンピュータが、前記機能セル層に、前記機能セル群に含まれる各機能セルを示すスタンダードセルをレイアウトし、セル配置後データを生成するステップと、コンピュータが、前記セル配置後データに基づいて、前記複数の配線層に信号配線をレイアウトし、レイアウトデータを生成するステップと、を具備し、前記セル配置後データを生成するステップは、前記貫通ビアデータに基づいて、前記貫通ビア群に対応する位置に貫通ビアリザーブセルをレイアウトするステップと、前記スタンダードセルを前記貫通ビアリザーブセルと重ならないようにレイアウトするステップとを備える半導体装置のレイアウト方法。請求項7に記載された半導体装置のレイアウト方法をコンピュータにより実現するための、半導体装置のレイアウトプログラム。主面及び裏面を有する基板と、前記主面上に設けられた、第1導電型半導体層と、前記第1導電型半導体層上に設けられた、第1MOSMetal-Oxide-Semiconductorトランジスタと、前記基板を貫通し、一端で前記裏面に設けられた第1電極パッドに接続され、他端で前記第1導電型半導体層に接続された、第1貫通ビアと、を具備し、前記第1MOSトランジスタは、前記第1導電型半導体層の表層部に設けられ、第2導電型の半導体領域である第1ソース及びドレイン領域と、前記ソース及びドレイン領域の間に設けられ、前記第1導電型半導体層により形成される、第1チャネル形成領域と、前記第1チャネル形成領域上にゲート絶縁膜を介して設けられた、第1ゲート電極とを備え、前記第1電極パッドには、第1基板電圧が印加され、前記第1導電型半導体層には、前記第1電極パッド及び前記第1貫通ビアを介して、前記第1基板電圧が印加される半導体装置。請求項9に記載された半導体装置であって、更に、前記第1導電型半導体層上に設けられた、第2導電型半導体層と、前記第2導電型半導体層上に設けられた、第2MOSトランジスタと、前記基板を貫通し、一端で前記裏面に設けられた第2電極パッドに接続され、他端で前記第2導電型半導体層に接続された、第2貫通ビアと、を具備し、前記第2MOSトランジスタは、前記第2導電型半導体層の表層部に設けられ、第1導電型の半導体領域であるソース及びドレイン領域と、前記第1ソース及びドレイン領域の間に設けられ、前記第2導電型半導体層により形成される、第2チャネル形成領域と、前記第2チャネル形成領域上にゲート絶縁膜を介して設けられた、第2ゲート電極とを備え、前記第2電極パッドには、第2基板電圧が印加され、前記第2導電型半導体層には、前記第2電極パッド及び前記第2貫通ビアを介して、前記第2基板電圧が印加される半導体装置。図1は、メッシュ状の電源配線構造の一例を示す概略図である。図2は、図1に示される電源配線構造の断面図である。図1に示されるように、この電源配線構造は、第1配線層M1に、互いに平行に伸びる複数の第1電源配線が設けられている。また、第1配線層M1の上層である第2配線層M2に、互いに並行に伸びる複数の第2電源配線が設けられている。複数の第1電源配線が伸びる方向と、複数の第2電源配線が伸びる方向とは、直交している。複数の第1電源配線と複数の第2電源配線とがオーバーラップする部分には、ビアが設けられている。ビアにより、複数の第1電源配線と複数の第2電源配線とが接続されている。また、図2に示されるように、第2電源配線は電源パッドと接続されている。第1配線層M1の下方には機能ブロックが設けられており、第1電源配線と機能ブロックとはコンタクトを介して接続されている。この電源配線構造では、電源パッドから第2電源配線に電源電圧が供給される。そして、第2電源配線から、ビア、第1電源配線、及びコンタクトを介して、機能ブロックに電源電圧が供給される。ここで、既述の特許文献1の記載によれば、第1電源配線と第2電源配線との間に設けられたビアの一部を削除することにより、電位ドロップを抑制できる。しかしながら、メッシュ状の電源配線構造を用いた場合には、少なくとも2層以上に電源配線を配置しなければならない。そのため、信号配線を配置することのできる領域が制限される。また、第1電源配線と第2電源配線とを電気的に接続するために、ビアを設けなければならない。この観点からも、信号配線を配置することのできる領域が制限される。すなわち、メッシュ状の電源配線構造を用いた場合には、信号配線を自由にレイアウトすることができない、という問題点があった。尚、既述の特許文献2には、貫通電極に接続された電源配線を設ける点については記載されている。しかしながら、信号配線を自由にレイアウトすることを考慮に入れて電源配線構造を決定する点については、触れられていない。本発明に係る半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有している。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続されている。前記最下層電源配線群は、分岐して伸びる部分を有している。この発明によれば、貫通ビアが設けられているために、最下層にさえ電源配線が設けられていれば、機能セル群に電源電圧を供給することが可能になる。最下層よりも上の配線層に電源配線を設ける必要がなくなり、信号配線を配置するためのスペースを確保し易くなる。加えて、上述の発明では、最下層電源配線群が分岐して伸びる部分を有している。これにより、単一の層最下層において基板の全面に電源配線を張り巡らせることができる。電源配線を全面に張り巡らせるために、2層以上の配線層を用いる必要がない。従って、異なる層間で電源配線同士を接続するためのビアを用いる必要がなくなる。この観点からも、信号配線を配置するためのスペースを確保し易くなる。本発明に係る半導体装置のレイアウト装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記分岐電源配線に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置のレイアウト装置である。このレイアウト装置は、前記貫通ビア群のレイアウトを決定し、貫通ビアデータを生成する貫通ビア配置部と、前記貫通ビア群に接続されるように、前記最下層に前記分岐電源配線をレイアウトし、電源配線データを生成する、電源配線配置部と、前記機能セル層に、前記機能セル群に含まれる各機能セルを示すスタンダードセルをレイアウトし、セル配置後データを生成する、スタンダードセル配置部と、前記セル配置後データに基づいて、前記複数の配線層に信号配線をレイアウトし、レイアウトデータを生成する、信号配線配置部とを具備する。前記スタンダードセル配置部は、前記貫通ビアデータに基づいて、前記貫通ビア群に対応する位置に貫通ビアリザーブセルをレイアウトし、前記スタンダードセルを前記貫通ビアリザーブセルと重ならないようにレイアウトする。本発明に係る半導体装置のレイアウト方法は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記分岐電源配線に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置のレイアウト方法である。このレイアウト方法は、コンピュータが、前記貫通ビア群のレイアウトを決定し、貫通ビアデータを生成するステップと、コンピュータが、前記貫通ビア群に接続されるように、前記最下層に前記分岐電源配線をレイアウトし、電源配線データを生成するステップと、コンピュータが、前記機能セル層に、前記機能セル群に含まれる各機能セルを示すスタンダードセルをレイアウトし、セル配置後データを生成するステップと、コンピュータが、前記セル配置後データに基づいて、前記複数の配線層に信号配線をレイアウトし、レイアウトデータを生成するステップとを具備する。前記セル配置後データを生成するステップは、前記貫通ビアデータに基づいて、前記貫通ビア群に対応する位置に貫通ビアリザーブセルをレイアウトするステップと、前記スタンダードセルを前記貫通ビアリザーブセルと重ならないようにレイアウトするステップとを備える。本発明に係る半導体装置のレイアウトプログラムは、上記の半導体装置のレイアウト方法をコンピュータにより実現するためのプログラムである。本発明によれば、信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法が提供される。以下に、図面を参照しつつ、本発明の実施形態について説明する。第1の実施形態図3は、本実施形態に係る半導体装置1を概略的に示す断面図である。図3に示されるように、半導体装置1は、基板2、機能セル群5、貫通ビア群3、及び複数の配線層66-1~6-3を備えている。基板2は、主面及び裏面を有している。基板2としては、例えば、シリコン基板が用いられる。機能セル群5は、複数の機能セル8を有している。機能セル群5は、基板2の主面に設けられており、機能セル層を形成している。複数の配線層6は、機能セル層上に積層されている。図3では、複数の配線層6として、3層の配線層が描かれている。但し、配線層の層数は特に限定されるものではない。貫通ビア群3は、基板2の裏面から、複数の配線層6のうちの最下層6-1に達するまで伸びている。基板2の裏面には、電源電圧が印加される電源パッド4が設けられている。貫通ビア群3は、裏面において、電源パッド4に接続されている。尚、本明細書において、電源電圧には、グランド電圧も含まれるものとする。本実施形態では、最下層6-1に、各機能セル8に電源電圧を供給するための最下層電源配線群が設けられている。最下層電源配線群は、貫通ビア群3に接続されている。また、最下層電源配線群は、コンタクト21を介して、各機能セル8に接続されている。電源パッド4に印加された電源電圧は、貫通ビア群3を介して、最下層電源配線群に供給される。最下層電源配線群に供給された電源電圧は、コンタクト21を介して、各機能セル8に供給される。上述のように、貫通ビア群3と、最下層電源配線群とを用いることにより、最下層6-1を除いて、配線層6に電源配線を設ける必要がなくなる。そのため、信号配線を配置するための領域を十分に確保することが可能となる。ところで、機能セル群5は、基板の全面にわたり、配置されている。そのため、電源配線は、基板の全面に張り巡らされる。また、各機能セル8に対しては、通常、複数系統の電源電圧例えばVSSとVDDが供給される。従って、最下層6-1にのみ電源配線を設ける場合には、複数系統の電源配線が、交わることなく、基板の全面に張り巡らされていなければならない。そのため、本実施形態においては、最下層電源配線群が、分岐して延びる部分を有している。これにより、複数系統の電源配線を、交わることなく、基板の全面に張り巡らせることが可能になる。以下に、この点について詳述する。まず、機能セル群5の配置について説明する。図4は、機能セル群5を示す平面図である。図4に示されるように、基板平面に平行な平面内において、行方向及び列方向が定義されている。行方向と列方向とは、直交している。機能セル群5は、列方向に並ぶ、複数の機能セル行7を備えている。複数の機能セル行7の各々は、行方向に沿って並ぶ、複数の機能セル8を有している。図4に示されるように機能セル群5がレイアウトされている場合、複数系統の電源配線をストライプ状に配置することが考えられる。図5は、ストライプ状に配置された2系統の電源配線を示す概略図である。図5に示される例では、複数の電源配線V1と複数の電源配線V2とが、それぞれ行方向に沿って並んでいる。複数の電源配線V1は、第1電源電圧を各機能セル8に供給し、複数の電源配線V2は、第2電源電圧を各機能セル8に供給する。列方向において、複数の電源配線V1と複数の電源配線V2とは、交互である。このような構成を採用することにより、各機能セル8の上を横切るように、2系統の電源配線を配置することができる。どの位置に存在する機能セル8に対しても、コンタクトを介して2系統の電源電圧を供給することができる。しかしながら、このような構成を採用する場合には、列方向に並ぶ同じ系統の電源配線同士を、電気的に接続する必要がある。このため、このストライプ状の電源配線が配置された層よりも上の配線層に、列方向に沿って延びる電源配線を配置しなければならない。結果として、既述したメッシュ状の電源配線構造が必要になってしまう。これに対して、本実施形態では、最下層電源配線群が、分岐して伸びる部分を有している。これにより、貫通ビアから、列方向にも行方向にも電源配線を伸ばすことが可能となり、全ての機能セル8上に複数系統の電源配線を配置することが可能となる。図6を参照して、最下層電源配線群のレイアウトについて具体的に説明する。図6は、最下層電源配線群のレイアウトを示す概略図である。尚、図6には、複数の機能セル8の一部も、重ねられて描かれている。図6に示されるように、貫通ビア群は、第1貫通ビア3-1、及び第2貫通ビア3-2を有している。第1貫通ビア3-1は、第1電源電圧が印加されるビアであり、第2貫通ビア3-2は、第2電源電圧が印加されるビアである。最下層電源配線群は、第1貫通ビア3-1に接続される第1電源配線9と、第2貫通ビアに接続される第2電源配線10とを有している。第1電源配線9は、第1行方向部分9-1、及び第1列方向部分9-2を備えている。第1列方向配線部分9-2は、第1貫通ビア3-1から、列方向に沿って伸びている。一方、第1行方向部分9-1は、行方向に沿って伸びている。第1行方向部分9-1は、第1分岐配線部分9-1-1、及び第1バス配線部分9-1-2を有している。第1分岐配線部分9-1-1は、第1列方向配線部分9-2から分岐するように伸びている。第1バス配線部分9-1-2は、貫通ビア3-1から行方向に沿って伸びている。第2電源配線10も、第1電源配線9と同様の構造を有している。すなわち、第2電源配線10は、第2行方向部分10-1、及び第2列方向部分10-2を備えている。第2列方向配線部分10-2は、第2貫通ビア3-2から、列方向に沿って伸びている。第2行方向部分10-1は、行方向に沿って伸びている。第2行方向部分10-1は、第2分岐配線部分10-1-1、及び第2バス配線部分10-1-2を有している。第2分岐配線部分10-1-1は、第2列方向配線部分10-2から分岐するように伸びている。第2バス配線部分10-1-2は、第2貫通ビア3-2から行方向に沿って伸びている。ここで、第1列方向部分9-1と第2列方向部分10-1とは、列方向において交互となるように配置されている。また、第1列方向部分9-1と第2列方向部分10-1とは、各機能セル行7上に双方が配置されるように、配置されている。また、第1貫通ビア3-1と第2貫通ビア3-2とは、行方向において交互となるような位置に配置されている。すなわち、第1列方向部分9-2と第2列方向部分10-2とは、行方向において交互となるような位置に配置されている。更に、列方向においても、第1貫通ビア3-1と第2貫通ビア3-2とは、交互となるように並んでいる。上述のような構成を採用することにより、単一の配線層最下層6-1において、基板の全面に、複数本実施形態では2つの系統の電源配線を張り巡らせることができる。また、一つの貫通ビア3から、行方向にも列方向にも電源配線を伸ばすことができる。そのため、必要な貫通ビア3の数を低減させることができ、貫通ビア3により消費される面積オーバーヘッドを少なくすることができる。続いて、本実施形態に係る半導体装置の製造方法について説明する。本実施形態に係る半導体装置1の製造方法は、特に限定されるものではなく、例えば、WO-A1-2005-086216に記載された方法などを用いることが可能である。すなわち、基板2として半導体基板を用意する。そして、基板2の主面上に、拡散防止膜を形成し、拡散防止膜に貫通ビア3を形成するための開口を設ける。次いで、半導体基板と反対の導電型の不純物を、インプランテーションまたはデポジションする。これにより、開口から、基板2に、高濃度の不純物が添加される。次いで、添加された不純物を、引き伸ばし拡散熱拡散、ランプアニールなどにより、拡散させる。基板2の裏面に達するまで不純物を拡散させれば、貫通ビア3を形成することができる。その後、主面上にトランジスタなどを形成することにより、機能セル層を形成する。更に、機能セル層上に、複数の配線層6を形成する。これにより、半導体装置1が得られる。次いで、本実施形態に係る半導体装置1のレイアウト装置について説明する。図7は、半導体装置のレイアウトシステム11を示す機能ブロック図である。このレイアウトシステム11は、コンピュータにより実現される。レイアウトシステム11は、レイアウト装置12、及びセルライブラリ13を有している。レイアウト装置12は、CPUがROMReadOnlyMemoryなどに格納されたレイアウトプログラムを実行することにより、実現される。セルライブラリ13は、ハードディスクなどの記憶装置により実現される。セルライブラリ13には、機能セルを示すスタンダードセル18、貫通ビアリザーブセル19、及び列方向配線リザーブセル20が格納されている。レイアウト装置12は、貫通ビア配置部14、電源配線配置部15、スタンダードセル配置部16、及び信号配線配置部17を有している。貫通ビア配置部14は、貫通ビア3のレイアウトを決定し、貫通ビアデータを生成する。電源配線配置部15は、貫通ビアデータに基づいて、電源配線のレイアウトを決定し、電源配線データを生成する。スタンダードセル配置部16は、電源配線データに基づいて、機能セルのレイアウトを決定し、セル配置後データを生成する。信号配線配置部17は、セル配置後データに基づいて、信号配線のレイアウトを決定し、レイアウトデータを生成する。レイアウトデータは、本レイアウト装置12の結果として、出力される。次いで、半導体装置のレイアウト方法について説明する。図8は、本実施形態に係る半導体装置のレイアウト方法を示すフローチャートである。ステップS1;貫通ビアの配置まず、予め準備された設計データが、このレイアウト装置12に供給される。設計データは、基板2のサイズや、設計対象回路に含まれる論理機能等を示す情報である。貫通ビア配置部14は、設計データに基づいて、貫通ビア3のレイアウトを決定し、貫通ビアデータを生成する。ステップS2;電源配線の配置次いで、電源配線配置部15が、貫通ビアデータに基づいて、最下層6-1に、最下層電源配線群をレイアウトする。電源配線配置部15は、図6に示したように、最下層電源配線群として、第1貫通ビア3-1に接続される第1電源配線、及び第2貫通ビア3-2に接続される第2電源配線をレイアウトする。電源配線配置部15は、レイアウト結果を示す電源配線データを生成する。ステップS3;スタンダードセルの配置次いで、スタンダードセル配置部16が、電源配線データ及び設計データに基づいて、機能セルのレイアウトを決定する。ここで、図9に示されるように、スタンダードセル配置部16は、まず、セルライブラリ13を参照して、貫通ビア33-1、3-2に対応する位置に、貫通ビアリザーブセル19を配置する。また、スタンダードセル配置部16は、列方向に伸びる電源配線第1列方向配線9-2、第2列方向配線10-2に対応する位置に、列方向配線リザーブセル20を配置する。その後、図10に示されるように、スタンダードセル配置部16は、貫通ビアリザーブセル19及び列方向配線リザーブセル20と重ならないように、機能セルを示すスタンダードセル18を配置する。そして、スタンダードセル配置部16は、スタンダードセル18のレイアウト結果を示すセル配置後データを生成する。ステップS4;信号配線の配置次いで、信号配線配置部17が、設計データ及びセル配置後データを取得する。信号配線配置部17は、設計データ及びセル配置ごデータに基づいて、複数の配線層6に、信号配線をレイアウトする。信号配線配置部17は、レイアウト結果を示すレイアウトデータを生成する。ステップS5;レイアウトデータの出力信号配線配置部17は、生成したレイアウトデータを、本レイアウト装置12の結果として出力する。以上説明したステップS1~S5の動作により、本実施形態に係る半導体装置がレイアウトされる。この手法によれば、セルライブラリ13に、貫通ビアリザーブセル19及び列方向配線リザーブセル20が用意されている。ステップS3において、貫通ビアリザーブセル19及び列方向配線リザーブセル20が配置された後、これらのセルと重ならないようにスタンダードセル18が配置される。従って、貫通ビア3及び列方向に伸びる配線9-2、10-2を特別に考慮することなく、スタンダードセル18のレイアウトを決定することができる。以上説明したように、本実施形態によれば、貫通ビア3を設けることによって、最下層6-1だけに設けられた電源配線構造を用いて、機能セル群5に電源電圧を供給することが可能になる。最下層6-1よりも上の配線層に電源配線を設ける必要がなくなり、信号配線を配置するためのスペースを確保し易くすることができる。また、最下層電源配線群が、分岐して伸びる部分を有していることにより、複数系統の電源配線を、単一の配線層最下層6-1内において、基板2の全面に張り巡らせることができる。これにより、複数の配線層間で電源配線同士を接続するビアを設ける必要がなくなる。この観点からも、信号配線を配置するためのスペースを確保し易くすることができる。尚、本実施形態では、最下層6-1にのみ電源配線が設けられている場合について説明した。信号配線を配置するためのスペースを確保する観点からは、最下層6-1にのみ電源配線が設けられていることが好ましい。但し、電源配線は必ずしも最下層6-1にのみ設けられている必要はない。一部の電源配線構造の一部が最下層6-1よりも上の配線層に設けられていていたとしても、最下層6-1に分岐して伸びる最下層電源配線群が設けられていれば、本実施形態と同様の作用効果が得られる。第2の実施形態続いて、第2の実施形態について説明する。本実施形態においては、CMOSComplementaryMetal-Oxide-Semiconductorトランジスタの基板電圧が、貫通ビア3を介して供給される場合の例について説明する。図12は、本実施形態に係る半導体装置1を概略的に示す断面図である。図12に示されるように、この半導体装置1は、基板2、nエピタキシャル層22第1導電型半導体層、pウェル層23第2導電型半導体層、pチャネル型MOSトランジスタ25-1第1MOSトランジスタ、nチャネル型MOSトランジスタ25-2第2MOSトランジスタ、第1貫通ビア3-1、及び第2貫通ビア3-2を備えている。基板2は、p型半導体基板であり、主面及び裏面を備えている。基板2の裏面には、絶縁膜30が設けられている。絶縁膜30上には、第1電極パッド31-1及び第2電極パッド31-2が設けられている。nエピタキシャル層22は、基板2の主面上に設けられている。pチャネル型MOSトランジスタ25-1は、nエピタキシャル層22上に設けられている。pチャネル型MOSトランジスタ25-1は、第1ソース及びドレイン領域26-1、及び第1ゲート電極29-1を備えている。第1ソース領域26-1と第1ドレイン領域26-1との間には、nエピタキシャル層22により、チャネル形成領域が形成されている。第1ゲート電極29-1は、ゲート絶縁膜を介して、チャネル形成領域上に配置されている。nエピタキシャル層22において、チャネル形成領域の下部には、n型高濃度領域28が設けられている。pウェル層23は、pチャネル型MOSトランジスタ25-1が設けられた領域とは別の領域において、nエピタキシャル層22上に設けられている。nチャネル型MOSトランジスタ25-2は、pウェル層23上に設けられている。nチャネル型MOSトランジスタ25-2は、第2ソース及びドレイン領域26-2、及び第2ゲート電極29-2を備えている。第2ソース領域26-2と第2ドレイン領域26-2との間には、pウェル層23により、チャネル形成領域が形成されている。第2ゲート電極29-2は、ゲート絶縁膜を介して、チャネル形成領域上に配置されている。pウェル層23において、チャネル形成領域の下部には、p型高濃度領域27が設けられている。nエピタキシャル層22及びpウェル層23上には、pチャネル型MOSトランジスタ25-1とnチャネル型MOSトランジスタ25-2とを分離するように、絶縁性の素子分離領域24が設けられている。第1貫通ビア3-1は、基板2及びnエピタキシャル層22を貫通するように延びている。第1貫通ビア3-1は、一端で第1電極パッド31-1に接続され、他端でnエピタキシャル層22に接続されている。尚、基板2において、第1貫通ビア3-1の周囲には、絶縁膜30が設けられている。基板2は、絶縁膜30により、第1貫通ビア3-1から絶縁されている。第2貫通ビア3-2は、基板2、nエピタキシャル層22、およびpウェル層23を貫通するように延びている。第2貫通ビア3-2は、一端で第2電極パッド31-2に接続され、他端でpウェル層23に接続されている。尚、基板2及びnエピタキシャル層22において、第2貫通ビア3-2の周囲には、絶縁膜30が設けられている。基板2及びnエピタキシャル層22は、絶縁膜30により、第2貫通ビア3-2から絶縁されている。本実施形態においては、第1電源パッド31-1に対して、pチャネル型MOSトランジスタ25-1の基板電圧VBpが印加される。基板電圧VBpは、第1貫通ビア3-1を介して、nエピタキシャル層22に印加される。また、第2電源パッド31-2に対して、nチャネル型MOSトランジスタ25-2の基板電圧VBnが印加される。基板電圧VBnは、第2貫通ビア3-2を介して、pウェル層23に印加される。本実施形態によれば、各トランジスタの基板電圧を、基板の裏面側から供給することが可能になる。従って、図11に示した例とは異なり、各トランジスタの基板電圧を、トランジスタの上方から供給する必要はない。すなわち、トランジスタが設けられた部分より上方に配置される配線層群において、基板電圧を供給するための配線を設ける必要がない。これにより、基板の主面側に設けられる配線層群メタル層群における配線リソースの消費が抑制される。メタル層のリソースを確保するために半導体装置のチップ面積が決定されている場合、チップ面積を小さくすることが可能になる。