"一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記一導電型半導体層上に設けられ互いに離間して隣り合い、それぞれ前記ゲート電極と接続する一の半導体層および他の半導体層とを具備し、前記一の半導体層と前記他の半導体層間の前記一導電型半導体層上には前記ゲート電極にゲート電位を印加する配線金属層が設けられることを特徴とする絶縁ゲート型半導体装置。前記一の半導体層は前記一導電型半導体層の一辺に沿って一直線状に設けられることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。前記他の半導体層は前記一導電型半導体層の他の一辺に沿って一直線状に設けられることを特徴とする請求項2に記載の絶縁ゲート型半導体装置。前記一の半導体層と前記他の半導体層は前記一導電型半導体層の角部において離間することを特徴とする請求項3に記載の絶縁ゲート型半導体装置。前記他の半導体層は前記トランジスタセルのソース電極と前記ゲート電極間の保護ダイオードの一部であることを特徴とする請求項2に記載の絶縁ゲート型半導体装置。図14の如く、基板SB表面のパターンニングされた半導体層180が閉ループ状の場合、周辺領域121においてコンタクトホールの形成不良が生じる問題があった。図15および図16を参照して説明する。図15は、図14のMOSFETでコンタクトホールの形成不良が発生する場合を示す平面概要図である。図15Aが1つのMOSFET200のチップの平面図で、表面の金属層を省略している。また図15Bがこれらのチップが形成されるウエハ全体の平面図である。尚、便宜上ウエハに対してチップのサイズを大きく示している。また図16はそのときの製造工程の一例を示す断面図であり、図15Aのd-d線断面図である。図15Aを参照して、基板表面の半導体層180が閉ループ状の場合には、半導体層180に連続した曲折部bチップコーナー部に沿うゲート配線181の曲折部、および保護ダイオード185とゲート配線181のL字状の連結部が生じる。この状態で、層間絶縁膜の形成工程において平坦化のためにSOG膜をスピンコーターを用いて全面に形成すると、曲折部bにおいてSOG液の液だまりLが生じた状態でSOG膜が形成されてしまう。遡って説明すると、MOSFETは図15Bに示す如くウエハ210の状態で所望の不純物の導入工程や、トレンチ形成工程、基板表面の半導体層180や絶縁膜等の形成工程等が行われ、最終的にダイシングラインDLで図15Aの如く個々のチップMOSFET200に分割される。そして分割されたチップ毎に組立が行われ製品が完成する。つまりSOG膜は、ウエハ210の状態で各チップ形成領域毎に半導体層180がパターンニングされた後に、ウエハ210表面にSOG液を供給し、スピンコート法で形成される。このとき、高速回転による遠心力によって、特に、図15Bの如くウエハ210の周辺部分に配置されるチップにおいてSOG液の液だまりLが発生しやすくなり、その状態で熱処理を施すことで不均一な厚みのSOG膜が形成されてしまう。図16を参照して、液だまりLが生じた場合の、上述した図14B以降の製造工程について説明する。図16Aを参照して、ゲート-ソース間を絶縁し、基板表面の段差をある程度緩和するためにCVD法などによって例えばTEOS膜、BPSG膜などの絶縁膜116’を堆積した後、その上にSOG液をスピンコートしてSOG膜116sを形成し、基板SB表面の段差を緩和させる。このとき、周辺領域21において液だまりLが生じた場合、SOG膜116sには不均一な段差が形成されてしまう。その後図16Bの如く、全面をたとえばSOG膜116sの膜厚より厚く異方性エッチングし、絶縁膜116’の膜厚を所定の厚み例えば10000Å~15000Åに減少させて層間絶縁膜116を形成している。しかし、素子領域120においては表面の平坦性を維持したまま段差が緩和された状態を維持したままエッチングされても、SOG液の液だまりLが生じた箇所図15参照は、SOG膜116sの形成後であっても表面が平坦化しにくく、その状態でSOG膜116sを異方性エッチングしても層間絶縁膜116の表面の平坦性が確保できなくなってしまう。また液だまりの状態の制御は不可能なため、層間絶縁膜116の表面の平坦性が確保できない領域以下、非平坦化領域NPの形成位置、膜厚、および形状も不均一となる。図16Cを参照して、このような非平坦化領域NPが形成された場合、素子領域120のコンタクトホール109と同じ条件で、周辺領域121の層間絶縁膜116にコンタクトホール110を形成すると、フォトリソグラフィ工程におけるエッチング不良膜のこりによってコンタクトホール110のうちのいくつか例えば一点鎖線のコンタクトホール110’が正常に開口できない不具合が生じやすくなる。その結果、例えば、周辺領域121にpn接合ダイオードDiを形成する場合には、基板表面が露出できず、pn接合ダイオードDiの機能を十分に均一に発揮させることができなくなるため、VDSS波形が発振するなどの特性不良を引き起こす問題があった。あるいは、エッチング不良のコンタクトホール110’が形成されないように非平坦化領域NPの発生を考慮して周辺領域121の幅W1を広く確保しなければならなかった。一般的に、周辺領域121の外周端部121pは、ゲート配線181などによって基板SB表面に不可避の段差が形成される。そしてこの段差によっても層間絶縁膜116のエッチング不良が生じるため、外周端部121pから直近のコンタクトホールまでは、所定の幅W0を確保する必要がある。しかし、非平坦化領域NPによるエッチング不良が生じると、その分を考慮して、コンタクトホール110のエッチングが十分可能となる領域までマージンWMを確保しなければならない。従ってコンタクトホール110の形成領域の幅WCを維持する場合には周辺領域121の幅W1=W0WMWCはその分広くなり、素子領域の面積が低減してしまい、オン抵抗の低減を阻むことになる。更に層間絶縁膜116の段差によって、ソース電極117の被覆性ステップカバレッジも悪化する問題があった。これらのことは、周辺領域にpn接合ダイオードDi以外のコンタクトホール110が形成される場合、あるいは、素子領域の外周端部のコンタクトホール109が外周端部121pから直近に設けられる場合も同様に問題となる。本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記一導電型半導体層上に設けられ互いに離間して隣り合い、それぞれ前記ゲート電極と接続する一の半導体層および他の半導体層とを具備し、前記一の半導体層と前記他の半導体層間の前記一導電型半導体層上には前記ゲート電極にゲート電位を印加する配線金属層が設けられることにより解決するものである。本発明によれば、以下の効果が得られる、第1に、基板表面にパターンニングされる一の半導体層および他の半導体層を分離する不連続とすることにより、スピンコートされるSOG液の液だまりを防止できる。つまり、周辺領域において層間絶縁膜の非平坦化領域の発生を抑制でき、フォトリソグラフィ工程におけるエッチング不良コンタクトホール形成不良を低減できる。これにより、例えば周辺領域にpn接合ダイオードDiを形成する場合には、その機能を十分に且つ均一に発揮させることができるため、VDSS波形が発振するなどの特性不良を防止できる。第2に、従来構造において液だまりによるエッチング不良を考慮してコンタクトホールの形成不良が生じないように余分に確保する必要があった周辺領域の幅を低減できる。従って従来と比較して、周辺領域の内側の素子領域120をチップの外側方向にシフトして配置でき、面積を増加させることができる。これにより、低オン抵抗化が図れる。本発明の実施の形態を、nチャネル型のMOSFETを例に図1から図13を参照して説明する。まず、図1から図3を参照して、第1の実施形態について説明する。図1は、本実施形態のMOSFET100を示す平面図である。図1Aは、表面の金属層電極等を省略した図であり、図1Bは、表面の金属層を示す図、図1Cは図1Bの一部拡大図である。MOSFET100は、一導電型半導体層2と、素子領域20と、第1ゲート配線81、第2ゲート配線82、第3ゲート配線83、第4ゲート配線84と、保護ダイオード85と、配線金属層18wとを有する。図1Aを参照して、MOSFET100のチップを構成する基板SBは、n型シリコン半導体基板ここでは不図示の上にn-型半導体層2を積層してなる。n-型半導体層2は例えば、エピタキシャル成長などによって形成したシリコン半導体層であり、n-型半導体層2の表面に、MOSFET100のトランジスタセルCが配置された素子領域20が設けられる。素子領域20の外周に周辺領域21が配置される。周辺領域21は素子領域20の外周端部から、第1ゲート配線81、第2ゲート配線82、第3ゲート配線83、第4ゲート配線84および保護ダイオード85のそれぞれの内側端部までの領域である。周端領域26は、周辺領域21の内側端部からチップn-型半導体層2の端部までの領域であり、第1ゲート配線81、第2ゲート配線82、第3ゲート配線83、第4ゲート配線84と、保護ダイオード85が配置される。第1ゲート配線81は、周端領域26のn-型半導体層2上に設けられ、所望の形状にパターンニングされて不純物が導入された半導体層ポリシリコン層であり、ゲート電極7をゲートパッド部不図示に電気的に接続する。第1ゲート配線81は、チップ基板SBの一辺に沿って曲折しない帯状にパターンニングされ、直近の複数の引き出し部12と接続する。第2から第4ゲート配線82~84も周端領域26のn-型半導体層2上に設けられ、所望の形状にパターンニングされて不純物が導入されたポリシリコン層であり、ゲート電極7とゲートパッド部不図示とを電気的に接続する。第2から第4ゲート配線82~84は、それぞれ、チップ基板SBの他の辺に沿って曲折しない帯状にパターンニングされ、直近の複数の引き出し部12と接続する。第1ゲート配線81と第2ゲート配線82は周端領域26のn-型半導体層2上に互いに離間して隣り合う。詳細には、第1ゲート配線81と第2ゲート配線82はそれぞれの一端がチップのコーナー部において近接し、平面視においてコーナー部が開放されたL字状となるように配置される。第2ゲート配線82と第3ゲート配線83、および第3ゲート配線83と第4ゲート配線84も同様である。尚、各ゲート配線81~84にはゲート電極に接続する抵抗体ゲート抵抗が含まれてもよい。保護ダイオード85は、例えばチップのコーナー部の基板表面に設けられ、MOSFETのソース-ゲート間に接続してこれを保護する。保護ダイオード85は、基板SB表面にパターンニングされたポリシリコン層に選択的にp型不純物とn型不純物を導入し、p型半導体領域とn型半導体領域を例えば同心円状に交互に配置したpn接合ダイオードである。保護ダイオード85は、第1ゲート配線81および第4ゲート配線84と互いに離間して隣り合う。詳細には、第1ゲート配線81の他端は保護ダイオード85の端部と離間して隣り合い、第1ゲート配線81と保護ダイオード85の一辺は平面視においてコーナー部が開放されたL字状となるように配置される。また、第4ゲート配線84と保護ダイオード85も同様である。第1から第4ゲート配線81~84と保護ダイオード85は、例えば、基板SB表面全面に同一工程にて設けたポリシリコン層をパターンニングしてそれぞれが分離するように形成される。本実施形態では、n-型半導体層2上の分離したポリシリコン層間の領域を開放部ORと称する。開放部ORは基板SBのコーナー部となる第1ゲート配線81と第2ゲート配線82の間、第2ゲート配線82と第3ゲート配線83の間、第3ゲート配線83と第4ゲート配線84の間に設けられる。また、開放部ORは第1ゲート配線81、第4ゲート配線84と保護ダイオードとの間にそれぞれ設けられる。図1Bを参照して、ゲートパッド部18pは、n-型半導体層2表面の例えば保護ダイオード85上に設けられた金属層であり、トランジスタセルのゲート電極不図示にゲート電位を印加する金属細線不図示などの接続手段が固着可能となるように所定の面積を確保した領域である。配線金属層18wは、第1ゲート配線81、第2ゲート配線82、第3ゲート配線83、第4ゲート配線84上に設けられ、基板の各辺に沿って環状に配置される。また配線金属層18wは、ゲートパッド部18pにも接続する。つまり、第1から第4ゲート配線81~84は互いに離間するが、配線金属層18wによって互いに電気的に接続され、ゲートパッド部18pに連結する。これによりゲートパッド部18pとゲート電極7が電気的に接続する。また保護ダイオード85も各ゲート配線81~84と離間するが、ゲートパッド部18p、配線金属層18wを介して、各ゲート配線81~84と接続する。素子領域20の全面にはソース電極17が設けられ、保護ダイオード85は一端が不図示のゲート電極と接続し、他端がソース電極17と接続する。図1Cは、図1Bのチップの右上コーナー部付近の拡大図である。素子領域20には平面視において多角形状例えば格子状にゲート電極7が設けられ、ゲート電極7で囲まれた領域にソース領域15およびボディ領域14が設けられる。素子領域20の全面にはソース電極17が設けられる。ソース領域15およびボディ領域14は基板SB表面を覆う層間絶縁膜不図示に設けられたコンタクトホール9を介して、ソース電極17と接続する。周辺領域21には、ゲート電極7に連結してこれを基板の表面に引き出す引き出し部12が配置される。また、周辺領域21の基板SB表面は、素子領域20と同様に層間絶縁膜不図示で被覆され、層間絶縁膜にはコンタクトホール10が設けられる。配線金属層18wは、ここでは第1ゲート配線81と第2ゲート配線82上に連続して設けられてこれらとコンタクト部29を介して接続し、引き出し部12を介してゲート電極7と接続する。第3ゲート配線83、第4ゲート配線84についても同様である。図2は、第1ゲート配線81付近を示す図であり、図2Aが平面図であり基板SB表面の金属層ソース電極17およびゲート金属層18および絶縁膜層間絶縁膜は省略している。また、図2Bは図2Aのa-a線断面図である。また、以下、第1ゲート配線81についての説明は、第2から第4ゲート配線82~84についても同様である。図2Aを参照して、素子領域20では、トレンチ6が平面視において多角形状例えば格子状に設けられ、内壁がゲート絶縁膜不図示で覆われて、ゲート電極7が埋設される。ゲート電極7は例えばポリシリコン層であり、そのポリシリコン層には、低抵抗化を図るために不純物が導入されている。トレンチ6に隣接してn型不純物領域であるソース領域15が設けられ、ソース領域15に囲まれた領域に島状にp型不純物領域であるボディ領域14が設けられる。トレンチ6で囲まれた領域がトランジスタセルCを構成する。基板SBn-型半導体層2表面は層間絶縁膜不図示が設けられ、各トランジスタセルC毎にボディ領域14が露出するように開口されたコンタクトホール9が設けられる。尚、ここでは層間絶縁膜は図示を省略するが、これに設けられるコンタクトホール9は、図示している。コンタクトホール9は、ボディ領域14と略重畳する大きさに設けられる。本実施形態の如く、ゲート電極7が平面視において多角形格子状の場合、最外周に閉ループ状図1A参照に配置されるゲート電極7以下これを最外周ゲート電極7pと称する。が存在する。本実施形態では、最外周ゲート電極7pで区画された内側の領域を素子領域20とし、その外側で第1ゲート配線81までの領域を周辺領域21とする。周辺領域21において、引き出し部12は、素子領域20のゲート電極7と同様の構成のである。すなわちここでは、引き出し部12は、基板SBに設けられたトレンチ6に不純物をドープしたポリシリコンを埋設してなる。第1ゲート配線81は、基板SB表面にポリシリコン層をパターンニングして複数の引き出し部12を連結するように延在させたものである。素子領域20表面を覆う層間絶縁膜不図示は、周辺領域21表面も覆う。周辺領域21上の層間絶縁膜は素子領域20と同様に開口され、複数のコンタクトホール10が設けられる。尚、ここでは層間絶縁膜は図示を省略するが、これに設けられるコンタクトホール10は、図示している。周辺領域21のコンタクトホール10は、例えば周辺領域21に設けられるpn接合ダイオードDiの接続に用いられる。pn接合ダイオードDiは、周辺領域21のn-型半導体層2表面に複数のp型不純物領域28を配置したものである。図2Bを参照して、基板SBは、n型シリコン半導体基板1上にn-型半導体層例えばn-型シリコンエピタキシャル層2を設けた構成である。ドレイン領域となるn-型半導体層2表面にはp型の不純物領域であるチャネル層4が設けられる。トレンチ6は、チャネル層4を貫通してn-型半導体層2まで到達させる。トレンチ6は内壁がゲート絶縁膜不図示で被覆され、ゲート電極7が埋設される。ソース領域15は、トレンチ6に隣接したチャネル層4表面にn型不純物を注入したn型不純物領域である。また、ソース領域15に囲まれた領域のチャネル層4表面にボディ領域14を設け、基板の電位を安定化させる。ゲート電極7上は層間絶縁膜16で覆われ、その上にソース電極17が設けられる。ソース電極17は、層間絶縁膜16間に設けられたコンタクトホール9を介して、ソース領域15およびボディ領域14と電気的に接続する。ゲート電極7は、周辺領域21の引き出し部ここでは不図示を介して第1ゲート配線81と接続する。周辺領域21の層間絶縁膜16には一部を開口してp型不純物領域28を露出させたコンタクトホール10が複数設けられる。p型不純物領域28は、コンタクトホール10を介してチャネル層4表面にp型不純物のイオンを注入し、拡散して形成した領域である。周辺領域21にはソース領域は配置されず、トランジスタ動作は行わないが、n-型半導体層2と、p型のチャネル層4およびp型不純物領域28とによって、pn接合ダイオードDiが構成される。pn接合ダイオードDiはソース電極17および基板SBの裏面側に設けられたドレイン電極19間に接続する。層間絶縁膜16は周端領域26の第1ゲート配線81の一部まで覆う。第1ゲート配線81は層間絶縁膜16に設けられたコンタクト部29を介して、配線金属層18wとコンタクトする。配線金属層18wはここでは不図示のゲートパッド電極に接続する。図3は、開放部ORの付近の断面図であり、図1Bのb-b線断面図である。図2Bと同一構成要素は同一符号で示し、説明は省略する。開放部ORにおいては、周端領域26に第1ゲート配線81は設けられず、周辺領域21および周端領域26の基板表面は層間絶縁膜16および他の絶縁膜iで覆われる。そして層間絶縁膜16上に配線金属層18wが設けられる。開放部ORにおける、n-型半導体層2表面から配線金属層18w表面までの段差S2は、実際には、第1半導体層81が配置される領域のn-型半導体層2表面から配線金属層18w表面までの段差S1図2B参照より第1ゲート配線81の高さの分、小さい。層間絶縁膜116は例えばTEOSTetraEthOxySilane膜、BPSGBoronPhosphorSilicateGlass膜からなる。これらは製造工程において例えばCVD法などによって基板SBn-型半導体層2表面に堆積され、これにより基板SB表面の段差がある程度緩和される。その後SOG膜不図示を全面にスピンコートして表面をより平坦化段差を吸収し、平坦性が維持された状態でSOG膜の膜厚より若干厚く全面の異方性エッチングを行う。これによって基板SB表面に略平坦な層間絶縁膜16が残存する。再び図1Cおよび図2Bを参照して、本実施形態では、基板SB表面の特にチップコーナー部において、第1ゲート配線81および第2ゲート配線82が配置されない開放部ORが存在する。これにより、特にウエハ周辺部に配置されるチップについて、SOG液のスピンコートの際にチップコーナー部において液だまりの発生を防ぐことができる。従って、周辺領域21の特にコンタクトホール10形成領域の層間絶縁膜16の平坦性が確保できる。つまり、周辺領域21における層間絶縁膜16のエッチング不良コンタクトホール10の形成不良を抑制できる。これにより、例えば周辺領域21にpn接合ダイオードDiを設ける場合にはその機能を十分に且つ均一に発揮させることができるため、VDSS波形が発振するなどの特性不良を防止できる。また、図2Bの如く、周辺領域21の幅W2を、従来の液だまりを考慮した場合の周辺領域121の幅W1図16Cより狭くできる。本実施形態の場合も周端領域26に第1ゲート配線81が配置されることによって不可避の段差が生じており、これによってコンタクトホール10を形成するフォトリソグラフィ工程で開口部に層間絶縁膜16の膜残り等が生じる恐れがある。従って、この不可避の段差の影響を考慮して第1ゲート配線81から所定の幅W0は従来と同程度に離間しなければならない。しかし本実施形態では、開放部ORによって液だまりの発生が防げるため、従来必要であった液だまりによるマージンWM図16C参照の確保が不要となる。つまり、コンタクトホール10の形成領域の幅WCを維持するなら、周辺領域21の幅W2は、第1の実施形態の幅W1より小さくでき、その分、素子領域20を拡大できる。このことは、第1ゲート配線81と保護ダイオード85が隣接する箇所においても同様である。更に層間絶縁膜16が周辺領域21においても略平坦にできるので、ソース電極17の被覆性ステップカバレッジも改善できる。以上、周辺領域21および周端領域26は素子領域20の外側を環状に囲む領域として示された場合を例に説明したが、周辺領域21および周端領域26はチップ辺に沿ったコの字U字状、L字状、または直線状の領域であってもよい。図4を参照して第2の実施形態として、周辺領域21および周端領域26が素子領域20の外側に直線状に設けられる場合について説明する。直線状曲折しない帯状のゲート配線81は、チップの1つの辺に沿ってのみ配置される。引き出し部12も、ゲート配線81に沿うチップの1つの辺のみに設けられる。ゲート電極7が多角形状のパターンの場合には、引き出し部12が1つの辺に沿う方向のみに設けられ、ゲート配線81が1つであっても、全てのゲート電極7にゲート電位を印加できる。チップの例えばコーナー部には保護ダイオード85が配置される。ゲート配線81と保護ダイオード85は、n-型半導体層2上で互いに離間して、すなわち開放部ORを挟んで隣り合う。ゲート配線81の上にはこれと接続する配線金属層18wが設けられ、保護ダイオード85上のゲートパッド部18pと連結する。すなわち、開放部ORにおいては基板SB表面の絶縁膜層間絶縁膜等上に配線金属層18wが配置され、開放部ORのn-型半導体層2表面から配線金属層18w表面までの段差は、ゲート配線81が配置されるn-型半導体層2表面から配線金属層18w表面までの段差より小さい。図2B、図3参照。この場合も、開放部ORによってゲート配線81と保護ダイオード85の間におけるSOG液の液だまりを防止できる。次に、図5から図13を参照して本発明の第3の実施形態について説明する。上記の如く、周辺領域21の幅W2を従来の幅W1より低減した上で、更に、周辺領域21のコンタクトホール10の数を第1の実施形態の場合より増加させることもできる。これにより、例えば周辺領域21にpn接合ダイオードDiが設けられる場合は、その数を増加できる。つまり、第1の実施形態と比較して逆起電力による電流の経路を増やすことができ、アバランシェ耐量を増加できる。あるいは、同等のアバランシェ耐量を維持するのであれば、周辺領域の幅W2を更に低減でき、素子領域20の面積を増加させることができる。図5を参照して、周辺領域21のある単位領域に配置されるコンタクトホール10について説明する。第1の実施形態と同一構成要素は同一符号で示し、説明は省略する。図5Aは平面図であり、図5は図5のcc線断面図である。図5Aを参照して、本実施形態における単位領域とは、素子領域20の最外周ゲート電極7p、引き出し部12、第1ゲート配線81で区画される破線の領域をいい、以下この領域を周辺ゲート領域25と称する。本実施形態では、素子領域20のコンタクトホール9同士の離間距離L1より周辺領域21周辺ゲート領域25のコンタクトホール10同士の離間距離L2を小さくし、単位面積あたりのコンタクトホールの合計面積が素子領域20より周辺ゲート領域25の方が大きくなるように、コンタクトホール10を配置する。コンタクトホール10は、第1ゲート配線81から距離W0を確保し、素子領域20側の領域幅WCに集約して互いに均一な離間距離L2で分布させる。具体的には、周辺領域21の面積、周辺領域21に設けられる周辺ゲート領域25の数、1つの周辺ゲート領域25の面積およびコンタクトホール9およびコンタクトホール10の面積は第1の実施形態の場合も同等とし、第1の実施形態のコンタクトホール9、10がいずれも同等の離間距離L図2B参照であるとした場合、本実施形態ではコンタクトホール10同志の離間距離L2を、コンタクトホール9同志の離間距離L1=第1の実施形態のコンタクトホール9,10の離間距離Lの例えば約3分の1にして第1の実施形態の場合より緻密に周辺ゲート領域25に配置する。これにより、図2Bに示す、第1の実施形態の単位領域1つの周辺ゲート領域25に配置されるコンタクトホール10の数は例えば7個複数の行列状に配置された領域では6個であるが、本実施形態では、1つの周辺ゲート領域25に配置されるコンタクトホール10の数は例えば19個複数の行列状に配置された領域では18個である。これにより、周辺ゲート領域25のpn接合ダイオードDiの数pn接合面積を、第1の実施形態の場合より増加させることができる。この結果、逆起電力による電流の経路を増加でき、アバランシェ耐量を従来構造より高めることができる。換言すると、第1の実施形態と同等のアバランシェ耐量を維持するのであれば、周辺領域21の幅W2を約3分の1まで縮小でき、その分素子領域20の面積を拡大できる。ここで、周辺領域21の層間絶縁膜16に設けられたコンタクトホール10からはp型不純物領域24が露出する。p型不純物領域24は、コンタクトホール10を介してチャネル層4表面にp型不純物のイオンを注入し、拡散して形成した領域であり、1つの周辺ゲート領域25に1つのp型不純物領域24が設けられる図5Aの一点鎖線参照。。つまり、複数のコンタクトホール10に連続するように1つのp型不純物領域24が設けられる。p型不純物領域24は、コンタクトホール10の開口幅Dおよびこれらの離間距離L2と拡散深さ例えばボディ領域14と同等で0.25μmを適宜選択することにより、それぞれのコンタクトホール10の直下に設けられた複数の拡散領域が互いに連結し、1つの拡散領域となったものである。1つのp型不純物領域24に対して、複数のコンタクトホール10を設けることによって、p型不純物領域24の略全体が露出する1つの大きいコンタクト部を設ける場合と比較して、基板SB表面の平坦性を維持できる。尚、この断面において、p型不純物領域24の素子領域20側の端部からチャネル層4外周端部までの距離W3は、n-型半導体層2の厚みtトレンチ6底部からn-型半導体層2の下端までより大きくし、これにより所定の耐圧を確保している。さらに高い耐圧が要求される場合には、チャネル層4の外周端部には、高濃度のp型不純物領域不図示が設けられてもよい。図6は、第3の実施形態のトランジスタセルCの構成を説明する断面図である。トレンチ6内のゲート絶縁膜11の膜厚は、MOSFET100の駆動電圧に応じて数百Å程度とする。本実施形態ではソース領域15で囲まれた領域のチャネル層4をソース領域15の底部付近までエッチングにより除去し、露出したチャネル層4表面にボディ領域14を設けている。つまり、ボディ領域14の表面は、ソース領域15の表面より低い深い位置に設けられ、例えば、ソース領域15の底面とボディ領域14の表面は略同じ高さである。ゲート電極7上は層間絶縁膜16で覆われる。層間絶縁膜16は基板SB表面を覆う例えばTEOSTetraEthOxySilane膜16aやBPSGBoronPhosphorSilicateGlass膜16bなどの絶縁膜の一部を開口してボディ領域14が露出するコンタクトホール9を形成するとともに、ゲート電極7上に絶縁膜を残存させたものである。本実施形態では、ボディ領域14はソース領域15より下方に設けられるため、コンタクトホール9は、層間絶縁膜16の一部と、ソース領域15間の基板SBチャネル層4の一部とを除去してボディ領域14を露出させた領域とする。コンタクトホール9の側壁にはソース領域15の側面が露出する。基板SB上には素子領域20の全面を覆うソース電極17が設けられる。ソース電極17は、コンタクトホール9を介して、ソース領域15およびボディ領域14と接続する。より詳細には、層間絶縁膜16表面およびコンタクトホール9の側壁には、バリア層17a例えばチタンTi/窒化チタンTiNが設けられる。バリア層17aは、ソース領域15の側面を覆ってこれとコンタクトする。そして、コンタクトホール9には、プラグ層17bとして金属層例えばタングステンWが埋め込まれる。更に層間絶縁膜16の全面を覆って、アルミニウムAlなどの金属層が設けられ、ソース電極17が設けられる。ソース電極17は、バリア層17aおよびプラグ層17bを介して、ソース領域15の側面、およびボディ領域14の表面と電気的にコンタクトする。これにより隣接するトレンチ6で囲まれた部分が1つのトランジスタセルCとなる。ソース電極17は素子領域20から延在して周辺ゲート領域25上も覆い、コンタクトホール10を介してp型不純物領域24とコンタクトする。より詳細には、層間絶縁膜16表面およびコンタクトホール10の側壁には、バリア層17aが設けられる。そして、コンタクトホール10には、プラグ層17bが埋め込まれる。ソース電極17は、バリア層17aおよびプラグ層17bを介して、p型不純物領域24と電気的にコンタクトする。図7から図10を参照して、MOSFET100の製造方法の一例を説明する。以下の図では図5Bに示す第1ゲート配線81部分と必要に応じて開放部について図示している。図7Aを参照して、n型シリコン半導体基板1上にn-型半導体層2を積層した基板SBを準備する。n-型半導体層は例えばシリコンエピタキシャル層等である。全面にCVD法によりNSGNon-dopedSilicateGlassのCVD酸化膜不図示を生成し、これをマスクとしてトレンチ開口部のn-型半導体層2をCF系およびHBr系ガスによりドライエッチングし、トレンチ6を形成する。ダミー酸化およびダミー酸化膜の除去を行うなどして、トレンチ6形成時のドライエッチングのエッチングダメージを除去する。その後、全面を熱酸化してトレンチ6内壁にゲート絶縁膜不図示を形成する。ゲート絶縁膜は駆動電圧に応じて数百Å例えば厚み約250Å~700Åに形成される。その後、全面にノンドープのポリシリコン層8を堆積し、トレンチ6内に充填する。その後、全面に不純物例えばp型を注入し、保護ダイオードここでは不図示の形成領域の一部とトレンチ6上が開口したマスクを用いて、n型不純物を選択的に注入する。図7BCを参照して、基板表面に所望の形状にパターンニングされるようにマスクを設けてポリシリコン層8を全面をエッチバックする。これにより、トレンチ6内に埋設されたゲート電極7が形成される。同時に基板表面に保護ダイオードここでは不図示が形成されるとともに、第1ゲート配線81が形成され図7B、チップコーナー部などにおいてポリシリコン層が除去された開放部ORが形成される図7C。また同様に開放部ORで分離された第2から第4ゲート配線図1A参照が形成される。図8Aを参照して、n-型半導体層2表面にp型の例えばボロンBをイオン注入する。一例としてドーズ量は1×1013cm-2~3×1013cm-2で、注入エネルギーは例えば350KeVとする。その後、熱処理を行い、不純物を拡散してチャネル層4を形成する。図8Bを参照して、ソース領域の形成領域が露出するマスクMを形成し、n型不純物例えばヒ素Asを、一例として注入エネルギー140KeV、ドーズ量4×1015cm-2~6×1015cm-2で必要深さまでイオン注入し、隣り合うトレンチ6間のチャネル層4表面にソース領域15を形成する。図9を参照して、マスクMを除去しTEOS膜を例えば800Å~1200Å堆積し、BPSG膜を例えば10000Å~14000Å堆積して、基板SB表面に絶縁膜16’を形成する。これにより基板表面の段差が若干緩和される。図10Aを参照して、絶縁膜16’上にSOG膜16sを形成する。すなわちウエハの状態でその表面にSOG液を供給しウエハを高速回転させるスピンコート法によってこれを全面に塗布し、その後熱処理を施して例えば厚みが4000Å~4500ÅのSOG膜16sを形成する。SOG膜16sによって基板SB表面の段差は更に緩和される。このとき、図10Bの如く、開放部ORでは、基板SB表面にパターンニングされた第1ゲート配線81および第2ゲート配線82が配置されない。従って、特にウエハの周辺部分に位置するチップであっても、液だまりが発生しにくくなり、チップ表面の段差が全面にわたり緩和される。尚、他のゲート配線83、84、保護ダイオード85の間の開放部ORも同様である図1A参照。。その後図11の如く、表面の平坦化を維持した状態で全面を異方性エッチングする。エッチングする膜厚は、SOG膜16sの膜厚より大きく、例えば10000Å~12000Åである。これにより、基板SBの略全面にわたって表面が略平坦化された層間絶縁膜16が形成される。図12Aを参照して、ボディ領域およびp型不純物領域の形成領域の層間絶縁膜16をエッチングにより除去し、素子領域20にコンタクトホール9を形成し、周辺ゲート領域25にコンタクトホール10を形成するとともに、ゲート電極7上に層間絶縁膜16を残存させる。コンタクトホール9とコンタクトホール10の開口幅Dは同等で、コンタクトホール10間の距離L2はコンタクトホール9間の距離L1の例えば3分の1とする。このとき、周辺領域21の特にコンタクトホール10の形成領域においては層間絶縁膜16表面の平坦性が確保されているので、コンタクトホール10の形成不良が抑制できる。素子領域20においては、コンタクトホール9の形成時にn-型半導体層2表面もエッチングにより除去される。これによりトレンチ9間のソース領域15が分割され、平面視においてトレンチ6で囲まれた領域に環状にソース領域15が残存する。そしてコンタクトホール9の底部にチャネル層4が露出し、側面にソース領域15が露出する。その後、p型不純物例えばボロンをイオン注入し、素子領域20にp型不純物注入領域14aを形成し、周辺ゲート領域25にp型不純物注入領域24aを形成する。注入エネルギーは例えば50KeVであり、ドーズ量はチャネル層4のドーズ量より高く、1.5×1015cm-2~2.0×1015cm-2程度である。イオン注入は例えば斜めイオン注入などにより行う。p型不純物注入領域14aは、ソース領域15間に島状に複数設けられ、p型不純物注入領域24aは、周辺ゲート領域25のチャネル層4表面に、コンタクトホール10に対応して、すなわち互いに分離して複数設けられる。図12Bを参照して、熱処理を行い、p型不純物注入領域14aおよびp型不純物注入領域24aの不純物をそれぞれ拡散する。これにより、素子領域20に島状のボディ領域14が形成され、周辺ゲート領域25にp型不純物領域24が形成される。このとき、コンタクトホール10の開口幅Dおよびこれらの離間距離L2と拡散深さ例えばボディ領域14と同等で0.25μmを適宜選択することにより、複数のp型不純物注入領域24aの不純物が拡散して互いに連結し、1つのp型不純物領域24となる。図13は金属層の形成工程を説明する、素子領域20と周辺領域21の拡大図である。まず、図13Aの如く、層間絶縁膜16上にバリア層17aを形成する。バリア層17aは、例えばTi/TiNであり、層間絶縁膜16表面と、コンタクトホール9、コンタクトホール10の側壁を覆う。その後、図13Bの如く、コンタクトホール9およびコンタクトホール10にプラグ層17bを埋め込む。プラグ層17bは、例えばWタングステンを全面に堆積した後、エッチバックすることにより埋め込まれる。そして再び層間絶縁膜16表面にバリア層17aを形成する。その後、図5Bの最終構造に示す如く、全面にAl等の金属層を形成して所望の形状にパターンニングしてソース電極17を形成する。本実施形態では、層間絶縁膜16が周辺領域21において略平坦にできるので、ソース電極17の被覆性ステップカバレッジも改善できる。さらに、基板SBn型シリコン半導体基板1の裏面に金属蒸着等によってドレイン電極19を形成する。以上の工程がウエハの状態で行われ、最終的にダイシングラインで分割されて図15B参照、図1Aに示す個々のチップMOSFET100が得られる。その後、分割されたチップ毎に例えばリードフレームへの実装や樹脂モールドなどの組立工程が行われ製品が完成する。以上、本実施形態では素子領域20にnチャネル型MOSFET100が配置される場合を例に説明したが、これと導電型を逆にしたpチャネル型MOSFETであってもよく、1つのチップにドレインを共通として2つのMOSFETを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。更に、図2Bまたは図5Bに示すn型シリコン半導体基板1の下層にp型半導体領域を設けた、nチャネル型IGBTInsulatedGateBipolarTransistor又はこれと導電型を逆にしたpチャネル型IGBTであっても同様に実施でき、同様の効果が得られる。"