"内部回路を有する第1半導体素子と、前記第1半導体素子の前記内部回路に電気的に接続された連結部と前記第1半導体素子の前記内部回路から電気的に絶縁された補助部とを有し、前記第1半導体素子の第1面の上に位置する複数の第1連結構造体と、前記第1半導体素子の第2面側に配置される第2半導体素子と、前記第1半導体素子と前記第2半導体素子との間に配置され、前記第1半導体素子の前記内部回路と前記第2半導体素子が有する内部回路とに電気的に接続される連結部を有する複数の第2連結構造体と、を備え、前記第2連結構造体の数は、前記第1連結構造体の数より小さいことを特徴とする半導体装置。前記第2連結構造体は前記第2半導体素子の前記内部回路から電気的に絶縁された補助部をさらに有し、前記第2連結構造体の前記補助部の数は、前記第1連結構造体の前記補助部の数より小さいことを特徴とする請求項1に記載の半導体装置。前記第2連結構造体の前記連結部の数は、前記第1連結構造体の前記連結部の数と同じであることを特徴とする請求項1に記載の半導体装置。前記第1半導体素子及び前記第2半導体素子の少なくとも1つは、中央部に前記連結部が配置されるDRAMメモリーチップであることを特徴とする請求項1に記載の半導体装置。前記第1半導体素子及び前記第2半導体素子の少なくとも1つは、端部に前記連結部が配置されるフラッシュメモリーチップであることを特徴とする請求項1に記載の半導体装置。前記第1半導体素子は、半導体基板及び前記半導体基板を貫通する貫通ビアを有し、前記連結部は前記貫通ビアに電気的に接続されることを特徴とする請求項1に記載の半導体装置。前記第1連結構造体及び前記第2連結構造体は、それぞれ第1導電手段及び第2導電手段を有し、前記第2導電手段は、前記第1導電手段より低い融点を有する金属を含むことを特徴とする請求項1に記載の半導体装置。前記第2連結構造体の数は、前記第1連結構造体の数の50から90であることを特徴とする請求項1に記載の半導体装置。前記第2連結構造体の前記補助部の数は、前記第1連結構造体の前記補助部の数の50から90であることを特徴とする請求項2に記載の半導体装置。前記第1半導体素子と前記第2半導体素子とは、同じ種類の半導体素子であることを特徴とする請求項1に記載の半導体装置。下部構造体と、前記下部構造体上に順に積層された複数の半導体素子層と、を備え、複数の前記半導体素子層は、半導体素子及び前記半導体素子の下面に配置される連結構造体を有し、前記半導体素子層の連結構造体の面積は、当該半導体素子層より前記下部構造体に近い前記半導体素子層のいずれか1つの連結構造体の面積より狭いことを特徴とする半導体装置。前記半導体素子は前記下面に配置される内部回路を具備することを特徴とする請求項11に記載の半導体装置。前記半導体素子は同じ種類であることを特徴とする請求項11に記載の半導体装置。前記半導体素子は内部回路を具備し、前記連結構造体は、前記半導体素子の前記内部回路に電気的に接続される複数の連結部と、前記半導体素子の前記内部回路から電気的に絶縁される少なくとも1つの補助部とを有することを特徴とする請求項11に記載の半導体装置。少なくとも2つの前記連結構造体は、同じ数の連結部を有することを特徴とする請求項14に記載の半導体装置。前記半導体素子は内部回路を具備し、前記連結構造体はそれぞれの前記半導体素子の前記内部回路に電気的に接続された複数の連結部を有することを特徴とする請求項11に記載の半導体装置。前記下部構造体は前記半導体素子とは異なる半導体素子を有することを特徴とする請求項11に記載の半導体装置。前記下部構造体は回路基板を有することを特徴とする請求項11に記載の半導体装置。複数の第1連結構造体により第1半導体素子を第2半導体素子に接続させて積層構造体を形成する段階と、複数の第2連結構造体により前記積層構造体を基板に接続させる段階と、を含み、前記第1連結構造体の数は前記第2連結構造体の数と異なるか、または前記第1連結構造体の前記第1半導体素子及び前記第2半導体素子との接触面積は前記第2連結構造体の前記積層構造体と前記基板との接触面積と異なることを特徴とする半導体装置の製造方法。前記第2半導体素子に前記第1半導体素子を接続させるためのボンディング力は、前記積層構造体を前記基板に接続させるためのボンディング力と異なることを特徴とする請求項19に記載の半導体装置の製造方法。本発明の目的は、半導体素子間の接続不良の発生を低減可能な半導体装置を提供することである。また、本発明の目的は、半導体素子間の接続信頼性を向上可能な半導体装置を提供することである。本発明によれば、連結構造体が有する構成部の数が異なる半導体装置が提供される。半導体装置は、第1連結構造体、第2連結構造体、第1連結構造体の一方の側に配置される第1半導体素子、及び第2半導体素子を備える。第1半導体素子は、第1連結構造体及び第2連結構造体の間に配置され、第1半導体素子及び第2半導体素子は、それぞれ内部回路を備える。第1連結構造体及び第2連結構造体には、それぞれ内部回路に電気的に接続される少なくとも1つの連結部及び内部回路から電気的に絶縁された少なくとも1つの補助部を有する。第2連結構造体の連結部及び補助部の数の合計は、第1連結構造体の連結部及び補助部の数の合計より小さく、第2連結構造体の補助部の数は、第1連結構造体の数と異なる。本発明の半導体装置が備える第1半導体素子は、連結構造体によって他の半導体素子と接続する。第1半導体素子は、第1面側に第1連結構造体を有し、第2半導体素子が配置される第2面側には、その数が第1連結構造体の数より小さい第2連結構造体を有している。本発明の半導体装置の製造段階において、第1半導体素子は、第2半導体素子と接続する前に他の半導体素子と第1連結構造体を介して接続しており、第2半導体素子は、他の半導体素子に接続する第1半導体素子に対して第2連結構造体を介して接続する。第2連結構造体によって第1半導体素子と第2半導体素子とを接続するとき、一定の熱または圧力を加える必要があるが、この熱または圧力によりすでに第1半導体素子と他の半導体素子とを接続する第1連結構造体が変形または変性するおそれがある。そこで、本発明の半導体装置では、第2連結構造体の数を第1連結構造体の数に比べて小さくすることにより、第2連結構造体を第1半導体素子および第2半導体素子に接続するときに加える熱を少なく、または圧力を小さくすることができる。これにより、第1連結構造体が変形または変性することを防止することができる。したがって、半導体素子間の接続不良の発生を低減することができる。また、本発明によれば、第2連結構造体の補助部の数は、第1連結構造体の補助部の数より小さい。また、第2連結構造体の連結部の数は、第1連結構造体の連結部の数と同じである。また、本発明によれば、第2連結構造体の数は、第1連結構造体の数の50から90であり得る。また、第2連結構造体を構成する補助部の数は、第1連結構造体を構成する補助部の数の50から90であり得る。また、本発明によれば、連結構造体の断面積が異なる半導体装置が提供される。半導体装置は、下部構造体及び下部構造体の上に実装された複数の半導体素子層を備える。半導体素子層は、それぞれ半導体素子及び半導体素子の一面に配置される連結構造体を有し、半導体素子層が下部構造体から遠く配置されるほど、当該半導体素子層の連結構造体の断面積は減少する。本発明の半導体装置では、半導体装置が備える複数の半導体素子を接続する連結構造体の面積比率が層毎に異なり、連結構造体の面積比率は後に積層される半導体素子であるほど減少する。これにより、後に積層される半導体素子は、小さいボンディング力でボンディングされるので、既に形成された連結構造体の変形または変性を防止することができるしたがって、半導体素子間の接続不良を防止することできる。また、複数の半導体素子を安定的に接続できるため、半導体装置の接続信頼性および動作信頼性を向上することができる。また、本発明によれば、複数の半導体素子を積層する場合、後続のボンディング工程であるほど、加えるボンディング力が小さくなる。これにより、後続のボンディング力は、すでに半導体素子を接続する連結構造体を形成する際に加えられたボンディング力の範囲内となるので、すでに形成されている連結構造体の変形または変性によって発生する接続不良を少なくすることができる。したがって、積層される半導体素子の接続信頼性および動作信頼性を改善することができる。本発明の構成及び効果を十分に理解できるように、添付した図面を参照して本発明の望ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されることではなく、様々な形態で具現され、多様な変更を加えることができる。本実施形態に対する説明は本発明の開示が完全になるようにし、本発明が属する技術分野の通常の知識を有する者に発明の範疇を完全に開示するために提供される。添付された図面で構成要素は説明を簡単にするためにその大きさが実際より拡大して示したことであり、各構成要素の比率は誇張されるか、或いは縮小され得る。ある構成要素が他の構成要素に上にあると記載される場合、または連結されていると記載される場合、他の構成要素の上に直接接しているか、または連結されていることであるが、中間にその他の構成要素が存在することができると理解しなければならない。また、ある構成要素が他の構成要素の真上にあると記載される場合、直接連結されていると記載される場合には、中間にその他の構成要素が存在しないことを意味する。構成要素の間の関係を説明する他の表現、例えば、~間にと直接~間に等も同様に解釈される。第1、第2等の用語は多様な構成要素を説明するために使用されるが、構成要素は用語によって限定されない。用語は1つの構成要素を他の構成要素から区別する目的のみに使用される。例えば、本発明の権利範囲を逸脱しない範囲において、第1構成要素は第2構成要素と類似である場合や、類似に第2構成要素も第1構成要素と称される場合がある。単数の表現は文脈の上に明確に異なることと表現しない限り、複数の表現を含む。包含する又は有する等の用語は、明細書の上に記載された特徴、数字、段階、動作、構成要素、部分品又はこれらを組合したことが存在することを指定するためのことであって、1つ又はその以上の他の特徴や数字、段階、動作、構成要素、部分品又はこれらを組合したことが付加され得ることと解釈できる。又はは言及されたアイテムのそれぞれ及び1つ以上の全ての組合を含む。例えば、A又はBは、Aのみ、Bのみ、またはAとBを意味する。本明細書で記述する実施形態は、本発明の理想的な概略図である平面図及び断面図を参考して説明される。したがって、製造技術又は許容誤差等によって図の形態が変形される。本発明の実施形態は図示された特定形態に制限されることなく、製造工程によって生成される形態の変化も含む。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するものではない。本発明の実施形態で使用される用語は明確に定義されない限り、該当技術分野で通常の知識を有する者に通常的に公知された意味として解釈される。以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同一な参照符号は同一な部材を示し、同一な用語に説明される構成要素は同一又は類似な構造を有することができる。図1Aは本発明の実施形態による半導体装置を例示的に説明するための概略図である。図1Aを参照すれば、本実施形態による半導体装置100は、下部構造体10の上に実装されるチップスタック20を備える。チップスタック20は、複数の半導体素子22、24、及び複数の連結構造体21、23を備える。例えば、チップスタック20は、図2Aに図示したように、下部構造体110cの上部面の上に順に積層された第1連結構造体140a、第1半導体素子110a、第2連結構造体140b、及び第2半導体素子110bを包含する。下部構造体10は、他の半導体素子、他のチップスタック、又は印刷回路基板であり得る。しかし、本発明の技術的思想は下部構造体10に対するこのような例示に限定されない。即ち、その上部にチップスタック20を実装することができれば、全てのものが本発明の技術的思想を具現するための下部構造体10として利用される。半導体素子22、24は、半導体基板の上に集積された内部回路IC、又は微細電子部microelectronicelementsを含む素子であり得る。例えば、内部回路ICは、ランダムアクセスメモリーRandomAccessMemory;RAM、不揮発性メモリーNonvolatilememory、メモリー制御回路、アプリケーションプロセッサーApplicationprocessor回路、パワーサプライPowersupplier回路、モデム又はRFRadioFrequency回路の中の少なくとも1つを含む。一方、一実施形態によれば、1つのチップスタック20を構成する半導体素子22、24は、同一な構造を有しながら同一な機能を実行するように製作された、同種の半導体素子であり得る。例えば、固相ディスクsolidstatediskのように、積層された同種の不揮発性メモリーチップが1つのチップスタック20を構成することができる。他の実施形態によれば、1つのチップスタック20を構成する半導体素子22、24は、互に異なる構造を有しながら互に異なる機能を実行するように製作された、異種の半導体素子であり得る。例えば、少なくとも1つの半導体メモリーチップと少なくとも1つのロジックチップが1つのチップスタック20を構成することができる。しかし、本技術的思想がこのような例示された組合に限定されない。例えば、1つのチップスタック20は、メモリーチップ、ロジックチップ及びインターポーザー等の半導体素子の中で選択される、互に異なる種類のものを包含できる。連結構造体21、23は、それぞれ半導体素子22、24の内部回路に接続する複数の連結部CEを具備することができる。複数の連結部CEは、半導体素子22、24の間の電気的接続経路として、又は半導体素子22と下部構造体10と間の電気的接続経路として使用される。これに加えて、連結構造体21、23の少なくとも1つには、半導体素子22、24に付着されるが内部回路に電気的に連結されない複数の補助部AEをさらに包含できる。連結部CE及び補助部AEの構造及び配置等と関連された技術的特徴は、以下の図2Aから図2Dを参照してより詳細に説明される。一部の実施形態によれば、1つの連結構造体21、又は他の連結構造体23の内に含まれる連結部CEと補助部AEとは同じ製造工程を利用して形成され得る。この場合、1つの連結構造体21又は他の連結構造体23の内に含まれる連結部CEと補助部AEとは少なくとも物質の種類において実質的に同一であり得る。他の実施形態によれば、連結部CEと補助部AEとは互に異なる製造工程を利用して独立的に形成され得る。製造方法において、図12から図16を参照してより詳細に説明するように、連結構造体21、23を形成する工程は複数の連結部CEに熱及び/又は圧力を印加する段階を有する。例えば、熱圧着段階又はリフロ段階が実施できる。この場合、連結構造体21、23を形成する工程は下式1によって記述される条件以下、形成条件を充足させるように実施できる。[式1]P1<PandT1<T,ここで、P及びTは連結構造体を形成する段階で1つの連結部CEに印加される圧力及び温度であり、P1及びT1は1つの連結部CEを形成するために要求される最小の圧力及び最小の温度である。一方、熱及び/又は圧力の印加によって、連結構造体21、23は少なくとも1回の熱的又は物理的ストレスを経験する。しかし、このような熱的又は物理的ストレスは、既に形成されている連結部の構造的変形、又は金属間化合物Inter-MetalicCompound;IMCが過度に生成するような変性が発生する。すなわち、先に形成される連結構造体previousconnectingstructureは後に形成される連結構造体followingconnectingstructureに比べて、熱的又は物理的ストレスをより多く経験することになるので、先に形成された連結構造体の方が、不良が発生しやすい。本発明の技術的思想によれば、先に形成される連結構造体でこのような問題を予防するために、後に形成される連結構造体を形成する工程は、少なくとも下式2によって記述される条件以下、予防条件というを満足する必要がある。[式2]P<P2andT<T2,ここで、P2及びT2は後に形成される連結構造体を形成する段階で先に形成される連結構造体に含まれる連結部の変形又は変性が発生する最小の圧力及び最小の温度である。式1の形成条件は、さらに後に形成される連結構造体を形成する段階でも満足されなければならないので、後に形成される連結構造体を形成する段階は下式3によって与えられた条件を充足させるように実施できる。[式3]P1<P<P2andT1<T<T2,これにより、連結部CEの形成はその変形又は変性を利用することができる。例えば、連結部CEとしてソルダが使用される場合、ソルダは、変形又は変性の過程として溶融過程を通じて形成される。即ち、形成条件の閾値であるP1及びT1と予防条件の閾値P2及びT2との間の差は小さいことがあり得る。したがって、後に形成される連結構造体の形成工程で先に形成される連結構造体の変形又は変性を予防できる工程マージンを十分に確保するのが難しい。しかし、以下で説明する本発明の実施形態によれば、このような工程マージンを確保することが可能である。一方、上述した閾値P1、P2、T1及びT2は、1独立的なことではなく相互関連がある物理量correlatedphysicalquantitiesであり、2半導体装置のために使用される物質及び/又は半導体装置の構造に依存的な値であることは、この分野で通常の知識を有する者に明確である。このような理由で、下で説明される様々な実施形態は本技術的思想を例示的に説明するために提供されることとして理解されなければならない。即ち、本発明の技術的思想は上述した該当製品に依存的な要素、例えば、物質及び構造などを考慮して多様に変形できる。これに加えて、この分野で通常の知識を有する者であれば、この明細書で説明される内容に基づいて、このような変形を容易に具現できるので、このような変形に対する説明は省略される。図1Bは本発明の第1方式による連結構造体の形成方法を説明するための図面である。図1Bを参照すれば、下部構造体10の上に先に形成される連結構造体PCSを形成し、その結果物R1の上に後に形成される連結構造体FCSを形成する。後に形成される連結構造体FCSに含まれる連結部CEの数n2CE及び補助部AEの数n2AEの合計n2は先に形成される連結構造体PCSに含まれる連結部CEの数n1CE及び補助部AEの数n1AEの合計n1より小さい。即ち、n2<n1又はn2CEn2AE<n1CEn1AEである。一方、所定の外力が連結構造体の上部面に印加される場合、連結部のそれぞれに印加される圧力は、当該連結構造体の構成部の総数に半比例する。即ち、連結部CE又は補助部AEの個数増加は外部圧力を分散させる。したがって、上述したようにn2<n1の要件を満足する場合、後に形成される連結構造体FCSを形成する段階の間に先に形成される連結構造体PCSの連結部CEのそれぞれに印加される圧力はn1=n2である場合に比べて減少され得る。即ち、n2<n1の要件を満足する場合、先に形成される連結構造体PCSを構成する連結部CEに対する予防条件即ち、P>P2を満足しながら、後に形成される連結構造体FCSを形成する段階で印加できる外部圧力は増加され得る。表1に例示的に図示したように、n1>n2の要件は多様な方式に具現され得る。図1Aを参照して説明したように、チップスタック20が同種チップで構成される場合、これらを連結する連結構造体21、23の連結部の数は同一であり得る。したがって、表1の方式1aは、同種チップで構成されるチップスタックに適用される。チップスタックが同種チップで構成される半導体装置であっても、先に形成される連結構造体が下部構造体10とこれに隣接する半導体素子22とを連結するための連結構造体21として選択される場合、表1の4つの方式の全てが可能である。異種チップで構成されるチップスタックの場合、表1の4つの方式の全てが可能である。本発明の実施形態によれば、補助部の数n1AE又はn2AEは0であることもあり得る。一方、図1B及び表1を参照して説明された方式は、連結部CE及び補助部AEの大きさが同一な場合に有効に適用され得る。即ち、構成部の大きさが異なる場合、以下で図1Cを参照して説明されるように、本発明の技術的思想は他の方式を通じて具現され得る。図1Cは本発明の第2方式による連結構造体の形成方法を説明するための図面である。図1Cを参照すれば、下部構造体10の上に先に形成される連結構造体PCSを形成し、その結果物R1の上に後に形成される連結構造体FCSを形成する。この実施形態によれば、後に形成される連結構造体FCSと先に形成される連結構造体PCSとの間には下の関係が成立できる。[式4]A2<A1又はA2CEA2AE<A1CEA1AEここで、A1CE及びA1AEは、それぞれ先に形成される連結構造体PCSに含まれる連結部CEの総面積及び補助部AEの総面積であり、A2CE及びA2AEは、それぞれ後に形成される連結構造体FCSに含まれる連結部CEの総面積及び補助部AEの総面積であり、A1及びA2は、それぞれA1CEA1AE及びA2CEA2AEである。この時、連結部CEの総面積A1CE又はA2CEは下部構造体10の上部面に平行な平面と交差する連結部CEの断面の面積の合計である。補助部AEの総面積A1AE又はA2AEも同一な方式に定義される。一方、圧力は[外力/面積]で定義される。したがって、所定の外力が連結構造体の上部面に印加される場合、連結部CEのそれぞれに印加される圧力は該当連結構造体の連結部CE、及び補助部AEの総面積に半比例する。したがって、上述したようにA2<A1の要件を満足する場合、後に形成される連結構造体FCSを形成する段階の間に、先に形成される連結構造体PCSの連結部CEのそれぞれに印加される圧力はA1=A2である場合に比べて減少する。即ち、A2<A1の要件を満足する場合、先に形成される連結構造体PCSを構成する連結部CEに対する上述した予防条件即ち、P>P2を満足しながら、後に形成される連結構造体FCSを形成する段階で印加できる外力は増加され得る。上述した表1と同様に表2に例示的に図示したように、A1>A2の要件は多様な方式に具現され得る。一方、本発明の変形された実施形態によれば、先に形成される連結構造体PCSと後に形成される連結構造体FCSとは互に異なる物質で形成される。例えば、先に形成される連結構造体PCSは、後に形成される連結構造体FCSに比べて溶融点が高い物質で形成される。このような変形された実施形態の場合、式2の予防条件に対する考慮を通じて、上述した方式1又は方式2に対する変形が必要とすることがあり得る。このような変形は、上述した本発明の技術的思想の一側面及び以下でより具体的に説明される本発明の様々な実施形態に基づいて、この分野の通常の知識を有する者によって容易に具現できる。したがって、このような変形に対する説明は省略する。図2A及び図2Bは本発明の一実施形態による半導体装置を示す断面図であり、図2C及び図2Dは図2AのA部分の拡大図である。図2Aを参照すれば、半導体装置100aは下部構造体110cの上に実装されるチップスタックを包含する。チップスタックは、下部構造体110cの上部面の上に順に積層された、第1連結構造体140a、第1半導体素子110a、第2連結構造体140b、及び第2半導体素子110bを包含する。先ず、図2Cを参照して半導体素子と関連された技術的特徴の一部を説明する。説明を簡単にするために、第1半導体素子110aを例示的に説明するが、第2半導体素子110bは第1半導体素子110aと同一又は類似な技術的特徴を包含するように構成され得る。図2Cを参照すれば、第1半導体素子110aは、半導体基板114a、半導体基板114aの一面の上に集積される内部回路116a、内部回路116aに接続する内部配線117a、及び内部配線117aに接続するチップパッド120a図2A参照を包含する。内部回路116aは、内部配線117a及びチップパッド120aを通じて外部電子素子に電気的に接続される。半導体基板114aは、内部回路116aが集積される上部面又は活性面、activesurface及びこれと対向する下部面又は後面、backsideを包含できる。一方、半導体基板114aの上部面及び下部面は全てが不均一である高さを有することができる。これにも関わらず、内部回路116aが集積されるので、半導体基板114aの上部面での不均一であることは意図されたことであり得る。素子分離のためのトレンチ等はこのような意図した不均一であることの一例である。これと異なりに、半導体基板114aの下部面での不均一であることは後面練磨工程back-sidegrindingprocess等の結果として表れることがある。これに加えて、半導体基板114aの上部面は、内部回路116aの形成工程で発生される平面積位置に従う不純物濃度での意図した不均一として表れることがある。このような差異点に基づいて、半導体基板114aの上部面と下部面とは明確に区別できる。第1半導体素子110aは半導体基板114aの上部面と下部面とのそれぞれ隣接する第1面111a及び第2面112aを有する。第1半導体素子110aは、パッシベーション膜119a又は層間絶縁膜118aをさらに包含できる。パッシベーション膜119aは、図2Cに図示したように、チップパッド121aを露出させながら半導体基板110aの上部面の上部に配置される。層間絶縁膜118aは、パッシベーション膜119aと半導体基板114aとの間に介在し、内部配線117aを構造的に支持し、これらを電気的に絶縁させる複数の絶縁膜を包含できる。一実施形態によれば、第1半導体素子110aは図2Cに図示したように、半導体基板110aの下部面を覆う後面絶縁膜129をさらに包含できる。他の実施形態によれば、第1半導体素子110aは、後面絶縁膜129無しで、半導体基板110aの下部面を露出するように形成され得る。一方、一実施形態によれば、第1半導体素子110aは、第2面112aの上に配置されて、他の半導体素子、例えば、第2半導体素子110bとの連結のために使用されるビアパッド126aをさらに包含できる。これに加えて、第1半導体素子110aはチップパッド120a及びビアパッド126aに電気的に連結される第1貫通ビア124aをさらに包含できる。第1貫通ビア124aは、第2面112aと実質的に垂直になる長軸を有しながら、第1半導体素子110aの少なくとも一部分を貫通するように形成される。例えば、第1貫通ビア124aは図2Cに示したように、内部配線117aとビアパッド126aとの間で、半導体基板114a及び層間絶縁膜118aの一部を貫通するビア中間viamiddle構造で形成される。しかし、他の実施形態によれば、第1貫通ビア124aは半導体基板114aを貫通する貫通シリコンビアThroughSiliconVia構造でありる。この場合、第1貫通ビア124aは第1半導体素子110aを貫通してチップパッド120a及びビアパッド126aを連結する電気的経路として使用される。一方、第1貫通ビア124aの構造は例示された構造に限定されなく、多様に変形できる。例えば、第1貫通ビア124aは層間絶縁膜118aを貫通しないビアファーストviafirst構造又は層間絶縁膜118aを貫通してチップパッド120aと直接接続するビアラストvialast構造でありうる。再び図2Aを参照すれば、第1連結構造体140aは、第1面111aの上に配置されてチップパッド120aに連結され、第2連結構造体140bは第2面112aの上に配置されてビアパッド126aに連結される。第2半導体素子110bは第2連結構造体140bを通じて第1半導体素子110aの内部回路116a又は第1貫通ビア124aに電気的に連結される。第1半導体素子110aは第1連結構造体140aを通じて下部構造体110cに電気的に連結され得る。一実施形態によれば、第1連結構造体140a、チップパッド120a、第1貫通ビア124a、ビアパッド126a及び第2連結構造体140bは第1面111aを垂直に通る線の上に配置されるように整列される。しかし、本技術的思想がこのような実施形態に限定されることではない。第1連結構造体140aの面積比率と第2連結構造体140bの面積比率とは互に異なる。ここで、面積比率とは、連結構造体と接続する下部構造体又は半導体素子の一面の面積に対して、連結構造体と下部構造体又は半導体素子の接触面積が占める比率である。例えば、第2連結構造体140bが第1連結構造体140aより後に形成される場合、第2連結構造体140bの面積比率は、第1連結構造体140aの面積比率より小さい。連結構造体の面積比率と連結構造体のボンディングに必要であるボンディング力は比例するので、第2連結構造体140bのボンディングに必要であるボンディング力は、第1連結構造体140aのボンディングに必要であるボンディング力より小さい。例えば、連結構造体のボンディング工程は、熱圧着thermo-compression方式又はリフロreflow方式で実行され得る。この場合、ボンディング力は熱又は圧力の形態に連結構造体に加える。したがって、第1連結構造体140aは第1半導体素子110a及び第2半導体素子110bの積層過程で2回の熱又は圧力を受けることになる。そのため、第1連結構造体140aの構造が変形するか、或いは過度な金属間化合物Inter-MetalicCompound;IMCが生成されて第1半導体素子110aと下部構造体110cとの間に接続不良が発生する。本実施形態によれば、第2連結構造体140bのボンディング力を先に形成された第1連結構造体140aの変形を生じる力の臨界値より小さくして第1連結構造体140aの変形による接続不良を改善することができる。第1連結構造体140a及び第2連結構造体140bの面積比率は多様な方法で異なることとすることができる。例えば、第1連結構造体140a及び第2連結構造体140bが同一又は類似な大きさに形成される場合、第1連結構造体140a及び第2連結構造体140bの個数を異ならせることによって、面積比率を異ならせることができる。他の例として、第1連結構造体140a及び第2連結構造体140bの大きさを異なりにすることによって、面積比率を異ならせることができる。図2Aは第1連結構造体140aの個数と第2連結構造体140bの個数と異なる例を図示する。例えば、第1連結構造体140aを通じて第1半導体素子110aと下部構造体110cとを連結し、続いて第2連結構造体140bを通じて第2半導体素子110bと第1半導体素子110aとを連結する場合、第2連結構造体140bの個数は第1連結構造体140aの個数より少ないことができる。したがって、第2連結構造体140bをボンディングするためのボンディング力は第1連結構造体140aの変形を生じない範囲内で定まれることができる。第2連結構造体140bの個数は、第1連結構造体140aを変形させないボンディング力にボンディング工程を進行できる範囲内で決定される。第2連結構造体140bの個数が減少するほど、第2連結構造体140bのボンディングを形成するためのボンディング力を小さくなり、第1連結構造体140aの変形を減少させることができる。例えば、第2連結構造体140bの個数は、第1連結構造体140aの個数の50から90である。第1連結構造体140aは、連結部141及び補助部142を有する。連結部141及び補助部142は構造的に同一であるか、或いは類似であるが、半導体素子との電気的な接続は異なる。連結部141及び補助部142は第1チップパッド121a及び第2チップパッド122aにそれぞれ配置され得る。第1チップパッド121a及び第2チップパッド122aは同一又は類似な構造に形成できるが、内部回路116aとの接続関係は異なる。例えば、第1チップパッド121aは内部回路116a又は第1貫通ビア124aと接続し、第2チップパッド122aは内部回路116a又は第1貫通ビア124aと電気的に絶縁されている。即ち、連結部141は、第1半導体素子110aと電気的に接続され、補助部142は第1半導体素子110aと電気的に絶縁されている。したがって、補助部142はダミー連結構造体であり得る。他の例として、連結部141は信号を伝達し、補助部142は電源を伝達することができる。この場合、第2チップパッド122aは内部配線117aを通じて内部回路116aと電気的に連結される。連結部141は、第2連結構造体140bと垂直方向に整列されて配置でき、連結部141の個数は第2連結構造体の個数と同一であり得る。第2連結構造体140bは連結部及び補助部を有する。第2連結構造体140bの連結部及び補助部は、第1連結構造体140aの連結部141及び補助部142とそれぞれ同一であるか、或いは類似であり得る。図2Bは第1連結構造体140aの大きさと第2連結構造体140bの大きさが異なる例を図示する。連結構造体の大きさは、連結構造体と半導体素子とが接触する面積、又は連結構造体の断面積を示す。例えば、第1連結構造体140aを通じて第1半導体素子110aと下部構造体110cとを連結し、続いて第2連結構造体140bを通じて第2半導体素子110bと第1半導体素子110aとを連結する場合、第2連結構造体140bは第1連結構造体140aより小さい。この場合、第1連結構造体140aの個数は第2連結構造体140bと同一であり、第1連結構造体140aは補助部142を包含しないことがあり得る。第1連結構造体140a及び第2連結構造体140bは、導電性バンプconductivebump、導電性スペーサーconductivespacer、ソルダボールsolderball、マイクロソルダバンプmicrosolderbump等を包含できる。例えば、第2連結構造体140bは図2Cに示したように第1導電手段151及び第2導電手段152を有する。第1導電手段151a、151bはチップパッド120b又はビアパッド126aに付着され、第2導電手段152は第1導電手段151a、151bとの間に配置され得る。第1貫通ビア124aは、第1半導体素子110aの第2面112aから突出され、ビアパッド126aが形成されないことがあり得る。この場合、ビアパッド126aに付着される第1導電手段151aは形成されなく、第1貫通ビア124aと第2半導体素子110bとに付着された第1導電手段151bが第2導電手段152を利用して連結され得る。第2導電手段152は、第1導電手段151より低い融点を有する金属を包含できる。例えば、第1導電手段151は、Cuを含むUBMUnderBarrierMetalであり、第2導電手段152はSn、SnAg、SnPb、SnBc、及びSnAgCuを含むグループで選択された少なくとも1つを含むソルダであり得る。したがって、第2導電手段152は第2連結構造体140bのボンディング過程で形態が多様に変形できる。第1連結構造体140aは第2連結構造体140bと同一又は類似な構造で形成され得る。図2Dを参照すれば、第1半導体素子110aの少なくとも一部を貫通する第2貫通ビア125aが形成され得る。第2貫通ビア125aは第1貫通ビア124aと電気的に絶縁されながら、電源電圧又は接地電圧を伝達することができる。補助部142は第2貫通ビア125aと電気的に連結でき、電源電圧又は接地電圧を伝達することができる。図3Aは、本発明の他の実施形態による半導体装置を示す断面図である。半導体装置200は下部構造体210c、下部構造体210cの上に積層された第1半導体素子210a及び第2半導体素子210b、下部構造体210cと第1半導体素子210aとの間に配置される第1連結構造体240a及び第1半導体素子210aと第2半導体素子210bとの間に配置される第2連結構造体240bを含み、それぞれは図2Aの半導体装置200の下部構造体110c、第1及び第2半導体素子210a、210b、第1及び第2連結構造体240a、240bと対応する。説明を簡単にするために、以下では、図2Aと重複されない技術的特徴が主に説明される。図3Aを参照すれば、第1半導体素子210a又は第2半導体素子210bは再配線260を有する。例えば、第1半導体素子210a及び第2半導体素子210bが異種の半導体素子である場合、第1連結構造体240aと第2連結構造体240bとが垂直方向に整列されないおそれがある。例えば、再配線260は図3Aに示したように第2半導体素子210bと対向する第1半導体素子210aの一面に形成され、再配線260を通じて第2連結構造体240bと第1半導体素子210aとが連結される。他の例として、再配線260が第1半導体素子210aと対向する第2半導体素子210bの一面に形成され、第2連結構造体240bは再配線260を通じて第2半導体素子210bと連結される。この場合、連結部141と第2連結構造体240bは垂直方向に整列されて配置される。図3Bは本発明のその他の実施形態による半導体装置を示す断面図である。本実施形態による半導体装置は下部構造体、下部構造体の上に積層される複数個の半導体素子層を含む。各半導体素子層は半導体素子及び半導体素子の一面に配置される連結構造体を有する。以下で複数個の半導体素子層は3層である場合を例として説明するが、これに限定されなく2層、又は4層以上であり得る。図3Bを参照すれば、半導体装置300は下部構造体310dの上に積層された第1半導体素子層300a、第2半導体素子300b、及び第3半導体素子層300cを有する。第1半導体素子層300a、第2半導体素子300b、及び第3半導体素子層300cの積層順序が、本実施形態のような順に限定されることはないが、以下で便宜上に下部構造体310dの上に順に積層される場合を例として説明する。第3半導体素子層300cは、積層される複数個の半導体素子層の中で最も後に積層される最上部の半導体素子層であり、下部構造体310dから最も遠くに配置される半導体素子層である。第1半導体素子層300aは、第1連結構造体340a及び第1連結構造体340aの一側に配置される第1半導体素子310aを有する。例えば、第1半導体素子310aは、第1面311aが下部構造体310dと対向するように配置され、下部構造体310dと第1半導体素子310aとの間に配置される第1連結構造体340aを通じて下部構造体310dと連結される。第1連結構造体340aは、第1連結部341a及び第1補助部342aを包含できる。例えば、第1連結部341aは第1半導体素子310aと電気的に接続され、第1補助部342aは第1半導体素子310aと電気的に絶縁される。即ち、第1補助部342aは第1半導体素子310aの内部回路又は貫通ビアと電気的に連結されないダミー連結構造体である。第2半導体素子層300bは、第1半導体素子層300aの上に配置される。第2半導体素子層300bは第2半導体素子310b及び第2半導体素子310bの一側に配置される第2連結構造体340bを有する。第2連結構造体340bは、第1半導体素子310aと第2半導体素子310bとの間に配置され、第2半導体素子310bは第2連結構造体340bを通じて第1半導体素子310aと接続される。第2連結構造体340bは第2半導体素子310bと電気的に連結される第2連結部341b及び第2半導体素子310bと電気的に絶縁された第2補助部342bを有する。即ち、第2補助部342bは第2半導体素子310bの内部回路又は貫通ビアと電気的に接続しないダミー連結構造体である。例えば、第2連結部341b及び第2補助部342bは、それぞれ第1連結部341a及び第1補助部342aと同一又は類似な構造を有することができる。図3Bでは第2連結部342aが第1連結部341aと垂直方向に整列される例を図示したが、これに限定されなく図3Aのように再配線を通じて接続される。第3半導体素子層300cは、第2半導体素子層300bの上に配置される。第3半導体素子層300cは第3半導体素子310c及び第3半導体素子310cの一側に配置される第3連結構造体340cを有する。第3連結構造体340cは、第2半導体素子310bと第3半導体素子310cとの間に配置され、第2半導体素子310bと第3半導体素子310cを互に連結することができる。第3半導体素子層300cが最上部半導体素子層である場合、第3連結構造体340cは補助部を有しないことがある。この場合、第3連結構造体340cは、図3Bに示したように第2連結部341b及び第1連結部341aと垂直方向に整列されて配置される。又は、第3連結構造体340cは、補助部を有することができ、補助部はダミー連結構造体となる。下部構造310dに近づくほど、連結構造体の面積比率は増加するか、或いは減少することができる。例えば、下部半導体素子層に行くほど、連結構造体の大きさ又は個数が増加又は減少する。例えば、下部構造体310dの上に第1半導体素子層300a、第2半導体素子300b、及び第3半導体素子層300cが順に積層される場合、下部構造体310dから遠く配置される半導体素子層であるほど、連結構造体の個数が減少する。図3Bに示したように、第1連結構造体340aの個数は第2連結構造体340bの個数より多く、第2連結構造体340bの個数は第3連結構造体340cの個数より多い。下部構造体310dに近づくほど、補助部の個数が増加することができる。例えば、第1連結部341aの個数は第2連結部341bの個数と同一でありが、第1補助部341bの個数は第2補助部342bの個数より多い。第3連結構造体340cが補助部を含む場合、第3連結構造体340cの補助部の個数は第2補助部342bの個数より少ない。本実施形態によれば、下部構造体310dから離れるほど、連結構造体の個数が減少するので、連結構造体のボンディング過程でのボンディング力が減少する。したがって、下部構造体310dに近い半導体素子層の連結構造体の変形による接続不良を減少させて、接続信頼性を向上させることができる。半導体装置が4個以上の複数の半導体素子層を含む場合、一部の半導体素子層に本実施形態のような構造が適用され得る。即ち、半導体装置は連結構造体の面積比率が同一又は類似な半導体素子層を包含するか、或いは連結構造体の面積比率が上部又は下部半導体素子層に行くほど、増加した後減少するか、或いは減少した後に増加することができる。図4は本発明のその他の実施形態による半導体装置を示す断面図である。図4を参照すれば、半導体装置400は積層された複数の半導体素子及び各半導体素子の間に配置される連結構造体を有する。例えば、半導体装置400は順に積層された第1半導体素子410a、第2半導体素子410b、第3半導体素子410c、及び第4半導体素子410d、第1半導体素子410a及び第2半導体素子410bとの間に配置される第1連結構造体440a、第2半導体素子410b及び第3半導体素子410cとの間に配置される第2連結構造体440b、第3半導体素子410c及び第4半導体素子410dとの間に配置される第3連結構造体440cを有する。第2連結構造体440bの面積比率は第1連結構造体440a又は第3連結構造体440cの面積比率より小さい。例えば、第2連結構造体440bの個数は第1連結構造体440a又は第3連結構造体440cの個数より少ない。例えば、第1連結構造体440aは第1連結部441a及び補助部442aを含み、第3連結構造体440cは第3連結部441c及び補助部442cを有する。第1連結部442a及び第3連結部442cは、半導体素子と電気的に接続されることができ、第1補助部442a及び第3補助部442cは、半導体素子と電気的に絶縁されたダミー連結構造体である。第2連結構造体440bはダミー連結構造体を包含しないし、この場合、第2連結構造体440bの個数は第1連結部441a又は第3連結部441cの個数と同一である。第2連結構造体440bはダミー連結構造体を包含できる。この場合、ダミー連結構造体の個数は第1補助部442a又は第2補助部442bの個数より少ない。図5Aは、本発明による半導体装置の一側面を例示的に説明するための斜視図である。図5Bは図5Aの点線I-I’に沿って示す半導体装置の断面図であり、図6A及び図6Bは図5Bの点線II-II’に沿って示す半導体装置の平面図であり、図7A及び図7Bは図5Bの点線III-III’に沿って示す半導体装置の平面図である。本実施形態による半導体装置は下部構造体510dの上に配置される第1半導体素子510a、第2半導体素子510b、第3半導体素子510c、第1連結構造体540a、第2連結構造体540b、及び第3連結構造体540cを含む。下部構造体510d、第1半導体素子510a、第2半導体素子510b、及び第3半導体素子510cの配置、第1結構造体540a、第2連結構造体540b、及び第3連結構造体540cの構造は、図3Bを参照して説明された半導体装置の下部構造体310d、第1半導体素子310a、第2半導体素子310b、及び第3半導体素子310cの配置、第1結構造体340a、第2連結構造体340b、及び第3連結構造体340cの構造と同一、または類似である。説明を簡単にするために、以下では、図3Bを参照して説明された半導体装置と重複されない技術的特徴が主に説明される。図5Aから図7Bを参照すれば、第1連結構造体540aは第1連結部541a及び第1補助部542aを有する。第1連結部541aは、第1半導体素子510aのセンター領域に配置され、第1補助部542aは第1半導体素子510aのエッジ領域に配置される。例えば、第1半導体素子510aは、センターパッドcenterpad配置を有するDRAMDynamicRAM;DRAMであり、センターパッドは第1半導体素子510aのセンター領域に配置されることができる。図5Bに示したように、センターパッドは、第1半導体素子510aの内部回路又は貫通ビアと電気的に連結される第1チップパッド521aを具備することができる。第2連結構造体540bは第2連結部541b及び補助部542bを含み、第3連結構造体540cは第3連結部541c及び補助部542cを有する。第2連結部541b及び第3連結部541cは、それぞれ第2半導体素子510b及び第3半導体素子510cのセンター領域に配置され、第2補助部542b及び第3補助部542cは、それぞれ第2半導体素子510b及び第3半導体素子510cのエッジ領域に配置される。例えば、第2連結部541b又は第3連結部541cは、第1連結部541aと垂直方向に整列されるように配置でき、第2連結部541b又は第3連結部541cの個数は、第1連結部541aの個数とそれぞれ同じである。第2補助部542b及び第3補助部542cの個数は、第1補助部541aの個数より少ない。例えば、第2補助部542bの個数は第1補助部542aの個数より少なく、第3補助部542cの個数は第2補助部542bの個数より少ない。第2補助部542b及び第3補助部542cは第2半導体素子510b及び第3半導体素子510cとそれぞれ電気的に連結され、第2補助部542b及び第3補助部542cは、それぞれ第2半導体素子510b及び第3半導体素子510cと電気的に絶縁される。第1結構造体540a、第2連結構造体540b、及び第3連結構造体540cの配置は、以後に遂行される連結構造体のボンディング過程で与えられるボンディング力が既に形成された連結構造体に変形を与えない範囲内で多様に変形できる。例えば、第1補助部542aは図6Aに示すように第1連結部541aと同一な方式に配置されるか、或いは図6Bのように第1半導体素子510aのエッジに沿って配置され得る。図7A及び図7Bを参照すれば、第2補助部542bは第1連結部541aの少なくとも一部と垂直方向に重畳されるように配置され得る。図8は本発明のその他の実施形態による半導体装置を示す断面図である。図9A及び図9Bは、図8の点線IV-IV’に沿って示す連結構造体の多様な構造を例示的に示す平面図である。図10及び図11は図8の点線V-V’及び点線VI-VI’に沿って示す連結構造体を例示的に示す平面図である。本実施形態による半導体装置600は、下部構造体610d、下部構造体610dの上に配置される第1半導体素子610a、第2半導体素子610b、第3半導体素子610c、第1連結構造体640a、第2連結構造体640b、及び第3連結構造体640cを有する。下部構造体610d、第1半導体素子610a、第2半導体素子610b、及び第3半導体素子610cの配置、第1連結構造体640a、第2連結構造体640b、及び第3連結構造体640cの構造は、図3Bの半導体装置300の下部構造体300d、第1半導体素子310a、第2半導体素子310b、及び第3半導体素子310a、310b、310cの配置、第1連結構造体340a、第2連結構造体340b、及び第3連結構造体340cの構造と同一、または類似であり得る。説明を簡単にするために、以下では、図3Bを参照して説明された半導体装置と重複されない技術的特徴が主に説明される。図8から図9Bを参照すれば、第1連結構造体640aは第1連結部641a及び第1補助部642aを有する。第1連結部641aは第1半導体素子610aの第1エッジに配置され、第1補助部642aは第1半導体素子610aの第1エッジを除外した残り領域に配置され得る。例えば、第1半導体素子610aは、エッジパッド配置を有するフラッシュメモリーチップであり、第1エッジはエッジパッドが配置される領域である。図8及び図10を参照すれば、第2連結構造体640bは第2連結部641b及び第2補助部642bを有する。第2連結部641bは第2半導体素子610bの第1エッジに配置され、第2補助部642bは第2半導体素子610bの第1エッジを除外した残りの領域に配置される。第2補助部642bは第1補助部641aの一部と垂直方向に整列される。図8及び図11を参照すれば、第3連結構造体640cは第3連結部641c及び第3補助部642cを有する。第3連結部641cは第3半導体素子610cの第1エッジに配置され、第3補助部642cは第3半導体素子610cの第1エッジを除外した残り領域に配置され得る。第3補助部642cは第1補助部642a又は第2補助部642bの少なくとも一部と垂直方向に整列され得る。第1連結構造体640a、第2連結構造体640b、及び第3連結構造体640cの配置は以上で説明した例に限定されなく多様な変形が可能する。図12Aから図12Cは本発明の一実施形態による半導体装置の製造方法を示す断面図である。以下で、説明を簡単にするために、図2Aの半導体装置100aを形成する方法を例示的に説明する。本実施形態による半導体装置の製造方法は、下部構造体110cを提供する段階、第1ボンディング力F1で第1半導体素子110aを下部構造体110cにボンディングする段階、及び第2ボンディング力F2で第2半導体素子110bを第1半導体素子110aにボンディングする段階を含む。第2ボンディング力F2は、第1ボンディング力F1より小さいことがあり得る。例えば、各ボンディング工程が熱圧着方式に実行される場合、第1ボンディング力F1、及び第2ボンディング力F2は、それぞれ第1圧力及び第2圧力であり得る。図12Aを参照すれば、下部構造体110cの一面に第1半導体素子110aを実装することができる。下部構造体110cは他の半導体素子、回路パターンを有する基板又はフィルム等であるが、以下で基板である場合を例として説明する。下部構造体110cと第1半導体素子110aとは第1連結構造体140aによって連結される。下部構造体110cと第1半導体素子110aとの間に第1連結構造体140aが配置され、第1ボンディング力F1を加えて第1半導体素子110aと下部構造体110cとを連結することができる。図12Aでは第1連結構造体140aが第1半導体素子110aに付着されて提供されることで図示したが、これに限定されない。例えば、第1連結構造体140aは下部構造体110cに付着されて提供される。又は、下部構造体110cと第1半導体素子110aとのそれぞれに第1導電手段151a、151b図2C参照が付着され、第1導電手段151a、151bの中で少なくとも1つに第2導電手段152が付着されて提供される。第1連結構造体140aが占める面積比率が増加するほど、第1ボンディング力F1も増加する。即ち、各連結構造体が同一又は類似な大きさを有する場合、第1連結構造体140aの個数が増加するほど、第1ボンディング力F1も増加する。例えば、同一温度でボンディング工程を実施する場合、1つの連結構造体のボンディング形成に必要である臨界圧力をFとすれば、n個の連結構造体をボンディングするためではnFの圧力が必要である。図12Aに示したように第1連結構造体140aの個数が13個である場合、第1連結構造体140aを利用して第1半導体素子110aを下部構造体110cにボンディングするためには13Fの力が必要である。図12Bを参照すれば、第1半導体素子110aの上に第2半導体素子110bを積層できる。第1半導体素子110aと第2半導体素子110bとの間に第2連結構造体140bを配置し、第2ボンディング力F2を加えて第1半導体素子110aと第2半導体素子110bとを連結することができる。図12Bでは第2連結構造体140bが第2半導体素子110bに付着されて提供されることで図示されたが、これに限定されなく第1連結構造体140aのように多様な方法で提供される。第2ボンディング力F2は第1ボンディング力F1より小さいことがあり得る。例えば、図12Bのように第1連結構造体140a、及び第2連結構造体140bの大きさが同一又は類似な場合、第2連結構造体140bの個数が第1連結構造体140aの個数より少ないことがある。第2連結構造体140bの個数が7個である場合、第2連結構造体140bを利用して第2半導体素子110bと第1半導体素子110aとを連結するためには7Fの力が必要である。これは第1連結構造体140aをボンディングするための13Fより小さく、第1連結構造体140aは変形しない。したがって、第1連結構造体140aは第2連結構造体140bのボンディング過程で変形されないことがあり得る。第1ボンディング力F1と第2ボンディング力F2との差異は以上で説明した例に限定されなく、第1連結構造体140aの変形を生じない範囲内で決定され得る。図12Cを参照すれば、下部構造体110c、第1半導体素子110a又は第2半導体素子110bの少なくとも一部を覆うモールディング部170が形成される。モールディング部170は第1連結構造体140a、及び第2連結構造体140bを外部の衝撃等から保護して変形しないようにすることができる。例えば、モールディング部170はエポキシモールディング混合物EpoxyMoldingCompound;EMCを包含できる。図13A及び図13Bは本発明の他の実施形態による半導体装置の製造方法を示す断面図である。説明を簡単にするために、以下では、図2Bを参照して説明された半導体装置100bを形成する実施形態を例示的に説明し、図12A及び図12Bと重複されない技術的特徴が主に説明される。図13A及び図13Bを参照すれば、第1連結構造体140aは第2連結構造体140bより断面積又は体積で大きくなり得る。ここで、断面積は下部構造体110cの上部面に平行な平面と交差する第1連結構造体140a、又は第2連結構造体140bの断面積である。一実施形態によれば、第1連結構造体140aと第2連結構造体140bの個数が同一であっても、第2連結構造体140bのそれぞれは第1連結構造体140aのそれぞれに比べて面積比率又は断面積で小さい。例えば、第1半導体素子110a、及び第2半導体素子110bが同種のチップであり、第1連結構造体140aが第2連結構造体140bに比べて2倍の断面積を有する場合、第2連結構造体140bは第1連結構造体140aに比べて半分である面積比率を有することができる。したがって第2連結構造体140bのボンディング工程は第1ボンディング力F1より小さい大きさの第2ボンディング力F2で実施され、その結果として、第1連結構造体140aの変形は予防できる。図14Aから図14Cは本発明のその他の実施形態による半導体装置の製造方法を示す図面である。本実施形態による半導体装置の製造方法は、複数個の半導体素子を含むチップスタックを形成する段階、チップスタックの少なくとも一部を覆う第1モールディング部を形成する段階、チップスタックを基板に実装する段階及び基板とチップスタックの少なくとも一部を覆う第2モールディング部を形成する段階を含む。以下で、便宜上図5Aの半導体装置の製造方法を例として説明する。図14Aを参照すれば、複数の半導体素子を積層してチップスタックを形成する。複数の半導体素子は、各半導体素子の間に配置される連結構造体のボンディング工程を通じて互に連結される。例えば、下部構造体510dが第4半導体素子である場合、チップスタックは第1半導体素子510a、第2半導体素子510b、第3半導体素子510c、第4半導体素子510d、第4半導体素子510dと第1半導体素子510aとの間に配置される第1連結構造体540a、第1半導体素子510aと第2半導体素子510bとの間に配置される第2連結構造体540b、及び第2半導体素子510bと第3半導体素子510cとの間に配置される第3連結構造体540cを有する。第4半導体素子510dの上に第1半導体素子510a、第2半導体素子510b、及び第3半導体素子510cが順に積層される場合、半導体素子を連結するために連結構造体に加えるボンディング力は後続の工程で行くほど、減少する。即ち、第2半導体素子510bを第1半導体素子510aに連結するための第2ボンディング力F2は、第1半導体素子510aを第4半導体素子510dに連結するための第1ボンディング力F1より小さい。また、第3半導体素子510cを第2半導体素子510bと連結するための第3ボンディング力F3は第2ボンディング力F2より小さい。したがって後続のボンディング工程で加えるボンディング力によって既に形成された連結構造体が変形することを抑制するか、或いは防止することができる。図14Bを参照すれば、チップスタックの少なくとも一部を覆う第1モールディング部570aを形成し、チップスタックを基板580に実装することができる。第1モールディング部570aは各半導体素子の間に配置されて連結構造体を覆うか、又は基板580に実装するための領域を除外した残り領域を覆うことができる。例えば、第1モールディング部570aはアンダーフィル物質又はEMCをから構成される。第1モールディング部570aが基板580に実装される前に形成される場合、基板実装過程で加える熱又は圧力は第1モールディング部570aによって吸収されることによって、第1連結構造体540a、第2連結構造体540b、及び第3連結構造体540cでの変形は予防できる。したがって、チップスタックを基板580に実装するために第4ボンディング力F4は第1ボンディング力F1、第2ボンディング力F2、及び第3ボンディング力F3と関係無く決定することができる。例えば、第4ボンディング力F4は第1ボンディング力F1、第2ボンディング力F2、及び第3ボンディング力F3の中でいずれか1つと同一であるか、或いはさらに大きくすることができる。即ち、各連結構造体が同一な大きさを有する場合、第4連結構造体540dの個数は第1連結構造体540a、第2連結構造体540b、及び第3連結構造体540cの中でいずれか1つの個数と同一であるか、或いはより大きいことがあり得る。第4ボンディング力F4が第1ボンディング力F1、第2ボンディング力F2、又は第3ボンディング力F3より大きい場合でも、第1連結構造体540a、第2連結構造体540b、及び第3連結構造体540cは、第1モールディング部570aによって保護されるので、チップスタックを基板580に実装する過程で変形されない。図14Cを参照すれば、基板580及びチップスタックの少なくとも一部を覆う第2モールディング部570bが形成され得る。第2モールディング部570bはチップスタックと基板との間580に配置されて第4連結構造体540dを保護することができる。又は、図14Cのように第1モールディング部570a及び基板580の一面を覆うように形成され得る。図15は本発明の変形された実施形態による半導体装置の製造方法を示す図面である。本実施形態によれば、複数個のチップを含む第1チップスタック及び第2チップスタックを形成した後、第1チップスタック及び第2チップスタックを連結して半導体装置を形成できる。本実施形態による製造方法は、図4の半導体装置の製造方法に適用され得る。図15を参照すれば、第1連結構造体440aを利用して第1半導体素子410a、及び第2半導体素子410bを連結して第1チップスタックを形成し、第3連結構造体440cを利用して第3半導体素子410c、及び第4半導体素子410dが連結された第2チップスタックを形成できる。以後に、第2連結構造体440bを利用して第1チップスタック及び第2チップスタックを連結することができる。この場合、第2連結構造体440bをボンディングするためのボンディング力F1は第1連結構造体440a、又は第3連結構造体440cのボンディング工程で加えたボンディング力より小さい。したがって第2連結構造体440bのボンディング過程で加えたボンディング力F1によって、第1連結構造体440a、又は第3連結構造体440cの変形は発生しない。図16Aから図16Cはチップスタックを形成する本発明の一実施形態による製造方法を例示的に示す図面である。図16Aを参照すれば、チップスタックは少なくとも2層以上の半導体ウエハーを積層して形成され得る。積層される半導体ウエハーの個数は、1つのチップスタックに含まれる、半導体素子の個数と同一であり得る。例えば、集積回路、内部配線等を含む半導体素子が形成されている第1半導体ウエハー700a、及び第2半導体ウエハー700bが提供される。一実施形態によれば、第1半導体ウエハー700a、及び第2半導体ウエハー700bに形成された半導体素子は、それぞれ図2Aの第1半導体素子110a、及び第2半導体素子110bに対応する。第1半導体ウエハー700a、及び第2半導体ウエハー700bはこれらの間に配置される図示しない連結構造体を利用して連結される。1つのチップスタックはこのように積層された第1半導体ウエハー700a、及び第2半導体ウエハー700bを切断することによって完成できる。例えば、図15の第1チップスタック又は第2チップスタックは図16Aに図示された方法を通じて準備できる。切断はカッタ702又はレーザーを利用して遂行できる。図16Bを参照すれば、第1半導体ウエハー700aの上に、少なくとも1つの図示しない他の半導体ウエハーから準備される、半導体素子710a、710b、710cを順に積層してチップスタックを形成できる。例えば、この方法は図14A及び図14Bを参照して説明された実施形態を具現するために使用され得る。より具体的に、図14Aを再び参照すれば、第1半導体ウエハー700aは切断されない第4半導体素子510dを含み、第1半導体素子510a、第2半導体素子510b、及び第3半導体素子510cは、他の半導体ウエハーを切断することによって準備された後、第1半導体ウエハー700aの上に順に積層され得る。第1半導体ウエハー700aと第1半導体素子510aとは、これらの間に配置される、第1連結構造体540aを通じて連結され得る。第2半導体素子510b、及び第3半導体素子510cは、第2連結構造体540b、及び第3連結構造体540cを利用して、第1半導体素子510aの上に順に積層され得る。又は、図14Aを参照して説明されたように、第1半導体素子510a、第2半導体素子510b、及び第3半導体素子510cが積層されたチップスタックが第1半導体ウエハー700aに積層される。図16Cを参照すれば、少なくとも1つのウエハーから準備された、半導体素子710a、710bを順に積層してチップスタックを形成する。図15の第1チップスタックを例として説明すれば、第1半導体素子410aと第2半導体素子410bとは連結構造体440aを利用して連結される。第1半導体素子410a及び第2半導体素子410bは図16cに図示したように、それぞれ第1支持基板720a及び第2支持基板720bに付着されて運搬できる。第1支持基板720a及び第2支持基板720bは、それぞれテープ又はカラス等であり、複数の半導体素子を運搬するように構成され得る。図17は本発明の一実施形態によるパッケージモジュールを例示的に示す平面図である。図17を参照すれば、パッケージモジュール1200は、外部連結端子1202が具備されたモジュール基板1204と、モジュール基板1204に実装された少なくとも1つの半導体素子1206及びQFPQuadFlatPackageされた半導体パッケージ1208とを有する。半導体素子1206、又は半導体パッケージ1208は上述した本発明の実施形態の中の1つによる半導体装置を有する。例えば、半導体パッケージ1208は、図4の半導体装置を含むマルチチップパッケージMulti-ChipPackage;MCPである。パッケージモジュール1200は外部連結端子1202を通じて外部電子装置と連結される。図18は本発明の一実施形態によるメモリーカードを例示的に示す概略図である。図18を参照すれば、メモリーカード8000は制御器8100とメモリー8200を有する。制御器8100とメモリー8200とは電気的な信号を交換することができる。例えば、制御器8100の命令にしたがってメモリー8200と制御器8100とはデータ送受信できる。これに加えて、メモリーカード8000はメモリー8200にデータを格納するか、或いは又はメモリー8200からのデータを外部に出力することができる。制御器8100及び/又はメモリー8200は、本発明の実施形態の中の1つによる半導体装置に包含されている。例えば、制御器8100及びメモリー8200は1つのパッケージに含まれてシステムインパッケージSysteminPackage;SiPとして提供され得る。より具体的に、制御器8100を含むロジックチップとメモリー8200を含むメモリーチップがシステムインパッケージとして具現され、このようなシステムインパッケージは図3Aを参照して説明された半導体装置を包含できる。この場合、図3Aの下部構造体210c、第1半導体素子210a及び第2半導体素子210bは、それぞれパッケージ基板、ロジックチップ、及びメモリーチップであり得る。他の例として、メモリーカード8000は複数のメモリーチップが積層されたマルチチップパッケージMulti-ChipPackage;MCPの形態に提供される。この場合、メモリーカード8000は増加されたメモリー容量を有することができる。このようなマルチチップパッケージは、図8を参照して例示的に説明された半導体装置を有する。本発明によるメモリーカード8000は、多様な携帯用機器でデータ格納媒体に利用される。例えば、本発明によるメモリーカード8000はマルチメディアカードmultimediacard;MMC、登録商標又は保安デジタルsecuredigital;SDカードを包含できる。図19は本発明の一実施形態による電子システムを例示的に示すブロック図である。このような実施形態による電子システムは上述した本発明の実施形態の中の1つによる少なくとも1つの半導体装置を包含できる。図19を参照すれば、電子システム1400はメモリーシステム1402、プロセッサー1404、RAM1406、及びユーザーインターフェイス1408の中の少なくとも1つを包含でき、これらはバス1410を利用して互にデータを通信できる。プロセッサー1404はプログラムを実行し電子システム1400を制御するように構成され、RAM1406はプロセッサー1404の動作メモリーとして使用され得る。ユーザーインターフェイス1408は電子システム1400にデータを入力又は出力するのに使用でき、メモリーシステム1402はプロセッサー1404を動作させるためのコード、プロセッサー1404によって処理されたデータ又は外部で入力されたデータを格納できる。これに加えて、メモリーシステム1402は制御器及びメモリーを別に具備でき、一実施形態によれば、図18を参照して説明されたメモリーカード800の中の1つと実質的に同様に又は類似に構成される。一方、一実施形態によれば、プロセッサー1404及びRAM1406は、複数のチップが1つのパッケージに含まれる、システムインパッケージの形態にも提供される。例えば、プロセッサー1404及びRAM1406は、それぞれのために提供された、ロジックチップ及びメモリーチップを共に具備するシステムインパッケージを構成でき、このようなシステムインパッケージは図3Aを参照して説明された半導体装置を包含できる。この場合、図3Aの下部構造体110c、第1半導体素子及び第2半導体素子は、それぞれシステムインパッケージのパッケージ基板、ロジックチップ、及びメモリーチップである。電子システム1400は電子機器を含む多様な産業製品に適用される。例えば、本発明による電子システム1400はモバイルフォン、携帯用ゲーム機、携帯用ノートブック型コンピューター、MP3プレーヤー、ナビゲーション、固相ディスクSolidstatedisk;SSD、自動車又は家電製品の一部として使用され得る。発明の特定実施形態に対する上記の説明は、例示及び説明を目的として記載された。したがって、本発明は実施形態に限定されなく、本発明の技術的思想内で該当分野に属する通常の知識を有する者によって実施形態を組み合わせて実施する等の様々な多い修正及び変更ができるのは明確である。"