"複数のワード線と,複数のビット線と,強誘電体キャパシタと,前記ワード線の選択に応答して前記強誘電体キャパシタの第1の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと,前記強誘電体キャパシタの第2の電極に接続されたプレート線と,読み出し動作の時に,前記強誘電体キャパシタの劣化モードに応じて,前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を制御する印加電圧制御ユニットとを有する強誘電体メモリ。請求項1において,前記印加電圧制御ユニットは,前記劣化モードが第1の劣化モードの時は前記印加電圧を第1の電圧に制御し,前記劣化モードが第2の劣化モードの時は前記印加電圧を前記第1の電圧より高い第2の電圧に制御する強誘電体メモリ。請求項2において,前記印加電圧制御ユニットは,前記プレート線を駆動するプレート線ドライバを有し,前記読み出し動作の時に,前記プレート線ドライバは,前記第1の劣化モードの時は前記プレート線を第1の電位に駆動し,前記第2の劣化モードの時は前記プレート線を前記第1の電位より高い第2の電位に駆動する強誘電体メモリ。請求項2において,さらに,前記読み出し動作の時に,選択されたメモリセル内の強誘電体キャパシタの電荷量に応じて記憶データを検出するセンスアンプを有し,前記印加電圧制御ユニットは,前記プレート線を駆動するプレート線ドライバを有し,前記読み出し動作の時に,前記プレート線ドライバは,前記プレート線を第1の電位に駆動した後前記第1の電位より高い第2の電位に駆動し,前記第1の劣化モードの時は,前記プレート線が前記第1の電位に駆動された状態で前記センスアンプが動作開始され,前記第2の劣化モードの時は,前記プレート線が前記第2の電位に駆動された状態で前記センスアンプが動作開始される強誘電体メモリ。請求項2において,さらに,レファレンス用の強誘電体キャパシタと,前記ワード線の選択に応答して前記レファレンス用の強誘電体キャパシタの第1の電極をレファレンス用のビット線に接続するレファレンス用スイッチとを有するレファレンスメモリセルを有し,前記印加電圧制御ユニットは,前記ビット線と基準電圧との間に設けられた第1のトランジスタと,前記レファレンス用のビット線と前記基準電圧との間に設けられた第2のトランジスタとで構成されるカレントミラー回路を有し,前記カレントミラー回路は,前記レファレンス用のビット線の電位に応じて前記ビット線の電位を制御し,前記第1の劣化モードの時は前記ビット線を第1のビット線電位に制御し,前記第2の劣化モードの時は前記ビット線を前記第1のビット線電位より低い第2のビット線電位に制御する強誘電体メモリ。請求項5において,前記第1の劣化モードはインプリントであり,前記第2の劣化モードは熱減極であり,さらに,前記レファレンスメモリセルへの書き込み回路を有し,前記熱減極に劣化する熱処理が行われる場合に前記書込み回路が前記レファレンス用の強誘電体キャパシタをPタームに書き込み,前記レファレンスメモリセルに対応するメモリセルがアクセスされた後は,前記書込み回路が前記レファレンス用の強誘電体キャパシタをUタームに書き込む強誘電体メモリ。請求項2または3において,さらに,レファレンス用の強誘電体キャパシタと,前記ワード線の選択に応答して前記レファレンス用の強誘電体キャパシタの第1の電極をレファレンス用のビット線に接続するレファレンス用スイッチとを有するレファレンスメモリセルを有し,前記レファレンス用の強誘電体キャパシタがUタームに書込まれ,さらに,前記読み出し動作の時に,前記レファレンス用のビット線の電位に応じて前記第1及び第2の劣化モードを判定する劣化モード判定回路を有し,前記印加電圧制御ユニットは,前記劣化モード判定回路が検出する第1または第2の劣化モードに応じて,前記印加電圧を制御する強誘電体メモリ。請求項2または3において,さらに,1対のレファレンス用の強誘電体キャパシタと,前記ワード線の選択に応答して前記1対のレファレンス用の強誘電体キャパシタの第1の電極をレファレンス用のビット線対に接続する1対のレファレンス用スイッチとを有するレファレンスメモリセルを有し,前記1対のレファレンス用の強誘電体キャパシタがUタームとPタームとに書込まれ,さらに,前記読み出し動作の時に,前記レファレンス用のビット線対の電位の組み合わせに応じて前記第1及び第2の劣化モードを判定する劣化モード判定回路を有し,前記印加電圧制御ユニットは,前記劣化モード判定回路が検出する第1または第2の劣化モードに応じて,前記印加電圧を制御する強誘電体メモリ。請求項8において,前記第1の劣化モードはインプリントであり,前記第2の劣化モードは熱減極であり,さらに,前記レファレンスメモリセルへの書き込み回路を有し,前記熱減極に劣化する熱処理が行われる場合に前記書込み回路が前記レファレンス用の強誘電体キャパシタをPタームに書き込み,前記レファレンスメモリセルに対応するメモリセルがアクセスされた後は,前記書込み回路が前記レファレンス用の強誘電体キャパシタをUタームに書き込む強誘電体メモリ。しかしながら,強誘電体キャパシタの劣化モードには,上記のインプリントに加えて,高温状態におかれることで自発分極が減少してPタームとUタームの電荷量の差が小さくなる熱減極がある。そして,これらインプリントと熱減極の劣化モードにおいて,動作マージンが最大になるメモリセルのキャパシタ印加電圧の値は異なっている。そのため,インプリント後の最初の自発分極反転書込み後の読み出し動作マージンに基づいてキャパシタ印加電圧を設定すると,熱減極状態での読み出し動作において動作マージンが小さく誤動作を招く場合がある。そこで,本発明の目的は,劣化モードにおいて適切に読み出し動作を行うことができる強誘電体メモリを提供することにある。強誘電体メモリの第1の側面は,複数のワード線と,複数のビット線と,強誘電体キャパシタと,前記ワード線の選択に応答して前記強誘電体キャパシタの第1の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと,前記強誘電体キャパシタの第2の電極に接続されたプレート線と,読み出し動作の時に,前記強誘電体キャパシタの劣化モードに応じて,前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を制御する印加電圧制御ユニットとを有する。第1の側面によれば,劣化モードに応じて最適な電圧を強誘電体キャパシタに印加することができ適切に読み出し動作を行うことができる。図1は,強誘電体キャパシタの劣化モードを説明する図である。図1Aは,劣化していない通常状態でのヒステリシス特性を示す。横軸が強誘電体キャパシタに印加される電圧VCELを,縦軸が自発分極の方向と大きさを示す。キャパシタ印加電圧VCELが0Vの時が残留分極を示し,PタームとUタームの残留分極のいずれかになる。Pタームの自発分極からキャパシタ印加電圧VSELが正電圧にされるとUタームの自発分極になり,一方,Uタームの自発分極からキャパシタ印加電圧VSELが負電圧にされるとPタームの自発分極になる。そして,読み出し時に,キャパシタ印加電圧VSELが例えば正電圧にされ,その時に自発分極がPタームであれば強誘電体キャパシタから電荷Qpがビット線に出力され,Uタームであれば電荷Quがビット線に出力される。この電荷量QpQuの違いに応じてビット線が異なる電位に変化し,もしくはビット線に接続された検出キャパシタの電位が異なり,記憶データが検出される。また,書き込み時は,記憶すべきデータに応じて,キャパシタ印加電圧VSELが正電圧または負電圧に制御される。それに応じて,キャパシタ印加電圧VSELが0Vになった後,強誘電体キャパシタがPタームまたはUタームの自発分極になる。図1Bは,加熱された後の熱減極の劣化モードでのヒステリシス特性を示す。強誘電体キャパシタは,加熱されると自発分極は熱緩和により減少する。これが熱減極である。自発分極の減少によりPターム及びUタームの残留分極は小さくなる。その結果,図1Bに示すように,ヒステリシス特性は破線の通常状態から実線の熱減極状態に変化する。そのため,読み出し時の電荷量QpQuの差は小さくなり,動作マージンは小さくなる。ただし,Uタームの電荷量Quは通常状態より大きくなり,Pタームの電荷量Qpは通常状態より小さくなる。熱減極になっても,再度書き込みが行われると自発分極は通常状態の大きさに戻る。図1CDは,インプリントの劣化モードでのヒステリシス特性を示す。いずれかの自発分極に長時間保持されると,ヒステリシス特性がいずれかの横軸方向にシフトする。これがインプリントである。図1CはUタームで長時間保持された場合であり,長時間保持された後にUタームをPタームに反転するためにはより大きな負電圧を印加することが必要になる。そのため,印加する負電圧が大きくないと反転後の残留電極P1は小さくなる。逆に,図1DはPタームで長時間保持された場合であり,長時間保持された後にPタームをUタームに反転するためにはより大きな正電圧を印加することが必要になる。そのため,印加する正電圧が大きくないと反転後の残留電極U1は小さくなる。図2は,通常状態と劣化状態のQV特性キャパシタ印加電圧Vに対する電荷量Qの特性を示す図である。図2Aは通常状態のQV特性であり,図1Aに対応する。また,図2Bは通常状態での印加電圧に対するPUターム間の電荷量の差の特性である。前述したとおり,Pタームのほうが電荷量が大きい。この特性によれば,読み出し時においてキャパシタ印加電圧を高くすると電荷量の差は徐々に増加し,ある印加電圧以上で飽和する。図2Cはインプリント後反転書込した後でのQV特性である。キャパシタ印加電圧を高くすると,最初にPタームのほうが電荷量が大きくなるが,キャパシタ印加電圧をさらに高くすると,逆転して,Uタームのほうが電荷量が大きくなる。その電荷量の差は,図2Eの黒点に示されるとおりである。つまり,読み出し動作時において,電荷量の差が最大最大動作マージンになるキャパシタ印加電圧VR1は狭い範囲に限定される。図2Dは熱減極後のQV特性である。通常状態と比較すると,キャパシタ印加電圧をより高くしないと電荷量の差が生成されない。また,印加電圧が十分高くなると電荷量は飽和している。電荷量の差は,図2Eの白点に示されるとおりである。つまり,読み出し動作時において,電荷量が最大になるキャパシタ印加電圧VR2は,インプリント後の電荷量が最大になるキャパシタ印加電圧VR1よりも高くなっている。図2に示されるように,通常状態では読み出し時のキャパシタ印加電圧は,インプリント後の分極反転後での最大マージンが得られる印加電圧VR1でも十分な電荷量の差を得ることができる。しかし,熱減極後ではより高い印加電圧VR2でなければ十分な電荷量の差を得ることができない。つまり,インプリント後において動作マージンが最大になる印加電圧VR1と熱減極後の動作マージンが最大になる印加電圧VR2とは異なっていて,強誘電体メモリの耐インプリント性と耐熱減極性とはトレードオフの関係になっている。そこで,本実施の形態では,強誘電体メモリの読み出し動作時におけるキャパシタ印加電圧は,通常状態でもインプリントでも読み出しできるように電圧VR1に設計される。そして,熱減極状態が検出される場合は,読み出し動作時におけるキャパシタ印加電圧は,電圧VR1より高い電圧VR2に制御される。強誘電体メモリは,複数のワード線と,複数のビット線と,強誘電体キャパシタとその第1の電極をワード線の選択に応答してビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと,強誘電体キャパシタの第2の電極に接続されたプレート線とを有する。したがって,読み出し動作におけるキャパシタ印加電圧は,ワード線が駆動されて強誘電体キャパシタをビット線に接続するスイッチである選択トランジスタがオンになった後のビット線とプレート線との間の電圧である。それゆえ,上記の読み出し動作時におけるキャパシタ印加電圧をVR1VR2に制御するためには,プレート線の電位を制御するか,ビット線の電位を制御するかのいずれかを行えば良い。たとえば,米国登録特許7,672,151B1に開示されているビット線をグランドレベルでフローティングにして読み出しを行う方式では,読み出し時の強誘電体キャパシタへの印加電圧,すなわちプレート線電圧は,ビット線と容量分割されて強誘電体キャパシタに印加される。したがって,ビット線容量が比較的大きい場合は強誘電体キャパシタに印加される電圧は高くなるため,熱減極後の読み出しマージンは大きくなるのに対して,インプリント後の読み出しマージンは小さい傾向にある。ビット線容量が比較的小さい場合は上記と逆になる。また,特開2005-339704号公報に開示されたビット線にカレントミラー回路を設けた方式では,カレントミラー回路によりビット線電位が低下し強誘電体キャパシタにはより高い電圧が印加される。そのため,熱減極後の読み出しマージンは大きくなるのに対して,インプリント後の読み出しマージンは小さい傾向にある。このように,強誘電体メモリの構成に対応して,最適な印加電圧に制御させることが求められる。さらに,図2に示されるとおり,通常状態とインプリント後反転後の状態でのUタームの電荷量よりも,熱減極後のUタームの電荷量のほうが大きい。したがって,Uタームに書込まれたレファレンスメモリセルの強誘電体キャパシタの電荷量を監視することで,熱減極の劣化モードか否かを検出することができる。本実施の形態では,この劣化モードの判定結果に応じて,上記のキャパシタ印加電圧をVR1かVR2に制御する。[第1の実施の形態]図3は,本実施の形態における強誘電体メモリの構成を示す図である。強誘電体メモリは,複数のメモリセル図示せずが設けられたメモリセルアレイ10を有する。メモリセルアレイ10内には,メモリセルに加えて,複数のワード線WLと,複数のプレート線PLと,図示しない複数のビット線が設けられている。強誘電体メモリは,外部から入力されるクロックCKを入力するクロックバッファ1と,アドレスAddを入力するアドレスバッファ2と,ライトイネーブル信号WEを入力するWEバッファ3とを有する。クロックCKは,例えば,アクセスタイミングを示す信号であり,クロックCKがHレベルになると,読み出し動作または書込み動作のアクセス動作が開始される。クロックCKは,アドレスバッファ2とWEバッファ3にも供給され,クロックCKがLレベルからHレベルに立ち上がると,それに応答して,アドレスバッファ2がアドレス信号Addを取り込み,WEバッファ3がライトイネーブル信号WEを取り込む。ライトイネーブル信号WEのレベルに応じて,WEバッファ3は,書込み動作か読み出し動作かを示す入出力コントロール信号IOCONを生成し,それに基づいて,IOバッファ8は,読み出し動作であれば出力状態に制御され,書込み動作であれば入力状態に制御される。アドレスバッファ2が入力したアドレスAddのうち,ロウアドレスRAddはロウデコーダ4に供給され,コラムアドレスCAddはコラムデコーダ7に供給される。ロウデコーダ4は,ロウアドレスRAddをデコードして,ワード線WLとプレート線PLの選択信号SELを出力する。この選択信号SELに応答して,ワード線,プレート線ドライバ5は,選択されたワード線WLとプレート線PLとをそれぞれ駆動する。この駆動タイミングは,タイミング生成回路9により制御される。センスアンプ6は,読み出し動作では,選択されたメモリセル内の強誘電体キャパシタの自発分極に応じて生成されるビット線電位の変化や,ビット線に接続される回路の電位の変化に応じて,メモリセル内のデータを検出する。一方,センスアンプ6は,書込み動作では,IOバッファ8から入力された書き込みデータに応じてビット線を駆動して,選択されたメモリセル内の強誘電体キャパシタに書込みデータに対応した電圧を印加しデータに対応する自発分極にする。センスアンプの駆動タイミングは,タイミング制御回路9により制御される。タイミング生成回路9は,クロック信号CKの立ち上がりエッジに応答して,各種のタイミング信号を生成する。たとえば,プレート線PLを駆動するタイミング信号PL1PL2や,センスアンプ6の動作開始信号SA1SA2などである。また,タイミング生成回路9は,メモリセルアレイ10内のレファレンスメモリセルから熱減極か否かを検出する判定信号detに応じて,上記のタイミング信号のタイミングを制御する。図4は,第1の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。メモリセルアレイ内のデータを記憶する通常のメモリセルMCは,前述の米国特許第7,672,151B1記載されている2T2C2つのトランジスタと2つの強誘電体キャパシタ型強誘電体メモリであり,ビット線対BLxBLはセンスアンプSAに接続されている。ワード線WLにゲートが接続されたスイッチングトランジスタQ1Q2と,それらスイッチングトランジスタQ1Q2とプレート線PLとの間にそれぞれ強誘電体キャパシタC1C2が設けられている。一方,強誘電体メモリは,劣化モード判定回路12として,メモリセルMCと同じワード線WL及びプレート線PLに接続されたレファレンスメモリセルRMCを有する。レファレンスメモリセルRMCは,スイッチングトランジスタQrefと強誘電体キャパシタCrefとを有する。そして,トランジスタQrefにはレファレンスビット線RBLが接続され,そのレファレンスビット線RBLにはレファレンスセンスアンプRSAと,劣化モードを検出するシュミットトリガ回路SMTとが設けられている。レファレンスセンスアンプRSAの一方のノードは電源VDDに接続されHレベルにされ,その結果,レファレンスビット線RBLは常時Lレベル,たとえばグランド電位,である。レファレンスメモリセルRMCには,常時Uタームとなるデータが書き込まれる。また,通常のメモリセルMCには記憶すべきデータが書き込まれる。読み出し動作時において,ビット線BLxBL,RBLがたとえばグランド電位でフローティングにされた後,ワード線WLとプレート線PLを後述するように駆動し,センスアンプイネーブル信号SAENの立ち上がりに応答して両センスアンプSARSAがイネーブル状態になる。センスアンプSAは,ビット線BLxBLの電位差を検出し,メモリセルMCに再書き込みを行う。一方,レファレンスセンスアンプRSAは,レファレンスビット線RBLをLレベルに駆動して,レファレンスメモリセルRMCにUタームのデータを書き込む。前述のとおり,通常状態やインプリントによる劣化が生じた場合に比べて,熱減極により劣化した場合の方が,Uタームの電荷量が大きい。そのため,熱減極の劣化時は,レファレンスビット線RBLの電位が通常状態やインプリントの劣化時よりも高くなる。そこで,シュミットトリガ回路SMTの閾値電圧を,熱減極の劣化時と,通常状態及びインプリントの劣化時との間の電位に設定しておけば,シュミットトリガ回路SMTの出力により,熱減極の劣化が発生したか否かを検出することができる。このシュミットトリガ回路SMTは,基準電圧とレファレンスビット線RBLの電位とを比較する比較器でもよい。図5は,劣化モード判定回路12が設けられていない強誘電体メモリの動作波形図である。最初は,ビット線対BLxBLはグランド電位にリセットされフローティング状態にされている。そこで,クロックCKが立ち上がると,ワード線WLがHレベルに駆動され,プレート線PLがHレベルに駆動される。プレート線PLがHレベルになると,ビット線対BLxBLとプレート線PLとの間の強誘電体キャパシタC1C2には,図1に示した正電圧が印加され,Pタームのキャパシタからはより多くの電荷が,Uタームのキャパシタからはより少ない電荷が発生し,Pターム側のビット線はUターム側より高い電位になる。その後,センスアンプ制御信号SA1の立ち上がりでセンスアンプSAがイネーブルとなって動作を開始し,ビット線対BLxBLの電位差を検出し,一方をHレベルに他方をLレベルに駆動する。その後,プレート線PLがHレベルの間はPタームの書き込みが行われ,プレート線PLがLレベルになるとUタームの書き込みが行われる。これが再書き込み動作である。図6は,第1の実施の形態におけるタイミング生成回路9の一例を示す図である。クロックCKの立ち上がりエッジは,遅延時間τ1,τ2,τ3をそれぞれ遅延させる遅延回路群により遅延され,図5のプレート線制御信号PL1とセンスアンプ制御信号SA1とが生成される。さらに,タイミング生成回路9は,図4の劣化モード判定回路12内のシュミットトリガ回路SMTの判定信号detと第1のプレート線制御信号PL1とを入力するANDゲート14と,その出力と遅延時間τ3の出力とを入力するORゲート16とを有し,ORゲート16は第2のプレート線制御信号PL2を生成する。図3のプレート線ドライバ5は,第1のプレート線制御信号PL1に応答してプレート線PLを第1の電位に駆動し,さらに,第2のプレート線制御信号PL2に応答してプレート線PLを第1の電位より高い第2の電位に駆動する。図7は,劣化モード判定回路12の判定信号detがLレベルの場合の強誘電体メモリの動作波形図である。強誘電体メモリが通常状態またはインプリント後の状態の時は,判定信号detがLレベルになる。そのため,タイミング生成回路9では,ANDゲート14の出力がLレベルのままになり,第1のプレート線制御信号PL1,センスアンプ制御信号SA1,第2のプレート線制御信号PL2の順番でそれぞれHレベルになる。第1のプレート線制御信号PL1がHレベルになると,プレート線PLが第1の電位に駆動され,その後,センスアンプSAがイネーブルになり,ビット線対BLxBLの電位差を検出する。そして,その後に第2のプレート線制御信号PL2がHレベルになり,プレート線PLが第2の電位に駆動される。やがて,プレート線PLがLレベルになり,再書き込み動作は終了する。図8は,劣化モード判定回路12の判定信号detがHレベルの場合の強誘電体メモリの動作波形図である。強誘電体メモリが熱減極後の状態の時は,判定信号detがHレベルになる。そのため,タイミング生成回路9では,判定信号detのHレベルに応答してANDゲート14の出力がHレベルになり,第1のプレート線制御信号PL1,第2のプレート線制御信号PL2,センスアンプ制御信号SA1の順番でそれぞれHレベルになる。したがって,第1のプレート線制御信号PL1がHレベルになると,プレート線PLが第1の電位に駆動され,さらに,判定信号detがHレベルになると,第2のプレート線制御信号PL2がHレベルになり,プレート線PLが第2の電位に駆動される。その後,センスアンプSAがイネーブルになり,ビット線対BLxBLの電位差を検出する。その後にやがて,プレート線PLがLレベルになり,再書き込み動作は終了する。図8の熱減極後の状態では,プレート線PLが2段階の駆動により,図7の通常状態およびインプリント後の状態よりもプレート線PLがより高く駆動され,強誘電体キャパシタに印加される電圧をより高くすることができる。その結果,図2Eに示すように,熱減極後の状態での動作マージンを最大にすることができる。このように,レファレンスビット線RBLの電位がシュミットトリガ回路SMTの閾値を超えない場合には,強誘電体キャパシタの印加電圧が,インプリント現象により劣化した場合の最大マージンに対応する電圧VR1になるように,ビット線容量と強誘電体キャパシタの容量とプレート線PLの第1の電位とが調整されていることが望ましい。そして,レファレンスビット線RBLの電位がシュミットトリガ回路SMTの閾値を超える場合は,強誘電体キャパシタの印加電圧は,熱減極後の劣化状態での最大動作マージンに対応する電圧VR2になるように,上記の容量と第2の電位とが調整されていることが望ましい。図9は,第1の実施の形態における劣化モード判定回路の変型例を示す図である。この劣化モード判定回路12は,図4のような特別のレファレンスメモリセルではなく,通常のメモリセルと同じ2T2C型のメモリセルからなるレファレンスメモリセルRMCである。そして,このレファレンスメモリセルRMCにはビット線対BLxBLが接続され,センスアンプRSAが接続される。ここまでの構成は,通常のメモリセルとビット線対とセンスアンプと同じである。ただし,劣化モード判定回路12は,ビット線対それぞれの電位を検出するシュミットトリガ回路SMTSMTxが設けられている。2T2C型のレファレンスメモリセルRMCは,一対の強誘電体キャパシタCref1Cref2のうち一方にはPタームが他方にはUタームが必ず書き込まれる。読み出し動作時において,ビット線対がグランド電位でフローティングになったあとワード線WLがHレベルに駆動されると,Pターム側のビット線の電位はより高くなり,Uターム側のビット線の電位はそれほど高くならない。一方,熱減極後の状態では,Uターム側のビット線の電位が,通常状態やインプリント後の状態よりも高くなる。そこで,両シュミットトリガ回路SMTSMTxの閾値電圧を,通常状態やインプリント後の状態でのUターム側ビット線電位と,熱減極後の状態でのUターム側ビット線電位との間に設定しておく。そのように設定すると,通常状態やインプリント後の状態では,両シュミットトリガ回路の出力detdetxは,HLレベルまたはLHレベルになる。一方,熱減極後の状態では,HHレベルになる。この出力論理の違いにより熱減極後の状態か否かを検出することができる。図10は,図9の劣化モード判定回路の変型例に対応するタイミング生成回路を示す図である。図6のタイミング生成回路9とは,2つのシュミットトリガ回路SMTSMTxの出力のAND論理を出力するANDゲート17が追加されている点で異なる。それ以外は,図6と同じである。すなわち,2つのシュミットトリガ回路SMTSMTxの出力が共にHレベルの場合,熱減極後の状態に該当し,ANDゲート17の出力がHレベルになる。それ以外の通常状態やインプリント後の状態では,2つのシュミットトリガ回路SMTSMTxの出力がHLレベルまたはLHレベルになり,ANDゲート17の出力がLレベルになる。この2つの状態に対応して,前者の場合は,PL1PL2SA1の順に生成され,後者の場合はPL1SA1PL2の順に生成される。図11は,第1の実施の形態におけるメモリセルアレイとセンスアンプの変型例を示す図である。この変型例では,劣化モード判定回路12が図4の回路と同様に1T1C型のレファレンスメモリセルRMCとレファレンスビット線RBLとシュミットトリガ回路SMTとを有する。ただし,レファレンスセンスアンプRSAは,レファレンスデータRDATAに応じてレファレンスビット線RBLを駆動して,レファレンスメモリセルRMCの強誘電体キャパシタCrefにPタームまたはUタームの任意のデータを書き込むことができる。レファレンスデータRDATAはインバータINV1を介してレファレンスセンスアンプRSAの一方のノードに入力され,レファレンスビット線RBLはレファレンスデータRDATAのH,Lレベルに対応した高いまたは低い電圧に駆動され,レファレンスキャパシタCrefには高い電圧または低い電圧が印加され,PタームまたはUタームが書き込まれる。図2に示したとおり,通常状態やインプリント後の状態よりも熱減極後の状態のほうが,Uタームでの電荷量が多い。しかし,その電荷量の差はそれほど大きくない場合がある。そこで,強誘電体メモリが半田付けされるなど熱処理を加えられる場合には,熱減極後の状態になる蓋然性が高いので,レファレンスメモリセルRMCにPタームを書き込んで,図11の劣化モード判定回路12が確実にレファレンスビット線RBLの電位を高くしてシュミットトリガ回路SMTの判定信号detがHレベルになるようにする。その結果,熱減極後の状態では,第2のプレート線駆動後にセンスアンプがイネーブルになるので,読み出し時の動作マージンを最大にすることができる。一方,熱減極後の状態は,メモリセルの強誘電体キャパシタが再書き込みされると解消される。よって,熱減極後の状態で1回読み出し動作を行って再書込を行った後は,劣化モード判定回路12内のレファレンスメモリセルRMCにはUタームを書き込んでおく。その結果,以後の読み出し動作では,劣化モード判定回路12が,通常状態やインプリント後の状態と,熱減極後の状態とを適切に区別することができる。レファレンスメモリセルRMCは,通常のメモリセルのアクセス単位毎に設けられることが望ましい。そして,熱減極後の状態で,そのアクセス単位毎に再書込が行われる時に,レファレンスメモリセルRMCにUタームを書き込むようにする。つまり,再書込のタイミングでレファレンスデータRDATAをLレベルにしておけば,レファレンスメモリセルRMCにはUタームが再書き込みされる。その結果,その後の読み出し動作では,劣化モード判定回路の判定結果に応じて,強誘電体キャパシタへの印加電圧を最適な電圧に制御することができる。なお,図11の強誘電体メモリのタイミング生成回路9は,図6と同じである。図12は,第1の実施の形態におけるタイミング生成回路9の変型例を示す図である。このタイミング生成回路9は,図4の強誘電体メモリと劣化モード判定回路に適用される。また,図6,10と異なり,シュミットトリガ回路SMTの判定信号detに応じて,第1,第2のセンスアンプ制御信号SA1,SA2のいずれか一方を出力する。判定信号detがLレベルの場合通常動作状態やインプリント後の状態,PL1SA1PL2の順番に制御信号が生成される。一方,判定信号detがHレベルの場合熱減極後の状態,PL1PL2SA2の順に制御信号が生成される。つまり,このタイミング生成回路9は,判定信号detがLかHレベルかに応じて,センスアンプ制御信号を第1,第2のプレート線制御信号PL1PL2の間に生成するか,後に生成するかのいずれかである。図13は,図12のタイミング生成回路の場合の強誘電体メモリの動作波形図である。図13は,レファレンスビット線RBLの電位がシュミットトリガ回路SMTの閾値電圧より低く,判定信号det=Lレベル通常動作状態やインプリント後の状態の例である。図12のタイミング生成回路9は,インバータ18とANDゲート19により第1のセンスアンプ制御信号SA1はHレベルになるが,ANDゲート20により第2のセンスアンプ制御信号SA2は生成されない。したがって,制御信号は,PL1SA1PL2の順番に生成され,プレート線PLが1段階目の駆動で比較的低い電位に駆動された後に,センスアンプがイネーブル状態にされる。そのため,メモリセルMC内の強誘電体キャパシタC1,C2への印加電圧は比較的低い電圧になり,インプリント後の状態で最大動作マージンで読み出しを行うことができる。図14は,図12のタイミング生成回路の場合の強誘電体メモリの動作波形図である。図14は,レファレンスビット線RBLの電位がシュミットトリガ回路SMTの閾値電圧より高く,判定信号det=Hレベル熱減極後の状態の例である。図12のタイミング生成回路9は,インバータ18とANDゲート19により第1のセンスアンプ制御信号SA1はHレベルにならないが,ANDゲート20により第2のセンスアンプ制御信号SA2は生成される。したがって,制御信号は,PL1PL2SA1の順番に生成され,プレート線PLが2段階の駆動で図13よりも比較的高い電位に駆動された後に,センスアンプがイネーブル状態にされる。そのため,メモリセルMC内の強誘電体キャパシタC1,C2への印加電圧は比較的高い電圧になり,熱減極後の状態で最大動作マージンで読み出しを行うことができる。図15は,図12のタイミング生成回路の変型例を示す図である。このタイミング生成回路は,図9の劣化モード判定回路12に適用される。すなわち,図9の劣化モード判定回路12は,2つのシュミットトリガ回路SMTSMTxの判定信号detdetxの論理により,通常動作状態やインプリント後の状態と,熱減極後の状態とを区別する。そこで,図15のタイミング生成回路は,2つのシュミットトリガ回路SMTSMTxの判定信号detdetxを入力するANDゲート21を設けて,その出力がインバータ18とANDゲート20に入力されている。それ以外の構成は,図12のタイミング生成回路と同じである。したがって,図15のタイミング生成回路9は,判定信号detdetxがHLレベルまたはLHレベルの場合,制御信号をPL1SA1PL2の順に生成し,強誘電体メモリは図13のように動作し,一方,判定信号detdetxがHHレベルの場合,制御信号をPL1PL2SA2の順に生成し,強誘電体メモリは図14のように動作する。[第2の実施の形態]図16は,第2の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。このメモリセルアレイは,通常のメモリセルMCに接続されるビット線対BLxBLと,レファレンスメモリセルRMCに接続されるレファレンスビット線RBLとに,トランジスタQCMxQCMRQCMを設け,それらのトランジスタのゲートをレファレンスビット線RBLに接続したカレントミラー回路30を有する。トランジスタQCMxQCMRQCMの閾値電圧は同等である。さらに,メモリセルアレイは,カレントミラー回路30のトランジスタQCMxQCMRQCMのソースとグランドVSSとの間に設けられスイッチ信号SWに応答して導通するトランジスタからなるスイッチ回路32を有する。これらのトランジスタはいずれもNチャネルMOSトランジスタである。劣化モード判定回路12は,1T1C型のレファレンスメモリセルRMCと,レファレンスビット線RBLと,レファレンスセンスアンプRSAと,レファレンスデータRDATAをセンスアンプRSAに入力するインバータINV2とを有する。図16において,カレントミラー回路30の動作は以下の通りである。読み出し動作において,ビット線BLxBLとレファレンスビット線RBLをグランド電位でフローティングにしたあと,ワード線WLをHレベルに駆動し,さらにプレート線PLをLレベルからHレベルに駆動すると,各ビット線には強誘電体キャパシタC1C2Crefの自発分極に対応した電荷が出力される。Pタームならより多くの電荷が出力され,Uタームならそれより少ない電荷が出力される。そこで,スイッチ信号SWがHレベルになると,スイッチ回路32のトランジスタがオンになり,カレントミラー回路30内のトランジスタのソースがグランド電位VSSになる。そして,レファレンスビット線RBLの電位がカレントミラー回路30内のトランジスタRQCMの閾値以上に上昇すると,トランジスタQCMxQCMRQCMがオンになり,レファレンスビット線RBLが閾値電圧に低下するまでそのオン状態が継続し,それぞれのビット線BLxBLRBLの電荷が引き抜かれてそれらの電位が低下する。つまり,レファレンスビット線RBLの電位が高いほど,それぞれのビット線BLxBLRBLから引き抜かれる電荷量が大きくなりそれらの電位の低下量は大きくなる。特開2005-339704号公報によれば,このカレントミラー回路30は,ビット線対BLxBLの長さが異なりその容量が異なった場合でも,読み出し動作において,ワード線WLをHレベルにしプレート線PLをHレベルに駆動したときのビット線対BLxBLのHLレベルを同程度にして,センスアンプSAのセンス動作が適切に行われるようにしている。第2の実施の形態では,加熱工程が予定されて熱減極が発生する予定がある場合に,レファレンスデータRDATA=HによりレファレンスセンスアンプRSAからレファレンスキャパシタCrefにPタームを書き込む。それにより,読み出し動作において,レファレンスビット線RBLの電位はUタームを書き込んだ場合よりも高くなり,トランジスタRQCMの閾値電圧より高くなる。その結果,カレントミラー回路30のトランジスタがオンになり,より長い時間オン状態を維持するので,ビット線対BLxBLの電位がより低下し,プレート線PLをHレベルにした時のメモリセルMC内の強誘電体キャパシタC1C2に印加される電圧をより大きくすることができる。つまり,熱減極後の読み出し動作において,強誘電体キャパシタに印加される電圧を通常状態やインプリント後の状態よりも高くして,PタームとUタームに対応するビット線対の電位差のマージンが最大になるようにすることができる。このように,第2の実施の形態では,第1の実施の形態のようにプレート線PLの電位を熱減極後の状態のほうが通常状態やインプリント後の状態よりも高くする代わりに,ビット線対BLxBLの電位をより低くすることで,動作マージンを最大にするという同じ作用効果を得ている。しかも,レファレンスキャパシタCrefにPタームを書き込むことで確実にレファレンスビット線RBLの電位を高くしてカレントミラー回路がオンするようにしている。図17は,第2の実施の形態における上記の読み出し動作を示す波形図である。図17Aは,レファレンスキャパシタCrefにPタームが書き込まれている例であり,ワード線WLがHレベルに駆動され,その後プレート線PLもHレベルに駆動される。それと同時にスイッチ信号SWがHレベルにされる。その時,レファレンスビット線RBLの電位がカレントミラー回路のトランジスタの閾値電圧Vthを超えてそのトランジスタがオンし,ビット線対BLxBLのうち,特に高い電位のビット線の電位が低下している。その後,センスアンプイネーブル信号SAENがHレベルになりセンスアンプSAが活性化されて,大きな動作マージンでビット線対BLxBLの電位差を検出し,HレベルとLレベルに駆動している。熱減極後の読み出し動作が完了してメモリセルMCが再書き込みされるときに,レファレンスデータRDATAがLレベルにされ,レファレンスメモリセルRMCのレファレンスキャパシタCrefにはUタームが書き込まれる。Uタームが書き込まれると,次の読み出し動作において,通常動作状態であれば,レファレンスビット線RBLの電位はPタームが書き込まれていた場合ほど高くならない。例えば,レファレンスビット線RBLの電位がトランジスタの閾値電圧Vthを超えなければカレントミラー回路のトランジスタがオンせず,ビット線対BLxBLの電位の低下はない。前述したとおり,レファレンスメモリセルRMCは,通常のメモリセルのアクセス単位毎に設けられ,アクセスが行われて再書込が行われた通常メモリセルMCに対するレファレンスメモリセルにUタームが書き込まれる。図17Bは,レファレンスキャパシタCrefにUタームが書き込まれている例であり,ワード線WLがHレベルに駆動され,その後プレート線PLもHレベルに駆動される。それと同時にスイッチ信号SWがHレベルにされる。その時,レファレンスビット線RBLの電位がカレントミラー回路のトランジスタの閾値電圧Vthを超えないため,そのトランジスタがオンせず,ビット線対BLxBLの電位の低下は発生しない。つまり,強誘電体キャパシタに印加される電圧は,Pタームを書き込んだ場合よりも低くなっている。ただし,レファレンスキャパシタCrefにUタームが書き込まれている場合であっても,熱減極後の状態で読み出し動作が行われると,Uタームであってもレファレンスビット線RBLの電位が図17Aに示されるようにカレントミラー回路のトランジスタの閾値電圧を超えてオンし,ビット線対BLxBLの電荷が引き抜かれ電位が低下する。もしそのように動作すれば,熱減極後の状態では,自動的にビット線対BLxBL,特に高い電位のビット線の電位が引き下げられて,メモリセルMC内の強誘電キャパシタに印加される電圧を熱減極後の状態での動作マージンが最大になる電圧まで高くすることができる。一方,通常状態やインプリント後の状態では,Uタームによるレファレンスビット線RBLの電位上昇は小さく,カレントミラー回路のトランジスタがオンせず,ビット線対BLxBLの電位の低下はない。したがって,インプリント後の状態でのビット線対の電位差を最大動作マージンに制御することができる。図18は,第2の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。図18において図16と異なる構成は,レファレンスビット線RBLの電位を検出するシュミットトリガ回路SMTが設けられ,その判定信号detがスイッチ信号SWとしてスイッチ回路32のトランジスタのゲートに供給されている。そして,レファレンスキャパシタCrefにはUタームが予め書き込まれている。また,シュミットトリガ回路SMTの閾値は,通常動作状態やインプリント後の状態でのUタームによるレファレンスビット線RBLの電位と,熱減極後の状態でのUタームによるレファレンスビット線RBLの電位との間に設定されている。そして,図4と同様に,熱減極後の状態ではUタームの電荷量が大きくなり,レファレンスビット線RBLの電位がより高くなる。それをシュミットトリガ回路SMTが検出して判定信号detをHレベルにし,スイッチ回路32がオンになりカレントミラー回路30が動作し,ビット線対BLxBLの電位を低下させる。一方,熱減極後の状態以外では,Uタームの電荷量が小さいので,レファレンスビット線RBLの電位は熱減極後よりも低くなる。それをシュミットトリガ回路SMTが検出して判定信号detをLレベルにし,スイッチ回路32がオフにままとなり,カレントミラー回路30はオンせず,ビット線対BLxBLの電位の低下は生じない。このように,レファレンスビット線RBLの電位の高さをシュミットトリガ回路SMTで検出してスイッチ回路を制御することで,カレントミラー回路の動作を制御し,熱減極後の状態では,ビット線対BLxBLの電位をより低下させて強誘電キャパシタに印加される電圧を高くし,最大動作マージンにすることができる。第2の実施の形態においても,ビット線対の容量と強誘電体キャパシタの容量比や,カレントミラー回路の閾値電圧などを調整して,レファレンスキャパシタCrefにUタームを書き込んだ場合に,通常状態やインプリント後の状態において通常のメモリセル内の強誘電体キャパシタの印加電圧がインプリント後の状態で最大動作マージンを得ることができる電圧になるように設計しておくことが望ましい。以上説明したとおり,本実施の形態の強誘電体メモリは,劣化モードの一つである熱減極後の状態において,通常のメモリセル内の強誘電体キャパシタの印加電圧をインプリント後の状態よりも高くして,動作マージンを大きくすることができ,読み出し動作を適切に行うことができる。以上の実施の形態をまとめると,次の付記のとおりである。付記1複数のワード線と,複数のビット線と,強誘電体キャパシタと,前記ワード線の選択に応答して前記強誘電体キャパシタの第1の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと,前記強誘電体キャパシタの第2の電極に接続されたプレート線と,読み出し動作の時に,前記強誘電体キャパシタの劣化モードに応じて,前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を制御する印加電圧制御ユニットとを有する強誘電体メモリ。付記2付記1において,前記印加電圧制御ユニットは,前記劣化モードが第1の劣化モードの時は前記印加電圧を第1の電圧に制御し,前記劣化モードが第2の劣化モードの時は前記印加電圧を前記第1の電圧より高い第2の電圧に制御する強誘電体メモリ。付記3付記2において,前記印加電圧制御ユニットは,前記プレート線を駆動するプレート線ドライバを有し,前記読み出し動作の時に,前記プレート線ドライバは,前記第1の劣化モードの時は前記プレート線を第1の電位に駆動し,前記第2の劣化モードの時は前記プレート線を前記第1の電位より高い第2の電位に駆動する強誘電体メモリ。付記4付記2において,さらに,前記読み出し動作の時に,選択されたメモリセル内の強誘電体キャパシタの電荷量に応じて記憶データを検出するセンスアンプを有し,前記印加電圧制御ユニットは,前記プレート線を駆動するプレート線ドライバを有し,前記読み出し動作の時に,前記プレート線ドライバは,前記プレート線を第1の電位に駆動した後前記第1の電位より高い第2の電位に駆動し,前記第1の劣化モードの時は,前記プレート線が前記第1の電位に駆動された状態で前記センスアンプが動作開始され,前記第2の劣化モードの時は,前記プレート線が前記第2の電位に駆動された状態で前記センスアンプが動作開始される強誘電体メモリ。付記5付記4において,さらに,前記プレート線ドライバの駆動タイミングと前記センスアンプの動作開始タイミングを制御するタイミング制御回路を有し,前記タイミング制御回路は,前記プレート線を前記第1の電位から第2の電位に移行する移行タイミングを,前記劣化モードに応じて,前記センスアンプの動作開始タイミングの前か後かに切り替え制御する強誘電体メモリ。付記6付記4において,さらに,前記プレート線ドライバの駆動タイミングと前記センスアンプの動作開始タイミングを制御するタイミング制御回路を有し,前記タイミング制御回路は,前記センスアンプの動作開始タイミングを,前記劣化モードに応じて,前記プレート線を前記第1の電位から第2の電位に移行する移行タイミングの前か後かに切り替え制御する強誘電体メモリ。付記7付記2において,さらに,レファレンス用の強誘電体キャパシタと,前記ワード線の選択に応答して前記レファレンス用の強誘電体キャパシタの第1の電極をレファレンス用のビット線に接続するレファレンス用スイッチとを有するレファレンスメモリセルを有し,前記印加電圧制御ユニットは,前記ビット線と基準電圧との間に設けられた第1のトランジスタと,前記レファレンス用のビット線と前記基準電圧との間に設けられた第2のトランジスタとで構成されるカレントミラー回路を有し,前記カレントミラー回路は,前記レファレンス用のビット線の電位に応じて前記ビット線の電位を制御し,前記第1の劣化モードの時は前記ビット線を第1のビット線電位に制御し,前記第2の劣化モードの時は前記ビット線を前記第1のビット線電位より低い第2のビット線電位に制御する強誘電体メモリ。付記8付記7において,前記第1の劣化モードはインプリントであり,前記第2の劣化モードは熱減極であり,さらに,前記レファレンスメモリセルへの書き込み回路を有し,前記熱減極に劣化する熱処理が行われる場合に前記書込み回路が前記レファレンス用の強誘電体キャパシタをPタームに書き込み,前記レファレンスメモリセルに対応するメモリセルがアクセスされた後は,前記書込み回路が前記レファレンス用の強誘電体キャパシタをUタームに書き込む強誘電体メモリ。付記9付記7において,前記第1の劣化モードはインプリントであり,前記第2の劣化モードは熱減極であり,前記レファレンス用の強誘電体キャパシタがUタームに書き込まれている強誘電体メモリ。付記10付記2または3において,さらに,レファレンス用の強誘電体キャパシタと,前記ワード線の選択に応答して前記レファレンス用の強誘電体キャパシタの第1の電極をレファレンス用のビット線に接続するレファレンス用スイッチとを有するレファレンスメモリセルを有し,前記レファレンス用の強誘電体キャパシタがUタームに書込まれ,さらに,前記読み出し動作の時に,前記レファレンス用のビット線の電位に応じて前記第1及び第2の劣化モードを判定する劣化モード判定回路を有し,前記印加電圧制御ユニットは,前記劣化モード判定回路が検出する第1または第2の劣化モードに応じて,前記印加電圧を制御する強誘電体メモリ。付記11付記2または3において,さらに,1対のレファレンス用の強誘電体キャパシタと,前記ワード線の選択に応答して前記1対のレファレンス用の強誘電体キャパシタの第1の電極をレファレンス用のビット線対に接続する1対のレファレンス用スイッチとを有するレファレンスメモリセルを有し,前記1対のレファレンス用の強誘電体キャパシタがUタームとPタームとに書込まれ,さらに,前記読み出し動作の時に,前記レファレンス用のビット線対の電位の組み合わせに応じて前記第1及び第2の劣化モードを判定する劣化モード判定回路を有し,前記印加電圧制御ユニットは,前記劣化モード判定回路が検出する第1または第2の劣化モードに応じて,前記印加電圧を制御する強誘電体メモリ。付記12付記10において,前記第1の劣化モードはインプリントであり,前記第2の劣化モードは熱減極であり,さらに,前記レファレンスメモリセルへの書き込み回路を有し,前記熱減極に劣化する熱処理が行われる場合に前記書込み回路が前記レファレンス用の強誘電体キャパシタをPタームに書き込み,前記レファレンスメモリセルに対応するメモリセルがアクセスされた後は,前記書込み回路が前記レファレンス用の強誘電体キャパシタをUタームに書き込む強誘電体メモリ。"