"半導体基板の主面と平行な第1の方向に沿って配列された、第1のゲート電極構造を有する第1の電界効果トランジスタと第2のゲート電極構造を有する第2の電界効果トランジスタとを含む半導体集積回路であって、前記第1のゲート電極構造と前記第2のゲート電極構造との互いに対向する対向端部のうちの一方を被覆する第1の中間絶縁膜と、前記第1のゲート電極構造と前記第2のゲート電極構造との間の領域で前記半導体基板の当該主面上にゲート絶縁膜を介して形成されており第3の電界効果トランジスタを構成する第3のゲート電極構造と、前記第1の方向と交差する第2の方向における前記第3のゲート電極構造の両側で前記半導体基板内に形成されており前記第3の電界効果トランジスタを構成する一対のソース領域及びドレイン領域とを含み、前記第3のゲート電極構造は、前記第1の中間絶縁膜上に延在して前記対向端部のうちの当該一方とオーバラップしていることを特徴とする半導体集積回路。請求項1に記載の半導体集積回路であって、前記対向端部のうちの他方を被覆する第2の中間絶縁膜をさらに含み、前記第3のゲート電極構造は、前記第2の中間絶縁膜上に延在して前記対向端部のうちの当該他方とオーバラップしていることを特徴とする半導体集積回路。請求項1または2に記載の半導体集積回路であって、前記半導体基板内に形成されており、前記第1の方向において前記第1乃至第3の電界効果トランジスタを相互に電気的に絶縁する素子分離構造をさらに含み、前記第3のゲート電極構造の前記第1の方向における両端部は、前記素子分離構造の上方に配置されていることを特徴とする半導体集積回路。請求項1から3のうちのいずれか1項に記載の半導体集積回路であって、前記第1の電界効果トランジスタは、前記第1のゲート電極構造の前記第2の方向両側で前記半導体基板内に形成された一対のソース領域及びドレイン領域を含み、前記第2の電界効果トランジスタは、前記第2のゲート電極構造の前記第2の方向両側で前記半導体基板内に形成された一対のソース領域及びドレイン領域を含むことを特徴とする半導体集積回路。請求項1から4のうちのいずれか1項に記載の半導体集積回路であって、前記第1乃至第3のゲート電極構造を被覆し、前記第1乃至第3のゲート電極構造の上端にそれぞれ達する第1乃至第3のコンタクトホールを有する層間絶縁膜と、前記第1乃至第3のコンタクトホールにそれぞれ埋設された第1乃至第3のコンタクトプラグと、前記第1乃至第3のコンタクトプラグの上端にそれぞれ電気的に接続された第1乃至第3の上層配線とをさらに含み、前記第1乃至第3の電界効果トランジスタは、前記第1乃至第3の上層配線に個別に印加された電圧に応じてスイッチング動作を行うスイッチング素子であることを特徴とする半導体集積回路。第1のゲート電極構造を有する第1の電界効果トランジスタと第2のゲート電極構造を有する第1の電界効果トランジスタと第3のゲート電極構造を有する第3の電界効果トランジスタとを含む半導体集積回路の製造方法であって、前記半導体基板の当該主面上に、当該主面と平行な第1の方向に沿って配列された前記第1のゲート電極構造と前記第2のゲート電極構造とを形成する工程と、前記第1のゲート電極構造と前記第2のゲート電極構造との互いに対向する対向端部のうちの一方を被覆する第1の中間絶縁膜を形成する工程と、前記第1のゲート電極構造と前記第2のゲート電極構造との間の領域で前記半導体基板の当該主面上にゲート絶縁膜を介して前記第3のゲート電極構造を形成する工程と、前記第1の方向と交差する第2の方向における前記第3のゲート電極構造の両側で前記半導体基板内に、前記第3の電界効果トランジスタを構成する一対のソース領域及びドレイン領域を形成する工程とを含み、前記第3のゲート電極構造は、前記第1の中間絶縁膜上に延在して前記対向端部のうちの当該一方とオーバラップするように形成されることを特徴とする半導体集積回路の製造方法。請求項6に記載の半導体集積回路の製造方法であって、前記対向端部のうちの他方を被覆する第2の中間絶縁膜を形成する工程をさらに含み、前記第3のゲート電極構造は、前記第2の中間絶縁膜上に延在して前記対向端部のうちの当該他方とオーバラップするように形成されることを特徴とする半導体集積回路の製造方法。請求項7に記載の半導体集積回路の製造方法であって、前記第1の中間絶縁膜は、前記第2の中間絶縁膜と同一のリソグラフィ工程及びエッチング工程で形成されることを特徴とする半導体集積回路の製造方法。請求項6から8のうちのいずれか1項に記載の半導体集積回路の製造方法であって、前記第1乃至第3のゲート電極構造を被覆し、前記第1乃至第3のゲート電極構造の上端にそれぞれ達する第1乃至第3のコンタクトホールを有する層間絶縁膜を形成する工程と、前記第1乃至第3のコンタクトホールにそれぞれ第1乃至第3のコンタクトプラグを埋設する工程と、前記第1乃至第3のコンタクトプラグの上端にそれぞれ電気的に接続される第1乃至第3の上層配線を形成する工程とをさらに含むことを特徴とする半導体集積回路の製造方法。請求項1から5のうちのいずれか1項に記載の半導体集積回路を含むデコード回路を備えることを特徴とする信号処理装置。デコーダ回路には多数のFETが組み込まれているので、FETのゲート電極の間隔を狭小化してFETを高密度に配置すれば、回路面積を縮小しチップサイズを小さくすることができる。しかしながら、所望のトランジスタ特性を確保する必要があるので、ゲート電極の間隔を狭小化することには限界があった。上記に鑑みて本発明の目的は、所望のトランジスタ特性を確保しつつFETの高密度配置を可能とする半導体集積回路及びその製造方法、並びに半導体集積回路を含む信号処理装置を提供することである。本発明の第1の態様による半導体集積回路は、半導体基板の主面と平行な第1の方向に沿って配列された、第1のゲート電極構造を有する第1の電界効果トランジスタと第2のゲート電極構造を有する第2の電界効果トランジスタとを含む半導体集積回路であって、前記第1のゲート電極構造と前記第2のゲート電極構造との互いに対向する対向端部のうちの一方を被覆する第1の中間絶縁膜と、前記第1のゲート電極構造と前記第2のゲート電極構造との間の領域で前記半導体基板の当該主面上にゲート絶縁膜を介して形成されており第3の電界効果トランジスタを構成する第3のゲート電極構造と、前記第1の方向と交差する第2の方向における前記第3のゲート電極構造の両側で前記半導体基板内に形成されており前記第3の電界効果トランジスタを構成する一対のソース領域及びドレイン領域とを含み、前記第3のゲート電極構造は、前記第1の中間絶縁膜上に延在して前記対向端部のうちの当該一方とオーバラップしていることを特徴とする。本発明の第2の態様による半導体集積回路の製造方法は、第1のゲート電極構造を有する第1の電界効果トランジスタと第2のゲート電極構造を有する第1の電界効果トランジスタと第3のゲート電極構造を有する第3の電界効果トランジスタとを含む半導体集積回路の製造方法であって、前記半導体基板の当該主面上に、当該主面と平行な第1の方向に沿って配列された前記第1のゲート電極構造と前記第2のゲート電極構造とを形成する工程と、前記第1のゲート電極構造と前記第2のゲート電極構造との互いに対向する対向端部のうちの一方を被覆する第1の中間絶縁膜を形成する工程と、前記第1のゲート電極構造と前記第2のゲート電極構造との間の領域で前記半導体基板の当該主面上にゲート絶縁膜を介して前記第3のゲート電極構造を形成する工程と、前記第1の方向と交差する第2の方向における前記第3のゲート電極構造の両側で前記半導体基板内に、前記第3の電界効果トランジスタを構成する一対のソース領域及びドレイン領域を形成する工程とを含み、前記第3のゲート電極構造は、前記第1の中間絶縁膜上に延在して前記対向端部のうちの当該一方とオーバラップするように形成されることを特徴とする。本発明の第3の態様による信号処理装置は、前記第1の態様による半導体集積回路を含むデコード回路を備えることを特徴とする。本発明によれば、第3のゲート電極構造が第1の中間絶縁膜上に延在して対向端部のうちの一方とオーバラップするので、所望のトランジスタ特性を確保しつつ、電界効果トランジスタを高密度に配置させることができる。以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。図1は、本発明に係る実施の形態の半導体集積回路1の構造の一部を概略的に示す平面図であり、図2は、図1の半導体集積回路1の構造のII-II線における概略断面図である。なお、説明の便宜上、図1には、図2の層間絶縁膜33と上層配線45,46,47とは図示されていない。図1に示されるように、半導体集積回路1は、X軸方向に沿って配列された3個のMISMetal-Insulator-Semiconductor型の電界効果トランジスタTR1,TR3,TR2を含む。なお、図1及び図2中のX軸方向とY軸方向とは、ともに半導体基板10の主面と平行であり、且つ、互いに直交している。また、図1及び図2中のZ軸方向は、半導体基板10の主面と直交する方向半導体集積回路1の厚み方向である。左方の電界効果トランジスタTR1は、半導体基板10の主面上にゲート絶縁膜13を介して形成されたゲート電極構造21と、このゲート電極構造21のY軸方向両側で半導体基板10内に形成されたn型またはp型不純物拡散領域である一対のソース領域17S及びドレイン領域17Dとを有する。また、右方の電界効果トランジスタTR2も、半導体基板10の主面上にゲート絶縁膜15を介して形成されたゲート電極構造22と、このゲート電極構造22のY軸方向両側で半導体基板10内に形成されたn型またはp型不純物拡散領域である一対のソース領域19S及びドレイン領域19Dとを有する。そして、中央の電界効果トランジスタTR2は、半導体基板10の主面上にゲート絶縁膜14を介して形成されたゲート電極構造31と、このゲート電極構造31のY軸方向両側で半導体基板10内に形成されたn型またはp型不純物拡散領域である一対のソース領域18S及びドレイン領域18Dとを有する。図2に示されるように、半導体基板10内には、埋め込み絶縁層11a,11b,11c,11dからなる素子分離構造11が形成されている。この素子分離構造11は、電界効果トランジスタTR1,TR2,TR3の各々のアクティブ領域を画定し、電界効果トランジスタTR1,TR2,TR3を相互に電気的に絶縁するものである。半導体基板10としては、たとえば、ソース領域17S,18S,19S及びドレイン領域17D,18D,19Dの導電型とは逆の導電型のp型ウェルまたはn型ウェルを有するシリコン基板を使用することができるが、これに限定されるものではない。シリコン基板に代えて、たとえば、シリコン以外の単結晶半導体、多結晶半導体あるいは化合物半導体からなる構造を含むバルク基板や公知のSOISilicon-On-Insulator基板を使用してもよい。ゲート絶縁膜13,14,15は、0.1nm~数十nm程度の膜厚を有している。シリコン酸化物、シリコン窒化物、あるいは、シリコン酸化物よりも誘電率が高い高誘電率材料たとえば、窒素添加のハフニウムシリケートなどの酸化ハフニウム系材料を使用してゲート絶縁膜13,14,15を形成することができる。ゲート電極構造21,22,31は、たとえば、数十nm~数千nm程度の膜厚を有し、不純物が高濃度でドープされた多結晶シリコンや、チタンなどの高融点金属材料を用いて形成されればよい。また、上記電界効果トランジスタTR1,TR3,TR2を被覆するようにシリコン酸化膜やシリコン窒化膜などの層間絶縁膜33が形成されている。この層間絶縁膜33は、ゲート電極構造21,31,22の上端にそれぞれ達するコンタクトホール34,35,36を有しており、これらコンタクトホール34,35,36には、タングステンなどの導電性材料からなるコンタクトプラグ41,42,43が埋め込まれている。そして、層間絶縁膜33上には、コンタクトプラグ41,42,43の上端とそれぞれ電気的に接続されたアルミニウムや銅などの上層配線メタル配線45,46,47が形成されている。なお、本実施の形態の半導体集積回路1は、電界効果トランジスタTR1,TR3,TR2のソース領域17S,18S,19Sやドレイン領域17D,18D,19Dを上層配線図示せずと電気的に接続するコンタクトプラグ図示せずを有している。本実施の形態では、図1及び図2に示されるように、ゲート電極構造21,22をそれぞれ被覆する中間絶縁膜24,25が形成されている。これら中間絶縁膜24,25は、たとえば、酸化膜や窒化膜や酸窒化膜を用いて形成されればよい。中央のゲート電極構造31よりも左方のゲート電極構造21を被覆する中間絶縁膜24は、ゲート電極構造31とゲート電極構造21との間に介在して両者を電気的に絶縁する機能を有する。一方、右方のゲート電極構造22を被覆する中間絶縁膜25は、ゲート電極構造31とゲート電極構造22との間に介在して両者を電気的に絶縁する機能を有する。また、ゲート電極構造31は、中間絶縁膜24上に延在して左方のゲート電極構造21の端部21eとX軸方向にオーバラップし、同時に、右方のゲート電極構造22を被覆する中間絶縁膜25上に延在してゲート電極構造22の端部22eともX軸方向にオーバラップしている。次に、図3~図7を参照しつつ本実施の形態の半導体集積回路1の製造方法の一例を以下に説明する。図3~図7は、本実施の形態の半導体集積回路1の製造工程を示すための半導体構造の概略断面図である。まず、半導体基板10を用意し、図3に示されるようにこの半導体基板10内に埋め込み絶縁層11a~11dからなる素子分離構造11を形成する。埋め込み絶縁層11a~11dは、たとえば、公知のLOCOSLocalOxidationOfSiliconやSTIShallowTrenchIsolationといった素子分離技術を用いて形成すればよいが、これらに限定されるものではない。さらに、半導体基板10の露出面を熱酸化することで図3に示されるようにゲート絶縁膜13,14,15を形成する。あるいは、酸化ハフニウム系材料などの高誘電率材料を用いてゲート絶縁膜13,14,15を成膜してもよい。次に、たとえばCVDChemicalVaporDeposition法により、図3の構造上にゲート電極構造用の電極材料層図示せずを堆積し、フォトリソグラフィやEUVExtremeUltraVioletリソグラフィなどの半導体リソグラフィと異方性エッチングとにより当該電極材料層を加工する。この結果、図4に示されるように電界効果トランジスタTR1,TR2用のゲート電極構造21,22が形成される。なお、これらゲート電極構造21,22のY軸方向両側の側壁にサイドウォールスペーサ図示せずを形成してもよい。その後、半導体リソグラフィにより電界効果トランジスタTR3の形成予定領域を被覆するレジストパターン図示せずを形成し、このレジストパターンとゲート電極構造21,22と素子分離構造11とをマスクとして半導体基板10内に不純物を選択的にイオン注入する。イオン注入された不純物は、熱処理工程で活性化されることで、図1のソース領域17S,19S及びドレイン領域17D,19Dとなる。次に、たとえばCVD法により、図4の構造上に電気的絶縁材料層を堆積し、その後、半導体リソグラフィとエッチングとにより電気的絶縁材料層をパターニングすることで、図5の中間絶縁膜24,25を形成する。次に、図6に示されるように、たとえばCVD法により、図5の構造上にゲート電極構造用の電極材料層30を堆積する。次いで、半導体リソグラフィと異方性エッチングとにより電極材料層30を加工する。この結果、図7に示されるように電界効果トランジスタTR3用のゲート電極構造31が形成される。なお、このゲート電極構造31のY軸方向両側の側壁にサイドウォールスペーサ図示せずを形成してもよい。次いで、ゲート電極構造31と素子分離構造11とをマスクとして半導体基板10内に不純物を選択的にイオン注入する。イオン注入された不純物は、熱処理工程で活性化されることで、図1のソース領域18S及びドレイン領域18Dとなる。次に、たとえばプラズマCVD法により絶縁材料層図示せずを堆積し、この絶縁材料層を半導体リソグラフィとエッチングとによりパターニングすることで、図2の層間絶縁膜33を形成する。さらに、層間絶縁膜33のコンタクトホール34,35,36に導電性材料を堆積させてコンタクトプラグ41,42,43を形成する。その後、上層配線45,46,47を形成することで、図1及び図2に示される構造が完成する。本実施の形態の半導体集積回路1の構造では、隣り合う電界効果トランジスタTR1,TR3間の距離、並びに、隣り合う電界効果トランジスタTR3,TR2間の距離を小さくすることができるため、従来の構造と比べて電界効果トランジスタTR1~TR3を高密度に配置することができる。この点を、従来の構造を例に挙げて以下に説明する。図8は、比較例である従来の半導体集積回路2の構造の一部を概略的に示す平面図であり、図9は、図8の半導体集積回路2のIX-IX線における概略断面図である。なお、説明の便宜上、図8には、図9の層間絶縁膜133と上層配線145,146,147とは図示されていない。図8に示されるように、この半導体集積回路2は、X軸方向に沿って配列された3個のMOS型の電界効果トランジスタTM1,TM2,TM3を含む。左方の電界効果トランジスタTM1は、半導体基板100の主面上にゲート絶縁膜113を介して形成されたゲート電極構造121と、このゲート電極構造121のY軸方向両側に形成された一対のソース領域117S及びドレイン領域117Dとを有する。また、中央の電界効果トランジスタTM2は、半導体基板100の主面上にゲート絶縁膜114を介して形成されたゲート電極構造122と、このゲート電極構造122のY軸方向両側に形成された一対のソース領域118S及びドレイン領域118Dとを有する。そして、右方の電界効果トランジスタTM3は、半導体基板100の主面上にゲート絶縁膜115を介して形成されたゲート電極構造123と、このゲート電極構造123のY軸方向両側に形成された一対のソース領域119S及びドレイン領域119Dとを有している。これら電界効果トランジスタTM1,TM2,TM3を相互に電気的に分離するために、図9に示されるように、半導体基板100内には、埋め込み絶縁層111a,111b,111c,111dからなる素子分離構造111が形成されている。また、上記電界効果トランジスタTM1,TM2,TM3を被覆する層間絶縁膜133が形成されている。この層間絶縁膜133は、コンタクトホール134,135,136を有し、これらコンタクトホール134,135,136には、タングステンなどの導電性材料からなるコンタクトプラグ141,142,143が埋設されている。そして、層間絶縁膜133上には上層配線145,146,147が形成されている。上記半導体集積回路2の構造の製造工程の一例を図10~図12を参照しつつ以下に説明する。まず、シリコン基板などの半導体基板100を用意し、図10に示されるようにこの半導体基板100内に、LOCOSやSTIなどを用いて素子分離構造110を形成する。次いで、半導体基板100の露出面を熱酸化することで図10に示されるようにゲート絶縁膜113,114,115を形成する。次に、図11に示されるように、CVD法により、図10の構造上にゲート電極構造用の電極材料層120を堆積し、半導体リソグラフィと異方性エッチングとにより当該電極材料層130を加工する。この結果、図12に示されるように電界効果トランジスタTM1,TM2,TM3用のゲート電極構造121,122,123が形成される。次いで、ゲート電極構造121,122,123と素子分離構造111とをマスクとして半導体基板100内に不純物を選択的にイオン注入する。イオン注入された不純物は、熱処理工程で活性化されることで、図8のソース領域117S,118S,119S及びドレイン領域117D,118D,119Dとなる。その後は、図12の構造上に絶縁材料層図示せずを堆積し、この絶縁材料層を半導体リソグラフィとエッチングとによりパターニングすることで、図9の層間絶縁膜133を形成する。さらに、層間絶縁膜133のコンタクトホール134,135,136に導電性材料を堆積させてコンタクトプラグ141,142,143を形成し、上層配線145,146,147を形成することで、図8及び図9に示される構造が完成する。図8及び図9の比較例の構造では、ゲート電極構造121,122,123のゲート電位を相互に独立させるため、また、ゲート電極構造121,122,123のエッチング加工精度上の問題から、隣り合うゲート電極構造121,122間距離、並びに、隣り合うゲート電極構造122,123間距離として一定以上の距離を確保する必要があり、これらの距離が短いと、所望のトランジスタ特性を確保することが困難となる。これに対し、本実施の形態の半導体集積回路1の構造では、隣接する電界効果トランジスタTR1,TR3のゲート電極構造21,31は、埋め込み絶縁層11b上で中間絶縁膜24により互いに絶縁されており、隣接する電界効果トランジスタTR3,TR2のゲート電極構造31,22も、埋め込み絶縁層11c上で中間絶縁膜25により互いに絶縁されている。このため、図1に示されるようにゲート電極構造31がゲート電極構造21,22とX軸方向にオーバラップする場合でも、所望のトランジスタ特性を確保することができる。したがって、多数の電界効果トランジスタを高密度に配置させることが可能である。図13A,Bは、比較例の半導体集積回路2の構造と本実施の形態の半導体集積回路1の構造とを対比して示す平面図である。図13Aにおいて、Dp1は、ゲート電極構造121のアクティブ領域からのX軸方向の突き出し距離を、De1は、ゲート電極構造121,122の対向する端部間の距離を、Ds1は、隣り合う電界効果トランジスタTM1,TM2間の間隔アクティブ領域の離間距離をそれぞれ示している。また、図13Bにおいては、Dp2は、ゲート電極構造21のアクティブ領域からのX軸方向の突き出し距離を、Dp3は、ゲート電極構造31のアクティブ領域からの-X軸方向の突き出し距離を、Ds2は、隣り合う電界効果トランジスタTR1,TR3間の間隔アクティブ領域の離間距離を、Δは、ゲート電極構造21,31のオーバラップ量をそれぞれ示している。図13A,Bに示されるように、比較例の半導体集積回路2の構造の間隔Ds1と比べると、本実施の形態の半導体集積回路1の構造では、隣り合う電界効果トランジスタの間隔Ds2を狭小化することが可能であることが分かる。たとえば、Dp1=0.3μm、De1=0.4μm及びDs1=1.0μmという図13Aの比較例の寸法に対して、図13Bの構造では、Dp2=Dp3=0.3μm、Δ=0.1μm、Ds2=0.5μmという寸法を実現することができる。以上に説明したように、本実施の形態の半導体集積回路1の構造では、所望のトランジスタ特性を確保しつつ、電界効果トランジスタの横方向の配置間隔を短くすることができるので、多数の電界効果トランジスタを高密度に配置することができ、チップサイズを小さくすることができる。また、本実施の形態の半導体集積回路1の構造を使用すれば、デコード回路やデコード型D/A変換器といった信号処理回路の回路面積を小さくすることができる。図14は、本実施の形態の半導体集積回路1の構造を適用することが可能なデコード回路63kkは1~Nの整数;Nは3以上の整数の一例を示す図である。また、図15は、デコード回路631~63Nを含むソースドライバ53の構成を示す図であり、図16は、図15のソースドライバ53を含む画像表示装置3の構成を概略的に示す機能ブロック図である。図16に示される画像表示装置3は、液晶表示パネル52、ソースドライバ53、ゲートドライバ54、コントローラ51及び電源回路56を備えている。ソースドライバ53及びゲートドライバ54の動作はコントローラ51によって制御される。液晶表示パネル52は、バックライトユニット図示せずと、互いに並行に配列された走査線GL1,GL2,...,GLMと、これら走査線GL1,GL2,...,GLMと離間して交差するように配列されたデータ線ソース線SL1,SL2,...,SLNとを有する。データ線と走査線との各交差点付近には表示画素DPが設けられている。図16に示されるように、これら表示画素DP,...,DPは2次元配列されており、各表示画素DPが、液晶層を有する液晶表示素子容量性負荷Deと、この液晶表示素子Deへの電界の印加を制御するTFTなどの能動素子Trとを含む。各能動素子Trの被制御端子の一方は液晶表示素子Deと接続され、各能動素子Trの被制御端子の他方はデータ線SL1,SL2,...,SLNのいずれかに接続され、各能動素子Trの制御端子ゲートは走査線GL1,GL2,...,GLMのいずれかに接続されている。コントローラ51は、供給されたデータ信号に画像処理を施してディジタル信号DDを生成し、これをソースドライバ53に出力する。ゲートドライバ54は、走査線GL1,GL2,...,GLMに順次パルス電圧を出力して能動素子Trをオン状態にする。ソースドライバ53は、ディジタル信号DDをアナログ階調電圧以下、単に階調電圧と呼ぶ。に変換し、これら階調電圧をインピーダンス変換してデータ線SL1,SL2,...,SLNにパラレル出力することにより、オン状態の能動素子Trを介して液晶表示素子Deに階調電圧を供給することができる。液晶表示素子Deでは、階調電圧に応じて液晶分子が配向し、液晶分子の配向状態に応じた光透過率が形成される。ソースドライバ53は、図15に示されるように、シフトレジスタ61、2ラインラッチ回路62、電圧選択回路63、インピーダンス変換回路64及び出力端子651~65Nを有している。図15のシフトレジスタ61は、コントローラ51から転送されたディジタル信号DDを取り込み、配線ライン611,612,...,61Nを介して1水平表示ライン分のディジタル信号を2ラインラッチ回路62にパラレルに出力する。2ラインラッチ回路62は、シフトレジスタ61のパラレル出力をラッチするとともに、配線ライン621,622,...,62Nを介して、保持するディジタル信号を電圧選択回路63にパラレルに出力する。電圧選択回路63は、N個のデコード回路631,...,63Nを有している。各デコード回路63kには、階調電圧発生回路66から階調電圧群RVが供給される。階調電圧発生回路66は、電源回路56から供給された基準電圧に基づいて、互いにレベルの異なる複数の階調電圧Ref0~Ref7からなる階調電圧群RVを生成し、デコード回路631,...,63Nの各々に供給する。各デコード回路63kは、階調電圧群RVの中から、配線ライン62kを介して入力されたディジタル信号の値に応じた電圧を選択し、当該選択した電圧を、後段のインピーダンス変換回路64のアナログアンプ64kに出力するものである。アナログアンプ64kは、前段のデコード回路63kから入力された電圧をインピーダンス変換し、変換後の電圧を出力端子65kを介してデータ線SLkに出力する。デコード回路63kは、図14に示されるように、6本の信号線ビット線D0,XD0,D1,XD1,D2,XD2からなる配線ライン62kと接続されている。また、図14の例では、3ビット階調8階調に相当する階調電圧Ref0~Ref7がデコード回路63kに供給されている。信号線XD0を伝達するビットの値は、信号線D0を伝達するビットの値が反転したものである。同様に、信号線XD1を伝達するビットの値は、信号線D1を伝達するビットの値が反転したものであり、信号線XD2を伝達するビットの値は、信号線D2を伝達するビットの値が反転したものである。さらに、デコード回路63kは、スイッチング素子として機能する電界効果トランジスタT01~T08,T11~T14,T21,T22を有している。電界効果トランジスタT01,T02,T03,T04のゲートには信号線D0が接続され、電界効果トランジスタT05,T06,T07,T08のゲートには信号線XD0が接続されている。電界効果トランジスタT11,T12のゲートには信号線D1が接続され、電界効果トランジスタT13,T14のゲートには信号線XD1が接続されている。また、電界効果トランジスタT21のゲートには信号線D2が接続され、電界効果トランジスタT22のゲートには信号線XD2が接続されている。各電界効果トランジスタは、ゲートへの印加電圧の論理値ビットの値が0のときはオン状態となってソースとドレイン間を導通させ、印加電圧の論理値が1のときはオフ状態となってソースとドレイン間を電通させない。よって、図14のデコード回路63kでは、電界効果トランジスタT01~T08,T11~T14,T21,T22のオン状態とオフ状態との組み合わせに応じた電圧が階調電圧Ref0~Ref7の中から1つ選択され、アナログアンプ64kに出力される。電界効果トランジスタT01~T08,T11~T14,T21,T22は、図1及び図2の電界効果トランジスタTR1~TR3と同様に形成される。また、信号線D0,XD0,D1,XD1,D2,XD2も、図2の上層配線45,46,47と同様に形成される。このため、デコード回路63kのサイズを小さくすることができる。以上、図面を参照して本発明に係る実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記デコード回路63kは、信号線D0~D2の3ビット入力に対して、23通り=8通りの状態のうちのいずれかの状態を示す階調電圧を選択し出力するものであるが、これに限定されるものではない。NビットNは4以上の整数の入力に対して、2N通りの状態のうちのいずれかの状態を示す階調電圧を選択し出力するようにデコード回路63kの構成を変更することができる。また、上記半導体集積回路1の構造は、画像表示装置3のソースドライバ53に適用することができるが、これに限定されるものではない。画像表示装置3以外の信号処理装置に組み込まれる信号処理回路たとえば、デコード型D/A変換器や組み合わせ論理回路に半導体集積回路1の構造を適用することが可能である。"