シリコンを含む基板と、前記基板上に設けられた積層体と、を有する半導体装置であって、前記積層体は、少なくとも前記積層体の側壁の前記基板側にフッ素を含む抑制領域を有することを特徴とする半導体装置。前記積層体は、前記基板上に設けられた絶縁膜を有し、前記抑制領域は、少なくとも前記絶縁膜の前記側壁側に設けられたことを特徴とする請求項1記載の半導体装置。前記積層体は、前記基板に設けられたチャネル領域の上側に設けられ、前記抑制領域のフッ素濃度は、前記チャネル領域のフッ素濃度よりも高いこと、を特徴とする請求項1または2に記載の半導体装置。前記積層体は、前記絶縁膜の前記基板側とは反対側に設けられたシリコンを含む導電性の膜をさらに有し、前記抑制領域は、前記絶縁膜に導入されたフッ素と、熱処理により、前記導電性の膜および前記チャネル領域の少なくともいずれかから前記絶縁膜に移動したフッ素と、を含むことを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記抑制領域のフッ素濃度は、1019atoms/cm-3以上、1021atoms/cm-3以下であることを特徴とする請求項1~4のいずれか1つに記載の半導体装置。本発明の実施形態が解決しようとする課題は、動作特性に対する信頼性を向上させることができる半導体装置を提供することである。実施形態に係る半導体装置は、シリコンを含む基板と、前記基板上に設けられた積層体と、を有する半導体装置であって、前記積層体は、少なくとも前記積層体の側壁の前記基板側にフッ素を含む抑制領域を有している。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。なお、以下においては、一例として、本実施の形態に係る半導体装置がフラッシュメモリである場合について例示をする。図1は、本実施の形態に係る半導体装置を例示するための模式部分断面図である。なお、図1においては、主にメモリセルの部分を表すものとし、フラッシュメモリに設けられる既知のワード線、ビット線、保護膜、層間絶縁膜、コンタクト、周辺回路部などは省略している。図1に示すように、半導体装置1におけるメモリセルの部分には、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5がこの順で積層された積層体6が設けられている。また、積層体6の少なくとも積層体6の側壁の基板7側には、電子がトラップされることを抑制するためにフッ素を含む抑制領域13が形成されている。シリコンを含む基板7の上層部には、n形シリコン領域n-Well8が形成されている。そして、積層体6は、n形シリコン領域n-Well8に囲まれたp形シリコン領域p-Well9上に設けられている。半導体装置1をこのような構成とすれば、基板7から独立してp形シリコン領域9に電圧を印加することができるようになるので、データ消去時の消費電力を抑えることができるようになる。積層体6の両側には、n形拡散層を用いたソースドレイン領域10が設けられている。ソースドレイン領域10は、隣接する積層体6により共有されている。また、積層体6の下方であってソースドレイン領域10同士の間がチャネル領域11となる。また、ソースドレイン領域10の下方には、チャネル領域11よりも不純物濃度の高いp形シリコン領域12が設けられている。p形シリコン領域12を設けるようにすれば、いわゆるハローイオン注入またはポケットイオン注入を行うことができるので閾電圧Vthの低下や閾電圧Vthのばらつきの抑制を図ることができる。積層体6に設けられたトンネル絶縁膜2は、例えば、厚みが3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などから形成されるものとすることができる。なお、トンネル絶縁膜2を形成するためのシリコン酸化膜やシリコン酸窒化膜などは、熱酸化法などを用いて基板7の上層部に形成するようにすることができる。浮遊ゲート3は、例えば、厚みが10nm~500nm程度のポリシリコン膜などから形成されるものとすることができる。なお、浮遊ゲート3を形成するためのポリシリコン膜などは、例えば、CVDChemicalVaporDeposition法などを用いて形成するようにすることができる。この場合、導電性を得るための不純物として、例えば、リンやヒ素などが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされるようにすることができる。ゲート間絶縁膜4は、例えば、厚みが5nm~30nm程度の絶縁膜から形成されるものとすることができる。この場合、ゲート間絶縁膜4は、例えば、シリコン酸化膜、シリコン酸窒化膜などから形成されるものとすることができる。また、ゲート間絶縁膜4は、例えば、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜ONO膜や、HfAlO、AlO、HfSiO、ZrSiOなどを用いた積層膜から形成されるものとすることもできる。ゲート間絶縁膜4を形成するための絶縁膜は、例えば、CVD法などを用いて形成するようにすることができる。制御ゲート5は、例えば、厚みが10nm~500nm程度のポリシリコン膜などから形成されるものとすることができる。なお、制御ゲート5を形成するためのポリシリコン膜などは、例えば、CVD法などを用いて形成するようにすることができる。この場合、導電性を得るための不純物として、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされるようにすることができる。あるいは、形成されたポリシリコン膜上にW、Ni、Mo、Ti、Coなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート5とすることもできる。ここで、積層体6は、PEPPhotoEngravingProcessおよびRIE法を用いて形成される。例えば、まず、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5を形成するための膜をこの順でそれぞれ積層する。そして、制御ゲート5を形成するための膜の上に形成されたレジストパターンをマスクとして、RIE法を用いて所望の形状を有する積層体6を形成するようにすることができる。本発明者の得た知見によれば、RIE法を用いて積層体6を形成するようにすれば、イオンの衝突により積層体6の側壁の基板7側にはダメージ層やエッチング残渣が発生しやすくなる。この様な部分に発生したダメージ層やエッチング残渣は、酸化などされることによりダングリングボンドなどの欠陥を有する絶縁体となるので、この絶縁体が電子をトラップするトラップサイトとなる場合がある。図2は、電子がトラップされる様子を例示するための模式図である。なお、電子がトラップされるほど電界強度が高くなるので、電子がトラップされる様子を電界強度で表すようにしている。また、電界強度分布をモノトーン色の濃淡で表し、電界強度が高い程濃く、低いほど淡くなるように表示した。図2に示すように、積層体6の側壁の基板7側の領域Aにおける電界強度が最も高くなる。このことは、この部分に形成されたトラップサイトにより多くの電子がトラップされていることを意味している。この場合、半導体装置の動作時にトラップサイトに電子がトラップされることになるので、例えば、前述した構成を有するメモリセルを備えたフラッシュメモリなどの場合には、トンネル絶縁膜2付近の電子の振る舞いに影響が及び、書き込み電圧の上昇などが生じるおそれがある。そのため、フラッシュメモリの動作特性に対する信頼性が低下するおそれがある。そこで、本実施の形態においては、電子がトラップされることを抑制するために、フッ素を含む抑制領域13を設けるようにしている。前述したように、積層体6の側壁の基板7側においては、ダングリングボンドなどの欠陥を有するトラップサイトが発生しやすくなる。そのため、この部分にフッ素を導入することで、ダングリングボンドとなっている部分にフッ素を結合させて、電子がトラップされ難くなるようにしている。なお、抑制領域13は、積層体6にフッ素を導入し、導入されたフッ素を抑制領域13に集めるための熱処理を行うことで形成するようにすることができる。なお、この熱処理に関する詳細は後述する。この場合、抑制領域13は、少なくともトンネル絶縁膜2の側壁側に形成されるようにすることができる。また、例えば、積層体6同士の間における基板7の表面や、積層体6の側壁全域などにフッ素が導入されることで、これらの領域を含む抑制領域13が形成されてもよい。また、例えば、積層体6の側壁の基板7側や、積層体6同士の間などにエッチング残渣が形成されている場合には、エッチング残渣にフッ素が導入されることで、これを含む抑制領域13が形成されてもよい。すなわち、抑制領域13は、少なくとも積層体6の側壁の基板7側に形成されていればよい。ただし、浮遊ゲート3、制御ゲート5、ソースドレイン領域10、チャネル領域11は、電気が流れる部分であるため余り多くのフッ素が導入されると、これらにおける抵抗変動が大きくなり動作特性に対する信頼性が低下するおそれがある。そのため、導入されたフッ素がトラップサイトが発生しやすい部分に集まるようにすることが好ましい。本発明者の得た知見によれば、フッ素の導入後に所定の熱処理を行うことで、導入されたフッ素をトラップサイトが発生しやすい部分に集めるようにすることができる。図3は、積層体におけるフッ素の導入量分布を例示するための模式グラフ図である。なお、積層体は、ポリシリコン膜、シリコン酸化膜、ポリシリコン膜、シリコン酸化膜、シリコン膜、が積層体の表面側からこの順で積層されたものである。この場合、積層体の表面側のポリシリコン膜から裏面側のシリコン酸化膜までが前述した積層体6の構成に相当し、裏面側のシリコン膜がチャネル領域11に相当する。また、横軸は積層体の厚み方向寸法を表し、0が積層体の表面、0~T1がポリシリコン膜、T1~T2がシリコン酸化膜、T2~T3がポリシリコン膜、T3~T4がシリコン酸化膜、T4以降がシリコン膜となっている。また、フッ素はイオン注入法を用いて、積層体の表面側から導入するようにした。図3に示すように、積層体の表面側からフッ素を導入する様にしても注入エネルギーに応じて積層体の裏面側にまでフッ素を導入することができる。このことは、積層体6のみならず、チャネル領域11にまでフッ素を導入することができることを意味する。図4は、熱処理後の積層体におけるフッ素の分布を例示するための模式グラフ図である。なお、図4aは酸素雰囲気中において熱処理を行った場合、図4bはアルゴンガス雰囲気中において熱処理を行った場合である。図4a、bから分かるように、所定の熱処理を行うようにすれば、ポリシリコン膜やシリコン膜におけるフッ素の量を減少させることができる。このことは、所定の熱処理を行うようにすれば、浮遊ゲート3、制御ゲート5、ソースドレイン領域10、チャネル領域11に導入されたフッ素の量を減少させることができることを意味する。そのため、電気が流れるこれらの部分にフッ素が導入されることで生じ得る抵抗変動を抑制することができるので、動作特性に対する信頼性の低下を抑制することができる。また、図4a、bから分かるように、所定の熱処理を行うようにすれば、シリコン酸化膜におけるフッ素の量を増加させることができる。このことは、所定の熱処理を行うようにすれば、トンネル絶縁膜2、ゲート間絶縁膜4に導入されたフッ素を集めることができることを意味する。また、積層体6の基板7側に位置しトラップサイトが発生しやすいトンネル絶縁膜2におけるフッ素の量を熱処理の前と比べて格段に多くすることができる。なお、熱処理を行う雰囲気の違いがフッ素の分布に与える影響は少ないことも分かる。すなわち、まず、熱処理を行うことで導入されたフッ素を拡散させて、積層体6に存在するダングリングボンドなどにフッ素を結合させるようにすることができる。そしてさらに、導入されたフッ素を拡散させた後にも熱処理を続けることで、浮遊ゲート3、制御ゲート5、ソースドレイン領域10、チャネル領域11などにおいて拡散されたフッ素をトンネル絶縁膜2、ゲート間絶縁膜4に集めることが可能となる。このような熱処理を行うようにすれば、フッ素の導入が望ましくない部分例えば、チャネル領域11などから、フッ素の導入が望ましい部分例えば、トンネル絶縁膜2などに導入されたフッ素を移動させることができる。そのため、半導体装置1の動作特性に対する信頼性を大幅に向上させることができる。次に、抑制領域13についてさらに例示をする。抑制領域13は、絶縁膜例えば、トンネル絶縁膜2などに導入されたフッ素と、熱処理により、導電性の膜例えば、浮遊ゲート3などおよびチャネル領域11の少なくともいずれかからこの絶縁膜に移動したフッ素と、を含んでいる。また、抑制領域13のフッ素濃度は、チャネル領域11のフッ素濃度よりも高くされている。本発明者の得た知見によれば、抑制領域13におけるフッ素濃度を1019atoms/cm-3以上、1021atoms/cm-3以下とすれば、書き込み電圧の上昇などを抑制することができるので、動作特性に対する信頼性を向上させることができる。また、以下のようにすれば、この様なフッ素濃度を有する抑制領域13を形成することができるとともに、浮遊ゲート3、制御ゲート5、ソースドレイン領域10、チャネル領域11などに導入されたフッ素の量を減少させることができる。また、積層体6の基板7側に位置し、トラップサイトが発生しやすいトンネル絶縁膜2におけるフッ素の量を増加させることができる。まず、フッ素の導入方法に関して例示をする。例えば、RIE法を用いて積層体6を形成した後に、フッ素を含むガスを積層体6が形成された基板7に供給することで、フッ素を導入するようにすることができる。また、フッ素を含むガスを用いたプラズマ処理を施すことでフッ素を導入するようにすることができる。また、RIE法を用いて積層体を形成した後に、積層体の側壁に5Å~100Å程度の絶縁膜を形成し、フッ素を含むガスを供給するなどして積層体の側壁に形成された絶縁膜にフッ素を導入するようにすることができる。この場合、積層体と側壁に形成された絶縁膜とは一体化されるため、この絶縁膜が形成されたが積層体が前述した積層体6に相当することになる。また、この様な絶縁膜を形成するようにすれば、浮遊ゲート3、制御ゲート5、ソースドレイン領域10、チャネル領域11などにフッ素が導入されることを抑制することができる。また、RIE法を用いて積層体6を形成した後に、イオン注入法を用いて、フッ素の導入を行うようにすることができる。ソースガスとしては、例えば、BF3などを例示することができる。この場合、注入されるイオンとしてはF、BF、BF2となる。また、フッ素イオンのドーズ量は、1011atoms/cm-2以上、5×1013atoms/cm-2以下とすることができる。なお、積層体6を形成した後に、積層体6の両側にn形不純物を注入してソースドレイン領域10を形成するが、この際、ソースガスとしてBF3などを用いるものとすれば、ソースドレイン領域10の形成とともに、フッ素の導入を行うようにすることができる。また、RIE法を用いて積層体6を形成する際に、フッ素の導入を行うようにすることができる。例えば、RIE法を用いて積層体6を形成するための最終工程において、CHXFY系のガスと酸素ガスとを用いることで、積層体6の形成とともに、フッ素の導入を行うようにすることができる。なお、これらの各方法における処理条件などは、半導体装置の構成や膜の材質などに応じて適宜変更することができる。そのため、これらの各方法における処理条件などは、予め実験やシミュレーションを行うことで求めるようにすることができる。次に、熱処理について例示をする。この熱処理は、導入されたフッ素を拡散させることのみならず、トラップサイトが発生しやすい部分例えば、トンネル絶縁膜2におけるフッ素の量を増加させるために行われる。また、フッ素が導入されない方が望ましい部分例えば、浮遊ゲート3、制御ゲート5、ソースドレイン領域10、チャネル領域11などにおけるフッ素の量を減少させるために行われる。ここで、熱処理における温度は、例えば、750°C以上、1000°C以下とすることができる。この熱処理は、例えば、急速加熱法RTA;RapidThermalAnnealingを用いて行うようにすることができる。この場合、他のドーパント元素のプロファイルを設計通りにするために熱処理時間が10秒以上、30秒以下となるような短時間の処理とされる。そして、例えば、処理時間などを制御することで積層体6におけるフッ素の分布状態が適正となるようにすることができる。すなわち、フッ素の導入が望ましくない部分例えば、チャネル領域11などから、フッ素の導入が望ましい部分例えば、トンネル絶縁膜2などに導入されたフッ素を移動させるようにすることができる。なお、熱処理における処理条件例えば、処理温度、処理時間などは、半導体装置の構成、膜の材質、膜の厚み、要求されるフッ素の分布状態などに応じて適宜変更することができる。そのため、熱処理における処理条件などは、予め実験やシミュレーションを行うことで求めるようにすることができる。以上に例示をした実施形態によれば、動作特性に対する信頼性を向上させることができる半導体装置を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、半導体装置1が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。また、半導体装置1がフラッシュメモリである場合を例示したが、これに限定されるわけではない。例えば、MRAMMagnetoresistiveRandomAccessMemory、ReRAMなどの他の不揮発性記憶装置不揮発性メモリであってもよいし、DRAMDynamicRandomAccessMemoryなどの揮発性記憶装置揮発性メモリであってもよい。また、記憶装置メモリのみならず、ロジックICLogicIntegratedCircuitなどであってもよい。すなわち、RIE法を用いて積層体を形成する半導体装置に広く適用させることができる。