第1トランジスタと、前記第1トランジスタに接続される第1キャパシタとを有する第1メモリセルを含む第1メモリセルアレイと、前記第1トランジスタよりもオフ電流が高い第2トランジスタと、前記第2トランジスタに接続される第2キャパシタとを有する第2メモリセルを含む第2メモリセルアレイと、を有する半導体装置。前記第1トランジスタは第1導電型の第1のMOSトランジスタであり、前記第2トランジスタは第1導電型の第2のMOSトランジスタであることを特徴とする請求項1に記載の半導体装置。前記第2のMOSトランジスタのゲート電極の下方の第1の半導体領域のうち少なくとも一部領域内に導入される第2導電型不純物の第1ドーズ量は、前記第1のMOSトランジスタのゲート電極の下方の第2の半導体領域内に導入される第2導電型不純物の第2ドーズ量よりも低いことを特徴とする請求項2に記載の半導体装置。半導体基板の第1トランジスタ形成領域の第1ゲート電極形成領域内に電圧調整用の一導電型不純物を第1ドーズ量で導入する工程と、前記半導体基板の第2トランジスタ形成領域の第2ゲート電極形成領域の下の少なくとも一部領域内に、前記第1ドーズ量よりも低い第2ドーズ量で前記一導電型不純物を導入する工程と、前記第1トランジスタ形成領域内の前記第1ゲート電極形成領域の上方に第1ゲート電極を形成する工程と、前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域の上方に第2ゲート電極を形成する工程と、前記第1トランジスタ形成領域内の前記第1ゲート電極の両側に第1のソース/ドレイン領域を形成する工程と、前記第2トランジスタ形成領域内の前記第2ゲート電極の両側に第2のソース/ドレイン領域を形成する工程と、前記半導体基板の上方に、前記第1のソース/ドレイン領域の一方に接続される第1キャパシタを形成する工程と、前記半導体基板の上方に、前記第2のソース/ドレイン領域の一方に接続される第2キャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法。前記第1トランジスタ形成領域内の前記第1ゲート電極形成領域に導入される前記一導電型不純物は、前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域のうち前記一部領域とは別の領域にも前記第1ドーズ量で導入されることを特徴とする請求項4に記載の半導体装置の製造方法。半導体装置では、安全性に対応させるために暗号化などでセキュリティ性を高めているが、電気的、物理的な解析によりそのセキュリティが破られことをさらに防止して、さらなる安全性を確保できるデバイスが望まれている。本発明の目的は、セキュリティを高めるための半導体装置及びその製造方法を提供することにある。1つの観点によれば、第1トランジスタと、前記第1トランジスタ4aに接続される第1キャパシタとを有する第1メモリセルを含む第1メモリセルアレイと、前記第1トランジスタよりもオフ電流が高い第2トランジスタと、前記第2トランジスタに接続される第2キャパシタとを有する第2メモリセルを含む第2メモリセルアレイと、を有する半導体装置が提供される。発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。異なるメモリセルアレイのそれぞれに形成される第1、第2トランジスタのオフ電流を異ならせ、第2トランジスタのオフリーク電流を第1トランジスタのそれよりも高くしている。これにより、第2メモリセルアレイに書き込まれたデータは、第1メモリセルアレイに書き込まれたデータよりも消失し易くなる。第2のメモリセルアレイに書き込まれるデータとして、例えば一時的に使用する認証データがある。以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。図1は、実施形態に係る半導体装置の一例である強誘電体記憶装置を示す回路図である。図1に示す強誘電体記憶装置1は、同じ又は異なる半導体基板上に形成される第1のメモリセルアレイ領域2と第2のメモリセルアレイ領域3を有している。第1のメモリセルアレイ領域2では、第1の方向Xに伸びる複数のプレート線PLが第2方向Yに間隔をおいて形成され、プレート線PLは、さらに第1の方向Xに配置される第2のメモリセルアレイ領域3内にまで伸びて形成される。なお、第1の方向Xと第2の方向Yは互いに交差する関係にある。また、第1のメモリセルアレイ領域2では、第1の方向Xに伸びる複数のワード線WLが第2の方向Yに間隔をおいて形成され、ワード線WLは、さらに第1の方向Xに配置される第2のメモリセル領域3内にまで伸びて形成されている。各ワード線WLは、第1の方向Yに階段状に屈曲する複数の屈曲部6を有し、後述するビット線BL1、BL2、BL3、BL4の1つと屈曲部6で立体交差している。さらに、第1のメモリセルアレイ領域2では、第2の方向Yに伸びる複数の第1、第2ビット線BL1、BL2が第1の方向Xに間隔をおいて形成されている。第1のビット線BL1と第2のビット線BL2は交互に配置されている。第1のメモリセルアレイ領域2では、第1の方向Xと第2の方向Yに複数の第1メモリセル4が配置されている。複数の第1メモリセル4は、マトリクス状に配置され、第1の方向Xを行方向、第2の方向Yを列方向とする。第1メモリセル4は、図2aに例示するように、第1、第2のMOSトランジスタ4a、4cと第1、第2の強誘電体キャパシタ4b、4dを含む2T2C型の構造を有している。また、ワード線WLのそれぞれにおいて、屈曲部6を堺にしてその両側の少なくとも一方には、同じ数、例えば8個の第1メモリセル4が接続されている。第1、第2のMOSトランジスタ4a、4cは、図3に例示するように、ノーマリーオフ、即ちエンハンスメント型の特性を有している。第1メモリセル4のうち第1のMOSトランジスタ4aと第2のMOSトランジスタ4cのそれぞれのゲート電極は同じワード線WLに接続されている。また、第1のMOSトランジスタ4aの一方のソース/ドレインは第1のビット線BL1に接続され、他方のソース/ドレイン領域は第1の強誘電体キャパシタ4bの上部電極に接続されている。また、第2のMOSトランジスタ4cの一方のソース/ドレインは第2のビット線BL2に接続され、他方のソース/ドレイン領域は第2の強誘電体キャパシタ4dの上部電極に接続されている。さらに、第1、第2の強誘電体キャパシタ4b、4dの下部電極は、同じプレート線PLに接続されている。第2のメモリセルアレイ領域3では、第2の方向Yに伸びる複数の第3、第4のビット線BL3、BL4が第1の方向Xに間隔をおいて形成されている。第3のビット線BL3と第4のビット線BL4は交互に形成されている。第2のメモリセルアレイ領域3では、第1の方向X、第2の方向Yに複数の第2メモリセル5が配置されている。複数の第2メモリセル5は、マトリクス状に配置され、第1の方向Xを行方向、第2の方向Yを列方向とする。第2メモリセル5は、図2bに例示するように、第3、第4のMOSトランジスタ5a、5cと第3、第4の強誘電体キャパシタ5b、5dを含む2T2C型の構造を有している。また、ワード線WLのそれぞれにおいて、屈曲部6を堺にしてその両側の少なくとも一方には、同じ数、例えば8個の第2メモリセル5が接続されている。第3、第4のMOSトランジスタ5a、5cは、第1、第2のMOSトランジスタ4a、4cに比べて、ゲート電圧の閾値電圧が低く、オフリーク電流がわずかに高い特性、即ち準ディプレッション型の特性を有している。その目標とする閾値電圧は、第2のメモリセルアレイ領域3において、データ読み出しに必要な時間でデータが消失しない程度の大きさのリーク電流が流れる特性、例えば図3に例示する特性に調整する必要がある。そのような特性となるMOSトランジスタは、後述するようにチャネル領域における不純物濃度のドーズ量調整を経て形成される。第2メモリセル5における第3のMOSトランジスタ5aと第4のMOSトランジスタ5cのそれぞれのゲート電極は同じワード線WLに接続されている。また、第3のMOSトランジスタ4aの一方のソース/ドレインは第3のビット線BL3に接続され、他方のソース/ドレイン領域は第3の強誘電体キャパシタ5bの上部電極に接続されている。また、第4のMOSトランジスタ5cの一方のソース/ドレインは第4のビット線BL4に接続され、他方のソース/ドレイン領域は第4の強誘電体キャパシタ5dの上部電極に接続されている。さらに、第3、第4の強誘電体キャパシタ5b、5dの下部電極は、同じプレート線PLに接続されている。上記の第1、第2のメモリセルアレイ領域2、3は、センスアンプ/ライトアンプ7、ワード線セレクタ8、プレート線駆動回路9等を含む周辺回路10に接続されている。例えば、第1~第4のビット線BL1、BL2、BL3、BL4はセンスアンプ/ライトアンプ7に接続され、ワード線WLはワード線セレクタ8に接続され、プレート線PLはプレート線駆動回路9に接続される。上記した第1のメモリセルアレイ領域2において、2T2C型の第1メモリセル4にデータが書き込まれた状態では、第1、第2の強誘電体キャパシタ4b、4dは相対的に逆方向に分極している。例えば、データ0の状態では図2aに例示するように、第1の強誘電体キャパシタ4bが上方向の分極特性を持ち、第2の強誘電体キャパシタ4dは下方向の分極特性を持っている。データ1では、それらとは逆の方向の分極となる。データを読み出す際には、ワード線WLを高電圧状態にすることにより、第1、第2のMOSトランジスタ4a、4cをオン状態にする。このとき、同時に第1、第2の強誘電体キャパシタ4b、4dの下部電極に接続されたプレート線PLを高電圧状態にすると、蓄えられたデータに応じて第1の強誘電体キャパシタ4bから第1のビット線BL1に電荷が移動するとともに、第2の強誘電体キャパシタから第2のビット線BL2に電荷が移動する。データが0の状態では、第1の強誘電体キャパシタ4bに上向きの残留分極があり、第2の強誘電体キャパシタ4dに下向きの残留分極があるので、第1のMOSトランジスタ4aに接続された第1のビット線BL1には図4に例示するJ0に相当する電荷が移動し、また、第2のMOSトランジスタ4cに接続された第2のビット線BL2には図4に例示するJ1に相当する電荷が移動する。これらの電荷量に応じて、第1、第2のビット線BL1、BL2の電位が上昇するので、その大小をセンスアンプにより比較することにより、0か1であると判定する。データが0の場合には、第1のビット線BL1の電位は第2のビット線BL2の電位より低くなり、データが1の場合は、第1のビット線BL1の電位は第2のビット線BL2の電位より高くなる。図4において、データ1を読み出すために点aから点bを経て点cに状態が移動した後に、下部電極に加える電圧をゼロとすると、点cから点aには戻らずに、点dに移動する。従って、次の読出し時に元の値を再度読み出せるように、データを読んだ後に元のデータを書き戻す。以上の読み出し動作は、第2のメモリセルアレイ領域3における第2のメモリセル5でも同様である。以上のような第1のメモリセルアレイ領域2に書き込まれたデータの読み出しの際には、第1のメモリセルアレイ領域2のうち読み出し対象となって選択された第1のメモリセル4と同じ列にあって同じプレート線PLに接続される第2のメモリセルアレイ領域3内の第2のメモリセル5においては次のような現象が生じる。即ち、プレート線PLが高電圧状態になった時点で、第2のメモリセル5に接続されたワード線WLと第3、第4のビット線BLはともに低電圧状態である。従って、第3、第4のMOSトランジスタ5a、5cのゲート電極は低電圧状態であり、オフ状態にある。この状態では、第3、第4のMOSトランジスタ5a、5cは準ディプレッション型であるために、第3、第4のMOSトランジスタ5a、5cのそれぞれの2つのソース/ドレインの間に電位差が発生する。これにより、第3、第4の強誘電体キャパシタ5b、5dに蓄積された電荷が第3、第4のMOSトランジスタ5a、5c、第3又は第4のビット線BL3、BL4を通して僅かに漏れることになる。ただし、プレート線PLが低電圧の場合には、第3、第4のMOSトランジスタ5a、5cのそれぞれの2つのソース/ドレイン間の電位差が極めて小さくなるのでリーク電流は実質的に流れない。従って、第1のメモリセルアレイ領域2におけるデータの読み出し、書き込みの動作を繰り返すことにより、第2のメモリセルアレイ領域3の第3、第4の強誘電体キャパシタ3b、3dに蓄積された電荷が失われ易い。即ち、第2のメモリセルアレイ領域3では書き込まれたデータが破壊される可能性が高くなる。ところで、第2のメモリセルアレイ領域3に例えばセキュリティデータを書き込む場合には、そのデータを1回又は予定の回数だけ読み出す必要がある。そこで、その回数だけデータを読み出した後に、第2のメモリセルアレイ領域3のデータの破壊が始まるように、第3、第4のMOSトランジスタ5a、5cの特性、例えばオフ電流値を予め調整しておく。これは、選択されない第2のメモリセル5にプレート電圧が印加されることがあるからである。これにより、第2のメモリセルアレイ領域3に例えばセキュリティ対策に必要なデータを書き込み、そのデータの読み出した後に、第1のメモリセルアレイ領域2のデータを書き込み又は読み出すことによりセキュアデータを消失させることになる。ところで、第1のメモリセルアレイ領域2のデータを読み出し、書き込む際に、第2のメモリセルアレイ領域3に書き込まれたデータを一時的に第1のメモリセルアレイ領域2に書き込んでもよい。このようなデータの移動を一時的に行うことにより、第2のメモリセルアレイ領域3のデータの消失を防止できるので、例えば、指定された期間だけセキュアデータを保存しておくことが可能になる。以上のような半導体記憶装置では、第1のメモリセルアレイ領域2の読み出し動作、書き込み動作によってデータが消失し易い第2のメモリセルアレイ領域3を設けている。これにより、本実施形態に係る半導体記憶装置を高いセキュリティ性の認証半導体装置として対応することができ、しかも、物理的、電気的な解析が防止できる。次に、第1のメモリセルアレイ領域2内の第1のMOSトランジスタ4a、第1の強誘電体キャパシタ4b、および、第2のメモリセルアレイ領域3内の第3のMOSトランジスタ5a、第3の強誘電体キャパシタ5bの形成工程の一例を説明する。なお、第1、第2のMOSトランジスタ4a、4cは同じ形成方法であり、第1、第2の強誘電体キャパシタ4b、4dは同じ形成方法が採用される。さらに、第3、第4のMOSトランジスタ5a、5cは同じ形成方法であり、第3、第4の強誘電体キャパシタ5b、5dは同じ形成方法が採用される。図7~図9は、上記の半導体記憶装置のメモリセルを形成する工程の一例を示す断面図である。次に、図7aに例示する構造を形成するまでの工程を説明する。まず、半導体基板であるシリコン基板11の複数の活性領域の周囲に素子分離層12としてシャロートレンチアイソレーションSTIを形成する。なお、半導体基板としてSOI基板を採用してもよい。STIの形成のために、まず、素子分離領域に開口部を有する平面形状のシリコン酸化膜、シリコン窒化膜の二層構造のマスクをシリコン基板11上に形成する。その後に、マスクの開口部を通してシリコン基板11をエッチングすることにより溝を形成し、さらに溝内にシリコン酸化膜を埋め込む。これによりSTIが形成される。マスク上の埋め込み用シリコン酸化膜は化学機械研磨CMP法により除去され、その後にマスクが除去される。なお、素子分離層12は、LOCOS法により形成してもよい。続いて、素子分離層12に隣接する複数の活性領域にp型第2導電型不純物としてホウ素イオンを注入する。これにより、第1のメモリセルアレイ領域2の活性領域に第1のPウェル13を形成し、同時に第2のメモリセルアレイ領域3に第2のPウェル14を形成する。ここでは、ホウ素イオン注入条件として、例えば、ドーズ量を約3.0×1013/cm2、加速エネルギーを約300keVとする。次に、図7bに例示する断面図と図5に例示する平面図に示すように、シリコン基板11の上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン15をマスクとして形成する。レジストパターン15は、第2のメモリセルアレイ領域3にある全ての第2のPウェル14のうちゲート電極19gを形成しようとするゲート形成領域チャネル領域の一部領域14aを覆うとともに他を露出する開口部15bを有する。さらに、レジストパターン15は、第1のメモリセルアレイ領域2にある全ての第1のPウェル14を露出する開口部15aを有する。続いて、レジストパターン15の開口部15a、15bから露出したPウェル13、14内に1回目の閾値電圧調整用のp型不純物イオンを注入し、第1閾値調整領域16、17aを形成する。p型不純物イオンの注入条件として、例えば、ホウ素イオンのドーズ量をA1×10z/cm2、加速エネルギーを約300keVとする。その後に、レジストパターン15を溶剤により除去する。さらに、図7cに例示するように、素子分離層12から露出したPウェル13、14内に、2回目の閾値調整用のp型不純物イオンを注入する。p型不純物イオン注入条件として、例えば、ホウ素イオンのドーズ量をA2×10z/cm2、加速エネルギーを約300keVとする。これにより、第1のメモリセルアレイ領域2内のPウェル13内の第1閾値調整領域16には合計でホウ素イオンのドーズ量がA1A2×10z/cm2となる。また、第2のメモリセルアレイ領域3のPウェル14内では、チャネル領域の一部領域14aはドーズ量が約A2×10z/cm2と低い第2の閾値調整領域17bとなり、残りの閾値調整領域17aのドーズ量がA1A2×10z/cm2と高くなる。A2の値として、例えばA2/A1A2=0.67~0.55の条件に設定する。ここで、図5に例示する第1のMOSトランジスタ4aのゲート電極18gと第3のMOSトランジスタ5aのゲート電極19gのそれぞれの長さLwを10μmとするとともに、ゲート電極18g、19gの印加電圧を3Vとする。そのような条件では、以上の不純物のドーズ量が調整されることにより図6に例示するような特性となる。即ち、第1のMOSトランジスタ4aのオフ電流が約2×1011A~約9×1013Aとなる一方で、第3のMOSトランジスタ5aの閾値電圧が低くなってオフ電流が1017A台となるようにp型不純物のドーズ量が調整される。また、第1のMOSトランジスタ4aのオン電流が1μAとなるゲート電圧の場合に、第3のMOSトランジスタ5aの閾値電圧は第1のMOSトランジスタ4aの閾値電圧よりも0.1V~0.8V程度、好ましくは0.3V~0.6V程度に低くなるように特性が調整される。ところで、オフ電流の調整のために、不純物ドーズ量を調整するのではなく、第1のMOSトランジスタ4a、第3のMOSトランジスタ5aのそれぞれの長さLwを異ならせてもよい。例えば、第3のMOSトランジスタ5aのゲート電極19gの長さLwを、第1のMOSトランジスタ4aのゲート電極18gの長さLwよりも長くしてもよい。次に、図7dに示す構造を形成するまでの工程を説明する。まず、第1、第2のPウェル13、14のそれぞれの表面に、例えば約3.0nm程度の薄いゲート絶縁膜18a、19aを熱酸化等により形成する。さらに、ゲート絶縁膜18a、19a上に、気相成長CVD法により膜厚が例えば約180nmの多結晶シリコン膜を形成する。その後に、多結晶シリコン膜とゲート絶縁膜18a、19aをリソグラフィー及びそれに続くドライエッチングにより加工し、これによりゲート絶縁膜18a、19a上にゲート電極18g、19gを形成する。ゲート電極18g、19gは、図1に例示するワード線WLの一部となる。なお、ゲート電極18g、19g上にはシリコン窒化膜からなるキャップ膜不図示を形成してもよい。続いて、ゲート電極18g、19gをマスクとして第1、第2のPウェル13、14内に、n型第1導電型不純物、例えばヒ素Asイオンを注入する。これにより、ゲート電極18g、19gの両側の第1、第2のPウェル13、14内のそれぞれにn型エクステンション領域18b、18c、19b、19cを形成する。さらに、全面に例えばシリコン酸化膜をCVD法により形成し、このシリコン酸化膜を略垂直方向にエッチバックすることにより、ゲート電極18g、19gの側面にシリコン酸化膜を残し、これを絶縁性のサイドウォール20として使用する。さらに、ゲート電極18g、19g及びサイドウォール20をマスクとしてPウェル13、14内にn型不純物、例えばリンPイオンを注入し、n型ソース/ドレイン領域18s、18d、19s、19dを形成する。このイオン注入は、n型エクステンション領域18b、18c、19b、19cよりも不純物濃度が高くなる条件に設定される。その後に、シリコン基板11の上に、コバルト、ニッケル等の金属をスパッタ法により形成し、これをアニールすることにより、ゲート電極18g、19gの上にシリサイド層21a、22aを形成するとともに、n型ソース/ドレイン領域18s、18d、19s、19dの表面にもシリサイド層21s、21d、22s、22dを形成する。その後に、不要な金属を除去する。これにより、上記の第1、第3のMOSトランジスタ4a、4bの基本的な構造を完成させる。さらに、MOSトランジスタ4a、5a及び素子分離層12の上に保護絶縁膜23としてシリコン窒化膜をCVD法により例えば約20nmの厚さに形成する。次に、図8aに示す構造を形成するまでの工程について説明する。まず、保護絶縁膜23の上に、第1の層間絶縁膜24としてCVD法によりシリコン酸化膜を例えば約1μmの厚さに形成する。さらに、フォトリソグラフィとこれに続くエッチングにより、第1層間絶縁膜24及び保護膜23のうちn型ソース/ドレイン領域18s、18d、19s、19dの上にコンタクトホールを形成する。続いて、コンタクトホール内に、バリア膜として窒化チタンTiN膜をスパッタ法により形成し、さらに主導体膜としてタングステンをCVD法により埋め込む。その後に、第1層間絶縁膜24上のバリア膜及び主導体膜を化学機械研磨CMP法により除去する。これにより、それぞれのコンタクトホール内に残されたバリア膜及び主導体膜をコンタクトプラグ25s、25d、26s、26dとして使用する。さらに、コンタクトプラグ25s、25d、26s、26d及び第1層間絶縁膜24の上に、酸化防止膜27としてシリコン酸化膜、シリコン窒化酸化膜をそれぞれ例えば約130nm、約100nmの厚さとなるようにCVD法により形成する。その後に、酸化防止膜27上に、下地絶縁膜28としてアルミナAl2O3膜をスパッタ法により例えば約20nmの厚さに形成する。次に、図8bに例示する構造を形成するまでの工程を説明する。まず、下地絶縁膜28の上に、下部電極膜29、強誘電体膜30を順に形成する。下部電極膜29として、例えばプラチナPt膜をスパッタ法により例えば約150nmの厚さに形成する。また、強誘電体膜30として、Pb、Zr、Ti、酸素を含むペロブスカイト構造の膜、例えばPLSZT膜をRFスパッタ法により約140nmの厚さに形成する。強誘電体膜30として、その他の強誘電体材料、例えばビスマス系材料膜、チタン酸バリウ膜を形成してもよい。続いて、強誘電体膜30を酸素含有雰囲気中でRTA処理を施し、強誘電体膜30を結晶化する。さらに、強誘電体膜30上に、例えば導電性酸化物であるIrO2を材料とする上部電極層31を反応性スパッタ法により約250nmの厚さに形成する。なお、上部電極層31の材料として、IrO2の代わりにIr、Ru、RuO2、SrRuO3、その他の導電性酸化物やこれらの積層構造としても良い。次に、図8cに例示する構造を形成するまでの工程を説明する。まず、リソグラフィー及びそれに続くドライエッチングにより上部電極膜31を複数の電極形状に加工して、キャパシタ用の上部電極31a、31bのパターンを形成する。続いて、下地絶縁膜28、強誘電体膜30及び下部電極膜29をリソグラフィー及びそれに続くドライエッチングにより加工して、プレート線PLを兼ねたキャパシタ用の下部電極29a、29bを形成する。各々の下部電極29a、29bは、その上方に複数の上部電極31a、31bが重ねられるストライプ形状を有している。第1のメモリセルアレイ領域2内の下部電極29aは、第1のMOSトランジスタ4aの側方の素子分離層12の上方に形成され、強誘電体膜30及び上部電極31aとともに第1の強誘電体キャパシタ4bとなる。同様に、第2のメモリセルアレイ領域3内の下部電極29bは、第3のMOSトランジスタ5aの横の素子分離層12の上方に形成され、強誘電体膜30及び上部電極31bとともに第3の強誘電体キャパシタ5bとなる。その後に、成膜、エッチングにより受けた第1の強誘電体キャパシタ4b、第3の強誘電体キャパシタ5bのダメージをなくすために、回復アニールを施す。回復アニールとして、アニール炉内の酸素雰囲気中において約650°Cの温度で40分間のファーネスアニールを行う。この後に、第1の強誘電体キャパシタ4b、第3の強誘電体キャパシタ5b及び酸化防止膜27の上に、保護膜32として例えばスパッタ法によりアルミナ膜を約20nmの厚さに形成する。さらに、強誘電体キャパシタ4b、5bを覆うように、保護膜32及び下地絶縁膜28の上に第2層間絶縁膜33を形成する。ここで、第2層間絶縁膜33として、例えばTEOSを使用するプラズマCVD法によりシリコン酸化膜を形成する。また、CMPにより第2層間絶縁膜33の表面を研磨する。CMPの後に、第2層間絶縁膜33の脱水を目的として、例えばN2Oのプラズマアニール処理を施してもよい。さらに、第2層間絶縁膜33上に酸化防止膜34としてシリコン窒化膜をCVD法により形成し、さらにその上に配線用下地絶縁膜35としてシリコン酸化膜をCVD法により形成する。次に、図9aに例示する構造を形成する工程について説明する。まず、配線用下地絶縁膜35、酸化防止膜34、第2層間絶縁膜33及び保護膜32をパターニングし、第1、第3の強誘電体キャパシタ4b、5bの下部電極29a、29bおよび上部電極31a、31bに達するコンタクトホール3を形成する。その後に、例えば、酸素含有雰囲気中でアニール回復アニールを行い、これまでのエッチングプロセス等により劣化した強誘電体キャパシタ特性を回復させる。さらに、配線用下地絶縁膜35、酸化防止膜34、第2層間絶縁膜33、保護膜32及び酸化防止膜27をパターニングし、第1、第2のメモリセルアレイ領域2、3内のぞれぞれのコンタクトプラグ25s、25d、26s、26dの上にビアホールを形成する。続いて、第1、第2のメモリセルアレイ領域2、3内のビアホールの内面に例えばスパッタ法を用いてTiN膜を形成し、さらに、CVD法を用いて主導体膜としてタングステン膜をビアホールに埋め込む。その後、第2層間絶縁膜33上のTiN膜及びタングステン膜をCMPで除去することにより、コンタクトホールに残されたTiN膜及びタングステン膜をそれぞれビアプラグ36a~36hとして使用する。次に、図9bに例示する構造を形成するまでの工程を説明する。まず、第2層間絶縁膜33とビアプラグ36a~36hの上に、例えばTi/TiN膜、アルミニウム-銅合金膜AlCu膜、およびTi/TiN膜をそれぞれ順に積層し、これらをパターニングして第1層目の配線37a、37c、37e、37f、導電性パッド37b、37dを形成する。この場合、第1のMOSトランジスタ4aの一方のソース/ドレイン領域18dは、コンタクトプラグ25d、ビアプラグ36c、第1層目の配線37a及びビアプラグ36aを介して第1の強誘電体キャパシタ4bの上部電極31aに接続される。同様に、第3のMOSトランジスタ5aの一方のソース/ドレイン領域19dは、コンタクトプラグ26d、ビアプラグ36g、第1層目の配線37e及びビアプラグ36eを介して第1の強誘電体キャパシタ5bの上部電極31bに接続される。第1のMOSトランジスタ4aの他方のソース/ドレイン領域18sは、コンタクトプラグ25s、ビアプラグ36dを介して第1層目の導電性パッド37bに接続される。また、第2のMOSトランジスタ5aの他方のソース/ドレイン領域19sは、コンタクトプラグ26s、ビアプラグ36hを介して第1層目の導電性パッド37dに接続される。第1、第3の強誘電体キャパシタ4b、5bの下部電極29a、29b、即ちプレート線PLに接続されたビアプラグ36b、36fは、それぞれ第1層目の配線37c、37fを介して図1に例示の周辺回路10に接続される。続いて、第1層目の配線37a、37c、37e、37f、導電性パッド37b、37d及び第2層間絶縁膜33上に第3層間絶縁膜38を形成し、さらに、第3層間絶縁膜38のうち導電性パッド37b、37d等の上にビアホールを形成し、それらの中に金属膜を充填して第2層目のビアプラグ39a、39bを形成する。さらに、第3層間絶縁膜38上に第2層目の配線40a~40dを形成する。第1のMOSトランジスタ4aの他方のソース/ドレイン領域18sに電気的に接続される第2層目のビアプラグ39aに接続される第2層目の配線40aは、他の配線を介して図1に例示するビット線BL1に接続される。同様に、第3のMOSトランジスタ5aの他方のソース/ドレイン領域19sに電気的に接続される第2層目のビアプラグ39bに接続される第2層目の配線40cは、他の配線を介してビット線BL3に接続される。その後に、第2層目の配線40a~40d及び第3層間絶縁膜38の上に、第4層間絶縁膜41を形成し、その中にビアプラグ不図示を形成した後に、第4層間絶縁膜41の上に第3層目の配線42a~42dを形成する。さらに、同様にして、第5層間絶縁膜43、第4層目の配線44a、44b、第6層間絶縁膜45、第5層目の配線46、46b、第6層層間絶縁膜47、カバー膜48等を形成する。以上のように、第3のMOSトランジスタ5aの閾値電圧調整用の不純物の濃度を一部領域で変更する工程を加えるだけで、図1に示す半導体記憶装置のメモリセルアレイ領域2、3を形成することができる。上記のメモリセルは2T2C型のメモリセルについて説明したが、MOSトランジスタをメモリの選択素子に使用する1T1C型のメモリセルについても同様に適用することができる。即ち、セキュアデータ記憶用のメモリセルアレイ領域と通常のデータ記憶用のメモリセルアレイ領域について、各々のMOSトランジスタの閾値を異ならせることにより、通常のデータの読み出し時、書き込み時にセキュアデータが消去されやすくすることができる。また、上記実施形態では、強誘電体キャパシタとしてプレーナ型を使用したが、スタック型を使用してもよい。さらに、上記の半導体装置は、半導体記憶装置とロジック装置が混載されているシステムLSIであってもよい。ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。次に、本発明の実施形態について特徴を付記する。付記1第1トランジスタと、前記第1トランジスタに接続される第1キャパシタとを有する第1メモリセルを含む第1メモリセルアレイと、前記第1トランジスタよりもオフ電流が高い第2トランジスタと、前記第2トランジスタに接続される第2キャパシタとを有する第2メモリセルを含む第2メモリセルアレイと、を有する半導体装置。付記2前記第1トランジスタは第1導電型の第1のMOSトランジスタであり、前記第2トランジスタは第1導電型の第2のMOSトランジスタであることを特徴とする付記1に記載の半導体装置。付記3前記第2のMOSトランジスタのゲート電極の下方の第1の半導体領域のうち少なくとも一部領域内に導入される第2導電型不純物の第1ドーズ量は、前記第1のMOSトランジスタのゲート電極の下方の第2の半導体領域内に導入される第2導電型不純物の第2ドーズ量よりも低いことを特徴とする付記2に記載の半導体装置。付記4前記第1導電型はn型であり、前記第2導電型不純物はp型不純物である付記3に記載の半導体装置。付記5前記第1キャパシタと前記第2キャパシタはそれぞれ強誘電体キャパシタであることを特徴とする付記1乃至付記4のいずれか1つに記載の半導体装置。付記6前記第1メモリセルは、前記第1トランジスタに接続される前記第1キャパシタの他に、第3トランジスタに接続される第3キャパシタを有し、前記第2メモリセルは、前記第2トランジスタに接続される前記第2キャパシタの他に、第4トランジスタに接続される第4キャパシタを有することを特徴とする付記1乃至付記5のいずれか1つに記載の半導体装置。付記7前記第1トランジスタは、第1ワード線と前記第1キャパシタの一方の電極に接続され、前記第3トランジスタは、前記第1ワード線と前記第3キャパシタの一方の電極に接続され、前記第2トランジスタは、第2ワード線と前記第2キャパシタの一方の電極の間に接続され、前記第4トランジスタは、前記第2ワード線と前記第4キャパシタの一方の電極に接続され、前記第1キャパシタ、前記第2キャパシタ、前記第3キャパシタ及び前記第4キャパシタのぞれぞれの他方の電極は同じプレート線に接続されることを特徴とする付記1乃至付記6に記載の半導体装置。付記8半導体基板の第1トランジスタ形成領域の第1ゲート電極形成領域内に電圧調整用の一導電型不純物を第1ドーズ量で導入する工程と、前記半導体基板の第2トランジスタ形成領域の第2ゲート電極形成領域の下の少なくとも一部領域内に、前記第1ドーズ量よりも低い第2ドーズ量で前記一導電型不純物を導入する工程と、前記第1トランジスタ形成領域内の前記第1ゲート電極形成領域の上方に第1ゲート電極を形成する工程と、前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域の上方に第2ゲート電極を形成する工程と、前記第1トランジスタ形成領域内の前記第1ゲート電極の両側に第1のソース/ドレイン領域を形成する工程と、前記第2トランジスタ形成領域内の前記第2ゲート電極の両側に第2のソース/ドレイン領域を形成する工程と、前記半導体基板の上方に、前記第1のソース/ドレイン領域の一方に接続される第1キャパシタを形成する工程と、前記半導体基板の上方に、前記第2のソース/ドレイン領域の一方に接続される第2キャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法。付記9前記第1トランジスタ形成領域内の前記第1ゲート電極形成領域に導入される前記一導電型不純物は、前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域のうち前記一部領域とは別の領域にも前記第1ドーズ量で導入されることを特徴とする付記8に記載の半導体装置の製造方法。付記10前記前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域のうち前記一部領域はマスクによって覆われることを特徴とする付記9に記載の半導体装置の製造方法。付記11前記第1キャパシタと前記第2キャパシタは、それぞれ強誘電体キャパシタであることを特徴とする付記7乃至付記10のいずれかに記載の半導体装置の製造方法。