外部電源電圧に基づいて半導体メモリを駆動する内部電源電圧を生成する半導体メモリの内部電源電圧生成回路であって、前記外部電源電圧を昇圧した昇圧電圧を前記内部電源電圧として出力ラインを介して前記半導体メモリに供給する第1昇圧部と、前記出力ラインに一端が接続されているコンデンサと、前記コンデンサの他端に基準低電位を印加しつつ前記出力ラインに前記外部電源電圧を印加することにより前記コンデンサを充電する充電動作を為し、前記内部電源電圧が閾値電圧より低い場合に前記コンデンサの他端に前記外部電源電圧を印加することにより前記コンデンサの他端の電位を上昇させる昇圧駆動制御回路と、を含む第2昇圧部と、を有することを特徴とする半導体メモリの内部電源電圧生成回路。前記半導体メモリに供給されるアドレスデータのアドレス変化の周期が閾値期間よりも短いか否かを判定するアドレス周期判定部を更に備え、前記昇圧駆動制御回路は、前記アドレス周期判定部によって前記アドレス変化の周期が前記閾値期間よりも短いと判定された場合に前記充電動作を為すことを特徴とする請求項1記載の半導体メモリの内部電源電圧生成回路。前記昇圧駆動制御回路は、前記アドレス周期判定部によって前記アドレス変化の周期が前記閾値期間よりも短いと判定され且つ前記内部電源電圧が前記閾値電圧より低い場合に前記充電動作を為すことを特徴とする請求項2記載の半導体メモリの内部電源電圧生成回路。前記第1昇圧部は、前記内部電源電圧が前記閾値電圧より高い第2の閾値電圧より低い場合に前記昇圧電圧の生成を行うことを特徴とする請求項3に記載の半導体メモリの内部電源電圧生成回路。前記第1昇圧部は、前記内部電源電圧が前記閾値電圧より低い場合に前記昇圧電圧の生成を行うことを特徴とする請求項2に記載の半導体メモリの内部電源電圧生成回路。前記昇圧駆動制御回路は、前記内部電源電圧が前記閾値電圧より低い場合に前記充電動作を為すことを特徴とする請求項1記載の半導体メモリの内部電源電圧生成回路。前記第1昇圧部は、前記内部電源電圧が前記閾値電圧より高い第2の閾値電圧より低い場合に前記昇圧電圧の生成を行うことを特徴とする請求項6に記載の半導体メモリの内部電源電圧生成回路。外部電源電圧に基づいて半導体メモリを駆動する内部電源電圧を生成する半導体メモリの内部電源電圧生成方法であって、前記外部電源電圧を昇圧して昇圧電圧を生成しこれを前記内部電源電圧として出力ラインを介して前記半導体メモリに供給しつつ、前記内部電源電圧が閾値電圧より低い場合には、アドレスデータのアドレス変化に応じて、前記出力ラインに一端が接続されているコンデンサを充電し、その後に前記コンデンサの他端に所定の高電位を印加することにより前記出力ライン上の電圧を昇圧することを特徴とする半導体メモリの内部電源電圧生成方法。本発明は、アクセス保証されている規定の最小サイクルよりも短いアドレス周期でのデータ読出動作から、規定の最小サイクルでのデータ読出動作への移行時におけるアクセス遅延を短縮することが可能な半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法を提供することを目的とする。本発明に係る半導体メモリの内部電源電圧生成回路は、外部電源電圧に基づいて半導体メモリを駆動する内部電源電圧を生成する半導体メモリの内部電源電圧生成回路であって、前記外部電源電圧を昇圧した昇圧電圧を前記内部電源電圧として出力ラインを介して前記半導体メモリに供給する第1昇圧部と、前記出力ラインに一端が接続されているコンデンサと、前記コンデンサの他端に基準低電位を印加しつつ前記出力ラインに前記外部電源電圧を印加することにより前記コンデンサを充電する充電動作を為し、前記内部電源電圧が閾値電圧より低い場合に前記コンデンサの他端に前記外部電源電圧を印加することにより前記コンデンサの他端の電位を上昇させる昇圧駆動制御回路と、を含む第2昇圧部と、を有する。又、本発明に係る半導体メモリの内部電源電圧生成方法は、外部電源電圧に基づいて半導体メモリを駆動する内部電源電圧を生成する半導体メモリの内部電源電圧生成方法であって、前記外部電源電圧を昇圧して昇圧電圧を生成しこれを前記内部電源電圧として出力ラインを介して前記半導体メモリに供給しつつ、前記内部電源電圧が閾値電圧より低い場合には、アドレスデータのアドレス変化に応じて、前記出力ラインに一端が接続されているコンデンサを充電し、その後に前記コンデンサの他端に所定の高電位を印加することにより前記出力ライン上の電圧を昇圧する。本発明においては、外部電源電圧を昇圧することによりこの外部電源電圧よりも高い電圧値を有する内部電源電圧を生成し、これを出力ラインを介して半導体メモリに供給しつつ、出力ラインに一端が接続されているコンデンサを充電し、内部電源電圧が閾値電圧より低い場合にこのコンデンサの他端に外部電源電圧を印加することにより出力ライン上の内部電源電圧を上昇させるようにしている。従って、ダミーリード動作等により、アクセス保証されているアドレス周期より短いアドレス周期で半導体メモリに対するアクセスが為されたが故に消費電流が増大し、内部電源電圧値が所定の基準電圧を下回るようになっても、この内部電源電圧を基準電圧よりも高い電圧にすることが可能となる。これにより、ダミーリード動作の状態から通常のデータ読出動作への移行時における、内部電源電圧の低下に伴うアクセス遅延を短縮させることが可能となる。本発明においては、外部電源電圧を昇圧して昇圧電圧を生成しこれを内部電源電圧として出力ラインを介して半導体メモリに供給しつつ、出力ラインに一端が接続されているコンデンサの他端に基準低電位を印加すると共にこの出力ラインに外部電源電圧を印加することによりコンデンサを充電し、内部電源電圧が閾値電圧より低い場合にこのコンデンサの他端に外部電源電圧を印加することにより出力ライン上の内部電源電圧を上昇させる。図2は、半導体チップに構築されている半導体メモリの概略構成を示すブロック図である。図2において、EEPROM構成のメモリセルアレイ4には、複数のデータラインDLと、複数のワードラインWLとが互いに交叉して形成されている。データラインDL及びワードラインWLによる各交叉部には、データ記憶が為されるメモリセル図示せぬが形成されている。メモリセル駆動部5は、アドレスデータをデコードすることによりこのアドレスデータによって示される番地に対応したワードラインWLを選出し、このワードラインWLに所定のワードライン駆動電圧を印加する。この際、読出動作時には、メモリセル駆動部5は、データラインDL各々に送出された電流に基づき各メモリセルから読み出された情報データを復元しこれを出力する。又、書込動作時には、メモリセル駆動部5は、書き込むべき情報データに対応したデータライン駆動電圧を複数のデータラインDL各々に印加する。更に、メモリセル駆動部5は、上述した如きアドレスデータの変化に伴い、選出対象となるワードラインWLが切り替わる度に、論理レベル0から論理レベル1の状態に遷移し再び論理レベル0の状態に戻るパルス状のアドレス変化信号ACを生成し、これを内部電源電圧生成部10に供給する。内部電源電圧生成部10は、チップ外部から供給された外部電源電圧VCCに基づき、この外部電源電圧VCCよりも高電圧の内部電源電圧Vbstを生成し、これをメモリセル駆動部5に供給する。メモリセル駆動部5は、かかる内部電源電圧Vbstに基づいて、上記した如きワードライン駆動電圧及びデータライン駆動電圧の生成を行う。図3は、内部電源電圧生成部10の構成を示すブロック図である。図3において、電圧センサ11は、出力ラインLout上に生成された内部電源電圧Vbstと所定の閾値電圧である基準電圧Vaとの大小比較を行い、内部電源電圧Vbstが基準電圧Vaよりも高い場合には論理レベル0、低い場合には昇圧動作を実施させるべき論理レベル1の昇圧イネーブル信号ENを生成し、これを発振回路12及びブースト回路17に供給する。発振回路12は、昇圧イネーブル信号ENが論理レベル1の状態にある間にだけ発振動作を行うことにより、論理レベル1の状態及び論理レベル0の状態を所定周期毎に交互に繰り替えす発振信号OSCを生成し、これをチャージポンプ回路13に供給する。尚、発振回路12は、昇圧イネーブル信号ENが論理レベル0の状態にある間はその発振動作を停止させ、所定の一定値をチャージポンプ回路13に供給する。図4は、チャージポンプ回路13の内部構成の一例を示す回路図である。図4に示す一例では、チャージポンプ回路13は、ダイオードD1~D3と、コンデンサC1~C3と、インバータIV1、IV2とを有する。ダイオードD1~D3は、互いに直列に接続されており、初段のダイオードD1には外部電源電圧VCCが固定供給されている。インバータIV1は、上記発振信号OSCの論理レベルを反転させた反転発振信号をコンデンサC1の一端及びインバータIV2に供給する。コンデンサC1の他端はダイオードD1の出力端子に接続されている。インバータIV2は、この反転発振信号の論理レベルを反転させた発振信号をコンデンサC2の一端に供給する。コンデンサC2の他端はダイオードD2の出力端子に接続されている。ダイオードD3の出力端子にはその一端が、基準低電位としての接地電位VSS例えば0ボルトに設定されているコンデンサC3の他端が接続されている。かかる構成により、発振回路12から供給された発振信号OSCに応じた電荷がコンデンサC1~C3の夫々に順に転送され蓄積されて行く。これにより、外部電源電圧VCCを昇圧させてこのVCCよりも高い内部電源昇圧Vbstが生成され、これがダイオードD3を介して出力ラインLout上に送出される。遅延回路14は、メモリセル駆動部5から供給されたアドレス変化信号ACにおける信号レベルの立ち下がり部のタイミングだけを所定の遅延時間Dly3だけ遅延させたものを、遅延アドレス変化信号ACDとしてナンドゲート16に供給する。すなわち、遅延回路14は、アドレス変化信号ACのパルス幅WTを遅延時間Dly3だけ拡張したものを遅延アドレス変化信号ACDとする。ADD周期判定回路15は、アドレス変化信号ACによるパルス周期がアクセス保証されている最小アドレス周期Tc1よりも短い場合には論理レベル1、長い場合には論理レベル0の周期判定信号CYJを生成しこれをナンドゲート16に供給する。尚、ADD周期判定回路15では、メモリセルアレイ4に対するアクセス時のアドレス周期が最小アドレス周期Tc1よりも短いか否かを判定する為の閾値周期後述するとして、この最小アドレス周期Tc1よりも短く、且つダミーリード時に想定されるアドレス周期よりも長いものが用いられる。図5は、ADD周期判定回路15の構成の一例を示す回路図である。図5に示すように、ADD周期判定回路15は、第1遅延部DL1及び第2遅延部DL2を有する。第1遅延部DL1のインバータ151は、メモリセル駆動部5から供給されたアドレス変化信号ACの論理レベルを反転させた反転アドレス変化信号を遅延インバータ152に供給する。遅延インバータ152は、pチャネル型のMOSMetalOxideSemiconductorトランジスタQ1、nチャネル型のMOSトランジスタQ2及び抵抗R1を備える。インバータ151から供給された反転アドレス変化信号は、MOSトランジスタQ1及びQ2各々のゲート端子に供給される。MOSトランジスタQ1のソース端子には外部電源電圧VCCが固定供給されており、そのドレイン端子はラインLA及び抵抗R1を介してMOSトランジスタQ2のドレイン端子に接続されている。MOSトランジスタQ2のソース端子には接地電位VSSが固定供給されている。かかる構成により遅延インバータ152は、インバータ151から供給された反転アドレス変化信号の論理レベルを反転させたアドレス変化信号をラインLAを介してインバータ153に供給する。尚、ラインLAには、nチャネル型のMOSトランジスタ154のゲート端子が接続されている。このMOSトランジスタ154のソース端子及びドレイン端子各々には接地電位VSSが固定供給されている。すなわち、MOSトランジスタ154は、その一端がラインLAに接続されており、その他端が接地されているコンデンサとして作用する。遅延インバータ152のMOSトランジスタQ2及びラインLA間には抵抗R1が設けられているので、この遅延インバータ152からラインLA上に送出されたアドレス変化信号におけるレベル立ち下がり部での時間経過に伴うレベル推移は緩やかなものとなる。インバータ153は、ラインLAを介して供給されたアドレス変化信号の論理レベルを反転させた信号をインバータ155に供給する。インバータ155は、インバータ153から供給された信号の論理レベルを反転させた信号を第1遅延アドレス変化信号DA1とし、これをラインLBを介して次段の第2遅延部DL2に供給する。かかる構成により、第1遅延部DL1は、上記したアドレス変化信号ACに対し、その信号レベルの立ち下がり部を所定の遅延時間Dly1だけ遅延させたものを第1遅延アドレス変化信号DA1として出力する。この際、アドレス変化信号ACのパルス幅WTに遅延時間Dly1を加算したものが、メモリセルアレイ4に対するアクセス時のアドレス周期が最小アドレス周期Tc1よりも短いか否かを判定する為の閾値周期WTDly1となる。第2遅延部DL2の遅延インバータ156は、上記した遅延インバータ152と同一の内部構成を有し、第1遅延部DL1から供給された第1遅延アドレス変化信号DA1の論理レベルを反転させた信号をラインLCを介してインバータ157に供給する。尚、ラインLCには、nチャネル型のMOSトランジスタ158及び159各々のゲート端子が接続されている。MOSトランジスタ158及び159各々のソース端子及びドレイン端子には接地電位VSSが固定供給されている。よって、MOSトランジスタ158及び159の各々は、その一端がラインLCに接続されており、その他端が接地されているコンデンサとして作用する。インバータ157は、遅延インバータ156から供給された信号の論理レベルを反転させた信号を周期判定信号CYJとして、図3に示すナンドゲート16に供給する。かかる構成により、第2遅延部DL2は、上記第1遅延アドレス変化信号DA1の信号レベルの立ち上がり時点から所定の遅延時間Dly2だけ経過する時点までの間に、このDA1が論理レベル0の状態になっている場合には、アドレス周期Tcycが最小アドレス周期Tc1より長周期であることを示す論理レベル0の周期判定信号CYJを生成する。尚、遅延時間Dly2は、閾値周期WTDly1よりも大である。一方、第1遅延アドレス変化信号DA1の信号レベルの立ち上がり時点から遅延時間Dly2経過後も、この第1遅延アドレス変化信号DA1が論理レベル1の状態を維持している場合には、第2遅延部DL2は、アドレス周期Tcycが最小アドレス周期Tc1より短周期であることを示す論理レベル1の周期判定信号CYJを生成する。以下に、図5に示す構成からなるADD周期判定回路15の内部動作について、図6及び図7を参照しつつ説明する。先ず、メモリセルアレイ4に対する読出動作時にはアドレスが変化する度に、図6又は図7に示す如きパルス状のアドレス変化信号ACがメモリセル駆動部5から供給される。このアドレス変化信号ACの論理反転信号が第1遅延部DL1の遅延インバータ152に供給される。これにより、第1遅延部DL1の遅延インバータ152及びコンデンサとしてのMOSトランジスタ154は、図6又は図7に示すように、アドレス変化信号ACのパルス幅WTの期間に亘り外部電源電圧VCCの状態を維持した後、その信号レベルが時間経過と共に徐々に低下するアドレス変化信号をラインLAに送出する。ここで、図6に示すように、アドレスアクセス周期Tcycが閾値周期WTDly1より長い場合には、このアドレスアクセス周期Tcyc内において、アドレス変化信号ACの立ち上がり時点から、閾値周期WTDly1の経過後にラインLA上のアドレス変化信号のレベルが論理閾値THを下回る。よって、インバータ153及び155は、図6に示す如く、ラインLA上のアドレス変化信号のレベルが論理閾値THより大なる区間では論理レベル1、論理閾値THより小なる区間では論理レベル0を有する第1遅延アドレス変化信号DA1をラインLBに送出する。かかる第1遅延アドレス変化信号DA1に応じて、ラインLC上には、図6に示す如く、この第1遅延アドレス変化信号DA1が論理レベル0の状態にある間は外部電源電圧VCCの状態となる一方、論理レベル1の状態にある間はその信号レベルが徐々に低下する信号が送出される。尚、図6に示すように、ラインLCに送出された信号レベルは閾値周期WTDly1毎に最大レベルの状態に戻るので、論理閾値THを下回る状態にはならない。よって、この際、インバータ157は、アドレスアクセス周期Tcycが最小アドレス周期Tc1より長いことを示す論理レベル0の周期判定信号CYJを出力する。一方、図7に示すように、アドレスアクセス周期Tcycが閾値周期WTDly1より短い場合には、このアドレスアクセス周期Tcyc内においてラインLA上のアドレス変化信号のレベルが論理閾値THを下回ることは無い。よって、この際、インバータ153及び155は、図7に示す如く、論理レベル1固定の第1遅延アドレス変化信号DA1をラインLBに送出する。かかる第1遅延アドレス変化信号DA1に応じて、ラインLC上には、図7に示す如く、この第1遅延アドレス変化信号DA1が論理レベル1の状態にある間に亘り、信号レベルが徐々に低下する信号が送出される。この際、第1遅延アドレス変化信号DA1の立ち上がり時点から遅延時間Dly2を経過した時点TKでラインLC上の信号レベルが論理閾値THを下回る。よって、インバータ157は、時点TKにおいて、アクセス保証されている最小アドレス周期Tc1よりもアドレスアクセス周期Tcycが短いことを示す論理レベル1の周期判定信号CYJを出力する。このように、ADD周期判定回路15は、メモリセルアレイ4に対するアドレスアクセス周期がアクセス保証されているアドレス周期よりも長い場合には論理レベル0、短い場合には論理レベル1の周期判定信号CYJを生成し、これをナンドゲート16に供給するのである。ナンドゲート16は、周期判定信号CYJが論理レベル1である場合、つまりアドレス周期Tcycが最小アドレス周期Tc1より短周期である場合にだけ、遅延回路14によって遅延時間Dly3の分だけパルス幅の拡張が為された遅延アドレス変化信号ACDの反転信号をブーストイネーブル信号BSEとしてブースト回路17に供給する。図8は、ブースト回路17の内部構成の一例を示す図である。図8において、ナンドゲート35は、電圧センサ11から供給された昇圧イネーブル信号ENとナンドゲート16から供給されたブーストイネーブル信号BSEとの論理積の論理反転信号をチャージ駆動信号PGとしてpチャネル型のMOSトランジスタ33のゲート端子に供給する。MOSトランジスタ33のソース端子には外部電源電圧VCCが印加されており、そのドレイン端子はラインLLを介してnチャネル型のMOSトランジスタ34のドレイン端子に接続されている。ラインLLは急速充電用のコンデンサ37を介して出力ラインLoutに接続されている。MOSトランジスタ33は、ブーストイネーブル信号BSE及び昇圧イネーブル信号ENが共に論理レベル1である間に限りオン状態となり、外部電源電圧VCCをラインLL上に印加する。MOSトランジスタ34のソース端子は接地電位VSSに設定されており、そのゲート端子には、インバータ36から供給されたディスチャージ駆動信号NGが供給されている。インバータ36は、ブーストイネーブル信号BSEの論理レベルを反転させた信号を上記ディスチャージ駆動信号NGとしてMOSトランジスタ34のゲート端子に供給する。MOSトランジスタ34は、このディスチャージ駆動信号NGが論理レベル1である場合に限りオン状態となり、接地電位VSSをラインLL上に印加する。レベルシフタ31は、ブーストイネーブル信号BSEが論理レベル0にある間は接地電位VSSを有する出力駆動信号DRVGをpチャネル型のMOSトランジスタ32のゲート端子に供給する。一方、ブーストイネーブル信号BSEが論理レベル1にある間は、レベルシフタ31は、出力ラインLout上の内部電源電圧Vbstを有する出力駆動信号DRVGをMOSトランジスタ32のゲート端子に供給する。MOSトランジスタ32のソース端子には外部電源電圧VCCが印加されており、そのドレイン端子は上記した出力ラインLoutに接続されている。MOSトランジスタ32は、出力駆動信号DRVGが接地電位VSSの状態にある場合に限りオン状態となり、外部電源電圧VCCをラインLL上に印加する。次に、図3に示される内部電源電圧生成部10の動作について説明する。メモリセルアレイ4に対する読出動作に伴い、メモリセル駆動部5は、その読出アドレスが変化する度に、図6又は図7に示す如きパルス幅WTを有するアドレス変化信号ACを内部電源電圧生成部10の遅延回路14及びADD周期判定回路15に供給する。この際、アドレス変化信号ACに基づく読出アドレスのアドレスアクセス周期Tcycがアクセス保証されている最小アドレス周期Tc1よりも長い場合、つまりアクセス保証範囲内にある場合には、論理レベル0の周期判定信号CYJがナンドゲート16に供給される。よって、ブースト回路17による昇圧動作を停止することを示す論理レベル1のブーストイネーブル信号BSEに応じて、このブースト回路17は昇圧動作を停止する。これにより、内部電源電圧生成部10は、チャージポンプ回路13によって生成された内部電源電圧Vbstのみを出力ラインLoutを介してメモリセル駆動部5に供給する。一方、アドレス変化信号ACに基づく読出アドレスのアドレスアクセス周期Tcycがアクセス保証されている最小アドレス周期Tc1よりも短い場合、つまりアクセス保証範囲外にある場合には、図7に示す如き論理レベル1の周期判定信号CYJがナンドゲート16に供給される。よって、この周期判定信号CYJが論理レベル1の状態にある間は、図7に示すように、遅延回路14によって遅延時間Dly3の分だけパルス幅の拡張が為された遅延アドレス変化信号ACDの反転信号がブーストイネーブル信号BSEとしてブースト回路17に供給される。ここで、図7に示すように、ブーストイネーブル信号BSEが論理レベル0の状態にある間は、ブースト回路17のMOSトランジスタ32及び34がオン状態、MOSトランジスタ33がオフ状態となる。これにより、接地電位VSSがラインLLを介してコンデンサ37に供給されるので、その供給開始時点において、コンデンサ37に接続されている出力ラインLout上の内部電源電圧Vbstは図7に示す如く急激に低下する。しかしながら、同時に、レベルシフタ31から供給された、接地電位VSSを有する出力駆動信号DRVGに応じてMOSトランジスタ32がオン状態となり、出力ラインLoutが外部電源電圧VCCによってプルアップされる。これにより、出力ラインLout上の内部電源電圧Vbstのレベルは、図7に示す如く徐々に上昇して外部電源電圧VCCのレベルに到達する。尚、この間、ラインLLには接地電位VSSが供給され、出力ラインLoutには外部電源電圧VCCが供給されていることから、コンデンサ37が急速に充電される。その後、ブーストイネーブル信号BSEが論理レベル0から論理レベル1に遷移すると、MOSトランジスタ32には内部電源電圧Vbstを有する出力駆動信号DRVGが供給され、MOSトランジスタ34には論理レベル0のディスチャージ駆動信号NGが供給される。これにより、これらMOSトランジスタ32及び34は共にオフ状態となる。その後、内部電源電圧Vbstが所定の基準電圧Vaを下回ったが故に昇圧動作を実施させることを促す論理レベル1の昇圧イネーブル信号ENが供給されると、論理レベル0のチャージ駆動信号PGに応じてMOSトランジスタ33がオン状態となり、外部電源電圧VCCがラインLLに印加される。その一端が出力ラインLoutに接続されているコンデンサ37の他端に外部電源電圧VCCが印加されたことにより、先に充電された電荷を保存するが如くコンデンサ37の一端に接続されている出力ラインLout上の内部電源電圧Vbstのレベルが上昇し、アドレス変化時点、つまり遅延アドレス変化信号ACのレベル立ち上がり時点から期間Ts経過後には、上記した基準値Vaを上回るようになる。尚、図7に示す如き遅延アドレス変化信号ACDのパルス幅WTDly3は、通常の読出動作時のアドレスアクセスに十分間に合う長さであり、且つMOSトランジスタ32及び34を共にオン状態に設定することによって実施されるコンデンサ37の充電が十分に為される期間に設定する。以上の如く、図3に示す内部電源電圧生成部10においては、チャージポンプ回路13によって外部電源電圧VCCを昇圧しこのVCCよりも高い内部電源電圧Vbstを出力ラインLoutを介して送出するにあたり、先ずメモリセルアレイ4のアクセス時におけるアドレス周期Tcycがアクセス保証する最小アドレス周期Tc1より短いか否かを判定する。この際、アドレス周期Tcycが最小アドレス周期Tc1より短いと判定された場合にブースト回路17を動作させて内部電源電圧Vbstの電圧値を以下の如く昇圧させる。すなわち、先ず、アドレス変化に応じて、MOSトランジスタ32及び34を所定期間WTDly3に亘りオン状態にすることにより、コンデンサ37を急速充電する。かかる急速充電により、内部電源電圧Vbstの電圧値は徐々に上昇し外部電源電圧VCCに到る。そして、所定期間WTDly3経過後、内部電源電圧Vbstの電圧値が基準電圧値Vaより低い場合には、MOSトランジスタ33をオン状態に設定する。これにより、その一端が出力ラインLoutに接続されているコンデンサ37の他端に外部電源電圧VCCを印加し、先に充電された電荷を保存するようにコンデンサ37の一端に接続されている出力ラインLout上の内部電源電圧Vbstの電圧値を更に昇圧させ、基準電圧値Vaよりも高い電圧に到らせるのである。よって、ダミーリード動作等により、アクセス保証されているアドレス周期より短いアドレス周期でメモリセルアレイに対するアクセスが為されたが故に消費電力が増大し、内部電源電圧Vbstの電圧値が所定の基準電圧Vaより下回ってしまっても、この内部電源電圧Vbstの電圧値を基準電圧Vaよりも高い電圧にすることが可能となる。これにより、ダミーリード動作の状態から通常のデータ読出動作への移行時における、内部電源電圧の低下に伴うアクセス遅延を短縮させることが可能となる。尚、上記実施例においては、メモリセルアレイ4のアクセス時におけるアドレス周期Tcycがアクセス保証する最小アドレス周期Tc1より短いか否かにより、ブースト回路17の動作及び非動作を切り替えるようにしているが、内部電源電圧Vbstの電圧値に基づきこの切り替えを行うようにしても良い。図9は、かかる点に鑑みて為された内部電源電圧生成部10の他の内部構成を示すブロック図である。尚、図9に示す構成においては、図3に示される内部電源電圧生成部10中からADD周期判定回路15を省き、電圧センサ20を追加した点を除く他の機能モジュール各々の動作については、図3に示されるものと同一である。つまり、図9に示す構成では、ADD周期判定回路15から送出された周期判定信号CYJに代えて、電圧センサ20から送出された昇圧イネーブル信号EN2をナンドゲート16に供給し、電圧センサ11から送出された昇圧イネーブル信号ENに代えて昇圧イネーブル信号EN2をブースト回路17に供給するようにしている。この際、電圧センサ20は、出力ラインLout上に生成された内部電源電圧Vbstと、閾値電圧としての基準電圧Vbとの大小比較を行い、図10の如く、内部電源電圧Vbstが基準電圧Vbよりも高い場合には論理レベル0、低い場合には昇圧動作を実施させるべき論理レベル1の昇圧イネーブル信号EN2を、ナンドゲート16及びブースト回路17に供給する。尚、基準電圧Vbは、前述した基準電圧Vaよりも低い電圧値である。よって、図9に示す構成によれば、図10に示すように、内部電源電圧Vbstが基準電圧Vbよりも高い場合には論理レベル1となり、低い場合には遅延アドレス変化信号ACDの論理レベルを反転させた信号がブーストイネーブル信号BSEとして、ブースト回路17に供給されるようになる。この際、図10に示すように、ブーストイネーブル信号BSEが論理レベル0の状態にある間は、ブースト回路17のMOSトランジスタ32及び34がオン状態、MOSトランジスタ33がオフ状態となる。これにより、出力ラインLoutにその一端が接続されているコンデンサ37の他端に接地電位VSSが供給されるので、その供給開始時点において、コンデンサ37の一端に接続されている出力ラインLout上の内部電源電圧Vbstは図10に示す如く急激に低下する。しかしながら、同時に、レベルシフタ31から供給された、接地電位VSSを有する出力駆動信号DRVGに応じてMOSトランジスタ32がオン状態となり、出力ラインLoutが外部電源電圧VCCによってプルアップされる。これにより、出力ラインLout上の内部電源電圧Vbstのレベルは、図10に示す如く徐々に上昇して外部電源電圧VCCのレベルに到達する。尚、この間、ラインLLには接地電位VSSが供給され、出力ラインLoutには外部電源電圧VCCが供給されていることから、コンデンサ37が急速に充電される。その後、ブーストイネーブル信号BSEが論理レベル0から論理レベル1に遷移すると、MOSトランジスタ32には内部電源電圧Vbstを有する出力駆動信号DRVGが供給され、MOSトランジスタ34には論理レベル0のディスチャージ駆動信号NGが供給される。これにより、これらMOSトランジスタ32及び34は共にオフ状態となる。その後、内部電源電圧Vbstが基準電圧Vbを下回っているが故に論理レベル1の状態となっている昇圧イネーブル信号EN2に応じてMOSトランジスタ33がオン状態となり、外部電源電圧VCCがラインLLに印加される。これにより、コンデンサ37の他端に外部電源電圧VCCが印加され、先に充電された電荷を保存するようにコンデンサ37の一端に接続されている出力ラインLout上の内部電源電圧Vbstのレベルが上昇し、アドレス変化時点、つまり遅延アドレス変化信号ACのレベル立ち上がり時点から期間Ts経過後には、上記した基準値Vbを上回るようになる。このように、内部電源電圧生成部10として図9に示す構成を採用した場合には、アドレス周期Tcycに拘わらず、内部電源電圧Vbstが所定の基準電圧VbVb<Vaより低い場合に、ブースト回路17のコンデンサ37が急速充電され、内部電源電圧Vbstのレベルが上昇する。よって、アドレス周期Tcycがアクセス保証サイクルよりも短くなってから図7に示す如き遅延時間Dly2が経過した後でないと、コンデンサ37の充電が実施されない図3に示す如き構成を採用した場合に比して、ブースト回路17による昇圧動作の応答が速くなる。すなわち、図9に示す構成によれば、アドレス周期Tcycがアクセス保証サイクルよりも短いが故に、アドレス変化時点から遅延時間Dly2の経過前に内部電源電圧Vbstが基準電圧Vbより低下してしまっても、ブースト回路17による昇圧動作を開始することが可能となるのである。尚、図9に示す構成では、電圧センサ20から送出された昇圧イネーブル信号EN2をブースト回路17に供給しているが、この昇圧イネーブル信号EN2に代えて電圧センサ11から送出された昇圧イネーブル信号ENをブースト回路17に供給するようにしても良い。これにより、ブースト回路17の昇圧動作を担うコンデンサ37が充電を開始するタイミングは、内部電源電圧Vbstが基準電圧Vaを下回った時点となる。また、内部電源電圧生成部10としては、図3に示す構成及び図9に示す構成を併用した、図11に示す如き構成を採用しても良い。要するに、図11に示す内部電源電圧生成部10は、図9に示す構成に図3に示されるADD周期判定回路15を付加し、このADD周期判定回路15から送出された周期判定信号CYJをナンドゲート16に供給するようにしたものである。かかる構成によれば、コンデンサ37が充電を開始するタイミングは、内部電源電圧Vbstが基準電圧Vb以下であり且つアドレス周期Tcycが、Tcyc<WTDly1となった場合に限定される。又、上記実施例においては、アドレス周期Tcycがアクセス保証する最小アドレス周期Tc1より短いか否か、及び/又は内部電源電圧Vbstが基準電圧Vbより低いか否かによって、ブースト回路17の昇圧動作を実行させるか否かを制御するようにしているが、ブースト回路17を常に動作させるようにしても良い。要するに、第1昇圧部発振回路12、チャージポンプ13によって、外部電源電圧を昇圧することにより内部電源電圧Vbstを生成し、これを出力ラインLoutを介してメモリセル駆動部5に供給しつつ、第2昇圧部ブースト回路17によって以下の如き昇圧動作を実行すれば良いのである。すなわち、第2昇圧部の昇圧駆動制御回路MOSトランジスタ32~34により、その一端が出力ラインに接続されているコンデンサ37の他端に基準低電位VSSを印加しつつ出力ラインに外部電源電圧VCCを印加することによりコンデンサを充電する。そして、内部電源電圧が閾値電圧Va、Vbより低い場合にこのコンデンサの他端に外部電源電圧を印加することにより、出力ライン上の内部電源電圧を昇圧するのである。