半導体と、上記半導体上にゲート絶縁膜を介して形成されたゲート電極と、上記半導体上における上記ゲート電極の両側に形成された金属ソースドレイン電極とを備え、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有しており、上記不純物は、上記半導体のバルク中では殆どキャリアを発生しない不純物であることを特徴とする半導体装置。請求項1に記載の半導体装置において、上記不純物は、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に加えて、上記金属ソースドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域にも含まれており、上記不純物の仕事関数は、上記金属ソースドレイン電極の仕事関数よりも小さいことを特徴とする半導体装置。請求項1に記載の半導体装置において、上記不純物は、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に加えて、上記金属ソースドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域にも含まれており、上記不純物の仕事関数は、上記金属ソースドレイン電極の仕事関数よりも大きいことを特徴とする半導体装置。請求項1から請求項3までの何れか一つに記載の半導体装置において、上記不純物の質量数は75よりも大きいことを特徴とする半導体装置。請求項1請求項2および請求項4の何れか一つに記載の半導体装置において、上記不純物は、上記半導体の電子親和力よりも小さいイオン化ポテンシャルを有していることを特徴とする半導体装置。請求項1請求項2請求項4および請求項5の何れか一つに記載の半導体装置において、上記不純物は、セシウムであることを特徴とする半導体装置。請求項1から請求項6までの何れか一つに記載の半導体装置において、上記不純物含有領域の上記金属ソースドレイン電極との界面における上記不純物の濃度は、1×1019cm3以上であることを特徴とする半導体装置。請求項1から請求項7までの何れか一つに記載の半導体装置において、上記不純物含有領域における上記不純物の濃度は、上記不純物含有領域の上記金属ソースドレイン電極との界面よりも深い位置にピークを有していることを特徴とする半導体装置。請求項1から請求項8までの何れか一つに記載の半導体装置において、上記金属ソースドレイン電極は、上記半導体と金属との化合物で構成されていることを特徴とする半導体装置。請求項9に記載の半導体装置において、上記半導体は、シリコンおよびゲルマニウムのうちの少なくとも1つを主成分として含んでおり、上記金属は、ニッケルコバルトチタンエルビウムイッテルビウムおよび白金の元素群うちの1つ以上を含んでいることを特徴とする半導体装置。請求項1から請求項10までの何れか一つに記載の半導体装置において、上記半導体は、絶縁体上に設けられており、上記金属ソースドレイン電極の少なくとも一部は、上記絶縁体に接していることを特徴とする半導体装置。請求項1に記載の半導体装置の製造方法であって、半導体上にゲート絶縁膜を介してゲート電極を形成する工程と、上記半導体の上部における上記ゲート電極の両側に上記不純物を導入して上記不純物含有領域を形成する工程と、上記半導体における上記不純物含有領域上に金属を堆積する工程と、アニールを行って上記半導体と上記金属とを反応させて、上記半導体の上部における上記ゲート電極の両側に上記金属ソースドレイン電極を形成する工程とを備え、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に、上記不純物含有領域を形成することを特徴とする半導体装置の製造方法。請求項12に記載の半導体装置の製造方法において、上記不純物は、セシウムであることを特徴とする半導体装置の製造方法。請求項12あるいは請求項13に記載の半導体装置の製造方法において、上記半導体は、シリコンおよびゲルマニウムのうちの少なくとも1つを主成分として含んでおり、上記金属は、ニッケルコバルトチタンエルビウムイッテルビウムおよび白金の元素群うちの1つ以上を含んでいることを特徴とする半導体装置の製造方法。そこで、この発明の課題は、金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果を効果的に抑制できる半導体装置、および、その製造方法を提供することにある。上記課題を解決するため、この発明の半導体装置は、半導体と、上記半導体上にゲート絶縁膜を介して形成されたゲート電極と、上記半導体上における上記ゲート電極の両側に形成された金属ソースドレイン電極とを備え、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有しており、上記不純物は、上記半導体のバルク中では殆どキャリアを発生しない不純物であることを特徴としている。上記構成によれば、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物領域を有している。したがって、上記半導体‐上記金属ソースドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソースドレイン電極間の抵抗を著しく減少させることができる。さらに、上記不純物は上記半導体のバルク中で殆どキャリアを発生しないので、上記不純物含有領域を上記金属ソースドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソースドレインを形成することができ、極めて浅いソースドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。また、1実施の形態の半導体装置では、上記不純物は、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に加えて、上記金属ソースドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域にも含まれており、上記不純物の仕事関数は、上記金属ソースドレイン電極の仕事関数よりも小さい。この実施の形態によれば、上記金属ソースドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域に、仕事関数が上記金属ソースドレイン電極の仕事関数よりも小さい上記不純物が含まれている。したがって、上記金属ソースドレイン電極の仕事関数を小さくして、電子に対するショットキー障壁高さを更に小さくすることができる。すなわち、N型MOSFETの寄生抵抗を減少させることができる。また、1実施の形態の半導体装置では、上記不純物は、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に加えて、上記金属ソースドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域にも含まれており、上記不純物の仕事関数は、上記金属ソースドレイン電極の仕事関数よりも大きい。この実施の形態によれば、上記金属ソースドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域に、仕事関数が上記金属ソースドレイン電極の仕事関数よりも大きい上記不純物が含まれている。したがって、上記金属ソースドレイン電極の仕事関数を小さくして、正孔に対するショットキー障壁高さを更に小さくすることができる。すなわち、P型MOSFETの寄生抵抗を減少させることができる。また、1実施の形態の半導体装置では、上記不純物の質量数は75よりも大きい。この実施の形態によれば、上記半導体に含まれる上記不純物の導入をイオン注入によって行う場合、上記不純物の質量数は通常のドナー不純物である砒素の質量数75よりも大きいので、同じイオン注入エネルギーにおいて上記砒素よりも浅い領域にイオン注入できる。逆に言えば、同じ深さにイオン注入を行う場合、上記不純物のイオン注入エネルギーを上記砒素のイオン注入エネルギーよりも大きくできるので、イオン電流量を多くすることができ、プロセス時間を短縮することができる。特に、上記不純物によれば、非常に小さいイオン注入エネルギーでイオン注入を行う場合に、十分なドーズ量が確保できないという問題を回避することができる。また、1実施の形態の半導体装置では、上記不純物は、上記半導体の電子親和力よりも小さいイオン化ポテンシャルを有している。この実施の形態によれば、上記不純物のイオン化ポテンシャルは上記半導体の電子親和力よりも小さいので、上記不純物は、上記半導体の伝導帯下端よりも高エネルギー側にエネルギー準位を形成する。そして、この不純物準位から上記金属ソースドレイン電極側に電子が放出されて上記不純物は正にイオン化し、上記不純物がイオン化した領域では、上記半導体のエネルギーバンドが、上記不純物準位と上記金属ソースドレイン電極のフェルミ準位とが一致する程度まで曲げられる。そのため、ショットキー障壁が大きく変調される。したがって、N型MOSFETにおいて、上記半導体‐上記金属ソースドレイン電極間のリーク電流を著しく抑制することができると共に、チャネル‐上記金属ソースドレイン電極間の抵抗を著しく減少させることができる。また、1実施の形態の半導体装置では、上記不純物は、セシウムである。この実施の形態によれば、セシウムのイオン化ポテンシャル389eVは例えばシリコンの電子親和力405eVよりも小さいので、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位を形成する。したがって、容易にショットキー障壁を大きく変調することができる。尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。また、1実施の形態の半導体装置では、上記不純物含有領域の上記金属ソースドレイン電極との界面における上記不純物の濃度は、1×1019cm3以上である。この実施の形態によれば、上記金属ソースドレイン電極との界面での上記不純物の濃度が十分に大きい。そのため、ショットキー障壁が大きく変調され、上記半導体‐上記金属ソースドレイン電極間のリーク電流が著しく抑制されると共に、チャネル‐上記金属ソースドレイン電極間の抵抗が著しく減少される。また、1実施の形態の半導体装置では、上記不純物含有領域における上記不純物の濃度は、上記不純物含有領域の上記金属ソースドレイン電極との界面よりも深い位置にピークを有している。この実施の形態によれば、上記金属ソースドレイン電極の広い範囲を高濃度の不純物領域で覆うことができるので、上記半導体‐上記金属ソースドレイン電極間のリーク電流を効果的に低減することができる。また、1実施の形態の半導体装置では、上記金属ソースドレイン電極は、上記半導体と金属との化合物で構成されている。この実施の形態によれば、上記金属ソースドレイン電極の深さは上記半導体上に堆積する上記金属の厚さによって制御することができる。したがって、上記半導体上にスパッタ法等によって上記金属を薄く堆積することによって、浅い金属ソースドレイン電極を容易に形成することができる。また、1実施の形態の半導体装置では、上記半導体は、シリコンおよびゲルマニウムのうちの少なくとも1つを主成分として含んでおり、上記金属は、ニッケルコバルトチタンエルビウムイッテルビウムおよび白金の元素群うちの1つ以上を含んでいる。この実施の形態によれば、自己整合シリサイドプロセスあるいは自己整合ジャーマナイドプロセスを用いることができるため、上記浅い金属ソースドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。また、1実施の形態の半導体装置では、上記半導体は、絶縁体上に設けられており、上記金属ソースドレイン電極の少なくとも一部は、上記絶縁体に接している。この実施の形態によれば、SOI構造の半導体装置において、上記半導体‐上記金属ソースドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソースドレイン電極間の抵抗を著しく減少させることができる。さらに、極めて浅いソースドレインの形成を可能にして、良好な短チャネル効果特性を得ることができる。また、この発明の半導体装置の製造方法は、半導体上にゲート絶縁膜を介してゲート電極を形成する工程と、上記半導体の上部における上記ゲート電極の両側に上記不純物を導入して上記不純物含有領域を形成する工程と、上記半導体における上記不純物含有領域上に金属を堆積する工程と、アニールを行って上記半導体と上記金属とを反応させて、上記半導体の上部における上記ゲート電極の両側に上記金属ソースドレイン電極を形成する工程とを備え、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に、上記不純物含有領域を形成することを特徴としている。上記構成によれば、上記半導体における上記金属ソースドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物領域を形成している。したがって、上記半導体‐上記金属ソースドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソースドレイン電極間の抵抗を著しく減少できる半導体装置を形成することができる。さらに、上記不純物は上記半導体のバルク中でキャリアを発生しないので、上記不純物含有領域を上記金属ソースドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソースドレインを形成することができ、極めて浅いソースドレインを形成することができる。したがって、良好な短チャネル効果特性を有する半導体装置を形成することができるのである。また、1実施の形態の半導体装置の製造方法では、上記不純物は、セシウムである。この実施の形態によれば、セシウムのイオン化ポテンシャル389eVは例えばシリコンの電子親和力405eVよりも小さいので、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位を形成する。したがって、容易にショットキー障壁を大きく変調することができる。尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。また、1実施の形態の半導体装置の製造方法では、上記半導体は、シリコンおよびゲルマニウムのうちの少なくとも1つを主成分として含んでおり、上記金属は、ニッケルコバルトチタンエルビウムイッテルビウムおよび白金の元素群うちの1つ以上を含んでいる。この実施の形態によれば、自己整合シリサイドプロセスあるいは自己整合ジャーマナイドプロセスを用いることができるため、上記浅い金属ソースドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。以上より明らかなように、この発明によれば、半導体における金属ソースドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物領域を有しているので、上記半導体‐上記金属ソースドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソースドレイン電極間の抵抗を著しく減少させることができる。さらに、上記不純物は上記半導体のバルク中で殆どキャリアを発生しないので、上記不純物含有領域を上記金属ソースドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソースドレインを形成することができ、極めて浅いソースドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。以下、この発明を図示の実施の形態により詳細に説明する。この発明に使用可能な半導体は特に限定されるものではないが、シリコンゲルマニウムSiGeGaAsカーボンナノチューブ等を用いることができる。さらに、SOI基板、あるいは、結晶に歪みを加えることによってキャリア移動度を向上させた歪み半導体基板であってもよい。また、ガラス基板等の上に形成した多結晶半導体あるいはアモルファス半導体を用いることもあり得る。尚、以下の各実施の形態においては、不純物としてセシウムを用いたN型チャネル素子を中心に説明するが、不純物の導電型および固定電荷の極性を逆にすることによって、P型チャネル素子とすることができる。勿論、両型の素子が同一基板上に形成されていても良い。図1は、第1実施の形態の半導体装置における各製造工程中の断面図である。また、図2は、図1に示す製造方法によって製造された半導体装置の断面図である。以下、図1および図2に従って、本実施の形態の半導体装置の製造方法について説明する。先ず、半導体の一例としてのP型シリコン基板1の一主面上に、例えばSTI法等の公知の方法によって素子分離領域を形成し、その素子分離領域によって素子形成領域を区分する。次に、図1に示すように、熱酸化法CVD法あるいはALD法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜2を形成し、続いて、CVD法等を用いてN型多結晶シリコン膜をゲート絶縁膜2上に堆積する。次に、リソグラフィー法およびRIE法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極3を形成する。上記ゲート絶縁膜2の材料として、酸化シリコンの代わりに、酸窒化シリコン窒化シリコン酸化ハフニウム酸化ランタン、および、これらの材料に窒素シリコンアルミニウム等を含有させたもの等を用いてもよい。また、上記ゲート電極3の材料として多結晶シリコンを用いたが、アモルファスシリコンゲルマニウムゲルマニウムを含有したシリコン等を用いてもよい。次に、図1に示すように、CVD法等を用いて酸化シリコン膜を堆積し、続いて、RIE法によってエッチバックすることにより、ゲート側壁膜4を形成する。上記ゲート側壁膜4の材料として、酸化シリコンの代わりに、窒化シリコン酸窒化シリコン等を用いてもよい。また、上記ゲート側壁膜4は、正の固定電荷を含んでいても良い。例えば、上記酸化シリコン中にセシウム等の正の固定電荷となる不純物を、イオン注入法等によって導入することによって、正の固定電荷を含むゲート側壁膜4を形成することができる。また、上記酸化シリコンの代わりに、窒素元素を含むラジカルあるいはプラズマ等をシリコン表面にさらすことによってシリコン表面を窒化して薄い窒化シリコンを形成する、あるいは、上記CVD法等によって屈折率21以上の窒化シリコンを形成することによっても、正の固定電荷を含むゲート側壁膜4を形成することができる。窒化シリコンの屈折率を21以上とすることにより、高密度の固定電荷を形成することができる。例えば、PE‐CVD法において、300mTorr~600mTorr、ガス流量比SiH4NH3=004~15、基板温度300°C~450°C、プラズマパワー40W~100Wの条件にて、屈折率21以上の窒化シリコンを形成することができる。また、上述のような方法によって形成した固定電荷を含む絶縁膜の上に、更に、酸化シリコン等の絶縁膜を堆積した積層膜をエッチバックすることにより、固定電荷を含むゲート側壁膜4を形成してもよい。このように、ゲート側壁膜4中に正の固定電荷を含む場合、後のプロセスで形成する金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極3に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜4下の半導体としてのシリコン表面に電子キャリア層が形成されるため、チャネル領域と金属ソースドレイン電極とが前記電子キャリア層を介してオーミックに接続することができ、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。尚、上記ゲート側壁膜4中の固定電荷密度σFCは、ゲート電極3の端部近傍におけるシリコン中のP型不純物濃度NAのとき、下記の条件を満たすことにより、上記の電子キャリア層を形成することができる。但し、ここで、κ:シリコンの比誘電率、ε:真空の誘電率、q:電荷素量、Ni:シリコンの真性キャリア密度、kB:ボルツマン定数、T:絶対温度である。例えば、NA=1×1018cm3のとき、σFC≧35×1012cm2とすることにより、上記電子キャリア層を形成することができる。更に好ましくは、σFC=1×1013cm2~3×1013cm2とするのがよい。このとき、上記電子キャリア層の抵抗が最も低くなり、最も効果的に上記オフセットによる高抵抗化を防ぐことができる。尚、σFCが大きいほど、電子キャリア密度が増加するが、移動度が減少するため、σFC=1×1013cm2~3×1013cm2で最も電子キャリア層の抵抗が低くなる。尚、P型素子の場合は、固定電荷の極性を負とすることによって上記と同様の効果を得ることができる。例えば、誘電率19未満の窒化シリコン、あるいは、ALD法等を用いて成膜した酸化アルミニウムを形成し、その後エッチバックすることにより、負の固定電荷を持つゲート側壁膜4を形成することができる。次に、図1に示すように、半導体と金属ソースドレイン電極間のショットキー障壁を変調する不純物としてのセシウムを、例えば、加速エネルギー5keV、ドーズ量1×1014cm2の条件でイオン注入することによって、セシウム含有領域5を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域5が後の工程で形成するニッケルシリサイド6参照よりも深い位置まで形成されるようにすればよい。尚、セシウムは、通常のドナー不純物であるPやAs等に比べて、質量数が大きいため、同じイオン注入エネルギーであればより浅い領域にイオン注入することができる。また、イオン注入では、イオン注入エネルギーが小さい程、また、注入種の質量数が小さい程、イオン注入時の電流量が小さくなるため、特に1keV以下等の極低エネルギー注入ではイオン注入時間が極端に長くなってしまうという問題がある。セシウムは通常のドナー不純物であるPやAsに比べて質量数が大きいため、電流量をより大きく取ることができ、したがって、イオン注入時間の大幅な短縮、あるいは、更に低いエネルギーでのイオン注入が可能となる。その結果、極めて浅い位置に金属ソースドレイン電極を形成することができるため、短チャネル効果特性を改善することができるのである。また、セシウムのイオン注入は、チルト角を調節する等して、上記セシウム含有領域5を形成するのと同時に、ゲート側壁膜4中にもセシウムが導入されるように実施してもよい。その場合、セシウムはゲート側壁膜4中でイオン化して正の固定電荷となるため、後のプロセスで形成する金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極3に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜4直下に電子キャリア層が形成されるため、チャネル領域と金属ソースドレイン電極とが上記電子キャリア層を介してオーミックに接続することができ、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。このように、同じ不純物を用いてセシウム含有領域5とゲート側壁膜4中との固定電荷を同時に形成することにより、プロセスを簡略化させることができるのである。その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、RTA法FLA法レーザーアニール法等を用いる。次に、図1に示すように、スパッタ法等によってニッケルを例えば2nm程度堆積した後に、260°C~350°C、30秒~200秒の条件でアニールを行ってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってニッケル上にTiNを堆積しても良い。そして、その後、未反応のニッケルを除去することによって、金属ソースドレイン電極の一例としての上記ニッケルシリサイド6を形成する。その後に、350°C~500°C、30秒~200秒の条件でアニールすることによって、ニッケルシリサイド6を低抵抗化する。その場合、金属ソースドレイン電極がセシウム含有領域5を介して半導体と接するように、ニッケルシリサイド6は、少なくともその厚みがセシウム含有領域5よりも薄くなるように形成する。尚、ニッケルシリサイド6の厚みは、スパッタしたニッケルの膜厚の3倍程度となる。尚、上記プロセスの結果、金属ソースドレイン電極中には半導体と金属ソースドレイン電極間のショットキー障壁を変調する不純物としてのセシウムの一部が含まれていても良い。この場合、セシウムの仕事関数はニッケルシリサイドの仕事関数よりも小さいため、金属ソースドレイン電極の仕事関数が小さくなり、電子に対するショットキー障壁高さを更に小さくすることができる。P型MOSFETの場合は、セシウムの代わりに、金属ソースドレイン電極よりも大きい仕事関数を有する物質を用いることによって、金属ソースドレイン電極の仕事関数を大きくすることができ、正孔に対するショットキー障壁高さを更に小さくすることができる。上記ニッケルシリサイド6は、ソースドレインとして機能する。上記ニッケルシリサイド6を形成する際に、ゲート電極3もシリサイド化されて、ニッケルシリサイド7が形成される。こうして、図2に示すような半導体装置が形成される。尚、その場合、上記ゲート電極3を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はi型あるいはP型の何れであってもよい。上記金属ソースドレイン電極の一例として、ニッケルシリサイド6の代わりにコバルトシリサイドを形成する場合には、スパッタ法等によってコバルトを3nm程度堆積した後に、400°C~600°C、30秒~200秒の条件でアニールすることによってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってコバルト上にTiNを堆積しても良い。そして、その後、未反応のコバルトを除去した後に、700°C~900°C、30秒~200秒の条件でアニールすることによって、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソースドレイン電極がセシウム含有領域5を介して半導体と接するように、コバルトシリサイドは、少なくともその厚みがセシウム含有領域よりも薄くなるように形成する。コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の2倍程度となる。以上、上記金属ソースドレイン電極の一例として、ニッケルシリサイド6とコバルトシリサイドとの場合について説明したが、上記金属ソースドレイン電極はこれらに限定されるものではない。例えば、NiCoTiErYbPtの元素群うちの1つ以上からなる金属を用いた金属シリサイドを用いてもよい。最後に、公知の方法で層間絶縁膜や上部配線等を形成して、本半導体装置が完成する。本実施の形態の半導体装置によれば、金属ソースドレイン電極6と半導体との間にセシウム含有領域5が形成されているため、金属ソースドレイン電極近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなる。その結果、ショットキー接合の場合に比べて、ソースドレインと半導体との間のリーク電流を著しく低減することができる。また、同時に、チャネルとソースドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。その場合、上記セシウム含有領域5の金属ソースドレイン電極6との界面におけるセシウムの濃度を1×1019cm3以上にすれば、金属ソースドレイン電極6との界面でのセシウムの濃度を十分に大きくできる。したがって、ショットキー障壁をより大きく変調して、ソースドレインと半導体との間のリーク電流の低減とチャネルとソースドレインとの間の寄生抵抗の低減とを、より効果的に行うことができる。さらに、上記セシウム含有領域5におけるセシウムの濃度を、セシウム含有領域5の金属ソースドレイン電極6との界面よりも深い位置にピークを有するように設定すれば、金属ソースドレイン電極6の広い範囲を高濃度のセシウム領域で覆うことができる。したがって、ソースドレインと半導体との間のリーク電流を、さらに効果的に低減することができる。また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域5のうち、金属ソースドレイン電極6から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソースドレイン電極6と半導体との間にあるセシウム含有領域5の厚みを極端に薄くする必要がなく、上記特許文献1に開示されているような不純物偏析技術を用いる必要はない。以上のごとく、本実施の形態の半導体装置においては、金属シリサイドの厚みをイオン注入による制約なしに決定できるので、極めて浅い金属ソースドレインを形成することができ、その結果、短チャネル効果を極めてよく抑制することができるのである。本実施の形態の半導体装置における上記セシウム含有領域5を有することによる効果を確認するために、以下のような実験を行った。図3は、図1における金属ソースドレイン電極6と同様の方法で作製したダイオードの断面図を示す。即ち、このダイオードは、P型シリコン11の表面上にセシウム含有領域12を形成し、その後にニッケルシリサイド13を形成したものである。ニッケルシリサイド13はセシウム含有領域12を介してP型シリコン11と接している。尚、SIMSによる分析の結果、セシウム含有領域12中のセシウム濃度はニッケルシリサイド13との界面において1×1019cm3であった。また、セシウムの分布は、ニッケルシリサイド13の外側のP型シリコン11中にピークを持つものであった。図4は、図3におけるニッケルシリサイド13とP型シリコン11の裏面との間で測定した電流‐電圧特性を示す。図4には、比較のために、セシウム含有領域を有しないダイオードの電流‐電圧特性をも併記している。尚、横軸のバイアス電圧は、P型シリコン11を基準としてニッケルシリサイド13に印加した電圧である。図4から分かるように、上記セシウム含有領域12を有する場合には、セシウム含有領域を有しない場合に比して、逆バイアス電流が著しく小さくなっている。これは、図2に示すソースドレイン構造では、金属ソースドレイン電極6とP型シリコン基板1との間のリーク電流を著しく小さくできることを示している。以下、この理由を、図5および図6に従って説明する。図5および図6は、図3におけるC‐C断面でのバンド図である。但し、図6は、セシウム含有領域12が存在しない場合のバンド図である。尚、図5および図6における記号は、夫々、ECSiはシリコンの伝導帯下端を、EFSiはシリコンのフェルミ準位を、EVSiはシリコンの価電子帯上端を、EFMはニッケルシリサイド13のフェルミ準位を、φbhは正孔に対する障壁高さを、示している。図6に示すダイオードはショットキー障壁ダイオードであるので、逆バイアス電流Irpは、下記数式で表される。ここで、φbh:正孔に対するショットキー障壁高さ、kB:ボルツマン定数、T:絶対温度である。尚、φbhはニッケルシリサイド13のフェルミ準位EFMとP型シリコン11の価電子帯上端EVSiとのエネルギー差である。図5において、セシウムのイオン化ポテンシャルが389eVであるのに対して、シリコンの電子親和力は405eVであるので、セシウムはシリコンの伝導帯下端ECSiよりも高エネルギー側にエネルギー準位を形成するものと考えられる。この場合、セシウムが作るエネルギー準位からニッケルシリサイド13側に電子が放出されて、セシウムは正にイオン化する。セシウムがイオン化した領域では、セシウムの密度に応じてシリコンのバンドが大きく押し下げられる。すなわち、セシウムの密度が十分に大きい場合には、シリコンの伝導帯下端ECSiの最下点がニッケルシリサイド13のフェルミ準位EFMと略一致するまで、シリコンのバンドは曲げられる。一方、セシウムはシリコンに対するドナーとしては活性化しないことから、セシウム含有領域12におけるニッケルシリサイド13から離れた位置のセシウムは、中性のままである。また、セシウム含有領域12におけるP型シリコン11との界面から離れた位置にあるセシウムからニッケルシリサイド13への電子の放出は、主にトンネル効果によって起こるため、セシウムがイオン化するのは、ニッケルシリサイド13とセシウム含有領域12との界面から3nm程度の範囲に限られる。シリコン中におけるセシウムのドナーとしての活性化率を測定するために、ホール測定を実施した。試料は次のようにして作成した。シリコン上にSiO2を10nm形成した12mm角の試料に対して、セシウムを加速エネルギー100keVでイオン注入した。その場合、セシウムの大部分がシリコン中に分布する。次に、試料の四隅を開口したレジストをマスクとしてPをイオン注入した。続いて、レジストを除去後、900°C、10秒のアニールを行うことによってn領域を形成すると共に、セシウムイオン注入によって生じたダメージを回復した。次に、リソグラフィー法とRIE法とを用いて4つのn領域上のSiO2を開口し、続いて、リフトオフ法を用いて夫々のn領域上にTi電極を形成した。この試料を用いて、VanderPauw法にてホール測定を実施した結果、電子面密度30×1012cm2が得られた。SIMS分析の結果、シリコン中に含まれるセシウムの量は17×1015cm2であった。したがって、シリコン中におけるセシウムの活性化率は、018という十分に低いものであった。但し、SiO2中に注入されたセシウムは正の固定電荷となり、シリコン中に電子キャリアを誘起するため、実際のシリコン中におけるセシウムのドナーとしての活性化率は018よりも更に低いものであると考えられる。このように、セシウムは、半導体としてのシリコンのバルク中では殆どキャリアを発生しないことがわかった。ここで、通常、チャネル近傍のP型不純物濃度は1×1018cm3以上である。したがって、活性化率が02以下であれば、セシウム含有領域12におけるセシウムの濃度を5×1020cm3以下にしておけば、セシウムのドナーとしての濃度は1×1018cm3以下となって、1×1018cm3以上であるP型不純物濃度よりも低い。したがって、セシウム含有領域12がN型領域となってソースドレインの接合深さが深くなることがないため、短チャネル効果特性が劣化することはない。また、金属ソースドレイン電極と半導体との界面におけるセシウム濃度は1×1019cm3以上であれば十分なショットキーバリア変調効果を得られるため、上述のセシウム濃度5×1020cm3という値は十分に大きいものである。すなわち、不純物の活性化率を02以下とすることによって、非常に広いプロセスマージンを得ることができるのである。この結果、図5に示すダイオードにおける正孔に対するエネルギー障壁高さは図5中のφbhで表され、逆バイアス電流Irpは、下記数式で表される。図5から分かるように、φbh>φbhであるから、Irp<<Irpとなる。多くの金属シリサイドの場合、φbhは04eV~05eV程度であるのに対し、φbhは最大でシリコンのバンドギャップ11eV程度まで大きくすることができるため、逆バイアス電流が著しく低減される。このように、金属と半導体との界面の半導体中にセシウム含有領域を有することによって、逆バイアス電流を著しく低減することできるのである。尚、図2に示す半導体装置におけるA‐A断面でのバンド図は、図5のバンド図と同様になる。次に、図3に示すダイオードと同様の構造を、P型シリコン11の代わりにN型シリコンを用いて作製してなるダイオードについて説明する。上記N型シリコンを用いたダイオードの電流‐電圧特性を、図7に示す。図7には、セシウム含有領域がない場合の電流‐電圧特性をも併記している。図7から分かるように、セシウム含有領域を有する場合には、セシウム含有領域を有しない場合に比して、逆バイアス電流が著しく増大している。これは、セシウム含有領域を形成することによって、ニッケルシリサイドとN型シリコンとの間の抵抗が小さくなることを示している。これは、図2に示すソースドレイン構造では、金属ソースドレイン電極6とチャネルとの間の抵抗を小さくできることを示している。以下、この理由を図8および図9に従って説明する。図8および図9は、図3においてP型シリコン11の代わりにN型シリコンを用いたダイオードのC‐C断面でのバンド図である。但し、図9は、セシウム含有領域12が存在しない場合のバンド図である。図9に示すダイオードはショットキー障壁ダイオードであるので、逆バイアス電流Irnは、下記数式で表される。ここで、φbe:電子に対するショットキー障壁高さ、kB:ボルツマン定数、T:絶対温度である。尚、φbeはN型シリコンの伝導帯下端とニッケルシリサイド13のフェルミ準位とのエネルギー差である。図8において、セシウムのイオン化ポテンシャルが389eVであるのに対して、シリコンの電子親和力は405eVであるので、セシウムはシリコンの伝導帯下端よりも高エネルギー側にエネルギー準位を形成するものと考えられる。この場合、セシウムが作るエネルギー準位からニッケルシリサイド側に電子が放出されて、セシウムは正にイオン化する。セシウムがイオン化した領域では、セシウムの密度に応じてシリコンのバンドが大きく押し下げられる。すなわち、セシウムの密度が十分に大きい場合には、シリコンの伝導帯下端ECSiの最下点がニッケルシリサイド13のフェルミ準位EFMと略一致するまで、シリコンのバンドは曲げられる。一方、セシウムはシリコンに対するドナーとしては活性化しないことから、セシウム含有領域12におけるニッケルシリサイド13から離れた位置のセシウムは、中性のままである。また、セシウム含有領域12におけるN型シリコンとの界面から離れた位置にあるセシウムからニッケルシリサイド13への電子の放出は、主にトンネル効果によって起こるため、セシウムがイオン化するのは、ニッケルシリサイド13とセシウム含有領域12との界面から3nm程度の範囲に限られる。この結果、ショットキー障壁の幅が非常に薄くなり、更に、鏡像効果によるショットキー障壁高さの低下によって、ニッケルシリサイド13‐P型シリコン11間の電気伝導が主にトンネル電流によって起こるようになる。したがって、図8に示すように、電子に対するエネルギー障壁高さφbeは、シリコンの伝導帯下端ECSiとニッケルシリサイド13のフェルミ準位EFMとのエネルギー差となる。また、その場合の逆バイアス電流Irnは、下記数式で表される。図8から分かるように、φbe<<φbeであるから、Irn>>Irnとなる。上記φbeは、シリコンの伝導帯下端ECSiとシリコンのフェルミ準位EFSiとのエネルギー差程度の非常に小さい値となるため、図7のように、略オーミック特性の電流‐電圧特性が得られるのである。図2に示す半導体装置の構造においては、オン状態におけるチャネルは高電子密度のN型領域と見なせるから、セシウム含有領域12を有することによって、チャネル‐ソースドレイン間を低抵抗に接続可能であることが分かる。以下、図2に示す半導体装置におけるチャネル‐ソースドレイン間の抵抗について、図10および図11を用いて考察する。図10および図11は、図2におけるB‐B断面でのバンド図である。但し、図11は、セシウム含有領域5が存在しない場合のバンド図である。図11に示すように、上記ゲート電極3への電圧印加によって、シリコンのバンドが曲げられて、チャネル領域には反転層が形成されている。その結果、ショットキー障壁厚さが薄くなり、また、鏡像効果によって電子に対するショットキー障壁高さが減少するために、トンネル電流が流れることができる。これに対して、上記セシウム含有領域5が存在している図10においては、ゲート電極3への電圧印加によって、シリコンのバンドが曲げられて、チャネル領域には反転層が形成されている。また、セシウム含有領域5における少なくともソースに近い領域においては、セシウムがソース側に電子を放出することによって正にイオン化する。その結果、図11との比較で分かるように、セシウムがイオン化した領域では、シリコンのバンドがさらに曲げられてその傾きは非常に急峻になる。これにより、ショットキー障壁厚さは非常に薄くなり、加えて、鏡像効果によって電子に対するショットキー障壁高さが大きく減少するため、ソース‐チャネル間のトンネル電流が著しく大きくなる。このように、図2に示す半導体装置においては、セシウム含有領域5を有することによって、チャネル‐ソースドレイン間の抵抗を著しく低減することができ、大きなオン電流を得ることができる。以上のごとく、本実施の形態における半導体装置によれば、金属ソースドレイン電極6と半導体との間に、ショットキー障壁を変調する不純物としてのセシウムを含有するセシウム含有領域5を形成している。したがって、金属ソースドレイン電極6近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなり、ショットキー接合の場合に比して、金属ソースドレイン電極6とP型シリコン基板1との間のリーク電流を著しく低減できる。また、チャネルと金属ソースドレイン電極6との間のショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。尚、上記金属ソースドレイン電極中には半導体と金属ソースドレイン電極間のショットキー障壁を変調する不純物としてのセシウムの一部が含まれていても良い。この場合、セシウムの仕事関数はニッケルシリサイドの仕事関数よりも大きいため、金属ソースドレイン電極の仕事関数が小さくなり、電子に対するショットキー障壁高さを更に小さくすることができる。また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域5のうち、金属ソースドレイン電極6から十分離れた領域においては、セシウムはキャリアとしての電子を放出してイオン化することはない。そのため、ソースドレインとして機能する領域が不純物の拡散等によって拡大することを予め考慮して、セシウム含有領域5の厚みを極端に薄くする必要がない。つまり、セシウムをイオン注入する場合の条件に、特別な制約はないのである。したがって、セシウム含有領域5の厚みを薄くするために、上記特許文献1に開示されているような不純物偏析技術を用いる必要はない。さらに、上記セシウム含有領域5はキャリアを誘起しないため、セシウム含有領域5を金属ソースドレイン電極6よりも深く形成しても短チャネル効果特性を劣化させることがない。すなわち、不純物のイオン注入深さよりも浅い領域に金属ソースドレイン電極6を形成することができるので、極めて浅いソースドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。また、上記セシウムは、シリコンの電子親和力よりも小さいイオン化ポテンシャルを有している。したがって、セシウムは、シリコンの伝導帯下端よりも高エネルギー側に不純物準位を形成し、この不純物準位から金属ソースドレイン電極6側に電子を放出することによって、正にイオン化してシリコンのエネルギーバンドを曲げる。こうして、シリコンのエネルギーバンドは、不純物準位と金属ソースドレイン電極のフェルミ準位とが一致する程度にまで曲げられる。そのため、ショットキー障壁を大きく変調することができ、上述したように、P型シリコン基板1‐金属ソースドレイン電極6間のリーク電流を著しく抑制できると共に、チャネル‐金属ソースドレイン電極6間の抵抗を著しく減少させることができるのである。また、図3におけるニッケルシリサイド13と接する位置におけるセシウム含有領域12中のセシウム濃度が1×1019cm3であったことから、金属ソースドレイン電極6とP型シリコン基板1との界面におけるセシウムの濃度を、1×1019cm3以上にすることによって、上記ショットキー障壁を大きく変調することができる。そのために、P型シリコン基板1‐金属ソースドレイン電極6間のリーク電流を著しく抑制できると共に、チャネル‐金属ソースドレイン電極6間の抵抗を著しく減少させることができるのである。また、上記セシウムは、金属ソースドレイン電極6とP型シリコン基板1との界面よりも深い位置に濃度ピークを持つように分布している。したがって、金属ソースドレイン電極6の広い範囲を高濃度の不純物領域で覆うことができ、リーク電流を効果的に低減することができる。また、上記金属ソースドレイン電極6は、上記半導体であるシリコンと金属であるニッケルとの化合物であるニッケルシリサイドで構成されている。したがって、堆積するニッケルの厚みを薄くすることによって、浅い金属ソースドレイン電極6を容易に形成することができる。また、上記半導体として、シリコンおよびゲルマニウムのうちの少なくとも一つを主成分として含み、上記金属として、NiCoTiErYbPtの元素群うちの1つ以上を含んでいる。したがって、ゲート電極3を多結晶シリコンアモルファスシリコンゲルマニウムおよびゲルマニウムを含有したシリコン等を用いることができ、上記浅い金属ソースドレイン電極6を、ゲート電極3に対して自己整合的な位置に容易に形成することができる。以上のごとく、本実施の形態によれば、金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果を効果的に抑制できる半導体装置、および、その製造方法を提供することができるのである。図12は、第2実施の形態の半導体装置における各製造工程中の断面図である。先ず、半導体の一例としてのP型シリコン基板21の一主面上に、例えば上記STI法等の公知の方法によって素子分離領域を形成し、その素子分離領域によって素子形成領域を区分する。次に、図12に示すように、熱酸化法CVD法あるいはALD法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜22を形成し、続いて、CVD法等を用いてN型多結晶シリコン膜をゲート絶縁膜22上に堆積する。次に、リソグラフィー法およびRIE法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極23を形成する。上記ゲート絶縁膜22の材料として、酸化シリコンの代わりに、酸窒化シリコン窒化シリコン酸化ハフニウム酸化ランタン、および、これらの材料に窒素シリコンアルミニウム等を含有するもの等を用いてもよい。また、上記ゲート電極23の材料として多結晶シリコンを用いたが、アモルファスシリコンゲルマニウムゲルマニウムを含有したシリコン等を用いてもよい。次に、上記CVD法等を用いて酸化シリコン膜を堆積し、続いて、RIE法によってエッチバックすることにより、ゲート側壁膜24を形成する。尚、ゲート側壁膜24の材料として、酸化シリコンの代わりに、窒化シリコン酸窒化シリコン等を用いてもよい。次に、図12に示すように、As等のドナー不純物をイオン注入し、アニールすることによって、N型不純物領域25を形成する。このN型不純物領域25の不純物濃度は、本実施の形態の半導体装置が完成した後に、ドレイン電圧を印加した状態でも完全には空乏化しない程度の薄い濃度にしておけばよい。そうすることによって、寄生容量の大きな増大を招くことなく、リーク電流を更に低減することができる。あるいは、N型不純物領域25の不純物濃度は1×1020cm3以上の高濃度としてもよい。その場合には、N型不純物領域25のドーピングと同時にゲート電極23のドーピングを行うことが可能になる。次に、図12に示すように、フッ酸水溶液によるウェットエッチング等によってゲート側壁膜24を除去した後、CVD法等によって酸化シリコンを堆積し、続いて、RIE法等によってエッチバックすることにより、ゲート側壁26を形成する。このゲート側壁26の材料として、酸化シリコンの代わりに、酸窒化シリコン窒化シリコン等を用いてもよい。次に、セシウムを、例えば、加速エネルギー5keV、ドーズ量1×1014cm2の条件でイオン注入することによって、セシウム含有領域27を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域27が後の工程で形成するニッケルシリサイド28参照よりも深い位置まで形成されるように設定すればよい。その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、RTA法FLA法レーザーアニール法等を用いる。次に、図12に示すように、スパッタ法等によってニッケルを例えば2nm程度堆積した後に、260°C~350°C、30秒~200秒の条件でアニールを行ってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってニッケル上にTiNを堆積しても良い。そして、その後、未反応のニッケルを除去することにより、金属ソースドレイン電極の一例としての上記ニッケルシリサイド28を形成する。その後に、350°C~500°C、30秒~200秒の条件でアニールすることによって、ニッケルシリサイド28を低抵抗化する。その場合、金属ソースドレイン電極がセシウム含有領域27を介して半導体と接するように、ニッケルシリサイド28は、少なくともその厚みがセシウム含有領域27よりも薄くなるように形成する。尚、ニッケルシリサイド28の厚みは、スパッタしたニッケルの膜厚の3倍程度となる。上記ニッケルシリサイド28は、ソースドレインとして機能する。上記ニッケルシリサイド28を形成する際に、ゲート電極23もシリサイド化されて、ニッケルシリサイド29が形成される。尚、その場合、上記ゲート電極23を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はi型またはP型の何れであってもよい。上記金属ソースドレイン電極の一例として、ニッケルシリサイド28の代わりにコバルトシリサイドを形成する場合は、スパッタ法等によってコバルトを3nm程度堆積した後に、400°C~600°C、30秒~200秒の条件でアニールすることによってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってコバルト上にTiNを堆積しても良い。そして、その後、未反応のコバルトを除去した後に、700°C~900°C、30秒~200秒の条件でアニールすることにより、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソースドレイン電極がセシウム含有領域27を介して半導体と接するように、コバルトシリサイドは、少なくともその厚みがセシウム含有領域よりも薄くなるように形成する。尚、コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の2倍程度となる。以上、上記金属ソースドレイン電極の一例として、ニッケルシリサイド28とコバルトシリサイドとの場合について説明したが、上記金属ソースドレイン電極はこれらに限定されるものではない。例えば、NiCoTiErYbPtの元素群うちの1つ以上からなる金属を用いた金属シリサイドを用いてもよい。最後に、公知の方法で層間絶縁膜や上部配線等を形成して、本半導体装置が完成する。本実施の形態の半導体装置によれば、金属ソースドレイン電極28と半導体との間にセシウム含有領域27が形成されているため、金属ソースドレイン電極28近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなり、その結果、ショットキー接合の場合に比べて、ソースドレインと半導体との間のリーク電流を著しく低減することができる。それと同時に、チャネルとソースドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域27のうち、金属ソースドレイン電極28から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソースドレイン電極28と半導体との間にあるセシウム含有領域27の厚みを極端に薄くする必要がなく、上記特許文献1に開示されているような不純物偏析技術を用いる必要はない。以上のごとく、本実施の形態の半導体装置においては、金属シリサイドの厚みをイオン注入による制約なしに決定できるので、極めて浅いソースドレインを形成することができ、その結果、短チャネル効果を極めてよく抑制することができるのである。また、チャネル領域から離れた位置のソースドレインに接して完全には空乏化しない程度の不純物濃度を持つN型不純物領域25を形成したので、寄生容量の大きな増大を招くことなくリーク電流を更に低減することができる。また、N型不純物領域25上部にコンタクトホールを形成することにより、コンタクトホール形成時のエッチングばらつき等によって過剰なエッチングがなされ、ニッケルシリサイド28を突き抜けて上部電極が直接P型シリコン基板21に接続されてリーク電流が増加するのを防ぐことができる。したがって、ニッケルシリサイド28を薄く形成することができるので、短チャネル効果を極めてよく抑制することができるのである。第3実施の形態は、この発明を、Fin‐FETトライゲート‐FETナノワイヤ‐FET等の立体チャネル構造を持つFETに適用した例である。図13~図15は、第3実施の形態の半導体装置における各製造工程中の断面図である。以下、図13~図15に従って、本実施の形態の半導体装置の製造方法について説明する。まず、図13に示すように、例えば、シリコン31と、酸化シリコン32と、SOI層としてのシリコンとがこの順に積層されたSOI基板において、上記SOI層をパターニングして、アルファベットのI字状の半導体領域33を形成する。尚、SOI層の厚さは、例えば20nmとする。また、半導体領域33のうちチャネルとなる領域の幅を、例えば10nmとする。次に、図13に示すように、熱酸化法CVD法あるいはALD法等を用いることによって、半導体領域33の表面に、酸化シリコンからなるゲート絶縁膜34を形成する。続いて、CVD法等を用いてN型多結晶シリコン膜をゲート絶縁膜34上に堆積する。次に、リソグラフィー法およびRIE法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極35を形成する。続いて、ゲート電極35に覆われていない領域のゲート絶縁膜34を、フッ酸水溶液によるウェットエッチ等によって除去する。上記ゲート絶縁膜34の材料として、酸化シリコンの代わりに、酸窒化シリコン窒化シリコン酸化ハフニウム酸化ランタン、および、これらの材料に窒素シリコンアルミニウム等を含有するもの等を用いてもよい。また、上記ゲート電極35の材料として多結晶シリコンを用いたが、アモルファスシリコンゲルマニウムゲルマニウムを含有したシリコン等を用いてもよい。次に、図14に示すように、上記CVD法等を用いて酸化シリコン膜を堆積し、続いて、RIE法によりエッチバックすることにより、ゲート側壁膜36を形成する。尚、ゲート側壁膜36の材料として、酸化シリコンの代わりに、窒化シリコン酸窒化シリコン等を用いてもよい。次に、図14に示すように、セシウムを、例えば、加速エネルギー5keV、ドーズ量1×1014cm2の条件でイオン注入することによって、セシウム含有領域37を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域37が少なくとも酸化シリコン32との境界まで広がるように設定すればよい。但し、イオン注入によって、半導体領域33がSOI層の厚さ方向全体に渡ってアモルファス化した場合には、後の工程における熱処理によって、アモルファス化した領域が多結晶化してしまい、リーク電流や寄生抵抗が増大してしまう。しかしながら、セシウムの濃度ピークがSOI層の厚さ方向の中央よりも浅い領域に位置するように加速エネルギーを選ぶことによって、半導体領域33がSOI層の厚さ方向全体に渡ってアモルファス化するのを防ぎ、少なくとも酸化シリコン32に接する領域の半導体領域33の結晶性を維持することができる。この場合、後の工程における熱処理によって単結晶シリコンの固相成長が促され、アモルファス化した領域を単結晶化することができる。その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、RTA法FLA法レーザーアニール法等を用いる。次に、図15に示すように、スパッタ法等によってニッケルを例えば3nm~4nm程度堆積した後に、260°C~350°C、30秒~200秒の条件でアニールしてシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってニッケル上にTiNを堆積しても良い。そして、その後、未反応のニッケルを除去することによって、金属ソースドレイン電極の一例としてのニッケルシリサイド38を形成する。その後に、350°C~500°C、30秒~200秒の条件でアニールすることによって、ニッケルシリサイド38を低抵抗化する。尚、本実施の形態においては、ニッケルシリサイド38は、半導体領域33のうち最も幅が狭い領域において、全てのシリコンがニッケルシリサイド化するようにニッケルシリサイド38を形成したが、半導体領域33の表面部分のみをニッケルシリサイド化してニッケルシリサイド38を形成しても良いのD‐D矢視断面図は図16ではなく図18となる。また、チャネル領域を除く半導体領域33を全てニッケルシリサイド化しても良いのD‐D矢視断面図は図16ではなく図19となる。何れの場合も、金属ソースドレイン電極がセシウム含有領域37を介して半導体領域33と接するように、セシウムのイオン注入条件およびニッケルシリサイド38の形成条件を決めておけばよい。尚、ニッケルシリサイド38の厚みは、スパッタしたニッケルの膜厚の3倍程度となる。上記ニッケルシリサイド38は、ソースドレインとして機能する。上記ニッケルシリサイド38を形成する際に、ゲート電極35もシリサイド化されて、ニッケルシリサイド39が形成される。尚、その場合、上記ゲート電極35を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はi型またはP型の何れであってもよい。上記金属ソースドレイン電極の一例として、ニッケルシリサイド38の代わりにコバルトシリサイドを形成する場合は、スパッタ法等によってコバルトを5nm程度堆積した後に、400°C~600°C、30秒~200秒の条件でアニールすることによってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってコバルト上にTiNを堆積しても良い。そして、その後、未反応のコバルトを除去した後、700°C~900°C、30秒~200秒の条件でアニールすることによって、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソースドレイン電極がセシウム含有領域37を介して半導体と接するように形成する。尚、上記コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の2倍程度となる。以上、上記金属ソースドレイン電極の一例として、ニッケルシリサイド38とコバルトシリサイドとの場合について説明したが、上記金属ソースドレイン電極はこれらに限定されるものではない。例えば、NiCoTiErYbPtの元素群うちの1つ以上からなる金属を用いた金属シリサイドを用いてもよい。最後に、公知の方法で層間絶縁膜や上部配線等を形成して、本半導体装置が完成する。尚、図16は、図15のD‐D矢視断面図である。また、図17は、図15のE‐E矢視断面図である。本実施の形態の半導体装置によれば、金属ソースドレイン電極38と半導体との間にセシウム含有領域37が形成されているため、金属ソースドレイン電極38近傍のセシウムがイオン化することにより、正孔に対するエネルギー障壁高さが大きくなり、その結果、ショットキー接合の場合に比べて、ソースドレインと半導体との間のリーク電流を著しく低減することができる。また、同時に、チャネルとソースドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域37のうち、金属ソースドレイン電極38から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソースドレイン電極38と半導体との間にあるセシウム含有領域37の厚みを極端に薄くする必要がなく、上記特許文献1に開示されているような不純物偏析技術を用いる必要はない。このように、本実施の形態における半導体装置によれば、ドナー不純物の拡散による短チャネル効果特性の劣化がないため、立体チャネル構造のFETにおいても、極めて良好な短チャネル効果特性を得ることができるのである。尚、SOI基板を用いてプレーナー型のトランジスタを形成した場合は、図19と同じ断面構造が得られる。また、上記各実施の形態においては、上記セシウム含有領域52737を、P型シリコン基板121および半導体領域33のうち、金属ソースドレイン電極62838と接する領域の全部に形成している。しかしながら、この発明は上記接する領域の全部に限定されるものではなく、上記接する領域の一部に形成しても同様の効果を奏することができる。