"転送元情報処理回路から転送先情報処理回路まで情報処理データを引き渡す場合に、データを取得順に出力するFIFO処理部を介して前記情報処理データをメモリに一旦記憶させる情報処理装置であって、前記転送元情報処理回路が出力した前記情報処理データが前記FIFO処理部に到達した後、前記FIFO処理部にステータスデータを出力し、さらに割込信号を発生する割込処理部と、前記FIFO処理部と前記メモリとの間でデータのDMA転送を行うDMA機能部と、前記割込信号を受信してから、前記ステータスデータが前記メモリに記憶されているかを否かを判定し、記憶されているときに、前記DMA機能部に、前記メモリから前記FIFO処理部まで前記情報処理データをDMA転送させる制御部とを備えることを特徴とする情報処理装置。前記割込処理部は、前記ステータスデータを前記FIFO処理部に出力した後、前記メモリに記憶されている前記ステータスデータを、前記DMA機能部に前記FIFO処理部まで転送させるリード転送要求データを前記FIFO処理部に出力し、その後、前記FIFO処理部に転送されたリードデータと、前記前記FIFO処理部に出力した前記ステータスデータとを比較して、一致したときに、前記制御部に前記割込信号を出力することを特徴とする請求項1に記載された情報処理装置。前記制御部は、前記DMA機能部に、前記メモリから前記FIFO処理部まで前記情報処理データをDMA転送させた後、前記メモリに記憶された前記ステータスデータを削除することを特徴とする請求項1または請求項2に記載された情報処理装置。前記制御部は、前記ステータスデータが前記メモリに記憶されているときに、前記メモリに記憶されている情報処理データを加工することを特徴とする請求項1ないし請求項3のいずれか一項に記載された情報処理装置。請求項1ないし請求項4のいずれか一項に記載された情報処理装置と、前記情報処理データに基づき媒体に画像を形成する画像形成部とを備えることを特徴とする画像形成装置。しかしながら、特許文献1のバーストデータ転送処理装置情報処理装置では、DMA制御回路転送元情報処理回路が転送したデータ情報処理データの大きさや通信環境などの影響により、情報処理データのすべてがメモリに記憶されるまでに時間がかかってしまい、プロセッサ制御部が割込信号を受信した時点ではまだ、転送した情報処理データのすべてがメモリに記憶されていない場合があった。このとき、制御部は、割込信号を受信したことにより、情報処理データの転送が終了したと認識しているため、メモリから情報処理データを取得する。このようにして、制御部は、情報処理データの一部が足りない無効データを取得してしまうという問題点がある。本発明は、以上のような問題を解決するためになされたものであり、転送元情報処理回路からメモリに転送されたデータを制御部が読み込んだときに、情報処理データの一部が足りない無効データを取得する回数を低減する情報処理装置および画像形成装置を提供することを課題とする。前記課題を解決するために、第1の発明は、転送元情報処理回路から転送先情報処理回路まで情報処理データを引き渡す場合に、データを取得順に出力するFIFO処理部を介して前記情報処理データをメモリに一旦記憶させる情報処理装置であって、前記転送元情報処理回路が出力した前記情報処理データが前記FIFO処理部に到達した後、前記FIFO処理部にステータスデータを出力し、さらに割込信号を発生する割込処理部と、前記FIFO処理部と前記メモリとの間でデータのDMA転送を行うDMA機能部と、前記割込信号を受信してから、前記ステータスデータが前記メモリに記憶されているかを否かを判定し、記憶されているときに、前記DMA機能部に、前記メモリから前記FIFO処理部まで前記情報処理データをDMA転送させる制御部とを備える。かかる構成によれば、制御部は、転送元情報処理回路から出力された情報処理データのすべてがメモリに記憶されたことを、ステータスデータが記憶されていることで確認できる。第2の発明は、画像形成装置が、請求項1ないし請求項4のいずれか一項に記載された情報処理装置と、前記情報処理データに基づき媒体に画像を形成する画像形成部とを備える。本発明によれば、転送元情報処理回路からメモリに記憶された情報処理データを制御部がFIFO処理部に取得させるときに、FIFO処理部が無効データを取得する回数を低減することができる。以下、図面を参照して、本発明の実施の形態以下、本実施形態と称するにつき詳細に説明する。なお、各図は、本発明について概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。[画像形成装置の構成]図1は、第1の実施形態に係る画像処理装置を含む画像形成装置のブロック図である。この図1に示すように、画像形成装置100は、情報処理装置としての画像処理装置1と、モータ2aやセンサ2bなどで構成される機構部2と、機構部2を制御する機構制御ASIC3と、画像形成部4と、通信接続部5とを備える。画像処理装置1は、通信接続部5が受信した印刷ジョブから画像データを取得して、その画像データを画像形成部4によって画像形成することが可能なデータ形式に変換して印刷データを生成し、画像形成部4に出力する。詳細は後記する。ここで、画像処理装置1は、画像データを印刷データに変換する際に、画像データを中間データに一旦変換し、そして、中間データを印刷データに変換するものである。機構部2機構部2は、画像形成装置100が備えるモータ2aやセンサ2bなどの駆動部であり、後記する機構制御ASIC3によって制御される。例えば、モータ2aは、図示を省略した定着器、感光ドラム、転写ローラ、用紙搬送ローラを動作させるモータである。また、センサ2bは、用紙の通過を検知するセンサや用紙の形状を検出するセンサなどである。機構制御ASIC3機構制御ASIC3は、機構部2を制御する制御部であり、例えば、モータ2aを制御して用紙搬送を実行させ、センサ2bから得られた用紙位置情報を取得する。ここで、機構制御ASIC3は、画像処理装置1後記する画像処理ASIC10と信号線Lmを介して接続され、画像形成部4とも信号線Lpを介して接続される。これにより、機構制御ASIC3は、取得した用紙位置情報に基づいて、印刷データの出力を依頼するタイミング信号を生成し、画像処理装置1画像処理ASIC10および画像形成部4に出力する。また、機構制御ASIC3は、後記するメッセージ処理回路14とメッセージバス31太線で示すを介して接続され、例えば、メッセージ処理回路14から用紙搬送開始メッセージを受信したときに、モータ2aを制御して用紙搬送を実行させる。画像形成部4画像形成部4は、画像処理装置1から取得した印刷データに基づいて、紙などの媒体に画像を形成する機構部である。この画像形成部4は信号線Lpを介して機構制御ASIC3からタイミング信号を受け取り、また印刷データバス41太線で示すを介して画像処理ASIC10から印刷データを受け取る。例えば、画像形成部4は、媒体に画像を形成する際に、4色CyanMazendaYellowBlackのインクを用いて、CMYKカラーモデル以下、CMYKとするで色を表現する。このときの印刷データは、CMYKで表現可能なCIELab表色系の色情報[L,a,b]であり、中間データは、XYZ表色系である。そして、画像データは、色データ[R,G,B]である。通信接続部5通信接続部5は、LANLocalAreaNetworkなどのネットワークNと接続されており、その先には、PCPersonalComputerなどのコンピュータ不図示が接続される。このコンピュータから画像データを含む印刷ジョブが送信される。この印刷ジョブには、画像データに基づく画像を紙などの記録媒体に印刷させる指示が含まれている。画像処理装置1次に、画像処理装置1が備える各構成部について説明する。画像処理装置1は、情報処理部としての画像処理ASIC10と、制御部としてのCPU20と、記憶部としてのメモリ70とで構成される。画像処理ASIC10は、CPU割込処理回路11と、第1の画像処理回路12と、第2の画像処理回路13と、メッセージ処理回路14と、印刷データ出力回路15と、FIFO処理部67としてのFIFOメモリ16およびPCIE接続処理回路17と、データ転送バス18と、PCIEバス19とからなる。CPU割込処理回路11と、第1の画像処理回路12と、第2の画像処理回路13と、メッセージ処理回路14と、印刷データ出力回路15とが、それぞれデータ転送バス18を介して、FIFOメモリ16と互いにデータの送受信が可能に接続される。そして、これらは、それぞれがFIFOメモリ16にデータを出力した順番で、FIFOメモリ16にデータが蓄積入力される程度の距離に配設されているものとする。また、PCIEバス19は、PCIE接続処理回路17とCPU20とを通信可能に接続する。ここで、いわゆるDMAコントローラは、FIFOメモリ16と、PCIE接続処理回路17と、データ転送バス18と、PCIEバス19とから構成される。このPCIE接続処理回路17とCPU20とは、高速なデータ転送を実現するために、PCI-SIGPeripheralComponentInterconnectSpecialInterestGroupによって規格化されたPCIExpress以下、PCIEと称するバス19で接続される。PCIE接続処理回路17PCIE接続処理回路17は、自身が備えるPCIEバスブリッジ不図示を介してPCIEバス19と接続され、そのPCIEバス19はCPU20側に備えられたPCIEバスブリッジ23図3を介してCPU20と接続する。FIFOメモリ16FIFOメモリ16は、データ転送バス18とPCIE接続処理回路17との間に配置され、データを入力順に蓄積し、入力順にデータが取得される記憶部である。これにより、データ転送バス18を介してFIFOメモリ16に蓄積された入力したデータが、入力順でPCIE接続処理回路17に取得される。このFIFOメモリ16に一旦データを蓄積することによってPCIE接続処理回路17とデータ転送バス18との間の速度差を吸収する機能を持つ。ここで、FIFOメモリ16は、入力側と出力側とで動作周波数が異なり、データを非同期で記憶することができる。メモリ70メモリ70は、データを記憶する記憶部であり、メモリバス71を介して、CPU20とデータの送受信可能に接続される。メモリ70は、例えば、RAMRandomAccessMemory、HDDHardDiscDriveなどで構成される。CPU20CPU20は、CPU割込処理回路11と、メモリ70と、PCIE接続処理回路17と接続される。CPU20は、信号線Lsと接続する信号線インターフェース信号線IF21図3と接続され、CPU20は、信号線IF21および信号線Lsを介してCPU割込処理回路11と接続される。また、CPU20は、メモリインタフェースメモリIF22図3と接続し、CPU20は、メモリIF22およびメモリバス23を介してメモリ70と接続する。さらに、CPU20は、PCIEバスブリッジ23図3と接続し、そのPCIEバスブリッジ23およびPCIEバス19を介してPCIE接続処理回路17と接続する。また、CPU20は、制御部201と、DMA機能部202とを備える。ここで、制御部201は、画像処理装置1が備える各構成部を制御する。この制御部201は、不図示のROMReadOnlyMemoryなどに格納されたプログラムを読み出して実行し、画像処理装置1が機能するように、画像処理装置1が備える各構成部を制御する。DMA機能部202は、制御部201に処理させることなく、メモリ70にアクセスすることができ、FIFOメモリ16とメモリ70との間でデータを転送する。例えば、データをメモリ70に記憶させたり、データをメモリ70から読み出すことができる。また、データをメモリ70から削除することもできる。ここで、CPU20とメモリ70とを接続するメモリIF22はDMA機能を仲介するものである。そして、制御部201は、DMA機能部202がメモリ70に記憶された中間データや画像データを読み出した後で、DMA機能部202にメモリ70のステータスデータを削除させる。制御部201は、通信接続部5を介して、ネットワークNから印刷ジョブを取得すると、その印刷ジョブを一旦メモリ70に記憶させる。この印刷ジョブには画像データが含まれている。制御部201は、後記する画像処理ASIC10CPU割込処理回路11からCPU割込信号を受信したとき、割込制御を行って、不図示の記憶部から所定の監視プログラム割込プログラムを取得して、メモリ70の監視処理を実行する。この監視処理はメモリ70の記憶領域を読み込んで、メモリ70にステータスデータが記憶されたか否かを判定するものである。この制御部201は、メモリ70にステータスデータが記憶されていることが確認できるまで、この監視処理を所定のタイミングで繰り返し実行する。制御部201は、ステータスデータのヘッダに含まれる情報を読み取って、そのステータスデータが、第1ステータスデータなのか、または、第2ステータスデータなのかを判定する。ここで、第1ステータスデータであれば、DMA機能部202は、メモリ70に記憶された中間データを、画像処理ASIC10PCIE接続処理回路17に転送する。一方、第2ステータスデータであれば、DMA機能部202は、メモリ70に記憶された印刷データを、画像処理ASIC10PCIE接続処理回路17に転送する。第1ステータスデータおよび第2ステータスデータについては、詳細を後記する。画像処理ASIC10画像処理ASIC10は、画像データを印刷データに変換する画像処理を行う構成部である。この画像処理ASIC10は、第1の画像処理回路12および第2の画像処理回路13と、FIFO処理部67としてのPCIE接続処理回路17およびFIFOメモリ16と、割込処理部としてのCPU割込処理回路11と、印刷データ出力回路15と、メッセージ処理回路14とを備える。CPU割込処理回路11は、第1の画像処理回路12とは信号線L1を介して、第2の画像処理回路13とは信号線L2を介して接続される。この画像処理ASIC10は、画像データを印刷データに変換するまでに、第1の画像処理回路12が画像データを中間データに変換する画像処理を行い、第2の画像処理回路13が中間データを印刷データに変換する画像処理を行うものとする。ここで、画像データを中間データに変換する際には、第1の画像処理回路12が転送元の情報処理回路であり、第2の画像処理回路13が転送先の情報処理回路である。また、中間データを印刷データに変換する際には、第2の画像処理回路13が転送元の情報処理回路であり、印刷データ出力回路15が転送先の情報処理回路である。第1の画像処理回路12第1の画像処理回路12は、不図示の制御部により制御されて、画像データを中間データに変換する画像処理機能を実現する。この不図示の制御部は、CPU20の制御部201であってもよい。第1の画像処理回路12は、メモリ70から画像データを取得し、その画像データに所定の処理を行い、中間データに変換する。この画像データは、メモリ70に記憶された画像データを印刷するというプログラムを実行中のCPU20制御部201が、画像処理装置1の各構成部を制御して、メモリ70から取得してきたものである。第1の画像処理回路12は、中間データをメモリ70に記憶させるために、FIFOメモリ16に中間データを出力する。そして、中間データを出力したことを契機にDMA完了信号を生成して、信号線L1を介してCPU割込処理回路11に送信する。第2の画像処理回路13第2の画像処理回路13は、不図示の制御部により制御されて、中間データを印刷データに変換する画像処理機能を実現する。この不図示の制御部は、CPU20の制御部201であってもよい。第2の画像処理回路13は、メモリ70に記憶された中間データを、FIFOメモリ16を介して取得し、その中間データに所定の処理を行い、印刷データに変換する。第2の画像処理回路13は、印刷データをメモリ70に記憶させるために、FIFOメモリ16に印刷データを出力する。そして、印刷データを出力したことを契機にDMA完了信号を生成して、信号線L2を介してCPU割込処理回路11に送信する。CPU割込処理回路11CPU割込処理回路11は、第1の画像処理回路12または第2の画像処理回路13からDMA完了割込信号を受け取ると、ステータスデータを生成する。このステータスデータをメモリ70に記憶させるために、FIFOメモリ16にステータスデータを出力する。ステータスデータを出力後、CPU割込処理回路11は、CPU割込信号を生成し、信号線Lsを介してCPU20に出力する。このCPU割込信号は、例えば、ONまたはOFFを示す1ビットの信号である。本実施形態において、CPU割込処理回路11は、第1の画像処理回路12からDMA完了割込信号を受け取ると、第1ステータスデータを生成してFIFOメモリ16に出力する。これにより、第1ステータスデータがメモリ70に記憶される。また、CPU割込処理回路11は、第2の画像処理回路13からDMA完了割込信号を受け取ると、第2ステータスデータを生成してFIFOメモリ16に出力する。これにより、第2ステータスデータがメモリ70に記憶される。CPU割込処理回路11は、第1ステータスデータを生成するときに、当該ステータスデータが第1ステータスデータであることを示す情報をヘッダに含める。同様に、第2ステータスデータには、第2ステータスデータであることを示す情報をヘッダに含める。ここで、第1ステータスデータは、第1の画像処理回路12が中間データをFIFOメモリ16に出力済であることを示すデータであり、第2ステータスデータは、第2の画像処理回路13が印刷データをFIFOメモリ16に出力済であることを示すデータである。<第1の実施形態>図2を用いて、第1の実施形態に係るCPU割込処理回路について説明する。CPU割込処理回路11は、CPU割込信号を出力するリクエスト処理部501と、ステータスデータを出力するライトDMA制御部502とを備える。ライトDMA制御部502は、データ転送バス18を介してFIFOメモリ16とデータの送受信が可能なように接続される。リクエスト処理部501は、CPU20と信号線Lsを介して接続されるとともに、第1の画像処理回路12とは信号線L1を介して、第2の画像処理回路13とは信号線L2を介して接続される。リクエスト処理部501は、信号線L1を介して第1の画像処理回路12からDMA完了割込信号を取得すると、ライトDMA制御部502に第1リクエストを出力する。第1リクエストを取得したライトDMA制御部502は、第1ステータスデータを生成する。そして、ライトDMA制御部502は、データ転送バス18を介してFIFOメモリ16に第1ステータスデータを出力する。ライトDMA制御部502は、第1ステータスデータを出力後、リクエスト処理部501に第1ステータスデータを出力したことを示す出力完了信号を出力する。リクエスト処理部501は、出力完了信号を取得すると、CPU割込信号を生成し、信号線Lsを介してCPU20に出力する。同様に、リクエスト処理部501は、信号線L2を介して第2の画像処理回路13からDMA完了割込信号を受け取ると、ライトDMA制御部502に第2リクエストを出力する。第2リクエストを取得したライトDMA制御部502は、第2ステータスデータを生成する。そして、ライトDMA制御部502は、データ転送バス18を介してFIFOメモリ16に第2ステータスデータを出力する。ライトDMA制御部502は、第2ステータスデータを出力後、リクエスト処理部501に第1ステータスデータを出力したことを示す出力完了信号を出力する。リクエスト処理部501は、出力完了信号を取得すると、CPU割込信号を生成し、信号線Lsを介してCPU20に出力する。以上で、第1の実施形態に係るCPU割込処理回路について説明を終了する。再び図1に戻る。印刷データ出力回路15印刷データ出力回路15は、不図示の制御部により制御されて、印刷データを画像形成部4に送信する機能を実現する。この不図示の制御部は、CPU20の制御部201であってもよい。印刷データ出力回路15は、メモリ70に記憶された印刷データを、FIFOメモリ16を介して取得する。そして、データ転送バス18を介して印刷データ取得メッセージをメッセージ処理回路14に出力する。その後、印刷データ出力回路15は、機構制御ASIC3から信号線Lmを介してタイミング信号を受信したときに、画像形成部4に印刷データバス41を介して印刷データを送信する。メッセージ処理回路14メッセージ処理回路14は、不図示の制御部により制御されて、機構制御ASIC3に用紙搬送開始メッセージを出力する機能を実現する。この不図示の制御部は、CPU20の制御部201であってもよい。メッセージ処理回路14は、印刷データ出力回路15から印刷データ取得メッセージを取得して、用紙搬送開始メッセージを生成する。そして、メッセージ処理回路14は、機構制御ASIC3にメッセージバス31を介して用紙搬送開始メッセージを出力する。<動作概要>以上の構成を備える画像処理装置1が行う処理動作について説明する。画像処理ASIC10は、CPU20制御部201に制御されて、印刷ジョブに含まれる1ページ分の画像データを印刷データに変換する処理を開始する。メモリ70から1ページ分の画像データを取得した画像処理ASIC10は、取得した画像データに対して所定の画像処理を行い、CPU20のDMA機能部202はメモリ70に画像処理後のデータを記憶させる。以上の一連の動作を、画像データから印刷データに変換するために必要な処理回数分繰り返す。そして、画像処理ASIC10は、1ページ分の画像データを印刷データに変換すると、機構制御ASIC3に対して用紙搬送開始メッセージを出力し、機構制御ASIC3からのタイミング信号に合わせて印刷データを画像形成部4へ印刷データバス41を通じて出力する。以上の一連の動作を印刷ジョブとして指定されたページ数と同じ回数繰り返す。<動作>図3を用いて、第1の実施形態に係る画像処理装置の中間データ読み出し動作について説明する。図3において、紙面の上方から下方に向けて時間が経過する。まず、第1の画像処理回路12は、中間データをメモリ70に記憶させるために、中間データをFIFOメモリ16に出力するステップS101a。これにより、FIFOメモリ16には、中間データが先頭に蓄積される。次に、第1の画像処理回路12は、DMA完了信号を生成して、信号線L1を介してCPU割込処理回路11に送信するステップS102。これにより、CPU割込処理回路11は、DMA完了信号を受信する。CPU割込処理回路11は、DMA完了信号を受信したことにより、第1ステータスデータを生成し、その第1ステータスデータをFIFOメモリ16に出力するステップS103a。これにより、FIFOメモリ16には、中間データの後に第1ステータスデータが蓄積される。次に、CPU割込処理回路11は、CPU割込信号を生成し、信号線Lsを介してCPU20に出力するステップS104。CPU20は、このCPU割込信号を信号線IF21を介して受信し、CPU20制御部201は、所定の監視プログラムを起動して、メモリ70の監視処理を実行するステップS105a。この監視処理は、メモリ70の記憶領域を読み込んで、第1ステータスデータが記憶されたか否かを判定する。ここで、CPU20制御部201は、第1ステータスデータがメモリ70に記憶されたことを確認するまで、所定のタイミングで監視処理を実行する。CPU20のDMA機能部202は、FIFOメモリ16の先頭に蓄積された中間データを取得し、その中間データをメモリ70に出力するステップS101b。これにより、CPU20制御部201の処理能力を低減することなく、メモリ70に中間データが記憶される。ここで、図3の斜線は、メモリ70に、時刻t1に中間データが記憶され始め、時刻t2に中間データのすべてが記憶されたことを示している。このとき、FIFOメモリ16には、中間データの次に蓄積された第1ステータスデータが先頭に位置している。ステップS101bの後、CPU20のDMA機能部202は、FIFOメモリ16の先頭に蓄積された第1ステータスデータを取得し、その第1ステータスデータをメモリ70に出力するステップS103b。これにより、CPU20制御部201の処理能力を低減することなく、メモリ70に第1ステータスデータが記憶される。そして、時刻t2に第1ステータスデータがメモリ70に記憶される。その後時刻t2より後、CPU20制御部201は、次の監視処理を実行するタイミングで、メモリ70に第1ステータスデータが記憶されているか否かを確認するステップS105b。メモリ70に第1ステータスデータが記憶されていれば、CPU20制御部201は、DMA機能部202に中間データの取得を促すステップS106。そして、CPU20のDMA機能部202は、メモリ70から中間データを取得し、FIFOメモリ16に出力するステップS107。それから、CPU20制御部201は、メモリ70に記憶された第1ステータスデータを削除するステップS108。その後、第2の画像処理回路13は、FIFOメモリ16を介して中間データを取得し、所定のプログラムを実行して中間データから印刷データに変換する。以下に示す処理は、ステップS101a~ステップS108と同様の処理であるため簡単に説明する。第2の画像処理回路13は、印刷データをメモリ70に記憶させるために、印刷データをFIFOメモリ16に出力するステップS101a参照。次に、第2の画像処理回路13は、DMA完了信号をCPU割込処理回路11に送信するステップS102参照。DMA完了信号を受信したCPU割込処理回路11は、第2ステータスデータを生成し、その第2ステータスデータをFIFOメモリ16に出力するステップS103a参照。これにより、FIFOメモリ16には、印刷データの後に第2ステータスデータが蓄積される。次に、CPU割込処理回路11は、CPU割込信号を生成し、CPU20に出力するステップS104参照。CPU割込信号を受信したCPU20制御部201は、所定の監視プログラムを起動して、メモリ70の監視処理を実行するステップS105a参照。CPU20のDMA機能部202は、FIFOメモリ16の先頭に蓄積された印刷データを取得し、その印刷データをメモリ70に出力するステップS101b参照。さらに、CPU20のDMA機能部202は、FIFOメモリ16の先頭に蓄積された第2ステータスデータを取得し、その第2ステータスデータをメモリ70に出力するステップS103b参照。CPU20制御部201は、所定のタイミングで監視処理を実行し、メモリ70に第2ステータスデータが記憶されているか否かを確認するステップS105b参照。メモリ70に第2ステータスデータが記憶されていれば、CPU20制御部201は、DMA機能部202に中間データの取得を促すステップS106参照。そして、CPU20のDMA機能部202は、メモリ70から印刷データを取得し、FIFOメモリ16に出力するステップS107参照。それから、CPU20制御部201は、メモリ70に記憶された第2ステータスデータを削除するステップS108参照。その後、印刷データ出力回路15は、FIFOメモリ16を介して印刷データを取得し、所定のプログラムを実行して、機構制御ASIC3からタイミング信号を受信したときに、画像形成部4に印刷データを出力する。<第2の実施形態>図4を用いて、第2の実施形態に係るCPU割込処理回路について説明する。第2の実施形態に係る画像処理装置1Aは、図4に示すように、第1の実施形態に係る画像処理装置1のCPU割込処理回路11図2の代わりに、CPU割込処理回路11Aを備える点と、FIFOメモリ16図2の代わりに、FIFOメモリ16Aを備える点と、PCIE接続処理回路17図2の代わりに、PCIE接続処理回路17Aを備える点とが、異なっている。他の構成は同様なので、説明を便宜的に省略する。CPU割込処理回路11Aは、CPU割込信号を出力するリクエスト処理部601と、ステータスデータを出力するライトDMA制御部602と、FIFOメモリ16Aにリード転送要求を行うリードDMA制御部603とを備える。ライトDMA制御部602およびリードDMA制御部603は、データ転送バス18を介してFIFOメモリ16Aとデータの送受信が可能なように接続される。リクエスト処理部501は、CPU20と信号線Lsを介して接続されるとともに、第1の画像処理回路12とは信号線L1を介して、第2の画像処理回路13とは信号線L2を介して接続される。第2の実施形態に係る画像処理装置1Aは、CPU割込処理回路11AにリードDMA制御部603を備えて、第1の実施形態に係る画像処理装置1AのCPU20制御部201が行う監視処理図3のステップS105aを、リードDMA制御部603が行うものである。リクエスト処理部601リクエスト処理部601は、信号線L1を介して第1の画像処理回路12からDMA完了割込信号を取得すると、ライトDMA制御部602に第1リクエストを出力する。リクエスト処理部601は、ライトDMA制御部602から出力完了信号を取得すると、リードDMA制御部603に第1回収リクエストを出力する。リクエスト処理部601は、リードDMA制御部603から出力完了信号を取得すると、CPU割込信号を生成し、信号線Lsを介してCPU20に出力する。ライトDMA制御部602ライトDMA制御部602は、リクエスト処理部601から第1リクエストを取得したことを契機に、第1ステータスデータを生成する。そして、ライトDMA制御部602は、データ転送バス18を介してFIFOメモリ16Aに第1ステータスデータを出力する。第1ステータスデータを出力後、ライトDMA制御部602は、リクエスト処理部601に第1ステータスデータを出力したことを示す出力完了信号を出力する。また、ライトDMA制御部602は、出力した第1ステータスデータをリードDMA制御部603にも出力する。リードDMA制御部603リードDMA制御部603は、リクエスト処理部601から第1回収リクエストを取得したことを契機に、メモリ70に記憶されたデータの転送要求リード転送要求を、DMAコントローラであるFIFOメモリ16AおよびPCIE接続処理回路17Aに行う。リードDMA制御部603は、FIFOメモリ16Aから取得したデータと、ライトDMA制御部602が出力したステータスデータとを比較する。ここで、FIFOメモリ16Aから取得したデータが、ステータスデータと一致している場合は、リクエスト処理部601に出力完了信号を出力する。一方、一致していない場合は、リードDMA制御部603は、再度FIFOメモリ16AおよびPCIE接続処理回路17Aにリード転送要求を行う。以上のように処理を行うことにより、リードDMA制御部603は、リード転送要求によりメモリ70から転送されたデータと、ライトDMA制御部602がFIFOメモリ16Aに出力した第1ステータスデータとで比較する。このように、リードDMA制御部603は、第1の実施形態に係る画像処理装置1AのCPU20制御部201が行う監視処理図3のステップS105aを行うものである。FIFOメモリ16AFIFOメモリ16Aは、第1の実施形態に係る画像処理装置1が備えるFIFOメモリ16図2参照と同様の機能を備える。さらに、FIFOメモリ16Aは、内部に蓄積されたデータをすべて出力して、データが空になってからつまり、蓄積された第1ステータスデータを出力してから、リードDMA制御部603からのリード転送要求を受け付けて処理を実行する。まず、FIFOメモリ16Aは、データ転送バス18を介して入力されるデータをPCIE接続処理回路17Aに出力するように設定されていたスイッチを切り替えて、PCIE接続処理回路17Aから入力されるデータをデータ転送バス18側に出力する設定にする。これにより、FIFOメモリ16Aは、PCIE接続処理回路17Aから取得したデータをデータ転送バス18に出力する。PCIE接続処理回路17ADMAコントローラであるPCIE接続処理回路17Aは、第1の実施形態に係る画像処理装置1が備えるPCIE接続処理回路17図2参照と同様の機能を備える。さらに、PCIE接続処理回路17Aは、FIFOメモリ16Aからデータが出力されなくなってからFIFOメモリ16Aの内部に蓄積されたデータがすべて出力されてから、CPU20制御部201のDMA機能部202がメモリ70からデータの取得を開始する。このとき取得したデータの宛先をリードDMA制御部603にして、FIFOメモリ16Aに出力する。当該構成を備えることにより、第2の実施形態に係る画像処理装置1Aは、第1の実施形態に係る画像処理装置1よりも、以下の効果を得ることができる。第1の実施形態に係る画像処理装置1が備えるCPU20制御部201は、CPU割込信号を受信してから、メモリ70のデータを定期的に読み込んでいる。つまり、2回以上読み込むことがある。これに対して、第2の実施形態に係る画像処理装置1Aが備えるCPU20制御部201は、リクエスト処理部601とライトDMA制御部602とリードDMA制御部603とにより、ステータスデータが確実に記憶されてから、メモリ70を読み込むため、この読み込む処理は1回だけでよい。したがって、第2の実施形態に係る画像処理装置1Aは、第1の実施形態に係る画像処理装置1よりも、CPU20制御部201が行う処理をさらに低減させることができる。<動作>図5を用いて、第2の実施形態に係る画像処理装置の中間データ読み出し動作について説明する。図5おいて、紙面の上方から下方に向けて時間が経過する。まず、第1の画像処理回路12は、中間データをメモリ70に記憶させるために、中間データをFIFOメモリ16Aに出力するステップS201a。これにより、FIFOメモリ16Aには、中間データが先頭に蓄積される。次に、第1の画像処理回路12は、DMA完了信号を生成して、信号線L1を介してCPU割込処理回路11Aに送信するステップS202。これにより、CPU割込処理回路11Aは、DMA完了信号を受信する。CPU割込処理回路11Aは、DMA完了信号を受信したことにより、第1ステータスデータを生成し、その第1ステータスデータをFIFOメモリ16Aに出力するステップS203a。これにより、FIFOメモリ16Aには、中間データの後に第1ステータスデータが蓄積される。ここまでは、第1の実施形態に係る画像処理装置1における、図3のステップS101a,S102,S103aと同じである。次に、CPU割込処理回路11Aは、DMAコントローラであるPCIE接続処理回路17AおよびFIFOメモリ16Aにリード転送要求を行うステップS204a。これにより、PCIE接続処理回路17AおよびFIFOメモリ16Aは、FIFOメモリ16Aの内部に蓄積されたデータがすべて出力されて、空になるまで待機する。つまり、内部に蓄積された中間データおよび第1ステータスデータがCPU20制御部201のDMA機能部202により出力されてから、PCIE接続処理回路17AおよびFIFOメモリ16Aはリード転送要求に対応する処理を実行する。その後、第1の実施形態に係る画像処理装置1で説明したステップS101bと同様に処理が行われて、メモリ70に中間データが記憶されるステップS201b。また、第1ステータスデータもステップS103bと同様に処理が行われて、メモリ70に第1ステータスデータが記憶されるステップS203b。CPU20制御部201のDMA機能部202によりFIFOメモリ16Aから第1ステータスデータが取得されたステップS203b後、FIFOメモリ16Aの内部にデータが蓄積されていない空となったタイミングで、DMAコントローラであるPCIE接続処理回路17AおよびFIFOメモリ16Aは、ステップS204aでCPU割込処理回路11Aから要求されたリード転送要求に対応する処理を実行し、DMA機能部202はメモリ70からデータを取得し、FIFOメモリ16Aに出力するステップS205a。この処理により、FIFOメモリ16Aは、PCIE接続処理回路17Aから入力されるデータをデータ転送バス18側に出力する設定に変更される。これにより、DMA機能部202はメモリ70からリードデータを取得して、FIFOメモリ16Aに出力する。そして、CPU割込処理回路11Aは、FIFOメモリ16Aからリードデータを取得することができるステップS205b。CPU割込処理回路11Aは、取得したリードデータと、ステップS204aで出力した第1ステータスデータとを比較するステップS206。ここで、リードデータと第1ステータスデータとが一致している場合ステップS206,Yes、CPU割込処理回路11AはCPU割込信号を生成し、信号線Lsを介してCPU20に出力するステップS207。一方、一致していない場合ステップS206,No、CPU割込処理回路11Aは、ステップS204aの処理を再度行い、FIFOメモリ16Aにリード転送要求を出力する。このステップS206の処理は、ステップS205bで取得したリードデータと、ステップS204aで出力した第1ステータスデータとが一致するまで繰り返される。ステップS207の処理後、CPU20は、このCPU割込信号を信号線IF21を介して受信し、CPU20制御部201は、所定のプログラムを起動して、メモリ70の監視処理を実行するステップS208。これにより、CPU20制御部201は、メモリ70の記憶領域を読み込んで、第1ステータスデータが記憶されたか否かを判定する。CPU20制御部201は、DMA機能部202に中間データの取得を促すステップS209。そして、CPU20のDMA機能部202は、メモリ70から中間データを取得し、FIFOメモリ16Aに出力するステップS210。それから、CPU20制御部201は、メモリ70に記憶された第1ステータスデータを削除するステップS211。その後、第2の画像処理回路13は、FIFOメモリ16Aを介して中間データを取得し、所定のプログラムを実行して中間データから印刷データに変換する。これ以降、印刷データ読み出し動作として、ステップS201~ステップS211と同様の処理が行われるため説明を省略する。従来技術との比較次に、図6を参照して、従来技術と比較する。特許文献1に記載されたバーストデータ転送処理装置情報処理装置が備えるDMA制御回路1004は、FIFOメモリ1005へ読み出したデータ転送データSig104aを転送しステップS1001a、データ転送終了後にデータ転送終了信号Sig104bを出力するステップS1002。FIFOメモリ1005は、そのメモリ領域が空になると、メモリ空信号Sig105を出力するステップS1003。そして、割込信号発生回路1006は、DMA制御回路1004からのデータ転送終了信号Sig104bを受信済みON、かつFIFOメモリ1005のメモリ空信号Sig105を受信済みONの時に、割込信号Sig106をプロセッサ1002へ供給するステップS1004。これにより、プロセッサ1002は、データ転送が終了したことを認識できる。ここで、特許文献1に記載された情報処理装置では、CPUプロセッサ1002が割込信号Sig106を受信したものの、転送したデータの大きさや通信環境などの影響により、メモリ1003にまだ、転送したデータのすべてが記憶されていない場合があった図6において、t1が記憶の開始、t2が記憶の終了を示し、t2のときに転送データSig104aのすべてが記憶される。このとき、CPUは割込信号Sig106を受信したことにより、データの転送が終了したことを認識しているため、CPUがメモリ1003からデータ転送したデータを取得するステップS1005。このように、特許文献1に記載された情報処理装置によれば、CPUは、データの一部が足りない無効データを取得してしまうステップS1006という問題点がある。本発明の第1の実施形態に係る画像処理装置1および第2の実施形態に係る画像処理装置1Aによれば、CPU20は、FIFOメモリ1616Aを介することで転送データ中間データ、印刷データよりも後にメモリ70に記憶されるステータスデータ第1ステータスデータ、第2ステータスデータが、メモリ70に記憶されているか否かを確認するステップS105a、S105b,図3。つまり、ステータスデータのすべてがメモリ70に記憶されていなくても、ステータスデータの一部がメモリ70に記憶されていれば、すでにメモリ70には転送データのすべてが記憶されているとこととなる。そのため、CPU20は、メモリ70から無効データを取得することがない。本発明は、前記した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更や変形を行うことができる。第1の実施形態および第2の実施形態において、画像形成装置100がネットワークプリンタに内蔵された例として、CPU20は、ネットワークNと接続する通信接続部5を介して画像データを取得するとした。ここで、画像形成装置100は、スキャナ機能を有して、所定の位置に載置された原稿の一面を読み取って画像データを生成する画像データ生成部を備え、CPU20は、その画像データ生成部から画像データを取得しても構わない。第1の実施形態および第2の実施形態において、CPU20は、メモリ70の監視処理を行って、メモリ70に第1ステータスデータが記憶されていた場合に、CPU20は、DMA機能部202に中間データの取得を促す図3のステップS106、図5のステップS209。そして、CPU20のDMA機能部202がメモリ70から中間データまたは印刷データを取得する。また、ステップS105bの処理にて、メモリ70に第1ステータスデータが記憶されていれば、CPU20制御部201は、ステップS106の処理を行う前に、中間データに対して所定の処理を行ってもよい。この所定の処理は、例えば、中間データの送信先である第2の画像処理回路13が中間データを印刷データに変換する際の処理速度の向上を図って、データを加えたり、データを変更するなどの処理加工処理である。また、転送元の情報処理回路から転送先の情報処理回路に転送されるデータは、中間データや印刷データでなくても構わない。例えば、第1の画像処理回路12図1が画像処理したときの数値データを転送しても構わない。他に、転送元の情報処理回路からCPU20制御部201が所定の処理を実行するために必要な数値データを出力してもよい。これにより、CPU20制御部201がメモリ70から数値データを取得して、CPU20制御部201が実行するプログラムにおいて、その数値データを用いて、次のステップの処理を実行するようにしてもよい。"