被検体を伝搬した音響波を受信してアナログ電気信号に変換する複数の受信素子と、前記アナログ電気信号を基準クロック信号ごとにサンプリングしてシリアルデータとしてのデジタル電気信号に変換し、フレームクロック信号と共に前記シリアルデータを出力するAD変換器と、前記AD変換器より前記フレームクロック信号および前記シリアルデータが入力され、前記シリアルデータをパラレルデータに変換するデータ処理装置と、を有し、前記データ処理装置からの出力データを用いて画像データを生成する音響波取得装置であって、前記データ処理装置は、前記複数の受信素子のそれぞれに対応する前記パラレルデータを、前記フレームクロック信号と同じ周波数の書き込みクロック信号ごとに記憶する複数の第1のメモリと、前記第1のメモリが前記パラレルデータの記憶を開始する前から、前記基準クロック信号の複数倍の周波数を持つ参照クロック信号のカウントを開始するカウント手段と、前記カウント手段のカウント値を前記書き込みクロック信号ごとに記憶する第2のメモリと、前記第2のメモリに記憶された値が、所定の範囲にあるかどうかを比較しタイミングずれを判定する判定手段と、を有することを特徴とする音響波取得装置。被検体を伝搬した音響波を受信してアナログ電気信号に変換する複数の受信素子と、前記アナログ電気信号を基準クロック信号ごとにサンプリングしてシリアルデータとしてのデジタル電気信号に変換し、フレームクロック信号と共に前記シリアルデータを出力するAD変換器と、前記AD変換器より前記フレームクロック信号および前記シリアルデータが入力され、前記シリアルデータをパラレルデータに変換するデータ処理装置と、を有し、前記データ処理装置からの出力データを用いて画像データを生成する音響波取得装置であって、前記データ処理装置は、前記複数の受信素子のそれぞれに対応する前記パラレルデータを、前記フレームクロック信号と同じ周波数の書き込みクロック信号ごとに記憶する複数の第1のメモリと、前記第1のメモリが前記パラレルデータの記憶を開始するのと同時に、前記書き込みクロック信号のカウントを開始するカウント手段と、前記カウント手段のカウント値を前記基準クロック信号の複数倍の周波数を持つ参照クロック信号ごとに記憶する第2のメモリと、前記第2のメモリに記憶された値が、所定の範囲にあるかどうかを比較しタイミングずれを判定する判定手段と、を有することを特徴とする音響波取得装置。前記判定手段によって、前記第2のメモリに記憶された値が前記所定の範囲にないと判定された場合、前記タイミングずれを補正するように前記複数の第1のメモリからの読み出しアドレスを補正する補正手段を有することを特徴とする請求項1又は2に記載の音響波取得装置。前記判定手段によって、前記第2のメモリに記憶された値が前記所定の範囲にないと判定された場合、前記タイミングずれを補正するように前記画像データを生成することを特徴とする請求項1又は2に記載の音響波取得装置。被検体を伝播した音響波とは、光を照射された被検体から発生する音響波であることを特徴とする請求項1ないし4のいずれか1項に記載の音響波取得装置。被検体を伝播した音響波とは、被検体に送信された音響波が反射したものであることを特徴とする請求項1ないし4のいずれか1項に記載の音響波取得装置。シリアルデータと共にフレームクロック信号を出力するタイプのAD変換器を用いて超音波装置を構成し、AD変換器の出力を超音波装置内のデータメモリに取り込む際、データ取り込みタイミングのずれが生ずることがある。このデータメモリへのデータ取り込みタイミングのずれは、AD変換器が出力するフレームクロック信号と、超音波装置内部の基準クロックとの位相関係のずれに起因するものである。従来、シリアルデータと共にフレームクロック信号を出力するタイプのAD変換器を用いた超音波装置において、データ取り込みタイミングずれが生じた状態では、光音響画像データあるいは超音波画像データを高精度で生成できないという課題があった。本発明は上記の課題に鑑みてなされたものであり、その目的は、データ取り込みタイミングずれの影響を抑制し、高精度な画像データを生成可能な音響波取得装置を提供することにある。本発明は以下の構成を採用する。すなわち、被検体を伝搬した音響波を受信してアナログ電気信号に変換する複数の受信素子と、前記アナログ電気信号を基準クロック信号ごとにサンプリングしてシリアルデータとしてのデジタル電気信号に変換し、フレームクロック信号と共に前記シリアルデータを出力するAD変換器と、前記AD変換器より前記フレームクロック信号および前記シリアルデータが入力され、前記シリアルデータをパラレルデータに変換するデータ処理装置と、を有し、前記データ処理装置からの出力データを用いて画像データを生成する音響波取得装置であって、前記データ処理装置は、前記複数の受信素子のそれぞれに対応する前記パラレルデータを、前記フレームクロック信号と同じ周波数の書き込みクロック信号ごとに記憶する複数の第1のメモリと、前記第1のメモリが前記パラレルデータの記憶を開始する前から、前記基準クロック信号の複数倍の周波数を持つ参照クロック信号のカウントを開始するカウント手段と、前記カウント手段のカウント値を前記書き込みクロック信号ごとに記憶する第2のメモリと、前記第2のメモリに記憶された値が、所定の範囲にあるかどうかを比較しタイミングずれを判定する判定手段と、を有することを特徴とする音響波取得装置である。本発明はまた、以下の構成を採用する。すなわち、被検体を伝搬した音響波を受信してアナログ電気信号に変換する複数の受信素子と、前記アナログ電気信号を基準クロック信号ごとにサンプリングしてシリアルデータとしてのデジタル電気信号に変換し、フレームクロック信号と共に前記シリアルデータを出力するAD変換器と、前記AD変換器より前記フレームクロック信号および前記シリアルデータが入力され、前記シリアルデータをパラレルデータに変換するデータ処理装置と、を有し、前記データ処理装置からの出力データを用いて画像データを生成する音響波取得装置であって、前記データ処理装置は、前記複数の受信素子のそれぞれに対応する前記パラレルデータを、前記フレームクロック信号と同じ周波数の書き込みクロック信号ごとに記憶する複数の第1のメモリと、前記第1のメモリが前記パラレルデータの記憶を開始するのと同時に、前記書き込みクロック信号のカウントを開始するカウント手段と、前記カウント手段のカウント値を前記基準クロック信号の複数倍の周波数を持つ参照クロック信号ごとに記憶する第2のメモリと、前記第2のメモリに記憶された値が、所定の範囲にあるかどうかを比較しタイミングずれを判定する判定手段と、を有することを特徴とする音響波取得装置である。本発明によれば、データ取り込みタイミングずれの影響を抑制し、高精度な画像データを生成可能な音響波取得装置を提供することが可能になる。以下、図面を用いて本発明による光音響ならびに超音波装置の実施形態を詳細に説明する。本明細書で光音響ならびに超音波装置とは、光音響トモグラフィ診断および超音波診断の両方を実行可能な装置を指す。光音響トモグラフィ診断および超音波診断は、測定対象被検体を伝搬した超音波音響波を取得する点で共通するので、光音響ならびに超音波装置、光音響トモグラフィ診断装置および超音波装置は、いずれも音響波取得装置と呼ぶことができる。また、後述するように、本発明の音響波取得方法は光音響ならびに超音波装置のみならず、光音響トモグラフィ診断のみを行う装置および超音波診断のみを行う装置のいずれにも適用できる。<第1の実施形態>図1Aは、本発明の第1~2の実施形態に係る光音響ならびに超音波装置1の構成を示す図である。この光音響ならびに超音波装置1は、探触子2、AD変換器3、データ処理装置としての受信ビーム成形装置4、信号処理部5、画像処理部6、画像表示部7を有する。この光音響ならびに超音波装置1は、さらに、データメモリ制御回路8、重み付け係数供給回路9、制御用CPU10、光照射部12、超音波送信部11を有する。光照射部12は、制御用CPU10等の制御に従ってある一定のタイミングで被検体領域に光を照射する。光照射部12によって被検体領域に光が照射されると、被検体内で光音響波が発生、伝播する。また、超音波送信部11は、制御用CPU10等の制御に従って被検体領域に超音波を送信する。被検体内で発生、伝播した光音響波や、被検体に送信された超音波の反射波は、探触子2によって受信される。受信された光音響波ならびに超音波は、探触子2によってアナログ電気信号に変換される。アナログ電気信号は、AD変換器3によってデジタル化され、デジタル電気信号に変換される。デジタル電気信号は、データ処理装置である受信ビーム成形装置4によって整相加算処理され、信号処理部5にてフィルタ処理対数圧縮包絡線検波等の処理を受ける。信号処理部では、扱う信号の性質に応じ適切な処理を施す。さらに信号処理部の出力データは、画像処理部6に入力され、画像生成に必要な処理をされた後、画像データとなる。画像表示部7は、画像処理部6によって生成された画像データに従い光音響ならびに超音波画像を表示する。制御用CPU10は、各ブロックをコントロールするのに必要なデータ、コントロール信号を供給する。データメモリ制御回路81~8Tは、受信信号の遅延データを処理し、受信ビーム成形装置4中のデータメモリの受信データ書き込み、または読み出し制御をおこなう。ここで、Tは受信ビーム成形装置4中に存在するデータメモリの数量を示す。重み付け係数供給回路91~9Xは、アポダイゼーション用の重み付けデータを処理し、受信ビーム成形装置4中の乗算器へ重み付け係数を供給する。また、Xは、受信ビーム成形装置4中に存在する、アポダイゼーション用の乗算器の数量を示す。超音波送信部11、光照射部12は必ずしも両方を具備せねばならないものではない。本発明における超音波取得装置を、専ら超音波画像生成に用いる場合は、超音波送信部11のみを具備すれば良い。或いは、本発明における超音波取得装置を、専ら光音響画像生成に用いる場合は、光照射部12のみを具備すれば良い。図1Bは、本発明の第1の実施形態に係る受信ビーム成形装置4とその周辺回路を示す図である。ここでは、32chの受信ビーム成形装置4において、整相加算する構成を例とする。この受信ビーム成形装置4は、データメモリ14-1~14-32、アポダイゼーション用の乗算器15-1~15-32、そして加算回路80を有する。データメモリ14と乗算器15は、各素子に対応する複数のAD変換器3にそれぞれ対応しているすなわち探触子の複数の受信素子にそれぞれ対応している。受信ビーム成形装置4においては、必ずしも整相加算を行わなければならないものではない。データメモリ14-1~14-32に保存されたデータをそのまま上位CPUによって直接処理し、画像データを生成する構成としても良い。つまり、整相加算以外の画像再構成法フーリエドメインでの逆投影や、繰り返し処理を行う逐次再構成法iterativemethodなどを用いても良い。AD変換器3によってデジタル化されたデジタル電気信号はまずデータメモリ14に取り込まれる。データメモリ制御回路8は、被検体領域内のターゲットピクセルまたはターゲットボクセル座標に基き、ターゲットピクセルまたはターゲットボクセル由来の受信デジタル電気信号が保存されているデータメモリアドレスをデータメモリ14に供給する。被検体領域内のターゲットピクセルまたはターゲットボクセル由来の受信デジタル電気信号は、データメモリ制御回路8が出力したデータメモリアドレスに従ってデータメモリ14より読み出され、受信ビーム成形装置4中の乗算器15に出力される。読み出し制御ブロック19、遅延テーブル20はデータメモリ制御回路8の構成要素である。遅延テーブル20は、制御用CPU10から供給された遅延情報を保存する。読み出し制御ブロック19は、遅延テーブル20に保存された遅延情報に基き、データメモリアドレスを算出し、各データメモリ14に供給する。データメモリ14におけるデータ書き込み、読み出し制御について詳細に説明する。図1Cは、ターゲットとする被検体領域内のターゲットピクセルまたはターゲットボクセル31と、受信素子アレイ30、アレイ中の受信素子32との位置関係の一例を示している。ターゲットピクセルまたはボクセル31と、受信素子32間の距離Dは、ある一定の座標系の下、ターゲットピクセルまたはボクセル31の座標X1Y1Z1と受信素子32の座標X2Y2Z2を決定すると、三平方の定理により即座に求まる。また、ターゲットピクセルまたはターゲットボクセル31と、アレイ中の受信素子32間の距離Dを音速で除算することにより、ターゲットピクセルまたはターゲットボクセル31からアレイ中の受信素子32までの、音響波到達時間が算出される。ターゲットとする被検体領域内から光音響波または超音波を受信している間、データメモリ14は各メモリアドレスに光音響波または超音波由来のデジタル電気信号を順次時系列で、しかもある一定の規則に従って記憶する。こうして、ターゲットピクセルまたはターゲットボクセル31からアレイ中の受信素子32までの音響波到達時間と、データメモリ14におけるデジタル電気信号の記憶の規則との関係が明らかとなる。よって、この関係からあるターゲットピクセルまたはターゲットボクセル由来のデジタル電気信号が記憶されたデータメモリアドレスを特定することができる。本発明では、データメモリ制御回路8が、データメモリアドレスをデータメモリ14に供給する。そして、データメモリ14は、データメモリ制御回路8より与えられたデータメモリアドレスに従い、ターゲットピクセルまたはターゲットボクセル31由来のデジタル電気信号を乗算器15に出力する。重み付け係数供給回路9は、被検体領域内のターゲットピクセルまたはターゲットボクセル座標に基き、ターゲットピクセルまたはターゲットボクセルに最適な窓関数重み係数を乗算器15に供給する。データメモリ14から乗算器15に出力された受信デジタル信号は、アポダイゼーションのため、チャンネルごとに重み付け係数供給回路9が算出した窓関数重み係数を乗算され、加算回路80へ出力される。こうして、最終的に32ch分の整相加算が完了する。図2A、図2Bは、本発明の第1~第2の実施形態に係る光音響ならびに超音波装置1における、AD変換器3と受信ビーム成形装置4の動作シーケンスを示す図である。AD変換器3は、基準クロック信号の周波数例えば50MHzでアナログ電気信号のサンプリングを行い、複数ビット幅のデジタル電気信号を出力する。ただし、複数ビット幅のデータを並列で受信ビーム成形装置4に転送すると、AD変換器3と受信ビーム成形装置4間の配線が多くなってしまう。そこで、本来あるビット幅を持つデータをパラレルシリアル変換しシリアルデータとして、1本のデータ線にシリアル出力するタイプのAD変換器が近年多く用いられている。本発明の光音響ならびに超音波装置1におけるAD変換器3は、あるビット幅を持つデータをパラレルシリアル変換し、シリアルデータとして受信ビーム成形装置4に転送するタイプのものであることを前提としている。図2Aは、本発明におけるAD変換器3と受信ビーム成形装置4の理想的な動作状況の例を示した図である。AD変換器3は、シリアルデータと、基準クロック信号より生成されるフレームクロック信号と、を出力する。受信ビーム成形装置4は、フレームクロック信号の1周期分の12個のシリアルデータをシリアルパラレル変換し、12ビット幅のサンプリングデータパラレルデータを得る。加えて、受信ビーム成形装置4は、フレームクロック信号を基にフレームクロック信号と同じ周波数のデータメモリ書き込みクロックを生成する。受信ビーム成形装置4中のデータメモリでは、データメモリ書き込みクロックの立ち上がりエッジごとに、12ビット幅のサンプリングデータを記憶する。データメモリへのデータ書き込み開始タイミングは、受信ビーム成形装置4の内部で用いられる基準クロック信号に同期して生成されるデータメモリ書き込みイネーブルによって決定される。図2Aにおける例では、パラレル変換後のデータ1を先頭として、データメモリへのデータ書き込みがなされる。図2Bは、本発明におけるAD変換器3と受信ビーム成形装置4の理想的でない動作状況の例を示した図である。AD変換器3の出力するフレームクロック信号は、受信ビーム成形装置4の内部で用いられる基準クロック信号と同期していない。そのため、AD変換器3から受信ビーム成形装置4までの配線長、周辺温度による影響等により、基準クロック信号との位相関係のずれが起こり得る。ひいては、基準クロック信号を基に生成されるデータメモリ書き込みイネーブルと、フレームクロック信号を基に生成されるデータメモリ書き込みクロックとの位相関係のずれも起こり得る。データメモリ書き込みイネーブルとデータメモリ書き込みクロックとの位相関係が図2Bのようになった場合、パラレル変換後のデータ0を先頭として、データメモリへのデータ書き込みがなされてしまう。しかし、受信ビーム成形装置4では、パラレル変換後のデータ1を先頭としてデータメモリへのデータ書き込みがなされるとの前提で、光音響画像再構成や超音波画像データ生成のための整相加算が行われる。よって、図2Bのような動作状況では、データ取りこみタイミングのずれたデータをもとに画像データを生成してしまい、光音響画像または超音波画像の画質劣化が懸念される。そこで、このようなデータ取り込みタイミングのずれを検知し、補正することが必要となる。図3Aは、本発明の第1の実施形態に係る、データ取り込みタイミングずれ検知回路の構成を示す図である。データ取り込みタイミングずれ検知回路は、ダミーデータメモリ33と、カウンタ31、判定回路34より構成される。ダミーデータメモリ33と、受信ビーム成形装置4の内部で用いられるデータメモリ32とは、データメモリ書き込みイネーブルとデータメモリ書き込みクロックを共有する。ダミーデータメモリ33へは、所定の周期で、カウンタ31のカウンタ値が書き込みデータとして入力される。判定回路34は、ダミーデータメモリ33のデータを読み出し、データ取り込みタイミングのずれを検知する。図3Bに、理想的なデータ取り込みタイミングにおける、データ取り込みタイミングずれ検知回路の動作を示す。受信ビーム成形装置4では、基準クロック信号を基に、データメモリ書き込みイネーブルが立ち上がる1クロック前にカウンタイネーブルを立ち上げる。これによりカウント開始が可能になる。つまり、データメモリ32がパラレルデータの記憶を開始する前から参照クロック信号のカウントを開始する。カウンタ31は、カウンタイネーブルの立ち上がり後に、参照クロック信号の立ち上がりエッジごとにカウント値を1ずつインクリメントする。すなわち、カウント値を1つ増加させる。参照クロック信号としては、基準クロック信号を逓倍複数倍したものを用いることとする。ダミーデータメモリでは、データメモリ書き込みクロックの立ち上がりエッジごとに、書き込みアドレスを1ずつインクリメントしながら、カウンタ値を記憶する。図3Bの例では、ダミーデータメモリのアドレス0にカウンタ値7が、アドレス1にカウンタ値11が、アドレス2にカウンタ値15が書き込まれていく。次に、図3Cに、理想的でないデータ取り込みタイミング、つまり、データ取り込みタイミングずれが生じた場合におけるデータ取り込みタイミングずれ検知回路の動作を示す。この場合、データメモリ書き込みイネーブルの立ち上がり後すぐにデータメモリ書き込みクロックが立ち上がる。よって、ダミーデータメモリのアドレス0にカウンタ値4が、アドレス1にカウンタ値8が、アドレス2にカウンタ値12が書き込まれていく。次に、図3Dに、理想的な動作状況図3Bの場合と、データ取り込みタイミングずれが生じた状況図3Cの場合の間における、ダミーデータメモリ33のデータ内容差異を示す。図3Bに示されるような、データ取り込みタイミングずれが生じていない動作状況では、アドレス0に7、アドレス1に11、そしてアドレス2に15が書き込まれている。一方、図3Cに示される、データ取り込みタイミングずれが生じた状況では、アドレス0に4、アドレス1に8、そしてアドレス2に12が書き込まれている。判定回路34では、ダミーデータメモリのデータを読み出し、データ取り込みタイミングずれを判定する。具体的には、ダミーデータメモリのデータが所定の範囲にあるかどうかを比較することでデータ取り込みタイミングずれを判定する。ダミーデータメモリのデータが所定の範囲にない場合、ずれが生じたと判定される。データ取り込みタイミングずれが生じていると判定された場合は、ずれ検知フラグをHにし、データ取り込みタイミングずれが生じていることを他の回路、もしくは上位CPUに通知する。ずれが生じていないと判定可能なカウンタ値は、フレームクロック信号の1周期内のシリアルデータのサンプリング数、データメモリ書き込みとカウンタのイネーブルのタイミング、および、参照クロック信号の周期に基づいて求めることができる。ずれの有無を判定する際には、判定回路が上記のカウンタ値をあらかじめ記憶しておくか、演算により求めておき、ダミーデータメモリに実際に書き込まれているカウント値と比較すれば良い。図5A、図5Bは、データ取り込みタイミングずれ補正手段の構成を示した図である。データ取り込みタイミングずれ補正手段は、図1Aで述べたデータメモリ制御回路8-1~8-T図5A、Bにおいては51で表現するに、加算器52を接続したものとなる。データメモリ制御回路51の出力を加算器52に接続し、加算器52の出力がデータメモリ32の読み出しアドレスとして供給される。図5Aは、データ取り込みタイミングずれが検知されていない場合を示す図である。加算器52の入力は0にされ、加算器52の出力は、データメモリ制御回路51の出力と等価となる。一方、図5Bは、データ取り込みタイミングずれが検知された場合を示す図であるずれ検知フラグがH。データ取り込みタイミングずれが検知された場合、加算器52の他方の入力には補正値この場合は1が入力され、加算器52の出力は、データメモリ制御回路51の出力をデータ取り込みずれ分補正したものとなる。つまり、データメモリから読みだすアドレスを補正することで、データ取り込みタイミングずれが補正される。このように、データメモリ33において、サンプリングデータ取り込みタイミングずれが生じた場合でも、データメモリ33から所望のデータアドレスを読み出し、画像データ生成に供することが可能となる。また、データメモリ33中のデータを転送し、上位CPUによって直接画像データ生成処理する場合、データメモリ制御回路51の出力を補正しなくとも良い。その場合、上位CPUでデータメモリ33におけるサンプリングデータ取り込みタイミングずれを考慮して画像データの生成を行えば良い。このように本発明の第1の実施形態によれば、AD変換器3より出力されるフレームクロック信号と受信ビーム成形装置4内部の基準クロック信号の位相関係のずれによるサンプリングデータ取り込みタイミングずれを検知し、補正することが可能となる。<第2の実施形態>図4Aは、本発明の第2の実施形態に係る、データ取り込みタイミングずれ検知回路の構成を示す図である。データ取り込みタイミングずれ検知回路は、ダミーデータメモリ43と、カウンタ41、判定回路44より構成される。ダミーデータメモリ43と、受信ビーム成形装置4データ処理装置の内部で用いられるデータメモリ42とは、データメモリ書き込みイネーブルを共有する。ダミーデータメモリ43へは、カウンタ41のカウンタ値が書き込みデータとして入力される。また、ダミーデータメモリ43へは、書き込みクロックとして参照クロック信号が入力される。参照クロック信号は、基準クロック信号を逓倍複数倍したものである。図4Aでは、参照クロック信号として、50MHzの基準クロック信号を4逓倍した200MHzのクロックを例として示す。カウンタ41は、データメモリ42とデータメモリ書き込みクロックを共有する。また、カウンタ41は、データメモリ42、ダミーデータメモリ43とデータメモリ書き込みイネーブルを共有する。判定回路44は、ダミーデータメモリ43のデータを読み出し、データ取り込みタイミングのずれを検知する。図4Bに、理想的なデータ取り込みタイミングにおける、データ取り込みタイミングずれ検知回路の動作を示す。受信ビーム成形装置4では、基準クロック信号を基に、データメモリ書き込みイネーブルを立ち上げる。カウンタ41は、データメモリ書き込みイネーブルの立ち上がり後に、データメモリ書き込みクロックの立ち上がりエッジごとにカウント値を1ずつインクリメントする。すなわち、データメモリ42がパラレルデータの記憶を開始するのと同時に、カウンタ41はデータメモリ書き込みクロックのカウントを開始する。そして、データメモリ書き込みクロックの立ち上がりエッジごとにカウント値を1つ増加させる。ダミーデータメモリ43では、参照クロック信号の立ち上がりエッジごとに、書き込みアドレスをインクリメントしながら、カウンタ値を記憶する。図4Bの例では、ダミーデータメモリのアドレス0、1、2にカウンタ値0が、アドレス3、4、5、6にカウンタ値1が、アドレス7、8、9、10にカウンタ値2が書き込まれていく。次に、図4Cに、理想的でないデータ取り込みタイミング、つまり、データ取り込みタイミングずれが生じた場合におけるデータ取り込みタイミングずれ検知回路の動作を示す。この場合、データメモリ書き込みイネーブルの立ち上がり後すぐにデータメモリ書き込みクロックが立ち上がる。よって、ダミーデータメモリのアドレス0、1、2、3にカウンタ値1が、アドレス4、5、6、7にカウンタ値2が、アドレス8、9、10、11にカウンタ値3が書き込まれていく。次に、図4Dに、理想的な動作状況図4Bの場合と、データ取り込みタイミングずれが生じた状況図4Cの場合の間における、ダミーデータメモリ43のデータ内容差異を示す。図4Bに示されるような、データ取り込みタイミングずれが生じていない動作状況では、アドレス0、1、2に0、アドレス3、4、5、6に1、そしてアドレス7、8に2が書き込まれている。一方、図4Cに示される、データ取り込みタイミングずれが生じた状況では、アドレス0、1、2、3に1、アドレス4、5、6、7に2、そしてアドレス8に3が書き込まれている。判定回路44では、ダミーデータメモリのデータを読み出し、データ取り込みタイミングずれを判定する。データ取り込みタイミングずれが生じていると判定された場合は、ずれ検知フラグをHにし、データ取り込みタイミングずれが生じていることを他の回路、もしくは上位CPUに通知する。判定回路は、参照クロック信号の周期逓倍数、データメモリ書き込みイネーブルのタイミングおよびフレームクロック信号の周期から求められる、通常のずれが無い場合のカウンタ値と、ダミーデータメモリの値を比較して判定を行うことができる。データ取り込みタイミングずれ補正手段の構成、補正手法については、本発明の第1の実施形態と同様であるため、詳述しない。このように本発明の第2の実施形態によれば、AD変換器3より出力されるフレームクロック信号と受信ビーム成形装置4内部の基準クロック信号の位相関係のずれに起因するサンプリングデータ取り込みタイミングずれを検知し、補正することが可能となる。以上の記載において、データメモリは、本発明の第1のメモリに相当する。ダミーデータメモリは、本発明の第2のメモリに相当する。ターゲットピクセルまたはターゲットボクセルは、本発明のターゲット領域に相当する。以上、本発明の好適な実施形態を説明したが、上述した実施形態はあらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。