"互いに対向する第一及び第二主面を含む半導体基板を有する半導体光検出素子と、前記半導体光検出素子に対向配置されると共に、前記半導体基板の前記第二主面と対向する第三主面を有する搭載基板と、前記半導体光検出素子に対向配置されたと共に、前記半導体基板の前記第一主面と対向する第四主面を有するガラス基板と、を備え、前記半導体光検出素子は、ガイガーモードで動作すると共に前記半導体基板内に形成された複数のアバランシェフォトダイオードと、それぞれの前記アバランシェフォトダイオードに対して直列に接続されると共に前記半導体基板の第一主面側に配置されたクエンチング抵抗と、前記クエンチング抵抗と電気的に接続され且つ前記第一主面側から前記第二主面側まで前記半導体基板を貫通して形成された複数の貫通電極と、を含み、前記搭載基板は、前記貫通電極毎に対応して前記第三主面側に配置された複数の第一電極と、前記複数の第一電極と電気的に接続され且つ各前記アバランシェフォトダイオードからの出力信号を処理する信号処理部と、を含んでおり、前記貫通電極と前記第一電極とがバンプ電極を介して電気的に接続され、前記半導体基板の側面と前記ガラス基板の側面とは面一とされていることを特徴とする光検出装置。前記ガラス基板の前記第四主面に対向する主面が平坦であることを特徴とする請求項1に記載の光検出装置。前記貫通電極が、各前記アバランシェフォトダイオード間の領域に位置していることを特徴とする請求項1又は2に記載の光検出装置。前記半導体光検出素子は、対応する前記貫通電極に電気的に接続されると共に、前記半導体基板の第二主面側に配置された第二電極を、更に含み、前記第一電極と前記第二電極とが前記バンプ電極を介して接続されていることを特徴とする請求項1~3のいずれか一項に記載の光検出装置。各前記アバランシェフォトダイオードは、第一導電体の前記半導体基板と、前記半導体基板の前記第一主面側に形成された第二導電型の第一半導体領域と、前記第一半導体領域内に形成され且つ前記第一半導体領域よりも不純物濃度が高い第二導電型の第二半導体領域と、前記半導体基板の前記第一主面側に配置され且つ前記第二半導体領域と前記クエンチング抵抗とを電気的に接続する第三電極と、を有し、前記第二電極は、前記第二主面における前記第二半導体領域に対応する領域上に形成されていることを特徴とする請求項4に記載の光検出装置。前記貫通電極には、複数の前記クエンチング抵抗が電気的に接続されていることを特徴とする請求項1~5のいずれか一項に記載の光検出装置。各前記アバランシェフォトダイオードから対応する前記クエンチング抵抗を介した前記貫通電極までの配線距離が同等であることを特徴とする請求項6に記載の光検出装置。上述した半導体光検出素子では、信号線にクエンチング抵抗が並列に接続されていることから、各アバランシェフォトダイオード同士も並列に接続されている。並列接続された複数のアバランシェフォトダイオードを有する半導体光検出素子では、各アバランシェフォトダイオードから出力される信号を導くための配線信号線の距離以下、配線距離と称するが、画素アバランシェフォトダイオード間で異なることがある。配線距離が画素間で異なると、配線が有する抵抗及び容量の影響を受けて、時間分解能が画素間で異なってしまう。本発明は、時間分解能が画素間で異なるのを抑制すると共に、時間分解能をより一層向上することが可能な光検出装置を提供することを目的とする。本発明に係る光検出装置は、互いに対向する第一及び第二主面を含む半導体基板を有する半導体光検出素子と、半導体光検出素子に対向配置されると共に、半導体基板の第二主面と対向する第三主面を有する搭載基板と、半導体光検出素子に対向配置されたと共に、半導体基板の第一主面と対向する第四主面を有するガラス基板と、を備え、半導体光検出素子は、ガイガーモードで動作すると共に半導体基板内に形成された複数のアバランシェフォトダイオードと、それぞれのアバランシェフォトダイオードに対して直列に接続されると共に半導体基板の第一主面側に配置されたクエンチング抵抗と、クエンチング抵抗と電気的に接続され且つ第一主面側から第二主面側まで半導体基板を貫通して形成された複数の貫通電極と、を含み、搭載基板は、貫通電極毎に対応して第三主面側に配置された複数の第一電極と、複数の第一電極と電気的に接続され且つ各アバランシェフォトダイオードからの出力信号を処理する信号処理部と、を含んでおり、貫通電極と第一電極とがバンプ電極を介して電気的に接続され、半導体基板の側面とガラス基板の側面とは面一とされていることを特徴とする。本発明に係る光検出装置では、半導体光検出素子の半導体基板に、クエンチング抵抗と電気的に接続され且つ第一主面側から第二主面側まで半導体基板を貫通した複数の貫通電極が形成され、半導体光検出素子の貫通電極と、搭載基板の第一電極と、がバンプ電極を介して電気的に接続されているので、各画素の配線距離を極めて短くできると共に、その値をばらつきなく揃えることができる。したがって、配線が有する抵抗及び容量の影響が著しく抑制され、時間分解能がより一層向上する。本発明では、半導体光検出素子に対向配置されたガラス基板により、半導体基板の機械的強度を高めることができる。また、半導体基板の側面とガラス基板の側面とが面一であるため、デッドスペースを低減できる。ガラス基板の第四主面に対向する主面が平坦であってもよい。この場合、ガラス基板へのシンチレータの設置を極めて容易に行うことができる。貫通電極が、各アバランシェフォトダイオード間の領域に位置していてもよい。この場合、各画素での開口率の低下を防ぐことができる。半導体光検出素子は、対応する貫通電極に電気的に接続されると共に、半導体基板の第二主面側に配置された第二電極を、更に含み、第一電極と第二電極とがバンプ電極を介して接続されていてもよい。この場合、第一電極と第二電極とのバンプ電極による接続を確実に行うことができる。各アバランシェフォトダイオードは、第一導電体の半導体基板と、半導体基板の第一主面側に形成された第二導電型の第一半導体領域と、第一半導体領域内に形成され且つ第一半導体領域よりも不純物濃度が高い第二導電型の第二半導体領域と、半導体基板の第一主面側に配置され且つ第二半導体領域とクエンチング抵抗とを電気的に接続する第三電極と、を有し、第二電極は、第二主面における第二半導体領域に対応する領域上に形成されていてもよい。この場合、第二電極のサイズを比較的大きく設定でき、第一電極と第二電極とのバンプ電極による接続をより一層確実に行うことができると共に、接続の機械的強度を高めることができる。貫通電極には、複数のクエンチング抵抗が電気的に接続されていてもよい。この場合、画素間で貫通電極の共通化が図られ、半導体基板に形成される貫通電極の数を低減できる。これにより、半導体基板の機械的強度の低下を抑制することができる。各アバランシェフォトダイオードから対応するクエンチング抵抗を介した貫通電極までの配線距離が同等であってもよい。この場合、画素間で貫通電極の共通化が図られた構成においても、時間分解能が低下するのを防ぐことができる。本発明によれば、時間分解能が画素間で異なるのを抑制すると共に、時間分解能をより一層向上することが可能な光検出装置を提供することができる。以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。図1~図6を参照して、本実施形態に係る光検出装置1の構成を説明する。図1は、本実施形態に係る光検出装置を示す概略斜視図である。図2は、本実施形態に係る光検出装置の断面構成を説明するための図である。図3及び図4は、半導体光検出素子の概略平面図である。図5は、光検出装置の回路図である。図6は、搭載基板の概略平面図である。光検出装置1は、図1及び図2に示されるように、半導体光検出素子10、搭載基板20、及びガラス基板30を備えている。搭載基板20は、半導体光検出素子10に対向配置されている。ガラス基板30は、半導体光検出素子10に対向配置されている。半導体光検出素子10は、搭載基板20とガラス基板30との間に配置されている。半導体光検出素子10は、フォトダイオードアレイPDAからなる。フォトダイオードアレイPDAは、平面視で矩形形状を呈する半導体基板1Nを有している。半導体基板1Nは、互いに対向する主面1Naと主面1Nbとを含んでいる。半導体基板1Nは、Siからなる、N型第一導電型の半導体基板である。フォトダイオードアレイPDAは、半導体基板1Nに形成された複数のアバランシェフォトダイオードAPDを含んでいる。それぞれのアバランシェフォトダイオードAPDには、図3にも示されるように、クエンチング抵抗R1が直列に接続されている。一つのアバランシェフォトダイオードAPDは、フォトダイオードアレイPDAにおける一つの画素を構成している。各アバランシェフォトダイオードAPDは、それぞれクエンチング抵抗R1と直列に接続された形で、全て並列に接続されており、電源から逆バイアス電圧が印加される。アバランシェフォトダイオードAPDからの出力電流は、後述する信号処理部SPによって検出される。図3では、構造の明確化のため、図2に示した絶縁層L1の記載を省略している。個々のアバランシェフォトダイオードAPDは、P型第二導電型の第一半導体領域1PAと、P型第二導電型の第二半導体領域1PBと、を有している。第一半導体領域1PAは、半導体基板1Nの主面1Na側に形成されている。第二半導体領域1PBは、第一半導体領域1PA内に形成され且つ第一半導体領域1PAよりも不純物濃度が高い。第二半導体領域1PBの平面形状は、たとえば多角形本実施形態では、八角形である。第一半導体領域1PAの深さは、第二半導体領域1PBよりも深い。半導体基板1Nは、N型第一導電型の半導体領域1PCを有している。半導体領域1PCは、半導体基板1Nの主面1Na側に形成されている。半導体領域1PCは、後述する貫通電極TEが配置される貫通孔THに、N型の半導体基板1NとP型の第一半導体領域1PAとの間に形成されるPN接合が露出するのを防ぐ。半導体領域1PCは、貫通孔TH貫通電極TEに対応する位置に形成されている。アバランシェフォトダイオードAPDは、図3に示されるように、半導体基板1Nの主面1Na側にそれぞれ配置された、電極E1と電極E3とを有している。電極E1は、第二半導体領域1PBに電気的に接続されている。電極E3は、主面1Na側から見て、第二半導体領域1PBの外側の半導体基板1N上に、絶縁層L1を介して形成されている。第一半導体領域1PAは、第二半導体領域1PBを介して電極E1に電気的に接続されている。アバランシェフォトダイオードAPDは、図4にも示されるように、半導体基板1Nの主面1Nb側にそれぞれ配置された、半導体基板1Nに電気的に接続された電極図示省略と、電極E5と、当該電極E5に接続された電極E7と、を有している。電極E5は、主面1Nb側から見て、第二半導体領域1PBの外側の半導体基板1N上に、絶縁層L2を介して形成されている。電極E7は、主面1Nb側から見て、第二半導体領域1PBと重複する半導体基板1N上に、絶縁層L2を介して形成されている。すなわち、電極E7は、主面1Nbにおける第二半導体領域1PBに対応する領域上に形成されている。図4では、構造の明確化のため、図2に示したパッシベーション膜PFの記載を省略している。フォトダイオードアレイPDAは、個々のアバランシェフォトダイオードAPD毎に、第二半導体領域1PBの外側の半導体基板1N上に、絶縁層L1を介して形成されたクエンチング抵抗R1を有している。すなわち、クエンチング抵抗R1は、半導体基板1Nの主面1Na側に配置されている。クエンチング抵抗R1は、その一方端が電極E1に接続され、その他方端が電極E3に接続されている。フォトダイオードアレイPDAは、複数の貫通電極TEを含んでいる。貫通電極TEは、個々のアバランシェフォトダイオードAPD毎に設けられている。貫通電極TEは、半導体基板1Nを、主面1Na側から主面1Nb側まで貫通して形成されている。すなわち、貫通電極TEは、半導体基板1Nを貫通する貫通孔TH内に配置されている。絶縁層L2は、貫通孔TH内にも形成されている。したがって、貫通電極TEは、絶縁層L2を介して、貫通孔TH内に配置される。貫通電極TEは、その一方端が電極E3に接続され、その他方端が電極E5に接続されている。クエンチング抵抗R1は、電極E3、貫通電極TE、及び電極E5を介して、電極E7に電気的に接続されている。貫通電極TEは、平面視で、アバランシェフォトダイオードAPD間の領域に配置されている。本実施形態では、アバランシェフォトダイオードAPDは、第一方向にM行、第一方向に直交する第二方向にN列M,Nは自然数に2次元配列されている。貫通電極TEは、4つのアバランシェフォトダイオードAPDに囲まれる領域に形成されている。貫通電極TEは、アバランシェフォトダイオードAPD毎に設けられているため、第一方向にM行、第二方向にN列に2次元配列される。クエンチング抵抗R1は、これが接続される電極E1よりも抵抗率が高い。クエンチング抵抗R1は、たとえばポリシリコンからなる。クエンチング抵抗R1の形成方法としては、CVDChemicalVaporDeposition法を用いることができる。電極E1,E3,E5,E7及び貫通電極TEはアルミニウムなどの金属からなる。半導体基板がSiからなる場合には、電極材料としては、アルミニウムの他に、AuGe/Niなどもよく用いられる。プロセス設計にも因るが、電極E5、電極E7、及び貫通電極TEは一体に形成することができる。電極E1,E3,E5,E7及び貫通電極TEの形成方法としては、スパッタ法を用いることができる。Siを用いた場合におけるP型不純物としてはBなどの3族元素が用いられ、N型不純物としては、N、P又はAsなどの5族元素が用いられる。半導体の導電型であるN型とP型は、互いに置換して素子を構成しても、当該素子を機能させることができる。これらの不純物の添加方法としては、拡散法やイオン注入法を用いることができる。絶縁層L1,L2の材料としては、SiO2又はSiNを用いることができる。絶縁層L1,L2の形成方法としては、絶縁層L1,L2がSiO2からなる場合には、熱酸化法又はスパッタ法を用いることができる。上述の構造の場合、N型の半導体基板1NとP型の第一半導体領域1PAとの間に、PN接合が構成されることで、アバランシェフォトダイオードAPDが形成されている。半導体基板1Nは、基板1Nの裏面に形成された電極図示省略に電気的に接続され、第一半導体領域1PAは、第二半導体領域1PBを介して、電極E1に接続されている。クエンチング抵抗R1はアバランシェフォトダイオードAPDに対して直列に接続されている図5参照。フォトダイオードアレイPDAにおいては、個々のアバランシェフォトダイオードAPDをガイガーモードで動作させる。ガイガーモードでは、アバランシェフォトダイオードAPDのブレークダウン電圧よりも大きな逆方向電圧逆バイアス電圧をアバランシェフォトダイオードAPDのアノード/カソード間に印加する。すなわち、アノードには-電位V1を、カソードには電位V2を印加する。これらの電位の極性は相対的なものであり、一方の電位をグランド電位とすることも可能である。アノードはP型の第一半導体領域1PAであり、カソードはN型の半導体基板1Nである。アバランシェフォトダイオードAPDに光フォトンが入射すると、基板内部で光電変換が行われて光電子が発生する。第一半導体領域1PAのPN接合界面の近傍領域において、アバランシェ増倍が行われ、増幅された電子群は半導体基板1Nの裏面に形成された電極に向けて流れる。すなわち、半導体光検出素子10フォトダイオードアレイPDAのいずれかの画素アバランシェフォトダイオードAPDに光フォトンが入射すると、増倍されて、信号として電極E7から取り出される。搭載基板20は、図2及び図13に示されているように、互いに対向する主面20aと主面20bとを有している。搭載基板20は、平面視で矩形形状を呈している。主面20aは、半導体基板1Nの主面1Nbと対向している。搭載基板20は、主面20a側に配置された複数の電極E9を含んでいる。電極E9は、図2に示されるように、貫通電極TEに対応して配置されている。具体的には、電極E9は、主面20aにおける、電極E7に対向する各領域上に形成されている。半導体基板1Nの側面1Ncと搭載基板20の側面20cとは、図1及び図2に示されているように、面一とされている。すなわち、平面視で、半導体基板1Nの外縁と、搭載基板20の外縁とは、一致している。電極E7と電極E9とは、バンプ電極BEにより接続されている。これにより、貫通電極TEは、電極E5、電極E7、及びバンプ電極BEを介して、電極E9に電気的に接続されている。そして、クエンチング抵抗R1は、電極E3、貫通電極TE、電極E5、電極E7、及びバンプ電極BEを介して、電極E9に電気的に接続されている。電極E9も、電極E1,E3,E5,E7及び貫通電極TEと同じくアルミニウムなどの金属からなる。電極材料としては、アルミニウムの他に、AuGe/Niなどを用いてもよい。バンプ電極BEは、たとえば、はんだからなる。搭載基板20は、図5にも示されるように、信号処理部SPを含んでいる。すなわち、搭載基板20は、ASICApplicationSpecificIntegratedCircuitを構成している。各電極E9は、搭載基板20内に形成された配線図示省略を介して信号処理部SPと電気的に接続されている。信号処理部SPには、各アバランシェフォトダイオードAPD半導体光検出素子10からの出力信号が入力され、信号処理部SPは、各アバランシェフォトダイオードAPDからの出力信号を処理する。信号処理部SPは、各アバランシェフォトダイオードAPDからの出力信号をデジタルパルスに変換するCMOS回路を含んでいる。また、搭載基板20は、各画素アバランシェフォトダイオードAPDに対応して、時間情報を記録する回路が含まれるように構成されている。時間情報を記録する回路としては、時間デジタル変換器TDC:TimetoDigitalConvertor、又は、時間電圧変換器TAC:TimetoAmplitudeConvertorなどが用いられる。これにより、搭載基板20内での配線距離の差は、時間分解能に影響を与えない。半導体基板1Nの主面1Nb側及び搭載基板20の主面20a側には、バンプ電極BEに対応する位置に開口が形成されたパッシベーション膜PFが配置されている。パッシベーション膜PFは、たとえばSiNからなる。パッシベーション膜PFの形成方法としては、CVDChemicalVaporDeposition法を用いることができる。ガラス基板30は、互いに対向する主面30aと主面30bとを有している。ガラス基板30は、平面視で矩形形状を呈している。主面30aは、半導体基板1Nの主面1Nbと対向している。主面30bは、平坦である。本実施形態では、主面30aも平坦である。ガラス基板30と半導体光検出素子10とは、光学接着剤OAにより光学的に接続されている。ガラス基板30は、半導体光検出素子10上に直接形成されていてもよい。図示を省略するが、ガラス基板30の主面30bには光学接着剤によりシンチレータが光学的に接続される。シンチレータからのシンチレーション光は、ガラス基板30を通り、半導体光検出素子10に入射する。半導体基板1Nの側面1Ncとガラス基板30の側面30cとは、図1にも示されているように、面一とされている。すなわち、平面視で、半導体基板1Nの外縁と、ガラス基板30の外縁とは、一致している。次に、図7~図13を参照して、上述した光検出装置1の製造方法を説明する。図7~図13は、本実施形態に係る光検出装置の製造過程を説明するための図である。まず、フォトダイオードアレイPDAに対応する部分第一半導体領域1PA、第二半導体領域1PB、絶縁層L1、クエンチング抵抗R1、電極E1、及び電極E3が形成された半導体基板1Nを用意する図7参照。半導体基板1Nは、フォトダイオードアレイPDAに対応する部分が複数形成された半導体ウエハの態様で用意される。次に、用意した半導体基板1Nに光学接着剤OAを介してガラス基板30を接着する図8参照。これにより、ガラス基板30と半導体光検出素子10とが光学的に接続される。ガラス基板30も、半導体基板1Nと同様に、複数のガラス基板30を含むガラス基板母材の態様で用意される。次に、半導体基板1Nを主面1Nb側から薄化する図9参照。半導体基板1Nの薄化方法は、機械研磨法又は化学研磨法を用いることができる。次に、半導体基板1Nに貫通電極TEを配置するための貫通孔THを形成する図10参照。貫通孔THの形成方法は、ドライエッチング法とウエットエッチング法とを適宜選択して適用できる。次に、貫通孔THが形成された半導体基板1Nに、フォトダイオードアレイPDAに対応する部分貫通電極TE、電極E5、及び電極E7を形成する図11参照。次に、半導体基板1Nの主面1Nb側に、バンプ電極BEに対応する位置に開口が形成されたパッシベーション膜PFを形成し、その後、バンプ電極BEを形成する図12参照。これにより、半導体光検出素子10とガラス基板30とが対向配置された構成が得られる。バンプ電極BEの形成に先立って、電極E7におけるパッシベーション膜PFから露出する領域に、UBMUnderBumpMetalを形成する。UBMは、バンプ電極BEと電気的及び物理的に接続が優れた材料からなる。UBMの形成方法は、無電解めっき法を用いることができる。バンプ電極BEの形成方法は、ハンダボールを搭載する手法又は印刷法を用いることができる。次に、ガラス基板30が配置された半導体光検出素子10と、別途用意した搭載基板20とバンプ接続する図13参照。これにより、ガラス基板30が対向配置された半導体光検出素子10と、搭載基板20と、が対向配置された構成が得られる。搭載基板20には、主面20a側に、電極E9に対応する位置にバンプ電極BEが形成されている。搭載基板20も、複数の搭載基板20が形成された半導体ウエハの態様で用意される。次に、ガラス基板30ガラス基板母材、半導体光検出素子10半導体ウエハ、及び搭載基板20半導体ウエハからなる積層体をダイシングにより切断する。これにより、半導体基板1Nの側面1Ncと搭載基板20の側面20cとガラス基板30の側面30cとが面一とされる。これらの過程により、個々の光検出装置1が得られる。以上のように、本実施形態では、半導体光検出素子10フォトダイオードアレイPDAの半導体基板1Nに、クエンチング抵抗R1と電気的に接続され且つ主面1Na側から主面1Nb側まで半導体基板1Nを貫通した複数の貫通電極TEが形成されている。半導体光検出素子10の貫通電極TEと、搭載基板20の電極E9と、がバンプ電極BEを介して電気的に接続されている。これにより、各画素アバランシェフォトダイオードAPDから配線距離を極めて短くできると共に、その値をばらつきなく揃えることができる。したがって、各画素からの配線が有する抵抗及び容量の影響が著しく抑制され、時間分解能がより一層向上する。本実施形態では、半導体光検出素子10に対向配置されたガラス基板30により、半導体基板1Nの機械的強度を高めることができる。特に、半導体基板1Nが薄化されている場合に、極めて有効である。半導体基板1Nの側面1Ncとガラス基板30の側面30cとは、面一とされている。このため、デッドスペースを低減できる。また、半導体基板1Nの側面1Ncと搭載基板20の側面20cとも、面一とされている。このため、デッドスペースをより一層低減できる。ガラス基板30は、主面30bが平坦である。これにより、ガラス基板30へのシンチレータの設置を極めて容易に行うことができる。本実施形態では、貫通電極TEが、各アバランシェフォトダイオードAPD間の領域に位置している。これにより、各画素での開口率の低下を防ぐことができる。半導体光検出素子10は、対応する貫通電極TEに電気的に接続されると共に、半導体基板1Nの主面1Nb側に配置された電極E7を含み、電極E7と電極E9とがバンプ電極BEを介して接続されている。これにより、電極E7と電極E9とのバンプ電極BEによる接続を確実に行うことができる。各アバランシェフォトダイオードAPDは、半導体基板1Nと、第一半導体領域1PAと、第二半導体領域1PBと、第二半導体領域1PBとクエンチング抵抗R1とを電気的に接続する電極E1と、を有し、電極E7は、主面1Nbにおける第二半導体領域1PBに対応する領域上に形成されている。これにより、電極E7のサイズを比較的大きく設定でき、電極E7と電極E9とのバンプ電極BEによる接続をより一層確実に行うことができると共に、当該接続の機械的強度を高めることができる。以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。一つの貫通電極TEには、一つのクエンチング抵抗R1が電気的に接続されているが、これに限られない。図14に示されるように、一つの貫通電極TEに、複数のクエンチング抵抗たとえば、4つのクエンチング抵抗1Rが電気的に接続されていてもよい。この場合、画素間で貫通電極TEの共通化が図られ、半導体基板1Nに形成される貫通電極TEの数を低減できる。これにより、半導体基板1Nの機械的強度の低下を抑制することができる。一つの貫通電極TEに、電気的に接続されるクエンチング抵抗の数は、4に限られることなく、3以下でもよく、また、5以上でもよい。一つの貫通電極TEに複数のクエンチング抵抗R1が電気的に接続されている場合、各アバランシェフォトダイオードAPDから対応するクエンチング抵抗R1を介した貫通電極TEまでの配線距離が同等であることが好ましい。この場合、画素間で貫通電極TEの共通化が図られた構成においても、時間分解能が低下するのを防ぐことができる。第一及び第二半導体領域1PB,1PBの形状は、上述した形状に限られることなく、他の形状たとえば、円形状などであってもよい。また、アバランシェフォトダイオードAPD第二半導体領域1PBの数行数及び列数や配列は、上述したものに限られない。"