"第1の耐圧を有する半導体素子から構成された第1の回路ブロックと、前記第1の耐圧よりも高い耐圧を有する半導体素子から構成された第2の回路ブロックとを有し、前記第2の回路ブロックは、前記第1の回路ブロックと外部端子との間に接続された入出力回路よりなることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1の回路ブロックは、前記外部端子を介して外部との通信を制御する通信制御ブロックよりなることを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記第1の回路ブロックは、I2Cによるシリアル通信の通信を制御する通信制御ブロックよりなることを特徴とする半導体集積回路装置。第1の半導体チップと、第2の半導体チップとを有し、前記第1、および前記第2の半導体チップを1つのパッケージに搭載した構成からなる半導体集積回路装置であって、前記第1の半導体チップは、第1の耐圧を有する半導体素子から構成された第1の回路ブロックを有し、前記第2の半導体チップは、前記第1の耐圧よりも高い耐圧を有する半導体素子から構成された第2の回路ブロックを有し、前記第2の回路ブロックは、前記第1の回路ブロックと外部端子との間に接続された入出力回路よりなることを特徴とする半導体集積回路装置。請求項4記載の半導体集積回路装置において、前記第1の回路ブロックは、前記外部端子を介して外部との通信を制御する通信制御ブロックよりなることを特徴とする半導体集積回路装置。請求項5記載の半導体集積回路装置において、前記第1の回路ブロックは、I2Cによるシリアル通信の通信を制御する通信制御ブロックよりなることを特徴とする半導体集積回路装置。請求項4~6のいずれか1項に記載の半導体集積回路装置において、前記第1の半導体チップは、前記第1の耐圧を有する半導体素子から構成され、前記第1の回路ブロックに接続される入出力回路からなる第3の回路ブロックを有することを特徴とする半導体集積回路装置。ところが、上記のような半導体集積回路装置における過電圧保護技術では、次のような問題点があることが本発明者により見い出された。すなわち、過電圧保護素子として設けられるツェナーダイオードは、前述したように外付け部品のために部品サイズが大きく、実装面積も大きくなってしまう。そのため、充電制御用の半導体集積回路装置を搭載するプリント配線基板のサイズが大きくなってしまい、バッテリパックの小型化が困難となってしまうという問題がある。さらに、外付け部品のツェナーダイオードは、部品サイズが大きいばかりでなく、高価な部品でもあり、バッテリパックのコスト低減の妨げとなってしまうという問題がある。上記した課題を解決する技術としては、たとえば、ツェナーダイオードを半導体集積回路装置内半導体チップ上に形成するということが考えられる。しかしながら、過電圧保護素子として十分な電流容量のツェナーダイオードを半導体チップ上に形成した場合、該ツェナーダイオードの素子サイズが非常に大きくなり、現実的ではない。さらに、半導体チップ上に形成するツェナーダイオードのサイズを抑えるために、該ツェナーダイオードに流れる電流を制限する電流制限用抵抗を半導体チップに形成することも考えられる。しかしながら、I2C通信を行うデータバスには、仕様上、プルアップ抵抗が必要であり、この場合、電流制限用抵抗によって外付けのプルアップ抵抗との分圧によって、通信端子から’Lo’信号が出力できず、通信ができなくなる恐れが生じてしまう。本発明の目的は、外付け、あるいは半導体チップ上に形成される過電圧保護素子などを不要としながら、耐ノイズ性を大幅に向上させることのできる技術を提供することにある。本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明は、第1の耐圧を有する半導体素子から構成された第1の回路ブロックと、該第1の耐圧よりも高い耐圧を有する半導体素子から構成された第2の回路ブロックとを有し、該第2の回路ブロックは、第1の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。また、本発明は、第1の回路ブロックが、外部端子を介して外部との通信を制御する通信制御ブロックよりなるものである。さらに、本発明は、第1の回路ブロックが、I2Cによるシリアル通信の通信を制御する通信制御ブロックよりなるものである。さらに、本願のその他の発明の概要を簡単に示す。本発明は、第1の半導体チップと、第2の半導体チップとを有し、これら第1、および第2の半導体チップを1つのパッケージに搭載した構成からなる半導体集積回路装置であって、第1の半導体チップは、第1の耐圧を有する半導体素子から構成された第1の回路ブロックを有し、第2の半導体チップは、第1の耐圧よりも高い耐圧を有する半導体素子から構成された第2の回路ブロックを有し、第2の回路ブロックは、第1の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。また、本発明は、第1の半導体チップが、第1の耐圧を有する半導体素子から構成され、第1の回路ブロックに接続される入出力回路からなる第3の回路ブロックを有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。1半導体集積回路装置を大型化することなく、低コストにより該半導体集積回路装置の耐ノイズ性、特に静電気耐力を向上させることができる。2上記1により、半導体集積回路装置の信頼性を向上させることができる。3該半導体集積回路装置を用いて構成されるモジュール基板の簡略化、小型化、ならびに低コスト化に貢献できるとともに、当該モジュール基板の基板設計、基板レイアウトの自由度を向上させることができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は、本発明の一実施の形態によるバッテリパックにおける構成の一例を示す説明図、図2は、本発明者が検討した一般的なバッテリパックにおける構成の一例を示す説明図、図3は図1のMCUに設けられたI2Cインタフェースの接続構成の一例を示した説明図、図4は、図1のMCUに設けられた入出力バッファ、およびアナログフロントエンドに設けられた入出力バッファの回路構成の一例を示す説明図、図5は、図4のアナログフロントエンドに設けられた入出力バッファを構成するトランジスタTの説明図、図6は、図1のバッテリパックに設けられた半導体集積回路装置4における端子配置の一例を示した説明図である。発明の概要本発明の第1の概要は、第1の半導体チップMCU10と、第2の半導体チップアナログフロントエンド11とを有し、前記第1、および前記第2の半導体チップを1つのパッケージに搭載した構成からなる半導体集積回路装置である。この半導体集積回路装置において、前記第1の半導体チップは、第1の耐圧を有する半導体素子低耐圧素子から構成された第1の回路ブロックI2C制御ブロック12を有し、前記第2の半導体チップは、前記第1の耐圧よりも高い耐圧を有する半導体素子高耐圧素子から構成された第2の回路ブロック入出力バッファ13を有する。そして、前記第2の回路ブロックは、前記第1の回路ブロックと外部端子との間に接続された入出力回路からなる。以下、上記した概要に基づいて、実施の形態を詳細に説明する。本実施の形態1において、バッテリパック1は、たとえば、ノート型パーソナルコンピュータや携帯電話などの電子機器の電源に用いられる。バッテリパック1は、図1に示すように、バッテリ2、およびバッテリ監視モジュール3から構成されている。バッテリ2は、たとえば、4個のリチウムイオン二次電池セル1つのセルの最高電圧は、たとえば、4.2V程度が直列接続された電池組から構成されている。バッテリ監視モジュール3は、半導体集積回路装置4、スイッチ部5,6、抵抗8,9,およびヒューズ9aから構成されている。これら半導体集積回路装置4、スイッチ部5,6、ならびに抵抗8,9は、プリント配線板などからなる実装基板図示せずに実装されている。半導体集積回路装置4は、バッテリ2における過充電、過放電、および過電流などの各種監視やバッテリ保護などを行う電池電圧制御用ICであり、MCU10、およびアナログフロントエンド11から構成されている。MCU10とアナログフロントエンド11とは、個別の半導体チップに形成されており、半導体集積回路装置4は、これら2つの半導体チップMCU10の半導体チップとアナログフロントエンド11の半導体チップを1つのパッケージに搭載したシステムインパッケージSiPからなる。バッテリパック1には、正側電極部1a、負-側電極部1b、およびシリアル通信端子SDA,SCLがそれぞれ設けられている、そして、これら正側電極部1a、負-側電極部1b、およびシリアル通信端子SDA,SCLは、I2C通信を行うデータバスを介してノート型パーソナルコンピュータなどのバッテリ2を充電する充電器などに接続される。ここで、通常、正側電極部1a、負-側電極部1b、およびシリアル通信端子SDA,SCLは、コネクタ素子を介してパーソナルコンピュータなどの電子機器に接続される。コネクタ素子は上述の実装基板に設けられており、当該コネクタ素子、実装基板、実装基板上に構成されるバッテリ監視モジュール3よってモジュール基板が構成される。スイッチ部5は、NチャネルMOSのトランジスタ5a、ボディダイオード5b、および抵抗5cから構成されており、スイッチ部6は、NチャネルMOSのトランジスタ6a、ボディダイオード6b、および抵抗6cから構成されている。トランジスタ5aの一方の接続部には、正側電極部1aが接続されており、該トランジスタ5aの他方の接続部には、トランジスタ6aの一方の接続部がそれぞれ接続されている。また、トランジスタ5aによってボディダイオード5bが構成される。ボディダイオード5bは、トランジスタ5aのソース側をアノード、ドレイン側をカソードとしたダイオードとして機能する。トランジスタ5aのソース側には、抵抗5cの一方の接続部が接続されており、トランジスタ5aのゲートは、抵抗5cの他方の接続部、および半導体集積回路装置4の制御端子DFoutにそれぞれ接続されている。この制御端子DFoutは、半導体集積回路装置4の外部ピンとして設けられているものであり、制御端子DFoutは半導体集積回路装置4のパッケージ内部に設けられた半導体チップ、アナログフロントエンド11の所定パッドに接続されている。トランジスタ6aの一方の接続部には、トランジスタ5aの他方の接続部が接続されており、該トランジスタ6aの他方の接続部には、ヒューズ9aの一方の接続部が接続されている。また、トランジスタ6aによってボディダイオード6bが構成される。ボディダイオード6bは、トランジスタ6aのソース側をアノード、ドレイン側をカソードとしたダイオードとして機能する。トランジスタ6aのソース側には、抵抗6cの一方の接続部が接続されており、トランジスタ6aのゲートは、抵抗6cの他方の接続部、および半導体集積回路装置4の制御端子CFoutにそれぞれ接続されている。この制御端子CFoutは、半導体集積回路装置4の外部ピンとして設けられているものであり、制御端子CFoutは半導体集積回路装置4のパッケージ内部に項けられた半導体チップ、アナログフロントエンド11の所定パッドに接続されている。また、この例では、トランジスタ5aとトランジスタ6aとの接続部は、半導体集積回路装置4に設けられた電源端子VCCに接続されている。アナログフロントエンド11には、電源端子VCCを介して動作電圧が供給されている。トランジスタ5aとトランジスタ6aとの接続部と電源端子VCCとの間には、保護用のダイオードが接続される場合もある。トランジスタ6aのソース側には、ヒューズ9aを介してバッテリ2の正側端子に接続されている。また、正側電極部1aには、抵抗8の一方の接続部が接続されており、該抵抗8の他方の接続部は、半導体集積回路装置4に設けられた入力端子VIN12を介してアナログフロントエンド11に接続されている。さらに、負-側電極部1bとバッテリ2の負-側端子との間には、抵抗9が接続されている。抵抗9の両端部は、半導体集積回路装置4に設けられた電流端子I1,I2を介してMCU10に接続されている。MCU10は、抵抗9に流れる電流の電圧降下を測定することで間接的に電流値を測定し、その測定結果から該バッテリ2に流れる電流値を検出してバッテリ2の保護過電流、短絡保護、およびバッテリ2の残量管理などを行う。また、半導体集積回路装置4には、電圧端子VBAT,VIN1~VIN4,GNDがそれぞれ設けられている。電圧端子VBATは、バッテリ2の正側電極に接続されており、電圧端子GNDは、バッテリ2の負側電極に接続されている。また、電圧端子VIN1~VIN4は、バッテリ2を構成する4つのリチウムイオン二次電池セルにおける正側電極、および負側電極にそれぞれ接続されている。アナログフロントエンド11には、電圧端子VBAT,VIN1~VIN4,GNDを介して4つのリチウムイオン二次電池セルにおける各々の電圧、およびバッテリ2全体の電圧がそれぞれ入力される。アナログフロントエンド11は、MCU10からの命令に応じて、個々のリチウムイオン二次電池セルの電圧をある倍率たとえば、0.3倍程度によって増幅し、グランドGND基準電位基準のアナログデータとしてMCU10に出力する。MCU10は、アナログフロントエンド11から出力されたアナログデータに基づいてバッテリ2の電池電圧を算出する。MCU10は、バッテリ2の電池電圧を検出する機能の他に、前述したように、バッテリ2の充放電電流や温度などを検出する機能を有しており、これらの検出結果に基づいてバッテリ2が過充電状態か否か、あるいは過放電状態であるかなどを判断する。MCU10は、判定した判定結果をアナログフロントエンド11に出力する。これらMCU10とアナログフロントエンド11とにおける通信は、たとえば、シリアル通信などによって行われている。アナログフロントエンド11は、入力された判定結果に基づいて、スイッチ部5,6に制御信号を出力して動作制御を行い、バッテリ2を所定の電圧範囲内に制御する。たとえば、バッテリ2を充電する際には、トランジスタ6aをON導通し、その他のトランジスタ5aがOFF非導通となるように制御端子DFout,CFoutを介して制御信号を出力する。それにより、バッテリ2は、ボディダイオード5b、トランジスタ6aを介して充電される。また、バッテリ2を放電する際には、アナログフロントエンド11がトランジスタ5aをONし、その他のトランジスタ6aがOFFとなるように制御端子DFout,CFoutを介して制御信号を出力する。これにより、バッテリ2は、ボディダイオード6b、トランジスタ5aを介して放電される。ここで、アナログフロントエンド11は、高耐圧素子と低耐圧素子とを有する。高耐圧素子は、バッテリ2や充電器が接続されるI/O部、上述の制御端子CFout,DFoutの出力部などに用いられる半導体素子であり、たとえば、耐圧35V程度の耐圧を有する。また、低耐圧素子は、高耐圧素子よりも低い耐圧の半導体素子であり、たとえば、5V程度の耐圧を有する。低耐圧素子は、たとえば、アナログフロントエンド11の制御用に設けられたロジック回路部や、MCU10とパッケージ内で接続され、MCU10とのシリアル通信に用いられるアナログフロントエンド11のI/O部などに用いられる。一方、MCU10は、アナログフロントエンド11に設けられた電源端子VREG1,VREG2を介して動作電圧となる電源電圧たとえば、3V程度が供給されており、すべての半導体素子が5V程度の耐圧を有する低耐圧素子から構成されている。また、MCU10には、I2C制御ブロック12が設けられている。I2C制御ブロック12は、双方向2線バスを用いたI2Cなどのシリアル通信によって充電器との通信を制御する回路ブロックである。そして、充電器は、充電制御用の半導体集積回路装置と通信を行うことにより、二次電池の充電状態などを管理している。また、アナログフロントエンド11には、リセット端子RESETOUTが設けられており、該リセット端子RESETOUTから出力されるリセット信号に基づいて、MCU10がリセットされる。リセット信号は、たとえば、アナログフロントエンド11からMCU10に供給される電源電圧電源端子VREG1、若しくは、電源端子VREG2が所定のリセット検出電圧たとえば2V程度以下になった時に出力される。さらに、アナログフロントエンド11には、I2C制御ブロック12における入出力バッファ13が設けられている、この入出力バッファ13は、I2C制御ブロック12におけるインタフェースとなる回路ブロックである。入出力バッファ13は、入力バッファ14,16,および出力バッファ15,17から構成されている。入力バッファ14の入力部、および出力バッファ15の出力部は、アナログフロントエンド11に設けられたシリアル通信ピンSCLaに接続されている。このシリアル通信ピンSCLaは、半導体集積回路装置4に設けられたシリアル通信ピンSCL1に接続されており、該シリアル通信ピンSCL1は、バッテリパック1におけるシリアル通信端子SCLに接続されている。ここで、シリアル通信ピンSCL1とシリアル通信端子SCLとの間、シリアル通信端子SDAとシリアル通信ピンSDA1との間には、保護用の抵抗R1,R2がそれぞれ必要となる場合がある。また、入力バッファ16の入力部、および出力バッファ17の出力部は、アナログフロントエンド11に設けられたシリアル通信ピンSDAaに接続されている。シリアル通信ピンSDAaは、半導体集積回路装置4設けられたシリアル通信ピンSDA1に接続されている。そして、シリアル通信ピンSDA1は、バッテリパック1におけるシリアル通信端子SDAに接続されている。入力バッファ14の出力部は、アナログフロントエンド11に設けられたシリアル通信ピンSCLoutに接続されており、出力バッファ15の入力部は、アナログフロントエンド11に設けられたシリアル通信ピンSCLinに接続されている。入力バッファ16の出力部は、アナログフロントエンド11に設けられたシリアル通信ピンSDAoutに接続されており、出力バッファ17の入力部は、アナログフロントエンド11に設けられたシリアル通信ピンSDAinに接続されている。また、MCU10には、シリアル通信パッドSCLout1,SCLin1,SDAout1,SDAin1がそれぞれ設けられており、これらシリアル通信パッドSCLout1,SCLin1,SDAout1,SDAin1は、I2C制御ブロック12にそれぞれ接続されている。また、シリアル通信パッドSCLout1,SCLin1,SDAout1,SDAin1は、アナログフロントエンド11におけるシリアル通信パッドSCLout,SCLin,SDAout,SDAinにそれぞれ接続されている。そして、入出力バッファ13を構成する入力バッファ14,16、および出力バッファ15,17は、高耐圧素子から構成されている。このように、I2C制御ブロック12における入出力バッファ13を高耐圧素子によって構成することによって、入出力バッファ13、およびI2C制御ブロック12などを、ESDや半導体集積回路装置4のピン間ショート、外部高圧ピンとのショートなどによる異常電圧の印加による素子破壊などから保護することができる。ここで、本発明者が検討した一般的なバッテリパック100の構成について、図2を用いて説明する。バッテリパック100は、図2に示すように、バッテリ101、およびバッテリ監視モジュール102から構成されている。また、バッテリ監視モジュール102は、半導体集積回路装置103、スイッチ部104,105、抵抗107,108、およびヒューズ109からなる図1と同様の構成に、ツェナーダイオード110,111が設けられており、これらがプリント配線基板などの実装基板図示せず上に実装されている。バッテリパック100には、正側電極部100a、負-側電極部100b、およびシリアル通信端子SDA,SCLがそれぞれ設けられている。これら正側電極部100a、負-側電極部100b、およびシリアル通信端子SDA,SCLは、ノート型パーソナルコンピュータなどのバッテリ101を充電する充電器などが接続される。半導体集積回路装置103は、MCU112、およびアナログフロントエンド113からなる。これら半導体集積回路装置103、スイッチ部104,105、抵抗107,108、およびヒューズ109における接続構成については、図1のバッテリパック1と同様であるので説明は省略する。さらに、MCU112には、I2Cインタフェース図示せず、および入出力バッファ図示せずがそれぞれ設けられている。そして、I2Cインタフェースは、入出力バッファを介してバッテリパック100に設けられたシリアル通信端子SCL,SDAにそれぞれ接続されている。ここで、図1と異なるところは、入出力バッファがMCU112に設けられている点である。前述したように、MCU112は、すべて低耐圧素子たとえば、耐圧5V程度によって構成されており、入出力バッファを構成する半導体素子も低耐圧素子で構成されている。ESDや半導体集積回路装置103のピン間ショート、バッテリ監視モジュール102のコネクタと外部高圧ピンとのショートたとえば、シリアル通信端子SCL、あるいはシリアル通信端子SDAがバッテリ101の電池電圧が入力される端子などと接触などによって耐圧規格以上の電圧などのノイズが印加されると入出力バッファ、あるいはI2Cインタフェースなどが破壊される。バッテリの充電時などにおいて、入出力バッファなどのIC内部素子が破壊されてしまうと充電器や電子機器との通信ができなくなり、バッテリへの充電や電子機器への放電ができなくなって、バッテリパックの故障につながるとともに、バッテリパックの信頼性が大きく損なわれてしまうことになる。それを防止するために、過電圧保護素子として外付けされたツェナーダイオード110,111と抵抗R100,R101が、半導体集積回路装置103のシリアル通信端子SCL,SDAにそれぞれ設けられている。抵抗R100の一方の接続部には、シリアル通信端子SCLが接続されており、該抵抗R100の他方の接続部には、ツェナーダイオード110のカソードが接続されている。ツェナーダイオード110のアノードには、負-側電極部100bが接続されている。また、抵抗R101の一方の接続部には、シリアル通信端子SDAが接続されており、該抵抗R101の他方の接続部には、ツェナーダイオード111のカソードが接続されている。このツェナーダイオード111のアノードには、負-側電極部100bが接続されている。さらに、ツェナーダイオード110、111のアノードの接続先は、バッテリパックの負側電極でもよく、ツェナーダイオードに替えて、予後用のバリスタや容量が用いられる場合もある。これらツェナーダイオード110,111によって、シリアル通信端子SCL、あるいはシリアル通信端子SDAに耐圧電圧以上のノイズなどが印加されても、ツェナー電圧によってクランプされ、耐圧電圧以上の電圧がシリアル通信端子SCL、あるいはシリアル通信端子SDAMCU112におけるI2Cインタフェースと接続される入出力バッファに印加されることを防止している。しかしながら、過電圧保護素子であるツェナーダイオード110,111は、課題でも述べたように、部品面積が大きく、かつ高価であるので、バッテリパック100の低コスト化、および小型化の妨げとなってしまう。特に、半導体集積回路装置103、スイッチ部104,105、抵抗107,108、およびツェナーダイオード110,111を搭載して構成されるモジュール基板の小型化の妨げとなってしまう。モジュール基板はバッテリパック100の内部に、電池と共に設けられるものであるが、モジュール基盤の大きさがバッテリパックの大きさを決定する要因となる場合がある。たとえばリチウムイオン電池の場合、円筒型、角型のものが多く用いられている。このうち特に円筒型は規格によって大きさが一律に決定されるものもある。その場合、基板モジュールの大きさや一方の辺の長さ特に短辺の長さは電池の大きさによって上限を設定されることがある。一方、図1に示したバッテリパック1では、入出力バッファ13をアナログフロントエンド11の高耐圧素子によって構成することにより、入出力バッファ13それ自体の耐圧を上げることができるので、ツェナーダイオード110,111を不要としながらESDなどノイズによる入出力バッファ13の破壊などを防止することができる。さらに、図2のツェナーダイオード110,111を不要とすることができるので、バッテリパック1を低コスト化することができるとともに、実装面積も低減することができる。また、モジュール基板の設計の自由度を向上させることができる。図3は、MCU10におけるI2C制御ブロック12と入出力バッファ18との接続構成の一例を示した説明図である。MCU10には、低耐圧素子によって構成された入出力バッファ18が設けられている。入出力バッファ18は、入力バッファ19,21、および出力バッファ20,22から構成されている。入力バッファ19の入力部、および出力バッファ20の出力部には、MCU10に設けられたシリアル通信パッドSCL’がそれぞれ接続されており、入力バッファ21の入力部、ならびに出力バッファ22の出力部には、MCU10に設けられたシリアル通信パッドSDA’がそれぞれ接続されている。また、入力バッファ19の出力部、出力バッファ20の入力部、入力バッファ21の出力部、および出力バッファ22の入力部は、I2C制御ブロック12と接続されている。さらに、入力バッファ19の出力部はシリアル通信パッドSDAin1に、出力バッファ20の入力部はシリアル通信パッドSDAout1に、入力バッファ21の出力部はシリアル通信パッドSCLin1に、および出力バッファ22の入力部はシリアル通信パッドSCLout1にそれぞれ接続されている。MCU10に設けられたシリアル通信パッドSCL’,SDA’は、たとえば、MCU10単独でのウエハテストなどにおいて使用されるテスト専用のパッドであり、ウエハテスト時にアナログフロントエンド11がない状態であっても、シリアル通信パッドSCL’,SDA’,および入出力バッファ18を用いることにより、MCU10単体においてI2C制御ブロック12のテストを行うことができる。図4は、MCU10に設けられた入出力バッファ18の入力バッファ19と出力バッファ20、およびアナログフロントエンド11に設けられた入出力バッファ13における入力バッファ14と出力バッファ15の回路構成の一例を示す説明図である。入力バッファ19は、トランジスタ23~29、インバータ30、スイッチ31,および抵抗32,33から構成されている。トランジスタ23,24,28は、PチャネルMOSからなり、トランジスタ25,26,27,29は、NチャネルMOSからなる。抵抗32,33の一方の接続部には、シリアル通信パッドSCL’がそれぞれ接続されており、該抵抗33の他方の接続部には、グランド基準電位が接続されている。また、シリアル通信パッドSCL’には、ノイズ保護素子となるダイオードD1が接続されている。同様に、MCU10のシリアル通信ピンSCLout1,SCLin1、およびアナログフロントエンド11のシリアル通信パッドSCLa,SCLout,SCLinにおいても、ノイズ保護素子となるダイオードD2~D6がそれぞれ接続されている。図4において、ダイオードD1~D6ESD保護素子はNチャネルMOSトランジスタのボディダイオードで構成されているが、ESD保護素子としてIC上に構成される保護用のダイオードが用いられることもある。また、NチャネルMOSトランジスタとダイオード素子とが併用される場合もあり、抵抗などを用いてそれらの特性が調整される場合もある。ESD保護素子は、通常、半導体集積回路装置のほぼ全てのパッドに設けられるものであり、低耐圧用と高耐圧用のものが使い分けられることが多い。つまり、低耐圧信号の入出力用のPADには低耐圧用のESD保護素子、高耐圧信号の入出力用のPADには高耐圧用のESD保護素子が用いられる。トランジスタ28とトランジスタ29とは、電源電圧とグランドとの間に直列接続されたインバータ構成となっており、該トランジスタ28,29のゲートには、抵抗32の他方の接続部が接続されている。ここでいう電源電圧は、アナログフロントエンド11からMCU10に供給された電源電圧であって、たとえば電源端子VREG1の電圧たとえば1.5V、電源端子VREG2の電圧たとえば3Vである。トランジスタ28とトランジスタ29との接続部インバータの出力部には、スイッチ31の一方の接続部が接続されており、該スイッチ31の他方の接続部には、トランジスタ27の一方の接続部が接続されている。スイッチ31の制御端子図示せずには、MCU10の制御ブロックなどから出力される制御信号が入力されるように接続されており、スイッチ31をON/OFFすることにより、トランジスタ27,28,29によって構成されるインバータのしきい値電圧を制御する。I2C等、通信信号の入力しきい値には、複数の規格が存在する場合がある。複数の電子機器との通信を可能とするため、入力しきい値の切り替え機能が設けられていることが多い。このトランジスタ27の他方の接続部には、グランドが接続されており、該トランジスタ27のゲートには、トランジスタ28,29のゲートインバータの入力部が接続されている。トランジスタ23~26は、電源電圧とグランドとの間に直列接続されたトライステートインバータ構成となっている。トランジスタ23,26のゲートには、トランジスタ28とトランジスタ29との接続部、およびスイッチ31の一方の接続部がそれぞれ接続されている。トランジスタ24のゲート、ならびにインバータ30の入力部には、ウエハテスト時などにMCU10の制御ブロックなどから出力されるテスト切り替え制御信号が入力されるように接続されている。また、インバータ30の出力部には、トランジスタ25のゲートが接続されている。そして、トランジスタ24とトランジスタ25との接続部トライステートインバータの出力部は、I2C制御ブロック12の入力端子に接続されているとともに、シリアル通信ピンSCLout1に接続されている。続いて、出力バッファ20は、トランジスタ34~42、およびインバータ30aから構成されている。トランジスタ34,35,38,40は、PチャネルMOSからなり、トランジスタ36,37,39,41,42は、NチャネルMOSからなる。トランジスタ34~37は、電源電圧とグランドとの間に直列接続されたトライステートインバータ構成となっている。トランジスタ34,37のゲートトライステートインバータの入力部は、I2C制御ブロック12の出力端子、ならびにシリアル通信パッドSCLin1にそれぞれ接続されている。シリアル通信パッドSCLin1は、アナログフロントエンド11に設けられたシリアル通信ピンSCLinに接続されている。また、トランジスタ35のゲート、およびインバータ30aの入力部は、ウエハテスト時などにMCU10の制御ブロックなどから出力されるテスト切り替え制御信号が入力されるように接続されている。インバータ30aの入出力部には、トランジスタ36のゲートが接続されている。トランジスタ38とトランジスタ39とは、電源電圧とグランドとの間に直列接続されたインバータ構成となっており、トランジスタ40とトランジスタ41とにおいても、電源電圧とグランドとの間に直列接続されたインバータ構成となっている。トランジスタ35とトランジスタ36との接続部トライステートインバータの出力部には、トランジスタ38,39のゲートインバータの入力部がそれぞれ接続されている。トランジスタ38とトランジスタ39との接続部インバータの出力部には、トランジスタ40,41のゲートインバータの入力部がそれぞれ接続されている。トランジスタ40とトランジスタ41との接続部インバータの出力部には、トランジスタ42のゲートが接続されている。また、Nchオープンドレイン出力素子としてのトランジスタ42の一方の接続部には、シリアル通信パッドSCL’が接続されており、該トランジスタ42の他方の接続部には、グランドが接続されている。一方、アナログフロントエンド11の入出力バッファ13において、入力バッファ14は、トランジスタ43~47、スイッチ48、および抵抗49,50から構成されている。トランジスタ43,45はPチャネルMOSからなり、トランジスタ44,46,47はNチャネルMOSからなる。ここで、少なくともトランジスタ45,46,47は、高耐圧素子によって構成されている。抵抗50の一方の接続部、および抵抗49の一方の接続部には、シリアル通信パッドSCLaが接続されており、抵抗50の他方の接続部には、グランドが接続されている。抵抗49の他方の接続部には、トランジスタ45,46により構成されたインバータの入力部が接続されている。このシリアル通信パッドSCLaには、ノイズ保護素子となるダイオードD4が接続されている。トランジスタ45,46により構成されたインバータの出力部には、スイッチ48の一方の接続部、およびトランジスタ43,44により構成されたインバータの入力部がそれぞれ接続されている。トランジスタ43~47は、AFE低電源電圧とグランドとの間に直列接続されたインバータを構成している。ここでいうAFE低電源電圧は、たとえば、アナログフロントエンド11内部に設けられてMCU10に電源を供給するレギュレータの出力電圧たとえばVREG2である。また、アナログフロントエンド11には、AFE高電源電圧たとえばバッテリ2の正側電圧で動作するブロックも存在する。一般的に、AFE高電源電圧で動作する回路ブロックには高耐圧素子が用いられ、AFE低電源電圧で動作するブロックには低耐圧素子が用いられる。アナログフロントエンド11は高耐圧部と低耐圧部とを有して複数の電源電圧によって動作するように構成される。スイッチ48の他方の接続部には、トランジスタ47の一方の接続部が接続されている。トランジスタ47の他方の接続部には、グランドが接続されており、該トランジスタ47のゲートには、トランジスタ45,46により構成されたインバータの入力部が接続されている。スイッチ48の制御端子図示せずには、MCU10から出力されたシリアル信号によって書き換え可能なアナログフロントエンド11内部レジスタの出力端子が接続されており、スイッチ31と同様に、スイッチ48をON/OFFすることにより、トランジスタ45,46によって構成されるインバータのしきい値電圧を制御する。I2C等、通信信号の入力しきい値には、複数の規格が存在する場合がある。複数の電子機器との通信を可能とするため、入力しきい値の切り替え機能が設けられていることが多い。そして、トランジスタ43,44により構成されたインバータの出力部には、シリアル通信パッドSCLoutが接続されている。このシリアル通信パッドSCLoutは、アナログフロントエンド11に設けられており、MCU10のシリアル通信パッドSCLout1にインナワイヤを介して接続されて、I2C制御ブロック12の入力端子に接続されている。また、出力バッファ15は、トランジスタ51~55から構成されている。トランジスタ51,53は、PチャネルMOSからなり、トランジスタ52,54,55はNチャネルMOSからなる。このうち、少なくともトランジスタ55は、高耐圧素子によって構成されている。また、トランジスタ53,54においても、高耐圧素子によって構成される場合が多い。トランジスタ51,52により構成されたインバータの入力部には、シリアル通信パッドSCLinが接続されており、該シリアル通信パッドSCLinは、アナログフロントエンド11に設けられ、MCU10のシリアル通信パッドSCLin1とインナワイヤを介して接続されて、IC2制御ブロック12の出力端子に接続されている。また、トランジスタ51,52により構成されたインバータの出力部には、トランジスタ53,54によって構成されたインバータの入力部が接続されている。トランジスタ53,54によって構成されたインバータの出力部には、NODNchオープンドレインとしてのトランジスタ55のゲートが接続されている。このトランジスタ55の一方の接続部には、シリアル通信パッドSCLaが接続されており、該トランジスタの他方の接続部には、グランドGNDが接続されている。このようにしてMCU10におけるI2C制御ブロック12の入出力バッファがアナログフロントエンド11の入出力バッファ13を介して通信端子SCL,SDAから出力されることになる。これにより、本来低耐圧素子で構成されていた通信端子SCL、SDAの入出力バッファが高耐圧素子で構成されることになり、通信端子の耐圧が向上される。ここで、ウエハテスト時における入力バッファ19、および出力バッファ20の動作について説明する。この場合、ウエハテスト時にMCU10の図示しない制御ブロックたとえば、CPU部、メモリ部、ロジック部などから構成されて、プログラムに応じて動作するものから、Lo信号のテスト切り替え制御信号が入力バッファ19、および出力バッファ20に出力される。このテスト切り替え制御信号を受けて、トランジスタ24,35のゲートにはLo信号がそれぞれ入力され、トランジスタ25,36のゲートには、インバータ30,30aによって反転されたHi信号がそれぞれ入力される。これによって、トライステートインバータトランジスタ23~26、およびトランジスタ34~37が動作することになり、入力バッファ19、および出力バッファ20がバッファとして機能し、シリアル通信パッドSCL’を介してのウエハテストが可能となる。また、ウエハテスト時以外の場合には、MCU10の制御ブロックは、Hi信号のテスト切り替え制御信号を入力バッファ19、および出力バッファ20にそれぞれ出力する。これにより、トランジスタ24,25,35,36がそれぞれOFFとなり、インバータの出力がハイインピーダンスになるため、入力バッファ、および出力バッファとしての機能は停止することになる。なお、図4では、入力バッファ19、出力バッファ20、入力バッファ14、および出力バッファ15の回路構成の一例について説明したが、入力バッファ21、出力バッファ22、入力バッファ16、および出力バッファ17の回路構成についても図4と同様であるので説明は省略する。図5は、入出力バッファ13を構成する高耐圧素子からなるNチャネルMOSトランジスタTの上面図、およびその断面図である。トランジスタTは、図5の上方の左側から右側にかけて、バックゲートB1、ソースS、ゲートG、ドレインD、およびバックゲートB2がレイアウトされている。また、図5の下方に示すトランジスタTにおいて、たとえば、P型の半導体基板56の上方には、P-WELL57が形成されている。このP-WELL57の上部には、左から右にかけて、バックゲートB1として機能するP型半導体領域58、ソースSとして機能するN型半導体領域59がそれぞれ形成されており、P-WELL57を挟んでドレインDとして機能するN型半導体領域60、ならびにバックゲートB2として機能するP型半導体領域61がそれぞれ形成されている。P型半導体領域58の外側上部には、絶縁膜62が形成されており、該P型半導体領域58のバックゲート側、およびソース側上部には、絶縁膜63が形成されている。そして、絶縁膜62と絶縁膜63とに挟まれるように、バックゲートB1として機能するP型半導体領域64が形成されている。N型半導体領域59のゲート側上部には、絶縁膜65が形成されており、絶縁膜63と絶縁膜65とに挟まれるようにソースSとして機能するN型半導体領域66が形成されている。P型半導体領域64は、P型半導体領域58よりも不純物濃度が高い領域である。N型半導体領域66は、N型半導体領域59よりも不純物濃度が高い領域である。また、N型半導体領域60のゲート側上部には、絶縁膜67が形成されており、該N型半導体領域60のドレイン側からバックゲート側の上部には、絶縁膜68が形成されている。P型半導体領域61の右外側上部には、絶縁膜69が形成されている。N型半導体領域60の上部に形成された絶縁膜67と絶縁膜68と間には、ドレインDとして機能するN型半導体領域70が形成されており、P型半導体領域61の上部には、絶縁膜68と絶縁膜69とに挟まれるように、バックゲートB2として機能するP型半導体領域71が形成されている。N型半導体領域70は、N型半導体領域60よりも不純物濃度が高い領域であり、P型半導体領域71は、P型半導体領域61よりも不純物濃度が高い領域である。ここで、絶縁膜62,63,65,67,68,69は、たとえば、二酸化シリコンSiO2などからなり、隣接する他の素子を電気的に分離する素子分離を行うLOCOS法により形成されている。P型半導体領域64、N型半導体領域66、N型半導体領域70、およびP型半導体領域71は、アルミニウムなどからビア72~75をそれぞれ介して、任意の配線層におけるメタル配線76~79にそれぞれ接続されている。また、絶縁膜65から絶縁膜67にかけての上方には、ゲート酸化膜としての絶縁膜を介してゲートGが形成されている。ここで、低耐圧素子によって構成されたトランジスタでは、該トランジスタのソース-ドレイン間にブレイクダウン電圧を超える高電圧が印加された場合、ソース-ドレイン間にNP接合が形成されてしまい、大きな電流が流れ、トランジスタの素子破壊などが発生してしまう恐れがある。一方、図5に示したように、トランジスタTを高耐圧素子により構成することによって、たとえば、該トランジスタTのソースS-ドレインD間に高電圧が印加されても、ソースS-ドレインD間に形成されるNP接合経路に、絶縁膜67によってゲートオフセット部が構成され、逆接合部に発生する電界の集中を緩和するとともに、ゲートオフセット部に生じる寄生抵抗成分によって大電流が流れることが抑制され、その結果、トランジスタTの耐圧が上がることになる。図6は、半導体集積回路装置4における高耐圧端子と低耐圧端子との端子配置の一例を示した説明図である。高耐圧端子は、アナログフロントエンド11における高耐圧素子たとえば、耐圧35V程度の耐圧を用いて構成された回路ブロックに接続される外部端子であり、図1においては、たとえば、入力端子VIN12、制御端子CFout,DFout、電源端子VCC,電圧端子VBAT,VIN1~VIN4,GNDなどの端子である。また、低耐圧端子は、MCU10、およびアナログフロントエンド11における低耐圧素子たとえば、耐圧7V程度の耐圧を用いて構成された回路ブロックに接続される外部端子である。図6において、半導体集積回路装置4の左側の上方から下方にかけては、低耐圧端子である外部端子L1~L6網掛けで示している端子が設けられており、該外部端子L6の下方には、どこにも接続されていないノンコネクト端子である外部端子NC1を挟んで高耐圧端子である外部端子H1~H5が設けられている。また、半導体集積回路装置4の右側の上方から下方にかけては、低耐圧端子である外部端子L7~L11網掛けで示している端子が設けられており、該外部端子L11の下方には、どこにも接続されていないノンコネクト端子である外部端子NC2を挟んで外部端子であるシリアル通信ピンSCL1,SDA1が設けられている。外部端子NC1,NC2を挟んで低耐圧端子と高耐圧端子とを配置するのは、低耐圧端子と高耐圧端子とのショートなどを防止するためである。また、外部端子NC1,NC2に替えて、グランドGNDピンなどを配置してもよい。そして、シリアル通信ピンSDA1の下方には、高耐圧端子である外部端子H7~H10が設けられている。このように、シリアル通信ピンSCL1,SDA1は、I2Cなどのシリアル通信用の端子であるので、本来ならば、低耐圧端子に配列されるものであるが、入出力バッファ13を高耐圧素子によって構成することにより、高耐圧端子側に配置することもでき、端子配置の自由度を高めることができる。それにより、本実施の形態1によれば、入出力バッファ13などをノイズなどから保護するツェナーダイオードを不要とすることできるので、信頼性を損なうことなく、部品コストを削減することができる。また、ツェナーダイオードが不要となることにより、バッテリ監視モジュール3の小型化を実現することができる。実施の形態2図7は、本発明の実施の形態2によるバッテリパックに設けられた半導体集積回路装置の構成の一例を示す説明図である。発明の概要本発明の第2の概要は、第1の耐圧を有する半導体素子から構成された第1の回路ブロックI2C制御ブロック12と、前記第1の耐圧よりも高い耐圧を有する半導体素子から構成された第2の回路ブロック入出力バッファ13とを有し、前記第2の回路ブロックは、前記第1の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。前記実施の形態1では、半導体集積回路装置4が2つの半導体チップからなるSIPとしたが、本実施の形態2においては、半導体集積回路装置4が、図7に示すように、MCU10、ならびにアナログフロントエンド11を1つの半導体チップ80に搭載した構成としている。半導体チップ80において、アナログフロントエンド11には、I2C制御ブロック12に接続される入出力バッファ13が形成されている。入出力バッファ13は、前記実施の形態1と同様に高耐圧素子を用いて構成されている。半導体集積回路装置4は、たとえば、TSOPパッケージなどからなり、ダイパッド81の主面中央部に、半導体チップ80が搭載されている。半導体チップ80の長辺側の対向する2辺の周辺部には、複数のチップ電極フレーム80aが形成されている。また、ダイパッド81の長辺側の周辺部には、複数のボンディング電極パッド81aが形成されている。そして、これらチップ電極フレーム80aとボンディング電極パッド81aとは、金ワイヤなどからなるボンディングワイヤ82によってそれぞれボンディングされている。また、半導体チップ80をBGAパッケージに搭載することも可能である。この場合、チップ上に形成される酸化膜を介した配線層によってチップ電極フレーム80aと接続されたはんだバンプが、半導体チップ80上面に形成される。半導体チップ80をBGAパッケージに搭載することによって、半導体チップ80のチップサイズをほぼ同等の大きさの半導体回路装置を構成できるようになる。それにより、本実施の形態2においても、ツェナーダイオードなどの外付け部品を不要とすることができるので、信頼性を損なうことなく、部品コストを削減することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、前記実施の形態1,2においては、I2C制御ブロック12に接続される入出力バッファ13を高耐圧素子で構成したが、該入出力バッファ13以外に、たとえば、外付けのツェナーダイオードなどの保護素子が必要となる入出力バッファなどにも適用することができる。たとえば、バッテリパックによっては、充電器が接続されていることを示す充電器接続検出信号がMCUに入力されるものがあり、このような信号が入力される入出力バッファなどをアナログフロントエンドの高耐圧素子によって構成するようにしてもよい。"