"第1の半導体層と、前記第1の半導体層の上面領域に形成され、第1導電型不純物を含むコレクタ層と、前記コレクタ層を挟んで互いに離間して形成され、絶縁膜からなる2つの分離層と、前記第1の半導体層及び前記分離層の上に成長され、前記第1の半導体層とはバンドギャップが異なる,第2導電型不純物を含む第2の半導体層と、前記第2の半導体層の上に成長され、前記第2の半導体層とはバンドギャップが異なる第3の半導体層と、前記第2の半導体層の上に形成され、エミッタ開口部を有する絶縁膜と、前記エミッタ開口部を埋めて形成され、第1導電型不純物を含む多結晶半導体からなるエミッタ電極と、エミッタ電極と外部ベース層を覆う層間絶縁膜と、前記外部ベース層に電気的に接続するように前記層間絶縁膜を貫通して設けられたベース引き出し用プラグとを備え、前記第3の半導体層のうち前記エミッタ電極に接する領域は、第1導電型不純物を含むエミッタ層であり、前記第2の半導体層のうち前記エミッタ層と前記コレクタ層とによって挟まれる領域は、第2導電型不純物を含む真性ベース層であり、前記第2の半導体層のうち前記真性ベース層を囲む部分は、第2導電型不純物を含む外部ベース層であり、前記外部ベース層の少なくとも一部は、前記分離層に跨っており、前記第2の半導体層のうち、前記第1の半導体層の上に形成された部分は単結晶の半導体層であり、前記分離層の上に形成された部分は多結晶の半導体層であり、前記第2の半導体層のうちの、前記分離層の上に形成された前記外部ベース層である部分の膜厚は、前記第1の半導体層の上に形成された前記真性ベース層である部分の膜厚よりも薄く、前記第2の半導体層は、SiGeまたはSiGeC混晶組成を有し、前記ベース引き出し用プラグは前記分離層上のみに設けられていることを特徴とするバイポーラトランジスタ。請求項1記載のバイポーラトランジスタにおいて、前記エミッタ電極にはシリサイドを有していることを特徴とするバイポーラトランジスタ。請求項1又は2に記載のバイポーラトランジスタにおいて、前記エミッタ電極は凹みを有していることを特徴とするバイポーラトランジスタ。請求項1~3のいずれか1つに記載のバイポーラトランジスタにおいて、前記分離層から、前記第2の半導体層が設けられている領域とは逆方向の前記第1の半導体層を介して、さらにディープトレンチを有する分離層が設けられ、前記分離層と前記ディープトレンチを有する分離層との間にある、前記第1の半導体層の表面に高濃度の第1の導電型不純物を有するコレクタ引き出し層が設けられていることを特徴とするバイポーラトランジスタ。請求項1~4のいずれか1つに記載のバイポーラトランジスタにおいて、前記コレクタ引き出し層に電気的に接続するように前記層間絶縁膜を貫通して設けられたコレクタ引き出し用プラグをさらに備えていることを特徴とするバイポーラトランジスタ。請求項1~5のいずれか1つに記載のバイポーラトランジスタにおいて、前記多結晶半導体は、前記絶縁膜の上に形成され、前記第3の半導体層を露出する上部エミッタ開口部を有する第1の多結晶半導体膜と、前記第1の多結晶半導体膜の上に前記エミッタ開口部及び上部エミッタ開口部を埋めて形成され、前記第3の半導体層の前記エミッタ開口部及び上部エミッタ開口部から露出した部分と接する第2の多結晶半導体膜とからなることを特徴とするバイポーラトランジスタ。請求項1~6のいずれか1つに記載のバイポーラトランジスタにおいて、前記外部ベース層は、表面部の少なくとも一部にシリサイド層を有していることを特徴とするバイポーラトランジスタ。請求項1~7のいずれか1つに記載のバイポーラトランジスタにおいて、前記第1の半導体層は、Si単一組成を有していることを特徴とするバイポーラトランジスタ。請求項1~8のいずれか1つに記載のバイポーラトランジスタにおいて、前記エミッタ電極の凹みのアスペクト比は、1/5以下であることを特徴とするバイポーラトランジスタ。請求項1~9のいずれか1つに記載のバイポーラトランジスタにおいて、前記エミッタ電極の厚みは、200nm以上で500nm以下の範囲にあることを特徴とするバイポーラトランジスタ。請求項1~10のいずれか1つに記載のバイポーラトランジスタにおいて、前記エミッタ電極の厚みは、300nm以上で500nm以下の範囲にあることを特徴とするバイポーラトランジスタ。請求項1~11のいずれか1つに記載のバイポーラトランジスタにおいて、前記エミッタ電極は、その内部に注入された,外部ベース層形成用の第2導電型不純物が、該エミッタ電極内を拡散して、エミッタ-ベース接合部まで達しない膜厚を有していることを特徴とするバイポーラトランジスタ。しかしながら、上記従来のHBT構造では、エミッタ電極を注入マスクとして外部ベース層にボロンを追加注入する際に、エミッタ電極内にもエミッタ内とは逆導電型の不純物であるボロンが注入される。これを回避しようとすると、外部ベース層へのボロンのドープ量を低減せざるを得ず、外部ベース層の電気抵抗が大きくなるという不具合があった。また、エミッタ電極の形状を決定する要因としてコンタクトホール等のアライメントマージンなど加工上の制約と前述の電気特性からの制約があり、基本的にはそれらの両立は困難である。そのため、従来のHBTでは、高速動作性高電流駆動能力の向上を併せて実現することは困難であった。本発明の目的は、エミッタ電極の構造や外部ベース層の構造を改善することにより、高速動作性高電流駆動能力の向上を併せて実現しうるバイポーラトランジスタおよびその製造方法を提供することにある。本発明のバイポーラトランジスタは、エミッタ-真性ベース接合部がヘテロ接合であるバイポーラトランジスタにおいて、エミッタ電極が、その内部に注入された外部ベース形成用不純物の下部における濃度が低濃度になるように拡散させる膜厚を有している。これにより、エミッタ-真性ベース接合部に外部ベースからの不純物が拡散することに起因するバイポーラトランジスタの電流駆動力の低下を防止しつつ、外部ベース層の不純物濃度を高めて、ベース抵抗を小さくすることができるので、高速動作性高電流駆動力という特性を実現することが可能となる。エミッタ電極の厚みが、200nm以上で500nm以下の範囲にあることにより、エミッタ電極の上面においてエミッタ開口部の上方に位置する部分に生じる凹みをできるだけ小さくすることができ、エミッタ電極のシリサイド層の抵抗の増大を抑制することができる。そして、エミッタ電極の上面における凹みはアスペクト比が1/5以下であることが好ましい。層間絶縁膜を貫通して形成される導体プラグが、外部ベース層のうち分離層の上にコンタクトしていることにより、第1の半導体層に導体プラグが突き抜けて形成されるのを防止することができる。本発明のバイポーラトランジスタの製造方法は、分離層に囲まれた第1導電型の第1の半導体層の上に、第2導電型不純物を含む第2の半導体層と、第3の半導体層と、エミッタ開口部を有する絶縁膜と、第1導電型不純物を含むエミッタ電極とを順次形成とともに、エミッタ電極及び絶縁膜をマスクにして、基板表面に垂直な方向に対して傾いた方向から、第2導電型の不純物を第2及び第3の半導体層に注入する方法である。この方法により、第2,第3の半導体層のうち真性ベース層となるエミッタ開口部直下法の領域に近い部分にまで第2導電型不純物を注入することができるので、ベース抵抗の低減を図ることができる。また、電気特性とエミッタ電極のレイアウトとの最適化を独立して行うことができる。エミッタ電極となる多結晶層は、200nm以上で500nm以下の範囲にある厚みを有していることが好ましい。以上説明したように、本発明のバイポーラトランジスタ又はその製造方法により、高速動作性高電流駆動力という特性を実現することが可能となる。第1の実施形態以下、図面を参照しながら、本発明の第1の実施形態について詳細に説明する。図1は、本発明の第1の実施形態に係るバイポーラトランジスタの断面図である。図1に示すように、本実施形態のバイポーラトランジスタHBTは、基板内に、P型Si基板1と、Si基板1の表面部に形成されたサブコレクタ層2と、サブコレクタ層2の上にエピタキシャル成長によって形成され、コレクタとして機能するSi単結晶層3と、シリコン酸化膜からなるシャロートレンチ4と、シャロートレンチ4の下方に形成され、シリコン酸化膜7及びポリシリコン膜6からなるディープトレンチ5と、サブコレクタ層2とはシャロートレンチ4を挟んだ離間した部位に形成されたN型コレクタ引き出し層8とを備えている。さらに、バイポーラトランジスタは、Si単結晶層3の上に形成された単結晶のSi/SiGeC層30a及び多結晶のSi/SiGeC層30bと、単結晶のSi/SiGeC層30aの上に形成され、エミッタ開口部を有する酸化膜31と、酸化膜31の上に形成され、エミッタ開口部を有するポリシリコン膜32と、エミッタ開口部を埋めて単結晶のSi/SiGeC層30aに接触するエミッタ電極50と、単結晶のSi/SiGeC層30aの上部に形成されたエミッタ層35と、エミッタ電極50,ポリシリコン膜32及び酸化膜31の側面上に形成されたシリコン酸化膜からなるサイドウォール36と、エミッタ電極50,Si/SiGeC層30a,30b,及びN型コレクタ引き出し層8の上部に形成されたシリサイド層37a,37b,37cとを備えている。ここで、単結晶のSi/SiGeC層30aのうちエミッタ層35とSi単結晶層3コレクタ層とに挟まれた部分が真性ベース層52である。また、Si/SiGeC層30aのうち真性ベース層52を除く部分と、多結晶のSi/SiGeC層30bと、Coシリサイド層37bとにより、外部ベース層51が構成されている。なお、本実施形態のSiGeC膜は、エミッタ側からコレクタ側に向かってバンドギャップが徐々に小さくなるように、傾斜組成を有しており、正確にはSi1xyGexCyで表されるものである。また、基板上には、エミッタ電極50や外部ベース層51を覆うシリコン酸化膜からなる層間絶縁膜38と、層間絶縁膜38を貫通してHBTのエミッタ電極50,外部ベース層51及びN型コレクタ引き出し層8の各Coシリサイド層37に到達する接続孔を埋めるWプラグ39と、層間絶縁膜38の上に形成され、各Wプラグ39に接続されるアルミニウム合金膜からなる金属配線40とが設けられている。次に、本発明の第1の実施形態における半導体装置の製造方法について説明する。図2~図12は、本発明の第1の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。まず、図2に示すように、001面を主面とするP型Si基板1の上部の表面に、フォトリソグラフィーを用いて、N型のサブコレクタ層を形成しようとする領域を開口したレジスト膜図示せずを形成する。次に、レジスト膜を注入マスクとして用いて、Si基板1にヒ素Asイオンを注入して、HBT形成領域に深さ約1μmのN型のサブコレクタ層2を形成する。このとき、サブコレクタ層2内におけるAsの濃度は、約6×1019cm3である。続いて、Si基板1の上に、N型不純物をinsituドープしながらSi単結晶層3第1の半導体層をエピタキシャル成長させる。このとき、Si単結晶3内におけるN型不純物の濃度は、約1×1015cm3である。次に、図3に示す工程で、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ4と、アンドープポリシリコン膜6およびこれを取り囲むシリコン酸化膜7により構成されるディープトレンチ5とを形成する。各トレンチ4、5の深さは、それぞれ約0.3μm、約3μmである。次に、図4に示す工程で、N型コレクタ引き出し層形成領域を開口したレジスト膜図示せずを形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約60KeV,ドーズ量3×1015cm2の条件で、リンPイオンをSi単結晶層3内に選択的に注入した後、酸素プラズマアッシングを用いてレジスト膜を除去する。続いて、温度が850°C程度で30分程度の熱処理を行なって、シャロートレンチ5,5間にN型コレクタ引き出し層8を形成する。次に、フォトリソグラフィーとイオン注入とを用いて、加速エネルギー約50KeV,ドーズ量3×1015cm2の条件で、N型コレクタ引き出し層8の上部にヒ素を注入し、続いて例えば温度が1000°C程度、時間が10~15秒程度の熱処理をして不純物を活性化させる。次に、図5に示す工程で、減圧CVD法により、基板上に厚さ約50nmの酸化膜28を堆積させ、続いて、減圧CVD法により、酸化膜28の上に約100nmのポリシリコン膜29を堆積させる。次に、図6に示す工程で、フォトリソグラフィーを用いてHBT形成領域を開口したレジスト膜図示せずを形成し、レジスト膜をエッチングマスクとして用いて、エッチングにより、ポリシリコン膜29をパターニングして、外部ベース層形成領域を開口する。その後、コレクタのリンプロファイルを形成するために、レジスト膜及びポリシリコン膜29を注入マスクとして用いて、加速エネルギー280keV,ドーズ量約5×1013cm3の条件で、リンを酸化膜28を通過させてSi単結晶層3内に注入する。これにより、Si単結晶層3内に所望のコレクタ用リンプロファイルが形成される。次に、酸素プラズマアッシングを用いてレジスト膜を除去し、続いて、ポリシリコン膜29の開口部に露出している酸化膜28をフッ酸により除去し、リンが注入されたSi単結晶層3の表面を露出させる。次に、図7に示す工程で、UHV-CVD法により、基板上に約60nmのSiバッファ層をエピした後に、SiGeC膜第2の半導体層とその直上にSi膜第3の半導体層をエピタキシャル成長させて、Si/SiGeC層を形成する。このとき、Si単結晶層3の上には、厚さ約70nmのSiGeC膜と厚さ約30nmのSi膜とからなる厚さ約100nmのSi/SiGeC層30aが成長され、シャロートレンチ4酸化膜及びポリシリコン膜29の上には、厚さ約30nmの多結晶Siと厚さ35nmの多結晶SiGeC膜と厚さ約15nmの多結晶Si膜とからなる厚さ約80nmの多結晶のSi/SiGeC層30bが成長される。また、insituドープにより、SiGeC膜にはボロンBが導入されて、SiGeC膜はP型になっている。ここで、高真空状態でSiGeC膜をエピタキシャル成長させるUHV-CVD法では、成長反応が表面のみで起きるために、成長レートの面方位依存性が強い成長方法である。この現象を用いると、Si単結晶層の表面例えば100面とポリシリコン層や酸化膜の表面とでは、結晶成長速度が異なる。つまり、多くの結晶方位が存在するポリシリコン膜や非晶質層である絶縁膜の表面での成長レートが遅くなる。実験によれば、ポリシリコン層および酸化膜の上では、Si単結晶層の100面上に比べて約半分の成長レートであった。SiGeC膜に続いて高真空状態で成長されるSi膜についても同様である。したがって、Si/SiGeC層30bの膜厚は約50nmである。このように、UHV-CVD法を用いれば、外部ベース層の主要部となる多結晶のSi/SiGeC層30bを低成長レートで成長させることが可能となり、外部ベース層のうちで電気抵抗の高い多結晶のSiGeC膜は、真性ベース層となる単結晶のSiGeC膜の膜厚よりも薄くなる。この結果、真性ベース層と、後に形成される外部ベース層の一部となるシリサイド膜とは連続的に接続され、さらにその間の距離が短縮され、低ベース抵抗によるバイポーラトランジスタの高性能化が図れることになる。次に、図8に示す工程で、減圧CVD法により、基板上に、膜厚が約30nmの酸化膜31および膜厚が約50nmで濃度約3×1015cm3のリンを含むポリシリコン膜32を連続して堆積する。その後、フォトリソグラフィーを用いて、エミッタ形成領域を開口したレジスト膜図示せずを形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングにより、ポリシリコン膜32をパターニングして、エミッタ開口部45を形成する。その後、ウエットエッチングにより、エミッタ開口部45内の酸化膜31を除去する。次に、図9に示す工程で、基板上に、insituドープを伴う減圧CVDにより、膜厚が400nm程度で濃度が1~5×1020cm3程度のN型不純物リンを含むN型ポリシリコン33を堆積する。続いて、フォトリソグラフィーにより、N型ポリシリコン膜33の上に、エミッタ電極部分を覆うレジスト膜46を形成する。そして、レジスト膜46をエッチングマスクとして用いて、異方性エッチングにより、ポリシリコン膜33,32をパターニングしてエミッタ電極50を形成する。続いて、レジスト膜46及びエミッタ電極50をエッチングマスクとして用いて、ウエットエッチングにより、酸化膜31のうちエミッタ電極50によって覆われていない部分を除去する。ポリシリコン膜33の厚さは、200nm以上500nm以下の範囲にあることが好ましく、この範囲内で300nm以上であることがより好ましい。次に、外部ベースの抵抗を低減するために、Si/SiGeC層30a,30bに、基板表面に実質的に垂直な方向チャネリングを生じない程度の傾きしかない方向から、加速エネルギー約5KeV,ドーズ量2×1015cm3の条件でボロンの追加注入を行なう。次に、図10に示す工程で、酸素プラズマアッシングにより、レジスト膜46を除去する。その後、フォトリソグラフィーにより、エミッタ電極50及び多結晶のSi/SiGeC層30bのうち外部ベース層となる領域を覆うレジスト膜47を形成し、レジスト膜47をエッチングマスクとして用いて、多結晶のSi/SiGeC層30bのうち外部ベース層よりも外側に位置する部分を除去する。次に、図11に示す工程で、減圧CVD法により、基板上に、厚さが約30~100nm程度の酸化膜を堆積した後、温度が900°C程度で、時間が10~15秒程度の熱処理を行なって、エミッタ電極50からSi/SiGeC層30a中のSi膜内にヒ素を拡散させてエミッタ層35を形成する。続いて、基板上に、酸化膜堆積した後、酸化膜を異方性エッチングして、エミッタ電極50の側面上にサイドウォール36を形成する。この時、HBTのエミッタ電極50の上面、Si/SiGeC層30a,30bの上面、及びN型コレクタ引き出し層8の上面には、シリコン層が露出している状態である。次に、図12に示す工程で、スパッタリングにより、基板上にCo膜を形成した後、加熱してCoとSiとを反応させて、HBTのエミッタ電極50の上部、Si/SiGeC層30a,30bの上部、及びN型コレクタ引き出し層8の上部にCoシリサイド層37a,37b,37cを形成する。その後、CoとSiとの未反応層を除去し、続いて、Coシリサイド層37a,37b,37cのアニールを行なうことにより、Coシリサイド層37a,37b,37cを低抵抗化する。これにより、Si/SiGeC層30aの一部と、Si/SiGeC層30と、Coシリサイド層37bとによって構成される外部ベース層51とを形成する。これ以降の工程では、標準的な多層配線工程プロセスを用いる。すなわち、基板上に酸化膜からなる層間絶縁膜38を堆積した後に、層間絶縁膜38を貫通してHBTのエミッタ電極50,外部ベース層51及びN型コレクタ引き出し層8の各Coシリサイド層37a,37b,37cに到達する接続孔を形成する。その後に、各接続孔内にW膜を埋め込んでWプラグ39を形成した後に、スパッタリングにより、基板上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Wプラグ39に接続され、層間絶縁膜38の上に延びる金属配線40を形成する。なお、本実施形態では、ベース層の直下からサブコレクタ層にいたるまでのSi単結晶における不純物濃度プロファイルを一度のリン注入で形成したが、不純物濃度プロファイルを最適化するにあたり多段注入を実施したり、エミッタ開口用マスク図8に示すポリシリコン膜32を用いたセルフアラインの注入を用いたりしても構わない。本実施形態によると、以下の効果を発揮することができる。まず、エミッタ電極50は、厚さが約400nmのポリシリコン膜によって構成されている。特許文献1に記載されている従来のバイポーラトランジスタでは、エミッタ電極を構成するポリシリコン膜の膜厚は140nmであるのに対し、本実施形態においては、エミッタ電極50を構成するポリシリコン膜33の膜厚は400nmであり、極めて厚くなっている。エミッタ電極50ポリシリコン膜33の厚さは、図9に示す工程で、エミッタ電極50に注入されたボロンがエミッタ電極50内を拡散して、エミッタ-ベース接合部まで達しないように設定されている。また、エミッタ電極を構成するポリシリコン膜が厚いことにより、本実施形態におけるエミッタ電極50の上面には、エミッタ開口部に対応する凹部がほとんどなくなる。図15は、エミッタ電極用ポリシリコン膜の膜厚に対するエミッタ電極上面の凹み量を示す図である。同図に示すように、ポリシリコン膜の膜厚が150nm程度の場合には、エミッタ電極の上面の凹み量が大きい。エミッタ電極50の上面に深い凹部があると、シリサイド層37cの形成の際に、シリサイド層37cの薄膜化を引き起こし、コンタクト抵抗が増大するおそれがある。それに対し、本実施形態のエミッタ電極50では、コンタクト抵抗を確実に低く維持することができる。ここで、図15に示されるように、エミッタ電極50に対するコンタクト抵抗を確実に低く維持するためには、エミッタ電極50上面の凹みのアスペクト比が1/5以下、できれば1/10以下であることが好ましい。本実施形態においては、エミッタ電極50の幅が約0.7μmであることから、ポリシリコン膜33の厚さは、200nm以上であることが好ましく、300nm以上であることがより好ましい。一方、層間絶縁膜38の厚さは約1μmであるので、絶縁性や加工性を考慮すると、ポリシリコン膜の厚さは500nm以下であることが好ましい。また、本実施形態の製造方法においては、UHV-CVD法を用いて、外部ベースとなる多結晶SiGe膜を低成長レートで作成することが可能となり、外部ベース層51における高抵抗の多結晶のSi/SiGeC層30bの膜厚が、真性ベース層52における単結晶のSi/SiGeC層30aの膜厚よりも薄くなる。この結果、真性ベース層52と外部ベース層51のシリサイド層37bとの間の距離が短縮され、低ベース抵抗によるバイポーラトランジスタの高性能化が図れることになる。第2の実施形態以下、図面を参照しながら、本発明の第2の実施形態について説明する。図13,図14は、本発明の第2の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。本実施形態においても、第1の実施形態における図1に示す工程P型Si基板1にサブコレクタ層2を形成する工程から図8に示す工程エミッタ開口を形成する工程までを行なう。次に、本実施形態では、第1の実施形態における図9に示す工程に代えて、図13に示す工程を行なう。すなわち、ポリシリコン膜33のパターニングによるエミッタ電極50の形成に続いて、レジスト膜46を残した状態で、ウエットエッチングにより酸化膜31をパターニングする。その後、ボロンを基板に垂直な方向に対して約25°傾いた方向からSi/SiGeC層30a,30b内に注入する斜め注入ステップを、基板を90°ずつ回転させながら4回に分けて行なう4ステップ注入。これにより、Si/SiGeC層30aのうち酸化膜31の下方に位置する領域、つまり、エミッタ電極50の端部よりも真性ベース層52に近い領域にまでボロンを導入する。その際、注入エネルギーは10KeVであり、4回トータルのドーズ量は約1.5×1014cm3である。さらに、レジスト膜46をつけたままで、外部ベース層の抵抗を低減するために、実質的に垂直な方向チャネリングを生じない程度の傾きしかない方向から加速エネルギー約5KeV、ドーズ量2×1015cm3の条件で、ボロンの追加注入を行なう。次に、図14に示す工程で、酸素プラズマアッシングにより、レジスト膜46を除去する。その後、フォトリソグラフィーにより、エミッタ電極50及び多結晶のSi/SiGeC層30bのうち外部ベース層となる領域を覆うレジスト膜47を形成し、レジスト膜47をエッチングマスクとして用いて、多結晶のSi/SiGeC層30bのうち外部ベース層よりも外側に位置する部分及びその下方の酸化膜29を除去する。これにより、第1の実施形態と同様に、外部ベース層51が形成される。その後、第1の実施形態の図10~図12に示す工程と同じ工程を行なう。本実施形態の製造方法によると、外部ベース部へのボロン注入として、基板主面に垂直な方向に対して傾いた方向からSi/SiGeC層30a,30b内に注入する斜め注入を行なっているので、外部ベース層51の高抵抗部であるSi/SiGeC層30aのうち酸化膜31の下方に位置する領域、つまり、エミッタ電極50の端部よりも真性ベース層52に近い領域にまでボロンを導入することができる。よって、ベース抵抗を低減することができる。また、生産的には斜め注入の傾き角を適正に例えば25°に調整すれば、電気特性に影響を与える外部ベース層51からエミッタ-ベース接合部エミッタ層35と真性ベース層52との境界領域への高濃度ボロンの横広がりを気にすることなく、加工的な観点からエミッタ電極の形状を決めることが可能となる。これにより、歩留まりの改善や大規模な集積回路への応用が容易となる。よって、バイポーラトランジスタの高速動作高電流駆動力を実現することができる。一方、不純物イオンの斜め注入を行なうことにより、N型不純物を含むエミッタ電極50にもP型不純物であるボロンが導入されることになる。したがって、エミッタ電極を構成するポリシリコン膜の膜厚が薄いとボロンの突き抜けやエミッタ電極の抵抗の増加などデバイス特性への悪影響が懸念される。それに対し、本発明ではエミッタ電極を構成するポリシリコン膜の膜厚を約400nmと通常よりは厚く設定しているために、N型不純物の総量が多く、ボロンの突き抜けや抵抗増加の影響を比較的受けにくくすることが可能である。つまり、本実施形態においても、エミッタ電極50ポリシリコン膜33の厚さは、図13に示す工程で、エミッタ電極50に注入されたボロンがエミッタ電極50内を拡散して、エミッタ-ベース接合部まで達しないように設定されている。図16は、本実施形態の条件で、ベース形成時に25°の傾き角による斜め注入を行なったときの注入エネルギーに対するバイポーラトランジスタのピーク遮断周波数fTとの関係を示すデータである。同図に示すように、注入エネルギーが20keVを超えるとピーク遮断周波数fTが低下し始める。この原因は、エミッタ層付近におけるボロン濃度が上昇することにあると思われる。反面、注入エネルギーが6keVに満たない場合にも、ピーク遮断周波数fTが低下する。また、本実施形態の製造方法においては、UHV-CVD法を用いて、外部ベースとなる多結晶SiGe膜を低成長レートで作成することが可能となり、外部ベース層51における高抵抗の多結晶のSi/SiGeC層30bの膜厚が、真性ベース層52における単結晶のSi/SiGeC層30aの膜厚よりも薄くなる。この結果、真性ベース層52と外部ベース層51のシリサイド層37bとの間の距離が短縮され、低ベース抵抗によるバイポーラトランジスタの高性能化が図れることになる。なお、本実施形態におけるエミッタ電極を構成するポリシリコン膜の膜厚や、エミッタ電極の横方向寸法は第1の実施形態と同様であり、従来のバイポーラトランジスタ比べると極めて厚い。したがって、第1の実施形態と同様に、エミッタ電極50へのコンタクト抵抗を確実に低く維持するなどの効果を発揮することができる。上記各実施形態においては、Si/SiGeCヘテロ接合を有するバイポーラトランジスタについて説明したが、SiGeC膜に代えて、Cを含まないSi1xGex膜、あるいは、微量組成比で0.1~3.0のCを含むSi1yCy膜を設けても、各実施形態の基本的な効果を発揮することはできる。また、上記各実施形態においては、エミッタ開口部を有する酸化膜31の上に、エミッタ開口部を有する,リンを含むポリシリコン膜32を設けたが、ポリシリコン膜32は、必ずしも必要ではない。しかし、エミッタ電極と同じ導電型不純物を含むポリシリコン膜32を設けることにより、エミッタ電極に注入されたボロンが下方及び内方に拡散する突き抜けるのをできるだけ阻止することができる利点がある。また、上記各実施形態においては、ポリシリコン膜からなるエミッタ電極を設けたが、エミッタ電極を多結晶SiGe膜によって構成することも可能である。また、ポリシリコン膜32に代えて、多結晶SiGe膜または多結晶SiGeC膜を設けてもよい。"