シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備え、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有すること、を特徴とする不揮発性半導体記憶装置。前記メモリセルは、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を有し、前記突出部は、前記浮遊ゲートの上面よりも上方に設けられたことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記突出部を設けることで前記空隙部の上方に形成された隙間の寸法は、前記メモリセル同士の間の寸法の1/2以下とされたこと、を特徴とする請求項1または2に記載の不揮発性半導体記憶装置。シリコンを含む基板上に間隔をあけて複数のメモリセルを形成する工程と、前記メモリセル同士の間に犠牲膜を形成する工程と、前記メモリセルの側壁および前記犠牲膜の上面に絶縁膜を形成する工程と、前記犠牲膜の上面に形成された前記絶縁膜の一部を除去して、隣接する前記メモリセルに向けて突出する突出部を形成する工程と、前記犠牲膜を除去する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。前記メモリセルの上方に絶縁膜をさらに形成する工程を備え、前記メモリセルの上方に絶縁膜を形成する工程において、カバレッジを低下させるように成膜条件を制御することを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。本発明の実施形態は、動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を提供する。実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備えている。そして、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有している。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。なお、図1においては、主にメモリセル6の部分を表すものとし、不揮発性半導体記憶装置1に設けられる既知のワード線、ビット線、コンタクト、素子分離絶縁膜、周辺回路部などは省略している。また、図1は、ビット線方向チャネル長方向の断面を表す図である。図1に示すように、複数のメモリセル6が基板7上に間隔をあけて設けられている。メモリセル6には、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5がこの順で積層されている。また、メモリセル6は、シリコンを含む基板7の上層部に形成され、周囲が図示しない素子分離絶縁膜で囲まれたアクティブエリア素子形成領域;活性領域7a上に設けられている。なお、図示しない素子分離絶縁膜は、基板7に形成された溝に酸化シリコンなどの絶縁物を埋め込むことで形成されている。トンネル絶縁膜2は、基板7上に設けられている。この場合、トンネル絶縁膜2は、アクティブエリア7a上に設けられている。トンネル絶縁膜2は、例えば、厚みが3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。浮遊ゲート3は、トンネル絶縁膜2上に設けられている。浮遊ゲート3は、例えば、厚みが10nm~500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされたものとすることができる。ゲート間絶縁膜4は、浮遊ゲート3上に設けられている。ゲート間絶縁膜4は、例えば、厚みが5nm~30nm程度の絶縁膜とすることができる。この場合、ゲート間絶縁膜4は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。また、ゲート間絶縁膜4は、例えば、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜ONO膜などの積層膜とすることもできる。制御ゲート5は、ゲート間絶縁膜4上に設けられている。制御ゲート5は、例えば、厚みが10nm~500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされたものとすることができる。あるいは、形成されたポリシリコン膜上にW、Ni、Mo、Ti、Coなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート5とすることもできる。トンネル絶縁膜2の両側には、例えば、n形拡散層を用いたソースドレイン領域8が設けられている。ソースドレイン領域8は、隣接するメモリセルにより共有されている。また、トンネル絶縁膜2の下方であってソースドレイン領域8同士の間がチャネル領域となる。また、メモリセル6の上方には絶縁膜10が設けられている。絶縁膜10は、主に制御ゲート5の上面を覆うように設けられている。絶縁膜10は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。また、隣接するメモリセル6同士の間には絶縁部11が設けられている。絶縁部11には、絶縁膜12と空隙部エアギャップ13とが設けられている。絶縁膜12は、メモリセル6の側壁、及びメモリセル6同士の間の基板7表面を覆うように形成されている。絶縁膜12は、メモリセル6を保護し、信頼性を向上させるために設けられている。絶縁膜12は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。この場合、絶縁膜12は、絶縁膜10と同じ材質とすることもできるし、絶縁膜10と異なる材質とすることもできる。また、絶縁膜12のうち、少なくとも浮遊ゲート3の側壁に形成された部分の厚みはほぼ一定とされており、少なくとも隣接する浮遊ゲート3同士の間には空隙部13が形成されるようになっている。空隙部13は、絶縁膜などの埋め込み物が存在しない領域である。なお、空隙部13には空気などの気体が存在していてもよく、また、真空大気圧より低い空間状態であってもよい。空隙部13を設けるものとすれば、隣接する浮遊ゲート3間に発生する寄生容量を低減させることができる。そのため、トンネル絶縁膜2に印加する電圧を大きくすることができるので、データの書き込み速度を速くすることができる。なお、空隙部13は、少なくとも浮遊ゲート3に面する位置に設けられていればよいが、トンネル絶縁膜2、ゲート間絶縁膜4、制御ゲート5に面する位置にも設けられていてもよい。ここで、制御ゲート5の上方に絶縁膜10を形成する際に、空隙部13にも絶縁物が侵入すると、寄生容量の低減が図れなくなるおそれがある。また、メモリセル6の形状やメモリセル6間の寸法のばらつき、絶縁膜10を形成するプロセスのばらつきなどの影響を受けて、空隙部13に侵入する絶縁物の量も変動することになる。そのため、メモリセル6間に占める空隙部13の割合がばらつくことになり、不揮発性半導体記憶装置1の動作特性が不安定となるおそれがある。そのため、不揮発性半導体記憶装置1においては、絶縁膜12は、メモリセル6同士の間に形成された空隙部13の上方において、隣接するメモリセル6に向けて突出する突出部12aを有したものとされている。すなわち、空隙部13上方に形成される隙間が狭くなるように、絶縁膜12に突出部12aを設けるようにしている。絶縁膜12に突出部12aを設けるようにすれば、制御ゲート5の上方に絶縁膜10を形成する際に、空隙部13に絶縁物が侵入することを抑制することができる。また、図1に例示をしたものの場合には、突出部12aは、制御ゲート5の下面よりも上方に設けられている。ただし、隣接する浮遊ゲート3間に発生する寄生容量を低減させることを考慮すれば、突出部12aは、浮遊ゲート3の上面よりも上方に設けられていればよい。また、図1に例示をしたものの場合には、隣接するメモリセル6の側壁に形成された絶縁膜12に突出部12aが互いに対峙するように設けられている。この場合、突出部12a同士の間の寸法L2は、メモリセル6同士の間の寸法L1の1/2以下とすることができる。この様にすれば、空隙部13に絶縁物が侵入することで発生し得る動作特性に対する影響を抑制することができる。なお、寸法L2は、隣接する突出部12a同士の間における最小寸法とすることができる。ただし、突出部12aは、隣接するメモリセル6間において少なくとも一方に設けられていればよい。すなわち、突出部12aを設けることで空隙部13の上方に形成された隙間の寸法例えば、前述した寸法L2がこの寸法の一例に相当するは、メモリセル6同士の間の寸法L1の1/2以下とすることができる。また、一例として、絶縁膜10と絶縁部11とを分けて例示したが、絶縁膜10と絶縁部11とが一体的に設けられていてもよい。また、一例として、絶縁膜12に突出部12aが設けられる場合を例示したが、絶縁膜10に突出部が設けられるようにすることもできる。すなわち、メモリセル6同士の間に形成された空隙部13の上方において、メモリセル6の側壁に形成された絶縁膜絶縁膜12および絶縁膜10の少なくともいずれかの絶縁膜に隣接するメモリセル6に向けて突出する突出部が設けられていればよい。本実施の形態によれば、絶縁膜に突出部を設けるようにしているので、空隙部13の形状、寸法を安定させることができる。そのため、寄生容量の低減を図ることができるので動作特性の向上を図ることができる。また、動作特性の安定化を図ることもできる。第2の実施形態図2、図3は、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。なお、図2、図3は、ビット線方向チャネル長方向の断面を表す図である。また、不揮発性半導体記憶装置1の製造においては、アクティブエリア、ワード線、ビット線、素子分離絶縁膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。そのため、ここでは、これらの説明は省略するものとし、主にメモリセル6、絶縁膜10、絶縁部11の形成について例示をする。まず、シリコンを含み所望の不純物がドープされた基板7の上にトンネル絶縁膜2となる膜を形成する。トンネル絶縁膜2となる膜の形成は、例えば、熱酸化法などを用いて行うようにすることができる。トンネル絶縁膜2となる膜は、例えば、厚みが3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。次に、トンネル絶縁膜2となる膜の上に、浮遊ゲート3となる膜を形成する。浮遊ゲート3となる膜の形成は、例えば、LPCVDLowPressureChemicalVaporDeposition法などを用いて行うようにすることができる。浮遊ゲート3となる膜は、例えば、厚みが10nm~500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされたものとすることができる。次に、浮遊ゲート3となる膜の上に、ゲート間絶縁膜4となる膜を形成する。ゲート間絶縁膜4となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。ゲート間絶縁膜4となる膜は、例えば、厚みが5nm~30nm程度のシリコン酸化膜、シリコン酸窒化膜、ONO膜などとすることができる。次に、ゲート間絶縁膜4となる膜の上に、制御ゲート5となる膜を形成する。制御ゲート5となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。制御ゲート5となる膜は、例えば、厚みが10nm~500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm-3~1021atoms/cm-3程度の濃度となるようにドープされたものとすることができる。次に、制御ゲート5となる膜の上に、エッチング処理の際にハードマスク14となる膜を形成する。ハードマスク14となる膜の形成は、例えば、CVD法などを用いて行うようにすることができる。ハードマスク14となる膜は、例えば、シリコン窒化膜などとすることができる。その後、PEPPhotoEngravingProcessおよびRIEReactiveIonEtching法を用いてメモリセル6を形成する。この様にして、シリコンを含む基板7上に間隔をあけて複数のメモリセル6が形成される。そして、形成されたメモリセル6の両側にn形不純物を注入して、ソースドレイン領域8を形成する。次に、図2aに示すように、絶縁部11の絶縁膜12となる膜を形成する。絶縁膜12となる膜の形成は、例えば、CVD法などを用いて行うようにすることができる。絶縁膜12となる膜は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。次に、図2bに示すように、メモリセル6同士の間に犠牲膜16を形成する。犠牲膜16の形成は、例えば、LPCVD法などを用いて行うようにすることができる。犠牲膜16は、例えば、シリコン窒化膜などとすることができる。なお、犠牲膜16の材質は特に限定されないが、絶縁膜12、後述する絶縁膜17とは異なる材質とされる。この場合、犠牲膜16の除去が容易となるように、絶縁膜12、絶縁膜17との選択比が大きいものとすることが好ましい。次に、図2cに示すように、CMPChemicalMechanicalPolishing法を用いて表面全体を平坦化処理する。そして、RIE法などを用いてメモリセル6間に形成された絶縁膜12と、犠牲膜16の上面を後退させる。この場合、絶縁膜12の上面位置が絶縁部11の上面位置となる。次に、図2dに示すように、RIE法などを用いて犠牲膜16の上面をさらに後退させる。この場合、犠牲膜16の上面位置が突出部12aの下面位置となる。例えば、図2dに示すように、制御ゲート5の下面位置まで犠牲膜16の上面を後退させるようにすることができる。ただし、犠牲膜16の上面位置はこれに限定されるわけではなく、浮遊ゲート3の上面よりも上方に設けられていればよい。次に、図3aに示すように、絶縁膜17をコンフォーマルに形成する。すなわち、メモリセル6の側壁および犠牲膜16の上面に絶縁膜を形成する。例えば、TEOSTetraEthylOrthoSilicateと酸素ガスを用いたプラズマCVD法などにより絶縁膜17を形成するようにすることができる。この際、絶縁膜17と絶縁膜12とが一体化されて絶縁部11の上部が形成されることになる。次に、図3bに示すように、犠牲膜16の上面に形成された絶縁膜17を選択的に除去して、犠牲膜16の上面を露出させる。この際、犠牲膜16の上面に形成された絶縁膜17の一部を除去して、隣接するメモリセル6に向けて突出する突出部12aを絶縁膜17と一体化された絶縁膜12に形成する。絶縁膜17の選択的な除去は、例えば、RIE法などを用いて行うようにすることができる。なお、犠牲膜16の上面に形成された絶縁膜17の一部を除去する位置は適宜変更することができる。この場合、犠牲膜16の上面の中央部分にある絶縁膜17を除去するものとすれば、互いに対峙する突出部12aを形成することができる。また、絶縁膜17を除去する位置をずらすことで、例えば、一方の側から突出する突出部12aを形成することができる。次に、図3cに示すように、犠牲膜16を選択的に除去する。犠牲膜16を選択的に除去することで、絶縁膜12と空隙部13を有する絶縁部11が形成される。犠牲膜16の選択的な除去は、例えば、ウェットエッチング法などを用いて行うようにすることができる。このようにすれば、空隙部13を安定的に形成することができる。次に、図3dに示すように、メモリセル6の上方に絶縁膜10を形成する。絶縁膜10を形成することで、絶縁膜10と絶縁部11とが一体的に形成されることになる。この際、突出部12aが設けられているので、絶縁膜10を形成する際に、空隙部13に絶縁物が侵入することを抑制することができる。また、カバレッジCoverageを低下させるように成膜条件を制御することで、空隙部13に絶縁物が侵入することをさらに抑制することができる。例えば、プラズマCVD法において、ガスの供給量を多くしたり、SiH4に対するN2Oの量を増加させたりすることで、カバレッジを低下させることができる。本実施の形態によれば、空隙部13の上方に突出部12aが設けられた不揮発性半導体記憶装置1を容易に製造することができる。また、形状、寸法が揃った空隙部13をメモリセル6間に容易、且つ安定的に形成することができる。以上に例示をした実施形態によれば、動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、不揮発性半導体記憶装置1が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。