一面および前記一面側に形成された物理量に応じて電気的信号を出力するセンシング部19を有するセンサ部10と、一面を有し、当該一面が前記センサ部10の前記一面に貼り合わされるキャップ部20と、を備え、前記センシング部19が前記センサ部10の前記一面と前記キャップ部20の前記一面との間に形成された気密室30に気密封止される半導体装置の製造方法であって、一面を有し、各チップ形成領域にそれぞれ前記センシング部19が形成された半導体ウェハ14aを用意する工程と、一面を有し、チップ単位に分割されることにより前記キャップ部20を構成するキャップウェハ20aを用意する工程と、前記半導体ウェハ14aの前記一面と前記キャップウェハ20aの前記一面とを真空下で貼り合わせて複数の前記気密室30を有する積層ウェハ50を形成する工程と、少なくとも前記センサ部10と前記キャップ部20との界面が露出するまで前記積層ウェハ50を前記チップ形成領域の境界に沿ってダイシングする工程と、加熱して前記センサ部10の前記一面と前記キャップ部20の前記一面との間に形成される隙間40に熱酸化膜41を形成する工程と、を行うことを特徴とする半導体装置の製造方法。前記ダイシングする工程では、前記積層ウェハ50を前記チップ形成領域の境界に沿ってダイシングして複数の構成部材70を形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記ダイシングする工程の前に、前記キャップウェハ20aに対して、前記センシング部19と電気的に接続され、前記半導体ウェハ14aと前記キャップウェハ20aとの積層方向に前記キャップウェハ20aを貫通し、前記キャップウェハ20aの前記一面と反対側の他面にパッド部25dを有する貫通電極部25を形成する工程と、前記半導体ウェハ14aにおける前記一面と反対側の他面のうち前記パッド部25dと対向する部分を含む領域に凹部11bを形成する工程と、を行い、前記熱酸化膜41を形成する工程では、前記構成部材70のパッド部25dを他の構成部材70に形成された前記凹部11bに収容させつつ前記積層方向に積層した状態で行うことを特徴とする請求項2に記載の半導体装置の製造方法。前記ダイシングする工程では、前記積層ウェハ50のうち前記キャップウェハ20aから前記半導体ウェハ14aの途中部までダイシングして前記界面を露出させ、前記熱酸化膜41を形成する工程では、前記積層ウェハ50のまま加熱して前記熱酸化膜41を形成することを特徴とする請求項1に記載の半導体装置の製造方法。一面および前記一面側に形成された物理量に応じて電気的信号を出力するセンシング部19を有するセンサ部10と、一面を有し、当該一面が前記センサ部10の前記一面に貼り合わされるキャップ部20と、を備え、前記センシング部19が前記センサ部10の前記一面と前記キャップ部20の前記一面との間に形成された気密室30に気密封止される半導体装置であって、前記センサ部10の前記一面と前記キャップ部20の前記一面との間には隙間40が形成され、当該隙間40には前記センサ部10および前記キャップ部20と共有結合された熱酸化膜41が形成されていることを特徴とする半導体装置。しかしながら、上記のような製造方法では、半導体ウェハの枠封止用接合層およびキャップウェハの枠封止用接合層の表面接合面に原子レベルの凹凸が存在したり、埃等の異物が付着していることがある。この場合、半導体ウェハとキャップウェハとを貼り合わせて積層ウェハを構成した際に、半導体ウェハの枠封止用接合層およびキャップウェハの枠封止用接合層との間に隙間が形成され、積層ウェハをチップ単位に分割した際に当該隙間から気密リークが発生してしまうという問題がある。言い換えると、気密室の気密性が低下してしまうという問題がある。本発明は上記点に鑑みて、気密リークを抑制することのできる半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、一面を有し、各チップ形成領域にそれぞれセンシング部19が形成された半導体ウェハ14aを用意する工程と、一面を有し、チップ単位に分割されることによりキャップ部20を構成するキャップウェハ20aを用意する工程と、半導体ウェハ14aの一面とキャップウェハ20aの一面とを真空下で貼り合わせて複数の気密室30を有する積層ウェハ50を形成する工程と、少なくともセンサ部10とキャップ部20との界面が露出するまで積層ウェハ50をチップ形成領域の境界に沿ってダイシングする工程と、加熱してセンサ部10の一面とキャップ部20の一面との間に形成されている隙間40に熱酸化膜41を形成する工程と、を行うことを特徴としている。このような半導体装置の製造方法では、積層ウェハ50をチップ形成領域に沿ってセンサ部10とキャップ部20との界面が露出するまでダイシングし、その後に加熱して隙間40に熱酸化膜41を形成している。すなわち、チップ単位に分割した際、センサ部10の一面とキャップ部20の一面との形成される隙間40に、センサ部10およびキャップ部20と共有結合される熱酸化膜41を形成し、隙間40を原子レベルで封止している。したがって、気密室30から気密リークが発生することを抑制することができ、気密室30の気密性が低下することを抑制することができる。例えば、請求項2に記載の発明のように、ダイシングする工程では、積層ウェハ50をチップ形成領域の境界に沿ってダイシングして複数の構成部材70を形成することができる。この場合、請求項3に記載の発明のように、ダイシングする工程の前に、キャップウェハ20aに対して、センシング部19と電気的に接続され、半導体ウェハ14aとキャップウェハ20aとの積層方向にキャップウェハ20aを貫通し、キャップウェハ20aの一面と反対側の他面にパッド部25dを有する貫通電極部25を形成する工程と、半導体ウェハ14aにおける一面と反対側の他面のうちパッド部25dと対向する部分を含む領域に凹部11bを形成する工程と、を行い、熱酸化膜41を形成する工程では、構成部材70のパッド部25dを他の構成部材70に形成された凹部11bに収容させつつ積層方向に積層した状態で行うことができる。これによれば、構成部材70のパッド部25dを他の構成部材70の凹部に収容させつつ積層した状態で熱酸化膜41を形成する工程を行っているため、パッド部25dに熱酸化膜が形成されることを抑制することができる。また、請求項4に記載の発明のように、ダイシングする工程では、積層ウェハ50のうちキャップウェハ20aから半導体ウェハ14aの途中部までダイシングしてセンサ部10とキャップ部20との界面を露出させ、熱酸化膜41を形成する工程では、積層ウェハ50のまま加熱して熱酸化膜41を形成することができる。そして、請求項5に記載の発明では、一面および一面側に形成された物理量に応じて電気的信号を出力するセンシング部19を有するセンサ部10と、一面を有し、当該一面がセンサ部10の一面に貼り合わされるキャップ部20と、を備え、センシング部19がセンサ部10の一面とキャップ部20の一面との間に形成された気密室30に気密封止される半導体装置であって、センサ部10の一面とキャップ部20の一面との間には隙間40が形成され、当該隙間40にセンサ部10およびキャップ部20と共有結合された熱酸化膜41が形成されていることを特徴としている。これによれば、隙間40に熱酸化膜41が形成されているため、請求項1に記載の発明と同様に、気密室30から気密リークが発生することを抑制することができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図面を参照しつつ説明する。図1は本実施形態における半導体装置の断面図、図2aは図1に示すセンサ部の平面図、図2bは図1に示すキャップ部の平面図である。なお、図1に示すセンサ部は、図2aのA-A断面に相当している。また、図2aに示すセンサ部はキャップ部から視た平面図であり、図2bに示すキャップ部はセンサ部と反対側から視た平面図である。図1に示されるように、本実施形態の半導体装置は、センサ部10にキャップ部20が貼り合わされて構成されている。まず、本実施形態のセンサ部10の構成について説明する。センサ部10は、本実施形態では、物理量としての加速度を検出するものであり、図1に示されるように、支持基板11と半導体層12とにより犠牲層13が挟み込まれたSOI基板14を用いて構成されている。支持基板11および半導体層12としては、例えばN型の単結晶シリコンが採用される。また、犠牲層13としては、例えばSiO2が採用される。SOI基板14のうちの犠牲層13は、支持基板11と半導体層12との間に一定の間隔を形成するものである。半導体層12は、図2aに示されるように、可動部15と、固定部16と、および周辺部17とを有している。これら可動部15、固定部16、および周辺部17は、半導体層12を貫通した開口部18により構成されている。つまり、半導体層12は開口部18が形成されていることにより、可動部15、固定部16、および周辺部17にそれぞれ画定され、分離されている。そして、可動部15および固定部16により加速度等の物理量を検出するためのセンシング部19が構成されている。可動部15は、センサ部10の表面側すなわち半導体層12に形成された変位可能な構造を有しており、具体的には、アンカー部15a、錘部15b、可動電極15c、および梁部15dを有している。なお、本実施形態では、センサ部10の表面が本発明のセンサ部10の一面に相当しており、センサ部10の表面とは、半導体層12のうち犠牲層13が形成された面とは反対側の面である。アンカー部15aは、支持基板11に対して錘部15bを浮かせて支持するためのものである。このアンカー部15aはブロック状をなしており、犠牲層13の上に2箇所設けられている。錘部15bは、半導体装置に加速度等の物理量が印加されたときに各アンカー部15aに対して可動電極15cを移動させる錘として機能するものであり、細長状をなしている。可動電極15cは、錘部15bを構成する細長状の部位から直角方向に延設され、複数本設けられることで櫛歯状に配置されている。各可動電極15cは、間隔が一定とされ、幅、長さも一定とされている。梁部15dは、アンカー部15aと錘部15bとを連結するものである。この梁部は、平行な2本の梁がその両端で連結された矩形枠状をなしており、2本の梁の長手方向と直交する方向に変位するバネ機能を有するものである。このような梁部15dにより、錘部15bがアンカー部15aに一体に連結されて支持されている。本実施形態では、2つの梁部15dがアンカー部15aと錘部15bとをそれぞれ連結している。そして、梁部15d、錘部15b、および可動電極15cの下部の犠牲層13は部分的に除去され、梁部15d、錘部15b、および可動電極15cは支持基板11の上に一定の間隔で浮遊した状態になっている。この一定の間隔とは、半導体層12と支持基板11との間の間隔であり、犠牲層13の厚みに相当する。一方、固定部16は、可動部15を構成する細長状の錘部15bの長辺と対向するように配置されている。すなわち、固定部16は錘部15bを挟むように2つ配置されている。このような固定部16は、配線部16aと固定電極16bとを有している。配線部16aは、固定電極16bと外部とを電気的に接続するための配線として機能する部位である。そして、配線部16aは、下方において犠牲層13が残されており、支持基板11に固定されている。固定電極16bは、配線部16aのうちの錘部15bと対向する辺から直角方向に延設され、配線部16aに複数本ずつ備えられることで櫛歯状に配置されている。各固定電極16bは、間隔が一定とされており、幅、長さも一定とされている。そして、各固定電極16bが各可動電極15cに対向配置され、各固定電極16bと各可動電極15cとの間にコンデンサが形成されている。つまり、可動部15および固定部16は、可動電極15cと固定電極16bとの間に形成される容量に基づいて物理量を検出するように構成されている。このため、支持基板11の平面方向であって錘部15bの長手方向に加速度等の物理量が印加されたときに、コンデンサの容量値の変化に基づいてその物理量を検出することが可能になっている。本実施形態では、固定電極16bと支持基板11との間の犠牲層13が除去されており、固定電極16bは支持基板11に対して浮いた状態になっている。周辺部17は、可動部15や固定部16の周囲に配置されたものであり、可動部15および固定部16を一周して囲むように形成されている。次に、キャップ部20について説明する。キャップ部20は、上記センシング部19への水や異物の混入等を防止するものであり、センサ部10との間に気密室30を形成するものである。本実施形態では、図1に示されるように、キャップ部20は、シリコン基板21と、第1絶縁膜22と、第2絶縁膜23とを有する構成とされている。シリコン基板21は、センサ部10のセンシング部19と対向する位置に窪み部24が形成されている。この窪み部24は、キャップ部20がセンサ部10に貼り合わされたときに、センシング部19がキャップ部20に接触しないようにするためのものである。第1絶縁膜22は、シリコン基板21においてセンサ部10と対向する一面全体に形成されている。もちろん、第1絶縁膜22は窪み部24の表面にも形成されている。この第1絶縁膜22はセンサ部10とシリコン基板21とを絶縁するためのものである。第2絶縁膜23は、シリコン基板21のうち第1絶縁膜22が形成される一面と反対側の他面に形成されている。これら第1絶縁膜22および第2絶縁膜23としては、SiO2等の絶縁材料が採用される。以下では、キャップ部20のうち第1絶縁膜22の表面をキャップ部20の表面とし、キャップ部20のうち第2絶縁膜23の表面をキャップ部20の裏面として説明する。また、キャップ部20は、キャップ部20をセンサ部10とキャップ部20との積層方向に貫通する複数の貫通電極部25を有している。各貫通電極部25は、第2絶縁膜23、シリコン基板21、および第1絶縁膜22を貫通する孔部25aと、この孔部25aの壁面に形成された絶縁膜25bと、この絶縁膜25bの上に埋め込まれ、一端がアンカー部15a等に接続される貫通電極25cと、貫通電極25cの他端部に接続され、キャップ部20のうちセンサ部10側と反対側の裏面に形成されたパッド部25dとにより構成されている。絶縁膜25bとしては、例えばTEOS等の絶縁材料が採用され、貫通電極25cおよびパッド部25dとしては、例えばAlが採用される。本実施形態では、キャップ部20に4つの貫通電極部25が形成されている。そして、4つの貫通電極部25のうちの2つは、センシング部19の固定部16にそれぞれ電気的に接続されている。また、4つの貫通電極部25のうちの1つは、可動部15のアンカー部15aに電気的に接続され、4つの貫通電極部25のうちの1つは、周辺部17に電気的に接続されている。そして、図1に示されるように、上記のキャップ部20とセンサ部10とが貼り合わされて一体化されている。具体的には、本実施形態では、真空下において、キャップ部20の第1絶縁膜22とセンサ部10の半導体層12とが直接接合により貼り合わされている。このように、センサ部10とキャップ部20とが積層されたことにより、センシング部19がセンサ部10とキャップ部20との間に形成された真空の気密室30に封止されている。すなわち、センサ部10とキャップ部20の窪み部24とによって構成された空間が気密室30とされ、当該気密室30にセンシング部19が封止された状態になっている。なお、第1絶縁膜22の表面接合面と半導体層12の表面接合面との間には、上記のように、第1絶縁膜22および半導体層12の表面接合面に原子レベルの凹凸が存在したり、異物が付着していることがあるため、隙間が形成されている。図3は、図1に示す半導体装置の側面の部分拡大図であり、センサ部10とキャップ部20との界面の一部分であって、隙間が形成されている部分を模式的に示す図である。なお、界面とは、センサ部10の表面接合面とキャップ部20の表面接合面との境界面のことである。図3に示されるように、キャップ部20の第1絶縁膜22に凹部26が存在する場合には第1絶縁膜22の表面接合面と半導体層12の表面接合面との間に隙間40が形成される。このため、この隙間40には、熱酸化膜41が形成されている。この熱酸化膜41は、具体的には後述するが、加熱熱酸化によって形成されるものであって蒸着等で形成されるものではなく、半導体層12センサ部10および第1絶縁膜21キャップ部20と原子的に接合されものである。言い換えると、この熱酸化膜41は半導体層12および第1絶縁膜21と共有結合されている。そして、気密室30は、隙間40に熱酸化膜41が形成されることによって完全に気密封止されている。以上が本実施形態における半導体装置の構造である。なお、ここでは、図3を用いてキャップ部20の第1絶縁膜22に凹部26が存在するために形成された隙間40に熱酸化膜41が形成されていることを説明したが、センサ部10の半導体層12に凹部が存在するために形成された隙間40や、半導体層12および第1絶縁膜22に埃等の異物が付着しているために形成された隙間40にも同様に熱酸化膜41が形成されている。次に、上記半導体装置の製造方法について説明する。図4および図5は、上記半導体装置の製造工程を示す図である。なお、図4および図5のセンシング部19は、図2aのA-A断面の相当している。まず、図4aに示されるように、ウェハ状の支持基板11a、半導体層12a、犠牲層13aで構成されるSOIウェハ14aを用意し、SOIウェハ14aの表面側に一般的な半導体製造プロセスを行ってSOIウェハ14aの各チップ形成領域にそれぞれセンシング部19を形成する。なお、図4aはウェハ状態を示すものであるが、理解をし易くするために、チップ単位に分割された際にセンサ部10を構成する部分にセンサ部10の符号を示してある。また、図4bに示されるように、SOIウェハ14aと同じサイズであり、キャップ部20を構成するシリコンウェハ21aを用意する。そして、シリコンウェハ21aのうちセンシング部19と対向する表面の一部をエッチングすることにより、例えば5μm~10μm程度の深さの窪み部24を形成する。その後、シリコンウェハ21aの表裏面にCVD法等によってSiO2等で構成される第1絶縁膜22aおよび第2絶縁膜23aを形成してキャップウェハ20aを構成する。なお、図4bはウェハ状態を示すものであるが、理解をし易くするために、チップ単位に分割された際にキャップ部20を構成する部分にキャップ部20の符号を示してある。そして、図4cに示されるように、SOIウェハ14aとキャップウェハ20aとを貼り合わせる。具体的には、この工程では、まずSOIウェハ14aとキャップウェハ20aとを真空装置内に配置する。そして、SOIウェハ14aの表面接合面およびキャップウェハ20aの表面接合面にArイオンビームを照射し、半導体層12および第1絶縁膜22aの各表面接合面を活性化させる。なお、各表面接合面の活性化は、プラズマ処理によって行ってもよい。また、本実施形態では、SOIウェハ14aの表面接合面が本発明の半導体ウェハの一面に相当し、キャップウェハ20aの表面接合面が本発明のキャップウェハの一面に相当している。また、後述するSOIウェハ14aの裏面が本発明の半導体ウェハの他面に相当し、キャップウェハ20aの裏面が本発明のキャップウェハの他面に相当する。そして、真空装置内にて、SOIウェハ14aおよびキャップウェハ20aに設けられたアライメントマークを用いて赤外顕微鏡等によりアライメントを行い、室温~550°Cの低温で両ウェハをいわゆる直接接合により貼り合せる。このようにして、SOIウェハ14aとキャップウェハ20aとを貼り合わせた積層ウェハ50を形成する。これにより、各チップ形成領域に、SOIウェハ14aをチップ単位に分割して得られるSOI基板14と窪み部24とによって封止され、真空とされる気密室30がそれぞれ形成される。なお、この工程が終了した後では、SOIウェハ14aおよびキャップウェハ20aの表面接合面に存在する原子レベルの凹凸や、SOIウェハ14aおよびキャップウェハ20aの表面接合面に付着している埃等の異物により、SOIウェハ14aの表面接合面とキャップウェハ20aの表面接合面との間には隙間40が形成されている。その後、図5aに示されるように、キャップウェハ20aに対して、SOIウェハ14aの各チップ形成領域に形成された各配線部16a、アンカー部15a、および周辺部17に対応する場所の第2絶縁膜23、シリコン基板21、および第1絶縁膜22をエッチングして除去することにより、複数の孔部25aを形成する。続いて、各孔部25aの壁面にTEOS等の絶縁膜25bを成膜した後、各孔部25aの底部に形成された絶縁膜25bを除去して半導体層12を各孔部25aから露出させる。次に、各孔部25aにスパッタ法や蒸着法等によりAlやAl-Si等の金属を埋め込んで貫通電極25cを形成し、各貫通電極25cと配線部16a、アンカー部15a、および周辺部17とをそれぞれ電気的に接続する。また、第2絶縁膜23の表面キャップ部20の裏面に形成された金属をパターニングしてパッド部25dを形成する。すなわち、各チップ形成領域に貫通電極部25を形成する。続いて、図5bに示されるように、積層ウェハ50をチップ形成領域の境界に沿ってセンサ部10とキャップ部20との界面が露出するまで積層ウェハ50をダイシングする。本実施形態では、キャップウェハ20aからSOIウェハ14aにおける支持基板11aまでダイシングする。すなわち、この工程では、SOIウェハ14aを完全にダイシングせず、支持基板11aはウェハ状とされている。続いて、特に図示しないが、キャップウェハ20aにパッド部25dを覆うレジスト等の保護膜を配置し、この状態のものを酸素雰囲気中で加熱熱酸化する。このとき、SOIウェハ14aとキャップウェハ20aとの間に隙間40が形成されているため、当該気密室30から気密リークが生じている。すなわち、気密室30は外部空間酸化雰囲気に対して負圧となるため、外部空間から気密室30に隙間40を通して酸素が引き込まれている。したがって、加熱熱酸化することにより、図3に示されるように、隙間40には、気密室30に引き込まれようとしている酸素、言い換えると隙間40を通過している酸素と隙間40を構成する壁面シリコンとが反応して新たな熱酸化膜41が形成される。つまり、隙間40には、チップ単位に分割した際にセンサ部10およびキャップ部20となる部分と原子レベルで結合される共有結合される熱酸化膜41が形成される。なお、この熱酸化膜41を形成する工程は、特に限定されるものではないが、例えば、1000°Cで数十分間程度行うことができる。また、熱酸化膜41を形成する工程では、積層ウェハ50のうちダイシングされた側面にも熱酸化膜が形成されるため、必要に応じてダイシングされた側面に形成された熱酸化膜をドライエッチング等によって除去する。その後、図5cに示されるように、積層ウェハ50をチップ形成領域の境界に沿ってダイシングしてチップ単位に分割する。そして、パッド部25dを覆う保護膜を除去することにより、上記図1に示す半導体装置が製造される。以上説明したように、本実施形態では、積層ウェハ50をチップ形成領域に沿ってセンサ部10とキャップ部20との界面が露出するまでダイシングし、その後に加熱熱酸化を行って隙間40に熱酸化膜41を形成している。すなわち、センサ部10の表面接合面とキャップ部20の表面接合面との間に形成される隙間40に、センサ部10およびキャップ部20と共有結合される熱酸化膜41を形成し、隙間40を原子レベルで封止している。したがって、気密室30から気密リークが発生することを抑制することができ、気密室30の気密性が低下することを抑制することができる。第2実施形態本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して積層ウェハ50をチップ単位に分割した後に熱酸化膜41を形成するようにしたものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図6は、本実施形態における半導体装置の製造工程を示す図である。本実施形態では、まず、上記図4および図5aの工程を行った後、図6aに示されるように、SOIウェハ14aの裏面にレジスト60を配置する。そして、フォトリソグラフィー等により、レジスト60のうちパッド部25dと対向する部分を含む領域を開口する。その後、このレジスト60をマスクとしてエッチングを行い、SOIウェハ14aの各チップ形成領域に凹部11bを形成する。その後、図6bに示されるように、積層ウェハ50をチップ形成領域に沿ってダイシングしてチップ単位に分割し、隙間40に熱酸化膜41が形成されることで図1に示す半導体装置となる構成部材70を複数形成する。続いて、図6cに示されるように、支持基板11の裏面にレジスト60が配置された状態で、SOI基板14とキャップ部20との積層方向に各構成部材70を積層する。具体的には、各構成部材70には支持基板11の裏面にパッド部25dと対向する部分を含む領域に凹部11bが形成されているため、他の構成部材70に形成された凹部11bにパッド部25dを収容させつつ積層する。なお、最上段に配置される構成部材70には、この構成部材70のパッド部25dを覆う保護部材80を配置する。また、支持基板11の裏面に配置されたレジスト60は、この工程では緩衝材としての機能を果し、各構成部材70に余分な応力が印加されることを抑制する。次に、特に図示しないが、各構成部材70を積層したものを酸素雰囲気中で加熱熱酸化する。このとき、上記と同じように、センサ部10とキャップ部20との間に隙間40が形成されているため、外部空間から気密室30に隙間40を通して酸素が引き込まれている。したがって、加熱熱酸化することにより、隙間40に熱酸化膜41が形成され、上記図1に示す半導体装置が製造される。なお、熱酸化膜41を形成する工程では、各構成部材70の側面にも熱酸化膜が形成されるため、必要に応じて側面に形成された熱酸化膜をドライエッチング等によって除去する。このように、積層ウェハ50をチップ単位に分割した後に熱酸化膜41を形成する工程を行うようにしても上記第1実施形態と同様の効果を得ることができる。また、本実施形態では、図6aの工程において凹部11bを形成し、図6cの工程において、パッド部25dが凹部11bに収容されるように構成部材70を積層している。このため、熱酸化膜41を形成する際、パッド部25dが酸化されることを抑制することができる。他の実施形態上記各実施形態では、酸素雰囲気中で加熱熱酸化することによって隙間40に熱酸化膜41を形成するものを説明したが、次のようにしてもよい。すなわち、熱酸化膜41をプラズマ雰囲気中やイオン雰囲気中で加熱熱酸化することによって形成してもよい。この場合は、400~500°C程度の加熱熱酸化を行うことによって熱酸化膜41を形成することができ、加熱熱酸化時のセンサ部10とキャップ部20との間に発生する熱応力を小さくすることができる。また、熱酸化膜41は、液体酸化膜をキャップ部20側から塗布し、この液体酸化膜を焼成して形成することもできる。このように、液体酸化膜を塗布しても気密リークがあると当該液体酸化膜が隙間40に引き込まれるため、隙間40に熱酸化膜41を形成することができる。なお、このように熱酸化膜41を形成しても、この熱酸化膜41はセンサ部10半導体層12およびキャップ部20第1絶縁膜22と共有結合となる。また、上記各実施形態では、センサ部10は加速度を検出するセンシング部19を有するものを例に挙げて説明したが、例えば、センサ部10は角速度を検出するものであってもよいし、圧力を検出するものであってもよい。そして、上記各実施形態では、ダイシングする工程の前に貫通電極部25を形成する例について説明したが、ダイシングする工程の後に貫通電極部25を形成する工程を行うようにしてもよい。また、熱酸化膜41を形成する工程の後に貫通電極部25を形成するようにしてもよい。この場合、上記第2実施形態では、熱酸化膜41を形成する工程の際に貫通電極部25が形成されていないため、凹部11bを形成して各構成部材70を積層しなくてもよい。また、上記第1実施形態では、キャップウェハ20aから支持基板11aまでチップ形成領域の境界に沿ってダイシングする例について説明したが、SOIウェハ14aからキャップウェハ20aの途中部までチップ形成領域の境界に沿ってダイシングするようにしてもよい。さらに、上記第2実施形態では、キャップウェハ20aに凹部11bを形成した後、積層ウェハ50をチップ単位に分割する例について説明したが、積層ウェハ50をチップ単位に分割して構成部材70を形成した後、各構成部材70にそれぞれ凹部11bを形成するようにしてもよい。また、上記第2実施形態では、SOIウェハ14aのうち支持基板11aにパッド部25dと対向する部分を含む領域に凹部11bを形成するものを説明したが、次のようにしてもよい。図7は、他の実施形態における積層ウェハ50の断面図であり、図6aの工程が終わった後の状態を示している。図7aに示されるように、支持基板11aのうちパッド部25dと対向する部分近傍のみに凹部11bを形成するようにしてもよい。また、図7bに示されるように、レジスト60のうちパッド部25dと対向する部分を含む領域を開口し、このレジスト60の開口部によって凹部11bを形成するようにしてもよい。すなわち、この場合は、SOIウェハ14aはレジスト60を有しているといえる。さらに、上記第2実施形態では、レジスト60を配置したまま構成部材70を積層する例を説明したが、レジスト60を除去した後に構成部材70を積層するようにしてもよい。