ベース基板と、前記ベース基板上に形成され、第1伝導型の多数キャリアを含む第1チャネル層を有する第1半導体部と、前記第1半導体部の上方に形成され、前記第1半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層と、前記分離層の上方に形成され、前記第1伝導型とは反対である第2伝導型の多数キャリアを含む第2チャネル層を有する第2半導体部とを備える半導体基板。前記分離層は、前記第1半導体部における第1伝導型の多数キャリアを全てトラップし得る数の不純物原子を有する請求項1に記載の半導体基板。前記ベース基板がGaAsであり、前記分離層は酸素原子がドープされたAlyGa1-yAs0≦y≦1である請求項2に記載の半導体基板。前記第1チャネル層および前記第2チャネル層はInzGa1-zAs0≦z≦1である請求項3に記載の半導体基板。前記分離層における不純物濃度が、1×1021cm-3未満である請求項1から4のいずれか一項に記載の半導体基板。前記分離層は、前記分離層の伝導帯から0.25eV以上深い準位に、電子を捕獲する電子捕獲中心を有する請求項1から5のいずれか一項に記載の半導体基板。前記分離層は、前記分離層の価電子帯から0.25eV以上深い準位に正孔を捕獲する正孔捕獲中心を有する請求項1から5のいずれか一項に記載の半導体基板。前記分離層は、酸素原子、ホウ素原子、クロム原子、または鉄原子を有する請求項1から7のいずれか一項に記載の半導体基板。前記第1チャネル層は、前記第2チャネル層に含まれる電子キャリア数および前記分離層に含まれる電子キャリア数の合計キャリア数よりも大きい数の電子キャリアを有し、前記第2チャネル層は、前記第1チャネル層に含まれる正孔キャリア数および前記分離層に含まれる正孔キャリア数の合計キャリア数よりも大きい数の正孔キャリアを有する請求項1に記載の半導体基板。前記分離層と前記第1半導体部との間に形成され、所定のエッチング条件下のエッチング速度が前記分離層のエッチング速度よりも小さいエッチング停止層をさらに備える請求項1から9のいずれか一項に記載の半導体基板。前記エッチング停止層は前記第1半導体部および前記分離層と格子整合または擬格子整合し、前記分離層は前記第2半導体部と格子整合または擬格子整合している請求項10に記載の半導体基板。前記エッチング停止層がi-IntGa1-tP0≦t≦1である請求項10または11に記載の半導体基板。前記第1半導体部は、前記第1チャネル層に電子を供給するn型不純物を含む第1キャリア供給層をさらに有し、前記第2半導体部は、前記第2チャネル層に正孔を供給するp型不純物を含む第2キャリア供給層をさらに有し、前記分離層は、第1キャリア供給層におけるn型キャリア数および第2キャリア供給層におけるp型キャリア数のいずれかよりも大きい数のキャリアを有する請求項1から12のいずれか一項に記載の半導体基板。ベース基板上に、第1伝導型の多数キャリアを含む第1チャネル層を有する第1半導体部を形成するステップと、前記第1半導体部の上方に、前記第1半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層を形成するステップと、前記分離層の上方に、前記第1伝導型とは反対である第2伝導型の多数キャリアを含む第2チャネル層を有する第2半導体部を形成するステップとを備える半導体基板の製造方法。前記第1半導体部の上方に、所定のエッチング条件下のエッチング速度が前記分離層のエッチング速度よりも小さいエッチング停止層を形成するステップをさらに備える請求項14に記載の半導体基板の製造方法。ベース基板と、前記ベース基板上に形成され、第1伝導型の多数キャリアを含む第1チャネル層を有する第1半導体部と、前記第1半導体部の上方における一部の領域に形成され、前記第1半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層と、前記分離層の上方に形成され、前記第1伝導型とは反対である第2伝導型の多数キャリアを含む第2チャネル層を有する第2半導体部と、前記第1半導体部に形成されたソース電極、ゲート電極およびドレイン電極と、前記第2半導体部に形成されたソース電極、ゲート電極およびドレイン電極とを備える電子デバイス。請求項1から13のいずれか一項に記載の前記半導体基板の一部の領域を覆うマスクを形成するステップと、前記マスクを形成したマスク領域以外の領域において前記第2半導体部をエッチングにより除去するステップと、前記第2半導体部をエッチングにより除去するステップの後に、前記マスクを除去してマスク除去領域を形成するステップと、前記マスク領域以外の領域において前記第1半導体部にソース電極、ゲート電極およびドレイン電極を形成するステップと、前記マスク除去領域において前記第2半導体部にソース電極、ゲート電極およびドレイン電極を形成するステップとを備える電子デバイスの製造方法。単一のベース基板上にn型電界効果トランジスタおよびp型電界効果トランジスタを形成した相補型デバイスは、低消費電力で高速動作が可能な電子デバイスとして期待されている。従来は、n型電界効果トランジスタが形成されている層の下方にコンタクト層として用いられるp-GaAs層が設けられていた。p-GaAs層においてはキャリアが自由に移動することができるので、p型電界効果トランジスタのコンタクト層に設けられた電極から注入されたキャリアは、p-GaAs層を介してn型電界効果トランジスタ側に移動する。その結果、n型電界効果トランジスタとp型電界効果トランジスタとの間でリーク電流が流れるため、n型電界効果トランジスタとp型電界効果トランジスタとの間の耐電圧を高めることが困難であった。特許文献1に記載の発明においては、反応炉内で、ベース基板上にバッファ層、p型チャネル層、i型バリア層、分離層、n型チャネル層、i型バリア層およびn型コンタクト層をこの順に結晶成長により形成させた後、得られた半導体基板を反応炉から取り出す。次に、取り出された半導体基板のn型コンタクト層から分離層までの層をエッチングすることにより、p型電界効果トランジスタを形成する領域を露出した後、得られた半導体基板を反応炉に投入してi型バリア層表面にp-GaAsを結晶成長により形成する。このように、半導体基板を一旦反応炉から取り出し、この基板を加工した後に反応炉に戻して、さらに結晶成長を行う方法では、製造される半導体装置のコストが高くなった。上記課題を解決するために、本発明の第1の態様においては、ベース基板と、ベース基板上に形成され、第1伝導型の多数キャリアを含む第1チャネル層を有する第1半導体部と、第1半導体部の上方に形成され、第1半導体部の不純物準位よりも深い不純物準位impuritystateを与える不純物を有する分離層と、分離層の上方に形成され、第1伝導型とは反対である第2伝導型の多数キャリアを含む第2チャネル層を有する第2半導体部とを備える半導体基板を提供する。当該分離層は、例えば、第1半導体部における第1伝導型の多数キャリアを全てトラップし得る数の不純物原子を有する。上記の半導体基板において、分離層は、第1半導体部の伝導帯から0.25eV以上深い準位に、電子を捕獲する電子捕獲中心を有してもよい。また、分離層は、第1半導体部の価電子帯から0.25eV以上深い準位に正孔を捕獲する正孔捕獲中心を有してもよい。当該分離層は、一例として、酸素原子、ホウ素原子、クロム原子、または鉄原子を有する。当該分離層における不純物濃度は、一例として1×1021cm-3未満である。また、上記半導体基板の第1チャネル層は、第2チャネル層に含まれる電子キャリア数および分離層に含まれる電子キャリア数の合計キャリア数よりも大きい数の電子キャリアを有してもよく、第2チャネル層は、第1チャネル層に含まれる正孔キャリア数および分離層に含まれる正孔キャリア数の合計キャリア数よりも大きい数の正孔キャリアを有してもよい。一例として、上記半導体基板のベース基板はGaAsであり、分離層は酸素原子がドープされたAlyGa1-yAs0≦y≦1である。この場合に、第1チャネル層および第2チャネル層はInzGa1-zAs0≦z≦1であってもよい。上記半導体基板は、分離層と第1半導体部との間に形成され、所定のエッチング条件下のエッチング速度が分離層のエッチング速度よりも小さいエッチング停止層をさらに備えてもよい。一例として、エッチング停止層は第1半導体部および分離層と格子整合または擬格子整合し、分離層は第2半導体部と格子整合または擬格子整合している。当該エッチング停止層は、例えばi-IntGa1-tP0≦t≦1である。第1半導体部は、第1チャネル層に電子を供給するn型不純物を含む第1キャリア供給層をさらに有してもよく、第2半導体部は、第2チャネル層に正孔を供給するp型不純物を含む第2キャリア供給層をさらに有してもよい。この場合に、分離層は、第1キャリア供給層におけるn型キャリア数および第2キャリア供給層におけるp型キャリア数のいずれかよりも大きい数のキャリアを有してもよい。本発明の第2の態様においては、ベース基板上に、第1伝導型の多数キャリアを含む第1チャネル層を有する第1半導体部を形成するステップと、第1半導体部の上方に、第1半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層を形成するステップと、分離層の上方に、第1伝導型とは反対である第2伝導型の多数キャリアを含む第2チャネル層を有する第2半導体部を形成するステップとを備える半導体基板の製造方法を提供する。第1半導体部の上方に、所定のエッチング条件下のエッチング速度が分離層のエッチング速度よりも小さいエッチング停止層を形成するステップをさらに備えてもよい。本発明の第3の態様においては、ベース基板と、ベース基板上に形成され、第1伝導型の多数キャリアを含む第1チャネル層を有する第1半導体部と、第1半導体部の上方における一部の領域に形成され、第1半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層と、分離層の上方に形成され、第1伝導型とは反対である第2伝導型の多数キャリアを含む第2チャネル層を有する第2半導体部と、第1半導体部に形成されたソース電極、ゲート電極およびドレイン電極と、第2半導体部に形成されたソース電極、ゲート電極およびドレイン電極とを備える電子デバイスを提供する。本発明の第4の態様においては、上記の半導体基板の一部の領域を覆うマスクを形成するステップと、マスクを形成したマスク領域以外の領域において第2半導体部をエッチングにより除去するステップと、第2半導体部をエッチングにより除去するステップの後に、マスクを除去してマスク除去領域を形成するステップと、マスク領域以外の領域において第1半導体部にソース電極、ゲート電極およびドレイン電極を形成するステップと、マスク除去領域において第2半導体部にソース電極、ゲート電極およびドレイン電極を形成するステップとを備える電子デバイスの製造方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、半導体基板100の断面の一例を示す。半導体基板100は、ベース基板110、第1半導体部200、分離層300、および第2半導体部400を備える。第1半導体部200は、ベース基板110上に形成されている。分離層300は、第1半導体部200の上方に形成されている。第2半導体部400は、分離層300の上方に形成されている。ベース基板110は、第1半導体部200、分離層300、および第2半導体部400を支持する基板である。例えば、ベース基板110は、3-5族化合物半導体を含む基板である。一例として、ベース基板110はGaAs基板である。ベース基板110は、Si基板、SOI基板、Ge基板、およびGOI基板のいずれか一つの基板の上に3-5族化合物半導体がエピタキシャル成長により形成された基板であってもよい。第1半導体部200は、第1伝導型の多数キャリアを含む第1チャネル層208を有する。第1伝導型の多数キャリアは、電子または正孔のいずれかである。例えば、第1伝導型の多数キャリアが電子である場合には、第1チャネル層208はn型の半導体である。第1伝導型の多数キャリアが正孔である場合には、第1チャネル層208はp型の半導体である。半導体基板100に電界効果トランジスタが形成される場合には、第1チャネル層208は、ソース電極およびドレイン電極間でキャリアが移動するチャネルとして機能する。第2半導体部400は、第1伝導型とは反対である第2伝導型の多数キャリアを含む第2チャネル層408を有する。例えば、第1チャネル層208における多数キャリアが電子である場合には、第2チャネル層408における多数キャリアは正孔である。第1チャネル層208における多数キャリアが正孔である場合には、第2チャネル層408における多数キャリアは電子である。第1半導体部200が多数キャリアとして電子を有する場合には、第1半導体部200には、例えばn型p-HEMTpseudomorphicHighElectronMobilityTransistorを形成することができる。第2半導体部400が多数キャリアとして正孔を有する場合には、第2半導体部400には、例えばp型p-HHMTpseudomorphicHighHoleMobilityTransistorを形成することができる。当該n型p-HEMTおよびp型p-HHMTは、相補型電界効果トランジスタとして機能する。分離層300は、第1半導体部200の不純物準位よりも深い準位の不純物準位を与える不純物を有する。分離層300は、当該不純物として、例えば、酸素原子、ホウ素原子、クロム原子、または鉄原子を有する。分離層300が不純物を有すると、分離層300を構成する格子配列に不規則性が生じる。その結果、分離層300は、第1半導体部200から第2半導体部400に向けて移動するキャリアをトラップして、キャリアが第2半導体部400に到達することを防ぐ。As元素を含む3-5族化合物半導体、P元素を含む3-5族化合物半導体、およびN元素を含む3-5族化合物半導体においては、伝導帯から0.20eVの範囲内にドナー準位が存在する不純物が添加されている。また、価電子帯から0.20eVの範囲内にアクセプタ準位が存在する不純物が添加されている。第1半導体部200のキャリアが電子である場合には、分離層300が有する電子捕獲中心の準位がドナー準位よりも深い準位にあると、分離層300は、第1半導体部200から移動してきた電子を効果的にトラップすることができる。また、第1半導体部200のキャリアが正孔である場合には、分離層300が有する正孔捕獲中心の準位がアクセプタ準位よりも深い準位にあると、分離層300は、第1半導体部200から移動してきた正孔を効果的にトラップすることができる。電子捕獲中心の準位および正孔捕獲中心の準位が、それぞれドナー準位およびアクセプタ準位よりも浅い場合には、不純物がキャリアをトラップしても、トラップされたキャリアが容易に励起されて自由に移動するキャリアになる。従って、好ましくは、分離層300は、第1半導体部200における多数キャリアが電子である場合には、分離層300の伝導帯から0.25eV以上深い準位に、電子を捕獲する電子捕獲中心を有する。分離層300は、第1半導体部200における多数キャリアが正孔である場合には、分離層300の価電子帯から0.25eV以上深い準位に正孔を捕獲する正孔捕獲中心を有する。ベース基板110がGaAsである場合には、一例として、第1チャネル層208および第2チャネル層408はInzGa1-zAs0≦z≦1である。第1チャネル層208および第2チャネル層408のそれぞれは、異なるzの値を有してもよい。分離層300は、一例として、酸素原子がドープされたAlyGa1-yAs0≦y≦1である。分離層300が、第1半導体部200および第2半導体部400と格子間距離が略等しくなる組成を有し、かつ、酸素原子等の深い準位の不純物を含むことにより、第1半導体部200および第2半導体部400と格子整合または擬格子整合するとともに、第1半導体部200と第2半導体部400との間でのキャリアの拡散を防ぐことができる。ここで、本明細書において、擬格子整合とは、完全な格子整合ではないが、互いに接する2つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する2つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、GeとGaAsとの積層状態は、擬格子整合の状態である。分離層300は、第1半導体部200における第1伝導型の多数キャリアを全てトラップし得る数の不純物原子を有する。例えば、第1チャネル層208が電子を多数キャリアとして有する場合には、第1チャネル層208は、第2チャネル層408に含まれる電子キャリア数および分離層300に含まれる電子キャリア数の合計キャリア数よりも大きい数の電子キャリアを有する。第2チャネル層408は、第1チャネル層208に含まれる正孔キャリア数および分離層300に含まれる正孔キャリア数の合計キャリア数よりも大きい数の正孔キャリアを有する。分離層300が、第1半導体部200における多数キャリアを全てトラップし得る数以上の数の不純物原子を有することにより、第1半導体部200が有する多数キャリアが第2半導体部400に到達する確率をより低くすることができる。しかしながら、分離層300が有する不純物原子の濃度が高過ぎる場合には、分離層300の結晶構造に欠陥が生じるので、第1半導体部200および第2半導体部400と格子整合または擬格子整合しない場合がある。そこで、例えば、分離層300における不純物濃度は、1×1021cm-3未満であることが好ましい。図2は、半導体基板100の製造方法のフローチャートを示す。S102において、半導体を結晶成長により形成するための反応炉内にベース基板110を載置する。次に、S104において第1半導体部200を形成する。S104においては、例えば、MOCVD法を用いて第1チャネル層208をベース基板110上にエピタキシャル成長により形成する。MOCVD法によるエピタキシャル成長において、3族元素原料として、各金属原子に炭素数が1から3のアルキル基もしくは水素が結合したトリアルキル化物、もしくは三水素化物を使用することができる。例えば、トリメチルガリウムTMG、トリメチルインジウムTMI、トリメチルアルミニウムTMA等を使用できる。5族元素原料ガスとして、アルシンAsH3、またはアルシンが含む少なくとも一つの水素原子を炭素数が1から4のアルキル基で置換したアルキルアルシン、ホスフィンPH3等を使用できる。続いて、S106において分離層300を形成する。S106においては、3族元素原料および5族元素原料とともに、不純物原子を構成要素とする単体または化合物を反応炉に入れる。例えば、分離層300がAlyGa1-yAsである場合には、3族元素原料としてのトリメチルガリウムおよびトリメチルアルミニウム、5族元素原料ガスとしてのアルシンとともに、酸素原子を構成要素とするブチルエーテルガスを反応炉に入れてベース基板110を加熱することにより、不純物として酸素原子を含むAlyGa1-yAsをエピタキシャル成長により形成することができる。S106において、クロム原子または鉄原子を分離層300に導入する場合には、分子線エピタキシー法MBE法を用いて、AlyGa1-yAsをエピタキシャル成長により形成することができる。次に、S108において、第2半導体部400を形成する。S108においては、例えば、MOCVD法を用いて第2チャネル層408を分離層300上にエピタキシャル成長により形成する。以上の手順により、分離層300により分離された第1半導体部200および第2半導体部400を有する半導体基板100を製造することができる。図3は、他の実施態様に係る半導体基板100の断面の一例を示す。同図において、第1半導体部200は、図1に示した第1半導体部200に対して、第1チャネル層208の上方に設けられたコンタクト層216をさらに有する。第2半導体部400は、図1に示した第2半導体部400に対して、第2チャネル層408の上方に設けられたコンタクト層416をさらに有する。コンタクト層216およびコンタクト層416は、半導体基板100に電界効果トランジスタ等の電子素子を形成する場合に設ける電極と、第1チャネル層208および第2チャネル層408との間の伝導性を確保する。例えば、第1チャネル層208がi-InGaAsである場合には、コンタクト層216はn-GaAsである。第2チャネル層408がi-InGaAsである場合には、コンタクト層416はp-GaAsである。図4は、他の実施態様に係る半導体基板100の断面の一例を示す。図4における第1半導体部200は、図3に示した第1半導体部200に対してショットキー層214をさらに有する。また、図4における第2半導体部400は、図3に示した第2半導体部400に対してショットキー層414をさらに有する。ショットキー層214は、第1チャネル層208とコンタクト層216との間に設けられている。また、ショットキー層414は、第2チャネル層408とコンタクト層416との間に設けられている。図5は、他の実施態様に係る半導体基板100の断面の一例を示す。図5における半導体基板100は、図3に示した半導体基板100に対して、エッチング停止層310をさらに備える。エッチング停止層310は、第1半導体部200および分離層300の間に設けられている。エッチング停止層310は、所定のエッチング条件下のエッチング速度が分離層300のエッチング速度よりも小さい。半導体基板100がエッチング停止層310を備えることにより、当該エッチング条件において第2半導体部400および分離層300をエッチングすることで、第1半導体部200を容易に露出することができる。例えば、第1半導体部200にn型電界効果トランジスタを形成し、第2半導体部400にp型電界効果トランジスタを形成する場合には、n型電界効果トランジスタを形成する領域において第1半導体部200の表面を露出する。n型電界効果トランジスタを形成する領域において第1半導体部200の表面を露出するには、p型電界効果トランジスタを形成する領域をマスクした上で、マスクした領域以外の領域における第2半導体部400および分離層300をエッチングで除去する。露出された第1半導体部200の表面、および400の表面にソース電極、ゲート電極、ドレイン電極を設けることにより、第1半導体部200および第2半導体部400は、それぞれn型の電界効果トランジスタおよびp型電界効果トランジスタのチャネルとして機能する。ここで、エッチング停止層310をエッチングする速度が第2半導体部400および分離層300をエッチングする速度よりも小さい場合には、第2半導体部400および分離層300をエッチングする間におけるエッチング時間等のエッチング条件の制御に要求される精度が低くなる。第2半導体部400および分離層300のエッチングを終了するまでの時間を高精度に制御しない場合であっても、エッチング停止層310が全てエッチングで除去されるまでの時間内にエッチングを終了すれば、第1半導体部200がエッチングされることを防ぐことができるからである。第2半導体部400および分離層300のエッチングの終了後に、エッチング停止層310をエッチングする速度が第2半導体部400および分離層300をエッチングする速度よりも大きい場合には、エッチング停止層310をエッチングする間におけるエッチング時間等のエッチング条件の制御に要求される精度が低くなる。エッチング停止層310のエッチングを終了するまでの時間を高精度に制御しない場合であっても、第1半導体部200がエッチングされるまでの時間内にエッチングを終了すれば、第1半導体部200がエッチングされることを防ぐことができるからである。第2半導体部400および分離層300のエッチング速度は、エッチング停止層310のエッチング速度に対して、10倍以上であることが好ましく、50倍以上であることがより好ましい。一例として、第2半導体部400および分離層300がGaAsであり、エッチング停止層310がInGaPである場合にリン酸を用いてエッチングをすると、InGaPのエッチング速度はGaAsのエッチング速度の約100分の1である。第2半導体部400および分離層300がInGaPであり、エッチング停止層310がGaAsである場合に塩酸を用いてエッチングをすると、GaAsのエッチング速度は、InGaPのエッチング速度の約300分の1である。エッチング停止層310は第1半導体部200および分離層300と格子整合または擬格子整合し、分離層300は第2半導体部400と格子整合または擬格子整合している。具体的には、エッチング停止層310の格子間距離は、第1半導体部200および分離層300の格子間距離と略等しい。また、分離層300の格子間距離は、第2半導体部400の格子間距離と略等しい。第1半導体部200および第2半導体部400がAlGaAsを含む場合には、エッチング停止層310は、例えばi-IntGa1-tP0≦t≦1である。図6は、半導体基板100上に相補型電界効果トランジスタを形成した電子デバイス150の断面の一例を示す。電子デバイス150においては、図5に示した半導体基板100における一部の領域において、第2半導体部400、分離層300、およびエッチング停止層310がエッチング等により除去されている。電子デバイス150は、第1チャネル層208上にコンタクト220およびコンタクト222を有する。コンタクト220およびコンタクト222は、図5に示したコンタクト層216の一部を除去することにより形成される。また、電子デバイス150は、コンタクト220上に形成されたソース電極230、第1チャネル層208上に形成されたゲート電極232、およびコンタクト222上に形成されたドレイン電極234を有する。ソース電極230、ゲート電極232、およびドレイン電極234は、半導体基板100に形成されたn型電界効果トランジスタの制御電極である。ソース電極230から注入される電子は、チャネルとしての第1チャネル層208内を移動してドレイン電極234に収集される。電子デバイス150は、第2チャネル層408上にコンタクト420およびコンタクト422を有する。コンタクト420およびコンタクト422は、図5に示したコンタクト層416の一部を除去することにより形成される。また、電子デバイス150は、コンタクト420上に形成されたソース電極430、第2チャネル層408上に形成されたゲート電極432、およびコンタクト422上に形成されたドレイン電極434を有する。ソース電極430、ゲート電極432、およびドレイン電極434は、半導体基板100に形成されたp型電界効果トランジスタの制御電極である。ソース電極430から注入される正孔は、チャネルとしての第2チャネル層408内を移動してドレイン電極434に収集される。図7は、電子デバイス150を製造する方法を示すフローチャートを示す。S102からS108までのステップは、図2に示したS102からS108までのステップと同一である。S102からS108までのステップにおいて、半導体基板100を製造する。次に、半導体基板100の一部の領域を覆うマスクを形成するステップS110において、第2半導体部400、分離層300、およびエッチング停止層310を除去しない領域にマスクを形成する。つまり、レジスト等を塗布することにより、p型電界効果トランジスタを形成する領域をマスクする。続いて、エッチングするステップS112において、n型電界効果トランジスタを形成する領域、すなわち、S110においてマスクを形成した領域以外の領域における第2半導体部400、分離層300、およびエッチング停止層310をエッチングにより除去する。S110でマスクを形成したマスク領域においては、第2半導体部400、分離層300、およびエッチング停止層310が除去されない。第2半導体部400および分離層300をエッチングする条件と、エッチング停止層310をエッチングする条件とを異なる条件にしてもよい。例えば、第2半導体部400および分離層300のエッチング速度は、エッチング停止層310のエッチング速度よりも大きいことが好ましい。次に、マスクを除去するステップS114において、p型電界効果トランジスタを形成する領域に施したマスクを除去してマスク除去領域を形成する。当該マスクは、レジスト剥離液等を用いて除去することができる。続いて、コンタクト層を形成するステップS116において、コンタクト層216の一部の領域を除去することによってコンタクト220およびコンタクト222を形成する。また、コンタクト層416の一部の領域を除去することによってコンタクト420およびコンタクト422を形成する。具体的には、コンタクト220、コンタクト222、コンタクト420、およびコンタクト422を形成する領域にレジストを塗布した上でエッチングをすることにより、コンタクト220、コンタクト222、コンタクト420、およびコンタクト422を形成する領域以外の領域を除去することができる。最後に、電極を形成するステップS118において、マスク領域以外の領域において、ソース電極230、ゲート電極232、およびドレイン電極234を、それぞれコンタクト220、ショットキー層214、およびコンタクト222上に形成する。同様に、マスク除去領域において、ソース電極430、ゲート電極432、およびドレイン電極434を、それぞれコンタクト420、ショットキー層414、およびコンタクト422上に形成する。ソース電極230、ゲート電極232、ドレイン電極234、ソース電極430、ゲート電極432、およびドレイン電極434は、例えば、金属蒸着により形成される。図8は、他の実施態様に係る半導体基板100の断面の一例を示す。図8における半導体基板100は、図5に示した半導体基板100に対して、バッファ層202、電子供給層204、スペーサ層206、スペーサ層210、電子供給層212、ショットキー層214、バッファ層402、正孔供給層404、スペーサ層406、スペーサ層410、正孔供給層412、およびショットキー層414をさらに備える。バッファ層202は、ベース基板110と電子供給層204との格子間距離を整合させる緩衝層として機能する半導体層である。バッファ層202は、電子供給層204の結晶質を確保する目的で設けた半導体層であってもよい。バッファ層202は、例えば、エピタキシャル成長法によりベース基板110上に形成される。バッファ層202の材料は、例えばGaAsまたはAlGaAsである。電子供給層204および電子供給層212は、第1チャネル層208にキャリアを供給する半導体である。第1チャネル層208をn型電界効果トランジスタのチャネルとして用いる場合に、電子供給層204および電子供給層212は、例えば、半導体内でn型の伝導型を示す不純物を有する。一例として、電子供給層204および電子供給層212はシリコン原子を有する。スペーサ層206およびスペーサ層210は、それぞれ電子供給層204と第1チャネル層208との間、および、電子供給層212と第1チャネル層208との間に形成される。スペーサ層206およびスペーサ層210は、電子供給層204および電子供給層212内の不純物が第1チャネル層208に拡散することを抑制する。また、スペーサ層206およびスペーサ層210は、第1チャネル層208におけるキャリアの移動度が不純物イオン散乱により低減することを防ぐ。スペーサ層206およびスペーサ層210の材料は、例えばAlGaAsである。バッファ層402は、分離層300と正孔供給層404との格子間距離を整合させる緩衝層として機能する半導体層である。バッファ層402は、正孔供給層404の結晶質を確保する目的で設けた半導体層であってもよい。バッファ層402は、例えば、エピタキシャル成長法により分離層300上に形成される。バッファ層402の材料は、例えばGaAsまたはAlGaAsである。正孔供給層404および正孔供給層412は、第2チャネル層408にキャリアを供給する半導体である。第2チャネル層408をp型電界効果トランジスタのチャネルとして用いる場合に、正孔供給層404および正孔供給層412は、例えば、半導体内でp型の伝導型を示す不純物を有する。一例として、正孔供給層404および正孔供給層412は炭素原子を有する。スペーサ層406およびスペーサ層410は、それぞれ正孔供給層404と第2チャネル層408との間、および、正孔供給層412と第2チャネル層408との間に形成される。スペーサ層406およびスペーサ層410は、正孔供給層404および正孔供給層412内の不純物が第2チャネル層408に拡散することを抑制する。また、スペーサ層406およびスペーサ層410は、第2チャネル層408におけるキャリアの移動度が不純物イオン散乱により低減することを防ぐ。スペーサ層406およびスペーサ層410の材料は、例えばAlGaAsである。図8に示す半導体基板100において、分離層300は、電子供給層204における電子キャリアの数および電子供給層212における正孔キャリアの数のいずれかよりも大きい数のキャリアを有する。前記第1半導体部における第1伝導型の多数キャリアを全てトラップし得るだけの数以上の数の不純物原子が必要である。図9は、図8に示した半導体基板100を用いて相補型電界効果トランジスタを形成した電子デバイス150を示す。図9に示す電子デバイス150は、図6に示した電子デバイス150に対して、第1半導体部200および第2半導体部400における層構造が異なっている。図9に示す電子デバイス150を製造する場合には、図7を用いて説明したエッチングするステップS112において、図8に示した半導体基板100におけるn型電界効果トランジスタを形成する領域のコンタクト層416からエッチング停止層310までの層を除去する。第1のエッチング条件においてコンタクト層416から分離層300までの層を除去し、第2のエッチング条件においてエッチング停止層310を除去することにより、エッチング時間を高い精度で制御することなく、コンタクト層416からエッチング停止層310までの層を除去することができる。その後、図6に示した電子デバイス150を製造する場合と同様の手順により、コンタクト220、コンタクト222、コンタクト420、およびコンタクト422を形成する。さらに、ソース電極230、ゲート電極232、ドレイン電極234、ソース電極430、ゲート電極432、およびドレイン電極434を形成する。以上の手順により、単一の半導体基板100上にp型電界効果トランジスタおよびn型電界効果トランジスタを有するとともに、それぞれの電界効果トランジスタ間に流れるリーク電流が小さな電子デバイスを製造することができる。実験例1図10は、図8に示した半導体基板100の特性を確認するべく作製した半導体基板100の一例を示す。図10に示す半導体基板100は、図8に示した半導体基板100と同等の構造を有する。図11は、作製した半導体基板100の特性と比較するべく作製したp型p-HHMT単体の比較サンプルの構造を示す。本実験においては、半導体基板100の第2チャネル層408におけるシートキャリア濃度および移動度が、p型p-HHMT単体の比較サンプルと同等の特性を有するか否かを判定する。以下、実験に用いた半導体基板100の作製手順を説明する。まず、GaAsのベース基板110を反応炉に載置した。続いて、バッファ層202からコンタクト層216までの層を順次MOCVD法に基づくエピタキシャル成長により形成した。次に、コンタクト層216上にi-InGaPからなるエッチング停止層310をエピタキシャル成長により形成した。図10に示すように、各層の機能に応じてそれぞれ異なる組成、膜厚、および不純物濃度になるべくエピタキシャル成長の条件を調整した。続いて、トリメチルガリウムおよびトリメチルアルミニウム、アルシン、およびブチルエーテルガスを反応炉に入れてベース基板110を加熱することにより、エッチング停止層310上に、酸素原子を含むAlGaAsからなる分離層300をエピタキシャル成長により形成した。分離層300をエピタキシャル成長により形成した後に、バッファ層402からコンタクト層416までの層を順次エピタキシャル成長により形成した。本実験においては、分離層300内の酸素原子濃度が異なる複数のサンプルを作製し、それぞれの酸素原子濃度における半導体基板100の特性を測定した。具体的には、分離層300の酸素原子濃度が、それぞれ0cm-3、1.0×1019cm-3、2.0×1019cm-3、および4.0×1019cm-3のサンプル1、サンプル2、サンプル3、およびサンプル4を作製した。作製した半導体基板100の第2チャネル層408におけるシートキャリア濃度および移動度のホール効果測定をした。当該測定に先立ち、クエン酸でエッチングしてコンタクト層416を除去して、ショットキー層414の表面を露出させた。得られた半導体基板から7mm角の試料を切り出し、得られた試料の一面の4隅にIn電極を設けて、vanderPauw法にてホール効果測定を行った。図12は、作製したサンプルの第2チャネル層408におけるシートキャリア濃度および移動度の測定結果を示す。サンプル1およびサンプル2は、n型の伝導型を示した。サンプル1およびサンプル2においては、分離層300の酸素原子濃度が十分に大きくないので、n型p-HEMTが形成される第1半導体部200内の電子の一部が分離層300を通過したと考えられる。分離層300を通過した電子の一部は、p型p-HHMTが形成される第2半導体部400内の正孔を全て補償し、残留した電子が第2チャネル層408内を移動したと考えられる。サンプル3においては、バッファ層202からコンタクト層216までの層で構成される第1半導体部200内の電子の一部が分離層300を通過し、分離層300を通過した電子の一部が、第2半導体部400内の正孔を全て補償したと考えられる。その結果、第2チャネル層408には電子および正孔のいずれも存在しない状態となり、測定可能範囲を超える高抵抗になったと考えられる。以上のように、サンプル1、サンプル2、およびサンプル3においては、第2チャネル層408内において正孔が高速に移動することが困難である。従って、分離層300における酸素原子濃度がサンプル1、サンプル2、およびサンプル3に用いた濃度である場合には、第2半導体部400は、p型p-HHMTの形成に適していないと考えられる。これに対して、サンプル4はp型の伝導型を示している。第1半導体部200から第2半導体部400に向けて移動した電子が分離層300でトラップされたので、第2チャネル層408には正孔が残留したと考えられる。サンプル4のシートキャリア濃度および移動度を比較サンプルのシートキャリア濃度および移動度と比較すると、ほぼ同等の値を示している。従って、サンプル4における分離層300が十分に高い濃度の酸素原子を有することにより、サンプル4は、n型p-HEMTおよびp型p-HHMTを形成することに適した半導体基板であることがわかる。実験例2実験例1で作製した半導体基板100において、コンタクト層416から正孔供給層404までの層をエッチングにより除去して、バッファ層402の表面を露出した。図13は、バッファ層402に設けた電極450および電極452の形状を示す。電極450および電極452は、バッファ層402の表面に、順次AuGe、Ni、Auからなる層をそれぞれ10nm、10nm、100nmの厚みになるように蒸着して形成した金属電極である。図14は、バッファ層402上に設けた2つの電極を用いて耐電圧およびリーク電流を測定した結果を示す。2つの電極間に電子による1.0×10-5Aの電流を流した場合の両電極間の電圧を測定することにより、電子が注入される場合の半導体基板100の耐電圧を測定した。一方の電極から注入された電子は分離層300内の酸素原子によってトラップされる。その結果、分離層300の酸素原子濃度が大きくなればなるほど、半導体基板100の耐電圧が大きくなっていることがわかる。次に、2つの電極間に10Vの電圧を印加した場合に両電極間に流れる電流を測定することにより、電子が注入される場合の半導体基板100のリーク電流を測定した。分離層300の酸素原子濃度が大きくなればなるほど、半導体基板100のリーク電流が小さくなっていることがわかる。続いて、2つの電極間に正孔による1.0×10-5Aの電流を流した場合の両電極間の電圧を測定することにより、正孔が流れる場合の半導体基板100の耐電圧を測定した。一方の電極から注入された正孔は、分離層300とベース基板110との間の第1半導体部200により補償されるので、他方の電極に到達しない。その結果、正孔を注入した場合の耐電圧は、電子を注入した場合の耐電圧よりも大きい。また、正孔を注入した場合のリーク電流は、電子を注入した場合のリーク電流よりも小さい。なお、正孔を注入した場合の耐電圧は、電子を注入した場合の耐電圧に比べて、分離層300の酸素原子濃度との相関が低い。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現し得ることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。