"複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第1の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第2の基板に含まれる出力回路と、を有し、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続され、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御する出力制御回路をさらに備えることを特徴とする固体撮像装置。前記出力制御回路は、前記接続領域と前記画素との距離に応じて決定された、信号を優先して出力する前記画素を含む優先領域内の前記画素から、前記優先領域外の前記画素よりも優先して信号を出力する制御を行うことを特徴とする固体撮像装置。前記優先領域は、前記接続領域からの距離が所定値以下である前記画素を含むことを特徴とする請求項2に記載の固体撮像装置。前記画素は、前記第1の基板に含まれる前記光電変換素子を有し前記第1の基板上に行列状に並べられた第1の画素と、前記第2の基板に含まれる前記出力回路を有し前記第2の基板上に行列状に並べられた第2の画素とを含み、前記出力制御回路は、前記第2の画素の前記出力回路から行単位で信号を出力する際に、前記優先領域内の前記第2の画素を含む行の前記出力回路から、前記優先領域外の前記第2の画素のみを含む行の前記出力回路よりも優先して信号を出力する制御を行うことを特徴とする請求項2に記載の固体撮像装置。前記第2の画素は、前記光電変換素子で発生し、前記接続部を経由した信号を蓄積する、前記第2の基板に含まれる信号蓄積回路をさらに有し、前記出力回路は、前記信号蓄積回路に蓄積された信号を前記画素から出力することを特徴とする請求項4に記載の固体撮像装置。前記第2の画素は、撮影時に前記光電変換素子で発生した信号を、予備撮影時に前記光電変換素子で発生した信号の値に応じて選択された前記信号蓄積回路に転送する、前記第2の基板に含まれる転送回路をさらに有することを特徴とする請求項5に記載の固体撮像装置。前記第1の画素が複数の第1のグループに分類されるとともに前記第2の画素が複数の第2のグループに分類され、かつ、前記第1の基板上のそれぞれの前記第1のグループの位置に対応した前記第2の基板上の位置にそれぞれの前記第2のグループが設けられており、前記転送回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号を、予備撮影時に前記光電変換素子で発生した信号の値に応じて選択された、前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路に転送するか、あるいは、前記優先領域以外の領域である非優先領域内の前記信号蓄積回路に転送することを特徴とする請求項6に記載の固体撮像装置。前記転送回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号のうち、値が相対的に大きい信号を、当該信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路に転送することを特徴とする請求項7に記載の固体撮像装置。前記第1の画素は、ベイヤ配列形式に従って配置されており、前記転送回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号のうち、値が相対的に大きい信号がR信号である場合、当該R信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路に前記R信号を転送することを特徴とする請求項8に記載の固体撮像装置。前記第1の画素は、ベイヤ配列形式に従って配置されており、前記転送回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号のうち、値が相対的に大きい信号がG信号である場合、当該G信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路に前記G信号を転送することを特徴とする請求項8に記載の固体撮像装置。前記第1の画素は、ベイヤ配列形式に従って配置されており、前記転送回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号のうち、値が相対的に大きい信号がB信号である場合、当該B信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路に前記B信号を転送することを特徴とする請求項8に記載の固体撮像装置。前記接続部は複数個あり、前記出力制御回路は、第1のモードでは、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御し、第2のモードでは、前記接続領域の位置と前記画素の位置との関係に応じて決定された、信号を出力すべき出力対象画素の信号を出力する一方、他の前記画素の信号を出力しないよう信号の出力を制御することを特徴とする請求項1に記載の固体撮像装置。前記出力対象画素は、複数の前記接続領域どうしの中間に位置する前記画素であることを特徴とする請求項12に記載の固体撮像装置。前記出力対象画素は、前記接続領域から所定距離以上離れた前記画素であることを特徴とする請求項12に記載の固体撮像装置。前記複数の画素のそれぞれは、複数の色のいずれかに対応しており、前記出力対象画素は、前記複数の色のそれぞれの色に対応した前記画素であることを特徴とする請求項12に記載の固体撮像装置。前記出力対象画素は、前記接続領域が配置された前記画素であることを特徴とする請求項12に記載の固体撮像装置。前記画素は、前記光電変換素子で発生し、前記接続部を経由した信号を蓄積する、前記第2の基板に含まれる信号蓄積回路をさらに有し、前記出力回路は、前記信号蓄積回路に蓄積された信号を前記画素から出力することを特徴とする請求項1に記載の固体撮像装置。前記画素は、前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路をさらに有し、前記信号蓄積回路は、前記増幅回路から出力された前記増幅信号を蓄積し、前記出力回路は、前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力することを特徴とする請求項17に記載の固体撮像装置。前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有し、前記信号蓄積回路は、前記ノイズ低減回路によって前記ノイズが低減された前記増幅信号を蓄積することを特徴とする請求項18に記載の固体撮像装置。前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを含むことを特徴とする請求項19に記載の固体撮像装置。前記ノイズ低減回路は、前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、を有することを特徴とする請求項20に記載の固体撮像装置。前記接続部は、バンプであることを特徴とする請求項1に記載の固体撮像装置。前記接続部は、前記第1の基板の表面に形成された第1の電極と、前記第2の基板の表面に形成され、前記第1の電極と貼り合わされた第2の電極とを有することを特徴とする請求項1に記載の固体撮像装置。前記第2の基板は、前記光電変換素子に入射する光が照射される前記第1の基板の表面とは反対側の表面と接続されていることを特徴とする請求項1に記載の固体撮像装置。前記光電変換素子をリセットする第1のリセット回路と、前記増幅回路の入力部をリセットする第2のリセット回路と、前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する信号転送回路と、前記信号蓄積回路に蓄積された前記増幅信号を増幅して第2の増幅信号を出力する第2の増幅回路と、前記第2の増幅回路の入力部をリセットする第3のリセット回路と、をさらに有することを特徴とする請求項18に記載の固体撮像装置。複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、前記画素は、前記第1の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第2の基板に含まれる出力回路と、を有し、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続され、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御する出力制御回路をさらに備えることを特徴とする撮像装置。前記接続領域と前記画素との距離に応じて、信号を優先して出力する前記画素を含む優先領域を決定する決定回路をさらに有し、前記出力制御回路は、前記優先領域内の前記画素から、前記優先領域外の前記画素よりも優先して信号を出力する制御を行うことを特徴とする請求項26に記載の撮像装置。前記画素は、前記第1の基板に含まれる前記光電変換素子を有し前記第1の基板上に行列状に並べられた第1の画素と、前記第2の基板に含まれる前記出力回路を有し前記第2の基板上に行列状に並べられた第2の画素とを含み、前記第2の画素は、前記光電変換素子で発生し、前記接続部を経由した信号を蓄積する、前記第2の基板に含まれる信号蓄積回路と、前記光電変換素子で発生した信号を前記信号蓄積回路に転送する、前記第2の基板に含まれる転送回路と、をさらに有し、当該固体撮像装置は、前記光電変換素子で発生した信号の値に応じて、信号の転送先となる前記信号蓄積回路を選択する選択回路をさらに有し、前記転送回路は、撮影時に前記光電変換素子で発生した信号を、予備撮影時に前記光電変換素子で発生した信号の値に応じて前記選択回路によって選択された前記信号蓄積回路に転送し、前記出力回路は、前記信号蓄積回路に蓄積された信号を前記画素から出力し、前記出力制御回路は、前記第2の画素の前記出力回路から行単位で信号を出力する際に、前記優先領域内の前記第2の画素を含む行の前記出力回路から、前記優先領域外の前記第2の画素のみを含む行の前記出力回路よりも優先して信号を出力する制御を行うことを特徴とする請求項27に記載の撮像装置。前記第1の画素が複数の第1のグループに分類されるとともに前記第2の画素が複数の第2のグループに分類され、かつ、前記第1の基板上のそれぞれの前記第1のグループの位置に対応した前記第2の基板上の位置にそれぞれの前記第2のグループが設けられており、前記選択回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号の転送先となる前記信号蓄積回路を選択する際に、予備撮影時に前記光電変換素子で発生した信号の値に応じて、前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路を選択するか、あるいは、前記優先領域以外の領域である非優先領域内の前記信号蓄積回路を選択することを特徴とする請求項28に記載の固体撮像装置。前記選択回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号のうち、値が相対的に大きい信号の転送先となる前記信号蓄積回路として、当該信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路を選択することを特徴とする請求項29に記載の固体撮像装置。前記第1の画素は、ベイヤ配列形式に従って配置されており、前記選択回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号のうち、値が相対的に大きい信号がR信号である場合、当該R信号の転送先となる前記信号蓄積回路として、前記R信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路を選択することを特徴とする請求項30に記載の固体撮像装置。前記第1の画素は、ベイヤ配列形式に従って配置されており、前記選択回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号のうち、値が相対的に大きい信号がG信号である場合、当該G信号の転送先となる前記信号蓄積回路として、前記G信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路を選択することを特徴とする請求項30に記載の固体撮像装置。前記第1の画素は、ベイヤ配列形式に従って配置されており、前記選択回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号のうち、値が相対的に大きい信号がB信号である場合、当該B信号の転送先となる前記信号蓄積回路として、前記B信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路を選択することを特徴とする請求項30に記載の固体撮像装置。複数の色のそれぞれに対応して前記画素が設けられており、前記選択回路は、撮影時に前記第1のグループの前記光電変換素子で発生した信号の転送先となる前記信号蓄積回路を選択する際に、前記複数の色のそれぞれに対応した前記画素毎に、予備撮影時に前記第1のグループの前記光電変換素子で発生した信号の値を算出し、算出した値が相対的に大きい信号の転送先となる前記信号蓄積回路として、当該信号を発生した前記光電変換素子が含まれる前記第1のグループに対応する前記第2のグループに含まれる前記優先領域内の前記信号蓄積回路を選択することを特徴とする請求項30に記載の撮像装置。複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されており、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続されている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、前記第1の基板に含まれる光電変換素子で信号を発生するステップと、前記光電変換素子で発生し、前記接続部を経由した信号を、前記第2の基板に含まれる出力回路を介して前記画素から出力するステップと、を有し、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御することを特徴とする信号読み出し方法。従来、2枚の基板が貼り合わされた固体撮像装置を構成する際には、光電変換部が形成された第1の基板と、複数のMOSトランジスタおよび容量が形成された第2の基板とに圧力を加えて両者を貼り合わせていた。そのため、第1の基板と第2の基板に大きな負荷がかかり、第1の基板と第2の基板に形成された光電変換部、MOSトランジスタ、および容量の特性が変化してしまう。MOSトランジスタおよび容量の特性の変化により、電荷蓄積部に電荷を蓄積している期間に信号電荷に重畳するノイズ量が増大し、画質の劣化につながる。また、光電変換部の特性の変化により、暗電流の増加等が発生し、画質の劣化につながる可能性がある。以上の特性の変化は、2枚の基板を接続するマイクロバンプの直下にある電荷蓄積部や光電変換部において、特に顕著であり、信号に重畳するノイズ量も大きい。図20aは、画素配列に対するマイクロバンプの平面的な位置を示している。二次元状に配列された画素を有する画素部91に対して、複数のマイクロバンプ92が等間隔に配列されている。図20bは、固体撮像装置で撮像された画像を示している。画像93において、マイクロバンプ92の配置パターンに依存したノイズ94によるムラが現れている。このように、マイクロバンプの直下にある電荷蓄積部や光電変換部でノイズ量が増加することによって、マイクロバンプの配置パターンに依存したムラが画像に発生していた。本発明は、上述した課題に鑑みてなされたものであって、高品質な画像を撮像することができる固体撮像装置、撮像装置、および信号読み出し方法を提供することを目的とする。本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第1の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第2の基板に含まれる出力回路と、を有し、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続され、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御する出力制御回路をさらに備えることを特徴とする。本発明の他の態様に係る撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、前記画素は、前記第1の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第2の基板に含まれる出力回路と、を有し、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続され、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御する出力制御回路をさらに備えることを特徴とする。本発明の他の態様に係る信号読み出し方法は、複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されており、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続されている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、前記第1の基板に含まれる光電変換素子で信号を発生するステップと、前記光電変換素子で発生し、前記接続部を経由した信号を、前記第2の基板に含まれる出力回路を介して前記画素から出力するステップと、を有し、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御することを特徴とする。以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。第1の実施形態まず、本発明の第1の実施形態を説明する。図1は、本実施形態による撮像装置の構成を示している。この撮像装置は、図1に示すように、レンズ1と、撮像部2と、画像処理部3と、AF評価値演算部4と、表示部5と、駆動制御部9と、AF制御部10と、カメラ操作部11と、カメラ制御部12とを備えている。なお、図1にはメモリカード6も記載されているが、このメモリカード6を撮像装置に対して着脱可能に構成することによって、メモリカード6は撮像装置に固有の構成でなくても構わない。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。レンズ1は、撮像部2の撮像素子21図2参照の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部2は、レンズ1により結像された被写体の光学像を光電変換して画素信号を生成し、後述するようにデジタルの画像信号に変換してから出力する。画像処理部3は、撮像部2から出力される画像信号に種々のデジタル的な画像処理を施す。この画像処理部3は、静止画用画像信号を記録用に処理する第1画像処理部3aと、ライブビュー用画像信号動画用画像信号を表示用に処理する第2画像処理部3bとを備えている。この画像処理部3により算出されたホワイトバランス評価値等は、カメラ制御部12へ出力される。AF評価値演算部4は、撮像部2から出力される画像信号例えば、画像信号中の輝度信号あるいは輝度相当信号などに基づいて、被写体への合焦の度合いを示すAF評価値を算出する。このAF評価値演算部4により算出されたAF評価値は、カメラ制御部12へ出力される。表示部5は、画像処理部3の第2画像処理部3bにより表示用に画像処理された画像信号に基づき、画像を表示する。この表示部5は、静止画像を再生表示することができると共に、撮像動作に同期して被撮像範囲の画像をリアルタイムに表示するライブビュー動画表示を行うことができるようになっている。メモリカード6は、画像処理部3の第1画像処理部3aにより記録用に画像処理された信号を保存するための記録媒体である。駆動制御部9は、カメラ制御部12からの指令に基づいて、撮像部2の駆動制御を行う。AF制御部10は、AF評価値演算部4により算出されたAF評価値を受けたカメラ制御部12が行う制御に基づいて、レンズ1に含まれるフォーカスレンズを駆動し、撮像部2に結像される被写体像が合焦されるように制御を行う。カメラ操作部11は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部12へ出力する。このカメラ操作部11に含まれる操作部材の例としては、撮像装置の電源をオン/オフするための電源スイッチ、静止画撮影の指示を入力するための2段式押圧ボタンからなるレリーズボタン、撮影モードを単写モードと連写モードとの間で切り換えるための撮影モードスイッチ、ホワイトバランスを調整するためのホワイトバランスモードスイッチ、AFモードをシングルAFモードとコンティニュアスAFモードとの間で切り換えるためのAFモードスイッチなどが挙げられる。カメラ制御部12は、画像処理部3からのホワイトバランス評価値、AF評価値演算部4からのAF評価値、カメラ操作部11からの操作入力などに基づいて、画像処理部3、メモリカード6、駆動制御部9、AF制御部10等を含むこの撮像装置全体を制御する。カメラ制御部12の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部12は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。図2は、本実施形態における撮像部2の構成を示している。この撮像部2は、例えば、MOS型の固体撮像素子として構成された撮像素子21固体撮像装置と、A/D変換器22とを備えている。撮像素子21は、画素部24と、CDS回路25と、垂直走査回路26と、水平走査回路27とを備えている。撮像素子21は、後述するように、2枚の基板を貼り合わせて構成される。A/D変換器22は、撮像素子21から出力されたアナログの画素信号をデジタルの画素信号に変換し、出力端子OUTに画像信号として出力する。画素部24は、複数の画素29を行方向および列方向の2次元状に配列して構成されている。画素29は、レンズ1により結像された被写体の光学像を光電変換により画素信号に変換し、垂直走査回路26が行う制御に基づいて、列毎に設けられている垂直信号線VTLに画素信号を出力する。図2では、4×4の16個の画素29が配列されているが、図2に示す画素の配列は一例であり、行数および列数は2以上であればよい。本実施形態では、撮像部2が有する全画素からなる領域を画素信号の読み出し対象領域とするが、撮像部2が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素常時遮光されている画素を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。CDS回路25は、画素部24から垂直信号線VTLに出力された2種類の画素信号を異なるタイミングでサンプリングして、それらの差分をとった信号を水平走査回路27に出力する。例えば、画素部24の画素29が有する光電変換素子に露光期間中に蓄積された信号電荷に基づく光信号と、画素部24の画素29を基準電位にリセットしたときのリセット信号とが画素部24から出力される。CDS回路25は、この光信号とリセット信号をそれぞれサンプリングして、それらの差分をとった信号を水平走査回路27に出力する。垂直走査回路26は、行単位で画素部24の画素29の駆動制御を行う。この駆動制御には、画素29のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路26は、複数の制御信号線を含む制御信号線群HTLを介してそれぞれの画素29へ駆動制御パルス制御信号を出力し、画素29を行毎に独立して制御する。垂直走査回路26が駆動制御を行うことによって、画素29から垂直信号線VTLに画素信号が出力される。水平走査回路27は、CDS回路25から出力された1行分の画素信号を水平方向に順次A/D変換器22に出力することにより、画素信号を読み出す。図3は撮像素子21の断面構造を示している。撮像素子21は、画素29を構成する回路要素光電変換素子や、トランジスタ、容量等が配置された2枚の基板第1の基板201、第2の基板202が重なった構造を有する。画素29を構成する回路要素は第1の基板201と第2の基板202に分配して配置されている。第1の基板201と第2の基板202は、画素29の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。第1の基板201の2つの主面側面よりも相対的に表面積が大きい表面のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第1の基板201に照射された光は光電変換素子に入射する。第1の基板201の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第2の基板202と接続するための接続部203が配置されている。後述するように、本実施形態では4画素毎に1つの接続部203が配置されている。画素29以外のCDS回路25、垂直走査回路26、水平走査回路27に関しては、それぞれ第1の基板201と第2の基板202のどちらに配置されていてもよい。また、CDS回路25、垂直走査回路26、水平走査回路27のそれぞれを構成する回路要素が第1の基板201と第2の基板202に分散して配置されていてもよい。図4は接続部203の構成を模式的に示している。図4に示すように、接続部203はマイクロパッド204,205とマイクロバンプ206で構成されている。第1の基板201の一方の主面に、第2の基板202との接続用の電極であるマイクロパッド204が形成される。また、図示していない第2の基板202の主面において、マイクロパッド204と対応する位置に、第1の基板201との接続用の電極であるマイクロパッド205が形成される。マイクロパッド204とマイクロパッド205の間にはマイクロバンプ206が形成されている。第1の基板201と第2の基板202は、マイクロパッド204とマイクロパッド205が互いに対向するように重ねて配置され、マイクロパッド204とマイクロパッド205間がマイクロバンプ206によって電気的に接続されるように一体化されている。マイクロパッド204は、第1の基板201における画素29上の領域30接続領域で第1の基板201に接合される。すなわち、マイクロパッド204は領域30で第1の基板201上の画素29と接続している。画素29の配列の面内における領域30の面積はマイクロパッド204の面積と同等である。同様に、マイクロパッド205は、図4には示していない第2の基板202における画素29上の領域で第2の基板202に接合され、第2の基板202上の画素29と接続している。本実施形態ではマイクロバンプを設けているが、マイクロバンプを設けずに、第1の基板201の表面に設けたマイクロパッド第1の電極と、第2の基板202の表面に設けたマイクロパッド第2の電極とを直接貼り合わせることにより第1の基板201と第2の基板202を接続してもよい。画素29以外の構成についても第1の基板201と第2の基板202の間で信号の授受が必要となる場合があるが、同様にマイクロパッドとマイクロバンプを使用して第1の基板201と第2の基板202を接続したり、マイクロパッド同士を直接接続して第1の基板201と第2の基板202を接続したりすることが可能である。図5は第1の基板201内の画素部24の構成を模式的に示し、図6は第2の基板202内の画素部24の構成を模式的に示している。画素部24は、第1の基板201内の画素部21-1図5と、第2の基板202内の画素部21-2図6とで構成されている。図5および図6は、それぞれ画素部21-1と画素部21-2を平面的に見た場合の構成を示している。また、図5および図6は、第1の基板201と第2の基板202を同じ方向例えば図3の光Lが入射する方向から見た場合の構成を示している。画素29は、複数のグループに分類されている。本実施形態では、このグループを共有画素群と呼ぶ。1つの共有画素群に含まれる画素29は1つの接続部203を共有する。すなわち、1つの共有画素群に含まれる画素29は、同一の接続部203を介して第1の基板201と第2の基板202の間で信号の授受を行う。図5および図6に示す例では、2×2の4つの画素29で1つの共有画素群が構成される。第1の基板201と第2の基板202のそれぞれ互いに対応する位置に共有画素群S1~S4が設けられており、それぞれの共有画素群S1~S4に対応して接続部Bu1~Bu4が設けられている。第1の基板201内の共有画素群S1第1のグループに含まれる画素29第1の画素と、第2の基板202内の共有画素群S1第2のグループに含まれる画素29第2の画素とは対応関係を有する。すなわち、第1の基板201内の共有画素群S1に含まれる画素29内の光電変換素子で発生した信号電荷に基づく信号が、接続部Bu1を介して、第2の基板202内の共有画素群S1に含まれる画素29に出力される。第1の基板201内の共有画素群S2~S4と第2の基板202内の共有画素群S2~S4との対応関係も同様である。以降、説明の簡単化のために、画素29のうち、第1の基板201内の画素29を上画素と呼び、第2の基板202内の画素29を下画素と呼ぶ。図5に示すように、第1の基板201内の共有画素群S1~S4は、上画素Rr,Bb,Gr,Gbを含む。上画素Rrは、赤色の光を選択的に透過するカラーフィルタを有する画素であり、上画素Bbは、青色の光を選択的に透過するカラーフィルタを有する画素であり、上画素Gr,Gbは、ともに緑色の光を選択的に透過するカラーフィルタを有する上画素である。上画素Grは上画素Rrと同一行の画素であり、上画素Gbは上画素Bbと同一行の画素である。上画素Rr,Bb,Gr,Gbは、いわゆるベイヤ配列形式に従って配列されている。図6に示すように、第2の基板202内の共有画素群S1~S4は、下画素M11,M12,M21,M22を含む。下画素M11は上画素Grに対応しており、下画素M12は上画素Rrに対応しており、下画素M21は上画素Bbに対応しており、下画素M22は上画素Gbに対応している。上画素Grおよび下画素M11に接続部Bu1~Bu4が配置されている。接続部Bu1~Bu4が配置された上画素Grおよび下画素M11は第1の画素群を構成し、上画素Grおよび下画素M11を除く残りの上画素および下画素は第2の画素群を構成している。第1の画素群を構成する上画素Grおよび下画素M11は、画素信号を優先して読み出して出力する優先画素優先領域に含まれる画素である。第2の画素群を構成する他の上画素および下画素は非優先画素優先領域以外の非優先領域に含まれる画素である。詳細については後述するが、接続部203が配置されている画素から優先的に画素信号を読み出して出力することによって、接続部203の配置パターンに依存したノイズによる画像のムラを抑圧することができる。優先画素は、第1の基板201または第2の基板202の主面内における接続部203の位置言い換えると、接続部203が第1の基板201または第2の基板202と接続する領域の位置と画素29の位置との関係に応じて決定されている。より具体的には、優先画素は、接続部203と画素29との距離言い換えると、接続部203が第1の基板201または第2の基板202と接続する領域と画素29との距離に応じて決定されている。さらに具体的には、優先画素は、接続部203からの距離が所定距離以下である画素29に決定されている。優先画素の決定は、カメラ制御部12によって行われる。カメラ制御部12が決定した優先画素から優先的に画素信号を読み出して出力するように駆動制御部9によって撮像素子21の駆動制御が行われ、撮像素子21内の垂直走査回路26によって、駆動制御部9が行う駆動制御に従った駆動制御パルスが生成され、画素29に供給される。図7は1つの共有画素群の回路構成を示している。図7には、第1の基板201内の画素部21-1内の共有画素群の回路構成と、第2の基板202内の画素部21-2内の共有画素群の回路構成とが示されている。これら両者は接続部203によって電気的に接続されている。第1の基板201側の共有画素群は、画素部21-1内の上画素Gr,Rr,Bb,Gbと、PDリセットトランジスタMr_PDとで構成されている。上画素Gr,Rr,Bb,Gbは、それぞれ光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbと、転送トランジスタMtx1~Mtx4とを備えている。PDリセットトランジスタMr_PDは、4つの上画素Gr,Rr,Bb,Bbで共有されている。光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbの一端は接地されている。転送トランジスタMtx1~Mtx4のドレイン端子は光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbの他端に接続されている。転送トランジスタMtx1~Mtx4のゲート端子は、図8に示す転送信号線TX1~TX4を介して垂直走査回路26に接続されており、転送パルスφTX1~φTX4が供給される。PDリセットトランジスタMr_PDのドレイン端子は電源電圧VDDに接続されており、PDリセットトランジスタMr_PDのソース端子は転送トランジスタMtx1~Mtx4のソース端子に接続されている。PDリセットトランジスタMr_PDのゲート端子は垂直走査回路26に接続されており、リセットパルスφRES_PDが供給される。第2の基板202側の共有画素群は、画素部21-2内の下画素M11,M12,M21,M22で構成されている。下画素M11,M12,M21,M22は、それぞれサンプルホールドトランジスタMsh1~Msh4と、FDリセットトランジスタMr_FD1~Mr_FD4と、電荷蓄積部FD1~FD4と、増幅トランジスタMa1~Ma4と、選択トランジスタMse1~Mse4とを備えている。サンプルホールドトランジスタMsh1~Msh4のドレイン端子は、接続部203を介して転送トランジスタMtx1~Mtx4のソース端子に接続されている。サンプルホールドトランジスタMsh1~Msh4のゲート端子は、図9に示すサンプルホールド信号線SH1~SH4を介して垂直走査回路26に接続されており、サンプルホールドパルスφSH1~φSH4が供給される。FDリセットトランジスタMr_FD1~Mr_FD4のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタMr_FD1~Mr_FD4のソース端子はサンプルホールドトランジスタMsh1~Msh4のソース端子に接続されている。FDリセットトランジスタMr_FD1~Mr_FD4のゲート端子は、図9に示すFDリセット信号線RES_FD1~RES_FD4を介して垂直走査回路26に接続されており、FDリセットパルスφRES_FD1~φRES_FD4が供給される。電荷蓄積部FD1~FD4の一端はサンプルホールドトランジスタMsh1~Msh4のソース端子に接続されており、電荷蓄積部FD1~FD4の他端は接地されている。増幅トランジスタMa1~Ma4のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタMa1~Ma4の入力部を構成するゲート端子はサンプルホールドトランジスタMsh1~Mshのソース端子に接続されている。選択トランジスタMse1~Mse4のドレイン端子は増幅トランジスタMa1~Ma4のソース端子に接続されており、選択トランジスタMse1~Mse4のソース端子は垂直信号線VTLに接続されている。奇数行目の選択トランジスタMse1,Mse2のゲート端子は、図9に示す選択信号線SEL2n-1を介して垂直走査回路26に接続されており、選択パルスφSEL2n-1が供給される。偶数行目の選択トランジスタMse3,Mse4のゲート端子は、図9に示す選択信号線SEL2nを介して垂直走査回路26に接続されており、選択パルスφSEL2nが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成発生し、生成発生した信号電荷を保持蓄積する。転送トランジスタMtx1~Mtx4は、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbに蓄積された信号電荷を電荷蓄積部FD1~FD4に転送するトランジスタである。転送トランジスタMtx1~Mtx4のオン/オフは、垂直走査回路26からの転送パルスφTX1~φTX4によって制御される。電荷蓄積部FD1~FD4は、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbから転送された信号電荷を一時的に保持蓄積する浮遊拡散容量である。PDリセットトランジスタMr_PDは、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbをリセットするトランジスタである。PDリセットトランジスタMr_PDのオン/オフは、垂直走査回路26からのリセットパルスφRES_PDによって制御される。光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbのリセットは、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbに蓄積されている電荷量を制御して光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbの状態電位を基準状態基準電位、リセットレベルに設定することである。サンプルホールドトランジスタMsh1~Msh4は、転送トランジスタMtx1~Mtx4によって転送された信号をサンプルホールドし、電荷蓄積部FD1~FD4に蓄積するトランジスタである。サンプルホールドトランジスタMsh1~Msh4のオン/オフは、垂直走査回路26からのサンプルホールドパルスφSH1~φSH4によって制御される。FDリセットトランジスタMr_FD1~Mr_FD4は、電荷蓄積部FD1~FD4をリセットするトランジスタである。FDリセットトランジスタMr_FD1~Mr_FD4のオン/オフは、垂直走査回路26からのFDリセットパルスφRES_FD1~φRES_FD4によって制御される。電荷蓄積部FD1~FD4のリセットは、電荷蓄積部FD1~FD4に蓄積されている電荷量を制御して電荷蓄積部FD1~FD4の状態電位を基準状態基準電位、リセットレベルに設定することである。電荷蓄積部FD1~FD4は、サンプルホールドトランジスタMsh1~Msh4によってサンプルホールドされたアナログ信号を保持蓄積する。増幅トランジスタMa1~Ma4は、ゲート端子に入力される、電荷蓄積部FD1~FD4に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。増幅トランジスタMa1~Ma4と、垂直信号線VTLに接続された電流源IDDとはソースフォロワ回路を構成する。選択トランジスタMse1~Mse4は、下画素M11,M12,M21,M22を選択し、増幅トランジスタMa1~Ma4の出力を垂直信号線VTLに伝えるトランジスタである。選択トランジスタMse1~Mse4のオン/オフは、垂直走査回路26からの選択パルスφSEL2n-1,φSEL2nによって制御される。信号電荷を保持する電荷蓄積部とその信号電荷の転送元の光電変換素子との組み合わせは、パルスが印加される転送トランジスタとサンプルホールドトランジスタとの組み合わせで決まる。例えば、転送トランジスタMtx1への転送パルスφTX1の印加とサンプルホールドトランジスタMsh2へのサンプルホールドパルスφSH2への印加が同時に行われた場合には、転送トランジスタMtx1に接続された光電変換素子PD_Grに蓄積された信号電荷が、サンプルホールドトランジスタMsh2に接続された電荷蓄積部FD2に転送され、保持される。次に、本実施形態における撮像素子21の駆動方法を説明する。撮像素子21を駆動する期間は、PDリセット期間、露光期間、転送動作期間、読み出し動作期間の4つの期間からなる。これらの期間における撮像素子21の動作を順に説明する。図10を用いて、PDリセット期間、露光期間、転送動作期間における撮像素子21の動作を説明する。図10は、上から順に共有画素群内の上画素Gr、下画素M11、上画素Rr、下画素M12、上画素Bb、下画素M21、上画素Gb、下画素M22のそれぞれの駆動制御パルス、および共有画素群共通の駆動制御パルスを表している。PDリセット期間は、露光開始時に光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbに蓄積されている信号電荷を排出することによりリセットを行う期間である。リセットの開始から信号電荷の転送動作が終了するまでの動作は、各共有画素群S1~S4で共通のタイミングで行われる。つまり、共有画素群S1において図10に示す動作が行われるのと同時に、他の共有画素群S2~S4においても図10に示す動作が行われる。これによって、共有画素群内の各画素の露光開始時刻および露光終了時刻は異なるが、その差異を最小限にし、全画素の露光タイミングをほぼ同一とすることが可能であり、グローバルシャッタと同等の露光の同時性を実現することができる。まず、PDリセットトランジスタMr_PDのゲート端子にPDリセットパルスφRES_PDが印加されるとともに転送トランジスタMtx1のゲート端子に転送パルスφTX1が印加されることで、PDリセットトランジスタMr_PDおよび転送トランジスタMtx1がオンとなり、上画素Grの光電変換素子PD_Grがリセットされる。同様にして、転送パルスφTX2,φTX3,φTX4、PDリセットパルスφRES_PDが順次印加されることで、上画素Rr,Bb,Gbの光電変換素子PD_Rr,PD_Bb,PD_Gbがリセットされる。転送パルスφTX1,φTX3,φTX4およびPDリセットパルスφRES_PDの印加が解除されると、露光が開始され、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbに対する信号電荷の蓄積が開始される。上記の動作が共有画素群内の4つの上画素内の全ての光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbについて完了すると、PDリセット期間が終了する。露光開始後、所定の時間が経過すると、転送動作期間の動作が行われる。次に、転送動作期間の動作を説明する。転送動作期間は、露光開始後に光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbに蓄積された信号電荷を電荷蓄積部FD1~FD4に転送する期間である。まず、サンプルホールドトランジスタMsh1のゲート端子にサンプルホールドパルスφSH1が印加されることで、サンプルホールドトランジスタMsh1がオンとなり、電荷蓄積部FD1が信号電荷の転送先として選択される。同時に、FDリセットトランジスタMr_FD1のゲート端子にFDリセットパルスφRES_FD1が印加されることで、FDリセットトランジスタMr_FD1がオンとなり、電荷蓄積部FD1がリセットされる。その後、転送トランジスタMtx1のゲート端子に転送パルスφTX1が印加されることで、転送トランジスタMtx1がオンとなり、上画素Gr内の光電変換素子PD_Gr内の信号電荷が下画素M11内の電荷蓄積部FD1に転送され、保持される。同様にして、転送パルスφTX2,φTX3,φTX4、FDリセットパルスφRES_FD2,φRES_FD3,φRES_FD4、サンプルホールドパルスφSH2,φSH3,φSH4が順次印加されることで、光電変換素子PD_Rr,PD_Bb,PD_Gb内の信号電荷が、それぞれ電荷蓄積部FD2,FD3,FD4に転送され、保持される。上記の動作が共有画素群内の4つの上画素内の全ての光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbについて完了すると、転送動作期間が終了し、読み出し動作期間の動作が行われる。次に、図11を用いて、読み出し動作期間における撮像素子21の動作を説明する。図11は、上から順に1行目、2行目、3行目、4行目に配置された下画素の駆動制御パルスを表している。読み出し動作期間は、電荷蓄積部FD1~FD4に蓄積された信号電荷に基づく信号を下画素から読み出す期間である。読み出し動作期間の動作は、行毎に共通の動作となる。図11中のFDリセットパルスφRES_FD1~φRES_FD4の後についた括弧の中の符号は、それぞれ、FDリセットパルスφRES_FD1~φRES_FD4を印加する共有画素群を示している。たとえば、φRES_FD2S1は、共有画素群S1内のFDリセットトランジスタMr_FD2に印加するFDリセットパルスを表す。読み出し動作期間では、共有画素群S1とS2の駆動タイミングは同じであり、共有画素群S3とS4の駆動タイミングは同じなので、図11中では共有画素群S2とS4の駆動タイミングの記載は省略する。読み出し動作期間では、第1の画素群に属する下画素の多い行から順に読み出しが行われる。本実施形態では、第1の画素群を含む1行目、3行目の下画素M11,M12の読み出しが行われた後、第2の画素群のみを含む2行目、4行目の下画素M21,M22の読み出しが行われる。まず、共有画素群S1,S2のそれぞれの1行目の選択トランジスタMse1,Mse2のゲート端子に選択パルスφSEL1が印加されることで、選択トランジスタMse1,Mse2がオンとなり、1行目に配置された下画素M11,M12が選択される。これにより、共有画素群S1,S2内にある電荷蓄積部FD1,FD2の信号電荷に基づく光信号が垂直信号線VTLに出力され、CDS回路25でサンプリングされる。その後、共有画素群S1,S2それぞれの1行目のFDリセットトランジスタMr_FD1,Mr_FD2のゲート端子にFDリセットパルスφRES_FD1S1,φRES_FD2S1,φRES_FD1S2,φRES_FD2S2が印加されることで、FDリセットトランジスタMr_FD1,Mr_FD2がオンとなり、共有画素群S1,S2内の電荷蓄積部FD1,FD2がリセットされる。1行目の選択トランジスタMse1,Mse2がオンであるため、リセット時の電荷蓄積部FD1,FD2の信号電荷に基づくリセット信号が垂直信号線VTLに出力され、CDS回路25でサンプリングされる。そして、CDS回路25でサンプリングされた2つの信号レベルの差分が、水平走査回路27およびAD変換器22を介して出力端子OUTから出力される。上記の動作が1行目について行われた後、3行目、2行目、4行目の順に上記と同様の動作が行われる。全行について読み出しが完了すると、読み出し動作期間が終了する。このように、第1の画素群が含まれる行上記の例では1行目と3行目から画素信号を優先的に読み出すことで、第1の画素群の電荷蓄積部で信号電荷を保持する時間は、第2の画素群の電荷蓄積部で信号電荷を保持する時間と比べて短くなる。第1の画素群の電荷蓄積部では、信号電荷に重畳するノイズ量が、第1の画素群の電荷蓄積部におけるそれと比べて多いため、第1の画素群の電荷蓄積部で信号電荷を保持する時間をより短くすることによって、信号電荷に重畳するノイズ量を減らすことができる。このため、接続部の配置パターンに依存して電荷蓄積部で信号電荷に重畳するノイズによる画像のムラを抑圧することができる。上述したように、本実施形態によれば、第1の基板201または第2の基板202の主面内における接続部203の位置言い換えると、接続部203が第1の基板201または第2の基板202と接続する領域の位置と画素29の位置との関係に応じて、画素信号を読み出して出力する画素29の順番を制御し、接続部203に相対的に近い画素29から優先的に画素信号を読み出して出力することで、信号電荷に重畳するノイズ量が多い電荷蓄積部が信号電荷を保持する時間を短くすることができる。したがって、接続部203の配置パターンに依存した電荷蓄積部の特性の変化に起因するノイズによる画像のムラを抑圧し、高品質な画像を撮像することができる。また、接続部203と画素29との距離に応じて、優先して画素信号を読み出して出力する画素29を決めることが可能となるので、接続部203と画素29との距離によって変化するノイズによる画像のムラを抑圧し、高品質な画像を撮像することができる。第2の実施形態次に、本発明の第2の実施形態を説明する。本実施形態による撮像装置の構成は、第1の実施形態による撮像装置の構成と同様である。撮像素子21の駆動方法については、転送動作期間内の駆動方法のみが異なり、他は第1の実施形態で説明した駆動方法と同様である。本実施形態では、各光電変換素子に蓄積された信号電荷量が比較され、その信号電荷量に応じて、信号電荷の転送先となる電荷蓄積部が決定される。より具体的には、光電変換素子に蓄積される信号電荷量が多く、SN比の高い上画素が判別され、その上画素の光電変換素子に蓄積された信号電荷が、接続部203に近く、信号電荷にノイズが重畳しやすい下画素の電荷蓄積部に転送される。例えば、上画素Rrの光電変換素子に蓄積された信号電荷量が、他の上画素Gr,Bb,Gbの光電変換素子に蓄積された信号電荷量よりも多い場合には、上画素Rrで発生した信号電荷が、接続部203に近い第1の画素群に属する下画素M11に転送される。SN比の高い信号を、ノイズの重畳しやすい電荷蓄積部に保持し、SN比の低い信号を、ノイズの重畳しにくい電荷蓄積部に保持することによって、全体の画質が劣化するのを最小限に抑えることが可能となる。信号電荷の転送先となる電荷蓄積部は、撮影前に実施する予備撮影で取得された画像信号に基づいて選択される。予備撮影は、撮影本撮影を行う被写体と同一の被写体または所定の被写体例えば、白色被写体等を対象に行われる。例えば、静止画を撮影する場合、画像処理部3の第1画像処理部3aは、予備撮影で取得された画像信号の平均値を、カラーフィルタの各色に対応する色信号毎に算出する。図12aは、予備撮影で撮影した画像内の各画素の出力データ値を示している。図12aでは、上画素に対応して出力データ値が示されている。第1画像処理部3aは、上画素Gr,Gbに対応する下画素M11,M22から出力されたG信号、上画素Rrに対応する下画素M12から出力されたR信号、上画素Bbに対応する下画素M21から出力されたB信号のそれぞれの出力データ値の平均値を算出する。図12bは平均値の算出結果を示している。図12bに示すように、G信号の平均値は3548、R信号の平均値は6556、B信号の平均値は3046である。この場合、R信号の平均値が最も大きくなるので、撮影時には、上画素Rrの光電変換素子PD_Rrに蓄積された信号電荷が、第1の画素群に属する下画素M11の電荷蓄積部FD1に転送される。第1画像処理部3aは、上記の算出結果をカメラ制御部12へ出力する。カメラ制御部12は、算出結果に基づいて、撮影時に各上画素の光電変換素子に蓄積された信号電荷の転送先となる下画素の電荷蓄積部を選択し、選択結果に応じた指令を駆動制御部9に与える。なお、動画を撮影する場合には、画像処理部3の第2画像処理部3bが上記と同様の計算を行う。図13は、転送動作期間における駆動制御パルスを示している。図13は、上記のようにR信号の平均値が最も大きくなった場合の例である。図13を用いて、転送動作期間における撮像素子21の動作を説明する。まず、サンプルホールドトランジスタMsh2のゲート端子にサンプルホールドパルスφSH2が印加されることで、サンプルホールドトランジスタMsh2がオンとなり、電荷蓄積部FD2が信号電荷の転送先として選択される。同時に、FDリセットトランジスタMr_FD2のゲート端子にFDリセットパルスφRES_FD2が印加されることで、FDリセットトランジスタMr_FD2がオンとなり、電荷蓄積部FD2がリセットされる。その後、転送トランジスタMtx1のゲート端子に転送パルスφTX1が印加されることで、転送トランジスタMtx1がオンとなり、上画素Gr内の光電変換素子PD_Gr内の信号電荷が下画素M12内の電荷蓄積部FD2に転送され、保持される。同様にして、転送パルスφTX2,φTX3,φTX4、FDリセットパルスφRES_FD1,φRES_FD3,φRES_FD4、サンプルホールドパルスφSH2,φSH3,φSH4が順次印加されることで、光電変換素子PD_Rr,PD_Bb,PD_Gb内の信号電荷が、それぞれ電荷蓄積部FD1,FD3,FD4に転送され、保持される。上記の動作が共有画素群内の4つの上画素内の全ての光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbについて完了すると、転送動作期間が終了し、読み出し動作期間の動作が行われる。図13に示す駆動方法により、前述したように、上画素Rrの光電変換素子PD_Rrに蓄積された信号電荷を、第1の画素群に属する下画素M11の電荷蓄積部FD1に転送することが可能となる。図14は、B信号の平均値が最も大きくなった場合の転送動作期間における駆動制御パルスを示している。図14を用いて、転送動作期間における撮像素子21の動作を説明する。まず、サンプルホールドトランジスタMsh3のゲート端子にサンプルホールドパルスφSH3が印加されることで、サンプルホールドトランジスタMsh3がオンとなり、電荷蓄積部FD3が信号電荷の転送先として選択される。同時に、FDリセットトランジスタMr_FD3のゲート端子にFDリセットパルスφRES_FD3が印加されることで、FDリセットトランジスタMr_FD3がオンとなり、電荷蓄積部FD3がリセットされる。その後、転送トランジスタMtx1のゲート端子に転送パルスφTX1が印加されることで、転送トランジスタMtx1がオンとなり、上画素Gr内の光電変換素子PD_Gr内の信号電荷が下画素M21内の電荷蓄積部FD3に転送され、保持される。同様にして、転送パルスφTX2,φTX3,φTX4、FDリセットパルスφRES_FD2,φRES_FD1,φRES_FD4、サンプルホールドパルスφSH2,φSH1,φSH4が順次印加されることで、光電変換素子PD_Rr,PD_Bb,PD_Gb内の信号電荷が、それぞれ電荷蓄積部FD2,FD1,FD4に転送され、保持される。上記の動作が共有画素群内の4つの上画素内の全ての光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbについて完了すると、転送動作期間が終了し、読み出し動作期間の動作が行われる。図14に示す駆動方法により、上画素Bbの光電変換素子PD_Bbに蓄積された信号電荷を、第1の画素群に属する下画素M11の電荷蓄積部FD1に転送することが可能となる。G信号の平均値が最も大きくなった場合の動作は、図9に示した動作と同様である。この場合、図9に示す駆動方法により、上画素Grの光電変換素子PD_Grに蓄積された信号電荷を、第1の画素群に属する下画素M11の電荷蓄積部FD1に転送することが可能となる。上述したように、本実施形態によれば、予備撮影時の信号量に応じて、撮影時の光電変換素子に蓄積された信号電荷の転送先となる電荷蓄積部を選択することによって、信号量の相対的に大きい光電変換素子に蓄積された信号電荷を、接続部203に近い第1の画素群に属する画素29の電荷蓄積部に転送し、信号量の相対的に小さい光電変換素子に蓄積された信号電荷を、接続部203から遠い第2の画素群に属する画素29の電荷蓄積部に転送することが可能となる。つまり、接続部203に近い第1の画素群に属する画素29の電荷蓄積部に蓄積された信号電荷に特にノイズが多く重畳する場合であっても、ノイズの影響を受けやすい、信号量の少ない信号電荷を、接続部203から遠い画素29の電荷蓄積部に転送することが可能となる。このように、信号量が大きいSN比の大きい信号電荷を、接続部203に近い第1の画素群に属する画素29の電荷蓄積部に転送して蓄積し、信号量の小さいSN比の小さい信号電荷を、接続部203から遠い第2の画素群に属する画素29の電荷蓄積部に転送して蓄積することで、接続部203の配置パターンに依存した電荷蓄積部の特性の変化に起因するノイズによる画像のムラを抑圧し、高品質な画像を撮像することができる。第3の実施形態次に、本発明の第3の実施形態を説明する。本実施形態による撮像装置の構成は、第1の実施形態による撮像装置の構成と同様である。本実施形態では、間引き画像の生成時に画素信号を読み出す画素の選択方法を説明する。間引き画像は、動画撮影時や、画像サイズの小さい静止画の撮影時等に生成される画像であり、一部の画素のみから出力された画素信号で構成される画像である。カメラ制御部12は、画像サイズの大きい静止画の撮影を行うモードで撮像装置が動作する場合には第1の実施形態で説明した駆動方法に従って撮像素子21を駆動するように駆動制御部9を制御し、間引き画像を生成するモードで撮像装置が動作する場合には本実施形態で説明する駆動方法に従って撮像素子21を駆動するように駆動制御部9を制御する。モードの切替は、例えばカメラ操作部11を介して入力されるユーザの指示に基づいてカメラ制御部12によって行われる。図15は、間引き画像の生成時に画素信号を読み出して出力する画素出力対象画素を示す。図15では、画素29から出力される画素信号の元となる信号電荷を蓄積する光電変換素子を有する上画素が示されている。4つの上画素300が、画素信号を読み出して出力する画素に対応する上画素である。全ての上画素300は、第2の画素群に属する画素であり、各上画素300に最も近い接続部Bu1~Bu4からほぼ等距離にある。本実施形態では、接続部203からほぼ等距離だけ離れた画素29のみから画素信号を読み出して出力することによって、撮像素子21から出力される画像信号に含まれる、接続部203と画素29との位置関係に依存したノイズをほぼ均一にすることが可能となる。間引き画像の生成時に、接続部203から所定距離以上離れている画素29のみから画素信号を読み出して出力してもよい。あるいは、間引き画像の生成時に、接続部203から所定距離以上離れている画素29であって第2の画素群に属する画素29のみから画素信号を読み出して出力してもよい。次に、本実施形態における撮像素子21の駆動方法を説明する。図16は、本実施形態におけるPDリセット期間、露光期間、転送動作期間の撮像素子21の動作を示している。図16は、上から順に共有画素群内の上画素Gr、下画素M11、上画素Rr、下画素M12、上画素Bb、下画素M21、上画素Gb、下画素M22のそれぞれの駆動制御パルス、および共有画素群共通の駆動制御パルスを表している。リセットの開始から信号電荷の転送動作が終了するまでの動作は、各共有画素群S1~S4で共通のタイミングで行われる。つまり、共有画素群S1において図16に示す動作が行われるのと同時に、他の共有画素群S2~S4においても図16に示す動作が行われる。本実施形態では、上画素Grの光電変換素子PD_Grに蓄積された信号電荷に基づく画素信号は出力されない。したがって、PDリセット期間における光電変換素子PD_Grのリセットおよび転送動作期間における光電変換素子PD_Grからの信号電荷の転送は行われない。PDリセット期間では、上画素Grのリセット動作は行われず、上画素Rr,Bb,Gbの順で光電変換素子PD_Rr,PD_Bb,PD_Gbのリセットが行われる。まず、PDリセットトランジスタMr_PDのゲート端子にPDリセットパルスφRES_PDが印加されるとともに転送トランジスタMtx2のゲート端子に転送パルスφTX2が印加されることで、PDリセットトランジスタMr_PDおよび転送トランジスタMtx2がオンとなり、上画素Rrの光電変換素子PD_Rrがリセットされる。同様にして、転送パルスφTX3,φTX4、PDリセットパルスφRES_PDが順次印加されることで、上画素Bb,Gbの光電変換素子PD_Bb,PD_Gbがリセットされる。転送パルスφTX2~φTX4およびPDリセットパルスφRES_PDの印加が解除されると、露光が開始され、光電変換素子PD_Rr,PD_Bb,PD_Gbに対する信号電荷の蓄積が開始される。上記の動作が共有画素群内の3つの上画素内の光電変換素子PD_Rr,PD_Bb,PD_Gbについて完了すると、PDリセット期間が終了する。露光開始後、所定の時間が経過すると、転送動作期間の動作が行われる。次に、転送動作期間の動作を説明する。転送動作期間では、前述したように、上画素Grの光電変換素子PD_Grからの信号電荷の転送は行われない。まず、サンプルホールドトランジスタMsh2のゲート端子にサンプルホールドパルスφSH2が印加されることで、サンプルホールドトランジスタMsh2がオンとなり、電荷蓄積部FD2が信号電荷の転送先として選択される。同時に、FDリセットトランジスタMr_FD2のゲート端子にFDリセットパルスφRES_FD2が印加されることで、FDリセットトランジスタMr_FD2がオンとなり、電荷蓄積部FD2がリセットされる。その後、転送トランジスタMtx2のゲート端子に転送パルスφTX2が印加されることで、転送トランジスタMtx2がオンとなり、上画素Rr内の光電変換素子PD_Rr内の信号電荷が下画素M12内の電荷蓄積部FD2に転送され、保持される。同様にして、転送パルスφTX3,φTX4、FDリセットパルスφRES_FD3,φRES_FD4、サンプルホールドパルスφSH3,φSH4が順次印加されることで、光電変換素子PD_Bb,PD_Gb内の信号電荷が、それぞれ電荷蓄積部FD3,FD4に転送され、保持される。上記の動作が共有画素群内の3つの上画素内の光電変換素子PD_Rr,PD_Bb,PD_Gbについて完了すると、転送動作期間が終了し、読み出し動作期間の動作が行われる。次に、図17を用いて、読み出し動作期間の動作を説明する。図17は、上から順に1行目、2行目、3行目、4行目に配置された下画素の駆動制御パルスを表している。読み出し動作期間の動作は、行毎に共通の動作となる。図17中のFDリセットパルスφRES_FD1~φRES_FD4の後についた括弧の中の符号は、それぞれ、FDリセットパルスφRES_FD1~φRES_FD4を印加する共有画素群を示している。たとえば、φRES_FD2S1は、共有画素群S1内のFDリセットトランジスタMr_FD2に印加するFDリセットパルスを表す。読み出し動作期間では、共有画素群S1とS2の駆動タイミングは同じであり、共有画素群S3とS4の駆動タイミングは同じなので、図17中では共有画素群S2とS4の駆動タイミングの記載は省略する。読み出し動作期間では、間引き画像の生成時に画素信号を読み出す画素29がある1行目、2行目、4行目の画素29から読み出しが行われ、間引き画像の生成時に画素信号を読み出す画素29がない3行目の画素29から読み出しは行われない。まず、共有画素群S1,S2のそれぞれの1行目の選択トランジスタMse1,Mse2のゲート端子に選択パルスφSEL1が印加されることで、選択トランジスタMse1,Mse2がオンとなり、1行目に配置された下画素M11,M12が選択される。これにより、共有画素群S1,S2内にある電荷蓄積部FD1,FD2の信号電荷に基づく光信号が垂直信号線VTLに出力され、CDS回路25でサンプリングされる。その後、共有画素群S1,S2それぞれの1行目のFDリセットトランジスタMr_FD1,Mr_FD2のゲート端子にFDリセットパルスφRES_FD1S1,φRES_FD2S1,φRES_FD1S2,φRES_FD2S2が印加されることで、FDリセットトランジスタMr_FD1,Mr_FD2がオンとなり、共有画素群S1,S2内の電荷蓄積部FD1,FD2がリセットされる。1行目の選択トランジスタMse1,Mse2がオンであるため、リセット時の電荷蓄積部FD1,FD2の信号電荷に基づくリセット信号が垂直信号線VTLに出力され、CDS回路25でサンプリングされる。CDS回路25は、サンプリングした光信号とリセット信号の差分をとった信号を水平走査回路27に出力する。水平走査回路27は、共有画素群S2において、上画素Rrから転送された信号電荷を保持している下画素M12から出力された画素信号のみをA/D変換器22へ出力する。1行目の読み出しが完了すると、2行目の読み出しが開始される。まず、共有画素群S1,S2のそれぞれの2行目の選択トランジスタMse3,Mse4のゲート端子に選択パルスφSEL2が印加されることで、選択トランジスタMse3,Mse4がオンとなり、2行目に配置された下画素M21,M22が選択される。これにより、共有画素群S1,S2内にある電荷蓄積部FD3,FD4の信号電荷に基づく光信号が垂直信号線VTLに出力され、CDS回路25でサンプリングされる。その後、共有画素群S1,S2それぞれの2行目のFDリセットトランジスタMr_FD3,Mr_FD4のゲート端子にFDリセットパルスφRES_FD3S1,φRES_FD4S1,φRES_FD3S2,φRES_FD4S2が印加されることで、FDリセットトランジスタMr_FD3,Mr_FD4がオンとなり、共有画素群S1,S2内の電荷蓄積部FD3,FD4がリセットされる。2行目の選択トランジスタMse3,Mse4がオンであるため、リセット時の電荷蓄積部FD3,FD4の信号電荷に基づくリセット信号が垂直信号線VTLに出力され、CDS回路25でサンプリングされる。CDS回路25は、サンプリングした光信号とリセット信号の差分をとった信号を水平走査回路27に出力する。水平走査回路27は、共有画素群S1において、上画素Gbから転送された信号電荷を保持している下画素M22から出力された画素信号のみをA/D変換器22へ出力する。2行目の読み出しが完了すると、4行目の読み出しが開始される。前述したように、3行目の読み出しは行われない。まず、共有画素群S3,S4のそれぞれの4行目の選択トランジスタMse3,Mse4のゲート端子に選択パルスφSEL4が印加されることで、選択トランジスタMse3,Mse4がオンとなり、4行目に配置された下画素M21,M22が選択される。これにより、共有画素群S3,S4内にある電荷蓄積部FD3,FD4の信号電荷に基づく光信号が垂直信号線VTLに出力され、CDS回路25でサンプリングされる。その後、共有画素群S3,S4それぞれの4行目のFDリセットトランジスタMr_FD3,Mr_FD4のゲート端子にFDリセットパルスφRES_FD3S3,φRES_FD4S3,φRES_FD3S4,φRES_FD4S4が印加されることで、FDリセットトランジスタMr_FD3,Mr_FD4がオンとなり、共有画素群S3,S4内の電荷蓄積部FD3,FD4がリセットされる。4行目の選択トランジスタMse3,Mse4がオンであるため、リセット時の電荷蓄積部FD3,FD4の信号電荷に基づくリセット信号が垂直信号線VTLに出力され、CDS回路25でサンプリングされる。CDS回路25は、サンプリングした光信号とリセット信号の差分をとった信号を水平走査回路27に出力する。水平走査回路27は、共有画素群S3において、上画素Bbから転送された信号電荷を保持している下画素M21から出力された画素信号と、共有画素群S4において、上画素Gbから転送された信号電荷を保持している下画素M22から出力された画素信号のみをA/D変換器22へ出力する。4行目について読み出しが完了すると、読み出し動作期間が終了する。上述したように、本実施形態によれば、間引き画像の生成時には、接続部203からの距離がほぼ同一である画素29を選択し、その画素29のみから画素信号を読み出して出力することで、接続部203と画素29との位置関係に依存して、光電変換素子で発生する暗電流や、電荷蓄積部に保持する時間内に発生するノイズなどが変化する場合であっても、読み出した画素信号に重畳するノイズ量をほぼ一定にすることが可能となる。したがって、接続部203の配置パターンに依存した電荷蓄積部と光電変換部の特性の変化に起因するノイズによる画像のムラを抑圧し、高品質な画像を撮像することができる。変形例次に、上述した第1~第3の実施形態の変形例を説明する。図18は、1つの共有画素群の回路構成の他の例を示している。図18には、第1の基板201内の画素部21-1内の共有画素群の回路構成と、第2の基板202内の画素部21-2内の共有画素群の回路構成とが示されている。これら両者は接続部203によって電気的に接続されている。第1の基板201側の共有画素群は、画素部21-1内の上画素Gr,Rr,Bb,Gbと、FDリセットトランジスタMr_FDと、電荷蓄積部FDと、増幅トランジスタMa1と、電流源IDD1とで構成されている。上画素Gr,Rr,Bb,Gbは、それぞれ光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbと、転送トランジスタMtx1~Mtx4とを備えている。FDリセットトランジスタMr_FD、電荷蓄積部FD、増幅トランジスタMa1、および電流源IDD1は、4つの上画素Gr,Rr,Bb,Bbで共有されている。光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbの一端は接地されている。転送トランジスタMtx1~Mtx4のドレイン端子は光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbの他端に接続されている。転送トランジスタMtx1~Mtx4のゲート端子は垂直走査回路26に接続されており、転送パルスφTX1~φTX4が供給される。FDリセットトランジスタMr_FDのドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタMr_FDのソース端子は転送トランジスタMtx1~Mtx4のソース端子に接続されている。FDリセットトランジスタMr_FDのゲート端子は垂直走査回路26に接続されており、リセットパルスφRES1が供給される。電荷蓄積部FDの一端は転送トランジスタMtx1~Mtx4のソース端子に接続されており、電荷蓄積部FDの他端は接地されている。増幅トランジスタMa1のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタMa1の入力部であるゲート端子は転送トランジスタMtx1~Mtx4のソース端子に接続されている。電流源IDD1の一端は増幅トランジスタMa1のソース端子に接続されており、電流源IDD1の他端は接地されている。一例として、ドレイン端子が増幅トランジスタMa1のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路26に接続されたトランジスタで電流源IDD1を構成してもよい。第2の基板202側の共有画素群は、画素部21-2内のクランプ容量Cclと、下画素M11,M12,M21,M22とで構成されている。下画素M11,M12,M21,M22は、それぞれサンプルホールドトランジスタMsh1~Msh4と、メモリリセットトランジスタMr_MEM1~Mr_MEM4と、アナログメモリMEM1~MEM4と、増幅トランジスタMa2-1~Ma2-4と、選択トランジスタMse1~Mse4とを備えている。クランプ容量Cclは、4つの下画素M11,M12,M21,M22で共有されている。クランプ容量Cclの一端は、接続部203を介して増幅トランジスタMa1のソース端子に接続されている。サンプルホールドトランジスタMsh1~Msh4のドレイン端子はクランプ容量Cclの他端に接続されている。サンプルホールドトランジスタMsh1~Msh4のゲート端子は垂直走査回路26に接続されており、サンプルホールドパルスφSH1~φSH4が供給される。メモリリセットトランジスタMr_MEM1~Mr_MEM4のドレイン端子は電源電圧VDDに接続されており、メモリリセットトランジスタMr_MEM1~Mr_MEM4のソース端子はサンプルホールドトランジスタMsh1~Msh4のソース端子に接続されている。メモリリセットトランジスタMr_MEM1~Mr_MEM4のゲート端子は垂直走査回路26に接続されており、メモリリセットパルスφRES2-1~φRES2-4が供給される。アナログメモリMEM1~MEM4の一端はサンプルホールドトランジスタMsh1~Msh4のソース端子に接続されており、アナログメモリMEM1~MEM4の他端は接地されている。増幅トランジスタMa2-1~Ma2-4のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタMa2-1~Ma2-4の入力部を構成するゲート端子はサンプルホールドトランジスタMsh1~Msh4のソース端子に接続されている。選択トランジスタMse1~Mse4のドレイン端子は増幅トランジスタMa2-1~Ma2-4のソース端子に接続されており、選択トランジスタMse1~Mse4のソース端子は垂直信号線VTLに接続されている。奇数行目の選択トランジスタMse1,Mse2のゲート端子は垂直走査回路26に接続されており、選択パルスφSEL2n-1が供給される。偶数行目の選択トランジスタMse3,Mse4のゲート端子は垂直走査回路26に接続されており、選択パルスφSEL2nが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成発生し、生成発生した信号電荷を保持蓄積する。転送トランジスタMtx1~Mtx4は、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbに蓄積された信号電荷を電荷蓄積部FDに転送するトランジスタである。転送トランジスタMtx1~Mtx4のオン/オフは、垂直走査回路26からの転送パルスφTX1~φTX4によって制御される。電荷蓄積部FDは、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbから転送された信号電荷を一時的に保持蓄積する浮遊拡散容量である。FDリセットトランジスタMr_FDは、電荷蓄積部FDをリセットするトランジスタである。FDリセットトランジスタMr_FDのオン/オフは、垂直走査回路26からのリセットパルスφRES1によって制御される。FDリセットトランジスタMr_FDと転送トランジスタMtx1~Mtx4を同時にオンにすることによって、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbをリセットすることも可能である。増幅トランジスタMa1は、ゲート端子に入力される、電荷蓄積部FDに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源IDD1は、増幅トランジスタMa1の負荷として機能し、増幅トランジスタMa1を駆動する電流を増幅トランジスタMa1に供給する。増幅トランジスタMa1と電流源IDD1はソースフォロワ回路を構成する。クランプ容量Cclは、増幅トランジスタMa1から出力される増幅信号の電圧レベルをクランプ固定する容量である。サンプルホールドトランジスタMsh1~Msh4は、クランプ容量Cclの他端の電圧レベルをサンプルホールドし、アナログメモリMEM1~MEM4に蓄積するトランジスタである。サンプルホールドトランジスタMsh1~Msh4のオン/オフは、垂直走査回路26からのサンプルホールドパルスφSH1~SH4によって制御される。メモリリセットトランジスタMr_MEM1~Mr_MEM4は、アナログメモリMEM1~MEM4をリセットするトランジスタである。メモリリセットトランジスタMr_MEM1~Mr_MEM4のオン/オフは、垂直走査回路26からのメモリリセットパルスφRES2-1~φRES2-4によって制御される。アナログメモリMEM1~MEM4は、サンプルホールドトランジスタMsh1~Msh4によってサンプルホールドされたアナログ信号を保持蓄積する。アナログメモリMEM1~MEM4の容量は、電荷蓄積部FDの容量よりも大きな容量に設定される。アナログメモリMEM1~MEM4には、単位面積当たりのリーク電流暗電流の少ない容量であるMIMMetalInsulatorMetal容量やMOSMetalOxideSemiconductor容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。増幅トランジスタMa2-1~Ma2-4は、ゲート端子に入力される、アナログメモリMEM1~MEM4に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。増幅トランジスタMa2-1~Ma2-4と、垂直信号線VTLに接続された電流源図示せずとはソースフォロワ回路を構成する。選択トランジスタMse1~Mse4は、下画素M11,M12,M21,M22を選択し、増幅トランジスタMa1~Ma4の出力を垂直信号線VTLに伝えるトランジスタである。選択トランジスタMse1~Mse4のオン/オフは、垂直走査回路26からの選択パルスφSEL2n-1,φSEL2nによって制御される。光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbのリセットおよび電荷蓄積部FDのリセットが終了した後、光電変換素子PD_Gr,PD_Rr,PD_Bb,PD_Gbに蓄積された信号電荷が電荷蓄積部FDに転送される。さらに、電荷蓄積部FDに蓄積された信号電荷に基づく信号がアナログメモリMEM1~MEM4に転送され、蓄積される。アナログメモリMEM1~MEM4に蓄積された信号電荷に基づく光信号と、アナログメモリMEM1~MEM4をリセットしたときのリセット信号とが、増幅トランジスタMa2-1~Ma2-4および選択トランジスタMse1~Mse4を介して垂直信号線VTLに出力される。以下では、光電変換素子PD_Grに蓄積された信号電荷が電荷蓄積部FDに転送され、その信号電荷に基づく信号がアナログメモリMEM1に転送される場合のアナログメモリMEM1の一端の電位の変化について説明する。アナログメモリMEM2~MEM4の一端の電位の変化についても同様である。電荷蓄積部FDのリセットが終了した後に光電変換素子PD_Grから電荷蓄積部FDに信号電荷が転送されることによる電荷蓄積部FDの一端の電位の変化をΔVfd、増幅トランジスタMa1のゲインをα1とすると、光電変換素子PD_Grから電荷蓄積部FDに信号電荷が転送されることによる増幅トランジスタMa1のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。アナログメモリMEM1とサンプルホールドトランジスタMsh1の合計のゲインをα2とすると、光電変換素子PD_Grから電荷蓄積部FDに信号電荷が転送された後のサンプルホールドトランジスタMsh1のサンプルホールドによるアナログメモリMEM1の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。ΔVfdは、信号電荷の転送による電荷蓄積部FDの一端の電位の変化量であり、電荷蓄積部FDをリセットすることにより発生するリセットノイズを含んでいない。したがって、サンプルホールドトランジスタMsh1がサンプルホールドを行うことによって、第1の基板201で発生するノイズの影響を低減することができる。アナログメモリMEM1のリセットが終了した時点のアナログメモリMEM1の一端の電位は電源電圧VDDであるため、光電変換素子PD_Grから電荷蓄積部FDに信号電荷が転送された後、サンプルホールドトランジスタMsh1によってサンプルホールドされたアナログメモリMEM1の一端の電位Vmemは以下の1式となる。1式において、ΔVmem0、ΔVfd0である。Vmem=VDDΔVmem=VDDα1×α2×ΔVfd1また、α2は以下の2式となる。2式において、CLはクランプ容量Cclの容量値であり、CSHはアナログメモリMEM1の容量値である。ゲインの低下をより小さくするため、クランプ容量Cclの容量値CLはアナログメモリMEM1の容量値CSHよりも大きいことがより望ましい。CDS回路25は、1式に示した電位Vmemに基づく光信号と、アナログメモリをリセットしたときのアナログメモリMEM1の一端の電位に基づくリセット信号との差分をとった差分信号を生成する。この差分信号は、1式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子PD_Grに蓄積された信号電荷が電荷蓄積部FDに転送された直後の電荷蓄積部FDの一端の電位と、電荷蓄積部FDの一端がリセットされた直後の電荷蓄積部FDの電位との差分ΔVfdに基づく信号である。したがって、アナログメモリMEM1をリセットすることによるノイズ成分と、電荷蓄積部FDをリセットすることによるノイズ成分とを抑圧した、光電変換素子PD_Grに蓄積された信号電荷に基づく信号成分を得ることができる。図18に示した共有画素群に対して、第1の実施形態で説明した駆動方法により、画素信号を読み出して出力する画素の順番を制御することが可能である。また、第2の実施形態で説明した駆動方法により、予備撮影時の信号量に応じて、撮影時の光電変換素子に蓄積された信号電荷の転送先となる電荷蓄積部を選択することが可能である。また、第3の実施形態で説明した駆動方法により、間引き画像の生成時には、接続部203からの距離がほぼ同一である画素29を選択し、その画素29のみから画素信号を読み出して出力することが可能である。次に、他の変形例を説明する。図19は、撮像素子21の画素部24内の画素29の数を4×4の16画素よりも多くした場合の接続部203の位置と、間引き画像の生成時に画素信号が読み出される画素29の位置とを模式的に示している。図19は、1水平方向×16垂直方向の16画素で1つの共有画素群が構成される例に対応している。図19に示すように、接続部203は、隣接する画素29の両方にまたがるように形成されていてもよい。画素29Aは、間引き画像の生成時に画素信号が読み出される画素である。図19に示す例では、画素29Aは、周辺の接続部203のほぼ中間に位置している。例えば、画素29A1は接続部203A,203Bのほぼ中間に位置している。上記の他に、以下の変形を施すことが可能である。例えば、上記の各実施形態では、2×2の4画素で1つの共有画素群を構成しているが、他の構成、例えば4×2の8画素で1つの共有画素群を構成してもよい。また、上記の各実施形態では、1つの共有画素群の中で1つの画素29のみが第1の画素群に属しているが、1つの共有画素群の中で複数の画素29が第1の画素群に属していてもよい。また、第3の実施形態では、間引き画像の生成時に第2の画素群に属する画素29のみから画素信号を読み出して出力しているが、第1の画素群に属する画素29のみから画素信号を読み出して出力することでも、接続部203の配置パターンに依存したノイズによる画像のムラを抑圧することが可能である。本発明に係る出力回路は例えば選択トランジスタMse1,Mse2,Mse3,Mse4に対応する。本発明に係る出力制御回路は例えば垂直走査回路26、水平走査回路27に対応する。本発明に係る信号蓄積回路は例えば電荷蓄積部FD1,FD2,FD3,FD4、アナログメモリMEM1,MEM2,MEM3,MEM4に対応する。本発明に係る転送回路は例えばサンプルホールドトランジスタMsh1,Msh2,Msh3,Msh4に対応する。本発明に係る増幅回路増幅トランジスタは例えば増幅トランジスタMa1,Ma2,Ma3,Ma4に対応する。本発明に係るノイズ低減回路は例えばクランプ容量CclおよびサンプルホールドトランジスタMsh1,Msh2,Msh3,Msh4トランジスタに対応する。本発明に係る第1のリセット回路は例えば転送トランジスタMtx1,Mtx2,Mtx3,Mtx4、FDリセットトランジスタMr_FDに対応する。本発明に係る第2のリセット回路は例えばFDリセットトランジスタMr_FDに対応する。本発明に係る信号転送回路は例えば転送トランジスタMtx1,Mtx2,Mtx3,Mtx4に対応する。本発明に係る第2の増幅回路は例えば増幅トランジスタMa2-1,Ma2-2,Ma2-3,Ma2-4に対応する。本発明に係る第3のリセット回路は例えばメモリリセットトランジスタMr_MEM1,Mr_MEM2,Mr_MEM3,Mr_MEM4に対応する。本発明に係る決定回路は例えばカメラ制御部12に対応する。本発明に係る選択回路は例えば画像処理部3、カメラ制御部12に対応する。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第1の基板と第2の基板に相当する。例えば、本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第1の基板に含まれる光電変換手段と、前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第2の基板に含まれる出力手段と、を有し、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続され、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御する出力制御手段をさらに備えることを特徴とする固体撮像装置。であってもよい。例えば、本発明の一態様に係る撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、前記画素は、前記第1の基板に含まれる光電変換手段と、前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第2の基板に含まれる出力手段と、を有し、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続され、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御する出力制御手段をさらに備えることを特徴とする撮像装置。であってもよい。上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体DVD媒体,ハードディスク媒体、メモリ媒体など、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム例えば、サーバとクライアント端末を含むシステムなど、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、複数の画素を備え、当該画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されており、前記接続部は、前記第1の基板上または前記第2の基板上の接続領域で前記第1の基板または前記第2の基板と接続されている固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、前記第1の基板に含まれる光電変換素子で信号を発生するモジュールと、前記光電変換素子で発生し、前記接続部を経由した信号を、前記第2の基板に含まれる出力回路を介して前記画素から出力するモジュールと、を含み、前記接続領域の位置と前記画素の位置との関係に応じて、信号を出力する前記画素の順番を制御するプログラムコードが記録されたコンピュータプログラムプロダクト。であってもよい。上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。ここで、コンピュータは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリRAMのように、一定時間プログラムを保持しているものも含むものとする。また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する伝送媒体は、インターネット等のネットワーク通信網や電話回線等の通信回線通信線のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル差分プログラムであってもよい。以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、1または複数の機能を実行するために、1つの部品を複数の部品と置き換えてもよいし、複数の部品を1つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。請求項において~のための手段のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズプラスファンクションの限定を含むものと解してはならない。本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。"