"SnZn及びO、又はSnGaZn及びOを主たる構成元素としており、前記構成元素の組成比をSnGaZn=abcとした場合、前記組成比が、ab=2、且つ1≦a≦2、且つ1≦c≦11/2、且つc≧-7b/411/4を満たす酸化物半導体薄膜を基板上に成膜する成膜工程と、前記成膜工程後、酸化性雰囲気中で100°C以上300°C未満の熱処理を施す熱処理工程と、を有する酸化物半導体薄膜の製造方法。前記基板は、樹脂基板であり、前記熱処理工程では、前記熱処理温度を100°C以上200°C以下とする、請求項1に記載の酸化物半導体薄膜の製造方法。前記熱処理工程では、前記酸化物半導体薄膜の周囲の相対湿度を50以下とする、請求項1又は請求項2に記載の酸化物半導体薄膜の製造方法。前記成膜工程では、前記酸化物半導体薄膜を、スパッタリングによって成膜する、請求項1~請求項3の何れか1項に記載の酸化物半導体薄膜の製造方法。前記成膜工程では、前記酸化物半導体薄膜を、非晶質となる温度領域で成膜する、請求項1~請求項4の何れか1項に記載の酸化物半導体薄膜の製造方法。前記熱処理工程後の酸化物半導体薄膜は、昇温脱離ガス分析により水分子として観測される脱離ガスが2.8×1020個/cm3以下である、請求項1~請求項5の何れか1項に記載の酸化物半導体薄膜の製造方法。請求項1~請求項6の何れか1項に記載の酸化物半導体薄膜の製造方法により製造した酸化物半導体薄膜を活性層として有する、電界効果型トランジスタ。請求項7に記載の電界効果型トランジスタを備えた表示装置。請求項7に記載の電界効果型トランジスタを備えたセンサ。しかしながら、低温アニールでは酸化物半導体薄膜中の水分を十分に除去することが出来ないため、膜面内において均一な水分量とすることは困難となる。具体的には、特に大面積のデバイスをアニールする際に中心部分と、中心から離れた部分で数度アニール温度が異なっただけで膜中水分量が不均一となる。又、複数のデバイスをアニールする際に、各デバイスの熱源からの距離や、ヒーターとの接触状態にわずかな違いがあった際にもアニール温度が数度ずれる可能性があり、そうなった場合にはやはり膜中水分量の不均一が生じてしまう。膜中水分量が不均一となることは即ち、面内において特性バラツキが生じるということに他ならない。加えて低温アニールの際に膜中水分の脱離に伴う急激な低抵抗化が起こるため、半導体膜として用いるためのプロセスマージンが極めて狭いという問題があった。また、低温アニール時の温度バラツキによって、抵抗率が大きく変化するため、狙った抵抗率を有する酸化物半導体薄膜を得るのが難しいという問題があった。そして、このような問題を解決するためには、酸化物半導体薄膜中の水分量を極めて低くすればよいと考えられる。そこで、酸化物半導体薄膜中の水分量を極めて低くする手段としては、酸化物半導体薄膜を成膜する際の成膜室内の水分圧を極めて低くする方法や、特許文献1のように、成膜後に高温で熱処理することで膜中水分を追い出すことが考えられる。しかしながら、電気特性のバラツキが起こらない程度まで成膜室内の水分圧を低くすることは極めて困難であり、真空成膜装置コストも高くなり、生産性が低くなる。加えてフレキシブルディスプレイに用いるために樹脂基板上に酸化物半導体薄膜を形成する場合には、樹脂基板から水分が脱離するため、成膜室内の水分圧を極めて低くすることはほとんど不可能である。また、酸化物半導体薄膜の成膜後に高温300°C以上で熱処理する手法は、製造コストが向上するばかりではなく、基板や電極材料、絶縁膜材料の材料選択の幅を著しく低下させる。特に、上述したように近年注目が集まっている樹脂基板上に酸化物TFTを形成したフレキシブルデバイスを得るには、樹脂基板の耐熱性が低いため、300°C以上の熱処理は困難となる。本発明は上記事実に鑑みてなされたものであり、SGZO系酸化物半導体薄膜において、低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を明らかとし、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適したSGZO系酸化物半導体薄膜の製造方法を提供することを目的とするものである。また、本発明は面内における特性バラツキの少ない電界効果型トランジスタ、電界効果型トランジスタを備えた表示装置及びセンサを提供することを目的とするものである。本発明の上記課題は下記の手段によって解決された。<1>SnZn及びO、又はSnGaZn及びOを主たる構成元素としており、前記構成元素の組成比をSnGaZn=abcとした場合、前記組成比が、ab=2、且つ1≦a≦2、且つ1≦c≦11/2、且つc≧-7b/411/4を満たす酸化物半導体薄膜を基板上に成膜する成膜工程と、前記成膜工程後、酸化性雰囲気中で100°C以上300°C未満の熱処理を施す熱処理工程と、を有する酸化物半導体薄膜の製造方法。<2>前記基板は、樹脂基板であり、前記熱処理工程では、前記熱処理温度を100°C以上200°C以下とする、<1>に記載の酸化物半導体薄膜の製造方法。<3>前記熱処理工程では、前記酸化物半導体薄膜の周囲の相対湿度を50以下とする、<1>又は<2>に記載の酸化物半導体薄膜の製造方法。<4>前記成膜工程では、前記酸化物半導体薄膜を、スパッタリングによって成膜する、<1>~<3>の何れか1つに記載の酸化物半導体薄膜の製造方法。<5>前記成膜工程では、前記酸化物半導体薄膜を、非晶質となる温度領域で成膜する、<1>~<4>の何れか1つに記載の酸化物半導体薄膜の製造方法。<6>前記熱処理工程後の酸化物半導体薄膜は、昇温脱離ガス分析により水分子として観測される脱離ガスが2.8×1020個/cm3以下である、<1>~<5>の何れか1つに記載の酸化物半導体薄膜の製造方法。<7><1>~<6>の何れか1つに記載の酸化物半導体薄膜の製造方法により製造した酸化物半導体薄膜を活性層として有する、電界効果型トランジスタ。<8><7>に記載の電界効果型トランジスタを備えた表示装置。<9><7>に記載の電界効果型トランジスタを備えたセンサ。本発明によれば、SGZO系酸化物半導体薄膜において、低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を明らかとし、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適したSGZO系酸化物半導体薄膜の製造方法を提供することができる。また、本発明は面内における特性バラツキの少ない電界効果型トランジスタ、電界効果型トランジスタを備えた表示装置及びセンサを提供することができる。以下、添付の図面を参照しながら、本発明の実施形態に係る酸化物半導体薄膜の製造方法、電界効果型トランジスタ、表示装置及びセンサについて具体的に説明する。なお、図中、同一又は対応する機能を有する部材構成要素には同じ符号を付して適宜説明を省略する。1.酸化物半導体薄膜の製造方法本発明の実施形態に係る酸化物半導体薄膜の製造方法は、SnZn及びO、又はSnGaZn及びOを主たる構成元素としており、前記構成元素の組成比をSnGaZn=abcとした場合、前記組成比が、ab=2、且つ1≦a≦2、且つ1≦c≦11/2、且つc≧-7b/411/4を満たす酸化物半導体薄膜を基板上に成膜する成膜工程と、前記成膜工程後、酸化性雰囲気中で100°C以上300°C未満の熱処理を施す熱処理工程と、を有する。ここで、主たる構成元素とは、全構成元素に対するSn、Ga、Zn及びOの合計割合が98以上であることを意味する。また、酸化性雰囲気とは、酸素、オゾン、又は、酸素ラジカル等の少なくとも一種を含む雰囲気を意味する。また、薄膜とは、1nm以上10μm以下程度をいうものとする。本発明の実施形態に係る酸化物半導体薄膜の具体的な製造方法を説明する。成膜工程酸化物半導体薄膜の成膜には、例えばスパッタ法を用いることができる。成膜工程において、SnZn及びO、又はSnGaZn及びOを主たる構成元素としており、組成比が、ab=2、且つ1≦a≦2、且つ1≦c≦11/2、且つc≧-7b/411/4を満たす酸化物半導体薄膜を成膜する方法としては、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等が挙げられる。これらの中でも、SnZn及びO、又はSnGaZn及びOを主たる構成元素とする酸化物の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法PLD法が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、RFマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。スパッタリング法を用いて成膜する方法としては、成膜したSGZO膜中のSnGaZn組成比が上記範囲となるような複合酸化物ターゲットの単独スパッタであってもよく、Sn、Ga、Zn、または、これらの酸化物若しくはこれらの複合酸化物ターゲットを組み合わせて用いた共スパッタであってもよい。共スパッタの場合は、ターゲットに投入する電力比を調整することにより組成比を調整する。成膜する酸化物半導体薄膜は、非晶質であることが好ましい。成膜時で非晶質であれば、熱処理工程で300°C未満の低温アニールを施しても、非晶質状態が維持される。そして、非晶質膜であれば大面積にわたって均一な膜を形成し易く、多結晶のような粒界が存在しないため素子特性のバラツキを抑えることが容易である。なお、酸化物半導体薄膜が非晶質であるかどうかは、X線回折測定により確認することが出来る。即ちX線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体薄膜は非晶質であると判断することが出来る。スパッタリング法での成膜における成膜条件は、例えば、成膜時の成膜室内の圧力を0.4Pa、成膜室内の酸素分圧を5×10-4Paにして行う。上記組成範囲の酸化物半導体薄膜は、成膜後の抵抗率と低温アニール後の抵抗率が同等となるため、成膜時の酸素分圧を調整することにより、低温アニール後の抵抗率を任意に選択することが可能となる。酸化物半導体薄膜の抵抗率は、一般的に半導体として振舞う抵抗率であればよいが、特には、活性領域とする観点から、室温20°Cでの抵抗率が、1Ωcm以上1×106Ωcm以下であるのが好ましい。そこで、得られる膜の抵抗率導電率を制御するために、成膜時の成膜室内の酸素分圧を任意に制御する。なお、成膜時の酸素分圧は、5×10-3Pa以下で、所望の組成および成膜時の成膜室内の圧力に応じて制御する。成膜室内の酸素分圧を制御する手法としては、成膜室内に導入するO2ガス量を変化させる方法であってもよく、酸素ラジカルやオゾンガスの導入量を変化させる方法であってもよい。酸素分圧を高くすれば、酸化物半導体薄膜の導電率を低下抵抗率を上昇させることができ、酸素分圧を低くすれば、膜中の酸素欠陥を増加させて酸化物半導体薄膜の導電率を上昇抵抗率を低下させることができる。なお、酸素ガス導入を停止させた場合でも抵抗が高い場合には、H2やN2等の還元性ガスを導入し、さらに膜中の酸素欠陥を増加させてもよい。また、本実施形態の抵抗率は、4端子法によって測定電流源:Keithley社製ソースメジャーユニットSMU237、電圧計:Keithley社製ナノボルトメータ2182Aを使用、一部は2端子法により測定した値である。次に、成膜中の基板温度は、基板に応じて任意に選択してもよいが、フレキシブル基板例えば樹脂基板を用いる場合には基板温度はより室温に近いことが好ましい。例えば、300°C未満であることが好ましく、200°C以下であることがより好ましい。また、上述したように成膜した酸化物半導体薄膜が、非晶質となる温度領域にすることが好ましい。例えば、600°C未満であることが好ましく、500°C以下であることがより好ましい。スパッタリング法での成膜における成膜条件としては、他に、成膜時の成膜室内の水の分圧を1×10-5Pa以下とすることが好ましい。スパッタリング法では、PLD法などに比べて成膜室内に存在し得るOHがプラズマでOH-に励起されて、不安定となり、膜中の陽イオンに結合し易くなるため、成膜室の水の分圧が膜に対して与える影響が大きいからである。成膜直後の酸化物半導体薄膜は、急激な低抵抗化を抑制するために、昇温脱離ガス分析により水分子として観測される脱離ガスが4.2×1020個/cm3以下であることが好ましい。熱処理工程酸化物半導体薄膜の成膜後は、TFT特性閾値シフトなどを改善するため、熱処理ポストアニール工程を行う。アニール温度は、100°C以上300°C未満とする。薄膜を形成する基板として、樹脂基板等の耐熱性の低い可撓性基板を用いる場合には、100°C以上200°C以下とすることが好ましい。100°C以上であれば、熱処理の効果を十分に発揮させることができる。300°C未満であれば、膜中の酸素欠損量を変化させることがないため、アニール前後での膜の抵抗率変化が小さくなる。200°C以下であれば耐熱性の低い樹脂基板への適用が容易となる。なお、アニール温度を100°C以上300°C未満とすると、酸化物半導体薄膜が非晶質である場合、その非晶質を維持できる。アニール時間に特に限定はないが、膜温度が均一になるのに要する時間等を考慮し、少なくとも10分以上保持することが好ましい。アニール中の雰囲気は、酸化性雰囲気とする。特に大気中のアニールであれば生産コストも低いため好ましい。還元性雰囲気中でアニールを行うと、酸化物半導体中の酸素が抜け、余剰キャリアが発生し、アニール工程前後での抵抗率の変化量が増大しやすくなり電気特性バラツキが起こりやすいため好ましくない。また、アニール中の酸化物半導体薄膜の周囲の相対湿度は、50以下とすることが好ましく、30以下とすることがより好ましい。本実施形態のポイントはSGZO系酸化物半導体薄膜において、低温アニール時の抵抗率変化が極めて小さい組成領域を見出したことにある。すなわち、上記組成範囲で成膜されたSGZO膜は、低温アニール時の低抵抗化加熱に伴い低抵抗化すると共に、降温時にその低抵抗化した抵抗率が維持される状態がほとんど起こらず、低温アニール前後で抵抗率の変化量が非常に小さい。低温アニール前後で抵抗率変化量が小さく、アニール温度の違いによる影響をほとんど受けないということは、成膜時に任意の抵抗率を有するSGZO膜を成膜さえしてしまえば、アニール温度を精密に制御することなく、アニール後に所望の抵抗率を有するSGZO膜を得ることが出来ることを意味し、電気特性の設計が容易となる。また、特に大面積デバイスを形成する際に、大面積に均一なアニール温度で熱処理を施すことは非常に困難だが、アニール温度を精密に制御する必要がないため、比較的簡便なアニール装置で均一な電気特性を有する酸化物半導体薄膜を得ることができる。低温アニールでデバイスが形成可能であるために、製造コストを低減させることができると共に、耐熱性の低い樹脂基板等への形成も可能となるため、フレキシブルデバイスへの応用が容易となる。以上の通り、本発明の実施形態に係るSGZO系酸化物半導体薄膜の製造方法によれば、作製コストを抑制することでき、低温アニール後における電気的な特性の面内均一性が非常に高い酸化物半導体薄膜を得ることができ、このような半導体薄膜は大面積デバイスに適用されるTFTの活性層として有用である。2.TFT本発明の実施形態に係るTFTは、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。そして、本発明の実施形態に係るTFTでは、活性層として上述の酸化物半導体薄膜が用いられる。TFTの素子構造としては、ゲート電極の位置に基づいた、いわゆる逆スタガ構造ボトムゲート型とも呼ばれる及びスタガ構造トップゲート型とも呼ばれるのいずれの態様であってもよい。また、活性層とソース電極及びドレイン電極適宜、ソースドレイン電極という。との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。なお、トップゲート型とは、ゲート絶縁膜の上側にゲート電極が配置され、ゲート絶縁膜の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁膜の下側にゲート電極が配置され、ゲート絶縁膜の上側に活性層が形成された形態である。また、ボトムコンタクト型とは、ソースドレイン電極が活性層よりも先に形成されて活性層の下面がソースドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソースドレイン電極よりも先に形成されて活性層の上面がソースドレイン電極に接触する形態である。図1Aは、本発明の実施形態に係るTFTであって、トップゲート構造でトップコンタクト型のTFTの一例を示す模式図である。図1Aに示すTFT10では、基板12の一方の主面上に活性層14として上述の酸化物半導体薄膜が積層されている。そして、この活性層14上にソース電極16及びドレイン電極18が互いに離間して設置され、更にこれらの上にゲート絶縁膜20と、ゲート電極22とが順に積層されている。図1Bは、本発明の実施形態に係るTFTであって、トップゲート構造でボトムコンタクト型のTFTの一例を示す模式図である。図1Bに示すTFT30では、基板12の一方の主面上にソース電極16及びドレイン電極18が互いに離間して設置されている。そして、活性層14として上述の酸化物半導体薄膜と、ゲート絶縁膜20と、ゲート電極22と、が順に積層されている。図1Cは、本発明の実施形態に係るTFTであって、ボトムゲート構造でトップコンタクト型のTFTの一例を示す模式図である。図1Cに示すTFT40では、基板12の一方の主面上にゲート電極22と、ゲート絶縁膜20と、活性層14として上述の酸化物半導体薄膜と、が順に積層されている。そして、この活性層14の表面上にソース電極16及びドレイン電極18が互いに離間して設置されている。図1Dは、本発明の実施形態に係るTFTであって、ボトムゲート構造でボトムコンタクト型のTFTの一例を示す模式図である。図1Dに示すTFT50では、基板12の一方の主面上にゲート電極22と、ゲート絶縁膜20と、が順に積層されている。そして、このゲート絶縁膜20の表面上にソース電極16及びドレイン電極18が互いに離間して設置され、更にこれらの上に、活性層14として上述の酸化物半導体薄膜が積層されている。なお、本実施形態に係るTFTは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層上に保護層や基板上に絶縁層等を備える構成であってもよい。以下、各構成要素について詳述する。なお、代表例として図1Aに示すトップゲート構造でトップコンタクト型のTFT10を製造する場合について具体的に説明するが、本発明は他の形態のTFTを製造する場合についても同様に適用することができる。<TFTの詳細構成>-基板-まず、TFT10を形成するための基板12を用意する。基板12の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することが出来る。基板12の構造は単層構造であってもよいし、積層構造であってもよい。基板12の材質としては特に限定はなく、例えばガラス、YSZイットリウム安定化ジルコニウム等の無機基板、樹脂基板や、その複合材料等を用いることが出来る。中でも軽量である点、可撓性を有する点から樹脂基板やその複合材料が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂基板、酸化珪素粒子との複合プラスチック材料、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子等との複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフェレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも1回の接合界面を有する積層プラスチック材料、無機層と有機層を交互に積層することで、少なくとも1回以上の接合界面を有するバリア性能を有する複合材料、ステンレス基板或いはステンレスと異種金属を積層した金属多層基板、アルミニウム基板或いは表面に酸化処理例えば陽極酸化処理を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることが出来る。また、樹脂基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。また、本発明における基板12の厚みに特に制限はないが、50μm以上1000μm以下が好ましく、50μm以上500μm以下であることがより好ましい。基板12の厚みが50μm以上であると、基板12自体の平坦性がより向上する。また、基板12の厚みが500μm以下であると、基板12自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。-活性層-次に、基板12上に、トランジスタとして主に活性層14を形成する。活性層14としては、上述した本発明の実施形態に係る酸化物半導体薄膜が用いられる。すなわち、SnZn及びO、又はSnGaZn及びOを主たる構成元素としており、前記構成元素の組成比をSnGaZn=abcとした場合、前記組成比が、ab=2、且つ1≦a≦2、且つ1≦c≦11/2、且つc≧-7b/411/4を満たす酸化物半導体薄膜である。活性層14の膜厚は、特に限定されないが、薄膜の平坦性及び成膜時間の観点から5nm以上150nm以下であることが好ましい。活性層14となる酸化物半導体薄膜の成膜は、上述のようにスパッタリング法等により成膜する。酸化物半導体薄膜の成膜後は、デバイスに応じて当該薄膜をパターンニングして、活性層14を形成する。パターンニングはフォトリソグラフィー及びエッチングにより行うことが出来る。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、又は燐酸、硝酸及び酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。また、活性層14上にはソースドレイン電極エッチング時に活性層14を保護するための保護膜があってもよい。保護膜は活性層14と連続で成膜してもよいし、活性層14のパターンニング後に形成してもよい。-ソースドレイン電極-活性層14の上にソースドレイン電極1618を形成するための導電膜を形成する。ソースドレイン電極は高い導電性を有するものを用い、例えばAlMoCrTaTiAuAu等の金属、Al-Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫ITO、酸化亜鉛インジウムIZO等の金属酸化物導電膜等を用いて形成することが出来る。ソースドレイン電極1618としてはこれらの導電膜を単層構造又は2層以上の積層構造として用いることが出来る。ソースドレイン電極1618の形成は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。成膜する導電膜の膜厚は、成膜性やエッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、10nm以上1000nm以下とすることが好ましく、50nm以上500nm以下とすることがより好ましい。次いで、成膜した導電膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ソース電極及びドレイン電極1820を形成する。この際、ソースドレイン電極1618に接続する配線を同時にパターンニングすることが好ましい。-ゲート絶縁膜-ソースドレイン電極1618及び配線を形成した後、ゲート絶縁膜20を形成する。ゲート絶縁膜20は、高い絶縁性を有するものが好ましく、例えばSiO2SiNxSiONAl2O3Y2O3Ta2O5HfO2等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。ゲート絶縁膜20は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。次に、ゲート絶縁膜20は、必要に応じて、フォトリソグラフィー及びエッチングによって所定の形状にパターンニングを行う。なお、ゲート絶縁膜20は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜の厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜は材質にもよるが、ゲート絶縁膜の厚みは10nm以上10μm以下が好ましく、50nm以上1000nm以下がより好ましく、100nm以上400nm以下が特に好ましい。-ゲート電極-ゲート絶縁膜20を形成した後、ゲート電極22を形成する。ゲート電極22は、高い導電性を有するものを用い、例えばAlMoCrTaTiAuAu等の金属、Al-Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫ITO、酸化亜鉛インジウムIZO等の金属酸化物導電膜等を用いて形成することが出来る。ゲート電極22としては、これらの導電膜を単層構造又は2層以上の積層構造として用いることが出来る。ゲート電極22は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。成膜する導電膜の膜厚は成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、10nm以上1000nm以下とすることが好ましく、50nm以上500nm以下とすることがより好ましい。成膜後、導電膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ゲート電極22を形成する。この際、ゲート電極22及びゲート配線を同時にパターンニングすることが好ましい。-熱処理工程ポストアニール-ゲート電極22パターンニング後に熱処理ポストアニール処理を施す。ポストアニール処理は活性層14の成膜後であれば、特に手順は限定せず、酸化物半導体成膜直後に行ってもよいし、電極、絶縁膜の成膜、パターンニングが全て終わった後に行ってもよい。なお、このポストアニール工程は、既述の酸化物半導体薄膜の製造における熱処理工程に他ならない。以上の手順により、図1Aに示すTFT10を作製することができる。2.応用以上で説明した本実施形態のTFTの用途には特に限定はないが、例えば電気光学装置における駆動素子、特に大面積デバイスに用いる場合に好適である。更に実施形態のTFTは、樹脂基板を用いた低温プロセスで作製可能なデバイスに特に好適であり、X線センサなどの各種センサ、MEMSとして、好適に用いられるものである。3.電気光学装置及びセンサ本実施形態の電気光学装置又はセンサは、前述の本発明の薄膜トランジスタを備えて構成される。電気光学装置の例としては、表示装置例えば液晶表示装置、有機EL表示装置、無機EL表示装置、等がある。センサの例としては、CCDChargeCoupledDevice又はCMOSComplementaryMetalOxideSemiconductor等のイメージセンサや、X線センサ等が好適である。本実施形態のTFTを用いた電気光学装置およびセンサは、いずれも特性の面内均一性が高い。なお、ここで言う特性とは、電気光学装置表示装置の場合には表示特性、センサの場合には感度特性である。以下、本実施形態によって製造される薄膜トランジスタを備えた電気光学装置又はセンサの代表例として、液晶表示装置、有機EL表示装置、X線センサについて説明する。4.液晶表示装置図2に、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示し、図3にその電気配線の概略構成図を示す。図2に示すように、本実施形態の液晶表示装置100は、図1Aに示したトップゲート構造でトップコンタクト型のTFT10と、TFT10のパッシベーション層102で保護されたゲート電極22上に画素下部電極104およびその対向上部電極106で挟まれた液晶層108と、各画素に対応させて異なる色を発色させるためのRGBカラーフィルタ110とを備え、TFT10の基板12側およびRGBカラーフィルタ110上にそれぞれ偏光板112a、112bを備えた構成である。また、図3に示すように、本実施形態の液晶表示装置100は、互いに平行な複数のゲート配線112と、該ゲート配線112と交差する、互いに平行なデータ配線114とを備えている。ここでゲート配線112とデータ配線114は電気的に絶縁されている。ゲート配線112とデータ配線114との交差部付近に、TFT10が備えられている。TFT10のゲート電極22は、ゲート配線112に接続されており、TFT10のソース電極16はデータ配線114に接続されている。また、TFT10のドレイン電極18はゲート絶縁膜20に設けられたコンタクトホール116を介してコンタクトホール116に導電体が埋め込まれて画素下部電極104に接続されている。この画素下部電極104は、接地された対向上部電極106とともにキャパシタ118を構成している。図2に示した本実施形態の液晶装置においては、トップゲート構造のTFT10を備えるものとしたが、本発明の表示装置である液晶装置において用いられるTFTはトップゲート構造に限定されることなく、ボトムゲート構造のTFTであってもよい。本実施形態のTFTは面内均一性、安定性および信頼性が非常に高いことから、液晶表示装置における大画面化に適している。また、本発明の薄膜トランジスタは、低温でのアニール処理によって十分な特性を有するものを作製することができるため、基板としては樹脂基板プラスチック基板を用いることができ、大面積で均一、安定かつフレキシブルな液晶表示装置を提供することができる。5.有機EL表示装置図4に、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機EL表示装置について、その一部分の概略断面図を示し、図5に電気配線の概略構成図を示す。有機EL表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の2種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を1本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。本実施形態のアクティブマトリックス方式の有機EL表示装置200は、図1Aに示したトップゲート構造のTFT10が、パッシベーション層202を備えた基板12上に、駆動用TFT204およびスイッチング用TFT206として備えられ、該TFT204および206上に下部電極208および上部電極210に挟まれた有機発光層212からなる有機EL発光素子214を備え、上面もパッシベーション層216により保護された構成となっている。また、図5に示すように、本実施形態の有機EL表示装置200は、互いに平行な複数のゲート配線220と、該ゲート配線220と交差する、互いに平行なデータ配線222および駆動配線224とを備えている。ここで、ゲート配線220とデータ配線222、駆動配線224とは電気的に絶縁されている。スイッチング用TFT10bのゲート電極22は、ゲート配線220に接続されており、スイッチング用TFT10bのソース電極16はデータ配線222に接続されている。また、スイッチング用TFT10bのドレイン電極18は駆動用TFT10のゲート電極22に接続されるとともに、キャパシタ226を用いることで駆動用TFT10aをオン状態に保つ。駆動用TFT10aのソース電極16は駆動配線224に接続され、ドレイン電極18は有機EL発光素子214に接続される。図4に示した本実施形態の有機EL装置においては、トップゲート構造のTFT10aおよび10bを備えるものとしたが、本発明の表示装置である有機EL装置において用いられるTFTは、トップゲート構造に限定されることなく、ボトムゲート構造のTFTであってもよい。本発明により製造されるTFTは、面内均一性、安定性、信頼性が非常に高いことから、大画面の有機EL表示装置の製造に適している。また、低温でのアニール処理によって十分な特性を有するTFTを作製することができるため、基板としては樹脂基板プラスチック基板を用いることができる。従って、本発明によれば、大面積で均一、安定なフレキシブルな有機EL表示装置を提供することができる。なお、図4に示した有機EL表示装置において、上部電極210を透明電極としてトップエミッション型としてもよいし、下部電極208およびTFTの各電極を透明電極とすることによりボトムエミッション型としてもよい。6.X線センサ図6に、本発明のセンサの一実施形態であるX線センサについて、その一部分の概略断面図を示し、図7にその電気配線の概略構成図を示す。図6は、より具体的にはX線センサアレイの一部を拡大した概略断面図である。本実施形態のX線センサ300は基板12上に形成されたTFT10およびキャパシタ310と、キャパシタ310上に形成された電荷収集用電極302と、X線変換層304と、上部電極306とを備えて構成される。TFT10上にはパッシベーション膜308が設けられている。キャパシタ310は、キャパシタ用下部電極312とキャパシタ用上部電極314とで絶縁膜316を挟んだ構造となっている。キャパシタ用上部電極314は絶縁膜316に設けられたコンタクトホール318を介し、TFT10のソース電極16およびドレイン電極18のいずれか一方図6においてはドレイン電極18と接続されている。電荷収集用電極302は、キャパシタ310におけるキャパシタ用上部電極314上に設けられており、キャパシタ用上部電極314に接している。X線変換層304はアモルファスセレンからなる層であり、TFT10およびキャパシタ310を覆うように設けられている。上部電極306はX線変換層304上に設けられており、X線変換層304に接している。図7に示すように、本実施形態のX線センサ300は、互いに平行な複数のゲート配線320と、ゲート配線320と交差する、互いに平行な複数のデータ配線322とを備えている。ここでゲート配線320とデータ配線322は電気的に絶縁されている。ゲート配線320とデータ配線322との交差部付近に、TFT10が備えられている。TFT10のゲート電極22は、ゲート配線320に接続されており、TFT10のソース電極16はデータ配線322に接続されている。また、TFT10のドレイン電極18は電荷収集用電極302に接続されており、さらにこの電荷収集用電極302は、キャパシタ310に接続されている。本実施形態のX線センサ300において、X線は図6中、上部上部電極306側から照射され、X線変換層304で電子-正孔対を生成する。このX線変換層304に上部電極306によって高電界を印加しておくことにより、生成した電荷はキャパシタ310に蓄積され、TFT10を順次走査することによって読み出される。本実施形態のX線センサ300は、面内均一性の高い、信頼性に優れたTFT10を備えるため、均一性に優れた画像を得ることができる。なお、図6に示した本実施形態のX線センサにおいては、トップゲート構造のTFTを備えるものとしたが、本発明のセンサにおいて用いられるTFTはトップゲート構造に限定されることなく、ボトムゲート構造のTFTであってもよい。以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。酸化物半導体薄膜について実施例、比較例の各試料を作成し電気特性の測定を行った。また、本発明の組成範囲の酸化物半導体薄膜を備えたTFTの実施例を作製し、TFT特性の評価を行った。<検証実験1:Sn-Ga比を変えたSGZO膜のインサイチュウInsitu電気測定>Sn、Ga組成比の異なる酸化物半導体薄膜を用い、この基板500上に酸化物半導体薄膜502を後記各実施例、比較例の条件でスパッタ成膜して作製した。成膜の際にメタルマスクを用い、1inch角の基板500上に3mm×9mmのパターン状の酸化物半導体薄膜502を成膜した図8参照。成膜はIn2O3ターゲット、Ga2O3ターゲット、ZnOターゲットを用いた共スパッタにより行い、組成比の調整は各ターゲットに投入する電力比を変化させることで行った。また、各領域の膜厚調整は成膜時間の調整により行った。得られた酸化物半導体薄膜502上に電極504をスパッタにより成膜した。電極504はTiとAuとの積層膜からなるものとした。具体的に、酸化物半導体薄膜502上に、Tiを10nm成膜後、Auを40nm成膜して電極504とした。電極成膜においてもメタルマスクを用いてパターン成膜を行うことにより、4端子電極を形成した図9参照。実施例1実施例1として、以下のスパッタ成膜条件で酸化物半導体薄膜としてのSGZO膜を成膜した。カチオン組成比SnGaZn=1.01.01.0膜厚50nm成膜室到達真空度6×10-6Pa成膜時圧力44×10-1PaAr流量30sccmO2流量0.12sccm比較例1~2として、実施例1とカチオン組成比が異なるSGZO膜を作製した。なお、カチオン組成比が変化すると膜の初期抵抗率が変化してしまい、キャリア量比較が困難となるため、成膜時の酸素流量を調整し、膜の初期抵抗率が103~105Ωcmの範囲内に収まるようにした。ここで、初期抵抗率初期値とは、熱処理前の室温20°Cでの抵抗率である。各実施例、比較例の成膜条件として、カチオン組成比および酸素流量O2流量を以下に示す。既述の通り、成膜はIn2O3ターゲット、Ga2O3ターゲット、ZnOターゲットを用いた共スパッタにより行い、各組成比となるように、各ターゲットに投入する電力比を変化させて行った。他の条件は実施例1と同様とした。比較例1比較例1における酸化物半導体薄膜の成膜条件は以下の通りである。カチオン組成比SnGaZn=1.250.751.0O2流量0.2sccm比較例2比較例2における酸化物半導体薄膜の成膜条件は以下の通りである。カチオン組成比SnGaZn=1.50.51.0O2流量0.3sccm抵抗率の温度変化測定上記3種の試料について、雰囲気を制御でき、且つ熱処理をしながら電気抵抗測定が可能な装置4端子法によって測定電流源:Keithley社製ソースメジャーユニットSMU237、電圧計:Keithley社製ナノボルトメータ2182Aを使用、一部は2端子法により測定した値である。にセットし、昇温降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はAr:160sccm、O2:40sccmとし、10°C/minで200°Cまで昇温、200°Cで10分保持後、炉冷で室温まで冷却を行った。図10は、実施例1及び比較例12の昇温降温過程での温度と抵抗率の関係を示す図である。比較的Sn組成比の小さな実施例1については昇温降温過程後に膜の抵抗率は初期値に戻ること初期値と同等が確認されたのに対して、比較的Sn組成比の大きな比較例12については昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は高くなることはなく、200°Cでの抵抗率を維持しながら戻ってくることが確認された。ここで言うところの低抵抗化とは、熱処理前の初期抵抗率ρに対して熱処理後の室温まで戻した際の抵抗率が0.1ρ未満になっていることを意味する。また、熱処理前の初期抵抗率ρに対して熱処理後の、室温まで戻した際の抵抗率が0.1ρ以上10ρ以下である場合、その熱処理前後での抵抗率は同等であると定義する。また、SnGa組成比の異なる膜を熱処理する過程において、脱離するガスにどのような違いがあるかについて昇温脱離ガス質量分析装置を用いた評価を行った。即ち、ポストアニール時の電気特性の振る舞いが組成比によって異なる要因がどこにあるのかを明らかとする実験を行った。試料は実施例1及び比較例1の組成の材料を、Si基板上に各々100nmずつ成膜した試料を用いた。装置としては電子科学株式会社製昇温脱離ガス分析装置EMD-WA1000Sを用い、ステージ温度を室温から800°Cまで1°C/secの昇温レートで上昇させて、その際の脱離ガスの違いを評価した。M/z=2~199までの質量を有する脱離ガスについて評価したところ、脱離ガス量に顕著な差が出たのは水に起因するM/z=18H2O及び17OHであることが明らかとなった。また、昇温脱離ガス分析によって試料から脱離する水分子はほぼ500°Cで脱離しきっているため、定量に用いた試料表面の温度範囲はRT~500°Cとした。図11は、SnGa組成比の異なるSGZO膜の昇温脱離ガス分析の測定結果を示す図である。図11から見てわかるとおり、Ga組成比が高い試料では試料から放出されるH2Oが減少することが確認された。上記結果から、図11で示した熱処理過程における振る舞いの違いは、膜中からの水の脱離に伴うキャリアの発生が要因であると考えられる。Ga組成比の高い試料においては、膜中水分量がそもそも少ないため、熱処理過程における水の脱離も少なく、膜中キャリア量も大きく変化しないため、熱処理過程後の膜の抵抗率はほぼ変わらず初期値に戻ってくるのに対して、Ga組成比が少なくSn組成比の高い試料においては、膜中に多量の水分を含むため、熱処理過程において水が多量に脱離し、キャリアが大量に発生するため、急激に低抵抗化が進み、加えて室温まで冷却しても低抵抗のまま保持される。実施例1及び比較例1の試料成膜後で熱処理前の全体の膜中水分量は上記TDS分析結果から各々、4.2×1020個/cm3、4.9×1020個/cm3であり、また、室温から200°Cまでの水分脱離量は、実施例1で1.4×1020個/cm3、比較例1で1.5×1020個/cm3であった。したがって、実施例1及び比較例1の試料の全体の膜中水分量から、室温から200°Cまでの水分脱離量を差し引いて、200°Cアニール後の膜中水分量は実施例1では2.8×1020個/cm3であり、比較例1では3.4×1020個/cm3であることがわかる。このことから、アニール後の膜中水分量が2.8×1020個/cm3以下となるようなSGZO膜を用いればアニールに伴う低抵抗化が抑えられることがわかる。次に、上記同様のTDS分析を比較例3としてのIn-Ga-Zn-OIGZO膜についても行った。比較例3比較例3における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例1と同様とした。カチオン組成比InGaZn=1.01.01.0O2流量0.15sccm図12は、実施例1及び比較例3の昇温降温過程での温度と抵抗率の関係を示す図である。また、図13は、実施例1のSGZO膜及び比較例3のIGZO膜における昇温脱離ガス分析の測定結果を示す図である。同じ111組成比であっても、IGZO膜に比べてSGZO膜は膜中の水分量が小さいことがわかるIGZO膜は51×1020個/cm3であった。即ち、IGZO膜に比べてSGZO膜は膜中に水分を取り込みづらく、アニール時の水分脱離に伴う電気特性の変化量が小さくなり、膜中水分量の違いによる特性バラツキが起こらず、再現性が高く、大面積に均一な特性を有する酸化物半導体薄膜が得易いことを意味している。<検証実験2:Zn組成比の異なるSGZO膜のIn-situ電気測定>次に、Zn組成比の異なるSGZO膜のポストアニール温度と電気特性の関係について評価を行った実施例2,実施例3,比較例4。実施例2,実施例3,比較例4では、実施例1と同様の手法でZn組成比の異なる試料を作製、評価を併せて行った。カチオン組成比が変化すると膜の初期抵抗値が変化してしまい比較が困難となるため、成膜時の酸素流量を任意に調整し、膜の初期抵抗率が100~105Ωcmの範囲内に収まるようにした。実施例2実施例2における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例1と同様とした。カチオン組成比SnGaZn=1.01.02.0O2流量0.12sccm実施例3実施例3における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例1と同様とした。カチオン組成比SnGaZn=1.01.05.5O2流量0.15sccm比較例4比較例4における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例1と同様とした。カチオン組成比SnGaZn=1.01.00O2流量0.12sccm上記3種の試料について、上述した装置を用い、昇温降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はAr:160sccm、O2:40sccmとし、10°C/minで200°Cまで昇温、200°Cで10分保持後、炉冷で室温まで冷却を行った。図14は、実施例123及び比較例4の昇温降温過程での温度と抵抗率の関係を示す図である。図14から、Znを全く含まない比較例4においては低抵抗化が起こり、Znを含む実施例123については昇温降温過程後に膜の抵抗率は初期値に戻ることが確認された。<検証実験3:SnGaZn組成比の異なるSGZO膜のIn-situ電気測定>SnGaZn組成比の異なるSGZO膜のポストアニール温度と電気特性の関係について、以下のような実施例4及び比較例5の試料を作製し、評価を行った。実施例4及び比較例5では、実施例1と同様の手法で試料を作製、評価を行った。カチオン組成比が変化すると膜の初期抵抗値が変化してしまい比較が困難となるため、成膜時の酸素流量を任意に調整し、膜の初期抵抗率が100~105Ωcmの範囲内に収まるようにした。実施例4実施例4における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例1と同様とした。カチオン組成比SnGaZn=2.005.5O2流量0.5sccm比較例5比較例5における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例1と同様とした。カチオン組成比SnGaZn=1.002.0O2流量1.0sccm上記2種の試料について、雰囲気を制御でき、且つ熱処理をしながら電気抵抗測定が可能な装置を用い、昇温降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はAr:160sccm、O2:40sccmとし、10°C/minで200°Cまで昇温、200°Cで10分保持後、炉冷で室温まで冷却を行った。図15は、実施例4及び比較例5の昇温降温過程での温度と抵抗率の関係を示す図である。比較例5に関しては低抵抗化が起こり、実施例4に関しては抵抗率が昇降温過程後に初期値に戻ることが確認された。<まとめ>以上の結果から、実施例1~4の組成比では満たし比較例1~5の組成比では除かれる条件、即ち、酸化物半導体薄膜がSnZn及びO、又はSnGaZn及びOを主たる構成元素としており、前記構成元素の組成比をSnGaZn=abcとした場合、前記組成比が、ab=2、且つ1≦a≦2、且つ1≦c≦11/2、且つc≧-7b/411/4を満たせば、熱処理後の膜の抵抗率が熱処理前の抵抗率と同等になることが明らかとなった。一方、比較例1~5については昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は熱処理前の値にはもどらず、熱処理前後の抵抗率が大きく変化していることが確認された。大面積の半導体薄膜を製造する場合、面内全域に亘って温度を均一に保つことは困難であり、一般にはアニールに際して面内に温度ムラが生じる。比較例1~5のように、温度上昇に伴い抵抗値が変化し、温度下降させた後に温度上昇前の抵抗値に戻らない場合、面内における温度ムラにより、面内に抵抗値のムラすなわち電気特性のムラが生じる。これに対して、実施例1~4のように、昇温降温過程において抵抗値に履歴がほとんどない場合には、アニール時に面内に温度ムラが生じても、面内の電気特性のムラに繋がることはなく、電気特性の面内均一性の高い半導体薄膜を得ることができるといえる。なお、上記検証実験1、2における各実施例および比較例におけるカチオン組成比は成膜後の膜の組成比を示すものである。成膜後の膜の組成比は、蛍光X線分析装置Panalytical製Axiosを用いて評価した。また、各例のいずれについても、X線回折測定の結果、結晶構造を示すピークが確認されず、いずれも非晶質であった。図16は、実施例1~4、比較例1~5比較例3は除くのSGZO膜の組成比を三元相図にプロットしたものである。三元相図中には、本実施形態で規定している組成範囲と、これまでに報告がなされているSGZOの組成比を規定した各参考文献1~3参考文献1:Appl.Phys.Lett.92222103、参考文献2:特開2007-123698、参考文献3:特表2006-528843及び上述した特許文献1について規定されている組成範囲とを併せて示している。図16中において、実施例1~4の組成比で囲まれる本実施形態のSGZO膜の組成範囲を範囲Aで示している。なお、この範囲Aは、上述した、条件式ab=2、且つ1≦a≦2、且つ1≦c≦11/2、且つc≧-7b/411/4によって表される。各参考文献及び特許文献においては、TFTとして用いた際の移動度やS値といった観点から様々な組成範囲の報告がなされているが、ポストアニールした際の電気特性安定性、膜中に水分量に関して最適な組成を検討した報告例はない。本実施例の詳細な研究の結果、特定の組成範囲Aが最適であることが明らかとなった。なお、この組成範囲Aには、特許文献1に記載の組成も入るが、特許文献1では、300°C以上の高温アニールをしているため、本発明と課題の前提が異なる。本実施形態では、300°C未満の低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を明らかとし、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適したSGZO系酸化物半導体薄膜の製造方法を提供することを目的とするものである。また、本発明は面内における特性バラツキの少ない電界効果型トランジスタ、電界効果型トランジスタを備えた表示装置及びセンサを提供することを目的とするものである。本発明者による詳細な研究の結果、特定の組成範囲A内のSGZO膜が、電気特性の安定性の観点からは最適であることが明らかとなった。この範囲Aとすることにより、膜中水分量が低減され、膜中水分量バラツキによる電気特性バラツキを極めて小さく抑えることができる。本実施形態の範囲Aの組成であれば、膜中水分量バラツキを抑える効果に加えて、高い移動度を示すためトランジスタの活性層として好適であることが明らかになった。<検証実験4:SGZO-TFT特性評価>各種組成の異なるSGZO膜を用いたTFT特性評価を行った。図17Aは実施例及び比較例のTFTの平面図であり、図17Bは図17Aに示すTFTのA-A線矢視断面図である。実施例TFT1実施例TFT1の簡易型TFT600は次のようにして作製した。図17に示すように、100nmの熱酸化膜602を表面に備えたp型Si1inch角の基板602上に実施例1の成膜条件にてSGZO膜604を50nm、3mm×4mmのパターン成膜を行った。続いて雰囲気を制御可能な電気炉にて、ポストアニール処理を施した。ポストアニール雰囲気はAr:160sccm、O2:40sccmとし、10°C/minで200°Cまで昇温、200°Cで10分保持後、炉冷で室温まで冷却を行った。その後、SGZO膜604上にソースドレイン電極608610をスパッタにより成膜した。ソースドレイン電極成膜はメタルマスクを用いたパターン成膜にて作製した。Tiを10nm成膜後、Auを40nm成膜したものをソースドレイン電極608610とした。ソースドレイン電極サイズは各々1mm角とし、電極間距離は0.2mmとした。実施例TFT2SGZO膜を実施例3の成膜条件にて成膜した以外は実施例TFT1と同様にしてTFTを作製した。実施例TFT3SGZO膜を実施例4の成膜条件にて成膜した以外は実施例TFT1と同様にしてTFTを作製した。上記で得られた各簡易型TFT600について、半導体パラメータアナライザー4156Cアジレントテクノロジー社製を用い、トランジスタ特性及び移動度μの測定を行った。Vg-Id特性の測定は、ドレイン電圧Vdを5Vに固定し、ゲート電圧Vgを-15V~40Vの範囲内で変化させ、各ゲート電圧Vgにおけるドレイン電流Idを測定することにより行った。図18は、実施例TFT1のVg-Id特性を示す図である。図19は、実施例TFT2のVg-Id特性を示す図である。図20は、実施例TFT3のVg-Id特性を示す図である。Off電流は全て10-10A以下であり、且つOn/Off比は~107の値が得られ、ノーマリオフ型で駆動し、低温形成で且つアモルファスシリコンに比べて十分高い移動度を有する良好なトランジスタ特性を示した。<検証実験5:SGZO-TFTとIGZO-TFTとの比較>次に、SGZO-TFTとIGZO-TFTとの比較について検証した。比較TFT1活性層としてのIGZO膜を比較例3の成膜条件にて成膜した以外は実施例TFT1と同様にして比較TFT1を作製した。そして、実施例TFT1のSGZO-TFTと比較TFT1のIGZO-TFTのVg-Id特性を比較した。その結果、実施例TFT1のSGZO-TFTはポストアニール前後で閾値シフトが1V以下であるのに対して、比較TFT1のIGZO-TFTでは10V程度の閾値シフトがあることを確認した。"