"支持基板と、前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、前記薄い半導体層の第1のエリアに配置された第1のトランジスタと、前記薄い半導体層の第2のエリアに配置された第2のトランジスタで構成される回路部と、を備え、前記第1のトランジスタは、前記第1のエリア内に互いに分離して配置されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる前記複数の単位能動領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、前記並列接続された複数のバイポーラトランジスタ素子を構成する前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、を含み、前記素子分離溝を前記能動領域から少なくとも1μm離間して設け、前記能動領域で生成される熱を前記単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、前記第2のトランジスタで構成される回路部は前記第2のエリアに配置され、前記第2のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から1μm以下の位置に配置された素子分離溝とを含み、前記第1のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第2バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする半導体集積回路装置。支持基板とこの支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層で構成される半導体基板上に、相対的に大電流動作を必要とする第1のバイポーラトランジスタと高速動作を必要とする第2のバイポーラトランジスタで構成される回路部を一体に集積した半導体集積回路装置であって、前記大電流動作を必要とする第1のバイポーラトランジスタは、前記半導体層内に互いに分離されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなり、前記単位能動領域のそれぞれにはエミッタの下方に配置された埋め込みコレクタ領域が隣接する他の単位能動領域の埋め込みコレクタから離間して配置されてなる複数の単位能動領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、前記並列接続された前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、を備えてなり、前記素子分離溝を前記能動領域から少なくとも1μm離間して設け、前記能動領域で生成される熱を前記単位能動領域のそれぞれを囲んで存在する半導体領域から外方に放熱させる構成を備えてなることを特徴とする半導体集積回路装置。前記薄い半導体層は前記支持基板から絶縁層を介して電気的に絶縁されてなり、前記単位能動領域のそれぞれは、コレクタ領域と、埋め込みコレクタ領域と、前記埋め込みコレクタ上に位置するベース領域とエミッタ領域と、前記埋め込みコレクタ領域に接続するコレクタ引出領域とを含み、前記第1バイポーラトランジスタにおいては、前記埋め込みコレクタ領域と前記素子分離溝は1μm乃至8μm離間して設けられてなり、前記第2バイポーラトランジスタにおいては、前記埋め込みコレクタ領域は前記素子分離溝に接して設けられてなる請求項1または2記載の半導体集積回路装置。前記第1トランジスタにおいて、前記素子絶縁溝は、前記行方向及び列方向に配置されてなる前記複数の単位能動領域の配列を取り囲んで配置されるが、前記複数の単位能動領域の間には存在しない構成の請求項1乃至3のいずれかに記載の半導体集積回路装置。前記単位能動領域のそれぞれが前記素子分離溝によって取り囲まれてなる構成の請求項1乃至3のいずれかに記載の半導体集積回路装置。前記第1トランジスタは出力バッファを構成し、前記第2のバイポーラトランジスタで構成される回路部は抵抗負荷を有するエミッタ接地増幅器を構成するものである請求項1乃至5のいずれかに記載の半導体集積回路装置。支持基板と、前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、前記薄い半導体層の第1のエリアに配置された第1のトランジスタと、前記薄い半導体層の第2のエリアに配置された第2のトランジスタで構成される回路部と、を備え、前記第1のトランジスタは、複数の単位領域が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる配列であって、前記単位領域のそれぞれが、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成された素子分離溝と、前記単位能動領域と前記素子分離溝の間に設けられた半導体領域とを備え、前記半導体領域は少なくとも前記行方向若しくは前記列方向において前記単位能動領域と前記素子分離溝の間に少なくとも1μmの空間を構成するように配置されてなる、前記複数の単位領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、を含み、前記能動領域で生成される熱が前記半導体領域からそれぞれ外方に放熱させる空間として構成されてなり、前記第2のトランジスタで構成される回路部は前記第2のエリアに配置され、前記第2のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から1μm以下の位置に配置された素子分離溝とを含み、前記第1のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第2バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする半導体集積回路装置。前記第1のトランジスタを構成する前記単位領域のそれぞれは、前記素子分離溝の全周において前記単位能動領域から少なくとも1μm離間して配置されてなる請求項7記載の半導体集積回路装置。前記第1のトランジスタを構成する前記単位領域のそれぞれは、前記素子分離溝は前記行方向若しくは前記列方向のいずれかの方向において前記単位能動領域から少なくとも1μm離間して配置されてなる請求項7記載の半導体集積回路装置。前記第2のトランジスタのそれぞれにおいて前記単位能動領域の全周において前記素子分離溝と接するように配置されてなる請求項7乃至9のいずれかに記載の半導体集積回路装置。前記第1のトランジスタを構成する前記単位能動領域と前記第2のトランジスタを構成する前記単位能動領域はともに実効的に同一サイズに構成されてなる請求項1乃至10のいずれかに記載の半導体集積回路装置。支持基板と、前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、前記薄い半導体層の第1のエリアに配置された第1のトランジスタで構成される回路部と、前記薄い半導体層の第2のエリアに配置された第2のトランジスタで構成される回路部と、を備え、前記第1のトランジスタは、バイポーラトランジスタ動作を行う能動領域と、前記能動領域を取り囲んで形成された素子分離溝と、前記能動領域と前記素子分離溝との間に配置された少なくとも1μm幅の半導体領域よりなる放熱空間で構成されてなり、前記第2のトランジスタは、バイポーラトランジスタ動作を行う能動領域と、前記能動領域を取り囲んで前記能動領域から1μm以下の位置に配置された素子分離溝で構成されてなり、前記第1のトランジスタで構成される回路部は相対的に大電流動作を必要とするエリアに配置され、前記第2のトランジスタで構成される回路部は高速動作を必要とするエリアに配置されたことを特徴とする半導体集積回路装置。前記第2のトランジスタのそれぞれにおいて前記能動領域の全周において前記素子分離溝と接するように配置されてなる請求項12記載の半導体集積回路装置。前記第1のトランジスタを構成する前記能動領域と前記第2のトランジスタを構成する前記能動領域はともに実効的に同一サイズに構成されてなる請求項12または13記載の半導体集積回路装置。上記従来技術においては、以下の課題があることを本願発明者等は見いだした。従来技術における単位バイポーラトランジスタの構造は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または前記最小レイアウト寸法に近い寸法で設計されており、前記単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、自己発熱効果の影響で特性劣化することがあることを見出した。また、単位バイポーラトランジスタを複数並列接続して用いた場合、周辺部に配置された単位バイポーラトランジスタよりも、中央部に配置された単位バイポーラトランジスタの方が発熱量が高くなり、各単位バイポーラトランジスタの接合部の温度バラツキがトランジスタの特性バラツキに影響を与えることを見出した。さらに、単位バイポーラトランジスタを複数並列接続して用いた場合において、各行方向にエミッタ配線を延在する場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタと、エミッタ配線抵抗の大きい個所に配置された単位バイポーラトランジスタとでエミッタ配線抵抗の違いにより、単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタが自己発熱効果の影響で熱暴走し破壊に至る場合があることを見出した。本発明の目的は、絶縁素子分離型のバイポーラトランジスタの放熱性を改善することのできる技術を提供するものである。また、本発明の他の目的は、単位バイポーラトランジスタを複数並列接続して用いた場合に、対基板容量を低減できる技術を提供するものである。さらに、本発明の目的は、大電流動作を必要とするバイポーラトランジスタと高速動作を必要とするバイポーラトランジスタで構成される回路部を支持基板に設けられた数ミクロンの厚さの薄い半導体層で構成される半導体基板上に一体に形成した半導体集積回路装置を提供するものである。本発明による半導体集積回路装置は、支持基板と、前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、前記薄い半導体層の第1のエリアに配置された第1のトランジスタと、前記薄い半導体層の第2のエリアに配置された第2のトランジスタで構成される回路部と、を備え、前記第1のトランジスタは、前記第1のエリア内に互いに分離して配置されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる前記複数の単位能動領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、前記並列接続された複数のバイポーラトランジスタ素子を構成する前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、を含み、前記素子分離溝を前記能動領域から少なくとも1μm離間して設け、前記能動領域で生成される熱を前記単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、前記第2のトランジスタで構成される回路部は前記第2のエリアに配置され、前記第2のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から1μm以下の位置に配置された素子分離溝とを含み、前記第1のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第2バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする。さらに、本発明による半導体集積回路装置は、支持基板とこの支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層で構成される半導体基板上に、相対的に大電流動作を必要とする第1のバイポーラトランジスタと高速動作を必要とする第2のバイポーラトランジスタで構成される回路部を一体に集積し、前記大電流動作を必要とする第1のバイポーラトランジスタは、前記半導体層内に互いに分離されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなり、前記単位能動領域のそれぞれにはエミッタの下方に配置された埋め込みコレクタ領域が隣接する他の単位能動領域の埋め込みコレクタから離間して配置されてなる複数の単位能動領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、前記並列接続された前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、を備えてなり、前記素子分離溝を前記能動領域から少なくとも1μm離間して設け、前記能動領域で生成される熱を前記単位能動領域のそれぞれを囲んで存在する半導体領域から外方に放熱させる構成を備えてなることを特徴とする。前記薄い半導体層は前記支持基板から絶縁層を介して電気的に絶縁されてなり、前記単位能動領域のそれぞれは、コレクタ領域と、埋め込みコレクタ領域と、前記埋め込みコレクタ上に位置するベース領域とエミッタ領域と、前記埋め込みコレクタ領域に接続するコレクタ引出領域とを含み、前記第1バイポーラトランジスタにおいては、前記埋め込みコレクタ領域と前記素子分離溝は1μm乃至8μm離間して設けられてなり、前記第2バイポーラトランジスタにおいては、前記埋め込みコレクタ領域は前記素子分離溝に接して設ける構成であってよい。また、前記第1トランジスタにおいて、前記素子絶縁溝は、前記行方向及び列方向に配置されてなる前記複数の単位能動領域の配列を取り囲んで配置されるが、前記複数の単位能動領域の間には存在しない構成としてもよい。さらにまた、前記第1トランジスタにおいて、前記単位能動領域のそれぞれが前記素子分離溝によって取り囲まれてなる構成としてもよい。また。前記第1トランジスタは出力バッファを構成し、前記第2のバイポーラトランジスタで構成される回路部は抵抗負荷を有するエミッタ接地増幅器を構成するものであってよい。上記手段による本発明の代表的な効果は、素子分離溝によって互いに分離された素子形成領域に形成されたバイポーラトランジスタの放熱性の改善ができるということである。以下、本発明の実施例を図面を用いて詳細に説明する。また、本実施の形態では、バイポーラトランジスタをトランジスタと略す。図1Aは、本発明を適用する単位トランジスタQuの素子シンボルを示している。図1Bは、図1Aの単位トランジスタを複数並列接続することで一つのトランジスタQを形成回路構成図である。図2は、従来技術における単位トランジスタQuのデバイス構造の一例を示している。図2Aは単位トランジスタQuの平面図、図2Bは単位トランジスタQuをnpn型とした場合の図2AのX1-X1断面図を示す。デバイス構造の例は、SOI基板を用いた絶縁素子分離型トランジスタであるが、本発明の適用範囲としては、BULK基板トランジスタが形成された領域が基板のバルク部からPN接合で分離された基板を用いた絶縁素子分離型トランジスタでもよい。また、トランジスタの導電形式はnpn型またはpnp型どちらでも良い。さらに、トランジスタの構造は、横型、縦型、ヘテロ構造等特に問わない。単位トランジスタの電極配置は、図2の例では、左からベースコンタクトBC、エミッタコンタクトEC及びコレクタコンタクトCCが配列されている。BICMOS設計プロセスの場合、一般に、要求される回路設計を最適化するためにエミッタサイズが互いに異なって構成された10乃至20の複数のデザインデータが用意されている。SiGeHBTヘテロジャンクションバイポーラトランジスタで代表される超高速トランジスタを設計する場合、SiGeのエピタキシャル層を厚さおよび成分分布を均一に成長させることが技術的に困難であるため、例えば、エミッタサイズAeとして0.15μm×0.5μmから0.4μm×20.0μmの範囲の複数の変形例が用意されている。基板1に対しトランジスタに寄生する静電容量は、分離溝2bに寄生する容量と下側基板層1aに対し底部コレクタ領域3aに寄生する容量の合計に依存する。即ち、トランジスタに寄生する静電容量は分離溝2b内の内部面積のサイズに依存する。このような寄生容量の不必要な増加を抑制するために、例えば、かかるトランジスタのエミッタが異なるサイズを有するように構成されていたとしても、種々のトランジスタ設計に対し、一般的に、最近接分離溝からエミッタコンタクトECの端部及びコレクタコンタクトCCまでの距離が同じサイズに形成される。図2A、図2B及びその後の図において、SOI基板1は、例えば、抵抗率40ΩcmのP型シリコンよりなる厚さ800μmの下側基板層1aと抵抗率10ΩcmのN型シリコンよりなる1.8μmの薄い半導体層1cを含み、この薄い半導体層1cは半導体素子形成領域を含む。さらに、この素子形成領域は、このデバイスのコレクタ、ベース及びエミッタを形成する領域とSiO2よりなる絶縁層2a、2bを含む。特に、領域2bは素子分離溝である。図2A、図2B及びその後の図において、例えば、エミッタ、ベース及びコレクタ領域は、N型エミッタ領域6、8nmのP型ベース領域4、抵抗率3ΩcmのN型エピタキシャル層で構成される厚さ0.3μmのコレクタ層及びN型コレクタ領域3a、3b及び3cで構成される。埋め込み領域3aは2.0E15/cm2.0×1015/cmのSbを100keVでドープすることで形成される。ベースコンタクトBCはコンタクト層5に接触するベース電極9Bで形成され、コンタクト層5は電極9bをベース領域4に接続する。コレクタコンタクトCCはコレクタ領域3bに接触する電極9cで形成される。エミッタコンタクトECはエミッタ電極9Eとその下側に位置するエミッタ引き出し電極7で構成される。図3は、図1に示す従来技術における単位トランジスタQuがマルチエミッタタイプのデバイス構造の一例を示している。図3Aは単位トランジスタQuの平面図、図3Bは単位トランジスタQuをnpn型とした場合の図3AのX1-X1断面図を示す。2つのエミッタEC1-EC2間、及びエミッタ-素子分離溝2b間の寸法は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。単位トランジスタQuは、隣接する素子と電気的に分離するために、熱抵抗の高い素子分離溝2bに囲まれている為、放熱性が悪く熱抵抗の高い構造となっている。図4Aは、SOI基板1上に形成された単位トランジスタQuにおける本発明の一実施例を示し、図2に示すトランジスタと同じサイズのエミッタ6を有する。図4Aに示す実施例の電極配列は、左からベースコンタクトBC、エミッタコンタクトEC、コレクタコンタクトCCであるが、左からエミッタコンタクトEC、ベースコンタクトBC、コレクタコンタクトCCでもよい。単位トランジスタQuは、図3に示すようなマルチエミッタ構造や、一般的なダブルベース構造等、電極配列による制限はない。図4Aにおいて、破線で囲まれたエリアは本発明によるトランジスタQuとして実効的に動作するアクティブ能動領域で、例えば4Bの断面図で示すnpnトランジスタであってよい。本発明によるトランジスタとして実効的に動作する能動領域である破線で囲まれたエリアは、図2に示す分離溝2bで囲まれたエリアに対応し、図2に示すトランジスタQuとして動作する能動領域は分離溝2bに接触する従来トランジスタ構造である。図2に示す従来構成の単位トランジスタQuと異なり、本発明によるトランジスタQuの能動エリアは、当該能動エリアと素子分離溝2bの間に少なくとも1μmの距離あるいはスペースを有するように構成されており、これにより、本発明による図4における分離溝2bによって囲まれた内部アリアの大きさが従来の図2の場合に比べ拡大して配置されている。図4Bは、一例として、npn単位トランジスタのX1-X1断面を示し、図2に示す場合に比べ埋め込みコレクタ領域3aの端部がエミッタECから距離dだけ間隔をおいて拡張されている。即ち、能動領域Quは図4に示すトランジスタ構造において素子分離溝2bから距離dだけ間隔をおいて設けられている。埋め込みコレクタ3a領域はN型不純物を半導体層1Cにイオン打ち込みすることで形成することができる。単位トランジスタQuにおける発熱による熱放射は、熱抵抗の高い素子分離溝2b及びSOI基板の絶縁層1bにより遮断され若しくは遮られているので、単位トランジスタQuの熱抵抗Rthは素子分離溝2bに囲まれた内側の面積に依存する。従って、素子分離溝2bによって囲まれた内側エリアを拡大することにより単位トランジスタQuの熱抵抗を、図2に図示される従来トランジスタ構成に比べ、効果的に低減することが可能である。図5A乃至図5Dは、図4の実施例を適用した場合の単位トランジスタの一測定結果である。グラフ中の素子分離溝標準d0で示したものが図2の従来構造のトランジスタ特性であり、その他のデータd1、d2、d4、d8がそれぞれ、本発明による図4の実施例を適用した場合の単位トランジスタのデータである。図5Aは、単位トランジスタの熱抵抗Rthの素子分離溝面積素子分離溝2bの内側の面積依存性を示す。測定に供された図2に図示される従来トランジスタは、素子分離溝面積がL021.45μm×W03.175μm=68.104μm2の大きさに構成され、測定された熱抵抗の値は31,900°C/Wで、図5Aのd0に対応する。測定に供された、本発明による図4に示すトランジスタ構成の測定結果は次の通りである。分離溝2bと能動エリアQuの間の距離dが2μm、素子分離溝面積がL25.45μm×W7.175μm=182.604μm2の場合に測定された熱抵抗は6,230°C/Wで、図5Aのd2に対応する。2距離dが4μm、素子分離溝面積がL29.45μm×W11.175μm=329.104μm2の場合に測定された熱抵抗は3,110°C/Wで、d4に対応する。3距離dが8μm、素子分離溝面積がL37.45μm×W19.175μm=329.104μm2の場合に測定された熱抵抗は1,640°C/Wで、d8に対応する。図5Aにおける測定点d0、d2、d4、d8をつなぐ線は概ね次の式で表すことができる。ここで、Xは素子分離溝面積図4Aに示すL×Wである。Rth=5.640E06X-1.267E00式1この式を用いて距離d1素子分離溝面積がL23.45μm×W5.175μm=121.354μm2の場合の熱抵抗は12,900°C/Wと推定され、図2のd0のトランジスタ構成の場合に比べ熱抵抗が40低減されることがわかる。上述したように、素子分離溝をトランジスタQuの能動領域からある距離離間した位置に形成することで、素子分離溝で囲まれたエリアを大きくするほど熱抵抗が低減されることがわかる。素子分離溝2bの拡大と共にRthは低下し、放熱性が改善されている。このようなスペースエリアは、L×W-L0×W0によって算出できる。d=d1の場合:SA=L23.45μm×W5.175μm-L021.45μm×W03.175μm=121.354μm2-68.104μm2=53.25μm2;d=d2の場合:SA=L25.45μm×W7.175μm-L021.45μm×W03.175μm=182.60μm2-68.104μm2=114.50μm2;d=d4の場合:SA=L29.45μm×W11.175μm-L021.45μm×W03.175μm=329.10μm2-68.104μm2=261.00μm2;およびd=d8の場合:SA=L37.45μm×W19.175μm-L021.45μm×W03.175μm=718.10μm2-68.104μm2=650.00μm2。図5Bは、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。素子分離溝2bの拡大により単位トランジスタの熱抵抗が低下したことで素子が破壊にいたるパワーを増大することが可能である。実施例では、図2に示す従来構造の単位トランジスタの素子分離溝で囲まれたエリアと比較して行方向及び列方向にそれぞれ8μm拡大すると素子破壊は見られなかった。図5Cは、電流利得遮断周波数fTの素子分離溝面積依存性を示す。素子分離溝で囲まれたエリアの拡大と共に高VCEでの電流利得遮断周波数fTも改善している。図5Dは、最大電流利得遮断周波数fTpeak時のコレクタ電流ICfTpeakの素子分離溝面積依存性を示す。素子分離溝で囲まれたエリアの拡大と共にICfTpeakも改善されていることを確認した。図6は、図4Aに示す単位トランジスタにおける他の例のX1-X1断面図である。埋め込みコレクタ領域3aを素子分離溝で囲まれたエリア拡大前と同じ領域即ち能動トランジスタ領域Quに対応する領域のみに形成した構造である。図4Bのトランジスタ構成に比べ埋め込みコレクタ領域3aの面積が小さいので対基板容量の底面成分を小さくできる。図7は、図6に示す単位トランジスタにおける他の実施例である。埋め込みコレクタ領域3aと素子分離溝2bとの間に低濃度層10による空乏化領域を形成した構造である。図4Bの構造では、対基板容量の周辺成分が素子分離溝2bの容量のみで決定されるのに対して、図7の構造では、素子分離溝2bの容量と低濃度層10による空乏化領域の容量との直列容量で決定される。また、対基板容量の底面成分についても、埋め込みコレクタ領域3aの端では、低濃度層10による空乏化領域の容量とSOI基板1の絶縁層1bの容量との直列容量で決定される。従って、図6の構造よりもさらなる対基板容量の低減が可能な構造である。図8は、図2に示す従来技術における単位トランジスタQuを複数並列接続した場合のデバイス構造の一例を示す。図8Aは単位トランジスタQuを複数並列接続した場合の平面図、図8Bは、単位トランジスタQuをnpn型とした場合の図8AのX1-X1断面図を示す。図9は、単位トランジスタQuを複数並列接続した場合の本発明による実施例を示す。単位トランジスタは、図3に示すようなマルチエミッタ構造でもよい。図9A及び図9Bは、各単位トランジスタQuの素子分離溝2bを形成せず、複数並列接続された単位トランジスタQu全体を1つの素子分離溝2bで囲った場合の実施例である。図3に示したマルチエミッタタイプの単位トランジスタQuと断面構造が酷似しているが、図3の単位トランジスタQuは、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。これに対し、図9の実施例では、放熱性改善の為に、各単位トランジスタQuのエミッタEC1,EC2,EC3間、及び最外周に配置された単位トランジスタQuのエミッタと素子分離溝2b間の寸法は遥かに広い構造としている。本実施例は、図8に示す従来構造に比べ、隣接する単位トランジスタQuのエミッタ距離が離れていることと、最外周に配置された単位トランジスタQuのエミッタと素子分離溝との距離が広がっていることにより、単位トランジスタQuの熱抵抗Rthを低減可能な構造である。また、複数の単位トランジスタQuが1つの素子分離溝2bで囲まれている為、各単位トランジスタQu間の熱抵抗Rthバラツキを低減可能な構造である。さらに、各単位トランジスタQuが個別に有する素子分離溝2bを形成しないことにより、隣接する単位トランジスタQu間の素子分離溝2bで決定されていた対基板容量の周辺成分が無くなる為、図8に比べ対基板容量を低減できる。図10は、図9に示す単位トランジスタQuを複数並列接続した場合の他の実施例である。埋め込みコレクタ領域3aが素子分離溝2b内側全体に埋め込まれた構造である。各単位トランジスタQuの埋め込みコレクタ領域3aが接していることで各単位トランジスタQuの熱抵抗Rthバラツキを低減可能な構造である。図9に示す構造と同様に対基板容量の周辺成分が低減可能であり、本実施例では、複数並列接続したトランジスタ全体の対基板容量は、図8の従来構造に比べ、およそ25低減した。図11は、図9に示す単位トランジスタQuを複数並列接続した場合の他の実施例である。各単位トランジスタQuの埋め込みコレクタ領域3a間及び最外周に配置された単位トランジスタQuの埋め込みコレクタ領域3aと素子分離溝2bとの間に低濃度層10による空乏化領域を形成した構造である。各単位トランジスタQuの対基板容量の周辺成分は、低濃度層10による空乏化領域の容量とSOI基板1の絶縁層1bの容量との直列容量で決定されるため、図9、図10に比べ更に対基板容量を低減可能な構造である。図12は、2mA/エミッタで使用する単位トランジスタQuを複数並列接続して構成された出力バッファの場合のベース接地でのIC-VCB特性の一測定結果である。トランジスタは、列方向に5ヶ、行方向に8ヶ配置し、計40ヶの単位トランジスタQuを並列接続している。図12Aは、図3に示すトランジスタ構成を有する単位トランジスタQuを図8Aに示すように並列接続し、単位トランジスタQuのそれぞれが個別に素子分離溝2bを有する場合のIC-VCB特性を示す。各単位トランジスタQuのエミッタ配線の寄生抵抗バラツキにより、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタQuに、自己発熱効果の影響による熱暴走が発生し、図12Aに示す破線より上の動作領域で使用されたときトランジスタが破壊するおそれがある。かかる破壊を防ぐために前記破線より下の動作領域で使用する設計ルールとなっている。抵抗で構成される負荷を有するエミッタ接地増幅器において、出力電圧Voは電源電圧Vccから抵抗負荷に生じる電圧降下を差し引いた値によって決まり、トランジスタがオフのときコレクタエミッタ間電圧は高く、トランジスタがオンのときコレクタエミッタ間電圧は低くなる。即ち、エミッタ接地増幅器ではその動作特性により前記破線より上での動作は起こらない。従って、抵抗負荷を有するエミッタ接地増幅器に対しては図12Aに示す破線より下の動作領域に制限する設計ルールの設定は不要である。トランジスタに電圧が常に印加されているときに電流がオンオフされる出力回路としてよく使われるプッシュプル回路においては、図12Aに示す破線より下の領域でトランジスタを動作させる設計ルールが必要であるが、かかるトランジスタ動作に対する制限により、許容される電流供給値が高々IC=20mAであり、目標仕様IC=40mAVCB=14Vを大幅に未達の特性となる問題を生じる。12Bは、図3に示すトランジスタ構成を有する単位トランジスタQuを図8A及び8Bに示すように並列接続し、単位トランジスタQuのそれぞれが個別に素子分離溝2bを有する構造であって、各単位トランジスタQu間のベース-エミッタ間電圧VBEバラツキ低減の為に、一般的に用いられる各単位トランジスタQuのエミッタ端子にバラスト抵抗を挿入した場合のIC-VCB特性を示す。図12Bの破線で示すように、熱暴走による素子破壊耐圧は12Aの特性に比べ大幅に改善されているが、単位トランジスタQu間の熱抵抗Rthバラツキにより、ある特定単位トランジスタQuの自己発熱効果の影響による熱暴走が原因で目標は未達である。図12Cは、図4に示すトランジスタ構成を有する単位トランジスタQuを図9に示すように並列接続し、各単位トランジスタのエミッタ端子にバラスト抵抗をそれぞえ挿入した構成の場合のIC-VCB特性を示す。並列接続された各単位トランジスタ全体を1つの素子分離溝2bで囲った構造により、各単位トランジスタ間の熱抵抗Rthのバラツキを低減させたことにより、目標仕様を達成した一例である。この構成により、図12Bの場合に比べトランジスタの熱破壊耐性をさらに改善することができる。トランジスタの破壊を防ぐために、一般に、半導体集積回路用の回路設計において、動作環境におけるトランジスタに対し、最大供給電圧、最大電流、最大消費電力を含むいろいろな設計ルールが用意されている。例えば、最大消費電力は次の式で表される:Pmax∝ΔTj/Rth式2ここに、ΔTjは、回路素子の自己発熱効果によって引き起こされる環境温度に対する回路素子における上昇温度の違いを表す。図5Aを引用して上述したように、トランジスタ能動エリアQuの素子分離溝2bからの距離dが1μmと設計されるとき、熱抵抗Rthは図2Aに示す場合に比べ40低減される。従って、d=1μmのトランジスタ構成の最大消費電力は、Pmax∝ΔTj/Rth×0.4と、またコレクタ電流ICは、VCB=15Vのとき、図12Cで示すように50mA20mA×2.5と、それぞれ推定され、IC=40mAの目標をクリアしている。熱解析によるとトランジスタQuの中心部分の熱生成は周辺部分より大きい。熱が生成されるトランジスタの中心部分から熱放射を妨げる素子分離溝の壁の広がりまでの距離は図2Aに示すトランジスタ構成に比べ図4Aに示すトランジスタ構成の方が相対的に均一である。従って、図4Aに示す素子分離溝2bが能動トランジスタ領域Quからの距離dが1μmまたはそれ以上に形成されたトランジスタ構成は、図2Aに示すトランジスタ構成に比べ熱生成によるトランジスタ間の特性バラツキを最小化するのに優れている。この実施例の他の変形例として、図2Aと図4Aのトランジスタ構成の両方を同一半導体基板に形成し、抵抗負荷を有する高速動作を必要とするエミッタ接地アンプリファイアを図2Aのトランジスタ構造で構成し、出力バッファを図4Aのトランジスタ構造で構成することで、前記基板上における回路配置のためのエリアの不要な増加を抑えながら熱暴走によるトランジスタ構成のブレイクダウンまたは破壊を防止することができる。図13は、単位トランジスタQuにおける素子分離溝2bの拡大方法に関する別の実施例を示した平面図である。図13Aは、従来構造の平面図である。図13B乃至図13Dは、素子分離溝2bの拡大の実施例を示す。素子分離溝2bの拡大方法は、行方向のみでも、列方向のみでも、さらにその組み合わせでもよい。また、その大きさは、図5を参考にすれば、必要最小限に設計可能である。図14は、単位トランジスタQuを一方向にのみ複数並列接続した場合の実施例を示した平面図である。各単位トランジスタQuは、配線により並列接続されているものとする。図14Aは、各単位トランジスタQuが素子分離溝2bを持った従来構造の平面図である。図14B、図14Cは、各単位トランジスタQuの素子分離溝2bを形成せず、複数並列接続された単位トランジスタQu全体を1つの素子分離溝2bで囲った場合の実施例である。図15は、単位トランジスタQuを行方向及び列方向に複数並列接続した場合における実施例を示した平面図である。各単位トランジスタQuは、配線により並列接続されているものとする。図15Aは、各単位トランジスタQuが素子分離溝2bを持った従来構造の平面図である。図15B、図15Cは、各単位トランジスタQuの素子分離溝2bを形成せず、複数並列接続された単位トランジスタQu全体を1つの素子分離溝2bで囲った場合の実施例である。図16は、単位トランジスタQuを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。各単位トランジスタQuは、配線により並列接続されているものとする。熱解析の結果、周辺部に比べ中央部に位置する単位トランジスタQuの発熱量が高いことが明らかとなっている。図16A、図16Bは、各単位トランジスタQuの素子分離溝2bを形成せず、複数並列接続された単位トランジスタQu全体を1つの素子分離溝2bで囲い、さらに、周辺部を密に中心部を疎になるように各単位トランジスタQuを配置した実施例である。上記配置により、各単位トランジスタQuの熱抵抗のバラツキを低減可能である。図17は、単位トランジスタQuを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。本実施例では、各列方向にエミッタ配線L3を延在する。各列方向にエミッタ配線L3を延在する場合は、図17Bに示すように、各列方向の単位トランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した構造が好適である。また、エミッタ電圧供給部からの各単位トランジスタのエミッタ電極までの配線長は等長配線となっている。図17Bに示す単位トランジスタQuの配置配線構造により、図17Aに比べ、エミッタ配線の寄生抵抗によるエミッタ-ベース間電圧VBEバラツキを低減可能となり、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタQuの自己発熱効果の影響による熱暴走起因の素子破壊を防止可能な構造である。図18は、図9に示す単位トランジスタQuを複数並列接続した場合の別の実施例である。図9に示す単位トランジスタのエミッタとベースを配線L3で接続し、ダイオードとして使用した例である。図18Aはエミッタとベースを配線で接続した単位トランジスタQuを複数並列接続した回路図、図18Bは平面図である。図9の実施例と同様に、並列接続した単位トランジスタ間の熱抵抗バラツキが低減可能であり、対基板容量も小さくできる。なお、図9の実施例において、図9Bに示す構成に代えて、単位トランジスタ構成Qu間に素子分離溝2bが存在する状態で図4Aに示すトランジスタ構成Quを行方向及び列方向に配列する構成としてもよい。また、図14C、図16A、図16B、図17A、図17B、18Bの実施例において、単位トランジスタ構成Qu間に素子分離溝2bが存在する状態で図13Dに示すトランジスタ構成Quを行方向及び列方向に配列する構成としてもよい。"