第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設された抵抗変化層とを有する抵抗変化型素子と、前記抵抗変化型素子に情報を書き込む書き込み回路と、所定の電圧を印加された前記抵抗変化素子が、前記印加を停止した時点から、前記抵抗変化素子の両端電圧が時間とともに減衰する電圧量に基づいて得られるセンス電圧が、所定の判定電圧値を下回るまでの減衰時間を計測して前記抵抗変化素子の抵抗値情報を得る読み出し回路とを備え、前記抵抗変化型素子は、第1電圧のパルスが印加されると、第1情報の記憶に用いられる第1抵抗状態から、第2情報の記憶に用いられる第2抵抗状態へと変化し、前記第1電圧とは極性が異なる第2電圧のパルスが印加されると、前記第2抵抗状態から前記第1抵抗状態へと変化する特性を有し、前記書き込み回路は、前記読み出し回路で得られた抵抗値情報に基づいて前記抵抗変化型素子に書き込む情報を制御する不揮発性記憶装置。前記読み出し回路は、所定の周期でカウント数を増加させるカウンタ回路を備え、所定の電圧を印加された前記抵抗変化素子が、前記印加を停止した時点から、前記抵抗変化素子の両端電圧が時間とともに減衰する電圧量に基づいて得られるセンス電圧が、所定の判定電圧値を下回るまでの間は、少なくとも前記カウンタ回路のカウント数を増加させ、前記判定電圧値を下回った時点で前記カウンタ値を前記抵抗値情報として得る請求項1に記載の不揮発性記憶装置。前記書き込み回路は、抵抗変化素子への書き込み後の所定の期間内に発生する前記読み出し回路で得られる抵抗値情報の変化にもとづき、書き込みを制御する請求項1に記載の不揮発性記憶装置。前記書き込み回路は、複数個の抵抗変化素子への書き込み後に前記読み出し回路で得られる複数個の抵抗値情報を累積して得られる分布に従って書き込み方法を制御する請求項1に記載の不揮発性記憶装置。前記書き込み回路は、前記抵抗変化型素子を第1抵抗状態から第2抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、前記第1電圧のパルスと、前記第2電圧よりも電圧の絶対値が小さく、かつ、前記第2電圧と極性が等しい第3電圧のパルスと、前記第1電圧のパルスとを、この順で印加する請求項1から4のいずれか1項に記載の不揮発性記憶装置。前記第3電圧のパルスの幅は、前記第1電圧のパルスの幅よりも広い請求項5に記載の不揮発性記憶装置。前記第1電圧のパルスの幅は、前記第3電圧のパルスの幅よりも広い請求項5に記載の不揮発性記憶装置。前記書き込み回路は、前記抵抗変化型素子に対して、前記第1電圧のパルスを印加した後に前記第3電圧のパルスを印加することをN2以上の整数回繰り返した後に、少なくとも1回、前記第1電圧のパルスを印加する請求項5から7のいずれか1項に記載の不揮発性記憶装置。前記書き込み回路は、前記N回の繰り返しにおいて、繰り返し回数の増加にともなって前記第3電圧の絶対値が小さくなっていくように、前記第3電圧のパルスをN回印加する請求項5に記載の不揮発性記憶装置。さらに、前記書き込み回路と前記読み出し回路とを制御する制御回路とを備え、前記読み出し回路は、前記書き込み回路が、前記抵抗変化型素子を第1抵抗状態から第2抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、前記第1電圧のパルスを印加する第1の書き込み処理と、前記第2電圧よりも電圧の絶対値が小さく、かつ、前記第2電圧と極性が等しい第3電圧のパルスと、前記第1電圧のパルスとを、この順で印加する第2の書き込み処理とを実行した後に、抵抗値情報の読み出し処理を実行し、前記制御回路は、前記抵抗変化型素子が所定の抵抗値になるまで前記第2の書き込み処理と、前記読み出し処理とを繰り返すように前記書き込み回路と前記読み出し回路とを制御する請求項1から5のいずれか1項に記載の不揮発性記憶装置。前記制御回路は、前記書き込み回路が前記第2の書き込み処理を実行した後、所定の時間経過後に前記読み出し回路が抵抗値情報の読み出し処理を実行し、かつ、前記抵抗変化型素子が所定の抵抗値になるまで前記第2の書き込み処理と、前記読み出し処理とを繰り返すように前記書き込み回路と前記読み出し回路とを制御する請求項10に記載の不揮発性記憶装置。前記抵抗変化型素子は、当該抵抗変化型素子と直列接続され、当該抵抗変化型素子を導通状態にするか非導通状態にするかを切り替える選択素子とともにメモリセルを構成し、前記不揮発性記憶装置はさらに、前記メモリセルの集まりであるメモリセルアレイと、前記メモリセルアレイから少なくとも一つのメモリセルを選択する選択回路と、前記メモリセルアレイのうちのM2以上の整数個のメモリセルに書き込むべきデータを蓄えるライトデータバッファと、前記メモリセルアレイのうちのM個のメモリセルから読み出されたデータを蓄えるリードデータバッファと、前記ライトデータバッファとリードデータバッファとに蓄えられたM個のメモリセル分のデータが一致しているかどうかを比較する比較回路と、前記ライトデータバッファに蓄えられたデータを前記メモリセルアレイのうちの対応するM個のメモリセルに対して書き込むように前記選択回路及び前記書き込み回路を制御すること、前記メモリセルアレイのうちのM個のメモリセルからデータを読み出して前記リードデータバッファに蓄えるように前記選択回路及び前記読み出し回路を制御すること、及び、前記比較回路の比較結果に基づき、前記ライトデータバッファに蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを行う制御回路とを備え、前記読み出し回路は、前記選択回路で選択されたメモリセルから抵抗値情報を読み出す請求項1に記載の不揮発性記憶装置。前記ライトデータバッファと前記リードデータバッファは、それぞれ、対応する複数のデータバッファ領域を有し、前記制御回路は、前記ライトデータバッファに蓄えられたデータを前記メモリセルアレイのうちの対応するM個のメモリセルに対して書き込むように前記選択回路及び前記書き込み回路を制御すること、前記メモリセルアレイのうちのM個のメモリセルからデータを読み出して前記リードデータバッファに蓄えるように前記選択回路及び前記読み出し回路を制御すること、及び、前記比較回路の比較結果に基づき、前記ライトデータバッファに蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを前記ライトデータバッファが有する、それぞれ対応する複数の前記データバッファ領域と前記リードデータバッファが有する、それぞれ対応する複数の前記データバッファ領域とに対して順次実行する請求項12に記載の不揮発性記憶装置。しかしながら、従来のバイポーラ型のReRAMを用いた不揮発性記憶装置においては、ベリファイ動作と、それにともなう追加書き込みを行なったときに、書き込みにおける不具合が発生することを発明者らは見い出した。見い出した書き込み不具合の詳細については課題を解決するための手段で述べるが、現象の最大の問題点は、書き込み条件が不十分なために書き込んだ抵抗値がベリファイ動作を実行した後に変動し、ベリファイの閾値レベルを割り込むビットが発生することにある。このような不具合ビットはメモリセルアレイ中にランダムに発生し、メモリセルにデータを書き込んだ直後に実行されるベリファイでは、正常に書き込まれたか否かを識別できず、前記不具合を見逃してしまう。本来、長期保存や高温保存さらに多量の書き換えサイクルといった劣化要因に対して、不揮発性メモリが要求されるデータ信頼性を確保するために、ベリファイによって所定の検出マージンを設ける。しかし前述の不具合が発生すると、ベリファイによって必要なマージンが確保できず、データ読み出し時に要求される信頼性を保証することができなくなる。そこで、本発明は、このような問題を解決するためになされたものであり、書き込み動作の安定性及び信頼性を向上した不揮発性記憶装置を提供することを目的とする。本発明者らは、ReRAMを用いた不揮発性記憶装置における動作の安定性や信頼性を向上すべく、鋭意検討を行った。その過程で、ReRAMの書き込み動作の後に、ベリファイ動作により書き込んだ抵抗レベルを確認し、所望の抵抗値を満たしていなければ追加書き込みを行なう機能を検討した。しかしながら、書き込み動作を実行した直後に実行されるベリファイ動作のときには所望の抵抗値を満足しているものの、その後の短い時間経過で徐々に抵抗値が変化して、ベリファイに用いる閾値の抵抗値を満足できないレベルまで変化してしまう書き込み不具合が発生した。一般に、メモリセルに書き込まれた物理量は、長時間放置や高温放置、さらには書きかえ回数による材料組成の劣化等により変動する場合が多い。このような変動に対して要求される信頼性の仕様に基づき、書き込み当初の物理量が所定の条件を満たすように書き込むことが求められる。すなわち、書き込まれた物理量と決められた閾値とを比較して元のディジタルデータに復号する際に、書き込まれた物理量と閾値との間に適切なマージン以降、検出マージンともいうが確保できるように書き込む。このような検出マージンを確保するためにベリファイ動作が実行される。しかしながら、ベリファイ動作を行なって予定のレベルを満足したと判断した直後に、書き込んだ物理量が閾値に近づくように急激に変化したのでは、前述の検出マージンが確保できず、要求される信頼性を保証できない。このことは不揮発性メモリにとって致命的な課題といえる。本発明に用いられるReRAMは数十nsの短時間で書き込みが実行できるといった高速性に優れ、かつ正常な書き込みができれば高温環境下でも長期間のデータ保持が可能といった信頼性に優れた利点があり、従来の半導体メモリに取って代わる次世代の半導体メモリとして高いポテンシャルをもっている。しかし、前述のようなベリファイ動作を行なっても書き込み不具合を見出せないようなビットが稀であっても、そのようなビットが発生すると装置全体としてReRAMの優れた性能を活かすことができない。このような課題に対して、発明者らは特殊な書き込みステップにより書き込み不具合が発生するビット数を大幅に改善できることを見い出した。すなわち上記課題を解決すべく、本発明の不揮発性記憶装置の一形態は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設された抵抗変化層とを有する抵抗変化型素子と、前記抵抗変化型素子に情報を書き込む書き込み回路とを備え、前記抵抗変化型素子は、第1電圧のパルスが印加されると、第1情報の記憶に用いられる第1抵抗状態から、第2情報の記憶に用いられる第2抵抗状態へと変化し、前記第1電圧とは極性が異なる第2電圧のパルスが印加されると、前記第2抵抗状態から前記第1抵抗状態へと変化する特性を有し、前記書き込み回路は、前記抵抗変化型素子を第1抵抗状態から第2抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、前記第1電圧のパルスと、前記第2電圧よりも電圧の絶対値が小さく、かつ、前記第2電圧と極性が等しい第3電圧のパルスと、前記第1電圧のパルスとを、この順で印加する。なお、第1抵抗状態および第2抵抗状態は、それぞれ、高抵抗状態および低抵抗状態に該当してもよいし、これとは逆に、低抵抗状態および高抵抗状態に該当してもよい。かかる構成による書き込み手法を用いれば、前述したような書き込んだ抵抗値が短時間のうちに変動して閾値に対して近づくようなビットが減少し、検出マージンが減少してしまうビットの発生数が大幅に改善される。これにより、エラー訂正のための冗長ビットの削減や、さらなる信頼性の確保が可能となる。なお、通常に書き込むパルス極性とは逆極性のパルスを印加する書き込み手法に近い内容が特許文献4に述べられているが、発明の目的や効果だけでなく、具体的な電圧の決定方法や印加ステップが本願発明と異なっていることを述べておく。ここで、上記不揮発性記憶装置はさらに、所定の電圧を印加された前記抵抗変化素子が、前記印加を停止した時点から、前記抵抗変化素子の両端電圧が時間とともに減衰する電圧量に基づいて得られるセンス電圧が、所定の判定電圧値を下回るまでの減衰時間を計測して前記抵抗変化素子の抵抗値情報を得る読み出し回路を備え、前記書き込み回路は、前記読み出し回路で得られた抵抗値情報に基づいて前記抵抗変化型素子に書き込む情報を制御してもよい。より詳しくは、前記読み出し回路は、所定の周期でカウント数を増加させるカウンタ回路を備え、所定の電圧を印加された前記抵抗変化素子が、前記印加を停止した時点から、前記抵抗変化素子の両端電圧が時間とともに減衰する電圧量に基づいて得られるセンス電圧が、所定の判定電圧値を下回るまでの間は、少なくとも前記カウンタ回路のカウント数を増加させ、前記判定電圧値を下回った時点で前記カウンタ値を前記抵抗値情報として得るのが好ましい。また、前記書き込み回路は、抵抗変化素子への書き込み後の所定の期間内に発生する前記読み出し回路で得られる抵抗値情報の変化にもとづき、書き込みを制御してもよいし、複数個の抵抗変化素子への書き込み後に前記読み出し回路で得られる複数個の抵抗値情報を集計し、前記抵抗値情報の度数分布に従って書き込み方法を制御してもよい。さらに上記不揮発性記憶装置において、前記第3電圧のパルスの幅が前記第1電圧のパルスの幅よりも広くてもよい。それとは逆に、上記不揮発性記憶装置において、前記第1電圧のパルスの幅が前記第3電圧のパルスの幅よりも広くてもよい。あるいは上記不揮発性記憶装置において、前記書き込み回路は、前記抵抗変化型素子に対して、前記第1電圧のパルスを印加した後に前記第3電圧のパルスを印加することをN2以上の整数回繰り返した後に、少なくとも1回、前記第1電圧のパルスを印加してもよい。このとき、前記書き込み回路は、前記N回の繰り返しにおいて、繰り返し回数の増加にともなって前記第3電圧の絶対値が小さくなっていくように、前記第3電圧のパルスをN回印加するのが好ましい。これにより、効果的に書き込みサイクルが繰り返されるので、不具合ビットが削減される。ここで、さらに、前記抵抗変化型素子の情報を読み出す読み出し回路と、前記書き込み回路と前記読み出し回路とを制御する制御回路とを備え、前記読み出し回路は、前記書き込み回路が、前記抵抗変化型素子を第1抵抗状態から第2抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、1前記第1電圧のパルスを印加する第1の書き込み処理と、2前記第3電圧のパルスと前記第1電圧のパルスとをこの順で印加する第2の書き込み処理と、を実行した後に、読み出し処理を実行し、前記制御回路は、前記抵抗変化型素子が所定の抵抗値になるまで前記第2の書き込み処理と、前記読み出し処理とを繰り返すように前記書き込み回路と前記読み出し回路とを制御するように構成してもよい。これにより、書き込みの後のベリファイによって正常な書き込みが確認されるので、不具合ビットがより削減される。また、前記制御回路は、前記書き込み回路が前記第2の書き込み処理を実行した後、所定の時間経過後に前記読み出し回路が読み出し処理を実行し、かつ、前記抵抗変化型素子が所定の抵抗値になるまで前記第2の書き込み処理と、前記読み出し処理とを繰り返すように前記書き込み回路と前記読み出し回路とを制御してもよい。これにより、書き込み後の時間経過に伴って書き込み値が変化してしまうような遅延時間をもった不具合ビットに対しても確実にデータの書き込みが行われる。また、上記不揮発性記憶装置において、前記抵抗変化型素子は、当該抵抗変化型素子と直列接続され、当該抵抗変化型素子を導通状態にするか非導通状態にするかを切り替える選択素子とともにメモリセルを構成し、前記不揮発性記憶装置はさらに、前記メモリセルの集まりであるメモリセルアレイと、前記メモリセルアレイから少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルから情報を読み出す読み出し回路と、前記メモリセルアレイのうちのM2以上の整数個のメモリセルに書き込むべきデータを蓄えるライトデータバッファと、前記メモリセルアレイのうちのM個のメモリセルから読み出されたデータを蓄えるリードデータバッファと、前記ライトデータバッファとリードデータバッファとに蓄えられたM個のメモリセル分のデータが一致しているかどうかを比較する比較回路と、以下の制御を行う制御回路、つまり前記ライトデータバッファに蓄えられたデータを前記メモリセルアレイのうちの対応するM個のメモリセルに対して書き込むように前記選択回路及び前記書き込み回路を制御すること、前記メモリセルアレイのうちのM個のメモリセルからデータを読み出して前記リードデータバッファに蓄えるように前記選択回路及び前記読み出し回路を制御すること、及び、前記比較回路の比較結果に基づき、前記ライトデータバッファに蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを行う制御回路とを備える構成としてもよい。かかる構成により、ライトデータバッファの記憶容量の単位でまとめて書き込みベリファイ追加書き込みが実行されるので、1ビット単位で書き込みベリファイ追加書き込みをしたのでは書き込み直後において正常とみなされてしまうがその後の時間経過によって書き込み値が変化してしまうような遅延時間をもった不具合ビットに対しても確実にデータの書き込みが行われる。ここで、前記ライトデータバッファと前記リードデータバッファは、それぞれ、対応する複数のデータバッファ領域を有し、前記制御回路は、前記ライトデータバッファに蓄えられたデータを前記メモリセルアレイのうちの対応するM個のメモリセルに対して書き込むように前記選択回路及び前記書き込み回路を制御すること、前記メモリセルアレイのうちのM個のメモリセルからデータを読み出して前記リードデータバッファに蓄えるように前記選択回路及び前記読み出し回路を制御すること、及び、前記比較回路の比較結果に基づき、前記ライトデータバッファに蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを前記ライトデータバッファが有する、それぞれ対応する複数の前記データバッファ領域と前記リードデータバッファが有する、それぞれ対応する複数の前記データバッファ領域とに対して順次実行してもよい。また、上記課題を解決するために、本発明に係る不揮発性記憶装置への書き込み方法の一形態は、抵抗変化型素子を備える不揮発性記憶装置における情報の書き込み方法であって、前記抵抗変化型素子は、第1電圧のパルスが印加されると、第1情報の記憶に用いられる第1抵抗状態から、第2情報の記憶に用いられる第2抵抗状態へと変化し、前記第1電圧とは極性が異なる第2電圧のパルスが印加されると、前記第2抵抗状態から前記第1抵抗状態へと変化する特性を有し、前記書き込み方法は、前記抵抗変化型素子を第1抵抗状態から第2抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、前記第1電圧のパルスを印加する第1ステップと、その後に、前記第2電圧よりも電圧の絶対値が小さく、かつ、前記第2電圧と極性が等しい第3電圧のパルスを印加する第2ステップと、さらにその後に、前記第1電圧のパルスを印加する第3ステップとを含む。かかる構成による書き込み手法を用いれば、書き込んだ抵抗値が短時間のうちに変動して閾値に対して近づくような不具合ビットが減少し、検出マージンが減少してしまうビットの発生数が大幅に改善される。これにより、エラー訂正のための冗長ビットの削減や、さらなる信頼性の確保が可能となる。ここで、さらに、前記第1ステップと、前記第2ステップと、前記第3ステップの後に、前記第1電圧または前記第2電圧のパルスより電圧振幅が小さく、その電圧パルスを印加しても前記抵抗変化型素子の抵抗状態が変化しない電圧パルスを用いて、前記抵抗変化型素子の抵抗状態を読み出す読み出しステップを含み、前記抵抗変化型素子の抵抗状態が所定の抵抗状態に達するまで、第2ステップと、前記第3ステップと、前記読み出しステップとを繰り返すのが好ましい。これにより、書き込みの後のベリファイによって正常な書き込みが確認されるので、不具合ビットがより削減される。本発明に係る不揮発性記憶装置は、従来技術に従ったベリファイ動作を行なうことによって書き込まれた抵抗値と所定の閾値とを比較して元のディジタルデータに復号する際に、書き込まれた抵抗値と閾値との間に適切な検出マージンが確保できるような書き込みを行うので、要望される信頼性を確保するとともに、本発明者らが新に見出した次の不具合を大幅に改善できる。つまり、その不具合とは、ベリファイ動作を行なって予定のレベルを満足したと判断した直後に、書き込んだ抵抗値が閾値に近づくように急激に変化するもので、前述の検出マージンが確保できず、要求される信頼性性能を保証できないことである。よって、本発明によれば、このような不具合ビットを大幅に削減せしめ、エラー訂正のための冗長ビットの削減や、さらなる信頼性の向上した不揮発性半導体装置を提供することが可能となる。以下、本発明の実施の形態を、図面を参照しながら説明する。第1の実施の形態[装置構成]図1a及びbは、本発明の第1の実施の形態に係る2種類の不揮発性記憶装置100a及び100bの基本構成の一例を示すブロック図である。本図を用いて、まず、メモリセルへの従来の書き込み、及び読み出しを行なった場合について説明する。なお、本明細書において、メモリセルへの書き込み読み出しとは、より厳密には、そのメモリセルを構成する抵抗変化型素子への書き込み読み出しを意味する。また、メモリセルの抵抗状態とは、より厳密には、そのメモリセルを構成する抵抗変化型素子の抵抗状態を意味する。図1aの不揮発性記憶装置100aは抵抗変化型素子106と3端子型選択素子107が直列に接続されたメモリセル105aから構成されている。その3端子型選択素子107は、例えばMOSFETやバイポーラトランジスタなどがあげられる。図1aでは説明の便宜上、メモリセル105aが1つとして図示しているが、後述するように通常は複数のメモリセルが行方向と列方向のアレイ状に配置され、それらの中から1つを選択するために3端子型選択素子107や、図1a及びbでは省略したが、ノードAとスイッチ回路104との間、およびノードBと書込み回路との間に、メモリアレイの行と列を選択する選択スイッチが設けられ、さらに図1aでは3端子型選択素子107とゲート電圧ドライバ109との間にも選択スイッチが設けられる。書き込み回路101は、メモリセル105aより厳密には、抵抗変化型素子106に情報を書き込むための回路であり、入力される印加用電源Vh、Vl、VhLow、VlLow、グランドレベルGND、0Vを切り替えて、ノードAとノードBの両端に所定の書き込み電圧のパルスを印加する。センスアンプ102は抵抗変化型素子106の抵抗状態を読み取り、メモリセル105aに記憶された情報を読み出す読み出し回路の一例である。この読み出し方法は複数あげられ、矢印108の方向に所定の読み出し電流を流し、そのときのノードAおよびノードB間の電圧差を所定のレファレンス電圧と比較することにより抵抗変化型素子106の抵抗状態が高抵抗状態か低抵抗状態かを判定しメモリセル105aに記憶された情報を読み取る方法や、ノードAおよびBの両端に所定の電圧を印加し、その印加状態を停止してからノードAB間の電圧が放電される時間の差によって抵抗変化型素子106の抵抗状態が高抵抗状態にあるか、低抵抗状態にあるかを判断するような方法があげられる。なお、センスアンプ102の一例の詳細については後述する。ゲート電圧ドライバ109はメモリセルの3端子型選択素子107の制御端子に所定の電圧を印加するか、または印加しないかを切換え、メモリセルの導通状態を切り替える。スイッチ回路104は、ノードAが書き込み回路101と接続されるか、センスアンプ102と接続されるかを切り替える。コントローラ103は外部インターフェースからの指令やセンスアンプ102から出力されるメモリセル105aの読み取りデータの状態などをもとに、書き込み回路101、センスアンプ102、スイッチ回路104、ゲート電圧ドライバ109を制御する。図1bの不揮発性記憶装置100bは、メモリセル105bに用いられている選択素子を2端子型選択素子110で構成する以外は図1aの不揮発性記憶装置100aと同様で、これにともなって不要となる図1aにおけるゲート電圧ドライバ109が削除されている。2端子型選択素子110は、例えば双方向ダイオードなどの非線形電流素子があげられる。2端子型選択素子110を用いたメモリセル105bをアレイ状に配置した半導体記憶装置はクロスポイント型のフューズメモリなどで周知の技術であり、詳細な説明は省略するが、メモリセル105bが導通状態か非導通状態かの切換えはノードAとノードB間の電圧レベルで切り替えられる。つまり、2端子型選択素子110の所定のオン電圧に、抵抗変化型素子106の書き換え電圧を足し合わせた電圧レベルのパルスを印加することにより抵抗変化型素子106の抵抗状態を書き換える。また、2端子型選択素子110のオン電圧に、抵抗変化型素子106の書き換え電圧よりは小さい読み出し電圧を足し合わせた電圧レベルのパルスを印加し、そのときの電流量を検出することなどで抵抗変化型素子106の抵抗状態を判定する。図1bに示した印加用電源Vh、Vl、VhLow、VlLowは、前述のとおり、2端子型選択素子110のオン電圧を上乗せする必要があるため、不揮発性記憶装置100aの印加用電源と記号は同じであるが、実電圧は異なっていることは言うまでも無い。本発明は不揮発性記憶装置100a、不揮発性記憶装置100bのどちらの構成であってもよいが、以降は不揮発性記憶装置100aの構成を例にとり詳細に説明する。次に抵抗変化型素子106の構造について図2を用いて説明する。この抵抗変化型素子106は、第1電極図2の例では、基板122上に形成された下部電極124。以下、説明の便宜上、下部電極124という。と、第2電極図2の例では、上部電極128。以下、説明の便宜上、上部電極128という。と、下部電極124と上部電極128との間に配設された抵抗変化層126とを備えている。下部電極124および上部電極128の材料には、Pt白金、Irイリジウム、Pdパラジウム、Wタングステン、Cu銅、Alアルミニウム、TiN窒化チタン、TaN窒化タンタルおよびTiAlN窒化チタンアルミニウムなどを用いうる。なお、図2では、下部電極124が上部電極128に比べ広い形状をしているが、本発明に係る抵抗変化型素子106の構造はこれに限定されるものでなく、配線プラグの一部に適用するなど、半導体プロセスにあわせ適宜、最適な形状にされることはいうまでも無い。抵抗変化層126の材料には、例えば、酸素不足型の遷移金属酸化物好ましくは酸素不足型のTa酸化物が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量原子比:総原子数に占める酸素原子数の割合が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がTaの場合、化学量論的な酸化物の組成はTa2O5であって、TaとOの原子数の比率O/Taは2.5である。したがって、酸素不足型のTa酸化物において、TaとOの原子比は0より大きく、2.5より小さいことになる。本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のTa酸化物であることが好ましい。より好適には、抵抗変化層126は、TaOx但し、0<x<2.5で表される組成を有する第1タンタル含有層と、TaOy但し、x<yで表される組成を有する第2タンタル含有層とが積層された積層構造を少なくとも有している。他の層、例えば第3タンタル含有層や他の遷移金属酸化物の層などを適宜配置しうることは言うまでもない。ここで、TaOxは、0.8≦x≦1.9を満足することが好ましく、TaOyは、2.1≦y≦2.5を満足することが好ましい。第2タンタル含有層の厚みは、1nm以上8nm以下であることが好ましい。つまり、抵抗変化層126は、酸素含有率の低い第1タンタル含有層と、酸素含有率の高い第2タンタル含有層とが積層された積層構造を有することが好ましい。言い換えると、抵抗変化層126は、酸素不足度が高い第1タンタル含有層と、酸素不足度が低い第2タンタル含有層とが積層された積層構造を有することが好ましい。ここで、酸素不足度とは、遷移金属酸化物において、その化学量論的組成の酸化物を構成する酸素の量に対して不足している酸素の割合をいう。例えば、遷移金属がタンタルTaの場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できることから、TaO2.5の酸素不足度は0であり、TaO1.5の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素の比率O/TaOであり、71.4atmとなる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atmより小さいことになる。ここで、抵抗変化層126を構成する金属として、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタルTa、チタンTi、ハフニウムHf、ジルコニウムZr、ニオブNb、タングステンW等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第1のハフニウム酸化物層の組成をHfOxとした場合にxが0.9以上1.6以下であり、且つ、第2のハフニウム酸化物層の組成をHfOyとした場合にyがxの値よりも大である場合に、これら第1のハフニウム酸化物層及び第2のハフニウム酸化物層の積層構造を有する抵抗変化層126の抵抗値を安定して高速に変化させることが確認できている。この場合、第2のハフニウム酸化物層の膜厚は、3~4nmが好ましい。また、ジルコニウム酸化物を用いる場合、第1のジルコニウム酸化物層の組成をZrOxとした場合にxが0.9以上1.4以下であり、且つ、第2のジルコニウム酸化物層の組成をZrOyとした場合にyがxの値よりも大である場合に、これら第1のジルコニウム酸化物層及び第2のジルコニウム酸化物層の積層構造を有する抵抗変化層126の抵抗値を安定して高速に変化させることが確認できている。この場合、第2のジルコニウム酸化物層の膜厚は、1~5nmが好ましい。なお、抵抗変化層126が第1の遷移金属酸化物層と第2の遷移金属酸化物層の積層構造を有する場合に、第1の遷移金属酸化物層を構成する第1の遷移金属と、第2の遷移金属酸化物層を構成する第2の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第2の遷移金属酸化物層は、第1の遷移金属酸化物層よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極124及び上部電極128間に印加された電圧は、第2の遷移金属酸化物層に、より多くの電圧が分配され、第2の遷移金属酸化物層中で発生する酸化還元反応をより起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第2の遷移金属酸化物層中に形成された微小なフィラメント導電パス中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第1の遷移金属酸化物層に、酸素不足型のタンタル酸化物を用い、第2の遷移金属酸化物層にチタン酸化物TiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第2の遷移金属酸化物層に第1の遷移金属酸化物層より標準電極電位が低い金属の酸化物を配置することにより、第2の遷移金属酸化物層中でより酸化還元反応が発生しやすくなる。上記の各材料の積層構造をもつ抵抗変化層126における抵抗変化現象は、いずれも抵抗が高い第2の遷移金属酸化物層中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第2の遷移金属酸化物層側の電極に、他方の側の電極を基準にして正の電圧を印加したとき、抵抗変化層126中の酸素イオンが第2の遷移金属酸化物層側に引き寄せられて第2の遷移金属酸化物層中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第2の遷移金属酸化物層側の電極に、他方の側の電極を基準にして負の電圧を印加したとき、第2の遷移金属酸化物層中の酸素イオンが第1の遷移金属酸化物層側に押しやられて第2の遷移金属酸化物層中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。酸素不足度がより小さい第2の遷移金属酸化物層に接続されている電極は、例えば、白金Pt、イリジウムIrなど、第2の遷移金属酸化物層を構成する遷移金属及び他方の側の電極を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、電極と第2の遷移金属酸化物層の界面近傍の第2の遷移金属酸化物層中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。このような構造のメモリセル105aの特性の一例を図3に例示する。図3は横軸に印加するパルスの電圧を示し、縦軸にパルスを印加した後のノードAとノードB間のメモリセル105aの抵抗値測定電圧は抵抗変化を起こさないような電圧で、ここでは0.4Vを示している。図中のスタートの位置から、正極性側に電圧レベルを徐々にあげて行くと、メモリセル105a両端の電圧が1.1Vを超えたときから徐々にメモリセル105aの抵抗値が上昇し、2.0Vでは約100kΩに達している。逆に負極性側に電圧レベルを徐々に下げて行くと、-1.1Vを超えて下げるとメモリセル105aは約10kΩ程度に低抵抗化して、スタートの抵抗値に復帰できていることがわかる。このとき図1aの矢印108の方向に電流が流れる印加を正極性印加と定義し、このときに抵抗変化型素子106は高抵抗状態以降、適宜HR状態または単にHRともいうに変化する。また、矢印108とは逆向きに電流が流れる印加を負極性印加と定義し、このときに抵抗変化型素子106は低抵抗状態以降、適宜LR状態または単にLRともいうに変化する。また、抵抗素子構造と印加極性との関係を述べると、前述の抵抗変化層126がTaOx但し、0<x<2.5で表される組成を有する第1タンタル含有層と、TaOy但し、x<yで表される組成を有する第2タンタル含有層とが積層された積層構造を有している場合は、第2タンタル含有層から第1タンタル含有層へ電流が流れる印加を正極性印加とし、この正極性印加時にHR状態に変化し、逆の負極性印加ではLR状態に変化する。ノードAとノードB間に印加する電圧において、LRからHRに変化せしめる電圧レベルを高抵抗化電圧Vhとし、HRからLRに変化せしめる電圧レベルを低抵抗化電圧Vlとすると、その絶対値が|Vh|=|Vl|=2.4V程度以上あれば、共通の電源電圧を用いて十分に低抵抗状態と高抵抗状態を推移できることがわかる。つまり、抵抗変化型素子106は、第1電圧例えば、高抵抗化電圧Vhのパルスが印加されると、第1情報例えば、1の記憶に用いられる第1抵抗状態例えば、LRから、第2情報例えば、0の記憶に用いられる第2抵抗状態例えば、HRへと変化し、第1電圧例えば、Vhとは極性が異なる第2電圧例えば、低抵抗化電圧Vlのパルスが印加されると、第2抵抗状態例えば、HRから第1抵抗状態例えば、LRへと変化する特性を有する。なお、第1電圧及び第2電圧の例として、上述とは逆に、それぞれ、低抵抗化電圧Vl及び高抵抗化電圧Vhであってもよい。この場合には、第1情報及び第2情報として、それぞれ、0及び1となり、第1抵抗状態及び第2抵抗状態として、それぞれ、HR及びLRとなる。以上を踏まえ、まず始めに図1aを用いて従来方式の書き込み動作の一例について説明する。なお、各回路の一連の動作はコントローラ103からの指令により実行される。また、不揮発性記憶装置100aの電源電圧VDDは、例えば3.3Vとする。はじめに抵抗変化型素子106をHR状態にする書き込み動作について説明する。予めスイッチ回路104は書き込み回路101側に接続され、書き込み回路101は、ノードAおよびBにグランドレベルGND、0Vを出力している。次にゲート電圧ドライバ109は、書き込み電圧以上の電圧例えばVDDを選択メモリセル105aの3端子型選択素子107のゲートに印加してメモリセル105aと導通状態にし、書き込み回路101は、ノードAの電位をノードBに対して0V→Vh→0Vと変化させる所定の幅のパルスを出力する。パルスの印加が終了しノードA及びノードBが共に0Vになった後、ゲート電圧ドライバ109は、選択メモリセルのゲート電圧を0Vにしてメモリセル105aを非導通状態にして、書き込み動作を終了する。これにより矢印108に電流が流れ、抵抗変化型素子106をHR状態に変化せしめる正極性のパルスがメモリセル105aに印加される。次に抵抗変化型素子106をLR状態にする書き込み動作について説明する。予めスイッチ回路104は書き込み回路101側に接続され、書き込み回路101は、ノードAおよびB間にLRへの書き込み電圧レベルVlを出力する。次にゲート電圧ドライバ109は、書き込み電圧以上の電圧例えばVDDを選択メモリセル105aの3端子型選択素子107のゲートに印加してメモリセル105aを導通状態にし、書き込み回路101は、ノードAの電位をノードBに対してVl→0V→Vlと変化させる所定の幅のパルスを出力する。パルスの印加が終了しノードA及びノードBが共にVlになった後、ゲート電圧ドライバ109は、選択メモリセルのゲート電圧を0Vにしてメモリセルを非導通状態にして、書き込み動作を終了する。これにより矢印108とは逆向きに電流が流れ、抵抗変化型素子106をLR状態に変化せしめる負極性のパルスがメモリセルに印加される。なお、回路の安全面から考慮して書き込み動作を終了した時点でノードAとノードBの電位は共にVlレベルから0Vにしてもよい。なお、ノードA、ノードB、ゲートへの印加の順番は前記に限定されず、種々の組合せが考えられることは言うまでもない。次に図4と図5を用いてセンスアンプ102の具体的な一例と動作について説明する。図4はセンスアンプ102の一具体例を示すブロック図で、図5はその動作を説明する主要箇所のタイミングチャートである。図4において、レファレンス電圧発生回路130は、入力Aから入力されるコントローラ103からの指令に基づき、電源電圧VDDとグランドレベル間の電位差からラダー抵抗などを用いて複数の所定の電圧レベルを作成し、それらの複数の電圧レベルのうち半導体スイッチで選択してレファレンス電圧Vref1とレファレンス電圧Vref2を出力する。なお、後段の回路設計から容易に類推できるが、レファレンス電圧Vref1>レファレンス電圧Vref2の関係にある。また、コントローラ103から入力Bに入力されるスイッチ制御信号により、スイッチ回路136はスイッチ制御信号が‘H’のときONに、‘L’のときにOFFになりノードCをHiZハイインピーダンス状態に切り替える。従って、そのスイッチ制御信号が‘H’のときにはドライバ131によりレファレンス電圧Vref1の電位がノードCに出力される。なお、実際にはドライバ131やその他の回路を構成するトランジスタや配線等の電圧降下によって、入出力の電圧値が多少異なるが、説明の簡単化のために電圧降下等は無いものとして説明している。ノードCは、図1aに示したスイッチ回路104を介してノードAに接続され、このときノードBは書き込み回路101によって0Vに接地されている。図4に示すようにノードCとグランド間にはコンデンサ137がメモリセル105aと並列に接続される。なお、このコンデンサ137は配線容量やトランジスタの容量等で代用しても良いし、装置の設計上で積極的に付加しても良い。前述したように入力Bに入力されるスイッチ制御信号が‘H’のときノードCはレファレンス電圧Vref1に駆動される。その後、スイッチ制御信号が‘L’になるとスイッチ回路136はOFFとなり、ノードC側がHiZ状態になるため、コンデンサ137と並列に接続されるメモリセル105aの抵抗変化型素子106の抵抗値に従う時定数で放電され、ノードCの電位はレファレンス電圧Vref1から徐々に低下する。つまり、メモリセル105aの抵抗値が低いと早く電位は減少し、メモリセル105aの抵抗値が大きいと遅く電位は減少する。この動作については図5a~fを参照することで理解が容易となる。図5aのメモリセルの状態に示されるように、前半はメモリセル105aが低抵抗状態LRで、後半が高抵抗状態HRであることを示している。それぞれに対し、図5bで示すようなタイミングで入力Bが‘H’に変化し、その期間にノードCがレファレンス電圧Vref1に印加されていることがわかる。入力Bが‘H’から‘L’に切り替わると、スイッチ回路136はOFFとなりノードC側がHiZ状態になるので、図5cに示されるように、ノードCが徐々に放電ディスチャージされていることがわかる。そして、メモリセル105aがLRのときは早く、HRのときは遅くレファレンス電圧Vref2の閾値を超えている様子が確認できる。図4のレベル比較器132はレファレンス電圧発生回路130が出力するもう一つのレファレンス電位Vref2と前述したノードCの電位とを比較し、レファレンス電圧Vref2よりノードCの電位が大きければ‘L’を出力し、小さければ‘H’を出力する。すなわち、スイッチ制御信号が‘H’から‘L’に切り替わった後、メモリセル105aが低抵抗状態LRにあればレベル比較器132の出力は早くLからHに変化し、メモリセル105aが高抵抗状態にあれば遅くLからHに変化する。さらにカウンタ134は、スイッチ制御信号が‘H’の期間は、ゼロにリセットされており、スイッチ制御信号が‘L’でかつレベル比較器132からの入力が‘L’であるときカウンタ134に入力されるクロック図示せずの周期に従ってカウントアップされる。なお、カウンタ134は値がオーバフローしない様に、所定の上限値でリミットされていることはいうまでもない。このようなカウンタ134の動作は図5eに示した。図5eに示されるように、カウンタ134のカウンタ値の入力Bが‘L’に変化した直後からカウントアップが開始され、メモリセル105aがLRのときはカウント値が‘15’に、メモリセル105aがHRのときはカウント値が‘35’に、それぞれ固定されている様子が分かる。また、Refカウンタ値保持回路133は、コントローラ103からの設定に従って、メモリセル105aの高抵抗と低抵抗を判断する閾値となる値Refカウンタ値を保持しており、保持しているRefカウンタ値を比較器135に出力する。カウンタ134のカウンタ値aとRefカウンタ値保持回路133に保持されているRefカウンタ値bとを比較器135が比較し、a≧bならメモリセル105aが高抵抗状態と判断し出力Aに‘L’を出力し、a<bならメモリセル105aが低抵抗状態と判断し出力Aに‘H’を出力する。図5dではrefカウンタ値が‘20’であるので、図5fに示されるように、それに応じて出力Aにはコントローラ103のデータ取込みタイミングでLRのとき‘H’を、HRのとき‘L’を出力されていることがわかる。なお、図5dに例示したRefカウンタ値保持回路133に保持されているRefカウンタ値‘20’や図5eに例示したカウンタ134のカウンタ値‘15’、‘35’は、この値に限定されるものでなく、カウンタ134のカウントクロック周波数やコンデンサ137の値、さらにはレファレンス電圧Vref1、Vref2の設定値、メモリセルの抵抗値のばらつきなどで変わることは言うまでも無い。以上のように、センスアンプ102は、読み出すメモリセル105aに印加された電圧レベルの放電する時間が、メモリセル105aより厳密には、抵抗変化型素子106の抵抗値に応じて異なることを利用して、メモリセル105aの抵抗状態を読み出す。その結果、抵抗状態に応じた2値のディジタル論理値を出力Aに出力し、より詳細な抵抗値に相当するカウンタ値をクロック周期の分解能で出力Bに出力する。出力Bの値は、ベリファイ追加書き込みに用いるが、詳細について後述する。図1a及びbでは、説明を簡単にするためメモリセルを1つにした基本構成を例示した。しかし、実際には複数のメモリセルをアレイ状に配置した不揮発性記憶装置として本発明は実現され得る。その具体例及び選択セルへの書き込み方法について図6を用いて説明する。図6は、具体的なアレイ構造のメモリセルを有する不揮発性記憶装置300の一構成を示すブロック図である。図6に示すように、本実施の形態に係る不揮発性記憶装置300は、半導体基板図示されず上に、メモリ本体部301を備えている。このメモリ本体部301は、メモリセルアレイ302と、行選択回路ドライバ303と、列選択回路304と、情報の書き込みを行うための書き込み回路101と、前述で説明したように選択メモリセルの抵抗値を検出し、データ1または0と判定するセンスアンプ102とを具備している。また、不揮発性記憶装置300は、メモリセルにデータを書き込むために必要な複数の電源を生成する電源制御回路308と、外部から入力されるアドレス信号を受け取るアドレス入力回路309と、外部から入力されるコントロール信号に基づいて、メモリ本体部301の動作を制御する制御回路310と、入出力データの入出力処理を行うデータ入出力回路307とをさらに備えている。これらの中で図1aと記号が等しいものは同じ機能ブロックを示す。つまり、図6における電源制御回路308とアドレス入力回路309と制御回路310とデータ入出力回路307とをあわせたものが図1aのコントローラ103に相当する。また、図6の行選択回路ドライバ303が、図1aのゲート電圧ドライバ109に相当し、図6の列選択回路304は、図1aのスイッチ回路104に相当する。メモリセルアレイ302は、半導体基板の上に形成され、半導体基板表面に概略平行な第1平面内において第1方向に互いに平行に延びるように形成された複数の第1配線図6の例では、ワード線WL0、WL1、WL2、...。以下、説明の便宜上ワード線WL0、WL1、WL2、...という。および第1平面と平行な第2平面内において第2方向に互いに平行に延びるようにかつ第1配線と立体交差するように形成された複数の第2配線図6の例では、ビット線BL0、BL1、BL2、...。以下、説明の便宜上ビット線BL0、BL1、BL2、...という。と、これらのワード線WL0、WL1、WL2、...およびビット線BL0、BL1、BL2、...の立体交差点のそれぞれに設けられたメモリセルM211、M212、M213、M221、M222、M223、M231、M232、M233以下、メモリセルM211、M212、...と表すとを備える。それぞれのメモリセルM211、M212、...は図1aに示したメモリセル105aを備え、ワード線WL0、WL1、WL2、...はそれぞれのメモリセルM211、M212、...に含まれる選択トランジスタ以下、単にトランジスタともいうT11、T12、T13、T21、T22、T23、T31、T32、T33、...以下、トランジスタT11、T12、...と表すのゲートに接続され、ビット線BL0、BL1、BL2、...は、それぞれのメモリセルM211、M212、...が備えるメモリセル105aの一端に接続されている。抵抗変化型素子106はメモリセルM211、M212、...内で不揮発性記憶素子として動作する。メモリセルM211、M212、...は、1つのトランジスタと1つの抵抗変化型素子106から構成されていることから、1T1R型メモリセルと呼ぶ。また、メモリセルアレイ302は、ワード線WL0、WL1、WL2、...に平行して配列されている複数のプレート線PL0、PL1、PL2、...を備えている。プレート線PL0、PL1、PL2、...は、それぞれのメモリセルM211、M212、...が備えるメモリセル105aの他端に接続されている。ここで、メモリセルM211、M212、...に含まれる不揮発性記憶素子は、前述したように酸素不足型のタンタル酸化物を含む抵抗変化層を有している。より具体的には、図2に示した抵抗変化型素子106の下部電極124と、上部電極128と、抵抗変化層126とを具備している。図6のメモリセルアレイ302における選択トランジスタT11、T12、T13、...はnチャンネルのMOSトランジスタを用いた例で示してある。これらのトランジスタT11、T12、T13、...のドレインは抵抗変化型素子を介してビット線BL0に、トランジスタT21、T22、T23、...のドレインは抵抗変化型素子を介してビット線BL1に、トランジスタT31、T32、T33、...のドレインは抵抗変化型素子を介してビット線BL2に、それぞれ接続されている。また、トランジスタT11、T21、T31、...のゲートはワード線WL0に、トランジスタT12、T22、T32、...のゲートはワード線WL1に、トランジスタT13、T23、T33、...のゲートはワード線WL2に、それぞれ接続されている。さらに、トランジスタT11、T21、T31、...のソースはプレート線PL0に、トランジスタT12、T22、T32、...のソースはプレート線PL1に、トランジスタT13、T23、T33、...のソースはプレート線PL2に、それぞれ接続されている。なお、前述したドレインとソースの関係は、説明上便宜的に定義しただけで印加方向によって入れ代わることはいうまでもない。アドレス入力回路309は、制御回路310による制御の下で、外部回路図示せずからアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路ドライバ303へ出力するとともに、列アドレス信号を列選択回路304へ出力する。ここで、アドレス信号は、複数のメモリセルM211、M212、...のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。なお、行選択回路ドライバ303及び列選択回路304は、メモリセルアレイ302から、書き込み又は読み出しの対象となる、少なくとも一つのメモリセルを選択する選択回路を構成している。制御回路310は、情報の書き込みサイクルにおいては、データ入出力回路307に入力された入力データに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路101へ出力する。他方、情報の読み出しサイクルにおいて、制御回路310は、読み出し動作を指示する読み出し信号をセンスアンプ102と列選択回路304へ出力する。行選択回路ドライバ303は、アドレス入力回路309から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0、WL1、WL2、...のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。また、列選択回路304は、アドレス入力回路309から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0、BL1、BL2、...のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。このとき印加方向に応じて、電源制御回路308は、グランドレベルGND、0Vまたは所定の印加電圧Vh、Vl、VhLow、VlLowを生成して選択的に出力するとともに、必要に応じて電圧を可変とする。書き込み回路101は、制御回路310から出力された書き込み指令に従って、全てのビット線とプレート線に所定の電位を与えたり、列選択回路304を介して選択されたビット線に対して書き込み用電圧のパルスを印加したりする。また、センスアンプ102は、前述した読み出しサイクルを選択したメモリセルに対する読み出しをおこなう読み出し回路の一例であり、印加した読み出し電圧が放電する時間差でもって、データ1または0と判定する。その結果得られた出力データは、データ入出力回路307を介して、外部回路へ出力される。なお、上記の構成例では、ソース線プレート線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、プレート線として接続されるトランジスタに共通の電位を与える構成としているが、行選択回路/ドライバと同様の構成のソース線選択回路/ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧極性も含むで駆動する構成としてもよい。[不揮発性記憶装置の従来方式による動作例]では次に、従来方式によって情報を書き込む場合の書き込みサイクルと、書き込まれた情報を読み出す場合の読み出しサイクルにおける不揮発性記憶装置300の動作例について、図7に示すタイミングチャートを参照しながら説明する。図7は、本発明の不揮発性記憶装置300で従来方式の書き込み動作と読み出し動作の一例を示すタイミングチャートである。なお、ここでは、抵抗変化層126がHR状態の場合を情報0に、LR状態の場合を情報1にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルM211およびM222について情報の書き込みおよび読み出しをする場合のみについて示す。図7において、電圧Vhは、抵抗変化型素子106の抵抗状態をLRからHRに抵抗変化させるのに必要なメモリセル両端のパルス電圧値を示している。電圧Vlは抵抗変化型素子106の抵抗状態をHRからLRに抵抗変化させるのに必要なメモリセル両端のパルス電圧値を示している。さらに読み出し時には書き換え電圧VhやVlよりも絶対値的に低い読み出し電圧である電圧Vref1が印加される。また、プレート線へは書き込み回路101から、印加方向に応じて電圧VlまたはGNDが供給され、書き込みや読み出しのモードの切り替わりの必要に応じて各ビット線、プレート線は電圧Vh、VllまたはVref1にチャージまたはGNDにディスチャージされる。メモリセルM211に対する書き込みサイクルにおいて、図7のM211アクセス0書き込みに示されるように、書き込み回路101によりビット線BL0とプレート線PL0はあらかじめGNDレベルに設定される。そしてワード線WL0は、電源電圧VDDに印加され、M211のトランジスタT11は導通状態になり、パルス幅tp及びパルス電圧Vhのパルスがビット線BL0に印加される。これにより、メモリセルM211に情報0を書き込む場合の高抵抗化電圧Vhがパルス幅tpの間印加され、その結果メモリセルM211の抵抗変化層が高抵抗化HR化する。すなわち、メモリセルM211に情報0が書き込まれたことになる。このときの印加状態の模式図は印加状態Aとして図7の下部の左に示してあり、第2の電極層から第1の電極層にむけて電流が流れていることがわかる。次にメモリセルM222に対する書き込みサイクルにおいて、図7のM222アクセス1書き込みに示されるように、書き込み回路101により、予めサイクル当初に全てのワード線が0Vのときに非選択なビット線やプレート線も含め電圧Vlにチャージされた後に、ワード線WL1には電源電圧VDDの電圧が印加され、トランジスタT22がON状態となる。そして選択されるビット線には、電圧がVl→0V→Vlと変化するパルス幅tpのパルスが印加され、これにより、メモリセルM222に情報1を書き込む場合の低抵抗化電圧Vlが印加される。その結果、メモリセルM222の抵抗変化層が低抵抗化LR化する。すなわち、メモリセルM222に情報1が書き込まれたことになる。なお、ワード線が電源電圧VDDから0Vに印加を停止され、選択トランジスタT22がOFF状態になったあとのサイクル終了時に、電圧Vlにチャージされた各線は0Vにディスチャージされる。このサイクルにおける印加状態の模式図が印加状態Bとして図7の下部の右に示してあり、第1の電極層から第2の電極層にむけて電流が流れていることがわかる。メモリセルM211に対する読み出しサイクルにおいては、図7のM211アクセス0読み出しに示されるように、トランジスタT11をON状態にするために所定の電圧がワード線WL0に印加され、列選択回路304によってメモリセルM211はセンスアンプ102に接続され、そのタイミングに応じて、書き込みの際のパルスよりも振幅が小さくてメモリセルの抵抗状態を変化させないような読み出し用の電圧Vref1が、ビット線BL0に印加され、既に述べたように所定の期間印加された後、センスアンプ102に具備されるコンデンサ137とメモリセルの抵抗値で決まる時定数でディスチャージされる。メモリセルM211は先の書き込みでHRにセットされているため、ディスチャージに長い時間を要し、図4のセンスアンプ102のRefカウンタ値保持回路133に保持されているRefカウンタ値より大きい値まで、カウンタ134がカウントされるため、比較器135が情報0を出力する。次に、メモリセルM222に対する読み出しサイクルにおいて、図7のM222アクセス0読み出しに示されるように、先のメモリセルM211に対する読み出しサイクルと同様の電圧がワード線WL1に印加され、列選択回路304によってメモリセルM222はセンスアンプ102に接続され、そのタイミングに応じて、読み出し用の電圧Vref1が、ビット線BL1に印加され、所定の期間印加された後、センスアンプ102に具備されるコンデンサ137とメモリセルM222の抵抗値で決まる時定数でディスチャージされる。メモリセルM222は先の書き込みでLRにセットされているため、ディスチャージは短い時間で完了し、図4のセンスアンプ102のRefカウンタ値保持回路133に保持されているRefカウンタ値より少ない値までしか、カウンタ134がカウントされないため、比較器135が情報1を出力する。なお、これら読み出しサイクルにおいて、書き込み回路101から全てのプレート線と非選択のビット線に0Vグランドレベルが供給されていることはいうまでもない。引き続き本発明の不揮発性記憶装置300が高い信頼性を得るために行なうベリファイverify追加書き込みについて説明する。一般に記憶された2値のディジタルデータを復元する場合は、センスアンプ102が検出する物理量が所定の閾値より大きいか、小さいかによって判定する。図4で例示したセンスアンプ102では、図5に示すようにメモリセルに印加された電位がメモリセルを介して放電される時間カウント数が閾値である20よりも大きいか小さいかで記憶された情報が1か0かを判断した。しかし、長期放置やデータ読み出しの繰り返し、さらには高温放置などのストレスによってデータ記憶に用いられている抵抗値の値が劣化して記憶データの信頼性が低下する。ベリファイ追加書き込みとは、このような劣化要因を見越して所定の環境下でのデータ信頼性を保証するために、書き込む抵抗値をコントロールして、例えば上述した閾値の20に対して所定のマージンを付加した値をクリアしているかを検査し、クリアしていなければ書き直す行為をいう。図8に本実施の形態におけるベリファイ追加書き込みのフローの一具体例を示した。図8において、フローチャートがスタートS0すると、データを書き込むアドレス空間の初期アドレスのメモリセルを図6で説明したように選択するS1。そして、0データ書き込みではS2でYes、HR書き込み処理を実行しS3、1データ書き込みではS2でNo、LR書き込み処理を実行するS6。次に選択メモリセルはセンスアンプ102に接続されベリファイのリード処理がなされ、メモリセルの抵抗値に相当するカウンタ値をコントローラ103が取込みS4またはS7、その値がHR書き込みでは40以上、LR書き込みでは15以下になるまで書き込み動作を繰り返すS5またはS8でNO。ただし、メモリセルに動作不具合があった場合、際限なく書き込み動作が続けられることから追加書き込み回数の上限を5回とした。カウント値が所望の値をクリアすればS5またはS8でYES、次のアドレスがあればS9でNo、次のアドレスの書き込み処理に移りS10、無ければS9でYes、終了するS11。このようなフローによって、HR書き込みでは40以上に、LR書き込みでは15以下に設定され、閾値の20に対して所定のマージンを確保した書き込みが可能となる。なお、同一メモリセルに対して1回のベリファイ動作で条件を満足できない場合は、ベリファイの回数を繰り返す毎に、書き込みパルス幅を変更したり、書き込み電圧を少しずつ増やしたりするといった対策を導入することも有効である。図9a及びbに横軸アドレス値、縦にそのアドレスのメモリセルがHRに書き込まれたときとLRに書き込まれたときとのカウント値をとったグラフを示し、図9aはベリファイ追加書き込み処理を実行しない1回書き込みの場合、図9bは図8のフローのベリファイ追加書き込み処理を実行した場合を示した。図9a及びbから明らかなように図9aでは書き込みミスが発生しているが、図9bではカウント値の15から40の間に明確なウインドウが開いていることが確認でき、所望の検出マージンを確保した信頼性の高いデータ書き込みが実行されていることがわかる。以上のような信頼性を高めた不揮発性記憶装置300において、発明者らは極めて大きな課題を見い出した。その課題について図10を用いて説明する。図10は横軸にメモリセルへの書き込みが終了してからの経過時間、縦軸に書き込みが終了したメモリセルを2μs毎に繰り返し読み出し、図4で示した出力Bに出力されるカウンタ値センサ出力値をとったものである。つまり、縦軸は選択したメモリセルの抵抗値に相当する値が取られており、カウンタ値が大きいほうが高抵抗で、小さいほど低抵抗をあらわすことになる。例示したメモリセルでは、高抵抗HRの書き込み処理が実行されたあとの時間経過が示されている。図をみると書き込み直後のセンサ出力値経過時間1μsは45になっていてベリファイ点である40を越えており所望な書き込みが達成されていることが分かる。しかし、その後の時間経過にともない抵抗値が変動し、特に500μsを超えたときに急激に抵抗値が低抵抗状態LRに変化してセンサ出力値が19~20へと劣化している。このように従来の書き込み方式では当初の書き込みにおいてベリファイ点をクリアした書き込みをした後、抵抗値が変動して所定のベリファイ点より劣化するようなメモリセルは、256kビットのメモリセルからなるメモリセルアレイの中で、前述した従来の書き込み方式では0.1~数のメモリセルに発生した。非特許文献1によれば抵抗変化型素子の抵抗変化は電極界面付近の抵抗変化層の酸化還元反応によるものとされ、この抵抗変化のメカニズムを鑑み、本発明者らは前述の現象について次のように推測した。抵抗値が急速に劣化する原因の推測本発明者らは電極界面付近に発生する酸化還元反応による抵抗変化現象は電極と抵抗変化層との境界面の近傍全てで均一に起こっているのではなく、酸化還元反応の程度が局所的な偏りをおこしている場合があると仮定した。この仮定に基づくと、抵抗変化素子の抵抗値が変動する場合、例えばHR化酸化しているときは電極と抵抗変化層との境界面の近傍に不十分な酸化エリアができており、LR化還元しているときは不十分な還元エリアができていて、ストレスに極めて弱いエリアができていることになる。このことは、その局所エリアの活性化エネルギーが低いことにもつながる。このために、書き込み時よりも低い電圧である読み出し電圧でも抵抗値が劣化したり、あるいは短時間の放置で抵抗値が変化したりするといった現象が発生すると思われる。このような仮定に基づけば、前述の現象の課題解決手段は、酸化還元の局所的な偏りをなくし、電極と抵抗変化層との境界面近傍において均一に酸化還元反応が起こるようにすることにある。それは、ストレスに弱い局所的なエリアが発生しても、何らかの書き直しにより不具合のあるエリアを修正すれば良いということである。例えば通常のHR化に必要な正極性の電圧値VhのパルスをHRパルスとし、通常のLR化に必要な負極性の電圧値VlのパルスをLRパルスとして、まずHR化について考える。HR化のためにHRパルスを印加し、メモリセルを高抵抗状態に変化させてもHR化酸化が不十分な局所的なHR不具合エリアが発生したとする。このHR不具合エリアは、前述した仮定に基づけばLRパルスより小さい電圧例えば1/2Vlの負極性のパルス以降、高抵抗化時の逆極性パルスareversepolaritypulseforHRchangeというを印加するだけでHR不具合エリアはLR化する。しかしHR不具合エリア以外の正常なエリアは所望な酸化状態であるためレベルの低い高抵抗化時の逆極性パルスでは十分な低抵抗化は発生しない。このようにHRの不具合エリアのみ選択的にLR化したのち、再度HRパルスを印加するとLR化していたHR不具合エリアのみに集中して書き直しが実行され、全てのエリアで正常な書き込みエリアへと均一化されると予測できる。また、同様にLR化のためにLRパルスを印加し、メモリセルを低抵抗状態に変化させてもLR化還元が不十分な局所的なLR不具合エリアが発生したとする。このLR不具合エリアは、前述した仮定に基づけばHRパルスより小さい電圧例えば1/2Vhの正極性のパルス以降、低抵抗化時の逆極性パルスareversepolaritypulseforLRchangeというを印加するだけでLRの不具合エリアはHR化する。しかしLR不具合エリア以外の正常なエリアは所望な還元状態であるためレベルの低い低抵抗化時の逆極性パルスでは十分な高抵抗化は発生しない。このようにLR不具合エリアのみ選択的にHR化したのち、再度LRパルスを印加するとHR化していたLR不具合エリアのみに集中して書き直しが実行され、全てのエリアで正常な書き込みエリアへと均一化されると予測できる。以上のような予測に基づき、次のような実験を行なった。<実験例1>まず、図11a及びbを用いて本発明の第1の実施の形態における書き込みの手法の一例について説明する。既に図7で例示したときと同様に図6のメモリセルアレイのM211のメモリセルへの書き込みを例にとり説明する。そして、図11aはメモリセルを高抵抗状態HR化にする書き込み手法を示し、図11bでは低抵抗状態LR化にする書き込み手法を示した。これらの図から明らかなように、1回の書き込みサイクルは3つのステップで実行されていることがわかる。また、図11a及びbでM211両端電位差を示したが、この波形はメモリセルに対して図1の矢印108に電流が流れる印加方向を正極性印加として書きあらわすために、プレート線の電位を0Vとしたときの波形が示されている。図11aから分かるように、HR化の書き込み手法では、第1ステップで通常の電圧振幅がVhのHRパルスが印加され、第2ステップで通常のLRパルス振幅がVlより振幅の小さい高抵抗化時の逆極性パルス電圧VlLowを印加し、さらに第3ステップで再度、電圧振幅VhのHRパルスを印加している。そして、図11bに示されるように、LR化の書き込み手法では、第1のステップで通常の電圧振幅がVlのLRパルスが印加され、第2ステップで通常のHRパルス振幅がVhより振幅の小さい低抵抗化時の逆極性パルス電圧VhLowを印加し、さらに第3ステップで再度、電圧振幅VlのLRパルスを印加している。このように図11a及びbの書き込み手法に従えば、前述したような一旦書き込みを実行したときに発生した不具合エリアを選択的にリセットし、再度書き直しする行為が実行できる。では次に、実際に従来の書き込み方式と、前述した新しい書き込み方式との比較実験を行なったので、その結果を説明する。具体的には従来書き込み方式で図7のパルス幅tpを50nsと500nsにかえて2種類のHR書き込みを行なったときの不具合ビット数と、本発明に係る新しい書き込み方式で図11a及びbのパルス幅tp1、tp2、tp3を50nsと500nsにかえて2種類のHR書き込みを行なったときの不具合ビット数とを測定し比較した。この測定結果を図12に示す。図12において、横軸は各メモリセルに書き込みを行なった後に読み出しを行い、そのときの図4のセンスアンプの出力Bに出力されるカウンタ値を示す。そして縦軸は各カウンタ値未満のビット数の累積数をとっている。また、図12の縦の点線はHR書き込み時のベリファイ点である40のラインを示した。図12の太い実線iは従来の書き込み方式で書き込みパルス幅tpが50ns、パルス振幅Vhが2.4Vのときのビット分布を示している。点線iiは本発明の書き込み方式で書き込みパルス幅tp1、tp2、tp3が50ns、パルス振幅Vhが2.4V、パルス振幅VlLowが1.2Vのときのビット分布を示している。図12の一点鎖線iiiは従来の書き込み方式で書き込みパルス幅tpが500ns、パルス振幅Vhが2.4Vのときのビット分布を示している。細い実線ivは本発明の書き込み方式で書き込みパルス幅tp1、tp2、tp3が500ns、パルス振幅Vhが2.4V、パルス振幅VlLowが1.2Vのときのビット分布を示している。これらの図12に示された4つの線より明らかなようにベリファイ点を下回るビット数は、同一のパルス幅条件では本発明の書き込み方式が改善され、減少していることがわかる。パルス幅50nsの従来書き込み条件では約100ビットあった不良ビットが、本発明の書き込み条件では約40ビットに改善されており、パルス幅500nsの従来書き込み条件では20ビットあった不良ビットが、本発明の書き込み条件ではほぼゼロにまで改善されている。このように従来書き込み条件でも、パルス幅を広げることにより不具合ビットが減少するものの、本発明の高抵抗化時の逆極性パルスを印加すれば、さらなる改善効果がある。なお、比較実験の公平性を満たすために、図12のiとiiiの従来の書き込み条件は、書き込み処理回数を3回にしてあり、メモリセルへのトータルの書き込み時間は、比較対象となるiiやivと同じになるようにした。すなわち、メモリセルに対して同じ時間で書き込み処理を行なった場合、本発明の書き込み方法が不具合ビットを少なくできることがわかる。以上のように、高抵抗化においては図11aに示した本発明の書き込み手法により、書き込み後の短時間でメモリセルが低抵抗側へ変化し、ベリファイ点を越えてしまうような劣化現象が改善できることが確認できた。なお、低抵抗化においても図11bの書き込み手法により書き込み後の短期間でメモリセルが高抵抗化へ変化し、ベリファイ点を越えてしまうような逆方向の劣化現象に対しても同様な改善効果があることも同時に確認した。<変形例>次に本発明の書き込み方式の変形例について説明する。最も基本となる書き込みの基本パターンは図11a及びbに示した3ステップで行なうものであるが、パルス幅や第2ステップで行う逆方向印加の電圧振幅値などの組み合わせによりパターンは多数の種類が考えられる。つまり、図11a及びbの第1ステップのパルス振幅とパルス幅に対して、第2ステップのパルス幅が広い、狭い、同じの3条件があり、第3ステップのパルス振幅が大きい、小さい、同じ、及びパルス幅が広い、狭い、同じの6条件があるため、これらの組合せは、高抵抗化書き込み及び低抵抗化書き込みのそれぞれについて1×3×6の18通りある。発明者らが検討した変形例のうち、基本パターンより更なる改善効果があったパターンを図13a~dに示す。なお、図13a~dに標記したパターンは図11a及びbにおけるM211両端電位差の表記にしたがった波形で示した。実際のワード線やビット線、プレート線への印加方法は図11a及びbの例にならって印加するものする。また、例示はHR書き込みサイクルのみ示してあるが、LR書き込みサイクルは、図11bの例にならってM211両端電位差の波形が上下逆になるように印加すればよいので、容易に類推できることとして省略した。図13aは本発明の標準的な基本パターンであり、既に図11aで示したものと同様である。すなわちHR化の書き込みの場合は、第1ステップで書き込み方向である正極性で通常の振幅レベルVh例えば、2.4Vのパルスを印加し、第2ステップで逆の書き込み方向にあたる負極性で通常の振幅レベルVl例えば、-2.4Vよりは小さいVlLow例えば、-1.2Vを印加し、第3ステップで再度通常の書き込みである正極性の振幅レベルVh2.4Vのパルスを印加して1サイクルの書き込み処理が完了している。このとき、各ステップでのパルス幅はここではすべて同じ50nsになっている。この基本パターンを踏まえ、図13bに示したパターン1について説明する。図13bのパターン1は、基本パターンに比べて異なる点は第1および第3ステップのパルス幅が第2ステップのパルス幅に比べ広くなっている点にある。この図13bではパルス幅tp1とパルス幅tp3が200ns、パルス幅tp2が50nsとして例示した。次に図13cに示したパターン2について説明する。図13cのパターン2は、基本パターンに比べて異なる点は第2ステップのパルス幅が第1および第3ステップのパルス幅に比べ広くなっている点にある。この図13cではパルス幅tp1とパルス幅tp3が50ns、パルス幅tp2が200nsとして例示した。さらに図13dに示したパターン3について説明する。図13dのパターン3は、基本パターンに比べて異なる点は、ステップ数が3ステップから9ステップになり、各偶数ステップに実行される逆書き込みパルスの振幅レベルが段階的に小さくなっている点にある。この図13dでは、逆書き込みパルスの振幅レベルとして、VlLow1-1.3V、VlLow2-1.2V、VlLow3-1.1V、VlLow4-1.0Vで例示した。なお、図13a~dには具体的な電圧値やパルス幅が明記されているが、これらは前述の図12の実験結果との対比を容易にするためのものであって、これらの値に限定されるものでない。特にパターン3のステップ数や、VlLowの振幅レベルが段階的に小さくなるときの変化量と、その開始振幅レベルと終了振幅レベルの値はメモリセルの性能や不揮発性記憶装置の要求性能に応じて変更される。図14に図13a~dに示した各パターンを図8のフローに適用した書き込み方法による実験結果を示す。図14の縦軸はベリファイ点未満の不良ビット数を示し、各書き込み方法における不良ビット数を表している。本発明の書き込み方式を行なわなかったときには5kビット中に約100ビットあった不具合ビットが、図13aの基本パターンによる書き込みによって、41ビットまで低下する。このことは図12でも示したとおりである。さらにパターン2では34ビットまで低下し、パターン1では13ビット、そしてパターン3では4ビットまで低下した。図12で説明したようにパルス幅を500nsにしたときとほぼ同程度の改善効果が見られている。正極性のパルスと負極性のパルスとを切り替えるために必要な時間を例えば10nsとすると、パルス幅tpが500nsの基本パターンでは、1つの書き込みサイクルが完了するために1530nsが必要であるのに対して、パターン3では540nsで完了する。つまり、より短いサイクルの書き込み動作で同様な改善効果が得られることになり、データの書き込み転送速度が要求される不揮発性半導体装置にとって、更に好ましい。パターン3は、第2ステップでの逆書き込みパルスの振幅レベルを段階的に小さくしながら第1ステップと第2ステップとを繰り返すことで、抵抗変化型素子において、酸化HR化が十分に行われた局所的な正常エリアに影響を与えることなく、酸化HR化が不十分な局所的なHR不具合エリアだけに書き込みが繰り返されていくことで、不具合ビットが徐々に減少していったと予想される。なお、パルス幅や各パルス電圧は、サンプルの製造条件やセルサイズ等で異なるので、それに応じて最適に選択するとともに、書き込みパターンについても最も不具合ビットが少なくなるものを適宜選択されるものとする。特に電圧VhLowや電圧VlLowは、図3の抵抗変化型素子の特性で言えば、抵抗変化が開始する電圧付近、またはそれよりわずかに増減した電圧とすることが望ましい。特にパターン3で電圧VlLowを段階的に減少させる電圧の値も、LR化が開始する1.1Vの付近としたときに、1.3Vから1.0Vで選択されており、不具合ビットが最も減少する結果となった。これはメモリセルアレイ内の各セルの特性が図3の特性から若干ばらついて最適な電圧が異なるためと思われる。なお、図13a~d及び図14は、HR書き込みについての実験例を示しているが、LR書き込みについても同様の傾向を示す実験結果が得られている。つまり、LR書き込みにおいては、基本パターン、パターン1、パターン2及びパターン3は、図13a~dにおける波形の極性を反転させたものに相当し、不良ビット数の削減効果は、大きいものから順に、パターン3、パターン1、パターン2、基本パターンであった。図15は、本発明に係るLR書き込みによる効果を示す図である。ここでは、256kビットのメモリセルに対してベリファイ追加書き込みベリファイを伴うLR書き込みを繰り返した場合における失敗failビットの数の遷移がプロットされている。つまり、横軸はベリファイ追加書き込みの回数を示し、縦軸は失敗ビットの数を示す。従来のLR書き込みベリファイのプロット×で表示は従来手法によるLR書き込みつまり、1回のLR書き込みにおいて、負極性の電圧Vlのパルスを1回だけ印加する手法における実験結果を示し、本発明に係るLR書き込みベリファイのプロット黒塗り四角形で表示は本発明に係るLR書き込みつまり、1回のLR書き込みにおいて、負極性の電圧Vlのパルス、正極性の電圧VhLowのパルス、負極性の電圧Vlのパルスをこの順で印加する手法における実験結果を示す。この図15から分かるように、従来のLR書き込みベリファイ手法に比べ、本発明に係るLR書き込みベリファイ手法によれば、失敗ビット数は大きく減少する。また、従来の手法ではベリファイ追加書き込みを繰り返しても失敗ビット数はほとんど変化しないのに対し、本発明に係る手法によれば、ベリファイ追加書き込みを繰り返すことで失敗ビット数が大きく減少する。以上のように、図14に示される本発明に係るHR書き込みベリファイの効果、及び、図15に示される本発明に係るLR書き込みベリファイの効果から、以下のことが導かれる。抵抗変化型素子が、第1電圧高抵抗化電圧Vh又は低抵抗化電圧Vlのパルスが印加されると第1情報1又は0の記憶に用いられる第1抵抗状態LR又はHRから第2情報0又は1の記憶に用いられる第2抵抗状態HR又はLRへと変化し、第1電圧Vh又はVlとは極性が異なる第2電圧Vl又はVhのパルスが印加されると第2抵抗状態HR又はLRから第1抵抗状態LR又はHRへと変化する特性を有する場合に、以下の書き込み方法が有効となる。つまり、メモリセルより厳密には、抵抗変化型素子を第1抵抗状態の一例であるLR状態から第2抵抗状態の一例であるHR状態に変化せしめるときには、図16aのHR書き込みの模式図に示されるように、抵抗変化型素子に対して、少なくとも、第1電圧Vhの正パルスを印加する第1ステップと、その後に、第2電圧Vlよりも電圧の絶対値が小さく、かつ、第2電圧Vlと極性が等しい第3電圧VlLowの負パルスを印加する第2ステップと、さらにその後に、再度、第1電圧Vhの正パルスを印加する第3ステップとを含む基本パターンの書き込み方法によって、従来の書き込み方法に比べ、不良ビット数が削減される。そのときの予想されるメカニズムは、図16aの下部に示される通りである。つまり、第1ステップにおける正パルスよって抵抗変化型素子がHR状態に変化するが、酸化HR化が不十分な局所的なHR不具合エリアが発生し、第2ステップにおける負パルスによってそのHR不具合エリアだけがLR化され、第3ステップにおける正パルスによって、LR化していたHR不具合エリアだけに集中して書き直しが実行され、結果として全てのエリアが正常な書き込みエリアへと均一化されると予想される。一方、メモリセルより厳密には、抵抗変化型素子を第1抵抗状態の一例であるHR状態から第2抵抗状態の一例であるLR状態に変化せしめるときには、図16bのLR書き込みサイクルの模式図に示されるように、抵抗変化型素子に対して、少なくとも、第1電圧Vlの負パルスを印加する第1ステップと、その後に、第2電圧Vhよりも電圧の絶対値が小さく、かつ、第2電圧Vhと極性が等しい第3電圧VhLowの正パルスを印加する第2ステップと、さらにその後に、再度、第1電圧Vlの負パルスを印加する第3ステップとを含む基本パターンの書き込み方法によって、従来の書き込み方法に比べ、不良ビット数が削減される。そのときの予想されるメカニズムは、図16bの下部に示される通りである。つまり、第1ステップにおける負パルスよって抵抗変化型素子がLR状態に変化するが、還元LR化が不十分な局所的なLR不具合エリアが発生し、第2ステップにおける正パルスによってそのLR不具合エリアだけがHR化され、第3ステップにおける負パルスによって、HR化していたLR不具合エリアだけに集中して書き直しが実行され、結果として全てのエリアが正常な書き込みエリアへと均一化されると予想される。また、より有効な書き込み方法として、第1電圧Vh又はVlのパルスの幅が第3電圧VlLow又はVhLowのパルスの幅よりも広いパターン1、あるいは、その逆に、第3電圧VlLow又はVhLowのパルスの幅が第1電圧Vh又はVlのパルスの幅よりも広いパターン2による書き込み方法によれば、それぞれが同じ幅より狭い方の幅である基本パターンによる書き込み方法よりも、不良ビット数が削減される。また、別の有効な書き込み方法として、第1電圧Vh又はVlのパルスを印加した後に第3電圧VlLow又はVhLowのパルスを印加することをN2以上の整数回繰り返した後に、少なくとも1回、第1電圧Vh又はVlのパルスを印加するパターン3によれば、さらに、不良ビット数が削減される。このときに、繰り返し回数の増加にともなって、第3電圧VlLow又はVhLowが小さくなっていくことが好ましい。なお、図13a~dに示される各種書き込み方法は、図8に示されるベリファイ付き書き込みに適用できることは言うまでもない。つまり、読み出し回路センスアンプ102、データ入出力回路307は、書き込み回路101が、メモリセルの抵抗変化型素子を第1抵抗状態LR/HRから第2抵抗状態HR/LRに変化せしめるときに、抵抗変化型素子に対して、少なくとも、1上記第1電圧のパルスを印加する第1の書き込み処理と、2上記第3電圧のパルスと第1電圧のパルスとをこの順で印加する第2の書き込み処理と、を実行した後に、読み出し処理を実行する。そして、制御回路310は、その抵抗変化型素子が所定の抵抗値HR状態での抵抗値/LR状態での抵抗値になるまで第2の書き込み処理と、読み出し処理とを繰り返すように書き込み回路101と上記読み出し回路とを制御する図8のS3~S5、S6~S8。これにより、確実なベリファイ付き書き込みが実現される。以上のように、抵抗変化型素子が、第1電圧のパルスが印加されると第1情報の記憶に用いられる第1抵抗状態から第2情報の記憶に用いられる第2抵抗状態へと変化し、一方、第1電圧とは極性が異なる第2電圧のパルスが印加されると第2抵抗状態から第1抵抗状態へと変化する特性を有する場合に、抵抗変化型素子を第1抵抗状態から第2抵抗状態に変化せしめるときに、抵抗変化型素子に対して、少なくとも、1第1電圧のパルスと、2第2電圧よりも電圧の絶対値が小さく、かつ、第2電圧と極性が等しい第3電圧のパルスと、3第1電圧のパルスとを、この順で印加することにより、安定した書き込みが実現されることが分かる。第3電圧の最適値については、図3を用いて抵抗変化が開始する電圧付近であるか、または抵抗変化が開始する電圧値をわずかに増減した電圧が望ましいことは既に述べたが、ここで、更に詳細に第3電圧の大きさについて考察する。図17に、図3とは異なる、選択した1つのメモリセルを含む直列経路に各電圧のパルスを印加したときの抵抗変化の特性を示した。なお、抵抗値の測定は、図3と同様にメモリセルを含む直列経路の両端に0.4Vの読出し電圧を印加したときに流れる直流電流値を用いて算出される。また、図3とは異なるメモリセルのデータを用いたのは、次に述べるパルス電流測定のための測定経路を備えたメモリセルを選択したためである。図18は、上記選択したメモリセルに各電圧のパルスが印加されたときに、メモリセルを含む直列経路に流れるパルス電流の振幅値をプロットしたものである。第3電圧の絶対値の上限については、直前の抵抗変化型素子の抵抗状態を完全に反転させてしまうことがないように、第2電圧の絶対値よりも小さいことが必要となる。一方、抵抗変化型素子の現在の抵抗状態を読み取るために抵抗変化型素子に印加する読出し電圧は、多数回読み出し電圧を抵抗変化型素子に印加しても抵抗変化型素子の抵抗状態を変化させない電圧値である。つまり、第3電圧の絶対値の下限については、少なくとも読出し電圧より大きい。さらに、図16a及びbを用いたメカニズムの説明で述べたように、少なくとも抵抗変化型素子の一部において抵抗状態を反転方向に変化させ得るのに必要な電圧以上であることが好ましい。たとえば、いま、図3に示された抵抗変化型素子を低抵抗状態から高抵抗状態に変化させる書き込みをする場合を想定すると、第3電圧として、直前の抵抗変化素子の抵抗状態ここでは、低抵抗状態が完全に反転してしまう電圧ここでは、2.4Vよりも小さく、かつ、抵抗変化型素子の抵抗状態が反転し始めるのに必要な電圧ここでは、1.0V以上であることが好ましい。図17においても同様な変化が観測される。このように低抵抗状態から高抵抗状態に変化する場合は、第3電圧値の条件を抵抗値の変化量に関連させると理解が容易となる。例えば図3では、0.9V印加時に10.2kΩであった低抵抗状態の抵抗値が、1.0Vの印加で10.7kΩへ5変化し、1.1Vの印加で11.8kΩへ15変化する。同様に図17では、0.9V印加時に11.9kΩであった抵抗状態の抵抗値が、1.0Vの印加で13kΩへ9変化し、1.1Vの印加で、15.4kΩへ29変化する。そして、抵抗の変化量は低抵抗状態の約10kΩから高抵抗状態の約100kΩへ変化していることから、低抵抗状態から高抵抗状態への抵抗変化の幅は約90kΩ程度である。前記抵抗変化の幅の半分である45kΩの変化を確実に超える電圧一旦値が下がるが、それでも45kΩの変化を超えている電圧は図3では印加電圧が1.8Vに達した点である。同様に、前記抵抗変化の幅の半分である45kΩの変化を確実に超える電圧一旦値が下がるが、それでも45kΩの変化を超えている電圧は図17では、印加電圧が1.6Vに達した点である。そして、これらの電圧値は図12や図14のデータを得る実験において第3電圧の値として選択しても効果が無かった。以上のことから低抵抗状態から高抵抗状態へ変化せしめるときの第3電圧の条件として、その下限は抵抗値を少なくとも5以上変化させる電圧で、上限は所定の抵抗変化幅の1/2を確実に変化させるのに必要な電圧値以下となる。次に、高抵抗状態から低抵抗状態に変化させる場合を考察する。たとえば、いま、図3に示された抵抗変化型素子を高抵抗状態から低抵抗状態に変化させる書き込みをする場合を想定すると、第3電圧として、直前の抵抗変化素子の抵抗状態ここでは、高抵抗状態を完全に反転してしまう電圧ここでは、絶対値として2.4V以下で、かつ、抵抗変化型素子の抵抗状態が反転し始めるのに必要な電圧例では、絶対値として1.1V以上であることが好ましい。この理由を以下に説明する。高抵抗状態から低抵抗状態に変化する場合は、第3電圧値の条件を抵抗値及び電流値の変化量に関連させると理解が容易となる。例えば、図17の-1.0Vの印加時に140kΩにあった抵抗値が-1.1Vの印加後には13.7kΩに変化した。これに対応して、図18の電流値では、-1.0Vの印加では25μAの電流が抵抗変化素子に流れ、-1.1Vの印加では102μAの電流が素子に流れ、-1.4Vの印加では135μAの電流が素子に流れている。そして、-1.6V以下つまり、絶対値が1.6V以上の負電圧の印加では抵抗変化素子に流れる電流は150μAで飽和しているのがわかる。これは抵抗変化素子106に直列に接続されているトランジスタ3端子型選択素子107の負荷特性により電流制限がなされているためで、メモリセル105aの両端電圧が-2.4Vに達しても150μAから大きく増加することはない図18では図示せず。そして、-1.6V以下つまり、絶対値が1.6V以上の負電圧の印加電圧では図15のデータを得る実験において第3電圧の値として選択しても効果が無かった。すなわち、第2電圧に相当する-2.4Vを印加したときに流れる電流量が150μAであるとしたとき、その電流量の17程度にあたる25μAが流れる電圧が-1.0Vとなり、150μAの90にあたる135μAが流れる電圧が-1.4Vであるので、第3電圧の絶対値としては、1.0V以上から1.4V以下とすることが好ましい。以上のことから高抵抗状態から低抵抗状態へ変化せしめるときの第3電圧の絶対値の条件として、その下限は、第2電圧を印加したときに素子に流れる電流の17の電流量を流す電圧値の絶対値以上であって、上限は第2電圧を印加したときの電流量の90以下の電流量を流す電圧値の絶対値以下となる。さらに、より簡便な目安として、第3電圧の絶対値は、第2電圧の絶対値ここでは、2.4V以下で、かつ、第2電圧の絶対値の半分程度ここでは、1.1Vとしてもよい。第2の実施の形態引き続き、本発明の第2の実施の形態について説明する。第1の実施の形態に示した本発明の書き込み方式によって、書き込んだ抵抗レベルが変化して、HRに書き込んだときはLR側へ、LRに書き込んだときはHR側へ変化するような不良ビット数は大きく改善される。しかし、第1の実施の形態に示した本発明の書き込み方式では、書き込んだレベルを割り込むようなビットはゼロにはならず、稀に発生してしまう。このような場合、図10を見て明らかなように抵抗値が変化するために一定の時間の経過が必要な場合がある図10のサンプル例では、不具合現象が発生するのに500μsを要している。つまり、変化が起こる前に書き込まれたデータのレベルを確認しても不具合があると認識できず、ベリファイして追加書き込みを実行することができないことが生じる。このような問題を解決するために、第1の実施の形態で示した本発明に係る書き込み方法に加えて、図8に示すフローのHR書き込み処理S3及びLR書き込み処理S6の後に所定の時間経過させた後に、ベリファイリード処理S4及びS7を行うようにすることもできる。しかし、1ビットずつ上記の処理を大容量のメモリアレイに適用した場合、処理時間が膨大となる。図19は第2の実施の形態の不揮発性記憶装置300aの一例を説明するブロック図である。図6と同じ符号のものは同じ機能を有している。追加されている点はライトデータバッファ500、リードデータバッファ501、マスク回路502、データ比較回路503である。また、コントローラ103が実行する不揮発性記憶装置300aへの制御方式が第1の実施の形態とは異なっているので、以降で説明する。まず、はじめに前述した追加回路の動作について説明する。ライトデータバッファ500は、メモリセルアレイ302のうちのM2以上の整数個のメモリセルに書き込むべきデータを一時的に蓄える回路、つまり、外部インターフェース図示せずから入力される複数のデータを所定の単位で一時的に蓄えるバッファ回路である。また、同様にリードデータバッファ501は、メモリセルアレイ302のうちのM個のメモリセルから読み出されたデータを一時的に蓄える回路、つまり、メモリセルアレイ302から所定の単位で読み出した複数のデータを一時的に蓄えるバッファ回路である。また、データ比較回路503はライトデータバッファ500内のM個のメモリセル分のデータとリードデータバッファ501内のM個のメモリセル分のデータ同士を比較して一致しているか否かを判別する比較回路である。マスク回路502は、データ比較回路503の比較結果に基づき、ライトデータバッファ500のデータを各アドレスに対応するビットごとに、書き込みを実行するか否かを切り替える、つまり、比較の結果、一致しないアドレスに対応するビットだけに対して書き込み回路101が書き込みを実行するように制御するものである。なお、図19の例ではマスク回路502は、ライトデータバッファ500から書き込み回路101への経路間に配置する構成を図示したが、これに限定されない。要はデータ比較回路503の比較結果に基づき、ライトデータバッファ500の各アドレスに対応したデータの書き込みを実行するか否かを制御できれば良いので、マスク回路502は、例えばコントローラ103内の一部の機能として実装しても良い。この場合は、各アドレスに対応したデータ毎に書き込み動作そのものを実行するか否かを制御する。なお、本実施の形態における制御回路310及びマスク回路502は、ライトデータバッファ500に蓄えられたデータをメモリセルアレイ302のうちの対応するM個のメモリセルに対して書き込むように選択回路行選択回路ドライバ303及び列選択回路304及び書き込み回路101を制御すること、メモリセルアレイ302のうちのM個のメモリセルからデータを読み出してリードデータバッファ501に蓄えるように選択回路行選択回路ドライバ303及び列選択回路304及び読み出し回路センスアンプ102を制御すること、並びに、データ比較回路503の比較結果に基づき、ライトデータバッファ500に蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを行う制御回路を構成している。またベリファイ時は、コントローラ103からの指令図示せずにより、図4のセンスアンプ102のRefカウンタ値保持回路133の値はHR書き込みのときはHR用のベリファイ判定値前述の例では40が設定され、その結果の出力Aの信号がリードデータバッファ501に入力され、LR書き込みのときはLR用のベリファイ判定値前述の例では15が設定され、その結果の出力Aの信号がリードデータバッファ501に入力される。また、ライトデータバッファ500及びリードデータバッファ501は、少なくともバッファ領域AおよびBの2つの領域をそれぞれ有し、バッファ領域AおよびBの2つの領域からなるライトデータバッファ500あるいはリードデータバッファ501の各バッファ領域の容量の単位でまとめて、バッファ領域AとBとに交互に書き込みベリファイ追加書き込みを実行する構成としてもよい。バッファ領域が3つ以上ある場合も、同様である。ライトデータバッファ500及びリードデータバッファ501の、対応するバッファ領域の容量はそれぞれ等しい。図10のサンプル例では、不具合現象が発生し収束するのに500μsを要している。そして、例えば前述したパターン3を使用すると1セルあたりの書き込み時間はおよそ500nsとなる。外部から入力されるデータを不揮発性記憶装置内で複数のチャンネルで同時に並列してリード/ライトするとして、例えば各チャンネルあたりの1つのバッファ領域の容量は不具合現象が収束する時間500μs÷1セルあたりの書き込み時間500ns=バッファ容量1000ビットという関係にあり、1000ビット以上の単位で、書き込みベリファイ追加書き込みを実施すれば、全てのメモリセルで最初のベリファイ処理が実行されるまでの時間が必ず500μs以降になり、前述ようなの書き込み不具合を見逃すことがなくなり、不具合ビットを確実に解消することができ、抵抗変化型の不揮発性メモリの高速性と高信頼性の実力を十分に活かした信頼性の極めて高い不揮発性記憶装置300aを提供できる。なお、図19のブロック図ではライトデータバッファ500とリードデータバッファ501はそれぞれ1つずつとして記載したが、外部インターフェースを介して入出力するデータを連続してやり取りするために、これらのバッファ内に前述の容量以上からなる複数のページをもち、外部インターフェースとやり取りするページと、メモリセルアレイ302の書き込み及び読み出しを行なうページを順次切り替えるようにしても良い。さらにメモリ本体部301を複数ブロック搭載して、並列動作させることにより必要なデータ転送速度を確保するように構成しても良い。以上のように、本実施の形態によれば、ライトデータバッファ500の容量の単位でまとめて、書き込みベリファイ追加書き込みが実行されるので、1ビット単位で書き込みベリファイ追加書き込みをしたのでは書き込み直後において正常とみなされてしまうがその後の時間経過によって書き込み値が変化してしまうような遅延時間をもった不具合ビットに対しても、確実に、データの書き込みが行われる。以上、本発明に係る不揮発性記憶装置及び不揮発性記憶装置への書き込み方法について、実施の形態、変形例及び実験例に基づいて説明したが、本発明は、これらの実施の形態、変形例及び実験例に限定されるものではない。本発明の主旨を逸脱しない範囲で、実施の形態又は変形例に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態及び変形例の構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。例えば、第1の実施の形態では、HR書き込み及びLR書き込みの両方において、図13に示されるような、高抵抗化時の逆極性パルス及び低抵抗化時の逆極性パルスを挿入する3パルス以上による書き込み方法が実施されたが、本発明は、HR書き込み及びLR書き込みの両方においてこのような3パルス以上による書き込みを実施する必要はなく、HR書き込みだけ、あるいは、LR書き込みだけにおいて実施されてもよい。抵抗変化型素子の種類によっては、HR書き込みだけ、あるいは、LR書き込みだけにおいて不具合ビットが発生する場合があり得るので、そのような種類の抵抗変化型素子に対しては、不具合ビットが発生するHR書き込みだけ、あるいは、LR書き込みだけにおいて本発明に係る3ステップによる書き込みを実施すればよい。また、HR書き込み及びLR書き込みにおいて、図13に示される基本パターン、パターン1、パターン2及びパターン3のいずれのパターンによる書き込み方法を適用してもよいし、HR書き込みサイクルとLR書き込みサイクルとで、異なるパターンの書き込み方法を適用してもよい。抵抗変化型素子の特性、書き込みのために許容される時間、書き込みに対して要求される信頼性等を考慮して、適宜、パターンを選択すればよい。