"パワー半導体素子と、前記パワー半導体素子を駆動するための駆動信号を出力するドライバ回路部と、PNPトランジスタとNPNトランジスタを含んで構成され、かつ前記パワー半導体素子を駆動するためのゲート電圧を出力するバッファ回路部と、前記駆動信号を取得し、かつ当該駆動信号の入力に基づいて第1遅延信号を生成する第1遅延回路部と、ドレイン側が前記バッファ回路部の出力側に接続され、かつ前記第1遅延信号に基づいて駆動される第1MOSFETと、を備え、前記バッファ回路部及び前記第1MOSFETは、前記駆動信号の入力に基づいて当該バッファ回路部及び当該第1MOSFETに電流が流れ、前記第1遅延回路部は、前記バッファ回路部が過渡状態を脱してオン状態となった後で、前記第1遅延信号を出力し、前記パワー半導体素子は、前記第1遅延信号に基づく前記第1MOSFETのスイッチング動作により、前記ゲート電圧が前記バッファ回路部から印加されてオン状態となる電力変換装置。請求項1に記載された電力変換装置であって、前記バッファ回路部は、当該PNPトランジスタと当該NPNトランジスタがトーテムポール構成を成し、さらに当該NPNトランジスタと当該PNPトランジスタの接続部が前記パワー半導体素子のゲート端子と接続される電力変換装置。請求項2に記載された電力変換装置であって、前記第1MOSFETは、NチャンネルMOSFETで構成され、かつ当該NチャンネルMOSFETが前記NPNトランジスタと電気的に直列に接続され、前記第1遅延回路部は、前記駆動信号を反転させた反転信号を生成する反転回路部を有し、かつ当該反転信号を前記第1遅延信号として出力する電力変換装置。請求項1に記載された電力変換装置であって、前記駆動信号を取得し、かつ当該駆動信号の入力に基づいて第2遅延信号を生成する第2遅延回路部と、ドレイン側が前記バッファ回路部の出力部側に接続され、かつ前記第2遅延信号に基づいて駆動される第2MOSFETと、を備え、前記バッファ回路部及び前記第2MOSFETは、前記駆動信号の入力に基づいて当該バッファ回路部及び当該第2MOSFETに電流が流れ、前記第2遅延回路部は、前記バッファ回路部が過渡状態を脱してオン状態となった後で、前記第2遅延信号を出力し、前記パワー半導体素子は、前記第2遅延信号に基づく前記第2MOSFETのスイッチング動作により、前記ゲート電圧が前記バッファ回路部から印加されてオフ状態となる電力変換装置。請求項4に記載された電力変換装置であって、前記バッファ回路部は、当該PNPトランジスタと当該NPNトランジスタがトーテムポール構成を成し、さらに当該NPNトランジスタと当該PNPトランジスタの接続部が前記パワー半導体素子のゲート端子と接続される電力変換装置。請求項5に記載された電力変換装置であって、前記第2MOSFETは、PチャンネルMOSFETで構成され、かつ当該PチャンネルMOSFETが前記PNPトランジスタと電気的に直列に接続され、前記第2遅延回路部は、前記駆動信号を反転させた反転信号を生成する反転回路部を有し、かつ当該反転信号を前記第2遅延信号として出力する電力変換装置。本発明の課題は、ターンオン時も含めたスイッチング時の損失を更に低減することである。本発明の第1の態様によると、パワー半導体素子と、パワー半導体素子を駆動するための駆動信号を出力するドライバ回路部と、PNPトランジスタとNPNトランジスタを含んで構成され、かつパワー半導体素子を駆動するためのゲート電圧を出力するバッファ回路部と、駆動信号を取得し、かつ当該駆動信号の入力に基づいて第1遅延信号を生成する第1遅延回路部と、ドレイン側がバッファ回路部の出力部側に接続され、かつ第1遅延信号に基づいて駆動される第1MOSFETと、を備える電力変換装置であって、バッファ回路部及び第1MOSFETは、駆動信号の入力に基づいて当該バッファ回路部及び当該第1MOSFETに電流が流れ、第1遅延回路部は、バッファ回路部が過渡状態を脱してオン状態となった後で第1遅延信号を出力し、パワー半導体素子は、第1遅延信号に基づく第1MOSFETのスイッチング動作により、ゲート電圧がバッファ回路部から印加されてオン状態となる。本発明の第2の態様によると、第1の態様の電力変換装置であって、バッファ回路部は、当該PNPトランジスタと当該NPNトランジスタがトーテムポール構成を成し、さらに当該NPNトランジスタと当該PNPトランジスタの接続部がパワー半導体素子のゲート端子と接続されることが好ましい。本発明の第3の態様によると、第2の態様の電力変換装置であって、第1MOSFETは、NチャンネルMOSFETで構成され、かつ当該NチャンネルMOSFETがNPNトランジスタと電気的に直列に接続され、第1遅延回路部は、駆動信号を反転させた反転信号を生成する反転回路部を有し、かつ当該反転信号を第1遅延信号として出力することが好ましい。本発明の第4の態様によると、第1の態様の電力変換装置であって、駆動信号を取得し、かつ当該駆動信号の入力に基づいて第2遅延信号を生成する第2遅延回路部と、ドレイン側がバッファ回路部の出力部側に接続され、かつ第2遅延信号に基づいて駆動される第2MOSFETと、を備え、バッファ回路部及び第2MOSFETは、駆動信号の入力に基づいて当該バッファ回路部及び当該第2MOSFETに電流が流れ、第2遅延回路部は、バッファ回路部が過渡状態を脱してオン状態となった後で、第2遅延信号を出力し、パワー半導体素子は、第2遅延信号に基づく第2MOSFETのスイッチング動作により、ゲート電圧がバッファ回路部から印加されてオフ状態となることが好ましい。本発明の第5の態様によると、第4の態様の電力変換装置であって、バッファ回路部は、当該PNPトランジスタと当該NPNトランジスタがトーテムポール構成を成し、さらに当該NPNトランジスタと当該PNPトランジスタの接続部がパワー半導体素子のゲート端子と接続されることが好ましい。本発明の第6の態様によると、第5の態様の電力変換装置であって、第2MOSFETは、PチャンネルMOSFETで構成され、かつ当該PチャンネルMOSFETがPNPトランジスタと電気的に直列に接続され、第2遅延回路部は、駆動信号を反転させた反転信号を生成する反転回路部を有し、かつ当該反転信号を第2遅延信号として出力することが好ましい。本発明により、スイッチング時の損失を更に低減することができる。図1は、ハイブリッド電動車両HEVまたは電動車両EV用で一般的に用いられているインバータのシステム図である。このインバータシステムにはバッテリ100のDC電圧をAC電圧に変換するパワー半導体素子104~109と、モータ102と、前記パワー半導体素子104~109からの電流を検出する電流センサ103と、CPU,カウンタ回路,入出力回路などを内蔵したPWM回路101と、前記パワー半導体素子104~109を駆動するためのゲート駆動回路110~115で構成される。インバータの損失を低減する回路は前述のゲート駆動回路に含まれる。ここでゲート駆動回路110~115は各アームごとに構成される。図1に示した回路構成では、パワー半導体素子104~109が出力する電流を電流センサ103が検出し、設定値と検出した電流値との偏差を零にするPWMパルス幅変調演算をPWM回路101に行わせることにより、このPWM回路101からゲート駆動回路110~115へパワー半導体素子104~109へのオン信号,オフ信号を交互に繰り返すPWM信号パルス信号が出力される。前記ゲート駆動回路110~115は負論理のため、論理Lレベルが入力されるとオン信号が出力され、論理Hレベルが入力されるとオフ信号が出力される。なお、PWM回路101は、上記のようなPWM信号をゲート駆動回路に出力して、このゲート駆動回路を制御し、更にこのゲート駆動回路の出力によってパワー半導体素子の出力電流を制御することによってモータ102が駆動制御されるので、PWM回路101はモータ駆動制御を行う機能を有する。図2は図1のインバータ1アーム分上アームまたは下アームのいずれかである。すなわちパワー半導体素子104~109とこれらをそれぞれ駆動するゲート駆動回路110~115の内の1アーム分上アームまたは下アームの回路構成図である。ゲート駆動回路110~115は、基本的には同様な構成及び機能を有するので、1組のパワー半導体素子とゲート駆動回路を示す図2を用いてゲート駆動回路の動作について説明する。図2に示されたゲート駆動回路340は、図1のゲート駆動回路110~115の内の1つのゲート駆動回路を駆動するための電力を電源300から供給される。ドライバ回路302は、パワー半導体素子のスイッチング動作を制御するための制御信号301を取得する。バッファ回路330は、NPNトランジスタ305とPNPトランジスタ306で構成され、かつ当該NPNトランジスタ305と当該PNPトランジスタ306が電気的に直列に接続されるようにトーテムポール構成を成す。そして、ゲート抵抗304が、NPNトランジスタ305のドレイン側に接続される。またゲート抵抗307が、PNPトランジスタ306のソース側に接続される。PWM回路101から出力された制御信号301は、ドライバ回路302を経由し駆動信号334として出力される。ここで、駆動信号334は、バッファ回路330を駆動するためのバッファ駆動信号として機能する。駆動信号334はバッファ回路330を経由しゲート電圧信号331として出力される。パワー半導体素子303は、ゲート電極とエミッタ電極間にゲートエミッタ間寄生容量309を有している。パワー半導体素子303のターンオンスピードは、ターンオン駆動トランジスタNPNトランジスタ305側のゲート抵抗304とNPNトランジスタ305とゲートエミッタ間寄生容量309で構成される各部品の時定数によって決定される。従来回路ではパワー半導体素子303のターンオンスピードを高速化するために、ゲート抵抗304の値を小さくすることで対応している。しかしながら、パワー半導体素子303のターンオンスピードは、ゲート抵抗304をどんなに小さくしてもバッファ回路330のNPNトランジスタ305が過渡状態を脱し完全にオンするまでの過渡応答時間に支配されてしまい、これ以上に高速化することはできない。ここで過渡応答時間とは、トランジスタがオン状態への変化を開始してから、完全なオン状態すなわち能動領域に達するまでの時間のことである。図5に一般的なインバータのパワー半導体のタイミングチャートを示す。図5において、ドライバ回路出力電圧は図2で示された駆動信号334を示し、IGBTゲート電圧は図2で示されたゲート電圧信号335を示し、IGBTエミッタ電流はパワー半導体素子303のエミッタとコレクタ間に流れる電流を示し、IGBTコレクタ電圧はパワー半導体素子303のコレクタ-エミッタ間電圧を示している。なお、図中のVBBはバッテリ電源100が供給するDC電圧であり、VCCは電源300から供給されるDC電圧である。ターンオン時間T0は、バッファ回路330に駆動信号334が入力されてからパワー半導体素子303のエミッタ電流が流れはじめるまでの時間である。なおIGBTエミッタ電流とIGBTコレクタ電圧との積分領域図5斜線領域がスイッチングオン損失L0である。図3は、本発明による第1の実施形態のゲート駆動回路である。NチャンネルMOSFET310は、パワー半導体素子303のゲート端子333とGNDとの間に接続される。さらに、NチャンネルMOSFET310は、NPNトランジスタ305と電気的に直列に、かつPNPトランジスタ306と電気的に並列に接続される。また遅延回路320は、ドライバ回路302とバッファ回路330とを繋ぐ配線から駆動信号334を取得して、駆動信号334の入力後の所定時間経過後にターンオン遅延信号336を出力する。なお、遅延回路320は、前記配線とは異なる配線からドライバ回路302からの駆動信号334を取得してもよい。そこで、本実施形態では、遅延回路320に、駆動信号334を反転させた反転信号を生成する反転回路部を備えるようにする。当該反転信号は、ターンオン遅延信号336として出力される。本実施形態では、ドライバ回路302から出力された駆動信号334が、バッファ回路330および遅延回路320に入力される。ターンオン遅延信号336は、バッファ回路330中のNPNトランジスタ305が過渡状態を完全に脱するまでNチャンネルMOSFET310のオン状態を継続するように制御される電流経路A。すなわち、遅延回路320は、ターンオン遅延信号336を出力してNチャンネルMOSFET310を制御する回路として動作している。NPNトランジスタ305が完全にオンした状態で、NチャンネルMOSFET310をオフすることで、NPNトランジスタ305が完全にオンした状態でパワー半導体素子303にゲート電圧を印加してドライブする電流経路B。また、ターンオントランジスタNPNトランジスタ305側のゲート抵抗304の選定は、NPNトランジスタ305の最大電流定格を超えない値に設定する。ドライブ能力最大電流定格の小さいトランジスタまたは極端に応答性の悪い低速トランジスタでは本実施形態の効果が得にくい。図6に、図3のゲート駆動回路に係るタイミングチャートを示す。図6において、ドライバ回路出力電圧は図3の駆動信号334を示し、NチャンネルMOSFET駆動信号は図3のターンオン遅延信号336を示し、IGBTエミッタ電流は図3のパワー半導体素子303に流れる主電流を示し、IGBTコレクタ電圧は図3のパワー半導体素子303のコレクタ-エミッタ間電圧を示している。ここで、図6中のターンオン遅延時間T1は、遅延回路320における遅延時間を示す。またこのターンオン遅延時間T1は、各パワー半導体素子303の特性と寄生容量309によって決定される図5中ターンオン遅延時間T0よりも長くなるように設定される。なお、図示されていないが、NチャンネルMOSFET駆動信号のVCC電圧の出力はドライバ回路出力電圧が0Vになったタイミングから所定の時間だけ遅延されたタイミングで行われている。IGBTに印加されるゲート電圧のスピードを高速化することにより、IGBTのエミッタ電流,IGBTコレクタ電圧ともに高速応答が可能となり、結果としてターンオン損失L1を小さくできる。ターンオン損失L1とはIGBTエミッタ電流とIGBTコレクタ電圧との積分領域図6斜線領域に相当する。なお、IGBTゲート電圧、IGBTエミッタ電流,IGBTコレクタ電圧の各点線部分が従来の駆動回路図2で動作させた場合の波形である。図4は、本発明による第2の実施形態のゲート駆動回路を示す図である。本実施形態のゲート駆動回路は、図3に示されたゲート駆動回路に、パワー半導体素子303のゲート端子333と電源300との間にPチャンネルMOSFET410を接続する。さらに、遅延回路420が、ドライバ回路302とバッファ回路330とを繋ぐ配線から駆動信号334を取得して、駆動信号334の入力後の所定時間経過後にターンオフ遅延信号436を生成する。なお、遅延回路420は、前記配線とは異なる配線からドライバ回路302からの駆動信号334を取得してもよい。そこで、本実施形態では、遅延回路420に、駆動信号334を反転させた反転信号を生成する反転回路部を備えるようにする。当該反転信号は、ターンオフ遅延信号436として出力される。本実施形態では第1の実施形態に加えて、ドライバ回路302から出力された駆動信号334が、バッファ回路330および遅延回路420に入力される。ターンオフ遅延信号436は、バッファ回路330中のPNPトランジスタ306が過渡状態を完全に脱するまでPチャンネルMOSFET410のオン状態を継続するように制御される電流経路C。すなわち、遅延回路420は、ターンオフ遅延信号436を出力してPチャンネルMOSFET410を制御する回路として動作している。PNPトランジスタ405が完全にオンした状態で、PチャンネルMOSFET410をオフすることで、PNPトランジスタ405が完全にオンした状態でパワー半導体素子303にゲート電圧を印加してドライブする電流経路D。また、ターンオフオフトランジスタPNPトランジスタ306側のゲート抵抗307の選定は、PNPトランジスタ306の最大電流定格を超えない値に設定する。ドライブ能力最大電流定格の小さいトランジスタまたは極端に応答性の悪い低速トランジスタでは本実施形態の効果が得にくい。図7に本発明回路の各部タイミングチャートを示す。図7において、ドライバ回路出力電圧は図4の駆動信号334を示し、PチャンネルMOSFET駆動信号は図4のターンオフ遅延信号436を示し、IGBTエミッタ電流はパワー半導体素子303を流れる主電流を示し、IGBTコレクタ電圧はパワー半導体素子303のコレクタ-エミッタ間電圧を示している。ここで、図7中のターンオフ遅延時間T2は、PチャンネルMOSFET410の駆動する遅延回路420における遅延時間を示す。なお、図示されていないが、PチャンネルMOSFET駆動信号のVCC電圧の出力はドライバ回路出力電圧がVCCになったタイミングから所定の時間だけ遅延されたタイミングで行われている。また、図4のように、NチャンネルMOSFETとPチャンネルMOSFET両方を用いる場合は、これらのMOSFETが同時にオンとなることがないようにする。例えば、図7のターンオフ遅延時間T2の後で、NチャンネルMOSFET駆動信号のVCC電圧出力が行われるようにしている。IGBTゲート電圧のスピードを高速化することにより、IGBTのエミッタ電流、IGBTコレクタ電圧ともに高速応答が可能となり、結果としてターンオフ損失L2を小さくできる。ターンオフ損失L2とはIGBTエミッタ電流とIGBTコレクタ電圧との積分領域図7斜線領域に相当する。なお、IGBTゲート電圧,IGBTエミッタ電流,IGBTコレクタ電圧の各点線部分が従来の駆動回路図2で動作させた場合の波形である。しかしながら、代表的なパワー半導体素子であるIGBTの場合、ターンオフ損失IGBT自身のテール電流による部分が大きく、ドライバ回路側で高速化を図っても効果が出にくい。本発明による第2の実施形態に係る回路を使用することで、IGBTのスイッチング損失発熱が大きいがために苦手とされていた高キャリア周波数での使用が可能となり、インバータとしての制御領域を広く持つことが可能になる。一方、パワー半導体素子303のターンオン時間が高速化することにより、跳ね上がり電圧の増大を抑制するために、配線インダクタンスを低減したパワーモジュールを用いることが望まれる。そこで、本発明による第1の実施形態及び第2の実施形態のゲート駆動回路に適したパワーモジュールについて、以下に説明する。図8~図10を用いてパワーモジュール370の詳細構成を説明する。図8aは、本発明による第1の実施形態あるいは第2の実施形態の電力変換装置を備えたパワーモジュール370の斜視図である。図8bは、このパワーモジュール370の断面図である。上下アーム直列回路を構成するパワー半導体素子IGBT328,IGBT374,ダイオード156,ダイオード166が、図9に示す如く、導体板315や導体板318によって、あるいは導体板316や導体板319によって、両面から挟んで固着される。これら導体板には、信号端子325Uや信号端子325Lである信号配線を一体成型して成る補助モールド体600が組みつけられる。導体板315等は、その放熱面が露出した状態で第一封止樹脂348によって封止され、当該放熱面に絶縁シート378が熱圧着される。第一封止樹脂348により封止されたモジュール一次封止体371は、モジュールケース372の中に挿入して絶縁シート378を挟んで、CAN型冷却器であるモジュールケース372の内面に熱圧着される。ここで、CAN型冷却器とは、一面に挿入口375と他面に底を有する筒形状をした冷却器である。モジュールケース372は、アルミ合金材料例えばAl,AlSi,AlSiC,Al-C等から構成され、かつ、つなぎ目の無い状態で一体に成形される。モジュールケース372は、挿入口375以外に開口を設けない構造であり、挿入口375は、フランジ372Bによって、その外周を囲まれている。また、図8bに示されるように、他の面より広い面を有する第1放熱面376a及び第2放熱面376bがそれぞれ対向した状態で配置され、当該対向する第1放熱面376aと第2放熱面376bと繋ぐ3つの面は、当該第1放熱面376a及び第2放熱面376bより狭い幅で密閉された面を構成し、残りの一辺の面に挿入口375が形成される。このような形状の金属性のケースを用いることで、モジュールケース372を水や油などの冷媒が流れる流路内に挿入しても、冷媒に対するシールをフランジ372Bにて確保できるため、冷却媒体がモジュールケース372の内部に侵入するのを簡易な構成で防ぐことができる。また、対向した第1放熱面376aと第2放熱面376bに、フィン373がそれぞれ均一に形成される。さらに、第1放熱面376a及び第2放熱面376bの外周には、厚みが極端に薄くなっている湾曲部372Aが形成されている。湾曲部372Aは、フィン373を加圧することで簡単に変形する程度まで厚みを極端に薄くしてあるため、モジュール一次封止体371が挿入された後の生産性が向上する。モジュールケース372の内部に残存する空隙には、第二封止樹脂351を充填される。また、図9に示されるように、コンデンサと電気的に接続するための直流正極配線315Aおよび直流負極配線319Aが設けられており、その先端部に直流正極端子315Bと直流負極端子319Bが形成されている。モータに交流電力を供給するための交流配線377が設けられており、その先端に交流端子321が形成されている。本実施形態では、直流正極配線315Aは導体板315と一体成形され、直流負極配線319Aは導体板319と一体成形され、交流配線377は導体板316と一体成形される。上述のように導体板315等を絶縁シート378を介してモジュールケース372の内壁に熱圧着することにより、導体板とモジュールケース372の内壁の間の空隙を少なくすることができ、パワー半導体素子の発生熱を効率良くフィン373へ伝達できる。さらに絶縁シート378にある程度の厚みと柔軟性を持たせることにより、熱応力の発生を絶縁シート378で吸収することができ、温度変化の激しい車両用の電力変換装置に使用するのに良好となる。図9aは、図8の構造の理解を助けるための分解図である。図9bは、パワーモジュール370の回路図である。また、図10aは、インダクタンスの低減効果を説明する回路図であり、図10bは、インダクタンスの低減作用を説明するための電流の流れを示す斜視図である。まず、パワー半導体素子IGBT328,IGBT374,ダイオード156,ダイオード166と導体板の配置を、図9bに示された電気回路と関連付けて説明する。図8aに示されるように、直流正極側の導体板315と交流出力側の導体板316は、略同一平面状に配置される。導体板315には、上アーム側のIGBT328のコレクタ電極と上アーム側のダイオード156のカソード電極が固着される。導体板316には、下アーム側のIGBT374のコレクタ電極と下アーム側のダイオード166のカソード電極が固着される。同様に、交流導体板318と導体板319は、略同一平面状に配置される。交流導体板318には、上アーム側のIGBT328のエミッタ電極と上アーム側のダイオード156のアノード電極が固着される。導体板319には、下アーム側のIGBT374のエミッタ電極と下アーム側のダイオード166のアノード電極が固着される。各パワー半導体素子は、各導体板に設けられた素子固着部322に、金属接合材160を介してそれぞれ固着される。金属接合材160は、例えばはんだ材や銀シート及び微細金属粒子を含んだ低温焼結接合材、等である。各パワー半導体素子は板状の扁平構造であり、当該パワー半導体素子の各電極は表裏面に形成されている。パワー半導体素子の各電極は、導体板315と導体板318、または導体板316と導体板319によって挟まれる。つまり、導体板315と導体板318は、IGBT328及びダイオード156を介して略平行に対向した積層配置となる。同様に、導体板316と導体板319は、IGBT374及びダイオード166を介して略平行に対向した積層配置となる。また、導体板316と導体板318は中間電極329を介して接続されている。この接続により上アーム回路と下アーム回路が電気的に接続され、上下アーム直列回路が形成される。直流正極配線315Aと直流負極配線319Aは、樹脂材料で成形された補助モールド体600を介して対向した状態で略平行に延びる形状を成している。信号端子325Uや信号端子325Lは、補助モールド体600に一体に成形されて、かつ直流正極配線315A及び直流負極配線319Aと同様の方向に向かって延びている。補助モールド体600に用いる樹脂材料は、絶縁性を有する熱硬化性樹脂かあるいは熱可塑性樹脂が適している。これにより、直流正極配線315Aと直流負極配線319Aと信号端子325Uと信号端子325Lとの間の絶縁性を確保でき、高密度配線が可能となる。さらに、直流正極配線315Aと直流負極配線319Aを略平行に対向するように配置したことにより、パワー半導体素子のスイッチング動作時に瞬間的に流れる電流が、対向してかつ逆方向に流れる。これにより、電流が作る磁界が互いに相殺する作用をなし、この作用により低インダクタンス化が可能となる。更なる低インダクタンス化が、図10に示すループ電流によりもたらされる。図10aにおいて、下アーム側のダイオード166が順方向バイアス状態で導通している状態とする。この状態で、上アーム側IGBT328がON状態になると、下アーム側のダイオード166が逆方向バイアスとなりキャリア移動に起因するリカバリ電流が上下アームを貫通する。このとき、各導体板315,316,318,319には、図10bに示されるリカバリ電流360が流れる。リカバリ電流360は、点線で示されるとおり、直流負極端子319Bと対向に配置された直流正極端子315Bを通り、続いて各導体板315,316,318,319により形成されるループ形状の経路を流れ、再び直流正極端子315Bと対向に配置された直流負極端子319Bを介して実線に示すように流れる。ループ形状経路を電流が流れることによって、モジュールケース372の第1放熱面376a及び第2放熱面376bに渦電流361が流れる。この渦電流361の電流経路に等価回路362が発生する磁界相殺効果によって、ループ形状経路における配線インダクタンス363が低減する。なお、リカバリ電流360の電流経路がループ形状に近いほど、インダクタンス低減作用が増大する。本実施形態では、ループ形状の電流経路は点線で示す如く、導体板315の直流正極端子315B側に近い経路を流れ、IGBT328及びダイオード156内を通る。そしてループ形状の電流経路は実線で示す如く、導体板318の直流正極端子315B側より遠い経路を流れ、その後、点線で示す如く導体板316の直流正極端子315B側より遠い経路を流れ、IGBT374及びダイオード166内を通る。さらにループ形状の電流経路は実線で示す如く、導体板319の直流負極配線319A側に近い経路を流れる。このようにループ形状の電流経路が、直流正極端子315Bや直流負極端子319Bに対して、近い側や遠い側の経路を通ることで、よりループ形状に近い電流経路が形成される。以上に説明したパワーモジュール370を用いることによって、跳ね上がり電圧を抑制することができる。したがって、図3又は図4にて説明したゲート駆動回路によるスイッチング損失を抑制と、当該パワーモジュール370による跳ね上がり電圧の抑制のバランスを図ることができる。なお、上記の説明で明らかなように、図4に示すゲート駆動回路で、第1のMOSFETNチャンネルMOSFET310と遅延回路320を削除し、第2のMOSFETすなわちPチャンネルMOSFET410と遅延回路420のみを設ける構成として、ターンオフ損失のみを低減することも可能である。上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。日本国特許出願2010年第084774号2010年4月1日出願"