"画素を制御するためのデータ信号を生成するデータ信号生成部と、前記データ信号生成部から出力される前記データ信号を、表示パネルの複数のデータ信号線に時分割で供給する複数のトランジスタと、前記複数のトランジスタの各々を制御するゲート信号線と、前記複数のトランジスタの何れかを制御する前記ゲート信号線に接続され、他の前記トランジスタがオン状態からオフ状態に変化する場合に発生する前記データ信号の電位変動を、前記接続されたゲート信号線のゲート信号に応じて抑制する変動抑制部と、を含むことを特徴とする表示装置。前記変動抑制部は、前記他のトランジスタがオン状態からオフ状態に変化してから前記データ信号の書き込みタイミングまでの期間において、前記接続されたゲート信号線のゲート信号の変化に応じて、前記データ信号の電位変動を抑制する、ことを特徴とする請求項1に記載の表示装置。前記変動抑制部に接続された前記ゲート信号線が制御する前記トランジスタは、前記他のトランジスタがオン状態からオフ状態に変化した場合、オフ状態からオン状態に変化し、前記変動抑制部は、前記接続された前記ゲート信号線が制御する前記トランジスタをオフ状態からオン状態に制御する前記ゲート信号に応じて、前記データ信号の電位変動を抑制する、ことを特徴とする請求項1又は2に記載の表示装置。しかしながら、特許文献1及び特許文献2においては、セレクタ回路に含まれるトランジスタがオン状態からオフ状態に変化する場合、このトランジスタの寄生容量例えば、ゲート-ドレイン間の寄生容量に起因するフィードスルー電圧飛び込み電圧が発生する。その結果、データ信号に電位変動が発生するため、画素電極に正しい階調電圧を印加することができない。この点、セレクタ回路とデータ信号線との間にトランジスタを接続し、セレクタ回路に入力されるゲート信号とは逆相のゲート信号を用いて当該トランジスタを駆動させることによって、フィードスルー電圧による電位変動を相殺させることも考えられる。しかし、この場合、上記トランジスタを動作させるために新たなゲート信号線が必要であり、表示装置が大型化し、消費電力が大きくなる問題がある。本発明は、上記課題を鑑みてなされたものであって、その目的は、小型化及び省電力化を図りつつ、フィードスルー電圧の影響を軽減することが可能な表示装置を提供することにある。本発明に係る表示装置は、画素を制御するためのデータ信号を生成するデータ信号生成部と、前記データ信号生成部から出力される前記データ信号を、表示パネルの複数のデータ信号線に時分割で供給する複数のトランジスタと、前記複数のトランジスタの各々を制御するゲート信号線と、前記複数のトランジスタの何れかを制御する前記ゲート信号線に接続され、他の前記トランジスタがオン状態からオフ状態に変化する場合に発生する前記データ信号の電位変動を、前記接続されたゲート信号線のゲート信号に応じて抑制する変動抑制部と、を含むことを特徴とする。本発明によれば、表示装置の小型化及び省電力化を図りつつ、フィードスルー電圧の影響を軽減することができる。また、本発明の一態様では、前記変動抑制部は、前記他のトランジスタがオン状態からオフ状態に変化してから前記データ信号の書き込みタイミングまでの期間において、前記接続されたゲート信号線のゲート信号の変化に応じて、前記データ信号の電位変動を抑制する、ことを特徴とする。この態様によれば、データ信号の電位を書き込みタイミングまで保持することができ、正確な階調電圧を画素電極に印加させることができる。また、本発明の一態様では、前記変動抑制部に接続された前記ゲート信号線が制御する前記トランジスタは、前記他のトランジスタがオン状態からオフ状態に変化した場合、オフ状態からオン状態に変化し、前記変動抑制部は、前記接続された前記ゲート信号線が制御する前記トランジスタをオフ状態からオン状態に制御する前記ゲート信号に応じて、前記データ信号の電位変動を抑制する、ことを特徴とする。この態様によれば、フィードスルー電圧による電位降下が発生するタイミングで、当該電位降下を相殺する電位上昇をデータ信号に与えることができる。以下、図面を参照して本発明に係る表示装置の実施の形態を詳細に説明する。ここでは、本発明に係る表示装置を液晶表示装置に適用した場合を例に挙げて説明する。図1は、実施形態に係る液晶表示装置を示す図である。図1に示すように、液晶表示装置1の液晶表示パネル100は、カラーフィルタ基板110及びTFT基板120の2枚の基板を有する。カラーフィルタ基板110及びTFT基板120の間には、液晶組成物が封止されている。なお、液晶表示装置1は、不図示の電源回路を含み、当該電源回路により、液晶表示パネル100の各部に電源電圧が供給される。TFT基板120には、走査信号駆動回路130により制御される走査信号線G[N]、及びデータ信号駆動回路140により制御されるデータ信号線D[M]が張り巡らされている。走査信号線G[N]及びデータ信号線D[M]は、液晶表示装置1の画素部150を形成している。なお、データ信号線D[M]のM及び走査信号線G[N]のNは、それぞれ画素部150のカラム数及びライン数に対応した自然数である。また、図1では簡略化して示しているが、液晶表示パネル100は、解像度に対応する数の画素部150を有する。また、本実施形態の液晶表示パネル100は、カラー表示を行うために、n色nは自然数。本実施形態においては、nは3とする。に対応する画素部150を有している。本実施形態においては、例えば、図1の左からX座標の小さな方から、赤R、緑G、青Bに対応する画素部150が、繰り返し順番に並んでいる。走査信号線G[N]には、走査信号駆動回路130から走査信号が供給される。当該走査信号により、画素部150の薄膜トランジスタがオン/オフする。一方、データ信号線D[M]には、データ信号駆動回路140からデータ信号が供給される。画素部150の薄膜トランジスタがオンになった場合書き込みタイミングが訪れた場合、データ信号線D[M]からデータ信号が供給され、画素電極に階調電圧が印加されることによって、液晶組成物の液晶分子の配向方向が変化する。その結果、光の透過率が変化することになり、液晶表示装置1の表示制御が行われる。なお、液晶表示パネル100としては、TFT基板120に2つの電極が設けられたIPSInPlaneSwitching方式であってもよいし、カラーフィルタ基板110及びTFT基板120の両方に電極が設けられたTNTwistedNematic方式又はVAVerticalAlignment方式であってもよい。また、図1に示すように、データ信号駆動回路140は、ソースIC部160と、分配制御部170と、を含んでなる。ソースIC部160は、データバスライン161を介してコントローラ180と接続されている。一方、分配制御部170は、分配制御信号線171を介してコントローラ180と接続されている。コントローラ180は、外部装置例えば、不図示のフレキシブル基板等から少なくとも表示情報と制御信号とを取得する。コントローラ180が出力する制御信号としては、ソースIC部160が表示情報を取り込むためのクロック信号、分配制御部170からデータ信号線D[M]への出力を切り替えるための時分割制御信号、走査信号駆動回路130を駆動するフレーム開始指示信号と順次走査信号を出力するためのゲートクロック信号などのタイミング信号がある。コントローラ180から出力される表示情報は、データバスライン161を介してソースIC部160に入力される。データバスライン161上には、予め定められた順番に表示情報が出力される。ソースIC部160は、順番に出力される表示情報の中から表示すべきデータを取り込む。ソースIC部160が表示情報を取り込むタイミングは、コントローラ180が出力するクロック信号に従う。なお、ソースIC部160がコントローラ180からクロック信号を取得するための信号線は、図1では省略している。また、外部装置から取得する信号は上記説明した制御信号に限られず、レベルシフタのような電位変換機能を有する場合には電源線が含まれていてもよい。ソースIC部160は、例えば、TFT基板120の周辺に沿って、例えば、横方向X軸方向に配置される。本実施形態においては、ソースIC部160は、画素部150即ち、液晶の配向を制御するためのデータ信号を生成するデータ信号生成部として機能する。例えば、ソースIC部160は、データバスライン161を介してコントローラ180から表示情報を取得することによって、データ信号を生成して出力する。例えば、ソースIC部160は、コントローラ180から入力された表示情報を、当該表示情報に対応する階調電圧を示すデータ信号に変換し、出力信号線162を介して分配制御部170に出力する。なお、本実施形態においては、出力信号線162の数は、データ信号線D[M]のMの数に対応する。以降、データ信号線D[M]に対応する出力信号線162を、出力信号線162[M]と記載する。分配制御部170は、出力信号線162[M]に接続される。また、分配制御部170の出力は、データ信号線D[M]に接続される。分配制御部170は、ソースIC部160から出力されるデータ信号を、複数のデータ信号線D[M]に時分割で供給する。即ち、分配制御部170は、ソースIC部160の出力信号線162と複数のデータ信号線D[M]との間の接続を切り替える。より具体的には、分配制御部170は、分配制御信号線171によりコントローラ180から供給される分配制御信号に従い、出力信号線162[M]と複数のデータ信号線D[M]との間の接続を切り替え、データ信号をデータ信号線D[M]に決められた期間だけ出力する。本実施形態においては、分配制御部170は、分配部172[M]と、変動抑制部173[M]と、を含んでなる。なお、分配部172[M]及び変動抑制部173[M]のMは、データ信号線D[M]のMに対応する。分配部172[M]は、出力信号線162[M]に接続されている。出力信号線162[M]の接続先が、分配部172[M]によって所定期間毎に切り替わることによって、ソースIC部160の出力を、赤R、緑G、青Bの画素に対応するデータ信号線DR[M],DG[M],DB[M]の何れかに入力させることができる。例えば、分配部172[M]により、ソースIC部160とデータ信号線DR[M]が接続している期間には、ソースIC部160からデータ信号線DR[M]にデータ信号が出力される。同様に、ソースIC部160とデータ信号線DG[M]が接続している期間には、ソースIC部160からデータ信号線DG[M]にデータ信号が出力され、ソースIC部160とデータ信号線DB[M]が接続している期間には、ソースIC部160からデータ信号線DB[M]にデータ信号が出力される。変動抑制部173[M]は、分配部172[M]とデータ信号線D[M]との間に配置され、フィードスルー電圧によるデータ信号の電位変動を抑制する。フィードスルー電圧は、分配部172[M]が接続の切り替えを行う際に発生する。また、変動抑制部173[M]は、分配制御信号線171によりコントローラ180から供給される分配制御信号により駆動する。図2は、分配部172[M]と変動抑制部173[M]の詳細構成を示す図である。図2に示すように、分配部172[M]は、スイッチング素子としてトランジスタTR[M],TG[M],TB[M]以降、これらをまとめて単にトランジスタT[M]ともいう。を有している。トランジスタT[M]は、例えば、画素部150に設けられる薄膜トランジスタ図示せずと同じ導電型の半導体で形成されているようにしてもよい。トランジスタT[M]は、ソースIC部160から出力信号線162[M]を介して入力されるデータ信号を、液晶表示パネル100の複数のデータ信号線D[M]に時分割で供給する。また、トランジスタT[M]のゲート端子に接続された分配制御信号線171は、複数のトランジスタT[M]の各々を制御するゲート信号線として機能する。即ち、分配制御信号線171の分配制御信号により、当該分配制御信号線171に接続されたトランジスタT[M]のオン/オフが制御され、出力信号線162[M]の接続先が切り替わる。本実施形態においては、トランジスタTR[M],TG[M],TB[M]のゲート端子に接続される分配制御信号線171をそれぞれ、分配制御信号線171R,171G,171Bという。トランジスタTR[M],TG[M],TB[M]が電気的に導通することで、出力信号線162[M]とデータ信号線D[M]とが接続されることになる。トランジスタTR[M]は、赤Rのデータ信号が出力されている期間、赤R画素用のデータ信号線DR[M]とソースIC部160の出力信号線162[M]とを接続する。同様に、トランジスタTG[M]は、緑Gのデータ信号が出力されている期間、緑G画素用のデータ信号線DG[M]とソースIC部160の出力信号線162[M]とを接続し、トランジスタTB[M]は、青Bのデータ信号が出力されている期間、青B画素用のデータ信号線DB[M]とソースIC部160の出力信号線162[M]とを接続する。なお、本実施形態においては、1水平走査期間を3つに時分割して、ソースIC部160からデータ信号が青B、緑G、赤Rの順番に繰り返し出力される一例を説明する。即ち、出力信号線162[M]は、データ信号線DB[M],DG[M],DR[M]の順番で繰り返し接続される例を説明する。また、図2に示すように、変動抑制部173[M]は、キャンセラCB1[M],CB2[M],CG[M]以降、これらをまとめて単にキャンセラC[M]ともいう。を含んで構成される。キャンセラC[M]は、複数のトランジスタT[M]の何れかを制御する分配制御信号線171ゲート信号線に接続され、他のトランジスタT[M]がオン状態からオフ状態に変化する場合に発生するデータ信号の電位変動を、当該接続された分配制御信号線171の分配制御信号ゲート信号に応じて抑制する。なお、他のトランジスタT[M]とは、ソース又はドレインの一方がキャンセラC[M]に接続されたトランジスタT[M]のことである。キャンセラC[M]は、所与の静電容量を持つ容量素子によって構成され、本実施形態においては、キャンセラC[M]が、ソースとドレインが電気的に接続されたトランジスタにより構成され、ゲート電極が分配制御信号線171に接続されている一例を説明する。キャンセラC[M]のソース又はドレインは、他のトランジスタT[M]のソース又はドレインに接続される。キャンセラC[M]は、当該他のトランジスタT[M]に入力される分配制御信号の逆相の信号を出力することによって、フィードスルー電圧によるデータ信号の電位変動を抑制する。即ち、キャンセラC[M]は、他のトランジスタT[M]において発生するフィードスルー電圧の電位降下分の電位上昇をデータ信号に与える素子ともいえる。なお、本実施形態におけるフィードスルー電圧とは、トランジスタT[M]がオン状態からオフ状態に変化する際に発生するデータ信号の電位降下のことであり、例えば、トランジスタT[M]のゲート電極とドレイン電極及び/又はソース電極との間に形成される寄生容量に起因して発生する。即ち、データ信号がフィードスルー電圧の影響を受けると、データ信号線DR[M]の電位は、当該フィードスルー電圧の分だけ低くなる。その結果、画素部150の画素電極に正確な階調電圧が印加されない可能性がある。そこで、本実施形態においては、キャンセラC[M]によって、トランジスタT[M]のフィードスルー電圧によるデータ信号の電位変動を抑制している。ここでは、キャンセラCB1[M],CB2[M]は、トランジスタTB[M]のフィードスルー電圧による電位変動を抑制し、キャンセラCG[M]は、トランジスタTG[M]のフィードスルー電圧による電位変動を抑制する。また、本実施形態においては、キャンセラC[M]は、他のトランジスタT[M]がオン状態からオフ状態に変化してからデータ信号の書き込みタイミングまでの期間において、接続された分配制御信号線171の分配制御信号ゲート信号の変化に応じて、データ信号の電位変動を抑制する。データ信号の書き込みタイミングは、データ信号が示す階調電圧が画素電極に印加されるタイミングであり、走査信号線G[N]の走査信号によって制御される。例えば、データ信号の書き込みタイミングは、複数のデータ信号線D[M]のうち、最後に出力信号線162[M]と接続されるデータ信号線D[M]例えば、データ信号線DR[M]との接続が解除されるタイミングとなるように設定される。本実施形態においては、出力信号線162[M]とデータ信号線DR[M]との接続が解除されるタイミング、即ち、トランジスタTR[M]がオン状態からオフ状態になるタイミングが、データ信号の書き込みタイミングとなる。また、本実施形態においては、キャンセラC[M]に接続された分配制御信号線171が制御するトランジスタT[M]は、他のトランジスタT[M]がオン状態からオフ状態に変化した場合、オフ状態からオン状態に変化する。キャンセラC[M]は、上記接続された分配制御信号線171が制御するトランジスタT[M]をオフ状態からオン状態に制御する分配制御信号ゲート信号に応じて、データ信号の電位変動を抑制する。即ち、他のトランジスタT[M]がオン状態からオフ状態に変化する場合、キャンセラC[M]には、当該他のトランジスタT[M]とは逆相の分配制御信号が入力され、その結果、キャンセラC[M]は、他のトランジスタT[M]に発生する電位変動とは逆相の電位変動を出力する。図3は、キャンセラC[M]がフィードスルー電圧による電位変動を抑制する様子を示すタイミングチャートである。図3に示すt軸は、時間軸である。ここでは、まず、青Bの画素に入力されるデータ信号について説明する。図3に示すように、時刻t1において分配制御信号線171Bの電位がハイオン電圧になると、トランジスタTB[M]がオン状態導通状態になり、データ信号線DB[M]と出力信号線162[M]とが接続され、当該データ信号線DB[M]は電位V3となる。次に、時刻t2において分配制御信号線171Bの電位がローオフ電圧になると、トランジスタTB[M]がオフ状態非導通状態になるため、トランジスタTB[M]の寄生容量に起因してフィードスルー電圧が発生する。即ち、本来であれば、トランジスタTB[M]に接続されていたデータ信号線DB[M]の電位は、電位V3からフィードスルー電圧降下分を差し引いた電位となる。しかし、時刻t2において分配制御信号線171Gの電位がハイになるため、当該分配制御信号線171Gに接続されたキャンセラCB1[M]の寄生容量に起因する電圧上昇が発生し、当該電圧上昇によって、トランジスタTB[M]に対応するフィードスルー電圧降下分が相殺される。即ち、データ信号線DB[M]の電位は、電位V3のまま保持される。次に、時刻t3において分配制御信号線171Gの電位がローになると、当該分配制御信号線171Gに接続されたキャンセラCB1[M]の寄生容量に起因するフィードスルー電圧が発生する。しかし、時刻t3において分配制御信号線171Rの電位がハイになるため、当該分配制御信号線171Rに接続されたキャンセラCB2[M]の寄生容量に起因する電圧上昇が発生し、当該電圧上昇によって、キャンセラCB1[M]に発生するフィードスルー電圧降下分が相殺される。即ち、データ信号線DB[M]の電位は、電位V3のまま保持される。そして、時刻t4において画素部150への書き込みタイミングが訪れると、青Rに対応する画素部150の画素電極に電圧V3が印加される。次に、緑Gの画素に書き込みが行われる場合を説明する。図3に示すように、時刻t2において分配制御信号線171Gの電位がハイになると、当該分配制御信号線171Gに接続されたトランジスタTG[M]がオン状態になり、データ信号線DG[M]と出力信号線162[M]とが接続され、当該データ信号線DG[M]は電位V1となる。次に、時刻t3において分配制御信号線171Gの電位がローになると、当該分配制御信号線171Gに接続されたトランジスタTG[M]がオフ状態になるため、トランジスタTG[M]の寄生容量に起因したフィードスルー電圧が発生する。即ち、本来であれば、トランジスタTG[M]に接続されていたデータ信号線DG[M]の電位は、電位V1からフィードスルー電圧降下分を差し引いた電位となる。しかし、時刻t3において分配制御信号線171Rの電位がハイになるため、当該分配制御信号線171Rに接続されたキャンセラCG[M]の寄生容量に起因する電圧上昇が発生し、当該電圧上昇によって、トランジスタTG[M]に対応するフィードスルー電圧降下分が相殺される。即ち、データ信号線DG[M]の電位は、電位V1のまま保持される。そして、時刻t4において画素部150への書き込みタイミングが訪れると、緑Gに対応する画素部150に書き込みが行われて、画素電極に電圧V1が印加される。なお、時刻t4においては、分配制御信号線171Rの電位がローになると、当該分配制御信号線171Rに接続されたキャンセラCG[M]の寄生容量に起因する電圧降下が発生し、データ信号線DG[M]の電位が、電位V1から当該電圧降下電位降下分をαとする。を差し引いた電位となる時刻t4~t5。しかし、当該電圧降下が発生する前に、緑Gに対応する画素部150には、既に、電圧V1に基づいて書き込みが行われているため、データ信号の電位変動が表示制御に影響しない。最後に、赤Rの画素に書き込みが行われる場合を説明する。図3に示すように、時刻t3において分配制御信号線171Rの電位がハイになると、当該分配制御信号線171Rに接続されたトランジスタTR[M]がオン状態になり、データ信号線DR[M]と出力信号線162[M]とが接続され、当該データ信号線DR[M]は電位V2となる。そして、時刻t4において画素部150への書き込みタイミングが訪れると、赤Rに対応する画素部150に書き込みが行われて、画素電極に電圧V2が印加される。なお、時刻t4においては、分配制御信号線171Rの電位がローになると、当該分配制御信号線171Rに接続されたトランジスタTR[M]の寄生容量に起因する電圧降下電位降下分をβとする。が発生し、データ信号線DR[M]の電位が、電位V2から当該電圧降下を差し引いた電位となる時刻t4~t6。しかし、当該電圧降下が発生する前に、画素部150には、既に、電圧V2に基づいて書き込みが行われているため、階調電圧の変動が表示制御に影響しない。上記においては、時刻t1~t4においてデータ信号の電位変動が抑制される場合を説明したが、以降の時刻についても同様に、フィードスルー電圧による電位変動の抑制が行われる。以上のように、本実施形態に係る液晶表示装置1においては、分配制御信号線171の分配制御信号により駆動するキャンセラC[M]が、当該分配制御信号に応じて、トランジスタT[M]のフィードスルー電圧による電位変動を抑制する。フィードスルー電圧による電位変動を抑制するために、新たな信号線等を必要とすることがないので、液晶表示装置1の小型化及び省電力化を図りつつ、フィードスルー電圧の影響を軽減することが可能になる。また、画素部150への書き込みタイミングまでの期間において、キャンセラC[M]がデータ信号の電位変動を抑制するので、データ信号の電位を書き込みタイミングまで保持することができ、正確な階調電圧を画素電極に印加させることができる。また、フィードスルー電圧による電位降下が発生するタイミングで、当該電位降下を相殺する電位上昇をデータ信号に与えることができる。なお、本発明は、以上説明した実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。例えば、実施形態においては、ある書き込みタイミングと次の書き込みタイミングとの間において、青B,緑G,赤Rの順番にデータ信号が入力される場合を説明したが、予め定められた順番にデータ信号が入力されるようにすればよい。他にも例えば、赤R,緑G,青Bの順番にデータ信号が入力されるようにしてもよい。この場合、トランジスタTR[M]とデータ信号線DR[M]との間に、二つのキャンセラC[M]が配置され、それぞれ、分配制御信号線171G,171Bにより駆動することになる。更に、この場合には、キャンセラCB1[M],CB2[M]は不要になる。また例えば、本実施形態においては、3色のカラーフィルタが用いられる場合を説明したが、4色のカラーフィルタ例えば、赤R,緑G,青B,黄Yが用いられるようにしてもよい。カラーフィルタが示す色の数に応じてキャンセラC[M]を配置し、フィードスルー電圧の電位変動を抑制するようにすればよい。例えば、液晶表示装置1がn色のカラーフィルタを有する場合を説明する。この場合、液晶表示装置1においては、n色に対応するn本のデータ信号線D[M]が一組として、当該n本のデータ信号線D[M]と、出力信号線162[M]と、が時分割で順番に接続される。また、分配部172[M]には、n個のトランジスタT[M]が配置され、これらn個のトランジスタT[M]は、n本の分配制御信号線171により駆動する。これらn本のデータ信号線D[M]のうち、m番目mは、1~n-1の自然数に出力信号線162[M]に接続するデータ信号線D[M]に対応するトランジスタT[M]のソース又はドレインと、当該データ信号線D[M]と、の間に、n-m個のキャンセラC[M]が接続されるようにすればよい。そして、当該n-m個のキャンセラC[M]のそれぞれは、m1番目からn番目までに出力信号線162[M]に接続するデータ信号線D[M]に対応するトランジスタT[M]を制御するための分配制御信号線171に接続されるようにすればよい。例えば、m番目に出力信号線162[M]に接続するデータ信号線D[M]に対応するトランジスタT[M]を制御する分配制御信号線171がハイからローになった場合、m1番目に出力信号線162[M]と接続するデータ信号線D[M]に対応するトランジスタT[M]を制御する分配制御信号線171がローからハイになるように、分配制御信号が供給されるようにすればよい。なお、n番目に出力信号線162[M]と接続するデータ信号線D[M]に対応するトランジスタT[M]を制御する分配制御信号線171がハイからローになった場合、書き込みタイミングが訪れるように、走査信号線G[N]の走査信号が制御されるようにすればよい。上記のように配置されるキャンセラC[M]に分配制御信号を供給することによって、カラーフィルタが示す色が何色であっても、トランジスタT[M]に発生するフィードスルー電圧によるデータ信号の電位変動を、実施形態と同様に抑制することができる。また例えば、カラーフィルタの配列は、実施形態において説明したストライプ配列であってもよいし、他にも例えば、同一色を斜めに配置するモザイク配列や、異なる色を三角形に配列するデルタ配列等であってもよい。また、実施形態においては、本発明に係る表示装置を液晶表示装置に適用する場合を例に挙げて説明したが、本発明に係る表示装置は液晶表示装置に限られず、データ信号線からのデータ信号が時分割で各画素に供給される表示装置に適用することができる。他にも例えば、本発明に係る表示装置を有機EL表示装置に適用するようにしてもよい。図4は、有機EL表示装置の概略構成を示す図である。図4に示すように、有機EL表示装置2は、有機EL表示パネル200と、所定アスペクト比で画素部250が並ぶ基板210と、有機EL素子を制御するためのTFT基板220と、TFTを制御するための走査信号駆動回路230と、画素部250にデータ信号を供給するためのデータ信号駆動回路240と、を含む。データ信号が画素部250に供給され、画素部250の有機EL薄膜に所与の電圧が印加されることによって表示制御が行われる。コントローラ280から走査信号駆動回路230及びデータ信号駆動回路240を制御する各種信号が供給される点は、実施形態で説明した液晶表示装置1と同様である。また、データ信号駆動回路240は、ソースIC部260及び分配制御部270を含み、それぞれにデータバスライン261と分配制御信号線271を介してコントローラ280から信号が供給される点も実施形態と同様である。有機EL表示装置2においても、ソースIC部260から出力されるデータ信号が、出力信号線262[M]を介して分配制御部270の制御により時分割でデータ信号線D[M]に供給される。分配制御部270がデータ信号を分配する場合、当該分配を行うためのトランジスタがオン状態からオフ状態に切り替わる際にフィードスルー電圧の影響を受けるが、有機EL表示装置2は、変動抑制部273[M]を含んで構成されるため、当該フィードスルー電圧による電圧降下を抑制することができる。なお、有機EL表示装置2の分配制御部270は、液晶表示装置1の分配制御部170と同様のレイアウトを有する。図5は、液晶表示装置1の分配制御部170及び有機EL表示装置2の分配制御部270のレイアウトを説明するための平面図である。ここでは、有機EL表示装置2の分配制御部270のレイアウトを例に挙げて説明する。図5に示す平面図は、図4のX軸とY軸とに垂直な方向から有機EL表示装置を見た場合の分配制御部270のレイアウトを示す。図5に示すように、分配制御部270は、分配部272[M]及び変動抑制部273[M]を含んで構成される。図5に示すように、有機EL表示装置2においては、各分配制御信号線271R,271G,271Bのそれぞれのゲート信号により駆動するトランジスタTB[M],TR[M],TG[M]分配部272[M]の制御により、出力信号線262[M]から供給されるデータ信号がデータ信号線DR[M],DG[M],DB[M]に時分割で供給される。従来の有機EL表示装置では、キャンセラCB1[M],CB2[M],CG[M]が存在しないため、トランジスタTB[M],TR[M],TG[M]のオンオフが切り替わる際に、実施形態で説明したようなフィードスルー電圧による電圧降下が発生するが、ここでは、ゲート層と半導体層が追加されることによりキャンセラCB1[M],CB2[M],CG[M]変動抑制部273が存在するため、当該電圧降下分を相殺することができる。図6は、図5のVI-VI線断面図である。図6に示すように、変動制御部273[M]は、窒化膜等からなる絶縁膜270aと、ガラス基板270gと、が互いに向き合っている。絶縁膜270aとガラス基板270gとは、トランジスタTR[M]を構成するソースドレインメタル272aと、半導体層TAOS272bと、分配制御信号線ゲートメタル271Rとを挟むように配置される。ソースドレインメタル272aと分配制御信号線271Rとの間には、絶縁膜270e,270fと、が配置される。なお、絶縁膜270eは、素子の劣化を防ぐために酸化膜とし、他の絶縁膜については、窒化膜により構成されるようにしてもよい。また、ソースドレインメタル272aと、絶縁膜270aとの間には、コモンメタルCITmetal270bと、コモンITOCIT270cと、絶縁膜270dとが配置される。図6に示すように、キャンセラCG[M]は、ソースドレインメタル273aと、半導体層273cと、分配制御信号線271Rと、を含んで構成される。キャンセラCB2[M]は、ソースドレインメタル273bと、半導体層273dと、分配制御信号線271Rと、を含んで構成される。これらキャンセラCG[M],CB2[M]は、共に分配制御信号線271Rのゲート信号により駆動し、フィードスルー電圧によるデータ信号の電位変動の影響を抑制することになる。このように、本発明に係る表示装置を有機EL表示装置に適用し、フィードスルー電圧による影響を抑制するようにしてもよい。"