半導体素子を作製する際の位置合わせに用いられるアライメントマークを形成する方法であって、組成中にAlを含む第1の半導体層と、前記第1の半導体層上に成長した第2の半導体層とを有する半導体積層物において前記第2の半導体層の一部を除去することにより、所定方向に並んでおり前記第1の半導体層を底面とする複数の凹部を含むアライメントマークを形成するアライメントマーク形成工程と、前記第2の半導体層上および前記複数の凹部上に第3の半導体層を成長させる成長工程と、前記アライメントマーク上に形成された前記第3の半導体層を除去することにより、前記複数の凹部を露出させるアライメントマーク掘り出し工程とを備え、前記アライメントマーク形成工程において、各凹部の前記所定方向における幅を1μmより大きく且つ6μmより小さく形成し、各凹部の深さDと、前記所定方向に互いに隣り合う前記凹部同士の間隔Sとの比S/Dを3以上とすることを特徴とする、アライメントマーク形成方法。前記第3の半導体層が、Al、Ga及びInのうち少なくとも一つの元素と、P及びAsのうち少なくとも一つの元素とを組成中に含むことを特徴とする、請求項1に記載のアライメントマーク形成方法。組成中にAlを含む第1の半導体層と、前記第1の半導体層上に成長した第2の半導体層とを基板上に有する半導体積層物において前記第2の半導体層の一部を除去することにより、所定方向に並んでおり前記第1の半導体層を底面とする複数の凹部を含むアライメントマークを形成する第1の工程と、前記アライメントマークを用いて、前記基板の所定領域上の前記第2の半導体層に、周期的な凹凸を有する回折格子を形成する第2の工程と、前記複数の凹部及び前記回折格子を覆うように第3の半導体層を成長させる第3の工程と、前記アライメントマーク上に形成された前記第3の半導体層を除去することにより、前記複数の凹部を露出させる第4の工程と、所定の光導波方向に延びるパターンを含むエッチングマスクを前記第3の半導体層上に形成する第5の工程と、前記エッチングマスクを用い、少なくとも前記第3の半導体層に対してエッチングを行う第6の工程とを備え、前記第1の工程において、各凹部の前記所定方向における幅を1μmより大きく且つ6μmより小さく形成し、各凹部の深さDと、前記所定方向に互いに隣り合う前記凹部同士の間隔Sとの比S/Dを3以上とすることを特徴とする、光半導体素子の製造方法。半導体プロセスでは、ウエハ上での位置合わせを行う為のアライメントマークが、半導体素子が形成される領域以外の領域に形成される。アライメントマークは、例えば、エッチング等によって半導体層に形成された、所定方向に並ぶ複数の凹部によって好適に構成される。しかしながら、作製される半導体素子の構造によっては、半導体プロセスにおいて一旦形成されたアライメントマークが、再成長した半導体層によって埋まってしまうことがある。そのような場合、アライメントマークを覆う半導体層部分をエッチング等により除去し、アライメントマークを再び露出させる工程が必要となる。このような工程を必要とする半導体素子としては、例えば分布帰還型DistributionFeedback;DFBレーザ素子がある。DFBレーザ素子の作製に際しては、まず活性層上に回折格子用の半導体層を成長させたのち、この回折格子用の半導体層をエッチングすることにより、所定の周期構造を有する回折格子を形成する。このとき、回折格子の形成位置を把握するためのアライメントマークとなる複数の凹部を、ウエハ上の所定領域に形成する。次に、回折格子を埋め込むための半導体層を回折格子層上に成長させる。そして、この半導体層の所定領域上の部分を除去してアライメントマークを露出させたのち、このアライメントマークを基準として、ストライプ状のパターンを有するエッチングマスクを半導体層上の所定の位置に形成する。その後、該エッチングマスクを用いて半導体層のエッチングを行うことにより、電流の狭窄や光導波路の形成の為の構造メサストライプ構造などが得られる。しかしながら、上述したDFBレーザ素子の作製工程において、次のような課題が存在することが本発明者の研究により明らかとなった。すなわち、DFBレーザ素子には、Alを含む化合物半導体結晶例えばAlGaInAsによって活性層が構成されているものがある。更に、アライメントマークの複数の凹部は、回折格子用の半導体層をエッチングして形成されるので、それらの底面が活性層に達することがある。そのような場合、凹部の底面において露出したAlが酸化し、Al酸化層が生じてしまう。このようなAl酸化層の上に半導体層を再成長させた場合、該半導体層に異常成長が生じ、所定のエッチャントに対する該異常成長部分のエッチング特性は他の領域と異なるものとなってしまう。その結果、該半導体層をエッチングしてアライメントマークを露出させる際に、複数の凹部上に限って該半導体層のエッチング速度が速くなり、複数の凹部の形状まで該エッチングによって崩れてしまう。本発明は、このような問題点に鑑みてなされたものであり、再成長した半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制できるアライメントマーク形成方法及び光半導体素子の製造方法を提供することを目的とする。上述した課題を解決するために、本発明によるアライメントマーク形成方法は、半導体素子を作製する際の位置合わせに用いられるアライメントマークを形成する方法であって、1組成中にAlを含む第1の半導体層と、第1の半導体層上に成長した第2の半導体層とを有する半導体積層物において第2の半導体層の一部を除去することにより、所定方向に並んでおり第1の半導体層を底面とする複数の凹部を含むアライメントマークを形成するアライメントマーク形成工程と、2第2の半導体層上および複数の凹部上に第3の半導体層を成長させる成長工程と、3アライメントマーク上に形成された第3の半導体層を除去することにより、複数の凹部を露出させるアライメントマーク掘り出し工程とを備える。そして、アライメントマーク形成工程において、各凹部の所定方向における幅を1μmより大きく且つ6μmより小さく形成し、各凹部の深さDと、所定方向に互いに隣り合う凹部同士の間隔Sとの比S/Dを3以上とする。このアライメントマーク形成方法では、アライメントマークを構成する各凹部の幅を1μmより大きく且つ6μmより小さく形成し、各凹部の深さDと、所定方向に互いに隣り合う凹部同士の間隔Sとの比S/Dを3以上とする。本発明者は、アライメントマークを掘り出す際に複数の凹部が崩れる程度は、複数の凹部の寸法によって左右されることを見出した。すなわち、凹部の幅を広くすると凹部の底面積が広くなり、底面に生じたAl酸化層の影響が顕著に現れてしまう。また、凹部の深さDと凹部同士の間隔Sとの比S/Dが小さいと、凹部を仕切る側壁が薄くなって凹部の形状が崩れ易くなってしまう。そして、本発明者による研究の結果、各凹部の幅を1μmより大きく且つ6μmより小さく形成し、且つ各凹部の深さDと凹部同士の間隔Sとの比S/Dを3以上とすることによって、複数の凹部の形状の崩れを効果的に抑制できることが明らかとなった。すなわち、上述したアライメントマーク形成方法によれば、再成長した第3の半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制することができる。また、上述したアライメントマーク形成方法は、第3の半導体層が、Al、Ga及びInのうち少なくとも一つの元素と、P及びAsのうち少なくとも一つの元素とを組成中に含んでもよい。また、本発明による光半導体素子の製造方法は、1組成中にAlを含む第1の半導体層と、第1の半導体層上に成長した第2の半導体層とを基板上に有する半導体積層物において第2の半導体層の一部を除去することにより、所定方向に並んでおり第1の半導体層を底面とする複数の凹部を含むアライメントマークを形成する第1の工程と、2アライメントマークを用いて、基板の所定領域上の第2の半導体層に、周期的な凹凸を有する回折格子を形成する第2の工程と、3複数の凹部及び回折格子を覆うように第3の半導体層を成長させる第3の工程と、4アライメントマーク上に形成された第3の半導体層を除去することにより、複数の凹部を露出させる第4の工程と、5所定の光導波方向に延びるパターンを含むエッチングマスクを第3の半導体層上に形成する第5の工程と、6エッチングマスクを用い、少なくとも第3の半導体層に対してエッチングを行う第6の工程とを備える。そして、第1の工程において、各凹部の所定方向における幅を1μmより大きく且つ6μmより小さく形成し、各凹部の深さDと、所定方向に互いに隣り合う凹部同士の間隔Sとの比S/Dを3以上とする。この光半導体素子の製造方法では、上述したアライメントマーク形成方法と同様に、各凹部の幅を1μmより大きく且つ6μmより小さく形成し、各凹部の深さDと凹部同士の間隔Sとの比S/Dを3以上としている。したがって、再成長した第3の半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制することができる。本発明によるアライメントマーク形成方法及び光半導体素子の製造方法によれば、再成長した半導体層をエッチングしてアライメントマークを掘り出す際に、アライメントマークの複数の凹部の形状の崩れを抑制することができる。以下、添付図面を参照しながら本発明によるアライメントマーク形成方法及び光半導体素子の製造方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。第1の実施の形態図1及び図2は、本発明の第1実施形態に係るアライメントマーク形成方法の各工程を示す図である。本実施形態では、一般的な光半導体素子の作製過程において種々の位置合わせに用いられるアライメントマークを形成する。まず、図1aに示されるように、ウエハ12上に半導体層14、16、及び18をこの順で成長させることにより、半導体積層物10を作製する。ここで、ウエハ12は例えばn型InPから成る半導体基板である。半導体層14、16、及び18は、Al、Ga及びInのうち少なくとも一つの元素と、P及びAsのうち少なくとも一つの元素とを組成中に含んでいる。半導体層14は例えばn型InPから成る。半導体層16は組成中にAlを含んでおり、例えばAlGaInAs多重量子井戸構造を有する活性層である。半導体層18は例えばp型InGaAsPから成り、例えば回折格子の為の半導体層である。なお、本実施形態において、半導体層16は第1の半導体層であり、半導体層18は第2の半導体層である。半導体層14、16及び18の成長には、例えば有機金属気相成長OrganoMetaricVaporPhaseEpitaxy;OMVPE装置が用いられる。次に、図1bに示されるように、エッチングマスク20を半導体層18上に形成するエッチングマスク形成工程。このエッチングマスク20は、例えばSiO2やSiNといったシリコン化合物から成り、アライメントマークとなる複数の凹部の平面形状に応じた複数の開口部20aを有する。この複数の開口部20aは、所定方向図中の矢印Aに並んでいる。このようなエッチングマスク20は、例えば化学気相成長法ChemicalVaporDeposition;CVDによってシリコン化合物膜を半導体層18上の全面に形成したのち、通常のフォトリソグラフィ技術を用いてシリコン化合物膜に複数の開口部20aを形成することによって好適に作製される。続いて、図1cに示されるように、エッチングマスク20を用いて半導体層18をエッチングすることにより、半導体層18の一部を除去し、半導体層16を露出させる。この工程におけるエッチング方法としては、例えばドライエッチングが好適である。この工程によって、複数の凹部22を含むアライメントマーク24が形成されるアライメントマーク形成工程。なお、複数の凹部22は、上述した所定方向Aに沿って並んでいる。また、各凹部22の底面は半導体層16によって構成され、各凹部22の側面は主に半導体層18によって構成されている。ここで、上述したエッチングマスク形成工程及びアライメントマーク形成工程では、各凹部22の所定方向Aにおける幅Wを1μmより大きく且つ6μmより小さく形成する。加えて、各凹部22の深さDと、所定方向Aに互いに隣り合う凹部22同士の間隔Sとの比S/Dを3以上とする。続いて、図2aに示されるように、半導体層18上および複数の凹部22上に埋込半導体層26を再成長させる成長工程。なお、本実施形態において、埋込半導体層26は第3の半導体層であって、Al、Ga及びInのうち少なくとも一つの元素と、P及びAsのうち少なくとも一つの元素とを組成中に含んでいる。埋込半導体層26は、例えばp型InPから成る。埋込半導体層26の成長には、例えばOMVPE装置が用いられる。続いて、図2bに示されるように、アライメントマーク24上に形成された埋込半導体層26を除去することにより、アライメントマーク24の複数の凹部22を露出させるアライメントマーク掘り出し工程。具体的には、アライメントマーク24上に開口を有するエッチングマスクを埋込半導体層26上に形成したのち、エッチングマスクで覆われていない埋込半導体層26の部分をウェットエッチング等によって除去する。ウェットエッチングのエッチャントとしては、例えば塩酸系のエッチャントが好適である。以上に説明した本実施形態によるアライメントマーク形成方法によって得られる効果について説明する。図3は、アライメントマーク24の複数の凹部22の寸法に起因する視認性の違いについて説明するための図である。前述したように、Alを含む化合物半導体結晶例えばAlGaInAsによって半導体層16が構成されている場合、凹部22の底面において露出したこの半導体層16の表面のAlが酸化し、Al酸化層が生じる。このようなAl酸化層の上に埋込半導体層26を再成長させると、図3aに示されるように異常成長部分26aが生じる。そして、埋込半導体層26をエッチングする際には、この異常成長部分26aのエッチング速度が、他の部分と較べて速くなる。図1cに示された複数の凹部22の幅Wが広く、且つ凹部22同士の間隔Sが短い場合には、図3bに示されるように、半導体層16がエッチャントによって浸食され、複数の凹部22の根元部分が削り取られてその形状が崩れてしまう。これにより、アライメントマーク24の視認性が顕著に低下してしまう。これに対し、本実施形態では、複数の凹部22の幅Wが6μmより小さく、且つ凹部22同士の間隔Sが短い凹部22の深さDと間隔Sとの比S/Dが3以上ことによって、図3cに示されるように、半導体層16が浸食される程度を低く抑え、複数の凹部22の形状を好適に維持することができる。ここで、図4aは、複数の凹部22の幅Wを4μmとし、凹部22の深さDと凹部22同士の間隔Sとの比S/Dを2とした場合における、掘り出されたアライメントマークの様子を示す写真である。また、図4bは、複数の凹部22の幅Wを2μmとし、比S/Dを4とした場合における、掘り出されたアライメントマークの様子を示す写真である。図4aを参照すると、幅Wを4μmとし、比S/Dを2とした場合には、ステッパーにて認識できない程度まで複数の凹部22の形状が崩れている。これに対し、図4bを参照すると、幅Wを2μmとし、比S/Dを4とした場合には、ステッパーにて十分に認識できる程度に複数の凹部22の形状が明確に維持されている。このように、本実施形態のアライメントマーク形成方法によれば、再成長された埋込半導体層26をエッチングしてアライメントマーク24を掘り出す際に、複数の凹部22の形状の崩れを顕著に抑制することができる。なお、複数の凹部22の幅Wは、1μmより大きいことが好ましい。これにより、ステッパーにおいてアライメントマーク24を好適に認識することができる。また、本実施形態のように、埋込半導体層26は、Al、Ga及びInのうち少なくとも一つの元素と、P及びAsのうち少なくとも一つの元素とを組成中に含んでもよい。このような場合、埋込半導体層26に異常成長部分26a図3aを参照が生じ易いので、本実施形態のアライメントマーク形成方法による効果が一層顕著となる。第2の実施の形態図5~図14は、本発明の第2実施形態に係る光半導体素子の製造方法の各工程を示す図である。なお、図5~図12において、aは製造途中のウエハの平面図であり、bはaに示された切断線に沿った断面図である。本実施形態では、光半導体素子としてのDFBレーザ素子の作製過程において、回折格子とメサストライプ構造との位置合わせの為にアライメントマークが使用される。まず、図5に示されるように、ウエハ32を準備する。ウエハ32は、例えばn型InPから成る。このウエハ32は、素子形成領域32bと、アライメントマーク形成領域32cとを主面32aに有する。次に、図6に示されるように、ウエハ32の主面32a上に、クラッド層34、活性層36、及び回折格子層38をこの順で成長させることにより、半導体積層物30を作製する。クラッド層34、活性層36、及び回折格子層38は、Al、Ga及びInのうち少なくとも一つの元素と、P及びAsのうち少なくとも一つの元素とを組成中に含んでいる。クラッド層34は例えばn型InPから成る。活性層36は組成中にAlを含んでおり、例えばAlGaInAs多重量子井戸構造を有する。回折格子層38は例えばp型InGaAsPから成る。なお、本実施形態において、活性層36は第1の半導体層であり、回折格子層38は第2の半導体層である。クラッド層34、活性層36及び回折格子層38の成長には、例えばOMVPE装置が用いられる。続いて、図7に示されるように、エッチングマスク40を回折格子層38上に形成するエッチングマスク形成工程。このエッチングマスク40は、例えばSiO2といったシリコン化合物から成り、アライメントマークとなる複数の凹部の平面形状に応じた複数の開口部40aと、回折格子を形成するための周期的な複数の開口部40bとを有する。複数の開口部40aは、所定方向Aに沿って並んでいる。エッチングマスク40は、例えばCVDによってシリコン化合物膜を回折格子層38上の全面に形成したのち、通常のフォトリソグラフィ技術を用いてシリコン化合物膜に開口部40a及び40bを形成することによって好適に作製される。続いて、エッチングマスク40を用いて回折格子層38をエッチングすることにより、図8に示されるように、回折格子層38の一部を除去し、活性層36を露出させる。この工程におけるエッチング方法としては、例えばドライエッチングが好適である。この工程によって、複数の凹部42を含むアライメントマーク44が形成されるアライメントマーク形成工程。続けて、例えばCVDによって、SiO2といったシリコン化合物膜を、アライメントマーク44が形成された回折格子層38上の全面に形成する。その後、シリコン化合物膜上にレジストを塗布し、干渉露光法又はEB露光法等を用いて、レジストに回折格子パターンを形成する。次に、回折格子パターンが形成されたレジストを用いて、シリコン化合物膜をエッチングすることにより、回折格子パターンをシリコン化合物膜に転写し、回折格子形成用マスクを作成する図示せず。なお、回折格子形成用マスクを形成する際は、アライメントマーク形成工程で形成されたアライメントマークを用いて、ウエハ32の回折格子パターンを形成すべき領域に回折格子を形成するための位置合わせを行う。アライメントマークを用いた位置合わせの結果、回折格子パターンを、ウエハ32の所定の領域に形成することができる。また、このアライメントマークは、後述する半導体メサを形成するためのエッチングマスクを形成する工程、および半導体メサの所定領域に電極を形成する工程においても使用される。回折格子を形成する領域、半導体メサを形成する領域および半導体メサ上に電極を形成する領域の位置合わせには、サブミクロンメートル単位の精度が要求される。アライメントマーク44を基準とすることによって、これらの回折格子を形成する領域、半導体メサを形成する領域および半導体メサ上に電極を形成する領域の各領域の位置関係を正確に精度よく制御することができる。なお、複数の凹部42は、上述した所定方向Aに沿って並んでいる。また、各凹部42の底面は活性層36によって構成され、各凹部42の側面は主に回折格子層38によって構成されている。ここで、図8bの部分拡大図に示されるように、上述したエッチングマスク形成工程及びアライメントマーク形成工程では、第1実施形態と同様に、各凹部42の所定方向Aにおける幅Wを1μmより大きく且つ6μmより小さく形成する。加えて、各凹部42の深さDと、所定方向Aに互いに隣り合う凹部42同士の間隔Sとの比S/Dを3以上とする。続いて、図9に示されるように、半導体積層物30の全面上に埋込半導体層48を再成長させることにより、回折格子50および複数の凹部42を埋込半導体層48によって覆う成長工程。なお、本実施形態において、埋込半導体層48は第3の半導体層であって、Al、Ga及びInのうち少なくとも一つの元素と、P及びAsのうち少なくとも一つの元素とを組成中に含んでいる。埋込半導体層48は、例えばp型InPから成る。埋込半導体層48の成長には、例えばOMVPE装置が用いられる。続いて、アライメントマーク44上に形成された埋込半導体層48を除去することにより、アライメントマーク44の複数の凹部42を露出させるアライメントマーク掘り出し工程。具体的には、図10に示されるように、アライメントマーク44上に開口52aを有するエッチングマスク52を埋込半導体層48上に形成したのち、図11に示されるように、エッチングマスク52で覆われていない埋込半導体層48の部分をウェットエッチング等によって除去する。ウェットエッチングのエッチャントとしては、例えば塩酸系のエッチャントが好適である。続いて、図12に示されるように、埋込半導体層48上にエッチングマスク54を形成するエッチングマスク形成工程。このエッチングマスク54は、所定の光導波方向に延びるパターンを含んでおり、本実施形態では、半導体レーザ素子の光導波路となる領域上に限定して形成されている。エッチングマスク54は、回折格子50の並設方向に延びるストライプ状といった平面形状を有する。本工程では、アライメントマーク44に基づいて、回折格子50とエッチングマスク54との相対位置関係が決定される。なお、エッチングマスク54は、前述したエッチングマスク40と同様の方法によって好適に形成される。続いて、図13aに示されるように、エッチングマスク54を用いてドライエッチングを行うことにより、活性層36、回折格子層38及び埋込半導体層48の一部を除去する。これにより、光導波構造としてのメサ構造56が形成される。なお、図13aでは、エッチング深さがクラッド層34にまで達しており、メサ構造56は、クラッド層34の一部と、活性層36と、回折格子層38と、埋込半導体層48とを含んでいる。続いて、図13bに示されるように、エッチングマスク54を残したまま選択的にn型InP領域58a及びp型InP領域58bを順に成長させることにより、電流ブロック領域58を形成する。n型InP領域58a及びp型InP領域58bの成長には、例えばOMVPE装置が用いられる。続いて、エッチングマスク54を除去したのち、図14aに示されるように、メサ構造56上から電流ブロック領域58上にわたって、クラッド層60及びコンタクト層62を順に成長させる。クラッド層60は例えばp型InPから成る。コンタクト層62は例えばp型InGaAsから成る。クラッド層60及びコンタクト層62の成長には、例えばOMVPE装置が用いられる。そして、ウエハ32の裏面32dを研磨することによってウエハ32の厚さを例えば100μm程度まで薄くしたのち、図14bに示されるように、コンタクト層62上にアノード電極64を形成するとともに、ウエハ32の裏面32d上にカソード電極66を形成する。最後に、このウエハ生産物をチップ状に分割することによって、DFBレーザ素子が完成する。本実施形態による光半導体素子の製造方法では、第1実施形態と同様に、アライメントマーク44を構成する各凹部42の幅Wを1μmより大きく且つ6μmより小さく形成し、各凹部42の深さDと、所定方向Aに沿って互いに隣り合う凹部42同士の間隔Sとの比S/Dを3以上としている。したがって、再成長された埋込半導体層48をエッチングしてアライメントマーク44を掘り出す際に、アライメントマーク44の複数の凹部42の形状の崩れを抑制することができる。なお、Al酸化層上に埋込半導体層を成長させる場合、埋込半導体層を成長させる前にウエハの温度を上げ、AsH3やPH3によってAl酸化層をエッチングすることによって異常成長を防ぐ方法も考えられる。しかしながら、本実施形態のように埋込半導体層48の成長前の状態において回折格子50が露出している場合、高温下では回折格子50の形状が崩れてしまい、DFBレーザ素子の特性に影響を及ぼすので、ウエハの温度を上げることは難しいという問題がある。本実施形態による光半導体素子の製造方法によれば、このような場合であっても、アライメントマーク44の複数の凹部42の形状の崩れを効果的に抑制することができる。本発明によるアライメントマーク形成方法及び光半導体素子の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記第2実施形態では光半導体素子としてDFBレーザ素子を例示したが、本発明が適用される光半導体素子はこれに限られるものではなく、再成長により形成される半導体層の再成長前に形成される構造と、再成長後に形成される構造との相互の位置合わせが必要な素子であればよい。また、上記第2実施形態では光導波構造として埋め込みメサ構造を例示したが、例えばリッジ構造といった他の光導波構造に対しても、本発明を適用することができる。