"マクロセルを用いた集積回路装置のレイアウト方法であって、配置位置の変更が可能な第1のマクロセル又は該第1のマクロセルの第1の電源配線とチップに配置される第2の電源配線との重なりを検出する重なり検出ステップと、前記重なり検出ステップにおいて前記重なりが検出されたとき、前記第1の電源配線及び前記第2の電源配線を共有電源配線に置換する電源配線置換ステップとを含むことを特徴とするレイアウト方法。請求項1において、前記第1の電源配線及び前記第2の電源配線が同電位の電源配線であるか否かを検出する電位検出ステップを含み、前記第1の電源配線及び前記第2の電源配線が同電位の電源配線であるとき、前記重なり検出ステップにおいて前記第1の電源配線及び前記第2の電源配線の重なりを検出し、前記第1の電源配線及び前記第2の電源配線が異電位の電源配線であるとき、前記第2の電源配線と重なる前記第1のマクロセルの配置を禁止することを特徴とするレイアウト方法。請求項1又は2において、前記共有電源配線に置換する前の前記チップの第1の配置配線可能領域と、前記共有電源配線に置換した後の前記チップの第2の配置配線可能領域とを算出する領域算出ステップを含み、前記第1の配置配線可能領域が前記第2の配置配線可能領域より狭いとき、前記電源配線置換ステップにおいて前記第1の電源配線及び前記第2の電源配線を前記共有電源配線に置換することを特徴とするレイアウト方法。請求項1乃至3のいずれかにおいて、所与のデザインルールに従って、前記共有電源配線の幅に応じた位置に前記第1のマクロセルの配置位置を調整する配置処理ステップを含むことを特徴とするレイアウト方法。請求項1乃至4のいずれかにおいて、前記共有電源配線と前記チップに配置される第2のマクロセルの配置位置が所与のデザインルールを満たさないとき、所与の情報を通知する通知ステップを含むことを特徴とするレイアウト方法。請求項1乃至5のいずれかにおいて、前記第1の電源配線は、前記第1のマクロセルの周囲に設けられる環状電源配線の一部又は全部であることを特徴とするレイアウト方法。請求項1乃至6のいずれかにおいて、前記第1の電源配線及び前記第2の電源配線を検出する電源配線検出ステップを含み、前記重なり検出ステップは、前記電源配線検出ステップにおいて検出された前記第1の電源配線及び前記第2の電源配線の重なりを検出することを特徴とするレイアウト方法。請求項1乃至7のいずれかにおいて、前記電源配線置換ステップは、前記第1の電源配線及び前記第2の電源配線のうち幅の広い電源配線を幅の狭い電源配線に代えて前記共有電源配線として置換することを特徴とするレイアウト方法。請求項1乃至7のいずれかにおいて、前記電源配線置換ステップは、前記第1の電源配線及び前記第2の電源配線のうち電流容量の大きい電源配線を電流容量の小さい電源配線に代えて前記共有電源配線として置換することを特徴とするレイアウト方法。マクロセルを用いた集積回路装置のレイアウト装置であって、配置位置の変更が可能な第1のマクロセル又は該第1のマクロセルの第1の電源配線とチップに配置される第2の電源配線との重なりを検出する重なり検出部と、前記重なり検出部によって前記重なりが検出されたとき前記第1の電源配線及び前記第2の電源配線を共有電源配線に置換する電源配線置換部とを含むことを特徴とするレイアウト装置。請求項10において、前記第1の電源配線及び前記第2の電源配線が同電位の電源配線であるか否かを検出する電位検出部を含み、前記第1の電源配線及び前記第2の電源配線が同電位の電源配線であるとき、前記重なり検出部が前記第1の電源配線及び前記第2の電源配線の重なりを検出し、前記第1の電源配線及び前記第2の電源配線が異電位の電源配線であるとき、前記第2の電源配線と重なる前記第1のマクロセルの配置を禁止することを特徴とするレイアウト装置。コンピューターに、請求項1乃至9のいずれか記載の集積回路装置のレイアウト方法における各ステップを実行させることを特徴とするプログラム。コンピューターを、請求項10又は11記載の集積回路装置のレイアウト装置における各部として機能させることを特徴とするプログラム。請求項12又は13記載のプログラムを記憶したことを特徴とするコンピューター読出可能な情報記憶媒体。しかしながら、特許文献1に開示された技術では、マクロセルの環状電源配線についても必要な電流容量を見積もる必要があり、マクロセルの設計段階で用意することができる環状電源配線の情報を十分に生かすことができないという問題がある。そのため、特許文献1に開示された技術を用いても、チップサイズの面積の最適化に時間を要し、集積回路装置の設計工数の増大と設計期間の長期化を招く。本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、少ない工数で、短期間に集積回路装置のレイアウト設計が可能な集積回路装置のレイアウト方法、レイアウト装置、プログラム及び情報記憶媒体等を提供することができる。1本発明の第1の態様は、マクロセルを用いた集積回路装置のレイアウト方法が、配置位置の変更が可能な第1のマクロセル又は該第1のマクロセルの第1の電源配線とチップに配置される第2の電源配線との重なりを検出する重なり検出ステップと、前記重なり検出ステップにおいて前記重なりが検出されたとき、前記第1の電源配線及び前記第2の電源配線を共有電源配線に置換する電源配線置換ステップとを含む。本態様においては、マクロセルを用いて集積回路装置のレイアウトを行う際に、第1のマクロセル又は該第1のマクロセルに対応して設けられる第1の電源配線と、チップに配置される第2の電源配線との重なりを検出する。そして、第1の電源配線及び第2の電源配線の一部でも重なりが検出されると、第1の電源配線及び第2の電源配線を共有電源配線に置換するようにしたので、冗長な電源配線を省略して、チップのサイズを小さくすることができるようになる。そのため、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。更に、マニュアルで、マクロセルの環状電源配線とチップの電源配線とを共有させる必要がなくなるため、電流供給不足を抑制したり、電流供給能力を考慮しながらレイアウト設計を行ったりすることがなくなる。従って、本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能となる。2本発明の第2の態様に係る集積回路装置のレイアウト方法は、第1の態様において、前記第1の電源配線及び前記第2の電源配線が同電位の電源配線であるか否かを検出する電位検出ステップを含み、前記第1の電源配線及び前記第2の電源配線が同電位の電源配線であるとき、前記重なり検出ステップにおいて前記第1の電源配線及び前記第2の電源配線の重なりを検出し、前記第1の電源配線及び前記第2の電源配線が異電位の電源配線であるとき、前記第2の電源配線と重なる前記第1のマクロセルの配置を禁止する。本態様においては、第1の電源配線及び第2の電源配線が同電位の電源配線であるか否かを検出し、同電位の電源配線については電源配線の重なりを検出し、異電位の電源配線は、第2の電源配線と重なる第1のマクロセルの配置を禁止する。そのため、電源配線の幅や重なり等をレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。3本発明の第3の態様に係る集積回路装置のレイアウト方法は、第1の態様又は第2の態様において、前記共有電源配線に置換する前の前記チップの第1の配置配線可能領域と、前記共有電源配線に置換した後の前記チップの第2の配置配線可能領域とを算出する領域算出ステップを含み、前記第1の配置配線可能領域が前記第2の配置配線可能領域より狭いとき、前記電源配線置換ステップにおいて前記第1の電源配線及び前記第2の電源配線を前記共有電源配線に置換する。本態様によれば、共有電源配線への置換前後の配置配線可能領域を比較した結果に基づいて、実際に共有電源配線への置換を行うようにしたので、より一層、短時間で最適なフロアプランを検討することができるようになる。4本発明の第4の態様に係る集積回路装置のレイアウト方法は、第1の態様乃至第3の態様のいずれかにおいて、所与のデザインルールに従って、前記共有電源配線の幅に応じた位置に前記第1のマクロセルの配置位置を調整する配置処理ステップを含む。本態様によれば、上記の効果に加えて、電源配線の幅や重なり等をレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。5本発明の第5の態様に係る集積回路装置のレイアウト方法は、第1の態様乃至第4の態様のいずれかにおいて、前記共有電源配線と前記チップに配置される第2のマクロセルの配置位置が所与のデザインルールを満たさないとき、所与の情報を通知する通知ステップを含む。本態様においては、第1のマクロセルの第1の電源配線を置換する共有電源配線を配線したことにより、第1のマクロセルとは別の第2のマクロセルとの位置関係によりデザインルールを満たさなくなることを、第1のマクロセルの配置段階で通知される。これにより、チップの全体レイアウトが終了した段階でデザインルールを満たさないことがわかり、レイアウト設計をやり直すという事態を回避でき、レイアウト設計の短期間を少ない工数で実現することができるようになる。6本発明の第6の態様に係る集積回路装置のレイアウト方法では、第1の態様乃至第5の態様のいずれかにおいて、前記第1の電源配線は、前記第1のマクロセルの周囲に設けられる環状電源配線の一部又は全部である。本態様によれば、周囲に環状電源配線が設けられるマクロセルを用いて集積回路装置のレイアウト設計を行う場合に、少ない工数で、短期間に最適なレイアウト設計が可能となる。7本発明の第7の態様に係る集積回路装置のレイアウト方法は、第1の態様乃至第6の態様のいずれかにおいて、前記第1の電源配線及び前記第2の電源配線を検出する電源配線検出ステップを含み、前記重なり検出ステップは、前記電源配線検出ステップにおいて検出された前記第1の電源配線及び前記第2の電源配線の重なりを検出する。本態様によれば、第1の電源配線及び第2の電源配線を検出してから、第1の電源配線及び第2の電源配線の重なりを検出するようにしたので、電源配線の重なりの検出対象を絞り、処理負荷を軽減することができるようになる。8本発明の第8の態様に係る集積回路装置のレイアウト方法では、第1の態様乃至第7の態様のいずれかにおいて、前記電源配線置換ステップは、前記第1の電源配線及び前記第2の電源配線のうち幅の広い電源配線を幅の狭い電源配線に代えて前記共有電源配線として置換する。本態様によれば、複雑の共有電源配線幅の算出処理を行うことなく、最適な共有電源配線幅を決定することができるので、共有電源配線の配線処理の処理負荷を大幅に軽減することができるようになる。9本発明の第9の態様に係る集積回路装置のレイアウト方法では、第1の態様乃至第7の態様のいずれかにおいて、前記電源配線置換ステップは、前記第1の電源配線及び前記第2の電源配線のうち電流容量の大きい電源配線を電流容量の小さい電源配線に代えて前記共有電源配線として置換する。本態様によれば、複雑の共有電源配線幅の算出処理を行うことなく、最適な共有電源配線幅を決定することができるので、共有電源配線の配線処理の処理負荷を大幅に軽減することができるようになる。10本発明の第10の態様は、マクロセルを用いた集積回路装置のレイアウト装置が、配置位置の変更が可能な第1のマクロセル又は該第1のマクロセルの第1の電源配線とチップに配置される第2の電源配線との重なりを検出する重なり検出部と、前記重なり検出部によって前記重なりが検出されたとき前記第1の電源配線及び前記第2の電源配線を共有電源配線に置換する電源配線置換部とを含む。本態様においては、マクロセルを用いて集積回路装置のレイアウトを行う際に、第1のマクロセル又は該第1のマクロセルに対応して設けられる第1の電源配線と、チップに配置される第2の電源配線との重なりを検出する。そして、第1の電源配線及び第2の電源配線の一部でも重なりが検出されると、第1の電源配線及び第2の電源配線を共有電源配線に置換するようにしたので、冗長な電源配線を省略して、チップのサイズを小さくすることができるようになる。そのため、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現する集積回路装置のレイアウト装置を提供することができるようになる。更に、マニュアルで、マクロセルの環状電源配線とチップの電源配線とを共有させる必要がなくなるため、電流供給不足を抑制したり、電流供給能力を考慮しながらレイアウト設計を行ったりすることがなくなる。従って、本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能となる。11本発明の第11の態様に係る集積回路装置のレイアウト装置は、第10の態様において、前記第1の電源配線及び前記第2の電源配線が同電位の電源配線であるか否かを検出する電位検出部を含み、前記第1の電源配線及び前記第2の電源配線が同電位の電源配線であるとき、前記重なり検出部が前記第1の電源配線及び前記第2の電源配線の重なりを検出し、前記第1の電源配線及び前記第2の電源配線が異電位の電源配線であるとき、前記第2の電源配線と重なる前記第1のマクロセルの配置を禁止する。本態様においては、第1の電源配線及び第2の電源配線が同電位の電源配線であるか否かを検出し、同電位の電源配線については電源配線の重なりを検出し、異電位の電源配線は、第2の電源配線と重なる第1のマクロセルの配置を禁止する。そのため、電源配線の幅や重なり、デザインルールをレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。12本発明の第12の態様は、プログラムが、コンピューターに、上記のいずれか記載の集積回路装置のレイアウト方法における各ステップを実行させる。本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能なレイアウト方法を実現するプログラムを提供することができるようになる。13本発明の第13の態様は、プログラムが、コンピューターを、上記のいずれか記載の集積回路装置のレイアウト装置における各部として機能させる。本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能なレイアウト方法を実現するプログラムを提供することができるようになる。14本発明の第14の態様は、コンピューター読出可能な情報記憶媒体が、上記のいずれか記載のプログラムを記憶している。本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能なレイアウト方法を実現するプログラムを記憶した情報記憶媒体を提供することができるようになる。以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。第1の実施形態図1に、本発明の第1の実施形態における半導体集積回路装置のレイアウト装置の構成例の機能ブロック図を示す。図2に、第1の実施形態におけるマクロセルの説明図を示す。なお、以下に説明する第1の実施形態は、図2の形状のマクロセルに限定されるものではない。第1の実施形態におけるレイアウト装置100は、特定の機能を実現する回路ブロック単位で定義されるマクロセルを用いた半導体集積回路装置広義には、集積回路装置全体の回路の配置及び回路間の信号線の配線以下、レイアウトを行う。このようなレイアウト装置100は、処理部10と、記憶部40と、操作部50とを備えている。レイアウト装置100には表示装置200が接続され、表示装置200は、レイアウト装置100によって生成された半導体集積回路装置のレイアウト情報を表示する。レイアウト設計者ユーザーは、表示装置200に表示されるレイアウト情報を見ながら、操作部50を操作し、矩形状のチップの全体レイアウト内にマクロセルを配置してレイアウト設計を行う。なお、図1では、表示装置200がレイアウト装置100の外部に設けられているが、レイアウト装置100が、表示装置200の機能を内蔵していてもよい。図2に示すように、マクロセルMC1の周囲には、マクロセルMC1を構成する回路の消費電流に応じた電流容量の環状電源配線VPL1が設けられている。また、チップの全体レイアウトには、別にチップの電源配線が設けられている。レイアウト装置100は、チップの全体レイアウト内におけるマクロセルMC1の配置位置に応じて、該マクロセルMC1の周囲に設けられる環状電源配線VPL1及びチップの電源配線を共有電源配線に置換する。こうすることで、レイアウト装置100は、半導体集積回路装置の効率的なレイアウトを行うことができる。そのため、処理部10は、電源配線検出部12と、電位検出部14と、マクロセル配置処理部16と、重なり検出部18と、配置配線可能領域算出部20と、共有電源配線処理部電源配線置換部22と、通知処理部24と、画像生成部30とを備えている。記憶部40は、少なくとも、チップ配置配線情報42と、マクロ図形情報44と、電源配線情報46とを記憶する。電源配線検出部12は、チップの全体レイアウトの電源配線基幹電源配線。第2の電源配線以下、適宜、チップの電源配線と表記すると、マクロセルの環状電源配線第1の電源配線とを検出する。電源配線検出部12は、チップ配置配線情報42に基づいてチップの電源配線を検出し、電源配線情報46に基づいてマクロセルの環状電源配線を検出する。電位検出部14は、チップの電源配線の電位やマクロセルの環状電源配線の電位を検出する。具体的には、電位検出部14は、チップ配置配線情報42に基づいてチップの電源配線の電位を検出し、電源配線情報46に基づいてマクロセルの環状電源配線の電位を検出する。マクロセル配置処理部16は、チップの全体レイアウト内にマクロセルの仮配置、配置位置の微調整、配置等の処理を行う。例えばマクロセル配置処理部16は、操作部50からの操作情報に基づいて指定された位置に、マクロ図形情報42により定義される形状のマクロセルを配置する処理を行う。このとき、マクロセル配置処理部16は、デザインルールに従ってマクロセルの配置位置を調整する。重なり検出部18は、マクロセル配置処理部16により仮配置されるマクロセルの環状電源配線と、チップの全体レイアウトの電源配線との重なりを検出する。具体的には、重なり検出部18は、電位検出部14により検出された同電位の環状電源配線とチップの電源配線との重なりを検出する。このとき、重なり検出部18は、チップの全体レイアウト内で環状電源配線とチップの電源配線とが重複する部分があるときに重なりとして検出する。重なり検出部18による検出結果は、共有電源配線処理部22等に通知される。配置配線可能領域算出部20は、マクロセルの配置位置に応じて共有電源配線に置換される前における他のセルの配置及び信号線の配線が可能な第1の配置配線可能領域を算出する。また、配置配線可能領域算出部20は、この共有電源配線に置換された後における他のセルの配置及び信号線の配線が可能な第2の配置配線可能領域を算出する。共有電源配線処理部22は、チップの全体レイアウトにおける電源配線と、該電源配線と同電位の環状電源配線とが重なるようにマクロセルが配置されるとき、該電源配線及び該環状電源配線を共有電源配線に置換する処理を行う。通知処理部24は、処理部10を構成する各部の処理において予め決められた通知条件を満たしたとき、レイアウト設計者に対して通知する処理を行う。このような通知処理部24は、例えば表示装置200において通知すべき内容に対応したテキスト情報等を表示したり、表示オブジェクト画像の色や形態等を異ならせたり、音出力を行ったりすることで、レイアウト設計者に通知する。画像生成部30は、処理部10の各部における処理の内容を反映させた画像データを生成する。画像生成部30によって生成された画像データは、表示装置200に供給され、表示装置200が、該画像データに対応した画像を表示する。記憶部40に記憶されるチップ配置配線情報42は、チップの全体レイアウトを構成するセルの配置情報、各セル間を接続する信号線の配線情報、チップの電源配線基幹電源配線の電位や幅等の情報を含む。マクロ図形情報44は、マクロセルの形状に対応した情報を含む。電源配線情報46は、マクロセルの環状電源配線の電位や幅、その配置配線情報等の情報を含む。以上のような処理部10は、中央演算処理装置CentralProcessingUnit:以下、CPU及びメモリーを備えており、メモリーにはプログラムが記憶されている。そして、このメモリーに記憶されたプログラムを読み出したCPUが、該プログラムに対応した処理を実行することで、処理部10を構成する各部の機能をソフトウェア処理により実現する。なお、プログラムを記憶するメモリーは、記憶部40であってもよい。記憶部40の機能は、読み出し専用メモリーReadOnlyMemory:以下、ROM、ランダムアクセスメモリーRandomAccessMemory:以下、RAM、HDDHardDiskDrive等により実現される。操作部50の機能は、キーボードやマウス等により実現される。表示装置200の機能は、液晶ディスプレイ装置、CRTCathodeRayTube、有機ELElectroLuminescenceディスプレイ装置等により実現される。また、処理部10が有するCPUは、情報記憶媒体300に記憶されたプログラムを読み出し、該プログラムに対応した処理を実行することで、処理部10を構成する各部の機能をソフトウェア処理により実現してもよい。このような情報記憶媒体300としては、例えばCD-ROMCompactDiskReadOnlyMemory,DVD-ROMDigitalVersatileDiskReadOnlyMemory,ROM,RAM,HDD等を適用することができる。図3に、第1の実施形態におけるレイアウト装置100の処理例のフロー図を示す。レイアウト装置100における処理部10の各部の機能をソフトウェア処理により実現する場合、図3の各ステップに対応したプログラムが図示しないメモリーに記憶され、CPUが該メモリーから読み出したプログラムを実行する。まず、レイアウト装置100において、処理部10は、記憶部40に記憶されたチップ配置配線情報42、マクロ図形情報44、及び電源配線情報46を読み出すステップS10。そこで、画像生成部30は、チップ配置配線情報42に基づいて、チップの全体レイアウトの画像データを生成し、表示装置200が、該画像データに対応した画像を表示する。また、画像生成部30は、マクロ図形情報44に基づいて、配置処理対象のマクロセルの画像データを生成し、表示装置200が、該画像データに対応した形状のマクロセルの画像を、指定された位置に表示する。次に、電源配線検出部12が、チップ配置配線情報42に基づいてチップの電源配線を検出すると共に、電源配線情報46に基づいてマクロセルの環状電源配線を検出するステップS12、電源配線検出ステップ。続いて、電位検出部14が、電源配線検出部12によって検出されたチップの全体レイアウトの電源配線の電位とマクロセルの環状電源配線の電位とを検出するステップS14、電位検出ステップ。電位検出部14は、チップ配置配線情報42に基づいてチップの全体レイアウトの電源配線の電位高電位側電源電圧及び低電位側電源電圧の電位を検出する。また、電位検出部14は、電源配線情報46に基づいてマクロセルの環状電源配線の電位高電位側電源電圧及び低電位側電源電圧の電位を検出する。その後、処理部10は、操作部50においてレイアウト設計者による操作を受け付ける。マクロセルの配置位置は、チップの全体レイアウト内において変更が可能に構成されており、マクロセル配置処理部16は、操作部50によって受け付けた操作に対応した操作情報に基づいて、マクロセルの配置位置を仮配置するステップS16。図4に、図3のステップS16の説明図を示す。図4において、図2と同様の部分には同一符号を付している。マクロセルMC1第1のマクロセルには、マクロセルMC1を構成する回路に高電位側電源電圧VDD及び低電位側電源電圧VSSを供給するための環状電源配線VPL1が設けられている。また、チップCPの全体レイアウトにも、例えばチップCPの外縁部に沿って電源配線基幹電源配線VPLが、マクロセルMC1の環状電源配線VPL1とは別に準備されている。例えば、操作部50がマウスである場合、レイアウト設計者は、移動前の配置位置におけるマクロセルMC1又は環状電源配線VPL1にマウスポインターを合わせてクリックした状態で、目的の配置位置までマウスポインターを移動させてマウスから指を離す。このとき、画像生成部30は、マクロセルMC1及び環状電源配線VPL1を元の位置に残したまま、マクロセルMC1及び環状電源配線VPL1と同一形態のオブジェクトがマウスポインターと連動して移動するように画像データを生成する。そのため、レイアウト設計者は、表示装置200に表示される移動前と移動後のマクロセルMC1の配置位置を確認しながら、マクロセルMC1を仮配置することができる。図3に示すステップS16に続き、重なり検出部18は、電位検出部14により同電位の電源配線と検出されたチップの全体レイアウトの電源配線と仮配置されたマクロセルの環状電源配線との重なりを検出するステップS18、重なり検出ステップ。図5に、図3のステップS18の説明図を示す。図5において、図4と同様の部分には同一符号を付している。図5では、マクロセルMC1の環状電源配線VPL1と、チップCPの全体レイアウトの電源配線VPLとが同電位の電源配線であるものとする。重なり検出部18は、チップCP内に仮配置されるマクロセルMC1の環状電源配線VPL1の少なくとも一部が、チップCPの上面から見てチップCPの電源配線VPLと重なるか否かを検出する。例えば、図5では、環状電源配線VPL1の一部が電源配線VPLと重なる状態で仮配置されるため、重なり検出部18は、環状電源配線VPL1と電源配線VPLとの重なりを検出する。図3に示すステップS20において、同電位の両電源配線が重なるときステップS20:Y、共有電源配線処理部22は、共有電源配線幅を算出する処理を行うステップS22。この共有電源配線は、電源配線VPL及び環状電源配線VPL1の少なくとも一部に代えて設けられる。共有電源配線処理部22は、チップ配置配線情報42及び電源配線情報46に基づいて、必要な電流容量に対応した共有電源配線幅を算出することができる。また、共有電源配線処理部22は、共有電源配線幅の算出処理を簡素化するために、次のように共有電源配線幅を算出するようにしてもよい。図6A、図6Bに、共有電源配線処理部22の第1の処理例の説明図を示す。図6Aは、マクロセルMC1の環状電源配線VPL1を、同電位の電源配線VPLと重なるように仮配置する様子を模式的に表す。図6Bは、図6Aにおいて仮配置後に算出される共有電源配線幅の説明図を示す。図6A、図6Bにおいて、図5と同様の部分には同一符号を付している。図6Aでは、環状電源配線VPL1の電流容量が電源配線VPLの電流容量より小さく、環状電源配線VPL1の幅d1が電源配線VPLの幅dより小さい例を表している。このとき、共有電源配線処理部22は、環状電源配線VPL1及び電源配線VPLのうち電流容量の大きい電源配線VPLの幅を、電流容量の小さい環状電源配線VPL1の幅に代えて共有電源配線CPLの幅として算出する。図6Bでは、環状電源配線VPL1及び電源配線VPLの重なり部分のみ、共有電源配線CPLの幅に揃え、環状電源配線VPL1aが残るが、電流容量の小さい環状電源配線VPL1の全部を、共有電源配線CPLの幅に揃えるようにしてもよい。また、共有電源配線処理部22は、環状電源配線VPL1及び電源配線VPLのうち幅の広い電源配線VPLを、幅の狭い環状電源配線VPL1に代えて共有電源配線CPLの幅として算出するようにしてもよい。こうすることで、電流容量に基づいて電源配線幅を算出する必要がなくなり、共有電源配線処理部22の処理負荷をより一層軽減することができるようになる。図7A、図7Bに、共有電源配線処理部22の第2の処理例の説明図を示す。図7Aは、マクロセルMC1の環状電源配線VPL1を、同電位の電源配線VPLと重なるように仮配置する様子を模式的に表す。図7Bは、図7Aにおいて仮配置後に算出される共有電源配線幅の説明図を示す。図7A、図7Bにおいて、図5と同様の部分には同一符号を付している。図7Aでは、環状電源配線VPL1の電流容量が電源配線VPLの電流容量より大きく、環状電源配線VPL1の幅d2が電源配線VPLの幅dより大きい例を表している。このとき、共有電源配線処理部22は、環状電源配線VPL1及び電源配線VPLのうち電流容量の大きい環状電源配線VPL1の幅を、電流容量の小さい電源配線VPLの幅に代えて共有電源配線CPLの幅として算出する。また、共有電源配線処理部22は、環状電源配線VPL1及び電源配線VPLのうち幅の広い環状電源配線VPL1を、幅の狭い電源配線VPLに代えて共有電源配線CPLの幅として算出するようにしてもよい。こうすることで、電流容量に基づいて電源配線幅を算出する必要がなくなり、共有電源配線処理部22の処理負荷をより一層軽減することができるようになる。このように共有電源配線幅を算出すると、図3に示すように、マクロセル配置処理部16は、ステップS22において算出した共有電源配線幅に合わせてマクロセルの配置位置を調整する処理を行うステップS24、配置処理ステップ。図8に、図3のステップS24の説明図を示す。図8において、図4と同様の部分には同一符号を付している。ステップS24では、ステップS22において共有電源配線幅が算出されると、マクロセル配置処理部16は、所与のデザインルールに従って、算出された共有電源配線の幅に応じた位置にマクロセルの配置位置を調整する処理を行う。例えば、図8に示すように、デザインルールで決められた距離DRを電源配線VPLから離してマクロセルMC1の配置位置を調整し、距離DRより小さい距離で電源配線VPLに配置されないように処理する。こうすることで、レイアウト設計者によって仮配置されたマクロセルMC1の配置位置を共有電源配線幅に応じた位置に微調整することができ、レイアウト設計者は、共有電源配線幅を考慮してマクロセルMC1を配置する必要がなくなる。このため、マクロセルを配置した後に、他のセル等の配置配線後にデザインルールを満たさなくなり、配置配線をやり直すことがなくなる。図3のステップS24に続いて、配置配線可能領域算出部20は、チップの全体レイアウトにおいて、共有電源配線への置換前の第1の配置配線可能領域と、共有電源配線への置換後の第2の配置配線可能領域とを算出するステップS26、領域算出ステップ。第1の配置配線可能領域が第2の配置配線可能領域以上に広いとき、オーバーヘッドが大きいと判断しステップS28:Y、通知処理部24は、マクロセルの環状電源配線の非共有を通知しステップS30、一連の処理を終了するエンド。このとき、通知処理部24は、非共有である旨のテキスト情報を表示装置200に表示する処理を行ったり、配置処理対象のマクロセルの表示装置200における表示態様を異ならせる処理を行ったりすることが望ましい。第1の配置配線可能領域が第2の配置配線可能領域より狭いとき、オーバーヘッドが小さいと判断しステップS28:N、マクロセル配置処理部16は、マクロセルの環状電源配線を削除する処理を行うステップS32。その後、共有電源配線処理部22が、ステップS32で算出した共有電源配線幅の共有電源配線を配線する処理を行いステップS34、電源配線置換ステップ、一連の処理を終了するエンド。図9に、図3のステップS32の説明図を示す。図9において、図4と同様の部分には同一符号を付している。図10に、図3のステップS34の説明図を示す。図10において、図4と同様の部分には同一符号を付している。ステップS32では、マクロセル配置処理部16は、共有電源配線に置換される環状電源配線VPL1図9の波線部分を削除する処理を行う。その後、ステップS34において、共有電源配線処理部22は、図10に示すように、チップCPの全体レイアウトにおける電源配線VPL及びマクロセルMC1の環状電源配線VPL1に代えて、共有電源配線CPLに置換する処理を行う。また、ステップS20において、重なりが検出されないとき、又は両電源配線の電位が異電位であるときステップS20:N、通知処理部24は、マクロセルの環状電源配線の非共有を通知するステップS30。特に、環状電源配線VPL1と電源配線VPLとが異電位であるときステップS20:N、マクロセル配置処理部16は、次のように処理することが望ましい。図11A、図11Bにおいて、マクロセル配置処理部16の処理内容の説明図を示す。図11Aは、マクロセルMC1の環状電源配線VPL1を、異電位の電源配線VPLと重なるように仮配置する様子を模式的に表す。図11Bは、図11AのようにマクロセルMC1が仮配置されたときのマクロセル配置処理部16の処理内容の説明図を示す。図11A、図11Bにおいて、図5と同様の部分には同一符号を付している。マクロセルMC1を、環状電源配線VPL1と異電位の電源配線VPLと重ねて仮配置したとき、マクロセル配置処理部16は、チップCPの全体レイアウトにおける電源配線VPLと重なるマクロセルMC1の配置を禁止する処理を行う。具体的には、マクロセル配置処理部16は、電源配線VPLを含む領域をマクロセルMC1の配置禁止領域AR1に設定し、配置禁止領域AR1を除く配置可能領域AR2内にのみマクロセルMC1の配置を許可する。配置禁止領域AR1の境界は、電源配線VPLからデザインルールを考慮した距離を置いて設けられることが望ましい。こうすることで、レイアウト設計者は、マクロセルの無駄な配置を行うことなく、効率的なフロアプランの検討を行うことができるようになる。また、第1のマクロセルを配置することによりステップS34において配線した共有電源配線と、該マクロセルとは別の第2のマクロセルの配置位置が所与のデザインルールを満たさないとき、通知処理部24は、所与の情報を通知することが望ましい。このとき、通知処理部24は、第2のマクロセルについてデザインルールを満たさない旨のテキスト情報を表示装置200に表示する処理を行うことができる通知ステップ。また、通知処理部24は、第1のマクロセル又は第2のマクロセルの表示装置200における表示態様を異ならせる処理を行うことができる通知ステップ。図12に、第1の実施形態におけるレイアウト装置100によりレイアウトが行われた半導体集積回路装置の説明図を示す。図12は、半導体集積回路装置のチップCPに、2つのマクロセルMC1,MC2が配置された例を模式的に表す。第1の実施形態によれば、マクロセルMC1,MC2の各々の環状電源配線はチップCPの全体レイアウトの電源配線基幹電源配線と共に共有電源配線CPLに置換される。図12では、各マクロセルの環状電源配線の全部が共有電源配線CPLに置換された例を表している。図12に示すように、冗長な電源配線を省略することができるので、マクロセルを配置後の配置配線可能領域が広くなり、マクロセルを用いたチップのレイアウトを効率化することができるようになる。以上説明したように、第1の実施形態によれば、マクロセルの環状電源配線とは別に、チップの全体レイアウトにおける電源配線が準備されている場合であっても、冗長な電源配線を省略することができるようになる。そして、チップのサイズを小さくして、効率的なレイアウトを行うことができるようになる。また、電源配線の幅や重なり、デザインルールをレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。更に、マニュアルで、マクロセルの環状電源配線とチップの電源配線とを共有させる必要がなくなるため、電流供給不足を抑制したり、電流供給能力を考慮しながらレイアウト設計を行ったりすることがなくなる。以上のように、第1の実施形態によれば、少ない工数で、短期間に半導体集積回路装置の最適なレイアウト設計が可能となる。第2の実施形態第1の実施形態では、配置処理対象のマクロセルに環状電源配線が設けられていたいが、本発明に係る実施形態は、これに限定されるものではない。本発明に係る第2の実施形態では、配置処理対象のマクロセルには環状電源配線が設けられておらず、当該マクロセルに必要な電源配線情報を別途有したり、設定したりすることができる。図13に、第2の実施形態における半導体集積回路装置のレイアウト装置の構成例の機能ブロック図を示す。図13において、図1と同様の部分には同一符号を付し、適宜説明を省略する。図14に、第2の実施形態におけるマクロセルの説明図を示す。なお、以下に説明する第2の実施形態は、図14の形状のマクロセルに限定されるものではない。第2の実施形態におけるレイアウト装置100aは、処理部10aと、記憶部40と、操作部50とを備えている。このレイアウト装置100aは、図14に示す形状のマクロセルMC1を用いた半導体集積回路装置のチップのレイアウトを行う。このとき、レイアウト装置100aは、電源配線情報46aを用いて、チップの全体レイアウト内におけるマクロセルMC1の配置位置に応じて、環状電源配線VPL1及びチップの電源配線を共有電源配線に置換する。ここで、電源配線情報46aは、マクロセルMC1の環状電源配線VPL1の電位や幅等の情報を有する。こうすることで、レイアウト装置100aは、半導体集積回路装置の効率的なレイアウトを行う。処理部10aは、電源配線検出部12aと、電位検出部14aと、マクロセル配置処理部16と、重なり検出部18aと、共有電源配線処理部22と、画像生成部30と、マクロセル用電源配線幅算出部32と、環状電源配線処理部34とを備えている。記憶部40は、少なくとも、チップ配置配線情報42と、マクロ図形情報44aと、電源配線情報46aとを記憶する。電源配線検出部12aは、チップの全体レイアウトの電源配線と、マクロセルの環状電源配線とを検出する。電源配線検出部12aは、チップ配置配線情報42に基づいてチップの電源配線を検出し、電源配線情報46aに基づいてマクロセルの環状電源配線を検出する。電位検出部14aは、チップの電源配線の電位やマクロセルの環状電源配線の電位を検出する。具体的には、電位検出部14aは、チップ配置配線情報42に基づいてチップの電源配線の電位を検出し、電源配線情報46aに基づいてマクロセルの環状電源配線の電位を検出する。マクロセル配置処理部16は、チップの全体レイアウト内にマクロセルの仮配置、配置位置の微調整、配置等の処理を行う。例えばマクロセル配置処理部16は、操作部50からの操作情報に基づいて指定された位置に、マクロ図形情報42により定義される形状のマクロセルを配置する処理を行う。このとき、マクロセル配置処理部16は、デザインルールに従ってマクロセルの配置位置を調整することができる。重なり検出部18aは、マクロセル配置処理部16により仮配置されるマクロセルと、チップの全体レイアウトの電源配線との重なりを検出する。具体的には、重なり検出部18aは、マクロセルとチップの電源配線との重なりを検出する。このとき、重なり検出部18aは、チップの全体レイアウト内でマクロセルとチップの電源配線とが重複する部分があるときに重なりとして検出する。重なり検出部18aによる検出結果は、共有電源配線処理部22等に通知される。共有電源配線処理部22は、チップの全体レイアウトにおける電源配線と、該電源配線と同電位の環状電源配線とが重なるようにマクロセルが配置されるとき、該電源配線及び該環状電源配線とを共有電源配線に置換する処理を行う。画像生成部30は、処理部10の各部における処理の内容を反映させた画像データを生成する。画像生成部30によって生成された画像データは、表示装置200に供給され、表示装置200が、該画像データに対応した画像を表示する。マクロセル用電源配線幅算出部32は、電源配線情報46aに基づいてマクロセルの環状電源配線幅を算出する。このマクロセル用電源配線幅算出部32は、後述するように、チップの全体レイアウトの電源配線とマクロセルの環状電源配線とを共有電源配線により置換せずにマクロセルの環状電源配線を設けるとき、環状電源配線幅を算出する。環状電源配線処理部34は、マクロセルの環状電源配線を配線する処理を行う。環状電源配線処理部34は、電源配線情報46aに基づいて決められる配線幅の環状電源配線を、マクロセルの周囲に配線する処理を行う。記憶部40に記憶されるチップ配置配線情報42は、チップの全体レイアウトを構成するセルの配置情報、各セル間を接続する信号線の配線情報、チップの電源配線の電位や幅等の情報を含む。マクロ図形情報44aは、マクロセルの形状に対応した情報を含む。電源配線情報46aは、マクロセルの環状電源配線の電位や幅、その配置配線情報等の情報を含む。以上のような処理部10aは、CPU及びメモリーを備えており、メモリーにはプログラムが記憶されている。そして、このメモリーに記憶されたプログラムを読み出したCPUが、該プログラムに対応した処理を実行することで、処理部10aを構成する各部の機能をソフトウェア処理により実現する。なお、プログラムを記憶するメモリーは、記憶部40であってもよい。記憶部40の機能は、ROM,RAM,HDD等により実現される。操作部50の機能は、キーボードやマウス等により実現される。表示装置200の機能は、液晶ディスプレイ装置、CRT、有機ELディスプレイ装置等により実現される。また、処理部10aが有するCPUは、情報記憶媒体300aに記憶されたプログラムを読み出し、該プログラムに対応した処理を実行することで、処理部10aを構成する各部の機能をソフトウェア処理により実現してもよい。このような情報記憶媒体300aとしては、例えばCD-ROM,DVD-ROM,ROM,RAM,HDD等を適用することができる。図15に、第2の実施形態におけるレイアウト装置100aの処理例のフロー図を示す。レイアウト装置100aにおける処理部10aの各部の機能をソフトウェア処理により実現する場合、図15の各ステップに対応したプログラムが図示しないメモリーに記憶され、CPUが該メモリーから読み出したプログラムを実行する。まず、レイアウト装置100aにおいて、処理部10aは、記憶部40に記憶されたチップ配置配線情報42、マクロ図形情報44a、及び電源配線情報46aを読み出すステップS50。そこで、画像生成部30は、チップ配置配線情報42に基づいて、チップの全体レイアウトの画像データを生成し、表示装置200が、該画像データに対応した画像を表示する。次に、電源配線検出部12aが、チップ配置配線情報42に基づいてチップの電源配線を検出すると共に、電源配線情報46aに基づいて、配置配線されるべきマクロセルの環状電源配線を検出するステップS52、電源配線検出ステップ。続いて、電位検出部14aが、電源配線検出部12aによって検出されたチップの全体レイアウトの電源配線の電位とマクロセルの環状電源配線の電位とを検出するステップS54、電位検出ステップ。電位検出部14aは、チップ配置配線情報42に基づいてチップの全体レイアウトの電源配線の電位を検出する。また、電位検出部14aは、電源配線情報46aに基づいてマクロセルの環状電源配線の電位を検出する。その後、処理部10aは、操作部50においてレイアウト設計者による操作を受け付ける。マクロセルの配置位置は、チップの全体レイアウト内において変更が可能にこうせいされており、マクロセル配置処理部16は、操作部50によって受け付けた操作に対応した操作情報に基づいて、マクロセルの配置位置を仮配置するステップS56。図16に、図15のステップS56の説明図を示す。図16において、図14と同様の部分には同一符号を付している。図16に示すように、チップCPの全体レイアウトには、例えばチップCPの外縁部に沿って電源配線基幹電源配線VPLが設けられている。一方、仮配置の段階では、マクロセルMC1には、環状電源配線が設けられていない。例えば、操作部50がマウスである場合、レイアウト設計者は、移動前の配置位置におけるマクロセルMC1にマウスポインターを合わせてクリックした状態で、目的の配置位置までマウスポインターを移動させてマウスから指を離す。このとき、画像生成部30は、マクロセルMC1を元の位置に残したまま、マクロセルMC1と同一形態のオブジェクトがマウスポインターと連動して移動するように画像データを生成する。そのため、レイアウト設計者は、表示装置200に表示される移動前と移動後のマクロセルMC1の配置位置を確認しながら、マクロセルMC1を仮配置することができる。図15において、ステップS56に続き、重なり検出部18は、電位検出部14aにより同電位の電源配線と検出されたチップの全体レイアウトの電源配線と、仮配置されたマクロセルとの重なりを検出するステップS58、重なり検出ステップ。同電位の両電源配線が重なるときステップS60:Y、共有電源配線処理部22は、共有電源配線幅を算出する処理を行うステップS62。この共有電源配線処理部22は、チップ配置配線情報42及び電源配線情報46aに基づいて、必要な電流容量に対応した共有電源配線幅を算出することができる。また、共有電源配線処理部22は、共有電源配線幅の算出処理を簡素化するために、第1の実施形態と同様に共有電源配線幅を算出するようにしてもよい。例えば、共有電源配線処理部22は、電源配線情報46aに基づいて決められるマクロセルの環状電源配線及び電源配線VPLのうち電流容量の大きい電源配線VPLの幅を、電流容量の小さい環状電源配線の幅に代えて共有電源配線の幅として算出する。或いは、共有電源配線処理部22は、電源配線情報46aに基づいて決められるマクロセルの環状電源配線及び電源配線VPLのうち幅の広い電源配線を、幅の狭い電源配線に代えて共有電源配線の幅として算出するようにしてもよい。このように共有電源配線幅を算出すると、マクロセル配置処理部16は、ステップS62において算出した共有電源配線幅に合わせてマクロセルの配置位置を調整する処理を行うステップS64、配置処理ステップ。その後、共有電源配線処理部22が、ステップS62で算出した共有電源配線幅の共有電源配線を配線する処理を行いステップS66、電源配線置換ステップ、一連の処理を終了するエンド。即ち、ステップS66では、電源配線情報46aにより定義されるマクロセルの環状電源配線の少なくとも一部と、チップの電源配線とに代えて、共有電源配線を配線することで、該環状電下配線及びチップの電源配線を、共有電源配線に置換する。また、ステップS60において、重なりが検出されないとき、又は両電源配線の電位が異電位であるときステップS60:N、マクロセル用電源配線幅算出部32は、マクロセルの環状電源配線幅を算出するステップS68。このとき、マクロセル用電源配線幅算出部32は、電源配線情報46aに基づいてマクロセルの環状電源配線幅を算出する。続いて、マクロセル配置処理部16は、ステップS68において算出した環状電源配線幅に合わせてマクロセルの配置位置を調整する処理を行うステップS70、配置処理ステップ。その後、環状電源配線処理部34は、ステップS68で算出した環状電源配線幅の環状電源配線を、ステップS70において配置したマクロセルの周囲に配線する処理を行いステップS72、一連の処理を終了するエンド。以上説明したように、第2の実施形態によれば、第1の実施形態と同様に、マクロセルの環状電源配線とは別に、チップの全体レイアウトにおける電源配線が準備されている場合であっても、冗長な電源配線を省略することができるようになる。そして、チップのサイズを小さくして、効率的なレイアウトを行うことができるようになる。また、電源配線の幅や重なり、デザインルールをレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。更に、マニュアルで、マクロセルの環状電源配線とチップの電源配線とを共有させる必要がなくなるため、電流供給不足を抑制したり、電流供給能力を考慮しながらレイアウト設計を行ったりすることがなくなる。即ち、第2の実施形態によれば、第1の実施形態と同様に、少ない工数で、短期間に半導体集積回路装置の最適なレイアウト設計が可能となる。以上、本発明に係る集積回路装置のレイアウト方法、レイアウト装置、プログラム及び情報記憶媒体等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。1上記のいずれかの実施形態では、配置処理対象のマクロセルがハードマクロである例を説明したが、本発明は、これに限定されるものではない。配置処理対象のマクロセルがソフトマクロであってもよい。2上記のいずれかの実施形態では、マクロセルの周囲に環状電源配線が設けられる例を説明したが、本発明は、これに限定されるものではない。マクロセルの周囲に設けられる環状電源配線に限らず、マクロセルに対して設けられる電源配線に本発明を適用することができる。3上記のいずれかの実施形態では、チップの全体レイアウトの電源配線が、該チップの外縁部に沿って設けられる例を説明したが、本発明は、これに限定されるものではない。例えば、チップの電源配線が、チップの外縁部に沿って設けられていないものに対しても、本発明を適用することができる。4上記のいずれかの実施形態では、レイアウト装置の機能を、主に、ソフトウェア処理により実現する例を説明したが、本発明は、これに限定されるものではない。本発明に係る集積回路装置のレイアウト装置の機能の一部又は全部を、ハードウェアにより実現してもよい。5上記のいずれかの実施形態では、重なり検出部が、同電位のマクロセルの環状電源配線及びチップの電源配線の重なりを検出するものとして説明したが、本発明は、これに限定されるものではない。例えば、重なり検出部が、同電位であるか異電位であるかにかかわらず、マクロセルの環状電源配線及びチップの電源配線の重なりを検出し、重なりが検出された電源配線の電位を検出するようにしてもよい。6第2の実施形態では、マクロセルの配置に先立ち、予めマクロセルに対応した電源配線情報を有する例を説明したが、本発明は、これに限定されるものではない。例えば、マクロセルの配置処理途中で、電源配線情報を設定し、設定された電源配線情報に基づいて、環状電源配線の配線等を行ってもよい。7上記のいずれかの実施形態では、対話形式によりマクロセルを半導体集積回路装置のチップ内に配置しながらレイアウト設計を行う例を説明したが、本発明は、これに限定されるものではない。例えば、レイアウト条件を設定しながら、バッチ形式により、半導体集積回路装置のチップ内にマクロセルを配置する場合にも、本発明を適用することができる。8上記のいずれかの実施形態において、本発明を、集積回路装置のレイアウト方法、レイアウト装置等として説明したが、本発明はこれに限定されるものではない。例えば、本発明は、本発明に係る集積回路装置のレイアウト方法における各ステップをコンピューターに実行させるプログラムであってもよい。また、本発明は、本発明に係る集積回路装置のレイアウト装置における各部として、コンピューターを機能させるプログラムであってもよい。更に、本発明は、上記のいずれかのプログラムを記憶したことを特徴とするコンピューター読出可能な情報記憶媒体であってもよい。"