外部から入力される第1モード信号をバッファリングする第1バッファリング部と、前記第1バッファリング部の出力信号に応答して活性化され、外部から入力される第2モード信号をバッファリングする第2バッファリング部と、を備えることを特徴とする半導体装置。前記第1バッファリング部の出力信号と前記第2バッファリング部の出力信号とに応答して、マックスパワーダウンモードの脱出動作を制御するモード脱出制御部をさらに備えることを特徴とする請求項1に記載の半導体装置。外部コマンド信号に応答して、マックスパワーダウンモードの進入動作に対応するモード制御信号を生成し、前記モード脱出制御部の出力信号に応答して、前記マックスパワーダウンモードの脱出動作に対応するモード制御信号を生成するモードレジスタセットをさらに備えることを特徴とする請求項2に記載の半導体装置。前記第2バッファリング部が、前記マックスパワーダウンモードの進入動作時に、前記モード制御信号に応答して非活性化されることを特徴とする請求項3に記載の半導体装置。前記第1モード信号が、所定のパルス幅を有する信号であり、前記第2モード信号が、所定の時点に遷移する信号であることを特徴とする請求項1に記載の半導体装置。前記第1モード信号および第2モード信号が、マックスパワーダウンモードの脱出動作に対応する信号であることを特徴とする請求項1に記載の半導体装置。前記第1モード信号が、ノーマルモードとマックスパワーダウンモードの脱出動作時とで互いに異なるパルス幅を有することを特徴とする請求項1に記載の半導体装置。前記マックスパワーダウンモードの脱出動作時に入力される前記第1モード信号のパルス幅を検出するパルス検出部をさらに備えることを特徴とする請求項7に記載の半導体装置。前記パルス検出部が、前記第1モード信号のパルス幅が前記ノーマルモードで入力されるパルス幅と異なる場合、前記第2バッファリング部を制御するモード検出信号を生成することを特徴とする請求項8に記載の半導体装置。前記第1モード信号が外部コマンド信号であり、前記第2モード信号がクロックイネーブル信号であることを特徴とする請求項1に記載の半導体装置。前記第1バッファリング部の出力信号に応答して活性化される制御信号を生成する制御信号生成部をさらに備え、前記第2バッファリング部が、前記制御信号に応答して活性化されることを特徴とする請求項1に記載の半導体装置。前記制御信号生成部が、ノーマルモード時に前記第2バッファリング部を活性化させ、マックスパワーダウンモードの脱出動作時に、前記第1バッファリング部の出力信号に応答して前記第2バッファリング部を活性化させることを特徴とする請求項11に記載の半導体装置。前記第1バッファリング部の出力信号と前記第2バッファリング部の出力信号とに応答して、マックスパワーダウンモードの脱出動作を制御するモード脱出制御部をさらに備えることを特徴とする請求項11に記載の半導体装置。前記モード脱出制御部が、前記第2バッファリング部の出力信号に応答して、前記第1バッファリング部の出力信号を同期させることを特徴とする請求項13に記載の半導体装置。外部コマンド信号に応答して、マックスパワーダウンモードの進入動作に対応するモード制御信号を生成し、前記モード脱出制御部の出力信号に応答して、前記マックスパワーダウンモードの脱出動作に対応するモード制御信号を生成するモードレジスタセットをさらに備えることを特徴とする請求項13に記載の半導体装置。前記制御信号生成部が、前記モード制御信号と前記第1バッファリング部の出力信号とに応答して、前記第2バッファリング部の活性化動作を制御することを特徴とする請求項15に記載の半導体装置。前記第2バッファリング部が、第1モード時に活性化され、第2モード時に第1モード信号の活性化周期の間活性化されることを特徴とする請求項1に記載の半導体装置。外部から入力される第1モード信号および第2モード信号をそれぞれバッファリングする第1ノーマルバッファリング部および第2ノーマルバッファリング部と、前記第1ノーマルバッファリング部の出力信号に応答して活性化される制御信号を生成する制御信号生成部と、前記制御信号に応答して活性化され、前記第2モード信号をバッファリングするモードバッファリング部と、を備えることを特徴とする半導体装置。前記モードバッファリング部の駆動力が、前記第2ノーマルバッファリング部の駆動力より小さいことを特徴とする請求項18に記載の半導体装置。前記制御信号生成部が、マックスパワーダウンモードの脱出動作時に、前記第1ノーマルバッファリング部の出力信号に応答して前記モードバッファリング部を活性化させることを特徴とする請求項18に記載の半導体装置。前記第2ノーマルバッファリング部が、マックスパワーダウンモードの進入動作時に非活性化され、ノーマルモード時に活性化されることを特徴とする請求項18に記載の半導体装置。前記第1バッファリング部の出力信号と前記第2バッファリング部の出力信号とに応答して、マックスパワーダウンモードの脱出動作を制御するモード脱出制御部をさらに備えることを特徴とする請求項18に記載の半導体装置。前記モード脱出制御部が、前記第2バッファリング部の出力信号に応答して、前記第1バッファリング部の出力信号を同期させることを特徴とする請求項22に記載の半導体装置。外部コマンド信号に応答して、マックスパワーダウンモードの進入動作に対応するモード制御信号を生成し、前記モード脱出制御部の出力信号に応答して、前記マックスパワーダウンモードの脱出動作に対応するモード制御信号を生成するモードレジスタセットをさらに備えることを特徴とする請求項22に記載の半導体装置。前記第2バッファリング部が、前記モード制御信号に応答して活性化動作が制御されることを特徴とする請求項24に記載の半導体装置。前記第2バッファリング部が、ノーマルモード時に活性化され、マックスパワーダウンモード時に第1モード信号の活性化周期の間活性化されることを特徴とする請求項18に記載の半導体装置。マックスパワーダウンモードの進入動作時に、第1バッファリング部を除外したすべてのバッファリング部を非活性化させるステップと、前記第1バッファリング部を介して入力される第1モード信号に応答して、マックスパワーダウンモードの脱出動作情報を検出するステップと、前記マックスパワーダウンモードの脱出動作情報を検出するステップの出力信号に応答して、第2モード信号の入力を受ける第2バッファリング部を活性化させるステップと、前記第1モード信号および第2モード信号に応答してマックスパワーダウンモードの脱出動作を行うステップと、を含むことを特徴とする半導体装置の動作方法。前記マックスパワーダウンモードの脱出動作を行うステップの出力信号に応答して、前記すべてのバッファリング部を活性化させるステップをさらに含むことを特徴とする請求項27に記載の半導体装置の動作方法。前記マックスパワーダウンモードの進入動作が、外部コマンド信号および外部アドレス信号に応答して定義されることを特徴とする請求項27に記載の半導体装置の動作方法。前記バッファリング部を非活性化させるステップが、前記マックスパワーダウンモードの進入動作時に、前記第2バッファリング部を非活性化させるための制御信号を生成し、前記第2バッファリング部を活性化させるステップが、前記マックスパワーダウンモードの脱出動作時に、前記第2バッファリング部を活性化させるための制御信号を生成するステップを含むことを特徴とする請求項27に記載の半導体装置の動作方法。前記第1モード信号が、ノーマルモードと前記マックスパワーダウンモードの脱出動作時とで互いに異なるパルス幅を有することを特徴とする請求項27に記載の半導体装置の動作方法。前記マックスパワーダウンモードの脱出動作情報を検出するステップが、前記第1モード信号のパルス幅を検出することを特徴とする請求項31に記載の半導体装置の動作方法。本発明は前記のような問題を解決するために提案されたもので、マックスパワーダウンモードの進入動作後に1つのバッファリング部のみを使用したとしても、マックスパワーダウンモードの脱出動作が可能な半導体装置およびその動作方法を提供する。前記目的を達成するための本発明の半導体装置は、外部から入力される第1モード信号をバッファリングする第1バッファリング部と、前記第1バッファリング部の出力信号に応答して活性化され、外部から入力される第2モード信号をバッファリングする第2バッファリング部と、を備えることを特徴とする。また、前記第1バッファリング部の出力信号と前記第2バッファリング部の出力信号とに応答して、マックスパワーダウンモードの脱出動作を制御するモード脱出制御部をさらに備えてもよい。また、前記第1バッファリング部の出力信号に応答して活性化される制御信号を生成する制御信号生成部をさらに備え、前記第2バッファリング部が、前記制御信号に応答して活性化されてもよい。また、前記制御信号生成部が、ノーマルモード時に前記第2バッファリング部を活性化させ、マックスパワーダウンモードの脱出動作時に、前記第1バッファリング部の出力信号に応答して前記第2バッファリング部を活性化させてもよい。前記目的を達成するための本発明の別の半導体装置は、外部から入力される第1モード信号および第2モード信号をそれぞれバッファリングする第1ノーマルバッファリング部および第2ノーマルバッファリング部と、前記第1ノーマルバッファリング部の出力信号に応答して活性化される制御信号を生成する制御信号生成部と、前記制御信号に応答して活性化され、前記第2モード信号をバッファリングするモードバッファリング部と、を備える。また、前記モードバッファリング部の駆動力が、前記第2ノーマルバッファリング部の駆動力より小さくてもよい。前記目的を達成するための本発明の半導体装置の動作方法は、マックスパワーダウンモードの進入動作時に、第1バッファリング部を除外したすべてのバッファリング部を非活性化させるステップと、前記第1バッファリング部を介して入力される第1モード信号に応答して、マックスパワーダウンモードの脱出動作情報を検出するステップと、前記マックスパワーダウンモードの脱出動作情報を検出するステップの出力信号に応答して、第2モード信号の入力を受ける第2バッファリング部を活性化させるステップと、前記第1モード信号および第2モード信号に応答してマックスパワーダウンモードの脱出動作を行うステップと、を含む。また、前記マックスパワーダウンモードの脱出動作を行うステップの出力信号に応答して、前記すべてのバッファリング部を活性化させるステップをさらに含んでもよい。本発明による半導体装置は、マックスパワーダウンモードの脱出動作のための第1モード信号と、この第1モード信号に応答して活性化されるバッファリング部に入力される第2モード信号とを利用して、マックスパワーダウンモードの脱出動作を行うことが可能である。すなわち、半導体装置は、第1モード信号の入力を受けるためのバッファリング部のみを活性化したとしても、マックスパワーダウンモードの脱出動作を行うことが可能である。したがって、本発明による半導体装置では、マックスパワーダウンモードの進入動作後に、リセット信号の入力を受けるためのバッファリング部以外に、1つのバッファリング部に対応する電力のみを消費する。本発明は、マックスパワーダウンモードの進入動作後に、最小個数のバッファリング部に対応する電力のみを消費することによって、半導体装置の低電力化を実現する効果を得ることができる。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。図2は、本発明の第1実施形態による半導体装置の構成を説明するブロック図である。同図を参照すれば、半導体装置は、複数のパッド210を介して、リセット信号RST、クロックイネーブル信号CKE、チップセレクト信号CSB、外部コマンド信号CMD、外部アドレス信号ADDR、および正/負クロック信号CK、CKBの入力を受け、これら入力された信号は、複数のバッファリング部220でバッファリングbufferingされる。ここで、外部コマンド信号CMDは、チップセレクト信号CSBを除外した、行アドレスストローブ信号、列アドレスストローブ信号、およびライトイネーブル信号である。次に、複数のバッファリング部220の出力信号のうち、チップセレクト信号CSB、外部コマンド信号CMD、および外部アドレス信号ADDRに対応する信号が、複数のラッチング部230に入力され、正/負クロック信号CK、CKBに応答してラッチングされる。コマンドデコード部240は、複数のラッチング部230の出力信号ICST、ICMDTをデコードして、アクティブ制御信号ACTと、プリチャージ制御信号PREと、ライト制御信号WRと、リード制御信号RDと、リフレッシュ制御信号REFと、モードレジスタ制御信号MRSとを生成する。次に、モードレジスタセット250は、コマンドデコード部240から出力されるモードレジスタ制御信号MRSに応答して、複数のラッチング部230の出力信号のうち、外部アドレス信号ADDRに対応する出力信号IADDRを保存する。モードレジスタセット250は、このように保存された値に応じて多様な制御信号を出力し、マックスパワーダウンモードの進入動作に対応する値が保存された場合には、マックスパワーダウンモード制御信号MPD_CTRを活性化させる。このように活性化されたマックスパワーダウンモード制御信号MPD_CTRは、外部コマンド信号CMDおよび外部アドレス信号ADDRに対応するバッファリング部を非活性化させる。このような動作によって、半導体装置は、マックスパワーダウンモードの進入動作時に、外部コマンド信号CMDおよび外部アドレス信号ADDRの入力を受けなくなり、これにともなう電力消費が発生しない。一方、マックスパワーダウンモードの進入動作時に活性化されるマックスパワーダウンモード制御信号MPD_CTRは、マックスパワーダウンモードの脱出動作時に、マックスパワーダウンモードリセット信号MPD_RSTに応答して非活性化される。このマックスパワーダウンモードリセット信号MPD_RSTは、モード脱出制御部260で生成され、モード脱出制御部260は、複数のバッファリング部220の出力信号のうち、クロックイネーブル信号CKEおよびチップセレクト信号CSBに対応する信号に応答して、マックスパワーダウンモードリセット信号MPD_RSTを生成する。すなわち、マックスパワーダウンモードの脱出動作は、マックスパワーダウンモードリセット信号MPD_RSTに応答して制御される。次に、制御信号生成部270は、チップセレクト信号CSBをバッファリングして生成した内部チップセレクト信号ICSBに応答して、クロックイネーブル信号CKEをバッファリングする第2バッファリング部222の活性化動作を制御する制御信号CTRを生成する。すなわち、本発明の第1実施形態による第2バッファリング部222は、マックスパワーダウンモードの進入動作時に、チップセレクト信号CSBに応答して活性化または非活性化することが可能である。図3は、図2の第1バッファリング部221、第2バッファリング部222、モード脱出制御部260、および制御信号生成部270をより詳しく説明するための図である。同図を参照すれば、第1バッファリング部221は、チップセレクト信号CSBをバッファリングして内部チップセレクト信号ICSBを生成する。ここで、第1バッファリング部221は、内部リセット信号IRST、リフレッシュ制御信号REF、およびパワーダウンモード制御信号PDに応答して、活性化動作および非活性化動作が制御可能であり、このために、内部リセット信号IRST、リフレッシュ制御信号REF、およびパワーダウンモード制御信号PDの入力を受ける否定論理和ゲートNORの出力信号が、第1バッファリング部221を制御するように設計されている。次に、第2バッファリング部222は、クロックイネーブル信号CKEをバッファリングして内部クロックイネーブル信号ICKEを生成する。ここで、第2バッファリング部222は、制御信号生成部270で生成される制御信号CTRに応答して、活性化動作および非活性化動作が制御される。制御信号生成部270は、上記説明したように、第2バッファリング部222の活性化動作を制御するためのもので、多重化部271と出力部272とを備える。ここで、多重化部271は、マックスパワーダウンモード制御信号MPD_CTRに応答して、内部チップセレクト信号ICSB、または所定の論理レベルの論理ローLの信号を出力する。なお、論理ローLを有する信号はその論理レベル値が変わることができる。ここでは、第2バッファリング部222が論理ハイに応答して活性化される場合を一例としたため、多重化部271に論理ローLの信号を入力した。続いて、出力部272は、多重化部271の出力信号を反転して制御信号CTRを出力する。言い換えれば、出力部272から出力される制御信号CTRは、マックスパワーダウンモード制御信号MPD_CTRに応じて、論理ローLを反転した論理ハイ信号、または内部チップセレクト信号ICSBを反転した信号となる。すなわち、制御信号CTRは、半導体装置のノーマルモード動作時には論理ハイになり、マックスパワーダウンモードの進入動作時には内部チップセレクト信号ICSBを反転した信号になる。一方、モード脱出制御部260は、第1バッファリング部221から出力される内部チップセレクト信号ICSBおよび第2バッファリング部222から出力される内部クロックイネーブル信号ICKEに応答して、マックスパワーダウンモードリセット信号MPD_RSTを生成するためのもので、同期化部261と、遅延部262と、パルス発生部263とを備える。同期化部261は、内部クロックイネーブル信号ICKEと内部チップセレクト信号ICSBとを同期させてモード脱出信号DET_EXTを生成し、遅延部262は、モード脱出信号DET_EXTを所定の時間だけ遅延させて出力し、パルス発生部263は、遅延部262の出力信号の入力を受け、パルス幅を調節してマックスパワーダウンモードリセット信号MPD_RSTを生成する。図4は、図3に図示された回路の動作タイミングを説明するためのタイミング図である。説明の便宜のために、半導体装置がマックスパワーダウンモードの進入動作を行った後と仮定することにする。図2ないし図4を参照すれば、外部から入力されるチップセレクト信号CSBは論理ローのパルス信号であり、第1バッファリング部221から出力される内部チップセレクト信号ICSBもまた、これと同一の信号である。次に、制御信号生成部270の多重化部271は、マックスパワーダウンモードの進入動作後に内部チップセレクト信号ICSBを出力し、出力部272は、多重化部271の出力信号を反転した制御信号CTRを出力する。第2バッファリング部222は、この制御信号CTRに応答して活性化または非活性化される。ここでは制御信号CTRが論理ハイである区間で第2バッファリング部222が活性化し、制御信号CTRが論理ローである区間BUF_DISで第2バッファリング部222が非活性化される。すなわち、本発明の第1実施形態による第2バッファリング部222は、制御信号CTRが論理ローである区間BUF_DISで非活性化され、これに伴い、第2バッファリング部222による電力消費は発生しなくなる。一方、制御信号CTRが論理ハイである区間で、クロックイネーブル信号CKEが論理ローから論理ハイに遷移すると、モード脱出制御部260の同期化部261は、第2バッファリング部222の出力信号である内部クロックイネーブル信号ICKEに応答して、内部チップセレクト信号ICSBをモード脱出検出信号DET_EXTとして出力する。半導体装置は、このモード脱出検出信号DET_EXTに応答してマックスパワーダウンモードの脱出動作を制御する。次に、モード脱出検出信号DET_EXTは、遅延部262およびパルス発生部263を経てマックスパワーダウンモードリセット信号MPD_RSTとなり、このマックスパワーダウンモードリセット信号MPD_RSTは、モードレジスタセット250に入力されて、モードレジスタセット250から出力されるマックスパワーダウンモード制御信号MPD_CTRを非活性化させる。したがって、複数のバッファリング部220のうち、外部コマンド信号CMDおよび外部アドレス信号ADDRに対応するバッファリング部は、マックスパワーダウンモード制御信号MPD_CTRに応答して活性化され、これは、半導体装置のマックスパワーダウンモードの脱出動作が行われたことを意味する。参考として、上記説明したように、マックスパワーダウンモード制御信号MPD_CTRは、マックスパワーダウンモードの進入動作時に活性化され、外部コマンド信号CMDおよびアドレス信号ADDRに対応するバッファリング部を非活性化させる信号である。結局、本発明の第1実施形態による半導体装置は、マックスパワーダウンモードの進入動作後に、リセット信号RSTに対応するバッファリング部を除外したチップセレクト信号CSBに対応するバッファリング部、すなわち1つのバッファリング部のみが活性化されたとしても、マックスパワーダウンモードの脱出動作を行うことが可能であり、これは、マックスパワーダウンモードの進入動作後に消費する電力が最小化されうることを意味する。一方、図2に図示された複数のバッファリング部220は、ノーマル動作時に速い動作を行うために、駆動力が大きい回路として設計される。以下説明する本発明の第2実施形態では、マックスパワーダウンモードの脱出動作時に、駆動力が小さい回路で構成されたバッファリング部を使用して消費電力を減らすことが可能である。図5は、本発明の第2実施形態による半導体装置の構成を説明するためのブロック図である。説明の便宜のために、図2と同一の構成に対しては同一の図面符号を付与した。以下、図2と比較して異なる点を中心に説明する。図5を参照すれば、クロックイネーブル信号CKEはノーマルバッファリング部510を介して入力され、このノーマルバッファリング部510は、マックスパワーダウンモード制御信号MPD_CTRによって活性化動作および非活性化動作が制御される。すなわち、ノーマルバッファリング部510は、マックスパワーダウンモードの進入動作時に、マックスパワーダウンモード制御信号MPD_CTRに応答して非活性化され、マックスパワーダウンモードの脱出動作時に、マックスパワーダウンモード制御信号MPD_CTRに応答して活性化される。モードバッファリング部520は、ノーマルバッファリング部510の駆動力より小さい駆動力を有する回路であって、クロックイネーブル信号CKEをバッファリングして出力する。このモードバッファリング部520は、制御信号生成部530で生成される制御信号CTRによって制御される。ここで、制御信号生成部530は、マックスパワーダウンモード制御信号MPD_CTRおよび内部チップセレクト信号ICSBの入力を受ける論理積ゲートANDとして設計されうる。したがって、マックスパワーダウンモードの進入動作時に、マックスパワーダウンモード制御信号MPD_CTRが論理ハイに活性化された状態で内部チップセレクト信号ICSBが論理ハイのパルス信号として入力されると、モードバッファリング部520は活性化する。この時、クロックイネーブル信号CKEが論理ハイで遷移すると、モード脱出制御部260は、内部クロックイネーブル信号ICKEに応答して、内部チップセレクト信号ICSBを同期させてマックスパワーダウンモードリセット信号MPD_RSTを活性化させる。次に、モードレジスタセット250は、マックスパワーダウンモードリセット信号MPD_RSTに応答してマックスパワーダウンモード制御信号MPD_CTRを非活性化させ、クロックイネーブル信号CKEの入力を受けるノーマルバッファリング部510、外部コマンド信号CMDの入力を受けるバッファリング部、およびアドレス信号ADDRの入力を受けるバッファリング部が活性化する。これは、半導体装置のマックスパワーダウンモードの脱出動作が行われたことを意味する。前述したように、本発明の第2実施形態による半導体装置は、マックスパワーダウンモードの進入動作後に、駆動力が小さいモードバッファリング部520が、チップセレクト信号CSBに応答して活性化する。結局、本発明の第2実施形態による半導体装置は、マックスパワーダウンモードの進入動作時に、リセット信号RSTに対応するバッファリング部を除外したチップセレクト信号CSBに対応するバッファリング部、すなわち1つのバッファリング部のみが活性化されたとしても、マックスパワーダウンモードの脱出動作を行うことが可能であり、これは、マックスパワーダウンモードの進入動作後に消費する電力が最小化されうることを意味する。また、マックスパワーダウンモードの脱出動作時に活性化されるモードバッファリング部520の場合、駆動力が小さい回路であり、これは、マックスパワーダウンモードの脱出動作時に消費する電力もまた最小化されうることを意味する。一方、今まで説明した実施形態では、チップセレクト信号CSBが論理ローの所定のパルス幅を有する場合を一例とした。以下説明する本発明の第3実施形態では、マックスパワーダウンモードの脱出動作時にチップセレクト信号CSBのパルス幅が変わる場合に適用されうる構成を説明する。すなわち、半導体装置に入力されるチップセレクト信号CSBは、マックスパワーダウンモードの脱出動作時に比較的長いパルス幅で入力されうる。したがって、本発明の第3実施形態は、マックスパワーダウンモードの脱出動作時にチップセレクト信号CSBの長いパルス幅を検出するパルス検出部が、さらに備えられる。図6は本発明の第3実施形態によるパルス検出部を説明するための図である。ここで、パルス検出部は、図2の第1実施形態または図5の第2実施形態に図示された内部チップセレクト信号ICSBの入力を受けてモード検出信号DET_ICSを生成し、このモード検出信号DET_ICSは、図2の実施形態または図5の実施形態の該当する制御信号生成部270、530に入力される。参考として、図5の実施形態の場合、信号の論理レベルを合わせるために、内部チップセレクト信号ICSBを反転して制御信号生成部530に入力するためのインバータを除去することも可能である。図6を参照すれば、パルス検出部は、マックスパワーダウンモードの脱出動作時に入力される長いパルス幅を有するチップセレクト信号CSBを検出するためのもので、入力部610と、遅延部620と、出力部630とを備える。入力部610は、内部チップセレクト信号ICSBの入力を受けて反転するためのもので、インバータinverterで構成されうる。遅延部620は、入力部610から出力される信号Aを所定の時間だけ遅延させて出力する。次に、出力部630は、入力部610の出力信号Aおよび遅延部620の出力信号Bに応答してモード検出信号DET_ICSを生成するためのもので、論理積ゲートANDで構成されうる。ここで、遅延部620で反映される遅延時間は、マックスパワーダウンモードの脱出動作でない状況で入力されるチップセレクト信号CSBのパルス幅に対応する時間以上、且つ、マックスパワーダウンモードの脱出動作時に入力されるチップセレクト信号CSBのパルス幅に対応する時間以下に設定されうる。図7は図6のパルス検出部の動作タイミングを説明するためのタイミング図である。説明の便宜のために、マックスパワーダウンモードの脱出動作でない状況で入力されるチップセレクト信号CSBのパルス幅はt1となり、マックスパワーダウンモードの脱出動作時に入力されるチップセレクト信号CSBのパルス幅はt2になると仮定するものとする。すなわち、図6の遅延部620で反映される遅延時間はt1以上t2以下になることができ、これによって生成されるモード検出信号DET_ICSの活性化区間内でクロックイネーブル信号CKEが遷移しさえすればよい。図6および図7を参照すれば、外部から入力されるチップセレクト信号CSBは論理ローのパルス信号であり、入力部610の出力信号Aはこれを反転した信号となる。次に、遅延部620の出力信号Bは、入力部610の出力信号Aを所定の時間だけ遅延した信号である。図に見られるように、チップセレクト信号CSBは、マックスパワーダウンモードの脱出動作時には、t1より長いt2のパルス幅を有する。したがって、出力部630から出力されるモード検出信号DET_ICSは、t2に対応するチップセレクト信号CSBに応答して活性化されるパルス信号となる。その後、このモード検出信号DET_ICSは、第1実施形態または第2実施形態の制御信号生成部270、530に入力され、クロックイネーブル信号CKEの入力を受けるバッファリング部を制御する制御信号CTRで使用される。結局、本発明の第3実施形態による半導体装置は、マックスパワーダウンモードの進入動作後に、モード検出信号DET_ICSが論理ローである区間BUF_DISにおいて、クロックイネーブル信号CKEの入力を受けるバッファリング部を非活性化させ、モード検出信号DET_ICSが論理ハイである区間において、クロックイネーブル信号CKEの入力を受けるバッファリング部を活性化させることが可能である。これは、マックスパワーダウンモードの進入動作後に消費する電力が最小化されうることを意味する。前述した本発明の第1ないし第3実施形態による半導体装置は、マックスパワーダウンモードの進入動作後に、リセット信号RSTに対応するバッファリング部を除外したチップセレクト信号CSBに対応するバッファリング部、すなわち1つのバッファリング部のみが活性化されたとしても、マックスパワーダウンモードの脱出動作を行うことが可能である。特に、第2実施形態の場合、クロックイネーブル信号CKEの入力を受けるバッファリング部の駆動力が小さいため、パワーダウンモードの脱出動作時に消費する電力もやはり減らすことが可能である。また、第3実施形態の場合、マックスパワーダウンモードの脱出動作を検出し、その結果に応じてクロックイネーブル信号CKEの入力を受けるバッファリング部を、必ず必要な区間だけで活性化させるものであって、パワーダウンモードの進入動作後に消費する電力を最小化することが可能である。本発明の技術思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内での種々の置換、変形または変更により多様な実施形態が可能であることを理解できるものである。また、上記した実施形態では、半導体装置が、マックスパワーダウンモードの脱出動作に対応するチップセレクト信号CSBとクロックイネーブル信号CKEの入力とを受けて動作する場合を一例として説明したが、本発明の実施形態による半導体装置は、どのような動作モードに対応する信号の入力を受けて動作する場合にも適用することができる。それだけでなく、上記した実施形態で例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じてその位置および種類が異なるように具現されるべきものである。