"駆動対象のモータのロータの位置に応じた相補的な第1、第2信号を含むホール信号を生成するホールセンサと、前記ホールセンサにホールバイアス信号を供給するホールバイアス回路と、前記ホール信号を増幅するアナログ増幅器と、前記アナログ増幅器の利得を調節することにより、前記増幅された前記ホール信号の振幅を変化させる目標振幅判定回路と、前記アナログ増幅器により増幅された前記ホール信号にもとづき、前記モータを駆動するための制御信号を生成する制御信号生成部と、前記制御信号にもとづき前記モータを駆動するドライバ回路と、を備え、ひとつの半導体基板に一体集積化されることを特徴とするモータ駆動回路。前記目標振幅判定回路は、前記アナログ増幅器の出力から前記制御信号生成部の入力に至る経路上のいずれかの信号の振幅にもとづき、前記アナログ増幅器の利得を調節することを特徴とする請求項1に記載のモータ駆動回路。前記目標振幅判定回路は、前記アナログ増幅器により増幅された前記ホール信号の振幅が所定値に近づくように前記アナログ増幅器の利得を調節することを特徴とする請求項1に記載のモータ駆動回路。駆動対象のモータのロータの位置に応じた相補的な第1、第2信号を含むホール信号を生成するホールセンサと、前記ホールセンサにホールバイアス信号を供給するホールバイアス回路と、前記ホール信号を増幅するアナログ増幅器と、前記ホールバイアス信号を調節することにより、前記増幅された前記ホール信号の振幅を変化させる目標振幅判定回路と、前記アナログ増幅器により増幅された前記ホール信号にもとづき、前記モータを駆動するための制御信号を生成する制御信号生成部と、前記制御信号にもとづき前記モータを駆動するドライバ回路と、を備え、ひとつの半導体基板に一体集積化されることを特徴とするモータ駆動回路。前記目標振幅判定回路は、前記アナログ増幅器の出力から前記制御信号生成部の入力に至る経路上のいずれかの信号の振幅にもとづき、前記ホールバイアス信号を調節することを特徴とする請求項4に記載のモータ駆動回路。前記目標振幅判定回路は、前記アナログ増幅器により増幅された前記ホール信号の振幅が所定値に近づくように前記ホールバイアス信号を調節することを特徴とする請求項4に記載のモータ駆動回路。ファンモータと、前記ファンモータを駆動する請求項1から6のいずれかに記載の駆動回路と、を備えることを特徴とする冷却装置。プロセッサと、前記プロセッサを冷却する請求項7に記載の冷却装置と、を備えることを特徴とする電子機器。一方、ホールセンサは、低温もしくは高温時においてホール信号の振幅が低下もしくは増大する温度特性を有している。またホールセンサとロータ間のギャップのばらつき、ホールセンサ自体のばらつき、機体間ばらつき、環境などによって、ホール信号は影響を受ける。したがってホール信号をモータ駆動のタイミング制御に利用する場合、回生区間が変化したり、ホール信号の振幅が小さすぎてコンパレータが反応しないなどの問題が生じる。この問題を解決するために、ホールセンサ付モータのメーカは、ホールセンサの選別、ホールセンサを考慮したギャップの管理などを強いられていた。本発明はこうした状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ホールセンサのばらつきの影響を受けにくいモータ駆動技術の提供にある。本発明のある態様のモータ駆動回路は、駆動対象のモータのロータの位置に応じた相補的な第1、第2信号を含むホール信号を生成するホールセンサと、ホールセンサにホールバイアス信号を供給するホールバイアス回路と、ホール信号を増幅するアナログ増幅器と、アナログ増幅器の利得を調節することにより、増幅されたホール信号の振幅を変化させる目標振幅判定回路と、アナログ増幅器により増幅されたホール信号にもとづき、モータを駆動するための制御信号を生成する制御信号生成部と、制御信号にもとづきモータを駆動するドライバ回路と、を備え、ひとつの半導体基板に一体集積化される。この態様によると、ホール信号を増幅するアナログ増幅器の利得を調節することにより、制御信号生成部に入力される信号の振幅を安定化でき、モータを適切に駆動できる。本発明の別の態様もまた、モータ駆動回路である。このモータ駆動回路は、駆動対象のモータのロータの位置に応じた相補的な第1、第2信号を含むホール信号を生成するホールセンサと、ホールセンサにホールバイアス信号を供給するホールバイアス回路と、ホール信号を増幅するアナログ増幅器と、ホールバイアス信号を調節することにより、増幅されたホール信号の振幅を変化させる目標振幅判定回路と、アナログ増幅器により増幅されたホール信号にもとづき、モータを駆動するための制御信号を生成する制御信号生成部と、制御信号にもとづきモータを駆動するドライバ回路と、を備え、ひとつの半導体基板に一体集積化される。この態様によると、ホールセンサに対するバイアス信号を調節することにより、制御信号生成部に入力される信号の振幅を安定化でき、モータを適切に駆動できる。本発明の別の態様は、冷却装置である。この装置は、ファンモータと、ファンモータを駆動する上述のいずれかの態様の駆動回路と、を備える。本発明の別の態様は電子機器である。この電子機器は、プロセッサと、前記プロセッサを冷却する上述の冷却装置と、を備える。なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、ホールセンサのばらつきの影響を低減しつつモータを駆動できる。第1の実施の形態図1は、第1の実施の形態に係る駆動IC100を備える電子機器1の構成を示す回路図である。電子機器1は、たとえばデスクトップ型、あるいはラップトップ型のコンピュータ、ワークステーション、ゲーム機器、オーディオ機器、映像機器などであり、冷却装置2およびCPUCentralProcessingUnit4を備える。冷却装置2は、CPU4に対向して設けられたファンモータ6と、ファンモータ6を駆動する駆動IC100を備える。駆動IC100は、ひとつの半導体チップに集積化された機能ICである。駆動IC100は、駆動対象のファンモータ6に加えて、ファンモータ6のロータからの磁界を受ける位置に配置されるホールセンサ8と接続されている。ホールセンサ8には、ホールバイアス電圧VHBが印加されており、ファンモータ6のロータの位置に応じた相補的な第1信号S1H、第2信号S2H-を含むホール信号を発生する。ホールセンサ8は駆動IC100に内蔵されてもよい。駆動IC100は、第1A/DコンバータADC1、第2A/DコンバータADC2、差動変換回路14、オフセット補正回路16、振幅制御回路18、制御信号生成部24、ドライバ回路26を備える。駆動IC100は、ホール入力端子HP、HNに、それぞれホールセンサ8からの第1信号S1、第2信号S2を受ける。第1A/DコンバータADC1および第2A/DコンバータADC2はそれぞれ、ホール信号の第1信号S1、第2信号S2をそれぞれアナログデジタル変換し、デジタルの第3信号S3SHP、第4信号S4SHNを生成する。第1A/DコンバータADC1および第2A/DコンバータADC2より後段の信号は、たとえば8ビットのバイナリデータとなる。差動変換回路14は、第3信号S3と第4信号S4の差分に応じたシングルエンドの第5信号S5を生成する。差動変換回路14は、デジタル減算器である。ホール信号H、H-にオフセットを存在しない場合、第5信号S5は、ゼロ点を中心として正と負を交互に繰り返す波形となる。ところがオフセットが存在する場合、オフセット値を中心としてスイングする波形となり、後段の処理に悪影響を及ぼす。具体的には、ファンモータ6の駆動相の切りかえタイミングや、相切りかえの際のソフトスイッチ駆動の区間が誤検出される。そこでオフセット補正回路16は、第5信号S5のオフセットをデジタル信号処理によって補正し、第6信号S6を生成する。図2は、オフセット補正回路16の構成を示す回路図である。オフセット補正回路16は、オフセット補正回路50、オフセット量制御部52を含む。オフセット補正回路50はデジタル加減算器であり、第5信号S5に補正量ΔCMPを加算減算することによってシフトし、第6信号S6を出力する。オフセット量制御部52は、第6信号S6にもとづいて補正量ΔCMPを示すデータを生成する。図3は、オフセット補正回路16の処理を示す波形図である。図2には、オフセットのキャンセルが完全でない場合の第6信号S6が示される。オフセット量制御部52のサンプリング部54は、第6信号S6のピーク付近のタイミングT1における値DPEAKと、ボトム付近のタイミングT2における値DBOTTOMをサンプリングする。サンプリングはピークとボトムにおいて少なくとも1回ずつ行われる。図1のオフセット補正回路16においては、複数回、たとえばピークとボトムそれぞれで4回サンプリングずつが行われる。タイミング検出回路90は、第5信号S5に応じた信号もとづき、サンプリング部54がサンプリングを行うべきタイミングを検出し、そのタイミングT1、T2を指示するタイミング制御信号S90を出力する。ホール信号H、H-の周期は、ファンモータ6の回転数に応じて時々刻々と変化する。したがって、ホール信号H、H-の振幅を取得する際に、ピークもしくはボトムとなるタイミングT1、T2は、回転数に応じて変化する。したがってタイミング検出回路90には、回転数に追従してタイミングT1、T2を検出する機能が求められる。たとえば、タイミング検出回路90は、カウンタ、演算器、ラッチ回路、比較器を含んでもよい。カウンタは、第5信号もしくはそれに応じた第6信号、あるいは第7信号の周期を測定する。演算器は、周期に相当するカウント値に、所望のタイミングに応じた係数を乗じた値を算出し、それをラッチ回路に保持させる。比較器は、カウンタのカウント値がラッチ回路に保持される値に達するごとに、タイミング信号をアサートしてもよい。オフセット量制御部52は、サンプリングされたピーク値DPEAKとボトム値DBOTTOMにもとづいて補正量ΔCMPを決定する。具体的には、積分器56はピーク値DPEAKとボトム値DBOTTOMを順次加算する積分器である。補正量決定部58は、加算結果Xに応じた補正量ΔCMPを出力する。たとえば補正量決定部58は、加算結果Xに所定の係数、たとえば利得G=1/10を乗じた値を補正量ΔCMPとする。この係数を2nにとった場合、補正量決定部58はビットシフト回路で構成できる。積分器59は、補正量ΔCMPを積分し、オフセット補正回路50へと出力する。オフセット補正回路16は、入力信号S5のオフセットを計算し、そのオフセットを減算することで出力信号のオフセットがゼロとなるようにフィードバックループが形成され、そのループ内には積分特性を有する積分器59が挿入される。オフセット計算はホールセンサの電気角1周期に1回実行されるため、この周期が積分器59を動作させるサンプリング周波数を与える。このオフセット補正回路16の特性はハイパスフィルタの特性を示す。もし、ホール信号のオフセットがゼロであれば、サンプリングされたデータの総和Xはゼロとなる。ホール信号H、H-が正方向にオフセットされている場合、総和は正の値を、負方向にオフセットされている場合、総和Xは負の値をとる。たとえば、ホール信号H、H-が正方向にオフセットされていると仮定する。このとき、4回サンプリングされたピーク値DPEAKが10,10,10,10、ボトム値DBOTTOMが-5,-5,-5,-5であったとする。この場合、データの総和Xは10×4-5×4=20となるから、補正量ΔCMPは、総和20に1/10を乗じた2となる。オフセット補正回路50は、第5信号S5から補正量ΔCMP=2を減算する。積分器56の出力Xは、ホール信号の周期ごとにリセットされる。オフセット補正回路16が、ホール信号の周期ごとにこの処理を繰り返し行うことにより、第6信号S6はゼロを中心としたオフセットフリーの信号を得ることができる。図1に戻る。振幅制御回路18は、第6信号S6の振幅を所定の目標値REFに安定化するとともに、その値を絶対値化し、第7信号S7を生成する。図1では、振幅の安定化を行う振幅補正回路20と、絶対値化を行う絶対値回路22が順に接続されている。振幅の安定化と絶対値化の処理の順序は特に限定されないため、絶対値回路22を振幅補正回路20の前段に配置してもよい。図4a、bは、図1の振幅補正回路20の構成例を示す回路図である。図4a、bの振幅補正回路20a、20bは、デジタル乗算器30と係数制御部32を含む積和演算器であり、自動利得制御AGCを行う。デジタル乗算器30は、その入力信号S30に可変係数Kを乗算する。係数制御部32は、デジタル乗算器30の出力信号S32の振幅Aを目標値REFと比較し、振幅Aが目標値REFより大きいとき、可変係数Kを所定値Δk低下させ、振幅Aが目標値REFより小さいとき、可変係数Kを所定値Δk増加させる。図4aの係数制御部32aは、振幅検出部34、デジタル減算器36、符号判定部38、デジタル加算器40、遅延回路42を含む。振幅検出部34は、たとえばデジタル乗算器30の出力信号S32の波形のピークのタイミングおよびボトムのタイミングの少なくとも一方、もしくは両方において、信号S32の値をサンプリングし、デジタル乗算器30の出力信号S32の振幅を示す振幅データS34を生成する。サンプリングのタイミングは、上述したタイミング検出回路90が発生するタイミング制御信号S90によって指示されてもよい。デジタル減算器36は、デジタル乗算器30の出力信号S32の振幅Aと、目標値REFの差分を示す第8信号S8=REF-Aを生成する。符号判定部38は、第8信号S8の符号に応じて、正または負の所定値Δkを出力する。具体的には第8信号S8の符号が正のとき、つまりREF>Aのときに、正の所定値Δkたとえば1を出力し、第8信号S8の符号が負のとき、つまりREF<Aのときに、負の所定値Δkたとえば-1を出力する。なお、目標値REFと振幅Aが等しい場合、つまり差分がゼロの場合の所定値Δkは、0、1、-1のいずれとしてもよい。デジタル加算器40は、符号判定部38から出力される所定値Δkを、可変係数Kと加算する。遅延回路42は、デジタル加算器40の出力データS40を1サンプル時間遅延させ、デジタル加算器40およびデジタル乗算器30へと出力する。図4aの構成によれば、振幅Aと目標値REFの大小関係に応じて、一定のステップΔkで係数を変化させることができ、系はやがて振幅Aと目標値REFが一致するように収束する。つまり、振幅Aを一定値に安定化することができる。目標値REFをデジタル乗算器30の入力信号S30の値で除算し、除算結果に応じた利得で入力信号S30を増幅することにより、デジタル乗算器30の出力信号S32の振幅を、目標値REFと一致させることも可能である。しかしながらこの手法では除算演算が必要となる。実施の形態に係る振幅補正回路20では、除算演算を行わずに、振幅を一定に保つことができるため、除算器を用いる場合比べて回路面積を削減できるという利点がある。目標値REFを適切に選ぶことにより、係数制御部32をさらに簡略化することができる。具体的には、目標値REFは、バイナリデータの下位mビットがオール1もしくはオール0となる値となるように選択するとよい。言い換えれば目標値REFは、桁上がり桁下がりの境界に設定することが望ましい。図4bでは、目標値REFが01000000下位6ビットがオール0もしくは00111111下位6ビットがオール1である場合、つまり目標値REFを振幅Aの正のフルスケールの略1/2とした場合の構成を示す。図4bの係数制御部32bは、図4aのデジタル減算器36、符号判定部38に代えて演算器44を備える。演算器44は、デジタル乗算器30の出力信号S32の振幅Aを示すデータS34の特定ビット下位m1ビット目の値にもとづいて、正または負の所定値Δkを出力する。演算器44は、振幅Aの上位2ビットA[7:6]を参照し、A[7:6]=01のときΔk=-1を、A[7:6]=00のときΔk=1を出力する。最上位ビット下位第m2ビット目は冗長であるから、下位第m1ビット目A[6]のみにもとづいて所定値Δkを生成してもよい。目標値REFを01000000であると理解すれば、REF=AのときにΔk=1を出力していることになる。目標値REFを00111111であると理解すれば、REF=AのときΔk=-1を出力していると理解できる。このように目標値REFを特殊な値に選ぶことにより、ビット比較のみで係数Kを制御できるため、振幅補正回路20を図4aよりも簡素化できる。図1に戻る。制御信号生成部24は、振幅制御回路18からの第7信号S7を受け、それにもとづいて制御信号SCNTS60、S64を生成する。たとえば制御信号生成部24は、FG信号発生部60、パルス変調器64および演算器68を備える。FG信号発生部60は、ホール信号の前半周期において第1レベルたとえばハイレベル、後半周期において第2レベルたとえばローレベルをとる制御信号FG信号ともいうS60を生成する。たとえばFG信号発生部60は、第7信号S7がゼロ付近のしきい値TH0を跨ぐたびに制御信号S60のレベルを変化させる。なお、駆動区間と回生区間の切り替わりを検出する必要がある場合には、第7信号S7を所定のしきい値TH1と比較する回生区間検出コンパレータを設けてもよい。この場合、回生区間検出コンパレータの出力信号は、回生区間において第1レベルローレベル、駆動区間において第2レベルハイレベルをとる。パルス変調器64の前段には、演算器68が設けられる。演算器68は、第7信号S7に、ファンモータ6をPWM駆動する際のデューティ比、つまりファンモータ6の回転数を指示するデューティ比制御信号SDUTYを乗ずる。たとえばパルス変調器64は、第7信号S7’のレベルに応じたデューティ比を有する制御パルス信号S64を生成する。たとえばパルス変調器64は、PWMコンパレータおよび発振器を含む。発振器は、のこぎり波もしくは三角波状の周期信号を発生する。発振器は、たとえばデジタルカウンタで構成することができる。制御パルス信号S64の周波数は、電子機器1のユーザが認識しうる不快な可聴ノイズが発生しないように、可聴帯域より高いことが望ましく、20kHz以上とすることが望ましい。回路のばらつきを考慮すると、その2倍以上の50kHz程度が好ましい。PWMコンパレータは、演算器68によって振幅が調節された第7信号S7’を周期信号と比較し、パルス幅変調された制御パルス信号S64を生成する。パルス変調器64の構成は特に限定されず、たとえばカウンタを用いて構成してもよい。ドライバ回路26は、制御信号SCNTS60、S64にもとづいてファンモータ6を駆動する。ドライバ回路26は、たとえばロジック部26a、プリドライバ回路26bおよびHブリッジ回路26cを含んでいる。ドライバ回路26の構成は特に限定されず、従来のアナログ回路で構成される駆動ICと同様の回路を利用できる。ドライバ回路26は、FG信号S60のレベルに応じて対角に配置されるスイッチのペアM1、M4またはペアM2、M3を交互に駆動対象に選択する。ドライバ回路26は、回生区間において、Hブリッジ回路を選択されたスイッチのペアを制御パルス信号S64にもとづいてPWM駆動するソフトスイッチング。またドライバ回路26は、駆動区間において、ファンモータ6をその目標トルクに応じたデューティ比でPWM駆動する。以上が駆動IC100の構成である。続いてその動作を説明する。図5a~fは、図1の駆動IC100の各ブロックの動作を示す波形図である。図5aに示されるように、第5信号S5のオフセットがオフセット補正回路16によって補正される。続いて振幅制御回路18は、図5bに示すように第6信号S6の振幅を目標値REFと一致するように補正する。続いて図5cに示すように振幅補正回路20によって第6信号S6が絶対値化され、第7信号S7が生成される。FG信号発生部60は、第7信号S7にもとづき、図5dに示すFG信号S60を発生する。図5e、fに示すように、パルス変調器64は、たとえば第7信号S7’と周期信号S66を比較することにより、パルス幅変調された制御パルス信号S64を生成する。図5e、fでは、第7信号S7’の振幅が異なっており、図5eはデューティ比制御信号SDUTYが1=100の場合を示す。図5fは、デューティ比制御信号SDUTYが1より小さい場合を示す。デューティ比制御信号SDUTYの値が変化すると、第7信号S7’の振幅が変化し、それに応じて制御パルス信号S64のデューティ比が変化することがわかる。ドライバ回路26は、制御信号SCNTS60、S64にもとづいてファンモータ6を駆動する。図1の駆動IC100によれば、ホール信号S1、S2をデジタルデータに変換し、ホール信号のオフセットキャンセルし、振幅補正を行うことにより、ホールセンサのばらつきなどの影響を低減しつつ、ファンモータ6を駆動することができる。また、駆動IC100をデジタル回路で構成できるため、アナログ回路で構成した場合に比べて、半導体製造プロセスの微細化にともなうチップシュリンクの恩恵を受けることができ、小型化、低コスト化が実現できる。また、デジタル信号処理を行うことにより、従来のアナログ回路で構成される駆動ICと比べて、素子ばらつきの影響を受けにくいという利点がある。駆動ICをアナログ回路で構成する場合、ホールセンサ8からのホール信号H、H-のオフセットや振幅のばらつきの影響を低減するために、ホール信号H、H-を高い利得で増幅するのが一般的であった。これにより図1の第7信号S7に相当する信号S7と記すのピークとボトムは、図5eに一点鎖線で示すように歪み、台形に近い波形となる。信号S7は相の切り替わりの区間における傾きが急峻すぎるため、制御パルス信号S64に相当する信号のデューティ比を、図5eに示すように緩やかに変化させることが困難であった。これに対して図1の駆動IC100によれば、制御パルス信号S64のデューティ比を緩やかに変化させることができるため、相の切りかえをスムーズに行うことができ、ファンモータ6が発するノイズを低減することができる。第2の実施の形態第2の実施の形態では、温度に応じた、あるいは外部からの制御信号にもとづくファンモータ6の回転制御について説明する。図6a~cは、第2の実施の形態に係る駆動IC100の構成を示す回路図である。図6a~cでは、図1と共通する回路ブロックは適宜省略している。図6aは、温度に応じた回転数制御を行う駆動IC100aの構成を示す回路図である。駆動IC100aは、サーミスタ用端子THと、第3A/DコンバータADC3と、制御指令回路72と、を備える。サーミスタ用端子THには、基準電圧VREFによってバイアスされたサーミスタRTHが接続され、温度に応じたアナログの温度検出電圧VTHが入力される。第3A/DコンバータADC3は、温度検出電圧VTHをアナログデジタル変換し、温度に応じたデジタルの第9信号S9STHを生成する。制御指令回路72は、第9信号S9に応じてPWM駆動のためのデューティ比を示す第10信号S10を生成する。第10信号S10の値は、温度が高いほど大きく、温度が低いほど小さい。この第10信号S10は、図1に示されるデューティ比制御信号SDUTYに相当する信号であり、制御信号生成部24の演算器68へと入力される。その結果、制御信号生成部24によって生成される制御パルス信号S64は、温度に応じてパルス幅変調される。ドライバ回路26は、制御パルス信号S64に応じて、言い換えれば第10信号S10に応じてファンモータ6をPWM駆動する。図6aの駆動IC100aによれば、温度が高いほどファンモータ6の回転数を高め、CPU4を適切に冷却することができる。図6bは、外部からのデューティ比制御電圧に応じた回転数制御を行う駆動IC100bの構成を示す回路図である。デューティ比制御電圧VDUTYは、ファンモータ6をPWM駆動する際のデューティ比、言い換えれば回転数の目標値に応じたレベルを有する。デューティ比制御電圧VDUTYは、デューティ比制御端子DUTYに入力される。第4A/DコンバータADC4は、デューティ比制御電圧VDUTYをアナログデジタル変換し、デジタルの第11信号S11を生成する。制御指令回路78は、第11信号S11に応じて、PWM駆動のためのデューティ比を示す第12信号S12を生成する。図6bの駆動IC100bによれば、外部からの制御電圧VDUTYに応じてファンモータ6の回転数を制御できるため、冷却装置2の設計者に柔軟なプラットフォームを提供できる。図6cは、温度および外部からのデューティ比制御電圧に応じた回転数制御を行う駆動IC100cの構成を示す回路図である。図6cの駆動IC100cは、図6a、bの駆動IC100a、100bの組み合わせであり、制御指令合成回路80は、第9信号S9、第11信号S11の両方にもとづいて、PWM駆動のデューティ比を示す第13信号S13を生成する。図6cの駆動IC100cによれば、制御電圧VDUTYと温度にもとづいてファンモータ6の回転数を制御できる。第3の実施の形態冷却対象のCPUの発熱量やその温度、熱暴走のしきい値温度などは、CPUごとに異なる場合がある。したがって、冷却ファンの回転速度は、冷却対象に応じて柔軟に設定できることが望ましい。第3の実施の形態では、柔軟な回転数制御を提供する技術について説明する。図7は、第3の実施の形態に係る駆動IC100dの構成の一部を示す回路図である。図7の駆動IC100dは、図6b、cのデューティ比制御端子DUTYに代えて、PWMパルス信号入力端子PWMを備え、この端子にはパルス幅変調された外部PWM信号PWMが入力される。駆動IC100は、外部PWM信号のデューティ比に応じてファンモータ6をPWM駆動する。外部PWM信号PWMのデューティ比は0~100の範囲を取り得る。駆動IC100dは、外部PWM信号PWMのデューティ比および温度tempに応じて、ファンモータ6をPWM駆動する。図8は、図7駆動IC100dのPWM制御を示す図である。図8の横軸は外部PWM信号のデューティ比入力デューティ比DUTYINを、縦軸はPWM駆動のデューティ比出力デューティ比DUTYOUTを示す。図8に示すように、駆動IC100dは、入力デューティ比が最小デューティ比MINDUTYより低いとき、ファンモータ6を最小デューティ比MINDUTYで駆動する。入力デューティ比DUTYINが最小デューティ比MINDUTYより高くなると、温度に応じて定まる傾きαに従って出力デューティ比DUTYOUTが増加する。傾きαは以下のように設定される。1temp>TUPPERα0=12temp<TLOWERαn=MIN100P-MINDUTY/100-MINDUTY3TLOWER≦temp≦TUPPERこの範囲における傾きαkは、温度tempに応じて段階的に、たとえばn=16段階で切りかえられる。つまりα3は、αk=α0-αn/n×kで与えられる。図7に戻る。駆動IC100dには、MIN100P、MINDUTY、TLOWER、TUPPERを指定するアナログ電圧が与えられる。駆動IC100dは、基準電源114、A/DコンバータADC3、ADC5~ADC7、PWM指令ロジック変換回路116、制御指令合成回路80を備える。基準電源114は基準電圧VREFを生成し、基準電圧端子REFから出力する。外付け抵抗R2、R3、R4は、基準電圧VREFを分圧し、サーミスタ制御最低出力デューティ設定電圧VMINTおよびPWM制御最低出力デューティ設定電圧VMINPを生成し、それぞれをサーミスタ制御最低出力デューティ設定入力端子MINTおよびPWM制御最低出力デューティ設定入力端子MINPへと入力する。内部抵抗R10、R11は、基準電圧VREFを分圧し、基準電圧VREF’を生成する。A/DコンバータADC5~ADC7はそれぞれ、電圧VREF’、VMINT、VMINP、をアナログ/デジタル変換し、データ信号SREF、SMINT、SMINP、SSSを生成する。加減算器ADD10~ADD12はそれぞれ、データ信号SMINT、SMINP、STH、STSSからデータSREFを減算して値をシフトし、データ信号MIN100P、MIN_DUTY、tempを生成する。PWM指令ロジック変換回路116は、外部PWM信号のデューティ比に応じた値を示すデータ信号SPWMを生成する。PWM指令ロジック変換回路116は、PWM信号のデューティ比0~100を、Lビットの信号SPWMに変換する。たとえばL=7ビットのとき、デューティ比0~100はデジタル値0~127に変換される。制御指令合成回路80は、制御データSPWM、データ信号MIN100P、MIN_DUTY、tempにもとづき、デューティ比制御信号SDUTYを生成する。制御指令合成回路80は、傾き算出部141、第1演算器142、第2演算器143、第3演算器144、符号判定部145、セレクタ146を備える。傾き算出部141は、上述した規則にもとづき、傾きαを算出する。第1演算器142は、データSPWMからMIN_DUTYを減ずる。第2演算器143は、第1演算器142の出力データSPWM-MIN_DUTYに傾きαを乗ずる。第3演算器144は、MIN_DUTYとα×SPWM-MIN_DUTYを加算する。符号判定部145は、第1演算器142の演算結果SPWM-MIN_DUTYの符号を判定する。セレクタ146は、符号signが正のとき、つまりSPWM>MINDUTYのとき、入力0側のデータα×SPWM-MIN_DUTYMIN_DUTYを選択する。セレクタ146は、符号signが負のとき、入力1側のデータMIN_DUTYを選択する。セレクタ146の出力データSDUTYは、パルス変調器へと出力される。図7の駆動IC100dによれば、図8に示す特性にしたがい、外部PWM信号PWMおよび温度にもとづいて、ファンモータ6の回転数を好適に制御することができる。具体的には、ファンモータ6の最低回転数、回転数の温度依存性を、デジタル制御によって独立に設定することができる。図9は、PWM指令ロジック変換回路116の構成を示す回路図である。PWM指令ロジック変換回路116は、レベル変換回路150と、デジタルフィルタ152を備える。外部PWM信号PWMのハイレベルは1に、ローレベルは0に変換される。これはCMOS入力に外部PWM信号を入力すればよい。レベル変換回路150は、レベル変換回路150は、1/0信号に変換された外部PWM信号に、係数2Lを乗算する。L=7のとき、外部PWM信号の1/0はそれぞれ128/0に変換され、後段のデジタルフィルタ152に入力される。デジタルフィルタ152は、1次IIRInfiniteImpulseResponse型ローパスフィルタであり、直列に設けられた第4演算器153、遅延回路154、第5演算器156を備える。遅延回路154は、ビット幅Lnを有し、ある周期TCLKを有するクロック信号CLKと同期して、第4演算器153の出力データを遅延時間TCLK、遅延させる。第4演算器153は、遅延回路154の出力データに、係数2-nを乗算する。定数nは、ローパスフィルタの周波数特性を決定する。第4演算器153、第5演算器156は、入力データをビットシフトするビットシフタで構成してもよい。第4演算器153は、レベル変換回路150の出力データ、遅延回路154の出力データを加算し、第5演算器156の出力データを減算して、演算結果を遅延回路154に出力する。図10a、bは、図9のPWM指令ロジック変換回路の動作を示す図である。図10aは、外部PWM信号のデューティ比が50のときの、データ信号SPWMを示す。nの値を変えることにより、フィードバックループのゲイン応答性と、リップルが変化する。クロック信号CLKの周波数fCLKを検討する。外部PWM信号をLビットにてデューティ比に変換する場合、1/2L以下の精度で正しく変換することが望ましい。たとえばL=7ビット0~127にてデューティ比に変換する場合、1/128≒1以下の精度が望ましい。PWM信号のキャリア周波数fPWMを28kHzと仮定すると、クロック信号CLKの周波数fCLKをこの2L=128倍、つまり3.6MHz以上にすれば、データをとりこぼすことなく、外部PWM信号の1周期ごとに、1つのデータ信号SPWMを生成することができる。これによってビートの発生を防止できる。続いてフィルタリングの係数nについて検討する。図10bは、PWM指令ロジック変換回路116のローパスフィルタ特性を示す図である。出力データSPWMのリップルを1ステップ以内とするためには、利得G=1/128=-42dB程度が目安となる。n=12とした場合、外部PWM信号PWMのキャリア周波数fPWMが21kHzときに、-38.5dB程度の除去率が得られ、キャリア周波数fPWMがさらに高くなれば、-42dBより低い除去率を得ることができる。第4の実施の形態図11は、第4の実施の形態に係る駆動IC100eを用いた冷却装置2の構成を示すブロック図である。第4の実施の形態に係る駆動IC100eでは、上述した第1~第3の実施の形態で説明した技術が利用されている。以下、駆動IC100eの各ブロックについて説明する。電源端子Vcc、接地端子GNDは、外部電源3に接続され、電源電圧および接地電圧を受ける。バンドギャップリファレンス回路102は、基準電圧VBGRを生成する。内部電源104は、たとえばリニアレギュレータであり、基準電圧VBGRを受け、その値に応じて安定化された内部電源電圧VDDINTを生成する。自走発振回路106は、所定の周波数のクロック信号CLKを発生する。パワーオンリセット回路108は、電源電圧Vccを所定のしきい値電圧と比較することによりパワーオンリセット信号SPORを発生する。低電圧誤動作防止回路UVLO:UnderVoltageLockOut110は、電源電圧Vccを所定のしきい値電圧と比較することによりUVLO信号SUVLOを発生する。信号SPORおよびSUVLOは、回路保護に利用される。ホールバイアス電源112は、ホールバイアス電圧VHBを生成し、ホールバイアス端子HBから出力する。このホールバイアス電圧VHBは、ホールセンサ8に供給される。駆動IC100は、ファンモータ6の回転開始時において緩やかに回転数を上昇させるソフトスタート機能を備える。ソフトスタートの期間は、ソフトスタート時間設定電圧VTSSに応じて定められる。外付け抵抗R5、R6は、基準電圧VREFを分圧し、ソフトスタート時間設定電圧VTSSを生成し、ソフトスタート時間設定入力端子SSに入力する。A/DコンバータADC8は、ソフトスタート設定電圧VTSSをアナログ/デジタル変換し、データ信号STSSを生成する。加減算器ADD13は、データ信号STSSからデータSREFを減算して値をシフトし、データSTSS’を出力する。ソフトスタート設定回路122はファンモータ6の駆動開始時に、ソフトスタート期間を指定する信号STSS’にもとづき、その値に応じた傾きで時間とともに緩やかに上昇するソフトスタート設定信号SSSを生成する。クイックスタート検出回路118は、外部PWM信号PWMによるモータ停止状態かモータ異常によるモータ停止状態かを検出して前者の場合、ロック保護機能を解除する。クイックスタート機能によって、PWMによるモータ停止状態においてPWM信号Hが入力されると、モータは直ちに回転を開始する。制御指令合成回路80は、信号SMINT’、SMINP’、STH’、SPWM、SQSを受け、それらを合成して、ファンモータ6をPWM駆動する際のデューティ比を指示する制御信号SDUTYを生成する。出力電流検出端子RNFには、外付けの検出抵抗Rsが接続される。この検出抵抗Rsには、ファンモータ6に流れる電流Imに応じた電圧降下検出電圧VCSが発生する。検出電圧VCSは、駆動IC100の検出電流入力端子CSに入力される。第9A/DコンバータADC9は、検出電圧VCSをデジタル値の検出信号SCSに変換する。電流制限設定回路120は、ファンモータ6に流れる電流Imの上限値を示すデータSIMAXを生成する。加減算器ADD15およびADD16は、検出信号SCSから信号SIMAX、SSSを順に減算し、電流上限信号SSC’を生成する。この電流上限信号SSC’によって、ファンモータ6をPWM駆動する際のデューティ比が制限され、ファンモータ6に流れる電流Imが信号SIMAXに応じた電流値以下に制限されるとともに、起動時においては、ソフトスタートが実現できる。演算器82は、すでに説明したように振幅制御回路18から出力される第7信号S7にもとづき、FG信号S60を生成する。オープンコレクタ出力回路138は、FG信号を回転数パルス出力端子FGから出力する。駆動IC100はロック保護機能を備える。ロック保護自動復帰回路以下、ロック保護回路と称する128はFG信号を監視し、モータの異常による停止を検出し、異常状態を示す検出信号ロックアラーム信号ALを生成する。オープンコレクタ出力回路140は、ロックアラーム信号ALをロックアラーム出力端子ALから出力する。サーマルモニタ回路124は、駆動IC100のチップ温度を監視し、チップ温度に応じたチップ温度電圧VTを生成する。A/DコンバータADC10は、チップ温度電圧VTをアナログ/デジタル変換し、チップ温度信号STを生成する。サーマルシャットダウン回路126は、チップ温度信号STが所定のしきい値より高いとき、つまり駆動IC100が温度異常状態にあるとき、サーマルシャットダウン信号TSDをアサートする。演算器82は、第7信号S7にデューティ比制御信号SDUTYおよび電流上限信号SSC’を乗算し、制御信号S7’を生成する。また演算器82は、ロックアラーム信号AL、もしくはサーマルシャットダウン信号THDがアサートされると、制御信号S7’のレベルをゼロとし、ファンモータ6への通電を停止させる。以上が駆動IC100eの構成である。この駆動IC100eによれば、外部PWM信号のデューティ比および温度に応じてファンモータ6の回転数を制御できる。また、ソフトスタート機能、ロック保護機能、クイックスタート機能を、単一の機能ICで実現できる。図12は、図11の駆動ICの変形例を示す回路図である。図11との相違点のみを説明する。駆動IC100fは、制御指令シリアルデータ入力端子SDTを備える。この端子SDTには、メモリ9あるいはCPUが外付けされ、図8で説明したデータSMINT、SMINP、STSS、SIMAXの少なくともひとつに相当するデータが入力される。受信回路84は、シリアルデータSDTを受け、制御指令合成回路80へと出力する。メモリ9は駆動IC100fに内蔵されてもよい。また、検出抵抗Rsが駆動IC100fに内蔵されている。A/DコンバータADC9の出力データSCSは制御指令合成回路80に入力される。制御指令合成回路80は、検出信号SCSがシリアルデータSDTに含まれる電流制限設定値を超えないように、デューティ比制御信号SDUTYを生成する。図12の駆動IC100fでは、メモリやCPUから制御指令シリアルデータ入力端子SDTに対してデータを与えることにより、駆動IC100fの設定を変更することができる。第5の実施の形態図13は、第5の実施の形態に係る駆動IC100gの構成を示す回路図である。この実施の形態で説明する技術は、上述のいずれの駆動ICとも組み合わせ可能である。この実施の形態において、ホールセンサ8は駆動IC100gと同じ半導体チップに集積化されている。半導体チップに集積化されたホールセンサ8からのホール信号S1、S2の信号レベルはきわめて微少であるため、第1A/DコンバータADC1、第2A/DコンバータADC2のダイナミックレンジに収まるように、増幅する必要がある。そこで駆動IC100gは、ホールセンサ8からのホール信号S1、S2を増幅するアナログ増幅器13をさらに備える。またホールバイアス回路11は、ホールセンサ8に対してホールバイアス電圧VHBを供給する電圧源、あるいはホールバイアス電流IHBを供給する電流源で構成される。このようなシステムにおいて、ホール素子8の感度は、プロセスばらつきや温度変動、その他の影響によって大きく変動する。この感度の変動によりホール信号の振幅は、数倍~数百倍のオーダーで発生する。つまりホール信号の振幅は、個々のICごとに、さらには温度変動に応じて調節する必要がある。なお、この問題を当業者の一般的な認識として把握してはならず、本発明者らが認識したものである。そこで図13の駆動IC100gでは、第1A/DコンバータADC1、第2A/DコンバータADC2の前段に設けられたアナログ増幅器13を、ホール信号S1、S2の振幅を調節する、第2の振幅補正手段として利用する。つまりアナログ増幅器13は可変利得増幅器で構成され、その利得gは、第1A/DコンバータADC1、第2A/DコンバータADC2に入力されるホール信号S1’、S2’の振幅が所定の目標レベルに近づくように調節される。この回路において、アナログ増幅器13の利得gは、後段のデジタルブロックからの指令値に応じて調節される。たとえば利得gは、100倍、200倍、400倍、600倍、800倍、1000倍で切りかえ可能となっている。具体的には、デジタルブロックの信号経路上には、ホール信号S1、S2の振幅を制御する回路目標振幅判定回路21が設けられる。たとえば目標振幅判定回路21は、振幅補正回路20の出力信号の振幅レベルを基準値REFと比較し、振幅レベルが基準値REFより低くなるとアナログ増幅器13の利得gを増加し、振幅レベルが基準値REFより大きくなるとアナログ増幅器13の利得gを低下させる。基準値REFと比較すべき振幅レベルには、上述の振幅データS34を利用することができる。以上が駆動IC100gの構成である。この駆動IC100gは、アナログ段とデジタル段の両方において、振幅補正を行う。アナログ段においては、振幅を粗調し、デジタル段において、振幅を微調することが望ましい。この駆動IC100gによれば、ホールセンサ8からのホール信号S1、S2の振幅がばらついた場合であっても、それらの振幅は、第1A/DコンバータADC1、第2A/DコンバータADC2のダイナミックレンジに収まるように適切に調節することができる。また、アナログ増幅器13の利得制御を行う目標振幅判定回路21はデジタルブロックに設けられるため、目標振幅判定回路21を設けることによる回路面積の増加はわずかで済む。ホール素子8を駆動IC100gに内蔵することにより、ホール入力端子HP、HNが不要となるため、ピン数を2つ削減できる。これはアナログ増幅器13を追加したことによる面積の増加を補ってあまりある効果であり、小型化が要求されるファンモータの駆動回路において大きなメリットとなる。図13の駆動IC100gには、以下の変形例が考えられる。目標振幅判定回路21が監視する振幅は、振幅補正回路20の出力信号S6’には限定されず、デジタル信号処理の経路上の別の信号、たとえば差動変換回路14の出力信号S5、オフセット補正回路16の出力信号S6、あるいは絶対値回路22の出力信号S7を監視してもよい。アナログ段における振幅補正は、アナログ増幅器13の利得gの調節には限定されない。たとえば、アナログ増幅器13の利得gを固定し、目標振幅判定回路21の出力信号にもとづき、ホールバイアス回路11が発生するホールバイアス信号を変化させることにより、ホールセンサ8が発生するホール信号S1、S2そのものの振幅を調節してもよい。また目標振幅判定回路21は、アナログ回路で構成してもよい。図14は、図13の駆動ICの変形例の一部を示す回路図である。この変形例において、目標振幅判定回路21hは、第1A/DコンバータADC1、第2A/DコンバータADC2の前段にアナログ回路として構成される。目標振幅判定回路21hは、ローパスフィルタ23、ピークホールド回路25、コンパレータ27を含む。ローパスフィルタ23は、アナログ増幅器13によって増幅されたホール信号をフィルタリングする。ローパスフィルタ23は、図14のようにアナログ増幅器13により増幅されたホール信号の差動成分の一方のみを受けてもよいし、差動成分の両方を受けてもよい。ピークホールド回路25は、ローパスフィルタ23の出力のピーク値、すなわちホール信号の振幅を保持する。コンパレータ27は、ホールドされた振幅を、目標となる振幅値VREFと比較し、比較結果に応じてアナログ増幅器13の利得gを制御する。目標振幅判定回路21は、アナログ増幅器13の利得gを制御することに代えて、あるいはこれに加えて、ホールバイアス回路11が発生するホールバイアス信号を変化させてもよい。図13や図14では、ホール信号をデジタル値に変換し、デジタル信号処理により制御信号SCNTを生成する場合を説明したが、制御信号生成部24は、アナログ信号処理によってファンモータ6を駆動するための信号を生成してもよい。図15は、より一般化した駆動IC100iの構成を示す回路図である。制御信号生成部24iは、中間信号処理部15からの第7信号を受け、アナログまたはデジタル信号処理により、制御信号SCNTを生成する。デジタル信号処理の場合、中間信号処理部15は、アナログのホール信号S1’、S2’をデジタル値に変換するA/DコンバータADC1、ADC2を含む。必要に応じて中間信号処理部15は、オフセット補正回路16、振幅制御回路18の少なくとも一方あるいは両方を含んでもよい。制御信号生成部24iがアナログ信号処理を行う場合、図13のA/DコンバータADC1、ADC2が不要となり、中間信号処理部15を省略してもよい。あるいは中間信号処理部15は、オフセット補正回路16あるいは振幅制御回路18の少なくとも一方と等価的な処理を、アナログ信号処理によって行ってもよい。この場合、ドライバ回路26をアナログ回路で構成してもよい。目標振幅判定回路21iは、アナログ増幅器13の利得を調節することにより、増幅されたホール信号S1’、S2’の振幅を変化させる。目標振幅判定回路21iは、アナログ増幅器13の出力から制御信号生成部24iの入力に至る経路上のいずれかの信号の振幅にもとづき、制御信号生成部24iに入力される第7信号S7の振幅が所定値に近づくように、アナログ増幅器13の利得を調節する図15の破線a。たとえば目標振幅判定回路21は、アナログ増幅器13により増幅された信号S1’あるいはS2’、もしくはS1’、S2’の両方の振幅にもとづいて利得制御を行ってもよいし図15の破線a1、中間信号処理部15の内部の信号にもとづいて利得制御を行ってもよい図15の破線a2。アナログ増幅器13の利得の制御に代えて、目標振幅判定回路21iはホールバイアス回路11が生成するホールバイアス信号を変化させることにより、制御信号生成部24iに入力されるホール信号の振幅を調節してもよい図15の破線b。このとき目標振幅判定回路21iは、アナログ増幅器13の出力から制御信号生成部24iの入力に至る経路上のいずれかの信号の振幅にもとづき、制御信号生成部24iに入力される第7信号S7の振幅が所定値に近づくように、ホールバイアス信号を調節する図15の破線b。たとえば目標振幅判定回路21は、アナログ増幅器13により増幅された信号S1’あるいはS2’、もしくはS1’、S2’の両方の振幅にもとづいてホールバイアス信号を調節してもよいし図15の破線b1、中間信号処理部15の内部の信号にもとづいてホールバイアス信号を調節してもよい図15の破線b2。このように、ホールセンサ8が駆動IC100に集積化される場合において、アナログ増幅器13の利得を制御し、あるいはホールバイアス信号を調節することにより、制御信号生成部24iに入力される信号S7の振幅レベルを安定化することができる。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。実施の形態においては、駆動対象のファンモータが単相駆動モータの場合について説明したが、本発明はこれに限定されるものではなく、その他のモータの駆動にも利用可能である。"