"画像を垂直方向に2m個および水平方向にn個m,nは自然数に等分割した2m×n個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための2m×n個のエリア信号を並行して受信する画像信号生成装置であって、前記受信した2m×n個のエリア信号のそれぞれに含まれる複数の画素データを記憶する2m×n個の第1のフレームメモリと、2m×n個の第2のフレームメモリと、前記2m×n個の第1のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する2m個の画素および水平方向に隣接するn個の画素からなる2m×n個の画素のそれぞれを示す2m×n個の画素データから構成される複数の画素データ群として認識する第1の制御部と、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのそれぞれに重複することなく記憶させる第2の制御部と、前記2m×n個の第2のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に2m×n個の画像信号のそれぞれとして出力させる第3の制御部と、を有する画像信号生成装置。請求項1に記載の画像信号生成装置において、前記第2の制御部は、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのうち、当該2m×n個の画素データのそれぞれが示す2m×n個の画素における当該画素データが示す画素の前記画像上の相対的な位置に応じて予め定められた第2のフレームメモリに記憶させる画像信号生成装置。請求項2に記載の画像信号生成装置において、前記2m×n個の第2のフレームメモリのそれぞれは、前記2m×n個のエリアのそれぞれと対応付けられた2m×n個の領域に分割され、前記第2の制御部は、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記予め定められた第2のフレームメモリの前記2m×n個の領域のうち、当該画素データが示す画素が含まれていたエリアに対応する領域に記憶させる画像信号生成装置。2m×n個m,nは自然数の第1および第2のフレームメモリを有し、画像を垂直方向に2m個および水平方向にn個に等分割した2m×n個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための2m×n個のエリア信号を並行して受信する画像信号生成装置における画像信号生成方法であって、前記受信した2m×n個のエリア信号のそれぞれに含まれる複数の画素データを前記2m×n個の第1のフレームメモリのそれぞれに記憶させる処理と、前記2m×n個の第1のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する2m個の画素および水平方向に隣接するn個の画素からなる2m×n個の画素のそれぞれを示す2m×n個の画素データから構成される複数の画素データ群として認識する処理と、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのそれぞれに重複することなく記憶させる記憶処理と、前記2m×n個の第2のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に2m×n個の画像信号のそれぞれとして出力させる処理と、を有する画像信号生成方法。請求項4に記載の画像信号生成方法において、前記記憶処理は、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのうち、当該2m×n個の画素データのそれぞれが示す2m×n個の画素における当該画素データが示す画素の前記画像上の相対的な位置に応じて予め定められた第2のフレームメモリに記憶させる処理である画像信号生成方法。請求項5に記載の画像信号生成方法において、前記2m×n個の第2のフレームメモリのそれぞれは、前記2m×n個のエリアのそれぞれと対応付けられた2m×n個の領域に分割され、前記記憶処理は、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記予め定められた第2のフレームメモリの前記2m×n個の領域のうち、当該画素データが示す画素が含まれていたエリアに対応する領域に記憶させる画像信号生成方法。2m×n個m,nは自然数の第1および第2のフレームメモリを有し、画像を垂直方向に2m個および水平方向にn個に等分割した2m×n個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための2m×n個のエリア信号を並行して受信する画像信号生成装置に、前記受信した2m×n個のエリア信号のそれぞれに含まれる複数の画素データを前記2m×n個の第1のフレームメモリのそれぞれに記憶させる機能と、前記2m×n個の第1のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する2m個の画素および水平方向に隣接するn個の画素からなる2m×n個の画素のそれぞれを示す2m×n個の画素データから構成される複数の画素データ群として認識する機能と、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのそれぞれに重複することなく記憶させる記憶機能と、前記2m×n個の第2のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に2m×n個の画像信号のそれぞれとして出力させる機能と、を実現させるためのプログラム。請求項7に記載のプログラムにおいて、前記記憶機能は、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのうち、当該2m×n個の画素データのそれぞれが示す2m×n個の画素における当該画素データが示す画素の前記画像上の相対的な位置に応じて予め定められた第2のフレームメモリに記憶させる機能であるプログラム。請求項8に記載のプログラムにおいて、前記2m×n個の第2のフレームメモリのそれぞれは、前記2m×n個のエリアのそれぞれと対応付けられた2m×n個の領域に分割され、前記記憶機能は、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記予め定められた第2のフレームメモリの前記2m×n個の領域のうち、当該画素データが示す画素が含まれていたエリアに対応する領域に記憶させる機能であるプログラム。図74は、スーパーハイビジョン画像を構成するG1画像の受信タイミングを説明するための図である。また、図75は、スーパーハイビジョン画像を構成するG2画像の受信タイミングを説明するための図である。図76は、スーパーハイビジョン画像を構成するB画像の受信タイミングを説明するための図である。図77は、スーパーハイビジョン画像を構成するR画像の受信タイミングを説明するための図である。図74~77では、エリア信号A1~A4のそれぞれに含まれる画素データが示す画素のスーパーハイビジョン画像における垂直画像および水平座標を示している。なお、以降、座標を例えば1,0のように表す。この例は、垂直座標の値が1であり、水平座標の値が0であることを示している。スーパーハイビジョン画像では、相互に異なる8つの座標の画素を示す画素データが、例えば画像処理装置等にて同時に受信されることになる。例えば、図74に示すG1画像の場合、画像開始点の8つの画素の垂直座標および水平座標は、以下の1~8に示す座標となる。1エリア信号A1:奇数ラインの座標:0,02エリア信号A1:偶数ラインの座標:2,03エリア信号A2:偶数ラインの座標:0,38404エリア信号A2:偶数ラインの座標:2,38405エリア信号A3:奇数ラインの座標:2160,06エリア信号A3:偶数ラインの座標:2162,07エリア信号A4:奇数ラインの座標:2160,38408エリア信号A4:偶数ラインの座標:2162,3840従って、スーパーハイビジョン画像をリアルタイムに画像処理する場合、受信するタイミングが異なるエリア信号の境界処理を考慮することが必要となる。つまり、スーパーハイビジョン画像では、SDTV画像やHDTV画像に比べて画像処理が複雑になってしまうという問題点がある。本発明は、スーパーハイビジョン画像において、SDTV画像やHDTV画像に比べて画像処理が複雑になるのを回避することができる画像信号生成装置、画像信号生成方法およびプログラムを提供することを目的とする。上記目的を達成するために本発明の画像信号生成装置は、画像を垂直方向に2m個および水平方向にn個m,nは自然数に等分割した2m×n個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための2m×n個のエリア信号を並行して受信する画像信号生成装置であって、前記受信した2m×n個のエリア信号のそれぞれに含まれる複数の画素データを記憶する2m×n個の第1のフレームメモリと、2m×n個の第2のフレームメモリと、前記2m×n個の第1のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する2m個の画素および水平方向に隣接するn個の画素からなる2m×n個の画素のそれぞれを示す2m×n個の画素データから構成される複数の画素データ群として認識する第1の制御部と、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのそれぞれに重複することなく記憶させる第2の制御部と、前記2m×n個の第2のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に2m×n個の画像信号のそれぞれとして出力させる第3の制御部と、を有する。また、上記目的を達成するために本発明の画像信号生成方法は、2m×n個m,nは自然数の第1および第2のフレームメモリを有し、画像を垂直方向に2m個および水平方向にn個に等分割した2m×n個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための2m×n個のエリア信号を並行して受信する画像信号生成装置における画像信号生成方法であって、前記受信した2m×n個のエリア信号のそれぞれに含まれる複数の画素データを前記2m×n個の第1のフレームメモリのそれぞれに記憶させる処理と、前記2m×n個の第1のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する2m個の画素および水平方向に隣接するn個の画素からなる2m×n個の画素のそれぞれを示す2m×n個の画素データから構成される複数の画素データ群として認識する処理と、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのそれぞれに重複することなく記憶させる記憶処理と、前記2m×n個の第2のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に2m×n個の画像信号のそれぞれとして出力させる処理と、を有する。また、上記目的を達成するために本発明のプログラムは、2m×n個m,nは自然数の第1および第2のフレームメモリを有し、画像を垂直方向に2m個および水平方向にn個に等分割した2m×n個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための2m×n個のエリア信号を並行して受信する画像信号生成装置に、前記受信した2m×n個のエリア信号のそれぞれに含まれる複数の画素データを前記2m×n個の第1のフレームメモリのそれぞれに記憶させる機能と、前記2m×n個の第1のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する2m個の画素および水平方向に隣接するn個の画素からなる2m×n個の画素のそれぞれを示す2m×n個の画素データから構成される複数の画素データ群として認識する機能と、前記複数の画素データ群のそれぞれを構成する2m×n個の画素データのそれぞれを、前記2m×n個の第2のフレームメモリのそれぞれに重複することなく記憶させる記憶機能と、前記2m×n個の第2のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に2m×n個の画像信号のそれぞれとして出力させる機能と、を実現させる。本発明は以上説明したように構成されているので、2m×n個の画像信号間には、エリアの境界が存在しない。従って、スーパーハイビジョン画像において、SDTV画像やHDTV画像に比べて画像処理が複雑になるのを回避することができる。以下に、本発明の実施の形態について図面を参照して説明する。なお、上述したようにスーパーハイビジョン画像は4つの画像G1画像、G2画像、B画像、R画像で構成されているが、本実施形態では一例としてG1画像の場合について説明する。G2画像、B画像およびR画像の場合でも、画素の座標を置き換えるだけで、G1画像の場合と同様に考えることができる。図1は、本発明の画像信号生成装置を適用した画像処理装置の実施の一形態の構成を示すブロック図である。本実施形態の画像処理装置10は図1に示すように、画像信号生成装置として動作する並び替え処理部11と、再配置処理部12と、画像処理部13-1~13-8とを備えている。並び替え処理部11は、エリア信号A1~A4のそれぞれを受信する。そして、並び替え処理部11は、受信したエリア信号A1~A4から、エリアの境界が存在せず、並列で画像処理を行うことが可能な画像信号P1~P4を生成する。再配置処理部12は、画像信号P1~P4から、もとのエリア信号A1~A4を生成する。図2は、図1に示した並び替え処理部11が、受信したエリア信号A1~A4から、画像信号P1~P4を生成する動作の概要を説明するための図である。図2a~dのそれぞれは、エリア信号A1~A4のそれぞれに含まれる複数の画素データのそれぞれが示す複数の画素と、その画素のスーパーハイビジョン画像における座標を示している。図2a~dにおいては複数の画素のそれぞれを円で表している。なお、デュアルグリーン方式のスーパーハイビジョン画像のため、G1画像には奇数の座標は存在しない。図2e~hは、画像信号P1~P4のそれぞれに含まれる複数の画素データのそれぞれが示す複数の画素と、その画素のスーパーハイビジョン画像における座標を示している。図2e~hにおいては複数の画素のそれぞれを円で表している。なお、図2a~hにおいては、図が煩雑になるのを回避するため、エリア信号A1~A4および画像信号P1~P4のそれぞれに含まれる複数の画素のうちの一部だけを示している。並び替え処理部11がエリア信号A1によって最初に受信する画素データが示す画素のスーパーハイビジョン画像における座標は、図2aに示す0,0および2,0である。このうち0,0の座標の画素は、図2eに示す画像信号P1における垂直開始点、水平開始点の画素となっている。また、2,0の座標の画素は、図2gに示す画像信号P3の垂直開始点、水平開始点の画素となっている。そして、並び替え処理部11がエリア信号A1によって次に受信する画素データが示す画素のスーパーハイビジョン画像における座標は、図2aに示す0,2および2,2である。このうち0,2の座標の画素は、図2fに示す画像信号P2の垂直開始点、水平開始点となっている。また、2,2の座標の画素は、図2hに示す画像信号P4の垂直開始点、水平開始点となっている。画像信号P1~P4のそれぞれの垂直開始点および水平開始点と、垂直開始点および水平終了点と、垂直終了点および水平開始点と、垂直終了点および水平終了点とのスーパーハイビジョン画像における座標をまとめると以下に示すようになる。1画像信号P1垂直開始点、水平開始点:0,0垂直開始点、水平終了点:0,7676垂直終了点、水平開始点:4316,0垂直終了点、水平終了点:4316,76762画像信号P2垂直開始点、水平開始点:0,2垂直開始点、水平終了点:0,7678垂直終了点、水平開始点:4316,2垂直終了点、水平終了点:4316,76783画像信号P3垂直開始点、水平開始点:2,0垂直開始点、水平終了点:2,7676垂直終了点、水平開始点:4318,0垂直終了点、水平終了点:4318,76764画像信号P4垂直開始点、水平開始点:2,2垂直開始点、水平終了点:2,7678垂直終了点、水平開始点:4318,2垂直終了点、水平終了点:4318,7678このように、並べ替え処理部11は、エリア信号A1~A4のそれぞれに含まれる複数の画素データを、水平方向および垂直方向の画素数が2個である4個の隣接する画素のそれぞれを示す4個の画素データのそれぞれから構成される複数の画素データ群として認識する。そして、並べ替え処理部11は、複数の画素データ群のそれぞれに含まれる4個の画素データのそれぞれを、その4個の画素データのそれぞれが示す4個の画素におけるその画素データが示す画素のスーパーハイビジョン画像上の相対的な位置座標に応じて予め定められた画像信号P1~P4のいずれかに含まれるようにする。例えば図2aに示す4個の隣接する0,0、0,2、2,0および2,2の座標の画素について考えてみる。これらの座標の画素のそれぞれを示す画素データのうち、図中左上の画素である0,0の座標の画素を示す画素データは図2eに示す画像信号P1に含まれる。また、図中右上の画素である0,2座標の画素を示す画素データは図2fに示す画像信号P2に含まれる。また、図中左下の画素である2,0の画素を示す画素データは図2gに示す画像信号P3に含まれる。また、図中右下の画素である2,2の画素を示す画素データは図2hに示す画像信号P4に含まれる。また、図2e~hに示すように、エリア信号A1~A4のそれぞれに含まれる複数の画素データの画像信号P1~P4における位置は、エリア信号A1~A4毎に4個の領域のいずれかに予め定められている。つまり、スーパーハイビジョン画像における4個のエリアのそれぞれは、画像信号P1~P4における4個の領域のそれぞれと対応付けられている。例えば、エリア信号A1に含まれる複数の画素データは、画像信号P1~P4のそれぞれにおいて図中左上の領域に含まれることになる。従って、画像信号P1~P4間にはエリアの境界が存在せず、画像信号P1~P4は並列して画像処理を行うことが可能となる。例えば、画像信号P1~P4の垂直座標および水平座標をもとに、図72に示したような波形を用いた2つの画像の合成処理を実現することができる。また、画像信号P1~P4を用いれば、相互に隣接する複数の画素のそれぞれを示す複数の画素データを同時に受信して演算を行うデジタルフィルタ等も容易に実現することができる。図3は、3画素×3画素のデジタルフィルタの演算処理を説明するための図であり、aは3画素×3画素の配置を示す図、bは3画素×3画素のデジタルフィルタの演算処理を実現するための回路の一例を示す図である。図3aにおいては、9個の画素のそれぞれを、1~9の数字を記載した円で表している。また、図3bでは、例えば図3aにおいて数字の1を記載した円で表された画素のことを第1画素としている。図3aに示すような3画素×3画素のデジタルフィルタの演算処理の場合、図3bに示すような回路を用いて、中心となる中心画素第5画素に隣接する複数の画素を中心画素と同じ位置に一致させる。その後、係数フィルタ係数との乗算を行ってその結果を全て加算する。これにより、中心画素第5画素のデータが生成される。図4は、画像信号P1~P4を用いた場合の3画素×3画素のデジタルフィルタの演算処理を説明するための図であり、aは画像信号P1~P4のそれぞれに含まれる画素データが示す画素を中心画素としたときの複数の遅延パターンのそれぞれを示す図、bは画像信号P1~P4によるデジタルフィルタの演算処理を実現するための回路の一例を示す図である。図4aにおいては、9個の画素のそれぞれを、P1~P4のそれぞれを記載した円で表している。P1~P4のそれぞれを記載した円は、その画素データが画像信号P1~P4のそれぞれに含まれる画素であることを示している。図4bに示すように、図3bに示したような回路に、図4aに示したような複数の遅延パターンのそれぞれを切り替える切替器を追加するだけで、画像信号P1~P4を用いたデジタルフィルタの演算処理を実現することができる。なお、エリア信号のままの状態では、エリアの境界点を挟む2つの画素のそれぞれを示す2つの画素データのそれぞれを受信するタイミングが著しく異なる。そのため、エリア信号のままの状態でデジタルフィルタの演算処理を行う場合には、エリアの境界点を、複雑な遅延の切り替えを必要とする特異点として扱うことが必要となる。次に、図1に示した並び替え処理部11および再配置処理部12の構成および動作について詳細に説明する。まず、図1に示した並び替え処理部11の構成および動作について説明する。図5は、図1に示した並び替え処理部11の一構成例を示すブロック図である。図1に示した並び替え処理部11は図5に示すように、入力端子1a~5aと、同期分離部1-1~5-1と、A1~A4用フレームメモリ部1-2~4-2と、第1の制御部であるバッファメモリ書込制御部1-3~4-3と、P1用バッファメモリ部1-4~4-4と、P2用バッファメモリ部1-5~4-5と、P3用バッファメモリ部1-6~4-6と、P4用バッファメモリ部1-7~4-7と、第2の制御部であるP1~P4用フレームメモリ書込制御部1-8~4-8と、第3の制御部であるP1~P4用フレームメモリ読出制御部1-9~4-9と、P1~P4用フレームメモリ部1-10~4-10と、出力端子1b~4bとを備えている。なお、A1~A4用フレームメモリ部1-2~4-2のそれぞれは、垂直方向に1080個、水平方向に1920個の画素データを記憶する第1のフレームメモリであるフレームメモリを備えている。また、P1~P4用フレームメモリ部1-10~4-10のそれぞれは、垂直方向に1080個、水平方向に1920個の画素データを記憶する第2のフレームメモリであるフレームメモリを備えている。また、P1用バッファメモリ部1-4~4-4と、P2用バッファメモリ部1-5~4-5と、P3用バッファメモリ部1-6~4-6と、P4用バッファメモリ部1-7~4-7とのそれぞれは、P1用フレームメモリ部1-10と、P2用フレームメモリ部2-10と、P3用フレームメモリ部3-10と、P4用フレームメモリ部4-10とのそれぞれへの画素データの書込み速度を調整するために、画素データを一時的に記憶するメモリとして設けられている。図6~13は、図1および図5に示した並び替え処理部11がエリア信号A1~A4のそれぞれから画像信号P1を生成する動作を説明するための図である。また、図14~21は、図1に示した並び替え処理部11がエリア信号A1~A4のそれぞれから画像信号P2を生成する動作を説明するための図である。また、図22~29は、図1に示した並び替え処理部11がエリア信号A1~A4のそれぞれから画像信号P3を生成する動作を説明するための図である。また、図30~37は、図1に示した並び替え処理部11がエリア信号A1~A4のそれぞれから画像信号P4を生成する動作を説明するための図である。なお、図6~37のそれぞれは、後述する基準アドレスの推移に応じた並び替え処理部11の時系列の動作を示している。また、図6~13のうち、前半の図6~9はエリア信号A1~A4のそれぞれの画像開始点を含む図であり、後半の図10~13はエリア信号A1~A4のそれぞれの画像終了点を含む図である。これは、図14~21、図22~29および図30~37についても同様である。以下に、図5~37を参照しながら並べ替え処理部11の構成および動作について説明するが、以下の説明において、先頭にsを付加した数字例えばs101は、図5~37の図中に記載されているのと同じものであり、信号等を示している。また、図5の図中、を付加した数字は、上記の先頭にsを付加した数字が示す信号等の出力先を示すためのものである。例えば、図5の図中5は、P1用フレームメモリ書込制御部1-8から出力された信号s212の出力先がP1用バッファメモリ部2-4であることを示している。入力端子1a~4aのそれぞれは、エリア信号A1~A4のそれぞれを受信する。具体的には、入力端子1aはエリア信号A1を受信し、入力端子2aはエリア信号A2を受信し、入力端子3aはエリア信号A3を受信し、入力端子4aはエリア信号A4を受信する。そして、入力端子1a~4aのそれぞれは、受信したエリア信号A1~A4のそれぞれを出力する。入力端子5aは、基準同期信号を受信する。そして、入力端子5aは、受信した基準同期信号を出力する。同期分離部1-1~4-1のそれぞれは、入力端子1a~4aのそれぞれから出力されたエリア信号A1~A4s101~s401のそれぞれを受け付ける。そして、同期分離部1-1~1-4のそれぞれは、受け付けたエリア信号A1~A4のそれぞれに挿入されている同期情報を抽出する。なお、同期情報とは例えば、フィールド同期信号や垂直同期信号、水平同期信号である。そして、同期分離部1-1~4-1のそれぞれは、抽出した同期情報から、入力端子1a~4aのそれぞれにて受信されたエリア信号A1~A4のそれぞれに含まれる複数の画素データのそれぞれを、A1~A4用フレームメモリ部1-2~4-2のそれぞれが備えるフレームメモリに記憶させる際の垂直座標および水平座標を示すアドレスを生成する。そして、同期分離部1-1~4-1のそれぞれは、生成したアドレスを、A1~A4用フレームメモリ部1-2~4-2のそれぞれへ出力する。同期分離部5-1は、入力端子5aから出力された基準同期信号s501を受け付ける。そして、同期分離部5-1は、受け付けた基準同期信号に挿入されている同期情報を抽出する。そして、同期分離部5-1は、抽出した同期情報から、垂直座標および水平座標を示す基準アドレスを生成する。基準アドレスは、図6~37に示すように、0,0、0,1、0,2、、0,1917、0,1918、0,1919、0,1919、1,0、1,1、1,2、、541,1917、540,1919、541,1919までの座標を順番に示す。つまり、基準アドレスは、0,0から水平座標の値を1つずつインクリメントしていき、水平座標の値が1919まで進むと、水平座標の値が0に戻るとともに、垂直座標の値が1つインクリメントされることを繰り返すものである。そして、同期分離部5-1は、生成した基準アドレスを、A1~A4用フレームメモリ部1-2~4-2と、バッファメモリ書込制御部1-3~4-3と、P1~P4用フレームメモリ書込制御部1-8~4-8と、P1~P4用フレームメモリ読出制御部1-9~4-9とのそれぞれへ出力する。A1用フレームメモリ部1-2は、入力端子1aから出力されたエリア信号A1s101を受け付ける。また、A1用フレームメモリ部1-2は、同期分離部1-1から出力されたアドレスs102を受け付ける。そして、A1用フレームメモリ部1-2は、受け付けたエリア信号A1に含まれる画素データを、受け付けたアドレスが示す座標に記憶させる。具体的には例えば、エリア信号A1に含まれる0,0、2,0のそれぞれの座標の画素を示す画素データは、A1用フレームメモリ部1-2のフレームメモリの座標0,0、1,0のそれぞれに記憶される。また、エリア信号A1に含まれる0,2、2,2のそれぞれの座標の画素を示す画素データは、A1用フレームメモリ部1-2のフレームメモリの座標0,1、1,1のそれぞれに記憶される。また、A1用フレームメモリ部1-2は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、A1用フレームメモリ部1-2は、受け付けた基準アドレスに従い、フレームメモリに記憶された画素データを読み出す。具体的にはA1用フレームメモリ部1-2から最初に画素データが読み出される場合を一例として説明すると、受け付けた基準アドレスの水平座標の値が0のとき、フレームメモリの座標0,0および1,0に記憶された画素データが読み出される。次に、受け付けた基準アドレスの水平座標の値が1のとき、フレームメモリ上の座標0,1および1,1に記憶された画素データが読み出される。同様の動作が、受け付けた基準アドレスの水平座標の値が1919になるまで実行されることにより、1ライン分の画素データの読出しが完了する。そして、A1用フレームメモリ部1-2は、読出した画素データを含むエリア信号A1s103を出力する。エリア信号A1s103は、基準同期信号に同期した信号となっている。A2用フレームメモリ部2-2は、入力端子2aから出力されたエリア信号A2s201を受け付ける。また、A2用フレームメモリ部2-2は、同期分離部2-1から出力されたアドレスs202を受け付ける。そして、A2用フレームメモリ部2-2は、受け付けたエリア信号A2に含まれる画素データを、受け付けたアドレスが示す座標に記憶させる。具体的には例えば、エリア信号A2に含まれる0,3840、2,3840のそれぞれの座標の画素を示す画素データは、A2用フレームメモリ部2-2のフレームメモリの座標0,0、1,0のそれぞれに記憶される。また、エリア信号A2に含まれる0,3842、2,3842のそれぞれの座標の画素を示す画素データは、A2用フレームメモリ部2-2のフレームメモリの座標0,1、1,1のそれぞれに記憶される。また、A2用フレームメモリ部2-2は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、A2用フレームメモリ部2-2は、受け付けた基準アドレスに従い、フレームメモリに記憶された画素データを読み出す。具体例としては上述したA1用フレームメモリ部1-2の場合と同様なので説明を省略する。そして、A2用フレームメモリ部2-2は、読出した画素データを含むエリア信号A2s203を出力する。エリア信号A2s203は、基準同期信号に同期した信号となっている。A3用フレームメモリ部3-2は、入力端子3aから出力されたエリア信号A3s301を受け付ける。また、A3用フレームメモリ部3-2は、同期分離部3-1から出力されたアドレスs302を受け付ける。そして、A3用フレームメモリ部3-2は、受け付けたエリア信号A3に含まれる画素データを、受け付けたアドレスが示す座標に記憶させる。具体的には例えば、エリア信号A3に含まれる2160,0、2162,0のそれぞれの座標の画素を示す画素データは、A3用フレームメモリ部3-2のフレームメモリの座標0,0、1,0のそれぞれに記憶される。また、エリア信号A3に含まれる2160,2、2162,2のそれぞれの座標の画素を示す画素データは、A3用フレームメモリ部3-2のフレームメモリの座標0,1、1,1のそれぞれに記憶される。また、A3用フレームメモリ部3-2は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、A3用フレームメモリ部3-2は、受け付けた基準アドレスに従い、フレームメモリに記憶された画素データを読み出す。具体例としては上述したA1用フレームメモリ部1-2の場合と同様なので説明を省略する。そして、A3用フレームメモリ部3-2は、読出した画素データを含むエリア信号A3s303を出力する。エリア信号A3s303は、基準同期信号に同期した信号となっている。A4用フレームメモリ部4-2は、入力端子4aから出力されたエリア信号A4s401を受け付ける。また、A4用フレームメモリ部4-2は、同期分離部4-1から出力されたアドレスs402を受け付ける。そして、A4用フレームメモリ部4-2は、受け付けたエリア信号A4に含まれる画素データを、受け付けたアドレスが示す座標に記憶させる。具体的には例えば、エリア信号A4に含まれる2160,3840、2162,3840のそれぞれの座標の画素を示す画素データは、A4用フレームメモリ部4-2のフレームメモリの座標0,0、1,0のそれぞれに記憶される。また、エリア信号A4s401に含まれる2160,3842、2162,3842のそれぞれの座標の画素を示す画素データは、A4用フレームメモリ部4-2のフレームメモリの座標0,1、1,1のそれぞれに記憶される。また、A4用フレームメモリ部4-2は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、A4用フレームメモリ部4-2は、受け付けた基準アドレスに従い、フレームメモリに記憶された画素データを読み出す。具体例としては上述したA1用フレームメモリ部1-2の場合と同様なので説明を省略する。そして、A4用フレームメモリ部4-2は、読出した画素データを含むエリア信号A4s403を出力する。エリア信号A4s403は、基準同期信号に同期した信号となっている。バッファメモリ書込制御部1-3は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、バッファメモリ書込制御部1-3は、受け付けた基準アドレスに従い、A1用フレームメモリ部1-2から出力されたエリア信号A1s103に含まれる複数の画素データのそれぞれを、P1~P4用バッファメモリ部1-4~1-7のいずれかに記憶させるための書込み制御信号s104~s107を出力する。受け付けた基準アドレスの水平座標が偶数であるとき、図6~図11のA1:P1用バッファメモリ書込み制御s104に示すように、バッファメモリ書込制御部1-3は、P1用バッファメモリ部1-4へ書込み制御信号s104を出力する。なお、図中のWriteは画素データの書込みを表している。それとともに、バッファメモリ書込制御部1-3は、図22~図27のA1:P3用バッファメモリ書込み制御s106に示すように、P3用バッファメモリ部1-6へ書込み制御信号s106を出力する。これにより、P1用バッファメモリ部1-4には、エリア信号A1s103に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、P3用バッファメモリ部1-6には、エリア信号A1に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図6、図14、図22および図30のエリア信号A1s103に示す0,0、0、4のそれぞれの座標の画素を示す画素データは、P1用バッファメモリ部1-4に記憶されることになる。また、2,0、2,4のそれぞれの座標の画素を示す画素データは、P3用バッファメモリ部1-6に記憶されることになる。一方、受け付けた基準アドレスの水平座標が奇数であるとき、図14~図19のA1:P2用バッファメモリ書込み制御s105に示すように、バッファメモリ書込制御部1-3は、P2用バッファメモリ部1-5へ書込み制御信号s105を出力する。それとともに、バッファメモリ書込制御部1-3は、図30~図35のA1:P4用バッファメモリ書込み制御s107に示すように、P4用バッファメモリ部1-7へ書込み制御信号s107を出力する。これにより、P2用バッファメモリ部1-5には、エリア信号A1に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、P4用バッファメモリ部1-7には、エリア信号A1に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図6、図14、図22および図30のエリア信号A1s103に示す0,2、0,6のそれぞれの座標の画素を示す画素データは、P2用バッファメモリ部1-5に記憶されることになる。また、2,2、2,6のそれぞれの座標の画素を示す画素データは、P4用バッファメモリ部1-7に記憶されることになる。バッファメモリ書込制御部2-3は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、バッファメモリ書込制御部1-3は、受け付けた基準アドレスに従い、A2用フレームメモリ部2-2から出力されたエリア信号A2s203に含まれる複数の画素データのそれぞれを、P1~P4用バッファメモリ部2-4~2-7のいずれかに記憶させるための書込み制御信号s204~s207を出力する。受け付けた基準アドレスの水平座標が偶数であるとき、図6~図11のA2:P1用バッファメモリ書込み制御s204に示すように、バッファメモリ書込制御部2-3は、P1用バッファメモリ部2-4へ書込み制御信号s204を出力する。それとともに、バッファメモリ書込制御部2-3は、図22~図27のA2:P3用バッファメモリ書込み制御s206に示すように、P3用バッファメモリ部2-6へ書込み制御信号s206を出力する。これにより、P1用バッファメモリ部2-4には、エリア信号A2に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、P3用バッファメモリ部2-6には、エリア信号A2に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図6、図14、図22および図30のエリア信号A2s203に示す0,3840、0,3844のそれぞれの座標の画素を示す画素データは、P1用バッファメモリ部2-4に記憶されることになる。また、2,3840、2,3844のそれぞれの座標の画素を示す画素データは、P3用バッファメモリ部2-6に記憶されることになる。一方、受け付けた基準アドレスの水平座標が奇数であるとき、図14~図19のA2:P2用バッファメモリ書込み制御s205に示すように、バッファメモリ書込制御部2-3は、P2用バッファメモリ部2-5へ書込み制御信号s205を出力する。それとともに、バッファメモリ書込制御部2-3は、図30~図35のA2:P4用バッファメモリ書込み制御s207に示すように、P4用バッファメモリ部2-7へ書込み制御信号s207を出力する。これにより、P2用バッファメモリ部2-5には、エリア信号A2に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、P4用バッファメモリ部2-7には、エリア信号A2に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図6、図14、図22および図30のエリア信号A2s203に示す0,3842、0,3846のそれぞれの座標の画素を示す画素データは、P2用バッファメモリ部2-5に記憶されることになる。また、エリア信号A2に含まれる2,3842、2、3846のそれぞれの座標の画素を示す画素データは、P4用バッファメモリ部2-7に記憶されることになる。バッファメモリ書込制御部3-3は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、バッファメモリ書込制御部3-3は、受け付けた基準アドレスに従い、A3用フレームメモリ部3-2から出力されたエリア信号A3s303に含まれる複数の画素データのそれぞれを、P1~P4用バッファメモリ部3-4~3-7のいずれかに記憶させるための書込み制御信号s304~s307を出力する。受け付けた基準アドレスの水平座標が偶数であるとき、図6~図11のA3:P1用バッファメモリ書込み制御s304に示すように、バッファメモリ書込制御部3-3は、P1用バッファメモリ部3-4へ書込み制御信号s304を出力する。それとともに、バッファメモリ書込制御部3-3は、図22~図27のA3:P3用バッファメモリ書込み制御s306に示すように、P3用バッファメモリ部3-6へ書込み制御信号s306を出力する。これにより、P1用バッファメモリ部3-4には、エリア信号A3に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、P3用バッファメモリ部3-6には、エリア信号A3に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図6、図14、図22および図30のエリア信号A3s303に示す2160,0、2160,4のそれぞれの座標の画素を示す画素データは、P1用バッファメモリ部3-4に記憶されることになる。また、2162,0、2162,4のそれぞれの座標の画素を示す画素データは、P3用バッファメモリ部3-6に記憶されることになる。一方、受け付けた基準アドレスの水平座標が奇数であるとき、図14~図19のA3:P2用バッファメモリ書込み制御s305に示すように、バッファメモリ書込制御部3-3は、P2用バッファメモリ部3-5へ書込み制御信号s305を出力する。それとともに、バッファメモリ書込制御部3-3は、図30~図35のA3:P4用バッファメモリ書込み制御s307に示すように、P4用バッファメモリ部3-7へ書込み制御信号s307を出力する。これにより、P2用バッファメモリ部3-5には、エリア信号A3に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、P4用バッファメモリ部3-7には、エリア信号A3に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図6、図14、図22および図30のエリア信号A3s303に示す2160,2、2160,6のそれぞれの座標の画素を示す画素データは、P2用バッファメモリ部3-5に記憶されることになる。また、2162,2、2162,6のそれぞれの座標の画素を示す画素データは、P4用バッファメモリ部3-7に記憶されることになる。バッファメモリ書込制御部4-3は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、バッファメモリ書込制御部4-3は、受け付けた基準アドレスに従い、A4用フレームメモリ部4-2から出力されたエリア信号A4s403に含まれる複数の画素データのそれぞれを、P1~P4用バッファメモリ部4-4~4-7のいずれかに記憶させるための書込み制御信号s404~s407を出力する。受け付けた基準アドレスの水平座標が偶数であるとき、図6~図11のA4:P1用バッファメモリ書込み制御s404に示すように、バッファメモリ書込制御部4-3は、P1用バッファメモリ部4-4へ書込み制御信号s404を出力する。それとともに、バッファメモリ書込制御部4-3は、図22~図27のA4:P3用バッファメモリ書込み制御s406に示すように、P3用バッファメモリ部4-6へ書込み制御信号s406を出力する。これにより、P1用バッファメモリ部4-4には、エリア信号A4に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、P3用バッファメモリ部4-6には、エリア信号A4に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図6、図14、図22および図30のエリア信号A4s403に示す2160,3840、2160,3844のそれぞれの座標の画素を示す画素データは、P1用バッファメモリ部4-4に記憶されることになる。また、2162,3840、2162,3844のそれぞれの座標の画素を示す画素データは、P3用バッファメモリ部4-6に記憶されることになる。一方、受け付けた基準アドレスの水平座標が奇数であるとき、図14~図19のA4:P2用バッファメモリ書込み制御s405に示すように、バッファメモリ書込制御部4-3は、P2用バッファメモリ部4-5へ書込み制御信号s405を出力する。それとともに、バッファメモリ書込制御部4-3は、図30~図35のA4:P4用バッファメモリ書込み制御s407に示すように、P4用バッファメモリ部4-7へ書込み制御信号s407を出力する。これにより、P2用バッファメモリ部4-5には、エリア信号A4s403に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、P4用バッファメモリ部4-7には、エリア信号A4s403に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図6、図14、図22および図30のエリア信号A4s403に示す2160,3842、2160,3846のそれぞれの座標の画素を示す画素データは、P2用バッファメモリ部3-5に記憶されることになる。また、2162,3842、2162,3846のそれぞれの座標の画素を示す画素データは、P4用バッファメモリ部4-7に記憶されることになる。P1用バッファメモリ部1-4~4-4のそれぞれは、バッファメモリ書込制御部1-3~4-3のそれぞれから出力された書込み制御信号s104,s204,s304,s404のそれぞれを受け付けると、A1~A4用フレームメモリ部1-2~4-2のそれぞれから出力されたエリア信号A1~A4s103,s203,s303,s403のそれぞれに含まれる複数の画素データのそれぞれを記憶する。なお、P1用バッファメモリ部1-4~4-4のそれぞれは、エリア信号A1~A4s103,s203,s303,s403のそれぞれの2ライン分に含まれる画素データを、奇数ラインと偶数ラインとで記憶する。例えば、HD-SDI信号の第21ラインによって送信されてきたエリア信号A1~A4のそれぞれに含まれる画素データは、P1用バッファメモリ部1-4~4-4のそれぞれにおいて奇数ラインに記憶される。また、第22ラインによって送信されてきたエリア信号A1~A4のそれぞれに含まれる画素データは、P1用バッファメモリ部1-4~4-4のそれぞれにおいて偶数ラインに記憶される。より具体的には、HD-SDI信号の第21ラインによって送信されてきたエリア信号A1に含まれる0,0の座標の画素を示す画素データは、P1用バッファメモリ部1-4の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A1に含まれる4,0の座標の画素を示す画素データは、P1用バッファメモリ部1-4の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A2に含まれる0,3840の座標の画素を示す画素データは、P1用バッファメモリ部2-4の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A2に含まれる4,3840の座標の画素を示す画素データは、P1用バッファメモリ部2-4の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A3に含まれる2160,0の座標の画素を示す画素データは、P1用バッファメモリ部3-4の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A3に含まれる2164,0の座標の画素を示す画素データは、P1用バッファメモリ部3-4の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A4に含まれる2160,3840の座標の画素を示す画素データは、P1用バッファメモリ部4-4の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A4に含まれる2164,3840の座標の画素を示す画素データは、P1用バッファメモリ部4-4の偶数ラインに記憶される。また、P1用バッファメモリ部1-4~4-4のそれぞれは、P1用フレームメモリ書込制御部1-8から出力された読出し制御信号s112、s212、s312、s412のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、P1用バッファメモリ部1-4~4-4のそれぞれは、図8~図13のA1:P1用バッファメモリ読出し制御s112等に示すように、奇数ラインに記憶された画素データと偶数ラインに記憶された画素データとの両方を読出して出力する。なお、図中のREADは画素データの読出しを表している。具体的には例えば、P1用バッファメモリ部1-4は、P1用フレームメモリ書込制御部1-8から出力された読出し制御信号s112を受け付けると、図8のP1用バッファメモリ出力s108,s208,s308,s408に示すように、エリア信号A1に含まれる0,0、4,0のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P1用バッファメモリ部2-4は、P1用フレームメモリ書込制御部1-8から出力された読出し制御信号s212を受け付けると、エリア信号A2に含まれる0,3840、4,3840のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P1用バッファメモリ部3-4は、P1用フレームメモリ書込制御部1-8から出力された読出し制御信号s312を受け付けると、エリア信号A3に含まれる2160,0、2164,0のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P1用バッファメモリ部4-4は、P1用フレームメモリ書込制御部1-8から出力された読出し制御信号s412を受け付けると、エリア信号A4に含まれる2160,3840、2164,3840のそれぞれの座標の画素を示す画素データを読出して出力することになる。P2用バッファメモリ部1-5~4-5のそれぞれは、バッファメモリ書込制御部1-3~4-3のそれぞれから出力された書込み制御信号s105,s205,s305,s405のそれぞれを受け付けると、A1~A4用フレームメモリ部1-2~4-2のそれぞれから出力されたエリア信号A1~A4s103,s203,s303,s403のそれぞれに含まれる複数の画素データのそれぞれを記憶する。なお、P2用バッファメモリ部1-5~4-5のそれぞれは、エリア信号A1~A4s103,s203,s303,s403のそれぞれの2ライン分に含まれる画素データを、奇数ラインと偶数ラインとで記憶する。例えば、HD-SDI信号の第21ラインによって送信されてきたエリア信号A1~A4のそれぞれに含まれる画素データは、P2用バッファメモリ部1-5~4-5のそれぞれにおいて奇数ラインに記憶される。また、第22ラインによって送信されてきたエリア信号A1~A4のそれぞれに含まれる画素データは、P2用バッファメモリ部1-5~4-5のそれぞれにおいて偶数ラインに記憶される。より具体的には、HD-SDI信号の第21ラインによって送信されてきたエリア信号A1に含まれる0,2の座標の画素を示す画素データは、P2用バッファメモリ部1-5の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A1に含まれる4,2の座標の画素を示す画素データは、P2用バッファメモリ部1-5の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A2に含まれる0,3842の座標の画素を示す画素データは、P2用バッファメモリ部2-5の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A2に含まれる4,3842の座標の画素を示す画素データは、P2用バッファメモリ部2-5の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A3に含まれる2160,2の座標の画素を示す画素データは、P2用バッファメモリ部3-5の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A3に含まれる2164,2の座標の画素を示す画素データは、P2用バッファメモリ部3-5の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A4に含まれる2160,3842の座標の画素を示す画素データは、P2用バッファメモリ部4-5の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A4に含まれる2164,3842の座標の画素を示す画素データは、P2用バッファメモリ部4-5の偶数ラインに記憶される。また、P2用バッファメモリ部1-5~4-5のそれぞれは、P2用フレームメモリ書込制御部2-8から出力された読出し制御信号s113、s213、s313、s413のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、P2用バッファメモリ部1-5~4-5のそれぞれは、図16~図21のA1:P2用バッファメモリ読出し制御s113等に示すように、奇数ラインに記憶された画素データと偶数ラインに記憶された画素データとの両方を読出して出力する。具体的には例えば、P2用バッファメモリ部1-5は、P2用フレームメモリ書込制御部2-8から出力された読出し制御信号s113を受け付けると、図16のP2用バッファメモリ出力s109,s209,s309,s409に示すように、エリア信号A1に含まれる0,2、4,2のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P2用バッファメモリ部2-5は、P2用フレームメモリ書込制御部2-8から出力された読出し制御信号s213を受け付けると、エリア信号A2に含まれる0,3842、4,3842のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P2用バッファメモリ部3-5は、P2用フレームメモリ書込制御部2-8から出力された読出し制御信号s313を受け付けると、エリア信号A3に含まれる2160,2、2164,2のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P2用バッファメモリ部4-5は、P2用フレームメモリ書込制御部2-8から出力された読出し制御信号s413を受け付けると、エリア信号A4に含まれる2160,3842、2164,3842のそれぞれの座標の画素を示す画素データを読出して出力することになる。P3用バッファメモリ部1-6~4-6のそれぞれは、バッファメモリ書込制御部1-3~4-3のそれぞれから出力された書込み制御信号s106,s206,s306,s406のそれぞれを受け付けると、A1~A4用フレームメモリ部1-2~4-2のそれぞれから出力されたエリア信号A1~A4s103,s203,s303,s403のそれぞれに含まれる複数の画素データのそれぞれを記憶する。なお、P3用バッファメモリ部1-6~4-6のそれぞれは、エリア信号A1~A4s103,s203,s303,s403のそれぞれの2ライン分に含まれる画素データを、奇数ラインと偶数ラインとで記憶する。例えば、HD-SDI信号の第21ラインによって送信されてきたエリア信号A1~A4のそれぞれに含まれる画素データは、P3用バッファメモリ部1-6~4-6のそれぞれにおいて奇数ラインに記憶される。また、第22ラインによって送信されてきたエリア信号A1~A4のそれぞれに含まれる画素データは、P3用バッファメモリ部1-6~4-6のそれぞれにおいて偶数ラインに記憶される。より具体的には、HD-SDI信号の第21ラインによって送信されてきたエリア信号A1に含まれる2,0の座標の画素を示す画素データは、P3用バッファメモリ部1-6の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A1に含まれる6,0の座標の画素を示す画素データは、P3用バッファメモリ部1-6の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A2に含まれる2,3840の座標の画素を示す画素データは、P3用バッファメモリ部2-6の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A2に含まれる6,3840の座標の画素を示す画素データは、P3用バッファメモリ部2-6の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A3に含まれる2162,0の座標の画素を示す画素データは、P3用バッファメモリ部3-6の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A3に含まれる2166,0の座標の画素を示す画素データは、P3用バッファメモリ部3-6の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A4に含まれる2162,3840の座標の画素を示す画素データは、P3用バッファメモリ部4-6の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A4に含まれる2166,3840の座標の画素を示す画素データは、P3用バッファメモリ部4-6の偶数ラインに記憶される。また、P3用バッファメモリ部1-6~4-6のそれぞれは、P3用フレームメモリ書込制御部3-8から出力された読出し制御信号s114、s214、s314、s414のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、P3用バッファメモリ部1-6~4-6のそれぞれは、図24~図29のA1:P3用バッファメモリ読出し制御s114等に示すように、奇数ラインに記憶された画素データと偶数ラインに記憶された画素データとの両方を読出して出力する。具体的には例えば、P3用バッファメモリ部1-6は、P3用フレームメモリ書込制御部3-8から出力された読出し制御信号s114を受け付けると、図24のP3用バッファメモリ出力s110,s210,s310,s410に示すように、エリア信号A1に含まれる2,0、6,0のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P3用バッファメモリ部2-6は、P3用フレームメモリ書込制御部3-8から出力された読出し制御信号s214を受け付けると、エリア信号A2に含まれる2,3840、6,3840のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P3用バッファメモリ部3-6は、P3用フレームメモリ書込制御部3-8から出力された読出し制御信号s314を受け付けると、エリア信号A3に含まれる2162,0、2166,0のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P3用バッファメモリ部4-6は、P3用フレームメモリ書込制御部3-8から出力された読出し制御信号s414を受け付けると、エリア信号A4に含まれる2162,3840、2166,3840のそれぞれの座標の画素を示す画素データを読出して出力することになる。P4用バッファメモリ部1-7~4-7のそれぞれは、バッファメモリ書込制御部1-3~4-3のそれぞれから出力された書込み制御信号s107,s207,s307,s407のそれぞれを受け付けると、A1~A4用フレームメモリ部1-2~4-2のそれぞれから出力されたエリア信号A1~A4s103,s203,s303,s403のそれぞれに含まれる複数の画素データのそれぞれを記憶する。なお、P4用バッファメモリ部1-7~4-7のそれぞれは、エリア信号A1~A4s103,s203,s303,s403のそれぞれの2ライン分に含まれる画素データを、奇数ラインと偶数ラインとで記憶する。例えば、HD-SDI信号の第21ラインによって送信されてきたエリア信号A1~A4のそれぞれに含まれる画素データは、P3用バッファメモリ部1-6~4-6のそれぞれにおいて奇数ラインに記憶される。また、第22ラインによって送信されてきたエリア信号A1~A4のそれぞれに含まれる画素データは、P3用バッファメモリ部1-6~4-6のそれぞれにおいて偶数ラインに記憶される。より具体的には、HD-SDI信号の第21ラインによって送信されてきたエリア信号A1に含まれる2,2の座標の画素を示す画素データは、P4用バッファメモリ部1-7の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A1に含まれる6,2の座標の画素を示す画素データは、P4用バッファメモリ部1-7の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A2に含まれる2,3842の座標の画素を示す画素データは、P4用バッファメモリ部2-7の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A2に含まれる6,3842の座標の画素を示す画素データは、P4用バッファメモリ部2-7の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A3に含まれる2162,2の座標の画素を示す画素データは、P4用バッファメモリ部3-7の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A3に含まれる2166,2の座標の画素を示す画素データは、P4用バッファメモリ部3-7の偶数ラインに記憶される。同様に、HD-SDI信号の第21ラインによって送信されてきたエリア信号A4に含まれる2162,3842の座標の画素を示す画素データは、P4用バッファメモリ部4-7の奇数ラインに記憶される。また、HD-SDI信号の第22ラインによって送信されてきたエリア信号A4に含まれる2166,3842の座標の画素を示す画素データは、P4用バッファメモリ部4-7の偶数ラインに記憶される。また、P4用バッファメモリ部1-7~4-7のそれぞれは、P4用フレームメモリ書込制御部4-8から出力された読出し制御信号s115、s215、s315、s415のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、P4用バッファメモリ部1-7~4-7のそれぞれは、図32~図37のA1:P4用バッファメモリ読出し制御s115等に示すように、奇数ラインに記憶された画素データと偶数ラインに記憶された画素データとの両方を読出して出力する。具体的には例えば、P4用バッファメモリ部1-7は、P4用フレームメモリ書込制御部4-8から出力された読出し制御信号s115を受け付けると、図32のP4用バッファメモリ出力s111,s211,s311,s411に示すように、エリア信号A1に含まれる2,2、6,2のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P4用バッファメモリ部2-7は、P4用フレームメモリ書込制御部4-8から出力された読出し制御信号s215を受け付けると、エリア信号A2に含まれる2,3842、6,3842のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P4用バッファメモリ部4-6は、P4用フレームメモリ書込制御部4-8から出力された読出し制御信号s315を受け付けると、エリア信号A3に含まれる2162,2、2166,2のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、P4用バッファメモリ部4-7は、P4用フレームメモリ書込制御部4-8から出力された読出し制御信号s415を受け付けると、エリア信号A4に含まれる2162,3842、2166,3842のそれぞれの座標の画素を示す画素データを読出して出力することになる。P1用フレームメモリ書込制御部1-8は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、P1用フレームメモリ書込制御部1-8は、受け付けた基準アドレスに従い、P1用バッファメモリ部1-4~4-4のそれぞれに記憶された画素データを読み出させるための読出し制御信号s112、s212、s312、s412をP1用バッファメモリ部1-4~4-4のそれぞれへ出力する。それとともに、P1用フレームメモリ書込制御部1-8は、受け付けた基準アドレスに従い、P1用バッファメモリ部1-4~4-4のそれぞれから出力された画素データs108、s208、s308、s408をP1用フレームメモリ部1-10に記憶させるための書込み制御信号s116をP1用フレームメモリ部1-10へ出力する。具体的には、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が0であるとき、P1用フレームメモリ書込制御部1-8は、P1用バッファメモリ部1-4へ読出し制御信号s112を出力するとともに、書込み制御信号s116をP1用フレームメモリ部1-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が1であるとき、P1用フレームメモリ書込制御部1-8は、P1用バッファメモリ部2-4へ読出し制御信号s212を出力するとともに、書込み制御信号s116をP1用フレームメモリ部1-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が2であるとき、P1用フレームメモリ書込制御部1-8は、P1用バッファメモリ部3-4へ読出し制御信号s312を出力するとともに、書込み制御信号s116をP1用フレームメモリ部1-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が3であるとき、P1用フレームメモリ書込制御部1-8は、P1用バッファメモリ部4-4へ読出し制御信号s412を出力するとともに、書込み制御信号s116をP1用フレームメモリ部1-10へ出力する。なお、書込み制御信号s116には、画素データを記憶させるフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号s116に含まれる書込みアドレスが示す座標について、P1用フレームメモリ部1-10に最初に画素データが記憶される場合を一例として説明する。この場合、読出し制御信号s112とともに出力される書込み制御信号s116に含まれる書込みアドレスが示す座標は、図8のP1用フレームメモリ書込み制御s116に示すように、0,0、1,0となる。これにより、エリア信号A1に含まれる0,0、4,0のそれぞれの座標の画素を示す画素データがフレームメモリの0,0、1,0のそれぞれに記憶されることになる。また、読出し制御信号s212とともに出力される書込み制御信号s116に含まれる書込みアドレスが示す座標は、0,960、1,960となる。これにより、エリア信号A2に含まれる0,3840、4,3840のそれぞれの座標の画素を示す画素データがフレームメモリの0,960、1,960のそれぞれに記憶されることになる。また、読出し制御信号s312とともに出力される書込み制御信号s116に含まれる書込みアドレスが示す座標は、540,0、541,0となる。これにより、エリア信号A3に含まれる2160,0、2164,0のそれぞれの座標の画素を示す画素データがフレームメモリの540,0、541,0のそれぞれに記憶されることになる。また、読出し制御信号s412とともに出力される書込み制御信号s116に含まれる書込みアドレスが示す座標は、540,960、541,960となる。これにより、エリア信号A4に含まれる2160,3840、2164,3840のそれぞれの座標の画素を示す画素データがフレームメモリの540,960、541,960のそれぞれに記憶されることになる。P2用フレームメモリ書込制御部2-8は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、P2用フレームメモリ書込制御部2-8は、受け付けた基準アドレスに従い、P2用バッファメモリ部1-5~4-5のそれぞれに記憶された画素データを読み出させるための読出し制御信号s113、s213、s313、s413をP2用バッファメモリ部1-5~4-5のそれぞれへ出力する。それとともに、P2用フレームメモリ書込制御部2-8は、受け付けた基準アドレスに従い、P2用バッファメモリ部1-5~4-5のそれぞれから出力された画素データs109、s209、s309、s409をP2用フレームメモリ部2-10に記憶させるための書込み制御信号s216をP2用フレームメモリ部2-10へ出力する。具体的には、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が0であるとき、P2用フレームメモリ書込制御部2-8は、P2用バッファメモリ部1-5へ読出し制御信号s113を出力するとともに、書込み制御信号s216をP2用フレームメモリ部2-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が1であるとき、P2用フレームメモリ書込制御部2-8は、P2用バッファメモリ部2-5へ読出し制御信号s213を出力するとともに、書込み制御信号s216をP2用フレームメモリ部2-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が2であるとき、P2用フレームメモリ書込制御部2-8は、P2用バッファメモリ部3-5へ読出し制御信号s313を出力するとともに、書込み制御信号s216をP2用フレームメモリ部2-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が3であるとき、P2用フレームメモリ書込制御部2-8は、P2用バッファメモリ部4-5へ読出し制御信号s413を出力するとともに、書込み制御信号s216をP2用フレームメモリ部2-10へ出力する。なお、書込み制御信号s216には、画素データを記憶させるフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号s216に含まれる書込みアドレスが示す座標について、P2用フレームメモリ部2-10に最初に画素データが記憶される場合を一例として説明する。この場合、読出し制御信号s113とともに出力される書込み制御信号s216に含まれる書込みアドレスが示す座標は、図16のP2用フレームメモリ書込み制御s216に示すように、0,0、1,0となる。これにより、エリア信号A1に含まれる0,2、4,2のそれぞれの座標の画素を示す画素データがフレームメモリの0,0、1,0のそれぞれに記憶されることになる。また、読出し制御信号s213とともに出力される書込み制御信号s216に含まれる書込みアドレスが示す座標は、0,960、1,960となる。これにより、エリア信号A2に含まれる0,3842、4,3842のそれぞれの座標の画素を示す画素データがフレームメモリの0,960、1,960のそれぞれに記憶されることになる。また、読出し制御信号s313とともに出力される書込み制御信号s216に含まれる書込みアドレスが示す座標は、540,0、541,0となる。これにより、エリア信号A3に含まれる2160,2、2164,2のそれぞれの座標の画素を示す画素データがフレームメモリの540,0、541,0のそれぞれに記憶されることになる。また、読出し制御信号s413とともに出力される書込み制御信号s216に含まれる書込みアドレスが示す座標は、540,960、541,960となる。これにより、エリア信号A4に含まれる2160,3842、2164,3842のそれぞれの座標の画素を示す画素データがフレームメモリの540,960、541,960のそれぞれに記憶されることになる。P3用フレームメモリ書込制御部3-8は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、P3用フレームメモリ書込制御部3-8は、受け付けた基準アドレスに従い、P3用バッファメモリ部1-6~4-6のそれぞれに記憶された画素データを読み出させるための読出し制御信号s114、s214、s314、s414をP3用バッファメモリ部1-6~4-6のそれぞれへ出力する。それとともに、P3用フレームメモリ書込制御部3-8は、受け付けた基準アドレスに従い、P3用バッファメモリ部1-6~4-6のそれぞれから出力された画素データs110、s210、s310、s410をP3用フレームメモリ部3-10に記憶させるための書込み制御信号s316をP3用フレームメモリ部3-10へ出力する。具体的には、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が0であるとき、P3用フレームメモリ書込制御部3-8は、P3用バッファメモリ部1-6へ読出し制御信号s114を出力するとともに、書込み制御信号s316をP3用フレームメモリ部3-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が1であるとき、P3用フレームメモリ書込制御部3-8は、P3用バッファメモリ部2-6へ読出し制御信号s214を出力するとともに、書込み制御信号s316をP3用フレームメモリ部3-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が2であるとき、P3用フレームメモリ書込制御部3-8は、P3用バッファメモリ部3-6へ読出し制御信号s314を出力するとともに、書込み制御信号s316をP3用フレームメモリ部3-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が3であるとき、P3用フレームメモリ書込制御部3-8は、P3用バッファメモリ部4-6へ読出し制御信号s414を出力するとともに、書込み制御信号s316をP3用フレームメモリ部3-10へ出力する。なお、書込み制御信号s316には、画素データを記憶させるフレームメモリ上の座標を示す書込みアドレスが含まれている。書込み制御信号s316に含まれる書込みアドレスが示す座標について、P3用フレームメモリ部3-10に最初に画素データが記憶される場合を一例として説明する。この場合、読出し制御信号s114とともに出力される書込み制御信号s316に含まれる書込みアドレスが示す座標は、図24のP3用フレームメモリ書込み制御s316に示すように、0,0、1,0となる。これにより、エリア信号A1に含まれる2,0、6,0のそれぞれの座標の画素を示す画素データがフレームメモリの0,0、1,0のそれぞれに記憶されることになる。また、読出し制御信号s214とともに出力される書込み制御信号s316に含まれる書込みアドレスが示す座標は、0,960、1,960となる。これにより、エリア信号A2に含まれる2,3840、6,3840のそれぞれの座標の画素を示す画素データがフレームメモリの0,960、1,960のそれぞれに記憶されることになる。また、読出し制御信号s314とともに出力される書込み制御信号s316に含まれる書込みアドレスが示す座標は、540,0、541,0となる。これにより、エリア信号A3に含まれる2162,0、2166,0のそれぞれの座標の画素を示す画素データがフレームメモリの540,0、541,0のそれぞれに記憶されることになる。また、読出し制御信号s414とともに出力される書込み制御信号s316に含まれる書込みアドレスが示す座標は、540,960、541,960となる。これにより、エリア信号A4に含まれる2162,3840、2166,3840のそれぞれの座標の画素を示す画素データがフレームメモリの540,960、541,960のそれぞれに記憶されることになる。P4用フレームメモリ書込制御部4-8は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、P4用フレームメモリ書込制御部4-8は、受け付けた基準アドレスに従い、P4用バッファメモリ部1-7~4-7のそれぞれに記憶された画素データを読み出させるための読出し制御信号s115、s215、s315、s415をP4用バッファメモリ部1-7~4-7のそれぞれへ出力する。それとともに、P4用フレームメモリ書込制御部4-8は、受け付けた基準アドレスに従い、P4用バッファメモリ部1-7~4-7のそれぞれから出力された画素データs111、s211、s311、s411をP4用フレームメモリ部4-10に記憶させるための書込み制御信号s416をP4用フレームメモリ部4-10へ出力する。具体的には、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が0であるとき、P4用フレームメモリ書込制御部4-8は、P4用バッファメモリ部1-7へ読出し制御信号s115を出力するとともに、書込み制御信号s416をP4用フレームメモリ部4-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が1であるとき、P4用フレームメモリ書込制御部4-8は、P4用バッファメモリ部2-7へ読出し制御信号s215を出力するとともに、書込み制御信号s416をP4用フレームメモリ部4-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が2であるとき、P4用フレームメモリ書込制御部4-8は、P4用バッファメモリ部3-7へ読出し制御信号s315を出力するとともに、書込み制御信号s416をP4用フレームメモリ部4-10へ出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が3であるとき、P4用フレームメモリ書込制御部4-8は、P4用バッファメモリ部4-7へ読出し制御信号s415を出力するとともに、書込み制御信号s416をP4用フレームメモリ部4-10へ出力する。なお、書込み制御信号s416には、画素データを記憶させるフレームメモリ上の座標を示す書込みアドレスが含まれている。書込み制御信号s416に含まれる書込みアドレスが示す座標について、P4用フレームメモリ部4-10に最初に画素データが記憶される場合を一例として説明する。この場合、読出し制御信号s115とともに出力される書込み制御信号s416に含まれる書込みアドレスが示す座標は、図32のP4用フレームメモリ書込み制御s416に示すように、0,0、1,0となる。これにより、エリア信号A1に含まれる2,2、6,2のそれぞれの座標の画素を示す画素データがフレームメモリの0,0、1,0のそれぞれに記憶されることになる。また、読出し制御信号s215とともに出力される書込み制御信号s416に含まれる書込みアドレスが示す座標は、0,960、1,960となる。これにより、エリア信号A2に含まれる2,3842、6,3842のそれぞれの座標の画素を示す画素データがフレームメモリの0,960、1,960のそれぞれに記憶されることになる。また、読出し制御信号s315とともに出力される書込み制御信号s416に含まれる書込みアドレスが示す座標は、540,0、541,0となる。これにより、エリア信号A3に含まれる2162,2、2166,2のそれぞれの座標の画素を示す画素データがフレームメモリの540,0、541,0のそれぞれに記憶されることになる。また、読出し制御信号s415とともに出力される書込み制御信号s416に含まれる書込みアドレスが示す座標は、540,960、541,960となる。これにより、エリア信号A4に含まれる2162,3842、2166,3842のそれぞれの座標の画素を示す画素データがフレームメモリの540,960、541,960のそれぞれに記憶されることになる。P1用フレームメモリ読出制御部1-9は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、P1用フレームメモリ読出制御部1-9は、受け付けた基準アドレスに従い、P1用フレームメモリ部1-10に記憶された画素データを読み出させるための読出し制御信号s117をP1用フレームメモリ部1-10へ出力する。なお、読出し制御信号s117には、読み出す画素データのフレームメモリ上の座標を示す読出しアドレスが含まれている。読出し制御信号s117に含まれる読出しアドレスが示す座標について、P1用フレームメモリ部1-10から最初に画素データが読み出される場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が0であるとき、読出し制御信号s117に含まれる読出しアドレスが示す座標は、図8のP1用フレームメモリ読出し制御s117に示すように、0,0、1,0となる。これにより、図8のP1用フレームメモリ出力s118に示すように、エリア信号A1に含まれる0,0、4,0のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が1であるとき、読出し制御信号s117に含まれる読出しアドレスが示す座標は、0,1、1,1となる。これにより、エリア信号A1に含まれる0,4、4,4のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が2であるとき、読出し制御信号s117に含まれる読出しアドレスが示す座標は、0,2、1,2となる。これにより、エリア信号A1に含まれる0,8、4,8のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が3であるとき、読出し制御信号s117に含まれる読出しアドレスが示す座標は、0,3、1,3となる。これにより、エリア信号A1に含まれる0,12、4,12のそれぞれの座標の画素を示す画素データが読み出されることになる。P2用フレームメモリ読出制御部2-9は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、P2用フレームメモリ読出制御部2-9は、受け付けた基準アドレスに従い、P2用フレームメモリ部2-10に記憶された画素データを読み出させるための読出し制御信号s217をP2用フレームメモリ部2-10へ出力する。なお、読出し制御信号s217には、読み出す画素データのフレームメモリ上の座標を示す読出しアドレスが含まれている。読出し制御信号s217に含まれる読出しアドレスが示す座標について、P2用フレームメモリ部2-10から最初に画素データが読み出される場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が0であるとき、読出し制御信号s217に含まれる読出しアドレスが示す座標は、図16のP2用フレームメモリ読出し制御s217に示すように、0,0、1,0となる。これにより、図16のP2用フレームメモリ出力s218に示すように、エリア信号A1に含まれる0,2、4,2のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が1であるとき、読出し制御信号s217に含まれる読出しアドレスが示す座標は、0,1、1,1となる。これにより、エリア信号A1に含まれる0,6、4,6のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が2であるとき、読出し制御信号s217に含まれる読出しアドレスが示す座標は、0,2、1,2となる。これにより、エリア信号A1に含まれる0,10、4,10のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が3であるとき、読出し制御信号s217に含まれる読出しアドレスが示す座標は、0,3、1,3となる。これにより、エリア信号A1に含まれる0,14、4,14のそれぞれの座標の画素を示す画素データが読み出されることになる。P3用フレームメモリ読出制御部3-9は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、P3用フレームメモリ読出制御部3-9は、受け付けた基準アドレスに従い、P3用フレームメモリ部3-10に記憶された画素データを読み出させるための読出し制御信号s317をP3用フレームメモリ部3-10へ出力する。なお、読出し制御信号s317には、読み出す画素データのフレームメモリ上の座標を示す読出しアドレスが含まれている。読出し制御信号s317に含まれる読出しアドレスが示す座標について、P3用フレームメモリ部3-10から最初に画素データが読み出される場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が0であるとき、読出し制御信号s317に含まれる読出しアドレスが示す座標は、図24のP3用フレームメモリ読出し制御s317に示すように、0,0、1,0となる。これにより、図24のP3用フレームメモリ出力s318に示すように、エリア信号A1に含まれる2,0、6,0のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が1であるとき、読出し制御信号s317に含まれる読出しアドレスが示す座標は、0,1、1,1となる。これにより、エリア信号A1に含まれる2,4、6,4のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が2であるとき、読出し制御信号s317に含まれる読出しアドレスが示す座標は、0,2、1,2となる。これにより、エリア信号A1に含まれる2,8、6,8のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が3であるとき、読出し制御信号s317に含まれる読出しアドレスが示す座標は、0,3、1,3となる。これにより、エリア信号A1に含まれる2,12、6,12のそれぞれの座標の画素を示す画素データが読み出されることになる。P4用フレームメモリ読出制御部4-9は、同期分離部5-1から出力された基準アドレスs502を受け付ける。そして、P4用フレームメモリ読出制御部4-9は、受け付けた基準アドレスに従い、P4用フレームメモリ部4-10に記憶された画素データを読み出させるための読出し制御信号s417をP4用フレームメモリ部4-10へ出力する。なお、読出し制御信号s417には、読み出す画素データのフレームメモリ上の座標を示す読出しアドレスが含まれている。読出し制御信号s417に含まれる読出しアドレスが示す座標について、P4用フレームメモリ部4-10から最初に画素データが読み出される場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が0であるとき、読出し制御信号s417に含まれる読出しアドレスが示す座標は、図32のP4用フレームメモリ読出し制御s417に示すように、0,0、1,0となる。これにより、図32のP4用フレームメモリ出力s418に示すように、エリア信号A1に含まれる2,2、6,2のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が1であるとき、読出し制御信号s417に含まれる読出しアドレスが示す座標は、0,1、1,1となる。これにより、エリア信号A1に含まれる2,6、6,6のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が2であるとき、読出し制御信号s417に含まれる読出しアドレスが示す座標は、0,2、1,2となる。これにより、エリア信号A1に含まれる2,10、6,10のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が3であるとき、読出し制御信号s417に含まれる読出しアドレスが示す座標は、0,3、1,3となる。これにより、エリア信号A1に含まれる2,14、6,14のそれぞれの座標の画素を示す画素データが読み出されることになる。P1用フレームメモリ部1-10は、P1用フレームメモリ書込制御部1-8から出力された書込み制御信号s116を受け付けると、P1用バッファメモリ部1-4~4-4のそれぞれから出力された画素データを、受け付けた書込み制御信号s116に含まれる書込みアドレスが示すフレームメモリの座標に記憶させる。また、P1用フレームメモリ部1-10は、P1用フレームメモリ読出制御部1-9から出力された読出し制御信号s117を受け付けると、受け付けた読出し制御信号s117に含まれる読出しアドレスが示すフレームメモリの座標に記憶された画素データを読み出す。そして、P1用フレームメモリ部1-10は、読出した画素データを含む信号を画像信号P1として出力する。P2用フレームメモリ部2-10は、P2用フレームメモリ書込制御部2-8から出力された書込み制御信号s216を受け付けると、P2用バッファメモリ部1-5~4-5のそれぞれから出力された画素データを、受け付けた書込み制御信号s216に含まれる書込みアドレスが示すフレームメモリの座標に記憶させる。また、P2用フレームメモリ部2-10は、P2用フレームメモリ読出制御部2-9から出力された読出し制御信号s217を受け付けると、受け付けた読出し制御信号s217に含まれる読出しアドレスが示すフレームメモリの座標に記憶された画素データを読み出す。そして、P2用フレームメモリ部2-10は、読出した画素データを含む信号を画像信号P2として出力する。P3用フレームメモリ部3-10は、P3用フレームメモリ書込制御部3-8から出力された書込み制御信号s316を受け付けると、P3用バッファメモリ部1-6~4-6のそれぞれから出力された画素データを、受け付けた書込み制御信号s316に含まれる書込みアドレスが示すフレームメモリの座標に記憶させる。また、P3用フレームメモリ部3-10は、P3用フレームメモリ読出制御部3-9から出力された読出し制御信号s317を受け付けると、受け付けた読出し制御信号s317に含まれる読出しアドレスが示すフレームメモリの座標に記憶された画素データを読み出す。そして、P3用フレームメモリ部3-10は、読出した画素データを含む信号を画像信号P3として出力する。P4用フレームメモリ部4-10は、P4用フレームメモリ書込制御部4-8から出力された書込み制御信号s416を受け付けると、P4用バッファメモリ部1-7~4-7のそれぞれから出力された画素データを、受け付けた書込み制御信号s416に含まれる書込みアドレスが示すフレームメモリの座標に記憶させる。また、P4用フレームメモリ部4-10は、P4用フレームメモリ読出制御部4-9から出力された読出し制御信号s417を受け付けると、受け付けた読出し制御信号s417に含まれる読出しアドレスが示すフレームメモリの座標に記憶された画素データを読み出す。そして、P4用フレームメモリ部4-10は、読出した画素データを含む信号を画像信号P4として出力する。出力端子1b~4bのそれぞれは、P1~P4用フレームメモリ部1-10~4-10のそれぞれから出力された画像信号P1~P4s118、s218、s318、s418のそれぞれを受け付ける。そして、出力端子1b~4bのそれぞれは、受け付けた画像信号P1~P4のそれぞれを出力する。具体的には、出力端子1bは画像信号P1を出力し、出力端子2bは画像信号P2を出力し、出力端子3bは画像信号P3を出力し、出力端子4bは画像信号P4を出力する。なお、ここでは、並べ替え処理部11における遅延量を1フレーム2ラインとしたが、A1~A4用フレームメモリ部1-2~4-2のそれぞれからの画素データの読出しを早めることにより、遅延量を1/2フレームまで抑制することが可能である。次に、図1に示した再配置処理部12の構成および動作について説明する。図38は、図1に示した再配置処理部12の一構成例を示すブロック図である。図1に示した再配置処理部12は図38に示すように、入力端子1c~5cと、同期分離部5-2と、P1~P4用フレームメモリ部1-11~4-11と、P1~P4用フレームメモリ書込制御部1-12~4-12と、P1~P4用フレームメモリ読出制御部1-13~4-13と、A1用バッファメモリ部1-14~4-14と、A2用バッファメモリ部1-15~4-15と、A3用バッファメモリ部1-16~4-16と、A4用バッファメモリ部1-17~4-17と、バッファメモリ読出制御部1-18~4-18と、同期信号挿入部1-19~4-19と、出力端子1d~4dとを備えている。なお、P1~P4用フレームメモリ部1-11~4-11のそれぞれは、垂直方向に1080個、水平方向に1920個の画素データを記憶するフレームメモリを備えている。図39~46は、図1および図38に示した再配置処理部12が画像信号P1~P4のそれぞれからエリア信号A1を生成する動作を説明するための図である。また、図47~54は、図38に示した再配置処理部12が画像信号P1~P4のそれぞれからエリア信号A2を生成する動作を説明するための図である。また、図55~62は、図38に示した再配置処理部12が画像信号P1~P4のそれぞれからエリア信号A3を生成する動作を説明するための図である。また、図63~70は、図38に示した再配置処理部12が画像信号P1~P4のそれぞれからエリア信号A4を生成する動作を説明するための図である。なお、図39~70は、後述する基準アドレスの推移に応じた再配置処理部12の時系列の動作を示している。また、図39~46のうち、前半の図39~42はエリア信号A1~A4のそれぞれの画像開始点を含む図であり、後半の図43~46はエリア信号A1~A4のそれぞれの画像終了点を含む図である。これは、図47~54、図55~62および図63~70についても同様である。以下に、図38~図70を参照しながら再配置処理部12の構成および動作について説明するが、以下の説明において、先頭にsを付加した数字例えばs119は、図38~70の図中に記載されているのと同じものであり、信号等を示している。また、図38の図中、を付加した数字は、上記の先頭にsを付加した数字が示す信号等の出力先を示すためのものである。例えば、図38の図中22は、バッファメモリ読出制御部1-18から出力された信号s231の出力先がA1用バッファメモリ部2-14であることを示している。入力端子1c~4cのそれぞれは、画像信号P1~P4のそれぞれを受信する。具体的には、入力端子1cは画像信号P1を受信し、入力端子2cは画像信号P2を受信し、入力端子3cは画像信号P3を受信し、入力端子4cは画像信号P4を受信する。そして、入力端子1c~4cのそれぞれは、受信した画像信号P1~P4のそれぞれを出力する。入力端子5cは、基準同期信号を受信する。そして、入力端子5cは、受信した基準同期信号を出力する。同期分離部5-2は、入力端子5cから出力された基準同期信号s503を受け付ける。そして、同期分離部5-2は、受け付けた基準同期信号に挿入されている同期情報を抽出する。そして、同期分離部5-2は、抽出した同期情報から、垂直座標および水平座標を示す基準アドレスを生成する。ここで、生成される基準アドレスは、上述した同期分離部5-1にて生成される基準アドレスと同様に、0,0から水平座標の値を1つずつインクリメントしていき、水平座標の値が1919まで進むと、水平座標の値が0に戻るとともに、垂直座標の値が1つインクリメントされることを繰り返すものである。そして、同期分離部5-2は、生成した基準アドレスを、P1~P4用フレームメモリ書込制御部1-12~4-12と、P1~P4用フレームメモリ読出制御部1-13~4-13と、バッファメモリ読出制御部1-18~4-18と、同期信号挿入部1-19~4-19とのそれぞれへ出力する。P1用フレームメモリ書込制御部1-12は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、P1用フレームメモリ書込制御部1-12は、受け付けた基準アドレスに従い、入力端子1cから出力された画像信号P1s119に含まれる画素データを、P1用フレームメモリ部1-11に記憶させるための書込み制御信号s120を、P1用フレームメモリ部1-11へ出力する。なお、書込み制御信号s120には、画素データを書き込むフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号s120に含まれる書込みアドレスが示す座標について、P1用フレームメモリ部1-11に最初に画素データを記憶させる場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が0であるとき、書込み制御信号s120に含まれる書込みアドレスが示す座標は、図39、図47、図55および図63のフレームメモリ書込み制御s120,s220,s320,s420が示すように、0,0、1,0となる。これにより、画像信号P1s119に含まれる画素データであり、エリア信号A1に含まれていた0,0、4,0のそれぞれの座標の画素を示す画素データがフレームメモリの0,0、1,0のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が1であるとき、書込み制御信号s120に含まれる書込みアドレスが示す座標は、0,1、1,1となる。これにより、画像信号P1s119に含まれる画素データであり、エリア信号A1に含まれていた0,4、4,4のそれぞれの座標の画素を示す画素データがフレームメモリの0,1、1,1のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が2であるとき、書込み制御信号s120に含まれる書込みアドレスが示す座標は、0,2、1,2となる。これにより、画像信号P1s119に含まれる画素データであり、エリア信号A1に含まれていた0,8、4,8のそれぞれの座標の画素を示す画素データがフレームメモリの0,2、1,2のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が3であるとき、書込み制御信号s120に含まれる書込みアドレスが示す座標は、0,3、1,3となる。これにより、画像信号P1s119に含まれる画素データであり、エリア信号A1に含まれていた0,12、4,12のそれぞれの座標の画素を示す画素データがフレームメモリの0,3、1,3のそれぞれに記憶されることになる。P2用フレームメモリ書込制御部2-12は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、P2用フレームメモリ書込制御部2-12は、受け付けた基準アドレスに従い、入力端子2cから出力された画像信号P2s219に含まれる画素データを、P2用フレームメモリ部2-11に記憶させるための書込み制御信号s220を、P2用フレームメモリ部2-11へ出力する。なお、書込み制御信号s220には、画素データを書き込むフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号s220に含まれる書込みアドレスが示す座標について、P2用フレームメモリ部2-11に最初に画素データを記憶させる場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が0であるとき、書込み制御信号s220に含まれる書込みアドレスが示す座標は、図39、図47、図55および図63のフレームメモリ書込み制御s120,s220,s320,s420が示すように、0,0、1,0となる。これにより、画像信号P2s219に含まれる画素データであり、エリア信号A1に含まれていた0,2、4,2のそれぞれの座標の画素を示す画素データがフレームメモリの0,0、1,0のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が1であるとき、書込み制御信号s220に含まれる書込みアドレスが示す座標は、0,1、1,1となる。これにより、画像信号P2s219に含まれる画素データであり、エリア信号A1に含まれていた0,6、4,6のそれぞれの座標の画素を示す画素データがフレームメモリの0,1、1,1のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が2であるとき、書込み制御信号s220に含まれる書込みアドレスが示す座標は、0,2、1,2となる。これにより、画像信号P2s219に含まれる画素データであり、エリア信号A1に含まれていた0,10、4,10のそれぞれの座標の画素を示す画素データがフレームメモリの0,2、1,2のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が3であるとき、書込み制御信号s220に含まれる書込みアドレスが示す座標は、0,3、1,3となる。これにより、画像信号P2s219に含まれる画素データであり、エリア信号A1に含まれていた0,14、4,14のそれぞれの座標の画素を示す画素データがフレームメモリの0,3、1,3のそれぞれに記憶されることになる。P3用フレームメモリ書込制御部3-12は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、P3用フレームメモリ書込制御部3-12は、受け付けた基準アドレスに従い、入力端子3cから出力された画像信号P3s319に含まれる画素データを、P3用フレームメモリ部3-11に記憶させるための書込み制御信号s320を、P3用フレームメモリ部3-11へ出力する。なお、書込み制御信号s320には、画素データを書き込むフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号s320に含まれる書込みアドレスが示す座標について、P3用フレームメモリ部3-11に最初に画素データを記憶させる場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が0であるとき、書込み制御信号s320に含まれる書込みアドレスが示す座標は、図39、図47、図55および図63のフレームメモリ書込み制御s120,s220,s320,s420が示すように、0,0、1,0となる。これにより、画像信号P3s319に含まれる画素データであり、エリア信号A1に含まれていた2,0、6,0のそれぞれの座標の画素を示す画素データがフレームメモリの0,0、1,0のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が1であるとき、書込み制御信号s320に含まれる書込みアドレスが示す座標は、0,1、1,1となる。これにより、画像信号P3s319に含まれる画素データであり、エリア信号A1に含まれていた2,4、6,4のそれぞれの座標の画素を示す画素データがフレームメモリの0,1、1,1のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が2であるとき、書込み制御信号s320に含まれる書込みアドレスが示す座標は、0,2、1,2となる。これにより、画像信号P3s319に含まれる画素データであり、エリア信号A1に含まれていた2,8、6,8のそれぞれの座標の画素を示す画素データがフレームメモリの0,2、1,2のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が3であるとき、書込み制御信号s320に含まれる書込みアドレスが示す座標は、0,3、1,3となる。これにより、画像信号P3s319に含まれる画素データであり、エリア信号A1に含まれていた2,12、6,12のそれぞれの座標の画素を示す画素データがフレームメモリの0,3、1,3のそれぞれに記憶されることになる。P4用フレームメモリ書込制御部4-12は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、P4用フレームメモリ書込制御部4-12は、受け付けた基準アドレスに従い、入力端子4cから出力された画像信号P3s419に含まれる画素データを、P4用フレームメモリ部4-11に記憶させるための書込み制御信号s420を、P4用フレームメモリ部4-11へ出力する。なお、書込み制御信号s420には、画素データを書き込むフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号s420に含まれる書込みアドレスが示す座標について、P4用フレームメモリ部4-11に最初に画素データを記憶させる場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が0であるとき、書込み制御信号s420に含まれる書込みアドレスが示す座標は、図39、図47、図55および図63のフレームメモリ書込み制御s120,s220,s320,s420が示すように、0,0、1,0となる。これにより、画像信号P4s419に含まれる画素データであり、エリア信号A1に含まれていた2,2、6,2のそれぞれの座標の画素を示す画素データがフレームメモリの0,0、1,0のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が1であるとき、書込み制御信号s420に含まれる書込みアドレスが示す座標は、0,1、1,1となる。これにより、画像信号P4s419に含まれる画素データであり、エリア信号A1に含まれていた2,6、6,6のそれぞれの座標の画素を示す画素データがフレームメモリの0,1、1,1のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が2であるとき、書込み制御信号s420に含まれる書込みアドレスが示す座標は、0,2、1,2となる。これにより、画像信号P4s419に含まれる画素データであり、エリア信号A1に含まれていた2,10、6,10のそれぞれの座標の画素を示す画素データがフレームメモリの0,2、1,2のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が3であるとき、書込み制御信号s420に含まれる書込みアドレスが示す座標は、0,3、1,3となる。これにより、画像信号P4s419に含まれる画素データであり、エリア信号A1に含まれていた2,14、6,14のそれぞれの座標の画素を示す画素データがフレームメモリの0,3、1,3のそれぞれに記憶されることになる。P1用フレームメモリ読出制御部1-13は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、P1用フレームメモリ読出制御部1-13は、受け付けた基準アドレスに従い、P1用フレームメモリ部1-11に記憶された画素データを読み出させるための読出し制御信号s121を、P1用フレームメモリ部1-11へ出力する。それとともに、P1用フレームメモリ読出制御部1-13は、受け付けた基準アドレスに従い、A1~A4用バッファメモリ部1-14~1-17のいずれかに、P1用フレームメモリ部1-11から出力された画素データを記憶させるための書込み制御信号s123~s126を出力する。具体的には、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が0である場合、P1用フレームメモリ読出制御部1-13は、図39~44のA1用バッファメモリ書込み制御s123,s223,s323,s423に示すように、A1用バッファメモリ部1-14へ書込み制御信号s123を出力する。それとともに、P1用フレームメモリ読出制御部1-13は、P1用フレームメモリ部1-11へ読出し制御信号s121を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が1である場合、P1用フレームメモリ読出制御部1-13は、図47~52のA2用バッファメモリ書込み制御s124,s224,s324,s424に示すように、A2用バッファメモリ部1-15へ書込み制御信号s124を出力する。それとともに、P1用フレームメモリ読出制御部1-13は、P1用フレームメモリ部1-11へ読出し制御信号s121を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が2である場合、P1用フレームメモリ読出制御部1-13は、図55~60のA3用バッファメモリ書込み制御s125,s225,s325,s425に示すように、A3用バッファメモリ部1-16へ書込み制御信号s125を出力する。それとともに、P1用フレームメモリ読出制御部1-13は、P1用フレームメモリ部1-11へ読出し制御信号s121を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が3である場合、P1用フレームメモリ読出制御部1-13は、図63~68のA4用バッファメモリ書込み制御s126,s226,s326,s426に示すように、A4用バッファメモリ部1-17へ書込み制御信号s126を出力する。それとともに、P1用フレームメモリ読出制御部1-13は、P1用フレームメモリ部1-11へ読出し制御信号s121を出力する。なお、読出し制御信号s121には、読み出す画素データのフレームメモリの座標を示す読出しアドレスが含まれている。読出し制御信号s121に含まれる読出しアドレスが示す座標について、P1用フレームメモリ部1-11から最初に画素データが出力される場合を一例として説明する。この場合、書込み制御信号s123とともに出力される読出し制御信号s121に含まれる読出しアドレスが示す座標は、図39、図47、図55および図63のフレームメモリ読出し制御s121,s221,s321,s421に示すように、0,0、1,0となる。これにより、図39、図47、図55および図63のフレームメモリ出力s122,s222,s322,s422のP1奇数ラインおよびP1偶数ラインに示すように、エリア信号A1に含まれていた0,0、4,0のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s124とともに出力される読出し制御信号s121に含まれる読出しアドレスが示す座標は、0,960、1,960となる。これにより、エリア信号A2に含まれていた0,3840、4,3840のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s125とともに出力される読出し制御信号s121に含まれる読出しアドレスが示す座標は、540,0、541,0となる。これにより、エリア信号A3に含まれていた2160,0、2164,0のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s126とともに出力される読出し制御信号s121に含まれる読出しアドレスが示す座標は、540,960、541,961となる。これにより、エリア信号A4に含まれていた2160,3840、2164,3840のそれぞれの座標の画素を示す画素データが読み出されることになる。P2用フレームメモリ読出制御部2-13は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、P2用フレームメモリ読出制御部2-13は、受け付けた基準アドレスに従い、P2用フレームメモリ部2-11に記憶された画素データを読み出させるための読出し制御信号s221を、P2用フレームメモリ部2-11へ出力する。それとともに、P2用フレームメモリ読出制御部2-13は、受け付けた基準アドレスに従い、A1~A4用バッファメモリ部2-14~2-17のいずれかに、P2用フレームメモリ部2-11から出力された画素データを記憶させるための書込み制御信号s223~s226を出力する。具体的には、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が0である場合、P2用フレームメモリ読出制御部2-13は、図39~44のA1用バッファメモリ書込み制御s123,s223,s323,s423に示すように、A1用バッファメモリ部2-14へ書込み制御信号s223を出力する。それとともに、P2用フレームメモリ読出制御部2-13は、P2用フレームメモリ部2-11へ読出し制御信号s221を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が1である場合、P2用フレームメモリ読出制御部2-13は、図47~52のA2用バッファメモリ書込み制御s124,s224,s324,s424に示すように、A2用バッファメモリ部2-15へ書込み制御信号s224を出力する。それとともに、P2用フレームメモリ読出制御部2-13は、P2用フレームメモリ部2-11へ読出し制御信号s221を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が2である場合、P2用フレームメモリ読出制御部2-13は、図55~60のA3用バッファメモリ書込み制御s125,s225,s325,s425に示すように、A3用バッファメモリ部2-16へ書込み制御信号s225を出力する。それとともに、P2用フレームメモリ読出制御部2-13は、P2用フレームメモリ部2-11へ読出し制御信号s221を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が3である場合、P2用フレームメモリ読出制御部2-13は、図63~68のA4用バッファメモリ書込み制御s126,s226,s326,s426に示すように、A4用バッファメモリ部2-17へ書込み制御信号s226を出力する。それとともに、P2用フレームメモリ読出制御部2-13は、P2用フレームメモリ部2-11へ読出し制御信号s221を出力する。なお、読出し制御信号s221には、読み出す画素データのフレームメモリの座標を示す読出しアドレスが含まれている。読出し制御信号s221に含まれる読出しアドレスが示す座標について、P2用フレームメモリ部2-11から最初に画素データが出力される場合を一例として説明する。この場合、書込み制御信号s223とともに出力される読出し制御信号s221に含まれる読出しアドレスが示す座標は、図39、図47、図55および図63のフレームメモリ読出し制御s121,s221,s321,s421に示すように、0,0、1,0となる。これにより、図39、図47、図55および図63のフレームメモリ出力s122,s222,s322,s422のP2奇数ラインおよびP2偶数ラインに示すように、エリア信号A1に含まれていた0,2、4,2のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s224とともに出力される読出し制御信号s221に含まれる読出しアドレスが示す座標は、0,960、1,960となる。これにより、エリア信号A2に含まれていた0,3842、4,3842のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s225とともに出力される読出し制御信号s221に含まれる読出しアドレスが示す座標は、540,0、541,0となる。これにより、エリア信号A3に含まれていた2160,2、2164,2のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s226とともに出力される読出し制御信号s221に含まれる読出しアドレスが示す座標は、540,960、541,961となる。これにより、エリア信号A4に含まれていた2160,3842、2164,3842のそれぞれの座標の画素を示す画素データが読み出されることになる。P3用フレームメモリ読出制御部3-13は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、P3用フレームメモリ読出制御部3-13は、受け付けた基準アドレスに従い、P3用フレームメモリ部3-11に記憶された画素データを読み出させるための読出し制御信号s321を、P3用フレームメモリ部3-11へ出力する。それとともに、P3用フレームメモリ読出制御部3-13は、受け付けた基準アドレスに従い、A1~A4用バッファメモリ部3-14~3-17のいずれかに、P3用フレームメモリ部3-11から出力された画素データを記憶させるための書込み制御信号s323~s326を出力する。具体的には、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が0である場合、P3用フレームメモリ読出制御部3-13は、図39~44のA1用バッファメモリ書込み制御s123,s223,s323,s423に示すように、A1用バッファメモリ部3-14へ書込み制御信号s323を出力する。それとともに、P3用フレームメモリ読出制御部3-13は、P3用フレームメモリ部3-11へ読出し制御信号s321を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が1である場合、P3用フレームメモリ読出制御部3-13は、図47~52のA2用バッファメモリ書込み制御s124,s224,s324,s424に示すように、A2用バッファメモリ部3-15へ書込み制御信号s324を出力する。それとともに、P3用フレームメモリ読出制御部3-13は、P3用フレームメモリ部3-11へ読出し制御信号s321を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が2である場合、P3用フレームメモリ読出制御部3-13は、図55~60のA3用バッファメモリ書込み制御s125,s225,s325,s425に示すように、A3用バッファメモリ部3-16へ書込み制御信号s325を出力する。それとともに、P3用フレームメモリ読出制御部3-13は、P3用フレームメモリ部3-11へ読出し制御信号s321を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が3である場合、P3用フレームメモリ読出制御部3-13は、図63~68のA4用バッファメモリ書込み制御s126,s226,s326,s426に示すように、A4用バッファメモリ部3-17へ書込み制御信号s326を出力する。それとともに、P3用フレームメモリ読出制御部3-13は、P3用フレームメモリ部3-11へ読出し制御信号s321を出力する。なお、読出し制御信号s321には、読み出す画素データのフレームメモリの座標を示す読出しアドレスが含まれている。読出し制御信号s321に含まれる読出しアドレスが示す座標について、P3用フレームメモリ部3-11から最初に画素データが出力される場合を一例として説明する。この場合、書込み制御信号s323とともに出力される読出し制御信号s321に含まれる読出しアドレスが示す座標は、図39、図47、図55および図63のフレームメモリ読出し制御s121,s221,s321,s421が示すように、0,0、1,0となる。これにより、図39、図47、図55および図63のフレームメモリ出力s122,s222,s322,s422のP3奇数ラインおよびP3偶数ラインに示すように、エリア信号A1に含まれていた2,0、6,0のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s324とともに出力される読出し制御信号s321に含まれる読出しアドレスが示す座標は、0,960、1,960となる。これにより、エリア信号A2に含まれていた2,3840、6,3840のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s325とともに出力される読出し制御信号s321に含まれる読出しアドレスが示す座標は、540,0、541,0となる。これにより、エリア信号A3に含まれていた2162,0、2166,0のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s326とともに出力される読出し制御信号s321に含まれる読出しアドレスが示す座標は、540,960、541,961となる。これにより、エリア信号A4に含まれていた2162,3840、2166,3840のそれぞれの座標の画素を示す画素データが読み出されることになる。P4用フレームメモリ読出制御部4-13は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、P4用フレームメモリ読出制御部4-13は、受け付けた基準アドレスに従い、P4用フレームメモリ部4-11に記憶された画素データを読み出させるための読出し制御信号s421を、P4用フレームメモリ部4-11へ出力する。それとともに、P4用フレームメモリ読出制御部4-13は、受け付けた基準アドレスに従い、A1~A4用バッファメモリ部4-14~4-17のいずれかに、P4用フレームメモリ部4-11から出力された画素データを記憶させるための書込み制御信号s423~s426を出力する。具体的には、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が0である場合、P4用フレームメモリ読出制御部4-13は、図39~44のA1用バッファメモリ書込み制御s123,s223,s323,s423に示すように、A1用バッファメモリ部4-14へ書込み制御信号s423を出力する。それとともに、P4用フレームメモリ読出制御部4-13は、P4用フレームメモリ部4-11へ読出し制御信号s421を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が1である場合、P4用フレームメモリ読出制御部4-13は、図47~52のA2用バッファメモリ書込み制御s124,s224,s324,s424に示すように、A2用バッファメモリ部4-15へ書込み制御信号s424を出力する。それとともに、P4用フレームメモリ読出制御部4-13は、P4用フレームメモリ部4-11へ読出し制御信号s421を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が2である場合、P4用フレームメモリ読出制御部4-13は、図55~60のA3用バッファメモリ書込み制御s125,s225,s325,s425に示すように、A4用バッファメモリ部4-16へ書込み制御信号s425を出力する。それとともに、P4用フレームメモリ読出制御部4-13は、P4用フレームメモリ部4-11へ読出し制御信号s421を出力する。また、受け付けた基準アドレスの水平座標の値を4で除算した際の剰余が3である場合、P4用フレームメモリ読出制御部4-13は、図63~68のA4用バッファメモリ書込み制御s126,s226,s326,s426に示すように、A4用バッファメモリ部4-17へ書込み制御信号s426を出力する。それとともに、P4用フレームメモリ読出制御部4-13は、P4用フレームメモリ部4-11へ読出し制御信号s421を出力する。なお、読出し制御信号s421には、読み出す画素データのフレームメモリの座標を示す読出しアドレスが含まれている。読出し制御信号s421に含まれる読出しアドレスが示す座標について、P4用フレームメモリ部4-11から最初に画素データが出力される場合を一例として説明する。この場合、書込み制御信号s423とともに出力される読出し制御信号s421に含まれる読出しアドレスが示す座標は、図39、図47、図55および図63のフレームメモリ読出し制御s121,s221,s321,s421が示すように、0,0、1,0となる。これにより、図39、図47、図55および図63のフレームメモリ出力s122,s222,s322,s422のP4奇数ラインおよびP4偶数ラインに示すように、エリア信号A1に含まれていた2,2、6,2のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s424とともに出力される読出し制御信号s421に含まれる読出しアドレスが示す座標は、0,960、1,960となる。これにより、エリア信号A2に含まれていた2,3842、6,3842のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s425とともに出力される読出し制御信号s421に含まれる読出しアドレスが示す座標は、540,0、541,0となる。これにより、エリア信号A3に含まれていた2162,2、2166,2のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号s426とともに出力される読出し制御信号s421に含まれる読出しアドレスが示す座標は、540,960、541,961となる。これにより、エリア信号A4に含まれていた2162,3842、2166,3842のそれぞれの座標の画素を示す画素データが読み出されることになる。P1用フレームメモリ部1-11は、入力端子1cから出力された画像信号P1s119を受け付ける。また、P1用フレームメモリ部1-11は、P1用フレームメモリ書込制御部1-12から出力された書込み制御信号s120を受け付ける。そして、P1用フレームメモリ部1-11は、受け付けた画像信号P1に含まれる画素データを、受け付けた書込み制御信号に含まれる書込みアドレスが示す座標に記憶させる。また、P1用フレームメモリ部1-11は、P1用フレームメモリ読出制御部1-13から出力された読出し制御信号s121を受け付けると、受け付けた読出し制御信号に含まれる読出しアドレスが示す座標に記憶された画素データを読み出す。そして、P1用フレームメモリ部1-11は、読出した画素データを含む画像信号P1s122を出力する。P2用フレームメモリ部2-11は、入力端子2cから出力された画像信号P2s219を受け付ける。また、P2用フレームメモリ部2-11は、P2用フレームメモリ書込制御部2-12から出力された書込み制御信号s220を受け付ける。そして、P2用フレームメモリ部2-11は、受け付けた画像信号P2に含まれる画素データを、受け付けた書込み制御信号に含まれる書込みアドレスが示す座標に記憶させる。また、P2用フレームメモリ部2-11は、P2用フレームメモリ読出制御部2-13から出力された読出し制御信号s221を受け付けると、受け付けた読出し制御信号に含まれる読出しアドレスが示す座標に記憶された画素データを読み出す。そして、P2用フレームメモリ部2-11は、読出した画素データを含む画像信号P2s222を出力する。P3用フレームメモリ部3-11は、入力端子3cから出力された画像信号P3s319を受け付ける。また、P3用フレームメモリ部3-11は、P3用フレームメモリ書込制御部3-12から出力された書込み制御信号s320を受け付ける。そして、P3用フレームメモリ部3-11は、受け付けた画像信号P3に含まれる画素データを、受け付けた書込み制御信号に含まれる書込みアドレスが示す座標に記憶させる。また、P3用フレームメモリ部3-11は、P3用フレームメモリ読出制御部3-13から出力された読出し制御信号s321を受け付けると、受け付けた読出し制御信号に含まれる読出しアドレスが示す座標に記憶された画素データを読み出す。そして、P3用フレームメモリ部3-11は、読出した画素データを含む画像信号P3s322を出力する。P4用フレームメモリ部4-11は、入力端子4cから出力された画像信号P4s419を受け付ける。また、P4用フレームメモリ部4-11は、P4用フレームメモリ書込制御部4-12から出力された書込み制御信号s420を受け付ける。そして、P4用フレームメモリ部4-11は、受け付けた画像信号P4に含まれる画素データを、受け付けた書込み制御信号に含まれる書込みアドレスが示す座標に記憶させる。また、P4用フレームメモリ部4-11は、P4用フレームメモリ読出制御部4-13から出力された読出し制御信号s421を受け付けると、受け付けた読出し制御信号に含まれる読出しアドレスが示す座標に記憶された画素データを読み出す。そして、P4用フレームメモリ部4-11は、読出した画素データを含む画像信号P4s422を出力する。A1用バッファメモリ部1-14~4-14のそれぞれは、P1~P4用フレームメモリ読出制御部1-13~4-13のそれぞれから出力された書込み制御信号s123,s223,s323,s423を受け付けると、P1~P4用フレームメモリ部1-11~4-11のそれぞれから出力された画像信号P1~P4s122,s222,s322,s422のそれぞれに含まれる画素データを、奇数ラインと偶数ラインとで記憶する。また、A1用バッファメモリ部1-14~4-14のそれぞれは、後述するバッファメモリ読出制御部1-18から出力された読出し制御信号s131,s231,s331,s431のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、A1用バッファメモリ部1-14~4-14のそれぞれは、奇数ラインの画素データと偶数ラインの画素データとのいずれかを読出して出力する。A2用バッファメモリ部1-15~4-15のそれぞれは、P1~P4用フレームメモリ読出制御部1-13~4-13のそれぞれから出力された書込み制御信号s124,s224,s324,s424を受け付けると、P1~P4用フレームメモリ部1-11~4-11のそれぞれから出力された画像信号P1~P4s122,s222,s322,s422のそれぞれに含まれる画素データを、奇数ラインと偶数ラインとで記憶する。また、A2用バッファメモリ部1-15~4-15のそれぞれは、後述するバッファメモリ読出制御部2-18から出力された読出し制御信号s132,s232,s332,s432のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、A2用バッファメモリ部1-15~4-15のそれぞれは、奇数ラインの画素データと偶数ラインの画素データとのいずれかを読出して出力する。A3用バッファメモリ部1-16~4-16のそれぞれは、P1~P4用フレームメモリ読出制御部1-13~4-13のそれぞれから出力された書込み制御信号s125,s225,s325,s425を受け付けると、P1~P4用フレームメモリ部1-11~4-11のそれぞれから出力された画像信号P1~P4s122,s222,s322,s422のそれぞれに含まれる画素データを、奇数ラインと偶数ラインとで記憶する。また、A3用バッファメモリ部1-16~4-16のそれぞれは、後述するバッファメモリ読出制御部3-18から出力された読出し制御信号s133,s233,s333,s433のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、A3用バッファメモリ部1-16~4-16のそれぞれは、奇数ラインの画素データと偶数ラインの画素データとのいずれかを読出して出力する。A4用バッファメモリ部1-17~4-17のそれぞれは、P1~P4用フレームメモリ読出制御部1-13~4-13のそれぞれから出力された書込み制御信号s126,s226,s326,s426を受け付けると、P1~P4用フレームメモリ部1-11~4-11のそれぞれから出力された画像信号P1~P4s122,s222,s322,s422のそれぞれに含まれる画素データを、奇数ラインと偶数ラインとで記憶する。また、A4用バッファメモリ部1-17~4-17のそれぞれは、後述するバッファメモリ読出制御部4-18から出力された読出し制御信号s134,s234,s334,s434のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、A4用バッファメモリ部1-17~4-17のそれぞれは、奇数ラインの画素データと偶数ラインの画素データとのいずれかを読出して出力する。バッファメモリ読出制御部1-18は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、バッファメモリ読出制御部1-18は、受け付けた基準アドレスに従い、A1用バッファメモリ部1-14~4-14のそれぞれに記憶された画素データを読出して出力させるための読出し制御信号s131,s231,s331,s431を、A1用バッファメモリ部1-14~4-14のそれぞれへ出力する。具体的には、受け付けた基準アドレスの水平座標が偶数であるとき、図41~図46のP1:A1用バッファメモリ読出し制御s131が示すように、バッファメモリ読出制御部1-18は、A1用バッファメモリ部1-14へ読出し制御信号s131を出力する。それとともに、バッファメモリ読出制御部1-18は、図41~図46のP3:A1用バッファメモリ読出し制御s331が示すように、A1用バッファメモリ部3-14へ読出し制御信号s331を出力する。これにより、図41のA1用バッファメモリ出力s127,s227,s327,s427が示すように、エリア信号A1に含まれる0,0の座標の画素を示す画素データがA1用バッファメモリ部1-14から読み出されて出力されることになる。それとともに、エリア信号A1に含まれる2,0の座標の画素を示す画素データがA1用バッファメモリ部3-14から読み出されて出力されることになる。また、受け付けた基準アドレスの水平座標が奇数であるとき、図41~図46のP2:A1用バッファメモリ読出し制御s231が示すように、バッファメモリ読出制御部1-18は、A1用バッファメモリ部2-14へ読出し制御信号s231を出力する。それとともに、バッファメモリ読出制御部1-18は、図41~図46のP4:A1用バッファメモリ読出し制御s431が示すように、A1用バッファメモリ部4-14へ読出し制御信号s431を出力する。これにより、エリア信号A1に含まれる0,2の座標の画素を示す画素データがA1用バッファメモリ部2-14から読み出されて出力されることになる。それとともに、エリア信号A1に含まれる2,2の座標の画素を示す画素データがA1用バッファメモリ部4-14から読み出されて出力されることになる。バッファメモリ読出制御部2-18は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、バッファメモリ読出制御部2-18は、受け付けた基準アドレスに従い、A2用バッファメモリ部1-15~4-15のそれぞれに記憶された画素データを読出して出力させるための読出し制御信号s132,s232,s332,s432を、A2用バッファメモリ部1-15~4-15のそれぞれへ出力する。具体的には、受け付けた基準アドレスの水平座標が偶数であるとき、図49~図54のP1:A2用バッファメモリ読出し制御s132が示すように、バッファメモリ読出制御部2-18は、A2用バッファメモリ部1-15へ読出し制御信号s132を出力する。それとともに、バッファメモリ読出制御部2-18は、図49~図54のP3:A2用バッファメモリ読出し制御s332が示すように、A2用バッファメモリ部3-15へ読出し制御信号s332を出力する。これにより、図49のA2用バッファメモリ出力s128,s228,s328,s428に示すように、エリア信号A2に含まれる0,3840の座標の画素を示す画素データがA2用バッファメモリ部1-15から読み出されて出力されることになる。それとともに、エリア信号A2に含まれる2,3840の座標の画素を示す画素データがA2用バッファメモリ部3-15から読み出されて出力されることになる。また、受け付けた基準アドレスの水平座標が奇数であるとき、図49~図54のP2:A2用バッファメモリ読出し制御s232が示すように、バッファメモリ読出制御部2-18は、A2用バッファメモリ部2-15へ読出し制御信号s232を出力する。それとともに、バッファメモリ読出制御部2-18は、図49~図54のP4:A2用バッファメモリ読出し制御s432が示すように、A2用バッファメモリ部4-15へ読出し制御信号s432を出力する。これにより、エリア信号A2に含まれる0,3842の座標の画素を示す画素データがA2用バッファメモリ部2-15から読み出されて出力されることになる。それとともに、エリア信号A2に含まれる2,3842の座標の画素を示す画素データがA2用バッファメモリ部4-15から読み出されて出力されることになる。バッファメモリ読出制御部3-18は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、バッファメモリ読出制御部3-18は、受け付けた基準アドレスに従い、A3用バッファメモリ部1-16~4-16のそれぞれに記憶された画素データを読出して出力させるための読出し制御信号s133,s233,s333,s433を、A3用バッファメモリ部1-16~4-16のそれぞれへ出力する。具体的には、受け付けた基準アドレスの水平座標が偶数であるとき、図57~図62のP1:A3用バッファメモリ読出し制御s133に示すように、バッファメモリ読出制御部3-18は、A3用バッファメモリ部1-16へ読出し制御信号s133を出力する。それとともに、バッファメモリ読出制御部3-18は、図57~図62のP3:A3用バッファメモリ読出し制御s333に示すように、A3用バッファメモリ部3-16へ読出し制御信号s333を出力する。これにより、図57のA3用バッファメモリ出力s129,s229,s329,s429に示すように、エリア信号A3に含まれる2160,0の座標の画素を示す画素データがA3用バッファメモリ部1-16から読み出されて出力されることになる。それとともに、エリア信号A3に含まれる2162,0の座標の画素を示す画素データがA3用バッファメモリ部3-16から読み出されて出力されることになる。また、受け付けた基準アドレスの水平座標が奇数であるとき、図57~図62のP2:A3用バッファメモリ読出し制御s233が示すように、バッファメモリ読出制御部3-18は、A3用バッファメモリ部2-16へ読出し制御信号s233を出力する。それとともに、バッファメモリ読出制御部3-18は、図57~図62のP4:A3用バッファメモリ読出し制御s433に示すように、A3用バッファメモリ部4-16へ読出し制御信号s433を出力する。これにより、エリア信号A3に含まれる2160,2の座標の画素を示す画素データがA3用バッファメモリ部2-16から読み出されて出力されることになる。それとともに、エリア信号A3に含まれる2162,2の座標の画素を示す画素データがA3用バッファメモリ部4-16から読み出されて出力されることになる。バッファメモリ読出制御部4-18は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、バッファメモリ読出制御部4-18は、受け付けた基準アドレスに従い、A4用バッファメモリ部1-17~4-17のそれぞれに記憶された画素データを読出して出力させるための読出し制御信号s134,s234,s334,s434を、A4用バッファメモリ部1-17~4-17のそれぞれへ出力する。具体的には、受け付けた基準アドレスの水平座標が偶数であるとき、図65~図70のP1:A4用バッファメモリ読出し制御s134に示すように、バッファメモリ読出制御部4-18は、A4用バッファメモリ部1-17へ読出し制御信号s134を出力する。それとともに、バッファメモリ読出制御部4-18は、図65~図70のP3:A4用バッファメモリ読出し制御s334が示すように、A4用バッファメモリ部3-17へ読出し制御信号s334を出力する。これにより、図65のA4用バッファメモリ出力s130,s230,s330,s430に示すように、エリア信号A4に含まれる2160,3840の座標の画素を示す画素データがA4用バッファメモリ部1-17から読み出されて出力されることになる。それとともに、エリア信号A4に含まれる2162,3840の座標の画素を示す画素データがA4用バッファメモリ部3-17から読み出されて出力されることになる。また、受け付けた基準アドレスの水平座標が奇数であるとき、図65~図70のP2:A4用バッファメモリ読出し制御s234に示すように、バッファメモリ読出制御部4-18は、A4用バッファメモリ部2-17へ読出し制御信号s234を出力する。それとともに、バッファメモリ読出制御部4-18は、図65~図70のP4:A4用バッファメモリ読出し制御s434に示すように、A4用バッファメモリ部4-17へ読出し制御信号s434を出力する。これにより、エリア信号A4に含まれる2160,3842の座標の画素を示す画素データがA4用バッファメモリ部2-17から読み出されて出力されることになる。それとともに、エリア信号A4に含まれる2162,3842の座標の画素を示す画素データがA4用バッファメモリ部4-17から読み出されて出力されることになる。同期信号挿入部1-19は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、同期信号挿入部1-19は、受け付けた基準アドレスに基づき、HD-SDI信号の規格に準拠した同期コードを生成する。また、同期信号挿入部1-19は、A1用バッファメモリ部1-14~4-14のそれぞれから出力された画素データs127、s227、s327、s427を受け付ける。そして、同期信号挿入部1-19は、受け付けた画素データs127、s227、s327、s427と、生成した同期コードとを含む信号を生成し、生成した信号をエリア信号A1として出力する。なお、同期コードはHD-SDI規格で規定された多重期間に挿入される。これは、同期信号挿入部2-19~4-19においても同様である。同期信号挿入部2-19は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、同期信号挿入部2-19は、受け付けた基準アドレスに基づき、HD-SDI信号の規格に準拠した同期コードを生成する。また、同期信号挿入部2-19は、A2用バッファメモリ部1-15~4-15のそれぞれから出力された画素データs128、s228、s328、s428を受け付ける。そして、同期信号挿入部2-19は、受け付けた画素データs128、s228、s328、s428と、生成した同期コードとを含む信号を生成し、生成した信号をエリア信号A2として出力する。同期信号挿入部3-19は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、同期信号挿入部3-19は、受け付けた基準アドレスに基づき、HD-SDI信号の規格に準拠した同期コードを生成する。また、同期信号挿入部3-19は、A3用バッファメモリ部1-16~4-16のそれぞれから出力された画素データs129、s229、s329、s429を受け付ける。そして、同期信号挿入部3-19は、受け付けた画素データs129、s229、s329、s429と、生成した同期コードとを含む信号を生成し、生成した信号をエリア信号A3として出力する。同期信号挿入部4-19は、同期分離部5-2から出力された基準アドレスs504を受け付ける。そして、同期信号挿入部4-19は、受け付けた基準アドレスに基づき、HD-SDI信号の規格に準拠した同期コードを生成する。また、同期信号挿入部4-19は、A4用バッファメモリ部1-17~4-17のそれぞれから出力された画素データs130、s230、s330、s430を受け付ける。そして、同期信号挿入部4-19は、受け付けた画素データs130、s230、s330、s430と、生成した同期コードとを含む信号を生成し、生成した信号をエリア信号A4として出力する。出力端子1d~4dのそれぞれは、同期信号挿入部1-19~4-19のそれぞれから出力されたエリア信号A1~A4s135、s235、s335、s435のそれぞれを受け付ける。そして、出力端子1d~4dのそれぞれは、受け付けたエリア信号A1~A4のそれぞれを出力する。具体的には、出力端子1dはエリア信号A1を出力し、出力端子2dはエリア信号A2を出力し、出力端子3dはエリア信号A3を出力し、出力端子4dはエリア信号A4を出力する。なお、ここでは、再配置処理部12における遅延量を1フレーム2ラインとしたが、P1~P4用フレームメモリ部1-11~4-11のそれぞれからの画素データの読出しを早めることにより、遅延量を1/2フレームまで抑制することが可能である。このように本実施形態において画像信号生成装置として動作する並び替え処理部11は、A1~A4用フレームメモリ部1-2~4-2と、P1~P4用フレームメモリ部1-10~4-10とを有する。並べ替え処理部11は、受信したエリア信号A1~A4のそれぞれに含まれる複数の画素データをA1~A4用フレームメモリ部1-2~4-2のそれぞれが備えるフレームメモリに記憶させる。そして、並べ替え処理部11は、A1~A4用フレームメモリ部1-2~4-2のそれぞれに記憶された複数の画素データを、スーパーハイビジョン画像において垂直方向に隣接する2個の画素および水平方向に隣接する2個の画素からなる4個の画素のそれぞれを示す4個の画素データから構成される複数の画素データ群として認識する。そして、並べ替え処理部11は、複数の画素データ群のそれぞれを構成する4個の画素データのそれぞれを、P1~P4用フレームメモリ部1-10~4-10のそれぞれが備えるフレームメモリに重複することなく記憶させる。そして、並べ替え処理部11は、P1~P4用フレームメモリ部1-10~4-10のそれぞれに記憶された複数の画素データを水平方向のライン毎に画像信号P1~P4のそれぞれとして出力させる。これにより、画像信号P1~P4間には、エリアの境界が存在しない。従って、スーパーハイビジョン画像において、SDTV画像やHDTV画像に比べて画像処理が複雑になるのを回避することができる。なお、本実施形態においては、画像が垂直方向および水平方向に2個に等分割された場合について説明した。但し、本発明は、画像が少なくとも垂直方向に2個に等分割された場合、すなわち、画像を垂直方向に2m個および水平方向にn個m,nは自然数に等分割した場合に適用することが可能であり、上述した効果を得ることができる。また、本発明においては、画像信号生成装置内の処理は上述の専用のハードウェアにより実現されるもの以外に、その機能を実現するためのプログラムを画像信号生成装置にて読取可能な記録媒体に記録し、この記録媒体に記録されたプログラムを画像信号生成装置に読み込ませ、実行するものであっても良い。画像信号生成装置にて読取可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、DVD、CDなどの移設可能な記録媒体の他、画像信号生成装置に内蔵されたHDDなどを指す。"