マトリクス状に配置された複数のメモリストリングと、前記複数のメモリストリングに印加される電圧を制御する制御回路と、を具備し、各前記メモリストリングは、基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、前記柱状部に直交してロウ方向に延び、前記基板の上方に前記基板に対して垂直方向に積層された複数のコントロールゲートと、前記一対の柱状部の一方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成された第1選択ゲートと、前記一対の柱状部の他方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成され、前記第1選択ゲートと同一レベルでかつ一体である第2選択ゲートと、前記柱状部と前記複数のコントロールゲートとの各交差部に形成され、電流経路が直列に接続された複数のメモリセルトランジスタと、前記柱状部と前記第1選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの一端に接続され、他端がソース線に接続された第1選択トランジスタと、前記柱状部と前記第2選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの他端に接続され、他端がビット線に接続された第2選択トランジスタと、を含み、前記制御回路は、前記複数のメモリセルトランジスタのうち書き込み対象のメモリセルトランジスタに書き込みを行う前に、前記第1選択トランジスタに書き込みを行うことで前記第1選択トランジスタの閾値電圧を前記第2選択トランジスタの閾値電圧よりも高くすることを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記書き込み対象のメモリセルトランジスタの書き込みにおいて、前記第1選択ゲートおよび前記第2選択ゲートに前記第1選択トランジスタをオフにし、前記第2選択トランジスタをオンにする第1電圧を印加し、前記複数のコントロールゲートのうち前記書き込み対象のメモリセルトランジスタのコントロールゲートに書き込み電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記制御回路は、前記第1選択トランジスタの書き込みの前に、前記複数のメモリセルトランジスタに予備書き込み行うことで前記複数のメモリセルトランジスタの閾値電圧を正電圧にし、前記第1選択トランジスタの書き込みにおいて、前記第1選択ゲートおよび前記第2選択ゲートに書き込み電圧を印加し、前記ビット線に前記第2選択トランジスタが書き込まれない第1電圧を印加し、前記ソース線に前記第1選択トランジスタが書き込まれる第2電圧を印加し、前記複数のコントロールゲートのうち予備書き込みされた前記複数のメモリセルトランジスタのコントロールゲートに予備書き込みされた前記複数のメモリセルトランジスタをオフにする第3電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記複数のメモリセルトランジスタのうち前記第2選択トランジスタに接続されたメモリセルトランジスタは、ダミーメモリセルトランジスタであり、前記制御回路は、前記第1選択トランジスタの書き込みにおいて、前記第1選択ゲートおよび前記第2選択ゲートに書き込み電圧を印加し、前記ビット線に前記第2選択トランジスタが書き込まれない第1電圧を印加し、前記ソース線に前記第1選択トランジスタが書き込まれる第2電圧を印加し、前記複数のコントロールゲートのうち前記ダミーメモリセルトランジスタのコントロールゲートに前記ダミーメモリセルトランジスタをオフにする第3電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記複数のメモリセルトランジスタのうち前記第1選択トランジスタに接続されたメモリセルトランジスタは、第1ダミーメモリセルトランジスタであり、前記複数のメモリセルトランジスタのうち前記第2選択トランジスタに接続されたメモリセルトランジスタは、第2ダミーメモリセルトランジスタであり、前記制御回路は、前記第1選択トランジスタの書き込みの前に、前記第1ダミーメモリセルトランジスタおよび前記第2ダミーメモリセルトランジスタの書き込みを行うことで前記第1ダミーメモリセルトランジスタおよび前記第2ダミーメモリセルトランジスタの閾値電圧を正電圧にし、前記第1選択トランジスタの書き込みにおいて、前記第1選択ゲートおよび前記第2選択ゲートに書き込み電圧を印加し、前記ビット線に前記第2選択トランジスタが書き込まれない第1電圧を印加し、前記ソース線に前記第1選択トランジスタが書き込まれる第2電圧を印加し、前記複数のコントロールゲートのうち書き込まれた前記第1ダミーメモリセルトランジスタおよび前記第2ダミーメモリセルトランジスタのコントロールゲートに書き込まれた前記第1ダミーメモリセルトランジスタおよび前記第2ダミーメモリセルトランジスタをオフにする第3電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記連結部は、前記複数のコントロールゲートの下方に形成され、カラム方向およびロウ方向に拡がるバックゲート内に形成され、前記連結部と前記バックゲートとでバックゲートトランジスタが構成され、前記制御回路は、前記第1選択トランジスタの書き込みにおいて、前記第1選択ゲートおよび前記第2選択ゲートに書き込み電圧を印加し、前記ビット線に前記第2選択トランジスタが書き込まれない第1電圧を印加し、前記ソース線に前記第1選択トランジスタが書き込まれる第2電圧を印加し、前記バックゲートに前記バックゲートトランジスタをオフにする第3電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記連結部は、前記複数のコントロールゲートの下方に形成され、カラム方向およびロウ方向に拡がるバックゲート内に形成され、前記連結部と前記バックゲートとでバックゲートトランジスタが構成され、前記制御回路は、前記第1選択トランジスタの書き込みの前に、前記バックゲートトランジスタの書き込みを行うことで前記バックゲートトランジスタの閾値電圧を正電圧にし、前記第1選択トランジスタの書き込みにおいて、前記第1選択ゲートおよび前記第2選択ゲートに書き込み電圧を印加し、前記ビット線に前記第2選択トランジスタが書き込まれない第1電圧を印加し、前記ソース線に前記第1選択トランジスタが書き込まれる第2電圧を印加し、前記バックゲートに書き込まれた前記バックゲートトランジスタをオフにする第3電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。マトリクス状に配置された複数のメモリストリングを具備する不揮発性半導体記憶装置であって、各前記メモリセルストリングは、基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、前記柱状部に直交してロウ方向に延び、前記基板の上方に前記基板に対して垂直方向に積層された複数のコントロールゲートと、前記一対の柱状部の一方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成された第1選択ゲートと、前記一対の柱状部の他方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成され、前記第1選択ゲートと同一レベルでかつ一体である第2選択ゲートと、前記柱状部と前記複数のコントロールゲートとの各交差部に形成され、電流経路が直列に接続された複数のメモリセルトランジスタと、前記柱状部と前記第1選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの一端に接続され、他端がソース線に接続された第1選択トランジスタと、前記柱状部と前記第2選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの他端に接続され、他端がビット線に接続された第2選択トランジスタと、を含むことを特徴とする不揮発性半導体記憶装置。前記第1選択トランジスタのチャネル領域の不純物濃度は、前記第2選択トランジスタのチャネル領域の不純物濃度より大きいことを特徴とする請求項8に記載の不揮発性半導体記憶装置。前記一対の柱状部の一方と直交してロウ方向に延び、前記第1選択ゲートの上方に形成された第3選択ゲートと、前記柱状部と前記第3選択ゲートとの交差部に形成され、一端が前記第1選択トランジスタの一端に接続され、他端がソース線に接続された第3選択トランジスタと、をさらに具備することを特徴とする請求項8に記載の不揮発性半導体記憶装置。前記一対の柱状部の他方と直交してロウ方向に延び、前記第2選択ゲートの上方に形成された第4選択ゲートと、前記柱状部と前記第4選択ゲートとの交差部に形成され、一端が前記第2選択トランジスタの一端に接続され、他端がビット線に接続された第4選択トランジスタと、をさらに具備することを特徴とする請求項10に記載の不揮発性半導体記憶装置。面積の縮小を図る不揮発性半導体記憶装置を提供する。本実施形態による不揮発性半導体記憶装置は、マトリクス状に配置された複数のメモリストリングと、前記複数のメモリストリングに印加される電圧を制御する制御回路と、を具備し、各前記メモリストリングは、基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、前記柱状部に直交してロウ方向に延び、前記基板の上方に前記基板に対して垂直方向に積層された複数のコントロールゲートと、前記一対の柱状部の一方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成された第1選択ゲートと、前記一対の柱状部の他方と直交してロウ方向に延び、前記複数のコントロールゲートの上方に形成され、前記第1選択ゲートと同一レベルでかつ一体である第2選択ゲートと、前記柱状部と前記複数のコントロールゲートとの各交差部に形成され、電流経路が直列に接続された複数のメモリセルトランジスタと、前記柱状部と前記第1選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの一端に接続され、他端がソース線に接続された第1選択トランジスタと、前記柱状部と前記第2選択ゲートとの交差部に形成され、一端が前記複数のメモリセルトランジスタの他端に接続され、他端がビット線に接続された第2選択トランジスタと、を含み、前記制御回路は、前記複数のメモリセルトランジスタのうち書き込み対象のメモリセルトランジスタの書き込みの前に、前記第1選択トランジスタの書き込みを行うことで前記第1選択トランジスタの閾値電圧を前記第2選択トランジスタの閾値電圧よりも高くする。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。<第1の実施形態>以下に、図1乃至図8を用いて、第1の実施形態に係る不揮発性半導体記憶装置について説明する。第1の実施形態は、NANDストリングメモリストリングにおいて、ドレイン側選択ゲートとソース側選択ゲートとが同一レベルで、かつ一体であり、ソース側選択トランジスタのチャネル領域の不純物濃度が高い一括加工型3次元積層メモリの例である。[構造]図1乃至図4を用いて、第1の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置のブロック図を示している。図1に示すように、不揮発性半導体記憶装置は、制御装置1駆動装置、ロウデコーダ2、カラムデコーダ3、センスアンプ4、およびメモリアレイ5を備えている。制御装置1は、書き込み時、消去時および読み出し時においてメモリセルに供給される電圧を生成するとともに、外部より供給されたアドレスに応じて、ロウデコーダ2、カラムデコーダ3、およびセンスアンプ4を制御するように構成されている。ロウデコーダ2は、制御装置1の制御に従い、ワード線WLを選択するように構成されている。カラムデコーダ3は、制御装置1の制御に従い、センスアンプ4を介してビット線BLを選択するように構成されている。メモリアレイ5は、複数のブロックを備えている。複数のブロックはそれぞれ、複数のワード線WLおよびビット線BLと、マトリクス状に配置された複数のメモリセルとを備えている。センスアンプ4は、カラムデコーダ3の制御に従い、ページごとにメモリセルからビット線BLに読み出されたデータを増幅するように構成されている。なお、センスアンプ4は、カラムデコーダ3と一体であってもよい。図2は、第1の実施形態に係る不揮発性半導体記憶装置の概略構成図を示している。図2に示すように、不揮発性半導体記憶装置100は、メモリセルトランジスタ領域12、複数のワード線駆動回路13、複数の選択ゲート駆動回路15、複数のソース線駆動回路17、およびバックゲートトランジスタ駆動回路18等を備えている。これらワード線駆動回路13、選択ゲート駆動回路15、ソース線駆動回路17、およびバックゲートトランジスタ駆動回路18等で制御回路19が構成されている。なお、図2における制御回路19は、図1における制御装置1、ロウデコーダ2、カラムデコーダ3、およびセンスアンプ4とほぼ同義であり、図2におけるメモリセルトランジスタ領域12は、図1におけるメモリアレイ5とほぼ同義である。すなわち、本実施形態の一例として、制御回路19は、メモリセルトランジスタ領域12メモリアレイ5の外側に配置されている。メモリセルトランジスタ領域12には、複数のワード線WL、複数のビット線BL、複数のソース線SL、バックゲートBG、および複数の選択ゲートSGが設けられている。このメモリセルトランジスタ領域12において、積層された複数のワード線WLと後述するU字状シリコンピラーSPとの各交差位置に、データを記憶するメモリセルトランジスタが配置されている。なお、図2において、ワード線WLが4層積層された例を示しているが、これに限らない。ワード線駆動回路13は、ワード線WLに接続され、ワード線WLに印加する電圧を制御する。また、ワード線駆動回路13とワード線WLとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。また、図示せぬビット線駆動回路は、ビット線BLに印加する電圧を制御する。ソース線駆動回路17は、ソース線SLに接続され、ソース線SLに印加する電圧を制御する。このソース線駆動回路17は、全てのソース線SLに接続されているが、これに限らず、各ソース線SLに1つずつ設けられていてもよい。バックゲート駆動回路18は、バックゲートBGに接続され、バックゲートBGに印加する電圧を制御する。選択ゲート駆動回路15は、選択ゲートSGに接続され、選択ゲートSGに印加する電圧を制御する。この選択ゲートSGの詳細については、後述する。図3は、図2に示すメモリセルトランジスタ領域12のカラム方向に沿った断面図であり、第1の実施形態におけるメモリセルトランジスタ領域12の構造を示している。図4は、図3に示すNANDストリングの拡大図を示している。図3に示すように、メモリセルトランジスタ領域12において、基板20上に、U字状シリコンピラーSPで構成される複数のNANDストリングメモリセルストリング200が形成されている。各NANDストリング200は、複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。複数のメモリセルトランジスタMTrは、U字状シリコンピラーSPと複数のコントロールゲートCGワード線WLとの各交差位置に形成され、電流経路が直列に接続されている。図4に示すように、各メモリセルトランジスタMTrは、U字状シリコンピラーSPとコントロールゲートCGとの間に、メモリ膜324を有している。このメモリ膜324は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜322、電荷蓄積層321、およびブロック絶縁膜320で構成されている。すなわち、各メモリセルトランジスタMTrは、MONOS構造を有している。ドレイン側選択トランジスタSDTrは、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの交差位置に形成されている。一方、ソース側選択トランジスタSSTrは、U字状シリコンピラーSPとソース側選択ゲートSGSとの交差位置に形成されている。図4に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、メモリセルトランジスタMTrと同様に、MONOS構造を有している。また、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrは、複数のメモリセルトランジスタMTrの上部に形成されている。また、ソース側選択トランジスタSSTrは、一端が複数のメモリセルトランジスタの一端に接続され、他端がソース線SLに接続されている。一方、ドレイン側選択トランジスタSDTrは、一端が複数のメモリセルトランジスタの他端に接続され、他端がビット線BLに接続されている。U字状シリコンピラーSPは、カラム方向の断面においてU字状に形成されている。このU字状シリコンピラーSPは、積層方向に延びる一対の柱状部A、および一対の柱状部Aの下端を連結させるように形成されたパイプ部Bを有している。パイプ部Bは、バックゲートBG内に設けられ、バックゲートトランジスタBGTrを構成している。また、U字状シリコンピラーSPは、一対の柱状部Aの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状シリコンピラーSPは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図3に示すように、U字状シリコンピラーSPは、中空H1を有し、この中空H1に絶縁部325が充填されている。複数のコントロールゲートCGは、バックゲートBGの上方に積層され、U字状シリコンピラーSPの柱状部Cに直交するように配置されている。各コントロールゲートCGは、ロウ方向に平行に延びている。また、各コントロールゲートCGは、カラム方向に隣接する2つのNANDストリング200におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されるように形成されている。なお、図3において、コントロールゲートCGが16層積層された例を示しているが、これに限らない。また、図示はしないが、カラム方向において奇数番目のコントロールゲートCGは、ブロック毎にロウ方向の一端でひとまとまりになっている。一方、カラム方向において偶数番目のコントロールゲートCGは、ブロック毎にロウ方向の他端でひとまとまりになっている。バックゲートBGは、最下方のワード線WLの下方に設けられている。バックゲートBGは、U字状シリコンピラーSPのパイプ部Bを覆うように、ロウ方向およびカラム方向に2次元的に広がって形成されている。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方に設けられている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、U字状シリコンピラーSPの各柱状部Aに交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。ここで、本実施形態におけるドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、各NANDストリング200において、1つの選択ゲートSGとして形成されている。言い換えると、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、各NANDストリング200において、同一レベルに配置され、一体となっている。また、図2に示すように、1つの選択ゲートSGドレイン側選択ゲートSGDおよびソース側選択ゲートSGSに、1つの選択ゲート駆動回路15が接続されている。ソース線SLは、選択ゲートSGの上方に設けられている。ソース線SLは、カラム方向に隣接する2つのNANDストリング20におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されるように形成されている。ソース線SLは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。複数のビット線BLは、ソース線SLよりも上方に設けられている。各ビット線BLは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。[書き込み方法]図5および図6を用いて、第1の実施形態に係る不揮発性半導体記憶装置の書き込み方法について説明する。図5aおよびbは、通常のNANDストリングの書き込み時の回路図を示し、第1の実施形態に係るNANDストリング200の書き込み時の回路図に対する比較例である。図6aおよびbは、第1の実施形態に係るNANDストリング200の書き込み時の回路図を示している。図5aおよびbに示すように、通常の書き込み方法によれば、ソース側選択ゲートSGSとドレイン側選択ゲートSGDに異なる電圧が印加されている。より具体的には、図5aに示すように、選択されたNANDストリング200では、ビット線BLに電圧VSS例えば0Vが印加され、ソース線SLに電圧VDD例えば3Vが印加される。また、ソース側選択ゲートSGSに電圧VSS例えば0Vが印加され、ドレイン側選択ゲートSGDに電圧VDD例えば3Vが印加される。また、図示はしないが、バックゲートBGに導通電圧が印加される。さらに、選択されたNANDストリング200内の書き込み対象のメモリセルトランジスタMTrのワード線WLに書き込み電圧VPGM例えば18Vが印加され、非書き込み対象のメモリセルMTrのワード線WLに書き込みパス電圧VPASS例えば10Vが印加される。このように、ビット線BLに電圧VSSを印加し、ドレイン側選択ゲートSGDに電圧VDDを印加することにより、ドレイン側選択ゲートSGDをオン状態にしてチャネルに電圧VSSを転送する一方で、ソース線SLに電圧VDDを印加し、ソース側選択ゲートSGSに電圧VSSを印加することにより、ソース側選択ゲートSGSをオフ状態にしてチャネルに電圧VDDが転送されないようにする。これにより、選択されたNANDストリング200への書き込みを可能にしている。一方、図5bに示すように、非選択のNANDストリング200では、ビット線BLに電圧VDDが印加され、ソース線SL、ソース側選択ゲートSGS、およびドレイン側選択ゲートSGDには、選択されたNANDストリング200と同様の電圧が印加される。このビット線BLへの電圧VDDの印加により、ドレイン側選択ゲートSGDの電位とビット線BLの電位とが同電位になる。これにより、ドレイン側選択ゲートSGDがオフ状態になり、メモリセルトランジスタMTrのチャネルとコントロールゲートCGとの間の電位差が低減するため、メモリトランジスタMTrには書き込みが行われない。しかしながら、上記書き込み方法を第1の実施形態に適用した場合、以下の問題が生じる。図6aおよびbに示すように、第1の実施形態では、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとが一体であるため、それぞれに同じ電圧が印加される。すなわち、図6aに示すように、選択されたNANDストリング200において、選択ゲートSGドレイン側選択ゲートSGDおよびソース側選択ゲートSGSに電圧VDDが印加された場合、ビット線BLからチャネルに転送された電圧VSSによってソース側選択ゲートSGSもオン状態となる。このため、ソース線SLに印加された電圧VDDがチャネルに転送され、書き込み動作に不備が生じてしまう。この書き込み不備に対し、第1の実施形態では、ソース側選択ゲートSGSソース側選択トランジスタSSTrのチャネル領域の不純物濃度をドレイン側選択ゲートSGDドレイン側選択トランジスタSDTrのチャネル領域の不純物濃度より大きくする。より具体的には、ドレイン側選択トランジスタSDTrのチャネル領域の不純物濃度が5×1014cm-2程度であるのに対して、ソース側選択トランジスタSSTrのチャネル領域の不純物濃度は1×1015cm-2~5×1015cm-2程度である。これにより、ソース側選択ゲートSGSの閾値電圧のみを電圧VDD以上に設定することができる。すなわち、選択されたNANDストリング200において、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに同様の電圧VDDを印加しても、ソース側選択ゲートSGSをオフ状態にし、ドレイン側選択ゲートSGDのみをオン状態にすることができる。したがって、ソース側選択ゲートSGSとドレイン側選択ゲートSGDとが一体化した構造において、書き込み対象のメモリセルトランジスタMTrに通常通り書き込みを行うことができる。[製造方法]図7を用いて、第1の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、バックゲートBG、コントロールゲートCG、選択ゲートSG、およびU字状シリコンピラーSPの製造方法については周知であるため省略する。ここでは、主にソース側選択トランジスタSSTrのチャネル領域へのイオン注入法について説明する。図7は、第1の実施形態に係る不揮発性半導体記憶装置の製造工程の断面図を示している。図7に示すように、メモリセルトランジスタ領域12において、基板20上に、バックゲートBG、コントロールゲートCG、選択ゲートSGドレイン側選択ゲートSGDおよびソース側選択ゲートSGS、およびU字状シリコンピラーSPが形成され、これらが絶縁膜で覆われた後、ソース側選択ゲートSGSの上方の絶縁膜にホール50が形成される。このホール50には、後にソース線SLが形成される。ホール50を形成することにより、ソース側選択トランジスタSSTrのチャネル領域が露出する。また、ホール50の形成と同時に、メモリセルトランジスタ領域12の終端において、コントロールゲートCGに接続されるコンタクトを形成するためのコンタクトホール50aが形成される。さらに、ホール50の形成と同時に、周辺領域におけるトランジスタTrゲート絶縁膜52およびゲート電極53の各部に接続されるコンタクトを形成するためのコンタクトホール50bが形成される。次に、ソース側選択トランジスタSSTrのチャネル領域のみに、イオン注入をするためのPEPPhotolithographyEtchingProcessが行われる。より具体的には、まず、全面にレジスト51が塗布される。これにより、メモリセルトランジスタ領域12におけるホール50、メモリセルトランジスタ領域12の終端におけるコンタクトホール50a、および周辺領域におけるコンタクトホール50bにレジスト51が充填される。その後、メモリセルトランジスタ領域12に形成されたレジスト51が除去される。これにより、ホール50内のソース側選択トランジスタSSTrのチャネル領域が露出する。ここで、レジスト51の除去の際のリソグラフィ工程は、メモリセルトランジスタ領域12と、その終端および周辺領域との間で行われる。すなわち、リソグラフィ工程は、比較的大きな領域間で行われるため、精度の高いArFレーザに限らず、それよりも精度の低いI線によって行われてもよい。次に、露出されたソース側選択トランジスタSSTrのチャネル領域に、高加速イオン注入を行う。これにより、ソース側選択トランジスタSSTrのチャネル領域の不純物濃度は、ドレイン側選択トランジスタSDTrのチャネル領域の不純物濃度よりも大きくなる。その後、不純物イオンの安定化を図るために、熱処理を行うことが望ましい。次に、メモリセルトランジスタ領域12の終端および周辺領域に形成されたレジスト51が除去され、コンタクトホール50aおよび50bが開口する。その後、周知の技術により、ソース線SLを形成すると同時に、コンタクトホール50aおよび50bに導電材料が充填される。その後の工程は、周知であるため省略する。[効果]上記第1の実施形態によれば、1つのNANDストリング200において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとが同一のレベルに形成され、かつ一体である。すなわち、1つのNANDストリング200に、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSが1つの選択ゲートSGとして設けられている。これにより、メモリセルトランジスタ領域12における選択ゲートSGの数を減少させる半分にすることができる。これに伴い、選択ゲートSGを駆動させる周辺領域における選択ゲート駆動回路15の数も減少させることができ、これらを接続する配線の数も減少させることができる。その結果、積層数の増加に伴うチップ面積の増加を抑制することができる。ところで、通常、一括加工型3次元積層メモリでは、選択ゲートがポリシリコンでできているため、抵抗が非常に高くなってしまうという問題がある。また、図8aに示す本実施形態との比較例によれば、ドレイン側選択ゲートとソース側選択ゲートとがそれぞれ別々に存在する場合、その中央部にシリコンピラーが埋め込まれている。このため、導電部分が細くなり、実質、電流経路は選択ゲートの端部だけになってしまう。このため、選択ゲートの抵抗がさらに大きくなってしまう。したがって、選択ゲートは大きな抵抗値を有することになり、回路の動作速度が低下するといった問題が生じる。この問題を解決するために、選択ゲートをシリサイドで形成し、抵抗を下げるという提案があるが、プロセス数の増加に加え、不純物の混入等によってそれほど抵抗が下がらない。また、セルアレイを分割することによって選択ゲートの抵抗を下げようとしても、セルアレイ分割によるトランスファー面積の増加に伴いチップ面積が大幅に増えてしまう。これに対し、図8bに示すように、本実施形態によれば、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとが一体となり、U字状シリコンピラーSPにおける隣接する一対の柱状部Aに共有されるように形成される。これにより、電流経路の面積を大きくすることができ、選択ゲートSGの抵抗を小さくすることができる。その結果、回路の動作速度を向上させることができる。<第2の実施形態>以下に、図9乃至図12を用いて、第2の実施形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態は、NANDストリングにおいて、ドレイン側選択ゲートとソース側選択ゲートとが同一レベルで、かつ一体であり、さらにソース側選択ゲートソース側選択トランジスタとソース線との間に新たにグローバルなソース側選択ゲートが設けられている一括加工型3次元積層メモリの例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[構造]図9および図10を用いて、第2の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図9は、図2に示すメモリセルトランジスタ領域12のカラム方向に沿った断面図であり、第2の実施形態におけるメモリセルトランジスタ領域12の構造を示している。図9に示すように、第2の実施形態における不揮発性半導体記憶装置100において、第1の実施形態と異なる点は、ソース側選択ゲートSGSとソース線SLとの間に、グローバルなソース側選択ゲートG-SGSが設けられている点である。言い換えると、ソース側選択ゲートG-SGSは、ソース側選択ゲートSGSの上方で、かつソース線SLの下方に形成されている。また、ソース側選択ゲートG-SGSは、ロウ方向に平行に延び、カラム方向に隣接する2つのNANDストリング20におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されるように形成されている。図10は、ソース側選択ゲートG-SGSの平面図を示している。図10に示すように、ソース側選択ゲートG-SGSは、ブロック毎にロウ方向の一端でひとまとまりになっている。言い換えると、ブロック内のソース側選択ゲートG-SGSは全て電気的に接続され、1つの図示せぬソース側選択ゲート駆動回路に接続されている。すなわち、ソース側選択ゲートG-SGSは、カラム方向に1つおきに隣接するコントロールゲートCG例えば、カラム方向において奇数番目のコントロールゲートCGと同様の構造を有し、ブロック内のソース側選択ゲートG-SGSは全て1つのソース側選択ゲート駆動回路によって制御される。なお、ソース側選択ゲートG-SGSは、カラム方向に隣接する2つのNANDストリング20におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されず、それぞれの柱状部Aに1つずつ形成されてもよい。[書き込み方法]図11および図12を用いて、第2の実施形態に係る不揮発性半導体記憶装置の書き込み方法について説明する。図11は、第2の実施形態に係るNANDストリング200の書き込み時の回路図を示している。図11に示すように、第2の実施形態では、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとが一体であるため、それぞれに同じ電圧が印加される。これにより、書き込み動作に不備が生じてしまう。この書き込み不備に対し、第2の実施形態では、ソース側選択ゲートSGSとソース線SLとの間に、グローバルなソース側選択ゲートG-SGSが設けられている。選択されたNANDストリング200において、このソース側選択ゲートG-SGSに電圧VSSを印加してオフ状態にすることで、ソース線SLに印加された電圧VDDがチャネルに転送されることを防ぐことができる。これにより、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに同様の電圧を印加して両方をオン状態にしても、ソース側選択ゲートG-SGSをオフ状態にしておくことで書き込み対象のメモリセルトランジスタMTrに通常通り書き込みを行うことができる。図12は、第2の実施形態に係るNANDストリング200への書き込み時に印加される電圧値のタイミングチャートを示している。図12に示すように、時刻t0において書き込み動作が開始される。まず、時刻t0において、ソース線SLに電圧VDDが印加され、ビット線BL、書き込み対象のワード線WL、非書き込み対象のワード線WL、ソース側選択ゲートG-SGS、および選択ゲートSGドレイン側選択ゲートSGDおよびソース側選択ゲートSGSに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。同時に、書き込み対象のワード線WL、および非書き込み対象のワード線WLに電圧VDDが印加される。また、非選択のNANDストリング200に接続されたビット線BLに電圧VDDが印加される。次に、時刻t2において、書き込み対象のワード線WL、および非書き込み対象のワード線WLに書き込みパス電圧VPASSが印加され、その後、時刻t3において、書き込み対象のワード線WLに書き込み電圧VPGMが印加される。このようにして、書き込み対象のワード線WLに接続されたメモリセルMTrへの書き込みを行う。その後、時刻t4において、ビット線BL、書き込み対象のワード線WL、非書き込み対象のワード線WL、および選択ゲートSGに電圧VSSが印加され、書き込み動作が終了する。なお、カップリングによる隣接セルの電位上昇を防ぐため、各ノードに印加される電圧を時刻t1、t2、およびt3で段階的に上昇させたが、時刻t1で同時に上昇させてもよい。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、ソース側選択ゲートSGSとソース線SLとの間に、ブロック毎にグローバルなソース側選択ゲートG-SGSが設けられている。これにより、NANDストリング200においてドレイン側選択ゲートSGDとソース側選択ゲートSGSとを一体にすることで生じる書き込み不備を、第1の実施形態のようにドレイン側選択ゲートSGDとソース側選択ゲートSGSとの閾値電圧を変化させることなく解消することができる。また、ソース側選択ゲートG-SGSを制御するソース側選択ゲート駆動回路は、ドレイン側選択ゲートSGDとソース側選択ゲートSGSを制御する選択ゲート線駆動回路15とは独立して設けられている。これにより、ソース側選択ゲートG-SGSの制御は容易であり、第1の実施形態と比較してソース側の選択ゲートのオン/オフ特性を向上させることができる。さらに、ソース側選択ゲートG-SGSはブロック毎にひとまとまりであり、1つのソース側選択ゲート駆動回路に接続されている。すなわち、周辺領域におけるソース側選択ゲート駆動回路の数および配線の数の増加を最小限にすることができ、チップ面積の増加を抑制することができる。[変形例]図13および図14を用いて、第2の実施形態の変形例に係る不揮発性半導体記憶装置の構造について説明する。なお、変形例において、上記第2の実施形態と同様の点については説明を省略し、異なる点について説明する。図13は、図1に示すメモリセルトランジスタ領域12のカラム方向に沿った断面図であり、第2の実施形態の変形例におけるメモリセルトランジスタ領域12の構造を示している。図13に示すように、変形例において、第2の実施形態と異なる点は、ドレイン側選択ゲートSGDとビット線BLとの間に、グローバルなドレイン側選択ゲートG-SGDが設けられている点である。すなわち、ソース側選択ゲートSGSとソース線SLとの間だけではなく、ドレイン側選択ゲートSGDとビット線BLとの間にもグローバルなドレイン側選択ゲートG-SGDが設けられている。言い換えると、ドレイン側選択ゲートG-SGDは、ドレイン側選択ゲートSGDの上方で、かつビット線BLの下方に形成されている。また、ドレイン側選択ゲートG-SGDは、ロウ方向に平行に延び、カラム方向に隣接する2つのNANDストリング20におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されるように形成されている。図14は、ソース側選択ゲートG-SGSおよびドレイン側選択ゲートG-SGDの平面図を示している。図14に示すように、ソース側選択ゲートG-SGSは、ブロック毎にロウ方向の一端でひとまとまりになっている。言い換えると、ブロック内のソース側選択ゲートG-SGSは全て電気的に接続され、1つの図示せぬソース側選択ゲート駆動回路に接続されている。一方、ドレイン側選択ゲートG-SGDは、ブロック毎にロウ方向の他端ソース側選択ゲートG-SGSがひとまとまりになっている一端とは反対側でひとまとまりになっている。言い換えると、ブロック内のドレイン側選択ゲートG-SGDは全て電気的に接続され、1つの図示せぬドレイン側選択ゲート駆動回路に接続されている。すなわち、ソース側選択ゲートG-SGSは例えばカラム方向において奇数番目のコントロールゲートCGと同様の構造を有し、ドレイン側選択ゲートG-SGDは例えばカラム方向において偶数番目のコントロールゲートCGと同様の構造を有している。また、ブロック内のソース側選択ゲートG-SGSは全て1つのソース側選択ゲート駆動回路によって制御され、ブロック内のドレイン側選択ゲートG-SGDは全て1つのドレイン側選択ゲート駆動回路によって制御される。なお、ソース側選択ゲートG-SGSおよびドレイン側選択ゲートG-SGDは、カラム方向に隣接する2つのNANDストリング20におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されず、それぞれの柱状部Aに1つずつ形成されてもよい。上記変形例によれば、ドレイン側選択ゲートG-SGDは、ソース側選択ゲートG-SGSと同様に、ドレイン側選択ゲートSGDとソース側選択ゲートSGSに対して独立して形成されている。これにより、第1の実施形態と比較して、ソース側の選択ゲートのオン/オフ特性だけでなく、ドレイン側の選択ゲートのオン/オフ特性も向上させることができる。<第3の実施形態>以下に、図15乃至図21を用いて、第3の実施形態に係る不揮発性半導体記憶装置について説明する。第3の実施形態は、NANDストリングにおいて、ドレイン側選択ゲートとソース側選択ゲートとが同一レベルで、かつ一体であり、さらにメモリセルトランジスタへの書き込みを可能にするため、その前にソース側選択トランジスタに書き込みを行うことで、ソース側選択トランジスタの閾値電圧のみを高くする一括加工型3次元積層メモリの例である。なお、第3の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[構造]第3の実施形態における不揮発性半導体記憶装置100は、第1の実施形態と同様の構造を有している。すなわち、不揮発性半導体記憶装置100は、基板20上に形成されたU字状シリコンピラーSPで構成される複数のNANDストリング200を有し、各NANDストリング200は、複数のメモリセルトランジスタMTr、2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTr、およびバックゲートトランジスタBGTrを有している。また、NANDストリングにおいて、ドレイン側選択ゲートとソース側選択ゲートとが同一レベルで、かつ一体である。特に、図3に示すように、第3の実施形態において、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの間、およびU字状シリコンピラーSPとソース側選択ゲートSGSとの間に、電荷蓄積層321を備え、MONOS構造を有している。すなわち、本実施形態におけるドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrは、メモリセルトランジスタMTrと同様の機能を有し、書き込み、消去動作が可能である。なお、第3の実施形態において、ソース側選択ゲートSGSソース側選択トランジスタSSTrのチャネル領域の不純物濃度は、ドレイン側選択ゲートSGDドレイン側選択トランジスタSDTrのチャネル領域の不純物濃度より大きいほうが望ましいが、これに限らない。[書き込み方法]図15乃至図21を用いて、第3の実施形態に係る不揮発性半導体記憶装置の書き込み方法について説明する。第3の実施形態では、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとが一体であるため、それぞれに同じ電圧が印加される。これにより、書き込み動作に不備が生じてしまう。この書き込み不備に対し、第3の実施形態では、書き込み対象のメモリセルトランジスタMTrへの書き込み動作は以下の手順で行われる。1選択されたNANDストリング200内のメモリセルトランジスタMTrに予備書き込みを行い、閾値電圧を0V以上にする。2選択されたNANDストリング200内のソース側選択トランジスタSSTrに書き込みを行い、閾値電圧を高くする。3メモリセルトランジスタMTrの消去を行った後、書き込み対象のメモリセルトランジスタMTrにデータを書き込む。4ソース側選択トランジスタSSTrの消去を行い、閾値電圧を低くするもとに戻す。以下に、1~4工程の詳細について説明する。1メモリセルトランジスタMTrへの予備書き込み工程図15は、第3の実施形態に係るNANDストリング200内のメモリセルトランジスタMTrへの予備書き込み時の回路図を示している。図15に示すように、NANDストリング200内のメモリセルトランジスタMTrへの予備書き込みにおいて、ビット線BLおよびソース線SLに電圧VSSが印加され、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに電圧VDDが印加される。また、図示はしないが、バックゲートBGに導通電圧が印加される。これにより、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDがオン状態となり、電圧VSSがチャネルに転送される。この状態で、ワード線WLに書き込み電圧VPGMが印加され、メモリセルトランジスタMTrへの予備書き込みが行われる。この予備書き込みは、ブロック内の全てのNANDストリング200に対して一括で行われる。なお、予備書き込みは、NANDストリング200内の全てのメモリセルトランジスタMTrに行われることが望ましい。これにより、後述する2工程において、メモリセルトランジスタMTrをカットオフしやすくなる。図16は、選択されたNANDストリング200内のメモリセルトランジスタMTrへの予備書き込み時に印加される電圧値のタイミングチャートを示している。図16に示すように、時刻t0においてメモリセルトランジスタMTrへの予備書き込み動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、ワード線WL、および選択ゲートSGドレイン側選択ゲートSGDおよびソース側選択ゲートSGSに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。同時に、ワード線WLに電圧VDDが印加される。次に、時刻t2において、ワード線WLに書き込みパス電圧VPASSが印加され、チャネルに電圧VSSが転送される。その後、時刻t3において、ワード線WLに書き込み電圧VPGMが印加される。このようにして、ワード線WLに接続されたメモリセルトランジスタMTrへの書き込みを行う。これにより、メモリセルトランジスタMTrの閾値電圧を正電圧0V以上にして、2工程におけるソース側選択トランジスタSSTrへの書き込みが可能となる。その後、時刻t4において、ワード線WLおよび選択ゲートSGに電圧VSSが印加され、メモリセルトランジスタMTrへの予備書き込み動作が終了する。なお、各ノードに印加される電圧を時刻t1、t2、およびt3で段階的に上昇させたが、時刻t1で同時に上昇させてもよい。2ソース側選択トランジスタSSTrへの書き込み工程図17は、第3の実施形態に係るNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時の回路図を示している。図17に示すように、選択されたNANDストリング200内のソース側選択トランジスタSSTrへの書き込みにおいて、ビット線BLに電圧[VPGM-VPASS]が印加され、ソース線SLに電圧VSSが印加される。また、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに書き込み電圧VPGMが印加される。このとき、ワード線WLにVSSが印加される。ここで、ワード線WLに接続されるメモリセルトランジスタMTrは、初期状態において閾値電圧が負電圧である。このため、初期状態ではワード線WLにVSS例えば0Vが印加されると、メモリセルトランジスタMTrがオン状態になってしまい、ビット線BLに印加された電圧[VPGM-VPASS]がチャネルに転送される。その結果、ソース側選択トランジスタSSTrに書き込みを行うことができない。しかし、1工程において、メモリセルトランジスタMTrに予備書き込みが行われ、閾値電圧は正電圧になっている。このため、ワード線WLにVSS例えば0Vが印加されても、メモリセルトランジスタMTrをカットオフすることができる。これにより、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。このように、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみに書き込みを行うことで、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧よりも高くなる。図18は、選択されたNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時に印加される電圧値のタイミングチャートを示している。図18に示すように、時刻t0においてソース側選択トランジスタSSTrへの書き込み動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、ワード線WL、および選択ゲートSGドレイン側選択ゲートSGDおよびソース側選択ゲートSGSに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。同時に、選択されたNANDストリング200に接続されたビット線BLに電圧VDDが印加される。次に、時刻t2において、選択ゲートSGに書き込みパス電圧VPASSが印加され、選択されたNANDストリング200に接続されたビット線BLに電圧[VPGM-VPASS]が印加される。その後、時刻t3において、選択ゲートSGに書き込み電圧VPGMが印加される。このようにして、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみに書き込みを行う。これにより、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧より高くして、3工程における書き込み対象のメモリセルトランジスタMTrへの書き込みが可能となる。その後、時刻t4において、選択されたNANDストリング200に接続されたビット線BLおよび選択ゲートSGに電圧VSSが印加され、ソース側選択トランジスタSSTrへの書き込み動作が終了する。なお、各ノードに印加される電圧を時刻t1、t2、およびt3で段階的に上昇させたが、時刻t1で同時に上昇させてもよい。3書き込み対象のメモリセルトランジスタMTrへのデータの書き込み工程まず、周知の方法により、予備書き込みされたメモリセルトランジスタMTrの消去が行われる。より具体的には、ビット線BLに電圧VSSが印加され、ソース線SLに消去電圧VERAが印加される。また、選択ゲートSGをフローティング状態にし、ワード線WLにVSSが印加される。これにより、予備書き込みされたメモリセルトランジスタMTrが消去される。その後、図6aに示すように、第1の実施形態と同様の方法で、書き込み対象のメモリセルトランジスタMTrへのデータの書き込みが行われる。より具体的には、ビット線BLに電圧VSSが印加され、ソース線SLに電圧VDDが印加される。また、選択ゲートSGにVDDが印加され、書き込み対象のメモリセルトランジスタMTrに接続されたワード線WLにVPGMが印加される。このとき、2工程において、ソース側選択トランジスタSSTrは書き込まれている電荷蓄積層321に電子が蓄えられているため、その閾値電圧は電圧VDD以上である。選択されたNANDストリング200において、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに同様の電圧VDDを印加しても、ソース側選択ゲートSGSをオフ状態にし、ドレイン側選択ゲートSGDのみをオン状態にすることができる。したがって、ソース側選択ゲートSGSとドレイン側選択ゲートSGDとが一体化した構造において、書き込み対象のメモリセルトランジスタMTrに通常通り書き込みを行うことができる。4ソース側選択トランジスタSSTrの消去工程図19は、第3の実施形態に係るNANDストリング200内のソース側選択トランジスタSSTrの消去時の回路図の一例を示している。図19に示すように、選択されたNANDストリング200内のソース側選択トランジスタSSTrの消去において、ビット線BLにVSSが印加され、ソース線SLに消去電圧VERAが印加される。また、ワード線WLをフローティング状態にし、選択ゲートSGに電圧VSSが印加される。また、図示はしないが、バックゲートBGもフローティング状態にする。これにより、書き込まれたソース側選択トランジスタSSTrが消去される。なお、上述した消去方法でもよいが、ソース線SLからビット線BLへホールが流れることで、ボディ電位がVERAまで上がらない可能性がある。これにより、ソース側選択トランジスタSSTrの消去が不十分となることを懸念して、以下の消去方法でもよい。まず、3工程におけるメモリセルトランジスタMTrへのデータの書き込みが終了した後、ソース側選択トランジスタSSTrと同様の方法により、ドレイン側選択トランジスタSDTrへの書き込みを行う。これにより、ソース側選択トランジスタSSTrの閾値電圧とドレイン側選択トランジスタSDTrの閾値電圧とが同等になる。次に、図20に示すように、選択されたNANDストリング200内のソース側選択トランジスタSSTrおよびドレイン側選択トランジスタSDTrを同時に消去する。より具体的には、ビット線BLおよびソース線SLに消去電圧VERAが印加される。また、ワード線WLをフローティング状態にし、選択ゲートSGに電圧VSSが印加される。また、図示はしないが、バックゲートBGもフローティング状態にする。これにより、書き込まれたソース側選択トランジスタSSTrおよびドレイン側選択トランジスタSDTrが消去される。ビット線BLにもVERAを印加することにより、ボディ電位をVERAまで上げることができ、ソース側選択トランジスタSSTrの消去を十分に行うことができる。図21は、選択されたNANDストリング200内のソース側選択トランジスタSSTrの消去時に印加される電圧値のタイミングチャートを示している。図21に示すように、時刻t0においてソース側選択トランジスタSSTrの消去動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、および選択ゲートSGに電圧VSSが印加され、ワード線WLをフローティング状態にする。次に、時刻t1において、ソース線SLに電圧VDDが印加される。このとき、i図19に示すように、ソース側選択トランジスタSSTrのみを消去する場合、ビット線BLにはVSSが印加されたままである。一方、ii図20に示すように、ソース側選択トランジスタSSTrおよびドレイン側選択トランジスタSDTrを同時に消去する場合、ビット線BLにVDDが印加される。次に、時刻t2において、ソース線SLに電圧VERAが印加される。また、iの場合、ビット線BLにはVSSが印加されたままであり、iiの場合、ビット線BLに電圧VERAが印加される。このようにして、ソース側選択トランジスタSSTrおよびドレイン側選択トランジスタSDTrの消去を行う。その後、時刻t4において、ソース線SLおよびビット線BLに電圧VSSが印加され、ソース側選択トランジスタSSTrおよびドレイン側選択トランジスタSDTrの消去動作が終了する。[効果]上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、書き込み対象のメモリセルトランジスタMTrへの書き込みの前に、ソース側選択トランジスタSSTrに書き込みを行う。これにより、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧よりも高くする。これにより、NANDストリング200においてドレイン側選択ゲートSGDとソース側選択ゲートSGSとを一体にすることで生じる書き込み不備を解消することができる。また、第3の実施形態では、第1の実施形態におけるイオン注入法と比較して、ソース側選択トランジスタSSTrの閾値電圧とドレイン側選択トランジスタSDTrの閾値電圧との差がより大きくなる。これにより、第1の実施形態と比較して、ソース側の選択ゲートのオン/オフ特性を向上させることができる。[変形例1]図22および図23を用いて、第3の実施形態の変形例に係る不揮発性半導体記憶装置1の書き込み方法について説明する。変形例1では、第3の実施形態における書き込み方法の2工程において、ダミーメモリセルトランジスタダミーワード線をカットオフすることで、ソース側選択トランジスタSSTrのみに書き込みを行う例である。なお、変形例1において、上記第3の実施形態と同様の点については説明を省略し、異なる点について説明する。図22は、第3の実施形態の変形例1に係るNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時の回路図を示している。図22に示すように、変形例1において、上記第3の実施形態と異なる点は、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSに隣接するワード線がそれぞれ、ドレイン側ダミーワード線D-WL-Dおよびソース側ダミーワード線D-WL-Sとして機能する点である。より具体的には、2工程において、ビット線BLに電圧[VPGM-VPASS]が印加され、ソース線SLに電圧VSSが印加される。また、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに書き込み電圧VPGMが印加される。このとき、ソース側ダミーワード線D-WL-Sおよびワード線WLに電圧VSSが印加され、ドレイン側ダミーワード線D-WL-Dに電圧VOFFが印加される。この電圧VOFFは、ドレイン側ダミーワード線D-WL-Dの閾値電圧よりも小さい値であり、負電圧である。このため、ドレイン側ダミーワード線D-WL-Dに接続されたダミーのメモリセルトランジスタMTrをカットオフすることができる。これにより、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。このように、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみに書き込みを行うことで、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧よりも高くすることができる。図23は、変形例1における選択されたNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時に印加される電圧値のタイミングチャートを示している。図23に示すように、時刻t0においてソース側選択トランジスタSSTrへの書き込み動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、ワード線WL、ソース側ダミーワード線D-WL-S、ドレイン側ダミーワード線D-WL-D、および選択ゲートSGに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。同時に、選択されたNANDストリング200に接続されたビット線BLに電圧VDDが印加される。また、ドレイン側ダミーワード線D-WL-Dに電圧VSSよりも小さい電圧VOFFが印加される。次に、時刻t2において、選択ゲートSGに書き込みパス電圧VPASSが印加され、選択されたNANDストリング200に接続されたビット線BLに電圧[VPGM-VPASS]が印加される。その後、時刻t3において、選択ゲートSGに書き込み電圧VPGMが印加される。このようにして、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみに書き込みを行う。これにより、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧より高くして、3工程における書き込み対象のメモリセルトランジスタMTrへの書き込みが可能となる。その後、時刻t4において、選択されたNANDストリング200に接続されたビット線BL、ドレイン側ダミーワード線D-WL-D、および選択ゲートSGに電圧VSSが印加され、ソース側選択トランジスタSSTrへの書き込み動作が終了する。上記変形例1によれば、第3の実施形態における2工程において、ドレイン側ダミーワード線D-WL-Dに電圧VOFFが印加される。これにより、ドレイン側ダミーワード線D-WL-Dに接続されたダミーメモリセルトランジスタをカットオフすることができ、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。したがって、第3の実施形態における1工程が不要となる。同時に、第3の実施形態における3工程の予備書き込みされたメモリセルトランジスタMTrの消去も不要となる。その結果、第3の実施形態と比較して、書き込み速度の向上を図ることができる。[変形例2]図24および図27を用いて、第3の実施形態の変形例2に係る不揮発性半導体記憶装置の書き込み方法について説明する。変形例2では、第3の実施形態における書き込み方法の1工程においてダミーメモリセルトランジスタのみに書き込みを行い、2工程においてダミーメモリセルトランジスタをカットオフすることで、ソース側選択トランジスタSSTrのみに書き込みを行う例である。なお、変形例1において、上記第3の実施形態と同様の点については説明を省略し、異なる点について説明する。1工程図24は、第3の実施形態の変形例2に係るNANDストリング200内のダミーメモリセルトランジスタへの書き込み時の回路図を示している。図24に示すように、変形例2において、上記第3の実施形態と異なる点は、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSに隣接するワード線がそれぞれ、ドレイン側ダミーワード線D-WL-Dおよびソース側ダミーワード線D-WL-Sとして機能する点である。変形例2では、1工程において、ドレイン側ダミーワード線D-WL-Dおよびソース側ダミーワード線D-WL-Sに接続されたダミーメモリセルトランジスタのみに書き込みを行う。より具体的には、ビット線BLおよびソース線SLに電圧VSSが印加され、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに電圧VDDが印加される。また、図示はしないが、バックゲートBGに導通電圧が印加される。これにより、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDがオン状態となり、電圧VSSがチャネルに転送される。この状態で、ワード線WLにVPASSが印加され、ドレイン側ダミーワード線D-WL-Dおよびソース側ダミーワード線D-WL-Sに書き込み電圧VPGMが印加される。これにより、ダミーメモリセルトランジスタのみに書き込みが行われる。図25は、変形例2における選択されたNANDストリング200内のダミーメモリセルトランジスタへの書き込み時に印加される電圧値のタイミングチャートを示している。図25に示すように、時刻t0においてダミーメモリセルトランジスタへの書き込み動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、ワード線WL、ダミーワード線D-WLドレイン側ダミーワード線D-WL-Dおよびソース側ダミーワード線D-WL-S、および選択ゲートSGに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。同時に、ワード線WLおよびダミーワード線D-WLに電圧VDDが印加される。次に、時刻t2において、ワード線およびダミーワード線D-WLに書き込みパス電圧VPASSが印加され、チャネルに電圧VSSが転送される。その後、時刻t3において、ダミーワード線D-WLに書き込み電圧VPGMが印加される。このようにして、ダミーワード線D-WLに接続されたダミーメモリセルトランジスタへの書き込みを行う。これにより、ダミーメモリセルトランジスタの閾値電圧を正電圧0V以上にして、2工程におけるソース側選択トランジスタSSTrへの書き込みが可能となる。その後、時刻t4において、ワード線WL、ダミーワード線D-WLおよび選択ゲートSGに電圧VSSが印加され、ダミーメモリセルトランジスタへの書き込み動作が終了する。2工程図26は、第3の実施形態の変形例2に係るNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時の回路図を示している。図26に示すように、2工程において、ビット線BLに電圧[VPGM-VPASS]が印加され、ソース線SLに電圧VSSが印加される。また、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに書き込み電圧VPGMが印加され、ダミーワード線D-WLおよびワード線WLに電圧VSSが印加される。このとき、1工程において、ダミーワード線D-WLに接続されるダミーメモリセルトランジスタに書き込みが行われ、閾値電圧は正電圧になっている。このため、ダミーワード線D-WLにVSS例えば0Vが印加されても、ダミーメモリセルトランジスタをカットオフすることができる。これにより、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。このように、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみ書き込みを行うことで、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧よりも高くすることができる。図27は、変形例2における選択されたNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時に印加される電圧値のタイミングチャートを示している。図27に示すように、時刻t0においてソース側選択トランジスタSSTrへの書き込み動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、ワード線WL、ダミーワード線D-WL、および選択ゲートSGに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。同時に、選択されたNANDストリング200に接続されたビット線BLに電圧VDDが印加される。次に、時刻t2において、選択ゲートSGに書き込みパス電圧VPASSが印加され、選択されたNANDストリング200に接続されたビット線BLに電圧[VPGM-VPASS]が印加される。その後、時刻t3において、選択ゲートSGに書き込み電圧VPGMが印加される。このようにして、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみに書き込みを行う。これにより、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧より高くして、3工程における書き込み対象のメモリセルトランジスタMTrへの書き込みが可能となる。その後、時刻t4において、選択されたNANDストリング200に接続されたビット線BL、および選択ゲートSGに電圧VSSが印加され、ソース側選択トランジスタSSTrへの書き込み動作が終了する。上記変形例2によれば、第3の実施形態における1工程において、ダミーメモリセルトランジスタのみに書き込みを行う。これにより、第3の実施形態における2工程において、ダミーメモリセルトランジスタをカットオフすることができ、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。ダミーメモリセルトランジスタは、通常のメモリセルトランジスタMTrとしては用いられない。このため、第3の実施形態における3工程において、ダミーメモリセルトランジスタの消去が不要となる。その結果、第3の実施形態と比較して、書き込み速度の向上を図ることができる。[変形例3]図28および図29を用いて、第3の実施形態の変形例に係る不揮発性半導体記憶装置3の書き込み方法について説明する。変形例3では、第3の実施形態における書き込み方法の2工程において、バックゲートトランジスタバックゲートをカットオフすることで、ソース側選択トランジスタSSTrのみに書き込みを行う例である。なお、変形例3において、上記第3の実施形態と同様の点については説明を省略し、異なる点について説明する。図28は、第3の実施形態の変形例3に係るNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時の回路図を示している。図28に示すように、変形例3において、上記第3の実施形態と異なる点は、2工程において、バックゲートトランジスタBGTrをカットオフすることで、ソース側選択トランジスタSSTrへの書き込みを行う点である。より具体的には、2工程において、ビット線BLに電圧[VPGM-VPASS]が印加され、ソース線SLに電圧VSSが印加される。また、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに書き込み電圧VPGMが印加される。このとき、ワード線WLに電圧VSSが印加され、バックゲートBGに電圧VOFFが印加される。この電圧VOFFは、バックゲートBGの閾値電圧よりも小さい値であり、負電圧である。このため、バックゲートトランジスタBGTrをカットオフすることができる。これにより、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。このように、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみに書き込みを行うことで、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧よりも高くすることができる。図29は、変形例3における選択されたNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時に印加される電圧値のタイミングチャートを示している。図29に示すように、時刻t0においてソース側選択トランジスタSSTrへの書き込み動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、ワード線WL、バックゲートBG、および選択ゲートSGに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。同時に、選択されたNANDストリング200に接続されたビット線BLに電圧VDDが印加される。また、バックゲートBGに電圧VSSよりも小さい電圧VOFFが印加される。次に、時刻t2において、選択ゲートSGに書き込みパス電圧VPASSが印加され、選択されたNANDストリング200に接続されたビット線BLに電圧[VPGM-VPASS]が印加される。その後、時刻t3において、選択ゲートSGに書き込み電圧VPGMが印加される。このようにして、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみに書き込みを行う。これにより、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧より高くして、3工程における書き込み対象のメモリセルトランジスタMTrへの書き込みが可能となる。その後、時刻t4において、選択されたNANDストリング200に接続されたビット線BL、バックゲートBG、および選択ゲートSGに電圧VSSが印加され、ソース側選択トランジスタSSTrへの書き込み動作が終了する。上記変形例3によれば、第3の実施形態における2工程において、バックゲートBGに電圧VOFFが印加される。これにより、バックゲートトランジスタBGTrをカットオフすることができ、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。したがって、第3の実施形態における1工程が不要となる。同時に、第3の実施形態における3工程の予備書き込みされたメモリセルトランジスタMTrの消去も不要となる。その結果、第3の実施形態と比較して、書き込み速度の向上を図ることができる。[変形例4]図30および図33を用いて、第3の実施形態の変形例4に係る不揮発性半導体記憶装置の書き込み方法について説明する。変形例4では、第3の実施形態における書き込み方法の1工程においてバックゲートトランジスタのみに書き込みを行い、2工程においてバックゲートトランジスタをカットオフすることで、ソース側選択トランジスタSSTrのみに書き込みを行う例である。なお、変形例4において、上記第3の実施形態と同様の点については説明を省略し、異なる点について説明する。1工程図30は、第3の実施形態の変形例4に係るNANDストリング200内のバックゲートトランジスタBGTrへの書き込み時の回路図を示している。図30に示すように、変形例4において、上記第3の実施形態と異なる点は、1工程において、バックゲートトランジスタBGTrのみに書き込みを行う点である。より具体的には、1工程において、ビット線BLおよびソース線SLに電圧VSSが印加され、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに電圧VDDが印加される。これにより、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDがオン状態となり、電圧VSSがチャネルに転送される。この状態で、ワード線WLにVPASSが印加され、バックゲートBGに書き込み電圧VPGMが印加される。これにより、バックゲートトランジスタBGTrのみに書き込みが行われる。図31は、変形例2における選択されたNANDストリング200内のバックゲートトランジスタBGTrへの書き込み時に印加される電圧値のタイミングチャートを示している。図31に示すように、時刻t0においてバックゲートトランジスタBGTrへの書き込み動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、ワード線WL、バックゲートBG、および選択ゲートSGに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。同時に、ワード線WLおよびバックゲートBGに電圧VDDが印加される。次に、時刻t2において、ワード線およびバックゲートBGに書き込みパス電圧VPASSが印加され、チャネルに電圧VSSが転送される。その後、時刻t3において、バックゲートBGに書き込み電圧VPGMが印加される。このようにして、バックゲートトランジスタBGTrへの書き込みを行う。これにより、バックゲートトランジスタBGTrの閾値電圧を正電圧0V以上にして、2工程におけるソース側選択トランジスタSSTrへの書き込みが可能となる。その後、時刻t4において、ワード線WL、バックゲートBGおよび選択ゲートSGに電圧VSSが印加され、バックゲートトランジスタBGTrへの書き込み動作が終了する。2工程図32は、第3の実施形態の変形例4に係るNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時の回路図を示している。図32に示すように、変形例4において、上記第3の実施形態と異なる点は、2工程において、バックゲートトランジスタBGTrをカットオフする点である。より具体的には、2工程において、ビット線BLに電圧[VPGM-VPASS]が印加され、ソース線SLに電圧VSSが印加される。また、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDに書き込み電圧VPGMが印加され、バックゲートBGおよびワード線WLに電圧VSSが印加される。このとき、1工程において、バックゲートトランジスタBGTrに書き込みが行われ、閾値電圧は正電圧になっている。このため、バックゲートBGにVSS例えば0Vが印加されても、バックゲートトランジスタBGTrをカットオフすることができる。これにより、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。このように、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみ書き込みを行うことで、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧よりも高くすることができる。図33は、変形例4における選択されたNANDストリング200内のソース側選択トランジスタSSTrへの書き込み時に印加される電圧値のタイミングチャートを示している。図33に示すように、時刻t0においてソース側選択トランジスタSSTrへの書き込み動作が開始される。まず、時刻t0において、ソース線SL、ビット線BL、ワード線WL、バックゲートBG、および選択ゲートSGに電圧VSSが印加される。次に、時刻t1において、選択ゲートSGに電圧VDDが印加される。また、選択されたNANDストリング200に接続されたビット線BLに電圧[VPGM-VPASS]が印加される。次に、時刻t2において、選択ゲートSGに書き込みパス電圧VPASSが印加され、その後、時刻t3において、選択ゲートSGに書き込み電圧VPGMが印加される。このようにして、2つの選択トランジスタのうちソース側選択トランジスタSSTrのみに書き込みを行う。これにより、ソース側選択トランジスタSSTrの閾値電圧をドレイン側選択トランジスタSDTrの閾値電圧より高くして、3工程における書き込み対象のメモリセルトランジスタMTrへの書き込みが可能となる。その後、時刻t4において、選択されたNANDストリング200に接続されたビット線BL、および選択ゲートSGに電圧VSSが印加され、ソース側選択トランジスタSSTrへの書き込み動作が終了する。上記変形例4によれば、第3の実施形態における1工程において、バックゲートトランジスタBGTrのみに書き込みを行う。これにより、第3の実施形態における2工程において、バックゲートトランジスタBGTrをカットオフすることができ、ソース側選択トランジスタSSTrのみに書き込みを行うことができる。バックゲートトランジスタBGTrは、通常のメモリセルトランジスタMTrとしては用いられない。このため、第3の実施形態における3工程において、バックゲートトランジスタBGTrの消去が不要となる。その結果、第3の実施形態と比較して、書き込み速度の向上を図ることができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。