"複数の強誘電体メモリセルにおいて、各強誘電体メモリセルは強誘電体キャパシタを備える、強誘電体メモリセルと、書き込み線と、読み出し線と、複数の強誘電体メモリセル選択バスにおいて、各々の前記強誘電体メモリセルに対して前記選択バスが1つずつ対応し、前記強誘電体メモリセルのそれぞれは、その強誘電体メモリセルに対応する前記強誘電体メモリセル選択バス上の信号に応じて、前記強誘電体メモリセルを前記読み出し線および前記書き込み線のそれぞれに接続するための第1および第2のゲートを備える、強誘電体メモリセル選択バスと、前記書き込み線に現在接続されている前記強誘電体メモリセルの前記強誘電体キャパシタに電荷を蓄積させる書き込み回路において、前記電荷は、少なくとも3つの状態を有するデータ値によって決定された値を有する、書き込み回路と、前記読み出し線に現在接続されている前記強誘電体メモリセルの前記強誘電体キャパシタに蓄積された前記電荷を測定して出力値を生成する読み出し回路において、前記出力値は、前記状態の1つに相当する、読み出し回路とを備えることを特徴とする強誘電体メモリ。請求項1に記載の強誘電体メモリにおいて、前記強誘電体キャパシタは、関連非強誘電体のキャパシタンスによって特徴付けられ、前記書き込み回路が前記電荷を前記強誘電体キャパシタ上に蓄積させる際に、前記書き込み回路は、前記関連非強誘電体のキャパシタンス上に蓄積された電荷を補うことを特徴とする強誘電体メモリ。請求項1に記載の強誘電体メモリにおいて、前記読み出し線に現在接続されている前記強誘電体メモリセルから読み出された値を前記強誘電体メモリセルで書き換えさせるコントローラをさらに備えることを特徴とする強誘電体メモリ。請求項1に記載の強誘電体メモリにおいて、各前記強誘電体メモリセルは、前記強誘電体キャパシタと、制御端子上の信号によって決定される第1および第2のスイッチ端子間にスイッチインピーダンスを有する可変インピーダンス素子において、前記強誘電体キャパシタは、前記制御端子と前記第1のスイッチ端子の間に接続される、可変インピーダンス素子とを備え、前記第1および第2のスイッチ端子間に電位差を印加すると、前記強誘電体キャパシタの分極の前記状態によって決定される方式で異なる電流が前記第1のスイッチ端子と前記第2のスイッチ端子との間に流れることを特徴とする強誘電体メモリ。請求項1に記載の強誘電体メモリにおいて、前記強誘電体キャパシタのそれぞれは、最大残留分極を有し、各強誘電体キャパシタは、前記強誘電体キャパシタが第1の方向に前記最大残留分極を有する第1の分極状態、前記強誘電体キャパシタが反対の方向に前記最大残留分極を有する第2の分極状態、および、前記第1の分極状態と前記第2の分極状態の中間にある残留分極によって特徴付けられる複数の中間残留分極状態によって特徴付けられ、前記書き込み回路は、データ値に対応する電荷を前記強誘電体キャパシタ上に蓄積することによって、前記書き込み線に接続された前記強誘電体キャパシタを前記第1の分極状態に入るようにし、次いで、前記中間分極状態の1つに入るようにし、前記電荷は、前記強誘電体キャパシタを前記中間分極状態の1つに入るようにすることを特徴とする強誘電体メモリ。請求項5に記載の強誘電体メモリにおいて、前記読み出し回路は、その強誘電体キャパシタが前記第1の分極状態にリセットされる際、前記読み出し線に現在接続されている前記強誘電体メモリセル内の前記強誘電体キャパシタから解放された電荷を測定することを特徴とする強誘電体メモリ。請求項6に記載の強誘電体メモリにおいて、前記強誘電体キャパシタは、関連非強誘電体のキャパシタンスによって特徴付けられ、前記読み出し回路が前記強誘電体キャパシタ上に蓄積された前記電荷を測定する際に、前記読み出し回路は、前記関連非強誘電体のキャパシタンス上に蓄積された電荷を補うことを特徴とする強誘電体メモリ。請求項5に記載の強誘電体メモリにおいて、前記読み出し回路は、第1の電位まで充電され、次いで、前記読み出し線に現在接続されている前記強誘電体メモリセル内の前記強誘電体キャパシタに接続される読み出しキャパシタを備えることを特徴とする強誘電体メモリ。請求項8に記載の強誘電体メモリにおいて、前記読み出し回路は、前記読み出しキャパシタが前記強誘電体キャパシタに接続される前後に、前記読み出しキャパシタ上の電荷を測定することを特徴とする強誘電体メモリ。請求項5に記載の強誘電体メモリにおいて、前記読み出し回路は、前記読み出し線に現在接続されている前記強誘電体メモリ内の前記強誘電体キャパシタに移動させて、前記強誘電体キャパシタに前記第2の分極状態を取らせなければならない電荷を測定することを特徴とする強誘電体メモリ。強誘電体キャパシタが通電されていない場合に電荷を蓄積する強誘電体キャパシタと、前記強誘電体キャパシタに格納するデータ値を受信し、そのデータ値によって決定された電荷を前記強誘電体キャパシタに蓄積された前記電荷と組み合わせるようにする書き込み回路と、前記強誘電体キャパシタに蓄積された前記電荷を決定する読み出し回路において、2つを超える状態を有する出力信号を生成する、読み出し回路とを備えることを特徴とするメモリ回路。請求項11に記載のメモリ回路において、前記強誘電体キャパシタに既定の電荷を蓄積させるリセット回路を備えることを特徴とするメモリ回路。請求項11に記載のメモリ回路において、前記強誘電体キャパシタは、残留分極によって特徴付けられ、前記書き込み回路は、前記電荷を前記強誘電体キャパシタに蓄積された前記電荷と組み合わせる前に、前記残留分極を既定の値に設定することを特徴とするメモリ回路。請求項11に記載のメモリ回路において、前記強誘電体キャパシタは、残留分極によって特徴付けられ、前記読み出し回路は、前記強誘電体キャパシタが既定の残留分極を有するように、前記強誘電体キャパシタに蓄積された前記電荷と組み合わせなければならない電荷の量と関連する信号を測定することを特徴とするメモリ回路。データを格納するための方法において、蓄積電荷によって特徴付けられる、既定の分極状態に強誘電体キャパシタをリセットするステップと、データ値に関連する電荷を前記蓄積電荷に追加させるステップと、2つを超える状態を有する出力信号を生成するステップにおいて、前記出力信号は、前記強誘電体キャパシタに蓄積された前記電荷によって決定される、ステップとを含むことを特徴とする方法。請求項15に記載の方法において、複数のデータ値に関連する電荷は、前記出力信号を生成する前に、前記蓄積電荷に追加されることを特徴とする方法。請求項15に記載の方法において、前記強誘電体キャパシタは、残留分極によって特徴付けられ、前記残留分極は、前記電荷を前記強誘電体キャパシタに蓄積された前記電荷と組み合わせる前に既定の値に設定されることを特徴とする方法。請求項15に記載の方法において、前記データ値に関連する前記電荷を前記蓄積電荷に追加させるステップは、プリチャージ回路を使用して、前記データ値によって決定された電位まで書き込みキャパシタをプリチャージするステップと、前記プリチャージ回路から前記書き込みキャパシタを切断するステップと、前記書き込みキャパシタを前記強誘電体キャパシタに接続するステップとを含むことを特徴とする方法。請求項15に記載の方法において、前記強誘電体キャパシタは、前記強誘電体キャパシタに最大残留分極を有する状態を取らせる飽和電圧によって特徴付けられ、前記データ値に関連する前記電荷をさせるステップは、前記強誘電体キャパシタの両端間の前記飽和電圧を下回る電圧を印加するステップを含むことを特徴とする方法。請求項15に記載の方法において、前記データ値に関連する前記電荷を前記蓄積電荷に追加させるステップは、前記データ値によって決定された時間の間、前記強誘電体キャパシタを電流制限充電源に接続するステップを含むことを特徴とする方法。請求項15に記載の方法において、前記出力信号の前記状態は、前記強誘電体キャパシタに蓄積された電荷の異なるレベルに相当し、前記電荷の異なるレベルの差は、既定の電荷を超え、前記出力信号を生成するステップは、前記既定の電荷を超えて前記電荷を変更することなく、前記強誘電体キャパシタに蓄積された前記電荷を決定するステップを含むことを特徴とする方法。ここで、典型的な強誘電体キャパシタを示す図1を参照する。この論考の目的のため、強誘電体キャパシタは、第1および第2の電極間に挟まれたチタン酸ジルコン酸鉛PZTなどの強誘電体の誘電材料を有するキャパシタとして定義され、誘電材料は、電極間に電位を印加して、次いで、除去する際に残留分極を示す。キャパシタの最も簡単な形式は、電極21および22を有する平行板キャパシタであり、誘電体層23はチタン酸ジルコン酸鉛などの強誘電体材料を含む。以下の論考を分かり易くするため、実施例において、誘電体を挟む1組の平行板を有する強誘電体キャパシタを使用する。しかし、他の形状も可能である。例えば、各組の電極間に誘電体を備えた互いにかみ合わせた電極組み合わせた指を有するキャパシタも利用することができる。誘電体層は、キャパシタの電極間に適切な電圧を印加することによって分極することができる。分極の状態は、誘電体層内のドメインが整合する方向によって特徴付けることができる。分極方向が、分極電位が電極22から電極21の方に向く電界を生成する場合に相当する場合は、強誘電体キャパシタは上向きに分極されると言われる。同様に、分極方向が、分極電位が電極21から電極22の方に向く電界を生成する場合に相当する場合は、強誘電体キャパシタは下向きに分極されると言われる。従来のバイナリ強誘電体メモリでは、分極方向を使用して1ビットの値を格納する。例えば、上および下向きの分極はそれぞれ、1および0のビット値に相当し得る。ビット値は、キャパシタの電極間に適切な電圧を印加することによって書き込まれる。キャパシタに格納されるビット値は、キャパシタを通常上向きにプログラミングする電圧をキャパシタの電極間に印加し、キャパシタの電極の1つからまたはキャパシタの電極の1つに流れる電荷を観察することによって決定される。電圧が印加される際にキャパシタが上向き状態であれば、電荷はほとんど流れない。しかし、キャパシタが下向き状態であれば、キャパシタの状態は上向き状態に切り替えられ、問題の電極からまたは問題の電極により多くの電荷が流れる。従来のバイナリ強誘電体メモリでは、プログラミング電圧は、誘電体が所望の方向に完全に分極されることを保証できるほど十分に高く設定される。すなわち、電極間のより大きなプログラミング電圧差を使用することによって、いかなる追加の残留分極も得られないことになる。本発明は、完全な上向き状態と完全な下向き状態との間に残留分極状態の連続体があるという観察、および、これらの中間状態はキャパシタに移動する電荷を制御することによってプログラミングすることができるという観察に基づく。また、中間状態は、既知の完全な飽和状態にキャパシタをリセットする際に流れる電荷を測定することによって読み出すこともできる。ここで、本発明で使用される基本的なプログラミング原理および1つの可能なプログラミング構成を示す図2を参照する。プログラミングサイクルの開始時、強誘電体キャパシタ26は、矢印で示されるように上向きにプログラミングされる。これは、プログラミングソース24を使用して、示される方向に誘電体層を完全に分極する量だけ、電極27に対して電極26の電位を増加することによって達成される。中間分極状態を設定するため、プログラミングソース24は、強誘電体キャパシタ25の両端間に逆の電位を印加する。しかし、流せる電流は限られており、その結果、分極を完全に反転させる時間は、無制限の電流源が使用される場合に通常必要とされる時間を超えて延長される。本発明は、分極が完全に反転される前にプロセスが終了された場合は、強誘電体キャパシタ25は中間分極状態で残されるという観察に基づく。したがって、プログラミングソース24が定電流源の場合は、強誘電体キャパシタ25の分極の状態は、プログラミング時間の関数である。例えば、プログラミングソース24がオン状態である時間の長さを決定するタイマ28を使用して、入力値を中間分極状態に変換することができる。強誘電体キャパシタ25は、電荷蓄積デバイスと見なすことができる。残留分極は、誘電体に残留電界を生じさせる。この電界を解消するため、電荷は、キャパシタの一方の電極から他方の電極に移動し、その結果、可動電荷は、分極電界をまさに解消する電界を生成する。分極方向が完全に反転される際の電極26から電極27に流れる電荷の量をQmaxで示す。この電荷は、誘電体の分極方向に応じて、電極のいずれか1つに蓄積されているものと見なすことができる。プログラミングソースによって電荷が反対側の板に押し付けられれば、分極の状態は、移動された電荷の量に応じた量だけ変化する。電荷を反対側の板に押し付けるには、印加電圧の方向は、強誘電体キャパシタを既知の完全な分極状態にリセットする際に使用されるものとは反対でなければならない。既知の電荷を反対側の板に伝達する任意の回路構成を使用して、電荷は、Qmax未満であり、プログラミング電圧を除去する際にキャパシタ上に蓄積された電荷を問題の既知の電荷によって変更できるように残留分極を変更する電圧で伝達されるという条件で、強誘電体キャパシタを中間状態にプログラミングすることができる。移動した電荷は電流にプログラミング時間を乗じたものと等しいため、上記で論じられる定電流源を利用した構成がその一例である。しかし、他の構成も利用することができる。ここで、別のプログラミング構成を示す図3を参照する。この実施形態では、デジタルアナログ変換器32を使用して、デジタルアナログ変換器32をキャパシタ33に接続するようにスイッチ36が設定された際にキャパシタ33に印加された電圧に入力値を変換する。キャパシタ33を充電した後、スイッチ36を使用して、既にリセットされた強誘電体キャパシタ31にキャパシタ33を接続する。次いで、キャパシタ33からの電荷は、強誘電体キャパシタ31に流れる。切り替え前のキャパシタ33の電圧をV1で示し、切り替え後の線34の電圧をV2で示す。次いで、強誘電体キャパシタ31に移動した電荷は、CV1-V2であり、式中、Cはキャパシタ33のキャパシタンスである。V1>V2の場合は、移動した電荷は、線形デジタルアナログ変換器に対する入力値に比例する。いずれの場合も、移動した電荷の量に入力状態をマッピングする校正曲線を提供することができる。あるいは、デジタルアナログ変換器32は、非線形伝達関数を利用してV2を補うことができる。中間分極状態は、キャパシタ25を完全に上向きにプログラミングするような値に電位差を再度設定する際にキャパシタ25の電極間を流れる電荷の量を測定することによって決定することができる。あるいは、状態は、キャパシタを完全に下向き状態にプログラミングするためにキャパシタに流さなければならない電荷の量を測定することによって検知することができる。ここで、電極上に蓄積された電荷の読み出しに基づく簡易化された読み出し回路を示す図4を参照する。この論考の目的のため、強誘電体キャパシタ43は、46の実線の矢印によって示されるように、上向き分極にリセットされたと想定する。次いで、データは、点線の矢印の方向に分極を低減させた電荷を蓄積することによって、強誘電体キャパシタ43に格納された。読み出し回路の目標は、蓄積した電荷の単調関数である読み出し電圧を提供することによって強誘電体キャパシタ43を上向き状態へ再度リセットする際にその電荷を測定することである。読み出し操作は、キャパシタ42がVの電位に充電されるように、スイッチ41を開放し、スイッチ44を閉鎖した状態で開始される。キャパシタ42が充電された後、スイッチ44は開放され、スイッチ41は閉鎖される。最初は、強誘電体キャパシタ43は、強誘電体キャパシタの両端間にVの電位を有する。Vが十分に高い場合は、強誘電体キャパシタ43は、上向き状態にリセットされ、強誘電体キャパシタ43に蓄積された電荷Qは、キャパシタ42に移動し、それにより、Q/C式中、Cはキャパシタ42のキャパシタンスであると等しい量だけキャパシタ42の電位が低下する。したがって、線47の電圧は、強誘電体キャパシタ43上に蓄積された電荷の関数である。強誘電体キャパシタ43上に蓄積することができる電荷の全範囲にわたって操作するこの読み出しスキームの場合、Vは、Qmax/CVsを上回るものでなければならず、式中、Vsは強誘電体キャパシタ43を完全にリセットするために必要な電位である。また、読み出し操作の終了時には、強誘電体キャパシタ43は上向き状態にリセットされることにも留意されたい。また、図4に示される回路を使用して、図5に示されるように、Vの電源をV-の電源に置き換えた第2の読み出しスキームを実施することもでき、これは、本発明の別の実施形態による簡易化された読み出し回路である。この読み出し回路は、図4を参照して上記で説明されるものと類似した方法で動作する。最初に、スイッチ44を閉鎖し、スイッチ41を開放して、キャパシタ42を充電する。次いで、スイッチ44を開放し、それに続いてスイッチ42を閉鎖する。電位は、強誘電体キャパシタ43を完全に下向きに分極させるほど十分である。これを達成するために必要な電荷は、キャパシタ42によって提供される。したがって、スイッチ41が閉鎖される前と後の線47の電圧差は、その部分的な分極状態から完全な下向き状態への強誘電体キャパシタ43の分極の移動に必要な電荷の割合である。このスキームでは、強誘電体キャパシタ43は、リプログラミング前に上向き分極にリセットしなければならない。ここで、本発明によるアナログ強誘電体メモリの一実施形態を示す図6を参照する。強誘電体メモリ50は、複数の行および列に組織化された複数の強誘電体メモリセルとして組織化される。典型的な強誘電体メモリセルは、51でラベル付けされている。各強誘電体メモリセルは、強誘電体キャパシタ52と、インターフェース回路53とを含む。行の強誘電体メモリセルのすべては、読み出しおよび書き込み操作の間、並行処理される。処理する行は、読み出しおよび書き込み操作の間に行処理作業を順序付けるための導体も含む、複数の行選択バス54を操作する行選択回路によって選択される。所定の列の各強誘電体メモリセルは、58および59で示される2つの列バスに接続される。列バス58は、処理されている強誘電体メモリセル内の強誘電体キャパシタに格納されたデータの読み出しに使用され、列バス59は、新しいアナログ値での強誘電体キャパシタのプログラミングに使用される。各強誘電体キャパシタは、N個の状態の1つになるようにプログラミングすることができ、N>2である。処理されている行の強誘電体キャパシタの状態は、強誘電体キャパシタに蓄積された電荷の量を示す列バス58上の信号を生成することによって確認される。この状態は、読み出し回路62を使用して設定される。処理されている行の強誘電体キャパシタの状態は、書き込み回路61を介してそのセルに接続されたバス59に信号を印加することによって設定される。信号は、強誘電体メモリセルに格納する値に関連する既定の量の電荷を、その強誘電体メモリセル内の強誘電体キャパシタに蓄積させる。行の読み出しであるデータは、行バッファ55に格納される。本発明の一態様では、データは、対応する強誘電体キャパシタに蓄積された電荷を表すアナログ信号からデジタル値に変換される。読み出しプロセスは破壊的であるため、データの変更が行われない場合であっても、このデータは、書き込み操作を用いて行に復元しなければならない。変更が行われる場合は、その変更は、行の強誘電体メモリセルがリセットされた後にバッファ55に入力される。次いで、バッファ55内のデータは、対応する強誘電体キャパシタに蓄積された電荷に変換される。読み出しおよび書き込み操作は、アドレスADDR、操作コードOPCODE、および、アドレスで指定された強誘電体メモリセルに書き込まれるデータを受信するコントローラ57を利用する。示されたアドレスからのデータは、データライン上で出力される。行選択回路56は、アドレスによって指定された行選択バスに適切な信号を印加する。強誘電体メモリ50は、メモリセルの各列用の2つの列バスを含み、一方は読み出し用で、もう一方は書き込み用である。この構成は、詳細な実施形態の以下の論考を分かり易くする。しかし、1つの列バスのみを必要とする実施形態も構築することができる。ここで、上記で論じられる、書き込み操作の間に強誘電体キャパシタに蓄積された電荷の量を測定することによってデータを読み出す蓄積スキームを利用する、本発明による強誘電体メモリの一実施形態を示す図7を参照する。論考を分かり易くするため、強誘電体メモリ70内には1つの強誘電体メモリセルのみが示されている。4つの行線R1~R4は、強誘電体メモリセル81が位置するメモリセルの行に対応する行バスの一部である。以下の論考を分かり易くするため、問題の強誘電体キャパシタに対する以前の読み出し操作によって、書き込み操作前に、強誘電体キャパシタは完全に上向き状態に分極されたと想定する。値は、ゲート84を導電状態に置き、ゲート86を非導電状態に置くことによって、強誘電体メモリセル81に書き込まれる。次いで、キャパシタ77は、書き込み回路75によってゲート76が開放される際に書き込まれているデータに対応する値を有する電荷を強誘電体キャパシタ82に移動させることになる電位まで充電される。問題の電荷を提供するために必要とされる電圧へのデータの変換は、書き込み回路75によって実行される。キャパシタ77の電圧は、V2未満であり、書き込むデータ値に依存する。強誘電体キャパシタ82が書き込み線73に接続されると、上方の板は、V2に保持されている下方の板を下回る電位になり、したがって、書き込み操作は、リセット操作によって生成された分極の一部を反転する。データは、ゲート88によって読み出し線72に接続される読み出し回路74による2ステッププロセスにおける強誘電体メモリセル81の読み出しである。最初に、キャパシタ83は、ゲート86によって強誘電体キャパシタ82から隔離されている間、V1まで充電される。キャパシタ83をV1に接続するには、ゲート85が利用される。ここでは、V1は、最大設計電荷をキャパシタ83に移動しても依然としてキャパシタ83の上方の板がV2を上回る電圧を有することができる量だけV2を上回る。キャパシタ83の終止電圧は、ソースフォロア87によって増幅され、読み出し回路74内にキャパシタの電圧を格納する読み出し回路74によって読み出される。次に、ゲート86は導電状態に置かれ、キャパシタ83の電圧を強誘電体キャパシタ82の両端間に印加する。これは、強誘電体キャパシタ82をリセットし、強誘電体キャパシタ82に蓄積された電荷を解放し、次に、ソースフォロア87のゲート側の電圧を低下させる。次いで、この電圧は、読み出し回路74によって読み出され、以前に格納された電圧から差し引かれ、強誘電体キャパシタ82によって解放された電荷を示す電圧差に到達する。次いで、合成アナログ電圧は、読み出し回路74内のアナログデジタル変換器によってデジタル化することができる。上述の通り、強誘電体キャパシタ82は、読み出しプロセスの終了時に、完全に上向き状態に分極した状態で残される。強誘電体メモリセル81が読み出されていれば、上記で説明されるように、データ出力値を書き込み回路75に入力することによって、読み出された値を強誘電体キャパシタ82に復元しなければならない。上記で論じられる強誘電体メモリセルは、本発明で利用できる強誘電体メモリセルの一例である。しかし、他の形式の強誘電体メモリセルも使用することができる。アナログメモリの構築に利用できる強誘電体メモリセルの別の実施形態は、参照により本明細書に組み込まれる同時係属の米国特許出願第12/480,645号明細書で説明されている自律型メモリ回路に類似する。最初に、自律型メモリ回路の概略図である図8Aを参照する。自律型メモリ回路200は、強誘電体キャパシタ201と、電流駆動型制御入力205を有するスイッチ203とを含む。導電性負荷202は、電源とスイッチ203の間に接続される。強誘電体キャパシタ201は、強誘電体キャパシタ201の両端間に電圧を印加することによって切り替えることができる残留分極を有する。すなわち、キャパシタの両端間に電圧が印加されない場合は、キャパシタの誘電体は電気的に分極される。誘電体は、誘電体が上向きまたは下向きのいずれかに分極されている状態に相当する2つの状態を有する。強誘電体キャパシタの両端間に電圧が印加される場合は、強誘電体キャパシタに電界が生成される。電界の方向が残留分極のものと同じであれば、強誘電体キャパシタの2つの電極を接続する回路を少量の電流が流れる。他方では、印加された電界が残留分極のものとは反対の方向であれば、残留分極は方向を変更して新しい電界方向に適合させ、大量の電流が外部回路を流れる。電流および電流が流れる電圧の大きさは、強誘電体キャパシタの構成、エリアおよび厚さを調整することによって設定することができる。電流が制御入力205に入ると、スイッチ203は、高インピーダンス状態から低インピーダンス状態に変化する。回路200では、入力線からスイッチ203までの電位は、スイッチの状態とは無関係にグランド電位またはほぼグランド電位であり続けると想定する。以下の論考を分かり易くするため、電源は正であり、強誘電体キャパシタ201の電極間に正の電源電位が印加されると上向き残留分極状態が設定されると想定する。しかし、入力は電源を基準とし、出力はグランドを基準とする他の実施形態も利用することができる。最初に、強誘電体キャパシタ201は上向き状態に分極されていると想定する。電源を入れると、スイッチ203は最初はオフ状態であり、したがって、ノード26の電位はVに向けて増加する。したがって、強誘電体キャパシタ201に印加される電界も上向きであり、強誘電体キャパシタ201は状態を反転しない。それに応じて、電流はスイッチ203の入力にはほとんど流れず、スイッチ203はオフ状態のままであり、自律型メモリ回路200の出力は、即座にVの電位となる。次に、強誘電体キャパシタ201は下向き状態に分極されていると想定する。電源を入れると、強誘電体キャパシタ201の両端間に印加される電界は、強誘電体キャパシタ201の残留分極のものとは逆であり、強誘電体キャパシタ201は、状態を反転して、印加された電界に適合させることを試みる。この場合、はるかに大量の電流がスイッチ203の制御入力に流れ、スイッチ203は導電状態に入る。ノード206は、V未満の中間状態まで上昇する。固有電位は、スイッチおよび導電性負荷の詳細に依存する。この中間状態は、強誘電体キャパシタ201がその上向き状態への切り替えを終えるまで維持される。その時点で、強誘電体キャパシタ201から流れ出る電荷はなくなり、スイッチ203は再度非導電状態に入る。したがって、ノード206の電位は増加してVに戻る。したがって、電源を入れた後は、自律型メモリ回路200は、強誘電体キャパシタ201が状態を切り替えるのに必要な時間の間、強誘電体キャパシタ201の分極の状態に依存する一時的な出力を有する。電源を入れる際に強誘電体キャパシタ201が上向きであり、それが切り替えられない場合は、出力は、ほぼ即座に高くなる。電源を入れる際に強誘電体キャパシタ201が下向き状態であり、それが切り替えられる場合は、出力は、一時期の間、電圧Vsによって特徴付けられる中間状態になり、次いで、高くなる。その一時期が経過すると、出力は常に高い状態になり、強誘電体キャパシタ201は上向き分極状態になる。ここで、強誘電体キャパシタ201を上向きおよび下向き状態にして自律型メモリ回路200を起動させた場合の、時間の関数としての図8Aに示される電源およびノード206の電位を示す図8Bを参照する。回路200を起動する際に強誘電体キャパシタ201が下向き状態である場合は、ノード206の電位は、最初は、強誘電体キャパシタ201が分極状態を変化し始める値にノード206の電位が達するまで、電源の電位とともに増加する。強誘電体キャパシタ201が分極を反転し始めると、電荷が解放され、それにより、スイッチ203が導電し始める。スイッチ203が過度に導電し始める場合は、ノード206の電位は降下し始め、強誘電体キャパシタ201は切り替えを停止する。スイッチ203が十分に導電しない場合は、ノード206の電位はより速く上昇し、強誘電体キャパシタ201の切り替えがより速く行われ、より多くの電流をスイッチ203の制御入力に推し進め、その導電性を増加する。したがって、回路は、低速上昇で、特定の中間値でのノード206の電位で安定する。このように、スイッチ203の導電性の変化は、強誘電体キャパシタ21の状態の変化が完了するまで、ノード206での電圧上昇を制限する。この時点では、強誘電体キャパシタ201からこれ以上の電荷は解放されず、したがって、スイッチ203は再度非導電状態になる。強誘電体キャパシタ201の遷移中の電位は、以下の論考において、シェルフ電圧shelfvoltageVsと呼ばれる。ノード206の電位の特定の形状は、一般に、特定のスイッチの実装に依存する。アナログ強誘電体メモリセルは、強誘電体メモリセル200から構築することができる。最初に、強誘電体キャパシタ201が部分的に分極される場合について考慮する。強誘電体キャパシタ201の分極は下向き状態に設定されており、次いで、強誘電体キャパシタ201に格納された値を示す電荷は、分極状態が上向き分極状態に向けて部分的に移動するように強誘電体キャパシタ201に導入されると想定する。これを達成する方法については、以下でさらに詳細に論じる。この部分的な分極状態で強誘電体メモリセル200を起動すると、ノード206の電圧は再度シェルフ電圧Vsまで上昇する。しかし、この電圧がシェルフ電圧であり続ける時間の長さは、下向き状態に向かう部分的な分極の程度に依存する。具体的には、シェルフ時間の長さは、強誘電体キャパシタ201に蓄積された電荷の関数である。したがって、セルを起動する際にシェルフ時間の長さを測定することによって、強誘電体キャパシタに格納されたデータ値を決定することができる。本発明の一態様では、自律型メモリセルを使用して、強誘電体キャパシタを下向き状態にリセットし、次いで、上向き状態に向けて強誘電体キャパシタを部分的に切り替えることによってアナログ値を格納する。書き込み操作は、自律型メモリセルが完全に上向き状態にリセットされる前に中断される、完全な下向き状態からの自律型メモリセルのリセットと見なすことができる。すなわち、書き込み操作は、シェルフに沿って、格納するデータを表すポイントまで電位を移動させる。読み出し操作は、上向き状態への切り替えを完了するのに必要な時間を測定し、したがって、上向き状態へのリセットを完了するのに必要な電荷を決定する。ここで、スイッチング素子としてCMOSFET224を使用して実施されてきた、図8Aに示される自律型メモリセルの一実施形態を示す図9を参照する。自律型メモリセル220では、キャパシタ223は、強誘電体キャパシタ201におよび強誘電体キャパシタ201から流れる電荷を、FET224を動作する電圧に変換する電荷電圧変換器として機能する。ここで、本発明による多状態強誘電体メモリの別の実施形態を示す図10を参照する。強誘電体メモリ100は、強誘電体メモリセルの複数の行および列を含み、強誘電体メモリセル101および102がその典型である。強誘電体メモリ100は、そのような強誘電体メモリセルの複数の行および列から構築される。図面を分かり易くするため、強誘電体メモリセルの一列128のみが示されている。各列の強誘電体メモリセルは、読み出し線および書き込み線に接続される。列128に対応する読み出しおよび書き込み線はそれぞれ、107および106で示されている。強誘電体メモリ100の読み出し/書き込み操作は、コントローラ114によって制御され、コントローラ114は、バス122上でアドレスを、バス123上で操作コードを、そして、バス121上で強誘電体メモリ100に書き込まれるデータまたは問題のアドレスから読み出された出力データのいずれかを受信する。各強誘電体メモリセルは、強誘電体キャパシタ117などの強誘電体キャパシタと、FET118、119および120などの3つのCMOSFETとを含む。FET118および119は、行選択線上の信号に応じて、強誘電体メモリセルを読み出しおよび書き込み線に接続するためのゲートとして機能する。典型的な行選択線が108および109で示されている。FET120は、図8Aを参照して上記で論じられるスイッチ機能を提供する。キャパシタ105は、現在選択されている強誘電体メモリセル用の電荷電圧変換器として機能する。電荷電圧変換機能は強誘電体メモリセル100における読み出し操作の間にのみ必要とされるため、図2で示されるように各セルにおいて個々のキャパシタを利用する代わりに、各行に対して単一のキャパシタを利用することができる。本発明のこの態様により、キャパシタまたは他の電荷電圧変換器を各セルに有する実施形態と比べて、かなりの量の空間が節約される。同様に、列128の強誘電体メモリセルのすべてが共通の負荷110を共有する。したがって、各強誘電体メモリセルは、図9で論じられるメモリセルの実装に対し、3つのFETと1つの強誘電体キャパシタのみを必要とする。データは、最初に、対応する強誘電体キャパシタを下向き状態にリセットし、次いで、格納されているデータ値に応じた量だけその強誘電体キャパシタを部分的に上向きにリセットすることによって、現在選択されている強誘電体メモリセルに書き込まれる。以下の論考は、正の電圧のみを使用する。しかし、負の電圧を利用する実施形態も構築することができる。選択する特定の強誘電体メモリセルは、コントローラ114によってADDRバス122上の値から決定される。書き込む値は、バス121上で受信する。コントローラ114は、非導電状態のスイッチ115を用いて、書き込み線106の電位をVに設定することによって、強誘電体メモリセルをリセットする。本発明の一態様では、読み出し線107は、読み出し回路112を通じてグランドに接続される。したがって、Vの電位は、強誘電体キャパシタを下向き状態に分極する方向で強誘電体キャパシタに印加される。Vは、強誘電体キャパシタが完全に下向き状態に分極されるように選択される。強誘電体キャパシタが下向き状態に分極された後、書き込み線106はコントローラ114から切断され、読み出し線107も同様にグランドから切断される。強誘電体キャパシタに入力するデータは、デジタル形式で書き込み回路111に入力される。書き込み回路111は、デジタル値を、スイッチ115を導電状態に置く時間を表す時間値にマッピングする。データは、問題の時間の間、スイッチ115を導電状態に置くことによって書き込まれる。本質的には、起こり得る分極の反転は、分極を完全に反転できる前に中断される。データは、強誘電体メモリセルを読み出し線107に接続してスイッチ115を導電状態に置くことによって、現在選択されている強誘電体メモリセルから読み出される。特定の強誘電体メモリセルは、バス122上のアドレスによって決定される。読み出し回路112は、読み出し線107の電圧がシェルフ電圧からVに近い既定の電圧まで遷移するのに必要な時間を測定する。次いで、測定時間はデジタル値に変換され、デジタル値はコントローラ114によって読み出され、データバス121に転送される。次いで、コントローラ114は、そのデータを書き込み回路111に転送することによって、問題のデータ値を用いて書き込みサイクルに着手する。図10に示される実施形態では、強誘電体キャパシタは、下向き状態で始動され、次いで、上向き状態に向けて部分的に書き込まれる。しかし、図10に示されるものに類似した実施形態も構築することができ、その実施形態では、強誘電体キャパシタは、上向きに分極されるようにリセットされ、次いで、分極を下向きに向けて移動させるキャパシタ上への電荷を測定することによって書き込まれる。図10に示される実施形態では、書き込み操作は、書き込まれている値に応じた一定の時間が経過してからリセット操作を中断することによって、強誘電体キャパシタ上への電荷を測定することによって実行される。しかし、強誘電体キャパシタ上への電荷を測定するための他の方法を利用することもできる。例えば、図7を参照して上記で論じられる電荷測定スキームも利用することができる。ここで、本発明の別の実施形態による強誘電体メモリを示す図11を参照する。強誘電体メモリ140は、固定電荷移動を利用して強誘電体キャパシタに書き込む。以下の論考を分かり易くするため、強誘電体メモリ100の要素に類似した機能を果たす強誘電体メモリ140のそれらの要素には、同じ数字表示が与えられている。データは、最初に、強誘電体メモリ100に対して説明されるものと同じ方法で強誘電体キャパシタを下向き状態にリセットすることによって、選択された強誘電体メモリセル内の強誘電体キャパシタに書き込まれる。次いで、データは、上向き状態に向けて強誘電体キャパシタを部分的に分極することによって書き込まれる。書き込まれるデータは、最初に電荷に変換され、電荷は、書き込み回路143によってキャパシタ105に印加される。このローディング段階では、スイッチ141は開放され、スイッチ142は閉鎖される。次いで、電荷は、スイッチ142を開放し、スイッチ141を閉鎖することによって、強誘電体キャパシタに移動する。上記で説明される本発明の実施形態は、データの格納に使用される基本的な自律型メモリセルを実装するトランジスタにCMOSFETを利用した。しかし、バイポーラトランジスタ、強誘電体FET、FET、増幅器、強誘電体リレー、強磁性体リレーおよび静電MEMスイッチを利用する実施形態を利用して、本発明による強誘電体メモリを構築することもできる。これらのデバイスに基づく自律型メモリセルについては、その全体が参照により本明細書に組み込まれる2009年9月6日に出願された同時係属の米国特許出願第12/480,645号明細書で詳細に説明されている。上記で説明される本発明の実施形態は、強誘電体キャパシタは単なる電荷蓄積デバイスであると想定する。実際には、強誘電体キャパシタは、強誘電体材料の残留分極によって生成される電界と関連しない電荷を蓄積するキャパシタと並列接続された電荷蓄積デバイスと見なすことができる。以下の論考では、このキャパシタンスは非残留分極キャパシタンスと呼ばれ、関連キャパシタは非強誘電体キャパシタと呼ばれる。強誘電体キャパシタという用語は、引き続き、デバイス内の強誘電体材料の残留分極に応じて電荷を蓄積するデバイスに使用される。強誘電体キャパシタの電位が切り替えられると、電荷は、蓄積素子および関連非強誘電体キャパシタ上に蓄積されるか、または、蓄積素子および関連非強誘電体キャパシタから除去される。本出願の目的のため、強誘電体キャパシタに関連する蓄積デバイスに蓄積される電荷は、強誘電体キャパシタに蓄積される電荷と呼ばれる。関連非強誘電体キャパシタに/関連非強誘電体キャパシタから移動する電荷が、蓄積デバイスに/蓄積デバイスから移動する電荷と比較して少量であれば、関連非強誘電体キャパシタを無視することができる。しかし、強誘電体キャパシタの関連非強誘電体キャパシタを考慮に入れる実施形態は、分解能の向上を実現することができ、それにより、構築される状態の数を増加した実施形態を可能にすることができる。本発明による強誘電体メモリの別の実施形態を示す図12を参照する。図面を分かり易くするため、1つの強誘電体メモリセルのみが示されている。強誘電体メモリセル270は、図7に示される強誘電体メモリセル81と同様である。しかし、250で示される強誘電体キャパシタ内の関連非強誘電体キャパシタ252を考慮に入れるため、強誘電体メモリセルを読み出す方法が変更されている。電荷蓄積コンポーネントは、251で示されている。最初に、キャパシタ252の存在下で蓄積デバイス251にデータが書き込まれる方法を考慮する。書き込み回路および手順の目標は、電荷Qを蓄積デバイス251に蓄積させることであり、Qは格納するデータによって決定される。Qの第1の近似値は、Qに依存する既定の電圧までキャパシタ271を充電し、次いで、ゲート262を非導電状態に保持する一方でゲート268を導電状態に置くことによって、蓄積デバイス251と関連非強誘電体キャパシタ252とを組み合わせて蓄積することができる。次いで、書き込み線267の電位は、読み出し回路275によって読み出され、記録され、この電位をP1で示す。次いで、ゲート262を導電状態に置き、二度目の書き込み線267の電位が読み出される。この二度目の電位をP2で示す。強誘電体キャパシタ250に入った電荷は、|P1-P2|/C271で与えられ、式中、C271はキャパシタ271のキャパシタンスである。この電荷は、関連非強誘電体キャパシタ252または蓄積デバイス251のいずれかに蓄積される。関連非強誘電体キャパシタ252に蓄積される電荷は、|P2-V2|/C252で与えられ、式中、C252は関連非強誘電体キャパシタ252のキャパシタンスである。C252が強誘電体メモリの設計パラメータから分かっていれば、この電荷ひいては書き込み操作の結果蓄積デバイス251上に蓄積された電荷も分かる。蓄積デバイス251上に蓄積された電荷が、データ値に対応する蓄積されるべき電荷と異なる場合は、異なるP1を利用する第2の書き込み操作を実行して、電荷の追加増分を蓄積デバイス251に押し付けることができ、その手順は、所望の電荷量が蓄積デバイス251上に蓄積されるまで繰り返される。上記で説明される書き込み手順は、関連非強誘電体キャパシタ252の値は十分な精度を有することが知られていると想定する。この値は、メモリ内の強誘電体キャパシタごとにわずかに異なり得ることに留意されたい。それに応じて、書き込み手順の間にC252を決定する手順が必要とされる可能性がある。本発明の一態様では、C252は次のように決定される。強誘電体キャパシタ251は、完全に下向き状態に飽和され、強誘電体キャパシタ250の両端間の電位は、書き込み回路269を通じて書き込み線267をV2に接続することによってゼロに設定されると想定する。次いで、強誘電体キャパシタ250は、書き込み線267から隔離される。したがって、手順の開始時は、キャパシタ252上に電荷はなく、V2未満の書き込み線267の電位によって生じる電位差により、強誘電体キャパシタ251上にこれ以上の電荷をロードすることはできない。最初に、キャパシタ271は、ゲート268が非導電状態でV2未満のP2まで充電される。そのように充電した後、キャパシタ271は、書き込み回路269の内部にあるゲートによってその書き込み回路から隔離され、ゲート262を非導電状態に維持する一方でゲート268を導電状態に置く。書き込み線267の電位は、P2またはその値に非常に近い値である。読み出し回路275はその電位を測定し、次いで、ゲート262は導電状態に置かれる。蓄積デバイス251の両端間の電位は追加の電荷を蓄積デバイス251に押し付けることも蓄積デバイス251から押し出すこともできないため、キャパシタ252上の電荷のみが移動できる。移動するいかなる電荷も、終止電位P3とP2との間の関連非強誘電体キャパシタ252の両端間の電圧差によるものである。移動する電荷は、キャパシタ271上に蓄積される。ゲート262を導電状態に置いた後の書き込み線267の電位をP3で示す。そして、移動した電荷は、Qm=|P2-P3|/C271である。したがって、C252=Qm/|P2-P3|である。それに応じて、書き込み回路は、強誘電体キャパシタごとの関連非強誘電体キャパシタC252における変化を補うことができる。書き込み操作の終了時には、関連非強誘電体キャパシタ252上に蓄積されたいかなる電荷も、書き込み回路269を利用して書き込み線267の電位をV2に設定し、強誘電体キャパシタ250を書き込み線267に接続することによって除去される。これは、キャパシタ252と蓄積デバイス251との間のいかなる電位差も除去する。蓄積デバイス251の電荷は、この操作では変更されない。しかし、キャパシタ252に残されたいかなる電荷も除去される。読み出し操作は類似の方法で達成することができる。読み出し操作は、上記で説明されるものと類似した方法で開始する。強誘電体キャパシタ250をキャパシタ255から隔離する一方で、キャパシタ255は、ゲート261を利用して第1の電位V4まで充電される。キャパシタ255の電位の実際の値は、ソースフォロア263およびゲート264を通じて読み出し回路274によって読み出され、電位を読み出し線266に連結するP5として格納される。この電位は、読み出し回路274に格納される。次に、ゲート256は導電状態に置かれる。電位V4は、強誘電体キャパシタ250を完全な上向き状態の分極にリセットする電位をV4-V2が上回るように設定される。したがって、蓄積デバイス251に蓄積されたいかなる電荷も、蓄積デバイス251から放出され、キャパシタ252および255に移動し、ここで、キャパシタ252および255は並列接続となる。次いで、ソースフォロア263のゲート側の電圧が再度読み出される。この電圧をP6で示す。蓄積デバイス上に蓄積された電荷は、Q=|P5-P6|/C252C255である。C252が分かっている場合は、結果をデジタル化することを除いて、読み出しは完了する。C252が分かっていない場合は、C252は、上記で説明されるものと類似した方法で決定することができる。例えば、P5を上回る電位P6までV4を増加することができ、関連非強誘電体キャパシタ252をキャパシタ255から隔離する一方で、キャパシタ255はP6まで充電される。キャパシタ255の両端間の電位は、書き込み線267をV2に設定することによってゼロに設定される。したがって、ゲート256を導電状態に設定すると、キャパシタ255から関連非強誘電体キャパシタ252に電荷が流れ、キャパシタ255の電位の低下をもたらす。次いで、この電位の低下量からキャパシタ255および252の相対的サイズが決定され、したがって、強誘電体キャパシタ250の関連非強誘電体のキャパシタンスに対し、読み出し回路274によって強誘電体メモリセル270から測定された電荷を補正することができる。上記で説明される本発明の実施形態は、各強誘電体メモリセルがデジタル値を格納および回収するデジタルメモリを対象とする。しかし、アナログ値を格納および回収する実施形態も構築することができる。そのような実施形態では、書き込み回路は、強誘電体キャパシタ上に蓄積される電荷に変換されるデジタル値よりもむしろアナログ電圧を受信する。次いで、読み出し回路は、強誘電体キャパシタ上に蓄積された電荷を表すアナログ値を出力する。上記で説明される実施形態は、強誘電体キャパシタが既知の状態にリセットされ、一回書き込まれ、次いで読み出されるスキームを利用する。しかし、リセットされた後で強誘電体キャパシタが複数回書き込まれる実施形態も構築することができる。そのような実施形態は、アキュムレータ機能を提供する。例えば、強誘電体キャパシタは、最初に下向き状態にリセットされ、次いで、第1の電荷Q1は、上向き状態に向けて分極を移動する強誘電体キャパシタに移動する。しばらくして、第2の電荷Q2は、さらに上向き状態に向けて強誘電体キャパシタを移動する強誘電体キャパシタに移動する、などと続く。強誘電体キャパシタが最終的に読み出されると、出力は、Q値の合計と等しくなる。したがって、強誘電体キャパシタは、アナログ加算回路として機能したことになる。既知の分極状態は、強誘電体キャパシタを上向き状態にリセットし、次いで、下向き状態に向けて分極を移動する既知の電荷を移動することによって得ることができる。上向き状態と下向き状態との間にある状態に強誘電体キャパシタをリセットすることによって、より一般的な累積機能を構築できることに留意されたい。これは、下向き状態に強誘電体キャパシタをリセットし、次いで、強誘電体キャパシタを上向き状態に向けて移動する傾向にある既知の電荷を蓄積することによって達成することができる。ここで、電荷の大きさと充電電圧の極性の両方を設定することによって、上向き状態または下向き状態のいずれかに向けて分極を移動する強誘電体キャパシタに電荷を移動することができる。例えば、図3の32で示されるD/Aは、正の電位または負の電位のいずれかでキャパシタ33を充電するよう構成することができる。強誘電体キャパシタが最終的に読み出されると、その結果は、各中間状態での総蓄積電荷がQmaxを超えないという条件で、蓄積された電荷の合計となる。複数の書き込み実施形態のサブセットでは、各書き込みは、固定電荷を強誘電体キャパシタに移動させる。この場合、最終的に強誘電体キャパシタに書き込まれた値は、単にパルスの合計である。このモードを使用すると、パルス数を設定するために格納されるデジタルデータ値を使用して強誘電体キャパシタをプログラミングすることができる。上記で説明される実施形態では、書き込み回路はメモリの一部である。しかし、書き込み回路がメモリの外部にある実施形態も構築することができる。強誘電体キャパシタに電荷を押し付ける際に必要な電力の量はわずかである。メモリセルが単一のメモリセルを有する場合を考慮されたい。再度図3を参照する。書き込み回路は、D/A32と、キャパシタ33と、スイッチ36とを含む。強誘電体キャパシタ31がこの書き込み回路に露出された唯一の強誘電体キャパシタであれば、キャパシタ33に蓄えられた電力は、状態を書き込むかまたは強誘電体キャパシタ31に既に蓄積されているものに追加の電荷を追加するのに十分である。その意味で、上記で説明される書き込みまたは累積機能中は、強誘電体キャパシタ31を含む回路の残りの部分を通電させる必要はない。1つの強誘電体キャパシタのみを有するメモリでは、外部の書き込みに対してこのキャパシタを露出することは容易に達成される。例えば、再度図7を参照する。メモリセル81がメモリ内の唯一のメモリセルであれば、ゲート84および88を省略することができる。書き込み回路75が負と正の両方の電圧レベルを提供できる場合は、V2をグランド電位に設定することができる。次いで、強誘電体キャパシタ82の状態は、外部の書き込み回路を線73に接続することによって設定することができる。強誘電体キャパシタ82の状態を読み出すため、メモリセル81は、線72上の読み出し回路、および、強誘電体キャパシタ82がリセットされる際に強誘電体キャパシタ82から解放された電荷を読み出すのに必要な回路に接続されることになる。複数のそのような強誘電体キャパシタを有するメモリでは、アドレッシング回路は、外部の書き込み回路から通電させるようにも構成しなければならない。上記で説明される実施形態では、強誘電体キャパシタは、強誘電体キャパシタを既知の開始状態に設定した後に、強誘電体キャパシタに移動する電荷を設定することによってプログラミングされる。再度図8Aおよび8Bを参照する。強誘電体キャパシタメモリセルのこの実施形態では、データは、下向きから上向きへの状態の反転を中断することによって格納される。上記で説明される実施形態では、これは、電荷の移動を制限するするかまたは何らかの形式のタイマを使用して、所望のポイントに達したときにプロセスを停止することによって達成される。シェルフ電圧領域は、時間とともに増加するシェルフ電圧によって実際に特徴付けられることに留意されたい。このシェルフ電圧領域の傾きは、利用されている特定の強誘電体キャパシタに依存する。図8Aに示される電圧Vが、シェルフ領域にある間に達する値に設定されれば、反転プロセスは完了されない。代わりに、強誘電体キャパシタは、Vで特徴付けられる部分的な分極状態で保持されることになる。それに応じて、強誘電体キャパシタの状態は、強誘電体キャパシタを完全に下向き状態に分極し、次いで、格納するデータによって決定される電圧Vを印加することによって設定することができる。ここで、強誘電体キャパシタの分極の状態の設定に利用することができる書き込み回路の別の実施形態を示す図13Aを参照する。強誘電体メモリセル300は、図8Aを参照して上記で論じられるメモリセルと同様であり、したがって、図8Aを参照して論じられる要素と同じ機能を果たす要素には、同じ数字表示が与えられている。強誘電体メモリセル300では、導電性負荷202は、強誘電体キャパシタ201に印加される電位を決定する書き込み回路301に接続される。それに加えて、書き込み回路301は、線205の電位を設定する。強誘電体キャパシタ201にデータを書き込む前、書き込み回路301は、強誘電体キャパシタを下向き状態にリセットする強誘電体キャパシタ201の両端間に電位差Vを印加する。次いで、データは、入力データを電圧Vd図13Bに示されるように、最小シェルフ電圧Vminと最大シェルフ電圧Vmaxとの間にあるに変換することによって、強誘電体キャパシタ201に書き込まれる。この電位は、図13Aに示されるように、導電性負荷202に印加される。ノード206がVdに達した時点で、強誘電体キャパシタ201にこれ以上の電荷は移動されず、したがって、書き込み操作が終了し、強誘電体キャパシタ201は所望の状態で残される。同様の戦略を使用して、非破壊的な読み出し操作を構築することができる。強誘電体キャパシタがプログラミングされたシェルフ電圧を上回る値に導電性負荷の電位を設定することによって、プログラミングされた強誘電体キャパシタに電力を印加すると、ノード206の電圧は、書き込みサイクルの終了時に存在したシェルフ電圧まで上昇する。この電圧は読み出し回路302によって読み出され、次いで、電位はシェルフ電圧を下回るレベルまで戻る。強誘電体キャパシタの状態は、電位が問題の電圧を上回る時間の間に強誘電体キャパシタにまたは強誘電体キャパシタから移動する電荷はわずかであるという条件で、それほど変化しなかった。移動する電荷は、読み出しプロセスの間の導電性負荷を十分高く設定し、印加電圧と読み出しシェルフ電圧との電圧の差をできる限り小さく設定することによって最小限に抑えることができる。例えば、読み出し電圧は、Vmaxに設定することが可能である。次いで、読み出されたシェルフ電圧は、強誘電体メモリセルに格納されたデータ値に変換することができる。また、図13Aに示される回路を利用して、他の読み出しスキームを実施することもできる。上述の通り、強誘電体キャパシタ201の状態を読み出すための一方法は、現在の状態から完全な上向き状態の分極への遷移を完了するのに必要な電荷を決定することである。再度図13Bを参照すると、本発明の一態様では、書き込み回路がVの電位を導電性負荷に印加する際に、読み出し回路は、ノード206の電圧がシェルフ領域に達する時間Tsと、電圧がシェルフ領域を出る時間Tfとの差を決定する。時間は、直接測定することも、導電性負荷をパルス化して、パルス化の間にノード206の電位をVfまで上昇させるのに必要なパルス数を数えることによって間接的に決定することも可能である。再度図7を参照する。キャパシタ83のサイズは、強誘電体キャパシタ82の分極を反転させる十分な電荷を提供するため、強誘電体キャパシタ82よりも十分に大きいものでなければならない。したがって、このキャパシタは、メモリセルのサイズをかなり増加させる。それに加えて、上述の通り、キャパシタンスの変化は、上述のような問題を引き起こす恐れがある。これらの問題は、キャパシタが列のすべてのメモリセルによって共有されるように、キャパシタ83をメモリセルの外部に移動させることによって軽減することができる。これにより、コントローラによるキャパシタンスの測定および格納、ならびに、セルサイズの縮小が可能になる。ここで、本発明による強誘電体メモリの別の実施形態を示す図14を参照する。強誘電体メモリ400の操作は、図7に示される強誘電体メモリ70と同様である。以下の論考を分かり易くするため、強誘電体メモリ70のものと類似した機能を果たす強誘電体メモリ400の要素には、同じ数字表示が与えられている。強誘電体メモリ400は、各メモリセル内の図7に示されるキャパシタ83がキャパシタ401に置き換えられ、キャパシタ401は、メモリセルの外部に位置し、列のすべてのメモリセルによって共有されるという点で、強誘電体メモリ70とは異なる。強誘電体メモリセル410内では、強誘電体メモリセル410が読み出しまたは書き込み用に選択される際、ゲート402は、ソースフォロア87のゲートを線404に接続し、線404はキャパシタ301に接続される。上記で説明される本発明の実施形態は、PZT強誘電体キャパシタを利用する。しかし、強誘電体キャパシタの誘電体媒質に他の強誘電体材料も利用することができる。例えば、PLZT、PLT、チタン酸バリウム、ビスマスフェライト、PVDF、ニオブ酸リチウム、ニオブ酸タンタル酸ストロンチウムビスマスなどのY1セラミック、および、PVDFなどのさまざまな有機ポリマに基づく誘電体キャパシタを利用することができる。上記で説明される本発明の実施形態は、本発明のさまざまな態様を例示するために提供されてきた。しかし、異なる特定の実施形態で示される本発明の異なる態様を組み合わせて、本発明の他の実施形態を提供できることを理解されたい。それに加えて、本発明のさまざまな変更形態は、前述の説明や添付の図面から明らかになるであろう。それに応じて、本発明は、以下の特許請求の範囲によってのみ制限される。"