縮退処理されたフェイルビットマップデータを縮退データ格納領域に格納するように構成された半導体メモリ試験装置において、前記フェイルビットマップのフェイル率とあらかじめ設定されている閾値との大小関係を判定するフェイル率判定手段と、このフェイル率判定手段の判定結果に応じて前記縮退データ格納領域の全アドレスビットを0または1に初期化する初期化手段、を設けたことを特徴とする半導体メモリ試験装置。前記フェイル率の閾値は、以下の式により算出されることを特徴とする請求項1記載の半導体メモリ試験装置。フェイル率の閾値=100X方向縮退率Y方向縮退率ところで、図6に示す従来の構成によれば、ウェハ単位でフェイルビットマップを縮退表示する場合、1枚のウェハに形成されている全ての半導体メモリチップに対して縮退処理を実行する必要がある。すなわち、表示倍率が変更されると、変更された倍率に合わせてその都度1枚のウェハに形成されている全ての半導体メモリチップ分の縮退ビットマップを作成して再描画処理を実行しなければならないことから多大の処理時間を要することになり、オペレータが表示倍率変更を指示入力してから所定の倍率に変更された縮退処理結果に基づく画面が表示されるまでの待ち時間が長くなってしまうという問題がある。本発明は、このような課題を解決するものであり、その目的は、フェイルビットマップ表示倍率を変更した場合にウェハ単位の縮退処理結果に基づく画面が表示されるまでの待ち時間を短縮できる半導体メモリ試験装置を実現することにある。このような課題を達成するために、本発明のうち請求項1記載の発明は、縮退処理されたフェイルビットマップデータを縮退データ格納領域に格納するように構成された半導体メモリ試験装置において、前記フェイルビットマップのフェイル率とあらかじめ設定されている閾値との大小関係を判定するフェイル率判定手段と、このフェイル率判定手段の判定結果に応じて前記縮退データ格納領域の全アドレスビットを0または1に初期化する初期化手段、を設けたことを特徴とする。請求項2記載の発明は、請求項1に記載の半導体メモリ試験装置において、前記フェイル率の閾値は、以下の式により算出されることを特徴とする。フェイル率の閾値=100X方向縮退率Y方向縮退率これにより、縮退対象となるフェイルビットマップのフェイル率の値に基づき、縮退データ格納領域の全アドレスビットを0または1に初期化することで、縮退データ格納領域への書き込み回数を削減することができ、従来に比べてフェイルビットマップの縮退処理時間を削減できる。以下、本発明の実施の形態について、図面を用いて詳細に説明する。図1は本発明の一実施例を示すブロック図であり、図6と共通する部分には同一の符号を付けている。図1と図6の相違点は、フェイルビットマップのフェイル率とあらかじめ設定されている閾値との大小関係を判定するフェイル率判定部21dと、このフェイル率判定部21dの判定結果に応じて縮退データ格納領域の全アドレスビットを0または1に初期化する初期化部21eを設けていることである。図2は図1の縮退データ生成部21bによる縮退例の説明図であり、X方向に倍率1/8で縮退する例を示している。入力データがaに示すように16進数で0x12、0x00、0x34、0x56、0x00、の場合、縮退データはbに示すように2進数で0b10110になる。図3はEWS本体21における本発明に基づくフェイルビットマップの縮退処理の流れを説明するフローチャートであり、図8と同様に、X方向に倍率1/8で縮退する例を示している。はじめに、データ格納部22に初期化されていない縮退データ格納領域22bを確保した後ステップS1、フェイル率判定部21dはフェイルビットマップ格納領域22aから縮退対象とするフェイルビットマップのフェイルカウントデータを取得するステップS2。そして、フェイル率判定部21dは、取得したフェイルカウントデータに基づくフェイル率とあらかじめ設定されている閾値たとえば50とを比較し、取得したフェイル率があらかじめ設定されている閾値である50以上か否かを判定しステップS3、その判定結果を初期化部21eに入力する。初期化部21eは、縮退対象となるフェイルビットマップのフェイル率が50未満である場合は、縮退データ格納領域22bの全アドレスビットを0に初期化するステップS4。続いて、縮退データ生成部21bはフェイルビットマップの先頭から8ビットずつ読込みステップS5、それぞれの8ビットパターンが0であるか否かを判定するステップS6。縮退データ書込部21cは、ステップS6の判定結果が0でない場合には縮退データ格納領域22bの書き込み対象アドレスビットに0b1を書き込むステップS7。ここで、ステップS6の判定結果が0の場合には、縮退データ格納領域22bの全てのアドレスビットが初期化部21eにより0に初期化されているので、改めて0b0を書き込む必要はない。縮退データ生成部21bは、ステップS6、S7の処理後、縮退データ格納領域22bの書き込み対象アドレスビットを1ビット右にシフトし、次の8ビットパターンを読み込むステップS8。これらステップS5からS8までの一連の処理を、フェイルビットマップの終端まで繰り返して実行するステップS9。これに対し、縮退対象となるフェイルビットマップのフェイル率が50以上である場合には、初期化部21eは、縮退データ領域の全アドレスビットを1に初期化するステップS10。続いて、縮退データ生成部21bはフェイルビットマップの先頭から8ビットずつ読込みステップS11、それぞれの8ビットパターンが0であるか否かを判定するステップS12。縮退データ書込部21cは、ステップS12の判定結果が0の場合には縮退データ格納領域22bの書き込み対象アドレスビットに0b0を書き込むステップS13。ここで、ステップS12の判定結果が1の場合には、縮退データ格納領域22bの全てのアドレスビットが初期化部21eにより1に初期化されているので、改めて0b1を書き込む必要はない。縮退データ生成部21bは、ステップS12、S13の処理後、縮退データ格納領域22bの書き込み対象アドレスビットを1ビット右にシフトし、次の8ビットパターンを読み込むステップS14。これらステップS11からS14までの一連の処理を、フェイルビットマップの終端まで繰り返して実行するステップS15。このように、縮退データ生成部21bで生成される縮退データを縮退データ書込部21cを介して書き込む前に、フェイル率判定部21dで縮退対象とするフェイル率とあらかじめ設定されている閾値との大小関係を判定し、その判定結果に基づいて初期化部21eが縮退データ格納領域22bを0または1に初期化することにより、縮退データ書込部21cによる縮退データ格納領域22bへの書き込み回数を削減できる。これにより、フェイルビットマップの縮退処理時間を短縮でき、フェイルビットマップ表示倍率を変更した場合にウェハ単位の縮退処理結果に基づく画面が表示されるまでの待ち時間を短縮できる半導体メモリ試験装置が実現できる。なお、上記実施例では、あらかじめ設定されているフェイル率の閾値が50の例について説明したが、たとえばX方向1/8縮退の場合、フェイル率=50以上に満たなくとも、フェイル率=12.5以上1001/8でさえあれば、入力データの各パターン判定の全回数において、各ビット列に1が1個以上存在する回数の方が各ビット列に1が1個も存在しない回数よりも多いと期待できる。したがって、本発明で用いるフェイル率の閾値の算出式は、以下のように表すことができる。フェイル率の閾値=100X方向縮退率Y方向縮退率以上説明したように、本発明によれば、フェイルビットマップ表示倍率を変更した場合にウェハ単位での縮退処理結果に基づく画面が表示されるまでの待ち時間を短縮できる半導体メモリ試験装置を実現でき、半導体メモリ試験の高速化が図れる。