"第1の内部回路と、第1の電圧が供給される第1の端子と、前記第1の端子と前記第1の内部回路とを接続する第1の内部電位配線と、電位モニタ端子と、前記第1の内部電位配線と前記電位モニタ端子との間に配置された第1のスイッチであって、導通したときに前記第1の内部電位配線を前記電位モニタ端子に接続し、非導通のときに前記第1の内部電位配線を前記電位モニタ端子から切り離す前記第1のスイッチとを備えることを特徴とする半導体装置。前記第1の電圧と異なる第2の電圧が供給される第2の端子と、前記第2の端子を前記第1の内部回路に接続する第2の内部電位配線と、前記第2の内部電位配線と前記電位モニタ端子との間に配置された第2のスイッチであって、導通したときに前記第2の内部電位配線を前記電位モニタ端子に接続し、非導通のときに前記第2の内部電位配線を前記電位モニタ端子から切り離す前記第2のスイッチとをさらに備えることを特徴とする請求項1に記載の半導体装置。前記内部回路は、前記第1のスイッチの制御端子に第1の制御信号を供給し、前記第2のスイッチの制御端子に第2の信号を供給するアクセス制御回路を含むことを特徴とする請求項2に記載の半導体装置。前記第1の内部電位配線は、第1のノードと、互いに異なる複数の第3のノードとを含み、前記第2の内部電位配線は、第2のノードと、互いに異なる複数の第4のノードとを含み、前記第1のスイッチは、前記第1の内部電位配線と当該第1の内部電位配線の前記第1のノードで接続され、前記第2のスイッチは、前記第2の内部電位配線と当該第2の内部電位配線の前記第2のノードで接続され、前記半導体装置は、複数の第3のスイッチであって、各々が前記第1の内部電位配線の前記複数の第3のノードの対応する1つと前記モニタ端子との間に接続され、導通したときに前記第1の内部電位配線の前記複数の第3のノードの対応する1つを前記電位モニタ端子に接続し、非導通のときに前記第1の内部電位配線の前記複数の第3のノードの対応する1つを前記電位モニタ端子から切り離す、前記複数の第3のスイッチと、複数の第4のスイッチであって、各々が前記第2の内部電位配線の前記複数の第4のノードの対応する1つと前記モニタ端子との間に接続され、導通したときに前記第2の内部電位配線の前記複数の第4のノードの対応する1つを前記電位モニタ端子に接続し、非導通のときに前記第2の内部電位配線の前記複数の第4のノードの対応する1つを前記電位モニタ端子から切り離す、前記複数の第4のスイッチとをさらに備えることを特徴とする請求項2に記載の半導体装置。第1の基板と、前記第1の基板の一方の表面に積層された第2の基板と、前記第1の基板を貫通して設けられた第1の貫通電極とを備え、前記第1の内部回路と、前記第1の内部電位配線と、前記第1のスイッチとは前記第2の基板に形成される一方、前記第1の端子は前記第1の基板の他方の表面に設けられ、前記第1の内部電位配線は、前記第1の端子から前記第1の貫通電極を通って前記第1の内部回路に接続されることを特徴とする請求項1に記載の半導体装置。第1の基板と、前記第1の基板の一方の表面に積層された第2の基板と、前記第1の基板を貫通して設けられた第1及び第2の貫通電極とを備え、前記第1の内部回路と、前記第1及び前記第2の内部電位配線と、前記第1及び前記第2のスイッチとは前記第2の基板に形成される一方、前記第1及び第2の端子は前記第1の基板の他方の表面に設けられ、前記第1の内部電位配線は、前記第1の端子から前記第1の貫通電極を通って前記第1の内部回路に接続され、前記第2の内部電位配線は、前記第2の端子から前記第2の貫通電極を通って前記第1の内部回路に接続されることを特徴とする請求項2に記載の半導体装置。前記第1の基板を貫通して設けられた第3の貫通電極を備え、前記電位モニタ端子は前記第1の基板の前記他方の表面に設けられ、前記第1のスイッチは、前記第3の貫通電極を介して前記電位モニタ端子と接続されることを特徴とする請求項5又は6に記載の半導体装置。互いに積層された第1及び第2の基板であって、各々が、前記第1の内部回路と、前記第1の端子と、前記第1の内部電位配線と、前記電位モニタ端子と、前記第1のスイッチと、を含む前記第1及び第2の基板をさらに備え、前記第1の基板は、前記第1の基板の前記第1の端子と前記第2の基板の前記第1の端子との間に接続された第1の貫通電極と、前記第1の基板の前記電位モニタ端子と前記第2の基板の前記電位モニタ端子との間に接続された第2の貫通電極とを含むことを特徴とする請求項1に記載の半導体装置。互いに積層された第1及び第2の基板であって、各々が、前記第1の内部回路と、前記第1及び第2の端子と、前記第1及び第2の内部電位配線と、前記電位モニタ端子と、前記第1及び第2のスイッチと、を含む前記第1及び第2の基板をさらに備え、前記第1の基板は、前記第1の基板の前記第1の端子と前記第2の基板の前記第1の端子との間に接続された第1の貫通電極と、前記第1の基板の前記第2の端子と前記第2の基板の前記第2の端子との間に接続された第2の貫通電極と、前記第1の基板の前記電位モニタ端子と前記第2の基板の前記電位モニタ端子との間に接続された第3の貫通電極とを含むことを特徴とする請求項2に記載の半導体装置。第1の内部回路と、第1の電圧が供給される第1の端子と、前記第1の電位と異なる第2の電圧が供給される第2の端子と、前記第1の端子と前記第1の内部回路とを接続する第1の内部電位配線と、前記第2の端子と前記第1の内部回路とを接続する第2の内部電位配線と、テスト動作時に、前記第1の内部電位配線及び前記第2の内部電位配線のいずれか一方に選択的に接続される電位モニタ端子とを備えることを特徴とする半導体装置。第1の基板と、前記第1の基板の一方の表面に積層された第2の基板と、前記第1の基板を貫通して設けられた第1及び第2の貫通電極とを備え、前記第1の内部回路と、前記第1及び第2の内部電位配線とが前記第2の基板に形成される一方、前記第1及び第2の端子は前記第1の基板の他方の表面に設けられ、前記第1の内部電位配線は、前記第1の端子から前記第1の貫通電極を通って前記第1の内部回路に接続され、前記第2の内部電位配線は、前記第2の端子から前記第2の貫通電極を通って前記第1の内部回路に接続されることを特徴とする請求項10に記載の半導体装置。前記第1の基板を貫通して設けられた第3の貫通電極を備え、前記電位モニタ端子は前記第1の基板の前記他方の表面に設けられ、前記電位モニタ端子は、前記テスト動作時に、前記第3の貫通電極を介して前記第1の内部電位配線及び前記第2の内部電位配線のいずれか一方に選択的に接続されることを特徴とする請求項11に記載の半導体装置。前記第1の基板の前記他方の表面に設けられた第1乃至第3のテストパッドを備え、前記第1及び第2の端子並びに前記電位モニタ端子はそれぞれ、前記第1乃至第3のテストパッドに接続されることを特徴とする請求項12に記載の半導体装置。互いに積層された第1及び第2の基板であって、各々が、前記第1の内部回路と、前記第1及び第2の端子と、前記第1及び第2の内部電位配線と、前記電位モニタ端子とを含む前記第1及び第2の基板をさらに備え、前記第1の基板は、前記第1の基板の前記第1の端子と前記第2の基板の前記第1の端子との間に接続された第1の貫通電極と、前記第1の基板の前記第2の端子と前記第2の基板の前記第2の端子との間に接続された第2の貫通電極と、前記第1の基板の前記電位モニタ端子と前記第2の基板の前記電位モニタ端子との間に接続された第3の貫通電極とを含むことを特徴とする請求項10に記載の半導体装置。第1の端子に第1の電圧を供給して、第1の内部回路に対する前記第1の電圧の供給を開始する工程と、前記第1の内部回路に動作を開始させる工程と、前記第1の内部回路に前記第1の電圧が供給され、かつ前記第1の内部回路が動作している状態で、電位モニタ端子に現れる電位を測定する工程とを備えることを特徴とする半導体装置の試験方法。前記半導体装置は、前記1の内部回路の動作を制御可能に構成されたコマンド信号の入力を受け付けるコマンド端子を備え、前記第1の内部回路に動作を開始させる工程では、前記コマンド端子から前記コマンド信号を入力することにより、前記第1の内部回路に動作を開始させることを特徴とする請求項15に記載の半導体装置の試験方法。ところで、上述した内部電源配線には、断線や高抵抗化が発生する場合がある。この場合、半導体装置の動作に不具合が発生する可能性があるので、このような断線や高抵抗化は、出荷前の段階で検出しておくことが好ましい。しかしながら、従来、このような検出を直接実現する方法はなく、半導体装置の動作確認の結果から、電源が正常に供給されているか否かを間接的に判定するしかなかった。なお、特許文献1にはボンディングの良否を判定する発明が開示されているが、確認できるのはボンディングの良否だけであり、この発明によって内部電源配線の断線や高抵抗化を検出することはできない。以上の点は、内部電源配線だけでなく、例えば基準電圧など、何らかの電圧が供給される内部配線内部電位配線に共通の課題である。したがって、内部電位配線の断線や高抵抗化を、直接的に検出できる技術が望まれている。本発明による半導体装置は、第1の内部回路と、第1の電圧が供給される第1の端子と、前記第1の端子と前記第1の内部回路とを接続する第1の内部電位配線と、電位モニタ端子と、前記第1の内部電位配線と前記電位モニタ端子との間に配置された第1のスイッチであって、導通したときに前記第1の内部電位配線を前記電位モニタ端子に接続し、非導通のときに前記第1の内部電位配線を前記電位モニタ端子から切り離す前記第1のスイッチと、を備えることを特徴とする。本発明の他の一側面による半導体装置は、第1の内部回路と、第1の電圧が供給される第1の端子と、前記第1の電位と異なる第2の電圧が供給される第2の端子と、前記第1の端子と前記第1の内部回路とを接続する第1の内部電位配線と、前記第2の端子と前記第1の内部回路とを接続する第2の内部電位配線と、テスト動作時に、前記第1の内部電位配線及び前記第2の内部電位配線のいずれか一方に選択的に接続される電位モニタ端子と、を備えることを特徴とする。本発明による半導体装置の試験方法は、第1の端子に第1の電圧を供給して、第1の内部回路に対する前記第1の電圧の供給を開始する工程と、前記第1の内部回路に動作を開始させる工程と、前記第1の内部回路に前記第1の電圧が供給され、かつ前記第1の内部回路が動作している状態で、電位モニタ端子に現れる電位を測定する工程とを備えることを特徴とする。以下、添付図面を参照しながら、本発明の好ましい実施の形態による半導体装置及びその試験方法について詳細に説明する。図1aは、本発明の好ましい第1の実施の形態による半導体装置1の構造を説明するための模式的な断面図である。以下では、初めに半導体装置1の全体的な構造について概略的に説明し、その後、本発明に特徴的な構成について詳しく説明する。図1aに示すように、本実施の形態による半導体装置1はいわゆるワイドIODRAMであり、互いに同一の機能、構造を持ち、同一の製造マスクで製作された4個の半導体チップC1~C4が、下から順にこの順で積層された構造を有している。半導体チップC1~C4は、それぞれが単体でいわゆるDRAMとして機能するチップであり、メモリセルアレイと、メモリセルアレイの周辺回路とを有している図1aには図示していない。周辺回路には、メモリセルアレイと外部との間でデータの入出力を行うデータ入出力回路や、外部から入力されるコマンドに応じてデータの入出力を制御する制御回路などが含まれる。以下、メモリセルアレイと周辺回路を内部回路と総称する場合がある。半導体チップC1~C4は、積層された状態で樹脂封止されており、一体的にパッケージングされたメモリデバイスとして機能する。半導体装置1は半製品であり、エンドユーザには、図1bに示すようにコントローラチップC0とともにパッケージ基板11インターポーザ上に積層されてなる複合型半導体装置10として販売される。コントローラチップC0は、それぞれDRAMである4つの半導体チップC1~C4の動作を制御するロジック回路が半導体基板の上面又は下面に形成された半導体チップであり、SOCとも呼ばれる。コントローラチップC0と半導体装置1とは、図1bに示すように一体的に樹脂封止される。したがって、半導体チップC1の下面C1aは、エンドユーザからは見えなくなっている。複合型半導体装置10の構成については、後ほど詳しく説明する。半導体チップC1~C4はそれぞれ、図1aに示すように半導体基板シリコン基板20を有しており、上述した内部回路はこの半導体基板20の下面に形成される。各半導体チップC1~C4の上面には入出力端子PTが形成され、下面には入出力端子PLが設けられる。端子PLと内部回路とは、下面内に設けられた配線によって相互に接続される。また、端子PLと端子PTとは、半導体基板20を貫通して設けられる貫通電極TSVによって相互に接続される。さらに、半導体チップC1~C3の端子PTは、すぐ上の層にある他の半導体チップの端子PLと接触している。これにより、各半導体チップC1~C4の入出力端子は、最下層の半導体チップC1の下面C1aまで引き出されている。図2abはそれぞれ、各半導体チップC1~C4に設けられる貫通電極TSVの接続状態を示す図である。図2abでは、端子PT,PLの図示は省略している。貫通電極TSVの接続状態には、図2aに示すものと図2bに示すものとの2種類があり、以下では、それぞれに対応する貫通電極TSVを、貫通電極TSV1,TSV2と称する。図2aに示す貫通電極TSV1は、積層方向から見た平面視で、すなわち図1aに示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSV1と短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の電流パスが構成されている。この電流パスは、各半導体チップC1~C4の内部回路2に接続されている。したがって、この電流パスに対し、半導体チップC1の下面C1aを通じて外部から供給される入力信号コマンド信号、アドレス信号、クロック信号などは、各半導体チップC1~C4の内部回路2に共通に入力される。また、各半導体チップC1~C4の内部回路2からこの電流パスに供給される出力信号データなどは、ワイヤードオアされて、半導体チップC1の下面C1aから外部に出力される。図3は、貫通電極TSV1の構造を示す断面図である。同図に示すように、貫通電極TSV1は半導体基板20及びその表面の層間絶縁膜21を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング22が設けられており、これによって、貫通電極TSV1とトランジスタ領域内部回路を構成するトランジスタを形成する領域との絶縁が確保される。なお、絶縁リング22は二重に設けてもよく、こうすることで、貫通電極TSV1と半導体基板20との間の静電容量が低減される。貫通電極TSV1の下端は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、半導体チップの下面に設けられた端子PL表面バンプに接続される。一方、貫通電極TSV1の上端は、半導体チップの端子PT裏面バンプに接続される。この端子PTは、上層の半導体チップに設けられた端子PLに接続される。これにより、平面視で同じ位置に設けられた2つの貫通電極TSV1は、互いに短絡された状態となる。図2aに示した内部回路2との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図2bに示す貫通電極TSV2は、平面視で異なる位置に設けられた他層の貫通電極TSV2と短絡されている。具体的に説明すると、各半導体チップC1~C4には、平面視で同じ位置に、それぞれ4つ=積層数ずつの貫通電極TSV2が設けられる。各半導体チップC1~C4の内部回路3は、これら4つの貫通電極TSV2のうち、平面視で所定の位置に設けられた貫通電極TSV2図2bでは最も左側の貫通電極TSV2に接続される。内部回路3が接続される貫通電極TSV2は、平面視で層ごとに互いに異なる位置に設けられた各層1つずつの貫通電極TSV2と短絡され、これにより、半導体チップC1~C4を貫通する1本の電流パスが構成される。こうすることで、内部回路3ごとに電流パスが形成され、それぞれの電流パスの下端が下面C1aに露出することとなる。したがって、これらの電流パスを介し、各層の内部回路3に対して選択的に、外部から情報を入力することが可能となる。このような情報の具体的な例としては、後述するチップセレクト信号やクロックイネーブル信号が挙げられる。図4は、貫通電極TSV2の構造を示す断面図である。同図に示すように、貫通電極TSV2は、同じ平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されるのではなく、異なる平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されている点で、貫通電極TSV1と異なっている。図4では貫通電極TSV2を3個だけ示しているが、実際の貫通電極TSV2は、各半導体チップC1~C4において1信号当たり半導体チップの枚数分4個設けられる。図1aに戻る。各半導体チップC1~C4の半導体基板の下面には、端子PLの他にテストパッドTPも設けられる。テストパッドTPは、半導体チップをウエハ状態で試験する際にテスタのプローブ針を接触させるためのパッドであり、同じ下面に設けられる複数の端子PLのいずれかと面内の配線により接続されている。本実施の形態で説明する半導体装置の試験はウエハ状態での試験ではなく組み立て後の試験であるが、下面C1aに設けられたこのテストパッドTPを利用して行う。詳しくは後述する。図5は、半導体チップC1の下面C1aの平面図である。図示していないが、他の半導体チップC2~C4の下面も、同様の構造を有している。図5に示すように、半導体チップC1の下面には、4つのチャネルCh_a~Ch_dと、チャネルCh_a~Ch_dにそれぞれ対応する各複数の端子PL_a~PL_dと、複数のテストパッドTPとが設けられる。チャネルCh_a~Ch_dは、互いに独立に、外部との間でコマンド信号、アドレス信号、データ信号などの各種信号を送受信可能に構成された半導体回路であり、それぞれが単体のDRAMとして機能する。つまり、半導体チップC1は、チャネルごとに独立して、リード動作、ライト動作、リフレッシュ動作などのDRAMとしての各種動作を行えるよう構成されている。図5に示すように、チャネルCh_a,Ch_bはY方向の一端側に配置され、チャネルCh_c,Ch_dはY方向の他端側に配置される。チャネルCh_a,Ch_bとチャネルCh_c,Ch_dとの間には端子領域Bが設けられており、端子PL_a~PL_d及びテストパッドTPは、この端子領域Bの中に配置される。具体的には、端子PL_a~PL_dはそれぞれ、端子領域B内の対応するチャネルの近傍に複数列に並べて配置され、テストパッドTPは、端子PL_a,PL_bと端子PL_c,PL_dとの間の領域に、一列に並べて配置される。テストパッドTPの面積及び間隔は、図5に示すように、端子PLの面積及び間隔に比べて広く取られている。これは、テスタのプローブ針が接触しやすいようにするためである。このようなテストパッドTPを利用して半導体装置1の試験を行うことにより、半導体チップの端子PL及び貫通電極TSVを傷つけることなく、試験を行うことが可能になる。以下、図1bを参照しながら、複合型半導体装置10の構成について詳しく説明する。コントローラチップC0の上面及び下面には、半導体チップC1~C4のものと同様の端子PT,PLがそれぞれ設けられる。端子PTは、半導体チップC1の端子PLと接続される。一方、端子PLは、パッケージ基板11の上面に設けられるバンプ電極12後述に接続される。また、図1bに示すように、コントローラチップC0の半導体基板にも貫通電極TSVが設けられており、端子PT,PLとコントローラチップC0の内部回路とは、この貫通電極TSVによって相互に接続される。図6a~cはそれぞれ、コントローラチップC0に設けられる貫通電極TSVの接続状態を示す図である。図6a~cでも、端子PT,PLの図示は省略している。コントローラチップC0に設けられる貫通電極TSVの接続状態には、それぞれ図6a~cに示す3種類があり、以下では、それぞれに対応する貫通電極TSVを、貫通電極TSV3,TSV4,TSV5と称する。図6abに示す貫通電極TSV3~TSV5以外の貫通電極TSVは、半導体チップC1に設けられる貫通電極TSVである。図6aに示す貫通電極TSV3は、半導体チップC1の貫通電極TSVと接続されるとともに、コントローラチップC0の制御回路4にも接続される。このような貫通電極TSV3は、例えば電源配線用として用いられる。図6bに示す貫通電極TSV4は、コントローラチップC0内に設けられる制御回路5を介して、半導体チップC1の貫通電極TSVと接続されている。これにより、コントローラチップC0は、例えば外部から後述するバンプ電極12図1bを介して複合型半導体装置10に入力されたコマンドをデコードして内部コマンドを生成し、この内部コマンドを半導体チップC1~C4に送出することができる。図6cに示す貫通電極TSV5は、半導体チップC1の貫通電極TSVと接続される一方、コントローラチップC0内の回路には接続されない。このような貫通電極TSV5を設けたことで、半導体チップC1~C4と外部との間で直接データの入出力等を行うことが可能になっている。図1bに戻る。パッケージ基板11は端子ピッチを変換するために設けられているもので、上面には、コントローラチップC0の端子PLと接続するバンプ電極12が設けられ、下面には、上面のバンプ電極12に比べて広い面積及び間隔で、上面のバンプ電極12と同数のバンプ電極13が形成される。上面のバンプ電極12と下面のバンプ電極13とは、パッケージ基板11を貫通する図示しない貫通電極により、一対一に接続される。このバンプ電極13により、複合型半導体装置10は、コンピュータや携帯電話などのマザーボード上にフリップチップ実装される。以上が、半導体装置1の全体的な構造である。このような積層構造を有する半導体装置1においては、積層構造を有しない半導体装置に比べて、内部電源配線の不良が生じやすい。これは、貫通電極TSVの高抵抗化や、端子PTと端子PLの接触不良などが発生しやすいためである。一方で、各半導体チップが積層されているので、チップ間にある貫通電極TSVの抵抗値や端子PTと端子PLの接触状態を外部から直接観測することはできない。本実施の形態による半導体装置及びその試験方法によれば、このような半導体装置1において内部電位配線の断線や高抵抗化を、半導体装置の動作確認の結果から間接的に検出するのではなく、直接的に検出できる。以下、詳しく説明する。図7は、半導体チップC2の機能ブロックを示す略ブロック図である。図示していないが、他の半導体チップC1,C3,C4についても同様である。同図に示すように、半導体チップC2は、チャネルごとにアドレス端子30、コマンド端子31、チップセレクト端子32、クロック端子33、クロックイネーブル端子34、及びデータ入出力端子35を有する一方、4つのチャネルCh_a~Ch_dに共通に、電源端子36,37、電位モニタ端子38、テストアドレス端子40、テストコマンド端子41、テストチップセレクト端子42、テストクロック端子43、テストクロックイネーブル端子44、及びテスト端子45を有している。これらのうち、チップセレクト端子32、クロックイネーブル端子34、テストチップセレクト端子42、及びテストクロックイネーブル端子44は、上述した貫通電極TSV2に接続される端子PLである。その他の各端子は、上述した貫通電極TSV1に接続される端子PLである。アドレス端子30、コマンド端子31、チップセレクト端子32、クロック端子33、及びクロックイネーブル端子34に対応する複数の端子PLは、半製品である半導体装置1が完成品である複合型半導体装置10に組み込まれた後に各種の制御信号ノーマル信号群nSigを入力するための端子であり、図5などに示したテストパッドTPには接続されていない。なお、図7ではこれらの信号の符号末尾にaを付しているが、これは、その信号がチャネルCh_aに供給されるものであることを示している。後掲する各信号についても同様である。したがって、半導体装置1を複合型半導体装置10に組み込む前、すなわち半導体チップC1の下面C1aが露出した状態以下、この状態を組み立て前と称する。では、外部からこれらの端子にアクセスすることはできない。これに対し、データ入出力端子35、電源端子36,37、電位モニタ端子38、テストアドレス端子40、テストコマンド端子41、テストチップセレクト端子42、テストクロック端子43、テストクロックイネーブル端子44、及びテスト端子45に対応する複数の端子PLは、それぞれ図5などに示したテストパッドTPに接続されている。したがって、これらの端子に対しては、組み立て前の段階で、外部テスタからアクセスすることができる。本実施の形態による半導体装置1の試験では、これを利用してテストパッドTPから各種の試験信号を入力するとともに、試験結果を示す各種の信号を取り出す。なお、全てのデータ入出力端子35がテストパッドTPに接続されている必要はなく、データ入出力端子35のうちの一部のみがテストパッドTPに接続される構成としてもよい。チャネルCh_aは、図示するように、アクセス制御回路50、メモリセルアレイ51、及びデータ入出力回路52を有して構成される。図示していないが、他のチャネルCh_b~Ch_dについても同様である。アクセス制御回路50は、外部から入力されるコマンド信号及びアドレス信号に応じてメモリセルアレイ51にアクセスすることで、メモリセルアレイ51に対するリード/ライトなどを実現する。メモリセルアレイ51は、複数のワード線と複数のビット線の交点にセルキャパシタとセルトランジスタを有するメモリセルが配置された構成を有する。本実施の形態でいうメモリセルアレイ51には、アクセス制御回路50の制御に応じてワード線を活性化するロウデコーダや、アクセス制御回路50の制御に応じてビット線をデータ入出力回路52に接続するカラムデコーダなどが含まれる。データ入出力回路52は、リード時にメモリセルアレイ51から読み出されるリードデータを外部に出力する役割、並びにライト時に外部から供給されるライトデータをメモリセルアレイ51に供給する役割を担う。半導体チップC2には、テスト用のスイッチ回路TSW55も設けられる。このスイッチ回路55は、後述する内部電源配線V1,V2のそれぞれと後述するモニタ配線Mとの間に設けられ、チャネルCh_aのアクセス制御回路50による制御にしたがって、これらの間の接続を制御する。クロック端子33は外部クロック信号CKが供給される端子であり、クロックイネーブル端子34はクロックイネーブル信号CKE2が入力される端子である。これらの信号は、コントローラチップC0から半導体チップC2に供給される。なお、符号中の数字2は、その信号が半導体チップC1,C3,C4ではなく半導体チップC2に供給されるものであることを示している。後掲する各信号についても同様である。一方、テストクロック端子43はテストクロック信号tCKが供給される端子であり、テストクロックイネーブル端子44はテストクロックイネーブル信号tCKE2が入力される端子である。これらの信号は、外部テスタから半導体チップC2に供給される。外部クロック信号CKとテストクロック信号tCK、クロックイネーブル信号CKE2_aとテストクロックイネーブル信号tCKE2、はそれぞれ、供給される時期及び供給ルートが異なるだけで同じ信号であり、これらを受けたチャネルの動作も同じである。外部クロック信号CK、クロックイネーブル信号CKE2、テストクロック信号tCK、及びテストクロックイネーブル信号tCKE2は、対応するチャネルのアクセス制御回路50に供給される。アクセス制御回路50は、クロックイネーブル信号CKE2が活性化されている場合に外部クロック信号CKに同期して各種の処理を行い、テストクロックイネーブル信号tCKE2が活性化されている場合にテストクロック信号tCKに同期して各種の処理を行うよう構成される。チップセレクト端子32は、コントローラチップC0によって生成されたチップセレクト信号/CS2が供給される端子である。一方、テストチップセレクト端子42は、外部テスタによって生成された生成されたテストチップセレクト信号/tCS2が供給される端子である。これらの信号も対応するチャネルのアクセス制御回路50に供給され、アクセス制御回路50は、チップセレクト信号/CS2が活性化されている場合に後述するコマンド信号CMDの入力を受け付け、テストチップセレクト信号/tCS2が活性化されている場合に後述するテストコマンド信号tCMDの入力を受け付ける。コマンド端子31は、コントローラチップC0によって生成されたコマンド信号CMDが供給される端子である。コマンド信号CMDには、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、及びオンダイターミネーション信号ODTなどが含まれる。一方、テストコマンド端子41は、外部テスタによって生成されたテストコマンド信号tCMDが供給される端子である。テストコマンド信号tCMDの具体的な内容は、コマンド信号CMDと同様である。コマンド信号CMD及びテストコマンド信号tCMDも、対応するチャネルのアクセス制御回路50に供給される。アクセス制御回路50は、チップセレクト信号/CS2が活性化されている場合にコマンド信号CMDが供給されると、その内容に応じて内部コマンドを生成する。この内部コマンドには、アクトコマンド、ライトコマンド、リードコマンドなどが含まれる。そして、アクセス制御回路50は、生成した内部コマンドに応じてメモリセルアレイ51を制御する。これにより、リード/ライトなどの各種処理が実行される。テストコマンド信号tCMDについても同様である。すなわち、アクセス制御回路50は、テストチップセレクト信号/tCS2が活性化されている場合にテストコマンド信号tCMDが供給されると、その内容に応じて内部コマンドの生成とメモリセルアレイ51の制御とを行う。これにより、リード/ライトなどの各種処理が実行される。アドレス端子30は、コントローラチップC0によって生成されたアドレス信号Addが供給される端子である。一方、テストアドレス端子40は、外部テスタによって生成されたテストアドレス信号tAddが供給される端子である。アドレス信号Add及びテストアドレス信号tAddも、対応するチャネルのアクセス制御回路50に供給される。アドレス信号Addはコマンド信号CMDと同期して供給され、アクセス制御回路50は、コマンド信号CMDが示す動作を、アドレス信号Addが示すアドレスに対して行う。具体的な例を挙げると、コマンド信号CMDがアクトコマンドである場合、アクセス制御回路50は入力されたアドレス信号Addをロウアドレスとして扱い、このロウアドレスに対応するワード線が活性化されるよう、メモリセルアレイ51を制御する。また、コマンド信号CMDがライトコマンドである場合、アクセス制御回路50は入力されたアドレス信号Addをカラムアドレスとして扱い、このカラムアドレスに対応するビット線がデータ入出力回路52に接続されるよう、メモリセルアレイ51を制御する。テストアドレス信号tAddについても同様である。すなわち、テストアドレス信号tAddは、テストコマンド信号tCMDと同期してアクセス制御回路50に供給される。アクセス制御回路50は、同時に入力されたテストコマンド信号tCMDが示す動作を、テストアドレス信号tAddが示すアドレスに対して行う。データ入出力端子35は、リードデータDQ又はライトデータDQの入出力を行うための端子である。データ入出力端子35はデータ入出力回路52に接続される。データ入出力回路52は、リード動作時においては、メモリセルアレイ51から読み出されたリードデータDQをデータ入出力端子35を通じて外部に出力し、ライト動作時においては、データ入出力端子35を通じて入力されるライトデータDQをメモリセルアレイ51に供給する。電源端子36,37は、それぞれ電源電圧VDD第1の電圧,電源電圧VSS第2の電圧。VDD>VSSが供給される端子である。電源端子36,37は、それぞれ内部電源配線V1,V2第1及び第2の内部電位配線により半導体チップC2の内部回路に接続される。電源端子36,37にそれぞれ供給された電源電圧VDD,VSSは、この内部電源配線V1,V2を介して、各チャネルCh_a~Ch_dを含む半導体チップC2内の各回路に供給される。半導体チップC2内の各回路は、こうして供給される電源電圧VDD,VSSにより動作する。テスト端子45は、テスト信号TESTが供給される端子である。テスト信号TESTは4つのチャネルCh_a~Ch_dに共通に供給される。チャネルCh_a~Ch_dのアクセス制御回路50は、テスト信号TESTが供給されるとテストモードにエントリし、テストクロック信号tCKなど本実施の形態による半導体装置1の試験に関連する各信号の受付を許可する。電位モニタ端子38は、外部テスタから内部電源配線V1,V2の電圧をモニタするための端子であり、モニタ配線Mにより内部電源配線V1,V2の両方と接続される。上述したように、モニタ配線と内部電源配線V1,V2それぞれとの間にはスイッチ回路55が設けられる。スイッチ回路55の制御は、チャネルCh_aのアクセス制御回路50によって行われる。スイッチ回路55は、後述するように内部電源配線ごとのトランジスタを含んで構成されている。チャネルCh_aのアクセス制御回路50は、テストアドレス信号tAdd、テストコマンド信号tCMDとして供給される、これらのトランジスタのオンオフ制御情報に基づき、スイッチ回路55のオンオフを制御する。ここで、制御情報は、半導体チップC1~C4に含まれる計8本の内部電源配線V1,V2のうち、いずれか1本のみが電位モニタ端子38に接続されるよう、予め設定される。これにより、電位モニタ端子38の電位intV_mには、こうして接続された内部電源配線の電位が反映される。図8は、半導体チップ間及び半導体チップ内部における各配線の接続状態を示す模式図である。なお、以下では半導体基板20C1などの表記を用いることがあるが、これは半導体チップC1を構成する半導体基板20図3等参照を表している。図8に示すように、内部電源配線V1は、半導体チップC1の下面C1aで、半導体チップC1の電源端子36第1の端子に接続される。そして、この下面C1a内で、半導体チップC1の内部回路チャネルCh_a~Ch_dに接続される。さらに、内部電源配線V1は、半導体基板20C1に設けられた貫通電極TSV第1の貫通電極、半導体基板20C2に設けられた貫通電極TSV第4の貫通電極、及び半導体基板20C3に設けられた貫通電極TSVを通って、半導体基板20C2~20C4それぞれの下面に導入され、そこで、それぞれ半導体チップC2~C4の内部回路チャネルCh_a~Ch_dに接続される。なお、内部電源配線V1を構成する貫通電極TSVは、図2aに示した貫通電極TSV1である。内部電源配線V2についても同様である。すなわち、内部電源配線V2は、半導体チップC1の下面C1aで、半導体チップC1の電源端子37第2の端子に接続される。そして、この下面C1a内で、半導体チップC1の内部回路チャネルCh_a~Ch_dに接続される。さらに、内部電源配線V2は、半導体基板20C1に設けられた貫通電極TSV第2の貫通電極、半導体基板20C2に設けられた貫通電極TSV第5の貫通電極、及び半導体基板20C3に設けられた貫通電極TSVを通って半導体基板20C2~20C4それぞれの下面に導入され、そこで、それぞれ半導体チップC2~C4の内部回路チャネルCh_a~Ch_dに接続される。内部電源配線V2を構成する貫通電極TSVも、図2aに示した貫通電極TSV1である。ここで、図8にも示すように、各半導体チップの電源端子36,37は、複数個ずつ設けられる。貫通電極TSVを含む内部電源配線V1も電源端子36ごとに設けられ、各内部電源配線V1は、半導体基板20C1~20C4それぞれの表面で相互に接続される。内部電源配線V2についても同様である。つまり、半導体装置1は、複数系統の内部電源配線V1,V2を有している。このような構成を採用するのは、複数の電力供給パスを設けることによって、電圧を安定させるためである。モニタ配線Mは、半導体チップC1の下面C1aで、半導体チップC1の電位モニタ端子38に接続される。そして、それぞれ図示した下面C1a内のノードn1,n2で、スイッチ回路55を介して、内部電源配線V1,V2に接続される。さらに、モニタ配線Mは、半導体基板20C1に設けられた貫通電極TSV第3の貫通電極、半導体基板20C2に設けられた貫通電極TSV第6の貫通電極、及び半導体基板20C3に設けられた貫通電極TSVを通って半導体基板20C2~20C4それぞれの下面に導入され、そこで、それぞれスイッチ回路55を介して、面内の内部電源配線V1,V2に接続される。モニタ配線Mを構成する貫通電極TSVも、図2aに示した貫通電極TSV1である。スイッチ回路55は、図8に示すように、半導体チップごとにトランジスタ55a第1のスイッチとトランジスタ55b第2のスイッチとを有している。トランジスタ55aは、内部電源配線V1とモニタ配線Mとの間に接続される。一方、トランジスタ55bは、内部電源配線V2とモニタ配線Mとの間に接続される。これにより、内部電源配線V1,V2とモニタ配線Mとは、それぞれ独立に、電気的に切り離し可能に構成されている。なお、図8では、第1及び第2のスイッチのそれぞれをN型チャネルMOSトランジスタのシンボルマークで示しているが、実際には、N型チャネルMOSトランジスタとP型チャネルMOSトランジスタとが並列に接続されてなる、いわゆるトランスファーゲートにより第1及び第2のスイッチそれぞれを構成することが、より好ましい。また、第1のスイッチと第2のスイッチとで、異なる導電型のトランジスタを用いてもよい。下面C1a内に設けられるテストアドレス端子40、テストコマンド端子41、及びテストクロック端子43は、それぞれ図2aに示した貫通電極TSV1を含む内部信号配線に接続され、これによって半導体チップC1~C4それぞれの内部回路チャネルCh_a~Ch_dに共通に接続される。また、テストチップセレクト端子42及びテストクロックイネーブル端子44は下面C1a内に半導体チップごとに設けられ、それぞれ図2bに示した貫通電極TSV2を含む内部信号配線に接続される。そして、各テストチップセレクト端子42及び各テストクロックイネーブル端子44は、これらの内部信号配線を介して、対応する半導体チップの内部回路チャネルCh_a~Ch_dに接続される。以下、図8を参照しながら、本実施の形態による半導体装置1の試験方法について説明する。本実施の形態による半導体装置1の試験では、まず初めに、半導体チップC1の下面C1aの電源端子36,37に対して、外部テスタから電源電圧VDD,VSSの供給を開始する。なお、上述したように電源端子36,37は下面C1a内にそれぞれ複数個ずつ設けられるが、このうちのひとつずつのみに対して電源電圧VDD,VSSを供給することとしてもよいし、複数個ずつに対して電源電圧VDD,VSSを供給することとしてもよい。また、外部テスタから電源端子36,37への電圧供給は、図5等に示したテストパッドTPを介して行われる。この点は、他の端子に対して供給される信号についても同様である。次に、外部テスタからテストクロック端子43に対して、テストクロック信号tCKの供給を開始する。さらに、外部テスタからテストクロックイネーブル端子44に対して、テストクロックイネーブル信号tCKE1~tCKE4の供給を開始する。これにより、半導体チップC1~C4のチャネルCh_a~Ch_dがそれぞれ動作を開始する。なお、必ずしもすべての半導体チップC1~C4の動作させなければならないわけではなく、一部の半導体チップのみを動作させることとしてもよい。一方、すべての半導体チップが動作しない状態で試験を行うことは好ましくない。以下、この理由を説明する。初めに、本試験方法により内部電源配線V1,V2の高抵抗化を判定できる理由について説明する。本試験方法では、上述したように、試験中に半導体チップの内部回路を動作させる。内部回路が動作していると電流の消費が発生し、消費された電流は内部電源配線V1,V2を通じて補充される。ここで、仮に内部電源配線V1,V2の少なくとも一方が高抵抗化しているとすると、内部電源配線V1,V2は、内部回路に十分な電流を供給することができなくなる。電流が不足すると、結果として内部電源配線V1の電位が低下し、かつ内部電源配線V2の電位が上昇することになり、これは、電位モニタ端子38の電位intV_mに反映される。したがって、電位intV_mを測定すれば、内部電源配線V1,V2の高抵抗化を判定できることになる。これに対し、もし試験中に半導体チップの内部回路を動作させないこととすれば、電流がほとんど消費されないため、仮に内部電源配線V1,V2の少なくとも一方が高抵抗化していたとしても、内部電源配線V1,V2の電位にはほとんど変化が生じない。当然、電位intV_mもほとんど変化しないため、電位intV_mを測定しても、内部電源配線V1,V2の高抵抗化を判定することは困難である。これが、すべての半導体チップが動作しない状態で試験を行うことが好ましくない理由である。なお、半導体チップC1~C4の動作を開始させた後には、テストチップセレクト信号tCS、テストコマンド信号CMD、及びテストアドレス信号tAddに対し、外部テスタから適宜必要な信号を入力することにより、さらにリード/ライト等の各種動作を行わせてもよい。こうすることで、半導体チップC1~C4の電流消費量がより大きくなることから、内部電源配線V1,V2の高抵抗化の検出を、より容易に行えるようになる。半導体チップの動作が開始したら、外部テスタから、電位モニタ端子38の電位intV_mの測定を開始する。そのために、前もってテスト端子45からテスト信号TESTを入力することにより、各半導体チップC1~C4に設けられる各4個のトランジスタ55a,55bのうち、いずれか1つをオンに、他をオフに制御しておく。こうすることで、内部電源配線V1,V2の電位を所望の位置で測定できるようになる。実際の試験では、トランジスタのオン/オフを切り替えながら測定を行うことで、測定可能なすべての位置で内部電源配線V1,V2の電位を測定することが好ましい。こうして内部電源配線V1,V2の電位が測定されるので、本試験方法によって、内部電源配線V1,V2の断線又は高抵抗化を検出することが可能になる。以上説明したように、本実施の形態による半導体装置1によれば、電位モニタ端子38と、この電位モニタ端子38を半導体装置1内部の内部電源配線V1,V2に接続するモニタ配線Mとを設けたので、外部テスタから、内部電源配線V1の電圧低下又は内部電源配線V2の電圧浮きを検出することができる。したがって、電源端子36,37よりも半導体装置1の内側の部分で発生する内部電源配線V1,V2の断線を検出できる。また、試験の際には半導体チップC1~C4のうちのいずれか少なくとも1つを動作させるので、電源端子36,37よりも半導体装置1の内側の部分で発生する内部電源配線V1,V2の高抵抗化も検出できる。また、本実施の形態による半導体装置1によれば、貫通電極TSVを介して電源が供給される半導体チップC2~C4テストパッドTPが隠れている半導体チップについても、その内部で内部電源配線V1,V2の電位をモニタできる。したがって、端子PTと端子PL図1aの接触不良などに起因する内部電源配線V1,V2の断線又は高抵抗化についても、適切に検出できる。なお、モニタ配線Mにも貫通電極TSVが含まれるが、モニタ配線Mに電流が流れることはないので、モニタ配線Mの高抵抗化は電位のモニタには影響しない。また、本実施の形態による半導体装置1の試験方法では、ウェハ試験用のテストパッドTPを介して、外部テスタから電源電圧や各種の信号を供給しているので、半導体チップの端子PL及び貫通電極TSVを傷つけることなく、試験を行うことが可能になる。なお、上記実施形態では、半導体チップC1~C4のそれぞれの内部電源配線V1,V2の電位を、半導体装置1の状態、すなわち、コントローラチップC0に積層する前の状態で、半導体チップC1のテストパッドTPを用いてモニタする方法について説明したが、半導体装置1をコントローラチップC0に積層後、すなわち、複合型半導体装置10の状態においても、本発明のモニタ方法を適用することができる。具体的には、複合型半導体装置10において、半導体チップC1のテストパッドTPに接続された各々の端子PL、すなわち、電源モニタ端子、テストアドレス端子、テストコマンド端子、テストチップセレクト端子、テストクロック端子、テストクロックイネーブル端子、及び、テスト端子を、コントローラチップC0に設けられた貫通電極TSV5図6cに各々接続することで、複合半導体装置10の状態でも、バンプ電極13を介して半導体装置1に直接、すなわち、コントローラチップC0の制御回路を介さずに、アクセスすることができるようになる。この構成を用いることで、上述のテストパッドTPを用いたものと実質的に同一のモニタ方法を複合型半導体装置10においても実施することが可能となる。図9は、本発明の好ましい第2の実施の形態による半導体装置1における、半導体チップ間及び半導体チップ内部における各配線の接続状態を示す模式図である。本実施の形態による半導体装置1は、モニタ配線Mと内部電源配線V1,V2との接続箇所が、半導体チップごとに2箇所ずつ図示したノードn1~n4の計16箇所設けられる点で、第1の実施の形態による半導体装置1と相違する。また、モニタ配線Mと内部電源配線V1,V2との接続箇所が増加したことに伴い、接続箇所ごとに設けられるスイッチ回路55内のトランジスタも、16個に増えている。その他の点では第1の実施の形態による半導体装置1と同様である。本実施の形態による半導体装置1によれば、モニタ配線Mと内部電源配線V1,V2との接続箇所を増やしたので、内部電源配線V1,V2の電位が、配線の位置によって異なる場合であっても、適切に内部電源配線V1,V2の断線や高抵抗化を検出することが可能になる。次に、本発明の上記各実施形態の変形例について説明する。図1、図2、図8、及び図9においては、半導体チップC1~C4の全てに貫通電極TSV及び端子PTが形成される構成を示したが、第1の変形例では、半導体チップC1~C3には貫通電極TSV及び端子PTを形成する一方で、半導体チップC4には貫通電極TSV及び端子PTを形成しない構成とする。半導体チップC4は半導体装置1の最上段の半導体チップであるため、半導体チップC3の端子PTから供給される信号や電源を自チップの端子PLを介して自チップの内部に取り込むことができればよく、半導体チップC3の端子PTから供給された信号をさらに他の半導体チップに供給する必要がないからである。このように、半導体チップC4に貫通電極TSVや端子PTを形成しない場合、貫通電極TSVや端子PTを形成しやすくするために半導体チップC4を薄くする必要がないため、半導体チップC4は、半導体チップC1~C3に比べ厚くすることができる。その結果、半導体装置1の製造時、具体的には、半導体チップC1~C4を積層するときの熱応力によるチップの変形を抑制することができる。なお、図1、図2、図8、及び図9においては、半導体チップC1~C4の4枚の半導体チップを積層した半導体装置1を例に挙げたが、本発明は、半導体チップの積層枚数が2枚以上の半導体装置に適用できるものであり、このように半導体チップの積層枚数が4枚以外の半導体装置においても、上記第1の変形例に記載した構成を適用することができる。すなわち、このような半導体装置のうちで最上段に積層された半導体チップに貫通電極TSV及び端子PTを形成せず、最上段に積層された半導体チップの厚さを半導体装置内の他の半導体チップよりも厚くするという構成を適用することができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記各実施の形態では、貫通電極TSVを利用する積層型の半導体装置を例に挙げたが、本発明は、貫通電極TSVを利用しないタイプの半導体装置にも同様に適用できる。また、上記各実施の形態では、それぞれが単体のDRAMとして機能する複数のチャネルを有する半導体チップを取り上げたが、本発明は、1つのチャネルのみを有する半導体チップにも好適に適用できる。さらに、上記各実施の形態では、電源電圧が供給される内部電源配線の断線や高抵抗化を検出する例について説明したが、本発明は、例えば基準電圧など、何らかの電圧が供給される内部配線内部電位配線に広く適用可能である。"