"半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、この第1の第1導電型ウエルの表面に形成され静電気放電が入力される複数の第1の第2導電型領域及び基準電位が印加される複数の第2の第2導電型領域が交互に且つ相互に離隔して第1方向に配列された第2導電型トランジスタと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように形成され前記第1の第1導電型ウエルにおける前記第1方向に直交する第2方向に延びる端縁に接し前記第1方向に延びる端縁には接しておらず基準電位が印加される第2の第1導電型ウエルと、を有し、前記第1の第1導電型ウエルの前記第1方向に延びる端縁と前記第2の第1導電型ウエルとの間の領域の抵抗率が、前記第1及び第2の第1導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように前記第1の第1導電型ウエルから離隔して形成され基準電位が印加される第2の第1導電型ウエルと、前記第1の第1導電型ウエルの表面に形成され静電気放電が入力される複数の第1の第2導電型領域及び基準電位が印加される複数の第2の第2導電型領域が交互に且つ相互に離隔して形成された第2導電型トランジスタと、前記第1の第1導電型ウエルの一部分を前記第2の第1導電型ウエルに接続する配線と、を有し、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間の領域の抵抗率が、前記第1及び第2の第1導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。前記第2の第1導電型ウエルの表面に、その不純物濃度が前記第2の第1導電型ウエルの不純物濃度よりも高く前記基準電位が印加される第1導電型のガードリングが、前記第1の第1導電型ウエルを囲むように形成されていることを特徴とする請求項1又は2に記載の静電気放電保護素子。一の前記第1の第2導電型領域及びこの一の第1の第2導電型領域に隣り合う前記第2の第2導電型領域からなる一のトランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項1乃至3のいずれか1項に記載の静電気放電保護素子。前記第2導電型トランジスタにおいて夫々複数の前記第1及び第2の第2導電型領域が第1方向に沿って交互に配列されており、前記第1の第2導電型領域と前記第2の第2導電型領域との間の領域の上方に設けられた複数本のゲート電極と、この複数本のゲート電極を相互に接続すると共にその一部が前記第2の第1導電型ウエルに接続された抵抗体と、を有することを特徴とする請求項1乃至4のいずれか1項に記載の静電気放電保護素子。前記抵抗体の前記第1方向における両端部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項5に記載の静電気放電保護素子。前記抵抗体の前記第1方向における中央部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項5に記載の静電気放電保護素子。前記半導体基板の表面における前記第2の第1導電型ウエルの内部又は前記第2の第1導電型ウエルに隣接する領域に形成された第2導電型ウエルと、この第2導電型ウエルの表面に形成された第1導電型トランジスタと、を有し、前記第1の第1導電型ウエルにおける前記第2導電型ウエルに対向する端縁の一部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項1乃至7のいずれか1項に記載の静電気放電保護素子。静電気放電が入力される第1の配線と、基準電位が印加される第2の配線と、前記第1の配線と第2の配線との間に相互に並列に接続された複数のトランジスタと、この複数のトランジスタのチャネルを相互に接続する抵抗と、この抵抗の一部を前記第2の配線に接続する第3の配線と、を有することを特徴とする静電気放電保護素子。前記トランジスタが半導体基板の表面に形成されたものであり、一の前記トランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項9に記載の静電気放電保護素子。前記抵抗の大きさ及び前記第3の配線に接続される位置が、前記トランジスタのチャネルと前記第2の配線との間の抵抗が所望の分布となるように調節されたものであることを特徴とする請求項9又は10に記載の静電気放電保護素子。しかしながら、上述の従来の技術には、以下に示すような問題点がある。図15に示すようなトランジスタ形成領域の周囲をPウエルブロック領域で囲む方法においては、トランジスタ形成領域とガードリングとの間の基板抵抗値以下、単に基板抵抗値ともいうを、Pウエルブロック領域の幅を調整することによって制御することになる。なお、Pウエルブロック領域の幅は基板に不純物を注入する際のマスクの幅によって制御し、マスクの幅はフォトレジストを露光する際の露光幅を調整することによって制御する。これにより、ある程度までは、前記露光幅を狭くすることにより前記基板抵抗値を低く設定することができる。しかし、Pウエルブロック領域の幅をある程度以下に狭くしようとすると、Pウエルブロック領域の両側のPウエルに含まれる不純物がPウエルブロック領域内に拡散してくるため、Pウエルブロック領域が消滅してしまう。このため、Pウエルブロック領域の幅をある程度以下の幅に制御することはできず、基板抵抗値をある程度以下の値に制御することができない。この結果、耐ESD性能と耐ラッチアップ性能とのバランスを最適化することができない場合がある。また、図17に示すようなトランジスタ形成領域の両端部のソース領域とガードリングとの間にのみPウエルブロック領域を設定する方法においては、トランジスタ形成領域におけるゲート電極118が延びる方向に直交する方向に延びる辺122とガードリング119との間の距離を調整することによって、基板抵抗値を制御することになる。このため、必要な基板抵抗値を得るためには、トランジスタ形成領域の辺122とガードリング119との間の距離を大きくする必要があり、レイアウト面積が増大してしまうという問題点がある。本発明はかかる問題点に鑑みてなされたものであって、耐ESD保護性能及び耐ラッチアップ性能の双方が優れ、レイアウト面積が小さい静電気放電保護素子を提供することを目的とする。本発明に係る静電気放電保護素子は、半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、この第1の第1導電型ウエルの表面に形成され静電気放電が入力される複数の第1の第2導電型領域及び基準電位が印加される複数の第2の第2導電型領域が交互に且つ相互に離隔して第1方向に配列された第2導電型トランジスタと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように形成され前記第1の第1導電型ウエルにおける前記第1方向に直交する第2方向に延びる端縁に接し前記第1方向に延びる端縁には接しておらず基準電位が印加される第2の第1導電型ウエルと、を有し、前記第1の第1導電型ウエルの前記第1方向に延びる端縁と前記第2の第1導電型ウエルとの間の領域の抵抗率が、前記第1及び第2の第1導電型ウエルの抵抗率よりも高いことを特徴とする。本発明に係る他の静電気放電保護素子は、半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように前記第1の第1導電型ウエルから離隔して形成され基準電位が印加される第2の第1導電型ウエルと、前記第1の第1導電型ウエルの表面に形成され静電気放電が入力される複数の第1の第2導電型領域及び基準電位が印加される複数の第2の第2導電型領域が交互に且つ相互に離隔して形成された第2導電型トランジスタと、前記第1の第1導電型ウエルの一部分を前記第2の第1導電型ウエルに接続する配線と、を有し、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間の領域の抵抗率が、前記第1及び第2の第1導電型ウエルの抵抗率よりも高いことを特徴とする。また、前記第2導電型トランジスタにおいて夫々複数の前記第1及び第2の第2導電型領域が第1方向に沿って交互に配列されており、前記第1の第2導電型領域と前記第2の第2導電型領域との間の領域の上方に設けられた複数本のゲート電極と、この複数本のゲート電極を相互に接続すると共にその一部が前記第2の第1導電型ウエルに接続された抵抗体と、を有することが好ましい。これにより、静電気放電が入力されたときに、一のフィンガーのゲート電極電位を他のフィンガーのゲート電極電位よりも高くすることができる。これにより、前記一のフィンガーを最初にスナップバックさせることができ、次いで他のフィンガーを連鎖的にスナップバックさせることができる。この結果、耐ESD保護性能が向上する。本発明に係る更に他の静電気放電保護素子は、静電気放電が入力される第1の配線と、基準電位が印加される第2の配線と、前記第1の配線と第2の配線との間に相互に並列に接続された複数のトランジスタと、この複数のトランジスタのチャネルを相互に接続する抵抗と、この抵抗の一部を前記第2の配線に接続する第3の配線と、を有することを特徴とする。本発明においては、複数のトランジスタ間において、チャネルと第2の配線との間の抵抗値を相互に異ならせることができ、最初に導通するトランジスタを選択することができる。これにより、耐ESD保護性能が向上する。本発明によれば、静電気放電保護素子において、第3の第1導電型ウエルの大きさを調節することにより、第1の第1導電型ウエルと第2の第1導電型ウエルとの間の領域の幅を過度に小さくすることなく、基板抵抗を最適に制御することができるため、優れた耐ESD保護性能及び耐ラッチアップ性能を両立できると共に、レイアウト面積を低減することができる。以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態について説明する。図1は本実施形態に係るESD保護素子を示す平面図であり、図2はこのESD保護素子を示す等価回路図である。図1に示すように、本実施形態の半導体装置1においては、例えばP型シリコンからなるP型基板の表面に、Pウエル2が形成されており、P型基板の表面に垂直な方向から見て以下、平面視で、という、Pウエル2の内部にNウエル3が形成されている。そして、Pウエル2の表面にはESD保護素子4が形成されている。ESD保護素子4においては、Pウエル2の表面にN領域からなるソース領域5とドレイン領域6とが交互に且つ相互に離隔して形成されている。例えば、4ヶ所のソース領域5と3ヶ所のドレイン領域6とが交互に配列されており、配列の両端部はソース領域5となっている。平面視で、ソース領域5及びドレイン領域6の形状は矩形であり、その長手方向は相互に同一である。また、Pウエル2の表面におけるソース領域5とドレイン領域6との間の領域はチャネル領域図示せずとなっており、チャネル領域の直上域にはゲート電極7が設けられている。そして、1つのドレイン領域6、これに接するチャネル領域、このチャネル領域に接するソース領域5により、NチャネルMOSトランジスタ構造が形成されており、1つのフィンガーとなっている。そして、ESD保護素子4においては、例えば6つのフィンガーが相互に並列に接続されている。なお、相互に隣接する2つのフィンガーにおいては、ソース領域5又はドレイン領域6が共有されている。なお、ゲート電極の長手方向は、ソース領域5及びドレイン領域6の長手方向と同一である。以下、この方向をゲート方向という。また、ゲート方向に直交する方向、即ち、ソース領域5、ドレイン領域6及びチャネル領域の配列方向を電流方向という。更に、ソース領域5、ドレイン領域6及びチャネル領域が形成された領域を、トランジスタ形成領域8という。ソース領域5上及びドレイン領域6上には、夫々複数のコンタクト9が1列に配列されており、ソース領域5及びドレイン領域6を上層に設けられた配線図示せずに接続している。また、ゲート電極7の両端部とPウエル2との間にもコンタクト9が形成されている。更に、ドレイン領域6の表面におけるコンタクト9が形成されている領域を囲む領域には、枠状のシリサイドブロック領域10が設定されている。ドレイン領域6の表面におけるシリサイドブロック領域10にはシリサイドが形成されていない。一方、ドレイン領域6の表面におけるシリサイドブロック領域10を除く領域、ソース領域5の表面及びゲート電極7の表面には、シリサイド図示せずが形成されている。そして、トランジスタ形成領域8を囲むように、Pウエルブロック領域11が設定されている。Pウエルブロック領域11においては、Pウエル2が形成されておらずP型基板の表面にSTI領域が形成されている。このため、Pウエルブロック領域11の抵抗率は、Pウエル2の抵抗率よりも高くなっている。平面視で、Pウエルブロック領域11の形状は、切込11aが1ヶ所形成された矩形の枠状となっており、切込11aにはPウエル2が形成されている。切込11aは、トランジスタ形成領域8の電流方向中央部に位置するドレイン領域6から見て、ゲート方向に離隔した位置に設けられている。即ち、切込11aに形成されたPウエル2は、Pウエルブロック領域11に囲まれた矩形領域に形成されたPウエル2の1つの端縁の一部分を、Pウエルブロック領域11の外側に形成されたPウエル2に接続している。切込11aの幅、即ち、電流方向の長さは、例えば、ドレイン領域6の電流方向の長さより短い。また、Pウエル2の表面におけるPウエルブロック領域11を囲む領域には、P領域からなる枠状のガードリング12がPウエルブロック領域11から離隔されて形成されている。なお、ガードリング12における不純物濃度は、Pウエル2における不純物濃度よりも高くなっている。同様に、Nウエル3の表面にはESD保護素子14が形成されている。ESD保護素子14は、ESD保護素子4から見て、Pウエルブロック領域11の切込11aが設けられている側に設けられている。ESD保護素子14においては、Nウエル3の表面にP領域からなるソース領域15とドレイン領域16とが交互に且つ相互に離隔して形成されており、ソース領域15とドレイン領域16との間の領域はチャネル領域となっている。また、チャネル領域の直上域にはゲート電極17が設けられている。ESD保護素子14におけるソース領域15、ドレイン領域16及びチャネル領域並びにゲート電極17の長手方向は、ESD保護素子4におけるそれらと同じ方向であり、ゲート方向である。更に、ソース領域15上及びドレイン領域16上には、夫々複数のコンタクト9が1列に配列されている。ドレイン領域16の表面におけるコンタクト9が形成されている領域を囲む領域には、枠状のシリサイドブロック領域20が設定されている。そして、ESD保護素子14におけるソース領域15及びドレイン領域16が形成されたトランジスタ形成領域18を囲むように、N領域からなる枠状のガードリング22が形成されている。ESD保護素子14における上記以外の構成は、ESD保護素子4の構成と同様である。また、Pウエル2及びNウエル3の表面におけるトランジスタ形成領域8及び18並びにガードリング12及び22を除く領域にはSTI領域が形成されているが、図1においては、便宜上図示を省略している。そして、本実施形態の半導体装置においては、P型基板の表面に保護対象である内部回路図示せずが形成されており、ESD保護素子4のドレイン領域6及びESD保護素子14のドレイン領域16はこの内部回路に接続されている。例えば、内部回路の入力バッファを半導体装置の入力パッド25図2参照に接続する配線26図2参照に接続されている。また、NMOSトランジスタからなるESD保護素子4のソース領域5N領域は接地電位配線GNDに接続されており、PMOSトランジスタからなるESD保護素子14のソース領域15P領域は電源電位配線図示せずに接続されている。図2はESD保護素子4の等価回路を示している。図2に示すように、ESD保護素子4においては、6つのフィンガーF1乃至F6が相互に並列に接続されている。そして、各フィンガーにおいて、ドレイン領域6にシリサイドブロック領域10が設けられていることにより、各フィンガーのドレインと配線26との間には夫々ドレイン抵抗Rdが形成されている。また、図2においては、各フィンガーのチャネル領域間の抵抗値を、基板抵抗Rsub1、Rsub1a、Rsub2,3、Rsub2a、Rsub5a、Rsub4,5、Rsub6a及びRsub6によって表している。例えば、フィンガーF1のチャネル領域とフィンガーF2のチャネル領域とは、基板抵抗Rsub1、Rsub1a、Rsub2,3を介して相互に接続されており、フィンガーF3のチャネル領域とフィンガーF4のチャネル領域とは、基板抵抗Rsub2,3、Rsub2a、Rsub5a、Rsub4,5を介して相互に接続されている。更に、トランジスタ形成領域8とガードリング12との間にPウエルブロック領域11が設けられていることにより、各フィンガーのチャネル領域と接地電位配線GNDとの間には切込11aに相当する基板抵抗Rsubが介在しており、この基板抵抗RsubはフィンガーF3のチャネル領域とフィンガーF4のチャネル領域との接続点に接続されている。このため、トランジスタ形成領域8の電流方向両端部に位置するフィンガーF1及びF6のチャネル領域と接地電位配線GNDとの間の基板抵抗は相対的に大きく、トランジスタ形成領域8の電流方向中央部に位置するフィンガーF3及びF4のチャネル領域と接地電位配線GNDとの間の基板抵抗は相対的に小さくなっている。更にまた、各フィンガーのゲート電極7はコンタクト9を介してPウエル2に接続されており、ウエル2におけるゲート電極7の接続部分とガードリング12との間には、電流方向中央部に切込11aが形成されたPウエルブロック領域11が設けられている。このため、フィンガーF2乃至F5のゲート電極7と接地電位配線GNDとの間の抵抗値は極めて小さく、フィンガーF2乃至F5を構成するNMOSトランジスタは実質的にgg-NMOSgategroundedNMOSとなっているが、両端部のフィンガーF1及びF6については、ゲート電極7と接地電位配線GNDとの間の抵抗値がフィンガーF2乃至F5よりも高くなっている。図2においては、これをフィンガーF1及びF6のゲート電極7と接地電位配線GNDとの間に接続されたゲート抵抗Rg1及びRg6により表している。ゲート抵抗Rg1及びRg6は、例えば100Ω乃至1kΩである。次に、図1及び図2を参照して、本実施形態に係るESD保護素子の動作について説明する。例えば、半導体装置の入力パッド25に正のサージ電流が印加されると、このサージ電流がESD保護素子4のドレイン領域6に印加され、ESD保護素子4を構成するフィンガーF1乃至F6のうち、相対的に基板抵抗が高いフィンガーF1及びF6がスナップバックする。そうすると、フィンガーF1及びF6から生じた基板電流が切込11aに向かって流れるため、この基板電流がフィンガーF2及びF3並びにフィンガーF5及びF4の基板部分を流れ、これらのフィンガーの基板電位を上昇させる。この結果、フィンガーF1及びF6に次いで基板電位が高くなるフィンガーF2及びF5がスナップバックし、次いで、フィンガーF3及びF4がスナップバックする。このように、ESD保護素子4を構成する全てのフィンガーF1乃至F6が、トランジスタ形成領域8の両端部から中央部に向かって順次スナップバックしていく。これにより、ESD保護素子4がサージ電流を接地電位配線GNDに対して放電し、サージ電流が内部回路に入力されることを防止する。なお、入力パッド25に負のサージ電流が印加されたときは、ESD保護素子14がスナップバックし、このサージ電流を電源電位配線VDDに対して放電する。次に、本実施形態の効果について説明する。本実施形態においては、ESD保護素子4にPウエルブロック領域11が設けられており、Pウエルブロック領域11の電流方向に延びる部分の電流方向中央部には切込11aが1ヶ所設けられている。そして、切込11aの幅は、耐ESD保護性能及び耐ラッチアップ性能を最適にバランスさせることができる基板抵抗値を実現するように、任意に設定することができる。この結果、Pウエルブロック領域11の幅を過度に小さくすることなく、また、トランジスタ形成領域8とガードリング12との間の距離を増大させることなく、基板抵抗値を最適に制御して、耐ESD保護性能及び耐ラッチアップ性能を両立させることができる。また、切込11aがPウエルブロック領域11におけるESD保護素子14に対向する側の電流方向中央部に設けられているため、トランジスタ形成領域8の電流方向中央部に位置するフィンガーの基板抵抗を、電流方向両端部に位置するフィンガーの基板抵抗よりも低くすることができる。特に、電流方向中央部におけるPウエル2とNウエル3との間の抵抗値を低減することができる。これにより、最もラッチアップが起こりやすいトランジスタ形成領域8の中央部において、効果的にラッチアップを防止することができる。更に、トランジスタ形成領域8における電流方向両端部に位置するフィンガーの基板抵抗が、中央部に位置するフィンガーの基板抵抗よりも高いため、ESD保護素子4にサージ電流が入力されたときに、前記両端部に位置するフィンガーが最初にスナップバックしやすくなる。そして、両端部に位置するフィンガーがスナップバックすると、その基板電流が切込11aに向かって流れ、より中央部に位置するフィンガーの基板電位を上昇させるため、このより中央部に位置するフィンガーがスナップバックする。これにより、ESD保護素子4を構成する全てのフィンガーが、連鎖的に順次スナップバックする。この結果、全てのフィンガーを確実にスナップバックさせることができ、耐ESD保護性能をより一層向上させることができる。なお、この効果を得るためには、切込11aの幅は小さい方が好ましく、具体的には、1つのドレイン領域6の幅より小さいことが好ましい。従来、ESD保護素子における全てのフィンガーを連鎖的にスナップバックさせる方法として、各フィンガーのゲート電極を相互に接続し、ゲート電極と基準電位配線例えば接地電位配線との間にゲート抵抗を設ける方法が知られている。以下、この効果を説明する。ESD保護素子にサージ電流が流入すると、全てのフィンガーのドレイン領域の電位が急激に上昇する。ドレイン領域とゲート電極とは寄生容量を介して相互に結合されているため、ドレイン電位が上昇するとゲート電位も上昇する。このとき、ゲート電極と基準電位配線との間に数k乃至数十kΩ程度の抵抗素子が接続されていると、全てのフィンガーのゲート電位がほぼ同時に上昇し、全てのフィンガーのチャネル領域に電流がほぼ均一に流れるため、アバランシェブレークダウンがほぼ同時に発生して、全てのフィンガーが確実にスナップバックする。しかしながら、このようなESD保護素子を高周波回路に適用すると、高周波回路では入力信号の立ち上がり時間が極めて短いため、信号の立ち上がり時にゲート電極に流れる変移電流が大きく、ゲート電極の電位上昇が大きく、この電位上昇に起因するリーク電流が大きくなる。このため、高周波回路に組み込むESD保護素子には、ゲート抵抗を設けたESD保護素子は適しておらず、ゲート電極の電位を固定したgg-MOSによるESD保護素子が適しており、ゲート電極とに接続する抵抗を、高くても1kΩ以下とすることが好ましい。しかし、逆に、ゲート電極に接続された抵抗値を低くすると、アバランシェブレークダウンが特定のフィンガー、又は特定のフィンガー内における電界が強い領域等の特定の領域において発生しやすくなり、各フィンガーがスナップバックするタイミングがずれやすくなり、全てのフィンガーをスナップバックさせることが難しくなってしまう。これに対して、本実施形態においては、上述の如く、Pウエルブロック領域11に切込11aを形成することにより、フィンガーの連鎖的なスナップバックを実現しているため、ゲート抵抗を設ける必要がなく、ゲート電極に接続する抵抗値を十分低くでき、場合によっては、gg-MOSによりESD保護素子を形成することができる。このため、高周波回路に適用した場合においても、高周波特性を低下させることなく、耐ESD保護性能を向上させることができる。なお、本実施形態においては、Pウエルブロック領域11にSTI領域が形成されている例を示したが、本発明はこれに限定されず、Pウエルブロック領域11は高抵抗領域であればよく、例えば逆導電型領域、即ち、N型領域が形成されていてもよい。次に、本第1の実施形態の変形例について説明する。図3は本変形例に係るESD保護素子を示す平面図である。図3に示すように、本変形例においては、P領域からなるガードリング12が、枠状部12aと、この枠状部12aからPウエルブロック領域11の切込11a内に延出した延出部12bとから構成されている。本変形例における上記以外の構成は、前述の第1の実施形態と同様である。本変形例においては、前述の第1の実施形態と比較して、トランジスタ形成領域8とガードリング12との間の基板抵抗をより一層小さくすることができる。このため、切込11aの幅をより小さくすることができ、前述の全てのフィンガーを連鎖的にスナップバックさせる効果を、より一層増大させることができる。また、延出部12bの延出長さを変更することにより、基板抵抗を調整することができる。本変形例における上記以外の動作及び効果は、前述の第1の実施形態と同様である。次に、本発明の第2の実施形態について説明する。図4は本実施形態に係るESD保護素子を示す平面図である。図4に示すように、本実施形態においては、ESD保護素子4のPウエルブロック領域11において、2つの切込11a及び11bが設けられている。即ち、PMOSからなるESD保護素子14図1参照に対向する側に設けられた切込11aの反対側に、切込11bが設けられている。切込11a及び11bの内部にはPウエル2が形成されている。また、ESD保護素子4において、ソース領域5が6ヶ所、ドレイン領域6が5ヶ所形成されており、これにより、10本のフィンガーが形成されている。そして、各ソース領域5及び各ドレイン領域6の中央部にはPウエル2が形成されておらず、各ソース領域5及び各ドレイン領域6の周辺部並びにチャネル領域のみにPウエル2が形成されている。具体的には、ソース領域5及びドレイン領域6における電流方向両端部の領域、即ちチャネル領域に接する領域には、Pウエル2が形成されている。この領域の幅、即ち電流方向の長さは、例えば0.3μmである。また、トランジスタ形成領域8の周辺部分にもPウエル2が形成されている。この周辺部分の幅は、例えば1乃至2μmである。更に、本実施形態においてはシリサイドブロック領域が設けられておらず、ソース領域及びドレイン領域の表面全体にシリサイド図示せずが形成されている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。前述の第1の実施形態においては、トランジスタ形成領域8の一方の側のみに切込11aが設けられている。しかし、この場合、各フィンガーにおける切込11aが形成されている側の端部においてスナップバックが発生しやすくなり、この端部に電流が集中して熱暴走が発生し、ESD保護素子が破壊される可能性がある。これに対して、本実施形態においては、Pウエルブロック領域11における相互に反対側の位置に2ヶ所の切込11a及び11bが設けられているため、各フィンガーにおいて、主に中央部分からトランジスタの幅方向ゲート方向両端部分に向かってスナップバックが起こりやすい。これにより、トランジスタの横側端部ゲート方向両端部に電流が集中することを抑制でき、熱暴走を防止できる。また、本実施形態においては、各ソース領域5及び各ドレイン領域6の中央部にPウエル2を形成していないため、前述の第1の実施形態と比較して、トランジスタ形成領域8における基板抵抗が高くなり、スナップバックの連鎖反応がより生じやすくなり、ESDに対する保護性能がより向上する。半導体基板内に寄生サイリスタが形成されると、このサイリスタ内を流れる電流は主として拡散層の端部の間で流れる。また一般に、拡散層の端部においては電界が強い。このため、バイポーラトランジスタの電流増幅率がこの拡散層端部における強い電界によって高くなることがある。本実施形態においては、この点を考慮して、ドランジスタ形成領域8の周辺部分にPウエル2を形成し、周辺部分の基板抵抗を低くして、ラッチアップを防止している。次に、本発明の第3の実施形態について説明する。図5は本実施形態に係るESD保護素子を示す平面図である。図5に示すように、本実施形態においては、ESD保護素子4のPウエルブロック領域11に切込が設けられていない。その代り、Pウエルブロック領域11におけるESD保護素子14図1参照に対向する部分の上方に、ポリシリコンからなる抵抗体31が設けられている。この抵抗体31は例えばゲート電極7と同じ工程で形成されたものである。そして、抵抗体31の両端部の上方には、ガードリング12の上方まで延出する2本の上層配線32が設けられている。ガードリング12と上層配線32との間及び抵抗体31と上層配線32との間にはコンタクト33が設けられており、ガードリング12を上層配線32に接続し、上層配線32を抵抗体31に接続している。また、Pウエルブロック領域11とトランジスタ形成領域8との間の領域における抵抗体31に対向する部分には、各ソース領域5及びドレイン領域6に対応するように、複数のP領域34が形成されている。この複数のP領域34は電流方向に1列に配列されている。そして、P領域34の上方から抵抗体31の中央部の上方に延出するように、T字形状の上層配線35が設けられている。更に、P領域34と上層配線35との間、及び抵抗体31と上層配線35との間には、コンタクト33が設けられており、抵抗体31を上層配線35に接続し、上層配線35をP領域34に接続している。これにより、Pウエルブロック領域11の内部に位置するPウエル2が、P領域34、コンタクト33、上層配線35、コンタクト33、抵抗体31、コンタクト33、上層配線32、コンタクト33を介して、ガードリング12に接続されている。本実施形態においては、前述の第1の実施形態における切込11aの替わりに、抵抗体31、上層配線32及び35、並びにコンタクト33を設けることにより、第1の実施形態と同じ効果を得ている。これにより、本実施形態においては、抵抗体31の抵抗値を調節することにより、基板抵抗を制御することができる。このため、場合によっては、Pウエルブロック領域11に切込11aを設けるよりも、基板抵抗を精度よく調節することができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。次に、本発明の第4の実施形態について説明する。図6は本実施形態に係るESD保護素子を示す平面図である。図6に示すように、本実施形態においては、Pウエルブロック領域11において、トランジスタ形成領域8から見て電流方向の両側に相当する位置に、片側2ヶ所づつ合計4ヶ所の切込11c乃至11fが設けられている。即ち、トランジスタ形成領域8から見て電流方向の一方の側に、切込11c及び11dが相互に離隔して設けられており、他方の側に、切込11e及び11fが相互に離隔して設けられている。そして、切込11cのゲート方向における位置は切込11eのゲート方向における位置と等しく、切込11dのゲート方向における位置は切込11fのゲート方向における位置と等しい。また、Pウエルブロック領域11において、トランジスタ形成領域8から見てゲート方向に相当する位置には、切込は設けられていない。切込11c乃至11fにはPウエル2が形成されている。本実施形態における上記以外の構成は、前述の第2の実施形態と同様である。次に、本実施形態の動作について説明する。本実施形態においては、トランジスタ形成領域8における電流方向中央部とガードリング12との間の基板抵抗が、電流方向両端部とガードリング12との間の基板抵抗よりも高くなっている。このため、ESD保護素子4にサージ電流が印加されたときに、トランジスタ形成領域8の電流方向中央部に位置するフィンガーが最初にスナップバックする。そして、この中央部に位置するフィンガーから生じた基板電流がトランジスタ形成領域8内を電流方向両側に流れ、各フィンガーを、最初にスナップバックしたフィンガーに隣接するフィンガーから両端部に位置するフィンガーに向かって順次スナップバックしていく。本実施形態における上記以外の動作は、前述の第2の実施形態と同様である。本実施形態においては、基板電流を電流方向、即ち、フィンガーの配列方向に流すことができるため、スナップバックの連鎖をより確実に発生させることができる。本実施形態における上記以外の効果は、前述の第2の実施形態と同様である。なお、本実施形態においては、PMOSからなるESD保護素子14図1参照は、NMOSからなるESD保護素子4から見てゲート方向に離隔した領域に配置されていてもよいが、電流方向に離隔した位置に配置されていてもよい。また、ESD保護素子14は設けられていなくてもよい。次に、本発明の第5の実施形態について説明する。図7は本実施形態に係るESD保護素子を示す平面図である。図7に示すように、本実施形態においては、前述の第4の実施形態と同様に、Pウエルブロック領域11におけるトランジスタ形成領域8から見て電流方向両側に相当する位置に切込を設けているが、第4の実施形態とは異なり、片側に7ヶ所づつ合計で14ヶ所の切込11gを設けている。また、前述の第1の実施形態と同様に、ESD保護素子4を構成するフィンガーの数は6本であり、ソース領域5及びドレイン領域6の全体にPウエル2が設けられており、ドレイン領域6にはシリサイドブロック領域10が設けられている。なお、Pウエル2における表面にSTI領域図示せずが設けられている部分のシート抵抗は例えば1kΩ程度であり、ドレイン領域6のシリサイドブロック領域10におけるシート抵抗は例えば200Ω程度である。本実施形態における上記以外の構成は、前述の第4の実施形態と同様である。本実施形態においては、前述の第4の実施形態と比較して、基板電流をゲート方向に均一に流すことができる。これにより、各フィンガー内においてスナップバックが均一に生じ、耐ESD保護性能がより一層向上する。本実施形態における上記以外の動作及び効果は、前述の第4の実施形態と同様である。次に、本発明の第6の実施形態について説明する。図8は本実施形態に係るESD保護素子を示す平面図である。図8に示すように、本実施形態においては、ESD保護素子4において、トランジスタ形成領域8から見てゲート方向両側のみにPウエルブロック領域11が設けられており、電流方向両側にはPウエルブロック領域11が設けられていない。そして、前述の第4の実施形態と比較して、ガードリング12とトランジスタ形成領域8の電流方向両端部との間の距離が短くなっている。本実施形態における上記以外の構成は、前述の第4の実施形態と同様である。本実施形態においては、トランジスタ形成領域8から見て電流方向両側にPウエルブロック領域11を設けないことにより、トランジスタ形成領域8全体の基板抵抗を低減してラッチアップを発生しにくくすると共に、ESD保護素子4の電流方向の長さを短くして、レイアウト面積を低減することができる。そして、基板抵抗の低下に伴う耐ESD保護性能の低下を補うために、各ソース領域5及び各ドレイン領域6の中央部にPウエル2を形成しないことにより、トランジスタ形成領域8の基板抵抗を高くして、スナップバック開始電圧を低減している。また、トランジスタ形成領域8から見てゲート方向両側にPウエルブロック領域11を設けることにより、基板電流がゲート方向に流れることを抑制し電流方向に流れるようにして、スナップバックの連鎖現象をより確実に発生させている。これにより、耐ESD保護性能及び耐ラッチアップ性能を両立させると共に、レイアウト面積を低減することができる。また、本実施形態においては、図8に示す長さD、即ち、トランジスタ形成領域8の電流方向両端部に位置するソース領域5におけるPウエル2が形成されていない領域のゲート方向端縁とトランジスタ形成領域8のゲート方向端縁との間の距離を調整することにより、トランジスタ形成領域8全体の基板抵抗値を調整することができる。本実施形態における上記以外の動作及び効果は、前述の第4の実施形態と同様である。次に、本発明の第7の実施形態について説明する。図9は本実施形態に係るESD保護素子を示す平面図である。図9に示すように、本実施形態においては、前述の第4の実施形態と比較して、ガードリング12に囲まれた領域であってトランジスタ形成領域8の外側の領域におけるトランジスタ形成領域8から見てゲート方向両側に離隔した位置に、例えばポリシリコンからなる抵抗体41が設けられている。抵抗体41はP型基板上に設けられており、トランジスタ形成領域8のゲート方向両側に夫々1本づつ、合計2本設けられている。抵抗体41の形状は、電流方向に延びる直線状であり、その電流方向の長さは電流方向両端部に位置するゲート電極7間の距離にほぼ等しい。また、抵抗体41の電流方向全長の抵抗値は例えば200乃至1000Ωである。また、抵抗体41は例えばゲート電極7と同じ工程で形成されたものであり、その上面にはシリサイド図示せずが形成されている。また、抵抗体41上には複数のビア42が設けられており、その上にはゲート電極7と同数の上層配線43が設けられており、ビア42を介して抵抗体41に接続されている。そして、上層配線43は、抵抗体41の直上域から各ゲート電極7の端部の直上域まで延出している。また、ゲート電極7の端部上にはビア44が設けられており、ゲート電極7はビア44を介して上層配線43に接続されている。更に、トランジスタ形成領域8における電流方向両端部のゲート電極7に接続された上層配線43は、電流方向に延出し、ガードリング12の直上域まで達している。そして、この上層配線43とガードリング12との間にはコンタクト45が設けられており、この上層配線43はコンタクト45を介してガードリング12に接続されている。このため、この両端部に配置された上層配線43の形状は、平面視で、抵抗体41の直上域からゲート電極7の端部の直上域までゲート方向に延出すると共にガードリング12の直上域まで電流方向に延出したL字形状となっている。また、これ以外の上層配線43の形状は、抵抗体41の直上域からゲート電極7の端部の直上域までゲート方向に延出した矩形状となっている。これにより、抵抗体41、ビア42及び44、コンタクト45、上層配線43を介して、ゲート電極7が相互に接続されると共に、ガードリング12を介して接地電位配線に接続されている。このとき、相互に隣接するゲート電極7間の抵抗値は例えば100Ω程度である。本実施形態における上記以外の構成は、前述の第4の実施形態と同様である。次に、本実施形態の動作について説明する。本実施形態においては、ゲート電極7同士を、抵抗体41を介して相互に接続すると共に、電流方向両端部のゲート電極7をガードリング12に接続している。これにより、電流方向両端部に位置するゲート電極7とガードリング12との間の抵抗値は極めて低く、電流方向中央部に近いゲート電極7ほどガードリング12との間の抵抗値が高くなり、電流方向中央部に位置するゲート電極7とガードリング12との間の抵抗値が最も高くなる。また、各フィンガーにおいて、ゲート電極7とドレイン領域6とは両者間に形成される寄生容量により容量結合している。このため、各フィンガーのドレイン領域6にサージ電流が入力すると、容量結合によりゲート電極7の電位が上昇するが、トランジスタ形成領域8の電流方向中央部に位置するゲート電極7はガードリング12との間の抵抗値が最も高いため、このゲート電極7の電位が最も高くなる。そして、この中央部に位置するゲート電極7に隣り合うゲート電極7の電位が、中央部のゲート電極7の電位に次いで高くなり、両端部に近いゲート電極7ほどその電位が低くなる。そして、NMOSトランジスタにおいては、ゲート電極7の電位が高いほど、導通しやすい。このため、電流方向中央部に近いフィンガーほど基板抵抗が高くなりスナップバックしやすくなる効果と合わせて、サージ電流が入力されたときに、最初に電流方向中央部に位置するフィンガーが確実にスナップバックし、その後、両端部に向かってフィンガーが連鎖的にスナップバックしていく。次に、本実施形態の効果について説明する。前述の第4の実施形態においては、基板抵抗が高い中央部のフィンガーから順にスナップバックするように設計されているが、フィンガー間で基板抵抗が小さい場合及び各フィンガーの特性がばらついている場合には、必ずしも中央部に位置するフィンガーが最初にスナップバックするとは限らない。これに対して、本実施形態によれば、フィンガー間においてゲート電極とガードリングとの間の抵抗値に差をつけることにより、最初にスナップバックするフィンガーを確実に特定することができる。具体的には、トランジスタ形成領域8における電流方向中央部に位置するフィンガーにおけるゲート電極とガードリングとの間の抵抗値を、他のフィンガーのそれよりも高くすることにより、この中央部に位置するフィンガーを確実に最初にスナップバックさせることができる。これにより、スナップバックの連鎖現象を安定して発生させることができ、耐ESD保護性能が安定する。次に、本発明の第8の実施形態について説明する。図10は本実施形態に係るESD保護素子を示す平面図である。図10に示すように、本実施形態においては、前述の第1の実施形態と比較して、ガードリング12に囲まれた領域であってトランジスタ形成領域8の外側の領域におけるトランジスタ形成領域8から見てゲート方向両側に離隔した位置に、例えばポリシリコンからなる抵抗体51が設けられている。抵抗体51は、トランジスタ形成領域8のゲート方向両側に夫々1本づつ合計2本が、P型基板上に設けられている。抵抗体51の形状は、電流方向に延びる直線状であり、その電流方向の長さは電流方向両端部に位置するゲート電極7間の距離にほぼ等しい。また、抵抗体51の電流方向全長の抵抗値は例えば200乃至1000Ωである。また、抵抗体51は例えばゲート電極7と同じ工程で形成されたものである。また、抵抗体51上には複数のビア52が設けられており、その上には1本の抵抗体51に対してソース領域5と同数、即ち、4本の上層配線53が設けられており、ビア52を介して抵抗体51に接続されている。なお、抵抗体51の上面には、ビア52が形成されている領域のみにシリサイド57が形成されており、その間の領域にはシリサイド57は形成されていない。なお、抵抗体51におけるシリサイド57が形成されていない部分の抵抗値は、数kΩ程度以下である。そして、上層配線53は、抵抗体51の直上域から各ゲート電極7の端部の直上域まで延出している。また、ゲート電極7の端部上にはビア54が設けられており、ゲート電極7はビア54を介して上層配線53に接続されている。このとき、フィンガーF1のゲート電極7は第1の上層配線53に接続されており、フィンガーF2及びF3のゲート電極7は第2の上層配線53に共通して接続されており、フィンガーF4及びF5のゲート電極7は第3の上層配線53に共通して接続されており、フィンガーF6のゲート電極7は第4の上層配線53に接続されている。更に、抵抗体51の電流方向中央部の直上域からガードリング12の直上域までゲート方向に延びる上層配線56が設けられている。そして、上層配線56とガードリング12との間には、コンタクト55が設けられており、上層配線56はコンタクト55を介してガードリング12に接続されている。上層配線53及び56の形状は、平面視でゲート方向に延びる矩形状である。これにより、抵抗体51、ビア52及び54、上層配線53を介して、ゲート電極7が相互に接続されている。このとき、相互に隣接するゲート電極7間の抵抗値は例えば100Ω程度である。また、抵抗体51の電流方向中央部は、ビア52、上層配線56、コンタクト55を介してガードリング12に接続されており、更に、ガードリング12を介して接地電位配線に接続されている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。次に、本実施形態の動作について説明する。本実施形態においては、ゲート電極7同士を、抵抗体51を介して相互に接続すると共に、抵抗体51の電流方向中央部をガードリング12に接続している。これにより、電流方向中央部に位置するゲート電極7とガードリング12との間の抵抗値は極めて低く、電流方向両端部に近いゲート電極7ほどガードリング12との間の抵抗値が高くなり、電流方向両端部に位置するゲート電極7とガードリング12との間の抵抗値が最も高くなる。また、各フィンガーにおいて、ゲート電極7とドレイン領域6とは両者間に形成される寄生容量により容量結合している。このため、各フィンガーのドレイン領域6にサージ電流が入力すると、容量結合によりゲート電極7の電位が上昇するが、トランジスタ形成領域8の電流方向両端部に位置するゲート電極7はガードリング12との間の抵抗値が最も高いため、このゲート電極7の電位が最も高くなる。そして、この両端部に位置するゲート電極7に隣り合うゲート電極7の電位が、両端部のゲート電極7の電位に次いで高くなり、中央部に近いゲート電極7ほどその電位が低くなる。そして、NMOSトランジスタにおいては、ゲート電極7の電位が高いほど、導通しやすくなる。このため、前述の第1の実施形態において説明した電流方向両端部に近いフィンガーほど基板抵抗が高くスナップバックしやすい効果と合わせて、サージ電流が入力されたときに、最初に電流方向両端部に位置するフィンガーが確実にスナップバックし、その後、中央部に向かってフィンガーが連鎖的にスナップバックしていく。次に、本実施形態の効果について説明する。本実施形態においては、前述の第1の実施形態と同様に、両端部のフィンガーの基板抵抗が他のフィンガーの基板抵抗よりも高くなっている。これに加えて、本実施形態においては、両端部のフィンガーにおけるゲート電極とガードリングとの間の抵抗値が、他のフィンガーのそれよりも高くなっている。このため、より確実に、両端部に位置するフィンガーを最初にスナップバックさせることができる。これにより、スナップバックの連鎖現象を安定して発生させることができ、耐ESD保護性能が安定する。次に、本発明の第9の実施形態について説明する。図11は本実施形態に係るESD保護素子を示す平面図である。図11に示すように、本実施形態においては、前述の第1の実施形態と比較して、Pウエルブロック領域11におけるトランジスタ形成領域8から見てゲート方向両側に相当する部分に、片側当たりソース領域5と同数、即ち4ヶ所の切込11hが設けられている。つまり、Pウエルブロック領域11には、合計8ヶ所の切込11hが設けられている。そして、各切込11hは、各ソース領域5から見てゲート方向の両側に相当する位置に設けられている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態においては、ゲート方向の一方の側に形成する切込11hの数を、ソース領域5の数と等しくして、各切込11hの位置をソース領域5から見てゲート方向に相当する位置としている。これにより、ESD保護素子を構成するフィンガーの数によらず、1つのフィンガーに1対の切込11hが対応することになるため、1つのフィンガーに要求される基板抵抗値に合わせて、切込11hの幅を決定すればよい。この結果、ESD保護素子4に設けられるフィンガーの数が変化しても、それに応じて切込11hの数も変化するため、フィンガーの数に応じて各切込11hの幅を調整し直す必要がない。このため、本実施形態に係るESD保護素子は設計が容易である。なお、本実施形態においては、前述の第1の実施形態と異なり、基板電流を電流方向に流すことによりフィンガーを連鎖的にスナップバックさせる効果が低くなってしまう。しかしながら、各フィンガーのゲート電極を相互に接続すると共に、ゲート電極と接地電位配線との間に抵抗を設けることにより、個々のフィンガーの基板抵抗値をある程度高く設定することができ、全てのフィンガーを確実にスナップバックさせることができる。本実施形態における上記以外の動作及び効果は、前述の第1の実施形態と同様である。なお、前述の各実施形態又はその変形例においては、NMOSトランジスタからなるESD保護素子4から見てゲート方向に隣接した領域にPMOSからなるESD保護素子14を設ける例を示したが、本発明はこれに限定されず、ESD保護素子4から見て電流方向に隣接した領域にESD保護素子14を設けてもよく、ESD保護素子14を設けなくてもよい。この場合においても、内部回路素子の一部でありESD保護素子4に近い領域に形成されたPMOSトランジスタとの間でラッチアップが発生することを防止できる。また、前述の各実施形態又はその変形例のうち、複数の実施形態又は変形例を組み合わせてもよい。例えば、前述の第2、第4、第5、第7、第8及び第9の実施形態において、第1の実施形態の変形例のように、Pウエルブロック領域の切込の内部にガードリングを延出させてもよい。更に、前述の各実施形態又はその変形例において、ESD保護素子を構成するフィンガーの数は図面に示された数に限定されない。例えば、図1に示すESD保護素子4及び14においては、4ヶ所のソース領域5及び3ヶ所のドレイン領域6が交互に形成されて6本のフィンガーが形成されているが、例えば、Nヶ所Nは自然数のドレイン領域とN1ヶ所のソース領域とをチャネル領域を介して交互に配列して、2N本のフィンガーを形成してもよい。更にまた、本発明に係る静電気放電保護素子は、MOSトランジスタ型の静電気放電保護素子に限らず、例えば、サイリスタ型の静電気放電保護素子をトリガするトリガ回路に設けられるMOSトランジスタに適用することもできる。また、内部回路を電源ノイズ等から分離するためにガードリング内にPウエルブロック領域を設けるアナログ回路においても、その基板抵抗を調節するために、本発明の静電気放電保護素子と同様な構造を使用することができる。付記1本出願は、特願2004-176237の分割出願である。この特願2004-176237の出願当初の特許請求の範囲に記載された発明を付記する。上記で説明された実施形態等は、下記の特許請求に記載された発明の実施形態等でもある。請求項1半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように前記第1の第1導電型ウエルから離隔して形成され基準電位が印加される第2の第1導電型ウエルと、前記第1の第1導電型ウエルの表面に形成され静電気放電が入力される第1の第2導電型領域及び基準電位が印加される第2の第2導電型領域が相互に離隔して形成された第2導電型トランジスタと、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間に設けられ前記第1の第1導電型ウエルの少なくとも1の端縁の一部分を前記第2の第1導電型ウエルに接続する第3の第1導電型ウエルと、を有し、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間の領域のうち前記第3の第1導電型ウエルを除く領域の抵抗率が、前記第1乃至第3の第1導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。請求項2前記第3の第1導電型ウエルにおける前記第1の第1導電型ウエルとの接続部分から前記第2の第1導電型ウエルとの接続部分に向かう方向に直交する方向の長さが、前記第1の第2導電型領域の前記直交する方向における長さよりも小さいことを特徴とする請求項1に記載の静電気放電保護素子。請求項3前記第2導電型トランジスタにおいて夫々複数の前記第1及び第2の第2導電型領域が第1方向に沿って交互に配列されており、前記第3の第1導電型ウエルが前記第1の第1導電型ウエルにおける前記第1方向に延びる端縁に接続されていることを特徴とする請求項1又は2に記載の静電気放電保護素子。請求項4前記第3の第1導電型ウエルが前記端縁の前記第1方向における中央部に接続されていることを特徴とする請求項3に記載の静電気放電保護素子。請求項5前記第3の第1導電型ウエルが、前記端縁における前記第2の第2導電型領域から見て前記第1方向に直交する第2方向に相当する位置に接続されていることを特徴とする請求項3に記載の静電気放電保護素子。請求項6前記第2導電型トランジスタにおいて夫々複数の前記第1及び第2の第2導電型領域が第1方向に沿って交互に配列されており、前記第3の第1導電型ウエルが前記第1の第1導電型ウエルにおける前記第1方向に直交する第2方向に延びる端縁に接続されていることを特徴とする請求項1又は2に記載の静電気放電保護素子。請求項7前記第2の第1導電型ウエルの表面に、その不純物濃度が前記第2の第1導電型ウエルの不純物濃度よりも高く前記基準電位が印加される第1導電型のガードリングが、前記第1の第1導電型ウエルを囲むように形成されていることを特徴とする請求項1乃至6のいずれか1項に記載の静電気放電保護素子。請求項8前記ガードリングが前記第3の第1導電型ウエル内に延出していることを特徴とする請求項7に記載の静電気放電保護素子。請求項9前記第1及び第2の第2導電型領域内において、前記第1の第1導電型ウエルが形成されていない領域が設けられていることを特徴とする請求項1乃至8のいずれか1項に記載の静電気放電保護素子。請求項10前記第1の第1導電型ウエルの不純物濃度と、前記第2の第1導電型ウエルの不純物濃度と、前記第3の第1導電型ウエルの不純物濃度とが相互に等しいことを特徴とする請求項1乃至9のいずれか1項に記載の静電気放電保護素子。請求項11一の前記第1の第2導電型領域及びこの一の第1の第2導電型領域に隣り合う前記第2の第2導電型領域からなる一のトランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項3乃至6のいずれか1項に記載の静電気放電保護素子。請求項12前記第3の第1導電型ウエルの形状及び位置が前記第2導電型トランジスタの基板抵抗が所望の分布となるように調節されたものであることを特徴とする請求項1乃至11のいずれか1項に記載の静電気放電保護素子。請求項13半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、この第1の第1導電型ウエルの表面に形成され静電気放電が入力される複数の第1の第2導電型領域及び基準電位が印加される複数の第2の第2導電型領域が交互に且つ相互に離隔して第1方向に配列された第2導電型トランジスタと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように形成され前記第1の第1導電型ウエルにおける前記第1方向に直交する第2方向に延びる端縁に接し前記第1方向に延びる端縁には接しておらず基準電位が印加される第2の第1導電型ウエルと、を有し、前記第1の第1導電型ウエルの前記第1方向に延びる端縁と前記第2の第1導電型ウエルとの間の領域の抵抗率が、前記第1及び第2の第1導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。請求項14半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように前記第1の第1導電型ウエルから離隔して形成され基準電位が印加される第2の第1導電型ウエルと、前記第1の第1導電型ウエルの表面に形成され静電気放電が入力される複数の第1の第2導電型領域及び基準電位が印加される複数の第2の第2導電型領域が交互に且つ相互に離隔して形成された第2導電型トランジスタと、前記第1の第1導電型ウエルの一部分を前記第2の第1導電型ウエルに接続する配線と、を有し、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間の領域の抵抗率が、前記第1及び第2の第1導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。請求項15前記第2の第1導電型ウエルの表面に、その不純物濃度が前記第2の第1導電型ウエルの不純物濃度よりも高く前記基準電位が印加される第1導電型のガードリングが、前記第1の第1導電型ウエルを囲むように形成されていることを特徴とする請求項13又は14に記載の静電気放電保護素子。請求項16一の前記第1の第2導電型領域及びこの一の第1の第2導電型領域に隣り合う前記第2の第2導電型領域からなる一のトランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項13乃至15のいずれか1項に記載の静電気放電保護素子。請求項17前記第2導電型トランジスタにおいて夫々複数の前記第1及び第2の第2導電型領域が第1方向に沿って交互に配列されており、前記第1の第2導電型領域と前記第2の第2導電型領域との間の領域の上方に設けられた複数本のゲート電極と、この複数本のゲート電極を相互に接続すると共にその一部が前記第2の第1導電型ウエルに接続された抵抗体と、を有することを特徴とする請求項1乃至16のいずれか1項に記載の静電気放電保護素子。請求項18前記抵抗体の前記第1方向における両端部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項17に記載の静電気放電保護素子。請求項19前記抵抗体の前記第1方向における中央部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項17に記載の静電気放電保護素子。請求項20前記半導体基板の表面における前記第2の第1導電型ウエルの内部又は前記第2の第1導電型ウエルに隣接する領域に形成された第2導電型ウエルと、この第2導電型ウエルの表面に形成された第1導電型トランジスタと、を有し、前記第1の第1導電型ウエルにおける前記第2導電型ウエルに対向する端縁の一部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項1乃至19のいずれか1項に記載の静電気放電保護素子。請求項21静電気放電が入力される第1の配線と、基準電位が印加される第2の配線と、前記第1の配線と第2の配線との間に相互に並列に接続された複数のトランジスタと、この複数のトランジスタのチャネルを相互に接続する抵抗と、この抵抗の一部を前記第2の配線に接続する第3の配線と、を有することを特徴とする静電気放電保護素子。請求項22前記トランジスタが半導体基板の表面に形成されたものであり、一の前記トランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項21に記載の静電気放電保護素子。請求項23前記抵抗の大きさ及び前記第3の配線に接続される位置が、前記トランジスタのチャネルと前記第2の配線との間の抵抗が所望の分布となるように調節されたものであることを特徴とする請求項21又は22に記載の静電気放電保護素子。付記2上記発明のうちの1つに係る静電気放電保護素子は、半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように前記第1の第1導電型ウエルから離隔して形成され基準電位が印加される第2の第1導電型ウエルと、前記第1の第1導電型ウエルの表面に形成され静電気放電が入力される第1の第2導電型領域及び基準電位が印加される第2の第2導電型領域が相互に離隔して形成された第2導電型トランジスタと、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間に設けられ前記第1の第1導電型ウエルの少なくとも1の端縁の一部分を前記第2の第1導電型ウエルに接続する第3の第1導電型ウエルと、を有し、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間の領域のうち前記第3の第1導電型ウエルを除く領域の抵抗率が、前記第1乃至第3の第1導電型ウエルの抵抗率よりも高いことを特徴とする。上記静電気放電保護素子においては、第3の第1導電型ウエルの大きさを調節することにより、第1の第1導電型ウエルと第2の第1導電型ウエルとの間の領域の幅を過度に小さくすることなく、基板抵抗を最適に制御することができる。これにより、優れた耐ESD保護性能及び耐ラッチアップ性能を両立できると共に、レイアウト面積を低減することができる。また、前記第3の第1導電型ウエルにおける前記第1の第1導電型ウエルとの接続部分から前記第2の第1導電型ウエルとの接続部分に向かう方向に直交する方向の長さが、前記第1の第2導電型領域の前記直交する方向における長さよりも小さいことが好ましい。"