基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内にコンタクトホールを形成する工程と、前記コンタクトホール内および前記層間絶縁膜上に導電材料を堆積する工程と、前記層間絶縁膜上に堆積した前記導電材料を除去することにより、前記コンタクトホール内に導電性プラグを形成する工程と、前記導電性プラグ周囲に発生した前記層間絶縁膜の凹部、及び複数の前記導電性プラグに跨って発生した前記層間絶縁膜の凹部を除去して、前記導電性プラグの上部が前記層間絶縁膜の上面から突出するように、前記層間絶縁膜の上面を平坦にする工程と、前記層間絶縁膜および前記導電性プラグ上に、前記導電性プラグと電気的に接続する下部電極層を形成する工程と、前記下部電極層の上面の突出部を除去して、前記下部電極層の上面を平坦にする工程と、前記下部電極層上に、電気パルスの印加に基づいて可逆的に抵抗値が変化する抵抗変化層を形成する工程と、前記抵抗変化層上に上部電極層を形成する工程と、前記下部電極層、前記抵抗変化層および前記上部電極層で構成される積層構造において、前記導電性プラグの近傍部分の前記積層構造を残して、その他の部分の積層構造を除去する工程と、を含む、抵抗変化素子の製造方法。前記層間絶縁膜の上面を平坦にする工程において、CMP法を用いる、請求項1に記載の抵抗変化素子の製造方法。前記下部電極層の上面を平坦にする工程において、CMP法を用いる、請求項2に記載の抵抗変化素子の製造方法。前記導電性プラグの近傍部分の前記積層構造を残して、その他の部分の積層構造を除去する工程において、ドライエッチング法を用いる、請求項1に記載の抵抗変化素子の製造方法。前記下部電極層は、チタンTi、タンタルTa、タングステンW、窒化チタンTiN、窒化タンタルTaN、及び窒化タングステンWNのいずれかで構成される、請求項1に記載の抵抗変化素子の製造方法。前記下部電極層を形成する工程は、前記層間絶縁膜および前記導電性プラグの上方に、前記導電性プラグと電気的に接続する第1の下部電極層を形成する工程と、前記第1の下部電極層の上に、前記第1の下部電極層とは材料が異なる第2の下部電極層を形成する工程と、を含む、請求項1に記載の抵抗変化素子の製造方法。前記上部電極層の上に、半導体層または絶縁体層を形成する工程と、前記半導体層または絶縁体層の上にダイオード電極層を形成する工程と、を含む、請求項1に記載の抵抗変化素子の製造方法。基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内にコンタクトホールを形成する工程と、前記コンタクトホール内および前記層間絶縁膜上に導電材料を堆積する工程と、前記層間絶縁膜上に堆積した前記導電材料を除去することにより、前記コンタクトホール内に導電性プラグを形成する工程と、前記導電性プラグ周囲に発生した前記層間絶縁膜の凹部、及び複数の前記導電性プラグに跨って発生した前記層間絶縁膜の凹部を除去して、前記導電性プラグの上部が前記層間絶縁膜の上面から突出するように、前記層間絶縁膜の上面を平坦にする工程と、前記層間絶縁膜および前記導電性プラグ上に、前記導電性プラグと電気的に接続するダイオード電極層を形成する工程と、前記ダイオード電極層の上面の突出部を除去して、前記ダイオード電極層の上面を平坦にする工程と、前記ダイオード電極層上に、半導体層または絶縁体層を形成する工程と、前記半導体層または絶縁体層上に下部電極層を形成する工程と、前記下部電極層上に、電気パルスの印加に基づいて可逆的に抵抗値が変化する抵抗変化層を形成する工程と、前記抵抗変化層上に上部電極層を形成する工程と、前記ダイオード電極層、前記半導体層または絶縁体層、前記下部電極層、前記抵抗変化層および前記上部電極層で構成される積層構造において、前記導電性プラグの近傍部分の前記積層構造を残して、その他の部分の積層構造を除去する工程と、を含む、抵抗変化素子の製造方法。従来例として示した抵抗変化素子910図14の製造方法を、図15を用いて以下に説明する。図15a~eは、従来の1T1R型のメモリセルの製造方法の一例を模式的に示す工程図であり、図15aはコンタクトホール形成後の断面図、図15bはコンタクトホール内へ導電材料を充填した後の断面図、図15cは導電性プラグ形成後の断面図、dは抵抗変化素子の上部電極材料成膜後の断面図、図15eは抵抗変化素子の形成後の断面図である。まず、選択トランジスタ906等が形成された基板901上に、酸化シリコンSiO2等の絶縁体で構成される層間絶縁膜914を成膜する。次に、層間絶縁膜914を貫通し、かつ基板901上に形成された配線もしくは素子図14においては選択トランジスタ906のドレイン領域903へ達するコンタクトホール915を、通常のフォトリソグラフィーおよびドライエッチング法を用いて形成する図15a。次に、コンタクトホール915内および層間絶縁膜914上に、導電性プラグ916を構成する導電材料以下、単に導電材料916というを、CVD法を用いて堆積する図15b。そして、層間絶縁膜914の上面に堆積されている導電材料916を、CMPChemicalMechanicalPolishing法を用いて研磨除去する図15c。これにより、コンタクトホール915内に導電性プラグ916が形成される。それから、スパッタ法を用いて、導電性プラグ916および層間絶縁膜914の上面に、下部電極907、抵抗変化層908、上部電極909をこの順に堆積する図15d。最後に、下部電極907、抵抗変化層908、上部電極909を、ドライエッチング法により一括加工し、抵抗変化素子910が形成される図15e。なお、以上の抵抗変化素子910の製造方法は、抵抗変化素子910が1T1R型メモリセルを構成する場合に適用できるだけでなく、抵抗変化素子910が1D1R型メモリセルを構成する場合においても同様に適用できる。しかしながら、従来の抵抗変化素子910には、その製造方法により、形状ばらつきが発生する課題があった。以下に、この形状ばらつきが発生する原因について説明する。図15cに示すCMP工程において、導電材料916はオーバー研磨over-polishingによって研磨除去される。オーバー研磨とは、層間絶縁膜914上に堆積されている導電材料916を、完全に除去するための研磨である。これにより、導電材料916の膜厚ばらつき、または研磨速度のばらつきを吸収できる。通常、導電材料のCMP工程では、層間絶縁膜914を残すように導電材料916を研磨除去するため、導電材料916の研磨レートは、層間絶縁膜914の研磨レートよりも速く設定される。しかし、この研磨レートの差によって、コンタクトホール915内に充填された導電材料916の上部も少し削られてしまい、その結果、導電性プラグ916の上部は、層間絶縁膜914上面よりも凹んだ形状になる。さらに、このオーバー研磨によって、層間絶縁膜914の上面には、リセスrecessやエロージョンerosionと呼ばれる凹みが発生する。オーバー研磨の条件によっては、導電性プラグ916の上端面が、リセスまたはエロージョンの底面部より上に突出する場合もある。その場合でも、導電性プラグ916の上端面は、層間絶縁膜914の上面よりも凹んだ形状になる。図16a~cは、従来の抵抗変化素子の製造方法の一例を模式的に示す工程図であり、図16aはCMP工程のオーバー研磨によって発生するリセスを考慮した導電性プラグ形成後の断面図、図16bはエロージョンの概略説明図、図16cはCMP工程のリセスに加えてエロージョンの効果を考慮した導電性プラグ形成後の断面図である。図16aは、導電性プラグ916形成後に、リセスが発生した素子の断面図を模式的に示している。図16bは、特許文献7:特開2002-343794号公報に示されている、エロージョンが発生した素子の断面図を模式的に示している。図16cは、リセスおよびエロージョンが複合的に発生した素子の断面図を模式的に示している。リセスrecessとは、コンタクトホール915上部に形成される層間絶縁膜914表面の凹みである図15c、図16a。これは次のように形成される。まず、図15cに示すCMP工程においてオーバー研磨が行われると、上述の通り、コンタクトホール915内に充填された導電材料916の上部が少し削られる。これにより、コンタクトホール915上部の内周面には、層間絶縁膜914が一部露出する。次に、この層間絶縁膜914の露出面も、オーバー研磨の際に少し削られる。その結果、コンタクトホール915の上部の層間絶縁膜914は、テーパーがついたような凹んだ形状となる。これをリセスと呼ぶ。エロージョンerosionとは、オーバー研磨の際に、導電性プラグ916等の微細配線の領域近傍において、本来研磨されてはいけない層間絶縁膜914が、導電材料916と共に研磨される現象である。図16bの断面図に示すように、エロージョンによって削られる研磨量は、微細配線部のパターン密度に依存して異なる。導電性プラグ916が密集している領域図16bの左側の領域では、エロージョンによって、層間絶縁膜914および導電性プラグ916の表面に凹み図16b中でAと表示が生じる。一方、導電性プラグ916が疎な領域図16bの右側の領域では、エロージョンに起因する表面凹みは発生しにくい。エロージョンに起因する表面凹み、およびエロージョンの程度差に起因する異なる領域間の凹み量のばらつきは、層間絶縁膜914の形状ばらつき、および導電性プラグ916の高さのばらつきをもたらす。また、図16cに示すように、リセスおよびエロージョンが複合的に発生する場合もある。以上で説明した、層間絶縁膜914の形状ばらつき、または導電性プラグ916の高さのばらつきは、後続工程の仕上がりのばらつき成膜時の膜厚むらやフォトリソグラフィー工程における露光不良等を誘発する可能性がある。これは、層間絶縁膜914および導電性プラグ916上に形成される下部電極907、抵抗変化層908、上部電極909の形状不良や特性不良を引き起こす原因となる。特に、抵抗変化素子910の場合、下部電極907、抵抗変化層908、上部電極909の厚さ方向図14で言えば縦の方向に高い電流密度の電流を流して駆動する。そのため、上記形状ばらつきを低減することは、素子の特性ばらつきを低減し、素子特性および信頼性を向上するために望ましい。特許文献6には、電極の剥がれやスクラッチを減少させるために、エロージョン発生後に層間絶縁膜表面を平坦化し、エロージョンに起因する層間絶縁膜の凹みを除去する例が開示されている。しかしながら、当該手法は、層間絶縁膜の凹みは平坦化されるものの、エロージョンに起因する導電性プラグ自体の高さのばらつきは解消されない。そのため、導電性プラグの高さのばらつきが引き起こす、電極または抵抗変化層の形状不良は解消できない。本発明は、前記従来の課題を解決するもので、層間絶縁膜の上面および下部電極の上面を平坦化することにより、抵抗変化素子の特性ばらつきを低減し、特性および信頼性が良好な抵抗変化素子の製造方法を提供することを目的とする。従来の課題を解決するために、本発明の抵抗変化素子の製造方法は、基板上に層間絶縁膜を形成する工程と、層間絶縁膜内にコンタクトホールを形成する工程と、コンタクトホール内および層間絶縁膜上に導電材料を堆積する工程と、層間絶縁膜上に堆積した導電材料を除去することにより、コンタクトホール内に導電性プラグを形成する工程と、導電性プラグを形成する工程の後に、層間絶縁膜の上面を平坦にする工程と、層間絶縁膜および導電性プラグ上に、導電性プラグと電気的に接続する下部電極層を形成する工程と、下部電極層の上面を平坦にする工程と、下部電極層上に、電気パルスの印加に基づいて可逆的に抵抗値が変化する抵抗変化層を形成する工程と、抵抗変化層上に上部電極層を形成する工程とを含む。本発明の抵抗変化素子の製造方法によれば、下部電極の下面および上面を平坦とすることにより、抵抗変化素子の特性ばらつきを低減し、特性および信頼性が良好な抵抗変化素子を得ることができる。以下、本発明の実施の形態について、図面を参照しながら説明する。実施の形態1本発明の実施の形態1に係る抵抗変化素子の製造方法の一例について、図1のフローチャート、ならびに図2a~eおよび図3a~eの工程図を用いて説明する。図1は、本発明の実施の形態1に係る抵抗変化素子の製造方法の一例を説明するフローチャートを示す。図2a~eは、本発明の実施の形態1に係る1T1R型のメモリセルの製造方法の一例を模式的に示す工程図であり、図2aは基板の断面図、図2bは層間絶縁膜後の断面図、図2cはコンタクトホール形成後の断面図、図2dはコンタクトホール内へ導電材料を充填した後の断面図、図2eは導電性プラグ形成後の断面図である。図3a~eは、本発明の実施の形態1に係る1T1R型のメモリセルの製造方法の一例を模式的に示す工程図であり、図3aは層間絶縁層の上面を平坦化した後の断面図、図3bは下部電極を成膜後の断面図、図3cは下部電極の上面を平坦化した後の断面図、図3dは抵抗変化層および上部電極材料成膜後の断面図、図3eは抵抗変化素子の形成後の断面図である。図1の工程1000~工程1004は、図2a~eにそれぞれ対応している。図1の工程1005~工程1009は、図3a~eにそれぞれ対応している。なお、図1に示したフローチャートにおいて、工程番号を付した一連の工程を示しているが、これは説明の簡便化と明確化のためである。これらの工程番号は、それぞれの工程順を必ずしも示さない。これらの工程の一部を省略し、または並行して行うことも可能であり、一連の順序を厳密に維持することを要求するものではない。また、図2a~eおよび図3a~eは、図4に示す1T1R型のメモリセル100の製造方法を説明する工程図であるが、抵抗変化素子10の形成工程においては、1T1R型のメモリセルに限定されない。後で説明するように、実施の形態1に係る抵抗変化素子10の製造方法は、例えば1D1R型のメモリセル等を構成する抵抗変化素子10の製造においても応用できる。以下、図2a~eおよび図3a~eを参照しながら、図1のフローチャートに沿って実施の形態1に係る抵抗変化素子10の製造方法を説明する。工程1000において、基板が用意される。1T1R型のメモリセルを作製する場合は、図2aに示すように、基板1の上に、ソース領域2、ドレイン領域3、ゲート酸化膜4、ゲート電極5が公知の方法によって形成された、選択トランジスタ6を用いることができる。なお、基板1は、この後の工程で形成される抵抗変化素子10と電気的に接続される構成を有するものであればよく、本構成に限定されるものではない。まず、工程1001において、CVD法等を用いて、基板1の主面上に層間絶縁膜14を堆積する図2b。層間絶縁膜14は、種々の絶縁材料で構成される。例えば、テトラエトキシシランTEOSを原料とし、プラズマCVD法を用いて成膜した、シリコン酸化膜以下、P-TEOSと表記により層間絶縁膜14を構成する。次に、工程1002において、層間絶縁膜14を貫通し、かつ基板内に存在する配線や拡散層等へと達するコンタクトホール15を、ドライエッチング等を用いて形成する。図2cは、層間絶縁膜14を貫通し、選択トランジスタ6のドレイン領域3に達するコンタクトホール15が形成された後の断面図を示している。次に、工程1003において、スパッタ法やCVD法等を用いて、コンタクトホール15内に、後の工程1004で導電性プラグ16となる導電材料以下、単に導電材料16というを充填する。このとき、図2dに示すように、コンタクトホール15内のみではなく、基板の主面層間絶縁膜14で被覆されている全体が導電材料16によって被覆される。当該導電材料16には、種々の金属および導電性化合物が利用される。望ましくは、導電材料16としてタングステンWを用いる。導電材料16にタングステンWを用いる場合、通常は、まず密着層としてチタンTiあるいは窒化チタンTiN等の金属を、CVD法あるいはスパッタ法等を用いて成膜する。その後、その上に、CVD法を用いてタングステンWを堆積する。次に、工程1004において、CMP法を用いて、基板1主面の層間絶縁膜14を被覆している導電材料16および密着層を研磨除去し、コンタクトホール15内の導電材料16および密着層を残す。これにより、コンタクトホール15内に導電性プラグ16が形成される。工程1004のCMP工程に用いるスラリーは、アルミナ、シリカ等の研磨剤を含み、かつ導電材料16を酸化させる酸化剤を含むものが望ましい。例えば、タングステンWを研磨するスラリーには、アルミナを濃度1~6wt程度含み、かつpH4以下のものが望ましい。スラリーに含まれる酸化剤は、導電材料16を酸化させ、スラリーに含まれる研磨剤は、酸化によって脆弱化した導電材料16を化学的な作用と機械的な作用で研磨する。工程1004では、導電材料16および密着層が層間絶縁膜14上に残留しないように、オーバー研磨over-polishingが行われる。このとき、層間絶縁膜14を残すように導電材料16および密着層を研磨除去するため、導電材料16の研磨レートは、層間絶縁膜14の研磨レートよりも速いことが望ましい。例えば、P-TEOSで構成される層間絶縁膜14の上に堆積された、タングステンWで構成される導電材料16を研磨する研磨条件として、タングステンWの研磨レートが190nm/分、P-TEOSの研磨レートが12.3nm/分とすることができる。しかし、この研磨レートの差によって、導電性プラグ16は、コンタクトホール15内にあるその上部が削られ、層間絶縁膜14の上面より少し凹む図2e。また、導電性プラグ16上方の層間絶縁膜14は、その表面がテーパー状に削られ、リセスrecessが形成される図2e。図2a~eおよび図3a~eは、単一の導電性プラグ16の形成を説明するものであるが、実際のデバイス作製では、上記に加えて、微細配線部の疎密度に依存してエロージョンerosionが発生する。以上の、オーバー研磨、リセス、エロージョンの発生により、コンタクトホール15内に形成された導電性プラグ16の高さがばらつき、層間絶縁膜14の上面に凹みが発生する。次に、工程1005において、層間絶縁膜14をCMP法により研磨することにより平坦化する。これにより、先の工程1004で発生した層間絶縁膜14の凹みリセスおよびエロージョンに起因するは、ほぼ解消される。工程1005のCMP工程に用いるスラリーは、アルミナAlumina、シリカSilica、セリアCeria等の研磨剤を含み、かつアルカリ性または中性のものが望ましい。絶縁膜用のスラリーとしては、平均粒径0.1~0.2μmのシリカを濃度13wt程度含み、かつpH7~11のものが望ましい。例えば、層間絶縁膜14がP-TEOS等の酸化膜である場合、溶媒のpHを高くすることにより、削りやすくすることができる。層間絶縁膜14の研磨は、導電材料16の研磨と異なり、中性あるいはアルカリ性のスラリーを用いるため、導電材料16が酸化によって脆弱化されるということがなく、従って、導電材料16は殆ど研磨されない。例えば、導電性プラグ16をタングステンWで構成した場合、上記研磨条件では導電性プラグ16はほとんど研磨されず、オーバー研磨、リセス、エロージョンに起因する層間絶縁膜14の凹み量のばらつきを抑制することができる。図3aは、層間絶縁膜14の上面が研磨によって平坦化され、それに伴って導電性プラグ16の上部が層間絶縁膜14の上面よりも突出した形状になることを示している。研磨方法としては例えばCMPを用いることができる。導電性プラグ16の突出部は、層間絶縁膜14の凹みが解消される程度に突出している必要がある。しかし、その突出量層間絶縁膜14の上面から導電性プラグ16の頂部までの高さは、あまり大きくない方が好ましい。これは、次の2つの理由によるものである。1つ目の理由は、下部電極7の加工上の理由である。後の工程1006において、突出した導電性プラグ16上には、下部電極7が成膜される。このとき、下部電極7は、導電性プラグ16が下部電極7を貫通しない程度の膜厚で成膜されることが望ましい。そのため、下部電極7の膜厚は、導電性プラグ16の突出量以上に調節される。したがって、導電性プラグ16の突出量が大きければ、それに伴って下部電極7の膜厚は厚くなる。しかしながら、後の工程1009における下部電極7の加工を考えた場合、下部電極7の膜厚は厚すぎないことが望ましい。そのため、導電性プラグ16の突出量も大き過ぎないことが望ましい。2つ目の理由は、導電性プラグ16の機械的強度に関する理由である。工程1005で層間絶縁膜14を研磨平坦化する際、導電性プラグ16は物理的または機械的な衝撃を受ける。このとき、導電性プラグ16の突出量が多い状態で研磨処理を施すと、導電性プラグ16が変形屈曲や欠損等する可能性がある。その結果、変形がコンタクト不良となる可能性がある。したがって、導電性プラグ16は機械的な衝撃を激しく受けない程度に突出量を抑制することが好ましい。なお、工程1005はCMP法に限定されない。層間絶縁膜14の上面を平坦化する他の方法としては、例えばレジストを基板1主面全面に形成した後、全面エッチバックを行なうこともできる。ただし、全ての導電性プラグ16を層間絶縁膜14の上面より突出させつつ、かつ、導電性プラグ16の突出量が過大にならないように制御することが必要である。次に、工程1006において、CVD法やスパッタ法等を用いて、下部電極7を層間絶縁膜14および導電性プラグ16上に成膜する。このとき、先の工程1005で層間絶縁膜14が平坦化されているため、層間絶縁膜14上に形成された下部電極7の上面および下面は平坦となり、その厚さ方向において膜厚が均一に形成される。ただし、導電性プラグ16上に形成された下部電極7の上面は、先の工程1005で突出させた導電性プラグ16に沿って成膜されるため、凸形状となる図3b。次に、工程1007において、先の工程1006で生じた下部電極7上面の凸形状を、CMP法を用いて研磨する。これにより、図3cに示すように、表面が平坦な下部電極7が得られる。研磨処理後の下部電極7の上面は、清浄であることが好ましい。後の工程1008において、下部電極7上に抵抗変化層8を成膜するためである。下部電極7は、種々の金属材料、または導電性を有する化合物で構成される。望ましくは、下部電極7はタングステンW、チタンTi、またはその化合物窒化タングステンWN、窒化チタンTiN等で構成される。これら材料系は、先の工程1004のCMP工程の研磨対象と同様の材料を用いることができるため、同様の材料を用いた場合には、先の工程1004の研磨条件を共用できる利点を有する。あるいは、望ましくは、下部電極7は、タンタルTaまたはその化合物窒化タンタルTaN等で構成される。これら材料系は、デバイス作製で一般的な銅配線を形成するCMP工程で研磨対象となる材料であるため、これらの研磨条件を共用できる利点を有する。さらに、タングステンW、チタンTi、タンタルTaは、いずれもいわゆる高融点金属であり、エレクトロマイグレーション耐性の高い材料である。そのため、通常高い電流密度の電流10000A/cm2以上を流して駆動する抵抗変化素子10において、上記材料を下部電極7に用いることは、素子特性および安定性の観点から望ましい。工程1007のCMP工程は、工程1004のような通常の導電材料16のCMP工程と異なり、研磨に際して膜厚制御が要求される。例えば、工程1004におけるCMP工程では、導電材料16および密着層を研磨除去し、層間絶縁膜14が露出した時点で研磨を終了する。一方、工程1007は、下部電極7上面が平坦になり、かつ、下部電極7の膜厚が所定の値になったところで研磨を終了する必要がある。したがって、工程1007の研磨処理に際しては、下部電極7に用いる材料の研磨速度の把握や、層間絶縁膜14上における下部電極7材料の膜厚測定研磨処理後の残膜厚測定を行いながら、研磨の終点を決定することが必要となる。後の工程1009における下部電極7の加工を考えた場合、工程1007後における下部電極7の残膜は、厚過ぎない方が好都合である。具体的には、導電性プラグ16直上における下部電極7の膜厚が、概ね20~50nm程度の範囲内になるように膜厚制御されることが望ましい。なお、工程1007はCMP法に限定されない。下部電極7の上面を平坦化する他の方法としては、例えばレジスト等の塗布膜を基板1主面全面に形成後、全面エッチバックを行なうこともできる。ただし、基板1主面全面にわたって下部電極7の上面を平滑化することが必要となる。次に、工程1008において、CVD法やスパッタ法等を用いて、下部電極7上に抵抗変化層8、上部電極9を、この順に形成する図3d。先の工程1007で下部電極7の上面が平滑化されているため、その上に積層される抵抗変化層8、上部電極9も平坦に形成される。抵抗変化層8の材料としては、ペロブスカイト型の金属酸化物や、典型金属又は遷移金属の酸化物等を用いることができる。具体的には、PCMOPr1-xCaxMnO30<x<1.0、酸化チタンTiOx0<x<2.0、ニッケル酸化物NiOx0<x<1.0、鉄酸化物FeOx0<x<1.5、銅酸化物CuOx0<x<2.0、アルミニウム酸化物AlOx0<x<1.5、タンタル酸化物TaOx0<x<2.5、ジルコニウム酸化物ZrOx0<x<2.0、ハフニウム酸化物HfOx0<x<2.0、等や、これらの置換体、又は、これらの混合物や積層構造物等が挙げられる。これらはいずれもストイキオメトリの構成より酸素含有量が少ない酸素不足型の酸化物である。また、前出の材料群等を用いて、抵抗変化層8を2層とし、低抵抗層の金属酸化物と、高抵抗層の金属酸化物とで構成される積層構造にしてもよい。この場合、高抵抗層の厚さを制御することにより、初期抵抗のばらつきが小さく安定した抵抗変化特性が得られる。例えば、タンタル酸化物TaOx0<x<2.5を抵抗変化層8に採用する場合は、その厚み方向において、第1のタンタル酸化物TaOx但し、0.8≦x≦1.9を含む層と、第2のタンタル酸化物TaOy但し、2.1≦y<2.5、かつ膜厚が1nm以上8nm以下を含む層とを積層した構成とすることが好ましい。この場合、TaOxの方が抵抗率は低くなって低抵抗層となり、TaOyの方が抵抗率は高くなって高抵抗層となる。かかる構成では、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する抵抗変化素子が得られる。また、上述した作用効果はタンタル酸化物の場合に限らず、例えば、ジルコニウム酸化物の積層構造低抵抗層としてZrOx0.9≦x≦1.4及び高抵抗層としてZrOy1.9<y<2.0の積層で、ZrOyの膜厚が1nm以上5nm以下や、ハフニウム酸化物の積層構造低抵抗層としてHfOx0.9≦x≦1.6及び高抵抗層としてHfOy1.8<y<2.0の積層で、HfOyの膜厚が3nm以上4nm以下等であってもよい。なお、低抵抗層の金属酸化物を構成する遷移金属と、高抵抗層の金属酸化物を構成する遷移金属とは、異なる遷移金属を用いてもよい。この場合、高抵抗層の遷移金属酸化物は、低抵抗層の遷移金属酸化物よりも酸素不足度が小さいものを用いる。酸素不足度とは、それぞれの遷移金属において、そのストイキオメトリの酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタルTaの場合、ストイキオメトリな酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0である。例えばTaO1.5の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素の比率O/TaOであり、71.4atmとなる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atmより小さいことになる。このような構成とすることにより、抵抗変化時に下部電極7及び上部電極9間に印加された電圧は、抵抗変化層8の高抵抗層により多く分配され、抵抗変化層8の高抵抗層中で発生する酸化還元反応をより起こしやすくすることができる。また、抵抗変化層8の高抵抗層と低抵抗層とで互いに異なる遷移金属を用いる場合、高抵抗層の遷移金属の標準電極電位は、低抵抗層の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い高抵抗層の遷移金属酸化物層中に形成された微小なフィラメント導電パス中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、低抵抗層の遷移金属酸化物に、酸素不足型のタンタル酸化物を用い、高抵抗層の遷移金属酸化物にチタン酸化物TiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。高抵抗層の遷移金属酸化物に低抵抗層の遷移金属酸化物より標準電極電位が小さい遷移金属の酸化物を配置することにより、高抵抗層の遷移金属酸化物中でより酸化還元反応が発生しやすくなる。上部電極9は、種々の金属材料、または導電性を有する化合物で構成される。例えば、抵抗変化層8にタンタル酸化物TaOxを用いた場合、下部電極7または上部電極9のいずれか一方をTaより標準電極電位が高く酸化しにくい材料抵抗変化が発現しやすい材料で構成し、他方を上部電極より標準電極電位が低い材料抵抗変化が発現しにくい材料で構成することにより、抵抗変化素子10の書き換え特性が可逆的に安定となる。具体的には、抵抗変化層8にタンタル酸化物TaOxを用いた場合、抵抗変化が発現しやすい材料として、貴金属である白金Pt、イリジウムIr、パラジウムPd等が存在し、抵抗変化が発現しにくい材料として、アルミニウムAl、チタンTi、窒化タンタルTaN等が存在する。したがって、上記組み合わせが満たされるように、上部電極9を選択することが望ましい。上述した各材料の積層構造の抵抗変化層8における抵抗変化現象は、いずれも高抵抗層の遷移金属酸化物中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、下部電極7および上部電極9のうち、抵抗変化層8の高抵抗層に接続されている電極に、他方の電極を基準にして正の電圧を印加したとき、抵抗変化層8中の酸素イオンが高抵抗層側に引き寄せられて高抵抗層中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、下部電極7および上部電極9のうち、抵抗変化層8の高抵抗層に接続されている電極に、他方の電極を基準にして負の電圧を印加したとき、高抵抗層中の酸素イオンが低抵抗層側に押しやられて高抵抗層中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。下部電極7および上部電極9のうち、抵抗変化層8の高抵抗層に接続されている一方の電極は、例えば、白金Pt、イリジウムIrなど、抵抗変化層8の高抵抗層を構成する遷移金属及び他方の電極を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、下部電極7および上部電極9のうち、抵抗変化層8の高抵抗層に接続されている一方の電極と、抵抗変化層8の高抵抗層との界面近傍の抵抗変化層8中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。最後に、工程1009において、ドライエッチング等を用いて、下部電極7、抵抗変化層8、上部電極9の積層構造を加工形成する。これにより、図3eに示すように、抵抗変化素子10が形成される。ここでは、下部電極7、抵抗変化層8、上部電極9の積層構造をドライエッチングを用いて一括加工することを想定している。しかし、これに限定されることはなく、例えば、複数のフォトマスクを用いて、下部電極7、抵抗変化層8、上部電極9の各層を個別に加工してもよい。以上の工程により、図4に示す1T1R型のメモリセル100が作製される。図4は、本発明の実施の形態1に係る1T1R型のメモリセルの構成を模式的に示す断面図で、上述した実施の形態1に係る製造方法によって作製される、1T1R型のメモリセル100の構成を示す。メモリセル100において、抵抗変化素子10は、選択トランジスタ6と電気的に直列に接続されている。抵抗変化素子10は、電気パルスの印加に基づいて抵抗値が可逆的に変化する抵抗変化層8が、下部電極7と上部電極9の間に挟持されている。層間絶縁膜14中に形成された導電性プラグ16は、下部電極7と、選択トランジスタ6のドレイン領域3とを電気的に接続している。下部電極7は、上面および下面導電性プラグの上面との界面を除くが平坦に形成されている。この構成により、抵抗変化素子10の特性および信頼性が向上し、特性ばらつきを低減できる。導電性プラグ16の上部は、層間絶縁膜14の上面よりも突出している。この導電性プラグ16上部の突出部が、下部電極7と接合しているため、従来の素子に比べて、下部電極7と導電性プラグ16との接触面積を大きくすることができる。これにより、接触面での電気抵抗をより小さくすることができ、電気的な損失を低減し、発生するジュール熱を抑制することができる。さらに、下部電極7と導電性プラグ16の接触面積を大きくすると、接触面での熱抵抗をより小さくできる。熱抵抗が小さくなると、電流を流した際に下部電極7または導電性プラグ16に発生するジュール熱が効率的に放熱される。その結果、ジュール熱による下部電極7あるいは導電性プラグ16等への熱ストレスが緩和される。したがって、導電性プラグ16の突出部が下部電極7と接合している形状は、熱特性、電気的特性および信頼性の観点で望ましい構成である。特に、通常高い電流密度の電流10000A/cm2以上を流して駆動する抵抗変化素子10においては、接触面での効果は重要となる。更に、導電性プラグ16の上面が突出し、下部電極7が導電性プラグ16の突出部を被覆する形状によって、導電性プラグ16と下部電極7の密着性が強化される。特に、水平方向に物理的な力がかかるCMPの工程などでは、プラグと電極の界面で剥離が起こることが多かった。しかし、本発明の構造では、導電性プラグ16の突出部があるために、界面での剥離を抑制することができる。また、これは、密着性を接触面積の大きさに頼らなくてもよいことを意味し、より素子を微細化できる効果がある。なお、層間絶縁膜14、導電性プラグ16、下部電極7、抵抗変化層8、上部電極9をそれぞれ構成する材料としては、実施の形態1の製造方法で示した種々の材料が利用できる。抵抗変化素子10を構成する抵抗変化層8に所定の電気パルスを印加すると、抵抗変化層8は、所定の低抵抗状態と高抵抗状態の間で、状態が遷移する。そして、抵抗変化層8は、新たな所定の電気パルスを印加しない限り、その遷移した後の状態を維持する。したがって、抵抗変化層8の低抵抗状態と高抵抗状態とに、それぞれ、例えば2値データの0と1とを対応させると、抵抗変化素子10に2値データを記憶させることができる。なお、抵抗変化層8に印加する電気パルスの電流密度、および電気パルスの印加により発生する電界の大きさは、抵抗変化層8の状態を変化させるのに十分であり、かつ、抵抗変化層8を破壊しない程度であればよい。また、抵抗変化層8に電気パルスを複数回印加してもよい。図5は、本発明の実施の形態1に係る抵抗変化素子10の動作特性図で、電流-電圧特性の動作例である。本測定に用いた試料は、スパッタ法を用いて、基板1主面上に下部電極7、抵抗変化層8、上部電極9を、この順に成膜して積層し、その後、通常のリソグラフィおよびドライエッチングを用いて加工形成した抵抗変化素子10である。本試料の抵抗変化層8は、膜厚50nmのタンタル酸化物TaOxで構成される。本試料の下部電極7は窒化タンタルTaN、上部電極9は白金Ptでそれぞれ構成され、抵抗変化素子10の電極面積は0.5μm2である。図5の測定では、抵抗変化素子10に加える電圧を0Vから-1.8Vこの時の特性は矢印1側の曲線、-1.8Vから0Vこの時の特性は矢印2側の曲線、0Vから1.3Vこの時の特性は矢印3側の曲線、1.3Vから0Vこの時の特性は矢印4側の曲線の順に変化させた。図5では、抵抗変化素子10の抵抗値が変化することに伴う電流値の変化が、抵抗変化素子10に加える電圧が約-0.8V図5の中でAと表示、および約0.9V図5の中でBと表示のところで見られる。これより、抵抗変化の際に実際に抵抗変化素子10に流れる電流は最大80μA程度であることが分かる。したがって、抵抗変化素子10へのデータの書き込み時の電流は、10000A/cm2以上の高い電流密度を要すると見積もられる。以下に、層間絶縁膜14上面の研磨平坦化に関する実験結果を、図6a、b~図9a、bを用いて説明する。具体的には、層間絶縁膜14の上面を研磨平坦化する工程工程1005の前と後について、層間絶縁膜14および導電性プラグ16の表面状態を観察した結果について説明する。観察した試料は、いずれも図1の工程1000~工程1004を経て作製されたものである。本試料の層間絶縁膜14はP-TEOSで構成され、導電性プラグ16はタングステンWで構成される。なお、コンタクトホール15の直径は層間絶縁膜14の上面で約0.3μmとした。図6aおよび図7aは、工程1005を行なう前における導電性プラグ16付近の表面凹凸を、原子間力顕微鏡AFMで観察して得られたAFM像である。図6aは密に形成された導電性プラグ16付近の表面凹凸を観察して得られたAFM像であり、図7aは孤立して形成された導電性プラグ16付近の表面凹凸を観察して得られたAFM像である。なお、図6aで示した試料の、隣接する導電性プラグ16の中心間距離は最小で約1.5μmとした。図6aおよび図7aにおいて、AFMによる観察領域黒い縁で囲まれた領域の大きさは20μm四方である。図6aおよび図7aに示すAFM像では、導電性プラグ16が黒い点状の像として観察された。これは、導電性プラグ16が層間絶縁膜14の上面よりも凹んでいることを示している。図6bは、図6aのVI-VI線上での試料表面の凹凸を示す線図である。また、図7bは、図7aのVII-VII線上での試料表面の凹凸を示す線図である。図6bおよび図7bにおいて、縦軸は相対的高さnm、横軸は相対的距離μmを示している。図6bのA1~A5は、図6aのVI-VI線上にある導電性プラグ16に起因する凹みA1~A5に対応している。図7bのB1は、図7aのVII-VII線上にある導電性プラグ16に起因する凹みB1に対応している。図6bと図7bを比較すると、導電性プラグ16の凹み量導電性プラグ16の頂部から層間絶縁膜14の最上面までの高さが異なっていることが分かる。図6bでは凹凸が最大20nm程度であるのに対して、図7bでは最大40nm程度であった。これは、オーバー研磨による導電性プラグ16上面の凹み、および、リセスまたはエロージョンによる層間絶縁膜14の上面の凹みが、研磨条件や導電性プラグ16の疎密度等に依存して、総合的に反映されたものである。図6bのA1~A5について、その凹み量をそれぞれ比較すると、導電性プラグ16および層間絶縁膜14の凹み量にばらつきが見られた。これは、層間絶縁膜14の厚みのばらつき、導電性プラグ16の高さのばらつきを意味する。図8aおよび図9aは、それぞれ図6aおよび図7aの試料に対して、層間絶縁膜14の上面を研磨平坦化する工程1005を行った後のAFM像である。工程1005では、シリカを研磨剤として含むスラリーを用いて、層間絶縁膜14を約50nm分研磨した。なお、研磨時間は層間絶縁膜14に用いているP-TEOSの研磨速度を実測した後、P-TEOSを50nm研磨除去する時間を計算することにより決定した。図8aの左半分は、導電性プラグ16が形成されていない領域の表面凹凸を、図8aの右半分は、導電性プラグ16が密に形成された領域の表面凹凸を観察して得られたAFM像である。図9aは、図7aと同様に孤立して形成された導電性プラグ付近の表面凹凸を観察して得られたAFM像である。なお、図8aに示した試料は、図6aに対して工程1005を行なったものであり、隣接する導電性プラグ16の中心間の距離は、最小で約1.5μmである。図8aおよび図9aにおいて、AFMによる観察領域黒い縁で囲まれた領域の大きさは、図6aおよび図7aと同様に、20μm四方である。図8aおよび図9aに示すAFM像では、導電性プラグ16が白い点状の像として観察された。これは、導電性プラグ16が層間絶縁膜14の上面よりも突出していることを示している。図8bは、図8aのVIII-VIII線上での試料表面の凹凸を示す線図である。図9bは、図9aのIX-IX線上での試料表面の凹凸を示す線図である。図8bおよび図9bにおいて、縦軸は相対的高さnm、横軸は相対的距離μmを示している。図8bのC1~C3は、図8aのVIII-VIII線上にある導電性プラグ16の突出C1~C3に対応している。図9bのD1は、図9aのIX-IX線上にある導電性プラグ16の突出D1に対応している。図8bおよび図6bについて比較すると、導電性プラグ16周辺の層間絶縁膜14が、工程1005によって平坦化したことが分かる。また、同様のことが、図9bおよび図7bについて比較からも分かる。例えば、図9bのD1の凸形状は、図7bのB1の凹形状に比して、立ち上がりが鋭く、幅が狭くなっている。これは、コンタクトホール15の上部にテーパー形状に発生した層間絶縁膜14のリセスが、工程1005によって平坦化されたことを示している。図8bの左領域導電性プラグ16の無い領域と右領域導電性プラグ16が密な領域を比較すると、ともに層間絶縁膜14の上面が平坦であることが分かる。これは、導電性プラグ16の疎密に依存して発生するエロージョンが、工程1005によって解消されたことを示している。以上の実験結果から、工程1005によって層間絶縁膜14の上面が平坦になることが示された。ここで、導電性プラグ16の突出部について記しておく。図8bおよび図9bにおいて、導電性プラグ16の突出部は、基板の主面に対してほぼ垂直に立っている。これは、工程1005の研磨時に、導電性プラグ16の突出部に機械的な衝撃が働いても、導電性プラグ16に変形が生じていないことを示している。図8bおよび図9bにおいて、導電性プラグ16の突出量層間絶縁膜14の上面から導電性プラグ16の頂部までの高さは最大で約30nmである。したがって、タングステンWで構成される導電性プラグ16は、力学的な変形を回避するために、その突出量を30nm以下に調整することが望ましい。また、図8bおよび図9bが示すように、導電性プラグ16の突出量は、導電性プラグ16の疎密に依存して異なっている。図8bの場合では突出量が最大30nm程度であるのに対して、図9bでは最大20nm程度であった。これは、先の工程1004のオーバー研磨による導電性プラグ16の凹み量が、工程1005の導電性プラグ16の高さとして、ほぼそのまま反映されたものと考えられる。すなわち、工程1005を行う前図2eに対応は、図6bでは凹凸が最大20nm程度であるのに対して、図7bでは最大40nm程度であった。すなわち、図7bの方が、図6bに比較して、導電性プラグの上面まで深い凹部が形成されていたことを意味する。この後に、層間絶縁膜14の上面を研磨する工程1005を施すことによって、工程1005の後図3aに対応においては、図8bに示す導電性プラグ16の突出量の方が、図9bに示す導電性プラグ16の突出量よりも大きくなる。なお、この導電性プラグ16の高さのばらつきは、後の工程1007による下部電極7の研磨平坦化によって、下部電極7の上面において解消される。すなわち、導電性プラグ16の高さにばらつきがあっても、下部電極7の上面の平坦性は確保される。以上のように、実施の形態1による製造方法を用いて抵抗変化素子を作製すれば、層間絶縁膜の凹みやエロージョンに起因する導電性プラグ自体の高さのばらつきを、下部電極7の上面において解消することができる。これによって、抵抗変化素子の特性ばらつきを低減することが可能となる。実施の形態2図10は、本発明の実施の形態2に係る1T1R型のメモリセル200の構成を模式的に示す断面図である。図10において、図4と同じ構成要素については同じ符号を用い、説明を省略する。実施の形態2に係る抵抗変化素子20は、電気パルスの印加に基づいて抵抗値が可逆的に変化する抵抗変化層8を下部電極70と上部電極9の間に挟持している。ただし、実施の形態2は、実施の形態1と異なり、下部電極70は第1の下部電極70aと第2の下部電極70bとで構成される積層構造を有している。この構成によって、研磨による平坦化が困難な材料を抵抗変化素子20の下部電極70に使用することができる。実施の形態2による抵抗変化素子20の製造方法について、図11を用いて順にプロセスフローを説明する。図11は、本発明の実施の形態2に係る抵抗変化素子の製造方法の一例を説明するフローチャートである。なお、実施の形態2では、工程1005基板1主面に露出している層間絶縁膜14をCMP法により研磨平坦化するまでは実施の形態1と同じプロセスフローとなるため、それ以降のプロセスフローについて説明する。工程2001において、CVD法やスパッタ法等を用いて、層間絶縁膜14および導電性プラグ16上に、第1の下部電極70aを成膜する。先の工程1005によって導電性プラグ16の上部が層間絶縁膜14の上面よりも突出しており図3a、第1の下部電極70aもこの凸形状に沿って成膜される。その結果、第1の下部電極70aは導電性プラグ16上で凸形状となる。工程2002において、先の工程2001で生じた第1の下部電極70a上面の凸形状がCMP法により研磨され、表面が平坦な第1の下部電極70aが得られる。第1の下部電極70aは、種々の金属材料、または導電性を有する化合物で構成される。望ましくは、タングステンW、チタンTiまたはその化合物窒化タングステンWN、窒化チタンTiN等、あるいはタンタルTaまたはその化合物窒化タンタルTaN等で構成される。これらの材料系を第1の下部電極70aに用いると、加工上の利点研磨条件の共用等を有する。また、上記材料は、いずれもいわゆる高融点金属であり、エレクトロマイグレーション耐性の高い材料であるため、抵抗変化素子20の素子特性および安定性の観点から望ましい。工程2002におけるCMP工程は、実施の形態1における工程1007と同様に、研磨に際しての膜厚制御が要求される。なお、工程2002において、レジスト等の塗布膜を基板主面全面に形成後、全面エッチバックを行なう等の他の方法も考えられる。このとき、基板主面全面にわたって第1の下部電極70a材料の上面を平滑化することが必要となる。次に、工程2003において、先の工程2002で研磨平坦化された第1の下部電極70a上に、第2の下部電極70bを成膜する。第2の下部電極70bには、種々の金属材料、または導電性を有する化合物が使用できる。先の工程2002で第1の下部電極70aの表面が研磨平坦化されているため、第2の下部電極70bの表面も平坦となる。したがって、第2の下部電極70bには、研磨による平坦化が困難な金属材料を使用することができる。これにより、設計自由度が高い抵抗変化素子20が構成できる。例えば、実施の形態1で述べたような、抵抗変化が発現しやすい材料である白金Pt、イリジウムIr、パラジウムPd等の貴金属を、加工上の制限にとらわれずに、第2の下部電極70bとして選択することができる。なお、実施の形態2においては、下部電極70は第1の下部電極70aと第2の下部電極70bとの積層構造で構成されているが、これに限定されることはない。例えば第2の下部電極70bを2層以上の複数層で構成される積層構造とし、下部電極70としては3層以上の複数層で構成される積層構造としてもよい。以上の工程2001~工程2003により、下部電極70が形成される。これ以降の工程は、実施の形態1の工程1008、1009と同様であるので、説明を省略する。以上のように、実施の形態2による製造方法によれば、上述した実施の形態1の作用効果に加えて、下部電極の材料選択性を広げることで電極加工上の制約を抑えることが可能となり、この結果、抵抗変化素子の設計自由度を高めることができる。実施の形態3図12a、bは、本発明の実施の形態3に係る1D1R型1ダイオード1抵抗体のメモリセル300、301の構成を模式的に示す断面図である。図12a、bにおいて、図4と同じ構成要素については同じ符号を用い、説明を省略する。実施の形態3に係る1D1R型のメモリセル300は、図12aに示すように、実施の形態1と同様の構成を有する抵抗変化素子10の上に、電流制御素子30を備えている。また、実施の形態3に係る1D1R型のメモリセル301は、図12bに示すように、図12aと比べて、構成要素が逆順に積層された電流制御素子30の上に、構成要素が逆順に積層された抵抗変化素子10を備えている。実施の形態3に係る抵抗変化素子10と電流制御素子30とを備えた1D1R型のメモリセルをアレイ状に配置した、いわゆるクロスポイント型の記憶装置においては、所定のメモリセル選択メモリセルへの情報の書き込みや、所定のメモリセルからの情報の読み出しをする際には、選択メモリセル以外のメモリセル非選択メモリセルを流れる迂回電流が発生する。選択メモリセルへの情報書き込みや選択メモリセルからの情報の読み出し時に、この非選択メモリセルの迂回電流が無視できない電流値になって所定の閾値を超えると、非選択メモリセルへの誤った情報の書き込みや、選択メモリセルからの情報読み出しを誤ることが生じるため、非選択メモリセルへの迂回電流の防止は極めて重要となる。実施の形態3においては、図12a、bに示すように、電流制御素子30は、抵抗変化素子10に直列に接続されており、所定の選択メモリセル以外の非選択メモリセルへの迂回電流を防止する役割を果たしている。これにより、抵抗変化素子10にデータを書き込む際の書込みディスターブ迂回電流によって非選択メモリセルの抵抗変化素子10の抵抗値が変化してしまう障害や選択メモリセルの誤読み出しを防止できる。抵抗変化素子10がユニポーラ型である場合、同一の極性の電気パルス例えば電圧パルスによって抵抗変化層8の抵抗値を変化させる。そのため、電流制御素子30には、単極性の電流制御素子同一極性のみの電圧範囲において高抵抗状態と低抵抗状態を持つ非線形の電圧電流特性を有するを用いることができる。例えば、p-n接合ダイオードやショットキーダイオード等が用いられる。抵抗変化素子10がバイポーラ型である場合、異極性の電気パルス例えば正負の電圧パルスに基づいて抵抗変化層8の抵抗値を変化させる。そのため、電流制御素子30には、双極性の電流制御素子正/負の極性の電圧範囲において、それぞれ高抵抗状態と低抵抗状態を持つ非線形の電圧電流特性を有するを用いることができる。例えば、MIMダイオードMetal-Insulator-Metal、MSMダイオードMetal-Semiconductor-Metal、バリスタ等の2端子素子が用いられる。図12aに示した1D1R型のメモリセル300において、電流制御素子30は、抵抗変化素子10の上部電極9を一方のダイオード電極として兼用しており、このダイオード電極9の上にさらに電流制御層31と、他方のダイオード電極32とを備える。上部電極9は、抵抗変化素子10の電極として機能し、かつ、電流制御素子30の電極としても機能している。図12bに示した1D1R型のメモリセル301は、図12aのメモリセル300に含まれる構成要素を逆順に積層して構成されている。そのため、メモリセル301の下部電極19および上部電極17は、それぞれメモリセル300の上部電極9および下部電極9と同一材料で構成され、メモリセル301の電流制御素子50および抵抗変化素子40は、それぞれメモリセル300の電流制御素子30および抵抗変化素子10と同一の機能を果たす。なお、図12aにおいて、必ずしも抵抗変化素子10の上部電極9が、電流制御素子30のダイオード電極として共用される必要は無い。例えば、空間的に隔てた抵抗変化素子10と電流制御素子30とが、電気的に接続されている構成であってもよい。このことは、図12bにおいても同様である。また、図12a、bおよび以下の説明は、簡便のために、電流制御素子30、50がMSMダイオードであるものとして例示するが、実施の形態3はこれに限定されない。1D1R型のメモリセル300、301は、抵抗変化素子10、40とともに電流制御素子30、50を備えていればよく、例えば、電流制御素子30、50は、MIMダイオードなど他の構造の電流制御素子であってもよい。図13を用いて、実施の形態3に係る、電流制御素子を直列接続した抵抗変化素子の製造方法を説明する。図13は、本発明の実施の形態3に係る抵抗変化素子、特には、図12aのメモリセル300の製造方法の一例を説明するフローチャートである。まず、工程3000において基板1を用意する。実施の形態3に係る1D1R型のメモリセル300、301には、先に述べた実施の形態1のように、メモリアレイ内部に選択トランジスタ6を備える必要は無い。例えば、図12a、bでは、基板1にはワード線として機能する金属配線33を備えている。以下、工程1001~工程1008については、実施の形態1と同じプロセスフローとなるため省略する。なお、例えば実施の形態2のように、下部電極70を2層とすることも可能である。工程1008にて抵抗変化層、上部電極層を形成した後、工程3001において、CVD法やスパッタ法等を用いて、上部電極9の上に、電流制御層31、ダイオード電極32を成膜する。電流制御層31は、電極材料との接合面で生じる電位障壁によって整流性を有する、種々の半導体または絶縁体で構成される。例えば、電流制御素子30がMSMダイオードである場合、電流制御層31は、非晶質シリコン、多結晶シリコン、窒化シリコンSiNx0<x≦0.85等で構成される。特に、窒化シリコンSiNxを用いたMSMダイオードは、高い電流密度の電流を流すことに適しているため、望ましい材料である。かかる知見をもたらした実験結果の詳細な説明は、特許文献8:国際公開第2008/117494号に記載されているので、ここでは省略する。上部電極9およびダイオード電極32は、上記電流制御層31との接合面で整流性を有するような種々の金属材料、または導電性を有する化合物で構成される。金属材料の例としては、Al、Cu、Ti、W、Pt、Ir、Cr、Ni、Nb等の金属、または、これらの金属の混合物合金もしくは積層構造物により構成される。導電性化合物の例としては、TiN、TiW、TaN、TaSi2、TaSiN、TiAlN、NbN、WN、WSi2、WSiN、RuO2、In2O3、SnO2、IrO2等の導電性を有する化合物、または、これらの導電性を有する化合物の混合物もしくは積層構造物により構成される。工程3002において、ドライエッチング等を用いて、下部電極7、抵抗変化層8、上部電極9、電流制御層31、ダイオード電極32の積層構造が加工形成される。これにより、図12に示す、抵抗変化素子10および電流制御素子30が形成される。ここでは、積層構造をドライエッチングにより一括加工することを想定しているが、これに限定されることはなく、例えば、複数のフォトマスクを用いて、各層を個別に加工してもよい。以上のように、実施の形態3による製造方法によれば、上述した実施の形態1の作用効果に加えて、抵抗変化素子の上に電流制御素子を形成することで、抵抗変化素子と電流制御素子を一括エッチングで形成することが可能となる。なお、図12bのメモリセル301は、図13のフローチャートに含まれる工程を適宜入れ替えたプロセスフローに従って製造できる。以上、上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。したがって、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の技術的思想を逸脱することなく、その構造または機能の詳細を実質的に変更できる。例えば、図2a~e、図3a~eでは、1つのコンタクトホール15内に1つの導電性プラグ16を形成する例を用いて、抵抗変化素子の製造工程が説明されている。これに対し、図6a、b、図8a、bには、この製造方法を用いて作製された、複数の導電性プラグを有する試料の例が示されている。すなわち、本願発明の製造方法は、1つの導電性プラグと接続される1つの抵抗変化素子の製造方法のみに限定されるものではなく、複数の導電性プラグ上に形成される複数の抵抗変化素子の製造に適用できることは明らかである。従って、複数の抵抗変化素子を製造する製造方法であって、基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内に複数のコンタクトホールを形成する工程と、前記複数のコンタクトホール内および前記層間絶縁膜上に導電材料を堆積する工程と、前記層間絶縁膜上に堆積した前記導電材料を除去することにより、前記複数のコンタクトホール内に複数の導電性プラグを形成する工程と、前記導電性プラグ周囲に発生して前記層間絶縁膜の凹部リセス及び前記複数の導電性プラグに跨って発生した前記層間絶縁膜の凹部エロージョンを除去して、前記複数の導電性プラグの上部が前記層間絶縁膜の上面から突出するように、前記層間絶縁膜の上面を平坦にする工程と、前記層間絶縁膜および前記複数の導電性プラグ上に、前記複数の導電性プラグと電気的に接続する下部電極層を形成する工程と、前記下部電極層の上面の突出部を除去して、前記下部電極層の上面を平坦にする工程と、前記下部電極層上に、電気パルスの印加に基づいて可逆的に抵抗値が変化する抵抗変化層を形成する工程と、前記抵抗変化層上に上部電極層を形成する工程と、前記下部電極層、前記抵抗変化層および前記上部電極層で構成される積層構造において、前記複数の導電性プラグの近傍部分の前記積層構造を残して、その他の部分の積層構造を除去する工程と、を含む抵抗変化素子の製造方法は、本発明に含まれる。