ゲート配線と、前記ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、を備えた第1基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備え、前記スイッチング素子は、前記画素電極と電気的に接続され前記ゲート線と重なるように配置されたドレイン配線を含む、液晶表示装置。ゲート配線と、前記ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、前記画素電極と電気的に接続され前記ゲート線と重なるように配置された補助容量電極と、を備えた第1基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置。ゲート配線と、前記ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、前記画素電極と電気的に接続され前記ゲート配線と重なるように配置された補助容量電極と、を備えた第1基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備え、前記スイッチング素子は、前記画素電極と電気的に接続され前記ゲート線と重なるように配置されたドレイン配線を含む、液晶表示装置。前記ドレイン配線が重なる前記ゲート配線は、隣接した画素のスイッチング素子のゲート電圧を制御する隣接ゲート配線である請求項1又は請求項3記載の液晶表示装置。前記ドレイン配線が重なる前記ゲート配線は、前記スイッチング素子のゲート電圧を制御するゲート配線である請求項1又は請求項3記載の液晶表示装置。前記補助容量電極が重なる前記ゲート配線は、隣接した画素のスイッチング素子のゲート電圧を制御する隣接ゲート配線である請求項2又は請求項3記載の液晶表示装置。前記補助容量電極が重なる前記ゲート配線は、前記スイッチング素子のゲート電圧を制御するゲート配線である請求項2又は請求項3記載の液晶表示装置。前記画素電極は前記ソース配線と同層に配置されている請求項1乃至請求項7のいずれか1項記載の液晶表示装置。前記ソース配線の上層、および、前記ゲート配線の上層に格子状に配置されたシールド層をさらに備える請求項8記載の液晶表示装置。前記画素電極は、前記ソース配線と前記ゲート配線とが交差する領域を除く、前記ゲート配線の上層に配置された副画素電極を備える請求項1乃至請求項7のいずれか1項記載の液晶表示装置。前記画素電極は、前記ゲート配線と重なる位置に設けられた第2コンタクトホールにおいて前記補助容量電極と電気的に接続された副画素電極を備える請求項2又は請求項3記載の液晶表示装置。前記ドレイン配線は、前記ゲート配線と交差して前記ソース配線と重なるように延び、前記ソース配線と重なる領域から前記ゲート配線と略平行に延び、前記ゲート配線と重なる領域まで前記主画素電極と重なるように延びている請求項1又は請求項3記載の液晶表示装置。画素電極と共通電極間の電界で液晶をスイッチングする水平配向表示モードの液晶表示装置において、信号配線が配置される領域は光が透過しない領域非透過領域となる。したがって、透過率は信号配線が配置される領域の面積により制限されるため、透過率を向上させることが困難であった。また、今後、高精細化がさらに進むと、透過領域に対する非透過領域の比が大きくなり、透過率の向上がより困難になり、表示品位の劣化を招くことが予想される。本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。実施形態によれば、ゲート配線と、前記ゲート配線と交差するように延びたソース配線と、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記ゲート配線と前記ソース配線とが交差した位置に配置されたスイッチング素子と、を備えた第1基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備え、前記スイッチング素子は、前記画素電極と電気的に接続され前記ゲート線と重なるように配置されたドレイン配線を含む、液晶表示装置が提供される以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、m本のソース配線SS1~Smなどを備えている。ゲート配線Gは、例えば、第1方向Xに沿って略直線的に延出している。ゲート配線Gは、第1方向Xに交差する第2方向Yに沿って並んで配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線Gと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出している。なお、ゲート配線G、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX-Y平面あるいは基板主面に対してわずかに傾いた斜め電界あるいは、基板主面にほぼ平行な横電界である。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。アレイ基板ARは、共通電極CEに電圧を印加するための給電部VSを備えている。この給電部VSは、例えば、アクティブエリアACTの外側に形成されている。共通電極CEは、アクティブエリアACTの外側に引き出され、図示しない導電部材を介して、給電部VSと電気的に接続されている。図2は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。図示した画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い長方形状である。ゲート配線G1及びゲート配線G2は、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第2方向Yに沿って延出している。画素電極PEは、隣接するソース配線S1とソース配線S2との間に配置されている。また、この画素電極PEは、ゲート配線G1とその一部が重複するとともにゲート配線G1とゲート配線G2との間においてゲート配線G2側へ延びている。図示した例では、画素PXにおいて、ソース配線S1は左側端部に配置され、ソース配線S2は右側端部に配置されている。厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。また、ゲート配線G1は当該画素PXの上側端部に沿って配置され、ゲート配線G2は当該画素PXの下側端部に配置されている。厳密には、ゲート配線隣接ゲート配線G1は当該画素PXとその上側に隣接する画素との境界に沿って隣接した画素に配置され、ゲート配線G2は当該画素PXとその下側に隣接する画素との境界に沿って当該画素PXに配置されている。スイッチング素子SWは、図示した例では、ゲート配線G2及びソース配線S1に電気的に接続されている。スイッチング素子SWは、ゲート配線G2とソース配線S1の交点に設けられている。スイッチング素子SWのドレイン配線EDはソース配線S1及びシールド層SLDに沿って延長され、シールド層SLDと重なる領域からさらに画素電極PEの主画素電極PAに沿って延びている。シールド層SLDは、ゲート配線Gと略平行に延びたドレイン配線EDの一部の上層に配置されている。ドレイン配線EDはゲート配線G1近傍まで主画素電極PAと重なって配置され、ゲート配線G1と重なるように配置された半導体層PSCと電気的に接続されている。ドレイン配線EDは、ゲート配線G1近傍に形成されたコンタクトホールCH1及びゲート配線G1と重なる領域に形成されたコンタクトホールCH2を介して画素電極PEと電気的に接続されている。すなわち、ドレイン配線EDは、コンタクトホールCH1において、補助容量電極ECと電気的に接続されている。補助容量電極ECはゲート配線G1と重なるように延びて配置されコンタクトホールCH2において、画素電極PEと電気的に接続されている。したがって、補助容量電極ECとゲート配線G1との間、および、半導体層PSCとゲート配線G1との間において補助容量Csが形成される。なお、コンタクトホールCH2を設ける位置はゲート配線G1と重なる位置に限定されるものではないが、ゲート配線G1と重なる位置に配置するとコンタクトホールCH2を設けた部分の凹凸により生じる液晶の配向が乱れにより表示品位が劣化することを回避することができる。スイッチング素子SWのソース電極ESはソース配線S1と電気的に接続されあるいは一体に形成され、ゲート配線G2を越えて隣接する画素側でコンタクトホールCH3において半導体層PSと電気的に接続している。スイッチング素子SWのゲート電極EGは、ゲート配線G2と電気的に接続されあるいは一体に形成され、第2方向Yに延びた半導体層PSと2箇所で対向している。すなわち、スイッチング素子SWはダブルゲート型のスイッチング素子である。このようなスイッチング素子SWは、ソース配線S1および主画素電極PAと重なる領域に設けられ、ソース配線S1と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。画素電極PEは、互いに電気的に接続された主画素電極PA及び副画素電極PCを備えている。主画素電極PAは、副画素電極PCから画素PXの下側端部付近まで第2方向Yに沿って直線的に延出している。このような主画素電極PAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。副画素電極PCは、ゲート配線G1と重なる領域に位置し、コンタクトホールCH2を介して補助容量電極ECと電気的に接続されている。副画素電極PCは、主画素電極PAよりも幅広に形成され、ゲート配線Gの一部を覆ってシールドしている。このような画素電極PEは、ソース配線S1とソース配線S2との略中間の位置、つまり、第1方向Xにおいて画素PXの中央に配置されている。ソース配線S1と画素電極PEとの第1方向Xに沿った間隔は、ソース配線S2と画素電極PEとの第1方向Xに沿った間隔と略同等である。シールド層SLDは、ドレイン配線EDがソース配線S1、S2と交差する位置からソース配線S1、S2と重なるように第2方向Yに沿って画素PXの上側端部に向かって延びている。シールド層SLDは、ゲート配線G1、G2と重なる領域およびその近傍を除く、ソース配線S1、S2と対向して配置されている。シールド層SLDには、例えば共通電極CEと同電位である。共通電極CEは、主共通電極CAを備えている。この主共通電極CAは、X-Y平面内において、主画素電極PAを挟んだ両側で主画素電極PAと略平行な第2方向Yに沿って直線的に延出している。あるいは、主共通電極CAは、ソース配線Sとそれぞれ対向するとともに主画素電極PAと略平行に延出している。このような主共通電極CAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。図示した例では、主共通電極CAは、第1方向Xに沿って2本平行に並んでおり、画素PXの左右両端部にそれぞれ配置されている。以下では、これらの主共通電極CAを区別するために、図中の左側の主共通電極をCALと称し、図中の右側の主共通電極をCARと称する。主共通電極CALはソース配線S1と対向し、主共通電極CARはソース配線S2と対向している。これらの主共通電極CAL及び主共通電極CARは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。画素PXにおいて、主共通電極CALは左側端部に配置され、主共通電極CARは右側端部に配置されている。厳密には、主共通電極CALは当該画素PXとその左側に隣接する画素との境界に跨って配置され、主共通電極CARは当該画素PXとその右側に隣接する画素との境界に跨って配置されている。画素電極PEと主共通電極CAとの位置関係に着目すると、画素電極PEと主共通電極CAとは、第1方向Xに沿って交互に配置されている。これらの画素電極PEと主共通電極CAとは、互いに略平行に配置されている。このとき、X-Y平面内において、主共通電極CAのいずれも画素電極PEとは重ならない。すなわち、隣接する主共通電極CAL及び主共通電極CARの間には、1本の画素電極PEが位置している。換言すると、主共通電極CAL及び主共通電極CARは、画素電極PEの直上の位置を挟んだ両側に配置されている。あるいは、画素電極PEは、主共通電極CALと主共通電極CARとの間に配置されている。このため、主共通電極CAL、主画素電極PA、及び、主共通電極CARは、第1方向Xに沿ってこの順に配置されている。これらの画素電極PEと共通電極CEとの第1方向Xに沿った間隔は略一定である。すなわち、主共通電極CALと主画素電極PAとの第1方向Xに沿った間隔は、主共通電極CARと主画素電極PAとの第1方向Xに沿った間隔と略同等である。図3は、図2に示した液晶表示パネルLPNをIII-III線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。スイッチング素子SWのドレイン配線EDは、第1絶縁基板10の上に形成され、ゲート絶縁膜11および第1層間絶縁膜12に覆われている。ソース配線Sは、ゲート絶縁膜11および第1層間絶縁膜12の上に形成され、第2層間絶縁膜13によって覆われている。なお、図示しないゲート配線は、例えば、ゲート絶縁膜11と第1層間絶縁膜12との間に配置されている。画素電極PEおよびシールド層SLDは、第2層間絶縁膜13の上に形成されている。画素電極PEは、隣接するソース配線Sのそれぞれの直上の位置よりもそれらの内側に位置している。シールド層SLDはソース配線Sと対向して配置されている。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第1配向膜AL1は、画素電極PEなどを覆っており、第2層間絶縁膜12の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。なお、アレイ基板ARは、さらに、共通電極CEの一部を備えていても良い。対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、ブラックマトリクスBM、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。ブラックマトリクスBMは、各画素PXを区画し、画素電極PEと対向する開口部APを形成する。すなわち、ブラックマトリクスBMは、ソース配線S、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスBMは、第2方向Yに沿って延出した部分のみが図示されているが、第1方向Xに沿って延出した部分を備えていても良い。このブラックマトリクスBMは、第2絶縁基板20のアレイ基板ARに対向する内面20Aに配置されている。カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20Aにおける開口部APに配置されるとともに、その一部がブラックマトリクスBMに乗り上げている。第1方向Xに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタCFRは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタCFBは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタCFGは、緑色画素に対応して配置されている。これらのカラーフィルタCF同士の境界は、ブラックマトリクスBMと重なる位置にある。オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。共通電極CEは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。この共通電極CEと画素電極PEとの第3方向Zに沿った間隔は略一定である。第3方向Zとは、第1方向X及び第2方向Yに直交する方向、あるいは、液晶表示パネルLPNの法線方向である。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極CE及びオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。これらの第1配向膜AL1及び第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるための配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1、及び、第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第1配向処理方向PD1及び第2配向処理方向PD2は、図2に示したように、第2方向Yと略平行であって、同じ向きである。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば2~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材SBによって貼り合わせられている。液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正ポジ型の液晶材料によって構成されている。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸あるいは第1吸収軸AX1を有する第1偏光板PL1を含んでいる。対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸あるいは第2吸収軸AX2を有する第2偏光板PL2を含んでいる。第1偏光板PL1の第1偏光軸AX1と、第2偏光板PL2の第2偏光軸AX2とは、例えば、直交する位置関係クロスニコルにある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と平行または直交するように配置されている。初期配向方向が第2方向Yと平行である場合、一方の偏光板の偏光軸は、第2方向Xと平行、あるいは、第1方向Xと平行である。図2において、aで示した例では、第1偏光板PL1は、その第1偏光軸AX1が液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第2偏光板PL2は、その第2偏光軸AX2が液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。また、図2において、bで示した例では、第2偏光板PL2は、その第2偏光軸AX2が液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第1偏光板PL1は、その第1偏光軸AX1が液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。図4は、図2に示した液晶表示パネルLPNをIV-IV線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを示し、他の構成は省略している。アレイ基板ARの第1絶縁基板10の上に、スイッチング素子SWの半導体層PS及び保持容量Csの半導体層PSCが形成されている。これらの半導体層PS、PSCはゲート絶縁膜11により覆われている。ゲート絶縁膜11の上にはゲート配線G2が形成されている。ゲート配線G2は第1層間絶縁膜12に覆われている。第1絶縁膜12の上にはソース配線S1、S2及び補助容量電極ECが形成されている。ソース配線S1、S2及び補助容量電極ECは第2層間絶縁膜13に覆われている。補助容量電極EC上の第2層間絶縁膜13にはコンタクトホールCH2が設けられている。第2層間絶縁膜13の上には画素電極PEの副画素電極PCが形成されている。副画素電極PCはコンタクトホールCH2において補助容量電極ECと電気的に接続されている。画素電極PEは第1配向膜AL1に覆われている。半導体層PSCは、図2に示す一画素のスイッチング素子SWのドレイン配線EDと一体に形成されている。また補助容量電極ECはコンタクトホールCH1においてドレイン配線EDと電気的に接続されている。スイッチング素子SWを介して半導体層PSC及び補助容量電極ECに所定の信号が印加され、図4に示す半導体層PSCとゲート配線G2との間で図2に示す一画素のY方向の隣接画素下段の画素の保持容量Csが形成される。次に、上記構成の液晶表示パネルLPNの動作について、図2及び図3を参照しながら説明する。すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成されていない状態OFF時には、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX-Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第2方向Yと略平行な方向である。OFF時においては、液晶分子LMは、図2に破線で示したように、その長軸が第2方向Yと略平行な方向に初期配向する。つまり、液晶分子LMの初期配向方向は、第2方向Yと平行あるいは、第2方向Yに対して0°である。図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。ここで、第1配向膜AL1を第1配向処理方向PD1に配向処理した結果、第1配向膜AL1の近傍における液晶分子LMは第1配向処理方向PD1に初期配向され、第2配向膜AL2を第2配向処理方向PD2に配向処理した結果、第2配向膜AL2の近傍における液晶分子LMは第2配向処理方向PD1に初期配向される。そして、第1配向処理方向PD1と第2配向処理方向PD2は互いに平行で且つ同じ向きである場合には、上述のように液晶分子LMはスプレイ配向になり、上記したように液晶層LQの中間部を境界として、アレイ基板AR上の第1配向膜AL1の近傍での液晶分子LMの配向と対向基板CT上の第2配向膜AL2の近傍での液晶分子LMの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向するホモジニアス配向。バックライト4からのバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって異なる。OFF時においては、液晶層LQを通過した光は、第2偏光板PL2によって吸収される黒表示。一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。液晶分子LMは、電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。図2に示した例では、画素電極PEと主共通電極CALとの間の領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、図中の左下を向くように配向する。画素電極PEと主共通電極CARとの間の領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、図中の右下を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、画素電極PEと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶層LQに入射したバックライト光は、その偏光状態が変化する。このようなON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。OFF状態では、液晶分子LMは、第2方向Yに略平行な方向に初期配向している。画素電極PEと共通電極CEとの間に電位差が形成されたON状態では、液晶分子LMのダイレクタあるいは液晶分子LMの長軸方向が、X-Y平面内で、第1偏光板PL1の第1偏光軸AX1及び第2偏光板PL2の第2偏光軸AX2に対して概ね45°ずれた状態となったときに、液晶の光学的な変調率が最も高くなるつまり、開口部APでの透過率が最大となる。ON状態となったとき、主共通電極CALと画素電極PEとの間の液晶分子LMのダイレクタはX-Y平面内で45°-225°の方位と略平行となり、主共通電極CARと画素電極PEとの間の液晶分子LMのダイレクタはX-Y平面内で135°-315°の方位と略平行となり、ピーク透過率が得られる。このとき、一画素あたりの透過率分布に着目すると、画素電極PE上及び共通電極CE上においては透過率が略ゼロとなる一方で、画素電極PEと共通電極CEとの間の電極間隙では、略全域に亘って高い透過率が得られる。さらに、本実施形態では、保持容量Csがゲート配線Gと重なる領域で形成されるため、補助容量線を設ける必要がない。したがって、本実施形態では、画素PXの開口部をより大きくすることができ、透過率を向上させることができる。また、各画素PXにおいてスイッチング素子SWのゲート電圧を制御するゲート配線Gと重なる領域に保持容量Csを形成することも可能である。各画素PXのスイッチング素子SWのゲート電圧を制御するゲート配線Gと重なる領域に保持容量Csを形成する場合と比べ、隣接したゲート配線Gと重なる領域に保持容量Csを形成することで、走査段のゲート配線容量を低減することができる。また、スイッチング素子SWがオフする際に発生する突き抜け電圧を低減することができ、フリッカや焼き付きを低減できる。このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。また、本実施形態によれば、画素電極PEと共通電極CEとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極PEと主共通電極CAL及び主共通電極CARとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更するつまり、画素PXの略中央に配置された画素電極PEに対して主共通電極CAの配置位置を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。また、本実施形態によれば、ブラックマトリクスBMと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極CEの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスBMを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスBMと重なる領域の液晶分子がOFF時あるいは黒表示時と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、画素電極PEを挟んだ両側の共通電極CEとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、本実施形態によれば、主共通電極CAは、それぞれソース配線Sと対向している。特に、主共通電極CAL及び主共通電極CARがそれぞれソース配線S1及びソース配線S2の直上に配置されている場合には、主共通電極CAL及び主共通電極CARがソース配線S1及びソース配線S2よりも画素電極PE側に配置された場合と比較して、開口部APを拡大することができ、画素PXの透過率を向上することが可能となる。また、主共通電極CAL及び主共通電極CARをそれぞれソース配線S1及びソース配線S2の直上に配置することによって、画素電極PEと主共通電極CAL及び主共通電極CARとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるIPSモード等の利点である広視野角化も維持することが可能となる。また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。なお、上記の例では、液晶分子LMの初期配向方向が第2方向Yと平行である場合について説明したが、液晶分子LMの初期配向方向は、図2に示したように、第2方向Yを斜めに交差する斜め方向Dであっても良い。ここで、第2方向Yに対する初期配向方向Dのなす角度θ1は、0°より大きく45°より小さい角度である。なお、このなす角度θ1については、5°~30°程度、より望ましくは20°以下とすることが液晶分子LMの配向制御の観点で極めて有効である。つまり、液晶分子LMの初期配向方向は、第2方向Yに対して0°乃至20°の範囲内の方向と略平行であることが望ましい。また、上記の例では、液晶層LQが正ポジ型の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層LQは、誘電率異方性が負ネガ型の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ1が45°~90°、望ましくは70°以上とすることが好ましい。なお、ON時においても、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されないあるいは、液晶分子LMを駆動するのに十分な電界が形成されないため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、画素電極PE及び共通電極CEがITOなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。本実施形態において、画素PXの構造は、図2に示した例に限定されるものではない。図5は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。なお、以下の説明において上述の液晶表示装置と同様の構成については同一の符号を付して説明を省略する。この例では、画素電極PEは、ソース配線Sと同じ層に形成されている。画素電極PEは主画素電極PAとコンタクト部PCTとを備えている。また、ゲート配線G上には、補助容量電極ECが配置されていない。画素電極PEのコンタクト部PCTは主画素電極PAの下端部に一体に形成されている。コンタクト部PCTは、コンタクトホールCH1においてスイッチング素子SWのドレイン配線EDと電気的に接続されている。なお、図5では、コンタクト部PCTは主画素電極PAよりも第1方向Xにおける幅が大きくなっているが、開口率をより向上させるためには、コンタクト部PCTの第1方向Xにおける幅は主画素電極PAと略等しくする方が望ましい。スイッチング素子SWのドレイン配線ED半導体層PSは、ゲート配線G2を越えてソース配線S1と重なるように延びて、ソース配線S1と重なる領域からコンタクト部PCTに向かって第1方向Xと略平行に延びている。ドレイン配線EDは、さらにコンタクト部PCTと重なる領域から主画素電極PAと重なるように延びてゲート配線G1と重なるように配置された半導体層PSCと接続されているあるいは一体に形成されている。この場合、補助容量Csは、半導体層PSCとゲート配線G1との間に形成される。図6は、図1に示した液晶表示パネルLPNを図5のVI-VI線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを示し、他の構成は省略している。この例では、画素電極PEがソース配線S1、S2と同層に形成されている。すなわち、第1層間絶縁膜12の上にソース配線S1、S2及び主画素電極PAが配置され、ソース配線S1、S2及び主画素電極PAは第2層間絶縁膜13に覆われている。第2層間絶縁膜13の上には、ソース配線S1、S2と対向するように、シールド層SLDが配置されている。シールド層SLDは第1配向膜AL1に覆われている。図7は、図1に示した液晶表示パネルLPNを図5のVII-VII線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを示し、他の構成は省略している。図7に示すように、この例では、ゲート配線G2全体がシールド層SLDと対向して配置されている。すなわち、シールド層SLDは、ソース配線Sとゲート配線Gとに対向した格子状に配置されている。この例の液晶表示装置は、上記構成以外は上述の液晶表示装置と同様の構成である。なお、この例では、補助容量電極ECを備えていないが、ゲート配線G2と対向する補助容量電極ECを備えていてもよい。補助容量電極ECを配置する場合、補助容量電極ECは主画素電極PAと電気的に接続されあるいは一体に形成される。この場合、補助容量電極ECとゲート配線G2との間にも容量が形成されるため、保持容量Csを大きくすることができる。この例では、画素電極PEがソース配線S1、S2と同層に配置されているため、図2に示すコンタクトホールCH2が不要となり、コンタクトホールCH2を設けた部分の凹凸により液晶の配向が乱れることがなく、表示品位が劣化することが抑制される。また、この例では、画素電極PEをソース配線Sと同層に配置することにより、ゲート配線Gのソース配線Sと交差する部分の上にもシールド層SLDを配置することが可能となる。したがって、ゲート配線Gからの漏れ電界をより効果的にシールドすることができ、表示品位が劣化することが抑制される。また、シールド層SLDが格子状に配置されるため、シールド層SLDを低抵抗化することができる。さらに、シールド層SLDが格子状であるため、断線によってシールド層SLDの一部に信号を印加できなくなることが回避され、表示品位が劣化することが抑制できる。また、シールド層SLDが非透過領域であるゲート配線Gとソース配線S上に配置されているため、開口部APを大きくすることができ、透過率の低下を抑制することができる。すなわち、このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。図8は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。なお、以下の説明において上述の液晶表示装置と同様の構成については同一の符号を付して説明を省略する。この例では、画素電極PEは、主画素電極PAと、ゲート配線G2と重なる領域に配置された副画素電極PCと、コンタクト部PCTと、補助容量電極ECとを備えている。コンタクト部PCTは、下側において隣接した画素PXにおいてゲート配線G2に近接した位置に配置されている。スイッチング素子SWのドレイン配線ED半導体層PSは、ソース配線S1と重なる領域においてゲート配線G2と交差するように延びて、ソース配線S1と重なる領域からコンタクト部PCTと重なる領域へ第1方向Xに沿って延び、さらに主画素電極PAと重なるようゲート配線G2側へ延びて半導体層PSCと電気的に接続されている。ドレイン配線EDは、コンタクトホールCH1において、コンタクト部PCTと電気的に接続している。この画素PXの第2方向Yにおける中央部VI-VI線における断面は図6と同様である。図9は、図1に示した液晶表示パネルLPNを図8のIX-IX線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを示し、他の構成は省略している。この例では、図5に示す場合と同様に、画素電極PEがソース配線S1、S2と同層に形成されている。すなわち、第1層間絶縁膜12の上にソース配線S1、S2及び補助容量電極ECが配置され、ソース配線S1、S2及び補助容量電極ECは第2層間絶縁膜13に覆われている。第2層間絶縁膜13の上には、ゲート配線G2の全体と対向するように、シールド層SLDが配置されている。シールド層SLDは第1配向膜AL1に覆われている。すなわち、シールド層SLDは、ソース配線Sとゲート配線Gとに対向した格子状に配置されている。この例の液晶表示装置は、上記構成以外は上述の図5に示す液晶表示装置と同様の構成である。すなわち、図8に示す場合では、各画素PXのスイッチング素子SWのゲート電圧を制御するゲート配線Gと重なる領域において、半導体層PSCとゲート配線Gとの間および副画素電極PCとゲート配線Gとの間に保持容量Csが形成されている。この例では、画素電極PEがソース配線S1、S2と同層に配置されているため、図2に示すコンタクトホールCH2が不要となり、コンタクトホールCH2を設けた部分の凹凸により液晶の配向が乱れることがなく、表示品位が劣化することが抑制される。また、この例では、画素電極PEをソース配線Sと同層に配置することにより、ゲート配線Gのソース配線Sと交差する部分の上にもシールド層SLDを配置することが可能となる。したがって、ゲート配線Gからの漏れ電界をより効果的にシールドすることができ、表示品位が劣化することが抑制される。また、シールド層SLDが格子状に配置されるため、シールド層SLDを低抵抗化することができる。さらに、シールド層SLDが格子状であるため、断線によってシールド層SLDの一部に信号を印加できなくなることが回避され、表示品位が劣化することが抑制できる。また、シールド層SLDが非透過領域であるゲート配線Gとソース配線S上に配置されているため、開口部APを大きくすることができ、透過率の低下を抑制することができる。すなわち、このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。