"第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルと第2の記憶セルとを有する記憶ユニットがマトリクス状に形成された半導体メモリ装置において、前記第1および第2の配線は平行であり、前記第3および第4の配線は平行であり、前記第1の配線と前記第3の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極に接続し、前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび前記第2のキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートと前記第2のキャパシタの他方の電極は前記第1の配線に接続し、前記第3のトランジスタのゲートと前記第1のキャパシタの他方の電極は前記第2の配線に接続し、前記第1のトランジスタのソースと前記第2のトランジスタのソースと、前記第4のトランジスタのドレインは、前記3の配線に接続し、前記第3のトランジスタのソースと前記第4のトランジスタのソースと、前記第2のトランジスタのドレインは、前記4の配線に接続し、前記第1のトランジスタはバンドギャップが2.5電子ボルト以上の半導体よるなるチャネルを有することを特徴とする半導体メモリ装置。前記第1のトランジスタの導電型が前記第2のトランジスタの導電型と異なることを特徴とする請求項1記載の半導体メモリ装置。データの書き込み時には、前記第3の配線と前記第4の配線に同じ信号を与える装置を有することを特徴とする請求項1もしくは2記載の半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1乃至第4の記憶セルがマトリクス状に形成された半導体メモリ装置において、前記第1および第2の配線は平行であり、前記第3乃至第5の配線は平行であり、前記第1の配線と前記第3の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、前記第3の記憶セルは、第5のトランジスタと第6のトランジスタと第3のキャパシタとを有し、前記第4の記憶セルは、第7のトランジスタと第8のトランジスタと第4のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極に接続し、前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび前記第2のキャパシタの一方の電極に接続し、前記第5のトランジスタのドレインは前記第6のトランジスタのゲートおよび前記第3のキャパシタの一方の電極に接続し、前記第7のトランジスタのドレインは前記第8のトランジスタのゲートおよび前記第4のキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートと前記第2のキャパシタの他方の電極と前記第5のトランジスタのゲートと前記第4のキャパシタの他方の電極は前記第1の配線に接続し、前記第3のトランジスタのゲートと前記第1のキャパシタの他方の電極と前記第7のトランジスタのゲートと前記第3のキャパシタの他方の電極は前記第2の配線に接続し、前記第1のトランジスタのソースと前記第2のトランジスタのソースと前記第4のトランジスタのドレインは、前記3の配線に接続し、前記第3のトランジスタのソースと前記第4のトランジスタのソースと前記第2のトランジスタのドレインと前記第5のトランジスタのソースと前記第6のトランジスタのソースと前記第8のトランジスタのドレインは、前記4の配線に接続し、前記第7のトランジスタのソースと前記第8のトランジスタのソースと前記第6のトランジスタのドレインは、前記3の配線に接続し、前記第1と第3のトランジスタの導電型はともに同じであり、前記第2と第4のトランジスタの導電型はともに同じであり、前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。前記第1のトランジスタの導電型がNチャネル型であることを特徴とする請求項1乃至請求項4記載の半導体メモリ装置。前記第2のトランジスタの導電型がPチャネル型であることを特徴とする請求項1乃至請求項5記載の半導体メモリ装置。上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。メモリ装置においては、低消費電力が求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、メモリ装置においては、書き換え回数の制限がないことが好ましく、10億回以上の書き換えができることが望まれる。もちろん、集積度の高いことも必要である。これらに関して、DRAMは常時、リーク電流を生じ、リフレッシュをおこなっているため消費電力の点で難があった。また、SRAMでは、1つの記憶セルに6つのトランジスタを有するため集積度を上げられないという別の問題がある。また、FGNVMにおいては消費電力や集積度の点では問題はなかったが、書き換え回数が10万回以下であった。上記に鑑み、記憶セルで記憶保持のために使用される電力をDRAMよりも削減すること、1つの記憶セルに用いるトランジスタの数を5つ以下とすること、書き換え回数を100万回以上とすること、という3つの条件を同時に克服することが第一の課題となる。また、電力の供給がない状態で、データを10時間以上、好ましくは、100時間以上保持することと、書き換え回数を100万回以上とすること、という2つの条件を同時に克服することが第二の課題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の90となる時間と定義する。本発明では、上記の課題に加えて、新規の半導体装置特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置の駆動方法特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置の作製方法特に、半導体メモリ装置の作製方法を提供することを課題とする。本発明では以上の課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。また、本明細書では、マトリクスにおいて直交するとは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、マトリクスにおいて平行であるとは、2つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。さらに、明細書においては、接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタMISFETの回路では、一本の配線が複数のMISFETのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標をつけて、例えば、読み出しトランジスタRTrn,m、バイアス線Sm、キャパシタC1n,m、ビット線R2nというように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合には、読み出しトランジスタRTr、バイアス線S、キャパシタC1、ビット線R2、あるいは、単に読み出しトランジスタ、バイアス線、キャパシタ、ビット線というように表記することもある。本発明の態様の第1は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ読み出しトランジスタおよび、キャパシタで1つの記憶セルを構成する。読み出しトランジスタの導電型は書き込みトランジスタの導電型と同じものあるいは異なるものとする。また、これらに接続する配線として、書き込みワード線、ビット線、読み出しワード線という3種類の配線を用意する。読み出しトランジスタの導電型が書き込みトランジスタの導電型と同じものとは、例えば、書き込みトランジスタがNチャネル型であれば、読み出しトランジスタもNチャネル型ということである。また、読み出しトランジスタの導電型が書き込みトランジスタの導電型と異なるものとは、例えば、書き込みトランジスタがNチャネル型であれば、読み出しトランジスタはPチャネル型ということである。また、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、キャパシタの他方の電極を読み出しワード線に接続する。書き込みトランジスタのオフ状態Nチャネル型にあっては、ゲートの電位がソース、ドレインのいずれよりも低い状態でのソースとドレイン間のリーク電流は、使用時の温度例えば、25°Cで1×10-20A以下であることが必須であり、1×10-21A以下、あるいは85°Cで1×10-20A以下であることが望ましい。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、シリコンよりも大きなバンドギャップ、好ましくは、2.5電子ボルト以上のバンドギャップを有するワイドバンドギャップ半導体を好ましい条件で加工してチャネルに用いた絶縁ゲート型トランジスタにおいては達成しうる。ワイドバンドギャップ半導体としては、酸化物半導体、硫化物半導体、窒化物半導体等を用いることができる。特に、書き込みトランジスタの材料として、酸化物半導体を用いることが好ましい。酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが3eV以上、好ましくは、3eV以上3.6eV未満であるものが望ましい。また、電子親和力が4eV以上、好ましくは、4eV以上4.9eV未満であるものが望ましい。特に、ガリウムとインジウムを有する酸化物は、本発明の目的には好適である。このような材料において、さらに、ドナーあるいはアクセプタに由来するキャリア濃度が1×10-14cm-3未満、好ましくは、1×10-11cm-3未満であるものが望ましい。また、酸化物半導体以外に酸窒化物半導体例えば、窒素が5~20原子有する酸化ガリウムあるいは酸化ガリウム亜鉛等を用いてもよい。読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また、読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイッチングスピードが10nsec以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流ゲートとソースあるいはゲートとドレイン間のリーク電流が極めて低いことが求められ、また、キャパシタも内部リーク電流電極間のリーク電流が低いことが求められる。いずれのリーク電流も、使用時の温度例えば、25°Cで1×10-20A以下であることが必須であり、1×10-21A以下であることが望ましい。また、読み出しトランジスタのゲートの電位は、読み出しワード線の電位に応じて変化するが、その結果、読み出しトランジスタのゲート容量が変動する。すなわち、読み出しトランジスタがオフ状態である場合より、オン状態である場合の方がゲート容量が大きくなる。ゲート容量の変動が、キャパシタの容量よりも大きいと、記憶セルを動作させる上で問題が生じる。したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは2倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は1fF以下とすることが望ましい。書き込みワード線、ビット線、読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線とビット線は直交し、書き込みワード線と読み出しワード線は平行であることが望ましい。図1Aに、上記の構造を有する記憶セルの回路の例を図示する。ここでは、n、mを2以上の自然数とする。図1Aでは、書き込みトランジスタWTrn,mと読み出しトランジスタRTrn,mとキャパシタCn,mからなる記憶セルが示されている。ここで、書き込みトランジスタWTrn,mのドレインは読み出しトランジスタRTrn,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。この例では、書き込みワード線Qn、ビット線Rm、読み出しワード線Pnに加えてバイアス線Smを示す。書き込みワード線Qnと読み出しワード線Pnは平行であり、ビット線Rmとバイアス線Smは平行である。そして、書き込みワード線Qnとビット線Rmは直交する。また、書き込みトランジスタWTrn,mのゲートは書き込みワード線Qnに、書き込みトランジスタWTrn,mのソースと読み出しトランジスタRTrn,mのソースはビット線Rmに、読み出しトランジスタRTrn,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図1Aに示す回路は、特許文献2にゲインセルとして記載されているメモリセルと同じものである。このようなメモリセルはキャパシタの容量をDRAMのキャパシタに比べて十分に小さくできるとして研究が進められた。すなわち、DRAMでは必要なキャパシタの容量がビット線の寄生容量の相対比で決定されるのに対し、ゲインセルでは、読み出しトランジスタのゲート容量との相対比で決定される。キャパシタの容量が小さくできれば、その充放電に要する時間、すなわち、スイッチング時間が短縮できる。DRAMではキャパシタの充放電が律速となって、動作スピードの制約があるのに対し、ゲインセルではデザインルールの縮小と共に読み出しトランジスタのゲート容量とキャパシタの容量が小さくなるため、非常に高速で応答するメモリが作製できる。具体的には、デザインルールが1/10になれば、キャパシタの容量は1/10となり、トランジスタのオン抵抗も1/10となるため、スイッチングに要する時間は1/100となる。一方、DRAMではトランジスタのオン抵抗が1/10となっても、キャパシタの容量は変わらないので、スイッチング時間は1/10となるにとどまる。すなわち、ゲインセルではDRAMより10倍の高速化が可能である。このように優れた特性が期待されるゲインセルであるが、トランジスタのソースとドレイン間のリーク電流を十分に抑制できないために、実用にはいたらなかった。一般にデザインルールが1/10となってもトランジスタのオフ時のリーク電流が1/10となることはなく、むしろ、他のさまざまな要因によって、リーク電流は増加することがある。例えば、PN接合を用いて絶縁するトランジスタであれば、トランジスタの微細化とともにPN接合におけるバンド間トンネルによるリークが顕著となる。また、バンドギャップが小さな2.5電子ボルト未満の半導体では、熱励起キャリアによるリークも無視できない。リーク電流を抑制できなければキャパシタの容量を減らすことは難しい。ゲインセルの書き込みトランジスタを公知のシリコンを用いた絶縁ゲート型トランジスタで構成した場合にはトランジスタを2つ用いることの効果は消失する。例えば、キャパシタの容量が通常のDRAMのように10fF程度であるとすると、シリコンを用いたトランジスタではオフ時のリーク電流は最低でも10-14A程度であるため、1秒ほどでキャパシタに蓄積された電荷は消失する。そのため、通常のDRAMと同様に1秒間に数十回のリフレッシュ動作が必要となる。もっとも、DRAMより1つ余分にトランジスタを設けるのに同じ容量のキャパシタを使うのではコストに見合わないので、キャパシタの容量を低減する必要がある。例えば、キャパシタの容量を1/10にしても、データを読み出せることがゲインセルの特徴でもある。しかしながら、キャパシタの容量が1/10になると、リフレッシュの間隔も1/10になる。その分、消費電力が増大する上、メモリへのアクセスも制約を受ける。同様にキャパシタの容量が1/100になると、リフレッシュの間隔が1/100となり、到底、実用的ではない。従来は、書き込みトランジスタのリーク電流を十分に低減する手段がなかったため、このようなゲインセルが実用化されることは無かった。書き込みトランジスタWTrn,mを、上述のようなワイドバンドギャップ半導体をチャネルに用いた絶縁ゲート型トランジスタで形成すると、そのソースとドレイン間のリーク電流が通常の方法では測定できないほど極めて小さくなる。本発明ではそのことに着目することにより、ゲインセルを実用的なメモリセルとすることができる。トランジスタのリーク電流が十分に小さくなると、ゲインセルは非常に有望なメモリセルとなる。すなわち、キャパシタの容量は、書き込みトランジスタや読み出しトランジスタのゲート容量と同程度まで小さくできるので、DRAMのような特殊な形状スタック型やトレンチ型のキャパシタを設ける必要は無く、設計の自由度が拡がり、工程も簡単となる。そして、上述のように高速動作の可能なメモリとなる。例えば、リーク電流をシリコントランジスタの場合の10万分の110-20A程度とすれば、仮にキャパシタがDRAMの千分の1であったとしても、リフレッシュの間隔はDRAMの千倍すなわち、1分に1度で済む。リーク電流がより小さく、例えば、10-24A以下であれば、数日に一度のリフレッシュで済む。書き込みに際しては、上記のようにDRAMに比べて格段に小さな容量のキャパシタへの充電であるから、書き込みトランジスタの特性はそれほど優れたものでなくとも現在のDRAMと同程度あるいはそれ以上のものとなる。例えば、図1Aのキャパシタの容量が、DRAMのキャパシタの容量の千分の1であれば、書き込みトランジスタもオン電流あるいは移動度はDRAMのトランジスタの千分の1でよい。仮に書き込みトランジスタの移動度がシリコンを用いたトランジスタの1/100の移動度であっても、通常のDRAMの10倍の速度で書き込みが実行できる。上述のように、高速性はデザインルールの縮小とともに顕著になる。以下、図1Aに示す回路の動作の例について説明する。図1Aに示す記憶セルでは、書き込みワード線Qnに適切な電位を与えることによって、書き込みトランジスタWTrn,mをオン状態とする。その際のビット線Rmの電位により、書き込みトランジスタWTrn,mのドレインに電荷が注入される。この際の電荷の注入量は、ビット線Rmの電位、読み出しトランジスタRTrn,mのゲート容量、キャパシタCn,mの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。次に、書き込みワード線Qnに別の適切な電位を与えることによって、書き込みトランジスタWTrn,mをオフ状態とする。この際、書き込みトランジスタWTrn,mのドレインの電荷はそのまま保持される。読み出す際には、読み出しワード線Pnに適切な電位を与え、読み出しトランジスタRTrn,mがどのような状態となるかをモニターすることによって、書き込まれたデータを知ることができる。図11Aに、上記の構造を有する記憶セルの別の例を図示する。ここでは、n、mを2以上の自然数とする。図11Aでは、nチャネル型の書き込みトランジスタWTrn,mとpチャネル型の読み出しトランジスタRTrn,mとキャパシタCn,mからなる記憶セルが示されている。ここで、書き込みトランジスタWTrn,mのドレインは読み出しトランジスタRTrn,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。また、書き込みトランジスタWTrn,mのゲートは書き込みワード線Qnに、書き込みトランジスタWTrn,mのソースと読み出しトランジスタRTrn,mのソースはビット線Rmに、読み出しトランジスタRTrn,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図1Aあるいは図11Aに示される記憶セルがマトリクス状に配置されてメモリ装置となるが、図から明らかなように、マトリクス1行につき、書き込みワード線、読み出しワード線がそれぞれ1本、マトリクス1列につき、ビット線、バイアス線がそれぞれ1本必要であるため、メモリ装置のマトリクスがN行M列N、Mは2以上の自然数であれば、2N2M本の配線が必要である。本発明の態様の第2は、本発明の態様の第1に用いるものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ2個あるいはそれ以上用いて形成される記憶ユニットからなる半導体メモリ装置である。書き込みトランジスタと読み出しトランジスタの導電型は互いに同じものとしても、異なるものとしてもよい。また、本態様では、本発明の態様の第1に用いられた書き込みワード線と読み出しワード線の代わりに2本のワード線を配置する。個々のワード線は、あるときは書き込みワード線として、またあるときは読み出しワード線として機能する。さらに、本態様では、本発明の態様の第1に用いられたビット線とバイアス線の代わりに2本のビット線を配置する。個々のビット線は、あるときはビット線として、またあるときはバイアス線として機能する。そして、第1の書き込みトランジスタのドレインは第1のキャパシタの一方の電極、および第1の読み出しトランジスタのゲートに接続し、第2の書き込みトランジスタのドレインは第2のキャパシタの一方の電極、および第2の読み出しトランジスタのゲートに接続する。また、第1の書き込みトランジスタのソースと第1の読み出しトランジスタのソースと第2の読み出しトランジスタのドレインは第1のビット線と接続し、第2の書き込みトランジスタのソースと第2の読み出しトランジスタのソースと第1の読み出しトランジスタのドレインは第2のビット線と接続する。第1の書き込みトランジスタのゲートと第2のキャパシタの他方の電極は、第1のワード線に、第2の書き込みトランジスタのゲートと第1のキャパシタの他方の電極は、第2のワード線に、それぞれ接続する。第1のワード線、第2のワード線は、互いに平行であり、また、第1のビット線、第2のビット線は、互いに平行である。また、第1のワード線と第1のビット線とは直交する。図2Aおよび図12Aに、上記の構造を有する記憶ユニットの例を図示する。ここでは、n、mを2以上の自然数とする。すなわち、書き込みトランジスタWTr1n,mと読み出しトランジスタRTr1n,mとキャパシタC1n,mからなる第1の記憶セル、書き込みトランジスタWTr2n,mと読み出しトランジスタRTr2n,mとキャパシタC2n,mからなる第2の記憶セルという2つの記憶セルと、その2つの記憶セルよりなる記憶ユニットが示されている。図2A、図12Aとも書き込みトランジスタWTr1n,m、WTr2n,mはnチャネル型であり、また、図2Aでは読み出しトランジスタRTr1n,m、RTr2n,mはnチャネル型であり、図12Aでは読み出しトランジスタRTr1n,m、RTr2n,mはpチャネル型である。それぞれの記憶セルにおける書き込みトランジスタのドレインはキャパシタの一方の電極と読み出しトランジスタのゲートに接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのゲートの電位と同じであり、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードF1n,m、F2n,mという。また、書き込みトランジスタWTr1n,mのソースと読み出しトランジスタRTr1n,mのソースと読み出しトランジスタRTr2n,mのドレインとは、ビット線R1mと接続し、書き込みトランジスタWTr2n,mのソースと読み出しトランジスタRTr2n,mのソースと読み出しトランジスタRTr1n,mのドレインとは、ビット線R2mと接続する。さらに、書き込みトランジスタWTr1n,mのゲートとキャパシタC2n,mの他方の電極はワード線Q1nと接続し、書き込みトランジスタWTr2n,mのゲートとキャパシタC1n,mの他方の電極はワード線Q2nと接続する。ワード線Q1nとQ2nは平行であり、また、ビット線R1mとR2mは平行である。さらに、ワード線Q1nとビット線R1mは直交する。図2Aに示される記憶ユニットが図2Bのように、あるいは図12Aに示される記憶ユニットが図12Bのようにマトリクス状に配置されてメモリ装置となるが、図に示されるような記憶ユニットのマトリクス1行につきワード線が2本、マトリクス1列につきビット線が2本必要であるため、N行M列N、Mは2以上の自然数のマトリクスであれば、2N2M本の配線が必要である。しかしながら、1つの記憶ユニットには2つの記憶セルが含まれているので、N行M列のマトリクスであっても実際には、図1Aあるいは図11Aに示す記憶セルをマトリクスにした場合に比べて2倍の記憶セルがある。したがって、記憶セル数が同じ場合には、配線数は、図1Aあるいは図11Aの記憶セルをマトリクスにした場合の半分である。このため、図1Aあるいは図11Aに示す記憶セルよりも単位記憶セルあたりの面積を減らせる。さらに、集積化するには、次行の記憶ユニットとコンタクト部分コンタクトホール等を共有すればよい。その例を図4Aに示す。なお、図4Aに点線の長方形で示される単位記憶ユニットの範囲は、配線との重なりを避けるため、実際よりもやや大きめに書かれている。図4Aでは読み出しトランジスタはpチャネル型であるが、nチャネル型であっても同様である。ここでは、第n行の記憶ユニットの内部の回路構成は、図2Aと同じであるが、第n1行の記憶ユニットの内部の回路構成は、図2Aのものを反転させてある。その結果、例えば、第n行第m列の記憶ユニットがビット線R2mに接続するコンタクト部分を第n1行第m列の記憶ユニットがビット線R2mに接続するコンタクト部分と共有することができ、単位記憶ユニットおよび単位記憶セルあたりの面積を削減できる。本発明の態様の第3は、本発明の態様の第2において、第2のビット線を隣接する列の第1のビット線で代用したものである。図4Bに、上記の構造を有する記憶ユニットよりなるマトリクスの例を図示する。ここでは、n、mを2以上の自然数とする。なお、図4Bに点線の長方形で示される単位記憶ユニットの範囲は、配線との重なりを避けるため、実際よりもやや大きめに書かれている。図4Bに点線の長方形で示される第n行第m列の記憶ユニットは、導電型は互いに異なる書き込みトランジスタと読み出しトランジスタとキャパシタを各2つずつを有する。ここでは、書き込みトランジスタがNチャネル型で、読み出しトランジスタはPチャネル型である。この記憶ユニットの内部の回路構成は図12Aに示すものと同じである。そして、第1の書き込みトランジスタWTr1n,mのドレインは第1のキャパシタC1n,mの一方の電極、および第1の読み出しトランジスタRTr1n,mのゲートに接続し、第2の書き込みトランジスタWTr2n,mのドレインは第2のキャパシタC2n,mの一方の電極、および第2の読み出しトランジスタRTr2n,mのゲートに接続する。第1の書き込みトランジスタWTr1n,mのゲートと第2のキャパシタC2n,mの他方の電極は、ワード線Q1nに、第2の書き込みトランジスタWTr2n,mのゲートと第1のキャパシタC1n,mの他方の電極は、ワード線Q2nに、それぞれ接続する。また、第1の書き込みトランジスタWTr1n,mのソースと第1の読み出しトランジスタRTr1n,mのソースと第2の読み出しトランジスタRTr2n,mのドレインは第1のビット線であるビット線Rmと接続し、第2の書き込みトランジスタWTr2n,mのソースと第2の読み出しトランジスタRTr2n,mのソースと第1の読み出しトランジスタRTr1n,mのドレインは第2のビット線であるビット線Rm1と接続する。そして、ビット線Rm1は隣接する第n行第m1列の記憶ユニットの第1のビット線でもある。図4Bから明らかなように、マトリクス1行に付き、ワード線が2本、1列につきビット線が1本必要であるため、メモリ装置のマトリクスがN行M列N、Mは2以上の自然数であれば、列の両端の部分を考慮して2NM1本の配線が必要である。すなわち、上記で示した本発明の態様の第2よりも配線数を削減でき、記憶セルあたりの面積を低減できる。また、図4Aのようにコンタクト部分を共有することによりさらに集積度を高めることもできる。以上、本発明の態様として、3つの例を示したが、本発明の技術思想によれば、上記の例に限られず、その他の態様も可能であることは、実施の形態に示される例を見れば明らかであろう。上記の構成のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。すなわち、上記に示された本発明の半導体メモリ装置は実質的に書き換えの制限がない。また、データの保存に関しては、リーク電流が著しく少ないため、従来のDRAMよりも消費電流は低減できる。さらに、上記の態様では、1つの記憶セルに使用されるトランジスタの数は2つである。また、データの保存できる期間に関しても、本発明は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を10時間以上、さらには100時間以上保持できる。さらに条件を改善することにより、1ヶ月以上、あるいは1年以上保持できる。リークにより電荷が減少した場合は、従来のDRAMと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、1ヶ月に1度や1年に1度となる。従来のDRAMで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。なお、従来のDRAMでは、データの読み出しの度に、再度、データを書き込む操作が必要であったが、上記に示された本発明の半導体メモリ装置では、データを読み出す操作により、データが消えることがないため、そのような操作は不要である。従来、このような特徴はSRAMで実現できるものであったが、上記に示された本発明の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のSRAMより少なく、5つ以下、典型的には2つである。しかも、トランジスタのうち、ひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。さらに上記酸化物半導体を用いたトランジスタを有する各記憶セルの読み出しトランジスタのゲートを互い違いに配置することにより、集積度を一層高めることができる。集積度に関しては、本発明では、記憶セルに必要な容量の絶対値を低減させることができる。例えば、DRAMにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、少なくとも30fFの容量が必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと1つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。そのため、DRAMでは特殊な形状や材料を用いて大きな容量を形成する必要があった。これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、そのことは読み出しトランジスタのゲート容量が低くなることを意味するので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。さらに、上記構成を有する半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない。また、FGNVMにおいては、書き込み時のフローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、4段階2ビット程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。これに対し、上記に示された本発明の構成では、キャパシタへの電荷の蓄積が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを0.5V以下にできる。このため、より狭い電圧範囲において、より多くのデータを1つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、4ビット16段階のデータの書き込みや読み出しに際して、使用する電圧を10V以下とできる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。実施の形態1本実施の形態では、図1Aに示す半導体メモリ装置の動作の例について、図1B乃至図1Eを用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図1Aに示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTrn,m、読み出しトランジスタRTrn,mをNチャネル型とする。書き込みトランジスタWTrn,m、読み出しトランジスタRTrn,mとも、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになる電流を流すとし、それ以外はオフである電流を流さないとする。また、読み出しトランジスタRTrn,mのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCn,mの容量に対して無視できるものとする。さらに、書き込みトランジスタWTrn,mの寄生容量や読み出しトランジスタRTrn,mの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図1B乃至図1Eでは、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。最初に、この記憶セルへの書き込みについて説明する。書き込み時には、図1Bに示すように、読み出しワード線Pnの電位を0Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。また、バイアス線Smの電位は、ビット線Rmの電位と等しくなるようにする。バイアス線Smの電位をそのようにするために、半導体メモリ装置が必要な回路等を有することが好ましい。また、バイアス線Smの電位は、ビット線Rmの電位と等しくなることが好ましいが、電位の差が0.2V以下であってもよい。あるいは、位相のずれがパルス幅の10以下であってもよい。すなわち、バイアス線Smの電位をビット線Rmの電位と等しくすることを目的とするための回路等や信号処理の手段等が設けられることが好ましい。あるいは信号処理の方法等が講じられることが好ましい。結果として、バイアス線Smの電位とビット線Rmの電位との間に若干のずれがあったとしても、そのような手段を講じなかった場合に比べれば消費電力を低減できる。以下では、説明を簡単にするため、バイアス線Smの電位は、ビット線Rmの電位と等しいものとする。次に、書き込みワード線Qnの電位を、4Vとすると、書き込みトランジスタWTrn,mがオンとなり、書き込みトランジスタWTrn,mのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rmの電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。一方、読み出しトランジスタRTrn,mのゲートの電位は、書き込みトランジスタWTrn,mのドレインの電位と等しいが、それはまた、読み出しトランジスタRTrn,mのソースすなわち、ビット線Rmの電位とも等しい。また、読み出しトランジスタRTrn,mのドレインすなわち、バイアス線Smの電位はビット線Rmの電位と等しい。すなわち、読み出しトランジスタRTrn,mのゲート、ソース、ドレインは同電位である。このため、読み出しトランジスタRTrn,mはオフ状態である。この状態で書き込みワード線Qnの電位を0Vとすると、書き込みトランジスタWTrn,mのドレインに注入された電荷はそのまま保持される。このようにして、データを書き込める。次に、当該行以外の行の書き込みをおこなう場合には、図1Cに示すように、書き込みワード線Qnの電位、読み出しワード線Pnの電位を0Vとする。一方、ビット線Rmの電位は、当該行以外の行に書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとる。また、バイアス線Smの電位は、ビット線Rmの電位と等しい。書き込みトランジスタWTrn,mのドレインの電位は、書き込まれたデータに応じて、0V、1V、2V、3Vのいずれかの値となる。この状態では、書き込みトランジスタWTrn,mのソースビット線Rの電位0~3Vや書き込みトランジスタWTrn,mのドレインの電位0~3Vよりも、書き込みトランジスタWTrn,mのゲートの電位0Vが低いため、書き込みトランジスタWTrn,mはオフとなる。一方、読み出しトランジスタRTrn,mのゲートの電位0~3Vは、ソースすなわち、ビット線Rmの電位0~3Vやドレインすなわち、バイアス線Smの電位0~3Vよりも高くなることがあり、読み出しトランジスタRTrn,mはオンとなることもある。しかしながら、ソースすなわち、ビット線Rmの電位とドレインすなわち、バイアス線Smの電位が等しいので、ソースとドレインの間に電流が流れることはない。すなわち、読み出しトランジスタRTrn,mがオンとなることがあっても、そのために電力を消費することはない。次に、読み出し方法について説明する。読み出し時には、バイアス線Smの電位は、ビット線と異なるものとする。すなわち、図1Dに示すように、書き込みワード線Qnの電位、読み出しワード線Pnの電位をともに0Vとする。また、ビット線Rmの電位を3V、バイアス線Smの電位を6Vとする。この状態では、読み出しトランジスタRTrn,mのゲートの電位は、書き込まれたデータに応じて、0V、1V、2V、3Vのいずれかとなり、ソースすなわち、ビット線Rmの電位やドレインすなわち、バイアス線Smの電位よりも低いので、読み出しトランジスタRTrn,mはオフである。次に、図1Eに示すように、読み出しワード線Pnの電位を1Vに上昇させる。すると、読み出しトランジスタRTrn,mのゲートは読み出しワード線PnとキャパシタCn,mと介して接続しているため、読み出しワード線Pnの電位の上昇分だけ、読み出しトランジスタRTrn,mのゲートの電位が上昇する。すなわち、書き込まれたデータに応じて、1V、2V、3V、4Vのいずれかとなる。そして、読み出しトランジスタRTrn,mのゲートの電位が4Vであれば読み出しトランジスタRTrn,mはオンとなる。それ以外の場合にはオフとなる。この段階で、読み出しトランジスタRTrn,mのゲートの電位が4Vであるのは、書き込み時にビット線Rmの電位が3Vであった場合である。すなわち、読み出しワード線Pnの電位を1Vとしたときに読み出しトランジスタRTrn,mがオンであれば、書き込み時にビット線Rmの電位が3Vであったとわかる。読み出しトランジスタRTrn,mがオン状態となると、ビット線Rmに電流が流れるので、これを検知することによって、読み出しトランジスタRTrn,mがオン状態であることを知ることができる。あるいは、ビット線Rmの一端がキャパシタであるならば、当初の電位3Vは、バイアス線Smの電位6Vに近づくので、やはり、読み出しトランジスタRTrn,mがオン状態であることを知ることができる。同様に、読み出しワード線Pnの電位が、2Vになれば、読み出しトランジスタRTrn,mのゲートの電位は2V、3V、4V、5Vとなる。そして、読み出しトランジスタRTrn,mのゲートの電位が、4Vか5Vの場合のみ、読み出しトランジスタRTrn,mはオンとなり、それ以外の場合はオフとなる。この段階で、読み出しトランジスタRTrn,mのゲートの電位が4Vか5Vであるのは、書き込み時にビット線Rmの電位が2Vか3Vであった場合である。そして、図1Eの段階ではオフであったのに、読み出しワード線Pnの電位を2Vに上昇させてオンとなるのは、書き込み時にビット線Rmの電位が2Vであった場合である。さらに、読み出しワード線Pnの電位が、3Vになれば読み出しトランジスタRTrn,mのゲートの電位は3V、4V、5V、6Vとなる。そして、読み出しトランジスタRTrn,mのゲートの電位が、3Vの場合のみ、読み出しトランジスタRTrn,mはオフとなり、それ以外の場合はオンとなる。この段階で、読み出しトランジスタRTrn,mのゲートの電位が3Vであるのは、書き込み時にビット線Rmの電位が0Vであった場合である。このようにして、書き込まれたデータを知ることができる。なお、ビット線Rmにキャパシタを接続し、その電位を測定することにより、データを読み出すこともできる。例えば、図1Eにおいて、読み出しトランジスタRTrn,mのゲートの電位が5Vであるとすると、読み出しトランジスタRTrn,mはオンとなり、ビット線Rmの電位は、バイアス線Smの電位に近づくが、ビット線Rmの電位が5Vとなると、読み出しトランジスタRTrn,mのゲートの電位と等しいので読み出しトランジスタRTrn,mはオフとなる。すなわち、ビット線Rmの電位は、4V以上5V未満となる。同様に、読み出しトランジスタRTrn,mのゲートの電位が4Vであるとすると、ビット線Rmの電位は、3V以上4V未満となり、読み出しトランジスタRTrn,mのゲートの電位が6Vであるとすると、ビット線Rmの電位は、5V以上6V未満となる。読み出しトランジスタRTrn,mのゲートの電位が3Vであると、読み出しトランジスタRTrn,mはオフであるため、ビット線Rmの電位は初期の値3Vから変わらない。以上のようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。あるいは、2段階のデータ1ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrn,mのゲート容量をキャパシタCn,mの容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTrn,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTrn,mのゲートの電位はその影響を受ける。読み出しトランジスタRTrn,mのゲート容量のキャパシタCn,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタCn,mの容量は読み出しトランジスタRTrn,mのゲート容量の2倍以上とするとよい。なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ多値のデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。実施の形態2本実施の形態では、図11Aに示す半導体メモリ装置の動作の例について、図11B乃至図11Eを用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図11Aに示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTrn,mをNチャネル型、読み出しトランジスタRTrn,mをPチャネル型とする。書き込みトランジスタWTrn,mは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになる電流を流すとし、それ以外はオフである電流を流さないとする。また、読み出しトランジスタRTrn,mは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになる電流を流すとし、それ以外はオフである電流を流さないとする。また、読み出しトランジスタRTrn,mのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCn,mの容量に対して無視できるものとする。さらに、書き込みトランジスタWTrn,mの寄生容量や読み出しトランジスタRTrn,mの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図11B乃至図11Eでは、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Smの電位は常時0Vであるとする。最初に、この記憶セルへの書き込みについて説明する。書き込み時には、図11Bに示すように、読み出しワード線Pnの電位を0Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。そして、書き込みワード線Qnの電位を、4Vとすると、書き込みトランジスタWTrn,mがオンとなり、書き込みトランジスタWTrn,mのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rmの電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。一方、読み出しトランジスタRTrn,mのゲートの電位は、書き込みトランジスタWTrn,mのドレインの電位と等しい。すなわち、読み出しトランジスタRTrn,mのゲートの電位は0V以上であり、かつ、読み出しトランジスタRTrn,mのソースすなわち、ビット線Rmの電位と同じである。また、読み出しトランジスタRTrn,mのドレインすなわち、バイアス線Smの電位は0Vである。したがって、読み出しトランジスタRTrn,mのゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタRTrn,mはオフ状態である。このようにして、データを書き込むことができる。なお、書き込み時を含めて、可能な限り、読み出しトランジスタRTrn,mをオフ状態とすることは、読み出しトランジスタRTrn,mのゲートからソース、あるいはゲートからドレインへのリーク電流を低減する上で効果がある。一般に、このようなリーク電流は、オン状態では多いが、オフ状態では非常に少なくなる。このようなリーク電流は、キャパシタCn,mに保持された電荷の漏れであるので、その量が多ければ、データの保持時間の減少につながる。本実施の形態では、読み出しトランジスタRTrn,mがオンとなるのは、読み出し時のみであるため、データの保持の面で優れている。次に、当該行以外の行の書き込みをおこなう場合には、図11Cに示すように、書き込みワード線Qnの電位を0Vとする。また、読み出しワード線Pnの電位を3Vとする。一方、ビット線Rmの電位は、当該行以外の行に書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとる。書き込みトランジスタWTrn,mのドレインの電位は、読み出しワード線PnとキャパシタCn,mを介して接続しているため、読み出しワード線Pnの電位の変動すなわち、図11Bの0Vから図11Cの3Vへの上昇により、3V上昇する。すなわち、書き込まれたデータに応じて、3V、4V、5V、6Vのいずれかの値となる。また、この状態では、書き込みトランジスタWTrn,mのソースビット線Rの電位0~3Vや書き込みトランジスタWTrn,mのドレインの電位3~6Vよりも、書き込みトランジスタWTrn,mのゲートの電位0Vが低いため、書き込みトランジスタWTrn,mはオフとなる。さらに、読み出しトランジスタRTrn,mのソースすなわち、ビット線Rmの電位0~3Vや読み出しトランジスタRTrn,mのドレインすなわち、バイアス線Smの電位0Vよりも、読み出しトランジスタRTrn,mのゲートの電位3~6Vが高いため、読み出しトランジスタRTrn,mはオフとなる。次に、読み出しについて説明する。図11Dに示すように、書き込みワード線Qnの電位は0Vとする。また、読み出しワード線Pnの電位を2Vとする。また、ビット線Rmの電位を3Vとする。この状態では、書き込みトランジスタWTrn,mのドレインの電位は、書き込まれたデータに応じて、2V、3V、4V、5Vのいずれかとなり、読み出しトランジスタRTrn,mのゲートの電位が2Vであればオンとなるが、それ以外の場合にはオフとなる。この段階で、読み出しトランジスタRTrn,mのゲートの電位が2Vであるのは、書き込み時にビット線Rmの電位が0Vであった場合である。すなわち、読み出しワード線Pnの電位を2Vとしたときに読み出しトランジスタRTrn,mがオンであれば、書き込み時にビット線Rmの電位が0Vであったとわかる。読み出しトランジスタRTrn,mがオン状態となると、ビット線Rmに電流が流れるので、これを検知することによって、読み出しトランジスタRTrn,mがオン状態であることを知ることができる。あるいは、ビット線Rmの一端がキャパシタであるならば、当初の電位3Vは、バイアス線Smの電位0Vに近づくので、やはり、読み出しトランジスタRTrn,mがオン状態であることを知ることができる。同様に、図11Eに示すように、読み出しワード線Pnの電位が、0Vになれば、読み出しトランジスタRTrn,mのゲートの電位は0V、1V、2V、3Vとなる。そして、読み出しトランジスタRTrn,mのゲートの電位が、3Vの場合のみ、読み出しトランジスタRTrn,mはオフとなり、それ以外の場合はオンとなる。この段階で、読み出しトランジスタRTrn,mのゲートの電位が3Vであるのは、書き込み時にビット線Rmの電位が3Vであった場合である。すなわち、読み出しワード線Pnの電位を0Vとしたときに読み出しトランジスタRTrn,mがオフであれば、書き込み時にビット線Rmの電位が3Vであったとわかる。このように、読み出しワード線Pnの電位を変化させ、読み出しトランジスタRTrn,mの状態を検知することにより、記憶セルに保持されているデータの値を知ることができる。なお、ビット線Rmにキャパシタを接続し、その電位を測定することにより、データを読み出すこともできる。例えば、図11Eにおいて、読み出しトランジスタRTrn,mのゲートの電位が2Vであるとすると、読み出しトランジスタRTrn,mはオンとなり、ビット線Rmの電位は、バイアス線Smの電位に近づくが、ビット線Rmの電位が2Vとなると、読み出しトランジスタRTrn,mのゲートの電位と同じなので読み出しトランジスタRTrn,mはオフとなる。すなわち、ビット線Rmの電位は、2V以上3V未満となる。同様に、読み出しトランジスタRTrn,mのゲートの電位が1Vであるとすると、ビット線Rmの電位は、1V以上2V未満となり、読み出しトランジスタRTrn,mのゲートの電位が0Vであるとすると、ビット線Rmの電位は、0V以上1V未満となる。読み出しトランジスタRTrn,mのゲートの電位が3Vであると、読み出しトランジスタRTrn,mはオフであるため、ビット線Rmの電位は初期の値3Vから変わらない。以上のようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。あるいは、2段階のデータ1ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrn,mのゲート容量をキャパシタCn,mの容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTrn,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTrn,mのゲートの電位はその影響を受ける。読み出しトランジスタRTrn,mのゲート容量のキャパシタCn,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタCn,mの容量は読み出しトランジスタRTrn,mのゲート容量の2倍以上とするとよい。なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ多値のデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。実施の形態3本実施の形態では、実施の形態1で説明した半導体メモリ装置の形状や作製方法の例について説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタは、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタとし、その上に、酸化物半導体を用いたトランジスタを形成して、これを書き込みトランジスタとする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の基板上に設けることも可能である。図5に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図5Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域102を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域106を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。隣接する導電性領域106が読み出しトランジスタのゲート電極111で隔てられている部分もある。導電性領域106の一部には第1接続電極110が設けられる。図に示すように、第1接続電極110やバイアス線Sを隣接する記憶セルと共有することにより集積度を高められる。図5で示す半導体メモリ装置では、単位記憶セルあたりの面積は、最小加工線幅をFとすると、18F2である。なお、図5において単位記憶セルとして表示されている点線の長方形で示される部分は、他の線との重なりを避けるため、実際より大きめに書かれている。ゲート電極111や第1接続電極110の材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Wが酸化物半導体の電子親和力φ酸化物半導体の導電帯の下限と真空準位の間のエネルギー差とほぼ同じか小さい材料が挙げられる。すなわち、W<φ0.3[eV]の関係を満たせばよい。例えば、チタン、モリブテン、窒化チタン等である。図5Bは、図5Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域112と複数の第1配線114を形成する。第1配線114は、書き込みワード線、あるいは読み出しワード線となる。第1配線114の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域112は、下層のゲート電極111と接触する。第1配線114の一部は、ゲート電極111と重なり、キャパシタを形成する。また、酸化物半導体領域112の一部には、上層例えば、ビット線への接続のための第2接続電極118が設けられている。図5Aおよび図5Bを重ね合わせ、さらに、酸化物半導体を用いたトランジスタの上に形成される第2配線119を図示すると、図5Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。第2配線119はビット線を構成する。また、さらなる上層例えば、バイアス線への接続のための第3接続電極121が、第2接続電極118に重なるように設けられている。図5Dは、第2配線119の上層に設けられる第3配線122を表示したものである。第3配線122はバイアス線を構成する。図5においては、導電性領域106の幅、第1配線114の幅等は最小加工線幅Fで加工する。すなわち、線幅および線間隔はFである。その場合、単位記憶セルの大きさは18F2となる。なお、図5A乃至Dの点A、点Bは同じ位置を示すものである。以下、上記の構造の半導体メモリ装置の作製方法について説明する。図6および図7は図5の点Aと点Bを結ぶ工程断面を示す。本実施の形態では、基板として、p型の単結晶シリコン基板を用いる。以下、図の番号にしたがって、作製工程を説明する。<図6A>まず、公知の半導体製造技術を用いて、p型の単結晶シリコン基板101上に素子分離領域102、n型にドーピングされたシリコンによる導電性領域106、ゲート絶縁膜103、ダミーゲート104、第1層間絶縁物107を形成する。ダミーゲート104の側面には、図に示すようにサイドウォールを設けてもよい。ダミーゲート104としては、多結晶シリコンを用いるとよい。ゲート絶縁膜103の厚さはリーク電流を抑制するために厚さ10nm以上であることが好ましい。また、ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜103の誘電体として酸化珪素等の比誘電率の低い材料を用いることが好ましい。導電性領域106には、その表面にシリサイド領域105を設けて導電性を高める構造としてもよい。第1層間絶縁物107は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。最上層の膜は、スピンコーティング法によって平坦な膜とすると、その後の工程で有利である。例えば、第1層間絶縁物107として、プラズマCVD法による窒化珪素膜を形成し、その上にスピンコーティング法により得られる平坦な酸化シリコン膜を形成した多層膜を用いてもよい。<図6B>第1層間絶縁物107の表面が十分に平坦である場合には、ドライエッチング法により、第1層間絶縁物107をエッチングし、ダミーゲート104の上面が現れた時点でドライエッチングをやめる。ドライエッチング法の代わりに化学的機械的研磨CMP法を用いてもよいし、最初にCMP法で第1層間絶縁物107の表面を平坦にした後、ドライエッチング法で、さらにエッチングを進めてもよい。あるいは逆に、ドライエッチング法である程度、層間絶縁物をエッチングした後、CMP法で平坦化処理してもよい。かくして、第1層間絶縁物107を加工して、平坦な表面を有する第2層間絶縁物107aを得るとともに、ダミーゲート104の表面を露出せしめる。<図6C>次に、ダミーゲート104を選択的にエッチングして、第1開口部108を形成する。ダミーゲート104の材料として多結晶シリコンを使用している場合には、2乃至40、好ましくは、20乃至25のTMAH水酸化テトラメチルアンモニウムを用いればよい。さらに、フォトリソグラフィー法により第2層間絶縁物107aを選択的にエッチングして、シリサイド領域105に達する第2開口部109も形成する。<図6D>第1開口部108及び第2開口部109に単層あるいは多層の導電性材料の膜を堆積する。導電性材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。また、この導電膜は、読み出しトランジスタここではNチャネル型のゲート電極でもあるので、そのしきい値を決定する上でも、仕事関数等の物性値が適切なものが好ましい。ひとつの材料で、これら2つの要件を満たせない場合は多層の膜にして、それぞれの条件を満足するようにすればよい。例えば、導電性材料として窒化チタンと窒化タンタルの多層膜を用いるとよい。次に、導電性材料の膜をCMP法で平坦化しつつエッチングする。この作業は、第2層間絶縁物107aが現れた時点、あるいは、しばらくしてから停止するとよい。かくして、図に示すように、第1接続電極110、読み出しトランジスタのゲート電極111が形成される。その後、第2層間絶縁物107aの表面付近に含まれる水素を低減させるために、塩素を含むプラズマによる表面処理をおこなうとよい。第2層間絶縁物107aの水素濃度が十分に低ければ、その処理は必要ない。第2層間絶縁物107aの表面から100nmの領域における水素濃度は1×1018cm-3未満、好ましくは、1×1016cm-3未満とするとよい。<図7A>厚さ3乃至20nmの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体はガリウムとインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、1×1018cm-3未満、好ましくは1×1016cm-3未満とするとよい。組成比ガリウム/インジウムは、0.5以上2未満、好ましくは、0.9以上1.2未満とするとよい。ガリウム、インジウム以外に亜鉛を含んでもよい。この酸化物半導体膜をエッチングして島状の酸化物半導体領域112を形成する。半導体特性を改善するため酸化物半導体領域112に熱処理を施すことは好ましい。あるいは、酸素プラズマ処理をおこなうことでも同等の効果が得られる。熱処理と酸素プラズマ処理をそれぞれおこなう、あるいは同時におこなってもよい。かくして、ゲート電極111と酸化物半導体領域112、第1接続電極110と酸化物半導体領域112が、それぞれ接触する構造が得られる。その後、ゲート絶縁膜113をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜113の厚さは10nm以上が好ましく、また、ゲート絶縁膜中の水素濃度は、1×1018cm-3未満、好ましくは、1×1016cm-3未満とするとよい。そのためには、熱処理や塩素プラズマ処理、酸素プラズマ処理をおこなうとよい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。あるいは、アルミニウムとガリウムの複合酸化物好ましくは、アルミニウム/ガリウムが0.5以上3以下のようなバンドギャップが6eV以上8eV以下の複合酸化物を用いてもよい。これらの単層膜のみならず多層膜を用いてもよい。ゲート絶縁膜113は、後で形成されるキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が10以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも酸化物半導体領域112の特性を改善するため熱処理をしてもよい。<図7B>導電性材料により複数の第1配線114を形成する。第1配線114は、書き込みワード線や読み出しワード線となる。書き込みワード線の一部は酸化物半導体を用いたトランジスタのゲート電極となる。第1配線114としては、酸化物半導体に面している部分に用いられている材料の仕事関数が、酸化物半導体の電子親和力より0.5eV以上高い材料であることが好ましい。そのような材料としては、例えば、タングステン、金、白金、p型シリコン等が挙げられる。ゲート電極111と読み出しワード線の間には、ゲート絶縁膜113を誘電体とするキャパシタ116が形成される。キャパシタ116はゲート電極111と読み出しワード線の重なりで定義されるが、その面積は100nm2以上0.01μm2以下とすることが好ましい。次に、公知のイオン注入法を用いて、酸化物半導体よりも酸化されやすい元素のイオンを酸化物半導体領域112に注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜113、酸化物半導体領域112に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の水素の濃度は好ましくは、0.1以下とする。水素は酸化物半導体のドナーとなることが知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が酸化物半導体中を移動して、素子の信頼性を低下させる。酸化物半導体では、注入されたイオンが酸素と結合するため、酸素欠損が生じて、n型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために高温での熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。かくして、酸化物半導体領域112中にn型の導電性を示す領域115が形成される。これらの領域のキャリア電子濃度が1×10-19cm-3以上となるようにイオン注入条件を設定することが好ましい。n型の導電性を示す領域115は、第1配線114をマスクとして自己整合的に形成される。高温での熱処理が必要ないため、注入されたイオンの再拡散もほとんどおこらず、n型の導電性を示す領域115と第1配線114との重なりは非常に小さい。また、イオンが注入されなかった領域はチャネルとなる。なお、酸化物半導体は、キャリア濃度が極めて低い真性に近い状態であっても、オーミックコンタクトを形成するような金属材料と接した部分では、金属材料から電子が注入され、金属材料から数10nm以内の部分では良好な導電性を示す。したがって、図7Bのゲート電極111上の酸化物半導体領域は、ドーピングされていないが、導体と扱ってよい。<図7C>その後、単層もしくは多層の薄膜よりなる第3層間絶縁物117を形成する。そして、その表面を平坦化し、選択的にエッチングして、n型の導電性を示す領域115に達するコンタクトホールを形成し、第2接続電極118を埋め込む。その後、第2配線119を形成する。第2配線119はビット線である。さらに、その上に単層もしくは多層の薄膜よりなる第4層間絶縁物120を形成する。そして、その表面を平坦化し、選択的にエッチングして、一部の第2接続電極118に達するコンタクトホールを形成し、第3接続電極121を埋め込む。その後、第3配線122を形成する。第3配線122はバイアス線である。第2配線119や第3配線122と同様な配線を、読み出しワード線、書き込みワード線と平行に形成してもよい。かくして、図に示されるように、書き込みトランジスタ123、読み出しトランジスタ124を有する半導体メモリ装置の記憶セルおよびそれらを有する記憶ユニットが作製される。実施の形態4本実施の形態では、実施の形態2で説明した半導体メモリ装置の形状の例について説明する。本実施の形態では、書き込みトランジスタには、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタには、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。なお、本実施の形態で説明する半導体メモリ装置の作製方法の詳細は実施の形態3を参照することができる。図17に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図17Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域102を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域106を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域106の一部はバイアス線Smの一部となる。隣接する導電性領域106が読み出しトランジスタのゲート電極111で隔てられている部分もある。導電性領域106の一部には第1接続電極110が設けられる。ゲート電極111や第1接続電極110の材料としては、実施の形態3を参照すればよい。図に示すように、第1接続電極110やバイアス線Smを隣接する記憶セルと共有することにより集積度を高められる。図17で示す半導体メモリ装置では、単位記憶セルあたりの面積は、最小加工線幅をFとすると、16.5F2である。図17Bは、図17Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域112と複数の第1配線114を形成する。第1配線114は、書き込みワード線Qn、あるいは読み出しワード線Pnとなる。第1配線114の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域112は、下層のゲート電極111と接触する。第1配線114の一部は、ゲート電極111と重なり、キャパシタを形成する。また、酸化物半導体領域112の一部には、上層例えば、ビット線Rmへの接続のための第2接続電極118が設けられている。図17Aおよび図17Bを重ね合わせると、図17Cに示すようになる。なお、図17A乃至Cの点A、点Bは同じ位置を示すものである。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第2配線119も図示してある。第2配線119はビット線Rmを構成する。図17Dにおいては、導電性領域106の幅、第1配線114の幅等は最小加工線幅Fで加工する。すなわち、線幅および線間隔はFである。その場合、単位記憶セルの大きさは16.5F2となる。実施の形態5本実施の形態では、図2Aに示す半導体メモリ装置の動作の例について、図3を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図2Aに示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTr1n,m、WTr2n,m、読み出しトランジスタRTr1n,m、RTr2n,mをNチャネル型とし、いずれも、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタC1n,m、C2n,mの容量に対して無視できるものとする。さらに、書き込みトランジスタWTr1n,m、WTr2n,mの寄生容量や読み出しトランジスタRTr1n,m、RTr2n,mの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図3では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。最初に、書き込み方法について説明する。書き込み時には、ビット線R1mの電位とR2mの電位は等しくなるものとする。当該記憶ユニットの行以外の行の書き込みをおこなうには、図3Aに示すように、ワード線Q1n、Q2nの電位を-3Vとする。ビット線R1m、R2mの電位は、書き込みのおこなわれる記憶セルに書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。この状態で、ノードF1n,m、F2n,mの電位は-3V以上0V以下であるようにする。このような条件では、書き込みトランジスタWTr1n,m、WTr2n,m、読み出しトランジスタRTr1n,m、RTr2n,mはいずれもオフである。次に、当該記憶セルにデータを書き込む。まず、図3Bに示すように、ビット線R1mの電位は書き込むデータに応じて、0V、1V、2V、3Vのいずれかとなるようにする。ビット線R2mの電位はビット線R1mの電位と等しい。さらに、ワード線Q1nの電位を4V、ワード線Q2nの電位を0Vとすると、書き込みトランジスタWTr1n,mがオンとなり、ノードF1n,mの電位はビット線R1mの電位に近づく。ここでは、ビット線R1mの電位と等しくなるものとする。この段階では、書き込みトランジスタWTr2n,mはオフ状態である。また、読み出しトランジスタRTr1n,mにおいても、ゲート、ソース、ドレインの電位がすべて等しいので、オフである。一方、ノードF2n,mの電位はワード線Q1nの電位が、-3Vから4Vに上昇したことに対応して、7V上昇し、4V以上7V以下となる。このため、読み出しトランジスタRTr2n,mはオンとなるが、ソースすなわち、ビット線R2mとドレインすなわち、ビット線R1mの電位が等しいため、ソースとドレインの間に電流は流れない。次に、ワード線Q1nの電位を0Vとすると、書き込みトランジスタWTr1n,mがオフとなり、ノードF1n,mの電位はビット線R1mの電位に維持され、データの書き込みが完了する。次にもう一方の記憶セルにデータを書き込む。図3Cに示すように、ビット線R1mの電位は書き込むデータに応じて、0V、1V、2V、3Vのいずれかとなるようにする。一方、ビット線R2mの電位はビット線R1mの電位と等しい。ここで、ワード線Q2nの電位を4Vとすると、ノードF1n,mの電位は4V上昇し、4V以上7V以下となる。同時に、書き込みトランジスタWTr2n,mはオンとなるため、ノードF2n,mの電位はビット線R2mの電位と等しくなる。一方、この段階では、読み出しトランジスタRTr1n,m、書き込みトランジスタWTr1n,mはオフ状態である。また、読み出しトランジスタRTr2n,mはオンとなるが、ソースすなわち、ビット線R2mとドレインすなわち、ビット線R1mの電位が等しいため、ソースとドレインの間に電流は流れない。この後、ワード線Q2nの電位を0Vとすることにより、もう一方の記憶セルへのデータの書き込みが完了する。次に読み出し方法について説明する。以下では、図2Aの記憶ユニットのうち、左の記憶セルのデータを読み出す場合について説明するが、右の記憶セルのデータの読み出しも同様におこなえる。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図3Aに示すように、ワード線Q1n、Q2nの電位を-3Vとする。こうすると、書き込みトランジスタWTr1n,m、WTr2n,mはオフとなる。また、ノードF1n,m、F2n,mの電位は、-3V以上0V以下となる。そして、ビット線R1m、R2mの電位は、後で説明するように0V以上3V以下であるので、読み出しトランジスタRTr1n,m、RTr2n,mもオフを維持できる。次に、当該記憶セルの読み出しをおこなう。図3Dに示すように、ワード線Q1nの電位を-3V、ワード線Q2nの電位を-2Vとする。また、ビット線R1mの電位を0V、ビット線R2mの電位を3Vとする。このときには、書き込みトランジスタWTr1n,m、WTr2n,mはオフのままである。また、ノードF2n,mの電位は-3V以上0V以下であり、読み出しトランジスタRTr2n,mはオフのままである。一方、ノードF1n,mの電位は-2V以上1V以下である。ノードF1n,mの電位は読み出しトランジスタRTr1n,mのゲートの電位であるので、ノードF1n,mの電位が1Vであれば、読み出しトランジスタRTr1n,mはオンとなる。このため、ビット線R1mとR2mの間に電流が流れる。もし、ビット線R1mの一端がキャパシタであれば、ビット線R1mとR2mの間に電流が流れると、当初の電位0Vは、ビット線R2mの電位3Vに近づくこととなる。最終的な電位は、ノードF1n,mの電位で決まるが、いずれにせよ、ビット線R1mの電位は0V以上3V以下で変動することとなる。この段階で、ノードF1n,mの電位が1Vであるのは、書き込み時のビット線R1mの電位が3Vであった場合である。すなわち、ワード線Q2nの電位を-2Vとしたときに読み出しトランジスタRTr1n,mがオンであれば、書き込み時にビット線R1mの電位が3Vであったとわかる。このようにして、保持されているデータの値を知ることができる。さらに、図3Eに示すようにワード線Q2nの電位を-1Vに上昇させると、ノードF1n,mの電位は、書き込まれたデータに応じて-1V、0V、1V、2Vのいずれかとなる。ここで、ノードF1n,mの電位が1Vか2Vであれば、読み出しトランジスタRTr1n,mはオンとなるため、ビット線R1mとR2mの間に電流が流れる。このことを検知してデータの値を知ることができる。この段階で、ノードF1n,mの電位が1Vあるいは2Vであるのは、書き込み時にビット線R1mの電位が2Vあるいは3Vであった場合である。ワード線Q2nの電位が-2Vすなわち、図3Dの状態ではオフ状態であったのに、-1Vになるとオン状態となったとすれば、書き込み時にビット線R1mの電位が2Vであったとわかる。同様に、図3Fに示すようにワード線Q2nの電位を0Vに上昇させると、ノードF1n,mの電位は、書き込まれたデータに応じて0V、1V、2V、3Vのいずれかとなる。ここで、ノードF1n,mの電位が1V、2V、3Vであれば、読み出しトランジスタRTr1n,mはオンとなるため、ビット線R1mとR2mの間に電流が流れる。すなわち、書き込み時にビット線R1mの電位が1V、2V、3Vのいずれかであった場合、読み出しトランジスタRTr1n,mはここでオンとなる。書き込み時にビット線の電位が0Vであった場合には、ワード線Q2nの電位を0Vとした場合、ノードF1n,mの電位は0Vであり、依然としてオフである。すなわち、ワード線Q2nの電位が0Vでもビット線R1mとR2mの間に電流が流れない場合は、書き込み時にビット線R1mの電位が0Vであったとわかる。以上は、ワード線Q2nの電位を段階的に変化させてデータの値を知る方法であるが、実施の形態1で説明したのと同様な手法で、電位を測定することによってもデータの値を知ることもできる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。あるいは、2段階のデータ1ビットを書き込み読み出しできる。なお、図4Aで示される半導体メモリ装置と図2Aで示される半導体メモリ装置との差違は、ビット線とのコンタクト部分の共有の有無のみであるので、図4Aで示される半導体メモリ装置であっても、本実施の形態で示した方法で、動作させることができる。もちろん、図4Aで示される半導体装置を本実施の形態に開示された方法以外で動作させることもできる。上記の説明では、寄生容量や読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量をキャパシタC1n,m、C2n,mの容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTr1n,m、RTr2n,mのゲートの電位はその影響を受ける。読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量のキャパシタC1n,m、C2n,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタC1n,m、C2n,mの容量は読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量の2倍以上とするとよい。実施の形態6本実施の形態では、半導体メモリ装置の形状について図8を用いて説明する。図8Aは、実施の形態3で示した半導体メモリ装置の単結晶シリコン基板上に設けられた主要な配線電極等と同じものである。図5Aは1つの記憶セルを中心に示したが、図8Aでは、さらに他の記憶セルとの関係がわかるように表示してある。図8Aには、記憶セルの大きさを決定する上で重要な長さや間隔である、ゲート電極111間の間隔a、導電性領域106間の間隔b、ゲート電極111の長さcが示されているマトリクス状の半導体装置の集積度を決定する要因はいくつかある。ひとつは、ゲート電極の長さcである。ゲート電極111は導電性領域106を確実に横断する必要がある。導電性領域106の幅は最小加工線幅Fで加工されるため、ゲート電極111の長さcは最小加工線幅の2倍2F以上が必要とされる。また、ゲート電極111が隣接するゲート電極111から分断されている必要があるため、ゲート電極111間の間隔aも最小加工線幅F以上が必要とされる。以上のことから、導電性領域106間の間隔bは最小加工線幅の2倍2F以上が必要とされる。上記ゲート電極111間の間隔a、導電性領域106間の間隔b、ゲート電極111の長さcを最小化することにより、最も集積度が向上し、実施の形態3で示したように、単位記憶セルあたりの面積を18F2とすることができる。しかしながら、この場合には、図5あるいは図7で示されたように、ビット線とバイアス線を別の配線層すなわち、第1配線114と第2配線119で形成する必要がある。このことは工程数の増加とそれに伴う歩留まりの低下につながる。本実施の形態では、特に導電性領域106間の間隔bを適切な値とすることにより、集積度を犠牲にしても、工程数を抑制し、さらに別の効果も得られることを示す。集積化を求めるには、導電性領域106間の間隔bは2Fとすることが好ましいが、本実施の形態では3Fとする。もちろん、導電性領域106間の間隔bがFだけ増加したことに伴い、集積度が低下する。図8B乃至Dに示される半導体メモリ装置では、単位記憶セルあたりの面積は図8Aの1.33倍の24F2となる。しかしながら、集積度の低下を補うだけの別の効果が期待できる。導電性領域106間の間隔bがFだけ増加したことに伴い、他の長さや構造を変更できる。具体的には、導電性領域106を部分的に拡大し、ビット線とのコンタクト部分を長さFだけバイアス線とのコンタクト部分の反対方向に移動させることと、導電性領域106間の間隔が拡がったことを利用して、ゲート電極の長さcをFだけ伸ばすということである。前者の効果により、ビット線とバイアス線を同じ配線層で形成することができ、後者の効果により、キャパシタの容量を図8Aの1.5倍とすることができる。以下、それらについて説明する。なお、本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態3で示した方法により作製できる。図8Bは単結晶シリコン基板上に設けられた主要な配線電極等を示す。配線電極は実施の形態3あるいは図8Aとほとんど同じである。異なる点の1つは導電性領域の一部が、長さFだけ図の上方に拡大している点である。このことを利用して、ビット線Rとのコンタクト部分を長さFだけ図の上方に移動させる。もう一つの異なる点は、ゲート電極111を上下にそれぞれ0.5F伸ばしたことである。すなわち、ゲート電極の長さcは、図8Aでは2Fであったが、図8Bでは3Fとなる。このことは、キャパシタCの容量が図8Aの1.5倍となることを意味する。実施の形態1で指摘したようにキャパシタCの容量は、読み出しトランジスタRTrのゲート容量よりも大きいことが好ましいので、容量が増加することは、その目的に好適である。さらに、データの保持時間は、主に書き込みトランジスタWTrのオフ状態での抵抗にキャパシタCの容量を乗じた値であるので、キャパシタCの容量が増大することは、データの保持時間を増大させる効果がある。図8Cは、図8Bの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。実施の形態3と同様に、複数の島状の酸化物半導体領域112と複数の第1配線114、複数の第2接続電極118を形成する。第1配線114はゲート電極111と重なるように配置される。酸化物半導体領域112や第1配線114、第2接続電極118の配置は図8Bに応じてなされる。図8BおよびCを重ね合わせると、図8Dに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第2配線119も図示してある。第2配線119はビット線Rm、Rm1、バイアス線Sm、Sm1等を構成する。すなわち、同一の配線層でビット線とバイアス線を形成できる。これは、導電性領域106間の間隔bが拡がったことに伴い、ビット線とバイアス線の間隔を拡げることができたためである。上述のように、集積度は低下し、単位セル面積は1.33倍となったが、一方で、キャパシタCの容量は1.5倍となった。しかも、それに加えて、ビット線とバイアス線を同一配線層で形成できるようになった。実施の形態7本実施の形態では、別の半導体メモリ装置の形状について説明する。図9に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態3で示した方法により作製できる。本実施の形態で示す半導体装置は、図4Aで示される回路図に相当する回路配置を有する。図9Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上には素子分離領域102を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域106を形成する。隣接する導電性領域106が読み出しトランジスタのゲート電極111で隔てられている部分もある。導電性領域106の一部には第1接続電極110が設けられる。ゲート電極111や第1接続電極110の材料としては、実施の形態3に示したゲート電極111や第1接続電極110の条件を満たすものを用いればよい。図9Aから分かるように、個々の導電性領域106は、第1接続電極110を中央に有し、ゲート電極111で分離されているため、ゆがんだH型あるいはI型をしている。本実施の形態では、図に示されるように、第1接続電極110を設ける部分の導電性領域が、図5Aに示されるものより広いため、第1接続電極110に使用する部分の面積を大きくすることができる。図9Aでは、図5Aの2倍の面積を使用している。このように接続電極を大きくすると、上層との配線等との接合を確実にすることができ、接続不良に伴う、歩留まり低下を阻止できる。記憶ユニットは、図に示すように、2つの第1接続電極110の間にあり、導電性領域106で取り囲まれた1つの素子分離領域102と2つのゲート電極111を有する。また、各記憶ユニットには2つの記憶セルがある。本実施の形態で特徴的なことは、ゲート電極111を互い違いに配置したことである。その結果、図5Aあるいは図8Aで示す構造の半導体メモリ装置に比べて、より高密度にゲート電極111を配置できる。図8Aで示す構造の半導体メモリ装置では、ゲート電極111を同一直線上に配置したため、ゲート電極111間の間隔aを、最小加工線幅Fとする必要があった。その結果、隣接する導電性領域106間の間隔bは最小加工線幅の2倍2F以上とする必要があった。しかしながら、本実施の形態では、ゲート電極111を互い違いに配置しているため、間隔aに相当する値を0とすることができ、間隔bに相当する値図9Aではb1とb2を、最小加工線幅の1倍Fとすることができる。このことにより、単位記憶セルあたりの面積を12F2とできる。なお、本明細書で示すレイアウトは位置あわせのマージンを多めに取っている。マージンを極力少なくした設計ルールでは、本実施の形態で説明する原理に基づく半導体メモリ装置の単位記憶セルあたりの面積を8F2まで縮小できる。本実施の形態では、導電性領域106間の間隔として、記憶ユニット間の導電性領域106の間隔b1と記憶ユニット内の導電性領域106の間隔b2という、性質の異なる間隔が存在し、それぞれ独立に制御することによりそれぞれ効果が得られる。記憶セルあたりの面積を縮小するには、いずれも最小加工線幅Fとすればよい。図9Bは、図9Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域112と複数の第1配線114を形成する。第1配線114は、ワード線Q1n、Q2n、Q1n1、Q2n1等となり、ゲート電極111と重なるように配置される。第1配線114の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域112は、下層のゲート電極111と接触する。第1配線114の一部は、ゲート電極111と重なり、キャパシタを形成する。また、酸化物半導体領域112には、上層例えば、ビット線Rm等への接続のための第2接続電極118が設けられる。酸化物半導体領域112の形状は、導電性領域106の形状と同様に、180°回転させると重なるという2回対称であり、かつ、線対称ではない。図9Aおよび図9Bを重ね合わせ、さらに、酸化物半導体を用いたトランジスタの上に形成される第2配線119を図示すると、図9Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。第2配線119はビット線R1を構成する。また、さらなる上層例えば、ビット線R2への接続のための第3接続電極121が、第2接続電極118に重なるように設けられている。図9Dは、第2配線119の上層に設けられる第3配線122を表示したものである。第3配線122はビット線R2を構成する。実施の形態8本実施の形態では、さらに異なる半導体メモリ装置の形状について説明する。本実施の形態では、図9Aに示された導電性領域106の間隔b1とb2を異なる値とすることによる効果について説明する。図10に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態3で示した方法により作製できる。本実施の形態で示す半導体装置は、図4Aで示される回路図に相当する回路配置を有する。図10Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上には素子分離領域102を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域106を形成する。隣接する導電性領域106が読み出しトランジスタのゲート電極111で隔てられている部分もある。導電性領域106の一部には第1接続電極110が設けられる。ゲート電極111や第1接続電極110の材料としては、実施の形態3に示したゲート電極111や第1接続電極110の条件を満たすものを用いればよい。本実施の形態でも、記憶ユニットは、実施の形態7と同様に、2つの第1接続電極110の間にあり、導電性領域106で取り囲まれた1つの素子分離領域102と2つのゲート電極111を有する。また、各記憶ユニットには2つの記憶セルがある。本実施の形態で特徴的なことは、ゲート電極111を互い違いに配置したことに加え、記憶ユニット間の導電性領域106の間隔b1を、記憶ユニット内の導電性領域106の間隔b2より大きくしたことである。ここでは、最小加工線幅の2倍2Fとした。その結果、図9で示す構造の半導体メモリ装置に比べて、集積度は低下するが、一方で、ゲート電極111の長さcを大きくできる。図10に示す半導体メモリ装置では、単位記憶セルあたりの面積は15F2であり、図9の半導体メモリ装置12F2より大きいものの、図5に示される半導体メモリ装置18F2より小さい。また、ゲート電極の長さは3Fとなり、したがって、キャパシタの容量は図5に示される半導体メモリ装置の1.5倍となる。このように、本実施の形態で示す半導体メモリ装置は、単位記憶セル面積の縮小とキャパシタの容量の増加という2つの効果を得ることができる。単位記憶セル面積の縮小とキャパシタの容量の増加という、矛盾する2つの要求をどの程度達成できているのか、ということを判断するには、キャパシタの面積を単位記憶セル面積で除した値、キャパシタ/記憶セル面積比を比較するとよい。この数値が高いほど好ましい。図5で示される半導体メモリ装置あるいは実施の形態6で示される半導体メモリ装置では、この値は、それぞれ、0.11、0.125であり、図9で示される半導体メモリ装置では0.17である。これに対し、図10で示される半導体メモリ装置では、0.2である。すなわち、集積度では図9で示される半導体メモリ装置に及ばないものの、キャパシタ/記憶セル面積比に関しては、図10で示される半導体メモリ装置は、図9で示される半導体メモリ装置より優れている。図10Bは、図10Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域112と複数の第1配線114を形成する。第1配線114は、ワード線Q1n、Q2n、Q1n1、Q2n1等となる。また、酸化物半導体領域112には、上層例えば、ビット線等への接続のための第2接続電極118が設けられる。図10AおよびBを重ね合わせると、図10Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第2配線119も図示してある。第2配線119はビット線R1m、R2m、R1m1、R2m1等を構成する。本実施の形態では、図9に示される半導体メモリ装置よりも、単位記憶セルあたりの面積が大きくなったが、そのため、より多くのビット線を同一層内に形成できる。そのため、例えば、図2Aで示される半導体メモリ装置のビット線を同じ層内で形成できる。このことは工程数の削減につながる。さらに、図10Cに示されるように、第2配線119の第2接続電極118とのコンタクト部分は、図8Dのものより広くできる。このことは、コンタクト不良による歩留まり低下を抑制する上で効果的である。実施の形態9本実施の形態では、図12Aに示す半導体メモリ装置の動作の例について、図13を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図12Aに示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTr1n,m、WTr2n,mをNチャネル型、読み出しトランジスタRTr1n,m、RTr2n,mをPチャネル型とする。また、書き込みトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタC1n,m、C2n,mの容量に対して無視できるものとする。さらに、書き込みトランジスタWTr1n,m、WTr2n,mの寄生容量や読み出しトランジスタRTr1n,m、RTr2n,mの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図13では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。最初に、書き込み方法について説明する。当該記憶ユニットの行以外の行の書き込みをおこなうには、図13Aに示すように、ワード線Q1n、Q2nの電位を0Vとする。ビット線R1m、R2mの電位は、書き込みのおこなわれる記憶セルに書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。この状態で、ノードF1n,m、F2n,mの電位は3V以上6V以下であるようにする。このような条件では、書き込みトランジスタWTr1n,m、WTr2n,m、読み出しトランジスタRTr1n,m、RTr2n,mはいずれもオフである。次に、当該記憶セルにデータを書き込む。まず、図13Bに示すように、ビット線R1mの電位は書き込むデータに応じて、0V、1V、2V、3Vのいずれかとなるようにする。一方、ビット線R2mの電位は0Vとする。さらに、ワード線Q1nの電位を4V、ワード線Q2nの電位を-3Vとすると、書き込みトランジスタWTr1n,mがオンとなり、ノードF1n,mの電位はビット線R1mの電位に近づく。ここでは、ビット線R1mの電位と等しくなるものとする。一方、この段階では、読み出しトランジスタRTr1n,m、RTr2n,m、書き込みトランジスタWTr2n,mはオフ状態である。また、ノードF2n,mの電位はワード線Q1nの電位が、0Vから4Vに上昇したことに対応して、4V上昇し、7V以上10V以下となる。次に、ワード線Q1nの電位を-3Vとすると、書き込みトランジスタWTr1n,mがオフとなり、ノードF1n,mの電位はビット線R1mの電位に維持され、データの書き込みが完了する。次にもう一方の記憶セルにデータを書き込む。図13Cに示すように、ビット線R2mの電位は書き込むデータに応じて、0V、1V、2V、3Vのいずれかとなるようにする。一方、ビット線R1mの電位は0Vとする。ここで、ワード線Q2nの電位を4Vとすると、ノードF1n,mの電位は4V上昇し、7V以上10V以下となる。同時に、書き込みトランジスタWTr2n,mはオンとなるため、ノードF2n,mの電位はビット線R2mの電位と等しくなる。一方、この段階では、読み出しトランジスタRTr1n,m、RTr2n,m、書き込みトランジスタWTr1n,mはオフ状態である。この後、ワード線Q2nの電位を-3Vとすることにより、もう一方の記憶セルへのデータの書き込みが完了する。次に読み出し方法について説明する。以下では、図12Aの記憶ユニットのうち、左の記憶セルのデータを読み出す場合について説明するが、右の記憶セルのデータの読み出しも同様におこなえる。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図13Aに示すように、ワード線Q1n、Q2nの電位を0Vとする。こうすると、書き込みトランジスタWTr1n,m、WTr2n,mはオフとなる。また、ノードF1n,m、F2n,mの電位は、3V以上6V以下となる。そして、ビット線R1m、R2mの電位は、後で説明するように0V以上3V以下であるので、読み出しトランジスタRTr1n,m、RTr2n,mもオフを維持できる。次に、当該記憶セルの読み出しをおこなう。図13Dに示すように、ワード線Q1nの電位を0V、ワード線Q2nの電位を-1Vとする。また、ビット線R1mの電位を0V、ビット線R2mの電位を3Vとする。このときには、書き込みトランジスタWTr1n,m、WTr2n,mはオフのままである。また、ノードF2n,mの電位は3V以上6V以下であり、読み出しトランジスタRTr2n,mはオフのままである。一方、ノードF1n,mの電位は2V以上5V以下である。ノードF1n,mの電位は読み出しトランジスタRTr1n,mのゲートの電位であるので、ノードF1n,mの電位が2Vであれば、読み出しトランジスタRTr1n,mはオンとなる。このため、ビット線R1mとR2mの間に電流が流れる。もし、ビット線R2mの一端がキャパシタであれば、ビット線R1mとR2mの間に電流が流れると、当初の電位3Vは、ビット線R1mの電位0Vに近づくこととなる。最終的な電位は、ノードF1n,mの電位で決まるが、いずれにせよ、ビット線R2mの電位は0V以上3V以下で変動することとなる。この段階で、ノードF1n,mの電位が2Vであるのは、書き込み時のビット線R1mの電位が0Vであった場合である。すなわち、ワード線Q2nの電位を-1Vとしたときに読み出しトランジスタRTr1n,mがオンであれば、書き込み時にビット線R1mの電位が0Vであったとわかる。このようにして、保持されているデータの値を知ることができる。さらに、図13Eに示すようにワード線Q2nの電位を-2Vに低下させると、ノードF1n,mの電位は、書き込まれたデータに応じて1V、2V、3V、4Vのいずれかとなる。ここで、ノードF1n,mの電位が1Vか2Vであれば、読み出しトランジスタRTr1n,mはオンとなるため、ビット線R1mとR2mの間に電流が流れる。このことを検知してデータの値を知ることができる。この段階で、ノードF1n,mの電位が1Vあるいは2Vであるのは、書き込み時にビット線R1mの電位が0Vあるいは1Vであった場合である。ワード線Q2nの電位が-1Vすなわち、図13Dの状態ではオフ状態であったのに、-2Vになるとオン状態となったとすれば、書き込み時にビット線R1mの電位が1Vであったとわかる。同様に、図13Fに示すようにワード線Q2nの電位を-3Vに低下させると、ノードF1n,mの電位は、書き込まれたデータに応じて0V、1V、2V、3Vのいずれかとなる。ここで、ノードF1n,mの電位が0Vか1V、2Vであれば、読み出しトランジスタRTr1n,mはオンとなるため、ビット線R1mとR2mの間に電流が流れる。すなわち、書き込み時にビット線R1mの電位が0V、1V、2Vのいずれかであった場合、読み出しトランジスタRTr1n,mはここでオンとなる。書き込み時にビット線の電位が3Vであった場合には、ワード線Q2nの電位を-3Vとした場合、ノードF1n,mの電位は3Vであり、依然としてオフである。すなわち、ワード線Q2nの電位が-3Vでもビット線R1mとR2mの間に電流が流れない場合は、書き込み時にビット線R1mの電位が3Vであったとわかる。以上は、ワード線Q2nの電位を段階的に変化させてデータの値を知る方法であるが、実施の形態1で説明したのと同様な手法で、電位を測定することによってもデータの値を知ることもできる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。あるいは、2段階のデータ1ビットを書き込み読み出しできる。なお、図4Aで示される半導体メモリ装置と図12Aで示される半導体メモリ装置との差違は、ビット線とのコンタクト部分の共有の有無のみであるので、図4Aで示される半導体メモリ装置であっても、本実施の形態で示した方法で、動作させることができる。もちろん、図4Aで示される半導体装置を本実施の形態に開示された方法以外で動作させることもできる。上記の説明では、寄生容量や読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量をキャパシタC1n,m、C2n,mの容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTr1n,m、RTr2n,mのゲートの電位はその影響を受ける。読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量のキャパシタC1n,m、C2n,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタC1n,m、C2n,mの容量は読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量の2倍以上とするとよい。実施の形態10本実施の形態では、図4Bに示す半導体メモリ装置の動作の例について、図15および図16を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図4Bに示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、図4Bの半導体メモリ装置の、第n行第m列の記憶ユニットと、それに隣接する第n行第m1列の記憶ユニットにおける書き込みおよび読み出し方法について説明するが、他の記憶ユニットでも同様な操作をおこなうことにより書き込みおよび読み出しを実施できる。本実施の形態では、書き込みトランジスタWTr1n,m、WTr2n,m、WTr1n,m1、WTr2n,m1をNチャネル型、読み出しトランジスタRTr1n,m、RTr2n,m、RTr1n,m1、RTr2n,m1をPチャネル型とする。また、書き込みトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より2V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より2V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr1n,m、RTr2n,m、RTr1n,m1、RTr2n,m1のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタC1n,m、C2n,m、C1n,m1、C2n,m1の容量に対して無視できるものとする。さらに、書き込みトランジスタWTr1n,m、WTr2n,m、WTr1n,m1、WTr2n,m1の寄生容量や読み出しトランジスタRTr1n,m、RTr2n,m、RTr1n,m1、RTr2n,m1の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。なお、図15および図16では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。最初に、書き込み方法について説明する。当該記憶ユニットを含む行以外の書き込みをおこなうには、図15Aに示すように、ワード線Q1n、Q2nの電位を0Vとする。ビット線Rm、Rm1、Rm2の電位は、書き込みのおこなわれる記憶セルに書き込むデータに応じて、0Vか1Vの2段階の値をとるものとする。この状態で、ノードF1n,m、F2n,m、ノードF1n,m1、F2n,m1の電位は1V以上2V以下であるようにする。このような条件では、書き込みトランジスタWTr1n,m、WTr2n,m、WTr1n,m1、WTr2n,m1、読み出しトランジスタRTr1n,m、RTr2n,m、RTr1n,m1、RTr2n,m1はいずれもオフである。次に、当該記憶ユニットにデータを書き込む。まず、図15Bに示すように、ビット線Rm、Rm1、Rm2の電位は書き込むデータに応じて、0Vか1Vのいずれかとなるようにする。さらに、ワード線Q1nの電位を3V、ワード線Q2nの電位を-1Vとすると、書き込みトランジスタWTr1n,mとWTr1n,m1がオンとなり、ノードF1n,mとノードF1n,m1の電位は、それぞれビット線RmとRm1の電位に近づく。ここでは、それぞれ、ビット線RmとRm1の電位と等しくなるものとする。一方、この段階では、読み出しトランジスタRTr1n,m、RTr2n,m、RTr1n,m1、RTr2n,m1、書き込みトランジスタWTr2n,m、WTr2n,m1はオフ状態である。また、ノードF2n,mの電位はワード線Q1nの電位が、0Vから3Vに上昇したことに対応して、3V上昇し、4V以上5V以下となる。次に、ワード線Q1nの電位を-1Vとすると、書き込みトランジスタWTr1n,mとWTr1n,m1がオフとなり、ノードF1n,mとノードF1n,m1の電位は、それぞれ、ビット線RmとRm1の電位に維持され、データが書き込まれる。次に、各記憶ユニットのもう一方の記憶セルにデータを書き込む。図15Cに示すように、ビット線Rm、Rm1、Rm2の電位は書き込むデータに応じて、0Vか1Vのいずれかとなるようにする。ここで、ワード線Q2nの電位を3Vとすると、ノードF1n,mの電位は3V上昇し、4V以上5V以下となる。同時に、書き込みトランジスタWTr2n,mとWTr2n,m1はオンとなるため、ノードF2n,mとノードF2n,m1の電位は、それぞれ、ビット線Rm1とRm2の電位と等しくなる。一方、この段階では、読み出しトランジスタRTr1n,m、RTr2n,m、RTr1n,m1、RTr2n,m1、書き込みトランジスタWTr1n,m、WTr1n,m1はオフ状態である。この後、ワード線Q2nの電位を-1Vとすることにより、もう一方の記憶セルへのデータを書き込みが完了する。次に読み出し方法について説明する。以下では、図4Bの記憶ユニットのうち、左の記憶セルのデータを読み出す場合について説明するが、右の記憶セルのデータの読み出しも同様におこなえる。まず、ビット線Rm1の電位を0Vとする。すなわち、ビット線の電位は1行おきに0Vとする。この状態で当該記憶ユニット以外の行の読み出しをおこなう場合には、図16Aに示すように、ワード線Q1n、Q2nの電位を0Vとする。こうすると、書き込みトランジスタWTr1n,m、WTr2n,mはオフとなる。また、ノードF1n,m、F2n,m、F1n,m1、F2n,m1の電位は、1V以上2V以下である。そして、ビット線Rm、Rm2の電位は、後で説明するように0V以上2V以下であるので、読み出しトランジスタRTr1n,m、RTr2n,m、RTr1n,m1、RTr2n,m1、もオフを維持できる。次に、当該記憶セルの読み出しをおこなう。図16Bに示すように、ワード線Q1nの電位を0V、ワード線Q2nの電位を-1Vとする。また、ビット線Rm、Rm2の電位を2Vとする。このときには、書き込みトランジスタWTr1n,m、WTr2n,m、WTr1n,m1、WTr2n,m1はオフのままである。また、ノードF2n,m、F2n,m1の電位は1V以上2V以下であり、読み出しトランジスタRTr2n,m、RTr2n,m1はオフのままである。一方、ノードF1n,m、F1n,m1の電位は0V以上1V以下である。ノードF1n,m、F1n,m1の電位は、それぞれ、読み出しトランジスタRTr1n,m、RTr1n,m1のゲートの電位であるので、ノードF1n,mの電位が0Vであれば、読み出しトランジスタRTr1n,mはオンとなる。同じく、ノードF1n,m1の電位が0Vであれば、読み出しトランジスタRTr1n,m1はオンとなる。このため、ビット線RmとRm1の間、あるいはビット線Rm1とRm2の間に電流が流れる。もし、ビット線Rmあるいはビット線Rm2の一端がキャパシタであれば、ビット線RmとRm1の間あるいはビット線Rm1とRm2の間に電流が流れると、当初の電位2Vは、ビット線Rm1の電位0Vに近づくこととなる。最終的な電位は、ノードF1n,mあるいはノードF1n,m1の電位で決まるが、いずれにせよ、ビット線Rmおよびビット線Rm2の電位は0V以上2V以下で変動することとなる。この段階で、ノードF1n,mあるいはノードF1n,m1の電位が0Vであるのは、書き込み時にビット線Rmあるいはビット線Rm1の電位が0Vであった場合である。すなわち、ワード線Q2nの電位を-1Vとしたときに読み出しトランジスタRTr1n,mあるいは読み出しトランジスタRTr1n,m1がオンであれば、書き込み時にビット線Rmあるいはビット線Rm1の電位が0Vであったとわかる。逆に、ビット線RmとRm1の間あるいはビット線Rm1とRm2の間に電流が流れなければ、書き込み時にビット線Rmあるいはビット線Rm1の電位が1Vであったとわかる。このようにして、保持されているデータの値を知ることができる。各記憶ユニットのもう一方の記憶セルのデータを読み出すには、図16Cに示すようにワード線Q1nの電位を-1Vに低下させ、ワード線Q2nの電位を0Vに上昇させる。すると、ノードF1n,m、F1n,m1の電位は1V以上2V以下となる。一方、ノードF2n,m、F2n,m1の電位は0V以上1V以下となる。ここで、ノードF2n,mの電位が0Vすなわち、書き込み時にビット線Rm1の電位が0Vであった場合であれば、読み出しトランジスタRTr2n,mはオンとなるため、ビット線RmとRm1の間に電流が流れる。また、ノードF2n,m1の電位が0Vすなわち、書き込み時にビット線Rm2の電位が0Vであった場合であれば、読み出しトランジスタRTr2n,m1はオンとなるため、ビット線Rm1とRm2の間に電流が流れる。逆に、ビット線RmとRm1の間あるいはビット線Rm1とRm2の間に電流が流れなければ、書き込み時にビット線Rm1あるいはビット線Rm2の電位が1Vであったとわかる。このようにして、保持されているデータの値を知ることができる。以上は、2段階のデータ1ビットを書き込み読み出しする方法であるが、もちろん、さらに多くのデータ、例えば、4段階のデータ2ビット、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量をキャパシタC1n,m、C2n,mの容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTr1n,m、RTr2n,mのゲートの電位はその影響を受ける。読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量のキャパシタC1n,m、C2n,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタC1n,m、C2n,mの容量は読み出しトランジスタRTr1n,m、RTr2n,mのゲート容量の2倍以上とするとよい。実施の形態11本実施の形態では、半導体メモリ装置の形状について説明する。図14に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態で示す半導体装置は、図4Bで示される回路図に相当する回路配置を有する。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態3で示した方法により作製できる。図14Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。この部分は図9Aと実質的に同じである。図14Bは、図14Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。この部分も図9Bと実質的に同じである。すなわち、ここまでは実施の形態7と同じである。ただし、図4Bで示す回路を形成するには、書き込みトランジスタと読み出しトランジスタは異なる導電型であることが必要であり、そのため、例えば、半導体基板にドーピングする不純物等を変更する必要がある。本実施の形態では、これらの上に形成される第2配線119のパターンが実施の形態7と異なる。すなわち、実施の形態7では、2種類のビット線R1とR2を形成する必要があり、かつ、レイアウトの余裕がないため、それらを2層の第2配線119、第3配線122で形成する。一方、本実施の形態では、ビット線は1種類ビット線Rであり、図14Cに示すように、第2配線119でジグザグに形成することによりビット線Rm、Rm1、Rm2等形成できる。すなわち、図4Bで示す回路では、プロセスを簡略化できる。実施の形態12本実施の形態では、実施の形態1乃至11に示した回路や半導体メモリ装置およびその駆動方法等を用いた電子機器について説明する。これらは、パーソナルコンピュータ、携帯通信機器、画像表示装置、映像再生装置、画像映像撮像装置、ゲーム機、電子書籍等の機器に用いることができる。"