制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたNANDセルユニットを有し、複数の前記メモリセルの前記制御ゲートがそれぞれワード線に接続され、前記第1及び第2の選択ゲートトランジスタのゲートがそれぞれ第1及び第2の選択ゲート線に接続されたメモリセルアレイと、前記ワード線に所定の書き込み電圧を複数回印加して前記メモリセルの前記電荷蓄積層の蓄積電荷量を制御してデータに応じたしきい値電圧を設定する書き込み動作を実行する制御回路とを備え、前記制御回路は、前記書き込み動作開始後の第1期間においては、前記書き込み電圧の印加を繰り返す際に、第1のステップアップ電圧ずつ前記書き込み電圧を上昇させ、前記第1期間の後の第2期間においては、前記書き込み電圧を前記第1のステップアップ電圧より小さい第2のステップアップ電圧ずつ上昇させるように前記書き込み電圧を制御することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記書き込み動作時に前記ビット線を介してチャネルに所定電圧が印加されている前記メモリセルの数が所定数を超えた際に、前記第1期間から前記第2期間へと移ることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記書き込み動作時に前記書き込み電圧を前記ワード線に所定回数印加した際に、前記第1期間から前記第2期間へと移ることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記書き込み電圧の印加動作後に新たに書き込みが禁止される前記メモリセルの数が所定数を超えた際に、前記第1期間から前記第2期間へと移ることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、1本の前記ワード線に接続された全ての前記メモリセルに対し前記書き込み動作を実行することを特徴とする請求項1乃至4のいずれか1項記載の不揮発性半導体記憶装置。本発明は、隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる不揮発性半導体記憶装置を提供することを目的とする。一の実施の形態に係る不揮発性半導体記憶装置は、制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたNANDセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続され、第1及び第2の選択ゲートトランジスタのゲートがそれぞれ第1及び第2の選択ゲート線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を複数回印加してメモリセルの電荷蓄積層の蓄積電荷量を制御してデータに応じたしきい値電圧を設定する書き込み動作を実行する制御回路とを備える。制御回路は、書き込み動作開始後の第1期間においては、書き込み電圧の印加を繰り返す際に、第1のステップアップ電圧ずつ書き込み電圧を上昇させ、第1期間の後の第2期間においては、書き込み電圧を第1のステップアップ電圧より小さい第2のステップアップ電圧ずつ上昇させるように書き込み電圧を制御する。次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][構成]図1は、第1の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、4値記憶方式を採用したNAND型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリクス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電荷を蓄積する電荷蓄積層としての浮遊ゲートと、ワード線WLと接続される制御ゲートとを有するスタックゲート構造を有し、浮遊ゲートの充電又は放電により電気的にデータを書き換え可能に構成され、ビット線BLとワード線WLの交点にマトリクス状に配置されている。メモリセルアレイ1には、ビット線BLの電圧を制御するためのビット線制御回路2、及びワード線WLの電圧を制御するためのワード線制御回路6が接続されている。ここで、ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出す。また、ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCに制御電圧を印加してメモリセルMCに書き込みを行う。ビット線制御回路2には、カラムデコーダ3及びデータ入出力バッファ4が接続されている。メモリセルアレイ1から読み出されたメモリセルMCのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介してビット線制御回路2に入力され、指定されたメモリセルMCへ書き込まれる。また、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御回路7に接続されている。制御回路7は、制御信号入力端子8に入力される制御信号に従い、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6を制御するための制御信号を発生させる。図2は、図1に示すメモリセルアレイ1の構成を示している。メモリセルアレイ1は、図2に示すように、複数のブロックBにて構成されている。メモリセルアレイ1においては、このブロックB単位でデータが消去されるブロック消去処理。ブロックBは、図2に示すように、複数のメモリユニットMUを含むように構成されている。1つのメモリユニットMUは、直列接続された例えば16個のメモリセルMCからなるメモリストリングMSと、その両端に接続される第1、第2選択ゲートトランジスタS1、S2とにより構成されている。第1選択ゲートトランジスタS1の一端はビット線BLに接続され、第2選択ゲートトランジスタS2の一端はソース線SRCに接続されている。Y方向に一列に配置されたメモリセルMCの制御ゲートはワード線WL1~WL16のいずれかに共通接続されている。また、Y方向に一列に配置された第1選択ゲートトランジスタS1の制御ゲートは選択ゲート線SG1に共通接続され、Y方向に一列に配置された第2選択ゲートトランジスタS2の制御ゲートは選択ゲート線SG2に共通接続されている。また1本のワード線WLに接続された複数のメモリセルMCの集合Pは、1ページ又は複数ページを構成する。この集合P毎にデータが書き込まれ、読み出される。データの書き込み及び読み出しは、ビット線制御回路2内に設けられたセンスアンプSAを用いて実行される。ビット線制御回路2は、ビット線BLの各々に対して図3に示すセンスアンプSAを備えている。このように、本実施の形態は、データの読み出し単位である1ページを構成する全てのビット線BLで同時に行うABLAllBitLine方式のNAND型フラッシュメモリに適している。センスアンプSAは、データの読み出し時には、メモリセルMCからビット線BLに読み出されたデータをセンスして増幅する。またデータの書き込み時には、ビット線BLに書き込みデータに応じた電圧を印加する。このセンスアンプSAの構成について、図3を用いて説明する。図3は、第1の実施の形態に係るセンスアンプSAを示す回路図であり、特に1本のビット線に対応する構成を示している。図3に示すように、このセンスアンプSAは、4つのデータキャッシュ、すなわちテンポラリデータキャッシュTDC、プライマリデータキャッシュPDC、セコンダリデータキャッシュSDC、及びダイナミックデータキャッシュDDCを有している。キャッシュTDCのノードNSENは、ビット線BLの電圧をセンスするためのセンスノードであると共に、データを一時記憶するデータ記憶ノードである。キャッシュTDCは、センスノードNSENにデータセンスに必要な電荷を蓄積するキャパシタCを有する。キャッシュTDCは、クランプ用トランジスタQ1を介してビット線BLに接続される。クランプ用トランジスタQ1は、読み出し時にビット線BLの電圧をクランプして、センスノードNSENに転送する。センスノードNSENには、ビット線BL及びノードNSENをプリチャージするためのプリチャージ用トランジスタQ2が接続されている。センスノードNSENは、転送用トランジスタQ3、Q4をそれぞれ介してキャッシュPDC及びキャッシュSDCに接続されている。キャッシュPDCは、読み出しデータ及び書き込みデータを保持するデータ記憶回路である。キャッシュSDCは、キャッシュPDCとデータ線IOとの間に配置されて、書き込みデータや読み出しデータを一時保持するために用いられるデータキャッシュである。キャッシュSDCのデータ線側のノードは、カラム選択信号CSLにより駆動される選択ゲートトランジスタQ5を介してデータ線IOに接続されている。データ書き込みは、所定のしきい値分布を得るために、書き込み電圧印加と書き込みベリファイとの繰り返しにより行われる。書き込みベリファイはビット毎に行われ、このベリファイ結果によって次のサイクルの書き込みデータを決定する必要がある。キャッシュDDCは、書き込み時にキャッシュPDCが保持する書き込みデータを一時待避させて保持するためのデータキャッシュとなる。トランジスタQ6により、センスノードNSENのデータを、キャッシュDDCの保持データに応じて設定することが可能になる。キャッシュPDCには、ベリファイチェック回路VCが接続されている。ベリファイチェック回路VCは、トランジスタQ7、Q8、Q9、Q10を有する。トランジスタQ7は、チェック用トランジスタであり、ゲートがキャッシュPDCの出力ノードに接続され、ソースがチェック信号CHK1により制御されるトランジスタQ8を介して接地され、ドレインは併設された転送用トランジスタQ9、Q10を介して1ページ分のセンスユニットに共通の共通信号線COMに接続されている。トランジスタQ9、Q10はそれぞれ、チェック信号CHK2及びキャッシュSDCの出力ノードによりゲートが制御される。ベリファイ読み出しの結果、書き込みが不十分の場合には、キャッシュPDCの出力ノードがH=1となる。これが書き込み完了フラグPFとして保持される。これにより、チェック用トランジスタQ7がオンになり、予めHに充電された共通信号線COMの電荷をトランジスタQ9、Q10→Q7→Q8の経路で放電させる。また、ベリファイ読み出しの結果、書き込みが終了した場合には、キャッシュPDCがL=0となって、チェック用トランジスタQ7がオフになる。従って、1ページ分の書き込みが完了すると、キャッシュPDCがオール0となって、共通信号線COMが放電されることなくHを保ち、これが書き込み完了を示す情報となる。[データ記憶方式]次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルMCのしきい値電圧が、4通りの分布を持ち得るように構成されている。図4は、不揮発性半導体記憶装置のメモリセルMCに記憶される2ビットの4値データデータ11、01、10、00とメモリセルMCのしきい値電圧分布との関係を示している。なお、図4に示すように、1つのメモリセルMCの2ビットデータは、下位ページデータと上位ページデータからなり、データと表記するとき、は上位ページデータを、は下位ページデータを表している。図4において、電圧VA、VB、VCは4つのデータを読み出す場合に選択したワード線WLに印加される電圧である。電圧VAV、VBV、VCVは、各しきい値電圧分布A、B、Cへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。また、電圧Vreadは、データの読み出しを行う場合に、メモリストリングMS中の非選択のメモリセルMCに対し印加され、その保持データにかかわらず非選択のメモリセルMCを導通させる読み出し電圧を示している。さらに、電圧Vevは、メモリセルMCのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルMCに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Vev<VA<VAV<VB<VBV<VC<VCV<Vreadである。ブロック消去後のメモリセルMCのしきい値電圧分布Eは、その上限値も負の値であり、データ11が割り当てられる。また、書き込み状態のデータ01、10、00を示すメモリセルMCは、それぞれ正のしきい値電圧分布A、B、Cを有するすなわち、分布A、B、Cの下限値も正の値である。データ01のしきい値電圧分布Aが最も電圧値が低く、データ00のしきい値電圧分布Cが最も電圧値が高く、データ10のしきい値電圧分布Bは、データ01とデータ00の中間の電圧値を有する。[比較例の書き込み動作]まず、第1の実施の形態を説明する前に、比較例に係る不揮発性半導体記憶装置の書き込み動作について説明する。データ書き込み動作は、メモリセルMCのトンネル酸化膜に高電界を印加して浮遊ゲート電極に電子を注入し、メモリセルMCのしきい値電圧Vthを所定量だけ上昇させる。具体的には、書き込みを行う選択メモリセルMCについては、ビット線BLを介して選択メモリセルMCのチャネルを電圧Vssに設定する。書き込みを行わない選択メモリセルMCについては、ビット線BLを介して選択メモリセルMCのチャネルを電圧Vboostに設定する。その後、選択ワード線WLに書き込み電圧Vpgmを印加する。これにより、チャネルを電圧Vssに設定した選択メモリセルMCの浮遊ゲート電極にのみ電子が注入される。そして、電子注入動作とベリファイ動作を繰り返して、メモリセルMCのしきい値電圧Vthが所定のベリファイ電圧VAV、VBV、VCVとなるまで電子の注入が繰り返される。その結果、メモリセルMCにデータが書き込まれる。図5は、比較例の書き込み動作を説明するフローチャートである。書き込みは下位ページ、上位ページの順に行われる。まず、書き込み動作が開始されると、センスアンプSA図3のキャッシュSDCに下位ページのデータがロードされ、ロードされたデータがキャッシュSDCからキャッシュPDCに転送されるステップS1。ビット線クランプ用トランジスタQ1のゲート電圧BLCLAMPをVddVthとすると、キャッシュPDCにデータH非書き込みが記憶されているときビット線BLの電位はVddとなりトランジスタQ1はオフになる。一方、キャッシュPDCにデータL書き込みが記憶されているときビット線BLの電位はVssとなる。そして、選択されたブロックBの選択ゲート線SG1、SG2に電圧Vdd、非選択ワード線WLに電圧Vpass例えば10V、選択ワード線WLに書き込み電圧Vpgm例えば20Vが印加されるステップS2。これにより、ビット線BLが電圧Vssである場合、選択メモリセルMCのチャネルが電圧Vss、ワード線WLが電圧Vpgmとなるため、書き込みが行われる。一方、ビット線BLが電圧Vddである場合、選択メモリセルMCのチャネルが浮遊ゲートとのカップリングにより電圧Vpgm/2にブーストされて書き込みが禁止される。その後、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧を超えているか否かを読み出すベリファイ動作が実行されるステップS3。すなわち、プリチャージ用トランジスタQ2を介してセンスノードNSENを電圧VPRE=Vddにプリチャージし、ビット線クランプ用トランジスタQ1をオンにしてビット線BLをVddに充電する。そして、書き込みがなされた選択ワード線WLに所定のベリファイ電圧を与えてビット線BLが放電するかしないかにより、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧を超えているかどうかを判定する。ベリファイ動作において、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧を超えており、選択メモリセルMCに所望のデータが書き込まれたと判断された場合、データ書き込み動作は終了するステップS4。このとき、キャッシュTDCは、Hレベルを保持しているので、これがトランジスタQ3を介してキャッシュPDCに保持され、書き込み完了フラグPFはHになる。このとき、キャッシュPDCに保持されたHレベルがキャッシュDDCを介してキャッシュTDCをHに保持するので、以後の書き込みは行われない。一方、ベリファイ動作において、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧以下であり、選択メモリセルMCにデータが書き込まれていないと判断された場合、キャッシュTDCにはLレベルが保持されるので、ビット線BLを介して選択メモリセルMCのチャネルはVssとなり、選択メモリセルMCには再度書き込み電圧Vpgmが印加されるステップS4、S2。ここで、書き込み電圧Vpgmを再度印加する際、書き込み電圧の値を大きくするステップアップさせることができる。図6は、比較例の書き込み動作時における書き込み電圧Vpgmを説明する図である。図6に示すように、書き込み電圧印加動作が繰り返される毎に、書き込み電圧Vpgmはステップアップ電圧ΔVpgm例えば0.3Vずつ上昇している。次に、上位ページの書き込み動作が実施されるが、上位ページの書き込みについても、上記とほぼ同様の動作となる。図7は、上記の比較例の書き込み動作時におけるビット線電圧を説明する図である。上述のメモリセルMCへの書き込み動作は、図7に示した集合P単位で行われる。すなわち、1本のワード線WLに接続される全てのメモリセルMCに一括してデータが書き込まれる。ここで、集合P内の複数のメモリセルMCのうち、しきい値電圧が所望の値まで上昇したメモリセルMCは、書き込み動作が終了したとして、浮遊ゲート電極への電子注入動作が停止される。その場合、選択ゲートトランジスタS1を介して接続されたビット線BLの電圧が、電圧Vssから電圧Vboostへと上昇する。この電圧VboostがメモリセルMCのチャネルへと転送される。また、選択ゲートトランジスタS1は、電圧Vboostをチャネルへ転送した後、オフ状態になる。その結果、書き込み電圧Vpgmが印加されてもチャネルと浮遊ゲート電極との間に大きな電位差が生じず電子が注入されることがなくなる。ここで、書き込みが終了したメモリセルMCにワード線WL方向に隣接するメモリセルMCは、データ書き込み済みのメモリセルMCの干渉により、データを表すしきい値電圧分布が影響を受ける。以下、この隣接セルの干渉の影響を説明する。図8は、隣接セル干渉による影響を説明する図である。図8は、図7に示すメモリセルアレイ1のY方向に沿った断面を示している。図8に示すように、選択ワード線WLnに接続されるメモリセルMCに書き込みを行う際、選択ワード線WLnに書き込み電圧Vpgmを印加して浮遊ゲート電極に電子を注入する。集合P単位で行われる書き込み動作では、隣接するメモリセルMCの書き込みが終了した影響により、メモリセルMCの浮遊ゲート電極の電圧が変動する。すなわち、ビット線BLを介して書き込み済みのメモリセルMCのチャネルに印加された電圧Vboostにより、未書き込みのメモリセルMCに印加される書き込み電圧のステップ幅が変化する。以下、この現象を隣接セルの干渉と称する。この現象は、メモリセルMC間の距離が短くなるほど顕著になる。例えば、図8aに示すように、データを書き込もうとするメモリセルMCに隣接するメモリセルMCのデータ書き込みが終了していない場合、隣接するメモリセルMCも含めてメモリセルMCのチャネルには電圧Vssが印加される。この場合、ワード線WLへの書き込み電圧Vpgm例えば20Vの印加により、メモリセルMCの浮遊ゲート電極の電圧は10V程度まで上昇し、以後、ステップアップ電圧ΔVpgmに応じた0.15V程度のステップアップ電圧で浮遊ゲート電極の電圧が上昇する。このチャネルと浮遊ゲート電極との間の電位差により、浮遊ゲート電極に電子が注入される。一方、例えば、図8bに示すように、データを書き込もうとするメモリセルMCに隣接するメモリセルMCの書き込みが終了した場合、データ書き込みが終了した隣接メモリセルMCのチャネルに電圧Vboost例えば6Vが印加される。この場合、ワード線WLへの書き込み電圧Vpgm例えば20Vの印加により、隣接メモリセルMCの浮遊ゲート電極は13V程度まで上昇する。この結果、未書き込みのメモリセルMCの浮遊ゲート電極の電圧は、隣接するメモリセルMCの浮遊ゲートとのカップリングの影響を受け、ワード線WLへの書き込み電圧Vpgm例えば20Vと隣接する浮遊ゲート電極の電圧例えば13Vとにより10.4V程度まで上昇する。このことは、隣接メモリセルMCの書き込み終了前後で、ステップアップ電圧ΔVpgmが0.15Vから0.55Vへと大きく変動することを意味している。この変動直後の書き込みが、データを書き込もうとしているメモリセルMCの書き込み終了につながらなければ、次の書き込み時にステップアップ電圧の変動分を調整することができる。しかし、変動直後の書き込みでメモリセルMCが書き込み終了になった場合には、メモリセルMCのしきい値電圧は、正方向に大きくシフトしている可能性がある。以下、この変動直後の書き込みにより書き込み動作が終了したメモリセルMCのことを、最終変動メモリセルMCEと称する。このように、メモリセルMCのしきい値電圧は、隣接するメモリセルMCのチャネルに電圧Vboostが印加されるときは、大きく変動する。一方、隣接するメモリセルMCのチャネルが電圧Vssに保持されるときは、メモリセルMCのしきい値電圧の変動量は小さい。そして、隣接するメモリセルMCのチャネルに電圧Vboostが印加された次の回の書き込み電圧VpgmnΔVpgmの印加により書き込みが終了したメモリセルMCは、しきい値電圧が大きく変動して書き込みが終了することになる。その結果、しきい値電圧のシフト量が大きな書き込みタイミングでデータ書き込みが終了するメモリセルMCが発生することになる。従って、図9に示すように、メモリセルMCのしきい値電圧分布Aは、隣接メモリセルMCの干渉に基づきより大きな分布幅を持つしきい値電圧分布Axとなる。ここで、しきい値電圧分布Axの下限値は、元のしきい値電圧分布Aの下限値と殆ど変わらない図9中の矢印。同様の理由から、しきい値電圧分布B、Cは、各々、より大きな分布幅を持つしきい値電圧分布Bx、Cxとなる。なお、しきい値電圧分布B、Cの下限値は、元のしきい値電圧分布B、Cの下限値と殆ど変わらない。以上のようにして分布幅が広がったしきい値電圧分布Ax、Bx、Cxは、誤読み出し等の原因となる。[第1の実施の形態の書き込み方式]上記比較例に係る書き込み方式の問題に鑑み、第1の実施の形態は、図10及び図11に示す書き込み方式を採用している。以下に示す処理は、制御回路7によって実行される。第1の実施の形態の書き込み方式は、書き込み電圧印加動作と、ベリファイ動作を繰り返して実行する点は比較例の書き込み方式と同様である。しかし、本実施の形態は、書き込み電圧を繰り返す際に段階的に上昇させるステップアップ電圧の値を、所定の条件に基づいて調整する点において比較例の書き込み方式と異なる。なお、ステップアップ電圧の値は、書き込み動作が終了したメモリセルMCの数、すなわち、ビット線BLを介してチャネルに電圧Vboostが印加されるメモリセルMCの数に基づき設定される。本実施の形態の書き込み動作について、図10を参照して説明する。図10は、本実施の形態の書き込み動作を説明するフローチャートである。書き込みは下位ページ、上位ページの順に行われる。まず、書き込み動作が開始されると、センスアンプSA図3のキャッシュSDCに下位ページのデータがロードされ、ロードされたデータがキャッシュSDCからキャッシュPDCに転送されるステップS11。ビット線クランプ用トランジスタQ1のゲート電圧BLCLAMPをVddVthとすると、キャッシュPDCにデータH非書き込みが記憶されているときビット線BLの電位はVddとなりトランジスタQ1はオフになる。一方、キャッシュPDCにデータL書き込みが記憶されているときビット線BLの電位はVssとなる。そして、選択されたブロックBのセレクトゲート線SG1、SG2に電圧Vdd、非選択ワード線WLに電圧Vpass例えば10V、選択ワード線WLに書き込み電圧Vpgm例えば20Vが印加されるステップS12。これにより、ビット線BLが電圧Vssである場合、選択メモリセルMCのチャネルが電圧Vss、ワード線WLが電圧Vpgmとなるため、書き込みが行われる。一方、ビット線BLが電圧Vddである場合、選択メモリセルMCのチャネルが浮遊ゲートとのカップリングにより電圧Vpgm/2にブーストされて書き込みが禁止される。その後、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧を超えているか否かを読み出すベリファイ動作が実行されるステップS13。すなわち、プリチャージ用トランジスタQ2を介してセンスノードNSENを電圧VPRE=Vddにプリチャージし、ビット線クランプ用トランジスタQ1をオンにしてビット線BLを電圧Vddに充電する。そして、書き込みがなされた選択ワード線WLに所定のベリファイ電圧を与えてビット線BLが放電するかしないかにより選択メモリセルMCのしきい値電圧が所定のベリファイ電圧を超えているかどうかを判定する。ベリファイ動作において、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧を超えており、選択メモリセルMCに所望のデータが書き込まれたと判断された場合、データ書き込み動作は終了するステップS14のY。このとき、キャッシュTDCは、Hレベルを保持しているので、これがトランジスタQ3を介してキャッシュPDCに保持され、書き込み完了フラグPFはHになる。このとき、キャッシュPDCに保持されたHレベルがキャッシュDDCを介してキャッシュTDCをHに保持するので、以後の書き込みは行われない。一方、ベリファイ動作において、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧以下であり、選択メモリセルMCにデータが書き込まれていないと判断された場合、書き込み動作が終了したメモリセルMCの数を計数する動作に移るステップS14のN。ここで、書き込み動作が終了したメモリセルMCの数は、Hレベルになっている書き込み完了フラグPFの数電圧Vboostが印加されたビット線BLの数に相当を計数することにより把握できるステップS15。電圧Vboostが印加されたビット線BLの数が所定の数N以下であれば、ステップアップ電圧を電圧ΔVpgm例えば0.3Vのままとして書き込み電圧をステップアップさせた上で書き込み電圧をメモリセルMCに印加するステップS17。また、電圧Vboostが印加されたビット線BLの数が所定の数Nを超えていれば、ステップアップ電圧を電圧ΔVpgm<ΔVpgmに設定するステップS16。このステップアップ電圧の値だけ書き込み電圧Vpgmを上昇させてメモリセルMCに再度書き込み電圧Vpgmが印加されるステップS12。図11は、本実施の形態の書き込み動作時における書き込み電圧Vpgmを説明する図である。図11に示すように、書き込み動作開始後の第1期間では、書き込み電圧印加動作が繰り返される毎に、書き込み電圧Vpgmはステップアップ電圧ΔVpgm例えば0.3Vずつ上昇している。ここで、書き込み動作が終了したメモリセルMCの数、すなわち、ビット線BLを介してチャネルに電圧Vboostが印加されるメモリセルMCの数が所定数を超えた後の第2期間では、ステップアップ電圧の値は、電圧ΔVpgm<ΔVpgmに設定される。上述のように、書き込み動作時の選択メモリセルMCの浮遊ゲート電極の電圧は、ワード線WLへの書き込み電圧Vpgmと隣接する浮遊ゲート電極の電圧の影響により上昇する。ここで、ワード線WLへの書き込み電圧Vpgmのステップアップ値を電圧ΔVpgmに抑えることにより、隣接メモリセルMCのチャネルに電圧Vboostが印加されていたとしても、選択メモリセルMCの浮遊ゲート電極の電圧の上昇を抑えることが可能となる。なお、隣接メモリセルMCのチャネルに電圧Vboostが印加されているメモリセルMCの数は、チャネルに電圧Vboostが印加されたメモリセルMCの数により判別することが可能である。特に、いわゆるランダマイズ処理がされている場合には、チャネルに電圧Vboostが印加されているメモリセルMCの数で、より正確に隣接チャネルに電圧Vboostが印加されたメモリセルMCの数を判断することができる。[効果]このような書き込み動作の効果を図12乃至図14を参照して説明する。図12及び図13は、N回目の書き込み電圧Vpgmの印加動作後に隣接メモリセルMCのチャネルに電圧Vboostが印加され、N1回目の書き込み電圧Vpgmの印加動作で選択メモリセルMCが書き込まれた場合の数を示すグラフである。図12は、N回目の書き込み電圧Vpgmの印加動作後に片側の隣接メモリセルMCが書き込まれ、N1回目の書き込み電圧Vpgmの印加時には片側の隣接メモリセルMCのチャネルに電圧Vboostが印加された場合を示している。図13は、N回目の書き込み電圧Vpgmの印加動作後に両側の隣接メモリセルMCが書き込まれ、N1回目の書き込み電圧Vpgm印加時には両側の隣接メモリセルMCのチャネルに電圧Vboostが印加されている場合を示している。図12及び図13のグラフは、このN1回目の書き込み電圧Vpgm印加時に、最終変動メモリセルMCEとなった選択メモリセルMCの数を表している。図12及び図13のグラフは、電圧ΔVpgmの値をそれぞれ、0.3VすなわちΔVpgmから変更しない場合、0.25V、0.2Vに設定した場合の状態を示している。図12及び図13に示すように、電圧ΔVpgmの値を0.3Vに設定した場合すなわちΔVpgmから変更しなかった場合、N1回目に最終変動メモリセルMCEとなったメモリセルMCの数が最も多い。図8を参照して述べたように、メモリセルMCのしきい値電圧は、隣接するメモリセルMCのチャネルに電圧Vboostが印加されるときは、大きく変動する。そのため、N1回目に書き込まれたメモリセルMCは、所望のしきい値電圧よりも大きく変動し、しきい値電圧分布幅が広がる要因となる。一方、電圧ΔVpgmの値をΔVpgmより小さい値0.25V、0.2Vに設定した場合、N1回目に最終変動メモリセルMCEとなったメモリセルMCの数が減少する。すなわち、隣接するメモリセルMCのチャネルに電圧Vboostが印加されて、メモリセルMCのしきい値電圧が大きく変動するタイミングで書き込まれるメモリセルMCが減った結果、しきい値電圧分布幅の広がりを抑えることができる。図14は、ステップアップ電圧ΔVpgmの値をそれぞれ、0.3VすなわちΔVpgmから変更しない場合、0.25V、0.2Vに設定して書き込み動作が終了した際の、しきい値電圧分布間の幅を示すグラフである。図14に示すように、ステップアップ電圧ΔVpgmの値をΔVpgmより小さい値に設定した場合、書き込み後のしきい値電圧分布間の幅が広くなっている。このように分布間の幅が広まることにより、誤読み出しの可能性を低減することができる。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図15を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態では、電圧Vboostが印加されたビット線BLの数が所定の数Nを超えた際に、ステップアップ電圧を電圧Vpgm<ΔVpgmに設定するように構成されていた。これに対し、本実施の形態の不揮発性半導体記憶装置は、書き込み電圧Vpgmのステップアップ回数が所定の回数を超えた際に、ステップアップ電圧を電圧Vpgm<ΔVpgmに設定するように構成されている点において第1の実施の形態と異なる。本実施の形態の書き込み動作について、図15を参照して説明する。図15は、本実施の形態の書き込み動作を説明するフローチャートである。書き込み動作が開始されてからベリファイ動作の結果が判断されるまでの動作ステップS21~S24は、第1の実施の形態の対応する動作図10のステップS11~S14と同様である。ベリファイ動作において、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧以下であり、選択メモリセルMCにデータが書き込まれていないと判断された場合ステップS24のN、書き込み電圧Vpgmのステップアップ回数を計数する動作に移るステップS25。書き込み電圧Vpgmのステップアップ回数が所定の数M以下であれば、ステップアップ電圧を電圧ΔVpgm例えば0.3Vに設定し、書き込み電圧Vpgmのステップアップ回数が所定の数Mを超えていれば、ステップアップ電圧を電圧Vpgm<ΔVpgmに設定するステップS26、S27。このステップアップ電圧の値だけ書き込み電圧Vpgmを上昇させてメモリセルMCに再度書き込み電圧Vpgmが印加されるステップS22。[効果]本実施の形態でも、電圧ΔVpgmの値をΔVpgmより小さい値に設定することにより、隣接するメモリセルMCのチャネルに電圧Vboostが印加されて、メモリセルMCのしきい値電圧が大きく変動するタイミングで書き込まれるメモリセルMCが減る。その結果、しきい値電圧分布幅の広がりを抑えることができる。すなわち、書き込み後のしきい値電圧分布間の幅を広くすることが可能となり、誤読み出しの可能性を低減することができる。ここで、書き込み電圧Vpgmのステップアップ回数は、半導体記憶装置の出荷前の検査により、書き込み電圧Vpgmのステップアップ回数が何回目のときにベリファイをパスしたメモリセルMCの数が最も大きくなるかを調べることにより設定できる。メモリセルMCが最も多く書き込まれた回の次の回からステップアップ電圧を電圧Vpgmとすることにより、未書き込みのメモリセルMCのしきい値電圧が大きく変動する事を防ぐことができる。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図16を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1及び第2の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態では、電圧Vboostが印加されたビット線BLの数でステップアップ電圧電圧ΔVpgmを変化させていた。一方、第3の実施の形態では、ステップアップ電圧を加えた書き込み電圧印加後に、新たに電圧Vboostが印加されるビット線BLの数により電圧ΔVpgmを変化させる点において第1の実施の形態と異なる。本実施の形態の書き込み動作について、図16を参照して説明する。図16は、本実施の形態の書き込み動作を説明するフローチャートである。書き込み動作が開始されてからベリファイ動作の結果が判断されるまでの動作ステップS31~S34は、第1の実施の形態の対応する動作図10のステップS11~S14と同様である。ベリファイ動作において、選択メモリセルMCのしきい値電圧が所定のベリファイ電圧以下であり、選択メモリセルMCにデータが書き込まれていないと判断された場合ステップS34のN、新たに電圧Vboostが印加されるビット線BLの数を計数する動作に移るステップS35。ここで、新たに書き込み動作が終了したメモリセルMCの数は、LレベルからHレベルへと変化した書き込み完了フラグPFの数電圧Vboostが印加されたビット線BLの数に相当を計数することにより把握できる。新たに電圧Vboostが印加されるビット線BLの数が所定の数L以下であれば、ステップアップ電圧を電圧ΔVpgm例えば0.3Vのままとして書き込み電圧をステップアップさせた上で書き込み電圧をメモリセルMCに印加するステップS37。また、新たに電圧Vboostが印加されるビット線BLの数が所定の数Lを超えていれば、ステップアップ電圧を電圧ΔVpgm<ΔVpgmに設定するステップS36。このステップアップ電圧の値だけ書き込み電圧Vpgmを上昇させてメモリセルMCに再度書き込み電圧Vpgmが印加されるステップS32。本実施の形態に係る書き込み動作においては、ステップアップ電圧ΔVpgmが印加される期間第1期間と、ステップアップ電圧ΔVpgmが印加される期間第2期間とが切り替わるタイミングが複数回生じることもあり得る。[効果]本実施の形態でも、電圧ΔVpgmの値をΔVpgmより小さい値に設定することにより、隣接するメモリセルMCのチャネルに電圧Vboostが印加されて、メモリセルMCのしきい値電圧が大きく変動するタイミングで書き込まれるメモリセルMCが減る。その結果、しきい値電圧分布幅の広がりを抑えることができる。すなわち、書き込み後のしきい値電圧分布間の幅を広くすることが可能となり、誤読み出しの可能性を低減することができる。さらに、新たに書き込み動作が終了したメモリセルMCの数によってステップアップ電圧を制御することにより、しきい値電圧分布幅の広がりを正確に抑えることができる。一般的なしきい値分布は図4に示すような分布である。そのため、新たに書き込み動作が終了したメモリセルMCの数は、あるループ回数で最大値を有することが多い。そのため、第1の実施形態のように書き込み動作が終了したメモリセルMCによってステップアップ電圧を制御してもしきい値電圧分布幅の広がりを抑えることは可能である。しかし、実際にしきい値分布は図4に示すような正規分布にならない場合もある。例えば、しきい値分布のピーク値が複数ある場合などである。このような場合、新たに書き込み動作が終了したメモリセルMCの数も複数のピーク値を有することになる。すなわち、新たに書き込み動作が終了したメモリセルMCの数によってステップアップ電圧を制御することにより、しきい値分布が正規分布にならない場合であっても、精度良くしきい値分布の広がりを抑えることができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、4値記憶方式2ビット/セルの不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。また、電荷蓄積層が浮遊ゲート電極ではなく、絶縁膜に電荷をトラップさせる、いわゆるMONOS型のメモリセルにも対応することが可能である。