"第1の動作モード、第2の動作モード及び第3の動作モードを持つ周波数調整回路において、第1の制御端子を含み、前記第1の制御端子に与えられる第1の制御電圧に基づいて制御可能な発振信号を出力する電圧制御発振器と、前記発振信号を所望の比率で分周した対象信号と基準信号との間の周波数誤差を検出するデジタル周波数検出器と、前記周波数誤差の利得を調整して第1のデジタル制御コードを生成する制御部と、前記第1の動作モード及び前記第2の動作モードにおいて前記第1のデジタル制御コードを第2のデジタル制御コードとして出力し、前記第1の動作モードの終了時に前記第1のデジタル制御コードを第3のデジタル制御コードとして保存し、前記第3の動作モードの開始時に前記第3のデジタル制御コードを第2のデジタル制御コードとして出力するレジスタと、第2のデジタル制御コードを変換してアナログ制御信号を生成し、前記アナログ制御信号を出力するデジタルアナログ変換器と、前記電圧制御発振器の第1の制御端子に接続される場合に、前記アナログ制御信号をフィルタリングして前記第1の制御電圧を生成する帯域制限フィルタと、前記デジタルアナログ変換器及び前記帯域制限フィルタに接続される場合に、当該帯域制限フィルタを駆動するバッファアンプと、前記デジタルアナログ変換器と、前記電圧制御発振器の第1の制御端子と、前記帯域制限フィルタと、前記バッファアンプとの間の接続状態を切り替える切替部とを具備し、前記第1の動作モードにおいて、前記デジタルアナログ変換器は前記第1の制御電圧を持つ前記アナログ制御信号を前記電圧制御発振器の第1の制御端子に供給し、前記第2の動作モードにおいて、前記デジタルアナログ変換器は前記アナログ制御信号を前記バッファアンプに供給し、前記バッファアンプは前記帯域制限フィルタを駆動し、前記帯域制限フィルタは前記第1の制御電圧を生成し、前記第3の動作モードにおいて、前記デジタルアナログ変換器は前記アナログ制御信号を前記帯域制限フィルタに供給し、前記帯域制限フィルタは前記第1の制御電圧を生成する、周波数調整回路。前記帯域制限フィルタは、キャパシタと、前記デジタルアナログ変換器と共有の負荷抵抗器とを含み、前記切替部は、前記デジタルアナログ変換器の出力端子と前記電圧制御発振器の第1の制御端子との間を短絡または開放する第1のスイッチと、前記キャパシタの一端と前記電圧制御発振器の第1の制御端子との間を短絡または開放する第2のスイッチと、前記デジタルアナログ変換器の出力端子と前記キャパシタの一端との間を短絡または開放する第3のスイッチと、前記バッファアンプの出力端子と前記キャパシタの一端との間を短絡または開放する第4のスイッチとを含み、前記第1の動作モードにおいて、前記切替部は、前記第1のスイッチをONし、前記第2のスイッチ及び前記第3のスイッチをOFFし、前記第2の動作モードにおいて、前記切替部は、前記第1のスイッチ及び前記第3のスイッチをOFFし、前記第2のスイッチ及び前記第4のスイッチをONし、前記第3の動作モードにおいて、前記切替部は、前記第1のスイッチ及び前記第4のスイッチをOFFし、前記第2のスイッチ及び前記第3のスイッチをONする、請求項1の周波数調整回路。前記第1の動作モードにおいて、前記切替部は更に前記第4のスイッチをONし、前記デジタルアナログ変換器は前記前記アナログ制御信号を更に前記バッファアンプに供給し、前記バッファアンプは前記キャパシタを充電する、請求項2の周波数調整回路。請求項1の周波数調整回路と、前記周波数調整回路が前記対象信号の周波数を前記基準信号の周波数にロックさせた後に動作する位相調整回路とを具備し、前記電圧制御発振器は、第2の制御端子を更に含み、前記発振信号は、前記第2の制御端子に与えられる第2の制御電圧と前記第1の制御電圧とに基づいて制御可能であり、前記位相調整回路は、前記第2の制御電圧を生成し、前記対象信号の位相を前記基準信号の位相にロックさせる、位相同期回路。前記周波数調整回路は、前記第2の制御電圧と第1の閾値電圧とを比較し、前記第2の制御電圧が前記第1の閾値電圧より高ければ第1の調整信号を前記レジスタへと出力する第1のコンパレータと、前記第2の制御電圧と前記第1の閾値電圧よりも低い第2の閾値電圧とを比較し、前記第2の制御電圧が前記第2の閾値電圧より低ければ第2の調整信号を前記レジスタへと出力する第2のコンパレータとを更に具備し、前記レジスタは、前記第1の調整信号を受けると第2のデジタル制御コードを増大させ、前記第2の調整信号を受けると第2のデジタル制御コードを減少させる、請求項4の位相同期回路。請求項4記載の位相同期回路と、前記発振信号によってクロック制御され、デジタル送信信号をベースバンド送信信号へと変換するデジタルアナログ変換器と、前記発振信号によってクロック制御され、ベースバンド受信信号をデジタル受信信号へと変換するアナログデジタル変換器と、前記デジタル送信信号及び前記デジタル受信信号を処理するデジタルベースバンド処理部と、前記ベースバンド送信信号及び前記ベースバンド受信信号を処理する無線処理部とを具備する通信装置。データを送受信する請求項6記載の通信装置と、メモリと、前記メモリの読み書きを制御するコントローラとを含み、前記データを読み書きする記憶部と、前記データを処理するプロセッサと、前記通信装置と、前記記憶部と、前記プロセッサとの間を接続するバスとを具備する記憶装置。帯域制限フィルタを含むPLLのロックアップ時間を短縮することを目的とする。実施形態によれば、周波数調整回路は、第1の動作モード、第2の動作モード及び第3の動作モードを持つ。周波数調整回路は、電圧制御発振器と、デジタル周波数検出器と、制御部と、レジスタと、デジタルアナログ変換器と、帯域制限フィルタと、バッファアンプと、切替部とを含む。電圧制御発振器は、第1の制御端子を含み、第1の制御端子に与えられる第1の制御電圧に基づいて制御可能な発振信号を出力する。デジタル周波数検出器は、発振信号を所望の比率で分周した対象信号と基準信号との間の周波数誤差を検出する。制御部は、周波数誤差の利得を調整して第1のデジタル制御コードを生成する。レジスタは、第1の動作モード及び第2の動作モードにおいて第1のデジタル制御コードを第2のデジタル制御コードとして出力し、第1の動作モードの終了時に第1のデジタル制御コードを第3のデジタル制御コードとして保存し、第3の動作モードの開始時に第3のデジタル制御コードを第2のデジタル制御コードとして出力する。デジタルアナログ変換器は、第2のデジタル制御コードを変換してアナログ制御信号を生成し、アナログ制御信号を出力する。帯域制限フィルタは、電圧制御発振器の第1の制御端子に接続される場合に、アナログ制御信号をフィルタリングして第1の制御電圧を生成する。バッファアンプは、デジタルアナログ変換器及び帯域制限フィルタに接続される場合に、当該帯域制限フィルタを駆動する。切替部は、デジタルアナログ変換器と、電圧制御発振器の第1の制御端子と、帯域制限フィルタと、バッファアンプとの間の接続状態を切り替える。第1の動作モードにおいて、デジタルアナログ変換器は第1の制御電圧を持つアナログ制御信号を電圧制御発振器の第1の制御端子に供給する。第2の動作モードにおいて、デジタルアナログ変換器はアナログ制御信号をバッファアンプに供給し、バッファアンプは帯域制限フィルタを駆動し、帯域制限フィルタは第1の制御電圧を生成する。第3の動作モードにおいて、デジタルアナログ変換器はアナログ制御信号を帯域制限フィルタに供給し、帯域制限フィルタは第1の制御電圧を生成する。以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。第1の実施形態図1に示されるように、第1の実施形態に係る位相同期回路は、基準信号源100と、電圧制御発振器VCO110と、位相調整回路120と、周波数調整回路200とを含む。図1の位相同期回路は、基準信号源100から供給される基準信号10の周波数及び位相に、VCO110から出力される発振信号11をN分周した対象信号の周波数及び位相を同期ロックともいうさせる。Nは、所望信号に対する基準信号の周波数比率を表す。Nは整数であってもよいし、整数部及び小数部を含む実数であってもよい。図1の位相同期回路において、周波数調整回路200は、対象信号の周波数が基準信号10の周波数にロックするように、第1の制御電圧15を持つ信号を生成する。それから、位相調整回路120は、対象信号の位相が基準信号10の位相にロックするように、第2の制御電圧を持つ信号を生成する。尚、位相調整回路120及び周波数調整回路200は、周波数微調回路及び周波数粗調回路と夫々呼ばれてもよい。基準信号源100は、基準信号10を発生し、位相調整回路120及び周波数調整回路200に供給する。基準信号源100は、例えば水晶発振器によって実装される。位相調整回路120は、例えば図1に示されるチャージポンプPLLであるが、これに限られない。位相調整回路120は、対象信号の位相を基準信号の位相にロックさせることのできる或いは、対象信号の周波数を微調できる任意の回路である。位相調整回路120は、基準信号源100から基準信号10を入力し、VCO110から発振信号11を入力する。位相調整回路120は、第2の制御電圧を持つ信号を生成し、これをVCO110の第2の制御端子に供給する。VCO110は、発振信号11を発生し、発振信号11を位相調整回路120及び周波数調整回路200に供給する。発振信号11の周波数は、周波数調整回路200から第1の制御端子に与えられる第1の制御電圧15及び位相調整回路120から第2の制御端子に与えられる第2の制御電圧によって制御される。以降の説明において、VCO110は外乱感度の高いリング発振器であることが想定されているが、他の種別の電圧制御発振器に置き換えられても勿論よい。更に、VCO110は、電流制御発振器CCOに置き換えられてもよい。但し、CCOの制御電流は最終的には制御電圧に変換されるので、電流-電圧変換器及びCCOの組み合わせもまたVCO110の一種とみなすことはできる。周波数調整回路200は、図1に示されるように、デジタル制御部210と、DACデジタルアナログ変換器220と、動作モード切替部230と、バッファアンプ240と、帯域制限フィルタ250とを含む。周波数調整回路200は、基準信号源100から基準信号10を入力し、VCO110から発振信号11を入力する。周波数調整回路200は、第1の制御電圧15を持つ信号を生成し、これをVCO110の第1の制御端子に供給する。デジタル制御部210は、対象信号と基準信号10との間の周波数誤差に基づくデジタル制御コード12を生成すると共に、後述される周波数調整回路200の動作モードの切り替わりを示す動作モード切替信号13を生成する。より詳細には、デジタル制御部210は、図2に示されるように、デジタル周波数検出器211と、デジタル利得制御部212と、レジスタ213とを含む。デジタル周波数検出器211は、基準信号10と対象信号との間の周波数誤差を検出し、当該周波数誤差に応じたデジタル信号を出力する。尚、デジタル周波数検出器211は、発振信号11から対象信号を導出できる。デジタル利得制御部212は、デジタル周波数検出器211からのデジタル信号の利得を調整し、デジタル制御コードを生成する。デジタル利得制御部212は、デジタル制御コードをレジスタ213に供給する。更に、デジタル利得制御部212は、周波数調整回路200の動作モードを制御する。具体的には、デジタル利得制御部212は、動作モードの切り替わりを示す動作モード切替信号13をレジスタ213及び動作モード切替部230へと供給する。レジスタ213は、基本的に、DGC212からのデジタル制御コードをそのままデジタル制御コード12として出力する。但し、レジスタ213は、後述される第1の動作モードの終了時に、デジタル利得制御部212が出力するデジタル制御コードを保存する。更に、レジスタ213は、後述される第3の動作モードの開始時に、先行する第1の動作モードの終了時に保存したデジタル制御コードをデジタル制御コード12として出力する。レジスタ213は、動作モード切替信号13を通じて動作モードの切り替わりを検出できる。DAC220は、デジタル制御部210からのデジタル制御コード12をデジタル-アナログ変換し、アナログ制御信号14を得る。アナログ制御信号14は、デジタル制御コード12に応じた制御電圧を持つ。DAC220は、アナログ制御信号14を動作モード切替部230に供給する。動作モード切替部230は、動作モード切替信号13によって動作モードの切り替わりを検出し、検出した動作モードに応じてDAC220の出力端子と、バッファアンプ240と、帯域制限フィルタ250と、VCO110の第1の制御端子との間の接続状態を切り替える。動作モード切替部230の詳細は後述される。動作モード切替部230は、いずれの動作モードにおいても、第1の制御電圧15を持つ信号をVCO110の第1の制御端子に供給する。バッファアンプ240は、動作モード切替部230に接続される。より具体的には、バッファアンプ240は、動作モード次第で、DAC220及び帯域制限フィルタ250に接続されたり、されなかったりする。例えば、バッファアンプ240は、動作モード切替部230を介してDAC220及び帯域制限フィルタ250に接続される場合に、当該帯域制限フィルタ250を高速駆動する。即ち、バッファアンプ240は、帯域制限フィルタ250に含まれるキャパシタを高速に充電する。帯域制限フィルタ250は、動作モード切替部230に接続される。より具体的には、帯域制限フィルタ250は、動作モード次第で、DAC220、バッファアンプ240及びVCO110と接続されたり、されなかったりする。帯域制限フィルタ250は、動作モード切替部230を介してVCO110に接続される場合に、アナログ制御信号14にフィルタリングを行って帯域を制限し、第1の制御電圧15を持つ信号を生成する。尚、帯域制限フィルタ250は、少なくともキャパシタを含む。アナログ制御信号14の帯域を制限することにより、外乱感度の高いVCO110の動作を安定させることができる。以下、周波数調整回路200の動作モードの詳細及び動作モード切替部230の詳細が説明される。周波数調整回路200は、第1乃至第3の動作モードを持つ。最初に、デジタル利得制御部210は、第1の動作モードへの切り替わりを示す動作モード切替信号13を生成し、レジスタ213及び動作モード切替部230に供給する。第1の動作モードにおいて対象信号の周波数が基準信号10の周波数にロックしたことが検出されると、デジタル利得制御部230は、第2の動作モードへの切り替わりを示す動作モード切替信号13を生成し、レジスタ213及び動作モード切替部230に供給する。尚、対象信号が基準信号10にロックしたことは、例えば対象信号と基準信号10との間の周波数誤差がある範囲内に収まったことなどを条件に検出すればよい。更に、第2の動作モードにおいて対象信号の周波数が基準信号10の周波数にロックしたことが検出されると、デジタル利得制御部230は、第3の動作モードへの切り替わりを示す動作モード切替信号13を生成し、レジスタ213及び動作モード切替部230に供給する。以後、基本的には、第3の動作モードが継続する。動作モード切替部230は、図3A,図3B及び図3Cに示されるように、4つのスイッチ231,232,233及び234を含む。スイッチ231は、DAC220の出力端子とVCO110の第1の制御端子との間を短絡または開放する。スイッチ232は、帯域制限フィルタ250の出力端子とVCO110の第1の制御端子との間を短絡または開放する。スイッチ233は、DAC220の出力端子と帯域制限フィルタ250の入力端子との間を短絡または開放する。スイッチ234は、バッファアンプ240の出力端子と帯域制限フィルタ250の入力端子との間を短絡または開放する。尚、図3A,図3B及び図3Cは例示に過ぎず、動作モード切替部230は後述される各動作モードにおける接続状態を達成可能な任意の機能部であってよい。図3Aに示されるように、第1の動作モードにおいて、スイッチ231はONであり、スイッチ232,233及び234はOFFである。即ち、第1の動作モードにおいて、DAC220の出力端子がVCO110の第1の制御端子に接続され、アナログ制御信号14が第1の制御電圧15を持つ信号としてVCO110に供給される。第1の動作モードにおいて、帯域制限フィルタ250は無効であるので、周波数調整回路200は高速にロックアップできる。前述の通り、第1の動作モードの終了時に、レジスタ213はデジタル利得制御部212から出力されるデジタル制御コードを保存する。図3Bに示されるように、第2の動作モードにおいて、スイッチ231及び233はOFFであり、スイッチ232及び234はONである。即ち、第2の動作モードにおいて、DAC220の出力端子は、バッファアンプ240及び帯域制限フィルタ250を介してVCO110の第1の制御端子へと接続される。バッファアンプ240は帯域制限フィルタ250を高速駆動し、この帯域制限フィルタ250からの出力信号が第1の制御電圧15を持つ信号としてVCO110に供給される。第2の動作モードにおいて、帯域制限フィルタ250はバッファアンプ240によって高速駆動されるので、周波数調整回路200は帯域制限フィルタ250の時定数に関係なく高速にロックアップできる。図3Cに示されるように、第3の動作モードにおいて、スイッチ231及び234はOFFであり、スイッチ232及び233はONである。即ち、第3の動作モードにおいて、DAC220の出力端子は、帯域制限フィルタ250を介してVCO110の第1の制御端子へと接続される。即ち、バッファアンプ240は無効となる。前述の通り、第3の動作モードの開始時において、DAC220は、第1の動作モードの終了時にレジスタ213に保存されたデジタル制御コードをデジタルアナログ変換する。第2の動作モードにおいて、バッファアンプ240の作用により帯域制限フィルタ250が高速駆動されるので、ロックアップ時間は短縮する。他方、バッファアンプ240のオフセット電圧が生じることとなる。ここで、第1の動作モード及び第2の動作モードにおいて対象信号の周波数が基準信号10の周波数にロックした時点の第1の制御電圧をVLOCKと表現し、バッファアンプ240のオフセット電圧をVOSと表現する。また、電圧=VLOCKに対応するデジタル制御コードをDLOCKと表現し、電圧=VOSに対応するデジタル制御コードをDOSと表現する。第2の動作モードの終了時に、帯域制限フィルタ250の出力電圧もまたVLOCKである。ところが、バッファアンプ240のオフセット電圧VOSを考慮すると、アナログ制御信号14の持つ制御電圧はVLOCKではなくVLOCKVOSであり、対応するデジタル制御コードはDLOCKDOSである。即ち、このまま第3の動作モードに切り替わると、このアナログ制御信号14が帯域制限フィルタ250に入力されるので、第1の制御電圧15がVLOCKVOSへとドリフトし、周波数誤差が増大する。そこで、第3の動作モードの開始時に、レジスタ213は、デジタル制御コード12=DLOCKDOSを第1の動作モードの終了時に保存したデジタル制御コード12=DLOCKにリセットする。この結果、アナログ制御信号14の持つ制御電圧はVLOCKに設定される。即ち、第3の動作モードにおいて、理想的には、上記オフセット電圧はキャンセルされるので周波数誤差は発生せず、ロック状態が維持される。以上説明したように、第1の実施形態に係る位相同期回路に含まれる周波数調整回路は、第1乃至第3の動作モードを持つ。第1の動作モードでは、帯域制限フィルタを無効にしてロック動作を行ってデジタル制御コードを記憶する。第2の動作モードでは、帯域制限フィルタを有効にして、これをバッファアンプによって高速駆動する。第3の動作モードでは、第1の動作モードにおいて記憶したデジタル制御コードを利用してバッファアンプのオフセット電圧をキャンセルする。即ち、この位相同期回路は、第2の動作モードにおいてバッファアンプによって帯域制限フィルタを高速駆動し、第3のモードにおいてバッファアンプのオフセット電圧に起因する周波数誤差を回避する。従って、この位相同期回路によれば、外乱感度の高いVCOが使用される場合にも高速にロックアップできる。即ち、周波数調整回路がデジタル周波数検出器の分解能によって決まる周波数誤差の範囲内で対象信号の周波数を基準信号の周波数に高速にロックアップさせる。それから、位相調整回路が周波数の微調整及び位相の引き込みを行うことによって、この位相同期回路は高速にロックアップ可能である。第2の実施形態第2の実施形態に係る位相同期回路は、周波数調整回路200とは異なる周波数調整回路300を含む。周波数調整回路300は、デジタル制御部210と、DAC320と、負荷抵抗器321と、動作モード切替部230と、バッファアンプ240と、キャパシタ351とを含む。DAC320は、典型的には、電流出力型のDAC例えばカレントステアリング型DACである。DAC320の出力端子には負荷抵抗器321が接続される。DAC320の出力電流が負荷抵抗器321によって電流-電圧変換され、前述の制御電圧を持つアナログ制御信号14が得られる。キャパシタ351は、前述の負荷抵抗器321と共に帯域制限フィルタ350を形成する。即ち、この帯域制限フィルタ350は、DAC320と負荷抵抗器321を共有する。負荷抵抗器321を共有すれば、帯域制限フィルタ350が独自で使用する抵抗器を省略または小型化できる。故に、周波数調整回路300を小面積化したり周波数調整回路300において発生する雑音を低減させたりすることができる。以下、図4A,図4B及び図4Cを参照しながら、周波数調整回路300の動作モードの詳細が説明される。周波数調整回路300もまた、第1の実施形態と類似する第1乃至第3の動作モードを持つ。動作モード切替部230のうちスイッチ232は、キャパシタ351の一端側端子とVCO110の第1の制御端子との間を短絡または開放する。スイッチ234は、バッファアンプ240の出力端子とキャパシタ351の一端側端子との間を短絡または開放する。尚、図4A,図4B及び図4Cは例示に過ぎず、動作モード切替部230は各動作モードにおける接続状態を達成可能な任意の機能部であってよい。図4Aに示されるように、第1の動作モードにおいて、スイッチ231はONであり、スイッチ232,233及び234はOFFである。即ち、第1の動作モードにおいて、DAC320の出力端子がVCO110の第1の制御端子へと接続され、アナログ制御信号14が第1の制御電圧15を持つ信号としてVCO110に供給される。第1の動作モードにおいて、帯域制限フィルタ350は無効であり、DAC320は負荷抵抗器321のみを駆動するので、周波数調整回路300は高速にロックアップできる。前述の第1の実施形態と同様に、第1の動作モードの終了時に、レジスタ213はデジタル利得制御部212から出力されるデジタル制御コードを保存する。図4Bに示されるように、第2の動作モードにおいて、スイッチ231及び233はOFFであり、スイッチ232及び234はONである。即ち、第2の動作モードにおいて、DAC320の出力端子は、バッファアンプ240及び帯域制限フィルタ350を介してVCO110の第1の制御端子へと接続される。バッファアンプ240は帯域制限フィルタ350を高速駆動し、この帯域制限フィルタ350からの出力信号が第1の制御電圧15を持つ信号としてVCO110に供給される。即ち、バッファアンプ240は、キャパシタ351を高速充電し、その側端子の電圧をロックアップのための第1の制御電圧15=VLOCKに一致させる。第2の動作モードにおいて、帯域制限フィルタ350はバッファアンプ240によって高速駆動されるので、周波数調整回路300は帯域制限フィルタ350の時定数に関係なく高速にロックアップできる。図4Cに示されるように、第3の動作モードにおいて、スイッチ231及び234はOFFであり、スイッチ232及び233はONである。即ち、第3の動作モードにおいて、DAC320の出力端子は、帯域制限フィルタ350を介してVCO110の第1の制御端子へと接続される。即ち、バッファアンプ240は無効となる。前述の通り、第3の動作モードの開始時において、DAC320は、第1の動作モードの終了時にレジスタ213に保存されたデジタル制御コードをデジタルアナログ変換する。以上説明したように、第2の実施形態に係る位相同期回路に含まれる周波数調整回路は、前述の第1の実施形態と類似した第1乃至第3の動作モードを持つ。従って、この位相同期回路は、第1の実施形態と類似の効果を奏する。更に、この位相同期回路は、DACの負荷抵抗器を帯域制限フィルタの一要素として使用する。従って、この位相同期回路によれば、周波数調整回路を小面積化したり周波数調整回路において発生する雑音を低減させたりすることができる。第3の実施形態第3の実施形態に係る位相同期回路は、周波数調整回路200及び周波数調整回路300とは異なる周波数調整回路400を含む。周波数調整回路400は、周波数調整回路200及び周波数調整回路300に基本的に類似するものの、第1の動作モードにおいて異なる。周波数調整回路400は、例えば、デジタル制御部210と、DAC320と、負荷抵抗器321と、動作モード切替部430と、バッファアンプ240と、キャパシタ351とを含む。動作モード切替部430は、スイッチ231,232,233及び234と同じ配置のスイッチ431,432,433及び434を含む。これらスイッチ431,432,433及び434のON/OFF状態は第2の動作モード及び第3の動作モードにおいてスイッチ231,232,233及び234のON/OFF状態と同じである。図5に示されるように、第1の動作モードにおいて、スイッチ431及び434はONであり、スイッチ432及び433はOFFである。即ち、第1の動作モードにおいて、DAC320の出力端子はVCO110の第1の制御端子及びバッファアンプ240の入力端子に接続される。アナログ制御信号14が第1の制御電圧15を持つ信号としてVCO110に供給されると共にバッファアンプ240はキャパシタ351をプリチャージする。従って、キャパシタ351がプリチャージされた状態例えば、キャパシタ351の側端子の電圧がVLOCK-VOSとなった状態で第2の動作モードが開始することになる。前述の第1の実施形態及び第2の実施形態と同様に、第1の動作モードの終了時に、レジスタ213はデジタル利得制御部212から出力されるデジタル制御コードを保存する。尚、図5は例示に過ぎず、動作モード切替部430は各動作モードにおける接続状態を達成可能な任意の機能部であってよい。以上説明したように第3の実施形態に係る位相同期回路は、周波数調整回路の第1の動作モードにおいて第1の実施形態及び第2の実施形態と異なる。具体的には、第1の動作モードにおいて、バッファアンプは帯域制限フィルタに含まれるキャパシタをプリチャージする。従って、この位相同期回路によれば、第2の動作モードに要する時間を短縮し、更なる高速ロックアップが可能である。第4の実施形態図6に示されるように、第4の実施形態に係る位相同期回路は、基準信号源100と、VCO110と、位相調整回路120と、周波数調整回路500とを含む。周波数調整回路500は、デジタル制御部510と、DAC220と、動作モード切替部230と、バッファアンプ240と、帯域制限フィルタ250と、コンパレータ561及び562とを含む。周波数調整回路500は、第1乃至第3の実施形態のいずれかと同一または類似の第1乃至第3の動作モードを持っていてもよいが、持たなくてもよい。周波数調整回路500は、少なくとも対象信号の周波数を基準信号10の周波数にロック可能であればよい。デジタル制御部510は、デジタル周波数検出器211と、デジタル利得制御部212と、レジスタ513とを含む。コンパレータ561は、周波数調整回路500におけるロックアップ後例えば第3の動作モード中に位相調整回路120からVCO110の第2の制御端子に与えられる第2の制御電圧=VCtlと、第1の閾値電圧=VHとを比較する。コンパレータ561は、第2の制御電圧が第1の閾値電圧よりも高ければ、HighレベルのUP信号16をレジスタ513に供給する。コンパレータ562は、周波数調整回路500におけるロックアップ後例えば第3の動作モード中に第2の制御電圧と、第2の閾値電圧=VLとを比較する。尚、第2の閾値電圧は第1の閾値電圧よりも低い。コンパレータ562は、第2の制御電圧が第2の閾値電圧よりも低ければ、HighレベルのDN信号17をレジスタ513に供給する。第1の閾値電圧及び第2の閾値電圧は、位相調整回路120の位相引き込み範囲に基づいて定めることができる。レジスタ513は、周波数調整回路500におけるロックアップ後例えば第3の動作モード中にデジタル制御コード例えば、DLOCK12をDAC220へと供給するが、この値をUP信号16及びDN信号17に応じて増減させる。具体的には、レジスタ513は、HighレベルのUP信号16を入力すると、デジタル制御コード12をインクリメントする例えば、1ずつ。他方、レジスタ513は、HighレベルのDN信号17を入力すると、デジタル制御コード12をデクリメントする例えば、1ずつ。以下、図7を参照しながら、デジタル制御コード12をUP信号16及びDN信号17に応じて調整することの技術的意義が説明される。通常、周波数調整回路500は、ロックアップした場合に、第2の制御電圧が位相調整回路120の位相引き込み範囲或いは、周波数調整可能な範囲の中心付近の値例えば、V0に一致するように設計される。ところが、例えば、予期せぬ外乱やバッファアンプ240のオフセットドリフトなどの影響によって、周波数調整回路500によるロックアップ後の周波数誤差が位相調整回路120の位相引き込み範囲を超えることがある。例えば、周波数調整回路500のロックアップ後に位相調整回路120が第2の制御電圧をV0に設定した場合の発振信号11の周波数がf0であり、所望信号の周波数がf1>f0であると仮定する。この場合に、位相調整回路120は発振信号11の周波数をf1にロックさせるために第2の制御電圧をV1まで増大させる必要がある。もし、V1が位相調整回路120の位相引き込み範囲の上限に対応する電圧を超えているならば、位相調整回路120はロック不可能である。そこで、コンパレータ561は第2の制御電圧がVHを超えるとHighレベルのUP信号16を出力し、デジタル制御コード12を増大させる。デジタル制御コード12の増大により第1の制御電圧が増大するので、第2の制御電圧が変わらなくても発振信号11の周波数は増大する。即ち、第2の制御電圧の増大が抑制され、VH以下の値でロックアップ可能となる。また、周波数調整回路500のロックアップ後に位相調整回路120が第2の制御電圧をV0に設定した場合の発振信号11の周波数がf0であり、所望信号の周波数がf2<f0であると仮定する。この場合に、位相調整回路120は発振信号11の周波数をf2にロックさせるために第2の制御電圧をV2まで減少させる必要がある。もし、V2が位相調整回路120の位相引き込み範囲の下限に対応する電圧を下回っているならば、位相調整回路120はロック不可能である。そこで、コンパレータ562は第2の制御電圧がVLを下回るとHighレベルのDN信号17を出力し、デジタル制御コード12を減少させる。デジタル制御コード12の減少により第1の制御電圧が減少するので、第2の制御電圧が変わらなくても発振信号11の周波数は減少する。即ち、第2の制御電圧の減少は抑制され、VL以上の値でロックアップ可能となる。このように、デジタル制御コード12をUP信号16及びDN信号17に応じて調整すれば、第2の制御電圧を介さずに周波数誤差を縮小できる。従って、周波数誤差が予期せぬ外乱やバッファアンプ240のオフセットドリフトなどの影響によって拡大したとしても、位相調整回路120は安定してロックアップ可能であり、第2の制御電圧はVL以上VH以下の範囲に収まる。以上説明したように、第4の実施形態に係る位相同期回路は、周波数調整回路のロックアップ後に、位相調整回路からの制御電圧に基づいて周波数調整回路内のデジタル制御コードを必要に応じて調整する。デジタル制御コードの調整によって周波数誤差は縮小し、位相調整回路が調整可能な範囲に収められる。従って、この位相同期回路によれば、予期せぬ外乱やバッファアンプのオフセットドリフトなどの影響によって周波数誤差が拡大したとしてもロックアップ可能である。第5の実施形態第5の実施形態に係る通信装置は、前述の第1乃至第4の実施形態のいずれかに係る位相同期回路を組み込むことができる。本実施形態に係る通信装置600が図8に例示される。通信装置600は、位相同期回路610と、アナログデジタル変換器620と、デジタルアナログ変換器630と、デジタルベースバンドBB処理部640と、RF部650と、アンテナ660とを含む。位相同期回路610は、前述の第1乃至第4の実施形態のいずれかに係る位相同期回路である。位相同期回路610は、アナログデジタル変換器620及びデジタルアナログ変換器630をクロック制御する。このクロック制御は、前述のVCO110の発振信号11を用いて行われる。デジタルBB処理部640は、符号化、復号などの処理を行う。例えば、送信に関して、デジタルBB処理部640は、デジタル送信信号を生成し、これをデジタルアナログ変換器630へと出力する。また、受信に関して、デジタルBB処理部640は、アナログデジタル変換器620からデジタル受信信号を入力する。アナログデジタル変換器620は、位相同期回路610からの発振信号11によってクロック制御される。アナログデジタル変換器620は、RF部650からベースバンド受信信号を入力し、デジタル受信信号に変換する。アナログデジタル変換器620は、デジタル受信信号をデジタルBB処理部640へと出力する。デジタルアナログ変換器630は、位相同期回路610からの発振信号11によってクロック制御される。デジタルアナログ変換器630は、デジタルBB処理部640からデジタル送信信号を入力し、ベースバンド送信信号に変換する。デジタルアナログ変換器630は、ベースバンド送信信号をRF部650へと出力する。RF部650は、フィルタリング、アップコンバート、ダウンコンバート、低雑音増幅、電力増幅などの処理を行う。例えば、送信に関して、RF部650は、デジタルアナログ変換器630からのベースバンド送信信号を処理し、RF送信信号を得る。RF部650は、RF送信信号をアンテナ660へと出力する。また、受信に関して、RF部650は、アンテナ660からのRF受信信号を処理し、ベースバンド受信信号を得る。RF部650は、ベースバンド受信信号をアナログデジタル変換器620へと出力する。アンテナ660は、RF部650からのRF送信信号を空間に放射したり、RF受信信号をRF部650へと出力したりする。以上説明したように、第5の実施形態に係る通信装置は、第1乃至第4の実施形態のいずれかに係る位相同期回路を含む。従って、この通信装置は、前述の第1乃至第4の実施形態のいずれかと同一または類似の効果を奏する。例えば、ロックアップの高速化によって、起動に要する時間を短縮し、データ処理の効率を高めることができる。第6の実施形態第6の実施形態に係る記憶装置は、前述の第5の実施形態に係る通信装置を組み込むことができる。本実施形態に係る記憶装置700が図9に例示される。記憶装置700は、通信装置600と、記憶部710と、プロセッサ720と、バス730とを含む。通信装置600は、記憶部710またはプロセッサ720から与えられたデータを送信したり、データを受信して記憶部710またはプロセッサ720に渡したりする。通信装置600、記憶部710及びプロセッサ720は、バス730を介して互いに接続され、データのやり取りが可能である。記憶部710は、例えば不揮発性半導体メモリであるメモリ712と、メモリ712の読み書きを制御するコントローラ711とを含む。記憶部710は通信装置600またはプロセッサ720から与えられたデータを記憶したり、データを読み出して通信装置600またはプロセッサ720に渡したりする。プロセッサ720は、通信装置600または記憶部710からデータを受け取り、これを処理する。プロセッサ720は、処理したデータを通信装置600または記憶部710に渡してもよい。以上説明したように、第6の実施形態に係る通信装置は、第5の実施形態に係る通信装置を含む。従って、この記憶装置は、前述の第5の実施形態と同一または類似の効果を奏する。例えば、ロックアップの高速化によって、起動に要する時間を短縮し、データ処理の効率を高めることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"