シリコン基板106上の第1の埋め込み酸化物BOX層105、及び、前記BOXの上において薄い窒化物の上層102及び下層104によって囲まれたバックゲート金属層103と、前記上層の薄い窒化物の上の薄い第2のBOX101、及び、その上に重ね合わされた薄いSOI層100であって、前記第2のBOX層、前記上層の薄い窒化物及び前記薄いSOI層は、スペーサ150に隣接する、前記薄い第2のBOX101及び前記薄いSOI層100と、前記薄いSOI層の上のゲートスタック131、132、133を有するFETであって、前記ゲートスタックは誘電体層131を前記ゲートスタックのフットプリントにおいて含んで前記薄いSOI層にリセスチャネルを前記FETに提供させる、FETと、を含む半導体デバイス。前記ゲートスタックは、前記ETSOI層の上面の上に重ね合わされた高k酸化物層131と、それに続く前記高k酸化物層の上の高k金属ゲートMGHK132と、前記MGHK層の上方に位置決めされた金属領域133とをさらに含む、請求項1に記載の半導体デバイス。前記高k酸化物層は、酸化物、窒化物、酸窒化物又はそれらの多層スタックを含む物質で作られる、請求項2に記載の半導体デバイス。前記金属領域はタングステンで作られる、請求項2に記載の半導体デバイス。前記ゲートスタックの垂直な側壁に付加された少なくとも1つのスペーサをさらに含む、請求項1に記載の半導体デバイス。前記ゲートスタックの側壁スペーサから、前記上層の薄い窒化物、前記薄い第2のBOX層及び前記薄いSOI層を分離する前記スペーサまで延びる隆起したソース及びドレインRSDを、前記薄いETSOIの上にさらに含む、請求項5に記載の半導体デバイス。前記バックゲート層に電圧を印加して短チャネル効果SCEが低減された、請求項1に記載の半導体デバイス。制御閾値電圧Vtのばらつきが、前記薄いSOIの厚さ及びドーパントによって生じる、請求項1に記載の半導体デバイス。前記分離スペーサは、前記RSDと前記バックゲート金属との間を分離する、請求項6に記載の半導体デバイス。コンタクトトレンチが、前記バックゲート層のための蒸着金属で充填された、請求項1に記載の半導体デバイス。高k誘電体物質が、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、それらのケイ酸塩及びそれらの合金を含む、請求項1に記載の半導体デバイス。浅いトレンチ分離STIによって互いに絶縁された、密閉されたバックゲート層を含む少なくとも一対のnFETデバイス及びpFETデバイスをさらに含む、請求項1に記載の半導体デバイス。囲んでいる前記分離スペーサによって密閉されているBOX層上に重ね合わされた前記ETSOI層は、6nmから8nmの範囲の厚さを有する、請求項1に記載の半導体デバイス。半導体デバイスを形成する方法であって、a第1の埋め込み酸化物BOX層105を有するシリコン基板106と、前記BOX上において薄い窒化物の上層102及び下層104によって囲まれたバックゲート金属層103とを準備することと、b前記上層の薄い窒化物の上の薄い第2のBOX101層と、その上に重ね合わされた薄いSOI層とを形成することであって、前記第2のBOX層、前記上層の薄い窒化物及び前記薄いSOI層は、スペーサ150に隣接する、形成することと、c前記薄いSOI層の上にゲートスタック131、132、133を有するFETを形成することであって、前記ゲートスタックは誘電体層131を前記ゲートスタックのフットプリントにおいて含んで前記薄いSOI層にリセスチャネルを前記FETに提供させる、FETを形成することとを含む方法。40nmから90nmの範囲の長さと、5nmから20nmの範囲の厚さとを有する、請求項14に記載の方法。前記ゲートスタックの側壁スペーサから、前記上層の薄い窒化物、前記薄い第2のBOX層及び前記薄いSOI層を分離する前記スペーサまで延びる隆起したソース及び隆起したドレインを、前記薄いETSOI上に形成することをさらに含む、請求項14に記載の方法。前記FETを前記薄いSOI層上に形成することは、前記ETSOI層の上面の上に重ね合わされた高k酸化物層と、それに続く前記高k酸化物層の上の高k金属ゲートMGHKと、前記MGHK層の上方に位置決めされた金属領域とを有するゲートスタックを形成することを含む、請求項14に記載の方法。前記薄いSOI層の上に作られたpFETデバイスとNFETデバイスとの間に分離バリアを提供するために、浅いトレンチ分離STIをさらに形成する、請求項14に記載の方法。前記BOX及び分離層として用いられる窒化シリコンまでトレンチを開くために反応性イオンエッチングRIEを行うことであって、前記トレンチは酸化物で充填される、反応性イオンエッチングRIEを行うことをさらに含む、請求項14に記載の方法。前記ソース及びドレインの活性領域のそれぞれに隆起したソース及び隆起したドレインRSDを有する一対の極薄SOIのpFET及びnFETを形成することをさらに含む、請求項14に記載の方法。RIE工程を行って、前記バックゲート金属に接触するようにコンタクトトレンチを形成することと、それに続いて前記RSDと前記バックゲート金属との間を分離するスペーサを形成することと、前記コンタクトトレンチをバックゲート金属コンタクトのための蒸着金属で充填することとをさらに含む、請求項14に記載の方法。前記薄いSOI層は、6から8nmまでの範囲の厚さを有し、10nmまでの範囲の厚さの薄い二酸化シリコン上に形成されており、5から10nmまでの範囲の厚さの前記極薄窒化シリコンと、それに続いて10から20nmまでの範囲の厚さを有する前記バックゲート金属層と、二酸化シリコンで作られた、前記シリコン基板上において約145nmのオーダーの厚さを有する前記厚いBOXの上に、5から10nmまでの範囲の厚さの前記極薄窒化シリコンの堆積とを形成することを含む、請求項14に記載の方法。上述の考察を鑑みると、チャネルドーパント及びシリコン本体の厚さに起因するVtばらつきの制御を向上させるために、単一ゲート型デバイス又は結合二重ゲート型デバイスにおいては利用できないオンデマンドのVt調節を可能にする、隔離されたバックゲートを有するETSOIデバイスの必要性がある。第1の態様において、本発明は、小型トランジスタの性能を向上させ、オンデマンドのVt調節を可能にするために、SCE問題を解決する新規なバックゲートトランジスタを説明する。別の態様において、本発明の実施形態は、薄い酸化物及び窒化物の絶縁体を含む薄い絶縁体を備えたETSOI半導体デバイスを説明する。実施形態は、バックゲートとして用いられるタングステンの層又は膜の上に薄い酸化物及び窒化物の絶縁体を備えた極薄SOI半導体デバイスを説明する。温度が600°Cを上回り、酸素が存在するときに、酸化タングステンの形成が予想されることを考慮すると、タングステンの使用は特に関係がある。タングステン膜を封じ込めて保護する本発明の基本的な構造によって、上述の酸化タングステンの形成が避けられる。さらに別の態様において、本発明の実施形態は、ETSOI高k金属ゲートMGHKの完全空乏型SOIデバイスFDSOIを提供するものであり、ここでは、タングステンバックゲートは、製造中の金属酸化を防ぐ抵抗率の低い薄膜窒化物によって密封される。ETSOI及び超薄BOXは、優れた短チャネル制御を示す半導体構造体を提供し、ドレイン誘起バイアス低下DIBL及びサブスレッショルドスイングを大幅に改善する。半導体構造体は、STIによって隔離され、独立してバイアスをかけることができる、バックゲート金属をもつnFET及びpFETを含む。さらに別の態様において、本発明の実施形態は、薄いBOX金属バックゲート型極薄SOIデバイスを形成する方法を提供するものであり、この方法は、薄い二酸化シリコン層上の6から8nmまでの範囲、好ましくは10nmまでの範囲である極薄SOIの基板と、好ましくは5から10nmまでの範囲である極薄窒化シリコン層と、それに続いて10から20nmまでの範囲の厚さのタングステン層と、それに続いて、好ましくは二酸化シリコンで作られた130nmから200nmまでの範囲の深さを有する厚いBOX上に、5から10nmまでの間の極薄窒化シリコンの堆積とを、シリコン基板上に設けることを含む。浅いトレンチ分離STIは、pFETデバイスとnFETデバイスとの間に分離バリアを提供する。反応性イオンエッチングRIEを利用してBOXまでトレンチが開かれ、窒化シリコンが分離を行う。次いで、トレンチは酸化物で充填される。ETSOIデバイスのpFET及びnFETはいずれも、隆起したソース及びドレインRSDをSD活性領域に備えるように製造される。トレンチは、バックゲート金属に接触するように、RIEによって開かれる。RSDとバックゲート金属との間を分離するために、スペーサが形成される。コンタクトトレンチは、BGバックゲートコンタクトのための蒸着金属で充填することができる。さらに別の態様において、本発明の実施形態は、極薄シリコンオンインシュレータETSOIデバイスを提供するものであり、このデバイスは、シリコン基板上の第1の埋め込み酸化物BOX層、及び、このBOX上において薄い窒化物の上層及び下層によって囲まれたバックゲート金属と、薄い窒化物の上層の上の薄い第2のBOX、及び、その上に重ね合わされた薄いSOI層であって、第2のBOX層、薄い窒化物の上層及び薄いSOI層はスペーサに隣接している、薄い第2のBOX及び薄いSOI層と、薄いSOI層の上のゲートスタックを有するFETであって、ゲートスタックは誘電体層をゲートスタックのフットプリントにおいて含んで薄いSOI層にリセスチャネルをFETに提供させる、FETと、を含む。本発明の他の目的、特徴及び利点は、以下の詳細な説明から明らかになるであろう。しかしながら、詳細な説明及び具体的な例は、本発明の好ましい実施形態を示すと同時に単なる例示の目的で与えられること、及び、種々の修正は、本発明から逸脱することなく当然に実施できることを、理解されたい。本発明の特性と考えられる新規な特徴は、特許請求の範囲に記載される。しかしながら、本発明自体、並びに、本発明の好ましい使用形態、更なる目的及びそれらの利点は、添付の図面と併せて読まれるときに、例示的な実施形態の以下の詳細な説明を参照することによって最もよく理解される。ここで、本発明が、以下の説明及び本出願に添付する図面を参照することによって、より詳細に説明される。本出願の図面は、単なる例示の目的で提供されるものであり、そのため、図面は、正確な縮尺で描かれていないことに留意されたい。以下の説明において、本発明が完全に理解されるように、特定の構造、コンポーネント及び物質、寸法、処理ステップ並びに技術といった、多くの具体的な詳細が記載される。しかしながら、当業者であれば、これらの具体的な詳細がなくても本発明を実施できることが分かるであろう。他の例においては、周知の構造又は処理ステップは、本発明を曖昧にしないように、詳細には説明されていない。さらに、層、領域又は基板としての要素が、別の要素の上にon又は上全体にわたってover存在するものとして言及されるときは、その要素は、他方の要素の上に直接存在することができることも、間に介在する要素が存在してもよいことも、理解されるであろう。対照的に、要素が、別の要素の上に直接directlyon又は、上全体にわたって直接directlyover存在しているものとして言及されるときには、間に介在する要素は存在しない。要素が、別の要素に接続されるconnected又は結合されるcoupledものとして言及されるときには、その要素は、他の要素に直接的に接続若しくは結合することができることも、間に介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が、別の要素に直接接続されるdirectlyconnected又は直接結合されるdirectlycoupledものとして言及されるときには、間に介在する要素は存在しない。図2から図9は、薄いBOX金属バックゲート型極薄SOIデバイスを有する半導体デバイスを形成するために用いられることが好ましい種々の処理ステップを通して、本発明の実施形態の例示的な半導体構造体を示す。抵抗率が低いことが特徴であるタングステンで作られることが好ましい金属バックゲートBGをもつ、極薄SOIから成長した選択的なエピタキシャルシリコンを備えた、極薄シリコンオンインシュレータ半導体デバイスが説明され、このデバイスでは、バックゲートは、超薄窒化シリコン層によって保護される。本発明のこの実施形態及び他の実施形態は、金属BGに電圧を印加してフロントゲートのVtを調整することによって、短チャネル効果SCEが低減される。薄いSOIの厚さ及びドーパントによって、制御Vtのばらつきが生じる。図2は、本発明の実施形態において用いることができる初期構造体を示す。初期構造体は、超薄シリコンオンインシュレータSOI層100を含むことができ、これは、以下、超薄埋め込み酸化物BOX層101上に重ね合わされた極薄SOIチャネル又はETSOIとも呼ばれる。薄い埋め込み酸化物101の下には、金属バックゲートBG103を剥離から保護するために、超薄窒化シリコン102が用いられる。第2の超薄埋め込み誘電体である窒化シリコン104が、140nmから200nmまでのオーダーの厚さであることが好ましい厚い埋め込み酸化物BOX105からバックゲート金属層103を分離して密封するように、堆積される。最後に、シリコン基板106が、ハンドリング基板としての役割を果たすために加えられる。図2に示される半導体基板106は、Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP及びその他のすべてのIII/V族又はII/VI族化合物半導体を含むがこれらに限定されない、いずれかの半導体物質で作られる。半導体基板106は、有機半導体、又はSi/SiGeのような層状半導体を含むこともできる。ETSOIチャネル100は、約3nmから10nmまでの厚さを有しており、8nmから10nmまでの範囲の厚さであることが好ましい薄い埋め込みBOX101の上に作られる。10nmから20nmまでの範囲の厚さを有することが好ましい金属バックゲートBG層103は、上部の薄い窒化シリコン層102と下部の薄い窒化シリコン層104との間に密封され、各々の窒化シリコン層は、好ましくは5nmから10nmまでの範囲の厚さを有し、BG層を剥離から保護する。図3を参照すると、初期構造体は、ETSOIチャネル100から厚い埋め込み酸化物BOX105に至るまで形成された第1の凹部108と、金属BG103とチャネルETSOI層100とを隔てる窒化シリコンの分離ライナ108と、を含む。酸化物107が、凹部を充填して、浅いトレンチ分離STIを形成する。さらに図3を参照すると、7nm以下の厚さを有することが好ましい超薄窒化シリコン102及び104の2つの層は、金属バックゲートBG103の上下にそれぞれ配置される。本発明の実施形態においては、薄い絶縁シリコンライナ108は、浅いトレンチ分離STIの充填酸化物107からBG103を隔てており、STIは、後のpFETデバイスとnFETデバイス図示せずとの間の分離バリアとして機能する。ここで、少なくとも1つのMOSFET半導体デバイスの側断面図を示す図4を参照する。初期デバイスにはゲートスタックが設けられており、ゲートスタックは、リセスETSOIチャネル層の上面の上における高k酸化物層131と、それに続いて、高k酸化物層の上に重ね合わされた高k金属ゲートMGHK132とを含む。抵抗率が低いためにタングステン133で作られることが好ましい金属領域が、MGHK層の上方に位置決めされる。ゲートスタックのゲート誘電体は、酸化物、窒化物、酸窒化物、又はそれらの多層スタックを含むことができる。高k誘電体物質は、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、それらのケイ酸塩及びそれらの合金を含むが、これらに限定されない。MOSFETデバイスは、ゲートスタックのフットプリントにおけるETSOIチャネル100内部に配置されたソース領域及びドレイン領域図示せずをさらに含む。ゲートスタックは、種々の物質層の堆積、リソグラフィ及びエッチングによって形成することができる。代替的には、置換ゲートプロセスを用いて、ゲートスタックを形成することができる。ETSOI層内に配置されるチャネル領域は、MOSFETのソース領域とドレイン領域との間において、ゲートスタックの真下に位置決めされる。次に、少なくとも1つのスペーサ150が、ゲートスタックの側壁に付加される。活性ソース-ドレインSD領域において、隆起したソース及びドレインRSD130が、スペーサに隣接して付加される。図5は、バックゲートBG層の形成を示す概略図である。トレンチが、好ましくは反応性イオンエッチングRIEによってエッチングされ、BG103層の上で停止する。次に、約10から15nmの厚さの厚いスペーサ110が形成されて、ETSOIFETデバイスと活性RSD領域130とを分離する。BOXまでトレンチを開くためにRIEプロセスを延長し、分離層として窒化シリコンを用いる。次に、トレンチは、酸化物の堆積で充填される。pFETETSOIデバイス及びnFETETSOIデバイスはいずれも、SD活性領域内に隆起したソース及びドレインRSD130を備えて製造されることが有利である。図6は、選択的なタングステン充填物又は蒸着によって形成される他の何らかの同等な金属を用いることが好ましい、BGトレンチからの金属充填部120を示す概略図である。図7は、剥離を避けるために超薄窒化シリコン層によって保護された金属バックゲートBGと共に、SD領域内の隆起したソース及び隆起したドレインRSD130を表す、ETSOIデバイスの側面図を示す。次に、コンタクトトレンチが、RIEによって開けられ、バックゲート金属に接触する。コンタクトトレンチは、BGコンタクトのために、蒸着金属で充填されることが好ましい。これ以降は、従来の製造プロセスを用いて、ETSOIデバイスを含む集積回路の残りの部分を形成することができる。薄いスペーサ構造体によって、ETSOIデバイスが、高k誘電体及び金属ゲートスタック並びにエピタキシャル隆起ソース/ドレインを一体化できるようになる。このようにして構成された構造体は、ETSOI高k金属ゲートMGHKの完全空乏型SOIデバイスを提供し、このデバイスにおいては、金属バックゲートは、薄膜窒化物の低い抵抗率によって密閉され、製造中の金属酸化が防止される。ETSOI及び薄いBOXは、ドレイン誘起バイアス低下及びサブスレッショルドスイングを大幅に改善する優れた短チャネル制御を伴う半導体構造体を提供する。本発明の実施形態の半導体構造体は、独立してバイアスをかけることができる、nFET及びpFETバックゲート型デバイスを含む。図8は、金属タングステン層103が酸化タングステンの体積膨張によって剥離する酸化から、バックゲート金属タングステン103を分離するための、超薄窒化シリコン102及び104の使用を示す。核反応分析NRAを用いて、タングステン上に堆積した3つの異なる膜の窒素濃度を確認する。タングステンの表面上の二酸化シリコン及びシリコンはいずれも、少しの窒素濃度も示していない。超薄窒化シリコン9Aは、窒素濃度が6e15であり、酸化からの適切な保護を提供する。図9は、金属タングステンバックゲートを保護するための超薄窒化シリコン膜の存在を確認するために用いられたオージェ分析を示す。サンプルは、二酸化シリコンの表面上におけるタングステン層上の窒化シリコン膜9Aからなる。厚さプロファイリングのために、金属コバルトキャップが窒化シリコンの表面上に堆積されている。オージェ分析は、金属コバルトキャップとタングステン表面との間に位置する突出した窒素のピークを示しており、ここでは酸素の存在は観測されていない。対照的に、薄い窒化シリコンが意図的に除去されたタングステンと二酸化シリコンとの界面においては、窒素は検出されない。このプロファイリング分析の結果によって、タングステンの表面上に堆積した超薄窒化シリコン9Aの存在により酸化が防止されているものと結論づけられる。要約すれば、このように構成された構造体は、短チャネル効果を最小にする。従って、SOIチャネルの厚さが極めて薄いことが重要である。薄いSOIの厚さがバックゲート層と組み合わされたときに、その2つの組み合わせは、短チャネル効果及びその中のドーパントを効果的に制御する。さらに、薄いBOXと併用されるETSOI高k金属バックゲート完全空乏型デバイスは、優れた短チャネル制御をもたらすだけでなく、ドレイン誘起バイアス及びサブスレッショルドスイングを大幅に低減する。本発明が、その好ましい実施形態と関連して特に示され、説明されたが、当業者であれば、本発明の思想及び範囲から逸脱することなく、形態及び詳細における上述及び他の変更を行うことができることが分かるであろう。従って、本発明は、説明され図示された厳密な形態及び詳細に限定されるものではなく、特許請求の範囲内に含まれることが意図される。