フレキシブルなトリガの仕組みを実装する回路構成10により複数のモジュール100を駆動する方法であって、少なくとも1つのトリガ信号が様々なソースにより引き起こされ、前記ソースに従って、トリガを起動する特定のトリガの仕組みが選択される、方法。前記トリガ信号は、目標値と比較される少なくとも1つの入力されたタイムベース18、20、22により引き起こされ、従って、前記トリガは時間事象により起動される、請求項1に記載の方法。前記目標値は中央演算ユニットにより予め設定される、請求項2に記載の方法。トリガ信号を入力するためのバスインタフェースが利用され、従って、前記トリガは中央演算ユニットにより起動される、請求項1~3のいずれか1項に記載の方法。前記トリガ信号は、接続されたモジュール100により引き起こされ、従って、前記トリガは、接続されたモジュール100のトリガ事象により起動される、請求項1~4のいずれか1項に記載の方法。特に請求項1~5のいずれか1項に記載の方法を実施するための、様々なソースの信号を互いに結合しトリガ信号を生成する論理ゲートを備えた、複数のモジュール100を駆動する回路構成。論理ゲートとしてORゲート36が機能する、請求項6に記載の回路構成。少なくとも1つのタイムベース18、20、22の入力のためのマルチプレクサ16と、目標値のためのレジスタ12と、比較器28と、が設けられる、請求項6又は7に記載の回路構成。バスインタフェースが設けられる、請求項6~8のいずれか1項に記載の回路構成。更なる別のモジュールを接続するためのインタフェース33が設けられる、請求項1~9のいずれか1項に記載の回路構成。公知のアプローチの場合、昇順で隣リ合うセル、又は、昇順で隣り合うセルのチェーンKetteであって、途中で途切れてはならない上記セルのチェーンのみが、互いにトリガできるという欠点が判明している。時間値に基づいてトリガリングが行われる場合には、従来の構造は、新しい信号の生成のために、対応する時間値をCPUにより再ロードする必要があり、これにより主CPUに高い割り込み負荷が掛かるという欠点を有する。このような背景から、請求項1に記載の方法と、請求項6の特徴を備えた回路構成とが提示される。実施形態は、従属請求項、以下の記載、及び図面から明らかとなろう。提案される方法は、フレキシブルなトリガの仕組みTriggermechanismusを提供し、このトリガの仕組みは、タイムベースに応じて機能するだけではなく、信号出力のための複数のハードウェアユニットのトリガリング及び制御も同時に可能にする。その際に、提案されるトリガの仕組みは、隣り合わないモジュールも互いに報知し、作動し、停止し、又は、パラメータ集合の再ロードをトリガしうるほど、フレキシブルflexibelである。提案される回路構成は、フレキシブルなトリガの仕組みを実装するモジュールから成る。回路構成では、個別に接続されたモジュールが互いに接続可能であり、様々なトリガの仕組み時間、CPUアクセス、他の出力モジュールが設定されうる。各トリガソースに基づいて、出力ユニットを停止し、作動し、及び/又は、各出力を停止又は作動し、及び/又は、パラメータ集合を並行して再ロードすることが可能である。提案される解決策は、実行時間の間にトリガの仕組みを再プログラミングしうることにより卓越している。これに対して、公知のアプローチの場合は、使用されるマルチプレクサ内で予め固定的に設定される。提供される内部トリガを介して、各チャネルは、各他のチャネルに影響を与えることが可能であるフィードバック。提案されるトリガの仕組みは、車両分野のためのタイマプラットホームの構成要素であってもよい。代替的に、上記の仕組みは、産業分野でも使用されうる。一実施形態において、少なくとも2つのモジュールのためのフレキシブルなトリガの仕組みについての回路構成が提供され、この少なくとも2つのモジュールは、共同のトリガリングのために、トポロジー的なtopologisch特性を有する必要はなく、共同のトリガリングは、大域的なタイムベースに基づいて行われる必要はない。記載されるトリガの仕組みは、時間事象、CPUトリガ、又は、1つ以上の接続されたハードウェアユニットのトリガ事象により起動されうる。さらに、出力トリガ機構が互いに並行して利用可能であり、その際に、出力トリガ機構は、ハードウェアによっても、ソフトウェアによっても起動されうる。タイムベースを生成するために、マイクロコントローラのための共通のタイムベースを提供しうるタイムベースユニットTBU:TimeBaseUnitが使用することが可能である。タイムベースユニット又はタイムベースモジュールは、チャネル内で編成され、その際に、チャネル数は装置に依存しない。少なくとも2つのチャネルがTBU内に実装される。典型的に、各チャネルは、24ビット長のタイムベースレジスタを有する。しかしながら、16ビット、32ビット等のような他の長さも提供されうる。タイムベースチャネルは、互いに独立して駆動されうる。本発明の更なる別の利点及び実施形態は、以下の記載及び添付の図面から明らかとなろう。上記の特徴及び以下で解説される特徴は、各示される組み合わせにおいてのみならず他の組み合わせにおいても、又は、単独でも、本発明の範囲を逸脱することなく利用されうる。本発明は、図面の実施形態を用いて概略的に示され、以下で図面を参照しながら詳細に解説される。図1には、中央トリガ機構を実装する回路構成10のブロック図が示される。図は、目標値ACT_TBが格納されたレジスタ12と、第1のANDゲート14と、タイムベースTBU_TS218、TBU_TS120、及び、TBU_TS022の入力のためのマルチプレクサ16と、バスインタフェースを介して入力される外部トリガHost_Trigの記録のためのレジスタ24と、第2のANDゲート26と、比較器=<28と、ハードウェアトリガのマスクのための更なる別のレジスタ29と、任意の符号器30と、8つの更なる別のANDゲート32と、外部ハードウェアユニットの信号の入力のためのインタフェース33と、更なるORゲート>=134と、信号CTRL_TRIG、即ちトリガ信号を出力する更に別のORゲート>=136と、値FUPD_CTRLのための更なる別のレジスタ38と、値OUTEN_CTRLのためのレジスタ40と、値ENDIS_CTRLのための更なる別のレジスタ42と、更なる別の任意の符号器44と、別のマルチプレクサ46と、更に別のマルチプレクサ48と、値OUTEN_STATのためのレジスタ50と、値ENDIS_STATのためのレジスタ52と、信号OUTENを出力する任意の符号器54と、信号ENDISを出力する任意の符号器56と、信号FUPDがその出力口で出力される8つのANDゲート58と、を示す。目標値ACT_TBは、タイムベース10又は20又は22により与えられる入力信号と比較され、この比較に基づいてトリガが起動される。図1には、中央トリガ機構が示され、この中央トリガ機構は、入力信号として、1つ以上のタイムベース、及び/又は、他のモジュールのトリガ信号を提供し、及び/又は、中央演算ユニット又はCPUによる設定のためのバスインタフェースを含む。ここに到着する信号は、提案される構造によりフレキシブルに互いに接続され、出力口での対応するアクションを行うことが可能である。図2では、ハードウェアモジュールTOM100が示され、ハードウェアモジュールTOM100は、この場合はタイミングジェネレータ出力モジュールとして設けられ、中央トリガ機構に接続されている。図は、第1のトリガチャネルTGC0102と、第2のトリガチャネルTGC1104と、を示す。トリガチャネルTGC0102は、8つのモジュールチャネルTOM_CH0106~TOM_CH7108に接続される。トリガチャネルTGC1104は、8つのモジュールチャネルTOM_CH8110~TOM_CH15112に接続される。更に、マイクロコントローラバスのためのインタフェース114が設けられる。2つのトリガチャネル102及び104内には、入力信号として、タイムベースTBU_TS0120、TBU_TS1122、及びTBU_TS2124の値が入力される。2つのトリガチャネル102及び104の出力は、信号OUTEN130と、ENDIS132と、FUPD134と、UPEN136である。更に、トリガ信号TRIG138が設けられる。このトリガ信号138は、TRIG_0140~TRIG_7142と、TRIG_8144~TRIG_15146と、に分けられる。更なる別の入力信号は、TOM_TRIG_[i-1150と、CMU_FXCLK152と、SPE0_OUT154と、SPE7_OUT156SPE:SensorPatternEvaluation、センサパターン評価である。その際に、SPEは、センサ、例えばホールセンサの入力を評価するモジュールである。出力信号は、TOM_CH0160と、TOM_CH0_SOUR162と、TOM_CH8_OUT164と、TOM_CH15_OUT166と、TOM_TRIG_[i168である。図1では、制御すべきハードウェアモジュールがフレキシブルなトリガ機構と如何に接続されるのかが示されている。構造の1の構成要素が、タイムベースTBU_TSxを記録し、目標値ACT_TBと比較する役目を果たす。その際に、この目標値は、典型的にCPUによって予め設定される。その後、この構成要素は、対応するトリガを生成する。第2の構成要素は、バスインタフェースを介して書き込み可能であり、トリガHOST_TRIGを起動することが可能である。更なる別の構成要素は、ハードウェアユニットTOMから来うるトリガハードウェアトリガを結合して共通のトリガ信号を導出する。その際に、この構成要素は、個々のトリガ線をフレキシブルに互いに組み合わせ、従って、トリガを起動するハードウェアユニットが有するトポロジー的状態は重要ではない。得られるトリガのために有効な入力トリガは、典型的にCPUが書き込むレジスタで特定されるINT_TRIG。さらに、トリガ機構は出力構造を有し、この出力構造は、入力トリガから得られるトリガ全体を処理し、対応した出力トリガと、接続されたハードウェアモジュールTOM内でのアクションと、を起動する。出力トリガの仕組みとして、例えば、複数のハードウェアユニットの停止又は作動が並行して行われうるENDIS_CTRL、ENDIS_STAT。その際に、停止するか又は作動するかについての制御は、レジスタ42ENDIS_CTRLにより実現され、このレジスタ42では、トリガの発生の際に一緒に作動又は停止すべきハードウェアユニットがマーク付けされる。或るユニットが作動されているか又は停止されているかという現在の状態は、レジスタ52ENDIS_STATの読み出しにより確認することが出来る。さらに、CPUは、レジスタ52ENDIS_STATに直接書き込むことで、バスインタフェースを介して複数のチャネルを同時に作動又は停止することが可能である。別の出力の仕組みは、ハードウェアユニットTOMの出力信号を、並行して接続又は切断することが出来る。その際に、このことを、得られるトリガOUTEN_CTRLを介して、又は、CPUからレジスタ50OUTEN_STATを用いて制御することが可能である。更なる別の出力の仕組みは、接続されたハードウェアモジュール内での、パラメータの同時の強制的な更新であるFUPD_CTRL。そこでは、どの接続されたハードウェアユニットがパラメータを同時に更新すべきかが、レジスタ38に記録される。当然のことながら、出力トリガの仕組みは、個々のハードウェアモジュールに対しても適用することが可能である。