"磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、前記磁気抵抗素子に接し、前記磁化容易軸に沿って延びる第1の配線と、を備える電子装置における磁化状態を書き換える制御方法であって、前記第1の配線にパルス電流を流す工程と、前記磁化自由層の磁化状態が、第1の状態から第2の状態へ、または前記第2の状態から前記第1の状態へ変更される工程と、を備え、前記変更される工程は、前記パルス電流により発生するパルス磁場を前記磁化自由層に印加する毎に行なわれ、前記パルス電流は、前記磁化自由層の磁化状態を前記第1の状態から前記第2の状態に書き換える場合と、前記磁化自由層を前記第2の状態から前記第1の状態に書き換える場合とにおいて、同一の方向を向くように流す、制御方法。磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、前記磁気抵抗素子に接し、前記磁化容易軸に沿って延びる第1の配線と、を備える電子装置における磁化状態を書き換える制御方法であって、前記磁化自由層の磁化の向きを読み出す工程と、前記読み出す工程において読み出された磁化の向きと、書込みデータに対応する磁化の向きとが同一であるか異なるかを判定する工程と、前記判定する工程において異なると判定された場合に、前記第1の配線にパルス電流を流す工程とを備え、前記パルス電流により発生するパルス磁場を前記磁化自由層に印加する毎に、前記磁化自由層の磁化の向きが、前記パルス電流を流す工程の前における前記磁化自由層の磁化の向きに対して反転し、前記パルス電流は、前記磁化自由層の磁化状態を第1の状態から第2の状態に書き換える場合と、前記磁化自由層を前記第2の状態から前記第1の状態に書き換える場合とにおいて、同一の方向を向くように流す、制御方法。主表面を有する半導体基板と、前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、前記磁気抵抗素子に接する第1の配線と、を備える半導体装置における磁化状態を書き換える制御方法であって、前記磁化自由層の磁化状態を変更する前の初期磁化状態を判定する工程と、前記判定する工程において、前記磁化自由層の磁化状態を変更する必要があると判定された場合に、前記第1の配線にパルス電流を流す工程と、前記パルス電流により、前記磁化自由層の前記磁化容易軸と交差する方向に発生するパルス磁場を前記磁気抵抗素子に印加することにより前記磁化自由層の磁化状態が変更される工程と、を備える、制御方法。前記第1の配線は前記磁化容易軸に沿って延びる、請求項3に記載の制御方法。主表面を有する半導体基板と、前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子とを備える半導体装置における磁化状態を書き換える制御方法であって、前記磁化自由層の磁化状態を変更する前の初期磁化状態を判定する工程と、前記判定する工程において、前記磁化自由層の磁化状態を変更する必要があると判定された場合に、前記磁気抵抗素子の近傍においてパルス電流を流す工程と、前記パルス電流により、前記磁化自由層の前記磁化容易軸と交差する方向に発生するパルス磁場を前記磁気抵抗素子に印加することにより前記磁化自由層の磁化状態が変更される工程と、を備える、制御方法。前記パルス電流は、前記磁気抵抗素子の前記磁化容易軸の延在する方向に沿って流す、請求項5に記載の制御方法。前記パルス電流は、前記磁化自由層の磁化状態を第1の状態から第2の状態に書き換える場合と、前記磁化自由層を前記第2の状態から前記第1の状態に書き換える場合とにおいて、同一の方向を向くように流す、請求項3~6のいずれかに記載の制御方法。前記パルス電流は、前記パルス電流の大きさが単調増加した後、時間的に連続して前記大きさが単調減少する、請求項1~7のいずれかに記載の制御方法。磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含み、前記磁化固定層と前記磁化自由層との間に前記トンネル絶縁層が配置された磁気抵抗素子と、前記磁気抵抗素子に接し、前記磁化容易軸に沿って延びる第1の配線と、前記第1の配線に接続され、前記第1の配線に沿う一方向にパルス電流を流すデータ書込回路とを有する、電子装置。前記データ書込回路は、前記磁化自由層の磁化状態を第1の状態から第2の状態に書き換える場合と、前記磁化自由層を前記第2の状態から前記第1の状態に書き換える場合とにおいて、前記パルス電流を、前記第1の配線において、常に同一の方向を向くように流す、請求項9に記載の電子装置。前記パルス電流は、前記パルス電流の大きさが単調増加した後、時間的に連続して前記大きさが単調減少する、請求項9または10に記載の電子装置。前記パルス電流が流れる毎に、前記磁化自由層の磁化の向きが、前記パルス電流が流れる前における前記磁化自由層の磁化の向きに対して反転する、請求項9~11のいずれかに記載の電子装置。主表面を有する半導体基板と、前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含み、前記磁化固定層と前記磁化自由層との間に前記トンネル絶縁層が配置された磁気抵抗素子と、前記磁気抵抗素子に接し、前記磁化容易軸に沿って延びる第1の配線と、前記第1の配線と電気的に接続された第2の配線と、前記第1の配線と電気的に接続された、前記磁気抵抗素子を選択する第1のトランジスタとを備え、前記第1の配線は、平面視において前記磁化自由層の長手方向に沿うように延在しており、前記第1のトランジスタは、前記第1の配線において、前記磁気抵抗素子を挟んで前記第2の配線と前記第1の配線との接続部に対する反対側に接続されている、半導体装置。単一の前記第2の配線には、前記第2の配線を選択するための単一の第2のトランジスタが接続されている、請求項13に記載の半導体装置。前記長手方向は、前記磁化自由層の前記磁化容易軸に沿う方向である、請求項13または14に記載の半導体装置。複数の前記磁気抵抗素子がアレイ状に配置されており、前記第1の配線は個々の前記磁気抵抗素子に対して1つずつ配置されており、個々の前記第2の配線は、平面視において1列に並ぶ複数の前記磁気抵抗素子のそれぞれと電気的に接続される、請求項13~15のいずれかに記載の半導体装置。前記第1および第2の配線は、延在する方向に交差する断面の外周の少なくとも一部が、前記第1および第2の配線の内部よりも透磁率が高い高透磁率膜に覆われている、請求項13~16のいずれかに記載の半導体装置。前記磁気抵抗素子は、前記第1の配線に近い方から、前記磁化固定層、前記トンネル絶縁層、前記磁化自由層の順に積層されている、請求項13~17のいずれかに記載の半導体装置。前記磁気抵抗素子は、前記第1の配線に近い方から、前記磁化自由層、前記トンネル絶縁層、前記磁化固定層の順に積層されている、請求項13~17のいずれかに記載の半導体装置。前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含み、前記磁化固定層と前記磁化自由層との間に前記トンネル絶縁層が配置された他の磁気抵抗素子と、前記他の磁気抵抗素子に接し、前記磁化容易軸に沿って延びる他の第1の配線とをさらに備え、前記他の磁気抵抗素子および前記他の第1の配線は、前記第1の配線の延在する方向に関して、前記磁気抵抗素子および前記第1の配線と接するように配置され、前記第1の配線と前記他の第1の配線とは、同一の前記第2の配線と電気的に接続される、請求項13~19のいずれかに記載の半導体装置。前記他の磁気抵抗素子は、前記磁気抵抗素子よりも前記半導体基板に近い層に配置されている、請求項20に記載の半導体装置。前記他の第1の配線は、平面視における一部の領域において前記第1の配線と重なるように配置されている、請求項20または21に記載の半導体装置。前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含み、前記磁化固定層と前記磁化自由層との間に前記トンネル絶縁層が配置された他の磁気抵抗素子をさらに備え、前記他の磁気抵抗素子は、前記第1の配線の延在する方向に関して、前記磁気抵抗素子と接するように配置され、前記磁気抵抗素子と前記他の磁気抵抗素子とは、同一の前記第1の配線と接するように配置され、前記磁気抵抗素子と前記他の磁気抵抗素子とは、同一の前記第2の配線と電気的に接続される、請求項13~19のいずれかに記載の半導体装置。前記第1の配線にパルス電流が流れることにより、前記磁気抵抗素子の磁化状態が書き換えられる、請求項13~23のいずれかに記載の半導体装置。前記パルス電流は、前記磁化自由層の磁化状態を第1の状態から第2の状態に書き換える場合と、前記磁化自由層を前記第2の状態から前記第1の状態に書き換える場合とにおいて、前記第1の配線に沿う同一の方向を向くように流す、請求項24に記載の半導体装置。請求項9~12のいずれかに記載された電子装置が搭載された、携帯端末装置。請求項13~25のいずれかに記載された半導体装置が搭載された、携帯端末装置。特開2004-39757号公報に開示される標準の2軸型MRAMにおいては、磁気抵抗素子の近傍に配置される配線に流れる電流により形成される磁場を用いて、磁気抵抗素子の磁化状態が書き換えられる。上記配線は通常、個々の磁気抵抗素子に対して、平面視において互いに交差するように2本配置される。MRAMにおいては多数の磁気抵抗素子が平面視においてアレイ状に多数配列される。複数の磁気抵抗素子のうち1列に並ぶ磁気抵抗素子は、通常は同一の配線に電気的に接続され、当該配線に流れる電流による磁場により磁化状態が書き換えられる。このため、たとえば当該配線に接続される複数の磁気抵抗素子のうちの1つを選択して磁化状態を書き換える際には、平面視において互いに交差する2本の配線のそれぞれに電流が流れ、それぞれの配線が形成する磁場が合成されたいわゆる合成磁場が形成される。このとき当該磁気抵抗素子と同一の配線に接続される他の磁気抵抗素子に対して、当該配線に流れる電流により形成される磁場が印加されることがある。したがって上記他の磁気抵抗素子が意図せず選択され、その磁化状態が誤って書き換えられる、いわゆるディスターブと呼ばれる現象が発生する可能性がある。ディスターブが発生すると、当該MRAMの機能が低下する。磁化状態を書き換える際のディスターブの発生を抑制するためには、特開2009-26354号公報および特開2010-166054号公報に開示されるパルス信号としてのいわゆるパルス磁場を、選択された磁気抵抗素子に印加することが好ましい。しかし特開2009-26354号公報および特開2010-166054号公報に開示される方法を用いても、上記ディスターブの発生を確実に抑制することは困難である。本発明は、上記の問題に鑑みなされたものである。その目的は、磁気抵抗素子の磁化状態を確実に書き換えることのできる電子装置、半導体装置、およびその制御方法、ならびに上記電子装置、半導体装置が搭載された携帯端末装置を提供することである。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記のとおりである。代表的な実施の形態による電子装置は、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、磁気抵抗素子に接し、磁化容易軸に沿って延びる第1の配線と、を有する。代表的な実施の形態による電子装置の制御方法は、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、磁気抵抗素子に接し、磁化容易軸に沿って延びる第1の配線とを備える半導体装置における磁化状態を書き換える制御方法である。上記制御方法は以下の工程を備える。第1の配線にパルス電流を流す工程と、当該パルス電流により発生するパルス磁場を印加する毎に、パルス電流を流す工程の前の磁化自由層の磁化の向きに対し、磁化自由層の磁化の向きが反転する工程とを備える。本発明によれば、選択された磁気抵抗素子の第1の配線に流れるパルス電流により、当該磁気抵抗素子の磁化自由層が有する磁化容易軸に交差する方向に延びる磁場が形成される。このため、選択された磁気抵抗素子の磁化状態を確実に所望の状態に書き換えることができる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1まず、本実施の形態としてチップ状態の半導体装置について図1を用いて説明する。図1を参照して、本実施の形態における半導体チップCHPには、CPUCentralProcessingUnitと、MRAMと、周辺回路と、パワーラインPLとを有している。半導体チップCHPの周辺部にはパッドPDが配置されている。CPUは、中央演算処理部とも呼ばれる回路であり、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このためCPUには高速処理が要求される。MRAMは、磁気を利用して、記憶される情報磁化状態をランダムに読み出したり書き換えたりすることができる素子である。MRAMは電源を切っても記憶状態が保持される不揮発性メモリとして機能するだけでなく、高速なランダムアクセス機能を有するメモリ素子である。周辺回路は、CPUやMRAMとともに半導体装置のシステムを構成するための回路であり、たとえば電源回路、クロック回路やリセット回路などから構成されている。周辺回路には、デジタル信号を処理するデジタル回路やアナログ信号を処理するアナログ回路を含んでいる。アナログ回路は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、たとえば、増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。パワーラインPLは、CPU、MRAMおよび周辺回路を動作するための電圧を供給するラインであり、電源ラインやグランドラインから構成されている。CPU、MRAMおよび周辺回路は、パワーラインと接続されており、パワーラインからの電源供給によって動作できる。パッドPDは、半導体チップCHPの外部に接続される機器回路と入出力するための外部接続端子である。パッドPDを介して半導体チップCHPに形成されているCPUなどに入力信号が入力される。またCPUからの出力信号がパッドPDを介して半導体チップCHPの外部に接続されている機器回路に出力される。この半導体チップCHPは、たとえば図2に示すように、携帯情報端末やデジタル家電などの携帯端末装置に搭載することができる。次に、MRAMの等価回路について図3および図4を用いて説明する。図3を参照して、通常、MRAMが構成する回路には、横方向行方向にn行、縦方向列方向にm列、マトリクス状に複数のMRAMのメモリセルMCが配置されている。つまりMRAMは、アレイ状に配置された複数のメモリセルMCからなるメモリセルアレイを構成している。複数のメモリセルMCの各々は、磁気抵抗素子MTJと、MISFETMetalInsulatorSemiconductorFieldEffectTransistorからなるアクセストランジスタATR第1のトランジスタとを有している。アクセストランジスタATRは、複数並ぶ磁気抵抗素子MTJのうち情報の読み書きを行なう素子メモリセルMCを選択するトランジスタである。図3の等価回路においては、ワード線WL1~WLmと、ソース線SL1~SLmとが互いに並行して延在するように配置されている。一方、図3の等価回路の縦方向に延在するように、書き換えビット線WBL1~WBLn第2の配線および読み出しビット線RBL1~RBLnが互いに並行して配置されている。また各メモリセルMCにおいて、書き換え下部配線BEDL第1の配線が配置されている。書き換え下部配線BEDLは、磁気抵抗素子MTJの下部電極としての役割と、磁気抵抗素子MTJの磁化状態を書き換える配線としての役割とを併せ持つ配線である。なお図3の等価回路における各配線の延在する方向は、必ずしも実際のMRAMにおいて各配線が延在する方向を表わすものではない。MRAMは上記以外に、ワード線WL1~WLmと電気的に接続されたワード線ドライバ帯WDと、ソース線SL1~SLmと電気的に接続されたデータ読出回路DRCと、選択トランジスタWSG1~WSGnおよび選択トランジスタRSG1~RSGnを介在してビット線BL1~BLnと電気的に接続されたデータ書込回路DWCと、選択トランジスタWSG1~WSGnおよびRSG1~RSGnの各々のゲートに電気的に接続されたカラムデコーダCDとを有している。データ読出回路DRCは、選択された磁気抵抗素子MTJの磁化状態情報を読み出す回路であり、データ書込回路DWCは、選択された磁気抵抗素子MTJの磁化状態情報を書き換える回路である。具体的には、データ書込回路DWCは、パルス電流を発生させ、そのパルス電流を、選択された磁気抵抗素子MTJの書き換え下部配線BEDLに流すことにより、選択された磁気抵抗素子MTJの磁化状態を書き換える。パルス電流については後に詳述する。なお図3においては書き換えビット線WBL1~WBLnと読み出しビット線RBL1~RBLnとが共通のカラムデコーダCDに接続されているが、書き換えビット線WBL1~WBLnと読み出しビット線RBL1~RBLnとが別々のカラムデコーダCDに接続されていてもよい。このように横方向および縦方向に延在する複数のラインが存在し、かつアレイ状にメモリセルMCが配置された回路構成を有するMRAMは、外部からの制御信号やアドレス信号に基づき、特定のメモリセルMCにランダムアクセスする。そして当該MRAMは、アクセスした特定のメモリセルに対して、入力データDinを書き換えたり出力データDoutを読み出したりする。図4を参照して、本実施の形態におけるMRAMは、平面視における一方向に複数図4においては5列:Y1~Y5および上記一方向と交差略直交する方向に複数図4においては6列:X1~X6の磁気抵抗素子MTJが配置され、これらの磁気抵抗素子MTJは平面視においてアレイ状に配置されている。上記一方向に書き換えビット線WBLおよび読み出しビット線RBLが延在し、磁気抵抗素子MTJと電気的に接続されている。当該MRAMのそれぞれの磁気抵抗素子MTJに対して、上記一方向と交差略直交する方向に延在する書き換え下部配線BEDLが電気的に接続されている。Y1~Y5に沿う方向に複数並ぶ磁気抵抗素子MTJは、共通の書き換えビット線WBLおよび読み出しビット線RBLに電気的に接続されている。これに対してそれぞれの磁気抵抗素子MTJは、別々の書き換え下部配線BEDLと電気的に接続されている。次に、MRAMの構成について図5~図9を用いて説明する。図5を参照して、本実施の形態のMRAMにおいては、複数のメモリセルMCが平面視におけるx方向と、x方向に略直交するy方向とに関して一定の間隔ごとに、アレイ状に配置されている。メモリセルMCごとに1つずつ配置される磁気抵抗素子MTJは、たとえば楕円形など、一方向における寸法が上記一方向に交差略直交する他の方向における寸法よりも長い平面形状を有することが好ましい。書き換え下部配線BEDLは、図5のx方向に延在するように、個々のメモリセルMCに対して1つずつ配置される。書き換え下部配線BEDLは、平面視において磁気抵抗素子MTJの長手方向に沿うように延在することが好ましい。すなわち図5においては、磁気抵抗素子MTJの長手方向がx方向に沿うように延在することが好ましい。書き換えビット線WBLおよび読み出しビット線RBLは、図5のx方向に交差略直交するy方向に延在する。y方向に沿うように複数並ぶ磁気抵抗素子MTJのそれぞれは、同一共通の書き換えビット線WBLおよび読み出しビット線RBLと電気的に接続される。逆に言えば、個々の書き換えビット線WBLおよび読み出しビット線RBLは、1列に並ぶ複数の磁気抵抗素子MTJのそれぞれと電気的に接続される。図6を参照して、本実施の形態のMRAMにおいては、複数のメモリセルMCが配置される領域には、半導体基板SUBの主表面上にアクセストランジスタATRと磁気抵抗素子MTJとを有している。アクセストランジスタATRは、たとえばボロンやリン、砒素などの不純物を含む1対のソース/ドレイン領域としての不純物領域IPRと、シリコン酸化膜からなるゲート絶縁膜GIと、ポリシリコンなどの導電体からなるゲート電極層GEとを有している。なお、ゲート電極層GEが金属膜の場合、ゲート絶縁膜GIはたとえば酸化ハフニウムHfO2などの高誘電率膜を用いる。1対の不純物領域IPRは、半導体基板SUBの主表面に互いに間隔をあけて配置されている。ゲート電極層GEは、1対の不純物領域IPRに挟まれる半導体基板SUBの表面上にゲート絶縁膜GIを介在して形成されている。なお1対の不純物領域IPRおよびゲート電極層GEの表面は金属材料がシリサイド化された金属シリサイド膜MFが形成されていてもよい。なお、図6においては半導体基板SUBの上にMRAMが形成される例を示しているが、本実施の形態においてはたとえば図7のようにMRAMを配線基板等の絶縁基板ISUB上に形成してもよい。この場合、アクセストランジスタATRは、絶縁基板ISUB上に形成されたSOISemiconductorOnInsulator層に形成されてもよい図7において図示せず。したがって、半導体基板を用いた半導体装置に限らず、たとえば半導体基板を用いず絶縁基板上に形成された電子装置に本発明のMRAMを適用することもできる。当該電子装置のチップが図3の携帯端末装置に搭載されてもよい。磁気抵抗素子MTJは、アクセストランジスタATRが形成された半導体基板SUBの主表面上に複数層の層間絶縁層たとえば5層のシリコン酸化膜からなる層間絶縁層III1~III5およびたとえば4層のシリコン窒化膜からなる層間絶縁層II1~II4を介在して位置している。磁気抵抗素子MTJは、書き換え下部配線BEDLの表面にその下面が接するように形成されている。この書き換え下部配線BEDLは、ビアVAおよび読み出し用配線M3,M2,M1を通じてアクセストランジスタATRの1対のソース/ドレイン領域IPRの一方に電気的に接続されている。読み出し用配線M2と同一の層にはソース線SL図3参照が接続されている。またゲート電極GEは図6の紙面奥行き方向に延在するが、ゲート電極GEと同一の方向に延在するように、図示されないワード線WL図3参照が配置されている。また図6においてはゲート電極層GE、書き換えビット線WBLおよび読み出しビット線RBLが平面視において略平行に延在する。このためソース線SLは上記の各配線と平面視において交差するように延在することが好ましく、たとえば図6に示されるメモリセルに対して紙面奥行き側または紙面手前側に配置されることが好ましい。このため図6においてはソース線SLが図示されない。このようにすれば、図6に示されるメモリセルと、当該メモリセルに対して紙面奥行き方向に隣接するメモリセルとが同時に動作することを抑制することができる。なお読み出し用配線M3,M2およびソース線SLは、たとえばバリアメタルBRLと、配線本体となるたとえば銅からなる導電膜CUとからなり、バリアメタルBRLは銅膜CUの下面と側面とを覆う態様で形成されている。バリアメタルBRLは、たとえばタンタルTa、窒化タンタルTaN、チタンTi、窒化チタンTiN、ルテニウムRuの薄膜のうちいずれか1種、または2種以上が積層された構成であることが好ましい。読み出し用配線M1は、たとえばタングステンなどからなるタングステン膜TUNと、タングステン膜TUNの下面と側面とを覆うバリアメタルBRLとからなる。ビアVAは、たとえばタングステン膜TUNとバリアメタルBRLとからなっている。ビアVAは、シリコン窒化膜II3、シリコン酸化膜III4に設けられた溝内、およびシリコン窒化膜II5、シリコン酸化膜III6に設けられた溝内に形成されている。また磁気抵抗素子MTJの上側に電気的に接続するように読み出しビット線RBLが形成されている。読み出しビット線RBLは、たとえばバリアメタルBRLと、配線本体となる銅膜CUとからなり、バリアメタルBRLは銅膜CUの下面と側面とを覆う態様で形成されている。これにより、読み出しビット線RBLと書き換え下部配線BEDLとの間に磁気抵抗素子MTJが配置されている。さらに書き換え下部配線BEDLの上側に電気的に接続するように、ビアVAを介在して書き換えビット線WBLが形成されている。書き換えビット線WBLは、たとえばバリアメタルBRLと、配線本体となる銅膜CUとからなり、バリアメタルBRLは銅膜CUの下面と側面とを覆う態様で形成されている。これにより、書き換えビット線WBLと書き換え下部配線BEDLとの間にビアVAが配置されている。すなわち、平面視において概ね、読み出し用配線M3の真上に配置されるビアVAと書き換えビット線WBLの真下に配置されるビアVAとに挟まれる位置に、磁気抵抗素子MTJが配置される。さらに言い換えればアクセストランジスタATRは、書き換え下部配線BEDLにおいて、磁気抵抗素子MTJを挟んで、書き換えビット線WBLと磁気抵抗素子MTJとの接続部に対する反対側に接続されている。より具体的には、書き換え下部配線BEDLの上面に接する、書き換えビット線WBLと電気的に接続されたビアVAは、磁気抵抗素子MTJの右側の接続部において書き換え下部配線BEDLと電気的に接続される。これに対して、書き換え下部配線BEDLの下面に接する、アクセストランジスタATRと電気的に接続されたビアVAは、磁気抵抗素子MTJの左側の接続部において書き換え下部配線BEDLと電気的に接続される。層間絶縁層III5、磁気抵抗素子MTJおよび書き換え下部配線BEDLを覆うように、たとえばシリコン窒化膜からなる層間絶縁層II5が配置されていることが好ましい。層間絶縁層II5は磁気抵抗素子MTJの上面および側面を覆うことにより、磁気抵抗素子MTJを上面側および側面側から保護する役割を有する。層間絶縁層II5上には層間絶縁層III6~III8および層間絶縁層II7が積層されている。ただし後述するように、たとえば層間絶縁層III6は、層間絶縁層III6および層間絶縁層III7とが積層された2層構造を有していてもよい。上記の構成を有する場合も包括的に示すために、図6においては層間絶縁層III7が間引かれている。同様の理由により、図6においては層間絶縁層II6が間引かれている。また図6のx方向に交差略直交するy方向に関しては、書き換えビット線WBL、読み出しビット線RBLおよび磁気抵抗素子MTJは、図8ABに示す態様で形成されている。なお図6および図8においては書き換えビット線WBLおよび読み出しビット線RBLは磁気抵抗素子MTJの上方に配置されているが、これらは磁気抵抗素子MTJの下方または磁気抵抗素子MTJと同一の層に配置されてもよい。書き換え下部配線BEDLはたとえばタンタルTa、窒化タンタルTaN、ルテニウムRu、チタンTi、窒化チタンTiN、タングステンW、クロム鉄ニッケルNiFeCr、クロムニッケルNiCr、アルミニウムAlなどの金属膜からなることが好ましい。また書き換え下部配線BEDLは1層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。書き換え下部配線BEDLの厚みはたとえば10nm以上70nm以下であることが好ましく、なかでも20nm以上50nm以下一例として35nmであることが好ましい。さらに書き換え下部配線BEDLは、たとえば読み出し用配線M3,M2と同様に、たとえばその底面および側壁がバリアメタルBRLで覆われていてもよい。なお図6において、ビアVAはタングステンTUNにより形成されており、書き換え下部配線BEDLはタンタルTAにより形成されている。しかしこれらは一例であり、たとえばビアVAがタンタルや銅など、他の金属材料から形成されてもよい。後述するように、MRAMの製造方法に応じて、部分的な構成および材質たとえば書き換え下部配線BEDLとその下面に接触するビアVAとを構成する金属材料は一致するなどが適宜変化する。磁気抵抗素子MTJは、磁化固定層MPLと、トンネル絶縁層MTLと、磁化自由層MFLとがこの順に積層された構成いわゆるボトムピン構造を有している。すなわち磁化固定層MPLと磁化自由層MFLとの間にトンネル絶縁層MTLが配置されている。図9を参照して、磁気抵抗素子MTJはシード層SEDと、磁化固定層MPL,トンネル絶縁層MTLおよび磁化自由層MFLと、キャップ層CPとがこの順に積層された構成であることが好ましい。図6および図8Aにおいては、キャップ層CPおよびシード層SEDの図示が省略されている。磁化固定層MPLはたとえば、反強磁性層MP3と磁化固定層MP2とスペーサ層SPと磁化固定層MP1とがこの順に積層された構成を有することが好ましい。反強磁性層MP3は、たとえばPtMnまたはIrMnから選択される1種以上の反強磁性体からなることが好ましい。反強磁性層MP3の厚みは10nm以上30nm以下であることが好ましく、12nm以上25nm以下であることがより好ましい。磁化固定層MP2はたとえばコバルトCo、鉄Feからなる群から選択される1種以上から構成される磁性金属単体、またはこれらの材質とボロンBとからなる群から選択される1種以上から構成される合金の膜であることが好ましい。具体的にはたとえばCoFeの薄膜、CoFeとCoFeBとの積層構造が用いられる。このように磁化固定層MP2は単一の層であってもよいが、複数の層が積層された構成であってもよい。磁化固定層MP2の全体の厚みは1.2nm以上3nm以下であることが好ましく、1.5nm以上2.5nm以下であることがより好ましい。スペーサ層SPはたとえばルテニウムRuなどの非磁性金属からなる。スペーサ層SPの厚みは0.4nm以上1nm以下であることが好ましく、0.6nm以上0.9nm以下であることがより好ましい。磁化固定層MP1はたとえばニッケルNi、コバルトCo、鉄Feからなる群から選択される1種以上から構成される磁性金属単体、またはこれらの材質とボロンBとからなる群から選択される1種以上から構成される合金の膜であることが好ましい。具体的にはたとえばFeの薄膜、NiFeの薄膜、NiFeCoの薄膜、CoFeBの薄膜、NiFeCoBの薄膜、CoFeBとCoFeとの積層構造が用いられる。このように磁化固定層MP1は単一の層であってもよいが、複数の層が積層された構成であってもよい。磁化固定層MP1の全体の厚みは1.2nm以上3nm以下であることが好ましく、1.5nm以上2.5nm以下であることがより好ましい。なお磁化固定層MP1と磁化固定層MP2との磁化量MsVがほぼ等しくなることが好ましい。トンネル絶縁層MTLはたとえばアルミニウムAl、マグネシウムMg、ハフニウムHfからなる群から選択される1種以上の金属材料の酸化膜からなる単一の層または積層構造であることが好ましい。トンネル絶縁層MTLの全体の厚みは0.5nm以上2nm以下であることが好ましく、0.6nm以上1.5nm以下であることがより好ましい。磁化自由層MFLはたとえばニッケルNi、コバルトCo、鉄Fe、ボロンB、ルテニウムRuからなる群から選択される1種以上の磁性金属または非磁性金属からなる金属単体または合金の膜であるであることが好ましい。具体的にはたとえばFeの薄膜、NiFeの薄膜、NiFeCoの薄膜、CoFeBの薄膜、NiFeCoBの薄膜、CoFeとNiFeとの積層構造、CoFeBとRuとCoFeBとの積層構造が用いられる。このように磁化自由層MFLは単一の層であってもよいが、複数の層が積層された構成であってもよい。磁化自由層MFLの全体の厚みは1nm以上10nm以下であることが好ましく、1.5nm以上9nm以下であることがより好ましい。シード層SEDはたとえばタンタルTa、窒化タンタルTaN、チタンTi、窒化チタンTiN、ルテニウムRu、NiCr、NiFeCrからなる群から選択される1種以上の単一の層または積層構造であることが好ましい。シード層SEDは非磁性体であることが好ましい。シード層SEDの全体の厚みは1nm以上30nm以下であることが好ましく、1nm以上20nm以下であることがより好ましい。キャップ層CPはたとえばタンタルTa、窒化タンタルTaN、ルテニウムRuからなる群から選択される1種以上の非磁性金属の単一の層または積層構造からなることが好ましい。キャップ層CPの全体の厚みは30nm以上80nm以下であることが好ましく、40nm以上70nm以下であることがより好ましい。次に図10~図17を参照しながら、本実施の形態における磁気抵抗素子MTJの磁化状態を変更する制御方法、および磁気抵抗素子MTJの磁化状態を読み出す方法について説明する。まず図10および図11を参照しながら、基本的な磁化状態の書き換えおよび読み出しの動作、ならびに磁化状態を変更するメモリセルを選択する動作について説明する。図10Aを参照して、磁気抵抗素子MTJの磁化自由層MFLに記録される磁化状態磁化の方向を書き換える反転する際には、まずアクセストランジスタATRをONにすることにより、所望のメモリセルを選択する。また同時に、当該メモリセルと電気的に接続された書き換えビット線WBLを選択するための選択トランジスタWSG図3参照をONにする。そして図10A中に矢印で示すように、アクセストランジスタATRから読み出し用配線M1~M3、ビアVA、書き換え下部配線BEDL、ビアVAを経由して書き換えビット線WBLに達する電流を流す。この状況を図11の平面図を用いて説明すれば、まず書き換え下部配線BEDLi,iを有するメモリセルMCを、磁化状態を書き換える磁気抵抗素子としてbit選択する。次に上記メモリセルMCにおける磁気抵抗素子の平面視における長手方向図のx方向に沿うように延在する書き換え下部配線BEDLi,iおよび、当該磁気抵抗素子のメモリセルMCと平面視において重なる書き換えビット線WBLiに図10Aおよび図11に示す電流が印加される。上記電流のうち特に書き換え下部配線BEDLi,iに流れる電流により形成される磁場が、bit選択された磁気抵抗素子の磁化自由層MFLに印加されることにより、当該磁化自由層MFLの磁化の方向が変化する。このようにして磁気抵抗素子の磁化状態を変更することができる。書き換え下部配線BEDLi,iにはパルス電流を流すため、パルス電流によるパルス磁場が、後述する磁化容易軸と交差する方向に形成される。このパルス磁場により、磁化自由層MFLの磁化の向きを確実に反転させることができる。磁化自由層MFLの磁化の向きを反転させることは、磁化自由層MFLの磁化状態を第1の状態から第2の状態、または第2の状態から第1の状態へと変更することを意味する。このことについては後に詳述する。当該電流が書き換え下部配線BEDLを通る際には、磁気抵抗素子MTJの真下の領域を通り抜けるように通過する。このため、書き換え下部配線BEDLを通る電流により、確実に磁気抵抗素子MTJの磁化状態を書き換えることができる。一方、図10Bを参照して、磁気抵抗素子MTJの磁化自由層MFLに記録される磁化状態磁化の方向を読み出す際には、まずアクセストランジスタATRをONにすることにより、所望のメモリセルを選択する。また同時に、当該メモリセルと電気的に接続された読み出しビット線RBLを選択するための選択トランジスタRSG図3参照をONにする。そして図10B中に矢印で示すように、アクセストランジスタATRから読み出し用配線M1~M3、ビアVA、書き換え下部配線BEDL、磁気抵抗素子MTJを経由して読み出しビット線RBLに達する電流を流す。このようにして、磁気抵抗素子MTJのたとえば下部配線BEDLとキャップ層CP図9参照との間に電圧を印加する。選択された磁気抵抗素子の磁化自由層MFLの磁化の方向に応じて変化される、磁気抵抗素子の電気抵抗を検出することにより、磁気抵抗素子MTJの磁化状態が読み取られる。次に図12~図17を参照しながら、特に磁化状態を書き換える制御方法についてより詳細に説明する。図12を参照して、書き換え下部配線BEDLの延在する図のx方向に長手方向を有する、楕円形の磁気抵抗素子の磁化自由層MFLを考える。磁化自由層MFLの厚みは2.0nmであり、平面視における長手方向の寸法が425nm、長手方向に交差する方向の寸法が200nmであるとする。図12および図13Aを参照して、この磁化自由層MFLの初期磁化方向が図のx方向右向きであると仮定し、このことを磁化のX、Y成分がそれぞれMx/|M|=1、My/|M|=0であると表現する。ここでMxは磁化の方向のX成分、Myは磁化の方向のY成分、|M|は磁化の大きさの絶対値とする。一方、図13Bを参照して、仮に磁化自由層MFLの初期磁化方向が図のx方向左向きである場合には、このことを磁化のX、Y成分がそれぞれMx/|M|=-1、My/|M|=0であると表現する。再び図12を参照して、磁化自由層MFLは磁化されやすい方向と磁化されにくい方向とを有する。具体的には、磁化自由層MFLは磁化容易軸に沿う方向に磁化されやすく、磁化困難軸に沿う方向には磁化されにくい。磁化容易軸および磁化困難軸の方向は、磁化自由層MFLの平面形状や材質などによって変化することがあるが、一般的に磁化容易軸は磁化自由層MFLの長手方向に沿う方向に延在し、磁化困難軸は磁化容易軸に交差略直交する方向に延在する。このため、磁化自由層MFLの初期磁化状態は一般的に磁化容易軸に沿う右向き図13Aまたは左向き図13Bとなる。磁化自由層MFLの磁化状態を変更する書き換えるとは、一般的には図13Aに示す状態第1の状態から図13Bに示す状態第2の状態に変更すること、および図13Bに示す第2の状態から図13Aに示す第1の状態に変更することをいう。なお、磁化自由層MFLの磁化の方向は図13Aおよび図13Bに示す2種類の状態に変化するが、磁化固定層MPLの磁化の方向は1種類の状態に固定されている。図14を参照して、たとえば書き換えのために選択されたbitにおいて、磁化自由層MFLの磁化の方向が図13Aと同じであり、磁化固定層MPLが図の右向き、すなわち磁化自由層MFLにおける図13Aと同じ方向に磁化されている初期状態を考える。このように磁化自由層MFLと磁化固定層MPLとの磁化の方向が同じである状態をここではデータ0と表現する。逆に、磁化自由層MFLと磁化固定層MPLとの磁化の方向が反対向きである状態をここではデータ1と表現する。図10および図11に示す基本動作に基づき、選択された磁気抵抗素子MTJの磁化状態磁化の方向を書き換える際には、まず1プレリードにより、選択された磁気抵抗素子MTJbitの磁化の初期状態がデータ0、データ1のいずれであるかを読み出す。そして2ジャッジにより、当該磁気抵抗素子の磁化状態を初期磁化状態に対して変更する必要の有無を判定する。図14中のAの場合は、初期磁化状態がデータ0であり、これをデータ1に書き換えたい場合であり、2において磁気抵抗素子MTJの磁化状態を変更する必要があると判定された場合に相当する。図14中のBの場合は、初期磁化状態がデータ0であり、これをデータ0のまま維持したい場合である。図14中のAの場合には、3BEDL電流印加において、図10Aおよび図11に示すように、磁気抵抗素子MTJの近傍に存在する書き換え下部配線BEDLに電流を流し、当該電流が形成する磁場を磁気抵抗素子MTJの磁化自由層MFLに印加する。このようにすれば、磁化自由層MFLの磁化の方向が右向きから左向きに反転し、磁気抵抗素子MTJの磁化の状態はデータ0からデータ1の状態に変更される。一方、図14Bの場合には、3BEDL電流印加において書き換え下部配線BEDLに電流を流さない。このようにすれば、磁化自由層MFLの磁化の方向が右向きのまま維持され、磁気抵抗素子MTJの磁化の状態はデータ0のまま変更されない。図14に示すフローチャートが示す動作をより簡潔にまとめたものが図15のフローチャートである。図15を参照して、本実施の形態の電子装置または半導体装置においては、まず工程1において、磁化自由層MFLの現在の磁化の向き磁化の状態を読み出すプレリードが行なわれる。次に、工程1のプレリードにより得られた現在の磁化の向き現在の磁化自由層MFLの磁化の状態第1または第2の状態と、書込みデータに対応する磁化の向きパルス電流により書き換えられることによる磁化自由層MFLの磁化の状態とが同一であるか異なるかを比較対照する。この比較結果により、磁化自由層MFLの磁化の状態を変更するべきか否かを判断する工程2。すなわち、プレリードにより得られた磁化自由層MFLの磁化の向きと、書込みデータに対応する磁化の向きとが異なる場合、磁化の反転が必要であると判断する。磁化の反転磁化の向きの変更が必要な場合には、工程3を実施する。すなわち、磁化自由層MFLの磁化容易軸の延在する方向に沿って延びる書き換え下部配線BEDL第1の配線にパルス電流を流す。ここでのパルス電流は、磁化自由層MFLの磁化状態を第1の状態データ0から第2の状態データ1に書き換える場合と、当該磁化状態を第2の状態データ1から第1の状態データ0に書き換える場合とにかかわらず、同一の方向に流す。このパルス電流により、工程4において磁化自由層MFLの磁化状態が反転する第1の状態から第2の状態へ、または第2の状態から第1の状態へと書き換えられる。なお、工程2において、磁化の反転が不要であると判断された場合には、工程3,4を実施せず、図15のフローチャートの動作を終了する。以上より、本実施の形態の電子装置または半導体装置においては、書き換え下部配線BEDLに対して常に同一の方向一方向のみのパルス電流を流す毎に、第1の状態から第2の状態へ、または第2の状態から第1の状態へ、交互に磁化自由層MFLの磁化状態が反転する。より正確には、パルス電流により発生するパルス磁場が磁化自由層MFLに印加されることにより、当該磁化自由層MFLの磁化の状態が変更反転される。図10Aおよび図11、図14に示す、磁化状態を書き換える際に書き換え下部配線BEDLに流す磁化容易軸に沿った方向の電流は、上記のように、いわゆるパルス電流である。ここでパルス電流とは、たとえば時間的に連続して同じ大きさの電流が流れる定常電流、または電流値が最大値まで単調増加した後、比較的長い時間たとえば10ナノ秒~20ナノ秒電流の最大値を維持し、その後電流値が単調減少する長パルス電流とは異なり、電流の大きさが短時間に急激に変化し、短時間だけ流れる電流である。すなわちパルス電流とは、当該電流値が最大値にまで単調増加した後、時間的に連続して電流値が最大値の状態を維持する時間が実質的にゼロである当該電流値が単調減少する電流をいうものとする。図16Aを参照して、図16Aのグラフの横軸は時間を、縦軸は書き換え下部配線BEDLに流れるパルス電流の大きさを示す。時刻t1から書き換え下部配線BEDLに電流を流し始め、短時間で電流値が単調増加してBDに達した後、時間的に連続して電流値が単調減少して時刻t2において電流値が0になる。またパルス幅TpwはTpw=t2-t1/2で示される時間であり、磁化自由層MFLのスピン磁気モーメントが反転する時間である。パルス電流のパルス幅Tpwは、具体的には100ピコ秒から5ナノ秒の範囲内の極短時間である。なおパルス幅Tpwは700ピコ秒から1500ピコ秒の範囲内とすることがより好ましい。ただし図16Bを参照して、図14の3BEDL電流印加において書き換え下部配線BEDLに流すパルス電流は、たとえば時刻t1からt3まで単調増加して電流値がBDに達した後、時刻t3から時刻t4までは電流値がBDの状態を維持し、時刻t4から時刻t2までの間に、電流値がBDから0になるように単調減少する変化態様を有するものであってもよい。ただし上記のようにパルス電流が最大値を維持する時間は実質的にゼロに等しいため、時刻t3から時刻t4までは実質的にゼロに等しい極短時間である。図16Bのパルス電流においても、図16Aのパルス電流と同様に、パルス幅Tpwは100ピコ秒から5ナノ秒より好ましくは700ピコ秒から1500ピコ秒の範囲内の極短時間であることが好ましい。あるいは図16Cを参照して、書き換え下部配線BEDLに流すパルス電流は、単調増加ののち単調減少するが、ピーク値付近においてその時間変化の傾きが、他の時間よりも緩やかになるように変化してもよい。この場合、書き換え下部配線BEDLのパルス電流の時間変化はたとえば上に凸の放物線を描く。書き換え下部配線BEDLにパルス電流を流すことにより、いわゆるパルス磁場が形成され、当該パルス磁場が磁化状態を書き換えようとする磁気抵抗素子MTJに印加される。パルス磁場とは、図16A~Cに示すパルス電流の値と同様の態様で大きさが時間変化し、上記のパルス電流と同様のパルス幅Tpwを有する磁場である。パルス電流は書き換え下部配線BEDLに流れるため、磁気抵抗素子MTJの磁化自由層MFLの長手方向に沿う方向に流れる。すなわち磁化自由層MFLの磁化容易軸が長手方向に沿う方向であれば、パルス電流は磁化自由層MFLの磁化容易軸に沿う方向に流れる。このため磁化自由層MFLには、その磁化容易軸に交差略直交する方向にパルス磁場が印加される。言い換えれば磁化自由層MFLには、その磁化困難軸に沿う方向にパルス磁場が印加される。このように磁化自由層MFLに、磁化容易軸に交差磁化困難軸に沿う方向のパルス磁場が印加されることにより、磁化自由層MFLの磁化状態が変更される。ところでパルス磁場のピーク値Hpは、磁化自由層MFLの持つ異方性磁界Hkに近い大きさであることが好ましい。異方性磁界Hkとは、磁化自由層MFLの磁化の方向を約90°変化させるために必要な磁場の大きさを示す。パルス磁場を用いて磁化自由層MFLの磁化の方向を約90°変化させれば、後述するように確実に磁化自由層MFLの磁化の方向を反転させることができる。このためパルス磁場は異方性磁界Hkに近い大きさとなることが好ましい。図17の各グラフを参照して、横軸はパルス磁場のピーク値Hpを示し、縦軸は図16Aに示すパルス電流と同様に時刻t1から時刻t2までの間に図16Aと同様の態様で変化するよう印加されるパルス磁場のパルス幅Tpwを示す。つまり図17の縦軸は、図16Aに示す態様で時間変化するパルス磁場の、磁場の大きさが最小値から最大値まで変化するのに要する時間を示す。また図17の各図中に1で示すHpおよびTpwの条件下では、磁化自由層MFLの磁化状態の書き換えが可能であり、図17の各図中に2で示すHpおよびTpwの条件下では、磁化自由層MFLの磁化状態の書き換えが不可能である。図17A~Cを参照して、Hkの大きさが175Oe、155Oe、130Oeの3通りとなるように、形状を変化させた3種類の磁化自由層MFLを用意する図17Aは図12の磁化自由層MFLに相当する。図17A~Cのいずれにおいても、Hpの大きさがHkの大きさに近い値を有する時には、Tpwの値にかかわらず、磁化自由層MFLの磁化状態の書き換えが可能である。しかしHpがHkに対して大きく異なる場合には、磁化自由層MFLの磁化状態の書き換えが不可能となる場合が発生する。ただし、Hpの値がHkの2倍Hkの自然数倍近くたとえば図17AにおいてHpが350Oe前後になると、再び磁化自由層MFLの磁化状態の書き換えが可能となるTpwの範囲が広くなることがわかる。ここで磁気抵抗素子MTJの磁化自由層MFLにおける、上記のHkの測定方法の一例を説明する。まず磁気抵抗素子MTJの上部電極と下部配線BEDLとの間の電気抵抗の値を出力できるように設定する。次に磁気抵抗素子MTJの磁化自由層MFLの磁化容易軸に沿う方向に磁場を印加し、当該磁気抵抗素子MTJが図14に示すデータ0の状態のときとデータ1の状態のときとの、磁気抵抗素子MTJの電気抵抗の差を測定する。次に磁気抵抗素子MTJの磁化自由層MFLの磁化困難軸に沿う方向に磁場を印加しながら、上記電気抵抗の値を出力する。磁化困難軸に沿う方向に加える磁場に応じて上記電気抵抗が変化する。ここで当該電気抵抗の値が、データ0のときの電気抵抗の値とデータ1のときの電気抵抗の値との半分になるときの、磁化自由層MFLの有する異方性磁界Hkの大きさが求めるHkとして測定される。再び図14を参照して、上記図15を用いて説明したように、書き換え下部配線BEDLに流す上記のパルス電流の向きは、選択bitの磁化状態を変化する方向にかかわらず、同一の向きである。具体的には、たとえば選択された磁化自由層MFLの磁化の状態を、データ0第1の状態からデータ1第2の状態に書き換える場合も、データ1からデータ0に書き換える場合も、ともにパルス電流は同一の方向たとえばアクセストランジスタATRから書き換えビット線WBLに向かう方向を向くように流すことが好ましい。なお上記においてデータ0からデータ1に書き換える場合も、データ1からデータ0に書き換える場合も、ともにパルス電流をたとえば書き換えビット線WBLからアクセストランジスタATRに向かう方向に流してもよい。次に、本実施の形態の比較例である図18~図20、および図21~図26に示す比較例の課題を説明しながら、本実施の形態の作用効果について説明する。図18を参照して、本実施の形態の比較例としてのMRAMのメモリセルは、図18のy方向に延在するライト線WTと、図18のx方向に延在するビット線BLとが平面視において略直交するように配置される。y方向に沿うように複数並ぶ磁気抵抗素子MTJのそれぞれは互いに間隔をあけて、同一共通のライト線WTと平面視において重なる位置に配置される。x方向に沿うように複数並ぶ磁気抵抗素子MTJのそれぞれは、同一共通のビット線BLと電気的に接続される。磁気抵抗素子MTJの下部電極LELは、本実施の形態の書き換え下部配線BEDLと同様の材質から形成されるが、その平面形状が書き換え下部配線BEDLに比べて図18のy方向に長く、アスペクト比が小さい。磁気抵抗素子MTJ磁化自由層MFLはその長手方向が図18のy方向に沿うように延在する。図19Aを参照して、たとえばライト線WTは読み出し用配線M3と同一の層であり、磁気抵抗素子MTJの真下に配置される。ビット線BLは磁気抵抗素子MTJの真上を通るように配置される。ライト線WTおよびビット線BLは、たとえばバリアメタルBRLと、配線本体となる銅膜CUとからなり、バリアメタルBRLは銅膜CUの下面と側面とを覆う態様で形成されている。ビット線BLは、磁気抵抗素子MTJの最上面である磁化自由層MFL正確には図19Aにおいて図示が省略されているキャップ層CP図9参照の上面に接するように形成されている。本実施の比較例としてのMRAMのメモリセルは、以上の点において本実施の形態に係るMRAMのメモリセルと異なっており、他の点においては同様であるため、図18および図19において、同一の要素については同一の符号を付しその説明を繰り返さない。次に図19および図20を参照しながら、基本的な磁化状態の書き換えおよび読み出しの動作、ならびに磁化状態を変更するメモリセルを選択する動作について説明する。図19Aを参照して、比較例のメモリセルにおける磁気抵抗素子MTJの磁化自由層MFLに記録される磁化状態磁化の方向を書き換える反転する際には、図19A中に図示されないビット線端部デコーダおよびライト線端部デコーダを用いて、所望のメモリセルを選択する。また同時に、当該メモリセルと平面視において重なる位置に配置されるライト線WTおよびビット線BLを選択するための選択トランジスタをONにする。そして図19A中に矢印で示すように、選択されたライト線WTおよびビット線BLにいわゆる定常電流または長パルス電流を流す。この状況を図20の平面図を用いて説明すれば、まず磁気抵抗素子Miを、磁化状態を書き換える磁気抵抗素子としてbit選択する。次に磁気抵抗素子Miと平面視において重なるライト線WTiおよびビット線BLiに電流が印加される。これらの電流が形成する磁場が合成されたいわゆる合成磁場が磁気抵抗素子Miの磁化自由層MFLに印加されることにより、磁気抵抗素子Miの磁化自由層MFLの磁化の方向が変化する。この合成磁場の大きさや向きに応じて、磁気抵抗素子Miの磁化自由層MFLの磁化の方向が変化する。つまりビット線BLにおいては、磁気抵抗素子MTJの長手方向に交差する方向に電流が流れ、ライト線WTにおいては、磁気抵抗素子MTJの長手方向に沿う方向に電流が流れる。このように磁気抵抗素子Mi上において互いに交差する2つの電流のそれぞれが形成する磁場を合わせた合成磁場により、磁気抵抗素子Miのデータを書き換えることができる。ここでビット線BLに流れる電流の向きは、図19の右向きおよび左向きの2方向に変化する。この電流の向きの変化により、磁化自由層MFLの磁化の方向を制御することができる。一方、図19Bを参照して、磁気抵抗素子MTJの磁化自由層MFLに記録される磁化状態磁化の方向を読み出す際には、まずアクセストランジスタATRをONにすることにより、所望のメモリセルを選択する。また同時に、当該メモリセルと電気的に接続されたビット線BLを選択するための選択トランジスタをONにする。そして図19B中に矢印で示すように、アクセストランジスタATRから読み出し用配線M1~M3、ビアVA、下部電極LEL、磁気抵抗素子MTJを経由してビット線BLに達する電流を流す。以降は図10Bと同様に、磁気抵抗素子Miの電気抵抗を検出することにより、磁気抵抗素子MTJの磁化状態が読み取られる。次に本実施の形態の比較例の課題について説明する。上記のように比較例の磁気抵抗素子MTJの磁化状態を書き換える際には、磁化自由層MFLを磁化させようとする方向に応じて、ビット線BLに流す電流の方向を変更する。図21を参照して、たとえば磁気抵抗素子MTJをデータ0に書き換える場合とデータ1に書き換える場合とでは、ビット線BLの電流の方向および、ビット線BLの電流により形成される磁場発生磁場の方向が相反する。すなわちビット線BLの電流の方向は、磁化自由層MFLの磁化の方向を制御する役割を有する。磁化自由層MFLの磁化の方向は、ビット線BLの電流の方向に応じて形成される磁場の方向と略同じ方向となる。すなわちたとえば当該発生磁場が図の右向きであれば、磁化自由層MFLの磁化の方向は右向きとなり、当該発生磁場が図の左向きであれば、磁化自由層MFLの磁化の方向は左向きとなる。これに対して、図22を参照して、磁気抵抗素子MTJの磁化状態を書き換える際にライト線WTに流す電流は、磁化自由層MFLを磁化させようとする方向にかかわらず一定の方向である。ライト線WTに流す電流は、ビット線BLに流す電流と併せて、選択bitを1つ選択するために用いられる。たとえばビット線BLのみを用いて磁気抵抗素子MTJの磁化状態を書き換えようとすれば、選択bitのみならず、ビット線BLに接続される複数の磁気抵抗素子MTJのデータがすべて書き換えられる可能性がある。ビット線BLとライト線WTとの双方に流れる電流を用いることにより、電流の流れるビット線BLとライト線WTとが交差する領域に配置される選択bitを1つ選択することができる。またビット線BLとライト線WTとを併用することにより、たとえばビット線BLのみを用いる場合に比べて、ビット線BLに流す電流を、ビット線BLに流す電流のみでは磁化が反転しない程度に十分小さくすることができる。これはライト線WTの電流は、選択された磁化自由層MFLの磁化状態を変更するために磁化の方向を少したとえば図22の左右方向から上下方向へ約90°回転させる役割を有するためである。ライト線WTに流れる電流が形成する磁場は、ライト線WTに交差する方向、すなわち比較例の磁気抵抗素子MTJにおける図22の上下方向である。ライト線WTの電流が、比較例の磁気抵抗素子MTJにおける図22の上下方向に磁化方向を向けるためには、図18に示すように、磁気抵抗素子MTJの長手方向が、ライト線WTの延在する方向に沿うことが好ましい。以上の役割を有するライト線WTの電流は1方向のみに流れるのに対し、ビット線BLの電流は2方向に流れる。このため図23を参照して、比較例においてはビット線BLに双方向の電流を流すための2つのドライバBLドライバが接続される必要があり、ライト線WTには1つのドライバWTドライバが接続される必要がある。すなわち比較例においては周辺回路部に電流を発生させる回路ドライバが3つ必要になる。これに対して本実施の形態においては、上記のように、磁化状態を書き換えようとする方向データ0からデータ1へ書き換える場合、およびデータ1からデータ0へ書き換える場合にかかわらず、下部配線BEDLおよび書き換えビット線WBLに流す電流の方向は一定である。このため図3においては単一の書き換えビット線WBLに対して単一の選択トランジスタWSGが接続されれば十分である。したがって本実施の形態においては周辺回路部に電流を発生させる回路ドライバが1つで十分となる。本実施の形態の構成を用いることにより、比較例の構成を用いた場合に比べて、MRAMが形成される半導体チップCHP図1参照上においてドライバが占める面積を小さくすることができる。これは当該ドライバが配置される数を減らすことができるためである。次に、図24を参照して、比較例の磁気抵抗素子MTJの磁化状態を書き換える際には、図24Aおよび図24Bに示すように電流値が時間変化する電流を、ライト線WTおよびビット線BLに流す。図24Aに示すライト線WTの電流の最大値Wおよび図24Bに示すビット線BLの電流の最大値B実線で示す第1の方向、および第1の方向と逆方向である、点線で示す第2の方向に流れる場合の双方を含むの両方が流れることにより、形成される合成磁場を利用した磁化の反転が可能と仮定すれば、図24に示すように、磁化の反転が可能な時間はtb-taとなる。図24に示すt2-t1およびt4-tbの時間は、それぞれWTの電流が流れ始めてからBLの電流が流れ始めるまでの時間、WTの電流が減少し始めてからBLの電流が減少し始めるまでの時間を示しており、これらの時間にそれぞれの配線に流れる電流により電力を余分に消費している。図25を参照して、図24の状況下で問題となる消費電力を下げるために、WTの電流とBLの電流とを同じ時刻t1に流し始め、同じ時刻t5に流し終える場合を考える。つまり比較例のメモリセルに対して、パルス電流を印加することにより磁化を反転する場合を考える。ここで図24においてWTの電流が最大値である時刻の中間点であるtaと、BLの電流が最大値である時刻の中間点であるtaとを考える。磁化の反転のためにライト線WTに流れる必要がある電流値がW、ビット線BLに流れる必要がある電流値がBである場合、たとえば時刻taにおいてWとBとの合成電流値|W||B|が得られれば、時刻taにおいて磁化の反転ができる。つまり図25Aの時刻taと図25Bの時刻taとが同時であれば、時刻taにおいて磁化の反転ができる。しかしたとえばライト線WTの電流値がWとなる時刻がtaδであり、ビット線BLの電流値がBとなる時刻がtaとなる場合、時刻taにおける合成電流値|W||B|が得られないため、磁化の反転は起こらない。この時間δがゼロとなるように制御することが実質的に不可能である。すなわち図25においてはライト線WTの電流の最大値Wとビット線BLの電流の最大値Bとの両方が流れる時間がほぼゼロになる。このため図24に示すように電流の最大値WおよびBを流す時間がたとえば図16に示すパルス電流に比べて比較的長いパルス電流長パルス電流を流す必要が生じるが、この場合は消費電力が高くなる。しかし本実施の形態においては、磁化を反転させるために流す電流は書き換え下部配線BEDLに流れる電流のみであり、当該電流は極短時間印加するパルス電流である。このため図24に示す比較例のように最大値の電流を一定時間維持する必要がなくなり、磁化状態を反転させるために必要な電力を大幅に減少させることができる。次に、比較例のメモリセルにおいては、磁化状態を書き換える際に、いわゆるディスターブを発生する可能性がある。具体的には、再度図20を参照して、磁気抵抗素子Miの磁化状態を変更するためにライト線WTiおよびビット線BLiに電流を流す場合、たとえばライト線WTiに接続された非選択の磁気抵抗素子M1,M2,M3などが、ライト線WTiの電流に起因するディスターブを受ける可能性がある。同様に上記の場合、ビット線BLiに接続された非選択の磁気抵抗素子が、ビット線BLiの電流に起因するディスターブを受ける可能性がある。電流により形成される磁場の印加時間が長くなるほど、非選択の磁気抵抗素子MTJがディスターブを受ける可能性が高くなる。上記のディスターブについて、ライト線WTiの電流を例にとり以下に説明する。図26を参照して、非選択の磁気抵抗素子MTJ磁化自由層MFLの長手方向に沿う方向にライト線WTの長パルス電流が印加される電流On。このとき形成される磁場発生磁場により、磁化自由層MFLの磁化容易軸に沿う方向を向いた磁化の方向は、初期状態に対して傾く。通常磁化自由層MFLは一方向の寸法が他の方向の寸法よりも長い形状を有しているため、形状に起因する磁気異方性を有する。このため磁化自由層MFLの磁化の方向が傾いた状態は磁化が不安定な状態である。長パルス電流が流れることにより、有限温度の条件下で上記の不安定な状態となった状態が持続すれば、当該磁化は熱に起因する揺らぎのためさらに不安定となる。その結果、当該磁化はたとえば状態Aに示す方向を向いたり、状態Bに示す方向を向いたりランダムな方向を向くことになる。この状態でライト線WTの長パルス電流をOffにすれば、電流をOffにした時点における状態AまたはBに応じて、磁化自由層MFLの磁化が反転したりしなかったりする。このように非選択のbitと平面的に重なる位置に一方向に長パルス電流が流れると、同じ条件下であってもある確率で磁化の反転が起こったり起こらなかったりするため、非選択のbitに記録される情報の信頼性が低下する可能性がある。これが非選択bitに接続される配線に流れる電流に起因するディスターブの問題である。図27を参照して、当該グラフの横軸は経過時間ナノ秒を、当該グラフの縦軸は上記条件の非選択のbitと平面的に重なるライト線WTに流れる長パルス電流により形成される磁場の大きさを示す。具体的には、図27のグラフの縦軸は、450Kの温度条件下で上記条件の非選択bitに対して、パルス電流よりも長時間約80ナノ秒間当該非選択bitと重なる位置のライト線WTに長パルス電流を印加することにより形成される磁場を示す。図28を参照して、当該グラフの横軸は経過時間ナノ秒を、当該グラフの縦軸は当該非選択のbitの磁化の方向反転または非反転を示す、規格化された磁場Mx/|M|の大きさを示す。Mx/|M|>0の状態は図26のx方向右向きの非反転状態状態Aを示し、Mx/|M|<0の状態は図26のx方向左向きの反転状態状態Bを示す。図27に示す長パルス電流を印加した場合における、非選択bitの磁化の方向への影響を100回試行したところ、69の確率で当該非選択bitの磁化自由層の磁化方向が反転した。なお上記非選択bitは図12に示す楕円形状の磁化自由層MFLを有しており、磁化自由層MFLはNiFeから形成される。図29は図28に示すデータの一部を抜き取ったものである。上記のディスターブの問題を解決するために本発明の発明者は鋭意研究を行なった末、たとえば図12の楕円形状の磁化自由層MFLに対し、磁化容易軸に交差する磁化困難軸に沿う方向のパルス磁場のみを印加したところ、100の確率で磁化自由層MFLの磁化方向が反転する書き換わるという知見を得た。図30を参照して、当該グラフの横軸は経過時間ナノ秒を、当該グラフの縦軸は本実施の形態における磁気抵抗素子MTJに印加されるパルス磁場の大きさを示す。具体的には、450Kの温度条件下で図12の楕円形状を有するNiFeからなる磁化自由層MFLに対し、磁化容易軸に交差する磁化困難軸に沿う方向のパルス磁場のみを印加することによる磁化自由層MFLの磁化の方向への影響を100回試行した。図31にその結果を示す。図31を参照して、当該グラフの横軸は経過時間ナノ秒を、当該グラフの縦軸は磁化自由層MFLの磁化の方向反転または非反転を示す、規格化された磁場Mx/|M|の大きさを示す。図31のグラフから、上記試行により、100回すべて磁化自由層MFLの磁化反転が起きたことがわかる。極短時間のパルス電流を印加することにより、上記のディスターブが発生する際における熱の揺らぎの問題が発生する前にパルス電流パルス磁場をOffにすることができる。このため、磁化自由層MFLにおける磁場の方向が傾くエネルギを利用して磁場を確実に反転させることが可能になり、ディスターブの発生を抑制することが可能になると考えられる。本実施の形態に係るメモリセルは、上記の知見に基づくものである。すなわち磁化自由層MFLの磁化容易軸に沿う方向に延在する書き換え下部配線BEDLのみにパルス電流を流し、磁化自由層MFLに対して、磁化自由層MFLの磁化容易軸に交差する方向のみにパルス磁場を印加することにより、ディスターブの問題を発生させることなく、確実に磁化自由層MFLを所望の磁化状態へと変化させることができる。本実施の形態のメモリセルは、選択bitの磁気抵抗素子MTJの磁化を反転させる際に、下部配線BEDLを流れるパルス電流は、磁化を反転させようとする磁気抵抗素子MTJ磁化自由層MFLと下部配線BEDLとが平面視において重なる領域を確実に通過するように構成される。これはアクセストランジスタATRと下部配線BEDLとを接続するビアVAが、磁気抵抗素子MTJの左側にて下部配線BEDLと接続されるのに対し、書き換えビット線WBLと下部配線BEDLとを接続するビアVAが、磁気抵抗素子MTJの右側にて下部配線BEDLと接続されるためである。その他、本実施の形態に係るメモリセルは、磁化の方向を書き換える際と読み出す際とでそれぞれ異なるビット線WBL,RBLが用いられる。アクセストランジスタATRから書き換えビット線WBLまでの電流経路には、トンネル絶縁層MTLが含まれない。したがって磁化の方向を書き換える際には、磁気抵抗素子MTJのトンネル絶縁層MTLには電流が流れない。このためたとえば磁化の方向を書き換える際と読み出す際とで同一の経路たとえばトンネル絶縁層MTLを電流が流れる構成を有するメモリセルに比べて、トンネル絶縁層MTLへのダメージを少なくし、当該メモリセルの信頼性をより向上することができる。さらに、たとえば1列に複数並ぶメモリセルのそれぞれの磁気抵抗素子MTJが共通の配線に接続される場合に、当該配線に流れる電流に起因して、当該配線に接続された非選択のbitがディスターブを受ける問題が発生する可能性がある。しかし本実施の形態に係るメモリセルは、磁気抵抗素子MTJの磁化状態の書き換え動作は、個々のメモリセルMCごとに独立して配置される書き換え下部配線BEDLに流れる電流に支配される。つまり本実施の形態において磁化の反転に用いる電流を流す配線は、選択bitのみに接続された配線である。このため本実施の形態においては、選択bitに隣接する同じ列の非選択のbitが誤って選択されたかのように動作する可能性を抑制することができる。以上の観点からも、本実施の形態においてはディスターブの発生を抑制することができる。次に、本実施の形態の半導体装置として、図4~図9に示すMRAMの、特にメモリセルMCが配置される領域の製造方法について、図32~図70を用いて説明する。なお以下において用いられる材料は一例であり、適宜変更することができる。図32を参照して、まず主表面を有する半導体基板SUBが準備される。半導体基板SUBの主表面上に分離絶縁膜SPIが形成される。隣り合う分離絶縁膜SPIに挟まれた領域として、半導体基板SUBの主表面上に活性領域が形成される。次にたとえばイオン注入法により、活性領域に不純物が導入され、ウェル領域およびチャネル領域CHAが順次形成される。図33を参照して、熱酸化処理法により、チャネル領域CHAの主表面上にゲート絶縁膜GIが形成される。その後、多結晶シリコン膜等が堆積され、この多結晶シリコン膜等が通常の写真製版およびエッチングによりパターニングされる。以上によりゲート電極GEがゲート絶縁膜GI上に形成される。図34を参照して、ゲート電極GEをマスクとして、たとえばイオン注入法により、所定の導電型の不純物が活性領域に導入される。さらに、ゲート電極GEの側面にシリコン酸化膜等の絶縁膜が形成され、この絶縁膜を形成した後に、再度、不純物が活性領域に導入される。2度目の不純物が導入された後、シリコン酸化膜や窒化シリコン膜等の絶縁膜が堆積される。この堆積した絶縁膜をドライエッチングすることにより、サイドウォールSWが形成される。サイドウォールSWが形成された後、再度、不純物が活性領域に導入される。これにより、ソースまたはドレインとして機能する不純物領域IPRが形成される。図35を参照して、たとえばスパッタリングにより金属膜が形成され、その後、熱処理がなされることにより、不純物領域IPRの上面およびゲート電極GEの上面に金属シリサイド膜MFが形成され、その後不要な金属膜が除去される。これにより、MOSトランジスタTRが形成される。図36を参照して、MOSトランジスタATRを覆うように、たとえばCVDChemicalVaporDeposition法により、シリコン酸化膜等から形成された層間絶縁層III1が形成される。通常の写真製版およびエッチングにより、層間絶縁層III1を貫通して金属シリサイド膜MFを露出するコンタクトホールが形成される。その後、たとえばスパッタリングにより、上記コンタクトホールの内表面にバリアメタルBRLの薄膜が形成される。バリアメタルBRLが形成された後、コンタクトホール内にタングステン等の導電膜TUNが充填され、この導電膜TUNにCMPChemicalMechanicalPolishingが施されることで、コンタクトM1が形成される。ここで導電膜TUNの充填は、たとえばCVD法によりなされることが好ましい。図37を参照して、層間絶縁層III1を覆うように、たとえばCVD法により、層間絶縁層II1および層間絶縁層III2がこの順に形成される。通常の写真製版およびエッチングにより、層間絶縁層III2および絶縁層II1を貫通して層間絶縁層III1を露出する溝部が形成される。形成された溝部にバリアメタルBRLが形成され、たとえば銅からなる導電膜CUが充填される。この導電膜CUの上面がたとえばCMPにより平坦化されることで、層間絶縁層III2および絶縁層II1にプラグとしての読み出し用配線M2を形成する。ここで導電膜CUの充填は、たとえばメッキ法によりなされることが好ましい。図38を参照して、絶縁層II2および層間絶縁層III3がこの順に形成される。図39を参照して、通常の写真製版およびエッチングにより、層間絶縁層III1を貫通して層間絶縁層II2を露出するコンタクトホールM3aが形成される。次にコンタクトホールM3aの内部に、写真製版に用いるフォトレジストRSが充填される。このフォトレジストRSは、層間絶縁層II2およびその下側の各層を保護するために充填される。図40を参照して、通常の写真製版およびエッチングにより、コンタクトホールM3aと平面視において重なる位置を含むように、層間絶縁層III3の上側が図39のコンタクトホールM3aよりも幅広く削られたコンタクトホールM3aが形成される。このコンタクトホールM3aが、読み出し用配線M3を形成するために形成された後、フォトレジストRSが除去される。図41を参照して、コンタクトホールM3aの底部が読み出し用配線M2を露出するように、層間絶縁層II2がエッチングされる。図42を参照して、コンタクトホールM3aの底面および側壁を覆うように、層間絶縁層III3上にバリアメタルBRLおよび導電膜CUがこの順に積層される。図43を参照して、導電膜CU上にたとえば銅からなる導電膜CUがメッキ法により形成され、コンタクトホールM3aの内部は導電膜CUにより充填される。銅からなる導電膜CUがメッキ法により形成される場合には、導電膜CUの形成後に熱処理がなされることが好ましい。図44を参照して、導電膜CUおよびバリアメタルBRLにCMPを施すことにより、シリコン酸化膜III3の上面が露出するまで導電膜CUおよびバリアメタルBRLが研磨除去され、読み出し用配線M3が形成される。図45を参照して、絶縁層II3および層間絶縁層III4がこの順に形成される。図46を参照して、通常の写真製版およびエッチングにより、層間絶縁層III4を貫通して層間絶縁層II3を露出するビアホールVAaが形成される。図47を参照して、ビアホールVAaの底部が読み出し用配線M3を露出するように、層間絶縁層II3がエッチングされる。図48を参照して、ビアホールVAaの底面および側壁を覆うように、層間絶縁層III4上にバリアメタルBRLが形成される。次に、そのバリアメタルBRL上にたとえば銅やタングステンなどからなる導電膜TUNが形成される。タングステンなどからなる導電膜TUNはたとえばCVD法により形成されることが好ましい。銅からなる導電膜TUNがメッキ法により形成される場合には、導電膜TUNの形成後に熱処理がなされることが好ましい。図49を参照して、導電膜TUNおよびバリアメタルBRLにCMPを施すことにより、シリコン酸化膜III4の上面が露出するまで導電膜TUNおよびバリアメタルBRLが研磨除去され、ビアVAが形成される。シリコン酸化膜III4の上面が露出された後も、さらに所定の深さまで導電膜TUNおよびバリアメタルBRLが研磨除去されてもよい。図50を参照して、図49に示す工程の後、ビアホールVAおよび層間絶縁層III4の上面を覆うように、書き換え下部配線BEDLを構成する導電膜TAが形成される。ここで形成される導電膜TAは、たとえばタンタルTa、窒化タンタルTaN、ルテニウムRu、チタンTi、窒化チタンTiN、タングステンW、クロム鉄ニッケルNiFeCr、クロムニッケルNiCrからなる薄膜が1層または2層以上積層された構成であることが好ましい。図51を参照して、通常の写真製版およびエッチングにより、導電膜TAがパターニングされ、書き換え下部配線BEDLが形成される。形成された書き換え下部配線BEDLの側面に、成膜、通常の写真製版およびエッチングにより、バリアメタルBRLの薄膜が形成されてもよい。図52を参照して、書き換え下部配線BEDLおよび層間絶縁層III4の上面を覆うように、層間絶縁層III5が形成される。図53を参照して、層間絶縁層III5にCMPを施すことにより、導電膜TAの上面が露出するまで層間絶縁層III5が研磨除去される。このようにして書き換え下部配線BEDLが形成される。なお、これ以降の工程を示す図では、図面の簡略化のために、半導体基板SUBから配線M3および層間絶縁層III3の一部までの各層の図示を省略する。図54を参照して、書き換え下部配線BEDLおよび層間絶縁層III5を覆うように、磁化固定層MPLとなる所定の膜、トンネル絶縁層MTLとなる所定の膜、磁化自由層MFLとなる所定の膜がこの順に形成される。さらに磁化固定層MPLの下面に接するようにシード層が形成され、磁化自由層MFLの上面に接するようにキャップ層が形成されることが好ましい。図55を参照して、通常の写真製版およびエッチングにより、磁化固定層MPL、トンネル絶縁層MTLおよび磁化自由層MFLが積層された磁気抵抗素子MTJのパターンが形成される。磁気抵抗素子MTJには上記のシード層およびキャップ層を含むことがさらに好ましい。図56を参照して、磁気抵抗素子MTJ、書き換え下部配線BEDLおよび層間絶縁層III5を覆うように、層間絶縁層II4および層間絶縁層III6がこの順に積層される。層間絶縁層II4はシリコン窒化膜からなることが好ましく、磁気抵抗素子MTJの上面および側面を覆うことにより、磁気抵抗素子MTJを保護する役割を有することが好ましい。層間絶縁層III6はシリコン酸化膜からなることが好ましい。図57を参照して、書き換え下部配線BEDLと平面視において重なり、かつ磁気抵抗素子MTJと平面視において重ならない領域に、通常の写真製版およびエッチングにより、層間絶縁層III6を貫通して層間絶縁層II4を露出するビアホールVAaが形成される。以下の図58~図62は、図57に続く第1の製造方法を示す。図58を参照して、図57に示す工程の後、図39に示す工程と同様に、ビアホールVAaの内部にフォトレジストRSが充填される。その後、書き換え下部配線BEDLおよび磁気抵抗素子MTJと平面視において重なる領域に、通常の写真製版およびエッチングにより、層間絶縁層III6を貫通して層間絶縁層II4を露出する読み出しビット線ホールRBLaが形成される。同様に、書き換え下部配線BEDLおよび磁気抵抗素子MTJと平面視において重なる領域に、フォトレジストRSを露出する書き換えビット線ホールWBLaが形成される。図59を参照して、図41に示す工程と同様の処理がなされ、読み出しビット線ホールRBLaの底部が磁気抵抗素子MTJを露出するように、層間絶縁層II4がエッチングされる。またビアホールVAa書き換えビット線ホールWBLaの底部が書き換え下部配線BEDLを露出するようにエッチングされる。図60を参照して、たとえば図42および図43に示す工程と同様の処理がなされることにより、読み出しビット線ホールRBLaおよび書き換えビット線ホールWBLaビアホールVAaの底面および側壁がバリアメタルBRLで覆われ、それらの内部は導電膜CUにより充填される。銅からなる導電膜CUがメッキ法により形成される場合には、導電膜CUの形成後に熱処理がなされることが好ましい。図61を参照して、たとえば図44に示す工程と同様の処理がなされることにより、読み出しビット線RBLおよび書き換えビット線WBLが形成される。図62を参照して、層間絶縁層III6、読み出しビット線RBLおよび書き換えビット線WBLを覆うように、層間絶縁層II7シリコン窒化膜および層間絶縁層III8シリコン酸化膜がこの順に積層される。以上により、大筋で図6と同様の態様を有する半導体装置のメモリセル領域が形成される。以上の第1の製造方法を用いた場合、書き換えビット線WBLとその下面に接するビアVAとが一体となるため、当該部分が図6と異なる態様となる。以下の図63~図70は、図57に続く第2の製造方法を示す。図63を参照して、図57に示す工程の後、図59に示す工程と同様の処理によりビアホールVAaの底部がエッチングされる。その後、ビアホールVAaに対してたとえば図48に示す工程と同様の処理がなされる。図64を参照して、図49に示す工程と同様の処理がなされることにより、ビアVAが形成される。ここでビアVAを形成するためのビアホールVAaのCMPは、磁気抵抗素子MTJ磁化自由層MFLの上面が露出するまで層間絶縁層III6などの研磨除去がなされることが好ましい。図65を参照して、磁気抵抗素子MTJ、層間絶縁層III6およびビアVAを覆うように、層間絶縁層II5および層間絶縁層III7がこの順に積層される。図66を参照して、たとえば図58に示す工程と同様に、通常の写真製版およびエッチングにより、読み出しビット線ホールRBLaおよび書き換えビット線ホールWBLaが形成される。これらは層間絶縁層III7を貫通して層間絶縁層II5を露出するように形成される。図67を参照して、たとえば図59に示す工程と同様に、読み出しビット線ホールRBLaおよび書き換えビット線WBLaの底部の層間絶縁層II5がエッチングにより除去され、磁気抵抗素子MTJおよびビアVAの上面が露出する。図68~図70を参照して、たとえば図60~図62に示す工程と同様の処理がなされることにより、大筋で図6と同様の態様を有する半導体装置のメモリセル領域が形成される。以上の第5の製造方法を用いた場合、層間絶縁層II5と層間絶縁層III7が配置される点において図6と異なる態様となる。なお上記の第1~第3の製造方法、および第4~第5の製造方法は、任意に組み合わせてもよい。以上の実施の形態1において、磁化固定層MPLに対して磁化自由層MFLが上層となる、いわゆるボトムピン構造を有するMRAMについて説明した。しかし当該MRAMは、磁化固定層MPLと磁化自由層MFLとの位置の上下関係を逆にして、磁化自由層MFL、トンネル絶縁層MTL、磁化固定層MPLの順に積層された磁化固定層MPLに対して磁化自由層MFLが下層となるいわゆるトップピン構造であってもよい。トップピン構造の場合、ボトムピン構造の場合に比べて書き換え下部配線BEDLと磁化自由層MFLとの距離が小さくなる。このため、より磁化自由層MFLの磁化の反転に必要な電流を低減することができる。実施の形態2本実施の形態は、実施の形態1と比較して、各配線においてクラッド層が設けられた点において異なっている。以下、本実施の形態の構成について説明する。図71を参照して、本実施の形態の第1例においては、書き換え下部配線BEDL、書き換えビット線WBLおよび読み出しビット線RBLの底面および側壁が、高透磁率膜を含むクラッド層CLDで覆われている。このように本実施の形態においては、書き換えビット線WBLおよび読み出しビット線RBLのそれぞれの延在する方向に交差する断面の外周たとえば底面、側壁および上面の少なくとも一部が、クラッド層CLDに覆われている。図71のMRAMのメモリセルは、以上の点において図6に示すMRAMのメモリセルと異なっており、他の点においては同様であるため、図71において、同一の要素については同一の符号を付しその説明を繰り返さない。なお図71において、書き換えビット線WBLの直下のビアVAの底面および側壁は、バリアメタルBRLの代わりにクラッド層CLDで覆われてもよい。図72を参照して、図72に示す読み出しビット線RBLまたは書き換えビット線WBLは、図の奥行き方向に延在しており、図の手前には、当該延在する方向に交差する断面を示している。本実施の形態におけるクラッド層CLDは、たとえば図72Aに示すように書き換えビット線WBLおよび読み出しビット線RBLの底面および側壁を覆ってもよいし、たとえば図72Bに示すように書き換えビット線WBLおよび読み出しビット線RBLの底面、側壁および上面を覆ってもよい。図73を参照して、図73に示す書き換え下部配線BEDLは、図の左右方向に延在している。本実施の形態におけるクラッド層CLDは、書き換え下部配線BEDLの底面および側壁を覆うことが好ましい。図74を参照して、図71~図73のクラッド層CLDは、たとえば高い透磁率を有し、残留磁化の非常に低い軟磁性体からなるいわゆる高透磁率膜MAGが、両側から実施の形態1に示すバリアメタルBRLに挟まれた、クラッド層CLD1のような積層構造を有する。あるいは図75を参照して、図71~図73のクラッド層CLDは、1層のバリアメタルBRLと高透磁率膜MAGとが積層された、クラッド層CLD2のような構造であってもよい。図74および図75においては一例として、図71における書き換えビット線WBLおよび読み出しビット線RBLのクラッド層CLD、およびクラッド層CLDを挟む導電層CUおよび絶縁層III6が示されている。導電層CUが銅である場合には、図中の矢印に示すような銅材料の拡散を防止するための薄膜としてのバリアメタルBRLが配置されることが好ましい。しかし導電層CUが銅以外の金属材料、たとえばタンタルやタングステンである場合には、図74および図75のバリアメタルBRLは不要である。したがって、たとえば書き換え下部配線BEDLが銅以外の材質からなる場合には、クラッド層CLD1は単一の高透磁率膜MAGの層のみとなってもよい。高透磁率膜MAGは、クラッド層に覆われる、書き換え下部配線BEDLや書き換えビット線WBLなどを構成する銅やタンタルなどの金属材料よりも高い透磁率を有する材料であることが好ましい。具体的には高透磁率膜MAGとしては、NiFe鉄ニッケル、NiFeMo、CoNbZrコバルトニオブジルコニウム、CoFeNb、CoFeSiB、CoNbRu、CoNbZrMoCr、CoZrCrMoなどの合金、もしくはアモルファス合金などからなる群から選択される少なくとも1種を用いることが好ましい。クラッド層CLDは、高透磁率膜MAGのみが書き換えビット線WBLなどを構成する導電膜CUの側面などを直接覆う構成であってもよい。しかし図74および図75に示すように、導電膜CUと高透磁率膜MAGとの間にバリアメタルBRLが配置されることにより、導電膜CUと高透磁率膜MAGとを構成する材料間の図中に双方向の矢印で示す相互拡散を抑制することができる。図76を参照して、本実施の形態の第2例においては、本実施の形態の第1例と比較して、磁気抵抗素子MTJを構成する各層の積層の順序が異なっている。具体的には、書き換え下部配線BEDLに近い方から、磁化自由層MFLと、トンネル絶縁層MTLと、磁化固定層MPLとがこの順に積層された構成いわゆるトップピン構造を有している。図77を参照して、図76における磁気抵抗素子MTJはシード層SEDと、磁化自由層MFL,トンネル絶縁層MTLおよび磁化固定層MPLと、キャップ層CPとがこの順に積層された構成であることが好ましい。図76においては、キャップ層CPおよびシード層SEDの図示が省略されている。図77における磁化固定層MPLは、磁化固定層MP1とスペーサ層SPと磁化固定層MP2と反強磁性層MP3とがこの順に積層されている。また図77におけるキャップ層CPはたとえばタンタルTa、窒化タンタルTaN、ルテニウムRu、窒化チタンTiN、NiCr、NiFeCrからなる群から選択される1種以上の単一の層または積層構造からなることが好ましい。図77における磁気抵抗素子MTJのその他の構成は、図9における磁気抵抗素子MTJと同様である。図76のMRAMのメモリセルは、以上の点において図71に示すMRAMのメモリセルと異なっており、他の点においては同様であるため、図76において、同一の要素については同一の符号を付しその説明を繰り返さない。なお図6に示すMRAMのメモリセルに対して、図76に示す磁気抵抗素子MTJが用いられてもよい。次に、本実施の形態の作用効果について説明する。まず図78~図80を参照しながら、本実施の形態の第1例の作用効果について説明する。本実施の形態は、実施の形態1における作用効果に加えて、以下に示す作用効果を有する。図78を参照して、書き換え下部配線BEDLの延在する方向に交差する断面が矩形状で示される。つまり図78においては書き換え下部配線BEDLの電流は紙面の奥行き方向に流れる。このとき、書き換え下部配線BEDLに流れる電流が形成する磁場は、アンペールの法則から、当該電流の大きさに比例し、電流からの距離半径に反比例する。また当該磁場磁力線は、書き換え下部配線BEDLを中心として同心円状に形成され、磁力線の疎密は磁束の強度を示している。図78において、Ha~Hhはそれぞれこれらの記号が付された位置における、書き換え下部配線BEDLに流れる電流が形成する磁場の大きさを示す。図78には、その底面および側壁にクラッド層CLDが形成された書き換え下部配線BEDLと、クラッド層CLDが形成されない書き換え下部配線BEDLとに流れる電流が形成する磁場が、比較して示されている。図78に示す2つの書き換え下部配線BEDLの形成する磁場を比較することにより、クラッド層CLDがある下部配線BEDLにおいてはクラッド層CLDがない下部配線BEDLよりも、クラッド層CLDおよびその近傍において磁場がより密になっており、クラッド層CLDから離れた領域における磁場が弱くなっていることがわかる。クラッド層CLDが配置されれば、クラッド層CLDの内部を通る磁場の密度が非常に高くなる。その結果、たとえばHeにおける磁場は下部配線BEDLからの距離がHeとほぼ同じであるHaよりも強くなる。またHfおよびHgにおける磁場は下部配線BEDLからの距離がHfおよびHgとほぼ同じであるHa,Hb,Hcよりも弱くなる。このようにクラッド層CLD高透磁率膜MAG:図74参照のような透磁率が高い領域は、磁場を優先的に通過させる役割を有するため、クラッド層CLDは電流が形成する磁場を遮蔽する。図78により、下部配線BEDLにクラッド層CLDが配置されることにより、下部配線BEDLの電流が形成する磁場を、下部配線BEDLのより近くに集中させることができる。このため下部配線BEDLにクラッド層CLDが配置されれば、下部配線BEDLの電流が形成する磁場が磁気抵抗素子MTJ磁化自由層MFLに印加される効率を高くすることができる。したがって、磁化状態の書き換えに必要な磁場の大きさが同じであっても、下部配線BEDLに流す電流をより少なくすることができ、消費電力を下げることができる。次に、図79および図80を参照して、選択bitの下部配線BEDLの電流が磁場を形成する際に、選択bitと隣接bit平面視において選択bitに隣接するbitとが受ける影響について考察する。図79および図80は書き換え下部配線BEDLを、図78と同じ方向から見た態様を図示している。図80における書き換え下部配線BEDLは、選択bit、隣接bitともに、図79における書き換え下部配線BEDLに対して、その底面および側壁にクラッド層CLDが形成されている点において異なっている。図79、図80における選択bitの意書き換え下部配線BEDLには電流が流れ、それぞれ図78と同様の磁場が形成されている。図79においては選択bitが形成する磁場が隣接bitに到達するため、隣接bitは選択bitの電流磁場に起因して誤って磁化状態が反転するなどのディスターブを受ける可能性がある。しかし図80においては選択bitが形成する磁場は選択bitのクラッド層CLDにより遮蔽されるため、当該磁場が隣接bitに到達することが抑制される。このため、隣接bitが選択bitの磁場に起因するディスターブを受けて磁化が誤反転するなどの不具合の発生が抑制される。図81を参照して、基本的に本実施の形態においても実施の形態1と同様に、選択bitの書き換え下部配線BEDLに、平面視における磁化自由層の磁化容易軸に沿うパルス電流による、磁化容易軸に交差する方向のパルス磁場による磁化状態が反転される。ところが図82を参照して、書き換え下部配線BEDLの延在する方向に対して平面視において90°の方向に延在する書き換えビット線WBLに流れるパルス電流に起因して、隣接bitの磁化方向が誤反転する可能性がある。選択bitと隣接bitとが平面視において同じ列に配置され、これらが共通の書き換えビット線WBLと電気的に接続される。このため、たとえば選択bitの書き換えのために選択bitに接続される書き換えビット線WBLに電流を流した場合、隣接bitが選択bitと同一の書き換えビット線WBLと電気的に接続されていれば、当該書き換えビット線WBLの電流が形成する磁場に起因して、当該隣接bitがディスターブを受ける可能性がある。そこで本実施の形態のように、ビット線WBLや下部配線BEDLの外周にクラッド層CLDが配置されることにより、図79および図80の説明と同様のメカニズムで、隣接bitのディスターブおよび誤反転を抑制することができる。さらに図83を参照して、図83A~図83Cは、いずれも磁気抵抗素子MTJ,書き換えビット線WBLおよび読み出しビット線RBLが2つずつ並んだ態様の、磁気抵抗素子MTJおよびその上部のみ簡略化して図示している。図83A~図83Cは、クラッド層CLDの有無において異なっている。具体的には、図83Aにおける書き換えビット線WBLおよび読み出しビット線RBLにはクラッド層CLDが形成されておらず、図83Bにおける書き換えビット線WBLおよび読み出しビット線RBLには、その延在する方向に交差する断面の底面および内壁がクラッド層CLDに覆われているクラッドあり1。図83Cにおける書き換えビット線WBLおよび読み出しビット線RBLには、その延在する方向に交差する断面の底面、内壁および上面がクラッド層CLDに覆われているクラッドあり2。図83A~図83Cのそれぞれに対して外部から磁場が印加された場合、当該磁場は各図の矢印で示す方向に進む。具体的には図83Aのクラッド層CLDが配置されないメモリセルMCにおいては、外部磁場の多くが磁気抵抗素子MTJを直接通るため、磁気抵抗素子MTJの磁化状態が誤反転する可能性がある。これに対して図83Bにおいては外部磁場の多くが、書き換えビット線WBLおよび読み出しビット線RBLの底面および側壁のクラッド層CLDを通るため、図83Aに比べて磁気抵抗素子MTJを通る磁場は減少する。図83Cにおいては、ビット線WBL,RBLの上面のクラッド層CLDを通る磁場が図83Bより増加するため、図83ABに比べて磁気抵抗素子MTJを通る磁場はさらに少なくなる。以上より、クラッド層CLDが配置されることにより、磁気抵抗素子MTJが外部磁場から遮蔽される効果が高くなる。ただしクラッド層CLDの内部を通ることを許容する磁束の強度には限度があるため、クラッド層CLDの体積がより多い図83Cの方が図83Bよりもより多くの磁束をクラッド層CLD内に許容することが可能となる。したがって図83Cは図83Bよりもさらに磁気抵抗素子MTJが外部磁場から遮蔽される効果が高くなる。さらに本実施の形態において、図76に示すいわゆるトップピン構造を有する磁気抵抗素子MTJが用いられれば、たとえば図6に示すいわゆるボトムピン構造の磁気抵抗素子MTJに比べて、書き換え下部配線BEDLから磁化自由層MFLまでの距離が短くなる。これは磁化自由層MFLが磁化固定層MPLおよびトンネル絶縁層MTLより書き換え下部配線BEDLに近くなるように配置されるためである。このため書き換え下部配線BEDLに流れる電流が形成する磁場が磁化自由層MFLに印加される効率を高くすることができる。したがって、磁化状態の書き換えに必要な磁場の大きさが同じであっても、下部配線BEDLに流す電流をより少なくすることができ、消費電力を下げることができる。次に、本実施の形態の半導体装置として、図71に示すMRAMの、特にメモリセルMCが配置される領域の製造方法について、図84~図100を用いて説明する。なお以下において用いられる金属材料は一例であり、適宜変化することができる。まず、図84~図88を用いて、底面および側壁がクラッド層で覆われた書き換え下部配線BEDLの製造方法について説明する。図84を参照して、図49に示す工程の後、クラッド層CLDおよび導電膜TAがこの順に積層される。図84に示す工程で形成される導電膜TAは、たとえばタンタルTa、窒化タンタルTaN、ルテニウムRu、チタンTi、窒化チタンTiN、タングステンW、クロム鉄ニッケルNiFeCr、クロムニッケルNiCrからなる薄膜が1層または2層以上積層された構成であることが好ましい。この場合、クラッド層CLDはたとえばスパッタリングにより高透磁率膜MAGが形成されたものとすることが好ましい。図85を参照して、通常の写真製版およびエッチングにより、クラッド層CLDおよび導電膜TAがパターニングされる。図86を参照して、導電膜TAおよび層間絶縁層III4の上面を覆うように、たとえば高透磁率膜MAGとしてのクラッド層CLDが形成される。図87を参照して、たとえばスパッタエッチングにより、導電膜TAおよび層間絶縁層III4を露出するように、クラッド層CLDが除去される。図88を参照して、層間絶縁層III4および書き換え下部配線BEDLを覆うように、層間絶縁層III5が形成される。このとき層間絶縁層III5の前に層間絶縁層II4が形成されてもよい。次に層間絶縁層III5にCMPを施すことにより、導電膜TAの上面が露出するまで層間絶縁層III5が研磨除去される。このようにして導電膜TAおよびクラッド層CLDからなる書き換え下部配線BEDLが形成される。なお、これ以降の工程を示す図では、図面の簡略化のために、半導体基板SUBから配線M3および層間絶縁層III3の一部までの各層の図示を省略する。次に図89~図99を用いて、延在方向に交差する断面における外周がクラッド層で覆われた書き換えビット線WBLおよび読み出しビット線RBLの製造方法について説明する。まず図89~図92を用いて、底面および側壁がクラッド層で覆われた書き換えビット線WBLおよび読み出しビット線RBLの製造方法について説明する。以下の図89~図90は、上記の実施の形態1の製造方法において第1の製造方法を用いた場合の手順を示す。図89を参照して、実施の形態1の第1の製造方法におけるたとえば図59に示す工程において形成された書き換えビット線ホールWBLaビアホールVAaおよび読み出しビット線ホールRBLaの底面および側壁を覆うように、層間絶縁層III上にクラッド層CLDおよび導電膜CUがこの順に積層される。クラッド層CLDは図84に示す工程と同様に形成されることが好ましい。また銅からなる導電膜CUがメッキ法により形成される場合には、導電膜CUの形成後に熱処理がなされることが好ましい。図90を参照して、たとえば図69に示す工程と同様の処理がなされることにより、読み出しビット線RBLおよび書き換えビット線WBLが形成される。以下の図91~図92は、上記の実施の形態1の製造方法において第2の製造方法を用いた場合の手順を示す。図91を参照して、実施の形態1の第2の製造方法におけるたとえば図67に示す工程において形成された書き換えビット線ホールWBLaおよび読み出しビット線ホールRBLaの底面および側壁を覆うように、層間絶縁層III上にクラッド層CLDおよび導電膜CUがこの順に積層される。クラッド層CLDは図84に示す工程と同様に形成されることが好ましい。また銅からなる導電膜CUがメッキ法により形成される場合には、導電膜CUの形成後に熱処理がなされることが好ましい。図92を参照して、たとえば図61に示す工程と同様の処理がなされることにより、読み出しビット線RBLおよび書き換えビット線WBLが形成される。次に図93~図99を用いて、底面、側壁および上面がクラッド層で覆われた書き換えビット線WBLおよび読み出しビット線RBLの製造方法について説明する。図93~図94は、たとえば図92に示す工程の後になされる第3の製造方法を示す。図93を参照して、層間絶縁層IIIたとえばシリコン酸化膜、書き換えビット線WBLおよび読み出しビット線RBLを覆うようにクラッド層CLDが形成される。クラッド層CLDは図86に示す工程と同様に形成されることが好ましい。図94を参照して、通常の写真製版およびエッチングにより、図93に示す工程において形成されたクラッド層CLDが、書き換えビット線WBLおよび読み出しビット線RBLの真上において残存するようにパターニングされる。以上の手順により所望の読み出しビット線RBLおよび書き換えビット線WBLが形成される。図95~図99は、たとえば図92に示す工程の後になされる第4の製造方法を示す。図95を参照して、層間絶縁層IIIたとえばシリコン酸化膜、書き換えビット線WBLおよび読み出しビット線RBLを覆うように層間絶縁層IIIが形成される。このとき層間絶縁層IIIの前に層間絶縁層IIたとえばシリコン窒化膜が形成されてもよい。図96を参照して、通常の写真製版およびエッチングにより、書き換えビット線WBLおよび読み出しビット線RBLと平面視において重なる位置に、最上層の層間絶縁層IIIを貫通して書き換えビット線WBLおよび読み出しビット線RBLを露出する溝部が形成される。図97を参照して、図96に示す工程において形成された溝部の底面および側壁を覆うように、層間絶縁層III上にクラッド層CLDが形成される。クラッド層CLDは図86に示す工程と同様に形成されることが好ましい。図98を参照して、図97に示す工程において形成されたクラッド層CLDを覆うように層間絶縁層IIIが形成される。図99を参照して、上記と同様にCMPがなされ、最上層の一部が研磨除去される。以上の手順により所望の読み出しビット線RBLおよび書き換えビット線WBLが形成される。なお実施の形態の第1の製造方法の後に本実施の形態の第3~第4の製造方法を組み合わせてもよい。本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に準ずる。実施の形態3本実施の形態は、実施の形態1と比較して、書き換えビット線の構成において異なっている。以下、本実施の形態の構成について説明する。図100の回路図を参照して、本実施の形態においては、たとえば読み出しビット線RBL1、ワード線WL1およびソース線SL1と電気的に接続されたメモリセルMC磁気抵抗素子MTJと、上記メモリセルMCの右側に隣接する、読み出しビット線RBL2、ワード線WL1およびソース線SL1と電気的に接続されたメモリセルMC他の磁気抵抗素子MTJとが同一の書き換えビット線WBL12第2の配線と電気的に接続されている。以上の点において図100の回路図は図3の回路図と異なる。図101を参照して、本実施の形態のMRAMにおいては、実施の形態1と同様に、複数のメモリセルMCが平面視におけるy方向に関して一定の間隔ごとに配置されている。しかし平面視におけるx方向に関しては、隣接する1対のメモリセルMCのうち一方のメモリセルMCの書き換え下部配線BEDL-A第1の配線と、他方のメモリセルMCの書き換え下部配線BEDL-B他の第1の配線とが、書き換えビット線WBLと平面的に重なる領域およびその近傍において重なっている。そして上記隣接する1対のメモリセルMCは書き換えビット線WBLを共有している。ただし上記隣接する1対のメモリセルMCは読み出しビット線RBL-A、RBL-Bを共有していない。図101における読み出しビット線RBL-Aは図100における読み出しビット線RBL1および読み出しビット線RBLn-1に相当し、図101における読み出しビット線RBL-Bは図100における読み出しビット線RBL2および読み出しビット線RBLnに相当する。また上記x方向に関して、隣接する1対のメモリセルと、当該1対のメモリセルに隣接する1対のメモリセルとの間は、実施の形態1と同様に一定の間隔があけられている。なお書き換え下部配線BEDL-A,BEDL-B、読み出しビット線RBL-A,RBL-B、磁気抵抗素子MTJ-A,MTJ-Bは、平面視において実施の形態1と同様の方向に延在する。また本実施の形態においても、実施の形態1と同様に、磁気抵抗素子MTJおよび書き換え下部配線BEDLごとに単一のメモリセルを構成する。図101において書き換え下部配線BELDL-Bは、見やすくするため点線で表わしている。図102を参照して、x方向に関して1対のメモリセルのうち一方のメモリセルの磁気抵抗素子MTJ-B他の磁気抵抗素子は、他方の磁気抵抗素子MTJ-A磁気抵抗素子よりも半導体基板SUBに近い層図102の下側に配置されている。また上記のように磁気抵抗素子MTJ-Bに隣接する書き換え下部配線BEDL-B他の第1の配線は、下部配線BEDL-A,BEDL-Bの延在する方向x方向に関して、平面視において部分的に書き換え下部配線BEDL-A第1の配線と重なるように配置されていてもよい。図102において、ビアVAおよび読み出し用配線M1~M6などの配置は、必要に応じて変更することができる。たとえば読み出し用配線M5が配置される層が配置されず、読み出し用配線M5の上面に接するビアVAが磁気抵抗素子MTJ-Bの上面に達するように形成されてもよい。書き換え下部配線BEDL-Aから読み出し用配線M3まで図のz方向を貫通するように、単一のビアVAにより書き換え下部配線BEDL-Aおよび読み出し用配線M3が電気的に接続されてもよい。また読み出し用配線M5および読み出し用配線M5の上面に接するビアVAが配置されず、書き換え下部配線BEDL-Aが磁気抵抗素子MTJ-Bと同一の層のビアVAの上面と接する程度にz方向に関して厚く形成されてもよい。本実施の形態のMRAMのメモリセルは、以上の点において図6に示す実施の形態1のMRAMのメモリセルと異なっており、他の点においては同様であるため、図100~図102において、同一の要素については同一の符号を付しその説明を繰り返さない。ここで、たとえば実施の形態1における磁気抵抗素子MTJと、本実施の形態における磁気抵抗素子MTJ-A,MTJ-Bとは同一の要素である。実施の形態1における読み出しビット線RBLと、本実施の形態における読み出しビット線RBL-A,読み出しビット線RBL-Bとは同一の要素である。層間絶縁層II,IIIはそれぞれ、末尾に付記される参照番号にかかわらず同一の要素である。また図102における読み出し用配線M4、M5,M6は、たとえば読み出し用配線M2と同様の構成を有していてもよい。図103および図104を参照して、本実施の形態におけるMRAM基本的な磁化状態の書き換えおよび読み出しの動作、ならびに磁化状態を変更するメモリセルを選択する動作は、図10ABおよび図11に示す実施の形態1と大筋で同様である。図103、図104のそれぞれにおいて左側の電流経路は、磁気抵抗素子MTJ-Aの磁化状態の書き換えまたは読み出しに用いられ、右側の電流経路は、磁気抵抗素子MTJ-Bの磁化状態の書き換えまたは読み出しに用いられる。図103に示すように、隣接する1対のメモリセルはそれぞれ独立しているが、いずれの磁化状態を書き換える際においても、同一の書き換えビット線WBLに電流を流す。図103および図104においては上記1対のメモリセルの双方が動作した状態を示しているが、実際には双方のメモリセルは別々に動作することができる。この場合、たとえば図105を参照して、1対のメモリセルMCがそれぞれ異なるワード線WL1~WLm,WLm1~WL2mに接続されることが好ましい。本実施の形態における書き換えビット線WBLは、これが電気的に接続される書き換え下部配線BEDL-Aおよび書き換え下部配線BEDL-Bのそれぞれとの接続部が、平面視において書き換えビット線WBLと重なる位置に配置されることが好ましい。言い換えれば図102において、書き換えビット線WBLと書き換え下部配線BEDL-Aとの接続部書き換え下部配線BEDL-Aとその上面に接するビアVAとの接続部と、書き換えビット線WBLと書き換え下部配線BEDL-Bとの接続部書き換え下部配線BEDL-Bとその上面に接するビアVAとの接続部とを結ぶ直線は、ビット線WBLを通り、z方向に延在することが好ましい。このようにすれば、再度図103を参照して、たとえば磁気抵抗素子MTJ-Bの磁化を反転させる場合に流す電流は、図のz方向に流れ、そのまま書き換えビット線WBLに到達する。したがって、磁気抵抗素子MTJ-Bを書き換える電流が、磁気抵抗素子MTJ-Aを書き換える電流経路、特に書き換え下部配線BEDL-Aをその延在する方向に沿って流れ、磁気抵抗素子MTJ-Aを誤って書き換える可能性を低減することができる。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1における作用効果に加えて、以下に示す作用効果を有する。本実施の形態のように磁気抵抗素子MTJ-Aと磁気抵抗素子MTJ-Bとが互いに異なる層に形成されることにより、書き換え下部配線BEDL-Aと書き換え下部配線BEDL-Bとが平面視において部分的に重なるように配置することができる。このため、磁気抵抗素子MTJ-Aのメモリセルと磁気抵抗素子MTJ-Bのメモリセルとの合計2つのメモリセルが平面視において占有する面積を縮小することができる。図106を参照して、以上をより定量的に説明する。図106Aは本発明の比較例たとえば図19に示すメモリセルが図の左右方向に1対並ぶ態様を示している。図106Aにおいて、各メモリセルの下部配線BEDLを含む当該1対のメモリセルの平面視における面積は、たとえばで示される。図106Bは本発明の実施の形態1たとえば図6に示すメモリセルが図の左右方向に1対並ぶ態様を示している。図106Bにおいて、各メモリセルの書き換え下部配線BEDLを含む当該1対のメモリセルの平面視における面積は、たとえばで示される。図106Aと図106Bとの面積は、たとえばa=2b、bc=deこれらの条件はプロセス上、十分可能であると仮定することにより、等しくなる。さらに図106Cは本発明の実施の形態3たとえば図102に示すメモリセルが図の左右方向に1対並ぶ態様を示している。図106Cにおいて、各メモリセルの下部配線BEDLを含む当該1対のメモリセルの平面視における面積は、たとえばで示される。図106Cの数式にa=2b、bc=deを代入すれば、図106Cの数式の値は、図106Bの数式の値よりもだけ小さくなることがわかる。また図106Cにおいては、図106Bと比較して、図106の左右方向に関する寸法は、deだけ小さくなることがわかる。また、本実施の形態においては、磁気抵抗素子MTJ-Aと磁気抵抗素子MTJ-Bとが互いに異なる層に形成される。このようにすれば、磁気抵抗素子MTJ-Aと磁気抵抗素子MTJ-Bとの距離が確保できる。このため、たとえば磁気抵抗素子MTJ-Aを書き換える際に印加される磁場が磁気抵抗素子MTJ-Bに印加され、磁気抵抗素子MTJ-Bが誤って書き換えられる可能性を低減することができる。以上より本実施の形態においては、平面視におけるメモリセルの占有面積を縮小しつつ、隣接するメモリセル同士の、図のz方向積層方向の距離を増加することにより、より高効率に密となるように半導体基板SUBの主表面上にメモリセルを配置しつつ、磁化状態の誤反転を抑制することが可能となるように設計することができる。なお本実施の形態におけるMRAMの、特にメモリセルMCが配置される領域は、上記の各実施の形態における製造方法を適宜組み合わせることにより形成される。図107を参照して、本実施の形態の第2例においては、本実施の形態の第1例と比較して、書き換えビット線WBLの配置される位置が異なっている。具体的には、書き換えビット線WBLが、磁気抵抗素子MTJ-Bの下方に配置されている。書き換えビット線WBLは、書き換え下部配線BEDL-Bの下面に接するビアVAの下面に接しており、書き換え下部配線BEDL-A,BEDL-Bと電気的に接続されている。このように書き換えビット線WBLは、書き換え下部配線BEDL-A,BEDL-Bの上方に配置されてもよいし、書き換え下部配線BEDL-A,BEDL-Bの下方に配置されてもよい。図107のMRAMのメモリセルは、以上の点において図102のMRAMのメモリセルと異なっており、他の点においては同様であるため、図107において、同一の要素については同一の符号を付しその説明を繰り返さない。したがって図107における書き換えビット線WBLは、図102における書き換えビット線WBLと同様に、これが電気的に接続される書き換え下部配線BEDL-Aおよび書き換え下部配線BEDL-Bのそれぞれとの接続部が、平面視において書き換えビット線WBLと重なる位置に配置されることが好ましい。本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に準ずる。実施の形態4本実施の形態は、実施の形態3と比較して、磁気抵抗素子の構成において異なっている。以下、本実施の形態の構成について説明する。図108の回路図を参照して、本実施の形態においては、たとえば読み出しビット線RBL1、ワード線WL1およびソース線SL1と電気的に接続されたメモリセルMC磁気抵抗素子MTJと、上記メモリセルMCに隣接する、読み出しビット線RBL2、ワード線WL1およびソース線SL1と電気的に接続されたメモリセルMC他の磁気抵抗素子MTJとが同一の書き換えビット線WBL12および書き換え下部配線BEDLと電気的に接続されている。以上の点において図108の回路図は図3および図100の回路図と異なる。なお、図108においては同一の書き換え下部配線BEDLに近接して配置される1対のメモリセルMCのそれぞれのアクセストランジスタATRのゲート電極は、同一のワード線WL1~WLmに接続されている。しかしこれらの1対のメモリセルMCのそれぞれの磁化の状態を別々に別のタイミングで読み出す場合には、図109に示すように、1対のメモリセルMCのうち一方のメモリセルMCのアクセストランジスタATRのゲート電極と、他方のメモリセルMCのアクセストランジスタATRのゲート電極とは、別のワード線線WL1~WLm,WLm1~WL2mに接続されることが好ましい。図109の構成とすることにより、同一の書き換え下部配線BEDLに近接して配置される1対のメモリセルMCのそれぞれは、互いに異なる磁化状態を読み出すことができる。図110を参照して、本実施の形態のMRAMにおいては、実施の形態1と同様に、複数のメモリセルMCが平面視におけるy方向に関して一定の間隔ごとに配置されている。しかし平面視におけるx方向に関しては、隣接する1対のメモリセルMCのうち一方のメモリセルMCの書き換え下部配線BEDLと、他方のメモリセルMCの書き換え下部配線BEDLとが同一の書き換え下部配線である。すなわち上記隣接する1対のメモリセルMCは書き換え下部配線BEDLを共有している。また実施の形態3と同様に、x方向に関して隣接する1対のメモリセルMCのそれぞれは、書き換えビット線WBLを共有している。ただし上記隣接する1対のメモリセルMCは読み出しビット線RBL-A、RBL-Bは共有していない。また上記x方向に関して、隣接する1対のメモリセルと、当該1対のメモリセルに隣接する1対のメモリセルとの間は、実施の形態1と同様に一定の間隔があけられている。図110における磁気抵抗素子MTJ-Aおよび磁気抵抗素子MTJ-Bは、それぞれたとえば図108における書き換えビット線WBL12の左側の磁気抵抗素子MTJおよび右側の磁気抵抗素子MTJに相当する。また実施の形態3と同様に、図110における読み出しビット線RBL-Aは図108における読み出しビット線RBL1および読み出しビット線RBLn-1に相当し、図110における読み出しビット線RBL-Bは図108における読み出しビット線RBL2および読み出しビット線RBLnに相当する。なお書き換え下部配線BEDL、読み出しビット線RBL-A,RBL-B、磁気抵抗素子MTJ-A,MTJ-Bは、平面視において実施の形態1と同様の方向に延在する。また本実施の形態においても、実施の形態1と同様に、磁気抵抗素子MTJごとに単一のメモリセルを構成する。図111を参照して、x方向に関して1対のメモリセルのうち一方のメモリセルの磁気抵抗素子MTJ-B他の磁気抵抗素子は、他方の磁気抵抗素子MTJ-Aと同一の書き換え下部配線BEDLの上面に接するように配置されている。したがって磁気抵抗素子MTJ-Aと磁気抵抗素子MTJ-Bとは、同一の層に形成されている。磁気抵抗素子MTJ-Aと磁気抵抗素子MTJとは、これらが共有する書き換え下部配線BEDLを介在して、同一の書き換えビット線WBLと電気的に接続されている。本実施の形態のMRAMのメモリセルは、以上の点において図6および図102に示す実施の形態1および実施の形態3のMRAMのメモリセルと異なっており、他の点においては同様であるため、図111において、同一の要素については同一の符号を付しその説明を繰り返さない。図112および図113を参照して、本実施の形態におけるMRAM基本的な磁化状態の書き換えおよび読み出しの動作、ならびに磁化状態を変更するメモリセルを選択する動作は、実施の形態1および実施の形態3と大筋で同様である。図112および図113においては、図103および図104と同様に、左側の電流経路は、磁気抵抗素子MTJ-Aの磁化状態の書き換えまたは読み出しに用いられ、右側の電流経路は、磁気抵抗素子MTJ-Bの磁化状態の書き換えまたは読み出しに用いられる。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1および実施の形態3における作用効果に加えて、以下に示す作用効果を有する。本実施の形態においては、x方向に関して隣接する1対のメモリセルMCの磁気抵抗素子MTJ-Aと磁気抵抗素子MTJ-Bとが、書き換えビット線WBLおよび書き換え下部配線BEDLを共有する。このため、磁気抵抗素子MTJ-Aのメモリセルと磁気抵抗素子MTJ-Bのメモリセルとの合計2つのメモリセルが平面視において占有する面積を縮小することができる。図114を参照して、以上をより定量的に説明する。図114Aは図106Aと同様に、本発明の比較例たとえば図19に示すメモリセルが図の左右方向に1対並ぶ態様を示している。このため上記のように、図114Aにおいて、各メモリセルの下部配線BEDLを含む当該1対のメモリセルの平面視における面積は、たとえばで示される。図114Bは図106Bと同様に、本発明の実施の形態1たとえば図6に示すメモリセルが図の左右方向に1対並ぶ態様を示している。このため上記のように、図114Bにおいて、各メモリセルの書き換え下部配線BEDLを含む当該1対のメモリセルの平面視における面積は、たとえばで示される。さらに図114Cは本発明の実施の形態4たとえば図111に示すメモリセルが図の左右方向に1対並ぶ態様を示している。図114Cにおいて、各メモリセルの下部配線BEDLを含む当該1対のメモリセルの平面視における面積は、たとえばで示される。図114Cの数式に、実施の形態3と同様に、a=2b、bc=deを代入すれば、図114Cの数式の値は、図114Bの数式の値よりもだけ小さくなることがわかる。また図114Cにおいては、図114Bと比較して、図114の左右方向に関する寸法は、bcdeだけ小さくなることがわかる。また、本実施の形態においては書き換えビット線WBLと読み出しビット線RBL-A,RBL-Bとが異なる層に形成されている。このため、たとえば実施の形態1のように書き換えビット線WBLと読み出しビット線RBLとが同一の層に配置される場合に比べて、書き換えビット線WBLと読み出しビット線RBL-A,RBL-Bとの、図のx方向に関する距離を狭めることができる。書き換えビット線WBLと読み出しビット線RBLとの図のx方向に関する距離を狭めても、これらは異なる層に形成されるため、書き換えビット線WBLと読み出しビット線RBLとの相互干渉を抑制することができる。また互いに独立したメモリセルを構成する1対の読み出しビット線RBL-Aと読み出しビット線RBL-Bとの、x方向に関する距離が確保できる。書き換えビット線WBLと読み出しビット線RBL-A,RBL-Bとを異なる層に配置することにより、磁気抵抗素子MTJと書き換えビット線WBLとの距離が確保できる。このため、図112に示すようにたとえば磁気抵抗素子MTJ-Aの磁化状態を書き換える電流を流す場合に、当該電流が形成する磁場が磁気抵抗素子MTJ-Bに印加されることによる磁気抵抗素子MTJ-Bの誤反転などの不具合ディスターブの発生を抑制することができる。特に図111に示すように、書き換えビット線WBLを磁気抵抗素子MTJよりも2層以上、半導体基板SUBに近い下方の層に形成することにより、書き換えビット線WBLと磁気抵抗素子MTJとのz方向に関する距離を広くすることができる。その結果、上記のディスターブを抑制する効果を高めることができる。ただし図115を参照して、本実施の形態において、書き換えビット線WBLと読み出しビット線RBLとを同一の層に形成してもよいし、書き換えビット線WBLを読み出しビット線RBLよりも上方の層に形成してもよい。さらに本実施の形態のように、磁気抵抗素子MTJ-Aと磁気抵抗素子MTJ-Bとを同一の層に形成すれば、磁気抵抗素子MTJ-Aと磁気抵抗素子MTJ-Bとを同時に形成することができる。このため、たとえば実施の形態3のように磁気抵抗素子MTJ-Aと磁気抵抗素子MTJ-Bとが異なる層に形成される場合に比べて、生産効率を高めることができる。本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態3と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態3に準ずる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、上記に示した各実施の形態および各変形例は、それぞれの趣旨に矛盾しない範囲において、それぞれ相互に組み合わせてもよい。"