GaN系半導体層と、上記GaN系半導体層上または上記GaN系半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記ソース電極と上記ドレイン電極との間で上記GaN系半導体層上に配置されていると共にショットキー接合のための基部とこの基部から上記ドレイン電極に向かって延在している第1のフィールドプレート部と上記基部から上記ソース電極に向かって延在している第2のフィールドプレート部とを有するゲート電極と、上記ソース電極と上記ドレイン電極との間で上記GaN系半導体層上に形成されていると共に上記ゲート電極の第1のフィールドプレート部の下に延在していて上記基部に隣接している第1の端縁部と上記ゲート電極の第2のフィールドプレート部の下に延在していて上記基部に隣接している第2の端縁部と上記ソース電極に達している第3の端縁部と上記ドレイン電極に達している第4の端縁部を有する第1の絶縁膜と、上記第1の絶縁膜上に形成されていると共に上記ゲート電極の第1のフィールドプレート部の下に延在していて上記基部に隣接している第1の端縁部と上記ゲート電極の第2のフィールドプレート部の下に延在していて上記基部に隣接している第2の端縁部と上記ソース電極に達している第3の端縁部と上記ドレイン電極に達している第4の端縁部を有する第2の絶縁膜とを備え、上記ソース電極は、上記第1の絶縁膜の第3の端縁部上の上記第2の絶縁膜の第3の端縁部上で上記ゲート電極に向かって延在している延在部を有し、上記ドレイン電極は、上記第1の絶縁膜の第4の端縁部上の上記第2の絶縁膜の第4の端縁部上で上記ゲート電極に向かって延在している延在部を有し、上記第1の絶縁膜の第1から第4の端縁部および上記第2の絶縁膜の第1から第4の端縁部のうちの少なくとも1つの端縁部の上側の角部が、面取りされた形状であることを特徴とする半導体装置。請求項1に記載の半導体装置において、上記第1の絶縁膜は、電流コラプスを抑制するためのコラプス抑制膜であることを特徴とする半導体装置。請求項1または2に記載の半導体装置を製造する方法であって、上記端縁部の上側の角部の面取りされた形状を、ウェットエッチングを用いて形成することを特徴とする半導体装置の製造方法。ところが、半導体層上に絶縁膜を形成してから電極を形成する場合、プロセスマージンを確保するために、電極の端部が絶縁膜の端部上に形成されることとなる。この場合、上記絶縁膜の端部の段差によって、電極が段切れを起こし易く、動作の不安定性を招くという問題がある。そこで、この発明の課題は、電極の段切れを回避できて、信頼性を向上できる半導体装置およびその製造方法を提供することにある。上記課題を解決するため、この発明の半導体装置は、GaN系半導体層と、上記GaN系半導体層上または上記GaN系半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記ソース電極と上記ドレイン電極との間で上記GaN系半導体層上に配置されていると共にショットキー接合のための基部とこの基部から上記ドレイン電極に向かって延在している第1のフィールドプレート部と上記基部から上記ソース電極に向かって延在している第2のフィールドプレート部とを有するゲート電極と、上記ソース電極と上記ドレイン電極との間で上記GaN系半導体層上に形成されていると共に上記ゲート電極の第1のフィールドプレート部の下で上記基部に隣接している第1の端縁部と上記ゲート電極の第2のフィールドプレート部の下で上記基部に隣接している第2の端縁部と上記ソース電極に達している第3の端縁部と上記ドレイン電極に達している第4の端縁部を有する第1の絶縁膜と、上記第1の絶縁膜上に形成されていると共に上記ゲート電極の第1のフィールドプレート部の下で上記基部に隣接している第1の端縁部と上記ゲート電極の第2のフィールドプレート部の下で上記基部に隣接している第2の端縁部と上記ソース電極に達している第3の端縁部と上記ドレイン電極に達している第4の端縁部を有する第2の絶縁膜とを備え、上記ソース電極は、上記第1の絶縁膜の第3の端縁部上の上記第2の絶縁膜の第3の端縁部上で上記ゲート電極に向かって延在している延在部を有し、上記ドレイン電極は、上記第1の絶縁膜の第4の端縁部上の上記第2の絶縁膜の第4の端縁部上で上記ゲート電極に向かって延在している延在部を有し、上記第1の絶縁膜の第1から第4の端縁部および上記第2の絶縁膜の第1から第4の端縁部のうちの少なくとも1つの端縁部の上側の角部が、面取りされた形状であることを特徴としている。この発明の半導体装置によれば、上記第1の絶縁膜の第1から第4の端縁部および上記第2の絶縁膜の第1から第4の端縁部のうちの少なくとも1つの端縁部の上側の角部が、面取りされた形状であるので、上記絶縁膜の縁端部の段差で上記ソース電極ドレイン電極ゲート電極のうちの少なくとも1つが段切れを起こすのを防ぐことができる。したがって、安定したトランジスタ特性が得られ、信頼性を向上できる。また、一実施形態では、上記第1の絶縁膜は、電流コラプスを抑制するためのコラプス抑制膜である。この実施形態によれば、上記第1の絶縁膜を、上記コラプス抑制膜とすることにより、電流コラプスを抑制できる。上記コラプス抑制膜は、例えば、ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜で構成される。この電流コラプスとは、GaN系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。また、この発明の半導体装置の製造方法では、上記端縁部の上側の角部の面取りされた形状を、ウェットエッチングを用いて形成することを特徴としている。この発明の半導体装置の製造方法によれば、上記端縁部の上側の角部の面取りされた形状をウェットエッチングにより形成するので、上記GaN系半導体層の表面にダメージを与えることを抑えることができる。この発明の半導体装置によれば、第1の絶縁膜の第1から第4の端縁部および第2の絶縁膜の第1から第4の端縁部のうちの少なくとも1つの端縁部の上側の角部が、面取りされた形状であるので、上記絶縁膜の縁端部の段差で電極が段切れを起こすのを防止できる。以下、この発明を図示の実施の形態により詳細に説明する。図1は、この発明の半導体装置の実施形態であるノーマリーオンタイプのGaN系HFETを示す断面図である。また、図2は、上記実施形態のゲート電極周りの拡大図である。この実施形態のGaN系HFETは、図1に示すように、Si基板上に、アンドープGaN層11と、アンドープAlGaN層12を順に形成している。このアンドープGaN層11とアンドープAlGaN層12との界面に2DEG19が発生する。このアンドープGaN層11とアンドープAlGaN層12で窒化物半導体の積層体を構成している。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープGaN層11とアンドープAlGaN層12との間に層厚1nm程度のAlN層をヘテロ改善層として形成してもよい。また、上記AlGaN層12上にGaNキャップ層を形成してもよい。上記アンドープAlGaN層12上に、予め設定された間隔をあけてソース電極13とドレイン電極14を形成している。上記アンドープAlGaN層12上のソース電極13とドレイン電極14との間かつソース電極13側にゲート電極15を形成している。ここでは、上記アンドープAlGaN層12の厚さを例えば10nmとしてソース電極13とドレイン電極14をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープAlGaN層12の厚さを例えば30nmとしてアンドープAlGaN層12のオーミックコンタクト部分に予めSiドープをしてn型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープAlGaN層12のうちのソース電極が形成される領域およびドレイン電極が形成される領域に予め、リセスを形成し、このリセスにソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。また、電流コラプスを抑制するためのコラプス抑制膜18が、上記ソース電極13と上記ドレイン電極14との間で上記アンドープAlGaN層12上に第1の絶縁膜として形成されている。この第1の絶縁膜としてのコラプス抑制膜18は、上記ゲート電極15下に延在している。このコラプス抑制膜18には開口21が形成され、上記ゲート電極15は、上記開口21を貫通して上記アンドープAlGaN層12にショットキー接合している。上記コラプス抑制膜18は、一例として、Siリッチなシリコン窒化膜で作製されている。このSiリッチなシリコン窒化膜とは、Si:N=075:1のストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜であり、例えば、SiとNとの組成比Si:N=11~1.9:1である。また、好ましい一例では、SiとNとの組成比Si:N=13~1.5:1である。また、SiON膜で作製された第2の絶縁膜23が、上記コラプス抑制膜18上に形成されている。この第2の絶縁膜23は、上記コラプス抑制膜18上で上記ゲート電極15下に延在している。この第2の絶縁膜23は、開口25が形成され、この開口25は、上記コラプス抑制膜18の開口21に連通している。この第2の絶縁膜23の開口25に、上記コラプス抑制膜18の第1の端縁部18aが露出している。すなわち、上記コラプス抑制膜18の第1の端縁部18aは、上記第2の絶縁膜23の第1の端縁部23aから突出している。この実施形態では、一例として、コラプス抑制膜18の第1の端縁部18aが第2の絶縁膜23の第1の端縁部23aから突出している突出寸法L1を、05μmとした。なお、この実施形態では、一例として、第2の絶縁膜23をSiON膜で作製したが、第2の絶縁膜23を、他の酸化膜、例えば、SiO2膜やAl2O3膜等で作製してもよい。この実施形態では、図1に示すように、ゲート電極15の基部15aが、上記第2の絶縁膜23の開口25およびコラプス抑制膜18の開口21を通してアンドープAlGaN層12にショットキー接合している。この基部15aは、図2に示すように、上記コラプス抑制膜18の第1の端縁部18a上にひさし状に張り出している張り出し部15a‐1を有している。また、ゲート電極15は、上記基部15aに連なっていて上記第2の絶縁膜23上でドレイン電極14に向かって延在している第1のフィールドプレート部15bを有している。また、ゲート電極15は、基部15aからソース電極13側に延在している第2のフィールドプレート部15cを有している。上記コラプス抑制膜18の第1の端縁部18aは、上記ゲート電極15の第1のフィールドプレート部15bの下で上記基部15aに隣接している。また、上記コラプス抑制膜18の第2の端縁部18bは、上記ゲート電極15の第2のフィールドプレート部15cの下で上記基部15aに隣接している。また、上記コラプス抑制膜18は、上記ソース電極13に達している第3の端縁部18cと上記ドレイン電極14に達している第4の端縁部18dを有する。また、上記第2の絶縁膜23は、上記ゲート電極15の第1のフィールドプレート部15bの下で上記基部15aに隣接している第1の端縁部23aと上記ゲート電極15の第2のフィールドプレート部15cの下で上記基部15aに隣接している第2の端縁部23bとを有する。さらに、上記第2の絶縁膜23は、上記ソース電極13に達している第3の端縁部23cと上記ドレイン電極14に達している第4の端縁部23dを有する。上記ソース電極13は、コラプス抑制膜18の第3の端縁部18c上の上記第2の絶縁膜23の第3の端縁部23c上で上記ゲート電極15に向かって延在している延在部13aを有している。また、上記ドレイン電極14は、上記コラプス抑制膜18の第4の端縁部18d上の第2の絶縁膜23の第4の端縁部23d上で上記ゲート電極15に向かって延在している延在部14aを有している。この実施形態では、上記第1の絶縁膜としてのコラプス抑制膜18の第1の端縁部18aの上側の角部18a‐1が面取りされた形状になっている。なお、ここでは、上記角部18a‐1を略直線状に傾斜した面取り形状としたが、湾曲面状の面取り形状としてもよい。この実施形態では、一例として、上記第2の絶縁膜23の膜厚を150nmとし、上記第1の絶縁膜としてのコラプス抑制膜18の膜厚を20nmとした。次に、図4、図5、図6を順に参照して、この第1実施形態のGaN系HFETの製造方法を説明する。まず、図示しないSi基板上に、図4に示すように、MOCVD法を用いて、アンドープGaN層11、アンドープAlGaN層12、を順に形成する。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。次に、図4に示すように、上記アンドープAlGaN層12上に、プラズマCVD法を用いて、コラプス抑制膜18となるシリコン窒化膜38を形成する。このコラプス抑制膜18となるシリコン窒化膜38の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記コラプス抑制膜18となるシリコン窒化膜38の膜厚は、一例として、20nmとしたが、20nm~50nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりシリコン窒化膜38を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜38を形成できる。このシリコン窒化膜38によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、コラプス抑制膜18となるシリコン窒化膜38のSiとNとの組成比Si:N=11~1.9:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜28のSiとNとの組成比Si:N=13~15:1にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、GaN系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。次に、図4に示すように、フォトレジスト41を堆積し、フォトレジスト41を露光現像して、フォトレジスト41に、コラプス抑制膜18の開口21の位置に対応していて上記開口21よりも狭い開口41aを形成する。次に、ウェットエッチングにより上記シリコン窒化膜28にテーパ状の凹部38aを形成する。このテーパ状の凹部38aの傾斜面38a-1がコラプス抑制膜18の面取りされた形状の角部18a-1となる。次に、フォトレジスト41を除去してから、図5に示すように、別のフォトレジスト44を堆積し、このフォトレジスト44を露光現像して、上記フォトレジスト44のうちのソース電極13ドレイン電極14を形成すべき領域およびゲート電極15の基部15aを形成すべき領域を除去する。そして、この羽ターニングされたフォトレジスト44をマスクとして、ドライエッチングを行なうことにより、図5に示すように、上記コラプス抑制膜18となるシリコン窒化膜38のうち、ソース電極13ドレイン電極14を形成すべき領域、および、ゲート電極15の基部15aを形成すべき領域を除去して、この領域にアンドープAlGaN層12を露出させる。次に、上記フォトレジスト44を除去し、上記コラプス膜18となるシリコン窒化膜38を熱処理する。この熱処理の温度は、例えば、500°Cで30分間とした。なお、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。その後、図6に示すように、上記コラプス抑制膜18上に、プラズマCVD法により、第2の絶縁膜23となるSiON膜33を形成する。次に、レジストを用いたパターニングにより、上記第2の絶縁膜23を形成すべき領域にフォトレジストを形成し、ドライエッチングにより、上記第2の絶縁膜23を形成すべき領域以外のSiON膜33を除去して、上記第2の絶縁膜23を形成する。次に、上記第2の絶縁膜23に、680°C以上で1時間のアニールを行なう。その後、TiNを全面スパッタし、フォトリソグラフィでゲート電極15を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のTiN膜を除去して、図2に示すように、TiN電極によるゲート電極15を形成する。このゲート電極15の基部15aは、接合部15a-2でAlGaN層12にショットキー接合している。また、このゲート電極15の第1第2のフィールドプレート部15b15cの直下には、SiON膜による第2の絶縁膜23とコラプス抑制膜18とが位置している。次に、フォトリソグラフィにより、ソース電極13ドレイン電極14を形成すべき領域が開口したフォトレジストを形成する。そして、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図1に示すように、上記TiAl電極によるソース電極13ドレイン電極14を形成する。上記TiAl電極は、Ti層Al層が順に積層された積層構造の電極である。次に、上記ソース電極13ドレイン電極14を、熱処理してオーミック電極にする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。こうして作製した上記実施形態のGaN系HFETによれば、上記第1の絶縁膜としてのコラプス抑制膜18の第1の端縁部18aの上側の角部18a-1が、面取りされた形状であるので、上記コラプス抑制膜18の第1の端縁部18aの段差で上記ゲート電極15が段切れを起こすのを防ぐことができる。したがって、安定したトランジスタ特性が得られ、信頼性を向上できる。また、上記実施形態の製造方法によれば、上記コラプス抑制膜18の第1の端縁部18aの上側の角部18a-1の面取りされた形状をウェットエッチングにより形成するので、上記アンドープAlGaN層12の表面にダメージを与えることを抑えて、電流コラプスの抑制を図ることができる。また、上記実施形態によれば、上記第1の絶縁膜としてのコラプス抑制膜18によって、電流コラプスを抑制できる。また、上記実施形態の製造方法によれば、ソース電極13ドレイン電極14ゲート電極15よりも先にコラプス抑制膜18第2の絶縁膜23を形成することによって、上記コラプス抑制膜18第2の絶縁膜23で上記アンドープAlGaN層12の表面が保護され、電極形成時にアンドープAlGaN層12の表面にダメージを与えることを防いで、電流コラプスの抑制を図ることができる。尚、上記実施形態では、上記第1の絶縁膜としてのコラプス抑制膜18の第1第2の端縁部18a18bおよび上記第2の絶縁膜23の第1第2の端縁部23a23bのうちのコラプス抑制膜18の第1の端縁部18aの角部18a-1だけを面取り形状としたが、図3に示す第1変形例のように、コラプス抑制膜18の第1第2の端縁部18a18bおよび上記第2の絶縁膜23の第1第2の端縁部23a23bの各角部18a-118b-123a-123b-1を面取り形状としてもよい。また、第2の絶縁膜23の第3第4の端縁部23c23dの角部23c-123d-1を、図1に破線で示すように、略直線状に傾斜した傾斜面による面取り形状としてもよい。また、上記実施形態では、第1の絶縁膜としてのコラプス抑制膜18の第1第2の端縁部18a18bが第2の絶縁膜23の第1第2の端縁部23a23bから突き出していたが、図7に示す第2変形例のように、コラプス抑制膜58の第1の端縁部58a第2の端縁部58bと第2の絶縁膜63の第1第2の端縁部63a63bとを揃えて配置してもよい。この第2変形例では、第2の絶縁膜63の第1の端縁部63aの上側の角部63a-1、および、第2の端縁部63bの上側の角部63b-1を面取り形状にした。また、図8に示す第3変形例のように、コラプス抑制膜68の第1の端縁部68aの上側の角部68a-1と第2の絶縁膜73の第1の端縁部73aの上側の角部73a-1とで連続した面取り形状を形成し、コラプス抑制膜68の第2の端縁部68bの上側の角部68b-1と第2の絶縁膜73の第2の端縁部73bの上側の角部73b-1とで連続した面取り形状をなすようにしてもよい。また、上記実施形態および変形例では、各面取り形状を略直線状に傾斜した傾斜面による面取り形状としたが湾曲面による面取り形状としてもよい。この発明におけるGaN系半導体層は、AlxInyGa1xyNで表されるGaN系半導体層でもよい。すなわち、この発明におけるGaN系半導体層は、AlGaN、GaN、InGaN等を含むものとしてもよい。また、上記実施形態では、第1の絶縁膜をシリコン窒化膜によるコラプス抑制膜としたが、第2の絶縁膜と同様にSiON膜、SiO2膜、Al2O3膜等の酸化膜としてもよく、第1の絶縁膜をストイキオメトリなSiN膜としてもよい。また、上記実施形態では、第2の絶縁膜をSiON膜、SiO2膜、Al2O3膜等の酸化膜としたが、コラプス抑制膜としてもよく、第2の絶縁膜をストイキオメトリなSiN膜としてもよい。また、上記実施形態では、上記第1絶縁膜としてのコラプス抑制膜の膜厚を、20nmとしたが、20nm~50nmの範囲内で設定してもよく、この範囲外で設定してもよい。また、上記実施形態では、上記第2の絶縁膜23の膜厚を150nmとしたが、120nm~150nmの範囲内で設定してもよく、この範囲外で設定してもよい。また、上記実施形態では、ゲート電極15をTiNで作製したが、WNで作製してもよい。また、ゲート電極15をPtAuやNiAuで作製してもよい。また、上記実施形態では、上記オーミック電極としてのソース電極13とドレイン電極14を、Ti層Al層が順に積層されたTiAl電極としたが、Ti層Al層TiN層が順に積層されたTiAlTiN電極としてもよい。また、上記Al層の代わりにAlSi層やAlCu層を用いてもよい。また、ソース電極ドレイン電極は、HfAl電極としてもよい。また、ソース電極ドレイン電極は、TiAlまたはHfAl上にNiAuを積層したものとしてもよく、TiAlまたはHfAl上にPtAuを積層したものとしてもよく、TiAlまたはHfAl上にAuを積層したものとしてもよい。また、上記実施形態では、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。また、ショットキーゲートで説明したが絶縁ゲート構造でも構わない。また、この発明で製造するGaN系半導体素子は、上記実施形態のHFETに限らず、他の構成の電界効果トランジスタであってもよい。この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。