"相補の発振出力信号が出力される第1及び第2発振出力ノードと、前記第1発振出力ノードと前記第2発振出力ノードとの間に結合されるコイル素子と、前記第1発振出力ノードと前記第2発振出力ノードとの間に並列に結合される複数の容量ユニットと、前記第1発振出力ノードと前記第2発振出力ノードとの間に負性抵抗を生成する負性抵抗生成回路と、前記複数の容量ユニットを制御する制御回路とを備え、前記複数の容量ユニットのそれぞれは、容量素子と、前記容量素子を、発振周波数の設定パラメータとして前記第1及び第2発振出力ノードに結合するか否かを選択する制御ノードとを備え、前記制御回路は、複数の制御線を介して前記複数の容量ユニット内の各制御ノードを駆動し、前記複数の制御線と前記第1及び第2発振出力ノードとの間には、前記複数の制御線と前記第1及び第2発振出力ノードとの間が実効的にシールドされるように第1シールド層が配置されることを特徴とするディジタル制御発振装置。請求項1記載のディジタル制御発振装置において、前記第1シールド層の一部は、断面上で、前記複数の制御線の周りを全て囲むように配置されることを特徴とするディジタル制御発振装置。請求項2記載のディジタル制御発振装置において、前記複数の制御線は、第1制御線と第2制御線を含み、前記第1制御線は、前記複数の容量ユニットのうちの2のNNは0以上の整数乗個の容量ユニットの前記制御ノードに結合され、前記第2制御線は、前記複数の容量ユニットのうちの2のMMは0以上の整数乗個の容量ユニットの前記制御ノードに結合され、前記制御回路は、前記第1制御線を駆動する第1バッファ回路と、前記第2制御線を駆動する第2バッファ回路とを備え、前記第2バッファ回路の駆動能力は、前記第1バッファ回路の駆動能力を基準として、2の乗倍となっていることを特徴とするディジタル制御発振装置。請求項3記載のディジタル制御発振装置において、さらに、前記相補の発振出力信号を分周し、分周発振信号を出力する分周回路と、予め入力された基準発振信号の位相と前記分周発振信号の位相を比較し、当該比較結果を第1ディジタルコードとして出力する位相差検出回路と、前記第1ディジタルコードを対象に平均化処理を行い、第2ディジタルコードを出力するディジタルフィルタと、前記分周回路に分周比を設定すると共に、当該分周比を時系列的に変化させるシグマデルタ変調回路とを備え、前記制御回路は、前記第2ディジタルコードの大きさに応じて前記複数の容量ユニット内の各制御ノードを駆動することを特徴とするディジタル制御発振装置。請求項1記載のディジタル制御発振装置において、前記負性抵抗生成回路は、第1電源で動作し、前記制御回路は、前記第1電源と異なる第2電源で動作し、前記第1シールド層には、前記第2電源が供給されることを特徴とするディジタル制御発振装置。請求項1記載のディジタル制御発振装置において、さらに、前記制御回路と前記第1及び第2発振出力ノードとの間には、前記制御回路と前記第1及び第2発振出力ノードとの間が実効的にシールドされるように第2シールド層が配置されることを特徴とするディジタル制御発振装置。請求項1記載のディジタル制御発振装置において、前記複数の容量ユニットのそれぞれは、一端が前記第1発振出力ノードに結合される第1容量素子と、一端が前記第2発振出力ノードに結合される第2容量素子と、前記第1容量素子の他端と前記第2容量素子の他端に結合され、前記制御ノードによってオンオフが制御される第1スイッチと、前記第1容量素子の他端と電源ノードの間に結合され、前記制御ノードによってオンオフが制御される第2スイッチと、前記第2容量素子の他端と前記電源ノードの間に結合され、前記制御ノードによってオンオフが制御される第3スイッチとを備えることを特徴とするディジタル制御発振装置。略リング状に形成され、第1軸を基準に対称に配置され、中点が交流的に接地されることで中点を基準として一方の側に第1コイル素子を、他方の側に第2コイル素子をそれぞれ実現するコイル用メタル配線と、前記コイル用メタル配線の前記第1コイル素子側から分岐し、前記第1軸と直交する第2軸に沿って延伸するKKは1以上の整数本の第1発振出力ノード用メタル配線と、前記コイル用メタル配線の前記第2コイル素子側から分岐し、前記第2軸に沿って延伸するK本の第2発振出力ノード用メタル配線と、前記略リング状の形状を持つ前記コイル用メタル配線のリング内に形成され、マトリックス状に配置される複数の第1容量ユニットを含む第1容量バンクと、前記コイル用メタル配線の前記リング内に形成され、前記複数の第1容量ユニットを制御する第1制御回路と、前記コイル用メタル配線の前記リング内に形成され、前記K本の第1発振出力ノード用メタル配線と前記K本の第2発振出力ノード用メタル配線との間に負性抵抗を生成する負性抵抗生成回路とを備え、前記複数の第1容量ユニットのそれぞれは、第1容量素子と、前記第1容量素子を、発振周波数の設定パラメータとして前記K本の第1発振出力ノード用メタル配線と前記K本の第2発振出力ノード用メタル配線に結合するか否かを選択する制御ノードとを備え、前記第1制御回路は、複数の制御用メタル配線を介して前記複数の第1容量ユニット内の各制御ノードを駆動し、前記複数の制御用メタル配線と、前記K本の第1発振出力ノード用メタル配線、前記K本の第2発振出力ノード用メタル配線、および前記コイル用メタル配線との間には、前記複数の制御用メタル配線と、前記K本の第1発振出力ノード用メタル配線、前記K本の第2発振出力ノード用メタル配線、および前記コイル用メタル配線との間が実効的にシールドされるように第1シールド層が配置されることを特徴とするディジタル制御発振装置。請求項8記載のディジタル制御発振装置において、前記複数の制御用メタル配線は、前記マトリックス状に配置される前記複数の第1容量ユニットの合間の領域に配置され、前記第1シールド層は、前記合間の領域を断面で見た場合に、前記複数の制御用メタル配線の上層に配置される第1シールド用メタル配線と、前記複数の制御用メタル配線の下層に配置される第2シールド用メタル配線と、前記複数の制御用メタル配線の左右に配置され、前記第1シールド用メタル配線と前記第2シールド用メタル配線とを接続する複数のコンタクト層ならびに単数又は複数の第3シールド用メタル配線とを有することを特徴とするディジタル制御発振装置。請求項9記載のディジタル制御発振装置において、前記複数の制御用メタル配線は、第1制御用メタル配線と第2制御用メタル配線を含み、前記第1制御用メタル配線は、前記複数の第1容量ユニットのうちの2のNNは0以上の整数乗個の第1容量ユニットにおける前記制御ノードに結合され、前記第2制御用メタル配線は、前記複数の第1容量ユニットのうちの2のMMは0以上の整数乗個の第1容量ユニットにおける前記制御ノードに結合され、前記第1制御回路は、前記第1制御用メタル配線を駆動する第1バッファ回路と、前記第2制御用メタル配線を駆動する第2バッファ回路とを備え、前記第2バッファ回路の駆動能力は、前記第1バッファ回路の駆動能力を基準として、2の乗倍となっていることを特徴とするディジタル制御発振装置。請求項8記載のディジタル制御発振装置において、前記負性抵抗生成回路は、第1電源で動作し、前記第1制御回路は、前記第1電源と異なる第2電源で動作し、前記第1シールド層には、前記第2電源が供給されることを特徴とするディジタル制御発振装置。請求項8記載のディジタル制御発振装置において、さらに、前記第1制御回路と、前記K本の第1発振出力ノード用メタル配線、前記K本の第2発振出力ノード用メタル配線、および前記コイル用メタル配線との間には、前記第1制御回路と、前記K本の第1発振出力ノード用メタル配線、前記K本の第2発振出力ノード用メタル配線、および前記コイル用メタル配線との間が実効的にシールドされるように第2シールド層が配置されることを特徴とするディジタル制御発振装置。請求項12記載のディジタル制御発振装置において、前記第1制御回路は、断面上で第IIは1以上の整数メタル配線層以下によって形成され、前記コイル用メタル配線、前記K本の第1発振出力ノード用メタル配線および前記K本の第2発振出力ノード用メタル配線は、断面上で第Jメタル配線層以上によって形成され、前記第Jメタル配線層は、前記第Iメタル配線層よりも2層以上、上層であり、前記第2シールド層は、平面上で前記第1制御回路の形成領域を包含する領域で、かつ断面上で前記第Iメタル配線層よりも上層に位置し、前記第Jメタル配線層よりも下層に位置するメタル配線層によって形成されることを特徴とするディジタル制御発振装置。請求項8記載のディジタル制御発振装置において、前記負性抵抗生成回路は、前記コイル用メタル配線の前記リング内で略中心部分に配置されることを特徴とするディジタル制御発振装置。第1ディジタル制御発振回路と、前記第1ディジタル制御発振回路を用いてベースバンド信号のアップコンバートを行う周波数変換回路とを備え、前記第1ディジタル制御発振回路は、相補の発振出力信号が出力される第1及び第2発振出力ノードと、前記第1発振出力ノードと前記第2発振出力ノードとの間に結合されるコイル素子と、前記第1発振出力ノードと前記第2発振出力ノードとの間に並列に結合される複数の容量ユニットと、前記第1発振出力ノードと前記第2発振出力ノードとの間に負性抵抗を生成する負性抵抗生成回路と、前記複数の容量ユニットを制御する制御回路とを備え、前記複数の容量ユニットのそれぞれは、容量素子と、前記容量素子を、発振周波数の設定パラメータとして前記第1及び第2発振出力ノードに結合するか否かを選択する制御ノードとを備え、前記制御回路は、複数の制御線を介して前記複数の容量ユニット内の各制御ノードを駆動し、前記複数の制御線と前記第1及び第2発振出力ノードとの間には、前記複数の制御線と前記第1及び第2発振出力ノードとの間が実効的にシールドされるように第1シールド層が配置されることを特徴とする高周波信号処理装置。請求項15記載の高周波信号処理装置において、前記第1シールド層の一部は、断面上で、前記複数の制御線の周りを全て囲むように配置されることを特徴とする高周波信号処理装置。請求項16記載の高周波信号処理装置において、前記複数の制御線は、第1制御線と第2制御線を含み、前記第1制御線は、前記複数の容量ユニットのうちの2のNNは0以上の整数乗個の容量ユニットの前記制御ノードに結合され、前記第2制御線は、前記複数の容量ユニットのうちの2のMMは0以上の整数乗個の容量ユニットの前記制御ノードに結合され、前記制御回路は、前記第1制御線を駆動する第1バッファ回路と、前記第2制御線を駆動する第2バッファ回路とを備え、前記第2バッファ回路の駆動能力は、前記第1バッファ回路の駆動能力を基準として、2の乗倍となっていることを特徴とする高周波信号処理装置。例えば、携帯電話機を代表とする無線通信システムには、主にベースバンド信号と高周波信号との間の周波数変換を担う高周波信号処理装置が備わっている。このような高周波信号処理装置は、例えば、PLL回路やミキサ回路等を備え、PLL回路によって生成した送信用/受信用のキャリア信号ローカル信号、局部発振信号をミキサ回路に入力することで周波数変換を行う。こうした中、従来において広く用いられていたアナログPLL回路を、ディジタル回路で構成されるディジタルPLL回路に置き換える技術が注目されている。ディジタルPLL回路は、ADPLLAllDigitalPhaseLockedLoop等とも呼ばれる。ディジタルPLL回路を用いると、例えば、CMOSComplementaryMetalOxideSemiconductorプロセスによる微細化技術を享受できるため、その進歩に伴い小面積化、低電源電圧化、高性能化高速化等が図れる。ディジタルPLL回路では、その発振回路部分にDCO回路が用いられる。例えば、無線通信システム用のDCO回路は、通常、LC共振型で構成され、このC容量の値具体的には発振ノードに接続する容量の個数をディジタルコードに応じて順次制御することで発振周波数の制御を行う。したがって、DCO回路では、このディジタルコードとC容量の値との関係が線形であることが望まれる。この線形性が低下するとすなわちDNL又はINLIntegralNonLinearityが大きくなると、例えば、送信回路では、送信信号における位相誤差の増大やスペクトラムの劣化といった問題が生じる恐れがある。また、受信回路では、例えば、DCO回路における3MHz離調の位相雑音特性が通信規格上の仕様を達成できず、周波数変換ダウンコンバート後の受信信号の品質が低下する等の問題が生じる恐れがある。DNLを低減するためには、例えば、非特許文献1に記載されているようなダイナミックエレメントマッチング方式を用いることが考えられる。しかしながら、当該方式を用いた場合、例えば容量の選択方法を最適化するため、DCO回路の起動時等にキャリブレーションが必要となる場合がある。また、当該方式によってある程度のDNLの改善は図れるが、望ましくは、根本的に、発振ノードに接続される各容量間の容量値ばらつき自体を低減することがDNLの低減の観点でより有益となる。こうした中、本発明者等の検討によって、DNLの悪化は、発振ノードに付加される寄生容量が主要因となっていることが明らかとなった。そこで、本発明の目的の一つは、DNLの低減を実現可能なディジタル制御発振装置、ならびに、送信信号受信信号の信号品質を向上可能な高周波信号処理装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態によるディジタル制御発振装置は、相補の発振出力信号が出力される第1及び第2発振出力ノードと、コイル素子と、複数の容量ユニットと、負性抵抗生成回路と、制御回路とを備える。コイル素子LP,LMは、第1発振出力ノードOscPと第2発振出力ノードOscMとの間に結合される。複数の容量ユニットCIUは、第1発振出力ノードと第2発振出力ノードとの間に並列に結合される。負性抵抗生成回路AMPBKは、第1発振出力ノードと第2発振出力ノードとの間に負性抵抗を生成する。また、複数の容量ユニットのそれぞれは、容量素子CIp,CImと、容量素子を、発振周波数の設定パラメータとして第1及び第2発振ノードに結合するか否かを選択する制御ノードBITNDとを備え、制御回路LOGは、複数の制御線BIT_CIを介して複数の容量ユニット内の各制御ノードを駆動する。ここで、複数の制御線と第1及び第2発振出力ノードとの間には、これらの間が実効的にシールドされるように第1シールド層GSが配置される。これによって、制御回路による複数の制御線の駆動状態に応じて第1及び第2発振出力ノードのインピーダンスが不規則に変動する事態を抑制でき、DNLの低減が実現可能となる。また、本実施の形態による高周波信号処理は、前述したようなディジタル制御発振装置を用いてベースバンド信号のアップコンバート等を行う構成となっている。これによって、送信信号の信号品質の向上が実現可能となる。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、ディジタル制御発振装置においてDNLの低減が実現可能となる。また、高周波信号処理装置において送信信号受信信号の信号品質の向上が実現可能となる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《ディジタル制御発振回路の概略回路構成》図1は、本発明の実施の形態1によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。図1に示すディジタル制御発振回路DCOは、アンプ回路ブロックAMPBKと、コイル素子LP,LMと、3系統の容量バンクCABS,CINT,CFRACと、デコーダ回路DECを備えている。AMPBKは、負性抵抗回路として機能し、正極側発振出力ノードOscPを入力、負極側発振出力ノードOscMを出力として反転動作を行うアンプ回路AMPMと、その逆に、OscMを入力、OscPを出力として反転動作を行うアンプ回路AMPPを備える。AMPP,AMPMのそれぞれは、特に限定はされないが、代表的にはPMOSトランジスタとNMOSトランジスタからなるCMOSインバータ回路で構成される。AMPP,AMPMは、高電位側の固定電圧例えば電源電圧VDD1V1と低電位側の固定電圧例えば接地電源電圧GND1V2によって動作する。なお、AMPP,AMPMのそれぞれは、場合によっては1個のNMOSトランジスタで構成するすなわちAMPBKをクロスカップル接続一方のゲートが他方のドレインに接続された2個のNMOSトランジスタで構成することも可能である。LPは、一端がOscPに接続され、LMは、一端がOscMに接続され、LP,LMの他端には固定電圧例えばVDD1又はGND1V3が供給される。CABSは、一端がOscPに接続される容量素子CApと、一端がOscMに接続される容量素子CAmと、CApの他端とCAmの他端の間に接続されるスイッチSWAを備える。ここでは、CAp,SWA,CApからなる一組の回路が代表的に示されているが、実際には、このような回路がOscPとOscMの間に複数組設けられる。同様に、CINTは、一端がOscPに接続される容量素子CIpと、一端がOscMに接続される容量素子CImと、CIpの他端とCImの他端の間に接続されるスイッチSWIを備え、実際には、このような回路がOscPとOscMの間に複数組設けられる。CFRACも、一端がOscPに接続される容量素子CFpと、一端がOscMに接続される容量素子CFmと、CFpの他端とCFmの他端の間に接続されるスイッチSWFを備え、実際には、このような回路がOscPとOscMの間に複数組設けられる。また、SWAは、自動バンド制御信号W_ABSによってオンオフが制御され、SWI,SWFは、デコーダ回路DECによってオンオフが制御される。DECは、高電位側の固定電圧例えば電源電圧VDD2V4と低電位側の固定電圧例えば接地電源電圧GND2V5によって動作する。DECは、整数容量値制御信号W_INT、および分数容量値制御信号W_FRACを入力とし、W_INTに応じてオンオフ制御線オンオフ制御信号BIT_CIを介してSWIのオンオフを制御し、W_FRACに応じてオンオフ制御線オンオフ制御信号BIT_CFを介してSWFのオンオフを制御する。ここでは、CINT内のCIp,SWI,CImからなる1組を単位容量ユニットCIUと呼ぶ。BIT_CIは、前述したように、CINT内に複数組のCIUが設けられるため、これに応じて複数本で構成され、BIT_CFも同様に複数本で構成される。DECは、例えば、W_INTの値が1変動する毎に、BIT_CIを介してSWIをオンに制御するCIUの数を1ずつ変動させる。このようなディジタル制御発振回路DCOは、コイル素子LP,LMと容量バンクCABS,CINT,CFRAC内の各容量素子によるLC共振型の構成となっており、OscP,OscMに相補の発振出力信号を出力する。この際に、AMPBKは、当該LC部分の寄生抵抗成分を打ち消す負性抵抗回路として機能する。当該発振回路の発振周波数は、CABS,CINT,CFRAC内の各スイッチのオンオフによって制御され、主として、スイッチがオンに制御された組に含まれる容量素子が発振周波数を定めるパラメータとして寄与する。ここで、CABS,CINT,CFRAC内の各容量素子の実効的な容量値の関係は、CAp=CAm>CIp=CIm≧CFp=CFmとなっている。これにより、例えば、W_ABSCABSによって2MHz単位、W_INTCINTによって10kHz単位、W_FRACCFRACによって1.25kHz単位でそれぞれ発振周波数が調整される。特に限定はされないが、CABSでは、2MHz単位で512ステップ約1GHzレンジの調整が行われ、CINTでは、10kHz単位で、2048ステップ約20MHzレンジの調整が行われる。なお、例えばCIp=CImとCFp=CFmは、同一の容量値を持つ単位容量素子によって構成されてもよい。この場合、例えば、CFp=CFmをオンに駆動する時間を、CIp=CImをオンに駆動する時間の1/8とすることで、CFp=CFmの実効的平均的な容量値発振周波数の調整幅は、CIp=CImの1/8となる。このような構成例において、本実施の形態1のディジタル制御発振装置の主要な特徴の一つは、レイアウト上で、オンオフ制御線BIT_CI,BIT_CFをシールド部GSによって保護した点にある。また、主要な特徴の他の一つは、当該GSに、アンプ回路AMPP,AMPMではなく、デコーダ回路DECと同一の固定電圧例えば接地電源電圧GND2V5が供給される点にある。本発明者等の検討によって、図1におけるオンオフ制御線BIT_CI,BIT_CFと発振出力ノードOscP,OscMと間の寄生容量のばらつきを主要因として、DCO回路におけるDNL又はINLの悪化が生じ得ることが明らかとなった。そこで、詳細は後述するが、シールド部GSを設けることによって、DNL又はINLの低減が実現可能となる。《スイッチの詳細構成》図2は、図1のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。図2には、図1における容量バンクCINT内の1個の単位容量ユニットCIUを代表として、その構成例が示されている。図2の例では、スイッチSWIが、容量素子CIpとCImの間に設けられた3個のスイッチSWI1~SWI3で構成される。SWI1は、CIpの一端ノードSWIDとCImの一端ノードSWISとの間にソースドレイン経路が形成されたNMOSトランジスタで構成される。SWI2は、SWIDと接地電源電圧GNDの間にソースドレイン経路が形成されたNMOSトランジスタで構成され、SWI3は、SWISとGNDの間にソースドレイン経路が形成されたNMOSトランジスタで構成される。GNDは、例えば図1におけるGND2が用いられる。SWI1~SWI3を構成する各NMOSトランジスタのゲートは、CIUが備えるオンオフ制御ノードBITNDに接続され、このBITNDが前述したオンオフ制御線BIT図1ではBIT_CIで駆動される。ここで、BITが‘H’レベルに駆動された場合、SWIDとSWISが電気的に接続されると共にGNDに短絡される。この場合、CIp,CImは、発振出力ノードOscP,OscMにおいて発振周波数を設定する際のパラメータとして寄与する。一方、BITが‘L’レベルに駆動された場合、SWIDとSWISは、電気的に分離され、共にハイインピーダンス状態となる。この場合、CIp,CImは、理想的には、発振周波数を設定する際のパラメータとして寄与しない。すなわち、オンオフ制御ノードBITNDは、発振周波数を設定する際のパラメータとして容量素子CIp,CImを寄与させるか否かを選択する機能を持つ。前述したように、BITが‘L’レベルに駆動された場合、CIp,CImは、理想的には、発振周波数の設定パラメータとして寄与しないが、厳密には、寄生容量との組合せにより、発振周波数に影響を及ぼす場合がある。図3は、図2の単位容量ユニットにおいて、その寄生容量の一例を示す説明図である。図3に示すように、各単位容量ユニットCIUでは、オンオフ制御線BITオンオフ制御ノードBITNDと発振出力ノードOscP,OscMとの間にそれぞれ寄生容量CPp1,CPm1が存在し、BITBITNDとノードSWID,SWISとの間にそれぞれ寄生容量CPp2,CPm2が存在する。このうち、CPp2,CPm2は、BITが‘L’レベルすなわちSWID,SWISがハイインピーダンス状態となった場合に、容量素子CIp,CImとの組み合わせで発振周波数に影響を及ぼす恐れがある。ただし、CPp2,CPm2は、主として単位容量ユニットCIU内部で生じる寄生容量となる。このため、各CIU間でのCPp2,CPm2の容量値ばらつきは、同一のCIUのレイアウト構成を用いることで比較的容易に低減することが可能であり、DNLの観点ではさほど大きな問題とはならない。一方、CPp1,CPm1は、主として単位容量ユニットCIU外部で生じる寄生容量となる。このため、各CIU間でのCPp1,CPm1の容量値ばらつきは、各CIU毎にオンオフ制御線BITとOscP,OscMとの相対的なレイアウト関係が異なり得るため、低減することが容易でない。そこで、前述したように各BITをシールド部GSで保護することで、CPp2,CPm2のみならず、特に、CPp1,CPm1の各CIU毎の容量値ばらつきを低減することが可能になる。なお、スイッチSWIの構成は、勿論、図2のような構成に限定されるものではなく、様々に変更することが可能である。例えば、図2において、原理的には、SWI1をオンに駆動することでノードSWID,SWISは交流的に仮想接地とみなせるため、SWI2,SWI3は不要である。ただし、実際には、差動バランスのミスマッチや、SWI1の時定数等に応じて仮想接地からの誤差が生じ得るため、SWID,SWISを交流的に接地するスイッチ図2の例ではSWI2,SWI3を設ける方が望ましい。また、図2では、容量素子CIp,CImがMIMMetalInsulatorMetal容量やMOMMetalOxideMetal容量等の場合を前提としているが、MOS容量等を用いる場合には、スイッチSWI1を省略することも可能である。すなわち、MOSのソースとドレインを接続し、この接続ノードとMOSのゲートとの間で容量素子を構成する。この場合、当該容量素子の一端をオンオフ制御ノードBITNDに直接接続し、BITNDの電圧レベルをオンオフ制御線BITで制御することで、実質的にスイッチSWIと同様の機能を実現できる。本実施の形態1によるオンオフ制御線のシールド方式は、このようなMOS容量等を適用した場合でも同様の効果が得られるが、容量素子自体の特性ばらつきを低減する観点からはMIM容量やMOM容量等を用いた方が望ましい。《容量バンクのレイアウト概要[1]》図4は、図1のディジタル制御発振回路において、その容量バンクのレイアウト概要の一例を表す模式図である。図4には、図1における容量バンクCINTのレイアウト概要が示されており、ここでは、簡略化して、8行×4列のマトリックス状に32個の単位容量ユニットCIUが配置されている。ただし、CINTは、実際には、例えば、32行×64列のマトリックスに伴う2048個のCIUを備える。図4において、発振出力ノードOscPは、行方向に沿って延伸する発振出力ノード発振出力配線OscPrと、そこから等間隔で分岐し、列方向に沿って並んで延伸する4本の発振出力ノード発振出力配線OscPc[0]~OscPc[3]を含む。同様に、発振出力ノードOscMは、行方向に沿って延伸する発振出力ノード発振出力配線OscMrと、そこから等間隔で分岐し、列方向に沿って並んで延伸する4本の発振出力ノード発振出力配線OscMc[0]~OscMc[3]を含む。OscPc[0]とOscMc[0]は互いに近接して配置され、以降同様にして、OscPc[3]とOscMc[3]も互いに近接して配置される。また、OscPrとOscMrは、32個のCIUを列方向で挟んで両側に配置される。OscPc[0],OscMc[0]の配線経路上には、1列目となる8個のCIUが順次配置され、当該各CIUは、OscPc[0],OscMc[0]に対して接続される。以降同様にして、OscPc[3],OscMc[3]の配線経路上には、4列目となる8個のCIUが順次配置され、当該各CIUは、OscPc[3],OscMc[3]に対して接続される。また、1列目となる8個のCIUの近傍には、列方向に沿って並んで延伸する複数本ここでは4本のオンオフ制御線BIT_CI[0]~BIT_CI[3]が配置される。2列目、3列目および4列目に対しても同様に、各列を構成する8個のCIUの近傍に、列方向に沿って並んで延伸する複数本ここでは4本のオンオフ制御線が各列毎に配置される。1列目に対応するオンオフ制御線は、ロジック回路LOG[0]によって駆動され、以降同様にして、2列目、3列目、4列目の対応するオンオフ制御線は、それぞれロジック回路LOG[1],LOG[2],LOG[3]によって駆動される。ロジック回路LOG[0]~LOG[3]は、ロジック制御回路IOLと共にデコーダ回路DECを構成する。DECは、CIUのマトリックス領域のいずれか一辺ここではOscMr側の一辺に沿って配置される。LOG[0]は、1列目に含まれる8個のCIUを対象に、BIT_CI[0]を用いて1個のCIUを制御し、BIT_CI[1]を用いて2個のCIUを制御し、BIT_CI[2]を用いて4個のCIUを制御し、BIT_CI[3]を用いて1個のCIUを制御する。具体的には、例えばBIT_CI[1]を用いて2個のCIU内に含まれる各スイッチ図2のSWI1~SWI3のオンオフを共通に制御する。したがって、例えば、BIT_CI[0]のみをオンレベルに駆動すれば、OscPc[0],OscMc[0]にそれぞれ1個の容量素子図2のCIp,CImが付加され、BIT_CI[1]のみをオンレベルに駆動すれば、OscPc[0],OscMc[0]にそれぞれ2個の容量素子が付加される。更に、BIT_CI[0],BIT_CI[1]をオンレベルに駆動すれば、OscPc[0],OscMc[0]にそれぞれ3個の容量素子が付加される。以降、同様にしてBIT_CI[0]~BIT_CI[3]のオンレベルオフレベルを適宜組み合わせることで、OscPc[0],OscMc[0]に対して4個~8個の容量素子を付加することが可能になる。LOG[2]~LOG[3]に関しても同様であり、例えば、LOG[3]は、BIT_CI[0]~BIT_CI[3]のオンレベルオフレベルを適宜組み合わせることで、OscPc[3],OscMc[3]に対して0個~8個の容量素子を適宜付加することが可能になる。また、ロジック制御回路IOLは、LOG[0]~LOG[3]のいずれかを選択して、前述したBIT_CI[0]~BIT_CI[3]のオンレベルオフレベルの指示を与えると共に、LOG[0]~LOG[3]のそれぞれに対して、BIT_CI[0]~BIT_CI[3]全体をオンレベル又はオフレベルに駆動するための命令を与える。これによって、例えば、OscP,OscMに対してそれぞれ9個の容量素子を付加する場合には、LOG[0]においてBIT_CI[0]~BIT_CI[3]全体をオンレベルに駆動させた状態で、LOG[1]を選択し、LOG[1]においてBIT_CI[0]のみを駆動させればよい。ここで、図4から判るように、オンオフ制御線BIT_CIと発振出力ノードOscP,OscMの各配線は、複雑に入り組んでいる。このため、BIT_CIとOscP,OscMとの間の直接的な寄生容量図3のCPp1,CPm1は、BIT_CIを構成する各制御線毎各ロジック回路LOG毎ならびに各LOG内のBIT_CI[0]~BIT_CI[3]毎に変わりえる。そこで、図4に示すように、BIT_CIをシールド部GSによって保護する。具体的には、図4に示すように、各ロジック回路LOG[0]~LOG[3]のオンオフ制御線BIT_CI[0]~BIT_CI[3]を各ロジック回路毎に異なるシールド部GSによって保護する。これによって、BIT_CIとOscP,OscMとの間の直接的な寄生容量すなわち図3の寄生容量CPp1,CPm1に該当の大きさ又は大きさのばらつきを低減できる。《本実施の形態1の主要な特徴および効果の詳細》図5は、本発明の前提として検討したディジタル制御発振回路において、そのDNLが悪化する要因の一例を表す説明図である。例えば、図5において、仮に、各オンオフ制御線BITと発振出力ノードOscP,OscMとのレイアウト関係が、完全に対称となっていれば、BITとOscP,OscMとの間の寄生容量CPp,CPmの大きさは等しくなりCPp=CPm=CP、DNLの悪化を抑制できる可能性がある。より具体的には、CPp,CPmがOscP,OscMに与える影響度合いは、実際にはBITの電圧レベルインピーダンスZLOGに応じて変動し得るが、CPp,CPmの大きさが同一であれば、その影響がOscP,OscMに対して均等に加わり、DNLの悪化を十分に抑制できる可能性がある。しかしながら、実際には図4に示したように、図5のオンオフ制御線BITは、図4のBIT_CIのように複数本存在しており、また、BITとOscP,OscMは、容量ブロックCINTおよび図1のCFRAC内で複雑に入り組んだレイアウトとなる。このため、全てのBITとOscP,OscMとを対称にレイアウトすることは容易でない。その結果、図5における寄生容量CPpとCPmの大きさは不一致となり、この不一致の程度は、各オンオフ制御線毎に不規則に異なり得る。更に、OscPとOscMに出力される発振出力信号は、例えば、図1のアンプ回路ブロックAMPBKの差動ミスマッチ等に応じて完全な相補信号とはならず、振幅や位相に若干のばらつきが生じる場合がある。そうすると、等価的に、CPpとCPmの大きさに不一致が生じる場合がある。このように、あるBITにおけるCPp,CPmの大きさと、別のBITにおけるCPp,CPmの大きさとが不規則に異なると、BITの駆動状態に応じてOscP,OscMに影響を及ぼす寄生容量の値が不規則に変動し、DNLの悪化を招く恐れがある。また、各BITにおいて、CPpの大きさとCPmの大きさとが異なると、DNLの悪化度合いを更に増大させる場合がある。そこで、前述したように、オンオフ制御線BIT_CI,BIT_CFをシールド部GSで保護することが有益となる。言い換えれば、平面上または断面上において、オンオフ制御線BIT_CI,BIT_CFと発振出力ノードOscP,OscMとの間にシールド層を配置することが有益となる。このようなシールド部GSを設けることで、所謂シールド効果により、オンオフ制御線BIT_CI,BIT_CFと発振出力ノードOscP,OscMとの間の直接的な寄生容量カップリング結合の大きさが低減される。具体的には、DNLの観点で、図3における寄生容量CPp1,CPm1の影響が大きく低減される。その結果、OscP,OscMにおいて、BIT_CI,BIT_CFの駆動状態に応じた寄生容量の変動量は図3における寄生容量CPp2,CPm2を主として定められ、これによる変動量は規則的となることから、DNL又はINLの低減が実現可能になる。具体的に説明すると、図3における寄生容量CPp2,CPm2は、前述したようにオンオフ制御線BITの駆動状態に応じて、容量素子CIp,CImを介してOscP,OscMの発振周波数に影響を及ぼし得る。ただし、CPp2,CPm2の大きさは、各CIU間でほぼ均一とすることができる。ここで、例えば、図4で述べたように、BIT_CIの駆動によって単位容量ユニットCIUの選択数を1個ずつ増加させながらOscP,OscMの発振周波数を順次変更する場合を想定する。この場合、OscP,OscMにおいてCPp2,CPm2の影響が順次現れるが、前述したようにCPp2,CPm2の大きさは各CIU間でほぼ均一であるため、その影響度合いは規則的となる。これによりDNLの低減が図れる。さらに、各CIUの範囲内では、CPp2とCPm2を対称にレイアウトすることは容易であるため、オンオフ制御線BITの駆動状態に応じてOscP,OscMに対して均等に影響を与えることが可能になる。その結果、DNLの更なる低減が可能となる場合がある。また、別の観点では、シールド部GSによる保護によって、前述したようなレイアウトの対称性の制約が緩和され、結果的にレイアウトの自由度の増大と共に回路面積の低減等が図れる場合がある。なお、図1において、自動バンド制御信号W_ABSに対しては、発振周波数の調整幅が大きく、DNLは特に問題とならないため、回路面積の観点等からシールド部による保護は行っていない。さらに、別の特徴として、図1で述べたように、シールド部GSには、デコーダ回路DECと同一の固定電圧例えば接地電源電圧GND2V5が供給されている。これは、仮にGSにアンプ回路AMPP,AMPMの固定電圧V2接地電源電圧GND1を供給した場合、DECからのノイズがV2を介して発振出力ノードOscP,OscMに周り込み易くなるためである。OscP,OscMにノイズが重畳すると、位相雑音等の増大等に加えて、DNLが悪化する恐れがある。そこで、図1では、実際の発振部分LC部分およびアンプ回路ブロックAMPBKの電源ここではVDD1,GND1とロジック部分デコーダ回路DECの電源ここではVDD2,GND2を個々に設け、GSに対してロジック部分の電源ここではGND2を供給している。なお、ここでは、GSに対してGND2の供給を行ったが、交流的な接地電源電圧であればよく、場合によってはVDD2の供給を行ってもよい。《単位容量ユニットの周りの詳細構成》図6は、図4のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。図6において、単位容量ユニットCIU内の各符号は、前述した図2の各符号に対応している。図2に示されない各符号において、M1,M2,M3,M4は、それぞれ第1、第2、第3、第4メタル配線層であり、CTは各メタル配線層間を適宜接続するコンタクト層であり、ISLは各メタル配線層を覆う絶縁膜である。また、図6に示す断面図A-A’間断面およびB-B’間断面では、メタル配線層の部分が抽出して示されているが、実際には、その下層Z軸方向に半導体基板が存在する。図6の平面図では、1個の単位容量ユニットCIUをX軸方向行方向で挟んだ両側に、Y軸方向列方向に沿って並んで延伸する複数本ここでは簡易的に3本表示のオンオフ制御線BIT_CIが配置される。BIT_CIは、そのX側方向の片側ここでは右側に隣接して配置されたCIUを制御する。CIUは、A-A’間断面図に示されるように、X軸方向でスイッチSWIここではSWIの詳細構造例は省略を挟んで一方側に容量素子CIpが形成され、他方側に容量素子CImが形成される。CIpは、M3で形成されたノードSWIDを備え、SWIDは、複数のCTおよびM1,M2を介してSWIの一端具体的には図示しない半導体基板内のドレイン拡散層に接続される。SWIDのZ軸方向における上層M4と下層M2には、それぞれ絶縁膜ISLを介して発振出力ノードOscPが形成される。当該M4,M2のOscPは、複数のCTおよびM3を介して接続される。これによって、図6の平面図に示すように、SWIDとOscPM4の重複部分で容量素子CIpの一部が形成され、SWIDとOscPM2の重複部分でCIpの他の一部が形成される。すなわち、ここでは、2個の容量素子の並列接続によってCIpを構成している。ただし、勿論、M4,M2のいずれか一方のみでOscPを形成することも可能である。このような容量素子CIpは、MIM容量における絶縁膜Iの部分を通常のメタル配線層の層間絶縁膜代表的にはシリコン酸化膜を利用して形成する意味で、MOM容量と呼ばれる場合がある。MOM容量は配線プロセスで形成されるため、MIM容量やMOS容量に比べてチップ内ばらつきを抑えられる。そのため素子の相対ばらつきが原因のDNLを低くできる利点がある。また、図6の平面図およびA-A’間断面図おいて、CIUとX軸方向で隣接する箇所にここでは左側に、M2によって形成された3本のオンオフ制御線BIT_CIが配置される。ここで、BIT_CIは、A-A’間断面図から判るように、その周辺が前述したシールド部GSによって覆われている。すなわち、BIT_CIを基準に、Z軸方向の下層および上層はM1およびM4の配線GSで覆われ、X軸方向の左右は当該M1とM4間を接続する複数のCTおよびM2,M3の配線GSで覆われている。当該M2,M3の配線は、図6の平面図に示すように、Y軸方向においてある程度の長さを持ち、この長さは、OscPM4,OscPM2のY軸方向の長さと同等となっている。これによって、CIU外に配置されたBIT_CIとOscPとの間がシールドされる。また、図6の平面図に示すように、この3本のBIT_CIの内のいずれか1本ここでは真ん中は、CTによってM3の配線に接続され、当該M3の配線がX軸方向において隣接するCIUに向けて延伸している。当該M3の配線は、CIU内で複数のCTおよびM2を介してM1の配線に接続され、当該M1の配線が、X軸方向に沿って延伸したのちスイッチSWINMOSトランジスタのゲートに接続される。ここで、当該M1の配線すなわちBIT_CIは、B-B’間断面図および平面図から判るように、Y軸方向においてはM1からなるシールド部GSM1で保護され、Z軸方向においてはM2からなるシールド部GSM2で保護されている。これによって、B-B’間断面図および平面図から判るように、CIU内に配置されたBIT_CIとOscP,OscMとの間がシールドされる。ここで、図6に示した単位容量ユニットCIUの周りの構成は、前述したように、オンオフ制御線BIT_CIがCIUの内外でシールドされている特徴に加えて、平面図やA-A’間断面図から判るように、CIU外のBIT_CIとOscPM2の下層において広い領域にM1の配線を備えた点が特徴となっている。当該M1の配線は、シールド部GSとなるが、BIT_CIとOscPとの間のシールド機能に加えて、図示しない半導体基板からのノイズに対するシールド機能も兼ね備えている。これによって、発振出力信号における信号品質の向上が実現可能となり、結果的に、DNLの向上にも寄与し得る。なお、図6のA-A’間断面図および平面図に示す容量素子CImの構造に関しては、前述した容量素子CIpの構造をY軸対称で折り返したような構造となるため、詳細な説明は省略する。また、図6においては、CIU外のBIT_CIの上層をM4の配線によってシールドする構成としたが、その代わりにM3の配線によってシールドする構成とすることも可能である。さらに、ここでは1個のCIU周りの構成を示したが、実際には、図4に示したように、図6のCIUがY軸方向において複数個図4の例では8個配置され、各CIU内のOscP,OscM同士が共通の配線図4の例えばOscPc[0],OscMc[0]等で接続されるような構成となる。この場合、当該共通の配線は、図6においてM4の上層に位置する例えば第5メタル配線層図示せずで形成される。《ディジタルPLL回路の概略構成》図7は、本発明の実施の形態1によるディジタル制御発振装置において、図1のディジタル制御発振回路を適用したディジタルPLL回路の概略構成例を示すブロック図である。図7に示すディジタルPLL回路ディジタル制御発振装置DPLLは、時間差検出回路ディジタル位相比較部TDC、ディジタルロウパスフィルタディジタルループフィルタDLPFと、ディジタル制御発振回路DCO、マルチモジュラス周波数分周回路分周部MMD、シグマデルタ変調回路又はデルタシグマ変調回路SDMを備えている。このDCOに図1の構成例が適用される。時間差検出回路TDCは、水晶発振回路等によって生成された基準発振周波数例えば26MHzを持つ基準発振信号REFと、マルチモジュラス周波数分周回路分周部MMDによって生成された分周発振信号FDIVとの位相差時間差を検出する。TDCは、例えば、複数段の単位遅延回路CMOSインバータ回路を含み、FDIVを単位遅延回路で順次遅延させ、各単位遅延回路の出力をREFに同期してラッチし、このラッチ結果によって位相差時間差を検出する。CMOS製造プロセスの微細化に伴い当該単位遅延回路の遅延量が小さくなるほど、位相差時間差検出結果の高精度化が図れる。ディジタルロウパスフィルタDLPFは、TDCからの位相比較結果となるディジタルコードCODE1を対象として、平均化処理を行う。DLPFは、代表的には、IIRInfiniteImpulseResponseフィルタや、FIRFiniteImpulseResponseフィルタや、これらの組合せ等である。DCOは、このDLPFの処理結果となるディジタルコードCODE2を受けて、当該CODE2の値に応じた発振周波数を持つ発振出力信号PLLOUTを生成する。当該CODE2は、図1における整数容量値制御信号W_INTや分数容量値制御信号W_FRACに該当する。なお、図示は省略しているが、実際には、カウンタ回路等を備えた周波数差検出回路等がTDCと共に備わっている。図1の自動バンド制御信号W_ABSは、当該周波数差検出回路等によって生成される。シグマデルタ変調部SDMは、分周比設定コードDAT-DIVNに基づいてマルチモジュラス周波数分周回路MMDに分周比を設定すると共に当該分周比を可変制御する。例えば、DAT-DIVNは、小数部を含む分周比を表し、SDMは、MMDに対して、時系列的に異なる整数分周比を設定することで、平均的に小数点を含んだ分周比を設定する。MMDは、SDMによって設定された分周比で発振出力信号PLLOUTを分周し、その結果を分周発振信号FDIVとしてTDCに帰還する。このようなDPLLに対して本実施の形態1によるディジタル制御発振回路DCOを適用することで、位相誤差等が小さい高精度なディジタル制御発振装置が実現可能になる。特に、小数点を含む分周比を設定可能なPLL回路では、より高精度な周波数設定が求められるため、本実施の形態1の方式によってDNLの低減を図ることがより有益となる。以上、本実施の形態1のディジタル制御発振装置を用いることで、代表的には、DNL又はINLの低減が実現可能となる。また、前述したダイナミックエレメントマッチング方式等を用いた場合に必要とされるキャリブレーション動作を行わずにDNL又はINLの低減が可能となる。なお、ここでは、例えば図6において、オンオフ制御線BIT_CIの周り上下および左右を全て覆うようにシールド層シールド部を設けたが、原理的には、発振出力ノードとの間にシールド層を設ければよく、必ずしも全てを覆う必要はない。言い換えれば、オンオフ制御線と発振出力ノードとが実効的にシールドされるように、シールド層が備わればよい。ただし、現実的には、図4に示したように、BIT_CIの左右および上部に発振出力ノードが存在するようにレイアウトされる場合が多いと考えられ、また、下部においても前述したように半導体基板からのノイズを抑制することが望まれる。したがって、実際には、シールド部の少なくとも一部は、断面構造で見た場合に、BIT_CIの周りを全て取り囲むように構成されることが望ましい。実施の形態2《容量バンクのレイアウト概要[2]》図8は、本発明の実施の形態2によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。図8に示す容量バンクCINTaは、前述した図4の容量バンクCINTの変形例となっており、図4のCINTと比較すると、オンオフ制御線BIT_CIに加えてデコーダ回路DEC内のロジック回路LOG[0]~LOG[3]が、シールド部GSによって保護された点が異なっている。これ以外の構成に関しては、図4の場合と同様であるため、詳細な説明は省略する。ロジック回路LOG[0]~LOG[3]は、発振出力ノードOscP,OscMの近辺に配置される場合がある。このような場合、LOG[0]~LOG[3]は、BIT_CIの発生元であるため、LOG[0]~LOG[3]とOscP,OscMとの間の直接的な寄生容量カップリング結合に伴い、BIT_CIの場合と同様の理由でDNLが悪化する恐れがある。そして、図8のようにLOG[0]~LOG[3]をシールド部GSによって保護することで、図4の場合と比較してDNLの更なる向上が図れる場合がある。《ディジタル制御発振回路の概略レイアウト構成》図9は、本発明の実施の形態2によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。図9に示す各符号は、図1に示した各符号に対応している。図9に示すディジタル制御発振回路DCOは、略リング状に形成され、Y軸対称に配置されたメタル配線LP,LMを備えている。当該メタル配線は、その中点中点タップに固定電圧交流的な接地電源電圧V3が印加され、当該中点タップを基準として一方の側でコイル素子LPを実現し、他方の側でコイル素子LMを実現する。当該リングの内側には、Y軸方向に向けて順に第1領域AR1、第2領域AR2、第3領域AR3が設けられる。AR2には、容量バンクCINT,CFARCが配置され、AR3には、ロジック回路LOGが配置される。ここでは、CINT,CFRACは、同じレイアウトを持つ複数の単位容量ユニットCIUによって構成され、その一部でCINTが構成され、他の一部でCFRACが構成されている。Y軸方向において、CINT,CFRACの両側の一方にはLPから分岐してX軸方向に沿って延伸する配線が配置され、他方にはLMから分岐してX軸方向に沿って延伸する配線が配置される。前者の配線は発振出力ノードOscPとなり、後者の配線は発振出力ノードOscMとなる。ここで、前述した図8は、図9におけるCINT,CFRAC周りの詳細なレイアウト構成例を示している。図9および図8に示すように、LOGは、当該リングLP,LMの外側に配置されたロジック制御回路IOLからの制御を受けてCINT,CFRAC内の各単位容量ユニットを制御する。また、LOGは、シールド部GSによって保護されている。詳細は図10に示すが、図9において、シールド部GSは、例えばLOGの上層Z軸方向に配置され、更に、その上層に当該GSを挟んでLP,LMOscP,OscMが配置される。第1領域AR1には、X軸方向においてアンプ回路AMPP,AMPMを挟んで両側に容量バンクCABSが分割して配置される。Z軸方向において、AMPP,AMPMおよびCABSの上層には、LPから分岐してX軸方向に沿って延伸する配線すなわちOscPと、LMから分岐してX軸方向に沿って延伸する配線すなわちOscMが配置され、AMPP,AMPM,CABSは、当該OscP,OscMに適宜接続される。ここで、AR1は、Y軸方向において当該リングLP,LMの略中間部分に配置され、これに伴いAMPP,AMPMは、当該リングの略中心部分に配置される。このようなAMPP,AMPMの配置によって、LC回路における共振周波数を1個に設定することが可能となり、発振周波数の高精度化や発振出力信号の高品質化等が図れる。すなわち、例えば、AMPP,AMPMを当該リングLP,LMの端部例えば図9においてAR3を挟んでAR2と対向する領域等に配置した場合を想定する。この場合、AMPP,AMPMからLC回路側を見た場合に、CABSが最も大きな容量であるため、等価的に、LP,LMの一部AMPP,AMPMからCABSまでの配線を介してCABS,CINT,CFRACとLP,LMの他の部分に伴う第1のLC回路が見える。そのため、上述したLP,LMの一部とCABS,CINT,CFRACに伴う第2の直列LC回路がAMPP,AMPMから見え、これが不要な共振周波数を発生させる。この不要な共振周波数が必要な共振周波数よりも十分大きい場合は問題とならないが、不要な共振周波数は、AMPP,AMPMからCABSまでの距離が長いほど低くなる。したがってAMPP,AMPMとCABSはできるだけ近づける必要がある。図9のようなレイアウト構成例を用いると、AMPP,AMPMが当該リングLP,LMの略中心部分に配置されるため、このような遠近差の影響を緩和できる。《ロジック回路周りの配線層の関係》図10は、図8および図9において、そのロジック回路と発振出力ノードとの配線層の関係例を表す説明図である。例えば図8および図9の例では、ロジック回路LOGは、特に発振出力ノードOscMに近接して配置され、加えてLP,LM実質的にOscP,OscMにも近接して配置される。したがって、図8で述べたように、LOGとOscP,OscMとの間の寄生容量が問題となる恐れがある。そこで、図10に示すようにLOGとOscP,OscMとの間に位置する配線層にシールド部シールド層GSを設けることが有益となる。図10は、配線層の上下関係を断面で模式的に表したものであり、必ずしもLOGの真上LOGをX軸ライン又はY軸ラインで切断した面にOscP,OscMが存在することを示すものではなく、当該切断面の近傍にOscP,OscMが存在することを示すものである。図10において、半導体基板例えばシリコン基板SUB内にはMOSトランジスタのソースドレインとなる拡散層DFs,DFdが形成され、DFs,DFdは、それぞれコンタクト層CTを介して第1メタル配線層M1の各配線に接続される。また、SUB上にはゲート絶縁膜COXを介して当該MOSトランジスタのゲートとなるゲート層例えばポリシリコン層GTが配置され、GTもCTを介してM1の配線に接続される。ロジック回路LOGは、このようなMOSトランジスタを複数備え、各MOSトランジスタがM1、またはその上層となる第2メタル配線層M2以上の配線層を用いて適宜接続される。実際には、LOGは、さほど複雑な回路ではないため、M2の上層となる第3メタル配線層M3以下の配線層で形成される。この場合、例えばM3の上層となる第4メタル配線層M4でシールド部シールド層GSが形成される。シールド部GSに関しては、実際に、LOGの真上に配置されることになる。なお、LOGの回路構成によっては、勿論、M4に限らず、例えばM2,M3の配線を用いてGSを形成することも可能である。また、発振出力ノードOscP又はOscMは、M4の上層となる第5メタル配線層M5又は第6配線層M6を用いて形成される。通常、半導体チップ上に形成されるコイル素子図9のLP,LMは、最上層のメタル配線層で形成される場合が多く、また、このLP,LMから分岐する形で、それと同一層あるいはそれに隣接する下層を用いてOscP,OscM用の各配線が形成される場合が多い。一方、LOGに関しては、半導体基板SUBから上層に向けて順次形成されるため、通常、LOGの最上層とOscP,OscMの最下層との間にメタル配線層を確保することができる。そこで、このメタル配線層この例ではM4を用いてシールド部シールド層GSを形成することで、LOGとOscP,OscMとの間の直接的な寄生容量カップリング結合を低減することが可能になる。以上、本実施の形態2のディジタル制御発振装置を用いることで、代表的には、実施の形態1と比べて更なるDNL又はINLの低減が図れる場合がある。実施の形態3《容量バンクのレイアウト概要[3]》図11は、本発明の実施の形態3によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。図11に示す容量バンクCINTbは、前述した図8の容量バンクCINTaの変形例となっており、説明の便宜上、図8のCINTaにおける単位容量ユニットCIUの1列部分ここでは8個のCIUを代表的に抽出したものとなっている。ここで、図11のCINTbは、図8のCINTaと比較して、各オンオフ制御線BIT_CI[0]~BIT_CI[3]を駆動するロジック回路LOG内のバッファ回路BF0w1,BF1w2,BF2w4,BF4w1が示された点が異なっている。そして、この各バッファ回路の駆動能力に重み付けを行った点が特徴となっている。これ以外の構成に関しては、図8の場合と同様であるため、詳細な説明は省略する。BF0w1は、1個の単位容量ユニットCIUを制御するBIT_CI[0]を駆動する。BF1w2は、2個の単位容量ユニットCIUを制御するBIT_CI[1]を駆動し、BF0w1と比較して2倍の駆動能力を備える。BF2w4は、4個の単位容量ユニットCIUを制御するBIT_CI[2]を駆動し、BF0w1と比較して4倍の駆動能力を備える。BF3w1は、1個の単位容量ユニットCIUを制御するBIT_CI[3]を駆動し、BF0w1と等倍の駆動能力を備える。各バッファ回路は、特に限定はされないが、代表的にはCMOSインバータ回路で構成され、この場合、前述した重み付けに応じて各CMOSインバータ回路を構成するPMOSトランジスタおよびNMOSトランジスタのサイズ例えばゲート幅が異なる。図12は、図11のレイアウト概要を用いた場合の効果の一例を表す原理図であり、図13は、図12の比較例を表す図である。図12には、図11におけるバッファ回路BF0w1,BF1w2およびオンオフ制御線BIT_CI[0],BIT_CI[1]と、発振出力ノードOscPとの関係が等価回路で示されている。BIT_CI[0]とOscPとの間には寄生容量CPが存在し、BIT_CI[1]とOscPとの間には並列接続される2個の寄生容量CPが存在する。ここで、実施の形態1で述べたように、図12のCPは、図3におけるCPp1がシールドされる結果、実質的に、CPp2によるCIpを介した実効成分に該当する。また、このCPの大きさは、前述したように各単位容量ユニットCIU毎にほぼ均一となるため、1個のCIUに接続されるBIT_CI[0]には1個のCPが、2個のCIUに接続されるBIT_CI[1]には並列に2個のCPが接続されることになる。ここで、当該CPがOscPに与える影響度合いは、より詳細には、図3等で述べたように、BIT_CI[0],BIT_CI[1]のレベルすなわちバッファ回路BF0w1,BF1w2の駆動状態に依存して異なる。これは、等価的に、各バッファ回路のインピーダンスが駆動状態に応じて切り替わるものとみなすことができる。仮に、BF0w1のインピーダンスをZLOGとすると、BF1w2のインピーダンスは、駆動能力トランジスタサイズがBF0w1の2倍であるため、ZLOG/2となる。この場合、OscPからBF0w1側を見た場合のインピーダンスZRES0は、ZRES0=1/CPZLOGただし周波数依存性は省略で表され、OscPからBF1w2側を見た場合のインピーダンスZRES1は、ZRES1=ZRES0/2で表される。ここで、BF0w1の入力信号をCONT[0]、BF0w2の入力信号をCONT[1]として、CONT[1],CONT[0]の値がシリアルに切り替わった場合のOscPにおけるインピーダンスの変動量を考える。まず、CONT[1],CONT[0]が0,0から0,1に切り替わった場合、CONT[0]に伴うZRES0のインピーダンスの変動が生じる。ここでは、理解を容易にするため、このインピーダンス変動を容量変動に換算してΔCとする。次いで、CONT[1],CONT[0]が0,1から1,0に切り替わった場合、CONT[0]に伴う-ZRES0すなわち-ΔCのインピーダンス変動とCONT[1]に伴うZRES1=ZRES0/2のインピーダンス変動が生じる。ZRES0/2のインピーダンス変動は容量換算で2ΔCである。したがって、この0,1から1,0への遷移の際には、-ΔC2ΔCによりΔCの容量変動が生じる。最後に、CONT[1],CONT[0]が1,0から1,1に切り替わった場合、CONT[0]に伴うZRES0すなわちΔCのインピーダンス変動が生じる。このように、CONT[1],CONT[0]をシリアルに変動させた場合、BF1w2が2倍の重み付けを持っているため、OscPにおけるインピーダンスの変動量を同じ値ここでは容量換算でΔCとすることが可能になる。この規則性により、DNLの低減が図れる。なお、例えば図11のバッファ回路BF2w4に関しても、BF2w4のインピーダンスをZLOG/4とし、CPが4個並列に接続されるものとして考えれば、同様の規則性が得られる。また、ここではOscP側を例に説明を行ったが、勿論OscM側においても同様の規則性が得られる。一方、図13に示す比較例では、図12のBF1w2に対応するバッファ回路BF1w1がBF0w1と同じ重み付けを持っている。この場合、OscPからBF1w1側を見た場合のインピーダンスZRES1は、ZRES1=1/2CPZLOGただし周波数依存性は省略で表され、前述したような規則性を実現することは困難となる。以上のように、実施の形態2で述べたようなシールド方式に、本実施の形態3で述べたようなバッファ回路の重み付け方式を組み合わせることで、DNLの更なる低減が実現可能になる。すなわち、前述したシールド方式によって、図12における容量CPの均一化が図れ、この均一化されたCPを前提としてバッファ回路の重み付けを行うことで当該効果が得られる。なお、ここでは実施の形態2図8に対して重み付け方式を適用したが、勿論、実施の形態1図4に対して重み付け方式を適用しても有益な効果が得られる。《容量バンクのレイアウト概要[3]の検証結果》図14は、図11の構成例を適用した図1のDCO回路におけるDNLの検証結果を示す図であり、図15は、図14の比較例として、本発明の前提として検討したDCO回路におけるDNLの検証結果を示す図である。図14および図15において、横軸は、ディジタルコード図1のW_INTBIT_CIに該当であり、縦軸はDNL[LSB]である。まず、図15に示すように、本発明の前提となるDCO回路すなわち前述したシールド方式および重み付け方式を備えないDCO回路では、DNLの値が大きくなっており、一般的に最低限必要とされる|LSB/2|以内の条件を満たせなくなっている。一方、図14では、DNLの値が大きく低減されており、|LSB/2|に対しても十分にマージンが確保されている。実施の形態4《高周波信号処理装置の各種概略構成》本実施の形態4では、実施の形態1~実施の形態3で説明したようなディジタル制御発振装置を備えた各種無線通信システム代表的には携帯電話機用の高周波信号処理装置の各種構成例について説明する。図16は、本発明の実施の形態4による高周波信号処理装置において、その概略的な構成例を示すブロック図である。図16に示す高周波信号処理装置RFIC1は、例えば、一つの半導体チップによって構成される。当該RFIC1は、時間差検出回路TDC、ディジタルロウパスフィルタDLPFと、ディジタル制御発振回路DCO、マルチモジュラス周波数分周回路MMD、シグマデルタ変調回路SDM、合成回路ADD1,ADD2、およびDCO用シグマデルタ変調回路SDDCOを備える。ここで、当該DCOに、実施の形態1~実施の形態3で述べたような構成例が適用される。RFIC1内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。図16のRFIC1は、図7で述べたディジタルPLL回路DPLLに対して、ADD1,ADD2およびSDDCOが加わった構成となっている。以降、図7と重複する部分に関しては、詳細な説明は省略する。ADD1は、DLPFの出力と位相変調用コードDAT-PMとを合成し、その合成結果の一部をDCOに出力し、他の一部をSDDCOを介してDCOに出力する。SDDCOは、ADD1の出力とMMDの出力を受けて、分数容量図1のCFp,CFmに伴う高分解能な周波数設定を実現するため、例えばDCO内の容量素子のオンレベルの時間幅や、オンレベルに制御するタイミング等を定める。すなわち、図1におけるオンオフ制御信号BIT_CFを生成する。ADD2は、DAT-PMと分周比設定コードDAT-DIVNとを合成し、SDMに入力する。その結果、DCOからは、所定の発振周波数を基準にDAT-PMに応じた位相変調が加えられた発振出力信号PLLOUTが生成される。PLLOUTは、例えば図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。このように、DCOに対してADD1を介してDAT-PMに伴う位相変調を直接行うと共に、MMDSDMに対してADD2を介してDAT-PMに伴う位相変調を行う方式は、2ポイント変調方式と呼ばれる。仮に、MMDSDMに対する変調パスのみの場合、当該パスはロウパスフィルタ特性となり、そのループ帯域は帯域外雑音やスプリアスの観点から例えば数百kHz程度等に制限されるため、高域の送信データが欠落してしまうすなわち送信データレートの高速化が困難となる恐れがある。一方、DCOに対する変調パスのみの場合、当該パスはハイパスフィルタ特性となるため、低域の周波数成分が十分に得られず、また、ループ帯域外の制御となるためオープンループ制御に近い状態となり、変調精度が低下する恐れがある。そこで、2ポイント変調方式を用いると、このロウパスフィルタ特性とハイパスフィルタ特性が相互に補完され、広帯域での通信が実現可能となる。図16のRFIC1を用いると、前述した2ポイント変調方式による効果に加えて、DCOにおけるDNLの低減に伴い位相誤差が小さい高精度な発振出力信号PLLOUTを生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度高いEVMErrorVectorMagnitude特性を持つ高周波信号が送出可能になる。なお、特に限定はされないが、当該RFIC1は、例えばGMSKGaussianfilteredMinimumShiftKeying変調が用いられるGSMGlobalSystemforMobileCommunications規格系の携帯電話システムや、OQPSKoffsetquadraturephaseshiftkeying変調が用いられるZigBee登録商標システム等に適用できる。図17は、本発明の実施の形態4による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。図17に示す高周波信号処理装置RFIC2は、例えば、一つの半導体チップによって構成される。当該RFIC2は、送信回路として、ロウパスフィルタLPFT-I,LPFT-Q、可変増幅回路VGA-I,VGA-Q、送信用ミキサ回路MIXT-I,MIXT-Q、合成回路ADD3、可変ドライバ回路VDRV、送信用ディジタルPLL回路DPLL_TX、および分周回路DIVN-Tを備える。また、受信回路として、ロウノイズアンプ回路LNA、受信用ミキサ回路MIXR-I,MIXR-Q、プログラマブルゲイン回路PGA-I,PGA-Q、ロウパスフィルタLPFR-I,LPFR-Q、受信用ディジタルPLL回路DPLL_RX、および分周回路DIVN-Rを備える。ここで、当該DPLL_TX,DPLL_RXに、実施の形態1の図7で述べたような構成例が適用され、図7内のDCOに、実施の形態1~実施の形態3で述べたような構成例が適用される。図17において、送信動作時には、直交信号となる送信ベースバンド信号TXIN-I,TXIN-QがLPFT-I,LPFT-Qを介して伝送され、VGA-I,VGA-Qで適宜増幅が行われたのちMIXT-I,MIXT-Qに入力される。MIXT-I,MIXT-Qは、DIVN-Tから出力されるローカル信号キャリア信号、局部発振信号を用いて、VGA-I,VGA-Qを介して出力される送信ベースバンド信号を所定の高周波信号にアップコンバート周波数変換する。この際に、DIVN-Tは、DPLL_TXから出力される発振出力信号を適宜分周し、加えて、90°位相が異なる2個のローカル信号を生成し、その一方をMIXT-Iに、他方をMIXT-Qに出力する。ADD3は、MIXT-Iの出力とMIXT-Qの出力をベクトル合成し、VDRVは、このベクトル合成された高周波信号を所定のゲインで増幅して、送信高周波信号TXOUTを生成する。TXOUTは、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。図17において、受信動作時には、図示しないアンテナによって受信された受信高周波信号RXINがLNAに入力され、LNAによって増幅された高周波信号がMIXR-I,MIXR-Qに入力される。MIXR-I,MIXR-Qは、DIVN-Rから出力されるローカル信号キャリア信号、局部発振信号を用いて、LNAから出力される高周波信号を所定のベースバンド信号にダウンコンバート周波数変換する。この際に、DIVN-Rは、DPLL_RXから出力される発振出力信号を適宜分周し、加えて、90°位相が異なる2個のローカル信号を生成し、その一方をMIXR-Iに、他方をMIXR-Qに出力する。MIXR-I,MIXR-Qの出力信号は、PGA-I,PGA-Qで適宜増幅が行われたのち、LPFR-I,LPFR-Qを介して出力される。当該出力信号は直交信号である受信ベースバンド信号RXOUT-I,RXOUT-Qとなる。図17のRFIC2を用いると、例えば、送信動作時には、DPLL-TXに伴い位相誤差が小さい高精度なローカル信号を生成できるため、送信高周波信号における位相誤差の低減やスペクトラムの改善等が図れる。また、受信動作時には、DPLL-RXに伴い位相雑音が小さいローカル信号を生成できるため、BERBitErrorRateの低減等が図れる。なお、当該RFIC2は、様々な位相変調または加えて振幅変調を実現できるため、所謂2G例えばGSM規格、3G例えばW-CDMAWidebandCodeDivisionMultipleAccess規格、3.9G例えばLTELongTermEvolution規格といった様々な携帯電話システムに適用できる。また、勿論、携帯電話システムに限らず、無線LANLocalAreaNetwork、Bluetooth登録商標、ZigBee登録商標システム等といった様々な無線通信システムに適用可能である。図18は、本発明の実施の形態4による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図18に示す高周波信号処理装置RFIC3は、例えば、一つの半導体チップによって構成される。当該RFIC3は、PLL制御回路PLLCTL、ディジタル制御発振回路DCO、分周回路DIV1,DIV2、およびドライバ回路DRV1,DRV2を備える。ここで、当該DCOに、実施の形態1~実施の形態3で述べたような構成例が適用される。RFIC3内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。PLLCTLは、例えば、位相比較回路、ループフィルタ回路、分周回路等を含み、DCOからの発振出力信号に対して所定の分周比の分周信号を生成し、その分周信号の位相と基準発振信号REFとの位相とが一致するようにDCOの発振周波数を制御する。また、PLLCTLは、位相変調用コードDAT-PMが入力され、当該コードに基づいて変調を行う。具体的には、DCOに対して直接変調を行ったり、または図16で述べたような2ポイント変調を行う。例えば、変調指数が0.5のFSKfrequencyshiftkeyingを行うことで、MSKMinimumShiftKeying変調が可能になることが知られており、これにガウスフィルタを組み合わせることで、GSM規格等で用いられるGMSK変調が可能となる。DIV1は、このようなDCOの発振出力信号を例えば1/2分周し、DRV1は、DIV1の出力を受けて送信高周波信号TXOUT1を出力する。TXOUT1は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。TXOUT1は、例えば、1850MHz~1910MHzの送信周波数帯と1930MHz~1990MHzの受信周波数帯を持つPCSPersonalCommunicationsService規格や、1710MHz~1785MHzの送信周波数帯と1805MHz~1880MHzの受信周波数帯を持つDCSDigitalCellularSystem規格の信号である。なお、PCS規格やDCS規格は、GSM規格のハイバンド等とも呼ばれる。DIV2は、DIV1の出力信号を更に例えば1/2分周し、DRV2は、DIV2の出力を受けて送信高周波信号TXOUT2を出力する。TXOUT2は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。TXOUT2は、例えば、824MHz~849MHzの送信周波数帯と869MHz~894MHzの受信周波数帯を持つGSM850規格や、880MHz~915MHzの送信周波数帯と925MHz~960MHzの受信周波数帯を持つGSM900規格の信号である。なお、DRV1とDRV2は、通信モードの設定に応じていずれか一方が活性化される。図18のRFIC3を用いると、DCOにおけるDNLの低減に伴い位相誤差が小さい高精度な発振出力信号を生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度高いEVM特性を持つ高周波信号が送出可能になる。図19は、本発明の実施の形態4による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図19に示す高周波信号処理装置RFIC4は、例えば、一つの半導体チップによって構成される。当該RFIC4は、図18のRFIC3に対して2個の振幅変調用ミキサ回路MIX-HA,MIX-LAが加わった構成となっている。これ以外の構成に関しては、図18と同様であるため詳細な説明は省略する。MIX-HAは、DRV1の入出力と並列に設けられ、DIV1の出力を振幅変調用コードDAT-AMで振幅変調し、TXOUT1として出力する。同様に、MIX-LAは、DRV2の入出力と並列に設けられ、DIV2の出力をDAT-AMで振幅変調し、TXOUT2として出力する。DRV1,MIX-HA,DRV2,MIX-LAは、いずれか1個が活性化される。DRV1が活性化された場合には、TXOUT1として前述したようなPCS規格やDCS規格の信号が出力され、DRV2が活性化された場合には、TXOUT2として前述したようなGSM850規格やGSM900規格の信号が出力される。一方、MIX-HAが活性化された場合には、TXOUT1としてPCS規格やDCS規格のEDGEEnhancedDataratesforGSMEvolutionsモードの信号が出力され、MIX-LAが活性化された場合には、TXOUT2としてGSM850規格やGSM900規格のEDGEモードの信号が出力される。EDGEモードでは、包括線変動が生じないGMSK変調とは異なり包括線変動が生じる8PSKPhaseShiftKeying変調等が用いられるため、MIX-HA,MIX-LAによる振幅制御が必要となる。以上のように、本実施の形態4による高周波信号処理装置を用いることで、発振周波数の設定精度に加えて、変調精度や復調精度の向上が図れるため、代表的には、送信信号受信信号の信号品質を向上させることが可能になる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、本実施の形態によるディジタル制御発振回路を無線通信システムに適用したが、場合によっては有線の通信システムに適用することも可能である。"