ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、書き込みワード線に前記第2のトランジスタのゲート電極が電気的に接続され、ソース線に前記第1のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、前記第1のトランジスタのゲート電極と、前記第2のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、前記書き込みワード線に前記第2のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記ノードに電荷を蓄積し、前記書き込み期間に続く保持期間において、前記書き込みワード線と、前記書き込み及び読み出しワード線とに接地電位を供給し、且つ、前記ソース線と、前記ビット線とに同電位を供給して、前記ノードに蓄積された電荷を保持する半導体装置の駆動方法。ビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、前記メモリセルの一において、前記ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、前記書き込みワード線に前記第2のトランジスタのゲート電極が電気的に接続され、前記ソース線に前記第1のトランジスタのドレイン電極が電気的に接続され、前記書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、前記第1のトランジスタのゲート電極と、前記第2のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、前記複数の書き込みワード線に、前記複数のメモリセルにそれぞれ含まれる前記第2のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに電荷を蓄積し、前記書き込み期間に続く保持期間において、前記複数の書き込みワード線と、前記複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、前記ビット線と前記ソース線とに同電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに蓄積された電荷を保持し、読み出し期間において、非選択とする前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に電源電位を供給し、選択する前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に接地電位を供給して、前記選択するメモリセルの一に含まれる前記ノードに保持された電荷を読み出す半導体装置の駆動方法。前記保持期間において、前記ソース線と、前記ビット線と、に接地電位を供給する、請求項1または2に記載の半導体装置の駆動方法。複数のビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、前記メモリセルの一において、前記ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、前記書き込みワード線に前記第2のトランジスタのゲート電極が電気的に接続され、前記ソース線に前記第1のトランジスタのドレイン電極が電気的に接続され、前記書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、前記第1のトランジスタのゲート電極と、前記第2のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、前記複数の書き込みワード線に、前記複数のメモリセルにそれぞれ含まれる前記第2のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに電荷を蓄積し、前記書き込み期間に続く保持期間において、前記複数の書き込みワード線と、前記複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、前記複数のビット線と前記ソース線とに同電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに蓄積された電荷を保持し、読み出し期間において、非選択とする前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に電源電位を供給し、選択する前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に接地電位を供給して、前記選択するメモリセルの一に含まれる前記ノードに保持された電荷を読み出す半導体装置の駆動方法。前記保持期間において、前記ソース線と、前記複数のビット線と、に接地電位を供給する、請求項4に記載の半導体装置の駆動方法。前記第2のトランジスタのチャネル形成領域は、酸化物半導体を含んでなる請求項1乃至5のいずれか一に記載の半導体装置の駆動方法。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、開示する発明では、酸化物半導体を用いた書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。また、読み出し用トランジスタとして、pチャネル型トランジスタを用いることで、負電位を用いずに読み出しを行う。より具体的には、例えば次のような構成を採用することができる。本発明の一態様は、ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第2のトランジスタのゲート電極が電気的に接続され、ソース線に第1のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第1のトランジスタのゲート電極と、第2のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、書き込みワード線に第2のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、ノードに電荷を蓄積し、書き込み期間に続く保持期間において、書き込みワード線と、書き込み及び読み出しワード線とに接地電位を供給し、且つ、ソース線と、ビット線とに同電位を供給して、ノードに蓄積された電荷を保持する半導体装置の駆動方法である。また、本発明の一態様は、ビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一において、ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第2のトランジスタのゲート電極が電気的に接続され、ソース線に第1のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第1のトランジスタのゲート電極と、第2のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、複数の書き込みワード線に、複数のメモリセルにそれぞれ含まれる第2のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、複数のメモリセルにそれぞれ含まれるノードに電荷を蓄積し、書き込み期間に続く保持期間において、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、ビット線とソース線とに同電位を供給して、複数のメモリセルにそれぞれ含まれるノードに蓄積された電荷を保持し、読み出し期間において、非選択とするメモリセルの一と接続された書き込み及び読み出しワード線の一に電源電位を供給し、選択するメモリセルの一と接続された書き込み及び読み出しワード線の一に接地電位を供給して、選択するメモリセルの一に含まれるノードに保持された電荷を読み出す半導体装置の駆動方法である。また、上記の半導体装置の駆動方法において、保持期間において、ソース線と、ビット線と、に接地電位を供給してもよい。また、本発明の一態様は、複数のビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一において、ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第2のトランジスタのゲート電極が電気的に接続され、ソース線に第1のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第1のトランジスタのゲート電極と、第2のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、複数の書き込みワード線に、複数のメモリセルにそれぞれ含まれる第2のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、複数のメモリセルにそれぞれ含まれるノードに電荷を蓄積し、書き込み期間に続く保持期間において、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、複数のビット線とソース線とに同電位を供給して、複数のメモリセルにそれぞれ含まれるノードに蓄積された電荷を保持し、読み出し期間において、非選択とするメモリセルの一と接続された書き込み及び読み出しワード線の一に電源電位を供給し、選択するメモリセルの一と接続された書き込み及び読み出しワード線の一に接地電位を供給して、選択するメモリセルの一に含まれるノードに保持された電荷を読み出す半導体装置の駆動方法である。また、上記の半導体装置の駆動方法において、保持期間において、ソース線と、複数のビット線と、に接地電位を供給してもよい。また、上記の半導体装置の駆動方法において、第2のトランジスタのチャネル形成領域は、酸化物半導体を含んでなるのが好ましい。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインという用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、読み出し用トランジスタには、酸化物半導体以外の材料を適用した十分な高速動作が可能なトランジスタを用い、書き込み用トランジスタの酸化物半導体を用いたトランジスタと組み合わせることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用い、十分に高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図1および図2を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。基本回路1はじめに、最も基本的な回路構成およびその動作について、図1を参照して説明する。図1Aに示す半導体装置において、ビット線BLとトランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極と、は、電気的に接続され、ソース線SLとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、書き込みワード線OSGと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、書き込み及び読み出しワード線Cと、容量素子164の電極の他方は電気的に接続されている。なお、トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160の半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。ただし、トランジスタ160としては、pチャネル型のトランジスタを用いるものとする。図1Aに示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、書き込みワード線OSGの電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、トランジスタ162のドレイン電極またはソース電極と、トランジスタ160のゲート電極と、容量素子164の一方の電極が電気的に接続されたノードノードFGとも表記するに与えられる。すなわち、ノードFGには、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、書き込みワード線OSGの電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、ノードFGに与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。ソース線SLに所定の電位定電位を与えた状態で、書き込み及び読み出しワード線Cに適切な電位読み出し電位を与えると、ノードFGに保持された電荷量に応じて、ビット線BLは異なる電位をとる。すなわち、トランジスタ160のコンダクタンスは、トランジスタ160のゲート電極ノードFGともいえるに保持される電荷によって制御される。一般に、トランジスタ160をpチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなる。例えば、書き込みにおいてQLが与えられた場合には、書き込み及び読み出しワード線Cの電位がV0Vth_HとVth_Lの中間の電位となれば、トランジスタ160はオン状態となる。QHが与えられた場合には、書き込み及び読み出しワード線Cの電位がV0となっても、トランジスタ160はオフ状態のままである。このため、ビット線BLの電位を判別することで、保持されている情報を読み出すことができる。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、書き込みワード線OSGの電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、ビット線BLの電位新たな情報に係る電位が、ノードFGに与えられる。その後、書き込みワード線OSGを、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、ノードFGは、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。以下に、一例として、ノードFGに電源電位VDDまたは接地電位GNDのいずれかを与えた場合の書き込み、保持、読み出しの方法について具体的に説明する。以下では、ノードFGに電源電位VDDを与えた場合に保持されるデータをデータ1、ノードFGに接地電位GNDを与えた場合に保持されるデータをデータ0とする。なお、ノードFGに与える電位の関係はこれに限られるものではない。情報を書き込む場合書き込み期間には、ソース線SLをGNDとし、書き込み及び読み出しワード線CをGNDとし、書き込みワード線OSGをVDDとして、トランジスタ162をオン状態とする。そして、ノードFGにデータ0を書き込む場合には、ビット線BLにはGNDを与える。また、ノードFGにデータ1を書き込む場合には、トランジスタ162のしきい値電圧Vth_OS分電圧降下しないように、ビット線BLの電位をVDDとし、書き込みワード線OSGの電位をVDDVth_OSとするのが好ましい。情報を保持する場合保持期間またはメモリセルをスタンバイ状態とする場合スタンバイ期間には、書き込みワード線OSGをGNDとしてトランジスタ162をオフ状態にする。また、トランジスタ162のドレインとソース間の電圧以下、Vds_OSとするを低減するために、書き込み及び読み出しワード線CをGNDとする。なお、書き込み及び読み出しワード線CをGNDとすることで、pチャネル型トランジスタであるトランジスタ160を介して、ビット線BLとソース線SLに電流が生じうる。そこで、ビット線BLとソース線SLとを同電位とすることで、トランジスタ160のドレインとソース間の電圧以下、Vds_pとするを0Vとして、ビット線BLとソース線SL間の電流を抑制する。なお、上記において、同電位には、略同電位も含まれるものとする。すなわち、上記においては、ビット線BLとソース線SLの間の電圧を十分に低減して、ビット線とソース線SLの間に生じる電流を抑制することを目的としているため、ソース線SLの電位をGNDなどに固定した場合と比較して消費電力を十分に例えば、百分の一以下に低減できる電位など、略同電位とした電位が含まれるのである。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。なお、トランジスタ162への電圧ストレスを抑制するためには、保持期間およびスタンバイ期間においてビット線BLおよびソース線SLをGNDとするのがより好ましい。保持期間およびスタンバイ期間において、書き込み及び読み出しワード線CをGNDとすることで、Vds_OSを低減することができる。例えば、書き込み期間において、ノードFGに、データ1すなわちVDDを書き込み、保持期間において書き込み及び読み出しワード線CをVDDとした場合には、ノードFGは容量結合によってVDD増加し、2VDDとなる。この場合において、ビット線BLがGNDであれば、Vds_OSは2VDD=2VDD-GNDとなる。一方で、同様の条件で保持期間において書き込み及び読み出しワード線CをGNDとした場合には、ノードFGはVDDとなり、ビット線BLがGNDであれば、Vds_OSはVDD=VDD-GNDとなるため、書き込み及び読み出しワード線CをVDDとした場合よりも、Vds_OSを低減することができる。Vds_OSを低減することで、トランジスタ162のオフ電流をさらに低減させることができるため、メモリセルの保持特性をより向上させることが可能となる。情報を読み出す場合読み出し期間には、書き込みワード線OSGをGNDとし、書き込み及び読み出しワード線CをGNDとし、ソース線SLをVDDもしくはVDDよりいくらか低い電位以下VRと表記するとする。ここで、ノードFGにデータ1が書き込まれている場合は、pチャネル型トランジスタであるトランジスタ160はオフ状態となり、ビット線BLの電位は、読み出し開始時の電位が維持されるか、または下降する。なお、ビット線BLの電位の維持または下降は、ビット線BLに接続される読み出し回路に依存する。また、ノードFGにデータ0が書き込まれている場合は、トランジスタ160がオン状態となり、ビット線BLの電位はソース線SLの電位と同電位のVDDもしくはVRとなる。したがって、ビット線BLの電位を判別することで、ノードFGに保持されたデータ1またはデータ0を読み出すことができる。なお、ノードFGに電位VDDが保持されているすなわち、データ1が書き込まれている場合、読み出しの際にソース線SLの電位をVDDとすると、トランジスタ160のゲートとソース間の電圧以下、Vgs_pと表記するは、0V=VDD-VDDとなり、Vgs_pがトランジスタ160のしきい値電圧以下、Vth_pとするよりも大きくなるため、pチャネル型トランジスタであるトランジスタ160はオフ状態となる。ここで、ノードFGに書き込まれた電位がVDDに満たなかった等で、ノードFGに保持された電位がVDDよりも小さい場合であっても、ノードFGの電位がVDD-|Vth_p|以上であれば、Vgs_p=VDD-|Vth_p|-VDD=-|Vth_p|=Vth_pとなりトランジスタ160がオフ状態となるため、正常にデータ1が読み出せる。しかしながら、ノードFGの電位がVDD-|Vth_p|より小さい場合には、Vgs_pがVth_pより小さくなるため、トランジスタ160はオン状態となり、データ1ではなくデータ0が読み出され、誤読み出しとなる。つまり、データ1を書き込んだ場合、読み出しが可能である電位の下限値は、ソース線SLの電位VDDより|Vth_p|分低い、VDD-|Vth_p|となる。一方で、読み出しの際にソース線SLの電位をVRとすると、上述した通り、データ1の読み出しが可能である電位の下限値は、ソース線SLの電位VRよりも|Vth_p|分低い、VR-|Vth_p|となる。ここで、VRはVDDよりも低い電位であるので、VR-|Vth_p|はVDD-|Vth_p|より小さくなる。すなわち、ソース線SLの電位をVRとした方が、読み出しが可能である電位の下限値は低くなる。よって、ソース線SLの電位はVDDとするよりもVRとした方がデータ1の読み出しが可能である電位の幅を広くすることができるため好ましい。なお上限値については、ソース線SLの電位をVRとした場合、ノードFGにVDDが書き込まれている場合のVgspはVDD-VR>Vth_p∵VDD>VRとなり問題無くトランジスタ160をオフ状態とすることができる。ここで、トランジスタ162のドレイン電極またはソース電極と、トランジスタ160のゲート電極と、容量素子164の一方の電極が電気的に接続されたノードノードFGは、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1Aに示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1Bのように考えることが可能である。つまり、図1Bでは、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROS、およびR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、書き込み及び読み出しワード線CによってノードFGの電位を制御する際に、書き込み及び読み出しワード線Cの電位を効率よくノードFGに与えることができるようになり、書き込み及び読み出しワード線Cに与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、トランジスタ160のゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。基本回路2図2は、図1Aに示すメモリセルを2行×2列のマトリクス状に配置したメモリセルアレイの回路図である。図2におけるメモリセル170の構成は、図1Aと同様である。ただし、図2Aにおいては、ソース線SLが2列のメモリセルにおいて共通化された構造を有している。また、図2Bにおいては、ソース線SLが2行のメモリセルにおいて共通化された構造を有している。図2Aおよび図2Bに示すように、ソース線SLを2列、若しくは、2行で共通化された構造をすることで、メモリセル170に接続する信号線の本数を共通化しない場合の4本から、3.5本3本1/2本へと削減することができる。なお、ソース線SLを共通化させる列数または行数は、2列2行に限定されるものではなく、3列または3行以上の複数列または複数行のメモリセルにおいて共通した構造としてもよい。共通化させるソース線SLの列数または行数は、共通化による寄生抵抗および寄生容量を考慮し、好適な値を適宜選択すれば良い。また、共通化させる列数または行数が多い程、メモリセル170に接続される信号線の本数を削減することができるため好ましい。図2において、ソース線SLは、ソース線切り替え回路194と接続されている。ここで、ソース線切り替え回路194は、ソース線SLの他に、ソース線切り替え信号線SLCと接続されている。図2Aおよび図2Bに示す半導体装置において、データの書き込み、保持、および読み出しは、図1の場合と同様であり、前述の記載を参酌することができる。なお、例えば、ノードFGに電源電位VDDまたは接地電位GNDのいずれかを与える場合であって、ノードFGに電源電位VDDを与えた場合に保持されるデータをデータ1、ノードFGに接地電位GNDを与えた場合に保持されるデータをデータ0とする場合において、具体的な書き込みの動作は次の通りである。まず、メモリセル170に接続される書き込み及び読み出しワード線Cの電位をGNDとし、書き込みワード線OSGをVDDとしてメモリセル170を選択する。これにより、ビット線BLの電位が、選択されたメモリセル170のノードFGに供給される。ここで、ノードFGに接地電位GNDが与えられる場合すなわち、データ0が保持される場合には、pチャネル型トランジスタであるトランジスタ160のゲート電極にオン状態となる電位が与えられることとなる。その場合において、ビット線BLとソース線SLに電流が生じてノードFGに書き込む電位が上昇することを抑制するために、ソース線SLの電位を接地電位GNDとする必要がある。そこで、ソース線切り替え信号線SLCの信号によってソース線切り替え回路194の信号経路を切り換えることで、ソース線SLに接地電位GNDを供給する。当該動作の特徴は、書き込み期間において、ソース線SLの電位を接地電位GNDとする点にある。これにより、ノードFGにトランジスタ160がオン状態となる電位が与えられる場合でも、ビット線BLとソース線SLに電流が生じることを抑制できる。また、図2に示すように、メモリセル170をアレイ状に配置して用いる場合には、読み出し期間に、所望のメモリセル170の情報のみを読み出せることが必要になる。このように、所定のメモリセル170の情報を読み出し、それ以外のメモリセル170の情報を読み出さないためには、読み出さないメモリセル170を非選択状態とする必要がある。例えば、基本回路1で示したように、ノードFGに電源電位VDDまたは接地電位GNDのいずれかを与える場合であって、ノードFGに電源電位VDDを与えた場合に保持されるデータをデータ1、ノードFGに接地電位GNDを与えた場合に保持されるデータをデータ0とする場合においては、ソース線SLをGNDとし、書き込み及び読み出しワード線CをVDDとし、書き込みワード線OSGをGNDとすることでメモリセル170を非選択状態とすることができる。書き込み及び読み出しワード線CをVDDとすることで、ノードFGの電位は容量素子164との容量結合によってVDD分上昇する。データ1であるVDDがノードFGに書き込まれている場合は、VDD分上昇してVDDVDD=2VDDになり、Vgs_pが、Vth_pよりも大きくなるため、pチャネル型トランジスタであるトランジスタ160はオフ状態となる。一方、データ0であるGNDがノードFGに書き込まれている場合は、VDD分上昇してGNDVDD=VDDとなり、Vgs_pがVth_pよりも大きくなるため、pチャネル型トランジスタであるトランジスタ160はオフ状態となる。すなわち、書き込み及び読み出しワード線CをVDDとすることで、ノードFGに保持されたデータによらずに、トランジスタ160をオフ状態、すなわち、メモリセル170を非選択状態とすることができる。なお、仮に読み出し用のトランジスタ160にnチャネル型トランジスタを用いるとすると、書き込み及び読み出しワード線Cを0Vとしても、nチャネル型トランジスタのゲート電極の電位が該トランジスタのしきい値より高くなった場合に、全てのメモリセルをオフ状態にできるとは限らない。したがって、メモリセルを非選択状態とするために非選択行の書き込み及び読み出しワード線Cに負電位を供給する必要がある。しかしながら、本実施の形態に示す半導体装置では、読み出し用のトランジスタにpチャネル型トランジスタを用いているため、非選択行の書き込み及び読み出しワード線Cを正電位とすることでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて負電位を生成する回路を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を小型化することができる。また、上述のように本実施の形態に示す半導体装置では、保持期間及びスタンバイ期間において、書き込み及び読み出しワード線CをGNDとし、且つ、ビット線BLとソース線SLを同電位、好ましくは共にGNDとする。書き込み及び読み出しワード線CをGNDとすることで、当該書き込み及び読み出しワード線Cに接続された全てのメモリセルが選択状態となるが、ビット線BLとソース線SLが同電位であるため、Vds_pは0Vとなり、ビット線BLとソース線SL間の電流を抑制することができる。このように保持期間において、書き込み及び読み出しワード線CをGNDとすることで、Vds_OSを低減し、トランジスタ162のオフ電流をさらに低減させることができるため、メモリセルの保持特性をより向上させることが可能となる。図3に、図2に係る半導体装置の書き込み、保持、及び読み出し動作に係るタイミングチャートの例を示す。タイミングチャート中のOSG、C等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、_1、_m、_n等を付すことで区別している。なお、開示する発明は以下に示す配列に限らない。図3は、m×n個但し、m及びnはそれぞれ2以上の整数のメモリセルを有し、1行1列目のメモリセルにデータ1、1行n列目のメモリセルにデータ0、m行1列のメモリセルにデータ0、m行n列目のメモリセルにデータ1をそれぞれ書き込み、保持期間を経て、書き込まれた全データを読み出す場合の各配線間の電位の関係を示すものである。スタンバイ期間において、書き込みワード線OSGをGNDとし、書き込み及び読み出しワード線CをGNDとする。また、全てのビット線BLとソース線SLとを同電位とする。図3においては、ビット線BLおよびソース線SLをGNDとする。書き込み期間において、まず、選択行の書き込みワード線OSGを電源電位VDDより高い電位高電位:VHとし、書き込み及び読み出しワード線CをGNDとし、非選択行の書き込みワード線OSGをGNDとし、書き込み及び読み出しワード線CをVDDとすることで、書き込む行を選択する。なお、メモリセル170のノードFGに書き込む電位を、トランジスタ162のしきい値電圧Vth_OS分降下させないようにするためには、書き込みワード線OSGの電位をビット線BLの電位Vth_OSよりも高くする必要がある。したがって、例えば、ノードFGにVDDを書き込むすなわちデータ1を書き込む場合には、VHをVDDVth_OS以上とする。ただし、ノードFGに書き込まれる電位がVth_OS分降下しても問題がない場合には、選択行の書き込みワード線OSGの電位をVDDとしてもよい。次いで、書き込み行選択のタイミングより遅らせて、ビット線BLからメモリセルへデータを入力する。例えば、データ1を書き込む場合であれば、ビット線BLにVDDを供給し、データ0を書き込む場合であれば、ビット線BLにGNDを入力する。本実施の形態で示す半導体装置は、保持期間及びスタンバイ期間において、メモリセルに接続された書き込み及び読み出しワード線Cが全て選択状態のGNDであるので、ビット線BLからメモリセルへのデータ入力が、書き込み行選択のタイミングより早いタイミングで行われた場合、トランジスタ160を介してビット線BLとソース線SL間に電流が流れる場合がある。例えば、ノードFGにデータ0が保持されたメモリセルに、データ1を上書きする場合、保持期間において書き込み及び読み出しワード線CはGNDであるため、ノードFGはGNDとなる。ここで、書き込み行選択より早いタイミングで、ビット線BLがVDDとなると、Vgs_Pは-VDDとなるため、pチャネル型トランジスタであるトランジスタ160がオン状態となる。また、ソース線SLはGNDであるから、Vds_pはVDDとなり、トランジスタ160のドレインとソース間ビット線BLとソース線SL間に電流が流れることとなる。そこで、ビット線BLからメモリセルへのデータ入力のタイミングビット線BLがVDDへ立ち上がるタイミングを書き込み行選択のタイミング書き込みワード線OSGがVHへ立ち上がるタイミングよりも遅らせることで、ビット線BLとソース線SL間の電流の流れを抑制することができる。次いで、書き込みワード線OSGをGNDとし、書き込みワード線OSGをGNDとするタイミングよりも遅らせてビット線BLをGNDとする。ビット線BLをGNDとするタイミングが早いと、メモリセルへのデータの誤書き込みが生じることがあるためである。最後に、ビット線BLをGNDとするタイミングよりも遅らせて、全ての行の書き込み及び読み出しワード線CをGNDとして、すべてのメモリセルを選択状態とする。ビット線BLをGNDとするタイミングより、書き込み及び読み出しワード線CをGNDとするタイミングが早いと、上述したようにトランジスタ160のドレインとソース間に電流が流れる場合があるためである。なお、書き込み期間において、ノードFGに接地電位GNDが与えられる場合において、ビット線BLとソース線SLに電流が生じることを抑制するために、ソース線SLの電位を接地電位GNDとする。当該駆動は、ソース線切り替え信号線SLCの信号によってソース線切り替え回路194の信号経路を切り換えることで行われる。保持期間においては、全ての配線においてスタンバイ期間と同様の電位とする。読み出し期間において、まず選択行の書き込み及び読み出しワード線CをGNDとし、非選択行の書き込み及び読み出しワード線CをVDDにすることで読み出す行を選択する。書き込みワード線OSGは選択、または非選択に係わらずGNDとする。次いで、読み出し行選択のタイミングより遅らせてソース線SLをVDDまたはVRとする。上述したように、本実施の形態で示す半導体装置は、保持期間及びスタンバイ期間において、メモリセルに接続された書き込み及び読み出しワード線Cが全て選択状態のGNDであるので、ソース線SLのVDDまたはVRへの立ち上がりが、読み出し行選択のタイミングより早いタイミングで行われた場合、トランジスタ160を介してビット線BLとソース線SL間に電流が流れる場合がある。例えば、ノードFGにデータ0が保持されている場合、保持期間において書き込み及び読み出しワード線CはGNDであるため、ノードFGはGNDとなる。ここで、読み出し行選択より早いタイミングでソース線SLがVDDとなると、Vgs_Pは-VDDとなるため、pチャネル型トランジスタであるトランジスタ160がオン状態となる。また、ビット線BLはGNDであるから、Vds_pはVDDとなり、トランジスタ160のドレインとソース間ビット線BLとソース線SL間に電流が流れることとなる。そこで、ソース線SLがVDDまたはVRへ立ち上がるタイミングを読み出し行選択のタイミングよりも遅らせることで、ビット線BLとソース線SL間の電流の流れを抑制することができる。最後に、ソース線SLをGNDにするタイミングより遅らせて、書き込み及び読み出しワード線CをGNDとする。ソース線SLをGNDとするタイミングより、書き込み及び読み出しワード線CをGNDとするタイミングが早いと、上述したようにトランジスタ160のドレインとソース間に電流が流れるためである。以上示したように、図2に示す回路構成の半導体装置では、ソース線SLを複数列または複数行で共通化することで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減することができる、または、歩留まりを向上させることができる。また、本実施の形態で示す半導体装置の駆動方法を用いることで、スタンバイ期間及び保持期間において、トランジスタ162のドレインとソース間の電圧を小さくすることが可能である。よって、トランジスタ162のリーク電流オフ電流をより削減することができるため、保持特性の向上を図ることができる。また、スタンバイ期間及び保持期間のトランジスタ162のドレインとソース間の電圧を小さくすることで、トランジスタ162の電圧ストレスを軽減することが可能となるため、半導体装置の信頼性を向上させることができる。応用例1次に、図1に示す回路を応用したより具体的な回路構成について、図4および図5を参照して説明する。なお、以下の説明においては、書き込み用トランジスタトランジスタ162にnチャネル型トランジスタを用い、読み出し用トランジスタトランジスタ160にpチャネル型トランジスタを用いる場合を例に説明する。なお、図4の回路図において、斜線を有する配線は、複数の信号線を含む配線である。図4は、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図4中のメモリセル170の構成は、図1Aと同様である。図4に示す半導体装置は、m本mは2以上の整数の書き込みワード線OSGと、m本の書き込み及び読み出しワード線Cと、n本nは2以上の整数のビット線BLと、ソース線SLと、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、昇圧回路180と、アドレスデコーダを含む第1の駆動回路182と、ロードライバを含む第2の駆動回路192と、ページバッファを含む第3の駆動回路190と、コントローラを含む第4の駆動回路184と、入出力制御回路を含む第5の駆動回路186と、ソース線切り替え回路194と、を有する。なお、駆動回路の数は、図4に限られるものではなく、各機能を有する駆動回路を組み合わせて用いてもよく、または、各駆動回路に含まれる機能を分割して用いてもよい。図4に示す半導体装置において、第1の駆動回路182はアドレスデコーダを含む。アドレスデコーダは、アドレス選択信号線Aをデコードし、デコードしたアドレス選択信号を、行選択信号線RADRと、ページバッファアドレス選択信号線PBADRに出力する回路である。アドレス選択信号線Aは、メモリセル170の行方向のアドレス選択信号と、ページバッファのアドレス選択信号が入力される端子であり、メモリセル170の行数、列数、またはページバッファの構成によって、1本~複数本となる。行選択信号線RADRは、メモリセルの行方向のアドレスを指定する信号線である。ページバッファアドレス選択信号線PBADRは、ページバッファのアドレスを指定する信号線である。第2の駆動回路192は、ロードライバを含む。ロードライバは、第1の駆動回路182に含まれるアドレスデコーダから出力される行選択信号線RADRからの信号をもとに、メモリセル170の行方向の選択信号、書き込みワード線OSGへの信号、書き込み及び読み出しワード線Cへの信号を出力する。昇圧回路180は、配線VH-Lによって第2の駆動回路192と接続され、昇圧回路180に入力される一定電位例えば、電源電位VDDを昇圧して、第2の駆動回路192に該一定電位よりも高い電位VHを出力する。メモリセル170のノードFGに書き込む電位を、書き込み用トランジスタであるトランジスタ162のしきい値電圧Vth_OS分降下させないようにするためには、書き込みワード線OSGの電位をビット線BLの電位Vth_OSよりも高くする必要がある。したがって、例えば、ノードFGに電源電位VDDを書き込む場合には、VHをVDDVth_OS以上とする。ただし、ノードFGに書き込まれる電位がVth_OS分降下しても問題がない場合には、昇圧回路180を設けなくともよい。第3の駆動回路190は、ページバッファを含む。ページバッファは、データラッチとセンスアンプの機能を有している。データラッチとしての機能は、内部データ入出力信号線INTDIO、若しくはビット線BLから出力されるデータを一時的に保存し、その保存したデータを内部データ入出力信号線INTDIO、若しくはビット線BLに出力する。センスアップとしての機能は、読み出し時にメモリセルから出力されるビット線BLをセンシングするものである。第4の駆動回路184は、コントローラを含み、チップイネーブルバー信号線CEB、ライトイネーブルバー信号線WEB、またはリードイネーブルバー信号線REBからの信号によって、第1の駆動回路182、第2の駆動回路192、第3の駆動回路190、第5の駆動回路186、ソース線切り替え回路194、昇圧回路180を制御する信号を生成する回路である。チップイネーブルバー信号線CEBは、回路全体の選択信号を出力する信号線であり、アクティブ時のみ、入力信号の入力受け付け、及び出力信号の出力を行う。また、ライトイネーブルバー信号線WEBは、第3の駆動回路190内のページバッファのラッチデータを、メモリセルアレイへ書き込みを行うことを許可する信号を出力する信号線である。また、リードイネーブルバー信号線REBは、メモリセルアレイのデータの読み出しを許可する信号を出力する信号線である。また、第4の駆動回路184は、昇圧回路制御信号線BCCによって、昇圧回路180と接続されている。昇圧回路制御信号線BCCは、第4の駆動回路184内のコントローラから出力させる昇圧回路の制御信号を伝達する配線であり、回路構成によって、0本~複数本となる。また、第4の駆動回路184は、ページバッファ制御信号線PBCによって第3の駆動回路190と接続されている。ページバッファ制御信号線PBCは、第4の駆動回路184内のコントローラから出力させるページバッファの制御信号を伝達する配線であり、回路構成によって、0本~複数本となる。また、第4の駆動回路184は、ロードライバ制御信号線RDRVCによって、第2の駆動回路192と接続されている。また、第4の駆動回路184は、ソース線切り替え信号線SLCによって、ソース線切り替え回路194と接続されている。また、第4の駆動回路184内には、遅延回路を設け、該遅延回路をページバッファ制御信号線PBC、ロードライバ制御信号線RDRVC、ソース線切り替え信号線SLCと接続するのが好ましい。例えば、遅延回路とページバッファ制御信号線PBCとを接続し、ページバッファ制御信号線PBCへ遅延信号を供給することで、ビット線BLの電位の変化を遅らせることができる。また、遅延回路とロードライバ制御信号線RDRVCとを接続し、ロードライバ制御信号線RDRVCへ遅延信号を供給することで、書き込み及び読み出しワード線Cの電位の変化を遅らせることができる。また、遅延回路とソース線切り替え信号線SLCとを接続し、ソース線切り替え信号線SLCへ遅延信号を供給することで、ソース線SLの電位の変化を遅らせることができる。これらによって、メモリセル170への誤書き込みを抑制することができる。ソース線切り替え回路194は、第4の駆動回路184内のコントローラからのソース線切り替え信号を基にソース線SLの電位を切り替える回路である。ソース線切り替え回路194は、ソース線SLの電位を切り替える機能を有していれば良く、マルチプレクサ、インバータ等を用いても良い。ソース線切り替え信号線SLCは、第4の駆動回路184内のコントローラから出力されるソース線SLの電位を切り替える信号を伝達する配線である。回路構成によって、信号線本数は1本~複数本となる。第5の駆動回路186は、入出力制御回路を含む。入出力制御回路は、データ入出力信号線DIOからの入力信号を内部データ入出力信号線INTDIOに出力するか、内部データ入出力信号線INTDIOからの入力信号をデータ入出力信号線DIOに出力するための回路である。データ入出力信号線DIO端子は、外部からのデータが入力されるか、外部へメモリデータが出力される端子である。回路構成によって、信号線本数は1本~複数本となる。内部データ入出力信号線INTDIOは、入出力制御回路の出力信号をページバッファに入力するか、ページバッファの出力信号を入出力制御回路に入力する信号線である。回路構成によって、信号線本数は1本~複数本となる。また、データ入出力信号線DIOは、データ入力用信号線とデータ出力用信号線に分けても良い。なお、第4の駆動回路184内に設けられる遅延回路として、図5Aに示すような偶数個のインバータを直列に接続した回路を用いることができる。また、図5Bに示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図5Cに示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。さらに、図5Dに示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。なお、遅延回路の構成は、これらに限られるものではない。以上のように、図4に示す回路構成の半導体装置では、ソース線SLを複数列で共通化することで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減することができ、または、歩留まりを向上させることができる。なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図6乃至図11を参照して説明する。半導体装置の断面構成および平面構成図6は、半導体装置の構成の一例である。図6Aには、半導体装置の断面を、図6Bには、半導体装置の平面を、それぞれ示す。ここで、図6Aは、図6BのA1-A2およびB1-B2における断面に相当する。図6Aおよび図6Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図6に示す半導体装置は、メモリセルとして用いることができる。なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図6におけるトランジスタ160は、半導体基板500上の半導体層中に設けられたチャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域132ソース領域およびドレイン領域とも記すと、チャネル形成領域134上に設けられたゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳するように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、半導体基板500上の半導体層中に設けられた不純物領域126には、導電層128bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層136、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現するためには、図6に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域132を設けても良い。図6におけるトランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、酸化物半導体層144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。また、酸化物半導体層144は、アルカリ金属及びアルカリ土類金属等の不純物が十分に除去されたものであるのが好ましい。例えば、酸化物半導体層144のナトリウム濃度は、5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましくは1×1015cm-3以下であり、リチウム濃度は、5×1015cm-3以下、好ましくは1×1015cm-3以下であり、カリウム濃度は、5×1015cm-3以下、好ましくは1×1015cm-3以下とする。なお、上述の酸化物半導体層144中のナトリウム濃度、リチウム濃度、及びカリウム濃度は、それぞれ二次イオン質量分析法SIMSで測定されるものである。アルカリ金属及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Naは酸化物半導体層に接する絶縁層が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化例えば、ノーマリオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。なお、図6のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。図6における容量素子164は、ドレイン電極142b、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。トランジスタ162および容量素子164の上には、絶縁層150が設けられている。そして、ゲート絶縁層146および絶縁層150に形成された開口には、配線154が設けられている。配線154は、メモリセルの一と他のメモリセルとを接続する配線であり、図2の回路図におけるビット線BLに相当する。配線154は、ソース電極142a及び導電層128bを介して、不純物領域126に接続されている。これにより、トランジスタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソース電極142aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。また、導電層128bを設けることにより、不純物領域126とソース電極142aとが接続する位置と、ソース電極142aと配線154とが接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。SOI基板の作製方法次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図7を参照して説明する。まず、ベース基板として半導体基板500を準備する図7A参照。半導体基板500としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。なお、半導体基板500に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。半導体基板500は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF等を用いて洗浄を行うのが好ましい。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図7B参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図7C参照。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板510に照射し、添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図7D参照。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことができる。次に、半導体基板500と、単結晶半導体基板510とを対向させ、酸化膜512を介して密着させる。これにより、半導体基板500と、単結晶半導体基板510とが貼り合わされる図7E参照。なお、単結晶半導体基板510と貼り合わせる半導体基板500の表面に酸化膜または窒化膜を成膜してもよい。貼り合わせの際には、半導体基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板500と酸化膜512の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510と半導体基板500とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板510と半導体基板500との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、半導体基板500と酸化膜512とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、半導体基板500上に、酸化膜512を介して単結晶半導体層516を形成する図7F参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、400°C以上500°C以下とすると、より効果的である。なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する図7G参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図7G参照。半導体装置の作製方法次に、上記のSOI基板を用いた半導体装置の作製方法について、図8乃至図11を参照して説明する。下部のトランジスタの作製方法はじめに下部のトランジスタ160の作製方法について、図8および図9を参照して説明する。なお、図8および図9は、図7に示す方法で作成したSOI基板の一部であって、図6Aに示す下部のトランジスタに相当する断面工程図である。まず、単結晶半導体層518を島状に加工して、半導体層120を形成する図8A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層120を覆うように絶縁層122を形成する図8B参照。絶縁層122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層120表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層122上にマスク124を形成し、一導電性を付与する不純物元素を半導体層120に添加して、不純物領域126を形成する図8C参照。なお、ここでは、不純物元素を添加した後、マスク124は除去する。次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領域の一部を除去することにより、ゲート絶縁層122aを形成する図8D参照。絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁層122a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電層128bを形成する図8E参照。ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不純物領域130を形成する図9A参照。ここでは、p型トランジスタを形成するために、硼素BやアルミニウムAlなどの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純物領域132、不純物領域130の順に高くなる。次に、ゲート絶縁層122a、ゲート電極128a、導電層128bを覆うように、絶縁層136、絶縁層138および絶縁層140を形成する図9B参照。絶縁層136、絶縁層138、絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層140には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層136、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層138および絶縁層140にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層138および絶縁層140を平坦化する図9C参照。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッチングストッパとして機能する。次に、絶縁層138および絶縁層140にCMP処理やエッチング処理を行うことにより、ゲート電極128aおよび導電層128bの上面を露出させる図9D参照。ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ160を形成することができる図9D参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、上部のトランジスタ162の作製方法について、図10および図11を参照して説明する。まず、ゲート電極128a、導電層128b、絶縁層136、絶縁層138、絶縁層140などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図10A参照。なお、酸化物半導体層を形成する前に、絶縁層136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、In-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリオンとなる恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極142a、ドレイン電極142bを形成する図10B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142aおよびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142aおよびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。次に、ソース電極142a、ドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図10C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、ゲート絶縁層146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減することができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層146および下地絶縁層の双方に適用しても良い。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、脱水化または脱水素化処理後の酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。上述のように、第1の熱処理及び第2の熱処理を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図10D参照。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150を形成する図11A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層146、絶縁層150に、ソース電極142aにまで達する開口を形成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する図11B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く5nm程度形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極142aとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電層128bを用いずに、不純物領域126とソース電極142aとの接続と、ソース電極142aと配線154との接続とを重畳させる場合について説明する。この場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140に開口下部のコンタクトと呼ぶを形成し、下部のコンタクトにソース電極142aを形成した後、ゲート絶縁層146および絶縁層150において、下部のコンタクトと重畳する領域に開口上部のコンタクトと呼ぶを形成し、配線154を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電層128bを用いることにより、ソース電極142aを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。次に、配線154を覆うように絶縁層156を形成する図11C参照。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図11C参照。なお、トランジスタ162において、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図6Aのトランジスタ162に酸化物導電層を設けたトランジスタ162A、162Bを図13ABに示す。図13ABのトランジスタ162A、162Bは、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層404a、404bが形成されている。図13ABのトランジスタ162A、162Bは作製工程により酸化物導電層404a、404bの形状が異なる例である。図13Aのトランジスタ162Aでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層404a、404bを形成する。図13Bのトランジスタ162Bでは、酸化物半導体層144上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層404a、404bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化シリコンとインジウムスズ酸化物の化合物、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ162A、162Bが高速動作をすることができる。また、酸化物半導体層144、酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bの構成とすることによって、トランジスタ162A、162Bの耐圧を向上させることができる。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、上記実施の形態2において、トランジスタ162の半導体層に用いることのできる酸化物半導体層の一形態を、図14を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層400上に絶縁層437を形成する。なお、図14における絶縁層437は、上記実施の形態2における絶縁層140に相当する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図14A参照。第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図14B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図14C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、c軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1及び第2の結晶性酸化物半導体層は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料などがある。また、In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-B-Zn-O系の材料を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ162に、適宜用いることができる。また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いたトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図6Aでは上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。本実施の形態で示す酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図12を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図12Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図12Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図12Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図12Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図12Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図12Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図12Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。実施の形態5本実施の形態では、図1Aに示した回路構成を有する半導体装置において、情報の書き込みと、読み出しに要する時間について説明する。まず、図1Aに示した回路構成を有する半導体装置において、書き込み時にビット線BLに電源電位VDDまたは接地電位GNDを与えたときの、ビット線BLの電位の時間変化を測定した。図15に、測定により得られた、ビット線BLにおける電位の時間変化を示す。なお、電源電位VDDは、メモリセルにデータ1を書き込む場合に、ビット線に与えられる電位である。また、接地電位GNDは、メモリセルにデータ0を書き込む場合に、ビット線に与えられる電位である。図15では、データ1の書き込み時におけるビット線BLの波形として、接地電位GNDに保たれていたビット線BLに、3Vの電源電位VDDを、測定開始から約80nsec後に与えた場合の、ビット線BLの電位の時間変化を実線600で示している。また、図15では、データ0の書き込み時におけるビット線BLの波形として、ビット線BLに接地電位GNDを与えている場合の、ビット線BLの電位の時間変化を実線601で示している。図15の実線601に示すように、データ0を書き込む場合、ビット線BLの電位は約0Vを維持している。一方、図15の実線600に示すように、データ1を書き込む場合、ビット線BLへの電源電位VDDの供給が開始されてから、約40nsec後には、ビット線BLの電位は約2.4Vまで上昇していることが確認された。よって、ビット線BLへの電源電位VDDの供給に要する時間は、40nsec程度であることが分かった。次いで、図1Aに示した回路構成を有する半導体装置において、トランジスタ162が有するゲート電極に電位VHが供給されている時間書き込み時間:WriteTimeを変化させた場合の、メモリセルの閾値ウィンドウを測定した。図16に、測定により得られた、書き込み時間と、メモリセルの閾値ウィンドウの関係を示す。なお、測定は、データ0を書き込む場合に、ビット線BLに接地電位GNDを与え、データ1を書き込む場合に、ビット線BLに電源電位VDDを与えて行った。そして、電位VHは4.5V、電源電位VDDは3Vとした。なお、メモリセルの閾値ウィンドウとは、データ0を書き込んだ時におけるメモリセルの閾値電圧と、データ1を書き込んだ時におけるメモリセルの閾値電圧によって構成される。また、メモリセルの閾値電圧とは、トランジスタ160をオンの状態にするのに必要な、書き込み及び読み出しワード線Cの電位を意味する。図16では、データ1を書き込んだ場合の、書き込み時間と、メモリセルの閾値電圧の関係を実線602で示す。また、図16では、データ0を書き込んだ場合の、書き込み時間と、メモリセルの閾値電圧の関係を、実線603で示す。図16の実線602に示すように、ビット線BLに電源電位VDDが与えられている場合、書き込み時間が10msecの時に、メモリセルの閾値電圧は約-2Vであった。また、図16の実線603に示すように、ビット線BLに接地電位GNDが与えられている場合、書き込み時間が10msecの時に、メモリセルの閾値電圧は約3Vであった。そして、いずれの場合も、書き込み時間を10nsecまで短くしても、メモリセルの閾値電圧に大きな変化は見られなかった。よって、10nsec程度の書き込み時間で、メモリセルへの情報の書き込みが可能であることが分かった。次いで、図1Aに示した回路構成を有する半導体装置において、データの読み出し時において、ソース線SLに電位VRを供給し、書き込み及び読み出しワード線Cに電源電位VDDを供給したときの、ビット線BLの電位の時間変化を測定した。図17に、測定により得られた、ビット線BLにおける電位の時間変化を示す。なお、ビット線BLは、予め接地電位GNDを与えることでプリチャージしておく。また、ソース線SLに与える電位VRは2Vとし、電源電位VDDは3Vとした。また、図17では、データの書き込み時にデータ1が書き込まれたメモリセルにて、読み出し時のビット線BLの電位の時間変化を、実線604で示した。そして、データの書き込み時にデータ0が書き込まれたメモリセルにて、読み出し時のビット線BLの電位の時間変化を、実線605で示した。図17の実線604及び実線605に示すように、プリチャージが終了するとビット線BLの電位が上昇し始め、プリチャージ終了から約150nsec後に、データ0に対応するビット線BLと、データ1に対応するビット線BLの電位差が、約0.2Vとなっていることが確認された。また、データ0に対応するビット線BLの電位は、プリチャージ終了から約70nsec後で、約0.2Vまで上昇していることから、100nsec以下の読み出し動作の可能性があると考えられる。従って、本発明の一態様に係る半導体装置は、高速動作を実現することができる。なお、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器では、画像データを一時的に記憶する場合などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが携帯用の電子機器において用いられる理由として、フラッシュメモリなどに比べて書き込みや読み出しなどの動作が速く、画像データの処理を行う際に用いるのに適しているからである。しかし、SRAMは動作が速いという利点があるが、1つのメモリセルが6つのトランジスタで構成されているため、メモリセルの面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときに、SRAMのメモリセルの面積は、通常100F2~150F2である。このためSRAMはビットあたりの単価が、各種の半導体メモリの中で最も高い。それに対して、DRAMは、メモリセルが1つのトランジスタと1つの容量素子で構成されている。よって、DRAMのメモリセルの面積は、通常10F2以下と小さい。しかし、DRAMは常にリフレッシュが必要であり、書き換えを行わない場合でも消費電力が発生する。本発明の一態様に係る半導体装置は、メモリセルの面積が10F2前後であり、且つ頻繁なリフレッシュは不要である。従って、上記半導体装置は、一般的なSRAMやDRAMとは異なり、メモリセルの面積縮小化と、消費電力低減という携帯用の電子機器に適した2つのメリットを併せ持っていると言える。