"基準電圧を生成する基準電圧発生回路と、前記基準電圧発生回路において生成された前記基準電圧に従い、各々が外部電圧から内部電圧を生成する複数の内部電源発生回路と、前記複数の内部電源発生回路とそれぞれ対応付けられ、前記内部電圧を受けて駆動する複数のメモリマクロと、外部からの指令に応じて、スタンバイ状態に移行し消費電力を抑制するスタンバイ回路とを備え、前記複数のメモリマクロの各々は、データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含み、前記複数の内部電源発生回路から出力される前記内部電圧の配線は、共通に接続され、前記スタンバイ回路は、前記スタンバイ状態に移行すると、前記複数の内部電源発生回路のうち予め定められた数の前記内部電源発生回路における駆動電流を抑制する、半導体装置。前記スタンバイ回路は、前記複数の内部電源発生回路のうち1つの内部電源発生回路を除いて、他の内部電源発生回路における駆動電流を抑制する、請求項1に記載の半導体装置。前記複数の内部電源発生回路の各々は、負電圧の前記内部電圧を生成する、請求項1または2に記載の半導体装置。前記基準電圧発生回路は、温度の上昇に伴い生成する前記基準電圧の電圧レベル絶対値を減少させる、請求項1~3のいずれか1項に記載の半導体装置。定電流を生成する定電流回路をさらに備え、前記基準電圧発生回路は、ゲートに接地電圧が与えられ、ソースとドレインとの間に所定の抵抗値を生じる第1のトランジスタと、ゲートおよびドレインに共通の電圧が与えられ、ソースとドレインとの間に所定の電圧降下を生じる第2のトランジスタとを含み、前記基準電圧発生回路は、直列に接続された前記第1および第2のトランジスタに前記定電流を流すことで、前記基準電圧を生成する、請求項4に記載の半導体装置。一方、携帯電話などに適用される場合には、ロジック混載メモリの消費電力を抑制して電池の消耗を軽減し、動作時間をより長くすることが要求される。そこで、内部電源発生回路における変換損失を低減するために、外部電源電池で直接駆動するように構成することもできる。しかしながら、外部電源で直接駆動するような構成を採用すると、電圧の変動が大きくなり、安定した動作を確保できないという問題があった。そのため、安定動作と低消費電力とを両立した構成を実現することは困難であった。そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、内部電源発生回路から生成される内部電源を受けて安定動作を図りつつ、消費電力を抑制する半導体装置を提供することである。第1の発明に従う半導体装置は、装置外部から与えられる第1の外部電圧を降圧して内部降圧電圧を供給する電源モジュール部と、入力されるデータに基づいて論理演算が行なわれるロジック回路部と、メモリマクロとを備える。そして、メモリマクロは、ロジック回路部に用いられるデータを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプを含み、内部降圧電圧が供給される第1の負荷回路と、ロジック回路部とメモリセルとの間のデータの入出力が可能なデータ入出力回路を含み、第1の外部電圧より低い装置外部から与えられる第2の外部電圧が供給される第2の負荷回路とを有する。第2の発明に従う半導体装置は、入力されるデータに基づいて論理演算が行なわれるロジック回路部と、メモリマクロと、電源モジュール部とを備える。そして、メモリマクロは、ロジック回路部に用いられるデータを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、装置外部から外部低電圧が供給され、ロジック回路部とメモリセルとの間のデータの入出力が可能なデータ入出力回路と、メモリセルのデータをリフレッシュするリフレッシュ手段と、入出力回路を介したロジック回路部とのデータ入出力を停止させ、およびリフレッシュ手段の活性化を指示する第1のスタンバイ指令信号を受け、リフレッシュ手段に活性化信号を出力する制御回路とを有する。さらに、電源モジュール部は、装置外部から与えられる外部低電圧より高い電圧である外部高電圧を降圧した内部降圧電圧を、メモリマクロに設けられた内部電源線に供給する内部降圧電圧回路と、入出力回路を介したロジック回路部とのデータ入出力を停止させ、およびリフレッシュ手段の非活性化を指示する第2のスタンバイ指示信号を受け、内部降圧電圧回路を非活性化させ、かつ、内部電源線に外部低電圧を供給させるスタンバイ回路とを有する。第3の発明に従う半導体装置は、基準電圧を生成する基準電圧発生回路と、基準電圧発生回路において生成された基準電圧に従い、各々が外部電圧から内部電圧を生成する複数の内部電源発生回路と、複数の内部電源発生回路とそれぞれ対応付けられ、内部電圧を受けて駆動する複数のメモリマクロと、外部からの指令に応じて、スタンバイ状態に移行し消費電力を抑制するスタンバイ回路とを備える。そして、複数のメモリマクロの各々は、データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含み、複数の内部電源発生回路から出力される内部電圧の配線は、共通に接続され、スタンバイ回路は、スタンバイモードに移行すると、複数の内部電源発生回路のうち予め定められた数の内部電源発生回路における駆動電流を抑制する。第4の発明に従う半導体装置は、装置外部から与えられる外部電圧を降圧して内部降圧電圧を供給する電源モジュール部と、入力されるデータに基づいて論理演算が行なわれるロジック回路部と、データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含むメモリマクロとを備える。そして、電源モジュールは、内部降圧電圧を供給するために参照として用いる第1の基準電圧を与える基準電圧発生回路と、正電圧の外部電圧を受けて負電圧の内部電圧を生成するポンプ回路と、ポンプ回路を制御するディテクタ回路とを含み、ディテクタ回路は、内部降圧電圧を所定の比率で分配した電圧を用いて、負電圧を生成するための参照となる第2の基準電圧を生成し、かつ、第2の基準電圧と、第1の基準電圧と、ポンプ回路から出力される負電圧との関係から、ポンプ回路を制御する制御信号を生成する。第5の発明に従う半導体装置は、装置外部から与えられる外部電圧を降圧して複数の内部電圧を供給する電源モジュール部と、入力されるデータに基づいて論理演算が行なわれるロジック回路部と、データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含むメモリマクロとを備える。そして、電源モジュールは、外部電圧を降圧して第1および第2の内部電圧を生成する内部降圧電圧回路と、正電圧の外部電圧を受けて負電圧の内部電圧を生成するポンプ回路と、ポンプ回路を制御するディテクタ回路とを含み、第2の内部電圧は、第1の内部電圧と外部電圧との間の電圧値をもち、ディテクタ回路は、第1の内部電圧と接地電圧とから生成される第1の中間電圧と、第2の内部電圧とポンプ回路が出力する負電圧とから生成される第2の中間電圧とを比較し、ポンプ回路を制御する制御信号を生成する。第1の発明に従う半導体装置によれば、センスアンプを含む第1の負荷回路は、電源モジュールから内部降圧電圧が供給され、ロジック回路部とのデータの入出力を行なうデータ入出力回路は、第2の外部電圧が供給される。よって、内部降圧電圧が供給されるセンスアンプの安定動作を図りつつ、第2の負荷回路における消費電力の抑制を実現できる。第2の発明に従う半導体装置によれば、スタンバイ回路は、第2のスタンバイ指令を受けると、内部電源線に内部降圧電圧に代えて外部低電圧を供給する。よって、メモリマクロは、外部低電圧を受けて安定動作を実現しつつ、第2のスタンバイ指令を受けた場合における消費電力の抑制を実現できる。第3の発明に従う半導体装置によれば、スタンバイモードに移行すると、複数のメモリマクロへ内部電圧を供給する複数の内部電源発生回路のうち、予め定められた数の内部電源発生回路の駆動電流を抑制し、それ以外の内部電源発生回路から内部電圧を供給する。よって、メモリマクロへ内部電圧を供給することで、安定動作を実現しつつ、スタンバイモード時における消費電力を抑制できる。第4の発明に従う半導体装置によれば、ディテクタ回路は、内部降圧電圧を用いて負電圧を生成するための参照となる第2の基準電圧を生成し、かつ、第2の基準電圧と、第1の基準電圧と、ポンプ回路から出力される負電圧との関係から、ポンプ回路を制御する。よって、負電圧を生成するために参照として用いる電圧を生成する専用回路が不要となるため、消費電力の抑制を実現できる。第5の発明に従う半導体装置は、ディテクタ回路は、前記第1の内部電圧と接地電圧とから生成される第1の中間電圧と、第2の内部電圧とポンプ回路が出力する負電圧とから生成される第2の中間電圧とを比較し、ポンプ回路を制御する制御信号を生成する。よって、負電圧を生成するために参照として用いる電圧を生成する専用回路が不要となるため、消費電力の抑制を実現できる。この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。[実施の形態1]図1は、実施の形態1に従う半導体装置1の概略配置図である。図1を参照して、半導体装置1は、同一チップ上に配置されたロジック回路部5と、メモリマクロ4.1,4.2と、電源アクティブモジュール3.1,3.2と、電源スタンバイモジュール2とからなる、ロジック混載メモリである。そして、その周囲には、半導体装置1の外部から外部電源を与えるためのパッドが連続的に配置され、一例として、外部電源電圧VddH,VddLおよび接地電圧Gndが半導体装置1へ与えられる。ロジック回路部5は、CPUCentralProcessingUnit、アナログデジタル変換器、デジタルアナログ変換器などを含み、入力されるデータに基づいて論理演算が行なわれる。そして、ロジック回路部5は、外部電源電圧VddLを受けて駆動する。メモリマクロ4.1,4.2は、ロジック回路部5と隣接するように配置され、ロジック回路部5などから与えられたデータを保持し、保持するデータをロジック回路部5などへ出力する。電源アクティブモジュール3.1,3.2は、それぞれメモリマクロ4.1,4.2と対応して配置され、メモリマクロ4.1,4.2へ内部電源を供給する。電源スタンバイモジュール2は、電源アクティブモジュール3.1,3.2が内部電源を生成するための基準電圧を出力する。図2は、実施の形態1に従う半導体装置1の要部を示す概略構成図である。図2を参照して、電源スタンバイモジュール2は、定電流回路6と、基準電圧発生回路7と、中間電圧発生回路8とからなる。定電流回路6は、外部電源電圧VddHたとえば、2.5Vを受けて、定電流ICONSTを生成し、基準電圧発生回路7および内部電源発生回路10へ出力し、バイアス電圧BIASLを生成し、基準電圧発生回路7および内部電源発生回路10へ出力する。ここで、外部電源電圧VddHは、ロジック回路部5に含まれるアナログデジタル変換器やデジタルアナログ変換器を駆動するためのI/O電源である。なお、外部電源電圧VddHに代えて、ロジック回路部5に含まれるロジックトランジスタを駆動するための外部電源電圧VddHより低い電圧である外部電源電圧VddLたとえば、1.5Vを用いてもよく、また、後述するような内部電源を用いてもよい。基準電圧発生回路7は、定電流回路6から定電流ICONSTおよびバイアス電圧BIASLを受けて、外部電源電圧VddHから基準電圧VrefPたとえば、2.0V,VrefSたとえば、1.5V,VrefNたとえば、0.75Vを生成し、電源アクティブモジュール3.1,3.2へ出力する。中間電圧発生回路8は、電源アクティブモジュール3.1,3.2で生成される内部降圧電圧VddTを受けて、ここでは、1/2VddTである中間電圧Vbl,Vcpを生成する。電源アクティブモジュール3.1は、内部電源発生回路10を含む。内部電源発生回路10は、基準電圧発生回路7から受けた基準電圧VrefP,VrefS,VrefNに従い、外部電源電圧VddHから昇圧電圧Vppたとえば、2.0V、内部降圧電圧VddTたとえば、1.5Vおよび負電圧Vnegたとえば、-0.5Vを生成する。ここで、昇圧電圧Vppは、後述するメモリアレイのビット線対をイコライズするトランジスタを駆動するための電圧であり、内部降圧電圧VddTは、メモリアレイに含まれるメモリセルにHを書込むための電圧であり、負電圧Vnegは、メモリセルにLを書込むための電圧である。なお、後述するように、メモリアレイが薄膜トランジスタで形成されるため、昇圧電圧Vppは、外部電源電圧VddHを降圧することで生成される。そのため、昇圧電圧Vppは、外部電源電圧VddHと内部降圧電圧VddTとの間の電圧値である。また、内部降圧電圧VddTは、外部電源電圧VddHを降圧して生成される。電源アクティブモジュール3.2は、電源アクティブモジュール3.1と同様であるので、詳細な説明は繰返さない。メモリマクロ4.1および4.2は、外部から与えられる外部電源電圧VddLと、内部電源発生回路10から出力される昇圧電圧Vpp、内部降圧電圧VddT、負電圧Vneg、中間電圧Vbl/Vcpとを受けて駆動する。図3は、実施の形態1に従うメモリマクロ4.1の概略構成図である。図3を参照して、実施の形態1に従うメモリマクロ4.1は、制御回路12と、ロウカラムデコーダ13と、データパス14と、センスアンプ部15と、メモリアレイ16と、レベル変換回路17,18とからなる。メモリアレイ16は、行列状に配置された複数のメモリセルで構成され、メモリアレイの行および列のアドレスを特定するためのアドレス信号に応じてメモリセルが選択され、データの書込みおよび読出しが行なわれる。ロウカラムデコーダ13は、制御回路12からの制御信号に応じて、メモリアレイ16を構成するメモリセルのうちからデータを書込みまたは読出すメモリセルを選択する。そして、ロウカラムデコーダ13は、内部降圧電圧VddTを受けて駆動する。センスアンプ部15は、制御回路12からの選択信号に応じて、メモリアレイ16の列を構成するメモリセルの列を選択し、ビット線対の両端に生じる微小電位差を検出する。そして、センスアンプ部15は、内部降圧電圧VddTを受けて駆動する。データパス14は、制御回路12からの制御信号に応じて、外部のロジック回路などから受けたデータ値をビット線対に与え、または、センスアンプ部15で検出された電圧に応じたデータ値を外部のロジック回路などへ出力する。そして、データパス14は、外部電源電圧VddLを受けて駆動する。制御回路12は、データの書込みまたは読出しを行なうメモリセルのアドレス信号、およびデータの書込みまたは読出しなどのメモリマクロ4.1の動作を指示するコマンド信号を受け、ロウカラムデコーダ13およびデータパス14に制御信号を与える。そして、制御回路12は、内部降圧電圧VddTを受けて駆動する。レベル変換回路17は、制御回路12がアドレス信号およびコマンド信号を受ける入力側に介挿される。そして、レベル変換回路17は、アドレス信号およびコマンド信号を受け、それらの信号レベルを外部電源電圧VddLから内部降圧電圧VddTに変換した後、制御回路12へ出力する。レベル変換回路18は、制御回路12の出力側とデータパス14との間に介挿される。そして、レベル変換回路18は、制御回路12から出力される制御信号を受け、その信号レベルを内部降圧電圧VddTから外部電源電圧VddLに変換した後、データパス14へ出力する。上述のように、メモリマクロ4.1を構成する部位のうち、ロウカラムデコーダ13、センスアンプ部15および制御回路12は、内部電源である内部降圧電圧VddTを受けて駆動するが、データパス14は、外部電源である外部電源電圧VddLを受けて駆動する。図4は、データパス14と接続されるグローバルIO線対GIOおよびZGIOを説明するための図である。図4を参照して、実際の回路配置においては、各々がメモリアレイ16とセンスアンプ部15とからなる複数のサブアレイが配置される。そして、データパス14は、グローバルIO線対GIOおよびZGIOを介してそれぞれのサブアレイと接続される。また、各々のサブアレイにおいては、メモリアレイ16とセンスアンプ部15とがビット線対BL,ZBLを介して接続される。そのため、ビット線対BL,ZBLの配線距離に比較して、グローバルIO線対GIOおよびZGIOの配線距離は非常に長く、その配線容量も大きくなる。さらに、I/O数が増加すれば、グローバルIO線対GIOおよびZGIOの配線容量の充放電に伴う充放電電流が大きくなる。一例として、I/O数が128である場合には、メモリアレイ16の動作電流が2.5mA程度であるのに対して、データパス14の動作電流は、30mA程度と10倍以上大きくなる。したがって、回路全体の消費電力を抑制するためには、データパス14の動作電流を抑制することが有効である。そこで、データパス14は外部電源で駆動させ、かつ、ロウカラムデコーダ13、センスアンプ部15および制御回路12は安定した内部電源で駆動させることで、回路全体の制御安定性の向上および消費電力の抑制を実現できる。しかしながら、内部降圧電圧VddTと外部電源電圧VddLとは、異なる電位を有するため、各部へ入力または各部から出力される制御信号の電圧レベルは一致しない。そこで、レベル変換回路17および18は、制御信号の電圧レベルを変換し、異なる電源で駆動する各部間を連結する。図5は、実施の形態1に従うメモリマクロ4.1の詳細な構成図である。図5を参照して、レベル変換回路17は、複数のレベル変換器20からなる。そして、レベル変換器20は、それぞれ外部電源電圧VddLの電圧レベルをもつアドレス信号またはコマンド信号を受けて、その電圧レベルを内部降圧電圧VddTに変換し、制御回路12へ出力する。制御回路12は、内部降圧電圧VddTで駆動する制御部22と、複数のバッファ回路23,24とからなる。制御部22は、レベル変換回路17において信号レベルを変換されたアドレス信号およびコマンド信号を受け、ロウカラムデコーダ13およびデータパス14への制御信号を生成する。バッファ回路23は、制御部22から出力される制御信号の電流容量を増幅し、ロウカラムデコーダ13へ出力し、バッファ回路24は、制御部22から出力される制御信号の電流容量を増幅し、レベル変換回路18へ出力する。レベル変換回路18は、複数のレベル変換器21からなる。そして、レベル変換器21は、それぞれ内部降圧電圧VddTの電圧レベルをもつ制御信号を受けて、その電圧レベルを外部電源電圧VddLに変換し、データパス14へ出力する。ロウカラムデコーダ13は、ロウデコーダ25と、レベル変換器28,29と、ワード線ドライバWL_drv30と、ビットイコライザ線デコーダ26と、ビットイコライザ線ドライバBLEQ_drv31と、カラムデコーダ27と、カラムドライバCSL_drv32とからなる。ロウデコーダ25は、制御回路12から受けた制御信号に応じて、指定されたアドレスに対応するワード線ドライバ30へ選択信号を出力する。そして、ロウデコーダ25は、内部降圧電圧VddTで駆動する。レベル変換器28は、ロウデコーダ25から出力される選択信号の電圧レベルを変換し、ワード線ドライバ30へ出力する。ワード線ドライバ30は、レベル変換器28から受けた選択信号のレベルに応じて、昇圧電圧VppHレベルまたは負電圧VnegLレベルをワード線WLへ与える。ビットイコライザ線デコーダ26は、制御回路12から受けた制御信号に応じて、指定されたアドレス信号に対応するビットイコライザ線ドライバ31へ選択信号を出力する。そして、ビットイコライザ線デコーダ26は、内部降圧電圧VddTで駆動する。レベル変換器29は、ビットイコライザ線デコーダ26から出力される選択信号の電圧レベルを変換し、ビットイコライザ線ドライバ31へ出力する。ビットイコライザ線ドライバ31は、レベル変換器29から受けた選択信号のレベルに応じて、昇圧電圧VppHレベルまたは接地電圧GndLレベルをビットイコライザ線BLEQへ与える。カラムデコーダ27は、制御回路12から受けた制御信号に応じて、指定されたアドレス信号に対応するカラム線ドライバ32へ選択信号を出力する。カラム線ドライバ32は、カラムデコーダ27から受けた選択信号を増幅し、列選択線CSLへ与える。また、カラムデコーダ27およびカラム線ドライバ32は、内部降圧電圧VddTで駆動する。実施の形態1においては、一例として、2つのPチャネルMOSトランジスタおよび2つのキャパシタから構成される、いわゆるツインセルからなるメモリアレイ16について説明する。そして、メモリアレイ16は、PチャネルMOSトランジスタ絶縁ゲート型電界効果トランジスタ35.1,35.2と、キャパシタ34.1,34.2と、書込みデータ線対WDL,ZWDLとからなる。なお、実施の形態1においては、メモリアレイ16は、高速化および低消費電力化を目的として、薄膜トランジスタで形成される。さらに、N型トランジスタに比較して、消費電力が約1/3となるP型トランジスタで形成される。PチャネルMOSトランジスタ35.1とキャパシタ34.1とは、書込みデータ線対WDLと直列に接続される。また、PチャネルMOSトランジスタ35.2とキャパシタ34.2とは、書込みデータ線対ZWDLと直列に接続される。そして、キャパシタ34.1および34.2のゲートは、中間電圧Vcpと共通に接続される。また、PチャネルMOSトランジスタ35.1および35.2のゲートは、ワード線WLと共通に接続される。書込みデータ線対WDLおよびZWDLは、それぞれHレベルおよびLレベルの電圧が与えられる。センスアンプ部15は、NチャネルMOSトランジスタ36.1,36.2,38.1,38.2と、センスアンプ37と、ビット線対BL,ZBLとからなる。NチャネルMOSトランジスタ36.1,36.2は、ビット線対BL,ZBL間に直列に接続される。そして、NチャネルMOSトランジスタ36.1,36.2の接続点には、中間電圧Vblが与えられる。また、NチャネルMOSトランジスタ36.1および36.2のゲートは、ビットイコライザ線BLEQと共通に接続される。センスアンプ37は、ビット線対BL,ZBL間に生じる微小電位差を内部降圧電圧VddTに増幅する。NチャネルMOSトランジスタ38.1および38.2は、それぞれセンスアンプとグローバルIO線対GIOおよびZGIOとの間に介挿される。そして、NチャネルMOSトランジスタ38.1および38.2のゲートは、列選択線CSLと共通に接続される。データパス14は、データ入出力回路43と接続され、ロジック回路部5図示しないからデータ入出力回路43を介してデータを受け、メモリアレイ16から読出したデータを、データ入出力回路43を介してロジック回路部5図示しないへ出力する。データパス14は、プリアンプ39と、メインアンプ40と、ライトドライバライトDrv41とからなる。プリアンプ39は、レベル変換回路18を介して活性化信号を受けると、グローバルIO線対GIO,ZGIO間の生じる電圧レベルを検出し、その検出結果をメインアンプ40へ出力する。メインアンプ40は、プリアンプ39から検出信号を受けて、HレベルまたはLレベルに応じて、0または1をデータ入出力回路43へ出力する。ライトドライバ41は、レベル変換回路18を介して活性化信号を受けると、データ入出力回路43から受けたデータ信号に応じて、それぞれグローバルIO線対GIO,ZGIO間にHレベルまたはLレベルの電圧を与える。データ入出力回路43は、バッファ回路42からなり、ロジック回路部5図示しないとメモリアレイ16との間のデータ入出力を行なう。バッファ回路42は、外部から与えられる0または1に応じて、HレベルまたはLレベルの書込みデータ信号をライトドライバ41へ出力し、また、メインアンプ40から出力されるHレベルまたはLレベルの読出しデータ信号に応じて、0または1のデータを出力する。そして、バッファ回路42は、外部電源電圧VddLで駆動する。メモリマクロ4.2は、メモリマクロ4.1と同様であるので、詳細な説明は繰返さない。なお、実施の形態1においては、センスアンプ部15、ロウカラムデコーダ13および制御回路12が第1の負荷回路を構成し、データパス14およびデータ入出力回路43が第2の負荷回路を構成する。また、レベル変換回路17が第1のレベル変換回路を構成し、レベル変換回路18が第2のレベル変換回路を構成する。さらに、外部電源電圧VddHが第1の外部電圧に相当し、外部電源電圧VddLが第2の外部電圧に相当する。図6は、レベル変換器21の概略構成図である。図6を参照して、レベル変換器21は、NチャネルMOSトランジスタ45,46と、PチャネルMOSトランジスタ47,48と、インバータ反転増幅器49,50,51とからなる。NチャネルMOSトランジスタ45と、PチャネルMOSトランジスタ47とは、外部電源電圧VddLと接地電圧Gndとの間に直列に接続される。また、NチャネルMOSトランジスタ46と、PチャネルMOSトランジスタ48とは、外部電源電圧VddLと接地電圧Gndとの間に直列に接続される。NチャネルMOSトランジスタ45のゲートには、制御回路12から出力される活性化信号が与えられ、NチャネルMOSトランジスタ46のゲートには、インバータ49から出力される信号が与えられる。PチャネルMOSトランジスタ47のゲートは、PチャネルMOSトランジスタ48のドレインと接続され、PチャネルMOSトランジスタ48のゲートは、PチャネルMOSトランジスタ47のドレインと接続される。インバータ50,51は、NチャネルMOSトランジスタ46とPチャネルMOSトランジスタ48との接続点と直列に接続され、出力バッファとして機能する。そして、インバータ50および51は、それぞれ外部電源電圧VddLで駆動する。以下、レベル変換器21の動作について説明する。Hレベル内部降圧電圧VddTの活性化信号が与えられると、NチャネルMOSトランジスタ45は、活性化されて導通状態となり、NチャネルMOSトランジスタ46は、活性化されずに非導通状態となる。NチャネルMOSトランジスタ45が導通状態となるので、PチャネルMOSトランジスタ48のゲートに接地電圧Gndが与えられ、PチャネルMOSトランジスタ48は、活性化されて導通状態となる。さらに、PチャネルMOSトランジスタ48が導通状態となるので、PチャネルMOSトランジスタ47のゲートには、外部電源電圧VddLが与えられ、PチャネルMOSトランジスタ47は、活性化されず非導通状態となる。したがって、PチャネルMOSトランジスタ48のドレインには、外部電源電圧VddLが生じるので、インバータ50およびインバータ51を介して、内部降圧電圧VddTに変換されたHレベルの活性化信号がデータパス14へ出力される。一方、Lレベル接地電圧Gndの活性化信号が与えられると、NチャネルMOSトランジスタ45は、活性化さず非導通状態となり、NチャネルMOSトランジスタ46は、活性されて導通状態となる。NチャネルMOSトランジスタ46が導通状態となるので、PチャネルMOSトランジスタ47のゲートに接地電圧Gndが与えられ、PチャネルMOSトランジスタ47は、活性化されて導通状態となる。さらに、PチャネルMOSトランジスタ47が導通状態となるので、PチャネルMOSトランジスタ48のゲートには、外部電源電圧VddLが与えられ、PチャネルMOSトランジスタ48は、活性化されず非導通状態となる。したがって、PチャネルMOSトランジスタ48のドレインには、接地電圧Gndが生じるので、インバータ50およびインバータ51を介して、Lレベルの活性化信号がデータパス14へ出力される。さらに、レベル変換器20は、図6に示すレベル変換器21の概略構成図において、内部降圧電圧VddTを外部電源電圧VddLに代え、かつ、外部電源電圧VddLを内部降圧電圧VddTに代えたものと同様であるので、詳細な説明は繰返さない。この発明の実施の形態1によれば、消費電力の大きいデータパスを外部電源で駆動することで変換損失を抑制して低消費電力化を図りつつ、制御回路およびロウカラムデコーダを内部電源で駆動することで制御安定化を図る。よって、安定動作を図りつつ、消費電力を抑制する半導体装置を実現できる。[実施の形態2]上述の実施の形態1においては、メモリマクロにおいて、制御回路およびロウカラムデコーダが内部電源で駆動する場合について説明した。一方、実施の形態2においては、さらにデータパスについても内部電源で駆動する場合について説明する。図7は、実施の形態2に従うメモリマクロ54の概略構成図である。図7を参照して、メモリマクロ54は、制御回路12と、ロウカラムデコーダ13と、データパス55と、センスアンプ部15と、メモリアレイ16と、レベル変換回路17,56とからなる。データパス55は、制御回路12からの制御信号に応じて、レベル変換回路56を介して、外部のロジック回路部5図示しないなどから受けたデータをビット線対に与え、または、レベル変換回路56を介して、センスアンプ部15で読み出されたデータを外部のロジック回路などへ出力する。そして、データパス14は、内部降圧電圧VddTを受けて駆動する。レベル変換回路56は、データパス55がデータの入力または出力を行なう入出力側に介挿される。そして、レベル変換回路56は、外部からデータを受け、その信号レベルを外部電源電圧VddLから内部降圧電圧VddTに変換した後、データパス55へ出力する。また、レベル変換回路56は、データパス55から出力されるデータを受け、その信号レベルを内部降圧電圧VddTから外部電源電圧VddLに変換した後、外部へ出力する。制御回路12と、ロウカラムデコーダ13と、センスアンプ部15と、メモリアレイ16と、レベル変換回路17と、データ入出力回路43とについては、実施の形態1と同様であるので、詳細な説明は繰返さない。上述のように、メモリマクロ54を構成する部位のうち、制御回路12、ロウカラムデコーダ13、センスアンプ部15およびデータパス55は、内部電源である内部降圧電圧VddTを受けて駆動する。そのため、制御安定性をより向上させることができる。一方、外部から与えられるアドレス信号、コマンド信号およびデータの電圧レベルは、外部電源電圧VddLであるため、制御回路12およびデータパス55へ入力またはデータパス55から出力される電圧レベルは一致しない。そこで、レベル変換回路17および56は、アドレス信号、コマンド信号およびデータの電圧レベルを変換し、内部電源で駆動する各部へ与える。図8は、実施の形態2に従うメモリマクロ54の詳細な構成図である。図8を参照して、データパス55は、プリアンプ57と、メインアンプ58と、ライトドライバ59と、バッファ回路24とからなる。プリアンプ57、メインアンプ58、ライトドライバ59およびバッファ回路24は、内部降圧電圧VddTで駆動する点を除いては、図5に示すプリアンプ39、メインアンプ40、ライトドライバ41およびバッファ回路42と同様であるので、以下の説明は繰返さない。レベル変換回路56は、データパス55がデータの入力または出力を行なう入出力側に配置される。そして、レベル変換回路56は、レベル変換器20および21からなる。レベル変換器20は、外部からデータを受け、その信号レベルを外部電源電圧VddLから内部降圧電圧VddTに変換した後、データパス55へ出力する。レベル変換器21は、データパス55からデータを受け、その信号レベルを内部降圧電圧VddTから外部電源電圧VddLに変換した後、外部へ出力する。レベル変換回路17と、制御回路12と、ロウカラムデコーダ13と、センスアンプ部15と、メモリアレイ16とについては、図5に示すメモリマクロ4.1と同様であるので、詳細な説明は繰返さない。なお、実施の形態2においては、センスアンプ部15、ロウカラムデコーダ13、制御回路12およびデータパス14が第1の負荷回路を構成し、データ入出力回路43が第2の負荷回路を構成する。また、レベル変換回路56が第3のレベル変換回路を構成する。さらに、外部電源電圧VddHが第1の外部電圧に相当し、外部電源電圧VddLが第2の外部電圧に相当する。この発明の実施の形態2によれば、データパスを電圧変動の少ない内部電源で駆動するので、実施の形態1に比較して、より制御安定化を図ることができる。よって、安定動作をより向上させた半導体装置を実現できる。[実施の形態3]上述の実施の形態1においては、メモリマクロにおいて、制御回路およびロウカラムデコーダが内部電源で駆動する場合について説明した。一方、実施の形態3においては、センスアンプ部およびロウカラムデコーダのみが内部電源で駆動する場合について説明する。図9は、実施の形態3に従うメモリマクロ64の概略構成図である。図9を参照して、メモリマクロ64は、制御回路61と、ロウカラムデコーダ13と、データパス14と、センスアンプ部15と、メモリアレイ16と、レベル変換回路62とからなる。制御回路61は、データの書込みまたは読出しを行なうメモリセルのアドレス信号、およびデータの書込みまたは読出しを指示するコマンド信号を受け、ロウカラムデコーダ13およびデータパス14に制御信号を与える。そして、制御回路61は、外部電源電圧VddL受けて駆動する。レベル変換回路62は、制御回路61の出力側とロウカラムデコーダ13との間に介挿される。そして、レベル変換回路62は、制御回路61から出力される制御信号を受け、その信号レベルを外部電源電圧VddLから内部降圧電圧VddTに変換した後、ロウカラムデコーダ13へ出力する。ロウカラムデコーダ13と、データパス14と、センスアンプ部15と、メモリアレイ16と、データ入出力回路43とについては、実施の形態1と同様であるので、詳細な説明は繰返さない。上述のように、メモリマクロ64を構成する部位のうち、ロウカラムデコーダ13およびセンスアンプ部15は、内部電源である内部降圧電圧VddTを受けて駆動するが、制御回路61およびデータパス14は、外部電源である外部電源電圧VddLを受けて駆動する。図10は、実施の形態3に従うメモリマクロ64の詳細な構成図である。図10を参照して、制御回路61は、制御部63と、バッファ回路60とからなる。制御部63は、外部電源電圧VddLで駆動する点を除いては、図5に示す制御部22と同様であるので、以下の説明は繰返さない。バッファ回路60は、外部電源電圧VddLで駆動し、外部から受けたアドレス信号およびコマンド信号を制御部63へ出力し、制御部63から出力される制御信号をデータパス14へ出力する。レベル変換回路62は、制御回路61がロウカラムデコーダ13へ制御信号を出力する出力側に配置される。そして、レベル変換回路62は、レベル変換器20からなる。レベル変換器20は、上述したものと同様であるので、詳細な説明は繰返さない。ロウカラムデコーダ13と、データパス14と、センスアンプ部15と、メモリアレイ16と、データ入出力回路43とについては、図5に示すメモリマクロ4.1と同様であるので、詳細な説明は繰返さない。なお、実施の形態3においては、センスアンプ部15、ロウカラムデコーダ13が第1の負荷回路を構成し、制御回路12、データパス14およびデータ入出力回路43が第2の負荷回路を構成する。また、レベル変換回路62が第1のレベル変換回路を構成する。さらに、外部電源電圧VddHが第1の外部電圧に相当し、外部電源電圧VddLが第2の外部電圧に相当する。この発明の実施の形態3によれば、メモリセルの読出しおよび書込み速度に大きく影響するロウカラムデコーダおよびセンスアンプを電圧変動の少ない内部電源で駆動し、制御回路およびデータパスを外部電源で駆動する。よって、実施の形態1に比較して、メモリへのアクセス速度を維持しながら、より消費電力を抑制した半導体装置を実現できる。[実施の形態4]上述の実施の形態1においては、メモリマクロにおいて、制御回路およびロウカラムデコーダが内部電源で駆動する場合について説明した。一方、実施の形態4においては、センスアンプ部のみが内部電源で駆動する場合について説明する。図11は、実施の形態4に従うメモリマクロ89の概略構成図である。図11を参照して、メモリマクロ89は、制御回路12と、ロウカラムデコーダ44と、データパス14と、センスアンプ部15と、メモリアレイ16とからなる。制御回路61は、データの書込みまたは読出しを行なうメモリセルのアドレス信号、およびデータの書込みまたは読出しを指示するコマンド信号を受け、ロウカラムデコーダ13およびデータパス14に制御信号を与える。そして、制御回路61は、外部電源電圧VddL受けて駆動する。ロウカラムデコーダ13は、制御回路12からの制御信号に応じて、メモリアレイ16を構成するメモリセルのうちからデータを書込みまたは読出すメモリセルを選択する。そして、ロウカラムデコーダ13は、外部電源電圧VddLを受けて駆動する。制御回路12と、データパス14と、センスアンプ部15と、メモリアレイ16とについては、実施の形態1と同様であるので、詳細な説明は繰返さない。上述のように、メモリマクロ89を構成する部位のうち、センスアンプ部15は、内部電源である内部降圧電圧VddTを受けて駆動するが、ロウカラムデコーダ13、制御回路12およびデータパス14は、外部電源である外部電源電圧VddLを受けて駆動する。図12は、実施の形態4に従うメモリマクロ89の詳細な構成図である。図12を参照して、制御回路61は、制御部63と、バッファ回路60とからなる。ロウカラムデコーダ44は、外部電源電圧VddLで駆動する点を除いては、図5に示すロウカラムデコーダ13と同様であるので、以下の説明は繰返さない。制御回路12と、データパス14と、センスアンプ部15と、メモリアレイ16と、データ入出力回路43とについては、図5に示すメモリマクロ4.1と同様であるので、詳細な説明は繰返さない。なお、実施の形態4においては、センスアンプ部15が第1の負荷回路を構成し、ロウカラムデコーダ13、制御回路12、データパス14およびデータ入出力回路43が第2の負荷回路を構成する。また、外部電源電圧VddHが第1の外部電圧に相当し、外部電源電圧VddLが第2の外部電圧に相当する。この発明の実施の形態4によれば、メモリセルの読出しおよび書込み速度に大きく影響するセンスアンプを電圧変動の少ない内部電源で駆動し、制御回路、ロウカラムデコーダおよびデータパスを外部電源で駆動する。また、内部電源電圧VddLの電圧レベルは、内部降圧電圧VddTの電圧レベルと略一致するので、センスアンプからデータパスへ出力される信号の電圧レベルを変換する必要がない。よって、メモリへのアクセス速度を維持しながら、消費電力を抑制し、かつ回路面積を抑制した半導体装置を実現できる。[実施の形態5]実施の形態5においては、外部からのスタンバイ指令に応じて、メモリマクロなどへ供給する電流を抑制することで、低消費電力を実現する構成について説明する。図13は、実施の形態5に従う半導体装置の要部を示す概略構成図である。図13を参照して、実施の形態5に従う半導体装置は、図2に示す半導体装置1における電源スタンバイモジュール2にスタンバイ回路9を追加し、メモリマクロ4.1をメモリマクロ360に代えたものである。スタンバイ回路9は、外部からのディープスタンバイ指令1および2に応じて、通常のスタンバイモードに加えて、後述する2つのディープスタンバイモードに移行する。そして、スタンバイ回路9は、移行したディープスタンバイモードに応じて、定電流回路6、基準電圧発生回路7、中間電圧発生回路8および内部電源発生回路10へ制御信号を与えて、後述するスタンバイ処理を実行させる。ここで、通常のスタンバイモードは、書込まれたデータが保証されるモード以下、特に断わりがない限りスタンバイモードとのみ記載する場合には、通常のスタンバイモードを示すであるのに対して、2つのディープスタンバイモードディープスタンバイモード1および2は、メモリマクロに書込まれていたデータは保証されないが、消費電力を大幅に抑制するモードである。メモリマクロ360は、図2に示すメモリマクロ4.1において、制御回路12を制御回路362に代え、リフレッシュカウンタ69を加えたものである。制御回路362は、外部からのスタンバイ指令に応じて、リフレッシュカウンタ69へ活性化信号を与える。リフレッシュカウンタ69は、制御回路362から活性化信号を受けると、ロウカラムデコータ13を駆動し、メモリアレイ16が保持するデータをリフレッシュさせる。なお、ロジック回路部5図示しないは、スタンバイ指令またはディープスタンバイ指令1,2を受けると、メモリマクロ360に対するデータの入出力を停止する。ロウカラムデコーダ13と、メモリアレイ16と、センスアンプ部15と、データパス14とについては、メモリマクロ4.1と同様であるので、詳細な説明は繰返さない。その他については、図2に示す半導体装置1と同様であるので、詳細な説明は繰返さない。なお、実施の形態5においては、リフレッシュカウンタ362がリフレッシュ手段を構成する。また、スタンバイ指令が第1のスタンバイ指示信号に相当し、ディープスタンバイ1指令が第2のスタンバイ指示信号に相当し、ディープスタンバイ2指令が第3のスタンバイ指示信号に相当する。さらに、外部電源電圧VddHが外部高電圧に相当し、外部電源電圧VddLが外部低電圧に相当する。図14は、実施の形態5に従う半導体装置の要部を示す図である。図14を参照して、スタンバイ回路9は、レベル変換器20と、VddT-VddL直結回路65と、Vpp-VddL直結回路66と、Vneg-Gnd直結回路67と、OR回路68と、インバータ19とからなる。そして、スタンバイ回路9は、ディープスタンバイモード1に移行すると、VddT-VddL直結回路65、Vpp-VddL直結回路66、Vneg-Gnd直結回路67、定電流回路6および基準電圧発生回路7へHレベルのCONNECT信号を出力する。また、スタンバイ回路9は、ディープスタンバイモード2に移行すると、中間電圧発生回路8および内部電源発生回路10の各々へPOWERCUT信号を出力する。レベル変換器20は、それぞれ外部から電圧レベルが外部電源電圧VddLのディープスタンバイ指令1および2を受け、その電圧レベルを外部電源電圧VddHに変換する。OR回路68は、レベル変換器20からそれぞれ出力されるディープスタンバイ指令1および2を受けて論理和をとり、POWERCUT信号として出力する。すなわち、OR回路68は、ディープスタンバイ指令1または2のいずれかが入力されると、POWERCUT信号を出力する。インバータ19は、OR回路68の出力を受け、HレベルとLレベルとを相互に変換する。そのため、ディープスタンバイ指令1または2が入力されない状態において、インバータ19は、HレベルのPOWERCUT信号を出力する。図15は、ディープスタンバイモード1および2における内部電源および基準電圧の遷移状態を示す図である。図15を参照して、ディープスタンバイモード1は、内部電源発生回路10からの内部電源供給を中断し、外部電源を供給するモードである。すなわち、ディープスタンバイモード1では、スタンバイ回路9は、CONNECT信号を出力して、内部降圧電圧VddTおよび昇圧電圧Vppに代えて、外部電源電圧VddLを負荷へ供給させ、負電圧Vnegに代えて接地電圧Gndをたとえば、図5に示すデータ入出力回路43などの負荷へ供給させる。さらに、スタンバイ回路9は、中間電圧発生回路8から負荷への電源ラインを遮断し、中間電圧Vbl/Vcpをフローティング浮遊状態とする。これは、中間電圧Vbl/Vcpを外部電源電圧VddLや接地電圧Gndなどに固定するよりも、フローティングとしておく方が早く規定電圧0.75Vへ復帰する傾向にあるためである。また、スタンバイ回路9は、内部電源発生回路10が内部電源供給を中断するので、その内部電源を生成するための基準電圧および定電流に対しても処理を行なう。すなわち、スタンバイ回路9は、基準電圧VrefSおよびVrefPに代えて、内部降圧電圧VddTを内部電源発生回路10へ供給し、かつ、基準電圧VrefNの電源ラインを遮断し、基準電圧VrefNをフローティングとする。これは、基準電圧VrefNを接地電圧Gndに接続すると、ディープスタンバイモード1または2からの復帰時において、基準電圧VrefNが負電圧分割電圧VnegDivより小さくなるため、意図しないポンピング動作が行なわれ、負電圧Vnegの電位が深くなり過ぎるたとえば、-1.0V程度ため、信頼性上の問題となる。また、基準電圧VrefNを外部電源電圧VddHに接続すると、ディープスタンバイモード1または2の期間中において、VrefNバッファ回路でリーク電流たとえば、15μAが生じて、スタンバイ電流が増加するためである。さらに、スタンバイ回路9は、定電流ICONSTとして外部電源電圧VddHを供給し、バイアス電圧BIASLとして接地電圧Gndを供給する。ここで、アクティブモードへ復帰する際に、基準電圧VrefSおよびVrefPは、それぞれ1.5Vおよび2.0Vまで立ち上げる必要があるので、ディープスタンバイ1においては、それぞれ内部降圧電圧VddTをプリチャージすることで、復帰時間の短縮を図る。一方、ディープスタンバイモード2は、内部電源発生回路10から負荷への電力供給を中断するモードである。すなわち、ディープスタンバイモード2では、スタンバイ回路9は、POWERCUT信号を出力して、ディープスタンバイモード1における状態から更に、内部電源発生回路10から負荷への電源ラインを遮断し、内部降圧電圧VddT、昇圧電圧Vpp、負電圧Vnegをフローティングとする。そのため、トランジスタにおけるオフリーク電流の発生がない。また、スタンバイ回路9は、基準電圧VrefS,VrefPの電源ラインを遮断し、基準電圧VrefS,VrefPをフローティングとする。上述の結果、ディープスタンバイモード1では、約15μsecでスタンバイモードへ復帰し、メモリマクロ4.1,4.2における消費電力は、オフリーク電流によるもの~約180μAに抑制される。また、ディープスタンバイモード2では、スタンバイモードへ復帰にディープスタンバイモード1より長い時間となる約200μsecを必要とするが、内部電源を受けて駆動する部位については、オフリーク電流が生じない。さらに、ディープスタンバイモード1および2では、電源モジュールアクティブ3.1,3.2における消費電力は、オフリーク電流によるものに抑制される。したがって、通常のスタンバイモードに比較して、大幅に消費電力を抑制できる。なお、実施の形態5においては、Vpp-VddL直結回路66が第1の直結回路を構成し、Vneg-Gnd直結回路67が第2の直結回路を構成する。また、スタンバイモードが第1のスタンバイモードに相当し、ディープスタンバイモード1が第2のスタンバイモードに相当し、ディープスタンバイモード2が第3のスタンバイモードに相当する。以下、ディープスタンバイモードを実現する各部の構成について説明する。VddT-VddL直結回路図16は、VddT-VddL直結回路65の概略構成図である。図16を参照して、VddT-VddL直結回路65は、ディープスタンバイモード1において、図14のレベル変換器20から電圧レベルが外部電源電圧VddHであるCONNECT信号を受け、内部降圧電圧VddTの電源ラインに外部電源電圧VddLを印加する。VddT-VddL直結回路65は、インバータ70,71,72,73と、NチャネルMOSトランジスタ74,76,77,78と、PチャネルMOSトランジスタ75,79とからなる。インバータ70は、外部電源電圧VddHで駆動し、CONNECT信号を受けて、その反転信号を出力する。インバータ71は、インバータ70と直列に接続され、インバータ70から出力される反転信号を受けて、その反転信号を出力する。すなわち、インバータ71は、インバータ70が受けたCONNECT信号と同じレベルの信号を出力する。インバータ72は、内部降圧電圧VddTで駆動し、CONNECT信号を受けて、その反転信号を出力する。インバータ73は、外部電源電圧VddLで駆動し、CONNECT信号を受けて、その反転信号を出力する。NチャネルMOSトランジスタ74およびPチャネルMOSトランジスタ75は、外部電源電圧VddLの電源ラインと、内部降圧電圧VddTの電源ラインとの間に並列に介挿され、トランスファゲートを構成する。そして、NチャネルMOSトランジスタ74のゲートは、インバータ71の出力に接続され、PチャネルMOSトランジスタ75のゲートは、インバータ72の出力に接続される。同様に、NチャネルMOSトランジスタ78およびPチャネルMOSトランジスタ79は、外部電源電圧VddLの電源ラインと、内部降圧電圧VddTの電源ラインとの間に並列に介挿され、トランスファゲートを構成する。そして、NチャネルMOSトランジスタ78のゲートは、インバータ71の出力に接続され、PチャネルMOSトランジスタ79のゲートは、インバータ73の出力に接続される。NチャネルMOSトランジスタ76および77は、それぞれ外部電源電圧VddLの電源ラインと接地電圧Gndとの間に介挿される。そして、NチャネルMOSトランジスタ76のゲートは、インバータ70の出力に接続され、NチャネルMOSトランジスタ77のゲートは、インバータ73の出力に接続される。以下、VddT-VddL直結回路65の動作について説明する。外部からHレベルのCONNECT信号が与えられると、インバータ70,71を介して、NチャネルMOSトランジスタ74および78のゲートにはHレベルの信号が与えられるので、NチャネルMOSトランジスタ74および78は活性化し、導通状態となる。また、それぞれインバータ72および73を介して、PチャネルMOSトランジスタ75および79のゲートには、Lレベルの信号が与えられるので、PチャネルMOSトランジスタ75および79は活性化し、導通状態となる。さらに、NチャネルMOSトランジスタ76および77のゲートには、それぞれインバータ70および73を介して、Lレベルの信号が与えられるので、NチャネルMOSトランジスタ76および77は、活性化されずに非導通状態となる。したがって、NチャネルMOSトランジスタ74およびPチャネルMOSトランジスタ75で構成されるトランスファゲートと、NチャネルMOSトランジスタ78およびPチャネルMOSトランジスタ79で構成されるトランスファゲートのいずれもが導通するため、内部降圧電圧VddTの電源ラインに外部電源電圧VddLが与えられる。一方、外部からLレベルのCONNECT信号が与えられると、インバータ71を介して、NチャネルMOSトランジスタ74および78のゲートにはLレベルの信号が与えられるので、NチャネルMOSトランジスタ74および78は活性化されずに非導通状態となる。また、それぞれインバータ72および73を介して、PチャネルMOSトランジスタ75および79のゲートには、Hレベルの信号が与えられるので、NチャネルMOSトランジスタ75および79は活性化されずに非導通状態となる。さらに、NチャネルMOSトランジスタ76および77のゲートには、それぞれインバータ70および73を介して、Hレベルの反転信号が与えられるので、NチャネルMOSトランジスタ76および77は活性化し、導通状態となる。よって、NチャネルMOSトランジスタ74,78およびPチャネルMOSトランジスタ75,79には接地電圧Gndが印加される。したがって、NチャネルMOSトランジスタ74およびPチャネルMOSトランジスタ75で構成されるトランスファゲートと、NチャネルMOSトランジスタ78およびPチャネルMOSトランジスタ79で構成されるトランスファゲートのいずれもが導通しないため、内部降圧電圧VddTの電源ラインと外部電源電圧VddLの電源ラインとは遮断される。上述のように、VddT-VddL直結回路65は、外部から受けたCONNECT信号に応じて、内部降圧電圧VddTを外部電源電圧VddLと直結することができる。Vpp-VddL直結回路図17は、Vpp-VddL直結回路66の概略構成図である。図17を参照して、Vpp-VddL直結回路66は、レベル変換器20から電圧レベルが外部電源電圧VddHであるCONNECT信号を受け、昇圧電圧Vppの電源ラインに外部電源電圧VddLを印加する。そして、Vpp-VddL直結回路66は、図16に示すVddT-VddL直結回路65において、インバータ72をインバータ80に代え、PチャネルMOSトランジスタ75をPチャネルMOSトランジスタ81に代えたものである。インバータ80は、昇圧電圧Vppで駆動し、CONNECT信号を受けて、その反転信号を出力する。その他については、インバータ72と同様である。PチャネルMOSトランジスタ81のゲートは、インバータ72の出力に接続される。その他については、PチャネルMOSトランジスタ75と同様である。Vpp-VddL直結回路66の動作については、上述したVddT-VddL直結回路65の動作と同様であるので、詳細な説明は繰返さない。Vneg-Gnd直結回路図18は、Vneg-Gnd直結回路67の概略構成図である。図18を参照して、Vneg-Gnd直結回路67は、レベル変換器20から電圧レベルが外部電源電圧VddHであるCONNECT信号を受け、負電圧Vnegの電源ラインに接地電圧Gndを印加する。そして、Vneg-Gnd直結回路67は、PチャネルMOSトランジスタ82,83、NチャネルMOSトランジスタ84,85,87,88、インバータ86とからなる。PチャネルMOSトランジスタ82とNチャネルMOSトランジスタ84とは、外部電源電圧VddHと接地電圧Gndとの間に直列接続される。また、PチャネルMOSトランジスタ83とNチャネルMOSトランジスタ85とは、外部電源電圧VddHと接地電圧Gndとの間に直列接続される。インバータ86は、外部電源電圧VddHで駆動し、CONNECT信号を受けて、その反転信号を出力する。PチャネルMOSトランジスタ82のゲートには、CONNECT信号が与えられ、PチャネルMOSトランジスタ83のゲートには、インバータ86を介してCONNECT信号が与えられる。NチャネルMOSトランジスタ84のゲートは、PチャネルMOSトランジスタ83のドレインと接続され、NチャネルMOSトランジスタ85のゲートは、PチャネルMOSトランジスタ82のドレインと接続される。NチャネルMOSトランジスタ87は、負電圧Vnegの電源ラインと接地電圧Gndとの間に接続され、そのゲートは、PチャネルMOSトランジスタ83のドレインと接続される。また、NチャネルMOSトランジスタ88は、負電圧Vnegの電源ラインと接地電圧Gndとの間に接続され、そのゲートは、自己のドレインと接続される。以下、Vneg-Gnd直結回路67の動作について説明する。外部からHレベルのCONNECT信号が与えられると、PチャネルMOSトランジスタ82は活性化されずに非導通状態となる。また、PチャネルMOSトランジスタ83は、インバータ86を介してLレベルの反転信号が与えらえられるので、活性化されて導通状態となる。PチャネルMOSトランジスタ83が導通状態となるので、NチャネルMOSトランジスタ84のゲートに外部電源電圧VddHが与えられる。すると、NチャネルMOSトランジスタ84は、活性化されて導通状態となる。さらに、NチャネルMOSトランジスタ84が導通状態となるので、NチャネルMOSトランジスタ85のゲートには、負電圧Vnegが与えられる。すると、NチャネルMOSトランジスタ85は、活性化されず非導通状態となる。PチャネルMOSトランジスタ83が導通状態であり、かつ、NチャネルMOSトランジスタ85が非導通状態であるので、PチャネルMOSトランジスタ83のドレインには、外部電源電圧VddHが生じ、NチャネルMOSトランジスタ87が活性化する。よって、NチャネルMOSトランジスタ87が導通し、負電圧Vnegの電源ラインに接地電圧Gndが与えられる。なお、NチャネルMOSトランジスタ88は、ゲート-ソース間の電圧が一致するので、活性化される非導通状態となる。一方、外部からLレベルのCONNECT信号が与えられると、PチャネルMOSトランジスタ82は活性化されて導通状態となる。また、PチャネルMOSトランジスタ83は、インバータ86を介してHレベルの反転信号が与えらえられるので、活性化されず非導通状態となる。PチャネルMOSトランジスタ82が導通状態となるので、NチャネルMOSトランジスタ85のゲートに外部電源電圧VddHが与えられる。すると、NチャネルMOSトランジスタ85は、活性化されて導通状態となる。さらに、NチャネルMOSトランジスタ85が導通状態となるので、NチャネルMOSトランジスタ84のゲートには、負電圧Vnegが与えられる。すると、NチャネルMOSトランジスタ84は、活性化されず非導通状態となる。PチャネルMOSトランジスタ83が非導通状態であり、かつ、NチャネルMOSトランジスタ85が導通状態であるので、PチャネルMOSトランジスタ83のドレインには、負電圧Vnegが生じ、NチャネルMOSトランジスタ87は活性化されない。よって、NチャネルMOSトランジスタ87は非導通状態となり、負電圧Vnegの電源ラインに接地電圧Gndが与えられることはない。上述のように、Vneg-GndL直結回路67は、外部から受けたCONNECT信号に応じて、負電圧Vnegを接地電圧Gndと直結することができる。内部電源発生回路図15に示すように、内部電源である内部降圧電圧VddT、昇圧電圧Vppおよび負電圧Vnegにそれぞれ外部電源電圧VddLまたは接地電圧Gndを与えるため、内部電源発生回路10の出力ラインを遮断、すなわちフローティングにする必要がある。図19は、内部電源発生回路10の概略構成図である。図19を参照して、内部電源発生回路10は、内部降圧電圧発生回路90と、昇圧電圧発生回路98と、ディテクタ回路99と、Vnegポンプ回路100とからなる。そして、内部降圧電圧発生回路90、昇圧電圧発生回路98およびVnegポンプ回路100は、スタンバイ回路9からそれぞれPOWERCUT信号を受けて、出力回路をフローティングにする。図20は、内部降圧電圧発生回路90の回路図である。図20を参照して、内部降圧電圧発生回路90は、基準電圧発生回路7から受けた基準電圧VrefSに従い、内部降圧電圧VddTを生成する。そして、内部降圧電圧発生回路90は、NチャネルMOSトランジスタ91,92,95と、PチャネルMOSトランジスタ93,94,96,97とからなる。NチャネルMOSトランジスタ91とPチャネルMOSトランジスタ93とは、直列に接続され、その一端が外部電源電圧VddHと接続される。また、NチャネルMOSトランジスタ92およびPチャネルMOSトランジスタ94は、直列に接続され、その一端が外部電源電圧VddHと接続される。そして、NチャネルMOSトランジスタ95は、接地電圧GndとNチャネルMOSトランジスタ91および92との間に接続される。NチャネルMOSトランジスタ91のゲートには内部降圧電圧VddTが与えられ、NチャネルMOSトランジスタ92のゲートには基準電圧VrefSが与えられる。また、NチャネルMOSトランジスタ95のゲートには、基準電圧発生回路7図示しないから出力されるバイアス電圧BIASLが与えられる。PチャネルMOSトランジスタ93および94のゲートは、PチャネルMOSトランジスタ93のドレインと共通に接続され、さらに、PチャネルMOSトランジスタ96のゲートと接続される。PチャネルMOSトランジスタ96は、外部電源電圧VddHと接続される。PチャネルMOSトランジスタ97は、PチャネルMOSトランジスタ96のソースおよびゲートと接続され、そのゲートにはPOWERCUT信号が与えられる。以下、内部降圧電圧発生回路90の動作について説明する。NチャネルMOSトランジスタ91,92およびPチャネルMOSトランジスタ93,94は、差動回路を構成し、NチャネルMOSトランジスタ91のゲートに与えられる内部降圧電圧VddTと、NチャネルMOSトランジスタ92のゲートに与えられる基準電圧VrefSとを比較し、その電位差に応じた電流をPチャネルMOSトランジスタ96のゲートへ与える。すると、PチャネルMOSトランジスタ96は、ゲートに与えられた電圧に応じてドレイン抵抗を変化させ、内部降圧電圧VddTが基準電圧Vrefと一致する点で平衡となる。すなわち、内部降圧電圧発生回路90は、PチャネルMOSトランジスタ96から出力される内部降圧電圧VddTをフィードバックし、基準電圧VrefSと比較することで、基準電圧Vrefに等しい内部降圧電圧VddTを生成する。さらに、内部電源発生回路90は、スタンバイ回路9からPOWERCUT信号を受けると、内部降圧電圧VddT出力を遮断してフローティングにする。PチャネルMOSトランジスタ97は、LレベルのPOWERCUT信号を受けると、活性化されて導通状態となる。よって、PチャネルMOSトランジスタ96のソース-ゲート間電圧Vgsは、ほぼゼロとなるため、PチャネルMOSトランジスタ96が活性化されず非導通状態となる。そのため、LレベルのPOWERCUT信号が与えられると、内部降圧電圧VddTは遮断されてフローティングとなる。一方、HレベルのPOWERCUT信号が与えられると、PチャネルMOSトランジスタ97は、活性化しないので、PチャネルMOSトランジスタ96は、外部電源電圧VddHから内部降圧電圧VddTを生成して出力する。上述のように、内部降圧電圧発生回路90は、外部から受けたPOWERCUT信号に応じて、内部降圧電圧VddTを出力または内部降圧電圧VddTをフローティングする。図21は、昇圧電圧発生回路98の回路図である。図21を参照して、昇圧電圧発生回路98は、基準電圧発生回路7から受けた基準電圧VrefPに従い、昇圧電圧Vppを生成する。そして、昇圧電圧発生回路98は、図20に示す内部降圧電圧発生回路90において、NチャネルMOSトランジスタ92をNチャネルMOSトランジスタ98Aに代えたものである。NチャネルMOSトランジスタ98Aは、そのゲートに基準電圧発生回路7から基準電圧VrefPが与えられる。内部降圧電圧発生回路90と同様に、昇圧電圧発生回路98は、外部から受けたPOWERCUT信号に応じて、昇圧電圧Vppを出力または昇圧電圧Vppをフローティングする。その他については、内部降圧電圧発生回路90と同様であるので、詳細な説明は繰返さない。図22は、負電圧発生回路112の回路図である。図22を参照して、負電圧発生回路112は、図19のディテクタ回路99から出力されるHレベルまたはLレベルの負電圧検出信号VnegDetを受け、負電圧検出信号VnegDetがHレベルである期間だけポンプ動作を行ない、負電圧を生成する。そして、負電圧発生回路112は、クロック発生回路101と、インバータ102,103,105と、容量素子104,106と、PチャネルMOSトランジスタ107,108,109,110と、NチャネルMOSトランジスタ111とからなる。クロック発生回路101は、Hレベルの負電圧検出信号VnegDetを受けると、所定の周期をもつクロック信号CLKを生成して出力する。インバータ102および103は、直列に接続され、クロック発生回路101から出力されるクロック信号CLKを増幅して、容量素子104へ与える。インバータ105は、クロック発生回路101から出力されるクロック信号CLKを反転増幅し、容量素子106へ与える。容量素子104は、インバータ103とPチャネルMOSトランジスタ110との間に接続される。容量素子106は、インバータ105とPチャネルMOSトランジスタ109のゲートとの間に接続される。PチャネルMOSトランジスタ107および108は、いずれも容量素子106のゲートと接地電圧Gndとの間に接続される。PチャネルMOSトランジスタ107のゲートは、自己のドレインと接続され、PチャネルMOSトランジスタ108のゲートは、自己のドレインと接続される。PチャネルMOSトランジスタ110は、容量素子104と負電圧Vnegの出力ノードとの間に接続される。そして、PチャネルMOSトランジスタ110のゲートは、PチャネルMOSトランジスタ109のソースと接続される。NチャネルMOSトランジスタ111は、クロック発生回路の入力ノードと接地電圧Gndとの間に接続され、そのゲートにはPOWERCUT信号が与えられる。負電圧発生回路112において、容量素子104および106は、クロック信号CLKに応じて、交互にオンまたはオフを繰返し、接地電圧Gndへ電荷を引抜く。その結果、PチャネルMOSトランジスタ110から出力される電圧は負電圧となる。そして、ディテクタ回路99は、PチャネルMOSトランジスタから出力される負電圧Vnegが所定の値となるように、Hレベルの負電圧検出信号VnegDetを出力する期間を制御する。さらに、負電圧発生回路112は、スタンバイ回路9からPOWERCUT信号を受けると、負電圧検出信号VnegDetを強制的にLレベルにしてフローティングする。NチャネルMOSトランジスタ111は、LレベルのPOWERCUT信号を受けると、活性化されて導通状態となる。よって、クロック発生回路101には、Lレベルが与えられるため、クロック信号CLKが生成されない。したがって、LレベルのPOWERCUT信号が与えられると、負電圧Vnegは遮断されてフローティングとなる。一方、HレベルのPOWERCUT信号が与えられると、NチャネルMOSトランジスタ111は活性化しないので、クロック発生回路101はクロック信号CLKを生成し、負電圧Vnegが出力される。上述のように、負電圧発生回路112は、外部から受けたPOWERCUT信号に応じて、負電圧Vnegを出力または負電圧Vnegをフローティングする。中間電圧発生回路図23は、中間電圧発生回路8の回路図である。図23を参照して、中間電圧発生回路8は、ソースフォロワ型のプッシュプル回路であり、PチャネルMOSトランジスタ115,117,120,122,321,323と、NチャネルMOSトランジスタ116,118,119,121,320,322と、インバータ123,124とからなる。PチャネルMOSトランジスタ115と、NチャネルMOSトランジスタ116と、PチャネルMOSトランジスタ117と、NチャネルMOSトランジスタ118とは、インバータ124の出力と接地電圧Gndとの間に直列に接続される。ここでPチャネルMOSトランジスタ115およびNチャネルMOSトランジスタ118は、フィードバック抵抗素子として機能し、NチャネルMOSトランジスタ116およびPチャネルMOSトランジスタ117は、しきい値トランジスタとして機能する。ここで、PチャネルMOSトランジスタの場合、しきい値トランジスタは、ゲートとドレインが同電位である。インバータ123,124は、2段接続され、スタンバイ回路9から受けたPOWERCUT信号を内部降圧電圧VddTのレベルまで増幅して出力する。NチャネルMOSトランジスタ119およびPチャネルMOSトランジスタ120は、内部降圧電圧VddTと接地電圧Gndとの間に直列に接続され、接続点から中間電圧Vbl/Vcpが出力される。PチャネルMOSトランジスタ115およびNチャネルMOSトランジスタ118のゲートには、中間電圧Vbl/Vcpが与えられる。NチャネルMOSトランジスタ116のゲートは、PチャネルMOSトランジスタ115のドレインと接続され、かつ、NチャネルMOSトランジスタ119のゲートと接続される。PチャネルMOSトランジスタ117のゲートは、NチャネルMOSトランジスタ118のソースと接続され、かつ、PチャネルMOSトランジスタ120のゲートと接続される。NチャネルMOSトランジスタ320およびPチャネルMOSトランジスタ321は、PチャネルMOSトランジスタ115とNチャネルMOSトランジスタ116との接続点と、NチャネルMOSトランジスタ119のゲートとの間に並列に介挿され、トランスファゲートを構成する。NチャネルMOSトランジスタ322およびPチャネルMOSトランジスタ323は、PチャネルMOSトランジスタ117とNチャネルMOSトランジスタ118との接続点と、PチャネルMOSトランジスタ120のゲートとの間に並列に介挿され、トランスファゲートを構成する。NチャネルMOSトランジスタ121は、NチャネルMOSトランジスタ119のゲートと接地電圧Gndとの間に接続され、PチャネルMOSトランジスタ121は、PチャネルMOSトランジスタ120と内部降圧電圧VddTとの間に接続される。NチャネルMOSトランジスタ121,320,322は、インバータ123を介して、スタンバイ回路9から出力されるPOWERCUT信号が与えられ、PチャネルMOSトランジスタ122,321,323のゲートには、インバータ123を介して、POWERCUT信号の反転信号が与えられる。中間電圧発生回路8において、内部降圧電圧VddTと接地電圧Gndとの間に接続された、NチャネルMOSトランジスタ119とPチャネルMOSトランジスタ120との接続ノードから、内部降圧電圧VddTの1/2の中間電圧Vbl/Vcpが出力される。そして、PチャネルMOSトランジスタ115およびNチャネルMOSトランジスタ118は、出力される中間電圧Vbl/Vcpをゲートに受け、内部降圧電圧VddTから接地電圧Gndに向けて貫通電流を生じる。さらに、中間電圧発生回路8は、スタンバイ回路9からPOWERCUT信号を受けると、中間電圧Vbl/Vcpを遮断してフローティングにする。インバータ123,124は、LレベルのPOWERCUT信号を受けると、Lレベル接地電圧Gndを出力するので、貫通電流は流れなくなる。そして、NチャネルMOSトランジスタ320,322は、インバータ123,124を介してHレベルの信号を受けて非導通状態となる。また、PチャネルMOSトランジスタ321,323は、インバータ123を介してHレベルの信号を受けて非導通状態となる。したがって、LレベルのPOWERCUT信号が与えられると、中間電圧Vbl/Vcpは遮断されてフローティングとなる。さらに、NチャネルMOSトランジスタ121およびPチャネルMOSトランジスタ122が活性化し、PチャネルMOSトランジスタ119のゲートに接地電圧Gndを与え、NチャネルMOSトランジスタ122のゲートへ内部降圧電圧VddTを与える。一方、HレベルのPOWERCUT信号が与えられると、NチャネルMOSトランジスタ320,322およびPチャネルMOSトランジスタ321,323は、活性化されて導通状態となるので、中間電圧発生回路8は、中間電圧Vbl/Vcpを出力する。上述のように、中間電圧発生回路8は、外部から受けたPOWERCUT信号に応じて、中間電圧Vbl/Vcpを出力または中間電圧Vbl/Vcpをフローティングする。基準電圧発生回路図15に示すように、ディープスタンバイモード1では、基準電圧発生回路7は、基準電圧VrefPおよびVrefSを内部降圧電圧VddTに代え、基準電圧VrefNをフローティングにする。また、ディープスタンバイモード2では、基準電圧発生回路7は、基準電圧VrefP,VrefSおよびVrefNをいずれもフローティングにする。図24は、電源スタンバイモジュール11の要部を示す図である。図24を参照して、基準電圧発生回路7は、定電流回路6から定電流を受け、その定電流に基づいて基準電圧VrefPおよびVrefSを生成する。定電流回路6は、PチャネルMOSトランジスタ123,125,126と、NチャネルMOSトランジスタ124,127,128と、抵抗129と、インバータ135とからなる。PチャネルMOSトランジスタ125とNチャネルMOSトランジスタ127とは、外部電源電圧VddHと接地電圧Gndとの間に直列に接続される。また、抵抗129と、PチャネルMOSトランジスタ126と、NチャネルMOSトランジスタ128とは、外部電源電圧VddHと接地電圧Gndとの間に直列に接続される。PチャネルMOSトランジスタ125および126のゲートは、PチャネルMOSトランジスタ125のドレインと共通に接続され、さらに、その接続点から定電流ICONSTが出力される。NチャネルMOSトランジスタ127および128のゲートは互いに接続され、かつ、NチャネルMOSトランジスタ128のドレインと共通に接続される。さらに、その接続点からバイアス電圧BIASLが出力される。定電流回路6は、カレントミラー回路を形成し、外部電源電圧VddHと抵抗129とに応じて生じる定電流ICONSTを出力する。インバータ135は、POWERCUT信号を受け、そのレベルを反転したZPOWERCUT信号を出力する。PチャネルMOSトランジスタ133は、ドレインが定電流ICONSTと接続され、そのゲートにはPOWERCUT信号が与えられる。また、NチャネルMOSトランジスタ143は、ドレインがバイアス電圧BIASLと接続され、そのゲートにはZPOWERCUT信号が与えられる。POWERCUT信号がLレベルであれば、PチャネルMOSトランジスタ133のゲートには、Lレベルが与えられ、NチャネルMOSトランジスタ143のゲートには、Hレベルが与えられる。そのため、PチャネルMOSトランジスタ133およびNチャネルMOSトランジスタ143は、それぞれ活性化されて導通状態となる。よって、PチャネルMOSトランジスタ132および142のソース-ゲート間の電圧は、それぞれほぼゼロとなるため、PチャネルMOSトランジスタ132および142は活性化されず非導通状態となる。したがって、LレベルのPOWERCUT信号が与えられると、基準電圧VrefSおよびVrefPは遮断されてフローティングとなる。一方、POWERCUT信号がHレベルであれば、PチャネルMOSトランジスタ133のゲートには、Hレベルが与えられ、NチャネルMOSトランジスタ143のゲートには、Lレベルが与えられる。そのため、PチャネルMOSトランジスタ133およびNチャネルMOSトランジスタ143は、いずれも活性化しないので、PチャネルMOSトランジスタ132および142は、それぞれ基準電圧VrefSおよびVrefPを出力する。基準電圧発生回路7は、定電流回路6から定電流ICONSTを受け、基準電圧VrefSおよびVrefPを生成する。そして、基準電圧発生回路7は、PチャネルMOSトランジスタ130,131,132,134,140,141,142,144からなる。PチャネルMOSトランジスタ130,131,132は、外部電源電圧VddHと接地電圧Gndとの間に直列に接続される。そして、PチャネルMOSトランジスタ130および131のゲートは、接地電圧Gndと接続され、PチャネルMOSトランジスタ132のゲートには、定電流回路6から出力される定電流ICONSTが与えられる。そして、PチャネルMOSトランジスタ132が定電流ICONSTに応じた貫通電流を生成し、PチャネルMOSトランジスタ132とPチャネルMOSトランジスタ130との接続点から、PチャネルMOSトランジスタ130および131により生じる電圧が基準電圧VrefSとして出力される。同様に、PチャネルMOSトランジスタ140,141,142は、外部電源電圧VddHと接地電圧Gndとの間に直列に接続される。そして、PチャネルMOSトランジスタ140および141のゲートは、接地電圧Gndと接続され、PチャネルMOSトランジスタ142のゲートには、定電流回路6から出力される定電流ICONSTが与えられる。そして、PチャネルMOSトランジスタ142が定電流ICONSTに応じた貫通電流を生成し、PチャネルMOSトランジスタ132とPチャネルMOSトランジスタ140との接続点から、PチャネルMOSトランジスタ140および141により生じる電圧が基準電圧VrefPとして出力される。さらに、基準電圧発生回路7は、スタンバイ回路9からPOWERCUT信号を受けると、基準電圧VrefSおよびVrefPを遮断してフローティングとし、さらに、スタンバイ回路9からCONNECT信号を受けると、基準電圧VrefSおよびVrefPに代えて、内部降圧電圧VddTを出力する。また、PチャネルMOSトランジスタ134および144は、内部降圧電圧VddTと、それぞれ基準電圧VrefSおよびVrefPの出力ノードとの間に接続され、そのゲートにはCONNECT信号が与えられる。PチャネルMOSトランジスタ134および144は、LレベルのCONNECT信号を受けると、それぞれ活性化されて導通状態となる。よって、基準電圧VrefSおよびVrefPの出力ノードには、内部降圧電圧VddTが与えられる。一方、HレベルのCONNECT信号が与えられると、PチャネルMOSトランジスタ134および144は活性化しないので、基準電圧VrefSおよびVrefPの出力ノードに内部降圧電圧VddTが与えられることはない。図25は、基準電圧発生回路7に含まれる基準電圧VrefN発生回路の概略構成図である。図25を参照して、基準電圧VrefN発生回路は、PチャネルMOSトランジスタ146,147,148と、NチャネルMOSトランジスタ149と、インバータ145とからなる。PチャネルMOSトランジスタ148,146,147と、NチャネルMOSトランジスタ149とは、内部降圧電圧VddTと接地電圧Gndとの間に直列に接続される。そして、PチャネルMOSトランジスタ146および147のゲートは、それぞれのドレインと接続される。さらに、PチャネルMOSトランジスタ146とPチャネルMOSトランジスタ147との接続点から基準電圧VrefNが出力される。PチャネルMOSトランジスタ148のゲートには、インバータ145を介してPOWERCUT信号の反転信号が与えられ、NチャネルMOSトランジスタ149のゲートには、2つのインバータ145を介してPOWERCUT信号が与えられる。そして、スタンバイ回路9からLレベルのPOWERCUT信号を受けると、PチャネルMOSトランジスタは活性化されず非導通状態となる。また、NチャネルMOSトランジスタ149は、2つのインバータ145を介してHレベルの信号を受けるので、活性化されず非導通状態となる。したがって、出力される基準電圧VrefNは遮断されてフローティングとなる。一方、HレベルのPOWERCUT信号が与えられると、PチャネルMOSトランジスタ148およびNチャネルMOSトランジスタ149は、活性化されて導通状態となる。したがって、内部降圧電圧VddTと接地電圧Gndとの中間電圧が基準電圧VrefNとして出力される。上述のように、基準電圧VrefN発生回路は、外部から受けたPOWERCUT信号に応じて、基準電圧VrefNを出力または基準電圧VrefNをフローティングする。上述のように、スタンバイ回路9は、CONNECT信号およびPOWERCUT信号を与えることで、ディープスタンバイモード1および2を実現する。この発明の実施の形態5によれば、内部電源発生回路から負荷への内部電源の供給を停止することで内部電源発生回路における消費電力を抑制し、かつ、内部電源に代えて外部電源をプリチャージすることで復帰時間を短縮したディープスタンバイモード1を有する。よって、頻繁にディープスタンバイモード1へ移行しても、全体の処理速度への影響を最小限とすることができるため、低消費電力化および処理速度の維持を同時に実現できる。また、この発明の実施の形態5によれば、負荷への内部電源の供給を停止するディープスタンバイモード2を有するため、回路全体における消費電力を内部電源発生回路のオフリーク電流だけに局限化でき、大幅な低消費電力化を実現できる。[実施の形態6]実施の形態1~3においては、メモリマクロに外部電源電圧で駆動する部位と、内部電源で駆動する部位とが含まれる構成について説明し、実施の形態5においては、ディープスタンバイ機能を有する構成について説明した。これらの構成は、それぞれ独立にその効果を発揮するが、同時に実現することもできる。そこで、実施の形態6においては、実施の形態1~3のいずれかの構成において、実施の形態5におけるディープスタンバイ機能を付加した場合について説明する。実施の形態1~3においては、図6に示すようなレベル変換器21を配置し、電源電圧の異なる部位間における制御信号のやり取りを実現する。ここで、実施の形態5におけるディープスタンバイ機能を付加すると、内部降圧電圧VddTは、ディープスタンバイモード2においてフローティングにされる。ここで、ディープスタンバイモード2からスタンバイモードに復帰する際に、内部降圧電圧VddTが規定の電圧値に上昇する過程において、レベル変換器21が誤ってHレベルをレベル変換器21の出力として出力するおそれがある。そこで、レベル変換器21の誤出力を抑制するレベル変換回路が望ましい。図26は、実施の形態6に従うレベル変換回路150の回路構成図である。図26を参照して、レベル変換回路150は、図6に示すレベル変換器21において、NチャネルMOSトランジスタ151を追加したものである。NチャネルMOSトランジスタ151は、NチャネルMOSトランジスタ46と並列に接続され、そのゲートには、スタンバイ回路9図示しないからRESET信号が与えられる。そして、スタンバイ回路9は、ディープスタンバイモード2からスタンバイモードへの復帰時において、HレベルのRESET信号を与える。すると、NチャネルMOSトランジスタ151は、ゲートにHレベルのRESET信号を受けて活性化し、導通状態となる。NチャネルMOSトランジスタ151が導通状態となるので、インバータ50には接地電圧GndLレベルが与えられ、データパス14にはLレベルの活性化信号が強制的に出力される。その他については、図6に示すレベル変換器21と同様であるので、詳細な説明は繰返さない。以上のように、ディープスタンバイモード2からスタンバイモードへの復帰時において、レベル変換回路150によるHレベルの活性化信号の誤出力を回避できる。この発明の実施の形態6によれば、実施の形態1~3におけるメモリマクロの安定動作および消費電力の抑制に加えて、実施の形態5におけるディープスタンバイモードによる低消費電力化を図ることができる。よって、より低消費電力の半導体装置を実現できる。[実施の形態7]実施の形態5においては、2つのディープスタンバイモードに移行する構成について説明した。一方、実施の形態7においては、ディープスタンバイモードからより高速に復帰する構成について説明する。図27は、実施の形態7に従う基準電圧発生回路330の要部を示す図である。図27を参照して、基準電圧発生回路330は、VrefSバッファ回路340と、VrefPバッファ回路350とを含む。VrefSバッファ回路340およびVrefPバッファ回路350は、駆動能力を増幅させ、それぞれ生成された基準電圧VrefSおよびVrefPを電源アクティブモジュールへ出力する。そして、VrefSバッファ回路340およびVrefPバッファ回路350は、それぞれスタンバイ回路9図示しないから復帰信号Recoverを受けて増幅ゲインを高め、ディープスタンバイモード1および2からスタンバイモードまたはアクティブモードへの復帰時間を短縮する。なお、スタンバイ回路9は、ディープスタンバイモードからスタンバイモードまたはアクティブモードへ復帰する所定の期間だけ、復帰信号RecoverをHレベルにする。VrefSバッファ回路340は、バッファ回路346と、NチャネルMOSトランジスタ341,342,343,344と、インバータ345とからなる。NチャネルMOSトランジスタ341,342は、接地電圧Gndとバッファ回路346との間に直列に接続される。同様に、NチャネルMOSトランジスタ343,344は、接地電圧Gndとバッファ回路346との間に直列に接続される。そして、NチャネルMOSトランジスタ341および343のゲートには、バイアス電圧BIASLが与えられる。また、NチャネルMOSトランジスタ342のゲートには、インバータ345で反転された復帰信号Recoverが与えられ、NチャネルMOSトランジスタ344のゲートには、復帰信号Recoverが与えられる。NチャネルMOSトランジスタ341および343のサイズチャネル長さLとチャネル幅Wとの比、W/Lを適宜選定することで、ゲートに同一のバイアス電圧BIASLが与えられた場合に生じる貫通電流を調整する。実施の形態7においては、NチャネルMOSトランジスタ343のサイズをNチャネルMOSトランジスタ341に比較して大きくする。そのため、NチャネルMOSトランジスタ343から供給される貫通電流は、NチャネルMOSトランジスタ341から供給される貫通電流に比較して大きい。バッファ回路346は、NチャネルMOSトランジスタ341,342またはNチャネルMOSトランジスタ343,344を介して、外部電源電圧VddHから貫通電流を供給される。そして、バッファ回路346は、その供給される貫通電流に応じた駆動能力で基準電圧VrefSを増幅して出力する。以下、VrefSバッファ回路340の動作について説明する。ディープスタンバイモード、スタンバイモードおよびアクティブモードのいずれかのモードにおいて、スタンバイ回路は、復帰信号RecoverをLレベルに維持する。すると、NチャネルMOSトランジスタ342のゲートには、インバータ345を介してHレベルの信号が与えられるので、活性化して導通状態となる。そのため、バッファ回路346は、NチャネルMOSトランジスタ341から供給される貫通電流で駆動する。一方、ディープスタンバイモードからスタンバイモードまたはアクティブモードへ復帰する所定の期間において、スタンバイ回路9は、復帰信号RecoverをLレベルにする。すると、PチャネルMOSトランジスタ344のゲートには、Hレベルの信号が与えられて導通状態となる。そのため、NチャネルMOSトランジスタ343から貫通電流がバッファ回路346へ供給される。上述したように、NチャネルMOSトランジスタ341から供給される貫通電流は、NチャネルMOSトランジスタ343から供給される貫通電流より大きいので、バッファ回路346はより多くの駆動電流を得て、駆動能力を増大させる。そのため、基準電圧発生回路330は、基準電圧VrefSをより短時間で立ち上げることができる。なお、ディープスタンバイモード1においては、基準電圧VrefSは、内部降圧電圧VddT1.5Vにプリチャージされるが、内部降圧電圧VddTは、温度により大きく変化する1.4~1.7Vため、バッファ回路346の駆動能力を増大させる必要がある。一方、VrefPバッファ回路350は、バッファ回路356と、NチャネルMOSトランジスタ351,352,353,354と、インバータ355とからなる。なお、VrefPバッファ回路350の動作については、VrefSバッファ回路340と同様であるので、詳細な説明は繰返さない。この発明の実施の形態7によれば、実施の形態5または6におけるディープスタンバイ機能を有する構成において、より短時間にスタンバイモードまたはアクティブモードへ復帰することのできる半導体装置を実現できる。[実施の形態8]実施の形態5においては、通常のスタンバイモードに加えて、ディープスタンバイモード1および2を有する場合について説明した。一方、実施の形態8においては、図15に示すスタンバイモードにおいて、より消費電力を抑制する構成について説明する。図28は、実施の形態8に従う半導体装置の要部を示す図である。図28を参照して、実施の形態8に従う半導体装置は、電源スタンバイモジュール155と、電源アクティブモジュール158.1,158.2,158.3,,158.Nと、メモリマクロ4.1,4.2,4.3,,4.Nとを含む。従来は、スタンバイ電流低減とアクティブ時のディテクタの高速応答とを両立させるために、アクティブ/スタンバイ切替え型ディテクタを用いて、貫通電流を変えていたが、電源アクティブモジュール158.1,158.2,158.3,,158.Nは、それぞれスタンバイモードにおいても同量の貫通電流を消費する。そのため、図28に示すように、多数のメモリマクロ4.1,4.2,4.3,,4.Nを含む場合には、スタンバイモードにおける消費電流は、電源アクティブモジュールの数に比例して増加する。そのため、実施の形態8においては、特に変換効率の低い負電圧Vnegの発生回路について、低消費電力化を図る。そこで、ディテクタ制御回路156は、電源アクティブモジュール158.1に対して通常のスタンバイ電流を流し、安定した負電圧Vnegを供給させるとともに、他の電源アクティブモジュールに対しては、スタンバイ電流を抑制し、負電圧Vnegの供給を中断することで、全体的な消費電力の抑制を実現する。電源アクティブモジュール158.1,158.2,158.3,,158.Nから供給される負電圧Vnegの電源ラインは共通に接続されており、電源アクティブモジュール158.1は、すべてのメモリマクロ4.1,4.2,4.3,,4.Nへ負電圧Vnegを供給できる。電源スタンバイモジュール155は、電源アクティブモジュール158.1,158.2,158.3,,158.Nのそれぞれへ基準電圧VrefNおよびディテクタ制御信号DetCnt1およびDetCnt1の反転信号であるDetCnt2を出力する。そして、電源スタンバイモジュール155は、基準電圧発生回路7と、ディテクタ制御回路156と、インバータ157とを含む。基準電圧発生回路7は、基準電圧VrefNを生成し、電源アクティブモジュール158.1,158.2,158.3,,158.Nのそれぞれへ出力する。これ以外については、上述したのと同様であるので詳細な説明は繰返さない。ディテクタ制御回路156は、アクティブおよびスタンバイに関係なく定常的にLレベルのディテクタ制御信号DetCnt1を電源アクティブモジュール158.1へ出力する。インバータ157は、ディテクタ制御回路156から出力されるディテクタ制御信号DetCnt1を受けて、そのレベルを反転したHレベルのディテクタ制御信号DetCnt2を電源アクティブモジュール158.2,158.3,,158.Nのそれぞれへ出力する。電源アクティブモジュール158.1,158.2,158.3,,158.Nは、それぞれメモリマクロ4.1,4.2,4.3,,4.Nと対応付けて配置され、基準電圧VrefNに従い負電圧Vnegを生成して出力する。メモリマクロ4.1,4.2,4.3,,4.Nは、3OR回路と、フリップフロップ回路FFを含む。そして、メモリマクロ4.1,4.2,4.3,,4.Nは、アクティブ状態になると、メモリマクロ4.1,4.2,4.3,,4.Nの各々へ入力されるコマンドリードREAD、ライトWRITE、リフレッシュREFRESHの論理和をとった信号をクロック信号CLKでフリップフロップ回路FFに取り込み、HレベルのACTをそれぞれ電源モジュール158.1,158.2,,158.Nへ入力する。一方、メモリマクロ4.1,4.2,4.3,,4.Nは、スタンバイ状態になると、LレベルのACT信号をそれぞれ電源モジュール158.1,158.2,,158.Nへ入力する。図29は、電源アクティブモジュール158.1の回路構成図である。図30は、電源アクティブモジュール158.2の回路構成図である。図29を参照して、電源アクティブモジュール158.1は、ディテクタ回路159.1と、Vnegポンプ回路100とからなる。ディテクタ回路159.1は、基準電圧VrefNに基づいて、Vnegポンプ回路100から出力される負電圧Vnegを比較し、その比較結果を負電圧検出信号VnegDetとしてVnegポンプ回路100へ出力する。そして、ディテクタ回路159.1は、PチャネルMOSトランジスタ160,163,164,165,166,171,172,176,177と、NチャネルMOSトランジスタ161,162,179,370,371と、インバータ168,173,174,175,178,373,376と、ディテクタ167と、OR回路170,372,375と、AND回路374とからなる。PチャネルMOSトランジスタ160と、NチャネルMOSトランジスタ161と、NチャネルMOSトランジスタ162とは、昇圧電圧Vppと負電圧Vnegとの間に直列に接続される。そして、PチャネルMOSトランジスタ160のゲートには、ディテクタ制御回路156からのディテクタ制御信号DetCnt1を受けるOR回路170の出力が与えられる。また、NチャネルMOSトランジスタ161および162のゲートは、それぞれ自己のドレインと接続される。さらに、NチャネルMOSトランジスタ161とNチャネルMOSトランジスタ162との接続点から、昇圧電圧Vppと負電圧Vnegとの中間電圧である負電圧分割信号VnegDiv1が出力される。PチャネルMOSトランジスタ163,164は、外部電源電圧VddHとディテクタ167との間に直列に接続される。同様に、PチャネルMOSトランジスタ165,166は、外部電源電圧VddHとディテクタ167との間に直列に接続される。同様に、PチャネルMOSトランジスタ171,172は、外部電源電圧VddHとディテクタ回路167との間に直列に接続される。そして、PチャネルMOSトランジスタ163および165のゲートには、定電流ICONSTが与えられる。また、PチャネルMOSトランジスタ164のゲートには、インバータ168で反転されたディテクタ制御信号が与えられ、PチャネルMOSトランジスタ166のゲートには、ディテクタ制御信号DetCnt1が与えられる。また、PチャネルMOSトランジスタ171のゲートには、基準電圧VrefNが与えられ、PチャネルMOSトランジスタ172のゲートには、インバータ173で反転された信号ZACTHが与えられる。さらに、PチャネルMOSトランジスタ163および165のサイズチャネル長さLとチャネル幅Wとの比、W/Lを適宜選定することで、ゲートに同一の定電流ICONSTが与えられた場合に生じる貫通電流を調整する。実施の形態8においては、一例として、PチャネルMOSトランジスタ163のサイズをPチャネルMOSトランジスタ165のサイズの1/8とする。PチャネルMOSトランジスタ171のサイズは、PチャネルMOSトランジスタ165のサイズよりも十分大きくすることで、アクティブ時の応答性を上げる。ディテクタ167は、PチャネルMOSトランジスタ163,164またはPチャネルMOSトランジスタ165,166またはPチャネルMOSトランジスタ171,172を介して、外部電源電圧VddHから貫通電流を供給される。そして、ディテクタ167は、基準電圧VrefNと負電圧分割信号VnegDiv1またはVnegDiv2とを比較し、その比較結果に応じて、負電圧検出信号VnegDet1をHレベルまたはLレベルに切換える。Vnegポンプ回路100は、ディテクタ回路159.1から出力される負電圧検出信号VnegDetに応じてポンプ動作を行ない、負電圧Vnegを生成する。その他については、上述したので詳細な説明は繰返さない。以下、ディテクタ回路159.1の動作について説明する。ディテクタ制御回路156は、ディテクタ制御信号DetCnt1をLレベルに固定しているので、アクティブおよびスタンバイのいずれにおいても、PチャネルMOSトランジスタ160のゲートには、Lレベルの信号が与えられ続けるので導通状態を維持する。スタンバイ時はNチャネルMOSトランジスタ176が導通するため、負電圧分割信号VnegDiv1がディテクタ167へ出力される。また、PチャネルMOSトランジスタ164には、インバータ168を介してHレベルの信号が与えられ、PチャネルMOSトランジスタ166には、Lレベルの信号が与えられるので、PチャネルMOSトランジスタ166は活性化して導通状態を維持する。したがって、スタンバイ時のディテクタ167には、PチャネルMOSトランジスタ165から貫通電流i2が供給される。また、アクティブ時には、PチャネルMOSトランジスタ179のゲートにはLレベルの信号が与えられ続けるので、導通状態を維持する。さらに、NチャネルMOSトランジスタ177が導通するため、負電圧分割信号VnegDiv2がディテクタ167へ出力される。そして、PチャネルMOSトランジスタ172のゲートがLレベルなので、PチャネルMOSトランジスタ172は活性化して導通状態を維持する。したがって、ディテクタ167には、貫通電流i2およびi4の両方が供給される。図30を参照して、電源アクティブモジュール158.2は、図29に示す電源アクティブモジュール158.1と等価である。以下、ディテクタ回路159.2の動作について説明する。ディテクタ制御回路156は、ディテクタ制御信号DetCnt2をHレベルに固定しているので、スタンバイ時において、PチャネルMOSトランジスタ160のゲートには、Hレベルの信号が与えられて非導通状態となる。そのため、PチャネルMOSトランジスタ160を貫通する電流は遮断され、負電圧分割信号VnegDiv1は出力されない。また、PチャネルMOSトランジスタ164には、インバータ168を介してLレベルの信号が与えられ、PチャネルMOSトランジスタ166には、Hレベルの信号が与えられるので、PチャネルMOSトランジスタ164が活性化して導通状態となる。したがって、ディテクタ167には、PチャネルMOSトランジスタ163から貫通電流i1が供給される。そして、スタンバイモードからアクティブモードへ復帰すると、ACTHをHレベルにする。すると、PチャネルMOSトランジスタ179のゲートには、Lレベルの信号が与えられ、PチャネルMOSトランジスタ179は活性化し導通状態となる。そのため、負電圧分割信号VnegDiv2がディテクタ167へ出力される。また、PチャネルMOSトランジスタ164には、インバータ168を介してLレベルの信号が与えられ、PチャネルMOSトランジスタ172には、Lレベルの信号が与えられるので、PチャネルMOSトランジスタ164および172は活性化して導通状態となる。したがって、ディテクタ167には、PチャネルMOSトランジスタ163および171から貫通電流i1およびi4が供給される。電源アクティブモジュール158.3,,158.Nについても、電源アクティブモジュール158.2と同様であるので、詳細な説明は繰返さない。ここで、PチャネルMOSトランジスタ163とPチャネルMOSトランジスタ165とのサイズ比は1/8であるので、貫通電流i1は、貫通電流i2の1/8となる。各モードにおける貫通電流の発生および遮断の状態を表1に示す。上述のように、電源アクティブモジュール158.2,158.3,,158.Nでは、ディテクタ167に供給する電流を抑制することで、消費電力を抑制する一方、貫通電流を完全に遮断しないので、スタンバイモードからアクティブモードへの復帰の際の立ち上がりを高速化できる。すなわち、貫通電流を完全に遮断した場合において、ディテクタ167の立ち上がり時間は、約15nsecとなり、高速な立ち上がりを実現できないが、ディテクタ167に微小の貫通電流を供給することで、十分に高速な立ち上がりを実現できる。スタンバイモードにおいては、ディテクタ167は、負電圧分割信号VnegDiv1およびVnegDiv2を受けることができないため、正常な負電圧検出信号VnegDet1を出力できない。そのため、Vnegポンプ回路100のポンプ動作が正常に行なわれず、出力される負電圧Vnegが規定値に比較して大きく変動するおそれがある。そこで、スタンバイモードにおいては、AND回路374、OR回路375およびインバータ376を追加することで、ディテクタ167から出力される負電圧検出信号VnegDet2を強制的にLレベルとし、Vnegポンプ回路100のポンプ動作を停止する。インバータ186のゲートには、ディテクタ制御信号DetCnt2が与えられる。そして、スタンバイモードへ移行すると、ACTHをLレベルにする。すると、OR回路375の出力がLレベルになるので、負電圧検出信号VnegDet1の出力にかかわらず、AND回路374の出力である負電圧検出信号VnegDet2は、Lレベルとなり、Vnegポンプ回路100はポンプ動作を停止する。実施の形態8においては、スタンバイモードにおける電源アクティブモジュール158.1の消費電力は、図29の一例を示す数値として、負電圧分割信号VnegDivを生成するための消費される0.6μAと、ディテクタ167へ供給される0.8μAとの合計である、1.4μAとなる。一方、スタンバイモードにおける電源アクティブモジュール158.2の消費電力は、図30に示すように、ディテクタ167へ供給される0.1μAとの合計である、0.1μAとなる。たとえば、5つの電源アクティブモジュールを含む半導体装置において、従来の場合には、1.4μA×5=7.0μAであったのに対して、本発明の場合には、1.4μA0.1μA×4=1.8μAとなり、消費電流を大幅に抑制できる。なお、上述の説明では、1つのディテクタ回路に対して通常のスタンバイ状態における電流を供給し、それ以外のディテクタ回路に対して、供給電流を抑制する構成を例示したが、2以上のディテクタ回路に対して通常のスタンバイ状態における電流を供給する構成としてもよい。すなわち、ディテクタ回路の負電圧供給能力およびメモリマクロの消費電力などに応じて、供給電流を抑制するディテクタ回路の数を決定すればよい。この発明の実施の形態8によれば、スタンバイモードにおいて、出力側を共通に接続される複数のディテクタ回路のうち、所定数のディテクタ回路にのみスタンバイ状態における電流を供給し、その他のディテクタ回路に対する供給電流を抑制する。そのため、スタンバイモードにおける消費電力を抑制する半導体装置を実現できる。[実施の形態9]実施の形態9においては、内部電源の温度依存性を改善する構成について説明する。図2に示される内部電源発生回路10は、プロセス変動、温度変化、外部電源電圧変動およびノイズの混入といったさまざまな外乱に対して、安定した内部電源を生成するように構成される。しかしながら、プロセスの微細化に伴い、供給電源電圧が低電圧化されているため、トランジスタのしきい値変動による影響が大きくなっている。さらに、温度保証範囲のワイドレンジ化-40~125°Cに伴い、トランジスタのしきい値変動の影響が顕著となっている。そこで、内部電源に対して、温度の低下に伴い内部電源電圧が上昇する、いわゆる負の温度特性をもたせることで、トランジスタのしきい値が増加する低温状態において、より安定した動作を実現する。また、図5に示すように、センスアンプ部15を構成するNチャネルMOSトランジスタ36.1および36.2は、ビット線対BL,ZBLに中間電圧Vblを与えてイコライズする。NチャネルMOSトランジスタ36.1のソースは、内部降圧電圧VddTが与えられるビット線対BLと接続され、昇圧電圧Vppが与えられるビットイコライザ線BLEQがそのゲートと接続される。そのため、NチャネルMOSトランジスタ36.1のゲート-ソース間電圧Vgsは、昇圧電圧Vppと内部降圧電圧VddTとの電位差ΔVとなる。ここで、電位差ΔVがプロセス変動や温度変化などにより、小さくなると、NチャネルMOSトランジスタ36.1が十分に導通できず、ビット線対BL,ZBLのイコライズ不足が生じる。一方、電位差ΔVが大きくなると、PチャネルMOSトランジスタ35.2におけるゲート-ドレイン間の電圧に起因するリーク電流GIDL:GateInducedDrainLeakageが増加し、メモリアレイ16のリフレッシュ特性が悪化する。すなわち、昇圧電圧Vppと内部降圧電圧VddTとの電位差ΔVが変動すると、動作が不安定となり、消費電力も増大する。そこで、昇圧電圧Vppと内部降圧電圧VddTとの電位差ΔVを一定とすることで、安定動作化および低消費電力化を実現する。図31は、実施の形態9に従う電源スタンバイモジュールの要部を示す図である。図31を参照して、実施の形態9に従う電源スタンバイモジュールは、定電流回路6と、基準電圧発生回路180とからなる。定電流回路6は、図24に示す定電流回路6と同様であるので、詳細な説明は繰返さない。基準電圧発生回路180は、定電流回路6から定電流ICONSTを受け、基準電圧VrefSおよびVrefPを生成する。そして、基準電圧発生回路180は、PチャネルMOSトランジスタ181,182,183,184,186,187,188,189,190,191からなる。なお、基準電圧発生回路180は、それぞれ独立に基準電圧VrefSおよびVrefPを生成する。これは、それぞれの回路を独立にトリミングすることで、電圧チューニングの自由度を向上させ、かつ、回路全体の安定性を向上させるためである。PチャネルMOSトランジスタ181,182,183,184は、外部電源電圧VddHと接地電圧Gndとの間に直列に接続される。そして、PチャネルMOSトランジスタ181のゲートには、定電流回路6から出力される定電流ICONSTが与えられ、PチャネルMOSトランジスタ182のゲートG1は、接地電圧Gndと接続され、PチャネルMOSトランジスタ183のゲートG2は、自己のドレインD2と接続され、PチャネルMOSトランジスタ184ゲートG3は、接地電圧Gndすなわち自己のドレインD3と接続される。そして、PチャネルMOSトランジスタ181のサイズチャネル長さLとチャネル幅Wとの比、W/Lに応じた貫通電流iが生じ、PチャネルMOSトランジスタ181とPチャネルMOSトランジスタ182との接続点から、PチャネルMOSトランジスタ182、183および184に生じる電圧が基準電圧VrefSとして出力される。PチャネルMOSトランジスタ182は、ソースS1とドレインD1との間に一定の抵抗値を生じて、チャネル抵抗として機能する。一方、PチャネルMOSトランジスタ183および184は、それぞれソースS2とドレインD2との間およびソースS3とドレインD3との間に一定の電圧降下を生じて、しきい値トランジスタとして機能する。なお、一例として、PチャネルMOSトランジスタ182は、チャネル幅W=6μm、チャネル長さL=4μmをもつトランジスタが複数たとえば、16個直列に接続されて構成され、PチャネルMOSトランジスタ184は、それぞれチャネル幅W=10μm、チャネル長さL=0.4μmをもつ。なお、PチャネルMOSトランジスタの場合、チャネル抵抗トランジスタは、ゲートが接地電圧Gnd、ソースおよびドレインの電圧が電源電圧と接地電圧Gndとの間の電圧となる。また、しきい値トランジスタは、ゲートとドレインが同電位である。PチャネルMOSトランジスタ182のチャネル抵抗をRcとし、PチャネルMOSトランジスタ183および184のしきい値をVthとすると、基準電圧VrefS=Rc×iVthとなる。なお、実施の形態9においては、PチャネルMOSトランジスタ182が第1のトランジスタを構成し、PチャネルMOSトランジスタ183および184が、第2のトランジスタを構成する。図32は、ゲートソース間電圧Vgsとドレイン電流Idsとの関係を説明する図である。図32を参照して、破線は、低温での特性を示し、実線は、高温での特性を示す。チャネル抵抗の領域を見ると、温度の上昇により、ドレイン電流Idsが減少している。このため、PチャネルMOSトランジスタ182のチャネル抵抗値は、温度上昇に伴い増加し、PチャネルMOSトランジスタ182で生じる電位差は、温度上昇に伴い増加する。一方、しきい値の領域を見ると、温度の上昇によりドレイン電流Idsが増加する。このため、PチャネルMOSトランジスタ183および184のしきい値は、温度低下に伴い増加し、PチャネルMOSトランジスタ183および184で生じる電位差は温度低下に伴い増加する。したがって、PチャネルMOSトランジスタ182における正の温度特性と、PチャネルMOSトランジスタ183および184の負の温度特性とが互いに相殺されるポイントにおいて、基準電圧VrefSは、温度変化によらず一定となる。図33は、チャネル抵抗およびしきい値と温度特性との関係を説明する図である。図33を参照して、チャネル抵抗成分が優勢になれば、正の温度特性が生じ、しきい値成分が優勢になれば、負の温度特性が生じる。そこで、従来の基準電圧発生回路では、PチャネルMOSトランジスタ182におけるチャネル抵抗値の増加による正の温度特性と、PチャネルMOSトランジスタ184のしきい値の増加による負の温度特性とが互いに相殺されるように、PチャネルMOSトランジスタ182および184のサイズなどを設計していた。再度、図31を参照して、実施の形態9においては、しきい値トランジスタとして、PチャネルMOSトランジスタ183を配置することで、しきい値の増加による負の温度特性を優勢にする。すなわち、基準電圧発生回路7は、負の温度特性をもつ基準電圧VrefSを生成する。同様に、PチャネルMOSトランジスタ186,187,188,189,190,191は、外部電源電圧VddHと接地電圧Gndとの間に直列に接続される。そして、PチャネルMOSトランジスタ186のゲートには、定電流回路6から出力される定電流ICONSTが与えられ、PチャネルMOSトランジスタ187,188,190および191のゲートは、接地電圧Gndと接続され、PチャネルMOSトランジスタ189のゲートは、自己のドレインと接続される。PチャネルMOSトランジスタ186は、自己のサイズに応じた貫通電流を生じ、PチャネルMOSトランジスタ186とPチャネルMOSトランジスタ187との接続点から、PチャネルMOSトランジスタ187、188、189、190および191に生じる電圧が基準電圧VrefPとして出力される。PチャネルMOSトランジスタ187および188は、チャネル抵抗として機能し、PチャネルMOSトランジスタ189、190および191は、しきい値トランジスタとして機能する。さらに、PチャネルMOSトランジスタ187、189および191は、それぞれPチャネルMOSトランジスタ182、183および184と同一サイズである。したがって、PチャネルMOSトランジスタ182におけるチャネル抵抗値の増加による正の温度特性は、PチャネルMOSトランジスタ182のそれと同一であり、PチャネルMOSトランジスタ189および191のしきい値の増加による負の温度特性は、PチャネルMOSトランジスタ183および184のそれと同一である。すなわち、基準電圧VrefPを生成する回路は、基準電圧VrefSを生成する回路にPチャネルMOSトランジスタ188および190を追加したものと等価である。したがって、基準電圧VrefPは、基準電圧VrefSに比較して、PチャネルMOSトランジスタ188および190により生じる電位差だけ上昇する。基準電圧VrefPは、昇圧電圧Vppを生成するための基準電圧であり、基準電圧VrefSは、内部降圧電圧VddTを生成するための基準電圧であるため、基準電圧VrefPと基準電圧VrefSとの電位差は、昇圧電圧Vppと内部降圧電圧VddTとの電位差ΔVに相当する。よって、PチャネルMOSトランジスタ188および190を適宜選定することで、昇圧電圧Vppと内部降圧電圧VddTとの電位差ΔVを温度変化にかかわらず一定とすることができる。すなわち、PチャネルMOSトランジスタ188のチャネル抵抗値の増加による正の温度特性と、PチャネルMOSトランジスタ190のしきい値の増加による負の温度特性とが互いに相殺されるように、PチャネルMOSトランジスタ188および190を選定することで、電位差ΔVを一定とすることができる。一例として、基準電圧VrefP=1.9V、VrefS=1.5Vとすると、電位差ΔV=0.4Vだけ必要になる。そこで、PチャネルMOSトランジスタ189および191は、それぞれ電位差ΔVの1/2を分担するように選定する。そして、PチャネルMOSトランジスタのしきい値は、チャネル長さLが100倍となれば、約0.2Vのしきい値上昇を生じるので、PチャネルMOSトランジスタ190は、そのチャネル長さLがPチャネルMOSトランジスタ183および184のチャネル長さLの約100倍となるように選択される。なお、チャネル幅Wは、同一とする。そして、PチャネルMOSトランジスタ188は、貫通電流たとえば、0.4μAおよび分担する電位差0.2Vから、チャネル抵抗が0.2V/0.4μA=500kΩとなるように選択される。さらに、基準電圧VrefPは、負の温度特性をもつ基準電圧VrefSに温度特性をもたない一定の電位差ΔVが重畳されたものであるので、基準電圧VrefPは、基準電圧VrefSと同様に負の温度特性をもつ。図34は、基準電圧発生回路180から出力される基準電圧に基づいて生成される内部電源の温度特性を示す図である。図34を参照して、それぞれの内部電源は、負の温度特性をもつ基準電圧に従い生成されるので、同様に負の温度特性をもち、温度上昇に伴ってその電圧値が低下する。なお、負電圧Vnegに関しては、温度上昇に伴いその電圧値の絶対値が低下する。なお、PチャネルMOSトランジスタ188および190を適宜選定することで、昇圧電圧Vppと内部降圧電圧VddTとの電位差ΔVが正の温度特性または負の温度特性をもつように構成することもできる。図35は、昇圧電圧Vppと内部降圧電圧VddTとの電位差ΔVの温度特性を示す図である。図35aは、電位差ΔVが温度特性をもたない場合である。図35bは、電位差ΔVが負の温度特性をもつ場合である。図35cは、電位差ΔVが正の温度特性をもつ場合である。図35aを参照して、互いの温度特性が相殺されるように、PチャネルMOSトランジスタ188および190を選定すると、電位差ΔVは温度特性をもたないので、内部降圧電圧VddTおよび昇圧電圧Vppには、同一の負の温度特性が生じる。図35bを参照して、PチャネルMOSトランジスタ190をPチャネルMOSトランジスタ188に比較して大きくすると、しきい値の変動による効果が優勢となり、電位差ΔVが負の温度特性をもつので、昇圧電圧Vppは、内部降圧電圧VddTに比較して、より大きな負の温度特性をもつ。図35cを参照して、PチャネルMOSトランジスタ188をPチャネルMOSトランジスタ190に比較して大きくすると、チャネル抵抗による効果が優勢となり、電位差ΔVが正の温度特性をもつので、昇圧電圧Vppは、内部降圧電圧VddTに比較してより小さな負の温度特性をもつ。この発明の実施の形態9によれば、内部電源発生回路は負の温度特性をもつ内部電源を生成するので、電源電圧に比較して影響の大きいトランジスタのしきい値の変動を補償する内部電源を供給することができる。よって、特にトランジスタのしきい値が増加する低温状態などにおいて、安定して動作する半導体装置を実現できる。また、この発明の実施の形態9によれば、内部電源発生回路は、温度にかかわらず電位差が一定となるような昇圧電圧および内部降圧電圧を生成する。そのため、メモリセルのビット線対間に接続されるイコライズトランジスタを安定して駆動させることができ、かつ、リーク電流の増加を抑制することができる。よって、安定動作化および低消費電力化を図った半導体装置を実現できる。[実施の形態10]実施の形態9においては、2つの基準電圧をそれぞれ独立に生成する基準電圧発生回路について説明した。一方、実施の形態10においては、同一のチャネル抵抗およびしきい値トランジスタに基づいて、2つの基準電圧を生成する場合について説明する。図36は、実施の形態10に従う電源スタンバイモジュールの要部を示す図である。図36を参照して、実施の形態10に従う電源スタンバイモジュールは、定電流回路6と、基準電圧発生回路196とからなる。定電流回路6は、図24に示す定電流回路6と同様であるので、詳細な説明は繰返さない。基準電圧発生回路196は、定電流回路6から定電流ICONSTを受け、基準電圧VrefSおよびVrefPを生成する。そして、基準電圧発生回路196は、図31に示す基準電圧VrefSを生成する回路において、ポリシリコン抵抗197を介挿したものである。その他については、同様であるので詳細な説明は繰返さない。ポリシリコン抵抗197は、PチャネルMOSトランジスタ181から供給される貫通電流iを受け、基準電圧VrefSにその抵抗値に応じて生じる電位差を重畳し、基準電圧VrefPとして出力する。すなわち、ポリシリコン抵抗197は、基準電圧VrefPと基準電圧VrefSとの電位差ΔVを生成する。ここで、ポリシリコン抵抗197は、温度変化による抵抗値の変動が小さい。一例として、130nm世代のコバルトシリサイド層を有さないN型のポリシリコン抵抗では、0°Cにおいて約61オーム単位面積あたりであるのに対して、100°Cにおいて約63オーム単位面積あたりである。したがって、温度変化をもたない電位差ΔVを生成することができる。さらに、図31に示す実施の形態9に従う基準電圧発生回路180における基準電圧VrefPの生成回路に比較して、ポリシリコン抵抗197の方が占有面積を少なくできるため、回路構成をより簡素化できる。また、回路を流れる貫通電流iを半分にできるため、消費電力をより抑制できる。この発明の実施の形態10によれば、基準電圧発生回路は、共通の貫通電流を抵抗素子およびしきい値トランジスタに流すことで、2つの基準電圧を生成する。そのため、それぞれ独立に基準電圧を生成する場合に比較して、より回路構成を簡素化でき、その占有面積を少なくできる。また、それぞれ独立の回路に貫通電流を流す場合に比較して、貫通電流を少なくでき。よって、占有面積が少なく、かつ、低消費電力の半導体装置を実現できる。[実施の形態11]上述の実施の形態9および実施の形態10においては、内部降圧電圧VddTおよび昇圧電圧Vppが負の温度特性をもつように、基準電圧に温度特性を与える構成について説明した。一方、実施の形態11においては、生成された内部降圧電圧VddTを用いて、負電圧Vnegを生成する構成について説明する。図37は、実施の形態11に従う内部電源発生回路の要部である。図37を参照して、実施の形態11に従う内部電源発生回路は、ディテクタ回路220と、Vnegポンプ回路100とを含む。Vnegポンプ回路100は、実施の形態5と同様であるので、詳細な説明は繰返さない。ディテクタ回路220は、PチャネルMOSトランジスタ221,222,226と、NチャネルMOSトランジスタ223,224,225,228,229,230と、バッファ回路227とからなる。PチャネルMOSトランジスタ228,229,230は、内部降圧電圧VddTと基準電圧との間に直列に接続され、それぞれのゲートは自己のドレインと接続される。そして、PチャネルMOSトランジスタ229とPチャネルMOSトランジスタ230との接続点がバッファ回路227に接続される。すなわち、PチャネルMOSトランジスタ228,229,230は、内部降圧電圧VddTを1/3とした電圧をバッファ回路227へ与える。PチャネルMOSトランジスタ226は、外部電源電圧VddHと接続され、そのゲートに定電流ICONSTが与えられ、定電流ICONSTに応じた電流をバッファ回路227へ供給する。バッファ回路227は、内部降圧電圧VddTを1/3に分割した電圧を受け、その電流容量を増大させて基準電圧VrefNとして出力する。PチャネルMOSトランジスタ221とNチャネルMOSトランジスタ223,225とは、外部電源電圧VddHと負電圧Vnegとの間に直列に接続される。PチャネルMOSトランジスタ222とNチャネルMOSトランジスタ224とは、外部電源電圧VddHとバッファ回路227との間に直列に接続される。PチャネルMOSトランジスタ221および222のゲートは、PチャネルMOSトランジスタ221のドレインと共通に接続され、NチャネルMOSトランジスタ223および224のゲートは、基準電圧VrefSと共通に接続される。NチャネルMOSトランジスタ225のゲートは、バッファ回路227の出力と接続される。PチャネルMOSトランジスタ222とNチャネルMOSトランジスタ224の接続点から負電圧検出信号VnegDetが出力される。PチャネルMOSトランジスタ221,222およびNチャネルMOSトランジスタ223,224,225は、カレントミラー回路を構成し、NチャネルMOSトランジスタ225に接続される負電圧Vnegと、NチャネルMOSトランジスタ223および224のゲートに与えられる基準電圧VrefSおよびバッファ回路227から与えられる基準電圧VrefNとを比較し、HレベルまたはLレベルの負電圧検出信号VnegDetを出力する。すなわち、ディテクタ回路220は、Vneg=2×VrefN-VrefSとなるように、負電圧検出信号VnegDetを出力し、ポンプ回路100のポンプ動作を制御する。ここで、基準電圧VrefNは、内部降圧電圧VddTを1/3に分割して生成されるので、実施の形態9および8で説明したように、内部降圧電圧VddTが負の温度特性をもてば、基準電圧VrefNも負の温度特性をもつ。また、内部降圧電圧VddTは、負の温度特性をもつ基準電圧VrefSに従い生成されるので、同様に負の温度特性をもつ。したがって、ディテクタ回路220において生成される基準電圧VrefNは、負の温度特性をもち、その基準電圧VrefNに従い生成される負電圧Vnegも負の温度特性をもつ。さらに、NチャネルMOSトランジスタ223,224,225におけるゲート-ソース間電圧Vgsは、1Vを確保できるので、ゲインおよび応答性を高めることができる。なお、実施の形態11においては、基準電圧発生回路において基準電圧VrefNを生成する必要はない。この発明の実施の形態11によれば、ディテクタ回路は、内部降圧電圧および昇圧電圧から負電圧を制御するための基準電圧を生成するので、基準電圧生成回路において負電圧を制御するための基準電圧を生成する必要がない。よって、基準電圧生成回路の構成を簡略化できる。また、この発明の実施の形態11によれば、各トランジスタにおいて1Vのゲート-ソース間電圧を確保できるので、各トランジスタのゲインおよび応答性を高めることができ、高速動作を実現できる。[実施の形態12]実施の形態11においては、生成された内部降圧電圧VddTを用いて、負電圧Vnegを生成する構成について説明した。一方、実施の形態12においては、生成された内部降圧電圧VddTおよび昇圧電圧Vppを用いて、負電圧Vnegを生成する別の構成について説明する。図38は、実施の形態12に従う内部電源発生回路の要部である。図38を参照して、実施の形態12に従う内部電源発生回路は、ディテクタ回路240と、Vnegポンプ回路100とを含む。Vnegポンプ回路100は、実施の形態5と同様であるので、詳細な説明は繰返さない。ディテクタ回路240は、PチャネルMOSトランジスタ241,242と、NチャネルMOSトランジスタ243,244と、差動増幅器245とからなる。PチャネルMOSトランジスタ241,242は、内部降圧電圧VddTと接地電圧Gndとの間に直列に接続され、それぞれのゲートは、自己のドレインと接続される。そして、PチャネルMOSトランジスタ241と、PチャネルMOSトランジスタ242との接続点から基準電圧VrefNが出力される。すなわち、PチャネルMOSトランジスタ241および242は、内部降圧電圧VddTと接地電圧Gndとの中間電圧を基準電圧VrefNとして出力する。NチャネルMOSトランジスタ243,244は、昇圧電圧Vppと接地電圧Gndとの間に直列に接続され、それぞれのゲートは、自己のドレインと接続される。そして、NチャネルMOSトランジスタ243と、NチャネルMOSトランジスタ244との接続点から負電圧分割信号VnegDivが出力される。すなわち、NチャネルMOSトランジスタ243および244は、昇圧電圧Vppと負電圧Vnegとの中間電圧を負電圧分割信号VnegDivとして出力する。差動増幅器245は、負電圧分割信号VnegDivと基準電圧VrefNとの差分を増幅し、HレベルまたはLレベルの負電圧検出信号VnegDetをポンプ回路100へ出力する。上述のように、ディテクタ回路240は、昇圧電圧Vppと負電圧Vnegとの中間電圧である負電圧分割信号VnegDivが、内部降圧電圧VddTから生成された基準電圧VrefNと一致するように、負電圧検出信号VnegDetを出力するので、負電圧Vnegは、昇圧電圧Vppと内部降圧電圧VddTとの電位差の温度特性と等しい温度特性をもつ。図39は、昇圧電圧Vppと内部降圧電圧VddTとの電位差が温度によらず一定である場合の内部電源の電圧を示す図である。図39を参照して、負電圧Vnegの絶対値は、昇圧電圧Vppと内部降圧電圧VddTとの電位差に一致する。そのため、昇圧電圧Vppおよび内部降圧電圧VddTが負の温度特性をもっている場合であっても、その電位差が温度によらずΔV1であれば、負電圧Vnegの絶対値も、温度によらずΔV1となる。図40は、昇圧電圧Vppと内部降圧電圧VddTとの電位差が負の温度特性をもつ場合の内部電源の電圧を示す図である。図40を参照して、上述したように、負電圧Vnegの絶対値は、昇圧電圧Vppと内部降圧電圧VddTとの電位差に一致する。そのため、たとえば低温側における昇圧電圧Vppと内部降圧電圧VddTとの電位差がΔV2であり、高温側における昇圧電圧Vppと内部降圧電圧VddTとの電位差がΔV3ΔV2>ΔV3であるとすると、負電圧Vnegは、低温側においてその絶対値が増加し、負の温度特性をもつ。負電圧Vnegが負の特性をもつことで、図5に示すようなメモリアレイにおいて、書込みデータ線対ZWDLに与える負電圧を低温時のメモリセルのしきい値の上昇に応じて、その絶対値を大きくすることができ、Lレベルの書込みを確実に行なえるという利点が生じる。図31に示されるようなしきい値トランジスタとチャネル抵抗とで構成される基準電圧回路は、一般的に占有面積が大きく、また、温度特性の調整に多大な時間を要することがある。そこで、ディテクタ回路240では、占有面積を抑制し、設計効率の改善および高精度化を実現するように構成される。図41は、ディテクタ回路240を構成するトランジスタの断面構造の概略図である。図41aは、PチャネルMOSトランジスタ241,242の断面構造である。図41bは、NチャネルMOSトランジスタ243,244の断面構造である。図41aを参照して、PチャネルMOSトランジスタ241は、P型半導体基板250上に形成されるN型ウェル領域252内に形成される。一方、PチャネルMOSトランジスタ242は、P型半導体基板250上に形成されるN型ウェル領域251内に形成される。PチャネルMOSトランジスタ241は、N型ウェル領域252内に形成されるP型不純物領域258と、P型不純物領域259と、N型不純物領域260とを含み、これらは、互いに間隔をおいて形成される。そして、PチャネルMOSトランジスタ241は、P型不純物領域258とP型不純物領域259との間のN型ウェル領域252表面に、ゲート絶縁膜図示しないを介して配置されるゲート電極259を含む。また、PチャネルMOSトランジスタ242は、N型ウェル領域251内に形成されるP型不純物領域253と、P型不純物領域254と、N型不純物領域256とを含み、これらは、互いに間隔をおいて形成される。そして、PチャネルMOSトランジスタ242は、P型不純物領域253とP型不純物領域254との間のN型ウェル領域251表面に、ゲート絶縁膜図示しないを介して配置されるゲート電極255を含む。N型ウェル領域252は、N型不純物領域260を介して内部降圧電圧VddTにバイアスされる。そして、P型不純物領域258は、内部降圧電圧VddTと接続される。N型ウェル領域251は、N型不純物領域256を介して基準電圧VrefNにバイアスされる。そして、P型不純物領域253,254およびゲート電極259は、基準電圧VrefNと接続される。また、P型不純物領域253およびゲート電極255は、接地電圧Gndと接続される。図41bを参照して、NチャネルMOSトランジスタ243は、P型半導体基板262上にN型ウェル領域263を介して形成されるN型ウェル領域275内に形成される。一方、NチャネルMOSトランジスタ244は、P型半導体基板262上にN型ウェル領域263を介して形成されるP型ウェル領域276内に形成される。そして、P型ウェル領域275とP型ウェル領域276は、N型ウェル領域263上に形成されるN型ウェル領域265を介して配置され、これらの両端には、N型ウェル領域263上に形成されるN型ウェル領域266および264がそれぞれ配置される。NチャネルMOSトランジスタ243は、P型ウェル領域275内に形成されるN型不純物領域273と、N型不純物領域272と、P型不純物領域271とを含み、これらは、互いに間隔をおいて形成される。そして、NチャネルMOSトランジスタ243は、N型不純物領域273とN型不純物領域272との間のP型ウェル領域275表面に、ゲート絶縁膜図示しないを介して配置されるゲート電極274を含む。また、NチャネルMOSトランジスタ244は、P型ウェル領域276内に形成されるN型不純物領域269と、N型不純物領域268と、P型不純物領域267とを含み、これらは、互いに間隔をおいて形成される。そして、NチャネルMOSトランジスタ244は、N型不純物領域269とN型不純物領域268との間のP型ウェル領域276表面に、ゲート絶縁膜図示しないを介して配置されるゲート電極270を含む。P型ウェル領域275は、P型不純物領域271を介して負電圧分割信号VnegDivにバイアスされる。そして、N型不純物領域269,272、P型不純物領域271およびゲート電極270は、負電圧分割信号VnegDivと接続される。P型ウェル領域276は、P型不純物領域267を介して負電圧Vnegにバイアスされる。そして、N型不純物領域268は、負電圧Vnegと接続される。N型不純物領域273およびゲート電極274は、昇圧電圧Vppと接続される。なお、図38を参照して、電源が投入された直後において、内部降圧電圧VddTおよび昇圧電圧Vppは、接地電圧Gndから所定の時定数をもって立ち上がるが、内部降圧電圧VddTと昇圧電圧Vppとの電位差によっては、ディテクタ回路280が誤動作する可能性がある。そのため、Vnegポンプ回路100のポンプ動作が過剰となり、より負値の大きい負電圧Vnegが生じる可能性がある。すなわち、負電圧Vneg=内部降圧電圧VddT-昇圧電圧Vppであるので、昇圧電圧Vpp≧内部降圧電圧VddT0.5Vが成立すると、負電圧Vnegが-0.5V以下となり、誤動作を生じる可能性がある。そこで、いかなる状況においても誤動作を回避するためには、内部電源発生回路は、昇圧電圧Vpp<内部降圧電圧VddT0.5Vが成立するように、内部電源の生成を制御することが好ましい。また、実施の形態12においては、基準電圧発生回路において基準電圧VrefNを生成する必要はない。この発明の実施の形態12によれば、基準電圧を生成する回路において、占有面積が大きく、温度特性の調整に多大な時間を要するチャネル抵抗としきい値トランジスタを必要としないので、占有面積を抑制し、設計効率の改善および高精度化を実現できる。[実施の形態13]実施の形態12に説明したディテクタ回路では、基準電圧VrefNは、内部降圧電圧VddTと昇圧電圧Vppとの差に応じて一意に決定される。一方、実施の形態13においては、基準電圧VrefNの電圧レベルを変更可能とし、より自由度を高めたディテクタ回路を説明する。図42は、実施の形態13に従う内部電源発生回路の要部である。図42を参照して、実施の形態13に従う内部電源発生回路は、ディテクタ回路280と、Vnegポンプ回路100とを含む。Vnegポンプ回路100は、実施の形態5と同様であるので、詳細な説明は繰返さない。ディテクタ回路240は、図38に示すディテクタ回路240において、基準電圧VrefNの出力ノードにレベル変換回路281を介挿したものである。レベル変換回路281は、PチャネルMOSトランジスタ241および242において生成される基準電圧VrefNを受け、その電圧レベルに所定の電位差を加算または減算して出力する。その他については、ディテクタ回路240と同様であるので、詳細な説明は繰返さない。図43は、レベル変換回路281の概略構成図である。図43を参照して、レベル変換回路281は、PチャネルMOSトランジスタ290,291,293,295,296,298と、NチャネルMOSトランジスタ292,294,297,299とからなる。PチャネルMOSトランジスタ290および295は、サイズが互いに同一であり、それぞれ外部電源電圧VddHと接続される。そして、PチャネルMOSトランジスタ290および295は、そのゲートに共通の定電流ICONSTを受け、外部電源電圧VddHから同一の電流を供給する。PチャネルMOSトランジスタ291とNチャネルMOSトランジスタ292とは、PチャネルMOSトランジスタ290と接地電圧Gndとの間に直列に接続される。また、PチャネルMOSトランジスタ293とNチャネルMOSトランジスタ294とは、PチャネルMOSトランジスタ290と接地電圧Gndとの間に直列に接続される。PチャネルMOSトランジスタ291のゲートには、基準電圧VrefNが与えられ、NチャネルMOSトランジスタ292および294のゲートは、NチャネルMOSトランジスタ292のドレインと共通に接続される。PチャネルMOSトランジスタ296とNチャネルMOSトランジスタ297とは、PチャネルMOSトランジスタ295と接地電圧Gndとの間に直列に接続される。また、PチャネルMOSトランジスタ298とNチャネルMOSトランジスタ299とは、PチャネルMOSトランジスタ295と接地電圧Gndとの間に直列に接続される。PチャネルMOSトランジスタ296のゲートは、PチャネルMOSトランジスタ293のゲートと接続され、かつ、PチャネルMOSトランジスタ293のドレインと接続される。NチャネルMOSトランジスタ297および299のゲートは、NチャネルMOSトランジスタ297のドレインと共通に接続される。PチャネルMOSトランジスタ298のゲートは、出力ノードと接続され、かつ、PチャネルMOSトランジスタ298のドレインと接続される。PチャネルMOSトランジスタ192,293,296,298は、いずれも同一サイズである。そして、PチャネルMOSトランジスタ291,293およびNチャネルMOSトランジスタ291,293は、カレントミラー回路を構成し、PチャネルMOSトランジスタ296,298およびNチャネルMOSトランジスタ297,299は、カレントミラー回路を構成する。NチャネルMOSトランジスタ292および299は、チャネル幅Wが可変であり、要求される特性に応じて、チャネル幅Wが変更される。実施の形態13においては、一例として、NチャネルMOSトランジスタ292は、NチャネルMOSトランジスタ294のチャネル幅Wに比較して、1~10倍の範囲でチャネル幅Wを変更できる。同様に、NチャネルMOSトランジスタ299は、NチャネルMOSトランジスタ297のチャネル幅Wに比較して、1~10倍の範囲でチャネル幅Wを変更できる。一般的に、トランジスタのチャネル幅W比を約10倍にすると、出力電位は約±0.1V変化する。そのため、NチャネルMOSトランジスタ292および299のチャネル幅Wを変更することで、それぞれのカレントミラー回路におけるミラー比が変化する。たとえば、NチャネルMOSトランジスタ292のチャネル幅WをNチャネルMOSトランジスタ294のチャネル幅Wの10倍にすると、PチャネルMOSトランジスタ291のゲートに与えられた電圧に0.1V加算された電圧がPチャネルMOSトランジスタ296のゲートへ与えられる。また、NチャネルMOSトランジスタ299のチャネル幅WをNチャネルMOSトランジスタ299のチャネル幅Wの10倍にすると、PチャネルMOSトランジスタ291のゲートに与えられた電圧から0.1V減算された電圧が出力される。すなわち、NチャネルMOSトランジスタ292は、入力される基準電圧VrefNを0~0.1Vの範囲で増加させ、NチャネルMOSトランジスタ299は、入力される基準電圧VrefNを0~0.1Vの範囲で減少させる。したがって、レベル変換回路281は、入力される基準電圧VrefNを±0.1Vの範囲で変化させることができる。再度、図42を参照して、差動増幅器245は、基準電圧VrefNと負電圧分割信号VnegDivとを比較するが、負電圧分割信号VnegDiv=昇圧電圧Vpp負電圧Vneg/2であるので、基準電圧VrefNを±0.1の範囲で変化させることは、出力される負電圧Vnegを±0.2Vの範囲で変化させることを意味する。したがって、実施の形態13に従う内部電源発生回路においては、負電圧Vnegを-0.5±0.2Vの範囲で最適値を出力させることができる。この発明の実施の形態13によれば、実施の形態12における効果に加えて、基準電圧を調整することにより、所望の負電圧を生成させることができる。よって、より自由度を高くすることができ、さまざまな回路への適用を実現できる。[実施の形態14]実施の形態9~13においては、基準電圧が予め定めた1つの温度特性をもつように構成される場合について説明した。一方、実施の形態14においては、基準電圧が複数の温度特性をもつように構成される場合について説明する。一般的に、負の温度特性をもつ内部電源を生成することで、回路の安定動作および電圧下限特性を改善できるが、メモリの仕様条件動作速度、動作電圧、消費電力などに応じて、異なる温度特性が要求される場合がある。また、電源回路の設計には、高度な設計およびシミュレーションノウハウの蓄積が必要である。そのため、最適な温度特性を決定するには、大規模SPICEシミュレーションを行なう必要があり、設計期間が長期化してしまう。そこで、切換可能な複数の温度特性をもつように電源を構成することで、さまざまな要求に対応することができる。図44は、実施の形態14に従う基準電圧発生回路200の概略構成図である。図44を参照して、基準電圧発生回路200は、PチャネルMOSトランジスタ201,202,203,204,205,206,207,208,209からなる。PチャネルMOSトランジスタ201は、外部電源電圧VddHと接続され、定電流発生回路図示しないからゲートに与えられる定電流ICONSTに応じた貫通電流を供給する。PチャネルMOSトランジスタ202は、PチャネルMOSトランジスタ201と接続され、そのゲートは接地電圧Gndと接続される。そして、PチャネルMOSトランジスタ202は、チャネル抵抗として機能し、その抵抗値と貫通電流に応じた電位差を生じる。また、PチャネルMOSトランジスタ202は、PチャネルMOSトランジスタ201との接続点から基準電圧VrefSまたはVrefP以下、VrefPまたはVrefSを意図して単にVrefと称すを出力する。さらに、PチャネルMOSトランジスタ202は、そのチャネル長さLが可変であり、要求される特性に応じて、チャネル抵抗が変更される。PチャネルMOSトランジスタ203,207,209は、PチャネルMOSトランジスタ202のドレインと共通に接続される。そして、PチャネルMOSトランジスタ203,207,209は、要求される特性に応じてゲートにLレベルの信号を受ける。PチャネルMOSトランジスタ204,206は、PチャネルMOSトランジスタ203と接地電圧Gndとの間の直列に接続され、PチャネルMOSトランジスタ208は、PチャネルMOSトランジスタ207と接地電圧Gndとの間に直列に接続される。そして、PチャネルMOSトランジスタ204,206,208のソースは、それぞれ自己のドレインと接続され、しきい値トランジスタとして機能する。以下、基準電圧発生回路200の動作について説明する。PチャネルMOSトランジスタ202は、チャネル抵抗として機能するので、正の温度特性をもつ。一方、PチャネルMOSトランジスタ204,206,208は、それぞれしきい値トランジスタとして機能するので、負の温度特性をもつ。したがって、貫通電流が流れる経路を切換えることで、全体の温度特性を変更する。たとえば、温度特性をもたない基準電圧が必要な場合には、ユーザは、PチャネルMOSトランジスタ207のゲートへLレベルの信号を与える。すると、PチャネルMOSトランジスタ201から供給される貫通電流は、PチャネルMOSトランジスタ202,207および208を通過する。そのため、基準電圧発生回路200は、PチャネルMOSトランジスタ202および208に応じた基準電圧Vrefを出力する。したがって、貫通電流をi、PチャネルMOSトランジスタ202のチャネル抵抗をRc、PチャネルMOSトランジスタ208のしきい値をいずれもVthとすると、基準電圧Vref=Rc×iVthとなる。ここで、PチャネルMOSトランジスタ202における正の温度特性と、PチャネルMOSトランジスタ208における負の温度特性とが互いに相殺されるように、PチャネルMOSトランジスタ202および208を選定する。すると、基準電圧発生回路200は、温度特性をもたない基準電圧Vrefを出力する。次に、負の温度特性をもつ基準電圧が必要な場合には、ユーザは、PチャネルMOSトランジスタ203のゲートへLレベルの信号を与える。すると、PチャネルMOSトランジスタ201から供給される貫通電流は、PチャネルMOSトランジスタ202,203,204および206を通過する。そのため、基準電圧発生回路200は、PチャネルMOSトランジスタ202,204,206に応じた基準電圧Vrefを出力する。したがって、基準電圧Vref=Rc×i2Vthとなる。ここで、PチャネルMOSトランジスタ208と同一であるPチャネルMOSトランジスタ204および206を選定する。すると、PチャネルMOSトランジスタ204および206における正の温度特性が優勢となるので、基準電圧発生回路200は、正の温度特性をもつ基準電圧Vrefを出力する。同様に、正の温度特性をもつ基準電圧が必要な場合には、ユーザは、PチャネルMOSトランジスタ209のゲートへLレベルの信号を与える。すると、PチャネルMOSトランジスタ201から供給される貫通電流は、PチャネルMOSトランジスタ202および209を通過する。そのため、基準電圧発生回路200は、PチャネルMOSトランジスタ202に応じた基準電圧Vrefを出力する。したがって、基準電圧Vref=Rc×iとなる。ここで、正の温度特性をもつしきい値トランジスタが存在しないので、基準電圧発生回路200は、正の温度特性をもつ基準電圧Vrefを出力する。たとえば、負の温度特性をもつ基準電圧を選択すると、図5に示すようなセンスアンプにおいて、ビット線対BL,ZBLの間に配置されるトランジスタの低温時のしきい値上昇に応じて、ゲートに与える昇圧電圧Vppを上昇させることができ、マージンを確保できるという利点が生じる。また、負の温度特性をもつ基準電圧を選択すると、高温時におけるメモリセルのオフリーク電流の増加に応じて、メモリセルに与える昇圧電圧Vppを上昇させることができ、リフレッシュサイクルの増加による過大な消費電力の発生を抑制できるという利点が生じる。この発明の実施の形態14によれば、さまざまな内部電源の温度特性を選択できるので、適用される回路の特性に応じて、必要な温度特性を得ることができる。よって、内部電源が必要とされるいずれの回路に対しても適用が可能である。[実施の形態15]実施の形態15においては、消費電力を抑制した中間電圧発生回路について説明する。再度、図23を参照して、中間電圧発生回路8は、フェードバック抵抗素子であるPチャネルMOSトランジスタ115およびNチャネルMOSトランジスタ118と、しきい値トランジスタであるNチャネルMOSトランジスタ116およびPチャネルMOSトランジスタ117とを流れる貫通電流が生じる。PチャネルMOSトランジスタ115およびNチャネルMOSトランジスタ119は、そのゲートに中間電圧Vbl/Vcpが与えられて貫通電流を制御するが、プロセス変動、温度変化および電圧変動などにより、貫通電流は大きく変動する。たとえば、130nm世代では、貫通電流は、0.1μA~10μAの範囲で変動し、その変動幅は約100倍にもなる。そのため、過剰な貫通電流が生じ、消費電力を抑制することができないことがあった。図45は、実施の形態15に従う中間電圧発生回路310である。図45を参照して、中間電圧発生回路310は、PチャネルMOSトランジスタ311,312,314,318と、NチャネルMOSトランジスタ313,314,316,317とからなる。そして、中間電圧発生回路310は、フィードバック抵抗素子であるPチャネルMOSトランジスタ311と、しきい値トランジスタであるNチャネルMOSトランジスタ313との間に一定抵抗素子であるPチャネルMOSトランジスタ312を介挿し、かつ、フィードバック抵抗素子であるNチャネルMOSトランジスタ316と、しきい値トランジスタであるPチャネルMOSトランジスタ314との間に一定抵抗素子であるNチャネルMOSトランジスタ315を介挿したものである。PチャネルMOSトランジスタ312のゲートは、接地電圧Gndと接続され、NチャネルMOSトランジスタのゲートは内部降圧電圧VddTと接続される。そのため、PチャネルMOSトランジスタ312およびNチャネルMOSトランジスタ315は、一定のチャネル抵抗を形成し、一定抵抗素子として機能する。さらに、PチャネルMOSトランジスタ312には、内部降圧電圧VddTと中間電圧Vbl/Vcpとの電位差、すなわち中間電圧Vbl/Vcpが最大の印加電圧となり、NチャネルMOSトランジスタ315には、中間電圧Vbl/Vcpと接地電圧Gndとの電位差、すなわち中間電圧Vbl/Vcpが最大の印加電圧となる。そのため、貫通電流は、PチャネルMOSトランジスタ312およびNチャネルMOSトランジスタ315の一定抵抗成分と、中間電圧Vbl/Vcpとに応じて決まる最大電流値に制限される。よって、過剰な貫通電流の発生を抑制し、低消費電力を実現できる。この発明の実施の形態15によれば、中間電圧発生回路は、プロセス変動、温度変化および電圧変動などにより変化する貫通電流を所定の値に制限することができる。よって、プロセス変動、温度変化および電圧変動などの外乱に対して、消費電力の増加を抑制し、低消費電力化を実現できる。なお、上述の説明においては、定電流回路を備える半導体装置について説明したが、特にこの構成に限られることはない。たとえば、SIPSystemInPackageにより他のチップにおいて生成された定電流を受けるなど、外部から定電流を供給される構成としてもよい。なお、上述した各実施の形態は、適宜組合せて実現してもよい。なお、上述した実施の形態において示した外部電源電圧VddH,VddL、内部降圧電圧VddT、昇圧電圧Vpp、負電圧Vneg、中間電圧Vbl,Vcpのそれぞれ電圧値は、例示である。そのため、外部電源電圧VddHと外部電源電圧VddLとの電圧値の大小関係、内部降圧電圧VddTと昇圧電圧Vppとの電圧値の大小関係、接地電圧Gndと負電源Vnegとの電圧値の大小関係、および各基準電圧Vref,VrefP,VrefS,VrefNの電圧値の大小関係が同様であれば、他の電圧値でもよいことは言うもまでもない。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"