"絶縁体上に形成された電流制御用TFTと、前記電流制御用TFTのゲート電極と電気的に接続され、かつ同じ導電膜からなる容量電極とを有し、前記容量電極がゲート絶縁膜を挟んで分離半導体膜と重なっていることを特徴とする発光装置。本発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型発光装置を提供することを課題とする。そして、そのようなアクティブマトリクス型発光装置を表示部として具備する高性能な電気器具を提供することを課題とする。本出願人は、TFT特性のバラツキの影響を受けにくい画素構造とするためには、電流制御によってEL素子の発光量を制御する従来のアナログ駆動の階調方式よりも、電流制御用TFTを単に電流供給用のスイッチング素子として用いたデジタル駆動の階調方式の方が良いと考えた。そこで、アクティブマトリクス型発光装置においてデジタル駆動で、時間分割方式の階調表示以下、時分割階調というを行うことを考えた。さらに、ソース駆動回路にビデオ信号を入力する際、ビデオ線を分割して、一度に複数のデータを入力することで、パネル表示の高速化を実現した。なお、ここでいうビデオ信号は、本明細書中のソース駆動回路に入力されるデータ信号のことである。図5に時分割階調表示を行う際の書込期間と表示期間の駆動タイミング全体を示す。ここでは6ビットデジタル駆動方式により64階調表示を行う場合について説明する。なお、書込期間とは、1フレームを構成する全ての画素に信号が書き込まれるのに要する時間であり、表示期間とは、書込に対して画素表示が行われる期間を示している。書込期間ではEL駆動電源を切り全画素消灯、画素内のEL素子に電圧がかからない状態にする。また、表示期間ではEL駆動電源を入れ、画素内のEL素子に電圧がかかる状態にしてある。このとき画素が点灯するデータ信号が入力されると画素は点灯する。表示領域の画像が完全に表示される期間を1フレームと呼ぶ。通常のELディスプレイでは発振周波数は60Hzであり、図5aに示すように1秒間には、60フレーム存在することになる。例えば4番目の1フレームにおいて6ビットデジタル階調64階調表示を行う場合、1フレームを16分割して書込期間と表示期間の比率を6:10に決めると図5bに示すように書込期間≒6.24msecに6回の書込ができる。なお、この6回の書込を書き込む順に書込1から書込6とする。また、書込期間書込1から書込6に対応する表示期間をそれぞれ表示1から表示6とする。また、表示期間については、表示1:表示2:表示3:表示4:表示5:表示6=1:1/2:1/4:1/8:1/16:1/32となるように設定する。図5cは、1フレーム中で6回の書込書込1から書込6を行う際、各表示期間が、それぞれの書込に対して上記の比になる様子を示したものである。ここで、図5cの下部に示されている数値は、書込期間と表示期間の長さの関係を示すものである。具体的には、書込1における表示期間表示1は、書込期間を63としたときに320に値することを示している。さらに、各書込期間が63であるのに対して、表示2は表示期間が160、表示3は表示期間が80、表示4は表示期間が40、表示5は表示期間が20、表示6は表示期間が10にそれぞれ値することを示している。1書込期間書込と1表示期間表示をあわせて1フィールドという。つまり、図5cには、書込期間が全て一定で表示期間の異なる6つのフィールドが存在することになる。ここで1フレームを完成させるためにはじめに表示される1つ目のフィールドをフィールド1F1と呼び、以下表示される順に2つ目のフィールドから6つ目のフィールドまでをフィールド2F2~フィールド6F6と呼ぶ。但し、フィールド1からフィールド6を出現させる順序はどのようにしても良い。この表示期間の組み合わせで64階調のうち所望の階調表示を行うことができる。また、実際のタイミングは、図5dに示すように表示期間の異なる6つのフィールドを分散させた組み合わせにする。図5dにおいては、表示1の期間、所定の画素を点灯させるとすると次に、書込5に入り、全画素にデータ信号を入力したら表示5に入る。つぎに書込4で全画素にデータ信号を入力したら表示4に入る。このようにして、書込2、書込3、書込6においても同様にそれぞれのフィールドで表示所定の画素を点灯させる。図5eは、図5dに示された6つのフィールドのフィールド5においてゲート回路から入力されるデータ信号によってあるゲート配線が選択されるというデータが書き込まれる期間書込5と、選択されたゲート配線にソース配線からの信号が入力されて画素が表示される表示期間表示5を示したものである。図5は、VGA640×480のパネル表示をもとにしているため、ゲート配線は480本であり、さらに何本かのダミーを含むゲート配線全てを選択する期間が、図5eの書込期間である。書込期間においてソース配線から入力される信号をドットデータという。1ゲート選択期間にソース駆動回路から入力されるドットデータは、図5fに示す期間でサンプリングされる。これは、図5eに示す書込期間に選択されるゲートのデータが書き込まれると同時にソース配線から入力された信号が書き込まれていることを示している。なお、データが一度にサンプリングされる期間は、40nsec.である。なお、ソース駆動回路から入力されるドットデータは、図5fに示すように16個ずつ40nsec.ごとに同時に入力される。さらに、1ゲート選択期間に選択されるドットデータは、全てのデータサンプリングがなされるまで、図6に示すソース駆動回路内のラッチ16001にそれぞれ保持され、全てのサンプリングが終了した後にラッチ線6003からラッチデータが入力されて、全てのデータが一斉にラッチ26002に移動する。なお、シフトレジスタ6004は、クロック線6005からのクロックパルスによりビデオ線6006から入力されるビデオ信号を選択している。図5f中にサンプリング期間の他に設けられているラインデータラッチ期間とは、ラッチ16001からラッチ26002にデータを移動させる際にラッチ信号が入力され、データが移動する期間のことをいう。本発明におけるアクティブマトリクス型発光装置の画素構造を図7に示す。図7において、701はスイッチング素子として機能するTFT以下、スイッチング用TFTまたは、画素スイッチTFTという、702はEL素子703に供給する電流を制御するための素子電流制御素子として機能するTFT以下、電流制御用TFTまたはEL駆動TFTという、704はコンデンサ保持容量または、補助容量というである。スイッチング用TFT701はゲート配線705及びソース配線データ線706に接続されている。また、電流制御用TFT702のドレイン領域はEL素子703に、ソース領域は電源供給線または、電流供給線という707に接続されている。ゲート配線705が選択されるとスイッチング用TFT701のゲートが開き、ソース配線706のデータ信号がコンデンサ704に蓄積され、電流制御用TFT702のゲートが開く。そして、スイッチング用TFT701のゲートが閉じた後、コンデンサ704に蓄積された電荷によって電流制御用TFT702のゲートは開いたままとなり、その間、EL素子703が発光する。このEL素子703の発光量は流れる電流量で変化する。つまり、デジタル駆動の階調表示において、ソース配線706から入力されるデータ信号によって電流制御用TFT702のゲートが開または閉になり、EL駆動電源が入ると電流が流れ、EL素子が発光するのである。画素の電流制御用TFTの機能は、表示期間に当該画素を点灯表示させるか消灯非表示させるかを制御することである。表示期間と書込期間の切り替えは、右のパネル外の電源がFPC端子を通して行う。また、パネル外に取り付けられた電源図7の72の709は、書込期間と表示期間を切り替えるためのスイッチ機能を果たしている。書込期間では、この電源を切った状態電圧を加えない状態で、各画素にデータ信号を入力していく。そして、全ての画素にデータが入力されて書込期間が終了したら、電源図7の72の709を入れ、一斉に表示を行う。この期間が表示期間となる。EL素子が発光し画素を点灯させる期間は6つのフィールドのうち表示1~表示6までのいずれかの期間である。6つのフィールドが出現したら1フレームを終えたことになる。このとき、表示期間の積算によってその画素の階調が制御される。例えば、表示1と表示2を選択した場合には全灯を100としたうちの76の輝度が表現でき、表示3と表示5を選択した場合には16の輝度が表現できる。なお、以上は64階調の場合について説明したが、他の階調表示を行うことも可能である。仮にNビットNは2以上の整数の階調2n階調の表示を行う場合には、図8に示すように、まず1フレームをNビットの階調に対応させてN枚のフィールドF1、F2、F3...F、Fと表すに分割する。階調が多くなるにつれて1フレームの分割数も増え、駆動回路を高い周波数で駆動しなければならない。さらに、これらN枚の各フィールドは書込期間Ta及び表示期間Tsに分離される。そして、N枚の各フィールドの表示期間但し、F1、F2、F3...F、Fに対応する表示期間を各々Ts1、Ts2、Ts3...Ts、Tsと表すをTs1:Ts2:Ts3:...:Ts:Ts=20:21:22:...:2:2となるように処理する。この状態で、任意の1フィールドでは順次画素が選択され厳密には各画素のスイッチング用TFTが選択され、電流制御用TFTのゲート電極に所定のゲート電圧データ信号に対応するが加わる。このとき、電流制御用TFTが導通状態になるようなデータ信号が入力された画素のEL素子は、書込期間終了後、電源が入力されるとそのフィールドに割り当てられた表示期間だけ画素が点灯する。この動作をN枚のフィールド全てにおいて繰り返し、その表示期間の積算によって1フレームにおける各画素の階調が制御される。従って、任意の1画素に注目すると、その画素が各フィールドでどれだけの期間点灯したかどれだけの表示期間を経由したかによって、その1画素の階調が制御される。以上のように、アクティブマトリクス型発光装置にデジタル駆動の時分割階調方式を用いることで、アナログ駆動の階調表示において問題であったTFT特性の影響を受けずに階調表示を行うことが可能となる点が本発明の特徴であるが、本発明では、さらに、画素部の各画素には、TFTの特性のバラツキを抑えるために保持容量が形成されているが、この保持容量の配置を工夫することによって、画素の開口率の向上を図っている。本発明を実施することで、TFTの特性バラツキに影響されない鮮明な多階調カラー表示が可能なアクティブマトリクス型発光装置を得ることができる。具体的には、アクティブマトリクス型発光装置において従来のアナログ階調表示からデジタル信号による時分割階調表示を行うことで、電流制御用TFTの特性バラツキによる階調不良をなくし、色再現性の良い高精細な画像を得ることができる。また、基板上に形成されるTFT自体も各回路又は素子が必要とする性能に併せて最適な構造のTFTを配置することで、信頼性の高いアクティブマトリクス型発光装置を実現している。そして、そのようなアクティブマトリクス型発光装置を表示ディスプレイとして具備することで、画像品質が良く、信頼性の高い高性能な電気器具を生産することが可能となる。図1は、本実施例のアクティブマトリクス型液晶表示装置の概略ブロック図である。図1のアクティブマトリクス型発光装置は、基板上に形成されたTFTによって画素部101、画素部の周辺に配置されたデータ信号側駆動回路102、ゲート信号側駆動回路103が形成される。また、113は時分割階調データ信号発生回路SPC;SerialtoParallelConversionCircuitである。データ信号側駆動回路102は、シフトレジスタ102a、ラッチ1102b、ラッチ2102cを有している。その他、バッファ図示せずを有している。なお、本実施例のアクティブマトリクス型発光装置においては、データ信号側駆動回路を1つだけ設けているが、画素部の上下を挟むように2つのソース信号側駆動回路を設けても良い。また、103はゲート信号側駆動回路であり、シフトレジスタ、バッファ等いずれも図示せずを有している。画素部101は、640×480横×縦の画素を有している。各画素にはスイッチング用TFTおよび電流制御用TFTが配置されている。スイッチング用TFT105はゲート配線106及びソース配線データ線107に接続されている。また、電流制御用TFT108のドレイン領域はEL素子109に、ソース領域は電源供給線110に接続されている。ゲート配線106が選択されるとスイッチング用TFT105のゲートが開き、ソース配線107のデータ信号がコンデンサ112に蓄積され、電流制御用TFT108のゲートが開く。つまり、ソース配線107から入力されるデータ信号により電流制御用TFT108に電流が流れ、EL素子が発光する。ここで、本実施例のアクティブマトリクス型発光装置の動作および信号の流れを説明する。まず、データ信号側駆動回路102の動作を説明する。データ信号側駆動回路102は、基本的にシフトレジスタ102a、ラッチ1102b、ラッチ2102cを含む。シフトレジスタ102aにクロック信号CKおよびスタートパルスSPが入力される。シフトレジスタ102aは、これらのクロック信号CKおよびスタートパルスSPに基づきタイミング信号を順に発生させ、バッファ図示せずを通して後段の回路へタイミング信号を順次供給する。シフトレジスタ102aからのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給されるソース配線には、多くの回路あるいは素子が接続されているために負荷容量寄生容量が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの鈍りを防ぐために、このバッファが設けられる。バッファによって緩衝増幅されたタイミング信号デジタルデータ信号DigitalDataSignalsは、ラッチ1102bに供給される。ラッチ1102bは、6ビットデジタル信号6bitdigitalsignalを処理するラッチを有する。ラッチ1102bは、前記タイミング信号が入力されると、時分割階調データ信号発生回路104から供給される6ビットデジタルデータ信号を順次取り込み、保持する。ラッチ1102bの全てのステージにデジタルデータ信号の書込が一通り終了するまでの時間を書込期間という。すなわち、ラッチ1102bの中で一番左側のステージのラッチにデジタルデータ信号が書き込まれる時点から、一番右側のステージのラッチにデジタルデータ信号の書込が終了する時点までが書込期間である。また、上記書込期間をライン期間と呼ぶこともある。書込期間終了後、シフトレジスタ102aの動作タイミングに合わせて、ラッチ2102bにラッチシグナルLatchSignalが供給される。この瞬間、ラッチ1102bに書き込まれ保持されているデジタルデータ信号は、ラッチ2102cに一斉に送出され、ラッチ2102cに保持される。デジタル信号をラッチ2102cに送出し終えたラッチ1102bには、シフトレジスタ102aからのタイミング信号に基づき、再び時分割階調データ信号発生回路104から供給されるデジタル信号の書込が順次行われる。また、ラッチ2102cにはラッチ信号LatchSignalsが入力される。ゲート信号側駆動回路103においては、シフトレジスタ図示せずからのタイミング信号がバッファ図示せずに供給され、対応するゲート配線走査線に供給される。113は時分割階調データ信号発生回路SPC;SerialtoParallelConversionCircuitである。時分割階調データ信号発生回路113は、外部から入力されるデジタル信号の周波数を1/mに落とすための回路である。外部から入力されるデジタル信号を分割することにより、駆動回路の動作に必要な信号の周波数も1/mに落とすことができる。本発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置と異なり電圧階調表示ではないので、0または1の情報を有するデジタルデータ信号がそのまま画素部へと入力される。画素部101にはマトリクス状に複数の画素104が配列される。画素104の拡大図を図1Bに示す。図1Bにおいて、105はスイッチング用TFTであり、ゲート信号を入力するゲート配線106とビデオ信号を入力するソース配線107に接続されている。また、108は電流制御用TFTであり、そのゲートはスイッチング用TFT105のドレイン領域に接続される。そして、電流制御用TFT108の一方の不純物領域であるドレイン領域はEL素子109に接続され、他方の不純物領域であるソース領域は電源供給線110に接続される。EL素子109は電流制御用TFT108に接続された陽極画素電極と、EL層を挟んで陽極に対向して設けられた陰極対向電極とからなり、陰極は所定の電源111に接続されている。なお、スイッチング用TFT105は、nチャネル型TFTでもpチャネル型TFTでもよい。また、電流制御用TFT108においては、電流制御用TFT108が、nチャネル型TFTである場合には、電流制御用TFT108のドレイン領域はEL素子109の陰極に接続され、電流制御用TFT108が、pチャネル型TFTである場合には、電流制御用TFT108のドレイン領域はEL素子109の陽極に接続される構造をとる。また、スイッチング用TFT105が非選択状態オフ状態にある時、電流制御用TFT108のゲート電圧を保持するためにコンデンサ112が設けられる。このコンデンサ112はスイッチング用TFT105のドレイン領域と電源供給線110とに接続されている。以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回路113にて形成される。この回路ではデジタル信号からなるビデオ信号画像情報を含む信号を、時分割階調を行うためのデジタルデータ信号に変換すると共に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。典型的には、時分割階調データ信号発生回路113には、1フレームをNビットNは2以上の整数の階調に対応した複数のフィールドに分割する手段と、それら複数のフィールドにおいて書込期間及び表示期間を選択する手段と、その表示期間をTs1:Ts2:Ts3:...:Ts:Ts=20:21:22:...:2:2となるように設定する手段とが含まれる。時分割階調データ信号発生回路113は、本発明の発光装置の外部に設けても良いし、一体形成しても良い。発光装置の外部に設けられる場合、そこで形成されたデジタルデータ信号が本発明の発光装置に入力される構成となる。次に、本発明のアクティブマトリクス型発光装置について、断面構造の概略を図2に示す。図2において、11は基板、12は下地となる絶縁膜以下、下地膜というである。基板11としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。また、下地膜12は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜12としては、珪素シリコンを含む絶縁膜を用いれば良い。なお、本明細書において珪素を含む絶縁膜とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜SiOxNy:x、yは任意の整数、で示されるなど珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。201はスイッチング用TFTであり、nチャネル型TFTで形成されているが、スイッチング用TFTは、pチャネル型としてもよい。また、202は電流制御用TFTであり、図2は、電流制御用TFT202がpチャネル型TFTで形成された場合を示している。つまり、この場合は、電流制御用TFTのゲート電極は、EL素子の陽極に接続される。しかし、電流制御用TFTがnチャネル型TFTで形成された場合には、電流制御用TFTはEL素子の陰極に接続される。nチャネル型TFTの電界効果移動度はpチャネル型TFTの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ電流量を流すにもTFTサイズはnチャネル型TFTの方が小さくできる。ただし、本発明において、スイッチング用TFTと電流制御用TFTをnチャネル型TFTに限定する必要はなく、両方又はどちらか片方にpチャネル型TFTを用いることも可能である。スイッチング用TFT201は、ソース領域13、ドレイン領域14、LDD領域15a~15d、分離領域16及びチャネル形成領域17a、17bを含む活性層、ゲート絶縁膜18、ゲート電極19a、19b、第1層間絶縁膜20、ソース配線21並びにドレイン配線22を有して形成される。なお、ゲート絶縁膜18又は第1層間絶縁膜20は基板上の全TFTに共通であっても良いし、回路又は素子に応じて異ならせても良い。また、図2に示すスイッチング用TFT201はゲート電極19a、19bが電気的に接続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造であっても良い。マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用TFTのオフ電流を十分に低くすれば、それだけ図1Bに示すコンデンサ112に必要な容量を小さくすることができる。即ち、コンデンサ112の専有面積を小さくすることができるので、マルチゲート構造とすることはEL素子109の有効発光面積を広げる上でも有効である。さらに、スイッチング用TFT201においては、LDD領域15a~15dは、ゲート絶縁膜18を介してゲート電極19a、19bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、LDD領域15a~15dの長さ幅は2.0~12.0μm、代表的には6.0~10.0μmとすれば良い。なお、チャネル形成領域とLDD領域との間にオフセット領域チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が印加されない領域を設けることはオフ電流を下げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域16ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域がオフ電流の低減に効果的である。次に、電流制御用TFT202は、ソース領域26、ドレイン領域27、チャネル形成領域29、ゲート絶縁膜18、ゲート電極30、第1層間絶縁膜20、ソース配線31並びにドレイン配線32を有して形成される。なお、ゲート電極30はシングルゲート構造となっているが、マルチゲート構造であっても良い。図1Bに示すように、スイッチング用TFTのドレイン領域は電流制御用TFTのゲートに接続されている。具体的には電流制御用TFT202のゲート電極30はスイッチング用TFT201のドレイン領域14とドレイン配線接続配線とも言える22を介して電気的に接続されている。また、ソース配線29は図1Bの電源供給線110に接続される。また、流しうる電流量を多くするという観点から見れば、電流制御用TFT202の活性層特にチャネル形成領域の膜厚を厚くする好ましくは50~100nm、さらに好ましくは60~80nmことも有効である。逆に、スイッチング用TFT201の場合はオフ電流を小さくするという観点から見れば、活性層特にチャネル形成領域の膜厚を薄くする好ましくは20~50nm、さらに好ましくは25~40nmことも有効である。以上は画素内に設けられたTFTの構造について説明したが、このとき同時に駆動回路も形成される。図2には駆動回路を形成する基本単位となるCMOS回路が図示されている。図2においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するTFTをCMOS回路のnチャネル型TFT204として用いる。なお、ここでいう駆動回路としては、図1に示したデータ信号駆動回路102、ゲート信号駆動回路103を指す。勿論、他の論理回路レベルシフタ、A/Dコンバータ、信号分割回路等を形成することも可能である。nチャネル型204の活性層は、ソース領域35、ドレイン領域36、LDD領域37及びチャネル形成領域38を含み、LDD領域37はゲート絶縁膜18を介してゲート電極39と重なっている。本明細書中では、このLDD領域37をLov領域ともいう。ドレイン領域側のみにLDD領域を形成しているのは、動作速度を落とさないための配慮である。また、このnチャネル型TFT204はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、LDD領域37は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。また、CMOS回路のpチャネル型TFT205は、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。従って活性層はソース領域40、ドレイン領域41及びチャネル形成領域42を含み、その上にはゲート絶縁膜18とゲート電極43が設けられる。勿論、nチャネル型TFT204と同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。また、nチャネル型TFT204及びpチャネル型TFT205はそれぞれ第1層間絶縁膜20に覆われ、ソース配線44、45が形成される。また、ドレイン配線46によって両者は電気的に接続される。また、48は第2層間絶縁膜であり、TFTによってできる段差の平坦化を行う平坦化膜としての機能を有する。第2層間絶縁膜48としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、BCBベンゾシクロブテン等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。EL層は凹凸に非常に敏感であるため、TFTによる段差は第2層間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とEL素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。従って、膜厚は0.5~5μm好ましくは1.5~2.5μmが好ましい。また、49は酸化物導電膜からなる画素電極EL素子の陽極であり、第2層間絶縁膜48にコンタクトホール開孔を開けた後、形成された開孔部において電流制御用TFT202のドレイン配線32に接続されるように形成される。次に、絶縁膜50を形成する。絶縁膜50は、珪素を含む絶縁膜もしくは、有機樹脂膜をパターニングして形成すればよい。絶縁膜は、画素電極と画素電極との間を埋めるように形成され、このあと形成される発光層等の有機EL材料が、画素電極49の端部を覆わないようにするために設けられる。絶縁膜50の上にはEL層51が設けられる。EL層51は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注入層/正孔輸送層/発光層/電子輸送層の順に形成されるが、正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層のような構造でも良い。本発明では公知のいずれの構造を用いても良いし、EL層に対して蛍光性色素等をドーピングしても良い。有機EL材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用いることができる。米国特許第4,356,429号、米国特許第4,539,507号、米国特許第4,720,432号、米国特許第4,769,292号、米国特許第4,885,211号、米国特許第4,950,950号、米国特許第5,059,861号、米国特許第5,047,687号、米国特許第5,073,446号、米国特許第5,059,862号、米国特許第5,061,617号、米国特許第5,151,629号、米国特許第5,294,869号、米国特許第5,294,870号、特開平10-189525号公報、特開平8-241048号公報、特開平8-78159号公報。なお、発光装置には大きく分けて四つのカラー化表示方式があり、R赤G緑B青に対応した三種類のEL素子を形成する方式、白色発光のEL素子とカラーフィルターを組み合わせた方式、青色又は青緑発光のEL素子と蛍光体蛍光性の色変換層:CCMとを組み合わせた方式、陰極対向電極に透明電極を使用してRGBに対応したEL素子を重ねる方式がある。EL層51の上にはEL素子の陰極52が設けられる。陰極52としては、仕事関数の小さいマグネシウムMg、リチウムLi若しくはカルシウムCaを含む材料を用いる。好ましくはMgAgMgとAgをMg:Ag=10:1で混合した材料でなる電極を用いれば良い。他にもMgAgAl電極、LiAl電極、また、LiFAl電極が挙げられる。陰極52はEL層51を形成した後、大気解放しないで連続的に形成することが望ましい。陰極52とEL層51との界面状態はEL素子の発光効率に大きく影響するからである。なお、本明細書中では、画素電極陽極、EL層及び陰極で形成される発光素子をEL素子と呼ぶ。EL層51と陰極52とでなる積層体は、各画素で個別に形成する必要があるが、EL層51は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマCVD法等の気相法で選択的に形成することが好ましい。なお、EL層を選択的に形成する方法として、インクジェット法やスクリーン印刷法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。また、53は保護電極であり、陰極52を外部の水分等から保護すると同時に、各画素の陰極52を接続するための電極である。保護電極53としては、アルミニウムAl、銅Cu若しくは銀Agを含む低抵抗な材料を用いることが好ましい。この保護電極53にはEL層の発熱を緩和する放熱効果も期待できる。また、上記EL層51、陰極52を形成した後、大気解放しないで連続的に保護電極53まで形成することも有効である。本発明は、アクティブマトリクス型発光装置において、アナログ駆動の階調表示をデジタル駆動の時分割階調表示にすることで、これまでアナログ駆動の階調において問題となっていたTFTのバラつきの問題を改善したというものである。従って、図2の発光装置の構造に限定されるものではなく、図2の構造は本発明を実施する上での好ましい形態の一つに過ぎない。上記ポリシリコン膜を用いたTFTは、高い動作速度を示すが故にホットキャリア注入などの劣化も起こりやすい。そのため、図2のように、画素内において機能に応じて構造の異なるTFTオフ電流の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTを形成することは、高い信頼性を有し、且つ、良好な画像表示が可能な動作性能の高い発光装置を作製する上で非常に有効である。さらに、本発明の発光装置において、画素毎に保持容量を形成している。図19には、本発明を図2で示すような構造の場合に形成される容量を示している。なお、図19において図1又は図2と対応する部分には適宜、図1又は図2の符号を引用する。図19において、1903で示される領域が保持容量となる。保持容量1903は、電源供給線1902と電気的に接続された半導体膜1904、ゲート絶縁膜と同一層の絶縁膜図示せず及びゲート電極を形成する導電膜29と電気的に接続された同一の導電膜との間で形成される。なお、半導体膜1904は、スイッチング用TFT及び電流制御用TFTを作製する際に形成される半導体膜を第一の半導体膜と呼ぶのに対して、分離して形成されるので、本発明においては、第二の半導体膜または、分離半導体膜という。つまり、分離半導体膜1904は、図19で示すようにスイッチング用TFTが有するソース領域13、ドレイン領域14といった不純物領域や、電流制御用TFTが有するソース領域26やドレイン領域27といった不純物領域を形成するための第一の半導体膜とは、孤立して形成されている。なお、1903で示される領域において、分離半導体膜1904はゲート絶縁膜を挟んで導電膜29と重なっており、この時、分離半導体膜1904の60以上が導電膜29と重なる構造になっている。さらに、分離半導体膜1904の60以上が層間絶縁膜を挟んで電源供給線1902と重なる構造になっている。又、導電膜29、層間絶縁膜図示せず及び電源供給線1902で形成される容量も保持容量として用いることが可能である。なお、本明細書中では、導電膜29のうち、分離半導体膜1904と重なる部分または、電源供給線1902と重なる部分のことを容量電極と呼ぶ。本発明の実施例について図9~図16および表1~4を用いて説明する。ここでは、本発明を実施する上で用いる画素部とその周辺に設けられる駆動回路構成およびその仕様サイズおよび電圧値等、さらに入力される信号について説明する。図9は、上面陰極成膜側からみたパネル全体の平面図である。ここで、表示は下面に向かってなされる。図9において901は画素部であり、902はソース駆動回路、903はゲート駆動回路、904はフレキシブルプリントサーキット以下FPC入力部である。なお、本実施例において用いたFPCは、500μmピッチで50×2本の端子を有する。本実施例において図9のFPC入力部1904a及びFPC入力部2904bは、図10に示すようなFPC入力部の保護回路を有する。なお、FPC入力端子部の保護回路を有するのは、図9中のFPC入力部1904a及びFPC入力部2904bの上部に付けられている番号1~100のうちの1~19、82~100を除く部分である。さらに、本実施例において用いたFPC入力端子の仕様を表1に示す。なお、表1に示されている端子No.は、図9中のFPC入力部1904a及びFPC入力部2904bの上部に付けられている番号1~100と対応している。次に、図9のゲート駆動回路903の詳細な回路図を図11に示す。ゲート駆動回路における正電源電圧は10Vであり、負電源電圧は0V、ゲート駆動回路に入力される動作クロックの周波数は、250kHzである。また、このゲート駆動回路は、走査方向の切り替え機能を有する。図11における記号g_chsw_aは、走査方向切り替えスイッチ、g_sftr_b、g_sftr_c、g_sftr_dは、シフトレジスタの一部であり、g_nand_eは、NAND回路、g_buff_f、g_buff_i、g_buff_k、g_buff_m、g_buff_n、g_buff_pは、バッファを示す。また、g_clk_g、g_clk_hは、クロック回路を示す。本実施例では、図11中の破線で囲まれている部分、つまりg_sftr_b、g_sftr_c、g_sftr_d、g_clk_g、g_clk_hから構成される部分をシフトレジスタ11001という。本実施例のゲート駆動回路を構成するシフトレジスタ、NAND回路、バッファに含まれるTFTのサイズを表2に示す。シフトレジスタ、NAND回路、バッファには、p型のTFTおよびN型のTFTが用いられているので、それぞれについて示した。表2中のサイズは、図11に示されている記号にそれぞれ対応している。また、表中においてL[μm]は、TFTのチャネル長を示し、W[μm]は、TFTのチャネル幅を示す。次に、図9のソース駆動回路902の詳細な回路図を図12に示す。ソース駆動回路における正電源電圧は9Vであり、負電源電圧は0Vで、ソース駆動回路に入力される動作クロックの周波数は、12.5MHzであり、走査方向の切り替え機能を有する。図12におけるs_chsw_aは、走査方向切り替えスイッチ、g_sftr_b、g_sftr_c、g_sftr_dは、シフトレジスタの一部、s_nand_eは、NAND回路、s_buf1_f、s_buf1_g、s_buf1_h、s_buf1_i、s_buf2_n、s_buf3_tは、いずれもバッファである。また、s_lat1_j、s_lat1_k、s_lat1_mは、いずれも1段目のラッチ以下ラッチ1というを示し、s_lat2_p、s_lat2_r、s_lat2_sは、いずれも2段目のラッチ以下ラッチ2というを示す。本実施例では、図12中の破線で囲まれている部分、つまりs_sftr_b、s_sftr_c、s_sftr_dから構成される部分をシフトレジスタ12001という。次に本実施例のソース駆動回路を構成するシフトレジスタ、NAND回路、バッファに含まれるTFTのサイズを表3に示す。シフトレジスタ、NAND回路、バッファには、p型のTFTおよびN型のTFTが用いられているので、それぞれについて示した。表3中のサイズは、図12に示されている記号にそれぞれ対応している。また、表中においてL[μm]は、TFTのチャネル長を示し、W[μm]は、TFTのチャネル幅を示す。なお、n型TFTのチャネル長には、Lov領域が含まれている。本実施例におけるパネル内の各画素は、図771のような構造をとる。ここで、電流制御用TFT702はp型L=5.0μm,W=15.0μmであり、スイッチング用TFT701は、N型L=4.0μmLoff=2.0μm×2×2を除く,W=3μmである。また、補助容量704の面積は、S~0.008×0.036mm2LDDSi-GTa-Al間である。本実施例における表示パネルの仕様を表4に示す。本実施例におけるパネルサイズは、87mm×100mmであり、画面サイズは、61mm×81mm対角4.0インチである。また画素のピッチは、126μmであり、画素配列は、ストライプ状になっており、開口率は、約60である。なお、本明細書中では、画素部においてTFTや配線等により光の透過が妨げられる部分の面積を画素部全体の面積から除いた領域を透過領域としたとき、画素部の面積全体に対する透過領域の比率を開口率または、有効発光面積という。また、1画面あたりの画素数は、d2640d2×d2480d2で計算され、307200d4496画素である。ただし、dは、ダミーを意味する。本実施例におけるパネル仕様は、640×480のVGAであり、単色表示である。また、64階調6ビットで、デューティー比は、62.5である。なお、本実施例においては、一つのパネルサイズに対する開口率を示したが、画素のピッチが100~140μmである場合には、開口率を50~80とすることが可能である。実施例1では、表示期間にパネル外に設けられたEL素子に電圧を加えるための電源図7の709のスイッチを切り、書込期間に電源のスイッチを入れるとしているが、この方法を用いると書込期間終了後、表示期間に入ると同時に電源のスイッチが入るというシステムになる。その場合、表示期間に入ると同時に急激な電流の増加が生じるため、パネル全体の負荷に対して電荷を充電する可変電圧源の能力を超えてしまうことがある。これによりパネル全体に必要な電圧を加えることができなくなり、十分なパネル表示ができなくなる。本実施例は、電源図7の709のスイッチを常に入れておくことで書込期間と表示期間の間の急激な電流の増加を防ぐというものである。しかし、この方法を用いると書込期間中も表示がなされることになり、図5cにおける書込4、書込5、書込6などの書込期間よりも表示期間が短い場合には、実質的に表示4、表示5、表示6を実施することは不可能になる。つまり、本実施例を実施する場合には1画素数を少なくして書込期間を短くする、2駆動回路に含まれるTFTの能力を上げて動作速度を上げる、3駆動回路をパネル外に付ける構造にして動作速度を上げるといった点を考慮する必要がある。本発明の実施例について図13~図15を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路部のTFTを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるCMOS回路を図示することとする。まず、図13Aに示すように、ガラス基板500上に下地膜501を300nmの厚さに形成する。本実施例では下地膜501として窒化酸化珪素膜を積層して用いる。この時、ガラス基板500に接する方の窒素濃度を10~25wtとしておくと良い。また、下地膜501に放熱効果を持たせることは有効であり、DLCダイヤモンドライクカーボン膜を設けても良い。次に下地膜501の上に50nmの厚さの非晶質珪素膜図示せずを公知の成膜法で形成する。なお、非晶質珪素膜に限定する必要はなく、非晶質構造を含む半導体膜微結晶半導体膜を含むであれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。また、膜厚は20~100nmの厚さであれば良い。そして、特開平7-130652号公報に記載の技術に従って非晶質珪素膜を結晶化し、結晶質珪素膜多結晶シリコン膜若しくはポリシリコン膜ともいう502を形成する。これ以外に公知の結晶化方法としてレーザー光を用いた結晶化法もしくは赤外光を用いた結晶化法を用いても良い図13A。次に、図13Bに示すように、結晶質珪素膜502をパターニングして島状に加工した半導体膜503~506を形成する図13B。次に、結晶質珪素膜502上に酸化珪素膜でなる保護膜507を130nmの厚さに形成する。この厚さは100~200nm好ましくは130~170nmの範囲で選べば良い。また、珪素を含む絶縁膜であれば他の膜でも良い。この保護膜503は不純物を添加する際に結晶質珪素膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするために設ける。そして、保護膜507を介してp型を付与する不純物元素以下、p型不純物元素というを半導体膜503~506に添加する。なお、p型不純物元素としては、代表的には周期表の13族に属する元素、典型的にはボロンを用いることができる。なお、本実施例ではジボランB2H6を質量分離しないでプラズマ励起したプラズマドーピング法を用いてボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い図13C。この工程により半導体膜503~506中にはp型不純物元素が1×1015~5×1017atomscm3代表的には1×1016~1×1017atomscm3の濃度で含まれる。ここで添加されたp型不純物元素はTFTのしきい値電圧の調節に用いられる。次に、保護膜507上にレジストマスク508a、508bを形成し、保護膜507を介してn型を付与する不純物元素以下、n型不純物元素というを添加する。なお、n型不純物元素としては、代表的には周期表の15族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではフォスフィンPH3を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを1×1018atomscm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い図13D。この工程により形成されるn型不純物領域509には、n型不純物元素が2×1016~5×1019atomscm3代表的には5×1017~5×1018atomscm3の濃度で含まれるようにドーズ量を調節する。この時点で、添加したn型不純物元素及びp型不純物元素の活性化を行っても良い。活性化手段は公知の技術を用いれば良いが、代表的にはレーザーアニール、ランプアニール、ファーネスアニールもしくはそれらを併用して行えば良い。次に、図13Eに示すように、半導体膜503~506を覆ってゲート絶縁膜510を形成する。ゲート絶縁膜510としては、10~200nm、好ましくは50~150nmの厚さの珪素を含む絶縁膜を用いれば良い。これは単層構造でも積層構造でも良い。本実施例では110nm厚の窒化酸化珪素膜を用いる。次に、200~400nm厚の導電膜を形成し、パターニングしてゲート電極511~515を形成する。なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知のあらゆる導電膜を用いることができる。代表的には、タンタルTa、チタンTi、モリブデンMo、タングステンW、クロムCr、シリコンSiから選ばれた元素でなる膜、または前記元素の窒化物膜代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜、または前記元素を組み合わせた合金膜代表的にはMo-W合金、Mo-Ta合金、または前記元素のシリサイド膜代表的にはタングステンシリサイド膜、チタンシリサイド膜を用いることができる。勿論、単層で用いても積層して用いても良い。本実施例では、50nm厚の窒化タンタルTaN膜と、350nm厚のタンタルTa膜とからなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてXe、Ne等の不活性ガスを添加すると応力による膜はがれを防止することができる。またこの時、ゲート電極512はn型不純物領域509の一部にゲート絶縁膜510を挟んで重なるように形成する。この重なった部分が後にゲート電極と重なったLDD領域となる。次に、図14Aに示すように、ゲート電極511~515をマスクとして自己整合的にn型不純物元素本実施例ではリンを添加する。こうして形成される不純物領域516~523にはn型不純物領域509の1/2~1/10代表的には1/3~1/4の濃度でリンが添加されるように調節する。具体的には、1×1016~5×1018atomscm3典型的には3×1017~3×1018atomscm3の濃度が好ましい。次に、図14Bに示すように、ゲート電極511~515をマスクとして自己整合的にゲート絶縁膜507をエッチングする。こうしてゲート電極の直下に残存したゲート絶縁膜524~528が形成される。次に、図14Cに示すように、レジストマスク529を形成する。そして、p型不純物元素本実施例ではボロンを添加し、高濃度にボロンを含む不純物領域530~533を形成する。ここではジボランB2H6を用いたイオンドープ法により3×1020~3×1021atomscm3代表的には5×1020~1×1021atomscm3の濃度となるようにボロンを添加する。なお、不純物領域530~533には既に1×1016~5×1018atomscm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも300倍以上の濃度で添加される。そのため、予め形成されていたn型の不純物領域は完全にP型に反転し、P型の不純物領域として機能する。次に、図14Dに示すようにレジストマスク534a~534dを形成し、n型不純物元素本実施例ではリンを添加して高濃度にリンを含む不純物領域535~539を形成する。ここでもフォスフィンPH3を用いたイオンドープ法で行い、この領域のリンの濃度は1×1020~1×1021atomscm3代表的には2×1020~5×1021atomscm3となるように調節する。なお、不純物領域530~533のうち、540~543で示される領域には同様にリンが添加されるが、p型不純物元素の濃度に比べて十分に低い濃度であるため、p型からn型に反転するようなことはない。また、この工程によってnチャネル型TFTのソース領域及びドレイン領域が形成されるが、スイッチング用TFTでは、図14Aの工程で形成したn型不純物領域519~521の一部を残すようにする。この残された領域が、図2におけるスイッチング用TFTのLDD領域15a~15dに相当する。次に、レジストマスク534a~534dを除去した後、保護膜544を形成し、その後、添加されたn型またはp型不純物元素を活性化する。活性化手段としては、ファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらを併用して行うことができる。本実施例では電熱炉において窒素雰囲気中、550°C、4時間のファーネスアニールを行う図14E。次に、図15Aに示すように、第1層間絶縁膜545を形成する。なお、保護膜544を含めて第1層間絶縁膜と呼んでも良い。第1層間絶縁膜545としては、シリコンを含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は400nm~1.5μmとすれば良い。本実施例では、保護膜544として200nm厚の窒化酸化シリコン膜を用い、その上に500nm厚の酸化シリコン膜を積層した構造とする。次に、第1層間絶縁膜545に対してコンタクトホールを形成し、ソース配線546~549と、ドレイン配線550~552を形成する。なお、本実施例ではこの配線を、チタン膜60nm、窒化チタン膜40nm、2wtのシリコンを含むアルミニウム膜300nm、チタン膜100nmをスパッタ法で連続形成した四層構造の積層膜とする。勿論、他の導電膜を用いても良い。また、必要であれば、この配線上にパッシベーション膜を形成することも可能である。この場合、パッシベーション膜としては、窒化珪素膜もしくは窒化酸化珪素膜を用い、50~500nm代表的には200~300nmの膜厚で形成することが望ましい。さらに、3の水素を含む雰囲気中で、300~450°Cで1~4時間の熱処理することにより水素化処理を行う。この工程は熱的に励起された水素により半導体の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。なお、水素化処理は第1層間絶縁膜545を形成する間に入れても良い。即ち、保護膜544を形成した後で上記のように水素化処理を行い、その後で第1層間絶縁膜545を形成しても構わない。また、上述したパッシベーション膜を形成した後で行っても良い。次に、図15Bに示すように有機樹脂からなる第2層間絶縁膜553を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリルもしくはBCBベンゾシクロブテンを使用することができる。特に、第2層間絶縁膜553は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは1~5μmさらに好ましくは2~4μmとすれば良い。次に、第2層間絶縁膜553にドレイン配線552に達するコンタクトホールを形成し、酸化物導電膜からなる画素電極554を形成する。本実施例では画素電極554として酸化インジウムと酸化スズとの化合物からなる酸化物導電膜を110nmの厚さに形成する。次に、図15Cに示すように絶縁膜555、556を形成する。絶縁膜555、556は200~300nm厚の珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。絶縁膜555は画素と画素との間画素電極と画素電極との間を埋めるように形成され、このあと形成される発光層等の有機EL材料が画素電極554の端部を覆わないようにするために設けられる。また、絶縁膜556は画素電極554の凹部を埋めるように設けられ、この部分におけるEL素子の陰極と画素電極とのショートを防ぐ効果をもつ。次に、画素電極554の表面にオゾン処理を行う。本実施例では、酸素ガス中に晒した状態で紫外光UV光を照射することで処理を行う。その後、スピンコート法により正孔注入層557、発光層558を形成する。本実施例では正孔注入層557として30nm厚のポリチオフェンPEDOTを用い、発光層558として80nm厚のポリパラフェニレンビニレンPPVを用いる。なお、本実施例では発光層及び正孔注入層でなる二層構造とするが、その他に正孔輸送層、電子注入層、電子輸送層等を設けても構わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。またEL材料として、高分子系材料だけでなく低分子系材料を用いても良いし、無機材料を組み合わせて用いても良い。次に、仕事関数の低い導電膜からなる陰極559を400nmの厚さに形成する。このような導電膜としては、周期表の1族もしくは2族に属する元素を含む導電膜のように仕事関数が2.0~3.0の導電膜を用いると良い。また、陰極559の上にパッシベーション膜を設けることも有効である。こうして図15Cに示すような構造のアクティブマトリクス基板が完成する。なお、絶縁膜555、556を形成した後、陰極559を形成するまでの工程をマルチチャンバー方式またはインライン方式の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。こうして図15Cに示すような構造が完成する。なお、実際には、図15Cまで完成したら、さらに外気に曝されないように気密性の高い保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等やセラミックス製シーリングカンなどのハウジング材でパッケージング封入することが好ましい。その際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置することでEL層の信頼性寿命が向上する。また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクターフレキシブルプリントサーキット:FPCを取り付けて製品として完成する。このような出荷できる状態にまでしたものを本明細書中では発光装置または、ELモジュールという。ここで本実施例のアクティブマトリクス型発光装置の構成を図16の斜視図を用いて説明する。本実施例のアクティブマトリクス型発光装置は、ガラス基板601上に形成された、画素部602と、ゲート側駆動回路603と、ソース側駆動回路604で構成される。画素部のスイッチング用TFT605はnチャネル型TFTであり、ゲート側駆動回路603に接続されたゲート配線606、ソース側駆動回路604に接続されたソース配線607の交点に配置されている。また、スイッチング用TFT605のドレイン領域は電流制御用TFT608のゲートに接続されている。さらに、電流制御用TFT608のソース側は電源供給線609に接続される。本実施例のような構造では、電源供給線609には接地電位アース電位が与えられている。また、電流制御用TFT608のドレイン領域にはEL素子610が接続されている。また、このEL素子610のカソードには所定の電圧本実施例では10~12Vが加えられる。そして、外部入出力端子となるFPC611には駆動回路まで信号を伝達するための入出力配線接続配線612、613、及び電源供給線609に接続された入出力配線614が設けられている。さらに、ハウジング材をも含めた本実施例の発光装置について図17A、Bを用いて説明する。なお、必要に応じて図16で用いた符号を引用することにする。基板1200上には画素部1201、データ信号側駆動回路1202、ゲート信号側駆動回路1203が形成されている。それぞれの駆動回路からの各種配線は、入出力配線612~614を経てFPC611に至り外部機器へと接続される。このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジング材1204を設ける。なお、ハウジング材1204はEL素子の外寸よりも内寸が大きい凹部を有する形状又はシート形状であり、接着剤1205によって、基板1200と共同して密閉空間を形成するようにして基板1200に固着される。このとき、EL素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジング材1204は複数設けても構わない。また、ハウジング材1204の材質はガラス、ポリマー等の絶縁性物質が好ましい。例えば、非晶質ガラス硼硅酸塩ガラス、石英等、結晶化ガラス、セラミックスガラス、有機系樹脂アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂等、シリコン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接着剤1205が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能である。また、接着剤1205の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いることもできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。さらに、ハウジング材と基板1200との間の空隙1206は不活性ガスアルゴン、ヘリウム、窒素等を充填しておくことが望ましい。また、ガスに限らず不活性液体パーフルオロアルカンに代表されるの液状フッ素化炭素等を用いることも可能である。不活性液体に関しては特開平8-78519号で用いられているような材料で良い。また、空隙1206に乾燥剤を設けておくことも有効である。乾燥剤としては特開平9-148066号公報に記載されているような材料を用いることができる。典型的には酸化バリウムを用いれば良い。また、図17Bに示すように、画素部には個々に孤立したEL素子を有する複数の画素が設けられ、それらは全て保護電極1207を共通電極として有している。本実施例では、EL層、陰極MgAg電極及び保護電極を大気解放しないで連続形成することが好ましいとしたが、EL層と陰極とを同じマスク材を用いて形成し、保護電極だけ別のマスク材で形成すれば図17Bの構造を実現することができる。このとき、EL層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない。勿論、駆動回路上に設けられていても問題とはならないが、EL層にアルカリ金属が含まれていることを考慮すると設けない方が好ましい。なお、保護電極1207は1208で示される領域において、画素電極と同一材料でなる接続配線1209を介して入出力配線1210に接続される。入出力配線1210は保護電極1207に所定の電圧本実施例では接地電位、具体的には0Vを与えるための電源供給線であり、導電性ペースト材料1211を介してFPC611に接続される。ここで領域1208におけるコンタクト構造を実現するための作製工程について図18を用いて説明する。まず、本実施例の工程に従って図15Aの状態を得る。このとき、基板端部図17Bにおいて1208で示される領域において第1層間絶縁膜544及びゲート絶縁膜514を除去し、その上に入出力配線1210を形成する。勿論、図15Aのソース配線及びドレイン配線と同時に形成される図18A。次に、図15Bにおいて第2層間絶縁膜553を部分的にエッチングする。さらに、開孔部1302上に接続配線1209を形成して図18Bに示す形状を得る。勿論、この接続配線1209は図15Bにおいて画素電極554と同時に形成される図18B。この状態で画素部ではEL素子の形成工程第3層間絶縁膜、EL層及び陰極の形成工程が行われる。この際、図13に示される領域ではマスク等を用いて第3層間絶縁膜やEL素子が形成されないようにする。そして、陰極557を形成した後、別のマスクを用いて保護電極558を形成する。これにより保護電極558と入出力配線1210とが接続配線1209を介して電気的に接続される。さらに、第2パッシベーション膜559を設けて図18Cの状態を得る。以上の工程により図17Bの1208で示される領域のコンタクト構造が実現される。そして、入出力配線1210はハウジング材1204と基板1200との間を隙間但し接着剤1205で充填されている。即ち、接着剤1205は入出力配線の段差を十分に平坦化しうる厚さが必要である。を通ってFPC611に接続される。なお、ここでは入出力配線1210について説明したが、他の出力配線612~614も同様にしてハウジング材1204の下を通ってFPC611に接続される。本実施例では、実施例3によって作製されたアクティブマトリクス型発光装置の画素構造の一例を説明する。説明には図19を用いる。なお、図19において図1又は図2と対応する部分には適宜、図1又は図2の符号を引用する。図19において、1901で示される配線は、スイッチング用TFT201のゲート電極を電気的に接続するゲート線である。また、スイッチング用TFT201のソース領域13は、ソース線21に接続され、ドレイン領域14は、ドレイン配線22に接続される。また、ドレイン配線22は、電流制御用TFT202のゲート電極に電気的に接続される。また、電流制御用TFT202のソース領域26は、電源供給線1902に電気的に接続され、ドレイン領域27は、ドレイン配線31に電気的に接続される。このとき、1903で示される領域には、保持容量が形成される。保持容量1903は、電源供給線1902とコンタクト1906を介して電気的に接続された半導体膜1904、ゲート絶縁膜と同一層の絶縁膜図示せず及びゲート電極を形成する導電膜29と電気的に接続された同一の導電膜との間で形成される。なお、半導体膜1904は、スイッチング用TFT及び電流制御用TFTを作製する際に形成される半導体膜と同時に成膜されるが、成膜後、分離して形成されるので本発明においては、分離半導体膜という。つまり、分離半導体膜1904は、図19で示すようにスイッチング用TFTのソース領域13やドレイン領域14、電流制御用TFTのソース領域26やドレイン領域27を形成するための半導体膜とは、孤立して形成されている。なお、1903で示される領域において、分離半導体膜1904はゲート絶縁膜を挟んで導電膜29と重なっており、この時、分離半導体膜1904の60以上が導電膜29と重なる構造になっている。さらに、分離半導体膜1904の60以上が層間絶縁膜を挟んで電源供給線1902と重なる構造になっている。又、導電膜29、層間絶縁膜図示せず及び電源供給線1902で形成される容量も保持容量として用いることが可能である。なお、本明細書中では、導電膜29のうち、分離半導体膜1904と重なる部分または、電源供給線1902と重なる部分のことを容量電極と呼ぶ。なお、分離半導体膜1904、ゲート絶縁膜及び容量電極で形成される保持容量は、図13~図15で説明したTFTと同時に作製される。具体的には、図13A~Cにおいて形成された分離半導体膜1904に、図13Dの工程においてn型不純物を添加し、さらに図13Eにおいて、容量電極を形成する。そして、容量電極の上に層間絶縁膜を形成し、その層間絶縁膜の上に電源供給線を形成することにより保持容量が作製される。さらに、本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。その理由を以下に説明する。本発明の発光装置は1フレームを複数のフィールドに分割して駆動するため、画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負荷配線抵抗、寄生容量またはTFTの書き込み容量などを可能な限り低減することが好ましい。TFTの書き込みにおいてデータ配線やゲート配線に付加される寄生容量は大部分がそれら配線の上に形成されたEL素子の陰極または保護電極との間で形成されるが、この点については第2層間絶縁膜として比誘電率の低い有機樹脂膜を1.5~2.5μmという厚さで形成するので寄生容量は殆ど無視できる。このことより本発明を画素部の面積の大きい発光装置に実施する上で最も障害となるのはデータ配線やゲート配線の配線抵抗となる。勿論、データ信号側駆動回路を複数に分割して並列処理をさせたり、画素部を挟んでデータ信号側駆動回路やゲート信号側駆動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなことも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じてしまう。従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、本発明を実施する上で非常に有効である。なお、本実施例のような回路の構成は、デジタル駆動以外の駆動方法においても、例えばアナログ駆動においても有効である。また、本実施例は、実施例1~3のいずれの構成とも自由に組み合わせて実施することが可能である。本実施例では、図2と異なる構造の画素部を形成する場合について図20を用いて説明する。なお、図2と同様の構造に関しては、図2と同様の番号を用いているので図2を参照すると良い。また、図20に示した発光装置は、電流制御用TFT202において、チャネル形成領域28は、ゲート絶縁膜18cを挟んでゲート電極29に重なる構造になっている。本実施例の場合、第2層間絶縁膜47に対してコンタクトホールを形成したら、画素電極54を形成する。本実施例では画素電極54として、200nm厚のアルミニウム合金膜1wtのチタンを含有したアルミニウム膜を設ける。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の高い材料であることが好ましい。次に、絶縁膜49、50を形成する。絶縁膜49、50は、200~300nm厚の珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すればよい。さらに、絶縁膜49、50の上には、EL層51が形成される。こうしてEL層51まで形成したら、その上に正孔注入層55、陽極56を形成する。本実施例では、正孔注入層55として30nmのポリチオフェンPEDOTを用い、陽極56として酸化インジウムと酸化スズとの化合物からなる酸化物導電膜を110nmの厚さに形成する。こうしてEL素子206が形成される。なお、この場合、図2とは陰極及び陽極の位置が逆になる。本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はTFTが形成された基板とは反対側に放射される。そのため、画素内のほぼ全域、即ちTFTが形成された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面積が大幅に向上し、画像の明るさやコントラスト比明暗の比が向上する。なお、本実施例の構成は、実施例1~4のいずれの構成とも自由に組み合わせることが可能である。本発明に用いるソース駆動回路の一部を図21に示す。図中の2601は、シフトレジスタ、2602は、ラッチ1である。なお、本実施例の構成は、実施例1~5のいずれの構成とも自由に組み合わせることが可能である。本発明に用いる駆動回路の写真を図22Aに、また静止画表示の写真を図22Bに示す。さらに、本発明を用いて作製したアクティブマトリクス型の発光装置の外観の写真を図23に示す。なお、本実施例の構成は、実施例1~6のいずれの構成とも自由に組み合わせることが可能である。実施例1の図2に示した構造において、活性層と基板11との間に設けられる下地膜12として、放熱効果の高い材料を用いることは有効である。特に電流制御用TFTは長時間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することでTFTの熱劣化を抑制することができる。放熱効果をもつ透光性材料としては、Bホウ素、C炭素、N窒素から選ばれた少なくとも一つの元素と、Alアルミニウム、Si珪素、Pリンから選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。例えば、窒化アルミニウムAlxNyに代表されるアルミニウムの窒化物、炭化珪素SixCyに代表される珪素の炭化物、窒化珪素SixNyに代表される珪素の窒化物、窒化ホウ素BxNyに代表されるホウ素の窒化物、リン化ホウ素BxPyに代表されるホウ素のリン化物を用いることが可能である。また、酸化アルミニウムAlxOyに代表されるアルミニウムの酸化物は透光性に優れ、熱伝導率が20Wm1K1であり、好ましい材料の一つと言える。なお、上記透光性材料において、x、yは任意の整数である。また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウムに窒素を添加して、AlNxOyで示される窒化酸化アルミニウムを用いることも可能である。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。なお、上記窒化酸化アルミニウムにおいて、x、yは任意の整数である。また、特開昭62-90260号公報に記載された材料を用いることができる。即ち、Si、Al、N、O、Mを含む絶縁膜但し、Mは希土類元素の少なくとも一種、好ましくはCeセリウム,Ybイッテルビウム,Smサマリウム,Erエルビウム,Yイットリウム、Laランタン、Gdガドリニウム、Dyジスプロシウム、Ndネオジウムから選ばれた少なくとも一つの元素を用いることもできる。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜特にダイヤモンドに特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。を含む炭素膜を用いることもできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚好ましくは5~100nmで用いることが好ましい。また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの薄膜と、珪素を含む絶縁膜とを積層して用いても良い。なお、本実施例の構成は、実施例1~7のいずれの構成とも自由に組み合わせて実施することが可能である。実施例3ではEL層として有機EL材料を用いることが好ましいとしたが、本発明は無機EL材料を用いても実施できる。但し、現在の無機EL材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するTFTを用いなければならない。または、将来的にさらに駆動電圧の低い無機EL材料が開発されれば、本発明に適用することは可能である。また、本実施例の構成は、実施例1~8のいずれの構成とも自由に組み合わせることが可能である。本発明を実施する上で用いたEL素子の素子構造の一例を図24に示す。図24Aは、低分子EL材料を用いた場合であり、基板上にITO電極図24Aでは、ITOと示すを作成した後、陽極のバッファ層に銅フタロシアニンCuPcをもちい、正孔輸送層にa-NPD、発光層にAlqを用いた。成膜方法は蒸着であり、基板上のITO電極上に順次積層させた。蒸着時の真空度は2×106Torr以下である。図24Bには、高分子PolymerEL材料を用いた場合の素子構造を示す。基板上にITO電極を作成し、Polymer層をスピンコートし、さらに蒸着により陰極Metalを形成した。蒸着時の真空度は4×106Torr以下である。本実施例では、発光層を各画素共通とし、モノカラーのパネルを制作した。さらに、陰極蒸着の際にはメタルマスクを用い、必要な部分にのみ金属を成膜した。また、その後に作成した素子は、樹脂を用いて封止をした。また、本実施例の構成は、実施例1~9のいずれの構成とも自由に組み合わせることが可能である。実施例10で説明したEL素子の特性を図25に示す。これは、EL素子に一定の電圧を加えたときの電流密度と輝度を測定したものである。結果は、低分子EL素子及び高分子EL素子ともに10mAcm2で数百カンデラとなり、ELディスプレイとして用いるのに十分な効率を示している。また、本実施例の構成は、実施例1~10のいずれの構成とも自由に組み合わせることが可能である。本発明を実施して形成されたアクティブマトリクス型発光装置または、ELモジュールは、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。そのため本発明は直視型のELディスプレイ発光装置を組み込んだ表示ディスプレイを指すに対して実施することが可能である。ELディスプレイとしてはパソコンモニタ、TV放送受信用モニタ、広告表示モニタ等が挙げられる。また、本発明は上述のELディスプレイも含めて、表示ディスプレイを部品として含むあらゆる電気器具に対して実施することが可能である。そのような電気器具としては、ELディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話または電子書籍等、記録媒体を備えた画像再生装置具体的にはコンパクトディスクCD、レーザーディスクLD又はデジタルビデオディスクDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。それら電気器具の例を図26に示す。図26Aはパーソナルコンピュータであり、本体2001、筐体2002、表示装置2003、キーボード2004等を含む。本発明は表示装置2003に用いることができる。図26Bはビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明を表示装置2102に用いることができる。また、本発明は表示装置2102に対角4インチのパネルを用いることもできる。図26Cはゴーグル型ディスプレイであり、本体2201、表示装置2202、アーム部2203等を含む。本発明は表示装置2202に用いることができる。図26Dは携帯型モバイルコンピュータであり、本体2301、カメラ部2302、受像部2303、操作スイッチ2304、表示装置2305等を含む。本発明は表示装置2405に用いることができる。図26Eは記録媒体を備えた画像再生装置具体的にはDVD再生装置であり、本体2401、記録媒体CD、LDまたはDVD等2402、操作スイッチ2403、表示装置a2404、表示装置b2405等を含む。表示装置aは主として画像情報を表示し、表示装置bは主として文字情報を表示するが、本発明はこれら表示装置a、bに用いることができる。なお、記録媒体を備えた画像再生装置としては、CD再生装置、ゲーム機器などに本発明を用いることができる。図26FはELディスプレイであり、筐体2501、支持台2502、表示装置2503等を含む。本発明は表示装置2503に用いることができる。表示装置の画像表示領域の面積が対角10インチ以上となる場合には、実施例5に示したような画素構造が有効である。また、将来的にEL材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジェクターに用いることも可能となる。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例1~11のどのような組み合わせからなる構成を用いても実現することができる。本実施例では、本発明のELディスプレイの駆動方法を用いた場合、どの様な電圧電流特性を有する領域で電流制御用TFTを駆動させるかについて説明する。EL素子は、印加される電圧が少しでも変化すると、それに対してEL素子を流れる電流が指数関数的に大きく変化する。別の見方をすると、EL素子を流れる電流の大きさが変化しても、EL素子に印加される電圧値はあまり変化しない。そして、EL素子の輝度は、EL素子に流れる電流にほぼ正比例して大きくなる。よって、EL素子に印加される電圧の大きさ電圧値を制御することによりEL素子の輝度を制御するよりも、EL素子を流れる電流の大きさ電流値を制御することによりEL素子の輝度を制御する方が、TFTの特性に左右されずらく、EL素子の輝度の制御が容易である。図27を参照する。図27Aは、図3に示した本発明のELディスプレイの画素において、電流制御用TFT108およびEL素子110の構成部分のみを図示したものである。図27Bには、図27Aで示した電流制御用TFT108およびEL素子110の電圧電流特性を示す。なお図27で示す電流制御用TFT108の電圧電流特性のグラフは、ソース領域とドレイン領域の間の電圧であるVDSに対する、電流制御用TFT108のドレイン領域に流れる電流の大きさを示しており、図27には電流制御用TFT108のソース領域とゲート電極の間の電圧であるVGSの値の異なる複数のグラフを示している。図27Aに示したように、EL素子110の画素電極と対向電極111の間にかかる電圧をVEL、電源供給線に接続される端子2601とEL素子110の対向電極111の間にかかる電圧をVTとする。なおVTは電源供給線の電位によってその値が固定される。また電流制御用TFT108のソース領域ドレイン領域間の電圧をVDS、電流制御用TFT108のゲート電極に接続される配線2602とソース領域との間の電圧、つまり電流制御用TFT108のゲート電極とソース領域の間の電圧をVGSとする。電流制御用TFT108はnチャネル型TFTでもpチャネル型TFTでもどちらでも良い。また、電流制御用TFT108とEL素子110とは直列に接続されている。よって、両素子電流制御用TFT108とEL素子110を流れる電流値は同じである。従って、図27Aに示した電流制御用TFT108とEL素子110とは、両素子の電圧電流特性を示すグラフの交点動作点において駆動する。図27Bにおいて、VELは、対向電極111の電位と動作点での電位との間の電圧になる。VDSは、電流制御用TFT108の端子2601での電位と動作点での電位との間の電圧になる。つまり、VTは、VELとVDSの和に等しい。ここで、VGSを変化させた場合について考える。図27Bから分かるように、電流制御用TFT108の|VGS-VTH|が大きくなるにつれて、言い換えると|VGS|が大きくなるにつれて、電流制御用TFT108に流れる電流値が大きくなる。なお、VTHは電流制御用TFT108のしきい値電圧である。よって図27Bから分かるように、|VGS|が大きくなると、動作点においてEL素子110を流れる電流値も当然大きくなる。EL素子110の輝度は、EL素子110を流れる電流値に比例して高くなる。|VGS|が大きくなることによってEL素子110を流れる電流値が大きくなると、電流値に応じてVELの値も大きくなる。そしてVTの大きさは電源供給線の電位によって定まっているので、VELが大きくなると、その分VDSが小さくなる。また図27Bに示したように、電流制御用TFTの電圧電流特性は、VGSとVDSの値によって2つの領域に分けられる。|VGS-VTH|<|VDS|である領域が飽和領域、|VGS-VTH|>|VDS|である領域が線形領域である。飽和領域においては以下の式1が成り立つ。なおIDSは電流制御用TFT108のチャネル形成領域を流れる電流値である。またβ=μC0W/Lであり、μは電流制御用TFT108の移動度、C0は単位面積あたりのゲート容量、W/Lはチャネル形成領域のチャネル幅Wとチャネル長Lの比である。式1IDS=βVGS-VTH2/2また線形領域においては以下の式2が成り立つ。式2IDS=β{VGS-VTHVDS-VDS2/2}式1からわかるように、飽和領域において電流値はVDSによってほとんど変化せず、VGSのみによって電流値が定まる。一方、式2からわかるように、線形領域は、VDSとVGSとにより電流値が定まる。|VGS|を大きくしていくと、電流制御用TFT108は線形領域で動作するようになる。そして、VELも徐々に大きくなっていく。よって、VELが大きくなった分だけ、VDSが小さくなっていく。線形領域では、VDSが小さくなると電流量も小さくなる。そのため、VGSを大きくしていっても、電流値は増加しにくくなってくる。|VGS|=∞になった時、電流値=IMAXとなる。つまり、|VGS|をいくら大きくしても、IMAX以上の電流は流れない。ここで、IMAXは、VEL=VTの時に、EL素子110を流れる電流値である。このように|VGS|の大きさを制御することによって、動作点を飽和領域にしたり、線形領域にしたりすることができる。ところで、全ての電流制御用TFTの特性は理想的には全て同じであることが望ましいが、実際には個々の電流制御用TFTでしきい値VTHと移動度μとが異なっていることが多い。そして個々の電流制御用TFTのしきい値VTHと移動度μとが互いに異なると、式1及び式2からわかるように、VGSの値が同じでも電流制御用TFT108のチャネル形成領域を流れる電流値が異なってしまう。図28にしきい値VTHと移動度μとがずれた電流制御用TFTの電流電圧特性を示す。実線2701が理想の電流電圧特性のグラフであり、2702、2703がそれぞれしきい値VTHと移動度μとが理想とする値と異なってしまった場合の電流制御用TFTの電流電圧特性である。電流電圧特性のグラフ2702、2703は飽和領域においては同じ電流値ΔI1だけ、理想の特性を有する電流電圧特性のグラフ2701からずれていて、電流電圧特性のグラフ2702の動作点2705は飽和領域にあり、電流電圧特性のグラフ2703の動作点2706は線形領域にあったとする。その場合、理想の特性を有する電流電圧特性のグラフ2701の動作点2704における電流値と、動作点2705及び動作点2706における電流値のずれをそれぞれΔI2、ΔI3とすると、飽和領域における動作点2705よりも線形領域における動作点2706の方が小さい。よって本発明で示したデジタル方式の駆動方法を用いる場合、動作点が線形領域に存在するように電流制御用TFTとEL素子を駆動させることで、電流制御用TFTの特性のずれによるEL素子の輝度むらを抑えた階調表示を行うことができる。また従来のアナログ駆動の場合は、|VGS|のみによって電流値を制御することが可能な飽和領域に動作点が存在するように電流制御用TFTとEL素子を駆動させる方が好ましい。以上の動作分析のまとめとして、電流制御用TFTのゲート電圧|VGS|に対する電流値のグラフを図29に示す。|VGS|を大きくしていき、電流制御用TFTのしきい値電圧の絶対値|Vth|よりも大きくなると、電流制御用TFTが導通状態となり、電流が流れ始める。本明細書ではこの時の|VGS|を点灯開始電圧と呼ぶことにする。そして、さらに|VGS|を大きくしていくと、|VGS|が|VGS-Vth|=|VDS|を満たすような値ここでは仮にAとするとなり、飽和領域2801から線形領域2802になる。さらに|VGS|を大きくしていくと、電流値が大きくなり、遂には、電流値が飽和してくる。その時|VGS|=∞となる。図29から分かる通り、|VGS|≦|Vth|の領域では、電流がほとんど流れない。|Vth|≦|VGS|≦Aの領域は飽和領域であり、|VGS|によって電流値が変化する。そして、A≦|VGS|の領域は線形領域であり、EL素子に流れる電流値は|VGS|及び|VDS|よって電流値が変化する。本発明のデジタル駆動では、|VGS|≦|Vth|の領域及びA≦|VGS|の線形領域を用いることが好ましい。なお本実施例は他の全ての実施例と自由に組み合わせることが可能である。本発明において、三重項励起子からの燐光を発光に利用できるEL材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、EL素子の低消費電力化、長寿命化、および軽量化が可能になる。ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。p437上記の論文により報告されたEL材料クマリン色素の分子式を以下に示す。p151上記の論文により報告されたEL材料Pt錯体の分子式を以下に示す。p4L1502上記の論文により報告されたEL材料Ir錯体の分子式を以下に示す。以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より3~4倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、他の全ての実施例と自由に組みあわせて実施することが可能である。"