メモリ回路と、中央処理装置と、を有し、前記メモリ回路は、複数のワード線と、前記ワード線と交差するように配置された複数のビット線と、前記ワード線及び前記ビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、前記複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、前記半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、前記トランジスタのゲートは、前記ワード線に電気的に接続され、前記トランジスタのドレインは、前記ビット線に電気的に接続され、前記トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置。メモリ回路と、専用回路と、を有し、前記メモリ回路は、複数のワード線と、前記ワード線と交差するように配置された複数のビット線と、前記ワード線及び前記ビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、前記複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、前記半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、前記トランジスタのゲートは、前記ワード線に電気的に接続され、前記トランジスタのドレインは、前記ビット線に電気的に接続され、前記トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置。メモリ回路と、中央処理装置と、専用回路と、を有し、前記メモリ回路は、複数のワード線と、前記ワード線と交差するように配置された複数のビット線と、前記ワード線及び前記ビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、前記複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、前記半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、前記トランジスタのゲートは、前記ワード線に電気的に接続され、前記トランジスタのドレインは、前記ビット線に電気的に接続され、前記トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置。請求項1乃至3のいずれか一項において、前記ビット線には、順序回路または容量素子が接続されていないことを特徴とする半導体装置。請求項1乃至4のいずれか一項において、前記複数のビット線のそれぞれには、チャネル形成領域に酸化物半導体を用いたトランジスタで構成されたプリチャージ回路が接続されていることを特徴とする半導体装置。請求項1乃至5のいずれか一項において、前記複数のメモリセルは、ハイまたはローのいずれか一方のデータを記憶し、前記半導体素子を有するメモリセルは、前記データを構成するハイおよびローのうち、少ない方を記憶し、前記半導体素子を有さないメモリセルは、多い方を記憶することを特徴とする半導体装置。請求項1乃至6のいずれか一項において、少なくとも1つの前記ワード線に対応して形成される全てのメモリセルは、前記半導体素子を有さないメモリセルであることを特徴とする半導体装置。CPUの動作速度向上のためにはメモリ回路の高速動作が必要となる。従って、メモリ回路の消費電力は回路部の消費電力の大部分を占めることになる。しかしながら、一般にCPUとメモリ回路は汎用部品として別々に設計されるため、個々に消費電力の低減はなされるものの、CPUとメモリ回路を統合したシステム全体としての消費電力の低減は何ら考慮されていない問題があった。また、上記回路を構成する従来のトランジスタはオフ電流が高いため、例えばメモリ回路などではトランジスタのリーク電流がビット線のノイズとなる問題を起こしていた。従って、本明細書で開示する本発明の一態様は、上記課題を解決する半導体装置を提供することを目的とする。本明細書で開示する本発明の一態様は、メモリ回路に用いるトランジスタに酸化物半導体を用いたトランジスタを使用し、メモリ回路に記憶させるデータに応じてメモリセルの構成を決定することで、半導体装置の消費電力を低減することのできる半導体装置に関する。本明細書で開示する本発明の一態様は、メモリ回路と、中央処理装置と、を有し、メモリ回路は、複数のワード線と、ワード線と交差するように配置された複数のビット線と、ワード線及びビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、トランジスタのゲートは、ワード線に電気的に接続され、トランジスタのドレインは、ビット線に電気的に接続され、トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置である。また、本明細書で開示する本発明の他の一態様は、メモリ回路と、専用回路と、を有し、メモリ回路は、複数のワード線と、ワード線と交差するように配置された複数のビット線と、ワード線及びビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、トランジスタのゲートは、ワード線に電気的に接続され、トランジスタのドレインは、ビット線に電気的に接続され、トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置である。また、本明細書で開示する本発明の他の一態様は、メモリ回路と、中央処理装置と、専用回路と、を有し、メモリ回路は、複数のワード線と、ワード線と交差するように配置された複数のビット線と、ワード線及びビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、トランジスタのゲートは、ワード線に電気的に接続され、トランジスタのドレインは、ビット線に電気的に接続され、トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置である。ここで、半導体素子を有するメモリセルとは、メモリセルを構成するワード線及びビット線のそれぞれに半導体素子が電気的に接続されているメモリセルを指す。また、半導体素子を有さないメモリセルの構成には、半導体素子が形成されていない場合と、半導体素子が形成されていてもワード線とビット線の両方またはどちらか一方と電気的に接続されていない場合とがある。後者の場合は、半導体素子が駆動しないため、実質的に半導体素子を有さないメモリセルと言うことができる。上記酸化物半導体を用いたトランジスタは、高純度化された極めてキャリアの少ない酸化物半導体で形成することが好ましい。該酸化物半導体を具備するトランジスタは、チャネル幅1μmあたりのオフ電流密度を室温下において10aA1×10-17A/μm以下にすること、さらには、1aA1×10-18A/μm以下、さらには10zA1×10-20A/μm以下にすることが可能である。従って、本発明の一態様であるメモリ回路において、ビット線のノイズを防止し、信号を安定に出力することができる。ビット線のそれぞれには、チャネル形成領域に酸化物半導体を用いたトランジスタで構成されたプリチャージ回路が接続されている。該トランジスタも上記同様にオフ電流が極めて低いため、ビット線の電位を安定に保持することができる。半導体素子を有するメモリセルと、半導体素子を有さないメモリセルは、ハイまたはローのいずれか一方のデータを記憶し、半導体素子を有するメモリセルは、データを構成するハイおよびローのうち、少ない方を記憶し、半導体素子を有さないメモリセルは、データを構成するハイおよびローのうち、多い方を記憶する。本発明の一態様を用いた半導体装置は、メモリ回路に用いるトランジスタに酸化物半導体を用いたトランジスタを使用することでビット線のノイズを防止することができる。また、半導体素子を有さないメモリセルを含むことにより、消費電力を低減することができる。以下に本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し、また実施の形態および実施例を適宜組み合わせることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。実施の形態1本実施の形態では、メモリ回路とCPUを有する半導体装置について説明する。図3は、メモリ回路とCPUを有する半導体装置の構成例を示すブロック図である。図3に示す半導体装置は、CPU151、メインメモリ152、入出力インタフェース153、アドレスバス156、データバス157及びコントローラバス158を有する。メインメモリ152は、ROM154及びRAM155を含む。ROM154は、CPU151が実行するプログラムを記憶するプログラムメモリとして用いられる。RAM155は、CPU151がプログラムを実行するときの作業メモリとして用いられる。CPU151とメインメモリ152は、アドレスバス156で接続されている。更に、CPU151、メインメモリ152及び入出力インタフェース153は、データバス157及びコントローラバス158を介して互いに接続されている。CPU151は機器の動作を制御する。CPU151がプログラムを実行するために必要な情報はメインメモリ152内のROM154に格納されている。ROM154は、データの読み出し専用のメモリ回路である。ROM154には固有のデータが製造段階で格納される。CPU151が処理する命令および処理に必要なプログラムデータはROM154に記憶されているため、CPU151の処理動作とメインメモリ152からのデータの読み出し動作は繰り返し行われる。ROM154は、CPU151の動作に必要なデータを読み出す際に電力を消費する。RAM155はデータの書き込みや書き換えが可能なメモリ回路である。RAM155は、主にCPU151における処理結果を保存するために用いられる。また、外部からの信号入力及び外部への信号出力は、入出力インタフェース153を介して行われる。メインメモリ152に記憶されるデータなど、図3に示す半導体装置で使用されるデータは2進法である。すなわち、データは1および0で記述されている。以下、データを構成する1と0を信号の電位の高低に対応して、highハイとlowローで記す。アドレスバス156は、CPU151が必要とする命令やデータの格納されているアドレスをメインメモリ152に伝えるための配線経路である。データバス157は、メインメモリ152に対するデータの読み出し及び書き込み、並びに入出力インタフェース153を介して外部装置とのデータの取得や提供を行うための配線経路である。コントローラバス158は、メインメモリ152や入出力インタフェース153に制御情報を与えるための配線経路である。次に、ROM154の構成について図1、図4を用いて説明する。図1はROM154に格納されているデータにおいてhighが多い場合の構成例を示す回路図である。図4はROM154に格納されているデータにおいてlowが多い場合の構成例を示す回路図である。ROM154の構成を決定するために、CPU151が必要とするプログラムなど、ROM154に格納するデータの解析を行い、highまたはlowのいずれが多いかを調べる。その結果によりROM154の構成を決定することで、半導体装置全体の消費電力を低減することができる。最初にhighが多い場合のROM154の回路構成例について図1を用いて説明する。図1に示すように、ROM154は、第1のワード線101、第2のワード線102、第1のビット線103、第2のビット線104、第1のメモリセル106、第2のメモリセル107、第3のメモリセル108及び第4のメモリセル109を有する。また、これらのメモリセルからデータを読み出すために、本実施の形態のメモリ回路は、第1のプリチャージ回路110、第2のプリチャージ回路111、第1のバッファ124、第2のバッファ125、第1のメモリ出力線126及び第2のメモリ出力線127を含んで構成されている。第1のプリチャージ回路110、第2のプリチャージ回路111は、それぞれに接続される第1のビット線103、第2のビット線104をプリチャージすることができる。図1のメモリ回路ROM154の構成例は、ワード線およびビット線の本数を2本とし、4個のメモリセルを2行2列に配列した例を示している。ワード線及びビット線の本数や、メモリセルの配置及び数は、図1の構成例に限定されるものではない。ワード線及びビット線のそれぞれは、2本以上設けることができ、これらの配線の数に応じてメモリセルの配列および数が決定される。この点は、他の図面に示したメモリ回路の構成例についても同様である。図1に示すように、ワード線とビット線は直交する様に配置され、それぞれが交差することで規定される4つの領域図1で点線で囲んだ領域のそれぞれに第1のメモリセル106、第2のメモリセル107、第3のメモリセル108、第4のメモリセル109が設けられている。第1のメモリセル106は、ビット線及びワード線に接続されている半導体素子を含むセルであり、第1のワード線101と第1のビット線103が交差することで規定される領域に配置される。第2のメモリセル107は、空セルであり、第1のワード線101と第2のビット線104が交差することで規定される領域に配置される。ここで、空セルとは、ダイオード、トランジスタ、メモリ素子などの半導体素子を含まないセルであり、すなわち、メモリセル内が空であるものをいう。第3のメモリセル108も、空セルであり、第2のワード線102と第1のビット線103が交差することで規定される領域に配置される。第4のメモリセル109も、空セルであり、第2のワード線102と第2のビット線104が交差することで規定される領域に配置される。第1のメモリセル106に含まれる半導体素子としては、トランジスタ、ダイオード、メモリ素子メモリトランジスタなどを用いることができる。本実施の形態では、半導体素子としてトランジスタを使用する。トランジスタ114は、第1のビット線のノイズとなる不必要な電荷のリークを防ぐため、低いオフ電流特性を有することが好ましい。そのため、トランジスタ114には、シリコン半導体を用いて形成したトランジスタを使用することもできるが、酸化物半導体を用いて形成した極めて低いオフ電流特性を示すトランジスタを使用することがより好ましい。また、第1のプリチャージ回路110及び第2のプリチャージ回路111に用いられる第1のプリチャージ用トランジスタ118及び第2のプリチャージ用トランジスタ119についても同様である。例えば、酸化物半導体には、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一つ、または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。本実施の形態においては、図1のメモリセルに形成されるトランジスタ114は、チャネル形成領域が酸化物半導体で形成されたn型トランジスタとする。なお、後述するプリチャージ回路に用いるトランジスタ以外のビット線に接続されるトランジスタ、ワード線に接続されるトランジスタ、及びメモリ回路に接続されるCPUや専用回路を構成するトランジスタは、酸化物半導体に限らず、シリコンなどを用いて形成したトランジスタであっても良い。第1のメモリセル106において、トランジスタ114のゲート電極は第1のワード線101に接続され、ドレイン電極は第1のビット線103に接続され、ソース電極は電位が固定されるように基準電位線に接続する。例えば、図1の構成例では、ソース電極と接続される基準電位線は、接地電位としている。本明細書では、半導体素子を含むメモリセルの構造の1つとして、半導体素子の一方の電極が基準電位線に接続されているセルを接地セルと呼ぶことにする。よって、第1のメモリセル106は接地セルである。また、第1のビット線103には、第1のプリチャージ回路110が接続され、第1のビット線103の出力端には、第1のバッファ124の入力端子が接続されている。また、第2のビット線104にも、第1のビット線103と同様に第2のプリチャージ回路111が接続され、第2のビット線104の出力端には、第2のバッファ125の入力端子が接続されている。ここで、トランジスタ114にシリコン半導体などで形成した従来のトランジスタを用いた場合、そのオフ電流が高いため、本来ビット線に電位を供給しないメモリ素子からの出力がビット線に出力され、ビット線の電位の保持が困難となる。従って、読み出しデータの誤認識が生じる。また、低電圧での駆動が困難となる。しかしながら、本発明の一態様では、前述した様に酸化物半導体を用いて形成した極めて低いオフ電流特性を示すトランジスタを使用するため、オフ電流によるビット線の電位の変化を考慮する必要がなく、読み出し精度が高まり、低電圧動作も可能である。また、電位の保持能力が高いため、ビット線にラッチ回路などの順序回路や容量素子を設けない構成とすることもできる。もちろん、順序回路や容量素子を設けても良く、例えば、図13A、Bに示す様なラッチ回路をプリチャージ回路とメモリセルの間でビット線に接続すれば良い。ここで、図13Aのラッチ回路は、インバータ1120とインバータ1121からなり、図の様な構成でビット線1103に接続される。また、図13Bは、インバータ1130とp型トランジスタ1131からなり、図の様な構成でビット線1103に接続される。第1のプリチャージ回路110及び第2のプリチャージ回路111は同じ構成であり、それぞれ、トランジスタを有している。第1のプリチャージ回路110は第1のプリチャージ用トランジスタ118を有し、第2のプリチャージ回路111は第2のプリチャージ用トランジスタ119を有する。第1のプリチャージ用トランジスタ118及び第2のプリチャージ用トランジスタ119のそれぞれは、ゲート電極が共通のプリチャージ線105に接続され、ドレイン電極は共通の電源線130に接続されている。また、第1のプリチャージ用トランジスタ118のソース電極は第1のビット線103に接続され、第2のプリチャージ用トランジスタ119のソース電極は第2のビット線104に接続されている。電源線130の電位は一定の電位に固定されている。ここで、第1のプリチャージ用トランジスタ118及び第2のプリチャージ用トランジスタ119には、トランジスタ114と同じ様に酸化物半導体を用いたn型トランジスタを使用する。該プリチャージ用トランジスタのオフ電流を極めて低く抑えることで電源線130から第1のビット線103または第2のビット線104への不必要な電荷の流入を抑えることができる。そして、第1のバッファ124の出力端子には、第1のメモリ出力線126が接続され、第2のバッファ125の出力端子には、第2のメモリ出力線127が接続されている。次に、図2のタイミングチャートを用いて、図1に示すメモリ回路からデータを読み出す動作を説明する。なお、図1のメモリ回路は、2本のビット線及び2本のワード線で構成される回路例である。そのため、図2のタイミングチャートが示すように、1回のデータの読み出し動作に要する期間は、第1のプリチャージ信号期間208、第1のワード信号期間209、第1のデータ保持期間210、第2のプリチャージ信号期間211、第2のワード信号期間212及び第2のデータ保持期間213で構成される。図2では、第1のワード線の電位201、第2のワード線の電位202、第1のビット線の電位203、第2のビット線の電位204、プリチャージ線の電位205、第1のメモリ出力線の電位206、第2のメモリ出力線の電位207を上から順に記している。まず、第1のプリチャージ信号期間208でプリチャージ線の電位205をhighとすると、第1のプリチャージ用トランジスタ118のゲート電極の電位、及び第2のプリチャージ用トランジスタ119のゲート電極の電位がhighとなる。そして、第1のビット線103には、第1のプリチャージ用トランジスタ118を介して、そのドレイン電極に接続された電源線130から電位が供給され、第2のビット線104にも、第2のプリチャージ用トランジスタ119を介して、そのドレイン電極に接続された電源線130から電位が供給される。その結果、第1のビット線の電位203がhighとなり、第2のビット線の電位204がhighとなる。ここで、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。続いて、第1のワード信号期間209で、プリチャージ線の電位205をlowにし、第1のワード線の電位201をhighにすると、第1のメモリセル106のトランジスタ114のゲート電極にhighが印加される。このとき、トランジスタ114のソース電極の電位が接地電位にあるため、ゲート電極にhighが印加されると、第1のビット線の電位203はlowになる。この状態においても、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。一方、第2のメモリセル107が空セルのため、第2のビット線の電位204は変化せず、highの状態が保持される。つまり、第1のビット線の電位203は、lowとなり、第2のビット線の電位204は、highとなる。ここで、第1のビット線の電位203は、第1のバッファ124を介して第1のメモリ出力線126にlowの信号として出力される。また、第2のビット線の電位204は、第2のバッファ125を介して、第2のメモリ出力線127にhighの信号として出力される。つまり、第1のワード線101に対応する第1のメモリセル106、第2のメモリセル107のそれぞれから、low、highが読み出せたことになる。そして、第1のデータ保持期間210においても、各ビット線に接続されるトランジスタのオフ電流が極めて低いため、第1のビット線の電位203及び第2のビット線の電位204は、ほぼ変化することなく保持される。従って、第1のメモリ出力線の電位206はlowの状態を保持し続け、第2のメモリ出力線の電位207はhighの状態を保持し続ける。次に、第2のプリチャージ信号期間211で、プリチャージ線の電位205をhighとすると、第1のプリチャージ用トランジスタ118のゲート電極の電位、および第2のプリチャージ用トランジスタ119のゲート電極の電位がhighとなる。そして、第1のビット線103には、第1のプリチャージ用トランジスタ118を介して、そのドレイン電極に接続された電源線130から電位が供給され、第2のビット線104にも、第2のプリチャージ用トランジスタ119を介して、そのドレイン電極に接続された電源線130から電位が供給される。その結果、第1のビット線の電位203はhighとなり、第2のビット線の電位204もhighの状態を保持する。続いて、第2のワード信号期間212で、プリチャージ線の電位205をlowにし、第2のワード線の電位202をhighにする。第2のワード線102にはメモリセルが電気的に接続されてないため、第1のビット線の電位203及び第2のビット線の電位204は変化せず、両方ともhighの状態が保持される。その後、第1のビット線の電位203は、第1のバッファ124を介して、第1のメモリ出力線126にhighの信号として出力される。また、第2のビット線の電位204は、第2のバッファ125を介して、第2のメモリ出力線127にhighの信号として出力される。つまり、第3のメモリセル108、第4のメモリセル109のそれぞれから、high、highのデータが読み出せたことになる。そして、第2のデータ保持期間213においても、各ビット線に接続されるトランジスタのオフ電流が極めて低いため、第1のビット線の電位203及び第2のビット線の電位204は、ほぼ変化することなく保持される。従って、第1のメモリ出力線の電位206及び第2のメモリ出力線の電位207はhighの状態を保持し続ける。以上のように、第1のメモリセル106、第2のメモリセル107、第3のメモリセル108、第4のメモリセル109のそれぞれから、low、high、high、highのデータが得られる。highのデータを記憶している第2のメモリセル107、第3のメモリセル108、及び第4のメモリセル109では、ワード線に半導体素子が接続されていないため、読み出しの動作のとき、メモリセルのトランジスタを駆動する必要がない。よって、半導体装置の電力消費を削減することができる。特に、全く半導体素子が接続されない第2のワード線102では、ワード線を駆動する電力は非常に少ない。この様に、メモリ回路に格納させるデータが、highを多く含む場合は、図1に示すメモリ回路の構成例のようにhighを格納するメモリセルに空セルを用いる構成にするとよい。次に、図4を用いて、ROM154に格納されるデータがlowの方を多く含む場合のメモリ回路の構成例について説明する。図4において、図1と同じ符号は同じ構成要素を示す。図4に示すメモリ回路の構成は、図1の第1のバッファ124、第2のバッファ125のそれぞれを、第1のインバータ144、第2のインバータ145に変更した点で異なり、他は図1の回路と同様である。次に、図5のタイミングチャートを用いて、図4に示すメモリ回路からデータを読み出す動作を説明する。なお、図4のメモリ回路は、2本のビット線及び2本のワード線で構成される回路例である。そのため、図5のタイミングチャートが示すように、1回のデータの読み出し動作に要する期間は、第1のプリチャージ信号期間508、第1のワード信号期間509、第1のデータ保持期間510、第2のプリチャージ信号期間511、第2のワード信号期間512及び第2のデータ保持期間513で構成される。図5では、第1のワード線の電位501、第2のワード線の電位502、第1のビット線の電位503、第2のビット線の電位504、プリチャージ線の電位505、第1のメモリ出力線の電位506、第2のメモリ出力線の電位507を上から順に記している。まず、第1のプリチャージ信号期間508で、プリチャージ線の電位505をhighとする。このとき、第1のプリチャージ用トランジスタ118のゲート電極の電位、及び第2のプリチャージ用トランジスタ119のゲート電極の電位がhighとなる。そして、第1のビット線103には、第1のプリチャージ用トランジスタ118を介して、そのドレイン電極に接続された電源線130から電位が供給され、第2のビット線104にも、第2のプリチャージ用トランジスタ119を介して、そのドレイン電極に接続された電源線130から電位が供給される。その結果、第1のビット線の電位503がhighとなり、第2のビット線の電位504がhighとなる。ここで、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。続いて、第1のワード信号期間509で、プリチャージ線の電位505をlowにし、第1のワード線の電位501をhighにすると、第1のメモリセル106のトランジスタ114のゲート電極にhighが印加される。このとき、トランジスタ114のソース電極の電位が接地電位にあるため、ゲート電極にhighが印加されると、第1のビット線の電位503はlowになる。この状態においても、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。一方、第2のメモリセル107が空セルのため、第2のビット線の電位504は変化せず、highの状態が保持される。つまり、第1のビット線の電位503はlowとなり、第2のビット線の電位204は、highとなる。ここで、第1のビット線の電位503、第2のビット線の電位504のそれぞれは、第1のインバータ144、第2のインバータ145に入力され、反転される。よって、第1のメモリ出力線126からはhighの信号が出力され、第2のメモリ出力線127からはlowの信号が出力される。つまり、第1のメモリセル106、第2のメモリセル107のそれぞれから、high、lowのデータが読み出せたことになる。そして、第1のデータ保持期間510においても、各ビット線に接続されるトランジスタのオフ電流が極めて低いため、第1のビット線の電位503及び第2のビット線の電位504は、ほぼ変化することなく保持される。従って、第1のメモリ出力線の電位506はhighの状態を保持し続け、第2のメモリ出力線の電位507は、lowの状態を保持し続ける。次に、第2のプリチャージ信号期間511で、プリチャージ線の電位505をhighとすると、第1のプリチャージ用トランジスタ118のゲート電極の電位、および第2のプリチャージ用トランジスタ119のゲート電極の電位がhighとなる。そして、第1のビット線103には、第1のプリチャージ用トランジスタ118を介して、そのドレイン電極に接続された電源線130から電位が供給され、第2のビット線104にも、第2のプリチャージ用トランジスタ119を介して、そのドレイン電極に接続された電源線130から電位が供給される。その結果、第1のビット線の電位503はhighになり、第2のビット線の電位504はhighの状態を保持する。続いて、第2のワード信号期間512で、プリチャージ線の電位505をlowにし、第2のワード線の電位502をhighにする。第2のワード線102にはメモリセルが電気的に接続されてないため、第1のビット線の電位503及び第2のビット線の電位504は変化せず、両方ともhighの状態が保持される。第1のビット線の電位503、第2のビット線の電位504のそれぞれは、第1のインバータ144、第2のインバータ145に入力され、反転される。よって、第1のメモリ出力線126からは、lowの信号が出力され、第2のメモリ出力線127からは、lowの信号が出力される。つまり、第3のメモリセル108、第4のメモリセル109からlow、lowのデータが読み出せたことになる。そして、第2のデータ保持期間513においても、各ビット線に接続されるトランジスタのオフ電流が極めて低いため、順序回路や容量素子を設けなくても第1のビット線の電位503及び第2のビット線の電位504は、ほぼ変化することなく保持される。従って、第1のメモリ出力線の電位506は、lowの状態を保持し続け、第2のメモリ出力線の電位507は、lowの状態を保持し続ける。以上のように、第1のメモリセル106、第2のメモリセル107、第3のメモリセル108及び第4のメモリセル109のそれぞれから、high、low、low、lowのデータが得られる。lowのデータを記憶している第2のメモリセル107、第3のメモリセル108、及び第4のメモリセル109では、ワード線に半導体素子が接続されていないため、読み出しの動作のときにメモリセルのトランジスタを駆動する必要がない。よって、半導体装置全体で電力消費を削減することができる。特に、全く半導体素子が接続されない第2のワード線102では、ワード線を駆動する電力は非常に少ない。この様に、メモリ回路に格納させるデータが、lowを多く含む場合は、図4に示すメモリ回路の構成例のようにlowを格納するメモリセルに空セルを用いる構成にするとよい。この様に、ROM154に格納されたデータ例えば、CPU151のプログラムデータなどに合わせて、high、またはlowのデータのうち、多い方のデータを記憶するメモリセルを空セルにすることで、消費電力を非常に効果的に低減することができる。更に、消費電力が低減できるため発熱も低減することができる。すなわち、メモリ回路を本実施の形態に示した構成とすることで、消費電力及び発熱の少ない半導体装置を提供することができる。本実施の形態の図1、図4に示すメモリ回路は、製造段階で各メモリセルに記憶するデータが決定しているメモリ回路例えば、マスクROMなどに対しては特に好適である。なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。実施の形態2実施の形態1で説明したように、半導体装置の構成上、密接な関係にあるCPUとプログラムを記憶するメモリ回路プログラムメモリにおいて、CPUが必要とするプログラムのデータ解析を行うことで、メモリ回路を最も消費電力を低減した構成とすることが可能である。また、プログラムのデータ解析を行わない場合でもCPUのNOP命令のデータに合わせてメモリ回路の構成を変えることで、消費電力の削減を効果的に行うことができる。本実施の形態はその様な例について説明する。本実施の形態では、メモリ回路において、NOP命令を格納する複数のメモリセルを空セルで構成する。例えば、NOP命令がhighデータまたは1のみで構成されている場合は、図1のようなメモリ回路ROM154をプログラムメモリに用いることができる。図1のメモリ回路の構成例において、メモリ回路の第2行第2のワード線102に配置された第3のメモリセル108及び第4のメモリセル109にNOP命令のデータを記憶する。第2行のメモリセルは全て空セルで構成されており、第3のメモリセル108、第4のメモリセル109のそれぞれからhigh、highの信号を読み出すことができる。すなわち、1のみで記述されるNOP命令が得られる。このようにメモリ回路を構成することで、NOP命令の読み出しに要する消費電力を削減できる。また消費電力の削減により、発熱も抑えることができる。また、NOP命令がlowデータのみ0のみで構成されている場合、図4のようなメモリ回路を用いることができる。図4の構成例でも、NOP命令のデータは第2行のメモリセルに格納することで、第3のメモリセル108、第4のメモリセル109からlow、lowの信号を読み出すことができる。すなわち、0のみで記述されるNOP命令が得られる。以上のようにNOP命令を格納する複数のメモリセルを空セルとすることで、CPUのNOP命令の読み出しに必要な消費電力を低減することが可能となる。特に、少なくとも1つのワード線に対応して形成されるメモリセルを全て空セルとすることで、消費電力を効果的に低減することができる。なお、図1、図4の構成例では、1本のワード線第2のワード線102に対応して形成されるメモリセル第3のメモリセル108及び第4のメモリセル109にNOP命令を格納するようにしたが、NOP命令を格納するセルは、複数本のワード線に対応して形成されるメモリセルとすることもできる。なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。実施の形態3本実施の形態では、空セルの代わりに、空セルと同様の機能を有するメモリセルを設けたメモリ回路の例を説明する。本実施の形態では、空セルと同様の機能を具備させるために、メモリセルにトランジスタなどの半導体素子を設け、半導体素子はワード線との電気的に接続されていない構造を用いる。この様に、ワード線と電気的に接続されていない半導体素子を有するメモリセルをオープンセルと呼ぶこととする。以下、本実施形態におけるメモリ回路の構成例について、図6を用いて説明する。本実施の形態では、メモリ回路に格納されるデータがhighの方を多く含む場合の構成例を示す。図6のメモリ回路は図1のメモリ回路と同じデータ配列を持ち、また図6において、図1と同じ符号は同じ構成要素を示している。図6のメモリ回路ROM154は、図1のメモリ回路とは、第2のメモリセル607、第3のメモリセル608、第4のメモリセル609の構造が異なり、他の構成は、図1のメモリ回路と同様である。図6のメモリ回路の各メモリセルには、トランジスタが形成されている。第1のメモリセル606は、図1の第1のメモリセル106と同様の接地セルであり、トランジスタ616は、ソース電極が基準電位線に接続され、ドレイン電極が第1のビット線103に接続され、ゲート電極が第1のワード線101に接続されている。トランジスタ616は、第1のビット線のノイズとなる不必要な電荷のリークを防ぐため、低いオフ電流特性を有することが好ましい。そのため、トランジスタ616には、シリコン半導体を用いて形成したトランジスタを使用することもできるが、極めて低いオフ電流特性を示す酸化物半導体を用いたトランジスタを使用することがより好ましい。また、第1のプリチャージ回路110及び第2のプリチャージ回路111に用いられる第1のプリチャージ用トランジスタ118及び第2のプリチャージ用トランジスタ119についても同様である。例えば、酸化物半導体には、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一つ、または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。本実施の形態においては、図6のメモリセルに形成されるトランジスタ616、プリチャージ回路に用いられる第1のプリチャージ用トランジスタ118及び第2のプリチャージ用トランジスタ119は、チャネル形成領域が酸化物半導体で形成されたn型トランジスタとする。なお、プリチャージ回路に用いるトランジスタ以外のビット線に接続されるトランジスタ、ワード線に接続されるトランジスタ、及びメモリ回路に接続されるCPUや専用回路を構成するトランジスタは、酸化物半導体に限らず、シリコンなどを用いて形成したトランジスタであっても良い。一方、第2のメモリセル607、第3のメモリセル608および第4のメモリセル609はオープンセルである。第2のメモリセル607において、トランジスタ616は、ソース電極が基準電位線に接続され、ドレイン電極が第2のビット線104に接続されているが、ゲート電極は第1のワード線101に電気的に接続されていない。第3のメモリセル608において、トランジスタ618は、ソース電極が基準電位線に接続され、ドレイン電極が第1のビット線103に接続されているが、ゲート電極は第2のワード線102に電気的に接続されていない。第4のメモリセル609において、トランジスタ619は、ソース電極が基準電位線に接続され、ドレイン電極が第2のビット線104に接続されているが、ゲート電極は第2のワード線102に電気的に接続されていない。なお、本実施の形態のオープンセルのオープンとは、ワード線とトランジスタのゲート電極が断線した状態を意味している。第2のメモリセル607、第3のメモリセル608及び第4のメモリセル609の様なオープンセルを作製するには、例えば、トランジスタのゲート電極とワード線を接続しないように、ワード線を形成すれば良い。本実施の形態のメモリ回路ROM154の読み出し動作は、図1のメモリ回路と同様であるため、図2のタイミングチャートを用いて、データの読み出し動作を説明する。まず、第1のプリチャージ信号期間208で、プリチャージ線の電位205をhighにする。このとき、第1のプリチャージ用トランジスタ118のゲート電極の電位がhighになる。第1のビット線103には、第1のプリチャージ用トランジスタ118を介して、そのドレイン電極に接続された電源線130から電位が供給される。また、第2のビット線104にも、第2のプリチャージ用トランジスタ119を介して、そのドレイン電極に接続された電源線130から電位が供給される。よって、第1のビット線の電位203及び第2のビット線の電位204はhighになる。ここで、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。続いて、第1のワード信号期間209で、プリチャージ線の電位205をlowとし、第1のワード線の電位201をhighにすると、第1のメモリセル606において、第1のワード線101に接続したトランジスタ616のゲート電極にhighが印加される。この状態においても、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。このとき、トランジスタ616のソース電極の電位が接地電位にあるため、ゲート電極にhighが印加されると、第1のビット線の電位203は、lowになる。一方、第2のメモリセル607において、第1のワード線101とトランジスタ617のゲート電極は結線されていないため、第2のビット線の電位204は変化せず、highの状態が保持される。つまり、第1のワード信号期間209で、第1のビット線の電位203、第2のビット線の電位204のそれぞれは、low、highとなる。ここで、第1のビット線の電位203、第2のビット線の電位204のそれぞれは、第1のバッファ124、第2のバッファ125に入力される。第1のバッファ124、第2のバッファ125のそれぞれは、入力された電位の高低lowとhighを変化させずに第1のメモリ出力線126、第2のメモリ出力線127に電位を出力する。よって、第1のメモリ出力線126からは、lowの信号が出力され、第2のメモリ出力線127からhighの信号が出力される。つまり、第1のメモリセル606、第2のメモリセル607のそれぞれから、low、highのデータが読み出せたことになる。第1のデータ保持期間210では、ビット線に接続されるトランジスタのオフ電流が低いため、第1のビット線の電位203及び第2のビット線の電位204が保持される。そのため、第1のメモリ出力線126の電位はlowの状態を保持し続け、第2のメモリ出力線127の電位はhighの状態を保持し続ける。次に、第2のプリチャージ信号期間211で、プリチャージ線の電位205をhighにすると、第1のプリチャージ用トランジスタ118のゲート電極の電位及び第2のプリチャージ用トランジスタ119のゲート電極の電位がhighとなる。そして、ドレイン電極に接続された電源線130から、第1のプリチャージ用トランジスタ118を介して第1のビット線103に電荷が供給され、第2のプリチャージ用トランジスタ119を介して、そのドレイン電極に接続された電源線130から第2のビット線104に電荷が供給される。その結果、第1のビット線の電位203は、highになり、第2のビット線の電位204は、highの状態を保持する。ここで、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。続いて、第2のワード信号期間212で、プリチャージ線の電位205をlowにし、第2のワード線の電位202をhighにする。第2のワード線102にはメモリセルが電気的に接続されてないため、第1のビット線の電位203及び第2のビット線の電位204は変化せず、両方ともhighの状態が保持される。その後、第1のビット線の電位203は、第1のバッファ124を介して、第1のメモリ出力線126にhighの信号として出力される。また、第2のビット線の電位204は、第2のバッファ125を介して、第2のメモリ出力線127にhighの信号として出力される。つまり、第1のメモリセル608、第2のメモリセル609のそれぞれからhigh、highのデータが読み出せたことになる。第2のデータ保持期間213では、ビット線に接続されるトランジスタのオフ電流が低いため、第1のビット線の電位203及び第2のビット線の電位204は保持される。そのため、第1のメモリ出力線の電位206及び第2のメモリ出力線の電位207は、highの状態を保持し続ける。以上により、第1のメモリセル606、第2のメモリセル607、第3のメモリセル608、第4のメモリセル609のそれぞれから、low、high、high、highのデータが得られる。本実施形態では、highのデータを格納するメモリセルのゲート電極とワード線が接続されていないため、データを読み出すとき無駄な電力消費を削減することができる。特に、半導体素子と接続されていない第2のワード線102の場合は、ワード線で電力は消費されない。これにより、ワード線の駆動に必要な電力量の一部を削減することができる。なお、図6は、データにhighの方が多い場合にhighを格納するセルにオープンセルを用いる構成を示している。lowの方が多い場合は、lowを格納するメモリセルにオープンセルを適用すればよい。メモリセル以外の構成は、図4と同様にすることで、格納するデータにlowの方が多い場合に、消費電力を削減したメモリ回路を構成することができる。本実施の形態を用いることにより、メモリ回路は、ワード線に接続されている行デコーダで消費する電力を低減することができる。また、ワード線を形成するフォトレジストの露光マスクのみの変更で各メモリセルに記憶するデータが変更できるため、本実施の形態は異なるデータ配列を持つ複数のメモリ回路を作製する場合に特に有効である。以上のような構成とすることで、消費電力を低減したメモリ回路を搭載する半導体装置が提供できる。なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。実施の形態4本実施の形態では、データの書き換えができないメモリセルとデータの書き換えができるメモリセルが混在するメモリ回路について説明する。図7は、本実施の形態のメモリ回路の構成例を示す回路図である。図1と共通の要素には同じ符号を付している。図7のメモリ回路において、メモリセルに形成される半導体素子はメモリトランジスタである点が特徴である。メモリトランジスタは、例えば、ゲート電極として、制御ゲート電極と浮遊ゲート電極を有する構造のトランジスタや、ゲート絶縁膜に電荷を捕獲できる構造のトランジスタである。本実施の形態のメモリ回路は、データの書き換え不可能領域と書き換え可能領域を有する。よって、ROM154とRAM155を有する図3のメインメモリ152として使用することができる。予めCPUが必要とするプログラムデータは、書き換え不可能なデータとして書き換え不可能領域に記憶させ、CPUが演算処理を行うときに出力されるデータは、書き換え可能領域に記憶させる。本実施形態のメモリ回路は、これら2つの動作を1つのメモリ回路で担うことができる。図7のメモリ回路では、第1のワード線101に対応して形成される全てのメモリセルを書き換えができない固有のデータを格納する構造としている。本実施の形態では、第1のメモリセル706および第2のメモリセル707を空セルとする例を示す。空セルとは、半導体素子本実施の形態ではメモリ素子を含まないセルを指す。また、図7のメモリ回路では、空セルにhighのデータを格納する例を示している。一方、第2のワード線102に対応して形成される全てのメモリセルの構造は、メモリトランジスタを含む接地セルである。第3のメモリセル708には、メモリトランジスタ718が形成されている。該メモリトランジスタのゲート電極は第2のワード線102に接続され、ドレイン電極は第1のビット線103に接続され、ソース電極は基準電位線に接続されている。第4のメモリセル709には、メモリトランジスタ719が形成されている。該メモリトランジスタのゲート電極は第2のワード線102に接続され、ドレイン電極は第2のビット線104に接続され、ソース電極は基準電位線に接続されている。なお、メモリトランジスタ718、メモリトランジスタ719が、ゲート電極として、制御用ゲート電極と浮遊ゲート電極を有する構造のトランジスタである場合は、制御用ゲート電極が第2のワード線102に接続される。次に、図7のメモリ回路のデータ書込動作について説明する。各メモリセルに対して、データの書き込みは行単位ワード線単位で行われる。ここでは、例として、メモリトランジスタ718、メモリトランジスタ719に制御用ゲート電極と浮遊ゲート電極を有するトランジスタを適用し、ホットキャリアのエレクトロンを利用して書き込みを行う例を示す。また、第3のメモリセル708には、highのデータを書き込み、第4のメモリセル709には、lowのデータを書き込む動作を説明する。第1のワード線101に対応するメモリセルにはデータの書き込みは不要であるため、第1のワード線101については、書き込み動作を行わない。まず、第2のワード線102に高電位接地電位よりも高電位を与える。そして、第1のビット線103に高電位メモリトランジスタをオン状態にする電位を与える。このとき、第3のメモリセル708において、メモリトランジスタ718のチャネルに電流が流れ、ドレイン電極付近で高エネルギー電子ホットキャリアが発生し、浮遊ゲートに電荷が蓄積される。そのため、浮遊ゲート電極の電荷がメモリトランジスタ718のしきい値電圧を正側にシフトし、データhighが記憶される。一方、第2のビット線104の電位を接地電位にすると、第4のメモリセル709において、メモリトランジスタ719のドレイン電極付近にはホットキャリアは発生せず、浮遊ゲートに電荷が蓄積されない。従って、メモリトランジスタ719のしきい値電圧は変化せずに、データlowを記憶する。以上のようにメモリトランジスタは、浮遊ゲート電極の電位状態に応じてhighまたはlowのデータを記憶する。また、メモリトランジスタに対して書き込んだデータの消去は、ドレイン電極を開放し、制御ゲート電極を接地させ、ソース電極に高電圧を印加することで行う。ソース電極への高電圧印加で浮遊ゲート内の電子は高エネルギー状態になり、トンネル効果によって浮遊ゲートから電子を引き抜くことができる。なお、全メモリセルのソース電極に高電圧が加わるため、メモリ素子を有する全てのメモリセルの記憶データが消去される。次に、データ読み出し動作について説明する。まず、プリチャージ線105の電位をhighにすると、第1のプリチャージ用トランジスタ118のゲート電極の電位、及び第2のプリチャージ用トランジスタ119のゲート電極の電位がhighになる。そして、電源線130から第1のプリチャージ用トランジスタ118を介して第1のビット線103に電位が供給され、電源線130から第2のプリチャージ用トランジスタ119を介して第2のビット線104に電位が供給される。その結果、第1のビット線103の電位がhighとなり、第2のビット線104の電位がhighとなる。次に、プリチャージ線105の電位をlowにし、第2のワード線102の電位をhighにすると、第3のメモリセル708において、メモリトランジスタ718の制御ゲート電極にhighが印加される。このとき、しきい値電圧が正方向にシフトしたメモリトランジスタ718には電流がほとんど流れない。従って、第1のビット線103の電位は変化せず、highの状態が保持される。一方、第4のメモリセル709においても、メモリトランジスタ719の制御ゲート電極にはhighが印加される。このとき、しきい値電圧が変化していないメモリトランジスタ719には電流が流れる。従って、第2のビット線104の電位は低下し、lowとなる。以上のように、第3のメモリセル708、第4のメモリセル709に記憶されたhigh、lowのデータを読み出すことができる。また、第1のメモリセル706、第2のメモリセル707は空セルである。従って、第1のワード線101の電位をhighとしても第1のビット線103、第2のビット線104の電位は変化しないため、第1のメモリセル706、第2のメモリセル707のそれぞれからhighのデータを読み出すことができる。以上により、第1のメモリセル706、第2のメモリセル707、第3のメモリセル708、第4のメモリセル709のそれぞれから、high、high、high、lowのデータが得られる。つまり、空セルからhighデータが、メモリトランジスタを有するメモリセルからhigh、lowのデータが読み出せることがわかる。図7のメモリ回路の構成例では、第1のワード線101に対応して形成されるメモリセルを全て空セルとすることで、highで記述されるNOP命令を格納させることができる。図7のメモリ回路の構成例では、空セルにhighを格納する場合を示したが、第1のメモリセル706、第2のメモリセル707、第3のメモリセル708、第4のメモリセル709以外の構成を図4のメモリ回路の構成とすることで、空セルにlowのデータを格納することができる。この場合、第1のメモリ出力線126、第2のメモリ出力線127の入力側に第1のインバータ144、第2のインバータ145がそれぞれ接続されている。従って、上記と同じ書き込み構成例ならば、第1のメモリセル706、第2のメモリセル707、第3のメモリセル708、第4のメモリセル709のそれぞれから、low、low、low、highのデータを読み出すことができる。また、図7の構成例では、1本のワード線に対応して形成されるメモリセルに固有のデータを格納するようにしたが、複数本のワード線に対応するメモリセルに固有のデータを格納するようにすることもできる。また、図7の構成例では、固有のデータ書き換えされないデータを格納するメモリセルを空セルのみで構成したが、図1、図4の第1のメモリセル106のような、トランジスタを用いた接地セルもあわせて用いることで、low、及びhighの双方のデータで構成されるデータを、書き換え不可能な固有のデータとして格納することができる。本実施の形態により、メモリ回路とCPUとを含む半導体装置全体の消費電力を効果的に低減することが可能である。また消費電力を低減することで、半導体装置の発熱を抑えることができる。なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。実施の形態5本実施の形態では、メモリ回路と専用回路を有する半導体装置の構成例について説明する。図8Aは、メモリ回路と専用回路を有する半導体装置の構成例を示すブロック図である。図8Aの半導体装置は、メインメモリ801、専用回路802、入出力インタフェース803、アドレスバス804、データバス805及びコントローラバス806を有する。メインメモリ801と専用回路802は、アドレスバス804で接続されている。更に、メインメモリ801、専用回路802及び入出力インタフェース803は、データバス805及びコントローラバス806を介して互いに接続されている。専用回路802は、例えば、画像処理回路や暗号処理回路などである。また、専用回路802は、メインメモリ801に格納されたデータを用いて演算処理を行うため、必要となるデータはメインメモリ801に記憶される。このメインメモリ801に、実施の形態1乃至4で説明したメモリ回路を適用することにより、半導体装置全体の消費電力の低減が可能であり、かつ発熱を抑えることができる。なお、実施の形態1乃至3のメモリ回路は、メインメモリ801のデータの書き換えが不可能なメモリ回路に適用される。実施の形態4のメモリ回路を適用することで、データの書き換えが不可能領域と書き換え可能領域を有するメインメモリを構成することができる。次に、CPU、専用回路及びメモリ回路を有する半導体装置の構成例を図8Bのブロック図を用いて説明する。図8Bの半導体装置は、演算回路810、メインメモリ813、入出力インタフェース816、アドレスバス817、データバス818及びコントローラバス819を有する。また、演算回路810は、CPU811及び専用回路812を含み、メインメモリ813は、ROM814及びRAM815を含む。ROM814は、CPU811が実行するプログラムを記憶するプログラムメモリとして用いられ、専用回路812が動作するために必要なデータも格納されている。RAM815は、CPU811がプログラムを実行するときに用いられるメモリとして用いられる。演算回路810とメインメモリ813は、アドレスバス817で接続されている。更に、CPU811、メインメモリ813及び入出力インタフェース816は、データバス818及びコントローラバス819を介して互いに接続されている。CPU811は、機器の動作を制御する。CPU811がプログラムを実行するために必要な情報は、メインメモリ813内のROM814に格納されている。ROM814は、データの読み出し専用のメモリ回路である。ROM814に格納されるデータは、固有のものであり、製造段階で格納される。CPU811が処理する命令及び処理に必要なプログラムデータは、ROM814に記憶されているため、CPU811の処理動作とメインメモリ813からのデータの読み出し動作は繰り返し行われる。ROM814では、CPU811が動作に必要なデータを読み出す際に電力を消費する。RAM815は、データの書き込みや書き換えが可能なメモリ回路である。RAM815は、主にCPU811における処理結果を保存するために用いられる。一方、専用回路812は固定動作を行うための回路であり、予め決められた命令に対する処理のみを行う。専用回路812の処理動作に必要となるプログラムデータは、ROM814に記憶されており、専用回路812はROM814からプログラムデータを読み出すことで処理を行うことが可能となる。また、外部からの信号入力や外部への信号出力は、入出力インタフェース816を介して行われる。アドレスバス817は、CPU811が必要とする命令やデータをメインメモリ813に伝えるための配線経路である。データバス818は、メインメモリ813に対するデータの読み出し及び書き込み、並びに入出力インタフェース816を介して外部装置とのデータの取得や提供を行うための配線経路である。コントローラバス819は、メインメモリ813や入出力インタフェース816に制御情報を与えるための配線経路である。なお、ROM814には、実施の形態1乃至3のメモリ回路が適用できる。また、ROM814とRAM815を含むメインメモリ813には、実施の形態4のメモリ回路が適用できる。なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。実施の形態6本実施の形態では、酸化物半導体を用いて形成するトランジスタの例を示す。本明細書に開示する酸化物半導体を用いたトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。図10A乃至10Dにトランジスタの断面構造の一例を以下に示す。図10A乃至10Dに示すトランジスタは、酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、高い移動度と極めて低いオフ電流が得られることであるが、もちろん、他の半導体を用いることもできる。図10Aに示すトランジスタ3410は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。トランジスタ3410は、絶縁表面を有する基板2400上に、ゲート電極層2401、ゲート絶縁層2402、酸化物半導体層2403、ソース電極層2405a、及びドレイン電極層2405bを含む。また、これらを覆う様に絶縁層2407及び保護絶縁層2409が形成されている。図10Bに示すトランジスタ3420は、チャネル保護型と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。トランジスタ3420は、絶縁表面を有する基板2400上に、ゲート電極層2401、ゲート絶縁層2402、酸化物半導体層2403、酸化物半導体層2403のチャネル形成領域を覆うチャネル保護層として機能する絶縁層2427、ソース電極層2405a、及びドレイン電極層2405bを含む。また、これらを覆う様に保護絶縁層2409が形成されている。図10C示すトランジスタ3430はボトムゲート型のトランジスタであり、絶縁表面を有する基板である基板2400上に、ゲート電極層2401、ゲート絶縁層2402、ソース電極層2405a、ドレイン電極層2405b、及び酸化物半導体層2403を含む。また、これらを覆う様に絶縁層2407及び保護絶縁層2409が形成されている。トランジスタ3430においては、ゲート絶縁層2402は基板2400及びゲート電極層2401上に接して設けられ、ゲート絶縁層2402上にソース電極層2405a、ドレイン電極層2405bが接して設けられている。そして、ゲート絶縁層2402、及びソース電極層2405a、ドレイン電極層2405b上に酸化物半導体層2403が設けられている。図10Dに示すトランジスタ3440は、トップゲート構造のトランジスタの一つである。トランジスタ3440は、絶縁表面を有する基板2400上に、絶縁層2437、酸化物半導体層2403、ソース電極層2405a、及びドレイン電極層2405b、ゲート絶縁層2402、ゲート電極層2401を含み、ソース電極層2405a、ドレイン電極層2405bにそれぞれ配線層2436a、配線層2436bが接して設けられ電気的に接続している。本実施の形態では、上述のとおり、トランジスタを構成する半導体層に酸化物半導体層2403を用いる。酸化物半導体層2403に用いる酸化物半導体材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系金属酸化物や、三元系金属酸化物であるIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、Sn-Al-Zn-O系金属酸化物や、二元系金属酸化物であるIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属酸化物、In-Mg-O系金属酸化物や、In-O系金属酸化物、Sn-O系金属酸化物、Zn-O系金属酸化物などを用いることができる。また、上記酸化物半導体にSiを含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、少なくともInとGaとZnを含む酸化物のことであり、その組成比に特に制限はない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層2403は、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一つ、または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。酸化物半導体層2403を用いたトランジスタ3410、3420、3430、3440は、オフ状態における電流値オフ電流値を低くすることができる。よって、電荷蓄積ノードと接続される場合、電荷の流出を極力防ぐことができる。また、酸化物半導体層2403を用いたトランジスタ3410、3420、3430、3440は、比較的高い電界効果移動度が得られるため、高速駆動が可能である。従って、例えば表示装置や撮像装置などでは、画素部と同一の基板上に画素を駆動する駆動回路部を作製することができるため、部品点数を削減することができる。絶縁表面を有する基板2400には、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。ボトムゲート構造のトランジスタ3410、3420、3430においては、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一つ、又は複数の膜による積層構造により形成することができる。ゲート電極層2401には、Mo、Ti、Cr、Ta、W、Al、Cu、Nd、Sc等の金属材料、またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極層2401は単層に限らず異なる膜の積層でも良い。ゲート絶縁層2402には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができ、プラズマCVD法やスパッタ法等で形成することができる。また、ゲート絶縁層2402は単層に限らず異なる膜の積層でも良い。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上195nm以下の窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上150nm以下の酸化シリコン層SiOxx>0を積層して、合計の膜厚が200nmになるようにする。ソース電極層2405a、ドレイン電極層2405bに用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、またはこれらの元素を含む合金等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカー等の発生を防止する元素Si、NdまたはScなどが添加されているAl材料を用いることで耐熱性を向上させることが可能となる。また、ソース電極層2405a、ドレイン電極層2405bに接続する配線層2436a、配線層2436bなどの導電膜も、ソース電極層2405a、ドレイン電極層2405bと同様な材料を用いて形成することができる。また、ソース電極層2405a、ドレイン電極層2405bこれと同じ層で形成される配線層を含むとなる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。絶縁層2407、2427、2437は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。保護絶縁層2409は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、トランジスタの構造に起因する表面凹凸を低減するために保護絶縁層2409上に平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。このように、本実施の形態において示した酸化物半導体層を含むトランジスタを用いることにより、高機能な半導体装置を提供することができる。なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。実施の形態7本実施の形態は、酸化物半導体層を含むトランジスタの作製方法の一例を図面を用いて詳細に説明する。図11A乃至11Eにトランジスタ2510の作製工程の一例を断面図で示す。トランジスタ2510は、図10Aに示すトランジスタ3410と同様なボトムゲート構造の逆スタガ型トランジスタである。本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物半導体から極力除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりi型真性の酸化物半導体、又はi型真性に限りなく近い酸化物半導体としたものである。すなわち、不純物を添加してi型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたi型真性半導体又はそれに近づけることを特徴としている。従って、トランジスタ2510が有する酸化物半導体層は、高純度化され電気的にi型真性化した酸化物半導体層である。また、高純度化された酸化物半導体中にはキャリアが極めて少なくゼロに近い、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。酸化物半導体中にキャリアが極めて少ないため、トランジスタは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。具体的には、上述の酸化物半導体層を具備するトランジスタは、チャネル幅1μmあたりのオフ電流密度を室温下において10aA1×10-17A/μm以下にすること、さらには、1aA1×10-18A/μm以下、さらには10zA1×10-20A/μm以下にすることが可能である。また、上述の酸化物半導体層を具備するトランジスタ2510はオン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。以下、図11A乃至11Eを用い、基板2505上にトランジスタ2510を作製する工程を説明する。まず、絶縁表面を有する基板2505上に導電膜を形成した後、第1のフォトリソグラフィ工程とエッチング工程でゲート電極層2511を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。絶縁表面を有する基板2505は、実施の形態6に示した基板2400と同様な基板を用いることができる。本実施の形態では基板2505としてガラス基板を用いる。下地膜となる絶縁膜を基板2505とゲート電極層2511との間に設けてもよい。下地膜は、基板2505からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一つ、又は複数の膜による積層構造により形成することができる。また、ゲート電極層2511には、Mo、Ti、Cr、Ta、W、Al、Cu、Nd、Sc等の金属材料、又はこれらを主成分とする合金材料を用いることができる。また、ゲート電極層2511は単層に限らず異なる膜の積層でも良い。次いで、ゲート電極層2511上にゲート絶縁層2507を形成する。ゲート絶縁層2507には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができ、プラズマCVD法又はスパッタ法等で形成することができる。また、ゲート絶縁層2507は単層に限らず異なる膜の積層でも良い。本実施の形態の酸化物半導体は、不純物が除去され、i型化又は実質的にi型化された酸化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。例えば、マイクロ波例えば、周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタ法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。ここではスパッタ法を用いる例について説明する。ゲート絶縁層2507、酸化物半導体膜2530に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜2530の成膜の前処理として、スパッタ装置の予備加熱室でゲート電極層2511が形成された基板2505、又はゲート絶縁層2507までが形成された基板2505を予備加熱し、基板2505に吸着した水素、水分などの不純物を脱離させ排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層2516の成膜前に、ソース電極層2515a及びドレイン電極層2515bまで形成した基板2505にも同様の処理を行ってもよい。次いで、ゲート絶縁層2507上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜2530を形成する図11A参照。なお、酸化物半導体膜2530をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層2507の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加し、イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。酸化物半導体膜2530に用いる酸化物半導体は、実施の形態6に示した四元系金属酸化物や、三元系金属酸化物や、二元系金属酸化物や、In-O系金属酸化物、Sn-O系金属酸化物、Zn-O系金属酸化物などの酸化物半導体を用いることができる。また、上記酸化物半導体にSiを含んでもよい。本実施の形態では、酸化物半導体膜2530としてIn-Ga-Zn-O系金属酸化物ターゲットを用いてスパッタ法により成膜する。この段階での断面図が図11Aに相当する。また、酸化物半導体膜2530は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタ法により形成することができる。酸化物半導体膜2530をスパッタ法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の金属酸化物を用いる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の金属酸化物を用いてもよい。これらのターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。酸化物半導体膜2530を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。減圧状態に保持された成膜室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタによる膜の損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板2505上に酸化物半導体膜2530を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットとの間の距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるために好ましい。次いで、酸化物半導体膜2530を第2のフォトリソグラフィ工程とエッチング工程で島状の酸化物半導体層に加工する。ここで、島状の酸化物半導体層を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、ゲート絶縁層2507にコンタクトホールを形成する場合、その工程は酸化物半導体膜2530の加工時に同時に行うことができる。なお、ここでの酸化物半導体膜2530のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜2530のウェットエッチングに用いるエッチング液としては、燐酸、酢酸及び硝酸を混ぜた溶液などを用いることができる。または、ITO―07N関東化学社製を用いてもよい。次いで、酸化物半導体層に第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の加熱処理は、窒素、またはヘリウム、ネオン、アルゴン等の希ガス雰囲気中で、400°C以上750°C以下、または400°C以上基板の歪み点未満の温度で行う。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行い、脱水化または脱水素化した酸化物半導体層2531とする図11B参照。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。例えば、第1の加熱処理として、650°C以上700°C以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。なお、第1の加熱処理においては、加熱処理装置に導入する不活性ガスに、水、水素などが含まれないことが好ましい。または、該不活性ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下を導入してもよい。加熱処理装置に導入する酸素ガスまたはN2Oガスの純度は、6N以上、好ましくは7N以上、即ち、酸素ガスまたはN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。酸素ガス又はN2Oガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で脱離してしまった酸化物半導体を構成する主成分材料である酸素を供給することができる。この工程により、酸化物半導体層を高純度化させ電気的にi型真性化することができる。また、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜2530に行うこともできる。その場合には、第1の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。なお、第1の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。また、ゲート絶縁層2507にコンタクトホールを形成する場合、その工程は酸化物半導体膜2530に第1の加熱処理を行う前でも行った後に行ってもよい。また、酸化物半導体を2回に分けて成膜し、2回に分けて加熱処理を行って結晶化した酸化物半導体層を用いても良い。この様な工程を行うことで、下地部材を問わず、膜表面に垂直にc軸配向した膜厚の厚い結晶領域を形成することができる。例えば、3nm以上15nm以下の第1の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の第1の加熱処理を行い、表面を含む領域に結晶領域を有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成し、450°C以上850°C以下、好ましくは600°C以上700°C以下の第2の加熱処理を行う。この工程により、第1の酸化物半導体膜が種結晶となり、第2の酸化物半導体膜全体を下部から上部に向かって結晶成長させることができ、結果として膜厚の厚い結晶領域を有する酸化物半導体層が形成される。次いで、ゲート絶縁層2507、及び酸化物半導体層2531上に、ソース電極層及びドレイン電極層これと同じ層で形成される配線を含むとなる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、実施の形態6に示したソース電極層2405a、ドレイン電極層2405bと同様の材料を用いることができる。第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層2515a、ドレイン電極層2515bを形成した後、レジストマスクを除去する図11C参照。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。酸化物半導体層2531上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Lが決定される。なお、チャネル長L=25nm未満の場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクは透過した光が複数の強度となるため、部分的に膜厚の異なるレジストマスクを形成することができる。該レジストマスクは、アッシングを行うことで形状を変形させることができるため、フォトリソグラフィ工程を行わずに異なる形状のレジストマスクを形成することができる。従って、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。なお、導電膜のエッチングの際に、酸化物半導体層2531がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層2531を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層2531は一部のみがエッチングされ、溝部凹部を有する酸化物半導体層となることもある。本実施の形態では、導電膜としてTiを用い、酸化物半導体層2531にはIn-Ga-Zn-O系酸化物半導体を用いるため、該導電膜のエッチャントには過水アンモニア水アンモニア、水、過酸化水素水の混合液を用いると良い。次いで、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層2516を形成する。この絶縁層2516を形成する前にN2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。絶縁層2516は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁層2516に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層2516に水素が含まれると、その水素が酸化物半導体層に侵入する現象や、水素が酸化物半導体層中の酸素を引き抜く現象が生じることがある。この場合、酸化物半導体層のバックチャネル側が低抵抗化n型化してしまい、寄生チャネルが形成されることがある。従って、絶縁層2516は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。本実施の形態では、絶縁層2516として膜厚200nmの酸化シリコン膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン膜のスパッタ法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。酸化物半導体層に接して形成する絶縁層2516には、水分や、水素イオンや、水酸基などの不純物をほとんど含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いることが好ましい。代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いることができる。酸化物半導体膜2530の成膜時と同様に、絶縁層2516を形成する成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層2516は、膜中に含まれる不純物の濃度を低減することができる。また、絶縁層2516の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。絶縁層2516を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。例えば、窒素雰囲気下で250°C、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層の一部チャネル形成領域は絶縁層2516と接した状態で昇温される。以上の工程を経ることによって、酸化物半導体膜に対して第1の加熱処理を行って水素、水分、水酸基又は水素化物水素化合物ともいうなどの不純物と同時に減少してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。従って、酸化物半導体層は高純度化され電気的にi型真性化する。以上の工程でトランジスタ2510が形成される図11D参照。また、酸化物絶縁層に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化シリコン層中に拡散させることができる。つまり、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。絶縁層2516上にさらに保護絶縁層2506を形成してもよい。例えば、スパッタ法を用いて窒化シリコン膜を形成する。保護絶縁層には、水分などの不純物をほとんど含まず、更にこれらの外部からの侵入を防ぐことのできる無機絶縁膜である窒化シリコン膜、窒化アルミニウム膜などを用いると良い。本実施の形態では、保護絶縁層2506に窒化シリコン膜を用いる図11E参照。保護絶縁層2506に用いる窒化シリコン膜は、絶縁層2516まで形成された基板2505を100°C以上400°C以下の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入し、シリコンのターゲットを用いて成膜する。この場合においても、絶縁層2516と同様に、処理室内の残留水分を除去しつつ保護絶縁層2506を成膜することが好ましい。保護絶縁層の形成後、さらに大気中で100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を1サイクルとする処理を複数回繰り返して行ってもよい。このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、オフ状態における電流値オフ電流値をより低くすることができる。また、高純度化された酸化物半導体層を含むトランジスタは、高い電界効果移動度が得られるため、高速駆動が可能である。従って、例えば表示装置などでは画素部と同一の基板上に駆動回路部を作製することができるため、部品点数を削減することができる。なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。近年、ICチップと、無線通信用のアンテナを組み合わせた小型の半導体装置として、無線チップが脚光を浴びている。無線チップは、無線通信装置以下、リーダ/ライタというを使った通信信号動作磁界の授受により、データ入出力を行うことができる。無線チップの応用分野としては、例えば、流通業界における商品管理が挙げられる。現状では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、光学的な遮蔽物があるとデータを読み取ることができない。一方、無線チップでは、無線でデータを読み取るため、光学的な遮蔽物があっても電波が遮蔽されない限り、データを読み取ることができる。従って、商品管理の効率化、低コスト化などを実現できる。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が可能である。無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が可能になる。これには、復号化及び暗号化の処理をハードウェア的に処理する方式、ソフトウェア的に処理する方式、ハードウェア及びソフトウェアを併用する方式が知られている。ハードウェア的に処理する方式では、復号化や暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、CPUと大規模メモリとで演算回路を構成し、復号化プログラムや暗号化プログラムをCPUで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路、CPU及びメモリ回路で演算回路を構成し、専用回路で復号化や暗号化のための演算処理の一部分を行い、残りの演算処理をソフトウェア的にCPUで処理する。これら、いずれの方式も無線チップに大容量のメモリ回路を搭載することが要求される。本発明の一態様を適用することにより、メモリ回路の大容量化に伴う消費電力の上昇を回避することができる。本実施例では、CPU、専用回路及びメモリ回路を備えた半導体装置の例として、暗号処理機能を有する無線チップについて説明する。図9は、無線チップのブロック図である。図9を用いて無線チップのブロック構成を説明する。無線チップ2601は、演算回路2606とアナログ部2615を含んで構成される。演算回路2606は、CPU2602、ROM2603、RAM2604及びコントローラ2605を有する。アナログ部2615は、アンテナ2607、共振回路2608、電源回路2609、リセット回路2610、クロック生成回路2611、復調回路2612、変調回路2613及び電源管理回路2614を有する。ROM2603に実施の形態1乃至3で示したメモリ回路を適用することで、無線チップ全体の消費電力を効果的に低減することができる。また、RAM2604に実施の形態4で示したメモリ回路を適用することで、無線チップ全体の消費電力を効果的に低減することができる。また、消費電力を低減することで、無線チップの発熱を低減することができる。コントローラ2605は、CPUインタフェースCPUIF2616、制御レジスタ2617、コード抽出回路2618及び符号化回路2619を有する。なお、図9では、説明の簡単化のため、通信信号を受信信号2620と送信信号2621に分けて示したが、実際には、両者は一体とされた信号であり、無線チップ2601及びリーダ/ライタの間で同時に送受信される。受信信号2620は、アンテナ2607と共振回路2608とで受信された後、復調回路2612によって復調される。また、送信信号2621は、変調回路2613によって変調された後、アンテナ2607から送信される。通信信号により形成される磁界中に無線チップ2601を置くと、アンテナ2607と共振回路2608により、誘導起電力が生じる。誘導起電力は、電源回路2609における電気容量により保持されるとともに安定化され、無線チップ2601の各回路に電源電圧として供給される。リセット回路2610は、無線チップ2601全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路2611は、電源管理回路2614より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路2612は、ASK方式の受信信号2620の振幅の変動を0/1の受信データ2622として検出する。復調回路2612は、例えばローパスフィルターとする。変調回路2613は、送信データをASK方式の送信信号2621の振幅を変動させて送信する。例えば、送信データ2623が0の場合、共振回路2608の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路2614は、電源回路2609から演算回路2606に供給される電源電圧、または演算回路2606における消費電流を監視し、クロック生成回路2611を制御する信号を生成する。本実施例における無線チップの動作を説明する。まず、リーダ/ライタより送信された受信信号2620により、無線チップ2601が暗号文データを含む受信信号2620を受信する。受信信号2620は、復調回路2612で復調された後、コード抽出回路2618で制御コマンドや暗号文のデータなどに分解され、制御レジスタ2617に格納される。ここで、制御コマンドは、無線チップ2601の応答を指定するデータである。例えば、固有ID番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。続いて、演算回路2606において、CPU2602がROM2603に格納された暗号解読プログラムに従って、ROM2603に予め格納された秘密鍵2624を用いて暗号文を解読復号する。復号された暗号文復号文は、制御レジスタ2617に格納される。この際、RAM2604をデータ格納領域として用いる。なお、CPU2602は、CPUIF2616を介してROM2603、RAM2604、制御レジスタ2617にアクセスする。CPUIF2616は、CPU2602が要求するアドレスより、ROM2603、RAM2604、制御レジスタ2617のいずれかに対するアクセス信号を生成する機能を有している。最後に、符号化回路2619において、復号文から送信データ2623を生成し、変調回路2613で変調し、アンテナ2607より送信信号2621をリーダ/ライタに送信する。なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、CPUと大規模メモリとで演算回路を構成し、プログラムをCPUで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、他の演算方式には、ハードウェア的に処理する方式やハードウェア及びソフトウェアを併用する方式がある。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェアおよびソフトウェアを併用する方式では、専用回路、CPU及びメモリ回路で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理ソフトウェア的にCPUで処理すれば良い。なお、本実施例は、他の実施の形態および他の実施例と適宜に組み合わせることができる。本実施例では、実施例1で説明した無線チップとして機能する半導体装置3000の使用方法を説明する。無線チップの用途は広範に渡る。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等、図12A参照、包装用容器類包装紙やボトル等、図12C参照、記録媒体DVDソフトやビデオテープ等、図12B参照、乗り物類自転車等、図12D参照、身の回り品鞄や眼鏡等、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札図12E、図12F参照等の物品に設けて使用することができる。本発明の一態様である半導体装置3000は、記憶素子を有し、プリント基板に実装、または物品の表面への貼付や物品の内部に埋め込むことにより固定される。例えば、本であれば紙に埋め込めば良い。また、有機樹脂からなる容器であれば当該有機樹脂に埋め込めば良い。本発明の一態様である半導体装置3000を紙幣、硬貨、有価証券類、無記名債券類、証書類等に設けることにより、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の一態様である半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。なお、本実施例は、他の実施の形態および他の実施例と適宜に組み合わせることができる。