"第1ワード線と、前記第1ワード線と交差する方向に延伸する第1ビット線と、それぞれが、電流により記憶情報が書き込まれる第1記憶素子と、そのソース―ドレイン経路が前記第1記憶素子に並列に接続される第1トランジスタと、を具備し、前記第1ワード線と前記第1ビット線の間に設けられるN個Nは3以上の整数の第1メモリセルと、を有し、前記N個の前記第1記憶素子のそれぞれは、互いに直列に接続され、前記第1トランジスタの抵抗値は、第1の状態においては前記第1記憶素子よりも低く、第2の状態においては前記第1記憶素子よりも高く、前記N個の前記第1記憶素子の全てに第1の値を記憶した状態で、前記N個の前記第1トランジスタのうちM個Mは2以上前記N未満の整数を前記第2の状態にし、残りのN-M個を前記第1の状態にし、前記第1ワード線と前記第1ビット線の間に、前記M個の前記第1記憶素子に前記第1の値とは異なる第2の値を記憶するための第1電位差を印加する制御を行うことを特徴とする半導体記憶装置。請求項1において、前記N個の前記第1記憶素子の全てに前記第1の値を記憶する際に、前記N個の前記第1記憶素子のうち奇数個目に前記第1の値を記憶し、その後、前記N個の前記第1記憶素子のうち偶数個目に前記第1の値を記憶することを特徴とする半導体記憶装置。請求項1において、前記M個の前記第1トランジスタを前記第2の状態とする際に、前記M個の前記第1トランジスタの全てを前記第1の状態にし、その後、前記M個の前記第1トランジスタのうち奇数個目を前記第2の状態とし、その後、前記M個の前記第1トランジスタのうち偶数個目を前記第2の状態とすることを特徴とする半導体記憶装置。請求項1において、前記N個の前記第1記憶素子のそれぞれは、連続した記録層の一部として構成され、前記N個の前記第1トランジスタのそれぞれのチャネル層は、連続した半導体膜の一部として構成されることを特徴とする半導体記憶装置。請求項1において、前記第2の値を記憶した状態の前記第1記憶素子の抵抗値は、前記第1の値を記憶した前記第1記憶素子の抵抗値より高いことを特徴とする半導体記憶装置。請求項5において、前記第1記憶素子のそれぞれは、相変化素子を含み、前記相変化素子は、前記第1記憶素子が前記第1の値を記憶するときは結晶状態であり、前記第1記憶素子が前記第2の値を記憶するときはアモルファス状態であることを特徴とする半導体記憶装置。請求項1において、前記第1の状態は、前記第1トランジスタのオン状態であり、前記第2の状態は、前記第1トランジスタのオフ状態であることを特徴とする半導体記憶装置。請求項1において、前記第1の状態は、前記第1トランジスタのオン状態であり、前記第2の状態における前記第1トランジスタにおいて、ゲート電極の電位は、オン状態とオフ状態の中間の電位であることを特徴とする半導体記憶装置。請求項1において、前記第1ビット線と平行に延伸する第2ビット線と、それぞれが、電流により記憶情報が書き込まれる第2記憶素子と、そのソース―ドレイン経路が前記第2記憶素子に並列に接続される第2トランジスタと、を具備し、前記第1ワード線と前記第2ビット線の間に設けられる前記N個の第2メモリセルと、をさらに有し、前記N個の前記第2記憶素子のそれぞれは、互いに直列に接続され、前記第2トランジスタの抵抗値は、第1の状態においては前記第2記憶素子よりも低く、第2の状態においては前記第2記憶素子よりも高く、前記N個の前記第1記憶素子の全てに前記第1の値を記憶する際に、前記N個の前記第2記憶素子の全てに前記第2の値を記憶する制御を行うことを特徴とする半導体記憶装置。半導体基板の上方に設けられる第1選択線と、前記第1選択線の上方に設けられ前記第1選択線と交差する方向に延伸する第2選択線と、前記半導体基板の上方に絶縁膜を介して積層されるN個Nは3以上の整数の第1半導体層と、前記N個の第1半導体層の側面に沿って設けられる第1ゲート絶縁膜層と、前記第1ゲート絶縁膜層の側面のうち前記第1半導体層の設けられていない側に沿って設けられ、前記第1選択線及び前記第2選択線と電気的に接続される第1チャネル層と、前記第1チャネル層の側面のうち前記第1ゲート絶縁膜層の設けられていない側に沿って設けられ、前記第1選択線及び前記第2選択線と電気的に接続され、流れる電流によって抵抗値が変化する材料を含む第1抵抗変化材料層と、を有し、前記第1チャネル層と前記第1抵抗変化材料層のうち前記第1半導体層と隣接する部分の抵抗値を比較すると、隣接する前記第1半導体層に第1電位が印加されている場合は前記第1チャネル層側の抵抗値が前記第1抵抗変化材料層側の抵抗値よりも小さく、隣接する前記第1半導体層に第2電位が印加されている場合は前記第1チャネル層側の抵抗値が前記第1抵抗変化材料層側の抵抗値よりも大きく、前記第1抵抗変化材料層のうち前記N個の前記第1半導体層と隣接する部分の抵抗値が第1抵抗値の状態で、前記N個の第1半導体層のうちM個Mは2以上前記N未満の整数に前記第2電位を、残りのN-M個に前記第1電位を印加し、その後、前記第1選択線と前記第2選択線の間に、前記第1抵抗変化材料層のうち前記第2電位を印加された前記第1半導体層に隣接する部分の抵抗値を第2抵抗値へと変化させる第3電位差を印加する制御を行うことを特徴とする半導体記憶装置。請求項10において、前記第1抵抗変化材料層のうち前記N個の前記第1半導体層と隣接する部分の抵抗値を前記第1抵抗値とする際に、前記N個の前記第1半導体層のうち奇数個目と隣接する部分の抵抗値を前記第1抵抗値とし、その後、前記N個の前記第1半導体層のうち偶数個目と隣接する部分の抵抗値を前記第1抵抗値とすることを特徴とする半導体記憶装置。請求項10において、前記M個の前記第1半導体層に前記第2電位を印加する際に、前記M個の前記第1半導体層の全てに前記第1電位を印加し、その後、前記M個の前記第1半導体層のうち奇数個目に前記第2電位を印加し、その後、前記M個の前記第1半導体層のうち偶数個目に前記第2電位を印加することを特徴とする半導体記憶装置。請求項10において、前記第2抵抗値は、前記第1抵抗値よりも高いことを特徴とする半導体記憶装置。請求項10において、前記第1抵抗変化材料層は、相変化材料を含み、前記相変化材料は、前記第1抵抗変化材料層のうち前記第1抵抗値となる部分において結晶状態であり、前記第1抵抗変化材料層のうち前記第2抵抗値となる部分においてアモルファス状態であることを特徴とする半導体記憶装置。請求項10において、前記第2選択線と平行に延伸する第3選択線と、前記半導体基板の上方に絶縁膜を介して積層される前記N個の第2半導体層と、前記N個の第2半導体層の側面に沿って設けられる第2ゲート絶縁膜層と、前記第2ゲート絶縁膜層の側面のうち前記第2半導体層の設けられていない側に沿って設けられ、前記第1選択線および前記第3選択線と電気的に接続される第2チャネル層と、前記第2チャネル層の側面のうち前記第2ゲート絶縁膜層の設けられていない側に沿って設けられ、前記第1選択線および前記第3選択線と電気的に接続され、流れる電流によって抵抗が変化する材料を含む第2抵抗変化材料層と、を有し、前記第2チャネル層と前記第2抵抗変化材料層のうち前記第2半導体層と隣接する部分の抵抗値を比較すると、隣接する前記第2半導体層に前記第1電位が印加されている場合は前記第1チャネル層側の抵抗値が前記第1抵抗変化材料層側の抵抗値よりも小さく、隣接する前記第2半導体層に前記第2電位が印加されている場合は前記第1チャネル層側の抵抗値が前記第2抵抗変化材料層側の抵抗値よりも大きく、前記第1抵抗変化材料層のうち前記N個の前記第1半導体層と隣接する部分の抵抗値を前記第1抵抗値とする際に、前記第2抵抗変化材料層のうち前記N個の前記第2半導体層と隣接する部分の抵抗値を前記第1抵抗値とする制御を行うことを特徴とする半導体記憶装置。相変化メモリなどの抵抗変化型素子を用いた半導体記憶装置のデータ書込み転送レートを高速にするためには、複数のメモリセルに並列に、すなわち、同時に書込みを行う方法が有効である。並列に書込みを行うメモリセル数を多くすればするほど、書込み転送レートを向上することが可能である。しかしながら従来用いられていた書込み方法では、同時に書込みを行うメモリセル数に比例して半導体記憶装置全体の書込み時消費電流が増大するため並列度の向上による高速化に限界があった。そこで、本発明の1つめの目的は、半導体記憶装置の消費電流を増大させることなく同時に書換えるメモリセル数を増加させ、書込みが高速な半導体記憶装置を提供することにある。また、従来の相変化メモリの書換え方法では、リセット状態の素子抵抗が高くなり過ぎると、引き続き行うセット動作の際に素子に電流を流して結晶化させるのに十分なジュール熱を発生させるために高電圧が必要になった。このため、セット動作に必要な電圧が半導体記憶装置の発生可能な電圧を上回り、セット動作ができなくなる不具合があった。そこで、本発明の2つめの目的は、リセット状態の抵抗が高くてもセット動作を安定して行うことが可能な半導体記憶装置を提供することにある。さらに、従来の相変化メモリの書込み方法では書込み時に、書込み対象のメモリセル、電流を書込み対象のメモリセルに伝える配線などで発生した熱が、書込み対象ではない周囲のメモリセルに伝達し誤書込みを生じさせるという問題があった。メモリセルを高集積化すると、メモリセル間距離、配線/メモリセル間距離が小さくなるために、誤書込みの頻度が大きくなるので、半導体記憶装置の高集積化を妨げる要因となっていた。そこで、本発明の3つめの目的は、メモリセルへの書込みの際に生じる誤書込みを抑制した半導体記憶装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本発明による課題を解決する手段のうち、代表的なものを説明すれば、以下の通りである。半導体記憶装置であって、第1ワード線と、前記第1ワード線と交差する方向に延伸する第1ビット線と、それぞれが、電流により記憶情報が書き込まれる第1記憶素子と、そのソース―ドレイン経路が前記第1記憶素子に並列に接続される第1トランジスタと、を具備し、前記第1ワード線と前記第1ビット線の間に設けられるN個Nは3以上の整数の第1メモリセルと、を有し、前記N個の前記第1記憶素子のそれぞれは、互いに直列に接続され、前記第1トランジスタの抵抗値は、第1の状態においては前記第1記憶素子よりも低く、第2の状態においては前記第1記憶素子よりも高く、前記N個の前記第1記憶素子の全てに第1の値を記憶した状態で、前記N個の前記第1トランジスタのうちM個Mは2以上前記N未満の整数を前記第2の状態にし、残りのN-M個を前記第1の状態にし、前記第1ワード線と前記第1ビット線の間に、前記M個の前記第1記憶素子に前記第1の値とは異なる第2の値を記憶するための第1電位差を印加する制御を行うことを特徴とする。または、半導体記憶装置であって、半導体基板の上方に設けられる第1選択線と、前記第1選択線の上方に設けられ前記第1選択線と交差する方向に延伸する第2選択線と、前記半導体基板の上方に絶縁膜を介して積層されるN個Nは3以上の整数の第1半導体層と、前記N個の第1半導体層の側面に沿って設けられる第1ゲート絶縁膜層と、前記第1ゲート絶縁膜層の側面のうち前記第1半導体層の設けられていない側に沿って設けられ、前記第1選択線及び前記第2選択線と電気的に接続される第1チャネル層と、前記第1チャネル層の側面のうち前記第1ゲート絶縁膜層の設けられていない側に沿って設けられ、前記第1選択線及び前記第2選択線と電気的に接続され、流れる電流によって抵抗値が変化する材料を含む第1抵抗変化材料層と、を有し、前記第1チャネル層と前記第1抵抗変化材料層のうち前記第1半導体層と隣接する部分の抵抗値を比較すると、隣接する前記第1半導体層に第1電位が印加されている場合は前記第1チャネル層側の抵抗値が前記第1抵抗変化材料層側の抵抗値よりも小さく、隣接する前記第1半導体層に第2電位が印加されている場合は前記第1チャネル層側の抵抗値が前記第1抵抗変化材料層側の抵抗値よりも大きく、前記第1抵抗変化材料層のうち前記N個の前記第1半導体層と隣接する部分の抵抗値が第1抵抗値の状態で、前記N個の第1半導体層のうちM個Mは2以上前記N未満の整数に前記第2電位を、残りのN-M個に前記第1電位を印加し、その後、前記第1選択線と前記第2選択線の間に、前記第1抵抗変化材料層のうち前記第2電位を印加された前記第1半導体層に隣接する部分の抵抗値を第2抵抗値へと変化させる第3電位差を印加する制御を行うことを特徴とする。本発明により、高信頼な半導体記憶装置を提供することができる。以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。<本願発明のデバイス構造>図1は本発明の実施例1の半導体記憶装置の一部断面図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。半導体基板1上に形成された素子分離溝STI、トランジスタのゲートGATE、ゲート絶縁膜GOX、拡散層DIF、層間絶縁膜ILD1、ILD2、ILD3、ILD4、ILD5、ILD6、配線層M1、M2、半導体基板上のデバイスとM1とを接続するコンタクト孔C1、M1とM2を接続するコンタクト孔C2、金属配線からなるワード線2、p型不純物がドープされたポリシリコン層40pと低濃度の不純物がドープされたポリシリコン層50pとn型不純物がドープされたポリシリコン層60pからなるポリシリコンダイオードPD、ゲートポリシリコン層21p、22p、23p、24p、61p、ゲートポリシリコンに給電するための金属配線GL1、GL2、GL3、GL4、STGL1、STGL2、金属配線からなるビット線3、ビット線3と半導体基板1上に形成された回路とを接続するコンタクト孔BLC、ポリシリコンダイオードPDとゲートポリシリコン層21の間の絶縁膜層11、ゲートポリシリコン層間の絶縁膜層12、13、14、15、ゲートポリシリコン層61pとビット線3の間の絶縁膜71から構成される部分が図1に示されている。図2は実施例1の半導体記憶装置の一部立体模式図である。図2には、メモリセルアレイ、配線、コンタクトの一部が示されている。金属配線からなるワード線2、ワード線2と半導体基板1上の回路とを接続するコンタクト孔WLC、p型不純物がドープされたポリシリコン層40pと低濃度の不純物がドープされたポリシリコン層50pとn型不純物がドープされたポリシリコン層60pからなるポリシリコンダイオードPD、メモリセルのゲートポリシリコン層21p、22p、23p、24p、選択トランジスタのゲートポリシリコン層61p、メモリセルのゲートポリシリコン層に給電するための金属配線GL1、GL2、GL3、GL4、選択トランジスタのゲートポリシリコン層61pに給電するための金属配線STGL1とSTGL2、メモリセルのゲートポリシリコン層21p、22p、23p、24pと配線GL1、GL2、GL3、GL4をそれぞれ接続するコンタクトGC1、GC2、GC3、GC4、選択トランジスタのゲートポリシリコン層61pと配線STGL1を接続するコンタクトSTGC1、金属配線からなるビット線3、ビット線3と半導体基板1上の回路とを接続するコンタクト孔BLC、ポリシリコンダイオードDPとゲートポリシリコン層21pの間の絶縁膜層11、ゲートポリシリコン層間の絶縁膜層12、13、14、15、ゲートポリシリコン層61pとビット線3の間の絶縁膜71から構成される部分が図2に示されている。図示されていないが、配線GL1、GL2、GL3、GL4はそれぞれGLC1、GLC2、GLC3、GLC4を介して半導体基板1上に形成された周辺回路と接続されている。また、配線STGL1、STGL2はそれぞれSTGLC1、STGLC2を介して周辺回路と接続されている。ゲートポリシリコン層21p、22p、23p、24p、61pはそれぞれ一本おきに共通に接続されるように図示されている。その詳細は以下のようになる。ゲートポリシリコン層21p、22p、23p、24p、61pはそれぞれ、メモリアレイMAの部分図3において後述するにおける同一平面上に、複数本のストライプパタンをなすように形成される。この複数本のゲートポリシリコン層21p、22p、23p、24p、61pのうち、奇数本目は、メモリアレイMAに対し図2で言うところの手前側で短絡され、互いに共通に接続されることになる。これに対し、複数本のゲートポリシリコン層21p、22p、23p、24p、61pのうち偶数本目は、図2においては他の配線とは接続されず、それぞれ孤立しているようにも見える。しかし、このストライプパタンは、図2では見えないが、メモリアレイMAのワード線方向の反対側で同様に接続されている。その上で、各ゲートポリシリコン層21p、22p、23p、24p、61pは、コンタクトGC1、GC2、GC3、GC4、STGC2を介して、ゲート線GL1、GL2、GL3、GL4、STGL2とそれぞれ接続されている。図2では、各ゲートポリシリコン層のうち奇数本目側が、メモリアレイMAの手前側でコンタクトを介してゲート線と接続されている様子しか見えない。しかし、図2では図示されない偶数本目についても、メモリアレイMAの反対側で、コンタクトを介してゲート線に接続される接続関係について、奇数本目と同様である。したがって、メモリセルのゲートポリシリコン層21pは、隣り合うストライプパタンが奇数本目か偶数本目かの別を問わず、全て同一の配線GL1に接続され、互いに短絡されることになる。従って、GL1に所定の電位を印加すると、ゲートポリシリコン層21pは全て、同一の当該印加した電位になる。すなわち、GL1によって、ゲートポリシリコン層21pと同一平面上内にあるセルを全て、一括して選択又は非選択することができる。ゲートポリシリコン層22p、23p、24pも同様である。よって、係る接続関係によって、後述するメモリアレイMAにおいて、z軸方向高さ方向の選択セル/非選択セルを決定することができるのである。これに対し、選択トランジスタのゲートポリシリコン層61pは、奇数本目と偶数本目が同一の配線に接続されない。すなわち、奇数本目は配線STGL1、偶数本目はSTGL2、というように、ストライプの1つ置きにそれぞれ互いに絶縁された2つの配線STGL1、STGL2に接続され、独立に電圧を印加することができる。係る接続関係により、上述したゲート線GLによって一括して選択されたz軸方向で同一高さのセルのうち、奇数個目のセルか偶数個目のセルかを特定することができる。ここで、ゲートポリシリコン層21pは結果として全て短絡されることになるのだから、奇数本目と偶数本目とを別々に短絡した上でコンタクトGC1及びゲート線GL1を介して短絡するのではなく、奇数本目か偶数本目かを問わず短絡したポリシリコン層を形成してしまえばいいようにも思える。しかし、上述のように奇数本目と偶数本目とを独立して短絡し、それらの間はコンタクト及びゲート線を介して短絡することで、ゲートポリシリコン層21p及び22p、23p、24pと61pとを同一形状とすることができる。そのため、これらのゲートポリシリコン層は全て同一のマスクで作成可能となり、製造コストを大幅に削減することが可能となるのである。図3は図2のうち、特にメモリアレイMAの部分を抜き出して示した図である。複数のワード線2の上にポリシリコンダイオードPDがワード線2の延在方向に周期的に形成されている。ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜は、ワード線2の延在方向と平行な方向にストライプ状にパターニングされている。このパタンは、加工時にゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜が残るライン部分と、加工時にゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜が除去されるスペース部分からなる。スペース部分は、最終的には図3に示す通り、ゲート絶縁膜9、チャネルポリシリコン層8p、相変化材料層7、層間絶縁膜91等で充填されることになり、空間が残る訳ではない。しかし、以下の説明では簡単のため、ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜が除去される領域を、最終的に他の材料で充填されるとしてもスペース部分と呼ぶ。ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜のストライプのライン部分がワード線間スペースの直上に、ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜のストライプのスペース部分がワード線の直上に配置されている。ビット線3はワード線2と垂直な方向に延在するストライプ形状で、絶縁膜71上にn型ポリシリコン38pを介して配置されている。ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜のスペース部分のビット線3の下部では、ゲートポリシリコン層21p、22p、23p、24pの側壁、絶縁膜層11、12、13、14の側壁と絶縁膜15の側壁の下部にはゲート絶縁膜9、チャネルポリシリコン層8p、絶縁膜層10、相変化材料層7が順に積層される。絶縁膜層10は、相変化材料層7とチャネルポリシリコン層8p間の拡散を防止するための層である。両面の相変化材料層7の間には絶縁膜層91が埋め込まれている。絶縁膜層15の側壁の上部とゲートポリシリコン層61p、絶縁膜層71の下部ではゲート絶縁膜層9、チャネルポリシリコン層8pが積層されている。両面のチャネルポリシリコン層8p間には絶縁膜層92が埋め込まれていて、絶縁膜層71の上部ではゲート絶縁膜層9、チャネルポリシリコン層38pが積層されている。両面のチャネルポリシリコン層8p間には絶縁膜層92が埋め込まれている。ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜のスペース部分のビット線3の下部の底部では、ポリシリコン層6pの上表面とチャネルポリシリコン層8pが接触している。ビット線3とポリシリコンダイオードPDは、ポリシリコン層38p、チャネルポリシリコン層8p、ポリシリコンダイオードPDを介して、ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜の両側の側面で繋がっている。ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜のスペース部分、かつ、ビット線3のスペース部分の下部では、チャネルポリシリコン層8p、38p、相変化材料層7、絶縁膜層10は除去されていて、ワード線2上のポリシリコンダイオードPDのスペース部分になっている。見易さのために図3では省いているが、このスペース部分には、絶縁膜32が埋め込まれる。即ち、チャネルポリシリコン層8p、38p、相変化材料層7、絶縁層10は、ゲートポリシリコン層21p、22p、23p、24p、61pと絶縁膜層11、12、13、14、15、71の積層膜、と、絶縁層32で囲まれた領域に形成される。本発明の半導体記憶装置は、相変化材料層7に含まれるGe2Sb2Te5などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。<相変化材料の温度特性>図4は、本発明の実施例1の相変化メモリの書換え動作時の記録層の温度変化を示した図である。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作、逆に低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作、すなわちリセット動作は、図4のような温度変化を相変化材料に与えることで行う。具体的には、アモルファス状態の相変化材料は結晶化温度以上に加熱し10-6秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。<1セルずつ書き換える際の動作原理>図5では、本実施例1のメモリセルアレイMAの一部分を抜き出して示している。また、ゲートポリシリコン層21pにおける上面図及び等価回路図と並べて示している。絶縁膜層31は、図2と図3では分かりやすさのために省いていたが、PD間スペースに埋め込まれた絶縁膜である。このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作を行うことができる以下の説明で、単に0Vと言った場合には、リセット動作時、セット動作時、読み出し動作時のどの場合でも0Vを印加することを意味する。選択セルSMCが接続されているゲート線GL1には0Vを印加し、チャネルポリシリコン層8pをチャネルとするトランジスタをOFF状態にする。選択セルSMCが接続されていないゲート線GL2、GL3、GL4には5Vを印加し、トランジスタをON状態にする。ビット線BL1には0V、ワード線WL1にはリセット動作時、セット動作時、読み出し動作時にそれぞれ4、3、2Vを印加する。選択トランジスタのゲートポリシリコンは、SMCと接続されている側のゲート、すなわちSTGL1に5VさせトランジスタをON状態にする。SMCが接続されていない側のゲート、すなわちSTGL2には0Vを印加しトランジスタをOFF状態にする。非選択セルUSMC1ではトランジスタがON状態でチャネルの抵抗が低くなり、またON状態になっているSTGL1のチャネルポリシリコン層8pも抵抗が低くなっている。USMC1部分での相変化材料層7の状態によらず、ほぼ同じ電流が流れるようにすることができる。SMCではトランジスタがOFF状態であるため電流は相変化材料層7を流れる。リセット動作、セット動作時には、SMCで相変化材料層7を流れる電流によって相変化材料7の抵抗値を変化させて動作を行う。読出し動作時には、SMCで相変化材料層7を流れる電流値を判定し動作を行う。非選択セルUSMC2、非選択セルUSMC3のトランジスタはそれぞれSMC、USMC1のトランジスタとゲート電圧が共通なので、USMC2のトランジスタはOFF状態、USMC3のトランジスタはON状態である。STGL2がゲートポリシリコン層61pに接続された選択トランジスタはOFF状態であるので、USMC2、USMC3を経由した電流は流れない。したがって相変化材料層7に電流が流れるのはSMCだけになり、選択的な動作が可能である。なお、相変化素子の上面からの形状を説明するために、図5に、縦型チェインメモリの水平面での断面図を併せて示している。図6では、リセット動作、セット動作、読出し動作を行う際の、ビット線BL1、BL2、BL3、BL4、ワード線WL1、WL2、WL3、ゲート配線GL1、GL2、GL3、GL4、ゲート配線STGL1、STGL2の電位の関係を示している。図5と同様に、WL1の電位、4/3/2Vはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図6の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がBL2、BL3、またはBL4と接続されワード線側がWL1と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に4V、セット動作時には共に3V、読み出し動作時には共に2Vであり、電位差がないので電流が流れない。またビット線側がBL1、ワード線側がWL2またはWL3と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に0Vであり、電位差がないので電流が流れない。またビット線側がBL2、BL3、またはBL4、ワード線側がWL2またはWL3と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ0Vと4V、セット動作時にはワード線とビット線にそれぞれ0Vと3V、読出し動作時にはワード線とビット線にそれぞれ0Vと2Vが印加される。縦型チェインメモリを選択するポリシリコンダイオードPDの逆バイアス方向に電圧が印加される。ポリシリコンダイオードPDの逆バイアス方向のオフ電流は十分低減するように作製可能である。ビット線側がBL1、ワード線側がWL1に接続された縦型チェインメモリだけ、PDに順バイアスが印加され電流が流れるようにできる。図5で説明した方法により縦型チェイン内のSMCを選択し動作させることができるので、結果メモリアレイ内のSMCを選択して動作させることができる。<複数セルの同時書き換え>さらに、より消費電流を低減したメモリセルのセットリセット動作を、以下のように行うことができる。<全てのセルをセット状態にする方法>チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てセット状態にする。この際の方法としては、例えば図5に示す方法で1つずつセルをセット状態にすることもできるが、図7abのようにチェイン内のセルを同時に複数個選択しセット動作を行うこともできる。図7aの動作で選択したチェインセルの奇数番目のセルを選択して同時にセット動作を行い、図7bの動作で選択したチェインセルの偶数番目のセルを選択して同時にセット動作を行う。このように、奇数番目のセルを選択してその後偶数番目のセルを選択する、という風に、隣接するセルが同時にセットされないような書き込みをするのは、以下に述べる理由からである。例えば、注目するチェインの奇数番目のゲート21pと偶数番目のゲート22pに対応するセルに対して同時にセット動作を行なう場合、2つのセルを形成するゲート21pの標高の相変化材料7、ゲート22pの標高の相変化材料7に対して電流が流れるだけではなく、2つのセル間の境界部の相変化材料7、すなわち絶縁膜12の標高にある相変化材料7にも下端から上端まで全体に電流が流れ、この部分の抵抗が下がり過ぎてしまう恐れがある。抵抗値が下がり過ぎると、書換えによりセル部分の相変化材料の抵抗値を同じにしてもチェイン全体の抵抗値が変わってしまうため、誤り読出しにより信頼性が低下したり、またそれを防ぐための制御を行う回路の追加が必要になりコストが増加したりするなどの課題がある。絶縁膜12の標高にある相変化材料7の下端から上端まで電流が流れないように書き込むことで、係る課題を解決することができる。そのために、当該絶縁膜12の直上と直下の2つのセル、すなわち、互いに隣接するセルを同時に書き換えない制御が有効となる。一度にセット動作を行うセルを、より少なく例えばm層ずつm≧2する制御も可能である。この場合も、互いに隣接するセルは同時に書き換えないので、上述の課題を解決することが可能である。但し、一度にセットするセル数が相対的に減少するため、セット動作はより長時間になる。以上を踏まえると、隣接するセルを同時に書き変えないという要請の下で、一度に書き換えるセルの数を最も多くできるのは、上述した奇数番目のセルと偶数番目のセルを交互にセット動作する制御方法である。一方、奇数番目のセルと偶数番目のセルに対して別々にセット動作を行なうのではなく、奇数番目と偶数番目のセルに対して同時にセット動作を行なうこともできる。この場合、上述した絶縁膜12の標高にある相変化材料の書き換えの問題や、セット動作時に必要なワード線電圧が大きくなる問題もあるが、同時にセット動作を行なうセル数が多くなればなるほどセット動作を短時間で行なえるようになるという効果がある。このように、複数のセルに対し同時にセット動作を行うことで、1つずつセット動作を行う場合と比較して短時間で全てのセルをセット状態にすることができる。また直列に接続されたセルを同時に選択してセット動作しているので、必要な電流は1つのセルをセット動作する場合と比較して増加することは無い。なお、図7abでは奇数番目の層と偶数番目の層に分けてセット動作を行った。しかし、セット動作を行う方法はこれだけには限られず、例えば全ての層を同時にセット動作させることや、m層ずつm≧2下から順にセット動作させることなども可能である点は、上述した通りである。<所定のセルをリセット状態にすることで、データを書き込む方法>データの書込みの際には、データパタンに応じて、セルに対してリセット動作のみを行う。この際、図8に示すようにチェイン内の複数のセルに対して、同時にリセット動作を行う。図8では1番目の層と3番目の層が同時選択されている例を示している。図8で、複数の選択セルSMCが接続されているゲート線GL1、GL3には0Vを印加し、チャネルポリシリコン層8pをチャネルとするトランジスタをOFF状態にする。選択セルSMCが接続されていないゲート線GL2、GL4には5Vを印加し、トランジスタをON状態にする。ビット線BL1には0V、ワード線WL1にはリセット動作に必要な電圧、例えば5Vを印加する。選択トランジスタのゲートポリシリコンは、SMCと接続されている側のゲート、すなわちSTGL1に5Vを印加しトランジスタをON状態にする。SMCが接続されていない側のゲート、すなわちSTGL2には0Vを印加しトランジスタをOFF状態にする。非選択セルUSMC1ではトランジスタがON状態でチャネルの抵抗が低くなり、またON状態になっているSTGL1のチャネルポリシリコン層8pも抵抗が低くなっている。USMC1部分での相変化材料層7の状態によらず、ほぼ同じ電流が流れるようにすることができる。SMCではトランジスタがOFF状態であるため電流は相変化材料層7を流れる。SMCで相変化材料層7を流れる電流によって相変化材料7の抵抗値を変化させてリセット動作を行う。非選択セルUSMC2、非選択セルUSMC3のトランジスタはそれぞれSMC、USMC1のトランジスタとゲート電圧が共通なので、USMC2のトランジスタはOFF状態、USMC3のトランジスタはON状態である。STGL2がゲートポリシリコン層61pに接続された選択トランジスタはOFF状態であるので、USMC2、USMC3を経由した電流は流れない。したがって相変化材料層7に電流が流れるのはSMCだけになり、選択的な動作が可能である。このようにすることで、一度の動作で複数のセルへの書込みが可能になるため、データ転送レートを向上することができる。また、直列に接続されたセルを同時選択するので、チェイン内の複数のセルのリセット動作を行っても、必要な電流は1つのセルへのリセット動作の場合と変わらない。したがって、消費電流当りのデータ転送レートも向上することができる。なお、書込みを行うデータによっては、チェイン内のセルにリセット動作を行わない場合やチェイン内の1つのセルにしかリセット動作を行わない場合がある。1つのセルにしかリセット動作を行わないデータの場合は、図5の動作を行う。なお、上述した例では、リセット動作を行う対象が1番目と3番目という互いに隣接していないセルであったため、先に述べた隣接セルの同時書き換えに伴う課題は生じない。しかし、データパタンが例えば、1番目と2番目にリセット動作を行うものである場合は、当該隣接セルの同時書き換えに伴う課題が生じる。これを防止するためには、リセット動作を行う際にも、先に、データパタンでリセット対象かつ奇数番目のセルにリセット動作を行い、その後に、データパタンでリセット対象かつ偶数番目のセルにリセット動作を行う制御を行うことが有効である。具体的には、M個のセルがリセット対称である場合に、M個のセルのそれぞれに含まれる選択トランジスタのうち、奇数番目をまずオフにして、その後、奇数番目をオンにし、さらにその後偶数番目をオフにすれば良い。さらに、データパタンを解析して、隣接するセルにリセット動作を行うようなデータパタン例えば、セットを0、リセットを1としたとき、001110~のような1が隣接するデータパタンの時だけ上述の制御を行い、隣接するセルにリセット動作を行わないようなデータパタン例えば、010010~のような、1が隣接しないデータパタンのときは、全てのセルに一括してリセット動作を行うことで、隣接セルの同時書き換えの課題を解決しつつ、より高速にデータの書き換えが可能となる。<複数セル同時書き換えの特徴>本実施例に係るメモリは、以下に述べる構造上の特徴を有する。第1に、各メモリセルが、電流により記憶情報が書き込まれる記憶素子と、そのソース―ドレイン経路が記憶素子と並列に接続されるトランジスタとを有する。第2に、トランジスタは、そのゲート電位によって、記憶素子部分よりも抵抗値の低い状態オン状態、又は記憶素子部分よりも抵抗値の高い状態オフ状態を取る。係る構造により、各セルにおいては、電流が記憶素子又はトランジスタを流れる。その上で、第3に、メモリセル間では、記憶素子が直列に接続される構造を取る。以上の構造によって、ワード線から各メモリセルを経由してビット線に至る電流経路を直列にすることが可能となり、複数のセルを同時にセット又はリセットしても、消費電流が増大することは無い。その上で、全てのセルをセット状態記憶素子に第1の値を記憶した状態とし、その後、いずれか複数個のセルをリセット状態記憶素子に第2の値を記憶した状態とすることを制御上の特徴とする。たとえば、N個直列接続されたセルの内、M個をリセット、残りのN-M個をセットする場合を考える。セル全体の数Nは、後に複数個リセットすることを考えると、最低3個あれば良い。そして、リセットするセルの数Mは、最低2個あれば、個々にリセットする場合よりも有利となる。この場合には、まずN個のセル全てをセット状態とする。そして、リセットしたいM個のセルについては、トランジスタを高抵抗状態にするような電位をゲート線GLに印加することで、当該セル内の抵抗素子に電流が流れるようにする。反対に、セット状態を維持したいN-M個のセルについては、トランジスタを低抵抗状態にするような電位をゲート線GLに印加することで、トランジスタ側に電流が流れるようにする。その上で、ワード線とビット線の間に所定の電圧を所定の期間供給すれば良い。所定の期間及び所定の電圧とは、M個のセルに含まれる記録素子の抵抗値を変化できるような期間及び電圧を言う。例えば記録素子が相変化素子を含む場合は、図4の点線に示すような、相変化素子をアモルファス状態とする期間及び電圧であれば良い。係る動作によって、複数個のセルを同時選択、同時書き換え可能となり、単位時間当たりのデータ転送レートを向上し、かつ書き換えに伴うディスターブの回数を低減できるので、誤書き込みの確率を低減できる。N個のセル全てをセットする方法、及び、M個のセルをリセットする方法については、先に述べた通りである。各メモリセルは、以下のように構成される。まず、半導体基板の上方に第1の選択線ワード線WLを設け、それと交差する方向に延伸する第2の選択線ビット線BLを設ける。各メモリセルのゲートとして、複数の半導体層ゲート線GLが、互いに絶縁膜を介して積層される形でN個設けられる。そして、ゲート線GLの側面に沿ってゲート絶縁膜9が設けられ、ゲート絶縁膜の側面のうちゲート線の設けられていない側に沿ってチャネル層8pが設けられ、チャネル層の側面のうちゲート絶縁膜の設けられていない側に沿って抵抗変化材料層が設けられる。各メモリセルのセットおよびリセットは、抵抗変化材料層のうちゲート電極と隣接する部分の抵抗値を第1抵抗値と第2抵抗値第1の値より大きいとの間で変化させることがそれぞれ対応する。ここで、ゲート電極とチャネル層や抵抗変化材料層の関係において隣接するとは、半導体基板との距離が等しく最も近傍にあるゲート電極とチャネル層または抵抗変化材料層との関係を指している。各メモリセルの記憶素子は、図1,3,5に示すように、連続する記録膜7の一部によって構成される。各メモリセルのトランジスタも同様に、そのチャネル層が、連続した半導体層8pによって構成される。係る特徴により、ストライプパタンのスペース部分に記憶領域を構成することが可能となり、より微細化が可能となる。さらに、スペース部分の両側の側壁にそって記憶領域を構成可能となるので、単位面積あたり2倍の容量を実現できる。記録素子としては、電流によって抵抗値が変化する素子であれば良い。相変化素子を含むことが好適であり、この場合は結晶状態とアモルファス状態を利用して、2値の抵抗値を実現できる。<複数セル同時書き換えの変形例>図7、8の例では、チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てセット状態にし、データの書込みの際には、チェイン内の複数のセルセルに対してリセット動作を行った。しかし、チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てリセット状態にし、データの書込みの際には、チェイン内の複数のセルに対してセット動作を行うことでも同様の効果を得ることができる。この際の方法としては、例えば図5に示す方法で1つずつセルをリセット状態にすることもできるが、図9abのようにチェイン内のセルを同時に複数個選択しリセット動作を行うこともできる。図9aの動作で選択したチェインセルの奇数番目のセルを選択して同時にリセット動作を行い、図9bの動作で選択したチェインセルの偶数番目のセルを選択して同時にリセット動作を行う。このようにすることで、1つずつリセット動作を行う場合と比較して短時間で全てのセルをリセット状態にすることができる。また直列に接続されたセルを同時に選択してリセット動作しているので、必要な電流は1つのセルをリセット動作する場合と比較して増加することは無い。図10にチェイン内の複数のセルに対してセット動作を行う場合の電圧条件を示す。図10では1番目の層と3番目の層が同時選択されている例を示している。図10で、複数の選択セルSMCが接続されているゲート線GL1、GL3には0Vを印加し、チャネルポリシリコン層8pをチャネルとするトランジスタをOFF状態にする。選択セルSMCが接続されていないゲート線GL2、GL4には5Vを印加し、トランジスタをON状態にする。ビット線BL1には0V、ワード線WL1にはセット動作に必要な電圧、例えば4Vを印加する。選択トランジスタのゲートポリシリコンは、SMCと接続されている側のゲート、すなわちSTGL1に5Vを印加しトランジスタをON状態にする。SMCが接続されていない側のゲート、すなわちSTGL2には0Vを印加しトランジスタをOFF状態にする。非選択セルUSMC1ではトランジスタがON状態でチャネルの抵抗が低くなり、またON状態になっているSTGL1のチャネルポリシリコン層8pも抵抗が低くなっている。USMC1部分での相変化材料層7の状態によらず、ほぼ同じ電流が流れるようにすることができる。SMCではトランジスタがOFF状態であるため電流は相変化材料層7を流れる。SMCで相変化材料層7を流れる電流によって相変化材料7の抵抗値を変化させてセット動作を行う。非選択セルUSMC2、非選択セルUSMC3のトランジスタはそれぞれSMC、USMC1のトランジスタとゲート電圧が共通なので、USMC2のトランジスタはOFF状態、USMC3のトランジスタはON状態である。STGL2がゲートポリシリコン層61pに接続された選択トランジスタはOFF状態であるので、USMC2、USMC3を経由した電流は流れない。したがって相変化材料層7に電流が流れるのはSMCだけになり、選択的な動作が可能である。このようにすることで、一度の動作で複数のセルへの書込みが可能になるため、データ転送レートを向上することができる。また、直列に接続されたセルを同時選択するので、チェイン内の複数のセルのセット動作を行っても、必要な電流は1つのセルへのセット動作の場合と変わらない。したがって、消費電流当りのデータ転送レートも向上することができる。なお、書込みを行うデータによっては、チェイン内のセルにセット動作を行わない場合やチェイン内の1つのセルにしかリセット動作を行わない場合がある。1つのセルにしかセット動作を行わないデータの場合は、図5の動作を行う。なお、リセット動作と、その後のセット動作において、どのセルを書き換え対象とするかは、図7、8と同様に考えることができる。例えば、リセット動作においては、図9で説明した制御以外に、全てのセルに同時にリセット動作をする制御も、m層ずつm≧2順にリセット動作する制御も有効である。それぞれの利点は、図7及びその説明箇所で論じた内容と同様である。また、その後のセット動作においても、図10で説明した制御以外にも、隣接セルを同時にセットしないようにする制御も、当該制御をデータパタンを解析して必要な時にのみ行うことも有効である。それぞれの利点は、図8及びその説明箇所で論じた内容と同様である。<デバイス構造の変形例>図1~10ではビット線とワード線の交点に独立に動作させられる2つの縦型チェインメモリが形成されている例を説明したが、図11、12のようにビット線とワード線の交点に1つのチェインメモリが形成されている場合でも同様の動作を行うことが可能である。電流経路がワード線から各メモリセルに経由してビット線に至る点は、前述のチェインメモリと共通だからである。図11は実施例1の半導体記憶装置の一部立体模式図でありメモリセルアレイ、配線、コンタクトの一部が示されている。金属配線からなるワード線2、ワード線2と配線セレクタとを接続するコンタクト孔WLC、p型不純物がドープされたポリシリコン層40pと低濃度の不純物がドープされたポリシリコン層50pとn型不純物がドープされたポリシリコン層60pからなるポリシリコンダイオードPD、ゲートポリシリコン層21p、22p、23p、24p、ゲートポリシリコンに給電するための金属配線GL1、GL2、GL3、GL4、ゲートポリシリコン層21p、22p、23p、24pと配線GL1、GL2、GL3、GL4をそれぞれ接続するコンタクトGC1、GC2、GC3、GC4、配線GL1、GL2、GL3、GL4と配線セレクタを接続するコンタクトGLC1、GLC2、GLC3、GLC4、金属配線からなるビット線3、ビット線3と配線セレクタとを接続するコンタクト孔BLC、ポリシリコンダイオードPDとゲートポリシリコン層21の間の絶縁膜層11、ゲートポリシリコン層間の絶縁膜層12、13、14、ゲートポリシリコン層24pとビット線3の間の絶縁膜15から構成される部分が図11に示されている。図12は、図11のうちのメモリアレイMAの部分を特に抜き出して示した図である。複数のワード線2の上にポリシリコンダイオードPDがワード線2の延在方向に周期的に形成されている。ビット線3とポリシリコンダイオードPDの間には、ゲートポリシリコン層21p、22p、23p、24pとゲート間絶縁膜層11、12、13、14、15を貫く孔接続孔が形成されていて、孔内にはゲート絶縁膜9、チャネルポリシリコン層8p、相変化材料層7が埋め込まれている。また、孔は、ワード線2とビット線3の交差する領域に形成される。この形のメモリセルでの書き換えは、例えば図13のような電圧条件で行うことができる。図13は、メモリセルアレイの一部分を抜き出して示した図である。また、一つのゲートポリシリコン層21pにおける上面図、及び、メモリセルアレイの一部分に対応する等価回路図と並べて示している。絶縁膜32は、図11と図12では分かりやすさのために省いていたが、PD間スペースに埋め込まれた絶縁膜である。メモリセルの動作は以下のように行う。選択セルSMCが接続されているゲート線GL1には0Vを印加し、チャネルポリシリコン8pをチャネルとするトランジスタをOFF状態にする。非選択セルUSMCが接続されているゲート線GL2、GL3、GL4には5Vを印加し、トランジスタをON状態にする。ビット線BL1には0V、ワード線WL1にはリセット動作時、セット動作時、読み出し動作時にそれぞれ4、3、2Vを印加する。非選択セルUSMCではトランジスタがON状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン8pを流れる。USMC部分での相変化材料7の状態によらず、ほぼ同じ電流が流れるようにすることができる。SMCではトランジスタがOFF状態であるため電流は相変化材料7を流れる。リセット動作、セット動作時には、SMCで相変化材料7を流れる電流によって相変化材料7の抵抗値を変化させて動作を行う。読出し動作時には、SMCで相変化材料7を流れる電流値を判定し動作を行う。図11、12のメモリセルアレイは、複数のビット線、ワード線、縦型チェインメモリ、及び、ポリシリコンダイオードPDで構成されている。そのため、リセット動作、セット動作、読出し動作は、例えば図14に示すように、ビット線BL1、BL2、BL3、BL4、ワード線WL1、WL2、WL3、ゲート配線GL1、GL2、GL3、GL4の電位を制御することで行う。図13と同様に、WL1の電位、4/3/2Vはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図14の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がBL2、BL3、またはBL4と接続されワード線側がWL1と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に4V、セット動作時には共に3V、読み出し動作時には共に2Vであり、電位差がないので電流が流れない。またビット線側がBL1、ワード線側がWL2またはWL3と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に0Vであり、電位差がないので電流が流れない。またビット線側がBL2、BL3、またはBL4、ワード線側がWL2またはWL3と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ0Vと4V、セット動作時にはワード線とビット線にそれぞれ0Vと3V、読出し動作時にはワード線とビット線にそれぞれ0Vと2Vが印加される。縦型チェインメモリを選択するポリシリコンダイオードPDの逆バイアス方向に電圧が印加される。ポリシリコンダイオードPDの逆バイアス方向のオフ電流は十分低減するように作製可能である。従って、ビット線側がBL1、ワード線側がWL1に接続された縦型チェインメモリだけ、PDに順バイアスが印加され電流が流れるようにできる。図13で説明した方法により縦型チェイン内のSMCを選択し動作させることができるので、結果メモリアレイ内のSMCを選択して動作させることができる。さらに、より消費電流を低減したメモリセルのセットリセット動作を、以下のように行うことができる。チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てセット状態にする。この際の方法としては、例えば図13に示す方法で1つずつセルをセット状態にすることもできるが、図15abのようにチェイン内のセルを同時に複数個選択しセット動作を行うこともできる。図15aの動作で選択したチェインセルの奇数番目のセルを選択して同時にリセット動作を行い、図15bの動作で選択したチェインセルの偶数番目のセルを選択して同時にリセット動作を行う。このようにすることで、1つずつセット動作を行う場合と比較して短時間で全てのセルをセット状態にすることができる。また直列に接続されたセルを同時に選択してセット動作しているので、必要な電流は1つのセルをセット動作する場合と比較して増加することは無い。なお、図15abでは奇数番目の層と偶数番目の層に分けてセット動作を行ったが方法はこれだけには限らない。例えば全ての層を同時にセット動作させることや、m層ずつm≧2下から順にセット動作させることなども可能である。データの書込みの際には、データパタンに応じて、セルに対してリセット動作のみを行う。この際、図16に示すようにチェイン内の複数のセルに対して、同時にリセット動作を行う。図16では1番目の層と3番目の層が同時選択されている例を示している。図16で、複数の選択セルSMCが接続されているゲート線GL1、GL3には0Vを印加し、チャネルポリシリコン層8pをチャネルとするトランジスタをOFF状態にする。選択セルSMCが接続されていないゲート線GL2、GL4には5Vを印加し、トランジスタをON状態にする。ビット線BL1には0V、ワード線WL1にはリセット動作に必要な電圧、例えば5Vを印加する。選択トランジスタのゲートポリシリコンは、SMCと接続されている側のゲート、すなわちSTGL1に5Vを印加しトランジスタをON状態にする。SMCが接続されていない側のゲート、すなわちSTGL2には0Vを印加しトランジスタをOFF状態にする。非選択セルUSMC1ではトランジスタがON状態でチャネルの抵抗が低くなり、またON状態になっているSTGL1のチャネルポリシリコン層8pも抵抗が低くなっている。USMC1部分での相変化材料層7の状態によらず、ほぼ同じ電流が流れるようにすることができる。SMCではトランジスタがOFF状態であるため電流は相変化材料層7を流れる。SMCで相変化材料層7を流れる電流によって相変化材料7の抵抗値を変化させてリセット動作を行う。非選択セルUSMC2、非選択セルUSMC3のトランジスタはそれぞれSMC、USMC1のトランジスタとゲート電圧が共通なので、USMC2のトランジスタはOFF状態、USMC3のトランジスタはON状態である。STGL2がゲートポリシリコン層61pに接続された選択トランジスタはOFF状態であるので、USMC2、USMC3を経由した電流は流れない。したがって相変化材料層7に電流が流れるのはSMCだけになり、選択的な動作が可能である。このようにすることで、一度の動作で複数のセルへの書込みが可能になるため、データ転送レートを向上することができる。また、直列に接続されたセルを同時選択するので、チェイン内の複数のセルのリセット動作を行っても、必要な電流は1つのセルへのリセット動作の場合と変わらない。したがって、消費電流当りのデータ転送レートも向上することができる。なお、書込みを行うデータによっては、チェイン内のセルにリセット動作を行わない場合やチェイン内の1つのセルにしかリセット動作を行わない場合がある。1つのセルにしかリセット動作を行わないデータの場合は、図13の動作を行う。また、図9、10と同様に、チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てリセット状態にし、データの書込みの際には、チェイン内の複数のセルに対してセット動作を行うことでも同様の効果を得ることができる。図1~16では、どれも縦型のチェインセルについて説明を行ったが、本発明の実施例1の方法は、チェイン型の相変化メモリであれば、構造が縦型であっても横型であっても適用し書き換えを高速化できる方法である。例えば特許文献1のチェインセルにも適用できる。また、セット動作、リセット動作時には、選択セルSMCと同一チェイン内の非選択セルにも電流が流れてジュール熱が発生する。発生したジュール熱が非選択セルへのディスターブとなり誤書込みが生じる怖れがある。誤書込みの確率はディスターブの回数に従って増加する。本実施例のセット動作、リセット動作は、データを書込む前にいったん全てのセルをセット状態かリセット状態にした後に複数のセルへ同時に書込みを行うので、データがあらかじめ書込まれた非選択セルに対するディスターブの回数を従来方式と比較して低減することが可能である。なお、リセット動作時、セット動作時、読出し動作時の電位を従来の動作方式の例で4/3/2V、本発明の実施例1で5/4/2Vとして説明した。しかしながら、リセット動作時、セット動作時、読出し動作時の順に電位は高くなるものの、利用する回路素子によって動作に要求される電圧が変動し、これらの電圧に限定されるものではない。本発明の実施例1の効果を図17abに示す。従来の書き換えの方法と比較して、複数のセルを消費電流の増加無しに一括に書き換えできるため、単位時間当たりの書き換え速度と単位消費電流当りの書き換え速度を向上することができる。セット動作、リセット動作時の非選択セルへのディスターブ回数、および誤書込みの確率を低減することができる。実施例1では、チェインセル内のセルを全てセット状態にする動作、またはチェインセル内のセルを全てリセット状態にする動作を、各々のチェインごとに別々に行っていた。本発明の実施例2では、互いに隣接するチェインセルどうしを同時に全てセット状態にする動作、または互いに隣接するチェインセルどうしを同時に全てリセット状態にする動作を行う例を示す。図18abは、チェインセル内のセルを全てセット状態にする際の本発明の実施例2の方法を示している。図18aの動作で互いに隣接したチェインセルの奇数番目のセルを選択して同時にセット動作を行い、図18bの動作で互いに隣接したチェインセルの偶数番目のセルを選択して同時にセット動作を行う。図7abと比較して、選択トランジスタに給電する配線STGL2の電位がオン電圧である5Vになっているところが異なる。ここで、隣接というのは、半導体基板図示していないに対する距離が等しく、距離の最も近い2つの配線の関係を指している。実デバイスとしては、同一のポリシリコン層21p、22p、23p、24p、61pに形成される配線のうち、最も近傍にある2つの配線を、互いに隣接していると呼ぶ。図4で示したように相変化メモリの書き換えはセット動作、リセット動作ともに相変化材料に流れる電流によって生じるジュール熱で行う。書き換えの際に発生するジュール熱は、相変化材料を囲む層間絶縁膜91、界面層10、チャネルポリシリコン8p、ゲートポリシリコン21p、22p、23p、24p、ゲート絶縁膜9などを伝わって周囲のメモリセルへも伝搬する。図18abのように隣接するチェインセルのセット動作で発生したジュール熱を利用し、同時にセット動作させることで、各チェインセルに流す電流が個々のチェインセルを別々にセット動作させる場合より少なくてもセット動作に必要な温度まで加熱することができる。また、複数のチェインセルを同時にセット動作させるので単位時間当たりのセット動作のスループットを向上することができる。このように、本実施例に係る発明は、第1のチェインセルに含まれる記憶素子の全てN個をセットする際に、第1のチェインセルと同一のワード線に接続される第2のチェインセルに含まれる記憶素子の全てN個をセットする。その際、第1のチェインセルと第2のチェインセルの間で、隣接する記憶素子を同時にセットする。ここで記憶素子の関係において隣接するとは、半導体基板に対する距離が等しく、最も近傍にある2つの素子の関係を指している。なお、図18abでは奇数番目の層と偶数番目の層に分けてセット動作を行ったが方法はこれだけには限らない。例えば全ての層を同時にセット動作させることや、m層ずつm≧2下から順にセット動作させることなども可能である。図18abでは、チェインセル内のセルを全てセット状態にする際に隣接するチェインセルを同時にセット動作させているが、チェインセル内のセルを全てリセット状態にする際に隣接するチェインセルを同時にリセット動作させることも同様にもちろん可能である。この場合には、隣接するチェインセルのリセット動作で発生したジュール熱を利用し、同時にリセット動作させることで、各チェインセルに流す電流が個々のチェインセルを別々にリセット動作させる場合より少なくてもリセット動作に必要な温度まで加熱することができる。また、複数のチェインセルを同時にリセット動作させるので単位時間当たりのセット動作のスループットを向上することができる。また、図18abの例では、ビット線とワード線の1つの交点に存在する2つの縦型チェインメモリを同時にセット動作させる例を説明したが、図19のように隣接する複数の交点に存在する縦型チェインを同時に選択してセット動作させることもできる。図19の例では、WL1、WL2が選択ワード線、BL1、BL2が選択ビット線となった例を示している。これらの4交点にある各2つの縦型チェイン、すなわち8つの縦型チェインが同時に選択され、更に奇数番目の層を同時にセット動作させている。これまでに示してきたように、同様に偶数番目の層を同時にセット動作させることも可能である。また、図18ab、図19の例では、ビット線とワード線の交点に独立に動作させられる2つの縦型チェインメモリが形成されている例を説明したが、図11、12のようなビット線とワード線の交点に1つのチェインメモリが形成されている場合でも同様の動作を行うことが可能である。隣接するセルを同時にセット動作する、または同時にリセット動作させる方法は、縦型のチェインセルだけではなく、横型のチェインセルであっても適用し同時セット動作、同時リセット動作による書き換え高速化が可能である。またそれだけではなく、複数のメモリセルを含む一般の相変化メモリに適用可能である。一例を図20~23に示す。図20は本発明の実施例2の半導体記憶装置の一部断面図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。半導体基板1上に形成された素子分離溝STI、トランジスタのゲートGATE、ゲート絶縁膜GOX、拡散層DIF、層間絶縁膜ILD1、ILD2、ILD3、ILD4、ILD5、配線層M1、M2、半導体基板上のデバイスとM1とを接続するコンタクト孔C1、M1とM2を接続するコンタクト孔C2、金属配線からなるワード線2、p型不純物がドープされたポリシリコン層40pと低濃度の不純物がドープされたポリシリコン層50pとn型不純物がドープされたポリシリコン層60pからなるポリシリコンダイオードPD、電極材料4、5、と相変化材料7、金属配線からなるビット線3、ビット線3と半導体基板1上に形成された回路とを接続するコンタクト孔BLC、グローバルビット線GBL、グローバルビット線の下層のメタル配線層M2とを接続するコンタクト孔GBLCから構成される部分が図20に示されている。図21は実施例2の半導体記憶装置の一部立体模式図である。メモリセルアレイの一部が示されている。金属配線からなるワード線2、ワード線2上に形成されたp型不純物がドープされたポリシリコン層40pと低濃度の不純物がドープされたポリシリコン層50pとn型不純物がドープされたポリシリコン層60pからなるポリシリコンダイオードPD、PD上に形成された電極4、相変化材料層7、電極5、金属配線からなりワード線と直交する方向にストライプ状に形成されたビット線3からなる構成が図21に示されている。図示されていないが、図20の複数のワード線2、ビット線3はそれぞれ、半導体基板上の回路に接続されていて、独立に電圧を印加することができる。図1~19のチェインセルと同様に、本実施例2の半導体記憶装置は、相変化材料層7に含まれるGe2Sb2Te5などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。図20、21のメモリセルアレイは、複数のビット線3、ワード線2とビット線3とワード線2の交点に配置された、電極4,5、相変化素子7、及び、ポリシリコンダイオードPDからなるメモリセルで構成されている。図22では、従来方法でのリセット動作、セット動作、読出し動作を行う際の、ビット線BL1、BL2、BL3、BLn、ワード線WL1、WL2、WL3、WLmの電位の関係を示している。選択セルSMCは、ビット線BL1、ワード線WL1の交点のセルとしている。WL1の電位、4/3/2Vはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図32の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がBL2、BL3、またはBL4と接続されワード線側がWL1と接続されたメモリセルでは、ビット線とワード線の電位がリセット動作時には共に4V、セット動作時には共に3V、読み出し動作時には共に2Vであり、電位差がないので電流が流れない。またビット線側がBL1、ワード線側がWL2またはWL3と接続されたメモリセルでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に0Vであり、電位差がないので電流が流れない。またビット線側がBL2、BL3、またはBL4、ワード線側がWL2またはWL3と接続されたメモリセルでは、リセット動作時にはワード線とビット線にそれぞれ0Vと4V、セット動作時にはワード線とビット線にそれぞれ0Vと3V、読出し動作時にはワード線とビット線にそれぞれ0Vと2Vが印加される。メモリセルを選択するポリシリコンダイオードPDの逆バイアス方向に電圧が印加される。ポリシリコンダイオードPDの逆バイアス方向のオフ電流は十分低減するように作製可能である。ビット線側がBL1、ワード線側がWL1に接続されたメモリセルだけ、PDに順バイアスが印加され電流が流れるようにできる。その結果、メモリアレイ内のSMCを選択して動作させることができる。図20、21のメモリセルに対して、図23のように隣接するセルを同時にセット動作させることで、セット動作に必要なセル当りの消費電流を低減し、単位時間当たりのセット動作のスループットを向上することができる。図23では、隣接するセルを同時にセット動作させているが、隣接するセルを同時にリセット動作させることも同様にもちろん可能である。この場合には、隣接するセルのリセット動作で発生したジュール熱を利用し、同時にリセット動作させることで、リセット動作に必要なセル当りの消費電流を低減し、単位時間当たりのリセット動作のスループットを向上することができる。本発明の実施例2の方法は、従来の書き換えの方法と比較して、互いのジュール熱を利用することでより少ないセル当り消費電流で同時にセット動作、またはリセット動作をさせることができる。したがって、実施例1と同様に、単位時間当たりの書き換え速度と単位消費電流当りの書き換え速度を向上することができる。実施例1、2では相変化メモリの書き換えを相変化材料に流れる電流によるジュール熱で行っているが、本実施例3で示すように、図1~3や図11、12に示すようなトランジスタのチャネルと相変化材料が近接しているチェインセルでは、トランジスタのチャネルに流れる電流によるジュール熱を利用して相変化メモリのセット動作を行うことが可能である。図24に図1~3で構造を示したビット線とワード線の交点に独立に動作させられる2つの縦型チェインメモリが形成されているセルで、トランジスタのチャネル電流によって発生する熱を利用してセット動作を行う例を示す。選択セルSMCのゲート電圧をトランジスタのオフ電圧よりも少し大きく、かつ非選択セルのトランジスタのゲート電圧に用いるようなチャネルを完全にオン状態にさせる電圧よりは低い値に設定する。ここでは2Vとしている。選択セルSMCでは、トランジスタのチャネルが非選択セルのチャネルよりも高抵抗かつSMCの相変化素子の抵抗より低い状態となるため、SMCでは相変化素子よりもチャネルの方に多くの電流が流れる。したがって、SMCのチャネルで選択的にジュール熱が発生する。SMCのチャネルで発生するジュール熱により、SMCの相変化素子のセット動作を行う。このセット動作は、チェイン内の1つのセルを選択して行うこともできるし、複数のセルを同時に選択して行なうこともできる。また、図11、12で構造を示したようなビット線とワード線の交点に1つのチェインメモリが形成されている場合でも同様のセット動作を行うことが可能である。相変化材料に電流を流して発生するジュール熱によってセット動作を行う従来の方法では、セット動作を行う前のリセット状態の素子抵抗が稀に高くなり過ぎると、セット動作の際に素子に電流を流して結晶化させるのに十分なジュール熱を発生させるために高電圧が必要であった。抵抗が高くなり過ぎると、十分な高電圧が発生させられなくなりセット動作ができなくなる場合がある。相変化材料に隣接するトランジスタのチャネル電流とそれにより発生するジュール熱をゲート電圧で制御して相変化材料のセット動作に必要な昇温を行う本発明の実施例3の方法により、リセット状態の抵抗が高くてもセット動作を安定して行うことが可能な半導体記憶装置を提供できる。実施例2では、隣接するチェインセルを同時にセット動作、あるいはリセット動作させることでチェイン内の全てのセルをセット状態、あるいはリセット状態にするスループットを向上させた。引き続き行うデータ書込みの際には、隣接するチェインセルで発生するジュール熱は誤書込みの原因となる。本実施例4では、チェインセルへの書込みの順番を決めておくことで、隣接チェインセルからのディスターブの回数を低減し誤書込みが生じる確率を低減する。図25は従来の書換え方法とディスターブ回数を示している。ディスターブを受けるチェインセルPCC0へのデータ書込みが完了した後に、隣接するチェインセルPCCX1、PCCX2、PCCY1、PCCY2への書換えが無制限に行われる。相変化メモリの書換え可能な回数をn回とすると、最悪の場合PCCX1、PCCX2、PCCY1、PCCY2の4つのチェインセルがn回ずつ書き換えられる可能性がありディスターブ回数は合計4n回となる。相変化メモリの場合nの値は100万以上になる場合もあり、ディスターブの回数は400万回以上にもなり、ディスターブによって生じる誤書込みの確率が大きくなり信頼性を低下させる。図26abは、本発明の実施例4の半導体記憶装置でのチェインセルのデータ書込み指定方法である。従来の方法ではチェインセルへの書込みはランダムに行っていたのに対して、図26aではX方向、Y方向ともに座標の小さい側から順番に書換えを行い、まずはX方向に座標の大きい方向に書換えを進め次にY方向に座標の大きい方向に書換えを進めるようにする。このように順番を決めることでチェインセルのデータ書込みが完了した後にディスターブを受ける最大回数をX方向、Y方向に隣接するチェインセルからそれぞれ1回ずつ、合計4回に低減することができる。更に、X方向、Y方向に隣接して並ぶ全てのチェインセルを全ていったんセット状態にした後にリセット動作によりデータ書込みを行うようにすることで、図26bのように注目したチェインセルがディスターブを受ける最大回数をX方向、Y方向の座標の大きい側のチェインセルから1回ずつ、合計2回に低減することができる。書込みの順序を指定することによるディスターブ回数低減は、チェインセル以外の相変化メモリに用いても効果がある。例えば図20、21に示す相変化メモリのセルで、書換えをX方向、Y方向の座標が小さい方から順に、まずはX方向に座標が小さい方から書換えをし、次にY方向に座標が小さい方から順に書換えをすることでも同様の効果が得られる。以上で述べた本発明の実施例4の半導体記憶装置の効果を、図27に示す。"