"複数のPMOSトランジスタを含む第1カレントミラー回路、複数のNMOSトランジスタを含む第2カレントミラー回路を備え、正の温度特性を有する第1電流を発生する第1電流発生回路と、前記複数のNMOSトランジスタの閾値電圧に依存し、負の温度特性を有する第1電圧が入力され、前記第1電圧と等しい第2電圧を出力するフィードバック回路を備え、前記第2電圧に基づいて負の温度特性を有する第2電流を発生する第2電流発生回路と、前記第1電流と前記第2電流とを加算することで、任意の温度特性を有する定電流を発生する電流合成回路と、を具備することを特徴とする定電流源回路。前記フィードバック回路は、複数のPMOSトランジスタを含む第3カレントミラー回路と、前記第1電圧がゲートに入力される第1NMOSトランジスタと、電流経路の一端が前記第1NMOSトランジスタの電流経路の一端に接続され、他端が前記第1NMOSトランジスタの電流経路の他端に前記第3カレントミラー回路を介して接続され、前記第2電圧がゲートに入力される第2NMOSトランジスタと、を備えることを特徴とする請求項1に記載の定電流源回路。前記第1カレントミラー回路は、ソースが電源に接続され、ゲートが第1ノードに接続され、ドレインが第2ノードに接続される第1PMOSトランジスタと、ソースが前記電源に接続され、ゲートおよびドレインが前記第1ノードに接続される第2PMOSトランジスタと、を有し、前記第2カレントミラー回路は、ドレインおよびゲートが前記第2ノードに接続され、ソースが接地電位に接続された第3NMOSトランジスタと、ドレインが前記第1ノードに接続され、ゲートが前記第2ノードに接続され、ソースが第3ノードに接続される第4NMOSトランジスタと、を有し、第1電流発生回路は、前記第3ノードと前記接地電位との間に接続された第1抵抗素子をさらに備え、前記フィードバック回路に入力される前記第1電圧は、前記第2ノードの電圧であることを特徴とする請求項1または請求項2に記載の定電流源回路。前記第3カレントミラー回路は、ソースが前記電源に接続され、ゲートが第4ノードに接続され、ドレインが第5ノードに接続された第3PMOSトランジスタと、ソースが前記電源に接続され、ゲートおよびドレインが前記第4ノードに接続された第4PMOSトランジスタと、を有し、前記第1NMOSトランジスタは、ドレインが前記第5ノードに接続され、ゲートが前記第2ノードに接続され、ソースが第6ノードに接続され、前記第2NMOSトランジスタは、ドレインが前記第4ノードに接続され、ゲートが前記第2ノードと同電圧である第7ノードに接続され、ソースが前記第6ノードに接続されることを特徴とする請求項3に記載の定電流源回路。前記フィードバック回路は、ドレインが前記第6ノードに接続され、ゲートが入力ノードである第8ノードに接続され、ソースが前記接地電位に接続された第5NMOSトランジスタをさらに備え、前記第2電流発生回路は、ソースが前記電源に接続され、ゲートが前記第5ノードに接続され、ドレインが前記第7ノードに接続された第5PMOSトランジスタと、前記第7ノードと前記接地電位との間に接続された第2抵抗素子と、をさらに備え、前記電流合成回路は、第1電流発生回路とカレントミラーを構成するとともに、第2電流発生回路とカレントミラーを構成することにより、前記第1定電流と前記第2定電流とを加算して前記第3定電流を発生することを特徴とする請求項4に記載の定電流源回路。ソースが前記電源に接続され、ゲートが前記第1ノードに接続され、ドレインが第9のノードに接続された第6PMOSトランジスタと、ソースが接地電位に接続され、ゲートとドレインが前記第9のノードに接続された第6NMOSトランジスタと、を備え、正の温度特性を有する定電流を発生する第3電流発生回路と、ソースが前記電源に接続され、ゲートが前記第5ノードに接続され、ドレインが第10のノードに接続された第7PMOSトランジスタと、ソースが接地電位に接続され、ゲートとドレインが前記第10のノードに接続された第7NMOSトランジスタと、を備え、負の温度特性を有する定電流を発生する第4電流発生回路と、をさらに具備することを特徴とする請求項4または請求項5に記載の定電流源回路。本実施形態は、動作の信頼性の向上を図る定電流源回路を提供する。本実施形態による定電流源回路は、複数のPMOSトランジスタを含む第1カレントミラー回路11、複数のNMOSトランジスタを含む第2カレントミラー回路12を備え、正の温度特性を有する第1電流を発生する第1電流発生回路10と、前記複数のNMOSトランジスタの閾値電圧に依存し、負の温度特性を有する第1電圧が入力され、前記第1電圧と等しい第2電圧を出力するフィードバック回路21を備え、前記第2電圧に基づいて負の温度特性を有する第2電流を発生する第2電流発生回路20と、前記第1電流と前記第2電流とを加算することで、任意の温度特性を有する定電流を発生する電流合成回路30と、を具備する。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。なお、ノードVC,VC2,VIREF,VIP,VIC,VA,VBの電圧をそれぞれ適宜、電圧VC,VC2,VIREF,VIP,VIC,VA,VBと称して説明する場合がある。<第1の実施形態>以下に図1乃至図3を用いて、第1の実施形態に係る半導体集積回路について説明する。[第1の実施形態の回路構成および動作]図1は、第1の実施形態に係る定電流源回路の構成例を示す図である。図1に示すように、定電流源回路は、第1電流発生回路10、第2電流発生回路20および電流合成回路30を備えている。第1電流発生回路10は、第1カレントミラー回路11、第2カレントミラー回路12および可変抵抗R1を有する。第1カレントミラー回路11は、PMOSトランジスタMP1およびPMOSトランジスタMP2を有する。より具体的には、PMOSトランジスタMP1およびPMOSトランジスタMP2のソースは、電源に接続される。また、PMOSトランジスタMP1およびPMOSトランジスタMP2のゲートは、ノードBIASPに共通接続される。また、PMOSトランジスタMP1のドレインは、後述するノードVCに接続される。一方、PMOSトランジスタMP2のドレインは、ノードBIASPに接続されて、ダイオード接続される。すなわち、PMOSトランジスタMP2の電流経路の一端ソースと他端ドレインとの電位差と、PMOSトランジスタMP2の電流経路の一端ソースとゲートとの電位差とが同値となる。このため、PMOSトランジスタMP2は5極管動作をする。第2カレントミラー回路12は、カレントミラーを構成するNMOSトランジスタMN1およびNMOSトランジスタMN2を有する。より具体的には、NMOSトランジスタMN1のソースは接地電位に接続される。一方、NMOSトランジスタMN2のソースはノードVBを介して、可変抵抗R1の一端に接続される。可変抵抗R1の他端は接地電位に接続される。また、NMOSトランジスタMN1およびNMOSトランジスタMN2のゲートは、ノードVCに共通接続される。また、NMOSトランジスタMN2のドレインは、ノードBIASPに接続される。一方、NMOSトランジスタMN1のドレインは、ノードVCに接続されて、ダイオード接続される。すなわち、NMOSトランジスタMN1の電流経路の一端ソースと他端ドレインとの電位差と、NMOSトランジスタMN1の電流経路の一端ソースとゲートとの電位差とが同値となる。このため、NMOSトランジスタMN1は5極管動作をする。また、NMOSトランジスタMN2の数は、NMOSトランジスタMN1の数のN倍であり、それらNMOSトランジスタMN2は並列に接続されている。言い換えると、NMOSトランジスタMN2のサイズは、NMOSトランジスタMN1のサイズのN倍である。このように、第1電流発生回路10では、電源と接地電位との間に、PMOSトランジスタMP1およびNMOSトランジスタMN1の電流経路が直列に接続され、PMOSトランジスタMP2およびNMOSトランジスタMN2の電流経路と可変抵抗R1が直列に接続されている。第1電流発生回路10は、ノードBIASPの電圧が閾値電圧を越えるとき、PMOSトランジスタMP1およびPMOSトランジスタMP2はオン状態になり、ノードVCに電流が流れる。その結果、ノードVCは、電源からPMOSトランジスタMP1およびPMOSトランジスタMP2を介して昇圧される。このノードVCの電圧が閾値電圧を越えるときに、NMOSトランジスタMN1およびNMOSトランジスタMN2がオン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。このとき、上述したように、PMOSトランジスタMP1とPMOSトランジスタMP2、およびNMOSトランジスタMN1とNMOSトランジスタMN2はそれぞれ、カレントミラーを構成している。このため、PMOSトランジスタMP1およびNMOSトランジスタMN1には、PMOSトランジスタMP2およびNMOSトランジスタMN2と等しい電流Ipが流れる。この電流Ipは、以下のように生成される。NMOSトランジスタMN2の数をNMOSトランジスタMN1の数のN倍にすることで、NMOSトランジスタMN1のゲートソース間電位とNMOSトランジスタMN2のゲートソース間電位との間に電位差が生じる。この電位差からノードVBの電圧VBが生成される。この電圧VBを可変抵抗R1に印加することで、電流Ipが生成される。このとき、電流Ipの値は、可変抵抗R1およびNMOSトランジスタMN2の数サイズによって制御される。また、チップ毎に、プロセスばらつき電源電位や各トランジスタの抵抗および閾値に応じて可変抵抗R1を調整する。これにより、チップ毎に、電流Ipをプロセスばらつきに依存しない定電流にすることができる。このように生成される電流Ipは、以下の1式で表わされる。ここで、βは、電荷の移動度を示している。βは、負の温度特性温度が低くなるほど増加する特性を有するため、電流Ipは、正の温度特性温度が高くなるほど増加する特性を有する。このように、第1電流発生回路10によって、正の温度特性を有する電流Ipが生成される。第2電流発生回路20は、差動アンプ21、PMOSトランジスタMP5および可変抵抗R2を有している。差動アンプ21は、カレントミラーを構成するPMOSトランジスタMP6とPMOSトランジスタMP7、NMOSトランジスタMN4、NMOSトランジスタMN5、およびNMOSトランジスタMN6を有する。より具体的には、PMOSトランジスタMP6およびPMOSトランジスタMP7のソースは、電源に接続される。また、PMOSトランジスタMP6およびPMOSトランジスタMP7のゲートは、同ノードに共通接続される。また、PMOSトランジスタMP6のドレインは、差動アンプ21の出力ノードであるノードBIASCに接続される。一方、PMOSトランジスタMP7ドレインは、ゲートと同ノードに共通接続され、ダイオード接続される。すなわち、PMOSトランジスタMP7の電流経路の一端ソースと他端ドレインとの電位差と、PMOSトランジスタMP7の電流経路の一端ソースとゲートとの電位差とが同値となる。このため、PMOSトランジスタMP7は5極管動作をする。NMOSトランジスタMN4およびNMOSトランジスタMN5のソースはNMOSトランジスタMN6のドレインと同ノードに共通接続され、NMOSトランジスタMN6のソースは接地される。NMOSトランジスタMN4のゲートは差動アンプ21の第1入力ノードである第1電流発生回路10のノードVCに接続される。一方、NMOSトランジスタMN5のゲートは差動アンプ21の第2入力ノードであるノードVC2に接続される。また、NMOSトランジスタMN4のドレインは、ノードBIASCに接続され、NMOSトランジスタMN5のドレインは、PMOSトランジスタMP7のドレインおよびゲートと同ノードに共通接続される。PMOSトランジスタMP5のソースは、電源に接続される。また、PMOSトランジスタMP5のゲートは、ノードBIASCに接続されている。また、PMOSトランジスタMP5のドレインは、ノードVC2に接続され、可変抵抗R2を介して接地される。言い換えると、可変抵抗R2は、ノードVC2と接地電位との間に接続される。すなわち、可変抵抗R2の一端はノードVC2に接続され、他端は接地される。第2電流発生回路20は、ノードVCおよび後述するノードVIREFの電圧が閾値電圧を越えるとき、動作状態となる。このとき、NMOSトランジスタMN6のゲートにノードVIREFの電圧VIREFを入力することにより、差動アンプ21の動作電流を決めている。ノードVCおよびノードVIREFの電圧が閾値電圧を越えるとき、NMOSトランジスタMN4およびNMOSトランジスタMN6がオン状態になる。これにより、ノードBIASCの電圧が閾値電圧を越え、PMOSトランジスタMP5がオン状態になる。また、ノードVC2に電流Icが流れることで電位が上昇し、閾値電圧を越えると、NMOSトランジスタMN5がオン状態になる。さらに、PMOSトランジスタMP6およびPMOSトランジスタMP7のゲートが降圧されて閾値電圧を越えると、オン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。ここで、PMOSトランジスタMP5および可変抵抗R2には電流Icが流れる。この電流Icは、以下のように生成される。上述したように、NMOSトランジスタMN4のゲートには、第1電流発生回路10のノードVCが入力される。また、PMOSトランジスタMP6およびPMOSトランジスタMP7はカレントミラーを構成している。このとき、PMOSトランジスタMP6とPMOSトランジスタMP7、NMOSトランジスタMN4とNMOSトランジスタMN5をそれぞれ同じサイズ数に構成し、ノードBIASCを制御する。これにより、ノードVCの電圧VCと等しい電圧VC2が発生する。すなわち、差動アンプ21は、入力された電圧と同電圧を出力するフィードバック回路として機能する。言い換えると、差動アンプ21はゲイン1のアンプとして機能する。ここで、ノードVCは、NMOSトランジスタNM1のダイオード接続されたノードであり、その電圧VCは以下の2式で表わされる。ここで、Vthは、NMOSトランジスタNM1の閾値電圧を示している。この閾値電圧Vthは、負の温度特性を有する。このため、ノードVCの電圧VCおよびノードVC2の電圧VC2は、負の温度特性を有する値となる。この電圧VC2を可変抵抗R2に印加することで、電流Icが生成される。このとき、電流Icの値は、可変抵抗R2によって制御される。これにより、チップ毎に、電流Icをプロセスばらつきに依存しない定電流とすることができる。このように生成される電流Icは、以下の3式で表わされる。ここで、xは、可変抵抗R1と可変抵抗R2との比であるR2=xR1。上述したように、閾値電圧Vthは、負の温度特性を有する。このため、第2電流発生回路20により生成される電流Icは、負の温度特性を有する値である。このように、第2電流発生回路20によって、負の温度特性を有する電流Icが生成される。電流合成回路30は、PMOSトランジスタMP3、PMOSトランジスタMP4およびNMOSトランジスタMN3を有する。PMOSトランジスタMP3のソースは、電源に接続される。また、PMOSトランジスタMP3のゲートは、PMOSトランジスタMP1およびPMOSトランジスタMP2のゲートとノードBIASPに共通接続される。すなわち、PMOSトランジスタMP3は、PMOSトランジスタMP2とカレントミラーを構成している。一方、PMOSトランジスタMP4のソースは、電源電位に接続されている。また、PMOSトランジスタMP4のゲートは、PMOSトランジスタMP5のゲートとノードBIASCに共通接続される。さらに、PMOSトランジスタMP3およびPMOSトランジスタMP4のドレインは、出力ノードであるノードVIREFに共通接続されている。NMOSトランジスタNM3のソースは、接地電位に接続されている。また、NMOSトランジスタMN3のドレインは、ゲートとノードVIREFに共通接続され、ダイオード接続されている。電流合成回路30は、ノードBIASPの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードBIASPの電圧が閾値電圧を越えるとき、PMOSトランジスタMP3がオン状態になる。これにより、ノードVIREFに電流が流れることで電位が上昇し、閾値電圧を超えると、NMOSトランジスタMN3がオン状態になる。このとき、上述したように、ノードVIREFの電圧が閾値電圧を越えることで、第2電流発生回路20が動作状態になり、ノードBIASCの電圧が閾値電圧を越える。これにより、PMOSトランジスタMP4がオン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。このとき、上述したように、PMOSトランジスタMP3は、PMOSトランジスタMP2とカレントミラーを構成している。このため、PMOSトランジスタMP3には、PMOSトランジスタMP2と等しい電流Ipが流れる。なお、図1において、PMOSトランジスタMP3の数並列に接続される数は、PMOSトランジスタMP1およびPMOSトランジスタMP2の数と等しいとしているが、必ずしも等しくする必要はなく、後述する電流Icとの加算割合に応じて適宜変更される。一方、PMOSトランジスタMP4は、ゲートがPMOSトランジスタMP5のゲートと共通にノードBIASCに接続されている。このため、PMOSトランジスタMP4には、PMOSトランジスタMP5と等しい電流Icが流れる。このPMOSトランジスタMP4に流れる電流Icについて、以下で詳細に説明する。差動アンプ21において、PMOSトランジスタMP6およびPMOSトランジスタMP7はカレントミラーを構成している。このため、PMOSトランジスタMP6およびNMOSトランジスタMN4と、PMOSトランジスタMP7およびNMOSトランジスタMN5とには等しい電流が流れている。このため、PMOSトランジスタMP6とPMOSトランジスタMP7が同じサイズであれば、平衡状態におけるPMOSトランジスタMP6とPMOSトランジスタMP7とのゲートソース間電位およびドレインソース間電位はそれぞれ等しくなる。すなわち、PMOSトランジスタMP6のゲートおよびドレイン、PMOSトランジスタMP7のゲートおよびドレイン、PMOSトランジスタMP5のゲート、およびPMOSトランジスタMP4のゲートは全て、同電圧である。これにより、PMOSトランジスタMP4、PMOSトランジスタMP5、PMOSトランジスタMP6、およびPMOSトランジスタMP7は、擬似的にカレントミラーを構成している。上記構成のようにすることで、PMOSトランジスタMP5に生成された電流IcをPMOSトランジスタMP4に流すミラーすることができる。なお、図1において、PMOSトランジスタMP4の数は、PMOSトランジスタMP5の数と等しいとしているが、必ずしも等しくする必要はなく、電流Ipとの加算割合に応じて適宜変更される。これらPMOSトランジスタMP3およびPMOSトランジスタMP4のドレインを共通にNMOSトランジスタMN3のドレインに接続させることで、NMOSトランジスタMN3に電流Ipと電流Icとを加算させた電流IREFを流すことができ、電圧VIREFを出力することができる。このように生成される電流IREFは、以下の4式で表わされる。4式で表わされるように、電流IREFは、正の温度特性を有する項と負の温度特性を有する項とで構成される。このとき、上述したように、PMOSトランジスタMP3およびPMOSトランジスタMP4の数サイズの比を調整ミラー電流比を調整することで、電流Ipと電流Icとの加算割合を可変にすることができる。また、電流IpはNMOSトランジスタMN2の数NMOSトランジスタMN1の数に対する比および可変抵抗R1によって、電流Icは可変抵抗R2によって、その値を制御することができる。すなわち、抵抗比x、NMOSトランジスタMN2の数、またはミラー電流比を適切に調整することによって、電流IREFの温度特性をゼロにすることができる温度依存をなくすことができる。[第1の実施形態の効果]上記第1の実施形態によれば、定電流源回路は、正の温度特性を有する定電流Ipを発生する第1電流発生回路10と、負の温度特性を有する定電流Icを発生する第2電流発生回路20と、これら2つの定電流を加算して温度特性がゼロである温度に依存しない定電流IREFを発生する電流合成回路30とを備えている。これにより、以下の効果を得ることができる。図2aは、比較例に係る定電流源回路における定電流値と温度特性との関係を示すグラフであり、図2bは、第1の実施形態に係る定電流源回路における定電流値と温度特性との関係を示すグラフである。図2aおよびbにおいて、横軸は温度、縦軸は定電流値を示し、複数のプロットはトリミングによる電流値の変化絶対値シフトを示している。図2aに示すように、比較例に係る定電流源回路による定電流は、温度が高いほど電流が増える正の温度特性を有している。このため、定電流の値をチップ毎にトリミングしても温度依存性が残ってしまう。したがって、その定電流を使用するアナログ回路の特性に温度依存性が現れて回路特性を劣化させてしまう。この比較例に係る定電流回路は、例えば図1に示す第1電流発生回路10と同様の構成を有する回路である。これに対し、図2bに示すように、第1の実施形態に係る定電流源回路による定電流IREFは、温度によらず一定である。これは、正の温度特性を有する電流Ipと負の温度特性を有する電流Icとをそれぞれ適宜調整して加算することで、正の温度特性と負の温度特性とを相殺したからである。このように、第1の実施形態では、温度に依存しない定電流IREFを生成する定電流源回路を種々のアナログ回路に用いることで、その回路における温度特性を改善し、それらのパフォーマンスを向上させることができる。なお、図2aおよびbの例では、電流IREFの温度特性がゼロになるようにNMOSトランジスタMN2の数および可変抵抗R1、R2を設定している。しかし、これに限らず、電流IREFとしてはこれらの値を変化させることで正/負のどちらの温度特性にも調整することが可能である。なお、電流IREFの温度特性は、PMOSトランジスタMP2とPMOSトランジスタMP3との数の比、およびPMOSトランジスタMP4とPMOSトランジスタMP5の数の比ミラー電流比を変えることによっても任意に調整され得る。また、第1の実施形態に係る定電流源回路は、従来の定電流源回路第1電流発生回路10のみの構成に、カレントミラー回路を有する差動アンプ21を接続させ、かつ、PMOSトランジスタMP5および可変抵抗R2を接続させることで温度特性を可変にしている。すなわち、最小限の素子数の増加によって構成されているため、回路面積の増加も最小限に抑えることができる。[応用例]図3は、第1の実施形態に係る定電流源回路の応用例を示す図である。なお、応用例において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。図3に示すように、応用例において、上記第1の実施形態と異なる点は、PMOSトランジスタMP1乃至PMOSトランジスタMP5のドレイン側のそれぞれに、PMOSトランジスタMP1’乃至PMOSトランジスタMP5’が直列に接続されている点である。より具体的には、PMOSトランジスタMP1’乃至PMOSトランジスタMP5’のソースはそれぞれ、PMOSトランジスタMP1乃至PMOSトランジスタMP5のドレインに接続される。また、PMOSトランジスタMP1’乃至PMOSトランジスタMP3’のゲートはNMOSトランジスタMN2のドレインと同ノードに共通接続され、PMOSトランジスタMP4’およびPMOSトランジスタMP5’のゲートはノードVC2に共通接続される。また、PMOSトランジスタMP1’のドレインはノードVCに接続され、PMOSトランジスタMP3’およびPMOSトランジスタMP4’のドレインはノードVIREFに共通接続される。一方、PMOSトランジスタMP2’のドレインは、ゲートと同ノードに接続されて、ダイオード接続される。すなわち、PMOSトランジスタMP2’の電流経路の一端ソースと他端ドレインとの電位差と、PMOSトランジスタMP2’の電流経路の一端ソースとゲートとの電位差とが同値となる。このため、PMOSトランジスタMP2’は5極管動作をする。同様に、PMOSトランジスタMP5’のドレインは、ゲートと同ノードノードVC2に接続されて、ダイオード接続される。すなわち、PMOSトランジスタMP5’の電流経路の一端ソースと他端ドレインとの電位差と、PMOSトランジスタMP5’の電流経路の一端ソースとゲートとの電位差とが同値となる。このため、PMOSトランジスタMP5’は5極管動作をする。PMOSトランジスタMP1’乃至PMOSトランジスタMP3’は、ゲートに共通に接続されたノードの電位が閾値電圧を越えたとき、オン状態となる。一方、PMOSトランジスタMP4’およびPMOSトランジスタMP5’は、ノードVC2の電圧が閾値電圧を越えたとき、オン状態となる。このとき、同時にNMOSトランジスタMN5もオン状態となる。これらPMOSトランジスタMP1’乃至PMOSトランジスタMP5’をそれぞれPMOSトランジスタMP1乃至PMOSトランジスタMP5に直列に接続することで、回路全体の電源電圧依存を抑制することができ、回路動作の信頼性を向上させることができる。<第2の実施形態>以下に図4および図5を用いて、第2の実施形態に係る半導体集積回路について説明する。第2の実施形態は、第1の実施形態の変形例であり、差動アンプ21を構成するNMOSトランジスタMN6のゲートに第1の実施形態と異なる信号を入力することで差動アンプ21の動作電流を決める例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[回路構成および動作]図4は、第2の実施形態に係る定電流源回路の構成例を示す図である。図4に示すように、第2の実施形態において、上記第1の実施形態と異なる点は、第2電流発生回路20がPMOSトランジスタMP8およびNMOSトランジスタMN7を有する点である。より具体的には、PMOSトランジスタMP8のソースは電源に接続され、ゲートはノードBIASCに接続される。また、PMOSトランジスタMP8のドレインは、ノードVAに接続される。NMOSトランジスタMN7のドレインは、ゲートとノードVAに共通接続されて、ダイオード接続される。また、NMOSトランジスタMN7のソースは接地されている。すなわち、電源電位と接地電位との間に、PMOSトランジスタMP8およびNMOSトランジスタMN7の電流経路が直列に接続されている。一方、NMOSトランジスタMN6のゲートは、NMOSトランジスタMN7のゲートおよびドレインと共通にノードVAに接続されている。差動アンプ21は、ノードVCの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードVCの電圧が閾値電圧を越えるとき、差動アンプ21の各トランジスタおよび各ノードに電流が流れる。このとき、NMOSトランジスタMN6のゲートにノードVAの電圧VAを入力することにより、差動アンプ21の動作電流を決めている。また、ノードVAは、ゲートがノードBIASCに接続されたPMOSトランジスタMP8をオン状態にすることによってバイアスされる。[第2の実施形態の効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。[応用例]図5は、第2の実施形態に係る定電流源回路の応用例を示す図である。なお、応用例において、上記第2の実施形態と同様の点については説明を省略し、異なる点について説明する。図5に示すように、応用例において、上記第2の実施形態と異なる点は、PMOSトランジスタMP1乃至PMOSトランジスタMP5、PMOSトランジスタMP8のドレイン側のそれぞれに、PMOSトランジスタMP1’乃至PMOSトランジスタMP5’、PMOSトランジスタMP8’が直列に接続されている点である。より具体的には、PMOSトランジスタMP1’乃至PMOSトランジスタMP5’、PMOSトランジスタMP8’のソースはそれぞれ、PMOSトランジスタMP1乃至PMOSトランジスタMP5、PMOSトランジスタMP8のドレインに接続される。また、PMOSトランジスタMP1’乃至PMOSトランジスタMP3’のゲートはNMOSトランジスタMN2のドレインと同ノードに共通接続され、PMOSトランジスタMP4’、PMOSトランジスタMP5’およびPMOSトランジスタMP8’のゲートはノードVAに共通接続される。また、PMOSトランジスタMP1’のドレインはノードVCに接続され、PMOSトランジスタMP3’およびPMOSトランジスタMP4’のドレインはノードVIREFに共通接続され、PMOSトランジスタMP5’のドレインはノードVC2に接続される。一方、PMOSトランジスタMP2’のドレインは、ゲートと同ノードに接続されて、ダイオード接続される。同様に、PMOSトランジスタMP8’のドレインは、ゲートと同ノードノードVAに接続されて、ダイオード接続される。すなわち、PMOSトランジスタMP8’の電流経路の一端ソースと他端ドレインとの電位差と、PMOSトランジスタMP5’の電流経路の一端ソースとゲートとの電位差とが同値となる。このため、PMOSトランジスタMP8’は5極管動作をする。PMOSトランジスタMP1’乃至PMOSトランジスタMP3’は、ゲートに共通に接続されたノードの電圧が閾値電圧を越えたとき、オン状態となる。一方、PMOSトランジスタMP4’、PMOSトランジスタMP5’およびPMOSトランジスタMP8’は、ノードVAの電圧が閾値電圧を越えたとき、オン状態となる。このとき、同時にNMOSトランジスタMN6およびNMOSトランジスタMN7もオン状態となる。これらPMOSトランジスタMP1’乃至PMOSトランジスタMP5’、PMOSトランジスタMP8’をそれぞれPMOSトランジスタMP1乃至PMOSトランジスタMP5、PMOSトランジスタMP8に直列に接続することで、回路全体の電源電圧依存を抑制することができ、回路動作の信頼性を向上させることができる。<第3の実施形態>以下に図6を用いて、第3の実施形態に係る半導体集積回路について説明する。第3の実施形態は、第1の実施形態の変形例であり、差動アンプ21を構成するNMOSトランジスタMN6のゲートに第1の実施形態と異なる信号を入力することで差動アンプ21の動作電流を決める例である。なお、第3の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[回路構成および動作]図6は、第3の実施形態に係る定電流源回路の構成例を示す図である。図6に示すように、第3の実施形態において、上記第1の実施形態と異なる点は、第2電流発生回路20がPMOSトランジスタMP9およびNMOSトランジスタMN8を有する点である。より具体的には、PMOSトランジスタMP9のソースは電源に接続され、ゲートはノードBIASPに接続される。また、PMOSトランジスタMP9のドレインは、ノードVAに接続される。NMOSトランジスタMN8のドレインは、ゲートとノードVAに共通接続されて、ダイオード接続される。また、NMOSトランジスタMN8のソースは接地されている。すなわち、電源電位と接地電位との間に、PMOSトランジスタMP9およびNMOSトランジスタMN8の電流経路が直列に接続されている。一方、NMOSトランジスタMN6のゲートは、NMOSトランジスタMN8のゲートおよびドレインと共通にノードVAに接続されている。差動アンプ21は、ノードVCの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードVCの電圧が閾値電圧を越えるとき、差動アンプ21の各トランジスタおよび各ノードに電流が流れる。このとき、NMOSトランジスタMN6のゲートにノードVAの電圧VAを入力することにより、差動アンプ21の動作電流を決めている。また、ノードVAは、ゲートがノードBIASPに接続されたPMOSトランジスタMP8をオン状態にすることによってバイアスされる。[第3の実施形態の効果]上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。<第4の実施形態>以下に図7を用いて、第4の実施形態に係る半導体集積回路について説明する。第4の実施形態は、第1の実施形態の変形例であり、第3電流発生回路40および第4電流発生回路50が設けられている例である。なお、第4の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[回路構成および動作]図7は、第4の実施形態に係る定電流源回路の構成例を示す図である。図7に示すように、第4の実施形態において、上記第1の実施形態と異なる点は、定電流Ip2を発生する第3電流発生回路40、および定電流Ic2を発生する第4電流発生回路50が設けられている点である。第3電流発生回路40は、PMOSトランジスタMP10およびNMOSトランジスタMN9を有する。より具体的には、PMOSトランジスタMP10のソースは電源に接続され、ゲートはPMOSトランジスタMP1およびPMOSトランジスタMP2のゲートとノードBIASPに共通接続される。すなわち、PMOSトランジスタMP3は、PMOSトランジスタMP2とカレントミラーを構成している。また、PMOSトランジスタMP10のドレインは、出力ノードであるノードVIPに接続される。NMOSトランジスタMN9のドレインは、ゲートとノードVIPに共通接続されて、ダイオード接続されている。また、NMOSトランジスタMN9のソースは接地電位に接続されている。すなわち、電源電位と接地電位との間に、PMOSトランジスタMP10およびNMOSトランジスタMN9の電流経路が直列に接続される。第3電流発生回路40は、ノードBIASPの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードBIASPの電圧が閾値電圧を越えるとき、PMOSトランジスタMP10がオン状態になる。これにより、ノードVIPがバイアスされて、NMOSトランジスタMN9がオン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。このとき、上述したように、PMOSトランジスタMP10は、PMOSトランジスタMP2とカレントミラーを構成している。このため、PMOSトランジスタMP10には、PMOSトランジスタMP2の電流Ipと等しい定電流Ip2が流れ、電圧VIPが出力される。すなわち、電流Ip2は、電流Ipと同様に正の温度特性を有する。このとき、NMOSトランジスタMN9の数サイズを調整することにより、電流Ip2の値を調整することができる。第4電流発生回路50は、PMOSトランジスタMP11およびNMOSトランジスタMN10を有する。より具体的には、PMOSトランジスタMP11のソースは電源に接続され、ゲートはPMOSトランジスタMP5のゲートとノードBIASCに共通接続される。また、PMOSトランジスタMP11のドレインは、出力ノードであるノードVICに接続される。NMOSトランジスタMN10のドレインは、ゲートとノードVICに共通接続されて、ダイオード接続される。また、NMOSトランジスタMN10のソースは接地されている。すなわち、電源電位と接地電位との間に、PMOSトランジスタMP11およびNMOSトランジスタMN10の電流経路が直列に接続されている。第4電流発生回路50は、ノードBIASCの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードBIASCの電圧が閾値電圧を越えるとき、PMOSトランジスタMP11がオン状態になる。これにより、ノードVICがバイアスされて、NMOSトランジスタMN10がオン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。PMOSトランジスタMP11は、ゲートがPMOSトランジスタMP5のゲートと共通にノードBIASCに接続されている。このため、PMOSトランジスタMP11には、PMOSトランジスタMP5の電流Icと等しい電流Ic2が流れ、電圧VICが出力される。すなわち、電流Ic2は、電流Icと同様に負の温度特性を有する。このとき、NMOSトランジスタMN10の数サイズを調整することにより、電流Ic2の値を調整することができる。[第4の実施形態の効果]上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態では、正の温度特性を有する電流Ip2を発生する第3電流発生回路40と、負の温度特性を有する電流Ic2を発生する第4電流発生回路50とが、それぞれ独立して設けられている。これにより、温度特性がゼロである電流IREFに限らず、正の温度特性を有する定電流の電流Ip2や負の温度特性を有する定電流の電流Ic2を同時に用いることができる。すなわち、その定電流源回路が用いられるアナログ回路の各部の温度特性に応じて、これらの定電流を使い分けることができる。なお、電流Ip2および電流Ic2の温度特性を適宜可変にすることも可能である。例えば、第3電流発生回路40において、図示せぬPMOSトランジスタMP8’を配置する。このPMOSトランジスタは、ソースが電源電位、ゲートがノードBIASC、ドレインがPMOSトランジスタMP8のドレインと共通に接続される。すなわち、ゲートがノードBIASCに接続されているため、PMOSトランジスタMP8’には負の温度特性を有する電流が流れる。PMOSトランジスタMP8とPMOSトランジスタMP8’との数の比を調整することで、定電流Ip2の温度特性を適宜設定することができる。<アナログ回路>以下に、上記各実施形態に係る定電流源を使用するアナログ回路について説明する。図8aは、上記各実施形態に係る定電流源を使用する遅延回路の構成を示す図である。図8aに示すように、遅延回路は、PMOSトランジスタMP81、NMOSトランジスタMN81、NMOSトランジスタMN82、キャパシタC1、およびインバータINVで構成されている。ここで、NMOSトランジスタMN82のゲートに定電流源回路からのVIREFが入力される。すなわち、NMOSトランジスタMN82は、NMOSトランジスタMN3とでカレントミラーを構成している。入力信号INがLのとき、PMOSトランジスタMP81がオン状態となりノードn1が電源電位に充電昇圧される。充電昇圧された電荷は、キャパシタC1に蓄えられる。このとき、NMOSトランジスタMN81は、オフ状態である。次に、入力信号INがHになると、NMOSトランジスタMN81はオフ状態になり、PMOSトランジスタMP81がオン状態になる。このとき、ノードn1に充電されている電荷をNMOSトランジスタMN82の定電流で放電することにより、入力の立ち上がりを一定時間遅延させた出力信号を作ることができる。ただし、従来の定電流源回路のように定電流に温度特性がある場合、同様に遅延回路による遅延時間も温度依存をもってしまう。例えば、図8bに示すように、遅延回路による遅延時間は、低温である場合、高温である場合に比べて遅延時間が延びてしまう。これに対し、本実施形態に係る定電流源回路による温度依存がない定電流定電圧を用いることで上記問題を解決することができる。図9は、上記各実施形態に係る定電流源を使用する充電回路の構成を示す図である。図9に示すように、充電回路は、PMOSトランジスタMP91、PMOSトランジスタMP92、PMOSトランジスタMP93、PMOSトランジスタMP94、NMOSトランジスタMN91、NMOSトランジスタMN92、およびキャパシタC1で構成されている。ここで、NMOSトランジスタMN91のゲートに定電流源回路からのVIREFが入力される。すなわち、NMOSトランジスタMN91は、NMOSトランジスタMN3とでカレントミラーを構成している。この充電回路は、特定ノード例えば、NANDフラッシュメモリのビット線BL等を充電する。充電回路は、ENB信号により制御される。ENB信号がLのとき、PMOSトランジスタMP94がオン状態になり、NMOSトランジスタMN92およびPMOSトランジスタMP93はオフ状態になる。したがって、ノードPが充電されるため、PMOSトランジスタMP92もオフ状態になり、回路動作は停止している。次に、ENB信号がHになると、PMOSトランジスタMP94がオフ状態になり、NMOSトランジスタMN92およびPMOSトランジスタMP93はオン状態になる。これにより、PMOSトランジスタMP91に定電流が流れ、その電流をPMOSトランジスタMP91からPMOSトランジスタMP92へカレントミラーすることでキャパシタC1を定電流で充電する。定電流で充電することで充電時間を一定にすることが可能であり、またピーク電流も抑制することができる。ただし、このアナログ回路例でも定電流が温度特性を持ってしまう場合には、充電スピード/ピーク電流値にも温度依存がでてしまう。これに対し、本実施形態に係る定電流源回路による温度依存がない定電流定電圧を用いることで上記問題を解決することができる。また、図示はしないが、クロック発生回路または差動アンプといったアナログ回路においても上記各実施形態に係る定電流源が使用され得る。クロック発生回路では、定電流と定電圧を使用することで一定の周期を有するクロックを発生させることできるが、使用する定電流および定電圧が温度依存を有する場合、クロック周期に温度依存が現れてしまう。また、差動アンプでは、バイアス電流として定電流源からの出力である定電圧を入力して動作させることでアンプの動作電流を常に一定にし、動作速度/動作マージンを一定にすることができる。しかし、この場合でも、入力される定電圧が温度によって変動してしまうとアンプに流れる電流も温度特性を持ってしまうため、低温動作時にアンプの動作スピードが劣化するなどの問題が生じてしまう。これに対し、これらクロック発生回路または差動アンプにおいても本実施形態に係る定電流源回路による温度依存がない定電流定電圧を用いることで、温度依存による動作不備を解消することができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"