データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるODT回路と、前記メモリブロックと前記ODT回路との間で前記バスに挿入されるスイッチ部と、前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と、前記ODT回路に接続される発振器とを含み、前記メモリブロックの試験時に、前記発振器から前記ODT回路に試験用の信号が供給される、半導体記憶装置。データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるODT回路と、前記メモリブロックと前記ODT回路との間で前記バスに挿入されるスイッチ部と、前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部とを含み、前記メモリブロックの試験時に、前記入出力端子に接続される発振器から前記ODT回路に試験用の信号が供給される、半導体記憶装置。前記ODT回路と前記発振器との間に挿入される第2スイッチ部をさらに含み、前記モード制御部は、前記メモリブロックの通常動作時には前記第2スイッチ部をオフにし、前記メモリブロックの試験時には前記第2スイッチ部をオンにする、請求項1記載の半導体記憶装置。前記モード制御部は、前記メモリブロックの試験時に、前記ODT回路内のスイッチ部を切り替えることにより、前記ODT回路の抵抗値を試験用の抵抗値に設定する、請求項1乃至3のいずれか一項記載の半導体記憶装置。前記メモリブロックの試験は温度試験であり、前記試験用の抵抗値は、前記メモリブロックの通常動作時における前記ODT回路の抵抗値よりも低い抵抗値である、請求項4記載の半導体記憶装置。前記ODT回路は、前記メモリブロックの通常動作時に使用する抵抗器よりも抵抗値の低い試験用の抵抗器を含み、前記モード制御部は、前記メモリブロックの試験時に、前記ODT回路のスイッチ部を切り替えて前記試験用の抵抗器を選択することにより、前記ODT回路の抵抗値を試験用の抵抗値に設定する、請求項4記載の半導体記憶装置。前記メモリブロックの試験はノイズマージン試験であり、前記発振器は、前記メモリブロックのノイズマージン試験時に、前記メモリブロックの動作周波数とは異なる周波数の信号を発振する、請求項1乃至6のいずれか一項記載の半導体記憶装置。請求項1乃至7のいずれか一項記載の半導体記憶装置と、前記半導体記憶装置に接続され、前記半導体記憶装置へのデータの書き込み、又は、前記半導体記憶装置からのデータの読み出しを行う演算処理装置とを含む情報処理装置。ところで、従来の半導体記憶装置において、例えば、半導体記憶装置単独でノイズマージン試験を行うためには、半導体記憶装置の電源電圧を変える又は変動させる必要があった。また、半導体記憶装置をCPUCentralProcessingUnit:中央演算処理装置等とともに回路基板に実装した状態では、動作周波数以外の周波数のクロックを半導体記憶装置に印加できないため、ノイズマージン試験を行うことが困難であった。また、従来の半導体記憶装置において、例えば、温度試験を行う場合には、半導体記憶装置を高温槽に入れて試験を行う必要があった。また、従来の終端抵抗回路は、LSILargeScaleIntegratedcircuit:大規模集積回路の試験結果に応じた電圧を出力するものであり、例えば、LSIのノイズマージン試験又は温度試験を行うには、電源電圧の変更、又は、高温槽での昇温が必要であった。このように、従来の半導体記憶装置又は終端抵抗回路には、容易に試験を行うことができないという問題があった。そこで、容易に試験を行うことができる半導体記憶装置、及び、半導体記憶装置を含む情報処理装置を提供することを目的とする。本発明の実施の形態の半導体記憶装置は、データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるODT回路と、前記メモリブロックと前記ODT回路との間で前記バスに挿入されるスイッチ部と、前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と、前記ODT回路に接続される発振器とを含み、前記メモリブロックの試験時に、前記発振器から前記ODT回路に試験用の信号が供給される。容易に試験を行うことができる半導体記憶装置、及び、半導体記憶装置を含む情報処理装置を提供することができる。以下、本発明の半導体記憶装置、及び、半導体記憶装置を含む情報処理装置を適用した実施の形態について説明する。<実施の形態1>図1は、実施の形態1の半導体記憶装置を含むPCPersonalComputer1の内部構成を示す図である。PC1は、実施の形態1の半導体記憶装置を含む情報処理装置の一例である。PC1は、CPUCentralProcessingUnit:中央演算処理装置2、チップセット3、4、X-Bus用バッファ5、メモリ100、及びPCIPeripheralComponentsInterconnectスロット6を含む。PC1は、さらに、USBUniversalSerialBusコネクタ7、グラフィックス部8、ハードディスク9、及びBIOSBasicInputOutputSystemROMReadOnlyMemory:読み出し専用メモリ10を含む。CPU2は、チップセット3に接続されており、チップセット3を介して、チップセット4、主記憶装置であるメモリ100、及びグラフィックス部8と接続されている。CPU2は、例えば、チップセット3を介してメモリ100との間でデータの読み出し又は書き込みを行いながら、演算処理を実行する。チップセット3は、所謂ノースブリッジNorthBridgeとしてのチップセットであり、メモリコントローラ及びグラフィックスインターフェイス等の制御回路を含む。チップセット3には、CPU2、メモリ100、PCIスロット6、及びグラフィックス部8がバスを介して接続される。チップセット4は、所謂サウスブリッジSouthBridgeとしてのチップセットであり、X-Bus用バッファ5、PCIスロット6、USBコネクタ7、及びハードディスク9を接続するI/OInputOutputポート等を含む。チップセット4には、X-Bus用バッファ5、PCIスロット6、USBコネクタ7、及びハードディスク9がバスを介して接続される。PCIスロット6は、チップセット3とチップセット4との間のバスに接続されている。X-Bus用バッファ5は、チップセット4とBIOSROM10との間に接続されており、BIOSROM10とX-Bus用バッファ5との間を接続するX-Bus用のバッファである。メモリ100は、PC1の主記憶装置であり、例えば、DRAMDynamicRandomAccessMemoryを用いることができる。メモリ100は、チップセット3を介してCPU2に接続されており、CPU2によってデータの読み出し又は書き込みが行われる。PCIスロット6は、PCI規格のコネクタ又は端子等を有する外部メモリ又は無線カード等を接続するためのスロットである。USBコネクタ7は、USB規格のコネクタ又は端子等を有する外部機器例えば、メモリ等を接続するためのコネクタである。グラフィックス部8は、液晶モニタ等のモニタが接続され、モニタへの表示を制御する制御部である。ハードディスク9は、外部記憶装置であり、CPU2が演算処理を行うために必要なデータ、CPU2が演算処理によって生成したデータ、あるいは、PCIスロット6、又はUSBコネクタ7等を通じてサーバに入力されたデータを保管する。BIOSROM10は、BIOSプログラムを格納するROMであり、X-Bus用バッファ5を介してチップセット4に接続されている。なお、図1には、情報処理装置の一例としてPC1を示すが、情報処理装置は、サーバであってもよい。次に、図2を用いて、実施の形態1のメモリ100について説明する。図2は、実施の形態1のメモリ100の構成を示すブロック図である。メモリ100は、半導体記憶装置の一例であり、ここでは、一例としてメモリ100がDRAMである形態について説明する。メモリ100は、端子100A~100I、モード制御部101、ODTOnDieTerminationコントローラ102、発振器103、スイッチ部104、コントローラ110、モードレジスタ111、及びアドレスレジスタ120を含む。端子100A~100Iは、チップセット3図1参照に接続されている。メモリ100は、さらに、バス121、ロウデコーダ130、リフレッシュカウンタ131、カラムデコーダ132、I/OInputOutputポート133、及びメモリアレイ140を含む。メモリ100は、さらに、リードドライバ150、DLLDelayLockedLoop151、及びライトドライバ152を含む。メモリ100は、さらに、バス160、161、162、163、164、165、スイッチ部170A、170B、データ入出力端子180A、データストローブ信号入出力端子180B、及びODT回路190A、190Bを含む。なお、図2に示すメモリ100は、例えば、LSILargeScaleIntegratedcircuit:大規模集積回路によって実現され、半導体製造技術によって一つのメモリチップとして製造することが可能である。モード制御部101は、メモリ100の試験を行うモード試験モードと、DRAMとしての通常の動作を行うモード通常モードとの選択を行う。モード制御部101は、CPU2図1参照から端子100Aを介して入力されるモード選択指令に基づいて、試験モード又は通常モードを選択し、選択したモードを表すモード選択信号をODTコントローラ102に出力する。モード制御部101としては、例えば、チップセット3を介してCPU2図1参照から入力されるモード選択指令に基づいて、モード選択信号を出力する組合せ回路を用いればよい。ここで、メモリ100の試験とは、メモリ100のノイズマージン試験又は温度試験をいう。メモリ100のノイズマージン試験又は温度試験を行う時を試験時と称し、メモリ100の試験を行うためにモード制御部101が設定するモードを試験モードと称す。試験モードには、ノイズマージン試験を行うノイズマージン試験モードと、温度試験を行う温度試験モードがある。試験モードでは、メモリ100はデータの読み出し動作及び書き込み動作を行うことはできず、メモリアレイ140に格納されたデータを変更することはできない。ただし、データのリフレッシュは行われる。また、メモリ100の通常の動作とは、メモリ100の試験を行わずに、メモリ100がDRAMとしてデータの読み出し動作又は書き込み動作を行うことをいう。メモリ100がデータの読み出し動作又は書き込み動作を行える時を通常動作時と称し、メモリ100に通常の動作を行わせるためにモード制御部101が設定するモードを通常モードと称す。ODTコントローラ102は、入力側がモード制御部101に接続されており、出力側がスイッチ部104、スイッチ部170A、170B、及びODT回路190A、190Bに接続されている。ODTコントローラ102は、モード制御部101から入力されるモード選択信号に基づき、スイッチ部104及びスイッチ部170A、170Bのオン/オフの制御と、ODT回路190A、190Bにそれぞれ含まれるスイッチ部1911~191n、1911~191mのオン/オフの制御を行う。ODTコントローラ102としては、例えば、モード制御部101から入力されるモード選択信号に基づいて、各スイッチ部104、170A、170B、1911~191n、1911~191mのオン/オフの制御を行うことのできる組合せ回路を用いればよい。ここで、nは2以上の自然数であり、ODT回路190Aに含まれるスイッチ部1911~191nの個数を表す。また、mは2以上の自然数であり、ODT回路190Aに含まれるスイッチ部1911~191mの個数を表す。nとmは同一の数であってもよいし、異なる数であってもよい。発振器103は、任意の周波数のクロック信号を発振することのできる発振器である。発振器103は、コントローラ110内のモードレジスタ111から試験モード信号が入力されると、試験モード信号によって特定される周波数のクロック信号を発振する。発振器103の出力端子は、スイッチ部104及びバス161を介してODT回路190Aに接続されており、発振器103が出力するクロック信号は、メモリ100の試験時にスイッチ部170Aがオフにされた状態で、ODT回路190Aに供給される。スイッチ部104は、発振器103とバス161との間に接続されており、ODTコントローラ102によってオン/オフの制御が行われる。スイッチング104は、メモリ100の試験を行うときはオンにされ、メモリ100がDRAMとしての通常動作を行うときはオフにされる。スイッチ部104は、例えば、ODTコントローラ102によってオン/オフが切り替えられるトランジスタを用いればよい。コントローラ110は、モードレジスタ111を含み、DRAMとしてのメモリ100の動作制御を行う制御部であり、例えば、組合せ回路によって実現される。コントローラ110には、モード制御部101からモード選択信号が入力されるとともに、CPU2からチップセット3図1参照を介して、リセット信号、クロックイネーブル信号、及び、差動クロックが入力される。リセット信号、クロックイネーブル信号、及び、差動クロックは、それぞれ、端子100B、100C、100Dを介して、チップセット3からメモリ100内のコントローラ110に入力される。また、コントローラ110には、さらに、CPU2からチップセット3図1参照を介して、チップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、及びライトイネーブル信号が入力される。チップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、及びライトイネーブル信号は、それぞれ、端子100D、100E、100F、100Hを介して、チップセット3からメモリ100内のコントローラ110に入力される。モードレジスタ111は、試験モード信号をODTコントローラ102及び発振器103に出力する。なお、信号名の末尾にが付く信号は、Lレベルで動作が行われる信号を表す。アドレスレジスタ120は、CPU2からチップセット3図1参照を介して入力されるアドレス信号を保持するレジスタである。アドレス信号には、ロウアドレス信号とカラムアドレス信号が含まれる。アドレス信号は、端子100Iを介して、チップセット3からメモリ100内のコントローラ110に入力される。アドレスレジスタ120が出力するロウアドレス信号とカラムアドレス信号は、バス121を介して、ロウデコーダ130とカラムデコーダ132に入力される。バス121は、コントローラ110、アドレスレジスタ120、ロウデコーダ130、カラムデコーダ132、及びI/Oポート133を接続する。ロウデコーダ130は、アドレスレジスタ120からバス121を介して入力されるロウアドレス信号をデコードしてロウアドレスデータを出力する。ロウアドレスデータにより、メモリアレイ140内におけるロウ選択が行われる。また、ロウデコーダ130は、リフレッシュカウンタ131からカウントアップ信号が入力されると、ロウ毎にロウアドレスストローブ信号を出力してリフレッシュ動作を行う。リフレッシュカウンタ131は、DRAMのリフレッシュ動作を行うための所定の時間をカウントしており、所定時間毎にロウデコーダ130にカウントアップ信号を出力する。これにより、ロウデコーダ130によってリフレッシュ動作が行われる。カラムデコーダ132は、アドレスレジスタ120からバス121を介して入力されるカラムアドレス信号をデコードしてカラムアドレスデータを出力する。カラムアドレスデータにより、メモリアレイ140内におけるカラム選択が行われる。I/Oポート133は、コントローラ110からバス121を介して入力されるライトイネーブル信号WEに基づき、メモリアレイ140からのデータの読み出し、又は、メモリアレイ140へのデータの書き込みを行う。メモリアレイ140には多数のビットセルがあり、データの読み出し又は書き込みが行われるビットセルは、ロウアドレスデータとカラムアドレスデータによって指定される。データDQを書き込むときは、データDQは、データ入出力端子180Aからバス161、165を介してライトドライバ152に入力され、データストローブ信号は、データストローブ信号入出力端子180Bからバス164を介してライトドライバ152に入力される。そして、I/Oポート133は、ライトドライバ152からバス163を介して入力されるデータストローブ信号DQSの立ち上がりのタイミングで、データDQをメモリアレイ140に書き込む。I/Oポート133は、データを読み出すときは、メモリアレイ140から出力されるデータストローブ信号の立ち上がりのタイミングで、メモリアレイ140からデータを読み出す。メモリアレイ140から読み出されたデータDQとデータストローブ信号DQSは、バス160を介してリードドライバ150に入力される。そして、データDQは、バス161を介してデータ入出力端子180Aから出力され、データストローブ信号DQSは、バス162、164を介してデータストローブ信号入出力端子180Bから出力される。なお、メモリアレイ140からデータを読み出すときと、データを書き込むときには、センスアンプSenseAmplifier141で、データの増幅及び波形整形が行われる。メモリアレイ140は、アレイ状に配列された多数のビットセルを含む。各ビットセルは、ワードラインとビットラインの交点に配置され、ロウアドレスによって特定されるワードラインと、カラムアドレスによって特定されるビットラインとの交点にあるビットセルが指定される。図2には、1つのメモリアレイ140を示すが、メモリアレイ140は複数あってもよい。メモリアレイ140が複数ある場合は、メモリアレイ140の一つ一つをバンクと称して区別し、バンクアドレスを付与すればよい。そして、バンクアドレスを表すバンクアドレス信号をアドレスレジスタ120に入力するアドレス信号に含ませ、アドレスレジスタ120から出力されるバンクアドレス信号をバンクデコーダでデコードしたバンクデータをI/Oポート133に入力し、I/Oポート133でバンクの選択を行えばよい。この場合、バンクの数だけデータDQ及びデータストローブ信号DQSのビット数が増える。例えば、バンクの数が8個である場合は、ビットライン160~164を8本にするとともに、データ入出力端子180A及びデータストローブ信号入出力端子180Bで8ビットのデータを入出力できるようにすればよい。リードドライバ150には、DLL151が接続されている。DLL151は、チップセット3図1参照から入力される差動クロックに基づき、所定のタイミングのクロックをリードドライバ150に出力する。リードドライバ150は、メモリアレイ140から読み出されたデータDQとデータストローブ信号DQSの波形整形及び増幅を行い、DLL151から入力されるクロックに応じて、データDQとデータストローブ信号DQSを出力する。ライトドライバ152は、データ入出力端子180Aからバス161、165を介して入力されるデータDQと、データストローブ信号入出力端子180Bからバス164を介して入力されるデータストローブ信号の波形整形及び増幅を行い、I/Oポート133に出力する。バス160は、I/Oポート133とリードドライバ150を接続する。バス161は、リードドライバ150とデータ入出力端子180Aを接続する。バス162は、リードドライバ150とバス164を接続する。スイッチ部170Aは、リードドライバ150とデータ入出力端子180Aとの間でバス161に挿入されている。バス163は、I/Oポート133とライトドライバ152を接続する。バス164は、ライトドライバ152とデータストローブ信号入出力端子180Bを接続する。バス165は、バス161とライトドライバ152を接続する。スイッチ部170Bは、ライトドライバ152とデータストローブ信号入出力端子180Bとの間でバス164に挿入されている。スイッチ部170Aは、リードドライバ150とデータ入出力端子180Aとの間でバス161に挿入されており、ODTコントローラ102によってオン/オフの制御が行われる。スイッチ部170Aは、メモリ100の試験時にはオフ開放にされ、メモリ100の通常動作時にはオン閉成にされる。スイッチ部170Bは、ライトドライバ152とデータストローブ信号入出力端子180Bとの間でバス164に挿入されており、ODTコントローラ102によってオン/オフの制御が行われる。スイッチ部170Bは、メモリ100の試験時にはオフ開放にされ、メモリ100の通常動作時にはオン閉成にされる。データ入出力端子180Aは、メモリアレイ140に書き込むデータのメモリ100への入力と、メモリアレイ140から読み出したデータDQのメモリ100からの出力とを行う端子である。データ入出力端子180Aは、チップセット3図1に接続される。データストローブ信号入出力端子180Bは、メモリアレイ140にデータを書き込むときに必要なデータストローブ信号DQSのメモリ100への入力と、メモリアレイ140からデータDQを読み出すときにメモリアレイ140から出力されるデータストローブ信号DQSの出力とを行う端子である。データストローブ信号入出力端子180Bは、チップセット3図1に接続される。ODT回路190A、190Bは、それぞれ、バス161、164に接続される。ODT回路190Aは、スイッチ部1911~191nと抵抗器1921~192nを含む。ODT回路190Bは、スイッチ部1911~191mと抵抗器1921~192mを含む。ODT回路190Aのスイッチ部1911~191nと、ODT回路190Bのスイッチ部1911~191mとは、それぞれ、ODTコントローラ102によってオン/オフの制御が行われる。スイッチ部1911~191n、1911~191mとしては、例えば、ODTコントローラ102によってオン/オフが切り替えられるトランジスタを用いればよい。ODT回路190Aの抵抗器1921~192nと、ODT回路190Bの抵抗器1921~192mは、それぞれ、電源電圧VDDQ/2の電源に接続されて終端されている。ここで、コントローラ110、アドレスレジスタ120、ロウデコーダ130、リフレッシュカウンタ131、カラムデコーダ132、I/Oポート133、及びメモリアレイ140には、電源電圧VDDの電源が接続されている。また、リードドライバ150とライトドライバ152には、電源電圧VDDQの電源に接続されている。電源電圧VDDの電源と、電源電圧VDDQの電源とは、電源のラインが異なる。リードドライバ150とライトドライバ152に接続される電源と、ODT回路190A、190Bの抵抗器1921~192n、1921~192mに接続される電源は、同一の電源ラインに接続されている。また、nは2以上の自然数であり、ODT回路190Aに含まれるスイッチ部1911~191nと抵抗器1921~192nの個数を表す。また、mは2以上の自然数であり、ODT回路190Aに含まれるスイッチ部1911~191mと抵抗器1921~192mの個数を表す。nとmは同一の数であってもよいし、異なる数であってもよい。また、メモリアレイ140が複数設けられている場合は、メモリアレイ140の各バンクに対応するバス161、164に、それぞれ、ODT回路190A、190Bを接続し、スイッチ部1911~191nとスイッチ部1911~191mのオン/オフをODTコントローラ102で制御すればよい。例えば、メモリアレイ140のバンク数が8である場合は、8本のバス161の各々にODT回路190Aを1つずつ接続し、8本のバス164の各々にODT回路190Bを1つずつ接続し、すべてのスイッチ部1911~191n、1911~191mのオン/オフをODTコントローラ102で制御すればよい。次に、実施の形態1のメモリ100における温度試験とノイズマージン試験について説明する。ここで、一例として、バンク数が1であり、nが3であり、mが2であるとする。すなわち、ODT回路190Aは、スイッチ部1911、1912、1913と抵抗器1921、1922、1923を含み、ODT回路190Bは、スイッチ部1911、1912と抵抗器1921、1922を含むこととする。そして、一例として、ODT回路190A、190Bの抵抗器1921と1922の抵抗値は、それぞれ、50Ωと75Ωであり、ODT回路190Aの抵抗器1923の抵抗値は10Ωであることとする。このような場合には、メモリ100の通常動作時におけるバス161、164の終端抵抗を調整するために、ODT回路190A、190Bでは、抵抗値がそれぞれ50Ωと75Ωの抵抗器1921と1922のどちらかを用いればよい。抵抗器1921と1922のいずれを用いるかは、バス161、164のインピーダンスに応じて適宜予め選択して、ODTコントローラ102によってスイッチ部1911と1912のオン/オフが設定されるようにすればよい。また、ODT回路190A内の抵抗値が10Ωの抵抗器1923は、終端抵抗調整用の抵抗器1921と1922より抵抗値が低いので、抵抗器1921と1922よりも多くの電流が流れる。このため、発振器103から抵抗値の低い抵抗器1923にクロック状の電流を供給することにより、メモリアレイ140を効率よく加熱することができる。実施の形態1では、このようにODT回路190Aの抵抗器1923にクロック状の電流を供給してメモリアレイ140を加熱することにより、メモリ100の温度試験を行う。メモリアレイ140に試験用のデータを書き込み、スイッチ部170A、170Bをオフにしてメモリアレイ140をバス161、164から切り離してから、ODT回路190Aの抵抗器1923でメモリアレイ140を加熱すれば、加熱の前後のデータを比較することができる。なお、ここでは、抵抗器1923の抵抗値を10Ωに設定する形態について説明するが、抵抗器1923の抵抗値は10Ωに限られず、メモリアレイ140の温度試験を行う温度の設定値に応じて決定すればよい。また、ここでは、終端抵抗調整用の抵抗器1921と1922より抵抗値が低い抵抗器1923をODT回路190Aに設ける形態について説明するが、このような抵抗器1923を設ける代わりに、複数の抵抗器の抵抗器1921、1922を並列に接続することにより、温度試験用の低い抵抗値を実現してもよい。抵抗器1921、1922を並列に接続するには、スイッチ部1911、1912をともにオンにすればよい。また、実施の形態1では、メモリアレイ140に試験用のデータを書き込み、メモリアレイ140をバス161、164から切り離してから、発振器103からODT回路190Aにクロックを供給し、その後にメモリアレイ140からデータを読み出せば、メモリ100のノイズマージン試験を行うことができる。このようなノイズマージン試験のときは、ODT回路190A内のスイッチ部1911~1913のうちのいずれか1つだけをオンにして、抵抗器1921~1923のうちのいずれかにクロックを供給すればよい。例えば、メモリ100の動作周波数が100MHzの場合、コントローラ110に入力される差動クロックの周波数は100MHzである。このような場合に、発振器103で、200MHz又は300MHzのクロックを発振し、ノイズとしてODT回路190Aに入力する。ODT回路190Aの抵抗器1921~1923は、電源電圧VDDQ/2の電源に接続されており、この電源は、リードドライバ150とライトドライバ152の電源と共通である。スイッチ部170A、170Bをオフにしてメモリアレイ140をバス161、164から切り離した状態で、発振器103が発振するクロックをノイズとしてODT回路190Aに入力すれば、リードドライバ150とライトドライバ152の電源を通じて、メモリアレイ140のデータにノイズの影響が生じるか否かを確認できる。また、コントローラ110、アドレスレジスタ120、ロウデコーダ130、リフレッシュカウンタ131、カラムデコーダ132、I/Oポート133、及びメモリアレイ140の電源と、リードドライバ150とライトドライバ152の電源とは、電源のラインが異なる。しかしながら、両方の電源の大元は一緒である。このため、コントローラ110、アドレスレジスタ120、ロウデコーダ130、リフレッシュカウンタ131、カラムデコーダ132、I/Oポート133、及びメモリアレイ140の電源を通じてメモリアレイ140のデータにノイズの影響が生じるか否かを確認できる。実施の形態1のメモリ100では、上述のようにスイッチ部170A、170Bをオフにした状態で、ODT回路190Aに発振器103からメモリアレイ140の動作周波数とは異なる周波数のクロックをノイズとして入力することにより、ノイズマージン試験を行うことができる。メモリ100は、図1に示すようにPC1に組み込んだ後は、自己の動作周波数とは動作周波数が異なる機器例えば、CPU2、チップセット3等に接続される場合がある。このような場合には、自己とは動作周波数が異なる機器からノイズを受ける場合があるため、ノイズマージン試験において、メモリ100の動作周波数とは異なる周波数のクロックを用いることにより、動作確認を行っておけばよい。このため、ノイズマージン試験を行う際に、モードレジスタ111から入力される試験モード信号により、発振器103は、メモリ100の動作周波数とは異なる周波数のクロックを発振することとする。この場合に試験モード信号に基づいて発振器103が発振するクロックの周波数は、複数種類あってもよく、また、試験中にクロックの周波数を変動させるようにしてもよい。なお、ODT回路190Aの抵抗器1923を選択すれば、温度試験とノイズマージン試験を併合した試験を行うこともできる。以上より、実施の形態1のメモリ100において、温度試験とノイズマージン試験を行うには、スイッチ部104、170A、170B、ODT回路190A内のスイッチ部1911~1913、ODT回路190B内のスイッチ部1911、1912のオン/オフの設定は、図3に示す通りに行えばよい。このようなオン/オフの設定は、モード制御部101が出力するモード選択信号に基づいて、ODTコントローラ102によって行われる。図3は、通常モード、ノイズマージン試験モード、及び温度試験モードにおけるスイッチ部104、170A、170B、ODT回路190A内のスイッチ部1911~1913、ODT回路190B内のスイッチ部1911、1912のオン/オフの設定を示す図である。図3に示すように、通常モードでは、スイッチ部104をオフ、スイッチ部170A及び170Bをオン、ODT回路190A内のスイッチ部1911又は1912をオン、ODT回路190B内のスイッチ部1911又は1912をオンにすればよい。これにより、発振器103はバス161から切り離され、データ入出力端子180Aとデータストローブ信号入出力端子180Bはメモリアレイ140に接続される。このため、メモリ100は、メモリアレイ140からのデータの読み出し、及び、メモリアレイ140へのデータの書き込みを行うことができる。また、ノイズマージン試験モードでは、図3に示すように、スイッチ部104をオン、スイッチ部170A及び170Bをオフ、ODT回路190A内のスイッチ部1911、1912、又は1913をオン、ODT回路190B内のスイッチ部1911又は1912をオンにすればよい。これにより、発振器103はバス161を介してODT回路190Aに接続され、メモリアレイ140は、ODT回路190A、バス161、164から切り離される。このため、メモリアレイ140をODT回路190A、バス161、164から切り離した状態で、ODA回路190Aの抵抗器1921、1922、又は1923のいずれかに発振器103からノイズマージン試験用のクロックを供給することにより、メモリ100のノイズマージン試験を行うことができる。また、温度試験モードでは、図3に示すように、スイッチ部104をオン、スイッチ部170A及び170Bをオフ、ODT回路190A内のスイッチ部1913をオン、ODT回路190B内のスイッチ部1911又は1912をオンにすればよい。これにより、発振器103はバス161を介してODT回路190Aに接続され、メモリアレイ140は、ODT回路190A、バス161、164から切り離される。このため、メモリアレイ140をODT回路190A、バス161、164から切り離した状態で、ODA回路190Aの抵抗器1923に発振器103から温度試験用のクロックを供給することにより、メモリ100の温度試験を行うことができる。温度試験を行う際のメモリ100の温度は、ODT回路190A内の抵抗器1923の抵抗値、及びクロックの出力等に基づいて設定すればよい。この場合に、ODT回路190Aに試験用の抵抗器1923を複数設けることにより、数種類の温度における温度試験を実行するようにしてもよい。次に、図4を用いて、実施の形態1のメモリ100の試験の手順について説明する。図4は、実施の形態1のメモリ100の試験の手順を示す図である。メモリ100のノイズマージン試験又は温度試験を行う際には、まず、メモリアレイ140に試験用のデータ以下、試験データを書き込むステップS1。ステップS1の処理は、CPU2図1参照がチップセット3を介してメモリ100にアクセスし、試験データを書き込むことによって実行される。なお、試験データは、例えば、予めハードディスク9図1参照に格納しておけばよい。次に、試験モードに設定すべく、ODTコントローラ102が、モード制御部101から入力されるモード選択信号に基づいて、図3の試験モードのように各スイッチ部のオン/オフを設定するステップS2。具体的には、ノイズマージン試験モードでは、スイッチ部104はオン、スイッチ部170A及び170Bはオフ、ODT回路190A内のスイッチ部1911、1912、又は1913はオン、ODT回路190B内のスイッチ部1911又は1912はオンに設定される。また、温度試験モードでは、スイッチ部104はオン、スイッチ部170A及び170Bはオフ、ODT回路190A内のスイッチ部1913はオンに設定される。なお、実施の形態1のメモリ100の温度試験では、ODT回路190Bは利用されないため、ODT回路190B内のスイッチ部1911、1912はオンでもオフでもどちらでも構わない。次に、ノイズマージン試験又は温度試験を実行するステップS3。ノイズマージン試験と温度試験は、コントローラ110内のモードレジスタ111から試験モード信号が入力された発振器103が、試験モード信号によって特定される周波数のクロック信号を発振することによって行われる。ノイズマージン試験モードの場合は、発振器103は、モードレジスタ111から入力される試験モード信号により、メモリ100の動作周波数とは異なる周波数のクロックを発振し、ステップS2でオンにされたODT回路190A内のスイッチ部1911、1912、又は1913に供給する。また、温度試験モードの場合は、発振器103は、モードレジスタ111から入力される試験モード信号により、温度試験用のクロックを発振し、ステップS2でオンにされたODA回路190Aの抵抗器1923に供給する。最後に、CPU2図1参照を通じて、メモリアレイ140から試験データを読み出し、試験前にメモリアレイ140に書き込んだ試験データと照合するステップS4。試験前に書き込んだ試験データと、試験後に読み出したデータとが一致するかどうかを確認することにより、実施の形態1のメモリ100における試験は終了する。なお、試験の前後でデータが一致しないビットセルが見付かった場合は、メモリ100を交換等すればよい。上述のように、実施の形態1のメモリ100によれば、メモリ100のODT回路190Aを利用して、ノイズマージン試験と温度試験を行うことができる。以上、実施の形態1のメモリ100によれば、スイッチ170A、170Bをオフにした状態で、発振器103からメモリ100の動作周波数と異なる周波数のクロックをODT回路190Aに入力することにより、容易にノイズマージン試験を行うことができる。従来は、半導体記憶装置を回路基板に実装した状態では、動作周波数以外の周波数のクロックを半導体記憶装置に印加できず、ノイズマージン試験を行うことが困難であったが、実施の形態1のメモリ100によれば、PC1に実装した状態で、上述のように容易にノイズマージン試験を行うことができる。また、発振器103が発振するクロックの周波数を設定することにより、様々な周波数のクロックをODT回路190Aに供給できるので、様々な周波数帯でノイズマージン試験を行うことができる。また、以上では、実施の形態1のメモリ100をPC1内に実装した状態で試験を行う形態について説明したが、メモリ100のデータの書き込み及び読み出しを行えるLSIテスタに接続した状態で、ノイズマージン試験又は温度試験を行ってもよい。このような場合は、メモリ100の試験をPC1に実装する前の状態メモリ100単独の状態で行うことができる。このため、例えば、メモリ100の出荷前のノイズマージン試験又は温度試験をODT回路190Aを利用して容易に行うことができる。従来は、半導体記憶装置単独でノイズマージン試験を行うには、電源電圧を変える又は変動させる必要があったが、実施の形態1のメモリ100によれば、上述のように、単独でも容易にノイズマージ試験を行うことができる。また、従来は、高温槽に入れないと温度試験ができなかったが、実施の形態1のメモリ100によれば、高温槽を用いることなく温度試験を行うことができる。以上のように、実施の形態1によれば、容易にノイズマージン試験と温度試験を行うことができるメモリ100を提供することができる。なお、以上では、試験時にODT回路190Aに発振器103からクロックを供給する場合に、スイッチ170A及び170Bの両方をオフにしたが、ODT回路190Aに接続されていないスイッチ部170Bについては、オンにしておいてもよい。また、以上では、試験時にODT回路190Aだけに発振器103からクロックを供給したが、ODT回路190Bにも発振器103からクロックを供給してもよい。また、ODT回路190Aの代わりにODT回路190Bに発振器103からクロックを供給してもよい。<実施の形態2>図5は、実施の形態2のメモリ200の構成を示すブロック図である。メモリ200は、半導体記憶装置の一例であり、ここでは、一例としてメモリ200がDRAMである形態について説明する。メモリ200は、モード制御部101、ODTOnDieTerminationコントローラ102、スイッチ部104、コントローラ110、モードレジスタ111、アドレスレジスタ120、及びバス121を含む。メモリ200は、さらに、ロウデコーダ130、リフレッシュカウンタ131、カラムデコーダ132、I/OInputOutputポート133、メモリアレイ140、リードドライバ150、DLLDelayLockedLoop151、及びライトドライバ152を含む。メモリ200は、さらに、バス160、161、162、163、164、165、スイッチ部170A、170B、データ入出力端子180A、データストローブ信号入出力端子180B、及びODT回路190A、190Bを含む。このような実施の形態2のメモリ200における実施の形態1のメモリ100との相違点は、主に以下の点である。メモリ200は、実施の形態1のメモリ100のように発振器103を内蔵しない。試験時には、チップセット3図1参照のコネクタをデータ入出力端子180Aから取り外し、データ入出力端子180Aにメモリ200の外部にある発振器203を接続する。発振器203にはPC1から試験モード信号が直接的に入力され、発振器203は、PC1によって直接的に制御され、ノイズマージン試験用のクロックと、温度試験用のクロックを発振する。なお、ノイズマージン試験用のクロック及び温度試験用のクロックは、実施の形態1におけるノイズマージン試験用のクロック及び温度試験用のクロックとそれぞれ同様である。試験後にメモリアレイ140のデータを読み出すときには、データ入出力端子180Aから発振器203を取り外してチップセット3図1参照のコネクタを取り付け、CPU2を通じてデータを読み出す。その他の構成は、実施の形態1のメモリ100と同様であるため、以下では、実施の形態2のメモリ200の試験の手順について、実施の形態1における試験の手順との相違点を中心に説明する。図6は、実施の形態2のメモリ200の試験の手順を示す図である。メモリ200のノイズマージン試験又は温度試験を行う際には、まず、メモリアレイ140に試験用のデータ以下、試験データを書き込むステップS21。このステップS21の処理は、実施の形態1におけるステップS1の処理と同様である。次に、チップセット3図1参照のコネクタをデータ入出力端子180Aから取り外し、データ入出力端子180Aにメモリ200の外部にある発振器203を接続する。そして、メモリ200を試験モードに設定すべく、ODTコントローラ102が、モード制御部101から入力されるモード選択信号に基づいて、図3の試験モードのように各スイッチ部のオン/オフを設定するステップS22。このステップS22の処理は、実施の形態1におけるステップS2の処理と同様である。次に、ノイズマージン試験又は温度試験を実行するステップS23。ノイズマージン試験と温度試験は、PC1から試験モード信号が入力された発振器203が、試験モード信号によって特定される周波数のクロック信号を発振することによって行われる。ノイズマージン試験モードの場合は、発振器203は、モードレジスタ111から入力される試験モード信号により、メモリ200の動作周波数とは異なる周波数のクロックを発振し、ステップS2でオンにされたODT回路190A内のスイッチ部1911、1912、又は1913に供給する。また、温度試験モードの場合は、発振器203は、モードレジスタ111から入力される試験モード信号により、温度試験用のクロックを発振し、ステップS2でオンにされたODA回路190Aの抵抗器1923に供給する。最後に、発振器203をデータ入出力端子180Aから取り外し、チップセット3図1参照のコネクタをデータ入出力端子180A及びデータストローブ信号入出力端子180Bに接続する。そして、CPU2図1参照を通じて、メモリアレイ140から試験データを読み出し、試験前にメモリアレイ140に書き込んだ試験データと照合するステップS24。以上で、実施の形態2のメモリ200における試験が終了する。上述のように、実施の形態2のメモリ200によれば、メモリ200のODT回路190Aを利用して、ノイズマージン試験と温度試験を行うことができる。従来は、CPU2等とともにPC1に実装しないとノイズマージン試験を行うことができなかったが、実施の形態2のメモリ200によれば、単独でノイズマージン試験を行うことができる。また、発振器203が発振するクロックの周波数を設定することにより、様々な周波数のクロックをODT回路190Aに供給できるので、様々なノイズマージン試験を行うことができる。また、従来は、高温槽に入れないと温度試験ができなかったが、実施の形態2のメモリ200によれば、高温槽を用いることなく温度試験を行うことができる。以上のように、実施の形態2によれば、容易にノイズマージン試験と温度試験を行うことができるメモリ200を提供することができる。以上、実施の形態2のメモリ200によれば、スイッチ170A、170Bをオフにした状態で、発振器103からメモリ200の動作周波数と異なる周波数のクロックをODT回路190Aに入力することにより、容易にノイズマージン試験を行うことができる。従来は、半導体記憶装置を回路基板に実装した状態では、動作周波数以外の周波数のクロックを半導体記憶装置に印加できず、ノイズマージン試験を行うことが困難であったが、実施の形態2のメモリ200によれば、PC1に実装した状態で、上述のように容易にノイズマージン試験を行うことができる。また、発振器103が発振するクロックの周波数を設定することにより、様々な周波数のクロックをODT回路190Aに供給できるので、様々な周波数帯でノイズマージン試験を行うことができる。また、以上では、実施の形態2のメモリ200をPC1内に実装した状態で試験を行う形態について説明したが、メモリ200のデータの書き込み及び読み出しを行えるLSIテスタに接続した状態で、ノイズマージン試験又は温度試験を行ってもよい。このような場合は、メモリ200の試験をPC1に実装する前の状態メモリ200単独の状態で行うことができる。このため、例えば、メモリ200の出荷前のノイズマージン試験又は温度試験をODT回路190Aを利用して容易に行うことができる。従来は、半導体記憶装置単独でノイズマージン試験を行うには、電源電圧を変える又は変動させる必要があったが、実施の形態2のメモリ200によれば、上述のように、単独でも容易にノイズマージ試験を行うことができる。また、従来は、高温槽に入れないと温度試験ができなかったが、実施の形態2のメモリ200によれば、高温槽を用いることなく温度試験を行うことができる。以上のように、実施の形態2によれば、容易にノイズマージン試験と温度試験を行うことができるメモリ200を提供することができる。また、実施の形態2のメモリ200は、発振器203を内蔵しないので、実施の形態1のメモリ100よりも構成を簡易にすることができる。なお、以上では、発振器203にPC1を接続し、PC1から試験モード信号を発振器203に入力する形態について説明したが、発振器203に試験モード信号を入力する装置は、発振器203のクロックの周波数を調整できる装置であれば、PC1に限られない。また、PC1とは別のPC又はサーバ等を用いて発振器203に試験モード信号を入力してもよい。また、発振器203自体がクロックの周波数を調整する機能を有していれば、PC1を接続する必要はない。なお、実施の形態1、2では、メモリ100、200がDRAMの場合について説明したが、メモリ100、200は、SRAMStaticRandomAccessMemory、又はフラッシュメモリ等のDRAM以外のメモリであってもよい。以上、本発明の例示的な実施の形態の半導体記憶装置、及び、半導体記憶装置を含む情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。以上の実施の形態に関し、さらに以下の付記を開示する。付記1データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるODT回路と、前記メモリブロックと前記ODT回路との間で前記バスに挿入されるスイッチ部と、前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と、前記ODT回路に接続される発振器とを含み、前記メモリブロックの試験時に、前記発振器から前記ODT回路に試験用の信号が供給される、半導体記憶装置。付記2データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるODT回路と、前記メモリブロックと前記ODT回路との間で前記バスに挿入されるスイッチ部と、前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部とを含み、前記メモリブロックの試験時に、前記入出力端子に接続される発振器から前記ODT回路に試験用の信号が供給される、半導体記憶装置。付記3前記ODT回路と前記発振器との間に挿入される第2スイッチ部をさらに含み、前記モード制御部は、前記メモリブロックの通常動作時には前記第2スイッチ部をオフにし、前記メモリブロックの試験時には前記第2スイッチ部をオンにする、付記1記載の半導体記憶装置。付記4前記モード制御部は、前記メモリブロックの試験時に、前記ODT回路内のスイッチ部を切り替えることにより、前記ODT回路の抵抗値を試験用の抵抗値に設定する、付記1乃至3のいずれか一項記載の半導体記憶装置。付記5前記メモリブロックの試験は温度試験であり、前記試験用の抵抗値は、前記メモリブロックの通常動作時における前記ODT回路の抵抗値よりも低い抵抗値である、付記4記載の半導体記憶装置。付記6前記ODT回路は、前記メモリブロックの通常動作時に使用する抵抗器よりも抵抗値の低い試験用の抵抗器を含み、前記モード制御部は、前記メモリブロックの試験時に、前記ODT回路のスイッチ部を切り替えて前記試験用の抵抗器を選択することにより、前記ODT回路の抵抗値を試験用の抵抗値に設定する、付記4記載の半導体記憶装置。付記7前記メモリブロックの試験はノイズマージン試験であり、前記発振器は、前記メモリブロックのノイズマージン試験時に、前記メモリブロックの動作周波数とは異なる周波数の信号を発振する、付記1乃至6のいずれか一項記載の半導体記憶装置。付記8付記1乃至7のいずれか一項記載の半導体記憶装置と、前記半導体記憶装置に接続され、前記半導体記憶装置へのデータの書き込み、又は、前記半導体記憶装置からのデータの読み出しを行う演算処理装置とを含む情報処理装置。