半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える撮像素子。前記半導体基板の前記周辺回路部の、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜をさらに備える請求項1に記載の撮像素子。半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜とを備える撮像素子。前記正の固定電荷を有する膜は、プラズマ酸化膜である請求項3に記載の撮像素子。前記半導体基板は、N型である請求項3に記載の撮像素子。前記半導体基板は、P型である請求項3に記載の撮像素子。半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域とを備える撮像素子。前記N型領域の形成の際に、成膜された前記N型領域の裏面側に絶縁膜が成膜される請求項7に記載の撮像素子。成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンがさらに成膜され、エッチングが行われた後、前記レジストパターンが剥離される請求項8に記載の撮像素子。前記半導体基板は、N型である請求項7に記載の撮像素子。前記半導体基板は、P型である請求項7に記載の撮像素子。半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域とを備える撮像素子。前記半導体基板は、N型である請求項12に記載の撮像素子。前記半導体基板は、P型である請求項12に記載の撮像素子。半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置。半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置。半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置。半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置。半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造する製造部と、前記製造部により製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜する固定電荷膜形成部と、前記固定電荷膜形成部により成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜する絶縁膜形成部と、前記絶縁膜形成部により成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜するレジストパターン形成部と、前記レジストパターン形成部により前記レジストパターン成膜後、エッチングを行うエッチング部と、前記エッチング部によるエッチング後、前記レジストパターンを剥離するレジストパターン剥離部とを備える製造装置。製造装置の製造方法であって、製造部が、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造し、固定電荷膜形成部が、製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜し、絶縁膜形成部が、成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜し、レジストパターン形成部が、成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜し、エッチング部が、前記レジストパターン成膜後、エッチングを行い、レジストパターン剥離部が、前記エッチング後、前記レジストパターンを剥離する製造方法。しかしながら、その場合、パターンニングのために膜表面に形成するレジストマスクの形成や、そのレジストマスクの剥離の際に、表面加工が必要になり、画素部に形成される負の固定電荷を有する膜の特性に影響を及ぼしてしまう恐れがあった。本開示は、このような状況に鑑みてなされたものであり、画素特性を向上させるとともにスタンバイリーク電流を抑制することができるようにすることを目的とする。本開示の一側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える撮像素子である。前記半導体基板の前記周辺回路部の、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜をさらに備えることができる。本開示の他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜とを備える撮像素子である。前記正の固定電荷を有する膜は、プラズマ酸化膜であるようにすることができる。前記半導体基板は、N型であるようにすることができる。前記半導体基板は、P型であるようにすることができる。本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域とを備える撮像素子である。前記N型領域の形成の際に、成膜された前記N型領域の裏面側に絶縁膜が成膜されるようにすることができる。成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンがさらに成膜され、エッチングが行われた後、前記レジストパターンが剥離されるようにすることができる。前記半導体基板は、N型であるようにすることができる。前記半導体基板は、P型であるようにすることができる。本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域とを備える撮像素子である。前記半導体基板は、N型であるようにすることができる。前記半導体基板は、P型であるようにすることができる。本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置である。本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置である。本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置である。本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置である。本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造する製造部と、前記製造部により製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜する固定電荷膜形成部と、前記固定電荷膜形成部により成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜する絶縁膜形成部と、前記絶縁膜形成部により成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜するレジストパターン形成部と、前記レジストパターン形成部により前記レジストパターン成膜後、エッチングを行うエッチング部と、前記エッチング部によるエッチング後、前記レジストパターンを剥離するレジストパターン剥離部とを備える製造装置である。本開示のさらに他の側面は、また、製造装置の製造方法であって、製造部が、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造し、固定電荷膜形成部が、製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜し、絶縁膜形成部が、成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜し、レジストパターン形成部が、成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜し、エッチング部が、前記レジストパターン成膜後、エッチングを行い、レジストパターン剥離部が、前記エッチング後、前記レジストパターンを剥離する製造方法である。本開示の一側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間から周辺回路部と画素部との境界近傍までN型の濃度が濃いN型領域が形成される。本開示の他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に形成されるN型の濃度が濃いN型領域と、N型領域と負の固定電荷を有する膜との間に、正の固定電荷を有する膜が形成される。本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の画素部との境界近傍以外の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に、N型の濃度が濃いN型領域が形成される。本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の画素部との境界近傍以外の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に、N型の濃度が濃いN型領域が形成され、さらに、周辺回路部の画素部との境界近傍に、半導体基板を周辺回路部側と画素部側とに絶縁する絶縁領域が形成される。本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部に、P型ウェルと裏面界面との間から周辺回路部と画素部との境界近傍までN型の濃度が濃いN型領域が形成され、さらに、被写体の光が光電変換されて得られた被写体の画像の画像信号が画像処理される。本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に、N型の濃度が濃いN型領域が形成され、N型領域と負の固定電荷を有する膜との間に、正の固定電荷を有する膜が形成され、さらに、被写体の光が光電変換されて得られた被写体の画像の画像信号が画像処理される。本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の画素部との境界近傍以外の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に、N型の濃度が濃いN型領域が形成され、さらに、被写体の光が光電変換されて得られた被写体の画像の画像信号が画像処理される。本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の画素部との境界近傍以外の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間にN型の濃度が濃いN型領域が形成され、周辺回路部の画素部との境界近傍に、半導体基板を周辺回路部側と画素部側とに絶縁する絶縁領域が形成され、さらに、被写体の光が光電変換されて得られた被写体の画像の画像信号が画像処理される。本開示のさらに他の側面においては、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、半導体基板および配線層の構成が製造され、製造された半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜が成膜され、成膜された負の固定電荷を有する膜の裏面側に、絶縁膜が成膜され、成膜された絶縁膜の裏面側に、周辺回路部の画素部との境界近傍の、負の固定電荷を有する膜と絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンが成膜され、レジストパターン成膜後、エッチングが行われ、そのエッチング後、レジストパターンが剥離される。本開示によれば、入射光を光電変換することができる。特に、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。以下、本技術を実施するための形態以下実施の形態とするについて説明する。なお、説明は以下の順序で行う。1.第1の実施の形態N型基板を用いた裏面照射型のCMOSイメージセンサ2.第2の実施の形態P型基板を用いた裏面照射型のCMOSイメージセンサ3.第3の実施の形態撮像装置<1.第1の実施の形態>[N型基板を用いた裏面照射型のCMOSイメージセンサの例]図1に示されるCMOSComplementaryMetalOxideSemiconductorイメージセンサ10は、従来のN型の半導体基板N型基板を用いた裏面照射型のCMOSイメージセンサである。図1においては、CMOSイメージセンサ10の、画素部21と周辺回路部22との境界近傍の、半導体基板11と配線層12の断面の構成が示されている。図中上側が表面で、図中下側が裏面である。裏面照射型のCMOSイメージセンサ10には、裏面側図中下側から光が入射する。N型の半導体基板11Nsubには、画素部21に、P型の画素ウェル31が形成され、周辺回路部22には、P型ウェル32が形成される。半導体基板11と配線層12の間には、素子分離領域34が形成される。また、画素特性を向上させるために、半導体基板11の裏面界面上に、負の固定電荷を有する膜35が形成される。この負の固定電荷を有する膜35によって、裏面のシリコンSi界面にP型の反転層36が形成される。また、配線層12には、半導体基板11の構成と電気的に接続される配線が形成される。図1においては、その配線を電極端子37として表している。このような構成のCMOSイメージセンサ10では、反転層36P型領域があるために、周辺回路部22のP型ウェル32にバイアスが印加されると、リーク電流Leakagecurrentが生じる恐れがある。このリーク電流を抑制するために、半導体基板11の周辺回路部22の、裏面界面側にN型の濃度が濃いN型領域33が形成される。しかしながら、そのN型領域33にはバイアスが印加されるために、反転層36とそのN型領域33との間にPN接合リーク電流が発生する恐れがあった。さらに、そのリーク電流がP型の反転層36を通じて周辺回路部22側から画素部21側へ流れ、スタンバイリーク電流となる恐れがあった。そのため、特許文献1においては、図2に示されるように、負の固定電荷を有する膜35の、周辺回路部22の部分51を除去する方法が提案された。しかしながら、この方法の場合、負の固定電荷を有する膜35の周辺回路部22の部分51を剥離する際に、レジストマスクを形成したり剥離したりする等、その表面加工を行う工程が必要であった。また、負の固定電荷を有する膜35の固定電荷の特性は表面の状態に依存するので、そのような表面加工により、負の固定電荷を有する膜35の、画素部21の部分における負電荷形成の特性に影響を及ぼす恐れがあった。そして、その影響により、画素特性が低下する恐れがあった。そこで、本開示においては、画素特性を向上させるとともにスタンバイリーク電流を抑制する方法について説明する。[方法1:リーク量低減]スタンバイリーク電流を抑制するためには、周辺回路部から画素部に流れるリーク量を低減させればよい。図3は、本技術を適用したCMOSイメージセンサの主な構成例を説明する図である。図3に示されるCMOSイメージセンサ100は、N型基板を用いた裏面照射型のCMOSイメージセンサである。図3において、CMOSイメージセンサ100の、画素が形成される画素部121と、周辺回路が形成される周辺回路部122との境界近傍の、半導体基板111と配線層112の断面の構成が示されている。図中上側が表面で、図中下側が裏面である。裏面照射型のCMOSイメージセンサ100には、裏面側図中下側から光が入射する。CMOSイメージセンサ100の構成は、基本的に図1のCMOSイメージセンサ10の構成と同様である。すなわち、半導体基板111の画素部121には、画素ウェル31と同様のP型の画素ウェル131が形成され、周辺回路部122には、P型ウェル32と同様のP型ウェル132と、N型領域33と同様の、N型の濃度が濃いN型領域133が形成される。半導体基板111と配線層112の間には、素子分離領域134が形成される。また、配線層112には、半導体基板111の構成と電気的に接続される配線が形成される。図3においては、その配線を電極端子137として表している。また、画素特性を向上させるために、半導体基板111の裏面界面上に、負の固定電荷を有する膜35と同様の、負の固定電荷を有する膜135が形成される。ただし、このCMOSイメージセンサ100の場合、P型ウェル132と負の固定電荷を有する膜135との間に形成されるN型領域133が、そのP型ウェル132の部分だけでなく、画素部121との境界近傍境界部分151まで形成されている。つまり、CMOSイメージセンサ100は、リークパスとなる負の固定電荷を有する膜35により生じるP型の反転層領域をN型領域133によって狭め、画素ウェル131とN型領域133とが通常のPNジャンクションが形成され、N型領域133が反転層と接合しないように構成されている。このようにすることにより、CMOSイメージセンサ100は、N型領域133と反転層との間のPN接合リーク電流の発生を抑制するリーク量を低減させることができる。つまり、CMOSイメージセンサ100は、周辺回路部122の、負の固定電荷を有する膜135を残したまま、スタンバイリーク電流の発生を抑制することができる。したがって、CMOSイメージセンサ100は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。[方法2:リーク源の低減]また、スタンバイリーク電流を抑制するために、周辺回路上には反転層P型領域の濃度を下げることでN型領域133とのPN接合リークを低減するようにしてもよい。図4は、本技術を適用したCMOSイメージセンサの他の構成例を説明する図である。図4に示される例の場合、CMOSイメージセンサ100の半導体基板111の周辺回路上に、正の固定電荷を有する膜161が形成されている。つまり、裏面界面に負の固定電荷を有する膜135を形成する前に、周辺回路部122にのみ正の固定電荷を有する膜161をバッファ膜として形成する。その後、負の固定電荷を有する膜135を形成することにより、負の固定電荷を有する膜135と裏面界面との間に正の固定電荷を有する膜161が形成されることになる。このようにすることで、負の固定電荷を有する膜135と裏面界面との間の電界が弱くなり裏面界面のP型領域反転層の正孔濃度を下げることができる。その結果、CMOSイメージセンサ100は、反転層とN型領域133との間のPN接合リーク電流を低減させることができる。正の固定電荷を有する膜161の固定電荷量は、その材質膜種と膜厚に依存する。つまり、膜種と膜圧は、負の固定電荷による裏面界面のシリコン表面との間の電界を弱められるように決定すれば良い。例えば、400°C以下の低温で成膜されるプラズマ酸化膜を正の固定電荷を有する膜161としてもよい。このような強い正の固定電荷を有する膜161が周辺回路部122のみに形成されることにより、その裏面界面がN型になり、N型領域133と、負の固定電荷を有する膜135による裏面界面のP型領域との間の接合そのものがなくなる。したがって、CMOSイメージセンサ100は、N型領域133と反転層との間のPN接合リーク電流の発生を抑制するリーク量を低減させることができる。つまり、CMOSイメージセンサ100は、この場合も、周辺回路部122の、負の固定電荷を有する膜135を残したまま、スタンバイリーク電流の発生を抑制することができる。したがって、CMOSイメージセンサ100は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。[方法3:リークパス除去]また、スタンバイリーク電流を抑制するために、裏面界面に形成されたP型領域反転層とその上部のN型領域133との間に形成されるPN接合が形成されたとしてもリーク電流が流れるリークパスを形成しないようにしてもよい。図5は、本技術を適用したCMOSイメージセンサの、さらに他の構成例を説明する図である。図5に示される例の場合、周辺回路部122の、画素部121との境界近傍の部分境界部分171のみ、負の固定電荷を有する膜135が除去されている。つまり、この場合のCMOSイメージセンサ100は、境界部分171において、半導体基板111の裏面界面にP型領域反転層が形成されないようになされている。したがって、周辺回路部122のPN接合から画素部121へ流れるリークパスが形成されないので、CMOSイメージセンサ100は、画素部121に流れ込むスタンバイリーク電流の発生を抑制することができる。なお、このような、負の固定電荷を有する膜135の、境界部分171の除去を、半導体基板111のパッド部分図示せずを開口するための工程において行うようにする。その場合、後述するように、成膜された負の固定電荷を有する膜135の表面裏面側に絶縁膜が形成され、負の固定電荷を有する膜135の表面が保護される。したがって、CMOSイメージセンサ100は、工程数を増大させずに製造することができ、かつ、画素特性を向上させることができる。したがって、CMOSイメージセンサ100は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。[方法3:製造]このようなCMOSイメージセンサ100の製造方法について説明する。図6にその概要を示す。CMOSイメージセンサ100の製造工程において、半導体基板111の裏面界面に負の固定電荷を有する膜135を成膜した後、図6Aに示されるように、その成膜された負の固定電荷を有する膜135の裏面側に、例えばSiO2等の絶縁膜181を成膜する。さらに、その成膜された絶縁膜181の裏面側に、周辺回路部122の画素部121との境界近傍境界部分183の、負の固定電荷を有する膜135と絶縁膜181を除去するようなパターンのレジスト膜であるレジストパターン182を成膜する。つまり、レジストパターン182は、境界部分183が開口している。次に、図6Bに示されるように、レジストパターン182をマスクとして、ドライエッチング若しくはウェットエッチング等任意の手法により、境界部分183の絶縁膜181および負の固定電荷を有する膜135を除去する。その後、レジストパターン182を剥離する。図7は、本技術を適用した製造装置の主な構成例を示すブロック図である。図7に示される製造装置200は、図5のCMOSイメージセンサ100を製造する装置である。図7に示されるように、製造装置200は、制御部201、裏面照射型イメージセンサ製造部211、固定電荷膜形成部212、絶縁膜形成部213、レジストパターン形成部214、エッチング部215、およびレジスト剥離部216を有する。制御部201は、例えば、CPUCentralProcessingUnit、ROMReadOnlyMemory、およびRAMRandomAccessMemory等を有し、その他の各部を制御し、CMOSイメージセンサ100の製造に関する処理を行う。例えば、制御部201のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、CPUは、記憶部223からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行する上において必要なデータなども適宜記憶される。裏面照射型イメージセンサ製造部211は、制御部201により制御され、裏面照射型のCMOSイメージセンサ100の半導体基板111および配線層112の部分を製造する。固定電荷膜形成部212は、制御部201により制御され、裏面照射型イメージセンサ製造部211において製造されたCMOSイメージセンサ100の半導体基板111の裏面界面に、負の固定電荷を有する膜135を形成する。絶縁膜形成部213は、制御部201により制御され、固定電荷膜形成部212により形成された負の固定電荷を有する膜135の表面裏面側に、絶縁膜181を形成する。レジストパターン形成部214は、制御部201により制御され、絶縁膜形成部213により形成された絶縁膜181の表面裏面側に、レジストパターン182を形成する。エッチング部215は、制御部201により制御され、レジストパターン形成部214によりレジストパターン182が形成されたCMOSイメージセンサ100の裏面側からドライエッチング若しくはウェットエッチングを行う。これにより、境界部分183の、負の固定電荷を有する膜135および絶縁膜181が除去される。レジスト剥離部216は、制御部201により制御され、エッチング部215により、境界部分183の、負の固定電荷を有する膜135および絶縁膜181が除去されたCMOSイメージセンサ100から、レジストパターン182を剥離する。制御部201には、キーボード、マウス、タッチパネルなどよりなる入力部221が接続されている。制御部201にはまた、CRTCathodeRayTubeディスプレイやLCDLiquidCrystalDisplay等のディスプレイ、並びにスピーカなどよりなる出力部222も接続されている。制御部201にはさらに、フラッシュメモリ等SSDSolidStateDriveやハードディスクなどよりなる記憶部223も接続されている。制御部201にはまた、有線LANLocalAreaNetworkや無線LANのインタフェースやモデムなどよりなる通信部224も接続されている。通信部224は、インターネットを含むネットワークを介しての通信処理を行う。制御部201にはさらに、必要に応じてドライブ225が接続され、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア231がそのドライブ225に適宜装着される。そして、そのドライブ225を介してリムーバブルメディア231から読み出されたコンピュータプログラムが、必要に応じて記憶部223にインストールされる。図8のフローチャートを参照して、このような制御部201により実行される、図5のCMOSイメージセンサ100を製造する製造処理の流れの例を説明する。製造処理が開始されると、ステップS101において、制御部201は、裏面照射型イメージセンサ製造部211を制御し、CMOSイメージセンサ100の半導体基板111および配線層112の構成を製造させる。ステップS102において、制御部201は、固定電荷膜形成部212を制御し、ステップS101において製造されたCMOSイメージセンサ100の半導体基板111の裏面界面に、負の固定電荷を有する膜135を形成させる。ステップS103において、制御部201は、絶縁膜形成部213を制御し、ステップS102において形成された負の固定電荷を有する膜135の表面に、絶縁膜181を形成させる。ステップS104において、制御部201は、レジストパターン形成部214を制御し、ステップS103において形成された絶縁膜181の表面に、レジストパターン182を形成させる。ステップS105において、制御部201は、エッチング部215を制御し、ステップS104の処理によりレジストパターン182が形成されたCMOSイメージセンサ100の裏面側からエッチングを行い、境界部分183の、負の固定電荷を有する膜135および絶縁膜181を除去させる。ステップS106において、制御部201は、レジスト剥離部216を制御し、ステップS105の処理により境界部分183の、負の固定電荷を有する膜135および絶縁膜181が除去されたCMOSイメージセンサ100から、レジストパターン182を剥離させる。レジストパターン182を剥離すると、制御部201は、製造処理を終了する。その後、カラーフィルタやオンチップレンズ等が形成され、CMOSイメージセンサ100が製造される。このようにすることにより、製造装置200は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができるCMOSイメージセンサ100を製造することができる。[方法4:リークパス絶縁]裏面界面に形成されたP型領域反転層とその上部のN型領域133との間に形成されるPN接合が形成されたとしてもリーク電流が流れるリークパスを形成しないようにする他の方法について説明する。図9は、本技術を適用したCMOSイメージセンサの、さらに他の構成例を説明する図である。図9に示される例の場合、周辺回路部122の、画素部121との境界近傍に、絶縁領域251が形成されている。この絶縁領域251は、例えば、SiO2等の絶縁物よりなり、半導体基板111を画素部121側と周辺回路部122側とに絶縁する。つまり、CMOSイメージセンサ100は、裏面界面のP型領域反転層が画素との間で絶縁領域251によって絶縁されているため、周辺回路上にPN接合が形成されても、そこで発生したリーク電流が画素部121に流れ込むのを防ぐことができる。したがって、CMOSイメージセンサ100は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。さらに、画素部121と周辺回路部122との間を物理的に絶縁することになるため、電気的に絶縁するよりも短い距離で絶縁することが可能となり、チップ全体のサイズも縮める効果があり、歩留まりを向上させる効果がある。以上の各方法の内、図9を参照して説明した絶縁領域251を設けてリークパスを絶縁する方法4が最も確実にリーク電流の発生を抑制することができる。また、図5を参照して説明した境界部分171の負の固定電荷を有する膜135を除去する方法3は、方法4の次に、より確実にリーク電流の発生を抑制することができる。さらに、図4を参照して説明した正の固定電荷を有する膜161を形成する方法2は、方法3の次にリーク電流の発生を抑制することができる。また、図3を参照して説明した境界部分151にN型領域133を形成する方法1は、方法2の次にリーク電流の発生を抑制することができる。ただし、その中で方法1が最も工程数の増大を抑制し、かつ、製造の難易度が低い。すなわち、方法1が製造コストの増大を最も抑制することができる。また、方法2は、方法1の次に製造コストの増大を抑制することができる。さらに、方法3は、方法2の次に製造コストの増大を抑制することができる。また、方法4は、方法3の次に製造コストの増大を抑制することができる。なお、方法1と方法2を併用するようにしてもよい。その場合、方法1若しくは方法2を単独で行う場合よりも、リーク電流の発生を、より大きく抑制することができる。<2.第2の実施の形態>[P型基板を用いた裏面照射型のCMOSイメージセンサの例]図10は、P型基板を用いた裏面照射型のCMOSイメージセンサの例を説明する図である。図10に示されるCMOSイメージセンサ300は、従来のP型基板を用いた裏面照射型のCMOSイメージセンサである。図10においては、CMOSイメージセンサ300の、画素部321と周辺回路部322との境界近傍の、半導体基板311と配線層312の断面の構成が示されている。図中上側が表面で、図中下側が裏面である。裏面照射型のCMOSイメージセンサ300には、裏面側図中下側から光が入射する。P型の半導体基板311Psubには、画素部321に、P型の画素ウェル331が形成され、周辺回路部322には、P型ウェル332が形成される。そのP型ウェル332を囲むようにN型ウェル333が形成される。半導体基板311と配線層312の間には、素子分離領域334が形成される。また、配線層312には、半導体基板311の構成と電気的に接続される配線が形成される。図10においては、その配線を電極端子337として表している。さらに、画素特性を向上させるために、半導体基板311の裏面界面上に、負の固定電荷を有する膜335が形成される。第1の実施の形態において説明した本技術は、このような構成のP型の半導体基板を用いたCMOSイメージセンサにも適用することができ、N型の半導体基板を用いたCMOSイメージセンサの場合と同様の効果を得ることができる。[方法1:リーク源の低減]例えば、図4を参照して説明した第1の実施の形態の方法2の場合と同様に、正の固定電荷を有する膜を形成することにより、スタンバイリーク電流を抑制するために、周辺回路上には反転層P型領域の濃度を下げることでN型領域133とのPN接合リークを低減するようにしてもよい。図11は、本技術を適用したCMOSイメージセンサの主な構成例を説明する図である。図11に示されるCMOSイメージセンサ400は、P型基板を用いた裏面照射型のCMOSイメージセンサである。図11には、CMOSイメージセンサ400の、画素部421と周辺回路部422との境界近傍の、半導体基板411と配線層412の断面の構成が示されている。図中上側が表面で、図中下側が裏面である。裏面照射型のCMOSイメージセンサ400には、裏面側図中下側から光が入射する。CMOSイメージセンサ400の構成は、基本的に図10のCMOSイメージセンサ300の構成と同様である。すなわち、半導体基板411の画素部421には、画素ウェル331と同様のP型の画素ウェル431が形成され、周辺回路部422には、P型ウェル332と同様のP型ウェル432と、N型ウェル333と同様の、N型の濃度が濃いN型ウェル433が形成される。半導体基板411と配線層412の間には、素子分離領域434が形成される。また、配線層412には、半導体基板411の構成と電気的に接続される配線が形成される。図11においては、その配線を電極端子437として表している。さらに、画素特性を向上させるために、半導体基板411の裏面界面上に、負の固定電荷を有する膜335と同様の、負の固定電荷を有する膜435が形成される。図11に示される例の場合、CMOSイメージセンサ400の半導体基板411の周辺回路上に、正の固定電荷を有する膜161と同様の、正の固定電荷を有する膜461が形成されている。つまり、裏面界面に負の固定電荷を有する膜435を形成する前に、周辺回路部422にのみ正の固定電荷を有する膜461をバッファ膜として形成する。その後、負の固定電荷を有する膜435を形成することにより、負の固定電荷を有する膜435と裏面界面との間に正の固定電荷を有する膜461が形成されることになる。このようにすることで、負の固定電荷を有する膜435と裏面界面との間の電界が弱くなり裏面界面のP型領域反転層の正孔濃度を下げることができる。その結果、CMOSイメージセンサ100は、反転層とN型ウェル433との間のPN接合リーク電流を低減させることができる。つまり、CMOSイメージセンサ100は、第1の実施の形態の方法2の場合とどうように、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。[方法2:リークパス除去]また、図5を参照して説明した第1の実施の形態の方法3の場合と同様に、周辺回路部122の、画素部121との境界近傍の部分のみ、負の固定電荷を有する膜435を除去し、リーク電流が流れるリークパスを形成しないようにしてもよい。図12に示される例の場合、CMOSイメージセンサ400は、周辺回路部422の、画素部421との境界近傍の部分境界部分471のみ、負の固定電荷を有する膜435が除去されている。つまり、この場合のCMOSイメージセンサ400は、境界部分471において、半導体基板111の裏面界面にP型領域反転層が形成されないようになされている。したがって、周辺回路部422のPN接合から画素部421へ流れるリークパスが形成されないので、CMOSイメージセンサ400は、画素部421に流れ込むスタンバイリーク電流の発生を抑制することができる。なお、このような、負の固定電荷を有する膜435の、境界部分471の除去は、図6乃至図8を参照して説明した第1の実施の形態の場合と同様の方法で行うことができる。したがって、CMOSイメージセンサ400は、工程数を増大させずに製造することができ、かつ、画素特性を向上させることができる。したがって、CMOSイメージセンサ400は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。[方法3:リークパス絶縁]さらに、図9を参照して説明した第1の実施の形態の方法4の場合と同様に、リーク電流が流れるリークパスを絶縁領域により絶縁するようにしてもよい。図13は、本技術を適用したCMOSイメージセンサの、さらに他の構成例を説明する図である。図13に示される例の場合、周辺回路部422の、画素部421との境界近傍に、絶縁領域251と同様の絶縁領域481が形成されている。この絶縁領域481は、例えば、SiO2等の絶縁物よりなり、半導体基板411および負の固定電荷を有する膜435を、画素部421側と周辺回路部422側とに絶縁する。このようにすることにより、CMOSイメージセンサ400は、裏面界面のP型領域反転層が画素との間で絶縁領域481によって絶縁されているため、周辺回路上にPN接合が形成されても、そこで発生したリーク電流が画素部421に流れ込むのを防ぐことができる。したがって、CMOSイメージセンサ400は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。さらに、画素部421と周辺回路部422との間を物理的に絶縁することになるため、電気的に絶縁するよりも短い距離で絶縁することが可能となり、チップ全体のサイズも縮める効果があり、歩留まりを向上させる効果がある。<3.第3の実施の形態>[撮像装置]図14は、本技術を適用した撮像装置の構成例を示す図である。図14に示される撮像装置600は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。図14に示されるように撮像装置600は、光学部611、CMOSセンサ612、AD変換部613、AD変換器613、操作部614、制御部615、画像処理部616、表示部617、コーデック処理部618、および記録部619を有する。光学部611は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部611は、被写体からの光入射光を透過し、CMOSセンサ612に供給する。CMOSセンサ612は、第1の実施の形態および第2の実施の形態において説明した構造を有する撮像素子であり、入射光を光電変換して画素毎の信号画素信号をAD変換部613に供給する。AD変換器613は、CMOSセンサ612から、所定のタイミングで供給された画素信号を、デジタルデータ画像データに変換し、所定のタイミングで順次、画像処理部616に供給する。操作部614は、例えば、ジョグダイヤル商標、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部615に供給する。制御部615は、操作部614により入力されたユーザの操作入力に対応する信号に基づいて、光学部611、CMOSセンサ612、AD変換器613、画像処理部616、表示部617、コーデック処理部618、および記録部619の駆動を制御し、各部に撮像に関する処理を行わせる。画像処理部616は、AD変換器613から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部616は、画像処理を施した画像データを表示部617およびコーデック処理部618に供給する。表示部617は、例えば、液晶ディスプレイ等として構成され、画像処理部616から供給された画像データに基づいて、被写体の画像を表示する。コーデック処理部618は、画像処理部616から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部619に供給する。記録部619は、コーデック処理部618からの符号化データを記録する。記録部619に記録された符号化データは、必要に応じて画像処理部616に読み出されて復号される。復号処理により得られた画像データは、表示部617に供給され、対応する画像が表示される。以上のように、撮像装置600は、本技術を適用したCMOSセンサ612撮像素子を有するので、スタンバイリーク電流を抑制することができ、撮像して得られる撮像画像の画質を向上させることができる。なお、本技術を適用した撮像素子を備える撮像装置は、上述した構成に限らず、他の構成であってもよい。以上に説明した各装置は、それぞれ、上述した以外の構成を含むようにしてももちろんよい。また、1つの装置としてだけでなく、複数の装置よりなるシステムとして構成されるようにしてもよい。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。この記録媒体は、例えば、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア231図7により構成される。このリムーバブルメディア231には、磁気ディスクフレキシブルディスクを含むや光ディスクCDROMやDVDを含むが含まれる。さらに、光磁気ディスクMDMiniDiscを含むや半導体メモリ等も含まれる。また、上述した記録媒体は、このようなリムーバブルメディア231だけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されている制御部201図7のROMや、記憶部223図7に含まれるハードディスクなどにより構成されるようにしてもよい。なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。また、本明細書において、システムとは、複数のデバイス装置により構成される装置全体を表すものである。また、以上において、1つの装置または処理部として説明した構成が、複数の装置または処理部として構成されるようにしてもよい。逆に、以上において複数の装置または処理部として説明した構成が、まとめて1つの装置または処理部として構成されるようにしてもよい。また、各装置または各処理部の構成に上述した以外の構成が付加されるようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置または処理部の構成の一部が他の装置または他の処理部の構成に含まれるようにしてもよい。つまり、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。なお、本技術は以下のような構成も取ることができる。1半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える撮像素子。2前記半導体基板の前記周辺回路部の、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜をさらに備える前記1に記載の撮像素子。3半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜とを備える撮像素子。4前記正の固定電荷を有する膜は、プラズマ酸化膜である前記3に記載の撮像素子。5前記半導体基板は、N型である前記3または4に記載の撮像素子。6前記半導体基板は、P型である前記3または4に記載の撮像素子。7半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域とを備える撮像素子。8前記N型領域の形成の際に、成膜された前記N型領域の裏面側に絶縁膜が成膜される前記7に記載の撮像素子。9成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンがさらに成膜され、エッチングが行われた後、前記レジストパターンが剥離される前記8に記載の撮像素子。10前記半導体基板は、N型である前記7乃至9のいずれかに記載の撮像素子。11前記半導体基板は、P型である前記7乃至9のいずれかに記載の撮像素子。12半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域とを備える撮像素子。13前記半導体基板は、N型である前記12に記載の撮像素子。14前記半導体基板は、P型である前記12に記載の撮像素子。15半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置。16半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置。17半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置。18半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置。19半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造する製造部と、前記製造部により製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜する固定電荷膜形成部と、前記固定電荷膜形成部により成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜する絶縁膜形成部と、前記絶縁膜形成部により成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜するレジストパターン形成部と、前記レジストパターン形成部により前記レジストパターン成膜後、エッチングを行うエッチング部と、前記エッチング部によるエッチング後、前記レジストパターンを剥離するレジストパターン剥離部とを備える製造装置。20製造装置の製造方法であって、製造部が、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造し、固定電荷膜形成部が、製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜し、絶縁膜形成部が、成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜し、レジストパターン形成部が、成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜し、エッチング部が、前記レジストパターン成膜後、エッチングを行い、レジストパターン剥離部が、前記エッチング後、前記レジストパターンを剥離する製造方法。