"一方の主表面にトレンチが形成された半導体基板と、前記トレンチの壁面上に接触して配置された第1絶縁膜と、前記第1絶縁膜上に接触して配置されたゲート電極と、前記一方の主表面上に配置された第1配線とを備え、前記半導体基板は、第1導電型のドリフト層と、前記ドリフト層から見て前記一方の主表面側に配置された第2導電型のボディ層とを含み、前記トレンチは、前記ボディ層を貫通して前記ドリフト層に達するように形成され、前記トレンチは、平面的に見て活性領域を取り囲むように配置される外周トレンチを含み、前記外周トレンチから見て前記活性領域とは反対側の前記一方の主表面には前記ボディ層が露出した電位固定領域が形成されており、前記第1配線は、平面的に見て前記活性領域に重なるように配置され、前記電位固定領域は、前記第1配線と電気的に接続されている、半導体装置。前記ドリフト層において前記外周トレンチに接触する領域には、第2導電型の電界緩和領域が形成されており、前記電界緩和領域は、前記電位固定領域に接続されている、請求項1に記載の半導体装置。前記電位固定領域上に配置された第2絶縁膜と、前記第2絶縁膜上に配置された第2配線とをさらに備え、前記電位固定領域は、前記第1配線下にまで延在する電位固定領域延在部を含み、前記ゲート電極は、前記第2配線下にまで延在するゲート電極延在部を含み、前記電位固定領域は、前記電位固定領域延在部において前記第1配線に電気的に接続され、前記ゲート電極は、前記ゲート電極延在部において前記第2配線に電気的に接続されている、請求項1または2に記載の半導体装置。前記電位固定領域上に配置された第2絶縁膜と、前記第2絶縁膜上に配置された第2配線とをさらに備え、前記第1配線は、前記外周トレンチ上を越えて前記電位固定領域上にまで延在する第1配線延在部を含み、前記第2配線は、前記外周トレンチ上を越えて前記ゲート電極上にまで延在する第2配線延在部を含み、前記第1配線は、前記第1配線延在部において前記電位固定領域と電気的に接続され、前記第2配線は、前記第2配線延在部において前記ゲート電極と電気的に接続されている、請求項1または2に記載の半導体装置。前記トレンチの側壁面と前記一方の主表面とがなす角は、100°~160°である、請求項1~4のいずれか1項に記載の半導体装置。前記半導体基板は、炭化珪素からなっている、請求項1~5のいずれか1項に記載の半導体装置。第1導電型のドリフト層と、一方の主表面を含むように前記ドリフト層上に形成された第2導電型のボディ層とを含む半導体基板を準備する工程と、前記一方の主表面側に開口し、前記ボディ層を貫通するとともに前記ドリフト層に達するようにトレンチを形成する工程と、前記トレンチの壁面を含むように第1絶縁膜を形成する工程と、前記第1絶縁膜上に接触するようにゲート電極を形成する工程と、前記一方の主表面上に第1配線を形成する工程とを備え、前記トレンチを形成する工程では、平面的に見て活性領域を取り囲むように配置される外周トレンチが形成され、前記第1配線を形成する工程では、平面的に見て前記活性領域に重なるとともに、前記外周トレンチから見て前記活性領域とは反対側の前記一方の主表面に露出する前記ボディ層である電位固定領域に電気的に接続されるように、前記第1配線が形成される、半導体装置の製造方法。前記トレンチを形成する工程では、前記外周トレンチが、前記外周トレンチ以外の前記トレンチと同時に形成される、請求項7に記載の半導体装置の製造方法。前記ドリフト層において前記外周トレンチに接触するように延在し、前記電位固定領域に到達する第2導電型の電界緩和領域を形成する工程をさらに備え、前記電界緩和領域を形成する工程では、イオン注入により前記電界緩和領域が形成される、請求項7または8に記載の半導体装置の製造方法。前記半導体基板を準備する工程では、炭化珪素からなる半導体基板が準備される、請求項7~9のいずれか1項に記載の半導体装置の製造方法。特許文献1にて提案されているMOSFETにおいては、活性領域を取り囲むトレンチを電界緩和部として機能させることにより、素子の耐圧を向上させることができる。しかし、このMOSFETでは、たとえば1kVキロボルト程度の高電圧が印加される場合、十分な電界緩和機能を発揮することは困難である。そのため、このような高電圧の印加に対する素子の耐性を得るため、素子構造のさらなる改善が要求される。本発明は、上記課題に鑑みてなされたものであり、その目的は、活性領域の外側に位置する半導体層の電位を固定することにより耐圧特性を向上させることができる半導体装置、および当該半導体装置を製造することができる半導体装置の製造方法を提供することである。本発明に従った半導体装置は、一方の主表面にトレンチが形成された半導体基板と、トレンチの壁面上に接触して配置された第1絶縁膜と、第1絶縁膜上に接触して配置されたゲート電極と、上記一方の主表面上に配置された第1配線とを備えている。半導体基板は、第1導電型のドリフト層と、ドリフト層から見て上記一方の主表面側に配置された第2導電型のボディ層とを含んでいる。トレンチは、ボディ層を貫通してドリフト層に達するように形成されている。トレンチは、平面的に見て活性領域を取り囲むように配置される外周トレンチを含んでいる。外周トレンチから見て活性領域とは反対側の上記一方の主表面にはボディ層が露出した電位固定領域が形成されている。第1配線は、平面的に見て活性領域に重なるように配置されている。電位固定領域は、第1配線と電気的に接続されている。本発明に従った半導体装置には、活性領域と、活性領域の外側に位置する電位固定領域とが形成されている。そして、電位固定領域は、活性領域に重なるように配置された第1配線と電気的に接続されている。したがって、本発明に従った半導体装置においては、活性領域の外側に位置する半導体領域の電位を、第1配線の電位と同電位に固定することができる。その結果、本発明に従った半導体装置によれば、耐圧特性に優れた半導体装置を提供することができる。上記半導体装置のドリフト層において外周トレンチに接触する領域には、第2導電型の電界緩和領域が形成されていてもよい。電界緩和領域は、電位固定領域に接続されていてもよい。これにより、電界緩和領域と電界緩和領域以外のドリフト層の領域との界面にはpn接合が形成され、またドリフト層内には当該pn接合より伸張する空乏層が形成される。その結果、当該pn接合より伸張する空乏層の電界緩和効果により、外周トレンチの壁面上に配置される第1絶縁膜へ印加される電界を緩和することができる。また、電界緩和領域は、第1配線の電位と同電位に固定された電位固定領域に接続されることにより、その電位が固定される。上記半導体装置は、電位固定領域上に配置された第2絶縁膜と、第2絶縁膜上に配置された第2配線とをさらに備えていてもよい。電位固定領域は、第1配線下にまで延在する電位固定領域延在部を含んでいてもよい。ゲート電極は、第2配線下にまで延在するゲート電極延在部を含んでいてもよい。電位固定領域は、電位固定領域延在部において第1配線に電気的に接続されていてもよい。ゲート電極は、ゲート電極延在部において第2配線に電気的に接続されていてもよい。上記半導体装置は、電位固定領域上に配置された第2絶縁膜と、第2絶縁膜上に配置された第2配線とをさらに備えていてもよい。第1配線は、外周トレンチ上を越えて電位固定領域上にまで延在する第1配線延在部を含んでいてもよい。第2配線は、外周トレンチ上を越えてゲート電極上にまで延在する第2配線延在部を含んでいてもよい。第1配線は、第1配線延在部において電位固定領域と電気的に接続されていてもよい。第2配線は、第2配線延在部においてゲート電極と電気的に接続されていてもよい。このようにすれば、電位固定領域の電位を第1配線の電位に固定しつつ、電位固定領域上に配置された第2配線とゲート電極との電気的な接続を容易に達成することができる。上記半導体装置において、トレンチの側壁面と上記一方の主表面とがなす角は、100°~160°であってもよい。このように、トレンチの側壁面をなだらかに形成することにより、トレンチ底付近の電界集中を抑制することができる。なお、トレンチの側壁面と一方の主表面とがなす角とは、半導体基板内において、トレンチの側壁面と一方の主表面とがなす角を意味するものとする。上記半導体装置において、半導体基板は、炭化珪素からなっていてもよい。このように、本発明に従った半導体装置は、半導体基板が炭化珪素からなる炭化珪素半導体装置において好適に用いることができる。本発明に従った半導体装置の製造方法は、第1導電型のドリフト層と、一方の主表面を含むようにドリフト層上に形成された第2導電型のボディ層とを含む半導体基板を準備する工程と、上記一方の主表面側に開口し、ボディ層を貫通するとともにドリフト層に達するようにトレンチを形成する工程と、トレンチの壁面を含むように第1絶縁膜を形成する工程と、第1絶縁膜上に接触するようにゲート電極を形成する工程と、上記一方の主表面上に第1配線を形成する工程とを備えている。トレンチを形成する工程では、平面的に見て活性領域を取り囲むように配置される外周トレンチが形成される。第1配線を形成する工程では、平面的に見て活性領域に重なるとともに、外周トレンチから見て活性領域とは反対側の上記一方の主表面に露出するボディ層である電位固定領域に電気的に接続されるように、第1配線が形成される。本発明に従った半導体装置の製造方法によれば、活性領域の外側に位置する半導体層の表層部の電位が固定された上記本発明に従った半導体装置を製造することができる。上記半導体装置の製造方法において、トレンチを形成する工程では、外周トレンチが、外周トレンチ以外のトレンチと同時に形成されてもよい。これにより、上記工程をより効率的に実施することができる。上記半導体装置の製造方法は、ドリフト層において外周トレンチに接触するように延在し、電位固定領域に到達する第2導電型の電界緩和領域を形成する工程をさらに備えていてもよい。電界緩和領域を形成する工程では、イオン注入により電界緩和領域が形成されてもよい。これにより、外周トレンチの壁面上に配置される第1絶縁膜へ印加される電界を緩和することが可能な半導体装置を容易に製造することができる。上記半導体装置の製造方法において、半導体基板を準備する工程では、炭化珪素からなる半導体基板が準備されてもよい。このように、本発明に従った半導体装置の製造方法は、炭化珪素からなる半導体基板を備える炭化珪素半導体装置の製造方法において好適に用いることができる。以上の説明から明らかなように、本発明に従った半導体装置によれば、活性領域の外側に位置する半導体層の表層部の電位を固定することにより耐圧特性を向上させることができる。また、本発明に従った半導体装置の製造方法によれば、上記本発明に従った半導体装置を製造することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。実施の形態1まず、本発明の実施の形態1に係る半導体装置および半導体装置の製造方法について説明する。はじめに、本実施の形態に係る半導体装置としてのMOSFET1の構造について、図1~図4を参照して説明する。ここで、図3は、MOSFET1に備えられた半導体基板10の上面図である。また、図4は、MOSFET1の構造を部分的に示す上面図である。図1および図2を参照して、MOSFET1は、主表面10Aを有する半導体基板10と、第1絶縁膜としてのゲート酸化膜30と、第2絶縁膜としての保護酸化膜31と、ゲート電極40と、層間絶縁膜32と、ソース電極50と、ドレイン電極51と、第1配線としてのソース配線60と、第2配線としてのゲート配線70と、ドレインパッド電極80とを備えている。半導体基板10は、ベース基板11と、ドリフト層12と、ボディ層13と、コンタクト領域14,15と、ソース領域16とを含んでいる。また、半導体基板10は、炭化珪素からなっていてもよい。半導体基板10には、主表面10A側に開口するトレンチ20が形成されている。トレンチ20は、ボディ層13およびドリフト層12にわたるように、具体的にはボディ層13を貫通してドリフト層12に達するように形成されている。また、トレンチ20の側壁面と主表面10Aとがなす角は、100°~160°であってもよい。このように、トレンチ20の側壁面をなだらかに形成することにより、トレンチ20の底付近の電界集中を抑制することができる。より具体的には、図1および図2においては、トレンチ20の側壁面と主表面10Aとがなす角が90°となる例を示しているが、この角を100°~160°とすることによりトレンチ20の側壁面と主表面10Aに平行に形成された底面とのなす角も100°~160°となる。このように、トレンチ20の側壁面と底面とがなす角を鈍角とすることにより、トレンチ20の底付近の電界集中を抑制することができる。なお、トレンチ20の側壁面と主表面10Aとがなす角とは、半導体基板10内において、トレンチ20の側壁面と主表面10Aとがなす角を意味するものとする。ドリフト層12は、ベース基板11の一方の主表面上に形成されている。ベース基板11およびドリフト層12は、たとえばPリンなどのn型不純物を含み、その濃度値は、ドリフト層12に比べてベース基板11の方が高い値となっている。ボディ層13は、トレンチ20の側壁面を含み、ドリフト層12と接触しつつ延在するように形成されている。ボディ層13に含まれるp型不純物は、たとえばAlアルミニウム、B硼素などである。ソース領域16は、ボディ層13から見てドリフト層12とは反対側において主表面10Aを含むように形成されている。ソース領域16は、トレンチ20の側壁面を含み、ボディ層13に接触するように形成されている。ソース領域16に含まれるn型不純物は、たとえばPリンなどであって、その濃度値は、ドリフト層12よりも高い値となっている。コンタクト領域14,15は、ボディ層13に接触しつつ主表面10Aを含むように形成されている。また、コンタクト領域14は、ソース領域16に隣接して形成されている。コンタクト領域14,15に含まれるp型不純物は、たとえばAl、Bなどであって、その濃度値は、ボディ層13よりも高い値となっている。図3を参照して、半導体基板10の主表面10Aの上方より平面的に見て、トレンチ20は、活性領域10Bを取り囲むように配置される外周トレンチ22と、外周トレンチ22以外のトレンチ20としての内部トレンチ21とを含んでいる。活性領域10Bとは、主表面10Aを含む領域にコンタクト領域14およびソース領域16が形成された領域である。この活性領域10Bが、デバイスとして動作する。また、外周トレンチ22から見て活性領域10Bとは反対側、すなわち活性領域10Bの外側に位置する主表面10Aには、ボディ層13が露出した電位固定領域10Cが形成されている。電位固定領域10Cにおいて、主表面10Aを含む領域にはコンタクト領域15が形成されている。また、電位固定領域10Cは、平面的に見て活性領域10B側へ延在する電位固定領域延在部10Dを含むように形成されている。また、外周トレンチ22は、電位固定領域延在部10Dに沿って、電位固定領域延在部10Dと互い違いに電位固定領域10C側へ延在する外周トレンチ延在部22Aを含むように形成されている。図1および図2を参照して、ゲート酸化膜30は、トレンチ20の壁面上に接触して配置されている。保護酸化膜31は、電位固定領域10C上において、主表面10Aに接触して配置されている。ゲート酸化膜30および保護酸化膜31は、たとえば二酸化珪素SiO2からなっている。ゲート電極40は、ゲート酸化膜30上に接触して配置されている。より具体的には、ゲート電極40は、ゲート酸化膜30が形成されたトレンチ20を充填するように形成されている。また、ゲート電極40は、外周トレンチ延在部22Aを充填するように形成されたゲート電極延在部40Aを含んでいる。ゲート電極40は、たとえば不純物が添加されたポリシリコン、Alなどの導電体からなっている。ソース電極50は、主表面10A上において、コンタクト領域14またはコンタクト領域15と、ソース領域16とに接触するように配置されている。ソース電極50は、ソース領域16に対してオーミック接触することができる材料、たとえばNixSiyニッケルシリサイド、TixSiyチタンシリサイド、AlxSiyアルミシリサイドおよびTixAlySizチタンアルミシリサイドなどからなっており、ソース領域16に対して電気的に接続されている。ドレイン電極51は、ベース基板11から見てドリフト層12とは反対側の主表面に接触するように配置されている。ドレイン電極51は、ベース基板11に対してオーミック接触することができる材料、たとえばソース電極50と同様の材料からなっており、ベース基板11に対して電気的に接続されている。層間絶縁膜32は、ゲート電極40および保護酸化膜31上に接触して配置されており、ゲート電極40をソース電極50に対して電気的に絶縁している。層間絶縁膜32は、たとえば二酸化珪素SiO2からなっている。図1および図4を参照して、ソース配線60は、平面的に見て活性領域10Bに重なるように配置されている。具体的には、ソース配線60は、たとえばAlなどの導電体からなっており、ソース電極50を介してソース領域16と電気的に接続されている。また、図2および図4を参照して、電位固定領域10Cは、ソース配線60下にまで延在する電位固定領域延在部10Dを含み、電位固定領域延在部10Dにおいてソース配線60と電気的に接続されている。具体的には、電位固定領域10Cは、電位固定領域延在部10Dに形成されたコンタクト領域15において、ソース電極50を介してソース配線60に電気的に接続されている。これにより、電位固定領域10Cの電位が、ソース配線60の電位と同電位に固定されている。図1、図2および図4を参照して、ゲート配線70は、平面的に見て電位固定領域10Cに重なるとともに、ソース配線60とは離れて配置されている。また、ゲート電極40は、ゲート配線70下にまで延在するゲート電極延在部40Aを含み、ゲート電極延在部40Aにおいてゲート配線70と電気的に接続されている。ゲート配線70は、たとえばソース配線60と同様の材料からなっている。また、ゲート電極延在部40Aと電位固定領域延在部10Dとは、ソース配線60の外周に沿った方向図1および図2において紙面に垂直な方向において、交互に形成されている。図1および図2を参照して、ドレインパッド電極80は、ドレイン電極51を覆うように配置されている。ドレインパッド電極80は、たとえばソース配線60およびゲート配線70と同様の材料からなっており、ドレイン電極51を介してベース基板11と電気的に接続されている。すなわち、本実施の形態に係る半導体装置としてのMOSFET1は、主表面10Aにトレンチ20が形成された半導体基板10と、トレンチ20の壁面上に接触して配置されたゲート酸化膜30と、ゲート酸化膜30上に接触して配置されたゲート電極40と、主表面10A上に配置されたソース配線60とを備えている。半導体基板10は、導電型がp型のドリフト層12と、ドリフト層12から見て主表面10A側に配置された導電型がn型のボディ層13とを含んでいる。トレンチ20は、ボディ層13を貫通してドリフト層12に達するように形成されている。トレンチ20は、平面的に見て活性領域10Bを取り囲むように配置される外周トレンチ22を含んでいる。外周トレンチ22から見て活性領域10Bとは反対側の主表面10Aにはボディ層13が露出した電位固定領域10Cが形成されている。ソース配線60は、平面的に見て活性領域10Bに重なるように配置されている。電位固定領域10Cは、ソース配線60と電気的に接続されている。このように、MOSFET1は、活性領域10Bの外側に位置する半導体領域である電位固定領域10Cの電位がソース配線60の電位と同電位に固定されることにより耐圧特性が向上した半導体装置となっている。また、上記本実施の形態に係る半導体装置としてのMOSFET1において、ドリフト層12において外周トレンチ22に接触する領域には、p型の電界緩和領域17が形成されている。また、電界緩和領域17は、電位固定領域10Cに接続されている。電界緩和領域17は、本発明の半導体装置において必須の構成ではないが、これを備えることにより、電界緩和領域17と電界緩和領域17以外のドリフト層12の領域との界面にはpn接合が形成され、またドリフト層12内には当該pn接合より伸張する空乏層が形成される。その結果、当該pn接合より伸張する空乏層の電界緩和効果により、外周トレンチ22の壁面上に配置されるゲート酸化膜30へ印加される電界を緩和することができる。また、電界緩和領域17は、ソース配線60の電位と同電位に固定された電位固定領域17に接続されることにより、その電位が固定される。次に、本実施の形態に係る半導体装置の製造方法について、図1~図15を参照して説明する。ここで、図6、図8、図10、図12および図14は、図4中の線分A-Aに沿ったMOSFET1の断面構造を部分的に示し、図7、図9、図11、図13および図15は、図4中の線分B-Bに沿ったMOSFET1の断面構造を部分的に示している。また、本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのMOSFET1が製造される。図5を参照して、はじめに、工程S10として、半導体基板準備工程が実施される。この工程S10では、図6および図7を参照して、まず、ベース基板11が準備される。次に、たとえばエピタキシャル成長により、ベース基板11の一方の主表面上に導電型がn型の半導体層18が形成される。次に、たとえばAlイオンが半導体層18の表層部を含む領域に注入され、ボディ層13が形成される。そして、半導体層18においてボディ層13が形成されなかった領域は、ドリフト層12となる。このようにして、導電型がn型のドリフト層12と、主表面10Aを含むようにドリフト層12上に形成された導電型がp型のボディ層13とを含む半導体基板10が準備される。また、この工程S10では、たとえば炭化珪素からなる半導体基板10が準備される。次に、工程S20として、トレンチ形成工程が実施される。この工程S20では、図8および図9を参照して、主表面10A側に開口するトレンチ20が半導体基板10に形成される。具体的には、たとえばRIEReactiveIonEtchingまたは熱エッチング、あるいはこれらを組み合わせたエッチング方法により、ボディ層13を貫通するとともにドリフト層12に達するようにトレンチ20が形成される。また、図3を参照して、この工程S20では、半導体基板10の主表面10Aの上方より平面的に見て、後の工程S30にて活性領域10Bが形成されるべき領域を取り囲むように配置される外周トレンチ22と、活性領域10Bが形成されるべき上記領域内に配置されるトレンチ20であって外周トレンチ22以外のトレンチ20である内部トレンチ21とが形成される。外周トレンチ22は、平面的に見て、後の工程S30にて電位固定領域10Cが形成されるべき領域側へ突出する外周トレンチ延在部22Aを有するように形成される。また、この工程S20では、外周トレンチ22が、内部トレンチ21と同時に形成されてもよい。これにより、上記工程をより効率的に実施することができる。次に、工程S30として、イオン注入工程が実施される。この工程S30では、工程S31としての電界緩和領域形成工程と、工程S32としてのコンタクト領域形成工程とが実施される。図10および図11を参照して、まず、工程S31では、たとえばAlイオンが、半導体基板10の主表面10A、および外周トレンチ延在部22Aの壁面を含む領域に注入される。これにより、主表面10Aを含む領域にボディ層13よりもp型不純物濃度の高い領域13Aが形成されるとともに、ドリフト層12において外周トレンチ22に接触するように延在し、導電型がp型の電界緩和領域17が形成される。次に、工程S32では、まず、たとえばPイオンが主表面10Aを含む流域に注入され、ソース領域16が形成される。そして、たとえばAlイオンが主表面10Aを含む領域にさらに注入され、コンタクト領域14,15が形成される。これにより、半導体基板10において、コンタクト領域14とソース領域16とを含む活性領域10Bと、コンタクト領域15を含みボディ層13が露出した電位固定領域10Cとが形成される図3参照。また、上記工程S20において、外周トレンチ22は、外周トレンチ延在部22Aを有するように形成されるため、電位固定領域10Cは、活性領域10B側へ延在する電位固定領域延在部10Dを含むように形成される。次に、工程S40として、活性化アニール工程が実施される。この工程S40では、半導体基板10を加熱することにより、上記工程S30において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。次に、工程S50として、酸化膜形成工程が実施される。この工程S50では、図12および図13を参照して、たとえば酸素を含む雰囲気中において半導体基板10が加熱されることにより、トレンチ20の壁面および主表面10Aを含む領域にわたり、二酸化珪素SiO2からなるゲート酸化膜30および保護酸化膜31が形成される。次に、工程S60として、ゲート電極形成工程が実施される。この工程S60では、図14および図15を参照して、たとえばLPCVDLowPressureChemicalVaporDeposition法により、トレンチ20内を充填するようにポリシリコン膜が形成される。これにより、ゲート酸化膜30に接触するゲート電極40が形成される。また、この工程S60では、ゲート電極40は、外周トレンチ延在部22Aを充填するように形成されるため、電位固定領域10C側へ延在するゲート電極延在部40Aを含むように形成される。次に、工程S70として、層間絶縁膜形成工程が実施される。この工程S70では、たとえばPPlasma-CVD法により、絶縁体である二酸化珪素SiO2からなる層間絶縁膜32が、ゲート電極40および保護酸化膜31上に接触するように形成される。次に、工程S80として、オーミック電極形成工程が実施される。図1および図2を参照して、この工程S80では、まず、たとえばRIEなどのエッチング方法により層間絶縁膜32および保護酸化膜31が部分的に除去され、コンタクト領域14,15およびソース領域16が露出したコンタクトホールが形成される。次に、たとえば蒸着法により、上記コンタクトホール内にNiからなる膜が形成される。一方、ベース基板11のドリフト層12が形成された側とは反対側の主表面上にNiからなる膜が同様に形成される。その後、合金加熱処理が施され、上記Niからなる膜の少なくとも一部がシリサイド化することにより、ソース電極50およびドレイン電極51が形成される。次に、工程S90として、ソース配線形成工程が実施される。この工程S90では、図1、図2および図4を参照して、たとえば蒸着法により、導電体であるAlからなるソース配線60が活性領域10Bおよび電位固定領域延在部10Dに重なるように形成される。次に、工程S100として、ゲート配線形成工程が実施される。この工程S100では、たとえば蒸着法により、Alからなるゲート配線70が電位固定領域10Cおよびゲート電極延在部40Aに重なるように形成される。次に、工程S110として、ドレインパッド電極形成工程が実施される。この工程S110では、たとえば蒸着法により、Alからなるドレインパッド電極80がドレイン電極51を覆うように形成される。上記工程S10~S110を実施することによりMOSFET1が製造され、本実施の形態に係る半導体装置の製造方法が完了する。このように、本実施の形態に係る半導体装置の製造方法によれば、活性領域の外側に位置する半導体層の表層部の電位を固定することができる上記本実施の形態に係る半導体装置としてのMOSFET1を製造することができる。実施の形態2次に、本発明の実施の形態2に係る半導体装置および半導体装置の製造方法について説明する。はじめに、本実施の形態に係る半導体装置としてのMOSFET2の構造について、図16~図19を参照して説明する。ここで、図18は、MOSFET2に備えられた半導体基板10の上面を示す平面図である。また、図19は、MOSFET2の上面を示す平面図である。図16および図17を参照して、MOSFET2は、基本的には上記実施の形態1に係る半導体装置としてのMOSFET1と同様の構造を有し、かつ同様の効果を奏する。しかし、MOSFET2は、電位固定領域とソース配線の接続、およびゲート電極とゲート配線との接続においてMOSFET1とは異なっている。図19を参照して、ソース配線60は、実施の形態1と同様に、平面的に見て活性領域10Bに重なるように配置され、ソース電極50を介してソース領域16と電気的に接続されている。ここで、本実施の形態においては、ソース配線60は、外周トレンチ22上を越えて電位固定領域10C上にまで延在する第1配線延在部としてのソース配線延在部60Aを含み、ソース配線延在部60Aにおいて電位固定領域10Cと電気的に接続されている。ゲート配線70は、実施の形態1と同様に、平面的に見て電位固定領域10Cに重なるように配置されている。ここで、本実施の形態においては、ゲート配線70は、外周トレンチ22上を超えてゲート電極40上にまで延在する第2配線延在部としてのゲート配線延在部70Aを含み、ゲート配線延在部70Aにおいてゲート電極40と電気的に接続されている。次に、本実施の形態に係る半導体装置の製造方法について、図5および図16~図29に基づいて説明する。ここで、図20、図22、図24、図26および図28は、図19中の線分C-Cに沿ったMOSFET2の断面構造を部分的に示し、図21、図23、図25、図27および図29は、図19中の線分D-Dに沿ったMOSFET2の断面構造を部分的に示している。本実施の形態に係る半導体装置の製造方法は、基本的には実施の形態1に係る半導体装置の製造方法と同様の工程により実施され、かつ同様の効果を奏する。また、本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのMOSFET2が製造される。図5を参照して、まず、工程S10として、半導体基板準備工程が実施される。図20および図21を参照して、この工程S10では、実施の形態1と同様に、ベース基板11と、ドリフト層12と、ボディ層13とを含む半導体基板10が準備される。次に、工程S20として、トレンチ形成工程が実施される。図22および図23を参照して、この工程S20では、実施の形態1と同様に、主表面10A側に開口し、ボディ層13を貫通するとともにドリフト層12に達するトレンチ20が半導体基板10に形成される。また、図18を参照して、この工程S20では、後の工程S30にて活性領域10Bが形成されるべき領域の外周を取り囲む外周トレンチ22と、活性領域10Bが形成されるべき上記領域内に配置されるトレンチ20であって外周トレンチ22以外の内部トレンチ21とが形成される。ここで、本実施の形態においては、外周トレンチ22は、後の工程S30にて電位固定領域10Cが形成されるべき領域側へ延在することなく形成される。次に、工程S30として、イオン注入工程が実施される。この工程S30では、実施の形態1と同様に、工程S31としての電界緩和領域形成工程と、工程S32としてのコンタクト領域形成工程とが実施される。図24および図25を参照して、まず、工程S31では、ドリフト層12において外周トレンチ22に接触するように延在する電界緩和領域17が形成される。次に、工程S32では、主表面10Aを含む領域にコンタクト領域14,15と、ソース領域16とが形成される。これにより、コンタクト領域14およびソース領域16を含む活性領域10Bと、コンタクト領域15を含み、ボディ層13が露出した電位固定領域10Cとが形成される図18参照。ここで、本実施の形態において、外周トレンチ22は、電位固定領域10C側へ延在することなく形成されるため、電位固定領域10Cは、活性領域10B側へ延在することなく形成される。次に、工程S40として、活性化アニール工程が実施される。この工程S40では、実施の形態1と同様に、半導体基板10が加熱される。次に、工程S50として、酸化膜形成工程が実施される。図26および図27を参照して、この工程S50では、実施の形態1と同様に、トレンチ20の壁面および主表面10Aを含む領域にわたり、ゲート酸化膜30および保護酸化膜31が形成される。次に、工程S60として、ゲート電極形成工程が実施される。図28および図29を参照して、この工程S60では、実施の形態1と同様に、ゲート酸化膜30に接触するゲート電極40が形成される。ここで、本実施の形態においては、外周トレンチ22は、電位固定領域10C側へ延在することなく形成されるため、ゲート電極40は、電位固定領域10C側へ延在することなく形成される。次に、工程S70として、層間絶縁膜形成工程が実施される。この工程S70では、実施の形態1と同様に、層間絶縁膜32がゲート電極40および保護酸化膜31に接触するように形成される。次に、工程S80として、オーミック電極形成工程が実施される。図16および図17を参照して、この工程S80では、実施の形態1と同様に、ソース電極50およびドレイン電極51が形成される。次に、工程S90として、ソース配線形成工程が実施される。この工程S90では、図16~図19を参照して、たとえば蒸着法により、導電体であるAlからなるソース配線60が活性領域10Bに重なるように形成される。そして、本実施の形態においては、ソース配線60は、外周トレンチ22上を越えて電位固定領域10C上にまで延在するソース配線延在部60Aを含むように形成される。次に、工程S100として、ゲート配線形成工程が実施される。この工程S100では、たとえば蒸着法により、導電体であるAlからなるゲート配線70が電位固定領域10C上に重なるように形成される。そして、本実施の形態においては、ゲート配線70は、外周トレンチ22を越えてゲート電極40上にまで延在するゲート配線延在部70Aを含むように形成される。次に、工程S110として、ドレインパッド電極形成工程が実施される。この工程S110では、実施の形態1と同様に、ドレインパッド電極80がドレイン電極51を覆うように形成される。上記工程S10~S110を実施することによりMOSFET2が製造され、本実施の形態に係る半導体装置の製造方法が完了する。以上のように、上記本発明の実施の形態に係る半導体装置としてのMOSFET1,2には、活性領域10Bと、活性領域10Bの外側に位置する半導体層である電位固定領域10Cとが形成されている。そして、電位固定領域10Cは、活性領域10Bに重なるように配置されたソース配線60と電気的に接続されている。したがって、上記本発明の実施の形態に係る半導体装置としてのMOSFET1,2においては、活性領域10Bの外側の位置する半導体層の表層部の電位を、ソース配線60の電位と同電位に固定することができる。その結果、上記本発明の実施の形態に係る半導体装置としてのMOSFET1,2によれば、耐圧特性に優れた半導体装置を提供することができる。また、上記本発明の実施の形態に係る半導体装置としてのMOSFET1,2によれば、電位固定領域10Cの電位をソース配線60の電位に固定しつつ、電位固定領域10C上に配置されたゲート配線70とゲート電極40との電気的な接続を容易に達成することができる。そして、MOSFET1,2は、電位固定領域10Cとソース配線60との接続、およびゲート配線70とゲート電極40との接続において以下のように異なっている。まず、MOSFET1において、ソース配線60は、電位固定領域10C上にまで延在することなく電位固定領域10Cと電気的に接続されている。また、ゲート配線70は、ゲート電極40上にまで延在することなくゲート電極40と電気的に接続されている。したがって、MOSFET1においては、ソース配線60とゲート配線70とを、平面的に見て間隔を保持しつつ配置することが容易となる。その結果、MOSFET1によれば、ソース配線60とゲート配線70との接触を回避することが容易となり、ソース配線60とゲート配線70との短絡を抑制することができる。また、MOSFET2において、電位固定領域10Cは、ソース配線60下にまで延在することなくソース配線60と電気的に接続されている。そのため、電位固定領域10Cとソース配線60との電気的な接続に際し、電位固定領域100Cをソース配線60下にまで延在させる場合に比べて、電位固定領域10Cをより容易に形成することができる。また、ゲート電極40は、ゲート配線70下にまで延在することなくゲート配線70と電気的に接続されている。そのため、ゲート電極40とゲート配線70との電気的な接続に際し、ゲート電極40をゲート配線70下にまで延在させる場合に比べて、ゲート電極40をより容易に形成することができる。その結果、MOSFET2によれば、半導体基板10内の構造を、より形成容易なものとすることができる。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。"