"第1の電極を含む第1の主表面及び第2の電極及び制御電極を含む第2の主表面を有する半導体デバイスを備え、前記制御電極は前記第2の主表面のコーナに配置され、前記第1の電極、前記第2の電極及び前記制御電極は平面支持体表面にボンディングワイヤなしで電気的に接続可能である、半導体パッケージ。前記第2の電極は複数の間隔を置いて配置されたパッドを備える、請求項1記載の半導体パッケージ。前記半導体パッケージは前記間隔を置いて配置されたパッドの間に配置された複数のビアを有する前記平面支持体表面にはんだ付けされる、請求項2記載の半導体パッケージ。前記第2の電極及び前記制御電極は前記第2の主表面上で格子パターンを形成する、請求項1記載の半導体パッケージ。前記第2の電極及び前記制御電極は前記第2の出力表面上で少なくとも2行及び少なくとも2列を含む格子パターンを形成する、請求項1記載の半導体パッケージ。前記半導体デバイスは電界効果トランジスタFETを構成する、請求項1記載の半導体パッケージ。前記第1の電極はドレイン電極であり、前記第2の電極はソース電極であり、前記制御電極はゲート電極である、請求項1記載の半導体パッケージ。前記制御電極は前記第2の主表面の短い方の寸法に沿って少なくとも中間まで延在する、請求項1記載の半導体パッケージ。前記第2の主表面の長い方の寸法に沿って配置され、前記制御電極に接続されたゲートバスを更に備える、請求項1記載の半導体パッケージ。前記第1の電極、前記第2の電極及び前記制御電極は前記平面支持体表面上の複数のトレースに機械的に電気的にはんだで接続される、請求項1記載の半導体パッケージ。平坦ウェブ部分及び前記平坦ウェブ部分の縁から延びる少なくとも一つの周辺リム部分を有する導電クリップ、及び前記ウェブ部分に電気的に接続された第1の電極を含む第1の主表面及び第2の電極及び制御電極を含む第2の主表面を有する半導体デバイスを備え、前記制御電極は前記第2の主表面のコーナに配置され、前記少なくとも一つの周辺リム部分、前記第2の電極及び前記制御電極は平面支持体表面にはんだ付け可能である、半導体パッケージ。前記第2の電極は複数の間隔を置いて配置されたパッドを備える、請求項11記載の半導体パッケージ。前記半導体パッケージは前記間隔を置いて配置されたパッドの間に配置された複数のビアを有する前記平面支持体表面にはんだ付けされる、請求項12記載の半導体パッケージ。前記第2の電極及び前記制御電極は前記第2の主表面上で格子パターンを形成する、請求項11記載の半導体パッケージ。前記第2の電極及び前記制御電極は前記第2の出力表面上で少なくとも2行及び少なくとも2列を含む格子パターンを形成する、請求項11記載の半導体パッケージ。前記半導体デバイスは電界効果トランジスタFETを構成する、請求項11記載の半導体パッケージ。前記第1の電極はドレイン電極であり、前記第2の電極はソース電極であり、前記制御電極はゲート電極である、請求項11記載の半導体パッケージ。前記制御電極は前記第2の主表面の短い方の寸法に沿って少なくとも中間まで延在する、請求項11記載の半導体パッケージ。前記第2の主表面の長い方の寸法に沿って配置され、前記制御電極に接続されたゲートバスを更に備える、請求項11記載の半導体パッケージ。前記第1の電極、前記第2の電極及び前記制御電極は前記平面支持体表面上の複数のトレースに機械的に電気的にはんだで接続される、請求項11記載の半導体パッケージ。提案されている一つの解決方法は、拡がり抵抗の影響を緩和するためにダイパッド上の最上面金属層を厚くするものであるが、このような解決方法は不所望にコストを増大し、パッケージ高さ及び形状因子を増大する。提案されている別の解決方法はソースパッドの表面積を増大するものである。しかしながら、このような解決方法は上述した最小パッドギャップを規定するベストプラクティスな設計規則と矛盾する。従って、改善されたデバイス効率及び性能に対する商業上のニーズを満たすために、ベストプラクティスな設計規則を順守したまま、最上面金属拡がり抵抗を低減し、よって半導体パッケージ、特にパワートランジスタパッケージの総合オン抵抗を低減する、ユニークでコストエフェクティブな解決方法が必要とされている。低減されたオン抵抗及び最上面金属拡がり抵抗を有する、パワートランジスタパッケージング用の半導体パッケージが添付図面の少なくとも一つに図に示され、それに関連して説明され、特許請求の範囲により完全に記載される。本願は、低減されたオン抵抗及び最上面金属拡がり抵抗を有する、パワートランジスタパッケージング用の半導体パッケージを対象にする。以下の記載は本発明の実施に関する特定の情報を含む。当業者は、本発明は本願明細書に具体的に記載される方法と異なる方法で実施することもできることは認識されよう。更に、本発明の特定の細部のいくつかについては本発明を不明瞭にしないために説明されていない。本願に記述されていない特定の細部は当業者に知られていることである。本願の図面及びそれらに付随する詳細な説明は本発明の単なる模範的な実施形態に向けられている。簡潔にするために、本発明の原理を利用する本発明の他の実施形態は本願明細書に具体的に説明されず、図面により具体的に示されない。図1Aは従来の半導体パッケージの斜視図を示す。図1Aの線図100は、導電クリップ128と、ゲートパッド120、ゲートバス122及びソースパッド126a及び126bを含むFETデバイスとを含むパッケージを示す。図に示す例は模範的なパッケージデバイスとして単一FETを使用するが、ダイオード、IGBT又は複数の共通パッケージ化デバイスなどの他のデバイス構成を使用することもできる。図1Aに示すFETのパッケージは、インターナショナルレクティフィヤー社から入手可能なHex3MXダイに相当するものとし得る。図1Aに示されるように、このパッケージは、米国特許第6,624,522号明細書に記載されているように、対向する主表面上の電極をボンドワイヤなしで平面支持体表面に接続することができるように構成されている。尚、この米国特許はインターナショナルレクティフィヤー社に譲渡されており、その開示内容は参照することにより本明細書に組み込まれるものとする。もっと正確に言えば、ダイの反対側主表面図示せずは導電クリップ128と接触するドレインパッドを含むと仮定すると、ゲートパッド120からのゲート、ソースパッド126a及び126bからのソース及び導電クリップ128からのドレインを含むすべての電極を、ボンディングワイヤを使用することなく、印刷回路板PCBなどの平面支持体表面にはんだで機械的に電気的に直接取り付けることができる。このような直接取り付けは導電クリップ128の形状によって可能になり、導電クリップ128はドレイン電極を平面支持体表面に接続するためにデバイスダイを受け取る平坦ウェブ部分と平坦ウェブ部分の縁から延びる周辺リム部分を含む。図1Aに示されるように、ゲートパッド120は、通常の如く、エンドユーザ集積化を容易にするためにダイの短い方の寸法の中心に配置されている。ゲートパッド120は、長い方の寸法に沿ってダイの中心を横切って走るゲートバス122にも接続される。図1Aに示されるパッケージは拡がり抵抗測定モデルのための対照パッケージとみなすことができ、その計算された最上面金属拡がり抵抗を100と設定した。図1A~図1Dのための模範的な拡がり抵抗測定モデルは以下のパラメータで設定することができる。材料抵抗率Ωm厚さμmXYZはんだ145E0790アルミニウム256E084FETチャネル∞∞066515シリコン140E05200ダイ付着100E0630導電クリップ銅170E08250表1:拡がり抵抗測定モデルのための模範的なパラメータ次に、図1B,1C及び1Dは、本発明のいくつかの実施形態による半導体パッケージの斜視図を示す。最初に図1Bに移り説明すると、与えられた変化はダイの見えている主表面上のゲートパッド120の中心位置からコーナ位置への転移である。図1A及び図1Bのパッケージ構成に適用された表1の上記の測定モデルの試験結果によれば、ゲートパッド単独のコーナ位置への転移は最上面金属拡がり抵抗を約82に減少し、約18の減少率であった。図1Cに移り説明すると、図1Bにおけるゲートパッド120の転移はゲートパッド120をゲートバス122に接続しそこなっているため、図1Cのパッケージはダイを横切って延びるゲートバス122にゲートパッド120を接続する金属区分121を付加している。図1Cに示すパッケージの最上面金属拡がり抵抗も対照パッケージの測定抵抗の約82であった。図1Dに移り説明すると、ゲートパッド120がダイの見えている主表面の短い方の寸法に沿って少なくともその中間まで延在するようにゲートパッド120のアスペクト比が変更されている。このようにすると、図1Cの金属区分121を必要とすることなくゲートバス122への直接接続が達成される。ゲートパッド120のアスペクト比を変更するだけで図1Cと図1Dとの間のゲートパッドの表面積は同一のままにすることができる。上記の拡がり抵抗測定モデルでの図1dのパッケージの試験は対照パッケージの測定抵抗の78の拡がり抵抗を生じ、図1Cの設計から約3の改善が得られた。従って、上記の拡がり抵抗測定モデルからの結果は、第1の短い方の寸法の中心よりもコーナに位置させる方が最上面金属拡がり抵抗を約18だけ減少できること、及びゲートパッドがダイの短い方の寸法に沿って少なくともその中間まで延在するようにゲートパッドのアスペクト比を変更することにより最上面金属拡がり抵抗を更に約3だけ減少できることを証明している。今や最上面金属拡がり抵抗に対するゲートパッドのコーナ配置の効果が解ったので、二層金属DLMの最上面金属及び種々のダイパッド配置の効果を図2A,2B,2C,2D,2E及び2Fと関連して検討することができる。図2Aに移り説明すると、図2Aは最上面金属のために単層金属SLMを使用し得る従来の半導体パッケージの斜視図を示し、前記単層金属は0.6ミクロンの厚さのアルミニウムとすることができる。図2Aの線図200はゲートパッド200、ゲートバス222、ソースパッド224a及び224b、及び導電クリップ228を含む。図1Aと同様に、図2Aに示す半導体パッケージも試験対照として使用することができ、同様にインターナショナルレクティフィヤーから入手し得るHex3MXダイを含むものとし得る。ゲートパッド220は1.01×0,91mmの寸法を有し、ソースパッド224a及び224bの各々は0.82×1.40mmの寸法を有し、ゲートバス222は114ミクロンの幅を有するものとし得る。図2A~2Fのための模範的な拡がり抵抗測定モデルは以下のパラメータで設定することができる。材料抵抗率Ωm厚さμmXYZはんだ145E0790アルミニウム256E08SLM6DLM15及び8FETチャネル∞∞0048115シリコン140E05200ダイ付着100E0630導電クリップ銅170E08250表2:拡がり抵抗測定モデルのための模範的なパラメータ図2C,2D,2E及び2Fは本発明のいくつかの実施形態による半導体パッケージの斜視図を示す。図2Aから図2Bに移り説明すると、半導体パッケージは今や最上面金属のために単層金属SLMではなく二層金属DLMを使用する。もっと正確に言えば、1.5ミクロンの第1金属厚がゲートパッド220に使用され、8ミクロンの第2金属厚がゲートバスに使用される。ゲートバスは各ダイの長い方の寸法に沿ってダイを横切って延在するが、パッド配置を明瞭にするために図2B~2Fでは省略されている。上記の拡がり抵抗測定モデルを図2A及び2Bに適用すると、図2Aの半導体パッケージは0.143mΩの最上面金属拡がり抵抗及び1.097mΩの総合デバイス抵抗を示すが、図2Bの半導体パッケージは0.111mΩの最上面金属拡がり抵抗及び0.997mΩの総合デバイス抵抗を示した。従って、このモデルは、DLM最上面金属構成が同じダイのSLM最上面金属構成に比較して最上面金属拡がり抵抗とオン抵抗の両方を減少させることを証明していること明らかである。図2Bから図2Cに移り説明すると、半導体パッケージは今やゲートパッド220に対してコーナ配置を使用し、ソースパッド224a及び224bの表面積を最大にしている。もっと正確に言えば、ソースパッド224aの表面積は1.19×1.99mmに増大し、ソースパッド224bの表面積は1,19×3.44mmに増大することができる。上記の拡がり抵抗測定モデルを図2Cに適用すると、図2Cの半導体デバイスパッケージは0.016mΩの最上面金属拡がり抵抗及び0.890mΩの総合デバイス抵抗を示した。従って、最上面金属拡がり抵抗が図2Bの半導体デバイスパッケージにより得られた結果の15未満に劇的に減少されるとともに、総合デバイス抵抗も更に減少されること明らかである。よって、このモデルは、コーナ配置のゲートパッド構成及びソースパッドの大きな表面積が通常の中心配置のゲートパッド構成及びソースパッドの小さい表面積に比較して最上面金属拡がり抵抗とオン抵抗の両方を減少させることを証明していること明らかである。あいにく、ソースパッドの24a及び24bの大きな表面積及び不平衡で非対称なパッド配置は図2Cのパッケージを扱いにくくし、支持表面に取り付ける際に大きな集積誤差を生じる傾向がある。よって、図2Cから図2Dに移り説明すると、半導体パッケージはゲートパッド220に対して標準の中心配置に戻され、2つの大きなソースパッドの代わりに複数の離間されたパッド224a,224b,224c,224d及び224eを使用する。図2Dに示されるように、ゲート及びソースパッドは2行3列の格子パターンに配置されるが、これらのパッドは、特定のパッケージサイズ及び他のパラメータに応じて任意の所望の方法で、例えば2行2列の格子パターン、3行3列の格子パターン又は他の任意の構成に配置することができる。ゲートパッド220のサイズは、周囲のソースパッド22a~224eから大きなギャップ間隔を与えるために0.6×0.6mmに縮小することもできる。ソースパッド224a及び224bは1.19×0.719mmの大きさにされるが、ソースパッド224c,224d及び224eは1.19×0.88mmの大きさにされる。図2Dの半導体ダイの対称で平衡のとれたパッド配置及び適度の大きさにされたダイパッドは支持表面上への容易な集積化を促進する。更に、上記の拡がり抵抗測定モデルを図2Dに適用すると、図2Dの半導体デバイスパッケージは0.011mΩの最上面金属拡がり抵抗及び0.847mΩの総合デバイス抵抗を示した。従って、このモデルは、図2Dのパッドの平衡のとれた相隔たるパッド配置が依然として、通常のパッケージ設計の集積容易の利点を維持しながら、減少した最上面金属拡がり抵抗及びオン抵抗を提供することを証明していること明らかである。図2Dから図2Eに移り説明すると、ゲートパッド220はコーナ位置へ移転され、ソースパッド224a及び224bはソースパッド224c、224d及び224eと同じ表面積に変更されている。上記の拡がり抵抗測定モデルを図2Eに適用すると、図2Eの半導体デバイスパッケージは0.015mΩの最上面金属抵抗及び0.852mΩの総合デバイス抵抗を示した。最上面金属拡がり抵抗及びオン抵抗は図2Dの結果と比較してやや増大するが、この総合最上面金属拡がり抵抗及びオン抵抗は依然として図2Bの結果と比較して大幅に減少している。わずかな増大はデバイスダイ上のソースパッド224a~224eの不均等分布によって生じ得る。図2Eから図2Fに移り説明すると、ソースパッド224a~224eが1.15×0.65mmのより小さい表面積に変更され、パッド間により大きいギャップ間隔が与えられている。大きなギャップ間隔は図2Fの半導体デバイスパッケージを受け取る支持表面に複数のビアを設けることを可能にする。もっと正確に言えば、半導体デバイスパッケージを平面支持体表面にはんだ付けした後に、平面支持体表面に設けられたビアを半導体デバイスのパッドの下及び間で利用することができる。今や最上面金属拡がり抵抗及びデバイスオン抵抗に対する二層金属DLM最上面金属及び種々のダイパッド配置の効果が解ったので、目標設計及び市場のためにベストプラクティスな設計規則及一般に認められた製造公差を守りながら種々のダイパッド配置を実際に製造する容易性について図3A及び3Bで検討する。図3Aは本発明のいくつかの実施形態による半導体パッケージの概略図を示す。半導体デバイスパッケージ310a,310b,310c,310d及び310eの各々は、例えばインターナショナルレクティフィヤー社から入手し得るDirectFET登録商標の中型パッケージを備えるものとし得る。このパッケージは4.60×3.90mmの内部ダイ受入領域を有し、この受入領域は導電クリップの壁の縁の間に少なくとも200ミクロンの十分なギャップを与えるために4.20×3.50mmに縮小される。更に、製造容易性のために、パッドは導電クリップの壁の縁から少なくとも300ミクロン離して定置されるべきである。パッド間にビアの設置を可能にするために、パッド間にX及びY軸方向に0,4mm及びZ軸方向に0.6mmの最小ギャップを強制することもできる。従って、半導体デバイスパッケージ310a~310eは上記の設計考察後の種々の模範的なダイパッド構成を示し、半導体パッケージデバイス310c及び310dは更に縮小されたパッドサイズに相当する。図3Bに移り説明すると、図3Bは図3Aの半導体パッケージを受け取る支持表面の概略図を示す。支持表面312a,312b,312c,312d及び312eは図3Aの半導体デバイスパッケージ310a,310b,310c,310d及び310eをそれぞれ受け取るための平面支持体表面上の所要の銅トレースを示す。極端に小さいギャップ314a0.05mm及び314b0,01mmにより示されるように、支持表面312a及び312eの所要のトレースは実現が困難かもしれない製造精度を要求し、銅トレース間に少なくとも0.15mmのギャップを要求する。従って、半導体デバイスパッケージ310a及び310eのパッド配置は現在の製造技術の観点から好ましくなく、従って半導体デバイスパッケージ310bのパッド配置はパッケージを受け取る対応する平面支持表面の製造を容易にするために好ましい。こうして、反対主表面上にボンディングワイヤを用いずに平面支持体表面に接続し得る電極を有するとともに最上面金属拡がり抵抗を低減するためにコーナ位置に配置された制御電極を有する半導体デバイスを含む半導体デバイスパッケージが記載された。制御電極をコーナ位置へ移すことによって、制御電極の3つの辺ではなく2つの辺をソースパッドから離間させなければならなくなるだけであるから、ダイ表面積のより大きな部分を最上面金属のために利用することが可能になる。ゲートパッドのサイズを縮小することによって、最上面金属のために利用し得る面積が更に増大し得る。ソース及びゲートパッドを間隔を置いて格子状に配置することによって、平衡のとれた対称なパッド配置を有する通常のパッケージ設計の集積容易の利点を維持しながら、最上面金属拡がり抵抗を減少させることができる。このような格子間隔を増大することによって、ダイパッドの間において、半導体デバイスパッケージを受け取る平面支持体表面にビアを設けることもできる。製造容易性及び信頼性のためのベストプラクティスな設計規則を注意深く守ることによって、このような半導体デバイスパッケージは、最上面金属拡がり抵抗の低減によるデバイスオン抵抗の低減によってデバイス性能をさらに向上させながら、低いコスト及び高い生産効率で製造することができる。本発明の以上の説明から、本発明のコンセプトは本発明の範囲を逸脱することなく種々の技術を使用して実施できること明らかである。更に、本発明は特定の実施形態を参照して説明したが、当業者は、本発明の精神及び範囲から逸脱することなく形態及び細部に多くの変更を加えることができることを認識されよう。従って、開示の実施形態はあらゆる面で例示であり、限定を意図しない。更に、本発明は本願明細書に開示された特定の実施形態に限定されず、本発明の範囲から逸脱することなく多くの再配置、変更及び置換が可能であることにも理解されたい。"