半導体基板に設けられたトレンチ構造の縦型MOSトランジスタを有する半導体装置において、トレンチ内にはゲート電極が埋め込まれ、前記トレンチを囲む前記半導体基板表面にはソース電極が設けられ、前記ソース電極は、前記ゲート電極との隣接部において上方に盛り上がっており、前記ゲート電極は、前記ソース電極の盛り上がり部よりさらに上方に突出しており、前記ゲート電極の突出部にはサイドスペーサーが設けられ、前記ソース電極および前記ゲート電極の上面にはシリサイド層を有する、ことを特徴とする半導体装置第1導電型半導体基板と、前記第1導電型半導体基板上に第2導電型埋め込み層を挟んで設けられた第1導電型エピタキシャル成長層と、前記第2導電型埋め込み層の上の前記第1導電型エピタキシャル成長層の一部に形成された第1導電型ウェル拡散層と、前記第1導電型ウェル拡散層の表面から前記第2導電型埋め込み層に達する深さで形成された格子状あるいはストライプ状に配置されたトレンチ溝と、前記トレンチ溝の表面に形成されたゲート絶縁膜と前記ゲート絶縁膜を介して前記トレンチ溝を充填し、前記第1導電型ウェル拡散層の表面より高く突出したゲート電極と、前記ゲート電極の側面に形成されたサイドスペーサーと、第1導電型ウェル拡散層の前記トレンチ溝ではない島状領域の表面に形成された第2導電型ソース高濃度拡散層および第1導電型基板電位拡散層と、前記ゲート電極表面に形成された第1のシリサイド層と、前記第2導電型ソース高濃度拡散層および前記第1導電型基板電位拡散層の表面に形成された第2のシリサイド層と、を有し、前記島状領域の表面には皿型形状の底部および周囲の盛り上がり領域が形成され、前記サイドスペーサーは前記盛り上がり領域の上に配置され、前記第2導電型ソース高濃度拡散層は、前記前記盛り上がり領域に形成されており、前記第1のシリサイド層と前記第2のシリサイド層とは前記サイドスペーサーによって分離されていることを特徴とする半導体装置。トレンチ構造の縦型MOSトランジスタを有する半導体装置の製造方法において、半導体基板上のゲート電極を埋め込むトレンチとなる部分の周辺に前記トレンチとなる部分から所定量離間してSTIShallowTrenchIsolationによる埋め込み酸化膜を設ける工程、前記トレンチとなる部分にトレンチを設ける工程、前記トレンチ内にゲート酸化膜を設けた後、多結晶シリコンを積層し、前記トレンチを埋め込み、さらに前記半導体基板よりも高く積層する工程、前記トレンチ内および前記トレンチ上方以外の前記多結晶シリコンを除去し、前記半導体基板より突出したゲート電極を形成する工程、前記STIによる埋め込み酸化膜を除去する工程、酸化膜を堆積した後、エッチバックをし、前記ゲート電極の周囲にサイドスペーサーを形成する工程、前記ゲート電極を囲む前記半導体基板上にイオン注入し、ソース領域を形成する工程、シリサイデーション用金属膜を付着する工程、熱処理を加え、前記ゲート電極上および、前記ソース領域上にシリサイド層を形成する工程、を含むことを特徴とする半導体装置の製造方法。しかしながら、トレンチ構造を備えた縦型MOSトランジスタにおいて、トレンチ溝に埋め込まれたゲート電極の電気的接続を取るためのコンタクト抵抗低減のためにセルフアラインシリサイデーションを実施すると、トレンチ溝に埋め込まれたゲート電極上とトレンチ溝に隣接している基板およびソース高濃度拡散層のシリサイドとが導通してしまうという問題があった。そのために、ゲート電極上のシリサイド化が難しく、チップ面積縮小のためにトレンチ溝の幅のサイズ縮小を図ると、ゲート電極の抵抗が増大してしまうという問題があった。本発明は、トレンチ溝に埋め込まれたゲート電極上と基板およびソース高濃度拡散層とのシリサイドが分離可能であり、面積縮小のためのトレンチのサイズ縮小が可能であり高駆動能力化が可能である半導体装置およびその製造方法を供することを課題とする。上記課題を解決するために、本発明は次の手段を用いた。まず、第1導電型半導体基板と、第1導電型半導体基板上に第2導電型埋め込み層を挟んで設けられた第1導電型エピタキシャル成長層と、第2導電型埋め込み層の上の第1導電型エピタキシャル成長層の一部に形成された第1導電型ウェル拡散層と、第1導電型ウェル拡散層から第2導電型埋め込み層に達する深さで形成された格子状あるいはストライプ状の互いに連結したトレンチ溝と、トレンチ溝の表面に形成されたゲート絶縁膜とゲート絶縁膜を介してトレンチ溝を充填し、第1導電型ウェル拡散層表面より高く突出したゲート電極である多結晶シリコン膜と、ゲート電極の側面に形成されたサイドスペーサーと、第1導電型ウェル拡散層のトレンチ溝でない島状領域の表面の上部に形成された第2導電型ソース高濃度拡散層および第1導電型基板電位拡散層と、ゲート電極表面に形成されたシリサイド層と、第2導電型ソース高濃度拡散層および第1導電型基板電位拡散層の表面に形成されたシリサイド層とを有し、ゲート電極表面に形成されたシリサイド層と第2導電型ソース高濃度拡散層および第1導電型基板電位拡散層の表面に形成されたシリサイド層はサイドスペーサーによって分離されていることを特徴とする半導体装置とした。また、第2導電型ソース高濃度拡散層は、トレンチ溝でない島状領域の表面の皿型形状の底部および周囲盛り上がり領域に形成されることを特徴とする上記半導体装置とした。そして、上記記載の半導体装置の製造方法として、トレンチ溝でない島状領域の表面の皿型形状をSTIShallowTrenchIsolationによる埋め込み酸化膜である厚膜酸化膜をエッチング除去することにより形成する半導体装置の製造方法とした。上述したように、トレンチ構造を備えた縦型MOSトランジスタにおいて、一定間隔で連続するトレンチ溝間の、基板およびソース高濃度拡散層が電気的接続をするために設けられているトレンチ溝とならない領域に厚膜酸化膜を作成しておいて後から除去することで、周囲が高く内部が低い領域を形成する。周囲に形成される高い領域を利用することでサイドスペーサーを有するトレンチ構造を備えた縦型MOSトランジスタが形成され、トレンチ溝に埋め込まれたゲート電極上と基板およびソース高濃度拡散層とのシリサイドの分離が可能となる。この構造を用いることで面積縮小のためのトレンチのサイズ縮小が可能であり高駆動能力化が可能である半導体装置を得ることができる。以下、本発明の形態を図面に基づいて説明する。図1および図2は本発明の半導体装置の製造方法の実施例を示すための模式的断面図による工程順フローである。これらの模式的断面図は、図3Aの平面図で示す本発明の半導体装置の実施例におけるB-B断面に相当する位置で切断した図である。図1Aに示すように、抵抗率が20Ωcmから30Ωcmとなるように不純物となるホウ素を添加したP型半導体基板である第1導電型半導体基板に、砒素、燐、アンチモンなどのN型の不純物が、1×1016atom/cm3から1×1018atom/cm3程度の濃度で拡散された第2導電型埋め込み層1を有する第1導電型エピタキシャル成長層を成長層厚が数μmから数十μmとなるように成長させたものを基板とする。さらに、後にトレンチ構造を備える領域には、ボディとも呼ばれる第1導電型ウェル拡散層2を、ホウ素あるいは二フッ化ホウ素などの不純物を用いて1×1012atom/cm2から1×1013atom/cm2のドーズ量でイオン注入して形成する。上記の第2導電型埋め込み層1が例えばP型埋め込み層ならホウ素などの不純物を上記の濃度になるように不純物添加を行なう。第1導電型半導体基板、第2導電型埋め込み層1および第1導電型エピタキシャル成長基板の導電型は適宜選択される。さらに、後にトレンチ構造を備える領域の第1導電型ウェル拡散層2の表面に本発明の特徴のひとつである厚膜酸化膜3、例えば素子分離用のSTIShallowTrenchIsolationに代表される埋め込み酸化膜を膜厚は例えば数十nmとして、第1導電型ウェル拡散層2のトレンチ溝とはならない島状領域に備えておく。ここで、厚膜酸化膜3は島状領域の周囲において薄くなっており、内部では厚くなっており、一定の膜厚を有している。厚膜酸化膜3の周辺の形状はすり鉢状あるいは皿の縁状になっている。即ち、島状領域ではトレンチ溝に近い周囲では第1導電型ウェル拡散層2が盛り上がった盛り上がり領域となっており、その内部を取り囲んで底部を構成していることになる。さらに第1導電型ウェル拡散層2の表面および厚膜酸化膜3の表面にはトレンチエッチングのためのハードマスク4がパターンニングされ配置されている。このときのハードマスク4は、後のトレンチエッチングで十分な耐性が得られるならば熱酸化膜あるいは堆積酸化膜どちらかの単層構造も可能であり、レジスト膜あるいは窒化膜でも問題はない。引き続き、ハードマスク4を用いてエッチングによりトレンチ溝5を形成する。トレンチ溝5の深さは、トレンチ底部が第2導電型埋め込み層1に達するように形成することが好ましい。図1Aはこの状態を表している。さらに、トレンチ溝5の平面形状は、図3Aおよび図3Bに示すように格子状でもストライプ状でも良い。ここで素子平面図の図3AおよびBはいずれもトレンチ構造を備えた縦型MOSトランジスタの基本セルを示している。実際の半導体装置においては、チップ内にこうした基本セルが少なくとも数百個から数千個のオーダーで集積される。引き続き、図1Bに示すように、ハードマスク4を除去した後、トレンチ溝5の形状改善のため犠牲酸化膜6を例えば膜厚は数nmから数十nmの熱酸化にて形成する。その後、図1Cに示すように、犠牲酸化膜8を除去すると同じくして厚膜酸化膜3を除去することで、厚膜酸化膜3を除去した領域は周囲平面より低く形成される。ここは本実施例の特徴のひとつとなっている。すなわち、島状領域である非トレンチ溝領域の第1導電型ウェル拡散層2の表面は、周囲が盛り上り、内部は低く平らな皿型形状となる。続いて、トレンチ溝5及び第1導電型ウェル拡散層2表面にゲート絶縁膜7を例えば膜厚が数百Åから数千Åの熱酸化膜で形成する。さらに、ドープト多結晶シリコン膜を好ましくは膜厚を100nmから500nmで堆積した後、レジスト膜8でパターンニングしてオーバーエッチングしてトレンチ溝5にドープト多結晶シリコン膜を埋め込んだゲート電極9を得る。レジスト膜8はトレンチ溝5の上方を被覆するようにパターンニングされているため、ゲート電極9表面は第1導電型ウェル拡散層2表面より突出し、皿型形状の最も高い周囲部分の盛り上がり領域よりもさらに高い形状となっている。その後、図1Dに示すようにレジスト膜8を除去して堆積酸化膜10を、例えば膜厚は数百nmで積層する。引き続き、図1Eに示すように堆積酸化膜10をエッチバックすることで、ゲート電極9側面にサイドスペーサー11を形成する。次に、ソース高濃度拡散層および基板電位高濃度拡散層をイオン注入するための堆積酸化膜12を例えば膜厚は数十nmで堆積する。さらに、図2Aに示すように、レジスト膜13でパターンニングしてソース領域を形成するための第2導電型の不純物添加をイオン注入法でおこなう。不純物注入される領域はゲート電極9側方の第1導電型ウェル拡散層2表面近傍である。さらに、図2Bに示すようにレジスト膜13を除去したのち、新たにレジスト膜14をゲート電極9及びサイドスペーサー11を被覆するようにパターンニングして基板電位領域を形成するための第1導電型の不純物添加をイオン注入法でおこなう。図2Aおよび図2Bのイオン注入に関して、導電型がN型なら例えば砒素あるいは燐を好ましくは1×1018atom/cm2から1×1016atom/cm2のドーズ量でイオン注入する。一方で、導電型がP型ならホウ素あるいはニフッ化ホウ素を好ましくは1×1015atom/cm2から1×1016atom/cm2のドーズ量でイオン注入する。さらに、ここでのソース領域および基板電位領域への不純物添加は、トレンチ溝5を備えない同一チップ内のMOSトランジスタソース領域への不純物添加と同時におこなっても良い。その後、図2Cに示すように、800°C~1000°Cで数時間熱処理することで、ゲート電極9側方の第1導電型ウェル拡散層2表面に第2導電型ソース高濃度拡散層15を、そして、複数の第2導電型ソース高濃度拡散層15の間などに第1導電型基板電位高濃度拡散層16を形成させる。このとき、第1導電型ウェル拡散層2表面は周囲が盛り上がった皿型形状となっているため、第2導電型ソース高濃度拡散層15は、皿型の底部領域だけでなく、周囲の盛り上がり領域にも形成されることになる。これにより、第1導電型ウェル拡散層2に形成されたトレンチ溝5を備えて、縦方向に動作するトレンチ構造を備えた縦型MOSトランジスタの素子構造が整う。引き続き、堆積酸化膜12を除去した後、セルフアラインシリサイデーションのための金属膜17、例えばコバルトやタングステンなどを数十nmで堆積する。次に、図2Dに示すように、RTAなどで熱処理を例えば800°Cから1000°Cで数十秒から数分間で処理することでシリサイド18をゲート電極9および第2導電型ソース高濃度拡散層15および第1導電型基板電位高濃度拡散層16の共通部分に形成する。このとき、サイドスペーサー11表面にはシリサイドは形成されず、自己整合的にシリサイドサリサイド構造が形成されることになる。また、第2導電型ソース高濃度拡散層15上の皿型の底部領域にはシリサイド形成されるが、周囲の盛り上がり領域にはシリサイドが形成されない。このことより、ゲート電極9上のシリサイド18と第2導電型ソース高濃度拡散層15上のシリサイド18は十分な距離をもって分離されることになる。その後、図2Eに示すように、層間絶縁膜19を例えば膜厚は数百nmから1μmで積層させた後、ゲート電極9、第2導電型ソース高濃度拡散層15および第1導電型基板電位高濃度拡散層16の共通部分の電気的接続を取るためのコンタクト孔20を形成し、タングステンなどのプラグを埋め込み、ソース基板共通電位配線21およびゲート電位配線22を形成する。以上より、本発明の特徴であるトレンチ溝に埋め込んだゲート電極上のシリサイドとソース高濃度拡散層、基板電位高濃度拡散層上のシリサイドとをサイドスペーサーを利用して自己整合的に分離して形成することが可能であることから、面積縮小のためのゲート電極のサイズ縮小をしても十分低いコンタクト抵抗が実現できる。