"複数の負荷に対応する複数の駆動回路が内蔵されている駆動回路ICと、前記複数の駆動回路に対して異なるタイミングで駆動制御信号を出力する制御回路ICとで構成される負荷駆動システムにおいて、前記制御回路ICに、前記複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力手段を備え、前記駆動回路ICに、前記複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、前記許可判別信号の電圧が対応する駆動回路について定められているレベルになると、前記駆動制御信号を対応する駆動回路に出力する駆動制御信号出力手段を備えたことを特徴とする負荷駆動システム。前記許可判別信号出力手段は、電源とグランドとの間に接続され、前記駆動回路の数をnとするとn1個の抵抗素子からなる直列回路と、この直列回路の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンするn個のトランジスタとで構成され、前記直列回路において最も電源に近い側に位置する共通接続点より前記許可判別信号を出力することを特徴とする請求項1記載の負荷駆動システム。前記駆動制御信号出力手段は、前記許可判別信号の電圧が対応する駆動回路について定められているレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力手段と、前記イネーブル信号と前記駆動制御信号との論理積をとる論理積ゲートとで構成されることを特徴とする請求項1又は2記載の負荷駆動システム。前記駆動制御信号出力手段は、前記駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても前記駆動制御信号を対応する駆動回路に出力するオフ回避手段を備えたことを特徴とする請求項3記載の負荷駆動システム。請求項3における論理積ゲートを第1論理積ゲートとすると、前記オフ回避手段は、各駆動制御信号について設けられる、第2及び第3論理積ゲートと、前記第1~第3論理積ゲートからの出力信号がそれぞれ入力される論理和ゲートとで構成され、前記第1論理積ゲートの入力端子には、前記論理和ゲートの出力信号と、前記駆動制御信号とが与えられ、前記第2論理積ゲートの入力端子には、前記論理和ゲートの出力信号と、前記イネーブル信号とが与えられていることを特徴とする請求項4記載の負荷駆動システム。前記制御回路ICが、1つ以上の駆動回路ICに対して駆動制御信号を出力する構成において、前記駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して、前記駆動制御信号及び前記許可判別信号を個別に出力することを特徴とする請求項1ないし5の何れかに記載の負荷駆動システム。しかしながら、特許文献1の技術では、遅延素子が与える遅延時間内で原信号側にノイズが印加された場合には、そのノイズの影響を排除することができない。本発明は上記事情に鑑みてなされたものであり、その目的は、制御回路ICと駆動回路ICとの間を接続する信号線に印加されるノイズの対策を、より適切に行うことができる負荷駆動システムを提供することにある。請求項1記載の負荷駆動システムによれば、制御回路IC側に、複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力手段を備える。また、駆動回路IC側に、複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、許可判別信号の電圧が対応する駆動回路について定められているレベルになると、駆動制御信号を対応する駆動回路に出力する駆動制御信号出力手段を備える。これにより、駆動回路IC側では、許可判別信号の電圧が対応する駆動回路のレベルになっていない期間に、駆動制御信号を送信する信号線にアクティブ側のレベルを呈するノイズが重畳されたとしても、駆動制御信号は駆動回路に出力されることが阻止される。そして、許可判別信号は原信号である駆動制御信号に同期して出力されるので、特許文献1のように、遅延時間内にノイズが印加された場合の問題が生じることが無い。また、制御回路ICより出力されるのは、マルチレベルで電圧が変化する許可判別信号であるから、信号線を1本追加するだけでノイズ対策を行うことができ、負荷の誤動作を防止できる。請求項2記載の負荷駆動システムによれば、許可判別信号出力手段を、電源とグランドとの間に接続され、駆動回路の数をnとするとn1個の抵抗素子からなる直列回路と、この直列回路の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンするn個のトランジスタとで構成する。そして、直列回路において最も電源に近い側に位置する共通接続点より許可判別信号を出力する。これにより、各駆動制御信号がアクティブになることで対応するトランジスタがオンすると、n1個の抵抗素子からなる直列回路の共通接続点の1つがグランドに短絡されて、電源電圧を分圧した電圧が変化する。従って、マルチレベルの電圧信号を許可判別信号として出力することができる。請求項3記載の負荷駆動システムによれば、駆動制御信号出力手段を、許可判別信号の電圧が対応する駆動回路のレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力手段と、イネーブル信号と駆動制御信号との論理積をとる論理積ゲートとで構成する。従って、対応するイネーブル信号がアクティブとなっている期間に駆動制御信号を駆動回路に出力することができる。請求項4記載の負荷駆動システムによれば、オフ回避手段は、駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても駆動制御信号を対応する駆動回路に出力する。このように構成すれば、駆動制御信号がアクティブになる期間に振幅がインアクティブ側に振れるノイズが重畳されたとしても、その影響を回避して駆動制御信号を駆動回路に出力し続けることができる。請求項5記載の負荷駆動システムによれば、請求項3における論理積ゲートを第1論理積ゲートとすると、オフ回避手段を、各駆動制御信号について設けられる、第2及び第3論理積ゲートと論理和ゲートとで構成する。そして、第2論理積ゲートの入力端子には論理和ゲートの出力信号と駆動制御信号とを与え、第3論理積ゲートの入力端子には、論理和ゲートの出力信号とイネーブル信号とを与える。駆動制御信号とイネーブル信号とが双方ともアクティブになった場合は第2論理積ゲートを介して駆動制御信号が出力される。また、その状態から、駆動制御信号がインアクティブになると、第3論理積ゲートを介して駆動制御信号が出力され続け、その逆にイネーブル信号がインアクティブになると、第2論理積ゲートを介して駆動制御信号が出力され続ける。請求項6記載の負荷駆動システムによれば、制御回路ICが、1つ以上の駆動回路ICに対して駆動制御信号を出力する構成の場合に、駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して駆動制御信号及び許可判別信号を個別に出力する。したがって、負荷の駆動タイミングが同時になるものが存在する場合でも、それらを異なるグループに分けて駆動することで許可判別信号によるノイズ対策が可能となる。第1実施例以下、第1実施例について図1ないし図3を参照して説明する。尚、図7と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。負荷駆動システムの構成を示す図1において、ECU11制御回路ICの内部では、ベースが信号出力端子1~4にそれぞれ接続され、エミッタがグランドに接続されるNPNトランジスタTr11~Tr14が設けられているn=4。また、電源VCとグランドとの間には、抵抗素子R15~R11からなる直列回路12が接続されており、抵抗素子R11及びR12,抵抗素子R12及びR13,抵抗素子R13及びR14,抵抗素子R14及びR15の各共通接続点には、NPNトランジスタTr11~Tr14のコレクタがそれぞれ接続されている。そして、抵抗素子R14及びR15の共通接続点は、許可判別信号の出力端子に接続されている。尚、NPNトランジスタTr11~Tr14と、直列回路12とが許可判別信号出力回路許可判別信号出力手段13を構成している。一方、EDU14駆動回路ICの内部では、4つの比較器CM1~CM4と、デマルチプレクサ15と、4つのアンドゲートG1~G4とが設けられている。比較器CM1~CM4の反転入力端子には、信号線S5を介して入力される許可判別信号が共通に与えられており、非反転入力端子には、それぞれ異なる比較用の基準電圧,例えば4.5V,3.5V,2.5V,1.5Vが与えられている。そして、比較器CM1~CM4の各出力端子は、デマルチプレクサ15の入力端子にそれぞれ接続されている。デマルチプレクサ15は、各比較器CM1~CM4からの出力信号を論理合成してイネーブル信号1’~4’をANDゲートG1~G4の一方の入力端子にそれぞれ出力する。ANDゲートG1~G4の他方の入力端子には、駆動制御信号1~4がそれぞれ与えられており、ANDゲートG1~G4の出力端子は、制御素子部1の入力端子に接続されている。図2に示すように、許可判別信号の電圧が1.5V以下の場合は比較器CM1~CM4の全てがハイレベルを出力し、上記電圧が1.5Vを超えて且つ2.5V以下の場合は比較器CM1~CM3が、上記電圧が2.5Vを超えて且つ3.5V以下の場合は比較器CM1及びCM2が、上記電圧が3.5Vを超えて且つ4.5V以下の場合は比較器CM1のみがハイレベルを出力する。これに合わせて、ECU11の直列回路12の分圧比は、NPNトランジスタTr11~Tr14がそれぞれオンした場合は、例えば許可判別信号の電圧がそれぞれ0V,2.0V,3.0V,4.0Vとなるように設定されている。そして、デマルチプレクサ15は、比較器CM1~CM4の各出力信号を論理合成し、比較器CM1のみがハイレベルを出力するとイネーブル信号1’をアクティブハイにし、比較器CM1及びCM2がハイレベルを出力するとイネーブル信号2’をアクティブにし、比較器CM1~CM3がハイレベルを出力するとイネーブル信号3’をアクティブにし、比較器CM1~CM4がハイレベルを出力するとイネーブル信号4’をアクティブにする。尚、比較器CM1~CM4と、デマルチプレクサ15とがイネーブル信号出力回路イネーブル信号出力手段16を構成しており、イネーブル信号出力回路16と、ANDゲートG1~G4とが駆動制御信号出力回路駆動制御信号出力手段17を構成している。次に、本実施例の作用について図3を参照して説明する。図3aに示すように、ECU11は、インジェクタL1~L4を順次通電するように駆動制御信号1~4を順次タイミングをずらしてアクティブハイにする。駆動制御信号1~4がハイレベルになると、NPNトランジスタTr11~Tr14がそれぞれオンになる。NPNトランジスタTr11がオンすると、抵抗素子R11が短絡されて許可判別信号の電位Vaは、Va=VcR12R13R14/R12R13R14R15となる。ただし、トランジスタのコレクタ-エミッタ間電圧は無視している。これにより、比較器CM1のみがハイレベルを出力するので、デマルチプレクサ15は図2の真理値表に従いイネーブル信号1’をアクティブにする。すると、駆動制御信号1とイネーブル信号1’とが共にハイレベルとなるので、ANDゲートG1を介して制御素子部1に1の最終駆動信号が出力される図3d参照。NPNトランジスタTr12がオンすると、抵抗素子R11及びR12が短絡されて許可判別信号の電位Vaは、Va=VcR13R14/R13R14R15となり、比較器CM1及びCM2がハイレベルを出力するので、デマルチプレクサ15はイネーブル信号2’をアクティブにする。すると、ANDゲートG2を介して制御素子部1に2の最終駆動信号が出力される2以降については、図3での図示を省略。NPNトランジスタTr13がオンすると、抵抗素子R11~R13が短絡されて許可判別信号の電位Vaは、Va=VcR14/R14R15となり、比較器CM1~CM3がハイレベルを出力するので、デマルチプレクサ15はイネーブル信号3’をアクティブにする。すると、ANDゲートG3を介して制御素子部1に3の最終駆動信号が出力される。NPNトランジスタTr14がオンすると、抵抗素子R11~R14が短絡されて許可判別信号の電位Vaは、グランド電位;0Vになる図3b参照。従って、比較器CM1~CM4がハイレベルを出力するので、デマルチプレクサ15はイネーブル信号4’をアクティブにする。すると、ANDゲートG4を介して制御素子部1に4の最終駆動信号が出力される。以上のように動作することで、例えば図3aに示すように、駆動制御信号1が出力されるタイミングとは異なるタイミングで、信号線S1に電圧振幅がアクティブ側に変化するようなノイズが印加されたとしても、ANDゲートG1によって1の最終駆動信号の出力は阻止される。その他の駆動制御信号2~4についても、ANDゲートG2~G4が同様に作用する。以上のように本実施例によれば、ECU11側に、複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力回路13を備える。また、EDU14側に、複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、許可判別信号の電圧が対応する駆動回路について定められているレベルになると、駆動制御信号を対応する駆動回路に出力する駆動制御信号出力回路17を備える。これにより、ECU11側では、許可判別信号の電圧が対応する駆動回路のレベルになっていない期間に、駆動制御信号を送信する信号線S1~S4にアクティブ側のレベルを呈するノイズが重畳されたとしても、駆動制御信号は制御素子部1に出力されることが阻止される。そして、許可判別信号は原信号である駆動制御信号に同期して出力されるので、特許文献1のように、遅延時間内にノイズが印加された場合の問題が生じることが無い。また、ECU11より出力されるのは、マルチレベルで電圧が変化する許可判別信号であるから、信号線S5を1本追加するだけでノイズ対策を行うことができ、負荷の誤動作を防止できる。そして、許可判別信号出力回路13を、電源VCとグランドとの間に接続され、5個の抵抗素子R11~R15からなる直列回路12と、この直列回路12の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンする4個のNPNトランジスタTr11~Tr14とで構成し、直列回路12において最も電源VCに近い側に位置する抵抗素子R14及びR15の共通接続点より許可判別信号を出力するようにした。これにより、各駆動制御信号がアクティブになることで対応するNPNトランジスタがオンすると、直列回路12の共通接続点の1つがグランドに短絡されて、電源電圧VCを分圧した電圧が変化する。従って、マルチレベルの電圧信号を許可判別信号として出力することができる。また、駆動制御信号出力回路17を、許可判別信号の電圧が対応する駆動回路のレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力回路16と、イネーブル信号と駆動制御信号との論理積をとるANDゲートG1~G4とで構成したので、対応するイネーブル信号1’~4’がアクティブとなっている期間に駆動制御信号1~4を駆動回路に出力することができる。第2実施例図4及び図5は第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例では、EDU14A側における駆動制御信号出力回路駆動制御信号出力手段21の構成が第1実施例と相違している。図4では、駆動制御信号1のみについて示すが、駆動制御信号1に対応する構成として、ANDゲートG1に替えて、3つのANDゲートG11~G13第2,第1,第3論理積ゲートと、ORゲート14論理和ゲートとが配置されている。ANDゲートG11~G13の出力端子は、ORゲート14の入力端子にそれぞれ接続されており、ANDゲートG12の入力端子には、駆動制御信号1とデマルチプレクサ16が出力するイネーブル信号1’とが与えられている。すなわち、ANDゲートG12は第1実施例のANDゲートG1に相当する。ANDゲートG11の入力端子には、駆動制御信号1とORゲートG14の出力信号とが与えられ、ANDゲートG13の入力端子には、イネーブル信号1’とORゲートG14の出力信号とが与えられている。そして、ORゲートG14の出力端子が制御素子部1の入力端子に接続されている。尚、ANDゲートG11,G13とORゲートG14とがオフ回避回路オフ回避手段22を構成しており、イネーブル信号出力回路16とオフ回避回路22とが駆動制御信号出力回路21を構成している。次に、第2実施例の作用について図5を参照して説明する。図5aに示すように、駆動制御信号1が出力されている期間に、信号線S1に電圧振幅がインアクティブ側に変化するようなノイズが印加された場合を想定する。このとき、ANDゲートG11及びG12の出力信号は、上記ノイズによりローレベルに変化するタイミングでローレベルとなるが、ANDゲートG13の出力信号はハイレベルのまま変化しないので、ORゲートG14を介して1の最終駆動信号はハイレベルを維持する図5d参照。また、図5には示さないが、駆動制御信号1が出力されている期間に、EDU14Aの内部においてイネーブル信号1’側に同様のノイズが印加されると、ANDゲートG12及びG13の出力信号はローレベルとなるが、ANDゲートG11の出力信号はハイレベルのまま変化しないので、やはり1の最終駆動信号はハイレベルを維持する。そして第1実施例と同様に、駆動制御信号1が出力されている期間にアクティブ側に変化するノイズが印加された場合は、ANDゲートG12によって1の最終駆動信号はハイレベルを維持する。その他の駆動制御信号2~4についても同様に作用する。従って、インアクティブ側に変化するようなノイズが印加された場合でも、その影響を排除することができる。以上のように第2実施例によれば、オフ回避回路22は、駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても駆動制御信号を対応する駆動回路に出力するので,駆動制御信号がアクティブになる期間に振幅がインアクティブ側に振れるノイズが重畳されたとしても、その影響を回避して駆動制御信号を駆動回路に出力し続けることができる。そして、オフ回避回路22を、各駆動制御信号について設けられる、ANDゲートG11,G13とORゲート14とで構成し、ANDゲートG11の入力端子にはORゲート14の出力信号と駆動制御信号とを与え、ANDゲートG13の入力端子には、ORゲートG14の出力信号とイネーブル信号とを与えるので、上記ノイズの影響を、ANDゲートG11,G13とORゲート14との作用により回避できる。第3実施例図6は第3実施例を示すものであり、第1実施例と異なる部分のみ説明する。第3実施例は、1つのECU11Aが複数のEDU14a,14bに対して駆動制御信号を出力する場合の構成を示す。この場合、EDU14aについては、例えば第1又は第2実施例と同様に駆動制御信号1~4によって制御されるものとする。これに対してEDU14bは駆動制御信号5~8によって制御されるが、駆動制御信号5~8による負荷,例えばインジェクタL5~L8の駆動タイミングは、駆動制御信号1~4によるインジェクタL1~L4の駆動タイミングと少なくとも1つ以上同時になるものがある。そこで、インジェクタLの駆動タイミングが互いに重ならないものをグループ化して、それぞれEDU14a,14bにより駆動することとし、ECU11Aは、それぞれに駆動制御信号1~4,5~8を独立に出力する。そして、許可判別信号についてもEDU14a,14bに対して個別に出力する。すなわち、複数のインジェクタLの内、駆動タイミングが同時になるものが存在する場合でも、それらに対して独立の許可判別信号を出力することで第1,第2実施例と同様に制御することができる。尚、EDU14a,14bを一体化して、ECU11Aが一体化したEDU14に駆動制御信号1~4,5~8と、それらに付随する独立の許可判別信号を出力するようにしても良い。また、3つ以上のインジェクタLが同時にアクティブとなる場合には、駆動制御信号及び許可判別信号を3つ以上のグループに分けて出力すれば良い。またその場合、EDU14自体は1つでも、或いは3つ以上に別れていても良い。以上のように第3実施例によれば、ECU11Aが1つ以上のEDU14に対して駆動制御信号を出力する構成の場合に、駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して駆動制御信号1~4,5~8と許可判別信号とを個別に出力するので、インジェクタLの駆動タイミングが同時になるものが存在する場合でも、それらを異なるグループに分けて駆動することで許可判別信号によるノイズ対策が可能となる。本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。比較器CM1~CM4をウインドウコンパレータとして構成する場合は、デマルチプレクサ15は不要である。インジェクタの数は、4未満や5以上であっても良い。各信号のアクティブレベルはローであっても良い。負荷はインジェクタに限ることはなく、モータやランプ等であっても良い。また、車両に搭載される負荷駆動システムに限ることはない。"