少なくとも第1導電型を有する半導体基板を用意し、前記半導体基板の主面側に第2導電型を有する拡散領域と該拡散領域に隣接する第1の主電極とを形成する工程と、前記半導体基板を前記半導体基板の裏面側から研削して薄厚化する工程と、薄厚化された前記半導体基板の裏面側に前記第1導電型または前記第2導電型を有する不純物をイオン注入する工程と、前記第1の主電極を構成する材料の融点以下の温度によって前記第1導電型または前記第2導電型を有する不純物を活性化する工程と、を備えることを特徴とする半導体装置の製造方法。前記半導体基板は、前記第1導電型の不純物濃度について、高濃度領域と低濃度領域と傾斜領域とを有することを特徴とする請求項1に記載の半導体装置の製造方法。前記半導体基板の裏面側から研削して薄厚化する工程において、前記高濃度領域の全てと前記傾斜領域の一部とが除去されることを特徴とする請求項2に記載の半導体装置の製造方法。数十~百数十μm程度に薄厚化されたウェハは機械的強度が低くなるため、その後の各製造工程および搬送時においてウェハの割れ欠けが発生し、歩留が低下する懸念がある。そのため、薄厚化後もウェハの機械的強度を維持できる薄厚化工程を導入しても良いが、製造工程の高コスト化につながり、半導体装置の低コスト化が妨げられてしまう。本発明は、特殊な工程を用いることなく高歩留かつ安価に薄型の半導体装置を提供するものである。本発明の一態様によれば、少なくとも第1導電型を有する半導体基板を用意し、前記半導体基板の主面側に第2導電型を有する拡散領域と該拡散領域に隣接する第1の主電極とを形成する工程と、前記半導体基板を前記半導体基板の裏面側から研削して薄厚化する工程と、薄厚化された前記半導体基板の裏面側に前記第1導電型または前記第2導電型を有する不純物をイオン注入する工程と、前記第1の主電極を構成する材料の融点以下の温度によって前記第1導電型または前記第2導電型を有する不純物を活性化する工程と、を備えることを特徴とする。本発明によれば、特殊な工程を用いることなく高歩留かつ安価に薄型の半導体装置を提供することができる。次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施形態図1は、本発明の第1の実施形態に係る半導体装置1の構造を示す模式的な断面図である。本実施形態に係る半導体装置1は、コレクタ領域11とバッファ領域12とドリフト領域13とベース領域14とエミッタ領域15とトレンチ21とゲート絶縁膜22とゲート電極23と層間絶縁膜24とエミッタ電極25とコレクタ電極26とを備える。半導体装置1はLPTLightPunchThrough型のIGBTInsulatedGateBipolarTransistorである。ドリフト領域13は半導体基板10を構成し、その他の半導体領域11、12、14、15は半導体基板10に形成された拡散領域である。また、ドリフト領域13とベース領域14とエミッタ領域15とトレンチ21とゲート絶縁膜22とゲート電極23とは、MOSFETMetalOxideSemiconductorFieldEffectTransistor構造を構成する。コレクタ領域11は、p型の拡散領域であり半導体基板10の裏面に露出する。バッファ領域12は、n型の拡散領域でありコレクタ領域11とドリフト領域13との間に形成される。ドリフト領域13は、バッファ領域12よりも低い不純物濃度を有するn-型の半導体領域であり半導体基板10を構成する。ベース領域14は、p型の拡散領域であり半導体基板10の主面に露出する。エミッタ領域15は、n型の拡散領域であり半導体基板10の主面に露出する。トレンチ21は、半導体基板10の主面から内部に向かってエッチング工程により形成された孔あるいは溝であり、ドリフト領域13の主面側に形成されたエミッタ領域15およびベース領域14を貫通しドリフト領域13内に到達するように形成される。ゲート絶縁膜22は、熱酸化によりトレンチ21の側面および底面に沿って形成された酸化膜である。ゲート電極23は、CVDChemicalVaporDepositionによりゲート絶縁膜22を介してトレンチ21の内部を埋め込むように形成されたポリシリコン層である。層間絶縁膜24は、CVDによりゲート電極23とエミッタ電極25との間を電気的に絶縁するように形成された酸化膜である。エミッタ電極25は、スパッタにより半導体基板10の主面側に形成されたAlAluminum層であり、ベース領域14およびエミッタ領域15と電気的に接続される。コレクタ電極26は、スパッタにより半導体基板10の裏面側に形成されたPdPalladium、TiTitaniumおよびNiNickel等からなる金属層であり、コレクタ領域11に電気的に接続される。図2は、本発明の第1の実施形態に係る半導体装置1の製造方法を示す模式的な工程断面図である。まず、数百μm程度の厚みを有する半導体基板10ドリフト領域13を用意し、半導体基板10の主面図2における上面からBBoronおよびPPhosphorusを所望の領域に拡散させ、ベース領域14およびエミッタ領域15を形成する。次に、図示しないマスクを介して半導体基板10の主面にドライエッチングを施し、エミッタ領域15、ベース領域14およびドリフト領域13に隣接するトレンチ21を形成し、ゲート絶縁膜22およびゲート電極23を形成する。次に、エミッタ領域15、ゲート絶縁膜22およびゲート電極23に隣接するように層間絶縁膜24を形成し、エミッタ電極25を形成する図2a。但し、トレンチ21を形成した後にエミッタ領域15を形成しても良く、周知の自己整合プロセスを採用することができる。この工程により、半導体基板10の主面側にMOSFET構造が形成される。次に、図示しないサポートテープがエミッタ電極25上に貼り付けられ、研削バックグラインド工程が半導体基板10の裏面に施される。サポートテープは、研削工程においてMOSFET構造が形成された半導体基板10の主面側を保護するテープである。研削工程によって、半導体基板10全体の厚みは、数十~百数十μm程度まで薄厚化される。次に、薄厚化後のドリフト領域13の裏面全体にPをイオン注入し、サポートテープを剥離した後、ウェハに500°C以下で30分程度の熱処理活性化工程を施してバッファ領域12を形成する図2b。次に、バッファ領域12の裏面図における下面側からBをイオン注入し、ウェハに500°C以下で30分程度の熱処理を施してコレクタ領域11を形成する図2c。活性化工程の温度は、エミッタ電極25を構成するAlの融点よりも低い温度であれば良いが、400°C以上かつ500°C以下とすることが好ましい。最後に、コレクタ領域11の裏面側にコレクタ電極26を形成し、図1に示す半導体装置1が得られる。本実施形態に係る半導体装置の製造方法によれば、従来の製造工程において薄厚化工程研削工程後に行われていたエミッタ電極25を形成するためのスパッタ工程が、薄厚化工程前に行われる。そのため、薄厚化工程後のウェハ破損が抑制され、半導体装置の歩留が改善される。また、バッファ領域12及びコレクタ領域11の活性化工程が低温の熱処理であるため、MOSFET構造への影響を少なくすることができる。特に、活性化工程の温度を400°C以上かつ500°C以下とすることで、不純物の活性化率の低下を抑制することができる。また、レーザアニールやフラッシュランプアニールを採用する場合に比べ、製造工程を低コスト化できる。第2の実施形態図3は、本発明の第2の実施形態に係る半導体装置1の製造方法を示す模式的な工程断面図である。まず、数百μm程度の厚みを有する半導体基板30を用意する。半導体基板30は、あらかじめ不純物が拡散されたDWDiffusedWafer基板であり、より高い不純物濃度を有するn型半導体領域32と、より低い不純物濃度を有するn-型半導体領域33とを含む。半導体装置1において、n型半導体領域32の一部はバッファ領域として利用され、n-型半導体領域33はドリフト領域として利用される。本発明の第1の実施形態に係る半導体装置1の製造方法と同様にして、半導体基板30にベース領域34およびエミッタ領域35を形成し、エミッタ領域35、ベース領域34およびドリフト領域33に隣接するトレンチ21を形成し、ゲート絶縁膜22およびゲート電極23を形成する図3a。この工程により、半導体基板30の主面側にMOSFETが形成される。次に、図示しないサポートテープがエミッタ電極25上に貼り付けられ、研削バックグラインド工程が半導体基板30の裏面に施される。本実施形態に係る研削工程において、n型半導体領域32の一部のみが研削され、半導体基板30全体の厚みは数十~百数十μm程度まで薄厚化される。なお、研削後のn型半導体領域32の裏面不純物濃度は、5×1014~1×1016cm-3の範囲である。次に、薄厚化後のバッファ領域32の裏面側からBをイオン注入し、ウェハに500°C以下で30分程度の熱処理を施してコレクタ領域31を形成する図3b。最後に、コレクタ領域31の裏面側にコレクタ電極26を形成し、図1に示す半導体装置と略同一の半導体装置が得られる。なお、薄厚化後のバッファ領域32に注入されるイオン種としてPまたはAsArsenicを選択する等の工程変更により、MOSFETを製造することができる。図4は、本実施形態に係る半導体装置の製造方法において使用された半導体基板DW基板30と、その厚み方向におけるn型不純物濃度分布図である。半導体基板30のn型不純物濃度は、主面側図4における左側で最も低く、裏面側図4における右側で最も高く、裏面側から主面側に向かって低くなる。すなわち、半導体基板30は、n型不純物濃度について、高濃度領域と低濃度領域と傾斜領域とを有する。本実施形態に係る研削工程において、半導体基板30を数十~百数十μm程度まで研削することで、高濃度領域の全てと傾斜領域の一部とが除去されることで、不純物濃度が略均一なドリフト領域31と不純物濃度に傾斜を有するバッファ領域32とが得られる。第3の実施形態図5は、本発明の第3の実施形態に係る半導体装置の製造方法を示す模式的な工程断面図である。まず、本発明の第2の実施形態に係る半導体装置の製造方法と同様に半導体基板30を用意する。次に、半導体基板30の主面図5における上面からBを所望の領域に拡散させ、p型のアノード領域36を形成し、アノード領域36に電気的に接続されるようにアノード電極27が形成される。図5a。この工程により、半導体基板30の主面側にダイオードが形成される。次に、図示しないサポートテープがアノード電極27上に貼り付けられ、本発明の第2の実施形態に係る半導体装置の製造方法と同様に、研削バックグラインド工程が半導体基板30の裏面に施される。次に、薄厚化後の半導体基板30の裏面側からPをイオン注入し、ウェハに500°C以下で30分程度の熱処理を施してカソード領域37を形成する図5b。最後に、カソード領域37の裏面側にカソード電極28を形成し、ダイオードからなる半導体装置が得られる。本実施形態に係る半導体装置の製造方法によれば、第2の実施形態に係る半導体装置の製造方法と同様の作用効果が得られる。上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。