下地層と、前記下地層の上に設けられ、交互に積層された複数の電極層と複数の第1絶縁層とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通する第1ホールの側壁に設けられたメモリ膜と、前記第1ホール内に設けられた前記メモリ膜の内側に設けられた第1チャネルボディ層と、前記第1積層体の上に設けられた層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲート電極層と、前記選択ゲート電極層の上に設けられた第2絶縁層と、を有する第2の積層体と、前記第1ホールに連通し、前記第2積層体および前記層間絶縁膜を前記第2積層体の積層方向に貫通する第2ホールの側壁に設けられたゲート絶縁膜と、前記第2ホール内における前記ゲート絶縁膜の内側に設けられ、前記第1チャネルボディ層とつながった第2チャネルボディ層と、を備え、前記選択ゲート電極層と前記第2絶縁層との第1界面における前記選択ゲート電極層側の前記第2ホールの第1の孔径は、前記選択ゲート電極層と前記層間絶縁膜との第2界面における前記選択ゲート電極層側の前記第2ホールの第2の孔径よりも小さいことを特徴とする不揮発性半導体記憶装置。前記第1界面から前記第2界面に向かって、前記第2ホールの孔径が徐々に大きくなっていることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記第1界面と前記第2界面との間における前記第2ホールの第3の孔径は、前記第1の孔径および前記第2の孔径よりも大きいことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記第1界面と前記第2界面との間の位置における前記第2ホールの第3の孔径は、前記第1の孔径よりも大きく、前記第3の孔径の位置から前記第2界面までの前記第2ホールの孔径が略同じであることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記第1の孔径と前記第2の孔径との差は、5ナノメートル以上であることを特徴とする請求項1~4のいずれか1つに記載の不揮発性半導体記憶装置。下地層の上に、交互に積層された複数の電極層と複数の第1絶縁層とを有する第1積層体を形成する工程と、前記第1積層体の上に、層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、選択ゲート電極層、第2の絶縁層の順に積層させた第2積層体を形成する工程と、前記第1積層体を前記第1積層体の積層方向に貫通する第1ホールと、前記第2積層体および前記層間絶縁膜を前記第2積層体の積層方向に貫通し前記第1ホールと連通する第2ホールと、を形成する工程と、前記選択ゲート電極層と前記第2絶縁層との第1界面において、前記選択ゲート電極層と前記第2絶縁層との間に段差部を形成する工程と、前記第1ホールの側壁にメモリ膜を形成し、前記第2のホールの側壁にゲート絶縁膜を形成する工程と、前記メモリ膜の内側に第1チャネルボディ層を形成し、前記ゲート絶縁膜の内側に、前記第1チャネルボディ層とつながった第2チャネルボディ層を形成する工程と、前記第2ホールを通じて、前記段差部を被覆する前記第2チャネルボディ層に、不純物元素を注入する工程と、を備え、前記第2ホールを形成する際には、前記第1界面において前記選択ゲート電極層側に設けられる前記第2ホールの第1の孔径を、前記選択ゲート電極層と前記層間絶縁膜との第2界面において前記選択ゲート電極層側に設けられる前記第2ホールの第2の孔径よりも小さくなるように調整することを特徴とする不揮発性半導体記憶装置の製造方法。本発明が解決しようとする課題は、選択ゲートの閾値電圧の変動が抑制された不揮発性半導体記憶装置およびその製造方法を提供することである。実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、交互に積層された複数の電極層と複数の第1絶縁層とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通する第1ホールの側壁に設けられたメモリ膜と、前記第1ホール内に設けられた前記メモリ膜の内側に設けられた第1チャネルボディ層と、前記第1積層体の上に設けられた層間絶縁膜と、を備える。実施形態の不揮発性半導体記憶装置は、前記層間絶縁膜の上に設けられた選択ゲート電極層と、前記選択ゲート電極層の上に設けられた第2絶縁層と、を有する第2の積層体と、前記第1ホールに連通し、前記第2積層体および前記層間絶縁膜を前記第2積層体の積層方向に貫通する第2ホールの側壁に設けられたゲート絶縁膜と、前記第2ホール内における前記ゲート絶縁膜の内側に設けられ、前記第1チャネルボディ層とつながった第2チャネルボディ層と、を備える。前記選択ゲート電極層と前記第2絶縁層との第1界面における前記選択ゲート電極層側の前記第2ホールの第1の孔径は、前記選択ゲート電極層と前記層間絶縁膜との第2界面における前記選択ゲート電極層側の前記第2ホールの第2の孔径よりも小さい。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。また、図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向およびY方向とし、これらX方向およびY方向の双方に対して直交する方向をZ方向とする。図1において、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。基板10と、この絶縁層を含めて下地層とする。バックゲートBGは、例えば、不純物元素が添加され導電性を有するシリコン層である。バックゲートBG上には、複数の絶縁層42図2に示すと、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sが、それぞれ交互に積層されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間には、図3aに示す絶縁膜45が設けられている。電極層WL1D~WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S~WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。選択ゲートに関しては、選択ゲート電極層と称してもよい。電極層の層数は任意であり、図1に例示する4層に限らない。以下の説明において、各電極層WL1D~WL4DおよびWL1S~WL4Sを、単に電極層WLと表すこともある。電極層WLは、例えば、不純物元素が添加され導電性を有するシリコン層である。絶縁層42は、例えば、シリコン酸化物を含むTEOStetraethoxysilane層である。電極層WL4D上には、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば、ホウ素等の不純物元素が添加され導電性を有するシリコン層である。電極層WL4S上には、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば、ホウ素等の不純物元素が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、ソース線SLが設けられている。ソース線SLは、金属層である。ドレイン側選択ゲートSGDおよびソース線SL上には、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBGおよびこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部81図6bに示すを介してつながり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、U字状にチャネルボディ層20、51が設けられている。チャネルボディ層20、51は、例えば、シリコン層である。チャネルボディ層20と、メモリホールMHの内壁との間にはメモリ膜30が設けられている。ドレイン側選択ゲートSGDとチャネルボディ層51との間、およびソース側選択ゲートSGSとチャネルボディ層51との間には、ゲート絶縁膜GDが設けられている。なお、図1においてメモリホールMH内のすべてをチャネルボディ層で埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ層を形成してもよい。あるいは、そのチャネルボディ層内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリセルトランジスタ以下、単にメモリセルとも言うにおける各電極層WLとチャネルボディ層20との間には、図2に示すように、電極層WL側から順に第1の絶縁膜としてブロック膜31、電荷蓄積膜32、および第2の絶縁膜としてトンネル膜33が設けられている。ブロック膜31、電荷蓄積膜32、およびトンネル膜33の組をメモリ膜30とする。ブロック膜31は電極層WLに接し、トンネル膜33はチャネルボディ層20に接し、ブロック膜31とトンネル膜33との間に電荷蓄積膜32が設けられている。チャネルボディ層20は、メモリセルトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ層20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。なお、トンネル膜33に面したホールの中央部分をチャネルボディ層20のみで埋め込む構造に限らない。すなわち、ホール内部に空洞部分が残るようにチャネルボディ層20を薄膜化し、チャネルボディ層20の内側に、新たな絶縁膜を形成する積層膜状の構造としてもよい。実施形態の不揮発性半導体記憶装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルは、例えば、チャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。トンネル膜33は、例えば、シリコン酸化膜であり、電荷蓄積膜32にチャネルボディ層20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ層20へ拡散する際に電位障壁となる。ブロック膜31は、例えば、シリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ドレイン側選択ゲートSGD、チャネルボディ層51およびそれらの間のゲート絶縁膜GDは、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDにおけるチャネルボディ層51は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ層51およびそれらの間のゲート絶縁膜GDは、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSにおけるチャネルボディ層51は、ソース線SLと接続されている。なお、以下の説明において、ドレイン側選択トランジスタSTDとソース側選択トランジスタSTSとを区別することなく単に選択トランジスタSTと表すこともある。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ層20およびメモリ膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ層20、51を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLの下端をつなぐ連結部JPとを有する。このメモリストリングMSがX方向およびY方向に複数配列されていることにより、複数のメモリセルMCがX方向、Y方向およびZ方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。図3は、第1実施形態に係る不揮発性半導体記憶装置の断面模式図であり、aは、図1のソース線から下側のY方向における断面模式図であり、bは、aの選択ゲート付近の拡大図である。第1実施形態に係る不揮発性半導体記憶装置1は、下地層12を備え、下地層12の上に、それぞれ交互に積層された複数の電極層WLと複数の絶縁層42第1絶縁層とを有する積層体40第1積層体を備える。下地層12は、例えば、素子、配線、層間絶縁膜等を有する。複数の電極層WLとは、図1に示す電極層WL1D~WL4Dの群、もしくは、電極層WL1S~WL4Sの群である。不揮発性半導体記憶装置1は、積層体40を積層体40の積層方向に貫通して形成されたホール70第1ホールの側壁に設けられたメモリ膜30を備える。不揮発性半導体記憶装置1は、ホール70内に設けられたメモリ膜30の内側に設けられたチャネルボディ層20第1チャネルボディ層を備える。不揮発性半導体記憶装置1は、積層体40の上に設けられた層間絶縁膜46を備える。不揮発性半導体記憶装置1は、層間絶縁膜46の上に積層体48第2の積層体を備える。積層体48は、選択ゲートSGと、選択ゲートSGの上に設けられた絶縁層47第2絶縁層と、を有する。選択ゲートSGは、図1に示すドレイン側選択ゲートSGDもしくはソース側選択ゲートSGSである。不揮発性半導体記憶装置1は、ホール70に連通し、積層体48および層間絶縁膜46を積層体48の積層方向に貫通して形成されたホール71第2ホールの側壁に設けられたゲート絶縁膜GDを備える。不揮発性半導体記憶装置1は、ホール71内におけるゲート絶縁膜GDの内側に設けられ、チャネルボディ層20とつながったチャネルボディ層51第2チャネルボディ層を備える。チャネルボディ層20と、チャネルボディ層51と、は連通し、一体的なチャネルボディ層になっている。ホール内のチャネルボディ層20、51の内側には、コア材である絶縁層59が埋め込まれている。不揮発性半導体記憶装置1において、選択ゲートSGと絶縁層47との界面第1界面における選択ゲートSG側のホール71の孔径R1第1の孔径は、選択ゲートSGと層間絶縁膜46との界面第2界面における選択ゲートSG側のホール71の孔径R2第2の孔径よりも小さい。不揮発性半導体記憶装置1では、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に大きくなっている。選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の断面形状は、いわゆる逆テーパ状になっている。孔径R1と、選択ゲートSGと絶縁層47との界面における絶縁層47側のホール71の孔径R4第4の孔径と、の関係は、R4の方がR1より大きくなっている。例えば、R4は、R1より10ナノメートルnm以上大きいものとする。孔径R1と孔径R2との差は、例えば、5ナノメートル以上である。選択ゲートSGの厚さは、例えば、200ナノメートルである。不揮発性半導体記憶装置1において、データの消去動作は、電荷蓄積膜32からの電子の引き抜き、あるいは、電荷蓄積膜32への正孔注入を行う動作である。電極層WLをコントロールゲートとするメモリセルMCを構成するトランジスタは、閾値電圧が相対的に低い状態消去状態と、閾値電圧が相対的に高い状態書き込み状態とを有する。そして、消去動作は、メモリセルMCの閾値電圧を低い側の状態に設定する動作である。一般的な2次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、不揮発性半導体記憶装置1のような3次元構造では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるGIDLGateInducedDrainLeakage電流を利用してメモリセルのチャネル電位をブーストする方法が用いられる。すなわち、選択ゲートSGの上端部近傍のチャネルボディ層51に形成した高濃度に不純物元素が添加された拡散領域に高電圧を印加することで、選択ゲートSGと拡散領域との間に形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ層51、20に供給することでチャネル電位を上昇させる。コントロールゲートである電極層WLの電位を、例えば、グランド電位0Vにすることで、チャネルボディ層20と電極層WLとの電位差で、電荷蓄積膜32の電子が引き抜かれ、あるいは、電荷蓄積膜32に正孔が注入され、消去動作が行われる。消去動作の高速化には、選択ゲートSG上端部近傍のチャネルボディ層51に高濃度に不純物元素を含む拡散領域を形成することが要求される。例えば、絶縁層47に貫通して形成されたホール71内に設けられたチャネルボディ層51に含まれる不純物元素濃度は、5×1019atoms/cm3以上である。次に、不揮発性半導体記憶装置1を製造する製造過程について説明する。図4~図6は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。まず、図4aに示すように、下地層12の上に、バックゲートBGを形成する。バックゲートBGは、例えば、ホウ素等の不純物元素がドープされたシリコン層である。続いて、バックゲートBGの上に、レジストパターン94を形成する。レジストパターン94は、選択的に開口された開口94aを有する。次に、図4bに示すように、レジストパターン94をマスクにして、バックゲートBGを選択的にドライエッチングする。これにより、バックゲートBGに凹部81が形成される。次に、図4cに示すように、凹部81に犠牲膜82を埋め込む。犠牲膜82は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、犠牲膜82をエッチバックして、図4dに示すように、凹部81と、凹部81との間のバックゲートBGの表面を露出させる。次に、図5aに示すように、バックゲートBGの上に絶縁膜41を形成した後、下地層12の上に、絶縁膜41を介して、複数の電極層WLおよび複数の絶縁層42を含む積層体40を形成する。電極層WLと絶縁層42とは交互に積層され、絶縁層42は電極層WL間に介在している。続いて、積層体40の最上層の電極層WLの上に、絶縁膜43を形成する。次に、フォトリソグラフィとエッチングとにより、積層体40をY方向に分断し、絶縁膜41に達する溝を形成した後、その溝に絶縁膜45を埋め込む。この状態を、図5bに示す。図5bでは、絶縁膜45にエッチバックが施され、絶縁膜43の表面と絶縁膜45の上面とが面一になっている。次に、図5cに示すように、積層体40の上に、絶縁膜43を介して、層間絶縁膜46を形成する。さらに、層間絶縁膜46の上に、下層から選択ゲートSG、絶縁層47の順に積層した積層体48を形成する。続いて、層間絶縁膜46の上に選択ゲートSGを形成する。さらに、選択ゲートSGの上に絶縁層47を形成する。図6a以降は、下地層12の表示を省略する。次に、図6aに示すように、積層体40を積層体40の積層方向に貫通するホール70と、積層体48および層間絶縁膜46を積層体48の積層方向に貫通しホール70と連通するホール71と、を形成する。ホール70、71は、図示しないマスクを用いて、例えば、RIEReactiveIonEtchingによって形成される。第1実施形態では、ホール71を形成する際に、孔径R1が孔径R2よりも小さくなるように調整する。上記のホール形状を実現するためにはRIEのエッチングガスや、温度、圧力などを調整することで、第1実施形態では、図3bに示したように、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に大きくなるようにRIE加工を施す。例えば、第1実施形態に係るRIE加工では、酸素O、フッ化炭素CF系ガス、塩素Cl等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、ホール71の孔径が選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、徐々に大きくなるようする。第1実施形態では、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かうほど、エッチング速度を速くしてプロセスを進行させる。あるいは、第1実施形態では、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。このRIEによって、ホール70の下端が犠牲膜82に達し、ホール70の底部では犠牲膜82が露出する。犠牲膜82の略中央に位置する絶縁膜45を挟むように、一対のホール70が1つの犠牲膜82上に位置している。次に、図6bに示すように、犠牲膜82を、例えば、ウェットエッチングによりホール70、71を通じて除去する。エッチング液としては、例えば、KOH水酸化カリウム溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液H3PO4を用いる。これにより、犠牲膜82が除去されて、バックゲートBGに凹部81が形成される。1つの凹部81につき、一対のホール70がつながっている。すなわち、一対のホール70のそれぞれの下端が1つの共通の凹部81とつながり、1つのU字状のメモリホールMHが形成される。この後、複数の電極層WLを含む積層体40においては、図2、図3aに示すように、ホール70の内壁に、メモリ膜30を形成する。さらに、ホール70内におけるメモリ膜30の内側に、チャネルボディ層20としてシリコン膜を形成する。一方、選択ゲートSGを含む積層体48に対しては、図7a以降の工程によって処理が進められる。図7~図9は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。まず、図7aには、積層体48および層間絶縁膜46に、ホール71が形成された状態が示されている。上述したように、ホール71を形成する際には、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に大きくなるようにRIE加工が施されるR1<R2。次に、図7bに示すように、ホール71内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層47の側壁がエッチングされる。また、この希フッ酸処理は、ホール71形成時のRIEによる堆積物除去と、ゲート絶縁膜GDの成膜前処理も兼ねている。この希フッ酸処理によって、絶縁層47のホール71側の側壁がホール71の中心から離間する方向に後退する。従って、選択ゲートSGと絶縁層47との間に段差部50が形成される。例えば、選択ゲートSGと絶縁層47との界面における絶縁層47側のホール71の孔径R4第4の孔径と、孔径R1と、の差は、例えば、10ナノメートルnm以上である。絶縁層47の側壁の後退量は、例えば、5ナノメートル以上である。このように、孔径R4は、孔径R1よりも大きく、選択ゲートSGと絶縁層47との界面において、選択ゲートSGと絶縁層47との間に段差部50が形成される。また、層間絶縁膜46の孔径R5は、希フッ酸処理により絶縁層47と同様に寸法が拡大する。従って、隣接ビットとのショートを防止するため、層間絶縁膜46の孔径R5は、予め、希フッ酸処理後の寸法よりも細い寸法にする。例えば、孔径R4と孔径R1との差が10ナノメートルになる場合、希フッ酸処理前の孔径R5と、希フッ酸処理後の孔径R5と、の差も10ナノメートルになるように調整する。次に、図7cに示すように、ホール71の側壁にゲート絶縁膜GDを形成する。ゲート絶縁膜GDは、段差部50に沿って、この段差部50を被覆する。このため、ゲート絶縁膜GDにも段差部が形成される。ゲート絶縁膜GDは、例えば、CVDchemicalvapordeposition法によって形成される。ゲート絶縁膜GDの材質は、シリコン酸化膜、あるいはシリコン窒化膜である。このとき、複数の電極層WLを含む積層体40におけるホール70の内壁には、上述したメモリ膜30が形成されている図3a参照。すなわち、ホール70の側壁にメモリ膜30が形成され、ホール71の側壁にゲート絶縁膜GDが形成される。続いて、ホール71内におけるゲート絶縁膜GDの内側に、CVD法によりチャネルボディ層51であるアモルファスシリコン層を形成する。その後、熱処理でアモルファスシリコン層を結晶化し、チャネルボディ層51を多結晶シリコン層にする。このとき、ホール70内におけるメモリ膜30の内側には、チャネルボディ層20としてシリコン層が形成されている図3a参照。すなわち、メモリ膜30の内側には、チャネルボディ層20が形成され、ゲート絶縁膜GDの内側には、チャネルボディ層20とつながったチャネルボディ層51が形成される。また、チャネルボディ層51は、ゲート絶縁膜GDを介在させて段差部50を被覆している。従って、チャネルボディ層51にも段差部51aが形成される。上述したように、選択ゲートSGの上端部近傍のチャネルボディ層51には、高濃度の不純物元素を含有させる必要がある。このため、チャネルボディ層51の段差部51aに、高濃度の不純物元素を注入する。例えば、図8aに示すように、ホール71を通じて、チャネルボディ層51の段差部51aに、不純物元素を注入する。不純物元素は、ホール71の中心軸71aに対して略平行に入射される。例えば、ヒ素As、リンP等のn形不純物58をチャネルボディ層51の段差部51aに対して注入する。n形不純物58は、例えば、ホール71が延在する方向に対して平行に入射される。チャネルボディ層51において、その段差部51aは、ホール71の中心に向かって突出している。このため、絶縁層47内に形成されたホール71の側壁に設けられたチャネルボディ層51の側面に対するよりも、チャネルボディ層51の段差部51aに対する不純物の注入効率が高くなる。従って、n形不純物58の注入後、チャネルボディ層51の段差部51aは、他の部分よりも相対的に不純物濃度が高くなっている。第1実施形態においては、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に大きくなっている。このため、選択ゲートSGにゲート絶縁膜GDを介して接するチャネルボディ層51内の孔径も、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって徐々に大きくなる。従って、n形不純物58がホール71を通じて段差部51aより下方に侵入しても、チャネルボディ層51の段差部51aがn形不純物58の遮蔽部マスクとなって、ゲート絶縁膜GDに接するチャネルボディ層51には、n形不純物58が注入され難くなる。次に、図8bに示すように、n形不純物58をホール71を通じてホール71の側壁に対し斜めに入射して、チャネルボディ層51の段差部51aより上のチャネルボディ層51にn形不純物58を注入する。斜めに入射されるn形不純物58とホール71が延在する方向とのなす角は、例えば、5°である。これにより、絶縁層47にゲート絶縁膜GDを介して接するチャネルボディ層51の寄生抵抗が低減する。次に、図9aに示すように、チャネルボディ層51の内側に、コア材となる絶縁層59を埋め込む。続いて、絶縁層59の上に、例えば、リンP等の不純物元素を含む半導体層53を形成する。次に、図9bに示すように、RIEReactiveIonEtchingにより、絶縁層47の上面上のゲート絶縁膜GD、チャネルボディ層51、および半導体層53をエッチバックする。その後、熱処理により半導体層53を多結晶シリコン層にする。これにより、半導体層53は、例えば、不純物元素としてリンがドープされた多結晶シリコンとなる。続いて、ビット線BLまたはソース線SLである配線WRを、チャネルボディ層51の上および半導体層53の上に形成する。これにより、チャネルボディ層51および半導体層53は、配線WRと電気的に接続される。イオン注入により既に不純物元素がドープされた段差部51aは、半導体層53からの不純物元素の拡散により、さらに不純物濃度が高くなる。段差部51aは、段差部50を被覆するチャネルボディ層51の一部分である。従って、選択ゲートSGの上端部近傍のチャネルボディ層51に、高濃度に不純物元素を含む拡散領域が確実に形成される。この結果、前述したGIDL電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図ることができる。また、半導体層53からの不純物元素は、段差部51aよりも上のホール71の側壁に形成されたチャネルボディ層51にも拡散される。この結果、チャネルボディ層51における配線WRとつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。次に、参考例に係る不揮発性半導体記憶装置の製造過程を説明する。図10および図11は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。まず、図10aには、積層体48および層間絶縁膜46に、ホール71が形成された状態が示されている。参考例では、ホール71を形成する際には、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に小さくなるようにRIE加工を施している孔径R1>孔径R2。ホール71の断面形状は、いわゆる順テーパ型である。次に、図10bに示すように、ホール71内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層47の側壁がエッチングされる。この酸処理によって、ホール71側に露出する絶縁層47の側壁がホール71の中心から離間する方向に後退する。従って、選択ゲートSGと絶縁層47との界面において、段差部50が形成される。次に、図10cに示すように、ホール71の側壁にゲート絶縁膜GDを形成する。ゲート絶縁膜GDは、段差部50に沿って、この段差部50を被覆する。このため、ゲート絶縁膜GDにも段差部が形成される。続いて、ホール71内におけるゲート絶縁膜GDの内側に、チャネルボディ層51を形成する。チャネルボディ層51は、ゲート絶縁膜GDを介在させて段差部50を被覆している。従って、チャネルボディ層51にも段差部51aが形成される。そして、選択ゲートSGの上端部近傍のチャネルボディ層51に、イオン注入により高濃度の不純物元素を含有させる。すなわち、チャネルボディ層51の段差部51aに、n形不純物58を注入する。しかし、図11aに示すように、参考例では、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に小さくなっている。このため、ホール71を通じて、チャネルボディ層51の段差部51aにn形不純物58のイオン注入を試みると、n形不純物58が段差部51aの下方に侵入して、本来イントリンジックまたは充分低濃度であるべきゲート絶縁膜GDに接するチャネルボディ層51にも不純物が注入されてしまう。従って、参考例では、図11bに示すように、ゲート絶縁膜GDに接するチャネルボディ層51に不純物元素が注入され、下記に説明するデータの消去動作不良が起きる。データの消去動作は、選択ゲートSGの上方に設けたソースドレインに高電位を印加して、バンド間トンネリングにより発生するホールを利用して行われる。例えば、ソース線SLに比べて選択ゲートSGに低い電圧を印加する。これにより、選択ゲートSGと、ソース線SLに接続された段差部51aと、の間の電界により、選択ゲートSGの上端部の拡散層に空乏層が生じる。この部分の拡散層の濃度は十分に高濃度であるため、形成される空乏層は幅が薄く、この間に高電界が印加され、バンド間トンネリングにより、ホール/電子が生成する。そして、より低い電位になっているチャネルボディ層20にホールが供給される。これにより、チャネルボディ層20の電位が上昇する。一方、コントロールゲートである電極層WLは、この時、低電圧に設定されているため、上昇したチャネルボディ層20の電位との電位差によって、電荷蓄積膜32に蓄積された電子が引き抜かれる。これにより、データが消去される。この際、バンド間トンネルにより生成されるホールが直接、電荷蓄積膜32に注入して、データを消去する場合もある。このように、データの消去のため、ソース線には高電位が印加され、選択ゲートSGの電圧にも正電位が印加される。ところが、選択ゲートSGの電位が上昇した初期の段階では、ホール注入によるチャネルボディ層20の電位の上昇充電が少ないため、選択ゲートSGの電位よりチャネルボディ層20の電位が低くなっている。この時、ゲート絶縁膜GDに接するチャネルボディ層51に不純物元素が誤注入されて、ゲート絶縁膜GDに接するチャネルボディ層51に不純物濃度が高い領域が形成されていると、この不純物濃度が高い領域と、選択ゲートSGと、の間の電界によって空乏層が生じる。従って、この空乏層においてもまた高電界によってバンド間トンネリングが引き起こされる。これにより、ホットなホール/電子ペアが生成されてしまう。ホットな電子は、チャネルボディ層20よりも電位が高い選択ゲートSG側に加速されて、ゲート絶縁膜GDへトラップされてしまう。このため、消去動作後には、選択ゲートSGの閾値電圧が初期の閾値電圧に比べ正側にシフトする。このため、参考例では、読み出し動作のためのセンス電流が減少し、読み出し不良が起きる可能性がある。これに対し、第1実施形態に係る不揮発性半導体記憶装置1では、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に大きくなるように孔径を調整している。従って、ゲート絶縁膜GDに接するチャネルボディ層51に不純物元素が誤注入されることがなく、ゲート絶縁膜GDに接するチャネルボディ層51に不純物濃度が高い領域が形成されることがない。その結果、選択ゲートSGの閾値変動が起き難い。従って、チャネルボディ層51と、選択ゲートSGと、の間が空乏化しても、高電界は発生せず、バンド間トンネリングが起き難くなる。これにより、ホットなホール電子ペアが生成され難くなる。従って、選択ゲートSGの閾値電圧が初期の閾値電圧に比べ正側にシフトすることもなく、読み出し動作のためのセンス電流が減少し難くなる。その結果、データの読み出しが安定する。また、第1実施形態では、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に大きくなるように孔径を調整している。この分、参考例に比べて、選択ゲートSGがゲート絶縁膜GDを介してチャネルボディ層51に接する面積が増加する。従って、読み出し動作のためのセンス電流は、参考例に比べ増加し、データの読み出しがより安定する。第2実施形態図12は、第2実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。まず、図12aには、積層体48および層間絶縁膜46に、ホール71が形成された状態が示されている。第2実施形態では、ホール71を形成する際には、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面に向かって、ホール71の孔径が徐々に大きくなるようにRIE加工が施されるR1<R2。さらに、第2実施形態では、選択ゲートSGと絶縁層47との界面と選択ゲートSGと層間絶縁膜46との界面との間におけるホール71の孔径R3第3の孔径は、孔径R1および孔径R2よりも大きくなるようにするR1<R2<R3。孔径R2と孔径R3との差は、例えば、20ナノメートル以上である。第2実施形態では、選択ゲートSGの内壁が曲面になるようにする。第2実施形態に係る孔径R1、R2については、第1実施形態に係る孔径R1、R2と同じ寸法にしてもよい。第2実施形態に係るRIE加工では、酸素O、フッ化炭素CF系ガス、塩素Cl等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、このような形状のホールを形成する。第2実施形態では、孔径R3の位置までは、選択ゲートSGと絶縁層47との界面から選択ゲートSGと層間絶縁膜46との界面孔径R2の位置に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。逆に、孔径R3の位置より下においては選択ゲートSGと絶縁層47との界面に向かうにつれて、側面に対する再付着が起きやすい条件に切り替えることで、RIEによる側面方向へのエッチングがされ難く、孔径R3の位置から下に行くほど孔径が細くなる形状を実現することができる。次に、図12bに示すように、ホール71内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層47の側壁がエッチングされる。この希フッ酸処理によって、絶縁層47のホール71側の側壁がホール71の中心から離間する方向に後退する。従って、選択ゲートSGと絶縁層47との間に段差部50が形成される。例えば、選択ゲートSGと絶縁層47との界面における絶縁層47側のホール71の孔径R4と、孔径R1と、の差は、10ナノメートルnm以上である。この段階で、選択ゲートSGと絶縁層47との界面において、選択ゲートSGと絶縁層47との間に段差部50が形成される。層間絶縁膜46の孔径R5は、希フッ酸処理により絶縁層47と同様に増大する。隣接ビットとのショートを防止するため、希フッ酸処理前の層間絶縁膜46の孔径R5は、希フッ酸処理後の寸法よりも細い寸法にする。例えば、孔径R4と孔径R1との差が10ナノメートルになる場合、希フッ酸処理前の孔径R5と、希フッ酸処理後の孔径R5と、の差も10ナノメートルになるように調整する。これに対し、孔径R3は、シリコン層中で調整できるため、孔径R3は、孔径R5より大きな寸法にすることができるR5<R3。次に、図12cに示すように、ホール71の側壁にゲート絶縁膜GDを形成する。ゲート絶縁膜GDは、段差部50に沿って、この段差部50を被覆する。このため、ゲート絶縁膜GDにも段差部が形成される。続いて、ホール71内におけるゲート絶縁膜GDの内側に、チャネルボディ層51を形成する。チャネルボディ層51は、ゲート絶縁膜GDを介在させて段差部50を被覆している。従って、チャネルボディ層51にも段差部51aが形成される。この後、n形不純物58をホール71を通じて、チャネルボディ層51の段差部51aに、高濃度の不純物元素を注入する。ここで、図12bに示すように、孔径R1の位置の選択ゲートSGと孔径R2の位置の選択ゲートSGを結ぶ線を線95とする。また、孔径R1の位置の選択ゲートSGと孔径R3の位置の選択ゲートSGとを結ぶ線を線96とする。第2実施形態では、孔径R1<孔径R2<孔径R3の関係にあるため、線95とホール71の中心軸71aとがなす角よりも、線96と中心軸71aとがなす角のほうが大きくなる。従って、第2実施形態では、第1実施形態に比べ、選択ゲートSGの側壁にゲート絶縁膜GDを介して形成されたチャネルボディ層51にn形不純物58がさらに入射され難くなる。例えば、イオン注入装置において、不純物元素の入射角度に誤差がある場合には、ホール71の中心軸71aと非平行に走る不純物元素の量が増加する。このような場合、孔径R1<孔径R2<孔径R3の関係にある選択ゲートSGを予め形成しておけば、選択ゲートSGの側壁に形成されたチャネルボディ層51に、不純物元素が誤注入され難くなる。また、第2実施形態では、孔径R3は、孔径R1、R2よりも大きい。この分、第1実施形態に比べて、選択ゲートSGがゲート絶縁膜GDを介してチャネルボディ層51に接する面積がさらに増加する。従って、読み出し動作のためのセンス電流は、第1実施形態に比べてさらに増加し、データの読み出しがより安定する。このような形態の不揮発性半導体記憶装置も実施形態に含まれる。第3実施形態図13は、第3実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。まず、図13aには、積層体48および層間絶縁膜46に、ホール71が形成された状態が示されている。第3実施形態では、ホール71を形成する際には、選択ゲートSGと絶縁層47との界面と選択ゲートSGと層間絶縁膜46との界面との間の所定の位置におけるホール71の孔径R3を孔径R1よりも大きくなるようにRIE加工を施す。図では、選択ゲートSGの上端から上記所定の位置までの深さを深さdとしている。さらに、上記所定の位置から選択ゲートSGと層間絶縁膜46との界面までのホール71の孔径を略同じになるようにRIE加工を施す。すなわち、孔径R1<孔径R2であり、孔径R3と孔径R2とは、略等しい。第3実施形態では、選択ゲートSG内形成されたホール71の断面が深さdまでは逆テーパ型であり、深さdから選択ゲートSGと層間絶縁膜46との界面まではストレート型になるようにする。第3実施形態に係る孔径R1、R2については、第1実施形態に係る孔径R1、R2と同じ寸法にしてもよい。第3実施形態に係るRIE加工では、酸素O、フッ化炭素CF系ガス、塩素Cl等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、このような形状のホールを形成する。例えば、第3実施形態では、選択ゲートSGと絶縁層47との界面から上記所定の位置までは、エッチング速度が徐々に速くなるようにプロセスを進行させ、上記所定の位置から選択ゲートSGと層間絶縁膜46の界面までは、速いエッチング速度を維持しつつ、同じエッチング速度でプロセスを進行させる。あるいは、第3実施形態では、選択ゲートSGと絶縁層47との界面から上記所定の位置までは、前記所定の位置に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。上記所定の位置から選択ゲートSGと層間絶縁膜46の界面までは、再付着が同じ程度になるような条件でプロセスを進行させる。次に、図13bに示すように、ホール71内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層47の側壁がエッチングされる。この希フッ酸処理によって、絶縁層47のホール71側の側壁がホール71の中心から離間する方向に後退する。従って、選択ゲートSGと絶縁層47との間に段差部50が形成される。例えば、選択ゲートSGと絶縁層47との界面における絶縁層47側のホール71の孔径R4と、孔径R1と、の差は、10ナノメートルnm以上である。この段階で、選択ゲートSGと絶縁層47との界面において、選択ゲートSGと絶縁層47との間に段差部50が形成される。また、層間絶縁膜46の孔径R5も希フッ酸処理により絶縁層47と同様に増大する。次に、図13cに示すように、ホール71の側壁にゲート絶縁膜GDを形成する。ゲート絶縁膜GDは、段差部50に沿って、この段差部50を被覆する。このため、ゲート絶縁膜GDにも段差部が形成される。続いて、ホール71内におけるゲート絶縁膜GDの内側に、チャネルボディ層51を形成する。チャネルボディ層51は、ゲート絶縁膜GDを介在させて段差部50を被覆している。従って、チャネルボディ層51にも段差部51aが形成される。この後、n形不純物58をホール71を通じて、チャネルボディ層51の段差部51aに、高濃度の不純物元素を注入する。第3実施形態では、チャネルボディ層51の段差部51a以外のチャネルボディ層51が段差部51aより選択ゲートSG側に後退している。従って、第3実施形態においても、選択ゲートSGの側壁にゲート絶縁膜GDを介して形成されたチャネルボディ層51には、n形不純物58が入射され難くなる。また、第3実施形態では、深さdより深い位置でのホール71の孔径が一様であり、孔径R1よりも大きい。このため、第1実施形態に比べ、選択ゲートSGがゲート絶縁膜GDを介してチャネルボディ層51に接する面積がさらに増加する。従って、読み出し動作のためのセンス電流は、第1実施形態に比べてさらに増加し、データの読み出しがより安定する。また、第3実施形態では、深さdより深い位置でのホール71の孔径が一様に制御するので、深さdより深いチャネルボディ層51の断面形状も一様になる。従って、第3実施形態では、選択ゲートの閾値電圧およびサブスレッショルド係数S値が変動し難い。このような形態の不揮発性半導体記憶装置も実施形態に含まれる。第4実施形態図14は、第4実施形態に係る不揮発性半導体記憶装置を説明するための斜視模式図である。メモリストリングはU字状に限らず、図14に示すようにI字状であってもよい。図14には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板10上にソース線SLが設けられ、その上にソース側選択ゲートまたは下部選択ゲートSGSが設けられ、その上に複数例えば4層の電極層WLが設けられ、最上層の電極層WLとビット線BLとの間にドレイン側選択ゲートまたは上部選択ゲートSGDが設けられている。この構造においては、メモリストリングの上端部に設けられたドレイン側選択トランジスタSTDに対して、図4~図9を参照して前述したプロセス及び構造が適用される。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。