テスト対象の複数のメモリを少なくとも第1及び第2のグループにグループ分けし、前記第1及び第2のグループのメモリに対して供給するテストパタンを生成する第1及び第2のテストパタンジェネレータと、前記第1及び第2のテストパタンジェネレータを制御するテストパタンジェネレータ制御回路と、を備え、前記テストパタンジェネレータ制御回路は、前記第1及び第2のテストパタンジェネレータによるテストがともにライトの場合、前記第1及び第2のテストパタンジェネレータのうちの一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、且つ、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、前記一方のテストパタンジェネレータから対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で時間的にずらし、前記一方のテストパタンジェネレータによる前記一方のグループのライトの終了後、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のテストパタンジェネレータから対応する前記他方のグループに対するライトのテストパタンを出力する、ことを特徴とする半導体試験装置。前記テストパタンジェネレータ制御回路は、前記第1及び第2のテストパタンジェネレータの少なくとも一方のテストがリードの場合、前記第1及び第2のテストパタンジェネレータによるテストシーケンスの実行をともに許可する、ことを特徴とする請求項1記載の半導体試験装置。前記テストパタンジェネレータ制御回路は、前記一方のグループのライトの開始から該ライトに要するクロックサイクル数分、遅れて、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のグループに対するライトを実行する、ことを特徴とする請求項1又は2記載の半導体試験装置。前記テストパタンジェネレータ制御回路は、前記第1及び第2のテストパタンジェネレータからそれぞれ出力されるリードライトのステータス信号を受け取り、前記第1及び第2のテストパタンジェネレータの前記リードライトのステータス信号に基づき、前記第1及び第2のテストパタンジェネレータに対してそれぞれ供給するテストシーケンスの実行許可信号の活性化と非活性化を制御する、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体試験装置。前記第1及び第2のグループが、前記第1及び第2のテストパタンジェネレータから生成されるアドレス、データ、メモリアクセス制御、期待値のパタンを受け、前記第1及び第2のグループの前記メモリに対してアドレス信号、データ信号、制御信号を供給するBIST回路をそれぞれ備えた、ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体試験装置。前記第1及び第2のグループの前記BIST回路は、前記第1及び第2のグループの前記メモリからのリード時、リードデータと前記期待値との比較結果をテスト結果として、テスト結果出力信号線に出力する、ことを特徴とする請求項5記載の半導体試験装置。前記テストパタンジェネレータ制御回路は、前記第1及び第2のテストパタンジェネレータでのテストがともにライトであり、前記第1及び第2のテストパタンジェネレータのうちの一方のテストパタンジェネレータによるテストシーケンスの実行を許可して一方のグループを他方のグループよりも優先的にライトを行った場合、次に前記第1及び第2のテストパタンジェネレータのテストがともにライトの場合には、ライトが一方に偏らないように、前記他方のグループを前記一方のグループよりも優先的にライトを行うように制御する、ことを特徴とする請求項1記載の半導体試験装置。請求項1乃至7のいずれか1項に記載の前記半導体試験装置、及び/又は、前記メモリを備えた半導体装置。複数のメモリを有する半導体集積回路をテストする方法であって、テスト対象の複数のメモリを少なくとも第1及び第2のグループにグループ分けし、前記第1及び第2のグループのテストがともにライトの場合、前記第1及び第2のグループの一方のグループに対するライトを実行し、且つ、他方のグループのライトの実行を不許可とし、前記他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で遅延させ、前記一方のグループのライトの終了後、前記他方のグループに対するライトを実行する、ことを特徴とするテスト方法。前記第1及び第2のグループの少なくとも一方のテストがリードの場合、前記第1及び第2のグループのリード又はライトのテストシーケンスの実行をともに許可する制御を行う、ことを特徴とする請求項9記載のテスト方法。以下に関連技術の分析を与える。高速動作する複数のメモリに対するアットスピードテストに限界があり、メモリの種類量、及び、各メモリの動作周波数によっては、アットスピードテストが適用できない場合がある、という問題がある。これは、テスト周期の長さと、消費電流の大きさによって、消費電流のピークを分散させることができないためである。以下、この問題について説明する本発明者の分析による。特許文献1に開示された構成では、同時に測定するメモリ毎に供給するクロックの位相をずらすことで消費電流のピークを分散させている。図5のクロック位相調整部4にて、n個のメモリMEM1~MEMnに対してそれぞれ位相が少しずつずれたクロックCK1、CK2、CKnを供給することで、図6に示すように、消費電流ピークが重ならないよう調整するというものである。図7は、図5の構成のメモリMEM1、MEM2の二つのメモリに供給するクロックCK1、CK2の位相をずらした時の動作を示すタイミングチャートである。なお、図7は、関連技術の問題点を説明するために、本発明者が新たに作成した図である。横軸は時間、縦軸は消費電流を示す。CK1はメモリMEM1供給されるクロック、CK2はメモリMEM2供給されるクロック、805はメモリMEM1の消費電流、806はメモリMEM2の消費電流、T1はテスト時のクロック周期期間、T2はメモリMEM1とMEM2に供給されるクロックCK1、CK2の位相差の期間を示している。テストを行う際に、メモリMEM2に供給されるクロックCK2の位相を、メモリMEM1に供給されるクロックCK1からずらし、メモリMEM1とMEM2の消費電流805、806のピークが重ならないよう調整することで、電源電流の急激な変動増大と、これに起因するIRドロップを回避する。テスト時のクロック周期である期間T1内で、クロックCK1と、CK1から位相差の期間T2分位相をずらしたCK2をメモリMEM1とMEM2にクロックを供給する。この時、図7のcに示すように、メモリMEM1とMEM2の消費電流805、806は、テスト対象となるメモリに対してクロックが供給された時点から徐々に上昇し、ある点ピーク地点に達した所で下降をはじめ、最終的には、クロック供給前の安定状態に戻る。この消費電流の一連の動作は、ある程度の時間がかかる。この時間を、消費電流の発生する期間T3とする図7のc参照。クロック位相差の期間T2が消費電流の発生する期間T3に対して短すぎる場合、各メモリMEM1、MEM2の消費電流のピークは十分に分散されない消費電流のピークの時間軸上の間隔が短く、一部で重なりが生じ、完全に分離されない。このため、クロック位相差の期間T2は、期間T3よりも大きな時間を確保することが望ましい。一方で、クロックCK1とCK2の位相差の期間T2が、テスト時のクロック周期である期間T1を超えると、次のサイクルのクロックのエッジをトリガーとする消費電流ピークとも重なってしまう。例えば図7において、T2がT1よりも長い場合を想定すると、CK2の立ち上がりエッジは、次のサイクルのCK1の立ち上がりエッジの時刻点よりも遅れることになり、次のサイクルのCK1の立ち上がりエッジから開始する次サイクルでのメモリMEM1の消費電流と、現サイクルのCK1の立ち上がりエッジからT1以上遅延されたCK2の立ち上がりエッジから開始する現サイクルのMEM2の消費電流のピークが重なる場合が起り得る。同様に、メモリがn個nは2以上の所定の正整数の場合、MEM1~MEMnに供給するクロックCK1~CKnの隣接クロックの位相差の期間をT2とすると、例えばCK1の立ち上がりエッジからCKnの立ち上がりエッジまでの遅延差n-1×T2がテスト時のクロック周期である期間T1を超えると、現サイクルのCKnの立ち上がりエッジをトリガーとするメモリMEMnの消費電流と、次のサイクルのクロックCK1の立ち上がりエッジをトリガーとするメモリMEM1の消費電流ピークが重なってしまう。現サイクルのクロックCKnの立ち上がりエッジをトリガーとするメモリMEMnの消費電流と次のサイクルのクロックCK1の立ち上がりエッジをトリガーとするメモリMEM1の消費電流との重なりを回避するため、n-1×T2は、テスト時のクロック周期T1よりも少ない値に設定する必要がある。しかし、アットスピードテストを行うテスト時のクロック周期として、期間T1クロック周期に高い周波数短い周期が設定されている場合、十分なクロック位相差の期間T2を確保することができない場合が発生する。図8は、メモリテストにおいて、クロック位相をずらした時の消費電流の電流波形を示すタイミングチャートである。横軸は時間、縦軸は消費電流を示す。図8a、図8bは消費電流に重なりがない場合と、消費電流に重なりがある場合をそれぞれ示している。なお、図8は、関連技術の問題点を説明するために、本発明者が新たに作成した図である。図8aの1001、1002、図8bの1003、1004は、テスト時のメモリ毎のライト時の消費電流の電流波形である。1005は、メモリテスト時の1003と1004の消費電流の和である。テスト周期が短く、テストクロック周期内に全てのメモリMEM1~MEMnへ供給するクロックを発生することができない場合について、一般的な高速で動作するメモリの数値例を用いて説明する。以下では、クロックの立ち上がりから3nSナノ秒経過後に10mAミリアンペア、5nS経過後に、0mAの消費電流が流れる二つのメモリをテストするものとする。図8aを参照すると、消費電流1001、1002のピークが重ならないように、二つのメモリに供給するクロックを5nS間隔空けて入力した場合、最初のクロックの立ち上がりエッジに対応する消費電流の電流波形は、1001となる。最初のクロックの立ち上がりから5nS遅れたクロックの立ち上がりに対応する消費電流の電流波形は、1002となる。消費電流1001と消費電流1002は、同時に流れない。このため、メモリテスト時の最大消費電流は10mAとなる。テスト周期が10nSより短くなると、図8bに示すように、消費電流1001と消費電流1002の電流波形が重複部を有し二つのメモリに同時に電流が流れる期間を有する、二つのメモリに供給するクロックの間隔として、5nSを確保することができず、2nSに変更した場合、最初のクロックの立ち上がりで消費電流1003が消費され、最初のクロックの立ち上がりから2nS遅れたクロックの立ち上がりで消費電流1004が消費される。二つのメモリに供給するクロックの間隔は、メモリにクロックが供給されてから消費電流が0mAになるまでの時間5nSよりも短い。このため、消費電流1003と消費電流1004が同時に流れる。消費電流1003と消費電流1004の和である消費電流1005の最大消費電流は16mAとなる。このように、テストクロック周期と消費電流の大きさによって消費電流のピークを分散させることができない。上記問題点の少なくとも一つを解決するため、本発明は、概略以下の構成とされるただし、限定されない。本発明によれば、テスト対象の複数のメモリを少なくとも第1及び第2のグループにグループ分けし、前記第1及び第2のグループのメモリに対して供給するテストパタンを生成する第1及び第2のテストパタンジェネレータと、前記第1及び第2のテストパタンジェネレータを制御するテストパタンジェネレータ制御回路と、を備え、前記テストパタンジェネレータ制御回路は、前記第1及び第2のテストパタンジェネレータによるテストがともにライトの場合、前記第1及び第2のテストパタンジェネレータのうちの一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、且つ、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、前記一方のテストパタンジェネレータから対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で時間的にずらし、前記一方のテストパタンジェネレータによる前記一方のグループのライトの終了後、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する半導体試験装置が提供される。本発明によれば、複数のメモリを有する半導体集積回路をテストする方法であって、テスト対象の複数のメモリを少なくとも第1及び第2のグループにグループ分けし、前記第1及び第2のグループのテストがともにライトの場合、前記第1及び第2のグループの一方のグループに対するライトを実行し、且つ、他方のグループのライトの実行を不許可とし、前記他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で遅延させ、前記一方のグループのライトの終了後、前記他方のグループに対するライトを実行するテスト方法が提供される。本発明によれば、メモリテスト時の周波数を高速化に対応可能とし、メモリテスト時の消費電流のピークが、規格の消費電流以上となることを回避可能としている。本発明による上記外の作用効果は、本発明を限定する意味を有しない好適な形態や実施形態の記載、さらに図面等から当業者には明らかとなろう。本発明を実施するための好ましい形態によれば、複数のメモリを有する半導体集積回路において、外部よりテストパタンを与えるテストにおいて、試験対象の複数のメモリを少なくとも二つのグループ第1、第2のグループ101、102にグループ分け分割する。好ましい形態の一つによれば、前記第1及び第2のグループ101、102のメモリ107に対して供給するテストパタンを生成する第1及び第2のテストパタンジェネレータ104、105と、前記第1及び第2のテストパタンジェネレータを制御するテストパタンジェネレータ制御回路103を備えている。好ましい形態の一つによれば、前記テストパタンジェネレータ制御回路103は、前記第1及び第2のテストパタンジェネレータ104、105によるテストがともにライトの場合、前記第1及び第2のテストパタンジェネレータ104、105のうちの一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、且つ、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、前記一方のテストパタンジェネレータから対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で時間的にずらし、前記一方のテストパタンジェネレータによる前記一方のグループのライトの終了後、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。好ましい形態の一つによれば、前記テストパタンジェネレータ制御回路103は、前記第1及び第2のテストパタンジェネレータ104、105の少なくとも一方のテストがリードの場合、前記第1及び第2のテストパタンジェネレータ104、105によるテストシーケンスの実行をともに許可する。好ましい形態の一つによれば、前記テストパタンジェネレータ制御回路103は、前記一方のグループのライトの開始から該ライトに要するクロックサイクル数分、遅れて、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のグループに対するライトを実行する。上記の通り、二つのグループが同時にライト動作する場合には、二つのグループが交互にライト動作させる。例えば1サイクル以上のクロック期間、ライト動作しない方のグループのライトイネーブルをインアクティブとして、所定の期間ライト動作を遅らせる。一方、二つのグループが同時にライト動作しない場合には、二つのグループのライトイネーブルを共にアクティブにする。かかる構成により、消費電流のピークを抑制し、IRドロップを低減する。このため、高速なメモリテストを可能としている。以下、例示的な実施形態に即して説明する。図1は、本発明の例示的な実施形態1の構成を示す図である。図1には、実施形態1の半導体集積回路装置LSIの要部構成が示されている。図1を参照すると、半導体集積回路装置LSIは、被試験メモリMemoryUnderTestである複数のメモリ107図1では二つと、メモリに107のテストを行う二つのBISTBilt-InSelfTest回路106を備えている。図1に示す例では、メモリ107とBIST回路106は、二つのグループ101、102にグループ分けされている。グループ101、102のメモリ107同士、BIST回路106同士は互いに同一構成とされる。半導体集積回路装置LSIに搭載されるメモリ107を試験する半導体試験装置として、メモリ107のテストシーケンステストパタンを発生するテストパタンジェネレータ104、105と、テストパタンジェネレータ104、105を制御するテストパタンジェネレータ制御回路103を備えている。図1に示す例では、グループ101、102に対応して、テストパタンジェネレータ104、105がそれぞれ配設されている。BISTBilt-InSelfTest回路106は、テストパタンジェネレータ104/105から、それぞれテストアドレス142/152、テストデータ143/153、メモリアクセス制御144/154のパタンを受け取り、半導体試験装置の外部LSIテスタ等からメモリクロック110を受け取り、メモリ107に対してテスト信号を発生させる。図1の実施形態1において、半導体集積回路装置LSIは、二つのグループ101、102のメモリ107及びBIST回路106と、テストパタンジェネレータ104、105と、テストパタンジェネレータ制御回路103とを同一チップ上に備えている。この場合、被試験デバイスである二つのグループ101、102のメモリ107をテストする半導体試験装置は、テストパタンジェネレータ104、105と、テストパタンジェネレータ制御回路103、二つのグループ101、102のBIST回路106を含む。あるいは、実施形態1の変形例として、例えば二つのグループ101、102のメモリ107とBIST回路106を備えた半導体集積回路装置LSIとは、別のチップあるいは装置に、テストパタンジェネレータ104、105とテストパタンジェネレータ制御回路103を備えた構成としてもよいことは勿論である。また別の変形例として、図1のテストパタンジェネレータ104/105と対応するBIST回路106を、各グループ毎に、1つの回路ユニットにまとめた構成としてもよい。テストパタンジェネレータ104、105は、テストがリードであるかライトであるかのステータス情報を示す信号ステータス信号であるGRP1_RW141、GRP2_RW151を、テストパタンジェネレータ制御回路103に出力する。テストパタンジェネレータ制御回路103は、GRP1_RW141、GRP2_RW151の基づき、テストシーケンスの実行許可信号であるGRP1_EN131、GRP2_EN132の活性化非活性化を制御し、テストパタンジェネレータ104、105にそれぞれ供給する。テストパタンジェネレータ104、105は、それぞれテストシーケンスの実行許可信号であるGRP1_EN131、GRP2_EN132が活性状態のとき、テストシーケンステストパタンを対応するグループのBIST回路106に出力し、GRP1_EN131、GRP2_EN132が非活性状態のとき、テストシーケンステストパタンの出力を停止するアイドル状態。テストパタンジェネレータ104、105は、半導体試験装置外部からテストシーケンス設定信号109テストシーケンス入力信号と、メモリクロック110を受け取る。テストシーケンス設定信号109とメモリクロック110は、例えば、不図示のテスタメモリテスタあるいはLSIテスタ等から供給される。この場合、テストシーケンス設定信号109はテスタから供給されるテストパタンベクトルである。テストパタンジェネレータ104、105は、外部から入力されたテストシーケンス設定信号109を順次記憶するレジスタ群等を含み、テストシーケンス設定信号109で設定されたテストがライト、リードであるかに応じてGRP1_RW141、GRP2_RW151にリードライトのステータスをテストパタンジェネレータ制御回路103に出力し、テストパタンジェネレータ制御回路103から出力されるGRP1_EN131、GRP2_EN132が活性状態のとき、テストシーケンス設定信号109で設定されたライトリードのテストに対応するテストパタンテストアドレス、テストデータ、メモリアクセス制御からなるパタンを例えばメモリクロック110に同期してBIST回路106に出力する。なお、特に制限されるものではないが、テストパタンジェネレータ104、105は、被試験メモリに対してアルゴリズミックなテストパタン例えばmarching、galloping、walking等のパタンを生成するALPGalgorithmicpatterngenerator機能等を実装した構成してもよい。グループ101、102のBIST回路106は、アドレス生成回路161、ライトデータ生成回路162、コントロール生成回路163、クロック制御回路164、テスト結果判定回路165を備えている。アドレス生成回路161は、テストパタンジェネレータ104/105からテストアドレス142/152を受け、メモリ107のアドレス端子Aに対してメモリアドレス171を出力する。ライトデータ生成回路162は、テストパタンジェネレータ104/105からテストデータ143/153を受け、メモリ107のデータ入力端子DIに対してメモリライトデータ172を出力する。コントロール生成回路163は、テストパタンジェネレータ104/105からメモリ制御信号パタン144/154を受け、メモリ107の制御端子R/Wリード/ライト、CEチップイネーブルに対してメモリ制御信号173を出力する。クロック制御回路164は、メモリクロック110を受け、メモリ107のクロック端子CLKにメモリクロック174を出力する。テスト結果判定回路165は、テストパタンジェネレータ104/105からテスト結果期待値パタン145/155を受け取り、被試験デバイスであるメモリ107のデータ出力端子DOからのリードデータを受け取り、テスト結果期待値パタン145/155と比較し、テスト結果108を半導体試験装置の外部に出力する。テストパタンジェネレータ104、105から出力するGRP1_RW141、GRP2_RW151は、メモリアクセスがメモリリードであるかメモリライトであるかを示す信号である。テストシーケンスの実行許可信号GRP1_EN131、GRP2_EN132は、GRP1_RW141、GRP2_RW151信号に応じて、テストパタンジェネレータ104、105が、同時にWriteライトを行わないように制御する信号である。テストシーケンスの実行許可信号GRP1_EN131/GRP2_EN132が非活性状態に設定されると、テストパタンジェネレータ104/105は、BIST回路106に対するパタン供給を行わず、BIST回路106からメモリ107へのライトは行われない。テスト結果108は、メモリグループ101、102の各テスト結果判定回路165により、メモリ107のデータ出力端子DOから読み出したメモリリードデータ175と、テストパタンジェネレータ104、105の出力するテスト結果期待値パタン145、155とを比較した結果の信号である。メモリグループ101、102のBIST回路106のテスト結果判定回路165の出力はテスト結果108に共通に接続されている。特に制限されるものではないが、例えば二つのテスト結果判定回路165の出力をWired-ORワイヤードオア接続し、二つのテスト結果判定回路165の出力がともにPassパスのとき、テスト結果108はHighとされ、少なくとも一つがfailフェイルのとき、テスト結果108はLowとされる。なお図1では、説明の簡単のため、グループ101、102の各グループに一つのメモリ107を備えた構成が示されているが、各グループに同一構成の複数のメモリを備え、同一グループ内で、複数メモリの同時並列テストを行うようにしてもよいことは勿論である。この場合、BIST回路106は、同一グループ内の複数のメモリに共通のテストパタンアドレス信号、データ信号、メモリ制御信号を印加し、BIST回路106のテスト結果判定回路165では、同時並列テストされる同一グループ内の複数のメモリからのリードデータを受け取り、良否判定を行う。その際、同一グループ内の複数のメモリからの複数のリードデータを情報圧縮した上で良否判定するようにしてもよいことは勿論である。次に、実施形態1の動作を説明する。図2は、図1のテストパタンジェネレータ制御回路103とテストパタンジェネレータ104、105の実行手順を説明する流れ図である。分割したグループのメモリテストを、図2のフローチャートを用いて説明する。図1の二つのメモリグループ101、102は、メモリをメモリグループ101がライト動作、メモリグループ102がリード動作した際のピーク消費電流の和と、メモリグループ101がリード動作、メモリグループ102がライト動作した際のピーク消費電流の和が均等になるように二つのグループに分割される。図2においてiは、メモリグループ101のパタン番号、jはメモリグループ102のパタン番号、PATは全テストパタン数テストベクタ数である。パタン番号は、1レート分のテスト1回につき、一つの番号が振られており1サイクルあたりの刺激パタンと、期待値パタン、全パタン番号を実行することで、1個のメモリテストが完了する。ステップS1でメモリテストが開始されると、メモリグループ101のパタン番号、メモリグループ102のパタン番号にテストシーケンスの先頭番号を入力するステップS2。メモリグループ101のパタン番号i=1、メモリグループ102のパタン番号j=1と初期設定する。メモリテストの進行が、一方のグループに偏らないように、メモリグループ101のテストを優先したあとは、メモリグループ102のテストを行うようにする。初めに、メモリグループ101のテストを優先するため、メモリグループ101のテストパタンジェネレータ104のテストがライトであるか判定するステップS3。ライトであればステップS3のYes分岐、メモリグループ102のテストパタンジェネレータ105のテストがライトであるかを判定するステップS14。次に、テストパタンジェネレータ105がライトでない場合ステップS14のNo分岐、GRP1_EN131を1、GRP2_EN132を1にセットして、テストパタンジェネレータ104、105がテストを実行しステップS15、メモリグループ101、102のパタン番号を一つずつ進めるステップS16。テストパタンジェネレータ105がライトであればステップS14のYes分岐、GRP1_EN131を1、GRP2_EN132を0にして、テストパタンジェネレータ104のみがテストを実行しステップS17、メモリグループ101のパタン番号を一つ進めるステップS18。メモリグループ101のパタン番号iと全テストパタン番号PATの大きさを比較し、全テストパタン番号PATと等しければステップS19のNo分岐、メモリグループ101のテストが終了していると判定し、ステップS7に移行する。ステップS7では、メモリグループ101の全テストパタンのテストが終了している場合、GRP1_EN131を0、GRP2_EN132を1にして、テストパタンジェネレータ104を停止させる。メモリグループ102のパタン番号jを一つ進めステップS8、メモリグループ102の全テストパタンのテストが終了しているか、メモリグループ101と同様の判定を行うステップS9。全テストパタンのテストが終了していない場合ステップS9のNo分岐、ステップS7に戻り、全テストパタンのテストが終了するまでテストを実行する。すなわち、ステップS9でPAT<jとなるまで、ステップS7、S8を繰り返す。ステップS19で、メモリグループ101の全テストパタンのテストが終了していない場合ステップS19のYes分岐、メモリグループ102の全テストパタンのテストが終了しているか判定を行うステップS20。メモリグループ102の全テストパタンのテストが終了している場合ステップS20のNo分岐、ステップS11に分岐する。ステップS11では、GRP2_EN132を0とし、GRP1_EN131を1として、テストパタンジェネレータ105を停止させる。メモリグループ101のパタン番号iを一つ進めステップS12、メモリグループ101の全テストパタンのテストが終了しているか判定を行うステップS13。全テストパタンのテストが終了していない場合ステップS13のNo分岐、ステップS11に戻り、全テストパタンのテストが終了するまでテストを実行する。すなわち、ステップS13でPAT<iとなるまで、ステップS11、S12を繰り返す。ステップS20で、メモリグループ102の全テストパタンのテストが終了していない場合ステップS20のYes分岐、ステップS3に戻る。ステップS3の判定がライトでない場合ステップS3のNo分岐、GRP1_EN131を1とし、GRP2_EN132を1として、テストパタンジェネレータ104、105がテストを実行しステップS4、メモリグループ101、102のパタン番号i、jを一つずつ進めるステップS5。メモリグループ101の全テストパタンのテストが終了しているか判定を行うステップS6。メモリグループ1の全テストパタンのテストが終了している場合ステップS6のNo分岐、ステップS7に移行する。ステップS6で、メモリグループ101の全テストパタンのテストが終了していない場合ステップS6のYes分岐、メモリグループ102の全テストパタンのテストが終了しているか判定を行うステップS10。メモリグループ102の全テストパタンのテストが終了している場合ステップS10のNo分岐、ステップS11に移行する。ステップS10で、メモリグループ102の全テストパタンのテストが終了していない場合ステップS10のYes分岐、ステップS3からステップS20と同様のフローを実行するが、メモリグループ101のテストでライトが偏らないように、メモリグループ102のテストを優先して行うために、ステップS21に移行する。メモリグループ102のテストパタンジェネレータ105の、テストがライトであるか判定しステップS21、ライトであればステップS21のYes分岐、メモリグループ101のテストパタンジェネレータ104のテストを判定するステップS22。テストパタンジェネレータ104がライトでない場合ステップS22のNo分岐、GRP1_EN131を1、GRP2_EN132を1として、テストパタンジェネレータ104、105がテストを実行しステップS25、メモリグループ101、102のパタン番号i、jを一つずつ進めるステップS26。テストパタンジェネレータ104がライトの場合ステップS22のYes分岐、GRP1_EN131を0とし、GRP2_EN132を1として、テストパタンジェネレータ105がテストを実行しステップS23、メモリグループ102のパタン番号を一つ進めるステップS24。次に、メモリグループ101の全テストパタンのテストが終了しているか判定を行うステップS27。メモリグループ101の全テストパタンのテストが終了している場合ステップS27のNo分岐、ステップS7に移行する。ステップS27で、メモリグループ101の全テストパタンのテストが終了していない場合ステップS27のYes分岐、メモリグループ102の全テストパタンのテストが終了しているか判定を行うステップ28。メモリグループ102の全テストパタンのテストが終了している場合ステップS28のNo分岐、ステップS11に移行する。メモリグループ102の全パタンのテストが終了していない場合ステップS28のYes分岐、ステップS21に戻る。次に、ステップS21の判定がライトでない場合ステップS21のNo分岐、GRP1_EN131を1、GRP2_EN132を1として、テストパタンジェネレータ104、105がテストを実行しステップS29、メモリグループ101、102のパタン番号i、jを一つずつ進めるステップS30。次に、メモリグループ101の全テストパタンのテストが終了しているか判定を行うステップS31。メモリグループ101の全テストパタンのテストが終了している場合ステップS31のNo分岐、ステップS7に移行する。ステップS31で、メモリグループ101の全テストパタンのテストが終了していない場合ステップS31のYes分岐、メモリグループ102の全テストパタンのテストが終了しているか判定を行うステップ32。メモリグループ102の全テストパタンのテストが終了している場合ステップS32のNo分岐、ステップS11に移行する。ステップS32で、メモリグループ102の全テストパタンのテストが終了していない場合ステップS32のYes分岐、ステップS3に戻り、メモリグループ101とメモリグループ102の全テストが完了するステップS33まで、上記したフローを実行する。本実施形態によれば、テストするメモリを二つのグループに分けて、一のグループがライトの時は、他方のグループがリードを行うように制御して、メモリテストを行う構成としている。メモリの消費電流は、リードよりライトの方が大きいので、全てのメモリを同時にライトさせるよりも、リードとライトを混在させたほうが、消費電流、IRドロップ量を低減することができる。その結果、本実施形態によれば、高速で動作するメモリのアットスピードテストを適用するにあたり、当該メモリの種類量、及び、動作周波数等により、アットスピードテストが適用できないケースを削減することができる。以下に、本実施形態の作用原理を詳細に説明する。図3は、メモリテストに使用するメモリの種類と、個数、リードとライトの消費電流の表である。メモリAは、48WORD×16BITのメモリであり、リード時の消費電流:1ライト時の消費電流:1.6とする。メモリBは、48WORD×32BITのメモリであり、リード時の消費電流:5ライト時の消費電流:8とする。メモリAの個数は3、メモリBの個数は3である。図3のメモリ構成を例に説明すると、例えばグループ1は、メモリAが0個、メモリBが2個、グループ2は、メモリAが3個、メモリBが1個となるように、二つのグループに分割した場合の消費電流は以下の通りである。グループ1のライトの消費電流8×2=16グループ2のリードの消費電流51×3=8=24グループ2のライトの消費電流81.6×3=12.8グループ1のリードの消費電流5×2=10=22.8グループ1又は2単独グループのライト時の消費電流は、いずれも、グループ1、2がともライトとなった場合の消費電流1.6×38×3=28.8よりも小さく抑えられていることがわかる。6つのメモリ全てを同時にテストした場合、6つのメモリの全てがライト動作の場合で28.8の電流が発生するのに対して、二つのメモリグループが同時にライトにならないように、メモリグループ1がライトの時にメモリグループ2はリードあるいは停止とすることで、メモリグループ1のライト時の消費電流と、メモリグループ2のリード時の消費電流の和である24にまで低減が可能となる。図4は、本実施形態において、メモリテスト実行時のメモリの消費電流を示すタイミングチャートである。図4において、aのCKはメモリMEM1、MEM2のメモリクロック、b、cのMEM1、MEM2は、テストするメモリグループ1、メモリグループ2の動作タイミング、dは消費電流波形をそれぞれ示している。横軸は時間を示す。なお、図4のb、cに示すように、この例では、メモリMEM1、MEM2についてread-after-writetestが行われる。図4のbにおいて、910はメモリグループ1のライト動作、911はメモリグループ1のリード動作を表し、図4のcにおいて、912はメモリグループ2のライト動作、913はメモリグループ2のリード動作を表している。図4のdにおいて、904はMEM1における910メモリグループ1のライト動作の消費電流、905はMEM2における912メモリグループ2のライト動作の消費電流、906はMEM1における911メモリグループ1のリード動作の消費電流、907はMEM2における913メモリグループ2のリード動作の消費電流、908は消費電流905と消費電流906の和、909はMEM1のライトとMEM2の同時ライトを仮に想定した場合における消費電流の和、914はユーザーが使用する際の規格の消費電流値をそれぞれ示している。仮に、MEM1のライト910とMEM2のライト912が同時に発生すると、消費電流はMEM1とMEM2のライトの消費電流の和である消費電流909となり、ユーザーが使用する際の規格の消費電流値914を越えて、ユーザーが使用する際の規格より大きな消費電流が流れて不良品として判定される。これに対して、MEM1のリード911とMEM2のライト912が同時に発生すると、消費電流は、MEM1のリードの消費電流906とMEM2のライトの消費電流905の和である908となり、ユーザーが使用する際の規格の消費電流値914以下となる。このように、消費電流の多いライト動作をMEM1とMEM2が同時にならないように、メモリテスト時のテストパタンの印加をクロックサイクル単位でずらすことにより、メモリテスト時の消費電流がユーザーが使用する際の規格の消費電流値以下に抑えている。本実施形態によれば、関連技術の問題点として説明したように、テスト時のクロック周期の期間T1を、クロック位相差の期間T2×メモリ数よりも大きい値にすることを不要とし、メモリテスト時の周波数を高速化できる。また、ユーザーがメモリを使用する場合、メモリ毎に、用途や周波数が異なるため、全てのメモリが同時にライト動作を行うことは通常は無いが、リードとライトを混在させてメモリテストすることは、ユーザー使用に近い条件でメモリテストを行っているともいえる。なお、上記実施形態では、複数のメモリ107を二つのグループにグループ分けし分割し、同時にライト動作とならないように、テストサイクルテスト周期単位でテストパタンをずらす構成としたが、三つ以上のグループ分けしてもよいことは勿論である。この場合、二つ以上のグループのテストにおいて同時にライトのとき、ライト動作が、少なくとも二つのグループで互いに時間的に重ならないように、テストサイクルテスト周期単位でテストパタンの発生をずらす構成とする。さらに、上記実施形態において、メモリ107としてSRAMStaticRandomAccessmemory、あるいはDRAMDynamicRandomAccessmemory等の試験に好適とされるが、これらに制限されるものでないこと勿論である。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。