"第1および第2のノード間に順方向に直列接続された複数のダイオードと、それらの一方電極が前記複数のダイオードの間の複数の第3のノードにそれぞれ接続された複数の第1のキャパシタと、通常動作時は、前記複数の第1のキャパシタのうちの各奇数段の第1のキャパシタの他方電極に第1および第2の電圧を交互に印加するとともに各偶数段の第1のキャパシタの他方電極に前記第2および第1の電圧を交互に印加して前記第1のノードから前記第2のノードに電流を流し、前記複数の第1のキャパシタの欠陥を検出するテストモード時は、前記複数の第1のキャパシタの他方電極に前記第1の電圧を印加するドライバと、前記テストモード時に前記複数の第3のノードを前記第2の電圧に固定する電圧固定回路とを備える、半導体装置。前記電圧固定回路は、各第3のノードに対応して設けられ、その第1の電極が対応の第3のノードに接続され、その第2の電極が前記第2の電圧のラインに接続され、前記テストモード時に導通する第1のトランジスタを含む、請求項1に記載の半導体装置。前記電圧固定回路は、さらに、各第3のノードに対応して設けられ、対応の第3のノードと前記第1のトランジスタの第1の電極との間に介挿され、そのゲートが第3の電圧を受け、前記第1のトランジスタの第1および第2の電極間の電圧を低下させる第2のトランジスタを含む、請求項2に記載の半導体装置。前記電圧固定回路は、各第3のノードに対応して設けられ、その第1の電極が対応の第3のノードに接続され、そのゲートが前記第1の電圧を受けるトランジスタを含み、通常動作時は、前記トランジスタの第2の電極が前記第1の電圧にされて前記トランジスタが非導通になり、前記テストモード時は、前記トランジスタの第2の電極が前記第2の電圧にされて前記トランジスタが導通する、請求項1に記載の半導体装置。前記第1および第2の電圧はそれぞれ電源電圧および接地電圧であり、さらに、前記電源電圧のラインと前記第1のノードとの間に接続され、前記テストモード時に非導通になるスイッチを備える、請求項1に記載の半導体装置。前記第1および第2の電圧はそれぞれ電源電圧および接地電圧であり、さらに、前記第2のノードと前記接地電圧のラインとの間に接続された第2のキャパシタを備え、前記電圧固定回路は、前記テストモード時に、さらに前記第2のノードを前記電源電圧または第3の電圧に固定する、請求項1に記載の半導体装置。前記第1および第2の電圧はそれぞれ接地電圧および電源電圧であり、さらに、前記第2のノードと前記接地電圧のラインとの間に接続され、前記テストモード時に非導通になるスイッチを備える、請求項1に記載の半導体装置。さらに、複数のトランジスタを含み、前記第1および第2の電圧によって駆動されて所定の動作を行なう論理回路を備え、各トランジスタは、前記テストモード時には導通状態または非導通状態に固定される、請求項1に記載の半導体装置。第1および第2のノード間に順方向に直列接続された複数のダイオードと、前記直列接続された複数のダイオードの各接続間に自身の一方電極がそれぞれ接続された複数の第1のキャパシタと、通常ポンプ動作時に前記複数の第1のキャパシタのうちの各奇数段の第1のキャパシタの他方電極と各偶数段の第1のキャパシタの他方電極に第1および第2の電圧間を推移する互いに逆位相のクロック信号を印加するドライバとを含み、ポンプ動作によって前記第1のノードから前記第2のノードに電流を流し、所定の電位を発生するチャージポンプ回路を備え、前記チャージポンプ回路は、さらに、前記複数のキャパシタの各一方端に接続された電圧固定回路を含み、前記チャージポンプ回路のポンプ動作を止めて、前記ドライバの出力と前記電圧固定回路の出力で前記複数の第1のキャパシタの各々の両端に静的耐圧ストレスを印加するテストモードを有する、半導体装置。近年、フラッシュメモリでは、メモリセルの微細化が進められているが、データ保持特性維持の観点から、メモリセルの絶縁膜の薄膜化は進められていない。このため、データ書換えに必要な電圧を下げることができず、メモリセルの微細化が進められてもチャージポンプ回路の出力電圧を下げることはできない。その一方で、チップの電源電圧の低電圧化は進められており、電源電圧が下げられるのにチャージポンプ回路の出力電圧を下げることはできないと言う状況に陥っている。そのため、チャージポンプ回路のダイオードおよびポンプキャパシタを多段化させる必要があり、ポンプキャパシタの総占有面積が増加する傾向にある。ポンプキャパシタの総面積が増大すると、そのどこかに欠陥が存在する確率が上昇する。ポンプキャパシタのどこかで欠陥に起因する絶縁破壊が起こると、ポンプ能力が低下し、データ書換えができなくなるなどの機能不具合が発生する。市場に出荷された後に、そのような機能不具合が起こらないように、ポンプキャパシタを構成する絶縁膜に含まれる欠陥をテストの過程で顕在化させ、不良品をリジェクトして市場に流出しないようにすることが求められている。従来は、通常よりも高い電源電圧をチップに印加してチャージポンプ回路を動作させるバーンインテストを行なって不良箇所を顕在化させ、保証動作スペックでの使用で不良が起こる可能性があるチップをリジェクトしてきた。しかし、このようなバーンインテストでは、チャージポンプ回路の動作によってポンプキャパシタの電極を駆動するドライバに含まれるMOSトランジスタのオンオフが発生するので、フラッシュメモリに含まれるMOSトランジスタのオン耐圧を越える電源電圧を印加することはできない。たとえば、MOSトランジスタのオン耐圧が7Vであれば、7Vを越える電源電圧をチップに印加した状態でチャージポンプを動作させることができず、ポンプキャパシタの両端子間にストレス電圧として7Vを越える電圧を印加することはできない。そのような制約のためストレス電圧と通常使用時の電源電圧との差を稼げない場合には、テスト時間を長くする必要があると言う問題があった。それゆえに、この発明の主たる目的は、テスト時間の短縮化を図ることが可能な半導体装置を提供することである。本発明の一実施の形態によれば、第1および第2のノード間に順方向に直列接続された複数のダイオードと、自身の一方電極が複数のダイオードの間にそれぞれ接続された複数の第1のキャパシタと、通常動作時は、複数の第1のキャパシタのうちの各奇数段の第1のキャパシタの他方電極に第1および第2の電圧を交互に印加するとともに各偶数段の第1のキャパシタの他方電極に第2および第1の電圧を交互に印加して第1のノードから第2のノードに電流を流すドライバを備えたチャージポンプ回路において、複数の第1のキャパシタの欠陥を検出するテストモードを備えた半導体装置が提供される。この発明に係る半導体装置では、テストモード時は第1のキャパシタの他方電極に第1の電圧を印加するとともに、その一方電極を第2の電圧に固定する。したがって、第1のキャパシタに静的なストレス電圧を印加するので、MOSトランジスタのオフ耐圧に相当するストレス電圧を第1のキャパシタに印加することができる。したがって、従来よりも大きなストレス電圧を第1のキャパシタに印加することができ、テスト時間が短くて済む。[実施の形態1]本発明の実施の形態1によるフラッシュメモリ1は、図1に示すように、メモリセルアレイMAを備える。メモリセルアレイMAは、複数行複数列に配置された複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数のワード線WLと、それぞれ複数行に対応して設けられた複数のソース線SLと、それぞれ複数列に対応して設けられた複数のビット線BLとを含む。メモリセルMCは、図2aの上段に示すように、シリコン基板のP型ウェルPWの表面にフローティングゲートFGおよびコントロールゲートCGを積層し、ゲートFG,CGの一方側および他方側にそれぞれソースおよびドレインを形成したものである。P型ウェルPWとフローティングゲートFGとコントロールゲートCGはゲート絶縁膜図示せずによって互いに絶縁されている。メモリセルMCのゲートは対応のワード線WLに接続され、そのドレインは対応のビット線BLに接続され、そのソースは対応のソース線SLに接続されている。書込動作時は、図2bに示すように、書込対象のメモリセルMCに対応するワード線WL、ビット線BL、ソース線SL、およびP型ウェルPWにそれぞれ8V,4V,0V,0Vを印加する。これにより、図2cに示すように、そのメモリセルMCのフローティングゲートFGに電子が注入され、そのメモリセルMCのしきい値電圧VTHが高くなる。すなわち、図2cの中段に示すように、メモリセルMCのドレインおよびソース間に所定の電圧を印加し、ワード線WLの電圧VWLを0Vから徐々に上昇させると、ワード線電圧VWLがしきい値電圧VTHを越えるとメモリセルMCに電流ICが流れ始める。書込状態では、しきい値電圧VTHが高い状態になっており、この状態はたとえばデータ0に対応付けられる。消去動作時は、図2dに示すように、消去対象のメモリセルMCに対応するワード線WL、ソース線SL、およびP型ウェルPWにそれぞれ-8V,8V,8Vを印加し、ビット線BLをハイインピーダンスHi-Z状態にする。これにより、図2aに示すように、そのメモリセルMCのフローティングゲートFGからソースに電子が引き抜かれ、そのメモリセルMCのしきい値電圧VTHが低下する。消去状態では、しきい値電圧VTHが低い状態になっており、この状態はたとえばデータ1に対応付けられる。読出動作時は、図2acの下段に示すように、読出対象のメモリセルMCに対応するメモリセルMCのワード線WL、ビット線BL、およびソース線SLにそれぞれ読出ワード線電圧VR1約5V,読出ビット線電圧VR2約1V,0Vを印加し、ビット線BLからメモリセルMCを介してソース線SLに流れる電流ICと所定のしきい値電流ITHとの高低を比較する。図2aの中段に示すようにIC>ITHである場合は、メモリセルMCは低しきい値状態消去状態であると判別され、メモリセルMCからデータ1が読み出される。また、図2cの中段に示すようにIC<ITHである場合は、メモリセルMCは高しきい値状態書込状態であると判別され、メモリセルMCからデータ0が読み出される。図1に戻って、フラッシュメモリ1は、内部電圧発生回路2、電圧切換回路3、アドレス入力バッファ4、アドレスカウンタ5、ロウデコーダ6、コラムデコーダ7、書換制御回路8、書込ドライバ9、センスアンプ10、および出力ロジックバッファ回路11を備える。内部電圧発生回路2は、複数のチャージポンプ回路を含み、電源電圧VCCを昇圧して複数の高電圧たとえば4V,約5V,8V,-8Vを発生する。電圧切換回路3は、内部電圧発生回路2で生成された複数の高電圧をロウデコーダ6、コラムデコーダ7、書込ドライバ9などに分配する。アドレス入力バッファ4は、外部アドレス信号ADDをアドレスカウンタ5に伝達させる。アドレスカウンタ5は、外部アドレス信号ADDに従って行アドレス信号および列アドレス信号を生成し、生成した行アドレス信号および列アドレス信号をそれぞれロウデコーダ6およびコラムデコーダ7に与える。ロウデコーダ6は、行アドレス信号に従って、メモリセルアレイMAの複数行のうちのいずれかの行を選択し、選択した行のワード線WLに動作モードに応じたレベルの電圧を印加する。動作モードとしては、書込動作モード、消去動作モード、読出動作モードがある。コラムデコーダ7は、列アドレス信号に従って、メモリセルアレイMAの複数列のうちのいずれかの列を選択し、書込動作時は選択した列のビット線BLと書込ドライバ9とを接続し、読出動作時は選択した列のビット線BLとセンスアンプ10とを接続する。書換制御回路8は、外部から与えられる書込データ信号DIと制御信号CNTに従って内部電圧発生回路2、アドレスカウンタ5、電圧切換回路3、ロウデコーダ6、コラムデコーダ7、書込ドライバ9、センスアンプ10、出力ロジックバッファ回路11などを制御する。書込ドライバ9は、デコーダ6,7によって選択された書込対象のメモリセルMCにデータ信号を書込む。センスアンプ10は、デコーダ6,7によって選択された読出対象のメモリセルMCからデータ信号を読み出す。出力ロジックバッファ回路11は、センスアンプ10によって読み出されたデータ信号を読出データ信号DOとして外部に出力する。また、外部から与えられるリセット信号REが活性化レベルにされると、フラッシュメモリ1は初期状態にリセットされる。図3は、内部電圧発生回路2に含まれる正電圧発生用のチャージポンプ回路12の構成を示す回路図である。図3において、このチャージポンプ回路12は、PチャネルMOSトランジスタP0,ダイオードD0~D4、NチャネルMOSトランジスタQ0~Q3、ポンプキャパシタC0~C3、ORゲートOG0~OG3、ANDゲートAG0~AG3、およびインバータINV1,INV3を備える。PチャネルMOSトランジスタP0およびダイオードD0~D4は、電源電圧VCCのラインと出力ノードN4との間に直列接続される。PチャネルMOSトランジスタP0のゲートは、ストレス印加イネーブル信号SENを受ける。NチャネルMOSトランジスタQ0~Q3のドレインは、それぞれダイオードD0~D3のカソードポンプノードN0~N3に接続され、それらのゲートはともにストレス印加イネーブル信号SENを受け、それらのドレインはともに接地電圧VSSを受ける。偶数段のANDゲートAG0,AG2の各々は、ポンプ活性化信号PENとポンプクロック信号φPの論理積信号を出力する。インバータINV1,INV3の各々は、ポンプクロック信号φPの相補信号を生成する。奇数段のANDゲートAG1,AG3は、それぞれインバータINV1,INV3の出力信号とポンプ活性化信号PENとの論理積信号を出力する。ORゲートOG0~OG3は、それぞれANDゲートAG0~AG3の出力信号とストレス印加イネーブル信号SENとの論理和信号を出力する。ポンプキャパシタC0~C3の一方電極はそれぞれポンプノードN0~N3に接続され、それらの他方電極はそれぞれORゲートOG0~OG3の出力信号を受ける。次に、このチャージポンプ回路12の動作について説明する。通常動作時は、ストレス印加イネーブル信号SENが非活性化レベルのLレベルにされて、PチャネルMOSトランジスタP0が導通するとともに、NチャネルMOSトランジスタQ0~Q3が非導通になる。これにより、電源電圧VCCのラインからPチャネルMOSトランジスタP0およびダイオードD0~D4を介して出力ノードN4に電流が流れ、出力ノードN4に接続された安定化キャパシタ図示せずが充電される。また、ポンプ活性化信号PENが活性化レベルのHレベルにされて、ポンプクロック信号φPに対して偶数段のゲートAG0,OG0AG2,OG2がバッファとして動作するとともに、ポンプクロック信号φPの相補信号に対して奇数段のゲートAG1,OG1AG3,OG3がバッファとして動作する。これにより、ポンプクロック信号φPが偶数段のポンプキャパシタC0,C2の他方電極に与えられるとともに、ポンプクロック信号φPの相補信号が奇数段のポンプキャパシタC1,C3の他方電極に与えられる。この状態で、ポンプクロック信号φPは、所定の周期で交互にHレベル電源電圧VCCおよびLレベル接地電圧VSSにされる。ポンプクロック信号φPがLレベルからHレベルに立ち上げられると、偶数段のポンプキャパシタC0,C2の他方電極がLレベルからHレベルに立ち上げられ、容量結合によってポンプノードN0,N2の電圧が電源電圧VCCだけ昇圧される。また、奇数段のポンプキャパシタC1,C3の他方電極がHレベルからLレベルに立ち下げられ、容量結合によってポンプノードN1,N3の電圧が電源電圧VCCだけ降圧される。これにより、ダイオードD1,D3が導通し、ポンプノードN0,N2からそれぞれノードN1,N3に電流が供給される。次いで、ポンプクロック信号φPがHレベルからLレベルに立ち下げられると、偶数段のポンプキャパシタC0,C2の他方電極がHレベルからLレベルに立ち下げられ、容量結合によってポンプノードN0,N2の電圧が電源電圧VCCだけ降圧される。また、奇数段のポンプキャパシタC1,C3の他方電極がLレベルからHレベルに立ち上げられ、容量結合によってポンプノードN1,N3の電圧が電源電圧VCCだけ昇圧される。これにより、ダイオードD0,D2,D4が導通し、電源電圧VCCのラインからポンプノードN0に電流が供給されるとともに、ポンプノードN1,N3からそれぞれノードN2,N4に電流が供給される。このように、ポンプクロック信号φPがHレベルからLレベルに立ち下げられる毎に出力ノードN4に電流が供給され、出力ノードN4の電圧が徐々に上昇する。出力ノードN4の電圧の最大値は、ダイオードDの段数で決められ、電源電圧VCCよりも高い正電圧になる。出力ノードN4の電圧は、比較回路図示せずによって参照電圧と比較される。出力ノードN4の電圧が参照電圧たとえば、8Vよりも高くなると、ポンプクロック信号φPがHレベルまたはLレベルに固定され、あるいはポンプ活性化信号PENがLレベルにされて、出力ノードN4への電流の供給は停止される。出力ノードN4の電圧が参照電圧よりも低くなると、ポンプ活性化信号PENがHレベルにされるとともに、ポンプクロック信号φPが所定の周期で交互にHレベルおよびLレベルにされて、出力ノードN4への電流の供給が再開される。このようにして、出力ノードN4の電圧は参照電圧に維持される。ポンプキャパシタC0~C3にストレス電圧を印加してポンプキャパシタC0~C3の欠陥を検出するテストモード時は、ストレス印加イネーブル信号SENが活性化レベルのHレベルにされる。これにより、PチャネルMOSトランジスタP0が非導通になるとともに、NチャネルMOSトランジスタQ0~Q3が導通し、ポンプノードN0~N3がともに接地電圧VSSに固定される。また、ORゲートOG0~OG3の出力信号がHレベル電源電圧VCCに固定される。したがって、ポンプキャパシタC0~C3の各々に電源電圧VCCが静的に印加される。この状態で、フラッシュメモリ1を構成するMOSトランジスタのオフ耐圧たとえば10Vまで電源電圧VCCが上げられ、ポンプキャパシタC0~C3の各々にストレス電圧が印加される。所定時間だけストレス電圧を印加した後、チャージポンプ回路12が運転され、チャージポンプ回路12の出力電圧が検出される。チャージポンプ回路12の出力電圧が所定電圧に到達した場合は、ポンプキャパシタC0~C3に欠陥は無いと判定される。チャージポンプ回路12の出力電圧が所定電圧に到達しない場合は、ポンプキャパシタC0~C3に欠陥が発生したと判定され、フラッシュメモリ1は廃棄される。ここで、MOSトランジスタのオフ耐圧とは、MOSトランジスタがオフ状態に維持されているときに許容されるドレイン-ソース間電圧、ゲート-ドレイン間電圧、ゲート-ソース間電圧の最大値を言う。MOSトランジスタのオフ耐圧は、オン耐圧よりも高く、約10Vである。また、MOSトランジスタのオン耐圧とは、MOSトランジスタがオフ状態非導通状態からオン状態導通状態に切換わるときに許容されるドレイン-ソース間電圧の最大値を言う。MOSトランジスタのオン耐圧は、オフ耐圧よりも低く、約7Vである。従来のバーンインテストでは、チャージポンプ回路を動作させてポンプキャパシタC0~C3に動的にストレス電圧を印加してしたので、電源電圧VCCをMOSトランジスタのオン耐圧以上に上げることはできなかった。これに対して本実施の形態1では、チャージポンプ回路12を運転させずにポンプキャパシタC0~C3に静的なストレス電圧を印加するので、MOSトランジスタのオフ耐圧に相当するストレス電圧をポンプキャパシタC0~C3に印加することができる。したがって、従来よりも大きなストレス電圧をポンプキャパシタC0~C3に印加することができ、テスト時間が短くて済む。[実施の形態2]図3のチャージポンプ回路12では、通常動作時に、NチャネルMOSトランジスタQ0~Q3にそれぞれポンプノードN0~N3の高い電圧が印加され、NチャネルMOSトランジスタQ0~Q3が破壊される恐れがある。この実施の形態2ではこの問題が解決される。この実施の形態2では、図4に示すように、NチャネルMOSトランジスタQ0~Q3の各々に対応して、電圧緩和素子を構成するNチャネルMOSトランジスタQ4が設けられる。図4では、NチャネルMOSトランジスタQ0に対応して設けられたNチャネルMOSトランジスタQ4が示されている。NチャネルMOSトランジスタQ4のドレインは対応のポンプノードN0に接続され、そのゲートは電源電圧VCCを受け、そのソースはNチャネルMOSトランジスタQ0のドレインに接続される。NチャネルMOSトランジスタQ0のドレインの電圧は、NチャネルMOSトランジスタQ4のゲート電圧すなわち電源電圧VCCよりもNチャネルMOSトランジスタQ4のしきい値電圧だけ低い電圧に固定される。したがって、NチャネルMOSトランジスタQ0のドレイン-ソース間に印加される電圧を下げることができ、NチャネルMOSトランジスタQ0が破壊されるのを防止することができる。他のNチャネルMOSトランジスタQ1~Q3についても、NチャネルMOSトランジスタQ0と同様に保護される。なお、この実施の形態2では、NチャネルMOSトランジスタQ4のゲートに電源電圧VCCを印加したが、チャージポンプ回路12の出力電圧と接地電圧VSSの間の中間の電圧をNチャネルMOSトランジスタQ4のゲートに与えてもよい。[実施の形態3]図5は、この発明の実施の形態3によるフラッシュメモリの要部を示す回路ブロック図である。図5において、このフラッシュメモリは、チャージポンプ回路12、安定化キャパシタ13、およびスイッチ14を備える。安定化キャパシタ13は、チャージポンプ回路12の出力ノードN4と接地電圧VSSのラインとの間に接続され、出力ノードN4の電圧を安定化させる。スイッチ14は、出力ノードN4と電源電圧VCCのラインとの間に接続され、ストレス印加イネーブル信号SENが活性化レベルのHレベルである場合は導通し、信号SENが非活性化レベルのLレベルである場合は非導通になる。通常動作時は、ストレス印加イネーブル信号SENが非活性化レベルのLレベルにされ、スイッチ14は非導通になる。また、ポンプ活性化信号PENが活性化レベルのHレベルにされ、ポンプクロック信号φPが交互にHレベルおよびLレベルにされ、チャージポンプ回路12から電流が出力されて安定化キャパシタ13が所定の電圧に充電される。テストモード時は、ストレス印加イネーブル信号SENが活性化レベルのHレベルにされる。これにより、チャージポンプ回路12内のポンプキャパシタC0~C3の各々に電源電圧VCCが印加される。また、スイッチ14が導通して、安定化キャパシタ13に電源電圧VCCが印加される。この状態で、電源電圧VCCがMOSトランジスタのオフ耐圧まで上げられて、キャパシタC0~C3,13の各々にストレス電圧が印加され、キャパシタC0~C3,13の欠陥の発生が加速される。この実施の形態3では、実施の形態1と同じ効果が得られる他、安定化キャパシタ13のテスト時間も短縮化することができる。なお、この実施の形態3では、スイッチ14を介して安定化キャパシタ13に電源電圧VCCを印加したが、電源電圧VCCの代わりに所望の外部電圧を印加してもよい。[実施の形態4]実施の形態1~3ではテストモード時に、MOSトランジスタのオン耐圧よりも高いオフ耐圧に電源電圧VCCを上昇させる。フラッシュメモリ1では、チャージポンプ回路12の他にも電源電圧VCCによって駆動される論理回路以下、VCC系論理回路と称すがある。もし、テストモード時にVCC系論理回路内で論理が遷移してMOSトランジスタがスイッチングされると、そのMOSトランジスタが破壊される恐れがある。この実施の形態4では、この問題が解決される。図6は、この発明の実施の形態4によるフラッシュメモリの要部を示すブロック図である。図6において、このフラッシュメモリは、チャージポンプ回路12、ORゲート15、およびVCC系論理回路16を備える。チャージポンプ回路12は、図3で示したものであり、信号PEN,φP,SENによって制御される。ORゲート15は、ストレス印加イネーブル信号SENとリセット信号REの論理和信号をVCC系論理回路16に与える。VCC系論理回路16は、たとえば図1に示した書換制御回路8、出力ロジックバッファ回路11などである。リセット信号REが活性化レベルのHレベルにされると、ORゲート15の出力信号がHレベルになってVCC系論理回路16が初期状態にリセットされる。テストモード時は、ストレス印加イネーブル信号SENが活性化レベルのHレベルに固定される。これにより、ORゲート15の出力信号がHレベルに固定され、VCC系論理回路16がリセットされて初期状態に固定される。したがって、テストモード時にVCC系論理回路16内で論理が遷移してMOSトランジスタが破壊されるのを防止することができる。図7は、本実施の形態4の変更例となる半導体チップマイクロコンピュータチップ20の構成を示すブロック図である。図7において、この半導体チップ20は、内部電圧発生回路21、入出力回路22、レベルシフト回路23~25、VDD系論理回路26、およびフラッシュメモリ部27を備える。外部電源電圧VCCは、VDD系論理回路26以外の回路22~25,27に供給される。内部電圧発生回路21、入出力回路22、およびフラッシュメモリ部27は、それぞれ外部電源電圧VCCによって駆動されるVCC系論理回路21a,22a,27aを含む。ストレス印加イネーブル信号SENは、VCC系論理回路21a,22a,27aおよびレベルシフト回路23~25に与えられる。内部電圧発生回路21は、VCC系論理回路21aおよび降圧回路21bを含む。VCC系論理回路21aは、降圧回路21bを制御する。降圧回路21bは、外部電源電圧VCCを降圧して内部電源電圧VDDを生成する。内部電源電圧VDDは、入出力回路22以外の回路23~27に供給される。入出力回路22は、VCC系論理回路22aを含み、信号Sの入出力を行なう。信号Sは、データ信号、制御信号などを含む。レベルシフト回路23は、入出力回路22とVDD系論理回路26の間に設けられ、信号のレベル変換を行なう。すなわち、入出力回路22の出力信号の論理レベルは外部電源電圧VCCである。レベルシフト回路23は、入出力回路22の出力信号の論理レベルを内部電源電圧VDDに変換してVDD系論理回路26に与える。また、VDD系論理回路26の出力信号の論理レベルは内部電源電圧VDDである。レベルシフト回路23は、VDD系論理回路26の出力信号の論理レベルを外部電源電圧VCCに変換して入出力回路22に与える。レベルシフト回路24は、他の信号のレベル変換を行なう。VDD系論理回路26は、CPUCentralProcessingUnitを含み、プログラムに従って所定の動作を行なう。レベルシフト回路25は、VDD系論理回路26とフラッシュメモリ部27の間に設けられ、信号のレベル変換を行なう。フラッシュメモリ部27は、VCC系論理回路27aを含み、データを記憶する。このような半導体チップ20でも、フラッシュメモリ部27に内蔵されるチャージポンプ回路12のポンプキャパシタC0~C3にストレス電圧を印加して欠陥を検出する必要がある。その際、外部電源電圧VCCがMOSトランジスタのオフ耐圧まで上げられるので、外部電源電圧VCCによって駆動されるVCC系論理回路21a,22a,27aおよびレベルシフト回路23~25において論理が遷移すると回路内のMOSトランジスタが破壊されてしまう。そこで、この半導体チップ20では、それらのVCC系論理回路21a,22a,27aおよびレベルシフト回路23~25にもストレス印加イネーブル信号SENを与え、フラッシュメモリ部27のテストモード時にはそれらの回路を初期状態に固定している。なお、半導体チップ20の端子を用いてストレス印加イネーブル信号SENを制御してもよいし、半導体チップ20内のレジスタを用いてストレス印加イネーブル信号SENを制御してもよい。[実施の形態5]図8は、この発明の実施の形態5によるチャージポンプ回路30の構成を示す回路図であって、図3と対比される図である。図8において、このチャージポンプ回路30が図3のチャージポンプ回路12と異なる点は、ORゲート31およびインバータ32が追加されている点である。ORゲート31は、リセット信号REとストレス印加イネーブル信号SENの論理和信号をPチャネルMOSトランジスタP0のゲートに与える。信号SENは、インバータ32を介してNチャネルMOSトランジスタQ0~Q3のソースに与えられる。NチャネルMOSトランジスタQ0~Q3のゲートは、ともに電源電圧VCCを受ける。なお、ゲート回路G1は図3のANDゲートAG1およびインバータINV1を含み、ゲート回路G3は図3のANDゲートAG3およびインバータINV3を含む。リセット動作時は、リセット信号REが活性化レベルのHレベルにされ、ストレス印加イネーブル信号SENが非活性化レベルのLレベルにされる。また、ポンプ活性化信号PENが非活性化レベルのLレベルにされ、ポンプクロック信号φPがLレベルに固定される。これにより、トランジスタP0,Q0~Q3がともに非導通になり、ORゲートOG0~OG3の出力信号がLレベルになり、チャージポンプ回路30は非活性状態になる。通常動作時は、リセット信号REが非活性化レベルのLレベルにされ、ストレス印加イネーブル信号SENが非活性化レベルのLレベルにされる。また、ポンプ活性化信号PENが活性化レベルのHレベルにされ、ポンプクロック信号φPが交互にHレベルおよびLレベルにされる。これにより、PチャネルMOSトランジスタP0が導通し、NチャネルMOSトランジスタQ0~Q3が非導通になる。また、偶数段のポンプキャパシタC0,C2の他方電極にポンプクロック信号φPが与えられ、奇数段のポンプキャパシタC1,C3の他方電極にポンプクロック信号φPの相補信号が与えられ、出力ノードN4に電流が供給される。テストモード時は、ストレス印加イネーブル信号SENが活性化レベルのHレベルにされる。また、ポンプ活性化信号PENが非活性化レベルのLレベルにされ、ポンプクロック信号φPがLレベルに固定される。これにより、PチャネルMOSトランジスタP0が非導通にされるとともにNチャネルMOSトランジスタQ0~Q3が導通し、ポンプノードN0~N3がLレベル接地電圧VSSに固定される。また、ORゲートOG0~OG3の出力信号がHレベル電源電圧VCCになる。したがって、ポンプキャパシタC0~C3の各々に電源電圧VCCが静的に印加される。この状態で電源電圧VCCがMOSトランジスタのオフ耐圧まで上げられ、ポンプキャパシタC0~C3の各々にストレス電圧が印加される。この実施の形態5でも、実施の形態1と同じ効果が得られる。[実施の形態6]図9は、この発明の実施の形態6による負電圧発生用のチャージポンプ回路40の構成を示す回路図である。図9において、このチャージポンプ回路40は、ダイオードD11~D15、PチャネルMOSトランジスタP11~P14、NチャネルMOSトランジスタQ10、ポンプキャパシタC11~C14、ゲート回路G11~G14,G21~G24、およびNORゲート41を備える。ダイオードD11~D15およびNチャネルMOSトランジスタQ10は、出力ノードN10と接地電圧VSSのラインとの間に直列接続される。PチャネルMOSトランジスタP11~P14のソースはともにストレス印加イネーブル信号SENを受け、それらのゲートはともに接地電圧VSSを受け、それらのドレインはそれぞれダイオードD11~D14のカソードポンプノードN11~N14に接続される。NORゲート41は、リセット信号REとストレス印加イネーブル信号SENを受け、その出力信号はNチャネルMOSトランジスタQ10のゲートに与えられる。奇数段のゲート回路G11,G13の各々は、ポンプ活性化信号PENとポンプクロック信号φPの相補信号との論理積信号を出力する。偶数段のゲート回路G12,G14の各々は、ポンプ活性化信号PENとポンプクロック信号φPとの論理積信号を出力する。ゲート回路G21~G24は、それぞれゲート回路G11~G14の出力信号とストレス印加イネーブル信号SENの反転信号との論理積信号を出力する。ポンプキャパシタC11~C14の一方電極はそれぞれポンプノードN11~N14に接続され、それらの他方電極はそれぞれゲート回路G21~G24の出力信号を受ける。次に、このチャージポンプ回路40の動作について説明する。リセット動作時は、リセット信号REが活性化レベルのHレベルにされ、ストレス印加イネーブル信号SENが非活性化レベルのLレベルにされる。また、ポンプ活性化信号PENが非活性化レベルのLレベルにされ、ポンプクロック信号φPがLレベルに固定される。これにより、トランジスタQ10,P11~P14がともに非導通になり、ゲート回路G21~G24の出力信号がLレベルになり、出力ノードN4が初期電圧接地電圧VSSに維持される。通常動作時は、リセット信号REが非活性化レベルのLレベルにされ、ストレス印加イネーブル信号SENが非活性化レベルのLレベルにされて、NチャネルMOSトランジスタQ10が導通するとともに、PチャネルMOSトランジスタP11~P14が非導通になる。これにより、出力ノードN10からダイオードD11~D15およびNチャネルMOSトランジスタQ10を介して接地電圧VSSのラインに至る電流経路が形成される。また、ポンプ活性化信号PENが活性化レベルのHレベルにされて、奇数段のゲート回路G11,G21G13,G23がポンプクロック信号φPに対してインバータとして動作する。また、偶数段のゲート回路G12,G22G14,G24がポンプクロック信号φPに対してバッファとして動作する。これにより、ポンプクロック信号φPの相補信号が奇数段のポンプキャパシタC11,C13の他方電極に与えられるとともに、ポンプクロック信号φPが偶数段のポンプキャパシタC12,C14の他方電極に与えられる。この状態で、ポンプクロック信号φPは、所定の周期で交互にHレベルおよびLレベルにされる。ポンプクロック信号φPがLレベルからHレベルに立ち上げられると、奇数段のポンプキャパシタC11,C13の他方電極がHレベルからLレベルに立ち下げられ、容量結合によってポンプノードN11,N13の電圧が電源電圧VCCだけ降圧される。また、偶数段のポンプキャパシタC12,C14の他方電極がLレベルからHレベルに立ち上げられ、容量結合によってポンプノードN12,N14の電圧が電源電圧VCCだけ昇圧される。これにより、ダイオードD11,D13,D15が導通し、ノードN10,N12からそれぞれノードN11,N13に電流が流出するとともに、ノードN14から接地電圧VSSのラインに電流が流出する。また、ポンプクロック信号φPがHレベルからLレベルに立ち下げられると、偶数段のポンプキャパシタC12,C14の他方電極がHレベルからLレベルに立ち下げられ、容量結合によってポンプノードN12,N14の電圧が電源電圧VCCだけ降圧される。また、奇数段のポンプキャパシタC11,C13の他方電極がLレベルからHレベルに立ち上げられ、容量結合によってポンプノードN11,N13の電圧が電源電圧VCCだけ昇圧される。これにより、ダイオードD12,D14が導通し、ノードN11,N13からそれぞれノードN12,N14に電流が流出する。このように、ポンプクロック信号φPがLレベルからHレベルに立ち上げられる毎に出力ノードN10から電流が排出され、出力ノードN10の電圧が徐々に下降する。出力ノードN10の電圧の最低値は、ダイオードDの段数で決められ、負電圧になる。出力ノードN10の電圧は、比較回路図示せずによって参照電圧と比較される。出力ノードN10の電圧が参照電圧たとえば、-8Vよりも低くなると、ポンプクロック信号φPはHレベルまたはLレベルに固定され、出力ノードN10からの電流の排出は停止される。出力ノードN10の電圧が参照電圧よりも高くなると、ポンプクロック信号φPは所定の周期で交互にHレベルおよびLレベルにされ、出力ノードN10からの電流の排出が再開される。このようにして、出力ノードN10の電圧は参照電圧に維持される。ポンプキャパシタC11~C14にストレス電圧を印加してポンプキャパシタC11~C14の欠陥を検出するテストモード時は、ストレス印加イネーブル信号SENが活性化レベルのHレベルにされる。これにより、NチャネルMOSトランジスタQ10が非導通になるとともに、PチャネルMOSトランジスタP11~P14が導通し、ポンプノードN11~N14がともに電源電圧VCCに固定される。したがって、ポンプキャパシタC11~C14の各々に電源電圧VCCが静的に印加される。この状態で、フラッシュメモリ1を構成するMOSトランジスタのオフ耐圧たとえば10Vまで電源電圧VCCが上げられ、ポンプキャパシタC11~C14の各々にストレス電圧が印加される。所定時間だけストレス電圧を印加した後、チャージポンプ回路40が運転され、チャージポンプ回路40の出力電圧が検出される。チャージポンプ回路40の出力電圧が所定電圧に到達した場合は、ポンプキャパシタC11~C14に欠陥は無いと判定される。チャージポンプ回路40の出力電圧が所定電圧に到達しない場合は、ポンプキャパシタC11~C14に欠陥が発生したと判定され、このチャージポンプ回路40を搭載したフラッシュメモリは廃棄される。この実施の形態6では、チャージポンプ回路40を運転させずにポンプキャパシタC11~C14に静的なストレス電圧を印加するので、MOSトランジスタのオフ耐圧に相当するストレス電圧をポンプキャパシタC11~C14に印加することができる。したがって、従来よりも大きなストレス電圧をポンプキャパシタC11~C14に印加することができ、テスト時間が短くて済む。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"