基板と、前記基板上に配置されたバッファ層と、前記バッファ層上に配置されたチャネル層と、前記チャネル層上に配置された障壁層と、前記障壁層上に配置されて且つ前記障壁層上の長手方向に延伸しているソース電極、ゲート電極及びドレイン電極であって、前記チャネル層及び前記障壁層の一部分が前記長手方向に延伸しているメサ部を形成していて、該ソース電極及び該ドレイン電極が前記メサ部の縁を超えて延伸していて、該ゲート電極が前記メサ部の縁の側壁に沿って延伸している、ソース電極、ゲート電極及びドレイン電極と、前記バッファ層上に配置されて且つ前記ソース電極に電気的に接続された第一の端部を有する導電性ソース相互接続部と、前記バッファ層及び前記導電性ソース相互接続部上に配置された第一の誘電体層と、前記第一の誘電体層内に形成されたゲートビアと、前記バッファ層に沿って延伸していて且つ前記メサ部の側壁に沿って延伸している前記ゲート電極の一部分に電気的に接続している導電性ゲートノードと、前記メサ部に隣接する前記第一の誘電体層上に配置されたゲートパッドと、前記導電性ゲートノード上に配置されて且つ前記導電性ゲートノードに接触している導電性ゲート接続ストリップであって、前記ゲートパッドに電気的に接触している導電性ゲート接続ストリップと、前記第一の誘電体層内に形成されたソースビアと、前記ソースビア内に形成されたソースパッドであって、前記導電性ソース相互接続部が該ソースパッドと電気的に接触している第二の端部を有する、ソースパッドと、を備えたFET。前記導電性ソース相互接続部と前記バッファ層との間に配置された第二の誘電体層を更に備えた請求項1に記載のFET。前記導電性ゲート接続ストリップが、前記ゲートビアを介して前記導電性ゲートノードに接続されている、請求項1に記載のFET。前記ゲート電極が、略3マイクロメートルの長さを有する、請求項1に記載のFET。前記ソース電極及び前記ドレイン電極が、前記メサ部の縁を超えて略2~3マイクロメートル延伸している、請求項1に記載のFET。前記ソース電極、前記ゲート電極及び前記ドレイン電極が、略250マイクロメートルから1mmの間で長手方向に延伸しているゲートフィンガ部を形成している、請求項1に記載のFET。前記導電性ゲート接続ストリップが、前記導電性ソース接続部と少なくとも部分的に重畳している、請求項1に記載のFET。前記ゲートパッド及び前記ソースパッドが、互いに重畳していない、請求項1に記載のFET。前記ゲートパッド及び前記ソースパッドが、少なくとも部分的に重畳している、請求項1に記載のFET。前記チャネル層が、III族窒化物半導体を備える、請求項1に記載のFET。前記チャネル層が、GaNを備える、請求項1に記載のFET。前記バッファ層上に配置されて且つ前記ドレイン電極に電気的に接続された第一の端部を有する導電性ドレイン相互接続部と、前記第一の誘電体層内に形成されたドレインビアと、前記ドレインビア内に形成されたドレインパッドであって、前記導電性ドレイン相互接続部が該ドレインパッドと電気的に接触している第二の端部を有する、ドレインパッドと、を更に備えた請求項1に記載のFET。ソース、ゲート及びドレインを各々含む第一及び第二の組のフィンガー部アレイと、前記第一の組のフィンガー部アレイのソース電極に電気的に結合された第一のソースパッドと、前記第二の組のフィンガー部アレイのソース電極に電気的に結合された第二のソースパッドと、前記第一及び第二の組のフィンガー部アレイのドレイン電極に電気的に結合された共通ドレインパッドと、前記第一の組のフィンガー部アレイのゲート電極に電気的に結合された第一のゲートパッドと、前記第二の組のフィンガー部アレイのゲート電極に電気的に結合された第二のゲートパッドと、前記第一及び第二の組のフィンガー部アレイと、前記第一及び第二のソースパッドと、前記共通ドレインパッドと、前記第一及び第二のゲートパッドとが配置された基板と、を備えたFET。前記第一及び第二のフィンガー部アレイの少なくとも一方が、前記基板層上に配置されたバッファ層と、前記バッファ層上に配置されたチャネル層と、前記チャネル層上に配置された障壁層とを備え、前記ソース電極、前記ゲート電極及び前記ドレイン電極が、前記障壁上に配置されて且つ前記障壁層上の長手方向に延伸していて、前記チャネル層及び前記障壁層の一部分が、前記長手方向に延伸しているメサ部を形成し、前記ソース電極及び前記ドレイン電極が、前記メサ部の縁を超えて延伸していて、前記ゲート電極が前記メサ部の縁の側壁に沿って延伸している、請求項13に記載のFET。前記共通ドレインパッドが、前記第一及び第二のフィンガー部アレイの間に配置されていて、個々のフィンガー部が全て共通方向に延伸している、請求項13に記載のFET。前記ゲートパッド及び前記ソースパッドが、互いに重畳していない、請求項13に記載のFET。前記ゲートパッド及び前記ソースパッドが、少なくとも部分的に重畳している、請求項13に記載のFET。前記ソース電極及び前記ドレイン電極が、前記メサ部の縁を超えて略2~3マイクロメートル延伸している、請求項13に記載のFET。前記チャネル層が、III族窒化物半導体を備える、請求項13に記載のFET。前記チャネル層が、GaNを備える、請求項13に記載のFET。本発明によると、基板と、基板上に配置されたバッファ層と、バッファ層上に配置されたチャネル層と、チャネル層上に配置された障壁層とを含むFETが提供される。ソース電極、ゲート電極及びドレイン電極は、障壁層上に配置されて、その障壁層上の長手方向に延伸する。チャネル層及び障壁層の一部分は、長手方向に延伸するメサ部を形成し、ソース電極及びドレイン電極はメサ部の縁を超えて延伸する。ゲート電極はメサ部の縁の側壁に沿って延伸する。導電性ソース相互接続部は、バッファ層上に配置されて、且つ、ソース電極に電気的に接続された第一の端部を有する。第一の誘電体層は、バッファ層及びソース相互接続部上に配置される。ゲートビアは第一の誘電体層内に形成される。導電性ゲートノードは、バッファ層に沿って延伸し、且つ、メサ部の側壁に沿って延伸しているゲート電極の一部分に電気的に接続する。ゲートパッドは、メサ部に隣接する第一の誘電体層上に配置される。導電性ゲート接続ストリップは、ゲートノード上に配置されて、そのゲートノードと接触する。ゲートストリップは、ゲートパッドと電気的に接触する。ソースビアは、第一の誘電体層内に形成されて、ソースパッドはソースビア内に形成される。導電性ソース相互接続部は、ソースパッドと電気的に接触する第二の端部を有する。本発明の他の側面によると、ソース、ゲート及びドレインを各々が含む第一及び第二の組のフィンガー部アレイを含むFETが提供される。第一のソースパッドは、第一の組のフィンガー部アレイのソース電極に電気的に結合される。第二のソースパッドは、第二の組のフィンガー部アレイのソース電極に電気的に結合される。共通ドレインパッドは、第一及び第二のフィンガー部アレイのドレイン電極に電気的に結合される。第一のゲートパッドは、第一の組のフィンガー部アレイのゲート電極に電気的に結合される。第二のゲートパッドは、第二の組のフィンガー部アレイのゲート電極に電気的に結合される。第一及び第二の組のフィンガー部アレイと、第一及び第二のソースパッドと、共通ドレインパッドと、第一及び第二のゲートパッドとが配置される基板も提供される。図1は、本発明に従って構築された二つのGaNベースFETセルの断面図である。図示されるように、ヘテロ接合構造が、サファイヤ基板等の半絶縁性の基板10上に形成される。ヘテロ接合構造は、例えば、基板10上に形成されたGaNのバッファ層20を含む。メサ部90がバッファ層20上に形成される。メサ部90は、ドーピングされていないGaN層30、及びドーピングされていない障壁層40例えばAlGaNを含み、そのドーピングされていない障壁層40は一般的に、ドーピングされていないGaN層30よりもはるかに薄い。ドーピングされていないGaN層30は、チャネル層として機能する。ソース電極50及びドレイン電極70が、ドーピングされていない障壁層40上に配置される。ゲート電極60も、ドーピングされていないAlGaN層40上に形成されて、ソース電極50とドレイン電極70との間に位置する。図2は、GaNベースFETの平面図であり、二つのゲートフィンガー部が示されている。図1及び図2並びに以下の図面において、同様の要素には同様の参照番号が付されている点に留意されたい。ソース電極50と、ゲート電極60と、ドレイン電極70とはインターデジットにされる。電極フィンガー部は、幅W及び長さLで、長手方向に延伸する。図1の断面図は、図2の線B‐Bに沿ってメサ部90の中心を通るようにとられたものである。図2に示されるように、ゲート電極60は、長手方向においてメサ部90の縁を超えて延伸している。更に、チャネル30と、障壁層40と、ソース電極50と、ドレイン電極70も、長手方向においてメサ部90の縁を超えて延伸している。この様子は、図2の線A‐Aに沿った断面図である図3により明確に示されている。本発明の一部実施形態では、ソース電極50及びドレイン電極70は、メサ部の縁を略2~3マイクロメートル超えて延伸する。ゲート電極60は、図1及び図4の組み合わせに示されるように、メサ部90の頂面から、メサ部側壁92そこでゲート電極60がバッファ層20と接触するに沿って下方に延伸している。図4は、GaNベースFETの広域平面図であり、複数のフィンガー部が、バッファ層20上に配置されたゲートパッド120及びソースパッド150と共に示されている。図5は、GaNベースFETの更に大きな広域平面図であり、二つのゲートパッド120と、ソースパッド150と、ドレインパッド162が示されている。図4は、図5の円15で示された部分の詳細図である。図4によく見て取れるように、メサ部側壁92に沿ったゲート電極60の各々は、導電性ゲート相互接続部130に接続される。図示されるように、隣接する導電性ゲート相互接続部130は、導電性ゲートノード145において交わる。導電性ゲートノード145の各々は、導電性ゲート接続ストリップ110に接続される。その導電性ゲート接続ストリップ110自体は、ゲートパッド120に接続される。このようにして、ゲート電極60は、ゲートパッド120と電気通信する。同様に、ソース電極50は、導電性ソース相互接続部140に接続されて、その導電性ソース相互接続部140自体は、ソースパッド150に接続されることによって、ソース電極50とソースパッド150との間の電気通信が提供される。図5に示されるように、ドレインパッド162も同様に構成される。図4及び図5に示される相互接続部レイアウト配置の利点の一つは、ゲートコンタクトを絶縁しながらソース及びドレインコンタクトを接続するのによく使用されるエアブリッジの使用を回避することである。エアブリッジは一般的に、複雑な処理ステップを要し、デバイスの全体的な信頼性を低下させ得るので、これが利点となる。図6は、図4の線C‐Cに沿った断面図である。ソース相互接続部140がバッファ層20上に配置される。任意で、誘電体層152例えば窒化シリコン、二酸化シリコンをバッファ層20上に提供し得る。この場合、ソース相互接続部140及びソースパッド150並びにゲート相互接続部130及びゲートパッド120が、誘電体層152上に形成される。誘電体層152は、バッファ層20が高抵抗のものではない場合に特に問題になり得るゲート、ソース及びドレインパッドの周りの電流伝導を低減する機能を果たす。誘電体層155が、ソース相互接続部140上に形成される。ゲートビア156が、ゲートノード145上に形成されて、導電体で充填されて、ゲート相互接続部130を形成する。最後に、図6に更に示されるように、ゲート接続ストリップ110及びゲートパッド120が、ゲート相互接続部130上に形成される。図7は、図4の線D‐Dに沿った断面図である。ソースパッドビア158が誘電体層155内に形成される。ソースパッド150が、ソースパッドビア158の中及び上に形成されて、図4に示されるソース相互接続部140と電気的に接触する。図4~図7に示される本発明の実施形態では、ゲートビア156を介して全てのゲート相互接続部130を接続するゲート接続ストリップ110が、ソースパッド150と重畳しない。しかしながら、ゲート接続ストリップ110は、ソース相互接続部140と部分的に重畳する。本発明のこうした実施形態の利点の一つは、ゲートパッド120及びソースパッド150が重畳しないことによって、デバイスの全体的なキャパシタンスの減少に寄与することである。本発明の他の実施形態では、ゲートパッド120及びソースパッド150が重畳する。このような配置が図8図5と比較の平面図に示されていて、また、図8の円18内の領域を示す図9に詳細に示されている。図10は、図9の線E‐Eに沿った断面図であり、図11は、図9の線F‐Fに沿った断面図である。図8~図11に示される本発明の実施形態の利点の一つは、電極とパッドとの間に比較的低い広がり抵抗を達成できる点である。しかしながら、ゲートパッドとソースパッドとの間の重畳領域を、過度のキャパシタンスを回避することができるように注意深く配置する必要がある。図面に示され上述してきた多様な特徴の寸法は、多様な動作パラメータのトレードオフを含む周知の原理に従って、当業者によって選択可能なものである。しかしながら、例示目的であって、本発明を限定するものではないとして、以下の寸法が、多様なデバイス応用において適切であることがわかっている。例えば、本発明の一実施形態では、ゲート電極長は、略3マイクロメートル以下であり、Rds‐onオン抵抗が比較的低い一方で、比較的高速なスイッチング速度を達成することを確実なものとする。ゲート長が更に短くなると、ゲートの充電及び放電によってスイッチング中のゲート抵抗が上昇する。本発明の一部実施形態では、ソース電極長及びドレイン電極長は、略10マイクロメートルであり、各フィンガー部は、略1000マイクロメートルの長さである。他の実施形態では、各フィンガー部は、略250マイクロメートルから略1mmの間の長さである。ソース電極及びゲート電極の長さが実質的に減少すると、良好な電流の広がりを達成することができず、オームコンタクトに影響がある。他方、電極が大き過ぎると、デバイスが過度の空間を占有して、製造コストが上昇する。ゲートコンタクトストリップ110の長さは、妥当なゲート抵抗を達成して適切な製造公差を許容するために略40マイクロメートルとなるように選択され得る。ゲートからドレインまでの距離は一般的に、略15マイクロメートル以下であり、典型的な値は略10マイクロメートルである。多様な他の寸法は、マイクロメートル単位で図面に示されている。ゲートからソースまでの間隔は一般的に、採用されるプロセスの制限によって決められるが、場合によっては、有利にサブミクロンとなる。図12Aは、二つの異なるゲート長Lgについてのゲートからドレインまでの間隔Lgdに対する具体的なオン抵抗の依存性を示す。同様に、図12Bは、ゲートからドレインまでの間隔Lgdに対するブレークダウン電圧の依存性を示す。これらの結果は、シミュレーションに基づいたものであり、低いオン抵抗及び高いブレークダウン電圧が、ゲート長を減少させてゲートからドレインまでの間隔Lgdを増大させることによって達成可能であることを示す。図13は、二つの異なるゲート長Lgについてのゲートからドレインまでの間隔Lgdに対するデバイスのカットオフ周波数の依存性を示す。そのシミュレーションの結果は、ゲートからドレインまでの間隔Lgdが増大すると、カットオフ周波数が劣化することを示す。図12A及びBと同様に、その結果は、長いゲート長がデバイスの性能を増強しないことも示す。図14は、これまでの実施形態に示される単一組のフィンガー部の代わりに、二組のフィンガー部145が存在しているFETレイアウトの代替実施形態の平面図図5と比較である。つまり、図14において、フィンガー部の総数は二倍になっているが、その幅は半分になっている例えば、400個のフィンガー部が存在し、各組には200個存在し、各フィンガー部が500マイクロメートルの長さを有する。本デバイスは、二つのソースパッド150と、一つのドレインパッド162と、四つのゲートパッド120sを含む。ドレインパッドは、各組のフィンガー部の間に配置される。図14において、ゲートパッド120はソースパッドと重畳しない。図15は、図14と同様ではあるが、ゲートパッド120がソースパッドと重畳している他の実施形態を示す。図14及び図15に示される配置の利点の一つは、ソースパッド及びドレインパッドが互いに近くなり、金属相互接続部の広がり抵抗を低下させることである。本願において多様な実施形態を具体的に示して説明しているが、本発明の修正及び変更が、本発明の精神及び意図している範囲から逸脱することなく、上述の教示によってカバーされて、添付の特許請求の範囲内に存することは理解されたい。例えば、空乏モードFETは、GaNベースデバイスとして説明してきたが、本発明はより一般的なIII族窒化物化合物半導体から形成された空乏モードFETを包含し、そのIII族元素は、ガリウムGa、アルミニウムAl、ホウ素B、又はインジウムInであり得る。