互いに対向する第1主表面及び第2主表面を有する基板に、前記第1主表面側から、前記基板の厚さよりも小さい深さの開口部を形成する第1工程と、前記開口部を埋め込む第1電極を形成する第2工程と、前記基板を前記第2主表面側から薄層化して、前記開口部の深さよりも大きい厚さとする第3工程と、前記第2主表面側から前記開口部の底面へ向けて、前記基板に切り込みを入れることによって、前記第2主表面側から前記第1電極を露出させる第4工程と、前記切り込みを埋め込む第2電極を形成する第5工程とを含むことを特徴とする電極構造の製造方法。請求項1に記載の電極構造の製造方法であって、前記開口部を前記第1主表面に沿って直線状に複数配列して形成し、前記第2主表面側から前記開口部の各底面へ向けて、前記第2主表面に沿って直線状に前記切り込みを入れることを特徴とする電極構造の製造方法。請求項1又は2に記載の電極構造の形成方法であって、ダイシングソーを用いて前記切込みを入れることを特徴とする電極構造の製造方法。互いに対向する第1主表面及び第2主表面を有し、前記第1主表面側から前記基板の厚さよりも小さい深さで開口部が形成されている基板と、前記開口部を埋め込む第1電極と、前記第2主表面側から前記開口部の底面へ向けて形成された、前記第1電極を前記第2主表面側から露出させる切り込みと、前記切り込みを埋め込む第2電極とを具えることを特徴とする電極構造。請求項4に記載の電極構造であって、前記開口部は、前記第1主表面に沿って直線状に複数配列して形成されており、前記切り込みは、前記開口部の配列方向に沿って前記第2主表面に直線状に形成されていることを特徴とする電極構造。しかしながら、上述した特許文献1による電極構造の製造方法では、まず基板を薄層化するため、その後に行う例えばフォトリソグラフィ及びドライエッチングの工程等において、ウェハハンドリングが困難となる。また、特許文献1による電極構造の製造方法では、素子が形成されていない第2主表面側からビアホールを形成するため、ビアホールの位置合わせに高い精度が要求される。そのため、フォトリソグラフィを行う際に例えば両面アライナ等を用いる必要がある。一方、特許文献2による電極構造の製造方法では、研磨による基板の薄層化によって第1メッキ電極を第2主表面側から露出させるため、第1主表面側からのビアホールを予め深く形成しておく必要がある。ビアホールを深く形成した場合、ビアホール内を埋め込むメッキ電極にボイドが発生する恐れが大きくなる。これを防ぐには、ビアホールの径を拡大する必要がある。また、ビアホールを深く形成するには、エッチングを長時間行う必要がある。そのため、マスクとして用いるレジストパターンやビアホールの内壁面の削れなどによりビアホールの径が拡大することも考えられる。そのため、小型化に不利である。また、特許文献2による電極構造の製造方法では、研磨により第1メッキ電極を第2主表面から露出させる際に、第1メッキ電極と基板との研磨レートの差に起因して、第1メッキ電極と基板との界面に応力が加わり、割れが発生する恐れがある。この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ウェハハンドリングが容易であり、高精度の位置合わせを必要とせず、ビアホールを浅く形成でき、さらに第1メッキ電極と基板との界面の割れを防止できる電極構造とその製造方法を提供することにある。上述の目的の達成を図るため、この発明による電極構造の製造方法は、以下の第1工程から第5工程までの各工程を含んでいる。まず、第1工程では、互いに対向する第1主表面及び第2主表面を有する基板に、第1主表面側から、基板の厚さよりも小さい深さの開口部を形成する。次に、第2工程では、開口部を埋め込む第1電極を形成する。次に、第3工程では、基板を第2主表面側から薄層化して、開口部の深さよりも大きい厚さとする。次に、第4工程では、第2主表面側から開口部の底面へ向けて、基板に切り込みを入れることによって、第2主表面側から第1電極を露出させる。次に、第5工程では、切り込みを埋め込む第2電極を形成する。上述した工程を経て形成された電極構造は、互いに対向する第1主表面及び第2主表面を有し、第1主表面側から基板の厚さよりも小さい深さで開口部が形成されている基板と、開口部を埋め込む第1電極と、第2主表面側から開口部の底面へ向けて形成された、第2主表面側から第1電極を露出させる切り込みと、この切り込みを埋め込む第2電極とを具えている。この発明による電極構造の製造方法では、開口部を形成した後に、基板の薄層化を行う。そのため、薄層化された基板に対して、例えばフォトリソグラフィ及びドライエッチングを行う工程がないため、ウェハハンドリングが容易である。また、この発明による電極構造の製造方法では、第1主表面側から開口部を形成する。そのため、第2主表面におけるフォトリソグラフィを必要としないため、例えば両面アライナ等の、高精度で位置合わせを行うための装置が不要である。また、この発明による電極構造の製造方法では、第1主表面側から開口部を、特許文献2に開示の製造方法と比して浅く形成しても、第2主表面側からの切り込みによって第1電極を第2主表面側から露出させることができる。そのため、開口部の径の拡大を抑制することができ、小型化に繋がる。また、この発明による電極構造の製造方法では、電極を第2主表面側から露出させる工程を、研磨による薄層化によってではなく、切り込みを入れることによって行う。そのため、研磨レートの差に起因する、第1電極と基板との界面の割れを防止することができる。また、この発明による電極構造は、開口部及び切り込みを利用した電極構造を採用することによって、例えば上述した特許文献1または特許文献2に係る問題が生じることなく製造可能である。以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。図1~5を参照して、電極構造の製造方法について説明する。図1~5は電極構造の製造方法を説明するための工程図である。図1A、図2A、図3、図4A、及び図5は、各製造段階で得られる構造体の断面を切り口で示してある。また、図1B及び図2Bは、図1A及び図2Aに示す構造体を基板の第1主表面側から見た平面図である。なお、図1Aは、図1Bに示すI-I線に沿った断面を矢印の方向から見た切り口に相当する。また、図2Aは、図2Bに示すII-II線に沿った断面を矢印の方向から見た切り口に相当する。また、図4Bは、図4Aに示す構造体を、基板の第2主表面側から見た平面図である。まず、第1工程では、基板11に、一方の第1主表面11a側から開口部33を形成する図1A及びB参照。図1Aに示す構成例では、基板11として、例えば、Siシリコン支持基板13上に、AlN窒化アルミニウム、GaN窒化ガリウム、またはAlGaN窒化アルミニウムガリウム等の複数の層を含むバッファ層15、GaN電子走行層17、及びAlGaN電子供給層19をこの順にエピタキシャル成長して形成したエピタキシャル基板を示している。なお、基板11はエピタキシャル基板に限定されず、設計に応じて、例えば単結晶Si基板、あるいはSiC炭化ケイ素基板等のその他の半導体基板を用いることができる。基板11は、互いに対向する第1主表面11a及び第2主表面11bを有している。ここで、第1主表面11a及び第2主表面11b間の厚さをXμmとする。基板11には、素子領域21と素子分離領域23とが互いに区画されて設定されている図1A及びB参照。ここでは、素子領域21にFETが形成されており、第1主表面11a上にソース電極25、ドレイン電極27、及びゲート電極29が形成されている例について説明する。また、素子分離領域23では、例えば周知のイオン注入によって素子分離されている。なお、図1A及びBに示すソース電極25、ドレイン電極27、及びゲート電極29の配置、並びに素子領域21及び素子分離領域23の配置は一例であり、設計に応じて任意に変更することができる。また、基板11の第1主表面11a上には、ソース電極25及びドレイン電極27を部分的に露出させる絶縁膜31が形成されている。この絶縁膜31によって、ソース電極25、ドレイン電極27、及びゲート電極29が互いに絶縁されている。なお、図1Bでは、基板11の構成を明瞭に示すために、絶縁膜31を省略している。第1工程では、従来周知のフォトリソグラフィ技術を用いて、第1主表面11a上に絶縁膜31を介してレジストパターンを形成するのが好ましい。そして、このレジストパターンをマスクとして用いたエッチングを行うことにより、開口部33を形成する。この開口部33の直径は、例えば50~100μmの範囲内とする。また、エッチングは、例えば、Cl2塩素あるいはBCl3三塩化ホウ素といった塩素系のガスを用いた誘導結合プラズマイオンエッチングICP-RIE法などのドライエッチングとすることができる。ここで、開口部33の深さは、基板11の厚さよりも小さく設定される。すなわち、開口部33の深さをYμmとすると、Y<Xとなるように開口部33を形成する。従って、開口部33は、その底面33aが基板11の厚さ方向の中途に位置している。後の工程において、基板11を例えば50μm程度まで薄層化する場合には、この第1工程では、開口部33を50μmよりも浅く形成する。なお、基板11として、例えば図1Aに示すようなエピタキシャル基板を用いる場合には、絶縁膜31、AlGaN電子供給層19、GaN電子走行層17、及びバッファ層15を順次貫通させて、開口部33の底面33aがSi支持基板13に達するように形成する。また、開口部33を複数形成することができる。複数の開口部33を形成する場合には、第1主表面11aに沿って直線状に配列して形成するのが好ましい。また、後の工程で開口部33を埋め込んで形成する第1電極を、素子領域21の基板11と絶縁するために、開口部33を素子分離領域23に形成するのが好ましい。ただし、第1電極を、例えば絶縁膜を介して形成するなどして、素子領域21の基板11と絶縁した状態で形成できるのであれば、開口部33を素子領域21に形成することもできる。次に、第2工程では、開口部33を埋め込む第1電極34を形成する図2A及びB参照。第1電極34は、例えば好ましくは従来周知のメッキ法を用いて形成することができる。そこで、この工程では、まず、開口部33の底面33a及び内壁面33b、並びに絶縁膜31の上面31aを被覆するカレント層を形成する。カレント層は、例えばTiチタン、Au金、又はPt白金を材料としてスパッタ法または蒸着法を用いて形成することができる。そして、カレント層をシードメタルとして、このカレント層上に例えばAu等を材料としてメッキ電極を形成する。その結果、これらカレント層及びメッキ電極が積層されて構成された第1電極層が形成される。第1電極層は、開口部33内に充填されるとともに、絶縁膜31上に堆積される。第1電極層は、ソース電極25及びドレイン電極27と電気的に接続される。次いで、ソース電極25とドレイン電極27とを絶縁するために、第1電極層を、例えばエッチングまたはイオンミリング等によってパターニングして、第1電極34を形成する。このパターニングによって、第1電極34は、ソース電極25に接続されている第1電極34aすなわち第1カレント層37a及び第1メッキ電極35aと、ドレイン電極27に接続されている第1電極34bすなわち第1カレント層37b及び第1メッキ電極35bとに分離される。そして、例えば、開口部33を埋め込む第1電極34aが、ソース電極25と接続されるようにパターニングする。なお、図2A及びBに示すパターニングされた第1電極34の形状または配置は一例であり、設計に応じて任意に変更することができる。また、図2Bでは、基板11の構成を明瞭に示すために、絶縁膜31を省略している。次に、第3工程では、第2主表面11b側から研磨することによって基板11を薄層化する。なお、以下、薄層化後の基板111を薄層化基板111とも称する図3参照。このとき、薄層化基板111の厚さを、開口部33の深さよりも大きくする。すなわち、薄層化基板111の厚さをZμmとすると、Z>Yとなるように薄層化する。従って、この工程における薄層化では、開口部33に埋め込まれている第1電極34は、薄層化基板111の第2主表面111b側から露出しない。そして、薄層化基板111の厚さを例えば50μm程度とするのが好ましい。なお、基板11としてエピタキシャル基板を用いた場合には、Si支持基板13を研磨して薄層化する。そして、薄層化後のSi支持基板113の厚さを調整することによって、薄層化基板111の厚さを調整する。次に、第4工程では、第2主表面111b側から開口部33の底面33aへ向けて、薄層化基板111に切り込み39を入れる。この切り込み39によって、開口部33を貫通させ、開口部33を埋め込む第1電極34aを第2主表面111b側に露出させる図4A及びB参照。ここでは、切り込み39を、例えばダイシングソーを用いて、所謂ダイシングザグリとして形成することができる。切り込み39は、第2主表面111b側へ第1電極34aを露出させることができる深さで形成する。なお、切り込み39形成後における半導体装置の製造工程において、薄層化基板111が割れるのを防止するために、薄層化基板111の厚さの50よりも浅く切り込み39を形成するのが好ましい。第2主表面111b側から第1電極34aが露出することによって、開口部33は、第1主表面111a側に形成されたソース電極25を第2主表面111b側に電気的に導通させるためのビアホールとして機能する。また、開口部33を複数形成した場合には、第2主表面111b側から開口部33の各底面33aへ向けて、第2主表面111bに沿って直線状に切り込み39を入れる。図4Bに示すように、複数の開口部33は、直線状に配列して形成されている。そのため、この配列方向に沿って1つの切り込み39を入れることによって、各開口部33内に形成された第1電極34aを第2主表面111b側に露出させることができる。なお、切り込み39を入れる際に基準とする開口部33の配列方向を図4BにIII-III線で示す。次に、第5工程では、切り込み39を埋め込む第2電極44を形成する図5参照。第2電極44は、例えば好ましくは従来周知のメッキ法を用いて形成することができる。そこで、この工程では、切り込み39の底面39a及び内壁面39b、並びに第2主表面111bを被覆する第2カレント層43を形成する。第2カレント層43は、例えばTi、Au、又はPtを材料としてスパッタ法または蒸着法を用いて形成することができる。そして、第2カレント層43をシードメタルとして、この第2カレント層43上に例えばAu金等を材料として第2メッキ電極41を形成する。その結果、これら第2カレント層43及び第2メッキ電極41が積層されて構成された第2電極44が形成される。第2電極44は、切り込み39内に充填されるとともに、第2主表面111b上に堆積される。そして、第2電極44は、第2主表面111b側から露出した第1電極34aに積層して形成される。その結果、第1メッキ電極35a、第1カレント層37a、第2カレント層43、及び第2メッキ電極41が電気的に接続されるため、ソース電極25を第2主表面111b側へ導通させることができる。上述した電極構造の製造方法では、開口部33を形成した後に、基板11の薄層化を行う。そのため、薄層化基板111に対して、例えばフォトリソグラフィ及びドライエッチングを行う工程がないため、ウェハハンドリングが容易である。また、この電極構造の製造方法では、第2主表面111b側から開口部33を形成する工程がない。そのため、第2主表面111bにおけるフォトリソグラフィを必要としないため、例えば両面アライナ等の、高精度で位置合わせを行うための装置が不要である。また、この電極構造の製造方法では、第1主表面11a側から開口部33を形成しており、第1工程において第1主表面11a側から開口部33を、例えば特許文献2に開示の製造方法と比して浅く形成しても、第4工程において第2主表面111b側からの切り込みによって開口部33を第2主表面111b側へ貫通させることができる。また、この電極構造の製造方法では、第2主表面111b側から第1電極34aを露出させる工程を、研磨による薄層化によってではなく、切り込み39を入れることによって行う。そのため、研磨レートの差に起因して、開口部33を埋め込む第1電極34aと基板111との界面の割れを防止することができる。また、上述した工程を経て形成された電極構造図5参照では、第1主表面111a及び第2主表面111b間の厚さがZμmである基板111に、第1主表面111a側からYY<Zμmの深さで形成された開口部33と、第2主表面111b側から開口部33の底面33aへ向けて形成された、開口部33を第2主表面111b側へ貫通させる切り込み39とが形成されている。そして、開口部33を埋め込む第1電極34aと、切り込み39を埋め込む第2電極44とが電気的に接続されている。このように、この発明による電極構造は、開口部33及び切り込み39を利用した電極構造を採用することによって、例えば上述した特許文献1または特許文献2に係る問題が生じることなく製造可能である。