第1チップと、該第1チップに積層された第2チップと、を備え、該第2チップに第1メモリ領域が形成されるとともに、前記第1チップに前記第1メモリ領域の不良をリペアするための第2メモリ領域が形成される半導体集積回路。前記第1チップはマスターチップであり、前記第2チップはスレーブチップであることを特徴とする請求項1に記載の半導体集積回路。前記第1メモリ領域と前記第2メモリ領域とは、互いに異なる種類のメモリで構成されることを特徴とする請求項1に記載の半導体集積回路。前記第1チップと前記第2チップとは、シリコン貫通ビアを介して連結することを特徴とする請求項1に記載の半導体集積回路。第1メモリ領域を備えたスレーブと、第2メモリ領域を備え、前記第1メモリ領域の不良の可否を判断して、その判断結果によって前記第1メモリ領域の不良のメモリセルを前記第2メモリ領域のメモリセルで切り替えるように構成されるマスターと、を備えた半導体集積回路。前記マスターは、前記第1メモリ領域のメモリセルを前記第2メモリ領域のメモリセルで切り替えることを定義するリペアフラグ信号を前記スレーブへ提供するように構成されることを特徴とする請求項5に記載の半導体集積回路。前記スレーブは、前記リペアフラグ信号に応答して、前記不良メモリセルの活性化を遮断するように構成されることを特徴とする請求項6に記載の半導体集積回路。前記マスターは、リフレッシュ動作時に、前記第1メモリ領域の活性化を遮断するように構成されることを特徴とする請求項5に記載の半導体集積回路。前記第1メモリ領域と前記第2メモリ領域とは、互いに異なる種類のメモリで構成されることを特徴とする請求項5に記載の半導体集積回路。前記マスターと前記スレーブとの間に連結されたシリコン貫通ビアをさらに備えたことを特徴とする請求項5に記載の半導体集積回路。複数のノーマルセルからなる第1メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第2メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、を備えた半導体集積回路。前記マスターは、前記ローアドレス信号とリペアアドレス信号とが一致することを定義するリペアフラグ信号を前記スレーブに提供するように構成されることを特徴とする請求項11に記載の半導体集積回路。前記スレーブは、前記リペアフラグ信号に応答して、前記ローアドレス信号に該当するノーマルセルの活性化を遮断するように構成されることを特徴とする請求項12に記載の半導体集積回路。前記マスターは、リフレッシュ動作時に、前記第2メモリ領域の活性化を遮断するように構成されることを特徴とする請求項11に記載の半導体集積回路。前記第1メモリ領域と前記第2メモリ領域とは、互いに異なる種類のメモリで構成されることを特徴とする請求項11に記載の半導体集積回路。前記マスターと前記スレーブとの間に連結されたシリコン貫通ビアをさらに備えたことを特徴とする請求項11に記載の半導体集積回路。前記第1メモリ領域は、複数のメモリバンクで区分されることを特徴とする請求項11に記載の半導体集積回路。前記第2メモリ領域は、前記複数のメモリバンクと同一の数だけ区分されることを特徴とする請求項17に記載の半導体集積回路。前記第2メモリ領域は、前記複数のメモリバンクと同一の数だけ区分され、区分された各々はランク単位で区分されることを特徴とする請求項17に記載の半導体集積回路。前記マスターは、アクティブ信号及びリフレッシュ信号に応答して、外部アドレス信号及びカウンターアドレス信号のうちの一つを前記ローアドレス信号として出力するように構成されたアドレススイチング部と、前記ローアドレス信号及びランクリフレッシュ信号に応答して、前記第2メモリ領域のリダンダントワードラインを選択的に駆動して、前記リペアフラグ信号を生成するように構成されたリダンダンシーブロックと、を備えたことを特徴とする請求項12に記載の半導体集積回路。前記リダンダンシーブロックは、前記ローアドレス信号と各々保存された前記リペアアドレス信号とを比較して、比較信号を生成するように構成された複数のフューズブロックと、前記比較信号及び前記ランクリフレッシュ信号に応答して、リペア判断信号を生成するように構成された判断部と、前記リダンダントワードラインのうちの前記リペア判断信号に該当するリダンダントワードラインを駆動するように構成されたドライバーブロックと、を備えたことを特徴とする請求項20に記載の半導体集積回路。前記判断部は、前記ランクリフレッシュ信号がアクティブにされると、前記リペア判断信号を非活性化させるように構成されることを特徴とする請求項21に記載の半導体集積回路。前記マスターは、アクティブ信号及びリフレッシュ信号に応答して、外部アドレス信号及びカウンターアドレス信号のうちの一つを前記ローアドレス信号として出力するように構成されたアドレススイチング部と、前記ローアドレス信号、ランクリフレッシュ信号及びデコーディング信号に応答して、前記第2メモリ領域のリダンダントワードラインを選択的に駆動し、前記リペアフラグ信号を生成するように構成されたリダンダンシーブロックと、ランク信号に応答してランクローアクティブ信号をデコードして、前記デコーディング信号を生成するように構成されたランクスイチング部を含むことを特徴とする請求項12に記載の半導体集積回路。前記リダンダンシーブロックは、前記ローアドレス信号と各々保存された前記リペアアドレス信号とを比較して、比較信号を生成するように構成された複数のフューズブロックと、前記比較信号、前記ランクリフレッシュ信号及び前記デコーディング信号に応答して、リペア判断信号を生成するように構成された判断部と、前記リダンダントワードラインのうちの前記リペア判断信号に該当するリダンダントワードラインを駆動するように構成されたドライバーブロックを含むことを特徴とする請求項23に記載の半導体集積回路。前記判断部は、前記ランクリフレッシュ信号がアクティブにされると、前記リペア判断信号を非活性化させるように構成されることを特徴とする請求項24に記載の半導体集積回路。第1メモリ領域が形成されたスレーブ及び第2メモリ領域が形成されたマスターを備えた半導体集積回路の制御方法であって、前記マスターが、外部アドレス信号のリペアの可否を判断する段階と、前記マスターが、前記リペアの可否の判断結果を前記スレーブに知らせて、前記判断結果に応答して前記第2メモリ領域のメモリセルをアクティブさせる段階と、前記スレーブが、前記リペアの可否の判断結果に応答して、前記第1メモリ領域のメモリセルの活性化を遮断する段階と、を含む半導体集積回路の制御方法。前記リペアの可否を判断する段階は、前記外部アドレス信号とリペアアドレス信号とを比較してなされることを特徴とする請求項26に記載の半導体集積回路の制御方法。前記マスターは、リフレッシュ命令に応答して、前記第2メモリ領域のメモリセルの活性化を遮断することを特徴とする請求項26に記載の半導体集積回路の制御方法。前記スレーブは、前記第1メモリ領域をメモリバンク単位で区分して制御することを特徴とする請求項26に記載の半導体集積回路の制御方法。前記マスターは、前記第2メモリ領域を前記第1メモリ領域と同一のメモリバンク単位に区分して制御することを特徴とする請求項29に記載の半導体集積回路の制御方法。前記マスターは、前記第2メモリ領域を前記第1メモリ領域と同一のメモリバンク単位に区分して、区分されたそれぞれのメモリバンクをランク方式に合うように区分して制御することを特徴とする請求項29に記載の半導体集積回路の制御方法。本発明の実施形態では、積層されたチップの面積を効率的に使用することができるようにした半導体集積回路及びその制御方法を提供する。また、本発明の実施形態では、リペア動作のための非同期パラメータを減少させることができるようにした半導体集積回路及びその制御方法を提供する。本発明の実施形態において、第1チップと、該第1チップに積層された第2チップと、を備え、該第2チップに第1メモリ領域が形成されるとともに、第1チップに前記第1メモリ領域の不良をリペアするための第2メモリ領域が形成されることを特徴とする。本発明の実施形態において、第1メモリ領域を備えたスレーブと、第2メモリ領域を備え、第1メモリ領域の不良の可否を判断して、その判断結果によって第1メモリ領域の不良のメモリセルを第2メモリ領域のメモリセルで切り替えるように構成されるマスターと、を備えたことを異なる特徴とする。本発明の実施形態において、スレーブは、リペアフラグ信号に応答して、第1メモリ領域の不良のメモリセルの活性化を遮断するように構成されることをもう一つの異なる特徴とする。本発明の実施形態において、マスターは、リフレッシュ動作時に、第1メモリ領域の活性化を遮断するように構成されることをもう一つの異なる特徴とする。本発明の実施形態において、第1メモリ領域と第2メモリ領域とは互いに異なる種類のメモリで構成されることをもう一つの異なる特徴とする。本発明の実施形態において、第2メモリ領域はSRAMStaticRandomAccessMemoryで構成されることをもう一つの異なる特徴とする。本発明の実施形態において、複数のノーマルセルからなる第1メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第2メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、を備えたことをもう一つの異なる特徴とする。本発明の実施形態において、第1メモリ領域が形成されたスレーブ及び第2メモリ領域が形成されたマスターを備えた半導体集積回路の制御方法であって、前記マスターが、外部アドレス信号のリペアの可否を判断する段階と、前記マスターが、前記リペアの可否の判断結果を前記スレーブに知らせて、前記判断結果に応答して前記第2メモリ領域のメモリセルをアクティブさせる段階と、前記スレーブが、前記リペアの可否の判断結果に応答して、前記第1メモリ領域のメモリセルの活性化を遮断する段階と、を含むことをもう一つの異なる特徴とする。本発明の実施形態において、マスターにリペア動作と関連したフューズセット及び制御ロジック回路などからなるリダンダンシー領域及びリダンダントセルを含むメモリ領域を形成することによってマスターとスレーブとの回路面積の不均衡を解消した。したがって、マスターとスレーブとの回路面積効率を同時に増加させることによってネットダイを増加させることができる。また、マスターのメモリ領域をSRAMで構成することによってリフレッシュの必要がないので、リダンダンシーのための動作時間を最小化して非同期パラメータを減少させることによって半導体集積回路の動作速度を向上させることができる。以下で添付された図を参照して本発明の実施形態をより詳細に説明する。本発明の実施形態は、マスターチップMasterChip以下、マスターとひとつまたはそれ以上のスレーブチップSlaveChip以下、スレーブとをシリコン貫通ビアTSV:ThroughSiliconViaを利用して積層した形態の半導体集積回路を図示したものである。マスターは、外部信号及び電源などをTSVを通してスレーブに提供して、スレーブとの信号の送信/受信を遂行するための構成である。図5は、マスターとスレーブ0及びスレーブ1とをTSVを利用して積層した形態の半導体集積回路100を図示する。本発明の実施形態において、スレーブ0及びスレーブ1が、DRAMDynamicRandomAccessMemoryからなるメモリ領域を具備し、マスターは、SRAMStaticRandomAccessMemoryからなるメモリ領域を具備する。この時、スレーブ0及びスレーブ1のDRAMはノーマルセルのみからなり、マスターのSRAMは前記ノーマルセル等のリペアのためのリダンダントセルで構成される。積層構造を基準に、マスターのメモリ領域とスレーブ等のメモリ領域とは互いに対応になる位置、すなわち、互いに向かい合う位置に形成される。前述した通り、マスターにメモリ領域が形成されることによって、マスターとスレーブのチップサイズとを実質的に同一にすることができる。図6に示されるように、本発明の実施形態において、スレーブ0とスレーブ1とは同一に構成することができる。スレーブ0は、周辺領域と、信号伝達のためのTSV領域A’と、物理的な支持や電源供給のためのTSV領域B’と、メモリ領域とを備えている。この時、スレーブ0のメモリ領域は、各々DRAMからなる複数のメモリバンクBK0~BK7で区分されることができる。スレーブ0は、図1に示される従来技術と比較した時、複数のメモリバンクBK0~BK7がノーマルセルのみからなり、リペア動作と関連したフューズセット及び制御ロジック回路などが形成されていない。また、図示は省略されたが、複数のメモリバンクBK0~BK7は、ノーマルメインワードライン及びノーマルサブワードラインを備えている。一方、マスターは、周辺領域と、信号伝達のためのTSV領域Aと、物理的な支持や電源供給のためのTSV領域Bと、リダンダンシー領域と、メモリ領域とを備えている。この時、リダンダンシー領域は、リペア動作と関連したフューズセット及び制御ロジック回路などからなるリダンダンシーブロックを備えている。マスターのメモリ領域は、各々SRAMからなる複数のメモリバンクBK0SRAM~BK7SRAMで区分されることができる。この時、図示は省略されたが、複数のメモリバンクBK0SRAM~BK7SRAMは、リダンダントメインワードライン及びリダンダントサブワードラインを備えている。図7に示されるように、本発明の実施形態はランクRANK方式を支援できるように、マスターのメモリ領域を複数のランクRK0SRAM~RK7SRAMで区分した半導体集積回路101を提供することができる。ランク方式の種類には、8ランク、4ランク、2ランク及び1ランクがある。あらゆるスレーブ等のメモリバンクを8個で認識するランク方式を8ランク、4個で認識するランク方式を4ランク、2個で認識するランク方式を2ランク、同じランクで認識するランク方式を1ランクとする。図8は、マスターとスレーブ0のそれぞれのワードライン駆動に関連した回路を図示したものである。図8に示されるように、マスターとスレーブ0とは複数のTSVを通して連結される。図8に示されるように、マスターは、アドレス信号スイチング部110と、送信部TX120と、リダンダンシーブロック150と、メモリ領域160と、ランクスイチング部170とを備えている。アドレス信号スイチング部110は、アクティブ信号ACTとリフレッシュ信号REFとに応答して、外部アドレス信号ADD_EXTまたはカウントアドレス信号ADD_CNTをローアドレス信号RAとして出力するように構成されている。この時、アクティブ信号ACTは、バンク/ランク区分なしでアクティブ命令によって発生される信号である。リフレッシュ信号REFは、バンク/ランク区分なしでリフレッシュ命令によって発生される信号である。カウントアドレス信号ADD_CNTは、半導体集積回路100の内部のリフレッシュカウンタ図示省略でリフレッシュ動作のために生成されるアドレス信号である。アドレス信号スイチング部110は、アクティブ信号ACTが入力されると、外部アドレス信号ADD_EXTをローアドレス信号RAとして出力する。アドレス信号スイチング部110は、リフレッシュ信号REFが入力されると、カウントアドレス信号ADD_CNTをローアドレス信号RAとして出力する。送信部120は、ローアドレス信号RA、アクティブパルスACTP、プリチャージパルスPREP、スライスアドレス信号SLICE及びリペアフラッグHITSUMBをスレーブ0へ伝送する。この時、スライスアドレス信号SLICEは、複数のスレーブを区分するための信号である。本発明の実施形態、すなわち、図5を基準に、スライスアドレス信号SLICEは、スレーブ0とスレーブ1とを区分するための信号である。アクティブパルスACTPは、メモリバンク別に区分されて該当メモリバンクの活性化を指定する信号である。メモリ領域160は、SRAMで構成することができ、図6のように複数のメモリバンクK0SRAM~BK7SRAMで構成したり、図7のように、複数のランクRK0SRAM~RK7SRAMで構成することができる。メモリ領域160は、SRAMで構成されるので、リフレッシュの必要がない。ランクスイチング部170は、リダンダンシーブロック150がランク方式例えば、8ランク、4ランク、2ランク、1ランクに合うリダンダントワードラインを選択するようにするための信号を生成する構成である。ランクスイチング部170は、ランクローアクティブ信号RK_RACTをランク信号RK2/RK4によって定義されたランク方式に合うようにデコードしてデコーディング信号RK_RACT_DECを生成するように構成される。ランクスイチング部170は、図13を参照して説明されるが、設定された割当方式に合うようにデコーディング動作を遂行するデコーダー形態で構成してもよい。リダンダンシーブロック150は、ローアドレス信号RA、ランクリフレッシュ信号REF_RK及びデコーディング信号RK_RACT_DECに応答して、リダンダントワードラインRMWL<0:M>及びサブワードラインFXをアクティブにして、リペアフラグHITSUMBを生成する。この時、リペアフラグHITSUMBは、ローアドレス信号RAとリペアアドレス信号とが一致してリペア動作がなされることをスレーブに知らせるための信号である。図8に示されるように、スレーブ0は、受信部RX210と、ワードライン駆動部220と、ローアクティブ信号生成部240と、パルス生成部260とを備えている。受信部210は、マスターから送信されたローアドレス信号RA、アクティブパルスACTP、プリチャージパルスPREP、スライスアドレス信号SLICE及びリペアフラグHITSUMBを受信する。ワードライン駆動部220は、メモリ領域BK0~BK7図6参照のノーマルメインワードラインのうちのローアドレス信号RA及びローアクティブ信号RACT<0:7>に該当するノーマルメインワードラインをアクティブにする。パルス生成部260は、リペアフラグHITSUMBに応答して、リペアフラグパルスHITSUMPを生成する。ローアクティブ信号生成部240は、アクティブパルスACTP、プリチャージパルスPREP、スライスアドレス信号SLICE及びリペアフラグパルスHITSUMPに応答して、ローアクティブ信号RACT<0:7>を生成する。図9に示されるように、リダンダンシーブロック150は、複数のフューズブロック151と、判断部153と、第1ドライバーブロック154と、第2ドライバーブロック155と、第3ドライバーブロック156と、デコーダー157とを備えている。複数のフューズブロック151は、ローアドレス信号RAと各々保存されたリペアアドレス信号とを比較して比較信号HITB<0:N>を生成する。この時、リペアアドレス信号は、フューズブロックのフューズを選択的にカットして保存される。判断部153は、比較信号HITB<0:N>、デコーディング信号RK_RACT_DEC及びランクリフレッシュ信号REF_RKに応答して、リペア判断信号XHITB<0:M>及びアドレス信号RAX2<0:1>を生成する。この時、リペア判断信号XHITB<0:M>は、リダンダントワードラインRedundantMainWordLineRMWL<0:M>のうちのアクティブになるリダンダントワードラインを定義する信号である。アドレス信号RAX2<0:1>は、サブワードラインを選択するためのアドレス信号として、メインワードラインとサブワードラインとが1:8コーディングされた場合の例を挙げたものである。デコーダー157は、ローアドレス信号RAをデコードしてアドレス信号LAXを生成する。この時、アドレス信号LAXは、一つのワードラインが不良の時、それと隣接したワードラインをリダンダントワードラインで切り替えるために必要な信号である。万一、一つのワードラインが不良の時、該当ワードラインのみリダンダントワードラインで切り替えるように決まった場合には、アドレス信号LAXは必要なく、そのため、デコーダー157も必要ない。第1ドライバブロックRMWLDRV154は、リペア判断信号XHITB<0:M>に該当するリダンダントワードラインRMWL<0:M>を駆動する。第2ドライバブロックBAXDRV155は、アドレス信号RAX2<0:1>またはアドレス信号RAX2<0:1>、LAXを駆動してアドレス信号BAXを生成する。第3ドライバーブロック156は、アドレス信号BAXを駆動してサブワードライン駆動信号FXを生成する。そして、メモリ領域160は、リダンダントセルアレイRK0_BK0、RK1_BK0などを備えている。この時、メモリ領域160は、リダンダントセルアレイをバンク及びランクに対応になるように区分して割り当てした例を挙げたものである。図10に示されるように、判断部153は、複数のロジック回路153-1~153-3を備えている。ロジック回路153-1は、フューズブロック151の出力信号HITB<0:N>、デコーディング信号RK_RACT_DEC及びランクリフレッシュ信号REF_RKを組み合わせて、リペア判断信号XHITB<0:M>を生成する。この時、ロジック回路153-1は、信号XHITB<0>を生成する構成だけを図示したものであり、リペア判断信号XHITB<0:M>を生成するためにロジック回路153-1がM1個だけ備えられている。ロジック回路153-1は、出力信号HITB<0:N>のうちのいずれか一つでもアクティブにされて、デコーディング信号RK_RACT_DECがアクティブにされると、信号XHITB<0>をアクティブにさせる。ロジック回路153-1は、ランクリフレッシュ信号REF_RKがアクティブにされると、異なる入力信号等の活性化の可否と関係なしで信号XHITB<0>を非活性化させる。ロジック回路153-2は、フューズブロック151の出力信号HITB<0:N>のうちの偶数番号に該当する信号同士及び奇数番号に該当する信号同士をそれぞれ組み合わせて、信号HITSUM_EVEN、HITSUM_ODDを生成する。ロジック回路153-2は、信号HITSUM_EVEN、HITSUM_ODDのうちのいずれか一つでもアクティブにされ、デコーディング信号RK_RACT_DECがアクティブにされると、リペアフラグHITSUMBをアクティブさせる。ロジック回路153-3は、複数の信号HITSUM_EVEN、HITSUM_ODD、RK_RACT_DECを組み合わせてアドレス信号RAX2<0:1>を生成する。図11に示されるように、パルス生成部260は、複数のインバータIV11、IV12と、遅延器DLYと、ナンドゲートND11とを備えている。パルス生成部260は、リペアフラグHITSUMBの活性化タイミングフォーリングESJIを感知して遅延器DLYの遅延時間だけ幅を持つリペアフラグパルスHITSUMPを生成する。図12に示されるように、ローアクティブ信号生成部240は、複数のナンドゲートND21~ND24と、複数のトランジスタM21、M22と、複数のインバータIV21~IV23とを備えている。この時、ローアクティブ信号生成部240は、ローアクティブ信号RACT<0>を生成する構成のみ図示したものであり、ローアクティブ信号RACT<0:7>信号をすべて生成するために図12のような回路の構成が8個具備されている。ローアクティブ信号生成部240は、アクティブパルスACTP及びスライスアドレス信号SLICEの活性化に応答して、ローアクティブ信号RACT<0>をアクティブにさせる。ローアクティブ信号生成部240は、ローアクティブ信号RACT<0>がアクティブにされた状態でプリチャージパルスPREPが発生されると、ローアクティブ信号RACT<0>を非活性化させる。ローアクティブ信号生成部240は、ローアクティブ信号RACT<0>がアクティブにされた状態でリペアフラッグパルスHITSUMPが発生されると、ローアクティブ信号RACT<0>を非活性化させる。図13は、ランク方式8ランク、4ランク、2ランク及び1ランクをすべて支援できるようにマスターのメモリ領域160のセルマットにランクローアクティブ信号RK<0:7>_RACT<0>を割り当てる方法を示している。この時、ランクローアクティブ信号RK<0:7>_RACT<0>は、8ランクを支援して0番バンクに関連したランクローアクティブ信号を表したものである。ランク信号RANK2/RANK4は、ランク方式を定義するための信号である。図示されるように、ランク信号RANK2/RANK4のロジックレベルを組み合わせて、8ランク、4ランク、2ランク及び1ランクを定義することができる。ランク方式は、フューズセットまたはテストモードなどを利用してランク信号RANK2/RANK4のロジックレベルを可変させることによって設定できる。複数のセルマット0番SRAMMAT~7番SRAMMATには、ランクローアクティブ信号RK<0:7>_RACT<0>がランク方式8ランク、4ランク、2ランク及び1ランク別に割り当てられる。この時、ランクローアクティブ信号RK<0:7>_RACT<0>をランク方式8ランク、4ランク、2ランク及び1ランク別に割り当てるための規則が決まる。その規則として、0番SRAMMATには‘0000’、1番SRAMMATには‘1000’、2番SRAMMATには‘2100’、3番SRAMMATには‘3100’、4番SRAMMATには‘4210’、5番SRAMMATには‘5210’、6番SRAMMATには‘6310’そして7番SRAMMATには‘7310’が指定される。例えば、‘6310’が指定された6番SRAMMATは8ランクの場合RK<6>_RACT<0>、4ランクの場合RK<3>_RACT<0>、2ランクの場合RK<1>_RACT<0>そして1ランクの場合RK<0>_RACT<0>が割り当てられる。したがって、ランクスイチング部170は、ランク信号RANK2/RANK4に応答してランクローアクティブ信号RK<0:7>_RACT<0>を割り当てられた複数のセルマット0番SRAMMAT~7番SRAMMATに提供する。例えば、ランク信号RANK2/RANK4が8ランクを定義して、ランクローアクティブ信号RK<7>_RACT<0>がアクティブにされたと仮定すれば、ランクスイチング部170は、ランクローアクティブ信号RK<7>_RACT<0>を7番SRAMMATに提供する。ランク信号RANK2/RANK4が4ランクを定義して、ランクローアクティブ信号RK<3>_RACT<0>がアクティブにされたと仮定すれば、ランクスイチング部170は、ランクローアクティブ信号RK<3>_RACT<0>をセルマット6番SRAMMATと7番SRAMMATに提供する。ランク信号RANK2/RANK4が2ランクを定義して、ランクローアクティブ信号RK<1>_RACT<0>がアクティブされたと仮定すれば、ランクスイチング部170は、ランクローアクティブ信号RK<1>_RACT<0>を複数のセルマット4番SRAMMAT~7番SRAMMATに提供する。ランク信号RANK2/RANK4が1ランクを定義して、ランクローアクティブ信号RK<0>_RACT<0>がアクティブされたと仮定すれば、ランクスイチング部170は、ランクローアクティブ信号RK<0>_RACT<0>をあらゆる複数のセルマット0番SRAMMAT~7番SRAMMATに提供する。ランクスイチング部170は、図13を参照して説明したランクローアクティブ信号の割当方式に合うようにデコーディング動作を遂行するデコーダー形態で構成することができる。図14ないし図17は、図13を参照して説明したランクローアクティブ信号RK<0:7>_RACT<0:7>の割当方式に合うようにメモリ領域160のリダンダントセルなどを構成した例を挙げたものである。本発明の実施形態は、メモリ領域160をメモリバンク単位で区分して、区分された各々を再びランク単位で区分する。8ランク、8バンクの場合、図14のように、複数のセルマットに対して、ランクローアクティブ信号RK<0:7>_RACT<0:7>が割り当てられる。すなわち、セルマットの各々に対して8個ずつのランクローアクティブ信号RK<0:7>_RACT<0>~RK<0:7>_RACT<7>が割り当てられる。4ランク、8バンクの場合、図15のように、ランクローアクティブ信号RK<0:3>_RACT<0:7>が割り当てられる。すなわち、セルマットの各々に対して4個ずつのランクローアクティブ信号RK<0:3>_RACT<0>~RK<0:3>_RACT<7>が割り当てられる。したがって、4ランクの場合、8ランクに比べて2倍のリダンダントワードラインを割り当てられるようになる。2ランク、8バンクの場合、図16のように、ランクローアクティブ信号RK<0:1>_RACT<0:7>が割り当てられる。すなわち、セルマットの各々に対して2個ずつのランクローアクティブ信号RK<0:1>_RACT<0>~RK<0:1>_RACT<7>が割り当てられる。したがって、2ランクの場合、4ランクに比べて2倍のリダンダントワードラインを割り当てられるようになる。1ランク、8バンクの場合、図17のように、ランクローアクティブ信号RK<0>_RACT<0:7>が割り当てられる。すなわち、セルマットの各々に対して1個ずつのランクローアクティブ信号RK<0>_RACT<0>~RK<0>_RACT<7>が割り当てられる。したがって、1ランクの場合、2ランクに比べて2倍のリダンダントワードラインを割り当てられるようになる。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。