"出力ノードで出力信号を生成するように構成されたドライバ回路であって、複数のドライバ支脈を含み、前記出力信号が複数のデータビットに基づいて生成されるドライバ回路と、前記ドライバ回路に連結された割当制御モジュールと、を備え、前記割当制御モジュールは、前記複数のデータビットによって影響を受ける出力信号の構成要素を生成するために、前記複数のデータビットのそれぞれに対して前記複数のドライバ支脈のサブセットを割当てるように構成されている、トランスミッタ。前記ドライバ回路および前記割当制御モジュールに連結された補正制御モジュールをさらに備え、前記補正制御モジュールは、前記複数のドライバ支脈のうち第1の数のドライバ支脈を有効にするように構成されており、これにより1組の有効なドライバ支脈が前記複数のドライバ支脈のサブセットを備え、前記割当制御モジュールは、前記複数のデータビットのそれぞれに対して、前記1組の有効なドライバ支脈のそれぞれのサブセットを割当てるように構成されている、請求項1に記載のトランスミッタ。前記複数のデータビットのそれぞれのデータビットごとに、前記割当制御モジュールは、前記第1の数の有効なドライバ支脈と、それぞれのデータビットの等化率とに基づいて、それぞれのデータビットに割当てられるドライバ支脈の数を計算し、前記1組の有効なドライバ支脈のサブセットであって、計算した数の有効なドライバ支脈を有するサブセットの入力に対して、データビットを提供するように構成されている、請求項2に記載のトランスミッタ。前記ドライバ回路の前記出力ノードは、シリアルインターフェースに連結されており、前記等化率は、前記シリアルインターフェースを等化するように構成されており、前記有効なドライバ支脈のそれぞれは、前記出力ノードに連結された出力を有し、前記有効なドライバ支脈のそれぞれは、入力の際に前記それぞれのデータビットによって影響を受ける信号を、前記出力ノードで生成するように構成されている、請求項3に記載のトランスミッタ。前記1組の有効なドライバ支脈のそれぞれのドライバ支脈は、前記複数のデータビットを受信するように構成された入力選択回路に連結された入力を有し、前記割当制御モジュールは、前記1組の有効なドライバ支脈のうち前記計算した数のドライバ支脈の前記入力に、前記複数のデータビットのそれぞれのデータビットを提供するように、前記入力選択回路を動作させるように構成されている、請求項3に記載のトランスミッタ。前記補正制御モジュールは、特性インピーダンス目標を達成するために有効になるドライバ支脈の前記第1の数を判定するように構成されている、請求項2に記載のトランスミッタ。前記補正制御モジュールは、前記複数のドライバ支脈のうち第2の数を無効にするように構成されており、これにより1組の無効なドライバ支脈は、前記複数のドライバ支脈のうち、前記第1の数のドライバ支脈を有効にした後の残りのドライバ支脈を含む、請求項2に記載のトランスミッタ。前記複数のドライバ支脈はいくつかの有効なドライバ支脈を備え、前記割当制御モジュールは、前記複数のデータビットのそれぞれのデータビットごとに、有効なドライバ支脈の数と、それぞれのデータビットに対する等化率とに基づいて、ドライバ支脈の数を計算し、前記いくつかの有効なドライバ支脈のサブセットであって、計算した数のドライバ支脈を含むサブセットの入力に対して、データビットを提供する、ことによって、前記複数のデータビットのそれぞれのデータビットに、前記いくつかの有効なドライバ支脈を割当てるように構成されている、請求項1に記載のトランスミッタ。前記ドライバ回路の前記出力ノードは、シリアルインターフェースに連結されており、前記いくつかの有効なドライバ支脈の各ドライバ支脈は、前記出力ノードに連結された出力を有し、前記いくつかの有効なドライバ支脈の各ドライバ支脈は、入力の際に前記それぞれのデータビットによって影響を受ける信号を、前記出力ノードで生成するように構成されている、請求項8に記載のトランスミッタ。処理システムと、データの第1のビットを表す出力信号を、前記処理システムからシリアルインターフェースを通して伝送するために、前記処理システムに連結されたトランスミッタであって、等化率に従って前記データの第2のビットを使用して前記出力信号を等化するように構成されており、前記出力信号を生成するように構成された1組のドライバ支脈を含むトランスミッタと、前記等化率に基づいて、前記第1のビットおよび前記第2のビットの間で、前記1組のドライバ支脈を割当てるように構成された制御モジュールと、を備える、コンピューティングモジュール。前記トランスミッタは、ある総数のドライバ支脈を含み、前記制御モジュールは、前記総数のドライバ支脈のうち第1の数のドライバ支脈、すなわち前記1組のドライバ支脈を有効にするように構成されており、前記1組のドライバ支脈は、前記総数のドライバ支脈のサブセットを備える、請求項10に記載のコンピューティングモジュール。前記制御モジュールは、前記第2のビットに割当てられるドライバ支脈の第2の数を取得するために、前記第1の数に前記等化率を乗じ、前記第1の数の有効なドライバ支脈のサブセットであって、前記第2の数のドライバ支脈を含むサブセットの入力に、前記第2のビットを提供する、ことによって、前記第1のビットおよび前記第2のビットの間で前記1組のドライバ支脈を割当てるように構成されている、請求項11に記載のコンピューティングモジュール。前記制御モジュールは、前記有効なドライバ支脈のサブセットの入力に前記第2のビットを提供した後に、前記第1の数の有効なドライバ支脈のうち残りのドライバ支脈の入力に前記第1のビットを提供するように構成されている、請求項12に記載のコンピューティングモジュール。前記制御モジュールは、特性インピーダンス目標に基づいて、ドライバ支脈の前記第1の数を判定するように構成されている、請求項11に記載のコンピューティングモジュール。シリアルインターフェースに連結された出力ノードで、前記出力ノードに連結された出力を有する複数のドライバ支脈を用いて、シリアルデータの第1のビットを表す出力信号を生成するための方法であって、1組の有効なドライバ支脈となる、前記複数のドライバ支脈のサブセットを有効にするステップと、前記シリアルインターフェースの等化率に基づいて、前記シリアルデータの前記第1のビットおよび第2のビットの間で前記1組の有効なドライバ支脈を割当てるステップと、前記1組の有効なドライバ支脈を用いて前記出力信号を生成するステップと、を含む、方法。前記複数のドライバ支脈の前記サブセットを有効にするステップは、前記出力ノードでインピーダンス目標を達成するために、前記複数のドライバ支脈のうちドライバ支脈の第1の数を判定するステップと、前記第1の数のドライバ支脈を有効にするステップと、を含む、請求項15に記載の方法。前記等化率は、前記第2のビットに対する所望の重み付けを提供し、前記第1のビットおよび前記第2のビットの間で前記1組の有効なドライバ支脈を割当てるステップは、前記第1の数および前記第2のビットの前記所望の重み付けに基づいて、ドライバ支脈の第2の数を判定するステップと、前記1組の有効なドライバ支脈のうち前記第2の数のドライバ支脈の入力に対して、前記第2のビットを提供するステップと、を含む、請求項16に記載の方法。前記第2の数を判定するステップは、前記第2の数を取得するために、前記第1の数に対して、前記第2のビットに対する所望の重み付けを乗じるステップを含む、請求項17に記載の方法。前記第1のビットおよび前記第2のビットの間で前記1組の有効なドライバ支脈を割当てるステップは、前記1組の有効なドライバ支脈のうち第3の数のドライバ支脈の入力に、前記第1のビットを提供するステップをさらに含み、前記第3の数は、前記第1の数と前記第2の数との差以下である、請求項17に記載の方法。前記出力信号を生成するステップは、前記第2の数の有効なドライバ支脈を用いて、前記第2のビットによって影響を受ける第1の信号を生成するステップと、前記第3の数の有効なドライバ支脈を用いて、前記第1のビットによって影響を受ける第2の信号を生成するステップと、前記出力ノードで、前記第1の信号および前記第2の信号を組み合わせるステップと、を含む、請求項19に記載の方法。以下の詳細説明は、事実上例示に過ぎず、本発明の実施形態、またはそのような実施形態の適用および使用を制限することを目的としない。本明細書に使用される場合、例示的という用語は、例、事例、または例示としての役割を果たすことを意味する。本明細書に例示的として記載されるいずれの実装も、他の実装より好ましい、または有利であるとは必ずしも解釈されない。さらに、前述の技術分野、背景、概要、または後述する詳細説明に提示されるいずれかの明示的または暗示的な理論に限定されることを一切目的としない。本明細書に記載の技術および概念は、構成可能な特性出力インピーダンス、および構成可能な等化を有する、有限インパルス応答FIR等化トランスミッタおよび関連回路に関する。本明細書に使用される場合、FIR等化トランスミッタは、データの先行および/または後続ビットを使用して、信号をフィルタリングまたは等化することによって、データの特定のビットメインビットを表す出力信号を出力ノードまたは出力ポートで生成するトランスミッタを言及すると理解されたい。この点で、データの先行および/または後続ビットは、出力ノードまたは出力ポートに連結された通信チャネルの下流における欠損を補正するために、出力信号を等化またはフィルタリングするために使用される。例えば、出力信号は、出力ノードに連結された通信チャネル例えば、回路基板トレースまたは別の適切なシリアルインターフェースのノイズ、歪み、減衰または他の性能特性を補正するように、等化またはフィルタリングされる場合がある。以下に詳細を説明するように、例示的実施形態において、フィルタリングされた出力信号を生成するために使用されるFIR等化トランスミッタ内のドライバ支脈の数は、特性出力インピーダンス目標を達成するように調整可能である。加えて、有効なドライバ支脈は、所望の等化率を達成する様式で、メインデータビットならびに先行および/または後続データビットの間で割当てられることが可能である。この様式において、FIRトランスミッタは、正確かつ再現可能な様式において所望の実効出力インピーダンスを達成し、同時に、データビットの間で所望の等化率を達成するように構成されてもよい。図1は、シリアルインターフェース106を通して、第1のコンピューティングモジュール102プロセッサ、中央処理装置CPU、グラフィックス処理装置GPU等から、第2のコンピューティングモジュール104例えば、別のプロセッサ、CPU、GPU等へデータを通信するためのシステム100の例示的実施形態である。シリアルインターフェース106は、コンピューティングモジュール102,104の間の物理的通信チャネルを表し、実施形態によっては、シリアルインターフェース106は、バス、ワイヤ、伝導性トレース、ピン、別の適切な相互接続および/またはこれらの適切な組み合わせとして実現されてもよい。図1は、説明の目的のため、および記載を容易にするためにシステム100を簡略化して表し、図1は、本発明をいずれかの方式に制限することを目的としないことを理解されたい。実際の実施形態では、理解されるように、追加の機能および特徴を提供するためのその他のデバイスおよび構成要素を含んでもよく、ならびに/またはコンピューティングモジュール102,104は、より大規模なシステムの一部であってもよい。この点で、本発明は、第1のコンピューティングモジュール102から第2のコンピューティングモジュール104へデータを通信するという状況で記載されてもよいが、本発明は、第2のコンピューティングモジュール104から第1のコンピューティングモジュール102へデータを通信するため、または図1に例示されない他のモジュールへデータを通信するための同様な様式において実装されてもよく、いくつかの実施形態において、シリアルインターフェース106は、コンピューティングモジュール102,104の間の双方向通信のために利用されてもよいことを理解されたい。さらに、図1は、コンピューティングモジュール102,104を個別の要素例えば、独立したチップおよび/またはデバイスパッケージとして示すが、いくつかの実施形態において、コンピューティングモジュール102,104は、1つの共通のデバイスパッケージの一部として実装されてもよい。例示的な実施形態において、第1のコンピューティングモジュール102は、制限ではなく、処理システム108と、パラレル/シリアル変換回路110と、トランスミッタ位相ロックループPLL112と、シリアルインターフェース106を通してデータを通信するように構成されたトランスミッタ114と、トランスミッタコントローラ116とを含む。処理システム108は、概して、第1のコンピューティングモジュール102のためのメイン処理コアを表す。多様な実施形態において、処理システム108は、1つ以上の演算論理装置ALU、1つ以上の浮動小数点演算装置FPU、1つ以上の記憶素子例えば、1つ以上のキャッシュ、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素またはこれらの任意の組み合わせとして実現されてもよい。処理システム108は、パラレル/シリアル変換回路110に連結されており、第2のコンピューティングモジュール104へ伝送されるパラレル化されたまたはマルチビット化されたデータを生成または提供し、パラレルデータをパラレル/シリアル変換回路110へ提供する。パラレル/シリアル変換回路110は、処理システム108とトランスミッタ114との間に連結されており、パラレル/シリアル変換回路110は、概して、処理システム108からのパラレルデータを、シリアルインターフェース106を通して伝送または通信することが可能なシリアル化されたデータへ変換するように構成されるハードウェア構成要素を表す。処理システム108は、トランスミッタPLL112にも連結されており、シリアルインターフェース106を通して伝送されるデータを同期化するための伝送クロック信号を生成するために、トランスミッタPLL112によって使用される基準クロック信号を生成または提供する。例示される実施形態において、トランスミッタPLL112は、トランスミッタ114に連結されており、シリアルインターフェース106を介して伝送クロック信号CTXと同期してデータを伝送するために、処理システム108から受信した基準クロック信号に基づいて、トランスミッタ114によって使用される伝送クロック信号CTXを生成する。例示的実施形態において、伝送クロック信号CTXの周波数は、200MHzを超え、典型的に、約1GHz~約8GHzの範囲内である。図1の例示の実施形態では、ソース同期システムを示しており、トランスミッタPLL112は、第2のシリアルインターフェース118にも連結されており、コンピューティングモジュール102,104間のソース同期通信をサポートするために、第2のシリアルインターフェース118を通して第2のコンピューティングモジュール104へ伝送クロック信号CTXを通信するように構成されている。トランスミッタ114は、概して、以下に詳細を説明するように、トランスミッタPLL112から受信した伝送クロック信号CTXの立ち上りおよび/または立ち下りエッジと同期して、シリアル化されたデータの個々のビットを表す電気信号を、パラレル/シリアル変換回路110の出力から、シリアルインターフェース106を通して順次伝送するように構成される、第1のコンピューティングモジュール102のハードウェア構成要素および/または回路を表す。例示的実施形態において、トランスミッタ114は、シリアルデータの先行および/または後続ビットを利用して、シリアルインターフェース106の性能特性例えば、ノイズ、歪み、減衰等に基づいて、シリアルデータのそれぞれのビットを表す電気信号を等化するように構成されたFIR等化トランスミッタとして実現される。以下に詳細を説明するように、例示的実施形態において、トランスミッタ114は、シリアルインターフェース106を通して伝送される信号の所望の等化を達成する一方で、レシーバ120の実効入力インピーダンスに一致する所望の実効出力インピーダンスを同時に達成するように構成されている。この点で、以下に説明するように、トランスミッタコントローラ116は、概して、トランスミッタ114に連結されており、かつ、外部の精密抵抗基準140と一致するようにトランスミッタ114内の特定数のドライバ支脈を有効にし、所望の等化を達成する様式で、シリアルインターフェース106を通して転送される信号を生成する有効なドライバ支脈を割当てることによって、トランスミッタ114の出力インピーダンスを制御するように構成される、ハードウェア、ファームウェア、処理論理および/またはソフトウェアあるいはこれらの組み合わせを表す。トランスミッタコントローラ116は、第1のコンピューティングモジュール102の個別の要素として示されるが、実際には、トランスミッタコントローラ116の特徴および/または機能は、処理システム108によって実装されてもよく、あるいはトランスミッタコントローラ116は、処理システム108と統合されてもよいことに留意されたい。例示の実施形態において、第2のコンピューティングモジュール104は、制限ではなく、シリアルインターフェース106を通してデータを通信するためのレシーバ120と、レシーバクロックおよびデータリカバリCDRモジュール122と、シリアル/パラレル変換回路124と、第2の処理システム126と、レシーバコントローラ130とを含む。図1に例示されるように、CDRモジュール122は、シリアルインターフェース118に連結されており、トランスミッタPLL112によって生成された伝送クロック信号CTXを受信する。例示的な実施形態において、CDRモジュール122は、シリアルインターフェース118から受信した信号から高周波ジッタおよび/または歪みを除去し、シリアルインターフェース106を通してレシーバ120へ伝送されるデータと整合する、ノイズの除去されたクロック信号を提供する。例示的な実施形態において、レシーバ120は、CDRモジュール122に連結されている。また、レシーバ120は、シリアルインターフェース106に連結されており、かつCDRモジュール122から受信した、ノイズの除去されたクロック信号の立ち上りおよび/または立ち下りエッジと同期するシリアル化されたデジタル値へ、シリアルインターフェース106上の電気信号を変換するように構成された、第2のコンピューティングモジュール104のハードウェア構成要素および/または回路を概して表す。シリアル/パラレル変換回路124は、レシーバ120の出力およびCDRモジュール122の出力に連結されており、伝送クロック信号CTXと同期するレシーバ120からのシリアル化されたデータを、処理システム126のクロックドメインと同期するパラレルデータへ変換するように構成される、コンピューティングモジュール104のハードウェア構成要素を概して表す。処理システム126は、第2のコンピューティングモジュール104のメイン処理コアを概して表す。処理システム126は、シリアル/パラレル変換回路124の出力に連結されており、かつ従来の様式でシリアル/パラレル変換回路124からデータを受信および/またはデータに作用するように構成されている。実施形態に応じて、処理システム126は、1つ以上のALU、1つ以上のFPU、1つ以上の記憶素子、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素あるいはこれらの任意の組み合わせを使用して実現されてもよい。例示される実施形態において、レシーバコントローラ130は、レシーバ120に連結されており、かつ、シリアルインターフェース106を通してレシーバ120が受信した信号を監視し、受信した信号に基づいて、シリアルインターフェース106の1つ以上の性能メトリクスまたは性能指数を判定するように構成される、ハードウェア、ファームウェア、処理論理および/またはソフトウェアまたはこれらの組み合わせを概して表す。例えば、レシーバコントローラ130は、シリアルインターフェース106のノイズ、シリアルインターフェース106の歪み、シリアルインターフェース106の減衰、シリアルインターフェース106のビット誤り率および/またはレシーバ120の入力の電圧マージンに対応する、シリアルインターフェース106の1つ以上の性能メトリクスを判定してもよい。レシーバコントローラ130は、第2のコンピューティングモジュール104の個別の要素として示されるが、実際には、レシーバコントローラ130の特徴および/または機能は、処理システム126によって実装されてもよく、あるいはレシーバコントローラ130は、処理システム126と統合されてもよいことに留意されたい。いくつかの実施形態において、レシーバコントローラ130は、第3のシリアルインターフェース132に連結されており、シリアルインターフェース106の性能メトリクスを、トランスミッタコントローラ116へ伝送または通信するように構成されてもよい。例示的な実施形態において、抵抗基準140は、システムの特性インピーダンス例えば、レシーバ120の予測される入力インピーダンスまたはその比率に対応する、特定の抵抗を提供するように精密に制御される抵抗素子として実現される。いくつかの実施形態において、抵抗基準140の抵抗は、コンピューティングモジュール102,104の間の寄生抵抗も考慮する場合がある例えば、特性インピーダンスにシリアルインターフェース106の寄生抵抗に対応するオフセットを加える。図1は、抵抗基準140が、第1のコンピューティングモジュール102の外部に存在することを示しているが、他の実施形態では、抵抗基準140は、第1のコンピューティングモジュール102と同じデバイスパッケージおよび/またはチップの部分として実装されてもよい。図2は、図1のシステム100において第1のコンピューティングモジュール102で使用するために適したFIR等化トランスミッタシステム200の例示的実施形態である。FIR等化トランスミッタシステム200の例示される実施形態は、トランスミッタ制御モジュール202に連結されたトランスミッタ回路201を含む。この点で、図1の第1のコンピューティングモジュール102とともに使用されるとき、トランスミッタ114は、トランスミッタ回路201として実現されてもよく、トランスミッタコントローラ116は、トランスミッタ制御モジュール202として実現されてもよい。以下に詳細を記載するように、トランスミッタ制御モジュール202は、トランスミッタ回路201によって生成された出力信号の所望の等化を達成する一方、同時にトランスミッタ回路201の所望の実効出力インピーダンスを達成するようにトランスミッタ回路201を構成する。トランスミッタ回路201の例示される実施形態は、制限ではなく、入力ノード210に連結されたシリアル化遅延配置204と、出力ノード208に連結されたドライバ回路206とを含む。以下に詳細を記載するように、ドライバ回路206は、複数のドライバ支脈を含み、トランスミッタ制御モジュール202は、特性出力インピーダンス目標を達成するようにドライバ回路206内部のドライバ支脈の総数のうちのサブセットを有効にし、出力ノード208で出力データ信号を生成するためにシリアル化遅延配置204から取得した遅延シリアル化されたデータのそれぞれのビットの間で有効なドライバ支脈のサブセットを割当てるように構成されている。この点において、出力データ信号は、出力ノード208でシリアル化されたデータの先行および/または後続ビットによって影響を受ける電気信号によって等化、フィルタリングまたは変更されていた、入力ノード210で受信したシリアル化されたデータの特定のビットを表す電気信号である。例示的実施形態において、トランスミッタ回路201が、図1の第1のコンピューティングモジュール102におけるトランスミッタ114として利用されるとき、入力ノード210は、パラレル/シリアル変換回路110の出力からシリアル化されたデータを受信するように連結または構成されており、出力ノード208は、シリアルインターフェース106に連結されている。この点において、ドライバ回路206は、以下に詳細を記載するように、シリアルインターフェース106の特性および/または性能メトリクスに基づいて、出力データ信号をフィルタリングまたは等化するように、パラレル/シリアル変換回路110から提供されたシリアル化されたデータの先行および/または後続ビットを利用する。図2には例示されないが、いくつかの実施形態において、トランスミッタ回路201は、本発明の譲受人に譲渡され、参照により本明細書に組み入れる、米国特許出願番号第12/857,225号、名称ADJUSTABLEFINITEIMPULSERESPONSETRANSMITTERに記載されるように、シリアル化されたデータの先行および/または後続ビットをドライバ回路206に対して選択的に提供するように構成されたバイパス論理を含んでもよい。例示的な実施形態において、シリアル化遅延配置204は、入力ノード210でシリアル化されたデータのストリームを遅延するように構成された、複数のシリアル化遅延素子212,214,216,218を備える。この点において、第1の遅延素子212の入力は、入力ノード210でシリアルデータを受信するように連結または構成されており、第2の遅延素子214の入力は、第1の遅延素子212の出力を受信するように連結または構成されており、第3の遅延素子216の入力は、第2の遅延素子214の出力を受信するように連結または構成されており、第4の遅延素子218の入力は、第3の遅延素子216の出力を受信するように連結または構成されている。例示的実施形態において、遅延素子212,214,216,218の各々は、ノード220でクロック信号によってクロック調整されるフリップフロップとして実現されており、すなわち、各遅延素子212,214,216,218のクロック入力は、示されるようにノード220に連結されている。例示される実施形態において、ノード220のクロック信号は、ビットレートクロック信号に対応し、クロック信号の立ち上りエッジは、入力ノード210のシリアルデータのビットがビットレートで遅延素子212,214,216,218を通して伝播するように、入力ノード210でシリアルデータのそれぞれのビットと同期化される。トランスミッタ回路201が図1のトランスミッタ114として使用されるとき、クロックノード220は、トランスミッタPLL112から伝送クロック信号CTXを受信するように連結または構成されている。例示される実施形態において、第2の遅延素子214の出力は、出力ノード208で電気信号によって表されているビット、すなわち、ノード220でクロック信号の現在の周期中にトランスミッタ回路201によって伝送されるシリアル化されたデータのビットに対応する。本明細書に使用される場合、メインデータビットとは、トランスミッタ回路201によって伝送されるビットを参照する、あるいはノード220でクロック信号の現在の周期中に出力ノード208の電気信号によって表される、ビットを言及していると理解されるべきである。この点において、第3の遅延素子216の出力は、その前の伝送間隔中にトランスミッタ回路201によって伝送されたシリアルデータのビット例えば、クロック信号の先行期間中のメインデータビットに対応し、第4の遅延素子218の出力は、現在の伝送間隔の2つ前の伝送間隔中にトランスミッタ回路201によって伝送されたシリアルデータのビットに対応する。同様に、第1の遅延素子212の出力は、後続の伝送間隔例えば、クロック信号の次の立ち上りエッジの後中にトランスミッタ回路201によって伝送されるシリアルデータのビットに対応する。便宜上であって、制限するものではないが、第1の遅延素子212の出力は、代替として、本明細書において、プリカーソルデータビットと称されてもよく、第3および第4の遅延素子216,218の出力は、代替として、本明細書において、ポストカーソルデータビットと称されてもよい。この点で、シリアル化されたデータにおいて、プリカーソルデータビットは、メインデータビットに続くまたは後続し、ポストカーソルデータビットは、メインデータビットに先行する。図2は、4つの遅延素子212,214,216,218を有するシリアル化遅延配置204を示すが、トランスミッタ回路201の実際の実施形態は、シリアル化遅延配置204のために任意の数の遅延素子を利用してもよいことを理解されたい。例示的実施形態において、ドライバ回路206は、ドライバ入力ノード224,226,228の信号によって影響を受ける様式において、ドライバ入力ノード222の信号を表す出力データ信号を出力ノード208で生成する、4ビットFIRフィルタとして構成されている。この点で、第1のドライバ入力ノード222は、遅延素子214の出力からメインデータビットを受信するように構成されており、第2のドライバ入力ノード224は、遅延素子212の出力からプリカーソルデータビットを受信するように構成されており、第3および第4のドライバ入力ノード226,228の各々は、遅延素子216,218の出力からそれぞれのポストカーソルデータビットを受信するように構成されている。シリアル化遅延配置204からの遅延シリアル化データのそれぞれのビットは、ドライバ回路206の有効なドライバ支脈のうちのサブセットの入力に提供される。例示される実施形態において、ノード222のメインデータビットは、有効なドライバ支脈の第1のサブセット230に提供され、ノード224のプリカーソルデータビットは、有効なドライバ支脈の第2のサブセット232に提供され、ノード226の第1のポストカーソルデータビットは、有効なドライバ支脈の第3のサブセット234に提供され、ノード228の第2のポストカーソルデータビットは、有効なドライバ支脈の第4のサブセット236に提供される。有効なドライバ支脈の各サブセット230,232,234,236は、可変利得増幅器配置として機能し、有効なドライバ支脈のサブセット230,232,234,236の出力は、等化出力データ信号を生成するように、出力ノード208で合計される。有効なドライバ支脈のそれぞれのサブセット230,232,234,236によって提供される実効利得は、それぞれのサブセット230,232,234,236の中のドライバ支脈の数に比例し、そのサブセット230,232,234,236の有効なドライバ支脈の数は、出力ノード208に連結された通信チャネル例えば、シリアルインターフェース106の所望の等化を達成する様式で出力データ信号を生成するように選択される。この点で、トランスミッタ制御モジュール202は、ドライバ回路206のドライバ支脈に連結され、ドライバ入力ノード222,224,226,228でデータビット間の有効なドライバ支脈の割当てを制御し、これによって、有効なドライバ支脈のそれぞれのサブセット230,232,234,236の実効出力インピーダンス、それによって、レシーバ120の入力で特定の性能メトリクスまたは性能指数を達成するように、ドライバ支脈のそれぞれのサブセット230,232,234,236によって提供される利得を制御する。この様式において、ドライバ回路206は、ノード224,226,228でプリカーソルおよびポストカーソルビットを用いて、ドライバ入力ノード222でメインデータビットをフィルタリングまたは等化する。図2は、有効なドライバ支脈のサブセット232,234,236を、プリカーソルおよび/またはポストカーソルデータビットを論理的に反転する変換器として構成され得ることを示すが、他の実施形態では、有効なドライバ支脈のサブセット232,234,236は、トランスミッタ制御モジュール202が、所望の等化を達成するために出力ノード208でそれぞれのサブセット232,234,236の出力を加算または減算するかを制御することを可能にするように、トランスミッタ制御モジュール202に連結されたそれぞれの排他的論理和XOR論理ゲートの入力を有するXOR論理ゲートとして構成されてもよいことに留意されたい。図2は、説明の目的のため、および記載を容易にするためにFIR等化トランスミッタシステム200を簡単に表すものであり、図2は本発明をいずれかの方式に制限することを目的としないことを理解されたい。この点で、図2は、単一のプリカーソルデータビットおよび2つのポストカーソルデータビットを使用して、メインデータビットをフィルタリングまたは等化することを示すが、実際には、プリカーソルおよび/またはポストカーソルデータビットの組み合わせおよび/または数は、特定の適用の必要性に応じて変動してもよく、本明細書に記載の発明は、プリカーソルおよび/またはポストカーソルデータビットの任意の組み合わせおよび/または数に対して、均等な手法で実装されてもよいことを理解されたい。加えて、図2は、FIR等化トランスミッタシステム200のシングルエンドフルレート実装を示すが、実際には、FIR等化トランスミッタシステム200は、異なる手法において、および/またはハーフレート設計を用いて実装されてもよい。図3は、図2のドライバ回路206で使用するために適切なドライバ支脈300の例示的実施形態を示す。この点で、ドライバ回路206は、ドライバ支脈300の複数のインスタンスを含み、トランスミッタ制御モジュール202は、以下に詳細を説明するように、特性出力インピーダンス目標を達成するために、ドライバ支脈300の総数のうちのサブセットを有効にする。このため、有効なドライバ支脈の各サブセット230,232,234,236は、ドライバ支脈300の1つ以上のインスタンスを含んでもよく、サブセット230,232,234,236の累積数の有効なドライバ支脈が、出力ノード208で所望の出力インピーダンスを提供する。例示的実施形態において、ドライバ支脈300の各インスタンスは、制限ではなく、第1のトランジスタ302と、第1のトランジスタ302と出力ノード310との間に連結された第1の抵抗素子304と、第2のトランジスタ308と、第2のトランジスタ308と出力ノード310との間に連結された第2の抵抗素子306とを含む。例示的実施形態において、第1のトランジスタ302のドレイン/ソース端子は、プラスの基準電圧ノード312に連結されており、第2のトランジスタ308のソース/ドレイン端子は、マイナスの基準電圧ノード314に連結されており、ドライバ支脈300の出力ノード310は、トランスミッタ回路201の出力ノード208に連結されている。例示的実施形態において、抵抗素子304,306は、実質的に同一であり、同じ抵抗値例えば、現実的および/または実際的な製造許容範囲内を有し、トランジスタ302,308は、ノード312と310との間のインピーダンスが、ノード310と314との間のインピーダンスに実質的に等しいように、実質的に同じ幅を有する。例示される実施形態において、各ドライバ支脈300は、入力選択回路320を介して、シリアル化遅延配置204からそれぞれのデータビットを受信するように構成された入力316を有し、入力選択回路320によって選択されたそれぞれのデータビットが、有効化論理318に提供される。この点で、入力選択回路320は、以下に詳細を記載するように、シリアル化遅延配置204からのデータビット例えば、メインデータビット、プリカーソルデータビット、またはポストカーソルデータビットのうち何れがそれぞれのドライバ支脈300の入力ノード316に提供されるかを制御する。有効化論理318は、それぞれのドライバ支脈300を無効および/または有効にするようにトランジスタ302,308の動作を制御するために構成されたハードウェア、回路および/または論理を概して表す。以下に記載するように、ドライバ回路206内部のドライバ支脈300のそれぞれのインスタンスを無効にするために、有効化論理318は、トランジスタ302,308の電源を切る、または無効にするための信号をトランジスタ302,308の制御またはゲート端子に提供する。逆に、ドライバ支脈300のそれぞれのインスタンスを有効にするために、有効化論理318は、出力ノード208で生成された電気信号が、ドライバ支脈300が有効であるときに入力ノード316で入力データビットの影響を受けることを可能にする様式で、トランジスタ302,308を動作させる。図2を再び参照し、続けて図1および図3を参照すると、例示的実施形態において、トランスミッタ制御モジュール202は、以下に詳細を記載するように、ドライバ回路206のドライバ支脈300の各インスタンスの有効化論理318に連結され、かつ特性出力インピーダンス目標を達成するようにドライバ回路206内部の有効なドライバ支脈300のインスタンスの数を制御するように構成された補正制御モジュール240を含む。例示的実施形態において、トランスミッタ制御モジュール202は、ドライバ回路206内部のドライバ支脈300の総数のコピーを表すドライバレプリカ242を含み、補正制御モジュール240は、出力ノード208で特性出力インピーダンス目標を達成するためにドライバ回路206内部で有効であるべきドライバ支脈300のインスタンスの数を判定するために、ドライバレプリカ242のドライバ支脈300の総数のうちのサブセットによって提供される実効抵抗と抵抗基準140とを比較するように構成されている。トランスミッタ制御モジュール202は、また、ドライバ回路206のドライバ支脈300の各インスタンスの入力選択回路320に連結されており、かつ所望の等化率を達成するために、シリアル化遅延配置204からのそれぞれのデータビットを提供する有効なドライバ支脈300の数すなわち、各サブセット230,232,234,236の中の有効なドライバ支脈300の数を制御するように構成される、割当制御モジュール250も含む。ここで図4を参照すると、例示的実施形態において、等化トランスミッタシステムは、出力信号生成プロセス400および以下に記載する追加のタスク、機能および演算を実施するように構成されてもよい。多様なタスクは、ソフトウェア、ハードウェア、ファームウェアまたはこれらの任意の組み合わせによって実施されてもよい。例示を目的として、以下の説明は、図1~3に関係する上記の要素を参照する場合がある。実際には、タスク、機能および演算は、トランスミッタ114、トランスミッタコントローラ116、トランスミッタ回路201、トランスミッタ制御モジュール202、補正制御モジュール240、割当制御モジュール250、シリアル化遅延配置204および/またはドライバ回路206等、記載のシステムの異なる要素によって実施されてもよい。任意の数の追加または代替のタスクが含まれてもよく、本明細書に記載されない追加の機能を有するより包括的な手順またはプロセスに組み込まれてもよいことを理解されたい。図4を参照し、図1~3を続けて参照すると、出力信号生成プロセス400は、特定出力インピーダンス目標を達成するために有効でなければならない、トランスミッタのドライバ回路内部のドライバ支脈の数を判定することから起動または開始するタスク402。例示的実施形態において、抵抗基準140は、特性出力インピーダンス目標に対応する抵抗を提供する。一実施形態に従い、ドライバ回路206内部で有効になるドライバ支脈300の数を判定するために、トランスミッタコントローラ116,202および/または補正制御モジュール240は、ドライバレプリカ242の個々のドライバ支脈300を順次有効にし、有効なレプリカドライバ支脈300が抵抗基準140に一致するインピーダンスを提供するまで、有効なレプリカドライバ支脈300の実効抵抗を抵抗基準140と比較する。例えば、補正制御モジュール240は、有効なレプリカドライバ支脈300を抵抗基準140と直列に配置することによって、電圧分配器を実装してもよい。補正制御モジュール240は、1つのレプリカドライバ支脈300を最初に有効にし、次いで、有効なレプリカドライバ支脈300全体の電圧が抵抗基準140全体の電圧に実質的に等しくなるまで、有効なレプリカドライバ支脈300の数を順次増加してもよい。いくつかの実施形態において、抵抗基準140は、複数の可能な抵抗基準を選択可能または提供するように構成可能であってもよい。そのような実施形態において、トランスミッタコントローラ116,202および/または補正制御モジュール240は、トランスミッタ114,201の特性出力インピーダンス目標を特定し、適当なインピーダンスに対する抵抗基準140を選択または構成してもよい。例えば、トランスミッタコントローラ116,202および/または補正制御モジュール240は、トランスミッタ114,201および/またはドライバ回路206に対する所望の特性出力インピーダンスを示す制御ステータスレジスタにアクセスおよび/または当該制御ステータスレジスタを監視してもよい。他の実施形態において、処理システム108は、所望の特性出力インピーダンスを実装するようにトランスミッタコントローラ116,202および/または補正制御モジュール240に信号を送信してもよい。例示的実施形態において、特性出力インピーダンス目標を達成するために必要なドライバ支脈の数を判定した後、出力信号生成プロセス400は、トランスミッタのドライバ回路内部の判定した数のドライバ支脈を有効にすることによって継続するタスク404。この点で、トランスミッタコントローラ116,202および/または補正制御モジュール240は、ドライバレプリカ242の有効なレプリカドライバ支脈300のインピーダンスと実質的に同じインピーダンス、すなわち抵抗基準140によって提供される出力インピーダンス目標に一致するインピーダンスを出力ノード208に提供するために、ドライバ回路300のドライバ支脈300の総数のサブセットを有効にする。例えば、1つ以上の実施形態に従い、補正制御モジュール240は、それぞれのドライバ支脈300の入力316で選択した入力データビットが、トランジスタ302,308の制御動作に影響を与える、または制御することを可能にするように、ドライバ回路206内部の判定した数のドライバ支脈300の有効化論理318に信号を提供する。この様式において、トランスミッタコントローラ116,202および/または補正制御モジュール240は、ドライバ回路206内部の判定した数のドライバ支脈300を有効にする。補正制御モジュール240は、特性出力インピーダンス目標を達成するために必要ではない、ドライバ回路206内部の残りのドライバ支脈300に対して、トランジスタ302,308の電源を切断するように有効化論理318に信号を提供し、それによって、出力ノード208,310で電流を流し、信号に影響を与えることを防止することによって、残りのドライバ支脈300を無効にする。例示的実施形態において、出力信号生成プロセス400は、シリアルインターフェースを通して伝送された出力信号を等化するための所望の等化率を特定することによって、継続するタスク406。この点で、トランスミッタコントローラ116,202および/または割当制御モジュール250は、シリアルインターフェース106の所望の等化率を示す制御ステータスレジスタにアクセスおよび/または当該制御ステータスレジスタを監視してもよい。他の実施形態において、処理システム108および/またはレシーバコントローラ130は、所望の等化率を実装するように、トランスミッタコントローラ116,202および/または割当制御モジュール250に信号を発信してもよい。所望の等化率またはディエンファシス比は、シリアルインターフェース106の特性に基づいて、レシーバ120の入力で特定の性能メトリクスまたは性能指数を達成するように選択される。所望の等化率を特定した後、出力信号生成プロセス400は、出力信号の所望の等化を達成するために、特定された等化率に従って、データビットの間でドライバ回路内部の有効なドライバ支脈を割当てることによって継続するタスク408。この点で、トランスミッタコントローラ116,202および/または割当制御モジュール250は、所望の等化率を実装するように有効なドライバ支脈300の入力選択回路320を操作することによって、ドライバ入力ノード222,224,226,228でシリアル化遅延配置204からのシリアル化されたデータの遅延ビットの間でドライバ回路206内部の有効なドライバ支脈300を割当てる。この点で、割当制御モジュール250は、補正制御モジュール240から、ドライバ回路206内部の有効なドライバ支脈300の数を受信し、シリアル化遅延配置204からのそれぞれのデータビットに対して、ドライバ回路206内部の有効なドライバ支脈300の総数にそれぞれのデータビットに対する特定の重み付けを乗算することによって、それぞれのデータビットに対して割当される有効なドライバ支脈300の数すなわち、ドライバ支脈230,232,234,236のそれぞれのサブセットで有効なドライバ支脈300の数を計算する。例えば、所望の等化率がプリカーソルデータビットに対する特定の重み付けを提供する場合、割当制御モジュール250は、ノード224でプリカーソルデータビットに割当される有効なドライバ支脈300の数すなわち、サブセット232の中の有効なドライバ支脈300の数を判定するために、ドライバ回路206内部の有効なドライバ支脈300の総数にその所望の重み付けを乗じる。プリカーソルデータビットに割当される有効なドライバ支脈300の数を判定した後、割当制御モジュール250は、有効なドライバ支脈300の総数のうちのそのサブセット232の入力316にプリカーソルデータビットを提供するように、有効なドライバ支脈300の数に対して入力選択回路320を動作させる。この様式において、サブセット232の中の有効なドライバ支脈300のそれぞれのトランジスタ302,308は、プリカーソルデータビットに帰属またはプリカーソルデータビットを表す出力信号の構成要素を出力ノード208で生成するように、ノード224でプリカーソルデータビットによって制御されてもよいし、または影響を受けてもよい。同様な様式において、残りのデータビットに対して、割当制御モジュール250は、それぞれのデータビットに割当てられる有効なドライバ支脈300の数を判定するために、ドライバ回路206内部の有効なドライバ支脈300の総数にそれぞれのデータビットに対する所望の重み付けを乗じ、それぞれのトランジスタ302,308がそれぞれのデータビットによって制御または影響を受けることを可能にするように、有効なドライバ支脈300の数に対して入力選択回路320を動作させ、それによって、それぞれのデータビットに帰属またはそれを表す出力信号の構成要素を出力ノード208で生成する。この様式において、割当制御モジュール250は、出力信号の所望の等化を出力ノード208で達成するように、等化率に従って、ドライバ回路206の有効なドライバ支脈300を割当てる。例えば、補正制御モジュール240がドライバ回路206内部で100のドライバ支脈300を有効にして特性出力インピーダンス目標を達成し、所望の等化率がプリカーソルデータビットの10パーセントの重み付けに対応する場合、割当制御モジュール250は、10の有効なドライバ支脈300がプリカーソルデータビットに割当てられるべきであると判定するために、有効なドライバ支脈300の総数に所望の重み付けを乗じる。割当制御モジュール250は、次いで、ドライバ回路206の中の10の有効なドライバ支脈300に関連する入力選択回路320を動作させて、それらの10の有効なドライバ支脈300の入力316にプリカーソルデータビットをノード224で提供し、それによって、プリカーソルデータビットが、それらの10の有効なドライバ支脈300のそれぞれのトランジスタ302,308の動作を制御または当該動作に影響を与えることを可能にする。この様式において、ドライバ回路206の出力インピーダンスの10パーセントがプリカーソルデータビットに割当てられる。すなわち、プリカーソルデータビットに関連するドライバ支脈232のサブセットは、ドライバ回路206の中の有効なドライバ回路300の総数の10パーセントを含む。同様な様式において、所望の等化率が第1のポストカーソルデータビットの20パーセントの重み付けに対応する場合、割当制御モジュール250は、20の有効なドライバ支脈300に関連する入力選択回路320を動作させて、それらの10の有効なドライバ支脈300の入力316に第1のポストカーソルデータビットをノード226で提供し、それによって、第1のポストカーソルデータビットが、20の有効なドライバ支脈300のそれぞれのトランジスタ302,308の動作を制御または影響を与えることを可能にする。この様式において、ドライバ回路206の出力インピーダンスの20パーセントが第1のポストカーソルデータビットに割当てられる。すなわち、第1のポストカーソルデータビットに関連するドライバ支脈234のサブセットは、ドライバ回路206の中の有効なドライバ回路300の総数の20パーセントを含む。所望の等化率が第2のポストカーソルデータビットの5パーセントの重み付けに対応する場合、割当制御モジュール250は、5つの有効なドライバ支脈300に関連する入力選択回路320を動作させて、それらの5つの有効なドライバ支脈300の入力316に第2のポストカーソルデータビットをノード228で提供し、それによって、第2のポストカーソルデータビットが、それらの5つの有効なドライバ支脈300のそれぞれのトランジスタ302,308の動作を制御または影響を与えることを可能にする。この様式において、ドライバ回路206の出力インピーダンスの5パーセントが、第2のポストカーソルデータビットに割当てられる。すなわち、第2のポストカーソルデータビットに関連するドライバ支脈236のサブセットは、ドライバ回路206の中の有効なドライバ回路300の総数の5パーセントを含む。例示的実施形態において、割当制御モジュール250は、残りのドライバ支脈の入力選択回路320がそれらのそれぞれの入力316に提供されるメインデータビットをノード222で提供するように動作させることによって、ノード222でメインデータビットに残りの有効なドライバ支脈300を割当て、それによって、メインデータビットがノード222で、残りの有効なドライバ支脈300に対するそれぞれのトランジスタ302,308の動作を制御または影響を与えることを可能にする。この点で、いくつかの実施形態において、割当制御モジュール250および/または入力選択回路320は、トランスミッタ回路201の初期化時にデフォルトで、ノード222でメインデータビットにドライバ回路206のドライバ支脈300を割当てるように構成されてもよい。上記の例示的事例の場合、割当制御モジュール250は、65の有効なドライバ支脈300例えば、100の有効なドライバ支脈のうち、プリカーソルおよびポストカーソルデータビットに有効なドライバ支脈を割当てた後の残りのドライバ支脈に関連する入力選択回路320を動作させて、それらのそれぞれの入力316に提供されるメインデータビットをノード222で提供し、それによって、メインデータビットがノード222で、ドライバ回路300の中の65の有効なドライバ支脈300に対してそれぞれのトランジスタ302,308の動作を制御または当該動作に影響を与えることを可能にする。本発明は、本明細書では、有効なドライバ支脈の全てが実質的に同じ抵抗を有するという状況において記載するが、いくつかの実施形態において、ドライバ支脈の抵抗は、相互に変動または増減されてもよく例えば、ドライバ支脈のサブセットは各々抵抗R、ドライバ支脈の別のサブセットは各々抵抗2R、ドライバ支脈の別のサブセットは各々抵抗4Rを提供する等、割当制御モジュール250は、データビットの間でドライバ支脈を割当てる際に、相互に異なる有効なドライバ支脈のそれぞれの重み付けの追跡を保持する。図4をさらに参照し、図1~3を続けて参照すると、所望の等化率を達成するように有効なドライバ支脈を割当てた後、出力信号生成プロセス400は、通信チャネルを等化するトランスミッタの出力で等化された出力信号を生成することによって継続するタスク410。この点で、上記のように、有効なドライバ支脈300の出力ノード310は、出力ノード208で合わせて接続されるので、有効なドライバ支脈300の個々のサブセット230,232,234,236によって生成された信号は、ノード222でメインデータビットを表す等化された出力信号を出力ノード208で提供するように組み合わされる。それぞれのデータビットは、ノード222,224,226,228で、有効なドライバ支脈300の他のサブセット230,232,234,236によって生成された信号と組み合わされ、かつ出力ノード208で等化された出力信号を取得するために、所望の等化率に従って重み付けされた信号を出力ノード208で生成するために、有効なドライバ支脈300のその関連サブセット230,232,234,236のトランジスタ302,308の動作に影響を与え、または制御する。例えば、プリカーソルサブセット232は、遅延素子212からプリカーソルデータビットを表す信号を生成し、メインサブセット230は、遅延素子214からメインデータビットを表す信号を生成し、第1のポストカーソルサブセット234は、遅延素子216から第1のポストカーソルデータビットを表す信号を生成し、第2のポストカーソルサブセット236は、遅延素子218から第2のポストカーソルデータビットを表す信号を生成し、個々の構成要素の信号は、出力信号を取得するために、出力ノード208で組み合わされ、多重化されまたは合算される。この様式において、出力信号は、プリカーソルデータビットによって影響される第1の信号構成要素と、メインデータビットによって影響される第2の信号構成要素と、第1のポストカーソルデータビットによって影響される第3の信号構成要素と、第2のポストカーソルデータビットによって影響される第4の信号構成要素との組み合わせを表す。同時に、出力ノード208および/またはシリアルインターフェース106に連結された有効なドライバ支脈300の実効出力インピーダンスは、上記のように、特性出力インピーダンス目標と実質的に等しい。図5は、図2のドライバレプリカ242および/またはドライバ回路206で使用するために適切な構成可能なドライバ支脈500の例示的実施形態を示す。例示される実施形態のドライバ支脈500は、制限ではなく、第1のトランジスタ502と、第1のトランジスタ502と第2のトランジスタ510の端子との間に連結された複数の抵抗素子504,506,508と、第2のトランジスタ510の端子と出力ノード514との間に連結された別の抵抗素子512とを含む。例示されるように、第1のトランジスタ502のドレイン/ソース端子は、プラスの基準電圧ノード516に連結され、第1のトランジスタ502のソース/ドレイン端子は、抵抗素子504に連結される。第2のトランジスタ510のドレイン/ソース端子もまたプラスの基準電圧ノード516に連結されており、第1のトランジスタ502のソース/ドレイン端子は、抵抗素子512を介して出力ノード514に連結されている。この様式において、第2のトランジスタ510の電源が入るまたは作動状態になると、第1のトランジスタ502および抵抗素子504,506,508は、以下に詳細を説明するように、効果的に無効になる。ドライバ支脈500もまた第3のトランジスタ518と、第3のトランジスタ518と第4のトランジスタ526の端子との間に連結された複数の抵抗素子520,522,524と、第4のトランジスタ526の端子と出力ノード514との間に連結された別の抵抗素子528とを含む。上記と類似の様式において、トランジスタ518,526の各々のソース/ドレイン端子は、マイナスまたは接地基準電圧ノード530に連結されており、第4のトランジスタ526の電源が入るまたは作動状態になると、第3のトランジスタ518および抵抗素子520,522,524は、以下に詳細を記載するように、効果的に無効になる。例示的実施形態において、構成可能なドライバ支脈500は、トランジスタ502,510,518,526の制御またはゲート端子に連結された有効化論理532を含む。構成可能なドライバ支脈500が有効になるとき、有効化論理532は、構成可能なドライバ支脈500に対する所望なインピーダンスを達成するために、他の対のトランジスタを無効にする一方、第1の対のトランジスタ510,526または第2の対のトランジスタ502,518が出力ノード514で出力信号を生成するかを制御するように構成される。この点で、より低い実効インピーダンスに対してドライバ支脈500を構成するには、有効化論理532は、入力信号が入力ノード534で、他の対のトランジスタ502,518を無効にする一方例えば、トランジスタ502,518の電源を切断するようにゲート端子に信号を印加することによって、トランジスタ510,518の動作に影響を与える、または制御することを可能にする。トランジスタ502,518の電源を切断すると、抵抗素子504,506,508,520,522,524が効果的に無効になり、それによってドライバ支脈500の実効インピーダンスを低減する。逆に、より大きい実効インピーダンスに対してドライバ支脈500を構成するには、有効化論理532は、入力信号が入力ノード534で、他の対のトランジスタ510,526を無効にする一方例えば、トランジスタ510,526の電源を切断するようにゲート端子に信号を印加することによって、トランジスタ502,518の動作に影響を与える、または制御することを可能にする。トランジスタ510,526の電源が切断されると、抵抗素子504,506,508,512,520,522,524,528は全て効果的に有効になって、出力ノード514に連結される。これによって、ドライバ支脈500の実効インピーダンスを増加する。例示的実施形態において、抵抗素子504,506,508,512,520,522,524,528は、実質的に同一で、同じ抵抗値例えば、現実的および/または実際の製造許容範囲内を有する。加えて、トランジスタ510,526の幅は、どの対のトランジスタが有効であるかに関係なく、有効な抵抗素子の抵抗と、有効なトランジスタに帰属する抵抗との相対的一定比を提供するように、トランジスタ502,518の幅に対して増減される。この点で、例示される実施形態の場合、トランジスタ510,526の幅は、トランジスタ502,518の幅の4倍である。図5をさらに参照し、図2および4を参照すると、1つ以上の実施形態に従い、ドライバレプリカ242のドライバ支脈は、ドライバ回路206が異なる基準抵抗を使用する同じ特性インピーダンス目標に対して調整されることを可能にするために、構成可能なドライバ支脈500として実現される。例えば、抵抗素子504,506,508,512,520,522,524,528の抵抗およびトランジスタ502,510,518,526の幅は、50オームの基準抵抗または200オームの基準抵抗を使用して、ドライバ回路206を50オームに調整することを容易にするように選択される。この点で、補正制御モジュール240は、トランジスタ510,526を無効にし、トランジスタ502,518が出力ノード514で出力信号に影響を与えることを可能にすることによって、200オーム基準に対して、ドライバレプリカ242の中の構成可能なドライバ支脈500の有効化論理532を初期に構成してもよい。上記のように、補正制御モジュール240は、ドライバレプリカ242の個々のドライバ支脈500を順次有効にし、有効なレプリカドライバ支脈500の実効抵抗を抵抗基準140と比較してもよい。例示的実施形態において、レプリカの構成可能なドライバ支脈500の全てが有効になり、有効なレプリカドライバ支脈500の実効インピーダンスが抵抗基準140例えば、基準抵抗が50オームの場合よりもまだ大きいと判定されることに応答して、補正制御モジュール240は、トランジスタ502,518を無効にし、トランジスタ510,526が出力ノード514で出力信号に影響することを可能にするように有効化論理532を構成し、それによって、追加の抵抗素子504,506,508,520,522,524を無効にし、より小さい基準抵抗と使用するために個々のレプリカドライバ支脈500のインピーダンスを減少させる。補正制御モジュール240は、上記に類似の様式において、ドライバレプリカ242の個々のドライバ支脈500を順次有効にし、特性出力インピーダンス目標を達成する、いくつかのレプリカドライバ支脈500を有効にするまで、抵抗基準140と有効なレプリカドライバ支脈500の実効抵抗を比較するステップを反復する。このように、構成可能なドライバ支脈500は、トランスミッタ114,201および/またはドライバ回路206が異なる基準抵抗を使用して調整されることを可能にするために、トランスミッタ114,201のドライバ回路206および/またはドライバレプリカ242の中で利用されてもよい。また他の代替実施形態において、ドライバ回路206の中のドライバ支脈は、異なる特性出力インピーダンス目標に対してドライバ回路206を調整するために構成可能なドライバ支脈500を使用して実現されてもよい。簡潔に要約すると、本明細書に記載の装置、システムおよび方法の1つの利点は、FIR等化トランスミッタが、正確かつ再現可能な様式において、所望の等化率および所望の実効出力インピーダンスを同時に達成することが可能である、ということである。この結果、信号間干渉および信号反射の影響が軽減され、それによって、特定の通信チャネル上でデータを通信する有効性を向上させる。簡潔性のため、システムのFIRフィルタおよび/またはデジタルフィルタ、シリアル通信、パラレル/シリアルおよび/またはシリアル/パラレル変換、回路設計、信号発信ならびに他の機能態様ならびにシステムの個々の動作構成要素に関係する従来の技法は、本明細書に詳細に記載されない場合がある。さらに、本明細書に含まれる多様な図面で示される接続線は、多様な要素の間の例示的な機能関係および/または物理的連結を表すことを目的とする。本発明の実施形態には多数の代替または追加の機能関係または物理接続が存在してもよいことに留意されたい。加えて、所定の用語もまた参照の目的のみで前述の記載に使用される場合があり、したがって、制限を目的とするものではなく、第1、第2および構造を参照するそのような数的用語は、文脈によって明確に示されない限り、順次または順番を暗示するものではない。前述の記載は、合わせて接続または連結されている要素またはノードまたは特徴に言及する。本明細書に使用される場合、その他明示的に記載されない限り、接続とは、1つの要素/ノード/特徴が、別の要素/ノード/特徴と直接的に接合または直接的に通信されることであって、必ずしも機械的ではないことを意味する。同様に、その他明示的に記載されない限り、連結とは、1つの要素/ノード/特徴が、別の要素/ノード/特徴と直接的または間接的に接合あるいは直接的または間接的に通信されることであって、必ずしも機械的ではないことを意味する。このように、図面は要素の1つの例示的配置を表す場合があるが、図示される本発明の実施形態において追加の介在要素、デバイス、特徴、または構成要素が存在してもよい。本明細書に使用される場合、ノードとは、所与の信号、論理レベル、電圧、データパターン、電流、または数量が存在する、任意の内部または外部の基準点、接続点、接点、信号ライン、導体素子等を意味する。少なくとも1つの例示的実施形態が前述の詳細説明において示されたが、多数の変形が存在することを理解されたい。また、本明細書に記載される例示的実施形態は、本発明の範囲、適用性、または構成を任意の方式に制限することを目的としないことも理解されたい。そうではなく、前述の詳細説明は、当業者に、記載の実施形態を実装するための便利かつ啓発的な指針を提供するものである。請求項に定義された範囲を逸脱することなく、本発明の明細書の提出時点で周知の均等物および予測可能な均等物を含めて、要素の機能および配置に多数の変更を行うことが可能であることを理解されたい。"