層間絶縁膜内に、開口及び平面視で前記開口を囲む溝を形成する工程と、前記溝の内壁上に保護膜を形成する工程と、ウェットエッチングにより、前記保護膜及び前記溝で囲まれた領域の層間絶縁膜を除去する工程と、を有する半導体装置の製造方法。前記保護膜を形成する工程では、ALD法により、前記保護膜を形成する請求項1に記載の半導体装置の製造方法。前記保護膜を形成する工程では、下記工程1~4からなるサイクルを複数回、行う前記ALD法により、前記保護膜を形成する請求項2に記載の半導体装置の製造方法。1原料ガスを供給する工程、2前記原料ガスをパージする工程、3窒化ガスを供給する工程、4前記窒化ガスをパージする工程。前記保護膜を形成する工程では、550~630°Cで前記ALD法が行われる請求項2又は3に記載の半導体装置の製造方法。前記保護膜は、窒化シリコン膜である請求項2~4の何れか1項に記載の半導体装置の製造方法。前記保護膜を形成する工程では、550°Cで7nm以上、16nm以下の膜厚の前記保護膜を形成する請求項2~5の何れか1項に記載の半導体装置の製造方法。前記保護膜を形成する工程では、630°Cで3nm以上、7nm以下の膜厚の前記保護膜を形成する請求項2~5の何れか1項に記載の半導体装置の製造方法。前記保護膜及び層間絶縁膜を除去する工程では、0.5~1.0nm/sのエッチングレートとなるように前記保護膜のウェットエッチングを行う請求項1~7の何れか1項に記載の半導体装置の製造方法。前記層間絶縁膜は、BPSG膜と、前記BPSG膜上にPTEOS膜と、を有する請求項1~8の何れか1項に記載の半導体装置の製造方法。前記保護膜及び層間絶縁膜を除去する工程では、エッチング液としてフッ化水素水溶液を用いて前記ウェットエッチングを行う請求項1~9の何れか1項に記載の半導体装置の製造方法。前記保護膜及び層間絶縁膜を除去する工程では、20~120nm/sのエッチングレートとなるように前記層間絶縁膜のウェットエッチングを行う請求項1~10の何れか1項に記載の半導体装置の製造方法。前記保護膜及び層間絶縁膜を除去する工程では、37秒以下の間、前記ウェットエッチングを行う請求項1~11の何れか1項に記載の半導体装置の製造方法。前記保護膜及び層間絶縁膜を除去する工程では、前記保護膜が除去されてから前記ウェットエッチングが終了するまでの時間が24秒以下である請求項1~12の何れか1項に記載の半導体装置の製造方法。前記開口及び溝を形成する工程では、前記開口としてキャパシタホール、前記溝としてガードリング用の溝を形成し、前記開口及び溝を形成する工程と、前記保護膜を形成する工程の間に更に、前記開口の内壁上に下部電極を形成する工程を有し、前記保護膜及び層間絶縁膜を除去する工程の後に更に、前記下部電極上に順に容量絶縁膜及び上部電極を形成する工程を有する請求項1~13の何れか1項に記載の半導体装置の製造方法。前記下部電極を形成する工程の後に更に、前記溝で囲まれていない前記溝の外側の前記層間絶縁膜内にコンタクトプラグを形成する工程を有する請求項14に記載の半導体装置の製造方法。前記開口及び溝を形成する工程の前に更に、前記層間絶縁膜上にサポート膜を形成する工程を有し、前記開口及び溝を形成する工程では、前記サポート膜及び層間絶縁膜内に、前記開口及び溝を形成し、前記保護膜及び層間絶縁膜を除去する工程では、前記サポート膜をマスクに用いた前記ウェットエッチングにより、前記保護膜及び層間絶縁膜を除去する請求項14又は15に記載の半導体装置の製造方法。前記開口及び溝を形成する工程の前に更に、半導体基板にトランジスタを形成する工程と、前記半導体基板上に前記層間絶縁膜を形成する工程と、を有し、前記下部電極を形成する工程では、前記トランジスタの拡散層に接続されるように前記下部電極を形成する請求項14~16の何れか1項に記載の半導体装置の製造方法。しかしながら、特許文献1の方法では、ガードリング用の溝12B内に残留した窒化チタン膜13及び絶縁膜32内には微細なピンホールが発生する。図13のウェットエッチング時には、このピンホールからエッチング液が周辺回路領域にまで侵入して、ピンホール近傍の層間絶縁膜12をエッチングして空洞が発生する場合があった。従って、図16のコンタクトプラグ25を形成する工程では、この空洞内にもコンタクトプラグ25用の導電膜が形成され、この導電膜を介してコンタクトプラグ25とメモリセル領域の下部電極13が短絡して、半導体装置の不良が発生する場合があった。この結果、歩留まりが低下していた。また、このピンホール近傍の層間絶縁膜12内に空洞が発生することを防止する方法として、窒化チタン膜13の膜厚を厚くする方法が考えられる。しかしながら、窒化チタン膜13の膜厚を厚くすると、特許文献1の図12に示すエッチバックにより、サポート膜14上の窒化チタン膜13を除去して下部電極を分離させる工程において、窒化チタン膜13がエッチング用のプロセスガスに曝される時間が長くなる。このため、窒化チタン膜13の表面に悪影響を及ぼして下部電極の特性を劣化させることとなっていた。この結果、半導体装置の不良が発生して、歩留まりが低下していた。以上のように、従来の方法では、ピンホールを介した周辺回路領域へのエッチング液の侵入を十分に防止することが困難であった。一実施形態は、層間絶縁膜内に、開口及び平面視で前記開口を囲む溝を形成する工程と、前記溝の内壁上に保護膜を形成する工程と、ウェットエッチングにより、前記保護膜及び前記溝で囲まれた領域の層間絶縁膜を除去する工程と、を有する半導体装置の製造方法に関する。下部電極の劣化及び短絡を防止して、半導体装置の不良の発生を抑制することができる。この結果、歩留まりを向上させることができる。以下、本発明の好ましい実施例による半導体デバイスについて、DRAMDynamicRandomAccessMemoryを一例として、添付図面を参照しながら詳細に説明する。なお、この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。本実施例の半導体装置に係るDRAM素子チップは、メモリセル領域と周辺回路領域とから概略構成されている。図1は、DRAM素子の平面構造を示す概念図である。DRAM素子21上には複数のメモリセル領域22が配置されており、平面視で各メモリセル領域22を囲むように周辺回路領域23が配置されている。また、メモリセル領域22と周辺回路領域23の間にはガードリングが設けられている。なお、図1ではガードリングは省略している。周辺回路領域23には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図1の配置は一例であり、メモリセル領域22の数や、配置される位置は、図1のレイアウトには限定されない。図2は、1つのメモリセル領域22の領域全体の平面構造を示す概念図であり、メモリセル領域22を構成する一部の要素のみを示している。メモリセル領域22の外周部にはガードリング用の凹状の溝12Bが、平面視でメモリセル領域22を囲むように配置されている。なお、本明細書では便宜上、ガードリング用の凹状の溝12Bはメモリセル領域22及び周辺回路領域23に含まれないものとする。ガードリング用の凹状の溝12Bで囲まれたその内側の領域をメモリセル領域22、ガードリング用の凹状の溝12Bの外側の領域を周辺回路領域23とする。図2において、12Aは各メモリセルを構成するキャパシタの下部電極13が形成された開口キャパシタホールの位置を示す。14は製造の途中工程におけるキャパシタの下部電極13の倒壊を防止するために配置されたサポート膜であり、サポート膜14には所定の間隔で開口14Aが設けられている。このサポート膜14は、ガードリング用の溝12Bで囲まれたメモリセル領域22内に設けられると共に、ガードリング用の溝12Bで囲まれていない溝12Bの外側の周辺回路領域23にも設けられている。周辺回路領域23上には、製造工程の途中でサポート膜14の機能を利用した後、ガードリング用の溝12Bの外周から所定の幅の領域以外には、最終的に残存しないようにパターニングすることが好ましい。なお、図2のキャパシタホール12Aの配置および開口14Aの配置は一例であり、キャパシタホール12Aおよび開口14Aの数、形状、配置される位置は、図2のレイアウトには限定されない。メモリセル領域22には、複数のメモリセルが所定の規則に従って配置されている。図3は、各メモリセルの平面構造を示すための概念図で、メモリセルを構成する一部の要素のみを示している。図3の右手側は、後述する、ワード配線となるゲート電極5とゲート絶縁膜5aを切断する面を基準とした透過断面図として示している。キャパシタの記載は図3においては省略した。図4は図2及び図3のA-A’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するための概略図であり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。各メモリセルは、図4に示すように、メモリセル用のMOSトランジスタTrと、MOSトランジスタTrに容量コンタクトプラグ9を介して接続されたキャパシタ30とから概略構成されている。図4において、半導体基板1は所定濃度のP型不純物を含有するシリコンSiによって形成されている。この半導体基板1には、素子分離領域3が形成されている。素子分離領域3は、半導体基板1の表面にSTIShallowTrenchIsolation法により酸化シリコン膜SiO2等の絶縁膜を埋設することで、活性領域K以外の部分に形成され、隣接する活性領域Kとの間を絶縁分離している。本実施例では、1つの活性領域Kに2ビットのメモリセルが配置されるセル構造に、本発明を適用した場合の例を示している。本実施例では、図3に示す平面構造の如く、細長い短冊状の活性領域Kが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Kの両端部と中央部には個々に拡散層8が形成され、MOSトランジスタTrのソースドレイン領域として機能する。ソースドレイン領域拡散層8の真上に配置されるように容量コンタクトプラグ9の位置が規定されている。なお、本発明では、活性領域Kの配列は図3のような配列に限定されない。活性領域Kの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。図3の横X方向には、折れ線形状湾曲形状にビット線6が延設され、このビット線6が図3の縦Y方向に所定の間隔で複数配置されている。また、図3の縦Y方向に延在する直線形状の溝型のゲート電極5からなるワード配線が配置されている。個々のワード配線は図3の横X方向に所定の間隔で複数配置され、ワード配線は各活性領域Kと交差する部分において、図4に示されるゲート電極5を構成する。本実施例では、折れ線形状のビット線6を示したが、ビット線6は直線形状であっても良い。また、本実施例では、MOSトランジスタTrが、溝型のゲート電極5を備えている場合を一例として示した。溝型のゲート電極5を備えたMOSトランジスタに代えて、プレーナ型のMOSトランジスタを使用することも可能である。また、ピラー形状のチャネル領域を備えた縦型のMOSトランジスタを用いてもよい。図4の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソースドレイン領域として機能する拡散層8が離間して形成されている。個々の拡散層8の間に、溝型のゲート電極5が形成されている。ゲート電極5は、金属膜により形成されており、ゲート電極5の上面は半導体基板1の主面よりも低くなっている。ゲート電極5用の金属膜には、窒化チタンTiN、タングステンW、窒化タングステンWN、タングステンシリサイドWSi等の高融点金属膜やこれらの膜の積層膜を用いることができる。ゲート電極5上には、窒化シリコン膜からなるキャップ絶縁膜27が設けられている。ゲート電極5と半導体基板1との間には、ゲート絶縁膜5aが形成されている。拡散層8は、半導体基板1にN型不純物として、例えばリンを導入することで形成されている。半導体基板1上には、SODSpinOnDielectric膜等を用いた第1層間絶縁膜7が形成されている。第1層間絶縁膜7内には、拡散層8と接触するように容量コンタクトプラグ9が形成されている。容量コンタクトプラグ9は、DOPOSDOpedPolysilicon膜によって形成されている。図4において真ん中の拡散層8上には、ビット線6が形成されている。ビット線6は窒化タングステンWN及びタングステンWを順次、堆積した積層膜で構成されている。ビット線6上には、窒化シリコン膜からなるキャップ絶縁膜18が設けられている。第1層間絶縁膜7上には、容量コンタクトパッド10が配置されており、容量コンタクトプラグ9と導通している。容量コンタクトパッド10は、タングステンW膜や、窒化タングステンWN及びタングステンWを順次、堆積した積層膜で形成されている。容量コンタクトパッド10を覆うように、窒化シリコン膜を用いた第2層間絶縁膜11が形成されている。容量コンタクトパッド10と接続されるようにキャパシタ30が形成されている。キャパシタ30は下部電極13と上部電極15の間に容量絶縁膜16を挟んだ構造となっており、下部電極13が容量コンタクトパッド10と接続している。また、下部電極13の上端部を保持するように形成されたサポート膜14によって、下部電極13は製造工程の途中において倒壊しないように支持されている。キャパシタ30上には第4層間絶縁膜20が形成されている。本実施例の半導体装置の製造方法について、まず、容量コンタクトパッド10を形成するまでの工程について、図5を参照して説明する。図5に示すように、P型のシリコンからなる半導体基板1の主面に活性領域Kを区画するため、STI法により、酸化シリコンSiO2等の絶縁膜を埋設した素子分離領域3を形成した。活性領域K内に不純物元素をイオン注入した後、熱処理を行うことにより活性化させた。これにより、活性領域K内に拡散層8を形成した。次に、リソグラフィ技術を利用して、メモリセル領域22内に形成されるワード線領域を露出させるパターンを有するフォトレジストマスク図示せずを形成した。ワード線領域は複数の活性領域Kと素子分離領域3に跨って延在するパターンとした。ワード線領域は個々の活性領域Kに対して2本、形成した。ワード線領域の幅は35nmとした。次いで、フォトレジストマスクを用いて半導体基板1をドライエッチングし、ワード線領域となる深さ150~200nmのゲートトレンチ29を形成した。ここではゲートトレンチ29の最深部の深さを200nmとした。これにより、先の工程で形成された拡散層8は、キャパシタに接続される両側のキャパシタ拡散層と、ビット線6に接続される真ん中のビット線拡散層に分断された。次に、ゲートトレンチ29の内面に厚さ5nmの酸化シリコン膜からなるゲート絶縁膜5aを、熱酸化法により形成した。次いで、厚さ5nmの窒化チタンTiNをCVD法により形成し、さらに厚さ30nmのタングステンWをCVD法により形成した。ゲートトレンチ29の幅は35nmとしているので、この段階でゲートトレンチ29は、TiNとWの積層膜で完全に埋設された状態となった。次いで、TiNとWからなる積層膜をドライエッチング法によりエッチバックして、TiNとWからなる積層膜の上面を半導体基板1の主面よりも低くなるように後退させた。これにより、ゲートトレンチ29内に埋設されたTiNとWからなる溝型のゲート電極5を形成した。溝型のゲート電極5はワード線を構成する。次に、ゲートトレンチ29を埋設するように全面に厚さ20nmの窒化シリコン膜を、CVD法により形成した。この後、窒化シリコン膜をエッチバックして、その上面を半導体基板1の主面と同じ高さまで後退させて、キャップ絶縁膜27を形成した。次に、半導体基板1の全面に、合計で厚さ40nmの窒化タングステンWN膜及びタングステンW膜の積層膜を、CVD法により形成した。この後、この積層膜上に窒化シリコン膜からなるカバー絶縁膜18を形成した。次に、ゲート電極5の延在方向と交差する方向に延在するラインで開口するパターンを有するマスク図示しないを形成した。このマスクを用いて上面が露出しているカバー絶縁膜18をドライエッチングし、さらに連続して、窒化タングステンWN膜及びタングステンW膜の積層膜をドライエッチングした。これにより、真ん中のビット線拡散層8上にはビット線6が形成された。また、ビット線6上には、カバー絶縁膜18が形成された。次に、半導体基板1上の全面に、塗布系絶縁膜としてSODSpinOnDielectric膜からなる第1層間絶縁膜7を形成した。カバー絶縁膜18をストッパとして、第1層間絶縁膜7のCMP処理を行うことにより、第1層間絶縁膜7を平坦化した。第1層間絶縁膜7内に、公知のリソグラフィー技術とドライエッチング技術を利用して、両側のキャパシタ拡散層8を露出させるように、容量コンタクトホール24を形成した。容量コンタクトホール24の内部を埋め込むように、半導体基板1上の全面にDOPOSDOpedPolysilicon膜を形成した。この後、DOPOS膜のエッチバックを行うことによって、容量コンタクトプラグ9を形成した。第1層間絶縁膜7上にタングステン等の導電膜を形成した。この後、導電膜のパターニングを行うことによって容量コンタクトパッド10を形成した。以降の工程について、図2のB-B’線に対応する断面模式図図6~図17を用いて説明する。図6は、図5の工程が終了後の、容量コンタクトパッド10及びその近傍の構造を示す。なお、図7以降の図面では、図6と同様に、容量コンタクトパッド10及びその近傍の構造よりも下の構造は省略する。図7に示すように、容量コンタクトパッド10を覆うように第1層間絶縁膜7上に、窒化シリコン膜からなる第2層間絶縁膜11を形成した。図8に示すように、第2層間絶縁膜11上に、第3層間絶縁膜として、膜厚が1000nmのBPSGBoronPhosphorusSiliconGlass膜12aを形成した。次に、BPSG膜12a上に、膜厚が1000nmのTEOSTetraEthylOrthoSilicateを原料ガスに用いたプラズマCVD法により、酸化シリコン膜12bを形成した。また、CMP法により、これらの第3層間絶縁膜12a、12bの平坦化を行った。図9に示すように、酸化シリコン膜12b上に、ALD法で堆積した窒化シリコンを用いて、膜厚50nm程度のサポート膜14を形成した。サポート膜14上に、フォトレジスト膜を用いたマスクパターン35を形成した。マスクパターン35は、後述するキャパシタホール12Aの形成位置および、平面視でメモリセル領域22の外周を囲むガードリング用の凹状の溝12Bの位置に開口を有するように形成した。図10に示すように、マスクパターン35を用いて異方性ドライエッチングを行い、サポート膜14を貫通する開口14Bを形成した。次に、マスクパターン35を除去した。図11に示すように、サポート膜14をマスクに用いて、第3層間絶縁膜12a及び12bと、第2層間絶縁膜11の一部を貫通して、容量コンタクトパッド10を露出させる開口キャパシタホール12Aと、平面視でメモリセル領域22を囲むガードリング用の凹状の溝12Bを同時に形成した。CVD法等を用いて、下部電極用の導電膜として、窒化チタンTiN膜13を、20nm程度の膜厚で形成した。窒化チタン膜13は、開口12Aおよびガードリング用の凹状の溝12Bの内壁を覆うように形成した。この際、凹状の溝12Bの内壁上に設けた窒化チタン膜13には、膜厚のバラツキにより微細なピンホール42が発生した。図12に示すように、窒化チタン膜13を覆うように全面に、ALDAtomicLayerDeposition法により保護膜として薄い窒化シリコン膜32を形成した。このALD法では、下記工程1~4からなるサイクルを1回、行うことにより1分子層の窒化チタン膜が形成される。所望の回数のサイクルを繰り返すことによって、所望の膜厚の窒化チタン膜32を形成することができる。1原料ガスを供給する工程、2原料ガスをパージする工程、3窒化ガスを供給する工程、4窒化ガスをパージする工程。原料ガスとしては、ヘキサクロロジシランHCD、ジクロロシランDCS、モノシラン[SiH4]、ジシラン[Si2H6]、ヘキサメチルジシラザンHMDS、テトラクロロシランTCS、ジシリルアミンDSA、トリシリルアミンTSA、及びビスターシャルブチルアミノシランBTBASからなる群より選択された少なくとも一種のガスを用いることができる。窒化ガスとしては、アンモニアNH3ガスを用いることができる。上記工程2及び4のパージガスとしては、窒素N2ガスを用いることができる。上記工程1~4は、500°C~650°Cの温度、特に550°C~630°Cの温度で行うことが好ましい。ALD法は段差被覆性ステップカバレッジに優れるため、開口12Aおよび凹状の溝12B上の窒化チタン膜13上にも窒化シリコン膜32が形成された。これにより、凹状の溝12Bの内壁上の窒化チタン膜13内に発生したピンホール42も窒化シリコン膜保護膜32で覆われた。次に、ステップカバレッジ段差被服性の悪い方法により、窒化シリコン膜31を50nm程度の膜厚に形成した。具体的には、平行平板型プラズマCVD法を用いて窒化シリコン膜31を形成した。この窒化シリコン膜31は、開口12Aの上端を塞ぐことによって、次工程で形成するフォトレジスト膜を開口12A内にまで侵入させない目的で形成した。図13に示すように、窒化シリコン膜31上にフォトレジスト膜34を用いて、マスクパターンを形成した。フォトレジスト膜34は、メモリセル領域22の開口14A図2を形成する位置に開口パターンを有するように形成した。図14に示すように、フォトレジスト膜34をマスクに用いてドライエッチングを行い、開口14Aの領域に位置している窒化シリコン膜31及び32、窒化チタン膜13及びサポート膜14を順次、除去した。エッチング終了後に、フォトレジスト膜34は除去した。次に、エッチバックにより、サポート膜14上の窒化シリコン膜31及び32を除去した。図15に示すように、サポート膜14をマスクに用い、エッチング液として希フッ酸HFを用いたウェットエッチングを行い、凹状の溝12Bで囲まれたメモリセル領域22内の第3層間絶縁膜12a及び12bを除去して、開口12A内に設けた窒化チタン膜13の外壁側面を露出させた。これによって、開口キャパシタホール12Aの位置に、窒化チタン膜を用いたキャパシタの下部電極13が形成された。また、このウェットエッチングでは、窒化シリコン膜からなる保護膜32も除去されるが、第3層間絶縁膜であるBPSG膜12a及び酸化シリコン膜12bが窒化シリコン膜32に対してエッチング選択比を有する条件でウェットエッチングを行うため、エッチング中のほとんどの時間は窒化シリコン膜32が残留する。このため、ウェットエッチング中の大部分の時間は、下部電極13上に窒化シリコン膜32が残留する状態となり、エッチング液による下部電極13の劣化を防止することができる。また、ウェットエッチング中の大部分の時間は、凹状の溝12B近傍に発生したピンホール42は窒化シリコン膜32で覆われた状態となる。従って、ピンホール42を介して、エッチング液が周辺回路領域23の第3層間絶縁膜12a及び12b内に侵入することを効果的に防止できる。この結果、半導体装置の不良の発生を抑制して、歩留まりを向上させることができる。なお、この際、サポート膜14及び窒化シリコン膜からなる第2層間絶縁膜11も若干、除去されるが、サポート膜14及び第2層間絶縁膜11は、窒化シリコン膜32よりも十分な厚さを有するように形成した。このため、これらの窒化シリコン膜11及び14が、ウェットエッチングによって完全に除去されることはなく、ウェットエッチング終了後も残留し、窒化シリコン膜11及び14の完全な除去によって半導体装置に悪影響を及ぼすことはない。なお、上述したように、窒化シリコン膜32はウェットエッチングの間、できるだけ長い時間、残留することが好ましいが、ウェットエッチング終了時には除去される必要がある。この理由は、ウェットエッチング後も窒化シリコン膜32が残留すると、下部電極13の電極特性が低下してキャパシタ30の電荷蓄積容量が低くなる、といった問題が生じるためである。このため、ウェットエッチング終了時に窒化シリコン膜32が除去されるように、ウェットエッチングの条件、第3層間絶縁膜12a及び12b並びに窒化シリコン膜32の特性を選択することが好ましい。図18~20はこれらの条件及び特性を検討した結果を示した図である。図18は、ウェットエッチング時間と、BPSG膜12a及び酸化シリコン膜PTEOS12bのエッチング量の関係を表すグラフであり、これらのグラフの傾きがエッチングレートに相当する。図18より、エッチング液として49wtの濃度のフッ化水素水溶液を使用した場合の、これらの膜12a及び12bのエッチングレートはそれぞれ、100nm/s及び30nm/sとなる。また、酸化シリコン膜12bのウェットエッチング開始時の初期エッチング量は、約280nmとなる。ここで、本実施例では、第3層間絶縁膜として1000nmのBPSG膜12aと、1000nmの酸化シリコン膜12bを形成した。従って、図18から、ウェットエッチングにより第3層間絶縁膜12a及び12bを完全に除去する時間は34sとなる。プロセスマージンを考慮して、ウェットエッチング時間を3s、多くすると合計で37sのウェットエッチング時間となる。図19は、ウェットエッチング時間と、550°C及び630°Cで成膜した窒化シリコン膜32のエッチング量の関係を表すグラフであり、これらのグラフの傾きがエッチングレートに相当する。図19に示すように、保護膜として形成した窒化シリコン膜32は、ALD法の成膜温度によって膜の緻密性が異なり、ウェットエッチング時のエッチングレートも異なるものとなる。図19から、550°C及び630°Cで成膜した窒化シリコン膜32のエッチングレートはそれぞれ、0.54nm/s及び0.22nm/sとなる。従って、34sのエッチング終了時にちょうど窒化シリコン膜32が除去される膜厚は、550°Cで成膜した場合、18nm、630°Cで成膜した場合、8nmとなる。kのため、550°C及び630°Cで成膜した窒化シリコン膜32の膜厚はそれぞれ、18nm以下及び8nm以下であれば、エッチング終了後に、窒化シリコン膜32が残留することを防止できる。プロセスマージンを考慮して、550°C及び630°Cで成膜した窒化シリコン膜32の膜厚はそれぞれ、16nm以下及び7nm以下であることが好ましい。図20は、従来の窒化シリコン膜32を設けなかった半導体基板と、550°Cで12nmの窒化シリコン膜32を成膜した本実施例の半導体基板1について、ウェットエッチング時間と、周辺回路領域23にまでエッチング液が染込んだ半導体基板の数染込み数の関係を表すグラフである。図20に示すように、従来例において、半導体基板の染込み数は、ウェットエッチング時間が24sを超えると急激に増加していることが分かる。この結果を考慮すると、本実施例では、ウェットエッチング中に窒化シリコン膜32が除去されて半導体基板1がエッチング液に曝される時間は、24s以下にすることが好ましいことが分かる。上記したように、ウェットエッチング時間を37sとすると、窒化シリコン膜32が除去されてからウェハがエッチング液に曝される時間を24s以下にするためには、ウェットエッチング中に13s以上、窒化シリコン膜32が残留する必要がある。図19から、このような窒化シリコン膜32の膜厚は、550°Cで成膜した場合、7nm、630°Cで成膜した場合、3nmとなる。従って、550°C及び630°Cで成膜した窒化シリコン膜32の膜厚はそれぞれ、7nm以上及び3nm以上であれば、周辺回路領域23へのエッチング液の染込みを効果的に防止できる、といえる。以上より、窒化シリコン膜32の膜厚の好ましい範囲は、550°Cで成膜した場合、7nm以上、16nm以下、630°Cで成膜した場合、3nm以上、7nm以下となる。なお、プロセスマージン等を考慮して例えば、550°Cで成膜した場合の窒化シリコン膜32の膜厚を8nm以上、16nm以下としても良い。これらの膜厚の範囲内にあることによって、半導体装置の不良の発生を抑制して、歩留まりを向上させることができる。また、窒化シリコン膜32の膜厚が上記範囲よりも厚すぎると、窒化シリコン膜32内に生じる応力が大きくなる。表1は、下部電極13及び550°Cと630°Cで成膜した窒化シリコン膜32内に発生する応力を示したものである。表1に示すように、550°Cと630°Cの何れの温度で成膜した場合も、膜厚の増加に伴って窒化シリコン膜32内の引張応力は増加する。発明者らの検討によると、窒化シリコン膜32の応力と膜厚の積が、下部電極13の応力と膜厚の積を超えると、第2層間絶縁膜11と下部電極13の界面に空洞が生じて、この空洞からエッチング液が周辺回路領域23に浸透することが分かった。ここで、表1より、550°Cと630°Cで成膜した窒化シリコン膜32の応力×膜厚はそれぞれ、1300×膜厚Pam、870×膜厚Pamで表される。従って、下部電極13の応力と膜厚の積である30Pamを超えないためには、550°Cと630°Cで成膜した窒化シリコン膜32の膜厚はそれぞれ、少なくとも23nm未満及び34nm未満とする必要がある。ここで、550°Cで成膜した窒化シリコン膜32の膜厚を7nm以上、16nm以下、630°Cで成膜した窒化シリコン膜32の膜厚を3nm以上、7nm以下とすることにより、上記条件を満たすことができる。また、ALD法では成膜速度が遅いため、窒化シリコン膜32の膜厚が上記の範囲内にあることによって、プロセスコストの増大を防止することができる。なお、窒化シリコン膜32が上記範囲の膜厚を有することにより周辺回路領域23へのエッチング液の染込みを防止できることは、図20の550°Cで12nmの窒化シリコン膜32を成膜した本実施例の半導体基板1について、エッチング液の染込みが検出されなかったことからも明らかである。なお、上記の膜厚の範囲は、特定の条件下でウェットエッチングを行い、特定の膜厚の第3層間絶縁膜12a及び12bを形成した場合の好ましい範囲として示した。ウェットエッチングの条件を変更する場合には適宜、BPSG膜12a、酸化シリコン膜12b、各温度で成膜した窒化シリコン膜32のエッチングレートを測定し、上記図18~20と同じ手法を用いることにより、各温度での窒化シリコン膜32の好ましい膜厚の範囲を決定することができる。また、BPSG膜12a及び酸化シリコン膜12bの膜厚を変更する場合には、上記測定したBPSG膜12a及び酸化シリコン膜12bのエッチングレートを用いて、BPSG膜12a及び酸化シリコン膜12bを除去するのに必要なウェットエッチング時間を計算し、更にプロセスマージンを考慮して3sなど一定の時間を加算したウェットエッチング時間を算出する。そして、上記測定した各温度での窒化シリコン膜32のエッチングレートを用いて、このウェットエッチング時間の終了時にちょうど窒化シリコン膜32が除去される膜厚を算出し、更にプロセスマージンを考慮して一定の膜厚を減算した膜厚を、好ましい上限として算出すれば良い。また、膜厚の好ましい下限についても図20と同様の手法によって決定することができる。なお、窒化シリコン膜32のエッチングレートは、0.5~1.0nm/sであることが好ましい。第3層間絶縁膜12a、12bのエッチングレートは、膜12aが20~40nm/s、膜12bが80~120nm/sであることが好ましい。図16に示すように、窒化チタン膜下部電極13の表面上に、容量絶縁膜16を形成した。この後に、上部電極プレート電極15として、窒化チタン膜を形成した。開口12A内には、下部電極13と上部電極15が容量絶縁膜16を介して対向するキャパシタ30が形成された。容量絶縁膜16としては、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3、酸化ハフニウムHfO2等の高誘電体膜や、それらの積層膜を使用できる。また、上部電極15は、窒化チタン膜を10nm程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極13間の空洞部を充填し、さらにその上にタングステンWを100nm程度成膜した積層構造としてもよい。なお、ガードリング用の凹状の溝12B上に形成された膜13、15及び16は、周辺回路領域23へのエッチング液浸透を防止するために設けたものであり、キャパシタとしては機能しない。図17に示すように、上部電極15のパターニングのために、フォトレジスト膜を用いたマスクパターン図示していないを形成した。マスクパターンをマスクとして用いたドライエッチングによって、周辺回路領域23上の不要な膜上部電極15、容量絶縁膜16、サポート膜14を除去した。エッチング後にマスクパターンは除去した。次に、上部電極15を第4層間絶縁膜20で覆った後、CMPによって第4層間絶縁膜20を平坦化した。周辺回路領域23の配線層まで到達するコンタクトプラグおよび、上層の金属配線層何れも図示していないを形成した。また、上部電極15に所定の電位を与えるための回路と接続するための金属配線層およびコンタクトプラグを、図示していない領域で形成した。この後に図示しない表面保護膜を形成することにより、DRAM素子が完成した。本実施例では、上記のように図15のウェットエッチング工程の少なくとも一部において、ガードリング用の凹状の溝12Bの内壁上に窒化シリコン膜保護膜32が残留している。この窒化シリコン膜32によって、エッチング液による下部電極13の劣化を防止できる。また、窒化チタン膜13に発生したピンホール42を介して、周辺回路領域23にエッチング液が侵入することを効果的に防止できる。従って、ウェットエッチングによりピンホール42近傍の第3層間絶縁膜12a、12b内に空洞が発生すること、及びこれによって空洞内に周辺回路領域23のコンタクトプラグ用の導電膜が形成されコンタクトプラグと下部電極13が短絡すること、を防止できる。また、下部電極13を薄膜化できるため、微細化に十分、対応可能であり、電極特性の劣化を防止することもできる。この結果、半導体装置の不良発生を防止して、歩留まりを向上させることができる。