"半導体基板上に形成された拡散層と、前記拡散層に形成された第1のトランジスタと、前記拡散層に形成された第2のトランジスタとを具備し、前記第1のトランジスタにおけるソースまたはドレインの一方は、前記第2のトランジスタにおけるソースまたはドレインの一方に接続されていて、前記第1のトランジスタにおけるゲートは、前記第2のトランジスタにおけるゲートに接続されていて、前記第1のトランジスタにおける前記ゲートの幅方向と、前記第2のトランジスタにおける前記ゲートの幅方向とは異なる半導体集積回路装置。請求項1に記載の半導体集積回路装置において、前記拡散層に形成された第3のトランジスタをさらに具備し、前記第3のトランジスタにおけるソースまたはドレインの一方は、前記第1のトランジスタにおける前記ソースまたは前記ドレインの他方に接続されていて、前記第3のトランジスタにおける前記ソースまたは前記ドレインの他方は、前記第2のトランジスタにおける前記ソースまたは前記ドレインの他方に接続されていて、前記第3のトランジスタにおけるゲートは、前記第1のトランジスタにおける前記ゲートおよび前記第2のトランジスタにおける前記ゲートに接続されていて、前記第3のトランジスタにおける前記ゲートおよび前記第1のトランジスタにおける前記ゲートは、幅方向が延長線上に配置されている半導体集積回路装置。請求項2に記載の半導体集積回路装置において、前記第1のトランジスタにおける前記ソースまたは前記ドレインの前記他方および前記第3のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続された第1の配線と、前記第2のトランジスタにおける前記ソースまたは前記ドレインの前記他方および前記第3のトランジスタにおける前記ソースまたは前記ドレインの前記他方に接続された第2の配線とをさらに具備し、前記第1および前記第2の配線における方向と、前記第3のトランジスタにおける前記ゲートの幅方向とは異なる半導体集積回路装置。請求項3に記載の半導体集積回路装置において、前記第1のトランジスタにおける前記ゲート、前記第2のトランジスタにおける前記ゲートおよび前記第3のトランジスタの前記ゲートに接続された第3の配線をさらに具備し、前記第3の配線における方向と、前記第1および前記第2の配線における前記方向とは異なる半導体集積回路装置。請求項2~4のいずれかに記載の半導体集積回路装置において、前記半導体基板上に、第1の拡散層である前記拡散層に隣接して形成された第2の拡散層と、前記第2の拡散層に形成された第4、第5および第6のトランジスタとをさらに具備し、前記第1および前記第2の拡散層は、前記第1および前記第3のトランジスタにおける前記ゲートの幅方向に配列されていて前記第1、第3、第4および第5のトランジスタは、ゲート幅方向に延長線上に配置されており、前記第6のトランジスタと、前記第4または前記第5のトランジスタとは、ゲート幅方向が異なる半導体集積回路装置。請求項5に記載の半導体集積回路装置において、前記第1および前記第4のトランジスタは、前記第1の拡散層または前記第2の拡散層からのゲート突き出し部分を共有している半導体集積回路装置。請求項1~6のいずれかに記載の半導体集積回路装置において、前記半導体基板上に、前記拡散層に隣接して形成された別の拡散層と、前記別の拡散層に形成された別のトランジスタとをさらに具備し、前記拡散層および前記別の拡散層は、前記第2のトランジスタにおけるゲート突き出し部分の方向に配列されていて、前記別のトランジスタは、前記別の拡散層から前記拡散層への方向を向いたゲート突き出し部分を具備し、前記第2のトランジスタにおける前記ゲート突き出し部分と、前記別のトランジスタにおける前記ゲート突き出し部分とは、前記第1のトランジスタにおける前記ゲートの幅方向で互い違いに配置されている半導体集積回路装置。請求項1~7のいずれかに記載の半導体集積回路装置において、前記第1および前記第2のトランジスタにおけるゲート幅が等しい半導体集積回路装置。請求項8に記載の半導体集積回路装置において、前記第3のトランジスタにおけるゲート幅は、前記第1および前記第2のトランジスタにおけるゲート幅よりも長い半導体集積回路装置。請求項4~7のいずれかに記載の半導体集積回路装置と、前記半導体基板上にマトリックス上に配列された複数のメモリセルを有し、前記第1および前記第2の配線に接続されたメモリセルアレイと、前記第1のトランジスタにおける前記ソースまたは前記ドレインの前記一方および前記第2のトランジスタにおける前記ソースまたは前記ドレインの前記一方に所定の電圧を印加する第4の配線とを具備し、前記第1および前記第2のトランジスタにおける前記ゲートの幅が等しく、前記第3のトランジスタにおける前記ゲートの幅は、前記第1および前記第2のトランジスタにおける前記ゲートの幅よりも長く、前記第1のトランジスタを有し、前記所定の電圧を前記第1の配線を介して前記メモリセルアレイに印加する第1のプリチャージ素子と、前記第2のトランジスタを有し、前記所定の電圧を前記第2の配線を介して前記メモリセルアレイに印加する第2のプリチャージ素子と、前記第3のトランジスタを有し、前記第3の配線からの制御信号に応じて前記第1および前記第2の配線を導通するバランス素子とをさらに具備する半導体記憶装置。第1方向に延伸する2本の信号線を少なくとも3素子でイコライズする回路であって、前記3素子共通の拡散層と、前記拡散層上に形成されるゲートとを備え、前記ゲートは、前記第1方向と交差する方向に前記拡散層を横切って延伸する第1領域と、前記第1領域から前記第1方向に前記拡散層の1辺方向にのみ分岐する第2領域とを有し、前記3素子のうち2素子は、前記第1領域に互いのゲート幅が異なるように形成され、前記3素子のうち残る1素子は、前記2素子のうちゲート幅の短い1素子とそのゲート幅がほぼ等しくなるように前記第2領域に形成されることを特徴とする半導体集積回路装置。一般的なダイナミック型半導体記憶装置において、高集積化が進み、セルアレイは分割される。そして高速化のため、とりわけ内蔵DRAMeDRAMのような製品では、その分割されたアレイ毎にセンスアンプが設けられ、センスアンプの占有面積も大きくなる。そうした状況下で、センスアンプのレイアウトは、ビット線の延伸方向の高さを圧縮して形成されることが望まれる。図3Aは、図2Aに示したプリチャージ/バランス素子Qの、縦方向に配置した場合の寸法を示す平面図である。この場合、プリチャージ/バランス素子Qにおける長さ方向の寸法L3Aは、以下のように求められる。L3A=L1WQ1LQ2L2ここで、L1はゲート突き出し長さを示し、WQ1は第1のトランジスタQ1のゲート幅を示し、LQ2は第2のトランジスタQ2のゲート長を示し、L2はコンタクト有り最小ソースドレイン幅を示している。なお、第2のトランジスタQ2のゲート長LQ2は、第3のトランジスタQ3のゲート長LQ3に等しい。図3Bは、図2Bに示したプリチャージ/バランス素子Qの、横方向に配置した場合の寸法を示す平面図である。この場合、プリチャージ/バランス素子Qにおける長さ方向の寸法L3Bは、以下のように求められる。L3B=L1×2WQ2WQ3ここで、L1は上記と同様にゲート突き出し長さを示し、WQ2は第2のトランジスタQ2のゲート幅を示し、WQ3は第3のトランジスタQ3のゲート幅を示している。なお、図3Aの場合におけるプリチャージ/バランス素子Qの幅方向の寸法は、図3Bの場合におけるプリチャージ/バランス素子Qの長さ方向の寸法L3Bに等しい。同様に、図3Bの場合におけるプリチャージ/バランス素子Qの幅方向の寸法は、図3Aの場合におけるプリチャージ/バランス素子Qの長さ方向の寸法L3Aに等しい。したがって、上記2つの寸法L3AおよびL3Bの両方が、上記2列のメモリセルが占める幅以内であれば、短い方が長さ方向となるように、プリチャージ/バランス素子Qの形状を選択するのが一般的である。しかし、実際には、第2または第3のトランジスタQ2またはQ3のゲート幅よりも第1のトランジスタQ1のゲート幅が長く設計されることが多く、また、第1~第3のトランジスタQ1~Q3のそれぞれにおいて拡散層からのゲート突き出し長さを十分に確保する必要がある。そのため、上記2つの寸法L3AおよびL3Bの違いはさほど大きくならず、プリチャージ/バランス素子Qにおける長さ方向の寸法のさらなる短縮が望まれている。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による半導体集積回路装置は、拡散層11と、第1のトランジスタQ2と、第2のトランジスタQ3とを具備している。ここで、拡散層11は、半導体基板上に形成されている。第1のトランジスタQ2は、拡散層11に形成されている。第2のトランジスタQ3は、拡散層11に形成されている。第1のトランジスタQ2におけるソースまたはドレインの一方は、第2のトランジスタQ3におけるソースまたはドレインの一方に接続されている。第1のトランジスタQ2におけるゲートは、第2のトランジスタQ3におけるゲートに接続されている。第1のトランジスタQ2におけるゲートの幅方向と、第2のトランジスタQ3におけるゲートの幅方向とは異なる。本発明による半導体集積回路装置は、第1方向に延伸する2本の信号線BLN、BLTを少なくとも3素子Q1、Q2、Q3でイコライズする。本発明による半導体集積回路装置は、拡散層11と、ゲートとを備える。ここで、拡散層11は、前記3素子Q1、Q2、Q3共通のものである。ゲートは、拡散層11上に形成されている。ゲートは、第1領域Q1およびQ2に対応と、第2領域Q3に対応とを有する。ここで、第1領域Q1およびQ2に対応は、第1方向と交差する方向に拡散層11を横切って延伸している。第2領域Q3に対応は、第1領域Q1およびQ2に対応から第1方向に拡散層11の1辺方向にのみ分岐している。3素子のうち2素子Q1、Q2は、第1領域に互いのゲート幅が異なるように形成されている。3素子のうち残る1素子Q3は、2素子Q1、Q2のうちゲート幅の短い1素子Q2とそのゲート幅がほぼ等しくなるように第2領域Q3に対応に形成されている。本発明によれば、一般的には延長線上に配置される2つのトランジスタをあえて異なる方向に配置することで、半導体集積回路装置の、特に一つの方向における、さらなるサイズダウンが可能となる。添付図面を参照して、本発明による半導体集積回路装置を実施するための形態を以下に説明する。第1の実施形態図4は、本発明の第1の実施形態による半導体集積回路装置のレイアウトを示す平面図である。図4の半導体集積回路装置は、上記に説明した図1の回路図に示したセンスアンプ回路のうち、プリチャージ/バランス素子Qの部分に対応している。そこで、繰り返しになるが、先に図1の回路図について再度説明する。図1のセンスアンプ回路の構成要素について説明する。図1のセンスアンプ回路は、第1のビット線BLTと、第2のビット線BLNと、センスアンプSAと、プリチャージ/バランス素子Qと、イコライズ信号入力部EQと、ハーフ電源電圧入力部HVCとを具備している。プリチャージ/バランス素子Qは、バランス素子としての第1のトランジスタQ1と、第1のプリチャージ素子としての第2のトランジスタQ2と、第2のプリチャージ素子としての第3のトランジスタQ3とを具備している。なお、センスアンプSAとして、一般的には、複数のトランジスタを組み合わせたラッチ回路などが用いられる。図1のセンスアンプ回路における構成要素の接続関係について説明する。センスアンプSAにおける一方の端部は、第1のビット線BLTに接続されている。センスアンプSAにおける他方の端部は、第2のビット線BLNに接続されている。第1のトランジスタQ1におけるソースまたはドレインの一方は、第1のビット線BLTに接続されている。第1のトランジスタQ1におけるソースまたはドレインの他方は、第2のビット線BLNに接続されている。第1~第3のトランジスタQ1~Q3のそれぞれにおけるゲートは、イコライズ信号入力部EQに共通接続されている。第2のトランジスタQ2におけるソースまたはドレインの一方は、第1のビット線BLTに接続されている。第3のトランジスタQ3におけるソースまたはドレインの一方は、第2のビット線BLNに接続されている。第2および第3のトランジスタQ2およびQ3のそれぞれにおけるソースまたはドレインの他方は、ハーフ電源電圧入力部HVCに接続されている。次に、図4の半導体集積回路装置の構成要素について説明する。図4の半導体集積回路装置は、第1のビット線BLTと、第2のビット線BLNと、プリチャージ/バランス素子Qと、イコライズ信号入力部EQと、ハーフ電源電圧入力部HVCと、拡散層11とを具備している。プリチャージ/バランス素子Qは、バランス素子としての第1のトランジスタQ1と、第1のプリチャージ素子としての第2のトランジスタQ2と、第2のプリチャージ素子としての第3のトランジスタQ3とを具備している。なお、図4では、第1のビット線BLTと、第2のビット線BLNと、イコライズ信号入力部EQと、ハーフ電源電圧入力部HVCとについて、それぞれの配線に接続し得るコンタクトを実線で示している。また、第1のビット線BLTおよび第2のビット線BLNについては、上位レイヤーにおける配線の配置例を破線で示している。図4の半導体集積回路装置の構成要素の位置関係および接続関係について説明する。図4の半導体集積回路装置では、同一の拡散層11の上に、第1、第2および第3のトランジスタQ1、Q2およびQ3が形成されている。第1、第2および第3のトランジスタQ1、Q2およびQ3は、ゲートを共有しており、このゲートはイコライズ信号入力部EQ用コンタクトに接続されている。第1および第2のトランジスタQ1およびQ2は、ソースまたはドレインを共有しており、このソースまたはドレインは、第1のビット線BLT用のコンタクトに接続されている。第1および第3のトランジスタQ1およびQ3も、ソースまたはドレインを共有しており、このソースまたはドレインは、第2のビット線BLN用のコンタクトに接続されている。第2および第3のトランジスタQ2およびQ3も、ソースまたはドレインを共有しており、このソースまたはドレインは、ハーフ電源電圧入力部HVC用のコンタクトに接続されている。なお、第1および第2のトランジスタQ1およびQ2は、それぞれのゲートが一直線に並ぶように、配置されている。また、第3のトランジスタQ3は、ゲート幅方向が、第1または第2のトランジスタQ1またはQ2のゲート幅方向とは異なるように配置されている。なお、第1および第2のビット線BLTおよびBLNの配線は、それぞれに用意された複数のコンタクトを介して、図4のレイアウトより上位のレイヤーにて自由に配置することが可能である。しかし、第1および第2のビット線BLTおよびBLNの配線は、センスアンプ回路とメモリセルアレイを接続する方向、すなわち図4における縦方向に配置されることが望ましい。また、イコライズ信号入力部EQに接続される配線は、上位レイヤーにおいて、第1および第2のビット線BLTおよびBLNの配線とは異なる方向に配置されることが望ましく、さらには直交する方向に配置されることがより望ましい。図4の半導体集積回路装置の動作について説明する。図4のレイアウトによっても、図1の回路図における一般的なプリチャージ/バランス素子Qが実現するので、当然ながら同じ機能が得られる。繰り返しになるが、図1のセンスアンプ回路の動作について概略的に説明する。まず、第1および第2のビット線BLTおよびBLNの電位差は、そのいずれか一方のビット線に接続され、ワード線によって選択されるメモリセルの状態によって決定される。次に、ハーフ電源電圧入力部HVCは、電源電圧VCCの半分であるハーフ電源電圧を、第2および第3のトランジスタQ2およびQ3のソースドレイン接続部に供給する。その結果、第2および第3のトランジスタQ2およびQ3は、第1および第2のビット線BLTおよびBLNに、ハーフ電源電圧をプリチャージする。このように、第2および第3のトランジスタQ2およびQ3は、2つのプリチャージ素子として動作する。次に、センスアンプSAは、外部からの制御信号に応じて、第1および第2のビット線BLTおよびBLNの電圧と、ハーフ電源電圧との差分を、所定の基準電圧まで増幅する。次に、イコライズ信号入力部EQは、イコライズ信号を、第1、第2および第3のトランジスタQ1、Q2およびQ3のゲートに供給する。その結果、第1、第2および第3のトランジスタQ1、Q2およびQ3のそれぞれにおいてソースドレイン間が導通し、第1および第2のビット線BLTおよびBLNの電圧が一致する。ここで、第2および第3のトランジスタQ2およびQ3だけでも同様の効果が得られるが、第1のトランジスタが加わることで、第1および第2のビット線BLTおよびBLNの電圧が一致する状態がより早く実現する。このように、第1のトランジスタQ1はバランス素子として動作する。本実施形態によれば、図4における縦方向の寸法L4が、以下のように求められる。L4=L1WQ3LQ1L2ここで、L1はゲート突き出し長さを示し、WQ3は第3のトランジスタQ3のゲート幅を示し、LQ1は第1のトランジスタQ1のゲート長を示し、L2はコンタクト有り最小ソースドレイン幅を示している。なお、第3のトランジスタQ3のゲート幅WQ3は、第2のトランジスタQ2のゲート幅WQ2に等しく、第1のトランジスタQ1のゲート長LQ1は、第2および第3のトランジスタQ2およびQ3のゲート長LQ2およびLQ3に等しい。すなわち、本実施形態によれば、図4における縦方向の寸法L4が、従来例として説明した図3Aや図3Bの場合よりも、ゲート突き出し長さL1の分だけ短縮されている。ゲート突き出し長さL1は、第1~第3のトランジスタQ1~Q3のゲートが拡散層11に適切に形成されるために必要不可欠であり、かつ、拡散層11のサイズと比較して無視出来ない長さである。さらに、ダイナミック型半導体記憶装置などでは、図4のプリチャージ/バランス素子Qを含むセンスアンプ回路が、図4の縦方向に周期的に配置される。したがって、本実施形態による、図4における縦方向の寸法短縮は、半導体集積回路装置全体として絶大な効果をもたらし得る。なお、一般的なダイナミック型半導体記憶装置などでは、メモリセルアレイの一辺に沿って並べられた複数のセンスアンプ回路の全てに対して、同じイコライズ信号が一斉に供給される。このような場合は、図4のレイアウトを1つの単位回路として、図4における横方向に複数並べる場合は、単位回路を横方向に接続しても良い。すなわち、左右に隣接する単位回路の場合は、左側の単位回路の右端に配置されたイコライズ信号入力部EQ用のコンタクトが、右側の単位回路の左端に配置された第2のトランジスタQ2のゲート突き出し部分に、接続されても良い。また点線で図示した、図4のBLT,BLNそれぞれの拡散層11への入力配線は、あくまでも模式的に表現したに過ぎず、例えばコンタクト数個分の幅の広い入力配線で構成されても良い。第2の実施形態図5は、本発明の第1の実施形態による半導体集積回路装置のレイアウトを示す平面図である。図5の半導体集積回路装置は、上記に図4で説明した本発明の第1の実施形態によるプリチャージ/バランス素子Qを、左右に2つ並べて組み合わせたものである。ここで、右側のプリチャージ/バランス素子は、図4の場合と同じレイアウトを有しており、左側のプリチャージ/バランス素子は、図4の場合とは左右が反転したレイアウトを有している。以降の説明においては、左側のプリチャージ/バランス素子を、第1のプリチャージ/バランス素子とし、右側のプリチャージ/バランス素子を、第2のプリチャージ/バランス素子とする。第1および第2のプリチャージ/バランス素子の構成要素について説明する。第1のプリチャージ/バランス素子は、第1の拡散層11と、第1、第2および第3のトランジスタQ1、Q2およびQ3と、第1のビット線BLT0用コンタクトと、第2のビット線BLN0用コンタクトと、イコライズ信号入力部EQ用コンタクトと、ハーフ電源電圧入力部HVC用コンタクトとを具備している。第2のプリチャージ/バランス素子は、第2の拡散層12と、第4、第5および第6のトランジスタQ4、Q5およびQ6と、第3のビット線BLT1用コンタクトと、第4のビット線BLN1用コンタクトと、イコライズ信号入力部EQ用コンタクトと、ハーフ電源電圧入力部HVC用コンタクトとを具備している。図5に示した本実施形態による第1および第2のプリチャージ/バランス素子のそれぞれにおける各構成要素と、図4に示した本発明の第1の実施形態によるプリチャージ/バランス素子の各構成要素との、対応関係について説明する。図5の第1および第2の拡散層11および12は、図4の拡散層11に対応する。図5の第1および第4のトランジスタQ1およびQ4は、図4の第1のトランジスタQ1に対応する。図5の第2および第5のトランジスタQ2およびQ5は、図4の第2のトランジスタQ2に対応する。図5の第3および第6のトランジスタQ3およびQ6は、図4の第3のトランジスタQ3に対応する。図5の第1および第3のビット線BLT0およびBLT1用コンタクトは、図4の第1のビット線BLT用コンタクトに対応する。図5の第2および第4のビット線BLN0およびBLN1用コンタクトは、図4の第2のビット線BLN用コンタクトに対応する。図5のイコライズ信号入力部EQ用コンタクトは、図4のイコライズ信号入力部EQ用コンタクトに対応する。図5のハーフ電源電圧入力部HVC用コンタクトは、図4のハーフ電源電圧入力部HVC用コンタクトに対応する。また、さらに多くのプリチャージ/バランス素子を、図5における横方向に配列する場合は、イコライズ信号入力部EQ用コンタクトの総数を、プリチャージ/バランス素子の数分の一まで減らせられる場合がある。これは、本発明の第1の実施形態でも説明したように、メモリセルアレイの一辺に沿って一列に並べられた複数のセンスアンプでは、同じイコライズ信号を共有する場合である。この場合は、複数のプリチャージ/バランス素子を配列する方向のピッチをさらに縮小することが出来る。もしくは、図5における横方向のピッチがメモリセルアレイの都合で固定されている場合は、バランス素子として動作する第1および第4のトランジスタQ1およびQ4のゲート幅をさらに延長して、これらのバランス素子の性能を向上することも可能である。なお、図5の第1および第2のプリチャージ/バランス素子のそれぞれにおける、その他の構成要素の配置関係および接続関係ならびに動作については、本発明の第1の実施形態と同様であるので、さらなる詳細な説明を省略する。第3の実施形態図6は、本発明の第1の実施形態による半導体集積回路装置のレイアウトを示す平面図である。本発明の第1および第2の実施形態では、複数の拡散層を横方向に並べる場合について説明したが、本実施形態では、複数の拡散層を縦方向に並べる場合について説明する。図6の半導体集積回路装置は、図4で説明した本発明の第1の実施形態によるプリチャージ/バランス素子に加えて、第2の拡散層13を具備している。第2の拡散層13には、第7のトランジスタQ7と、第1のビット線BLT用コンタクトBLT2と、第2のビット線BLN用コンタクトBLN2とが形成されている。第1のビット線BLT用コンタクトBLT2は、第1のビット線BLTに接続されている。第2のビット線BLN用コンタクトBLN2は、第2のビット線BLNに接続されている。なお、第1および第2の拡散層11および13に形成された第1のビット線BLT用コンタクトは、第1のビット線BLT用上位レイヤー配線を介して接続されている。同様に、第1および第2の拡散層11および13に形成された第2のビット線BLN用コンタクトは、第2のビット線BLN用上位レイヤー配線を介して接続されている。すなわち、第7のトランジスタQ7は、例えば、図1の回路図に示したセンスアンプSAまたはその一部としても動作可能である。以降、図6の半導体集積回路装置は、図1の回路図に示したセンスアンプ回路の全体に対応するものとして説明する。第1および第2の拡散層11および13は、図6の縦方向に配列されており、所定の間隔で離れている。第3および第7のトランジスタQ3およびQ7のゲート突き出し部を、図6のように互い違いに配置することで、第1および第2の拡散層11および13の間隔を、ゲート突き出し長さL1の2倍よりも短く設計することが可能となる。このように、本実施形態による半導体集積回路装置のレイアウトによれば、図6における縦方向の寸法をさらに短縮することが可能となる。本実施形態による半導体集積回路装置における、その他の構成要素の接続関係および位置関係、ならびに動作については、本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。上記に説明した各実施形態における特徴のそれぞれは、技術的に矛盾しない範囲内で、自由に組み合わせることが可能である。例えば、複数の拡散層を、第1および第2の実施形態で説明したように横方向に並べ、かつ、第3の実施形態で説明したように縦方向にも並べてレイアウトすることは、当然に可能である。また、その際に、第1~第3の実施形態による単位回路の一部または全てを、縦方向または横方向に反転しても構わないし、時計方向または反時計方向に回転しても構わない。以上、主にダイナミック型半導体記憶装置のセンスアンプ回路を例に挙げて説明したが、本発明はいかなる半導体集積回路装置にも適用可能であり、上記の例は本発明を限定するものではない。したがって、例えば、第1のトランジスタQ1のゲート幅は、必ずしも第2および第3のトランジスタQ2およびQ3のゲート幅よりも長くなくても構わない。また、第2および第3のトランジスタQ2およびQ3のゲート幅は、必ずしも一致していなくても構わない。"