"基板上に、メモリセルトランジスタと選択ゲートトランジスタとを備える半導体装置の製造方法であって、前記基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、前記選択トランジスタの形成予定領域に、前記ハードマスクと前記上部ゲート電極と前記電極間絶縁膜とを貫き、前記下部ゲート電極まで達する溝を形成し、前記溝の中に選択的に前記下部ゲート電極の結晶構造から影響を受けながら結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記下部ゲート電極と前記上部ゲート電極とを電気的に接続する接続層を形成する、ことを備える半導体装置の製造方法。基板上に、メモリセルトランジスタと選択トランジスタとを備える半導体装置であって、前記メモリセルトランジスタは、前記基板の上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の上に形成された第1の下部ゲート電極と、前記第1の下部ゲート電極の上に第1の電極間絶縁膜を介して形成された第1の上部ゲート電極とを備え、前記選択トランジスタは、前記基板の上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の上に形成された第2の下部ゲート電極と、前記第2の下部ゲート電極の上に第2の電極間絶縁膜を介して形成された第2の上部ゲート電極と、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記第2の電極間絶縁膜を貫き前記第2の下部ゲート電極と前記第2の上部ゲート電極とを電気的に接続する接続層と、を備えることを特徴とする半導体装置。前記第2の上部ゲート電極は、前記第2の電極間絶縁膜に直接設けられる単層からなることを特徴とする請求項2に記載の半導体装置。前記接続層は、前記第2の下部ゲート電極の結晶構造に基づく結晶構造を有する、ことを特徴とする請求項2又は3に記載の半導体装置。前記接続層の上面は、前記第2の上部ゲート電極の上面と面一である、もしくは、前記第2の上部ゲート電極の前記上面から突出している、ことを特徴とする請求項2から4のいずれか1つに記載の半導体装置。前記接続層は、シリコン、ゲルマニウム、及びこれらの混合物のいずれからなることを特徴とする請求項2から5のいずれか1つに記載の半導体装置。本発明は、ゲートパターン加工時のアスペクト比を低減することができる半導体装置及びその製造方法を提供するものである。本発明の実施形態によれば、半導体装置の製造方法は、基板上に、メモリセルトランジスタと選択ゲートトランジスタとを備える半導体装置の製造方法であり、前記基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、前記選択トランジスタの形成予定領域に、前記ハードマスクと前記上部ゲート電極と前記電極間絶縁膜とを貫き、前記下部ゲート電極まで達する溝を形成し、前記溝の中に選択的に前記下部ゲート電極の結晶構造から影響を受けつつ結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記下部ゲート電極と前記上部ゲート電極とを電気的に接続する接続層を形成する、ことを備える。以下、図面を参照して、本発明の実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は本実施形態の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。本実施形態の半導体装置を図1及び図2を用いて説明する。図1及び図2は、それぞれ本実施形態のNAND型フラッシュメモリ半導体装置100のセルアレイ構造を示す平面図と断面図とである。以下、NAND型フラッシュメモリを例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。まず、NAND型フラッシュメモリ100は、図1a及びbに示されるように、上部ゲート電極と下部ゲート電極とを有するnチャネル型のMOSFETMetalOxideSemiconductorFieldEffectTransistorからなるメモリセルトランジスタCG1~CGnが複数個、直列に接続され、一端側のドレインが選択用のnチャネル型のMOSトランジスタSG1を介してビット線BLii=1,2~に、他端側のソースが選択用のnチャネル型のMOSトランジスタSG2を介してソース線SLに接続されている。これらのメモリセルトランジスタ及び選択トランジスタは、同一のウエル基板上に形成されている。メモリセルトランジスタCG1~CGnの上部ゲート電極は行方向に連続的に配列されたワード線WL1~nに接続されている。選択トランジスタSG1の上部ゲート電極は選択線Q1に、選択トランジスタSG2の上部ゲート電極は選択線Q2に接続されている。また、各ワード線WLの一端は、メタル配線を介して周辺回路と接続する接続パッドを有しており、素子分離膜上に形成されている。NAND型フラッシュメモリ100は、複数のビット線BLと複数のワード線WLとを有しており、ビット線BLはそれぞれ図1aのB-B ́線方向に伸びている。また、ワード線WLはそれぞれ図1aのA-A ́線方向に伸びている。次に、図2を用いて本実施形態のNAND型フラッシュメモリ100について説明する。図2aは、図1aのA-A ́線における本実施形態のNAND型フラッシュメモリ100の断面図であり、図2bは、図1aのB-B ́線における本実施形態のNAND型フラッシュメモリ100の断面図である。図2a及びbに示されるように、本実施形態のNAND型セルフラッシュメモリ100は、シリコン基板1上に、メモリセルトランジスタ41と選択トランジスタ42と周辺トランジスタ不図示とを備える。各メモリセルトランジスタ41は、シリコン基板1の上に形成された例えばシリコンオキシナイトライド膜からなるゲート絶縁膜3と、ゲート絶縁膜3の上に形成された例えば多結晶シリコン膜からなる下部ゲート電極4と、下部ゲート電極4の上にIPD電極間絶縁膜9を介して形成された例えば多結晶シリコン膜からなる上部ゲート電極10とを有する。さらに、各メモリセルトランジスタ41は、上部ゲート電極10上に形成された例えばタングステンやタングステンシリサイドからなるメタルゲート電極14を有する。なお、この下部ゲート電極4は一般にフローティングゲートと呼ばれ、上部ゲート電極10及びメタルゲート電極14は、一般にコントロールゲートと呼ばれる。各選択トランジスタ42及び各周辺トランジスタ不図示は、シリコン基板1の上に形成された例えばシリコンオキシナイトライド膜からなるゲート絶縁膜3と、ゲート絶縁膜3の上に形成された例えば多結晶シリコン膜からなる下部ゲート電極4と、下部ゲート電極4の上にIPD9を介して形成された例えば多結晶シリコン膜からなる上部ゲート電極10とを有する。さらに、各選択トランジスタ42及び各周辺トランジスタ不図示は、上部ゲート電極10上に形成されたメタルゲート電極14を有する。また、それらの動作を確保するために、各選択トランジスタ42及び各周辺トランジスタ不図示は、IPD9を貫き、下部ゲート電極4と上部ゲート電極10とを電気的に接続し、且つ、例えばシリコンからなる選択固相成長させた接続ビア接続層22を有する。この接続ビア22は、シリコンの他にゲルマニウム又はその混合物からなるものであっても良く、また、接触抵抗を下げるために、接続ビア22中にヒ素、リン、ボロン等をドーピングしても良い。ここで選択固相成長とは、下地となる結晶ここでは、多結晶シリコン膜からなる下部ゲート電極4の結晶構造から影響を受けながら結晶成長し、特定の結晶配向を優先的に持った結晶構造を形成することを意味する。従って、接続ビア22は、下部ゲート電極4の結晶構造に基づく特定の結晶配向を優先的に持つ結晶構造を有する。よって、接続ビア22中において、界面や結晶粒界は少ないものとすることができ、さらに、接続ビア22と下部ゲート電極4との間において、界面や結晶粒界が少ないものとすることができる。また、図2a及びbからわかるように、上部ゲート電極10は、IPD9上に直接設けられる単層からなる。さらに、図2bからわかるように、接続ビア22の上面は、上部ゲート電極10の上面から突出している。接続ビア22の上面は、この形状に限定されることなく、上部ゲート電極10の上面と面一であっても良い。さらに、図2aからわかるように、各メモリセルトランジスタ41、各選択トランジスタ42及び各周辺トランジスタ不図示の間には、これらのトランジスタを分離するトレンチ21が形成され、トレンチ21中には、埋め込み絶縁膜8が埋め込まれている。また、図2bからわかるように、下部ゲート電極4とIPD9と上部ゲート電極10との側面には、シリコン酸化膜18が形成されている。さらに、各メモリセルトランジスタ41、各選択トランジスタ42及び各周辺トランジスタ不図示の間のシリコン基板1には、拡散層19が形成されている。次に、図3から図17を用いて、本実施形態のNAND型フラッシュメモリ100の製造方法について説明する。図3から図10は、図2aに対応する断面図であり、言い換えると、図1aのA-A ́線に対応する断面図である。また、図11から図17においては、詳細に本実施形態を説明するために、それぞれの図におけるaが、図2aに対応する、すなわち図1aのA-A ́線に対応する断面図であり、それぞれの図におけるbが、図2bに対応する、すなわち図1aのB-B ́線に対応する断面図である。図3に示されるように、シリコン基板1上に熱酸化法を用いてシリコン酸化膜2を形成する。図4に示されるように、このシリコン酸化膜2を、NH3ガス等を用いて窒化し、シリコンオキシナイトライド膜からなるゲート絶縁膜3を形成する。このゲート絶縁膜3は一般にトンネル酸化膜と称される。図5に示されるように、ゲート絶縁膜3上にCVDChemicalvapordeposition法を用いて、多結晶シリコン膜からなる下部ゲート電極4とシリコン窒化膜5と酸化膜6とを順次形成する。図6に示されるように、フォトレジスト7を塗布し、さらにリソグラフィー法を用いてフォトレジスト7をパターニングし、パターニングされたフォトレジスト7をマスクとして用いて酸化膜6を加工する。図7に示されるように、フォトレジスト7を除去し、続いて酸化膜6とシリコン窒化膜5と下部ゲート電極4とゲート絶縁膜3とシリコン基板1とをRIEReactiveIonEtching法により加工して、トレンチ21を形成する。さらに、シリコン基板1に形成されたトレンチ21の内壁を酸化する。酸化膜6を除去した後、プラズマCVD法により埋め込み絶縁膜8をトレンチ21に埋め込むように形成して、一般にSTIShallowTrenchIsolationと呼ばれる素子分離構造を形成する。さらに、図8に示されるように、この埋め込み絶縁膜8をCMPchemicalmechanicalpolishing法によりシリコン窒化膜5の上面と埋め込み絶縁膜8の上面とが面一となるまで研磨し、その上面を平坦化する。図9に示されるように、ウエット処理またはエッチング処理で埋め込み絶縁膜8の高さを低くした後、ウエット処理を行い、シリコン窒化膜5を剥離する。図10に示されるように、下部ゲート電極4及び埋め込み絶縁膜8を覆うように、IPD9を形成する。次に、IPD9上にLPCVD法を用いて多結晶シリコン膜からなる上部ゲート電極10を形成する。次に、各選択トランジスタ42及び各周辺トランジスタにおいては、上部ゲート電極10と下部ゲート電極4とを電気的に接続する必要がある。従って、本実施形態においては、以下のように、上部ゲート電極10と下部ゲート電極4を電気的に接続する接続ビア22を形成する。図11a、bに示されるように、上部ゲート電極10の上に、ハードマスク11及びフォトレジスト12を形成する。リソグラフィー法によりフォトレジスト12をパターニングし、RIE法によりハードマスク11、上部ゲート電極10、IPD9をエッチングすることにより、上部ゲート電極10とIPD9とを貫き下部ゲート電極4に達するEI溝23を形成する。次に、図12a、bに示されるように、Asher又は硫酸過水等を用いてフォトレジスト12を剥離する。さらに、加工残渣を除去するため希フッ酸処理を行い、EI溝23中の下部ゲート電極4による側面及び底面と上部ゲート電極10による側面とを水素終端させる。次に、洗浄を行う。希フッ酸処理後に水洗による洗浄を行うと、EI溝23中の下部ゲート電極4による側面及び底面と上部ゲート電極10による側面とに自然酸化膜が形成されるおそれがあるため、イソプロパノール等を用いたアルコール洗浄を行うことが望ましい。洗浄後直ちに次の工程が行われる装置に搬入し、真空中でアニールを行うことで、EI溝23中の下部ゲート電極4による側面及び底面と上部ゲート電極10による側面とにシリコン清浄面を露出させることができる。図13a、bに示されるように、EI溝23中にシリコンを選択固相成長させて、接続ビア22の上面が上部ゲート電極10の上面と面一となるように、もしくは、接続ビア22の上面が上部ゲート電極10の上面から突出するように、接続ビア22を形成する。この接続ビア22の形成は、EI溝23の形成時に用いた、上部ゲート電極10の上面を覆い、且つ、EI溝23を露出するハードマスク11を剥離する前に行う。言い換えると、ハードマスク11で覆った状態のままEI溝23の中にのみシリコンを選択固相成長させて形成する。また、接続ビア22の材料としては、シリコンの他にゲルマニウム又はその混合物を用いても良い。また、接触抵抗を下げるために、接続ビア22中にヒ素、リン、ボロン等をドーピングしても良い。この選択固相成長は、一般にCVD法で行う。使用する成膜ガスはSi2H2Cl2、SiHCl3、SiCl4を用いるのが一般的であり、成長速度によってガスを使い分ける。なお、Clが多いほど成長速度は抑制されるため、成長速度はSiH2Cl2>SiHCl3>SiCl4の順となる。さらに、接続ビア22にドーピングする場合には、例えば、n型シリコンの接続ビア22を形成する場合には、PH3やAsH3を、p型のシリコンの接続ビア22を形成する場合には、B2H6を成膜ガスとして導入する。ここでは、例えば、低温成長が可能なSiH2Cl2とH2とを成膜ガスとして用い、成膜条件として、温度を700°C~900°Cとし、圧力を数十から数百Torrとする。このようなガスを使用した場合、以下の反応式で示される反応が起きる。SiH2Cl2→SiCl2H2SiCl2H2→Si2HCl上記の反応式からわかるように、シリコンSiの固相成長とともに、塩化水素HClが発生する。ハードマスク11上にシリコンSiが堆積してアモルファスシリコン膜が形成されるが、ハードマスク11上にアモルファスシリコン膜は、EI溝23中に固相成長されたシリコン結晶よりもエッチングされやすく、この発生した塩化水素によりエッチングされることとなる。従って、選択的にEI溝23中にシリコンを固相成長することができる。例えば、EI溝23中に30nmの厚さを持つシリコンを、接続ビア22として選択固相成長させようとする場合には、上記の条件温度750°Cの場合では、成膜時間は1分程度であり、この程度であれば、選択固相成長を行うことによるデバイス素子への影響は軽微である。また、上記のように、接続ビア22の形成を選択固相成長と同時に塩素系ガスを導入して行うのではなく、EI溝23中にシリコンを堆積させた後、高温水素アニールによりマイグレーションを起こして接続ビア22を形成する方法も用いることができる。しかしながら、実用面やデバイスに印加される温度等を考えると、上記のように選択固相成長と同時に塩素系ガスを導入する方法が好ましい。次に、図14a、bに示されるように、接続ビア22の形成後、ハードマスク11を剥離する。次に、図15a、bに示されるように、ゲート電極としてメタルゲート電極も併用する場合には、上部ゲート電極10上にメタルゲート電極14を形成する。次に、メタルゲート電極14の上に、LPCVD法によりシリコン窒化膜15を形成し、シリコン窒化膜15上にフォトレジスト17を塗布する。リソグラフィー法を用いてフォトレジスト17をパターニングし、さらに、パターニングされたフォトレジスト17をマスクとして用いて、シリコン窒化膜15を所望のパターンに加工する。続いて、図16a、bに示されるように、フォトレジスト17を除去し、加工されたシリコン窒化膜15をマスクにして、メタルゲート電極14、上部ゲート電極10、IPD9及び下部ゲート電極4を順次、垂直方向にRIE法によりエッチングする。そして、RIE法によるエッチングによりIPD9に生じたダメージを回復させるために、熱酸化法やラジカル酸化法を用いてシリコン酸化膜18を形成する。一般に、この酸化工程は後酸化工程と呼ばれ、この際に形成されるシリコン酸化膜18は後酸化膜と称される。この後、図17a、bに示されるように、ソース、ドレインを形成するためにイオン注入法を用いてイオンをシリコン基板1内に打込み、熱アニールにより活性化させ、拡散層19を形成する。本実施形態によれば、NAND型フラッシュメモリ100の備える各選択トランジスタ42及び各周辺トランジスタにおいて、下部ゲート電極4と上部ゲート電極10とを電気的に接続する接続ビア22を、上部ゲート電極10から、IPD9を貫き下部ゲート電極4まで達するEI溝23を形成し、EI溝23中にシリコンを選択固相成長させることにより形成することで、上部ゲート電極10を単層で構成することができ、言い換えると、上部ゲート電極10を積層構造にすることを避けることができるため、ゲートパターン加工時のアスペクト比を低減することができる。さらに、本実施形態によれば、選択固相成長により接続ビア22を形成していることから、接続ビア22中において界面や結晶粒界が少ないものとすることができ、さらに、接続ビア22と下部ゲート電極4との間においても、界面や結晶粒界が少ないものとすることができる。従って、接続ビア22の抵抗値を下げることができる。そして、EI溝23の形成の際にIPD9を上部ゲート電極10で覆っていることから、IPD9にダメージを与えることを避けることができる。また、本実施形態によれば、接続ビア22の上面は、上部ゲート電極10の上面と面一である、もしくは、上部ゲート電極10の上面から突出していることから、メタルゲート電極14の代わりにシリサイドからなるシリサイドゲート電極を用いた場合に、以下に説明するような製造工程中におけるシリサイド材料膜と上部ゲート電極10との反応を抑制してしまうことを避けることができる。変形例1また、本実施形態の変形例1として、メタルゲート電極14の代わりにシリサイドゲート電極を用いる場合には、以下のようにNAND型フラッシュメモリ100を形成する。まず、図14a及びbに示される接続ビア22の形成の後、上部ゲート電極10の上にマスクとしてシリコン窒化膜を形成し、シリコン窒化膜のマスクパターンに沿って、メモリセルトランジスタ、選択トランジスタや周辺トランジスタのゲート構造を形成する。さらに、シリコン窒化膜を除去し、シリコン窒化膜の除去により露出された上部ゲート電極10の上に、コバルトやニッケル等のシリサイド材料膜を形成し、熱処理してシリサイド材料膜と上部ゲート電極10とを反応させて、シリサイドゲート電極を形成する。上記のシリコン窒化膜の除去の際、接続ビア22の上面が凹形状に形成されている場合や、接続ビア22の上面にシームが存在する場合には、シリコン窒化膜が接続ビア22の上面の凹形状部分等に入り込み、残存してしまうことがある。そして、このように残存したシリコン窒化膜の残渣が、シリサイド材料膜と上部ゲート電極10との反応を抑制することとなる。しかしながら、本実施形態の変形例1によれば、接続ビア22の上面は、上部ゲート電極10の上面と面一である、もしくは、上部ゲート電極10の上面から突出していることから、シリコン窒化膜の残渣が生じることを避けることができ、従って、シリサイド材料膜と上部ゲート電極10との反応を抑制してしまうことを避けることができる。さらに、本実施形態の変形例1においては、IPD9を予め上部ゲート電極10で保護しつつEI溝23を形成し、さらに、多結晶シリコン膜を、EI溝23の中を埋め込み、且つ、既に形成された上部ゲート電極10を覆うように形成して、予め形成された上部ゲート電極とその上に形成された多結晶シリコン膜との2層の積層構造の上部ゲート電極を形成せず、その代わりに、シリコンからなる接続ビア22をEI溝23にのみ形成していることから、シリサイドゲート電極を用いた場合に、以下に説明するようなゲート絶縁膜3の信頼性の悪化を避けることができる。多結晶シリコン膜を、EI溝23の中を埋め込み、且つ、既に形成された上部ゲート電極10を覆うように形成した場合、新たに形成された多結晶シリコン膜のうちEI溝23の上の部分には、溝の上に形成することからシームが生じやすい。このようにシームが生じた場合、新たに形成された多結晶シリコン膜の上にシリサイド材料膜を形成した際、シームの中にシリサイド材料膜が入り込んでしまう。このシームに入り込んだシリサイド材料膜が多結晶シリコン膜からなる下部ゲート電極4に接触した場合、この状態で熱処理を行うと、シームに入り込んだシリサイド材料膜が下部ゲート電極4と反応してシリサイドが生成する。このシリサイドがゲート絶縁膜3に接した場合には、ゲート絶縁膜3の仕事関数等の特性が変化し、ゲート絶縁膜3の信頼性が劣化してしまう問題が発生する。しかしながら、本実施形態の変形例1では、上記のような方法を用いず、シリコンからなる接続ビア22をEI溝23にのみ形成していることから、シリサイドゲート電極を用いた場合であっても、ゲート絶縁膜3の信頼性の悪化を避けることができる。また、上記のような問題を解決するために、上部ゲート電極10とIPD9とを貫き下部ゲート電極4に達するEI溝23の中に、バリアメタルを形成するという方法が考えられるが、バリアメタルを形成すると、上部ゲート電極10と下部ゲート電極4との間の接触抵抗が高くなってしまう。しかしながら、本実施形態の変形例1によれば、上記のような問題は生じないことから、バリアメタルを必要とせず、従って接触抵抗が高くなることを避けることができる。変形例2本実施形態においては、EI溝23を形成した後に、EI溝23中にシリコンを選択固相成長させて、接続ビア22を形成していた。一方、この変形例2においては、EI溝23の側壁を覆う保護膜を形成した後、接続ビアを選択固相成長させる。詳細には、変形例2では、下部ゲート電極4及び上部ゲート電極10からなるEI溝23の側壁を覆う保護膜を形成し、接続ビア22を下部ゲート電極10からなるEI溝23の底面上に選択固相成長させる。このようにすることにより、接続ビア22が、上部ゲート電極10からなるEI溝23の側壁上部を覆うように先に結晶成長して、EI溝23を塞いでしまい、EI溝23の下部に空洞ができる状態を、すなわち、接続ビア22が下部ゲート電極4と接続していない状態を避けることができる。この変形例を、図18及び図19を用いて説明する。なお、図18及び図19は、図2bに対応する、すなわち図1aのB-B ́線に対応する断面図である。まず、上記の実施形態と同様に、図12a及びbに示されるEI溝23を形成する。このEI溝23は、下部ゲート電極4とIPD9と上部ゲート電極10とハードマスク11とからなる側壁と、下部ゲート電極4からなる底面とを有する。そして、図18に示されるように、下部ゲート電極4及び上部ゲート電極10からなるEI溝23の側壁の表面と、下部ゲート電極4からなるEI溝23の底面の表面とを熱酸化させて、下部ゲート電極4及び上部ゲート電極10からなるEI溝23の側壁と下部ゲート電極からなるEI溝23の底面とを覆う、シリコン酸化膜の保護膜16を形成する。この熱酸化は、公知の手法及び公知の条件に基づいて行えばよい。また、保護膜16は、この後に行うエッチング工程において破れることがないように、3nm以上の厚さを持つように形成することが好ましい。次に、EI溝23の底面を覆う保護膜16をRIE法により除去する。このようにすることにより、図19に示されるように、EI溝23の底面は露出し、下部ゲート電極4及び上部ゲート電極10からなるEI溝23の側壁は、保護膜16により覆われている。さらに、本実施形態と同様に、加工残渣を除去するため希フッ酸処理及び洗浄を行い、EI溝23中にシリコンを選択固相成長させて、言い換えると、EI溝23の底面の下部ゲート電極4の結晶構造から影響を受けながら結晶成長させて、下部ゲート電極4の結晶構造に基づく特定の結晶配向を優先的に持つ結晶構造の接続ビア22を形成する。このように、変形例2によれば、下部ゲート電極4及び上部ゲート電極10からなるEI溝23の側壁をそれぞれ覆う保護膜を形成し、接続ビア22をEI溝23の底面上に選択固相成長させることから、接続ビア22が、上部ゲート電極10からなるEI溝23の側壁上部を覆うように先に結晶成長して、EI溝23を塞いでしまい、EI溝23の下部に空洞ができる状態を、すなわち、接続ビア22が下部ゲート電極4と接続していない状態を避けることができる。なお、この変形例2においては、接続ビア22が上部ゲート電極10と直接接触するような構成とはならないが、後の工程において、上部ゲート電極10上にメタルゲート電極14を形成することから、接続ビア22が、その上面で、メタルゲート電極14と接触する。従って、メタルゲート電極14は、上部ゲート電極10に電気的に接続していることから、接続ビア22は、メタルゲート電極14を介して、下部ゲート電極4と上部ゲート電極10とを電気的に接続することとなる。また、変形例2における保護膜16は、以下のように形成することもできる。この保護膜16の形成方法を、図20及び図21を用いて説明する。なお、図20及び図21は、図2bに対応する、すなわち図1aのB-B ́線に対応する断面図である。まず、上記の実施形態と同様に、図12a及びbに示されるEI溝23を形成する。次に、図20に示されるように、ハードマスク11の上面と、下部ゲート電極4とIPD9と上部ゲート電極10とハードマスク11とからなるEI溝23の側壁と、下部ゲート電極4からなるEI溝23の底面とを覆うように保護膜16を成膜する。保護膜16は、シリコン酸化膜、シリコン窒化膜等の絶縁膜であれば良く、保護膜16の成膜は、公知の手法及び公知の条件に基づいて行えば良い。また、保護膜16は、この後のエッチング工程において破れることがないように、3nm以上の厚さを持つように形成することが好ましい。次に、EI溝23の底面を露出させるために、保護膜16の一部をRIE法により除去する。このようにすることにより、図21に示されるように、EI溝23の底面とハードマスク11の上面とを覆う保護膜16は除去され、下部ゲート電極4とIPD9と上部ゲート電極10とハードマスク11とからなる側壁を覆う保護膜16は残存する。なお、上記の実施形態及び変形例1、2においては、シリコン基板は、必ずしもシリコンからなるものでなくてもよく、他の材料からなるものでも良い。また、種々の基板上に半導体構造等が形成されたものでも良い。本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"