第1の表示部及び第2の表示部で構成される表示部と、前記第1の表示部及び前記第2の表示部を駆動する駆動部とを具備し、前記第1の表示部及び前記第2の表示部の各々は、マトリクス状に配置された複数の発光画素と、前記発光画素の行ごとに配置された走査線及び制御線と、前記発光画素の列ごとに配置されたデータ線と、前記発光画素に電源供給を行う第1電源線及び第2電源線とを備え、前記発光画素の各々は、一方の電極が前記第2電源線に接続された発光素子と、ソース電極が前記発光素子に接続され、ドレイン電極が前記第1電源線に接続された駆動トランジスタと、一方の電極が前記駆動トランジスタのゲート電極に接続された第1のキャパシタと、ゲート電極が前記走査線に接続され、所定の参照電位を供給する第1の参照電位線と前記駆動トランジスタのゲート電極との導通及び非導通を切り替える第1スイッチングトランジスタと、ゲート電極が前記走査線に接続され、前記データ線と前記第1のキャパシタの他方の電極との導通及び非導通を切り替える第2スイッチングトランジスタと、ゲート電極が前記制御線に接続され、前記第1のキャパシタの前記他方の電極と前記駆動トランジスタのソース電極との導通及び非導通を切り替える第3スイッチングトランジスタと、一方の電極が前記第1のキャパシタの前記他方の電極に接続され、他方の電極が所定の参照電位を供給する第2の参照電位線に接続された第2のキャパシタと、を備え、前記駆動部は、前記走査線を介して前記第1の表示部及び前記第2の表示部の全ての発光画素における前記第1スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することで、全ての前記発光画素が同時に消光される非表示期間を開始する制御を行い、前記制御線を介して、前記全ての発光画素における前記第3スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第1のキャパシタに保持された信号電圧を印加することにより、前記全ての発光画素が同時に発光される表示期間を開始する制御を行う、表示装置。前記非表示期間には、前記第1の表示部及び前記第2の表示部の全ての前記発光画素における前記駆動トランジスタの初期化を行うリセット期間が含まれ、前記リセット期間は、前記駆動部が、前記制御線を介して、前記第1の表示部及び前記第2の表示部の全ての前記発光画素における前記第3スイッチングトランジスタを非導通とし、かつ、前記走査線によって前記第1スイッチングトランジスタを導通させることで、前記第2電源線より前記発光素子を介して一定の電位が前記駆動トランジスタのソース電極に印加されると共に、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することによって開始し、前記駆動部が、前記制御線を介して前記第3スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第1のキャパシタに保持された信号電圧を印加することによって終了する、請求項1に記載の表示装置。前記非表示期間には、前記第1の表示部及び前記第2の表示部の全ての前記発光画素における前記駆動トランジスタの初期化を行うリセット期間が含まれ、前記リセット期間は、前記駆動部が、前記データ線にリセット電圧を供給すると共に、前記走査線を介して前記第1スイッチングトランジスタ及び前記第2スイッチングトランジスタを導通させることで、前記リセット電圧が前記駆動トランジスタのソース電極に印加されると共に、前記駆動トランジスタのゲート電極に前記所定の参照電位が印加されることによって開始し、前記駆動部が、前記制御線を介して前記第3スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第1のキャパシタに保持された信号電圧が印加されることによって終了する、請求項1に記載の表示装置。前記非表示期間には、前記全ての発光画素における前記第3スイッチングトランジスタが非導通である状態で、前記第1の表示部及び前記第2の表示部のそれぞれにおける全ての前記発光画素の前記第1のキャパシタそれぞれに、信号電圧を保持させる信号電圧書込期間が含まれ、前記信号電圧書込期間では、前記駆動部が、前記第1の表示部及び前記第2の表示部のそれぞれにおける前記発光画素の対応する行に配置された前記走査線を介して、対応する第1スイッチングトランジスタ及び前記第2スイッチングトランジスタを導通させ、かつ、対応する前記データ線から伝達される信号電圧を、対応する前記第1のキャパシタに保持させることにより、前記全ての発光画素における前記第1のキャパシタは前記信号電圧を保持する、請求項1に記載の表示装置。前記信号電圧書込期間は、前記駆動部により、前記リセット期間の少なくとも一部と重なるように制御される、請求項4に記載の表示装置。前記信号電圧書込期間は、前記駆動部により、前記リセット期間に含まれるように制御される、請求項4に記載の表示装置。しかしながら、上記特許文献1の画素回路を用い、表示領域を上下に分割して、駆動トランジスタの電気特性の変動による残像を解消するためのリセット期間を設けつつ線順次駆動を行なった場合、以下に説明する課題がある。具体的には、特許文献1の画素回路を用いて、大型のパネルの表示領域を上下に分割して、リセット期間を設けつつ線順次駆動を行なった場合、表示タイミングのずれにより表示領域の分割線がどうしても視認されてしまうという課題がある。例えば、図11に示すように、上下分割線上で途切れて見えてしまう。この分割線は、表示対象物としての白の縦バーを左右方向にスクロールした場合に顕著に現れる。そこで、上記課題に鑑み、本発明は、簡単な画素回路で、表示領域を上下に分割して駆動する際に分割線が視認されないと共に、駆動トランジスタの電気特性変動による残像を解消することができる表示装置を提供することを目的とする。上記目的を達成するために、本発明の一態様に係る表示装置は、第1の表示部及び第2の表示部で構成される表示部と、前記第1の表示部及び前記第2の表示部を駆動する駆動部とを具備し、前記第1の表示部及び前記第2の表示部の各々は、マトリクス状に配置された複数の発光画素と、前記発光画素の行ごとに配置された走査線及び制御線と、前記発光画素の列ごとに配置されたデータ線と、前記発光画素に電源供給を行う第1電源線及び第2電源線とを備え、前記発光画素の各々は、一方の電極が前記第2電源線に接続された発光素子と、ソース電極が前記発光素子に接続され、ドレイン電極が前記第1電源線に接続された駆動トランジスタと、一方の電極が前記駆動トランジスタのゲート電極に接続された第1のキャパシタと、ゲート電極が前記走査線に接続され、所定の参照電位を供給する第1の参照電位線と前記駆動トランジスタのゲート電極との導通及び非導通を切り替える第1スイッチングトランジスタと、ゲート電極が前記走査線に接続され、前記データ線と前記第1のキャパシタの他方の電極との導通及び非導通を切り替える第2スイッチングトランジスタと、ゲート電極が前記制御線に接続され、前記第1のキャパシタの前記他方の電極と前記駆動トランジスタのソース電極との導通及び非導通を切り替える第3スイッチングトランジスタと、一方の電極が前記第1のキャパシタの前記他方の電極に接続され、他方の電極が所定の参照電位を供給する第2の参照電位線に接続された第2のキャパシタと、を備え、前記駆動部は、前記走査線を介して前記第1の表示部及び前記第2の表示部の全ての発光画素における前記第1スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することで、全ての前記発光画素が同時に消光される非表示期間を開始する制御を行い、前記制御線を介して、前記全ての発光画素における前記第3スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第1のキャパシタに保持された信号電圧を印加することにより、前記全ての発光画素が同時に発光される表示期間を開始する制御を行う。本発明によれば、簡単な画素回路で、表示領域を上下に分割して駆動する際に分割線が視認されないと共に、駆動トランジスタの電気特性変動による残像を解消することができる表示装置を実現することができる。本発明の一態様に係る表示装置は、第1の表示部及び第2の表示部で構成される表示部と、前記第1の表示部及び前記第2の表示部を駆動する駆動部とを具備し、前記第1の表示部及び前記第2の表示部の各々は、マトリクス状に配置された複数の発光画素と、前記発光画素の行ごとに配置された走査線及び制御線と、前記発光画素の列ごとに配置されたデータ線と、前記発光画素に電源供給を行う第1電源線及び第2電源線とを備え、前記発光画素の各々は、一方の電極が前記第2電源線に接続された発光素子と、ソース電極が前記発光素子に接続され、ドレイン電極が前記第1電源線に接続された駆動トランジスタと、一方の電極が前記駆動トランジスタのゲート電極に接続された第1のキャパシタと、ゲート電極が前記走査線に接続され、所定の参照電位を供給する第1の参照電位線と前記駆動トランジスタのゲート電極との導通及び非導通を切り替える第1スイッチングトランジスタと、ゲート電極が前記走査線に接続され、前記データ線と前記第1のキャパシタの他方の電極との導通及び非導通を切り替える第2スイッチングトランジスタと、ゲート電極が前記制御線に接続され、前記第1のキャパシタの前記他方の電極と前記駆動トランジスタのソース電極との導通及び非導通を切り替える第3スイッチングトランジスタと、一方の電極が前記第1のキャパシタの前記他方の電極に接続され、他方の電極が所定の参照電位を供給する第2の参照電位線に接続された第2のキャパシタと、を備え、前記駆動部は、前記走査線を介して前記第1の表示部及び前記第2の表示部の全ての発光画素における前記第1スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することで、全ての前記発光画素が同時に消光される非表示期間を開始する制御を行い、前記制御線を介して、前記全ての発光画素における前記第3スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第1のキャパシタに保持された信号電圧を印加することにより、前記全ての発光画素が同時に発光される表示期間を開始する制御を行う。本態様によれば、上下分割駆動を行なう表示装置において、表示部を一括発光一括消光することにより、順次発光を行った場合における上下分割線上で途切れて見えてしまうという問題白の縦バーを左右方向にスクロールした場合に顕著に現れるを解消する。また、リセット期間を十分に確保することができ、駆動トランジスタの電気特性変動による残像を解消することができる。ここで、前記非表示期間には、前記第1の表示部及び前記第2の表示部の全ての前記発光画素における前記駆動トランジスタの初期化を行うリセット期間が含まれ、前記リセット期間は、前記駆動部が、前記制御線を介して、前記第1の表示部及び前記第2の表示部の全ての前記発光画素における前記第3スイッチングトランジスタを非導通とし、かつ、前記走査線によって前記第1スイッチングトランジスタを導通させることで、前記第2電源線より前記発光素子を介して一定の電位が前記駆動トランジスタのソース電極に印加されると共に、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することによって開始し、前記駆動部が、前記制御線を介して前記第3スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第1のキャパシタに保持された信号電圧を印加することによって終了するとしてもよい。また、前記非表示期間には、前記第1の表示部及び前記第2の表示部の全ての前記発光画素における前記駆動トランジスタの初期化を行うリセット期間が含まれ、前記リセット期間は、前記駆動部が、前記データ線にリセット電圧を供給すると共に、前記走査線を介して前記第1スイッチングトランジスタ及び前記第2スイッチングトランジスタを導通させることで、前記リセット電圧が前記駆動トランジスタのソース電極に印加されると共に、前記駆動トランジスタのゲート電極に前記所定の参照電位が印加されることによって開始し、前記駆動部が、前記制御線を介して前記第3スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第1のキャパシタに保持された信号電圧が印加されることによって終了するとしてもよい。また、前記非表示期間には、前記全ての発光画素における前記第3スイッチングトランジスタが非導通である状態で、前記第1の表示部及び前記第2の表示部のそれぞれにおける全ての前記発光画素の前記第1のキャパシタそれぞれに、信号電圧を保持させる信号電圧書込期間が含まれ、前記信号電圧書込期間では、前記駆動部が、前記第1の表示部及び前記第2の表示部のそれぞれにおける前記発光画素の対応する行に配置された前記走査線を介して、対応する第1スイッチングトランジスタ及び前記第2スイッチングトランジスタを導通させ、かつ、対応する前記データ線から伝達される信号電圧を、対応する前記第1のキャパシタに保持させることにより、前記全ての発光画素における前記第1のキャパシタは前記信号電圧を保持するとしてもよい。また、前記信号電圧書込期間は、前記駆動部により、前記リセット期間の少なくとも一部と重なるように制御されるとしてもよい。また、前記信号電圧書込期間は、前記駆動部により、前記リセット期間に含まれるように制御されるとしてもよい。以下、本発明の好ましい実施の形態を図に基づき説明する。なお、以下では、全ての図を通じて同一又は相当する要素には同じ符号を付して、その重複する説明を省略する。実施の形態以下、本発明の実施の形態について、図面を参照しながら説明する。図1は、本発明の表示装置の電気的な構成を示すブロック図である。図2は、本発明の実施の形態に係る表示部の有する発光画素の回路構成及びその周辺回路との接続を示す図である。ここで、図2では、複数の発光画素10のうちの1つの発光画素10についての回路構成及びその周辺回路との接続を示している。図1に示すように表示装置1は、制御回路2と、メモリ3と、走査線駆動回路4と、信号線駆動回路5aと、信号線駆動回路5bと、表示部6とを備える。また、表示部6は、上部表示部6aと下部表示部6bとで構成され、表示部6の上部にある信号線駆動回路5aと表示部6の下部にある信号線駆動回路5bにより上下分割駆動される。言い換えると、表示部6は、本発明の第1の表示部に相当する上部表示部6aと、本発明の第2の表示部に相当する下部表示部6bとを有する。上部表示部6a及び下部表示部6bは、複数の発光画素10を備え、外部から表示装置1へ入力された映像信号に基づいて画像を表示する。具体的には、上部表示部6a及び下部表示部6bの各々は、マトリクス状に配置された複数の発光画素10と、複数の発光画素10の行ごとに配置された走査線17及び走査線18と、複数の発光画素10の列ごとに配置された信号線16と、発光画素10に電源供給を行う正電源線21及び負電源線22とを備える。制御回路2は、上部表示部6a及び下部表示部6bを駆動する。具体的には、制御回路2は、走査線駆動回路4、信号線駆動回路5a、信号線駆動回路5b及びメモリ3の制御を行い、上部表示部6a及び下部表示部6bを駆動させる機能を有する。メモリ3には、各発光画素の補正データなどが記憶されており、制御回路2は、メモリ3に書き込まれた補正データを読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、信号線駆動回路5へと出力する。走査線駆動回路4は、制御回路2に制御される。また、走査線駆動回路4は、走査線17及び走査線18に接続されており、走査線17及び走査線18に走査信号を出力することにより、発光画素10の有するスイッチングトランジスタ11、スイッチングトランジスタ12及びスイッチングトランジスタ19の導通非導通を制御する機能を有する。信号線駆動回路5a及び信号線駆動回路5bはそれぞれ、制御回路2に制御され、上部表示部6a及び下部表示部6bを駆動する。具体的には、信号線駆動回路5a及び信号線駆動回路5bは、信号線16に接続されており、制御回路2に制御されて、映像信号に基づいた信号電圧を発光画素10へ出力する機能を有する駆動回路である。なお、信号線駆動回路5a及び信号線駆動回路5bはそれぞれ機能的に独立して、上部表示部6a及び下部表示部6bを駆動すればよく、一つの信号線駆動回路5で上部表示部6a及び下部表示部6bをそれぞれ駆動するとしてもよい。発光画素10は、図2に示すように、スイッチングトランジスタ11、12及び19と、静電保持容量13及び23と、駆動トランジスタ14と、有機EL素子15と、信号線16と、走査線17及び18と、参照電源線20及び24と、正電源線21と、負電源線22とを備える。また、周辺回路は、走査線駆動回路4と、信号線駆動回路5信号線駆動回路5aまたは信号線駆動回路5bとを備える。スイッチングトランジスタ11は、本発明の第2スイッチングトランジスタの一例であり、ゲートが走査線17に接続され、信号線16と静電保持容量13の他方の電極132との導通及び非導通を切り換える。具体的には、スイッチングトランジスタ11は、ゲートが走査線17に接続され、ソース及びドレインの一方が信号線16に接続され、ソース及びドレインの他方が静電保持容量13の電極132に接続された第2スイッチングトランジスタである。スイッチングトランジスタ11は、信号線16と静電保持容量13の電極132との導通及び非導通を制御することで、信号線16の所望の電圧を静電保持容量13に保持させる機能を有する。スイッチングトランジスタ12は、本発明の第1スイッチングトランジスタの一例であり、ゲートが走査線17に接続され、所定の参照電位VREF1を供給する参照電源線20と駆動トランジスタ14のゲートとの導通及び非導通を切り換える。具体的には、スイッチングトランジスタ12は、ゲートが走査線17に接続され、ソース及びドレインの一方が参照電源線20に接続され、ソース及びドレインの他方が静電保持容量13の電極131に接続された第1スイッチングトランジスタである。スイッチングトランジスタ12は、参照電源線20の参照電圧VREF1を静電保持容量13の電極131に印加するタイミングを決定する機能を有する。なお、スイッチングトランジスタ11及び12は、例えば、n型の薄膜トランジスタn型TFTで構成されるが、p型の薄膜トランジスタp型TFTであってもよい。静電保持容量13は、本発明の第1のキャパシタの一例であり、一方の電極131が駆動トランジスタのゲートに接続されている。具体的には、静電保持容量13は、一方の電極である電極131が駆動トランジスタ14のゲートに接続され、他方の電極である電極132がスイッチングトランジスタ19を介して駆動トランジスタ14のソースに接続された第1のキャパシタである。静電保持容量13は、信号線16から供給された信号電圧に対応した電圧を保持し、例えば、スイッチングトランジスタ11及び12がオフ状態非導通状態となり、スイッチングトランジスタ19がオン状態導通状態となった後に、駆動トランジスタ14のゲートソース電極間電位を安定的に保持し、駆動トランジスタ14から有機EL素子15へ供給する電流を安定化する機能を有する。静電保持容量23は、本発明の第2のキャパシタの一例であり、一方の電極231が静電保持容量13の他方の電極132に接続され、他方の電極232が所定の参照電位を供給する参照電源線24に接続されている。静電保持容量23は、電極232が参照電源線24の固定の参照電圧VREF2と接続されていることにより、スイッチングトランジスタ11及びスイッチングトランジスタ12がオン状態導通状態からオフ状態非導通状態に切り替わった後も、静電保持容量13および静電保持容量23により静電保持容量13の第1電極131に保持された電位VREF1が変動するのを抑える機能を有する。つまり、静電保持容量23は、スイッチングトランジスタ11及びスイッチングトランジスタ12がオフ状態非導通状態とされても、駆動トランジスタ14のゲート電極に印加される電圧は安定的にVREF1となっている。駆動トランジスタ14は、本発明の駆動トランジスタの一例であり、ソースが有機EL素子15に接続され、ドレインが正電源線21に接続されている。具体的には、駆動トランジスタ14は、ドレインが第1電源線である正電源線21に接続され、ソースが有機EL素子15のアノードに接続された駆動素子である。駆動トランジスタ14は、ゲート-ソース間に印加された電圧に対応したドレイン電流に変換する、電圧-電流変換素子である。そして、このドレイン電流を信号電流として有機EL素子15に供給する。駆動トランジスタ14は、例えば、n型の薄膜トランジスタn型TFTで構成される。また、駆動トランジスタ14は、例えば、非晶質シリコン膜または非晶質シリコン膜をレーザアニールして結晶化した結晶性シリコン層を含む半導体層を有してもよいし、InまたはZn等を含む合金の酸化物からなる半導体層を有してもよい。有機EL素子15は、本発明の発光素子の一例であり、一方の電極カソードが負電源線22に接続されている。具体的には、有機EL素子15は、カソードが第2電源線である負電源線22に接続された発光素子である。駆動トランジスタ14により制御された上記信号電流が有機EL素子15へ流れることにより、有機EL素子15は発光する。スイッチングトランジスタ19は、本発明の第3スイッチングトランジスタの一例であり、ゲートが走査線18に接続され、静電保持容量13記他方の電極132と駆動トランジスタ14のソースとの導通及び非導通を切り換える。具体的には、スイッチングトランジスタ19は、ゲートが走査線18に接続され、ソース及びドレインの一方が駆動トランジスタ14のソースに接続され、ソース及びドレインの他方が静電保持容量13の電極132に接続された第3スイッチング素子である。スイッチングトランジスタ19は、静電保持容量13に保持された電位を駆動トランジスタ14のゲートソース電極間に印加することにより、有機EL素子15の発光開始タイミングを決定する機能を有する。スイッチングトランジスタ19は、例えば、n型の薄膜トランジスタn型TFTで構成されるが、p型の薄膜トランジスタp型TFTであってもよい。信号線16は、本発明のデータ線の一例であり、複数の発光画素10の列ごとに配置されている。具体的には、信号線16は、信号線駆動回路5信号線駆動回路5aまたは信号線駆動回路5bに接続され、発光画素10を含む画素列に属する各発光画素へ接続され、発光強度を決定する信号電圧を供給する機能を有する。走査線17は、本発明の走査線の一例であり、複数の発光画素10の行ごとに配置されている。具体的には、走査線17は、走査線駆動回路4に接続され、発光画素10を含む画素行に属する各発光画素に接続されている。これにより、走査線17は、発光画素10を含む画素行に属する各発光画素へ上記信号電圧を書き込むタイミングを決定する機能、及び当該発光画素の有する駆動トランジスタ14のゲートに参照電圧VREF1を印加し、有機EL素子15が発光を終了するタイミングを決定する機能を有する。走査線18は、本発明の制御線の一例であり、複数の発光画素10の行ごとに配置されている。具体的には、走査線18は、走査線駆動回路4に接続され、静電保持容量13の電極132の電位を駆動トランジスタ14のソースに接続することにより、静電保持容量13の電極間に保持されている輝度信号電圧を駆動トランジスタ14のゲートソース電極間に印加し、有機EL素子15が発光を開始するタイミングを決定する機能を有する。このように、表示装置1は、画素行数分の走査線17及び18を備える。参照電源線20は、本発明の第1の参照電位線の一例であり、所定の参照電位を供給する。具体的には、参照電源線20は、静電保持容量13の電極131と接続され、静電保持容量13の電極131の電圧値を規定する参照電圧VREF1を供給する。VREF1は、走査線17によってスイッチングトランジスタ12が導通してから、走査線18によってスイッチングトランジスタ19が導通するまで、駆動トランジスタ14がオフ状態となる電圧に設定されている。参照電源線24は、本発明の第2の参照電位線の一例であり、所定の参照電位を供給する。具体的には、参照電源線24は、静電保持容量23の電極232と接続され、静電保持容量23の電極232の電圧値を規定する参照電圧VREF2を供給する。なお、参照電源線24は、走査線17によりスイッチングトランジスタ11とスイッチングトランジスタ12が導通する直前の時間から、走査線18によりスイッチングトランジスタ19が導通する直前の時間まで、駆動トランジスタ14のゲート電極の電圧を安定的に維持させることができればよく、独立配線で給電されてもよいし、各発光画素10の正電源線21や負電源線22や参照電源線20や走査線18であってもよい。また、正電源線21は、本発明の第1電源線の一例であり、駆動トランジスタ14のドレインに接続され、駆動トランジスタ14のドレインの電位VDDを決定する。また、負電源線22は、本発明の第2電源線の一例であり、有機EL素子15のカソードに接続され、有機EL素子15のカソードの電位VEEを決定する。以上のように、表示装置1は構成される。なお、図1、図2には記載されていないが、参照電源線20及び参照電源線24、第1電源線である正電源線21及び第2電源線である負電源線22は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。次に、本実施の形態に係る表示装置1の制御方法について説明する。図3Aは、本発明の実施の形態に係る表示装置の制御方法の動作タイミングチャートの一例である。図3Aにおいて、横軸は時間を表している。また縦方向には、上から順に、上部表示部6a及び下部表示部6bの全ての発光画素10の行の走査線17、走査線18、及び全ての発光画素10の列の信号線16に発生する電圧の波形図が示されている。なお、表示部6の発光画素10は、n行m列からなり、上部表示部6aの発光画素10はp行m列からなるとしている。そのため、図3Aでは、上部表示部6aの発光画素10に対応した行の走査線17を、走査線171~走査線17pと示しており、対応した行の走査線18を走査線181~pと示しており、及び対応した列の信号線16を信号線161~mと示している。また、下部表示部6bについても同様に、走査線17p1~走査線17n、走査線18p1~n、及び信号線161~mと示している。ここで、図3Aにおいて、表示装置の特徴的な制御方法は以下の通りである。制御回路2は、走査線181~p及び走査線18p1~nを介して、上部表示部6a及び下部表示部6bの全ての発光画素10におけるスイッチングトランジスタ19を非導通とすると共に図3Aで時刻t0、走査線171~走査線17nを介して全ての発光画素10におけるスイッチングトランジスタ12を導通させ図3Aで時刻t1、駆動トランジスタ14のゲートに所定の参照電位を印加することで、全ての発光画素10有機EL素子15が同時に消光される非表示期間時刻t1~を開始する制御を行う。また、制御回路2は、走査線181~p及び走査線18p1~nを介して、全ての発光画素10におけるスイッチングトランジスタ19を導通させ図3Aで時刻t6、駆動トランジスタ14のゲート及びソースの間に静電保持容量13に保持された信号電圧VREF1-Vdataを印加することにより、全ての発光画素10有機EL素子15が同時に発光される表示期間時刻t6~を開始する制御を行う。非表示期間には、上部表示部6a及び下部表示部6bの全ての発光画素10における駆動トランジスタ14の初期化を行なうリセット期間が含まれる。典型的には、非表示期間とリセット期間とは同一期間である。このリセット期間は、図3Aに示した実施の形態においては、制御回路2が、走査線181~p及び走査線18p1~nを介して、上部表示部6a及び下部表示部6bの全ての発光画素10におけるスイッチングトランジスタ19を非導通とし図3Aで時刻t0~、かつ、走査線171~走査線17nによってスイッチングトランジスタ12を導通させることで図3Aで時刻t1~、負電源線22より有機EL素子15を介して一定の電位を駆動トランジスタ14のソースに印加すると共に、駆動トランジスタ14のゲートに所定の参照電位を印加することによって開始する。なお、本発明においては、後述の図3Bで説明するように、リセット期間の初期の期間において、発光画素10におけるスイッチングトランジスタ19を非導通とする必要はない。また、このリセット期間は、制御回路2が、走査線181~p及び走査線18p1~nを介してスイッチングトランジスタ19を導通させ、駆動トランジスタ14のゲート及びソースの間に静電保持容量13に保持された信号電圧VREF1-Vdataを印加することによって終了する。また、非表示期間には、全ての発光画素10におけるスイッチングトランジスタ19が非導通である状態で、上部表示部6a及び下部表示部6bのそれぞれにおける全ての発光画素10の静電保持容量13それぞれに、順次、信号電圧を保持させる書込期間が含まれる。この書込期間では、制御回路2が、上部表示部6a及び下部表示部6bのそれぞれにおける発光画素10の対応する行に配置された走査線17xを介して、順次、対応するスイッチングトランジスタ12及びスイッチングトランジスタ11を導通させ時刻t3、かつ、対応する発光画素10の列ごとの信号線16xから伝達される信号電圧を、対応する静電保持容量13に保持させることにより、上部表示部6a及び下部表示部6bそれぞれ全ての発光画素10における静電保持容量13はその信号電圧を保持する。ここで、書込期間は、図3Aに示すように、制御回路2により、リセット期間の少なくとも一部に含まれるように制御される。なお、典型的には、書込期間はリセット期間に含まれる。なお、書込期間は、上述のように、順次走査、すなわち、スイッチングトランジスタ12及びスイッチングトランジスタ11を行ごとに順番に導通させて、順番に信号電圧を保持させる走査方法で制御される場合に限られない。例えば、信号電圧を保持させる順序を行単位で入れ替えた走査方法で制御されるとしてもよい。この場合すなわち書込期間が行ごとに信号電圧を保持させる順序を入れ替えた走査方法で制御される場合、信号線16から伝達される信号電圧の順序を並び替え、例えば信号線16に伝達するデータの順番を3行目、5行目、1行目、2行目、4行目とすれば、それに対応させて走査線17をオンさせる順番を走査線173→走査線175→走査線171→走査線172→走査線174のように設定する。さらには信号線16に伝達するデータの順番とそれに対応させて走査線17をオンさせる順番とをフレーム毎に変えてもよい。以上を、換言すると、上下分割駆動を行なう本実施の形態の表示装置は、1フレーム中に非発光期間とは表示期間とを含むように制御される。非発光期間では、上部表示部6a及び下部表示部6b表示部6は一括消光され、表示期間では、全画素のデータ書き込みが完了した後、上部表示部6a及び下部表示部6b表示部6は一括発光される。例えば、制御回路2は、時刻t1において、上部表示部6a及び下部表示部6b表示部6の全発光画素10の走査線171~走査線17nの電圧レベルをLOWからHIGHに変化することで、非表示期間を開始すると共にリセット期間も開始する。ここで、リセット期間が開始されるのは、走査線171~走査線17nの電圧レベルをLOWからHIGHに変化することで、駆動トランジスタ14のゲートに所定の参照電位が印加され、駆動トランジスタ14のソース電圧は負電源線22より有機EL素子15の正の閾値電圧を加算した値の電圧となっているため、駆動トランジスタ14に逆バイアスの電圧が印加されて駆動トランジスタ14が初期化され始めるからである。なお、図3Bに示すように、リセット期間の初期の期間図3Bの時刻t0~t2において、発光画素10におけるスイッチングトランジスタ19を導通させていてもよい。この場合、時刻t1~t2において、上部表示部6a及び下部表示部6b表示部6の全発光画素10の信号線161~p及び信号線16p1~nの電圧レベルをHIGHからリセット電圧Vdata0に変化させた状態で、走査線181~pおよび走査線18p1~nの電圧レベルをHIGHとする。これにより、有機EL素子15のアノードに信号電圧16のVdata0電圧が印加され、有機EL素子15はアノードよりもカソードの電圧が高くなる逆バイアス状態となり、容量として機能する。よって駆動トランジスタのソース電圧が安定的にVdata0に保持され、駆動トランジスタのゲート電極にVREF1がおよびソース電極にVdata0が印加され、リセット工程が実行される。このように信号線16からリセット電圧を印加することによってより高速にリセット状態とすることができる。以下、上部表示部6aまたは下部表示部6bの一つの発光画素10を例に取り、本発明の実施の形態に係る表示部6の有する発光画素10の制御方法について説明する。図4は、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートの一例である。図4において、横軸は時間を表している。また縦方向には、上から順に、上部表示部6aまたは下部表示部6bの一つの発光画素10の走査線17x、走査線18x、及び信号線16yに発生する電圧の波形図が示されている。また、図5A~図5Nは、本発明の実施の形態に係る表示部の有する発光画素制御方法の動作タイミングチャートを説明するための図であり、画素回路の導通状態を示す図である。以下、例えば、走査線17x及び走査線18xの電圧レベルのHIGHは共に20V、LOWは共に-10Vに設定されているとして説明するが、スイッチングトランジスタ11、12、19の電気的特性に応じて走査線17と走査線18に別の電圧レベルHIGH、LOWを与えてもよい。まず、時刻t0において、図4に示すように、走査線駆動回路4は、上部表示部6aまたは下部表示部6bにおける全ての発光画素10に対応する走査線171~走査線17nの電圧レベルはLOWに維持したままであるので、スイッチングトランジスタ11及び12はオフ状態のままである。一方、走査線駆動回路4は、上部表示部6aまたは下部表示部6bにおける全ての発光画素10に対応する走査線181~p及び走査線18p1~nの電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ19をオフ状態とする。これにより、上部表示部6aまたは下部表示部6bにおける全ての発光画素10に対応する駆動トランジスタ14のソースと静電保持容量13の電極132とは非導通の状態となる例えば図5A。したがって、時刻t0では、駆動トランジスタ14のソースと静電保持容量13の電極132とが非導通の状態となった直後であるので、静電保持容量13の電極132には、静電保持容量23により有機EL素子15のアノードの電圧VEL1ONが保持され、駆動トランジスタ14のゲート電圧も静電保持容量13によりスイッチングトランジスタ19がオン状態の際の電圧が保持されており、有機EL素子15の発光は継続している。次に、時刻t1において、図3A及び図4に示すように、発光画素10の非表示期間を開始するとともに駆動トランジスタ14のリセット期間を開始する。本実施の形態では、上部表示部6aまたは下部表示部6bにおける全ての発光画素10において、非表示期間及びリセット期間が開始されるが、ここではそのうちの一つの発光画素10について説明する。具体的には、図4及び図5Bに示すように、走査線駆動回路4は、走査線18xの電圧レベルをLOWに維持し、スイッチングトランジスタ19はオフ状態非導通の状態のままである。また、走査線駆動回路4は、スイッチングトランジスタ19がオフ状態非導通の状態において、走査線17xの電圧レベルをLOWからHIGHに変化させ、スイッチングトランジスタ12及びスイッチングトランジスタ11をオン状態導通状態にさせる。具体的には、時刻t1において、駆動トランジスタ14のゲートには参照電源線20の参照電圧VREF1が印加され、駆動トランジスタ14のソース側には、負電源線22の電圧VEEと有機EL素子15の発光閾値電圧の絶対値以上の電圧との合計に相当する電圧が印加されている。また、静電保持容量13の電極131には参照電源線20の参照電圧VREF1が印加され、参照電源線20の参照電圧VREF1が保持される。このようにして、駆動トランジスタ14がオフ状態となる。換言すると、時刻t1において、スイッチングトランジスタ19がオフ状態非導通の状態であるため、駆動トランジスタ14のソース電圧である有機EL素子15のアノードの電位は、次第に負電源線22の電圧VEEと有機EL素子15の発光閾値電圧の絶対値の電圧との合計に漸近していく。これにより、前フレームN-1フレームの非表示期間区間において駆動トランジスタ14および有機EL素子15に蓄積された不要な電荷の放電すなわち駆動トランジスタ14のリセットが開始される。また、駆動トランジスタ14のソースには、負電源線22の電位VEEに対応した固定電圧が設定されはじめている。ここで、負電源線22の電位VEEに対応した固定電圧とは、例えば、負電源線22の電圧VEEに有機EL素子15が発光開始する閾値電圧の絶対値VthELを加えた値である。そのため、VEE=5V、VREF1=5V、VthEL=2V、VthTFT=1Vとすれば、駆動トランジスタ14には、Vgs-VthTFT=VREF1-VEEVthEL-VthTFT=-1<0となる逆バイアス一定の電圧が印加されはじめる。したがって、このとき駆動トランジスタ14はオフ状態となり、駆動トランジスタ14のソース-ドレイン電流は流れないので、有機EL素子15は発光しない。つまり、時刻t1において、有機EL素子15の発光は停止している。これにより、スイッチングトランジスタ19がオフ状態非導通状態において走査線17を介してスイッチングトランジスタ11及びスイッチングトランジスタ12を導通させた場合に、駆動トランジスタ14のゲート-ソース間において逆バイアス一定の電圧が印加されることに相当するので、有機EL素子15の自己放電による駆動トランジスタ14のソース電位の収束リセット期間が確実に開始される。次に、時刻t2において、図4に示すように、走査線駆動回路4は、走査線17xの電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ11及び12をオフ状態非導通状態とする。これにより、図5Cに示すように、静電保持容量13の電極131と参照電源線20とはオフ状態非導通状態となり、かつ、静電保持容量13の電極132と信号線16とはオフ状態非導通状態となる。また、駆動トランジスタ14のソースには、負電源線22の電位VEEに対応した固定電圧が設定されはじめている。より具体的には、時刻t2において、走査線駆動回路4は、図4に示すように、走査線18xの電圧レベルをLOWに維持しており、スイッチングトランジスタ19はオフ状態非導通の状態のままである。走査線駆動回路4は、スイッチングトランジスタ19がオフ状態非導通の状態において、走査線17xの電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ12及びスイッチングトランジスタ11をオフ状態非導通の状態にさせる。なお、駆動トランジスタ14のリセットは継続されている。なぜなら、静電保持容量23は、スイッチングトランジスタ11及びスイッチングトランジスタ12がオン状態導通の状態からオフ状態非導通の状態に切り替わった後も、静電保持容量23の第1電極231すなわち静電保持容量13の第2電極132の電位が変動するのを抑え、静電保持容量13は、静電保持容量13の第1電極131の電位が変動するのを抑える機能を果たすからである。つまり、静電保持容量13及び静電保持容量23により、スイッチングトランジスタ12及びスイッチングトランジスタ11がオフ状態非導通の状態となる時刻t2以降も、駆動トランジスタ14のゲート電位を安定的にVREF1に維持でき、駆動トランジスタ14のゲート-ソース間において逆バイアス一定の電圧を印加し続ける。次に、時刻t3において、図4に示すように、静電保持容量13の電極132への信号電圧の設定書込期間を開始する。具体的には、図4及び図5Dに示すように、走査線駆動回路4は、走査線18xの電圧レベルをLOWに維持し、スイッチングトランジスタ19はオフ状態非導通の状態のままである。走査線駆動回路4は、スイッチングトランジスタ19がオフ状態非導通の状態において、走査線17xの電圧レベルをLOWからHIGHに変化させ、スイッチングトランジスタ12及びスイッチングトランジスタ11をオン状態導通状態にさせる。このようにしても、駆動トランジスタ14のリセットは継続されている。なぜなら、駆動トランジスタ14のリセットは、駆動トランジスタ14のゲート-ソース間に一定の電圧逆バイアスが掛けられているからである。より具体的には、時刻t3において、駆動トランジスタ14のゲートには参照電源線20の参照電圧VREF1が印加され、駆動トランジスタ14のソース側には、負電源線22の電圧VEEと有機EL素子15の発光閾値電圧の絶対値以下の電圧との合計に相当する電圧が印加される。また、静電保持容量13の電極131には参照電源線20の参照電圧VREF1が印加されており、参照電源線20の参照電圧VREF1が保持されている。そのため、駆動トランジスタ14のリセットは継続される。また、時刻t3において、信号線駆動回路5は、信号線16yに信号電圧Vdata1を印加する。すると、静電保持容量13の電極132電圧Vxには、信号線16の信号電圧Vdata1が設定される。一方、静電保持容量13の電極131には、参照電源線20の参照電圧VREF1が設定されている。これにより、静電保持容量13には信号電圧Vdataと参照電圧VREF1との電位差に対応する電圧が保持される。また、この参照電圧VREF1は、駆動トランジスタ14をオフ状態非導通状態にするオフ電圧である。駆動トランジスタ14がオフ状態となるためには、有機EL素子15の発光閾値電圧をVthEL、駆動トランジスタ14の閾値電圧をVthTFTとして、VREF1≦VEEVthELVthTFTである。例えば駆動トランジスタ14の閾値電圧を1V、有機EL素子15の発光閾値電圧の絶対値を2Vとしたとき、正電源線21の電圧を25V、負電源線22の電圧を5V、参照電源線20の電圧を5Vと設定する。そして、時刻t3~時刻t4の期間、図4に示すように、走査線17xの電圧レベルがHIGHであるので、発光画素10の電極132には信号線16xから信号電圧Vdata1が印加され、同様に、発光画素10を含む画素行に属する各発光画素に対し駆動トランジスタ14のソースには、負電源線22の電位VEEに対応した固定電圧が設定されている。この期間において、参照電源線20には容量性負荷のみが接続されているので、走査線17の電圧レベルがHIGHとなっている期間において定常電流は発生せず、電圧降下は発生しない。また、スイッチングトランジスタ12のドレイン-ソース間に発生する電位差は、静電保持容量13の充電が完了した際は0Vとなる。信号線16とスイッチングトランジスタ11についても同様である。よって、静電保持容量13の電極131及び電極132には、それぞれ、信号電圧に対応した正確な参照電位VREF1及び信号電圧Vdataが書き込まれる。次に、時刻t4において、図4に示すように、走査線駆動回路4は、走査線17xの電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ11及び12をオフ状態非導通状態とする。これにより、図5Eに示すように、静電保持容量13の電極131と参照電源線20とはオフ状態非導通状態となり、かつ、静電保持容量13の電極132と信号線16とはオフ状態非導通状態となる。より具体的には、時刻t4において、走査線駆動回路4は、図3Aに示すように、走査線18xの電圧レベルをLOWに維持しており、スイッチングトランジスタ19はオフ状態非導通の状態のままである。走査線駆動回路4は、スイッチングトランジスタ19がオフ状態非導通の状態において、走査線17xの電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ12及びスイッチングトランジスタ11をオフ状態非導通の状態にさせる。なお、駆動トランジスタ14のリセットは継続されている。なぜなら、上述したように、静電保持容量13および静電保持容量23は、スイッチングトランジスタ11及びスイッチングトランジスタ12がオン状態導通の状態からオフ状態非導通の状態に切り替わった後も、静電保持容量13の電極131の電位が変動するのを抑える機能を果たすからである。つまり、静電保持容量13の電極131は、静電保持容量13および静電保持容量23により、スイッチングトランジスタ12及びスイッチングトランジスタ11が再度オフ状態非導通の状態となる時刻t4以降も、保持している電位を維持できるからである。駆動トランジスタ14のリセット期間を十分確保できれば、それだけ、駆動トランジスタ14のソースの電位は、参照電圧VREF1に対応した固定電圧VEEVthELに近づくことになり好ましく、本実施の形態では、時刻t6までリセット期間が継続する。ただし、本実施の形態では、駆動トランジスタ14のソースの電位は、時刻t5において、参照電圧VREF1に対応した固定電圧VELoff=VEEVthELに近づく例えば図5F。ここで、参照電圧VREF1に対応した固定電圧は、駆動トランジスタ14の電気特性、有機EL素子15の電気特性、及び参照電圧VREF1に基づいて決定される電位である。次に、時刻t6において、図4に示すように、駆動トランジスタ14のリセット期間を終了し、表示期間を開始する。具体的には、図4に示すように、走査線駆動回路4は、走査線17xの電圧レベルをLOWに維持し、スイッチングトランジスタ11及びスイッチングトランジスタ12はオフ状態非導通の状態に維持したまま、走査線18xの電圧レベルをLOWからHIGHに変化させ、スイッチングトランジスタ19をオン状態導通の状態にさせる。すると、図5Gに示されているように、駆動トランジスタ14のソースと静電保持容量13の電極132とが導通する。また、静電保持容量13の電極131は、参照電源線20と遮断されており、電極132は信号線16と遮断されている。これにより、時刻t6において、駆動トランジスタ14のゲート-ソース間は静電保持容量13と接続され、駆動トランジスタ14のゲートには静電保持容量13の電極131の電位VREF1-VdataVELoffが設定され、駆動トランジスタ14のソースには静電保持容量13の電極132の電位VEL2offが設定される。換言すると、静電保持容量13の電極131と電極132との間の電位差VREF1-Vdataが駆動トランジスタ14のゲートソース電極間に印加される。それにより、駆動トランジスタ14のゲートソース電極間電位差に応じて駆動トランジスタ14のドレインソース間に電流を流されるので有機EL素子15が発光を開始する。有機EL素子15が発光し始めると駆動トランジスタ14のソースの電位は変化し、VELONになる。そのとき、駆動トランジスタ14のゲートには静電保持容量13の電極131の電位VREF1-VdataVELonが設定され、駆動トランジスタ14のゲートソース電極間には静電保持容量13の電極131と電極132との間の電位差VREF1-Vdataが印加され続ける。つまり、駆動トランジスタ14のゲート電位はブートストラップ動作によりソース電位の変動と共に変化し、かつ、ゲート-ソース間には、静電保持容量13の両端電圧であるVREF1-Vdataが印加されるので、このVREF1-Vdataに対応した信号電流が有機EL素子15に流れ、有機EL素子15が発光する。なお、本実施の形態において、例えば、駆動トランジスタ14のソース電位はスイッチングトランジスタ19の導通により、7Vから10Vに変化する。時刻t6~時刻t7の期間すなわち表示期間では、ゲート-ソース間には、静電保持容量13の両端電圧であるVREF1-Vdataが印加され続け、上記信号電流が流れることにより有機EL素子15は発光を持続する。なお、時刻t0~時刻t7の期間は、表示装置1の有する全発光画素の発光強度が更新される1フレーム期間に相当し、時刻t7以降においても時刻t0~時刻t7の期間の動作が繰り返される。例えば、N1フレームにおける時刻t7~時刻t14は、上述した時刻t0~時刻t7にそれぞれ相当する。なお、図4および図5H~図5Nに示す時刻t7~時刻t14における表示部の有する発光画素の制御方法の動作は、時刻t0~時刻t7と同様であるため、説明は省略する。以上のように表示部6の有する発光画素10は制御され、前フレームにおける発光期間において駆動トランジスタ14に蓄積された電荷による閾値電圧の変動は解消される。つまり、上述したようにリセット期間を十分確保することにより駆動トランジスタ14の閾値電圧が安定する。換言すると、発光開始時の駆動トランジスタ14の電気特性は、上記のリセット期間が終了すると、前フレームの影響を受けることなく、有機EL素子15に所望の電流を供給することが可能となる。また、静電保持容量13は、信号電圧Vdata1等と参照電圧VREF1との電位差に対応する電圧が保持されると共に、静電保持容量13と静電保持容量23による合成容量により駆動トランジスタ14のゲートに参照電圧VREF1を安定的に供給しリセットが開始される。そのため、1つの画素の1つの発光動作のために、信号線16が消光データと発光データの2回分のデータ書き込みの時間だけ占有されることはない。その結果、1行の各画素に対し1回書き込むだけで済むので、設定された1フレーム期間に全行の書込動作を完了させるために、2倍の書込速度は要求されない。つまり、信号線16および走査線17、18の配線時定数を低減させる必要もなく、配線膜厚又は配線間用絶縁膜の膜厚を厚く形成する必要はない。したがって、その分プロセス時間を短縮し、スループットを向上させ、コストの低減を図ることができる。なお、上記書込期間の説明では、上部表示部6aまたは下部表示部6bにおける発光画素10の1つを例にとって説明したが、書込期間は、上部表示部6a及び下部表示部6bで一括に行われるものではない。この書込期間は、上述したように、上部表示部6aにおける発光画素10それぞれにおいて、実施されるものである。つまり、書込期間では、対応する発光画素10の走査線171~走査線18pそれぞれに対して上記の時刻t3~時刻t4に相当する期間となるように制御することにより、上部表示部6aの全ての発光画素10に所望の信号電圧の書き込みを行う。下部表示部6bについても同様である。なお、本実施の形態では、上部表示部6a及び下部表示部6bのそれぞれの発光画素10に対して、所望の信号電圧の書き込みを行うが、図3Aまたは図3Bに示したように、上部表示部6a及び下部表示部6bの対応する発光画素10において同期をとって行ってもよい。次に、上述したように、リセット期間を十分確保することにより、前フレームの影響を受けることなく、駆動トランジスタ14の閾値電圧が安定するメカニズムについて説明する。以下の説明では、一つの発光画素10を例に挙げて説明するが、まず、前フレームにおける発光期間において駆動トランジスタ14に蓄積された電荷による閾値電圧の変動が生じてしまうことについて説明し、その後、本実施の形態の表示装置の上述した制御によるリセット効果について説明する。図6は、駆動トランジスタに蓄積された電荷により閾値電圧の変動が生じることを示す特性図である。図7は、駆動トランジスタに蓄積された電荷を模式的に示す図である。図6において、縦軸は電流値のlog値Idを示しており、横軸はゲートに印加されるゲート電圧値を示している。ここで、図6に示す線Aは、駆動トランジスタの初期特性を示している。一方、図7aには、初期特性線Aを示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。同様に、線Bは、ゲートソース間に印加された電圧ストレスVgsストレスとも呼ぶが小さい場合の駆動トランジスタ14の特性を示している。図7bには、この線Bの特性を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。また、線Cは、Vgsストレスが大きい場合の駆動トランジスタの特性を示している。図7cには、この線Cの特性を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。図6及び図7に示すように、駆動トランジスタに大きなVgsストレスがかけられるほど、電荷が蓄積されていることがわかる。そして、電荷が蓄積されるほど大きなVgsストレスがかけられるほど、駆動トランジスタの閾値の変化Vthシフトが大きいことがわかる。つまり、この1フレーム期間での電荷の蓄積が、駆動トランジスタの電圧-電流特性に変動を示させる要因となっている。また、この電荷の蓄積は、Vgsストレス下で、比較的時間をかけて行われ、電荷の蓄積の解消にも比較的時間を要することが知られている。リセット期間が十分に確保されないパネルでは、電荷の蓄積の解消が不十分であった。その結果、駆動トランジスタの特性変動による残像が発生してしまうという課題があった。それに対して、上述した本実施の形態の表示装置及びその制御方法によれば、リセット期間を十分確保できるので、電荷の蓄積を解消し、駆動トランジスタの特性を初期特定に戻すことができる。これを図8に模式的に示している。ここで、図8は、駆動トランジスタに蓄積された電荷を解消するリセット効果を模式的に示す図である。なお、図8は、図7の構造を利用して模式的に示している。図8aに示すように、初期状態の駆動トランジスタに対して、Vgs>0のVgsストレスを印加する。すると、図8bに示すように、駆動トランジスタのゲート絶縁膜の局在準位に電荷がトラップされ、電荷が蓄積する。ここで、Vgs>0のVgsストレスとは、例えば、ソースに12V、ドレインに25V、ゲートに10Vを印加した状態である。そして、上述した制御方法により、十分確保したリセット期間を経過すると、図8cに示すように、駆動トランジスタのゲート絶縁膜の局在準位にトラップされている電荷が放出され、初期状態と同等になる。ここで、駆動トランジスタは、リセット期間において、例えば、ソースに0V、ドレインに5V、ゲートに5Vを印加し、Vgs<0のVgsストレスが印加されている。それにより、駆動トランジスタのゲート絶縁膜の局在準位にトラップされている電荷が放出される。なお、上記では、駆動トランジスタの構造として、チャネルエッチ構造を例にとって説明したが、それに限らない。エッチングストッパ構造でもよい。以上のように、実施の形態に係る表示装置によれば、簡単な画素回路で、駆動トランジスタの電気特性変動による残像を解消することができるだけでなく、表示領域を上下に分割して駆動する際に分割線が視認されないようにできる。具体的には、実施の形態に係る表示装置では、上述したように、表示期間において、表示部6の表示領域を一括発光し、かつ、非表示期間において表示部6の表示領域を一括消光することにより、順次発光を行った場合における上下分割線上で途切れて見えてしまうという問題白の縦バーを左右方向にスクロールした場合に顕著に現れるを解消する。例えば、図9に示すように、表示部6の表示領域において、上部表示部6aと下部表示部6bとを分割する上下分割線上では分割線が見えないという効果を奏する。ここで、図9は、本発明の表示装置の効果を示すための図である。さらに、実施の形態に係る表示装置では、非表示期間はリセット期間を兼ねるので、リセット期間を十分確保することができる。それにより、電気特性変動による影響残像を軽減できる。なお、上述したリセット期間は、1フレーム期間の、20パーセント以上の期間が好ましい。このリセット期間は、上述した制御方法を用いることにより、非発光期間と同じ期間となっている。ここで、非発光期間は、例えば時刻t1~時刻t7の期間であり、スイッチングトランジスタ19が非導通の状態においてスイッチングトランジスタ11及びスイッチングトランジスタ12を導通させてから、スイッチングトランジスタ11及びスイッチングトランジスタ12が非導通の状態においてスイッチングトランジスタ19を導通させるまでの期間に相当する。また、1フレーム期間とは、例えば時刻t1~時刻t8の期間であり、スイッチングトランジスタ19が非導通の状態においてスイッチングトランジスタ11及びスイッチングトランジスタ12を導通させてから時刻t1、次にスイッチングトランジスタ19が非導通の状態においてスイッチングトランジスタ11及びスイッチングトランジスタ12を導通させる時刻t8までの期間に相当する。以上、本発明によれば、簡単な画素回路で、表示領域を上下に分割して駆動する際に分割線が視認されないと共に、駆動トランジスタの電気特性変動による残像を解消することができる表示装置を実現することができる。なお、以上述べた実施の形態では、駆動トランジスタ14をn型トランジスタとして、有機EL素子15のカソードが共通電源線に接続されたものとし記述しているが、駆動トランジスタ14をp型トランジスタで形成し、有機EL素子15のアノードが共通電源線に接続された表示装置でも、上述した各実施の形態と同様の効果を奏する。また、例えば、本発明に係る表示装置は、図10に記載されたような薄型フラットTVに内蔵される。本発明に係る表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットTVが実現される。