"ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、上記ビットクロックを受ける毎に、上記第1の参照信号との相関値がゼロである第2の参照信号と上記受信信号との相関値を算出する第2の相関値算出手段と、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号/異符号を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力によって、上記発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりすることを特徴とするビットクロック同期回路。ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、上記ビットクロックを受ける毎に、上記第1の参照信号との相関値がゼロである第2の参照信号と上記受信信号との相関値を算出する第2の相関値算出手段と、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号/異符号を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力を参照して、或る時間内において、異符号となる場合の数と同符号となる場合の数を把握し、異符号となる場合の数より同符号となる場合の数が多ければ、上記発振信号の分周数を減らすことでビットクロックの位相を進め、同符号となる場合の数より異符号となる場合の数が多ければ、上記発振信号の分周数を減らすことでビットクロックの位相を遅らせることを特徴とするビットクロック同期回路。第1の相関値算出手段は、受信信号と第1の参照信号との相関値を所定の閾値と比較し、その比較結果に対応するデータを出力することを特徴とする請求項1または請求項2記載のビットクロック同期回路。第1の参照信号は、1ビットの前半が1、1ビットの後半が-1の信号であり、第2の参照信号は、1ビットの第一四半が1、1ビットの第二四半及び第三四半が-1、1ビットの第四四半が1の信号であることを特徴とする請求項1から請求項3のうちのいずれか1項記載のビットクロック同期回路。第1の参照信号は、1ビットの前半が-1、1ビットの後半が1の信号であり、第2の参照信号は、1ビットの第一四半が-1、1ビットの第二四半及び第三四半が1、1ビットの第四四半が-1の信号であることを特徴とする請求項1から請求項3のうちのいずれか1項記載のビットクロック同期回路。第1の参照信号は、1ビットの前半が-1、1ビットの後半が1の信号であり、第2の参照信号は、1ビットの第一四半が1、1ビットの第二四半及び第三四半が-1、1ビットの第四四半が1の信号であることを特徴とする請求項1から請求項3のうちのいずれか1項記載のビットクロック同期回路。第1の参照信号は、1ビットの前半が1、1ビットの後半が-1の信号であり、第2の参照信号は、1ビットの第一四半が-1、1ビットの第二四半及び第三四半が1、1ビットの第四四半が-1の信号であることを特徴とする請求項1から請求項3のうちのいずれか1項記載のビットクロック同期回路。マンチェスタ符号化されている変調信号を受信する受信回路と、上記受信回路により受信された変調信号である受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、上記ビットクロックを受ける毎に、上記第1の参照信号との相関値がゼロである第2の参照信号と上記受信信号との相関値を算出する第2の相関値算出手段と、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号/異符号を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力によって、上記発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりすることを特徴とする受信装置。マンチェスタ符号化されている変調信号を受信する受信回路と、上記受信回路により受信された変調信号である受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、上記ビットクロックを受ける毎に、上記第1の参照信号との相関値がゼロである第2の参照信号と上記受信信号との相関値を算出する第2の相関値算出手段と、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号/異符号を示すパルス情報を出力するパルス出力手段と、発振器から出力される発振信号を分周してビットクロックを生成し、そのビットクロックを上記第1及び第2の相関値算出手段に出力するビットクロック生成手段とを備え、上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力を参照して、或る時間内において、異符号となる場合の数と同符号となる場合の数を把握し、異符号となる場合の数より同符号となる場合の数が多ければ、上記発振信号の分周数を減らすことでビットクロックの位相を進め、同符号となる場合の数より異符号となる場合の数が多ければ、上記発振信号の分周数を減らすことでビットクロックの位相を遅らせることを特徴とする受信装置。従来の受信装置は以上のように構成されているので、ビットクロック毎に、少なくとも3つの相関値を計算する必要があり、相関値の計算量が多くなるあるいは、回路規模が大きくなる課題があった。また、マンチェスタ符号化されている変調信号である受信信号が歪んでいる場合や、その受信信号のSN比が劣化している場合、ビット区切り位置を示す信号再生ビットクロックが正しいビットの区切り位置の前後で揺らいでしまうため受信信号が歪んでいる場合や、受信信号に雑音が重畳されている場合、正しいビットの区切り位置ではないタイミングの相関値の絶対値が最大になることがあるために、ビット区切り位置を示す信号が正しいビットの区切り位置の前後で揺らいでしまうことがある、適正なビットクロックが安定的に得られない課題があった。この発明は上記のような課題を解決するためになされたもので、少ない計算量で、適正なビットクロックを安定的に得ることができるビットクロック同期回路を得ることを目的とする。また、この発明は、少ない計算量で、適正なビットクロックを安定的に得ることができるビットクロック同期回路を用いて、データを正確に復号することができる受信装置を得ることを目的とする。この発明に係るビットクロック同期回路は、ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、ビットクロックを受ける毎に、第1の参照信号との相関値がゼロである第2の参照信号と受信信号との相関値を算出する第2の相関値算出手段と、第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号/異符号を示すパルス情報を出力するパルス出力手段と、パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、ビットクロック生成手段が発振信号を分周する際、フィルタの出力によって、発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりするようにしたものである。この発明によれば、ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、ビットクロックを受ける毎に、第1の参照信号との相関値がゼロである第2の参照信号と受信信号との相関値を算出する第2の相関値算出手段と、第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号/異符号を示すパルス情報を出力するパルス出力手段と、パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、ビットクロック生成手段が発振信号を分周する際、フィルタの出力によって、発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりするように構成したので、少ない計算量で、適正なビットクロックを安定的に得ることができる効果がある。実施の形態1.図1はこの発明の実施の形態1による受信装置を示す構成図である。図1において、受信回路1は例えばアンテナや復調回路などから構成されており、アンテナが図示せぬ送信装置から送信された送信信号マンチェスタ符号化されている変調信号を受信すると、復調回路が当該変調信号を復調して、その復調信号である受信信号をビットクロック同期回路2に出力する処理を実施する。ただし、送信装置における送信信号の変調方式は特に問わず、どのような方式で変調されていてもよい。また、送信装置が送信信号を変調しないで送信する場合には、受信回路1は当該送信信号を受信すればよく、その送信信号に対する復調処理は行わない。なお、マンチェスタ符号化されている変調信号以下、マンチェスタ符号化変調信号と称するは、ビットクロックと同期している場合、例えば、図2の左列に示すように、そのビットクロックの中央で、信号レベルがLレベル低電位レベルからHレベル高電位レベルまたはHレベルからLレベルに遷移する。この実施の形態1では、信号レベルがLレベルからHレベルに遷移する場合、変調信号が0のデータを表し、信号レベルがHレベルからLレベルに遷移する場合、変調信号が1のデータを表しているものとする。ビットクロック同期回路2は受信回路1から出力された受信信号とビットクロックの同期を確立して、その受信信号が表しているデータを出力する回路である。ビットクロック同期回路2の相関器11は例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、分周制御部18からビットクロックを受ける毎に、受信回路1から出力された受信信号と参照信号A第1の参照信号との相関値Aを算出し、その相関値Aを比較器12に出力する処理を実施する。例えば、参照信号Aは、図2に示すように、0のデータに対応するマンチェスタ符号化変調信号に相当し、1ビットの前半が1で、1ビットの後半が-1の信号である。比較器12は例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、相関器11から出力された相関値Aと所定の閾値例えば、0を比較し、その比較結果に対応するデータを論理回路15に出力するとともに、そのデータを外部に出力する処理を実施する。なお、相関器11及び比較器12から第1の相関値算出手段が構成されている。相関器13は例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、分周制御部18からビットクロックを受ける毎に、受信回路1から出力された受信信号と参照信号B第2の参照信号との相関値Bを算出し、その相関値Bを比較器14に出力する処理を実施する。参照信号Bは、参照信号Aとの相関値がゼロの信号であり、例えば、図2に示すように、1ビットの第一四半が1、1ビットの第二四半及び第三四半が-1、1ビットの第四四半が1の信号である。比較器14は例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、相関器13から出力された相関値Bと所定の閾値例えば、0を比較し、その比較結果に対応するデータを論理回路15に出力する処理を実施する。なお、相関器13及び比較器14から第2の相関値算出手段が構成されている。論理回路15はパルス出力手段であって、例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されている。そして、比較器12,14から出力されたデータを参照して、相関器11により算出された相関値Aの符号と、相関器13により算出された相関値Bの符号とを把握し、その相関値Aの符号と相関値Bの符号が等しい場合、同符号であることを示すパルスパルス情報を出力する。逆に、相関値Aの符号と相関値Bの符号が異なる場合、異符号であることを示すパルスパルス情報を出力する。後述のように、相関値Aの符号と相関値Bの符号が等しい場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる。逆に、相関値Aの符号と相関値Bの符号が異なる場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている。フィルタはパルス出力手段が出力する同符号/異符号を示すパルスを平均化する。フィルタの実現例と具体的な動作は後述する。ビットクロック生成手段は、フィルタの出力によって、ある時間内に異符号となるより同符号となる場合の数が十分多ければ発振信号の分周数を減らすことでビットクロックの位相を進める。一方、ある時間内に同符号となるより異符号となる場合の数が十分多ければビットクロック生成手段において発振信号の分周数を増やすことでビットクロックの位相を遅らせる。このように構成することによって、相関値Aの符号と相関値Bの符号が同符号か異符号かによって、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいるか遅れているかを判定し、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合は発振信号の分周数を減らすことでビットクロックの位相を進め、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合は発振信号の分周数を減らすことでビットクロックの位相を遅らせる。このように制御することで、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置になり、受信信号に正しく同期したビットクロックが得られる。以下、上述したフィルタの具体的な実現回路の一例を示す。フィルタは、例えば、U/Dカウンタ16で構成される。パルス出力手段である論理回路15は、相関値Aの符号と相関値Bの符号が等しい場合、カウント値のカウントダウンを指示するカウントダウンパルスDOWNをU/Dカウンタ16に出力し、相関値Aの符号と相関値Bの符号が異なる場合、カウント値のカウントアップを指示するカウントアップパルスUPをU/Dカウンタ16に出力する処理を実施する。U/Dカウンタ16はKビットのカウンタであり、論理回路15からカウントダウンパルスDOWNが出力された場合、カウント値C例えば、動作開始時、繰り上がりキャリー発生時及び繰り下がりボロー発生時に、カウント値Cとして、2K/2が設定されるをカウントダウン1だけデクリメントし、そのカウントダウンに伴って、そのカウント値Cの繰り下がりが発生すれば、ボロー信号BORROWを分周制御部18に出力する処理を実施する。一方、論理回路15からカウントアップパルスUPが出力された場合、カウント値Cをカウントアップ1だけインクリメントし、そのカウントアップに伴って、そのカウント値Cの繰り上がりが発生すれば、キャリー信号CARRYを分周制御部18に出力する処理を実施する。なお、U/Dカウンタ16はカウント手段を構成している。発振器17はビットクロックのN倍の周波数の発振信号を分周制御部18に出力する素子である。分周制御部18は例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、発振器17から出力される発振信号をN分周してビットクロックを生成し、そのビットクロックを相関器11,13に出力する処理を実施する。ただし、分周制御部18は発振信号を分周する際、U/Dカウンタ16からボロー信号BORROWが出力されれば、その発振信号の分周数をNからN-1に減らし、その発振信号をN-1分周してビットクロックを生成する。一方、U/Dカウンタ16からキャリー信号CARRYが出力されれば、その発振信号の分周数をNからN1に増やし、その発振信号をN1分周してビットクロックを生成する。なお、分周制御部18はビットクロック生成手段を構成している。図1の例では、ビットクロック同期回路2の構成要素である相関器11、比較器12、相関器13、比較器14、論理回路15、U/Dカウンタ16、発振器17及び分周制御部18のそれぞれが専用のハードウェアで構成されているものを想定しているが、ビットクロック同期回路2がコンピュータで構成されていてもよい。ビットクロック同期回路2がコンピュータで構成される場合、相関器11、比較器12、相関器13、比較器14、論理回路15、U/Dカウンタ16、発振器17及び分周制御部18の処理内容を記述しているプログラムをコンピュータのメモリに格納し、当該コンピュータのCPUが当該メモリに格納されているプログラムを実行するようにすればよい。図2はマンチェスタ符号化変調信号及び参照信号A,Bの波形を示す説明図である。ただし、図2の例では、雑音や歪みがないときの理想的なマンチェスタ符号化変調信号の受信波形を示している。マンチェスタ符号化変調信号は、上述したように、ビットクロックと同期している場合、そのビットクロックの中央で、信号レベルがLレベルからHレベルまたはHレベルからLレベルに遷移するものである。この実施の形態1では、マンチェスタ符号化変調信号は、信号レベルがLレベルからHレベルに遷移する場合、0のデータを表し、信号レベルがHレベルからLレベルに遷移する場合、1のデータを表すものとする。また、この実施の形態1では、参照信号Aと参照信号Bは、相関値が0となるように選択されている。具体的には、参照信号Aは、0のデータに対応するマンチェスタ符号化変調信号に相当し、1ビットの前半が1で、1ビットの後半が-1になる信号が選択されている。また、参照信号Bは、1ビットの第一四半が1、1ビットの第二四半及び第三四半が-1、1ビットの第四四半が1になる信号が選択されている。次に動作について説明する。受信回路1は、図示せぬ送信装置がマンチェスタ符号化変調信号を送信すると、そのマンチェスタ符号化変調信号を受信する。受信回路1は、送信装置から送信されたマンチェスタ符号化変調信号を受信すると、そのマンチェスタ符号化変調信号を復調し、その復調信号である受信信号をビットクロック同期回路2に出力する。送信装置における変調処理や、受信回路1における復調処理自体は公知の技術であるため詳細な説明は省略する。ビットクロック同期回路2の相関器11は、受信回路1から受信信号を入力すると、分周制御部18からビットクロックを受ける毎に、その受信信号と参照信号Aとの相関値Aを算出し、その相関値Aを比較器12に出力する。具体的には、相関器11は、オーバーサンプルクロック1ビットをオーバーサンプルするクロックの標本化時刻毎に、その受信信号と参照信号Aの値を乗算するとともに、その乗算結果である積を1ビットに亘って加算し、その加算結果を相関値Aとして比較器12に出力する。ただし、参照信号Aが、図2に示すように、1から-1に遷移する信号であって、1と-1のみからなる信号である場合、受信信号と参照信号Aを乗算しても、その乗算結果の絶対値は受信信号の絶対値と変わりがなく、符号のみが変化するものであるため、受信信号と参照信号Aの乗算処理を実施することなく、加減算処理だけで相関値Aを算出することが可能である。相関器13は、受信回路1から受信信号を入力すると、分周制御部18からビットクロックを受ける毎に、その受信信号と参照信号Bとの相関値Bを算出し、その相関値Bを比較器14に出力する。具体的には、相関器13は、相関器11と同様に、オーバーサンプルクロックの標本化時刻毎に、その受信信号と参照信号Bの値を乗算するとともに、その乗算結果である積を1ビットに亘って加算し、その加算結果を相関値Bとして比較器14に出力する。ただし、参照信号Bが、図2に示すように、1から-1に遷移してから1に遷移する信号であって、1と-1のみからなる信号である場合、受信信号と参照信号Bを乗算しても、その乗算結果の絶対値は受信信号の絶対値と変わりがなく、符号のみが変化するものであるため、受信信号と参照信号Bの乗算処理を実施することなく、加減算処理だけで相関値Bを算出することが可能である。ここで、相関器11,13から出力される相関値A,Bとクロック位相の進み遅れの関係について説明する。[1]マンチェスタ符号化変調信号の信号レベルがLレベルからHレベルに遷移する場合0のデータを表している場合aマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にある場合図2の左列を参照→受信信号と参照信号Aとの相関値Aは負になる。受信信号と参照信号Bとの相関値Bは0になる。bマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合図2の中央列を参照→受信信号と参照信号Aとの相関値Aは負になる。受信信号と参照信号Bとの相関値Bは負になる。cマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合図2の右列を参照→受信信号と参照信号Aとの相関値Aは負になる。受信信号と参照信号Bとの相関値Bは正になる。[2]マンチェスタ符号化変調信号の信号レベルがHレベルからLレベルに遷移する場合1のデータを表している場合aマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にある場合図2の左列を参照→受信信号と参照信号Aとの相関値Aは正になる。受信信号と参照信号Bとの相関値Bは0になる。bマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合図2の中央列を参照→受信信号と参照信号Aとの相関値Aは正になる。受信信号と参照信号Bとの相関値Bは正になる。cマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合図2の右列を参照→受信信号と参照信号Aとの相関値Aは正になる。受信信号と参照信号Bとの相関値Bは負になる。比較器12は、相関器11から相関値Aを受けると、その相関値Aと所定の閾値を比較し、その比較結果に対応するデータを論理回路15に出力するとともに、そのデータを外部に出力する。この実施の形態1で用いている参照信号Aは、1ビットの前半が1で、1ビットの後半が-1になる信号であり、1ビットに亘って参照信号Aを加算すると、その加算結果が0となる。このため、参照信号Aを用いる場合、その相関値Aと比較する閾値として0を用いることができる。例えば、閾値が0である場合、相関器11から出力された相関値Aが負であれば図2に示すように、マンチェスタ符号化変調信号が0のデータを表している場合、相関値Aは、クロック位相の進み遅れに関係なく、常に負になる、0の閾値より小さいため、比較結果として、0のデータを出力する。一方、相関器11から出力された相関値Aが正であれば図2に示すように、マンチェスタ符号化変調信号が1のデータを表している場合、相関値Aは、クロック位相の進み遅れに関係なく、常に正になる、0の閾値より大きいため、比較結果として、1のデータを出力する。比較器14は、相関器13から相関値Bを受けると、その相関値Bと所定の閾値を比較し、その比較結果に対応するデータを論理回路15に出力する。この実施の形態1で用いている参照信号Bは、1から-1に遷移してから1に遷移する信号であり、1ビットに亘って参照信号Bを加算すると、その加算結果が0となる。このため、参照信号Bを用いる場合、その相関値Bと比較する閾値として0を用いることができる。例えば、閾値が0である場合、相関器13から出力された相関値Bが負であれば、0の閾値より小さいため、比較結果として、0のデータを出力する。一方、相関器13から出力された相関値Bが正であれば、0の閾値より大きいため、比較結果として、1のデータを出力する。なお、相関器13から出力された相関値Bが0である場合、0,1以外のデータ例えば、2のデータを出力する。あるいは、データの出力を行わないようにする。論理回路15は、比較器12,14から出力されたデータを参照して、相関器11により算出された相関値Aの符号と、相関器13により算出された相関値Bの符号とを把握する。即ち、論理回路15は、比較器12,14から出力されたデータが0であれば、相関値A,Bの符号が負、比較器12,14から出力されたデータが1であれば、相関値A,Bの符号が正であると把握する。論理回路15は、相関値Aの符号と相関値Bの符号が等しい場合、即ち、図2の中央列に示すように、0のデータを表しているマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいるために、相関値A,Bの符号が負となっている場合、あるいは、1のデータを表しているマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいるために、相関値A,Bの符号が正となっている場合、カウント値のカウントダウンを指示するカウントダウンパルスDOWNをU/Dカウンタ16に出力する。一方、相関値Aの符号と相関値Bの符号が異なる場合、即ち、図2の右列に示すように、0のデータを表しているマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れているために、相関値Aの符号が負、相関値Bの符号が正となっている場合、あるいは、1のデータを表しているマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れているために、相関値Aの符号が正、相関値Bの符号が負となっている場合、カウント値のカウントアップを指示するカウントアップパルスUPをU/Dカウンタ16に出力する。なお、比較器14から出力されたデータが0,1以外、あるいは、データが出力されない場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にあるため、カウントダウンパルスDOWN,カウントアップパルスUPのいずれも出力しない。U/Dカウンタ16は、Kビットのカウンタであり、例えば、動作開始時、繰り上がりキャリー発生時及び繰り下がりボロー発生時に、カウント値Cとして、2K/2が設定される。U/Dカウンタ16は、論理回路15からカウントダウンパルスDOWNが出力された場合、カウント値Cをカウントダウンカウント値Cを1だけデクリメントする。また、論理回路15からカウントアップパルスUPが出力された場合、カウント値Cをカウントアップカウント値Cを1だけインクリメントする。ここで、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合、論理回路15からカウントダウンパルスDOWNが繰り返し出力されるため、U/Dカウンタ16のカウント値Cが繰り返しカウントダウンされる。そして、U/Dカウンタ16のカウント値Cが0までカウントダウンされた後、論理回路15からカウントダウンパルスDOWNが出力されると、カウント値Cの繰り下がりが発生するため、そのときだけ、U/Dカウンタ16がボロー信号BORROWを分周制御部18に出力する。一方、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合、論理回路15からカウントアップパルスUPが繰り返し出力されるため、U/Dカウンタ16のカウント値Cが繰り返しカウントアップされる。そして、U/Dカウンタ16のカウント値Cが2K-1までカウントアップされた後、論理回路15からカウントアップパルスUPが出力されると、カウント値Cの繰り上がりが発生するため、そのときだけ、U/Dカウンタ16がキャリー信号CARRYを分周制御部18に出力する。発振器17は、固定の周波数の発振信号を分周制御部18に出力する素子であり、具体的には、ビットクロックのN倍の周波数の発振信号を分周制御部18に出力する。分周制御部18は、発振器17から出力される発振信号をN分周してビットクロック発振信号の周波数の1/Nの信号を生成し、そのビットクロックを相関器11,13に出力する。ただし、分周制御部18は、発振信号を分周する際、U/Dカウンタ16からボロー信号BORROWが出力されれば、その発振信号の分周数をNからN-1に減らし、その発振信号をN-1分周してビットクロック発振信号の周波数の1/N-1の信号を生成する。これにより、分周制御部18から相関器11,13に出力されるビットクロックの周波数が高くなるため、そのビットクロックの位相が進み、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置に近づくようになる。一方、分周制御部18は、発振信号を分周する際、U/Dカウンタ16からキャリー信号CARRYが出力されれば、その発振信号の分周数をNからN1に増やし、その発振信号をN1分周してビットクロック発振信号の周波数の1/N1の信号を生成する。これにより、分周制御部18から相関器11,13に出力されるビットクロックの周波数が低くなるため、そのビットクロックの位相が遅れ、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置に近づくようになる。なお、分周制御部18は、U/Dカウンタ16からボロー信号BORROW又はキャリー信号CARRYが出力されて、発振信号をN-1分周又はN1分周してビットクロックを生成した後、次の発振信号を分周するタイミングで、その発振信号の分周数をNに戻し、その発振信号をN分周してビットクロック発振信号の周波数の1/Nの信号を生成する。この実施の形態1では、カウントダウンパルスDOWNやカウントアップパルスUPによって直接的に発振信号の分周数を制御するのではなく、上述したように、カウントダウンパルスDOWN又はカウントアップパルスUPの出力が連続することで、ボロー信号BORROW又はキャリー信号CARRYが出力されたときに、発振信号の分周数を制御するようにしているので、分周制御部18から出力されるビットクロックの揺らぎジッタを抑えることができる。このような分周数の制御方法はランダムウォークフィルタと称される。以上で明らかなように、この実施の形態1によれば、ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と参照信号Aとの相関値Aを算出する相関器11と、ビットクロックを受ける毎に、その受信信号と参照信号Bとの相関値Bを算出する相関器13と、相関器11,13により算出された相関値A,Bの符号が等しい場合、カウントダウンパルスDOWNを出力し、それらの相関値A,Bの符号が異なる場合、カウントアップパルスUPを出力する論理回路15と、論理回路15からカウントダウンパルスDOWNが出力された場合、カウント値Cをカウントダウンするとともに、そのカウントダウンに伴ってカウント値Cの繰り下がりが発生すればボロー信号BORROWを出力し、論理回路15からカウントアップパルスUPが出力された場合、そのカウント値Cをカウントアップするとともに、そのカウントアップに伴ってカウント値Cの繰り上がりが発生すればキャリー信号CARRYを出力するU/Dカウンタ16とを設け、発振器17から出力される発振信号をN分周してビットクロックを生成し、そのビットクロックを相関器11,13に出力する分周制御部18が、その発振信号を分周する際、U/Dカウンタ16からボロー信号BORROWが出力されれば、その発振信号の分周数を減らし、U/Dカウンタ16からキャリー信号CARRYが出力されれば、その発振信号の分周数を増やすように構成したので、少ない計算量で、適正なビットクロックを安定的に得ることができる効果を奏する。即ち、この実施の形態1によれば、ビットクロック毎に算出する相関値が相関値A,Bの2つで足りるため、従来のビットクロック同期回路よりも相関値の計算量が少なくなり、回路規模を小さくすることができる。また、受信信号が歪んでいる場合や受信信号のSN比が劣化している場合であっても、ビット区切り位置を示す信号再生ビットクロックが正しいビットの区切り位置の前後で揺らぐのをランダムウォークフィルタによって防ぐことができるため、適正なビットクロックを安定的に得ることができる。また、この実施の形態1によれば、少ない計算量で、適正なビットクロックを安定的に得ることができるビットクロック同期回路2を用いて受信装置を構成しているので、データを正確に復号することができる受信装置を得ることができる効果を奏する。また、この実施の形態1によれば、参照信号Aが、1ビットの前半が1、1ビットの後半が-1の信号であり、参照信号Bが、1ビットの第一四半が1、1ビットの第二四半及び第三四半が-1、1ビットの第四四半が1の信号であるように構成したので、受信信号と参照信号A,Bの乗算処理を実施することなく、加減算処理だけで相関値A,Bを算出することが可能になり、計算量の削減を図ることができる効果を奏する。この実施の形態1では、参照信号Aが、1ビットの前半が1、1ビットの後半が-1の信号であり、参照信号Bが、1ビットの第一四半が1、1ビットの第二四半及び第三四半が-1、1ビットの第四四半が1の信号であるものを示したが、これは一例に過ぎず、例えば、参照信号Aが、1ビットの前半が-1、1ビットの後半が1の信号であり、参照信号Bが、1ビットの第一四半が-1、1ビットの第二四半及び第三四半が1、1ビットの第四四半が-1の信号であっても、受信信号と参照信号A,Bの乗算処理を実施することなく、加減算処理だけで相関値A,Bを算出することが可能になる。また、参照信号Aが、1ビットの前半が-1、1ビットの後半が1の信号であり、参照信号Bが、1ビットの第一四半が1、1ビットの第二四半及び第三四半が-1、1ビットの第四四半が1の信号である場合や、参照信号Aが、1ビットの前半が1、1ビットの後半が-1の信号であり、参照信号Bが、1ビットの第一四半が-1、1ビットの第二四半及び第三四半が1、1ビットの第四四半が-1の信号である場合には、この実施の形態1において、同符号と判定していた判定を異符号と判定し、異符号と判定していた判定を同符号と判定することで、同一の効果が得られるビットクロック同期回路を構成することができる。なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。"