"通常動作状態とメモリセルのデータを保持するスタンバイ状態とを有するスタティックメモリを備える半導体集積回路装置であり、前記スタティックメモリは、複数のメモリセルが行列状に配列され、前記メモリセルは、N型MOSトランジスタとP型MOSトランジスタで構成されるインバータを含み、前記P型MOSトランジスタに電源電圧を与えるセル電源電圧線と、前記N型MOSトランジスタにソース電圧を与えるセルソース電圧線とを有し、前記スタンバイ状態において、前記スタティックメモリを第1状態と第2状態のいずれの状態にも設定可能で有り、いずれの状態においても、前記通常動作状態より前記セル電源電圧線の電圧は低く、前記第1状態では、前記第2状態より、前記セル電源電圧線およびセルソース電圧線の電圧が低いことを特徴とする半導体集積回路装置。通常動作状態とメモリセルのデータを保持するスタンバイ状態とを有するスタティックメモリを備える半導体集積回路装置であり、前記スタティックメモリは、複数のメモリセルが行列状に配列され、前記メモリセルは、N型MOSトランジスタとP型MOSトランジスタで構成されるインバータを含み、前記P型MOSトランジスタに電源電圧を与えるセル電源電圧線と、前記N型MOSトランジスタにソース電圧を与えるセルソース電圧線と、前記N型MOSトランジスタのバックゲートにバックゲート電圧を与えるバックゲート電圧線とを有し、前記スタンバイ状態において、前記スタティックメモリを第3状態と第4状態のいずれの状態にも設定可能で有り、前記第3状態では、前記セルソース電圧線と前記バックゲート電圧線の電圧は等しく、接地電圧より高く、前記第4状態では、前記バックゲート電圧線の電圧が前記接地電圧以上であり、前記セルソース電圧線より低いことを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記N型MOSトランジスタのチャネルリーク電流が、前記第1状態よりも前記第2状態の方が低いことを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記N型MOSトランジスタのチャネルリーク電流が、前記第3状態よりも前記第4状態の方が低いことを特徴とする半導体集積回路装置。請求項1~4のいずれか1項に記載の半導体集積回路装置において、前記メモリセルが、ゲートリークと基板リークのリーク電流の和と、チャネルリークの電流成分といずれが多いかを判定し、その判定結果をリーク判定信号として出力するリーク種判定部と、前記リーク判定信号に基づいて、前記メモリセルに供給する電圧を可変制御する電圧制御部とを有すること特徴とする半導体集積回路装置。請求項5記載の半導体集積回路装置において、前記リーク種判定部は、ゲートリークと基板リークとのリーク電流を測定する第1のリーク測定用トランジスタと、チャネルリークのリーク電流を測定する第2のリーク測定用トランジスタと、前記第1のリーク測定用トランジスタ、および前記第2のリーク測定用トランジスタのリーク電流を比較し、ゲートリークと基板リーク、またはチャネルリークのいずれのリーク電流が多いかを判定し、その結果をリーク判定信号として出力する判定部とよりなることを特徴とする半導体集積回路装置。請求項5記載の半導体集積回路装置において、前記リーク種判定部は、温度によりリーク判定信号を切り替えることを特徴とする半導体集積回路装置。請求項7記載の半導体集積回路装置において、前記リーク種判定部は、温度センサ部と判定部とよりなり、前記温度センサ部が測定した温度が、しきい値温度よりも高い場合、チャネルリークが多いと判定し、前記温度センサ部が測定した温度がしきい値温度よりも低い場合、ゲートリークと基板リークが多いと判定し、その結果をリーク判定信号として出力することを特徴とする半導体集積回路装置。請求項1~4のいずれか1項に記載の半導体集積回路装置において、状態の選定は、前記スタティックメモリの外から与えられることを特徴とする半導体集積回路装置。請求項1~9のいずれか1項に記載の半導体集積回路装置において、中央処理部や任意の機能を実現するロジック回路からなる論理回路を備えたことを特徴とする半導体集積回路装置。請求項1または3記載の半導体集積回路装置において、前記半導体集積回路装置の外部から与えられる信号を保持するレジスタを有し、前記レジスタは、前記信号により前記第1状態または前記第2状態のいずれかに設定されることを特徴とする半導体集積回路装置。請求項2または4記載の半導体集積回路装置において、前記半導体集積回路装置の外部から与えられる信号を保持するレジスタを有し、前記レジスタは、前記信号により前記第3状態または前記第4状態のいずれかに設定されることを特徴とする半導体集積回路装置。ところが、上記のような半導体メモリにおけるリーク電流低減技術では、次のような問題点があることが本発明者により見い出された。トランジスタなどの半導体素子の微細化によりリーク電流成分は多様となっており、ある条件たとえば、低温では、チャネルリークよりも、ゲートリーク、あるいは基板リークが多くなる場合がある。よって、リーク電流成分が変わればリーク電流低減技術もそれに応じて変えなければならず、チャネルリークのみを抑制する技術では、リーク電流成分に応じて最適にリーク電流を低減することができないという問題がある。本発明の目的は、メモリセルのリーク電流成分に応じて、最適な電圧制御を行い、リーク電流を大幅に低減することのできる技術を提供することにある。本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明は、通常動作状態とメモリセルのデータを保持するスタンバイ状態とを有するスタティックメモリを備える半導体集積回路装置であり、スタティックメモリは、複数のメモリセルが行列状に配列され、メモリセルは、N型MOSトランジスタとP型MOSトランジスタで構成されるインバータを含み、P型MOSトランジスタに電源電圧を与えるセル電源電圧線と、N型MOSトランジスタにソース電圧を与えるセルソース電圧線とを有し、スタンバイ状態において、スタティックメモリを第1状態と第2状態のいずれの状態にも設定可能で有り、いずれの状態においても、通常動作状態よりセル電源電圧線の電圧は低く、第1状態では、第2状態より、セル電源電圧線およびセルソース電圧線の電圧が低いものである。また、本発明は、通常動作状態とメモリセルのデータを保持するスタンバイ状態とを有するスタティックメモリを備える半導体集積回路装置であり、スタティックメモリは、複数のメモリセルが行列状に配列され、メモリセルは、N型MOSトランジスタとP型MOSトランジスタで構成されるインバータを含み、P型MOSトランジスタに電源電圧を与えるセル電源電圧線と、N型MOSトランジスタにソース電圧を与えるセルソース電圧線と、N型MOSトランジスタのバックゲートにバックゲート電圧を与えるバックゲート電圧線とを有し、スタンバイ状態において、スタティックメモリを第3状態と第4状態のいずれの状態にも設定可能で有り、第3状態では、セルソース電圧線とバックゲート電圧線の電圧は等しく、接地電圧より高く、第4状態では、バックゲート電圧線の電圧が接地電圧以上であり、セルソース電圧線より低いものである。さらに、本願のその他の発明の概要を簡単に示す。本発明は、前記N型MOSトランジスタのチャネルリーク電流が、第1状態よりも第2状態の方が低いものである。また、本発明は、前記N型MOSトランジスタのチャネルリーク電流が、第3状態よりも第4状態の方が低いものである。さらに、本発明は、前記メモリセルが、ゲートリークと基板リークのリーク電流の和と、チャネルリークの電流成分といずれが多いかを判定し、その判定結果をリーク判定信号として出力するリーク種判定部と、リーク判定信号に基づいて、メモリセルに供給する電圧を可変制御する電圧制御部とを有するものである。また、本発明は、前記リーク種判定部が、ゲートリークと基板リークとのリーク電流を測定する第1のリーク測定用トランジスタと、チャネルリークのリーク電流を測定する第2のリーク測定用トランジスタと、該第1のリーク測定用トランジスタ、および第2のリーク測定用トランジスタのリーク電流を比較し、ゲートリークと基板リーク、またはチャネルリークのいずれのリーク電流が多いかを判定し、その結果をリーク判定信号として出力する判定部とよりなるものである。さらに、本発明は、前記リーク種判定部が、温度によりリーク判定信号を切り替えるものである。また、本発明は、前記リーク種判定部が、温度センサ部と判定部とよりなり、該温度センサ部が測定した温度が、しきい値温度よりも高い場合、チャネルリークが多いと判定し、前記温度センサ部が測定した温度がしきい値温度よりも低い場合、ゲートリークと基板リークが多いと判定し、その結果をリーク判定信号として出力するものである。さらに、本発明は、状態の選定が、前記スタティックメモリの外から与えられるものである。また、本発明は、中央処理部や任意の機能を実現するロジック回路からなる論理回路を備えたものである。さらに、本発明は、半導体集積回路装置の外部から与えられる信号を保持するレジスタを有し、該レジスタは、外部から与えられる信号により第1状態または第2状態のいずれかに設定されるものである。また、本発明は、半導体集積回路装置の外部から与えられる信号を保持するレジスタを有し、該レジスタは、外部から与えられる信号により第3状態または第4状態のいずれかに設定されるものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。1SRAMのスタンバイ時において、リーク電流成分に応じて最適な電圧制御を行うことができるので、効率よくリーク電流を低減することができる。2上記1により、半導体集積回路装置における消費電力を低減することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は、本発明の実施の形態1による半導体集積回路装置の一例を示すブロック図、図2は、図1の半導体集積回路装置に設けられたVDDRレギュレータにおける構成の一例を示す説明図、図3は、図1の半導体集積回路装置に設けられたARVSSレギュレータにおける構成の一例を示す説明図、図4は、図1の半導体集積回路装置に設けられた一方の切り替えスイッチにおける構成の一例を示す説明図、図5は、図1の半導体集積回路装置に設けられた他方の切り替えスイッチにおける構成の一例を示す説明図、図6は、図1の半導体集積回路装置に設けられたSRAMモジュールにおけるメモリセルの一例を示す説明図、図7は、図1の半導体集積回路装置における動作の一例を示すタイミングチャート、図8は、図7の他の例を示すタイミングチャート、図9は、図1の半導体集積回路装置に設けられたリーク種判定回路の一例を示す説明図、図10は、図1の半導体集積回路装置における領域にそれぞれ設けられたメモリアレイの説明図、図11は、図9のリーク種判定回路におけるリーク判定用トランジスタ部のレイアウトの一例を示す説明図、図12は、図9のリーク種判定回路における一例の構成を示す説明図、図13は、図9のリーク種判定回路の他の例の構成を示す説明図、図14は、図9のリーク種判定回路の他の構成例を示す説明図、図15は、NチャネルMOSトランジスタにおけるリーク電流成分の説明図、図16は、トランジスタにおける各リーク電流成分の比率を示した説明図、図17は、本発明のリーク低減効果の一例を示した説明図である。実施の形態1の概要本実施の形態の概要は、以下である。通常動作状態とメモリセルメモリセルMSのデータを保持するスタンバイ状態とを有するスタティックメモリメモリアレイMAを備える半導体集積回路装置半導体集積回路装置1に関するものである。メモリセルのP型MOSトランジスタに電源電圧を与えるセル電源電圧線セル電源線と、メモリセルのN型MOSトランジスタにソース電圧を与えるセルソース電圧線セルソース電源線とを有する。スタンバイ状態において、スタティックメモリを第1状態と第2状態のいずれの状態にも設定可能で有る。いずれの状態においても、通常動作状態よりセル電源電圧線の電圧は低く、第1状態では、第2状態より、セル電源電圧線およびセルソース電圧線の電圧が低いものである。第1状態は例えば、レジュームスタンバイモードでメモリセルにおけるトランジスタのリーク成分がゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多い状態である。また、第2状態は例えば、レジュームスタンバイモードでメモリセルにおけるトランジスタのリーク成分がゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも少ない状態である。以下、上記した概要に基づいて、実施の形態を詳細に説明する。本実施の形態1において、半導体集積回路装置1は、図1に示すように、領域2~4、VDDRレギュレータ5、ARVSSレギュレータ6、リーク種判定回路7、および電源制御回路8などから構成されている。また、領域2~4は、切り替えスイッチ9,10、論理回路11、複数のSRAMモジュール12、ならびにスイッチ13,14からそれぞれ構成されている。ここでの領域とは、SRAMモジュールや論理回路が設けられたもので、切り替えスイッチ9や切り替えスイッチ10に共通に接続された単位である。また、SRAMモジュール12は、複数のメモリセルが行列状に配列され、ワード線を選択するワード線ドライバやメモリセルのデータを読み出すセンスアンプや、メモリセルにデータを書き込む書き込み回路等を有する。SRAMモジュール12間では、ワード線およびビット線は分割されている。また、論理回路11とは、中央処理部であるCPUや任意の機能を実現するロジック回路などが含まれる。VDDRレギュレータ5は、外部入力される電源電圧VDDの電源線に接続され、電源電圧VDDからSRAMモジュール12や論理回路11などに供給する電源電圧VDDRを生成する。ここで、電源電圧VDDRは、外部から入力される電源電圧VDDよりも低い電圧レベルである。さらに、VDDRレギュレータ5、ARVSSレギュレータ6、リーク種判定回路7、電源制御回路8、切り替えスイッチ9,10、およびスイッチ13,14により、リーク制御部が構成されている。ARVSSレギュレータ6は、外部入力される基準電圧VSSの接地線に接続され、電源電圧VDDからSRAMモジュール12におけるメモリセルに供給されるセルソース電源電圧ARVSSを生成する。電源電圧VDDは、接地電圧より高い電圧であり、たとえば、1.0V~1.5V程度である。接地線は、通常0Vである。VDDRレギュレータ5は、図2に示すように、基準VDD電圧変更回路147、アンプ47、およびPチャネルMOSからなるトランジスタ48から構成されている。基準VDD電圧変更回路147には、リーク判定信号が入力され、リーク判定信号に応じた基準電圧が基準VDD電圧変更回路147からアンプ47の正側入力端子に出力される。トランジスタ48の一方の接続部には、電源電圧VDDが接続されており、該トランジスタ48のゲートには、アンプ47の出力部が接続されている。また、トランジスタ48の他方の接続部には、アンプ47の負-側入力端子が接続されており、この接続部が、VDDRレギュレータ5の出力部となる。また、レジュームスタンバイ信号RSに応じても出力が制御される。ARVSSレギュレータ6は、図3に示すように、基準VSS電圧変更回路149、アンプ49、およびNチャネルMOSからなるトランジスタ50から構成されている。基準VSS電圧変更回路149には、リーク判定信号が入力され、リーク判定信号に応じた基準電圧が基準VSS電圧変更回路149からアンプ49の正側入力端子に出力される。トランジスタ50の一方の接続部には、アンプ49の負-側入力端子が接続されており、この接続部がARVSSレギュレータ6の出力部となる。トランジスタ50のゲートには、アンプ49の出力部が接続されており、該トランジスタ50の他方の接続部には、基準電圧VSSが接続されている。図1において、リーク種判定部となるリーク種判定回路7は、SRAMモジュール12がレジュームスタンバイモードメモリセルがデータ保持可能で、通常の読み出しや書き込み動作時の電源電圧より低い電圧であるリテンション電圧VDRとなり、メモリセルのデータを保持しながらリーク電流を低減するモードとなった際に、メモリセルのリーク成分が、ゲートリークと基板リークの成分との和の電流値の方が多いか、またはチャネルリーク成分の電流値の方が多いかを判定する。そして、リーク判定信号として、第1の電圧制御部であるVDDRレギュレータ5、ならびに第2の電圧制御部となるARVSSレギュレータ6にそれぞれ出力する。電源遮断とは、一般に電源電圧が供給される線と接地電圧が供給される線の間に接続された回路の電流経路がいずれかで遮断されることをいう。電源制御回路8は、領域2~4の動作モードに応じて、レジームスタンバイモードであるか否かを示すレジュームスタンバイ信号RS,RS1~RS3、電源遮断信号PSW1~PSW3をそれぞれ出力する。レジュームスタンバイ信号RSは、レジュームスタンバイ信号RS1~RS3の論理和をとった信号であり、VDDRレギュレータ5、ARVSSレギュレータ6、およびリーク種判定回路7にそれぞれ出力される。レジュームスタンバイ信号RS1~RS3は、領域2~4にそれぞれ出力され、該領域2~4がレジュームスタンバイモードと通常動作モードとのモード切り替えをそれぞれ行う信号である。通常動作モードとは、例えばSRAMモジュール12からデータの読み出しや書き込みを行う動作を言う。また、通常動作モードにあるとき、通常動作状態という。電源遮断信号PSW1~PSW3は、論理回路11と基準電圧VSSが与えられる接地線との間に接続されているスイッチ13、およびSRAMモジュール12と切り替えスイッチ10の間に接続されているスイッチ14をそれぞれON/OFFする信号であり、通常動作モードと電源遮断モードとを切り替える。切り替えスイッチ9には、外部入力された電源電圧VDDが供給されるVDD電源線、VDDRレギュレータ5が生成した電源電圧VDDRが与えられるVDDR電源線、および論理回路11、SRAMモジュール12が接続されているセル電源線がそれぞれ接続されている。切り替えスイッチ9は、電源遮断信号PSW1~PSW3に基づいて、セル電源線の接続先をVDD電源線、または電源電圧VDDRが与えられるVDDR電源線のいずれかに切り替える。切り替えスイッチ10には、基準電圧VSSが与えられる接地線、ARVSSレギュレータ6が生成したセルソース電源電圧ARVSSが与えられるARVSS電源線、およびスイッチ14が接続されたセルソース電源線がそれぞれ接続されている。切り替えスイッチ10は、電源遮断信号PSW1~PSW3に基づいて、セルソース電源線の接続先を接地線、またはARVSS電源線のいずれかに切り替える。切り替えスイッチ9は、図4に示すように、トランジスタ51~54、およびインバータ55から構成されている。トランジスタ51,53はNチャネルMOSからなり、トランジスタ52、54はPチャネルMOSからなる。これらトランジスタ51,52、ならびにトランジスタ53,54により、スイッチがそれぞれ構成されている。トランジスタ51の一方の接続部、およびトランジスタ52の一方の接続部には、VDD電源線を介して電源電圧VDDが供給されるように接続されており、トランジスタ53の一方の接続部、およびトランジスタ54の一方の接続部には、VDDR電源線を介してVDDRレギュレータ5からの出力が入力されるように接続されている。トランジスタ51の他方の接続部、およびトランジスタ52の他方の接続部には、トランジスタ53の他方の接続部、およびトランジスタ54の他方の接続部がそれぞれ接続されており、この接続部が切り替えスイッチ9の出力部となり、該接続部にセル電源線が接続されている。トランジスタ52のゲート、トランジスタ53のゲート、およびインバータ55の入力部には、レジューム線を介してレジュームスタンバイ信号RS1~RS3が入力されるように接続されている。また、インバータ55の出力部には、トランジスタ54のゲート、およびトランジスタ51のゲートがそれぞれ接続されている。切り替えスイッチ9は、レジュームスタンバイ信号RSii=1~3の信号に基づいて、スイッチを構成するトランジスタ51,52、またはトランジスタ53,54のいずれかが導通状態となり、電源電圧VDD、または電源電圧VDDRのいずれかがセル電源線に出力される。切り替えスイッチ10は、図5に示すように、トランジスタ56~59、およびインバータ60から構成されている。トランジスタ56,58はNチャネルMOSからなり、トランジスタ57、59はPチャネルMOSからなる。これらトランジスタ56,57、ならびにトランジスタ58,59により、スイッチがそれぞれ構成されている。トランジスタ56,57の一方の接続部には、ARVSS電源線を介してARVSSレギュレータ6からの出力が入力されるように接続されている。トランジスタ58,59の一方の接続部には、接地線を介して基準電圧VSSが接続されており、トランジスタ57,58のゲートには、遮断信号線を介して電源遮断信号PSW1~PSW3が入力されるように接続されている。トランジスタ56,57の他方の接続部は、トランジスタ58,59の他方の接続部がそれぞれ接続されており、この接続部が切り替えスイッチ10の出力部となり、セルソース電源線が接続されている。その他の接続構成については、図4の切り替えスイッチ9と同様であるので、説明は省略する。この場合も、電源遮断信号PSWii=1~3に基づいて、トランジスタ56,57、またはトランジスタ58,59により構成されるスイッチのいずれか一方が導通状態となり、基準電圧VSS、あるいはセルソース電源電圧ARVSSのいずれかがセルソース電源線に出力される。図6は、SRAMモジュール12におけるメモリアレイMAに設けられたメモリセルMSの一例を示す説明図である。メモリセルMSは、図示するように、トランジスタ15~20から構成されている。トランジスタ15,16,18,20は、NチャネルMOSからなり、トランジスタ17,19は、PチャネルMOSからなる。また、トランジスタ17,18、およびトランジスタ19,20は、それぞれインバータ構成からなり、これらインバータが2個でラッチ回路を構成する。トランジスタ15,16のゲートには、ワード線WLがそれぞれ接続されており、該トランジスタ15,16の一方の接続部には、ビット線BL、および該ビット線BLの反転信号が与えられるビット線/BLがそれぞれ接続されている。インバータを構成するトランジスタ17,19の一方の接続部には、セル電源線がそれぞれ接続されている。トランジスタ17の他方の接続部には、トランジスタ15,18の一方の接続部、およびトランジスタ19,20のゲートがそれぞれ接続されている。トランジスタ19の他方の接続部には、トランジスタ16,20の一方の接続部、およびトランジスタ17,18のゲートがそれぞれ接続されている。また、トランジスタ18,20の他方の接続部ソースには、セルソース電源線が接続されている。トランジスタ15,16,18,20におけるバックゲートウェルには、セル基板電源線が接続されており、該セル基板電源線を介してセル基板電源電圧VSSRが供給されている。VDD電源線、およびセル基板電源線の間には、ワード線ドライバ61、およびNチャネルMOSからなるトランジスタ62が直列接続された構成からなる。ワード線ドライバ61は、メモリセルMSの選択を行うワード線WLを駆動する。ワード線ドライバ61には、ワード線WLが接続されており、トランジスタ62のゲートには、レジュームスタンバイ信号RS1が入力されるように接続されている。図7は、半導体集積回路装置1における動作の一例を示すタイミングチャートである。図7において、上方から下方にかけては、電源制御回路8のレジューム線に供給されるレジュームスタンバイ信号RS1,RS2,RS3,RS、リーク種判定回路7のリーク判定線に供給されるリーク判定信号、電源制御回路8の電源遮断線に供給される電源遮断信号PSW1,PSW2,PSW3、領域2のSRAMモジュール12にセル電源線を介して供給される電源電圧VDDR1、領域2のSRAMモジュール12にセルソース電源線を介して供給されるセルソース電源電圧ARVSS1、セル基板電源線を介してメモリセルのNMOSトランジスタのバックゲートウェルに供給されるセル基板電源電圧VSSR1を示している。同様に領域3の各電源線に供給される電源線については、各電源の記号の後に2をつけている。例えばセル電源線に供給される電源はVDDR2としている。同様に領域4の各電源線に供給される電源については、各電源の記号の後に3をつけている。まず、図7の期間T1において、領域2~4が通常動作の場合には、レジューム線に印加されるレジュームスタンバイ信号RS1,RS2,RS3,RSは、それぞれLo信号となっており、電源遮断線に印加される電源遮断信号PSW1~PSW3は、それぞれHi信号となっている。また、領域2~4のセル電源線電源電圧VDDR1~VDDR3には、たとえば、1.0V~1.5V程度の電源電圧VDDがそれぞれ供給されており、領域2~4のセルソース電源線セルソース電源電圧ARVSS1~ARVSS3には、それぞれ基準電圧VSSが供給されている。続いて、領域2が通常動作からレジュームスタンバイモードたとえば、領域2の内部電圧0.7V~0.8V程度に移行し、領域4が電源遮断モードに遷移する期間T2に移行する。領域3は通常動作である。期間T1から期間T2に遷移すると、レジュームスタンバイモードにおいて、リーク種判定回路7は、リーク電流の成分がゲートリーク電流以下、ゲートリークというおよび基板リーク電流以下、基板リークというの和の電流値とチャネルリーク電流以下、チャネルリークというの電流値とのいずれが多いかを判断する。この期間T2では、ゲートリークと基板リークの和の電流値がチャネルリークの電流値より多い場合とする。このように、領域2が通常動作からレジュームスタンバイモードに移行し、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多い状態を第1の状態とする。そして、第1の状態において、ゲートリークと基板リークの和の電流値が、チャネルリークの電流値よりも多いと判断した場合には、その結果をLo信号のリーク判定信号としてリーク判定線に出力する。電源制御回路8は、リーク判定信号を受けて、レジューム線にHi信号のレジュームスタンバイ信号RS,RS1をそれぞれ出力する。レジュームスタンバイ信号RSが入力されると、VDDRレギュレータ5は、電源電圧VDDよりも低い第1の電圧レベルの電源電圧VDDRを生成し、この電源電圧VDDRが、VDDR電源線、切り替えスイッチ9、およびセル電源線を介して、SRAMモジュール12にそれぞれ供給される。なお、VDDRレギュレータ5が生成する第1の電圧レベルの電源電圧VDDRは、メモリセルMSがデータ保持可能な電圧であり、データ保持ができない電圧には下げない。ここでは、たとえば、1V程度であったものを0.7V程度に下げる。このように、電源電圧VDDよりも低い電圧が、メモリセルMSを構成するトランジスタ17,19のセル電源として供給されることで、ゲートリーク、基板リーク、チャネルリークが電圧を下げる前よりも下げられる。また、領域4は、電源遮断モードであるので、スイッチ13,14がOFFとなり、セルソース電源線、ならびにセル電源線がソース電源線から切り離される。その後、期間T3では、領域2~4が通常動作となるので、期間T1と同じ信号状態となる。そして、期間T4では、再び、領域2が通常動作からレジュームスタンバイモードに移行し、領域4が電源遮断モードに遷移する。この期間T4では、チャネルリークの電流値が、ゲートリークと基板リークの和の電流値よりも多い場合とする。ここで、領域2が通常動作からレジュームスタンバイモードに移行し、チャネルリークの電流値がゲートリークと基板リークの和の電流値よりも多い状態を第2の状態とする。そして、期間T4のレジュームスタンバイモードにおいて、リーク種判定回路7は、チャネルリークの電流値が、ゲートリークと基板リークとの和の電流値より多いと判断し、その結果をリーク判定線を介してHi信号のリーク判定信号として出力する。電源制御回路8は、リーク判定信号を受けてHi信号のレジュームスタンバイ信号RS,RS1をレジューム線を介してそれぞれ出力する。レジュームスタンバイ信号RSが入力されると、VDDRレギュレータ5は、期間T2の第1の電圧レベルよりも高く、電源電圧VDDよりも低い第2の電圧レベルの電源電圧VDDRを生成し、切り替えスイッチ9、およびセル電源線を介して領域2のSRAMモジュール12にそれぞれ供給する。また、ARVSSレギュレータ6は、レジュームスタンバイ信号RSが入力されると、基準電圧VSSよりも高い電圧レベルの第1のソース電圧を、切り替えスイッチ10、スイッチ14、ならびにセルソース電源線を介して領域2のSRAMモジュール12にそれぞれ供給する。ここで、レジュームスタンバイモードにおいて、電源電圧VDDRとセルソース電源電圧ARVSSとの関係は、電源電圧VDDR-セルソース電源電圧ARVSS=一定を満たすのが望ましい。ここで、期間T2と期間T4について比較してみる。期間T2では、たとえば、電源電圧VDDR=0.7V、セルソース電源電圧ARVSS=0V、NMOSトランジスタのウェル電圧バックゲート電圧ともいう=0Vとする。期間T4では、たとえば、電源電圧VDDR=0.85V、セルソース電源電圧ARVSS=0.15V、NMOSトランジスタのウェル電圧バックゲート電圧ともいう=0Vとする。ここで、図6のNMOSトランジスタ18,20について検討してみる。これらの2つのトランジスタ18,20は、ラッチ回路の対となるため、異なる電圧がかかる。ここでは例として、図6のトランジスタ18のドレイン側図6のノードAがHi信号となり、トランジスタ20のドレイン側が図6のノードBがLo信号とする。期間T2では、トランジスタ18のドレイン-ソース間電圧が0.7V、ドレイン-ウェル間電圧が0.7Vである。また、トランジスタ20のゲート-ウェル間電圧が0.7Vである。さらに、両方のトランジスタのゲート-ドレイン間電圧が0.7Vである。一方、期間T4では、トランジスタ18のドレイン-ソース間電圧が0.7V、ドレイン-ウェル間電圧が0.85Vである。また、トランジスタ20のゲート-ウェル間電圧が0.85Vである。さらに、両方のトランジスタのゲート-ドレイン間電圧が0.85Vである。期間T2では、期間T4に比べ、ドレイン-ウェル間電圧、ゲート-ウェル間電圧、およびゲート-ドレイン間電圧が低い。このため、詳細は図15を用いて後述するが、基板リーク、ゲートリークゲート-ドレイン間およびゲート-ウェル間のリークが期間T4より期間T2で抑制できる。一方、期間T4では、期間T2に比べ、ソース電圧が上昇することから、トランジスタのしきい値電圧が上昇する。このため、期間T2に比べチャネルリークを抑制することができる。以上のように、基板リークとゲートリークとの和の電流値がチャネルリークの電流値より多い場合は、期間T2のように、電源電圧VDDRの電圧を下げることがリーク抑制に効果的である。一方、基板リークとゲートリークとの和の電流値がチャネルリークの電流値より少ない場合は、期間T4のように、電源電圧VDDRの電圧を下げる量を期間T2より減らし、ソース電圧線の電圧を上昇されることがリーク抑制に効果的である。以上のように、リークの要因により、電圧の与え方を切り替えることで、いずれのリーク要因であっても、SRAMモジュール12の電流を抑制することができる。また、図7では、チャネルリークが多い場合に、第2の電圧レベルの電源電圧VDDRを生成して供給していたが、たとえば、図8の期間T4に示すように、通常動作時と同じ電圧レベルの電源電圧VDDRを供給し、その代わりに、セルソース電源線に供給されるセルソース電源電圧ARVSSの電圧を第1のソース電圧よりも高い第2のソース電圧にするようにしてもよい。この場合も、電源電圧VDDR-セルソース電源電圧ARVSS=一定を満たすように、電源電圧VDDRから第2のソース電圧を引いた値が一定となるのが望ましい。以上では、領域2がレジュームスタンバイモードである場合の例を示した。ゲートリークと基板リークとの和の電流値がチャネルリークの電流値より多い場合の期間T2と、チャネルリークの電流値がゲートリークと基板リークの和の電流値より多い場合の期間T4を示した。期間によって、リークの大小関係が大きく変わることは、通常半導体装置の温度が変化する等の事情がない限り生じにくい。温度変化については、図16,17等で説明する。図7では、期間T2と期間T4で異なる性質を示す場合を便宜上、示したものである。このため、一般には、期間T2もしくは期間T4のいずれか一方の状態になることが多い。以上のようにリークの大小関係により、メモリセルMSの電源線やセルソース線にかける電圧を変えることで、レジュームスタンバイモード時のSRAMモジュール12のリーク電流をリーク種基板リークゲートリーク、またはチャネルリークに応じて減らすことができる。また、期間T2や期間T4の領域4のように、接地線とセルソース電源線の電流経路のスイッチ13,14をOFFにすることで電源を遮断している。これにより、領域4のSRAMモジュール12のデータは消失するが、消費電流を減らすことができる。また、論理回路11のリーク電流も削減できる。このように、領域を分割することで、動作不要やデータ消失をしても良い領域の消費電流を抑制することができる。また、この例では、論理回路11とSRAMモジュール12で遮断用のスイッチ13,14が同じ信号で制御される例を示しているが、それぞれ、別々に制御してもよい。このように、領域ごとに、電源を遮断したり、セル電源線やセルソース電源線を制御することで、半導体集積回路装置全体として、動作やデータ保持の必要部分のみに電圧を供給し、他の部分の電圧を遮断や適正化することで、消費電流を減らすことができる。図9は、リーク種判定回路7の一例を示す説明図である。リーク種判定回路7は、図示するように、トランジスタ21~23、リーク判定用トランジスタ部24、オペアンプ25、トランジスタ26、インバータ27~30、およびフリップフロップ31から構成されている。トランジスタ21~23は、PチャネルMOSからなり、トランジスタ21の一方の接続部には、電源電圧が供給されるように接続されている。トランジスタ21の他方の接続部には、トランジスタ22,23の一方の接続部が接続されている。リーク判定用トランジスタ部24は、m自然数個のトランジスタTL1を並列接続した第1のトランジスタ部と、n自然数個のトランジスタTL2を並列接続した第2のトランジスタ部とからなる。第1のトランジスタ部においては、第1のリーク測定用トランジスタとなるトランジスタTL1の一方の接続部、および該トランジスタTL1の他方の接続部が、トランジスタ22の他方の接続部にそれぞれ接続されており、トランジスタTL1のゲートが基準電圧VSSに共通接続されている。第2のトランジスタ部においては、第2のリーク測定用トランジスタとなるトランジスタTL2の一方の接続部がトランジスタ22の他方の接続部にそれぞれ接続されており、該トランジスタTL2の他方の接続部、ならびにゲートが基準電圧VSSに共通接続されている。トランジスタTL1は、ゲートリークと基板リークとのリーク電流を測定するトランジスタであり、トランジスタTL2は、チャネルリークのリーク電流を測定するトランジスタである。トランジスタ22と第1のトランジスタとの接続部には、オペアンプ25の正側入力端子が接続されており、トランジスタ23と第2のトランジスタとの接続部には、オペアンプ25の負-側入力端子が接続されている。オペアンプ25の出力部には、インバータ30の入力部が接続されており、該インバータ30の出力部には、フリップフロップ31の入力端子が接続されている。オペアンプ25は、トランジスタ26を介して基準電圧VSSに接続されている。フリップフロップ31のクロック端子、およびインバータ29の入力端子には、レジュームスタンバイ信号RSが入力されるように接続されている。インバータ27~29は、直列接続されており、インバータ27の出力部には、トランジスタ26のゲートが接続されている。トランジスタ22と第1のトランジスタ部との接続部に流れる電流とトランジスタ23と第2のトランジスタ部との接続部に流れる電流とは、オペアンプ25によって電位差に変換され、リーク判定信号として出力される。この場合、リーク種判定回路7は、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いとLo信号をリーク判定信号として出力し、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値より少ない場合には、Hi信号をリーク判定信号として出力する。また、リーク種判定回路7の第1、および第2のトランジスタ部は、複数ではなく、それぞれ1つのトランジスタTL1,TL2によって構成するようにしてもよいが、複数のトランジスタTL1、複数のトランジスタTL2を並列接続する構成とすることにより、素子ばらつきなどによる検出誤差を低減することができ、より高精度にリーク種を判定することができる。図10は、領域2~4にそれぞれ設けられたメモリアレイMAのレイアウトの一例を示す説明図であり、図11は、リーク種判定回路7におけるリーク判定用トランジスタ部24のレイアウトの一例を示す説明図である。メモリアレイMAは、図示するように、記憶の最小単位であるメモリセル図6が規則正しくアレイ状に並べられている。また、リーク種判定回路7におけるリーク判定用トランジスタ部24は、図11に示すように、図10で示したメモリセルMSが、たとえば、2列に配列されたレイアウトとなっている。図11のメモリセルMSにおいて、左から右にかけて、図6のトランジスタ15、トランジスタ17、トランジスタ19、およびトランジスタ16がそれぞれレイアウトされている。右側に一列に配置されているメモリセルMSのトランジスタ15,16をトランジスタTL1として用い、右側に一列に配置されているメモリセルMSのトランジスタ15,16をトランジスタTL2として用いる構成とする。このように、メモリセルMSと同じレイアウトのトランジスタを用いることによって、電気的特性のずれなどを大幅に低減することができる。図12~図14は、図9のリーク種判定回路7における他の例を示す説明図である。図12では、リーク種判定回路7が、リーク判定用トランジスタ部24、オペアンプ25、トランジスタ26、インバータ27~30、およびフリップフロップ31から構成されている。また、リーク判定用トランジスタ部24は、ゲートリーク、および基板リークのリーク電流を測定する複数のトランジスタTL1と、チャネルリークのリーク電流を測定する複数のトランジスタTL2とから構成されている。トランジスタTL1の一方の接続部、および該トランジスタTL1の他方の接続部には、電源電圧が供給されるようにそれぞれ接続されており、トランジスタTL2のゲート、および該トランジスタTL2の他方の接続部には、基準電圧VSSが接続されている。トランジスタTL1のゲートとトランジスタTL2の一方の接続部とは、共通接続されて、オペアンプ25の負-側入力端子に接続されている。このオペアンプ25の正側入力端子には、基準電圧VREFが入力されるように接続されている。その他の接続構成については、図9と同様となっている。オペアンプ25は、基準電圧VREFとリーク判定用トランジスタ部24の電圧との電圧レベルによってリーク種を判定する。たとえば、基準電圧VREFよりもリーク判定用トランジスタ部24から出力される電圧が高い場合には、チャネルリークの電流値が、ゲートリークと基板リークと和の電流値よりも多いと判定する。また、基準電圧VREFよりもリーク判定用トランジスタ部24から出力される電圧が低い場合には、ゲートリークと基板リークと和の電流値が、チャネルリークの電流値よりも多いと判定する。図13において、リーク種判定回路7は、リーク判定用トランジスタ部24、オペアンプ25、トランジスタ26、インバータ27~30、フリップフロップ31、および定電流源32から構成されている。リーク判定用トランジスタ部24は、ゲートリーク、および基板リークのリーク電流を測定する複数のトランジスタTL1から構成されており、トランジスタTL1の一方の接続部、および該トランジスタTL1の他方の接続部には、電源電圧が供給されるようにそれぞれ接続されており、該トランジスタTL1のゲートには、定電流源32が接続されている。オペアンプ25の負-側入力端子には、該トランジスタTL1のゲートと定電流源32との接続部が接続されており、該オペアンプ25の正側入力端子には、基準電圧VREFが入力されるように接続されている。その他の接続構成については、図9と同様となっている。この場合、オペアンプ25は、基準電圧VREFとリーク判定用トランジスタ部24の電圧とを比較し、基準電圧VREFよりもリーク判定用トランジスタ部24の出力電圧が高い場合に、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりもが多くなったかを判定する。図14では、リーク種判定回路7が、リーク判定用トランジスタ部24、オペアンプ25、トランジスタ26、インバータ27~30、フリップフロップ31,および定電流源33から構成されている。リーク判定用トランジスタ部24は、チャネルリークのリーク電流を測定する複数のトランジスタTL2から構成されている。トランジスタTL2の一方の接続部には、定電流源33が接続されており、該トランジスタTL2の他方の接続部、およびゲートには、基準電圧VSSがそれぞれ接続されている。オペアンプ25の正側入力端子には、基準電圧VREFが入力されるように接続されており、該オペアンプ25の負-側入力端子には、該トランジスタTL2の一方の接続部と定電流源33との接続部が接続されている。そして、オペアンプ25は、基準電圧VREFとリーク判定用トランジスタ部24の電圧とを比較し、リーク判定用トランジスタ部24から出力される電圧が基準電圧VREFよりも高くなると、チャネルリークが多くなったと判定する。図15は、NチャネルMOSからなるトランジスタTにおけるリーク電流成分の説明図である。トランジスタTには、上述したように、チャネルリーク、ゲートリーク、ならびに基板リークのリーク電流成分を有している。図示するように、トランジスタTにおいて、チャネルリークは、ドレインDからソースSに流れるリーク電流であり、ゲートリークは、ドレインDからゲートGに流れるリーク電流である。また、基板リークは、ドレインDから半導体基板に流れるリーク電流である。電圧の印加条件は異なるが、PチャネルMOSトランジスタも同様である。図16は、トランジスタTにおける各リーク電流成分の比率を示した説明図である。メモリセルMSには、このトランジスタが複数用いられることから、メモリアレイでのリーク電流の比率と考えることができる。なお、室温とは、おおよそ25°Cであり、高温とはおおよそ125°Cである。この図16では、室温時のトランジスタTにおけるチャネルリークを1としており、同じく室温では、ゲートリークが0.3で、基板リークが1.5となっている。また、高温時には、チャネルリークが室温時の約100倍となる100となり、基板リークは、室温時の1.5から5に上昇している。また、図17は、本発明のリーク低減効果の一例を示した説明図である。図17においては、セル電源線を介して供給される電源電圧VDDRのみを電圧制御VDD制御した際のリーク電流を1としている。本発明本方式の場合、室温では、電源電圧VDDRを電圧制御した場合と同じであるが、高温時になると、リーク電流の低減率は、電源電圧VDDRの電圧制御をした場合の約1/2となっている。さらに、室温では、セルソース電源電圧ARVSSの電圧制御のみを行った場合に1.5となるが、本発明を適用した場合には、上記したようにリーク電流が1となり、室温、高温のいずれの場合においても、リーク電流を低減することが可能となる。それにより、本実施の形態1によれば、チャネルリークの電流値、またはゲートリークと基板リークとの和の電流値のいずれのリーク電流成分が大きくなっても、リーク種に応じてリーク電流を大幅に低減することができるので、半導体集積回路装置1の低消費電力化を実現することができる。また、本実施の形態1では、セルソース電源電圧ARVSSを生成するARVSSレギュレータ6を設けた構成として図3のものを示したが、このような高精度なセルソース電源電圧ARVSSを生成するレギュレータを用いずに、たとえば、ダイオード接続MOSトランジスタなどを用いたセルソース電源電圧ARVSSを生成する電源回路を領域2~4の各SRAMモジュール12にそれぞれ設ける構成としてもよい。実施の形態2図18は、本発明の実施の形態2による半導体集積回路装置の一例を示すブロック図、図19は、図18の半導体集積回路装置におけるSRAMモジュールに設けられたメモリセルの一例を示す説明図、図20は、図18の半導体集積回路装置における動作の一例を示すタイミングチャートである。実施の形態2の概要実施の形態2の概要は、以下である。主に実施の形態1との差異で示す。メモリセルのN型MOSトランジスタのバックゲートにバックゲート電圧を与えるバックゲート電圧線セル基板電源線を有する。スタンバイ状態において、スタティックメモリを第3状態と第4状態のいずれの状態にも設定可能で有る。第3状態では、セルソース電圧線とバックゲート電圧線の電圧は等しく、接地電圧より高く、第4状態では、バックゲート電圧線基板電源線の電圧が接地電圧以上であり、セルソース電圧線より低いものである。第3状態は、例えばレジュームスタンバイモードで、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多い状態である。第4状態は、例えばレジュームスタンバイモードで、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも少ない状態である。以下、上記した概要に基づいて、実施の形態を詳細に説明する。本実施の形態2において、半導体集積回路装置1は、図18に示すように、領域2~4、ARVSSレギュレータ6、リーク種判定回路7、電源制御回路8、およびVSSRレギュレータ34から構成されており、前記実施の形態1の図1と異なるところは、VDDRレギュレータの代わりに、VSSRレギュレータ34が設けられている点である。VSSRレギュレータ34には、電源制御回路8からレジューム線を介して出力されるレジュームスタンバイ信号RS、ならびにリーク種判定回路7のリーク判定線を介して出力されるリーク判定信号がそれぞれ入力されるように接続されている。また、VSSRレギュレータ34は、VSSR電源線を介して領域2~4にそれぞれ設けられている切り替えスイッチ9にそれぞれ接続されている。切り替えスイッチ9は、レジュームスタンバイ信号RS1~RS3に基づいて、基準電圧VSSとVSSRレギュレータ34が生成した第3の電圧となるセル基板電源電圧VSSRとを切り替え、スイッチ14、およびセル基板電源線を介してSRAMモジュール12に出力する。切り替えスイッチ9とSRAMモジュール12、および論理回路11との間には、スイッチ13がそれぞれ接続されている。このスイッチ13は、電源制御回路8から電源遮断線を介して出力される電源遮断信号PSW1~PSW3に基づいて、それぞれON/OFFする。その他の接続構成については、図1と同様となっている。図19は、図18に示す半導体集積回路装置1におけるSRAMモジュール12に設けられたメモリアレイMAに設けられたメモリセルMSの一例を示す説明図である。トランジスタ17,19の一方の入力部、およびバックゲートには、VDD電源線を介して電源電圧VDDが供給されるように接続されており、トランジスタ15,16,18,20のバックゲートトランジスタが形成されたウェルには、セル基板電源線が接続されている。この場合、メモリセルMSのトランジスタ17,19に供給される電源電圧VDDの電圧レベルは変化せず、トランジスタ15,16,18,20のバックゲートトランジスタが形成されたウェルに供給されるセル基板電源電圧VSSRを変化させることが、図6と異なる点である。また、メモリセルMSのその他の接続構成、ワード線ドライバ61、およびNチャネルMOSからなるトランジスタ62については、図6と同様の接続構成となっている。図20は、図18の半導体集積回路装置1における動作の一例を示すタイミングチャートである。図20において、上方から下方にかけては、電源制御回路8のレジューム線を介して出力されるレジュームスタンバイ信号RS1,RS2,RS3,RS、リーク種判定回路7のリーク判定線を介して出力されるリーク判定信号、電源制御回路8から電源遮断線を介して出力される電源遮断信号PSW1,PSW2,PSW3、セルソース電源線を介して領域2のSRAMモジュール12に供給されるセルソース電源電圧ARVSS1、セル基板電源線を介して領域2のSRAMモジュール12に供給されるセル基板電源電圧VSSR1、セルソース電源線を介して領域3のSRAMモジュール12に供給されるセルソース電源電圧ARVSS2/セルソース電源線を介して領域3のSRAMモジュール12に供給されるセル基板電源電圧VSSR2、ならびにセルソース電源線を介して領域4のSRAMモジュール12に供給されるセルソース電源電圧ARVSS3/セル基板電源線を介して領域4のSRAMモジュール12に供給されるセル基板電源電圧VSSR3の信号タイミングをそれぞれ示している。なお、図20においても、領域2がレジュームスタンバイモードである場合の例であり、期間T2では、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値より大きく、期間T4では、チャネルリークの電流値がゲートリークと基板リークの和の電流値より多い場合を示している。この図20では、期間T2と期間T4で異なる性質を示す場合を便宜上、示したものであり、期間によって、リークの大小関係が大きく変わることは通常なく、一般には、期間T2もしくは期間T4のいずれか一方の状態になる。まず、図20の期間T1は、領域2~4が通常動作をしている期間であり、この期間T1では、レジュームスタンバイ信号RS1,RS2,RS3,RSが供給されるレジューム線は、それぞれLo信号となっており、電源遮断信号PSW1~PSW3が供給される電源遮断線は、それぞれHi信号となっている。また、領域2~4のセルソース電源線には、セルソース電源電圧ARVSSとして、基準電圧VSSがそれぞれ供給されており、領域2~4の各セルソース電源線には、セル基板電源電圧VSSRとして基準電圧VSSが供給されている。続いて、領域2が通常動作からレジュームスタンバイモードに移行し、領域4が電源遮断モードに遷移する期間T2に移行すると、レジュームスタンバイモードにおいて、リーク種判定回路7は、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いか否か判断する。この期間T2では、前述したように、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多いので、その判断結果としてLo信号のリーク判定信号をリーク判定線に出力する。ここで、領域2が通常動作からレジュームスタンバイモードに移行し、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多い状態を第3状態とする。リーク判定信号を受けて、電源制御回路8は、Hi信号のレジュームスタンバイ信号RS,RS1をそれぞれレジューム線に供給する。レジュームスタンバイ信号RSが入力されると、VSSRレギュレータ34は、VSSR電源線、切り替えスイッチ9、スイッチ13、およびセル基板電源線を介してセル基板電源電圧VSSRを領域2のSRAMモジュール12に供給する。ARVSSレギュレータ6は、基準電圧VSSよりも高い電圧レベルのセルソース電源電圧ARVSSを生成し、ARVSS電源線、切り替えスイッチ10、スイッチ14、およびセルソース電源線を介して領域2のSRAMモジュール12に供給する。ここで、セル基板電源電圧VSSR1とセルソース電源電圧ARVSS1とは、略同じ電圧レベルとする。また、領域4は、電源遮断モードとなっているので、スイッチ13,14がOFFとなり、セルソース電源線、およびセル基板電源線をソース電源線から遮断し、該領域4の論理回路11、ならびにSRAMモジュール12の電流経路を遮断する。期間T3では、領域2~4が通常動作となるので、期間T1と同じ信号状態となる。そして、期間T4では、再び、領域2が通常動作からレジュームスタンバイモードに移行し、領域4が電源遮断モードに遷移する。このとき、レジュームスタンバイモードにおいて、リーク種判定回路7は、リーク電流の成分として、チャネルリークの電流値が、ゲートリークと基板リークとの和の電流値よりも多いか否かを判断する。この期間T4では、チャネルリークの電流値が、ゲートリークと基板リークとの和の電流値よりも多いので、リーク種判定回路7は、その判断結果としてHi信号のリーク判定信号をリーク判定線に出力する。ここで、領域2が通常動作からレジュームスタンバイモードに移行し、チャネルリークの電流値がゲートリークと基板リークの和の電流値よりも多い状態を第4状態とする。電源制御回路8は、リーク判定信号を受けて、Hi信号のレジュームスタンバイ信号RS,RS1をレジューム線を介してそれぞれ出力する。レジュームスタンバイ信号RS、およびリーク判定信号が入力されると、ARVSSレギュレータ6は、期間T2と同じ程度の電圧レベルからなるセルソース電源電圧ARVSSを生成し、切り替えスイッチ10、スイッチ14、ならびにセルソース電源線を介して領域2のSRAMモジュール12にそれぞれ供給する。また、VSSRレギュレータ34は、レジュームスタンバイ信号RS、およびリーク判定信号が入力されると、基準電圧VSSよりも高く、セルソース電源電圧ARVSSよりも低い電圧レベルのセル基板電源電圧VSSRを生成し、切り替えスイッチ9、スイッチ13、およびセル基板電源線を介して領域2のSRAMモジュール12に供給する。この場合、VSSRレギュレータ34が生成するセル基板電源電圧VSSRは、ARVSSレギュレータ6が生成するセルソース電源電圧ARVSSよりも低い電圧レベルとなっている。このように、基板リークとゲートリークとの和の電流値がチャネルリークの電流値より多い場合は、セル基板電源電圧VSSR、およびセルソース電源電圧ARVSSの電圧を上げることにより、期間T2では、期間T4に比べ、ドレイン-ウェル間電圧、ゲート-ウェル間電圧、およびゲート-ドレイン間電圧を低くすることができる。また、基板リークとゲートリークとの和の電流値がチャネルリークの電流値より少ない場合は、セル基板電源電圧VSSRをセルソース電源電圧ARVSSよりも低い電圧レベルとすることにより、期間T4では、期間T2に比べ、トランジスタのしきい値電圧を上昇させることができる。それにより、本実施の形態2においても、チャネルリークの電流値、またはゲートリークと基板リークとの和の電流値のいずれのリーク電流成分が大きくなっても、リーク電流を大幅に低減することができるので、半導体集積回路装置1を低消費電力化することができる。また、本実施の形態2においても、図18に示すようなVSSRレギュレータ34を設けた構成とした。しかし、該VSSRレギュレータ34のような高精度な電圧を生成する電源回路を設けずに、たとえば、セルソース電源電圧ARVSSを生成する電源回路を、ダイオード接続MOSトランジスタなどを用いた簡単な回路構成からなる電源回路によって構成し、領域2~4の各SRAMモジュール12にそれぞれ設けるようにしてもよい。実施の形態3図21は、本発明の実施の形態3によるSRAMモジュールのメモリアレイに設けられたメモリセルの一例を示す説明図、図22は、図21のメモリアレイにおける動作の一例を示すタイミングチャートである。前記実施の形態1では、VDDRレギュレータ5とARVSSレギュレータ6を設け、また、前記実施の形態2においては、VSSRレギュレータ34とARVSSレギュレータ6とをそれぞれ設けた構成とした。本実施の形態3では、VDDRレギュレータ5、およびアレイ電源電圧ARVDDを生成するARVDDレギュレータ35を備えた構成となっている。図21は、SRAMモジュール12に備えられたメモリアレイMAに設けられたメモリセルMSの一例を示す説明図である。トランジスタ17,19のバックゲートトランジスタが形成されたウェルには、VDDRレギュレータ5が生成した電源電圧VDDRがセル電源線を介して供給されるように接続されている。トランジスタ17,19の一方の入力部には、アレイ電源線を介してARVDDレギュレータ35が生成するアレイ電源電圧ARVDDが供給されるように接続されている。また、トランジスタ18,20の一方の接続部、およびトランジスタ15,16,18,20のバックゲートウェルには、セル基板電源線が接続されている。また、メモリセルMSのその他の接続構成、ワード線ドライバ61、およびNチャネルMOSからなるトランジスタ62については、図6と同様の接続構成となっている。図22は、図21のメモリアレイMAにおける動作の一例を示すタイミングチャートである。図22において、上方から下方にかけては、電源制御回路8図1から出力されるレジュームスタンバイ信号RS、リーク種判定回路7図1からリーク判定線を介して出力されるリーク判定信号、VDDRレギュレータ5からセル電源線を介して出力される電源電圧VDDR、ARVDDレギュレータ35からアレイ電源線を介して出力されるアレイ電源電圧ARVDDの信号タイミングをそれぞれ示している。まず、図22において、SRAMモジュール12が通常動作している期間T1では、レジュームスタンバイ信号RSがLo信号となっており、電源電圧VDDR、アレイ電源電圧ARVDDがそれぞれ供給されている。その後、SRAMモジュール12が通常動作からレジュームスタンバイモードに移行する期間T2では、レジュームスタンバイモードにおいて、リーク種判定回路7が、リーク電流の成分として、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いと判断し、その結果をLo信号のリーク判定信号として出力する。VDDRレギュレータ5、およびARVDDレギュレータ35は、Hi信号のレジュームスタンバイ信号RS、およびLo信号のリーク判定信号がそれぞれ入力される。これら入力された信号に基づいて、VDDRレギュレータ5、ならびにARVDDレギュレータ35は、通常動作時期間T1よりも電圧レベルを下げた電源電圧VDDR、およびアレイ電源電圧ARVDDをそれぞれ生成し、SRAMモジュール12に供給する。このとき、電源電圧VDDRとアレイ電源電圧ARVDDとの電圧レベルは、略同程度とする。続いて、SRAMモジュール12が期間T3の通常動作から、レジュームスタンバイモードに移行する期間T4では、レジュームスタンバイモードにおいて、リーク種判定回路7が、ゲートリークと基板リークとの和の電流値よりもチャネルリークの電流値が多いと判断し、その結果をHi信号のリーク判定信号として出力する。VDDRレギュレータ5、およびARVDDレギュレータ35は、Hi信号のレジュームスタンバイ信号RS、およびHi信号のリーク判定信号がそれぞれ入力される。これら入力された信号に基づいて、VDDRレギュレータ5、ならびにARVDDレギュレータ35は、通常動作時期間T3よりも電圧レベルを下げた電源電圧VDDR、およびアレイ電源電圧ARVDDをそれぞれ生成し、SRAMモジュール12に供給する。このとき、ARVDDレギュレータ35は、電源電圧VDDRよりも電圧レベルが低くなるようにアレイ電源電圧ARVDDを調整する。また、ここでは、電源電圧VDDR、およびアレイ電源電圧ARVDDの電圧レベルを下げ、アレイ電源電圧ARVDDの電圧レベルは、電源電圧VDDRよりも低い電圧としたが、期間T4において、電源電圧VDDRの電圧レベルを下げずに、期間T3と同様の電圧レベルとしてもよい。ここでも、期間T2では、セル基板電源電圧VSSR、およびセルソース電源電圧ARVSSの電圧を上げることにより、期間T4に比べてドレイン-ウェル間電圧、ゲート-ウェル間電圧、およびゲート-ドレイン間電圧を低くすることができ、期間T4では、セル基板電源電圧VSSRをセルソース電源電圧ARVSSよりも低い電圧レベルとすることにより、期間T2に比べてトランジスタのしきい値電圧を上昇させることができる。それにより、本実施の形態3においても、チャネルリークの電流値、またはゲートリークと基板リークとの和の電流値のいずれのリーク電流成分が大きくなっても、リーク電流を大幅に低減することができるので、半導体集積回路装置1を低消費電力化することができる。さらに、本実施の形態3においても、ARVDDレギュレータ35を設けた構成としたが、該ARVDDレギュレータ35のような高精度な電圧を生成する電源回路を設けずに、アレイ電源電圧ARVDDを生成する電源回路を、たとえば、ダイオード接続MOSトランジスタなどを用いた簡単な回路構成からなる電源回路とし、この電源回路を領域2~4の各SRAMモジュール12にそれぞれ設ける構成としてもよい。実施の形態4図23は、本発明の実施の形態4によるSRAMモジュールにおけるメモリアレイに設けられたメモリセルの一例を示す説明図、図24は、図23のメモリアレイにおける動作の一例を示すタイミングチャート、図25は、図24の他の例を示すタイミングチャートである。本実施の形態4では、前記実施の形態3のVDDRレギュレータ5の代わりに、VSSRレギュレータ34を設けた構成となっている。図23は、SRAMモジュール12に備えられたメモリアレイMAに設けられたメモリセルMSの一例を示す説明図である。トランジスタ17,19の一方の接続部にはARVDDレギュレータ35が生成したアレイ電源電圧ARVDDがアレイ電源線を介して供給されるように接続されており、トランジスタ18,20の他方の接続部、トランジスタ15,16,18,20のバックゲートトランジスタが形成されるウェルには、VSSRレギュレータ34が生成したセル基板電源電圧VSSRがセル基板電源線を介して供給されるように接続されている。また、トランジスタ17,19のバックゲートには、電源電圧VDDが供給されるように接続されている。メモリセルMSのその他接続構成、ワード線ドライバ61、およびNチャネルMOSからなるトランジスタ62については、図6と同様の接続構成となっている。図24は、図23のメモリアレイMAにおける動作の一例を示すタイミングチャートである。図24において、上方から下方にかけては、電源制御回路8図1からレジューム線を介して出力されるレジュームスタンバイ信号RS、リーク種判定回路7図1からリーク判定線を介して出力されるリーク判定信号、ARVDDレギュレータ35からアレイ電源線を介して出力されるアレイ電源電圧ARVDD、およびVSSRレギュレータ34からセル基板電源線を介して出力されるセル基板電源電圧VSSRの信号タイミングをそれぞれ示している。まず、図24において、SRAMモジュール12が通常動作している期間T1では、レジュームスタンバイ信号RSがLo信号となっている。SRAMモジュール12が通常動作からレジュームスタンバイモードに移行する期間T2では、リーク種判定回路7が、リーク電流の成分において、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いか否かを判断する。リーク種判定回路7は、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いと判断すると、その結果をLo信号のリーク判定信号としてリーク判定線を介して出力する。それを受けて、VSSRレギュレータ34は、基準電圧VSSよりも高い電圧レベルのセル基板電源電圧VSSRをセル基板電源線を介して、SRAMモジュール12に出力する。また、SRAMモジュール12が期間T3の通常動作から、レジュームスタンバイモードに移行する期間T4では、レジュームスタンバイモードにおいて、リーク種判定回路7が、ゲートリークと基板リークとの和の電流値よりもチャネルリークの電流値が多いか否かを判断する。リーク種判定回路7は、ゲートリークと基板リークとの和の電流値よりもチャネルリークの電流値が多いと判断すると、その結果をリーク判定線からHi信号のリーク判定信号として出力する。それを受けて、ARVDDレギュレータ35は、アレイ電源電圧ARVDDの電圧レベルを通常動作時よりも下げるように生成し、アレイ電源線を介してSRAMモジュール12に供給する。また、図25は、図24の他の例を示すタイミングチャートである。この場合、期間T1~T3は、図24と同様であるが、SRAMモジュール12が期間T3の通常動作から、レジュームスタンバイモードに移行する期間T4では、ARVDDレギュレータ35が、アレイ電源電圧ARVDDの電圧レベルを電源電圧VDDよりも下げるように生成し、アレイ電源線を介してSRAMモジュール12に供給すると共に、VSSRレギュレータ34が基準電圧VSSよりも高い電圧レベルのセル基板電源電圧VSSRを生成し、セル基板電源線を介してSRAMモジュール12に供給する。ここでも、レジュームスタンバイモードにおいて、アレイ電源電圧ARVDDとセル基板電源電圧VSSRとの関係は、アレイ電源電圧ARVDD-セル基板電源電圧VSSR=一定を満たすものとする。このように、リーク成分の種類に応じて、アレイ電源電圧ARVDD、およびセル基板電源電圧VSSRの電圧レベルを調節することにより、メモリセルMSのリーク電流を低減することができる。それにより、本実施の形態4においても、チャネルリークの電流値、またはゲートリークと基板リークとの和の電流値のいずれのリーク電流成分が大きくなっても、リーク電流を大幅に低減することができるので、半導体集積回路装置1を低消費電力化することができる。さらに、本実施の形態4においても、ARVDDレギュレータ35を設けた構成としたが、該ARVDDレギュレータ35のような高精度な電圧を生成する電源回路を設けずに、たとえば、アレイ電源電圧ARVDDを生成するダイオード接続MOSトランジスタなどを用いた簡単な回路構成の電源回路を、領域2~4の各SRAMモジュール12にそれぞれ設ける構成としてもよい。実施の形態5図26は、本発明の実施の形態5による半導体集積回路装置の一例を示すブロック図、図27は、図26の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路の一例を示す回路図、図28は、図26の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路の他の例を示す回路図、図29は、図26の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路のさらに他の例を示す回路図である。本実施の形態5において、半導体集積回路装置1は、図26に示すように、領域2~4、VDDRレギュレータ5、ARVSSレギュレータ6、および電源制御回路8などから構成されており、前記実施の形態1の図1におけるリーク種判定回路7が削除されている。また、電源制御回路8からは、低電圧モード信号LVMがモード信号線を介してVDDRレギュレータ5、およびARVSSレギュレータ6にそれぞれ出力されるように接続されている。この低電圧モード信号LVMは、Hi信号、またはLo信号のいずれかに予め固定された信号であり、リーク判定信号としてVDDRレギュレータ5、およびARVSSレギュレータ6にそれぞれ出力される。その他の接続構成については、図1と同様である。図27~図29は、電源制御回路8に設けられた低電圧モード信号LVMを出力する信号固定回路の一例をそれぞれ示している。図27において、信号固定回路は、インバータ36からなり、図28においては、信号固定回路がインバータ37からなる。図27では、インバータ36の入力部が基準電圧VSSに接続されており、出力部からHi信号の低電圧モード信号LVMが出力される。また、図28では、インバータ37の入力部に電源電圧VDDが供給されており、出力部からLo信号の低電圧モード信号LVMが出力される。また、図29は、信号固定回路が、ヒューズ38、および抵抗39から構成されている。ヒューズ38の一方の接続部には、電源電圧VDDが接続されており、該ヒューズ38の他方の接続部には、抵抗39の一方の接続部が接続されている。抵抗39の他方の接続には、基準電圧VSSが接続されており、ヒューズ38と抵抗39との接続部が、低電圧モード信号LVMの出力部となる。たとえば、Hi信号の低電圧モード信号LVMをモード信号線に出力する際には、ヒューズ38を切断しないようにし、Lo信号の低電圧モード信号LVMをモード信号線に出力する際には、ヒューズ38を切断することによって固定信号を出力する。この場合も、レジュームスタンバイモードにおいて、チャネルリークを低減したい場合には、たとえば、低電圧モード信号LVMをHi信号に予め固定しておき、ゲートリーク、および基板リークを低減したい場合には、低電圧モード信号LVMをLo信号に予め固定しておく。この場合、半導体集積回路装置の使用条件などが予め予測でき、メモリセルMSのリーク成分チャネルリークが多いか、あるいはゲートリーク、および基板リークが多いかがわかっており、そのリーク成分の内容が変化しない場合に、予め信号レベルが固定された低電圧モード信号LVMを用いることが有効である。実施の形態6図30は、本発明の実施の形態6による半導体集積回路装置の一例を示すブロック図である。本実施の形態6において、半導体集積回路装置1は、図30に示すように、領域2,3、および電源制御回路8から構成されており、前記実施の形態5の図26と異なるところは、領域4、各領域共通のVDDRレギュレータ5、およびARVSSレギュレータ6が削除されている点である。ただし、図示しないが各領域のSRAMモジュール内にそれぞれARVSSレギュレータが設けられている。また、外部入力される電源電圧VDDは、領域2または領域3がレジュームスタンバイモードとなった際に、外部において電源電圧VDDの電圧レベルが下げられるように制御されて入力される構成となっている。また、低電圧モード信号LVMは、電源制御回路8からモード信号線を介してSRAMモジュール12にそれぞれ出力されている。この低電圧モード信号LVMは、前記実施の形態5と同様に、Hi信号、またはLo信号のいずれかに予め任意に固定された信号となる。これにより、ARVSSレギュレータの出力が決定される。実施の形態7図31は、本発明の実施の形態7による半導体集積回路装置の一例を示すブロック図である。本実施の形態7において、半導体集積回路装置1は、図31に示すように、領域2~4、VDDRレギュレータ5、ARVSSレギュレータ6、および電源制御回路8から構成されており、前記実施の形態5の図26と異なるところは、低電圧モード信号LVMが、半導体集積回路装置1の外部から、VDDRレギュレータ5、ならびにARVSSレギュレータ6にそれぞれ入力される点である。この場合も、半導体集積回路装置1の外部からモード信号線を介して入力される低電圧モード信号LVMは、Hi信号、またはLo信号のいずれかに予め固定された信号となっている。その他の接続構成、および動作については、図26と同様となっている。この場合も、レジュームスタンバイモードにおいて、チャネルリークを低減したい場合には、たとえば、Hi信号の低電圧モード信号LVMが外部から入力され、ゲートリーク、および基板リークを低減したい場合には、Lo信号の低電圧モード信号LVMが外部から入力される。実施の形態8図32は、本発明の実施の形態8によるリーク種判定回路の構成例を示すブロック図、図33は、図32のリーク種判定回路に設けられた温度センサの一例を示す説明図である。本実施の形態8において、リーク種判定回路7は、図32に示すように、たとえば、温度によってリーク種を判定する構成となっている。この場合、リーク種判定回路7は、温度センサ40、およびフリップフロップ31からなる。フリップフロップ31の入力端子には、温度センサ40から出力される信号が入力されるように接続されており、該フリップフロップ31のクロック端子には、レジュームスタンバイ信号RSが入力されるように接続されている。そして、フリップフロップ31の出力端子から出力される信号が、リーク判定信号となる。温度センサ40は、図33に示すように、温度センサ部41と判定部となるシュミットトリガ回路42から構成される。温度センサ部41は、差動アンプ43、電流源44、バイポーラトランジスタQ1,Q2、抵抗R1~R4から構成される。温度センサ部41は、バイポーラトランジスタQ1,Q2の2段分のVBE電圧を差動アンプ43で増幅することによって、出力電圧VOUTを低温で高く、高温で低くなるような温度勾配を持たせることが可能となる。出力電圧VOUTの勾配、および出力電圧VOUTが基準電圧VREFと交差する温度は抵抗R1~R4の値を適当に設定することによって可能となる。温度センサ40の出力信号TCNTは、ノイズ耐性を考慮すると出力電圧VOUTのようなアナログ信号をデジタル信号レベルに変換した方が都合がよい。そのため、シュミットトリガ回路42によってアナログレベルの出力電圧VOUTをデジタル信号TCNTに変換している。シュミットトリガ回路42では、低温から高温になる場合にデジタル信号TCNTがLo信号からHi信号に切り替わるしきい値温度はT2、高温から低温になる場合に、信号TCNTがHi信号からLo信号に切り替わるしきい値温度がT1となるようなヒステリシス特性を持つシュミットトリガ回路を用いる。これは、温度がちょうど判定レベル付近の場合に、信号TCNTが高頻度でHi信号/Lo信号が切り替わることにより、消費電力やノイズが増大することを防ぐことを目的としている。この場合、リーク種判定回路7の制御は、図7に示したように、たとえば、温度センサ40が低温と判定すると、ゲートリークと基板リークとの和の電流値が多いと判定するリーク判定信号を出力し、温度センサ40が高温と判定すると、チャネルリークの電流値が多いと判定するリーク判定信号を出力する。実施の形態9図36は、本発明の実施の形態9による半導体集積回路装置の一例を示すブロック図である。前記実施の形態5においては、低電圧モード信号LVMを図27~図29に示すような信号固定回路を用いて設定していた。本実施の形態9においては、図36に示すようにレジスタREを用いるものである。レジスタREは、半導体集積回路装置1の外部端子として設けられた端子SIGに接続されており、半導体集積回路装置1の外部から与えられる信号により、その信号に応じたデータをレジスタREにて保持する。このデータに基づいてレジスタREからモード信号線を介して信号が出力され、VDDRレギュレータ5、およびARVSSレギュレータ6に低電圧モード信号LVMがそれぞれ設定される。これにより、前記実施の形態5のような不揮発性的な信号固定回路を用いる場合よりも、レジスタを用いることで、システムに組み入れた後等でも容易に変更できる。たとえば、半導体集積回路装置1を室温で用いる場合、図16に示すようにチャネルリークは多くないので、基板リークを抑えるように端子SIGから設定する。一方、高温、例えば80度以上で半導体集積回路装置1を使用する場合は、チャネルリークが多くなるので、チャネルリークが抑えられるよう端子SIGからレジスタの値を設定する。このようにレジスタREを用いることで、半導体集積回路装置1の使用環境、ここでは温度に応じて、半導体集積回路装置1におけるSRAMモジュール12のリーク電流を抑えるように、外部から切り替えることができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、前記実施の形態1~6では、SRAMモジュール12におけるメモリセルMSがシングルポートメモリセルにより構成されていたが、該メモリセルMSは、図34、および図35に示すように、デュアルポートメモリセルであってもよい。図34において、メモリセルMSは、トランジスタ15~20,45,46から構成されている。トランジスタ15,16,18,20,45,46は、NチャネルMOSからなり、トランジスタ17,19は、PチャネルMOSからなる。また、トランジスタ17,18、およびトランジスタ19,20は、それぞれインバータ構成からなる。トランジスタ17,19の一方の接続には、VDD電源線を介して電源電圧VDDが供給されている。トランジスタ15,16のゲートには、ワード線WLAがそれぞれ接続されており、トランジスタ45,46のゲートには、ワード線WLBがそれぞれ接続されている。トランジスタ15,45の一方の接続部には、トゥルービット線BTA,BTBがそれぞれ接続されており、トランジスタ16,46の一方の接続部には、バービット線BBA,BBBがそれぞれ接続されている。また、トランジスタ15,45の他方の接続部には、トランジスタ17とトランジスタ18との他方の接続部が接続されている。また、トランジスタ15の他方の接続部には、トランジスタ19,20のゲートにも接続されている。トランジスタ16,46の他方の接続部には、トランジスタ19とトランジスタ20との接続部が接続されており、該トランジスタ15の他方の接続部には、トランジスタ17,18のゲートにも接続されている。そして、トランジスタ18,20の他方の接続部には、セルソース電源線を介してセルソース電源電圧ARVSSが供給されるように接続されており、トランジスタ15,16,45,46のバックゲートには、セル基板電源線を介してセル基板電源電圧VSSRが供給される。さらに、図35において、メモリセルMSは、図34と同様に、トランジスタ15~20,45,46から構成されている。図34と異なるところは、トランジスタ17,19の一方の接続部にアレイ電源線を介してアレイ電源電圧ARVDDが供給され、トランジスタ18,20の他方の接続部ソース、およびトランジスタ45、46のバックゲートにセル基板電源線を介して基板電圧VSSRが供給され、トランジスタ17,19のバックゲートには、VDD電源線を介して電源電圧VDDが供給されている点である。その他の接続構成については、図34と同様となっている。以上では、領域が複数に分かれた例を示したが、領域の数はいくつでもよく、1つであってもよい。また、領域には、SRAMモジュールのみであってもよい。さらに、領域内にSRAMモジュールはいくつあってもよく、1つでもよい。また、半導体集積回路装置は、SOCSystemOnaChip、マイコン、マイクロプロセッサーなどがあげられるが、SRAMの単体メモリであってもよい。"