aチップ搭載部および複数の外部端子を備える基材を準備する工程と、b複数の電極パッドを備える半導体チップを前記基材の前記チップ搭載部に搭載する工程と、c前記半導体チップの前記複数の電極パッドと前記基材の前記複数の外部端子を複数の導電性部材を介して電気的に接続する工程と、d前記基材の前記複数の外部端子と複数のテスト端子の接触領域を接触させることで、前記半導体チップとテスト回路を電気的に接続し、電気的試験を行う工程と、を有し、前記テスト端子の前記接触領域は、第1合金から成る芯材と、前記芯材を覆う金属膜とを備え、前記金属膜は、前記第1合金よりも硬度が高い第2合金から成ることを特徴とする半導体装置の製造方法。請求項1において、前記テスト端子の前記接触領域の端部は尖った形状となっており、前記d工程では、前記テスト端子の前記接触領域の一部を前記外部端子に食い込ませた状態で電気的試験を行うことを特徴とする半導体装置の製造方法。請求項2において前記テスト端子は、複数の半導体装置の電気的試験に繰り返し使用することを特徴とする半導体装置の製造方法。請求項3において、前記d工程では、d1前記金属膜の前記芯材が露出するまでは、前記金属膜と前記複数の外部端子を接触させて電気的試験を行い、d2前記芯材が露出した後は、前記芯材と前記複数の外部端子を接触させて電気的試験を行う、ことを特徴とする半導体装置の製造方法。請求項4において、前記芯材を構成する前記第1合金と前記金属膜を構成する前記第2合金は、最も多く含む構成元素が共通することを特徴とする半導体装置の製造方法。請求項5において、前記複数の外部端子の表面は、それぞれ半田から成り、前記第1および第2合金のそれぞれは、構成元素のうち、パラジウムPd元素を最も多く含む、パラジウム合金であることを特徴とする半導体装置の製造方法。請求項6において、前記第1および第2合金のそれぞれは、前記パラジウムPd元素よりも電気抵抗率が低い元素を含有していることを特徴とする半導体装置の製造方法。請求項5において、前記第2合金は、前記パラジウムPd元素の他、コバルトCo元素を含有していることを特徴とする半導体装置の製造方法。請求項4において、前記d工程では、d3繰り返し使用の後、前記芯材の前記接触領域を研磨して尖らせてから、前記芯材と前記複数の外部端子を接触させて電気的試験を行う、ことを特徴とする半導体装置の製造方法。請求項9において、前記芯材の前記接触領域を研磨する際は、前記芯材の被研磨面である平坦面に研磨治具を押し当てた状態で前記平坦面に沿って振動させることを特徴とする半導体装置の製造方法。請求項10において、前記芯材の前記接触領域を研磨する際は、前記平坦面に沿って互いに交差する複数の方向に前記研磨治具を振動させることを特徴とする半導体装置の製造方法。請求項10において、前記芯材の前記接触領域を研磨する際は、前記平坦面に沿って前記研磨治具を回転運動させることを特徴とする半導体装置の製造方法。請求項10において、前記研磨治具の研磨面には、弾性体層、および樹脂を介して複数の砥粒が接着された研磨砥粒層が順に積層されていることを特徴とする半導体装置の製造方法。aチップ搭載部および複数の外部端子を備える基材を準備する工程と、b複数の電極パッドを備える半導体チップを前記基材の前記チップ搭載部に搭載する工程と、c前記半導体チップの前記複数の電極パッドと前記基材の前記複数の外部端子を複数の導電性部材を介して電気的に接続する工程と、d前記基材の前記複数の外部端子と複数のテスト端子の接触領域を接触させることで、前記半導体チップとテスト回路を電気的に接続し、電気的試験を行う工程と、を有し、前記複数の外部端子の表面は、それぞれ半田から成り、前記テスト端子の前記接触領域は、構成元素のうち、パラジウムPd元素を最も多く含む、パラジウム合金から成ることを特徴とする半導体装置の製造方法。請求項14において、前記テスト端子の前記接触領域の端部は尖った形状となっており、前記d工程では、前記テスト端子の前記接触領域の一部を前記外部端子に食い込ませた状態で電気的試験を行うことを特徴とする半導体装置の製造方法。請求項15において、前記パラジウム合金は、前記パラジウムPd元素よりも電気抵抗率が低い元素を含有していることを特徴とする半導体装置の製造方法。請求項16において前記テスト端子は、複数の半導体装置の電気的試験に繰り返し使用することを特徴とする半導体装置の製造方法。請求項17において、前記d工程では、d1繰り返し使用の後、前記芯材の前記接触領域を研磨して尖らせてから、前記芯材と前記複数の外部端子を接触させて電気的試験を行う、ことを特徴とする半導体装置の製造方法。請求項18において、前記芯材の前記接触領域を研磨する際は、前記接触領域の被研磨面である平坦面に研磨治具を押し当てた状態で前記平坦面に沿って振動させることを特徴とする半導体装置の製造方法。請求項19において、前記芯材の前記接触領域を研磨する際は、前記平坦面に沿って互いに交差する複数の方向に前記研磨治具を振動させることを特徴とする半導体装置の製造方法。請求項19において、前記芯材の前記接触領域を研磨する際は、前記平坦面に沿って前記研磨治具を回転運動させることを特徴とする半導体装置の製造方法。請求項19において、前記研磨治具の研磨面には、弾性体層、および樹脂を介して複数の砥粒が接着された研磨砥粒層が順に積層されていることを特徴とする半導体装置の製造方法。半導体装置の製造工程には、組み立てられた半導体装置半導体パッケージが、予め設定された電気的特性を備えているか、あるいは正しく動作するかを試験する電気的試験工程が含まれる。この電気的試験工程では、半導体装置を試験装置に固定して、半導体装置の外部端子にテスト用の端子を接触させることで試験装置が備える試験用回路と半導体装置を電気的に接続して行う。また、テスト用の端子を半導体装置の外部端子に接触させて電気的試験を行う場合、テスト用の端子と半導体装置の外部端子の接触界面の抵抗成分を低減する観点から、テスト用の端子として、先端を尖らせた細長いピン形状針状の端子を用いる方法が有効である。細長いピン形状の端子の先端の尖頭部分を半導体装置の外部端子に押し当て、食い込ませることで、テスト用の端子と半導体装置の外部端子の接触面積を広くすることができるので、接触界面の抵抗成分を低減できる。本願発明者は、半導体装置の外部端子にテスト用の端子を押し当てて電気的試験を行う試験技術、および半導体装置の製造技術について検討を行い、以下の課題を見出した。近年、半導体装置の低電圧化や、外部端子の微細化の検討が進められており、これらの影響により、安定的に電気的試験を行うためには、テスト用の端子を半導体装置の外部端子に接触させる際の抵抗成分の低減や抵抗成分のバラツキの抑制が重要になっている。そこで本願発明者は、先端を尖らせた細長いピン形状針状の基材の表面に、例えば金Auなど基材よりも導電性が高い材料から成る金属膜を形成する技術について検討した。例えば所謂SK材と呼ばれる炭素鋼から成る基材を針状に形成し、基材の表面を金Auのめっき膜で覆った場合、外部端子との接触抵抗を大幅に低減することができる。ところが、上記構成の場合、複数の半導体装置の電気的試験に繰り返し使用すると、基材の表面を覆う金属膜が摩耗あるいは剥離して、内部の基材が露出してしまう。そして、基材と金属膜とは導電性が大きくことなるため、接触抵抗の増大、あるいは接触抵抗のバラツキの増大を招く原因となる。また、半導体装置の外部端子には、実装信頼性を向上させる観点から表面が半田材で覆われている場合があるが、この場合、テスト用の端子に半田材が付着して酸化し易い。テスト用の端子に半田材が付着して酸化すると、テスト用の端子表面の抵抗成分が増大するので、接触抵抗の増大、あるいは接触抵抗のバラツキの増大を招く原因となる。特に、テスト用の端子の表面が金Au膜である場合、金Auと半田は親和性が高いため、金膜が基材の表面から剥離し易い。つまり、テスト用の端子の電気的特性が繰り返し使用により劣化し易い。本願発明者の検討によれば、半導体装置の外部端子と7万回~8万回程度接触させると電気的試験の結果が不安定になり、信頼性が低下する。そして電気的試験の信頼性低下に伴って、再試験数の増加や不良判定品の増加を招き、半導体装置の製造効率が低下する。また、電気的試験の信頼性が低下する前に新たなテスト用端子に交換する方法が考えられるが、交換頻度が高くなると交換のための維持管理負荷が増大する。本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の製造効率を向上させる技術を提供することにある。また、本発明の他の目的は、テスト用の端子を半導体装置の外部端子に接触させる際の抵抗成分を安定的に低減させる技術を提供することにある。また、本発明の他の目的は、半導体装置の電気的試験に用いるテスト用の端子の交換頻度を低減させる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本願発明の一態様である半導体装置の製造方法は、半導体チップと電気的に接続された複数の外部端子と、複数のテスト端子の接触領域を接触させることで、前記半導体チップとテスト回路を電気的に接続し、電気的試験を行う工程を含んでいる。また、前記テスト端子は、複数の半導体装置の電気的試験に繰り返し使用するものである。また、前記テスト端子の前記接触領域は、第1合金から成る芯材と、前記芯材を覆う金属膜とを備えている。また、前記金属膜は、前記第1合金よりも硬度が高い第2合金から成るものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。すなわち、本願発明の一態様によれば、半導体装置の製造効率を向上させることができる。本願における記載形式基本的用語用法の説明本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGeシリコンゲルマニウム合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケルめっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。<半導体装置>図1は、本実施の形態の半導体装置の内部構造の概要を示す透視平面図、図2は図1のA-A線に沿った断面図である。なお、図1では、半導体装置の内部の平面的配置を示すため、封止体6の外縁の輪郭を二点鎖線で示している。図1および図2に示す本実施の形態の半導体装置である半導体装置1は、半導体チップ2が封止樹脂封止体6の内部に埋め込まれた半導体パッケージであり、ここでは、封止体6から突出する外部端子である複数のアウタリード部5bがガルウィング状に形成された、QFPQuadFlatPackage型の半導体装置1を一例として取り上げて説明する。半導体装置1は、表面主面2a、表面2aの反対側に位置する裏面主面2b、および表面2a上に形成された複数のパッド電極パッド、チップ電極、端子2cを有する半導体チップ2を有している。半導体チップ2の表面2a側詳しくは半導体チップの基材である半導体基板の表面に配置された素子形成面には、例えばトランジスタやダイオードなどの複数の半導体素子が形成され、この半導体素子は表面2aに形成された複数のパッド2cと電気的に接続されている。半導体チップ2の表面2a側に形成される複数の半導体素子は、表面2a側詳しくは、前記半導体基板の素子形成面と表面2aの間に形成される図示しない配線配線層、チップ配線を介して電気的に接続され、電気回路を構成する。また、半導体装置1は、半導体チップ2を搭載するタブチップ搭載部、ダイパッド3、半導体チップ2の複数のパッド2cと複数のワイヤ導電性部材4を介してそれぞれ電気的に接続される複数のリード外部端子5、および半導体チップ2および複数のワイヤ4を封止する封止体樹脂、樹脂体6を有している。半導体チップ2は、複数の吊りリード7図1参照により支持されるタブ3上に接着材8図2参照を介して搭載固着され、半導体チップ2の複数のパッド2cは、ワイヤ4を介して外部端子である複数のリード5とそれぞれ電気的に接続されている。また、半導体チップ2および複数のワイヤ4は、封止体6により樹脂封止される。封止体6は、例えば熱硬化性樹脂に、シリカなどのフィラ材を添加した絶縁物であって、図2に示すように上面面6a、上面6aの反対側に位置する下面面6b、および上面6aと下面6bの間に位置する側面6cを有している。また、複数のリード5は、それぞれ一部インナリード部5aが封止体6の内部に封止され、他部アウタリード部5bは封止体6から露出している。このアウタリード部5bは、半導体装置1の外部端子となっており、例えば銅Cuからなる基材部の表面には、半田からなる金属膜半田めっき膜9が形成されている。この金属膜9は外装めっき膜と呼ばれ、金属膜9を外部端子の表面に形成しておくことで、半導体装置1を図示しない実装基板に実装する際に、導電性接合材である半田図示は省略に対する外部端子の濡れ性を向上させることができる。本実施の形態の金属膜9を構成する半田は、鉛Pbを実質的に含まない、所謂、鉛フリー半田から成り、例えば錫Snのみ、錫-ビスマスSn-Bi、錫-銅Sn-Cu、または錫-銅-銀Sn-Cu-Agなどである。ここで、鉛フリー半田とは、鉛Pbの含有量が0.1wt以下のものを意味し、この含有量は、RoHsRestrictionofHazardousSubstances指令の基準として定められている。以下、本実施の形態において、半田、あるいは半田ボールについて説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。なお、図1および図2では、QFN型の半導体装置1を例示しているので、複数のリード5は、封止体6の側面6cから突出した構造となっているが、半導体パッケージの構造は、図1および図2に示す例に限定されず、例えば、変形例として、QFNQuadFlatNonleadedpackage型の半導体装置図示は省略に適用することができる。QFN型の半導体装置の場合、複数の外部端子アウタリード部は、封止体の下面実装面において封止体から露出する。このQFN型の半導体装置の場合であっても、図示しない実装基板に実装する際に、導電性接合材である半田図示は省略に対する外部端子の濡れ性を向上させる観点から、露出面に半田からなる金属膜半田めっき膜を形成しておくことが好ましい。<半導体装置の製造方法>次に、図1および図2に示す半導体装置1の製造工程について、説明する。図3は、図1および図2に示す半導体装置の組み立てフローを示す説明図である。本実施の形態における半導体装置1は、図3に示す組立てフローに沿って製造される。1.基材準備工程図4は、図3に示す基板準備工程で準備するリードフレームの全体構造を示す平面図、図5は図4の製品形成領域を拡大して示す拡大平面図である。まず、図4に示す基材準備工程では、図4および図5に示すリードフレーム基材10を準備する。なお、リードフレーム基材10を準備するとは、予め、図4および図5に示す形状のリードフレーム10を製造して用いる実施態様の他、他所他の事業所あるは他の事業者で製造したリードフレーム10を購入して用いる実施態様が含まれる。図4に示すように、本工程で準備するリードフレーム10は、枠部枠体10bの内側に複数の製品形成領域10aを備えている。詳しくは、リードフレーム10には、複数の製品形成領域10aが行列状に配置されている。複数の製品形成領域10aは、それぞれ、図1に示す半導体装置1の1個分に相当する。また、各製品形成領域10aの間には、図3に示す個片化工程で、切断する切断代である切断領域10cが配置されている。このように、複数の製品形成領域10aを備えるリードフレーム10を用いることで、複数の半導体装置1図1参照を一括して製造することができるので、製造効率を向上させることができる。また、図5に示すように、本工程で準備するリードフレーム10の各製品形成領域10aには、半導体装置1が備える、タブチップ搭載部、ダイパッド3、タブ3の周囲に配置される複数のリード外部端子5、およびタブ3を支持する複数の吊りリード7が既に形成されている。複数のリード5は、ダム部10dと接続され、ダム部10dを介して連結されている。また複数の吊りリード7はそれぞれダム部10dに連結され、タブ3は、吊りリード7を介してダム部10dに連結されている。つまり、タブ3および複数のリード5は吊りリード7およびダム部10dを介してリードフレーム10に支持されている。また、リードフレーム10の構成材料は以下に限定されるものではないが、例えば、銅Cu、銅合金、銅の表面にニッケルNiのめっき膜が積層されたもの、あるは42アロイなどの鉄系材料から成る金属板にパターニング処理を施すことにより形成される。2.半導体チップ搭載工程次に、図3に示す半導体チップ搭載工程では、図6に示すように各製品形成領域10aのタブ3上に半導体チップ2を搭載する。図6は、図5に示すチップ搭載部上に、接着材を介して半導体チップを搭載した状態を示す拡大平面図である。本実施の形態では、例えば、熱硬化性樹脂あるいは、熱硬化性樹脂に銀Ag粒子を混合した接着材8を介して半導体チップ2を搭載接着固定する。搭載方式は、例えば半導体チップ2の裏面2b図2参照とタブ3の上面を対向させた状態で搭載する、所謂フェイスアップ実装方式としている。なお、ここではタブ3のサイズ平面積が半導体チップ2のサイズ平面積のサイズよりも小さい構造小タブ構造を例に説明しているが、タブ3のサイズはこれに限定されない。タブ3のサイズが半導体チップ2のサイズよりも大きい構造大タブ構造でもよい。3.電気的接続工程次に、図3に示す電気的接続工程では、図7に示すように、半導体チップ2の複数のパッド2cと、半導体チップ2の周囲に配置された複数のリード5を複数のワイヤ導電性部材4を介して、それぞれ電気的に接続する。図7は、図6に示す半導体チップの複数のパッドとリードフレームの複数のリードを、複数のワイヤを介してそれぞれ電気的に接続した状態を示す拡大平面図である。本工程では、例えば、ヒートステージ図示は省略を準備し、各製品形成領域10aのタブ3上に、半導体チップ2が搭載されたリードフレーム10をヒートステージ上に配置する。そして例えば、キャピラリ図示は省略を介してワイヤ4を供給し、超音波と熱圧着を併用してワイヤ4を接合する方式によりワイヤ4を接続する。ワイヤ4の材料としては、例えば金Au、銅Cu、およびそれらの合金が挙げられる。4.封止工程次に、図3に示す封止工程では、図8に示すように各製品形成領域10aに封止体6を形成し、半導体チップ2図7参照、タブ3図7参照、複数のワイヤ4図7参照、および複数のリード5の一部インナリード部を封止体により封止する。図8は、図7に示す半導体チップ、複数のワイヤおよび複数のリードの一部を封止する封止体を形成した状態を示す拡大平面図である。本工程では、例えば、図示しない成形金型で図7に示すリードフレーム10を挟んだ状態で、金型内に樹脂を圧入した後硬化させる、所謂トランスファモールド方式により図8に示す封止体6を形成する。この時、成形金型に設けたキャビティ樹脂圧入空間が図8に示すダム部10dの内側に収まるように配置することで、樹脂封止用樹脂がダム部10dの外側まで無秩序に漏れ出ることを抑制できる。5.めっき工程次に、図3に示すめっき工程では、図8に示す複数のリード5の表面に半田からなる金属膜めっき膜を形成する。本工程では、例えば図8に示すリードフレーム10を図示しないめっき溶液に浸し、封止体6から露出した金属部分の表面に図2に示す金属膜半田めっき膜9を形成する。本実施の形態では、例えば、半田溶液にリードフレーム10を浸し、電気めっき方式により半田膜である金属膜9を形成する。半田膜の種類としては、例えば、錫-鉛めっき、Pbフリーめっきである純錫めっき、錫-ビスマスめっき等が挙げられる。金属膜9は前記したように実装基板に実装する際に、導電性接合材である半田に対する外部端子の濡れ性を向上させる観点から形成するが、リードフレーム10を構成する金属で形成された基材部下地部の表面が金属膜9に覆われていれば、金属膜9の厚さは薄くて良い。本実施の形態では、金属膜9の厚さは下地の基材部下地部よりも薄く、例えば10μm~20μm程度である。6.リードカット工程リード成形工程次に図3に示すリードカット工程では、図9に示すように複数のリード5を切断し、それぞれ分離する。図9は、図8に示す複数のリードを切断し、分離した状態を示す拡大平面図である。本工程では、リード5のアウタリード部5bを切断し、枠部10b図4参照から切り離す。また、複数のリード5を連結するダム部10d図7参照を隣り合うリード5の間において切断し、各リード5を分離する。複数のリード5のアウタリード部5bの切断方法は特に限定されないが、例えば、リードフレーム10の下面側に図示しないパンチ切断刃を、上面側には図示しないダイ支持治具をそれぞれ配置してプレス加工することで切断する。また、複数のリード5を分離した後、複数のリード5を成形する。本実施の形態では、図2に示すように、複数のリード5のアウタリード部5bのそれぞれをガルウィング状に成形する。リード5のアウタリード部5bを成形する方法は特に限定されないが、例えば成形用のパンチとダイを用いてプレス加工することで成形することができる。本工程により、複数のリード5はそれぞれ分離され、別体となる。また、本工程により複数のリード5はリードフレーム10から切り離される。7.個片化工程次に図3に示す個片化工程では、図9に示す吊りリード7を切断し、各製品形成領域10aをリードフレーム10から切り離す分離する。これにより、個片化された半導体装置1図1参照を取得する事が出来る。個片化方法は特に限定されないが、切断金型を用いてプレス加工により切断する方法を適用することができる。なお、本工程で得られる複数の半導体装置1は、検査前の半完成品組立体の状態である。したがって、本工程の後、外観検査工程および図3に示す電気的試験工程を行い、合格したものが、図1および図2に示す完成品の半導体装置1となる。8.電気的試験工程次に図3に示す電気的試験工程では、半導体装置に電流を流して、回路中に断線がない事や所定の許容値以上の電気的特性を備えている事を確認する試験を行う。また本工程では電気的試験の結果に基づいて、良品、不良品の判定を行い、不良品を除外する。以下、電気的試験工程について、詳細に説明する。<電気的試験装置検査装置>まず、図3に示す電気的試験工程において半導体装置の電気的試験を行う電気的試験装置検査装置の構成について説明する。図10は図3に示す電気試験工程を行う試験装置の構成を模式的に示す説明図、図11は図10に示す試験装置のソケット周辺を拡大して示す要部拡大断面図である。また、図12は、図11に示すテスト用の端子の周辺を拡大して示す拡大断面図、図13および図14は図12に示すテスト用の端子の接触領域周辺を拡大して示す斜視図である。本実施の形態の電気的試験工程で半導体装置1に対して電気的試験を行う試験装置電気的試験装置、検査装置20は、半導体装置1を収容するソケット21、ソケット21を介して半導体装置1と電気的に接続されるテスト基板配線基板、パフォーマンスボード22、およびテスト基板22と電気的に接続されるテストヘッド23を備える。テストヘッド23には、半導体装置1との間で信号電流の入出力を行うテスト回路が形成され、テスト基板22およびソケット21を介して半導体装置1と電気的に接続される。また、本実施の形態では、テストヘッド23の隣には制御部テスタ本体24が配置され、制御部24はテストヘッド23と電気的に接続されている。制御部24には、電気的試験工程を制御例えば、テストヘッド23と半導体装置1の相対位置制御、あるいは、複数の半導体装置1を連続的に試験するための制御する制御回路が形成される。ただし、制御回路の形成場所は図10に示す態様には限定されず、例えば、変形例としてテストヘッド23の内部に制御回路を形成することができる。図11に示すようにテストヘッド23は、テスト基板22を搭載する基板搭載面である上面23aを有し、テストヘッド23の上面23a上に固定されている。テスト基板22を固定する固定手段は特に限定されないが、図11に示す例では、テストヘッド23の上面23a上に隔壁25が配置され、テスト基板22は隔壁25上に例えばネジ止め固定されている。また、テスト基板22は、テストヘッド23の上面23a上に配置された、複数のコネクタ端子端子26を介してテストヘッド23に形成された回路前記したテスト回路と電気的に接続されている。また、テスト基板22は、表面22a、表面22aの反対側に位置する裏面22b、表面22aに配置されるソケット21を搭載するソケット搭載領域22cを有する配線基板である。表面22aおよび裏面22bには、それぞれ複数の配線22dからなる配線パターンが形成される。表面22a側に形成された複数の配線22dと裏面22b側に形成された複数の配線22dは、テスト基板22の表面22aから裏面22bまで貫通するスルーホールなどの伝送路層間導電路22eを介してそれぞれ電気的に接続されている。また、テスト基板22にはコンデンサやコイルなど、複数の電子部品27が実装され、表面22a側に搭載されたソケット21と配線22dを介して電気的に接続されている。図11に示す例では、複数の電子部品27は裏面22bに実装されている。また、テスト基板22は、裏面22bがテストヘッド23の上面23aと対向するように、テストヘッド23上に形成された隔壁25によって囲まれる中空空間を介してテストヘッド23上に固定されている。また、半導体装置1を固定するソケット21は、テスト基板22の表面22a上においてソケット搭載領域22cに固定されている。ソケット21の固定方法は特に限定されないが、本実施の形態では、例えばネジ止め固定されている。これにより、少なくとも測定対象となる半導体装置の品種変更に応じて、容易に着脱することができる。ソケット21は樹脂などの絶縁物から成る本体部21aを備えている。本体部21aは、半導体装置1を固定する面である上面半導体装置固定面21a1、および上面21a1の反対側に位置する下面テスト基板実装面21a2を備えている。またソケット21は、本体部21aの上面21a1側に配置され、半導体装置1を固定して保持する固定部パッケージ固定部、領域21bを備えている。固定部21bの周縁領域は、固定部21bの中央領域よりも突出した構造となっており、この突出部分の内側に半導体装置1の封止体6が収まるようにすることで、半導体装置1を所定の位置に配置することができる。つまり、固定部21bの周縁領域に形成された突出部分は、半導体装置1の位置合わせをする位置決めガイドとして機能する。また、ソケット21は、半導体装置1の複数のリード5と電気的に接続する複数の端子テスト端子、接触端子、プローブ、ポゴピンCPを備えている。複数の端子CPは、ソケット21の本体部21aに形成された複数の貫通孔21cに挿入され、テスト基板22上に形成された複数の端子ポゴ座22fとそれぞれ電気的に接続されている。また、ソケット21上には、リード5の先端部を端子CPに向かって押し付けるリード押さえ部材である押圧治具リード押さえ部材28が配置される。本実施の形態の電気的試験工程では、この押圧治具28から押圧力を複数のリード5の先端部に印加して複数のリード5の先端部を端子CPに向かって押し付けることで、複数の端子CPと複数のリード5が接触し、電気的に接続することができる。また、図12に示すように、端子CPは、リード5と接触する接触領域31を備えるプランジャ部PR、プランジャ部PRの反対側に配置され、プランジャ部PRの一部を包むスリーブ部SV、およびプランジャ部PRとスリーブ部SVの間に配置される弾性体としてのバネ部SPを備え、全体として細長い棒状針状の形状を成す。図12に示す例では、バネ部SPは、コイルバネであって、例えば、バネ鋼から成る芯材の表面に金Auのめっき膜金膜が形成されて構成される。芯材の表面に金のめっき膜を形成することで、バネ部SPを介した導電経路のインダクタンス成分を低減することができる。また、スリーブ部SVは、一方の端部下端部、プランジャ部PRとは反対側の端部が尖った形状尖頭形状となっている。端子CPのスリーブ部SVと接触する端子22fは、スリーブ部SVとの対向面の一部がスリーブ部SVの尖頭形状に沿って窪んでおり、この窪み領域にスリーブ部SVの尖った部分を配置することで、端子CPの位置を合わせることができる。このスリーブ部SVは、SK材と呼ばれる炭素鋼から成る芯材の表面に金Auのめっき膜金膜が形成されて構成される。芯材の表面に金のめっき膜を形成することで、スリーブ部SVと端子22fの接触抵抗及びインダクタンス成分を低減することができる。またスリーブ部SVの他方の端部上端部、プランジャ部PR側の端部は筒形状になっており、筒体部分SV1の内部にプランジャ部PRの一部軸部を挿入可能にすることで、端子CPの全長プランジャ部PRの先端からスリーブ部SVの先端までの長さを可変にしている。また、スリーブ部SVの筒体部分SV1の付け根部分には、バネ部SPの一方の先端を当接させるバネ押さえ面SV2が配置され、このバネ押さえ面SV2は筒体部分SV1と一体に形成されている。また、プランジャ部PRは、電気的試験工程でリード5と接触する接触領域31と、接触領域31からスリーブ部SVに向かって棒状に延びる軸部軸領域32と、を備えている。プランジャ部PRの軸部32は、バネ部SPから印加される弾性力を接触領域31に伝達して、リード5と接触領域31の接触荷重接触圧力を調整する機能を備えている。このため、軸部32には、スリーブ部SVの筒体部分SV1に挿入するための棒状部分32aと、棒状部分の付け根に配置され、バネ部SPの他方の先端を当接させるバネ押さえ面32bと、を備えている。この軸部32の棒状部分32aは、スリーブ部SVの筒体部分SV1に挿入するため、筒体部分SV1の開口径よりも小さい直径を有する細長い円柱形状となっている。また、電気的試験工程でリード5と接触する接触領域31の端部状端部、スリーブ部SVとは反対側の端部が尖った形状尖頭形状となっている。本実施の形態では、図13および図14に示すように複数の尖頭部尖った先端部、頂点部31aを備えている。尖頭部31aの数は特に限定されないが、図13では4個の尖頭部31aを備えた例を、図14では8個の尖頭部31aを備えた例をそれぞれ示している。接触領域31の端部を尖らせて尖頭形状とすることで、電気的試験工程において図12に示すようにリード5に接触領域31の一部が食い込ませることができる。詳しくは、リード5のアウタリード部5bのうち、半田からなる金属膜半田めっき膜9に端子CPのプランジャ部PRの接触領域31の尖った部分図13に示す尖頭部31aが食い込む。これにより、接触領域31と検査対象であるリード5の接触面積を拡大させることができる。これにより、電気的試験工程における接触抵抗を低減することができる。言い換えれば、テスト用の端子CPを半導体装置1図11参照の外部端子であるリード5に接触させる際の抵抗成分を低減させることができる。また、図13および図14に例示的に示すように、複数の尖頭部31aを備える端子CPを用いる場合、複数の尖頭部31aを設けると、リード5図12参照と端子CPの接点が増加する。この結果、複数の尖頭部31aのうちのいずれかでリード5との導通を確保することができるので安定的に試験を行うことができる。例えば位置合わせ精度などの影響で、リード5と端子CPの平面的位置関係が僅かにずれた場合であっても、複数の尖頭部31aのうちのいずれかがリード5に食い込む可能性が高くなる。したがって、リード5とテスト用の端子CPの位置ズレを考慮した場合には、複数の尖頭部31aを備える端子CPを用いた方が、リード5と端子CPの接続信頼性を確保する観点から好ましい。<電気的試験工程>次に、図10に示す試験装置20を用いた電気的試験工程について説明する。なお、半導体装置を組み立てた後に行う高温試験として、所謂、バーンインと呼ばれる加速試験があるが、このバーンインにおいて、導通試験など、簡易的な電気的検査を行う場合がある。しかし、このバーンインと本実施の形態の電気試験工程は区別される。すなわち、バーンインは、半導体装置の初期不良を温度と電圧により加速して検出し、除去するための工程であり、初期故障モード不良の最終検査での検出力を高めることを目的とする。このため、バーンインでは一般に、125°C程度の環境下で、使用が予定される電圧よりも高い電圧を、数時間~10時間程度の間半導体装置に印加して行う。一方、本実施の形態で説明する電気的試験工程は、製品仕様の範囲内において、設計上規定された電気的特性が得られるかどうかを試験する。本工程では、図11に示すように、ソケット21の固定部21bに検査対象である半導体装置1を搬送し、配置する。半導体装置1をソケット21に搬送する方法は特に限定されないが、例えば、図示しないハンドラ搬送装置を用いて、自動搬送することができる。ソケット21の固定部21b上に配置した段階でテスト用の端子CPとリード5が接触するが、端子CPとリード5の接触抵抗を低減させて、安定的に電気的試験を行うためには、端子CPの一部をリード5の一部に食い込ませることが好ましい。このため、本実施の形態では、ソケット21の固定部21b上に半導体装置1を配置した後、リード5の先端部を端子CPに向かって押し付けるリード押さえ部材である押圧治具28でリード5を押圧する。これにより、図12に示す端子CPのプランジャ部PRは押圧治具28からの押圧力により下方に向かってテスト基板22に向かって押し込まれる。また、プランジャ部PRが下方に押し下げられることでバネ部SPの弾性力が増加する。この結果、端子CPの接触領域31では、リード5詳しくは金属膜9に食い込む力が生じ、尖頭部31a図13、図14参照がリード5の金属膜9に食い込む。端子CPとリード5の接触荷重接触時にリード5が端子CPから受ける加重は特に限定されないが、例えば、本実施の形態では、20gf約0.2N~50gf約0.5N程度の接触荷重となるように、バネ部SPの弾性力を調整している。そして、端子CPがリード5に食い込んだ状態で半導体装置1に通電し、導通試験および電気的特性を確認する試験を行う。言い換えれば、本実施の形態では、複数のリード5と複数の端子CPを接触させることで、半導体装置1の半導体チップ2図2参照と電気的試験用のテスト回路を電気的に接続し、電気的試験を行う。試験中は、図11に示す複数の端子CPを介して半導体装置1に通電し、かつ、半導体装置1から流れる信号電流などを計測することで、回路中に断線がない事や所定の許容値以上の電気的特性を備えている事を確認する。また電気的試験の結果に基づいて、良品、不良品の判定を行い、不良品を除外する。良品、不良品の仕分けは、例えば、ソケット21から取り出す際に良品と不良品を異なる搬送先に搬送することで行う。<テスト用の端子の詳細構成>次に、テスト用の端子CPの詳細な構成について説明する。図15は、図13または図14に示すテスト用の端子の接触領域の先端部分を示す拡大断面図、図16は、図15に対する変形例であるテスト用の端子の接触領域の先端部分を示す拡大断面図である。また、図41は、図15および図16に対する比較例であるテスト用の端子の接触領域の先端部分を示す拡大断面図、図42は図41に示す先端部分が摩耗して芯材が露出した状態を示す拡大断面図である。また、図43は図41に示す先端部分に半田材が付着した状態を示す拡大断面図、図44は、図43に示す先端部分の一部が剥離した状態を示す拡大断面図である。図12に示す端子CPの接触領域31をリード5に食い込ませるには、接触領域31の先端部を尖らせる他、端子CPを食い込ませる金属膜9を構成する半田材よりも硬い材料で形成することが好ましい。一方、端子CPとリード5の接触抵抗を低減する観点から、端子CPの最表面は、例えば金Auなど、電気抵抗率が低い金属材料で覆うことが好ましい。このような観点から、図41に示す本実施の形態に対する比較例である端子100のように、例えば所謂SK材と呼ばれる炭素鋼から成る芯材101の表面を金Auのめっき膜102で覆ったテスト用の端子100が考えられる。なお、図41に示す端子100は、構成材料を除き、図12に示す端子CPと同じ構造となっている。繰り返し使用を考慮せず、単に1回のみの電気的試験を考えた場合、図41に示す端子100を用いた場合であっても、接触抵抗を抑制し、安定的に試験を行うことができる。しかし、電気的試験工程では、製造効率向上の観点から複数の大量に量産された半導体装置1図11参照に対して、端子CPを繰り返し接触させて試験する必要がある。図41に示す端子100の場合、芯材101の表面を覆うめっき膜102が摩耗あるいは剥離して、図42または図44に示すようにめっき膜102よりも電気抵抗率が高い芯材101が露出してしまう。特に、芯材101の表面が金Auの膜で形成されている場合、Au膜は摩耗し易いため、芯材101が露出するまでに使用できる回数が少ない。すなわち、寿命が短い。また、金Auは半田材の主成分である錫Snの親和性が高い結合し易いため、図43に示すようにめっき膜102の表面にリード5の表面を覆う半田材9aが付着し易い。そして、めっき膜102に付着した半田材9aは、めっき膜102と結合して化合物となることで、めっき膜102が芯材101から剥離して脱落し易くなるため、図44に示すように芯材101が露出し易い。また、芯材101が露出しない場合であっても、端子100に付着した半田材9a図43参照が酸化すると、端子100表面の抵抗成分が増大するので、接触抵抗の増大、あるいは接触抵抗のバラツキの増大を招く原因となる。つまり、テスト用の端子100の場合、繰り返し使用することで電気的特性が劣化し易い。本願発明者の検討によれば、端子100の場合、7万回~8万回程度試験を行うと電気的試験の結果が不安定になり、信頼性が低下する。そして電気的試験の信頼性低下に伴って、再試験数の増加や不良判定品の増加を招き、半導体装置の製造効率が低下する。また、電気的試験の信頼性が低下する前に新たなテスト用端子に交換する方法が考えられるが、交換頻度が高くなると交換のための維持管理負荷が増大する。一方、本実施の形態では、図15に示すように、端子CP1の接触領域31が、合金第1合金製の芯材M1と、芯材M1を覆う金属膜M2で構成され、金属膜M2は、芯材M1を構成する合金よりも硬い硬度が高い合金第2合金で形成されている。詳しくは、芯材M1を構成する合金、および金属膜M2を構成する合金は、それぞれ構成元素のうち、パラジウムPd元素を重量割合で最も多く含む、パラジウム合金である。つまり、芯材M1を構成する合金と金属膜M2を構成する合金は、重量割合で最も多く含む構成元素が共通する。更に詳しくは、芯材M1は、例えばパラジウムPd、銀Ag、銅Cuを含むパラジウム-銀-銅Pd-Ag-Cu系合金である。各元素の含有割合は、例えば重量割合で、4:3:3である。一方、金属膜M2は、例えばパラジウムPd、銀Ag、コバルトCoをそれぞれ80:15:5の重量割合で含むパラジウム-銀Pd-Ag系合金である。主としてパラジウム元素を含むパラジウム合金は、半田材の主成分となる錫Snと結合し難いという特性を備えている。このため、端子CP1の接触領域31をパラジウム合金製の金属膜M2で覆うことで、端子CP1への半田材の付着を防止ないしは抑制することができる。また、パラジウム単独での電気抵抗率は、鉄Feと同程度であるが、これに副元素を添加することで、パラジウム合金の電気抵抗率をパラジウム単独での電気的効率よりも低くすることができる。このような副元素として、例えば銀Agや銅Cuなど、主元素であるパラジウムPdよりも電気抵抗率が低い元素を含有させて合金化することで、金Auと同程度まで電気抵抗率を低減することができる。なお、元素の電気抵抗率は当該元素から成る単体金属の場合の電気抵抗率として、評価する。例えば、パラジウムPd元素よりも電気抵抗率が低い元素とは、単体金属として、パラジウムの単体金属よりも電気抵抗率が低い元素を言い、銀Agや銅Cuはこれに該当する。また、金属膜M2に被覆される芯材M1をパラジウム合金製とすることで、端子CP1を繰り返し使用して芯材M1の一部が露出した場合であっても、接触抵抗の増大を防止ないしは抑制することができる。また、主元素であるパラジウムPdに副元素としてコバルトCoを含有させて合金化することにより、合金の硬さを向上させることができる。なお、上記したパラジウム合金の組成は、本願発明者が具体的に検討した一例であって、種々の変形例を適用することができる。例えば、上記構成に加えて、副元素としてさらにニッケルNiを含有させて合金化することができる。ニッケルNiを含有させることにより、合金の結晶構造を安定化させることができる。ただし、ニッケルNi元素は、上記した副元素銀、銅、コバルトと比較して錫Snと結合し易いので、半田材の付着を防止する観点からは、ニッケルの含有割合は、他の副元素以下とすることが好ましい。ところで、図15に対する変形例である図16に示す端子CP2のように、金属膜M2を形成せず、芯材M1が露出した構造とすることができる。言い換えれば、1種類のパラジウム合金の無垢材で端子CP2を構成することができる。図16に示すCP2の場合、図41に示す比較例の端子100と比較すれば、繰り返し使用による電気的試験の信頼性低下を抑制することができる。端子CP2のように接触領域31を無垢材で構成すれば、端子CP2の接触領域31が摩耗しても接触領域31の構成材料は変化しない。このため、例えば図17に示すように、端子CP2の先端部分が摩耗、あるいは潰れにより平坦化された平坦面31bとなり、電気的試験を行う際にリード5図12参照に食い込まず、リード5との接触面積が低下して接触抵抗が増加するまでの間は、電気的特性が安定する。図17は、図16に示す先端部分が平坦化された状態を示す拡大平面図である。また、端子CP2の硬度を高くすることで、耐摩耗性を向上させることができるので、図16に示す状態から図17に示す状態に至るまでの繰り返し使用回数を増加させることができる。つまり、寿命を延長することができる。本願発明者の検討によれば、図16に示すように、端子CP2の接触領域31を芯材M1のみ単一の合金のみで構成し、その硬度を500HV以上とすれば、ビッカース硬さ場合、50万回程度の繰り返し使用ができることが判った。つまり、比較例の端子100図41参照よりも7~8倍程度、寿命を延長することができる。なお、繰り返し使用回数の評価指標として、端子CPとリード5との接触抵抗が1Ωを超えるまでの接触回数を用いた。以下、特に異なる評価指標を用いる旨を説明した場合を除き、繰り返し使用の回数について言及する時は同様の評価指標を用いている。また、ビッカース硬さとは、ビッカース硬さ試験で、試験荷重[N]を永久くぼみの表面積[mm2]で除した値である。またビッカース硬さ試験とは、対面角が136°の正四角錐ダイヤモンドで作られたピラミッド形をしている圧子を材料表面に押し込み、荷重を除いたあとに残ったへこみの対角線の長さ[mm]から表面積[mm2]を算出する硬さ試験法である。以下の説明において、硬さについて単位をHVとして説明した時は、このビッカース硬さを示す。また、本願発明者は、寿命をさらに延長するため、端子CP2の耐摩耗性を向上させる検討を行った。端子CP2耐摩耗性を向上させる観点からは、芯材M1の硬度を高くすることが好ましいが、芯材M1の硬度を高くすると、以下の新たな課題が生じることが判った。すなわち、電気的試験工程で端子CP2の一部をリード5図12参照の金属膜9図12参照に食い込ませる観点から、芯材M1の接触領域31の先端部分は、図16に示すように尖った状態とする必要があるが、芯材M1を硬くすると、この尖頭形状を形成する加工が困難になる。特に、図13や図14に示すように複数の尖頭部31aを形成する加工が困難になる。前記したように、芯材M1をパラジウム-銀-銅Pd-Ag-Cu系合金とした場合、完成した後述するように熱処理を施した後の芯材M1の硬度をビッカース硬さで表わすと、500HV程度である。硬度が500HV程度の材料に対して、微細加工を施すことは非常に難しい。そこで、図16に示す端子CPは例えば以下のように形成される。図18は、図16に示す端子CPの製造工程を模式的に示す説明図である。まず、芯材M1を構成する合金製の棒材棒状部材、円柱部材M0を準備する。棒材M0の硬度は、例えば、200HV~300Hv程度である。次に、棒材M0に対して切削加工例えば旋盤を用いた切削加工を施し、例えば、プランジャ部PRの形状に成形した後、熱処理を施して芯材M1を硬化させる。これにより、熱処理後の芯材M1は500HV程度の硬度となる。熱処理条件は、例えば300°C前後で2分~3分程度加熱すれば良い。熱処理を行う前の芯材M1の硬さが200HV~300HV程度であれば、図13や図14に示すように複雑な先端形状であっても、比較的容易に形成することができる。図12に示すスリーブ部SVおよびバネ部SPは、それぞれ別個に形成し、プランジャ部PR、スリーブ部SV、およびバネ部SPを組み立てることで、端子CPが形成される。このように、本実施の形態では、切削加工により成形した後で熱処理を行うことで、図16に示すように500HV程度の硬度を有し、かつ接触領域31に複数の尖頭部31aを有する端子CP2が得られる。このように図16に示す端子CP2の硬度は500HV程度とすることができるが、無垢材として構成される端子CP2の硬度を500HVよりもさらに高くすることは難しい。言い換えれば、端子CPを無垢材で構成する場合、寿命の更なる延長は難しい。そこで、本願発明者は更に検討を行い、図15に示すように芯材M1の表面を芯材M1よりも硬い硬度が高い金属膜M2で覆う端子CP1の構造とすることで、耐摩耗性を向上させられることを見出した。また、構成元素にコバルトCoを含むパラジウム合金である金属膜M2は、例えばめっき法により形成することができるので、芯材M1の表面を容易に覆うことができる。図15に示す端子CP1は例えば以下のように形成される。図19は、図15に示す端子CPの製造工程を模式的に示す説明図である。まず、芯材M1を構成する合金製の棒材棒状部材、円柱部材M0を準備する。棒材M0の硬度は、例えば、200HV~300Hv程度である。次に、棒材M0に対して切削加工例えば旋盤を用いた切削加工を施し、例えば、プランジャ部PRの形状に成形する。次に、成形された芯材M1をめっき液に浸し、例えば電気めっき法により、芯材M1の表面に金属膜M2を形成する。めっき法で形成された状態での金属膜M2の硬度は、例えば300HV~400HV程度である。次に、芯材M1および芯材M1を覆う金属膜M2に熱処理例えば300°C前後で2分~3分程度加熱することで、芯材M1および金属膜M2を硬化させる。熱処理後の芯材M1の硬度は500HV程度、金属膜M2の硬度は、芯材M1よりも高く、例えば、650HV~700HV程度となる。なお、芯材M1に熱処理を施した後で金属膜M2を形成する方法も考えられるが、その場合、芯材M1に対して複数回の熱処理を施すことになる。このため、金属膜M2に熱処理を施す際に芯材M1が焼きなましアニーリングにより軟化する場合がある。したがって、芯材M1を確実に硬化させる観点から、芯材M1に熱処理を施す前に金属膜M2を形成し、一括して熱処理することが好ましい。また、芯材M1と金属膜M2に一括して熱処理を施すと、芯材M1と金属膜M2の接合界面における接合強度が増大する。このため、金属膜M2が芯材M1から剥離することを防止ないしは抑制する観点から、芯材M1と金属膜M2に一括して熱処理を施すことが好ましい。上記のように形成された端子CP1は、表面の硬度が650HV~700HV程度と、図16に示す端子CP2の表面よりもさらに硬くなる。このため、耐摩耗性を向上させることができるので、寿命をさらに延長することができる。図20は、図15に示す先端部分が摩耗して芯材が露出した状態を示す拡大断面図である。また、図21は、図20に示す先端部分が平坦化された状態を示す拡大平面図である。本願発明者の検討によれば、図15に示す端子CP1において、金属膜M2の膜厚を2μmとした場合には、例えば図20に示すように、芯材M1が露出するまでの間に、100万回程度の繰り返し使用ができることが判った。言い換えれば比較例の端子100図41参照よりも14~16倍程度、図16に示す端子CP2よりも2倍程度、寿命を延長することができる。また、端子CP1は、芯材M1および金属膜M2をそれぞれパラジウム合金とすることで、図20に示すように芯材M1が露出した場合であっても、電気的特性の劣化を抑制することができる。言い換えれば、芯材M1を構成する合金および金属膜M2を構成する合金のうち、最も大きい割合重量割合で含まれる元素が共通するため、芯材M1が露出した場合であっても、電気的特性の劣化を抑制することができる。特に、芯材M1および金属膜M2が、それぞれ副元素として銀Ag元素など、パラジウムよりも電気抵抗率が低い元素を含有していることで、芯材M1と金属膜M2の電気抵抗率を同程度とすることができる。例えば図21に示すように、端子CP1の先端部分が摩耗、あるいは潰れにより平坦化された平坦面31bとなり、電気的試験を行う際にリード5図12参照に食い込まず、リード5との接触面積が低下して接触抵抗が増加するまでの間は、電気的特性が安定する。したがって、本実施の形態によれば、金属膜M2が摩耗して芯材M1が露出するまでは、金属膜M2とリード5図12参照を接触させて電気的試験を行い、図20に示すように芯材M1が露出した後は、芯材M1とリード5を接触させて電気的試験を行うことができる。言い換えれば、100万回程度の繰り返し使用を行って、図20に示すように芯材M1が露出した場合であっても、そこから更に芯材M1が摩耗して図21に示すように平坦化されるまで接触抵抗が1Ωを超えるまでは安定的に電気的試験を行うことができる。更に言い換えれば、芯材M1が露出するまでの100万回と芯材M1が露出した後の50万回を合計して150万回程度の繰り返し使用が可能となる。また、芯材M1および金属膜M2はそれぞれパラジウム合金で構成されるため、約150万回の繰り返し使用の間、半田材が端子CP1に付着して抵抗値が上昇してしまうことを防止ないしは抑制することができる。このように、本実施の形態によれば、テスト用の端子CP1、CP2を半導体装置1図11参照の外部端子であるリード5図11参照に接触させる際の抵抗成分を低減させる期間寿命を延長させることができる。言い換えれば、端子CP1、CP2とリード5の接触抵抗を安定的に低減させることができる。このため、端子CP1、CP2の交換頻度を低減することができる。この結果、半導体装置1の製造効率を向上させることができる。また、図41に示す端子100の表面に形成される金Auから成るめっき膜102に比べて、図15に示す端子CP1の表面に形成されている金属膜M2は硬度が高い大きい。また、図16に示す端子CP1の芯材M1は、図41に示すめっき膜102に比べて、硬度が高い大きいこのため、端子CP1、CP2をリード5図12参照に接触させる際に端子CP1、CP2の接触領域31が変形する量摩耗により削れる量や押圧力により潰れる量、あるいは半田が付着して脱落する量を小さくすることができる。また、端子CP1、CP2を繰り返し使用する場合には、端子CP1、CP2とリード5を接触させる度に接触領域31の変形量を小さくする効果を奏する。その結果、端子CP1、CP2の寿命が伸び、コンタクト回数を増やすことができる。<テスト用の端子の再生処理方法>前記したように、端子CP1、CP2は比較例の端子100よりも大幅に寿命を延長することができるが、図17や図21に示すように平坦化された後、再生処理を施すことにより更に寿命を延長させることができる。以下では、図17や図21に示すように先端部分が平坦化した後で再生処理を施す方法について詳しく説明する。図22は、先端部が平坦化した端子を研磨して再生する工程を示す拡大断面図である。また、図23は図22に示す研磨シートの構成を示す拡大断面図である。また、図24は、図23に示す研磨治具を図17に示すテスト用の端子の平坦化した面に押し当てた状態を示す拡大断面図である。また、図25は、図24に示す研磨治具の振動方向を示す拡大断面図、図26は、図25に示す平坦面と研磨治具の平面的位置関係を示す透視平面図である。また図27は図25に示す端子を研磨した後の状態を示す拡大断面図、図28は図26に示す端子を研磨した後の状態を示す透視平面図である。なお、図24~図28では、簡単のため、図17に示す端子CP2に研磨処理を施す方法を例示的に示しているが、図21に示す端子CP1に研磨処理を施す場合にも同様に適用することができる。本実施の形態では、例えば図17や図21に示すように、先端部が平坦化した端子CPに対して研磨処理を施すことにより端部を再び尖らせて、再生させる。上記したように、本実施の形態では、端子CPの接触領域が、主元素が共通する合金材料から成り、表面が削られても、電気的特性の低下を防止ないしは抑制できるため、先端部を研磨して再生処理を施すことができる。詳しくは、図22に示すように、ソケット21に複数の端子CPが取り付けられた状態で、複数の端子CPの接触領域31のそれぞれの端部に研磨治具40を押し当てる。研磨治具40の一方の面研磨面40aには、図23に示すように、接着層41、フィルム層42、弾性体層43および研磨砥粒層44が順次積層されている。フィルム層42は、例えばPETポリエチレンテレフタラートなどの樹脂フィルムであって、一方の面に接着層粘着層41が、他方の面に弾性体層43が形成されている。また、フィルム層42の下面に形成される弾性体層43は、研磨治具40を端子CP図22参照に押し当てて研磨する際に、研磨砥粒層44が被研磨面に倣って弾性変形するように、例えば発砲ウレタンなどの弾性体で構成される。また、弾性体層43の一方の面下面に形成される研磨砥粒層44には、例えば粒径が3μm程度のアルミナAl2O3粒子である複数の砥粒44aが樹脂接着材44bを介して弾性体層43に接着されている。研磨治具40を端子CPの接触領域31の端部に押し当てると、図24に示すように、弾性体層43が端子CPの被研磨面繰り返し使用により、摩耗して平坦化した平坦面31bに倣って弾性変形し、複数の砥粒44aが端子CPの接触領域31に当接する。言い換えれば、研磨治具40の研磨面40a図23参照に形成された弾性体層43に、端子CPの被研磨面繰り返し使用により、摩耗して平坦化した平坦面31bが食い込むことで、被研磨面の周囲に複数の砥粒44aが当接する。この時の研磨治具40と端子CPとの接触荷重は、研磨治具40を端子CPに向かって押し込む押圧力と、端子CPのバネ部SP図12参照により制御することができる。次に、図25および図26に矢印45を付して示すように、端子CPに押し当てた状態端子CPが食い込んだ状態で研磨治具40を振動させて、端子CPの平坦化された面を研磨する。これにより、図25に示す平坦面31bの周縁部が優先的に研磨され、図27に示すように、端子CPの端部を再び尖らせることができる。なお、端子CPの端部を尖らせる程度は、使用開始前と同じ状態例えば図16に示す状態とすることが特に好ましいが、この研磨工程は、芯材M1が500HV程度まで硬化した後で行うこととなるため、使用開始前と同じ状態まで尖らせるためには、研磨処理時間が長くなる。また、例えば図27や図28に示すように、平坦面31bの面積が研磨前よりも小さくなれば、前記した電気的試験工程において、端子CPの接触領域31の一部をリード5に食い込ませることができる。したがって、少なくとも本工程では、平坦面31bの面積が研磨処理開始前と比較して小さくなるまで、研磨処理を施すことで、端子CPを再生することができる。本工程で端子CPの先端を尖らせる程度は、端子CPを押し当てる端子の材質や形状によっても異なるが、実効上、平坦面31bの面積が半分以下となるまで研磨処理を施すことが特に好ましい。また、研磨処理を施す際には、図25に示すように平坦面31bに沿って水平方向に研磨治具40を振動させることが好ましい。これにより、平坦面31bの周縁部を効率的に研磨することができる。また、図26に示すように平坦面31bに沿って水平方向に互いに交差する複数の方向例えば図26では、直交する二つの方向に研磨治具40を振動させる、あるいは平坦面31bに沿って研磨治具40を回転運動させることが好ましい。これにより、平坦面31bの周縁部において、研磨不足の領域が発生することを防止ないしは抑制することができる。ところで、端子CPに研磨処理を施す方法としては、ソケット21から端子CPを取り外して研磨する方法が考えられる。しかし、ソケット21から端子CPを取り外し、研磨後に再び組み立てる必要が生じるので、作業が煩雑になる。本実施の形態ではソケット21に取り付けた状態で複数の端子CPを再生するので、作業効率、つまり、再生作業を含めた半導体装置の製造効率を向上させることができる。<変形例>以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態では、端子CPのプランジャ部PR全体をパラジウム合金で形成する実施態様について説明したが、少なくとも端子CPの接触領域31が合金で図15や図16を用いて説明した条件を満たす合金で形成されていれば、その他の部分の構成はこれに限定されない。ただし、プランジャ部PRの形成し易さを考慮した場合には、前記実施の形態で説明したように、端子CPのプランジャ部PR全体をパラジウム合金で形成することが好ましい。また例えば、前記実施の形態では、芯材M1が摩耗して平坦化された後に研磨して再生する実施態様について説明した。しかし、変形例としては、研磨工程は行わず、芯材M1が摩耗して平坦化された状態図17または図21に示す状態で複数の端子CPを新しい物に交換する、あるいはソケット21毎新しい物に交換する実施態様とすることができる。端子CPの寿命延長の観点からは再生処理を行った方が好ましいが、製造効率の向上の観点からは、研磨処理に要する作業が増加するため、研磨処理は行わない場合もあり得る。また、前記実施の形態では検査装置の一例としてソケット21をテスト基板22に直接搭載した構造について説明したが、ソケット21の搭載構造はこれに限定されず、例えば、ソケット21を図示しないインタフェース基板に搭載し、インタフェース基板をテスト基板22と電気的に接続することができる。この場合、製品変更等により接続回路の変更が生じた時に、インタフェース基板を修正すれば対応できる場合がある点で有利である。ただし、テスト回路とソケット21を電気的に接続する導電経路距離を短くする観点からは、前記実施の形態で説明したように、テスト基板22に直接ソケット21を搭載することが好ましい。また、前記実施の形態では、検査対象となる半導体装置の例として、QFP型の半導体装置1を取り上げて説明したが、検査対象となる半導体装置のパッケージ態様はQFP型などのリードフレーム型には限定されない。例えば、図29~図30に示すよう半導体チップ2を基材である配線基板51上に搭載し、配線基板のチップ搭載面表面51aとは反対側の面裏面51bに、複数の外部端子半田ボール52を行列状マトリクス状に配置した、所謂エリアアレイ型の半導体装置50に適用することができる。図29は、図1に対する変形例である半導体装置の内部構造の概要を示す透視平面図、図30は図29に示す半導体装置の裏面側を示す平面図、図31は図29のA-A線に沿った断面図である。なお、図29は、透視平面図なので、図31に示す封止体6は図示を省略している。以下、簡単に前記実施の形態で説明した半導体装置1との相違点を中心に説明する。半導体装置50は、配線基板51の表面51a上に搭載される半導体チップ2、半導体チップ2と配線基板51を電気的に接続する複数の導電性部材本実施の形態ではワイヤ4、半導体チップ2および複数のワイヤ4を封止する封止体樹脂体6、および配線基板51の裏面51b側に形成され、且つ、半導体チップ2と電気的に接続される複数の半田ボール外部端子、半田材52を有している。なお、半田ボール52は、半導体装置1と実装基板マザーボードとを電気的に接続するための外部端子であって、前記した鉛フリー半田で構成される。図29~図31に示す例では、半導体チップ2の裏面2bを配線基板51の表面51aと対向させて実装する、所謂フェイスアップ実装方式により半導体チップ2を基材である配線基板51上に搭載している。フェイスアップ実装方式では、半導体チップ2と配線基板51をワイヤボンディング方式により、電気的に接続する。すなわち、半導体チップ2の表面2a上に形成された複数のパッド2cと、配線基板51の表面51a側に露出するように、平面視において半導体チップ2の周囲に配置された複数のボンディングリード端子、ボンディングパッド53を、複数のワイヤ4を介して電気的に接続する。また、配線基板51の表面51a上に封止体6を形成し、半導体チップ2および複数のワイヤ4を封止することで、ワイヤ4の変形を防止ないしは抑制している。また、配線基板51の表面51aの反対側に位置する裏面51bには、複数の半田ボール52が形成されている。複数の半田ボール52は、配線基板51に形成された複数の配線55を介して表面51a側に形成されたボンディングリード53と電気的に接続されている。つまり、半導体チップ2の複数のパッド2cは、複数の半田ボール52と電気的に接続されている。これにより、半導体装置50を図示しない実装基板に実装する際には、半田ボール52を実装基板の端子図示は省略に接合して電気的に接続する。つまり、半田ボール52は半導体装置50の外部電極外部接続端子となる。また、図2に示すように、複数の半田ボール52は、配線基板51の裏面51b側に行列状に配置されている。半導体装置50は、複数の外部端子が配線基板51の裏面実装面51b側に行列状に配置される、エリアアレイ型の半導体装置である。エリアアレイ型の半導体装置は、配線基板51の裏面51b側を外部電極の配置スペースとして有効に活用することができる。このため、例えば、QFPやQFNQuadFlatNonleadedPackageなど、半導体チップを搭載する基材としてリードフレームを用いた半導体装置と比較して、外部端子の数を増やす事ができる点で有利である。なお、エリアアレイ型の半導体装置としては、図29~図31に示す半導体装置50のように、外部端子として半田ボール52が取り付けられたBGABallGridArray型半導体装置の他、例えば、半田などの接合部材を取り付けるためのランド外部端子54が露出した、LGALandGridArray型の半導体装置などもある。また、図示しない実装基板に容易に実装するため、LGA型であっても、ランド54の露出面に薄く半田材を塗布する場合もある。<エリアアレイ半導体装置の製造工程>次に、図29~図31に示す半導体装置50の製造工程について、前記実施の形態との相違点を中心に説明する。図32は、図29~図31に示す半導体装置の組み立てフローを示す説明図である。1.基材準備工程まず、図32に示す基材準備工程では、図33~図35に示す配線基板基材60を準備する。図33は、図32に示す基板準備工程で準備するリードフレームの全体構造を示す平面図、図34は図33の製品形成領域を拡大して示す拡大平面図である。また、図35は図34に示す配線基板の裏面側を示す拡大平面図である。なお、配線基板基材60を準備するとは、予め、図33~図35に示す配線基板60を製造して用いる実施態様の他、他所他の事業所あるは他の事業者で製造した配線基板60購入して用いる実施態様が含まれる。図33に示すように、本工程で準備する配線基板60は、枠部枠体10bの内側に複数の製品形成領域10aを備えている。詳しくは、配線基板60には、複数の製品形成領域10aが行列状に配置されている。つまり、配線基板60は、所謂、多数個取り基板である。このように、複数の製品形成領域10aを備える配線基板60を用いることで、複数の半導体装置50図29参照を一括して製造することができるので、製造効率を向上させることができる。各製品形成領域10aは、図29~図30に示す配線基板51の1個分に相当し、配線基板51の各部材が形成されている。例えば、図34に示すように、各製品形成領域10aの表面51aには、チップ搭載領域チップ搭載部51cと、チップ搭載領域51cの周囲に並べて配置され、表面51aを覆う絶縁膜から露出する複数のボンディングリード端子、ボンディングパッド53が形成されている。また、図35に示すように、配線基板60の裏面51bには、各製品形成領域10aに、裏面51bを覆う絶縁膜から露出する複数のランド54が行列状に配置されている。また、各製品形成領域10aの間には、図32に示す個片化工程で、切断する切断代切断予定領域である切断領域10cが配置されている。また、配線基板60の各製品形成領域10aには複数の配線55図31参照が形成され、表面51a側の複数のボンディングリード53と裏面51b側の複数のランド54は、複数の配線55を介して電気的に接続されている。この複数のボンディングリード53、複数のランド54、および複数の配線55などの導体パターンは、コア材となる絶縁層の表面に例えば電気めっき法により形成することができる。また、複数の配線55には、表面51a、裏面51bのうち、一方の面から他方の面までを接続する層間導電路ビアも含まれる。2.半導体チップ搭載工程次に、図32に示す半導体チップ搭載工程では、図36に示すように各製品形成領域10a上に半導体チップ2を搭載する。図36は、図35に示すチップ搭載部上に、接着材を介して半導体チップを搭載した状態を示す拡大平面図である。本実施の形態では、例えば、熱硬化性樹脂あるいは、熱硬化性樹脂に銀Ag粒子を混合した接着材8図31参照を介して半導体チップ2を搭載接着固定する。搭載方式は、例えば半導体チップ2の裏面2b図2参照とタブ3の上面を対向させた状態で搭載する、所謂フェイスアップ実装方式としている。3.電気的接続工程次に、図32に示す電気的接続工程では、図37に示すように、半導体チップ2の複数のパッド2cと、半導体チップ2の周囲に配置された複数のリード5を複数のワイヤ導電性部材4を介して、それぞれ電気的に接続する。図37は、図36に示す半導体チップの複数のパッドと配線基板の複数のボンディングリードを、複数のワイヤを介してそれぞれ電気的に接続した状態を示す拡大平面図である。4.封止工程次に、図32に示す封止工程では、図38に示すように封止体6を形成し、半導体チップ2図37参照および複数のワイヤ4図37参照を封止体6により封止する。図38は、図37に示す半導体チップおよび複数のワイヤを封止する封止体を形成した状態を示す平面図である。なお、図38では、複数の製品形成領域10aを一つのキャビティ内に配置して一括して封止するMAPMatrixArrayPackage方式の例を示している。本工程では、例えば、図示しない成形金型で図37に示す配線基板60を挟んだ状態で、金型内に樹脂を圧入した後硬化させる、所謂トランスファモールド方式により図38に示す封止体6を形成する。5.ボールマウント工程次に、図32に示すボールマウント工程では、図35に示す配線基板60の裏面51b側に形成された複数のランド54のそれぞれに複数の半田ボール半田材52を搭載する。詳しく説明すると、まず、図38に示すように配線基板60の上下を反転させて、配線基板60の裏面51bにおいて、絶縁膜から露出する複数のランド54に複数の半田ボール52をそれぞれ配置する。続いて、半田ボール52を配置した配線基板60に熱処理リフローを施し、複数の半田ボール52をそれぞれ溶融させて複数のランド54とそれぞれ接合する。リフロー工程では、配線基板60をリフロー炉に配置して、半田ボール52の融点よりも高い温度、例えば、260°C以上まで加熱する。裏面51bを覆う絶縁膜は、ソルダレジスト膜であるため、隣り合う半田ボール52同士の接合ブリッジを防止することができる。なお、本工程では半田ボール52とランド54を確実に接合するため、例えば、フラックスと呼ばれる活性剤を用いて接合する。フラックスは、例えば、半田ボール52の表面に形成された酸化膜と接触することで、これを取り除くことができるので、半田ボール52の濡れ性を向上させることができる。このようにフラックスを用いて接合した場合には、熱処理後にフラックス成分の残渣を取り除くための洗浄を行う。また、前記したLGAの製造工程の場合には、本工程は省略することができる。ただし、ランド54の露出面に薄く半田材をコーティングする場合には、本工程で半田ペースト半田成分とフラックス成分が混合されたペースト材を塗布する。6.個片化工程次に図32に示す個片化工程では、図34に示す切断領域ダイシングライン10cに沿って配線基板60および封止体6を切断し、各製品形成領域10aを個片化する。これにより、半導体装置50図29~図31参照を取得する事が出来る。個片化方法は特に限定されないが、切断領域10cに沿ってダイシングブレード切断刃を走らせて切削加工を施し、切断する方法を適用することができる。なお、本工程で得られる複数の半導体装置50は、検査前の半完成品組立体の状態である。したがって、本工程の後、外観検査工程および図32に示す電気的試験工程を行い、合格したものが、完成品の半導体装置1となる。7.電気的試験工程次に図3に示す電気的試験工程では、半導体装置に電流を流して、回路中に断線がない事や所定の許容値以上の電気的特性を備えている事を確認する試験を行う。また本工程では電気的試験の結果に基づいて、良品、不良品の判定を行い、不良品を除外する。以下、エリアアレイ型の半導体装置に対する電気的試験工程について、前記実施の形態との相違点を中心に説明する。エリアアレイ型の半導体装置50に対して電気的試験を行う場合、まず、図38に示すように、端子CPの配置が異なる。図38は、図11に対する変形例である検査装置のソケット周辺を示す拡大断面図である。半導体装置50は外部端子である半田ボール52が図30に示すように配線基板51の裏面51bに行列状に配置されているので、端子CPは半田ボール52の配列に対応して、図38に示すように配線基板51の裏面51bとテスト基板22の表面22aの間に、行列状マトリクス状に配置する。また、図11に示すように押圧治具28で外部端子リード5の先端部を押し付けることは難しいので、例えば図38に示すような押圧治具押さえ部材29を封止体6の上面上に配置して、半導体装置50全体を端子CPに向かって押し付ける。これにより、押圧治具29からの押圧力と、端子CPのバネ部SP図12参照の弾性力の関係から複数の端子CPと複数の半田ボール52のそれぞれを所定の接触圧力接触荷重の範囲内で接触させることができる。ところで、半田ボール52のように半田材をボール状に形成する場合、半田材の厚さは、前記実施の形態で説明した場合よりも厚くなり易い。例えば、前記実施の形態では、図2に示す半田めっき膜である金属膜9の厚さは下地の基材部下地部よりも薄く、例えば10μm~20μm程度である。一方半田ボール52の厚さは、ボールの直径と同等であるため、これよりも厚くなり易い。このため、半田ボール52に端子CPを食い込ませて電気的試験を行う場合、端子CPの接触領域31の端部が潰れ難い平坦化され難い傾向がある。また、半田ボール52のようにボール状の外部端子に端子CPを食い込ませる場合、図39に示すように、半田ボール52の一部を、端子CPの接触領域の尖頭部頂点部31aではなく、尖頭部31aの間の稜線部峰部、傾斜部31cに食い込ませることができる。図39は、半田ボールと接触端子を接触させる時の一例を示す拡大断面図である。尖頭部31aに半田ボール52を食い込ませる場合、電気的試験を行う度に尖頭部31aが最初に接触し、最初に接触した時の接触面積が小さいため、尖頭部31aから摩耗や潰れが進行し易い。一方、図39に示すように半田ボール52を稜線部31cに食い込ませる場合、半田ボール52と端子CPの接触領域が最初に接触する時の接触面積が大きくなるため、圧力を分散させることができる。このため、摩耗や潰れの進行を遅らせて、寿命を延長することができる。また、前記実施の形態では、接触領域31に複数の尖頭部31aが形成された実施態様について説明したが、尖頭部31aは複数に限らず、例えば図40に示すように一つの尖頭部31aを有する形状とすることができる。図40は図13および図14に対する変形例であるテスト用の端子の接触領域周辺を拡大して示す斜視図である。図40に示すように、一つの尖頭部31aを有する端子CPは、例えば前記したLGA型の半導体装置の電気的試験工程に適用して有効である。LGA型の半導体装置の場合、端子CPを接触させるランド54図31参照の周囲に、ソルダレジスト膜などの絶縁膜が配置されており、端子CPをランド54に食い込ませる際に位置ずれが生じると、尖頭部31aが絶得膜を傷つけてしまう懸念がある。そこで図40に示すように尖頭部31aを一つにすれば、尖頭部31aが絶縁膜を傷つけるリスクを低減することができる。