基板上に、トンネル絶縁膜を形成し、前記トンネル絶縁膜上に、導電体で構成される電荷蓄積層を形成し、前記電荷蓄積層、前記トンネル絶縁膜、および前記基板を加工して、前記基板内に、前記電荷蓄積層および前記トンネル絶縁膜を分離する素子分離溝を形成し、前記素子分離溝内に、上面が前記電荷蓄積層の下面より高く上面より低くなるように素子分離絶縁膜を埋め込み、前記電荷蓄積層の表面に形成された自然酸化膜を除去し、前記素子分離絶縁膜および前記電荷蓄積層の表面に、絶縁膜を形成し、前記自然酸化膜の除去から前記絶縁膜の形成までが、その内部の酸素濃度がコントロールされた製造装置内で行われることを特徴とする半導体記憶装置の製造方法。前記自然酸化膜の除去はドライクリーニング法により行われ、前記絶縁膜の形成は前記素子分離絶縁膜および前記電荷蓄積層の表層を窒化することにより行われることを特徴とする請求項1に記載の半導体記憶装置の製造方法。前記電荷蓄積層はポリシリコンであり、前記絶縁膜はシリコン窒化膜であることを特徴とする請求項2に記載の半導体記憶装置の製造方法。前記絶縁膜の形成前に、前記電荷蓄積層の表層を酸化することにより、前記電荷蓄積層の表面に酸化膜を形成し、前記酸化膜も除去することにより、チャネル幅方向において前記電荷蓄積層における前記素子分離絶縁膜の上面よりも上部側を下部側の第1幅よりも小さい第2幅にすることを特徴とする請求項1乃至3に記載の半導体記憶装置の製造方法。基板と、前記基板内に形成された複数の素子分離溝内に埋め込まれ、上面が前記基板の表面よりも高い複数の素子分離絶縁膜と、前記素子分離絶縁膜間に位置する前記基板上に形成されたメモリセルと、を具備し、前記メモリセルは、前記基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、導電体で構成される電荷蓄積層と、前記電荷蓄積層上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、を有し、前記電荷蓄積層は、前記トンネル絶縁膜上に形成され、上面が前記素子分離絶縁膜の上面と同等のレベルであり、チャネル幅方向において第1幅を有する第1部分と、前記第1部分の上方に形成され、前記チャネル幅方向において前記第1幅より小さい第2幅を有する第2部分と、前記第1部分と前記第2部分とを接続する接続部分と、を有し、前記接続部分は、前記第1部分側から前記第2部分側に向かって、前記チャネル幅方向において前記第1幅から前記第2幅に連続的に変化していることを特徴とする半導体記憶装置。前記接続部分は、前記第1部分側から前記第2部分側に向かって、前記チャネル幅方向において前記第1幅から前記第2幅に曲線的に変化していることを特徴とする請求項5に記載の半導体記憶装置。書き込み特性の向上を図る半導体記憶装置およびその製造方法を提供する。本実施形態による半導体記憶装置の製造方法は、基板上に、トンネル絶縁膜を形成し、前記トンネル絶縁膜上に、導電体で構成される電荷蓄積層を形成し、前記電荷蓄積層、前記トンネル絶縁膜、および前記基板を加工して、前記基板内に、前記電荷蓄積層および前記トンネル絶縁膜を分離する素子分離溝を形成し、前記素子分離溝内に、上面が前記電荷蓄積層の下面より高く上面より低くなるように素子分離絶縁膜を埋め込み、前記電荷蓄積層の表面に形成された自然酸化膜を除去し、前記素子分離絶縁膜および前記電荷蓄積層の表面に、絶縁膜を形成し、前記自然酸化膜の除去から前記絶縁膜の形成までが、その内部の酸素濃度がコントロールされた製造装置内で行われる。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。<第1の実施形態>図1乃至図6を用いて、第1の実施形態に係る半導体記憶装置について説明する。第1の実施形態は、浮遊ゲート電極の表面に形成される酸化膜を除去した後、大気に晒さずに電極間絶縁膜を形成する例である。[構造]以下に、図1を用いて、第1の実施形態に係る半導体記憶装置の構造について説明する。図1は、第1の実施形態に係る半導体記憶装置のチャネル幅方向における断面図を示している。図1に示すように、第1の実施形態に係る半導体記憶装置は、基板10上において、メモリセルMCが形成された素子領域AA:ActiveAreaと、素子領域を区画するSTI構造からなる素子分離領域とで構成されている。基板10は、例えばシリコン基板である。基板10は、素子領域と素子分離領域とで段差を有している。より具体的には、基板10は、素子領域AAにおいて上段面を有し、素子分離領域において下段面を有している。すなわち、基板10は、素子分離領域において溝を有している。素子領域におけるメモリセルMCは、基板10上に形成されたトンネル絶縁膜11、浮遊ゲート電極12、素子分離絶縁膜13、電極間絶縁膜20、および制御ゲート電極19で構成されている。より具体的には、素子領域において、基板10上に、例えばシリコン酸化膜で構成されたトンネル絶縁膜11が形成されている。トンネル絶縁膜11の電気容量は、例えばCtnlである。このトンネル絶縁膜11上に、例えばポリシリコンで構成された浮遊ゲート電極12が形成されている。この浮遊ゲート電極12は、電荷蓄積層として機能する。一方、素子分離領域において、基板10内の後述する素子分離溝22内に、素子分離絶縁膜13が形成されている。素子分離絶縁膜13は、隣接する浮遊ゲート電極12を分離し、その上面は素子領域における基板10の表面よりも高い。また、素子分離絶縁膜13の上面は、浮遊ゲート電極12の下面より高く、上面よりも低い位置にある。言い換えると、浮遊ゲート電極12の下部側の側面下側面は素子分離絶縁膜13に覆われ、上部側の側面上側面は露出している。浮遊ゲート電極12の上面、上側面、および素子分離絶縁膜13の上面を覆うように、電極間絶縁膜20が形成されている。電極間絶縁膜20の電気容量は、例えばCipdである。この電極間絶縁膜20は、例えばNONONの積層構造を有している。すなわち、浮遊ゲート電極12の上面、上側面、および素子分離絶縁膜13の上面に、シリコン窒化膜14、シリコン酸化膜15、シリコン窒化膜16、シリコン酸化膜17、およびシリコン窒化膜17が順に形成されている。この電極間絶縁膜20上に、ワード線となる制御ゲート電極19が形成されている。このように素子領域に形成されたメモリセルMCのカップリング比は、Cipd/CtnlCipdで表わされる。メモリセルMCにおいて、基板10の表面と制御ゲート電極19との間に高電圧を印加すると、カップリング比に応じてトンネル絶縁膜11に強い電界が印加される。これにより、トンネル絶縁膜11を介して基板10と浮遊ゲート電極12との間にトンネル電流が流れて浮遊ゲート電極12の蓄積電荷量が変化する。このようにして、各メモリセルMCへのデータの書き込み動作および消去動作が行われる。なお、図示は省略するが、複数のメモリセルMCが、チャネル幅方向ワード線方向およびチャネル長方向ビット線方向のそれぞれの方向に沿ってマトリクス状に配置されている。[製造方法]以下に、図2乃至図5を用いて、第1の実施形態に係る半導体記憶装置の製造方法について説明する。図2乃至図5は、第1の実施形態に係る半導体記憶装置の製造工程のチャネル幅方向における断面図を示している。まず、図2に示すように、基板10上に、例えばシリコン酸化膜で構成されたトンネル絶縁膜11が形成される。トンネル絶縁膜11の形成方法としては、例えば、CVDChemicalVaporDeposition法、ALDAtomicLayerDeposition法、または熱酸化法が用いられる。このトンネル絶縁膜11上に、例えばポリシリコンで構成された浮遊ゲート電極電荷蓄積層12が形成される。浮遊ゲート電極12の形成方法としては、例えば、CVD法、またはALDAtomicLayerDeposition法が用いられる。その後、浮遊ゲート電極12上に、マスク材21が形成される。次に、マスク材21上に、図示せぬレジストパターンが形成される。このレジストパターンに基づいて、マスク材21、浮遊ゲート電極12、およびトンネル絶縁膜11が順に加工され、基板10の表面が露出される。これらの加工方法としては、例えばRIEReactiveIonEtching法が用いられる。また、浮遊ゲート電極12のチャネル幅方向の幅は、例えば10~40nm程度に加工される。その後、露出した基板10の表面がエッチングされ、さらに掘り下げられ、素子分離溝22が形成される。次に、図3に示すように、素子分離溝22内に、素子分離絶縁膜13が埋め込まれる。より具体的には、まず、例えばシリコン酸化膜で構成された素子分離絶縁膜13が素子分離溝22の内部を充填しつつ、マスク材21の表面を覆う高さに達するまで全面的に形成される。素子分離絶縁膜13の形成方法としては、例えばCVD法が用いられる。次に、CMPChemicalMechanicalPolish法により素子分離絶縁膜13が研磨され、マスク材21が露出される。これにより、素子分離絶縁膜13が素子分離溝22内に埋め込まれるとともに、マスク材21の表面および素子分離絶縁膜13の表面が平坦化される。次に、所定の化学薬液等を用いて露出されたマスク材21が選択的に除去され、浮遊ゲート電極12の表面が露出される。次に、例えば希フッ酸溶液を用いて素子分離溝22内に埋め込まれた素子分離絶縁膜13がエッチングされて掘り下げられる。これにより、浮遊ゲート電極12の側面が露出される。このとき、素子分離絶縁膜13の上面が、浮遊ゲート電極12の上面より低く、下面より高くなるように、エッチングされる。すなわち、浮遊ゲート電極12の上面および上側面が露出され、下側面は素子分離絶縁膜13に覆われている。このとき、素子分離絶縁膜13の加工の後処理として、または後述する電極間絶縁膜20の前処理として、薬液が用いられる。すなわち、基板10を装置間で移動させる必要があり、露出された浮遊ゲート電極12の表面が大気に晒される。これにより、浮遊ゲート電極12の表面に、酸素が付着し、自然酸化膜30が形成される。このように形成された自然酸化膜30は、耐圧性が弱く、絶縁性が低いため、この自然酸化膜30上に電極間絶縁膜20が形成されると、メモリセルMCの書き込み特性が劣化する。これに対し、本実施形態では、電極間絶縁膜20の形成前に自然酸化膜30が除去され、その後、大気に晒さずに電極間絶縁膜20が形成される。以下に、これらの工程について詳説する。まず、図4に示すように、ドライクリーニング技術により浮遊ゲート電極12の表面に形成された自然酸化膜30が除去される。このドライクリーニング技術は、浮遊ゲート電極ポリシリコン12と自然酸化膜シリコン酸化膜30とで選択比をとることが可能な方法である。より具体的には、例えば、三フッ化窒素とアンモニアとを反応させてフッ化アンモニウムを形成し、炉内に導入する。このフッ化アンモニウムは、シリコン自然酸化膜30と反応して固体の珪フッ化アンモニウムを形成する。その後、例えば100°C以上の熱処理により珪フッ化アンモニウムを気化させる。これにより、自然酸化膜30が剥離され、浮遊ゲート電極12が露出される。なお、フッ化アンモニウムの形成方法は、上記反応に限らず、三フッ化窒素と水素とを反応させて形成させてもよい。次に、図5に示すように、浮遊ゲート電極12および素子分離絶縁膜13の表面に、電極間絶縁膜20の一部となるシリコン窒化膜14が形成される。より具体的には、例えば、窒素ガスを含む雰囲気内でマイクロ波を発生させることにより窒素ラジカルが生成される。この窒素ラジカルを用いて、浮遊ゲート電極12および素子分離絶縁膜13の表層が窒化される。このとき、例えば、マイクロ波強度は100~3000W、処理圧力は5~30Pa、基板温度は350~900°Cとする。また、シリコン窒化膜14の膜厚は、例えば1~5nm程度である。このとき、自然酸化膜30の除去工程であるドライクリーニングと、シリコン窒化膜14の形成工程である窒化処理との間に薬液処理等を行う必要がない。すなわち、これらの工程は同一の炉内で連続して行うことができ、いずれの工程においても浮遊ゲート電極12は大気に晒されることがない。このように形成されたシリコン窒化膜14を含む電極間絶縁膜20は、メモリセルMCの書き込み特性を向上させることができる。この電極間絶縁膜20の特性の詳細については、後述する。次に、図1に示すように、シリコン窒化膜14上に、シリコン酸化膜15、シリコン窒化膜16、およびシリコン酸化膜17ONOが順に形成される。これらの形成方法としてはそれぞれ、例えばLPCVDLowPressureChemicalVaporDeposition法が用いられる。また、シリコン酸化膜15、シリコン窒化膜16、およびシリコン酸化膜17の膜厚はそれぞれ、例えば1~5nm程度である。その後、シリコン酸化膜17上に、シリコン窒化膜18が形成される。このシリコン窒化膜18の膜厚は、1~5nm程度である。これにより、NONONの5層の絶縁膜からなる電極間絶縁膜20が形成される。さらに、電極間絶縁膜20上に、ワード線となる制御ゲート電極19が形成される。以下に、本実施形態に係る電極間絶縁膜20の特性について説明する。上述したように、本実施形態に係る電極間絶縁膜20のシリコン窒化膜14は、大気に晒されることなく、同一の炉内で連続的に形成された絶縁膜である。図6は、本実施形態に係る電極間絶縁膜20の絶縁特性を示している。図6に示すように、電圧傾度V/cmと電流密度A/cm2との関係から、連続的に処理されて大気に晒されず形成されたシリコン窒化膜14を含む電極間絶縁膜20実線は、非連続的に処理されて大気に晒されて形成されたシリコン窒化膜を含む電極間絶縁膜破線よりも絶縁性が高いことがわかる。これは、シリコン窒化膜14が、浮遊ゲート電極12との界面において付着した酸素の量が極めて少なく、誘電率の高い絶縁膜であるためである。すなわち、高誘電率なシリコン窒化膜14が形成されたため、高電界印加時の電子に対するバリア性が高くなり、電子が絶縁膜を透過する確率が減少したと考えられる。このように、浮遊ゲート電極12と電極間絶縁膜20との界面は素子の書き込み特性を決める要素となっており、この界面の絶縁性を高くすることで書き込み時に高電圧を印加しても電極間絶縁膜20のリーク電流を低減することができる。なお、電極間絶縁膜20の積層構造として、NONONに限らない。電極間絶縁膜20の他の積層構造として、ONO、NONO、ONON、NON、NO、ON等が挙げられる。すなわち、電極間絶縁膜20の最も内側の層浮遊ゲート電極12との界面に位置する層は、シリコン窒化膜14に限らず、シリコン酸化膜でもよい。この際、シリコン窒化膜14の場合と同様に、自然酸化膜30が除去された後、大気に晒すことなく改めてシリコン酸化膜が形成される。このように形成されるシリコン酸化膜は、大気に晒すことで自然に形成される自然酸化膜30よりも、耐圧性および絶縁性が優れている。[効果]上記第1の実施形態によれば、半導体記憶装置の製造工程において、浮遊ゲート電極12の表面に自然に形成された自然酸化膜30を除去する工程から、電極間絶縁膜20の一部であるシリコン窒化膜14を形成する工程まで、浮遊ゲート電極12の表面を大気に晒すことなく連続的に行われる。これにより、電極間絶縁膜20の電子の注入側浮遊ゲート電極12との界面側に酸素量が少なく誘電率の高いシリコン窒化膜14を形成することができる。したがって、書き込みの際の高電界印加時のリーク電流を低減することができる。その結果、書き込み時において浮遊ゲート電極12に注入する電子量を増加させることが可能になり、メモリセルMCの書き込み閾値をさらに上げることができる。なお、本実施形態において、自然酸化膜30を除去する工程から、電極間絶縁膜20の一部であるシリコン窒化膜14を形成する工程までを、浮遊ゲート電極12の表面を大気に晒さないために、同一の炉バッチ炉内で行った。しかし、浮遊ゲート電極12の表面を大気に晒さない製造装置としてはこれに限らない。すなわち、これらの工程間において、浮遊ゲート電極12の表面に自然酸化膜30が形成されない程度に酸素濃度をコントロールできる製造装置であればよい。例えば、上記製造装置としてクラスターツールが挙げられる。このクラスターツールは、エッチングチャンバーおよび成膜チャンバー等の複数のチャンバーとチャンバー間の搬送部分とを有している。各チャンバーは、例えば枚葉炉である。クラスターツールは、これらチャンバー内およびチャンバー間の搬送部分を含めた装置内全体の酸素濃度を自然酸化膜30が形成されない程度に十分に小さくコントロールすることができる。すなわち、同一のクラスターツール内であれば同一のチャンバーだけでなく複数のチャンバーを用いて上記工程を行っても、耐圧性および絶縁性の優れた電極間絶縁膜20を形成することができる。<第2の実施形態>図7乃至図10を用いて、第2の実施形態に係る半導体記憶装置について説明する。第2の実施形態は、浮遊ゲート電極の表面に自然に形成される酸化膜を除去する前に、浮遊ゲート電極の表層を酸化してスリミングし、その後、大気に晒さずに電極間絶縁膜を形成する例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[構造]以下に、図7を用いて、第2の実施形態に係る半導体記憶装置の構造について説明する。図7は、第2の実施形態に係る半導体記憶装置のチャネル幅方向における断面図を示している。図7に示すように、第2の実施形態に係る半導体記憶装置において、第1の実施形態と異なる点は、浮遊ゲート電極12の上部側がスリミングされている点である。より具体的には、素子領域において、基板10上にトンネル絶縁膜11が形成され、このトンネル絶縁膜11上に、下部側の第1部分12a、上部側の第2部分12b、およびこれらを接続する接続部分12cを有する浮遊ゲート電極12が形成されている。浮遊ゲート電極12における第1部分12aは、トンネル絶縁膜11上に形成され、チャネル幅方向において第1幅を有している。また、第1部分12aの上面は、素子分離絶縁膜13の上面と同等のレベルである。浮遊ゲート電極12における第2部分12bは、第1部分12aの上方に形成され、チャネル幅方向において第1幅より小さい第2幅を有している。また、第2部分12bは、素子分離絶縁膜13の上面から突出して形成され、チャネル幅方向において第1部分のほぼ中央部に位置している。すなわち、第2部分12bは、後述する製造工程の途中において、第1幅から第2幅にスリミングされることで形成される。浮遊ゲート電極12における接続部分12cは、第1部分12aと第2部分12bとの間に位置し、これらを接続している。また、接続部分12cは、第1部分12a側下部側から第2部分12b側上部側に向かって、チャネル幅方向において第1幅から第2幅に連続的に、かつ曲線的に変化している。より具体的には、接続部分12cは表面が曲面形状であり、そのレベル高さに応じた曲面に対する接線と基板10の表面とがチャネル幅方向において成す角度が曲面の下部側から上部側に向かって単純増加する。また、この角度は、0~90度の範囲で変化する。例えば、接続部分12cの最も下部側における曲面の接線と基板10の表面との角度は0度であり、接続部分12cの最も上部側における曲面の接線と基板10の表面との角度は90度である。浮遊ゲート電極12の上面、上側面、および素子分離絶縁膜13の上面を覆うように、電極間絶縁膜20が形成されている。このとき、接続部分12c上に形成される電極間絶縁膜20は、接続部分12cと同様に表面が曲面形状である。この電極間絶縁膜20上に、ワード線となる制御ゲート電極19が形成されている。[製造方法]以下に、図8乃至図10を用いて、第2の実施形態に係る半導体記憶装置の製造方法について説明する。第2の実施形態に係る半導体記憶装置の製造方法は、浮遊ゲート電極の表面を酸化してスリミングすることにより、微細化を図る例である。図8乃至図10は、第2の実施形態に係る半導体記憶装置の製造工程のチャネル幅方向における断面図を示している。まず、第1の実施形態における図3に示す工程まで行われる。より具体的には、素子分離溝22内に埋め込まれた素子分離絶縁膜13がエッチングされて掘り下げられる。これにより、浮遊ゲート電極12の側面が露出される。このとき、上述したように、大気に晒されることにより、浮遊ゲート電極12の表面に、酸素が付着し、自然酸化膜30が形成される。また、浮遊ゲート電極12のチャネル幅方向の幅は、例えば10~40nm程度である。次に、図8に示すように、浮遊ゲート電極12の表面に、シリコン酸化膜80が形成される。より具体的には、例えば、酸素ガスを含む雰囲気内でマイクロ波を発生させることにより酸素ラジカルと酸素イオンが生成される。この酸素ラジカルと酸素イオンを用いて、浮遊ゲート電極12の表層が酸化される。このとき、例えば、マイクロ波強度は500~5000W、処理圧力は20~800Pa、基板温度は室温~800°Cとする。また、イオンを基板方向に引き込むために、例えば0.1~300mW/cmのバイアスを印加してもよい。これにより、浮遊ゲート電極12の表層が酸化され、浮遊ゲート電極12の上部側のチャネル幅方向の幅が例えば5~20nm程度に小さくなりスリミングされ、その表面に例えば1~20nm程度のシリコン酸化膜80が形成される。すなわち、浮遊ゲート電極12において、第1部分12a、第1部分12aより幅の小さい第2部分12b、およびこれらを接続する接続部分12cが形成される。また、このとき、等方的に酸化されるため、接続部分12cが形成される領域は曲面形状に酸化される。なお、シリコン酸化膜80の成膜レートを向上させるために、水素ガスと酸素ガスとを反応させて発生した酸化剤により、浮遊ゲート電極12の表層を酸化する方法もある。この場合、酸素と水素の混合ガス流量の0.01~30を水素ガス比として、処理することが可能である。また、酸化方法として、これらの方法に限らない。例えば、酸化剤として、酸素、オゾン、水、または活性酸素を用いた方法でもよい。次に、図9に示すように、ドライクリーニング技術により浮遊ゲート電極12第2部分12b、接続部分12cの表面に形成されたシリコン酸化膜80が除去される。このとき、同時に、自然酸化膜30も除去される。より具体的には、例えば、三フッ化窒素とアンモニアとを反応させてフッ化アンモニウムを形成し、炉内に導入する。このフッ化アンモニウムは、自然酸化膜30と反応して固体の珪フッ化アンモニウムを形成する。その後、例えば100°C以上の熱処理により珪フッ化アンモニウムを気化させる。これにより、スリミングされた浮遊ゲート電極12第2部分12b、接続部分12cが露出される。このとき、第2部分12bはチャネル幅方向において幅A例えば5~20nm程度を有し、その高さは20~200nm程度である。この幅Aは、セルの倒壊が起こらないセル幅である。次に、図10に示すように、浮遊ゲート電極12第2部分12b、接続部分12cおよび素子分離絶縁膜13の表面に、電極間絶縁膜20となるシリコン窒化膜14が形成される。より具体的には、例えば、窒素ガスを含む雰囲気内でマイクロ波を発生させることにより窒素ラジカルが生成される。この窒素ラジカルを用いて、浮遊ゲート電極12および素子分離絶縁膜13の表層が窒化される。このとき、浮遊ゲート電極12第2部分12b、接続部分12cおよび素子分離絶縁膜13の表層が窒化されることで、第2部分12bのチャネル幅方向の幅がさらに小さくなり、その表面に例えば1~5nm程度のシリコン窒化膜14が形成される。すなわち、第2部分12bは、チャネル幅方向において幅Aよりも小さい幅B例えば3~10nm程度を有することになるが、同時にその表面に電極間絶縁膜20の一部となるシリコン窒化膜14が形成される。このため、第2部分12bと、その両側面に形成されたシリコン窒化膜14とで幅Aよりも大きい幅C例えば5~20nm程度を維持することができる。幅Bは、セルの倒壊が起こり得るセル幅であるが、幅Cはセルの倒壊が起こらないセル幅である。次に、図7に示すように、シリコン窒化膜14上に、シリコン酸化膜15、シリコン窒化膜16、およびシリコン酸化膜17ONOが順に形成され、その後、シリコン酸化膜17上に、シリコン窒化膜18が形成される。さらに、電極間絶縁膜20上に、ワード線となる制御ゲート電極19が形成される。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、浮遊ゲート電極12の表面に形成される自然酸化膜30を除去する前に、浮遊ゲート電極12の表層を酸化してシリコン酸化膜80を形成する。その後、シリコン酸化膜80を除去するとともに自然酸化膜30を除去することで、浮遊ゲート電極12をスリミングする。これにより、メモリセルMCの微細化を図ることができる。ところで、書き込みの特性上、電極間絶縁膜20を薄膜化させることに限りがある。このため、メモリセルMCの微細化を達成するためには、浮遊ゲート電極12の寸法チャネル幅方向の幅を小さくする必要がある。しかしながら、浮遊ゲート電極12をある寸法以下にしてしまうと、浮遊ゲート電極12の加工後の薬液による後処理や、電極間絶縁膜20の形成前の薬液による前処理等を行うことで、浮遊ゲート電極12が製造工程の途中で倒れてしまう。これに対し、本実施形態では、浮遊ゲート電極12を倒壊が起こり得る幅Bに形成する際、同時に表面にシリコン窒化膜14を形成する。これにより、製造工程の途中においてトータルの幅として倒壊が起こらない幅Cまたは幅A以上の寸法を維持する。すなわち、微細化を図りつつ、製造工程の途中においてセルが倒壊することを防ぐことができる。また、シリコン酸化膜80の除去工程であるドライクリーニングと、シリコン窒化膜14の形成工程である窒化処理との間に薬液処理等を行う必要がない。このため、よりセルの倒壊を防ぐことができる。さらに、本実施形態では、浮遊ゲート電極12における接続部分12cの表面は、曲面形状である。これにより、浮遊ゲート電極12および制御ゲート電極19が角部を有することで生じる電界集中を抑制することができる。その結果、書き込みの際の高電界印加時のリーク電流を低減することができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。