"絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、ゲート電極が設けられた導電層と、前記導電層の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられ、微結晶シリコンを含む第1の半導体膜と、前記第1の半導体膜の上面に接し、非晶質シリコンを含み互いに離間する第1の領域と第2の領域とを上面に有する第2の半導体膜と、前記第2の半導体膜の上面に前記第1の領域を通じて接続される第1の電極と、前記第2の半導体膜の上面に前記第2の領域を通じて接続される第2の電極と、を含み、前記第1の半導体膜における水素濃度は、当該第1の半導体膜の上面と下面との中間で最小となり、前記第1の半導体膜と前記第2の半導体膜との境界における酸素濃度は、前記第1の半導体膜の中央および前記第2の半導体膜の中央のうち少なくとも一方の酸素濃度以下である、ことを特徴とする表示装置。前記第1の半導体膜において前記ゲート絶縁層からの距離が等距離となる面内の平均水素濃度は、前記ゲート絶縁層からの距離が0より大きく最大より小さい範囲のうちで最小となる、ことを特徴とする請求項1に記載の表示装置。前記第1の半導体膜と前記第2の半導体膜との界面における酸素濃度は、前記第1の半導体膜の中心および前記第2の半導体膜の中心のうち少なくとも一方の酸素濃度以下である、ことを特徴とする請求項1または2に記載の表示装置。前記第1の半導体膜と前記第2の半導体膜との界面における酸素濃度は、前記第1の半導体膜の上面および下面から等距離となる面と前記第2の半導体膜の上面および下面から等距離となる面とのうち少なくとも一方における平均酸素濃度以下である、ことを特徴とする請求項1または2に記載の表示装置。前記第1の半導体膜の平均水素濃度は5×10の19乗/立方センチ以上かつ1.0×10の22乗/立方センチ以下である、ことを特徴とする請求項1から4のいずれかに記載の表示装置。前記第1の半導体膜と前記第2の半導体膜との界面における水素濃度は1.5×10の22乗/立方センチ以下である、ことを特徴とする請求項1から5のいずれかに記載の表示装置。前記第1の半導体膜のうち第1の電極に平面的に重なる部分と前記第2の電極に平面的に重なる部分との間にあるチャネル部分の平均水素濃度は、前記第1の半導体膜のうち前記第1の電極と前記第2の電極とに平面的に重なる部分の平均水素濃度より低い、ことを特徴とする請求項1から6のいずれかに記載の表示装置。絶縁基板上にゲート電極が設けられた導電層を形成する工程と、前記導電層の上層にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上層に、微結晶シリコンを含む第1の半導体層をプラズマCVD法を用いて形成する工程と、前記第1の半導体層の上層に、前記第1の半導体膜の水素濃度が上面から下面に向けて単調減少しない水素濃度となるように、プラズマCVD法を用いて非晶質シリコンを含む第2の半導体層を形成する工程と、前記第1の半導体層および前記第2の半導体層をエッチングし、前記第1の半導体層に含まれ前記ゲート電極と平面的に重なる第1の半導体膜と、前記第2の半導体層に含まれ前記第1の半導体膜の上面に接する前記第2の半導体膜とを形成する工程と、前記第2の半導体膜の上面の第1の領域に電圧を印加するドレイン電極と、前記第2の半導体膜の上面の前記第1の領域と離れた第2の領域に電圧を印加するソース電極と、を形成する工程と、を含むことを特徴とする表示装置の製造方法。微結晶シリコンの層を形成するためにアニール工程を行うと、非晶質シリコンのみで薄膜トランジスタを製造する場合に比べて、製造プロセスや製造時間が増加する。そのため製造コストの上昇を抑えることが難しいという難点がある。上述の難点を解消するため、アニール工程を経ずにプラズマCVD法で微結晶シリコンの層を直接成膜する方法の研究が進んでいる。薄膜トランジスタの性能を表す特性の中に、薄膜トランジスタがオンされる間に流れるオン電流と、薄膜トランジスタがオフされる間に流れるオフ電流とがある。オン電流が大きく、かつオフ電流が小さいものほど性能がよい。微結晶シリコンの層と非晶質シリコンの層との積層構造を用いた薄膜トランジスタでは、オン電流の特性とオフ電流の特性とを両立させることが難しくなる。例えばオフ電流は非晶質シリコンのみを用いた薄膜トランジスタより大きくなる傾向があり、それを減少させようとするとオン電流も小さくなってしまう。その傾向は特にアニール工程を経ずに微結晶シリコンの層を成膜する場合に顕著である。本発明は上記課題を鑑みてなされたものであって、その目的は、微結晶シリコンを用いた薄膜トランジスタのオン電流に対するオフ電流の割合を減少させた表示装置を提供することにある。本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。1絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、ゲート電極が設けられた導電層と、前記導電層の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられ、微結晶シリコンを含む第1の半導体膜と、前記第1の半導体膜の上面に接し、非晶質シリコンを含み互いに離間する第1の領域と第2の領域とを上面に有する第2の半導体膜と、前記第2の半導体膜の上面に前記第1の領域を通じて接続される第1の電極と、前記第2の半導体膜の上面に前記第2の領域を通じて接続される第2の電極と、を含み、前記第1の半導体膜における水素濃度は、当該第1の半導体膜の上面と下面との中間で最小となり、前記第1の半導体膜と前記第2の半導体膜との境界における酸素濃度は、前記第1の半導体膜の中央および前記第2の半導体膜の中央のうち少なくとも一方の酸素濃度以下である、ことを特徴とする表示装置。21において、前記第1の半導体膜において前記ゲート絶縁層からの距離が等距離となる面内の平均水素濃度は、前記ゲート絶縁層からの距離が0より大きく最大より小さい範囲のうちで最小となる、ことを特徴とする表示装置。31または2において、前記第1の半導体膜と前記第2の半導体膜との界面における酸素濃度は、前記第1の半導体膜の中心および前記第2の半導体膜の中心のうち少なくとも一方の酸素濃度以下である、ことを特徴とする表示装置。41または2において、前記第1の半導体膜と前記第2の半導体膜との界面における酸素濃度は、前記第1の半導体膜の上面および下面から等距離となる面と前記第2の半導体膜の上面および下面から等距離となる面とのうち少なくとも一方における平均酸素濃度以下である、ことを特徴とする表示装置。51から4のいずれかにおいて、前記第1の半導体膜の平均水素濃度は5×10の19乗/立方センチ以上かつ1.0×10の22乗/立方センチ以下である、ことを特徴とする表示装置。61から5のいずれかにおいて、前記第1の半導体膜と前記第2の半導体膜との界面における水素濃度は1.5×10の22乗/立方センチ以下である、ことを特徴とする表示装置。71から6のいずれかにおいて、前記第1の半導体膜のうち前記ドレイン電極に平面的に重なる部分と前記ソース電極に平面的に重なる部分との間にあるチャネル部分の平均水素濃度は、前記第1の半導体膜のうち前記ドレイン電極と前記ソース電極とに平面的に重なる部分の平均水素濃度より低い、ことを特徴とする表示装置。8絶縁基板上にゲート電極が設けられた導電層を形成する工程と、前記導電層の上層にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上層に、微結晶シリコンを含む第1の半導体層をプラズマCVD法を用いて形成する工程と、前記第1の半導体層の上層に、前記第1の半導体膜の水素濃度が上面から下面に向けて単調減少しない水素濃度となるように、プラズマCVD法を用いて非晶質シリコンを含む第2の半導体層を形成する工程と、前記第1の半導体層および前記第2の半導体層をエッチングし、前記第1の半導体層に含まれ前記ゲート電極と平面的に重なる第1の半導体膜と、前記第2の半導体層に含まれ前記第1の半導体膜の上面に接する前記第2の半導体膜とを形成する工程と、前記第2の半導体膜の上面の第1の領域に電圧を印加するドレイン電極と、前記第2の半導体膜の上面の前記第1の領域と離れた第2の領域に電圧を印加するソース電極と、を形成する工程と、を含むことを特徴とする表示装置の製造方法。本発明によれば、微結晶シリコンを用いた薄膜トランジスタにおいて、オン電流に対するオフ電流の割合を減少させることができる。以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお、以下で説明する実施形態は、IPSInPlaneSwitching方式の液晶表示装置に本発明を適用した場合の例である。本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバ集積回路と、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などの絶縁基板1に加工がされたものである。図1は、本発明の実施形態にかかる表示装置の等価回路を示す回路図である。図1に示す等価回路は、上述のアレイ基板における表示領域の一部に相当する。アレイ基板では、複数のゲート信号線51が横方向に並んで延びており、また、複数の映像信号線52が縦方向に並んで延びている。そして、これらゲート信号線51及び映像信号線52により表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素回路に相当する。また、各ゲート信号線51に対応してコモン信号線53が横方向に延びている。ゲート信号線51及び映像信号線52により区画される画素回路の隅には、薄膜トランジスタ54が形成されており、そのゲート電極2はゲート信号線51に接続され、ドレイン電極7aは映像信号線52に接続されている。また、各画素回路には画素電極55及びコモン電極56が対になって形成されており、画素電極55は薄膜トランジスタ54のソース電極7bに接続され、コモン電極56はコモン信号線53に接続されている。図2は、1つの画素回路の構成の一例を示す平面図である。図2に示すように、ゲート信号線51と映像信号線52とが交差する箇所に対応して薄膜トランジスタ54が存在する。薄膜トランジスタ54は第1の半導体膜4と、第2の半導体膜5と、ゲート電極2と、ドレイン電極7aとソース電極7bと、導電型半導体膜6a,6bとを有する。この薄膜トランジスタ54は、いわゆるボトムゲート型薄膜トランジスタである。上述の画素回路では、ゲート信号線51にゲート電圧を印加することにより、画素回路の行が選択される。また、その選択のタイミングにおいて、各映像信号線52に映像信号を供給することにより、各画素回路に含まれる画素電極55に映像信号の電圧が印加される。また各画素回路に含まれるコモン電極56にはコモン信号線53を介してコモン電圧が印加される。これにより、画素電極55とコモン電極56の間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。次に薄膜トランジスタ54の詳細について説明する。図3は、図2に示す薄膜トランジスタ54の一例を示す断面図である。本図は、図2のA-A’切断線における断面を示している。ガラス基板からなる絶縁基板1の上には、その絶縁基板1に接しかつゲート電極2を含むゲート導電層が設けられる。そのゲート導電層の上にはゲート絶縁層3が設けられる。第1の半導体膜4は、ゲート電極2の上方かつゲート絶縁層3の上面に接するように設けられ、第2の半導体膜5は第1の半導体膜4の上面に接するように設けられている。第1の半導体膜4は主に微結晶シリコンからなり、第2の半導体膜5は主に非晶質シリコンからなる。微結晶シリコンは、結晶の粒径が10nm以上100nm以下の範囲にある結晶性のシリコンである。平面的にみて第1の半導体膜4および第2の半導体膜5の全てがゲート電極2に重なっている。見方を変えれば、ドレイン電極7aからソース電極7bに向かう方向の第1の半導体膜4および第2の半導体膜5のアイランド長Lcは、その方向のゲート電極2のゲート電極長Lgより短くなっている。この構成は、非晶質シリコンに光が当たることによりリーク電流が生じることを防ぐためのものである。第2の半導体膜5の上面には導電型半導体膜6aの下面に接する第1の領域と、導電型半導体膜6bの下面に接する第2の領域とを有する。第1の領域と第2の領域とは互いに離間する。導電型半導体膜6a,6bは例えばn型の不純物を含む非晶質シリコンからなる。導電型半導体膜6aの上面はドレイン電極7aと接しており、導電型半導体膜6bの上面はソース電極7bと接している。ドレイン電極7aは導電型半導体膜6a、第2の半導体膜5および第1の半導体膜4の側面に接している。またソース電極7bは導電型半導体膜6b、第2の半導体膜5および第1の半導体膜4の側面に接している。ドレイン電極7a、ソース電極7b、第2の半導体膜5の上面を覆うようにパッシベーション膜8が設けられている。図4は、薄膜トランジスタ54の酸素濃度Coおよび水素濃度Chの深さ方向のプロファイルを示す図である。図4に示すグラフは、縦軸が濃度を示し、対数スケール1x1017cm-3~1x1023cm-3となっている。また、横軸はパッシベーション膜8の上面からの深さを示す。この深さは、パッシベーション膜8の上面の中でも特に平面的にみてチャネル領域の中央付近と重なる領域を起点とした深さである。深さの値が大きいほど下側になり、絶縁基板1に近づく。このグラフは、右からゲート絶縁層3、第1の半導体膜4、第2の半導体膜5、パッシベーション膜8の順で水素濃度Chおよび酸素濃度Coを示している。この水素濃度Chおよび酸素濃度Coは、二次イオン質量分析法SIMSによって測定されている。酸素濃度Coは、本実施例ではゲート絶縁層3として酸化シリコンSiOを形成しており、ゲート絶縁層3の内部で最も高い。第1の半導体膜4および第2の半導体膜5をみると、第1の半導体膜4の下面付近と、第2の半導体膜5の上面付近とでの酸素濃度Coが高く、その間ではそれらより酸素濃度Coが低くなっている。測定誤差や局所的な不均一性等による細かな変動を除いて考えれば、その酸素濃度Coは第1の半導体膜4の下面から酸素濃度Coが第1の半導体膜4および第2の半導体膜5の中で最小になる深さまで単調減少し、また第2の半導体膜5の上面付近から酸素濃度Coが第1の半導体膜4および第2の半導体膜5の中で前述の最小になる深さまで単調減少する。結果として、第1の半導体膜4と第2の半導体膜5との界面における酸素濃度Coは、第1の半導体膜4を代表する酸素濃度である第1の代表酸素濃度と、第2の半導体膜5を代表する酸素濃度である第2の代表酸素濃度と、より低くなる。ここで、第1の半導体膜4の中央における酸素濃度を第1の代表酸素濃度、第2の半導体膜5の中央における酸素濃度を第2の代表酸素濃度とする。第1の代表酸素濃度は、より具体的には第1の半導体膜4の中心となる位置の酸素濃度であってもよいし、第1の半導体膜4の上面と下面とから等距離となる面での平均酸素濃度であってもよい。また第2の代表酸素濃度は、第2の半導体膜5の中心となる位置の酸素濃度であってもよいし、第2の半導体膜5の上面と下面とから等距離となる面での平均酸素濃度であってもよい。第1の半導体膜4と第2の半導体膜5の界面では、エネルギーバンドの伝導帯側にエネルギー障壁が形成される。このエネルギー障壁によりキャリアである電子の移動が制約され、界面付近で電流が流れにくくなっている。一方、酸素にも電流を流れにくくする働きがあるため、界面付近の酸素濃度Coが高いと界面付近の電流の流れがさらに阻害される。本実施形態では第1の半導体膜4と第2の半導体膜5の界面における酸素濃度Coを第1の半導体膜4や第2の半導体膜5の代表的な酸素濃度より低くすることにより、薄膜トランジスタ54のオン電流の減少を抑えている。なお、必ずしも界面における酸素濃度Coは、第1の半導体膜4の中央および第2の半導体膜5の中央との両方の酸素濃度Coより低くなくてもよい。どちらか一方の酸素濃度Co以下であれば、少なくともその界面における酸素濃度Coの上昇は抑えられ、オン電流は減少しにくくなる。この酸素濃度Coの条件を満たすには、第1の半導体膜4を含む層を積層してから第2の半導体膜5を含む層を積層するまでの間に、大気中の暴露を極力防ぐ必要がある。水素濃度Chは、図4の例では、ゲート絶縁層3で最小の値となり、パッシベーション膜8で最高の値となっている。第1の半導体膜4の内部をみると、測定誤差や局所的な不均一性を除いて考えれば、水素濃度Chは、第1の半導体膜4の下面から上方に向かうにつれ低くなり、第1の半導体膜4の上面と下面との中間で最小値を取った後に第1の半導体膜4の上面に向けて上昇する。測定誤差や局所的な不均一性等を考慮しても、第1の半導体膜4の上面と下面との中間で最小値をとる。またその上面と下面とから等距離となる第1の半導体膜4内の面における平均水素濃度、あるいは第1の半導体膜4の中心位置における水素濃度は、第1の半導体膜4の上面や下面の水素濃度より低くなる。第2の半導体膜5は主に非晶質シリコンで構成されるため、水素濃度は第1の半導体膜4より高くなっている。第1の半導体膜4の内部にこのような水素濃度Chのプロファイルがあることにより、第1の半導体膜4とゲート絶縁層3との界面付近で水素濃度Chを高めてチャネルとしての動作を確保する一方、オフ電流の原因となる中央付近の水素濃度Chを下げてオン電流の減少を抑えつつオフ電流を減少させることができる。そのメカニズムについては後述する。図5Aから図5Fは、図3に示す薄膜トランジスタ54の製造工程を示す断面図である。これらの図を用いて図3に示す薄膜トランジスタ54の製造工程を説明する。はじめの工程では、絶縁基板1上にゲート電極2をパターニングにより形成する。絶縁基板1には例えばガラス基板を用いる。ゲート電極2の材料は例えばNb、Mo、W、Ta、Cr、Ti、Fe、Ni、Co等の金属やそれらの合金、またはそれらの積層膜でよい。また、ゲート電極2の材料はAlやCu等の低抵抗金属であってもよい。微結晶半導体の膜を形成する際にアニール工程などで高い温度に加熱しないため、製造工程中の上限温度を低下させられるからである。ゲート電極2を含むゲート導電層の成膜は例えばスパッタリング法で行う。膜厚は配線抵抗が表示装置の動作上問題とならない範囲とする。本図の例ではその膜厚を200nmとしているが、例えば100~400nmであってもよい。次に、ゲート導電層をパターン加工する処理はホトリソグラフィにより行われる。ゲート電極2を形成する工程の次の工程では、ゲート絶縁層3を構成するゲート絶縁膜を堆積する図5A参照。ゲート絶縁膜には例えば窒化シリコンSiN膜、酸化シリコンSiO膜、酸窒化シリコンSiON膜やそれらの積層膜を用いてよい。中でも酸化シリコンや酸窒化シリコンを用いることが好適である。第1の半導体膜4に接する部分の材料を酸化シリコンや酸窒化シリコンにすると、薄膜トランジスタ54の閾値電圧の変化ΔVthが抑制されるからである。ゲート絶縁層3はプラズマCVD法で形成される。ゲート絶縁層3の形成には、成膜温度の上昇や成膜時間の増大を制御した上で、スパッタリング法やプラズマ酸化、光酸化などの手法を用いてもよい。また、ゲート絶縁膜の膜厚は、ゲート耐圧を確保し、さらにゲート電極2の側面付近で膜厚が薄くなることを防止するため、ゲート電極2と同等以上であることが望ましい。その膜厚は例えば100nmから400nmとすればよい。次の工程では、第1の半導体膜4に相当する部分を含む微結晶シリコン層14を形成する図5B参照。微結晶シリコン層14の形成には、プラズマCVD法の利用が好適である。微結晶シリコン層14の形成には、他に成膜温度が低い熱CVD法や光CVD法等を用いてもよい。本工程で用いるプラズマCVD装置は、平行平板型の電極構造や、アンテナ型の電極構造を有しているものでよい。プラズマCVD法を用いる場合、原料ガスとして、例えばSiH4モノシランやSi2H6ジシランなどのシリコンの水素化ガスSinH2n2:n>1を供給する。シリコンの水素化ガスの代わりに、例えばSiF4フッ化シランなどのシリコンのハロゲン化ガスを供給してもよい。また成膜時に、例えばH2、He、Arなどのキャリアガスを原料ガスと同時に供給してもよい。プラズマCVD法で用いるRF周波数は13.56MHzでよいが、これら以外の周波数を使用してもよい。成膜温度は100°C以上400°C以下が好適であるが、室温以上であればよい。成膜温度が100°C以上なら微結晶シリコンの膜の欠陥準位密度が少なくなり、成膜温度を400°C以下にすれば微結晶シリコン膜の水素濃度を欠陥準位密度に合わせて調整することが可能である。本実施形態の例における微結晶シリコン層14の成膜条件を以下に記す。プラズマCVD装置として平行平板型プラズマCVD装置を用い、SiH4やH2だけでなく、Arも成膜時のガスとして用いる。そのガス流量比はSiH4/H2/Ar1/100/100である。RF周波数は13.56MHzであり、RFパワー密度は0.1W/cm2であり、電極間隔は20mmである。成膜時の基板温度は300°C、また成膜圧力は133Paである。成膜時のガスにArを添加すると、プラズマ中のArイオンの効果により成膜初期から柱状構造の微結晶シリコン膜が成長しやすく、さらに、微結晶シリコン層14の水素濃度の増大を防ぐことが容易となる。これにより、例えばインキュベーション層の膜厚を30nm以下に抑制できる。また成膜初期に水素濃度の高い非晶質シリコンが形成されることが防がれるので、薄膜トランジスタ54の閾値電圧変動も抑えられる。なお、図4に示す水素濃度プロファイルが得られれば他の成膜条件を用いてもよい。例えば、Ar流量比を10~300とし、その条件にあわせて他の成膜条件を調整してもよい。また、微結晶シリコン層14の成膜中に成膜条件を変化させてもよい。例えば途中で成膜条件を切替えることで3層からなる微結晶シリコン層14にしてもよい。なお、微結晶シリコン層14の上端付近では、結晶粒径が20nm以下または100nm以上となるような条件で成膜すると好適である。非晶質シリコン層15の成膜時に微結晶シリコン層14の上面へのプラズマダメージが生じることが抑制されるからである。さらに、微結晶シリコン層14を成膜した後に、その成膜を行ったプラズマCVD装置内で基板を2分間ほど加熱放置している。この際には、基板温度や圧力は成膜時と同じであり、Arガスのみを流しており、放電は行っていない。すると、微結晶シリコン層14の上面側から過剰な水素が脱離する。放置時間は必要に応じて変更してよい。次の工程では、微結晶シリコン層14の上に、第2の半導体膜5の相当する部分を含む非晶質シリコン層15を成膜する図5C参照。非晶質シリコン層15は、微結晶シリコン層14を成膜したプラズマCVD装置を用いて成膜するとよい。本実施形態の例における非晶質シリコン層15の成膜条件を以下に記す。プラズマCVD装置として平行平板型プラズマCVD装置を用い、ガス流量比はSiH4/H2/Ar1/6/3である。RF周波数は13.56MHzであり、RFパワー密度は0.2W/cm2であり、電極間隔は20mmである。成膜時の基板温度は300°C、また成膜圧力は133Paである。成膜時にArガスを添加することは、プラズマ中で発生した高エネルギーの水素イオンが微結晶シリコン層14にダメージを与えること、さらに微結晶シリコン層14に水素が取込まれることを防いでいる。これにより、微結晶シリコン層14の下面まで水素濃度の上昇の影響が及ぶ事態を防ぎ、図4に示す水素濃度のプロファイルを有する薄膜トランジスタ54の形成が可能となる。なお、成膜条件はこれに限られない。例えばAr流量比は0~100でよい。なお、成膜時にArガスを添加しなくても、RFパワー密度を低くすることで図4と同じ水素濃度のプロファイルを得ることは可能である。ここで、プラズマCVD法で微結晶シリコン層14を成膜する場合、微結晶シリコン層14と非晶質シリコン層15とを連続して成膜することが可能になる。こうすることで、アレイ基板を大気中に暴露する必要がなくなり、図4の酸素濃度のプロファイルを示す薄膜トランジスタ54が製造できる。次の工程では、非晶質シリコン層15の上に、例えば高濃度のn型非晶質シリコンからなる導電型シリコン層16を成膜する図5C参照。導電型シリコン層16は高濃度n型微結晶シリコンを含んでいてもよい。導電型シリコン層16の成膜にはプラズマCVD法を用いる。高濃度n型非晶質シリコンからなる導電型シリコン層16の成膜の際は、例えばRF周波数を13.56MHzとし、水素希釈したSiH4を100sccm供給し、基板温度を300°Cとし、ガス圧力を133Paとし、n型のドーピングガスとしてホスフィンPH3、またはその水素希釈ガスを供給すれば良い。ドーピング濃度は、低抵抗なコンタクト層を形成するために1×1017cm-3以上とし、またドーパント原子のクラスタリングや偏析による結晶性の悪化と高抵抗化を抑制するために1×1022cm-3以下とすることが好適である。膜厚は良好なコンタクト性能を得るため、例えば5~50nmが好適である。次の工程では、フォトリソグラフィによるパターン形成とその後のドライエッチングとにより、導電型シリコン層16、非晶質シリコン層15、微結晶シリコン層14をアイランド状に加工し、ゲート電極2上に薄膜トランジスタ54のチャネル層とコンタクト層となる部分を形成する図5D参照。このとき、アイランド長Lcはゲート電極長Lgよりも狭くなるように形成される。次の工程では、ドレイン電極7a、ソース電極7bを形成するため、基板上に金属層17を堆積する図5E参照。金属層17の材料としてはNb、Mo、W、Ta、Cr、Ti、Fe、Ni、Co等やこれらの合金またはこれらの金属の積層膜を用いてよい。また、AlやCu等の低抵抗金属を用いてもよい。金属層17の形成には、例えばスパッタリング法を用いることができる。膜厚は、配線抵抗を考慮して材料に応じた厚さにするとよい。例えば膜厚を500nm程度とすればよい。次の工程では、ホトリソグラフィによるパターン形成とその後のウェットエッチングによって金属層17のうちチャネル形成部の上にある部分を除去する図5F参照。さらにドライエッチング等によってチャネル形成部の導電型半導体膜6と第2の半導体膜5の上面側の一部を除去する。これにより、ドレイン領域のコンタクト層となる導電型半導体膜6a、ドレイン電極7a、ソース領域のコンタクト層となる導電型半導体膜6b、ソース電極7bを形成する。次の工程では、パッシベーション膜8を形成する。パッシベーション膜8は例えばSiNやSiOからなり、プラズマCVD法により形成されてよい。またパッシベーション膜8をスパッタ法で形成してもよい。本実施形態の例ではプラズマCVD法によりSiN膜を形成している。成膜の際には、RF周波数は13.56MHzであり、ガスとしてSiH4とNH3とを用いる。また成膜温度は300°Cである。これらの工程により、図3に示す断面構造を有する薄膜トランジスタ54が完成する。図6は、図3に示す薄膜トランジスタ54のゲート電圧Vgとドレイン電極7aを流れる電流Idとの関係を示す図である。図7は、比較例となる薄膜トランジスタのゲート電圧Vgとドレイン電極を流れる電流Idとの関係を示す図である。なおこれらの薄膜トランジスタのチャネル幅は10μm、チャネル長は5μmである。比較例となる薄膜トランジスタは、アニール工程を経ずに第1の半導体膜4を製造したものであるが、本実施形態の例のような水素濃度のプロファイルとなるよう制御しない製造方法を経たものである。比較例では、微結晶シリコン層14の成膜時点で本実施形態の例より水素濃度が高く、かつ非晶質シリコン層15に含まれる水素が流入するため、第1の半導体膜4の水素濃度は下面から上面にかけて単調増加する。図6と図7とを比較すると、正のゲート電圧Vgが増大したのオン電流は比較例の方が大きくなるが、それ以上に負のゲート電圧Vgが増大したときのオフ電流が低減される。これにより、オン電流に対するオフ電流の割合が小さくなり、薄膜トランジスタ54のトータルの特性は向上する。第1の半導体膜4において、ゲート絶縁層3との界面付近のインキュベーション層では、成膜時の欠陥密度が高くなりやすい。また、第1の半導体膜4と第2の半導体膜5との界面付近も第2の半導体膜5を成膜する際に欠陥密度が高くなりやすい。薄膜トランジスタ54では、第1の半導体膜4のうち、欠陥密度が高くなりやすいインキュベーション層や第2の半導体膜5との界面付近での水素濃度をそれら以外より高めにすることで、水素終端によって欠陥密度が低減されている。欠陥密度の低減によりキャリアがトラップされることが減り、オン電流が確保される。また欠陥密度が高くなりにくい中間部分で水素濃度が最小となることがその付近の電気伝導度を低下させてオフ電流を低減させている。さらに第1の半導体膜4と第2の半導体膜5との界面付近の酸素濃度を低減することもあわせて、オン電流に対するオフ電流の割合の低減を実現している。また水素濃度を低くすることで閾値電圧の変動も減らしている。オン電流とオフ電流のバランスを確保するには、第1の半導体膜4の内部における平均水素濃度は5.0×1019/cm3以上1.0×1022/cm3以下であることが望ましい。また、第1の半導体膜4の内部で図4に示す水素濃度のプロファイルとするためには、第1の半導体膜4と第2の半導体膜5の界面における水素濃度を1.5×1022/cm3以下にすることが望ましい。界面の水素濃度を大きくすると、第2の半導体膜5から第1の半導体膜4への水素の流入により第1の半導体膜4の中間部での水素濃度が上昇し、オフ電流の増大を招くからである。ここで、図4に示す酸素濃度Coおよび水素濃度Chのプロファイルは図3に示すような遮光構造を有する薄膜トランジスタ54ではより大きな効果が得られる。その理由の1つは、遮光構造を有する薄膜トランジスタ54では、例えば負のゲート電圧Vgが増大してドレイン電極7aに強電界が印加された場合に、インキュベーション層における欠陥密度に起因してインキュベーション層とドレイン電極7aとの間でリーク電流が発生しやすいことである。またもう1つの理由は、第2の半導体膜5と第1の半導体膜4との界面付近でも、例えば負のゲート電圧Vgが大きくドレイン電極7a側の端に強電界が印加される場合に、第1の半導体膜4の上面とドレイン電極7aとの間で膜中欠陥を介したリーク電流が発生しやすいからである。図8は、薄膜トランジスタ54の他の一例を示す断面図である。本図は、薄膜トランジスタ54のうち、第1の半導体膜4および第2の半導体膜5の周辺を拡大した図である。第1の半導体膜4と、薄膜トランジスタ54を構成する他の要素との位置関係は、図3に示す薄膜トランジスタ54と同様である。図9は、図8に示す薄膜トランジスタ54のB-B’間における水素濃度プロファイルを示す図である。図9において縦軸は濃度を示し、対数スケール5x1019cm-3~1x1023cm-3となっている。第1の半導体膜4の左右端の水素濃度は、中央付近より高くなっている。これにより、第1の半導体膜4のうちドレイン電極7aに平面的に重なる部分とソース電極7bに平面的に重なる部分との間にあるチャネル部分の平均水素濃度は、そのドレイン電極7aおよびソース電極7bに重なる部分の平均水素濃度より低くなる。第1の半導体膜4の側壁部分は、微結晶シリコン層14および非晶質シリコン層15のエッチングの際にダメージが生じ欠陥密度が中央付近に比べて高い。欠陥密度の高くなる側壁に近い部分で水素濃度を高めることにより欠陥密度を低減し、オフ電流を減少させる効果が得られる。ゲート遮光構造の薄膜トランジスタ54では、例えば負のゲート電圧Vgが増大してドレイン電極7aに高電界が印加された場合に、欠陥を介したリーク電流が生じやすいからである。図9に示す水素濃度のプロファイルを有する薄膜トランジスタ54を製造するには、導電型シリコン層16、非晶質シリコン層15、微結晶シリコン層14をアイランド状に加工する工程の後で水素ガス雰囲気中でアニールを行えばよい。アニール温度は、導電型シリコン層16、非晶質シリコン層15、微結晶シリコン層14の成膜温度以下が望ましい。それらに含まれる水素の脱離を抑制するためである。アニールは10分以上行うことが好適である。一方、水素プラズマ処理やリモートプラズマ法等の原子状水素アニールを使用してもよい。ただし、プラズマのパワーは低くかつ短時間で処理することが望ましい。第1の半導体膜4の側壁にダメージを与える危険や、また、第1の半導体膜4の中心付近の水素濃度を上昇させる危険もあるからである。また、ドレイン電極7aやソース電極7bをAlで形成してもよい。Alにはシリコンの水素終端効果があるからである。なお、これらの処理により第2の半導体膜5の側壁および導電型半導体膜6a,6bの側壁の一部の水素濃度も増大する。図10は、薄膜トランジスタ54の他の例を示す断面図である。薄膜トランジスタ54の第1の半導体膜4と、第2の半導体膜5および導電型半導体膜6a,6bの側壁にサイド絶縁膜9が形成されている。サイド絶縁膜9は例えばシリコン酸化膜からなる。こうすれば、側壁付近の部分の欠陥に起因するリーク電流を低減することができる。サイド絶縁膜9は、例えば導電型シリコン層16、非晶質シリコン層15、微結晶シリコン層14をドライエッチングによりアイランド状に加工する工程の後でレジストをO2アッシングすればシリコン酸化膜からなるサイド絶縁膜9が形成される。なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をIPS方式として説明しているが、本発明は例えばVAVerticallyAligned方式やTNTwistedNematic方式等の他の駆動方式であってもよい。VA方式及びTN方式の場合には、アレイ基板にコモン電極56及びコモン信号線53を設けずに、アレイ基板に対向する図示しない対向基板或いはカラーフィルタ基板に、コモン電極56に相当する電極を設ける。これらの方式に本発明を適用しても、薄膜トランジスタ54の構成は変化しないからである。なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、同様の絶縁層や導電層の積層構造を有していれば、たとえば有機ELElectroLuminescence素子等の他の表示装置にも適用できることはいうまでもない。"