六方晶系の半導体層を備える半導体チップであって、前記半導体層に垂直な方向からみて、前記半導体層は、第1の辺と、前記第1の辺に実質的に直交し、前記第1の辺と線膨張係数の異なる第2の辺とを有する四角形の形状を有し、前記第1の辺の延びる方向の熱変形量と、前記第2の辺の延びる方向の熱変形量とが実質的に等しい半導体チップ。前記半導体層の主面の少なくとも一部を覆うように設けられ、等方的な機械的物性を有する絶縁膜をさらに備える請求項1に記載の半導体チップ。等方的な機械的物性を有する金属膜をさらに備える請求項1または2に記載の半導体チップ。前記金属膜は、アルミニウムもしくは銅またはそれらの合金である請求項3に記載の半導体チップ。前記半導体層は炭化珪素である請求項1から4のいずれかに記載の半導体チップ。前記半導体層は窒化ガリウムである請求項1から4のいずれかに記載の半導体チップ。前記半導体層の主面が、0001面から-10°以上10°以下の傾きを有する請求項1から6のいずれかに記載の半導体チップ。前記半導体層は、単結晶基板の主面上に形成された、前記単結晶基板と同一材料により構成される層である請求項1から7のいずれかに記載の半導体チップ。前記第1の辺の長さをLx、前記第2の辺の長さをLy、前記第1の辺の延びる方向における熱変形量をΔLx、前記第2の辺の延びる方向における熱変形量をΔLyとすると、下記式が成立する請求項1から8のいずれかに記載の半導体チップ。0.8≦ΔLx/ΔLy≦1.2前記第1の辺の延びる方向と<11-20>方向とのなす角が15度未満であり、前記第1の辺が前記第2の辺よりも長い請求項1から9のいずれかに記載の半導体チップ。前記第1の辺の延びる方向の線膨張係数は前記第2の辺の延びる方向の線膨張係数よりも小さく、前記第1の辺は前記第2の辺よりも長い請求項1から9のいずれかに記載の半導体チップ。前記第1の辺の長さをLx、前記第2の辺の長さをLyとすると、下記式が成立する請求項10に記載の半導体チップ。1.05≦Lx/Ly≦1.6前記半導体層は炭化珪素であって、前記第1の辺の長さをLx、前記第2の辺の長さをLyとすると、下記式が成立する請求項10に記載の半導体チップ。1.1≦Lx/Ly≦1.6前記半導体層は窒化ガリウムであって、前記第1の辺の長さをLx、前記第2の辺の長さをLyとすると、下記式が成立する請求項10に記載の半導体チップ。1.05≦Lx/Ly≦1.2前記絶縁膜は、シリコン窒化物を含む絶縁体から形成されている請求項2に記載の半導体チップ。前記絶縁膜の膜厚が1.5μm以上5μm以下である請求項13に記載の半導体チップ。前記半導体層は、pn接合型ダイオード、ショットキー接合型ダイオード、金属-絶縁体-半導体電界効果トランジスタ、金属-半導体電界効果トランジスタおよび接合型電界効果トランジスタのうちのいずれかの一部である請求項1から16のいずれかに記載の半導体チップ。請求項1から17のいずれかに記載の半導体チップと、前記半導体チップの少なくとも一部を覆う樹脂とを備える、半導体デバイス。六方晶系の半導体層を備える半導体チップの製造方法であって、前記半導体層を含むウェハに半導体装置を形成する工程aと、前記ウェハを第1の方向および第2の方向に向って切り出して、前記半導体装置を含む半導体チップを形成する工程bとを備え、前記工程bでは、前記半導体チップにおける前記第1の辺の延びる方向の熱変形量と、前記半導体チップにおける前記第2の辺の延びる方向の熱変形量が実質的に等しくなるように、前記第1の方向の長さおよび前記第2の方向の長さを決定する、半導体チップの製造方法。本願発明者は、従来のSiCデバイスをパッケージに実装する場合、Siとの機械的物性の違いにより、悪影響が生じ得ることを見出した。以下、発明者が検討した結果を説明する。図19は、半導体ウェハ103上に形成された半導体装置の平面構成を模式的に示す図である。図19に示すように、半導体ウェハ103に複数の半導体装置101が配置されている。それぞれの半導体装置101は数mm角の寸法を有する。半導体ウェハ103において、それぞれの半導体装置101の間には、例えば幅50μm程度の切りしろ領域が設けられている。切りしろ領域には、切削線102a、102bが設けられている。半導体ウェハ103を切削線102a、102bに沿って切り出すことによって、半導体装置101が互いに分離されて半導体チップとなる。形状的制約が何もなければ、通常の半導体装置101の第1の辺101aと第2の辺101bはほぼ等しく、半導体装置101の平面形状は正方形である。本願発明者は、半導体ウェハ103として4H-SiC基板を用いて、3.6mm角の金属-絶縁体-半導体電界効果トランジスタmetal-insulator-semiconductorfieldeffecttransistor:以下、MISFETと略称する型半導体チップを作製した。この半導体チップに対して、パッケージ組立条件A、B、Cを用いてパッケージ組立を行った。パッケージ組立条件A、B、Cは、Siを用いたMISFET型半導体チップの場合に信頼性が十分に保証された条件である。ここで、パッケージ組立は、半田等を用いて、金属製のリードフレームに半導体チップを電気的に接続、固定し、リードフレームおよび半導体チップに必要な電気配線としてアルミニウムのワイヤ等を形成した後、絶縁性保護膜を有する半導体チップをエポキシ系樹脂材料で封止する工程を含む。また、半導体チップを樹脂封止する前に、JCRJunctionCoatingResinと呼ばれるポリイミド系の材料を塗布することもある。パッケージ組立後の半導体チップに対して、Siデバイスの信頼性評価試験と同一条件下限:-65°C/上限:150°Cの温度サイクル試験を実施した。この温度サイクル試験の結果を図20に示す。パッケージ組立条件A、B、Cによって組み立てられたSiデバイスでは、通常、300サイクルの試験を実施しても、不良はほとんど発生しない。しかしながら、図20に示すように、4H-SiCを用いた半導体チップの場合、パッケージ組立条件Aでは、100サイクルで20弱の不良が発生している。パッケージ組立条件Bでも、100サイクルを超えた辺りから不良が発生し始めている。図20に示す結果において、パッケージ組立条件Cでは不良が発生していない。しかしながら、パッケージを開封して半導体チップを確認したところ、パッケージ組立条件A、B、Cにおいて、半導体チップクラックの他、シリコン窒化物から形成されている保護膜絶縁体薄膜のクラック、MISFETのソース電極に電気的に接続されるアルミニウム電極の変形が確認された。これらの結果から、Siデバイスで実績のある組立条件をSiCデバイスにそのまま適用できないことが分かる。本願発明者は、このようにSiCデバイスのパッケージを組み立てるときに生じるクラックや電極の変形は、SiCの結晶構造とそれによる機械的物性に起因すると考えた。Siは、立方晶系半導体であるため、結晶方位による異方性のない等方的な機械的物性を示す。一方、SiCやGaNは、六方晶系半導体であるため、異方的な機械的物性を示す。例えば、非特許文献1にはSiCの線膨張係数が記載されており、非特許文献1から、線膨張係数の値は結晶方位によって異なることが分かる。非特許文献2には、GaNの線膨張係数が記載されている。さらに、特許文献1には、SiCにおける熱伝導率の結晶面方位による異方性が開示されている。特許文献2には、SiC等からなるCVD自立膜構造体を成長させた後に、再結晶温度以上の温度で熱処理を行うことにより、耐熱セラミック材料を形成する方法が開示されている。この熱処理によって、結晶粒の配向がランダムになり、機械的強度の異方性が抑制される。しかしながら、一般的に、結晶粒の配向がランダムになると結晶内のキャリア移動度は、大幅に低下する。そのため、特許文献2の方法を、半導体デバイスとして用いるSiCの製法にそのまま適用することは困難であると考えられる。SiCやGaNを用いた場合には、高温環境下において、Siよりも安定した動作が可能である。そのため、SiCやGaNを用いたデバイスは、Siよりも幅広い温度における使用を想定して設計される。使用が想定される温度の範囲が広いほど、使用環境の温度差ΔTによる熱変形や応力の影響が大きくなる。そのため、SiCやGaN等の半導体デバイスの信頼性を向上させるためには、使用環境の温度差ΔTによる熱変形やひずみを均一化し、応力を低減することは極めて重要である。本発明は、上記課題を解決するためになされたものであり、その主な目的は、使用環境の温度差によって生じる半導体チップの熱変形や応力に起因するクラックおよび電極の変形等を抑制することにより、信頼性の高い、六方晶系半導体を用いた半導体チップおよびその製造方法を提供することにある。本発明の半導体チップは、六方晶系の半導体層を備える半導体チップであって、前記半導体層に垂直な方向からみて、前記半導体層は、第1の辺と、前記第1の辺に実質的に直交し、前記第1の辺と線膨張係数の異なる第2の辺とを有する四角形の形状を有し、前記第1の辺の延びる方向の熱変形量と、前記第2の辺の延びる方向の熱変形量とが実質的に等しい。ある実施形態において、前記半導体層の主面の少なくとも一部を覆うように設けられ、等方的な機械的物性を有する絶縁膜をさらに備える。ある実施形態において、等方的な機械的物性を有する金属膜をさらに備える。ある実施形態において、前記金属膜は、アルミニウムもしくは銅またはそれらの合金である。ある実施形態において、前記半導体層は炭化珪素である。ある実施形態において、前記半導体層は窒化ガリウムである。ある実施形態において、前記半導体層の主面が、0001面から-10°以上10°以下の傾きを有する。ある実施形態において、前記半導体層は、単結晶基板の主面上に形成された、前記単結晶基板と同一材料により構成される層である。ある実施形態において、前記第1の辺の長さをLx、前記第2の辺の長さをLy、前記第1の辺の延びる方向における熱変形量をΔLx、前記第2の辺の延びる方向における熱変形量をΔLyとすると、0.8≦ΔLx/ΔLy≦1.2が成立する。ある実施形態において、前記第1の辺の延びる方向と<11-20>方向とのなす角が15度未満であり、前記第1の辺が前記第2の辺よりも長い。ある実施形態において、前記第1の辺の延びる方向の線膨張係数は前記第2の辺の延びる方向の線膨張係数よりも小さく、前記第1の辺は前記第2の辺よりも長い。ある実施形態において、前記第1の辺の長さをLx、前記第2の辺の長さをLyとすると、1.05≦Lx/Ly≦1.6が成立する。ある実施形態において、前記半導体層は炭化珪素であって、前記第1の辺の長さをLx、前記第2の辺の長さをLyとすると、1.1≦Lx/Ly≦1.6が成立する。ある実施形態において、前記半導体層は窒化ガリウムであって、前記第1の辺の長さをLx、前記第2の辺の長さをLyとすると、1.05≦Lx/Ly≦1.2が成立する。ある実施形態において、前記絶縁膜は、シリコン窒化物を含む絶縁体から形成されている。ある実施形態において、前記絶縁膜の膜厚が1.5μm以上5μm以下である。ある実施形態において、前記半導体層はpn接合型ダイオード、ショットキー接合型ダイオード、金属-絶縁体-半導体電界効果トランジスタ、金属-半導体電界効果トランジスタおよび接合型電界効果トランジスタのうちのいずれかの一部である。本発明の半導体デバイスは、本発明の半導体チップと、前記半導体チップの少なくとも一部を覆う樹脂とを備える。本発明の半導体チップの製造方法は、六方晶系の半導体層を備える半導体チップの製造方法であって、前記半導体層を含むウェハに半導体装置を形成する工程aと、前記ウェハを第1の方向および第2の方向に向って切り出して、前記半導体装置を含む半導体チップを形成する工程bとを備え、前記工程bでは、前記半導体チップにおける前記第1の辺の延びる方向の熱変形量と、前記半導体チップにおける前記第2の辺の延びる方向の熱変形量が実質的に等しくなるように、前記第1の方向の長さおよび前記第2の方向の長さを決定する。本発明によると、機械的物性の異方性を有する六方晶系の半導体層の第1の辺の延びる方向の熱変形量と、第2の辺の延びる方向の熱変形量とを実質的に等しくすることにより、半導体層の4つの角に加わる応力の差が従来よりも小さくなる。これにより、半導体チップや、半導体チップ上の保護膜のクラック、電極の変形等を抑制することができる。よって、高い信頼性を有する半導体チップを実現することができる。以下、図面を参照しながら、本発明による半導体チップの実施形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。図1aは、本実施形態の半導体チップ21を示す平面図である。半導体チップ21は、半導体チップ21の上面に垂直な方向から見て、第1の辺1Aと、前記第1の辺1Aに実質的に直交する第2の辺1Bとを有する四角形の形状を有する。半導体チップ21は、SiC層等の半導体層、半導体層の上に形成された絶縁膜、および電極等の金属層を有する。半導体層は、機械的物性の異方性を有する六方晶の構造を有するのに対して、絶縁膜や金属層は、等方的な機械的物性を有する。半導体チップ21の第1の辺1Aおよび第2の辺1B半導体チップ21の上面に垂直な方向から見た外形は、それぞれ半導体層の第1の辺及び第2の辺に相当する。ここで、第1の辺1Aおよび第2の辺1Bは、互いに直交するように設計された場合であっても、半導体チップの製造工程において、第1の辺1Aと第2の辺1Bとのなす角が90度からずれる場合がある。第1の辺1Aと第2の辺1Bとのなす角は、85度から95度であることが好ましい。半導体チップ21においては、第1の辺1Aの延びる方向の熱変形量と、第2の辺1Bの延びる方向の熱変形量とが、実質的に等しくなっている。本実施形態において、第1の辺1Aの熱変形量および第2の辺1Bの熱変形量は、例えば、室温25°Cから150°C±5°Cまで温度を変化させた場合の変形量である。具体的には、第1の辺1Aの延びる方向の線膨張係数と第2の辺1Bの延びる方向の線膨張係数とが異なるため、第1の辺1Aおよび第2の辺1Bの長さを調整することにより、第1の辺1Aの延びる方向の熱変形量と第2の辺1Bの延びる方向の熱変形量とを近づけることができる。第1の辺1Aは、<11-20>方向に延びていてもよいし、<11-20>から傾いた方向に延びていてもよい。第1の辺1Aが<11-20>方向から傾いた方向に延びている場合、第1の辺1Aの延びる方向と<11-20>方向とのなす角は15度未満である。ここで、第1の辺1Aが<11-20>方向となす角をθとすると、60n-15<θ<60n15n=0、15を満たす角度条件の範囲となる。ここで、<11-20>方向とは、図2に示すように、六方晶系半導体における、互いに60°の角度を有する[11-20]、[-12-10]、[-2110]、[-1-120]、[1-210]、[2-1-10]方向を集合的に表している。また、<1-100>方向とは、図2に示すように、六方晶系半導体における、[01-10]、[-1100]、[-1010]、[0-110]、[1-100]、[10-10]方向を集合的に表している。例えば、図1bでは、説明を簡単にするために[11-20]方向を<11-20>として、[-1100]方向を<1-100>として表記している。本願明細書において、<11-20>方向と<1-100>方向とは直交しているという意味は、上述のように集合表記された一方の等価な複数の方向から1つの方向を定義した後、それと直交する方向を集合表記された他の等価な複数の方向から選択するということである。半導体チップ21の温度が変化すると、半導体チップ21が反り返り、半導体チップ21の角部において半導体チップ21が支持される。本実施形態では、半導体層における第1の辺1Aの長さの変化量と第2の辺1Bの長さの変化量とが実質的に等しくなるため、半導体チップ21の4つの角部に加わる応力の差が従来よりも小さくなる。これにより、特定の角部に応力が加わることによって半導体層内にクラックが生じることが抑制される。また、温度の変化によって等方的に大きさが変化する絶縁膜との間に発生する応力が従来よりも均一になる。これにより、絶縁膜にもクラックが生じるのが抑制される。また、半導体層の第1の辺1Aの延びる方向と第2の辺1Bの延びる方向との変化量が同じであるため、半導体層に接する電極等の金属層に発生する応力も絶縁膜と同様に従来よりも均一になる。これにより、電極の変形が抑制される。以上のことから、高い信頼性を有する半導体装置を実現することができる。本実施形態では、半導体チップ21の第1の辺1A長さをLxとすると第2の辺1B長さをLyとするとの熱変形量差が、20以内であることが好ましい。すなわち、熱変形量の比の値ΔLx/ΔLyが、0.8≦ΔLx/ΔLy≦1.2を満たすことが好ましい。第1、第2の辺1A、1Bがこの条件を満たすことにより、半導体装置1や半導体装置1上の保護膜のクラック、電極の変形等を抑制できる。ここで、第1の辺1Aの長さLx、第2の辺1Bの長さLyは、図3に示すように、矩形を規定する2組の対向する2辺の間隔を意味している。図3に示すように、矩形の四隅が丸められていたり、辺の一部に欠けや切り込みが生じていたりする場合でも、このような角の丸みや欠けの部分は辺の長さとして考慮しない。なお、半導体チップ21の2辺の長さLx、Lyは、スケールを有する顕微鏡を用い、半導体チップ21の切断されたウェハを観察することにより容易に測定が可能である。また結晶方位については、X線回折装置を用いて解析することが可能である。チップを劈開すると結晶方向に沿って劈開されるため、劈開面または劈開方向から結晶方位を知ることもできる。例えば4H-SiC0001基板における劈開方向は<11-20>である。第1の辺1Aが<11-20>方向にほぼ平行第1の辺1Aと<11-20>方向とのなす角度が5度以下である場合には、第1の辺1Aと第2の辺1Bとの長さの比Lx/Lyは、1.05≦Lx/Ly≦1.6であることがより好ましい。さらに好ましくは、SiCの場合には1.3≦Lx/Ly≦1.4、GaNの場合には1.1≦Lx/Ly≦1.15である。これについては、後に図11aを用いて詳しく説明する。第1の辺1Aが<11-20>方向から傾いている場合第1の辺1Aと<11-20>方向とのなす角度が5度より大きく15度未満の場合には、第1の辺1Aと第2の辺1Bとの長さの比Lx/Lyは、傾きの角度に応じて決定される。これについては、後に図12を用いて詳しく説明する。半導体チップ21には、半導体装置1と、半導体装置1の周囲半導体チップ21の上面に垂直な方向からみた四方に設けられた幅Nの切りしろ残り20aとが配置されている。半導体装置1は、MISFETなどの素子と、ガードリング領域とを含む。半導体装置1と切りしろ残り20aとの境界は、半導体装置1の第1の辺1aと、第1の辺1aとほぼ直交する第2の辺1bとによって規定される。第1の辺1aは、<11-20>方向とほぼ平行であってもよいし、<11-20>方向から傾いた方向に延びていてもよい。第2の辺1bは、第1の辺1aとほぼ垂直であり、第1の辺1aが<11-20>方向とほぼ平行である場合には、第2の辺1bは結晶方位<1-100>とほぼ平行である。半導体チップ21に設けられた半導体層は、通常は、基板上にエピタキシャル成長された層である。半導体層の下には基板の一部が残っていてもよいし、除去されていてもよい。図1aに示す半導体チップ21は、半導体ウェハを切削することによって得られる。図1bは、本実施形態の半導体ウェハ3aの一部を示す平面図である。図1bに示すように、本実施形態の半導体ウェハ3aには、半導体装置1が行列状マトリクス状に配置されている。半導体ウェハ3aには、<11-20>方向とほぼ平行な切削線2aと、切削線2aにほぼ垂直な<1-100>方向切削線2bとが配置されている。切削線2aは、隣接する2つの半導体装置1の第1の辺1aの間の領域に、第1の辺1aとほぼ平行に配置されている。切削線2bは、隣接する2つの半導体装置1の第2の辺1bの間の領域に、第2の辺1bとほぼ平行に配置されている。第1の辺1aと切削線2aとの間、および第2の辺1bと切削線2bとの間には、切りしろ領域20が配置されている。切りしろ領域20は、<11-20>方向、<1-100>方向のいずれにおいても、幅Zで設けられている。半導体ウェハ3aを切削線2a、2bに沿って切り出すことにより、図1aに示す半導体チップ21を得ることができる。半導体ウェハ3aからの半導体チップ21の切り出しは、ダイシング等による切削を用いるのが好ましい。このような切削方法を用いる場合、切削歩留チップ取れ数を考慮すると、切削線2a、2bはほぼ直交していることが好ましい。半導体ウェハ3aにおいて、隣接する半導体装置1の間には、幅Zの切りしろ領域20が設けられている。切削によって、ダイシング刃等の幅の分だけ、切りしろ領域20の一部が失われる。その結果、図1aに示すように、それぞれの半導体チップ21において、切りしろ残り20aの幅はNとなる。半導体チップ21の第1の辺1Aの長さLxは、半導体装置1の第1の辺1aの長さlxに、両端の切りしろ残り20aの幅Nを足した値となる。半導体チップ21の第2の辺1Bの長さLyは、半導体装置1の第2の辺1bの長さlyに、両端の切りしろ残り20aの幅Nを足した値となる。切削によって図1aに示す切りしろ残り20aが全て失われた場合には、半導体装置1の幅が半導体チップ21の幅と等しくなる。図4は、図1aに示す半導体装置1内の一部の断面A-B線に沿った断面を示す図である。図4には、縦型パワーMISFET構造である二重注入型MISFETDouble-implantedMISFET:以下、DMISFETと略称する領域18と、終端ガードリングであるFLRFieldLimitedRing領域19とが規定されている。基板に垂直な方向から見て、FLR領域19は、DMISFET領域18を囲む領域に形成されている。図4に示すように、本実施形態のDMISFETは、第1導電型の炭化珪素基板3と、炭化珪素基板3の主面上に形成され、炭化珪素基板3よりも低いドーパント濃度を有する第1導電型の炭化珪素から形成されているバッファ層4と、バッファ層4の主面上に形成され、バッファ層4よりさらに低いドーパント濃度を有する第1導電型の炭化珪素から形成されているドリフトエピタキシャル層以下、ドリフトエピ層と略称する5とを備える。本実施形態のドリフトエピ層5の主面は、0001面であってもよいし、0001面からθ°-10≦θ≦10の傾きを有する面オフカット面であってもよい。ドリフトエピ層5の主面が0001面およびオフカット面のいずれであっても、半導体チップ21の第1の辺1Aと第2の辺1Bに露出する結晶方位はほぼ同じであるためである。DMISFET領域18におけるドリフトエピ層5の表層には、第2導電型のボディ領域6が形成されている。ボディ領域6内には、第1導電型のソース領域7と第2導電型のコンタクト領域8とが配置されている。図示は省略するが、基板に垂直な方向から見て、ソース領域7は、コンタクト領域8の周囲を囲んでいる。コンタクト領域8と、その周囲に位置するソース領域7との上には、ソースオーミック電極13が設けられている。ソースオーミック電極13は、例えば、ニッケル、シリコンおよび炭素を含む合金層またはチタン、シリコンおよび炭素を含む合金層から形成されている。さらに、DMISFET領域18において、2つのボディ領域6に挟まれるドリフトエピ層5と、その両側のボディ領域6およびソース領域7との上には、炭化珪素により構成されるチャネルエピタキシャル層以下、チャネルエピ層と略称する9が形成されている。チャネルエピ層9のうち、ボディ領域6上に位置する部位は、MISFETのチャネルとして機能する。チャネルエピ層9の上には、例えばシリコン酸化膜から形成されているゲート絶縁膜10が設けられている。ゲート絶縁膜10の上には、例えばポリシリコンから形成されているゲート電極11が設けられている。ゲート絶縁膜10は、シリコン酸化膜に限定されず、シリコン酸窒化膜等であってもよい。ソースオーミック電極13の上には、例えばアルミニウムまたはその合金層から形成されているパッド用電極15が設けられている。一方、FLR領域19におけるドリフトエピ層5の表層には、ボディ領域6と同時に形成された第2導電型の半導体リング領域6Rが複数本設けられている。半導体リング領域6Rは、基板に垂直な方向から見て、DMISFET領域18の周囲を囲むリング状に設けられている。半導体リング領域6Rは、ゲート絶縁膜10と同時に形成された絶縁膜10aによって覆われている。DMISFET領域18におけるゲート電極11およびゲート絶縁膜10の上と、FLR領域19における絶縁膜10aとの上は、層間絶縁膜12によって覆われている。層間絶縁膜12は、例えばシリコン酸化物から構成されている。また、パッド用電極15上には、保護絶縁膜16が形成されている。炭化珪素基板3の裏面には、裏面電極17が形成されている。裏面電極17は、炭化珪素基板3側から順に、例えば、チタン/ニッケル/銀の積層構造を有している。また、裏面電極17と炭化珪素基板3の裏面との間には、ドレインオーミック電極14が形成されている。ドレインオーミック電極14も、ソースオーミック電極13と同様に、例えば、ニッケル、シリコンおよび炭素の合金層またはチタン、シリコンおよび炭素の合金層から構成されている。本実施形態の一例においては、第1導電型はn型であり、図4に示した例では、炭化珪素基板3はn型SiC半導体基板nSiC基板であり、バッファ層4はn層、ドリフトエピ層5はn層である。また、ボディ領域6はp層、ソース領域7はn層、コンタクト領域8はp層である。なお、、-は、n型またはp型の相対的なドーパントの濃度を表記した符号である。が多いほど濃度が高く、-が多いほど濃度が低いことを示している。また、本実施形態のチャネルエピ層9は、絶縁層または実質的に絶縁層であり、i層またはチャネルエピi層と称する場合もある。ただし、チャネルエピ層9は、低濃度の第1導電型nの層であってもよいし、チャネルエピ層9の不純物濃度は深さ方向において変化していてもよい。炭化珪素基板3は、六方晶系炭化珪素により構成される。炭化珪素基板3の厚さは、例えば、250~350μmであり、炭化珪素基板3の濃度は、例えば、8E18cm3である。ここで、8E18cm3は、8×1018cm3の意味であり、以下、本明細書では、濃度については同様の表記を行う場合がある。バッファ層4およびドリフトエピ層5は、炭化珪素基板3の主面上にエピタキシャル形成によって形成されたSiC層である。バッファ層4の濃度は、例えば、6E16cm3である。ドリフトエピ層5の厚さは、例えば、4~15μmであり、その濃度は、例えば、5E15cm3である。ボディ領域6の厚さ即ち、ドリフトエピ層5の上面からの深さは、例えば0.5~1.0μmであり、ボディ領域6の不純物濃度は、例えば1.5E18cm3である。また、ソース領域7の厚さ即ち、ドリフトエピ層5の上面からの深さは、例えば0.25μmであり、ソース領域7の不純物濃度は、例えば5E19cm3である。そして、コンタクト層p層8の厚さは、例えば0.3μmであり、その濃度は、例えば2E20cm3である。なお、DMISFET領域18のドリフトエピ層5において、隣接する2つのボディ領域6の間の領域は接合型電界効果トランジスタjunctionfieldeffecttransistor、以下、JFETと略称する領域と規定される。JFET領域の長さ幅は、例えば3μmである。チャネルエピ層9は、ドリフトエピ層5上にエピタキシャル成長されたSiC層であり、チャネルエピ層9の厚さは、例えば30nm~150nmである。チャネル領域の長さ幅は、例えば0.5μmである。ゲート絶縁膜10は、例えば、SiO2シリコン酸化膜により構成され、その厚さは、例えば70nmである。ゲート電極11は、例えば、poly-Siポリシリコンにより構成され、その厚さは、例えば500nmである。ソースオーミック電極13およびドレインオーミック電極14の厚さは、例えば、50nm~100nmである。なお、SiCチップをエポキシ樹脂パッケージに実装する際のはんだ付けを容易にするために、裏面電極17としてニッケルと銀、またはニッケルと金を堆積してもよい。図5aは半導体チップ21を示す平面図である。半導体チップ21は半導体装置1と切りしろ残り20aから構成されている。半導体チップ21は、例えば3.7mm角の大きさを有している。半導体チップ21における、直交する2辺の方向をxおよびyと表記する。このとき、xは<11-20>方向に平行であるか、または<11-20>方向から15度未満の角度だけ傾いた角度である。yは<1-100>方向に平行であるか、または<1-100>方向15度未満の角度だけ傾いた角度である。半導体装置1は、図5bに示すように、半導体素子40と、ガードリングなどの周端部41から構成される。周端部41は存在しない場合もある。半導体装置1の模式的な断面図を図5cに示す。半導体装置1は、半導体素子40と、半導体素子40の一部を保護する絶縁膜44と、半導体素子40の表面に設けられた配線電極42とを有する。本願発明者は、半導体チップ21の第1の辺1Aおよび第2の辺1Bの結晶方位を変化させて機械的物性線膨張係数およびヤング率のシミュレーションを行った。図6は、半導体チップ21の第1の辺1Aおよび第2の辺1Bと結晶構造との関係を説明するための図である。図6は、六方晶系半導体をc軸<0001>方向から見た構成を模式的に示している。図6に示す六方晶系半導体がSiCの場合には、黒色で示す原子分子Si-C結合は基準原子分子であり、白色で示す原子は基準原子分子と結合した原子分子である。半導体チップ21の第1の辺1Ax軸と<11-20>方向との間の角度を回転角30とする。第1の辺1Ax軸が<11-20>方向に沿っている場合には、回転角30は、0度になる。第1の辺1Aにほぼ直交する方向に、第2の辺1By軸が配置されている。まず、計算に先立ち、基準となる物性値を求めるために、DICDigitalImageCorrelationという高精度CCDカメラによる3Dステレオ測定手法を用いて、4H-SiC半導体チップの線膨張係数およびヤング率を実測した。線膨張係数の実測用の試料としては、回転角30が0度、つまり<11-20>方向とほぼ平行な第1の辺1Aと、それに垂直な第2の辺1Bとを有する4H-SiC半導体チップAを準備した。この実測用の半導体チップにおいて、第1の辺1Aの長さLx、および第2の辺1Bの長さLyは、それぞれ12mmつまり、Lx/Ly=12mm/12mm=1とした。測定は、室温25°Cから250°Cまでの温度下で実施した。図7aおよびbは、4H-SiCチップAにおいて、<11-20>方向x軸、および<1-100>方向y軸の線膨張係数を測定した結果を示すグラフである。図7aおよびbに示すように、<11-20>方向の線膨張係数は3.06×106/°C、<1-100>方向の線膨張係数は4.73×106/°Cとなった。この結果では、<1-100>方向の線膨張係数は、<11-20>方向の線膨張係数と比較して1.5倍以上大きい値となっている。ヤング率の測定時には、ナノメカニカルテスタにおいて、試料を保持する必要がある。そのため、x軸方向のヤング率の測定用には、Lx/Ly=40mm/6mmの4H-SiCチップBを、y軸方向のヤング率の測定用に、Lx/Ly=6mm/40mmの4H-SiCチップCを準備した。測定は、室温25°Cでのみ実施した。図8aおよびbは、4H-SiCチップB、Cにおいて、<11-20>方向、および<1-100>方向のヤング率を測定した結果を示すグラフである。図8aおよびbに示すように、<11-20>方向のヤング率が454GPaと、<1-100>方向のヤング率が601GPaとなった。この結果では、<1-100>方向のヤング率は、<11-20>方向のヤング率よりも1.3倍以上大きい値となっている。以上の結果より、4H-SiCでは、結晶方位によって機械的物性線膨張係数、ヤング率が異なることが確認できた。図9a、bは、図6に示す回転角30を変化させた場合の第1の辺1Ax軸および第2の辺1By軸の線膨張係数、ヤング率の影響を検討した計算結果を示すグラフである。ここでの計算は、図7および図8の物性値回転角30が0度の状態を基準とした。図9aに示すように、x軸の線膨張係数は、回転軸が0度から30度までは増加し、30度から60度までは減少する。y軸の線膨張係数は、回転軸が0度から30度までは減少し、30度から60度までは増加する。x軸とy軸の線膨張係数は15度、45度において互いに等しくなる。図9bに示すヤング率も、図9aに示す線膨張係数と同様の傾向を示す。すなわち、4H-SiCの線膨張係数とヤング率は、共に、回転角30が15度未満の場合は、x軸の値よりもy軸の値の方が大きい。回転角30が15度の場合にx軸の値とy軸の値が等しくなる。回転角30が15度より大きく45度未満の場合に、y軸の値よりもx軸の値のほうが大きくなる。回転角30が45度の場合にx軸の値とy軸の値が再び等しくなる。回転角30が45度を超えると、x軸の値よりもy軸の値の方が大きくなる。なお、回転角30が30度のときのx軸の線膨張係数およびヤング率の値は、回転角30が0度のときのy軸の線膨張係数およびヤング率のそれぞれの値と等しくなっている。図10aおよびbは、GaNWurtziteを用いて、回転角30を変化させた場合の第1の辺1Ax軸および第2の辺1By軸の線膨張係数、ヤング率の影響を検討した計算結果を示すグラフである。なお、GaNの基準物性値としては、非特許文献2に記載されている値を用いて計算を実施した。図10から、GaNの場合にも、回転角30と線膨張係数およびヤング率との関係は、4H-SiCと同様の傾向を有していることがわかる。次に、有限要素法による構造解析シミュレーションを用いて、半導体チップの寸法に対する、熱変形量、応力への影響を検討した。図11aは、4H-SiCおよびGaN半導体チップのx軸およびy軸の熱変形量比をシミュレーションによって算出した結果を示すグラフである。図11aの横軸は、半導体チップの第2の辺1Bの長さLyに対する第1の辺1Aの長さLxの値を示している。このシミュレーションは、回転角30を0度として行った。これらのシミュレーションにおいても、図9a、bおよび図10a、bに結果を示すシミュレーションと同様に、4H-SiCの物性値としては実測値を用い、GaNの物性値としては文献値を用いた。グラフにおいて、4HSiCのシミュレーション結果を白丸で、GaNのシミュレーション結果を白三角で示す。なお、熱変形量を実測した結果黒丸も参考に示している。シミュレーションの簡易化のため、等方的な機械的物性を示す保護膜絶縁膜や樹脂、はんだ、およびワイヤは省略し、機械的物性の異方性を示す半導体基板および半導体層から構成される半導体チップを想定して計算を行った。また、デバイスの動作状態における半導体基板の温度を150°Cと想定して計算を行った。シリコン窒化物等の絶縁膜を有するチップでも、このシミュレーション結果とほぼ同様の傾向になると考えられる。図11aに示すように、SiC半導体チップ、GaN半導体チップともに、チップX/Y寸法比Lx/Lyが1.0、すなわち半導体チップの第1の辺及び第2の辺の長さが等しい場合、熱変形量比X/YΔLx/ΔLyは1.0より小さくなっている。また、チップX/Y寸法比Lx/Lyが大きくなるに従って、熱変形量比X/YΔLx/ΔLyが大きくなっている。このことから、第1の辺に沿った方向の熱変形量と第2の辺に沿った方向の熱変形量との差を小さくするには、チップX/Y寸法比Lx/Lyを1.0よりも大きく、すなわち第1の辺の長さを第2の辺の長さよりも大きくすればよいことがわかる。図11aから、SiCの場合、チップX/Y寸法比Lx/Lyを1.1以上1.6以下、GaNの場合、チップX/Y寸法比Lx/Lyを1.05以上1.2以下にすると、熱変形量比X/YΔLx/ΔLyが約0.8以上1.2以下となっている。この結果から、SiCとGaNとでは若干傾向が異なるものの、チップX/Y寸法比Lx/Lyが1.05倍以上1.6倍以下の場合に、x軸とy軸の熱変形量がほぼ等しくなり、ひずみが均一になることがわかる。また、SiCの場合、チップX/Y寸法比Lx/Lyが、1.3以上1.4以下、GaNの場合、1.1以上1.15以下のときに、熱変形量比X/YΔLx/ΔLyが約1倍になっているため、ひずみが最も均一になる。グラフ中に黒丸で示される実測値は、シミュレーション結果白丸および白三角とおおむね良好に一致している。上述したように、図11aに示されるシミュレーションにおいては、動作温度を150°Cと想定した。図7a、bを用いて説明したように、0°Cから300°Cの範囲内において、SiCの線膨張係数は一定の値である。したがって、例えば、温度を室温25°C以上150°C±5°C以下で変化させた場合には、図11aのグラフと同様の傾向が見られると考えられる。また、SiCを用いたチップを通常の動作温度例えば100°C以上200°C以下で動作させた場合にも、図11aと同様の傾向が見られると考えられる。GaNのチップを通常の動作温度で用いた場合にも、同様の傾向が見られると考えられる。図11bは、4H-SiCおよびGaN半導体チップのコーナー部における相当応力最大値をシミュレーションによって算出した結果を示すグラフである。このシミュレーションでは、図11aに結果を示すシミュレーションと同様に、チップX/Y寸法比Lx/Lyをパラメータとした。図11bの横軸は、チップX/Y寸法比Lx/Lyを示している。図11bの縦軸は、Lx/Ly=1の場合の相当応力値を基準100とした場合の各Lx/Lyでの相当応力比を示している。図11bの結果を得るためのシミュレーションにおいても、図11aに示す結果と同様に、4H-SiCの物性値としては実測値を用い、GaNの物性値としては文献値を用いた。シミュレーションの簡易化のため、等方的な機械的物性を示す保護膜絶縁膜や樹脂、はんだ、およびワイヤは省略し、機械的物性の異方性を示す半導体基板および半導体層から構成される半導体チップを想定して計算を行った。また、デバイスの動作状態における半導体基板の温度を150°Cと想定して計算を行った。図11bに示すように、4H-SiCとGaNとでは、応力低減効果に若干差が認められるものの、ほぼ同様の傾向を示している。4H-SiCとGaNのいずれにおいても、チップXY寸法比が1.05≦Lx/Ly≦1.6の場合には、相当応力比は100よりも低い値になっている。この結果から、チップXY寸法比が1.05≦Lx/Ly≦1.6の場合には、チップXY寸法比が1の場合と比較して、相当応力比が低減されることがわかる。なお、チップXY寸法比が1.6倍より大きくなると相当応力比はさらに小さくなり、チップXY寸法比が2倍のときに相当応力比は極小値になっている。この値で相当応力比が低減されているのは、他の要因によるものと考えられる。図12は、第1の辺1Aの<11-20>方向からの回転角30と、半導体チップの最適なX/Y寸法比Lx/Lyとの関係を示すグラフである。なお、ここでの半導体チップのX/Y寸法LxおよびLyは、室温25°Cにおける寸法で定義される。図12の横軸は回転角30を示し、縦軸は半導体チップの最適なX/Y寸法比Lx/Lyを示す。最適なX/Y寸法比Lx/Lyは、x方向とy方向の熱変形量が等しくなるときの寸法である。図12に示すように、SiCおよびGaNでは、回転角30が0度および60度のときに縦軸の値が最大となり、回転角30が15度のときに縦軸の値が1となり、回転角30が30度のときに縦軸の値が最小となる点で、同様の傾向を示す。ただし、縦軸の値の最大値および最小値は、SiCとGaNとでは異なる。図4には、半導体素子としてDMISFETを示した。しかしながら、本発明の半導体素子はこれに限られない。例えば、トレンチ型MISFET等であってもよい。図13は、4H-SiCを用いたトレンチ型MISFETを示す断面図である。図13に示すように、本実施形態のトレンチ型MISFETは、第1導電型の炭化珪素基板3と、炭化珪素基板3の主面上に形成されたドリフトエピ層5とを備える。炭化珪素基板3とドリフトエピ層5との間には、これら2つの層の間の不純物濃度を有するバッファ層4が形成されていてもよい。ドリフトエピ層5の表層には、第2導電型のボディ領域6が形成されている。ボディ領域6内には、第1導電型のソース領域7と、第2導電型のコンタクト領域8とが配置されている。ボディ領域6およびソース領域7は、トレンチ31によって区切られている。トレンチ31は、ボディ領域6およびソース領域7を貫通して設けられ、トレンチ31の底面は、ドリフトエピ層5内に配置されている。コンタクト領域8と、その周囲に位置するソース領域7との上には、ソースオーミック電極13が設けられている。ソースオーミック電極13は、例えば、ニッケル、シリコンおよび炭素を含む合金層またはチタン、シリコンおよび炭素を含む合金層から形成されている。ソースオーミック電極13の周囲におけるソース領域7の上、およびトレンチ31の表面には、炭化珪素により構成されるチャネルエピ層9が形成されている。チャネルエピ層9のうち、ボディ領域6と接する部分は、MISFETのチャネルとして機能する。チャネルエピ層9の上には、例えばシリコン酸化膜から形成されているゲート絶縁膜10が設けられている。ゲート絶縁膜10の上には、例えばポリシリコンから形成されているゲート電極11が設けられている。ゲート電極11およびゲート絶縁膜10の上には、例えばシリコン酸化物から形成されている層間絶縁膜12が設けられている。ソースオーミック電極13および層間絶縁膜12の上には、例えばアルミニウムまたはその合金層から形成されているパッド用電極15が設けられている。パッド用電極15の上には、シリコン窒化物を含む絶縁体から形成されている保護絶縁膜16が設けられている。層間絶縁膜12の厚さ、および保護絶縁膜16の厚さは、それぞれ1μm以上、1.5μm以上であることが好ましい。炭化珪素基板3の裏面には、裏面電極17が形成されている。裏面電極17は、炭化珪素基板3側から順に、例えば、チタン/ニッケル/銀の積層構造を有しており、また、裏面電極17と炭化珪素基板3の裏面の間には、ドレインオーミック電極14が形成されている。ドレインオーミック電極14も、ソースオーミック電極13と同様に、例えば、ニッケル、シリコンおよび炭素を含む合金層またはチタン、シリコンおよび炭素を含む合金層から形成されている。本実施形態の半導体素子は、以下に示す構成を有していてもよい。図14は、図4に示すDMISFETの改変例を示す断面図である。図14に示す半導体装置は、図4に示すチャネエピ層9が形成されていない。それ以外の構成は図4と同様であるため、その説明を省略する。図15は、図13に示すトレンチ型MISFETの改変例を示す断面図である。図15に示す半導体装置は、図13に示すチャネルエピ層9が形成されていない。それ以外の構成は図13と同様であるため、その説明を省略する。図16は、ショットキーバリアダイオードの構造を示す断面図である。図16に示すショットキーバリアダイオードでは、n型の炭化珪素基板3の上に、n層5aが配置されている。n層5aの表層には、ガードリングとして機能するp型領域または高抵抗領域6aが形成されている。炭化珪素基板3に垂直な方向から見て、p型領域6aは、n層5aの周囲を囲むように配置されている。n層5aの表層のうちp型領域6aによって囲まれる領域の上には、ショットキー電極50が形成されている。n層5aとショットキー電極50とは、ショットキー接合を形成する。炭化珪素基板3に垂直な方向から見て、ショットキー電極50の一部はp型領域6aとオーバーラップしている。ショットキー電極50の上には、パッド用電極15が形成されている。パッド用電極15の上は、保護絶縁膜16によって覆われている。図17は、pn接合型ダイオードの構造を示す断面図である。図17に示すpn接合型ダイオードは、例えばメサ構造を有している。n型の炭化珪素基板3の上に、n層5bが設けられている。n層5bの終端領域51はドライエッチング等によって除去されており、n層5bの上面には段差52が形成されている。この段差52がメサ構造を構成している。素子領域53におけるn層5bの表層には、p型領域6cが形成されている。n層5とp型領域6cとはpn接合を形成しており、pn接合型ダイオードの耐圧構造を決定している。p型領域6cの上にはp型コンタクト電極54が形成されている。p型コンタクト電極54の上にはパッド用電極15が形成されている。終端領域51におけるn層5bの表層には、p型ガードリング領域6bが形成されている。段差52の側面およびp型ガードリング領域6bの上には、酸化膜55が形成されている。酸化膜55の上には、保護絶縁膜16が形成されている。本明細書においては配線電極として主にアルミニウムを用いて説明してきたが、低抵抗な金属であればよく、例えば銅もしくはそれらの合金であってもよい。本実施形態は、リサーフ構造等の他の終端構造に用いることができる。また、絶縁ゲートバイポーラトランジスタinsulatedgatebipolartransistor、IGBT、金属-半導体電界効果トランジスタmetal-semiconductorfieldeffecttransistor、MESFET、接合型電界効果トランジスタjunctionfieldeffecttransistor、JFET、バイポーラトランジスタ等の他の半導体素子などにも好適に用いることが可能である。また、本実施形態は、SiCおよびGaNの他の六方晶半導体材料や、機械的物性の異方性を有する他の結晶構造の半導体材料に対しても好適に用いることが可能である。本実施形態の半導体チップ21は樹脂によって封止され、ワイヤやボンディングパッド等によって外部と接続されてもよい。以下、その一例を説明する。図18は、本実施形態の半導体チップ21を有する半導体デバイス半導体パッケージ61を示す斜視図である。半導体デバイス61は、支持部材63と、半導体チップ21と、封止樹脂64と、外部端子63a、63b、63cとを備えている。支持部材63は、銅を含む合金など金属材料から形成されており、半導体チップ21を支持する。外部端子63a、63b、63cも銅を含む合金など、金属材料から形成されている。支持部材63と外部端子63a、63b、63cとは、一般にリードフレームと呼ばれる。半導体チップ21は、以下において説明するように、MISFETやpn接合型ダイオード、ショットキーバリアダイオードなど半導体デバイスとして所望の機能を有する半導体素子を含む。図18は、半導体チップ21に含まれる半導体素子がトランジスタである場合を示しているため、3つの外部端子63a、63b、63cを含んでいる。半導体素子がダイオードである場合には、外部端子は2つである。また、外部端子は4つ以上であってもよい。図18に示すように、封止樹脂64は、支持部材63の少なくとも一部および支持部材63に支持された半導体チップ21の全体を覆っている。封止樹脂64は、支持部材63および半導体チップ21の全体を覆っていてもよい。封止樹脂64は、エポキシ樹脂など半導体パッケージに用いられる公知の封止樹脂材料から形成されている。なお、支持部材63に支持された半導体チップ21と封止樹脂64との間には、JCRが設けられていてもよい。図18に示すように、半導体チップが半導体パッケージ内に収められている場合、半導体チップの熱変形量の測定は、半導体チップを封止している樹脂を取り除き、半導体チップをリードフレームから取り外した状態で行うことができる。半導体チップの熱変形量は、例えば、室温25°Cから150°C±5°Cまで温度を変化させた場合の半導体チップの変形量を、DICカメラを用いて測定することにより求めることができる。