入力信号に基づく光信号を受光して光起電力を発生するフォトダイオードアレイと、前記入力信号に応じて開閉される1つ以上の出力用MOSFETと、前記フォトダイオードアレイと接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記1つ以上の出力用MOSFETのゲートの充電と放電とを切り換えることにより、前記1つ以上の出力用MOSFETを開閉する充放電回路とを備え、前記フォトダイオードアレイと前記充放電回路とが、同一の誘電体分離チップに形成された半導体リレー装置において、前記1つ以上の出力用MOSFETのソースと前記誘電体分離チップの支持基板とが電気的に接続されていることを特徴とする半導体リレー装置。前記誘電体分離チップは、該誘電体分離チップのダイシング用の領域であるスクライブ領域を有し、前記スクライブ領域は、一つながりの単結晶シリコン島によって形成されており、前記支持基板と電気的に接続されていることを特徴とする請求項1に記載の半導体リレー装置。しかしながら、図4に示される従来の光結合型の半導体リレー装置100では、誘電体分離チップ110の支持基板が、電気的にどこにもどの回路素子にも接続されていないので、支持基板の電位が不定になる。このため、Q=CVの関係から、活性領域と支持基板との間に生じる寄生容量以下、活性領域支持基板間容量というCPCに貯めることが可能な電荷の量Qが不定になる。また、支持基板の電位が不定であるため、活性領域支持基板間容量CPCの電気的な接続先が不定になる。これらの原因から、従来の半導体リレー装置100には、リレーとしてのオン/オフ動作の時間スイッチング速度がばらつくという問題があった。また、従来の半導体リレー装置100には、上記の支持基板の電位が不定であることに起因して、リレーのオン/オフ動作が遅くなる場合があるという問題があった。この問題について、図5を参照して説明する。上記のように不安定な不定の支持基板及びリードフレームの電位が、仮にフォトダイオードアレイ103の出力側アノード側の電位になったとすると、誘電体分離チップ110は、電気的に、図中の仮想の配線L1、L2で示されるように接続される。このため、活性領域支持基板間容量CPCは、充放電回路107、及び出力用MOSFET105、106のゲートソース間に、並列に配置される。従って、活性領域支持基板間容量CPCの全体が、出力用MOSFET105、106のゲートソース間に寄生容量として働くので、活性領域支持基板間容量CPCの充電に必要な時間の分だけ、フォトダイオードアレイ3による受光の開始光起電力の出力の開始から、出力用MOSFET5、6のゲートの充電完了までに要する時間が長くなる。このため、半導体リレー装置100のリレーとしてのオン/オフ動作出力用MOSFET105、106のオン/オフ動作が遅くなる。本発明は、上記課題を解決するものであり、リレーとしてのオン/オフ動作出力用MOSFETのオン/オフ動作の時間を安定させることができ、しかも、このオン/オフ動作の速度を、従来よりも速くすることが可能な半導体リレー装置を提供することを目的とする。上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づく光信号を受光して光起電力を発生するフォトダイオードアレイと、前記入力信号に応じて開閉される1つ以上の出力用MOSFETと、前記フォトダイオードアレイと接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記1つ以上の出力用MOSFETのゲートの充電と放電とを切り換えることにより、前記1つ以上の出力用MOSFETを開閉する充放電回路とを備え、前記フォトダイオードアレイと前記充放電回路とが、同一の誘電体分離チップに形成された半導体リレー装置において、前記1つ以上の出力用MOSFETのソースと前記誘電体分離チップの支持基板とが電気的に接続されていることを特徴とする。この半導体リレー装置において、前記誘電体分離チップは、該誘電体分離チップのダイシング用の領域であるスクライブ領域を有し、前記スクライブ領域は、一つながりの単結晶シリコン島によって形成されており、前記支持基板と電気的に接続されていることが望ましい。本発明の半導体リレー装置によれば、誘電体分離チップの支持基板の電位を、1つ以上の出力用MOSFETのソースの電位に固定することができる。これにより、Q=CVの関係から、誘電体分離チップの活性領域と支持基板との間に生じる寄生容量に貯めることが可能な電荷の量Qの安定化を図れる。また、上記のように支持基板の電位が固定されているため、上記の寄生容量の電気的な接続先が固定される。従って、リレーとしてのオン/オフ動作出力用MOSFETのオン/オフ動作の時間を安定させることができる。また、本発明の半導体リレー装置によれば、従来と異なり、活性領域と支持基板との間に生じる全ての寄生容量が、出力用MOSFETのゲートソース間に並列に配置されて寄生容量として働くことがなくなる。以下にその理由について説明する。一般に、誘電体分離チップの支持基板の各部における電位は同じであるため、支持基板の全体の電位が、フォトダイオードアレイの出力側の電位と同じであることは有り得るけれども、活性領域の各部における電位は異なっているため、活性領域の全体の電位が、フォトダイオードアレイの出力側の電位と同じであることは有り得ない。このため、上記のように、誘電体分離チップの支持基板の電位を出力用MOSFETのソースの電位に固定することにより、フォトダイオードアレイの出力側の電位と同じになり得るのは、活性領域の一部のみになる。従って、従来と異なり、活性領域と支持基板との間に生じる全ての寄生容量が、出力用MOSFETのゲートソース間に並列に配置されて寄生容量として働くことがなくなるのである。これにより、フォトダイオードアレイによる受光の開始光起電力の出力の開始から、出力用MOSFETのゲートの充電完了までに要する時間を、従来よりも短縮することが可能になるので、本半導体リレー装置のリレーとしてのオン/オフ動作出力用MOSFETのオン/オフ動作の時間を、従来よりも速くすることが可能になる。以下、本発明を具体化した実施形態による半導体リレー装置について、図面を参照して説明する。図1は、本実施形態による半導体リレー装置の回路構成を示す。半導体リレー装置1は、入力端子IT1、IT2から入力される入力信号に基づいて発光する発光素子2例えばLEDと、発光素子2からの入力信号に基づく光信号を受光して、光起電力を発生するフォトダイオードアレイ3とを備えている。このフォトダイオードアレイ3は、複数の直列に接続されたフォトダイオードセル3aを有している。また、半導体リレー装置1は、フォトダイオードアレイ3と並列に接続された充放電回路7と、この充放電回路7及びフォトダイオードアレイ3に接続された出力用MOSFET5、6とを備えている。図に示されるように、これらの出力用MOSFET5、6は、お互いのソース電極同士が接続されることにより、逆直列に接続されている。本半導体リレー装置1では、出力用MOSFET5、6を上記のように接続したことにより、出力用MOSFET5、6のドレイン電極に接続された出力端子OT1、OT2から双方向の電流を取り出し得るようにしている。すなわち、出力用MOSFET5、6は、いわゆる双方向スイッチである。なお、図中のD1、D2は、それぞれ出力用MOSFET5、6の寄生ダイオードを示す。充放電回路7は、nチャネル型でデプレッション型ノーマルオンノーマリークローズ型のMOSFET8以下、単にMOSFET8というと抵抗9とを備えている。MOSFET8のドレインとゲートとは、それぞれフォトダイオードアレイ3のアノード側とカソード側とに接続されている。詳細は後述するが、MOSFET8は、フォトダイオードアレイ3で発生する光起電力に基づいてオン/オフが切り換えられる。また、抵抗9は、その一端が、MOSFET8のソース、及び出力用MOSFET5、6のソースに接続されており、その他端が、MOSFET8のゲート、及びフォトダイオードアレイ3のカソード側に接続されている。上記の充放電回路7は、フォトダイオードアレイ3で発生する光起電力の有無に応じて、2つの出力用MOSFET5、6のゲートの充電と放電とを切り換えることにより、これらの出力用MOSFET5、6の開閉を行う。本半導体リレー装置1では、入力端子IT1、IT2から入力される入力信号に応答して2つの出力用MOSFET5、6が同時に開閉される。これにより、外部出力端子OT1、OT2間の導通と遮断とが、切り換えられる。次に、本半導体リレー装置1において行われる、外部出力端子OT1、OT2間の導通と遮断との切り替え処理について詳細に説明する。入力端子IT1、IT2から信号が入力されると、この入力信号に基づいて、発光素子2が発光する。フォトダイオードアレイ3は、発光素子2からの光を受光すると、光起電力を発生する。これにより、電流が図中の矢印Aの方向に流れる。この時点では、デプレッション型で、ノーマルオンのタイプのMOSFET8が導通状態のままであるので、フォトダイオードアレイ3から矢印Aの方向に流れた電流は、矢印Bの経路に流れる。これにより、抵抗9の両端に、図に示されるような電位差が生じる。そして、抵抗9における側と-側の電位差が所定のレベル以上に達すると、デプレッション型のMOSFET8のゲートが所定のマイナス電位になり、MOSFET8がオンからオフに切り換わる。このため、フォトダイオードアレイ3から矢印Aの方向に流れた電流は、矢印Bの経路に流れず、矢印Cの経路に流れるようになる。この電流により、2つの出力用MOSFET5、6のゲートに電荷が蓄積されるので、出力用MOSFET5、6のゲートソース間に電位差が発生して、出力用MOSFET5、6は、オン導通状態閉じた状態になり、外部出力端子OT1、OT2間は導通され、リレーが閉じられる。これに対して、入力端子IT1、IT2への入力信号が遮断されて、発光素子2が発光しなくなると、フォトダイオードアレイ3において光起電力が生じなくなる。これにより、抵抗9における側と-側の電位差が無くなってしまうので、デプレッション型のMOSFET8のゲートに負の電圧がかからなくなり、MOSFET8がオフからオンに切り換わる。これにより、2つの出力用MOSFET5、6のゲートに蓄積されていた電荷が、矢印Bの経路を通って、出力用MOSFET5、6のソース側に流れ、放電されるので、出力用MOSFET5、6は、オフ非導通状態開いた状態になる。このため、外部出力端子OT1、OT2間は遮断されて、リレーが開放される。次に、本半導体リレー装置1を構成する誘電体分離チップ10について、上記図1に加えて、図2abを参照して説明する。誘電体分離チップ10は、シリコン酸化膜等の誘電体21によって単結晶シリコンが島状に分離された構造体である。図1中の点線で囲まれた分離チップ上回路11は、誘電体分離チップ10上の回路構成を示し、一点鎖線で囲まれた分離チップ内構造12は、誘電体分離チップ10内の構造を模式的に表したものである。分離チップ上回路11に示されるように、フォトダイオードアレイ3と充放電回路7とは、同一の誘電体分離チップ10に形成されている。また、誘電体分離チップ10内の活性領域13図2bにおけるフォトダイオードセル3aが設けられた領域に相当と支持基板14との間には、図2bに示される誘電体21が配されている。このため、図1中の分離チップ内構造12に示されるように、誘電体分離チップ10内の活性領域13フォトダイオードセル3aやMOSFET8や抵抗9が形成された領域と支持基板14との間には、寄生容量である活性領域支持基板間容量CPCが生じる。また、図1に示されるように、誘電体分離チップ10内の支持基板14は、リードフレーム15を介して、2つの出力用MOSFET5、6のソースと電気的に接続されている。次に、上記の誘電体分離チップ10の詳細な構成と、誘電体分離チップ10内の各部の電気的な接続関係について、主に図2abを参照して説明する。図2aは、リードフレーム15に取り付けられた誘電体分離チップ10の上面図であり、図2bは、図2aに示される誘電体分離チップ10のA-A線断面図である。図2aに示されるように、誘電体分離チップ10上には、フォトダイオードアレイ3を構成する各フォトダイオードセル3a、MOSFET8、出力MOSソース接続用パッド23、出力MOSゲート接続用パッド24が配されており、これらの間は、誘電体21で仕切られている。また、誘電体分離チップは、その外縁部に形成された、誘電体分離チップ10のダイシング用の領域であるスクライブ領域22を有している。このスクライブ領域22は、一つながりの単結晶シリコン島例えばn型の単結晶シリコン島によって形成されており、図2bに示される支持基板14と電気的に接続されている。次に、上記のスクライブ領域22と支持基板14との具体的な接続方法の例について説明する。スクライブ領域22と支持基板14との第1の接続方法は、図2bに示されるように、スクライブ領域22と支持基板14とを、導電性ダイボンディング材25により電気的に接続する方法である。より詳細に説明すると、導電性ダイボンディング材25を、スクライブ領域22が存在する高さまで積層することにより、導電性を有する支持基板14を、導電性ダイボンディング材25を介して、導電性を有するスクライブ領域22に電気的に接続する方法である。次に、図3abを参照して、スクライブ領域22と支持基板14との第2の接続方法について説明する。図3aは、第2の接続方法を採用した場合におけるリードフレーム15に取り付けられた誘電体分離チップ10の上面図であり、図3bは、図3aに示される誘電体分離チップ10のB-B線断面図である。第2の接続方法は、出力MOSソース接続用パッド33と導電性を有するスクライブ領域22とをコンタクトさせることにより、スクライブ領域22と支持基板14とを電気的に接続する方法である。具体的には、図3bに示されるように、導電性ダイボンディング材25とリードフレーム15とボンディングワイヤ26を介して、支持基板14を出力MOSソース接続用パッド33に接続すると共に、出力MOSソース接続用パッド33に形成された凸形状のコンタクト部33aを、スクライブ領域22に形成された凹形状のコンタクト部22aに接続する。これにより、出力MOSソース接続用パッド33と、ボンディングワイヤ26と、リードフレーム15と、導電性ダイボンディング材25とを介して、導電性を有する支持基板14を、導電性を有するスクライブ領域22に電気的に接続することができる。ここで、上記のように、導電性ダイボンディング材25とリードフレーム15とボンディングワイヤ26を介して、支持基板14が出力MOSソース接続用パッド33に接続されるので、出力用MOSFET5、6のソースと支持基板14とが電気的に接続される。この点については、図3abに示される、スクライブ領域22と支持基板14との第2の接続方法を採用した場合だけではなく、上記のスクライブ領域22と支持基板14との第1の接続方法を採用した場合も同じである。なお、図3bにおける34、35は、それぞれMOSFET8のゲート電極と酸化膜を示し、8aは、MOSFET8の活性領域ソース領域、ドレイン領域、及びゲート領域を示す。上記のように、本半導体リレー装置1では、1出力用MOSFET5、6のソースと誘電体分離チップの10の支持基板14とが電気的に接続されており、また、2スクライブ領域22と支持基板14とが電気的に接続されている。上記のように、本実施形態の半導体リレー装置1によれば、上記1のように、出力用MOSFET5、6のソースと誘電体分離チップの10の支持基板14とが電気的に接続されるようにした。これにより、誘電体分離チップ10の支持基板14の電位を、出力用MOSFET5、6のソースの電位に固定できるので、Q=CVの関係から、誘電体分離チップ10の活性領域支持基板間容量CPCに貯めることが可能な電荷の量Qの安定化を図れる。また、上記のように支持基板14の電位が固定されているため、上記の活性領域支持基板間容量CPCの電気的な接続先が固定される。従って、リレーとしてのオン/オフ動作出力用MOSFET5、6のオン/オフ動作の時間を安定させることができる。また、本半導体リレー装置1によれば、従来と異なり、活性領域13と支持基板14との間に生じる全ての寄生容量活性領域支持基板間容量CPCが、出力用MOSFET5、6のゲートソース間に並列に配置されて寄生容量として働くことがなくなる。以下にその理由について説明する。一般に、誘電体分離チップ10の支持基板14の各部における電位は同じであるため、支持基板14の全体の電位が、フォトダイオードアレイ3の出力側の電位と同じであることは有り得るけれども、活性領域13の各部における電位は異なっているため、活性領域13の全体の電位が、フォトダイオードアレイ3の出力側の電位と同じであることは有り得ない。このため、上記のように、誘電体分離チップ10の支持基板14の電位を出力用MOSFET5、6のソースの電位に固定することにより、フォトダイオードアレイ3の出力側の電位と同じになり得るのは、活性領域13の一部のみになる。従って、従来と異なり、活性領域支持基板間容量CPCの全てが、出力用MOSFET5、6のゲートソース間に並列に配置されて寄生容量として働くことがなくなるのである。これにより、フォトダイオードアレイ3による受光の開始光起電力の出力の開始から、出力用MOSFET5、6のゲートの充電完了までに要する時間を、従来よりも短縮することが可能になるので、本半導体リレー装置1のリレーとしてのオン/オフ動作出力用MOSFET5、6のオン/オフ動作の時間を、従来よりも速くすることが可能になる。また、本半導体リレー装置1によれば、上記のように、誘電体分離チップ10の支持基板14の電位を、出力用MOSFET5、6のソースの電位に固定した上で、上記2のように、スクライブ領域22と支持基板14とが電気的に接続されるようにした。これにより、スクライブ領域22の電位も、出力用MOSFET5、6のソースの電位に固定することができる。従って、誘電体分離チップ10における、スクライブ領域22に隣接する各回路素子フォトダイオードセル3a、MOSFET8等の電位を安定化させて、活性領域支持基板間容量CPCに貯めることが可能な電荷の量のより一層の安定化を図ることができる。これにより、リレーとしてのオン/オフ動作出力用MOSFET5、6のオン/オフ動作の時間をより一層安定させるオン/オフ動作の時間のばらつきをなくすことができる。また、本半導体リレー装置1によれば、上記2のように、スクライブ領域22と支持基板14とが電気的に接続されるようにしたことにより、スクライブ領域22と支持基板14とを同電位にすることができる。従って、スクライブ領域22と支持基板14とを電気的に接続しなかった場合と比べて、誘電体21を介してスクライブ領域22と支持基板14とが接している面積の分だけ、活性領域支持基板間容量CPCを減らすことができる。従って、フォトダイオードアレイ3による受光の開始から、出力用MOSFET5、6のゲートの充電完了までの時間を、より一層短縮することが可能になるので、本半導体リレー装置1のリレーとしてのオン/オフ動作の時間を、より一層速くすることができる。なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、2つの出力用の出力用MOSFET5、6が、フォトダイオードアレイ3と充放電回路7とが形成された誘電体分離チップ10とは別のチップに形成された場合の例を示したが、出力用のMOSFETが、フォトダイオードアレイや充放電回路が形成された誘電体分離チップに形成されていてもよい。また、上記実施形態では、スクライブ領域22を形成する単結晶シリコン島が、n型の単結晶シリコン島である場合の例について示したが、p型の単結晶シリコン島であってもよい。さらにまた、上記実施形態では、導電性ダイボンディング材25とリードフレーム15とボンディングワイヤ26を介して、支持基板14が出力MOSソース接続用パッド33に接続されるようにしたが、導電性ダイボンディング材のみを用いて、支持基板を出力MOSソース接続用パッドに接続してもよい。また、上記実施形態では、出力MOSソース接続用パッド33におけるコンタクト部33aを凸形状にすると共に、スクライブ領域22におけるコンタクト部22aを凹形状にしたが、これらのコンタクト部を平面形状にしてもよい。