半導体からなる基板を準備する工程と、前記基板の一方の主表面の少なくとも一部を覆うように保護膜を形成する工程と、前記保護膜に覆われた前記一方の主表面に光を照射することにより前記基板に印字する工程とを備え、前記保護膜を形成する工程では、前記基板を構成する半導体よりもバンドギャップが大きい材料からなる前記保護膜が形成され、前記基板に印字する工程では、前記基板を構成する半導体よりも前記保護膜を構成する材料による吸収率が小さい波長の光が照射される、半導体装置の製造方法。前記基板を準備する工程では、炭化珪素からなる前記基板が準備され、前記基板に印字する工程では、380nmよりも短い波長の光が前記基板に照射される、請求項1に記載の半導体装置の製造方法。前記保護膜を形成する工程では、SiO2からなる前記保護膜が形成され、前記基板に印字する工程では、140nmよりも長い波長の光が前記基板に照射される、請求項2に記載の半導体装置の製造方法。前記保護膜を形成する工程では、前記基板を熱酸化することにより前記保護膜が形成される、請求項3に記載の半導体装置の製造方法。前記保護膜をBHFまたはHFにより除去する工程をさらに備える、請求項3または4に記載の半導体装置の製造方法。前記基板を準備する工程は、ベース基板を準備する工程と、前記ベース基板上にエピタキシャル成長層を形成する工程とを含み、前記保護膜を形成する工程では、前記エピタキシャル成長層の前記ベース基板とは反対側の主表面上に前記保護膜が形成される、請求項1~5のいずれか1項に記載の半導体装置の製造方法。しかし、ソフトマークの場合でも、レーザー照射により発生した熱により、基板を構成する元素が基板から離脱しアブレーション、この元素が大気中の酸素と結合してパーティクルを形成する場合がある。そして、このパーティクルが基板表面に付着することにより、当該基板を用いて製造される半導体装置の品質が劣化するという問題点がある。本発明は、上記課題に鑑みてなされたものであり、その目的は、パーティクルの付着を抑制しつつ、基板に印字することができる半導体装置の製造方法を提供することである。本発明に従った半導体装置の製造方法は、半導体からなる基板を準備する工程と、基板の一方の主表面の少なくとも一部を覆うように保護膜を形成する工程と、保護膜に覆われた上記一方の主表面に光を照射することにより基板に印字する工程とを備えている。保護膜を形成する工程では、基板を構成する半導体よりもバンドギャップが大きい材料からなる保護膜が形成される。基板に印字する工程では、基板を構成する半導体よりも保護膜を構成する材料による吸収率が小さい波長の光が照射される。本発明に従った半導体装置の製造方法では、基板を構成する半導体よりもバンドギャップが大きい材料からなる保護膜が形成された後、保護膜が形成された上記一方の主表面に基板を構成する半導体よりも保護膜を構成する材料による吸収率が小さい波長の光が照射される。すなわち、本発明に従った半導体装置の製造方法では、上記一方の主表面を覆うように保護膜が形成された状態において、上記一方の主表面に達する光を照射することにより基板への印字が実施されるため、上記光照射によるパーティクルの発生が抑制される。このように、本発明に従った半導体装置の製造方法によれば、パーティクルの発生を抑制しつつ、基板に印字することができる。上記半導体装置の製造方法において、基板を準備する工程では、炭化珪素からなる基板が準備されてもよい。そしてこの場合、基板に印字する工程では、380nmよりも短い波長の光が基板に照射されてもよい。このように、炭化珪素からなる基板が採用される場合、380nmよりも短い波長の光を照射することにより、容易に基板に印字することができる。上記半導体装置の製造方法において、保護膜を形成する工程では、SiO2からなる保護膜が形成されてもよい。この場合、基板に印字する工程では、140nmよりも長い波長の光が基板に照射されてもよい。このように、基板に照射する光の波長を140nmよりも長くすることにより、保護膜に吸収される光の割合が抑制され、容易に基板に印字することができる。上記半導体装置の製造方法において、保護膜を形成する工程では、基板を熱酸化することにより保護膜が形成されてもよい。これにより、密着性に優れた保護膜を容易に形成することができる。上記半導体装置の製造方法は、保護膜をBHFまたはHFにより除去する工程をさらに備えていてもよい。これにより、SiO2からなる保護膜を容易に除去することができる。上記半導体装置の製造方法において、基板を準備する工程は、ベース基板を準備する工程と、ベース基板上にエピタキシャル成長層を形成する工程とを含んでいてもよい。また、保護膜を形成する工程では、エピタキシャル成長層のベース基板とは反対側の主表面上に保護膜が形成されてもよい。すなわち、上記半導体装置の製造方法においては、基板を構成するエピタキシャル成長層に印字されてもよい。以上の説明から明らかなように、本発明に従った半導体装置の製造方法によれば、パーティクルの発生を抑制しつつ、基板に印字することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。まず、本発明の一実施の形態に係る半導体装置の構造について、図1を参照して説明する。本実施の形態に係る半導体装置としてのMOSFET1は、たとえば炭化珪素からなり、主表面10Aを有する基板10と、酸化膜30と、ゲート電極40と、ソース電極60と、ドレイン電極70とを備えている。基板10は、ベース基板11と、半導体層12とを含んでいる。また、半導体層12には、ドリフト領域13と、ボディ領域14と、ソース領域16と、コンタクト領域15とが形成されている。ベース基板11は、たとえばN窒素などのn型不純物を含むことにより、導電型がn型第1導電型となっている。ドリフト領域13は、ベース基板11の一方の主表面上に形成されている。ドリフト領域13は、ベース基板11と同様に、たとえばN窒素などのn型不純物を含むことにより導電型がn型となっている。また、ドリフト領域13において、主表面10Aを含む領域にはマーク10Bが印字されている。なお、マーク10Bは、ドリフト領域13の外縁部に形成されている。ボディ領域14は、主表面10Aを含み、ドリフト領域13から見てベース基板11とは反対側に形成されている。ボディ領域14は、たとえばAlアルミニウムやB硼素などのp型不純物を含むことにより、導電型がp型第2導電型となっている。ソース領域16は、主表面10Aを含み、ボディ領域14に接触して形成されている。別の観点から説明すると、ソース領域16は、平面的に見てボディ領域14に取り囲まれるように形成されている。ソース領域16は、たとえばPリンなどのn型不純物を含むことにより、ベース基板11およびドリフト領域13と同様に、導電型がn型となっている。コンタクト領域15は、主表面10Aを含み、ソース領域16に接触して形成されている。別の観点から説明すると、コンタクト領域15は、平面的に見てソース領域16に取り囲まれるように形成されている。コンタクト領域15は、ボディ領域14と同様に、たとえばAlアルミニウムやB硼素などのp型不純物を含むことにより、導電型がp型となっている。酸化膜30は、主表面10Aを部分的に覆うように形成されている。酸化膜30は、たとえばSiO2二酸化珪素からなっている。ゲート電極40は、酸化膜30上に接触して形成されている。ゲート電極40は、たとえば不純物が添加されたポリシリコン、Alアルミニウムなどの導電体からなっている。ゲート電極40は、ゲート電極40下において互いに対向する一方のソース領域16から他方のソース領域16上にまで延在するように形成されている。ソース電極60は、ソース領域16およびコンタクト領域15上に接触するように形成されている。ソース電極60は、ソース領域16に対してオーミック接触することができる材料、たとえばNixSiyニッケルシリサイド、TixSiyチタンシリサイド、AlxSiyアルミシリサイドおよびTixAlySizチタンアルミシリサイドなどからなっており、ソース領域16に対して電気的に接続されている。ドレイン電極70は、ベース基板11においてドリフト領域13とは反対側の主表面上に形成されている。ドレイン電極70は、ベース基板11とオーミック接触することができる材料、たとえばソース電極60と同様の材料からなっている。次に、本実施の形態に係る半導体装置としてのMOSFET1の動作について説明する。図1を参照して、ゲート電極40に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極60とドレイン電極70との間に電圧が印加されても、ボディ領域14とドリフト領域13との間に形成されるpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極40に閾値電圧以上の電圧が印加されると、ボディ領域14においてチャネル領域ゲート電極40下のボディ領域14に反転層が形成される。その結果、ソース領域16とドリフト領域13とが電気的に接続され、ソース電極60とドレイン電極70との間に電流が流れる。以上のようにして、MOSFET1は動作する。次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのMOSFET1が製造される。図2を参照して、まず、工程S10として、基板準備工程が実施される。この工程S10では、以下に説明する工程S11およびS12が実施されることにより、炭化珪素からなる基板10が準備される。まず、工程S11としてベース基板準備工程が実施される。この工程S11では、図3を参照して、たとえば4H-SiCからなるインゴットをスライスすることにより、炭化珪素からなるベース基板11が準備される。次に、工程S12として、エピタキシャル成長層形成工程が実施される。この工程S12では、エピタキシャル成長によりベース基板11の一方の主表面上に半導体層12が形成される。また、この工程S10では、上述のように炭化珪素からなる基板10が準備されてもよいが、これに限られるものではない。たとえば、GaN、AlN、GaAs、InPおよびSiからなる群より選択される一の半導体からなる基板が準備されてもよい。次に、工程S20として、保護膜形成工程が実施される。この工程S20では、基板10の主表面10Aの少なくとも一部を覆うように保護膜が形成される。より具体的には、図4を参照して、たとえば酸素を含む雰囲気中において基板10を熱酸化することにより、基板10の主表面10Aを含む領域にSiO2二酸化珪素からなる保護膜20が形成される。このように、保護膜20を形成する方法として熱酸化を選択することにより、密着性に優れた保護膜を容易に形成することができる。また、この工程S20では、基板10を構成する半導体よりもバンドギャップが大きい材料からなる保護膜20が形成されればよく、たとえばSiN窒化珪素やAl2O3酸化アルミニウムからなる保護膜20が形成されてもよい。なお、SiN窒化珪素からなる保護膜20は、その製膜方法により光の吸収特性が異なる。そのため、保護膜20を構成する材料としてSiN窒化珪素を採用する場合には、このことを考慮した上で保護膜20が形成される。また、この工程S20では、保護膜20は、基板10を熱酸化することにより形成されてもよいが、これに限られるものではない。たとえば、CVDChemicalVaporDeposition法、SOGSpinOnGlass塗布法、スパッタリング法および真空蒸着法などにより、保護膜20が形成されてもよい。また、基板10が、GaN、AlN、GaAs、InPおよびSiからなる群より選択される一の半導体から構成される場合でも、保護膜20はSiO2二酸化珪素からなるものとすることができる。次に、工程S30として、印字工程が実施される。この工程S30では、図5を参照して、保護膜20に覆われた基板10の主表面10AにレーザLbを照射することにより、基板10にマーク10Bが印字される。より具体的には、基板10を構成する半導体よりも保護膜20を構成する材料による吸収率が小さい波長のレーザLb、すなわち本実施の形態においては炭化珪素よりも二酸化珪素による吸収率が小さい波長のレーザである、140nmより長く380nmより短い波長のレーザLbが照射される。そして、照射されたレーザLbは、保護膜20を透過して基板10の主表面10Aに達し、その結果主表面10Aを含む領域にマーク10Bが形成される。また、この工程S30では、たとえばArFエキシマレーザやKrFエキシマレーザ、あるいはYAGYttriumAluminiumGarnet第3高調波波長355nmやYAG第4高調波波長266nmなどを、レーザLbとして採用することができる。なお、マーク10Bは、ロット番号やアライメントマーク、あるいは各チップを識別するためのマークなどであってもよい。次に、工程S40として、保護膜除去工程が実施される。この工程S40では、図6を参照して、たとえばBHFバッファードフッ酸またはHFフッ酸などを用いて基板10を処理することにより、保護膜20が除去される。この工程S40は、本発明に係る半導体装置の製造方法において必須の工程ではないが、これを実施することにより、MOSFET1の動作において不要な保護膜20を除去することができる。また、この工程S40は、後に説明する工程S50の後に実施されてもよい。次に、工程S50として、イオン注入工程が実施される。この工程S50では、図7を参照して、まず、たとえばAlイオンが主表面10Aを含む領域に注入され、主表面10Aを含むボディ領域14が形成される。次に、たとえばPイオンが主表面10Aを含む領域において、上記Alイオンの注入深さよりも浅い注入深さで注入され、ソース領域16が形成される。そして、たとえばAlイオンが主表面10Aを含む領域において、上記Pイオンの注入深さと同程度の注入深さで注入され、コンタクト領域15が形成される。また、上記工程S50において、半導体層12のうち、ボディ領域14、ソース領域16およびコンタクト領域15のいずれもが形成されなかった領域は、ドリフト領域13となる。次に、工程S60として、活性化アニール工程が実施される。この工程S60では、基板10を加熱することにより、上記工程S50において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。次に、工程S70として、酸化膜形成工程が実施される。この工程S70では、図8を参照して、たとえば酸素を含む雰囲気中において、基板10を加熱することにより、主表面10Aを覆うようにSiO2二酸化珪素からなる酸化膜30が形成される。次に、工程S80として、電極形成工程が実施される。この工程S80では、図1を参照して、まず、たとえばLPCVDLowPressureChemicalVaporDeposition法により、酸化膜30上にポリシリコンからなるゲート電極40が形成される。次に、ソース電極60を形成を形成すべき領域において酸化膜30が除去され、ソース領域16およびコンタクト領域15が露出した領域が形成される。そして、当該領域において、たとえばNiからなる膜が形成される。一方、ベース基板11において、ドリフト領域13が形成される側とは反対側の主表面上に、たとえばNiからなる膜が形成される。その後、合金化熱処理が施され、上記Niからなる膜の少なくとも一部がシリサイド化されることにより、ソース電極60およびドレイン電極70が形成される。上記工程S10~S80を実施することにより、本実施の形態に係る半導体装置としてのMOSFET1が製造され、本実施の形態に係る半導体装置の製造方法が完了する。以上のように、本実施の形態に係る半導体装置の製造方法では、基板10を構成する半導体よりもバンドギャップが大きい材料からなる保護膜20が形成された後、保護膜20が形成された主表面10Aに基板10を構成する半導体よりも保護膜20を構成する材料による吸収率が小さい波長のレーザLbが照射される。すなわち、本実施の形態に係る半導体装置の製造方法では、主表面10Aを覆うように保護膜20が形成された状態において、主表面10Aに達するレーザLbを照射することにより基板10へのマーク10Bの印字が実施されるため、上記レーザLbの照射によるパーティクルの発生が抑制される。このように、本実施の形態に係る半導体装置の製造方法によれば、パーティクルの発生を抑制しつつ、基板10にマーク10Bを印字することができる。なお、本実施の形態においては、プレーナ平板型のMOSFETの製造方法について説明したが、本発明に従った半導体装置の製造方法はこれに限られるものではない。たとえばトレンチ溝型のMOSFETやIGBTInsulatedGateBipolarTransistorなど他の半導体装置の製造において、上記本発明に従った半導体装置の製造方法が適用されてもよい。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。