第1半導体層の第1主面から、その裏面の第2主面の方向に第1トレンチを形成する工程と、前記第1トレンチの内部を埋め込んだ第2半導体層を形成する工程と、前記第1トレンチの内部において、前記第2半導体層の上面から前記第2主面の方向に第2トレンチを形成する工程と、前記第2トレンチの内部を埋め込んだ第3半導体層を形成する工程と、前記第2トレンチの内部において、前記第3半導体層の上面から前記第2主面の方向に第3トレンチを形成する工程と、前記第3トレンチの内部を埋め込んだ導電層を形成する工程と、前記第2半導体層および前記第3半導体層のうちの前記第1半導体層と異なる導電形を有する層と、その層に隣接する層と、を内面に露出させた第4トレンチを形成する工程と、前記第4トレンチの内部に絶縁膜を介して制御電極を形成する工程と、を備えた半導体装置の製造方法。第1導電形の第1半導体層の第1主面から、その裏面の第2主面の方向に第1トレンチを形成する工程と、前記第1トレンチの内面に第2導電形の不純物をイオン注入し第2導電形の第2半導体層を形成する工程と、前記第1トレンチの内部を埋め込んだ第1導電形の第3半導体層を形成する工程と、前記第1トレンチの内部において、前記第3半導体層の上面から前記第2主面の方向に第2トレンチを形成する工程と、前記第2トレンチの内部を埋め込んだ導電層を形成する工程と、前記第1半導体層と、前記第2半導体層と、前記第3半導体層と、を内面に露出させた第3トレンチを形成する工程と、前記第3トレンチの内部に絶縁膜を介して制御電極を形成する工程と、を備えた半導体装置の製造方法。第1導電形の第1半導体層の第1主面から、その裏面の第2主面の方向に第1トレンチを形成する工程と、前記第1トレンチの内部を埋め込んだ第2導電形の第2半導体層を形成する工程と、前記第1トレンチの内部において、前記第2半導体層の上面から前記第2主面の方向に第2トレンチを形成する工程と、前記第2トレンチの内面に第1導電形の不純物をイオン注入し第1導電形の第3半導体層を形成する工程と、前記第2トレンチの内部を埋め込んだ導電層を形成する工程と、前記第1半導体層と、前記第2半導体層と、前記第3半導体層と、を内面に露出させた第3トレンチを形成する工程と、前記第3トレンチの内部に絶縁膜を介して制御電極を形成する工程と、を備えた半導体装置の製造方法。前記導電層は、単結晶シリコン層である請求項1~3のいずれか1つに記載の半導体装置の製造方法。前記導電層は、多結晶シリコン層である請求項1~3のいずれか1つに記載の半導体装置の製造方法。前記導電層は、前記第1半導体層と同じ導電形を有する請求項1~5のいずれか1つに記載の半導体装置の製造方法。前記導電層は、前記第1半導体層とは異なる導電形を有する請求項1~5のいずれか1つに記載の半導体装置の製造方法。実施形態は、チップ面から深さ方向に延在するMOSチャネルを均一に形成できる半導体装置の製造方法を提供する。実施形態に係る半導体装置の製造方法は、第1半導体層の第1主面から、その裏面の第2主面の方向に第1トレンチを形成する工程と、前記第1トレンチの内部を埋め込んだ第2半導体層を形成する工程と、を備える。さらに、前記第1トレンチの内部において、前記第2半導体層の上面から前記第2主面の方向に第2トレンチを形成する工程と、前記第2トレンチの内部を埋め込んだ第3半導体層を形成する工程と、を備える。また、前記第2トレンチの内部において、前記第3半導体層の上面から前記第2主面の方向に第3トレンチを形成する工程と、前記第3トレンチの内部を埋め込んだ導電層を形成する工程を備える。そして、前記第2半導体層および前記第3半導体層のうちの前記第1半導体層と異なる導電形を有する層と、その層に隣接する層と、を内面に露出させた第4トレンチを形成し、前記第4トレンチの内部に絶縁膜を介して制御電極を形成する。以下、本発明の実施の形態について図面を参照しながら説明する。図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、図中に示したXYZ直交座標を用いて適宜説明する。なお、以下の実施形態において、第1導電形をn形、第2導電形をp形として説明するが、実施形態は、これに限られる訳ではなく、第1導電形をp形、第2導電形をn形としても良い。第1実施形態図1は、第1の実施形態に係る半導体装置100を模式的に表した斜視図である。半導体装置100は、3次元3D構造を有するMOSFETである。図1に示す斜視図の正面は、ユニットセルの断面を示している。半導体装置100は、第1半導体層であるn形ソース層10と、第2半導体層であるp形ベース層20と、第3半導体層であるn形ドリフト層30と、導電層であるn形ドレイン層40と、を備える。n形ソース層10は、例えば、n形シリコン基板である。また、シリコン基板上に設けられたn形エピタキシャル層であっても良い。p形ベース層20は、例えば、n形ソース層10に形成されたトレンチ3第1トレンチの内面に沿って設けられる。トレンチ3は、n形ソース層10の第1主面10aから第2主面10bの方向Z方向に形成される。また、トレンチ3は、第1主面10aに平行な方向Y方向に延在するストライプ状に設けられる。n形ドリフト層30は、p形ベース層20に形成されたトレンチ4第2トレンチの内面に沿って設けられる。n形ドリフト層30にドープされるn形不純物は、n形ソース層10よりも低濃度である。n形ドレイン層40は、n形ドリフト層30の表面からZ方向に形成されたトレンチ5第3トレンチの内部に設けられる。さらに、n形ソース層10、p形ベース層20、n形ドリフト層30およびn形ドレイン層40の各上面からZ方向にトレンチ42第4トレンチが形成され、その内部にゲート電極50制御電極が設けられる。トレンチ42は、各層の上面からトレンチ3の底面より深い位置に延設される。ゲート電極50は、トレンチ42の内面に設けられたゲート絶縁膜51を介して、n形ソース層10、p形ベース層20、n形ドリフト層30およびn形ドレイン層40に対向する。n形ソース層10、p形ベース層20、n形ドリフト層30およびn形ドレイン層40の上には、図示しない層間絶縁膜を介して、ドレイン配線70およびゲート配線55が設けられる。ドレイン配線70およびゲート配線55は、層間絶縁膜にもうけられたコンタクトホールを介して、それぞれn形ドレイン層40およびゲート電極50に電気的に接続される。一方、第2主面10bの側では、ソース電極60がn形ソース層10に接して設けられる。次に、図2~図6を参照して、半導体装置100の製造方法の一例を説明する。図2a~図6cは、半導体装置100の製造過程を表した模式図であり、それぞれn形ソース層10例えば、n形シリコンウェーハの一部を示している。n形ソース層10のキャリア濃度は、例えば、3×1017cm-3~5×1018cm-3である。まず、図2aに示すように、n形ソース層10の第1主面10aの上に、Y方向に延在するストライプ状のマスク12を形成する。マスク12は、例えば、シリコン酸化膜である。次に、図2bに示すように、第1主面10aから、その裏面の第2主面10bの方向Z方向にトレンチ3第1トレンチを形成する。例えば、RIEReactiveIonEtching法を用いて、n形ソース層10を選択的にエッチングする。Z方向におけるトレンチ3の深さは、例えば、0.3~4.0μmであり、マスク12のX方向の間隔であるトレンチ3の幅は、0.15~3.0μmとする。次に、図2cに示すように、トレンチ3の内部を埋め込んだp形ベース層20を形成する。p形ベース層20は、例えば、p形不純物硼素Bがドープされたシリコン層である。p形ベース層20のキャリア濃度は、例えば、1×1016cm-3~5×1017cm-3である。次に、図3aに示すように、p形ベース層20のマスク12の上に形成された部分を除去し、トレンチ3を埋め込んだ部分の表面を平坦化する。以下、図3a~図5cは、トレンチ3の断面XZ面を表した模式図である。p形ベース層20の平坦化には、例えば、CMPChemicalMechanicalPolish法を用いる。マスク12は、CMP工程においてストッパとして機能し、トレンチ3に埋め込まれたp形ベース層20のZ方向の深さを均一にする。続いて、図3bに示すように、p形ベース層20の表面にマスク13を形成する。マスク13は、例えば、シリコン酸化膜であり、Y方向に延在する開口13aを有する。次に、図4aに示すように、トレンチ3の内部において、p形ベース層20の表面からZ方向にトレンチ4第2トレンチを形成する。トレンチ4は、p形ベース層20を、例えば、RIE法を用いて選択的にエッチングすることにより形成する。マスク13の開口13aは、トレンチ3の開口の中央に形成する。これにより、トレンチ3の両側の側壁に残るp形ベース層20のX方向の厚さを等しくする。また、RIE法によるエッチングでは、異方性を持った条件を用いる。すなわち、Z方向のエッチング速度がX方向のエッチング速度よりも速い条件を用いる。これにより、トレンチ3の側壁に沿ったp形ベース層20のX方向の厚さを均一にすることができる。p形ベース層20のX方向の厚さは、例えば、0.1~4.0μmである。一方、トレンチ3の底部に残るp形ベース層20のZ方向の厚さは、トレンチ4の深さにより所望の値に制御することができる。トレンチ3の底面に沿って残るp形ベース層20のZ方向の厚さは、トレンチ3の側壁に残る部分のX方向の厚さと等しいか、それ以上に形成することが好ましい。例えば、トレンチ3の底部に残るp形ベース層20のZ方向の厚さを、側壁に残る部分のX方向に厚さよりも厚くすれば、トレンチ3の底部におけるチャネル長は、側壁に沿った部分のチャネル長よりも長くなる。したがって、トレンチ3の底部に沿った部分のチャネル抵抗を、側壁に沿った部分のチャネル抵抗よりも高くすることができる。このため、トレンチ3の底部を介して流れる電流が抑制され、X方向の厚さが均一な側壁部を介して流れる電流が支配的となる。これによりオン抵抗を低減することができる。次に、図4bに示すように、トレンチ4の内部を埋め込んだn形ドリフト層30を形成する。n形ドリフト層30は、例えば、n形不純物砒素Asがドープされたシリコン層である。n形ドリフト層30のキャリア濃度は、例えば、1×1016cm-3~4×1016cm-3である。次に、図4cに示すように、マスク13の上に形成されたn形ドリフト層30を除去し、トレンチ4を埋め込んだ部分の表面を平坦化する。これには、例えば、CMP法を用いる。マスク13は、CMP工程においてストッパとして機能し、トレンチ4に埋め込まれたn形ドリフト層30のZ方向の深さを均一にする。次に、図5aに示すように、トレンチ4の内部において、n形ドリフト層30の表面からZ方向にトレンチ5第3トレンチを形成する。トレンチ5は、n形ドリフト層30を選択的にエッチングすることにより形成する。n形ドリフト層30の表面に設けられるマスク14には、例えば、シリコン酸化膜を用いる。マスク14に設けられる開口14aは、トレンチ4の開口の中央に位置し、トレンチ4の両側の側壁に沿って形成されるn形ドリフト層30のX方向の厚さを等しくする。そして、トレンチ5を形成する際に、異方性エッチングの条件を用いることにより、n形ドリフト層30の側壁に沿った部分を均一に形成することができる。n形ドリフト層30のX方向の厚さは、例えば、0.5~15μmである。一方、トレンチ4の底部に残るn形ドリフト層30のZ方向の厚さは、トレンチ4の深さにより制御することができる。そして、トレンチ4の底部におけるn形ドリフト層30のZ方向の厚さは、トレンチ4の側壁に残る部分のX方向の厚さと等しいか、それ以上に形成する。例えば、トレンチ4の底部に残るn形ドリフト層30のZ方向の厚さを、側壁に残る部分のX方向に厚さよりも厚くすれば、トレンチ4の底部におけるドリフト抵抗を、側壁に沿った部分よりも高くすることができる。これにより、トレンチ4の底部を介して流れる電流が抑制され、側壁部を介して流れる電流が支配的となる。そして、n形ドリフト層30のX方向の厚さが均一な側壁部に電流を流すことにより、オン抵抗を低減することができる。同時に、トレンチ4の底部におけるソースドレイン間耐圧を高くすることもできる。次に、図5bに示すように、トレンチ5の内部を埋め込んだn形ドレイン層40を形成する。n形ドレイン層40は、例えば、n形不純物砒素Asがドープされたシリコン層である。n形ドレイン層40のキャリア濃度は、例えば、3×1017cm-3~5×1018cm-3である。次に、図5cに示すように、マスク14の上に形成されたn形ドレイン層40を除去し、トレンチ5を埋め込んだ部分の表面を平坦化する。これには、例えば、CMP法を用いる。マスク14は、CMP工程においてストッパとして機能し、トレンチ5に埋め込まれたn形ドレイン層40のZ方向の深さを均一にする。n形ドレイン層40には、半導体層である単結晶シリコン層、または、導電性の多結晶シリコン層、アモルファスシリコン層を用いることができる。例えば、多結晶シリコンを用いてトレンチ5の内部を埋め込むことにより、ボイド等、欠陥の発生を抑制することができる。次に、図6aに示すように、n形ソース層10、p形ベース層20およびn形ドリフト層30の上に形成されたマスク12、13および14を除去し、新たにエッチングマスク21を形成する。以下、図6a~図6cは、n形ソース層10の一部を表した斜視図である。図6bに示すように、エッチングマスク21には、トレンチ3の延在方向に交差する開口21aが設けられる。そして、エッチングマスク21を用いてn形ソース層10、p形ベース層20、n形ドリフト層30およびn形ドレイン層40を選択的にエッチングし、トレンチ53第4トレンチを形成する。このエッチングには、例えば、RIE法を用いる。トレンチ53の内面には、n形ソース層10、p形ベース層20、n形ドリフト層30およびn形ドレイン層40が露出する。次に、ゲート絶縁膜51を介してトレンチ53の内部にゲート電極50を形成する。ゲート絶縁膜51には、例えば、トレンチ53の内面を熱酸化したシリコン酸化膜を用いることができる。ゲート電極50には、導電性の多結晶シリコン膜を用いる。例えば、ゲート絶縁膜51が形成されたトレンチ53の内部を、n形不純物をドープした多結晶シリコン層で埋め込む。そして、エッチングマスク21の上に形成された多結晶シリコン層をエッチバックすることにより、トレンチ53の内部にゲート電極50を形成する。次に、エッチングマスク21を除去し、n形ソース層10、p形ベース層20、n形ドリフト層30およびn形ドレイン層40の表面に層間絶縁膜を形成する。さらに、層間絶縁膜の上にドレイン配線70およびゲート配線55を形成する。ドレイン配線70およびゲート配線55は、層間絶縁膜に形成されたコンタクトホールを介して、それぞれn形ドレイン層40およびゲート電極50に電気的に接続する。図7は、半導体装置100を模式的に示す平面図である。ドレイン配線70、ゲート配線55および層間絶縁膜を除いたn形ソース層10の第1主面10aを示している。第1主面10aにおいて、トレンチ3の開口3aは、Y方向に延在する島状の領域を画する。前述したように、トレンチ3の内面に沿ってp形ベース層20が設けられ、その内側にn形ドリフト層30が設けられる。島状領域の中央には、n形ドレイン層がY方向に延設されている。そして、複数のゲート電極50が、Y方向に一定の間隔で設けられる。個々のゲート電極50はX方向に延在し、Y方向に延在するp形ベース層20、n形ドリフト層30およびn形ドレイン層40に交差する。半導体装置100では、ゲート絶縁膜51とp形ベース層20との界面に形成されるMOSチャネルを、ゲート電極50に印加されるゲートバイアスにより制御する。MOSチャネルを介して流れるドレイン電流は、図7中の矢印で示すように、n形ドレイン層40からn形ソース層10へチップ面第1主面10aに略平行に流れる。また、MOSチャネルは、チップ面からゲート電極50に沿って、深さ方向Z方向に拡がる。このように、3DMOS構造では、MOSチャネルは深さ方向に延在し、ドレイン電流はチップ表面に略平行に流れる。これにより、チップサイズを拡張することなくチャネル幅を広げ、オン抵抗を低減することができる。例えば、特許文献1には、半導体基板に形成されたトレンチの内部に、ドリフト領域と、ベース領域と、ソース領域と、を連続して成膜し3DMOS構造を形成する製造方法が記載されている。しかしながら、この方法では、各半導体領域の膜厚分布がドリフト領域およびベース領域の厚さに反映される。このため、トレンチの側壁に形成されるドリフト領域およびベース領域の厚さを均一に形成することが難しい。したがって、ドレイン電流に不均一が生じ易く、オン抵抗の低減が不十分となる場合がある。また、素子の特性耐圧や閾値電圧などの制御が不安定となる場合もある。これに対し、本実施形態に係る製造方法では、トレンチ3の側壁におけるp形ベース層20のX方向の厚さは、トレンチ4を形成するマスク13の開口13aのサイズで制御することができる。また、トレンチ4の側壁におけるn形ドリフト層30のX方向厚さは、トレンチ5を形成するマスク14の開口14aのサイズで制御できる。すなわち、p形ベース層20およびn形ドリフト層30のX方向の厚さを、フォトリソグラフィにより精密に制御することが可能である。そして、トレンチ3~5を形成する際に、例えば、深さ方向Z方向のエッチング速度が横方向X方向のエッチング速度よりも速いエッチング条件を用いることにより、p形ベース層20およびn形ドリフト層30を均一な厚さに形成することができる。これにより、MOSチャネルに流れる電流が均一になり、オン抵抗が低減され、素子特性も安定して得ることが可能である。さらに、半導体装置100では、ゲートソース間容量およびソースインピーダンスを低減することが可能であり、高速動作を実現できる。また、ゲート電極50がn形ドリフト層30を挟んで設けられるため、n形ドリフト層30に空乏層が拡がり易い。このため、p形ベース層20とn形ドリフト層30との間のpn接合の電界が緩和され、ソースドレイン間耐圧が高くなる。これにより、n形ドリフト層30のキャリア濃度を高く設定することが可能となり、オン抵抗を低減できる。一方、本実施形態におけるゲート電極の構成は、上記の半導体装置100の例に限定される訳ではなく、例えば、後述する実施形態に示す構成であっても良い。すなわち、ゲート電極50が形成されるトレンチ53の内部には、少なくともp形ベース層20と、それに隣接するn形ソース層10およびn形ドレイン層が露出していれば良い。これにより、ゲート電極50によりMOSチャネルを制御することができる。さらに、半導体装置100では、チップの裏面側にゲート電極等、他の電極が存在せず、ソース電極60のみが設けられる。このため、例えば、チップの裏面側にドレイン電極のみを有する半導体装置と、半導体装置100と、を同一の金属プレート上に配置することにより、2つの半導体装置を直列接続した回路を容易に実現できる。また、必要に応じて、金属プレート等を介さずに、これら2つの半導体装置の裏面を相互に接触させ、ソース電極と、ドレイン電極と、を直接接続して一体化することも可能である。さらに、別の態様として、ソース電極60は、層間絶縁膜を介して第1主面10aの側に設けることもできる。これにより、例えば、複数の半導体装置を実装するMCMMultiChipModuleにおける構成の自由度を向上させ、製造コストの低減や品質の向上を実現することができる。第2実施形態次に、図8~図10を参照して、第2実施形態に係る半導体装置100の製造方法を説明する。図8aおよび図8bは、半導体装置100の製造過程を模式的に示した斜視図である。図9a~図10cは、図8に続く製造過程を表した模式断面図である。まず、図8aに示すように、n形ソース層10の第1主面10aの上に、Y方向に延在するストライプ状のマスク17を形成する。マスク17には、例えば、シリコン酸化膜を用いる。次に、図8bに示すように、第1主面10aから、その裏面の第2主面10bの方向Z方向にトレンチ7第1トレンチを形成する。トレンチ7のZ方向の深さおよびX方向の幅は、例えば、トレンチ4図4a参照と同じサイズに形成する。次に、図9aに示すように、トレンチ7の内面にp形不純物Bをイオン注入する。マスク17の上には、例えば、レジスト膜からなる注入マスク18aを形成する。そして、n形ソース層10の第1主面10aに対しイオンビームを斜めに照射することにより、トレンチ7の側壁および底面にp形不純物を注入する。次に、n形ソース層10に熱処理を施すことにより、トレンチ7の内面に注入されたp形不純物を活性化させる。これにより、図9bに示すように、トレンチ7の内面に沿ってp形ベース層25を形成することができる。次に、図10aに示すように、トレンチ7の内部を埋め込んだn形ドリフト層30を形成する。n形ドリフト層30は、例えば、n形不純物Asがドープされたシリコン層である。n形ドリフト層30のキャリア濃度は、例えば、第1実施形態のn形ドリフト層30と同じである。次に、図10bに示すように、マスク17の上に形成されたn形ドリフト層30を除去し、トレンチ7を埋め込んだ部分の表面を平坦化する。続いて、図10cに示すように、トレンチ7の内部において、n形ドリフト層30の表面からZ方向にトレンチ9第2トレンチを形成し、その内部にn形ドレイン層40を埋め込む。トレンチ9のZ方向の深さおよびX方向の幅は、例えば、トレンチ5図5a参照と同じである。また、n形ドレイン層40は、例えば、単結晶シリコン層または多結晶シリコンである。n形ドレイン層40のキャリア濃度は、例えば、第1実施形態のn形ドレイン層40のキャリア濃度と同じである。次に、n形ソース層10、p形ベース層25、n形ドリフト層30およびn形ドレイン層40を選択的にエッチングし、トレンチ53第3トレンチを形成する。続いて、トレンチ53の内面を熱酸化し、ゲート絶縁膜51を形成する。そして、ゲート絶縁膜51を介してトレンチ53の内部にゲート電極50を形成する。これらの工程は、図6a~図6cに示す製造過程と同じである。さらに、n形ソース層10、p形ベース層20、n形ドリフト層30およびn形ドレイン層40の各表面を覆う層間絶縁膜を形成し、層間絶縁膜の上にドレイン配線70およびゲート配線55を形成する。そして、n形ソース層10の第2主面にソース電極60を形成し、半導体装置100を完成させる。本実施形態に係る製造方法によれば、p形ベース層25およびn形ドリフト層30の厚さを均一に形成することができる。すなわち、トレンチ7の側壁に注入されるp形不純物の濃度は均一であり、トレンチ7の側壁に形成されるp形ベース層25のX方向の厚さは均一になる。また、n形ドリフト層30の厚さは、トレンチ9のサイズにより制御され、トレンチ7の側壁に沿って形成される部分のX方向の幅を均一に形成することができる。さらに、トレンチ7の底部に注入されるp形不純物のドーズ量は、側壁に注入されるp形不純物のドーズ量よりも多い。このため、トレンチ7の底部におけるMOSチャネルの閾値電圧は、側壁に沿ったMOSチャネルの閾値電圧よりも高くなる。そして、トレンチ7の底部に形成されるn形ドリフト層30のZ方向の厚さは、側壁に沿って形成されるn形ドリフト層30のX方向に厚さよりも厚くすることができる。これにより、トレンチ7の底部を介して流れるドレイン電流を抑制し、トレンチ7の側壁を介して流れるドリフト電流の寄与を大きくしてオン抵抗を下げることができる。次に、図11~図13を参照して、第2実施形態の変形例に係る半導体装置100の製造方法を説明する。図11~図13は、半導体装置100の製造過程を示した模式断面図である。まず、図11aに示すように、n形ソース層10の第1主面10aからZ方向に形成されたトレンチ3第1トレンチの内部を埋め込んだp形ベース層20を形成する。ここまでの工程は、図2a~図3aに示す製造過程と同じである。次に、平坦化されたp形ベース層20の表面にマスク14を形成する。続いて、図11bに示すように、トレンチ3の内部において、p形ベース層20を選択的にエッチングし、p形ベース層20の表面からZ方向にトレンチ5第2トレンチを形成する。次に、図12aに示すように、トレンチ5の内面にn形不純物例えば、リンPをイオン注入する。マスク14の上には、例えば、レジスト膜からなる注入マスク18bを形成する。n形ソース層10の第1主面10aに対しイオンビームを斜めに照射することにより、トレンチ5の側壁および底面にp形不純物を注入する。トレンチ5のX方向の開口幅が狭い時は、注入されたイオンはトレンチ5の内部で反射を繰り返し底部に到達する。これにより、トレンチ5の内面全体にn形不純物を注入することができる。次に、n形ソース層10およびp形ベース層20に熱処理を施すことにより、トレンチ5の内面に注入されたn形不純物を活性化させ、さらに拡散させる。これにより、図12bに示すように、トレンチ5の内面に沿ってn形ドリフト層35を形成することができる。n形ドリフト層35を厚く形成する場合には、例えば、シリコン中の拡散係数が大きいn形不純物を用いる。次に、図13aに示すように、トレンチ5の内部を埋め込んだn形ドレイン層40を形成する。n形ドレイン層40は、例えば、n形不純物砒素Asがドープされた単結晶シリコン層または多結晶シリコン層である。次に、図13cに示すように、マスク14の上に形成されたn形ドレイン層40を除去し、トレンチ5を埋め込んだ部分の表面を平坦化する。続いて、図6a~図6cに示す製造過程と同じ工程にて、ゲート電極50を形成する。すなわち、n形ソース層10、p形ベース層20、n形ドリフト層35およびn形ドレイン層40を選択的にエッチングし、トレンチ53第3トレンチを形成する。続いて、トレンチ53の内部に、ゲート絶縁膜51を介してゲート電極50を形成する。さらに、n形ソース層10、p形ベース層20、n形ドリフト層35およびn形ドレイン層40の表面に層間絶縁膜を形成し、層間絶縁膜の上にドレイン配線70およびゲート配線55を形成する。そして、n形ソース層10の第2主面にソース電極60を形成し、半導体装置100を完成させる。本実施形態に係る製造方法によれば、p形ベース層20およびn形ドリフト層35の厚さを均一に形成することができる。p形ベース層20の厚さは、トレンチ5のサイズと、n形ドリフト層35の幅により制御される。トレンチ5の側壁に注入されるn形不純物の濃度は均一であり、トレンチ5の側壁に形成されるn形ドリフト層35のX方向の厚さは均一になる。したがって、トレンチ3の側壁に沿って形成されるp形ベース層20のX方向の幅は均一になる。さらに、トレンチ5の底部に注入されるn形不純物のドーズ量は、側壁に注入されるn形不純物のドーズ量よりも多くなる。このため、トレンチ5の底部に沿って形成されるn形ドリフト層35のZ方向の厚さは、側壁に沿って形成される部分のX方向の厚さよりも厚くなる。この点を勘案して、トレンチ3の底部に形成されるp形ベース層20のZ方向の厚さを、側壁に沿って形成されるp形ベース層20のX方向に厚さよりも厚くする。これにより、トレンチ3の底部におけるチャネル抵抗とドリフト抵抗とを高くすることができる。そして、トレンチ3の底部を介して流れるドレイン電流を抑制し、トレンチ3の側壁を介して流れるドリフト電流の寄与を大きくする。これにより、オン抵抗を下げることができる。第3実施形態図14は、第3の実施形態に係る半導体装置200を模式的に表した斜視図である。半導体装置200は、所謂IGBTInsulatedGateBipolarTransistorである。図14に示すように、半導体装置100は、第1半導体層であるn形エミッタ層15と、第2半導体層であるp形ベース層31と、第3半導体層であるn形ベース層33と、導電層であるp形コレクタ層45と、を備える。p形ベース層31、n形ベース層33およびp形コレクタ層45は、n形エミッタ層15に設けられたトレンチ3第1トレンチの内部に設けられる。これらの層は、例えば、第1実施形態に係る製造過程を介して形成することができる。p形コレクタ層45には、例えば、p形不純物Bがドープされた単結晶シリコン、または、多結晶シリコンを用いることができる。本実施形態におけるゲート電極56は、トレンチ27第4トレンチの内部に、ゲート絶縁膜51を介して設けられる。トレンチ27は、n形エミッタ層15の第1主面15aから第2主面15bの方向Z方向に設けられ、その内面に、n形エミッタ層15と、p形ベース層31と、n形ベース層33と、が露出する。したがって、ゲート電極56は、ゲート絶縁膜51を介してn形エミッタ層15、p形ベース層31およびn形ベース層33に対向する。さらに、n形エミッタ層15の第1主面15a、p形ベース層31の表面、n形ベース層33の表面、および、p形コレクタ層45の表面には、図示しない層間絶縁膜が設けられる。そして、層間絶縁膜に形成されたコンタクトホールを介して、p形コレクタ層45およびゲート電極56に電気的に接続したコレクタ配線75およびゲート配線55が設けられる。一方、n形エミッタ層15の第2主面には、エミッタ電極63が設けられる。本実施形態におけるトレンチ27は、n形エミッタ層15の第1主面から、トレンチ4の底面と、トレンチ5の底面と、の間の位置に至る深さに設けられている。これにより、ゲート電極56により制御される電流は、トレンチ3およびトレンチ4の側壁を介してX方向に流れる。例えば、トレンチ3の側壁に沿って設けられたp形ベース層31のX方向の幅は均一であり、トレンチ4の側壁に沿って設けられたn形ベース層33のX方向の幅は均一である。したがって、p形コレクタ層45からn形エミッタ層15に流れる電流は均一となり、オン抵抗を低減することができる。また、半導体装置200を用いることにより複数の半導体装置を実装するMCMMultiChipModuleの構成の自由度を向上させ、製造コストの低減や品質の向上を実現することができる。なお、上記の第2および第3実施形態の製造過程の説明において、第1実施形態と同じ番号を付した部分は、第1実施形態の例と同じサイズまたは同じキャリア濃度に形成される。第4実施形態図15は、第4の実施形態に係る半導体装置300を模式的に表した斜視図である。半導体装置300の製造方法は、例えば、図2a~図5cに示す過程において第1実施形態と共通する。本実施形態では、n形ソース層10の第2主面10bから第1主面10aの方向-Z方向にトレンチ28が設けられる。トレンチ28の内部には、ゲート絶縁膜51を介してゲート電極57が設けられる。さらに、第2主面10bの上には、図示しない層間絶縁膜を介してソース電極65とゲート配線55が設けられる。一方、第1主面10aには、層間絶縁膜73を介してドレイン電極77が設けられる。ドレイン電極77は、層間絶縁膜73に形成されたコンタクトホールを介してn形ドレイン層40に電気的に接続される。例えば、半導体装置300と、半導体装置100と、を同じ金属プレート上に配置することにより、ドレイン電極77と、半導体装置100のソース電極60と、を電気的に接続することができる。これにより、半導体装置100と、半導体装置300と、を直列に接続する回路を容易に構成することができる。第5実施形態図16は、第5の実施形態に係る半導体装置400を模式的に表した斜視図である。半導体装置400は、第1半導体層であるn形ドレイン層81と、第2半導体層であるn形ドリフト層83と、第3半導体層であるp形ベース層85と、導電層であるn形ソース層87と、を備える。n形ドリフト層83、p形ベース層85およびn形ソース層87は、n形ドレイン層81に設けられたトレンチ3第1トレンチの内部に、例えば、第1実施形態に例示した製造方法により形成される。ゲート電極59は、ゲート絶縁膜51を介してトレンチ29の内部に形成される。トレンチ29は、n形ドレイン層81の第1主面81aから第2主面81bの方向に形成され、その内部にn形ドリフト層83、p形ベース層85およびn形ソース層87が露出する。ゲート電極59は、ゲート絶縁膜51を介してn形ドリフト層83、p形ベース層85およびn形ソース層87に対向する。さらに、n形ドレイン層81の第1主面81a、n形ドリフト層83の表面、p形ベース層85の表面およびn形ソース層87の表面を覆う層間絶縁膜図示しないが設けられ、その層間絶縁膜の上にソース配線67およびゲート配線55が設けられる。一方、n形ドレイン層81の第2主面81bには、ドレイン電極79が設けられる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。