基板内の素子分離領域で囲まれた活性領域と、前記活性領域内に形成された第1及び第2の埋め込みゲート電極と、前記第1及び第2の埋め込みゲート電極の間に設けられ、かつ少なくとも前記埋め込みゲート電極の底部の深さまで形成された第1の拡散層領域を有することを特徴とする半導体装置。前記素子分離領域と前記第1の埋め込みゲート電極との間に設けられた第2の拡散層領域と、前記素子分離領域と前記第2の埋め込みゲート電極との間に設けられた第3の拡散層領域をさらに有することを特徴とする請求項1に記載の半導体装置。前記第2及び第3の拡散層領域の深さは、前記第1の拡散層領域の深さよりも浅いことを特徴とする請求項1又は2に記載の半導体装置。前記第1の拡散層領域、前記第1の埋め込みゲート電極及び前記第2の拡散層領域とで第1のトランジシタを構成し、前記第1の拡散層領域、前記第2の埋め込みゲート電極及び前記第3の拡散層領域とで第2のトランジシタを構成することを特徴とする請求項1から3のいずれか1項に記載の半導体装置。前記第1の拡散層領域は、前記第1及び第2のトランジシタに共通のドレイン領域を構成し、前記第2の拡散層領域は、前記第1のトランジシタの第1のソース領域を構成し、前記第3の拡散層領域は、前記第2のトランジシタの第2のソース領域を構成することを特徴とする請求項4に記載の半導体装置。前記第1の拡散層領域上にはビット線コンタクトプラグが設けられ、前記ビット線コンタクトプラグ上にはビット線が設けられていることを特徴とする請求項1から5のいずれか1項に記載の半導体装置。前記第1の拡散層領域は、1E18atoms/cm3以上のN型不純物領域であることを特徴とする請求項1から6のいずれか1項に記載の半導体装置。前記N型不純物領域は、前記第1のトランジシタの動作が前記第2のトランジシタの電気特性に影響は及ぼさないようにすることを特徴とする請求項7に記載の半導体装置。前記第1の拡散層領域は、前記埋め込みゲート電極の底部を覆う深さまで形成されていることを特徴とする請求項1から8のいずれか1項に記載の半導体装置。基板内に素子分離領域で囲まれた活性領域を形成し、前記活性領域内に一対のゲートトレンチを形成し、前記一対のゲートトレンチの内部に導体を埋設することにより、一対の埋め込みゲート電極を形成し、前記一対の埋め込みゲート電極間の基板表面にイオン注入を行うことにより不純物注入層を形成し、過渡増速拡散法により、前記不純物注入層の不純物を少なくとも前記ゲートトレンチの底部の深さまで熱拡散させて、前記一対の埋め込みゲート電極間に少なくとも前記埋め込みゲート電極の底部の深さまで拡散層領域を形成することを特徴とする半導体装置の製造方法。前記過渡増速拡散法は、過渡増速拡散が生じる温度範囲及び過渡増速拡散が終了する時間でアニール処理を行うことにより実施されることを特徴とする請求項10に記載の半導体装置の製造方法。前記アニール処理により、前記不純物注入層の不純物は活性化されてN型不純物領域を形成することを特徴とする請求項11に記載の半導体装置の製造方法。前記アニール処理の温度範囲は700~800°Cの範囲内であり、前記アニール処理の時間は、30~180分の範囲内であることを特徴とする請求項11又は12に記載の半導体装置の製造方法。前記過渡増速拡散法により形成する拡散層領域の深さは、前記アニール処理の温度及び前記イオン注入時のイオンドーズ量により制御されることを特徴とする請求項11から13のいずれか1項に記載の半導体装置の製造方法。前記拡散層領域は、ビット線コンタクトプラグ下の基板領域にのみ形成されることを特徴とする請求項10から14のいずれか1項に記載の半導体装置の製造方法。前記拡散層領域は、前記拡散層領域を介して隣接する一対のトランジスタ間において、前記一対の埋め込みゲート電極の電圧変化の影響が相互に及ばないようにすることを特徴とする請求項10から15のいずれか1項に記載の半導体装置の製造方法。前記拡散層領域は、前記ゲートトレンチの底部を覆う深さまで形成されていることを特徴とする請求項10から16のいずれか1項に記載の半導体装置の製造方法。上記従来技術では、隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ぶという問題がある。本発明は、上記従来技術の問題点を解決するものであり、その目的は、隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばない半導体装置及びその製造方法を提供することにある。本発明の一態様に係る半導体装置は、基板内の素子分離領域で囲まれた活性領域と、前記活性領域内に形成された第1及び第2の埋め込みゲート電極と、前記第1及び第2の埋め込みゲート電極の間に設けられ、かつ少なくとも前記埋め込みゲート電極の底部の深さまで形成された第1の拡散層領域を有することを特徴とする。本発明の一態様に係る半導体装置の製造方法は、基板内に素子分離領域で囲まれた活性領域を形成し、前記活性領域内に一対のゲートトレンチを形成し、前記一対のゲートトレンチの内部に導体を埋設することにより、一対の埋め込みゲート電極を形成し、前記一対の埋め込みゲート電極間の基板表面にイオン注入を行うことにより不純物注入層を形成し、過渡増速拡散法により、前記不純物注入層の不純物を少なくとも前記ゲートトレンチの底部の深さまで熱拡散させて、前記一対の埋め込みゲート電極間に少なくとも前記埋め込みゲート電極の底部の深さまで拡散層領域を形成することを特徴とする。本発明によれば、隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばないようにすることができる。関連技術最初に、本願発明の特徴を明確にするために、関連技術について説明する。上述のように、DRAMDynamicRandamAccessMemoryの微細化により、アクセストランジスタのゲート長が短くなりチャネルリークが大きくなった結果、データを保持できなくなる問題を解決するために、アクセストランジスタに溝ゲートトランジスタリセスチャネルトランジスタが用いられている。このリセスチャネルトランジスタの構造を図1に示す。ここで、図1AにDRAMのメモリセル部の上面図を示す。また、図1Bに図1AのAA’断面図を示し、図1Cに図1BのBB’断面における不純物の濃度分布を示す。図1A、図1Bに示すように、DRAMは、シリコン基板100にボロンなどのP型不純物により形成されたPウェル110と、酸化膜などの絶縁膜で形成されたSi表面から深さ300nmの素子分離領域220と、シリコン基板100と素子分離領域220をドライエッチングで掘って、その表面に形成されたゲート絶縁膜210と、そこにTiNあるいはWTiNなどで埋め込まれたSi表面から深さ200nmのゲート電極410a、410bと、その上に形成された酸化膜240と、ゲート電極410a、410bと素子分離領域220の間にリンなどのN型不純物よって形成された拡散層領域310a、310bと、隣り合うゲート電極410a、410bとの間にリンなどのN型不純物によって形成された拡散層領域310a、310bより深い拡散層領域320と、拡散層領域310a、310b上にそれぞれ形成されたセルコンタクト710a、710bと、拡散層領域320上に形成されたビットコンタクト720から形成されている。さらに、セルコンタクト710a、710bの上にはキャパシタの下部電極810a、810bがそれぞれTiNなどにより形成されており、下部電極810a、810bの上には容量膜910がAl2O3などで形成されており、容量膜910の上には容量プレート820がTiNなどで形成されており、ビットコンタクト720の上にはビット線1010が形成されている。この場合、セルトランジスタは2個形成されており、第1のセルトランジスタTr1は左側のゲート電極410aと、左側の拡散層領域310aのソース領域と拡散層領域320のドレイン領域により形成されている。また、第2のセルトランジスタTr2は右側のゲート電極410bと右側の拡散層領域310bのソース領域と拡散層領域320のドレイン領域により形成されている。第1のセルトランジスタTr1のチャネル領域は拡散層領域320のドレイン領域の端から左側の拡散層領域310aのソース領域端まで、ゲート電極410aとゲート絶縁膜210に沿ったシリコン領域である。また、第2のセルトランジスタTr2のチャネル領域は拡散層領域320のドレイン領域の端から右側の拡散層領域310bのソース領域端まで、ゲート電極410bとゲート絶縁膜210に沿ったシリコン領域である。ここで、隣接するゲート電極410a、410bの間隔は50nmであり、ゲート電極410a、410bの幅も50nmであり、ゲート電極410a、410bと素子分離領域220の間隔も50nmである。前記拡散層領域320の不純物濃度分布は、図1Cに示すように、ボロンで形成されたPウェルとリンで形成された拡散層領域の濃度分布から、ボロンとリンの濃度分布の交差するシリコン表面からの深さ140が拡散層のPN接合境界になる。この深さ140が図1Bの拡散層領域320の下の端に相当する。ここで、深い拡散層領域320の不純物分布はイオン注入法における注入時のチャネリングを利用して形成している。つまり、イオン注入後、シリコン基板100中に注入された不純物の活性化のためのアニール処理として、例えば、温度1000°C、時間10秒の条件を用いる。従来、ソース/ドレイン拡散層の形成では注入後の熱処理で拡散層深さが変化しないようにするため、上記のような高温、短時間のアニール条件が多用されている。この場合、不純物注入後アニール前の不純物分布と、不純物注入後アニール後の不純物分布はほとんど変わらず、注入不純物の活性化のみが達成される。したがって、拡散層の深さはアニール条件には依存せず、イオン注入時の加速エネルギーに依存するチャネリングにより決まっている。ここで、図2~図5を参照して、図1Bに示した半導体装置の製造方法について説明する。最初に、図2に示すように、シリコン基板100上にPウェル110と、素子分離領域220を形成する。次に、図2に示すように、パッド酸化膜230を形成し、パッド酸化膜230上に窒化膜530と、レジスト610を形成し、パターニングとエッチングを行う。次に、図2に示すように、窒化膜530をマスクにして、シリコン基板100と素子分離領域220をエッチングする。次に、図3に示すように、エッチングして形成されたシリコン基板100と素子分離領域220の溝にゲート絶縁膜210とゲート電極材料410を成膜する。次に、図3に示すように、エッチバックして、溝内にゲート電極410a、410bを形成する。次に、図3に示すように、酸化膜240を成膜する。次に、図4に示すように、CMPChemicalMechanicalPolishingで酸化膜240を研磨する。次に、図4に示すように、窒化膜530をウェットエッチングにより除去する。次に、図5に示すように、拡散層320を作成する部分のみ開口したレジストパターンを作成して、チャネリング分布が得られる角度でリン注入を行う。次に、図5に示すように、拡散層領域310を形成するためにリン注入を行う。次に、図5に示すように、アニール温度1000度、アニール時間10秒の条件でアニールをして、容量コンタクトプラグ710a、710bとビット線コンタクトプラグ720を形成する。次に、図5に示すように、ビット線コンタクトプラグ720の上にはビット線1010をWで成膜後パターニングにより形成し、層間絶縁膜250を成膜後、容量形成部をエッチングにより掘って、窒化チタンTiNを成膜して、パターニング後、エッチングをして、容量コンタクトプラグ710a、710b上にキャパシタの下部電極810a、810bを形成し、下部電極810a、810bの上には容量膜910を酸化アルミニウム膜Al2O3で成膜し、容量膜910の上には容量プレート電極820をTiNで形成する。図1Bに示したように、拡散層領域310a、310bより深い拡散層320を形成する理由は、第1のトランジスタTr1と第2のトランジスタTr2の向かい合うチャネル領域の一部が、深い拡散層に代わるため、拡散層領域320が拡散層領域310a、310bと同じ浅い拡散層である場合に比べて、第1のトランジスタTr1のゲート電極410aの電圧変化が第2のトランジスタTr2のチャネル領域に与える影響を小さくできることを期待している。しかし、チャネリングを用いてイオン注入を行うことにより深い拡散層を形成すると、例えば、リン濃度が3E17以下の不純物濃度の領域がPウェルと重なる形で隣り合うゲート電極410aとゲート電極410bの間に形成され、N型不純物とP型不純物が同じ程度の濃度になり、結果的に低濃度のN型不純物領域が形成される。N型不純物が低濃度化することにより、電圧が印加された場合、空乏層が形成されやすくなる。このことにより、第1のトランジスタTr1のゲート電極410aの電圧が変化したときに拡散層領域320の下に形成された空乏層領域を通じて第2のトランジスタTr2の電気特性に大きな影響を与える。例えば、第2のトランジスタTr2は右側のゲート電極410bによりオフ状態であったとしても、第1のトランジスタTr1のゲート電極の影響により閾値が低下し、オフリーク電流が増大する。上記問題は微細化が進み、ゲート間隔、ゲート幅が50nmから小さくなるとさらに顕著に現れる。すなわち、第1のトランジスタTr1と第2のトランジスタTr2のゲートが近づくことにより、第1のトランジスタTr1のゲート電極410aの影響により、第2のトランジスタTr2の閾値が低下し、さらにオフリークが増大する。また、リセスチャネルトランジスタはチャネル部がゲート電極410の両側と下の部分のゲート絶縁膜210に沿ったシリコン領域に形成されるためチャネルが必要以上に長い。トランジスタのパフォーマンスを改善できることを期待して拡散層領域320をチャネリングにより深くしてチャネル長を短くしている。しかし、チャネリングにより深くした拡散層のN型不純物濃度は低くさらに、PウェルのP型不純物も存在するために拡散層領域320の寄生抵抗が高くなるため、チャネル長を短くしても、寄生抵抗の増大によりオン電流は大きくならずパフォーマンスは改善しない。また、チャネリングによる深い拡散層の製造方法では、ウェハ面内均一よく、ゲート酸化膜410の下まで高濃度で拡散層を作成することができない。イオン注入のチャネリング分布を用いて深く注入する場合、注入時の表面状態に大きく影響を受け、注入分布そのものをシリコン基板面内で均一にすることができない。さらに、注入装置のビームの傾きも1度ありその影響を受ける。つまり、シリコン基板面内の均一性が悪いことによりリセスチャネルトランジスタを用いたDRAMの製品歩留まりが低くなる。別の方法として、イオン注入のエネルギーを高くして拡散層領域320に深い拡散層を形成すると、浅い拡散層を形成したい隣接する拡散層領域310aと310bにも散乱注入されてしまい、閾値が低下したり、接合電界が大きくなり、オフリークや拡散層リークが増大する。上記散乱注入の問題は微細化が進み、ゲート間隔、ゲート幅が50nmからさらに狭くなることにより、拡散層領域320に高エネルギーで注入した不純物が拡散層領域310aと310bの領域にまで侵入するので、さらに問題が顕著に現れる。上記関連技術の問題に鑑み、本発明では、散乱注入が生じない深さ、すなわち基板表面近傍の浅い領域に高濃度の不純物イオン注入を行い、その後、後述する過渡増速拡散の発生する温度でアニール処理を行なうことにより注入不純物を熱拡散させ、ビット線コンタクトプラグ下の基板領域のみに深い拡散層を形成することにより、隣接するトランジスタ間において各々のゲート電極の電圧変化の影響が相互に及ばない半導体装置及びその製造方法を提供する。また、トランジスタのパフォーマンスが改善された半導体装置及びその製造方法を提供する。第1の実施の形態次に、本発明の第1の実施の形態に係る半導体装置の構成について説明する。ここで、図6AにDRAMメモリセル部の上面図の一例を示す。また、図6Bに図6AのAA’断面図を示し、図6Cに図6BのBB’断面における不純物の濃度分布を示す。本実施の形態では、セルトランジスタとしてn型チャネルのMOSTrを用いる場合を例にとって説明する。なお、p型チャネルのMOSTrであっても良く、その場合は、記載されている不純物について導電型がそれぞれ逆導電型となる不純物を用いれば良い。本発明の第1の実施の形態に係る半導体装置は、図6A、図6Bに示すように、P型の単結晶シリコン基板以下、基板と記す100にボロンBなどのP型不純物により形成されたpウェルPwell110と、酸化シリコン膜などの絶縁膜で埋設形成された基板表面から深さ300nmの素子分離領域220と、素子分離領域220で周囲を囲まれた複数の活性領域200がX方向およびY方向に規則的に配置される。図6Aに示した例では活性領域200の長手方向がX方向に一致し、後述するビット線1010がスネーク上に折れ曲がった配置となっているが、これに限るものではなく、活性領域200がX方向に対して傾斜しビット線1010をX方向に延在する直線で配置する構成などであっても良い。Y方向に直線で延在するゲートトレンチ410dが各々の活性領域200に対して2本ずつ交差するように設けられている。一本のゲートトレンチ内の底部は、活性領域200を構成する基板100と素子分離領域220を構成する絶縁膜がY方向に交互に配置された構成となっている。図6Bに示すように、ゲートトレンチ410d内の基板100表面にはゲート絶縁膜210が形成されている。ゲート絶縁膜210上には、窒化チタンTiN単層膜や窒化チタン上にタングステンWを積層した積層膜などで構成される埋め込みゲート電極410が形成されている。図6Bに示した断面においては、活性領域200内に位置する埋め込みゲート電極410を説明の便宜上410a、410bと記することとする。本実施の形態では、ゲートトレンチ410dの底部は基板表面から深さ200nmの位置となるように構成されている。埋め込みゲート電極410の上には窒化シリコン膜からなるキャップ絶縁膜240が基板表面より突き出すように形成されている。埋め込みゲート電極410aと素子分離領域220の間、および埋め込みゲート電極410bと素子分離領域220の間の基板100の表面近傍にはリンPなどのn型不純物よって形成されたソース領域となる浅い拡散層領域310a、310bが各々形成されている。X方向に隣接する埋め込みゲート電極410aと埋め込みゲート電極410bとの間の基板100にはリンPなどのn型不純物によって、ゲートトレンチ410dの底部の深さまで形成されたドレイン領域となる拡散層領域320が形成されている。キャップ絶縁膜240a、活性領域200及び素子分離領域220の全体を覆うように酸化シリコン膜からなる第1層間絶縁膜250が形成されている。第1層間絶縁膜250には拡散層領域310a、310bの各々に接続する容量コンタクトプラグ710a、710bが形成されている。また、拡散層領域320に接続するビット線コンタクトプラグ720が形成されている。第1層間絶縁膜250上には第2層間絶縁膜260が形成されている。第2層間絶縁膜260には容量コンタクトプラグ710a、710bの各々に接続するキャパシタが形成されている。キャパシタは、各々の容量コンタクトプラグに接続する下部電極810a、810bと、下部電極810a、810bを覆う容量絶縁膜910と、容量絶縁膜910を覆う容量プレート電極820と、で構成されている。一方、ビット線コンタクトプラグ720の上には、ビット線コンタクトプラグ720に接続するビット線1010が形成されている。上記構成では、一つの活性領域200に埋め込みゲート電極410a、410bを有するセルトランジスタTrが2個Tr1、Tr2形成されている。第1のセルトランジスタTr1は、ゲート絶縁膜210と、埋め込みゲート電極410aと、ソース領域となる拡散層領域310aと、ドレイン領域となる拡散層領域320とで構成されている。また、一つの活性領域200内で隣接する第2のセルトランジスタTr2は、ゲート絶縁膜210と、埋め込みゲート電極410bと、ソース領域となる拡散層領域310bと、ドレイン領域となる拡散層領域320とで構成されている。ドレイン領域となる拡散層領域320は2つのTrに共有されている。Tr1のチャネル領域は、ドレイン領域となる拡散層領域320の下端であるゲートトレンチ410d埋め込みゲート電極410aの最底部からソース領域となる拡散層領域310aの下端まで、ゲート絶縁膜210に接する基板表面領域となる。また、Tr2のチャネル領域は、ドレイン領域となる拡散層領域320の下端であるゲートトレンチ410d埋め込みゲート電極410bの最底部からソース領域となる拡散層領域310bの下端まで、ゲート絶縁膜210に接する基板表面領域となる。ゲートトレンチ410dの幅は、リソグラフィ法における解像限界となる最小加工寸法で形成される。本実施形態では、Y方向に直線の帯で延在するゲートトレンチ410dは、幅を50nmとし、ピッチが100nmとなるように配置されている。また、X方向に長辺が延在する一つの活性領域200に対して、3等分するように2本のゲートトレンチ410dが交差する構成となっている。ここで、拡散層領域320の不純物濃度分布を図6Cに示す。図6Cに示すように、PN型拡散層の濃度分布は、後述する過渡増速拡散法を用いて形成していることにより、図1Cに示した関連技術のリンの濃度分布に比べて深くなっている。すなわち、基板の表面各々の拡散層の上面からの深さが100nmの位置では5E18atoms/cm3、180nmの位置では1E18atoms/cm3になっている。本実施の形態では、Bで形成されたpウェルのピーク濃度を3E17atoms/cm3としているので、深さ200nmの位置でpウェルのボロン濃度分布とN型拡散層のP濃度分布が交差することとなる。この交差点がp-n接合境界であり、拡散層領域320の深さとなる。上述のように、拡散層領域320がゲートトレンチ410dの下端まで深くなったことにより、Tr1およびTr2のチャネル長が短くなり、かつ、深い拡散層320の不純物濃度を高濃度化することができるので寄生抵抗を低減してTrのオン電流を向上させることができる。また、拡散層領域320は1E18atoms/cm3以上の高濃度のN型不純物領域であるため、Tr1のゲート電圧が変化しても、Tr2側の拡散層領域320のポテンシャル分布は変わらない。従って、Tr1の動作が一つの活性領域200内で隣接するTr2の電気特性に影響は及ぼさない。次に、図7~図11を参照して、本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。最初に、図7に示すように、基板100上にpウェル110と、素子分離領域220を形成する。素子分離領域220は、図6Aの平面図に示すように、島状の複数の活性領域200を囲むように基板100の表面に溝を形成し、その溝を絶縁膜で埋設することにより形成する。次に、図7に示すように、酸化シリコン膜からなるパッド酸化膜230を形成し、さらに酸化シリコン膜530を積層形成する。同じ酸化シリコン膜なのでパッド酸化膜230の形成は省略しても構わない。その後、リソグラフィ法によりホトレジスト610を形成し、図6Aの平面図に示したように、活性領域200と交差するY方向に延在する開口パターンをホトレジスト610に形成する。次いで、ホトレジスト610をマスクとして酸化シリコン膜530をドライエッチングする。これにより、開口パターンの底部には基板100と素子分離領域220の表面が露出する。次に、図7に示すように、酸化シリコン膜530をマスクにして、露出している基板100と素子分離領域220をエッチングして、基板100の表面から最深部の深さが200nmとなるようにゲートトレンチ410dを形成する。次に、図8に示すように、ゲートトレンチ410dの内面に酸化シリコン膜からなる厚さ5nmのゲート絶縁膜210を熱酸化法により形成する。さらに、ゲートトレンチ410dを埋設し、エッチングのマスクとして用いた酸化シリコン膜530を覆うように導体420をCVD法により全面に形成する。導体420には、TiN単層膜やTiNの上にWを積層した積層膜などの金属を用いることができる。次に、図8に示すように、導体420をドライエッチング法によりエッチバックして、DRAMのワード線となる埋め込みゲート電極410を形成する。この時、埋め込みゲート電極410の上面が基板表面から80nmの深さに位置するようにエッチングする。次に、図8に示すように、埋め込みゲート電極410の上方に残存する空間を埋設するように、窒化シリコン膜240を全面にCVD法により成膜する。次に、図9に示すように、CMPChemicalMechanicalPolishingにより窒化シリコン膜240の表面を研磨して、酸化シリコン膜530の上面を露出させる。次に、図9に示すように、酸化シリコン膜530をウェットエッチングで除去して、窒化シリコン膜240からなるキャップ絶縁膜240aを形成する。キャップ絶縁膜240aは、基板表面から20~30nm突き出るように形成する。これにより、埋め込みゲート電極410の上面は窒化シリコン膜からなるキャップ絶縁膜240aで被覆された状態となっている。また、キャップ絶縁膜240aが形成されていない活性領域200内には拡散層領域が形成される基板100の上面が露出している。次に、図10に示すように、リソグラフィ法により拡散層領域320を形成する部分のみが開口されるホトレジスト620からなる開口パターン620aを形成する。その後、例えば15keVの低エネルギーでドーズ量が1E14atoms/cm2のPをイオン注入し、不純物注入層320aを形成する。この時、不純物注入層320aの下端は、基板表面から100nmの位置となっている。なお、開口パターン620aは、個々の活性領域に対応する個別のホールパターンで形成できるが、複数の活性領域に跨って拡散層領域320の領域を一括で開口するY方向に延在する直線状のパターンで形成しても良い。半導体装置の微細化が進むと、リソグラフィにおける個別ホールの形成が困難となるので、後者のパターン形成方法が有利となる。一括で開口する開口パターン620aは、図6Aに破線で例示したように、左右のパターン端部共にキャップ絶縁膜と重なる位置に形成される。従って、リソグラフィで実現できる限界の最小加工寸法で形成する必要がなく、容易に形成できる。次に、図10に示すように、ホトレジストパターン620を除去した後、基板をアニール炉内にセットし、後述する過渡増速拡散が生じる温度700°Cで、180分アニール処理を行い、不純物注入層320aに含有されている不純物Pを基板100の下方に熱拡散させ、深い拡散層領域320を形成する。同時に不純物は活性化されN型半導体を形成する。このアニール処理により、拡散層領域320の下端は基板表面から200nmの位置に形成され、ゲートトレンチ410dの最深部と同じ深さにすることができる。次に、図10に示すように、拡散層領域310a、310bを形成するために全面にPのイオン注入を行う。注入条件は、エネルギー15keV、ドーズ量1E13atoms/cm2とした。この場合、キャップ絶縁膜240aがマスクとなって、表面が露出している部分の基板100全体に注入される。拡散層領域320に対しては2回イオン注入されることとなるが、この工程での注入は低エネルギー、低ドーズ量なので、下端の位置変動には影響しない。拡散層領域310a、310bの下端は基板表面から80nmの位置となるように形成する。次に、図11に示すように、基板100の全面に第1層間絶縁膜250を形成する。その後、ドレイン領域となる拡散層領域320に対してビット線コンタクトプラグ720を形成する。また、ソース領域となる拡散層領域310a、310bの各々に対して容量コンタクトプラグ710a、710bを形成する。次に、図11に示すように、第1層間絶縁膜250上に、ビット線コンタクトプラグ720に接続するビット線1010を形成する。ビット線1010はTiNとWの積層膜などで構成することができる。続いて、ビット線1010を覆うように、基板100の全面に第2層間絶縁膜260を成膜する。その後、リソグラフィとドライエッチング法により、底面に容量コンタクトプラグ710aおよび容量コンタクトプラグ710bの上面が露出するシリンダホールを形成する。さらに、シリンダホールの内面にTiNからなる下部電極810a、810bを形成する。下部電極810a、810bは容量コンタクトプラグ710aおよび容量コンタクトプラグ710bに接続される。次いで、下部電極810a、810bを覆うように全面に容量絶縁膜910を形成し、容量絶縁膜910の上に容量プレート820をTiNやWなどで形成する。本発明の第1の実施の形態は以下のような効果を有する。図6Bのように二つのTrに共有される拡散層領域320をゲートトレンチ410dと同じ深さを有する深い拡散層320で形成することにより、埋め込みゲート電極410aと埋め込みゲート電極410bが対向する領域の基板100に形成されていたチャネル領域が、高濃度の拡散層領域に代わるため、第1のトランジスタTr1の埋め込みゲート電極410aの電圧変化により第2のトランジスタTr2のチャネル領域に生じていた電位変動の発生を回避することができる。従って、Tr1の動作による影響が一つの活性領域内で隣接するTr2のチャネル領域に伝播する現象を防止することができる。例えば、Tr2が埋め込みゲート電極410bによりオフ状態にある場合、Tr1の埋め込みゲート電極の410aの影響により、閾値電圧が低下して、オフリーク電流が増大する問題は発生しない。本願発明者の実験結果によれば、Tr1の埋め込みゲート電極410aを1V変化させると、Tr2の閾値電圧は従来構造の場合、20~30mVと大きく変化するが、本実施の形態の構造であれば、閾値電圧の変化は3mVより小さく、問題とならない。また、第1のトランジスタTr1と第二のトランジスタTr2のチャネルの長さを短くでき、且つ、深い拡散層320の不純物濃度の高濃度化によって寄生抵抗が低くなるため、トランジスタのオン電流を大きくでき、半導体装置としての性能を向上させることができる。以下に、本発明の半導体装置の製造方法に用いる過渡増速拡散法についてPイオン注入を例として説明する。単結晶Si基板にPをイオン注入すると、基板結晶格子を構成している置換位置のSiが注入イオンで格子間にたたき出される格子損傷、すなわち結晶欠陥が注入層に生じる。この結果、注入層には注入されたPと格子間Siが共存する状態となる。Pと格子間Siが共存する状態で、所定の温度のアニール処理を行なうと、注入されたPと格子間Siが対を形成して、P単独で拡散させる場合よりも大きな範囲まで拡散する。すなわち、イオン注入によって結晶欠陥領域となる注入層を形成し、注入層に発生している欠陥を介在して不純物がより深い位置まで拡散する。この現象が過渡増速拡散である。一般的に、半導体装置の微細化に伴い浅い拡散層の形成が求められる中、拡散層深さを浅い位置に高精度に形成するために、過渡増速拡散が生じないように、高温でかつ短時間アニール処理することによって浅い拡散層が形成されている。高温でのアニール処理は、イオン注入によって発生した結晶欠陥を修復させるため、格子間Siが消滅する。その結果、過渡増速拡散は生じないこととなり、深い拡散層は形成できない。それに対して、本発明は過渡増速拡散という、拡散長がより大きくなる現象を積極的に用いることによって深い拡散層領域をアニール処理で形成することを特徴としている。上記のように、過渡増速拡散を生じさせるためには、拡散層領域320が形成される基板表面領域に高濃度のPイオン注入を行って、結晶欠陥を有する欠陥領域となる注入層を形成する工程が必要である。次いで、過渡増速拡散が生じる温度に加熱した状態で、少なくとも過渡増速拡散が終了する時間のアニール処理を施す工程が必要である。具体的には、基板表面に欠陥領域となる注入層をイオン注入法により形成した後アニール炉に挿入する。挿入された複数の基板に対して、過渡増速拡散の発生する温度に加熱し、複数の基板に形成された全ての拡散層の過渡増速拡散が終了するまでの充分に長い時間でアニール処理を行うと、チャネリング分布に影響されることなく、全ての拡散層において同じ拡散分布を得ることができる。すなわち、過渡増速拡散における拡散深さは、一定時間アニール処理すると飽和し、それ以上長くアニール処理してもさらに深くなることはない。したがって、充分に長い時間アニール処理すれば、複数の基板に形成されている複数の拡散層の深さを一定にすることができる。過渡増速拡散に適用される充分に長い時間とは、30分以上の時間である。従来のアニール処理として、例えば1000°C、10秒の条件を用いる場合、炉体に複数の基板をセットしてアニール処理するバッチ処理装置では、複数の基板全てが同じ温度で安定するまでに数十分要するため、10秒のような短時間処理には対応できない。そのため、基板を1枚ずつ処理する枚葉処理の瞬間アニールRTA:Rapidthermalannealing装置が用いられる。RTAではランプを熱源として用いているので急峻な熱履歴を有する熱処理が可能となっている。しかし、本発明に用いる過渡増速拡散に必要なアニール処理は30分以上の長い時間であり、枚葉処理装置では膨大な時間が必要となって生産性が悪くなり、RTA装置での対応は困難である。したがって、本発明の実施には炉体を用いたアニール処理が必要である。例えば、100枚の基板を処理できる縦型炉体方式のアニール装置では、所定の温度に維持されている炉体に、100枚の基板をセットしたボートが上昇して炉体に挿入される。100枚の基板がセットされたボートの熱容量は極めて大きいために、炉体の温度がボート挿入中に変動する。この変動を抑制するため挿入時間に例えば40分を要する。したがって、ボートの最下部に位置する基板が所定の温度になる時点では、ボートの最上部に位置する基板は少なくとも40分以上のアニール処理を既に受けていることとなる。また、挿入完了時点においても、下部に位置する基板は所定の温度で安定していないため、さらに温度安定時間が20分必要である。過渡増速拡散が終了する時間が、例えば30分である場合、ボート挿入完了から30分のアニール処理をするとボートの上部に位置する基板では過渡増速拡散が終了しているが、下部に位置する基板では過渡増速拡散が終了していない場合が生じる。したがって、ボートの下部に位置する基板に形成された拡散層の過渡増速拡散が終了するまで、少なくとも100分の充分長い時間のアニール処理を行なう。この場合、ボートの上部に位置する基板ではさらに長時間のアニール処理を受けることとなるが、前述のように、過渡増速拡散が終了してしまうと、それ以上アニール処理が続いても拡散しなくなるので複数の拡散層に対して自己整合的に拡散層深さを一定にすることができる。図15は従来のアニール処理と本発明の過渡増速拡散法を用いたアニール処理の場合の不純物濃度分布の違いを示している。Pイオン注入後アニール処理前のPの濃度分布A:asimplaと、従来のアニール処理条件1000°C、10秒間でアニール処理した後のPの濃度分布Bと、本発明のアニール条件700°C、180分でアニール処理した後のPの濃度分布Cを示す。アニール処理条件700°C、180分でアニール処理を行った場合、過渡増速拡散により、Pが深い位置まで拡散している。それに対して、1000度10秒でアニールした従来のPの濃度分布はほとんどイオン注入後の濃度分布と同じである。例えば、3E17atoms/cm3のP濃度の位置で比較すると、従来技術では130nmの深さしか形成されていないのに対し、本発明のアニール処理では200nmの深さまで形成されている。ここで、アニール処理前とアニール処理後のPの濃度分布の差分が過渡増速拡散量となる。また、図15に示すように、過渡増速拡散量は格子損傷量に比例することがわかっている。したがって、Pのイオンドーズ量を増やして、イオン注入による格子損傷量が増えると、過渡増速拡散量が増えて、より深い拡散層を形成できる。図16は、ドーズ量を変えてPをイオン注入し、過渡増速拡散の起きる温度と時間でアニール処理した場合のSi基板内のPの濃度分布を示している。注入条件はドーズ量がそれぞれ、1E14、2E14、5E14である。ドーズ量1E14とドーズ量2E14のPの濃度分布を比較すると、注入量2E14の方がよりSi表面から深く拡散していることがわかる。これは注入量が多くなるにつれてイオン注入による格子損傷が多くなるので、過渡増速拡散量が大きくなるためである。また、注入量2E14と注入量5E14の濃度分布を比較すると、深さ方向の分布はほぼ一致している。これは、図16に示すように、ドーズ量が5E14の場合はドーズ量が多いのでSi表面において結晶性を維持することが困難となり非晶質化するために、ドーズ量が多くなっても欠陥領域内の格子損傷量は同じになる。格子損傷量が同じであると、増速拡散量が同じになり、ドーズ量2E14と5E14の深さ方向のPの濃度分布はほぼ一致する。これに対して、図16に示すように、ドーズ量が2E14以下では非晶質領域が発生せず、欠陥領域のみ発生する。その結果、欠陥領域に含有される格子損傷と注入したPが結合して過渡増速拡散が起きている。図16に格子損傷量とイオン注入量の関係のグラフを示す。これらの結果から、Pのイオン注入量が大きいほど効率よくPと格子損傷がペアを作り、効果的に増速拡散するため、過渡増速拡散量が大きくなり、より深い拡散層を形成することができる。しかし、ドーズ量を2E14より多く注入しても、それ以上拡散層は深くならない。上記イオン注入による格子損傷以外にも、注入の前工程のエッチングなどによってSi基板表面が損傷していることが考えられるが、その損傷量はイオン注入による格子損傷よりも小さいので、本発明の過渡増速拡散法を用いて拡散層の深さを深く形成する方法には影響していない。また、図17に本発明で用いるアニール温度と時間の領域Aを示す。本発明では過渡増速拡散により深い拡散層を形成するために、700°C以上800°C以下の温度範囲内であることが必要である。700°Cより温度が低い場合、十分な過渡増速拡散が生じないため深い拡散層を形成できない。800°Cを超えると注入層に含有される欠陥が消滅するため過渡増速拡散が生じなくなり深い拡散層を形成できない。さらに、800°Cを超える温度での長時間熱処理は、金属からなる埋め込みゲート電極に隣接して位置するゲート絶縁膜の絶縁性を劣化させることや、トランジスタの閾値が大きくシフトするため好ましくない。また。従来技術として用いられる900°C以上で1050°C以下の範囲Bで10秒程度行なアニール処理では過渡増速拡散は発生しないため深い拡散層を形成することはできない。上記の温度範囲内において、過渡増速拡散が終了する時間は、温度によって一定ではないので700°Cでは少なくとも60分アニール処理すれば過渡増速拡散を終了することができる。また、800°Cでは、少なくとも30分アニール処理すれば過渡増速拡散を終了させることができる。800°Cでは30分より短いと、過渡増速拡散が完結せず、複数の拡散層において深さのばらつきが生じるので好ましくない。また、過渡増速拡散の実施には、前述のように炉体を用いたアニール処理が必要で、複数基板を同時にアニール処理する際の温度の安定化にばらつきが存在することから30分より長い時間で処理することが好ましい。前述のように、同じ温度で30分より長い時間で処理しても過渡増速拡散で律則される拡散深さは変化しないので、複数の基板全体に渡って拡散深さを一定にすることができる。しかし、長い時間として180分を越えると、基板中に既に形成されているpウェルの濃度分布が変化するため、Trの閾値が基板面内、基板間でばらつき特性変動をもたらすので好ましくない。また、180分を超えるということは、1ロット処理するのに少なくとも180分アニール装置を占有するため、1日に大量のロットを処理することはできない。そのため、量産を考えると、180分以上のアニール条件を使用することはできない。従って、アニール処理時間は30~180分の範囲内であることが好ましい。過渡増速拡散における拡散速度は、温度が高いほど速くなるので、高温でアニール処理するほど拡散深さを深くすることができる。よって、設計事項であるゲートトレンチの深さに応じてアニール処理温度を700~800°Cの範囲内で適宜選択することが可能である。このように、過渡増速拡散法により形成する拡散層の深さは、アニール処理温度と、前述のイオン注入時のイオンドーズ量で制御することができる。以上、説明したように、本実施の形態によれば、素子分離領域220で囲まれた活性領域200を形成する工程と、各々の活性領域200に対して2本のゲートトレンチが交差するように複数のゲートトレンチ410dを形成する工程と、複数のゲートトレンチ410dの内部に埋め込みゲート電極410を形成する工程と、埋め込みゲート電極410の上面を覆うキャップ絶縁膜240aを形成する工程と、一つの活性領域に形成された2本のゲートトレンチの間に位置する半導体基板表面に高濃度の不純物をイオン注入し注入不純物と結晶欠陥が共存する注入層を形成する工程と、結晶欠陥を介在する過渡増速拡散法により注入不純物をゲートトレンチの底部の深さまで熱拡散させて拡散層320を形成する工程とを有する半導体装置の製造方法が提供される。上記半導体装置の製造方法によれば、過渡増速拡散法によりゲートトレンチの底部の深さまで不純物を熱拡散させてトランジスタのドレインとなる拡散層領域を形成しているので、図1Bに示した関連技術従来技術で、第1のトランジスタTr1のゲート電極410aの電圧が変化したときに拡散層320の下に形成された空乏層領域を通じて第2のトランジスタTr2の電気特性に大きな影響を与える問題を回避できる効果がある。また、上記本発明の本実施の形態に係る半導体装置の製造方法によれば、過渡増速拡散法によりゲートトレンチの底部の深さまで不純物を熱拡散させてトランジスタのドレインとなる高濃度の拡散層を形成しているので、チャネル長を短くすると共にチャネルの寄生抵抗を低減してトランジスタのオン電流を増大して特性を向上できる効果がある。さらに、従来、イオン注入法で深い拡散層領域を形成するために、イオン注入のエネルギーを高くすると、浅い拡散層を形成したい隣接する拡散層領域310aと拡散層領域310bにも散乱注入されてしまい、閾値電圧が低下したり、接合電界が大きくなり拡散層リークが増大する問題があった。しかし、上記本発明の本実施の形態に係る半導体装置の製造方法によれば、過渡増速拡散法によりゲートトレンチの底部の深さまで不純物を熱拡散させてトランジスタのドレインとなる高濃度の拡散層を形成している、すなわちイオン注入を用いることなく深い拡散層を形成できるので、上記の問題を回避できる効果がある。本実施の形態では、散乱注入が生じない深さ、すなわち基板表面近傍の浅い領域に高濃度の不純物イオン注入を行い、その後、過渡増速拡散の発生する温度でアニール処理を行なうことにより注入不純物を熱拡散させ、ビット線コンタクトプラグ下の基板領域のみに深い拡散層を形成する。これにより、隣接するトランジスタ間において各々のゲート電極の電圧変化の影響が相互に及ばない半導体装置及びその製造方法が提供される。また、トランジスタのパフォーマンスが改善された半導体装置及びその製造方法が提供される。第2の実施の形態次に、本発明の第2の実施の形態に係る半導体装置の構成及び製造方法について説明する。第2の実施の形態のDRAMのメモリセル部の上面図を図12Aに示す。また、図12Bに図12AのAA’断面図を示し、図12Cに図12BのBB’断面における不純物の濃度分布を示す。第2の実施の形態は、第1の実施の形態と同様の構造であるが、図12Bに示すように、拡散層領域320の形状が異なる。具体的には拡散層領域320の下の端がゲートトレンチ410d埋め込みゲート電極410a、410bの下を覆うように形成する。拡散層領域320の不純物濃度分布を図12Cに示す。図12Cに示すように、リンの濃度分布は過渡増速拡散により、図6Cのリンの濃度分布に比べて深くなる。つまり、基板表面からの深さが100nmで5E18、200nmで1E18になる。Bで形成されたpウェルのピーク濃度が3E17であるとすると、図12Cの250nmでpウェルのB濃度とN型拡散層のPの濃度が交差しており、その深さがp-n接合境界であるので、図12Bの拡散層領域320の深さとなる。本発明の第2の実施の形態に係る半導体装置の製造方法は、第1の実施の形態に係る半導体装置の製造方法よりも高濃度の2E14のP注入を行った後に、700度180分のアニールを行うことにより、第1の実施の形態より深い拡散層領域320を形成する。この場合、拡散層領域320がゲート電極410の下を覆うように深くなったことにより、Tr1とTr2のチャネル長が第1の実施の形態より短くなり、かつ、深い拡散層領域320の不純物濃度が高濃度であるため寄生抵抗がより低くなってオン電流が向上する。また、拡散層領域320は1E18以上の高濃度のn型不純物領域であるため、Tr1の埋め込みゲート電極410aの電圧が変化しても、Tr2側の埋め込みゲート電極410bの側方だけでなく、下方の拡散層領域320のポテンシャル分布も変わらないため、Tr2の電気特性への影響を回避できる。従って、例えば、Tr1のゲート電圧が1.5V程度で大きく変化しても、Tr2がオフ状態のときに、オフリーク電流が増大することはない。第2の実施の形態に係る半導体装置の製造方法は、第1の実施の形態と同様に図4まで作成した後に、図13に示すように、拡散層領域320を作成する部分のみ開口したレジストパターンを作成して、低エネルギーで第1の実施の形態より高濃度2E14のP注入を行う。次に、図13に示すように過渡増速拡散の発生する温度700°Cで180分のアニール処理を行い深い拡散層領域320を形成する。次に、図13に示すように、拡散層領域310を形成するためにP注入を行う。次に、図14に示すように、アニールをして、セルコンタクト710とビットコンタクト720を形成する。次に、図14に示すように、ビット線コンタクトプラグ720に接続するビット線1010を形成する。ビット線1010はTiNとWの積層膜などで構成することができる。その後、リソグラフィとドライエッチング法により、底面に容量コンタクトプラグ710aおよび容量コンタクトプラグ710bの上面が露出するシリンダホールを形成する。さらに、シリンダホールの内面にTiNからなる下部電極810a、810bを形成する。下部電極810a、810bは容量コンタクトプラグ710aおよび容量コンタクトプラグ710bに接続される。次いで、下部電極810a、810bを覆うように全面に容量絶縁膜910を形成し、容量絶縁膜910の上に容量プレート820をTiNやWなどで形成する。上述のように、本発明の実施の形態では、浅く高濃度のイオン注入を行い、その後、過渡増速拡散の発生する温度で、少なくとも過渡増速拡散が終了する時間のアニール処理を行なうことにより、深い拡散層領域をビット線コンタクトプラグ下の基板領域のみに形成する。これにより、一つの活性領域内で隣接するTr間において、埋め込みゲート電極の電圧変化の影響が相互に及ばない。また、Trのパフォーマンスが改善された半導体装置及びその製造方法を提供する。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。