複数のワード線ドライバ;複数のデコーダであり、各デコーダが複数のワード線ドライバグループから1つのワード線ドライバグループを選択し、第1のデコーダがメモリアドレスの第1及び第2の範囲内の復号アドレス信号を受信して第1及び第2の選択信号を提供する、複数のデコーダ;及びメモリアドレスの、異なる第3の範囲内の復号アドレス信号、を受信する複数の第1の選択回路であり、各選択回路が、前記ワード線ドライバグループの複数のワード線ドライバに結合される複数の第3及び第4の選択信号を提供し、それにより、アドレスの前記第1、第2及び第3の範囲内の各異なる復号アドレスに対して単一のワード線ドライバが選択される、複数の第1の選択回路;を有するDRAM。前記デコーダはNORロジックを使用し、前記第1及び第2の選択信号は、ワード線ドライバグループが選択されるときlow状態にある、請求項1に記載のDRAM。前記第3及び第4の選択信号は、low状態にあることで前記単一のワード線ドライバを選択する、請求項1に記載のDRAM。前記ワード線ドライバは、前記単一のワード線ドライバの選択のためにNORロジックを使用する、請求項1に記載のDRAM。前記第1及び第2の範囲内の復号アドレス信号は相補信号である、請求項1に記載のDRAM。当該DRAMはグランドVssに対してVccの単一の正電源により動作し、選択されていないワード線ドライバはVssに対して負の出力信号を提供する、請求項1に記載のDRAM。選択されたワード線ドライバは、Vccよりも正側の出力信号を提供する、請求項6に記載のDRAM。前記複数のデコーダ、前記複数のワード線ドライバ、及び前記複数の第1の選択回路は、メモリ内の1つのセクタを形成し、当該DRAMは、前記第1の選択回路にセクタ選択信号を提供する第2の選択回路を含む、請求項7に記載のDRAM。前記セクタ選択信号は前記複数のデコーダにも結合される、請求項8に記載のDRAM。前記セクタ選択信号はアクティブのときVccよりも正側である、請求項9に記載のDRAM。前記第1の選択回路は、アドレス信号の前記第3の範囲内の復号アドレス信号の各々に対して第5の選択信号を提供し、該第5の選択信号はVccよりも正側にあり、該第5の選択信号は、前記単一のワード線ドライバを含む複数のワード線ドライバに提供される、請求項10に記載のDRAM。前記第1の選択回路は、Vccよりも正側の電位にさらされないように第2のトランジスタを保護する第1のトランジスタを含んでいる、請求項7に記載のDRAM。前記ワード線ドライバは、Vccよりも正側の電位にさらされないように第2のトランジスタを保護する第1のトランジスタを含んでいる、請求項7に記載のDRAM。複数のワード線ドライバ;及び複数のデコーダであり、各デコーダが、NORロジックデバイスを使用して、1つのワード線ドライバグループを選択する第1及び第2の選択信号を提供し、各NORロジックデバイスは、メモリアドレスの第1の範囲から得られる第1の復号アドレス信号の補数と、前記第1の範囲とは異なるメモリアドレスの第2の範囲から得られる第2の復号アドレス信号の補数とを受信する、複数のデコーダ;を有し、前記ワード線ドライバの各々は、単一のワード線ドライバのみが選択されるようにNORロジックを使用し、各ドライバは、前記デコーダからの前記第1及び第2の選択信号のうちの1つを受信し、各ドライバは、前記第1及び第2の範囲とは異なるメモリアドレスの第3の範囲内の復号アドレス信号から得られる第3及び第4の選択信号を受信する、DRAM。当該DRAMはグランドVssに対してVccの単一の正電位により動作し、選択されたワード線ドライバは、Vccよりも正側の出力信号を提供する、請求項14に記載のDRAM。選択されていないワード線ドライバはVssに対して負の信号を提供する、請求項15に記載のDRAM。前記第1の選択信号はその非選択状態においてVccよりも正側であり、前記第2の選択信号はその選択状態において負である、請求項16に記載のDRAM。前記第3の選択信号はその選択状態において負である、請求項17に記載のDRAM。グランドVssに対して正の電位Vccの印加によりDRAMを動作させる方法であって:復号された上位及び中位のアドレス信号の補数を論理的に組み合わせて第1及び第2の選択信号を提供するステップであり、該第1の選択信号はその選択状態において負電位であり、該第2の選択信号はその非選択状態においてVccよりも正側である、ステップ;前記第1及び第2の選択信号を用いてワード線ドライバの1つのグループを選択するステップ;下位のアドレス信号に基づいて第3及び第4の選択信号を生成するステップであり、該第3の選択信号はその選択状態において負電位である、ステップ;及び前記第3及び第4の選択信号を用いて前記ワード線ドライバのグループから1つのワード線ドライバを選択するステップ;を有する方法。前記論理的に組み合わせるステップはNORロジックを使用する、請求項19に記載の方法。前記1つのワード線ドライバの選択はNORロジックを使用する、請求項20に記載の方法。DRAM内でワード線ドライバを選択するためのアーキテクチャが開示される。一態様において、DRAMは、複数のワード線ドライバと、複数のデコーダであり、各デコーダが複数のワード線ドライバグループから1つのワード線ドライバグループを選択し、第1のデコーダがメモリアドレスの第1及び第2の範囲内の復号アドレス信号を受信して第1及び第2の選択信号を提供する、複数のデコーダと、メモリアドレスの、異なる第3の範囲内の復号アドレス信号、を受信する複数の第1の選択回路であり、各選択回路が、前記ワード線ドライバグループの複数のワード線ドライバに結合される複数の第3及び第4の選択信号を提供し、それにより、アドレスの前記第1、第2及び第3の範囲内の各異なる復号アドレスに対して単一のワード線ドライバが選択される、複数の第1の選択回路と、を含む。ダイナミックランダムアクセスメモリDRAM用のワード線ワードライン;WLドライバ及びWL選択回路を開示する。以下の説明においては、本発明の完全なる理解を提供するために、例えばワード線及びワード線ドライバの具体的な個数などの数多くの具体的詳細事項を説明する。当業者に明らかなように、本発明は、それらの具体的詳細事項を用いずにも実施され得るものである。また、本発明をいたずらに不明瞭にしないよう、周知の回路については詳述しないこととする。以下に記載されるDRAMは、相補型金属酸化膜半導体CMOS技術を用いて、知られた処理技術を用いて、単一の集積回路として製造される。ワード線ドライバ信号ここに記載される一実施形態におけるDRAMは、グランドVssを基準にした単一の電位Vcc例えば、1Vから動作する。理解されることになるように、WL上の駆動信号は、Vccより高い正電位例えば、1.5Vから、Vssに対して負の電位例えば、0.25Vまでの範囲をとる。これら、より高い正電位と、より低い負電位との双方の生成のために、オンチップの電荷ポンプチャージポンプ回路が使用される。故に、単一の電位のみがメモリに印加され、上に回路が製造された基板はVssのままである。図1Aを参照するに、キャパシタ14を有する1つのDRAMセルが示されている。キャパシタ14は、その端子のうち一方がグランドに結合され、他方がnチャネルトランジスタ10に結合されている。トランジスタ10は、キャパシタ14をビット線BL12に選択的に結合させる。WL信号の波形を図1Bに示す。その波形は、Vssに対して負の電位VssWLからVccより高い正電位VccWLまでの範囲をとる。VssWLは、トランジスタ10中のリークを低減させ、その結果、キャパシタ14上の電荷の保持時間を長期化する。より正側のVccWL電位は、トランジスタ10での閾値降下がないことで書き込み中にキャパシタ14が完全なるVcc電位まで充電され得ることを確かにする。保護回路がなしで、CMOS回路で使用される通常のトランジスタでこのような高められた正電位のスイッチング及び転送を行うと、リーク及び欠陥率が上昇する。理解されることになるように、以下に記載される回路には、より高電圧の保護が含められる。図2のアーキテクチャ記載の実施形態においては、図2に示されるように、4つのドライバごとにグループ編成された128個のWL及びWLドライバが存在している。例えば、グループ20はWL124-127にドライバ信号を供給する。各ドライバの出力が、図1Bに示した波形を供給する。図2のアーキテクチャにおいて、WLは、メモリに与えられるアドレスビットのうちの7ビットによって選択される。これら7個のアドレスビットは、2つの上位ハイヤーレンジアドレスビット、3つの中位ミッドレンジアドレスビットと、2つの下位ローワーレンジアドレスビットとに分離される。これら未復号アドレスビットは、図2において、3つのデコーダ15に結合されて示されている。2つの上位アドレスビットの補数が、復号後に、ブロック22内にaddrhb<3:0>として示される4つの復号アドレスビットを生じさせ、復号後の中位アドレスビットの補数がブロック22内にaddrmb<7:0>として示され、そして最後に、復号された下位アドレスビットがブロック22内にpredeclo<3:0>として示されている。まとめるに、4ビットの復号上位アドレス信号と、8ビットの中位復号アドレス信号と、4ビットの下位復号アドレス信号とが存在する。これらの信号は、128本のWL4×8×4=128のうちの1つを選択することを可能にする。図2は、メモリのサブアレイ部分アレイ内のWLを例示している。DRAM全体では、バンクを形成する複数のサブアレイ、及び複数のバンクを有する。図2のアーキテクチャで第1レベルの選択が行われ、回路24図3Aに詳細に示すが4つの選択回路29図3Bに詳細に示すをアクティブにする起こす。さらに、回路24の出力は、プリデコーダ26及び28などのプリデコーダとWLドライバとを部分的に起こす。一回につきメモリの一部のみがアクティブにされるので、回路24は、正電荷ポンプ上の負荷を低減させる。具体的には、回路24は、回路24へのサブアレイ信号に関係するプリデコーダ、選択回路及びWLドライバをアクティブにする。図3Aを説明するときに理解されるように、回路24は、サブアレイ選択信号と、WLイネーブル信号と、Vccより正側の電位VccWLとを受ける。例えばプリデコーダ26及び28などの複数のプリデコーダの各々は、上位及び中位のアドレスからの復号アドレスビットの補数のうちの1つを受信する。図示した実施形態の場合、これら復号アドレスビットの32通りの組合せが存在し、故に、各々が4個のドライバのグループを選択する32個のプリデコーダが存在する。例えば、プリデコーダ26はWL0-3用のWLドライバを選択し、プリデコーダ28はWL4-7用のWLドライバを選択する。プリデコーダ26は復号アドレス信号addrhb<0>及びaddrmb<0>を受信し、プリデコーダ28は復号アドレス信号addrhb<0>及びaddrmb<1>を受信する。これら複数のプリデコーダのうちの1つによって選択されるグループからの単一のWLドライバの選択は、ライン30上の信号によって行われる。回路29の各々が、WLドライバの各々に結合される3つの選択信号を提供する。図3Bに関連して更に詳細に示されるように、これらの信号のうちの2つは、復号された下位アドレスビットに基づいており、これら2つにより、複数のプリデコーダのうちの1つによって選択されるWLドライバグループのWLドライバのうちの単一の1つが選択される。回路29からのもう1つの信号vccwlgrpは32個のWLドライバをアクティブにし、すなわち起こし、それらのうちの1つがWL駆動信号を提供する。図3Aの選択回路図3Aの回路は、ライン32上でVccWL電位を受信し、この信号をライン50上のその出力secvccwlとして選択的に提供する。WLイネーブル信号及びサブアレイ選択信号の双方がhighハイであるとき、NANDゲート47の出力はlowローである。ノード48がトランジスタ46を介してNANDゲート47の出力に結合されている。トランジスタ46は、そのゲートがVccに結合されているので、常にオン導通である。pチャネルトランジスタ34及び36のゲートがノード48に結合されており、故に、これらのトランジスタは何れも、NANDゲート47の出力がlowであるときにオンになる。また、ノード48がlowのとき、pチャネルトランジスタ38が導通する。このトランジスタのドレインはpチャネルトランジスタ44のゲートに接続されており、故に、NANDゲート47の出力がlowのとき、トランジスタ44は導通しない。このとき、nチャネルトランジスタ42は導通していない。なお、secvccwl信号は、図3Aの回路が選択されるときにVccWLに引き込まれる。また、理解されることになるように、ライン50上の電位はプリデコーダ及び選択回路29によって使用される。このサブアレイが選択されないとき、あるいはwelが選択されないとき、NANDゲート47の出力はhighであり、ノード48もhighになる。これが起こるとき、トランジスタ34及び36はオフ非導通であり、トランジスタ38もオフである。この場合、トランジスタ42は導通し、トランジスタ40は常にオンであるので、トランジスタ44のゲートはグランドまで降下する。トランジスタ44及び46を通る経路がライン50上の電位をVccWL未満に低下させる。ここで、トランジスタ44はトランジスタ34のドレインとゲートとを共に接続しており、これが実効的に、secvccwl信号を低下させるダイオードを提供する。トランジスタ40及び46は、それぞれ、トランジスタ42及びゲート47の、より高い電圧VccWLからの保護を提供する。図3Aの回路が選択されるとき、トランジスタ42はオフであり、仮にトランジスタ40がなかったら、より高い電位VccWLが該トランジスタのドレイン上にあることになる。このとき、トランジスタ40はそのゲートがVccに結合されているので常にオンである。トランジスタ40が閾値電圧降下を提供するので、トランジスタ42はVccWL電位にさらされない。同様に、図3Aの回路が選択解除されるとき、仮にトランジスタ46がなかったら、ゲート47の出力は高電位VccWLに晒されることになる。トランジスタ46での閾値電圧降下が結果としてゲート47上のストレスを低減する。図3Bの選択回路図2のアーキテクチャでは、例えば図3Bに示すもののような4つの回路が使用される。各回路は、復号された下位アドレスビットのうちの1つを受信し、3つの出力をライン70、72及び75上で提供する。ライン75上の出力は、この回路が選択されるとき、高電位VccWLである。具体的には、ライン50からのsecvccwlが、この回路が選択されるときに、pチャネルトランジスタ52を介して出力ライン75に結合される。この回路が選択解除されるとき、pチャネルトランジスタ53が導通してライン75をVccにクランプする。ラッチ状の構成をなすトランジスタ52、57及び61が、トランジスタ52及び57が導通するときにトランジスタ61がオフであること、及び同様に、トランジスタ52及び57がオフであるときにトランジスタ61が導通すること、を実現する。トランジスタ61の導通は、トランジスタ52のゲートとソースとを短絡させ、故に、トランジスタ52はオフになる。nチャネルトランジスタ55及び58は、それらのゲートをVccに結合させており、図3Aに関して説明したのと同様にして、それぞれ、トランジスタ56及びNANDゲート62の保護を提供する。この場合も、上述のように、仮にトランジスタ55及び58が存在しないと、トランジスタ56及びNANDゲート62は高電位にさらされることになる。図3Bの回路は、NANDゲート62及び63に共に結合されるWLイネーブル信号及びサブアレイ選択信号によって選択される。図2のアーキテクチャでは図3Bの回路が4つ存在し、各々が4つの復号下位アドレス信号のうちの1つを受信する。ゲート62の条件が満たされるとき、その出力はlowであり、ノード60がlowになる。これは、トランジスタ52及び57が導通してライン75上に高い出力信号を提供するときである。このとき、ノード54はlowであり、結果として、トランジスタ61はオフである。ここで、トランジスタ53は、そのドレイン及びゲートがVccより高い電位にあり且つそのソースがVccにあるので、オフである。図3Bの回路が選択解除されるとき、ゲート62の条件は満たされず、このゲートの出力はhighとなり、従って、トランジスタ56が導通し、トランジスタ57がオフとなる。これは、トランジスタ53がライン75上にVccを維持することを可能にする。ノード54がトランジスタ55及び56を介してグランドに引かれ、トランジスタ61が導通する。ノード60がhighとなり、トランジスタ52をターンオフさせる。図3Bの回路の下部は、論理的には同じである2つの信号を提供する。選択時、これらの信号の双方がVccに結合される。選択解除時、ライン70はVssに結合されるが、レベルシフタ66により、ライン72はVssWLライン34に結合される。ゲート63を満足するのに必要な条件は、ゲート62の条件と同じである。ゲート63の出力は、先ずインバータ64を介し、そしてインバータ65及び66の入力に結合される。ライン70の出力は単にインバータ65によって反転されるだけであるが、ライン72上の信号は図3Cのレベルシフタでシフトされる。ライン70及び72上の信号は、図2のライン30を介して例えば図3BのWLドライバなどのWLドライバに結合される。4つの図3Bの回路の各々のライン75上の信号は、32個のWLドライバに結合される図3Cのレベルシフタ図3Bの反転レベルシフタ66を図3Cに詳細に示す。ここにも、ライン70上の信号を提供するNANDゲート63並びにインバータ64及び65が示されている。インバータ64の出力がトランジスタ80及び82のゲートに結合される。これらのトランジスタ間に、トランジスタ81が結合されている。トランジスタ81は、そのゲートを、トランジスタ88を介してライン72に結合させている。トランジスタ88は、そのゲートをVccに結合させている。トランジスタ83及び86、トランジスタ85及び86を有する一対のインバータが、Vccと負電位VssWLとの間に結合されている。図3Cの回路が選択されるとき、ゲート63の条件は満足され、ライン72上の信号はlowになり、インバータ64の出力はhighであり、結果として、トランジスタ80がオフであり且つトランジスタ82が導通する。トランジスタ81は導通しているので、トランジスタ84及び85のゲートはlowに引かれて、ノード89の電位が上昇する。これは、トランジスタ83をターンオフさせるとともに、トランジスタ86に導通させる。ライン72はトランジスタ88及び86を介してVssWLに引かれる。なお、図3Cの回路は二段コネクタである。ライン72はトランジスタ81及び82によってグランド近くに引かれる。そして、ライン72はトランジスタ85及び86によって引き下げられる。これは、VssWL電荷ポンプ上の負荷を低減させる。図3Cの回路が選択解除されるとき、トランジスタ80及び82のゲートがlowになってトランジスタ80が導通することになり、出力ライン72をVccに引っ張る。トランジスタ85も導通するので、ノード89がlowになってトランジスタ86がオフとなり、出力ラインがlowに引かれることを防止する。図4Aのプリデコーダ図2のアーキテクチャでは、4つのWLごとに図4Aのプリデコーダが1つ存在する。各プリデコーダは、上位からの復号アドレスビットの補数addrhb及び中位からの復号信号の補数addrmbを受信する。NORゲート90の条件は、双方の入力がlowであるときに満たされ、そのとき、ノード98に正の信号が存在する。この条件の場合に、図4Aの回路は選択される。ゲート90へのそれ以外の入力の場合、ノード98はlowであり、この回路は選択解除される。図4Aには二段シフタが示されており、一方はライン91上にdecpb信号を提供し、他方はライン92上にdecnb信号を提供する。ライン91上の信号は、図4Aの回路が選択解除されるとき、secvccwlライン50まで上昇する。このとき、decnb信号はVccにある。この回路が選択されるとき、ライン91上の信号はVssにあり、それに対し、ライン92上の信号はVssWLにある。図4Aの回路が選択されるとき、ノード98がhighであるので、トランジスタ93及び95が導通をやめ、トランジスタ96が導通する。これがライン91をグランドに持ち込む。これらの条件下で、トランジスタ100が導通し、トランジスタ93のオフ状態を強固にする。下側のシフトレジスタにおいては、ライン98上のhigh信号は、トランジスタ106が導通せずにトランジスタ104が導通することをもたらし、ライン92をVssWLに引き込む。トランジスタ103も導通をやめ、トランジスタ104のオン状態を強固にする。ノード98がlowのときには、トランジスタ93及び95が導通する。これはライン91をライン50上の電位に持ち込む選択解除。トランジスタ96及び100は非導通である。下側のレベルシフタにおいては、回路が選択解除されるとき、ノード108はlowであり、故に、トランジスタ104はオフである。一方で、トランジスタ106は導通し、ライン92をVccに持ち上げる。ライン92上のこの電位は、トランジスタ103を導通させて、トランジスタ104のオフ状態を強固にする。上述の回路の場合もそうであったように、トランジスタ94はゲート90の保護を提供し、ゲート90が高い正電位にさらされることを防止する。トランジスタ102は負電位がノード98に到達することを防止する。これにより、トランジスタ94及びゲート90内のnチャネルトランジスタが保護される。同様に、トランジスタ101は、トランジスタ100のドレイン-ソース領域を負電位から保護する。図4Bのワード線ドライバワード線ドライバNORロジックデバイスは直列のpチャネルトランジスタ110及び112を含んでおり、これらのトランジスタは、導通するときにライン75とWLとの間の経路を提供し、それによりWLをVccWLに持ち込む。WLはトランジスタ115及び116の並列経路を介してVssWLに持ち込まれる。このWLが選択されるとき、decpbライン91、wlegrppbライン70、decnbライン92及びwlegrpnbライン72は、それらのlow状態Vss又はVssWLにある。これらの条件下で、WLはライン75からのVccWLに持ち込まれ、該WLに結合されたセルを選択する。このとき、トランジスタ115及び116は導通していない。一方、この回路が選択解除されるとき、トランジスタ110及び112は導通せず、トランジスタ115及び116が導通してWLをVssWLに持ち込む。WLの状態、並びにトランジスタ110、112、115及び116のソース、ドレイン及びゲートの状態を次の表にて説明する。トランジスタ112は、トランジスタ110がそのソースとドレインとの間にVccWLを有しないように、トランジスタ110を保護する。上述のように、トランジスタ113及び114は、それぞれ、トランジスタ115及び116の、それらのソース-ドレイン間に高電位が現れることからの保護を提供する。図5のタイミング図図5の最も上の波形はメモリクロックであり、該メモリクロックからその他全てのタイミング信号がトリガーされる。時点120にて、アドレスの上位、中位及び下位の3つの復号アドレス信号における遷移が、或るWLを選択するための図2のデコーダ15からのアドレスが存在することを指し示す。そのちょっと後、時点121にて、このセクタベースのwlen信号がアクティブになり、そして、矢印122で指し示されるように、secvccwlgrp信号がその非アクティブ状態VccWLより閾値電圧だけ低いからVccWLへと上昇する。このとき、矢印123で指し示されるように、vccwlgrp信号がアクティブになり、これが図3の回路29の出力となる。WLドライバが最終的な復号を実行し、矢印124で指し示されるように、それらのうちの1つがWL駆動信号を提供する。なお、この信号はVssWLからVccWLまで上昇する。読み出しサイクル又は書き込みサイクルの完了後、WLイネーブル信号が電位的に低下し、矢印125で指し示されるようにセクタグループ電位secvccwlgrpが低下し、矢印126で指し示されるようにvccwlgrp信号が低下する。最終的に、矢印127で指し示されるように、WL駆動信号がその非選択位置である負電位VssWLへと戻る。斯くして、ワード線選択アーキテクチャを説明したが、これは、NORロジックを使用するとともに、Vccより高い高電位とVssに対して負の低電位とを有するWL駆動信号を提供するものである。