"ゲートに高周波信号が入力する第1のトランジスタ、およびゲートにローカル信号が入力する、前記第1のトランジスタと同一導電型の第2のトランジスタを、前記第1のトランジスタのドレインと前記第2のトランジスタのソースが共通接続点となるように、電源間に2段縦積みして構成され、且つ前記共通接続点から混合信号が出力する周波数変換部と、入力する前記高周波信号のレベルを判定するレベル判定部と、該レベル判定部の判定結果に応じて前記周波数変換部に入力する前記ローカル信号の配分を切り替えるローカル分配部とを含む周波数変換回路であって、前記周波数変換部は、前記第1のトランジスタを、ゲートに前記高周波信号が共通に入力しソースが共通接続されたN個Nは正の整数の分割トランジスタで構成し、前記第2のトランジスタを、ドレインが共通接続されゲートが独立し又は2以上共通接続された合計でN個の分割トランジスタで構成し、前記ローカル分配部は、前記レベル判定部の判定結果に応じて前記ローカル信号を前記第2のトランジスタのN個の分割トランジスタのゲートの1つ以上に分配するよう構成されている、ことを特徴とする周波数変換回路。請求項1に記載の周波数変換回路において、前記ローカル分配部は、前記レベル判定部が前記高周波信号のレベルが高いと判定したときには、前記第2のトランジスタのN個の分割トランジスタの内の前記ローカル信号を分配する分割トランジスタの数を少なくし、上記レベル判定部が前記高周波信号のレベルが低いと判定したときには、前記第2のトランジスタのN個の分割トランジスタの内の前記ローカル信号を分配する分割トランジスタの数を多くすることを特徴とする周波数変換回路。本発明の目的は、低電源電圧下で動作可能であり、且つ大信号入力時であってもビットエラーの増大を防止可能とした周波数変換回路を提供することである。上記目的を達成するために、請求項1にかかる発明の周波数変換回路は、ゲートに高周波信号が入力する第1のトランジスタ、およびゲートにローカル信号が入力する、前記第1のトランジスタと同一導電型の第2のトランジスタを、前記第1のトランジスタのドレインと前記第2のトランジスタのソースが共通接続点となるように、電源間に2段縦積みして構成され、且つ前記共通接続点から混合信号が出力する周波数変換部と、入力する前記高周波信号のレベルを判定するレベル判定部と、該レベル判定部の判定結果に応じて前記周波数変換部に入力する前記ローカル信号の配分を切り替えるローカル分配部とを含む周波数変換回路であって、前記周波数変換部は、前記第1のトランジスタを、ゲートに前記高周波信号が共通に入力しソースが共通接続されたN個Nは正の整数の分割トランジスタで構成し、前記第2のトランジスタを、ドレインが共通接続されゲートが独立し又は2以上共通接続された合計でN個の分割トランジスタで構成し、前記ローカル分配部は、前記レベル判定部の判定結果に応じて前記ローカル信号を前記第2のトランジスタのN個の分割トランジスタのゲートの1つ以上に分配するよう構成されている、ことを特徴とする。請求項2にかかる発明は、請求項1に記載の周波数変換回路において、前記ローカル分配部は、前記レベル判定部が前記高周波信号のレベルが高いと判定したときには、前記第2のトランジスタのN個の分割トランジスタの内の前記ローカル信号を分配する分割トランジスタの数を少なくし、上記レベル判定部が前記高周波信号のレベルが低いと判定したときには、前記第2のトランジスタのN個の分割トランジスタの内の前記ローカル信号を分配する分割トランジスタの数を多くすることを特徴とする。本発明によれば、高周波信号が入力する第1のトランジスタとローカル信号が入力する第2のトランジスタとを縦積みして2段構成の周波数変換部としているので、低電源電圧動作可能となる。また、第1および第2のトランジスタは分割トランジスタの並列接続で構成し、第2のトランジスタの分割トランジスタの1つ以上のゲートにローカル信号を分配できるようにしているので、周波数変換部の利得調整が可能となり、大信号入力時のビットエラーの増大を回避することができる。図1に本発明の実施例の周波数変換回路を示す。10は入力する高周波信号RFの周波数変換を行う利得可変の周波数変換部、20は高周波信号RFのレベルを検出したレベル検出信号V1を出力するレベル検出回路、30はレベル検出部30から出力するレベル検出信号V1を入力してそのレベルを判別して4ビットで表されるレベル判定データC1~C4を出力するレベル判定部、40はレベル判定部3から出力するレベル判定データC1~C4を入力して周波数変換部10に入力するローカル信号LOLO11~LO14,LO21~LO24,LO31~LO34,LO41~LO44を制御するローカル分配部である。図2に周波数変換部10を示す。この周波数変換部10は、混合部11と出力部12とで構成されている。混合部11は、電源VDDVSS間において、ソース接地のNMOSトランジスタのドレインにNMOSトランジスタのソースを接続した縦積み2段構成のペアトランジスタを、VDD-VSSの間に4単位だけ並列接続して構成されている。そして、トランジスタM1,M3のゲートには高周波信号RFの正転信号RFが、トランジスタM5,M7のゲートには高周波信号RFの反転信号RF-が入力する。また、トランジスタM2,M8のゲートにはローカル信号LOの正転信号LOが、トランジスタM4,M6のゲートにはローカル信号LOの反転信号LO-が入力する。出力部12は、正転出力部と反転出力部とで構成されている。正転出力部は、トランジスタM1,M2の共通接続点がゲートに接続されるトランジスタM9のドレインと、トランジスタM5,M6の共通接続点がゲートに接続されるトランジスタM10のドレインとを負荷抵抗RL1に接続して構成されている。また、反転出力部は、トランジスタM3,M4の共通接続点がゲートに接続されるトランジスタM11のドレインと、トランジスタM7,M8の共通接続点がゲートに接続されるトランジスタM12のドレインとを負荷抵抗RL2に接続して構成されている。そして、混合部11のトランジスタM1,M2からなるペアトランジスタ111は、実質4分割構成となっている。すなわち、ゲートに共通に高周波信号RFが入力するソース接地の分割トランジスタM21、M23,M25,M27,M29,M31,M33,M35と、ゲートにローカル信号LOが入力する分割トランジスタM22、M24,M26,M28,M30,M32,M34,M36から構成されている。ただし、後者の分割トランジスタM22、M24,M26,M28,M30,M32,M34,M36については、分割トランジスタM22のゲートにローカル信号LO11が、分割トランジスタM24のゲートにローカル信号LO12が分割トランジスタM26,M28のゲートに共通のローカル信号LO13が、分割トランジスタM30~M36のゲートに共通のローカル信号LO14が入力している。なお、他のペアトランジスタM3とM4、M5とM6、M7とM8も、それぞれ同様な構成となっていて、ローカル信号LO21~LO24,LO31~LO34,LO41~LO44が入力する。ソース接地増幅回路の利得はトランジスタの面積により決まるので、トランジスタM1,M21からなるペアトランジスタ111では、ローカル信号LO11のみを有効にし、他のローカル信号LO12~LO14をVSSに落とせば、利得はA単位利得となる。また、ローカル信号LO11,LO12を有効にし、ローカル信号LO13,LO14をVSSに落とせば、利得は2Aとなる。また、ローカル信号LO11,LO13を有効にし、ローカル信号LO12,LO14をVSSに落とせば、利得は3Aとなる。また、ローカル信号LO14を有効にし、ローカル信号LO11~LO13をVSSに落とせば、利得は4Aとなる。また、ローカル信号LO11,LO14を有効にし、ローカル信号LO12,LO13をVSSに落とせば、利得は5Aとなる。また、ローカル信号LO13,LO14を有効にし、ローカル信号LO11,LO12をVSSに落とせば、利得は6Aとなる。また、ローカル信号LO11,LO13、LO14を有効にし、ローカル信号LO12をVSSに落とせば、利得は7Aとなる。また、ローカル信号LO11~LO14の全てを有効にすれば利得は8Aとなる。以上は、他のペアトランジスタM3とM4、M5とM6、M7とM8についても同様である。このようにして、4組のペアトランジスタM1とM2、M3とM4、M5とM6、M7とM8は、それぞれ8段階の利得調整が可能となっているが、制御は同じ利得となるように行われる。図3a,bにレベル検出部20の構成を示す。図3aに示すレベル検出部20は、正転高周波信号RFをゲートに入力するNMOSトランジスタM41と、反転高周波信号RF-をゲートに入力するNMOSトランジスタM42と、そのトランジスタM41,M42のドレインに共通接続した負荷抵抗RL3と、ローパスフィルタ21により構成され、高周波信号RFのレベル検出信号V1として、高周波信号RFを全波整流した信号の直流成分が得れる。また、図3bに示すレベル検出部20は、正転高周波信号RFをゲートに入力するPMOSトランジスタM51と、反転高周波信号RF-をゲートに入力するPMOSトランジスタM52と、そのトランジスタM51,M52のドレインに接続した電流源22と、ローパスフィルタ21により構成され、この場合も同様に、高周波信号RFのレベル検出信号V1として、ローカル信号を全波整流した信号の直流成分が得れる。図4にレベル判定部30の構成を示す。このレベル判定部30は、レベル検出部20から出力するレベル検出信号V1が例えば8レベル中のどのレベルにあるかを判定するものであり、基準電圧Vref1~Vref7を設定する抵抗ラダー回路31と、その抵抗ラダー回路31で設定された各基準電圧Vref1~Vref7とレベル検出信号V1ととを比較する7個の比較器からなる比較器群32と、比較器群32の各比較器の比較結果に基づきレベル判定信号C1~C4を出力するエンコーダ33とからなる。エンコーダ33のエンコード内容は下図に示した。図5にローカル分配部40の構成を示す。このローカル分配部40は、周波数変換部10にローカル信号LOを分配供給することで周波数変換部10において利得制御が行われるようにする部分である。前記したように周波数変換部10の利得は、ローカル信号を適宜切り替えることにより8段階に制御することができるので、ローカル分配部40では、4組ペアトランジスタについてローカル信号LO11~LO14,LO21~LO24,LO31~LO34,LO41~LO44を生成する回路を構成するが、図5では1組のペアトランジスタMN1,MN2用のローカル信号LO11~LO14を生成する部分を代表して示した。図5では、ローカル信号LO11~LO14を生成する制御回路41~44が構成されているが、ここでは制御回路41を代表して説明する。この制御回路41は、前記したレベル判定信号C1が入力するインバータ411とノア回路412、正転ローカル信号LOとインバータ4111の出力信号が入力するナンド回路413、ナンド回路413の出力がLのときオンするPMOSトランジスタM61、ノア回路412の出力がHのときオンするNMOSトランジスタM62、そのトランジスタM62に並列接続されレベル判定信号C1がHのときオンするNMOSトランジスタM63から構成されている。そして、ローカル信号LO11は、トランジスタM61~M63の共通ドレインから出力する。この制御回路41では、レベル判定信号C1がHのときはトランジスタM63がオンして、ローカル信号LO11はVSSに固定される。レベル判定信号C1がLのときは正転ローカル信号LOがローカル信号LO11として出力する。以上により、本実施例の周波数変換回路は、入力する高周波信号RFのレベルが8最大のときは、図4に示すように、レベル判定部30から出力するレベル判定信号C1がLで他のレベル判定信号C2~C4がHになるので、図5に示す制御回路41の出力信号LO11のみが正転ローカル信号LOとなる。図2に示すペアトランジスタM1とM2では、分割トランジスタM21,M22が正転ローカル信号LOと高周波信号RFの混合動作を行う。このときは、分割トランジスタM23~M35は混合動作を行わない。なお、他のペアトランジスタM3とM4、M5とM6、M7とM8についても、同様の動作が行われる。したがって、周波数変換部10は最低利得で動作することになる。また、入力する高周波信号RFの利得が4中間とのときは、図4に示すように、レベル判定部30から出力するレベル判定信号C1,C4がLになり、C2,C3がHとなるので、図5に示す制御回路41,44の出力信号LO11,LO14のみが正転ローカル信号LOとなる。図2に示すペアトランジスタM1とM2では、分割トランジスタM21とM22、M29~M35が正転ローカル信号LOと高周波信号RFの混合動作を行う。このときは、分割トランジスタM23~M27は混合動作を行わない。なお、他のペアトランジスタM3とM4、M5とM6、M7とM8についても、同様の動作が行われる。したがって、周波数変換部10は中間利得で動作することになる。さらに、入力する高周波信号RFの利得が1最小とのときは、図4に示すように、レベル判定部30から出力するレベル判定信号C1~C4の全てがLになるので、図5に示す制御回路41~44の出力信号LO11~LO14の全てが正転ローカル信号LOとなる。図2に示すペアトランジスタM1とM2では、分割トランジスタM21~M35が正転ローカル信号LOと高周波信号RFの混合動作を行う。なお、他のペアトランジスタM3とM4、M5とM6、M7とM8についても、同様の動作が行われる。したがって、周波数変換部10は最大利得で動作することになる。以上のように、本実施例によれば、ローカル信号が入力するトランジスタと高周波信号が入力するトランジスタを縦積みにして2段構成としているので、VDDVSS間の電圧を低下させても動作可能となる。また、混合動作を行う縦積み2段構成のペアトランジスタを、複数のペア分割トランジスタの並列接続で構成し、その並列接続数を切り替え可能としたので、利得調整が可能となり、大信号入力時のビットエラーの増大を回避できる。"