"複数のメモリセルが行および列に配置されるメモリセルアレイと、偶数の前記列に配置される複数の偶数ビット線と、前記偶数の前記列に隣接する奇数の前記列に配置される複数の奇数ビット線と、各々が前記奇数ビット線および偶数ビット線に選択的に接続される複数のセンスアンプとを具備し、前記センスアンプのそれぞれは、第1,第2ノードにデータを保持するようにラッチ接続される第1,第2インバータ回路と、ゲートに電流制御信号が与えられ、電流経路の一端が第1電源電圧に接続され、電流経路の他端が前記第1,第2インバータ回路の制御端子にそれぞれ接続される第1,第2トランジスタとを有するセンス部を備える半導体記憶装置。前記センスアンプは、前記センス部と電気的に接続され、前記第1,第2インバータ回路が保持するデータをラッチするキャッシュ部を更に備える請求項1に記載の半導体記憶装置。前記キャッシュ部は、第1,第2ノードにデータを保持するようにラッチ接続される第3,第4インバータ回路と、ゲートに電流制御信号が与えられ、電流経路の一端が第1電源電圧に接続され、電流経路の他端が前記第3,第4インバータ回路の制御端子にそれぞれ接続される第3,第4トランジスタとを有する請求項2に記載の半導体記憶装置。前記第1,第2ノードは、相補的な第1,第2データ線に電気的に接続され、前記センス部は、前記第2データ線と第2電源電圧との間に電流経路が直列接続される第5,第6トランジスタを更に有し、前記第5トランジスタのゲートは前記第1データ線に接続され、前記第6トランジスタのゲート信号を選択することにより、前記第5トランジスタの電流経路の一端に接続される端子によりベリファイ結果が検出される請求項1乃至3のいずれか1項に記載の半導体記憶装置。メモリセルアレイのデータ読み出し動作の際に、第1,第2トランジスタのゲートに与える電流制御信号を緩める電流制御を行う請求項1乃至4のいずれか1項に記載の半導体記憶装置。ピーク電流を低減可能な半導体記憶装置を提供する。実施形態によれば、一態様に係る半導体記憶装置は、複数のメモリセルが行および列に配置されるメモリセルアレイと、偶数の前記列に配置される複数の偶数ビット線と、前記偶数の前記列に隣接する奇数の前記列に配置される複数の奇数ビット線と、各々が前記奇数ビット線および偶数ビット線に選択的に接続される複数のセンスアンプとを具備し、前記センスアンプのそれぞれは、第1,第2ノードにデータを保持するようにラッチ接続される第1,第2インバータ回路と、ゲートに電流制御信号が与えられ、電流経路の一端が第1電源電圧に接続され、電流経路の他端が前記第1,第2インバータ回路の制御端子にそれぞれ接続される第1,第2トランジスタとを有するセンス部を備える。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1と同様の効果が得られる。さらに、第2の実施形態に係るセンスユニットSUは、上記センス部11Aに加え、PMOSトランジスタP21,P22がAND接続されるインバータ68-2,69-2を有するキャッシュ部11Bを更に備える。PMOSトランジスタP21のソースは内部電源電圧VDDに接続され、ドレインはインバータ68-2の制御端子インバータ68-2を構成するPMOSトランジスタのソースに接続され、ゲートにはカレント電位信号LAT2nが与えられる。PMOSトランジスタP22のソースは内部電源電圧VDDに接続され、ドレインはインバータ69-2の制御端子インバータ69-2を構成するPMOSトランジスタのソースに接続され、ゲートにはカレント電位信号SEN2nが与えられる。そのため、別個独立にカレント電位信号SEN2N,LAT2nを制御することで、SDCを構成するトランジスタPMOSのスイッチング電流iを制限して、SDCの充電を鈍らせることができる。より具体的には、図19、図20の上段示すように、例えば、データ読み出し動作において上記ステップS21-4の際などに、SDC中のカレント信号SEN2Nを制御して、SDC中の電流iPMOSを制御する。そのため、図19、図20の下段示すように、SDCを構成するトランジスタPMOSのスイッチング電流iPMOS:I2をより低減して制限I2<I1することにより、SDCの充電を鈍らせることができる。結果、よりピーク電流を低減でき、電源電圧ドロップを低減できる点で、有利である。このように、必要に応じて、本例を適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。11...センスアンプ、SU...センスユニット、6...MOSトランジスタ群、PDC,PDCn...プライマリデータキャッシュ、P11、P12...PMOSトランジスタ、DDC...ダイナミックデータキャッシュ、SDC...データキャッシュ。ここで、NAND型フラッシュメモリのセンスアンプにおいて、例えば、データ読み出し動作の際には、ビット線の電圧に応じてトランジスタ例えば、NMOSを強制的に導通させ、ラッチノードを放電させる強制反転場合がある。この場合、上記トランジスタNMOSがオンするためのオン電流iと、上記ラッチノードを構成するトランジスタPMOSのスイッチング電流iとを競合させる必要がある。そのため、上記電流i、iの値が大きくなる。同様に、ラッチノードを充電する電流値も大きくなる。その結果、ピーク電流が増大し、電源電圧降下が発生する。ピーク電流が増大を防止し、安定動作させるために、上記スイッチングトランジスタNMOSのゲート幅Wを大きくし、また上記ラッチノードを構成するトランジスタPMOSのゲート長Lを大きくすることが考えられる。しかしながら、上記構成では、回路面積が増大する可能性がある。そこで、以下、実施形態について図面を参照して説明する。以下の説明においては、半導体記憶装置として、NAND型フラッシュメモリを一例に挙げる。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1の実施形態]第1の実施形態に係る半導体記憶装置について説明する。<1.構成例>1-1.全体構成例についてまず、図1を用い、第1の実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、本実施形態に係る半導体記憶装置は、メモリセルアレイ1、ロウデコーダ2、ドライバ回路3、電圧発生回路4、nチャネル型MOSトランジスタ群6、データ入出力回路7、制御部8、ソース線SLドライバ9、及びセンスアンプ11を備える。メモリセルアレイ1は、メモリセルアレイ1は複数の不揮発性のメモリセルトランジスタMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルトランジスタMTが直列接続された複数のNANDストリング15を備えている。NANDストリング15の各々は、例えば64個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、2値以上のデータを保持可能とする。このメモリセルトランジスタMTの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有するMONOS構造である。なお、メモリセルトランジスタMTの構造は、FG型であってもよい。FG型とは、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。メモリセルトランジスタMTの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続される。またメモリセルトランジスタMTは、nチャネルMOSトランジスタである。なお、メモリセルトランジスタMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルトランジスタMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続される。同一行にあるメモリセルトランジスタMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルトランジスタMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続される。なお説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。以下、ビット線BL0~BLnについても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ又は読み出され、この単位をページと称する。更に、複数のメモリセルトランジスタMTはブロックBLK単位で一括してデータが消去される。ロウデコーダ2は、ブロックデコーダ20、及びnチャネル型MOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部8から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。すなわち、選択されたメモリセルトランジスタMTが含まれるブロックBLKに対応するMOSトランジスタ21乃至23が接続される制御線TGを選択して、該MOSトランジスタ21乃至23をオン状態とする。このとき、ブロックデコーダ20からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ2が複数あるメモリブロックBLK0乃至BLKsのうちいずれかを選択する信号である。またこれにより、ロウデコーダ2は、選択されたブロックBLKに対応するメモリセルアレイ1のロウ方向を選択する。つまり、ブロックデコーダ20から与えられる選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。ドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ブロックBLK0に対応したワード線ドライバ33、セレクトゲート線ドライバ31、32のみを図示する。しかし実際では、これらワード線ドライバ33、セレクトゲート線ドライバ31、及び32は、ブロックBLK0乃至ブロックBLKsに設けられた、例えば64本のワード線WL及びセレクトゲート線SGD1、SGS1に共通接続される。制御部8から与えられるページアドレスのデコード結果に応じて、ブロックBLKが選択される。ワード線ドライバ33は電圧発生回路から得られた所望の電圧を選択ブロックBLK内に設けられたメモリセルトランジスタMTの制御ゲートに転送する。またセレクトゲート線ドライバ31は、電圧発生回路から得られた所望の電圧を選択トランジスタST1のゲートに転送する。この時、セレクトゲート線ドライバ31は選択トランジスタST1のゲートに信号sgdを転送する。具体的には、セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号が‘L’レベルであった場合には接地電源電圧レベルVSS例えば、0V程度とされ、‘H’レベルであった場合には内部電源電圧レベルVDD例えば、1.8V程度する。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、データの書き込み時、読み出し時、データのベリファイ時に所望の電圧を選択トランジスタST2のゲートに転送する。この時、セレクトゲート線ドライバ32は選択トランジスタST2のゲートに信号sgsを転送する。信号sgsは、その信号が‘L’レベルであった場合0Vとされ、‘H’レベルであった場合電圧VDDとする。電圧発生回路4は、第1電圧発生回路41、第2電圧発生回路42、第3電圧発生回路43、及び第4電圧発生回路44、及び第5電圧発生回路45を備える。第1電圧発生回路41乃至第5電圧発生回路45については、後述する。データ入出力回路7は、図示せぬI/O端子を介してホストhostから供給されたアドレス及びコマンドを制御部8へ出力する。またデータ入出力回路7は、書き込みデータを、データ線Dlineを介してセンスアンプ11へと出力する。また、データをホストに出力する際、制御部8の制御に基づき、データ入出力回路7は、センスアンプ11から、データ線Dlineを介して受け取ったデータを、I/O端子を介してホストへ出力する。制御部8は、このNAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路7を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部8はアドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。制御部8は、前述したブロック選択信号をロウデコーダ3に出力する。また、制御部8はカラム選択信号をセンスアンプ11に出力する。カラム選択信号とは、センスアンプ11のカラム方向を選択する信号である。また、制御部8には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部8は供給された制御信号により、図示せぬI/O端子を介してホストhostからデータ入出力回路7へと供給された信号がアドレスであるのか、データであるのかを区別する。ソース線SLドライバ9は、MOSトランジスタ12、13を備える。MOSトランジスタ12の電流経路の一端はソース線SLに接続され、他端は接地され、ゲートには信号Clamp_S1が与えられる。またMOSトランジスタ13の電流経路の一端はMOSトランジスタ12の電流経路の一端に共通接続され、他端は電圧VDDが供給され、ゲートには信号Clamp_S2が与えられる。MOSトランジスタ12がオン状態とされると、ソース線SLの電位は0Vとされ、MOSトランジスタ13がオン状態とされると、ソース線SLの電位は電圧VDDとされる。なお、MOSトランジスタ12、13のゲートに与えられる信号Clamp_S1、S2は制御部8により制御される。なお、MOSトランジスタ13がオン状態とされるのは、消去ベリファイを行う場合である。つまり、消去ベリファイの際MOSトランジスタ13をオン状態とすることで、ソース線SL側からビット線BLへと電圧VDDが転送される。1-2.第1電圧発生回路41乃至第5電圧発生回路45について次に、図2を用い、第1電圧発生回路41乃至第5電圧発生回路45について説明する。図示するように、第1電圧発生回路41乃至第5電圧発生回路45は、リミッタ回路50及びチャージポンプ回路51を備える。チャージポンプ51は、制御部8により例えばデータの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生する。上記各々の電圧は、ノードN1から出力され、ドライバ回路3を介してNAND型フラッシュメモリ内の例えば、ロウデコーダ2に供給される。リミッタ回路50はノードN1の電位を監視しつつ、このノードN1の電位に応じてチャージポンプ回路51を制御する。すなわち、リミット回路50はノードN1の電位が所定の値よりも高ければ、チャージポンプ回路51のポンピングを停止し、該ノードN1の電位を降圧させる。一方、ノードN1の電位が所定の値よりも低ければ、チャージポンプ回路51にポンピングさせ、このノードN1の電位を昇圧させる。第1電圧発生回路41は、データの書き込み時に電圧VPGMを発生させ、選択ワード線WLに該電圧VPGMを転送する。電圧VPGMとは、メモリセルトランジスタMTの直下に形成されたチャネルの電荷が電荷蓄積層に注入され、このメモリセルトランジスタMTの閾値が別レベルに遷移する程度の大きさの電圧である。第2電圧発生回路42は、電圧VPASSを発生させ、非選択ワード線WLに該電圧VPASSを転送する。電圧VPASSとはメモリセルトランジスタMTがオン状態とされる電圧である。第3電圧発生回路43は、電圧VERAを発生させ、ウェルドライバ7に転送する。電圧VERAは、例えば20Vである。すなわち、データの消去時に、第3電圧発生回路43が発生した例えば20Vの電圧がメモリセルトランジスタMTが形成されるウェル領域に印加される。第4電圧発生回路44は、電圧VCGRを発生させ、選択ワード線WLにこの電圧VCGRを転送する。電圧VCGRは、メモリセルトランジスタMTから読み出しそうとするデータに応じた電圧である。第5電圧発生回路45は、電圧VREADを発生させ、データの読み出し時において非選択ワード線WLにこの電圧VREADを転送する。電圧VREADは、メモリセルトランジスタMTが保持するデータに依存せず、このメモリセルトランジスタMTをオン状態とする電圧である。1-3.センスアンプ11について次に、図3を用い、第1の実施形態に係るセンスアンプ11の構成例について説明する。図示するように、センスアンプ11は、例えばセンスブロックSB1~SB16を備える。これらセンスブロックSB1~SB16は、例えば2kbyte分のデータを保持可能とする。つまり、センスアンプ11はビット線BLを介して、1ページ当たり2kbyteのデータをメモリセルアレイ1とやり取り読み出し、書き込み可能とする。なお、センスブロックSB1~センスブロックSB16までを区別しない場合には、単にセンスブロックSBと呼ぶ。なお、センスアンプ11の分割数については16個に限られず、いくつでも良い。各々のセンスブロックSBはセンスユニットSU11~SU1M、SU21~SU2M、...、SU161~SU16Mを備える。これらセンスユニットSU11~SU1M、SU21~SU2M、...、SU161~SU16Mは、それぞれ対応するメモリセルトランジスタMTのデータを保持する。なお、センスユニットSU11~SU1M、SU21~SU2M、...、SU161~SU16Mを区別しない場合は、単にセンスユニットSUと呼ぶ。センスユニットSUは1ビットのデータを保持できる。また、1つのセンスユニットSUに対し、2本のビット線BLが接続される。つまり、データの読み出し及び書き込みは、隣接する2本のビット線BLのうちの1本ずつ行われる。この構成についてセンスブロックSBの拡大図を用いて説明する。図示するように、センスユニットSU1-1乃至SU8-1において、隣接する2本のビット線BLの組は、それぞれビット線BL0、BL1の組、ビット線BL2、ビット線BL3の組、ビット線BL4、ビット線BL5の組であり、以下同様である。すなわち、n本のビット線BLのうち、n/2本のビット線BLに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線BLの1組のうち、読み出しまたは書き込み対象となるビット線BLを選択ビット線BLと呼び、非対象となるビット線BLを非選択ビット線BLと呼ぶ。これらセンスユニットSUは、データの読み出し時にメモリセルトランジスタMTからビット線BLに読み出されたデータをセンスして増幅する。より具体的には、センスユニットSUは電圧VDDをビット線BLにプリチャージし、ビット線BLの電圧または電流をセンスする。また、センスユニットSU1-1乃至SU8-1は共通の信号線COMに接続される。センスユニットSU1-1乃至SU8-1が保持したデータはFailbit検知回路11-1で検知される。その後、このFailbit検知回路11-1で検知された結果が制御部8に転送される。1-4.センスユニットSUについて次に、図4を用い、第1の実施形態に係るセンスユニットSUの構成例について説明する。本実施形態に係るセンスユニットSUは、上記メモリセルトランジスタMTに記憶される2値データをセンス可能なセンスユニットである。図示するように、センスユニットSUは、プライマリデータキャッシュPDC,PDCn、ダイナミックデータキャッシュDDC、テンポラリデータキャッシュTDC、及びMOSトランジスタ群6などを備える。プライマリデータキャッシュPDC,PDCnは、インバータ68,69とPMOSトランジスタP11,P12を備える。インバータ68,69は、図示しないPMOSトランジスタおよびNMOSトランジスタにより構成される。インバータ回路68の入力および出力は、インバータ69の出力および入力にそれぞれ接続されることにより、ラッチ接続される。PMOSトランジスタP11のソースは内部電源電圧VDDに接続され、ドレインはインバータ68の制御端子インバータ68を構成するPMOSトランジスタのソースに接続され、ゲートにはカレント電位信号SAPGが与えられる。PMOSトランジスタP12のソースは内部電源電圧VDDに接続され、ドレインはインバータ69の制御端子インバータ69を構成するPMOSトランジスタのソースに接続され、ゲートにはカレント電位信号SAPGが与えられる。カレント電位信号SAPGは、PMOSトランジスタのP11の飽和電流ドレインVDDゲートVSSソースVSSをIdoP11とすると、PMOSトランジスタP11のIdsをIdoP11nn分の1に抑えるためのカレントコピー手段により発生されるゲート電位信号、である。例えば、本例の場合、IdoP11は、数十μA程度である。このカレント電位信号SAPGにより、ピーク電流をおおよそ5分の1程度にまで抑えることが可能となる。詳細については、後述する。ダイナミックデータキャッシュDDCは、PMOSトランジスタP75、NMOSトランジスタN75を備える。PMOSトランジスタP75の電流経路の一端はトランジスタN75の電流経路の一端と共通に接続される。また、PMOSトランジスタP75の電流経路の一端は、内部電源電圧VDDに接続される。トランジスタN75の電流経路の他端に接続され、ゲートはノードN1aに接続される。トランジスタN75のゲートはノードLAT1に接続される。テンポラリデータキャッシュTDCには、データ読み出し時等のビット線BLのデータが保持され、トランジスタ81の一端、キャパシタC1の一端、トランジスタ74、79の一端が接続される。トランジスタ81の電流経路の他端はトランジスタ群6に接続され、ゲートには信号BLCCLAMPが与えられる。キャパシタC1の電極の他端にはブースト信号Boostが与えられる。トランジスタ74の電流経路の他端はダイナミックデータキャッシュDDCに接続され、ゲートには信号REGが与えられる。トランジスタ79の電流経路の一端はダイナミックデータキャッシュDDCに接続され、他端はトランジスタ80の電流経路に接続され、ゲートがテンポラリデータキャッシュTDCに接続される。MOSトランジスタ群6は、NMOSトランジスタ6a~6bを備え、センスユニットSUのノードN12TDCと奇数または偶数ビット線BLのいずれかとを接続可能とするビット線選択回路として機能する。MOSトランジスタ6a,6bの電流経路は、内部電源電圧VDDとセンスユニットSUのノードN12TDCとの間に直列接続され、ゲートには信号BLSi1,BIASi1がそれぞれ与えられる。MOSトランジスタ6a,6bの電流経路の接続ノードは奇数ビット線BLi1に接続されるiは偶数、i=0、2、4、...、n。MOSトランジスタ6c,6dの電流経路は、内部電源電圧VDDとセンスユニットSUのノードN12TDCとの間に直列接続され、ゲートには信号BLSi,BIASiがそれぞれ与えられる。MOSトランジスタ6c,6dの電流経路の接続ノードは偶数ビット線BLiに接続される。MOSトランジスタ6b,6dは、信号BlASi1及び信号BlASiに応じてMOSトランジスタ6a,6cと相補的にオンとされ、非選択ビット線BLに電圧VDDを供給する。MOSトランジスタ6b、6c、およびMOSトランジスタ84がオン状態とされると、センスユニットSUは偶数ビット線BLi選択ビット線BLと電気的に接続され、奇数ビット線BLi1は非選択ビット線BLとされる。これに対し、MOSトランジスタ6a、6d、及びMOSトランジスタ84がオン状態とされると、センスユニットSUは奇数ビット線BLi1選択ビット線BLと接続され、偶数ビット線BLiが非選択ビット線BLとされる。このとき非選択ビット線BLとされた偶数または奇数ビット線BLの電位は、例えば電圧VDDで固定される。すなわち、MOSトランジスタ84はビット線BLを非選択電位に充電する非選択回路として機能する。なお、MOSトランジスタ6a~6dのゲートに、信号BLSi、信号BLSi1、信号BIASi、及び信号BIASi1として‘H’レベルに相当する電圧VDDVthがゲートに供給されると、これらMOSトランジスタ6a~6dはオン状態とされる。ここで電圧Vthは、MOSトランジスタ6a~6dの閾値電圧である。一方、信号BLSi、信号BLSi1、信号BIASi、及び信号BIASi1として‘L’レベルに相当する電圧、例えばゼロ電位がMOSトランジスタ群6のゲートに転送されるとMOSトランジスタ6a~6dがオフ状態とされる。その他、トランジスタ80の電流経路の他端は接地電源電圧VSSに接続され、ゲートには信号SEN1が与えられる。トランジスタ72の電流経路の一端はプライマリデータキャッシュに接続され、他端はノードN12TDCに接続され、ゲートには信号BLC1が与えられる。信号線COMと接地電源電圧VSSとの間に、トランジスタ78,82が直列に接続される。トランジスタ78の電流経路の一端は接地され、ゲートには信号CHK1が与えられる。トランジスタ82の電流経路の一端はトランジスタ78の電流経路の他端に接続され、電流経路の他端は信号線COMに接続され、ゲートはノードN1bに接続される。信号線COMは、センスユニットSUにおいて、例えば、書き込みベリファイ、消去ベリファイなどが完了したか否かのフェイル信号が出力される。信号線COMは、センスブロックにおけるカラム方向に沿って例えば、センスブロックSB1~SB8間共通接続される。そのため、信号線COMには、書き込みベリファイにおいて、何ビットセンスユニットSUのデータ書き込みがフェイルしたのか否かに応じて、例えば’L’レベル→’H’レベルに反転した信号が検出される。カラム選択MOSトランジスタ65の電流経路の一端はノードN1bに接続され、他端は入出力データ線Dline信号線I/Oに接続される。入出力データ線DlineからこのMOSトランジスタ65を介して、‘L’または‘H’レベルの信号がPDCに入出力される。カラム選択トランジスタ66の電流経路の一端はノードN1aに接続され、他端は入出力データ線Dline信号線I/Onに接続される。入出力データ線DlineからこのMOSトランジスタ66を介して、‘L’または‘H’レベルの信号がPDCに入出力される。なお、信号線I/Oと信号線I/Onには互いに相補的な信号が入出力される。MOSトランジスタ65,66のゲートにはカラム選択信号CSLが供給される。信号CSLによりMOSトランジスタ65,66がオン状態とされることで、センスユニットSUは、入出力データ線Dlineを介してデータ入出力回路8とデータの入出力がされる。<2.センスユニットSUの動作><2-1.データ読み出し動作Read>次に、図5を用い、第1の実施形態に係るセンスユニットSUのデータ読み出し動作について説明する。ここでは偶数ビット線BLiが選択ビット線BLとされた場合について一例として説明する。なお、この際、読み出し動作時において奇数ビット線BLi1の電圧は、非選択電圧電圧VDDまで充電される。ステップS11-1BLchargeまず、トランジスタ76,81のゲートを選択し、トランジスタ76,81の電流経路を導通させ、図中のカレント電流I1により、ビット線BLの電位を充電する。ここで、トランジスタ71をオンして、ラッチノード1Nbの電位は’H’レベルとなる。ステップS11-2BL遷移wait続いて、トランジスタ81のゲート信号BLCCAMPの電位を非選択VSSとし、トランジスタ81をオフとさせ、ビット線BLの電位が遷移するまで待機する。ステップS11-3Chargesharesense続いて、トランジスタ76のゲート信号BLPREの電位を非選択VSSとし、トランジスタ81のゲート信号BLCCAMPの電位を選択Vsenとして、ノードN12TDCとビット線BLとを導通させる。これにより、チャージトランスファが生じる。すなわち、NANDストリング15が導通状態である場合、偶数ビット線BLiの電荷がソース線SLに向かって放電される。この結果、ノードN12TDCは電圧VDDから、例えばゼロ電位’L’へと遷移する。この場合、ノードN12における電荷が、偶数ビット線BLiに移動する。これは、ノードN12の配線容量よりも、偶数ビット線BLi容量の方が大きいからである。一方、NANDストリング15が非導通状態である場合、偶数ビット線BLiの電位は電圧VDDを維持していることから、チャージトランスファは生じない。つまりノードN12の電位は電圧VDD’H’を維持する。ステップS11-4PRST続いて、トランジスタ71のゲートを選択し、トランジスタ71の電流経路を導通させ、図中の電流I4を発生させ、ダイナミックデータキャッシュDDCを充電する。なお、この際、電源電圧VDDが高い場合は、ダイナミックデータキャッシュDDC中のPMOSトランジスタP75は不要である。ステップS11-5TDCPDC続いて、センス動作を行う。このセンス動作は、トランジスタ80のゲート信号SEN1を‘H’レベルとして、ビット線BLTDCの電位をプライマリデータキャッシュPDCに取り込む動作である。NANDストリング15が導通した結果、ノードN12TDCの電位が例えばゼロ電位まで遷移するとMOSトランジスタ79はオフ状態とされる。このため、信号SEN1が‘H’レベルとされ、PDCのノードN1b以下、PDCノードN1bと表記するは‘H’レベルを保持する。一方、NANDストリング15が非導通とされ、ノードN12TDCの電位が電圧VDDを維持した場合、MOSトランジスタ79はオン状態とされる。この状態において信号SEN1が‘H’レベルとされ、MOSトランジスタ80がオン状態とされると、ノードN1bから接地電源電位例えば‘L’レベル=ゼロ電位が導通され、図中の電流5が流れる。このため、PDCのノードN1bは‘H’レベルから‘L’レベルに反転する。このように、PDCは、偶数ビット線BLiの電位に応じた‘L’または‘H’レベルいずれかのデータを取り込んでラッチする。この際、ラッチ回路68,69にAND接続されるPMOSトランジスタP11,P12のゲートに、カレント電位信号SAPGを与え、インバータ69,68を構成するPMOSトランジスタのスイッチング電流iを制御することができる。その結果、このステップS11-5の際の電流5を構成する上記スイッチング電流iおよびNMOSトランジスタ79のオン電流iを低減する。そのため、ラッチノードN1b充電の際のピーク電流を低減でき、電源ドロップを低減することができる。ステップS11-6IO転送続いて、信号CSLが’H’レベルとなると、トランジスタ65、66を介してPDCの保持データが信号線I/O及び信号線I/Onに転送される。<2-2.データ書き込み動作Program>次に、図6を用い、第1の実施形態に係るセンスユニットSUのデータ書き込み動作について説明する。ここでは、同様に、偶数ビット線BLiが選択ビット線BLとされた場合について一例として説明する。ステップS12-180hrstまず、トランジスタ71のゲートを選択し、トランジスタ71の電流経路を導通させ、図中の電流I1を発生させる。この際、ラッチノード1Nbの電位は’H’レベルであるとする。ステップS12-2Programdataload続いて、書き込みデータをプライマリキャッシュPDCにロードする。図中の電流2として示すように、ホストからコマンド例えば、CMD1が制御部8に与えられると、MOSトランジスタ65および66を介して、信号線I/O、I/Onから転送された書き込みデータ‘H’または‘L’レベルがPDCに格納される。ステップS12-3NOT続いて、PDCの保持データノードN1b,N1aを反転する。つまり、PDCのデータに対してNOT演算が行われる。この際、トランジスタ65,66のゲート信号CSLは、’L’レベルとされる。ステップS12-4Programbias続いて、メモリセルトランジスタMTにデータを書き込む際、信号BLC1を‘H’レベルとし、MOSトランジスタ72をオン状態とする。更に信号BLCCLAMPおよび信号BLSiをそれぞれ‘H’レベルとし、MOSトランジスタ81およびMOSトランジスタ6cをそれぞれオン状態とする。これによって、図中の電流5が流れ、PDCが保持するデータが偶数ビット線BLiに転送され、所望のデータ書き込みが行われる。<2-3.書き込みベリファイ動作PVFY>次に、図7を用い、第1の実施形態に係るセンスユニットSUの書き込みベリファイ動作について説明する。書き込みベリファイ動作では、PDCの保持データに応じて、書き込み完了か否かを判断する。具体的には、PDCの保持データが‘L’レベルの場合には上記データ書き込みが完了と判断し、‘H’レベルである場合にはデータの書き込み動作が完了でないと判断され、完了と判断されるまで上記データの書き込み動作及び書き込みベリファイ動作が繰り返される。ここでは、同様に、偶数ビット線BLiが選択ビット線BLとされた場合について一例として説明する。ステップS13-1BLchargeまず、トランジスタ76,81のゲートを選択し、トランジスタ76,81の電流経路を導通させ、図中のカレント電流I1を発生させ、ビット線BLの電位を充電する。この際、ラッチノード1Nbの電位は’L’レベル、ラッチノード1Naの電位は’H’レベルであるとする。ステップS13-2BL遷移wait続いてトランジスタ81のゲート信号BLCCAMPの電位を非選択VSSとし、トランジスタ81をオフとさせ、ビット線BLの電位が遷移するまで待機する。ステップS13-3Chargesharesense続いて、トランジスタ76のゲート信号BLPREの電位を非選択VSSとし、トランジスタ81のゲート信号BLCCAMPの電位を選択Vsenとして、ノードN12TDCとビット線BLとを導通させる。これにより、上記チャージトランスファが生じさせる。’1’データを書き込みベリファイする際のノードN12TDCに’L’レベルの電位がチャージされる。’0’データを書き込みベリファイする際のノードN12TDCに’L’レベルの電位がチャージされる場合は、上記’0’データ書き込みは失敗failと判定される。そのため、後述するステップS13-5における再プログラムの対象とされる。’0’データを書き込みベリファイする際のノードN12TDCに’H’レベルの電位がチャージされる場合は、上記’0’データ書き込みは成功passと判定される。そのため、後述するステップS13-5における再プログラムは行われない。ステップS13-4TDCPDC続いて、同様に、トランジスタ80のゲート信号SEN1を‘H’レベルとして、ビット線BLTDCの電位をプライマリデータキャッシュPDCに取り込む、センス動作を行う。上記ステップS13-3により、ノードN12TDCにチャージされたデータは、それぞれ次のような関係になる。’1’データを書き込みベリファイする際にノードN12TDCに’L’レベルがチャージされた場合には、トランジスタ79が導通せず、PDCにデータが取り込まれない。そのため、ノードN1bにラッチされたデータは反転しない。’0’データを書き込みベリファイする際にノードN12TDCに’L’レベルがチャージされた場合には、トランジスタ79が導通せず、PDCにデータが取り込まれない。そのため、ノードN1bにラッチされたデータは反転せず、’H’レベルのままであるため、上記’0’データ書き込みは失敗failと判定される。’0’データを書き込みベリファイする際にはノードN12TDCに’H’レベルがチャージされた場合には、トランジスタ79が導通する。そのため、トランジスタ80のゲート信号SEN1が’H’レベルとなると、図中の電流5が流れ、ノードN12TDCの’L’レベルのデータが、PDCにデータが取り込まれる。そのため、ノードN1bにラッチされたデータ’H’レベルから’L’レベルに反転し、上記’0’データ書き込みは成功passと判定される。ステップS13-5再Program続いて、上記書き込みが失敗failと判定された場合、上記ステップS12-4と同様の電圧関係により、信号BLC1を‘H’レベルとし、MOSトランジスタ72をオン状態とする。更に信号BLCCLAMPをH’レベルとし、MOSトランジスタ81をオン状態とする。これによって、図中の電流5が流れ、PDCが保持するデータが偶数ビット線BLiに転送され、所望のデータ書き込みが行われる。これらの動作が、データ書き込みが成功passと判定されるまで、継続される。<2-4.データ消去/消去ベリファイ動作ERASEEVFY>次に、図8を用い、第1の実施形態に係るセンスユニットSUのデータ消去/消去ベリファイ動作について説明する。ステップS14-1SABLVDDまず、トランジスタ76、81のゲート信号BLPREおよび信号BLCCLAMPを‘H’レベルとし、電流1を流し、MOSトランジスタ81のソース端の電位を電圧VDDに設定する。ステップS14-2TDCVDD続いて、信号BLCCLAMP、信号BLPREを‘H’レベルとし、MOSトランジスタ76、81をオン状態とし、図中の電流2を流すことで、ノードN12TDCの電位を内部電源電圧VDDとする。ステップS14-3TDCPDC続いて、ノードN12TDCの電位をプライマリデータキャッシュPDCに取り込む。信号SEN1を’H’レベルとし、図中の電流3を流し、ノードN1bを’L’レベル、ノードN1aを’H’レベルとするデータをラッチさせる。<消去ベリファイeven>次に、上記構成における消去ベリファイ動作について説明する。消去ベリファイ動作は、偶数ビット線BLiと奇数ビット線BLi1とで交互に行い、これら偶数ビット線BLiと奇数ビット線BLi1両方についてメモリセルトランジスタMTの書き込みデータを消去できたことを確認した時点で、消去ベリファイ動作が完了する。具体的には、消去ベリファイ後PDCの保持データが‘L’レベルである場合、FailBit検知回路11-1からの情報に基づき制御部8は消去ベリファイが完了したと判断する。まず偶数ビット線BLievenの消去ベリファイ動作について説明する。ステップS14-4SABLcharge信号BLCCLAMP,信号BLPREを‘H’レベルとし、MOSトランジスタ76,81をオン状態とすることで、電流4を流し、ビット線を充電する。ステップS14-5BL遷移waitTDC充電続いて、ゲート信号BLCCAMPの電位を非選択VSSとし、トランジスタ81をオフさせ、ビット線BLの電位が遷移するまで待機し、信号BLPREを選択Vsgとしてトランジスタ76をオンさせて、ノードN12TDCと内部電源電圧とを導通させて、ノードN12TDCを充電する。ステップS14-6Chargesharesense続いて、ビット線BLの電位をノードN12TDCに転送する。信号BLPREを非選択VSSとしてトランジスタ76をオフさせる。信号BLCCLAMPを選択Vsenevとし、偶数ビット線BLiとノードN12TDCとを電気的に接続する。もし、この偶数ビット線BLiに接続されたメモリセルトランジスタMTがすべて消去状態であれば、チャージシェア後であっても偶数ビット線BLiの電位は‘H’レベルに相当する電圧VDDとされる消去ベリファイパスpass。一方、すべて消去状態でなければ、チャージシェア後であっても偶数ビット線BLiの電位は‘L’レベルに相当する消去ベリファイフェイルfail。ステップS14-7REGH続いて、信号REGを選択して、DDCをオフさせる。この際、PDCのノードN1bは’L’レベル、ノードN1aは’H’レベルであるとする。ステップS14-8PDCReset続いて、ノードN1bを’H’レベル、ノードN1aを’L’レベルとしてラッチデータを反転させ、PDCのラッチデータをリセットする。ステップS14-9Sense続いて、ノードN12TDCの電位をPDCに取り込むセンス動作を行う。この際、ノードN12TDCが’H’レベルとして上記消去ベリファイパスpassする場合、MOSトランジスタ79がオン状態となり、信号REGを選択‘H’レベルとすることで、PDCの保持データは‘H’レベルから‘L’レベルへと遷移する。これに対し、ノードN12TDCが’L’レベルとして上記消去ベリファイフェイルfailする場合、MOSトランジスタ79はオフ状態とされる。従って、たとえ信号REGを選択‘H’レベル、PDCの保持データは‘H’レベルのままとなる。奇数ビット線BLioddの消去ベリファイ動作については、上記と同様に可能であるため、詳細な説明を省略する。<消去ベリファイ演算>次に、偶数、奇数ビット線の消去ベリファイについての演算について、説明する。ステップS14-13EVFYevenodd演算まず、信号BLCCLAMP、信号BLPREを非選択VSSとして、トランジスタ76、81をオフさせる。信号REGを選択VDDし内部電源電圧VSSとすることで、DDCを介して、図中の電流13に流し、ノードN12TDCの電位を放電する。この際、ノードN12TDCの電位関係により、以下のように、演算できる。TDC電位が’H’レベルである場合は、偶数ビット線evenの消去ベリファイはパスpassし’H’レベル、奇数ビット線oddの消去ベリファイはパスpassし’H’レベルである。TDC電位が’L’レベルである場合は、偶数ビット線even又は奇数ビット線oddの少なくとも一方はフェイルfailがある。ステップS14-14PDCReset続いて、PRSTを選択Hしてトランジスタ71をオンさせて電流14を流し、ノードN1bを’H’レベル、ノードN1aを’L’レベルとしてラッチデータを反転させ、PDCのラッチデータをリセットする。ステップS14-15Sense続いて、SEN1を選択Hしてトランジスタ80をオンさせて電流15を流し、PDCの電位をセンスする。この際、PDCの電位関係は、TDCの電位関係とは逆の関係となる。ステップS14-0一括検知シリアルモード続いて、上記判断を行う一括検知シリアルモードについて説明する。一括検知とは、消去状態か否かを判断する一括して検知する動作である。まず、信号CSLを非選択‘L’レベルとしてMOSトランジスタ65,66をオフさせる。続いて、信号CHK1を選択してトランジスタ78をオンさせ、図中の電流0を流しして、この際の端子COMの電圧関係により、メモリセルトランジスタMTが消去状態か否かを判断する。本例では、PDCノードN1bが‘H’レベルである場合、消去ベリファイがフェイルfailであるとする。この際、端子COMが‘H’レベルを維持すれば、消去ベリファイパスpassである。一方、端子COMが‘H’レベルから‘L’レベルに遷移すれば、消去ベリファイフェイルfailである。次に、図9を用い、第1の実施形態に係るセンスユニットSUのNOT演算動作について説明する。NOT演算動作は、PDCの保持データノードN1bが反転されることにより行うステップS15-1TDCVSSまず、信号BLPREを選択‘H’レベルし、MOSトランジスタ76をオンさせ、ノードN12TDCと内部電源電圧VSSとの間に図中の電流1を発生させる。このステップにより、ノードN12TDCが接地電源電圧VSSレベルとされる。ステップS15-2PDCTDC続いて、信号REGを選択Vsgしトランジスタ74をオンさせ、図中の電流2を発生させ、PDCに格納された‘0’または‘1’のデータを、ノードN12TDCに転送させる。ステップS15-3PDCreset続いて、PDCリセット動作を行うために、信号PRSTを選択‘H’レベルし、MOSトランジスタ71をオンさせ、図中の電流3を発生させ、PDCのノードN1bを電源電位すなわち‘H’レベルとする。ステップS15-4Sense続いて、信号SEN1を選択‘H’レベルしてMOSトランジスタ80をオンさせる。この際、ノードN12TDCから転送されたデータが‘0’データである場合、ノードN1bの電位は‘H’レベルを維持する。一方、ノードN12TDCから転送されたデータが‘1’データである場合、ノードN1bの電位は‘H’レベルから‘L’レベルへ遷移する。<2-6.セル電流の測定IcellMonitor>次に、図10を用い、第1の実施形態に係るセンスユニットSUのセル電流の測定動作IcellMonitorについて説明する。ステップS16-1setまず、図中に示す電流1を流し、信号端COMにビット線BLに電流Icellを流し、全部選択をする。ステップS16-2Icell続いて、トランジスタ75を非選択、トランジスタP75を選択し、セル電流IcellIoffである電流2を流し、全部非選択とする。ステップS16-3Serialwritedata1続いて、信号CSLを選択してトランジスタ65、66をオンさせてデータ線I/O、I/Onから書き込みデータ’H’、’L’をPDCに転送し、ノードN1bを’H’レベル、ノードN1aを’L’レベルの状態とさせる。ステップS16-4IcellMonitor続いて、PDCからノードN12TDCにラッチデータを転送し、セル電流を検出する。まず、測定対象ビットの場合、トランジスタP75をオン、トランジスタ76をオフした状態で、信号REGを選択してトランジスタ74をオンさせ、図中の電流4を発生させる。この際、PDCのノードN1bは’H’レベル、ノードN1aは’L’レベルである。一方、測定対象でないビットの場合、トランジスタP75、76をオフした状態で、信号REGを選択してトランジスタ74をオンさせるため上記電流4は発生しない。この際、PDCのノードN1bは’L’レベル、ノードN1aは’H’レベルである。ステップS16-5Serialwritedata0続いて、信号CSLを選択してトランジスタ65、66をオンさせてデータ線I/O、I/Onから書き込みデータ’L’、’H’をPDCに転送し、ノードN1bを’L’レベル、ノードN1aを’H’レベルの状態とさせる。以後、書き込みデータが’1’データの場合についても、上記と同様にセル電流の検出を行うことができる。<3.作用効果>第1の実施形態に係る半導体記憶装置およびその動作によれば、少なくとも下記1の効果が得られる。1ピーク電流を低減可能である。上記のように、第1の実施形態に係る半導体記憶装置のラッチ回路68,69には、PMOSトランジスタP11,P12がAND接続され、ゲートにカレント電位信号SAPGを与えられる。そのため、データ読み出し動作の際などに、インバータ69,68を構成するPMOSトランジスタのスイッチング電流iを制御して、スイッチング電流iおよびNMOSトランジスタ79のオン電流iを低減できる。その結果、ラッチノードN1b充電の際のピーク電流を低減可能である。例えば、カレント電位信号SAPGにより、ピーク電流をおおよそ5分の1程度にまで抑えることが可能となる。さらに、電源ドロップを低減することができる。例えば、図5に示すように、電流5を発生させると、PDCのノードN1bは‘H’レベルから‘L’レベルに反転する。このように、PDCは、偶数ビット線BLiの電位に応じた‘L’または‘H’レベルいずれかのデータを取り込んでラッチする。この際、ラッチ回路68,69にAND接続されるPMOSトランジスタP11,P12のゲートに、カレント電位信号SAPGを与え、インバータ69,68を構成するPMOSトランジスタのスイッチング電流iを制御することができる。2占有面積を低減でき、微細化に対して有利である。加えて、上記PMOSトランジスタP11,P12によるカレント制御により、スイッチング電流iを低減することができるので、PMOSトランジスタP11,P12のゲート長LおよびNMOSトランジスタ79のゲート幅Wを細めることも可能である。そのため、占有面積を低減でき、微細化に対して有利である。[第2の実施形態キャッシュ部を更に備える一例]次に、第2の実施形態に係る半導体記憶装置について説明する。第2の実施形態は、キャッシュ部を更に備える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<構成例>まず、図11を用い、第2の実施形態に係るセンスユニットSUの構成例について説明する。図示するように、第2の実施形態に係るセンスユニットSUは、上記センス部11Aに加え、キャッシュ部11Bを更に備える点で、上記第1の実施形態と相違する。キャッシュ部11Bは、データキャッシュSDC、SDCn、トランジスタ71-2,72-2,N22を備える。データキャッシュSDC、SDCnは、インバータ68-2,69-2とPMOSトランジスタP21,P22を備える。インバータ68-2,69-2は、図示しないPMOSトランジスタおよびNMOSトランジスタにより構成される。インバータ回路68-2の入力および出力は、インバータ69-2の出力および入力にそれぞれ接続されることにより、ラッチ接続される。PMOSトランジスタP21のソースは内部電源電圧VDDに接続され、ドレインはインバータ68-2の制御端子インバータ68-2を構成するPMOSトランジスタのソースに接続され、ゲートにはカレント電位信号LAT2nが与えられる。PMOSトランジスタP22のソースは内部電源電圧VDDに接続され、ドレインはインバータ69-2の制御端子インバータ69-2を構成するPMOSトランジスタのソースに接続され、ゲートにはカレント電位信号SEN2nが与えられる。トランジスタ71-2の電流経路の一端は接地電源電圧に接続され、電流経路の他端はデータキャッシュのノードN2aに接続され、ゲートには信号PRST2が与えられる。トランジスタ72-2の電流経路の一端はデータキャッシュのノードN2bに接続され、電流経路の他端はノードN12TDCに接続され、ゲートには信号BLC2が与えられる。トランジスタN22の電流経路の一端はセンス部11AのPDCに接続され、他端はキャッシュ部11BのSDCに接続され、ゲートに与えられる信号P2Sに応じて、センス部11A、キャッシュ部11Bを切り替えて接続する。<センスユニットSUの動作>次に、第2の実施形態に係るセンスユニットSUのそれぞれ動作について説明するが、本例では上記のように、更にキャッシュ部11Aを備えるものである。そのため、センス部11Aにおいて重複する動作の説明については、省略する。<データ読み出し動作Read>まず、図12を用い、第2の実施形態に係るセンスユニットSUのデータ読み出し動作について説明する。ここでは偶数ビット線BLiが選択ビット線BLとされた場合について一例として説明する。なお、この際、読み出し動作時において奇数ビット線BLi1の電圧は、非選択電圧電圧VDDまで充電される。ステップS21-1BLchargeまず、同様に、図中のカレント電流I1を発生させ、ビット線BLの電位を充電する。この際、ラッチノード1Nbの電位は’H’レベルであるとする。ステップS21-2BL遷移wait続いて、同様に、トランジスタ81のゲート信号BLCCAMPの電位を非選択VSSとし、トランジスタ81をオフとさせ、ビット線BLの電位が遷移するまで待機する。ステップS21-3Chargesharesense続いて、同様に、ノードN12TDCとビット線BLとを導通させ、チャージトランスファが生じさせる。すなわち、NANDストリング15が導通状態である場合、ノードN12TDCは電圧VDDから、例えばゼロ電位’L’へと遷移する。一方、NANDストリング15が非導通状態である場合、ノードN12の電位は電圧VDD’H’を維持する。ステップS21-4SDCnHiZ続いて、トランジスタ71-2のゲートを選択し、トランジスタ71-2の電流経路を導通させ、図中のカレント電流I4を発生させる。この際、PDC、SDC中のPMOSトランジスタP11、P12、P21、P22のゲート信号を制御し、PDC、SDC中の電流iPMOSを制御する。また、SDC中のPMOSトランジスタP21、P22のゲート信号を選択し、SDCのノードN2bをHレベルにする。ステップS21-5PRST続いて、同様に、図中の電流I5を発生させ、ダイナミックデータキャッシュDDCを充電する。なお、この際も同様に、PDC、SDC中のPMOSトランジスタP11、P12、P21、P22のゲート信号を制御し、PDC、SDC中の電流iPMOSを制御する。ステップS21-6TDCPDC続いて、同様のセンス動作を行い、ノードN12TDCの電位をPDCに取り込む動作である。この際も同様に、PDC、SDC中のPMOSトランジスタP11、P12、P21、P22のゲート信号を制御し、PDC、SDC中の電流iPMOSを制御する。ステップS21-7P2Sgateopen続いて、信号P2Sを選択VSGしてトランジスタN22を選択し、電流7発生させ、PDCのラッチデータをSDCに転送する。この際、PDC、SDC中のPMOSトランジスタP11、P12、P21、P22のゲート信号を制御し、PDC、SDC中の電流iPMOSを制御する。結果、例えば、PDCのノードN1bにラッチされた’H’レベル、ノードN1aにラッチされた’L’レベルのラッチデータが、SDCのノードN2bに’H’レベル、ノードN2aに’L’レベルのラッチデータとして転送される。ステップS21-8SDCSDCn確定続いて、ゲート信号LAT2n,SEN2n,PRST2を非選択Lレベルとする一方、ゲート信号SAPGを選択Hレベルとして、PDC中の電流iPMOSを制御することで、SDCのラッチデータを確定させる。ステップS21-9IO転送続いて、信号CSLが選択とされると、電流9が発生し、トランジスタ65、66を介してPDCの保持データが信号線I/O及び信号線I/Onに転送される。<データ書き込み動作Program>次に、図13を用い、第2の実施形態に係るセンスユニットSUのデータ書き込み動作について説明する。ここでは、同様に、偶数ビット線BLiが選択ビット線BLとされた場合について一例として説明する。ステップS22-180hrstまず、トランジスタ71-2のゲートを選択し、トランジスタ71-2の電流経路を導通させ、図中の電流I1を発生させる。この際、ラッチノード1Nbの電位は’H’レベルであるとする。ステップS22-2Programdataload続いて、データ線I/O、I/Onから書き込みデータをキャッシュSDCにロードする。図中の電流2として示すように、ホストからコマンド例えば、CMD85hが制御部9に与えられると、ゲート信号CSLが選択されMOSトランジスタ65および66を介して、信号線I/O、I/Onから転送された書き込みデータ‘H’または‘L’レベルがSDCに格納される。ステップS22-3ProgramdataTDSsetPDCreset続いて、PDCの保持させたデータを、ノード12TDCにセットさせる。図示するように、ゲート信号PRST1,BLC2を選択してトランジスタ72-1,71-2をオンさせ、電流3を発生させ、書き込みデータをノード12TDCにセットさせる。この際、PDC中のPMOSトランジスタP11、P12のゲート信号SAPGを制御し、PDC中の電流iPMOSを制御する。ステップS22-4ProgramdataPDCset続いて、ゲート信号SEN1を選択Hレベルし、電流4を発生させ、ノード12TDCの書き込みデータをPDCにセットさせる。<書き込みベリファイ動作PVFY>次に、図14を用い、第2の実施形態に係るセンスユニットSUの書き込みベリファイ動作について説明する。書き込みベリファイ動作では、PDCの保持データに応じて、書き込み完了か否かを判断する。具体的には、PDCの保持データが‘L’レベルの場合には上記データ書き込みが完了と判断し、‘H’レベルである場合にはデータの書き込み動作が完了でないと判断され、完了と判断されるまで上記データの書き込み動作及び書き込みベリファイ動作が繰り返される。ここでは、同様に、偶数ビット線BLiが選択ビット線BLとされた場合について一例として説明する。ステップS23-1Programbiasまず、メモリセルトランジスタMTへデータを書き込む際、信号BLC1、BLCCLAMPを選択‘H’レベルとし、トランジスタ72-1、81オン状態とする。これによって、図中の電流1が流れ、PDCが保持するデータが偶数ビット線BLiに転送され、所望のデータ書き込みが行われる。ステップS23-2BLchargeまず、同様に、図中の電流2を発生させ、ビット線BLの電位を充電する。この際、ラッチノード1Nbの電位は’L’レベル、ラッチノード1Naの電位は’H’レベルであるとする。ステップS23-3BL遷移wait続いてトランジスタ81のゲート信号BLCCAMPの電位を非選択VSSとし、トランジスタ81をオフとさせ、ビット線BLの電位が遷移するまで待機する。ステップS23-4Chargesharesense続いて、トランジスタ76のゲート信号BLPREの電位を非選択VSSとし、トランジスタ81のゲート信号BLCCAMPの電位を選択Vsenとして、ノードN12TDCとビット線BLとを導通させる。これにより、上記チャージトランスファが生じさせる。’1’データを書き込みベリファイする際のノードN12TDCに’L’レベルの電位がチャージされる。’0’データを書き込みベリファイする際のノードN12TDCに’L’レベルの電位がチャージされる場合は、上記’0’データ書き込みは失敗failと判定される。そのため、再び上記ステップS21-1における再プログラムを行う。’0’データを書き込みベリファイする際のノードN12TDCに’H’レベルの電位がチャージされる場合は、上記’0’データ書き込みは成功passと判定される。そのため、上記ステップS21-1における再プログラムを行わない。ステップS23-4TDCPDC続いて、同様に、トランジスタ80のゲート信号SEN1を‘H’レベルとして、ビット線BLTDCの電位をプライマリデータキャッシュPDCに取り込むセンス動作を行う。上記ステップS23-3により、ノードN12TDCにチャージされたデータは、同様に、それぞれ次のような関係になる。’1’データを書き込みベリファイする際にノードN12TDCに’L’レベルがチャージされた場合には、トランジスタ79が導通せず、PDCにデータが取り込まれない。そのため、ノードN1bにラッチされたデータは反転しない。’0’データを書き込みベリファイする際にノードN12TDCに’L’レベルがチャージされた場合には、トランジスタ79が導通せず、PDCにデータが取り込まれない。そのため、ノードN1bにラッチされたデータは反転せず、’H’レベルのままであるため、上記’0’データ書き込みは失敗failと判定される。そのため、再プログラムの対象とされる。’0’データを書き込みベリファイする際にはノードN12TDCに’L’レベルがチャージされた場合には、トランジスタ79が導通する。そのため、トランジスタ80のゲート信号SEN1が選択されると、図中の電流4が流れ、ノードN12TDCの’L’レベルのデータが、PDCにデータが取り込まれる。そのため、ノードN1bにラッチされたデータ’H’レベルから’L’レベルに反転し、上記’0’データ書き込みは成功passと判定される。この場合は、再書き込みは行われない。これらの動作が、データ書き込みが成功passと判定されるまで、継続される。<データ消去/消去ベリファイ動作ERASEEVFY>次に、図15を用い、第2の実施形態に係るセンスユニットSUのデータ消去/消去ベリファイ動作について説明する。ステップS24-1SABLVDDまず、同様に、データ消去に係る20Vの高電圧がセンスユニットSU内に伝わらないように、MOSトランジスタ6a、6cのカットオフ特性を向上させるために、トランジスタ76、81のゲート信号BLPREおよび信号BLCCLAMPを‘H’レベルとし、電流1を流し、MOSトランジスタ81のソース端の電位を電圧VDDに設定する。ステップS24-2TDCVDD続いて、信号BLCCLAMP、信号BLPREを選択‘H’レベルとし、MOSトランジスタ76、81をオン状態とし、図中の電流2を流すことで、ノードN12TDCの電位を内部電源電圧VDDとする。ステップS24-3TDCPDC続いて、ノードN12TDCの電位をプライマリデータキャッシュPDCに取り込む。信号SEN1を’H’レベルとし、図中の電流3を流し、ノードN1bを’H’レベル、ノードN1aを’L’レベルとするデータをラッチさせる。<消去ベリファイeven>次に、上記構成における消去ベリファイ動作について説明する。消去ベリファイ動作は、偶数ビット線BLiと奇数ビット線BLi1とで交互に行い、これら偶数ビット線BLiと奇数ビット線BLi1両方についてメモリセルトランジスタMTの書き込みデータを消去できたことを確認した時点で、消去ベリファイ動作が完了する。具体的には、消去ベリファイ後PDCの保持データが‘L’レベルである場合、FailBit検知回路11-1からの情報に基づき制御部8は消去ベリファイが完了したと判断する。まず偶数ビット線BLievenの消去ベリファイ動作について説明する。ステップS24-4SABLcharge信号BLCCLAMP,信号BLPREを選択‘H’レベルとし、MOSトランジスタ76,81をオン状態とすることで、電流4を流し、ノードN12TDCの電位を電圧VDDとする。ステップS24-5BL遷移waitTDC充電続いて、ゲート信号BLCCAMPの電位を非選択VSSとし、トランジスタ81をオフさせ、ビット線BLの電位が遷移するまで待機し、信号BLPREを選択Vsgとしてトランジスタ76をオンさせて、ノードN12TDCと内部電源電圧とを導通させて、ノードN12TDCを充電させる。ステップS24-6Chargesharesense続いて、ビット線BLの電位をノードN12TDCに転送する。信号BLPREを非選択VSSとしてトランジスタ76をオフさせる。信号BLCCLAMPを選択Vsenevとし、偶数ビット線BLiとノードN12TDCとを電気的に接続する。もし、この偶数ビット線BLiに接続されたメモリセルトランジスタMTがすべて消去状態であれば、チャージシェア後であっても偶数ビット線BLiの電位は‘H’レベルに相当する電圧VDDとされる消去ベリファイパスpass。一方、すべて消去状態でなければ、チャージシェア後であっても偶数ビット線BLiの電位は‘L’レベルに相当する消去ベリファイフェイルfail。ステップS24-7REGH続いて、信号REGを選択して、DDCをオフさせる。この際、PDCのノードN1bは’L’レベル、ノードN1aは’H’レベルであるとする。ステップS24-8PDCReset続いて、信号PRST1を選択して電流8を発生させ、ノードN1bを’H’レベル、ノードN1aを’L’レベルとしてラッチデータを反転させ、PDCのラッチデータをリセットする。ステップS24-9SENH続いて、信号SEN1を選択Hレベルしてトランジスタ80をオンとして、ノードN12TDCの電位をPDCに取り込むセンス動作を行う。この際、ノードN12TDCが’H’レベルとして上記消去ベリファイパスpassする場合、MOSトランジスタ79がオン状態となり、信号REGを選択‘H’レベルとすることで、PDCの保持データは‘H’レベルから‘L’レベルへと遷移する。これに対し、ノードN12TDCが’L’レベルとして上記消去ベリファイフェイルfailする場合、MOSトランジスタ79はオフ状態とされる。従って、たとえ信号REGを選択‘H’レベル、PDCの保持データは‘H’レベルのままとなる。<消去ベリファイodd>次に、奇数ビット線BLioddの消去ベリファイ動作について説明する。ステップS24-10SABLchargeまず、信号BLCCLAMP、信号BLPREを選択して、MOSトランジスタ76,81をオン状態とし、電流10を流し、ノードN12TDCの電位を電圧VDDとする。ステップS24-11BL遷移waitTDC充電続いて、ゲート信号BLCCAMPの電位を非選択VSSとし、トランジスタ81をオフさせ、ビット線BLの電位が遷移するまで待機し、信号BLPREを選択Vsgとしてトランジスタ76をオンさせて、ノードN12TDCと内部電源電圧とを導通させて、ノードN12TDCを内部電源電圧VDDに充電させる。ステップS24-12Chargesharesense続いて、ノードN12TDCの電位をPDCに取り込むセンス動作を行う。この際、ノードN12TDCが’H’レベルとして消去ベリファイパスpassする場合、MOSトランジスタ79がオン状態となり、PDCの保持データは‘H’レベルから‘L’レベルへと遷移する。これに対し、ノードN12TDCが’L’レベルとして上記消去ベリファイフェイルfailする場合、MOSトランジスタ79はオフ状態とされる。従って、PDCの保持データは‘H’レベルのままとなる。<消去ベリファイ演算>次に、偶数、奇数ビット線の消去ベリファイについての演算について、説明する。ステップS24-13EVFYevenodd演算まず、信号BLCCLAMP、信号BLPREを非選択VSSとして、トランジスタ76、81をオフさせる。信号REGを選択VDDし内部電源電圧VSSとすることで、DDCを介して、図中の電流13に流し、ノードN12TDCの電位を放電する。この際、ノードN12TDCの電位関係により、以下のように、演算できる。’H’レベルである場合は、偶数ビット線evenの消去ベリファイはパスpassし’H’レベル、奇数ビット線oddの消去ベリファイはパスpassし’H’レベルである。’L’レベルである場合は、偶数ビット線evenの消去ベリファイはパスpassし’H’レベル、奇数ビット線oddの消去ベリファイはフェイルfailし’L’レベルである可能性がある。’L’レベルである場合は、偶数ビット線evenの消去ベリファイはフェイルfailし’L’レベル、奇数ビット線oddの消去ベリファイはパスpassし’H’レベルである可能性がある。’L’レベルである場合は、偶数ビット線evenの消去ベリファイはフェイルfailし’L’レベル、奇数ビット線oddの消去ベリファイはフェイルfailし’L’レベルである可能性がある。ステップS24-14PDCReset続いて、PRSTを選択Hしてトランジスタ71をオンさせて電流14を流し、ノードN1bを’H’レベル、ノードN1aを’L’レベルとしてラッチデータを反転させ、PDCのラッチデータをリセットする。ステップS24-15Sense続いて、SEN1を選択Hしてトランジスタ80をオンさせて電流15を流し、PDCの電位をセンスする。この際、PDCの電位関係により、以下のように、演算できる。’L’レベルである場合は、偶数ビット線evenの消去ベリファイはパスpassし’H’レベル、奇数ビット線oddの消去ベリファイはパスpassし’H’レベルである。’H’レベルである場合は、偶数ビット線evenの消去ベリファイはパスpassし’H’レベル、奇数ビット線oddの消去ベリファイはフェイルfailし’L’レベルである可能性がある。’H’レベルである場合は、偶数ビット線evenの消去ベリファイはフェイルfailし’L’レベル、奇数ビット線oddの消去ベリファイはパスpassし’H’レベルである可能性がある。’H’レベルである場合は、偶数ビット線evenの消去ベリファイはフェイルfailし’L’レベル、奇数ビット線oddの消去ベリファイはフェイルfailし’L’レベルである可能性がある。ステップS24-0一括検知シリアルモード続いて、上記判断を行う一括検知シリアルモードについて説明する。一括検知とは、消去状態か否かを判断する一括して検知する動作である。まず、信号CSLを非選択‘L’レベルとしてMOSトランジスタ65,66をオフさせる。続いて、信号CHK1を選択してトランジスタ78をオンさせ、図中の電流0を流しして、この際の端子COMの電圧関係により、メモリセルトランジスタMTが消去状態か否かを判断する。本例では、PDCノードN1bが‘H’レベルである場合、消去ベリファイがフェイルfailであるとする。この際、端子COMが‘H’レベルを維持すれば、消去ベリファイパスpassである。一方、端子COMが‘H’レベルから‘L’レベルに遷移すれば、消去ベリファイフェイルfailである。<2-5.NOT演算>次に、図15を用い、第2の実施形態に係るセンスユニットSUのNOT演算動作について説明する。NOT演算動作は、PDCの保持データノードN1bが反転されることにより行うステップS25-1TDCVSSまず、信号BLPREを選択‘H’レベルし、MOSトランジスタ76をオンさせ、ノードN12TDCと内部電源電圧VSSとの間に図中の電流1を発生させる。このステップにより、ノードN12TDCが接地電源電圧VSSレベルとされる。ステップS25-2PDCTDC続いて、信号REGを選択Vsgしトランジスタ74をオンさせ、図中の電流2を発生させ、PDCに格納された‘0’または‘1’のデータを、ノードN12TDCに転送させる。ステップS25-3PDCreset続いて、PDCリセット動作を行うために、信号PRSTを選択‘H’レベルし、MOSトランジスタ71をオンさせ、図中の電流3を発生させ、PDCのノードN1bを電源電位すなわち‘H’レベルとする。ステップS25-4Sense続いて、信号SEN1を選択‘H’レベルしてMOSトランジスタ80をオンさせる。この際、ノードN12TDCから転送されたデータが‘0’データである場合、ノードN1bの電位は‘H’レベルを維持する。一方、ノードN12TDCから転送されたデータが‘1’データである場合、ノードN1bの電位は‘H’レベルから‘L’レベルへ遷移する。<PDCからSDCへのデータ転送動作>次に、図17および図18を用い、第2の実施形態に係るセンスユニットSUのPDCからSDCへのデータ転送動作について説明する。この説明においては、図17に示すタイミングチャートに則して説明する。ここでは、PDCのノードN1bにラッチされた’H’レベルのデータを、SDCのノードN2bに転送する経路Read転送経路、ProgData転送経路について説明する。<Read転送経路>ステップS26-1まず、時刻t1の際、信号LAT2n、SEN2を選択Lレベルとし、SDCのノードN2bに’H’レベルのデータをセットさせる。ステップS26-2続いて、時刻t2の際、信号PRSTを選択し、電流1を発生させる。ステップS26-3続いて、時刻t3の際、信号P2Sを選択してトランジスタN22をオンさせ、PDCのノードN1bにラッチされた’H’レベルのデータを、SDCのノードN2bに転送するデータ読み出しRead経路を形成する。<ProgData転送経路>ステップS26-4まず、信号SEN1を選択してトランジスタ80をオンさせる。ステップS26-5続いて、時刻t5の際、信号PRST2を非選択Lレベルとしてトランジスタ71-2をオフさせる。ステップS26-6続いて、オフされたトランジスタ71-2により’H’レベルが転送され、SDC、SDCn中のNMOSトランジスタがオンするため、電流6が発生し、’L’レベルが固定される。ステップS26-7続いて、時刻t7の際、信号SEN2を非選択’H’レベルとしてトランジスタP22をオフさせ、ProgData転送経路を形成し、SDCに転送データをラッチさせる。ステップS26-8続いて、時刻t8の際、信号LAT2nを非選択’H’レベルとしてトランジスタP21をオフさせ、ラッチさせたデータをセットする。ステップS26-9続いて、時刻t9の際、信号P2Sを非選択’L’レベルとしてトランジスタN22をオフさせ、形成したProgData転送経路を閉じる。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1と同様の効果が得られる。さらに、第2の実施形態に係るセンスユニットSUは、上記センス部11Aに加え、PMOSトランジスタP21,P22がAND接続されるインバータ68-2,69-2を有するキャッシュ部11Bを更に備える。PMOSトランジスタP21のソースは内部電源電圧VDDに接続され、ドレインはインバータ68-2の制御端子インバータ68-2を構成するPMOSトランジスタのソースに接続され、ゲートにはカレント電位信号LAT2nが与えられる。PMOSトランジスタP22のソースは内部電源電圧VDDに接続され、ドレインはインバータ69-2の制御端子インバータ69-2を構成するPMOSトランジスタのソースに接続され、ゲートにはカレント電位信号SEN2nが与えられる。そのため、別個独立にカレント電位信号SEN2N,LAT2nを制御することで、SDCを構成するトランジスタPMOSのスイッチング電流iを制限して、SDCの充電を鈍らせることができる。より具体的には、図19、図20の上段示すように、例えば、データ読み出し動作において上記ステップS21-4の際などに、SDC中のカレント信号SEN2Nを制御して、SDC中の電流iPMOSを制御する。そのため、図19、図20の下段示すように、SDCを構成するトランジスタPMOSのスイッチング電流iPMOS:I2をより低減して制限I2<I1することにより、SDCの充電を鈍らせることができる。結果、よりピーク電流を低減でき、電源電圧ドロップを低減できる点で、有利である。このように、必要に応じて、本例を適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"