第1の端部127および第2の端部129を含む第1の複数の導電ビア115、120、125を、第1の半導体チップ15の層80内に形成するステップと、第1の導体パッド65を、前記第1の複数の導電ビアの前記第1の端部127とオーミック接触するように形成するステップと、を含む製造方法。第3の端部および第4の端部を含む第2の複数の導電ビア130、135、140を、前記層80内に形成するステップと、第2の導体パッド70を、前記第3の端部とオーミック接触するように形成するステップと、を含む請求項1に記載の方法。導体構造90を、前記第1の複数の導電ビアの前記第2の端部とオーミック接触するように形成するステップを含む、請求項1に記載の方法。前記導体構造は、再配線層構造を備える、請求項3に記載の方法。入力/出力構造40を、前記第1の導体パッドに結合するステップを含む、請求項1に記載の方法。前記入力/出力構造は、はんだバンプ40または導電ピラー240を備える、請求項5に記載の方法。第2の半導体チップ25を前記第1の半導体チップ上に積層するステップを含む、請求項1に記載の方法。前記第1の半導体チップを回路基板20上に実装するステップを含む、請求項1に記載の方法。前記第1の複数の導電ビアは、トレンチ200、205、210を前記第1の半導体チップ内に形成し、前記トレンチ内に導電材料を配置することにより形成される、請求項1に記載の方法。第1の端部127および第2の端部129を含む第1の複数の導電ビア115、120、125を、第1の側面112および第2の対向する側面113を有する第1の半導体チップ15の層80内に形成するステップと、第1の導体構造65を、前記第1の側面に隣接させ、かつ、前記第1の複数の導電ビアの前記第1の端部とオーミック接触させて形成するステップと、第2の導体構造90を、前記第2の側面に隣接させ、かつ、前記第1の複数の導電ビアの前記第2の端部とオーミック接触させて形成するステップと、を含む製造方法。前記第1の導体構造は導体パッドを備え、前記第2の導体構造は再配線層構造を備える、請求項10に記載の方法。入力/出力構造40を、前記第1の導体構造に結合するステップを含む、請求項10に記載の方法。前記入力/出力構造は、はんだバンプ40または導電ピラー240を備える、請求項12に記載の方法。第2の半導体チップ25を前記第1の半導体チップ上に積層するステップを含む、請求項10に記載の方法。層80を含む第1の半導体チップ15と、前記第1の半導体チップに結合された第1の導体パッド65と、前記層を縦貫し、第1の端部127および第2の端部129を有する第1の複数の導電ビア115、120、125であって、前記第1の端部が前記第1の導体パッドとオーミック接触する導電ビアと、を備える装置。前記第1の半導体チップに結合された第2の導体パッド70と、前記層を縦貫し、第3および第4の端部を有する第2の複数の導電ビア130、135、140とを備え、前記第3の端部は、前記第2の導体パッドとオーミック接触する、請求項15に記載の装置。前記第1の複数の導電ビアの前記第2の端部とオーミック接触する導体構造90を備える、請求項15に記載の装置。前記導体構造は、再配線層構造を備える、請求項17に記載の装置。前記第1の導体パッドに連結された、はんだバンプ40または導電ピラー240を備える、請求項15に記載の装置。前記第1の半導体チップ上に積層された第2の半導体チップ25を備える、請求項15に記載の装置。前記第1の半導体チップに結合された回路基板20を備える、請求項15に記載の装置。層80を含む第1の半導体チップ15と、前記第1の半導体チップに結合された第1の導体パッド65と、前記層を縦貫し、第1の端部127および第2の端部129を有する第1の複数の導電ビア115、120、125であって、前記第1の端部が前記第1の導体パッドとオーミック接触する導電ビアとを備える、コンピュータ読取可能媒体に格納された命令として具現化される装置。本発明は、前述の不都合の1つ以上の影響を克服または低減するものを提供することを目的とする。本発明の1つの態様によると、第1の複数の導電ビアを第1の半導体チップの層内に形成することを含む製造の方法が提供される。第1の複数の導電ビアは、第1の端部および第2の端部を含む。第1の導体パッドは、第1の複数の導電ビアの第1の端部とオーミック接触して形成される。本発明の別の態様によると、第1の複数の導電ビアを第1の半導体チップの層内に形成することを含む製造の方法が提供される。第1の複数の導電ビアは、第1の端部および第2の端部を含む。第1の半導体チップは、第1の側面および第2の対向する側面を有する。第1の導体は、第1の側面に隣接して形成され、また、第1の複数の導電ビアの第1の端部とオーミック接触して形成される。第2の導体は、第2の側面に隣接して形成され、また、第1の複数の導電ビアの第2の端部とオーミック接触して形成される。本発明の別の態様によると、層を有する第1の半導体チップと、第1の半導体チップに結合された第1の導体パッドとを含む装置が提供される。第1の複数の導電ビアは、層を縦貫し、第1の端部および第2の端部を含む。第1の端部は、第1の導体パッドとオーミック接触して形成される。本発明の前述のおよびその他の利点は、以下の詳細な説明を読み、そして図面を参照することで明らかになるであろう。2つ以上の積層された基板を含む半導体チップデバイスの様々な実施形態が本明細書において説明される。1つの例は、複数のTSVを有する少なくとも1つの半導体チップを含む。しかしながら、複数のTSVは、バンプまたはピラーパッドなどの所与の導体構造とオーミック接触して形成される。TSVとパッドとの接続の冗長性のために、所与のTSVに故障があってもパッドの回路を開放しないで済む。追加的な詳細が以下に説明される。以下に説明する図面においては、同一の要素が2つ以上の図面に現れる場合には、参照番号は一般的に繰り返される。次に図面、具体的には図1をみると、回路基板20上に実装された半導体チップ15を含む半導体チップデバイス10の例示的な実施形態の分解斜視図が示されている。半導体チップ15は、積層された配置でその上に実装された1つ以上のその他の半導体チップを有するように適合される。このうちの1つが示され、符号を25とされている。半導体チップ15は、複数の相互接続構造を経由して回路基板20と電気的に接合していてもよく、相互接続構造は、導電ピラー、はんだ接合またはその他の種類の相互接続子であってもよい。この例示的な実施形態において、半導体チップ15は、複数のはんだ接合を経由して回路基板20と電気的に接合していてもよく、はんだ接合は、対応する回路基板20のはんだ構造30に金属学的に接合する半導体チップ15のそれぞれのはんだ構造図示せずから構成されていてもよい。回路基板20は、同様に、複数の入力/出力構造により別の回路基板またはその他のデバイスなどの別の電子デバイスと電気的に接合していてもよい。この例示的な実施形態において、入力/出力構造は、はんだボール35のアレイから構成される。しかしながら、当業者であれば、ピングリッドアレイ、ランドグリッドアレイまたはその他の相互接続構造など、その他の種類の相互接続構造も同様に使用できることを理解するであろう。本明細書において開示された半導体チップ15の例示的な構造は、特定の電子的機能に依存しない。このように、半導体チップ15および半導体チップ25は、エレクトロニクスにおいて用いられる任意の多種多様な異なる回路デバイス、例えば、マイクロプロセッサ、グラフィクスプロセッサ、組み合わされたマイクロプロセッサ/グラフィクスプロセッサ、特定用途向け集積回路、メモリデバイス、レーザなどの能動型光学デバイスなどであってよく、また、単一コアまたは多重コアであってよいし、さらに追加のダイスに水平に積層されてもよい。さらに、半導体チップ15および25の一方または両方は、なんらかの論理回路の有無によらず、インターポーザとして構成される可能性がある。したがって、用語チップは、インターポーザを含む。半導体チップ15および25は、シリコンもしくはゲルマニウムなどのバルク半導体、または、シリコンオンインシュレータ材料などの絶縁材料上の半導体、または、他のチップ材料から構成されていてもよい。本明細書において開示された半導体チップ15の例示的な構造は、特定の電子的回路基板機能に依存しない。このように、回路基板20は、半導体チップパッケージ基板、回路カード、または、実質的にいかなるその他のタイプのプリント回路基板であってもよい。モノリシック構造を回路基板20のために使用することもできるが、より一般的な構成ではビルドアップ設計を使用する。この点で、回路基板20は、1つ以上のビルドアップ層がその上に形成され、また、追加的な1つ以上のビルドアップ層がその下に形成される、中心コアから構成されていてもよい。コア自体は、1つ以上の層の積層体から構成されてもよい。半導体チップパッケージ基板として実装される場合、回路基板20内の層の数は、4層から16層以上まで変動することが可能である。とはいえ、4層よりも少なくてもよい。いわゆるコアレス設計もまた使用されてもよい。回路基板20の層は、金属の相互接続子が組み入れられている、例えば様々な公知のエポキシなどの絶縁材料から構成されていてもよい。ビルドアップ以外の多重層構成も使用できる可能性がある。任意選択で、回路基板20は、パッケージ基板またはその他のプリント回路基板に適する、公知のセラミックまたはその他の材料から構成されていてもよい。回路基板20には、半導体チップ15および25と、例えば別の回路基板などの別のデバイスとの間に、電力、接地および信号伝達を提供するための多数の導体配線およびビアならびにその他の構造図示せずが備わっている。回路基板20は、図示されたボールグリッドアレイなどの入力/出力アレイにより、別のデバイス図示せずに電気的に接続されてもよい。ボールグリッドアレイは、それぞれのボールパッド図示せずに金属学的に結合される前述の複数のはんだボール35を含む。ボールパッド図示せずは、図示されていない、複数の相互接続配線およびビアならびにその他の構造により、回路基板20内の様々な導体パッドに相互接続される。半導体チップ15の付加的な詳細は、図2と共に説明される。図2は、断面2-2における図1の断面図である。図2の説明の前に、図1の断面2-2は、半導体チップ15の小さい部分を通過することに注意されたい。そのことを踏まえて、次に図2に注目する。簡単に上述したように、半導体チップ15は、回路基板20の相互接続構造30に金属学的に接合するように設計された複数の入力/出力構造を含んでいてもよい。これらの例示的な相互接続構造のうちのいくつかは、それぞれはんだバンプ40および45から構成されていてもよい。はんだバンプ40および45は、例えば無鉛はんだまたは含鉛はんだなどの様々な種類のはんだから構成されていてもよい。適切な無鉛はんだの例は、錫-銀はんだおよそ錫97.3、銀2.7、錫-銅はんだおよそ錫99、銅1、錫-銀-銅はんだおよそ錫96.5、銀3、銅0.5などを含む。含鉛はんだの例には、共晶点またはその近傍の組成比の錫-鉛はんだなどを含む。上述のように、はんだボール40および45は、所望に応じて、導電ピラーまたはその他の種類の相互接続構造に置き換えてもよい。ここに、はんだバンプ40および45はそれぞれ、アンダーバンプメタルUBM構造50および55に結合される。UBM構造50および55は、不動態化構造60の上および内部に形成され、これは、絶縁材料のモノリシック膜または積層膜であってもよい。UBM構造50および55は、次に、導体構造すなわちパッド65および70に接続される。導体パッド65および70は、中間誘電体層とメタライゼーション層とが交互に重なった複数の層図示せずを含む、メタライゼーション層75であるものの一部分を実際に形成する導体パッドから構成されていてもよい。図2は、導体パッド65および70、ならびに、メタライゼーション層75が、原寸に比例するように示されていないため、本質的にいくぶん概略的であることが理解されるべきである。いずれにしても、金属相互接続層75に使用される中間誘電体層図示せずは、公知の二酸化ケイ素、その他の種類のケイ酸塩ガラス、低誘電率の誘電体膜などから構成されていてもよい。層75内のメタライゼーション構造は、金属パッド65および70、ならびに、UBM構造50および55と同様に、例えば、銅、銀、ニッケル、白金、金、アルミニウム、パラジウム、これらの合金もしくは積層物などの様々な導体から構成されていてもよい。導体パッド65および70は、公知の、めっき、化学気相蒸着CVDなどの材料配置技術、および、化学エッチング、レーザアブレーションなどによるリソグラフィなどのパターン形成技術によって形成されてもよい。半導体チップ15は、バルク層またはレイヤ80と、多数のトランジスタ、キャパシタおよびその他の回路デバイスがそこに形成されていてもよいデバイス層またはレイヤ85と、メタライゼーション層またはレイヤ75とが存在してもよい点において重層的な構造である。メタライゼーション層75は、素子層85上に連続的に築きあげられた中間誘電体層の間に挟まれた一連のメタライゼーション層として形成されていてもよい。半導体チップ15は、半導体チップ25などの別の半導体チップをその上に積層するように設計されるため、背面のメタライゼーションスキームが提供される。この点において、再配線層RDL90が半導体層80上に形成されていてもよい。RDL90は、ビルドアップまたは別の方法で堆積された絶縁材料の1つ以上の層のモノリシックまたは積層構造であってもよく、絶縁材料は、同じまたは異なるレベル上にあってもよい1つ以上のRDLメタライゼーション構造と織り交ぜられている。この例示的な実施形態においては、RDLメタライゼーション構造95および100は視認可能である。絶縁または不動態化層105および複数の入力/出力構造110がRDL90の上に載せられてもよい。不動態化層105は、複数の絶縁膜のモノリシックまたは積層であってもよく、本明細書の他のところに記載した不動態化構造層60に使用されたものと同じ種類の材料から構成されていてもよい。入力/出力構造110は、導体ピラー、パッド、はんだ接合などであってもよく、図2に示す半導体チップ25との電気的接合を確立するために使用される。相互接続構造110は、例えば、銅、銀、ニッケル、白金、金、アルミニウム、パラジウム、これらの合金もしくは積層物、はんだなどの様々な導体から構成されていてもよい。RDL構造95および100は、相互接続構造110のうちの1つ以上に接続してもよい。半導体チップ15の対向する側面112と113との間、より詳細には、RDL構造95および100と導体パッド65および70との間において、導電性の経路を確立するために、そのうちの3つが視認可能であり、符号115、120および125とされている複数のTSVが、半導体層80中に形成されて、デバイス層85およびメタライゼーション層75を通じて延び、RDL構造95を導体パッド65に接続してもよい。このようにして、TSVのそれぞれの端部127は、導体パッド65に接触し、その反対の端部129は、RDL構造95に接触する。同様の複数のTSV130、135および140は、RDL構造100を導体パッド70に電気的に接続してもよい。本明細書において、用語TSVおよび半導体は一般的に使用されており、ここで半導体層80は、シリコン以外の材料、またさらに、二酸化ケイ素、オルトケイ酸テトラエチルまたはその他などの絶縁材料から構成されていてもよいことが理解されるべきである。1つのパッドに対して単一のTSVを使用する従来型の半導体チップ設計とは異なり、本明細書において開示された実施形態は、TSV115、120および125、ならびに導体パッド65のように、所与の導体パッドに対して複数のTSVを使用する。所与の導体パッドに対して多重のTSVを使用することにより、熱ストレスの広がりを改善し、電流密度ひいてはジュール発熱を低減する。これにより、エレクトロマイグレーション寿命を増加できる。多重のTSVを所与の導体パッドに接続することにより、例えば、ストレスマイグレーション破壊に起因する、TSVのうちの1つの故障は、その他の残りのTSVによって補償することができる。TSV115、120、125、130、135および140は、例えば、銅、タングステン、グラフェン、アルミニウム、白金、金、パラジウム、これらの合金などの様々な材料から構成されていてもよい。クラッド構造が想定される。TSV115、120および125の付加的な詳細は、図2における断面3-3での断面図である図3をここで参照することによって理解されるであろう。断面3-3に本格的に向かう前に、断面3-3は、導体パッド65近傍のTSV115、120および125を通過することに注意されたい。ここで、図3に注目する。断面3-3の位置に起因して、TSV115、120および125は断面として表れているが、下層の導体パッド65は、メタライゼーション層75によって覆い隠されており、したがって仮想線で示されていることに注意されたい。導体パッド65に接続されたTSVは、3つのTSV115、120および125よりも多数であってもよく、ここではまさしくさらに6つのTSVを含んでいてもよく、まとめて符号145とされている。この例示的な実施形態において、TSV115、120、125および145は、一般的に下層の導体パッド65の設置面をたどるアレイ状に配置されてもよい。しかしながら、当業者であれば、所与の導体パッドに接続されるTSVの実際の空間的な配置は、導体パッド65が可能であるのと同様に様々に異なる形状をとってもよいことを理解するであろう。TSV115、120、125および145の構成は、一般的にモノリシックであってもよいことにも注意されたい。しかしながら、また、図4に示す代替の実施形態と共に述べたように、その他の配置もまた使用されてもよい。次に図4に注目すると、下層の導体パッド65に接続される複数のTSV115’の、図3と同様であるが代替の例示的な実施形態を示す断面図である。ここに、導体パッド65は、実際にはメタライゼーション層75の下に配置されるために、ふたたび仮想線で示されている。ちょうど述べたように、所与のTSVに対してモノリシック配置以外が使用されてもよい。このように、TSV115’は、被覆150およびポリマーコア155から構成されていてもよい。被覆150は、銅、タングステン、グラフェン、アルミニウム、白金、金、パラジウム、これらの合金などから構成されていてもよい。ポリマーコア155は、所望に応じて、導電性または非導電性であってもよい、様々なポリマーから構成されていてもよい。例には、Namics119、公知のエポキシなどを含む。これらのいわゆる環状TSVは、めっきプロセスの間、電界発生を厳重に管理する方法による、入念に調整されためっきによって形成することができる。上述のように、所与の導体パッドに関係するTSVの配置は、大きく変動することもある。この点で、次に図5に注目すると、図5は、図3と同様であるが代替の例示的な実施形態を示す断面図であり、多重のTSV115が下層の導体パッド65に接続される。導体パッド65は、メタライゼーション層75の下というその位置のために、ここでも仮想線で示されている。ここに、TSV115は、導体パッド65のいくらか矩形の設置面とは必ずしも一致しない十字様の配置で配置される。繰り返すが、非常に多様な配置が使用されて、さらに所与の導体パッドに関係する多重のTSVの技術的利点を得ることもできる。上述の例示的な実施形態において、頂部から底部まで連続的な構造として、すなわち、図2に示す半導体デバイス層85およびメタライゼーション層75を通過して、様々なTSVが製作されている。しかしながら、当業者であれば、多層構造がTSVに使用できることを理解するであろう。この点で、次に図6に注目すると、図6は、図2と同様であるが、半導体チップ15’の代替の例示的な実施形態を示す断面図であり、半導体チップ15’は、2~3の注目すべき例外を除いて、本明細書の他のところに記載した半導体チップ15と実質的に同様に構成されてもよい。ここに、複数のTSV160、162および164は、UBM構造50に接続してもよく、複数のTSV166、168および169は、UBM構造55に接続してもよい。しかしながら、TSV160および164は、それぞれTSV延長部170および172により接続し、TSV166および169は、それぞれTSV延長部174および176により接続する。ここで、TSV延長部170、172、174および176は、不動態化構造60を通り抜けて形成されていてもよい。複数のTSVを形成するための例示的なプロセスは、ここで図7、8、9、10、11および12を参照することによって理解される場合があるが、最初に図7を参照すると、図7は、処理の準備段階における、半導体チップ15の断面図である。この段階において、デバイス層85は、数多くの公知の処理ステップを用いて製作されている。メタライゼーション層75はまた、TSVの形成前に、完全にもしくは部分的に完成してもよく、または、完成しなくてもよい。この時点で半導体チップ15は厚さZを有し、これは主に半導体層80によって占められ、図2に示すTSVおよびRDL90の形成後の最終的な厚さよりも大きい。この時点で、適切なリトグラフィマスク178がデバイス層85に適用され、リソグラフィでパターン形成されて、開口180、184、188、192、196および198を設けてもよい。これらは、引き続いて形成されるTSV115、120、125、130、135および140の所望の位置に対応する。マスク178は、公知のネガ型またはポジ型のいずれか一方のフォトレジスト材料から構成されていてもよい。任意選択で、非接触式またはハードマスクでさえも使用できる可能性がある。次に図8を参照すると、マスク178のパターン形成に続いて、半導体層80内に深型トレンチ200、205、210、215、220および225を形成するための材料除去プロセスが使用されてもよい。トレンチ200、205、210、215、220および225は、プラズマ支援を伴うもしくは伴わない化学エッチング、または、その他の材料除去技術により形成されていてもよい。過度の加熱を避けるために注意が必要であるが、レーザアブレーションを使用することもできる場合がある。言うまでもなく、マスク178内の開口180、184、188、192、196および198は、最終的に形成されるトレンチ200、205、210、215、220および225が所望の設置面を有するようにパターン形成される。後に形成されるTSVの組成に応じて、半導体層80への接着と、原子、分子、またはTSVの大部分の半導体層80およびデバイス層85内へのマイグレーション阻止との両方を容易にするために、トレンチ200、205、210、215、220および225内にライナ膜を適用する必要があるかもしれない。図9は、拡大されて示されているトレンチ200を示す断面図である。ライナ層230は、トレンチ200内に形成されて、トレンチ200の側壁だけでなく、素子層85の側壁も被覆されてもよい。ライナ層230は、二酸化ケイ素などの様々な材料から構成されていてもよい。公知のプラズマ支援を伴うもしくは伴わないCVD技術は、ライナ層230を堆積するために使用されてもよい。その他のトレンチ205、210、215、220および225に関しても同様になされてもよい。図8に示すマスク178は、灰化、溶媒の除去などによって、または、非接触式のマスクが使用される場合は剥離によって、ライナ層230の形成前または形成後に除去されてもよい。図7および図8に示すエッチマスク178の除去に続いて、TSV115、120、125、130、135および140は、図10に示すように、それぞれトレンチ200、205、210、215、220および225に形成されてもよい。本明細書の他のところに記載したように、TSV115、120、125、130、135および140は、所望に応じて完全な柱状体として、または、環状TSVとして、それぞれトレンチ200、205、210、215、220および225に形成されてもよい。めっきプロセスは、所望に応じて、単一工程バイアスめっきプロセスであってもよく、バイアスめっきプロセスに続く非バイアスシード層めっきプロセスであってもよい。TSV115、120、125、130、135および140が図2に示す後に形成されるRDL90内の構造とオーミック接触を確立可能にするために、半導体層80は、図11に示すように薄膜化されてもよい。ここに、半導体層80の部分227は、化学機械平坦化CMPにより好都合に除去されてもよいが、その他の材料除去技術をCMPの代わりに、または、CMPと共に使用する可能性がある。TSV115、120、125、130、135および140を図12に示すように露出した状態で、図2に示すRDL90は、公知の絶縁材料堆積技術および導体材料堆積技術ならびにパターン形成技術を用いて製作されてもよく、これらの技術の数は、RDL90の複雑さに応じて、多重の層を超えることもあり得る。同様に、不動態化構造95および相互接続構造110の製作は、RDL90の形成の後に続いてもよい。ふたたび図1を参照すると、半導体チップ25は、半導体チップ15に積層され、そこへ、使用されるチップ間インタフェースの種類に応じて、はんだリフロー、圧着またはその他の技術により電気的に接続されていてもよい。当業者であれば、半導体チップ25は、所望に応じてウエハレベルまたはダイレベルにて、半導体チップ15上に積層する可能性があることを理解するであろう。半導体チップ15および25は、単独に、または、大量に回路基板20に実装されてもよい。本明細書において開示された例示的な実施形態のいずれかは、例えば、半導体、磁気ディスク、光学ディスクもしくはその他の記憶媒体などのコンピュータ読取可能媒体に、または、コンピュータデータ信号として、配置された命令として具現されてもよい。命令すなわちソフトウェアは、本明細書において開示された回路構造を統合および/またはシミュレート可能であってもよい。例示的な実施形態において、CadenceAPD、CadenceSpectra、Encoreなどの電子設計自動化プログラムは、開示された回路構造を統合するために使用されてもよい。得られたコードは、開示された回路構造を製作するために使用されてもよい。本発明は種々の修正および代替的な形態の影響を受けやすい場合がある一方で、特定の実施形態が例示を目的として図面に示されそして本明細書において詳細に説明されてきた。しかし、本発明は開示されている特定の形態に限定されることを意図するものでないことが理解されるべきである。むしろ、本発明は、以下の添付の特許請求の範囲によって画定される本発明の精神及び範囲内に含まれる全ての修正、均等物および代替案に及ぶことになる。