複数のメモリセルがアレイ状に配列されたメモリセルアレイと、前記メモリセルからデータを読み出すリード回路と、前記メモリセルのワード線を駆動するワード線ドライバと、前記メモリセルの特定の特性を制御する特性制御部と、前記メモリセルの特定の特性が制御された時の前記特性の分布に基づいて、前記ワード線の電位を調整するワード線電位調整部と、前記メモリセルの特定の特性が制御された時に前記メモリセルから読み出されたデータの反転数をカウントするカウンタと、前記カウンタによるカウント結果を期待値と比較するコンパレータとを備え、前記特性制御部は、前記カウント結果が前記期待値と一致した時の前記メモリセルの特性に基づいて前記特性の分布を推測することを特徴とするワード線電位制御回路。前記メモリセルの特定の特性は、前記メモリセルにデータが保持されている時の安定性であることを特徴とする請求項1に記載のワード線電位制御回路。前記メモリセルはSRAMセルであり、前記特性制御部は、前記SRAMセルのソース電位を制御するソース電位制御部であることを特徴とする請求項2に記載のワード線電位制御回路。前記期待値として第1の期待値と第2の期待値が設けられ、前記特性制御部は、前記カウント結果が前記第1の期待値と一致した時の前記メモリセルの特性の第1の制御値と、前記カウント結果が前記第2の期待値と一致した時の前記メモリセルの特性の第2の制御値に基づいて前記特性の分布を推測することを特徴とする請求項1から3のいずれか1項に記載のワード線電位制御回路。前記第1の制御値と前記第2の制御値との平均値が前記特性の分布の平均値以下になるように、第1の期待値と前記第2の期待値が設定されることを特徴とする請求項4に記載のワード線電位制御回路。本発明の一つの実施形態の目的は、製造バラツキや動作温度などに応じてワード線電位を適正化することが可能なワード線電位制御回路を提供することである。実施形態のワード線電位制御回路によれば、メモリセルアレイと、リード回路と、ワード線ドライバと、特性制御部と、ワード線電位調整部とが設けられている。メモリセルアレイは、複数のメモリセルがアレイ状に配列されている。リード回路は、前記メモリセルからデータを読み出す。ワード線ドライバは、前記メモリセルのワード線を駆動する。特性制御部は、前記メモリセルの特定の特性を制御する。ワード線電位調整部は、前記メモリセルの特定の特性が制御された時の前記特性の分布に基づいて、前記ワード線の電位を調整する。以下、実施形態に係るワード線電位制御回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係るワード線電位制御回路の概略構成を示すブロック図である。図1において、ワード線電位制御回路には、メモリセルアレイ1、クロック発生部2、ロウデコーダ3、ワード線ドライバ4、カラムデコーダ5、カラムセレクタ6、リード/ライト回路7、カウンタ8、タイミング制御部9、セレクタ10、コンパレータ11、ワード線電位調整部12およびソース電位制御部13が設けられている。ここで、メモリセルアレイ1には、メモリセルMCがロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルMCは、相補的にデータを記憶することができ、例えば、SRAMセルを用いることができる。また、メモリセルアレイ1には、メモリセルMCのロウ選択を行うワード線wl0~wlmmは正の整数がロウごとに設けられるとともに、メモリセルMCのカラム選択を行うビット線blt0~bltk、blc0~blckkは正の整数がカラムごとに設けられている。なお、メモリセルアレイ1のセル数は、例えば、2Kビットに設定することができる。クロック発生部2は、リードおよびライトの基準となるクロックを発生させることができる。ロウデコーダ3は、ロウアドレスに基づいてメモリセルMCのロウ選択を行わせるワード線wl0~wlmを選択することができる。ワード線ドライバ4は、ロウデコーダ3にて選択されたワード線wl0~wlmを駆動することができる。カラムデコーダ5は、カラムアドレスに基づいてメモリセルMCのカラム選択を行わせるビット線blt0~bltk、blc0~blckを選択することができる。カラムセレクタ6は、カラムデコーダ5にて選択されたビット線blt0~bltk、blc0~blckをリード/ライト回路7に接続することができる。なお、リード回路としては、メモリセルMCからビット線blt0~bltk、blc0~blck上に読み出された信号に基づいて、メモリセルMCに記憶されているデータを検知するセンスアンプを用いることができる。ライト回路としては、書き込みデータに応じてビット線blt0~bltkとビット線blc0~blckとを互いに相補的に駆動するライトアンプを用いることができる。カウンタ8は、メモリセルMCから読み出されたデータの反転数をカウントすることができる。タイミング制御部9は、コンパレータ11による比較タイミングおよびワード線電位調整部12によるワード線電位調整タイミングを制御することができる。セレクタ10は、期待値N1~N3を切り替えてコンパレータ11に出力することができる。コンパレータ11は、カウンタ8によるカウント結果と期待値N1~N3とを比較することができる。ワード線電位調整部12は、メモリセルMCの特定の特性が制御された時の特性の分布に基づいて、ワード線wl0~wlmの電位を調整することができる。なお、メモリセルMCの特定の特性としては、メモリセルMCにデータが保持されている時の安定性を挙げることができる。このメモリセルMCの安定性を示す指標として、例えば、スタティックノイズマージンSNMを用いることができる。ソース電位制御部13は、ソース線slを介してメモリセルMCのソース電位SCFVを制御することができる。また、ソース電位制御部13は、ソース電位SCFVをスイープした時に、メモリセルMCから読み出されたデータの反転数が期待値N1、N2に一致する2点からソース電位SCFVに対するデータ反転数の分布を求めることができる。なお、このソース電位SCFVはスタティックノイズマージンSNMと相関性が高い。このため、ソース電位SCFVは、メモリセルMCのスタティックノイズマージンSNMを制御する制御値として用いることができる。また、ここで言うソース電位SCFVのスイープは、ソース電位SCFVを変更するという意味である。図2は、図1のメモリセルの回路構成の一例を示す図である。図2において、メモリセルMCには、一対の駆動トランジスタD1、D2、一対の負荷トランジスタL1、L2、一対の伝送トランジスタF1、F2が設けられている。なお、負荷トランジスタL1、L2としては、Pチャンネル電界効果トランジスタ、駆動トランジスタD1、D2および伝送トランジスタF1、F2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、駆動トランジスタD1と負荷トランジスタL1とは互いに直列接続されることでCMOSインバータが構成されるとともに、駆動トランジスタD2と負荷トランジスタL2とは互いに直列接続されることでCMOSインバータが構成されている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線wlは、伝送トランジスタF1、F2のゲートに接続されている。ここで、駆動トランジスタD1のドレインと負荷トランジスタL1のドレインとの接続点は記憶ノードNtを構成し、駆動トランジスタD2のドレインと負荷トランジスタL2のドレインとの接続点は記憶ノードNcを構成することができる。また、ビット線bltは、伝送トランジスタF1を介して記憶ノードNtに接続されている。また、ビット線blcは、伝送トランジスタF2を介して記憶ノードNcに接続されている。また、負荷トランジスタL1、L2のソースは電源電位に接続され、駆動トランジスタD1のソースはソース線slに接続され、駆動トランジスタD2のソースは接地電位に接続されている。ここで、ソース線slには、図1のソース電位制御部13を介してソース電位SCFVを与えることができる。図3は、図1のワード線ドライバ回路の1ワード線分の構成の一例を示す図である。図3において、ワード線ドライバ4には、Pチャンネル電界効果トランジスタPD、Nチャンネル電界効果トランジスタNDおよびワード線電位可変部20が設けられている。ワード線電位可変部20には、Pチャンネル電界効果トランジスタP0~Pnnは正の整数が設けられている。そして、Pチャンネル電界効果トランジスタPDとNチャンネル電界効果トランジスタNDとは互いに直列接続されることでCMOSインバータが構成されている。また、Pチャンネル電界効果トランジスタPDとNチャンネル電界効果トランジスタNDとの接続点には、ワード線wlが接続されるとともに、Pチャンネル電界効果トランジスタP0~Pnが並列接続されている。また、Pチャンネル電界効果トランジスタP0~Pnのゲートには制御信号S<0>~S<n>がそれぞれ入力される。図4は、図1のソース電位制御部の概略構成を示すブロック図である。図4において、ソース電位制御部13には、ソース電圧スイープ部21、外挿演算部22およびレジスタR1、R2が設けられている。ソース電圧スイープ部21は、ソース電位SCFVをスイープすることができる。レジスタR1は、カウンタ8によるカウント結果が期待値N1と一致した時のソース電位SCFVの値を保持することができる。レジスタR2は、カウンタ8によるカウント結果が期待値N2と一致した時のソース電位SCFVの値を保持することができる。外挿演算部22は、各レジスタR1、R2に保持されているソース電位SCFVの値に基づいて、ソース電位SCFVに対するメモリセルMCのデータ反転数の分布を推測することができる。図5は、図1のワード線電位制御回路の動作を示すフローチャートである。図5において、図1のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCに対してデータ‘0’が書き込まれるS0。この時、図2に示すように、記憶ノードNtではデータ‘0’が保持され、記憶ノードNcではデータ‘1’が保持される。次に、ワード線電位調整部12において、ワード線電位が初期値に設定されるS1。なお、ワード線電位の初期値は任意の値でよいが、ワード線電位調整時間を短くするために、ワード線電位制御回路で利用可能な最も高い電圧に設定することが好ましい。次に、ソース電位制御部13において、ソース電位SCFVが初期値に設定されるS2。なお、ソース電位SCFVの初期値は任意の値でよく、例えば、接地電位に設定することができる。次に、図1のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCからデータが読み出される。そして、カウンタ8において、メモリセルMCから読み出されたデータの反転数がカウントされS3、コンパレータ11に出力される。また、図1のセレクタ10において、期待値N1が選択され、コンパレータ11に出力される。そして、コンパレータ11において、メモリセルMCから読み出されたデータの反転数と期待値N1が比較されS4、その比較結果がソース電位制御部13に送られる。そして、ソース電位制御部13において、メモリセルMCから読み出されたデータの反転数と期待値N1が一致していない場合、図4のソース電圧スイープ部21を介してソース電位SCFVが変更されるS5。以後、メモリセルMCから読み出されたデータの反転数と期待値N1が一致するまでステップS3~S5までの処理が繰り返される。そして、メモリセルMCから読み出されたデータの反転数と期待値N1が一致すると、その時のソース電位SCFVが図4のレジスタR1に記憶されるS6。次に、図1のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCに対してデータ‘0’が書き込まれるS7。次に、ソース電位制御部13において、ソース電位SCFVが初期値に設定されるS8。次に、図1のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCからデータが読み出される。そして、カウンタ8において、メモリセルMCから読み出されたデータの反転数がカウントされS9、コンパレータ11に出力される。また、図1のセレクタ10において、期待値N2が選択され、コンパレータ11に出力される。そして、コンパレータ11において、メモリセルMCから読み出されたデータの反転数と期待値N2が比較されS10、その比較結果がソース電位制御部13に送られる。そして、ソース電位制御部13において、メモリセルMCから読み出されたデータの反転数と期待値N2が一致していない場合、図4のソース電圧スイープ部21を介してソース電位SCFVが変更されるS11。以後、メモリセルMCから読み出されたデータの反転数と期待値N2が一致するまでステップS9~S11までの処理が繰り返される。そして、メモリセルMCから読み出されたデータの反転数と期待値N2が一致すると、その時のソース電位SCFVが図4のレジスタR2に記憶されるS12。次に、図4の外挿演算部22において、各レジスタR1、R2に保持されているソース電位SCFVの値に基づいて、ソース電位SCFVに対するメモリセルMCのデータ反転数の分布が推測される。そして、ソース電位SCFVに対するメモリセルMCのデータ反転数の分布に基づいて、所定のマージンが得られるようにソース電位SCFVの目標値が算出されるS13。次に、図1のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCに対してデータ‘0’が書き込まれるS14。次に、ソース電位制御部13において、ソース電位SCFVが目標値に設定されるS15。次に、図1のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCからデータが読み出される。そして、カウンタ8において、メモリセルMCから読み出されたデータの反転数がカウントされS16、コンパレータ11に出力される。また、図1のセレクタ10において、期待値N3が選択され、コンパレータ11に出力される。そして、コンパレータ11において、メモリセルMCから読み出されたデータの反転数と期待値N3が比較されS17、その比較結果がワード線電位調整部12に送られる。そして、ワード線電位調整部12において、メモリセルMCから読み出されたデータの反転数と期待値N3が一致していない場合、ワード線電位が調整されるS18。この時、ワード線電位調整部12からワード線ドライバ4に制御信号S<0>~S<n>が出力される。そして、制御信号S<0>~S<n>に基づいて図3のPチャンネル電界効果トランジスタP0~Pnのオンされる個数を変更することで、ワード線ドライバ4の駆動力を変更することができ、ワード線電位を調整することができる。以後、メモリセルMCから読み出されたデータの反転数と期待値N3が一致するまでステップS16~S18までの処理が繰り返される。そして、メモリセルMCから読み出されたデータの反転数と期待値N3が一致すると、その時の制御信号S<0>~S<n>の値がワード線電位調整部12に記憶されるS19。そして、その時の制御信号S<0>~S<n>の値をワード線コードCDEとして外部のSRAMマクロに出力し、そのSRAMマクロがワード線コードCDEに基づいて自己のワード線電位を調整することで、SRAMの製造バラツキや動作温度などに応じてワード線電位を適正化することができる。ここで、ソース電位SCFVに対するメモリセルMCのデータ反転数の分布に基づいて、所定のマージンが得られるようにソース電位SCFVの目標値を算出することにより、メモリセルMCのスタティックノイズマージンSNMの分布の変化に追従するようにワード線電位を調整することができる。このため、製品出荷のチップ温度の変化や経時劣化などによってメモリセルMCのスタティックノイズマージンSNMの分布が変化した場合においても、ワード線電位を適正化することができる。なお、図1のワード線電位制御回路は、外部のSRAMマクロとともに同一チップ上に搭載するようにしてもよい。図6は、図1のワード線電位制御回路のワード線電位調整前後におけるソース電位に対するデータ反転数Nの分布を示す図である。なお、図6の例では、メモリセルアレイ1のセル数を2Kビットとした時、期待値N1を0.6σに相当する反転数=1486=20482K×0.72570.6σ、期待値N2を-2.0σに相当する反転数=46=20482K×0.0228-2.0σ、期待値N3を0σに相当する反転数=1024=20482K×0.50σとした。図6において、図1のメモリセルMCから読み出されたデータの反転数が0.6σに相当する反転数に達するまでソース電位SCFVをスイープすることにより、メモリセルMCから読み出されたデータの反転数が0.6σに相当する反転数に達した時のソース電位SCFV0.6σを求める。また、図1のメモリセルMCから読み出されたデータの反転数が-2.0σに相当する反転数に達するまでソース電位SCFVをスイープすることにより、メモリセルMCから読み出されたデータの反転数が-2.0σに相当する反転数に達した時のソース電位SCFV-2.0σを求める。そして、データ反転数Nが0.6σの時のソース電位SCFV0.6σの点P1と、データ反転数Nが-2.0σの時のソース電位SCFV-2.0σの点P2とから外挿することより、ワード線電位調整前のソース電位SCFVに対するデータ反転数Nの分布B1を求めることができる。次に、例えば、目標の歩留まりを5.2σとすると、ソース電位SCFV0.6σ、SCFV-2.0σから、μSCFVtarget=SCFV0.6σ-SCFV-2.0σ×2α=SCFV_5.2σを求める。ただし、αはマージンである。そして、ワード線電位調整後のソース電位SCFVに対するデータ反転数Nの分布B2のソース電位の平均値μSCFVがソース電位μSCFV_targetとなるようにすると、歩留まり5.2σを満たすことができる。ここで、2点P1、P2の選択方法について説明する。ソース電位SCFVの特徴として、反転数Nが少ない点だとばらつきが大きくなり、反転数Nが多い点だと飽和するので、選択する2点P1、P2は分布B1の中心に近いほうがよい。しかし、この2点P1、P2から目標とする歩留まりのソース電位SCFVを外挿するので、選択する2点P1、P2間の幅を広くとった方がばらつきを抑えられる。このため、2点P1、P2は分布B1の中心に近くかつ幅が広い方がよく、この条件を満たす点P1、P2として、例えば、0.6σと-2.0σの2点を選択することができる。図7は、図1のワード線電位制御回路のワード線電位VWL、プロセス条件および温度とSNMデータとの関係を示す図、図8は、図1のワード線電位制御回路のワード線電位VWL、プロセス条件および温度を変えた時のμSNMおよびσSNMの変化を示す図である。ただし、FSはNチャンネル電界効果トランジスタのVthファースト、PNチャンネル電界効果トランジスタのVthスローとした場合、SFはNチャンネル電界効果トランジスタのVthスロー、PNチャンネル電界効果トランジスタのVthファーストとした場合を示す。図7および図8において、ワード線電位VWL、プロセス条件および温度条件によらずスタティックノイズマージンSNMの標準化変数Zは、スタティックノイズマージンの分散値σSNMよりもスタティックノイズマージンの平均値μSNMの変化によるところが大きく、スタティックノイズマージン分布に分散値σの影響は小さい。そのため、スタティックノイズマージン分布の形状の変化は小さく、図5のS1~S12の処理を1回だけ行えば、スタティックノイズマージン分布の形状を知ることができる。スタティックノイズマージンSNMとソース電圧SCFVは相関が高いので、ソース電圧SCFVにおいてもスタティックノイズマージンSNMと同様のことが言える。第2実施形態図9は、第2実施形態に係るワード線電位制御回路の動作を示すフローチャートである。図9において、S0~S15は図5の処理と同様である。この時、コンパレータ11にてカウント対象となるセル数は、例えば、2Kビットに設定することができる。次に、S16以降でコンパレータ11にてカウント対象となるセル数を減らすため、期待値N3がキャリブレーションされるS20。このキャリブレーションでは、コンパレータ11にてカウント対象となるセル数が減らされたことで生じる平均の誤差が補正される。この時、コンパレータ11にてカウント対象となるセル数は、例えば、128ビットに設定することができる。次に、図1のリード/ライト回路7を介してメモリセルアレイ1の一部のメモリセルMCからデータが読み出される。そして、カウンタ8において、メモリセルMCから読み出されたデータの反転数がカウントされS16、コンパレータ11に出力される。そして、コンパレータ11において、メモリセルアレイ1の一部のメモリセルMCから読み出されたデータの反転数と、キャリブレーションされた期待値N3 ́が比較されS17 ́、その比較結果がワード線電位調整部12に送られる。そして、ワード線電位調整部12において、メモリセルアレイ1の一部のメモリセルMCから読み出されたデータの反転数と、キャリブレーションされた期待値N3 ́が一致していない場合、ワード線電位が調整されるS18。以後、メモリセルアレイ1の一部のメモリセルMCから読み出されたデータの反転数と、キャリブレーションされた期待値N3 ́が一致するまでステップS16~S18までの処理が繰り返される。ここで、S16以降でコンパレータ11にてカウント対象となるセル数を減らすことにより、ワード線電位調整時にデータが読み出されるメモリセルMCの個数を減らすことができ、ワード線電位調整時間を短くすることができる。第3実施形態図10は、第3実施形態に係るワード線電位制御回路の概略構成を示すブロック図である。図10において、このワード線電位制御回路では、図1のワード線電位制御回路のセレクタ10およびソース電位制御部13の代わりにセレクタ10 ́およびソース電位制御部13 ́が設けられている。ここで、セレクタ10 ́は、期待値N11、N12を切り替えてコンパレータ11に出力することができる。ソース電位制御部13 ́は、ソース線slを介してメモリセルMCのソース電位SCFVを制御することができる。また、ソース電位制御部13 ́は、ソース電位SCFVをスイープした時に、メモリセルMCから読み出されたデータの反転数が期待値N11に一致する1点からソース電位SCFVに対するデータ反転数の分布を求めることができる。図11は、図10のワード線電位制御回路の動作を示すフローチャートである。図11において、図10のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCに対してデータ‘0’が書き込まれるS30。次に、ワード線電位調整部12において、ワード線電位が初期値に設定されるS31。次に、ソース電位制御部13において、ソース電位SCFVが初期値に設定されるS32。次に、図10のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCからデータが読み出される。そして、カウンタ8において、メモリセルMCから読み出されたデータの反転数がカウントされS33、コンパレータ11に出力される。また、図10のセレクタ10 ́において、期待値N11が選択され、コンパレータ11に出力される。そして、コンパレータ11において、メモリセルMCから読み出されたデータの反転数と期待値N11が比較されS34、その比較結果がソース電位制御部13 ́に送られる。そして、ソース電位制御部13 ́において、メモリセルMCから読み出されたデータの反転数と期待値N11が一致していない場合、ソース電位SCFVが変更されるS35。以後、メモリセルMCから読み出されたデータの反転数と期待値N11が一致するまでステップS33~S35までの処理が繰り返される。そして、メモリセルMCから読み出されたデータの反転数と期待値N11が一致すると、その時のソース電位SCFVが記憶されるS36。次に、ステップS36で記憶されたソース電位SCFVの値に基づいて、ソース電位SCFVに対するメモリセルMCのデータ反転数の分布が推測される。そして、ソース電位SCFVに対するメモリセルMCのデータ反転数の分布に基づいて、所定のマージンが得られるようにソース電位SCFVの目標値が算出されるS37。次に、図1のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCに対してデータ‘0’が書き込まれるS38。次に、ソース電位制御部13 ́において、ソース電位SCFVが目標値に設定されるS39。次に、図1のリード/ライト回路7を介してメモリセルアレイ1の全てのメモリセルMCからデータが読み出される。そして、カウンタ8において、メモリセルMCから読み出されたデータの反転数がカウントされS40、コンパレータ11に出力される。また、図10のセレクタ10 ́において、期待値N12が選択され、コンパレータ11に出力される。そして、コンパレータ11において、メモリセルMCから読み出されたデータの反転数と期待値N12が比較されS41、その比較結果がワード線電位調整部12に送られる。そして、ワード線電位調整部12において、メモリセルMCから読み出されたデータの反転数と期待値N12が一致していない場合、ワード線電位が調整されるS42。以後、メモリセルMCから読み出されたデータの反転数と期待値N12が一致するまでステップS40~S42までの処理が繰り返される。そして、メモリセルMCから読み出されたデータの反転数と期待値N12が一致すると、その時の制御信号S<0>~S<n>の値がワード線電位調整部12に記憶されるS43。そして、その時の制御信号S<0>~S<n>の値をワード線コードCDEとして外部のSRAMマクロに出力し、そのSRAMマクロがワード線コードCDEに基づいて自己のワード線電位を調整することで、SRAMの製造バラツキや動作温度などに応じてワード線電位を適正化することができる。例えば、メモリセルアレイ1のセル数を2Kビットとした時、期待値N11を0σに相当する反転数=1024=20482K×0.50σ、期待値N12を-1.74σに相当する反転数=83=20482K×0.0409-1.74σとすることができる。そして、図10のメモリセルMCから読み出されたデータの反転数が0σに相当する反転数に達するまでソース電位SCFVをスイープすることにより、メモリセルMCから読み出されたデータの反転数が0σに相当する反転数に達した時のソース電位SCFV0σを求める。次に、例えば、目標の歩留まりを5.2σとすると、ソース電位SCFV0σから、SCFVcomp=SCFV0σ×2/3αを求める。ただし、αはマージンである。この時、目標の歩留まりが5.2σを満たすには、ソース電位SCFVcompが-1.74σのソース電位SCFVである必要がある。従って、ソース電位SCFVをSCFVcompに設定し、-1.74σの反転数が得られるようにワード線電位を調整することで、歩留まり5.2σを満たすことができる。なお、0σをモニターするのに0σの反転数をカウントする以外の方法もある。例えば、数Kbの並列レプリカセルを用意し、内部ノードをショートさせる。その後、ソース電位SCFVをスイープさせ、反転が得られたときのソース電位SCFVをSCFV_0σとする方法である。また、上述した実施形態では、ソース電位SCFVに対するデータ反転数Nの分布に基づいてワード線電位を調整する方法について説明したが、例えば、ウェルバイアスの制御や、セル用電源の制御に用いるようにしてもよい。また、本発明の実施形態では、以下の態様を含んでいても良い。すなわち、特性制御部は、第1の制御値と第2の制御値とに基づいて第3の制御値を設定し、前記ワード線電位調整部は、前記第3の制御値に基づいて前記メモリセルの特性が制御された時に前記カウント結果が第3の期待値と一致するように前記ワード線の電位を調整する。あるいは、前記ワード線電位調整部は、前記メモリセルの特定の特性が制御される時にカウント対象となるメモリセルの個数と異なるように、前記ワード線の電位を調整する時にカウント対象となるメモリセルの個数を設定し、特性制御部は、前記メモリセルの個数の変更に対応して前記第3の期待値を補正する。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。