全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部とを備える固体撮像素子。前記遮光部は、その先端部が、前記転送部の周囲において、前記層間絶縁膜と半導体基板との間に形成されるライナー膜の膜厚よりも前記半導体基板側に突出するように形成される請求項1に記載の固体撮像素子。前記転送部のメタルゲートと前記遮光部とが部分的に接続されている請求項1に記載の固体撮像素子。前記遮光部の形成時に、複数の前記画素がアレイ状に配置された画素アレイ部の周辺に形成される周辺回路部に、ローカルインターコネクトとして使用するメタル部を形成する請求項1に記載の固体撮像素子。全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送する転送部が有するメタルゲートを形成し、前記転送部の周囲の層間絶縁膜を掘り込むことにより溝部を形成し、前記溝部にメタルを埋め込むことにより遮光部を形成するステップを含む製造方法。全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部とを有する固体撮像素子を備える電子機器。上述したように、特許文献2または3に開示されている構造では、対策プロセスの実現性がきわめて低く、グローバルシャッタ撮影を可能とするCMOSイメージセンサにおいて、層間膜を低背化し、記憶素子への光の漏れ込みを抑制することは困難であった。これにより、従来の固体撮像素子では、良好な感度特性およびスミア特性を両立させることは困難であった。本開示は、このような状況に鑑みてなされたものであり、良好な感度特性およびスミア特性を両立することができるようにするものである。本開示の一側面の固体撮像素子は、全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部とを備える。本開示の一側面の製造方法は、全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送する転送部が有するメタルゲートを形成し、前記転送部の周囲の層間絶縁膜を掘り込むことにより溝部を形成し、前記溝部にメタルを埋め込むことにより遮光部を形成するステップを含む。本開示の一側面の電子機器は、全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部とを有する固体撮像素子を備える。本開示の一側面においては、全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送する転送部がメタルゲートを有し、転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより遮光部が形成される。本開示の一側面によれば、良好な感度特性およびスミア特性を両立することができる。以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。撮像素子11はCMOS型固体撮像素子であり、光電変換部を含む複数の画素が規則的に配置される画素アレイ部12と、周辺回路部である垂直駆動部13、カラム処理部14、水平駆動部15、出力部16、および駆動制御部17とを備えて構成される。画素アレイ部12は、アレイ状に配置された複数の画素21を有しており、画素21の行数に応じた複数の水平信号線22を介して垂直駆動部13に接続され、画素21の列数に応じた複数の垂直信号線23を介してカラム処理部14に接続されている。即ち、画素アレイ部12が有する複数の画素21は、水平信号線22および垂直信号線23が交差する点にそれぞれ配置されている。垂直駆動部13は、画素アレイ部12が有する複数の画素21の行ごとに、それぞれの画素21を駆動するための駆動信号転送信号や、読み出し信号、選択信号、リセット信号などを、水平信号線22を介して順次供給する。カラム処理部14は、それぞれの画素21から垂直信号線23を介して出力される画素信号に対してCDS処理を施すことで画素信号の信号レベルを抽出し、画素21の受光量に応じた画素データを取得する。水平駆動部15は、画素アレイ部12が有する複数の画素21の列ごとに、それぞれの画素21から取得された画素データをカラム処理部14から順番に出力させるための駆動信号を、カラム処理部14に順次供給する。出力部16には、水平駆動部15の駆動信号に従ったタイミングでカラム処理部14から画素データが供給され、出力部16は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。駆動制御部17は、撮像素子11の内部の各ブロックの駆動を制御する。例えば、駆動制御部17は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。画素21は、PD31、転送トランジスタ32、メモリ部33、読み出しトランジスタ34、FD35、増幅トランジスタ36、選択トランジスタ37、第1のリセットトランジスタ38、および、第2のリセットトランジスタ39を備えて構成される。PD31は、光電変換部であり、画素21に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。転送トランジスタ32は、垂直駆動部13から転送ゲート電極TRGに供給される転送信号に従って駆動し、転送トランジスタ32がオンになると、PD31に蓄積されている電荷がメモリ部33に転送される。ここで、撮像素子11では、PD31からメモリ部33への電荷の転送は、全てのPD31において同時に同一のタイミングで行われる。メモリ部33は、転送トランジスタ32を介してPD24から転送されてくる電荷を一時的に蓄積する。読み出しトランジスタ34は、垂直駆動部13から読み出しゲート電極ROGに供給される読み出し信号に従って駆動し、読み出しトランジスタ34がオンになると、メモリ部33に蓄積されている電荷がFD35に読み出される。FD35は、読み出しトランジスタ34と増幅トランジスタ36のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、読み出しトランジスタ34を介してメモリ部33から読み出された電荷を蓄積する。増幅トランジスタ36は、電源電位VDDに接続されており、FD35に蓄積されている電荷に応じたレベルの画素信号を出力する。選択トランジスタ37は、垂直駆動部13から供給される選択信号に従って駆動し、選択トランジスタ37がオンになると、増幅トランジスタ36から出力される画素信号が選択トランジスタ37を介して垂直信号線23へ出力可能な状態となる。第1のリセットトランジスタ38は、垂直駆動部13から供給されるリセット信号に従って駆動し、第1のリセットトランジスタ38がオンになると、FD35に蓄積されている電荷が、第1のリセットトランジスタ38を介して電源電位VDDに排出される。これにより、FD35が電源電位VDDにリセットされる。第2のリセットトランジスタ39は、PD31において、所定の電荷量以上の電荷が発生した場合に、その電荷を電源電位VDDに排出するためのオーバーフロードレインとして機能する。なお、画素21では、選択トランジスタ28により選択を行う構成とされているが、選択トランジスタ28を省略した回路構成所謂、3トランジスタ構成を採用することができる。図2は、撮像素子11が有する画素21の第1の構成例を示す断面図である。図2に示すように、撮像素子11は、半導体基板41、配線層42、カラーフィルタ層43、およびオンチップレンズ層44が積層されて構成される。カラーフィルタ層43には、赤色、青色、または緑色の光を画素21ごとに透過するフィルタが配置され、オンチップレンズ層44には、複数の小型のレンズが画素21ごとに配置されている。半導体基板41では、例えば、P型のシリコン層Pウェル51の内部に、PD31を構成するP型領域52およびN型領域53、メモリ部33を構成するN型領域54、読み出しトランジスタ34を構成するN型領域55、並びに、FD35を構成するN型領域56が形成される。配線層42では、半導体基板41の表面に成膜されるゲート絶縁膜図示せずを介して、転送トランジスタ32を構成するゲート電極61と、読み出しトランジスタ34を構成するゲート電極62とが形成される。ゲート電極61は、N型領域54が形成されている位置に重なるように配置され、ゲート絶縁膜を介して半導体基板41の表面に形成されるポリシリコン層61aに、遮光性を備えたメタル層61bが積層された積層構造とされている。ゲート電極62は、N型領域55が形成されている位置に重なるように配置され、ゲート絶縁膜を介して半導体基板41の表面に形成されるポリシリコン層62aに、遮光性を備えたメタル層62bが積層された積層構造とされている。また、配線層42では、ゲート電極61および62の側面をそれぞれ囲うようにサイドウォール63および64が形成され、半導体基板41、ゲート電極61および62、並びに、サイドウォール63および64を覆うようにライナー膜65が形成される。さらに、配線層42では、メモリ部33を少なくとも覆うように遮光メタル66が形成されて層間絶縁膜67が積層され、層間絶縁膜67中に形成される配線68とN型領域56とを接続するようにコンタクト部69が形成される。ここで、遮光メタル66は、図4および図5を参照して後述するように、ライナー膜65と同じ高さまで形成された層間絶縁膜67を掘り込むように行われるダマシン加工により形成された溝部にメタルを埋め込むことにより形成される。このとき、ダマシン加工により、ゲート電極61および62の周囲を囲うように溝部が形成されるため、遮光メタル66は、ゲート電極61および62の周囲を囲うように形成される。このように画素21は構成されており、メタル層61bおよび62b、並びに、遮光メタル66によってメモリ部33に対する光の漏れ込みを防止することができ、画素特性を向上させることができる。ここで、画素21と、従来の画素との構成の違いについて、図3を参照して説明する。図3には、従来の構成の画素21Aの断面的な構成例が示されている。なお、図3において、図2の画素21と共通する構成については、同一の符号を付し、その詳細な説明は省略する。図3に示すように、画素21Aの配線層42Aでは、ゲート電極61Aおよび62Aはポリシリコンにより形成され、ライナー膜65を介して、転送トランジスタ32および読み出しトランジスタ34の全体を覆うように遮光メタル66Aが形成されている。このように、画素21Aでは、図2の画素21と比較して、ゲート電極61Aおよび62Aに対して積層するように遮光メタル66Aが形成されることにより、遮光メタル66Aの厚みに応じて、配線層42A全体の厚みが増加することになる。このように、配線層42Aが厚く形成されると、斜め方向からの光がメモリ部33に漏れ込み易くなり、画素21Aの感度特性およびスミア特性が低下することになる。また、コンタクトオープンや高抵抗コンタクトが多数発生することになる。その結果、画素21Aは、十分な画素特性を得ることができなかった。これに対し、図2の画素21においては、遮光メタル66は、ゲート電極61および62の側面を囲うように形成され、ゲート電極61および62に積層するように形成されることはない。従って、画素21の配線層42は、画素21Aの配線層42Aよりも低背化を図ることができ、これにより、メモリ部33に対する光の漏れ込みを抑制することができる。その結果、画素21では、感度特性およびスミア特性を改善することができ、良好な画素特性を得ることができる。さらに、画素21では、配線層42を低背化することにより、コンタクトの加工歩留りが向上することになる。次に、図4および図5を参照して、画素21を有する撮像素子11の製造方法について説明する。まず、図4に示すように、第1の工程において、シリコン層51にP型領域52およびN型領域53乃至56を形成する。即ち、半導体基板41となるシリコン層51上にリソグラフィーおよびイオン注入を行うことにより、P型領域52およびN型領域53乃至56が、所望の箇所に形成される。第2の工程において、ゲート電極61および62、並びに、サイドウォール63および64を形成する。即ち、図示しないゲート絶縁膜が全面に成膜された後に、ポリシリコン膜およびメタル膜が全面に成膜される。ポリシリコン膜およびメタル膜の膜厚は、例えば、それぞれ100nmとされる。また、メタル膜の材料としては、タングステンや、チタン、タンタル、アルミニウム、ハフニウム、カッパなどの単膜、または、これらの窒化膜または酸化膜、および、それらを組み合わせて使用することができる。そして、リソグラフィーおよびドライエッチングを行って、ポリシリコン層61aおよび62a、並びに、メタル層61bおよび62bとなる部分を残す一方、不必要となる部分のポリシリコンおよびメタルを除去する。これにより、ゲート電極61および62となるパターンが形成される。なお、ゲート電極61および62としては、遮光性を備えるメタル層61bおよび62bが用いられていればよく、ポリシリコン層61aおよび62aとの積層構造に限定されるものではない。また、サイドウォール63および64を形成する材料としては、酸化膜、窒化膜などの絶縁膜の単層、あるいは、それらの組み合わせを用いることができる。次に、第3の工程において、ライナー膜65を全面に形成し、層間絶縁膜67を成膜する。ライナー膜65は、CVDChemicalVaporDeposition法により成膜され、例えば、膜厚が50nmの窒化膜が用いられる。また、ライナー膜65の成膜後、層間絶縁膜67を成膜し、CMPChemicalMechanicalPolishingにより平坦化が施される。層間絶縁膜67の平坦化には、ライナー膜65をストッパとして利用するプロセスを適用することができ、これにより、転送トランジスタ32および33が形成されている部分におけるライナー膜65の高さと略同一の厚みの層間絶縁膜67が形成される。次に、図5に示すように、第4の工程において、ダマシン部の加工を行う。即ち、リソグラフィーにて、転送トランジスタ32、メモリ部33、読み出しトランジスタ34の周辺部分にパターンニングを行う。このとき、ダマシン加工を行う幅は、例えば、転送トランジスタ32および読み出しトランジスタ34の外周から100nmとする。なお、この幅は、画素デザインや求めるスミア特性などに応じて、適宜、調整することができる。その後、ドライエッチングを行うことにより溝部Dが加工される。この際、ライナー膜65との選択比を持たせることで、例えば、CFx系のガスを適用することで、形状を安定化させた。第5の工程において、遮光メタル66を形成する。即ち、第4の工程でのダマシン加工により形成された溝部Dに、メタルを埋め込むことにより、遮光メタル66が形成される。遮光メタル66は、例えば、スパッタタングステンを適用してブランケット膜を成膜し、その後、CMPまたはドライエッチングにて、不要部分のメタルを除去することにより形成される。なお、ブランケット膜の成膜には、CVDまたはスパッタ、あるいは、それらを組み合わせて適用することができる。また、遮光メタル66の材料としては、タングステン以外にも、チタン、タンタル、アルミニウム、ハフニウム、カッパなどの単膜、それらの窒化膜、酸化膜、炭化膜を適用することができる。さらに、これらの組み合わせを適用してもよい。第6の工程において、層間絶縁膜67を積み増し、コンタクト部69を形成する。なお、第6の工程では、コンタクト部69を形成するのと並行して、ゲート電極61および62に駆動信号を供給するためのコンタクト部69が形成される。図6には、ゲート電極61に接続されるコンタクト部69A、および、ゲート電極62に接続されるコンタクト部69Bが形成される部分における断面的な構成が示されている。また、コンタクト部69Aおよび69Bの形成時には、ゲート電極61および62の上部が遮光性を備えたメタル層61bおよび62bであることより、メタルと選択比を保つことは容易である事より、遮光性が劣化することはない。なお、ゲート電極61および62のコンタクトの取り方は、ゲートに直接的に接続する構造のみとなることより、基板を介する構造を考慮する必要はなく、他のトランジスタは、FD35に対するコンタクト部69と同様の構造でコンタクトが取られる。その後、図2に示したように、配線68が形成され、層間絶縁膜67がさらに積み増された後に、カラーフィルタ層43およびオンチップレンズ層44が形成されて、グローバルシャッタ機能を有した撮像素子11が完成される。以上のような工程により撮像素子11を製造することができ、ダマシン加工により形成された溝部Dに遮光メタル66を埋め込むことにより、メモリ部33に対する遮光性を向上させるとともに、配線層42の低背化を図ることができる。さらに、遮光メタル66の被覆率を低くすることができるため、CMP処理などにより遮光メタル66にディッシングが入ることを防止することができる。これにより、画素特性の低下を回避し、その後の工程に悪影響を与えることを回避することができる。即ち、上述した特許文献3に開示されている構造における懸念を回避することができる。次に、図7および図8を参照して、画素21の第1の構成例の変形例について説明する。図7Aには、第1の変形例である画素21aが示されている。画素21aでは、遮光メタル66aの先端部分が、ライナー膜65aの膜厚よりも半導体基板41側に突出するように形成されている点で、画素21と異なる構成とされている。即ち、画素21aでは、ダマシン加工を行う工程図5の第4の工程において、ゲート電極61および62の外周に沿ってライナー膜65aも所定の深さで掘り込む。そして、ライナー膜65aに掘り込まれた部分まで、メタルを埋め込むことにより遮光メタル66aが形成される。このように構成される画素21aでは、画素21よりも、斜め方向からメモリ部33への光の漏れ込みを抑制することができ、スミア特性をさらに改善することができる。なお、図7Aでは、ライナー膜65aの途中まで掘り込まれた構造が示されているが、例えば、半導体基板41および配線層42の間に形成されるゲート酸化膜図示せずまで、ライナー膜65aを完全に掘り込む構造としてもよい。図7Bには、第2の変形例である画素21bが示されている。画素21bでは、ライナー膜65bが、サイドウォール63および64を覆う部分において除去されるように形成され、サイドウォール63および64に直接的に積層されるように遮光メタル66bが形成されている点で、画素21と異なる構成とされている。このように構成される画素21bにおいても、遮光性をさらに改善させることができる。なお、図7Bでは、サイドウォール63および64を覆う部分が完全に除去されてライナー膜65bが形成された構造が示されているが、サイドウォール63および64を覆う途中まで除去される構造としてもよい。図7Cには、第3の変形例である画素21cが示されている。画素21cでは、遮光メタル66cの先端部分が、半導体基板41まで突出するように形成されている点で、画素21と異なる構成とされている。即ち、画素21cでは、ダマシン加工を行う工程図5の第4の工程において、半導体基板41を例えば100nm掘り込み、その掘り込まれた部分まで、メタルを埋め込むことにより遮光メタル66cが形成される。また、このような構造において、遮光メタル66cと半導体基板41との絶縁性を保持するために、半導体基板41を掘り込んだ箇所に絶縁膜70を形成する処理が施される。絶縁膜70を形成する処理には、例えば、酸化炉による酸化、RTORapidThermalOxidationまたはCVDによる成膜酸化膜、窒化膜、ALDAtomicLayerDeposition法などを適用することができる。また、半導体基板41に対するダメージを抑制することを目的として、半導体基板41を掘り込んだ箇所の周辺部にボロンを注入してもよい。なお、工程位置としては、絶縁前および絶縁後のどちらでも行うことができる。図7Dには、第4の変形例である画素21dが示されている。画素21dは、メモリ部33の近傍となるゲート電極61の周囲部分に配置され、メモリ部33から遠くなるゲート電極62の側方には配置されないように遮光メタル66dが形成される点で、画素21と異なる構成とされている。即ち、遮光メタル66dを形成する際のリソグラフィーのパターンニングにより、メモリ部33の遮光に最低限必要なゲート電極61の周囲部分にだけ遮光メタル66dが形成されるようにすることができる。なお、転送トランジスタ32を構成するゲート電極61だけ、ポリシリコン層61aとメタル層61bとの積層構造を採用して、他のトランジスタは、ポリシリコン電極とする構成を採用することができる。このように、少なくともゲート電極61の周囲部分に遮光メタル66dを形成することにより、メモリ部33に対する遮光性能を得ることができる。次に、図8には、第5の変形例である画素21eが示されている。画素21eでは、転送トランジスタ32とは別にメモリ部33が形成されている点で、画素21と異なる構成とされている。即ち、画素21eでは、半導体基板41eにおいて、N型領域54とN型領域55との間に、メモリ部33を構成するN型領域71が形成されているとともに、転送トランジスタ32のゲート電極61と読み出しトランジスタ34のゲート電極62との間に、メモリ部33を構成するゲート電極72が形成されている。ゲート電極72は、ポリシリコン層72aおよびメタル層72bが積層された積層構造とされ、コンタクト部69Cがメタル層72bに接続されている。そして、画素21eでは、ゲート電極61、ゲート電極62、およびゲート電極72の周囲を囲うように遮光メタル66eが形成されている。次に、図9は、撮像素子11が有する画素の第2の構成例を示す断面図である。なお、図9において、図2の画素21と共通する構成については、同一の符号を付し、その詳細な説明は省略する。画素21’は、配線層42’において、ゲート電極61および62を覆う部分において除去されるようにライナー膜65’が形成される。さらに、サイドウォール63’および64’の一部とともにライナー膜65’が除去され、メタル層61bおよび62bに接続するように遮光メタル66’が形成されている点で、画素21と異なる構成とされている。具体的には、画素21’では、ゲート電極61のPD31側におけるサイドウォール63’の一部とともにライナー膜65’が除去されることにより、ゲート電極61のPD31側において、メタル層61bに遮光メタル66’が接続されている。また、画素21’では、ゲート電極62のFD35側におけるサイドウォール64’の一部とともにライナー膜65’が除去されることにより、ゲート電極62のFD35側において、メタル層62bに遮光メタル66’が接続されている。このように構成されている画素21’では、ライナー膜65’がゲート電極61および62を覆わない構成とすることで、配線層42’を、さらに低背化することができる。また、メタル層61bおよび62bと遮光メタル66’を接続する構成とすることで、メモリ部33に対する光の漏れ込みを、さらに抑制することができる。次に、図10を参照して、画素21’を有する撮像素子11の製造方法について説明する。まず、図4を参照して説明したのと同様に、第1乃至第3の工程により、ゲート電極61および62、並びに、サイドウォール63および64を形成し、ライナー膜65が成膜された後に、層間絶縁膜67が形成されて平坦化された構造物が形成される。そして、第11の工程において、メタル層61bおよび62bが露出するまで、例えば、CMPにより掘り込むことにより、ライナー膜65が除去される。第12の工程において、ダマシン部の加工を行う。即ち、リソグラフィーにて、転送トランジスタ32、メモリ部33、読み出しトランジスタ34の周辺部分にパターンニングを行う。なお、図5の第4の工程と異なり、ゲート電極61のPD31側、および、ゲート電極62のFD35も加工されるようにパターンニングが行われる。このとき、ダマシン加工を行う幅は、例えば、転送トランジスタ32および読み出しトランジスタ34の外周から100nmとする。なお、この幅は、画素デザインや求めるスミア特性などに応じて、適宜、調整することができる。その後、ドライエッチングを行うことにより溝部Dが加工される。このとき、2ステップの加工条件を用いて、1回目のステップで、層間絶縁膜67、ライナー膜65、並びに、サイドウォール63および64を低選択比でエッチングし、2回目のステップで、選択比を調整して層間絶縁膜67部分だけを掘り込むことができる。第13の工程において、遮光メタル66’を形成する。即ち、第4の工程でのダマシン加工により形成された溝部Dに、メタルを埋め込むことにより、遮光メタル66’が形成される。このとき、ゲート電極61のPD31側が開かれるようにサイドウォール63’が加工されているので、ゲート電極61のPD31側においてメタル層61bに接続するように遮光メタル66’が形成される。また、ゲート電極62のFD35側が開かれるようにサイドウォール64’が加工されているので、ゲート電極62のFD35側においてメタル層62bに接続するように遮光メタル66’が形成される。その後、図9に示したように、層間絶縁膜67が積み増されてコンタクト部69が形成され、配線68が形成され、層間絶縁膜67がさらに積み増された後に、カラーフィルタ層43およびオンチップレンズ層44が形成されて、グローバルシャッタ機能を有した撮像素子11が完成される。以上のような工程により製造される撮像素子11において、画素21’では、ゲート電極61および62が露出するようにライナー膜65’を除去することで、配線層42’を、さらに低背化することができる。また、メタル層61bおよび62bと遮光メタル66’が接続されるように溝部Dを加工することで、メモリ部33に対する光の漏れ込みを、さらに抑制することができる。次に、図11および図12を参照して、画素21’の第2の構成例の変形例について説明する。図11Aには、第1の変形例である画素21a’が示されている。画素21a’では、ゲート電極61のPD31側に形成される遮光メタル66’に対応する箇所の、シリコン層51の表面部分のポテンシャルを調整して追加インプラ部81が形成されている。同様に、画素21a’では、ゲート電極62のFD35側に形成される遮光メタル66’に対応する箇所の、シリコン層51の表面部分のポテンシャルを調整して追加インプラ部82が形成されている。即ち、PD31からメモリ部33への電荷の転送経路に追加インプラ部81が形成され、メモリ部33からFD35への電荷の転送経路に追加インプラ部82が形成されている。つまり、ゲート電極61または62に電圧が印加された際に、遮光メタル66’が半導体基板41側のポテンシャルに影響を及ぼす可能性があるため、追加インプラ部81および82が形成される。図11Bに示されているポテンシャルイメージを参照して説明する。例えば、ゲート電極61と遮光メタル66との接続がなく、かつ、追加インプラ部が形成されていない構造即ち、図2の画素21の構造では、PD31からメモリ部33に転送がオンになったときに、PD31からメモリ部33に電荷が転送されるようなポテンシャル状態となる。しかしながら、例えば、ゲート電極61と遮光メタル66’との接続があり、かつ、追加インプラ部81および82が形成されていない構造では、PD31からメモリ部33に転送がオンになったときに、PD31とメモリ部33との間の転送経路のポテンシャルが深くなり、転送不良を引き起こす可能性がある。従って、ゲート電極61と遮光メタル66’とが接続されても、ゲート電極61と遮光メタル66との接続がない構成と同様のポテンシャル状態とすることが望ましい。そこで、追加インプラ部81および82を形成することで、ゲート電極61と遮光メタル66’との接続がある構成でも、PD31からメモリ部33に転送がオンになったときに、PD31からメモリ部33に電荷が転送されるようなポテンシャル状態となる。例えば、追加インプラ部81および82は、遮光メタル66’の直下のみ、n型の注入量を減らす、または、p型のカウンター注入を行うことにより形成される。これにより、電荷の転送不良が発生することを回避し、電荷を確実に転送することができる。また、転送トランジスタ32だけでなく、メモリ部33、読み出しトランジスタ34、FD35に関しても、同様の転送不良が想定され、追加インプラ部を形成することにより、電荷を確実に転送することができる。なお、例えば、ゲート電極61およびゲート電極62の間の領域においても、お互いがショートしない程度に、メタル層61bおよびメタル層62bを広げる構造としてもよい。このような構造によっても、光の漏れ込みをさらに抑制することができ、スミア特性を改善することができる。図12Aには、第2の変形例である画素21b’が示されている。画素21b’では、遮光メタル66b’の先端部分が、ライナー膜65b’の膜厚よりも半導体基板41側に突出するように形成されている点で、画素21’と異なる構成とされている。即ち、画素21b’では、ダマシン加工を行う工程図10の第12の工程において、ゲート電極61および62の外周に沿ってライナー膜65b’も所定の深さで掘り込む。そして、ライナー膜65b’に掘り込まれた部分まで、メタルを埋め込むことにより遮光メタル66b’が形成される。このように構成される画素21b’では、画素21’よりも、斜め方向からメモリ部33への光の漏れ込みを抑制することができ、スミア特性をさらに改善することができる。なお、図12Aでは、ライナー膜65b’の途中まで掘り込まれた構造が示されているが、例えば、半導体基板41および配線層42の間に形成されるゲート酸化膜図示せずまで、ライナー膜65b’を完全に掘り込む構造としてもよい。図12Bには、第3の変形例である画素21c’が示されている。画素21c’では、ライナー膜65c’が、サイドウォール63’および64’を覆う部分において除去されるように形成され、サイドウォール63’および64’に直接的に積層されるように遮光メタル66c’が形成されている点で、画素21’と異なる構成とされている。このように構成される画素21c’においても、遮光性をさらに改善させることができる。なお、図12Bでは、サイドウォール63’および64’を覆う部分が完全に除去されてライナー膜65c’が形成された構造が示されているが、サイドウォール63’および64’を覆う途中まで除去される構造としてもよい。図12Cには、第4の変形例である画素21d’が示されている。画素21d’では、遮光メタル66d’の先端部分が、半導体基板41まで突出するように形成されている点で、画素21’と異なる構成とされている。即ち、画素21d’では、ダマシン加工を行う工程図10の第12の工程において、半導体基板41を例えば100nm掘り込み、その掘り込まれた部分まで、メタルを埋め込むことにより遮光メタル66d’が形成される。また、このような構造において、遮光メタル66d’と半導体基板41との絶縁性を保持するために、半導体基板41を掘り込んだ箇所に絶縁膜70を形成する処理が施される。絶縁膜70を形成する処理には、例えば、酸化炉による酸化、RTORapidThermalOxidationまたはCVDによる成膜酸化膜、窒化膜、ALDAtomicLayerDeposition法などを適用することができる。また、半導体基板41に対するダメージを抑制することを目的として、半導体基板41を掘り込んだ箇所の周辺部にボロンを注入してもよい。なお、工程位置としては、絶縁前および絶縁後のどちらでも行うことができる。図12Dには、第5の変形例である画素21e’が示されている。画素21e’は、メモリ部33の近傍となるゲート電極61の周囲部分に配置され、メモリ部33から遠くなるゲート電極62の側方には配置されないように遮光メタル66e’が形成される点で、画素21’と異なる構成とされている。即ち、遮光メタル66e’を形成する際のリソグラフィーのパターンニングにより、メモリ部33の遮光に最低限必要なゲート電極61の周囲部分にだけ遮光メタル66e’が形成されるようにすることができる。なお、転送トランジスタ32を構成するゲート電極61だけ、ポリシリコン層61aとメタル層61bとの積層構造を採用して、他のトランジスタは、ポリシリコン電極とする構成を採用することができる。このように、少なくともゲート電極61の周囲部分に遮光メタル66e’を形成することにより、メモリ部33に対する遮光性能を得ることができる。ところで、遮光メタル66を構成するダマシン構造を、周辺回路部へも適用することができる。図13を参照して、ダマシン構造の周辺回路部への適用について説明する。図13Aには、図2の画素21と同様のダマシン構造を適用した周辺回路が示されており、トランジスタ101および111の間に、ダマシン構造により構成された遮光メタル131が形成されている。トランジスタ101を構成するゲート電極102は、ポリシリコン層102aとメタル層102bとの積層構造を採用し、ゲート電極102の周囲にサイドウォール103が形成されている。同様に、トランジスタ111を構成するゲート電極112は、ポリシリコン層112aとメタル層112bとの積層構造を採用し、ゲート電極112の周囲にサイドウォール113が形成されている。そして、遮光メタル131は、コンタクト部114とSTIShallowTrenchIsolation部115とを接続するように構成され、アクティブ間を接続することにより、ローカルインターコネクトLocalinterconnectとして活用することができる。このような構造を採用することにより、周辺回路の集積度を向上させ、回路の効率化を図ることができるとともに、回路設計の自由度を向上させることができる。図13Bには、図9の画素21’と同様のダマシン構造を適用した周辺回路が示されており、トランジスタ101’および111’の間に、ダマシン構造により構成された遮光メタル131’が形成されている。トランジスタ101’を構成するゲート電極102’は、ポリシリコン層102a’とメタル層102b’との積層構造を採用し、ゲート電極102’の周囲にサイドウォール103’が形成されている。同様に、トランジスタ111’を構成するゲート電極112’は、ポリシリコン層112a’とメタル層112b’との積層構造を採用し、ゲート電極112’の周囲にサイドウォール113’が形成されている。そして、遮光メタル131’は、メタル層102b’およびメタル層112b’とコンタクト部114とを接続するように構成され、ゲート間を接続することにより、ローカルインターコネクトLocalinterconnectとして活用することができる。このような構造を採用することにより、周辺回路の集積度を向上させ、回路の効率化を図ることができるとともに、回路設計の自由度を向上させることができる。次に、図14は、撮像素子11が有する画素の第3の構成例を示す断面図である。なお、図14において、図2の画素21と共通する構成については、同一の符号を付し、その詳細な説明は省略する。画素21’’は、配線層42’’において、転送トランジスタ32および読み出しトランジスタ34の全体を覆うように遮光メタル66’’が形成されている点で、画素21と異なる構成とされている。次に、図15および図16を参照して、画素21’’を有する撮像素子11の製造方法について説明する。まず、図4を参照して説明したのと同様に、第1および第2の工程により、ゲート電極61および62、並びに、サイドウォール63および64を形成された構造物が形成される。そして、第21の工程において、ライナー膜65を全面に形成し、層間絶縁膜67を成膜する。ここで、層間絶縁膜67は、転送トランジスタ32および読み出しトランジスタ34を覆う部分にも形成するため、ライナー膜65の上よりも150nm厚くなるように形成される。第22の工程において、図5の第4の工程と同様に、ダマシン部の加工を行う。第23の工程において、遮光メタル66’’を形成する。即ち、第22の工程でのダマシン加工により形成された溝部Dに、例えば、スパッタタングステンを適用してブランケット膜を成膜することにより、遮光メタル66’’が形成される。なお、第23の工程では、図5の第5の工程と異なり、ブランケット膜を成膜した後に、CMPやドライエッチングが行われない。従って、図15に示すように、遮光メタル66’’の表面は、第22の工程で形成された表面形状に従って溝部Dのある箇所で凹形状となるように形成される。第24の工程において、ストッパ層121を形成し、メタル層122を形成する。なお、ストッパ層121およびメタル層122は、遮光メタル66’’の表面形状に従って、凹凸形状となるように形成される。ストッパ層121は、CMP時に選択比の取れる材料として、酸化膜、窒化膜などの絶縁系、Ti、Ta、或いは、その窒化物などのバリアメタルを適用することができる。このように、遮光メタル66’’とメタル層122との間にストッパ層121を形成することにより、CMPを行う際にディッシングが発生することを回避することができる。なお、ストッパ層121を設ける他にディッシングの発生を回避する方法として、CMPではなく、エッチバックを用いてもよい。この場合、遮光メタル66’’を形成した後に、レジストなどを塗布することにより平坦化を行い、レジストと遮光メタル66’’との選択比を極力小さくして、不要部分の遮光メタル66’’を除去することができる。次に、図16に示すように、第25の工程において、1回目のCMPを行う。第26の工程において、遮光メタル66’’をレジスト123で覆い、ストッパ層121を剥離する。第27の工程において、2回目のCMPを行い、遮光メタル66’’を完成させる。このとき、遮光メタル66’’の凹部にストッパ層121が形成されていることにより、CMPにおけるディッシングの発生が回避される。なお、図16では、遮光メタル66’’の凹凸形状に従って、ストッパ層121の一部分が残った状態とされているが、ストッパ層121は、CMPで取り切ってしまってもよい。第28の工程において、層間絶縁膜67を積み増しし、コンタクト部69を形成する。なお、図16には、ゲート電極61に接続されるコンタクト部69A、および、ゲート電極62に接続されるコンタクト部69Bが形成される部分における断面的な構成が示されている。なお、コンタクト部69Aおよび69Bを形成する際には、遮光メタル66’’とのショートを回避するために、コンタクト部69Aおよび69Bと遮光メタル66’’との間に200nm程度の間隔を設ける構成とした。その後、図14に示したように、配線68が形成され、層間絶縁膜67がさらに積み増された後に、カラーフィルタ層43およびオンチップレンズ層44が形成されて、グローバルシャッタ機能を有した撮像素子11が完成される。なお、画素21’’においては、転送トランジスタ32および読み出しトランジスタ34の全体を覆うように遮光メタル66’’が形成されるため、ゲート電極61および62は、メタル層61bおよび62bを有しない構成としてもよい。即ち、図17に示すように、ポリシリコン層61aによりゲート電極61が構成され、ポリシリコン層62aによりゲート電極62が構成される。なお、この構成において、遮光性の悪化を回避するように、コンタクト配置の工夫が行われ、影響を最小限に抑えることが好ましい。なお、画素21’’のように、転送トランジスタ32および読み出しトランジスタ34の全体を覆うように遮光メタル66’’を形成しても、配線層42’’の低背化を図ることができる。図18には、従来の構造の画素21A図3の転送トランジスタ32の近傍における断面と、画素21’’の転送トランジスタ32の近傍における断面とが示されている。一般的に、PMDPreMetalDielectric平坦化のCMP工程において、下地の凹凸構造の大きさによって、残膜に影響を及ぼすことが知られており、段差が小さいほど、残膜を薄くすることが可能である。即ち、画素21Aでは、ゲート電極61と遮光メタル66Aとの膜厚による段差があるのに対して、画素21’’では、段差はゲート電極61のみである。その結果、画素21’’の構造では、画素21Aの構造と比較して、配線層42’’を20薄くすることができ、これにより、感度向上を図ることができる。また、上述したような撮像素子11は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。図19は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図19に示すように、撮像装置201は、光学系202、撮像素子203、信号処理回路204、モニタ205、およびメモリ206を備えて構成され、静止画像および動画像を撮像可能である。光学系202は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子203に導き、撮像素子203の受光面センサ部に結像させる。撮像素子203としては、上述した構成例または変形例の画素21を備える撮像素子11が適用される。撮像素子203には、光学系202を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子203に蓄積された電子に応じた信号が信号処理回路204に供給される。信号処理回路204は、撮像素子203から出力された信号電荷に対して各種の信号処理を施す。信号処理回路204が信号処理を施すことにより得られた画像画像データは、モニタ205に供給されて表示されたり、メモリ206に供給されて記憶記録されたりする。このように構成されている撮像装置201では、撮像素子203として、上述したような構成例または変形例の画素21を備える撮像素子11を適用することにより、良好な感度特性およびスミア特性を備え、より良好な画質を得ることができる。なお、本技術は以下のような構成も取ることができる。1全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部とを備える固体撮像素子。2前記遮光部は、その先端部が、前記転送部の周囲において、前記層間絶縁膜と半導体基板との間に形成されるライナー膜の膜厚よりも前記半導体基板側に突出するように形成される上記1に記載の固体撮像素子。3前記転送部のメタルゲートと前記遮光部とが部分的に接続されている上記1または2に記載の固体撮像素子。4前記遮光部の形成時に、複数の前記画素がアレイ状に配置された画素アレイ部の周辺に形成される周辺回路部に、ローカルインターコネクトとして使用するメタル部を形成する上記1から3までのいずれかに記載の固体撮像素子。なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。