基板と、上記基板上に形成されると共に活性領域を含む半導体層と、上記半導体層の上記活性領域上に第1の方向に延在するように形成されたソース電極と、上記半導体層の上記活性領域上に上記第1の方向に延在するように形成されていると共に上記ソース電極に対して上記第1の方向と交差する第2の方向に予め定められた間隔を隔てて配置されたドレイン電極と、上記半導体層の上記活性領域上に上記第1の方向に延在するように形成されていると共に上記ソース電極とドレイン電極との間に配置されたゲート電極と、上記半導体層上に形成され、上記ソース電極とドレイン電極とが対向している電極対向領域に対して上記第1の方向の一端側に配置されていると共に上記ソース電極に接続されたソース電極パッドとを備え、上記ソース電極パッドは、上記ソース電極に接続された電極接続部と、上記電極接続部に連なっているボンディング部とを有し、上記ボンディング部は、上記電極対向領域に対して上記第1の方向の一端側に位置していて第1のソース配線がボンディングされた第1のパッド部と、上記電極接続部の上記ソース電極との接続部分の上記第2の方向の外端を上記第1の方向に延長した仮想延長線に関して上記第1のパッド部とは反対側に位置していると共に第2のソース配線がボンディングされた第2のパッド部とを含んでいることを特徴とする電界効果トランジスタ。請求項1に記載の電界効果トランジスタにおいて、上記半導体層は、上記基板上に形成された第1の半導体層と、上記第1の半導体層上に形成されると共に上記第1の半導体層とヘテロ界面を形成する第2の半導体層とを含み、上記ソース電極パッドの上記ボンディング部は、上記第2の半導体層から上記第1の半導体層に達するように形成されたリセス上に形成されており、上記第1半導体層と上記第2半導体層とのヘテロ界面に形成された2次元電子ガスを利用するヘテロ接合電界効果トランジスタであることを特徴とする電界効果トランジスタ。請求項1または2に記載の電界効果トランジスタにおいて、上記ソース電極と上記ドレイン電極は、上記第2の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第1の方向にフィンガー状に延在していることを特徴とする電界効果トランジスタ。そこで、この発明の課題は、ゲート電極とソース電極との間に印加される電圧がソース電極パッドの電気抵抗による電圧降下で変動することを防止でき、安定した動作を実現できる電界効果トランジスタを提供することにある。上記課題を解決するため、この発明の電界効果トランジスタは、基板と、上記基板上に形成されると共に活性領域を含む半導体層と、上記半導体層の上記活性領域上に第1の方向に延在するように形成されたソース電極と、上記半導体層の上記活性領域上に上記第1の方向に延在するように形成されていると共に上記ソース電極に対して上記第1の方向と交差する第2の方向に予め定められた間隔を隔てて配置されたドレイン電極と、上記半導体層の上記活性領域上に上記第1の方向に延在するように形成されていると共に上記ソース電極とドレイン電極との間に配置されたゲート電極と、上記半導体層上に形成され、上記ソース電極とドレイン電極とが対向している電極対向領域に対して上記第1の方向の一端側に配置されていると共に上記ソース電極に接続されたソース電極パッドとを備え、上記ソース電極パッドは、上記ソース電極に接続された電極接続部と、上記電極接続部に連なっているボンディング部とを有し、上記ボンディング部は、上記電極対向領域に対して上記第1の方向の一端側に位置していて第1のソース配線がボンディングされた第1のパッド部と、上記電極接続部の上記ソース電極との接続部分の上記第2の方向の外端を上記第1の方向に延長した仮想延長線に関して上記第1のパッド部とは反対側に位置していると共に第2のソース配線がボンディングされた第2のパッド部とを含んでいることを特徴としている。ここで、活性領域とは、半導体層上のソース電極とドレイン電極との間に配置されたゲート電極に印加される電圧によって、ソース電極とドレイン電極との間でキャリアが流れる半導体層の領域である。この発明の電界効果トランジスタによれば、オン時に上記ドレイン電極とソース電極との間に流れる電流は、上記ソース電極に接続されたソース電極パッドの電極接続部からボンディング部の第1のパッド部にボンディングされた第1のソース配線に流れる。一方、上記ボンディング部の第2のパッド部にボンディングされた第2のソース配線と上記ゲート電極との間には、駆動ゲート電圧が印加される。このように、上記第1のソース配線とは別個に上記ソース電極パッドのボンディング部の第2のパッド部にボンディングされた第2のソース配線を利用して、上記ゲート電極に駆動ゲート電圧を印加することにより、上記駆動ゲート電圧が、上記第1のソース配線の配線抵抗による電圧降下の影響を受けないようにすることができる。また、上記ボンディング部の第2のパッド部は、上記電極接続部の上記ソース電極との接続部分の上記第2の方向の外端を上記第1の方向に延長した仮想延長線に関して上記第1のパッド部とは反対側に位置している。そして、この第2のパッド部に第2のソース配線が接続されている。これにより、上記第2のソース配線のボンディング箇所の位置の電極対向方向の位置が、上記電極接続部の上記ソース電極との接続部分の電極対向方向の位置と重ならないようにでき、ソース電極からの電流が上記第2のソース配線に流れにくくなり、上記第2のソース配線の電位はソース電極パッドによる電圧降下の影響を受けにくくなる。例えば、上記第2のパッド部への上記第2のソース配線のボンディング箇所を、上記電極接続部と略同電位の箇所にすることができる。したがって、上記第2のソース配線とゲート電極との間にゲート‐ソース間電圧を印加することで、上記駆動ゲート電圧を上記ソース電極パッドの電気抵抗による電圧降下で低下させることなく、ソース電極とゲート電極との間に印加することが可能になる。したがって、この発明の電界効果トランジスタによれば、駆動ゲート電圧によってゲート電極とソース電極との間に印加される電圧が、ソース電極パッドでの電圧降下の影響で変動することを抑制でき、安定した動作を実現できる。また、一実施形態の電界効果トランジスタでは、上記半導体層は、上記基板上に形成された第1の半導体層と、上記第1の半導体層上に形成されると共に上記第1の半導体層とヘテロ界面を形成する第2の半導体層とを含み、上記ソース電極パッドの上記ボンディング部は、上記第2の半導体層から上記第1の半導体層に達するように形成されたリセス上に形成されており、上記第1半導体層と上記第2半導体層とのヘテロ界面に形成された2次元電子ガスを利用するヘテロ接合電界効果トランジスタである。この実施形態によれば、上記ソース電極パッドの上記ボンディング部は上記リセス上に形成されているので、上記ボンディング部の下には2次元電子ガスが形成されず、リーク電流を抑制できる。また、一実施形態の電界効果トランジスタでは、上記ソース電極と上記ドレイン電極は、上記第2の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第1の方向にフィンガー状に延在している。この実施形態によれば、上記フィンガー状に延在している複数のソース電極とドレイン電極を備えて大電流を流すことができ、大電流を流す場合に特に問題になるソース電極パッドでの電圧降下がソース電極‐ゲート電極間に印加される電圧を変動させる現象を回避でき、駆動ゲート電圧を安定化できて、安定した動作が可能なパワーデバイスを実現できる。この発明の電界効果トランジスタによれば、ソース電極パッドのボンディング部の第2のパッド部は、電極接続部のソース電極との接続部分の電極対向方向の外端を電極延在方向に延長した仮想延長線に関して第1のパッド部とは反対側に位置していて、この第2のパッド部に第2のソース配線が接続されている。これにより、上記第2のソース配線のボンディング箇所の電極対向方向の位置を、上記ソース電極パッドの電極接続部の接続部分の電極対向方向の位置と重ならないようにでき、ソース電極からの電流が第2のソース配線に流れにくくなり、第2のソース配線の電位はソース電極パッドによる電圧降下の影響を受けにくくなる。したがって、上記第2のパッド部にボンディングされた第2のソース配線を利用して、ゲート電極に駆動ゲート電圧を印加することにより、駆動ゲート電圧が、上記ソース電極パッドの電気抵抗による電圧降下の影響を受けないようにすることができる。よって、この発明の電界効果トランジスタによれば、駆動ゲート電圧によってゲート電極とソース電極との間に印加される電圧が、ソース電極パッドでの電圧降下の影響で変動することを抑制でき、安定した動作を実現できる。以下、この発明を図示の実施の形態により詳細に説明する。図1Aは、この発明の第1実施形態であるGaNHFETの平面模式図である。また、図1Bは、図1AのA-A線断面を示す図である。また、図1Cは、図1AのB-B線断面を示す図であり、図1Dは、図1AのC-C線断面を示す図である。図1B図1Cに示すように、この第1実施形態は、Si基板1上に、アンドープGaN層2アンドープAlGaN層3を形成している。アンドープGaN層2とアンドープAlGaN層3がヘテロ接合を有するGaN系積層体を構成している。上記アンドープGaN層2とアンドープAlGaN層3との界面に2DEG6が発生する。また、上記GaN系積層体上には、保護膜7、層間絶縁膜8が順次形成されている。上記保護膜7の材料としては、例えば、ここでは、SiNを用いたが、SiO2、Al2O3などを用いてもよい。また、上記層間絶縁膜8の材料としては、例えば、ここでは、ポリイミドを用いたが、SOGやBPSGなどの絶縁材料を用いてもよい。また、上記SiN保護膜7の膜厚は、ここでは、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。また、上記GaN系積層体には、アンドープGaN層2に達するリセスが形成され、このリセスにドレイン電極11とソース電極12がオーミック電極として形成されている。このドレイン電極11とソース電極12は、一例として、Ti層Al層TiN層が順に積層されたTiAlTiN電極とした。また、上記保護膜7には開口が形成され、この開口にゲート電極13が形成されている。このゲート電極13は、例えば、TiNで作製され、アンドープAlGaN層3とショットキー接合するショットキー電極として形成されている。また、図1B図1Cに示すように、上記層間絶縁膜8およびSiN保護膜7上にドレイン電極パッド15とソース電極パッド16が形成されている。図1Cに示すように、このドレイン電極パッド15は、上記ドレイン電極11に接続される電極接続部15Aとこの電極接続部15Aに連なっているボンディング部15Bとを有する。上記電極接続部15Aは、上記層間絶縁膜8に形成されたビアホール20内の接続部分14を通してドレイン電極11に電気的に接続されている。また、上記ボンディング部15Bは、アンドープGaN層2に達するリセス17上に形成されているSiN保護膜7上に形成されている。このドレイン電極パッド15のボンディング部15Bには、ドレイン配線22がボンディングされている。一方、上記ソース電極パッド16は、図1Bに示すように、上記ソース電極12に接続される電極接続部16Aとこの電極接続部16Aに連なっているボンディング部16Bとを有する。上記電極接続部16Aは、上記層間絶縁膜8に形成されたビアホール21内の接続部分19を通してソース電極12に電気的に接続されている。また、上記ボンディング部16Bは、アンドープGaN層2に達するリセス18上に形成されているSiN保護膜7上に形成されている。このソース電極パッド16のボンディング部16Bには、第1のソース配線23がボンディングされている。図1Aに示すように、上記ソース電極12とドレイン電極11は、第1の方向にフィンガー状に延在していると共に上記第1の方向と略直交する第2の方向に互いに間隔をあけて略平行に交互に複数配置されている。図1Aに1点鎖線で描かれている活性領域U1には、上記アンドープGaN層2とアンドープAlGaN層3との界面に形成される2次元電子ガス6が存在している。ここで、活性領域U1とは、AlGaN層3上のソース電極12とドレイン電極11との間に配置されたゲート電極13に印加される電圧によって、ソース電極12とドレイン電極11との間でキャリアが流れる半導体層の領域である。また、2点鎖線で囲まれている電極対向領域U2は、ソース電極12とドレイン電極11とが対向している領域である。なお、図1Aでは、上記層間絶縁膜8を省略して描いている。図1Aに示すように、上記ソース電極パッド16のボンディング部16Bは、上記第1のソース配線23がボンディングされた第1のパッド部16B‐1と第2のソース配線24がボンディングされた第2のパッド部16B‐2とを含む。上記第1のパッド部16B‐1は、上記電極接続部16Aから電極対向領域U2とは反対側に延在している。また、上記第1のパッド部16B‐1は、上記電極対向領域U2に対して上記第1の方向に対向している。また、上記第2のパッド部16B‐2は、上記電極接続部16Aが含有する複数の接続部分19のうちの上記第2の方向の一端に配置された接続部分19の上記第2の方向の外端を上記第1の方向へ延長した仮想延長線L1に関して上記第1のパッド部16B‐1とは反対側に位置している。つまり、上記仮想延長線L1は、上記第1のパッド部16B‐1と第2のパッド部16B‐2との上記第2の方向の境界線をなしている。上記ドレイン電極パッド15ソース電極パッド16としては、Ti/AuまたはTi/Alなどを用いている。また、図1Aに示すように、上記ゲート電極13は、ドレイン電極11の周囲を囲むように環状に延在しており、ゲート電極接続配線27でゲート電極パッド28に接続されている。図2は、この実施形態の電界効果トランジスタの等価回路を示している。上記電極対向領域U2に形成されるトランジスタ部31のドレイン電極11がドレイン電極パッド15とドレイン配線22を経由してドレイン端子41に接続される。また、上記ゲート電極13は、上記ゲート電極接続配線27ゲート電極パッド28を経由してゲート端子42に接続されている。なお、図2の等価回路では、ドレイン電極パッド15とドレイン配線22による電気抵抗、およびゲート電極接続配線27とゲート電極パッド28による電気抵抗は省略している。また、上記ソース電極12は、ソース電極パッド16の電極接続部16Aボンディング部16Bの第1のパッド部16B‐1および第1のソース配線23を経由してソース端子43に接続されている。このソース端子43はグランドに接続されている。図2において、R1は、上記ソース電極パッド16による電気抵抗を表している。また、R2は、上記第1のソース配線23による電気抵抗を表している。また、上記ソース電極12は、ソース電極パッド16の電極接続部16Aボンディング部16Bの第2のパッド部16B‐2および第2のソース配線24を経由してゲート‐ソース間電位用ソース端子44に接続されている。後述する具体的一例では、オン時に上記ソース電極パッド16の電極接続部16Aとボンディング部16Bの第2のパッド部16B‐2への第2のソース配線24のボンディング箇所とを略同電位にすることができ、第2のパッド部16B‐2の電気抵抗は実質的に無視できる。この実施形態のGaNHFETによれば、上記ボンディング部16Bの第2のパッド部16B‐2にボンディングされた第2のソース配線24に接続したゲート‐ソース間電位用ソース端子44と上記ゲート電極13に接続したゲート端子42との間には、駆動ゲート電圧Vgsが印加される。この駆動ゲート電圧Vgsにより、トランジスタ部31がオンしたときに、上記ドレイン電極11とソース電極12との間に流れる電流は、上記ソース電極12に接続されたソース電極パッド16の電極接続部16Aからボンディング部16Bの第1のパッド部16B‐1にボンディングされた第1のソース配線23に流れ、ソース端子43からグランドへ流れる。この実施形態では、ソース電極パッド16のボンディング部16Bの第1のパッド部16B‐1にボンディングされた第1のソース配線23を、電流を流すためのソース端子43に接続する一方、上記ボンディング部16Bの第2のパッド部16B‐2にボンディングされた第2のソース配線24を駆動ゲート電圧印加用のソース端子44に接続している。したがって、上記ソース端子44と上記ゲート端子42との間に駆動ゲート電圧Vgsを印加することにより、上記駆動ゲート電圧Vgsでもって上記トランジスタ部31のソース‐ゲート間に実際に印加される電圧Vgsが、上記第1のソース配線23の電気抵抗R2による電圧降下の影響を受けないようにすることができる。また、この実施形態では、上記ソース電極パッド16のボンディング部16Bの第2のパッド部16B‐2は、上記ソース電極12と電極接続部16Aとの接続部分19の外縁からの仮想延長線L1に関して第1のパッド部16B‐1の反対側に配置されている。つまり、上記仮想延長線L1は、上記第1のパッド部16B‐1と第2のパッド部16B‐2との上記第2の方向の境界線をなしている。これにより、上記第2のソース配線24のボンディング箇所の上記第2の方向の位置を、上記電極接続部16Aの上記ソース電極12との接続部分19の上記第2の方向の位置と重ならないようにして、ソース電極12からの電流が上記第2のソース配線24に流れにくくできる。これにより、上記第2のソース配線24の電位はソース電極パッド16による電圧降下の影響を受けにくくなる。例えば、後述する具体的一例では、上記第2のパッド部16B‐2のうちの上記電極接続部16Aと略同電位の箇所に第2のソース配線24をボンディングすることができることが分かった。したがって、この実施形態によれば、上記第2のソース配線24に接続した駆動ゲート電圧印加用のソース端子44とゲート端子42との間に印加する駆動ゲート電圧Vgsにより実際にトランジスタ部31のソース電極‐ゲート電極間に印加される電圧Vgsが、上記ソース電極パッド16の電気抵抗R1による電圧降下の影響を受けないようにすることができる。したがって、この実施形態のGaNHFETによれば、駆動ゲート電圧Vgsによって、ゲート電極13とソース電極12との間に実際に印加される電圧Vgsがソース電極パッド16の電気抵抗による電圧降下で低下することを防止でき、ゲート電極13とソース電極12との間に加える電圧を安定化できて、安定した動作を実現できる。また、この実施形態によれば、上記ソース電極パッド16の上記ボンディング部16Bは上記リセス18上に形成されているので、上記ボンディング部16Bの下には2次元電子ガス6が形成されず、リーク電流を抑制できる。また、この実施形態によれば、上記フィンガー状に延在している複数のソース電極12とドレイン電極11を備えて大電流を流すことができるが、大電流を流す場合に特に問題になるソース電極パッド16での電圧降下がソース電極‐ゲート電極間に印加される電圧を変動させる現象を回避できる。よって、駆動ゲート電圧によりソース電極‐ゲート電極間に印加される電圧を安定化できて、安定した動作が可能なパワーデバイスを実現できる。次に、図7の平面図を参照して、上記実施形態の比較例のGaNHFETを説明する。この比較例は、図1Aに示すソース電極パッド16に替えて、ソース電極パッド116を備えた点が、前述の実施形態と異なる。したがって、この比較例では、前述の実施形態と同様の部分には同様の符号を付して、前述の実施形態と異なる部分を主に説明する。図7に示すように、この比較例が備えるソース電極パッド116は、電極接続部116Aとボンディング部116Bを有する。この電極接続部116Aは、図1Aに示すソース電極パッド16の電極接続部16Aと同様である。一方、ソース電極パッド116は、図1Aのソース電極パッド16のボンディング部16Bとは異なるボンディング部116Bを有する。このボンディング部116Bは、電極対向領域U2の一端に配置されたソース電極12と電極接続部116Aとの接続部分119の上記第2の方向の外縁の仮想延長線L101よりも突出した部分116B‐2を含んでいるが、この突出した部分116B‐2は狭く、第2のソース配線24がボンディングできる程には広くない。このため、この比較例では、上記ボンディング部116Bのうち、上記電極接続部116Aに対して上記第1の方向に隣接している部分116B‐1に第1のソース配線23と第2のソース配線24の両方がボンディングされている。図8は、この比較例の電界効果トランジスタの等価回路を示している。上記電極対向領域U2に形成されるトランジスタ部31のドレイン電極11がドレイン電極パッド15とドレイン配線22を経由してドレイン端子141に接続される。また、上記ゲート電極13は、上記ゲート電極接続配線27ゲート電極パッド28を経由してゲート端子142に接続されている。なお、図8の等価回路では、ドレイン電極パッド15とドレイン配線22による電気抵抗、およびゲート電極接続配線27とゲート電極パッド28による電気抵抗は省略している。この比較例では、上記ソース電極12は、ソース電極パッド116の電極接続部116Aボンディング部116Bの隣接部分116B‐1および第1のソース配線23を経由してソース端子143に接続されている。このソース端子143はグランドに接続されている。図8において、R1は、上記ソース電極パッド116による電気抵抗を表している。また、R2は、上記第1のソース配線23による電気抵抗を表している。また、この比較例では、上記ソース電極12は、ソース電極パッド116の電極接続部116Aボンディング部16Bの隣接部分116B‐1および第2のソース配線24を経由してゲート‐ソース間電位用ソース端子144に接続されている。この比較例では、上記ソース電極パッド116のボンディング部116Bの隣接部分116B‐1に接続された第2のソース配線24のボンディング箇所は、上記第2の方向の位置が上記電極接続部116Aとソース電極12との接続部分119と重なっている。したがって、上記第2のソース配線24には電極接続部116Aからの電流が流れ易くなるので、上記第2のソース配線24の電位はソース電極パッド116による電圧降下の影響を受け易くなる。つまり、この比較例では、上記ボンディング部116Bの隣接部分116B‐1の上記電極接続部116Aの電位よりも低い電位の箇所に第2のソース配線24がボンディングされることになる。したがって、この比較例によれば、上記第2のソース配線24に接続した駆動ゲート電圧印加用のソース端子144とゲート端子142との間に印加する駆動ゲート電圧Vgsが、上記ソース電極パッド116の電気抵抗R1による電圧降下の影響を受けて低下することになる。すなわち、駆動ゲート電圧Vgsが、電気抵抗R1による電圧降下だけ低下した電圧Vgs=-R1×Iが、ソース電極12とゲート電極13との間に印加される。特に、ドレイン端子141とソース端子143との間に大電流が流れる場合、ソース電極パッド116の電気抵抗R1による電圧降下が大きくなり、トランジスタ部31のソース電極‐ゲート電極間に実際に印加される電圧Vgsが、駆動ゲート電圧Vgsから明らかに低下し、実際に印加される電圧Vgsが駆動ゲート電圧Vgsと明らかに異なってしまう。また、ソース電極パッド116が大きい場合、ソース電極パッド116の厚みが薄い場合や、ソース電極パッド116に抵抗率の高い材質を用いた場合には、ソース電極パッド116の電気抵抗R1の値はさらに大きくなるため、実際に印加される電圧Vgsが駆動ゲートVgsから低下する影響がより顕著になる。また、上記ソース電極パッド116での電圧降下は、ソース電極パッド116の電気抵抗R1とトランジスタ部31に流れる電流Iとに依存して変動するので、電圧Vgsの安定が達成できない。よって、この比較例では、トランジスタ部31のソース電極とゲート電極との間に実際に印加される電圧Vgsが変動し易くなって動作が不安定となる。次に、前述の実施形態の具体的一例を用いて、ソース電極パッド16の電位分布のシミュレーションを行なった。この具体的一例では、図3Aに示すように、ソース電極12の配列ピッチPを60μmとし、上記ソース電極パッド16の第1の方向の寸法Dを500μmとし、上記ソース電極パッド16の第2の方向の寸法Wを900μmとした。この具体的一例では、上記ソース電極パッド16の電極接続部16Aに10本のソース電極12が接続されている。また、この具体的一例では、ソース電極パッド16の第2の方向の端からの距離X1=330μm、第1の方向の端からの距離Y1=250μmの位置を、第1のソース配線23のボンディング箇所Bとした。この具体的一例において、上記ボンディング箇所Bに予め定められた電圧V=1Vを印加すると共に各ソース電極12への配線箇所K1~K10をグランド電位とした場合の等電位線のシミュレーション結果を、図3Bに示す。なお、上記配線箇所K1~K10は、それぞれ、コンタクトホールであり、このコンタクトホール幅は10μm、コンタクトホール間の間隔は50μmである。図3Bの等電位線S1は、電位01Vの領域を示し、等電位線S2S3S4S5S6S7は、それぞれ、電位0.2V0.3V0.4V0.5V06V0.7Vの領域を示している。図3Bのシミュレーション結果から、ソース電極パッド16の配線箇所K1~K10のうちの第2の方向の端の配線箇所K10から略距離Z0=100μmだけ離隔した位置よりも遠い領域Z1は、等電位線S1の電位01V以下の領域であり、配線箇所K1~K10の電位に近い電位となることが分かる。したがって、上記ソース電極パッド16の第2のパッド部16B‐2のうちの上記領域Z1内に、上記第2のソース配線24をボンディングすることで、電極接続部16Aと略同電位の箇所に第2のソース配線24を接続できる。これにより、上記第2のソース配線24に接続した駆動ゲート電圧印加用のソース端子44とゲート端子42との間に印加する駆動ゲート電圧Vgsによって実際にソース電極12‐ゲート電極13間に印加される電圧Vgsが、上記ソース電極パッド16の電気抵抗R1による電圧降下の影響を受けないようにすることができる。したがって、この具体的一例の電界効果トランジスタによれば、駆動ゲート電圧Vgsによって、ゲート電極13とソース電極12との間に実際に印加される電圧Vgsが、ソース電極パッド16の電圧降下の影響で変動することを抑制でき、安定した動作を実現できる。上述のシミュレーションでは、電位分布を求めるために、ボンディング箇所Bを1V、ソース電極12への配線箇所K1~K10をグランド電位とした。ソース電極パッド16は抵抗、すなわち線形素子とみなせるため、ボンディング箇所Bの電圧値とソース電極12への配線箇所K1~K10の電圧値が上述の値とは異なっている場合にも、電位分布は上述のシミュレーション結果と同様の電位分布となる。すなわち、ボンディング箇所Bの電圧をV1、ソース電極12への配線箇所K1~K10の電圧をV2とすると、上記等電位線S1の電位=V2V1-V2×0.1となる。また、上記等電位線S2の電位=V2V1-V2×0.2等となる。次に、図4を参照して、上記実施形態の第1の変形例を説明する。この第1の変形例は、くし形のソース電極212とくし形のドレイン電極211を備えたもので、次のの点が、前述の実施形態と異なる。よって、この第1の変形例では、上記実施形態と同様の部分には同様の符号を付して、前述の実施形態と異なる部分を説明する。複数のソース電極12に替えて、複数のソース電極部222がソース電極パッド16側の端の連接部223で繋がっている1つのくし形のソース電極212を備えた点。複数のドレイン電極11に替えて、複数のドレイン電極部221がドレイン電極パッド15側の端の連接部225で繋がっている1つのくし形のドレイン電極211を備えた点。なお、この第1の変形例では、上記ソース電極部222およびドレイン電極部221が延在している方向が第1の方向であり、上記ソース電極部222とドレイン電極部221とが対向している方向が第2の方向である。そして、上記ソース電極部222とドレイン電極部221とが対向している領域が電極対向領域U21である。また、この第1の変形例では、上記実施形態と同様の活性領域U1を有するが、図4では図示を省略している。また、この第1の変形例では、上記実施形態のゲート電極接続配線27に替えて、ゲート電極接続配線29を備えた。この第1の変形例では、上記くし形のソース電極212の連接部223が、層間絶縁膜8に形成されたビアホール21内の接続部分19を通してソース電極パッド16の電極接続部16Aに電気的に接続されている。また、上記くし形のドレイン電極211の連接部225が、層間絶縁膜8に形成された複数のビアホール20内の接続部分14を通してドレイン電極パッド15の電極接続部15Aに電気的に接続されている。この第1の変形例においても、上記ソース電極パッド16のボンディング部16Bの第2のパッド部16B‐2は、上記ソース電極212と電極接続部16Aとの接続部分19の外縁からの仮想延長線L1に関して第1のパッド部16B‐1の反対側に配置されている。これにより、上記第2のソース配線24のボンディング箇所の第2の方向の位置を、上記電極接続部16Aの上記ソース電極212との接続部分19の第2の方向の位置と重ならないようにして、ソース電極212からの電流が上記第2のソース配線24に流れにくくできる。これにより、上記第2のソース配線24の電位はソース電極パッド16による電圧降下の影響を受けにくくなる。次に、図5を参照して、上記実施形態の第2の変形例を説明する。この第2の変形例は、くし形のソース電極312とくし形のドレイン電極211を備えたもので、次のの点が、前述の実施形態と異なる。よって、この第2の変形例では、上記実施形態と同様の部分には同様の符号を付して、前述の実施形態と異なる部分を説明する。ソース電極パッド16に替えて、ソース電極パッド316を備えた点。複数のソース電極12に替えて、複数のソース電極部322がソース電極パッド316側の端の連接部323で繋がっている1つのくし形のソース電極312を備えた点。複数のドレイン電極11に替えて、複数のドレイン電極部221がドレイン電極パッド15側の端の連接部225で繋がっている1つのくし形のドレイン電極211を備えた点。なお、この第2の変形例では、上記ソース電極部322およびドレイン電極部221が延在している方向が第1の方向であり、上記ソース電極部322とドレイン電極部221とが対向している方向が第2の方向である。そして、上記ソース電極部322とドレイン電極部221とが対向している領域が電極対向領域U32である。また、この第2の変形例では、上記実施形態と同様の活性領域U1を有するが、図5では図示を省略している。また、この第2の変形例では、上記実施形態のゲート電極接続配線27に替えて、ゲート電極接続配線29を備えた。この第2の変形例では、上記くし形のソース電極312の連接部323が、層間絶縁膜8に形成されたビアホール21内の接続部分19を通してソース電極パッド316の電極接続部316Aに電気的に接続されている。また、上記くし形のドレイン電極211の連接部225が、層間絶縁膜8に形成された複数のビアホール20内の接続部分14を通してドレイン電極パッド15の電極接続部15Aに電気的に接続されている。また、図5に示すように、上記ソース電極パッド316のボンディング部316Bは、上記第1のソース配線23がボンディングされた第1のパッド部316B‐1と第2のソース配線24がボンディングされた第2のパッド部316B‐2とを含む。上記第1のパッド部316B‐1は、上記電極接続部316Aから電極対向領域U31とは反対側に延在している。また、上記第1のパッド部316B‐1は、上記電極対向領域U32に対して第1の方向に対向している。また、上記第2のパッド部316B‐2は、上記電極接続部316Aが含有する複数の接続部分19のうちの第2の方向の一端に配置された接続部分19の上記第2の方向の外端を上記第1の方向へ延長した仮想延長線L31に関して上記第1のパッド部316B‐1とは反対側に位置している。つまり、上記仮想延長線L31は、上記第1のパッド部316B‐1と第2のパッド部316B‐2との上記第2の方向の境界線をなしている。これにより、上記第2のソース配線24のボンディング箇所の第2の方向の位置を、上記ソース電極312と電極接続部316Aとの接続部分19の第2の方向の位置に対して重ならないようにして、ソース電極312からの電流が上記第2のソース配線24に流れにくくできる。これにより、上記第2のソース配線24の電位はソース電極パッド316による電圧降下の影響を受けにくくなる。すなわち、この第2の変形例のように、第2のパッド部316B‐2の第2の方向の位置が電極対向領域U31の第2の方向の位置と重なっていても、第2のパッド部316B‐2での第2のソース配線24のボンディング箇所の第2の方向の位置が上記ソース電極312への接続部分19の第2の方向の位置と重なっていなければ、上記第2のソース配線24の電位はソース電極パッド316による電圧降下の影響を受けにくくなる。図6Aは、この発明の第2実施形態であるGaNHFETの平面模式図である。また、図6Bは、図6AのA-A線断面を示す図である。図6Bに示すように、この第2実施形態は、Si基板501上に、アンドープGaN層502アンドープAlGaN層503を形成している。アンドープGaN層502とアンドープAlGaN層503がヘテロ接合を有するGaN系積層体を構成している。上記アンドープGaN層502とアンドープAlGaN層503との界面に2DEG506が発生する。また、上記GaN系積層体上には、保護膜507、層間絶縁膜508が順次形成されている。上記保護膜507の材料としては、例えば、ここでは、SiNを用いたが、SiO2、Al2O3などを用いてもよい。また、上記層間絶縁膜508の材料としては、例えば、ここでは、ポリイミドを用いたが、SOGやBPSGなどの絶縁材料を用いてもよい。また、上記SiN保護膜507の膜厚は、ここでは、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。また、上記GaN系積層体には、アンドープGaN層502に達するリセスが形成され、このリセスにドレイン電極511とソース電極512がオーミック電極として形成されている。このドレイン電極511とソース電極512は、一例として、Ti層Al層TiN層が順に積層されたTiAlTiN電極とした。また、上記保護膜507には開口が形成され、この開口にゲート電極513が形成されている。このゲート電極513は、例えば、TiNで作製され、アンドープAlGaN層503とショットキー接合するショットキー電極として形成されている。また、図6Bに示すように、上記層間絶縁膜508上にドレイン電極パッド515とソース電極パッド516が形成されている。このドレイン電極パッド515は、電極接続部515Aとボンディング部515Bを有する。この電極接続部515Aは、接続部分514によって上記ドレイン電極511に接続されている。上記電極接続部515Aの電極接続部514は、上記層間絶縁膜508に形成されたビアホール520を通してドレイン電極511に電気的に接続されている。上記ドレイン電極パッド515のボンディング部515Bには、ドレイン配線522がボンディングされている。また、上記ソース電極パッド516は、電極接続部516Aとボンディング部516Bを有し、この電極接続部516Aは、接続部分519で上記ソース電極512に接続されている。この接続部分519は、上記層間絶縁膜508に形成されたビアホール521内に形成されている。また、上記ボンディング部516Bは、層間絶縁膜508上に形成されている。このソース電極パッド516のボンディング部516Bには、第1のソース配線523がボンディングされている。図6Aに示すように、上記ドレイン電極511は、くし形であり、第1の方向にフィンガー状に延在している複数のドレイン電極部511Aとこの複数のドレイン電極部511Aの基端を繋げている連接部511Bとを有する。また、上記ソース電極512は、くし形であり、第1の方向にフィンガー状に延在している複数のソース電極部512Aとこの複数のソース電極部512Aの基端を繋げている連接部512Bとを有する。上記ソース電極部512Aとドレイン電極部511Aは、上記第1の方向と略直交する第2の方向に互いに間隔をあけて略平行に交互に配置されている。図6Aに1点鎖線で描かれている活性領域U61には、上記アンドープGaN層502とアンドープAlGaN層503との界面に形成される2次元電子ガス506が存在している。ここで、活性領域U61とは、AlGaN層503上のソース電極512とドレイン電極511との間に配置されたゲート電極513に印加される電圧によって、ソース電極512とドレイン電極511との間でキャリアが流れる半導体層の領域である。また、2点鎖線で囲まれている電極対向領域U62は、ソース電極512のソース電極部512Aとドレイン電極511のドレイン電極部511Aとが対向している領域である。なお、図6Aでは、上記層間絶縁膜508を省略して描いている。図6Aに示すように、上記ソース電極パッド516のボンディング部516Bは、上記第1のソース配線523がボンディングされた第1のパッド部516B‐1と第2のソース配線524がボンディングされた第2のパッド部516B‐2とを含む。上記第1のパッド部516B‐1は、上記電極接続部516Aから電極対向領域U26側に延在している。また、上記第1のパッド部516B‐1は、上記電極対向領域U62に対してかぶさっている。また、上記第2のパッド部516B‐2は、上記電極接続部516Aの複数の接続部分519のうちの上記第2の方向の一端に配置された接続部分519の上記第2の方向の外端を上記第1の方向へ延長した仮想延長線L61に関して上記第1のパッド部16B‐1とは反対側に位置している。つまり、上記仮想延長線L61は、上記第1のパッド部516B‐1と第2のパッド部516B‐2との境界線をなしている。上記ドレイン電極パッド515ソース電極パッド516としては、Ti/AuまたはTi/Alなどを用いている。また、図6Aに示すように、上記ゲート電極513は、ドレイン電極511の周囲を囲むように環状に延在しており、ゲート電極接続配線527でゲート電極パッド528に接続されている。また、この実施形態では、上記ソース電極パッド516のボンディング部516Bの第2のパッド部516B‐2は、上記ソース電極512と電極接続部516Aとの接続部分519の外縁からの仮想延長線L61に関して第1のパッド部516B‐1の反対側に配置されている。つまり、上記仮想延長線L61は、上記第1のパッド部516B‐1と第2のパッド部516B‐2との境界線をなしている。これにより、上記第2のソース配線524のボンディング箇所の上記第2の方向の位置を、上記電極接続部516Aの上記ソース電極512との接続部分519の第2の方向の位置とが重ならないようにして、ソース電極512からの電流が上記第2のソース配線524に流れにくくできる。これにより、上記第2のソース配線524の電位はソース電極パッド516による電圧降下の影響を受けにくくなる。したがって、この実施形態によれば、上記第2のソース配線524に接続した駆動ゲート電圧印加用のソース端子とゲート端子との間に印加する駆動ゲート電圧により実際にソース電極512‐ゲート電極513間に印加される電圧が、上記ソース電極パッド516の電気抵抗による電圧降下の影響を受けないようにすることができる。したがって、この実施形態のGaNHFETによれば、駆動ゲート電圧によって、ゲート電極513とソース電極512との間に実際に印加される電圧Vgsがソース電極パッド516の電気抵抗による電圧降下で低下することを防止でき、ゲート電極13とソース電極12との間に加える電圧を安定化できて、安定した動作を実現できる。なお、上記第2実施形態では、1つのくし形のドレイン電極511と1つのくし形のソース電極512を備えたが、前述の第1実施形態と同様に、複数のフィンガー状のドレイン電極と複数のフィンガー状のソース電極を備えてもよい。また、上記第1第2実施形態では、GaN層2とAlGaN層3を基板1上に順に積層したヘテロ接合電界効果トランジスタについて説明したが、GaN層AlGaN層の代わりにGaAs層とn-AlGaAs層を基板上に順に積層したヘテロ接合電界効果トランジスタにこの発明を適用してもよい。また、上記実施形態では、基板をSi基板としたが、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、上記実施形態では、ゲート電極とソース電極とドレイン電極をそれぞれ複数有するフィンガータイプのヘテロ接合電界効果トランジスタについて説明したが、この発明の電界効果トランジスタはこれに限らず、ゲート電極とソース電極とドレイン電極とを1組有する電界効果トランジスタにこの発明を適用してもよい。また、上記実施形態では、ノーマリーオンタイプのヘテロ接合電界効果トランジスタについて説明したが、ノーマリーオフタイプのヘテロ接合電界効果トランジスタにこの発明を適用してもよい。また、この発明は、ヘテロ接合電界効果トランジスタに限らず、横型ジャンクションFETや横型パワーMOSFETなどのキャリアが基板面に沿って横方向に移動する電界効果トランジスタに適用してもよい。この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。