ビットラインとソースラインとの間に接続され、前記ビットライン方向に隣接する一対の磁気メモリセルが前記ソースラインを共有する複数の磁気メモリセルよりなるメモリセルアレイを有する磁気メモリ装置のためのライトドライバー回路であり、正の記録電圧の供給端子と副の記録電圧の供給端子との間に接続されて、ライトイネーブル信号及びデータ信号によって前記正の記録電圧または前記副の記録電圧による電流を前記ビットラインに選択的に供給するスイチング部を備える、磁気メモリ装置のためのライトドライバー回路。前記ライトドライバー回路は、前記ライトイネーブル信号及び前記データ信号に応答して前記スイチング部の駆動の可否を決定する入力駆動部をさらに備えることを特徴とする、請求項1に記載の磁気メモリ装置のためのライトドライバー回路。前記入力駆動部は、前記データ信号と前記ライトイネーブル信号とに応答して前記スイチング部に第1駆動信号を出力する第1駆動部と、前記データ信号と前記ライトイネーブル信号に応答して前記スイチング部に第2駆動信号を出力する第2駆動部と、を備えることを特徴とする、請求項2に記載の磁気メモリ装置のためのライトドライバー回路。前記第1駆動部は、前記データ信号と前記ライトイネーブル信号とがすべてローレベルであるときローレベルの信号を出力するように構成され、前記第2駆動部は、前記データ信号と前記ライトイネーブル信号とがすべてハイレベルであるときハイレベルの信号を出力するように構成されることを特徴とする、請求項3に記載の磁気メモリ装置のためのライトドライバー回路。複数のワードラインと、前記複数のワードラインと垂直な複数のビットラインと、前記ワードラインと平行した複数の共通ソースラインと、前記ビットラインと前記共通ソースラインとの間に接続される複数の磁気メモリセルを有するメモリセルアレイと、前記複数のビットラインに接続されるライトドライバー回路とを備える、磁気メモリ装置。隣接する一対の磁気メモリセルは、前記共通ソースラインを共有することを特徴とする、請求項5に記載の磁気メモリ装置。前記一対の磁気メモリセルは、前記ビットラインと前記共通ソースラインとの間に直列接続される第1磁気トンネル接合素子及び第1選択トランジスターを有する第1メモリセルと、前記共通ソースラインと前記ビットラインとの間に直列に接続される第2選択トランジスター及び第2磁気トンネル接合素子を有する第2メモリセルとを備えることを特徴とする、請求項6に記載の磁気メモリ装置。前記ライトドライバー回路は前記磁気メモリセルにデータを記録するために前記ビットラインに記録電流を供給して、データ記録動作のとき前記共通ソースラインには接地電圧が印加されることを特徴とする、請求項5に記載の磁気メモリ装置。前記ライトドライバー回路は、正の記録電圧の供給端子と副の記録電圧の供給端子との間に接続されて、ライトイネーブル信号及びデータ信号によって前記正の記録電圧または前記副の記録電圧による電流を前記ビットラインに選択的に供給するスイチング部を備えることを特徴とする、請求項8に記載の磁気メモリ装置。前記ライトドライバー回路は、前記ライトイネーブル信号及び前記データ信号に応答して前記スイチング部の駆動の可否を決定する入力駆動部をさらに備えることを特徴とする、請求項9に記載の磁気メモリ装置。前記入力駆動部は、前記データ信号と前記ライトイネーブル信号とに応答して前記スイチング部の第1駆動信号を出力する第1駆動部と、前記データ信号と前記ライトイネーブル信号に応答して前記スイチング部の第2駆動信号を出力する第2駆動部とを備えることを特徴とする、請求項10に記載の磁気メモリ装置。前記第1駆動部は、前記データ信号と前記ライトイネーブル信号とがすべてローレベルであるときローレベルの信号を出力するように構成され、前記第2駆動部は、前記データ信号と前記ライトイネーブル信号とがすべてハイレベルであるときハイレベルの信号を出力するように構成されることを特徴とする、請求項11に記載の磁気メモリ装置。複数のビットラインと、前記ビットラインと垂直に配列される複数のワードラインと、一対の前記ワードラインの間に前記ワードラインと平行するように配列される複数の共通ソースラインと、前記ビットライン及び前記共通ソースライン間に接続されて前記ワードラインに印加される信号によって駆動される複数の単位磁気メモリセルを有するメモリセルアレイとを備え、前記単位磁気メモリセルは、前記ビットラインの延長方向に隣接した単位磁気メモリセルと前記共通ソースラインを共有する、磁気メモリ装置のレイアウト構造。前記ビットラインの延長方向に隣接する前記一対のメモリセルは、前記共通ソースラインを中心に対称構造を有することを特徴とする、請求項13に記載の磁気メモリ装置のレイアウト構造。前記共通ソースラインを共有する前記一対のメモリセルは同一なアクティブ領域に形成され、隣接するアクティブ領域の間に前記ワードラインと水平な方向に形成されるダミーワードラインをさらに備えることを特徴とする、請求項14に記載の磁気メモリ装置のレイアウト構造。本発明は共通ソースラインを含む磁気メモリ装置に対してビットラインへ記録電流を供給することができるライトドライバー回路を提供することにその技術的な課題がある。本発明の異なる技術的な課題は集積度が向上された磁気メモリ装置を提供することにある。本発明のもう一つの技術的な課題は共通ソースラインを有する磁気メモリ装置のレイアウト構造を提供することにある。前述した技術的な課題を達成するための本発明の一態様に係る磁気メモリ装置のためのライトドライバー回路は、ビットラインとソースラインとの間に接続され、前記ビットライン方向に隣接する一対の磁気メモリセルが前記ソースラインを共有する複数の磁気メモリセルよりなるメモリセルアレイを有する磁気メモリ装置のためのライトドライバー回路であり、正の記録電圧の供給端子と副の記録電圧の供給端子との間に接続されて、ライトイネーブル信号及びデータ信号によって前記正の記録電圧または前記副の記録電圧による電流を前記ビットラインに選択的に供給するスイチング部を備える。一方、本発明の一態様に係る磁気メモリ装置は、複数のワードラインと、前記複数のワードラインと垂直な複数のビットラインと、前記ワードラインと平行した複数の共通ソースラインと、前記ビットラインと前記共通ソースラインとの間に接続される複数の磁気メモリセルを有するメモリセルアレイと、前記複数のビットラインに接続されるライトドライバー回路とを備える。もう一方、本発明の一態様に係る磁気メモリ装置のレイアウト構造は、複数のビットラインと、前記ビットラインと垂直に配列される複数のワードラインと、一対の前記ワードラインの間に前記ワードラインと平行するように配列される複数の共通ソースラインと、前記ビットライン及び前記共通ソースライン間に接続されて前記ワードラインに印加される信号によって駆動される複数の単位磁気メモリセルを有するメモリセルアレイとを備え、前記単位磁気メモリセルは、前記ビットラインの延長方向に隣接した単位磁気メモリセルと前記共通ソースラインを共有する。本発明に係る磁気メモリ装置は共通ソースラインを具備して、共通ソースラインは接地端子に固定に接続される。共通ソースラインを導入することによって各単位セルごとにソースラインを形成しないで隣接する一対の磁気トンネル接合素子が一つのソースラインを共有するために、単位セルの面積を大幅に減少させることができるだけでなく製造の原価を節減できる利点がある。一方、共通ソースラインが接地端子に固定されることによって、ライトドライバーはビットラインのみに電流を供給するように構成することができる。結局、ライトドライバーを構成するのに必要な素子の数を半分の水準で減少させることができて、これによってメモリ装置の動作消耗電流も減少されることができるので、メモリ装置の動作効率を改善することができる。以下、添付された図面を参照して本発明の実施形態をより具体的に説明する。図6は本発明の一実施形態に係る磁気メモリ装置のセルアレイ構造図である。図示したように、本発明の一実施形態に係る磁気メモリ装置100は複数の単位磁気メモリセル122、124を含むメモリセルアレイ120及びメモリセルアレイ120のビットラインへ記録電流を供給するライトドライバー回路110を具備する。各単位磁気メモリセル122、124はビットラインBLと共通ソースラインCSLとの間、または共通ソースラインCSLとビットラインBLとの間に直列に接続される磁気トンネル接合素子MTJ及びワードラインによって駆動される選択トランジスターSTを含む。そして、ビットラインBLの延長方向に隣接する一対のメモリセル122、124はソースラインを共有する共通ソースラインCSL構造を有して、ワードラインWLとソースラインSLとは相互に平行して、ビットラインBLはワードラインWLソースラインSLと垂直になるように形成される。一対のメモリセルに対して本発明の磁気メモリ装置のセルアレイ構造を説明すると次のとおりである。第1磁気メモリセル122はビットラインBL0に接続される第1磁気トンネル接合素子MTJ1及び第1磁気トンネル接合素子MTJ1と共通ソース端CSとの間に接続されて第1ワードラインWL0によって駆動される第1選択トランジスターST1を含む。そして、第2磁気メモリセル124は共通ソース端CSに接続されて第2ワードラインWL1によって駆動される第2選択トランジスターST2、第2選択トランジスターST2とビットラインBL0との間に接続される第2磁気トンネル接合素子MTJ2及び共通ソース端CSと接地端子VSSとの間に接続される共通ソースラインCSLを含む。一対の単位磁気メモリセル122、124は共通ソースラインCSLを中心に対称の構造を有して、共通ソースラインCSLは各ワードラインWL0、WL1とは平行して各ビットラインBL0、BL1とは垂直になるよう配列される。図7は図6に図示したセルアレイのレイアウト図である。図示したように、共通ソースラインCSLがワードラインWLと平行してビットラインBLと垂直になるよう配置されていることが分かる。そして、一つの共通ソースラインCSLを中心に一対の磁気トンネル接合素子MTJが配置される。本発明の一実施形態で、単位アクティブ領域20間の空間にダミーワードラインDWLを形成することも可能である。この場合、配線形成の工程の時均一な間隔でワードラインをパターニングすることができる利点がある。結局、単位磁気メモリセルの面積22は6F2になって図4に図示した磁気メモリ装置に比べて面積効率が大幅に向上したことが分かる。図6及び図7に図示した磁気メモリ装置で、データ記録動作の時共通ソースラインCSLは接地端子VSSに接続される。したがって、ライトドライバーはビットラインのみに電流を供給するだけで充分である。そして、電流の流れを制御するために接地電圧より高くてビットラインからソースラインに電流流れを発生することができる正の記録電流、または接地電圧より低くてソースラインからビットラインに電流流れを発生することができる副-の記録電流を供給するようにライトドライバーを具現することができる。図8は本発明の一実施形態に係る磁気メモリ装置のためのライトドライバー回路を説明するための図である。単位磁気メモリセル122のビットラインBLに記録電流を供給するために、本発明に係るライトドライバー回路110は正の記録電圧の供給端子VDDと副の記録電圧の供給端子-VDDとの間に接続されて、ライトイネーブル信号WREN及びデータ信号DATAによって前記正の記録電圧または前記副の記録電圧を選択的に供給するスイチング部112を含む。そして、ライトイネーブル信号WREN及びデータ信号DATAに応答してスイチング部112の駆動の可否を決定する入力駆動部114をさらに含む。また、入力駆動部114はデータ信号DATAとライトイネーブル信号WRENとに応答してスイチング部112へ第1駆動信号を出力する第1駆動部1141及びデータ信号DATAとライトイネーブル信号WRENとに応答してスイチング部112へ第2駆動信号を出力する第2駆動部1143を含むように構成される。第1駆動部1141は入力信号WRENがすべてローレベルである時ローレベルの信号を出力するように構成できて、第2駆動部1143は入力信号がすべてハイレベルである時ハイレベルの信号を出力するように構成できる。より具体的に、入力駆動部114はデータ信号DATAとライトイネーブル信号WRENの反転信号とを入力として2つの入力信号がすべてローレベルである場合ハイレベルの信号を出力する第1論理素子NR11、データ信号DATAとライトイネーブル信号WRENとを入力として2つの入力信号がすべてハイレベルである場合ローレベルの信号を出力する第2論理素子ND11、第1論理素子NR11の出力を反転駆動する第1インバータIV11、第2論理素子ND11の出力を反転駆動する第2インバータIV12を含む。そして、スイチング部112は正の記録電圧端子VDDとビットラインBL接続端子との間に接続されて第1インバータIV11の出力信号によって駆動される第1スイチング素子P11、ビットラインBL接続端子と副の記録電圧端子-VDDとの間に接続されて第2インバータIV12の出力信号によって駆動される第2スイチング素子N11を含むように構成される。単位磁気メモリセル122はビットラインBLと共通ソースラインCSLとに接続されて記録動作の時共通ソースラインCSLには接地電圧が印加される。そして、データ記録のためにライトイネーブル信号WRENがイネーブルされると、データ信号DATAのレベルによりビットラインに正の記録電圧VDDまたは副の記録電圧-VDDによる電流が印加される。記録電圧は例えば電源電圧VDDを用いて供給できる。図9及び図10は図8に図示したライトドライバー回路でのデータ記録動作を説明するための図である。まず、図9は単位磁気メモリセルにハイレベルのデータを記録する場合を説明するための図である。この場合ライトイネーブル信号WREN及びデータ信号DATAがすべてハイレベルに入力されて、第1論理素子NR11及び第2論理素子ND11から各々ローレベルの信号が出力される。結局、第1スイチング素子P11はターンオフされるが、第2スイチング素子N11はターンオンになってビットラインでは副の記録電圧-VDDによる電流が印加される。したがって、矢印で表したように電流は共通ソースラインCSLすなわち、接地端子VSSからビットラインBL方向に流れるようになり、磁気トンネル接合素子MTJを構成する第1磁性層の方向と第2磁性層の磁化方向が互いに反平行anti-parallel状態になりながらMTJが高低抗状態になって、ハイレベルのデータが記録される。図10は単位磁気メモリセルにローレベルのデータを記録する場合を説明するための図面であり、この場合ライトイネーブル信号WRENはハイレベルで、データ信号DATAはローレベルで入力される。入力信号のレベルによって第1論理素子NR11及び第2論理素子ND11の出力信号は各々ハイレベルになって、第1スイチング素子P11がターンオンされる反面、第2スイチング素子N11はターンオフされる。したがって、ビットラインBLには正の記録電圧VDDによる電流が印加されて、ビットラインBLから共通ソースラインCSLすなわち、接地端子VSSへ電流流れの経路が形成される。結局、磁気トンネル接合素子MTJの上部電極である第1電極層から下部電極である第2電極層に電流が流れるようになり矢印方向、自由磁性層である第1磁性層の方向と固定磁性層である第2磁性層の磁化方向が平行Parallelするようになりながら低抵抗状態になり、ローレベルのデータが記録される。本発明ではデータ記録の時ソースラインが接地端子に接続される。したがって記録電流はビットラインのみに印加するだけでも充分であり、結局、ライトドライバーからソースラインに記録電流を印加する構成要素を排除することができる。これによって、ライトドライバーが占める面積を減少させることができるだけでなく、記録電流の消耗量も最小化することができる。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。