"帰還発振信号と所定の基準周波数を持つ基準発振信号とが入力され、前記基準発振信号と前記帰還発振信号の位相差を検出すると共に当該位相差を表す第1ディジタル信号を出力するディジタル位相比較部と、前記第1ディジタル信号を対象に第1クロック信号に同期して平均化処理を行い、当該処理結果を第2ディジタル信号として出力するディジタルフィルタ部と、発振ノードに結合されるインダクタ素子および複数の容量素子を含み、前記第2ディジタル信号が表す周波数設定情報に基づいて前記複数の容量素子を選択的に前記発振ノードに結合することで前記発振ノードにキャリア発振信号を出力するディジタル制御発振部と、前記キャリア発振信号を分周することで前記帰還発振信号および前記第1クロック信号を出力する分周部と、使用する規格上の周波数帯情報に基づいて前記第1クロック信号の第1クロック周波数を複数の選択肢の中から選択し、当該選択した第1クロック周波数と前記規格上の周波数帯の中から設定するキャリア周波数とに基づいて前記分周部で用いる分周比を制御する設定部とを有することを特徴とする高周波信号処理装置。請求項1記載の高周波信号処理装置において、前記設定部は、前記第1クロック周波数を選択する際に、前記第1クロック周波数をF、前記規格上の周波数帯における送信キャリア周波数と受信キャリア周波数との差分値をD、送信動作時または受信動作時における信号帯域をBとし、Mを1以上の任意の整数とすると、D-B/M≦F≦DB/Mからなる禁止範囲に含まれないFの値を選択することを特徴とする高周波信号処理装置。請求項2記載の高周波信号処理装置において、前記設定部は、前記第1クロック周波数を選択する際に、さらに、前記禁止範囲に対して所定のマージンを持つ値で、かつ前記基準周波数のNNは1以上の整数倍の値の中から最小の値を選択することを特徴とする高周波信号処理装置。請求項1記載の高周波信号処理装置において、前記第1クロック周波数は、前記基準周波数のNNは1以上の整数倍の値であることを特徴とする高周波信号処理装置。請求項4記載の高周波信号処理装置において、前記分周部は、前記キャリア発振信号を予め定められる複数の第1分周比のいずれかで分周するプリスケーラ回路と、前記設定部からの第1制御値に基づいて、前記プリスケーラ回路の前記複数の第1分周比を切り替えながら前記プリスケーラ回路の出力信号を第2分周比で分周し、前記帰還発振信号を出力する第1分周回路と、前記設定部からの第2制御値に基づいて、前記プリスケーラ回路の出力信号を第3分周比で分周し、前記第1クロック信号を出力する第2分周回路とを有することを特徴とする高周波信号処理装置。請求項5記載の高周波信号処理装置において、前記設定部は、前記第1クロック周波数の選択を行い、当該選択した第1クロック周波数の情報と前記キャリア周波数の情報を出力する制御ユニットと、前記制御ユニットから出力される前記第1クロック周波数の情報と前記キャリア周波数の情報を保持する設定レジスタと、前記設定レジスタの前記キャリア周波数の情報に基づいて、前記第1制御値を時系列上で動的に変更し、前記キャリア周波数と前記基準周波数の比率となる設定分周比として小数点を含めた値を前記第1分周回路に実現させるシグマデルタ変調回路とを有することを特徴とする高周波信号処理装置。請求項6記載の高周波信号処理装置において、前記第1制御値には、前記第2分周比に該当する第1カウント値が含まれ、前記第2分周回路は、前記プリスケーラ回路の出力信号を第2カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号に対して、前記プリスケーラ回路の出力信号を前記第2カウント値とは値が1異なる第3カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号を第1頻度で混ぜ合わせることで前記第1クロック信号を生成し、前記シグマデルタ変調回路は、さらに、前記第1カウント値と、前記設定レジスタの前記第1クロック周波数の情報とに基づいて、前記ハイレベル信号及び前記ロウレベル信号に伴うカウント値の合計が前記第1カウント値に一致するように、前記第2カウント値および前記第1頻度を算出し、当該算出結果を第2制御値として出力することを特徴とする高周波信号処理装置。請求項4記載の高周波信号処理装置において、前記設定部は、更に、前記ディジタルフィルタ部における所定のカットオフ周波数を前記第1クロック信号が採り得る前記第1クロック周波数の一つで実現する第1フィルタ係数と、前記所定のカットオフ周波数を前記第1クロック周波数の他の一つで実現する第2フィルタ係数とを保持する記憶部を有することを特徴とする高周波信号処理装置。請求項6記載の高周波信号処理装置において、さらに、ベースバンド帯の送信信号を送信用キャリア信号を用いて所定の送信周波数帯にアップコンバートする送信用ミキサ回路と、所定の受信周波数帯を持つ受信信号を受信用キャリア信号を用いてベースバンド帯にダウンコンバートする受信用ミキサ回路と、前記ディジタル位相比較部、前記ディジタルフィルタ部、前記ディジタル制御発振部、前記分周部、前記設定レジスタおよび前記シグマデルタ変調回路を備え、前記キャリア発振信号として前記送信用キャリア信号を生成する送信用PLL回路と、前記ディジタル位相比較部、前記ディジタルフィルタ部、前記ディジタル制御発振部、前記分周部、前記設定レジスタおよび前記シグマデルタ変調回路を備え、前記キャリア発振信号として前記受信用キャリア信号を生成する受信用PLL回路とを有することを特徴とする高周波信号処理装置。ベースバンド帯の送信信号を送信用キャリア信号を用いて所定の送信周波数帯にアップコンバートする送信用ミキサ回路と、前記送信用キャリア信号を出力する送信用PLL回路と、前記送信用ミキサ回路の後段に設けられ、送信信号を所定のゲインで増幅する電力増幅回路と、所定の受信周波数帯を持つ受信信号を受信用キャリア信号を用いてベースバンド帯にダウンコンバートする受信用ミキサ回路と、前記受信用キャリア信号を出力する受信用PLL回路と、アンテナと、前記電力増幅回路の後段と前記アンテナの間、かつ前記受信用ミキサ回路の前段と前記アンテナの間に設けられ、送信信号の中から予め定めた周波数帯を選択して前記アンテナに向けて伝送し、前記アンテナで受信した受信信号の中から予め定めた周波数帯を選択して前記受信用ミキサ回路に向けて伝送するデュプレクサとを備え、前記送信用PLL回路および前記受信用PLL回路のそれぞれは、帰還発振信号と所定の基準周波数を持つ基準発振信号とが入力され、前記基準発振信号と前記帰還発振信号の位相差を検出すると共に当該位相差を表す第1ディジタル信号を出力するディジタル位相比較部と、前記第1ディジタル信号を対象に第1クロック信号に同期して平均化処理を行い、当該処理結果を第2ディジタル信号として出力するディジタルフィルタ部と、発振ノードに結合されるインダクタ素子および複数の容量素子を含み、前記第2ディジタル信号が表す周波数設定情報に基づいて前記複数の容量素子を選択的に前記発振ノードに結合することで前記発振ノードに前記送信用キャリア信号又は前記受信用キャリア信号となるキャリア発振信号を出力するディジタル制御発振部と、前記キャリア発振信号を分周することで前記帰還発振信号および前記第1クロック信号を出力する分周部と、使用する規格上の周波数帯情報に基づいて前記第1クロック信号の第1クロック周波数を複数の選択肢の中から選択し、当該選択した第1クロック周波数と前記規格上の周波数帯の中から設定するキャリア周波数とに基づいて前記分周部で用いる分周比を制御する設定部とを有することを特徴とする無線通信システム。請求項10記載の無線通信システムにおいて、前記設定部は、前記第1クロック周波数を選択する際に、前記第1クロック周波数をF、前記規格上の周波数帯における送信キャリア周波数と受信キャリア周波数との差分値をD、送信動作時または受信動作時における信号帯域をBとし、Mを1以上の任意の整数とすると、D-B/M≦F≦DB/Mからなる禁止範囲に含まれないFの値を選択することを特徴とする無線通信システム。請求項11記載の無線通信システムにおいて、前記設定部は、前記第1クロック周波数を選択する際に、さらに、前記禁止範囲に対して所定のマージンを持つ値で、かつ前記基準周波数のNNは1以上の整数倍の値の中から最小の値を選択することを特徴とする無線通信システム。請求項12記載の無線通信システムにおいて、前記規格上の周波数帯は、W-CDMA規格又はLTE規格で定められる周波数帯であることを特徴とする無線通信システム。請求項10記載の無線通信システムにおいて、前記第1クロック周波数は、前記基準周波数のNNは1以上の整数倍の値であることを特徴とする無線通信システム。請求項14記載の無線通信システムにおいて、前記分周部は、前記キャリア発振信号を予め定められる複数の第1分周比のいずれかで分周するプリスケーラ回路と、前記設定部からの第1制御値に基づいて、前記プリスケーラ回路の前記複数の第1分周比を切り替えながら前記プリスケーラ回路の出力信号を第2分周比で分周し、前記帰還発振信号を出力する第1分周回路と、前記設定部からの第2制御値に基づいて、前記プリスケーラ回路の出力信号を第3分周比で分周し、前記第1クロック信号を出力する第2分周回路とを有することを特徴とする無線通信システム。請求項15記載の無線通信システムにおいて、前記設定部は、前記第1クロック周波数の選択を行い、当該選択した第1クロック周波数の情報と前記キャリア周波数の情報を出力する制御ユニットと、前記制御ユニットから出力される前記第1クロック周波数の情報と前記キャリア周波数の情報を保持する設定レジスタと、前記設定レジスタの前記キャリア周波数の情報に基づいて、前記第1制御値を時系列上で動的に変更し、前記キャリア周波数と前記基準周波数の比率となる設定分周比として小数点を含めた値を前記第1分周回路に実現させるシグマデルタ変調回路とを有することを特徴とする無線通信システム。請求項16記載の無線通信システムにおいて、前記第1制御値には、前記第2分周比に該当する第1カウント値が含まれ、前記第2分周回路は、前記プリスケーラ回路の出力信号を第2カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号に対して、前記プリスケーラ回路の出力信号を前記第2カウント値とは値が1異なる第3カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号を第1頻度で混ぜ合わせることで前記第1クロック信号を生成し、前記シグマデルタ変調回路は、さらに、前記第1カウント値と、前記設定レジスタの前記第1クロック周波数の情報とに基づいて、前記ハイレベル信号及び前記ロウレベル信号に伴うカウント値の合計が前記第1カウント値に一致するように、前記第2カウント値および前記第1頻度を算出し、当該算出結果を第2制御値として出力することを特徴とする無線通信システム。請求項14記載の無線通信システムにおいて、前記設定部は、更に、前記ディジタルフィルタ部における所定のカットオフ周波数を前記第1クロック信号が採り得る前記第1クロック周波数の一つで実現する第1フィルタ係数と、前記所定のカットオフ周波数を前記第1クロック周波数の他の一つで実現する第2フィルタ係数とを保持する記憶部を有することを特徴とする無線通信システム。例えば、携帯電話機を代表とする無線通信システムは、大別すると、ベースバンド信号ディジタル信号を処理するベースバンド処理部と、当該ベースバンド信号と高周波信号との間の周波数変換を行う高周波信号処理部等によって構成される。通常、高周波信号処理部にはベースバンド処理部と異なり多くのアナログ回路が含まれるため、ベースバンド処理部と高周波信号処理部は、それぞれ個別の半導体チップで実現される場合が多い。高周波信号処理部内のアナログ回路の代表として、高周波信号を生成するPLL回路が挙げられる。近年、このアナログ型PLL回路の代替え技術としてディジタル回路で構成されるディジタル型PLL回路が注目されている。ディジタル型PLL回路は、ADPLLAllDigitalPhaseLockedLoop等とも呼ばれる。ディジタル型PLL回路を用いると、CMOSComplementaryMetalOxideSemiconductorプロセスによる微細化技術を享受できるため、その進歩に伴い小面積化、低電源電圧化、高性能化高速化等が図れる。また、ベースバンド処理部と高周波信号処理部を同一の半導体チップで実現することも期待でき、無線通信システムの更なる小型化が期待できる。また、携帯電話機等の無線通信システムでは、一般的に、スプリアス不要信号に伴う問題を解決する所謂スプリアス対策が共通の課題となっている。ここで、高周波信号処理部に前述したようなディジタル型PLL回路を適用した場合、次のような場合にスプリアスの問題が生じ得ることが本発明者等の検討によって見出された。図15は、本発明の前提として検討した無線通信システムにおいて、スプリアスの問題が生じるメカニズムの一例を示す説明図であり、図16は、図15とは異なるメカニズムの一例を示す説明図である。図15では、例えば携帯電話機等に搭載される送受信系回路の一部が簡略的に示されている。図15において、送信時には、送信用ミキサ回路MIX_TXが、送信用のアナログベースバンド信号TXDAT例えば0~20MHzを高周波帯にアップコンバート周波数変換ならびに変調し、電力増幅回路HPAが当該変調信号を増幅して送信電力信号TXを出力する。この際に、MIX_TXは、送信用のディジタル型PLL回路DPLL_TXによって生成され、例えば2GHz帯の周波数を持つ送信用のローカル信号局部発振信号、キャリア信号LO_TXを用いてアップコンバートを行う。また、HPAによって出力されたTXは、送信周波数帯と受信周波数帯を分離するデュプレクサDPX例えばバンドパスフィルタBPFで実現を介してアンテナANTから送信される。一方、受信時には、ANTによって受信された信号がDPXを介して受信電力信号RXとして受信用ミキサ回路MIX_RXに入力され、MIX_RXは、当該RX例えば2GHz帯をアナログベースバンド信号RXDAT例えば0~20MHz等にダウンコンバート周波数変換ならびに復調する。この際に、MIX_RXは、受信用のディジタル型PLL回路DPLL_RXによって生成され、例えば2GHz帯の周波数を持つ受信用のローカル信号局部発振信号、キャリア信号LO_RXを用いてダウンコンバートを行う。RXDATは、ロウパスフィルタLPFを介して不要な高周波成分が除去されたのち、アナログディジタル変換回路ADCを介してディジタルベースバンド信号に変換される。このような構成において、送信用のディジタル型PLL回路DPLL_TXは、詳細は省略するが、従来のアナログ型PLL回路のループフィルタに該当するディジタルロウパスフィルタDLPFを備えている。DLPFは、クロック信号クロック周波数fDLPFに同期して動作を行うため、送信用のローカル信号LO_TXには所定の送信キャリア周波数成分に加えて当該クロック信号に伴う周波数成分が重畳され得る。そうすると、送信電力信号TXには、図15に示すように、所定の送信キャリア周波数を中心としてTXDATのデータ量に応じた所定の信号帯域を持つ希望波送信変調信号TX_MOD_SIGに加えて、そこからfDLPFならびにその整数倍だけ離れた位置に生じるスプリアスSPURが含まれる。一方、受信電力信号RXの受信キャリア周波数LO_RXの設定周波数は、通信規格に基づいて送信キャリア周波数LO_TXの設定周波数から所定の間隔f|TX-RX|だけ離れた位置に設定される。実際のRXは、図15に示すように、この受信キャリア周波数例えば2GHz帯を中心として受信用のアナログベースバンド信号RXDATのデータ量に応じた所定の信号帯域例えば±10MHzを持つ。ここで、前述した送信変調信号TX_MOD_SIGは、その周波数がデュプレクサDPXにおける受信用バンドパスフィルタBPFの阻止帯域に含まれるため、RXに漏洩することは殆どない。しかしながら、前述したスプリアスSPURは、その周波数が当該DPXBPFの通過帯域に含まれる場合があるためRXに漏洩し得る。この際に、当該SPURの周波数がRXの希望周波数受信キャリア周波数を中心とする信号帯域に重なると、正しいアナログベースバンド信号RXDATが得られなくなる恐れがある。図16では、図15と同様の送受信系回路の一部の構成が簡略的に示されている。図16では、図15の場合と異なり、送信変調信号TX_MOD_SIGがデュプレクサDPXを介さずにカップリングによって受信用ミキサ回路MIX_RXの入力に結合した場合が問題となっている。図16において、受信用のディジタル型PLL回路DPLL_RXは、詳細は省略するが、図15で述べたDPLL_TXと同様にディジタルロウパスフィルタDLPFを備えている。したがって、DPLL_RXから出力されるローカル信号LO_RXには、前述したLO_TXの場合と同様に、受信キャリア周波数の成分に加えて、そこからfDLPFならびにその整数倍だけ離れた位置に生じるスプリアスSPURが含まれる。一方、送信変調信号TX_MOD_SIGは、送信キャリア周波数例えば2GHz帯を中心として送信用アナログベースバンド信号TXDATのデータ量に応じた所定の信号帯域例えば±10MHzを持つ。ここで、当該LO_RXのSPURの周波数とTX_MOD_SIGの周波数送信キャリア周波数を中心とした信号帯域が重なり、なおかつTX_MOD_SIGがカップリングによってMIX_RXの入力に結合した場合、MIX_RXの動作に伴い受信用アナログベースバンド信号RXDATの帯域例えば0~20MHzにノイズが重畳する。この場合、受信電力信号RXに基づく正しいRXDATが得られなくなる恐れがある。なお、前述した図15や図16の現象は、同様なメカニズムでTX側の信号にも影響を及ぼし得るが、通常、TX側の信号強度に比べてRX側の信号強度が非常に小さいことから、RX側の信号がより問題とされる。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、ディジタル型PLL回路を備えた高周波信号処理装置および無線通信システムにおいて、スプリアスの影響を低減することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による高周波信号処理装置は、ディジタル位相比較部DPFDと、ディジタルフィルタ部DLPFと、ディジタル制御発振部DCOと、分周部MMDと、設定部SDM,REG,BSCTL,MCUとを備える。ディジタル位相比較部は、帰還発振信号Fdiv1と所定の基準周波数を持つ基準発振信号Frefとが入力され、基準発振信号と帰還発振信号の位相差を検出すると共に当該位相差を表す第1ディジタル信号を出力する。ディジタルフィルタ部は、第1ディジタル信号を対象に第1クロック信号CKDLPFに同期して平均化処理を行い、当該処理結果を第2ディジタル信号として出力する。ディジタル制御発振部は、発振ノードに結合されるインダクタ素子Lおよび複数の容量素子CBKを含み、第2ディジタル信号が表す周波数設定情報に基づいて複数の容量素子を選択的に発振ノードに結合することで発振ノードにキャリア発振信号RFdcoを出力する。分周部は、キャリア発振信号を分周することで帰還発振信号および第1クロック信号を出力する。設定部は、使用する規格上の周波数帯情報に基づいて第1クロック信号の第1クロック周波数を複数の選択肢の中から選択し、当該選択した第1クロック周波数と前述した規格上の周波数帯の中から設定するキャリア周波数とに基づいて分周部で用いる分周比を制御する。このように、ディジタルフィルタ部で用いるクロック周波数を、使用する規格上の周波数帯に応じて適宜選択することで、ディジタルフィルタ部から生成されるスプリアスが通信品質に及ぼす影響を低減することが可能になる。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、ディジタル型PLL回路を備えた高周波信号処理装置および無線通信システムにおいて、スプリアスの影響を低減することが可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。《無線通信システムの全体構成および動作》図1は、本発明の一実施の形態による無線通信システムにおいて、その概略構成例を示すブロック図である。図1に示す無線通信システムは、携帯電話システムとなっており、ベースバンド処理装置BBと、高周波信号処理装置RFICと、電力増幅回路パワーアンプ回路HPA1,HPA2と、デュプレクサDPXおよびアンテナスイッチANTSWと、アンテナANTなどによって構成される。特に限定はされないが、BBおよびRFICは、それぞれCMOS製造プロセスによって形成された個別の半導体チップによって実現され、HPA1,HPA2,DPX,ANTSWは、例えば、1個のモジュール配線基板代表的にはセラミック基板上に複数の部品を適宜実装することで実現される。高周波信号処理装置RFICは、送信回路ブロックTXBKと、受信回路ブロックRXBKと、送受信共通の制御ユニットを備えている。当該制御ユニットの中には、マイクロコンピュータユニットMCU、送信用バス制御ユニットBSCTL_TX、受信用バス制御ユニットBSCTL_RX、リセット制御ユニットRSTCTL、フロントエンド制御ユニットFEMCTLが含まれている。MCUは、中央演算処理回路プロセッサユニットやメモリユニット等を含み、ベースバンド処理装置BBと適宜通信を行いながらRFIC全体の制御を行う。BSCTL_TXは、TXBK内の各種回路とバスを介して接続され、MCUからの命令に基づいてTXBKの制御を行う。BSCTL_RXは、RXBK内の各種回路とバスを介して接続され、MCUからの命令に基づいてRXBKの制御を行う。RSTCTLは、例えば、電源投入を検出した際や外部からRFICに向けたリセット命令を受けた際などで、RFIC内の各種回路への電源供給や動作クロックの供給等を適宜制御する。FEMCTLは、BSCTL_TX,BSCTL_RXを介してMCUの制御を受け、例えば、パワーアンプ回路HPA1,HPA2の活性化非活性化の制御や、アンテナスイッチの制御などを行う。送信回路ブロックTXBKは、送信用ロジック回路LOG_TX、ディジタルアナログ変換回路DAC1~DAC3、送信用のディジタル型PLL回路DPLL_TX、送信用ミキサ回路MIX_TX1,MIX_TX2、可変利得増幅回路PGA1、自動パワー制御回路APCを備えている。DAC1,MIX_TX1,PGA1は、例えばW-CDMAWidebandCodeDivisionMultipleAccess又はその拡張規格となるHSDPA:HighSpeedDownlinkPacketAccessやLTELongTermEvolution向けの処理回路となっている。DAC2,MIX_TX2は、例えばGSMGlobalSystemforMobileCommunications向けの処理回路となっている。W-CDMAHSDPAやLTEでは、例えば700MHz帯~2.6GHz帯の間で規定された10個を超える周波数帯が適宜使用される。W-CDMAHSDPAでは、QPSKQuadraturePhaseShiftKeying、HPSKHybridPhaseShiftKeying、16QAMQuadratureAmplitudeModulation等の位相振幅変調方式が用いられ、LTEでは、QPSK、16QAM、64QAM等の位相振幅変調方式が用いられる。GSMでは、例えば、850MHz帯GSM850、900MHz帯GSM900、1.8GHz帯DCSDigitalCellularSystem1800、1.9GHz帯PCSPersonalCommunicationsService1900が使用される。GSM850,GSM900はGSMのロウバンド等と呼ばれ、DCS1800,PCS1900は、GSMのハイバンド等と呼ばれる。GSMでは、例えば、GMSKGaussianfilteredMinimumShiftKeyingや8PSK等の位相周波数変調方式が用いられる。送信用ロジック回路LOG_TXは、ベースバンド処理装置BBからの送信データ信号送信ベースバンド信号を差動インタフェース回路LVDSを介して受け、所定のディジタル処理例えば10B8B符号化や、変調用ディジタルベースバンド信号位相情報等の生成処理などを行う。DAC1は、LOG_TXからの変調用ディジタルベースバンド信号をアナログベースバンド信号TXDATに変換する。ディジタル型PLL回路DPLL_TXは、所定の送信キャリア周波数を持つローカル信号局部発振信号、キャリア信号LO_TXを生成する。ミキサ回路MIX_TX1は、DAC1からのTXDATをDPLL_TXからのローカル信号LO_TXを用いて変調ならびにアップコンバート周波数変換する。可変利得増幅回路PGA1は、MIX_TX1からの出力信号を所定のゲインで増幅し、パワーアンプ回路HPA1に向けて出力する。DAC2は、LOG_TXからの変調用ディジタルベースバンド信号をアナログベースバンド信号TXDATに変換する。MIX_TX2は、DAC2からのTXDATをDPLL_TXからのローカル信号LO_TXを用いて変調ならびにアップコンバートし、パワーアンプ回路HPA2に向けて出力する。自動パワー制御回路APCは、HPA1,HPA2の出力電力が目標値となるようにDAC3を介して制御する。なお、W-CDMAHSDPAやLTEでは、GSMモードGMSK変調での定包括線変調と異なり包括線変動が生じる変調方式が用いられるため、PGA1が備わっている。また、例えば、DPLL_TXにおける送信キャリア周波数や、PGA1のゲインや、APCにおける出力電力の目標値は、BSCTL_TXを介してMCUによって設定される。受信回路ブロックRXBKは、低雑音増幅回路LNAa,b、受信用ミキサ回路MIX_RXa,b、ロウパスフィルタLPFa,b、可変利得増幅回路PGAa,b、アナログディジタル変換回路ADCa,b、ディジタルフィルタDFLTa,b、受信用のディジタル型PLL回路DPLL_RX、受信用ロジック回路LOG_RXを備えている。ここでは、所謂受信ダイバーシティ構成を用いており、低雑音増幅回路~ディジタルフィルタまでの経路を2系統a経路とb経路備えている。なお、受信ダイバーシティとは、複数のアンテナを用意し、入力を選択合成することで信号強度を上げる仕組みである。低雑音増幅回路LNAaLNAbは、デュプレクサDPXおよび/またはアンテナスイッチANTSWを介して入力された受信電力信号RXを低雑音で増幅する。ディジタル型PLL回路DPLL_RXは、所定の受信キャリア周波数を持つローカル信号局部発振信号、キャリア信号LO_RXを生成する。ミキサ回路MIX_RXaMIX_RXbは、LNAaLNAbからの出力信号をDPLL_RXからのローカル信号LO_RXを用いて変調ならびにダウンコンバート周波数変換し、アナログベースバンド信号RXDATを出力する。ロウパスフィルタLPFaLPFbは、MIX_RXaMIX_RXbからのRXDATにおける不要な高周波成分を除去する。可変利得増幅回路PGAaPGAbは、LPFaLPFbからの出力信号をアナログディジタル変換回路ADCaADCbの入力レンジを加味したゲインで増幅する。ADCaADCbは、PGAaPGAbからのアナログ信号をディジタルベースバンド信号に変換する。ディジタルフィルタDFLTaDFLTbは、ADCaADCbからのディジタルベースバンド信号に対して、インタポレーションinterpolationやデシメーションdecimationといったフィルタリング処理を行う。受信用ロジック回路LOG_RXは、DFLTaDFLTbからのディジタル信号に対して所定のディジタル処理例えば8B10B復号化等を行い、その結果を受信データ信号受信ベースバンド信号として差動インタフェース回路LVDSを介してベースバンド処理装置BBに出力する。なお、例えば、DPLL_RXにおける受信キャリア周波数は、BSCTL_RXを介してMCUによって設定される。パワーアンプ回路HPA1,HPA2は、例えばLDMOSLaterallyDiffusedMOSやHBTHeterojunctionBipolarTransistor等によって実現される。HPA1は、前述した高周波信号処理装置RFIC内の可変利得増幅回路PGA1からの出力信号を増幅し、送信電力信号TXとしてデュプレクサDPXおよび/またはアンテナスイッチANTSWに出力する。HPA2は、前述したRFIC内の送信用ミキサ回路MIX_TX2からの出力信号を増幅し、送信電力信号TXとしてDPXおよび/またはANTSWに出力する。なお、HPA1,HPA2の出力ノードには、図示はしないが例えば電力検出回路カプラ等が設けられ、前述した自動パワー制御回路APCは、当該電力検出回路の検出結果とMCUからの目標値を比較することでHPA1,HPA2の出力電力を制御する。また、ここでは、例えばW-CDMA等用として代表的に1個のHPA1が示されているが、実際には、700MHz帯~2.6GHz帯といった広い周波数帯に対応するため複数個のHPA1が設けられ、これに応じてRFIC内のMIX_TX1等も複数個設けられる。これは、HPA2に関しても同様であり、さらに、RFIC内のLNAa,LNAbに関しても同様である。デュプレクサDPXは、例えば、SMDSurfaceMountDevice部品やモジュール配線基板上の配線パターン等によって実現され、送信周波数帯と受信周波数帯の分離を行う。アンテナスイッチANTSWは、例えば、ガリウムヒ素GaAs等の化合物半導体基板やSOISilicononInsulator基板等を用いたMMICMonolithicMicrowaveICによって実現され、アンテナANTの接続先を適宜制御する。通常、ANTと送信電力信号TXまたは受信電力信号RXとの結合は、GSMではTDDTimeDivisionDuplex方式に伴いANTSWを介して行われ、W-CDMA,LTEではFDDFrequencyDivisionDuplex方式に伴いDPXを介して行われる。このように、高周波信号処理装置RFIC内にディジタル型PLL回路DPLL_TX,DPLL_RXを適用することで、前述したように、小面積化、低電源電圧化、高性能化高速化等が図り易くなるものの、図15や図16で述べたような問題が生じる恐れがある。特に、図1に示したような多様な通信方式ならびに多様な周波数帯バンドに対応した所謂マルチモード、マルチバンド対応の無線通信システムでは、使用するバンド数が多いことや同一半導体チップ上の回路規模が大きいことなどから、スプリアスの影響を十分に考慮する必要がある。すなわち、使用するバンドが変わると、図15や図16で述べたような送信キャリア周波数と受信キャリア周波数の間隔f|TX-RX|も変わるため、スプリアスが問題となる条件が変わり、また、回路規模が大きくなると、図16で述べたようなカップリング結合が生じる確率も高くなり得る。そこで、以降に説明するような本実施の形態の方式を用いることが有益となる。《ディジタル型PLL回路の詳細》図2は、図1の高周波信号処理装置において、そのディジタル型PLL回路の構成例を示すブロック図である。図2に示すディジタル型PLL回路DPLLは、図1における送信用のディジタル型PLL回路DPLL_TXと受信用のディジタル型PLL回路DPLL_RXのそれぞれに該当するものである。図2のDPLLは、ディジタル位相比較部DPFDと、周波数設定ロジック部LOG_FSETと、ディジタル制御発振部DCOと、マルチモジュールドライバ部分周部MMDを備えている。ディジタル位相比較部DPFDは、電源レギュレータLDOと、周波数差検出カウンタFCNTと、時間差検出回路TDCを備え、水晶発振回路等によって生成された基準発振周波数例えば26MHzを持つ基準発振信号Frefと、マルチモジュールドライバ部分周部MMDによって生成された第1分周発振信号Fdiv1との位相差を検出する。LDOは、当該DPLLの電源電圧を生成する。FCNTは、FrefとFdiv1とをそれぞれカウントすることで、その周波数差を検出する。このカウント動作の際には、MMDによって生成された第2分周発振信号Fdiv2例えば1GHz程度が用いられる。TDCは、例えば複数段の単位遅延回路CMOSインバータ回路を含み、Fdiv2とFrefの位相差を検出する。具体的には、例えばFdiv2を単位遅延回路で順次遅延させ、各単位遅延回路の出力をFrefに同期してラッチし、このラッチ結果によって位相差を検出する。CMOS製造プロセスの微細化に伴い当該単位遅延回路の遅延量が小さくなるほど、位相比較結果の高精度化が図れる。周波数設定ロジック部LOG_FSETは、自動バンド選択部ABSと、加算器ADDと、ディジタルロウパスフィルタディジタルループフィルタDLPFと、デコーダDECと、設定レジスタREGと、シグマデルタ変調部又はデルタシグマ変調部SDMを備えている。ABSは、例えば第1分周発振信号Fdiv1を基準発振信号Frefでカウントすることで両者の周波数差を検出し、当該周波数差に応じたディジタルコードを持つトリミング信号周波数調整信号TRMを出力する。ADDは、ディジタル位相比較部DPFDによる周波数差の検出結果FCNTのディジタル出力と位相差の検出結果TDCのディジタル出力を合成する。ディジタルロウパスフィルタDLPFは、ADDから出力されたディジタルコードを対象として、マルチモジュールドライバ部分周部MMDからの第3分周発振信号DLPF用クロック信号CKDLPFに同期して平均化処理を行う。デコーダDECは、ディジタルロウパスフィルタDLPFの処理結果となるディジタルコードをデコードコード変換し、実際の周波数設定用のディジタルコード例えば、スイッチのオンオフ情報となるファイン信号周波数調整信号FNEおよびフラクショナル信号周波数調整信号FRCを出力する。設定レジスタREGには、PLL設定信号PSETが入力される。当該DPLLが図1のDPLL_TXの場合には、当該PSETには送信キャリア周波数の設定値やDLPF用クロック信号CKDLPFのクロック周波数fDLPFの設定値等が含まれ、当該PSETは図1のMCUからBSCTL_TXを介して入力される。一方、当該DPLLが図1のDPLL_RXの場合には、当該PSETには受信キャリア周波数の設定値やCKDLPFのクロック周波数fDLPFの設定値等が含まれ、当該PSETは図1のMCUからBSCTL_RXを介して入力される。シグマデルタ変調部SDMは、設定レジスタREGに入力されたPLL設定信号PSETに基づいて、マルチモジュールドライバ部分周部MMDの分周比を適宜制御する。具体的には、SDMは、送信キャリア周波数又は受信キャリア周波数を制御するためのキャリア用分周比制御信号M,Aと、fDLPFを制御するためのクロック用分周比制御信号MM,AAを生成し、Fdiv1に同期してMMDに向けて出力する。ディジタル制御発振部DCOは、クロスカップル接続一方のゲートが他方のドレインに接続された2個のPMOSトランジスタMP1,MP2と、クロスカップル接続された2個のNMOSトランジスタMN1,MN2と、コイルL1と、3系統の容量バンクCBK1~CBK3を備えている。MP1,MP2のソースは電源電圧VDDに接続され、MN1,MN2のソースは接地電源電圧VSSに接続され、MP1,MN1のドレインは正極側発振出力ノードNrfpに接続され、MP2,MN2のドレインは負極側発振出力ノードNrfnに接続される。L1は、NrfpとNrfnの間に接続される。CBK1は、一端がNrfpに接続される容量素子例えばMOS容量C11と、一端がNrfnに接続される容量素子C12と、C11の他端とC12の他端の間に接続されるスイッチSW10を備えている。ここでは、C11,SW10,C12からなる一組の回路が代表的に示されているが、実際には、このような回路がNrfpとNrfnの間に複数組設けられる。そして、この各組に含まれるSW10のオンオフが自動バンド選択部ABSからのトリミング信号TRMによって制御される。なお、各組に含まれる容量素子の容量値は、必ずしも同一である必要はなく、C11=C12を基準として2倍、4倍、8倍、...等の重み付けが適宜なされていてもよい。同様に、CBK2は、一端がNrfpに接続される容量素子C21と、一端がNrfnに接続される容量素子C22と、C21の他端とC22の他端の間に接続されるスイッチSW20を備え、このような回路が、NrfpとNrfnの間に複数組設けられる。この各組に含まれるSW20のオンオフは、デコーダDECからのファイン信号FNEによって制御される。同様に、CBK3は、一端がNrfpに接続される容量素子C31と、一端がNrfnに接続される容量素子C32と、C31の他端とC32の他端の間に接続されるスイッチSW30を備え、このような回路が、NrfpとNrfnの間に複数組設けられる。この各組に含まれるSW30のオンオフは、DECからのフラクショナル信号FRCによって制御される。このようなディジタル制御発振部DCOは、コイルL1と容量バンクCBK1~CBK3によるLC共振型の発振回路となっており、Nrfp,Nrfnに相補の発振出力信号RFdcoを出力する。この際に、MP1,MP2ならびにMN1,MN2は負性抵抗として機能する。当該発振回路の発振周波数は、CBK1~CBK3内の各スイッチのオンオフによって制御され、スイッチがオンに制御された組に含まれる容量素子が発振周波数を定めるパラメータとして寄与する。ここで、CBK1~CBK3内の各容量素子の関係は、C11=C12>C21=C22>C31=C32となっており、例えば、TRMによって2MHz単位、FNEによって20kHz単位、FRCによって1.25kHz単位でそれぞれ発振周波数が調整される。マルチモジュールドライバ部分周部MMDは、プリスケーラPSCと、AカウンタA分周器ACNTと、MカウンタM分周器MCNTと、分周器DIVCを備えている。PSCは、ACNTの制御に応じて発振出力信号RFdcoの4分周信号又は5分周信号を第2分周発振信号Fdiv2例えば1GHz程度として出力する。ACNTは、PSCからの5分周信号をシグマデルタ変調部SDMからのキャリア用分周比制御信号Aに基づくカウント数だけカウントし、当該カウント数に達した際にPSCに対してFdiv2を4分周信号に切り替える制御を行う。MCNTは、PSCからのFdiv2をSDMからのキャリア用分周比制御信号Mに基づくカウント数だけカウントし、第1分周発振信号Fdiv1を出力する。このような構成によって、RFdcoに対するFdiv1の分周比Nは、例えばN=M×4Aで定められる。この際に、SDMがキャリア用分周比制御信号M,Aの値を時系列的に適宜変更することで、等価的平均的に整数部に加えて小数部を含む分周比Nが設定可能となる。RFdcoが定常状態となった際、Fdiv1の平均周波数はFrefに等しい26MHzとなり、RFdcoの平均発振周波数はN×26MHzとなる。DIVCは、プリスケーラPSCからの第2分周発振信号Fdiv2をシグマデルタ変調部SDMからのクロック用分周比制御信号MM,AAの値に応じて分周することでDLPF用クロック信号CKDLPFを出力する。CKDLPFのクロック周波数fDLPFは、このMM,AAの値に応じて例えば52MHz、78MHz、104MHzの中から選択的に設定される。詳細は後述するが、このようにfDLPFが選択可能に構成されている点が本実施の形態の主要な特徴の一つである。図3は、図2においてDLPF用クロック信号を生成する分周器の動作例を示す概略図である。図3に示すように、図2の分周器DIVCは、例えば、fDLPF=78MHzの場合には、第1分周発振信号Fdiv1の1サイクル期間内に‘Hレベルと‘Lレベルを交互に3回ずつ計6回挿入することで、DLPF用クロック信号CKDLPFを生成する。この際に、DIVCは、この6回中の最初のAA回分の‘Hレベル期間および/または‘Lレベル期間を、第2分周発振信号Fdiv2をMM1回カウントすることで定め、残りの6-AA回分の‘Hレベル期間および/または‘Lレベル期間を、Fdiv2をMM回カウントすることで定める。なお、fDLPF=104MHzや52MHzの場合も同様であり、104MHzの場合にはFdiv1の1サイクル期間内に‘Hレベルと‘Lレベルを交互に4回ずつ計8回挿入し、52MHzの場合にはFdiv1の1サイクル期間内に‘Hレベルと‘Lレベルを交互に2回ずつ計4回挿入することでCKDLPFが生成される。Fdiv1は、Fdiv2をM回カウントすることで生成されるが、このMの値はシグマデルタ変調部SDMによって任意の値に定められると共に場合によっては時系列的に変更され得る。一方、CKDLPFは、図2のディジタル型PLL回路DPLLを同期動作させるため、Fdiv1,Fdiv2と同期し例えば立ち上がりエッジが一致し、またディーティが50に近い信号であることが望ましい。こうした中、例えば、単純にFdiv1を3逓倍することで78MHzのCKDLPFを生成する方式具体的には例えばFdiv2を常時M/3回カウント又はM/6回カウントする方式等を用いた場合、M/3又はM/6の結果に端数が生じる際には、Fdiv1と同期が取れなくなる恐れがある。そこで、図3に示すように、例えばM/3又はM/6の結果に端数が生じるような場合にも、Fdiv2のMM1回カウントとMM回カウントをAAに応じた頻度で適宜混在させる方式を用いることで、Fdiv1,Fdiv2と同期したCKDLPFを生成することが可能になる。さらに、CKDLPFの‘H’レベル期間と‘L’レベル期間の誤差はFdiv2の1サイクル期間の範囲内に収まるため、ほぼ50に近いデューティを持つCKDLPFが生成可能になる。なお、MM,AAの値は、Mの値に基づいて例えばfDLPF=104MHzの場合には式1A、78MHzの場合には式2A、52MHzの場合には式3Aによってそれぞれ算出することができる。当該演算は、シグマデルタ変調部SDMによって行われる。MM=INTM/8,AA=M-8×MM1AMM=INTM/8M/32M/128M/256,AA=M-6×MM2AMM=INTM/4,AA=M-4×MM3A図4は、図2のディジタル型PLL回路において、そのスプリアスの発生状況の一例を示す説明図である。図4に示すように、図2のディジタル制御発振回路DCOの発振出力信号RFdco図1のLO_TX又はLO_RXには、ディジタル型PLL回路DPLLDPLL_TX又はDPLL_RXのクロック周波数fDLPFに応じたスプリアス不要信号SPURが生じ得る。例えば、DPLL_TXにおいてfDLPF=52MHzの場合、送信キャリア周波数を中心として、そこから±M×52MHzM=1,2,3,...離れた位置にスプリアス不要信号SPURが生じ得る。同様に、fDLPF=78MHzの場合、送信キャリア周波数を中心として±M×78MHzM=1,2,3,...離れた位置にSPURが生じ、fDLPF=104MHzの場合、送信キャリア周波数を中心として±M×104MHzM=1,2,3,...離れた位置にSPURが生じ得る。これは、DLPFの出力にfDLPFの周波数成分が生じ、これがDCOによって変調されるためである。《本実施の形態の代表的な特徴および効果》図5は、本発明の一実施の形態による高周波信号処理装置において、その代表的な特徴および効果の一例を表す概念図である。図5は、前述した図15の問題を解決するための方式を表している。図5に示すように、図1の例えばHPA1から出力される送信電力信号TXには、所定の送信キャリア周波数を中心としてTXDATのデータ量に応じた所定の信号帯域を持つ希望波送信変調信号TX_MOD_SIGに加えて、そこから±M×fDLPFM=1,2,3,...だけ離れた位置に生じるスプリアスSPURが含まれる。一方、図1のLNAaLNAbに入力される受信電力信号RXの受信キャリア周波数LO_RXの設定周波数は、通信規格に基づいて送信キャリア周波数LO_TXの設定周波数から所定の間隔f|TX-RX|だけ離れた位置に設定される。実際のRXは、この受信キャリア周波数を中心として受信用のアナログベースバンド信号RXDAT図1のMIX_RXaMIX_RXbの出力信号に相当のデータ量に応じた所定の信号帯域例えばLTEの場合±10MHzを持つ。ここで、前述した送信変調信号TX_MOD_SIGは、W-CDMAやLTE等の場合、デュプレクサDPXを介してアンテナANTに出力される。この際に、TX_MOD_SIGは、その周波数がDPXにおける受信用バンドパスフィルタBPFの阻止帯域に含まれるため、受信側LNAaLNAbの入力に漏洩することは殆どない。しかしながら、前述したスプリアスSPURは、その周波数が当該DPXBPFの通過帯域に含まれる場合があるため受信側に漏洩し得る。しかしながら、図5では、前述した図15の場合と異なり、当該SPURが受信電力信号RXの希望周波数受信キャリア周波数を中心とする信号帯域に重ならないようにDPLL_TX内のDLPFのクロック周波数fDLPFが設定されている。これによって、図1のMIX_RXaMIX_RXbの出力においてRXに基づく正しいアナログベースバンド信号RXDATを得ることが可能になる。言い換えれば、当該漏洩によって生じたノイズ成分は、LPFaLPFbによって除去することが可能になる。図6は、本発明の一実施の形態による高周波信号処理装置において、その代表的な特徴および効果の他の一例を表す概念図である。図6は、前述した図16の問題を解決するための方式を表している。図6では、図5の場合と異なり、送信変調信号TX_MOD_SIG例えば図1のMIX_TX1の出力に該当がデュプレクサDPXを介さずにカップリングによって受信用ミキサ回路MIX_RXaMIX_RXbの入力に結合した場合が問題となっている。このようなカップリング結合は、例えば図1のRFIC内の電源配線あるいは信号配線を介して起こり得る。また、場合によっては、図1のRFICの外部例えば当該RFICが実装される配線基板上でも起こり得る。特に、半導体チップの微細化又は無線通信システムの小型化が進み、半導体チップ内の回路規模又は無線通信システム内の部品数が増大するほど、このようなカップリング結合が生じる可能性が高くなる。図6に示すように、DPLL_RXから出力されるローカル信号LO_RXには、図4で述べたように、受信キャリア周波数の成分に加えて、そこから±M×fDLPFM=1,2,3,...だけ離れた位置に生じるスプリアスSPURが含まれる。一方、送信変調信号TX_MOD_SIGは、送信キャリア周波数を中心として送信用アナログベースバンド信号TXDATのデータ量に応じた所定の信号帯域例えばLTEの場合±10MHzを持つ。ここで、当該SPURの周波数とTX_MOD_SIGの周波数送信キャリア周波数を中心とする信号帯域が重なった場合、図16で述べたようにカップリング結合に伴う問題が生じ得る。しかしながら、図6では、図16の場合と異なり、当該SPURがTX_MOD_SIGの周波数に重ならないようにDPLL_RX内のDLPFのクロック周波数fDLPFが設定されている。これによって、仮にカップリング結合が生じた場合でも、図1のMIX_RXaMIX_RXbの出力において受信電力信号RXに基づく正しいアナログベースバンド信号RXDATを得ることが可能になる。言い換えれば、当該カップリング結合によって生じたノイズ成分は、LPFaLPFbによって除去することが可能になる。以上のように図5および図6で述べたような方式でディジタルロウパスフィルタDLPFのクロック周波数fDLPFを定めることで、代表的にはスプリアスの影響を低減することが可能になる。更に、例えばSAWSurfaceAcousticWaveフィルタ等を削減することができ、無線通信システムの小型化、低コスト化に寄与できる。図7aは、本発明の一実施の形態による無線通信システムにおいて、その主要部の概略的な構成例を示すブロック図であり、図7bは図7aの比較例を示すブロック図である。前述した図15の問題を解決するため、例えば、図7bに示すように、高周波信号処理装置RFICの外部において、パワーアンプ回路の前段に送信用のSAWフィルタSAW_TXを設け、低雑音増幅回路LNAの出力とミキサ回路MIX_RXの入力の間に受信用のSAWフィルタSAW_RXを設けることが考えられる。SAW_TXは、図15に示した送信変調信号TX_MOD_SIGの希望帯域のみを選択的に通過させ、SAW_RXは、図15に示した受信電力信号RXの希望帯域のみを選択的に通過させる。勿論、デュプレクサDPXによってもこれと同様の動作が行われるものの、DPXだけでは遷移域でのフィルタ特性の傾きを表す減衰傾度に十分な特性が得られず、図15に示したようにスプリアスSPURが受信側に回り込む恐れがある。そこで、SAW_TX,SAW_RXを用いると、DPXによるフィルタ特性の不足分を補えると共にSAWフィルタ自体が比較的高いフィルタ特性を持つことから、図15に示したような問題を解決することが可能となる。しかしながら、SAWフィルタは、比較的部品コストが高く、また実装面積も大きいため、無線通信システムの小型化、低コスト化を阻害する恐れがある。また、仮にSAWフィルタを用いた場合でも、図16に示したような問題は解決できない場合がある。そこで、前述した本実施の形態の方式を用いると、図7aに示すように、SAWフィルタを用いずとも図15および図16の問題を解決できるため、無線通信システムの小型化、低コスト化の観点でも有益となる。《ディジタルロウパスフィルタのクロック周波数の割り当て方法》次に、図1の無線通信システムが対応する各周波数帯バンドに対して、ディジタルロウパスフィルタDLPFのクロック周波数fDLPFを具体的にどのように割り当てるかについて説明する。図8は、図1の無線通信システムが対応する各バンドの規格情報を示す説明図である。図9は、図8における各バンドとディジタル型PLL回路に設定される発振周波数帯およびディジタルロウパスフィルタのクロック周波数との関係例を示すものであり、図9aは送信用のディジタル型PLL回路に関する説明図、図9bは受信用のディジタル型PLL回路に関する説明図である。図9aには、図1の送信用のディジタル型PLL回路DPLL_TXにおいて、各送信バンド毎にDPLL_TXに対して実際に設定される発振周波数帯と、各送信バンド毎にDPLL_TX内のDLPFに対して実際に設定されるクロック周波数fDLPFとが示されている。同様に、図9bには、図1の受信用のディジタル型PLL回路DPLL_RXにおいて、各受信バンド毎にDPLL_RXに対して実際に設定される発振周波数帯と、各受信バンド毎にDPLL_RX内のDLPFに対して実際に設定されるクロック周波数fDLPFとが示されている。図8に示すように、図1の無線通信システムは、例えば、W-CDMAおよびLTE規格上のバンド1~13、17~21、38、40と、GSM850規格と、GSM900規格と、DCS1800規格と、PCS1900規格とに対応している。例えば、W-CDMAおよびLTE規格のバンド1を例とすると、送信バンドが1920MHz~1980MHz、受信バンドが2110MHz~2170MHzと規定され、送信バンドと受信バンドの間隔f|TX-RX|は190MHzと規定されている。実際の通信では、当該送信バンドおよび受信バンドの中から基地局からのチャネル指定に基づく特定の周数数が送信キャリア周波数および受信キャリア周波数として選定されるが、この場合でも、送信キャリア周波数と受信キャリア周波数の間隔は190MHzを維持する。このW-CDMAおよびLTE規格のバンド1が選択された場合、DPLL_TXに対しては、図9aに示すように送信用の発振周波数帯3840MHz~3960MHzが設定され、DPLL_RXに対しては、図9bに示すように受信用の発振周波数帯4220MHz~4340MHzが設定される。ここで、送信用の発振周波数帯3840MHz~3960MHzは、図9aに示すように、実際には図1においてDPLL_TXとMIX_TX1の間に設けられた1/2分周器図示せずによって分周され、その結果、実効的な発振周波数帯は1920MHz~1980MHzとなる。同様に、受信用の発振周波数帯4220MHz~4340MHzは、図9bに示すように、図1におけるDPLL_RXの出力に設けられた1/2分周器図示せずによって分周され、その結果、実効的な発振周波数帯は2110MHz~2170MHzとなる。そして、この送信用および受信用の実効的な発振周波数帯の中から前述したチャネル指定に基づく特定の送信キャリア周波数および受信キャリア周波数が選択される。なお、当該分周器は、1/2分周器に限らず、例えばバンド5では1/4分周器が用いられるといったように、規格上のバンドとディジタル制御発振回路DCOの発振周波数帯との関係で適宜最適化されている。また、図1では、例えば送信側に1個のDPLL_TXを設けたが、DPLL_TXの設定範囲は、図8に示すようにGSM850時の1648MHzからバンド21時の5851.6MHzといったように広範囲に及ぶため、複数のDPLL_TXを搭載し、それぞれの設定範囲を狭めることも可能である。これは、受信側のDPLL_RXに対しても同様である。図9aにおいて、DPLL_TX内のDLPFのクロック周波数fDLPFは、例えばバンド1の際には78MHzに設定され、バンド2の際には52MHzに設定され、バンド3の際には78MHzに設定される。一方、図9bに示すように、DPLL_RX内のDLPFのクロック周波数fDLPFは、例えばバンド1の際には送信側と同様に78MHzに設定され、バンド2の際にも送信側と同様に52MHzに設定され、バンド3の際にも送信側と同様に78MHzに設定される。このように、W-CDMAおよびLTEの際に、バンドに応じてDLPFのクロック周波数fDLPFを適宜使い分けることが本実施の形態の主要な特徴の一つとなっている。なお、図2に示したfDLPF=104MHzは、例えばGSM850の受信側で使用される。GSMDCS,PCSの際には、TDD方式が用いられるため、図15および図16で述べたような問題は生じ難く、fDLPFの値は各種必要性に応じて適宜定めればよい。ここで、例えばバンド1を例として、DLPFのクロック周波数fDLPFを78MHzに定めた理由について説明する。まず、図15および図5で述べたような、送信側のスプリアスSPURがデュプレクサDPXを介して受信側に回り込む際を考える。図2における基準クロック信号Frefの周波数をfREF=26MHz、送信チャネル周波数をfTX、受信チャネル周波数をfRX、信号帯域をfBW最大20MHzとする。fDLPFは、ディジタル型PLL回路DPLLが同期回路であるため式1の値を採り得る。この時、DLPFに起因して送信電力信号TXに発生するスプリアスSPURの周波数fSPURは、図4でも述べたように式2で表せる。fDLPF=K×fREFK=1,2,3,...1fSPUR=fTXJ×fDLPFJ=/-1,/-2,...2このスプリアスSPURがデュプレクサDPXを通過し、受信電力信号RXの希望周波数受信キャリア周波数を中心とする信号帯域と重なる条件すなわち問題が生じる条件は、式3となる。式3に式2および式1を反映させ、fBWおよびfREFに具体的な数値を代入すると式4が得られる。fRX-fBW/2≦fSPUR≦fRXfBW/23fRX-fTX-10MHz≦J×K×26MHz≦fRX-fTX10MHz4次に、図16および図6で述べたような、受信側のスプリアスSPURと送信変調信号TX_MOD_SIGとがカップリングする際を考える。この時、DLPFに起因して受信用のローカル信号LO_RXに発生するスプリアスSPURの周波数fSPURは、図4でも述べたように式5で表せる。fSPUR=fRXJ’×fDLPFJ’=/-1,/-2,...5このスプリアスSPURがTX_MOD_SIGとミキシングされると式6の周波数成分fNOISEがノイズとして図1の受信用アナログベースバンド信号RXDATの信号帯域と重なる恐れがある。fNOISE=fTX-fSPUR6このノイズがRXDATの信号帯域と重なる条件すなわち問題が生じる条件は式7となり、式7に式6、式5および式1を反映させ、fBWおよびfREFに具体的な数値を代入すると式8が得られる。-fBW/2≦fNOISE≦fBW/27-10MHz≦fTX-fRX-J’×K×26MHz≦10MHz8ここで、式4と式8は等価であり、また、式4における受信キャリア周波数と送信キャリア周波数の間隔fRX-fTXは図8のf|TX-RX|に示したように各バンド毎に固定値であるため、全てのJに対して式4の範囲を避けられるようなfDLPF=K×26MHzの値を定めればよい。図10は、図1の無線通信システムにおいて、W-CDMAおよびLTE用の各バンド毎にスプリアスが問題となり得るディジタルロウパスフィルタのクロック周波数範囲と、これに基づいて割り当てたクロック周波数の一例を示す説明図である。例えば、バンド1の場合、図8に示したように、受信キャリア周波数と送信キャリア周波数の間隔fRX-fTXすなわちf|TX-RX|は190MHzとなる。この場合、前述した式4に基づき、スプリアスが問題となるfDLPF=K×26MHzの範囲は、例えばJ=11次スプリアスに対しては180MHz≦fDLPF≦200MHz図10では省略となる。同様に、J=22次スプリアスに対しては90MHz≦fDLPF≦100MHz図10のF[1,2]、J=33次スプリアスに対しては60MHz≦fDLPF≦67MHz図10のF[1,3]、J=44次スプリアスに対しては45MHz≦fDLPF≦50MHz図10のF[1,4]となる。以降も同様にして、J=PP次スプリアスに対してF[1,P]が得られ、また、他のバンドBに対しても同様にしてF[B,1]~F[B,P]が得られる。ここで、図10から判るように、仮にDLPFのクロック周波数fDLPFが十分に高い例えばバンド1の例では200MHzよりも十分に高いと、スプリアスが問題となる範囲を容易に避けることができる。しかしながら、fDLPFを高くすると、ディジタル型PLL回路DPLLの同期設計が困難になる例えばセットアップ違反等が生じることや、消費電流の増加などのデメリットが発生する。したがって、fDLPFは、スプリアスが問題とならない範囲内で可能な限り低い値すなわち最小のK値に設定されることが望ましい。そこで、バンド1において、まず、fDLPF=26MHzK=1の場合は、7次スプリアスF[1,7]および図10では省略しているが8次以降のスプリアスを考慮すると当該周波数はスプリアスが問題となる範囲に属する。次に、fDLPF=52MHzK=2の場合は、図10のF[1,4]45MHz≦fDLPF≦50MHzと近接しているため、マージンを考慮すると当該周波数は望ましくない。続いて、fDLPF=78MHzK=3の場合は、図10のF[1,2]90MHz≦fDLPF≦100MHzおよび図10のF[1,3]60MHz≦fDLPF≦67MHzに対して十分にマージンがある。したがって、バンド1においては、図10の○印で示すように、fDLPF=78MHzに定められる。その他のバンドに関しても同様にして、各fDLPFは図10の○印で示す値に定められる。《ディジタルロウパスフィルタの詳細》図11は、図2のディジタル型PLL回路において、そのディジタルロウパスフィルタの概略構成例を示す回路ブロック図である。図11に示すディジタルロウパスフィルタDLPFは、ラッチ回路FFと、加算器減算器ADD1,ADD2と、乗算器MUL1,MUL2を備えている。MUL1は、DLPFの入力となるディジタルコードDGINに対して2-Xを乗算する。ここでXはフィルタ係数等と呼ばれる。MUL2は、DLPFの出力となるディジタルコードDGOTに対して2-Xを乗算する。ADD2は、DGOTからMUL2の出力を減算する。ADD1は、MUL1の出力とADD2の出力とを加算する。FFは、ADD1の出力に対して前述したクロック周波数fDLPFを持つクロック信号CKDLPFに同期してラッチ動作を行い、DGOTを出力する。このように、図11のDLPFは、主として、FF→ADD2→ADD1→FFからなる積算経路RT_ITGと、FF→MUL2→ADD2→ADD1→FFからなるIIRInfiniteImpulseResponse経路RT_IIRを含み、これによってDGINの平均化処理を行なっている。なお、ディジタルロウパスフィルタの構成は、図11のような構成に限定されるものではなく、広く知られているように、例えばFIRFiniteImpulseResponseフィルタを組み合わせたり、高次のIIRフィルタを用いたりなど、様々な形態で実現可能である。図12は、図11のディジタルロウパスフィルタにおいて、その特性の一例と当該ディジタルロウパスフィルタの更なる機能を示す説明図である。一般的に、ディジタルロウパスフィルタのカットオフ周波数fcは、そのクロック周波数サンプリング周波数fDLPFとフィルタ係数Xの関数によって定められる。したがって、図12に示すように、例えば、フィルタ係数XをX=X2とした状態でfDLPFを52MHzから78MHzに変更した場合、fcがfc2からfc3に変更されてしまう。このようにカットオフ周波数fcの値が変わってしまうとディジタル型PLL回路DPLLにおいて所望の特性を維持できないため、fDLPFの値が変わった場合でも所定のカットオフ周波数fcを維持できる仕組みを設けることが望ましい。そこで、本実施の形態によるディジタルロウパスフィルタDLPFは、少なくとも、所定のカットオフ周波数例えばfc2をそれぞれ異なるクロック周波数fDLPF=52MHz,78MHz,104MHzで実現するためのそれぞれ異なるフィルタ係数X=X2,X3,X4を備えていることが主要な特徴の一つとなっている。これによって、前述したように、例えばfDLPFが52MHzから78MHzに変わった場合でも、これに応じてXをX2からX3に変更すれば所定のカットオフ周波数fc2を維持することが可能になる。当該フィルタ係数Xは、例えば、図2で述べたPLL設定信号PSETを用いて設定レジスタREGを介して設定することなどが可能である。この際に具体的なXの値は、例えば、図1のMCUにカットオフ周波数fcの演算式に基づくプログラム処理を行わせることで算出させる方式や、あるいは、MCU内のメモリ等に予め所定のfcを実現するための各fDLPF毎のXの値を保持させておき、設定するfDLPFの値に応じて当該Xの値を読み出す方式などによって得られる。前者の方式を用いると、例えば、製造ばらつきや環境変化、あるいは動作状況等に応じてfcの設定値を動的に変えたいような場合でも容易に対応することが可能となるが、fcの演算式が複雑になるとMCUの処理負荷が問題となる場合がある。一方、後者の方式を用いると、MCUの処理負荷は問題とならないが、fcの設定値を変えたいような場合に若干対応し難い場合がある。ただし、予め複数のfcを想定し、各fc毎に、各fDLPF毎のXの値を保持しておけば、実用上、十分な対応が可能である。《ディジタル型PLL回路の設定レジスタの制御方法》図13は、図1および図2の無線通信システムにおいて、そのディジタル型PLL回路内の設定レジスタの制御に関連する構成例を抽出した概略図である。図14は、図13における処理内容の一例を示すフロー図である。図13には、図1の中から抽出して、ベースバンド処理装置BBと、高周波信号処理装置RFIC内のマイクロコンピュータユニットMCU、送信用および受信用のバス制御ユニットBSCTL_TX,BSCTL_RX、送信用および受信用のディジタル型PLL回路DPLL_TX,DPLL_RXが示されている。BBは差動インタフェースLVDSを介してRFIC内のMCUと通信を行う。BSCTL_TXは、DPLL_TXならびにその他の送信系回路との間でバスBS_TXを介して通信を行う。BSCTL_RXは、DPLL_RXならびにその他の受信系回路との間でバスBS_RXを介して通信を行う。MCUは、内部に設定用テーブル例えば不揮発性メモリLUTを備えている。LUTの中には、例えば図9a、bに示したように、各バンド毎に割り当てられたディジタルロウパスフィルタDLPFのクロック周波数fDLPFの情報が保持されている。また、LUTの中には、例えば図12で述べたようなフィルタ係数Xの値が保持されている。このような構成において、所定の通信方式モードおよび所定の周波数帯バンドで無線通信を行う際には、図14に示すように、まず、BBがRFICに向けて、LVDSを介してTASコマンドを発行するS101。当該TASコマンドの中には、例えば、送信動作/受信動作のいずれか又は両方を行うかの送受信情報と、その際に使用する通信方式情報W-CDMA、GSM等、バンド情報バンド1、バンド2等ならびにチャネル情報バンド内で使用するキャリア周波数情報等などが含まれる。次いで、MCUは、当該TASコマンドを受けてLUTを参照し、バンド情報に基づいてDLPFのクロック周波数fDLPFの値やフィルタ係数Xの値等を読み出す。そして、MCUは、キャリア周波数の設定値、クロック周波数fDLPFの設定値、フィルタ係数Xの値等を含むPLL設定信号PSETと、PLL送受信起動トリガをBSCTL_TX,BSCTL_RXに出力するS102。なお、送受信情報は、BSCTL_TX,BSCTL_RXを介して例えば図1のフロントエンド制御ユニットFEMCTLに通知され、アンテナスイッチANTSWの接続先の選択等で使用される。続いて、BSCTL_TX,BSCTL_RXは、MCUからのPLL送受信起動トリガに応じて、所定のタイミングでDPLL_TX,DPLL_RX内の設定レジスタREG図2にPLL設定信号PSETを書き込むS103。これを受けて、DPLL_TXDPLL_RXは、設定レジスタREGの情報に基づいて送信キャリア周波数受信キャリア周波数、クロック周波数fDLPF、フィルタ係数Xを設定し、自身の発振動作を起動するS104。その後、当該発振動作が安定した段階で実際の無線送信動作および/又は無線受信動作が行われるS105。このようにバスBS_TX,BS_RXを介して送受信に必要な各種設定を行うことで、バスを用いない場合と比べて設定用の信号配線を削減することが可能になる。また、MCUを用いて各種設定を行うことで、前述したようなクロック周波数fDLPFやフィルタ係数X等を一元的に管理でき、効率的な設定を行うことが可能になる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、無線通信システムとして携帯電話機を例に説明を行ったが、必ずしもこれに限定されるものではなく、例えば、複数バンド例えば2.4GHz帯、5GHz帯に対応した無線LANシステム等に対しても同様に適用可能である。"