"第1及び第2電圧信号を増幅し第1及び第2増幅信号を出力する第1増幅部と、前記第1及び前記第2増幅信号を比較する第1比較部と、第3及び第4電圧信号を増幅し第3及び第4増幅信号を出力する第2増幅部と、前記第3及び前記第4増幅信号を比較する第2比較部と、前記第1及び前記第3増幅信号の差電圧を分圧して生成された第1補間信号と、前記第2及び前記第4増幅信号の差電圧を分圧して生成された第2補間信号と、を比較する第3比較部と、前記第1増幅部の両入力端子間に設けられた第1スイッチと、前記第1比較部の両入力端子間に設けられた第2スイッチと、前記第1増幅部の両出力端子と、前記第2増幅部の両出力端子と、の間のそれぞれの接続を遮断するための第3及び第4スイッチと、前記第2スイッチをオンした場合における前記第1比較部の比較結果に基づいて、当該第1比較部のオフセット電圧を補正する第1補正部と、前記第1スイッチをオンし、かつ、前記第2~第4スイッチをオフした場合における前記第1比較部の比較結果に基づいて、前記第1増幅部のオフセット電圧を補正する第2補正部と、を備えたAD変換回路。通常動作では、前記第1及び前記第2スイッチはオフに制御され、前記第3及び前記第4スイッチはオンに制御されることを特徴とする請求項1に記載のAD変換回路。前記第3比較部の両入力端子間に設けられた第5スイッチと、前記第5スイッチをオンした場合における前記第3比較部の比較結果に基づいて、当該第3比較部のオフセット電圧を補正する第3補正部と、をさらに備えた請求項1に記載のAD変換回路。通常動作では、前記第1、前記第2及び前記第5スイッチはオフに制御され、前記第3及び前記第4スイッチはオンに制御されることを特徴とする請求項3に記載のAD変換回路。前記第3スイッチに直列接続され、前記第1及び前記第3増幅信号の差電圧を分圧する第1抵抗素子と、前記第4スイッチに直列接続され、前記第2及び前記第4増幅信号の差電圧を分圧する第2抵抗素子と、をさらに備えた請求項1~4のいずれか一項に記載のAD変換回路。前記第3スイッチは、オン時に前記第1及び前記第3増幅信号の差電圧を分圧するための抵抗成分を有するMOSトランジスタであって、前記第4スイッチは、オン時に前記第2及び前記第4増幅信号の差電圧を分圧するための抵抗成分を有するMOSトランジスタであることを特徴とする請求項1~4のいずれか一項に記載のAD変換回路。第1及び第2電圧信号を増幅し第1及び第2増幅信号を出力する第1増幅部と、前記第1及び前記第2増幅信号を比較する第1比較部と、第3及び第4電圧信号を増幅し第3及び第4増幅信号を出力する第2増幅部と、前記第3及び前記第4増幅信号を比較する第2比較部と、前記第1及び前記第3増幅信号の差電圧を分圧して生成された第1補間信号と、前記第2及び前記第4増幅信号の差電圧を分圧して生成された第2補間信号と、を比較する第3比較部と、を備えたAD変換回路の補正方法であって、前記第1比較部の両入力端子間を短絡し、前記第1比較部の比較結果に基づいて当該第1比較部のオフセット電圧を補正し、前記第1比較部の両入力端子間の接続を遮断するとともに、前記第1増幅部の両出力端子と前記第2増幅部の両出力端子との間のそれぞれの接続を遮断し、前記第1増幅部の両入力端子間を短絡し、前記第1比較部の比較結果に基づいて前記第1増幅部のオフセット電圧を補正する、AD変換回路の補正方法。前記第3比較部の両入力端子間を短絡し、前記第3比較部の比較結果に基づいて当該第3比較部のオフセット電圧をさらに補正する、請求項7に記載のAD変換回路の補正方法。関連する技術の場合、プリアンプ101のオフセット電圧の補正は、後段のプリアンプ102及びコンパレータ103を介して行われる。具体的には、プリアンプ101の出力は、後段のプリアンプ102によって増幅された後、コンパレータ103によって比較され、その比較結果に基づいて補正される。つまり、プリアンプ101のオフセット電圧は、後段のプリアンプ102及びコンパレータ103のそれぞれの残留オフセットの影響を受けて補正される。そのため、プリアンプ101の残留オフセットには、後段のプリアンプ102及びコンパレータ103のそれぞれの残留オフセットが誤差として含まれることとなる。したがって、オフセット電圧補正後の通常動作では、第3のAD変換器は、プリアンプ111及びコンパレータ112のそれぞれの残留オフセットと、プリアンプ102及びコンパレータ103のそれぞれの残留オフセットが誤差として含まれたプリアンプ101の残留オフセットと、を含んだデジタル信号を出力することとなる。結果的に、関連する技術では、AD変換精度が低下してしまうという問題があった。本発明にかかるAD変換回路は、第1及び第2電圧信号を増幅し第1及び第2増幅信号を出力する第1増幅部と、前記第1及び前記第2増幅信号を比較する第1比較部と、第3及び第4電圧信号を増幅し第3及び第4増幅信号を出力する第2増幅部と、前記第3及び前記第4増幅信号を比較する第2比較部と、前記第1及び前記第3増幅信号の差電圧を分圧して生成された第1補間信号と、前記第2及び前記第4増幅信号の差電圧を分圧して生成された第2補間信号と、を比較する第3比較部と、前記第1増幅部の両入力端子間に設けられた第1スイッチと、前記第1比較部の両入力端子間に設けられた第2スイッチと、前記第1増幅部の両出力端子と、前記第2増幅部の両出力端子と、の間のそれぞれの接続を遮断するための第3及び第4スイッチと、前記第2スイッチをオンした場合における前記第1比較部の比較結果に基づいて、当該第1比較部のオフセット電圧を補正する第1補正部と、前記第1スイッチをオンし、かつ、前記第2~第4スイッチをオフした場合における前記第1比較部の比較結果に基づいて、前記第1増幅部のオフセット電圧を補正する第2補正部と、を備える。また、本発明にかかるAD変換回路の補正方法は、第1及び第2電圧信号を増幅し第1及び第2増幅信号を出力する第1増幅部と、前記第1及び前記第2増幅信号を比較する第1比較部と、第3及び第4電圧信号を増幅し第3及び第4増幅信号を出力する第2増幅部と、前記第3及び前記第4増幅信号を比較する第2比較部と、前記第1及び前記第3増幅信号の差電圧を分圧して生成された第1補間信号と、前記第2及び前記第4増幅信号の差電圧を分圧して生成された第2補間信号と、を比較する第3比較部と、を備えたAD変換回路の補正方法であって、前記第1比較部の両入力端子間を短絡し、前記第1比較部の比較結果に基づいて当該第1比較部のオフセット電圧を補正し、前記第1比較部の両入力端子間の接続を遮断するとともに、前記第1増幅部の両出力端子と前記第2増幅部の両出力端子との間のそれぞれの接続を遮断し、前記第1増幅部の両入力端子間を短絡し、前記第1比較部の比較結果に基づいて前記第1増幅部のオフセット電圧を補正する。上述のような回路構成により、精度の高いAD変換が可能なAD変換回路及びその補正方法を提供することができる。本発明により、精度の高いAD変換が可能なAD変換回路及びその補正方法を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素動作ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。実施の形態1図1は、本発明の実施の形態1にかかるAD変換回路1の構成例を示す図である。本実施の形態にかかるAD変換回路1は、プリアンプのオフセット電圧を補正する場合に、補正対象のプリアンプの出力端子と他のプリアンプの出力端子との接続を遮断することを特徴とする。それにより、補正対象のプリアンプの出力電圧が他のプリンアンプの出力電圧によって平均化されなくなるため、補正対象のプリアンプの利得ゲインは従来よりも大きくなる。それにより、本実施の形態にかかるAD変換回路1は、後段アンプコンパレータの残留オフセットを従来よりも高い圧縮率で圧縮することができる。即ち、補正対象のプリアンプの残留オフセットの誤差に含まれる後段アンプの残留オフセットを従来よりも小さくすることができる。それにより、本実施の形態にかかるAD変換回路1は、精度の高いAD変換を行うことができる。以下、具体的に説明する。図1に示すように、AD変換回路1は、プリアンプ11~13と、コンパレータ21~25と、スイッチ31~スイッチ33と、スイッチ41~45と、電流出力型のDAコンバータ以下、単にDACと称す51~53と、DAC61~65と、カウンタCNT71~73と、カウンタCNT81~85と、トランジスタTr1~Tr8と、抵抗素子R1~R8と、スイッチ31~33,41~45及びトランジスタTr1~Tr8のそれぞれのオンオフを制御する制御回路90と、を備える。本実施の形態では、トランジスタTr1~Tr8が何れもPチャネルMOSトランジスタである場合を例に説明する。なお、直列に接続されたプリアンプ11及びコンパレータ21により第1のAD変換部が構成される。直列に接続されたプリアンプ12及びコンパレータ22により第2のAD変換部が構成される。直列に接続されたプリアンプ13及びコンパレータ23により第3のAD変換部が構成される。また、第1及び第2のAD変換部間に設けられたコンパレータ24により第4のAD変換部が構成される。第2及び第3のAD変換部間に設けられたコンパレータ25により第5のAD変換部が構成される。また、カウンタ81及びDAC61により第1補正部が構成される。カウンタ71及びDAC51により第2補正部が構成される。カウンタ84及びDAC64により第3補正部が構成される。プリアンプ11は、第1増幅部とも称する。プリアンプ12は、第2増幅部とも称する。コンパレータ21は、第1比較部とも称する。コンパレータ22は、第2比較部とも称する。コンパレータ24は、第3比較部とも称する。スイッチ31は、第1スイッチとも称する。スイッチ41は、第2スイッチとも称する。スイッチ44は、第5スイッチとも称する。トランジスタTr5は、第3スイッチとも称する。トランジスタTr1は、第4スイッチとも称する。抵抗素子R5,R6は、第1抵抗素子とも称する。抵抗素子R1,R2は、第2抵抗素子とも称する。AD変換回路1の構成初めに、AD変換回路の構成について説明する。プリアンプ11では、非反転入力端子が外部端子A1に接続され、反転入力端子が外部端子B1に接続され、非反転出力端子がコンパレータ21の非反転入力端子に接続され、反転入力端子がコンパレータ21の反転入力端子に接続される。コンパレータ21の出力端子は、カウンタ71,81のそれぞれの入力端子に接続される。カウンタ71の出力端子はDAC51の入力端子に接続され、カウンタ81の出力端子はDAC61の入力端子に接続される。DAC51の出力端子はプリアンプ11の制御端子に接続され、DAC61の出力端子はコンパレータ21の制御端子に接続される。また、プリアンプ11の両入力端子間にはスイッチ31が設けられる。コンパレータ21の両入力端子間にはスイッチ41が設けられる。プリアンプ12では、非反転入力端子が外部端子A2に接続され、反転入力端子が外部端子B2に接続され、非反転出力端子がコンパレータ22の非反転入力端子に接続され、反転入力端子がコンパレータ22の反転入力端子に接続される。コンパレータ22の出力端子は、カウンタ72,82のそれぞれの入力端子に接続される。カウンタ72の出力端子はDAC52の入力端子に接続され、カウンタ82の出力端子はDAC62の入力端子に接続される。DAC52の出力端子はプリアンプ12の制御端子に接続され、DAC62の出力端子はコンパレータ22の制御端子に接続される。また、プリアンプ12の両入力端子間にはスイッチ32が設けられる。コンパレータ22の両入力端子間にはスイッチ42が設けられる。プリアンプ13では、非反転入力端子が外部端子A3に接続され、反転入力端子が外部端子B3に接続され、非反転出力端子がコンパレータ23の非反転入力端子に接続され、反転入力端子がコンパレータ23の反転入力端子に接続される。コンパレータ23の出力端子は、カウンタ73,83のそれぞれの入力端子に接続される。カウンタ73の出力端子はDAC53の入力端子に接続され、カウンタ83の出力端子はDAC63の入力端子に接続される。DAC53の出力端子はプリアンプ13の制御端子に接続され、DAC63の出力端子はコンパレータ23の制御端子に接続される。また、プリアンプ13の両入力端子間にはスイッチ33が設けられる。コンパレータ23の両入力端子間にはスイッチ43が設けられる。コンパレータ24の非反転入力端子は、抵抗素子R5及びトランジスタTr5を介してプリアンプ11の非反転出力端子に接続されるとともに、トランジスタTr6及び抵抗素子R6を介してプリアンプ12の非反転出力端子に接続される。コンパレータ24の反転入力端子は、抵抗素子R1及びトランジスタTr1を介してプリアンプ11の反転出力端子に接続されるとともに、トランジスタTr2及び抵抗素子R2を介してプリアンプ12の反転出力端子に接続される。コンパレータ24の出力端子は、カウンタ84の入力端子に接続される。カウンタ84の出力端子は、DAC64の入力端子に接続される。DAC64の出力端子は、コンパレータ24の制御端子に接続される。また、コンパレータ24の両入力端子間にはスイッチ44が設けられる。コンパレータ25の非反転入力端子は、抵抗素子R7及びトランジスタTr7を介してプリアンプ12の非反転出力端子に接続されるとともに、トランジスタTr8及び抵抗素子R8を介してプリアンプ13の非反転出力端子に接続される。コンパレータ25の反転入力端子は、抵抗素子R3及びトランジスタTr3を介してプリアンプ12の反転出力端子に接続されるとともに、トランジスタTr4及び抵抗素子R4を介してプリアンプ13の反転出力端子に接続される。コンパレータ25の出力端子は、カウンタ85の入力端子に接続される。カウンタ85の出力端子は、DAC65の入力端子に接続される。DAC65の出力端子は、コンパレータ25の制御端子に接続される。また、コンパレータ25の両入力端子間にはスイッチ45が設けられる。制御回路90は、スイッチ31~33,41~45及びトランジスタTr1~Tr8のそれぞれのオンオフを制御する。AD変換回路1の通常動作次に、AD変換回路の動作について説明する。まず、AD変換回路1の通常動作について説明する。通常動作時では、外部端子A1~A3には、例えば、外部からそれぞれ異なる電圧レベルの基準信号が供給される。一方、外部端子B1~B3には、例えば、外部からアナログ信号が供給される。なお、通常動作時では、スイッチ31~33,41~45は何れもオフし、トランジスタTr1~Tr8は何れもオンしている。また、通常動作時では、各カウンタによるカウントアップ動作及びカウントダウン動作は行われない。プリアンプ11は、外部から外部端子A1,B1を介して供給されたアナログ信号第1電圧信号及び基準信号第2電圧信号を増幅し、一対の増幅信号第1及び第2増幅信号を出力する。コンパレータ21は、プリアンプ11から出力された一対の増幅信号の一方及び他方を比較し、比較結果をデジタル信号として出力する。プリアンプ12は、外部から外部端子A2,B2を介して供給されたアナログ信号第3電圧信号及び基準信号第4電圧信号を増幅し、一対の増幅信号第3及び第4増幅信号を出力する。コンパレータ22は、プリアンプ12から出力された一対の増幅信号の一方及び他方を比較し、比較結果をデジタル信号として出力する。プリアンプ13は、外部から外部端子A3,B3を介して供給されたアナログ信号及び基準信号を増幅し、一対の増幅信号を出力する。コンパレータ23は、プリアンプ13から出力された一対の増幅信号の一方及び他方を比較し、比較結果をデジタル信号として出力する。コンパレータ24は、プリアンプ11の一方の増幅信号第1増幅信号とプリアンプ12の一方の増幅信号第3増幅信号との差電圧を抵抗素子第1抵抗素子R5,R6により分圧して生成された第1補間信号と、プリアンプ11の他方の増幅信号第2増幅信号とプリアンプ12の他方の増幅信号第4増幅信号との差電圧を抵抗素子第2抵抗素子R1,R2により分圧して生成された第2補間信号と、を比較し、比較結果をデジタル信号として出力する。換言すると、コンパレータ24からなる第4のAD変換部は、第1及び第2のAD変換部のそれぞれの出力を補間するデジタル信号を出力する。コンパレータ25は、プリアンプ12の一方の増幅信号とプリアンプ13の一方の増幅信号との差電圧を抵抗素子R7,R8により分圧して生成された第3補間信号と、プリアンプ12の他方の増幅信号とプリアンプ13の他方の増幅信号との差電圧を抵抗素子R7,R8により分圧して生成された第4補間信号と、を比較し、比較結果をデジタル信号として出力する。換言すると、コンパレータ25からなる第5のAD変換部は、第2及び第3のAD変換部のそれぞれの出力を補間するデジタル信号を出力する。このようにして、図1に示すAD変換回路1は、通常動作時では、外部から供給されたアナログ信号をデジタル信号に変換して外部に出力する。オフセット電圧の補正次に、AD変換回路1のオフセット電圧補正時の動作について、図2も用いながら説明する。図2は、AD変換回路1のオフセット電圧補正時の動作を示すフローチャートである。まず、コンパレータ21~25のそれぞれのオフセット電圧の補正が並行して行われる。ここでは、スイッチ41~45は何れもオンに制御されるS101。それにより、コンパレータ21~25のそれぞれの両入力端子間は短絡する。なお、ここでは、スイッチ31~33及びトランジスタTr1~Tr8はオンに制御されてもオフに制御されても良い。このとき、カウンタ81~85は、それぞれコンパレータ21~25の比較結果に基づいてカウント値をアップ又はダウンさせる。例えば、コンパレータ21~25の何れかの比較結果がHの場合S102のYES、カウンタ81~85のうち該当するカウンタのカウント値を一つダウンさせるS103。一方、コンパレータ21~25の何れかの比較結果がLの場合S102のNO、カウンタ81~85のうち該当するカウンタのカウント値を一つアップさせるS104。DAC61~65は、それぞれ、カウンタ81~85のカウント値に基づきコンパレータ21~25の入力端子側のバイアス電圧を補正する。この動作が繰り返されることにより、コンパレータ21~25のオフセット電圧が補正されるS101~S105。コンパレータ21のオフセット電圧の補正を例に挙げて具体的に説明する。例えば、コンパレータ21の比較結果がHの場合S102のYES、カウンタ81はカウント値を一つダウンさせるS103。DAC61は、カウンタ81のカウント値が一つダウンしたことに応じて、コンパレータ21の非反転入力端子のバイアス電圧を所定レベル低下させる或いは、コンパレータ21の反転入力端子のバイアス電圧を所定レベル上昇させる。一方、コンパレータ21の比較結果がLの場合S102のNO、カウンタ81はカウント値を一つアップさせるS104。DAC61は、カウンタ81のカウント値が一つアップしたことに応じて、コンパレータ21の非反転入力端子のバイアス電圧を所定レベル上昇させる或いは、コンパレータ21の反転入力端子のバイアス電圧を所定レベル低下させる。その後、カウンタ81は、再びコンパレータ21の比較結果に基づいてカウント値をアップ又はダウンさせるS105のNO→S101~S104。DAC61は、カウンタ81のカウント値に基づきコンパレータ21の入力端子側のバイアス電圧を補正する。この動作が繰り返され、コンパレータ21の比較結果が交互にH及びLを示すようになると、コンパレータ21のオフセット電圧の補正を終了するS105のYES。このような動作は、他のコンパレータ22~25においても同様に行われる。続いて、プリアンプ11~13のそれぞれのオフセット電圧の補正が並行して行われる。ここでは、スイッチ31~33はオンに制御され、スイッチ41~43は何れもオフに制御され、トランジスタTr1~Tr8は何れもオフに制御されるS106。スイッチ31~33がオンに制御されることにより、プリアンプ11~13のそれぞれの両入力端子間は短絡する。スイッチ41~43がオフに制御されることにより、コンパレータ21~23は、それぞれ前段のプリアンプ11~13の一対の増幅信号の一方及び他方を比較可能な状態になる。また、トランジスタTr1~Tr8がオフに制御されることにより、プリアンプ11~13間の接続が遮断される。なお、ここでは、スイッチ44,45はオンに制御されてもオフに制御されても良い。このとき、カウンタ71~73は、それぞれコンパレータ21~23の比較結果に基づいてカウント値をアップ又はダウンさせる。例えば、コンパレータ21~23の何れかの比較結果がHの場合S107のYES、カウンタ71~73のうち該当するカウンタのカウント値を一つダウンさせるS108。一方、コンパレータ21~23の何れかの比較結果がLの場合S107のNO、カウンタ71~73のうち該当するカウンタのカウント値を一つアップさせるS109。DAC51~53は、それぞれ、カウンタ71~73のカウント値に基づきプリアンプ11~13の入力端子側のバイアス電圧を補正する。この動作が繰り返されることにより、プリアンプ11~13のオフセット電圧が補正される。プリアンプ11のオフセット電圧の補正を例に挙げて具体的に説明する。例えば、コンパレータ21の比較結果がHの場合S107のYES、カウンタ71はカウント値を一つダウンさせるS108。DAC51は、カウンタ71のカウント値が一つダウンしたことに応じて、プリアンプ11の非反転入力端子のバイアス電圧を所定レベル低下させる或いは、プリアンプ11の反転入力端子のバイアス電圧を所定レベル上昇させる。一方、コンパレータ21の比較結果がLの場合S107のNO、カウンタ71はカウント値を一つアップさせるS109。DAC51は、カウンタ71のカウント値が一つアップしたことに応じて、プリアンプ11の非反転入力端子のバイアス電圧を所定レベル上昇させる或いは、プリアンプ11の反転入力端子のバイアス電圧を所定レベル低下させる。その後、カウンタ71は、再びコンパレータ21の比較結果に基づいてカウント値をアップ又はダウンさせるS110のNO→S107~S109。DAC51は、カウンタ71のカウント値に基づきプリアンプ11の入力端子側のバイアス電圧を補正する。この動作が繰り返され、コンパレータ21の比較結果が交互にH及びLを示すようになると、プリアンプ11のオフセット電圧の補正を終了するS110のYES。このような動作は、他のプリアンプ12,13においても同様に行われる。こうして、AD変換回路1のオフセット電圧の補正が完了する。その後の通常動作では、上記したように、スイッチ31~33,41~45は何れもオフに制御され、トランジスタTr1~Tr8は何れもオンに制御されるS111。このように、本実施の形態にかかるAD変換回路1は、プリアンプ11~13のオフセット電圧の補正を個々に見ていくと、プリアンプ12のオフセット電圧を補正する場合に、プリアンプ12の出力端子と他のプリアンプ11,13の出力端子との接続を遮断する。それにより、プリアンプ12の出力電圧増幅信号が他のプリアンプ11,13の出力電圧によって平均化されなくなるため、プリアンプ12の利得は従来よりも大きくなる。それにより、本実施の形態にかかるAD変換回路1は、コンパレータ22の残留オフセットを従来よりも高い圧縮率で圧縮することができる。即ち、プリアンプ12の残留オフセットの誤差に含まれるコンパレータ22の残留オフセットを従来よりも小さくすることができる。同様にして、本実施の形態にかかるAD変換回路1は、プリアンプ11のオフセット電圧を補正する場合に、プリアンプ11の出力端子と他のプリアンプ12,13の出力端子との接続を遮断する。それにより、プリアンプ11の残留オフセットの誤差に含まれるコンパレータ21の残留オフセットを従来よりも小さくすることができる。また、プリアンプ13のオフセット電圧を補正する場合に、プリアンプ13の出力端子と他のプリアンプ11,12の出力端子との接続を遮断する。それにより、プリアンプ13の残留オフセットの誤差に含まれるコンパレータ23の残留オフセットを従来よりも小さくすることができる。ここで、オフセット電圧補正後の通常動作では、コンパレータ24は、コンパレータ24自身の残留オフセットに加え、コンパレータ21の残留オフセットが誤差として含まれたプリアンプ11の残留オフセットと、コンパレータ22の残留オフセットが誤差として含まれたプリアンプ12の残留オフセットと、コンパレータ23の残留オフセットが誤差として含まれたプリアンプ13の残留オフセットと、を平均化した誤差、を含んだデジタル信号を出力する。しかしながら、本実施の形態にかかるAD変換回路1は、上記したように、プリアンプ11の残留オフセットの誤差に含まれるコンパレータ21の残留オフセット、プリアンプ12の残留オフセットの誤差に含まれるコンパレータ22の残留オフセット、及び、プリアンプ13の残留オフセットの誤差に含まれるコンパレータ23の残留オフセットをそれぞれ従来よりも小さくすることができるため、コンパレータ24から精度の高いデジタル信号を出力することができる。これは、コンパレータ25においても同様のことが言える。なお、本実施の形態では、コンパレータ24が、コンパレータ24自身の残留オフセットに加え、コンパレータ21の残留オフセットが誤差として含まれたプリアンプ11の残留オフセットと、コンパレータ22の残留オフセットが誤差として含まれたプリアンプ12の残留オフセットと、コンパレータ23の残留オフセットが誤差として含まれたプリアンプ13の残留オフセットと、を平均化した誤差、を含んだデジタル信号を出力する場合を例に説明したが、これに限られない。プリアンプがさらに並列に設けられている場合には、コンパレータ24は、コンパレータ24自身の残留オフセットに加え、並列に設けられた複数のプリアンプのそれぞれの残留オフセットを平均化した誤差、を含んだデジタル信号を出力する。その結果、本実施の形態かかるAD変換回路は、補間的なデジタル信号を出力するAD変換部例えば、コンパレータ24からなる第4のAD変換部、コンパレータ25からなる第5のAD変換部の変換精度を高めることができるため、全体として従来よりも精度の高いAD変換を行うことができる。さらに、本実施の形態にかかるAD変換回路1では、プリアンプ12の出力端子と他のプリアンプ11,13の出力端子との接続が遮断されるため、プリアンプ12の見かけ上のオフセット電圧は他のプリアンプの出力電圧の影響を受けず変動しない。そのため、プリアンプ12のオフセット電圧の補正に要する時間が従来よりも短縮される。これは、プリアンプ11と他のプリアンプ12,13との関係、及び、プリアンプ13と他のプリアンプ11,12との関係においても同様のことが言える。なお、本実施の形態では、コンパレータ21~25のそれぞれのオフセット電圧の補正が並行して行われる場合を例に説明したが、これに限られない。コンパレータ21~25のそれぞれのオフセット電圧の補正は、一つずつ独立して行われても良い。また、本実施の形態では、プリアンプ11~13のそれぞれのオフセット電圧の補正が並列に行われる場合を例に説明したが、これに限られない。プリアンプ11~13のそれぞれのオフセット電圧の補正は、一つずつ独立して行われても良い。ここで、プリアンプ11~13のオフセット電圧の補正が一つずつ独立して行われた場合における、従来技術のAD変換回路と、本実施の形態にかかるAD変換回路と、のそれぞれの効果の違いについて説明する。なお、従来技術のAD変換回路とは、図1に示すAD変換回路1のうちトランジスタTr1~Tr8が常にオンした状態の回路であるものとする。まず、従来技術のAD変換回路では、あるプリアンプのオフセット電圧を補正する場合、他のプリアンプの残留オフセットが、当該あるプリアンプのオフセット電圧の補正に影響を与えてしまう。つまり、他のプリアンプの残留オフセットが、当該あるプリアンプの残留オフセットの誤差として含まれてしまう。これ解消するためには、他のプリアンプのオフセット電圧を補正した後に、再び当該あるプリアンプのオフセット電圧を補正する必要がある。そうすると、従来技術のAD変換回路では、プリアンプ11~13のオフセット電圧の補正に要する時間が長くなってしまう。一方、本実施の形態にかかるAD変換回路1は、補正時にトランジスタTr1~Tr8を何れもオフするため、このような問題を生じさせることなく短時間でプリアンプ11~13のオフセット電圧の補正をすることができる。従来技術と本願発明との比較続いて、従来技術のAD変換回路と、本実施の形態にかかるAD変換回路1と、のそれぞれのAD変換精度の違いについて説明する。なお、従来技術のAD変換回路とは、図1に示すAD変換回路1のうちトランジスタTr1~Tr8が常にオンした状態の回路であるものとする。ここでは、代表してそれぞれのコンパレータ24の出力信号の精度の違いについて説明する。なお、コンパレータ24の出力信号には、コンパレータ24自身の残留オフセットに加え、並列に設けられた複数のプリアンプのそれぞれの残留オフセットを平均化した誤差、が含まれる。ここで、並列に設けられた複数のプリアンプのそれぞれの残留オフセットを平均化した誤差は、これら複数のプリアンプを一つのプリアンプと考えた場合、当該一つのプリアンプの残留オフセット、とも解釈することができる。そこで、以下では、説明の簡略化のため、コンパレータ24の出力信号には、コンパレータ24自身の残留オフセットに加え、プリアンプ11の残留オフセットのみが含まれる場合を例に説明する。まず、各式に用いられる記号を以下のように定義する。ΔVc:コンパレータ21,24の補正調整幅の最小値ΔVp:プリアンプ11の補正調整幅の最小値Vcra:コンパレータ21の残留オフセット-ΔVc<Vcra<ΔVcVcrb:コンパレータ24の残留オフセット-ΔVc<Vcrb<ΔVcAVE:平均化の係数0<AVE<1A1:トランジスタTr1~Tr8オン時のプリアンプ11の利得A2:トランジスタTr1~Tr8オフ時のプリアンプ11の利得1<A1<A2Voffp:プリアンプ11のオフセット電圧n:従来技術の構成にてプリアンプ11のオフセット電圧補正後のカウンタ71のカウント値m:本願発明の構成にてプリアンプ11のオフセット電圧補正後のカウンタ71のカウント値Vprb:従来技術の構成にてオフセット電圧補正後のプリアンプ11の残留オフセットVpr:本願発明の構成にてオフセット電圧補正後のプリアンプ11の残留オフセットVdrb:従来技術の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ21までのオフセット誤差Vdrc:本願発明の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ21までのオフセット誤差Vdr:本願発明の構成にて通常動作時のプリアンプ11からコンパレータ21までのオフセット誤差Virb:従来技術の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ24までのオフセット誤差Vir:本願発明の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ24までのオフセット誤差まず、従来技術の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ21までのオフセット誤差Vdrbは、次の式1のように表すことができる。Vdrb=Voffp×AVEVcra/A1-n×ΔVp×AVE1なお、オフセット誤差VdrbはAVE×ΔVp単位で補正される。したがって、オフセット誤差Vdrbの最大値はAVE×ΔVpであるということができる。そのため、オフセット誤差Vdrbは、次の式2のようにも表すことができる。Vdrb<AVE×ΔVp2従来技術におけるプリアンプ11の残留オフセットVprbは、式1を参照して、次の式3のように表すことができる。Vprb=AVE×Voffp-n×ΔVp=Vdrb-Vcra/A13従来技術の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ24までのオフセット誤差Virbは、式3を参照して、次の式4のように表すことができる。Virb=VprbVcrb/A1=Vdrb-Vcra/A1Vcrb/A14次に、本願発明の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ21までのオフセット誤差Vdrcは、次の式5のように表すことができる。Vdrc=VoffpVcra/A2-m×ΔVp5なお、オフセット誤差VdrcはΔVp単位で補正される。したがって、オフセット誤差Vdrcの最大値はΔVpであるということができる。そのため、オフセット誤差Vdrcは、次の式6のようにも表すことができる。Vdrc<ΔVp6式6は、次の式7のように変形して表すことができる。AVE×Vdrc<AVE×ΔVp7なお、本願発明の構成にて通常動作時のプリアンプ11からコンパレータ21までのオフセット誤差Vdrは、次の式8のように表すことができる。Vdr=Voffp×AVEVcra/A1-m×ΔVp×AVE8本願発明におけるプリアンプ11の残留オフセットVprは、式5を参照して、次の式9のように表すことができる。Vpr=AVE×Voffp-m×ΔVp=AVE×Vdrc-Vcra/A29本願発明の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ24までのオフセット誤差Virは、式9を参照して、次の式10のように表すことができる。Vir=VprVcrb/A1=AVE×Vdrc-Vcra/A2Vcrb/A110式2及び式7より、Vdrb≒AVE×Vdrcと考えることができる。したがって、式10は、次の式11のように変形して表すことができる。Vir=Vdrb―AVE×Vcra/A2Vcrb/A111ここで、式4及び式11のそれぞれの第2項を比較すると、以下の式12のような関係で表される。Vcra/A1>AVE×Vcra/A212式4、式11及び式12から明らかなように、本願発明の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ24までのオフセット誤差Virは、従来技術の構成にてオフセット電圧補正後のプリアンプ11からコンパレータ24までのオフセット誤差Virbよりも小さい。このように、本実施の形態にかかるAD変換回路1は、コンパレータ24から精度の高いデジタル信号を出力することができる。これは、コンパレータ25の場合でも同様である。その結果、本実施の形態にかかるAD変換回路1は、全体として従来よりも精度の高いAD変換を行うことができる。実施の形態2図3は、本発明の実施の形態2にかかるAD変換回路2の構成例を示す図である。図3に示すAD変換回路2は、図1に示すAD変換回路1と比較して、抵抗素子R1~R8を有しない。ここで、図3に示すAD変換回路2では、トランジスタTr1~Tr8のオン抵抗が、それぞれ抵抗素子R1~R8の役割を果たす。図3に示すAD変換回路2のその他の回路構成及び動作については、図1に示すAD変換回路1の場合と同様であるため、その説明を省略する。本実施の形態にかかるAD変換回路2でも、実施の形態1にかかるAD変換回路1と同様の効果を奏することができる。さらに、本実施の形態にかかるAD変換回路2は、抵抗素子R1~R8を備えないため、回路規模の増大を抑制することができる。以上のように、上記実施の形態にかかるAD変換回路は、プリアンプのオフセット電圧を補正する場合に、補正対象のプリアンプの出力端子と他のプリアンプの出力端子との接続を遮断する。それにより、補正対象のプリアンプの出力電圧が他のプリアンプの出力電圧によって平均化されなくなるため、補正対象のプリアンプの利得は従来よりも大きくなる。それにより、本実施の形態にかかるAD変換回路は、後段アンプコンパレータの残留オフセットを従来よりも高い圧縮率で圧縮することができる。即ち、補正対象のプリアンプの残留オフセットの誤差に含まれる後段アンプの残留オフセットを従来よりも小さくすることができる。それにより、本実施の形態にかかるAD変換回路は、全体として精度の高いAD変換を行うことができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、トランジスタTr1~Tr8が何れもPチャネルMOSトランジスタである場合を例に説明したが、これに限られない。トランジスタTr1~Tr8は、それぞれNチャネルMOSトランジスタであっても良いし、それぞれCMOS構成であっても良い。また、上記実施の形態では、AD変換回路が、第1~第3のAD変換部と、これらの出力を補間する第4及び第5のAD変換部と、を備えた場合を例に説明したが、これに限られない。AD変換回路は、任意の数のAD変換部を備えた構成に適宜変更可能である。また、上記実施の形態では、各第1~第3のAD変換部が1つのプリアンプ及び1つのコンパレータを備え、各第4,第5のAD変換部が1つのコンパレータを備えた場合を例に説明したが、これに限られない。各第1~第3のAD変換部は直列接続された2つ以上のプリアンプ及び1つのコンパレータを備え、各第4,第5のAD変換部は同じく直列接続された2つ以上のプリアンプ及び1つのコンパレータを備えた構成に適宜変更可能である。"