基板上に第1電極を形成する工程と、前記第1電極上に層間絶縁層を形成する工程と、前記層間絶縁層内に前記第1電極に貫通するようにメモリセルホールを形成する工程と、前記メモリセルホールの内部に、酸素不足型の遷移金属酸化物で構成される前記第1抵抗変化層および前記第2抵抗変化層をこの順に形成する工程と、前記第2抵抗変化層の上に前記第2電極を形成する工程とを備え、前記第1抵抗変化層を形成する工程および前記第2抵抗変化層を形成する工程は、それぞれ、前記遷移金属の原子を含有する分子で構成されるソースガスを導入する第1工程と、前記第1工程後に前記ソースガスを除去する第2工程と、前記第2工程後に反応性ガスを導入して前記遷移金属酸化物を形成する第3工程と、前記第3工程後に前記反応性ガスを除去する第4工程と、で構成される前記第1工程から前記第4工程までのサイクルを1回または複数回実行するものであり、前記第1抵抗変化層を形成する工程は、前記基板の温度を前記ソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、前記第2抵抗変化層を形成する条件は、前記第1抵抗変化層を形成する条件に対し、前記基板の温度、前記ソースガスの導入量、及び前記反応性ガスの導入量のいずれか1つまたは複数の条件を異ならせることにより、前記第1抵抗変化層の酸素含有率が前記第2抵抗変化層の酸素含有率より大きくなるように前記第1抵抗変化層および前記第2抵抗変化層を形成する、不揮発性記憶装置の製造方法。前記第1抵抗変化層を形成する工程と、前記第2抵抗変化層を形成する工程とが、同一のチャンバの内部において連続して行なわれる、請求項1に記載の不揮発性記憶装置の製造方法。前記第1抵抗変化層を形成する工程に含まれる前記第1工程におけるチャンバ内の全ガス圧が、前記第2抵抗変化層を形成する工程に含まれる前記第1工程におけるチャンバ内の全ガス圧よりも低く、前記第1抵抗変化層を形成する工程に含まれる前記第3工程におけるチャンバ内の全ガス圧が、前記第2抵抗変化層を形成する工程に含まれる前記第3工程におけるチャンバ内の全ガス圧よりも低い、請求項1または2に記載の不揮発性記憶装置の製造方法。前記第1抵抗変化層を形成する工程に含まれる前記第3工程における反応性ガスの導入量が、前記第2抵抗変化層を形成する工程に含まれる前記第3工程における反応性ガスの導入量よりも多い、請求項1乃至3のいずれかに記載の不揮発性記憶装置の製造方法。前記基板の温度を前記ソースガスの自己分解反応が生じる温度に保持しつつ前記第2抵抗変化層形成工程を実行する、請求項1乃至4のいずれかに記載の不揮発性記憶装置の製造方法。前記基板の温度を前記ソースガスの自己分解反応が生じない温度に保持しつつ、かつ前記反応性ガスの導入量が、前記第1抵抗変化層の形成工程より少なくなるように前記第2抵抗変化層の形成工程を実行する、請求項1乃至4のいずれかに記載の不揮発性記憶装置の製造方法。前記第1抵抗変化層の形成工程における前記第3工程において、反応性ガスの反応律速状態で膜の形成が起こるように前記反応性ガスを導入して、前記第1抵抗変化層を形成し、前記第2抵抗変化層の形成工程における前記第3工程において、反応性ガスの供給律速状態で膜の形成が起こるように前記反応性ガスを導入して、前記第2抵抗変化層を形成することで、前記第1抵抗変化層の酸素含有率を前記第2抵抗変化層の酸素含有率よりも高くする、請求項1乃至6のいずれかに記載の不揮発性記憶装置の製造方法。前記第2電極の上端面を完全に被覆してさらにその外側を覆うように前記層間絶縁層の上に半導体層または絶縁体層を形成する工程と、前記半導体層または前記絶縁体層の上に第3電極を形成して前記第2電極と前記半導体層または前記絶縁体層と前記第3電極とで構成される電流制御素子を構成する工程とを有する、請求項1乃至7のいずれかに記載の不揮発性記憶装置の製造方法。前記遷移金属がタンタルであって、前記第1抵抗変化層を構成するタンタル酸化物をTaOx、前記第2抵抗変化層を構成するタンタル酸化物をTaOyとするとき、x≧2.1および0.8≦y≦1.9を満たす、請求項1乃至8のいずれかに記載の不揮発性記憶装置の製造方法。抵抗変化層を、酸素含有率の異なる2つの抵抗変化層をホール内に形成することは困難な場合があった。本発明は、上記従来の課題を解決するものであり、ホール内に酸素含有率の異なる2つの抵抗変化層を、従来より容易に形成することを目的とする。本発明者らは、高抵抗層と低抵抗層の2層構造を有する抵抗変化層を微細なホール内に形成する方法について鋭意検討を行った。その結果、以下の知見を得た。メモリセルホール内に酸素含有率の異なる抵抗変化層を形成する方法としてまず考えられるものは、スパッタ法である。しかし、メモリーホールセルのアスペクト比が上昇するに従って、スパッタ法による抵抗変化層の埋め込みが困難になることが判明した。一例として、DCスパッタ法によりタンタル酸化物TaOxを直径80~240nm、深さ250nmのメモリーホールに形成した場合について本発明者らが検討した結果を以下に説明する。図18は、本発明者らの検討におけるアスペクト比とボトムカバレッジの概念図である。アスペクト比とは、ホールの深さをH、ホールのサイズをRとしたとき、HをRで除算したH/Rである。アスペクト比が大きいほどホールは細長くなる。ボトムカバレッジは、ホール底部における酸化物層の厚さをB、上端面における酸化物層の厚さをTとしたとき、BをTで除算したB/Tである。ボトムカバレッジが大きいほど、ホール底部にまで酸化物が十分に行き渡るように酸化物層が形成されていることになる。言い換えれば、ボトムカバレッジが大きいほど、酸化物層はよりコンフォーマルに形成されていることになる。この検討では、ホールの内部にスパッタにより生じた粒子がなるべく行き渡るように、ターゲットと基板の距離を300mmと長距離化して、基板に入射する粒子の直進性を高めた。また、アスペクト比を高くするため、基板にDCバイアスパワー200Wを印加し、粒子をホール内に電気的に誘引することも試みた。図19に、上記各条件にて得られた結果を示す。バイアスパワーを印加しない場合には、ボトムカバレッジはアスペクト比に強く依存することがわかった。特に、アスペクト比が1.5付近であるケースではボトムカバレッジが10程度しかなく、アスペクト比の大きなホールにコンフォーマルに酸化物層を埋め込むことは難しいと推察された。バイアスパワーを印加した場合は、バイアスパワー無しの場合に比べてボトムカバレッジは若干改善されるものの、ボトムカバレッジは20程度と低く、やはりアスペクト比の大きなホールにコンフォーマルに酸化物層を埋め込むことは難しいと推察される。一方、ALD法を用いたプロセスではアスペクト比の大きなホールにもコンフォーマルに酸化物層を形成できることが知られており、プロセスルールの微細化に従って、デバイス作製プロセスにも採用されている。しかしながら、ALD法を用いて酸化物層を形成する場合、酸素含有量を制御して酸素不足型の任意の酸化物を形成することは困難であり、酸素含有量の異なる複数の酸化物の積層構造を形成する方法は知られていなかった。かかる課題の認識を出発点として、本発明者らはさらなる検討を加え、ALD法を用いたプロセスにおいて、反応性ガスの供給量を制御することで、酸化物層の酸素含有量を制御できることを見出した下記に述べる実験例1乃至3参照。本発明の不揮発性記憶装置の製造方法は、基板上に第1電極を形成する工程と、第1電極上に層間絶縁層を形成する工程と、層間絶縁層内に第1電極に貫通するようにメモリセルホールを形成する工程と、メモリセルホールの内部に、酸素不足型の遷移金属酸化物で構成される第1抵抗変化層および第2抵抗変化層をこの順に形成する工程と、第2抵抗変化層の上に第2電極を形成する工程とを備える。第1抵抗変化層を形成する工程および第2抵抗変化層を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第1工程と、第1工程後にソースガスを除去する第2工程と、第2工程後に反応性ガスを導入して遷移金属酸化物を形成する第3工程と、第3工程後に反応性ガスを除去する第4工程と、で構成される第1工程から第4工程までのサイクルを1回または複数回実行するものである。第1抵抗変化層を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、第2抵抗変化層を形成する条件は、第1抵抗変化層を形成する条件に対し、基板の温度、ソースガスの導入量、及び反応性ガスの導入量のいずれか1つまたは複数の条件を異ならせることにより、第1抵抗変化層の酸素含有率が第2抵抗変化層の酸素含有率より大きくなるように第1抵抗変化層および第2抵抗変化層を形成する。本発明の不揮発性記憶装置の製造方法は、ホール内に酸素含有率の異なる2つの抵抗変化層を、従来より容易に形成することが可能となるという効果を奏する。以下、本発明の実施形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。本発明の第1の不揮発性記憶装置の製造方法は、基板上に第1電極を形成する工程と、第1電極上に層間絶縁層を形成する工程と、層間絶縁層内に第1電極に貫通するようにメモリセルホールを形成する工程と、メモリセルホールの内部に、酸素不足型の遷移金属酸化物で構成される第1抵抗変化層および第2抵抗変化層をこの順に形成する工程と、第2抵抗変化層の上に第2電極を形成する工程とを備える。第1抵抗変化層を形成する工程および第2抵抗変化層を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第1工程と、第1工程後にソースガスを除去する第2工程と、第2工程後に反応性ガスを導入して遷移金属酸化物を形成する第3工程と、第3工程後に反応性ガスを除去する第4工程と、で構成される第1工程から第4工程までのサイクルを1回または複数回実行するものである。第1抵抗変化層を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、第2抵抗変化層を形成する条件は、第1抵抗変化層を形成する条件に対し、基板の温度、ソースガスの導入量、及び反応性ガスの導入量のいずれか1つまたは複数の条件を異ならせることにより、第1抵抗変化層の酸素含有率が第2抵抗変化層の酸素含有率より大きくなるように第1抵抗変化層および第2抵抗変化層を形成する。かかる構成の製造方法により、微細なホール内にボトムカバレッジが良好な酸素含有率の異なる2層以上の抵抗変化層の積層構造を、従来より容易に形成することが可能となる。ソースガスの自己分解反応が生じない温度とは、ソースガスの分子が自己分解せず、単分子膜として吸着する温度を言う。例えば、ソースガスとしてTBTDETTantalumTaN23NC3を用いる場合には、300°C未満の温度が、ソースガスの自己分解反応が生じない温度となり、300°C以上の温度が、ソースガスの自己分解反応が生じる温度となる。ソースガスの自己分解反応が生じない温度で膜の堆積を行う場合、ALDモードでの堆積と呼び、ソースガスの自己分解反応が生じる温度で膜の堆積を行う場合、CVDモードでの堆積と呼ぶ。つまり、ALDプロセスには、ALDモードとCVDモードがある。反応性ガスの導入量とは、ALDモードあるいはCVDモードにおいて、基板表面と反応性ガスとの反応速度を制御することが可能な制御量であって、例えば、反応性ガスの組成、供給時間や供給圧力、供給容積、供給重量、供給流速、供給モル数等を含む。酸素含有率とは、抵抗変化層を構成する酸素不足型の遷移金属酸化物の酸素含有率であり、例えば、それぞれの抵抗変化層を構成する遷移金属酸化物において、遷移金属原子および酸素原子のモル数の合計に対する酸素原子のモル数の割合により表現される。なお、第1抵抗変化層および第2抵抗変化層はいずれも酸素不足型の遷移金属酸化物で構成されるものであるが、第1抵抗変化層は実質的に酸素不足型でない遷移金属酸化物で構成されうる。遷移金属酸化物の層を形成する場合、化学量論的に酸素欠損のない組成を実現しようとしても、わずかに酸素欠損が生じてしまう。第1抵抗変化層は、このようなわずかな酸素欠損のみを含む酸素不足型の遷移金属酸化物実質的に酸素不足型でない遷移金属酸化物で構成されてもよい。本発明の第2の不揮発性記憶装置の製造方法は、第1の不揮発性記憶装置の製造方法において、第1抵抗変化層を形成する工程と、第2抵抗変化層を形成する工程とが、同一のチャンバの内部において連続して行なわれる。かかる構成では、第1抵抗変化層を形成する工程と第2抵抗変化層を形成する工程との間に抵抗変化層が空気に触れることがなく、第1抵抗変化層の酸素含有率が変化することを防止できる。本発明の第3の不揮発性記憶装置の製造方法は、第1または第2の不揮発性記憶装置の製造方法において、第1抵抗変化層を形成する工程に含まれる第1工程におけるチャンバ内の全ガス圧が、第2抵抗変化層を形成する工程に含まれる第1工程におけるチャンバ内の全ガス圧よりも低く、第1抵抗変化層を形成する工程に含まれる第3工程におけるチャンバ内の全ガス圧が、第2抵抗変化層を形成する工程に含まれる第3工程におけるチャンバ内の全ガス圧よりも低い。第1抵抗変化層を形成する時点では、第2抵抗変化層を形成する時点よりも、ホールのアスペクト比が大きい。このため、ホールの奥底部までにガスを十分に到達させることが相対的に困難となる。上記構成では、第1抵抗変化層を形成する工程において、ホールの奥までガスを十分に到達させやすくなり、第1抵抗変化層をコンフォーマルに形成することが容易となる。本発明の第4の不揮発性記憶装置の製造方法は、第1乃至第3のいずれかの不揮発性記憶装置の製造方法において、第1抵抗変化層を形成する工程に含まれる第3工程における反応性ガスの導入量が、第2抵抗変化層を形成する工程に含まれる第3工程における反応性ガスの導入量よりも多い。第1抵抗変化層は、第2抵抗変化層よりも酸素含有率が高く、酸化を十分に進行させる必要がある。上記構成では、第1抵抗変化層を形成する工程において、反応ガスをより多く導入することで、第1抵抗変化層の酸素含有率をより確実に高くすることが容易となる。本発明の第5の不揮発性記憶装置の製造方法は、第1乃至第4のいずれかの不揮発性記憶装置の製造方法において、基板の温度をソースガスの自己分解反応が生じる温度に保持しつつ第2抵抗変化層形成工程を実行するものである。かかる構成では、第2抵抗変化層の酸素含有率を容易に低くすることができる。本発明の第6の不揮発性記憶装置の製造方法は、第1乃至第5のいずれかの不揮発性記憶装置の製造方法において、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ、かつ反応性ガスの導入量が、第1抵抗変化層の形成工程より少なくなるように第2抵抗変化層の形成工程を実行するものである。かかる構成では、第2抵抗変化層もコンフォーマルに形成することが容易となる。本発明の第7の不揮発性記憶装置の製造方法は、第1乃至第6のいずれかの不揮発性記憶装置の製造方法において、第1抵抗変化層の形成工程における第3工程において、反応性ガスの反応律速状態で膜の形成が起こるように反応性ガスを導入して、第1抵抗変化層を形成し、第2抵抗変化層の形成工程における第3工程において、反応性ガスの供給律速状態で膜の形成が起こるように反応性ガスを導入して、第2抵抗変化層を形成することで、第1抵抗変化層の酸素含有率を第2抵抗変化層の酸素含有率よりも高くする。かかる構成では、第1抵抗変化層をほぼ化学量論的組成に設定すると共に、第2抵抗変化層を酸素不足型の組成に設定することが、より確実にできる。ここで反応律速とは、原料ガスあるいは反応性ガスの供給量に影響されずに、成膜速度が一定の状態を言う。これは、例えば反応速度が非常に小さい場合に、反応速度が原料の供給量の影響をうけないような状態と考えられる。また、供給律速とは、原料ガスあるいは反応性ガスの供給量に従って成膜速度が増加する状態を言う。これは、例えば反応速度が十分に大きい場合に、反応速度が原料の供給量に律速されるような状態と考えられる。本発明の第8の不揮発性記憶装置の製造方法は、第1乃至第7のいずれかの不揮発性記憶装置の製造方法において、第2電極の上端面を完全に被覆してさらにその外側を覆うように層間絶縁層の上に半導体層または絶縁体層を形成する工程と、半導体層または絶縁体層の上に第3電極を形成して第2電極と半導体層または絶縁体層と第3電極とで構成される電流制御素子を構成する工程とを有する。本発明の第9の不揮発性記憶装置の製造方法は、第1乃至第8のいずれかの不揮発性記憶装置の製造方法において、遷移金属がタンタルであって、第1抵抗変化層を構成するタンタル酸化物をTaOx、第2抵抗変化層を構成するタンタル酸化物をTaOyとするとき、0<y<2.5、x≧yであり、更に好ましくは、x≧2.1および0.8≦y≦1.9を満たす。かかる構成では、安定して抵抗変化動作が起こり、かつ、リテンション特性も良好な、不揮発性記憶素子が得られる。本発明の他の不揮発性記憶装置の製造方法は、基板上に第1電極を形成する工程と、第1電極上に層間絶縁層を形成する工程と、層間絶縁層内に第1電極に貫通するようにメモリセルホールを形成する工程と、メモリセルホールの内部に、遷移金属酸化物で構成される第1抵抗変化層をメモリセルホールにコンフォーマルに形成する工程と、第1抵抗変化層と同一の遷移金属酸化物であって酸素含有率が第1抵抗変化層よりも低い遷移金属酸化物で構成される第2抵抗変化層を、第1抵抗変化層を形成するのと同一チャンバ内で連続して、メモリセルホール内の第1抵抗変化層の上に埋め込み形成する工程と、第2抵抗変化層の上に第2電極を形成する工程とを備え、第1抵抗変化層を形成する工程および第2抵抗変化層を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第1工程と、第1工程後にソースガスを除去する第2工程と、第2工程後に反応性ガスを導入して遷移金属酸化物を形成する第3工程と、第3工程後に反応性ガスを除去する第4工程と、で構成される第1工程から第4工程までのサイクルを1回または複数回実行するものであり、第1抵抗変化層を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、第2抵抗変化層を形成する条件は、基板の温度をソースガスの自己分解反応が生じる温度に保持しつつ実行されるものであり、第1抵抗変化層の形成工程に含まれる第3工程において、反応性ガスの反応律速状態で膜の形成が起こるように反応性ガスを導入して、第1抵抗変化層を形成し、第2抵抗変化層の形成工程に含まれる第3工程において、反応性ガスの供給律速状態で膜の形成が起こるように反応性ガスを導入して、第2抵抗変化層を形成することにより、第1抵抗変化層を構成する遷移金属酸化物の酸素含有率を、第2抵抗変化層を構成する遷移金属酸化物の酸素含有率よりも高くする。上記製造方法において、第1抵抗変化層は酸素欠損がなくてもよい。本発明の他の不揮発性記憶装置の製造方法は、基板上に第1電極を形成する工程と、第1電極上に層間絶縁層を形成する工程と、層間絶縁層内に第1電極に貫通するようにメモリセルホールを形成する工程と、メモリセルホールの内部に、遷移金属酸化物で構成される第1抵抗変化層をメモリセルホールにコンフォーマルに形成する工程と、第1抵抗変化層と同一の遷移金属酸化物であって酸素含有率が第1抵抗変化層よりも低い遷移金属酸化物で構成される第2抵抗変化層を、第1抵抗変化層を形成するのと同一チャンバ内で連続して、メモリセルホール内の第1抵抗変化層の上に埋め込み形成する工程と、第2抵抗変化層の上に第2電極を形成する工程とを備え、第1抵抗変化層を形成する工程および第2抵抗変化層を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第1工程と、第1工程後にソースガスを除去する第2工程と、第2工程後に反応性ガスを導入して遷移金属酸化物を形成する第3工程と、第3工程後に反応性ガスを除去する第4工程と、で構成される第1工程から第4工程までのサイクルを1回または複数回実行するものであり、第1抵抗変化層を形成する工程および第2抵抗変化層を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、第1抵抗変化層の形成工程に含まれる第3工程において、反応性ガスの反応律速状態で膜の形成が起こるように反応性ガスを導入して、第1抵抗変化層を形成し、第2抵抗変化層の形成工程に含まれる第3工程において、反応性ガスの供給律速状態で膜の形成が起こるように反応性ガスを導入して、第2抵抗変化層を形成することにより、第1抵抗変化層を構成する遷移金属酸化物の酸素含有率を、第2抵抗変化層を構成する遷移金属酸化物の酸素含有率よりも高くする。上記製造方法において、第1抵抗変化層は酸素欠損がなくてもよい。なお、コンフォーマルに形成するとは、メモリセルホールの側面における膜の成長速度と、メモリセルホールの底面における膜の成長速度とが、実質的に等しくなるように成膜することである。また、埋め込み形成するとは、メモリセルホールの側面における膜の成長速度が、メモリセルホールの底面における膜の成長速度よりも遅くなるように成膜することである。以下に、本発明に係る製造方法の知見を得るにあたって実施した実験結果を示す。[実験例1:原料ガスの供給時間と抵抗変化層の成長速度との関係]抵抗変化層の形成条件の検討として、はじめに原料ガスの供給時間と抵抗変化層の成長速度の関係を検討した。本実験例で用いられた装置日立国際電気社製Zestoneの概略図を図8に示す。原料容器302容積:200mlには、抵抗変化層の原料であるTBTDETを充填する。チャンバ301容積:40Lの内部には、200°Cに加熱した8インチSi基板を保持する。基板の表面にはあらかじめ層間絶縁層と層間絶縁層中にアレイ状のメモリセルホールを形成しておく。303は原料供給系であり加熱のためのヒーターを備えている。また、原料を成膜チャンバ301に導入するために、N2などのキャリアガス配管も備えている。304は真空計であり、305は各種反応性ガスを選択するためのバルブである。第1工程では、原料容器302のTBTDETを100°Cに加熱し、これをキャリアガスである窒素ガス供給流量:150sccmでバブリングすることにより、チャンバ301にソースガスTBTDETガスを導入した。なお、成膜プロセスを行っていないときは、チャンバは真空ポンプにて減圧にされている。成膜時のチャンバ301内部の圧力は100Paである。この工程では、TBTDETが基板の表面上にあるサイトに吸着し、単分子層が形成される。CVDモードとは異なり、基板温度が低いために基板の表面上にあるサイトが飽和すると吸着が停止し、自己制御的に単分子層が形成された段階で成長が停止する。このとき、TBTDET分子はその一部の構成が、部分的に分解離脱することもある。第2工程では、窒素ガスでチャンバ301内をパージして余分なソースガスを除去する。これにより、それまでチャンバ301の内部にあったソースガスが窒素ガスにより置換される。第3工程では、反応性ガスとしてオゾンO3を導入供給流量:100sccmし、TBTDET単分子膜を酸化して、Ta酸化物の層を形成するとともに、TBTDETに含まれる配位子をCO2等の副生成物へと酸化させて除去した。第4工程では、窒素ガスでチャンバ301をパージ供給流量:150sccmして余分な反応性ガスおよび副生成物を除去した。これにより、それまでチャンバ301の内部にあったオゾンガスが窒素ガスにより置換されるようにした。第1から第4工程を基本サイクルとし、この基本サイクルを膜厚に応じて繰り返すことにより、タンタル酸化物層を形成した。本実験例では、第1工程においてソースガス供給時間をそれぞれ0.5秒、1秒、1.5秒、2.5秒と変化させ、第3工程において、各ソースガス供給時間に対し反応性ガスの供給時間は10秒で一定として各サイクルで吸着したTBTDETの単分子膜が完全に酸化されてTa酸化物Ta2O5となるようにし、いずれの条件においても基本サイクルを50回繰り返した。得られたタンタル酸化物層の厚さをエリプソメータまたはSEM走査型電子顕微鏡により測定すると、ソースガス供給時間が0.5秒、1秒、1.5秒、2.5秒の各条件に対し、タンタル酸化物層の膜厚はそれぞれ26Å、42.5Å、51Å、53Åであった。得られた厚さを基本サイクルの回数で除し、基本サイクル1回あたりの成長速度を求めた結果、ソースガス供給時間0.5秒、1秒、1.5秒、2.5秒の各条件に対し、それぞれ0.52Å/サイクル、0.85Å/サイクル、1.02Å/サイクル、1.06Å/サイクルであった。以上の結果を図9Aに示す。横軸は基本サイクル1回あたりのソースガスの供給時間、縦軸は基本サイクル1回あたりの成長速度である。図9Aに示されているように、ソースガスの供給時間が1.5秒に達するまでは、成長速度がソースガスの供給時間の増加と共に上昇し、タンタル酸化物の成長はいわゆる供給律速の状態にあると考えられる。即ちA点に対応する実験では、図9Bに示すように、各サイクルにおける第4工程の後で、Ta酸化物が表面の一部にしか吸着していないと推定される。一方、図9Aに示されているように、ソースガスの供給時間が1.5秒以上のときの成長速度はソースガスの供給時間が増加してもあまり変化せず、タンタル酸化物の成長はいわゆる反応律速の状態にあると考えられる。即ちB点に対応する実験では、図9Cに示すように、各サイクルにおける第4工程の後で、Ta酸化物が表面の全体に吸着していると推定される。反応律速の状態で抵抗変化層を形成することにより、ばらつきの少ない均一な抵抗変化層を形成することが可能である。図20に、開口部の直径が72.9nmで深さ109.3nmのホールに、厚さ15.1nmの抵抗変化層TaOxを形成したメモリセルホールの断面のSEM写真を示す。層間絶縁膜表面、メモリセルホールの壁面、及びメモリセルホールの底面に形成された抵抗変化層の厚さはいずれも15.1nmで、極めて良好なボトムカバレージを示している。図19に、メモリセルホールのアスペクト比を変化させた場合のボトムカバレッジの変化を示すが、ALDプロセスを用いた場合、アスペクト比が変化してもボトムカバレッジはほとんど変化しないことがわかる。また、ボトムカバレッジの替わりに側壁カバレッジを指標に用いてもよい。図21にボトムカバレッジと側壁カバレッジの関係を示す。図21からもわかるように、アスペクト比1以上の領域では側壁カバレッジは急激に改善している。また、アスペクト比が1より大きい領域では、工程管理の指標として側壁カバレッジを用いることができる。[実験例2:反応性ガスの供給時間と抵抗変化層の成長速度との関係]実験例2では、実験例1の結果を踏まえ、ソースガスの供給時間を1.5秒として、Ta酸化物が表面の全体に吸着するようにしつつ、反応性ガスの供給時間を検討した。実験例2では、ソースガスの供給時間を1.5秒に固定した点と、反応性ガスの供給時間を異ならせた点以外は、実験例1と同様の装置および実験条件で実験を行った。本実験例では、反応性ガスの供給時間を0秒、0.5秒、5秒、10秒、15秒とした場合において、いずれの場合も50回だけ基本サイクルを繰り返した。このとき、各々の場合において、得られたタンタル酸化物層の厚さをエリプソメータで測定すると、30.5Å、31.5Å、40.5Å、50.5Å、50.5Åであった。得られた厚さを基本サイクルの回数で除し、基本サイクル1回あたりの成長速度を求めた結果、それぞれ0.61Å/サイクル、0.63Å/サイクル、0.81Å/サイクル、1.01Å/サイクル、1.01Å/サイクルであった。以上の結果を図10Aに示す。横軸は基本サイクル1回あたりの反応性ガスの供給時間O3PulsingTime、縦軸は基本サイクル1回あたりの堆積速度DepositionRateである。図10Aに示されているように、反応性ガスの供給時間が10秒に達するまでは、堆積速度が反応性ガスの供給時間の増加と共に上昇し、タンタル酸化物の成長はいわゆる供給律速の状態にあると考えられる。即ちCの領域に対応する実験では、図10Bに示すように、各サイクルにおける第4工程の後で、Taで構成される層は表面の一部でしか酸化されておらず、化学量論的組成stoichiometriccompositionに対し酸素が不足している状態にあると推定される。一方、図10Aに示されているように、反応性ガスの供給時間が10秒以上になると堆積速度は反応性ガスの供給時間が増加しても変化せず、タンタル酸化物の成長はいわゆる反応律速の状態にあると考えられる。即ちDの領域に対応する実験では、図10Cに示すように、各サイクルにおける第4工程の後で、Taで構成される層の全面が化学量論的組成に近い状態で酸化されていると考えられる。反応性ガスの供給時間を15秒とした場合に得られた厚さ10nmのタンタル酸化物層の組成をXPS分光法で分析すると、組成比はTa/O=33/67Ta:33atm、O:67atmであった。一方、反応性ガスの供給時間を0.5秒とした場合に得られた厚さ10nmのタンタル酸化物層の組成をXPS分光法で分析すると、Ta/O=40/60Ta:40atm、O:60atmであった。即ち、後者の方が、酸素含有率が低くなっていることがわかる。通常のALDプロセスでは、ソースガスおよび反応性ガスの供給を十分な時間に設定することにより、非常に薄い膜厚でも欠損の無い緻密な膜を形成可能としている。しかしながら、上記の検討結果を基にすれば、反応性ガスの供給時間を制御することにより、酸素含有率が異なる複数の抵抗変化層を連続的に形成できると考えられる。即ち、酸素含有率が高い抵抗変化層を形成するためには、図10Aの状態Dのように、反応性ガスの供給時間を成長速度が飽和する領域、即ち反応律速となるように設定すればよい。一方、酸素含有率が低く酸素欠損を有する抵抗変化層を形成するためには、図10Aの状態Cのように、反応性ガスの供給時間を成長速度が飽和する領域よりも短時間、即ち供給律速となるように設定すればよい。なお、反応性ガスの供給時間でなく、反応性ガスの供給量体積や反応性ガスの流量供給速度などで酸素含有率を制御してもよい。以上の結果から、例えば第1実施形態において、第1抵抗変化材料層181aは、TBTDETを100°Cに加熱し、基板を200°Cに加熱し、1回の基本サイクルにおいて、第1工程でのソースガスの供給時間を1.5秒以上、第3工程での反応性ガスの供給時間を10秒以上に設定することで形成することができる。また、第1実施形態において、第2抵抗変化材料層181bは、TBTDETを100°Cに加熱し、基板を200°Cに加熱し、1回の基本サイクルにおいて、第1工程でのソースガスの供給時間を1.5秒以上、第3工程での反応性ガスの供給時間を10秒未満に設定することで形成することができる。[実験例3]実験例3では、抵抗変化層の酸素含有率をより広範囲に制御する方法について検討した。実験例3では、基板の温度を異ならせた点以外は、実験例2の状態Dと同様の装置および実験条件で実験を行った。実験例3では、より酸素含有率の低い抵抗変化層を形成することを目標として、反応チャンバ中での基板加熱温度をソースガスが基板表面で自己分解反応を起こす温度例えば、ソースガスがTBTDETの場合は350°Cとする。この結果、第1工程でソースガスとしてTBTDETガスが導入されると、図11Aに示すように基板表面で自己分解反応を起こし、複数のTa原子層で構成されるTa膜が形成される。次に第2工程で窒素ガスを導入してソースガスをパージした後に、第3工程で反応性ガスであるオゾンを膜成長が供給律速となるように導入して複数原子層で構成されるTa膜の表面を酸化させた後図11B参照、第4工程で反応性ガスをパージする。この第1から第4工程の基本サイクルを繰り返すことにより、化学量論的組成より酸素が不足したタンタル酸化物膜の形成が可能になる。以上の条件で形成した厚さ10nmのタンタル酸化物層の組成をXPS法により分析を行った。その結果、Ta/O=62/38Ta:62atm、O:38atmの組成であり、酸素含有率が第2実験例のC領域で得られたタンタル酸化物層の組成と比較して酸素含有率がさらに低くなっていることが分かる。上記の結果から、反応性ガスの導入量を少なくする例えば供給律速となるように導入することに加え、ソースガスの自己分解反応が起きるように基板温度を設定するCVDモードにより抵抗変化層が形成されるようにすることにより、酸素含有率のさらに低い金属酸化物薄膜を形成することが可能となることが分かる。つまり、第2抵抗変化材料層181bを形成する際に、CVDモードを採用すれば、ALDモードを採用した場合と比較して、第2抵抗変化層18bの酸素含有率をさらに低くすることが容易となる。以下には、上記実験結果による知見をもとに、本発明の実施形態について説明する。第1実施形態[装置構成]図1Aは、本発明の第1実施形態に係る不揮発性記憶装置10の概略構成の一例を示す平面図である。図1Bは、図1Aの1A-1A線に沿う断面を矢印方向に見た断面図である。図1Aは、理解しやすくするために最上層の絶縁保護層23の一部を除去した仮想的な状態を示す。図2Aおよび図2Bは、図1Aおよび図1Bの抵抗変化素子17と非オーミック特性を有する電流制御素子currentsteeringelement20の要部の部分拡大図で、図2Aは平面図、図2Bは図2Aの2A-2A線に沿う断面を矢印方向に見た断面図である。本実施形態の不揮発性記憶装置10は、基板11と、基板11の上に形成された、下部電極裏打ち配線15とその上部に下部電極裏打ち配線15と物理的に接触するように形成された下部電極配線151とで構成された2層構造を有するストライプ形状基板の厚み方向から見た場合の下層配線と、下層配線を覆うように形成された層間絶縁層16とを備えている。層間絶縁層16には、下部電極配線151の上に所定の間隔でメモリセルホール29が形成されている。各メモリセルホール29に対応して、直列に接続された抵抗変化素子17と、電流制御素子20とが、それぞれ形成されている。メモリセルホール29の内部には、本発明に係るALDモードを用い、メモリセルホール29の底および側壁を覆い下部電極配線151と物理的に接触するようにメモリセルホール29の形状に応じてほぼ同じ厚さでコンフォーマルに形成された第1抵抗変化層18aと、第1抵抗変化層18aの底および側壁を覆い、第1抵抗変化層18aと物理的及び電気的に接触するように形成された第2抵抗変化層18bと、第2抵抗変化層18bの内側に第2抵抗変化層18bと物理的に接触するように形成された中間電極19が形成されている。各メモリセルホール29について、該メモリセルホール29の底に露出する下部電極配線151と、該メモリセルホール29の内部の第1抵抗変化層18aと、該メモリセルホール29の内部の第2抵抗変化層18bと、該メモリセルホール29の内部の中間電極19とで、抵抗変化素子17が構成される。第1抵抗変化層18aおよび第2抵抗変化層18bは、好ましくは酸素不足型の遷移金属酸化物で構成され、より好ましくは酸素不足型のタンタル酸化物TaOx、0<x<2.5で構成される。酸素不足型の遷移金属酸化物とは、遷移金属をM、酸素をOとして遷移金属酸化物をMOxxは、遷移金属を1モルとしたときの酸素のモル数で表される組成比と表記した場合に、酸素Oの組成比xが化学量論的に安定な状態タンタルの場合には2.5よりも小さい酸化物である。酸素不足型のタンタル酸化物で構成される遷移金属酸化物の抵抗変化層を用いることにより、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることができる。このことについては、国際公開2008/059701号に詳細に説明されている。第1抵抗変化層18aは実質的に酸素不足型でない遷移金属酸化物で構成されうる。遷移金属酸化物の層を形成する場合、酸素欠損のない化学量論的な組成を実現しようとしても、わずかに酸素欠損が生じてしまう。第1抵抗変化層18aは、このようなわずかな酸素欠損のみを含む酸素不足型の遷移金属酸化物実質的に酸素不足型でない遷移金属酸化物で構成されてもよい。酸素不足型のタンタル酸化物が抵抗変化層の材料に用いられる場合、第1抵抗変化層を構成するタンタル酸化物をTaOx、第2抵抗変化層を構成するタンタル酸化物をTaOyとするとき、x≧2.1および0.8≦y≦1.9を満たすことが好ましい。これにより、安定して抵抗変化動作が起こり、かつ、リテンション特性も良好な、不揮発性記憶素子が得られる。第1抵抗変化層18aおよび第2抵抗変化層18bは、酸素不足型のタンタル酸化物だけでなく、ALDモード後述により形成されたチタン酸化物、ハフニウム酸化物HfOx、0<x<2.0、ジルコニウム酸化物ZrOx、0<x<2.0、またはニッケル酸化物NiOx、0<x<1.0等の酸素不足型の遷移金属酸化物を用いてもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづけるため、不揮発性記憶素子に利用できる。第1抵抗変化層18aの酸素含有率は、第2抵抗変化層18bの酸素含有率よりも高いことが好ましい。すなわち、第1抵抗変化層18aを構成する遷移金属酸化物をMOx、第2抵抗変化層18bを構成する遷移金属酸化物をMOyとするとき、x>yであることが好ましい。抵抗変化層が酸素含有率の異なる2つのタンタル酸化物層で構成されている抵抗変化素子については、特許文献3に詳細に説明されている。本実施形態において、第1抵抗変化層18a高濃度酸素含有層を構成するタンタル酸化物の酸素含有率は、68~71atmatmはMOxにおいて100x/1xで表される百分率、以下同様、第2抵抗変化層18b低濃度酸素含有層を構成するタンタル酸化物の酸素含有率は、44~66atmとするのが好ましい。下部電極配線151の近傍において抵抗変化層の酸素含有率を高く設定することにより、下部電極配線151と抵抗変化層との界面での酸化還元反応により抵抗変化現象を発現しやすくすることができる。これにより、低電圧駆動が可能な良好なメモリセル特性を得ることができる。下部電極配線151は、白金PtやイリジウムIrなどの貴金属材料で構成するのが好適である。貴金属材料の標準電極電位は、他の金属に比べて高く、PtやIrの標準電極電位は1.2eVとなる。一方、抵抗変化層を構成するタンタルTaの標準電極電位は-0.6Vである。一般的に標準電極電位は、酸化されにくさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。発明者らの研究によれば、電極を構成する材料の標準電極電位と抵抗変化層に含まれる遷移金属の標準電極電位との差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくいことが明らかになっている。この事実から、電極と抵抗変化層の材料の酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしていると推測される。タンタルの標準電極電位は-0.6eVで、白金やイリジウムの標準電極電位よりも低い。よって上記好適な構成では、白金やイリジウムで構成された下部電極配線151とタンタル酸化物で構成された第1抵抗変化層18aとの界面近傍の第1抵抗変化層18aで、酸化還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現する。下部電極裏打ち配線15は、例えばTiAlN、Cu、Al、TiAl、またはこれらの積層構造で構成できる。下部電極配線151には、PtまたはIrで構成できる。下部電極裏打ち配線15および下部電極配線151は、スパッタリングにより成膜した後、露光プロセスとエッチングプロセスを経ることで容易に形成できる。中間電極19は、抵抗変化層18第1抵抗変化層18aおよび第2抵抗変化層18bで構成されるを構成する遷移金属の窒化物で構成されることが好ましい。抵抗変化層18をタンタル酸化物で構成する場合には、中間電極19を窒化タンタルTaNで構成することが好ましい。中間電極19は、アルミニウムで構成されてもよい。第1抵抗変化層18a、第2抵抗変化層18b、及び中間電極19は、成膜した後、層間絶縁膜16上の堆積した膜を除去し、メモリセルホール19内にのみ充填されるようにする。メモリセルホール29の上部開口には、第1抵抗変化層18aと、第2抵抗変化層18bと、中間電極19とが露出しており、これを被覆するように半導体あるいは絶縁体で構成される電流制御層21が形成され、さらに電流制御層21の上に電流制御層21に物理的、電気的に接触するように上部電極配線22が形成されている。電流制御層21と上部電極配線22とは、基板の厚み方向から見ると、下部電極裏打ち配線15に対して交差するストライプ形状を有し、メモリセルホール29の開口より大きな形状面積を有し、メモリセルホール29の開口を完全に覆いかつその周囲にはみ出すように、層間絶縁層16の上に形成されている。上部電極配線22は上層電極配線の一部を構成している。各メモリセルホール29について、該メモリセルホール29の内部に埋め込まれた中間電極19と、電流制御層21の該メモリセルホール29の開口部を覆う部分と、これに対応する上部電極配線22とで、電流制御素子20が構成される。電流制御層21が絶縁体の場合には電流制御素子20はMIMダイオードとなり、電流制御層21が半導体の場合には電流制御素子20はMSMダイオードとなる。上部電極配線22の材料には、タンタルTa、タングステン、アルミニウムAl、あるいはこれらの組み合わせ、タンタル窒化物等の高融点金属窒化物を用いることができる。上部電極配線22において電流制御層21に物理的、電気的に接触する部分の材料にTiやCrを用いることもできるが、その場合には配線抵抗が大きくなるため、TiやCrで構成される層の上にAlやCu等の低抵抗材料で構成される薄膜を積層形成することが望ましい。電流制御層21の材料に絶縁体を用いる場合には、窒化シリコンSi3N4を用いることができる。電流制御層21の材料に半導体を用いる場合には窒素不足型のシリコン窒化物SiNz、0<z≦0.85を用いることができる。窒素不足型シリコン窒化膜の成膜には、例えば、多結晶シリコンのターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いることができる。典型的な成膜条件として、圧力を0.08~2Paとし、基板温度を20~300°Cとし、窒素ガスの流量比アルゴンと窒素との総流量に対する窒素の流量の比率を0~40とし、DCパワーを100~1300Wとした上で、シリコン窒化膜の厚さが5~20nmとなるように成膜時間を調節する態様を採用することができる。電流制御素子の電極にタンタル窒化物を用いた場合、タンタル窒化物の仕事関数は4.6eVであり、シリコンの電子親和力3.8eVより十分高いので、電流制御層21と上部電極配線22との界面でショットキーバリアが形成される。上部電極配線22と中間電極19がともにタンタル窒化物で構成される構成では、電流制御素子20は電流制御層21の窒素濃度により双方向のMIMダイオードあるいは双方向のMSMダイオードとして機能する。なお、第1抵抗変化層18aの酸素含有率は、第2抵抗変化層18bの酸素含有率よりも低くてもよい。この場合、第2抵抗変化層18bの内部に埋め込まれる電極が上部電極となり、該上部電極を白金やイリジウムなどで構成するのが好ましい。また、電流制御素子はメモリセルホールの下方に形成することができる。この場合、第1抵抗変化層18aに物理的に接触する電極が中間電極となり、その下方に電流制御層が形成され、さらにその下方に下部電極が形成されることになる。図1に示すように、上部電極配線22は、抵抗変化素子17と電流制御素子20とがマトリクス状に形成された領域マトリクス領域の外まで延在されている。マトリクス領域内では、上部電極配線22が各メモリセルを接続する配線ワード線あるいはビット線等として機能する。本実施形態では、基板11としてシリコン単結晶基板が用いられ、基板11の上にトランジスタ等の能動素子12を集積した半導体回路を有する。図1Bでは、能動素子12は、ソース領域12a、ドレイン領域12b、ゲート絶縁膜12cおよびゲート電極12dで構成されるトランジスタMOSFETを示している。ただし、基板11の上には能動素子12だけでなく、一般的にメモリ回路に必要な素子をも形成されうる。下部電極裏打ち配線15および上部電極配線22は、基板11の厚み方向から見て、抵抗変化素子17および電流制御素子20が形成されたマトリクス領域とは異なる領域において能動素子12にそれぞれ接続されている。すなわち、図1Bにおいては、下部電極裏打ち配線15は、層間絶縁層13、14に形成されたコンタクトホール中の埋め込み導体24、25および半導体回路配線26を介して能動素子12のソース領域12aに接続されている。なお、上部電極配線22についても、埋め込み導体28を介して同様に別の能動素子図示せずに接続されている。層間絶縁層13、14、16、絶縁保護層23としては、絶縁性の酸化物材料を用いることができる。具体的には、CVD法による酸化シリコンSiOやオゾンO3とテトラエトキシシランTEOSを用いてCVD法により形成したTEOS-SiO膜あるいはシリコン窒化SiN膜を用いることができる。層間絶縁層13、14は、配線間の寄生容量の低減のために、フッ素含有酸化物例えば、SiOFやカーボン含有窒化物例えば、SiCNあるいは有機樹脂材料例えば、ポリイミドで形成されるのが好ましい。層間絶縁層16として、低誘電率材料であるシリコン炭窒化物SiCNの膜やシリコン炭酸化物SiOCの膜あるいはシリコンフッ素酸化物SiOFの膜等を用いてもよい。半導体回路配線26については、従来のようにアルミニウムで形成してもよいが、微細化しても低抵抗を実現できる銅で形成するのが好ましい。図3は、本発明の第1実施形態に係る不揮発性記憶装置10の概略の回路構成の一例を説明する図である。図3に示すように、抵抗変化素子17と電流制御素子20とが直列に接続され、抵抗変化素子17の一端が下部電極裏打ち配線15に接続され、電流制御素子20の一端が上部電極配線22に接続されている。下部電極裏打ち配線15は、ビット線デコーダ6および読み出し回路7に接続されている。上部電極配線22は、ワード線デコーダ5に接続されている。このように、下部電極裏打ち配線15がビット線で、上部電極配線22がワード線となり、ビット線とワード線とがなす格子の交点において、直列に接続された抵抗変化素子17と電流制御素子20とで構成されるメモリセルがマトリクス状に配置されている。ビット線デコーダ6と、ワード線デコーダ5と、読み出し回路7とで周辺回路が構成されるが、これらの周辺回路は例えばMOSFET等の能動素子12等により構成されている。本実施形態の場合には、図1Bに示すように中間電極19はメモリセルホール29の中上部開口より下側に完全に埋め込まれており、表面を非常に平滑に加工することができる。このような平滑な面上に電流制御層21を形成した場合には、層が薄い場合でも緻密で連続した層を得ることができ、電流制御層21の耐圧性比較的高い電圧を印加しても絶縁破壊が生じない特性を適切に確保できる。中間電極19は電流制御層21により上端面の全面が覆われるので、電流制御層21の外周領域で中間電極19と上部電極配線22とが接触して電流がリークすることがない。上部電極配線22は、厚み方向から見て中間電極19の外周より外側にまで設けられているので、電流制御素子20を流れる電流のパスは、厚み方向から見て、中間電極19の外周から外側に広がるように形成される。この場合、メモリセルホール29中の中間電極19から電流制御層21に向かって、電界による電気力線が水平方向に広がるように形成されるので、電流制御素子20MIMダイオードまたはMSMダイオードの実効面積は、全ての層がメモリセルホールの中に埋め込まれた従来の電流制御素子における実効面積よりも大きくなる。したがって、従来よりも電流容量が大きく、かつ特性のばらつきの小さいMIMダイオードまたはMSMダイオードで構成される電流制御素子20を得ることができる。なお、本実施形態では、電流制御層21としてSiNzを用いる場合について説明したが、本発明はこれに限定されない。例えば、電流制御層21として酸化タンタルTaOまたはアルミナAlOまたはチタニアTiOを用いてもよい。TaOを用いる場合には、例えばTa膜を成膜した後、ドライ熱酸化法drythermaloxidation、ウエット熱酸化法wetthermaloxidation、プラズマ酸化法plasmaoxidationあるいは反応性スパッタリング法reactivesputteringにより直接TaOz膜を形成する方法、ALD法等によりTaOzが形成されてもよい。[製造方法]図4A乃至図4Cは、本発明の第1実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、図4Aは能動素子12の形成された基板11上に、層間絶縁層14、埋め込み導体24、下部電極裏打ち配線15、下部電極配線151、及び層間絶縁層16を形成する工程後の断面図、図4Bは層間絶縁層16にメモリセルホール29を形成する工程後の平面図、図4Cは図4Bの4A-4A線での断面を矢印方向に見た断面図である。なお、図4Aの断面図を含め、図4から図7に示す断面図はすべて、各工程において4A-4A線での断面を矢印方向に見た断面図である。図5A乃至図5Cは、本発明の第1実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、図5Aは層間絶縁層16の上およびメモリセルホール29の内部に第1抵抗変化層18aとなる第1抵抗変化材料層181aを形成する工程後の断面図、図5Bは第1抵抗変化材料層181aの上に第2抵抗変化層18bとなる第2抵抗変化材料層181bを形成する工程後の断面図、図5Cは第2抵抗変化材料層181bの上に中間電極19となる中間電極材料層191を形成する工程後の断面図である。図6Aおよび図6Bは、本発明の第1実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、図6Aはメモリセルホール29の内部の第1抵抗変化材料層181aと第2抵抗変化材料層181bと中間電極材料層191とを残し、それ以外の第1抵抗変化材料層181aと第2抵抗変化材料層181bと中間電極材料層191とをCMPにより除去する工程後の平面図、図6Bはその断面図である。図7Aおよび図7Bは、本発明の第1実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、図7Aはメモリセルホール29の上部開口を完全に覆いかつその外側にはみ出すように電流制御層21と上部電極配線22とをこの順に積層する工程後の平面図、図7Bはその断面図である。以下、図4Aから図7Bを用いて本実施形態に係る不揮発性記憶装置10の製造方法について説明する。まず、図4Aに示すように、基板11上に、複数の能動素子12と、層間絶縁層13、14と、埋め込み導体24、25と、半導体回路配線26と、下部電極裏打ち配線15と、下部電極配線151と、層間絶縁層16とを形成する。下部電極裏打ち配線15および下部電極配線151は、層間絶縁層14中に埋め込み形成されている。かかる構成は、例えば以下のように形成される。すなわち、層間絶縁層14に、一般的な半導体プロセスで用いられている技術を用いて、下部電極裏打ち配線15および下部電極配線151を埋め込むためのストライプ形状基板の厚み方向から見た場合の溝と半導体回路配線26に接続するためのコンタクトホールを形成する。これらの溝とコンタクトホールを形成後、下部電極裏打ち配線15および下部電極配線151となる導体をめっき法やCVD法などにより埋め込んだ後、例えばCMPにより不要部分を除去する。図4Aに至るまでのその他の工程には、周知の製造方法を用いることができるので、詳細な説明を省略する。次に、図4B、図4Cに示すように、下部電極配線151を覆っている層間絶縁層16に、一定の配列ピッチで、底面に下部電極配線151が露出するようにメモリセルホール29を形成する。メモリセルホール29は、図4Bからわかるように、下部電極裏打ち配線15の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。メモリセルホール29は、一般的な半導体プロセスリソ工程及びドライエッチ工程により形成することができるので、詳細な説明は省略する。次に、図5Aに示すように、メモリセルホール29が形成された層間絶縁層16の上に、第1抵抗変化層18aとなる第1抵抗変化材料層181a第1堆積膜を形成する。本実施形態では、タンタル酸化物を、メモリセルホール29の内部側壁および底部および層間絶縁層16の上に、ALDモードにより堆積することにより第1抵抗変化材料層181aが形成される。本実施の形態において、ALDモードとは、遷移金属ここでは、タンタルの原子を含有するソースガスの自己分解反応が生じない温度で基板上に膜の堆積を行うモードと定義する。本実施形態における第1抵抗変化材料層181aの形成方法は、ALDモードを用いるものである。具体的には例えば、遷移金属の原子を含有するソースガスを導入する第1工程と、第1工程後にソースガスを除去する第2工程と、第2工程後に反応性ガスを導入する第3工程と、第3工程後に反応性ガスを除去する第4工程と、で構成されるサイクルを1回または複数回実行する。ALDモード法は、単分子層ずつでも成膜できるため、所定の膜厚の第1抵抗変化材料層181aを形成するため、上記サイクルを複数回実施してもよい。第1抵抗変化材料層181aを形成する工程では、基板の温度をソースガスの自己分解反応が生じない温度に保持する。これにより、ALDモードでの堆積が実行されることになり、第1抵抗変化材料層181aは、メモリセルホール29の内部側壁および底部において、ほぼ均一な厚さでコンフォーマルに形成される。ソースガスとして、例えばTBTDETを用いてもよい。TBTDETの化学式は化1にて示される。反応性ガスとしては、例えばオゾンO3ガスが用いられる。ソースガス及び反応性ガスの除去には、パージガスによるパージを用いてもよい。パージに用いるガスとしては、窒素N2ガス等反応性の低いガスを用いる。ただし、ガスの種類は以上のものに限定されない。また、パージガスを用いたくない場合は、真空状態で放置して、ソースガス及び反応性ガスを除去してもよい。本実施形態において、第1抵抗変化材料層181aを形成するための装置構成の概略図を図8に示す。原料容器302には、抵抗変化層の原料前駆体であるTBTDETが充填される。チャンバ301の内部には、基板の温度をソースガスの自己分解反応が生じない温度例えば200°Cに加熱した基板を保持する。この状態では、チャンバ301内は減圧状態ここでは100Paに保たれる。第1工程では、原料容器302のTBTDETを100°Cに加熱し、これをキャリアガスである窒素ガスでバブリングBubblingすることによりソースガスを発生させ、チャンバ301にソースガスを導入する。この工程では、TBTDETの分子が部分的に分解されつつ基板の表面上にあるサイトに吸着し、TBTDETの単分子層が形成される。ソースガスの自己分解反応が生じる温度で膜の堆積を行うCVDモードとは異なり、基板温度が低くソースガスの自己分解反応が生じないため、サイトが飽和すると反応が停止し、自己制御的に単分子層が形成された段階で成長が停止する。第2工程では、チャンバ301に窒素ガスを導入してチャンバ301内をパージし、余分なソースガスを除去した後、減圧状態ここでは100Paにする。第3工程では、チャンバ301に反応性ガスとしてオゾンO3を導入する。これにより、TBTDETの単分子膜を酸化して、Ta酸化物の層を形成するとともに、TBTDETに含まれる配位子をCO2等の副生成物へと酸化させて除去する。第4工程では、チャンバ301に窒素ガスを導入してチャンバ301をパージし、余分な反応性ガスおよび副生成物を除去する。以上の第1工程、第2工程、第3工程、第4工程をこの順に実行するものである基本サイクルを複数回繰り返すことで、第1抵抗変化材料層181aが形成される。1基本サイクルあたりの抵抗変化材料層の成長速度は約0.6~1Åである。第1抵抗変化層18aの好適な厚さを5nmとすれば、約50~80回基本サイクルを繰り返すことにより最適な膜厚の第1抵抗変化層18aを形成できる。第1工程におけるソースガスのチャンバ301への導入量は、基板表面の全面に亘ってソースガスの単分子層が形成されるように設定するのが好ましい。別の言い方をすれば、基板表面のサイトがソースガスの分子により飽和するいわゆる反応律速の状態にあるように設定するのが好ましい実験例1および実験例2参照。反応律速となるようなソースガスの導入量は、例えば実験例1のように、ソースガスの導入量と抵抗変化材料層の成長速度との関係から求めることができる。第3工程における反応性ガスのチャンバ301への導入量は、基板表面に形成されたソースガスの単分子層の酸化がほぼ完全に完了するいわゆる反応律速の状態にあるように設定するのが好ましい実験例1および実験例2参照。これにより、第1抵抗変化層18aの酸素含有率を高くすることができる。反応律速となるような反応性ガスの導入量は、例えば実験例2のように、反応性ガスの導入量と抵抗変化材料層の成長速度との関係から求めることができる。第1抵抗変化層を形成する工程に含まれる第1工程におけるチャンバ301内の圧力は、第2抵抗変化層を形成する工程に含まれる第1工程におけるチャンバ301内の圧力よりも低いのが好ましい。さらに、第1抵抗変化層を形成する工程に含まれる第3工程におけるチャンバ301内の圧力は、第2抵抗変化層を形成する工程に含まれる第3工程におけるチャンバ301内の圧力よりも低いのが好ましい。なおここで、圧力とは全ガス圧、すなわちチャンバ301の内部に存在するガスの全圧をいう。第1抵抗変化層を形成する工程に含まれる第3工程における反応性ガスのチャンバ301内への導入量は、第2抵抗変化層を形成する工程に含まれる第3工程における反応性ガスのチャンバ301内への導入量よりも多いのが好ましい。次に、図5Bに示すように、層間絶縁層16と、メモリセルホール29の側壁および底部と、に形成された第1抵抗変化材料層181aの上に、第2抵抗変化層18bとなる第2抵抗変化材料層181b第2堆積膜を形成する。本実施形態では、タンタル酸化物を、第1抵抗変化材料層181aが形成するホール29’の内部側壁および底部および層間絶縁層16の上の第1抵抗変化材料層181aの上に、ALDモードまたはCVDモードにより堆積することにより第2抵抗変化材料層181bが形成される。本実施形態における第2抵抗変化材料層181bの形成方法は、ALDモードまたはCVDモードを用いるものである。具体的には例えばALDモードを用いる場合は、遷移金属の原子を含有するソースガスを導入する第1工程と、第1工程後にソースガスをパージする第2工程と、第2工程後に反応性ガスを導入する第3工程と、第3工程後に反応性ガスをパージする第4工程と、で構成されるサイクルを1回または複数回実行する。第2抵抗変化材料層181bの形成方法は、基板の温度および第3工程における反応性ガスのチャンバ301への導入量を除けば、上述した第1抵抗変化材料層181aの形成方法と同様である。よって、両者で共通する部分については説明を省略する。なお、第2抵抗変化材料層181bの形成は、第1抵抗変化材料層181aの形成と同一のチャンバ301の内部で連続して行われることが好ましい。第2抵抗変化材料層181bを形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持する場合にはALDモードにより実行され、基板の温度をソースガスの自己分解反応が生じる温度に保持する場合にはCVDモードにより実行される。ALDモードを採用すれば、第2抵抗変化材料層181bを、緻密でコンフォーマルな層として形成することが容易となる。CVDモードを採用すれば、ALDモードと比較して、第2抵抗変化材料層181bの酸素含有率を小さく設定することが容易となる実験例3参照。第3工程における反応性ガスのチャンバ301への導入量は、基板表面に形成されたソースガスの単分子層の酸化が完全には完了しないいわゆる供給律速の状態にあるように設定するのが好ましい実験例1および実験例2参照。これにより、第2抵抗変化層18bの酸素含有率を第1抵抗変化層18aよりも低くすることができる。かかる構造により、抵抗変化現象は、下部電極配線151と第1抵抗変化層18aの界面近傍の第1抵抗変化層18aで発現し、素子の動作が安定する。供給律速となるような反応性ガスの導入量は、例えば実験例2のように、反応性ガスの導入量と抵抗変化材料層の成長速度との関係から求めることができる。なお、第1抵抗変化層18aの酸素含有率を、第2抵抗変化層18bよりも低くする場合には、例えば、第1抵抗変化材料層181aを形成する工程においてALDモードを実行しつつ、第3工程における反応性ガスのチャンバ301への導入量は、基板表面に形成されたソースガスの単分子層の酸化が完全には完了しないいわゆる供給律速の状態にあるように設定する。また、第2抵抗変化材料層181bを形成する工程においてALDモードまたはCVDモードを実行しつつ、第3工程における反応性ガスのチャンバ301への導入量は、基板表面に形成されたソースガスの単分子層の酸化がほぼ完全に完了するいわゆる反応律速の状態にあるように設定する。メモリセルホール29の内壁や底部に物理的に接触する層を均一な厚みで形成することは困難であるが、該層をALDモードにより形成することで、かかる問題を解決できる。同時に、第3工程における反応性ガスのチャンバへの導入量を制御することで、形成される抵抗変化材料層の酸素含有率を制御して、任意の酸素含有率を有する2又はそれ以上の層を、任意の厚みで形成することが可能となる。なお、抵抗変化層を構成する遷移金属酸化物として、酸素不足型のハフニウム酸化物、ジルコニウム酸化物、ニッケル酸化物、チタン酸化物を用いた場合でも、層が形成される原理から考えれば、タンタル酸化物の場合と同様に、酸素含有率の異なる金属酸化物を形成することが可能であると推察される。この場合の抵抗変化層の原料前駆体としては、塩化ジルコニウム[ZiCl4]、テトラエチルメチルアミノハフニウム[HfNCH3C2H54]、ニッケル1-ジメチルアミノ-2メチル-2ブタノレート[NiC7H16NO]、テトラエトキシチタン[TiOC3H74]などを用いることができる。その後、図5Cに示すように中間電極材料層191を第2抵抗変化材料層181bの上に形成する。本実施形態では、タンタル窒化物TaNを、第2抵抗変化材料層181bが形成するホール29’’の内部側壁および底部および層間絶縁層16上の第1抵抗変化材料層181aの上の第2抵抗変化材料層181b上に、例えばALDモードやCVDモードにより堆積することにより中間電極材料層191が形成される。ALDモードやCVDモードの具体的な方法は第1抵抗変化材料層181aあるいは第2抵抗変化材料層181bにおけるものと同様であるので詳細な説明を省略する。原料前駆体としては、TBTDETやTaCl5などを用いることができる。反応性ガスとしては、NH3などを用いることができる。次に、図6Bに示すように、CMPプロセスを用いて、中間電極材料層191および抵抗変化材料層181bおよび181aのうち、層間絶縁層16の表面を覆う部分と、メモリセルホール29の上部開口よりも上にある部分層間絶縁層16の上端面に対して基板からの高さがより高い部分を除去する。これによりメモリセルホール29中に第1抵抗変化層18aと、第2抵抗変化層18bと、中間電極19とを埋め込み形成する。図6Aはそのときの上から見た平面図である。なお、図5Bに示す工程において、第2抵抗変化材料層181bが、ホール29’を完全に充填するように形成されてもよい。この場合、例えば、CMPにより、第1抵抗変化材料層181aおよび第2抵抗変化材料層181bのうち、層間絶縁層16の表面を覆う部分と、メモリセルホール29の上部開口よりも上にある部分層間絶縁層16の上端面に対して基板からの高さがより高い部分を除去する。その後、ホール開口部付近の第1抵抗変化材料層181aおよび第2抵抗変化材料層181bをエッチバックにより除去する。その後、エッチバックにより生じた凹部を充填するように中間電極材料層191を形成する。さらに、CMPにより、中間電極材料層191のうち、層間絶縁層16の表面を覆う部分と、メモリセルホール29の上部開口よりも上にある部分層間絶縁層16の上端面に対して基板からの高さがより高い部分を除去する。かかる方法では、中間電極19が、メモリセルホール29の上部開口部の全部に亘って充填されることになる。次に、図7Bに示すように、中間電極19に接続するように電流制御層21と上部電極配線22とをこの順に形成する。具体的な形成方法は、この技術分野における周知の技術を用いることができるので詳細な説明を省略する。このとき、図7Aに示すように、電流制御層21と上部電極配線22とは層間絶縁層16の上に、メモリセルホール29の開口部を完全に覆うように、基板の厚み方向から見て、少なくともメモリセルホール29の開口部より大きな形状面積で、かつ下部電極裏打ち配線15および下部電極配線151と交差するストライプ形状を有するように形成する。上部電極配線22は、抵抗変化素子17と電流制御素子20とがマトリクス状に形成された領域外にまで延びるように形成される。上部電極配線22と同時に埋め込み導体28も同時に形成し、この埋め込み導体28を介して半導体回路配線図示せずに接続し、図示しない位置に設けられている能動素子に電気的に接続する。電流制御層21としてSiNzを用いる場合、SiNzを反応性スパッタリング法により形成することで、電流制御層として良好な特性を有し、かつ緻密な層を容易に形成できる。さらに層間絶縁層16と電流制御層21と上部電極配線22とを覆うように絶縁保護層23を形成することで、図1に示すような不揮発性記憶装置が得られる。[変形例]次に、図12から図14を用いて、本実施形態の変形例に係る不揮発性記憶装置の製造方法について説明する。なお、図12から図14においては、図面の簡単化のために、図1における層間絶縁層14から上部の構成のみについて、その変形例を示している。図12A乃至図12Eは、本発明の第1実施形態の変形例に係る不揮発性記憶装置の製造方法において、層間絶縁層30に設けたメモリセルホール29に抵抗変化層および中間電極を埋め込み形成する工程を示す図で、図12Aはメモリセルホール29を形成した状態の断面図、図12Bは第1抵抗変化材料層181aを形成した状態の断面図、図12Cは第2抵抗変化材料層181bを第1抵抗変化材料層181a上に形成した状態の断面図、図12Dは中間電極材料層191を第2抵抗変化材料層181b上に形成した状態の断面図、図12EはCMPにより層間絶縁層30上の第1抵抗変化材料層181a、第2抵抗変化材料層181b、および中間電極材料層191を除去した状態の断面図である。図13Aおよび図13Bは、本発明の第1実施形態の変形例に係る不揮発性記憶装置の製造方法において、メモリセルホール29中に、第1抵抗変化層18aと第2抵抗変化層18bと中間電極19を埋め込み形成し、層間絶縁層31に溝32を形成するまでの工程を示す図で、図13Aは層間絶縁層31を形成した状態の断面図、図13Bは層間絶縁層31に溝32を形成した状態の断面図である。図14Aおよび図14Bは、本発明の第1実施形態の変形例に係る不揮発性記憶装置の製造方法において、溝32中に電流制御層34と上部電極35とを埋め込み形成する工程を示す図で、図14Aは電流制御層34となる電流制御材料層341と、上部電極35となる電極材料層351とを溝32が形成された層間絶縁層31の上に形成した状態の断面図、図14BはCMPにより層間絶縁層31上の電極材料層351と電流制御材料層341とを除去して、溝32中に電流制御層34と上部電極35とを埋め込んだ状態の断面図である。まず、図12Aに示すように、層間絶縁層14の中に下部電極裏打ち配線15および下部電極配線151が埋め込み形成された基板図示せず上に、例えばCVD法を用いてTEOS-SiOで構成される第1絶縁層30aとこのTEOS-SiOよりも硬質の、例えばSiONで構成される第2絶縁層30bを形成する。第1絶縁層30aと第2絶縁層30bとにより層間絶縁層30を構成している。第2絶縁層30bは、CMPプロセスにおけるストッパとして作用し、この第2絶縁層30bを形成することで、CMPプロセスを容易に、かつ確実に行うことができる。その後、下部電極配線151の上の層間絶縁層30に一定の配列ピッチでメモリセルホール29を形成する。メモリセルホール29は、下部電極配線151の幅より小さな外形としており、製造工程および形状は図4から図7で説明したものと同様である。次に、図12Bおよび図12Cに示すように、メモリセルホール29を含む層間絶縁層30上に、第1抵抗変化層18aとなる第1抵抗変化材料層181a第1堆積膜と第2抵抗変化層18bとなる第2抵抗変化材料層182b第2堆積層を形成する。本実施形態においても、第1抵抗変化材料層181aおよび第2抵抗変化材料層182bとして酸素不足型のタンタル酸化物TaOxをALDモードにより形成する。第1抵抗変化層18aの酸素含有率は第2抵抗変化層18bよりも高い方が好ましい。第1抵抗変化材料層181aおよび第2抵抗変化材料層182bの形成方法は第1実施形態と同様であるので説明を省略する。次に、図12Dに示すように中間電極材料層191を形成した後に、図12Eに示すようにCMPプロセスを用いて層間絶縁層30上の中間電極材料層191および第1抵抗変化材料層181aおよび第2抵抗変化材料層181bを除去してメモリセルホール29中に第1抵抗変化層18aと第2抵抗変化層18bと中間電極19とを埋め込み形成する。このとき、層間絶縁層30には第1絶縁層30aより前記CMP時の研磨レートが小さい第2絶縁層30bが設けられているので、この第2絶縁層30bが第1及び第2抵抗変化材料層、及び中間電極材料層のCMP時にストッパとして有効に作用し、第2層間絶縁層30bはほとんど研磨されず、中間電極材料層191および第1抵抗変化材料層181aおよび第2抵抗変化材料層181bの不要部分のみを確実に除去することができる。次に、図13Aに示すように、層間絶縁層30と、メモリセルホール29の中の第1抵抗変化層18aと第2抵抗変化層18bと中間電極19との上に、層間絶縁層31を形成する。層間絶縁層31は、電流制御層34と上部電極35とを埋め込むために必要な厚みに形成し、その材料としてはTEOS-SiOを用いてもよいし、その他半導体装置において一般的に用いられている層間絶縁材料を用いてもよい。さらに、層間絶縁層30と同じように、硬質の層間絶縁層を上層に形成する積層構成としてもよい。次に、図13Bに示すように、メモリセルホール29の上部開口部の第1抵抗変化層18aと第2抵抗変化層18bと中間電極19とが露出し、かつ下部電極裏打ち配線15および下部電極配線151に交差するように、基板の厚み方向から見てストライプ形状の溝32を形成する。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。次に、図14Aに示すように、溝32を含む層間絶縁層31上に、電流制御層34となる電流制御材料層341と、上部電極35となる電極材料層351とを形成する。これらの材料としては、本実施形態で説明した材料を同じように用いることができる。次に、図14Bに示すように、CMPプロセスにより層間絶縁層31上の電極材料層351と電流制御材料層341とを除去して溝32中に電流制御層34と上部電極35とを埋め込む。以上の工程により、抵抗変化層18と、この抵抗変化層18を挟む領域の下部電極配線151と中間電極19とにより抵抗変化素子17が構成される。また、中間電極19、電流制御層34および上部電極35により電流制御素子33が構成される。その後、上部電極を保護するための絶縁保護層図示せずを形成する。これにより、本実施形態の変形例にかかる不揮発性記憶装置を製造することができる。上記のような製造方法により作製した不揮発性記憶装置は、電流制御層34と上部電極35とが層間絶縁層31中に埋め込まれるので、抵抗変化素子17と電流制御素子33とをさらに積層する場合に、その積層工程を容易に行うことができる。なお、本変形例の不揮発性記憶装置では、図14Bに示すように、上部電極35の下面および両側面を覆うように、略U字状の断面を有する電流制御層34が配されている。このため、この電流制御層34に窒化物材料を用いれば、金属や酸素、水素等のバリア膜としての機能を持たせることができる。第2実施形態図15は、本発明の第2実施形態の不揮発性記憶装置40の構成を説明するための断面図である。この不揮発性記憶装置40は、図1に示す第1実施形態の不揮発性記憶装置10を基本構成としており、層間絶縁層、この層間絶縁層のメモリセルホール中に埋め込まれた抵抗変化層および電流制御素子を1つの構成単位として、この構成単位をこの基本構成の上にさらに2層積層した構成で構成される。このように積層することにより、さらに大容量の不揮発性記憶装置を実現することができる。以下、本実施形態の不揮発性記憶装置40の構成を簡単に説明する。なお、図1に示す不揮発性記憶装置10の場合には、上部電極配線22は、抵抗変化素子17と電流制御素子20とがマトリクス状に形成された領域の外にまで延びる構成としている。一方、本実施形態の不揮発性記憶装置40では、上部電極配線22と別個の構成要素である上層電極配線27がマトリクス領域内の上部電極配線22上にも延在して設けられているが、これについては第2段目および第3段目に付いても同じである。また、この不揮発性記憶装置40では、抵抗変化素子と電流制御素子とがそれぞれ3段ずつ積層されているので、第1段目、第2段目および第3段目のそれぞれの構成要件を理解しやすくするために、第1段目については第1段、第2段目については第2段、第3段目については第3段を付して区別して表記する。第1段上層電極配線27を含む第1段層間絶縁層23上に、さらに第2段層間絶縁層47が形成されている。この第2段層間絶縁層47には、第1段抵抗変化素子17に対応する位置にそれぞれメモリセルホールが設けられ、このメモリセルホール中に第2段抵抗変化層42と第2段共用電極43とが埋め込み形成されている。そして、この第2段共用電極43に接続し、基板の厚み方向から見て第1段上層電極配線27に交差するストライプ形状を有するように、第2段電流制御層45、第2段上部電極46および第2段上層電極配線49が形成されている。さらに、これらを埋め込むように第3段層間絶縁層48が形成されている。第2段上層電極配線49と第3段層間絶縁層48上に第4段層間絶縁層52が形成されている。この第4段層間絶縁層52には、第1段抵抗変化素子17第1段記憶部および第2段抵抗変化素子41第2段記憶部に対応する位置にメモリセルホールが設けられ、このメモリセルホール中に第3段抵抗変化層54と第3段共用電極55とが埋め込み形成されている。そして、この第3段共用電極55に接続し、基板の厚み方向から見て、第2段上層電極配線49に交差するストライプ形状を有するように、第3段電流制御層57、第3段上部電極58および第3段上層電極配線59が形成されている。さらに、これらを埋め込み保護するために絶縁保護層60が形成されている。なお、第2段抵抗変化層42、この第2段抵抗変化層42を挟む領域の第1段上層電極配線27および第2段共用電極43で第2段抵抗変化素子41第2段記憶部を構成している。また、第2段共用電極43、第2段電流制御層45および第2段上部電極46で第2段電流制御素子44を構成している。さらに、第3段抵抗変化層54、この第3段抵抗変化層54を挟む領域の第2段上層電極配線49および第3段共用電極55で第3段抵抗変化素子53第3段記憶部を構成している。また、第3段共用電極55、第3段電流制御層57および第3段上部電極58で第3段電流制御素子56を構成している。また、下部電極裏打ち配線15は、埋め込み導体24、25と半導体回路配線26とを介して能動素子12のソース領域12aに接続している。また、第1段上層電極配線27についても同様に、埋め込み導体図示せずと半導体回路配線図示せずとを介して別の能動素子図示せずに接続されている。さらに、第2段上層電極配線49は、図15に示すように埋め込み導体24、25、50、51と半導体回路配線26とを介して別の能動素子12のソース領域12aに接続されている。また、第3段上層電極配線59についても、第1段上層電極配線27と同様に埋め込み導体図示せずと半導体回路配線図示せずとを介して別の能動素子図示せずに接続されている。第1段目の下部電極裏打ち配線15と第1段上層電極配線27とは、それぞれビット線とワード線のいずれかとなり、図3に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。また、第1段上層電極配線27と第2段上層電極配線49とは、同様にそれぞれビット線とワード線のいずれかとなり、図3に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。ただし、第1段目において、第1段上層電極配線27がビット線を構成している場合には、第2段目においてもビット線を構成し、第2段上層電極配線49はワード線を構成するように設計されている。さらに、第2段上層電極配線49がワード線を構成する場合には、第3段上層電極配線59はビット線を構成するように設計されている。以上のように、本実施形態の不揮発性記憶装置40の場合には、それぞれの段に設けた抵抗変化素子17、41、53に対して個別にそれぞれ電流制御素子20、44、56が設けられているので、それぞれの段に設けられている抵抗変化素子17、33、45の書き込みと読み出しを安定に、かつ確実に行うことができる。このような多段構成の記憶部と電流制御素子を有する不揮発性記憶装置40の製造工程は、基本的には第1の形態の不揮発性記憶装置10の製造方法または変形例の製造方法のいずれかを繰り返せばよい。第3実施形態図16は、本発明の第3実施形態に係る不揮発性記憶装置70を構成する抵抗変化素子75と電流制御素子78の構成を示す断面図である。本実施形態の不揮発性記憶装置70は、下層電極配線71が少なくとも2層で構成され、抵抗変化層76に接続する面側には、接続電極73が形成されている。そして、この接続電極73の下部には、半導体プロセスにおいて一般的に用いられている、例えばAlまたはCuで構成される導体材料を用いて下部配線72が形成されている。さらに本実施形態の不揮発性記憶装置70は、共用電極79に接続し、基板の厚み方向から見て下層電極配線71に交差するストライプ形状を有するように、半導体層80、上部電極81および接続電極82が形成されている。この接続電極82はマトリクス領域外まで延在されて上層電極配線図示せずに接続されているが、接続電極82を上層電極配線として機能するようにしてもよい。その他の構成については、第1実施形態の不揮発性記憶装置10と同じであるので説明を省略する。このような構成において、抵抗変化層76、この抵抗変化層76を挟む領域の接続電極73aおよび埋め込み形成された金属電極体層である共用電極79で記憶部75を構成している。また、金属電極体層である共用電極79と上部電極81および半導体層80とでMSMダイオードで構成された電流制御素子78を構成している。そして、金属電極体層である共用電極79がメモリセルホール中に埋め込み形成されている。本実施形態の場合には、この電流制御素子78として、共用電極79と上部電極81をAlで形成し、半導体層80として窒素不足型シリコン窒化SiNz膜を用いたMSMダイオードで構成されることが特徴である。なお、このような半導体特性を有するSiNz膜は、例えばSiターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバの圧力を0.1Pa~1Paとし、Ar/N2流量を18sccm/2sccmとして作製すればよい。また、共用電極79と上部電極81をAlでなくPtで形成してもよい。半導体特性を有するSiNzを上記の条件で、かつ16nmの厚みで作製した場合には、1.6Vの電圧印加で2.5×103A/cm2の電流密度が得られ、0.8Vの電圧印加では5×102A/cm2の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン/オフ比は5となり、不揮発性記憶装置の電流制御素子として充分使用可能であることが確認できた。なお、本実施形態では、抵抗変化層76の下部電極面に接続電極73を設けたが、これらは必ずしも必須ではない。例えば、抵抗変化層76の材料選択により、接続電極73が不要になる場合があり、この場合、第1実施形態の不揮発性記憶装置10と同様な構成としてもよい。第4実施形態図17Aおよび図17Bは、本発明の第4実施形態に係る不揮発性記憶装置100の要部である記憶部103と電流制御素子106の構成を示す図で、図17Aは平面図、図17Bは14A-14A線の断面を矢印方向から見た断面図である。本実施形態の不揮発性記憶装置100は、第1実施形態の不揮発性記憶装置10と基本構成は同じであるが、電流制御素子106を構成する電流制御層107と上部電極108が、それぞれの記憶部103ごとに分離して形成されていることが特徴である。このため、上層電極配線110は、この電流制御素子106を埋め込むように形成された層間絶縁層109上で、上部電極108に接続し、かつ基板の厚み方向から見て下層電極配線101に交差するストライプ形状を有するように形成されている。本実施形態の不揮発性記憶装置100は、下層電極配線101が少なくとも2層で構成され、抵抗変化層104aに接続する面側には、接続電極202が形成されている。そして、この接続電極201の下部には、半導体プロセスにおいて一般的に用いられている、例えばAlまたはCuで構成される導体材料を用いて下部配線202が形成されている。このような構成とすることにより、電流制御素子106とは独立して上層電極配線110を設けることができるので、それぞれ最適な材料を選択することができる。また、上層電極配線110をマトリクス領域外に設けたメモリセルホール中の埋め込み導体図示せずを介して能動素子図示せずに接続する工程を簡略化できる。なお、記憶部103は、抵抗変化層104、この抵抗変化層104を挟む領域の下層電極配線101aおよび共用電極105により構成されている。そして、電流制御素子106は、金属電極体層である共用電極105と上部電極108および電流制御層107により構成されたMIMダイオードで構成される。このように電流制御素子106をMIMダイオードとした場合には、ダイオード面積を大きく、かつ電流制御層107を薄く形成することができる。したがって、電流容量を大きくすることができるだけでなく、特性ばらつきを低減することも可能となる。さらに、電流制御素子106としてはMIMダイオードに限定されず、電流制御層107に半導体層を用いれば、MSMダイオード、pn接合型ダイオードあるいはショットキー接合ダイオードのいずれの構成とすることも可能である。また、第3実施形態から第5実施形態の不揮発性記憶装置においても、第3実施形態の不揮発性記憶装置のように積層構成とすることもできる。なお、本実施形態では、電流制御素子106を記憶部103ごとに分離して設けたが、複数個ずつまとめて分離してもよい。上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態の創出がなされ得る。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。