"ハイサイド側のメインスイッチ素子と、ローサイド側のメインスイッチ素子と、を含むハーフブリッジ型のスイッチング回路を制御するハーフブリッジドライバを備えた半導体装置であって、前記ハーフブリッジドライバは、ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路と、ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路と、前記ローサイド側の入力信号がアクティブになってから前記ローサイド側遅延信号がアクティブになるまでの期間、又は前記予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路と、を備えることを特徴とする半導体装置。かかるハーフブリッジドライバでは、メインスイッチング素子が同時にオンになることを防ぐために、ハイサイド出力信号とローサイド出力信号とが共にオフとなるデッドタイム期間を設けている。しかしながら、パルス発生回路12の入力信号や出力信号に突発的な外来ノイズが入力された場合や、供給電圧が低下した場合に誤動作が起こり、ハイサイド出力信号とローサイド出力信号とが同時にハイになり、ハーフブリッジ回路のメインスイッチング素子が同時にオンになるおそれがある。本発明の1つの態様は、ハイサイド側のメインスイッチ素子と、ローサイド側のメインスイッチ素子と、を含むハーフブリッジ型のスイッチング回路を制御するハーフブリッジドライバを備えた半導体装置であって、前記ハーフブリッジドライバは、ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路と、ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路と、前記ローサイド側の入力信号がアクティブになってから前記ローサイド側遅延信号がアクティブになるまでの期間、又は前記予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路と、を備えることを特徴とする半導体装置である。本発明によれば、ハーフブリッジ回路のメインスイッチング素子が同時オンになることを確実に防止することができる。本発明の実施の形態におけるハーフブリッジドライバ200は、図1に示すように、リセット信号生成回路30、パルス発生回路12、レベルシフト回路14,16、ラッチ回路18、遅延回路20及び出力回路22,24を含んで構成される。ハーフブリッジドライバ200は、ハイサイド駆動入力端子Hinから入力されるハイサイド駆動信号と、ローサイド駆動信号端子Linから入力されるローサイド駆動信号と、に応じて、ハイサイド出力端子Hout及びローサイド出力端子Loutから出力される信号を生成して出力する。ハーフブリッジドライバ200から出力されるハイサイド出力信号及びローサイド出力信号によってハーフブリッジ回路のハイサイド側およびローサイド側のメインスイッチング素子が駆動される。以下、図2のタイミングチャートを参照し、ハーフブリッジドライバ200の動作について説明する。パルス発生回路12は、ハイサイド駆動入力端子Hinから入力されるハイサイド駆動信号に応じて、セット出力信号Setと予備リセット出力信号予備Resetを出力する。パルス発生回路12から出力されるセット出力信号Setはレベルシフト回路14へ入力される。パルス発生回路12から出力される予備リセット出力信号予備Resetはリセット信号生成回路30へ入力される。遅延回路20は、ハーフブリッジ回路のローサイド側のメインスイッチング素子へ出力されるローサイド出力信号がハイサイド出力信号と同じタイミングで出力されるようにローサイド駆動信号を遅延させてローサイド側遅延信号として出力する。具体的には、ローサイド駆動信号を遅延時間Tだけ遅延させ、さらに反転させてローサイド側遅延信号として出力する。遅延回路20から出力されるローサイド側遅延信号は、リセット信号生成回路30及びローサイド側の出力回路24に入力される。リセット信号生成回路30は、予備リセット出力信号予備Reset、ローサイド駆動信号及びローサイド側遅延信号の入力を受けて、ラッチ回路18をリセットするリセット出力信号Resetを生成して出力する。リセット信号生成回路30は、ローサイド駆動信号がアクティブになってからローサイド側遅延信号がアクティブになるまでの期間、又は予備リセット信号がアクティブである期間にハイサイド側のラッチ回路18をリセットするリセット出力信号Resetを出力する。図3に、リセット信号生成回路30の具体例を示す。リセット信号生成回路30は、アンド素子30a及びオア素子30bを含んで構成される。アンド素子30aには、ローサイド駆動信号及びローサイド側遅延信号が入力され、ローサイド駆動信号及びローサイド側遅延信号がハイレベルのときにハイレベルの信号を出力し、そうでないときにローレベルの信号を出力する。オア素子30bには、アンド素子30aからの出力信号及び予備リセット出力信号予備Resetが入力され、それらの少なくとも一方がハイレベルのときにハイレベルの信号を出力し、そうでないときにローレベルの信号を出力する。このオア素子30bからの出力信号がリセット出力信号Resetとなる。ただし、リセット信号生成回路30の具体的な構成はこれに限定されるものではない。レベルシフト回路14は、パルス発生回路12からのセット出力信号Setに対して電圧シフトを行い、ハーフブリッジ回路のハイサイド側のメインスイッチング素子を駆動できる電圧まで上昇させる。レベルシフト回路14でレベルシフトされたセット出力信号Setはラッチ回路18へ入力される。レベルシフト回路16は、リセット信号生成回路30からのリセット出力信号Resetに対して電圧シフトを行い、ハーフブリッジ回路のハイサイド側のメインスイッチング素子を駆動できる電圧まで上昇させる。レベルシフト回路16でレベルシフトされたリセット出力信号Resetはラッチ回路18へ入力される。ラッチ回路18は、セット出力信号Set及びリセット出力信号Resetを受けて、セット出力信号Setがハイレベルに変更されるタイミングに同期して出力をハイレベルとし、次にリセット出力信号Resetがハイレベルになるまで出力Qをハイレベルに維持する。リセット出力信号Resetがハイレベルになると、次にセット出力信号Setがハイレベルになるまで出力Qをローレベルに維持する。ラッチ回路18は、RSフリップフロップ回路により構成することができる。出力回路22は、ハイサイド側の出力信号を生成して出力する。出力回路22は、ラッチ回路18の出力Qからの信号を受けて、ラッチ回路18の出力Qがハイレベルであればハイサイド出力端子Houtから出力されるハイサイド出力信号をハイレベルとし、ラッチ回路18の出力Qがローレベルであればハイサイド出力端子Houtから出力されるハイサイド出力信号をローレベルとする。出力回路22は、例えば電流バッファ回路を含んで構成され、ラッチ回路18の出力Qの出力電流を増強して出力する。出力回路24は、ローサイド側の出力信号を生成して出力する。出力回路24は、遅延回路20からの信号を受けて、遅延回路20からの信号がローレベルであればローサイド出力端子Loutから出力されるローサイド出力信号をハイレベルとし、遅延回路20からの信号がハイレベルであればローサイド出力端子Loutから出力されるローサイド出力信号をローレベルとする。出力回路24は、例えば電流バッファ回路を含んで構成され、遅延回路20からの信号の出力電流を増強して出力する。以上のように、本実施の形態におけるハーフブリッジドライバ200は、リセット信号生成回路30を有することによって、ハーフブリッジ回路のメインスイッチング素子が同時オンになることを確実に防止することができる。特に、パルス発生回路12の入力信号や出力信号に突発的な外来ノイズが入力された場合や、供給電圧が低下した場合に誤動作した場合であっても、ローサイド駆動信号がハイレベルになったときには、ローサイド側遅延信号によりローサイド出力信号がハイレベルになる前に必ずハイサイド側の出力がローレベルとなるようにリセット処理が行われる。また、リセット信号生成回路30は、従来のハーフブリッジドライバが有する遅延回路20を利用してリセット信号の生成を行うので、保護機能の追加による消費電力や製造コストの増加を最小限に留めることができる。"