主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる半導体基板1と、前記半導体基板の主表面上に形成された炭化珪素よりなる第1導電型の半導体層2と、前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型のベース領域3と、前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第1導電型のソース領域4と、前記ベース領域の表面部及び前記半導体層の表面部において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる第1導電型の表面チャネル層5と、前記表面チャネル層の表面に形成されたゲート絶縁膜6と、前記ゲート絶縁膜の上に形成されたゲート電極7と、前記ベース領域及び前記ソース領域に接触するように形成されたソース電極9と、前記半導体基板の裏面に形成されたドレイン電極とを備える炭化珪素半導体装置の製造方法において、前記ソース領域に前記ソース電極を連結するためのコンタクトホール形成と前記ゲート電極のパターニングとを同時に行う工程と、前記ゲート電極の端部に絶縁材料28、29を形成することで前記ゲート電極と前記ソース電極を電気的に分離する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。前記コンタクトホール形成と前記ゲート電極のパターニングとを同時に行う工程では、前記ゲート電極の上に絶縁膜26を形成したのち、該絶縁膜と共に、前記ゲート電極と前記ゲート絶縁膜及び前記表面チャネル層をドライエッチでパターニングすることで前記コンタクトホールを形成することを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる半導体基板1と、前記半導体基板の主表面上に形成された炭化珪素よりなる第1導電型の半導体層2と、前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型のベース領域3と、前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第1導電型のソース領域4と、前記半導体層と前記ソース領域との間に位置する前記ベース領域の表面に形成されたゲート絶縁膜6と、前記ゲート絶縁膜の上に形成されたゲート電極7と、前記ベース領域及び前記ソース領域に接触するように形成されたソース電極9と、前記半導体基板の裏面に形成されたドレイン電極とを備える炭化珪素半導体装置の製造方法において、前記ソース領域に前記ソース電極を連結するためのコンタクトホール形成と前記ゲート電極のパターニングとを同時に行う工程と、前記ゲート電極の端部に絶縁材料28、29を形成することで前記ゲート電極と前記ソース電極を電気的に分離する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。前記コンタクトホール形成と前記ゲート電極のパターニングとを同時に行う工程では、前記ゲート電極の上に絶縁膜26を形成したのち、該絶縁膜と共に、前記ゲート電極と前記ゲート絶縁膜をドライエッチでパターニングすることで前記コンタクトホールを形成することを特徴とする講求項3に記載の炭化珪素半導体装置の製造方法。前記ゲート電極と前記ソース電極とを電気的に分離する工程では、前記ドライエッチングを行った後、熱酸化を行うことで前記ゲート電極の端面に前記絶縁材料を形成することを特徴とする請求項2又は4に記載の炭化珪素半導体装置の製造方法。前記熱酸化を750~950°Cの温度で行なうことを特徴とする請求項5に記載の炭化珪素半導体装置の製造方法。前記ゲート電極と前記ソース電極とを電気的に分離する工程では、前記ゲート電極の上に形成した前記絶縁膜の上にさらにシリコン酸化膜を成膜し、このシリコン酸化膜をエッチバックすることで前記絶縁材料を形成することを特徴とする請求項2、4乃至6のいずれか1つに記載の炭化珪素半導体装置の製造方法。しかしながら、上記公報に示されるように、1μm以上のマスク端を移動させるにはpo1ySiの酸化を長時間行なう必要がある。また、最も深いベース形成のイオン注入を最後に行なう場合、他の不純物原子をはじき出してしまうおそれがある。さらに、ソース端-p層端の自己整合を行っているが、ここで示された自己整合はセルの小型化には効果がないため、2箇所の自己整合箇所を持っているSiに対してセルが大型化してしまう。このため、SiCパワーMOSFETにおいて望まれているセルの小型化と構造寸法の高精度化を十分に満たすことができない。本発明は上記点に鑑みて成され、SiCパワーMOSFETにおける自己整合技術を得ることで、SiC半導体装置の小型化と構造寸法の高精度化を図れるようにすることを目的とする。上記目的を達成するため、請求項1に記載の発明では、ソース領域にソース電極を連結するためのコンタクトホール形成とゲート電極のパターニングとを同時に行う工程と、ゲート電極の端部に絶縁材料28、29を形成することでゲート電極とソース電極を電気的に分離する工程とを有することを特徴とする。これにより、ゲート電極の端部とコンタクトホールの端部との位置関係を自己整合的に決定することができる。これにより、チャネル長の高精度化とセルの小型化を実現できる。請求項2に記載の発明では、コンタクトホール形成とゲート電極のパターニングとを同時に行う工程では、ゲート電極の上に絶縁膜26を形成したのち、該絶縁膜と共に、ゲート電極とゲート絶縁膜及び表面チャネル層をドライエッチでパターニングすることでコンタクトホールを形成することを特徴とする。このように、コンタクトホール形成用のマスクとゲート電極形成用のマスクとを共有化し、ドライエッチで加工することにより、横方向の広がりのない加工が可能となる。なお、請求項3、4は、請求項1、2に記載の蓄積型の炭化珪素半導体装置を反転型にしたもので、請求項1、2と同様の効果を得ることができる。請求項5に記載の発明では、ゲート電極とソース電極とを電気的に分離する工程では、ドライエッチングを行った後、熱酸化を行うことでゲート電極の端面に絶縁材料を形成することを特徴とする。このように、ゲート電極及びコンタクトホールの加工後に熱酸化を行なうことで、容易にゲート電極とソース電極の電気的絶縁をとることが可能である。なお、この場合においても請求項6に示すように、熱酸化温度を750~950°Cとすることで、表面チャネル層等に熱酸化膜が形成されることを抑制することができる。請求項7に記載の発明では、ゲート電極とソース電極とを電気的に分離する工程では、ゲート電極の上に形成した絶縁膜の上にさらにシリコン酸化膜を成膜し、このシリコン酸化膜をエッチバックすることで絶縁材料を形成することを特徴とする。このように、ゲート電極及びコンタクトホールの加工後にシリコン酸化膜を成膜し、エッチバックすることで、容易にゲート電極とソース電極の電気的絶縁をとることが可能である。また、ゲート電極の端面の熱酸化処理に比べてゲート電極とソース電極の間隔を容易に大きくすることができる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態図1に、本発明の一実施形態を適用したSiC半導体装置としてのパワーMOSFETの断面構成を示す。以下、この図に基づいてパワーMOSの構成についての説明を行う。図1に示すように、SiCからなるn型基板1の上にはSiCからなるn型エピ層2が形成されている。このn型エピ層2の表層部の所定領域にはp型ベース領域3が形成され、さらに、p型ベース領域3の表層部の所定領域にはn型ソース領域4が形成されている。また、n型ソース領域4とn型エピ層2との間に位置するp型ベース領域3の上に蓄積型チャネルを形成するべく、n型ソース領域4、p型ベース領域3及びn型エピ層2の表面にはn型SiC層からなる表面チャネル層5が形成されている。この表面チャネル層5の表面にはゲート絶縁膜6が形成されていると共にゲート電極7が形成され、これらベート電極、ゲート絶縁膜及び表面チャネル層5の周囲が絶縁膜8で囲まれた構成となっている。そして、絶縁膜8に形成されたコンタクトホールを通じて、p型ベース領域3及びn型ソース領域4に電気的に接続されたソース電極9が形成され、図示しないがn型基板1の裏面側にドレイン電極が形成されて図1に示すパワーMOSFETが構成されている。このように構成されたパワーMOSFETにおいて、図中矢印で示したように、p型ベース領域3の端部とn型ソース領域4の端部との位置関係、つまりゲート長が自己整合的に形成されていると共に、ゲート電極7の端部と層間絶縁膜8の端部コンタクトホールの端部との位置関係が自己整合的に形成されている。図2~図4に、本実施形態におけるパワーMOSFETの製造工程を示し、この図に基づいてパワーMOSFETの製造方法についての説明を行う。図2a、bに示す工程まず、SiCからなるn型基板1の上にn型エピ層2が形成されたものを用意する。そして、n型エピ層2の表面にシリコン酸化膜21を形成した後、フォトリソグラフィによってシリコン酸化膜21をパターニングする。これにより、シリコン酸化膜21に対し、p型ベース領域3の形成予定位置を開口させた開口部と、以下の工程でのマスク合わせに用いるアライメントマークとを同時に形成する。つまり、p型ベース領域3の形成用マスクとアライメントマークとを同時に形成する。このよなシリコン酸化膜21をp型ベース領域3の形成用マスクとしており、シリコン酸化膜21が通常の半導体製造に用いられるものであることから、特殊な製造装置を必要とせず、後工程での除去も例えば一度のHFエッチングによって容易である。図2cに示す工程基板表面全面にレジスト22を堆積したのち、レジスト22をパターニングし、レジスト22のうちアライメントマークが形成された部位を開口させる。その後、レジスト22及びシリコン酸化膜21をマスクとしたエッチングを施す。これにより、アライメントマークが形成された位置に凹部が形成される。このアライメントマークの近傍の断面構成を図5に示す。この図に示されるように、シリコン酸化膜21に形成されたアライメントマークとなる開口部21aに沿って凹部23が形成された状態となる。この凹部23もシリコン酸化膜21に形成された開口部21aと同様にアライメントマークとしての役割を果たし、以下の工程でのマスク合わせに用いられる。なお、ここではシリコン酸化膜21の一部をカバーする材料としてレジスト22を用いているが、シリコン酸化膜、PolySi等を用いることも可能である。図2dに示す工程レジスト22を除去したのち、シリコン酸化膜21をマスクとしたイオン注入を行うことで、p型ベース領域3を形成する。このとき、p型ベース領域3のマスクパターンとシリコン酸化膜21に形成した開口部21aとが同時に形成してあることから、p型ベース領域3がアライメントマーク開口部21a及び凹部23に対して自己整合的に形成される。なお、イオン注入欠陥を低減するために、高温イオン注入例えば400~800°Cを行う場合もあるが、この温度によってもリコン酸化膜21は影響を受けない。図3aに示す工程基板表面全面にシリコン酸化膜24をデポジションしたのち、シリコン酸化膜24をエッチバックすることでシリコン酸化膜21の側面にシリコン酸化膜24が配置されたマスクを形成する。このとき、シリコン酸化膜24のエッチバック量はほぼ一定であるため、シリコン酸化膜21の両側面に残存するシリコン酸化膜24の幅は同等になる。すなわち、シリコン酸化膜24により、シリコン酸化膜21の幅が均等に拡大された構成となる。図3bに示す工程基板表面全面にレジスト25を堆積したのち、アライメントマークに基づくマスク合わせを行い、レジスト25をパターニングする。これにより、n型ソース領域4の形成予定領域の上においてレジスト25を除去する。そして、レジスト25及びシリコン酸化膜21、24をマスクとしたイオン注入を行うことで、n型ソース領域4を形成する。このようにすれば、図3aに示す工程において、シリコン酸化膜21の両側面に残存したシリコン酸化膜24の幅が同等になっていることから、紙面左右両側において、n型ソース領域4とn型エピ層2との間の距離、すなわちチャネル長が同等になる。これにより、p型ベース領域3の端部に対してn型ソース領域4の端部の形成位置が自己整合的に決定される。なお、このときのチャネル長は、シリコン酸化膜24の幅によって決定され、シリコン酸化膜24の膜厚を厚くすればチャネル長が長くなり、薄くすればチャネル長が短くなる。このため、シリコン酸化膜24の膜厚に基づいてチャネル長を制御することが可能となる。図3cに示す工程レジスト25及びシリコン酸化膜21、24を除去したのち、例えば1600°Cの熱処理を行い、p型ベース領域3及びn型ソース領域4の不純物を活性化する。その後、基板表面全面にn型SiCからなる表面チャネル層5をエピタキシャル成長させる。図3dに示す工程酸化雰囲気で熱処理することでゲート酸化膜6を形成し、その上にPolySi層からなるゲート電極7を成膜する。このとき、図3dには表れないが、パワーMOSFETのセルの外部においては、ゲート電極形成用のPolySi層をエッチングにより除去する。図4aに示す工程熱酸化によってゲート電極形成用のPolySi層端部のゲート絶縁膜6を厚膜化したのち、ゲート電極7の上に層間絶縁膜26を配置すると共に、層間絶縁膜26の上にレジスト27を堆積する。そして、フォトリソグラフィによってレジスト27をパターニングしたのち、レジスト27をマスクとしたエッチングを施す。これにより、層間絶縁膜26、ゲート電極7、ゲート酸化膜6および表面チャネル層5をパターニングし、n型ソース領域4とp型ベース領域3との導通を図るためのコンタクトホールを形成する。このようにすれば、ゲート電極7をパターニングするマスクとコンタクトホール形成用のマスクとを共有したことになり、ゲート電極7の端部とコンタクトホールとが自己整合的に形成される。なお、この工程では、レジスト27をマスクとして層間絶縁膜26、ゲート電極7、ゲート酸化膜6および表面チャネル層5のパターニングを行っているが、レジスト27をマスクとして層間絶縁膜26、ゲート電極7、ゲート酸化膜6のパターニングを行ったのち、レジスト27を除去し、層間絶縁膜26をマスクとして表面チャネル層5をパターニングするようにしても良い。図4bに示す工程熱酸化により、ゲート電極7の端部においてゲート酸化膜6を厚膜化することで、ゲートの信頼性を向上させると共に、ゲート電極7の側面にも酸化膜28を形成する。ただし、この時の熱酸化温度を950°C以下、具体的には750~950°Cとすることで、SiC表面n型ソース領域4やp型ベース領域3の表面の酸化を防ぎつつ、ゲート電極7の端部に酸化膜28を形成することができる。図4c、dに示す工程基板表面全面にシリコン酸化膜29を成膜する。この後、シリコン酸化膜29をエッチバックすることで、コンタクトホールの側面にシリコン酸化膜29を残す。これにより、シリコン酸化膜29、酸化膜28およびシリコン酸化膜26による絶縁膜8が構成される。その後、製造工程は図示しないが、ソース電極9を形成したのち、n型基板1の裏面を研磨後、ドレイン電極を形成すると共に、絶縁膜8にゲート電極7用のコンタクトホール形成と配線形成を行うことで、図1に示すパワーMOSFETが完成する。以上説明した本実施形態におけるパワーMOSFETの製造方法によると、図1中矢印で示したように、p型ベース領域3の端部とn型ソース領域4の端部との位置関係や、ゲート電極7の端部と層間絶縁膜8の端部コンタクトホールの端部との位置関係が自己整合的に決定される。さらに、p型ベース領域3とアライメントマークとの位置関係も自己整合的に決定される。このため、パワーMOSFETの小型化と構造寸法の高精度化を図れるようにすることが可能となる。なお、図2cのアライメントマーク形成を、図2dのp型ベース領域3のイオン注入後や、図3a、bのエッチバック後、n型ソース領域4のイオン注入後に行なっても良い。また、ここではゲート電極7とコンタクトホールの絶縁性を得るために、酸化膜28を形成するための熱酸化とシリコン酸化膜29の成膜の2つの手段を用いたが、ゲート電圧に対して高い耐圧と信頼性を要求しない場合においては、どちらか一方の手段だけを用いた製造工程とすることで工程の簡略化が図れる。この場合、シリコン酸化膜29の成膜のような手段を用いた方が容易に、ゲート電極7とソース電極9との間隔を大きくすることが可能である。また、ここでは、p型ベース領域3とアライメントマーク、p型ベース領域3とn型ソース領域4、ゲート電極7とコンタクトホールの3つの自己整合箇所をもつ製造方法について述べたが、そのうちの1つ、もしくは2つの自己整合箇所をもつ製造方法を用いてパワーMOSFETを製作すれば、何も自己整合箇所のないパワーMOSFETに対してセルの小型化、寸法精度の向上を図ることが可能である。第2実施形態第1実施形態においては、図1に示すように、エピ成長による表面チャネル層5を持つ蓄積型のパワーMOSFETについて説明したが、エピ成長による表面チャネル層5を持たない反転型のパワーMOSFETについても、同様に適応することが可能である。このようなパワーMOSFETは、第1実施形態における図3cの工程をなくすことによって形成される。この構造で、p型ベース領域3の濃度と独立してしきい値電圧を設定する場合は、しきい値電圧調整用のイオン注入を活性化熱処理前、例えばp型ベース領域3のイオン注入と同時に行えばよい。この構造においては、第1実施形態の図4aと対応する図6に示されるように、コンタクトホール形成のドライエッチにおいて、SiC表面チャネル層をエッチングする必要をなくすことができるというメリットがある。第3実施形態第1、第2実施形態においては、p型ベース領域3の形成用マスクとしてシリコン酸化膜21を用いているが、PolySiを用いることもできる。このようなPolySiとすることで、特殊な製造装置を必要とせず、後工程での除去も容易に行うことができる。この場合、図3aの工程において、PolySiの上にシリコン酸化膜24を成膜し、エッチバックすることでn型ソース領域4の形成用マスクを構成することになるが、PolySiとシリコン酸化膜24とのエッチング選択比により、PolySiがエッチングストッパとして働き、オーバエッチによってp型ベース領域3の形成用マスクがエッチングされすぎないようにできる。また、PolySiを用いる場合、PolySiを熱酸化することでn型ソース領域4の形成用マスクとすることも可能である。図7中の点線で示した部分が図2dのシリコン酸化膜21に相当するPolySi30であるとすると、p型ベース領域3を形成した後にPolySi30を熱酸化すれば、PolySi30が消費されて熱酸化膜31となり、p型ベース領域3から所定幅広がったマスクが形成される。これをn型ソース領域4の形成用マスクとすれば、p型ベース領域3とn型ソース領域4との位置関係が自己整合的に決定されることになる。このような熱酸化を用いる場合においても、上述したような950°C以下、具体的には750~950°Cで熱酸化を行うことで、SiC表面に熱酸化膜が成長することを抑制することができる。ただし、熱酸化による場合と比べると、シリコン酸化膜24を成膜する場合の方がマスク材の拡大量を容易に大きくすることができる。第4実施形態第1実施形態では、n型ソース領域4の形成用マスクの一部としてレジスト25を用いたが、以下のように行っても良い。図8に、第1実施形態の図3a、bに代わる製造工程を示す。まず、図8aに示すように、シリコン酸化膜24の上にレジストエッチング保護材32を配置したのち、レジスト32をパターニングしシリコン酸化膜24の表面の一部にレジスト32を配置した状態とする。そして、レジスト32をマスクとした状態でシリコン酸化膜24をエッチバックする。その後、図8bに示すように、レジストを除去する。これにより、シリコン酸化膜21、24によってn型ソース領域4の形成用マスクが構成される。従って、シリコン酸化膜21、24をマスクとしたイオン注入を施せば、n型ソース領域4が形成される。このように、シリコン酸化膜21、24のみによってn型ソース領域4の形成用マスクを構成してもよい。このようにすることで高温でのイオン注入工程が可能となる。また、この場合、シリコン酸化膜21をPolySiで代用することも可能である。