受信データおよび再生クロックが入力される非線形位相比較器と、前記再生クロックが入力される遅延素子と、前記受信データで前記遅延素子の出力をラッチするフリップフロップ回路と、前記フリップフロップ回路の出力に基づいて前記非線形位相比較器の出力先を変えるセレクタとを有し、前記出力先毎に異なる重み付けによる前記再生クロックの位相の制御を行うことを特徴とするCDR回路。請求項1に記載のCDR回路において、前記重み付けの量は、前記受信データと前記再生クロックの位相差が大きいほど大きいことを特徴とするCDR回路。請求項1に記載のCDR回路において、上位制御回路を有し、前記上位制御回路からの制御信号により前記制御の起動と停止とを行うことを特徴とするCDR回路。請求項1に記載のCDR回路において、制御端子を有し、前記制御端子からの入力に応じて前記制御の起動と停止とを行うことを特徴とするCDR回路。請求項1に記載のCDR回路を備えることを特徴とする受信装置。請求項5に記載の受信装置を備えることを特徴とする送受信システム。受信データおよび再生クロックが入力される非線形位相比較器を有し、前記受信データに対する、前記再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて前記非線形位相比較器の出力に重み付けをし、前記重み付けされた出力に基づいて再生クロックの位相を調整することを特徴とするCDR回路。請求項7に記載のCDR回路において、上位制御回路を有し、前記上位制御回路からの制御信号により前記重み付けの起動と停止とを行うことを特徴とするCDR回路。請求項7に記載のCDR回路において、制御端子を有し、前記制御端子からの入力に応じて前記重み付けの起動と停止とを行うことを特徴とするCDR回路。請求項7に記載のCDR回路を備えることを特徴とする受信装置。請求項10に記載の受信装置を備えることを特徴とする送受信システム。線形位相比較器を用いたCDR回路は、回路構成が複雑であり、回路規模が大きくなり、消費電力が大きくなる。非線形位相比較器を用いたCDR回路は、再生クロックのエッジの前後にデータエッジが存在しているか否かのみの検出を行うため、CDR回路に適用したときに受信データへの再生クロックの追従精度が劣る。本願発明は、非線形位相比較器を用いたCDR回路、受信装置、および送受信システムの再生クロックの位相追従精度を向上させることを目的とする。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、以下の通りである。本発明のCDR回路、受信装置、および送受信システムは、受信データおよび再生クロックが入力される非線形位相比較器の出力に、受信データに対する、再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて重み付けをし、重み付けされた出力に基づいて再生クロックの位相を調整する。上記手段により、非線形位相比較器を用いたCDR回路、受信装置、および送受信システムの再生クロックの受信データに対する位相追従精度を高めることができる。以下、本発明を実施例に基づいて詳細に説明する。図1に本発明の実施例として、送受信システム100を示す。送受信システム100は、受信装置101、送信装置102、伝送路103とを有する。受信装置101は、送信装置102から伝送路103を介して送信された伝送データを受信するレシーバ回路104と、レシーバ回路104が出力する受信データ105を復元するCDR回路106と、CDR回路106にクロックを供給するPLLPhaseLockedLoop回路107と、上位制御回路108と、セレクタ回路111および112と、セレクタ回路111および112への制御信号を入力する制御端子Sel_Pin113とを備える。セレクタ回路111および112で、上位制御回路108からのCDR回路106への制御信号と、制御端子Enable_Pin109および制御端子Sel_Control_I/Q_Pin110からのCDR回路106への制御信号とを切り替えることができる。CDR回路106は、受信データ105に対する再生クロック119の位相の遅れまたは進みの情報に、受信データ105に対する、再生クロック119に位相差をつけたクロックの遅れ進みに応じて重み付けをして位相比較結果を出力する位相比較器114と、位相比較器114からの出力を受信データ105と再生クロック119の位相差が小さい場合に平均化処理を行う平均化回路115と、受信データ105と再生クロック119の位相差が大きい場合に平均化処理を行う平均化回路116と、平均化回路115および116の出力信号を統合処理する統合回路117と、統合回路117の出力に基づいて再生クロック119の位相を制御するポインタ回路118と、ポインタ回路118から指定された位相の再生クロック119を生成するインタポレータ回路120とを備える。再生クロック119には互いに90度位相の異なるIクロックとQクロックとがある。CDR回路106は、図示しないラッチ回路により、受信データ105をIクロックでラッチしてデータを復元する。図2に、位相比較器114の実施例を示す。位相比較器114は、差動単相変換器201と、非線形位相比較器202と、振り分け基準信号生成回路206と、振り分け信号生成回路207と、位相情報振り分け回路208、211とを備える。位相比較器114は、受信データ105と再生クロック119の位相差に応じて非線形位相比較器202が出力する位相制御情報UP0、UP1、DOWN0、DOWN1をそれぞれ複数の出力端DOWN01、DOWN02、DOWN11、DOWN12、UP01、UP02、UP11、UP12に振り分ける機能を有している。差動単相変換器201によって、受信データ105のN極DATA_NおよびP極DATA_Pで構成される差動信号は、単相CMOSレベルの受信データDATAに、再生クロック119のIクロックのN極I-CLK_NおよびP極I-CLK_Pで構成される差動信号は、単相CMOSレベルのIクロックI_CLKに、再生クロック119のQクロックのN極Q-CLK_NおよびP極Q-CLK_Pで構成される差動信号は、単相CMOSレベルのQクロックQ_CLKにそれぞれ変換される。非線形位相比較器202は、4つのフリップフロップ回路209にて受信データDATAをラッチし、UP/DOWN生成回路210にて再生クロックの位相を制御するための位相制御信号UP0、UP1、DOWN0、DOWN1を生成する。位相制御信号の内、位相進み信号UP0およびUP1は、受信データDATAの位相に対して再生クロック119の位相が遅れている場合に生成される信号である。一方、位相遅れ信号DOWN0およびDOWN1は、受信データDATAの位相に対して再生クロック119の位相が進んでいる場合に生成される信号である。本実施例の位相比較器は、ハーフレート動作をする位相比較器であり、再生クロックの立ち上がりと立下りとで位相の遅れ進みが判定されるために、立ち上がりと立下りに対応して、位相進み信号としてUP0とUP1とが、位相遅れ信号としてDOWN0とDOWN1とが生成される。位相比較器114の出力信号である位相制御信号UP01、UP11、DOWN01、およびDOWN11は、受信データDATAと再生クロック119の位相差が後述する振り分け基準よりも小さい場合に出力される信号である。一方、位相制御信号UP02、UP12、DOWN02、およびDOWN12は、受信データDATAと再生クロック119の位相差が後述する振り分け基準よりも大きい場合に出力される信号である。振り分け基準信号生成回路206は、受信データDATAと再生クロック119の位相差を判断するための基準信号を生成する。図2に示すように、振り分け基準信号生成回路206は、ディレイバッファ回路204とセレクタ203とを有し、I_CLKまたはQ_CLKの位相をシフトさせて振り分け基準信号を生成する。すなわち、ディレイバッファ回路204とセレクタ203とで遅延素子を構成している。生成される振り分け基準信号は、DP_U0、DP_D0と、さらにインバータを介して生成されるDP_U1、DP_D1である。図3は、位相比較器114の動作波形の例を示した図である。図3に示すように、振り分け基準信号DP_U0、DP_D0、DP_U1、DP_D1のクロックのエッジが、受信データDATAのエッジに追従するQ_CLKの立ち上がりと立下りエッジの前後に存在するように、振り分け基準信号DP_U0、DP_D0、DP_U1、DP_D1が生成される。振り分け基準信号DP_U0、DP_D0、DP_U1、DP_D1のクロックパルスによって、図3に示すように領域R1と領域R2とを分ける。各振り分け基準信号が高電圧であるハイレベルの場合が領域R1、低電圧であるローレベルの場合が領域R2に対応している。領域R1は、Q_CLKのエッジに対して位相差が小さい領域に、領域R2はQ_CLKのエッジに対して位相差が大きい領域に、それぞれ対応する。本実施例のCDR回路106は、ハーフレートで動作するCDR回路であり、I_CLKにて受信データをラッチするため、Q_CLKの立ち上がりと立下りの両エッジの前後に領域R1と領域R2を規定している。領域R1と領域R2の時間的な幅は、振り分け基準信号生成回路206の外部から入力される制御信号Sel_Control_IおよびSel_Control_Qでセレクタ203を制御し、ディレイバッファ回路204の段数を切り替えることで変更できる。振り分け信号生成回路207は、振り分け基準信号DP_U0、DP_D0、DP_U1、DP_D1を、受信データDATAで駆動するフリップフロップ回路205で取得することで、受信データDATAのエッジが領域R1と領域R2のいずれに存在しているのかを検知する。例えば、フリップフロップ回路205で取得した結果がハイレベルの場合は受信データのエッジが領域R1に、ローレベルの場合は受信データのエッジが領域R2に存在していると検知される。振り分け信号生成回路207の出力は、位相情報振り分け回路208、211に入力される。振り分け信号生成回路207の出力により位相情報振り分け回路208を構成しているセレクタ回路212を制御することで、非線形位相比較器202が生成する位相遅れ信号DOWN0と位相進み信号UP0を、受信データ105と再生クロック119の位相差が振り分け基準よりも小さい場合にはDOWN01とUP01として平均化回路115へと、振り分け基準よりも大きい場合にはDOWN02とUP02として平均化回路116へと振り分ける。位相情報振り分け回路211も位相情報振り分け回路208と同様に、非線形位相比較器202が生成する位相遅れ信号DOWN1と位相進み信号UP1を、受信データ105と再生クロック119の位相差が振り分け基準よりも小さい場合にはDOWN11とUP11として平均化回路115へと、振り分け基準よりも大きい場合にはDOWN12とUP12として平均化回路116へと振り分ける。例えば、ある時刻の受信データDATAのエッジ位置が領域R1に存在している場合、そのデータエッジにより算出される位相制御情報位相遅れ信号または位相進み信号は、受信データDATAと再生クロック119の位相差が小さいと判断され、領域R1用の平均化回路115にて処理される。一方、ある時刻の受信データDATAのエッジ位置が領域R2に存在している場合、そのデータエッジにより算出される位相制御情報位相遅れ信号または位相進み信号は、受信データDATAと再生クロック119の位相差が大きいと判断され、領域R2用の平均化回路116にて処理される。このように、平均化回路115および116にてそれぞれ行われる位相情報の平均化処理によって、受信データDATAと再生クロック119の位相差の大小別に平均化処理が行われる。図3に示した受信データDATAの最初の立ち上がりエッジと再生クロックQ_CLKの位相関係では、受信データDATAのエッジ位置が領域R1に存在しているため、振り分け基準生成回路206により生成された振り分け基準信号DP_U0、DP_D0、DP_U1、DP_D1を、差動単相変換器201を通過した受信データDATAでラッチした際に振り分け信号生成回路207の出力Sel_aとしてハイレベルが出力される。このハイレベルの出力信号により、位相情報振り分け回路208が非線形位相比較器202の位相制御信号を位相差が小さい場合に平均化処理を行う平均化回路115へと出力する。図3に示した受信データDATAの2番目の立ち上がりエッジと再生クロックQ_CLKの位相関係では、受信データのエッジ位置が領域R2に存在しているため、出力Sel_aとしてローレベルが出力される。このローレベルの出力信号により、位相情報振り分け回路208が非線形位相比較器202の位相制御信号を位相差が大きい場合に平均化処理を行う平均化回路116へと出力する。以上のように、位相比較器114は、領域R1または領域R2のどちらに伝送信号のエッジが存在しているかによって、非線形位相比較器202が出力する位相制御信号を後段の平均化回路115と平均化回路116とに振り分ける。一般的に、非線形位相比較器は再生クロックのエッジの前後に受信データのエッジが存在するか否かのみから受信データと再生クロックの位相を判断するため、厳密な位相差をもとに受信データと再生クロックの位相追従処理を行う線形位相比較器を適用した場合と比較して、CDR回路に適用した際に、位相追従精度および位相追従速度の面で劣る。本実施例の位相比較器114では、振り分け基準信号生成回路206が生成する振り分け基準信号に基づいて後段の平均化回路115および116への信号の振り分けを行うことで、非線形位相比較器202が生成する位相制御情報に、位相差の大きさに応じた情報を付加することができる。これにより、非線形位相比較器202から生成されるエッジの存在の有無のみの位相制御情報に位相差の大きさの情報を付加でき、より精度ある位相情報処理が可能となる。位相比較器114は、非線形位相比較器を用いながら線形位相的な動作を可能にしているため、後述の統合回路117での出力への重み付けを行うことができ、非線形位相比較器のみを使用している場合に比べ、CDR回路106の位相追従精度および位相追従速度を向上させることができる。さらには、位相差を離散的に判定するため、線形位相比較器を使用する場合と比べ、消費電力の増加を抑えることができる。ひいては、CDR回路106を備える受信回路101および送受信システム100の、位相追従精度および位相追従速度の向上と消費電力の増加の抑制とを図ることができる。なお、本実施例のように、平均化回路を複数用意して振り分けるのではなく、一つの平均化回路を使用し、位相差の大きさに応じて重み付けした信号を平均化回路への入力信号として与えることでも、本実施例と同様な効果を得ることができる。振り分け基準信号生成回路206と振り分け信号生成回路207は、CDR回路106の外部から位相振り分けイネーブル信号PA_enableにてその機能のオンオフが制御できる。例えば、消費電力を抑えることよりも位相追従性能を向上させることを優先させたい場合には機能をオンに、逆に、位相追従性能の向上よりも消費電力の抑制を優先させたい場合には機能をオフに切り替える。このイネーブル信号PA_enableを切り替えることで、CDR回路に要求される仕様に対してフレキシブルに対応できる。領域R1と領域R2の時間幅は、振り分け基準信号生成回路206を構成しているセレクタ回路203をCDR回路106の外部から制御することで変更することが可能である。また、本実施例では、領域R1と領域R2の2段階で位相差を判定しているが、遅延素子の数を増やすことで、更に領域の数を増やすことが可能である。領域の数を増やすことで、より線形位相比較器的な処理が可能となり、位相追従精度および位相追従速度の向上を図ることができる。なお、非線形位相比較器202および平均化回路115、116は一般的な構成にて実現されるため、ここでは詳細な説明を省略する。位相差が基準より小さいと判断された位相制御情報は平均化回路115で、位相差が基準より大きいと判断された位相制御情報は平均化回路116で、それぞれ処理された後、後段の統合回路117で統合処理される。この統合回路117にて、ポインタ回路118を制御する最終的な位相制御情報が生成される。統合回路117は、領域毎に用意された平均化回路115、116の出力信号に図4に示す重み付けを行い、位相進み信号、位相遅れ信号毎に積算処理を行う。図4のグラフの横軸は、受信データDATAと再生クロックQ_CLKとの間の位相差を示し、縦軸は平均化回路115、116の出力信号への重み付けの量を示している。図4に示すように、本実施例では、平均化回路115の出力信号に比べて、平均化回路116の出力信号に2倍の重み付けを行う。このように、位相比較器114の出力先毎に異なる重み付けを行う。さらに領域の数を増やした場合にも、位相差が大きいほど、大きい重み付けの量とする。統合回路117は積算処理結果を比較し、位相進み信号、位相遅れ信号の内、積算値が多い方の信号を出力信号とする。さらに、この結果比較の際に、複数の閾値を用意し、それぞれの閾値に対して再生クロックの位相シフト量を規定することで、それぞれの閾値を越えた場合にぞれぞれの閾値に対応する位相シフト量だけ再生クロックの位相をシフトさせることも可能である。位相比較器114は、位相情報振り分け機能の起動と停止、および領域1、領域2の時間幅変更をCDR回路106の外部から制御できる。この外部制御には、LSIピンからの制御とCDR回路106の上位論理回路である上位制御回路108からの制御を用意する。これら2つの制御の切り替えは、セレクタ回路111にて行われる。上位制御回路108からの制御には、例えば、CDR回路106の全動作を通じて位相振り分け機能をオンまたはオフのいずれかに固定する、引き込み完了後等の所定の時間経過後に位相振り分け機能のオンオフを切り替える、動作レートまたは伝送路の周波数特性等をパラメータとして位相振り分け機能のオンオフを切り替える等がある。本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。