複数の領域に区画された板状支持体と、該板状支持体の一方の面上に前記区画毎に配置された回路部品を備え、前記板状支持体の少なくとも前記一方の面上と前記回路部品とが一括封止された後、前記区画に沿って分割されて成る電子部品モジュールであって、前記板状支持体は前記区画毎の個体識別情報を備え、該個体識別情報は外部に露出しないことを特徴とする電子部品モジュール。前記板状支持体は、多層誘電体基板であり、前記個体識別情報は、前記多層誘電体基板の内層ビアにより形成されることを特徴とする請求項1記載の電子部品モジュール。前記板状支持体は、多層誘電体基板であり、前記個体識別情報は、前記多層誘電体基板の内層導体により形成されることを特徴とする請求項1記載の電子部品モジュール。前記板状支持体は、多層誘電体基板であり、前記個体識別情報は、前記多層誘電体基板の前記一方の面上の表層導体により形成されることを特徴とする請求項1記載の電子部品モジュール。前記板状支持体は、リードフレームであり、前記個体識別情報は、前記リードフレームのダイパッドの一部に形成されることを特徴とする請求項1記載の電子部品モジュール。前記個体識別情報は、前記板状支持体の予め規定した座標における有無により識別されることを特徴とする請求項1~5いずれか一項に記載の電子部品モジュール。前記個体識別情報は、透過検査により読み取り可能なことを特徴とする請求項1~6いずれか一項に記載の電子部品モジュール。しかしながら、図10、11に示した電子部品モジュール500は、搭載される回路部品の高集積化、高機能化が進むことにより、外部との接続のための端子数が増加傾向にある一方、外形寸法の小型化に伴って表面の面積も減少するため、図11に示す端子パターン502の数を希望通りには増やせないという課題が生じている。さらに、図14において個体識別情報803は、例えばレジスト膜での文字形成によって付加する場合、レジスト膜の最小加工線幅、最小線間幅の設計ルールが緩いため、個体識別情報803の寸法はある程度大きくせざるを得ないという制約もある。つまり、図14に示した個体識別情報を付加した集合基板800を用いる場合は、個体識別情報を付加するための比較的大きなデッドスペースが必要であり、端子パターンの増設と個体識別情報の付加を両立することが困難になっていた。また、図12のような集合リードフレームを用いる場合では、個体識別手段が講じられていないため、完成した電子部品モジュール705と、リードフレーム700における単体リードフレーム701との1対1の照合は極めて困難である。本発明の目的は上述した課題に鑑み、完成した電子部品モジュールを個体識別情報により特定可能とするとともに、この個体識別情報を電子部品モジュールの外部に露出させないことで、電子部品モジュールの表面に付加していた個体識別情報付加ためのデッドスペースを不要とすることにある。本発明による電子部品モジュールは、複数の領域に区画された板状支持体と、該板状支持体の一方の面上に前記区画毎に配置された回路部品を備え、前記板状支持体の少なくとも前記一方の面上と前記回路部品とが一括封止された後、前記区画に沿って分割されて成る電子部品モジュールであって、前記板状支持体は、外部に露出しない前記区画毎の個体識別情報を備えることを特徴とする。また、前記板状支持体は、多層誘電体基板であり、前記個体識別情報は、前記多層誘電体基板の内層のビアにより形成されることを特徴とする。また、前記板状支持体は、多層誘電体基板であり、前記個体識別情報は、前記多層誘電体基板の内層の導体パターンにより形成されることを特徴とする。また、前記板状支持体は、多層誘電体基板であり、前記個体識別情報は、前記多層誘電体基板の前記一方の面上の導体パターンにより形成されることを特徴とする。また、前記板状支持体は、リードフレームであり、前記個体識別情報は、前記リードフレームの一部に形成されることを特徴とする。また、前記個体識別情報は、前記板状支持体の予め規定した座標における有無により識別されることを特徴とする。また、前記個体識別情報は、透過検査により読み取り可能なことを特徴とする。本発明による電子部品モジュールによれば、個体識別情報が電子部品モジュールの外部に露出しない位置に付加される。したがって、電子部品モジュールの表面に設ける端子パターンのレイアウトの自由度を向上することができる。実施形態1本発明の一実施形態について図1、2を参照して説明する。図1は実施形態1に係る集合基板100の平面図であり、図2は図1の破線A-A’における断面図である。なお、図2において、後述する端子パターン102を構成する導体層L1と、内層ビア104を構成する導体層L2、L3以外の導体層の描画を省略している。また、各導体層に挟まれる斜線部は誘電体である。図1に示すように、集合基板100は、破線で区画される複数の基板101の集合である。集合基板100は、例えば6層の多層誘電体基板を使用し、その一方の表面には導電体からなる複数の端子パターン102が形成される。なお、図1で示した平面の反対側の表面、すなわち、図2に示す導体層L6に回路部品105を実装し、導体層L6と回路部品105を樹脂106にて一括封止した後、図中の破線で示した区画に沿って分割することによって、電子部品モジュールが得られる。集合基板100には、図1に示す破線で区画される同じ寸法の複数の領域毎に、内層ビア104による個体識別情報103が形成される。なお、個体識別情報103は、図1において、塗り潰しのある個所が、ビアが有る所であり、塗り潰しのない個所が、ビアが無い所であって、これらが一体となって個体識別情報を表わしている。この個体識別情報103は、例えば図1のように4個の内層ビア104の組み合わせで使用する場合には、これら4個の内層ビア104の各々が、集合基板100上の予め規定した座標に存在するか否かによって4ビット、つまり最大で16通りの個体識別情報を表現でき、この個体識別情報から、集合基板100における基板101の位置を特定する。また、図2に示すとおり個体識別情報103を構成する内層ビア104は、例えば導体層L2と導体層L3にわたって形成される。また、これに限らず導体層L3と導体層L4、或いは導体層L4と導体層L5にわたって形成しても良い。なお、個体識別情報103の読み取りは、X線透過検査などによって、集合基板100の内層ビア104が、予め規定した座標に存在するか否かの判定によって識別が可能である。上述したとおり本実施形態によれば、個体識別情報103を集合基板100の内層ビア104によって形成するので、個体識別情報103を付加するためのデッドスペースを集合基板100の表面、すなわち、端子パターン102が形成される面に設ける必要がなくなり、端子パターン102の増設の必要が生じても、これを妨げることなく電子部品モジュール完成後の不具合解析が行える。実施形態2次に、本発明の他の実施形態について図3、4を参照して説明する。図3は、実施形態2に係る集合基板200の平面図であり、図4は図3の破線A-A’における断面図である。なお、図4において、後述する端子パターン202を構成する導体層L1と、内層導体204を構成する導体層L2以外の導体層の描画を省略している。また、各導体層に挟まれる斜線部は誘電体である。図3に示すように、集合基板200は、破線で区画される複数の基板201の集合である。集合基板200は、例えば6層の多層誘電体基板を使用し、その一方の表面には導電体からなる複数の端子パターン202が形成される。なお、実施形態1と同様に、図3の平面の反対側の表面、すなわち、図4に示す導体層L6に回路部品205を実装し、導体層L6と回路部品205を樹脂206にて一括封止した後、図中の破線で示した区画に沿って切断することによって、電子部品モジュールが得られる。集合基板200には、図3に示す破線で区画される同じ寸法の複数の領域毎に、内層導体204による個体識別情報203が形成される。なお、個体識別情報203は、塗り潰しのある個所が導体ありで、塗り潰しのない個所が導体なしで示している。この個体識別情報203は、例えば図3のように形状の異なる3種類の内層導体204の組み合わせで使用する場合には、これら3種類の内層導体204の各々が、集合基板200上の予め規定した座標に存在するか否かによって6ビット、つまり最大で64通りの個体識別情報を表現でき、この個体識別情報203から、集合基板200における基板201の位置を特定する。また、図4に示すとおり個体識別情報203を構成する内層導体204は、例えば導体層L2に形成される。また、これに限らず導体層L3、導体層L4、導体層L5に形成しても良い。なお、個体識別情報203の読み取りは、X線透過検査などによって、集合基板200の内層導体204が、予め規定した座標に存在するか否かの判定によって識別が可能である。上述したとおり実施形態2によれば、個体識別情報203を集合基板200の内層導体204によって形成するので、個体識別情報203を付加するためのデッドスペースを集合基板200の表面、特に端子パターン202が形成される面に設ける必要がなくなり、端子パターン202の増設の必要が生じても、これを妨げることなく電子部品モジュール完成後の不具合解析が行える。実施形態3次に、本発明のさらに他の実施形態について図5、6を参照して説明する。図5は、実施形態3に係る集合基板300の平面図であり、図6は図5の破線A-A’における断面図である。なお、図6において、後述する端子パターン302を構成する導体層L1と、表層導体304を構成する導体層L6以外の導体層の描画を省略している。また、各導体層に挟まれる斜線部は誘電体である。図5に示すように、集合基板300は、破線で区画される複数の基板301の集合である。集合基板300は、例えば6層の多層誘電体基板を使用し、図5の平面の反対側の表面、すなわち、図6に示す導体層L1に導電体からなる複数の端子パターン302が形成されている。なお、図5で示した平面、すなわち、図6に示す導体層L6に回路部品305を実装し、導体層L6と回路部品305を樹脂306にて一括封止した後、図中の破線で示した区画に沿って分割することによって、電子部品モジュールが得られる。実施形態3では、個体識別情報303を、集合基板300の回路部品実装面に形成する。具体的には、図5において、集合基板300において、基板301における回路部品305の実装領域以外の場所に、例えば形状の異なる3種類の表層導体304による個体識別情報303を形成する。なお、個体識別情報303は、塗り潰しのある個所が導体ありで、塗り潰しのない個所が導体なしで示している。個体識別情報303は、例えば図5のように形状の異なる3種類の表層導体304の組み合わせで使用する場合には、これら3種類の表層導体304の各々が、集合基板300上の予め規定した座標に存在するか否かによって6ビット、つまり最大で64通りの個体識別情報を表現でき、この個体識別情報303から、集合基板300における基板301の位置を特定できる。なお、個体識別情報303の読み取りは、X線透過検査などによって、集合基板300の表層導体304が、予め規定した座標に存在するか否かの判定によって識別が行われる。上述したとおり実施形態3によれば、個体識別情報303を、集合基板300における回路部品の実装面に形成するので、端子パターン302側の表面に個体識別情報を付加するためのデッドスペースを設ける必要がなくなり、端子パターン302の増設の必要が生じても、これを妨げることなく電子部品モジュール完成後の不具合解析が行える。実施の形態4次に、本発明のさらに他の実施形態について図7、8を参照して説明する。図7は、実施形態4に係る集合リードフレーム400の平面図であり、図8は図7の破線A-A’における断面図である。図7に示すように、集合リードフレーム400は、破線で区画される複数のリードフレーム401の集合である。集合リードフレームは、例えば単層金属板を使用し、打ち抜きによってダイパッド407とリード402が形成されるとともに、図中に示す破線で区画される同じ寸法の複数の領域毎に、つまりリードフレーム401毎に個体識別情報403が形成される。個体識別情報403は、塗り潰しのない個所が打ち抜きによる開口404であり、塗り潰しのある個所は金属が残存している。なお、図7に示したリードフレーム400の破線で区画された複数の領域のダイパッド407に回路部品405を実装し、図8に示すように、ダイパッド407と回路部品405を、樹脂406にて一括封止した後、図中の破線で示した区画に沿って分割することによって、電子部品モジュールが得られる。この個体識別情報403は、例えば図7のように、形状の異なる3種類の開口404の組み合わせで使用する場合には、これら3種類の開口404の各々が、集合リードフレーム400上の予め規定した座標に存在するか否かによって6ビット、つまり最大で64通りの個体識別情報を表現でき、この個体識別情報403から、集合リードフレーム400におけるリードフレーム401の位置を特定する。なお、個体識別情報403の読み取りは、X線透過検査などによって、集合リードフレーム400の各々の開口404が、予め規定した座標に存在するか否かの判定によって識別が可能である。上述したとおり実施形態4によれば、個体識別情報403を、集合リードフレーム400のダイパッド407に形成したので、完成後の電子部品モジュールと、その電子部品モジュールを構成するリードフレーム401との照合が可能となり、電子部品モジュール完成後の不具合解析が行える。