第1の電位を有する第1の電源線に接続され、第1の電源が供給される第1の回路と、第2の電位を有する第2の電源線と第3の電位を有する第3の電源線との間に接続され、第2の及び第3の電源が夫々供給される第2及び第3の回路と、第4の回路と、を含む電圧レベルシフタを備え、前記第2及び第3の回路の一方には入力信号が供給され、前記第2及び第3の回路の他方には前記一方の回路の出力信号が供給され、前記第3の回路は、スタンバイ時に前記第2及び第3の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第3の回路が出力する出力信号の論理を不定とする第1のパワーゲーティング回路を含み、前記第1の回路は、夫々の入力ノードと出力ノードが互いにクロスカップルに接続された複数のトランジスタを含み、前記第1の回路が有する複数の入力ノードには、前記第2及び第3の回路が夫々出力する出力信号が供給され、前記第4の回路は、該第4の回路が有する複数のノードが前記第1の回路の複数の入力ノードに接続し、前記第4の回路の複数のノードから、前記スタンバイ時に示す前記入力信号の論理に関連する出力信号を出力し、又は、前記複数のトランジスタの夫々の出力ノードに関連する所定の内部ノードに接続し、前記スタンバイ時に前記内部ノードの論理値を保持する回路を含み、よって、前記第1の回路は、前記パワーゲーティング回路によらず前記第4の回路によって、前記スタンバイ時に示す前記入力信号の論理に関連する出力信号を、前記電圧レベルシフタの出力信号として出力する、半導体装置。前記第1の回路は、前記所定の内部ノードである第1及び第2のノード、前記第1の回路の複数の入力ノードである第3及び第4のノード、アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連する前記第1の回路の出力信号を供給する第5のノード、を含み、前記第2の回路は、第6及び第7のノードを含み、前記第6のノードに前記入力信号が供給され、前記アクティブ時に前記第7のノードに前記入力信号に対応する第1の信号を前記一方の回路の出力信号として供給し、前記スタンバイ時に前記入力信号の電位によらず前記第1の信号の論理を不定とし、前記第3の回路は、第8及び第9のノードと、前記スタンバイ時に前記パワーゲーティングされ、出力ノードが前記第9のノードに接続するインバータと、を含み、前記第8のノードに前記第1の信号が供給され、前記アクティブ時に前記第9のノードに前記第1の信号と逆の論理を示す第2の信号を前記他方の回路の出力信号として供給し、前記スタンバイ時に前記第1の信号の電位によらず前記第2の信号の論理を不定とし、前記第4の回路は、前記第1及び第2のノード、又は、前記第3及び第4のノード、に夫々接続する第10及び第11のノードを含み、前記第1及び第2のノードは、前記第1の電位と、前記第2又は第3の電位と、の間で前記第3及び第4のノードの電位に夫々対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に互いに逆の電位を有し、前記第3及び第4のノードは、前記アクティブ時に前記第2及び第3の電位の間で夫々振幅するも、少なくとも前記アクティブ時に互いに逆の電位を有し、前記第2のノードは、前記第5のノードに接続し、前記第7のノードは、前記第3及び第8のノードに接続し、前記第9のノードは、前記第4のノードに接続し、前記第4の回路は、更に、少なくとも前記スタンバイ時、前記第10及び第11のノードが、前記スタンバイ中の前記入力信号の論理に夫々対応した互いに逆の電位を有するか、又は、前記アクティブ時から前記スタンバイ時に状態遷移したときの互いに逆の前記第10及び第11のノードの電位を維持する、請求項1記載の半導体装置。前記第1の回路は、前記第1の回路の複数の入力ノードである第3及び第4のノード、アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連する前記第1の回路の出力信号を供給する第5のノード、を含み、前記第2の回路は、第6及び第7のノードを含み、前記第6のノードに前記入力信号が供給され、前記アクティブ時に前記第7のノードに前記入力信号の論理に関連する第1の信号を前記一方の回路の出力信号として供給し、前記スタンバイ時に前記入力信号の電位によらず前記第1の信号の論理を不定とし、前記第3の回路は、第8及び第9のノードを含み、前記第8のノードに前記第1の信号が供給され、前記アクティブ時に前記第9のノードに前記第1の信号と逆の論理を示す第2の信号を前記他方の回路の出力信号として供給し、前記スタンバイ時に前記第1の信号の電位によらず前記第2の信号の論理を不定とし、前記第4の回路は、前記第3及び第4のノードに夫々接続する前記第10及び第11のノード、前記入力信号が供給される第12のノード、を含み、前記第10及び第11のノードは、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連して互いに逆の電位を有し、前記第5のノードは、前記第1の電位と、前記第2又は第3の電位と、の間で前記第3及び第4のノードの電位に夫々対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連する電位を有し、前記第3のノードは、前記第7、第8及び第10のノードに接続し、前記第4のノードは、前記第9及び第11のノードに接続し、前記第2の回路は、更に、入力ノードが前記第6のノード、出力ノードが前記第7のノードに接続し、スタンバイ時に前記パワーゲーティングされる第1のインバータを含み、よって、前記スタンバイ時に前記第7のノードは前記第6のノードの電位によらず不定の電位となり、前記第3の回路は、更に、入力ノードが前記第8のノード、出力ノードが前記第9のノードに接続し、前記スタンバイ時に前記パワーゲーティングされる第2のインバータを含み、よって、前記スタンバイ時に前記第9のノードは前記第8のノードの電位によらず不定の電位となり、前記第4の回路は、更に、前記スタンバイ時にパワーゲーティングされず、前記第1及び第2のインバータが夫々有するトランジスタの閾値よりも高い閾値のトランジスタを夫々含む第3及び第4のインバータを含み、前記第3のインバータの入力ノードが前記第12のノードに接続し、その出力のノードが前記第10のノードに接続し、前記第4のインバータの入力ノードが前記第3のインバータの出力ノードに接続し、その出力ノードが前記第11のノードに接続し、よって、前記スタンバイ時に、前記第3及び第4のインバータは、前記入力信号の論理に関連した夫々の論理の値を、対応する前記第3及び第4のノードに供給する、請求項1記載の半導体装置。前記第1の回路は、第3乃至第5のノード、又は、第1乃至第5のノードを含み、アクティブ時及びスタンバイ時に限らず常に入力信号に対応する出力信号を前記第5のノードから供給し、前記第2の回路は、第6及び第7のノードを含み、前記第6のノードに前記入力信号が供給され、前記アクティブ時に前記第7のノードに前記入力信号の論理に関連する第1の信号を供給し、前記スタンバイ時に前記入力信号の電位によらず前記第1の信号の論理を不定とし、前記第3の回路は、第8及び第9のノードを含み、前記第8のノードに前記第1の信号が供給され、前記アクティブ時に前記第9のノードに前記第1の信号と逆の論理を示す第2の信号を前記他方の回路の出力信号として供給し、前記スタンバイ時に前記第1の信号の電位によらず前記第2の信号の論理を不定とし、前記第4の回路は、第10乃至第11のノードを含み、前記第5のノードは、前記第1の電位と、前記第2又は第3の電位と、の間で前記第3及び第4のノードの電位に夫々対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連する電位を有し、前記第3のノードは、前記第7、第8及び第10のノードに接続し、前記第4のノードは、前記第9及び第11のノードに接続し、前記第2の回路は、更に、入力ノードが前記第6のノード、出力ノードが前記第7のノードに接続し、前記スタンバイ時に前記パワーゲーティングされる第1のインバータを含み、前記スタンバイ時に前記第7のノードは前記第6のノードの電位によらず不定の電位となり、前記第3の回路は、更に、入力ノードが前記第8のノード、出力ノードが前記第9のノードに接続し、前記スタンバイ時に前記パワーゲーティングされる第2のインバータを含み、前記スタンバイ時に前記第9のノードは、前記第8のノードの電位によらず不定の電位となり、前記第4の回路は、更に、少なくとも前記スタンバイ時、前記第10及び第11のノードが、前記アクティブ時から前記スタンバイ時に状態遷移したときの互いに逆の前記第10及び第11のノードの電位の状態を維持するか、又は、前記第1、第2のノードの電位の状態を維持する、請求項1記載の半導体装置。前記第2及び第3の回路が夫々出力する出力信号は、差動信号であり、前記第1の回路の複数の入力ノードである第3及び第4のノードには、前記差動信号の一方及び他方が供給され、前記第4の回路は、前記第2及び第3の電源に接続し、前記入力信号が供給され、前記差動信号の一方を出力する第5の回路と、前記第2及び第3の電源に接続し、前記第5の回路の出力信号が供給され、前記作動信号の他方を出力する第6の回路と、を含み、前記第2の回路は、更に、スタンバイ時に前記第2及び第3の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第2の回路が出力する出力信号の論理を不定とする第2のパワーゲーティング回路を含み、前記第1のパワーゲーティング回路は、前記第2及び第3の電源線に夫々接続し、前記第3の回路が出力する出力信号を生成する内部回路へそれぞれ電源を給電する第1と第2の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第1及び第2のスイッチトランジスタを含み、前記第2のパワーゲーティング回路は、前記第2及び第3の電源線に夫々接続し、前記第2の回路が出力する出力信号を生成する内部回路へ夫々電源を給電する第3と第4の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第3、第4のスイッチトランジスタを含む、請求項1記載の半導体装置。前記第1の回路は、前記第1の電源に、第1端子が接続されたクロックカップル構成の前記複数のトランジスタである第1のトランジスタ対と、第4の電位を有する第4の電源線に、第1端子が接続され、夫々の入力ノードと出力ノードが互いにクロックカップルされた第2のトランジスタ対と、前記第3及び第4のノードの一方のノードと、前記第1のトランジスタ対の一方のトランジスタの第2端子と、の間に接続された第1導電型の第1のトランジスタと、前記第3及び第4のノードの一方のノードと、前記第2のトランジスタ対の一方のトランジスタの第2端子と、の間に接続された前記第1導電型と異なる第2導電型の第2のトランジスタと、を含み、前記第1及び第2のトランジスタは、それぞれのゲート電極が共通に前記第3及び第4のノードの他方のノードに接続するスイッチ対であり、よって、電気的な導通と非導通とが相補に制御され、前記第1のトランジスタ対の他方のトランジスタの第2端子及び前記第2のトランジスタ対の他方のトランジスタの第2端子が共通に接続する接続ノードが、前記第1の回路の出力信号を供給する出力ノードに接続される、請求項5記載の半導体装置。前記第1の回路は、前記所定の内部ノードであり、互いに逆論理である第1及び第2のノードを含み、前記第2及び第3の回路が夫々出力する出力信号は、差動信号であり、前記第1の回路の複数の入力ノードである第3及び第4のノードには、前記差動信号の一方及び他方が夫々供給され、前記第2の回路は、更に、スタンバイ時に前記第2及び第3の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第2の回路が出力する出力信号の論理を不定とする第2のパワーゲーティング回路を含み、前記第1のパワーゲーティング回路は、前記第2及び第3の電源線に夫々接続し、前記第3の回路が出力する出力信号を生成する内部回路へそれぞれ電源を給電する第1と第2の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第1及び第2のスイッチトランジスタを含み、前記第2のパワーゲーティング回路は、前記第2及び第3の電源線に夫々接続し、前記第2の回路が出力する出力信号を生成する内部回路へ夫々電源を給電する第3と第4の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第3、第4のスイッチトランジスタを含み、前記第4の回路は、前記第1及び第2のノード、又は、前記第3及び第4のノード、に夫々接続する第1のラッチ回路を含み、前記第2のノードは前記第1回路の出力ノードである、請求項1記載の半導体装置。前記第1のラッチ回路は、更に、前記スタンバイ時に活性状態とされ、前記アクティブ時に非活性状態に制御するスイッチ回路を含む、請求項7記載の半導体装置。前記第1の回路は、前記所定の内部ノードであり、互いに逆論理である第1及び第2のノードを含み、前記第1の回路の複数の入力ノードである第3及び第4のノードには、前記一方の回路の出力及び他方の回路の出力が、夫々供給され、前記第1のパワーゲーティング回路は、前記第2及び第3の電源線に夫々接続し、前記第3の回路が出力する出力信号を生成する内部回路へそれぞれ電源を給電する第1と第2の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第1及び第2のスイッチトランジスタを含み、前記第4の回路は、前記第2及び第3の電源で動作し、前記第3及び第4のノードに夫々の入力ノードと出力ノードが互いにクロスカップルされた2つのインバータを含む第2のラッチ回路を含む、請求項1記載の半導体装置。前記第2の回路は、更に、スタンバイ時に前記第2及び第3の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第2の回路が出力する出力信号の論理を不定とする第2のパワーゲーティング回路を含み、前記第2のパワーゲーティング回路は、前記第2及び第3の電源線に夫々接続し、前記第2の回路が出力する出力信号を生成する内部回路へ夫々電源を給電する第3と第4の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第3、第4のスイッチトランジスタを含む、請求項9記載の半導体装置。前記第2の回路は、更に、前記入力信号の反転信号を一端に受け、他端が前記第3及び第4のノードの一方に接続され、前記スタンバイ時に非活性状態とされるトランスファゲートを含む、請求項9記載の半導体装置。前記第1の回路は、前記所定の内部ノードであり、互いに逆論理である第1及び第2のノードを含み、前記第2及び第3の回路が夫々出力する出力信号は、差動信号であり、前記第1の回路の複数の入力ノードである第3及び第4のノードには、前記差動信号の一方及び他方が夫々供給され、前記第2の回路は、更に、スタンバイ時に前記第2及び第3の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第2の回路が出力する出力信号の論理を不定とする第2のパワーゲーティング回路を含み、前記第1のパワーゲーティング回路は、前記第2及び第3の電源線に夫々接続し、前記第3の回路が出力する出力信号を生成する内部回路へそれぞれ電源を給電する第1と第2の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第1及び第2のスイッチトランジスタを含み、前記第2のパワーゲーティング回路は、前記第2及び第3の電源線に夫々接続し、前記第2の回路が出力する出力信号を生成する内部回路へ夫々電源を給電する第3と第4の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第3、第4のスイッチトランジスタを含み、前記第4の回路は、前記第1及び第2のノード、並びに、前記第3及び第4のノード、との間に接続される第3のラッチ回路を含む、請求項1記載の半導体装置。前記第3のラッチ回路は、前記第3及び第4のノードの一方に関連する前記第1のノードに入力端子が接続された第1のインバータと、前記第1のインバータの出力端子と前記第4のノードと間に接続された第1のスイッチと、前記第1の回路の出力信号を供給する出力ノードに接続される前記第2のノードに入力端子が接続された第2のインバータと、前記第2のインバータの出力端子と前記第3のノードと間に接続された第2のスイッチと、を含み、前記第1及び第2のスイッチは、前記スタンバイ時に導通し、前記アクティブ時に非導通とされる、請求項12記載の半導体装置。前記第2及び第3回路にそれぞれ対応する前記内部回路を構成するトランジスタの閾値は、前記第5の回路及び前記第6の回路を構成するトランジスタの閾値よりも低い、請求項5又は6記載の半導体装置。前記第3回路に対応する前記内部回路を構成するトランジスタの閾値は、前記第4の回路を構成するトランジスタの閾値よりも低い、請求項7乃至13のいずれか1項に記載の半導体装置。前記第1のパワーゲーティング回路に対応する前記第1及び第2のスイッチトランジスタの閾値は、前記第3回路に対応する前記内部回路を構成するトランジスタの閾値よりも高い、請求項5乃至14のいずれか1項に記載の半導体装置。前記第1のパワーゲーティング回路に対応する前記第1及び第2のスイッチトランジスタの閾値は、前記第5の回路及び前記第6の回路を夫々構成するトランジスタの閾値と同じである、請求項5、6、14のいずれか1項に記載の半導体装置。前記第1のパワーゲーティング回路に対応する前記第1及び第2のスイッチトランジスタの閾値は、前記第4の回路を構成するトランジスタの閾値と同じである、請求項7乃至16のいずれか1項に記載の半導体装置。前記第1の回路が、前記複数のトランジスタである第1及び第2のトランジスタと、前記第1及び第2のトランジスタとは逆導電型の第3及び第4のトランジスタと、を含み、前記第1及び第2のトランジスタの第1端子は、前記第1の電源に接続され、前記第1及び第2のトランジスタの第2端子は、前記第1の回路内部の第1及び第2のノード、及び前記第3及び第4のトランジスの第2端子に夫々接続され、更に、前記第2及び第1のトランジスタのゲート端子である第3端子に夫々交差に接続され、前記第3及び第4のトランジスタの第1端子は、前記第2及び第3の回路が夫々出力する出力信号が夫々供給される第3及び第4のノードに夫々に接続され、前記第2のノードが出力ノードとされる、請求項1乃至18のいずれか1項に記載の半導体装置。前記第3の回路は、前記スタンバイ時にパワーゲーティングされ、前記第3の回路が出力する出力信号を生成するインバータ素子を含む、請求項1乃至19のいずれか1項に記載の半導体装置。前記第2及び第3の回路が夫々含む前記内部回路は、それぞれ対応する前記第1乃至第4のスイッチトランジスタにより、前記スタンバイ時にパワーゲーティングされる第1及び第2のインバータ素子を、含み、前記第5及び第6の回路は、それぞれ対応する前記第3及び第4のノードに夫々の出力が接続された第3及び第4のインバータ素子を含み、前記第3のインバータ素子は、前記入力信号が供給され、前記第3のノードに前記差動信号の一方を出力し、前記第4のインバータ素子は、前記第3のインバータ素子の出力信号が供給され、前記第4のノードに前記差動信号の他方を出力する、請求項5又は6記載の半導体装置。前記第1の回路は、第1及び第2のトランジスタと、前記第1及び第2のトランジスタとは逆導電型の第3及び第4のトランジスタと、前記第1及び第2のトランジスタとは逆導電型の第5のトランジスタと、前記第1及び第2のトランジスタとは同一導電型の第6のトランジスタと、を含み、前記第1及び第2のトランジスタの第1端子は、前記第1の電源に接続され、前記第1及び第2のトランジスタの第2端子は、前記第2及び第1のトランジスタのゲート端子である第3端子に夫々交差に接続され、前記第1及び2のトランジスタの第2端子は、更に、前記第3及び第4のトランジスタの第2端子に夫々接続され、前記第3及び第4のトランジスタの第2端子は、前記第4及び第3のトランジスタのゲート端子である第3端子に夫々交差に接続され、前記第3及び第4のトランジスタの第1端子は、第4の電位を有する第4の電源線に接続され、前記第5のトランジスタは、前記第1の回路の複数の入力ノードの一つのノードである第3のノードと、前記第1のトランジスタの第2端子と、の間に接続され、前記第6のトランジスタは、前記第3のノードと、前記第3のトランジスタの第2端子と、の間に接続され、前記第5及び第6のトランジスタのゲート電極は、前記第1の回路の複数の入力ノードの他の一つのノードである第4のノードに接続し、前記第5及び第6のトランジスタは、前記第2の回路が出力する出力信号によって導通、非導通が相補に制御される、請求項1又は6記載の半導体装置。前記第1の回路は、第1及び第2のトランジスタと、前記第1及び第2のトランジスタとは逆導電型の第3及び第4のトランジスタと、前記第1のラッチ回路として、前記第1及び第2のトランジスタとは逆導電型の第5及び第6のトランジスタと、を含み、前記第4の回路が、前記第1のラッチ回路として、前記第1及び第2のトランジスタの第1端子は前記第1の電源に接続され、前記第1及び第2のトランジスタの第2端子は、前記第3及び第4のトランジスの第2端子に夫々接続されるとともに、前記第2及び第1のトランジスタのゲート端子である第3端子に夫々交差に接続され、前記第3及び第4のトランジスタの第1端子は、前記第4及び第3のトランジスタのゲート端子である第3端子に夫々交差に接続されるとともに、前記第3及び第4のノードに夫々に接続され、前記第2のトランジスタの第2端子と前記第4のトランジスタの第2端子の接続ノードとが、前記第1の回路が出力する出力信号の出力端子とされ、前記第5及び第6のトランジスタの第1端子は、前記第3の電源に接続され、前記第5及び第6のトランジスタの第2端子は、前記第1のトランジスタと前記第3のトランジスタの第2端子の接続ノードと、前記第2のトランジスタと前記第4のトランジスタの第2端子の接続ノードとに夫々接続されるとともに、前記第6及び第5のトランジスタのゲート端子である第3端子に夫々交差に接続される、請求項7記載の半導体装置。前記第1の回路は、更に、第7及び第8のトランジスタを含み、前記第5及び第6のトランジスタの第1端子は、前記スタンバイ時に電気的に非導通状態とされ、前記アクティブ時に電気的に導通状態に制御される前記第7及び第8のトランジスタを介して、前記第3の電源に接続される、請求項23記載の半導体装置。更に、前記電圧レベルシフタの出力信号が供給される記憶部を備える、請求項1乃至24のいずれか1項に記載の半導体装置。前記電圧レベルシフタは、前記記憶部を制御するデコーダに含まれる、請求項25に記載の半導体装置。以下の記載は、本発明者等によって為された従来技術及び関連技術の分析結果である。<従来技術>図18を参照して、従来技術の電圧レベル変換回路に関する分析を与える。なお、図18は、特許文献1の図1の開示に基づく。図18Aに示すように、レベル変換回路は、ソースが昇圧電源端子VPPに接続されるPチャネルトランジスタPMOSトランジスタQP1と、ソースが昇圧電源端子VPPに接続され、ゲートがトランジスタQP1のドレインに接続され、ドレインがトランジスタQP1のゲートに接続されるPチャネルトランジスタQP2と、ドレインがトランジスタQP1のドレインに接続され、ゲートがインバータIL0の出力ノードN0に接続され、ソースがインバータIL1の出力ノードN1に接続されたNチャネルトランジスタNMOSトランジスタQNI1と、ゲートがインバータIL1の出力ノードN1に接続され、ソースがインバータIL0の出力ノードN0に接続されたNチャネルトランジスタQNI2と、を備え、インバータIL0、IL1は電源VDD、VSS間に接続され、インバータIL0は、振幅VSS-VDDの入力信号INを入力して反転した信号をノードN0に出力し、インバータIL1はノードN0の信号を反転した信号をノードN1に出力する。トランジスタQP1のドレインとQNI1のドレインの接続点が出力端子OUT1を構成している。NチャネルトランジスタQNI1、QNI2の閾値電圧は0V程度と低く設定される。図18Bは、図18Aの回路動作を説明するタイミング波形図であり、図18Aの各ノードIN、N0、N1、OUT1の電圧波形と、電源電流波形IVDDが模式的に示されている。IN=Low=VSSのとき、インバータIL0、IL1の出力ノードN0、N1は夫々High、Lowとなり、トランジスタQNI1がターンオンし導通、トランジスタQNI1のドレインはLow電位となり、トランジスタQP2がターンオンし、トランジスタQP1のゲートは昇圧電源電位VPPとなり、トランジスタQP1はオフ非導通とされ、OUT1はLow電位VSSとされる。IN=High=VDDのとき、インバータIL0、IL1の出力ノードN0、N1は夫々Low、Highとなり、トランジスタQNI2がターンオンし、トランジスタQNI1がターンオフし、トランジスタQNI2のドレインはLow電位となり、トランジスタQP1がターンオンし、OUT1はVPPとされる。なお、トランジスタQP2のゲートはVPPとなり、トランジスタQP2はオフ状態となる。このとき、閾値電圧が0V付近のトランジスタQNI1のソース電位=VDD、ドレイン電位=VPP、バックゲート基板電位=VSS0V、ゲート電位=VSS0Vであり、ゲートソース間電圧=-VDDとなるため、ドレインソース間電流は殆ど流れないカットオフ。トランジスタQNI1、QNI2のうち、カットオフするトランジスタのゲートソース間電圧が負電圧になるため、活性動作時のリーク電流の増加なく高速化を可能としている。<関連技術>本願の発明者らは、特許文献1から、以下の分析及び課題を発見した。図18Aに示したレベル変換回路において電源電圧VDDがさらに低電圧化された場合においても、同等の性能を維持するためには、インバータIL0、IL1を構成するMOSトランジスタの閾値VTと、NチャネルトランジスタQNI1とQNI2の閾値VTをさらに低くする必要がある。これらのトランジスタの低閾値化により、インバータIL0とIL1のリーク電流オフステートリーク電流Ioff:サブシュレッショルド電流ともいうが増加する。そして、カットオフする低閾値電圧のMOSトランジスタのゲートソース間電圧の絶対値が小さくなるため、低閾値電圧MOSトランジスタを介して流れるオフステートリーク電流が更に増加する本願の発明者らによる分析結果。以下に説明する。例えば、待機時スタンバイ時のINのレベルがLow=VSSの場合、トランジスタQNI1のゲートがHigh電位VDDとなってターンオンし、トランジスタQP2のゲート電位がノードN1のLowとなってターンオンし、この結果、VPP→PチャネルトランジスタQP2→NチャネルトランジスタQNI2ゲート電位=Low→インバータIL0Pチャネルトランジスタゲート=Low→VDDのルートでオフステートリーク電流が流れる。更に、VPP→PチャネルトランジスタQP2→NチャネルトランジスタQNI2ゲート電位=VSS→インバータIL0Nチャネルトランジスタのゲート=Low→VSSのルートでも、オフステートリーク電流が流れる。さらに、VPP→PチャネルトランジスタQP1ゲート=High→NチャネルトランジスタQNI1ゲート電位=High→インバータIL1Nチャネルトランジスタゲート=High→VSSのルートでオフステートリーク電流が流れる。<参考例>そこで、本願の発明者らは、図18Aに示した回路構成における上記問題点を解消するための構成について、特許文献1及び2から、以下の検討及び更なる課題を発見した。以下では、第1の参考例として、例えば、図19Aに示すような回路構成を検討する。図19Aの回路は、問題点の理解を容易とするために、本発明者等が新たに作図したものであり、図18Aの回路の一部インバータIL0、IL1において、パワーゲーティング回路特許文献2の図1を適用したものであるしたがって、図19は公知文献等に開示されたものではないことに注意が必要である。また、第2の参考例として、第1の参考例である図19Aから更に発展させた図19Bは、図19AのILV0、ILV1にパワーゲーティング回路特許文献2の図1を適用した構成例を示す図である。更に、図19Aは、CMOSトランスファゲートカットゲート、及び論理保持回路を付加している。尚、図19Cは、各トランジスタの閾値の例を一覧で示したものである。図19Aに示すように、この参考例は、図18AのインバータIL0の低電位側電源端子とVSSの間、インバータIL0の高電位側電源端子とVDDの間に夫々、NチャネルトランジスタM32、PチャネルトランジスタM34を備え、インバータIL1の低電位側電源端子とVSSの間、インバータIL1の高電位側電源端子とVDD側の間に、NチャネルトランジスタM33、PチャネルトランジスタM35を備え、PチャネルトランジスタM34、M35のゲートには、パワーゲーティング用の制御信号PDTが入力され、NチャネルトランジスタM32、M33のゲートには、PDTの相補信号PDBが入力される。信号PDT、PDBは、スタンバイ時に夫々High、Lowとされ、アクティブ時には、夫々Low、Highとされる。また、ソースが電源VDDに接続されゲートとドレインが交差接続されたPチャネルトランジスタQP1、QP2と、ソースがノードN1、N0に夫々接続され、互いのゲートとソースが交差接続されたNチャネルトランジスタQNI1、QNI2と、を備える。インバータIL0、IL1らは、夫々PチャネルトランジスタM19、M21と、NチャネルトランジスタM18、M20で構成される。尚、QP1、QP2、QNI1、QNI2、インバータIL0、IL1らは、図18AのQP1、QP2、QNI1、QNI2、IL0、IL1に対応しており、電圧レベル変換回路を構成している。レベル変換回路の出力OUT1は、制御信号PDT1、PDB1をゲートに夫々入力するPチャネルトランジスタQP7とNチャネルトランジスタQN7からなるCMOSトランスファゲートを介して、ノードOUT2に接続され、ノードOUT2は、インバータILV0、ILV1を介して出力ノードOUT3に接続される。制御信号PDT1、PDB1は、制御信号PDT、PDBと同一論理であるが、振幅電圧が異なる。ノードOUT2は、ゲートに、制御信号PDT1又はPDT2を入力するNチャネルトランジスタQN8とゲートにPDB1又はPDB2を入力するPチャネルトランジスタQP8からなるCMOSトランスファゲートを介してインバータILV2の入力に接続され、インバータILV2の出力は、PDT1を第1端子に入力するNAND回路NAND1の第2端子に入力され2入力NAND否定論理積回路NAND1は、PDT1がHighのときにインバータとして機能し、PDT1がLowのときに、出力をHigh固定する、NAND1の出力は、インバータILV2の入力に接続されている。PDT1がHighのとき、CMOSトランスファゲートQN8、QP8が導通し、インバータILV2と、インバータとして機能するNAND1はラッチ回路を構成し、CMOSトランスファゲートQP7、QN7がオフし、PDT1がHighとなる直前のOUT2の値を保持する。NチャネルトランジスタQN8及びPチャネルトランジスタQP8のそれぞれのゲートに供給される制御信号PDT2、PDB2は、ワンショットパルス信号である。それらワンショットパルス信号は、制御信号PDT、PDBが遷移するときに、NチャネルトランジスタQN8及びPチャネルトランジスタQP8を導通させるような信号である。インバータILV0は、ゲートがOUT2に共通接続され、ドレインが共通接続されたPチャネルトランジスタQP3とNチャネルトランジスタQN3と、VPPにソースが接続され、ドレインがPチャネルトランジスタQP3のソースに接続されゲートにPDT1を入力するPチャネルトランジスタQP5と、VSSにソースが接続され、ドレインがNチャネルトランジスタQN3のソースに接続されゲートにPDB1を入力するNチャネルトランジスタQN5とを備えている。インバータILV1は、ゲートが、QP3とQN3の共通ドレインに共通接続され、ドレインがOUT3に共通接続されたPチャネルトランジスタQP4とNチャネルトランジスタQN4と、VPPにソースが接続され、ドレインがPチャネルトランジスタQP4のソースに接続されゲートにPDT1を入力するPチャネルトランジスタQP6と、VSSにソースが接続され、ドレインがNチャネルトランジスタQN4のソースに接続されゲートにPDB1を入力するNチャネルトランジスタQN6とを備えている。スタンバイ時には、PDT=PDT1=High、PDB=PDB1=Lowに設定され、インバータIL0、IL1のそれぞれの電源パスがオフし非導通状態となる、ノードN1、N0はフローティング状態不定となる。PDT1=High、PDB1=Lowにより、CMOSトランスファゲートQP7、QN7はターンオフし非導通、インバータILV0、ILV1のそれぞれの電源パスがオフし非導通状態となる、OUT3はHighインピーダンス状態となる。スタンバイ時のパワーゲーティング制御により、特許文献1からの分析及び課題で前述した図18Aの回路構成の問題は、インバータIL0、IL1に夫々流れるオフリーク電流及び、低閾値のNチャネルトランジスタQNI1、QNI2を介して流れるオフリーク電流を、それぞれ低減でき、解決する。しかしながら、図19A、Bの構成において、スタンバイ時PDT=High、PDB=Low、ノードOUT1はINの論理Low又はHighを維持できないため不定論理となる。ノードN0とN1は、入力INのレベルによらず不定電位又は中間電位VSSとVDDの間の電位になる。ノードN0の電位がノードN1の電位よりも高い場合、ノードOUT1の電位も中間電位になる。したがって、ノードOUT1の後段の回路にパワーゲーティングを採用しない場合、ノードOUT1の後段回路に、貫通電流が流れ、消費電流が増加する。これを防ぐために、特許文献1及び2からの検討として示した図19Aに示すように、CMOSトランスファゲートQP7、QN7を更に備え、ノードOUT2の論理を保持する論理保持回路が必要である。スタンバイ時、論理保持回路はノードOUT2のスタンバイ直前の論理値を保持する。一方、OUT1の後段回路ILV0、ILV1として、特許文献1及び2からの検討として示した図19Bに示すようなパワーゲーティングを採用しても、レジューム機能スタンバイ状態からアクティブ状態への復帰時に、スタンバイとなる直前に保持した情報を再度戻すを実現するために、ノードOUT2又はOUT3のノードに接続する論理保持回路は必須とされる。図19Aでは、ノードOUT2の値を保持する論理保持回路を備えている。図19Aに示す例では、論理保持回路として、トランジスタ数にして最小で8個QN8、QP8、インバータにトランジスタが2個、NANDにはトランジスタが4個が必要である。そして、これらのトランジスタはいずれも高耐圧トランジスタでなければならず、よって、回路素子数の増大により、チップ面積が増大する。上記問題点の少なくとも1つを解決するために、本発明は概略以下の構成とされるただし、以下に制限されるものでない。本発明の一例によれば、電圧レベルシフタの入力ノードに、パワーゲーティングPWG回路の出力を接続するとともに、パワーゲーティング中にも、電圧シフタの出力ノードの論理がPWG回路の入力信号に対応した論理に維持されるように、電圧シフタの入力又は電圧シフタ内部に論理保持回路を設ける。本発明の1つの側面によれば、第1の電位を有する第1の電源線に接続され、第1の電源が供給される第1の回路と、第2の電位を有する第2の電源線と第3の電位を有する第3の電源線との間に接続され、第2の及び第3の電源が夫々供給される第2及び第3の回路と、第4の回路と、を含む電圧レベルシフタを備え、前記第2及び第3の回路の一方には入力信号が供給され、前記第2及び第3の回路の他方には前記一方の回路の出力信号が供給され、前記第3の回路は、スタンバイ時に前記第2及び第3の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第3の回路が出力する出力信号の論理を不定とする第1のパワーゲーティング回路を含み、前記第1の回路は、夫々の入力ノードと出力ノードが互いにクロスカップルに接続された複数のトランジスタを含み、前記第1の回路が有する複数の入力ノードには、前記第2及び第3の回路が夫々出力する出力信号が供給され、前記第4の回路は、該第4の回路が有する複数のノードが前記第1の回路の複数の入力ノードに接続し、前記第4の回路の複数のノードから、前記スタンバイ時に示す前記入力信号の論理に関連する出力信号を出力し、又は、前記複数のトランジスタの夫々の出力ノードに関連する所定の内部ノードに接続し、前記スタンバイ時に前記内部ノードの論理値を保持する回路を含み、よって、前記第1の回路は、前記パワーゲーティング回路によらず前記第4の回路によって、前記スタンバイ時に示す前記入力信号の論理に関連する出力信号を、前記電圧レベルシフタの出力信号として出力する、電圧レベルシフタを含む、半導体装置が提供される。本発明によれば、電圧レベルシフタ回路及び該前段、後段の回路において、スタイバイ時のリーク電流を抑制するとともにそれら回路面積の増大を抑制可能としている。また、本発明によれば、第1の回路電圧レベルシフタの後段に論理保持回路等を付加することなく、スタンバイ状態からアクティブ状態への復帰時に、第1の回路電圧シフタはスタンバイに入る直前の論理レベルを出力することもできる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。いくつかの好ましい態様によれば、レベルシフタの後段回路に、図19Aに参考例として示したような論理保持回路を具備することを不要としている。開示されるいくつかの好ましい態様preferredmodesにおいて、図1を参照すると、第1の電位を有する第1の電源に接続する第1の回路11の入力ノード第3、第4ノードに出力が夫々接続された第2及び第3の回路12、13と、前記第1の回路11の入力ノードN0/N1、又は、前記第1の回路11の出力に接続された内部ノード第1ノード/第2ノードに接続された第4の回路14と、を含む。前記第2の回路12及び前記第3の回路13は、第2の電位を有する第2の電源と第3の電位を有する第3の電源間に接続され、スタンバイ時にパワーゲーティングされ、それら第2及び第3の回路の出力を不定とする回路を夫々有する。前記第2、第3の回路12、13の一方例えば第2の回路は、前記第2の電位と前記第3の電位を振幅範囲とする入力信号INを入力し、前記第2、第3の回路12、13の他方例えば第3の回路は、前記一方の回路の出力を入力する。前記第1の回路11は、入力信号の第1又は第2の論理に対応して前記第1の電位の信号を出力する。前記第4の回路14は、前記第1の回路11の入力ノードN0/N1に接続し、又は、前記第1の回路11の出力に接続された内部ノード第1ノード/第2ノードの論理値を保持し、スタンバイ時にも前記第1の回路11の出力信号を前記入力信号に対応した論理に維持する。<形態A、B>開示されるいくつかの好ましい形態において、電圧シフタ第1回路の入力ノード第3、4ノードに、パワーゲーティング機能第2、3回路及び論理保持機能第4回路を備えた形態Aの構成としてもよい。あるいは、電圧シフタ第1回路の入力ノード第3、4ノードにパワーゲーティング機能第2、3回路を設け、電圧シフタ内部のノード第1、2ノードに論理保持機能第4回路を備えた形態Bの構成としてもよい。より詳しくは、開示されるいくつかの好ましい形態において、図1を参照すると、電圧レベルシフタレベル変換回路を備えた半導体装置は、第1の電位を有する第1の電源に接続し、第1乃至第5のノードを有し、アクティブ時及びスタンバイ時に限らず常に入力信号に対応する出力信号を前記第5のノードから供給する第1の回路11と、第2の電位を有する第2の電源及び第3の電位を有する第3の電源に接続し、第6のノードに前記入力信号INが供給され、前記アクティブ時に第7のノードに前記入力信号に対応する第1の信号を供給し、前記スタンバイ時に前記入力信号の電位によらず前記第1の信号の論理を不定とする第2の回路12と、前記第2及び第3の電源に接続し、第8のノードに前記第1の信号が供給され、前記アクティブ時に第9のノードに前記第1の信号と逆の論理を示す第2の信号を供給し、前記スタンバイ時に前記第1の信号の電位によらず前記第2の信号の論理を不定とする第3の回路13と、第10及び第11のノードを有する第4の回路14と、を備えている。前記第1の回路11において、前記第1及び第2のノードは、前記第1の電位と、前記第2又は第3の電位と、の間で前記第3及び第4のノードの電位に夫々対応して振幅し、前記第1及び第2のノードは、前記アクティブ時及び前記スタンバイ時に限らず常に互いに相補の電位を有する。前記第3及び第4のノードN0、N1は、前記アクティブ時に前記第2及び第3の電位の間で振幅するも、少なくとも前記アクティブ時に互いに逆の電位を有する。前記第2のノードは、前記第5のノードに接続する。前記第7のノードは、前記第3及び第8のノードに接続し、前記第9のノードは前記第4のノードに接続する。前記第10及び第11のノードは、前記第1及び第2のノードに夫々接続するか図1の方式B、又は、前記第3及び第4のノードに夫々接続する図1の方式A。前記第3の回路13は、出力ノードが第9のノードに接続し、スタンバイ時にパワーゲーティングされるインバータIL1を含み、前記スタンバイ時に前記第9のノードは前記第8のノードの電位によらず不定の電位となる。前記第4の回路14において、少なくとも前記スタンバイ時に、前記第10及び第11のノードは、スタンバイ中の前記入力信号の論理に夫々対応した互いに逆の電位を有するか、又は、アクティブから前記スタンバイに状態遷移したときの互いに逆の前記第10及び第11のノードの電位の状態を維持する。<形態C>あるいは、レベルシフタの入力ノード第3、4ノードに、パワーゲーティングされた第2、3回路、及びパワーゲーティングされない第4回路を接続する形態Cの構成としても良い。より詳しくは、開示されるいくつかの好ましい形態において、図2を参照すると、電圧レベルシフタレベル変換回路を備えた半導体装置は、第1の電位を有する第1の電源に接続し、第3乃至第5のノードを有し、アクティブ時及びスタンバイ時に限らず常に入力信号に対応する出力信号を前記第5のノードから供給する第1の回路21と、第2の電位を有する第2の電源及び第3の電位を有する第3の電源に接続し、第6のノードに前記入力信号が供給され、前記アクティブ時に第7のノードに前記入力信号に対応する第1の信号を供給し、前記スタンバイ時に前記入力信号の電位によらず前記第1の信号の論理を不定とする第2の回路22と、前記第2及び第3の電源に接続し、第8のノードに前記第1の信号が供給され、前記アクティブ時に第9のノードに前記第1の信号と逆の論理を示す第2の信号を供給し、前記スタンバイ時に前記第1の信号の電位によらず前記第2の信号の論理を不定とする第3の回路23と、第10乃至第12のノードを有し、前記第12のノードに前記入力信号が供給され、前記第10及び第11のノードが前記第3及び第4のノードに夫々接続し、前記第10及び第11のノードは前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号に対応して互いに逆の電位を有する第4の回路24と、を備えている。前記第1の回路21において、前記第5のノードは、前記第1の電位と、前記第2又は第3の電位と、の間で、前記第3及び第4のノードの電位に対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号に対応する電位を有する。前記第3のノードは、前記第7、第8及び第10のノードに接続し、前記第4のノードは、前記第9及び第11のノードに接続する。前記第2の回路22は、入力ノードが前記第6のノード、出力ノードが第7のノードに接続し、スタンバイ時にパワーゲーティングされる第1のインバータIL0を含む。前記スタンバイ時に前記第7のノードは前記第6のノードの電位によらず不定の電位となる。前記第3の回路23は、入力ノードが前記第8のノード、出力ノードが第9のノードに接続し、スタンバイ時にパワーゲーティングされる第2のインバータIL1を含む。前記スタンバイ時に前記第9のノードは、前記第8のノードの電位によらず不定の電位となる。前記第4の回路24は、前記スタンバイ時にパワーゲーティングされず、前記第1及び第2のインバータが夫々有するトランジスタの閾値よりも高い閾値のトランジスタを含む第3及び第4のインバータIH0、IH1を含む。前記第3のインバータIH0の入力ノードが前記第12のノードに接続し、前記第3のインバータIH0の出力のノードが前記第10のノードに接続する。前記第4のインバータIH1の入力ノードが前記第3のインバータの出力ノードである第10のノードに接続し、前記第4のインバータIH1の出力ノードが前記第11のノードに接続する。前記スタンバイ時に、前記第3及び第4のインバータIH0、IH1は、前記入力信号の論理に対応した夫々の論理の値を、対応する前記第3のノードN0及び第4のノードN1に供給する。<形態D>あるいは、レベルシフタの入力ノード第3、4ノードに、パワーゲーティングされた第2、3回路、レベルシフタの内部ノード第1、2ノード又は前記入力ノードに論理保持回路第4の回路を接続する形態Dの構成としてもよい。より詳しくは、開示されるいくつかの好ましい形態において、図3を参照すると、第1の電位を有する第1の電源に接続し、第3乃至第5のノード、又は、第1乃至第5のノードを有し、アクティブ時及びスタンバイ時に限らず常に入力信号に対応する出力信号を前記第5のノードから供給する第1の回路31と、第2の電位を有する第2の電源及び第3の電位を有する第3の電源に接続し、第6のノードに前記入力信号が供給され、前記アクティブ時に第7のノードに前記入力信号に対応する第1の信号を供給し、前記スタンバイ時に前記入力信号の電位によらず前記第1の信号の論理を不定とする第2の回路32と、前記第2及び第3の電源に接続し、第8のノードに前記第1の信号が供給され、前記アクティブ時に第9のノードに前記第1の信号と逆の論理を示す第2の信号を供給し、前記スタンバイ時に前記第1の信号の電位によらず前記第2の信号の論理を不定とする第3の回路33と、第10乃至第11のノードを有する第4の回路34と、を備える。前記第1の回路31において、前記第5のノードは、前記第1の電位と、前記第2又は第3の電位と、の間で前記第3及び第4のノードの電位に対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号に対応する電位を有する。前記第3のノードは、前記第7、第8及び第10のノードに接続し、前記第4のノードは、前記第9及び第11のノードに接続する。前記第2の回路32は、入力ノードが前記第6のノード、出力ノードが第7のノードに接続し、スタンバイ時にパワーゲーティングされる第1のインバータIL0を含む。前記スタンバイ時に前記第7のノードは前記第6のノードの電位によらず不定の電位となる。前記第3の回路33は、入力ノードが前記第8のノード、出力ノードが第9のノードに接続し、スタンバイ時にパワーゲーティングされる第2のインバータIL1を含む。前記スタンバイ時に前記第9のノードは、前記第8のノードの電位によらず不定の電位となる。前記第4の回路34は、少なくとも前記スタンバイ時に、前記第10及び第11のノードを、アクティブから前記スタンバイに状態遷移したときの互いに逆の前記第10及び第11のノードの電位の状態を維持するか、第1の回路31の第1、第2のノードの電位の状態を維持する。以下では、いくつかの例示的な実施形態を記載し、つづいてそれぞれの形態について具体的な実施例を記載する。<実施形態1>例示的な実施形態1の半導体装置においては、図4を参照すると、第1及び第2のノードN0、N1に差動信号が供給され、第1の電源電圧VPPで動作する第1回路トランジスタM0-M3と、前記第1電源電圧と異なる第2の電源電圧VDDで夫々動作し、入力信号がいずれか一方に供給され、前記差動信号の一方及び他方を夫々出力する第2回路IL0、第3回路IL1と、前記第2の電源電圧で夫々動作し、前記入力信号が供給され、前記差動信号の一方及び他方を夫々出力する第4回路IH0、第5回路IH1と、前記第2、第3回路IL0、IL1に供給する正側電源と負側電源との間に、夫々、スタンバイ時に、非導通に制御されるパワーゲーティングのFETFieldEffectTransistor:電界効果トランジスタM16-M17、M22-M23と、を含む電圧レベルシフタを備えている。前記第2、第3回路IL0、IL1を夫々構成するFETの閾値は、前記第4、第5回路IH0、IH1を夫々構成するFETの閾値よりも低い。パワーゲーティングのFETM16-M17、M22-M23の閾値は、前記第2、第3回路IL0、IL1を夫々構成するFETの閾値よりも高い。パワーゲーティングのFETM16-M17、M22-M23の閾値は、前記第4、第5回路IH0、IH1を夫々構成するFETの閾値と同じである。M17及びM23、並びにM16及びM22は、それぞれ共通の1つのFETであってもよい。前記第1回路M0-M3は、2個のN型FETM0、M1と2個のP型FETM2、M3から構成される。2個のP型FETM2、M3のソースはVPP電源第1の電源に接続され、2個のP型FETM2、M3のドレインは2個のP型FETM3、M2のゲートと交差接続され、2個のN型FETM0、M1のドレインは2個のP型FETM2、M3のドレインと接続され、2個のN型FETM0、M1のソースは、ノードN0、N1に夫々接続されるとともに、2個のN型FETM1、M0のゲートと交差接続される。<実施形態1の変形例1>実施形態1の変形例1において、前記第1回路M0-M3は、図6を参照すると、2個のN型FETM6、M7と2個のP型FETM4、M5から構成される。2個のN型FETM6、M7のソースは第1電源負電源VNNに接続され、2個のN型FETM6、M7のドレインは2個のN型FETM7、M6のゲートと交差接続され、2個のP型FETM4、M5のドレインは2個のN型FETM6、M7のドレインと接続され、2個のP型FETM4、M5のソースは、ノードN0、N1に夫々接続されるとともに、2個のP型FETM5、M4のゲートと交差接続される。<実施形態1の変形例2>実施形態1の変形例2において、前記第1回路は、図8を参照すると、3個のN型FETM8、M10-M11と3個のP型FETM9、M12-M13から構成される。ノードN1はN型FETM8を介してP型FETM12のドレインに接続し、ノードN1はP型FETM9を介してN型FETM10のドレインに接続し、N型FETM8とP型FETM9のゲート端子はノードN0に接続し、ソース端子が第1電源VPPに共通接続したP型FETM12、M13のドレインとゲートは交差接続し、ソース端子が第4電源VNNに共通接続したN型FETM10、M11のドレインとゲートは交差接続し、P型FETM13とN型FETM11のドレイン端子の接続ノードを出力ノードOUTとしている。<実施形態1実施形態4>第1の回路電圧シフタの出力が供給される記憶部を含む図15のXDECにレベル変換回路を適用。<実施形態2>例示的な実施形態2においては、図10を参照すると、第1及び第2のノードN0、N1に差動信号が供給され、第1の電源電圧VPPで動作する第1回路M0-M3と、前記第1電源電圧と異なる第2の電源電圧VDDで夫々動作し、入力信号がいずれか一方に供給され、前記差動信号の一方及び他方を夫々出力する第2回路IL0、第3回路IL1と、前記第2、第3回路と正側電源と負側電源との間に、夫々スタンバイ時に非導通に制御されるパワーゲーティングのFETM16-M17、M22-M23と、を含む電圧レベルシフタを備えている。前記第1回路は、前記第1及び第2のノードに関連する第3及び第4のノードに接続するラッチ回路M14-M15、M32-M33を含み、前記第4のノードは前記第1回路の出力ノードである。前記第2、第3回路を夫々構成するFETの閾値は、前記ラッチ回路を構成するFETの閾値よりも低い。パワーゲーティングのFETの閾値は、前記第2、第3回路を夫々構成するFETの閾値よりも高い。<実施形態2実施形態4>第1の回路電圧シフタの出力が供給される記憶部を含む図15のXDECにレベル変換回路を適用。<実施形態2の変形例1、2>実施形態2の変形例1、2において、夫々対応する図11又は図12を参照すると、第1及び第2のノードN0、N1に差動信号が供給され、第1の電源電圧VPPで動作する第1回路M0-M3と、前記第1電源電圧と異なる第2の電源電圧VDDで夫々動作し、入力信号が少なくともいずれか一方に供給され、前記差動信号の一方及び他方を夫々出力する第2回路図11のIL0、又は図12のM34、M35、第3回路IL1と、前記第2及び第3の電源に接続され、前記差動信号の一方及び他方に対応する夫々の入力ノードと出力ノードが互いにクロスカップルされた2つのインバータM41、M42M43、M44を含む第4の回路LAT2と、前記第3回路に供給する正側電源と負側電源との間に、スタンバイ時に、非導通に制御されるパワーゲーティングのFETM22-M23と、を含む電圧レベルシフタを備えている。前記第3回路を構成するFETの閾値は、前記2つのインバータを構成するFETの閾値よりも低い。<実施形態2の変形例1>図11において、前記第2回路IL0に供給する前記正側電源と前記負側電源との間に、前記スタンバイ時に非導通に制御されるパワーゲーティングのFETM16-M17を備え、前記第2回路IL0は、前記入力信号が供給され、前記差動信号の一方を出力し、前記第3回路は前記差動信号の一方が供給され、全差動信号の他方を出力する。<実施形態2の変形例2>図12において、前記第2回路は、入力信号の反転INBに一端ソース/ドレインが接続され、前記差動信号の一方ノードN0に他端ドレイン/ソースが接続され、ゲートにスタンバイ動作に関連する制御信号PDT、PDBが接続するスイッチPチャネルトランジスタM35、NチャネルトランジスタM34を含む。尚、入力信号の反転INBを供給する不図示のドライバがあることは明白である。その不図示のドライバも、例えば前記正側電源と前記負側電源で駆動される。よって、不図示のドライバは、本願の第2の回路に含まれることは言うまでもない。<実施形態2実施形態4>更に、前記電圧レベルシフタの出力が供給される記憶部を含む図15のXDECにレベル変換回路を適用。<実施形態3>例示的な実施形態3の半導体装置においては、図13を参照すると、第1及び第2のノードN0、N1に差動信号が供給され、第1の電源電圧VPPで動作する第1回路M0-M3と、前記第1電源電圧と異なる第2の電源電圧VDDで夫々動作し、入力信号がいずれか一方に供給され、前記差動信号の一方及び他方を夫々出力する第2回路IL0、第3回路IL1と、前記第2、第3回路IL0、IL1に供給する正側電源と負側電源との間に、夫々、スタンバイ時に、非導通に制御されるパワーゲーティングのFETM16-M17、M22-M23と、第1回路M0-M3内の第1、第2の内部ノードと、第1、第2のノードN0、N1間に接続される第4の回路LAT3IH2、IH3、M28-M31とを含む電圧レベルシフタを備えている。この実施形態3において、前記第2、第3回路IL0、IL1を夫々構成するFETの閾値は、前記第4、第5回路IH2、IH3を夫々構成するFETの閾値よりも低い。また、パワーゲーティングのFETM16、M17、M22、M23の閾値は、前記第2、第3回路IL0、IL1を夫々構成するFETの閾値よりも高い。パワーゲーティングのFETM16、M17、M22、M23の閾値は、前記第4、第5回路IH2、IH3を夫々構成するFETの閾値と同じであるか、より高い。この実施形態3において、前記第1回路M0-M3は、2個のN型FETM0、M1と2個のP型FETM2、M3から構成される。2個のP型FETM2、M3のソースはVPP電源第1の電源に接続され、2個のP型FETM2、M3のドレインは2個のP型FETM3、M2のゲートと交差接続され、2個のN型FETM0、M1のドレインは2個のP型FETM2、M3のドレインと接続され、2個のN型FETM0、M1のソースは、ノードN0、N1に夫々接続されるとともに、2個のN型FETM1、M0のゲートと交差接続される。この実施形態3において、第4の回路LAT3は、第1の内部ノードN2に入力が接続された第1のインバータ高閾値のインバータIH2と、インバータIH2の出力とノードN1間に接続された第1のCMOSスイッチM30、M31と、出力ノードに接続される第2の内部ノードN4に入力が接続された第2のインバータ高閾値のインバータIH3と、第2のインバータIH3の出力とノードN0間に接続された第2のCMOSスイッチM28、M29と、を備えている。前記第1のCMOSスイッチM30、M31と前記第2のCMOSスイッチM28、M29はスタンバイ時に導通し、アクティブ時には非導通に制御される。<実施形態3実施形態4>更に、前記電圧レベルシフタの出力が供給される記憶部を含む図15のXDECにレベル変換回路を適用。以下では、上記した各実施形態の回路構成を詳細に説明する。なお、以下の実施例において、各トランジスタの特性データ閾値等の具体例は、あくまで一例を示したものであり、本発明を制限するために解釈すべきものでないことは勿論である。<実施例1>図4は、本発明の実施例1の構成を示す図である。図4を参照すると、この電圧レベルシフタは、ソースがVPP電源端子に接続されたPチャネルトランジスタFETM2、M3例えば閾値Vth=-0.36Vを備え、PチャネルトランジスタM2、M3のドレインは夫々PチャネルトランジスタM3、M2のゲートに交差接続されている。さらに、ドレインがPチャネルトランジスタM2、M3のドレインに夫々接続されたNチャネルトランジスタM0、M1例えば閾値Vth=0.06Vを備え、NチャネルトランジスタM0、M1のソースは、夫々、ノードN0、N1に夫々接続されるとともに、NチャネルトランジスタM1、M0のゲートに交差接続されている。なお、ノードN0、N1は、図1の第3、第4のノード、PチャネルトランジスタM2、M3のドレインは、図1の第1、第2のノードに対応している。入力信号振幅:VSS-VDDを入力として受け出力がノードN0に接続された低閾値型のインバータIL0ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型PチャネルトランジスタM19、デイプリーション型NチャネルトランジスタM18からなると、インバータIL0の低位側電源端子NチャネルトランジスタM18のソースとVSS電源端子間に接続され、電源スイッチとして機能するNチャネルトランジスタM16と、VDD電源端子とインバータIL0の高位側電源端子PチャネルトランジスタM19のソース間に接続され、電源スイッチとして機能するPチャネルトランジスタM17と、ノードN0に入力が接続され、出力がノードN1に接続された低閾値型のインバータIL1ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型PチャネルトランジスタM21、デイプリーション型NチャネルトランジスタM20からなると、インバータIL1の低位側電源端子NチャネルトランジスタM20のソースとVSS電源端子間に接続され、パワーゲーティング用の電源スイッチとして機能するNチャネルトランジスタM22と、VDD電源端子とインバータIL1の高位側電源端子PチャネルトランジスタM21のソース間に接続され、パワーゲーティング用の電源スイッチとして機能するPチャネルトランジスタM23と、入力信号振幅:VSS-VDDを入力として受け、出力がノードN0に接続された高閾値型のインバータIH0ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたPチャネルトランジスタM25、NチャネルトランジスタM24からなると、ノードN0に入力が接続され、出力がノードN1に接続された高閾値型のインバータIH1ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたPチャネルトランジスタM27、NMOSトランジスM26からなると、を備えている。低閾値型のインバータIL0の入力、出力が例えば図1の第6、第7のノード、低閾値型のインバータIL1の入力、出力が図1の第8、第9のノード、IH1の入力と出力が、例えば図1の第10、第11のノードに対応している。電源電圧としてVPPは1.3V、VDDは0.5Vとされる。図4の各トランジスタの特性について説明する。PチャネルトランジスタM2、M3は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=-0.36Vに設定される。NチャネルトランジスタM0、M1は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=0.06Vに設定される。インバータIL0、IL1のPチャネルトランジスタM19、M21は、閾値Vth=0.12Vに設定され、NチャネルトランジスタM18、M20は閾値Vth=-0.12Vに設定される。インバータIH0、IH1のPチャネルトランジスタM25、M27は、閾値Vth=-0.18Vに設定され、NチャネルトランジスタM24、M26は閾値Vth=0.18Vに設定される。電源スイッチをなすPチャネルトランジスタM17、M23は、閾値Vth=-0.18Vに設定され、NチャネルトランジスタM16、M22は閾値Vth=0.18Vに設定される。次に図4の回路の動作を概説する。アクティブ時には、制御信号PDT=Low、PDB=Highとされ、トランジスタM16、M17、M22、M23がターンオン導通し、インバータIL0、IL1が動作する。IN=Highのとき、ノードN0、N1はLow、Highとなり、トランジスタM0がターンオン導通し、トランジスタM1はターンオフ非導通し、トランジスタM3がターンオンし、OUTはVPPHighとされる。IN=Lowのとき、ノードN0、N1はHigh、Lowとなり、トランジスタM1がターンオンし、トランジスタM0はターンオンし、トランジスタM2がターンオンし、トランジスタM3はターンオフし、OUTはVSSLowとされる。スタンバイ時には、PDT=High、PDB=Lowとされ、M16、M17、M22、M23がターンオフし非導通、インバータIL0、IL1の電源パスがカットされ動作しない。ただし、インバータIH0、IH1は動作する。スタンバイ時、INがLowのとき、インバータIH0、IH1の出力ノードN0、N1はHigh、Lowとなり、トランジスタM1がターンオンし、トランジスタM0はターンオフし、トランジスタM2がターンオンし、トランジスタM3はターンオフし、OUTはVSSとされる。このとき、VPP→M2ゲート=Low→M0ゲート=Low→M25ゲート=Low→VDDのルートでのリーク電流は抑止される。またVPP→M2ゲート=Low→M0ゲート=Low→M24ゲート=Low→VSSルートでのリーク電流も抑止される。これは、ゲート電位がLowのトランジスタM24がエンハンスメント型のNチャネルトランジスタVth=0.18Vであり、ゲート電位がLowのトランジスタM25がエンハンスメント型のPチャネルトランジスタVth=-0.18Vであり、M24、M25が低閾値トランジスタではないためである。さらに、VPP→M3ゲート=High→M1ゲート=High→IH1のM26ゲート=High→VSSのルートでのリーク電流も抑止される。ゲート電位がHighのトランジスタM26が、エンハンスメント型の高閾値NチャネルトランジスタVth=0.18Vであるためである。VDD→IH1のM27ゲート=High→IH1のM26ゲート=High→VSSのルートでサブスレショールド電流は流れない。ゲート電位がHighのトランジスタM27が、エンハンスメント型の高閾値PチャネルトランジスタVth=-0.18Vであるためである。このように、INとノードN0間に、電源スイッチスイッチトランジスタM16-M17により、パワーゲーティングされる低閾値インバータIL0に対して、高閾値型のインバータIH0を並列接続し、電源スイッチM22-M23によりパワーゲーティングされる低閾値型のインバータIL1に対して、高閾値型のインバータIH0を並列接続し、インバータIL0、IH0の共通出力ノードN0、インバータIL0、IH0の共通出力ノードN1を、電圧シフタの2つの入力ノードに接続している。かかる構成により、インバータIL0とIL1の低リーク化の効果を向上している。さらに、OUTが中間電位になることを抑制するための回路のトランジスタ数は4個M25~M27、図19の構成トランジスタ数8個に対して、半減することができる。実施例1は、レベルシフタに信号を供給する回路の出力が、スタンバイ時に、High及びLowのいずれか一方を出力する場合に有効である例えば、アドレスやデータラッチ回路。図5は、図4の実施例1の回路の動作時のタイミング波形の一例を示す図である。図4には、PDT/PDB、IN、N0、N1、N2、OUTの電圧波形と、電源電流IVDDが模式的に示されている。PDT=High、PDB=Lowのときスタンバイ時、インバータIL0、IL1の電源供給は遮断され、IN=Lowのとき、ノードN0、N1はHighVDD、Lowであり、N2はHighVPPであり、OUT=VSSとされる。このとき、VDDからVSSと、VPPからVDDへの電源電流IVDDが低く抑えられる図5のIVDDの電源遮断あり参照。一方、比較例として、スタンバイ時、パワーティング制御を行わない場合、IVDDは、IN=Lowのときに、図5において、電源遮断なしのレベル電流値とされる。PDT=Low、PDB=Highのとき、トランジスタM16、M17、M22、M23がターンオンし、IL0、IL1に電源電流が供給され、IN=HighVDD、LowVSSに応じて、OUTには、HighVPP、LowVSSが出力される。<実施例1の変形例1>図6は、本発明の第1の実施例の変形例1を示す図である。本実施例は、電源振幅VSS~VDDの入力信号を負電源電位VNN~VDDVNN<VSSに変換する。図6を参照すると、この電圧レベルシフタは、ソースがVNN電源端子に接続され、ドレインが互いに他方のトランジスタM7、M6のゲートに交差接続されたNチャネルトランジスタM6、M7と、ドレインがNチャネルトランジスタM6、M7のドレインに夫々接続され、ソースがノードN0、N1に夫々接続されるとともに、他方のトランジスタM5、M4のゲートに交差接続されたPチャネルトランジスタM4、M5と、入力信号振幅:VSS-VDDを入力として受け、出力がノードN0に接続された低閾値型のインバータIL0ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型PチャネルトランジスタM19、デイプリーション型NチャネルトランジスタM18からなると、インバータIL0の低位側電源端子NチャネルトランジスタM18のソースとVSS電源端子間に接続されたNチャネルトランジスタM16と、VDD電源端子とインバータIL0の高位側電源端子PチャネルトランジスタM19のソース間に接続されたPチャネルトランジスタM17と、ノードN0に入力が接続され、出力がノードN1に接続された低閾値型のインバータIL1ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型PチャネルトランジスタM21、デイプリーション型NチャネルトランジスタM20からなると、インバータIL1の低位側電源端子NチャネルトランジスタM20のソースとVSS電源端子間に接続されたNチャネルトランジスタM22と、VDD電源端子とインバータIL1の高位側電源端子PチャネルトランジスタM21のソース間に接続されたPチャネルトランジスタM23と、入力信号IN振幅:VSS-VDDを入力として受け、出力がノードN0に接続された高閾値型のインバータIH0ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたPチャネルトランジスタM25、NチャネルトランジスタM24からなると、ノードN0に入力が接続され、出力がノードN1に接続された高閾値型のインバータIH1ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたPチャネルトランジスタM27、NMOSトランジスM26からなるを備えている。本実施例では、VDD=0.5V、VNN=-0.5Vとされる。NチャネルトランジスタM6、M7は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=0.36Vに設定される。NチャネルトランジスタM4、M5は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=-0.06Vに設定される。インバータIL0、IL1のPチャネルトランジスタM19、M21は、閾値Vth=0.12Vに設定され、NチャネルトランジスタM18、M20は閾値Vth=-0.12Vに設定される。インバータIH0、IH1のPチャネルトランジスタM25、M27は、閾値Vth=-0.18Vに設定され、NチャネルトランジスタM24、M26は閾値Vth=0.18Vに設定される。電源スイッチをなすPチャネルトランジスタM17、M23は、閾値Vth=-0.18Vに設定され、NチャネルトランジスタM16、M22は閾値Vth=0.18Vに設定される。図7は、図6の回路のタイミング波形を示す図である。図7には、PDT/PDB、IN、N0、N1、N2、OUTの電圧波形と、電源電流IVDDが模式的に示されている。PDT=High、PDB=Lowのとき、インバータIL0、IL1の電源供給は遮断される。IN=Lowのとき、ノードN0、N1はHighVDD、LowVSSであり、N2はHighVDDであり、M4がターンオン、M5はターンオフ、M7がターンオンとなり、OUT=VNN-0.5Vとされる。このとき、VDDからVNN、VDDからVSSへの電流IVDDが低く抑えられる。一方、比較例としてパワーティングしない場合、IVDDは電源遮断なしのレベルとされる。なお、IN=Highのとき、ノードN0、N1はLowVSS、HighVDDであり、M5がターンオン、M4はターンオフ、M7がターンオフ、M6がターンオンとなり、OUT=VDDとされる。PDT=Low、PDB=Highのとき、電源スイッチM16、M17、M22、M23がターンオンし、インバータIL0、IL1に電源電流が供給され、IN=HighVDD、LowVSSに応じて、OUTには、HighVDD、LowVNNが出力される。本実施例においても、スタンバイ時のIVDDは、図5に示した前記実施例1のIVDDと同様低く抑えられている。<変形例2>図8は、本発明の実施例1の変形例2を示す図である。図8を参照すると、この電圧レベルシフタは、ソースがVPP電源端子に接続され、ドレインが他方トランジスタM13、M12のゲートに交差接続されたPチャネルトランジスタM12、M13と、ドレインがPチャネルトランジスタM13のドレインに接続され、ソースがノードVNN端子に接続されたNチャネルトランジスタM11と、ドレインがNチャネルトランジスタM11のゲートに接続され、ゲートがM11のドレインに接続され、ソースがVNN端子に接続されたNチャネルトランジスタM10と、トランジスタM12のドレインノードN3とノードN1間に接続され、ゲートがノードN0に接続されたNチャネルトランジスタM8と、トランジスタM10のドレインノードN2とノードN1間に接続され、ゲートがノードN0に接続されたPチャネルトランジスタM9と、INに入力が接続され、出力がノードN0に接続された低閾値型のインバータIL0ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型PチャネルトランジスタM19、デイプリーション型NチャネルトランジスタM18からなると、VSS電源端子とインバータIL0の低位側電源端子NチャネルトランジスタM18のソース間に接続されたPチャネルトランジスタM16と、VDD電源端子とインバータIL0の高位側電源端子PチャネルトランジスタM19のソース間に接続されたPチャネルトランジスタM17と、ノードN0に入力が接続され、出力がノードN1に接続された低閾値型のインバータIL1ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型PチャネルトランジスタM21、デイプリーション型NチャネルトランジスタM20からなると、インバータIL1の低位側電源端子NチャネルトランジスタM20のソースとVSS電源端子間に接続されたNチャネルトランジスタM22と、VDD電源端子とインバータIL1の高位側電源端子PチャネルトランジスタM21のソース間に接続されたPチャネルトランジスタM23と、入力信号振幅:VSS-VDDを入力として受け、出力がノードN0に接続された高閾値型のインバータIH0ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたPチャネルトランジスタM25、NチャネルトランジスタM24からなると、ノードN0に入力が接続され、出力がノードN1に接続された高閾値型のインバータIH1ソースがVDD、VSSに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたPチャネルトランジスタM27、NMOSトランジスM26からなるを備えている。本実施例では、VPP=1.3V、VDD=0.5V、VNN=-0.5Vとされる。PチャネルトランジスタM12、M13は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=-0.36Vに設定される。NチャネルトランジスタM10、M11は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=0.36Vに設定される。インバータIL0、IL1のPチャネルトランジスタM19、M21は、閾値Vth=0.12Vに設定され、NチャネルトランジスタM18、M20は閾値Vth=-0.12Vに設定される。インバータIH0、IH1のPチャネルトランジスタM25、M27は、閾値Vth=-0.18Vに設定され、NチャネルトランジスタM24、M26は閾値Vth=0.18Vに設定される。電源スイッチをなすPチャネルトランジスタM17、M23は、閾値Vth=-0.18Vに設定され、NチャネルトランジスタM16、M22は閾値Vth=0.18Vに設定される。PチャネルトランジスタM9は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=-0.06Vに設定され、NチャネルトランジスタM8は高耐圧トランジスタゲート酸化膜が厚膜であり閾値Vth=0.06Vに設定される。図9は、図8の回路のタイミング波形を示す図である。図9には、PDT/PDB、IN、N0、N1、N2、N3、OUTの電圧波形と、電源電流IVDDが模式的に示されている。PDT=High、PDB=Lowのとき、インバータIL0、IL1の電源供給は遮断される。IN=Lowのとき、ノードN0、N1は夫々HighVDD、LowVSSであり、ノードN0の電位をゲートに受けるNチャネルトランジスタM8がターンオンし、PチャネルトランジスタM9がターンオフし、ノードN3は、ノードN1の電位VSSとなり、PチャネルトランジスタM13がターンオンし、OUTの電位はVPPとなるINの論理の反転。OUTの電位がVPPとなると、OUTにゲートが接続されたNチャネルトランジスタM10はターンオンし、NチャネルトランジスタM10のドレイン電位はVNN-0.5Vとなり、NチャネルトランジスタM10のドレインにゲートが接続されたNチャネルトランジスタM11はターンオフする。なお、このとき、オフ状態のPチャネルトランジスタM9により、ノードN1=VSSと、オン状態のNチャネルトランジスタM10のソースが接続する電源VNNとが導通することはない。IN=Highのとき、ノードN0、N1は夫々LowVSS、HighVDDであり、ノードN0の電位をゲートに受けるPチャネルトランジスタM9がターンオンし、NチャネルトランジスタM8がターンオフし、ノードN2はHigh電位となり、NチャネルトランジスタM11がターンオンし、OUTの電位はVNNとなるINの論理の反転。OUTの電位がVNNとなると、OUTにゲートが接続されたPチャネルトランジスタM12がターンオンし、PチャネルトランジスタM12のドレインがVPPとなり、PチャネルトランジスタM12のドレインにゲートが接続されたPチャネルトランジスタM13はターンオフする。なお、このとき、オフ状態のNチャネルトランジスタM8により、ノードN1=VDDと、オン状態のPチャネルトランジスタM12のソースが接続する電源VPPとが導通することはない。この変形例においても、スタンバイ時PDT=High、PDB=Lowに、IVDDのリーク電流は前記実施例1と同様に抑えられている。<実施例2>図10Aは、本発明の実施例2の構成を示す図である。図4の実施例1と相違して、実施例2では、インバータIH0、IH1を備えていない。PチャネルトランジスタM2とNチャネルトランジスタM0のドレインの接続ノードN2にドレインが接続され、ソースがグランドに接続されたNチャネルトランジスタM14と、PチャネルトランジスタM3とNチャネルトランジスタM1のドレインの接続ノードOUTにドレインが接続され、ソースがグランドに接続されたNチャネルトランジスタM15を備え、NチャネルトランジスタM14、M15のゲートはNチャネルトランジスタM15、M14のドレインに夫々接続されている。PチャネルトランジスタM2、M3、NチャネルトランジスタM14、M15はノードN2、OUTをラッチするCMOS差動ラッチLAT1を構成する。M16、M17、インバータIL0、トランジスタM22、M23、インバータIL1よりなるパワーゲーティング構成は、図4と同様である。PDT=High、PDB=Lowのとき、ノードN0、N1は、フローティング状態となるが、CMOSラッチLAT1により、OUTはVPP又はVSS電位を保持する。VPPは1.3V、VDD=0.5Vとされる。PチャネルトランジスタM2、M3は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=-0.36Vに設定される。NチャネルトランジスタM0、M1は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=0.06Vに設定される。NチャネルトランジスタM14、M15は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=0.36Vに設定される。インバータIL0、IL1のPチャネルトランジスタ、Nチャネルトランジスタの閾値は図4と同様に、Vth=0.12と-0.12Vに設定される。パワーゲーティング用の電源スイッチをなすPチャネルトランジスタM17、M23は、図4と同様、閾値Vth=-0.18Vに設定され、NチャネルトランジスタM16、M22は閾値Vth=0.18Vに設定される。本実施例は、M14-M15から構成されるクロスカップルを設け、OUTのレベルが中間電位フローティングになることを抑制している。トランジスタ高耐圧トランジスタM14、M15を追加するだけで、INと同じ論理をOUTに出力できる。INのレベルが不定であってもIN0、IN1のリーク電流を低減可能である。図10Bは、図10AのNチャネルトランジスタM14のソースとVSS電源端子間に、NチャネルトランジスタM32を挿入し、NチャネルトランジスタM15のソースとVSS電源端子間に、NチャネルトランジスタM33を挿入し、NチャネルトランジスタM32、M33のゲートにPDT1図19A参照を共通に入力するようにしたものである。NチャネルトランジスタM14、M15は、図10Aと同様、高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=0.36Vに設定される。また、NチャネルトランジスタM32、M33は、高耐圧トランジスタゲート酸化膜が厚膜であり、閾値はVth=0.36Vに設定される。スタンバイ時、すなわち、PDT1=Highのとき、NチャネルトランジスタM32、M33はオンし、図10Aのラッチ回路LAT1は動作する活性状態となる。一方、アクティブ時、すなわち、PDT1=Lowのとき、NチャネルトランジスタM32、M33はターンオフし、NチャネルトランジスタM14、M15のソースとVSS間のパスがオフするため、図10Aのラッチ回路LAT1は動作しない非活性状態となる。これにより、アクティブ時におけるINの反転に対するOUTの反転の遅れを抑制する。例えばアクティブ時において入力信号IN=Lowのとき、ノードN0はHigh、ノードN1=Lowより、トランジスタM1がターンオン、トランジスタM0がターンオフし、トランジスタM2がターンオンし、トランジスタM3がオフし、OUTはLowVSSとなり、このとき、トランジスタM15がオン、トランジスタM14はターンオフし、OUT=Lowにラッチされる。この状態で、入力信号INがHighに遷移すると、ノードN0はLow、ノードN1はHighとなり、トランジスタM0がターンオン、トランジスタM1はターンオフとなり、トランジスタM0は、トランジスタM3のゲートが接続するノードN2を、HighからLowに放電する。ノードN2には、オフ状態のトランジスタM14のドレインが接続されており、また、オン状態のトランジスタM15のゲートが接続されている。ノードN2を、HighからLowに反転させるには、トランジスタM0を介して電荷を放電し、トランジスタM3をオンとしてOUTをHighとし、トランジスタM2をオフとすることが必要とされるが、トランジスタM3がターンオンし、OUTをVPP側にプルアップする場合、トランジスタM15が未だオン状態にあるため、OUTのVPP側への立ち上がりに時間を要する。そして、OUTの立ち上がり時間が遅れると、トランジスタM14のターンオンも遅れ、ノードN2の放電が遅れることになる。そこで、アクティブ時には、PDT1=Lowとし、トランジスタM14、M15をオフ状態とすることで、ラッチ機能を作用させない構成としている。<実施例2の変形例1>図11は、本発明の実施例2の変形例1の構成を示す図である。この実施例の電圧レベルシフタは、図4の実施例1と相違して、高閾値のインバータIH0、IH1を備えていない。ノードN0とN1に入力と出力が接続されたCMOS差動ラッチLAT2を備えている。CMOS差動ラッチLAT2は、VDD電源端子とVSS電源端子間に接続されたPチャネルトランジスタM41とNチャネルトランジスタM42からなるCMOSインバータと、VDD電源端子とVSS電源端子間に接続されたPチャネルトランジスタM43とNチャネルトランジスタM44からなるCMOSインバータとを備え、一方のCMOSインバータの共通ゲートと共通ドレインをノードN0、N1に接続し、他方のCMOSインバータの共通ゲートと共通ドレインをノードN1、N0に接続したものである。NチャネルトランジスタM42、M44は低耐圧薄膜トランジスタであり、閾値Vth=0.18Vに設定される。PチャネルトランジスタM41、M43は低耐圧薄膜トランジスタであり、閾値はVth=-0.18Vに設定される。ラッチ回路LAT2は、動作時のノードN0とN1の電位を反転の関係に保持するための回路である。ラッチ回路LAT2は、ノードN0、N1に接続されている。この点で実施例2と相違している。分圧トランジスタの役割りも持つM0、M1によって、ノードN0、N1の電位は、VDD~VSSの振幅であり、ラッチ回路LAT2は薄膜トランジスタで構成することができ、実施例2と比べて回路面積の縮小が可能である。すなわち、実施例2において、LAT1のNチャネルトランジスタM14とM15が高電圧昇圧電源VPPで駆動されるのに対し、本実施例のLAT2は電源VDDで駆動される。実施例2に比べて、動作時の消費電流を低減することができる。なお、図11のM0-M3を、前記実施例1の変形例1図6のM4-M7に置き換えても良い。また、図11のM0-M3を実施例1の変形例2図8のM8-M13に置き換えた構成としてもよい。なお、図11のLAT2のトランジスタM42、M44とVSS電源端子間に、図10Bの制御信号PDT1による電源パスをオフするスイッチ素子M32、M33を挿入してもよい。<実施例2の変形例2>図12は、本発明の実施例2の変形例2の構成を示す図である。図12を参照すると、入力INBINの反転信号とノードN0をCMOSスイッチM34、35により接続していること以外は、図11の実施例2の変形例1と同じである。図11のインバータIL0の代わりに、PDTをゲートに入力するPチャネルトランジスタM35と、PDBをゲートに入力するNチャネルトランジスタM34と、が、INBとノードN0間に並列に接続されている。PチャネルトランジスタM35と、NチャネルトランジスタM34のバックゲートは夫々VDDとVSS電位とされる。本実施例は、例えばINを双方向のバスとして使い、本レベル変換回路をレシーバ回路として用いる場合に効果的である。なお、図12のM0-M3を、前記実施例1の変形例1図6のM4-M7に置き換えても良い。また、図12のM0-M3を実施例1の変形例2図8のM8-M13に置き換えた構成としてもよい。なお、図11のLAT2のトランジスタM42、M44とVSS間に、図10Bの制御信号PDT1による電源パスをオフするスイッチ素子M32、M33を挿入してもよい。<実施例3>図13は、本発明の実施例3の構成を示す図である。図13を参照すると、本実施例の電圧レベルシフタは、図4の実施例1と相違して、高閾値のインバータIH0、IH1を備えていない。NチャネルトランジスタM28、M30、PチャネルトランジスタM29、M31を備え、インバータIH2、IH3をさらに備えている。インバータIH2は、VDD電源端子とVSS電源端子間に接続され、入力がノードN2PチャネルトランジスタM2のドレインとNチャネルトランジスタM0のドレインの接続ノードに接続されている。インバータIH3は、VDD電源端子とVSS電源端子間に接続され、入力がノードOUTPチャネルトランジスタM3のドレインとNチャネルトランジスタM1のドレインの接続ノードに接続されている。並列接続されたトランジスタM28とM29は、インバータIH3の出力とノードN0間に接続されてCMOSスイッチトランスファゲートを構成し、並列接続されたトランジスタM30とM31は、インバータIH2の出力とノードN1間に接続されてCMOSスイッチトランスファゲートを構成し、NチャネルトランジスタM28、M30のゲートはPDTに接続され、PチャネルトランジスタM29、M31のゲートはPDBに接続されている。インバータIH2、IH3、トランジスタ28-31はラッチ回路LAT3を構成する。LAT3は、動作時のノードN0とN1の電位を反転の関係に保持するための回路である。すなわち、スタンバイ時、PDT=High、PDB=Lowとされ、トランジスタM28、29からなるCMOSスイッチ、トランジスタM30、31からなるCMOSスイッチはともにオンし、インバータIH2から出力されるノードN2の反転信号をノードN1に与え、インバータIH3から出力されるOUTの反転信号をノードN0に与える。INのレベルが不定であっても、インバータIL0とIL1のリーク電流を低減することが可能である。アクティブ時には、PDT=Low、PDB=Highとされ、トランジスタM28、29からなるCMOSスイッチ、トランジスタM30、31からなるCMOSスイッチはともにオフする。本実施例において、電源電圧VPP=1.3V、VDD=0.5Vとされる。PチャネルトランジスタM2、M3は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=-0.36Vに設定される。NチャネルトランジスタM0、M1は高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=0.06Vに設定される。インバータIH2、IH3を構成するNチャネルトランジスタは高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=0.36Vに設定され、Pチャネルトランジスタは高耐圧トランジスタゲート酸化膜が厚膜であり、閾値Vth=-0.36Vに設定される。インバータIL0、IL1のPチャネルトランジスタ、Nチャネルトランジスタの閾値は、図4と同様に、Vth=0.12と-0.12Vに設定される。電源スイッチをなすPチャネルトランジスタM17、M23は、図4と同様、閾値Vth=-0.18Vに設定され、NチャネルトランジスタM16、M22は閾値Vth=0.18Vに設定される。CMOSスイッチを構成するPチャネルトランジスタM29、M31は低耐圧薄膜トランジスタとされ、閾値はVth=-0.18Vとされ、NチャネルトランジスタM28、M30は低耐圧薄膜トランジスタとされ、閾値はVth=0.18Vとされる。実施例2においてPDT制御を備えた構成と同等な高速化が可能である。実施例2ではLAT1N2とIL0N0、LAT1OUTとIL1N1の出力が夫々ショートしているのに対して、本実施例では、非スタンバイ時レベルシフタの活性時、LAT3IH2、IH3とIL0、IL1の出力は夫々パワーゲーティング信号PDT、PDBにより、CMOSスイッチM28、M29、M30、M31が非導通となるために、ショートしない。CMOSスイッチを構成するM28~M31はN0、N1に接続されており、低耐圧トランジスタで構成される。したがって、これらのトランジスタM28-M31を高耐圧で構成するより、小さな回路面積で実現可能である。図14は、前記各実施例のトランジスタ参照符号の特性高耐圧ゲート酸化膜が厚膜、低耐圧ゲート酸化膜が薄膜、導電型、閾値Vthで一覧としてまとめたものである。<実施例4>図15Aは、半導体記憶装置全体CHIPの構成を機能ブロックにて模式的に示す図である。図15BはバンクBANKの構成例を模式的に示すブロック図である。BANKはメモリセルアレイのバンクである。XABはアドレス端子A0~Anの入力アドレス信号のXアドレスを入力するアドレスバッファである。YABはアドレス端子A0~AnのYアドレスを入力するアドレスバッファである。PXDECは、Xアドレスのプリデコーダである。XDECは行デコーダであり、プリデコーダPXDECの出力をデコードし選択されたワード線を高電位例えば昇圧電位VPPに駆動するワードドライバを備えている。PYDECは、Yアドレスのプリデコーダである。YDECはプリデコーダPYDECの出力をデコードし選択されたカラムのカラムスイッチをオンする、I/OCTLは入出力制御回路である。MABは、データアンプブロックであり、MIOメインIO線からの読み出しデータの増幅、MIOへの書き込みデータの駆動を行う。I/OBは双方向入出力バッファである。DQ0~DQnはデータ端子である。MRはモードレジスタである。TCGTimingControlGeneratorは、クロック信号、コマンド信号を入力し、各種制御用のタイミング信号を生成する。CLKは外部クロック、CKE、/CKEはクロックイネーブル信号例えばCKEがHighでクロック有効、/CSはチップセレクト信号、/RAS、/CASは、ロウとカラムのアドレスストローブ信号、/WEはライトイネーブル信号、DQMはデータマスク信号、DQSはデータ入出力用のストローブ信号である。VGVoltageGeneratorは電源電圧発生回路であり、高電圧VPP、VDD、センスアンプ駆動電圧VDL、プリチャージ電圧VBLR、プレート電圧VPLT、VSS、基板バイアス電圧負電位VBB等を生成する。上記実施例のレベル変換回路は、XDECのワードドライバに適用される。図15Bを参照すると、ARYはメモリアレイである。アレイ外周のXDECはXデコーダである。SWDAはサブワードドライバ列アレイである。ACCはアレイコントロール回路である。YDECはカラムデコーダである。SAAはセンスアンプ列アレイである。XPはマット間のクロスエリアである。図16Aは、図15BのメモリアレイARYの回路の構成例折り返しビット線構成を示す図である。図16Aにおいて、MCは、ダイナミックメモリとされ、ゲートがワード線WL0等に接続され、ドレイン又はソースの一方がビット線に接続され、他方が容量Csの一端SNに接続されたNMOSトランジスタと、他端がプレート電源PLに接続された容量から構成されている。SAはセンスアンプであり、ビット線対BLT/BLBを差動で入力し、差動増幅する。SAはセンスアンプ列SAAの両側のアレイARYのビット線対BLT/BLB間で共有される。ビット線対BLT/BLBと、センスアンプSA間のトランスファゲートは図示されない。アレイARYの第1のビット線対BLT/BLB図の一番上のビット線対は図16Aの左側のセンスアンプSAに接続され、第2のビット線対BLT/BLB図の上から2段目のビット線対は図16Aの右側のセンスアンプSAに接続されるという具合に、複数のビット線対BLT/BLBは、両側のセンスアンプに交互に接続される。この構成は、選択ワード線に接続されるセルMCに接続するビット線の隣に平行に折り返しビット線が配設されており、ノイズ耐性に優れている。図16Bは、メモリアレイARYの第二の回路構成例開放ビット線構成を示す図である。アレイARYの第1のビット線BLT図の一番上のビット線は図16Bの左側にセンスアンプSAに接続され、第2のビット線BLT図の上から2段目のビット線は図16Bの右側のセンスアンプSAに接続されるという具合に、複数のビット線は、両側のセンスアンプに交互に接続される。半導体装置の微細化、高集積化に伴い、開放ビット線構成が用いられている。図17Aは、図16Aの行デコーダXDECの要部回路ブロックである。複数のレベル変換回路LCを備えている。レベル変換回路LCはスタンバイ制御信号PDT、PDBを入力する。スタンバイ時、PDT、PDBはHigh、Lowとされる。レベル変換回路に入力されるMWLBは、メインワード線信号である。FXB0~FXB3、FX0~FX3はサブワード線信号である。各レベル変換回路は、振幅VDD/VSSのMWLBL、FXBL0~FXBL3を入力し、振幅VPP/VSSのMWLB、FXB0~FXB3を出力する。FX0~FX3は、FXB0~FXB3をインバータで反転して生成される。FX0~FX3の振幅はVPP-VSSとされる。なお、レベル変換回路LCとして図8の構成を用いた場合、MWLB、FXB0~FXB3の振幅はVPP-VNN負電位とされ、図17AのインバータInv.の低位側電源はVSSではなくVNNとされる。図17Bは、サブワードドライバ列の要部を示す図である。FX0がHigh、FXB0がLow、メインワード線MWLBがLowのとき、ワード線WL0に接続するサブワードドライバSWDのうちメインワード線MWLBにゲートが接続され、ソースがFX0に接続され、ドレインがWL0に接続されたPMOSトランジスタがターンオンし導通、ワード線WL0をVPPに駆動する。FX0がLow、FXB0がHighの場合、ワード線WL0に接続するサブワードドライバのPMOSトランジスタがターンオフし非導通、FXB0にゲートが接続され、ソースがグランド接続され、ドレインがWL0に接続されたNMOSトランジスタがターンオンし導通、WL0はLow電位となる。本実施例のレベル変換回路は、電源VDDが低電圧化しても、高速にワード線WLの駆動が可能となる。また、スタンバイ時におけるXDECの低リーク化が可能である。したがって、高速かつ低リークな半導体記憶装置を実現できる。本願の技術思想は、半導体記憶装置に限られず電圧レベルシフタを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、電圧レベルシフタを有する様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NチャネルトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PチャネルトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。