"周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器と、前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路とを有し、前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定としたことを特徴とする発振回路。請求項1記載の発振回路において、前記サブクロックに同期して前記周波数選択信号を変化させる同期部を有することを特徴とする発振回路。請求項2記載の発振回路において、前記クロック発振器は、制御信号に応じてコンデンサの充放電を切り替える充放電部と、前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータと、前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップと、前記周波数選択信号に応じて前記コンデンサの充電電流を切り替える第1電流回路を有することを特徴とする発振回路。請求項3記載の発振回路において、前記クロック発振器は、前記周波数選択信号に応じて前記コンパレータの動作電流を切り替える第2電流回路を更に有することを特徴とする発振回路。図5に示す従来の発振回路ではメインクロック信号が低速となる動作モードであっても、内蔵発振器1の発振周波数は一定であり消費電力を低減できない。また、タイマ用の低速クロック発振器6を内蔵発振器1とは別に必要とするという問題があった。図6に示す従来の発振回路ではメインクロック信号が低速となる動作モードであっても、PLL13の発振周波数は一定であり消費電力を低減できない。また、タイマ用の低速クロック発振器11をPLL13とは別に必要とするという問題があった。本発明は上記の点に鑑みてなされたもので、簡単な構成で発振周波数が低いときの消費電力を低減する発振回路を提供することを目的とする。本発明の一実施態様による発振回路は、周波数選択信号に応じて発振周波数を切り替えてメインクロックを出力するクロック発振器23と、前記周波数選択信号に応じて分周比を切り替え、前記メインクロックを分周したサブクロックを出力する分周回路24とを有し、前記発振周波数が高いときと低いときとで前記サブクロックの周波数を一定とした。好ましくは、前記サブクロックに同期して前記周波数選択信号を変化させる同期部22を有する。好ましくは、前記クロック発振器23は、制御信号に応じてコンデンサの充放電を切り替える充放電部M11~M14と、前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータ42,43と、前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップ44と、前記周波数選択信号に応じて前記コンデンサの充電電流を切り替える第1電流回路41を有する。好ましくは、前記クロック発振器は、前記周波数選択信号に応じて前記コンパレータ42,43の動作電流を切り替える第2電流回路46を更に有する。なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。本発明によれば、簡単な構成で発振周波数が低いときの消費電力を低減することができる。以下、図面に基づいて本発明の実施形態について説明する。<発振回路のブロック構成図>図1は本発明の発振回路の一実施形態のブロック構成図を示す。この発振回路は半導体集積回路化されている。図1において、周波数選択レジスタ21には図示しないCPUから例えば値1又は値0の周波数選択信号が設定される。周波数選択レジスタ21の出力する周波数選択信号はフリップフロップ22に供給され、周波数選択信号はサブクロック信号に同期してフリップフロップ22に取り込まれる。フリップフロップ22の出力する周波数選択信号はクロック発振器23に供給されると共に分周回路24内のセレクタ28に供給される。クロック発振器23は周波数選択信号が値1のとき発振周波数を例えば154kHzとし、周波数選択信号が値0のとき発振周波数を例えば38.4kHzとして発振を行ってメインクロック信号を出力する。クロック発振器23の出力するメインクロック信号は端子25から出力され、このメインクロック信号は例えば図示しないCPU等に供給される。これと共に、メインクロック信号は分周回路24に供給される。分周回路24は分周器26及びセレクタ28を有しており、メインクロック信号は分周器26及びセレクタ28それぞれに供給される。分周器26はメインクロック信号を1/4分周してセレクタ28に供給する。セレクタ28は周波数選択信号が値1のとき、クロック発振器23からの周波数154kHzのメインクロック信号を分周器26で1/4分周した周波数38.4kHzの信号を選択する。また、セレクタ28は周波数選択信号が値0のとき、クロック発振器23からの周波数38.4kHzの信号を選択する。セレクタ28における選択の切り替えはクロック発振器23の出力するメインクロック信号に同期して行われるが、周波数選択信号はサブクロック信号に同期してフリップフロップ22に取り込まれるため、セレクタ28における選択の切り替えはサブクロック信号に同期する。セレクタ28が選択した周波数38.4kHzの信号はサブクロック信号として端子29から出力され、サブクロック信号は例えば図示しないタイマ等に供給される。<クロック発振器の回路構成図>図2はクロック発振器23の一実施形態の回路構成図を示す。同図中、電流回路41は並列接続された定電流源51-1~51-4と定電流源51-2~51-4に直列接続されたスイッチ52-2~52-4を有し構成されている。定電流源51-1~51-4の共通接続された一端は電源Vddに接続され、定電流源51-1の他端とスイッチ52-2~52-4の接続点はpチャネルMOSトランジスタM11,M13のソースに接続されている。スイッチ52-2~52-4には端子53から周波数選択信号が供給され、周波数選択信号が値1のときスイッチ52-2~52-4はオンし、周波数選択信号が値0のときスイッチ52-2~52-4はオフし、MOSトランジスタM11,M13のソースに供給される動作電流は周波数選択信号が値0のときに対し、周波数選択信号が値1のときは例えば略4倍となる。MOSトランジスタM11のドレインはnチャネルMOSトランジスタM12のドレインに接続され、MOSトランジスタM12のソースは電源Vssに接続されている。また、MOSトランジスタM13のドレインはnチャネルMOSトランジスタM14のドレインに接続され、MOSトランジスタM14のソースは電源Vssに接続されている。MOSトランジスタM11,M12のドレインはコンデンサC11の一端に接続されると共にコンパレータ42の非反転入力端子に接続されている。コンデンサC11の他端は電源Vssに接続されている。MOSトランジスタM11,M12のゲートはSR型フリップフロップ44のQ端子に接続されている。また、MOSトランジスタM13,M14のドレインはコンデンサC12の一端に接続されると共にコンパレータ43の非反転入力端子に接続されている。コンデンサC12の他端は電源Vssに接続されている。MOSトランジスタM13,M14のゲートはフリップフロップ44のQX端子Q端子の反転出力に接続されている。コンパレータ42,43は電流回路46から動作電流を供給される。電流回路46は並列接続された定電流源54-1~54-4と定電流源54-2~54-4に直列接続されたスイッチ55-2~55-4を有し構成されている。定電流源54-1~54-4の共通接続された一端は電源Vddに接続され、定電流源54-1の他端とスイッチ55-2~55-4の接続点はコンパレータ42,43の電流供給端子に接続されている。スイッチ55-2~55-4には端子53から周波数選択信号が供給され、周波数選択信号が値1のときスイッチ55-2~55-4はオンし、周波数選択信号が値0のときスイッチ55-2~55-4はオフし、コンパレータ42,43に供給される動作電流は周波数選択信号が値0のときに対し、周波数選択信号が値1のときは例えば略4倍となる。コンパレータ42,43の反転入力端子は定電圧回路45の一端に接続されて基準電圧Vthを印加され、定電圧回路45の他端は電源Vssに接続されている。コンパレータ42はコンデンサC11の電圧が基準電圧Vthを超えたときハイレベルとなり、基準電圧Vth以下のときローレベルとなる出力信号を生成してフリップフロップ14のセット端子Sに供給する。コンパレータ43はコンデンサC12の電圧が基準電圧Vthを超えたときハイレベルとなり、基準電圧Vth以下のときローレベルとなる出力信号を生成してフリップフロップ14のリセット端子Rに供給する。フリップフロップ44はセット端子Sにハイレベルの信号を供給されるとQ端子出力をハイレベル、QX端子出力をローレベルとする。また、フリップフロップ44はリセット端子Rにハイレベルの信号を供給されるとQ端子出力をローレベル、QX端子出力をハイレベルとする。フリップフロップ44のQ端子出力は端子47からメインクロックとして出力される。<クロック発振器の動作>フリップフロップ44のQ端子出力がローレベルのときMOSトランジスタM11がオン、MOSトランジスタM12がオフでコンデンサC11は充電され、同時にQX端子出力がハイレベルでMOSトランジスタM13がオフ、MOSトランジスタM14がオンでコンデンサC12は放電される。そして、コンデンサC11の電圧が基準電圧Vthを超えるとコンパレータ42の出力はハイレベルとなり、フリップフロップ44がセットされてQ端子出力がハイレベル、QX端子出力がローレベルとなる。このときMOSトランジスタM11がオフ、MOSトランジスタM12がオンでコンデンサC11は放電され、同時にQX端子出力がローレベルでMOSトランジスタM13がオン、MOSトランジスタM14がオフでコンデンサC12は充電される。そして、コンデンサC12の電圧が基準電圧Vthを超えるとコンパレータ43出力はハイレベルとなり、フリップフロップ4がリセットされてQ端子の出力がローレベル、QX端子出力がハイレベルとなる。これを繰り返すことで端子47からメインクロックが出力される。<周波数切り替え>端子53から供給される周波数選択信号が値0のとき電流回路41のスイッチ52-2~52-4はオフし、周波数選択信号が値1のときスイッチ52-2~52-4はオンし、MOSトランジスタM11,M13のソースに供給される動作電流は周波数選択信号が値0のときに対し、周波数選択信号が値1のときは例えば略4倍となり、コンデンサC11,C12の充電電流は略4倍となる。このため、周波数選択信号が値1のときのクロック発振器23の発振周波数は周波数選択信号が値0ときの略4倍となる。コンパレータ42,43を構成するMOSトランジスタの電流能力は温度により変化し、コンパレータ入力の変化からコンパレータ出力が切り替わるまでの遅延時間は高温で増加し、低温で減少する。本実施形態では温度変化によるコンパレータ42,43の遅延時間の時間変動を発振周波数の1周期より十分に短くすることにより周波数の安定化を図っている。すなわち、発振周波数の1周期が短いときに、コンパレータ42,43に供給する動作電流を増加することでコンパレータ42,43の遅延時間を短くしている。これにより、クロック発振器23の温度変化による周波数変化を小さくし、周波数温度特性を小さくしている。このため、発振周波数が低いときの消費電力が低減される。なお、電流回路41による発振周波数の切り替えは粗調整であり、発振周波数の切り替えの微調整は定電圧回路45からコンパレータ42,43に供給する基準電圧Vthを調整することで行う。図3に示すように、周波数選択信号が値1の期間Aでは、クロック発振器23の出力するメインクロック信号は例えば周波数154kHzである。このとき、セレクタ28はクロック発振器23からの周波数154kHzのメインクロック信号を分周器26で1/4分周した周波数38.4kHzの信号を選択する。こののち、周波数選択信号が値0に切り替わる期間Bと、クロック発振器23の出力するメインクロック信号は例えば周波数38.4kHzとなり、セレクタ28はクロック発振器23からの周波数38.4kHzのメインクロック信号を選択する。周波数選択信号はサブクロック信号に同期してフリップフロップ22に取り込まれるため、メインクロック信号の周波数切り替えはサブクロック信号に同期して行われる。また、図4に示すように、周波数選択信号が値0の期間Cでは、クロック発振器23の出力するメインクロック信号は例えば周波数38.4kHzである。このとき、セレクタ28はクロック発振器23からの周波数38.4kHzのメインクロック信号を選択する。こののち、周波数選択信号が値1に切り替わる期間Dと、クロック発振器23の出力するメインクロック信号は例えば周波数154kHzとなり、セレクタ28はクロック発振器23からの周波数154kHzのメインクロック信号を分周器26で1/4分周した周波数38.4kHzの信号を選択する。周波数選択信号はサブクロック信号に同期してフリップフロップ22に取り込まれるため、メインクロック信号の周波数切り替えはサブクロック信号に同期して行われる。"