"第1及び第2のキャパシタと、前記第1のキャパシタの正端子に接続され、前記第1のキャパシタへの信号の入力を制御する第1のスイッチング素子と、前記第2のキャパシタの正端子に接続され、前記第2のキャパシタへの信号の入力を制御する第2のスイッチング素子と、前記第1のキャパシタと前記第2のキャパシタの正端子同士とを接続する平均化スイッチ素子と、を備え、パワーオフ期間後に、前記平均化スイッチ素子を遮断させて前記第1のキャパシタと前記第2のキャパシタとを非接続した状態において、前記第1のスイッチング素子を閉状態として前記第1のキャパシタに信号を入力することにより充電を行うプリチャージ期間と、前記プリチャージ期間後に、前記平均化スイッチ素子を遮断させて前記第1のキャパシタと前記第2のキャパシタとを非接続した状態において、前記第2のスイッチング素子を閉状態として前記第2のキャパシタに信号を入力することにより充電を行う第1サンプリング期間と、前記第1サンプリング期間後に、前記平均化スイッチ素子を遮断させて前記第1のキャパシタと前記第2のキャパシタとを非接続した状態において、前記第1のスイッチング素子を閉状態として前記第1のキャパシタに信号を入力することにより再充電を行う第2サンプリング期間と、前記第2サンプリング期間後に、前記平均化スイッチ素子を導通させて前記第1のキャパシタと前記第2のキャパシタとの正端子同士を接続した状態とする平均化期間と、を設けることを特徴とする平均化回路。請求項1に記載の平均化回路であって、前記プリチャージ期間は、前記第2サンプリング期間よりも短いことを特徴とする平均化回路。請求項1又は2に記載の平均化回路であって、前記パワーオフ期間は、前記平均化期間と前記プリチャージ期間との間に設けられることを特徴とする平均化回路。請求項1~3のいずれか1項に記載の平均化回路であって、前記第1のキャパシタの正端子及び前記第2のキャパシタの正端子の電圧が差動アンプ回路へ入力されることを特徴とする平均化回路。ところで、信号平均化回路では、キャパシタCa,Cbに加えてバッファを構成するトランジスタMia,Mibの入力容量との間で電荷の再分配が生じ、平均化後の出力Soutが実際の入力信号SIGa,SIGbの平均値からずれることがある。例えば、入力信号SIGa,SIGbを同時にサンプリングできる場合はよいが、前段の増幅器を共有化していたり、入力信号SIGa,SIGbが同時に入力されなかったりする場合に次のような問題を生ずる。入力信号SIGaをサンプリングしている間に容量Cbに保持されている電圧値Vbと、最終的に入力信号SIGbをサンプリングしたときの電圧Vbとが異なる場合がある。このような場合、入力電圧の違いの影響によりバッファの動作点がずれてしまうことでMiaの入力容量が変化して、既にサンプリングされている入力信号SIGaによる電圧Vaの値が変動してしまう。これにより、平均化後の出力Soutが実際の入力信号SIGa,SIGbの平均値からずれる。特に、ゲインを大きくしている場合に、このずれの影響が問題となる。本発明の1つの態様は、第1及び第2のキャパシタと、前記第1のキャパシタの正端子に接続され、前記第1のキャパシタへの信号の入力を制御する第1のスイッチング素子と、前記第2のキャパシタの正端子に接続され、前記第2のキャパシタへの信号の入力を制御する第2のスイッチング素子と、前記第1のキャパシタと前記第2のキャパシタの正端子同士とを接続する平均化スイッチ素子と、を備え、パワーオフ期間後に、前記平均化スイッチ素子を遮断させて前記第1のキャパシタと前記第2のキャパシタとを非接続した状態において、前記第1のスイッチング素子を閉状態として前記第1のキャパシタに信号を入力することにより充電を行うプリチャージ期間と、前記プリチャージ期間後に、前記平均化スイッチ素子を遮断させて前記第1のキャパシタと前記第2のキャパシタとを非接続した状態において、前記第2のスイッチング素子を閉状態として前記第2のキャパシタに信号を入力することにより充電を行う第1サンプリング期間と、前記第1サンプリング期間後に、前記平均化スイッチ素子を遮断させて前記第1のキャパシタと前記第2のキャパシタとを非接続した状態において、前記第1のスイッチング素子を閉状態として前記第1のキャパシタに信号を入力することにより再充電を行う第2サンプリング期間と、前記第2サンプリング期間後に、前記平均化スイッチ素子を導通させて前記第1のキャパシタと前記第2のキャパシタとの正端子同士を接続した状態とする平均化期間と、を設けることを特徴とする平均化回路である。ここで、前記プリチャージ期間は、前記第2サンプリング期間よりも短いことが好適である。また、前記パワーオフ期間は、前記平均化期間と前記プリチャージ期間との間に設けられることが好適である。また、前記第1のキャパシタの正端子及び前記第2のキャパシタの正端子の電圧が差動アンプ回路へ入力されることが好適である。本発明によれば、信号の平均化値のずれを抑制した信号平均化回路を提供することができる。図1は、ホール素子の駆動回路100の基本構成を示す。駆動回路100は、ホール素子10、電流源12、第1差動アンプ回路14、平均化回路16、第2差動アンプ回路18、出力バッファ回路20及び制御回路22を含んで構成される。駆動回路100に含まれるスイッチング素子S1~S14は、制御回路22によって開閉制御される制御用のラインは図示しない。なお、本実施の形態では、電流源12は2つ設ける構成としたが、共通に使用する構成としてもよい。ホール素子10は、抵抗R1~R4のブリッジ回路として表すことができる。抵抗R1~R4には、抵抗R1~R4の接続点A~Dを電流源12,接地電位又は出力へ切り替えるスイッチング素子S1~S8が接続される。第1差動アンプ回路14は、オペアンプ14a,14bを含んで構成される。オペアンプ14aと14bは、それぞれの非反転入力端子間の差電圧Vi2-Vi1を増幅して出力する。平均化回路16は、スイッチング素子S9~S14、キャパシタCa1,Ca2,Cb1,Cb2を含んで構成される。スイッチング素子S9~S14は、図1に示すように、オペアンプ14a,14bの出力端子をキャパシタCa1,Ca2,Cb1,Cb2の端子に接続すると共に、キャパシタCa1,Ca2間及びCb1,Cb2間を接続する。第2差動アンプ回路18は、オペアンプ18a,18bを含んで構成される。オペアンプ18aと18bは、それぞれの非反転入力端子間の差電圧Vb1とVb2の平均値-Va1とVa2の平均値を増幅して出力する。図2に、第2差動アンプ回路18の具体的な構成を示す。以下、駆動回路100の動作について説明する。駆動回路100は、以下に示す第1状態及び第2状態を切り替えることによって、ホール素子10を互いに90°ずれた位置で使用した状態における出力電圧を足し合わせてオフセット値をキャンセルして出力する。まず、図3に示すように、スイッチング素子S1~S14をオン/オフ制御することによって、駆動回路100を第1の状態とする。スイッチング素子S1をオン及びスイッチング素子S2をオフすることによって抵抗R1,R3の接続点Aに電流源12を接続し、スイッチング素子S3をオン及びスイッチング素子S4をオフすることによって抵抗R2,R4の接続点Bを接地し、スイッチング素子S6をオン及びスイッチング素子S5をオフすることによって抵抗R1,R2の接続点Cをオペアンプ14aの非反転入力端子に接続し、スイッチング素子S8をオン及びスイッチング素子S7をオフすることによって抵抗R3,R4の接続点Dをオペアンプ14bの非反転入力端子に接続する。また、スイッチング素子S9~S14のうちスイッチング素子S9,S12をオンし、その他をオフすることによって、オペアンプ14aの出力をキャパシタCa1の正端子,オペアンプ14bの出力をキャパシタCb2の正端子に接続し、オペアンプ14a,14bの出力電圧によってキャパシタCa1,Cb2をそれぞれ充電する状態とする。この状態を第1の状態とする。次に、図4に示すように、スイッチング素子S1~S14をオン/オフ制御することによって、駆動回路100を第2の状態とする。スイッチング素子S2をオン及びスイッチング素子S1をオフすることによって抵抗R1,R3の接続点Aをオペアンプ14aの非反転入力端子に接続し、スイッチング素子S4をオン及びスイッチング素子S3をオフすることによって抵抗R2,R4の接続点Bをオペアンプ14bの非反転入力端子に接続し、スイッチング素子S5をオン及びスイッチング素子S6をオフすることによって抵抗R1,R2の接続点Cに電流源12を接続し、スイッチング素子S7をオン及びスイッチング素子S8をオフすることによって抵抗R3,R4の接続点Dを接地する。また、スイッチング素子S9~S14のうちスイッチング素子S10,S11をオンし、その他をオフすることによって、オペアンプ14aの出力をキャパシタCb1の正端子,オペアンプ14bの出力をキャパシタCa2の正端子に接続し、オペアンプ14a,14bの出力電圧によってキャパシタCb1,Ca2を充電する状態とする。この状態を第2の状態とする。出力状態では、図5に示すように、スイッチング素子S1~S12はオフして、オペアンプ14a,14bとキャパシタCa1,Ca2,Cb1,Cb2とは遮断する。また、スイッチング素子S13,S14をオンすることによって、キャパシタCa1,Ca2の正端子同士及びキャパシタCb1,Cb2の正端子同士をそれぞれ接続する。これによって、キャパシタCa1,Ca2の充電電圧Va1,Va2が平均化されてオペアンプ18aの非反転入力端子に入力され、キャパシタCb1,Cb2の充電電圧Vb1,Vb2が平均化されてオペアンプ18bの非反転入力端子に入力される。このようにホール素子10について第1及び第2の状態を切り替えて、ホール素子10の90°ずれた2方向のホール電圧でキャパシタCa1,Ca2,Cb1,Cb2をそれぞれ充電する。そして、駆動回路100を出力状態とすることによって、キャパシタCa1,Ca2,Cb1,Cb2の充電電圧を平均化してホール素子10の出力電圧のオフセット値をキャンセルして出力する。本実施の形態では、制御回路22によって駆動回路100を図6に示すタイミングチャートのように制御する。すなわち、ホール素子10の駆動を停止させたパワーオフ期間Aの後、一旦第2の状態においてプリチャージ期間Bを設け、続いて第1の状態において第1サンプリング期間C及び第2の状態において第2サンプリング期間Dとする。そして、第2サンプリング期間Dの後、出力状態である平均化期間Eとする。なお、パワーオフ期間A又はパワーオフ期間Aからプリチャージ期間Bへの移行前にキャパシタCa1,Ca2,Cb1,Cb2に蓄積されている電荷を図示しない放電回路等を介して放電することが好ましい。平均化期間Eでは、キャパシタCa1,Ca2,Cb1,Cb2に加えて第2差動アンプ回路18を構成するトランジスタMai1,Mai2,Mbi1,Mbi2の入力容量との間で電荷の再分配が生じ、平均化後の出力Voutが実際の入力信号Va1,Va2,Vb1,Vb2の平均値からずれる。ここで、プリチャージ期間Bを設けない場合、第1サンプリング期間CにおけるキャパシタCa2,Cb1の充電状態と、第2サンプリング期間D後のキャパシタCa2,Cb1の充電状態と、が大きく異なる場合、第1サンプリング期間Cにおける第2差動アンプ回路18の動作点と第2サンプリング期間D後における第2差動アンプ回路18の動作点とがずれ差動アンプ回路18の入力容量が変化する。これにより、第1サンプリング期間Cに充電されたキャパシタCa1,Cb2の正端子の電圧Va1,Vb2は第2サンプリング期間D後に変動してしまうおそれがあった。これに対して、本実施の形態のようにプリチャージ期間Bを設けることによって、第1サンプリング期間Cと第2サンプリング期間DとにおけるキャパシタCa2,Cb1の充電状態の変動を小さくすることができる。これにより、第1サンプリング期間C及び第2サンプリング期間Dにおける第2差動アンプ回路18の動作点のずれが抑制され、第1サンプリング期間C後と第2サンプリング期間D後とにおいてキャパシタCa1,Cb2の正端子の電圧Va1,Vb2の変動も抑制することができる。なお、プリチャージ期間Bは、第1サンプリング期間C前と第2サンプリング期間D後のキャパシタCa2,Cb1の充電状態をある程度近づけることが目的であるので、本来の第2サンプリング期間Dより短い期間としてもよい。これにより、パワーオフ期間Aの終了時点から出力が開始される迄の時間を短縮しつつ、平均化処理を適切に行うことができる。このように、第1サンプリング期間C及び第2サンプリング期間Dの前に、第2サンプリング期間Dで充電されるキャパシタCa2,Cb1を予備充電するプリチャージ期間Bを設けることによって、平均化処理におけるずれを低減することができる。なお、本実施の形態では、キャパシタCa1,Ca2,Cb1,Cb2を用いる構成としたが、2つ以上のキャパシタを用いて入力電圧の平均化処理を行う場合においては同様の処理を適用することができる。"