第1導電型の不純物を含有し、互いに対向する第1の主面と第2の主面とを有する半導体基板と、第2導電型の不純物を第1の濃度で含有し、前記半導体基板の前記第1の主面に露出するように形成された第1の拡散領域と、前記第2導電型の不純物を前記第1の濃度よりも高い第2の濃度で含有し、前記半導体基板の前記第1の主面に露出するように前記第1の拡散領域の側方に形成された第2の拡散領域と、前記第1導電型の不純物を含有し、前記半導体基板の前記第1の主面に露出するように前記第2の拡散領域の上方に形成された第3の拡散領域と、前記第2の拡散領域と絶縁膜を介して対向する制御電極と、を備え、前記第1の拡散領域と前記第2の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする半導体装置。前記第2導電型の不純物を前記第2の濃度よりも低い第3の濃度で含有し、前記半導体基板の前記第1の主面に露出するように前記第1の拡散領域と前記第2の拡散領域との間に形成された第4の拡散領域を備え、前記第1の拡散領域と前記第2の拡散領域と前記第4の拡散領域とは、前記電流の主経路を形成することを特徴とする請求項1に記載の半導体装置。前記第1の導電型の不純物を含有し、前記半導体基板の前記第1の主面に露出するように前記第2の拡散領域の上方に形成された第5の拡散領域と、前記第2の導電型の不純物を含有し、前記半導体基板の前記第1の主面に露出するように前記第5の拡散領域の上方に形成された第6の拡散領域と、前記第2の導電型の不純物を含有し、前記半導体基板の前記第1の主面に露出するように前記第1の拡散領域の上方に形成された第7の拡散領域と、を備えることを特徴とする請求項1または2に記載の半導体装置。前記第2の拡散領域および前記第3の拡散領域と前記絶縁膜を介して対向する電界緩和構造を備えることを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。第1導電型の不純物を含有し、互いに対向する第1の主面と第2の主面とを有する半導体基板に、第2導電型の不純物を第1の濃度で含有し、前記半導体基板の前記第1の主面に露出するように第1の拡散領域を形成する工程と、前記第2導電型の不純物を前記第1の濃度よりも高い第2の濃度で含有し、前記半導体基板の前記第1の主面に露出するように第2の拡散領域を前記第1の拡散領域の側方に形成する工程と、前記第1導電型の不純物を含有し、前記半導体基板の前記第1の主面に露出するように第3の拡散領域を前記第2の拡散領域の上方に形成する工程と、前記第2の拡散領域の上方に絶縁膜および制御電極を形成する工程と、を備え、前記第1の拡散領域と前記第2の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする半導体装置の製造方法。前記第2導電型の不純物を前記第2の濃度よりも低い第3の濃度で含有し、前記半導体基板の前記第1の主面に露出するように第4の拡散領域を前記第1の拡散領域と前記第2の拡散領域との間に形成する工程を備え、前記第1の拡散領域と前記第2の拡散領域と前記第4の拡散領域とは、前記電流の主経路を形成することを特徴とする請求項5に記載の半導体装置の製造方法。前記第1の拡散領域を形成する工程は、前記半導体基板に前記第2導電型の不純物イオンを第1の条件で注入する第1の注入工程を含み、前記第2の拡散領域を形成する工程は、前記半導体基板に前記第2導電型の不純物イオンを第2の条件で注入する第2の注入工程を含み、前記半導体基板を加熱して、前記第1の拡散領域と前記第2の拡散領域とを形成する第1の熱処理工程、を備えることを特徴とする請求項5または6に記載の半導体装置の製造方法。前記半導体基板に前記第1導電型の不純物イオンを第3の条件で注入する第3の注入工程と、前記半導体基板を加熱して、前記絶縁膜と前記第3の拡散領域とを形成する第2の熱処理工程と、を備えることを特徴とする請求項5乃至7のいずれか1項に記載の半導体装置の製造方法。前記第3の注入工程において、前記半導体基板上に前記第3の拡散領域が形成されるべき領域に基づき、複数の開孔を有するマスクが形成されることを特徴とする請求項8に記載の半導体装置の製造方法。DoubleRESURF構造を有するLDMOSは、入力電力を変換して所望の出力電力を生成するスイッチングレギュレータICにおけるスイッチング素子としてデジタル家電、白物家電あるいは携帯機器等の電子機器に幅広く利用される。これらの家電製品や電子機器は、高性能化と低コスト化とが要求されることから、LDMOSを含むスイッチングレギュレータICにも同様の要求がなされる。本発明は、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供するものである。本発明の一態様によれば、第1導電型の不純物を含有し、互いに対向する第1の主面と第2の主面とを有する半導体基板と、第2導電型の不純物を第1の濃度で含有し、前記半導体基板の前記第1の主面に露出するように形成された第1の拡散領域と、前記第2導電型の不純物を前記第1の濃度よりも高い第2の濃度で含有し、前記半導体基板の前記第1の主面に露出するように前記第1の拡散領域の側方に形成された第2の拡散領域と、前記第1導電型の不純物を含有し、前記半導体基板の前記第1の主面に露出するように前記第2の拡散領域の上方に形成された第3の拡散領域と、前記第2の拡散領域と絶縁膜を介して対向する制御電極と、を備え、前記第1の拡散領域と前記第2の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする。また、本発明の別の態様によれば、第1導電型の不純物を含有し、互いに対向する第1の主面と第2の主面とを有する半導体基板に、第2導電型の不純物を第1の濃度で含有し、前記半導体基板の前記第1の主面に露出するように第1の拡散領域を形成する工程と、前記第2導電型の不純物を前記第1の濃度よりも高い第2の濃度で含有し、前記半導体基板の前記第1の主面に露出するように第2の拡散領域を前記第1の拡散領域の側方に形成する工程と、前記第1導電型の不純物を含有し、前記半導体基板の前記第1の主面に露出するように第3の拡散領域を前記第2の拡散領域の上方に形成する工程と、前記第2の拡散領域の上方に絶縁膜および制御電極を形成する工程と、を備え、前記第1の拡散領域と前記第2の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする。本発明によれば、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供することができる。次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。図1は、本発明の実施形態に係る半導体装置の構造を示す断面図である。半導体装置100は、スイッチングレギュレータICを構成する半導体集積回路200におけるスイッチング素子としてのLDMOSLateralDiffusedMetalOxideSemiconductorFieldEffectTransistorである。半導体集積回路200は、種々の機能を実現するために、単一の半導体基板上にN型MOS、P型MOS、バイポーラトランジスタ等が形成された構造を有する。半導体装置100は、半導体基板1と、Nウェル2と、N領域3と、ドリフト領域4と、P領域5と、Pウェル6と、ベース領域7と、ソース領域8と、ドレイン領域9と、LOCOS酸化膜11と、ゲート絶縁膜12と、ゲート電極13と、を備える。また、半導体装置100は、高濃度P領域10と、電界緩和構造14と、酸化膜15と、保護膜16と、ソース配線17と、ドレイン配線18と、ゲート配線19と、バックゲート配線20と、を備える。半導体基板1は、Siシリコン等の材料からなり、P導電型の不純物を含有し、互いに対向する第1の主面図1における上面と第2の主面図1における下面とを有する。本発明における第1の拡散領域に該当するNウェル2は、N導電型の不純物を第1の濃度で含有し、半導体基板1の第1の主面に露出し、且つ、半導体基板1の第2の主面に向かって第1の深さまで広がるように半導体基板1に形成される拡散領域である。Nウェル2は、半導体基板1との間にPN接合を形成する。本発明における第2の拡散領域に該当するドリフト領域4は、N導電型の不純物を第1の濃度よりも高い第2の濃度で含有し、Nウェル2の側方において半導体基板1の第1の主面に露出し、且つ、半導体基板1の第2の主面に向かって第2の深さまで広がるように半導体基板1に形成される拡散領域である。ドリフト領域4は、Nウェル2と電気的に接続され、半導体基板1との間にPN接合を形成する。本発明における第4の拡散領域に該当するN領域3は、N導電型の不純物を第2の濃度よりも低い第3の濃度で含有し、半導体基板1の第1の主面に露出し、且つ、半導体基板1の第2の主面に向かって第4の深さまで広がるようにNウェル2とドリフト領域4との間において半導体基板1に形成される拡散領域である。N領域3は、Nウェル2とドリフト領域4とに隣接し、半導体基板1との間にPN接合を形成する。なお、要求される特性によって、N領域3をドリフト領域4の内部に形成しても良く、ドリフト領域4の不純物濃度を調整することで実質的にN領域3を省略しても良い。本発明における第3の拡散領域に該当するP領域5は、P導電型の不純物を含有し、半導体基板1の第1の主面に露出し、且つ、半導体基板1の第2の主面に向かって第3の深さまで広がるようにドリフト領域4の上方に形成される拡散領域である。P領域5は、ドリフト領域4およびN領域3との間にPN接合を形成する。本実施形態に係るP領域5は、N領域3およびドリフト領域4に跨るように形成されるが、後述する効果を得るために少なくともドリフト領域4と隣接するように形成されることが重要である。Pウェル6は、半導体集積回路200における半導体装置100と隣接する半導体装置との素子間分離領域であり、P導電型の不純物を含有し、半導体基板1の第1の主面に露出するように半導体基板1に形成される拡散領域である。ベース領域7は、P導電型の不純物を含有し、半導体基板1の第1の主面に露出するようにNウェル2およびPウェル6の上方に形成される拡散領域である。ソース領域8は、N導電型の不純物を含有し、半導体基板1の第1の主面に露出するようにベース領域7の上方に形成される拡散領域である。ドレイン領域9は、N導電型の不純物を含有し、半導体基板1の第1の主面に露出するようにドリフト領域4の上方に形成される拡散領域である。高濃度P領域10は、P導電型の不純物を含有し、半導体基板1の主面に露出するようにベース領域7の上方に形成される拡散領域である。ゲート絶縁膜12は、酸化膜等の材料からなり、少なくともベース領域7が露出する半導体基板1の第1の主面を覆うように形成される。ゲート電極13は、ポリシリコン等の材料からなり、ゲート絶縁膜12を介してベース領域7と対向するように形成される。LOCOS酸化膜11は、ゲート絶縁膜12よりも厚く形成された酸化膜等の材料からなり、ベース領域7とドレイン領域9との間における半導体基板1の第1の主面を覆うように形成される。本発明の実施形態に係る半導体装置において、Nウェル2とN領域3とドリフト領域4とは、ゲート電極13に印加される電圧に応じて制御される電流の主経路を形成する。なお、上記の通りN領域3を省略することもできるので、Nウェル2とドリフト領域4のみで半導体装置100の主電流経路を形成しても良い。電界緩和構造14は、互いに容量結合する複数のポリシリコン層からなり、LOCOS酸化膜11上に形成される。電界緩和構造14の一端は、ゲート電極13と電気的に接続され、他端はドレイン領域9と電気的に接続される。酸化膜15は、酸化膜等の絶縁物からなり、電界緩和構造14を構成する複数のポリシリコン層の間を絶縁するように形成される。保護膜16は、酸化膜または窒化膜等の絶縁物からなり、半導体装置100を半導体基板1の第1の主面全体を被覆するように形成される。ソース配線17は、Alアルミニウム等の金属材料からなり、ソース領域8とオーミック接続し、ソース領域8と保護膜16の外部とを電気的に接続する。ドレイン配線18は、Al等の金属材料からなり、ドレイン領域9とオーミック接続し、ドレイン領域9と保護膜16の外部とを電気的に接続する。ゲート配線19は、Al等の金属材料からなり、ゲート電極13とオーミック接続し、ゲート電極13と保護膜16の外部とを電気的に接続する。バックゲート配線20は、Al等の金属材料からなり、高濃度P領域10とオーミック接続し、高濃度P領域10と保護膜16の外部とを電気的に接続する。図2~8は、本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。まず、第1の主面図2~8における上面と第2の主面図2~8における下面とを有する半導体基板1を用意し、周知のフォトリソグラフィ工程およびパターニング工程によって半導体基板1の第1の主面を選択的に被覆する第1のマスク31を形成する。第1のマスク31は、Nウェル2が形成されるべき領域に基づき、所定の開孔32を有するように形成される。第1のマスク31を介して半導体基板1の第1の主面側からPリンイオンが第1の条件で注入される図2。次に、第1のマスク31を除去し、半導体基板1の第1の主面を選択的に被覆する第2のマスク33を形成する。第2のマスク33は、N領域3が形成されるべき領域に基づき、所定の開孔34を有するように形成される。第2のマスク33を介して半導体基板1の第1の主面側からPイオンが注入される図3。N領域3のためのイオン注入条件は、N領域3がNウェル2よりも深く且つ高濃度な拡散領域になるように設定される。次に、第2のマスク33を除去し、半導体基板1の第1の主面を選択的に被覆する第3のマスク35を形成する。第3のマスク35は、ドリフト領域4が形成されるべき領域に基づき、所定の開孔36を有するように形成される。第3のマスク35を介して半導体基板1の第1の主面側からPイオンが第2の条件で注入される図4。第2の条件は、ドリフト領域4がNウェル2よりも深く且つ高濃度な拡散領域になるように、第1の条件に比べ例えば加速電圧が高く設定される。次に、それぞれ異なる条件で形成されたイオン注入領域を有する半導体基板1を加熱し、不純物を拡散させ、半導体基板1の第1の主面に露出するNウェル2、N領域3およびドリフト領域4を形成する図5。なお、Nウェル2、N領域3およびドリフト領域4のための各イオン注入工程は、上述した順序に限らず、適宜変更することができる。次に、図示しないイオン注入工程および拡散工程によって、Pウェル6が半導体基板1に形成される。その後、半導体基板1の第1の主面を選択的に被覆する第4のマスク37を形成する。第4のマスク37は、P領域5が形成されるべき領域に基づき、所定の複数の開孔38を有するように形成される。第4のマスク37を介して半導体基板1の第1の主面側からBボロンイオンが注入され、複数のイオン注入領域が形成される図6。次に、周知のLOCOS工程によって、LOCOS酸化膜11が半導体基板1の第1の主面上に形成されるとともに、P領域5が形成される図7。具体的には、図示しない窒化膜を半導体基板1上に選択的に形成した後、半導体基板1を加熱することで、窒化膜が形成されない領域を中心にLOCOS酸化膜11が形成されるとともに、不純物が拡散されP領域5が形成される。複数の開孔38に対応して形成された複数のイオン注入領域は、不純物の横方向拡散により互いに隣接し、単一の拡散領域を形成する。次に、半導体基板1を加熱し、ゲート絶縁膜12が半導体基板1の第1の主面上に形成され、LOCOS酸化膜11およびゲート絶縁膜12上にゲート電極13とポリシリコン層39とが形成される図8。ゲート電極13およびポリシリコン層39は、LOCOS酸化膜11およびゲート絶縁膜12上の全面に堆積されたポリシリコンをパターニングして形成される。図2~図8に示す工程の後、イオン注入および熱拡散によりベース領域7、ソース領域8、ドレイン領域9および高濃度P領域10が形成される。さらに、ゲート電極13およびポリシリコン層39を被覆するように酸化膜15が形成され、酸化膜15上に所望の形状にパターニングされたポリシリコン層が配置されることで電界緩和構造14が形成される。上記のような製造工程により図1に示す半導体装置100が得られる。本発明の実施形態に係る半導体装置100は、ゲート電極に閾値以上のバイアスが印加されることで、ソース領域8、ベース領域7に生成されたチャネル、Nウェル2、N領域3、ドリフト領域4およびドレイン領域9を介して電流を流すことができる。Nウェル2とドリフト領域4とは、例えば互いに隣接することで電気的に接続されていれば良く、N領域3を省略することができる。また、半導体装置100は、ゲートバイアスが閾値以下であってドレイン領域9の電位がソース領域8の電位よりも高い場合、複数のPN接合から空乏層が広がるため、高耐圧化が達成される。Nウェル2とドリフト領域4との間に配置されるN領域3は、ソース領域8からドレイン領域9に向かって増加するN型不純物の濃度勾配をゆるやかにすることで、高耐圧化に寄与する。本発明の実施形態に係る半導体装置100は、P導電型を有する半導体基板1に各拡散領域を設けることで形成されるため、高コストなエピタキシャル成長工程を必要としない。従って、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供することができる。また、P領域5を形成するための不純物拡散をLOCOS工程と同時に行うため、半導体装置100の製造工程がより簡略化される。また、本発明の実施形態に係る半導体装置100の製造方法によれば、第4のマスク37は、P領域5が形成されるべき領域において複数の開孔38を有する。P領域5の不純物濃度は、イオン注入工程の条件を変更する以外に開孔38の開孔幅および間隔を調整することでも制御することができる。従って、P領域5は、半導体集積回路200における他の半導体装置のP型拡散領域と同時に形成することが容易であるため、半導体装置100の製造工程がより簡略化される。上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。