"半導体基体に、素子分離領域を有する半導体装置であって、上記素子分離領域が、所定の濃度をもって第1導電型不純物が導入された第1の選択的不純物導入領域と、該第1の選択的不純物導入領域に比し低い所定の不純物濃度の第2導電型不純物が選択的に導入された第2の選択的不純物導入領域と、を有し、上記素子分離領域の上に分離絶縁層を設け、上記第1の選択的不純物導入領域は、上記分離絶縁層と重複する幅より幅狭であり、上記第2の選択的不純物導入領域は、上記分離絶縁層と重複する幅より幅広であって、上記第2の選択的不純物導入領域は、上記第1の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる領域に差し渡って形成されていることを特徴とする素子分離領域を有する半導体装置。半導体基体に、素子分離領域を有する半導体装置の製造方法であって、上記素子分離領域の形成工程が、第1導電型不純物を所定の導入量をもって所定領域に選択的に導入する第1の選択的不純物導入領域の形成工程と、該第1の選択的不純物導入領域の形成工程の前もしくは後に、該第1の選択的不純物導入領域の上記所定の導入量より小なる不純物導入量をもって第2導電型不純物を選択的に導入する第2の選択的不純物導入領域の形成工程と、上記素子分離領域の上に分離絶縁層を設ける形成工程と、を有し、上記第1の選択的不純物導入領域を、上記分離絶縁層と重複する幅より幅狭とし、上記第2の選択的不純物導入領域を、上記分離絶縁層と重複する幅より幅広として、上記第2の選択的不純物導入領域を、上記第1の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる領域に差し渡って形成することを特徴とする素子分離領域を有する半導体装置の製造方法。上記第1及び第2の選択的不純物導入領域が、上記第1及び第2導電型不純物のイオン注入領域であることを特徴とする請求項2に記載の素子分離領域を有する半導体装置の製造方法。上記第1及び第2の選択的不純物導入領域の形成が、共通のマスク層の開口もしくは肉薄による不純物導入窓を通じてなされ、上記第2導電型不純物の導入が、不純物導入窓を通じて上記半導体基体面に対し斜め方向からの不純物導入によってなされることを特徴とする請求項2に記載の素子分離領域を有する半導体装置の製造方法。上記素子分離領域によって絶縁ゲート形電界効果トランジスタが他部と分離されて半導体集積回路装置を形成することを特徴とする請求項2,3または4に記載の半導体装置の製造方法。CMOSイメージセンサによる半導体装置の撮像部を構成する絶縁ゲート形電界効果トランジスタ間を上記素子分離領域によって分離することを特徴とする請求項2,3または4に記載の半導体装置の製造方法。本発明は、上述した不純物導入領域によって形成された素子分離領域を有する半導体装置において、素子分離領域の広がりによる例えばMOSトランジスタにおける狭チャネル化の問題、素子形成領域の実質的縮小の問題、耐圧低下の問題等の解決を図った素子分離領域を有する半導体装置及びその製造方法を提供することを目的とする。本発明は、半導体基体に、素子分離領域を有する半導体装置であって、素子分離領域が、所定の濃度をもって第1導電型不純物が導入された第1の選択的不純物導入領域と、該第1の選択的不純物導入領域に比し低い所定の不純物濃度の第2導電型不純物が選択的に導入された第2の選択的不純物導入領域と、を有している。また、素子分離領域の上に分離絶縁層を有している。第1の選択的不純物導入領域は、分離絶縁層と重複する幅より幅狭であり、第2の選択的不純物導入領域は、分離絶縁層と重複する幅より幅広であって、第2の選択的不純物導入領域は、第1の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる領域に差し渡って形成されている。本発明は、半導体基体に、素子分離領域を有する半導体装置の製造方法であって、上記素子分離領域の形成工程が、第1導電型不純物を所定の導入量をもって所定領域に選択的に導入する第1の選択的不純物導入領域の形成工程と、該第1の選択的不純物導入領域の形成工程の前もしくは後に、該第1の選択的不純物導入領域の上記所定の導入量より小なる不純物導入量をもって第2導電型不純物を選択的に導入する第2の選択的不純物導入領域の形成工程と、上記素子分離領域の上に分離絶縁層を設ける形成工程と、を有している。第1の選択的不純物導入領域を、上記分離絶縁層と重複する幅より幅狭とし、第2の選択的不純物導入領域を、分離絶縁層と重複する幅より幅広として、第2の選択的不純物導入領域を、第1の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる領域に差し渡って形成する。本発明は、上述した製造方法にあって、上記第1及び第2の選択的不純物導入領域が、上記第1及び第2導電型不純物のイオン注入領域であることを特徴とする。また、本発明は、上述した製造方法にあって、上記第1及び第2の選択的不純物導入領域の形成が、共通のマスク層の開口もしくは肉薄による不純物導入窓を通じてなされ、上記第2導電型不純物の導入が、不純物導入窓を通じて上記半導体基体面に対し斜め方向からの不純物導入によってなされることを特徴とする。また、本発明は、上述した製造方法にあって、上記素子分離領域によって絶縁ゲート形電界効果トランジスタが他部と分離されて半導体集積回路装置を形成することを特徴とする。また、本発明は、上述した製造方法にあって、CMOSイメージセンサによる半導体装置の撮像部を構成する絶縁ゲート形電界効果トランジスタ間を上記素子分離領域によって分離することを特徴とする。尚、本発明でいう半導体基体とは、半絶縁体、絶縁体上に半導体層が形成された基体をも総称するものとする。また、第1導電型、第2導電型の呼称は、同一半導体装置において、互いに異なる導電型を指称するものである。上述したように、本発明による半導体装置によれば、素子分離領域が、第1導電型の高濃度の選択的不純物導入領域、すなわち素子分離領域として機能する選択的不純物導入領域と、その不純物の横方向拡散が問題となる領域に渡って形成された第2導電型の選択的不純物導入領域を有する構成としたことによって、この素子分離領域からの横方向の不純物拡散による素子分離領域の実質的幅の拡大を抑制することができる。したがって、回路素子間、例えばMOSトランジスタ間の間隔を狭小化することができ、高密度、高集積化を図ることができる。また、素子分離領域の広がりによる回路素子の例えばMOSトランジスタのソースないしはドレイン領域の面積の幅の変動による狭チャネル化、特性の不安定化を回避することができる。また、素子分離領域を構成する第1の高濃度の選択的不純物導入領域に対して第2導電型の選択的不純物導入領域を設けたことによって、第1導電型をいわば打ち消してこの素子分離領域の回路素子との隣接部における実質的濃度を低下させることができることから、耐圧の問題、表面でのリーク電流の問題等の改善を図ることができるものである。また、本発明製造方法によれば、素子分離領域を、上述した第1導電型の第1の選択的不純物導入領域と、第2導電型の第2の選択的不純物導入領域とを形成する工程を採り、かつ両者の不純物導入量を、不純物の加熱活性化後における第1の選択的不純物導入領域からの第1導電型の不純物の横方向拡散領域でその第1導電型を打ち消すことができる導入量に選定するという方法をとることによって、素子分離領域の実質的広がりを確実に抑制することができ、前述した例えばMOSトランジスタのソースないしはドレイン領域を、素子分離領域に充分近接することができ、高密度集積化、素子分離領域による素子形成領域の縮小化の回避、素子分領域に隣接する半導体素子への影響、例えばMOSトランジスタにおけるチャネル幅の狭小化、ソースないしはドレイン領域との間の例えば高濃度接合の発生による耐圧の問題、表面でのリーク電流の問題等の改善を確実に図ることができるものである。本発明による素子分離領域を有する半導体装置とその製造方法は、例えばMOSIC、CMOSイメージセンサ等の半導体装置とその製造方法であり、図面を参照して本発明の実施の形態例を説明する。しかし、本発明による実施の形態は、これに限定されるものではない。[半導体装置の実施の形態例]図1は、この実施の形態例における本発明による半導体装置の要部、この例では、nチャネルMOSトランジスタを有する半導体装置10の模式的平面パターン図であり、図2及び図3は、図1のA-A線上及びB-B線上の概略断面図を示す。図においては、2個のnチャネルMOSトランジスタMOS1及びMOS2が示されている。この例では、n型のSiより成る半導体基体11の一主面11a側に臨んで形成されたp型のウエル領域12に、n型のソースないしはドレイン領域13SDが、所要のチャネル長に対応する間隔をもって形成され、これらソースないしはドレイン領域13SD間上にゲート絶縁層14が被着形成され、この上にゲート電極105が形成されてゲート部が構成されたnチャネル型MOSトランジスタMOS1及びMOS2が形成されて成る。そして、この半導体装置10のMOSトランジスタMOS1及びMOS2間と、これらと分離すべき領域との間、例えばMOSトランジスタMOS1及びMOS2のそれぞれを囲む位置に、主面11aに臨んでこの例ではp型の素子分離領域16が形成される。この素子分離領域16は、第1の選択的不純物導入領域17と、第2の選択的不純物導入領域18とによって構成される。これら第1及び第2の選択的不純物導入領域17及び18は、互いに異なる第1及び第2導電型の不純物導入によって構成される。第1の選択的不純物導入領域17は、素子分離領域16を構成する本来の導電型、この例では互いに分離するMOSトランジスタがnチャネル型であることから、p型の不純物の高濃度導入によって構成され、第2の選択的不純物導入領域18は、例えばn型不純物の低濃度導入によって構成される。そして、第2の選択的不純物導入領域18は、第1の選択的不純物導入領域17に対して、この第1の選択的不純物導入領域17の拡大が回避されることが望まれる領域に差し渡って形成される。すなわち第2の選択的不純物導入領域18は、第1の選択的不純物導入領域17と重複する幅よりさらに幅広に形成される。これら第1及び第2の選択的不純物導入領域17及び18は、熱処理を行うか、あるいは半導体装置の製造過程で経る加熱によって各不純物の活性化がなされが、ここで、第2の選択的不純物導入領域18の不純物導入量は、導入不純物の活性化後における第1の選択的不純物導入領域17の再拡散による横方向、すなわち主面11aに沿う方向に広がる第1導電型不純物を、領域18による第2導電型不純物によって打ち消し、この広がり領域の第1導電型不純物の実質的濃度が低下ないしは相殺するように選定される。すなわち、予め選定された第2の選択的不純物導入領域18の不純物、この例ではn型の不純物の導入量により、第1の選択的不純物導入領域17からの不純物の再拡散による不要な横方向すなわち主面11aに沿う面方向の広がる第1導電型、この例ではp型を打ち消す、すなわち例えば相殺し、実質的に、面方向の広がりが抑制された幅狭な素子分離領域16が形成される。そして、素子分離領域16上には、分離絶縁層30が形成される。次に、上述した本発明による半導体装置10の製造方法の実施の形態例を、図4及び図5を参照して説明する。[半導体装置の製造方法の第1の実施の形態例]この実施の形態例では、上述の図1~図3で説明した半導体装置10の製造方法の実施の形態例であって、先ず、図4Aに示すように、主面11aに臨んでp型のウエル領域12が形成された例えばSi半導体基体11が用意される。このp型ウエルは、例えばn型の半導体基体11の主面11aから、p型不純物のイオン注入によって形成することができる。このイオン注入は、複数回例えば5回のイオン注入が重ねて行われることによって所要の厚さに、また厚さ方向に所要の濃度をもって形成することができる。例えば第1回のイオン注入:2MeVで、1×1011cm2~1×1012cm2、例えば5×1011cm2第2回のイオン注入:1.5MeVで、1×1011cm2~1×1012cm2、例えば8×1011cm2第3回のイオン注入:1.0MeVで、1×1012cm2~1×1013cm2、例えば3×1012cm2第4回のイオン注入:600keVで、1×1012cm2~1×1013cm2、例えば3×1012cm2第5回のイオン注入:300keVで、1×1012cm2~1×1013cm2、例えば3×1012cm2によって形成することができる。この半導体基体11の主面11a上に、フォトレジスト層等による第1のマスク層31を一旦全面的に被着形成し、フォトリソグラフィによってすなわちパターン露光及び現像処理によって、上述した図1~図3で説明した各素子分離領域16の第1の選択的不純物導入領域17を形成する部分に、第1の不純物導入窓31Wを開口する。そして、この第1の不純物導入窓31Wを通じて、p型の不純物例えばボロンBをイオン注入して第1の選択的不純物導入領域17を形成する。このイオン注入は、例えば40keVのエネルギーで1×1013cm2~1×1014cm2のドーズ量例えば5×1013cm2でイオン注入する。次に、図4Bに示すように、例えば上述した第1のマスク層31を除去し、主面11aに、例えばフォトレジスト層による第2のマスク層32を一旦全面的に形成し、この第2のマスク層32に、同様に、フォトリソグラフィによって第1の選択的不純物導入領域17を形成した第1の不純物導入窓31Wより少なくとも素子形成部側に広がる幅広とされた第2の選択的不純物導入領域18を形成するための第2の不純物導入窓32Wを開口する。そして、この第2の不純物導入窓32Wを通じて、n型の不純物例えばりんPをイオン注入して第2の選択的不純物導入領域18を形成する。その後、図5Aに示すように、第2のマスク層32を除去し、例えばSiO2による分離絶縁層30を一旦全面的にCVDChemicalVaporDepositionよって形成し、フォトリソグラフィによって各素子分離領域16の第1の選択的不純物導入領域17上に残してパターン化する。そして、熱処理を行って第1及び第2の選択的不純物導入領域17及び18の不純物イオンの活性化を行う。この熱処理は、後述する例えばゲート絶縁層14の形成時の熱酸化時の加熱や、例えばソースないしはドレイン領域13SDの不純物活性化処理と同時に行うなど、他の加熱と同時に行うことができる。この熱処理によって、予め選定された第2の選択的不純物導入領域18の不純物、この例ではn型の不純物の導入量により、第1の選択的不純物導入領域17からの不純物の再拡散による不要な横方向すなわち主面11aに沿う面方向の広がる第1導電型この例ではp型を打ち消すように、例えば相殺するように働き、実質的に、面方向の広がりが抑制された図5Bに示すように、幅狭な素子分離領域16が形成される。上述した第1及び第2の選択的不純物導入領域17及び18に対する熱処理の後、あるいはその前に、図5Bに示すように、通常のMOSの製造方法によって素子分離領域16によって分離された各領域にそれぞれ図4で説明したn-MOSの形成を行う。すなわち、例えば表面熱酸化によるSiO2ゲート絶縁膜14を形成し、この上にゲート電極15を形成する。そして、ゲート電極15及び分離絶縁層30をマスクとして、n型不純物のソースないしはドレイン領域13SDを、例えば40keVで、2×1015cm2のドーズ量にりんPをイオン注入することによって形成して、複数、図示では2個のnチャネルMOSトランジスタMOS1及びMOS2が幅狭な素子分離領域16によって分離されて形成される。尚、この実施の形態例においては、先に第1の選択的不純物導入領域17を形成し、その後第2の選択的不純物導入領域18を形成する手順によったものであるが、この手順に限定されるものではなく、第2の選択的不純物導入領域18をイオン注入等によって形成し、その後第1の選択的不純物導入領域17をイオン注入等によって形成することができる。また、第1及び第2の選択的不純物導入領域17及び18の形成方法種々の方法をとることができる。例えば図6に素子分離領域の形成部のみの概略断面図を開示したように、先ず、図6Aに示すように、上述した第2のマスク層32形成し、これに形成した第2の不純物導入窓32Wを通じて上述した第2の選択的不純物導入領域18を形成し、その後、図6Bに示すように、第2の不純物導入窓32Wを覆って、上層のマスク層32Sを、例えばCVD法によるSiO2を全面的に成膜して形成する。このようにして不純物導入窓32Wの側面にサイドウオール70を形成し、このサイドウオール70内に、第2の不純物導入窓32Wに比し、幅狭とされた上層マスク層32Sの単層による厚さd1の肉薄とされた第1の不純物導入窓31Wを形成する。すなわち、サイドウオール70を含んで実質的に大なる厚さd2とされた部分に比し、小なる厚さd1を有する肉薄部によって形成された不純物導入窓31Wを通じて上述した第1の選択的不純物導入領域17を形成することができる。あるいは、図7に示すように、前述した第1のマスク層31による第1の不純物導入窓31Wのみを形成して主面11aに対して垂直方向の不純物イオン注入によって第1の選択的不純物導入領域17を形成し、同一不純物導入窓31Wを共通に用いて、この不純物導入窓31Wを通じて斜め回転による不純物イオン注入によって第2の選択的不純物導入領域18を形成することもできる。また、あるいは、共通のマスク層を用いて、先ず第2の不純物導入窓32Wを形成して、これを通じて第2の選択的不純物導入領域18を形成し、その後、第1の不純物導入窓及び31Wを形成し、これを通じて第1の選択的不純物導入領域17の形成を行うこともできる。[半導体装置の製造方法の第2の実施の形態例]この実施の形態例は、本発明をCMOSイメージセンサに適用する場合で、図8~図11を参照して説明する。この場合、図15で示した周辺回路部202における素子分離は、通常と同様にトレンチ型の素子分離とし、撮像部201における素子分離領域16を、前述した図6の手法を基本とする方法によって第1及び第2の選択的不純物導入領域17及び18を形成することによって形成する。図8Aに示すように、例えば図4Aで説明したと同様のウエル領域12を有する例えばSi半導体基体11が用意され、その図15で示した周辺回路部202の形成部にトレンチ構造による分離領域を形成する。このトレンチ構造の分離領域の形成は、半導体基体11の主面11aに一旦全面的に例えばSiNによる第1のマスク層51を形成し、このマスク層51に対して、フォトリソグラフィによって、分離領域を形成するトレンチの形成部に開口51Wを形成する。そして、開口51Wを通じて半導体基体11の主面11a側から所要の深さに例えばRIEReactiveIonEtchingによる異方性エッチングを行ってトレンチ52を形成する。次に、図8Bに示すように、トレンチ52内を埋め込んで第1のマスク層51上に跨って全面的に例えばSiO2による埋め込み絶縁層53を例えばCVD法によって形成する。その後、図9Aに示すように、埋め込み絶縁層53の表面から、CMPChemicalMechanicalPolishingを行って平坦化する。次に、図9Bに示すように、平坦化面上に例えばSiNによる第2のマスク層54を全面的に形成する。図10Aに示すように、撮像部201の形成部において、素子分離領域を形成する部分に、マスク層54及び51に対し、フォトリソグラフィによってパターンエッチングして、第2の不純物導入窓55を形成する。図10Bに示すように、この第2の不純物導入窓55を通じて外部に露呈したSi半導体基体11の主面11aを熱酸化して例えば厚さ100nmの酸化膜56を形成する。そして、第2の不純物導入窓55を通じて、その酸化膜56を貫通する注入エネルギーをもって、この例では、n型の不純物イオンを、低濃度をもってイオン注入して第2の選択的不純物導入領域18を形成する。図11Aに示すように、例えば厚さ100nmに、SiO2による上層絶縁層54Sを全面的に例えばCVDによって形成する。このようにして、第2の不純物導入窓55内にサイドウオール57を形成して、このサイドウオールによって囲まれた領域に、第2の不純物導入窓55に比して幅狭で他部に比して肉薄の第1の不純物導入窓58を形成する。そして、この第1の不純物導入窓58を通じて例えばp型の不純物をイオン注入して高濃度の第1の選択的不純物導入領域17を形成し、目的とする素子分離領域16を形成する。次に、図11Bに示すように、CMPによって全面的に研磨して表面の平坦化を行う。その後、図11Cに示すように、熱燐酸によるエッチングを行って残存するSiNによるマスク層を除去する。このとき、Si02による上層絶縁層54S、酸化膜56は、エッチングされることなく残され、これらによって分離絶縁層30が形成される。そして、通常周知の方法によって撮像部201の各画素の形成部に、それぞれ受光素子の例えばフォトダイオードPDと、その読み出しトランジスタMOSと、図示しないが、増幅トランジスタ、リセットトランジスタの各MOSトランジスタを形成し、同時に、周辺回路部202の形成部にCMOS等の回路図示せずを形成する。図11Cにおいては、撮像部201において、例えば表面熱酸化によるゲート絶縁膜14を形成し、この上にゲート電極15を形成し、このゲート部と分離絶縁層30をマスクに、例えばりんPをイオン注入してソースないしはドレイン領域13SDを形成してMOSを形成し、一方の領域13SD上にp型の不純物例えばボロンをイオン注入してフォトダイオードPDを形成した状態を示している。そして、各不純物の活性化の熱処理を行うなどの熱処理がなされ、これによって予め選定された第2の選択的不純物導入領域18の不純物、この例ではn型の不純物の導入量により、第1の選択的不純物導入領域17からの不純物の再拡散による不要な横方向すなわち主面11aに沿う面方向の広がる第1導電型この例ではp型を打ち消すように、例えば相殺することによって、実質的に、面方向の広がりが抑制された幅狭な素子分離領域16が形成される。また、このイメージセンサの製造方法においても、第1及び第2の選択的不純物導入領域17及び18の形成の手順は、前述した各例と同様の手順によって、すなわち共通の不純物導入窓によって形成するとか、また、ある場合は、先に第1の選択的不純物導入領域17を形成してその後、第2の選択的不純物導入領域18の形成を行うこともできるなど、上述した例に限定されるものではない。上述したように、本発明装置及び製造方法によれば、素子分離領域に、第1導電型の高濃度の選択的不純物導入領域、すなわち素子分離領域として機能する選択的不純物導入領域と、その不純物の横方向拡散が問題となる領域に渡って形成された第2導電型の選択的不純物導入領域を有する構成としたことによって、この素子分離領域からの横方向の不純物拡散による素子分離領域の実質的幅の拡大を抑制することができる。したがって、例えば図1で示すように、素子分離領域16によって分離された隣接する素子間の間隔DSは、図12に示した従来構造の間隔DLに比し小、すなわちDS<DLとすることができ、高密度、高集積密度が図られる。また、図12で説明した回路素子の例えばMOSの幅WLが狭められることが回避され、図1のチャネル幅WSを、WS>WLとすることができる。そして、本発明によれば、素子分離領域の拡大を回避できることにより設計どおりの回路素子、半導体装置を構成することができるものである。また、素子分離領域16の素子との隣接部における不純物濃度が、第1の選択的不純物領域17の不純物濃度を第2の選択的不純物領域18による打消しによって低濃度化されていることから、素子、例えばMOSのソースないしはドレイン領域13SDとの間のリークの改善、耐圧の向上を図ることができる。そして、素子分離領域を素子に充分近づけることができることから、高密度化を図ることができる。尚、上述した例では、n型の半導体基体11にp型の不純物をイオン注入してp型のウエル領域12を形成した場合であるが、このウエル領域をエピタキシャル成長によって形成することもできる。また、n型の半導体基体11上にp型のエピタキシャル成長層を形成し、これに所要のイオン注入を行ってp型ウエル領域12を形成することもできるし、p型の半導体基体11を用いて、この上にp型のエピタキシャル成長層を形成し、これに所要のイオン注入を行ってp型ウエル領域12を形成することもできる。また、上述したところは、主として、分離する回路素子がnチャネルMOSトランジスタである場合について示したが、pチャネルMOSトランジスタに適用する場合には、各導電型を逆導電型に選定する。また、MOSトランジスタ以外の素子間分離に適用することもできるなど、上述した例に限定されるものではなく、本発明において、種々の変更を行うことができる。"