"データを保持可能な記憶部と、一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて前記記憶部に対する書込及び読出試験を行なう試験部と、を備え、前記試験部は、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを保持する第1保持部と、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成する第1生成部と、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成する第2生成部と、を備えることを特徴とする、集積回路。前記第1書込アドレス及び前記第1書込データは、前記第2書込アドレス及び前記第2書込データを用いる書き込みの直前の書き込みに用いられたアドレス及びデータであることを特徴とする、請求項1記載の集積回路。前記試験情報は、前記記憶部に対して書き込みを行なうか否かを示す書込制御信号をさらに含み、前記第1生成部は、前記同時読出が実行可能か否かを、前記書込制御信号に基づいて判断し、実行可能であると判断した場合に、前記第1読出アドレスを生成するとともに、前記第2生成部に前記期待値を生成させる期待値生成信号を生成することを特徴とする、請求項1又は請求項2記載の集積回路。前記第1生成部は、前記同時読出が実行可能であると判断した場合に、前記第1保持部に保持された前記第1書込アドレスを前記第1読出アドレスとして、前記試験部に出力するとともに、前記期待値生成信号を前記第2生成部に出力し、前記第2生成部は、前記期待値生成信号に応じて、前記第1保持部に保持された前記第1書込データを前記期待値として、前記試験部に出力することを特徴とする、請求項3記載の集積回路。前記試験部は、前記第2書込データを保持する第2保持部をさらに備え、前記第2生成部は、前記第1生成部において前記同時読出が実行可能ではないと判断された場合に、前記第2保持部に保持された前記第2書込データに基づいて、前記記憶部の前記第1読出アドレスから読み出された前記第1読出データとの比較に用いる期待値を生成することを特徴とする、請求項4記載の集積回路。前記第1生成部は、前記同時読出が実行可能であるか否かの判断結果に応じて、前記第1保持部に保持された前記第1書込データと、前記第2保持部に保持された前記第2書込データと、のいずれか一方を選択する前記期待値生成信号を生成し、前記第2生成部は、前記期待値を前記期待値生成信号に応じて選択する選択部として機能することを特徴とする、請求項5記載の集積回路。前記試験部に対して前記試験情報を供給する試験制御部をさらに備えることを特徴とする、請求項1~6のいずれか1項記載の集積回路。一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて、データを保持可能な記憶部に対する書込及び読出試験を行なう試験回路であって、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを保持する第1保持部と、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成する第1生成部と、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成する第2生成部と、を備えることを特徴とする、試験回路。請求項8記載の試験回路と、前記試験回路に対して前記試験情報を供給する試験制御部と、前記試験制御部に対して、前記試験情報の生成に用いる設定情報を供給するとともに、前記試験回路から試験結果を読み出す試験情報供給部と、を備えることを特徴とする、試験装置。データを保持可能な記憶部と、一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて前記記憶部に対する書込及び読出試験を行なう試験部と、を備える集積回路における試験方法であって、前記試験部において、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを第1保持部に保持し、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成するとともに、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成する、ことを特徴とする、試験方法。図7及び図12に例示するように、1R1W-RAMのBISTを行なうためには、試験制御回路から供給されるアドレス、データ及び制御信号がそれぞれ2組要求される。また、1R1W-RAMの機能試験において、1R1W-RAM固有の動作であるライト及びリードの同時動作を実行させることになるため、1RW-RAM用の試験制御回路を使用する場合には試験制御回路への機能追加が必要となる。また、集積回路内に1RW-RAMと1R1W-RAMとが混在する場合にはそれぞれのRAMに専用の試験制御回路を用意する必要がある。さらに、試験制御回路から集積回路内の各1R1W-RAMへ分配される信号線の本数が、1RW-RAMに比べ2倍になるため、信号分配に用いられる配線やバッファ等の物量も2倍となる。また、論理ブロックを個々のメモリごとに備える上述した関連技術では、2ポートRAMに対して試験を行なう場合、第2のポートに対するアドレスを、第1のポートに対して生成されるアドレスビットの1つをローカル論理回路内で反転して生成する。しかし、この手法では、第1及び第2のポートに対するアドレスにおいてアドレス交差が発生するため、期待データに対して変更を加える必要があり、論理回路の回路規模が増大したり製造コストが増加することになる。このように、1R1W-RAM記憶部と、1R1W-RAMの試験を行なうBIST回路試験部とを備える集積回路においては、1RW-RAMとBIST回路とを備える集積回路と比して、回路規模が増大したり製造コストが増加するという課題がある。上述の点に鑑み、本件の目的の1つは、記憶部と記憶部の試験を行なう試験部とを備える集積回路の回路規模の増大又は製造コストの増加を抑止することである。なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の1つとして位置付けることができる。本件の集積回路は、データを保持可能な記憶部と、一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて前記記憶部に対する書込及び読出試験を行なう試験部と、を備え、前記試験部は、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを保持する第1保持部と、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成する第1生成部と、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成する第2生成部と、を備えるものである。また、本件の試験回路は、一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて、データを保持可能な記憶部に対する書込及び読出試験を行なう試験回路であって、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを保持する第1保持部と、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成する第1生成部と、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成する第2生成部と、を備えるものである。さらに、本件の試験装置は、上記試験回路と、前記試験回路に対して前記試験情報を供給する試験制御部と、前記試験制御部に対して、前記試験情報の生成に用いる設定情報を供給するとともに、前記試験回路から試験結果を読み出す試験情報供給部と、を備えるものである。また、本件の試験方法は、データを保持可能な記憶部と、一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて前記記憶部に対する書込及び読出試験を行なう試験部と、を備える集積回路における試験方法であって、前記試験部において、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを第1保持部に保持し、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成するとともに、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成するものである。開示の技術によれば、記憶部と記憶部の試験を行なう試験部とを備える集積回路の回路規模の増大又は製造コストの増加を抑止することができる。以下、図面を参照して実施の形態を説明する。1一実施形態1-1集積回路の構成例図1は、一実施形態としての集積回路1の構成例を示す図であり、図2は、集積回路1の詳細な構成例を示す図である。なお、図2において、図1に示す符号と同一の符号は、図1を参照しながら後述する各構成と同一又は略同一であるため、その詳細を省略する。図1に例示するように、集積回路1は、n個のRAM回路2-1~2-nと、試験制御回路の一例としての1RW-RAM用PG以下、単にPGという8とを備えるLSIである。以下、任意のRAM回路を示すときには単にRAM回路2という。集積回路1においては、1つのPG8が複数のRAM回路2と接続され、PG8から各RAM回路2に試験情報が出力される。本実施形態に係る集積回路1は、1R1W-RAM回路2が備える後述するBIST回路4により、1RW-RAM用PG8から出力される試験情報に基づいて、1R1W-RAM用の試験情報を生成することができ、1R1W-RAM3に対するライト動作とともに、同時リード同時読出の試験を行なうことができる。なお、本実施形態の一例としての集積回路1は、RAM回路2-1~2-nにおいて、1RW-RAM記憶部を備える1RW-RAM回路と1R1W-RAM記憶部3を備える1R1W-RAM回路とが混在しても良い。従って、集積回路1によれば、1RW-RAM用のPG8及び信号配線を用いて、各RAM回路2のうちの1R1W-RAM回路2それぞれにおいて、1R1W-RAM3のBISTを実行することができる。これにより、1RW-RAM用のPG8に機能追加をすることなく、又、集積回路1内に分配される配線数を増加させずに、1R1W-RAMの機能試験を実現することができる。以下、図1に例示する1R1W-RAM回路2-1について説明する。なお、以下、特に断らない限り、1R1W-RAM回路2-1を単にRAM回路2という。RAM回路2は、図1に例示するように、データを保持可能な試験対象の1R1W-RAM3と、1R1W-RAM3に対応して付加されたBIST回路4を備える。1R1W-RAM第1記憶部3は、図12に例示する1R1W-RAM310と同様の構成である。すなわち、1R1W-RAM3は、ライト動作とリード動作とを同時に行なうことができるRAMであり、ライトアドレス端子WA及びリードアドレス端子RAの2種類のアドレス入力端子を備える。また、1R1W-RAM3は、ライト動作制御用のライトイネーブル端子WE及びリード動作制御用のリードイネーブル端子LE、データ入力端子及びデータ出力端子を備える。また、1R1W-RAM3は、WE端子に入力される信号がHの場合は、ライト用アドレスで選択されるセルに書き込みを行ない、RE端子に入力される信号がHの場合は、リード用アドレスで選択されるセルから読み出しを行なう。1R1W-RAM3から読み出されたデータは、リードデータ第1読出データであるReaddata信号として、後述するDRCV47に入力される。なお、WA端子及びRA端子に入力されるアドレスは、1R1W-RAM3の回路保護の観点から、異なるアドレスに限られる。また、1R1W-RAM3は、例えば、図2に示すように、1024ワード×72ビットの構成とし、WA端子及びRA端子はそれぞれ10ビット、WE端子及びRE端子はそれぞれ1ビット本、データ入力端子及びデータ出力端子はそれぞれ72ビットである。なお、図2に例示する1R1W-RAM3におけるライト動作及びリード動作は、後述するaddress信号、data信号及びwe信号の各入力信号が与えられてから1クロックかかるものとする。PG8は、図8に例示するPG800と同様の構成である。すなわち、PG8は、試験情報として、address信号、data信号、we信号及びle信号を生成し、RAM回路2に供給する。address信号は、1R1W-RAM3の特定のメモリセルを選択するアドレス信号であり、ライトアドレス又はリードアドレスとして用いられる。また、data信号は、メモリセルへ書き込むライトデータ書込データ、又は、メモリセルから読み出されたデータと比較するための期待値検証用データである。さらに、we信号は、ライト動作を活性化するライトイネーブル信号書込制御信号であり、1R1W-RAM3に対して書き込みを行なうか否かを示す信号である。また、le信号は、1R1W-RAM3から読み出されたReaddata信号と期待値との比較及び比較結果の格納等の比較処理を制御するロードイネーブル信号比較制御信号である。なお、PG8は、例えば、図2に示すように、10ビットのaddress信号及び72ビットのdata信号を、それぞれ各1R1W-RAM回路2にパラレル転送する。BIST回路試験回路,試験部4は、1組のアドレス及びデータを含む試験情報を供給され、試験情報に基づいて1R1W-RAM3に対する書込及び読出試験をBISTによって行なうものである。BIST回路4は、PG8から供給される試験情報を格納するレジスタ41~46、DRCV47、アドレス/データ保持回路5、リードアドレス/制御信号生成回路6、及び、選択部7を備える。WE41は、PG8からのwe信号を保持するレジスタであり、WE41から出力されるWE信号は、1R1W-RAM3のWE端子、アドレス/データ保持回路5及びリードアドレス/制御信号生成回路6に入力される。WA42は、PG8からのaddress信号を保持するレジスタであり、WA42から出力されるWA信号は、1R1W-RAM3のWA端子、アドレス/データ保持回路5及びリードアドレス/制御信号生成回路6に入力される。WD43は、PG8からのdata信号を保持するレジスタであり、WD43から出力されるWD信号は、1R1W-RAM3のデータ入力端子、WD_delayed45及びアドレス/データ保持回路5に入力される。LE44は、PG8からのle信号を保持するレジスタであり、LE44から出力されるLE信号は、リードアドレス/制御信号生成回路6に入力される。WD_delayed第2保持部45は、WD43から出力されたWD信号を保持するレジスタであり、WD_delayed45から出力されるWDdelayed信号は、1R1W-RAM3から読み出されるReaddata信号と比較される期待値の候補として、選択部7に入力される。LE2_delayed46は、PG8からの試験信号に基づいてリードアドレス/制御信号生成回路6により生成された後述するle2信号を保持するレジスタであり、LE2_delayed46から出力されるLE2delayed信号は、DRCV47に入力される。ここで、WD_delayed45は、1R1W-RAM3のセルに対して読み出しが行なわれた場合に、PG8から供給される期待値と、1R1W-RAM3からのReaddata信号とのタイミングを合わせるためのものである。すなわち、RD_delayed45は、DRCV47による比較処理のために、WD43からのWD信号を1R1W-RAM3のリード動作に必要な1クロック分だけ遅延させるレジスタである。同様に、LE_delayed46は、DRCV47による比較結果の格納タイミングを合わせるために、LE44からのLE信号を1クロック分だけ遅延させるレジスタである。DRCVデータ受信部,比較部;以下、データ受信部という47は、1R1W-RAM3のリードアドレス第1読出アドレスから読み出されたリードデータ第1読出データであるReaddata信号と、後述する選択部7から出力された検証用データとしての期待値とを比較し、比較結果を格納するものである。なお、データ受信部47は、例えば、Readdata信号と期待値とを比較する比較器47aと、比較器47aによる比較結果を格納する結果レジスタ47bとを備える図3参照。また、データ受信部47は、LE2_delayed46から出力されるLE2delayed信号制御信号に応じて、例えばLE2dalayed信号が有効を示すHである場合に、比較及び比較結果の格納を行なう。なお、例えば、図2に示すBIST回路4のように、WE41、LE44及びLE2_delayed46はそれぞれ1ビットのレジスタであり、WA42は10ビットのレジスタであり、WD43、WD_delayed45及びデータ受信部47はそれぞれ72ビットのレジスタである。アドレス/データ保持回路第1保持部5は、試験情報に基づき1R1W-RAM3のライトアドレス第1書込アドレスに対してライトデータ第1書込データの書き込みが行なわれた場合に当該ライトアドレス及びライトデータを保持するものである。なお、以下、アドレス/データ保持回路5を単に保持回路5という。なお、保持回路5は、WE信号、WA信号及びWD信号を入力信号とするとともに、保持するライトアドレスであるWAbak信号及びWAvalid信号をリードアドレス/制御信号生成回路6に、出力信号として出力する。また、保持回路5は、保持するライトデータであるWDbak信号を、1R1W-RAM3から読み出されるReaddata信号と比較される期待値の候補として、選択部7に出力する。保持回路5は、WE信号が有効を示すH例えば1である場合、つまりライト動作の場合に、WA42及びWD43から出力されるライトアドレス及びライトデータを保持するとともに、有効情報を示すフラグに有効を示すHを設定する。なお、有効情報とは、BIST回路4による試験の開始後に供給されたライトアドレスが保持されたか否かを示す情報であり、フラグに設定された値は、WAvalid信号として保持回路5から出力される。この有効情報は、BISTが実行されてから一度でもWE信号がHになったとき、すなわちライト動作を行なったときに、Hとなる情報である。例えば、有効情報は、BISTが実行される際に無効を示すL、例えば0が設定されることにより初期化され、初回のライトデータの書き込みにおいてHが設定されると、PG8からのBISTに係る一連の試験情報の出力が完了するまでは、保持回路5によってHが維持される。また、保持回路5は、具体的には、WE信号が有効を示す場合に、当該WE信号と同時に供給されたアドレスであるWA信号第2書込アドレス及びデータであるWD信号第2書込データを、次回の同時リードの実行の際に用いられるWAbak信号次回の第1書込アドレス及びWDbak信号次回の第1書込データとして保持する。すなわち、WAbak信号は、一工程前直前にPG8から供給されたWA信号を保存した値、つまり今回のライトアドレスを用いる書き込みの直前の書き込みに用いられたアドレスである。また、WDbak信号は、一工程前にPG8から供給されたWD信号を保存した値、つまり今回のライトデータを用いる書き込みの直前の書き込みに用いられたデータである。ここで、一工程とは、後述する図4に例示するフローチャートのStartからEndまでの一連の処理をいう。つまり、一工程とは、PG8から出力された試験情報について、1R1W-RAM3に対するライト動作又は/及びリード動作が行なわれて、少なくともライト動作が行なわれた場合にはステップS7の処理が行なわれ、リード動作のみが行なわれた場合にはステップS11が実行されるまでの処理である。BISTにおいては、PG8から、例えば1クロックごとにBISTの試験内容に応じた試験情報が順次RAM回路2に供給される。従って、RAM回路2では、例えば1クロックごとに供給される試験情報に対して、順次、次段のレジスタ又は1R1W-RAM3等へのシフト、ライト動作若しくはリード動作等の処理、又は、比較等が行なわれる。このように、保持回路5は、直近のライト動作で使用したライトアドレス及びライトデータを保持し、且つ、保持したデータの有効性を示す有効情報WAvalid信号を保持する。ここで、保持回路5は、例えば、図2に示すように、WD_tmp51、WD_bak52及びライトアドレス保持部53を備える。WD_tmp51は、WE41から出力されたWE信号がHの場合に、WD43から出力されたdata信号を取り込み保持する72ビットのレジスタであり、WE信号が入力されるen端子を備える。また、WD_tmp51から出力されるWDtmp信号は、WD_bak52に入力される。WD_bak52は、WD_tmp51から出力されたWDtmp信号を保持する72ビットのレジスタであり、WD_bak52から出力されるWDbak信号は、選択部7に入力される。つまり、WD_bak52は、WD_tmp52の出力信号を常に保持するものであり、WD_bak52から出力されるWDbak信号は、WD_tmp51からのWDtmp信号から1クロック遅れた信号となる。これは、上述の如く1R1W-RAM3のリード動作に1クロックかかるために、期待値として用いられるWDbak信号についても、タイミングを合わせて1クロック遅らせるためである。ライトアドレス保持部53は、WA_bak53a及びWA_valid53bと、WE信号が入力されるen端子とを備えるレジスタである。WA_bak53aは、WE41から出力されたWE信号がHの場合に、WA42から出力されたWA信号を取り込み保持する10ビットのレジスタであり、WA_bak53aから出力されるWAbak信号は、リードアドレス/制御信号生成回路6に入力される。WA_valid53bは、WE41から出力されたWE信号がHの場合に、当該WE信号、つまりHを取り込み、有効情報として保持する1ビットのレジスタであり、WA_valid53bから出力されるWAvalid信号は、リードアドレス/制御信号生成回路6に入力される。リードアドレス/制御信号生成回路第1生成部6は、試験情報に基づく1R1W-RAM3のライトアドレス第2書込アドレスに対するライトデータ第2書込データの書き込みと同時に1R1W-RAM3のリードアドレス第1読出アドレスからリードデータを読み出す同時リード同時読出に用いるリードアドレスを、保持回路5に保持されたライトアドレス第1書込アドレスに基づいて生成するものである。なお、以下、リードアドレス/制御信号生成回路6を単に生成回路6という。生成回路6は、保持回路5からのWAbak信号及びWAvalid信号と、WA信号、WE信号及びLE信号とを入力信号とする。また、生成回路6は、出力信号として、リードアドレス読出アドレスであるRA信号及びリード動作を活性化するリードイネーブルRE信号を、1R1W-RAM3のRA端子及びRE端子にそれぞれ出力する。さらに、生成回路6は、出力信号として、期待値セレクト信号SELを選択部7に、1R1W-RAM3の同時リード動作に対応したロードイネーブルLE2信号をLE2_delayed46に、それぞれ出力する。ここで、1R1W-RAM3の機能確認の試験においては、書き込みと読み出しとを同時に行ない正常に動作できるかを確認することになる。しかしながら、上述の如く1RW-RAM用のPG8は、アドレス及びデータ並びに制御信号を1組しか出力しない。そこで、本実施形態に係るBIST回路4は、試験情報に基づいて、書き込みと同時に読み出しを行なうためのライト用及びリード用の、2種類のアドレス信号、データ信号及び制御信号を出力するようになっている。具体的には、生成回路6は、入力信号及び以下の同時リード条件に基づいて、1R1W-RAM3に対するライト動作とともにリード動作を行なう同時リードが実行可能か否かの判断を行ない、実行可能と判断された場合に、同時リードを行なうための情報を生成する。ここで、同時リード条件は、WAvalidH且つWAbak≠WA且つWEHとなる。すなわち、生成回路6は、WE信号及びWAvalid信号がいずれも有効を示し、且つ、WA信号第2書込アドレスと保持回路5に保持されたWAbak信号第1書込アドレスとが異なる場合に、同時リードが実行可能であると判断する。なお、上述のごとく、1R1W-RAM3には、同一アドレスに対してライト及びリードを同時には行なうことができないという制約があるので、同時リード条件の第2の条件WAbak≠WAを規定している。また、本実施形態に係る同時リードは、PG8からの試験情報において書き込みが指示された場合に、この書き込みと同時に読み出しを行なうものであるため、集積回路1において同時リードを実行するためには、前提として書き込みが指示されたことが要求される。従って、同時リード条件の第3の条件WEHを規定している。生成回路6から出力される各出力信号は、それぞれ、同時リード条件が可能か否かに応じて以下のような状態となる。RA信号は、同時リードが可能な場合には保持回路5に保持されているWAbak信号となり、それ以外のリード動作の場合にはPG8から供給されWA42に保持されているWA信号となる。すなわち、本実施形態に係る生成回路6は、同時リードを実行する際のリードアドレス第1読出アドレスとして、WAbak信号、つまり、今回の同時リードに係るライトアドレス第2書込アドレスを用いる書き込みの直前の書き込みに用いられたアドレス第1書込アドレスを生成使用する。具体的には、生成回路6は、同時リードを実行する場合には、WAbak信号をRA信号として1R1W-RAM3に供給する。換言すれば、RAM回路2において同時リードが実行可能されるためには、1R1W-RAM3に対して以前に書き込みが実行されていることが要求される。そこで、同時リード条件の第1の条件WAvalidHを規定している。一方、生成回路6は、同時リード条件の第3の条件WEHが満たされていない場合、例えば、同時リードではない通常のリードを行なう場合には、WA信号第2書込アドレスに基づいてRA信号を生成使用する。具体的には、生成回路6は、同時リードを実行しない場合には、WA信号をRA信号として1R1W-RAM3に供給する。RE信号は、同時リードが可能な場合、又は、PG8からリード動作指示があった場合、つまりLEHである場合に、REHとなる。SEL信号選択信号,期待値生成信号は、選択部7に期待値を選択生成させる信号であり、保持回路5に保持されたWDbak信号と、WD_delayed45に保持されたWDdelayed信号と、のいずれか一方を選択する信号である。SEL信号は、同時リードが実行可能であるか否かの判断結果に応じて状態が変わるものであり、同時リードが実行可能であると判断された場合に、保持回路5に保持されているWDbak信号を期待値として使用することを示す状態SELHとなる。一方、同時リードが実行不可能であると判断された場合にはPG8から供給されWD_delayed45に保持されているWDdelayed信号を期待値として使用することを示す状態SELLとなる。LE2信号は、同時リード動作に対応したLE信号であり、データ比較部47を制御する信号である。LE2信号は、PG8からリード動作指示があった場合LEHである場合、又は、同時リードが可能な場合に、LE2Hとなる。ここで、生成回路6は、例えば、図2に示すように、比較器61、AND回路62、セレクタ63、SEL64及びOR回路65を備える。比較器61は、保持回路5からのWAbak信号とWA信号との比較を行なうものであり、両者の信号が不一致の場合に、AND回路62にHを出力する。AND回路62は、比較器61の出力と、WE信号と、保持回路5からのWAvalid信号とをAND演算する3入力の回路であり、3入力全てがHである場合に、出力信号である同時read信号をHに設定する。なお、同時read信号は、セレクタ63、SEL64及びOR回路65にそれぞれ入力される。セレクタ63は、WA信号と、保持回路5からのWAbak信号と、同時read信号とを入力信号とし、同時read信号がHである場合にWAbak信号を、同時read信号がLである場合にはWA信号を選択して、RA信号として出力する。RA信号は、1R1W-RAM3のRA端子にリードアドレスとして入力される。OR回路65は、同時read信号とLE信号とをOR演算する回路であり、いずれか一方の入力信号がHである場合に、Hの出力信号を出力する。OR回路65からの出力信号は、RE信号として1R1W-RAM3のRE端子に入力されるとともに、LE2信号としてLE2_delayed46に入力される。SEL64は、入力される同時read信号を保持する1ビットのレジスタであり、SEL64から出力されるSEL信号は、同時read信号を1クロック遅らせた信号として生成され、選択部7に入力される。これは、上述の如く1R1W-RAM3のリード動作に1クロックかかるために、期待値選択信号であるSEL信号についても、タイミングを合わせて1クロック遅らせるためである。選択部第2生成部7は、同時リードが可能な場合、1R1W-RAM3のリードアドレス第1読出アドレスから読み出されるリードデータ第1読出データの期待値を、保持回路5に保持されたWDbak信号に基づいて生成するものである。具体的には、選択部7は、検証用データとしての期待値を、生成回路6から出力された選択信号期待値生成信号SELに基づいて選択生成するものであり、保持回路5からのWDbak信号と、WD_delayed45からのWDdelayed信号と、生成回路6からのSEL信号とを入力信号とする。また、選択部7は、生成回路6から出力された選択信号SELに従って、SELHの場合にWAbak信号を、SELLの場合にはWDdelayedを期待値として選択し、選択した期待値をEXP信号としてデータ受信部47に出力する。なお、選択部7としての機能は、例えば、図2に示すように、セレクタによって実現される。以上のように、本実施形態に係る集積回路1のBIST回路4は、生成回路6において同時リードが実行可能であると判断された場合には、供給されたアドレス及びデータをライトアドレス及びライトデータとして1R1W-RAM3に供給すると同時に、生成回路6により生成されたリードアドレスを1R1W-RAM3へ供給する。また、BIST回路4は、1R1W-RAM3のリードアドレスから読み出されたリードデータと選択部7により選択生成された期待値とを比較する。さらに、BIST回路4は、同時リードの実行に係るライトアドレス及びライトデータとして、PG8から供給される試験情報WA信号及びWD信号を用いる。一方、BIST回路4は、同時リードの実行に係るリードアドレス及び期待値として、直前に書き込みを行なったライトアドレス及びライトデータである、保持回路5に保持されたWAbak信号及びWDbak信号を用いることになる。なお、同時リードの実行に係るリードアドレス及び期待値として、直近のライト動作に係るアドレスWAbak信号及びデータWDbak信号を用いているが、これは、直近であればそれ以降にライト動作が行なわれておらず、書き込んだデータが1R1W-RAM3内に保持されていることが保証されているためである。従って、より確実に同時リードを実行することができる。なお、上述したBIST回路4の構成は、1R1W-RAM回路3を備える1R1W-RAM回路2におけるものである。集積回路1において、1RW-RAM回路を備える1RW-RAM回路2が混在する場合、1RW-RAM回路2に備えられるBIST回路4は、図8に例示するBIST回路400Aに置き換えることができる。すなわち、上述の如く、集積回路1は、書き込み及び読み出しが同時に実行可能である少なくとも一つの1R1W-RAM第1記憶部3を含む複数のRAM3と、複数のRAM3に対応して備えられた複数のBIST回路4とを備える。そして、複数のBIST回路4のうちの1R1W-RAM3に対応して設けられるBIST回路4が、上述した同時リードを実行する。従って、集積回路1において、1RW-RAMと1R1W-RAMとが混在した状態でも、1つのPG8によってそれぞれのRAMに対するBIST等の試験を行なうことができる。1-2試験装置の構成例LSIの測定には、LSIテスタと呼ばれる測定装置が用いられる。図3は、本実施形態に係る試験装置10の構成例を示す図である。なお、図3においては、集積回路1の構成の一部を省略している。また、図3において、集積回路1及びLSIテスタ9には電源やクロック等、試験に用いられる他の信号も供給されるが、これらの図示を省略している。試験装置10は、図1及び図2に示す上述した集積回路1と、LSIテスタ9とを備える。LSIテスタ試験情報供給部9は、集積回路1と接続され、集積回路1のPG8に対して試験情報の生成に用いる設定値設定情報を供給するとともに、各1R1W-RAM回路2のデータ受信部47に格納された比較結果、つまり試験結果をそれぞれ読み出すものである。LSIテスタ9は、テスタプログラム91、試験データ保持部92、設定値供給部93及び読出値比較部94を備える。試験データ保持部92は、PG8からRAM回路2に供給される試験情報を生成するための試験データを保持するものであり、HDDHardDiskDrive等の磁気ディスク装置やSSDSolidStateDrive等の半導体ドライブ装置等の記憶装置により構成される。例えば、試験データ保持部92は、試験データとして、PG8において生成される試験情報のうちのデータdata信号を保持し、これを設定値供給部93及び読出値比較部94に出力する。設定値供給部93は、試験データ保持部92からの試験データに基づいて、PG8に対して設定値を供給するものである。読出値比較部94は、各1R1W-RAM回路2の結果レジスタ47bに格納された試験結果としての比較結果を読み出して、試験データ保持部92からの試験データと比較を行なうことにより、試験結果が元のデータパターンである試験データと一致するか、つまり正しい値であるか否かを判断するものである。テスタプログラム91は、記憶装置や図示しないROMReadOnlyMemory等に格納され、設定値供給部93によるPG8への設定値の出力や、読出値比較部94による結果レジスタ47bからの試験結果の取得及び比較を制御するプログラムである。なお、LSIテスタ91は、CPUやMPUMicroProcessingUnit等の図示しないプロセッサを備え、テスタプログラム91としての動作は、プロセッサがテスタプログラム91を実行することにより、実現される。なお、集積回路1は、上述したLSIテスタ9により測定が行なわれるように設計されており、LSIテスタ9からの設定値をPG8に設定するとともに、結果レジスタ47bに保持された比較結果を出力することができる。1-3集積回路の動作例次に、上述の如く構成された本実施形態に係る集積回路1におけるBIST動作の一例を説明する。図4は、本実施形態に係る1R1W-RAM回路2の動作例を説明するフローチャートである。図5は、本実施形態に係るmarch試験における1R1W-RAM回路2の動作例を説明する図であって、aはパタンシーケンスを示す図、bはタイミングチャートを示す図である。なお、図5は、march試験における、1R1W-RAM回路2の図4に示す動作を、1RW-RAM用のPG8が図10に示す手順で試験情報を生成した場合のパタンシーケンス及びタイミングチャートを示したものである。なお、図5aにおいて、縦軸は1R1W-RAM3のアドレスを示し、横軸は時刻を示す。また、W0及びW1はそれぞれ0データ及び1データの書き込み、R0及びR1はそれぞれ0データ及び1データの読み出しを示す。さらに、r0及びr1はそれぞれ保持回路5及び生成回路6により生成されたリードアドレスからの0データ及び1データの同時読み出し同時リードを示す。また、図5bのタイミングチャートにおける1~15の各番号は、図1及び図2における対応する信号又はレジスタの状態を示す。なお、図5では、1R1W-RAM3の最終アドレスを1023としている。以下、図4を参照しながら、1R1W-RAM回路2のBIST動作の一例について説明する。はじめに、PG8により、BISTのための試験情報が生成されて1R1W-RAM回路2に供給され、we信号がWE41に、address信号がWA42に、data信号がWD43に、le信号がLE44に、それぞれ格納されるステップS1。次に、BIST回路4において、WD43のデータがWD_delayed45に格納されるステップS2。そして、生成回路6において、WEレジスタ41からのWE信号がH、例えば1であるか否かが判断されるステップS3;同時リード条件の第3の条件。WE信号がHである場合にはステップS3のYesルート、生成回路6により、WA_Valid53bからのWAvalid信号がHであり、且つ、WA_bak53aからのWAbak信号がWA42からのWA信号と一致しないか否かが判断されるステップS4;同時リード条件の第1及び第2の条件。ステップS4の条件を満たす場合にはステップS4のYesルート、生成回路6において同時リードが実行可能であると判断され、BIST回路4により、WA信号のアドレスで選択される1R1W-RAM3のセルへのWD43からのWD信号のデータが書き込まれる。また、同時に、BIST回路4において、生成回路6によりリードアドレスであるRA信号として生成されたWAbak信号のアドレスで選択される1R1W-RAM3のセルからReaddata信号がリードデータとして読み出されるステップS5。そして、データ受信部47により、期待値としてのWDbak信号のデータと、1R1W-RAM3から読み出されたReaddata信号のデータとが比較され、結果が保存されるステップS6。また、保持回路5により、WA信号がWAbak信号として保存され、WD信号がWDbak信号として保存され、WAvalid信号としてHが設定されステップS7、処理が終了する。なお、WAvalid信号は、一度Hが設定されるとBISTが終了するまでHが維持されるため、WAvalid信号の設定は、BISTの初回書き込みの際にのみ行なわれても良い。一方、ステップS4の条件を満たさない場合ステップS4のNoルート、つまり、WAvalid信号がH若しくはWA信号とWAbak信号とが一致する場合には、ステップS8において通常のライト動作が行なわれる。すなわち、BIST回路4により、WA信号のアドレスで選択される1R1W-RAM3のセルへのWD信号のデータが書き込まれるステップS8。そして、ステップS7の処理に移行する。また、ステップS3において、WE信号がHではない場合にはステップS3のNoルート、ステップS9及びS10において通常のリード動作が行なわれる。すなわち、生成回路6により、LE信号がHであるか否かが判断されるステップS9。LE信号がHである場合にはステップS9のYesルート、生成回路6によりリードアドレスであるRA信号として生成されたWA信号が出力され、BIST回路4により、RA信号のアドレスで選択される1R1W-RAM3のセルからReaddata信号の読み出しが行なわれるステップS10。そして、データ受信部47により、期待値としてのWDdelayed信号のデータと、1R1W-RAM3から読み出されたReaddata信号のデータとが比較され、結果が保存されてステップS11、処理が終了する。一方、ステップS9においてLE信号がHではない場合にはステップS9のNoルート、処理が終了する。以上の処理により、本実施形態に係る1R1W-RAM回路2は、1R1W-RAM3に対してPG8から与えられた試験情報に応じたライト動作又は/及びリード動作を行なうことができる。なお、図4に例示するステップS3及びS4の処理は、主に生成回路6による処理となる。また、図4に例示するステップS6及びS11の処理では、選択部7において、生成回路6から供給されたSEL信号に応じて、期待値として使用するデータをWDbak信号又はWDdelayed信号から選択する処理が行なわれる。さらに、図4に例示する保持回路5によるステップS7の処理は、直前のライト動作に用いられたアドレス及びデータ等を保存する処理であり、ここで保存されたアドレス及びデータ等は、次回以降のクロックによってステップS4~S6の処理を実行する一工程において、WAbak信号及びWDbak信号として使用される。上述したように、PG8から1R1W-RAM回路2に供給される試験情報は図8及び図10に示すPG800から供給される試験情報と同様である。しかしながら、本実施形態に係る集積回路1においては、1R1W-RAM回路2側に追加の回路として保持回路5、生成回路6及び比較部7を付加しているため、ライト及びリードの同時動作の試験を行なうことが可能である。例えば、本実施形態に係る1R1W-RAM回路2は、march試験において、1RW-RAM用のPG8が図10に示す手順で試験情報を生成した場合に、図5に例示する動作を行なうことができる。以下、図10及び図5を参照しながら、PG8及び1R1W-RAM回路2のmarch試験の動作例を説明するが、既述の説明と重複する記載は省略する。はじめに、図10において、昇順で1R1W-RAM3の全アドレスに0データを書き込み、初期化を行なうステップA1~A4;図5の時刻t0~t1。具体的には、PG8により、試験情報としてaddress0番地、dataL、weH及びleLが設定されステップA1、1R1W-RAM3、つまりRAM回路2に供給されるステップA2。そして、PG8により、addressが最終番地、例えば1023であるか否かが判断されステップA3、最終番地でなければステップA3のNoルート、addressが1増加されてステップA4、ステップA2に移行する。一方、最終番地であればステップA3のYesルート、初期化によって書き込まれた0データを読み出して1データを書き込む処理を、昇順で全アドレスについて行なうステップA5~A11;図5の時刻t1~t2。具体的には、PG8により、試験情報としてaddress0番地0ステップA5、dataL、weL及びleHが設定されステップA6、1R1W-RAM3に供給されるステップA7。次いで、PG8により、試験情報としてdataH、weH及びleLが設定されステップA8、1R1W-RAM3に供給されるステップA9。そして、PG8により、addressが最終番地であるか否かが判断されステップA10、最終番地でなければステップA10のNoルート、addressが1増加されてステップA11、ステップA6に移行する。一方、最終番地であればステップA10のYesルート、ステップA5~A11において書き込まれた1データを読み出して0データを書き込む処理を、降順で全アドレスについて行なうステップA12~A18;図5の時刻t2~t3。具体的には、PG8により、試験情報としてaddress最終番地ステップA12、dataH、weL及びleHが設定されステップA13、1R1W-RAM3に供給されるステップA14。次いで、PG8により、試験情報としてdataL、weH及びleLが設定されステップA15、1R1W-RAM3に供給されるステップA16。そして、PG8により、addressが0番地であるか否かが判断されステップA17、0番地でなければステップA17のNoルート、addressを1減少させてステップA18、ステップA13に移行する。一方、0番地であればステップA17のYesルート、ステップA12~A18において書き込まれた0データを読み出す処理を、降順で全アドレスについて行なうステップA19~A22;図5の時刻t3~t4。具体的には、PG8により、試験情報としてaddress最終番地、dataL、weL及びleHが設定されステップA19、1R1W-RAM3に供給されるステップA20。そして、PG8により、addressが0番地であるか否かが判断されステップA21、0番地でなければステップA21のNoルート、addressを1減少させてステップA22、ステップA20に移行する。一方、0番地であればステップA21のYesルート、処理が終了する。以上により、1R1W-RAM3に対して0及び1データの書き込み及び読み出し、並びに、書き込みの際の同時リード試験を昇順及び降順で実施するmarch試験を行なうことができる。ここで、図5a及びbにおけるタイミングt2から2番目のクロックにおいて、ライト動作が行なわれるアドレス最終アドレスと、タイミングt2の直前のクロックにおいてライト動作が行なわれるアドレス最終アドレスとが一致している。すなわち、march試験においてPG8から供給されるaddress信号が昇順から降順に切り替わる折り返しのタイミングt2の後の最初のライト動作では、直前に書き込みを行なったWAbak信号と、書き込みを行なうWA信号とが一致してしまう。この場合、タイミングt2の後の最初のライト動作で生成回路6による同時リード条件の第2の条件WAbak≠WAが不成立となり、同時リードを行なうことができない。例えば、図5においては、最終アドレスに対する1データの同時リードr1を行なうことができない。しかしながら、タイミングt2から4番目のクロックにおいて、最終アドレス-1に対するライト動作とともに最終アドレスからの0データの同時リードr0を行なっているため、最終アドレスからの1データの同時リードr1が行なえない点は、機能試験としては許容できる範囲のものである。なお、最終アドレスからの1データの同時リードr1を試験する場合には、図5aに示すシーケンスが逆シーケンスとなるように、図10におけるPG8から供給されるaddress信号を変更して試験を行なうことにより、対応可能である。なお、逆シーケンスにより試験を行なう場合に、最終アドレスからの1データの同時リードr1を試験するためには、少なくとも図5におけるt1~t2の区間について試験が行なわれれば良い。或いは、図10におけるPG8から供給されるdata信号の値について、HとLとを入れ替えて試験を行なうことによっても対応可能である。なお、data信号の値について、HとLとを入れ替える場合に、最終アドレスからの1データの同時リードr1を試験するためには、少なくとも図5におけるt2~t3の区間について試験が行なわれれば良い。このように、本実施形態に係る集積回路1によれば、図8に例示する1RW-RAM300用のBIST回路400Aに、2組目のアドレス、データ及び制御信号を生成する回路、つまり保持回路5、生成回路6及び選択部7を付加することになる。これにより、1RW-RAM300用のPG8800及び他の信号配線を用いて、1R1W-RAM3のBISTを実行することができる。従って、1RW-RAM用PG8への機能追加又は1RW-RAM及び1R1W-RAMそれぞれのRAMに専用のPGを用意することなく、且つ、集積回路1内に分配される配線数の増加を抑えて、1R1W-RAM3の機能試験を実現することができる。また、アドレス及びデータ並びにライト及びリードの制御信号が一組で済むため、試験情報を集積回路1内の各RAM回路2へ分配するために使用される配線やレジスタ数の増加を抑止することができる。ここで、試験情報の分配に必要な物量を概算してみる。近年の集積回路、例えばCPUでは、キャッシュ容量の増加やマルチコアによるコア数の増加により、内蔵されるRAM個数が百~数百個程度となっている。また、チップサイズの拡大により、PGから各RAMへの配線距離が長くなっているため、PGからRAMまでの信号分配にかかる分配サイクルは、数~十サイクル程度となる。図8に例示する集積回路100のサイズにおいて、1RW-RAM回路200でBISTの制御信号試験情報を1サイクル分保持するために用いられるレジスタ数は、72ビットWD43010ビットAD4201ビットWE4101ビットLE440=84ビットである。1RW-RAM300が500個n=500の場合、仮に1RW-RAM300に平均5サイクルの分配サイクルが必要であるとすると、84ビットレジスタ数×500個×5サイクル=210,000のレジスタが必要となる。ここで、500個の1RW-RAM300の半数が1R1W-RAM3310に置き代わる場合を考える。図12に例示する集積回路110の場合、1RW-RAM300から増加するレジスタ数は、72ビットRD43510ビットRA4251ビットRE415=83ビットであり、1R1W-RAM310が、1RW-RAM300と同様に平均5サイクルの分配サイクルが必要であるとすると、83ビットレジスタ数×250個×5=103,750のレジスタが増加することになる。また、このレジスタの増加数に加えて、PGの機能追加又は増設に係る信号線等の物量が発生する。これに対し、本実施形態に係る集積回路1では、PG8からRAM回路2までの信号分配の物量は増加せず、BIST回路4内のレジスタが増加する。この増加量は、図2に示す例においては、72ビットWD_tmp5172ビットWD_bak5210ビットWA_bak53a1ビットWA_valid53b1ビットSEL64=156ビットであり、1R1W-RAM3が250個の場合、156ビットレジスタ数×250個=39,000となる。以上のように、本実施形態に係る集積回路1によれば、物量の増加数は、図12に例示する集積回路110に対して、38の増加で済むこととなる。なお、図12に例示する集積回路110における物量の増加数は、分配サイクルに比例するため、今後、集積回路のチップ面積の増加に伴い分配サイクルが増加すると、本実施形態に係る集積回路1を使用する利点がより顕著となる。また、本実施形態に係る集積回路1によれば、供給される1組の試験情報に基づいて、保持回路5によりWAbak信号が保持される。そして、生成回路6により、1R1W-RAM3に対する同時リードに用いるRA信号が、保持回路5に保持されたWAbak信号に基づいて生成され、選択部7により、同時リードにより読み出されたリードデータの期待値が、保持回路5に保持されたWDbak信号に基づいて生成される。従って、1組の試験情報に基づいて同時リードを行なうことができ、上述したように、記憶部3と記憶部3の試験を行なう試験部4とを備える集積回路1の回路規模の増大又は製造コストの増加を抑止することができる。また、アドレス交差が発生することがなく、期待値に対して変更を加える必要もないため、論理ブロックを個々のメモリごとに備える上述した関連技術と比して、論理回路の回路規模や製造コストを低減させることができる。さらに、本実施形態に係る集積回路1によれば、生成回路6により、同時リードが実行可能か否かが、WE信号、WAvalid信号、並びに、WA信号及びWAbak信号に基づいて判断される。これにより、図5及び図16に示すように、1RW-RAM用のPG8を用いて、1R1W-RAM用のPG810を用いた試験とほぼ同様の試験を行なうことができる。また、ライト及びリード動作が同じアドレスに対して行なわれることを抑止することができる。また、本実施形態に係る集積回路1によれば、選択部7により、生成回路6において同時リードが実行可能であるか否かの判断結果に応じて、WDbak信号と、WDdelayed信号と、のいずれか一方が期待値として選択される。また、データ受信部47における比較処理を制御するLE2LE2delayed信号が、LE信号が有効を示す場合、又は、同時リードが実行可能であると判断された場合に有効を示すことになる。従って、1R1W-RAM3から読み出されたReaddata信号と期待値との比較を行なうデータ受信部47は、一つだけ備えられれば良い。また、図8に示す集積回路100に対して、保持回路5、生成回路6及び選択部7を付加すれば済むため、集積回路1の回路規模の増大又は製造コストの増加を抑止することができる。さらに、本実施形態に係る集積回路1によれば、LSIテスタ9から1RW-RAM用のPG8に係る1系統の設定値を供給されれば良いため、試験装置10全体としての回路規模の増大又は製造コストの増加を抑止することができる。2その他以上、本発明の好ましい実施形態について詳述したが、本発明は、かかる特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。例えば、図5において、PG8及び1R1W-RAM回路2のmarch試験の動作例を説明したが、これに限定されるものではなく、PG8は、1RW-RAM用の他の種々の試験パタンを1R1W-RAM回路2に対して供給することができる。また、PG8は、集積回路1内に備えられるものとして説明したが、これに限定されるものではなく、例えばLSIテスタ9に備えられても良い。さらに、WD_delayed45は保持回路5内に、LE2_delayed46は生成回路6内に、それぞれ備えられても良く、選択部7と、データ受信部47とは、併合して一つの回路として備えられても良い。3付記以上の実施形態に関し、更に以下の付記を開示する。付記1データを保持可能な記憶部と、一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて前記記憶部に対する書込及び読出試験を行なう試験部と、を備え、前記試験部は、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを保持する第1保持部と、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成する第1生成部と、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成する第2生成部と、を備えることを特徴とする、集積回路。付記2前記試験部は、供給されたアドレス及びデータを前記第2書込アドレス及び前記第2書込データとして前記記憶部に供給すると同時に、前記第1生成部により生成された前記第1読出アドレスを前記記憶部へ供給し、前記記憶部の前記第1読出アドレスから読み出された前記第1読出データと前記第2生成部により生成された前記期待値とを比較することを特徴とする、付記1記載の集積回路。付記3前記第1書込アドレス及び前記第1書込データは、前記第2書込アドレス及び前記第2書込データを用いる書き込みの直前の書き込みに用いられたアドレス及びデータであることを特徴とする、付記1又は付記2記載の集積回路。付記4前記試験情報は、前記記憶部に対して書き込みを行なうか否かを示す書込制御信号をさらに含み、前記第1生成部は、前記同時読出が実行可能か否かを、前記書込制御信号に基づいて判断し、実行可能であると判断した場合に、前記第1読出アドレスを生成するとともに、前記第2生成部に前記期待値を生成させる期待値生成信号を生成することを特徴とする、付記1~3のいずれか1項記載の集積回路。付記5前記第1生成部は、前記同時読出が実行可能か否かを、前記第2書込アドレスと前記第1保持部に保持された前記第1書込アドレスとに基づいて判断し、実行可能であると判断した場合に、前記第1読出アドレスと前記期待値生成信号とを生成することを特徴とする、付記4記載の集積回路。付記6前記第1保持部は、前記試験部による試験の開始後に供給された書込アドレスが保持されたか否かを示す有効情報を保持し、前記第1生成部は、前記書込制御信号及び前記有効情報がいずれも有効を示し、且つ、前記第2書込アドレスと前記第1保持部に保持された前記第1書込アドレスとが異なる場合に、前記同時読出が実行可能であると判断することを特徴とする、付記5記載の集積回路。付記7前記第1生成部は、前記同時読出が実行可能であると判断した場合に、前記第1保持部に保持された前記第1書込アドレスを前記第1読出アドレスとして、前記試験部に出力するとともに、前記期待値生成信号を前記第2生成部に出力し、前記第2生成部は、前記期待値生成信号に応じて、前記第1保持部に保持された前記第1書込データを前記期待値として、前記試験部に出力することを特徴とする、付記4~6のいずれか1項記載の集積回路。付記8前記第1保持部は、前記書込制御信号が有効を示す場合に、当該書込制御信号と同時に供給されたアドレス及びデータを、次回の同時読出の実行の際に用いられる第1書込アドレス及び第1書込データとして保持することを特徴とする、付記7記載の集積回路。付記9前記試験部は、前記第2書込データを保持する第2保持部をさらに備え、前記第2生成部は、前記第1生成部において前記同時読出が実行可能ではないと判断された場合に、前記第2保持部に保持された前記第2書込データに基づいて、前記記憶部の前記第1読出アドレスから読み出された前記第1読出データとの比較に用いる期待値を生成することを特徴とする、付記7又は付記8記載の集積回路。付記10前記第1生成部は、前記同時読出が実行可能であるか否かの判断結果に応じて、前記第1保持部に保持された前記第1書込データと、前記第2保持部に保持された前記第2書込データと、のいずれか一方を選択する前記期待値生成信号を生成し、前記第2生成部は、前記期待値を前記期待値生成信号に応じて選択する選択部として機能することを特徴とする、付記9記載の集積回路。付記11前記試験部は、前記記憶部の前記第1読出アドレスから読み出された前記第1読出データと、前記第2生成部により選択された前記期待値とを比較する比較部をさらに備えることを特徴とする、付記10記載の集積回路。付記12前記試験情報は、前記比較部における前記記憶部からの前記第1読出データと前記期待値との比較処理を制御する比較制御信号をさらに含み、前記第1生成部は、前記比較制御信号が有効を示す場合、又は、前記同時読出が実行可能であると判断した場合に、前記比較部を制御する制御信号を有効として生成するとともに、前記比較部は、前記制御信号が有効を示す場合に、前記第1読出データと前記期待値とを比較することを特徴とする、付記11記載の集積回路。付記13前記第1生成部は、前記同時読出が実行可能ではないと判断した場合に、前記第2書込アドレスに基づいて前記第1読出アドレスを生成することを特徴とする、付記12記載の集積回路。付記14前記試験部に対して前記試験情報を供給する試験制御部をさらに備えることを特徴とする、付記1~13のいずれか1項記載の集積回路。付記15書き込み及び読み出しが同時に実行可能である少なくとも一つの第1記憶部を含む複数の前記記憶部と、前記複数の記憶部に対応して備えられた複数の前記試験部とを備え、前記複数の試験部のうちの前記第1記憶部に対応して設けられる前記試験部が、前記同時読出を実行することを特徴とする、付記1~14のいずれか1項記載の集積回路。付記16一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて、データを保持可能な記憶部に対する書込及び読出試験を行なう試験回路であって、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを保持する第1保持部と、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成する第1生成部と、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成する第2生成部と、を備えることを特徴とする、試験回路。付記17付記16記載の試験回路と、前記試験回路に対して前記試験情報を供給する試験制御部と、前記試験制御部に対して、前記試験情報の生成に用いる設定情報を供給するとともに、前記試験回路から試験結果を読み出す試験情報供給部と、を備えることを特徴とする、試験装置。付記18データを保持可能な記憶部と、一組のアドレス及びデータを含む試験情報を供給され、前記試験情報に基づいて前記記憶部に対する書込及び読出試験を行なう試験部と、を備える集積回路における試験方法であって、前記試験部において、前記試験情報に基づき前記記憶部の第1書込アドレスに対して第1書込データの書き込みが行なわれた場合に前記第1書込アドレスと前記第1書込データとを第1保持部に保持し、前記試験情報に基づく前記記憶部の第2書込アドレスに対する第2書込データの書き込みと同時に前記記憶部の第1読出アドレスから第1読出データを読み出す同時読出に用いる前記第1読出アドレスを、前記第1保持部に保持された前記第1書込アドレスに基づいて生成するとともに、前記記憶部の前記第1読出アドレスから前記同時読出により読み出される前記第1読出データの期待値を、前記第1保持部に保持された前記第1書込データに基づいて生成する、ことを特徴とする、試験方法。付記19前記試験部において、供給されたアドレス及びデータを前記第2書込アドレス及び前記第2書込データとして前記記憶部に供給すると同時に、生成された前記第1読出アドレスを前記記憶部へ供給し、前記記憶部の前記第1読出アドレスから読み出された前記第1読出データと生成された前記期待値とを比較することを特徴とする、付記18記載の試験方法。付記20前記第1書込アドレス及び前記第1書込データは、前記第2書込アドレス及び第2書込データを用いる書き込みの直前の書き込みに用いられたアドレス及びデータであることを特徴とする、付記18又は付記19記載の試験方法。"