第1導電形のドレイン層と、前記ドレイン層の上に、前記ドレイン層の主面に対して平行な第1の方向において交互に設けられた第1導電形の第1ピラー層および第2導電形の第2ピラー層と、前記第1ピラー層のいずれかの表面および前記いずれかの前記第1ピラー層の両側に設けられた前記第2ピラー層の表面に選択的に設けられた第2導電形のベース領域と、前記ベース領域の表面に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第2導電形のコンタクト領域と、前記ベース領域および前記コンタクト領域の少なくともいずれかの表面に選択的に設けられた第1導電形のソース領域と、前記ドレイン層と前記ソース領域との間の通電経路を制御するゲート電極と、前記ドレイン層に接続されたドレイン電極と、前記コンタクト領域および前記ソース領域に接続されたソース電極と、を備え、前記ドレイン層の主面に対して垂直な方向からみて、前記第1ピラー層のそれぞれ、および前記第2ピラー層のそれぞれは、前記ドレイン層の前記主面に対して平行な方向であり、かつ前記第1の方向に対して垂直な第2の方向にストライプ状に延在し、前記ベース領域のそれぞれは、前記第1の方向において、前記第1ピラー層の幅と前記第2ピラー層の幅とを合わせた長さのN倍のピッチで配置され、前記ベース領域のそれぞれは、前記第1の方向において、複数の前記ベース領域の列になって配置され、前記第1の方向に配列された前記ベース領域の配列の位相は、互いに隣り合う前記ベース領域の列どうしの間でずれていることを特徴とする半導体素子。前記ゲート電極は、前記第1ピラー層、前記ベース領域、および前記ソース領域の上に、ゲート絶縁膜を介して設けられていることを特徴とする請求項1記載の半導体素子。前記第1ピラー層のそれぞれ、および前記第2ピラー層のそれぞれは、前記ゲート絶縁膜を介して前記ゲート電極によって覆われ、前記ソース領域の一部および前記コンタクト領域の一部は、前記ゲート電極および前記ゲート絶縁膜によって覆われていないことを特徴とする請求項1または2に記載の半導体素子。前記ドレイン層の前記主面に対して垂直な方向からみて、前記ゲート電極は、前記第1ピラー層のそれぞれの上、および前記第2ピラー層のそれぞれの上において、連続的に設けられていることを特徴とする請求項1~3のいずれか1つに記載の半導体素子。前記ソース領域の一部および前記コンタクト領域の一部は、前記ゲート電極および前記ゲート絶縁膜の開口を介して前記ソース電極側に開放され、前記ドレイン層の前記主面に対して垂直な方向からみて、前記開口のそれぞれは、前記第1の方向において、複数の前記開口の列になって配置され、前記第1の方向に配列された前記開口の配列の位相は、互いに隣り合う前記開口の列どうしの間でずれていることを特徴とする請求項1~4のいずれか1つに記載の半導体素子。本発明が解決しようとする課題は、オン抵抗が低く、より信頼性の高い半導体素子を提供することである。実施形態の半導体素子は、第1導電形のドレイン層と、前記ドレイン層の上に、前記ドレイン層の主面に対して平行な第1の方向において交互に設けられた第1導電形の第1ピラー層および第2導電形の第2ピラー層と、前記第1ピラー層のいずれかの表面および前記いずれかの前記第1ピラー層の両側に設けられた前記第2ピラー層の表面に選択的に設けられた第2導電形のベース領域と、前記ベース領域の表面に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第2導電形のコンタクト領域と、を備える。さらに、実施形態の半導体素子は、前記ベース領域および前記コンタクト領域の少なくともいずれかの表面に選択的に設けられた第1導電形のソース領域と、前記ドレイン層と前記ソース領域との間の通電経路を制御するゲート電極と、前記ドレイン層に接続されたドレイン電極と、前記コンタクト領域および前記ソース領域に接続されたソース電極と、を備える。前記ドレイン層の主面に対して垂直な方向からみて、前記第1ピラー層のそれぞれ、および前記第2ピラー層のそれぞれは、前記ドレイン層の前記主面に対して平行な方向であり、かつ前記第1の方向に対して垂直な第2の方向にストライプ状に延在している。前記ベース領域のそれぞれは、前記第1の方向において、前記第1ピラー層の幅と前記第2ピラー層の幅とを合わせた長さのN倍のピッチで配置されている。前記ベース領域のそれぞれは、前記第1の方向において、複数の前記ベース領域の列になって配置されている。前記第1の方向に配列された前記ベース領域の配列の位相は、互いに隣り合う前記ベース領域の列どうしの間でずれている。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。図1は、実施形態に係る半導体素子の平面模式図である。図2は、実施形態に係る半導体素子の断面模式図であり、aは、図1のA-A’断面図、bは、図1のB-B’断面図である。図3は、実施形態に係る半導体素子全体の平面模式図である。図1および図2には、図3のD-D’断面が示されている。図1および図2には、半導体素子の活性領域が示されている。図1には、図2のC-C’切断面を上からみた平面が示されている。半導体素子1の断面構造について説明する図2参照。半導体素子1は、上下電極構造のパワーMOSFET素子である。半導体素子1は、n形のドレイン層10と、ドレイン層10の上に設けられたドリフト層11と、を備える。ドレイン層10の上には、ドレイン層10の主面上面もしくは下面に対して平行な方向に交互に設けられたn形の第1ピラー層n形ピラー層12nと、p形の第2ピラー層p形ピラー層12pと、が設けられている。図1、2では、ドレイン層10の主面に対して平行な方向を矢印Xで表している。実施形態では、第1ピラー層12nと第2ピラー層12pとが交互に配列された方向矢印Xの方向を第1の方向とする。半導体素子1は、ドレイン層10の上に、第1ピラー層12nと第2ピラー層12pとが交互に配列されたスーパージャンクション構造を有する。第1ピラー層12nの下端および第2ピラー層12pの下端は、ドリフト層11に接している。第1ピラー層12nの下端および第2ピラー層12pの下端についてはドレイン層10に直接的に接触させてもよい。半導体素子1においては、第1ピラー層12nのいずれかの表面、および、いずれかの第1ピラー層12nの両側に設けられた第2ピラー層12pの表面に、p形のベース領域13が選択的に設けられている。ベース領域13が設けられていない領域の第2ピラー層12pの上端は、n形の半導体層16によって覆われている。実施形態では、半導体層16を設けず、第2ピラー層12pの上端をゲート絶縁膜20に接触させてもよい。ベース領域13の表面には、ベース領域13よりも不純物濃度が高いp形のコンタクト領域15が選択的に設けられている。ベース領域13およびコンタクト領域15の少なくともいずれかの表面には、n形のソース領域14が選択的に設けられている。半導体素子1においては、第1ピラー層12n、ベース領域13、およびソース領域14の上に、ゲート絶縁膜20を介してゲート電極21が設けられている。ゲート電極は、ドレイン層10とソース領域14との間の通電経路を制御する。半導体素子1の平面構造について説明する。ドレイン層10の主面に対して垂直な方向から半導体素子1をみた場合図1参照、第1ピラー層12nのそれぞれ、および第2ピラー層12pのそれぞれが矢印Xの方向に対して垂直な方向にストライプ状に延在している。図1、2では、第1ピラー層12nおよび第2ピラー層12pが延在する方向を矢印Yで表している。矢印Yは、ドレイン層10の主面に対して平行な方向でもある。矢印Xの方向においては、ベース領域13のそれぞれが第1ピラー層12nの幅と第2ピラー層12pの幅とを合わせた長さLのN倍但し、N≧1のピッチで列状に配置されている。ここで、Nは、整数であってもよく、整数でなくてもよい。図1、2には、一例として、N=3の場合が例示されている。個々のベース領域13は、半導体素子1を上方からみると、島状になっている。半導体素子1において、なるべく大きな電流を通電させるには、ベース領域13が互いに接近し合うことが望ましい。すなわち、Nは、2に近づくほど大電流が流れる。なお、N=3は、例示であり、実施形態ではこの値に限定されない。ベース領域13のそれぞれは、X方向において、複数のベース領域13の列になって配置されている。矢印Xの方向に配列されたベース領域13の配列の位相は、互いに隣り合うベース領域13の列X方向に配列された列どうしの間でずれている。例えば、図1においては、ベース領域13が配列する列L1と、ベース領域13が配列する列L2と、は、互いに隣り合っている。さらに、矢印Xの方向のベース領域13が配列する位相は、列L1と列L2との間でずれている。また、ベース領域13が配列する列L2と、ベース領域13が配列する列L3と、は、互いに隣り合っている。さらに、矢印Xの方向のベース領域13が配列するの位相は、列L2と列L3との間でずれている。また、ベース領域13は、第1ピラー層12nが延在する方向においても、列状に配置されている。第1ピラー層12nが延在する方向は、図のY方向である。Y方向は、ドレイン層10の主面に対して平行な方向であり、かつX方向第1の方向に対して垂直な方向である。Y方向を第2の方向とする。Y方向に配列されたベース領域13の配列の位相は、互いに隣り合うベース領域13の列Y方向に配列された列どうしの間でずれている。ゲート電極21は、第1ピラー層12nのそれぞれの上、および第2ピラー層12pのそれぞれの上に、ゲート絶縁膜20を介して連続的に形成されている。すなわち、第1ピラー層12nのそれぞれ、および第2ピラー層12pのそれぞれは、ゲート絶縁膜20を介してゲート電極21によって覆われている。但し、ソース領域14の一部およびコンタクト領域15の一部は、ゲート電極21およびゲート絶縁膜20によって覆われていない。ゲート電極21は、ベース領域13の表面上のソース領域14の一部およびコンタクト領域15の一部を選択的に開口している。換言すれば、ソース領域14の一部およびコンタクト領域15の一部は、ゲート電極21およびゲート絶縁膜20の開口21hを介してソース電極51側に開放されている。ドレイン層10の主面に対して垂直な方向から半導体素子1をみると、開口21hのそれぞれは、X方向において、複数の開口21hの列になって配置されている。X方向に配列された開口21hの配列の位相は、互いに隣り合う開口21hの列どうしの間でずれている。半導体素子1を上からみたときに、ゲート電極21は、複数箇所において半導体層を選択的に開口している。このため、ゲート電極21の平面形状は、メッシュ状であるとも認識できる。また、ドレイン層10にドレイン電極50が接続されている。コンタクト領域15およびソース領域14には、ソース電極51が接続されている。スーパージャンクション構造、ベース領域13、およびソース領域14等は、図3に示す半導体素子1の活性領域素子部60内に設けられている。活性領域60は、終端部61によって取り囲まれている。ゲート電極21は、例えば、金属を含むゲート配線22に接続されている。半導体素子1の外周には、EQPR電極62が設けられている。EQPR電極62は、スーパージャンクション構造内に発生する空乏層の広がりを制御する。実施形態では、半導体の導電形のn形n-形、n形も含むを第1導電形とし、半導体の導電形のp形p-形、p形も含むを第2導電形としてもよい。ドレイン層10、ドリフト層11、第1ピラー層12n、第2ピラー層12p、ベース領域13、ソース領域14、コンタクト領域15、および半導体層16の主成分は、例えば、ケイ素Siである。ゲート絶縁膜20の材質は、例えば、酸化ケイ素SiO2である。ゲート電極21の材質は、例えば、ポリシリコンである。ドレイン電極50およびソース電極51の材質は、例えば、金属等である。ソース電極51の具体的な材質としては、例えば、下層から、チタンタングステンTiW/アルミニウムAl/銅アルミニウムAlCuの順で積層された金属積層膜が挙げられる。ソース電極51は、この材質および構造に限定されない。ソース電極51は、例えば、減圧下のスパッタ法で形成される。半導体素子1の動作について説明する。半導体素子1の動作について説明する前に、参考例に係る半導体素子100、101について説明する。図4は、スーパージャンクション構造のピッチが比較的大きい半導体素子100の模式図であり、aは、平面模式図、bは、断面模式図である。図4bには、図4aのD-D’断面が示され、図4aには、図4bのC-C’切断面を上からみた平面が示されている。図4に示す半導体素子100は、上下電極構造のパワーMOSFET素子である。半導体素子100は、ドレイン層10の上に、第1ピラー層12nと第2ピラー層12pとが交互に配列されたスーパージャンクション構造を有する。半導体素子100においては、それぞれの第2ピラー層12pの上にp形のベース領域130が設けられている。ベース領域130の表面には、n形のソース領域140と、p形のコンタクト領域150と、が設けられている。半導体素子100においては、第1ピラー層12n、ベース領域130、およびソース領域140の上に、ゲート絶縁膜20を介してゲート電極210が設けられている。ゲート電極210の平面形状は、図4aに示すごとくストライプ状である。ベース領域130、ソース領域140、およびコンタクト領域150の平面形状は、ゲート電極210が延在する方向においてストライプ状である。半導体素子100のドレイン電極50とソース電極51との間に所定の電圧を印加した後、ゲート電極210の電圧が閾値電圧以上になると、ベース領域130にチャネル領域が形成される。これにより、ドレイン電極50とソース電極51との間が通電するオン状態。オン状態では、第1ピラー層12nがドリフト層として機能する。ゲート電極210の電圧が閾値電圧より小さくなると、ベース領域130のチャネル領域が消滅して、ドレイン電極50とソース電極51との間の通電が遮断されるオフ状態。このオフ状態では、半導体素子100において、第1ピラー層12nと第2ピラー層12pとの境界から第1ピラー層12nの内部および第2ピラー層12pの内部に空乏層が伸びる。これにより、半導体素子100は、高耐圧を維持する。このように、半導体素子100は、高耐圧のスイッチング素子として機能する。ところで、半導体素子100のオン抵抗をより低減させる手段としては、スーパージャンクション構造のピッチを小さくする方策が考えられる。ここで、オン抵抗は、MOSFET素子がオン状態のときのドレイン電極とソース電極との間の抵抗である、と定義する。図5は、スーパージャンクション構造のピッチが比較的小さい半導体素子101の断面模式図である。半導体素子101のように、第1ピラー層12nの幅と第2ピラー層12pの幅とを半導体素子100よりも微細にすることにより、MOSFET素子のチャネル密度が増加して、半導体素子のオン抵抗がより低下する。ここで、チャネル密度とは、例えば、ドレイン層10の主面に対して垂直な方向から半導体素子をみたときの単位面積当たりのチャネル領域の面積の割合と定義する。しかし、半導体素子101においては、半導体素子100と同様に、それぞれの第2ピラー層12pの上にベース領域130が設けられている。このため、スーパージャンクション構造のピッチが小さくなるにつれ、隣り合うゲート電極210どうし間が狭くなってしまう。その結果、隣り合うゲート電極210どうしの間の空間のアスペクト比が高くなってしまう。隣り合うゲート電極210どうしの間の空間のアスペクト比が高くなると、上記空間内でのソース電極51の埋め込み性が悪化する可能性がある。例えば、図5には、隣り合うゲート電極210どうしの間に、ソース電極51が充分に埋め込まれず、隣り合うゲート電極210どうしの間のソース電極51内にボイド51bが発生した状態が示されている。このようなボイド51bが生じると、ソース電極51の一部の抵抗が高くなって、ドレイン電極50とソース電極51との間に充分な量の電流が流れなかったり、半導体素子101の動作中にソース電極51が局部的に発熱したりする。あるいは、長時間に渡り半導体素子101を動作すると、一部のMOS領域上のソース電極51が発熱によって断線したり、ソース電極51の金属成分が半導体層中に熱拡散したりする可能性がある。このように、それぞれの第2ピラー層12pの上にベース領域130を設けた構造で、各ピラー層の微細化を図ると、パワーMOSFET素子としての信頼性が低下する場合がある。これに対し、図6は、実施形態に係る半導体素子の動作を説明する断面模式図である。図6aには、図1のA-A’の位置、図6bには、図1のB-B’の位置に対応する断面が示されている。図6に示された半導体素子1のスーパージャンクション構造のピッチは、図4に示された半導体素子100のスーパージャンクション構造のピッチよりも小さくなっている。また、図6には、電子電流eの一例が矢印で示されている。半導体素子1では、矢印Xの方向において、ベース領域13のそれぞれが第1ピラー層12nの幅と第2ピラー層12pの幅とを合わせた長さLのN倍のピッチで列状に配置されている。また、矢印Xの方向に配列されたベース領域13の配列の位相は、互いに隣り合うベース領域13の列どうしの間でずれている。このため、半導体素子1においては、図6aの矢印Pで示す第1ピラー層12nには、オン時に電子電流が流れるが、図6bの矢印Pで示す第1ピラー層12nには、オン時に電子電流が流れない。また、図6aの矢印Qで示す第1ピラー層12nには、オン時に電子電流が流れないが、図6bの矢印Qで示す第1ピラー層12nには、オン時に電子電流が流れる。半導体素子1のチャネル密度は、半導体素子101のチャネル密度よりも低下するが、チャネル領域の全てが必ずどこかの第1ピラー層n形ピラー層12nに接続されている。このため、半導体素子1では、第1ピラー層12nの全てが伝導層ドリフト層として使用される。スーパージャンクション構造を備えたMOSFET素子のオン抵抗のうち、チャネル領域の部分が占める抵抗の割合は低い。従って、この種のMOSFET素子においては、スーパージャンクション構造を微細化した方がオン抵抗の低減化を図ることに関し、より大きな利益が得られる。換言すれば、スーパージャンクション構造を備えたMOSFET素子のオン抵抗のうち、第1ピラー層12nが占める抵抗の割合は高い。このため、半導体素子1では、チャネル密度が減少したとしても、第1ピラー層12nがより微細になることにより第1ピラー層12nの数が増加し、オン抵抗の増加が抑制される。また、半導体素子1では、スーパージャンクション構造の微細化と、上述したベース領域13のずれ構造と、によってドレイン電極50とソース電極51との間の通電経路がドレイン電極50とソース電極51との間において満遍なく形成する。このため、半導体素子1では、オン抵抗の低減化が実現する。また、半導体素子1では、ベース領域13のそれぞれがX方向に長さLのN倍のピッチで列状になって配置されている。このため、半導体素子1では、隣り合うゲート電極21どうしの間の距離がスーパージャンクション構造の微細化を図ったとしても、半導体素子101ほど狭くならない。このため、半導体素子1では、隣り合うゲート電極21どうしの間の空間のアスペクト比が半導体素子101よりも常に低くなる。これにより、半導体素子1では、ソース電極51を形成する際の埋め込み性が良好になる。その結果、半導体素子1では、上述したボイド51bが発生し難くなる。従って、半導体素子101でみられたソース電極形成の不具合が解消されて、半導体素子1の信頼性が著しく向上する。このように、実施形態では、スーパージャンクション構造の微細化を図っても、X方向のベース領域13のピッチが小さくならない構造を実現させている。図7は、実施形態に係る半導体素子の変形例の平面模式図である。半導体素子2の基本構造は、半導体素子1と同じである。但し、半導体素子2では、活性領域60において、Y方向のベース領域13のピッチが半導体素子1よりも小さくなっている。このように、実施形態の半導体素子では、Y方向のベース領域13のピッチを簡便に変更することができる。Y方向のベース領域13のピッチを半導体素子2のように、より小さくすることにより、半導体素子2では、半導体素子1よりもチャネル密度が増加する。これにより、半導体素子2のオン抵抗は、半導体素子1のオン抵抗よりもさらに低下する。また、X方向における隣り合うゲート電極21どうしの間の空間のアスペクト比は、半導体素子1と同じである。従って、半導体素子2においても、半導体素子101でみられたソース電極形成の不具合が解消される。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。例えば、スーパージャンクション構造の形成プロセスとしては、ドレイン層10の主面上に高抵抗半導体層を結晶成長し、その表面にp形ドーパントもしくはn形ドーパントをイオン注入した後、高抵抗半導体層を結晶成長するプロセスを繰り返す形成プロセス、p形ピラー層もしくはn形ピラー層をエピタキシャル成長で形成するプロセス等が挙げられる。また、ゲート電極21については、プレーナ型に限らず、トレンチ型としてもよい。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。