半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された選択トランジスタ及びメモリセル用第1導電膜パターンと、前記第1導電膜パターン上に形成された誘電体膜と、前記メモリセル用第1導電膜パターン上の前記誘電体膜上に形成された第2導電膜パターンと、前記選択トランジスタ用第1導電膜パターンと繋がれて前記第2導電膜パターンより抵抗の低い物質で形成されたセレクトラインと、を含むことを特徴とするナンドフラッシュメモリ素子。前記第2導電膜パターンは、前記選択トランジスタ用第1導電膜パターン上の前記誘電体膜上にさらに形成されることを特徴とする請求項1に記載のナンドフラッシュメモリ素子。前記選択トランジスタ用第1導電膜パターン上に形成された前記第2導電膜パターンと、前記セレクトラインを絶縁させる第1層間絶縁膜とをさらに含むことを特徴とする請求項2に記載のナンドフラッシュメモリ素子。前記第1導電膜パターン、前記誘電体膜、及び前記第2導電膜パターンの側壁に沿って形成されたスペーサをさらに含むことを特徴とする請求項1に記載のナンドフラッシュメモリ素子。前記セレクトラインに繋がれて前記第2導電膜パターンより抵抗の低い物質で形成された補助配線をさらに含むことを特徴とする請求項1に記載のナンドフラッシュメモリ素子。前記補助配線は、金属膜で形成されることを特徴とする請求項5に記載のナンドフラッシュメモリ素子。前記補助配線は、タングステン、コバルト、ニッケル、または金属シリサイド膜で形成されることを特徴とする請求項5に記載のナンドフラッシュメモリ素子。前記第2導電膜パターンは、ポリシリコン膜及び金属シリサイド膜の積層構造で形成されたことを特徴とする請求項1に記載のナンドフラッシュメモリ素子。前記セレクトラインは、金属膜で形成されることを特徴とする請求項1に記載のナンドフラッシュメモリ素子。前記半導体基板に形成された前記選択トランジスタの接合領域と、前記接合領域に繋がれた共通ソースラインをさらに含み、前記セレクトラインは、前記共通ソースラインと同じ物質で形成されたことを特徴とする請求項1に記載のナンドフラッシュメモリ素子。半導体基板上に第1導電膜、誘電体膜、及び第2導電膜を積層する段階と、前記第2導電膜、誘電体膜及び前記第1導電膜をエッチングして選択トランジスタ及びメモリセル用第1導電膜パターンと、第2導電膜パターンを形成する段階と、前記選択トランジスタ用第1導電膜パターン上部の前記第2導電膜パターンをエッチングして前記誘電体膜を露出させる段階と、前記第2導電膜パターンがエッチングされた部分が埋め込まれるように前記半導体基板上に第1層間絶縁膜を形成する段階と、前記選択トランジスタ用第1導電膜パターンが露出されるように前記第1層間絶縁膜及び前記誘電体膜をエッチングする段階と、前記第1層間絶縁膜及び前記誘電体膜がエッチングされた部分を前記第2導電膜パターンより抵抗の低い物質で埋め込んで前記第1導電膜パターンに繋がれたセレクトラインを形成する段階と、を含むことを特徴とするナンドフラッシュメモリ素子の製造方法。前記第2導電膜パターンをエッチングして前記誘電体膜を露出させる段階で、前記誘電体膜は前記選択トランジスタ用第1導電膜パターンと同じ幅または前記選択トランジスタ用第1導電膜パターンより狭い幅で露出されることを特徴とする請求項11に記載のナンドフラッシュメモリ素子の製造方法。前記第2導電膜パターンをエッチングする前に前記第2導電膜パターン、前記誘電体膜及び前記第1導電膜パターンの側壁に沿ってスペーサを形成する段階をさらに含むことを特徴とする請求項11に記載のナンドフラッシュメモリ素子の製造方法。前記スペーサ及び前記誘電体膜は、前記第2導電膜パターンをエッチングする段階でエッチング停止膜として利用されることを特徴とする請求項13に記載のナンドフラッシュメモリ素子の製造方法。前記第1層間絶縁膜を形成する段階は、前記第2導電膜パターンがエッチングされた部分が埋め込まれるように第1絶縁膜を形成する段階と、前記第2導電膜パターンが露出されるように前記第1絶縁膜を平坦化する段階と、前記第2導電膜パターンを含んだ前記第1絶縁膜上に第2絶縁膜を形成する段階で構成されることを特徴とする請求項11に記載のナンドフラッシュメモリ素子の製造方法。前記第2絶縁膜を形成する段階以前に、シリサイド化工程を利用して前記第2導電膜パターンの上部を金属シリサイド膜に変化させる段階をさらに含むことを特徴とする請求項15に記載のナンドフラッシュメモリ素子の製造方法。前記第2導電膜は、ポリシリコン膜で形成することを特徴とする請求項11に記載のナンドフラッシュメモリ素子の製造方法。前記セレクトラインを形成する段階以後、前記セレクトラインを含んだ前記第1層間絶縁膜の上部に第2層間絶縁膜を形成する段階と、前記セレクトラインが露出されるように前記第2層間絶縁膜をエッチングする段階と、前記第2層間絶縁膜がエッチングされた部分を前記第2導電膜パターンより抵抗の低い物質で埋め込んで、前記セレクトラインに繋がれた補助配線を形成する段階と、をさらに含むことを特徴とする請求項11に記載のナンドフラッシュメモリ素子の製造方法。前記補助配線は、金属膜で形成することを特徴とする請求項18に記載のナンドフラッシュメモリ素子の製造方法。前記補助配線は、タングステン、コバルト、ニッケル、または金属シリサイド膜で形成することを特徴とする請求項18に記載のナンドフラッシュメモリ素子の製造方法。前記セレクトラインは、金属膜で形成することを特徴とする請求項11に記載のナンドフラッシュメモリ素子の製造方法。前記セレクトラインは、タングステン、コバルト、ニッケル、または金属シリサイド膜で形成することを特徴とする請求項11に記載のナンドフラッシュメモリ素子の製造方法。前記第1及び第2導電膜パターンを形成する段階以後、前記半導体基板に不純物イオンを注入して前記選択トランジスタの接合領域を形成する段階をさらに含むことを特徴とする請求項11に記載のナンドフラッシュメモリ素子の製造方法。前記第1層間絶縁膜及び前記誘電体膜をエッチングする段階で前記接合領域が露出され、前記セレクトラインを形成する段階で前記接合領域に繋がれた共通ソースラインが前記セレクトラインと同時に形成されることを特徴とする請求項23に記載のナンドフラッシュメモリ素子の製造方法。したがって、本発明は上記事情に鑑みてなされたものであって、その目的は、セレクトラインの抵抗を改善すると同時にナンドフラッシュメモリ素子の製造工程を単純化することができるナンドフラッシュメモリ素子及びその製造方法を提供する。上記目的を達成するための本発明の一実施例によるナンドフラッシュメモリ素子は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された選択トランジスタ及びメモリセル用第1導電膜パターンと、前記第1導電膜パターン上に形成された誘電体膜と、前記メモリセル用第1導電膜パターン上の前記誘電体膜上に形成された第2導電膜パターン、及び前記選択トランジスタ用第1導電膜パターンと繋がれて前記第2導電膜パターンより抵抗の低い物質で形成されたセレクトラインを含む。さらに、本発明の実施例によるナンドフラッシュメモリ素子の製造方法は、半導体基板上に第1導電膜、誘電体膜、及び第2導電膜を積層する段階と、前記第2導電膜、誘電体膜及び前記第1導電膜をエッチングして選択トランジスタ及びメモリセル用第1導電膜パターンと、第2導電膜パターンを形成する段階と、前記選択トランジスタ用第1導電膜パターン上部の前記第2導電膜パターンをエッチングして前記誘電体膜を露出させる段階と、前記第2導電膜パターンがエッチングされた部分が埋め込まれるように前記半導体基板上に第1層間絶縁膜を形成する段階と、前記選択トランジスタ用第1導電膜パターンが露出されるように前記第1層間絶縁膜及び前記誘電体膜をエッチングする段階と、前記第1層間絶縁膜及び前記誘電体膜がエッチングされた部分を前記第2導電膜パターンより抵抗の低い物質で埋め込んで前記第1導電膜パターンに繋がれたセレクトラインを形成する段階と、を含む。また、前記第2導電膜パターンをエッチングして前記誘電体膜を露出させる段階で、前記誘電体膜は前記選択トランジスタ用第1導電膜パターンと同じ幅または前記選択トランジスタ用第1導電膜パターンより狭い幅で露出される。また、前記第2導電膜パターンをエッチングする前に、前記第2導電膜パターン前記誘電体膜及び前記第1導電膜パターンの側壁に沿ってスペーサを形成する段階をさらに含む。前記スペーサ及び前記誘電体膜は、前記第2導電膜パターンをエッチングする段階でエッチング停止膜として用いられる。前記第1層間絶縁膜を形成する段階は、前記第2導電膜パターンがエッチングされた部分が埋め込まれるように第1絶縁膜を形成する段階と、前記第2導電膜パターンが露出されるように前記第1絶縁膜を平坦化する段階と、前記第2導電膜パターンを含んだ前記第1絶縁膜上に第2絶縁膜を形成する段階で構成することができる。前記第2絶縁膜を形成する段階以前に、シリサイド化工程を利用して前記第2導電膜パターンの上部を金属シリサイド膜に変化させる段階をさらに含む。また、前記第2導電膜はポリシリコン膜で形成する。前記セレクトラインを形成する段階以後、前記セレクトラインを含んだ前記第1層間絶縁膜の上部に第2層間絶縁膜を形成する段階と、前記セレクトラインが露出されるように前記第2層間絶縁膜をエッチングする段階と、前記第2層間絶縁膜がエッチングされた部分を前記第2導電膜パターンより抵抗の低い物質で埋め込んで、前記セレクトラインに繋がれた補助配線を形成する段階と、をさらに含む。前記補助配線及び前記セレクトラインは金属膜で形成する。例えば、前記補助配線及び前記セレクトラインはタングステン、コバルト、ニッケル、または金属シリサイド膜で形成することができる。前記第1及び第2導電膜パターンを形成する段階以後、前記半導体基板に不純物イオンを注入して前記選択トランジスタの接合領域を形成する段階をさらに含む。また、前記第1層間絶縁膜及び前記誘電体膜をエッチングする段階で前記接合領域が露出され、前記セレクトラインを形成する段階で前記接合領域に繋がれた共通ソースラインが前記セレクトラインと同時に形成される。以上のように、本発明によれば、ソースセレクトライン及びドレインセレクトラインを含むセレクトラインをメモリセルのワードラインとして利用される導電膜パターンより抵抗の低い物質で形成するので、セレクトラインの抵抗を改善することができる。また、本発明によれば、周辺領域にゲートコンタクト構造を形成するための工程を利用してセレクトラインと選択トランジスタ用第1導電膜を電気的に連結させるコンタクト構造を形成する。したがって、本発明はセレクトラインと選択トランジスタ用第1導電膜を電気的に連結させるために誘電体膜にコンタクトホールを形成するマスク工程を別に実施しなくても良いので、素子の製造工程を単純化することができ、かつ素子の製造コストを低減することができる。このように、本発明ではゲートパターンをパターニングした後、誘電体膜をエッチングする。したがって、本発明では誘電体膜に形成されたコンタクトホールの整列誤差によってゲートパターンをパターニングする過程で誘電体膜に形成されたコンタクトホールを介して半導体基板まで露出して損傷されるような問題が基本的に防止されることができる。その結果、本発明では誘電体膜に形成されたコンタクトホールの整列マージンを考慮してセレクトラインの幅を狭めるのに制限を置かなくても良いので、セレクトラインの幅を充分に狭めることができる。以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下開示される実施例に限定されるものではなく、互いに異なる多様な形態に具現することができ、単に本発明の実施例は、本発明の開示が通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。一方、ある膜が他の膜または半導体基板の上にあると記載される場合に、前記ある膜は前記他の膜または半導体基板に直接接触して存在することができ、またはその間に第3の膜が介在されられることも可能である。また、図面で各層の厚さや大きさは説明の便宜及び明確性のためにやや誇張されている。そして、図面上で同一符号は同じ要素を指称する。図3及び図4は、本発明の第1実施例によるナンドフラッシュメモリ素子を説明するための図面である。特に、図3は本発明の第1実施例によるナンドフラッシュメモリ素子の平面図であり、図4は図3に示された本発明の第1実施例によるナンドフラッシュメモリ素子を線IIに沿って切り取って示した断面図である。また、図3及び図4はナンドフラッシュメモリ素子のセルアレイ領域を図示した図面である。図3及び図4を参照すれば、本発明の第1実施例によるナンドフラッシュメモリ素子のセルアレイ領域には多数のドレインセレクトラインDSL及び多数のソースセレクトラインSSLを含むセレクトラインと、ドレインセレクトラインDSLとソースセレクトラインSSLとの間に形成された多数のワードラインWLを含む。ソースセレクトラインSSL、ドレインセレクトラインDSLと、これらの間に形成された多数のワードラインWLを含む配列は、共通ソースラインCSLまたはドレインコンタクトDCTを基準に対称されるように繰り返される。その結果、共通ソースラインCSLを間に置いて二つのソースセレクトラインSSLが互いに対向して形成され、ドレインコンタクトDCTを間に置いて二つのドレインセレクトラインDSLが互いに対向して形成される。そして、ドレインセレクトラインDSLに繋がれたドレイン選択トランジスタと、ソースセレクトラインSSLに繋がれたソース選択トランジスタと、ワードラインWLに繋がれたメモリセルは、半導体基板101に形成された接合領域101aを介して活性領域A内で直列に連結される。上述のソースセレクトラインSSL、ワードラインWL、ドレインセレクトラインDSL、及び共通ソースラインCSLは、互いに並んで形成されて、半導体基板101の活性領域A及び素子分離構造Bに交差する。半導体基板101の活性領域Aは、半導体基板101を所定の深みでエッチングした後、半導体基板101のエッチングされた部分を絶縁物質で埋め込んで形成した素子分離構造Bによって分離されたものである。半導体基板101の活性領域A上には、ゲート絶縁膜103及び第1導電膜パターン105が形成される。第1導電膜パターン105は、選択トランジスタ及びメモリセルのゲートとして利用される。より具体的には、ワードラインWLの下部のメモリセル用第1導電膜パターン105は、電荷を格納するためのフローティングゲートとして利用され、ソース及びドレインセレクトラインDSL、SSL下部の選択トランジスタ用第1導電膜パターン105は、選択トランジスタのゲートとして利用される。このような第1導電膜パターン105は、ポリシリコンによって形成される。一方、多数のワードラインWLのうちソースセレクトラインSSLとドレインセレクトラインDSLに隣接したエッジワードラインはディスターブDisTurbを防止するためのパスワードラインとして利用されうる。このようなパスワードライン下部の第1導電膜パターン105は、電荷格納膜として利用されず、ダミーパターンになる。第1導電膜パターン105上には、誘電体膜107が形成される。誘電体膜107は第1導電膜パターン105の上部のみならず、ワードラインWLが形成された方向に沿って素子分離構造Bの上にも形成される。誘電体膜107上には活性領域Aと交差する第2導電膜パターン109が形成される。第2導電膜パターン109は、ポリシリコン膜109aと、金属シリサイド膜109bの積層構造で形成することができる。金属シリサイド膜109bは、ポリシリコン膜109aより抵抗の低いコバルトシリサイド膜CoSi2、ニッケルシリサイド膜NiSiでもよく、シリサイド化工程によって形成することができる。上述した第2導電膜パターン109の一部は、ワードラインWLになり、残りの一部はダミーパターンになる。ダミーパターンとしての第2導電膜パターン109は、リセス領域T1aの側壁に残留する。リセス領域T1aは、第1導電膜パターン105上部の誘電体膜107一部を露出させ、ワードラインWLと並んでライン形態で形成されるか、ワードラインWLに沿って並んで配列された多数のホール形態で形成することができる。このようなリセス領域T1aの内部は、第1層間絶縁膜113で埋め込まれる。第1層間絶縁膜113は、第1及び第2絶縁膜113a、113bを含むことができる。第1絶縁膜113aはシリサイド化工程進行の際、ポリシリコン膜が露出されるように平坦化工程を実施した後、リセス領域T1aの内部と、接合領域101aの上部に残留するものである。第2絶縁膜113bは、ワードラインWLと補助配線等の上部配線を絶縁するために第2導電膜パターン109と平坦化された第1絶縁膜113aの上部に形成されたものである。第1導電膜パターン105のうち、選択トランジスタ用第1導電膜パターン105は、第1層間絶縁膜113、及びリセス領域T1a底面の誘電体膜107を貫通して形成された第1トレンチT1によって露出される。このような第1トレンチT1の内部にソースセレクトラインSSL及びドレインセレクトラインDSLが形成される。これにより、ソースセレクトラインSSL及びドレインセレクトラインDSLを含んだセレクトラインは、選択トランジスタ用第1導電膜パターン105と電気的に連結される。これによって、選択トランジスタ用第1導電膜パターン105には、データが格納されることなく、選択トランジスタのゲート電極として利用される。ソースセレクトラインSSL及びドレインセレクトラインDSLは、共通ソースラインCSL及びドレインコンタクトDCTのドレインコンタクトプラグ117と同じ物質で形成される。ここで、共通ソースラインCSLは、第1層間絶縁膜113を貫通してソースセレクトラインSSLの間の接合領域101a及び素子分離構造Bを露出させて、活性領域Aと交差されるように形成された第2トレンチT2の内部に形成される。これにより、共通ソースラインCSLはソースセレクトラインSSLの間のソース選択トランジスタの接合領域101aに接続されて活性領域Aと交差されるように形成される。そして、ドレインコンタクトプラグ117は、第1層間絶縁膜113を貫通してドレインセレクトラインDSLの間の活性領域Aに形成された接合領域101aを露出させるドレインコンタクトホールH1の内部に形成される。これにより、ドレインコンタクトプラグ117は、ドレインセレクトラインDSLの間でドレイン選択トランジスタの接合領域101aに接続される。上述したソースセレクトラインSSL、ドレインセレクトラインDSL、共通ソースラインCSL及びドレインコンタクトプラグ117は、第2導電膜パターン109より抵抗の低い金属膜で形成され、例えば、タングステンW、コバルトCo、ニッケルNiを利用して形成することができ、かつ第2導電膜パターン109より抵抗の低い金属シリサイド膜で形成することができる。このように本発明では、ソースセレクトラインSSL及びドレインセレクトラインDSLが抵抗の低い金属で形成されるので、ソースセレクトラインSSL及びドレインセレクトラインDSLの抵抗を改善することができる。ソースセレクトラインSSL及びドレインセレクトラインDSLは、第1補助配線121aに繋がれ、ソースセレクトラインSSL及びドレインセレクトラインDSLの抵抗をさらに改善することができる。これは、第1補助配線121aが共通ソースラインCSLの抵抗を改善するための第2補助配線121b及びドレインコンタクトDCTのドレインコンタクトパッド121cと同様に第2導電膜パターン109より抵抗の低いタングステンW、コバルトCo、ニッケルNiのような金属や、第2導電膜パターン109より抵抗の低い金属シリサイド膜で形成されるからである。第1補助配線121aは、第2層間絶縁膜119を貫通してソースセレクトラインSSLまたはドレインセレクトラインDSLを露出させ、ソースセレクトラインSSLまたはドレインセレクトラインDSLに並んで形成された第3トレンチT3の内部に形成される。第3トレンチT3はソースセレクトラインSSL及びドレインセレクトラインDSLの幅より広く形成することができる。第2補助配線121bは、第2層間絶縁膜119を貫通して共通ソースラインCSLを露出させて共通ソースラインCSLと並んで形成された第4トレンチT4の内部と、第2層間絶縁膜119を貫通して第1層間絶縁膜113を露出させ、ワードラインWLと並んで形成された第5トレンチT5の内部に形成される。第5トレンチT5の幅は、ワードラインWLの幅より広く形成することができる。ドレインコンタクトパッド121cは、第2層間絶縁膜119を貫通してドレインコンタクトプラグ117を露出させるドレインパッドホールH2の内部に形成される。ドレインパッドホールH2の幅は、ドレインコンタクトホールH1の幅より大きいサイズで形成することができる。これにより、ドレインコンタクトパッド121cは、ドレインコンタクトプラグ117を経由してドレインセレクトラインDSLの間の接合領域101aに接続される。図面に図示しなかったが、前記において第3ないし第5トレンチT3、T4、T5は、半導体基板101に含まれたストラッピング領域を間に置いて分離されるように形成することができる。この場合、第3ないし第5トレンチT3、T4、T5内に形成された補助配線は、必要に応じてストラッピング領域に設けられた別途のコンタクト構造を利用して電気的に連結させることができる。上述したように、本発明の第1実施例によるナンドフラッシュメモリ素子は、ソース及びドレインセレクトラインをワードライン用第2導電膜パターンより抵抗の低い物質で形成するため、ソース及びドレインセレクトラインの抵抗を改善することができる。以下、図5Aないし図5Hは、本発明の第1実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。特に、図5Aないし図5Hは図3に図示された線II方向に沿って切り取った断面を示した図面である。図5Aを参照すれば、半導体基板101上部に形成されたゲート絶縁膜103上に第1導電膜パターン105、誘電体膜107、及び第2導電膜パターンのポリシリコン膜109aの積層構造で形成された多数のゲートパターンSSG、CG、DSGを形成する。以後、ゲートパターンSSG、CG、DSGの間の半導体基板101に不純物イオンを注入して接合領域101aを形成する。接合領域101aはストリングのソースとして利用されるソース選択トランジスタの接合領域と、ストリングのドレインとして利用されるドレイン選択トランジスタの接合領域と、ストリングを構成するメモリセルを直列に連結するメモリセルの接合領域を含む。ゲート絶縁膜103は、酸化膜で形成されて酸化工程を通じて形成することができる。酸化工程を通じて形成されたゲート絶縁膜103は、シリコン酸化膜で形成することができる。ゲートパターンSSG、CG、DSGは、ソースセレクトゲートSSG、セルゲートCG、ドレインセレクトゲートDSGを含む。セルゲートCGは、ソース及びドレインセレクトゲートSSG、DSGよりさらに稠密に形成される。以下、ゲートパターンSSG、CG、DSGの形成工程の一例をより具体的に説明する。まず、ゲート絶縁膜103の上部に第1導電膜を形成する。第1導電膜は、セルゲートの電荷格納膜であるフローティングゲート、またはソース及びドレイン選択トランジスタのゲートとして利用される導電膜であり、ポリシリコン膜で形成することができる。上述した第1導電膜の上部に素子分離ハードマスクパターン図示せずを形成する。以後、素子分離ハードマスクパターンをエッチングバリヤーで利用して第1導電膜、ゲート絶縁膜103及び半導体基板101をエッチングして半導体基板101に素子分離トレンチ図示せずを形成する。素子分離トレンチ形成後、素子分離トレンチの内部を絶縁物で埋め込んで素子分離膜図示せずを形成して素子分離構造を完成する。素子分離構造が形成されていない半導体基板101の領域は活性領域に定義される。これにより、活性領域の上部にはゲート絶縁膜103及び第1導電膜が残留する。素子分離構造形成後、素子分離ハードマスクパターンは除去される。以後、残留する第1導電膜の表面及び素子分離構造の表面に誘電体膜107を形成する。この際、誘電体膜107は酸化膜/窒化膜/酸化膜が積層されたONO構造で形成することができる。一方、誘電体膜107は、第1導電膜の側壁の間の空間を満たさないようにその厚さが制御されることが好ましい。誘電体膜107形成後、誘電体膜107の上部にポリシリコン膜109aを形成し、ポリシコン膜109aの上部にゲートハードマスクパターン151を形成する。上述したように本発明では、ポリシリコン膜109aを形成する前に誘電体膜107にコンタクトホールを形成する工程を進行しない。これによって、本発明では誘電体膜107にコンタクトホールを形成する過程で、保護膜の役目をするキャッピング膜をポリシリコン膜109aを形成する前に別に形成しなくても良い。ゲートハードマスクパターン151は、ワードライン、ソースセレクトライン、ドレインセレクトラインが形成される領域を定義するパターンであり、酸化膜で形成されるか、窒化膜及び酸化膜の積層構造で形成することができる。上述したゲートハードマスクパターン151をエッチングバリヤーでゲート絶縁膜103が露出されるまでポリシリコン膜109a、誘電体膜107、及び第1導電膜105をエッチングする。これにより、第1導電膜パターン105、誘電体膜107、及びポリシリコン膜109aが積層されたゲートパターンSSG、CG、DSGが形成される。ここで、セルゲートCGの第1導電膜パターン105は、メモリセルのフローティングゲートとして利用され、ソース及びドレインセレクトゲートSSG、DSGの第1導電膜パターン105は選択トランジスタのゲートとして利用される。一方、ゲートハードマスクパターン151をエッチングバリヤーとして利用したエッチング工程の際、ゲート絶縁膜103をもエッチングされうる。ゲートパターンSSG、CG、DSG及び接合領域101aが形成された半導体基板の上部にはスペーサ膜をさらに形成することができる。この際、スペーサ膜は隣接したソースセレクトゲートSSGの間の空間及び隣接したドレインセレクトゲートDSGの間の空間を満たさないようにその厚さが制御されることが好ましい。このようなスペーサ膜は、エッチバックetch-backエッチング工程などを利用して半導体基板101が露出されるまでエッチングされる。これにより、スペーサ膜はゲートパターンSSG、CG、DSGの側壁にスペーサ111で残留する。一方、セルゲートCGはソース及びドレインセレクトゲートSSG、DSGより稠密に形成されるので、隣接したセルゲートCGの間の空間はスペーサ111によって埋め込めることができる。一方、ゲートパターンSSG、CG、DSGを形成するためのエッチング工程は、半導体基板101が損傷されることを防止するためにエッチング選択比の差を利用して誘電体膜107をエッチング停止膜として利用する工程を含む。この際、誘電体膜107にコンタクトホールを形成した後、ゲートパターンSSG、CG、DSGを形成するためのエッチング工程を進行することになれば、誘電体膜107のコンタクトホールが整列誤差によって誘電体膜107がエッチング停止膜として残留しなければならない部分に形成されうる。この場合、ゲートパターニング工程の際、特定部分で誘電体膜107がエッチング停止膜として残留しないので、その下部の膜が過度にエッチングされて半導体基板101まで損傷されることがありえる。したがって、誘電体膜107にコンタクトホールを形成した後、ゲートパターンSSG、CG、DSGをパターニングする場合に誘電体膜107に形成されるコンタクトホールの整列マージンが確保されなければならないので、ソースセレクトライン及びドレインセレクトラインの幅を減らすのに制限が伴う。一方、本発明の実施例では、誘電体膜107にコンタクトホールを形成していない状態でゲートパターンSSG、CG、DSGを形成するためのエッチング工程を実施するので、ゲートパターンSSG、CG、DSGを形成するためのエッチング工程の際、誘電体膜107をエッチング停止膜として利用するのに問題がない。したがって、本発明ではゲートパターンSSG、CG、DSGを形成するためのエッチング工程の際、誘電体膜107をエッチング停止膜として利用して半導体基板101が損傷されるような問題を改善することができる。また、本発明ではゲートパターンSSG、CG、DSGを形成する前に形成される誘電体膜コンタクトホールの整列マージンを確保するためにソースセレクトライン及びドレインセレクトラインの幅を減らすのに制限を置く必要がないので、より高集積化されたメモリ素子を提供することができる。図5Bを参照すれば、選択トランジスタ用第1導電膜パターン105上部のポリシリコン膜109aをエッチングして誘電体膜を露出させる。より詳細には、ソースセレクトゲートSSG、及びドレインセレクトゲートDSGのポリシリコン膜109aをエッチングしてソースセレクトゲートSSG、及びドレインセレクトゲートDSGの誘電体膜107を露出させるリセス領域T1aを形成する。この際、リセス領域T1aの幅は第1導電膜パターン105の幅より狭く形成することができる。本発明でリセス領域T1aは、周辺領域の駆動ゲートにゲートコンタクトホールを形成するために実施されるマスク工程を利用して形成する。これによって、リセス領域T1aを形成してもマスク工程が追加されるのではない。図6は、セルアレイ領域に形成されたメモリセルを駆動させるための回路素子が形成される周辺領域の一部を示した断面図である。図6を参照すれば、周辺領域の回路素子を構成する駆動ゲートDGは、メモリセルアレイ領域での場合と同様に、半導体基板101上に形成されたゲート絶縁膜103の上部に積層された第1導電膜パターン105、誘電体膜107、及びポリシリコン膜109aを含む。周辺領域の第1導電膜パターン105、誘電体膜107、及びポリシリコン膜109aは駆動ゲートDGが形成される領域を定義するゲートハードマスクパターン151をエッチングバリヤーとして利用してパターニングされる。このような駆動ゲートDGの側壁にもスペーサ111が形成され、駆動ゲートDG両側の半導体基板101には駆動ゲートDGのソースまたはドレインとして利用される接合領域101bが形成される。駆動ゲートDGの第1導電膜パターン105は、フローティングゲートとして利用されるのではないので、駆動ゲートDGの第1導電膜パターン105及びポリシリコン膜パターン109aは電気的に連結されなければならない。したがって、駆動ゲートDGの第1導電膜105及びポリシリコン膜109aを電気的に連結するためのコンタクト構造を形成するために、ゲートハードマスクパターン151及びポリシリコン膜109aを貫通して誘電体膜107を露出させるゲートコンタクトホールGCを形成する。後続工程でゲートコンタクトホールGCを介して露出された誘電体膜107が除去され、ゲートコンタクトホールGC及び誘電体膜107が除去された部分に導電物質が満たされて駆動ゲートDGの第1導電膜パターン105及びポリシリコン膜109aが電気的に連結されうる。図5Cを参照すれば、第1絶縁膜113aでソースセレクトゲートSSGの間の空間及びドレインセレクトゲートDSGの間の空間と、リセス領域T1aを満たす。第1層間絶縁膜として利用される第1絶縁膜113aは、ポリシリコン膜109aの上面より高く形成された後、ポリシリコン膜109aが露出されるように平坦化することができる。これは、後続して形成される金属膜155がポリシリコン膜109aと接触されうるようにしてシリサイド化工程を進行するためである。第1絶縁膜113aの平坦化以後形成された金属膜155は、シリサイド化のためのものであり、低抵抗のコバルトシリサイドCoSi2またはニッケルシリサイドNiSiを形成するためにコバルト膜またはニッケル膜を利用して形成することができる。図5Dを参照すれば、金属膜からの金属をポリシリコン膜に拡散させる1次アニール工程、1次アニール工程後残留する金属膜を除去する工程、及びターゲットになる低抵抗の金属シリサイド膜109bを形成するための2次アニール工程を含むシリサイド化工程を施す。これにより、ポリシリコン膜上部が金属シリサイド膜109bに変化されてポリシリコン膜109a及び金属シリサイド膜109bが積層された構造の第2導電膜パターン109が形成される。このような第2導電膜パターン109のうちメモリセル用第1導電膜パターン105上部に形成された第2導電膜パターン109は、ワードラインWLになり、選択トランジスタ用第1導電膜パターン105上部に形成された第2導電膜パターン109はダミーパターンになる。図5Eを参照すれば、金属シリサイド膜109bが形成された半導体基板101の上部に第1層間絶縁膜113として利用される第2絶縁膜113bを形成する。第2絶縁膜113bは、第1絶縁膜113aと同じ物質で形成することができ、例えば、酸化膜を利用して形成することができる。第1及び第2絶縁膜113a、113bを含む第1層間絶縁膜113の形成後、第1層間絶縁膜113の一部及び誘電体膜107の一部をエッチングして第1及び第2トレンチT1、T2とドレインコンタクトホールH1を形成する。第1及び第2トレンチT1、T2とドレインコンタクトホールH1は、ハードマスクパターンをエッチングバリヤーとして利用し、第1層間絶縁膜113及び誘電体膜107をエッチングした後、ハードマスクパターンを除去することで形成することができる。第1トレンチT1は、リセス領域上部の第2絶縁膜113b、リセス領域内部の第1絶縁膜113a及びリセス領域底面の誘電体膜107を除去することで形成される。このような第1トレンチT1の形成で選択トランジスタ用第1導電膜パターン105が露出される。この際、第1トレンチT1の側壁には第1絶縁膜113aが一部残留することがありえる。第2トレンチT2は、隣接したソースセレクトラインSSLの間の接合領域101aが露出されるようにソースセレクトラインSSLの間の第1及び第2絶縁膜113a、113bを除去することで形成される。ドレインコンタクトホールH1は、隣接したドレインセレクトラインDSLの間の接合領域101aが露出されるようにドレインセレクトラインDSLの間の第1及び第2絶縁膜113a、113bを除去することで形成される。図5Fを参照すれば、第1及び第2トレンチT1、T2とドレインコンタクトホールH1の内部をタングステンWのように抵抗の低い金属で満たしてソースセレクトラインSSL、ドレインセレクトラインDSL、共通ソースラインCSL、及びドレインコンタクトプラグ117を形成する。ソースセレクトラインSSL、ドレインセレクトラインDSL、共通ソースラインCSL、及びドレインコンタクトプラグ117は、第1層間絶縁膜113の表面より高く金属膜を形成した後、第1層間絶縁膜113が露出されるように金属膜を平坦化させることで形成することができる。図5Gを参照すれば、ソースセレクトラインSSL、ドレインセレクトラインDSL、共通ソースラインCSL、及びドレインコンタクトプラグ117が形成された半導体基板101の上部に第2層間絶縁膜119を形成する。第2層間絶縁膜119は、酸化膜を利用して形成することができる。第2層間絶縁膜119の形成後、第2層間絶縁膜119の一部をエッチングして第3ないし第5トレンチT3、T4、T5とドレインパッドホールH2を形成する。第3ないし第5トレンチT3、T4、T5と、ドレインパッドホールH2はハードマスクパターンをエッチングバリヤーとして利用し、第2層間絶縁膜119をエッチングした後、ハードマスクパターンを除去することで形成することができる。第3トレンチT3は、ソースセレクトラインSSL及びドレインセレクトラインDSL上部の第2層間絶縁膜119を除去することで形成される。このような第3トレンチT3の形成によってソースセレクトラインSSL及びドレインセレクトラインDSLが露出される。第4トレンチT4は、共通ソースラインCSL上部の第2層間絶縁膜119を除去することで形成される。このような第4トレンチT4の形成によって共通ソースラインCSLが露出される。第5トレンチT5は、ワードラインWL上部の第2層間絶縁膜119を除去することで形成される。このような第5トレンチT5の形成によって第1層間絶縁膜113が露出される。ドレインパッドホールH2は、ドレインコンタクトプラグ117上部の第2層間絶縁膜119を除去することで形成される。このようなドレインパッドホールH2の形成によってドレインコンタクトプラグ117が露出される。図5Hを参照すれば、第3ないし第5トレンチT3、T4、T5とドレインパッドホールH2の内部をタングステンW、コバルトCo、ニッケルNiのように抵抗の低い金属、または第2導電膜パターン109より抵抗の低い金属シリサイド膜で形成された導電膜で満たして、第1及び第2補助配線121a、121bと、ドレインコンタクトパッド121cを形成する。第1補助配線121a、第2補助配線121b、及びドレインコンタクトパッド121cは第2層間絶縁膜119の表面より高く金属膜を形成した後、第2層間絶縁膜119が露出されるように導電膜を平坦化させることで形成することができる。このように本発明は、誘電体膜にトレンチを形成する前、ゲートパターンのパターニングを完了するので、ゲートパターンをパターニングする時、一部領域に誘電体膜がエッチング停止膜の役目ができなくて発生するような問題を基本的に防止することができる。そして、本発明は、ソースセレクトライン及びドレインセレクトラインを含むセレクトラインをワードライン用導電膜パターンより抵抗の低い物質で形成するので、セレクトラインの抵抗を改善することができる。また、本発明では誘電体膜上部にポリシリコン膜などの導電膜を形成する前、誘電体膜にコンタクトホールを形成するための工程を省略することができるので、素子の製造工程を単純化することができ、素子の製造コストを低減することができる。図7は、本発明の第2実施例によるナンドフラッシュメモリ素子及びその製造方法を順次に説明するための断面図である。本発明の第2実施例によるナンドフラッシュメモリ素子は、リセス領域T1aを形成する時一部領域でポリシリコン膜209aがダミーパターンとして残留しないようにする。この際、誘電体膜207のみならず、スペーサ211がエッチング停止膜として利用されうる。この場合、リセス領域T1’の幅は、選択トランジスタ用第1導電膜パターン205の幅と同じく形成され、選択トランジスタ用第1導電膜パターン205の上部に形成された誘電体膜207が選択トランジスタ用第1導電膜パターン205と同じ幅で露出される。一方、本発明の第2実施例において、リセス領域T1aを形成する前に実施される工程は、本発明の第1実施例と同様である。すなわち、ゲートハードマスクパターン215をエッチングバリヤーとして利用してゲート絶縁膜203上に第1導電膜パターン205、誘電体膜207、ポリシリコン膜209aが積層されたゲートパターンSSG、DSG、CGを形成する工程、接合領域201aを形成する工程、スペーサ211を形成する工程は、本発明の第1実施例と同様である。ゲート絶縁膜203は、半導体基板201上部に形成されたのである。また、本発明の第2実施例でリセス領域T1aを形成した後実施される工程をも本発明の第1実施例と同様である。以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。