第1のゲートと、該第1のゲートよりも下層に形成された第1及び第2の不純物拡散領域とを有する第1の半導体素子と、前記第1のゲートと対向して接合された第2のゲートと、該第2のゲートよりも上層に形成された第3及び第4の不純物拡散領域とを有する第2の半導体素子と、を有することを特徴とする積層型半導体装置。第1の金属配線が表面に形成された第1のゲートと、該第1のゲートよりも下層に形成された第1及び第2の不純物拡散領域とを有する第1の半導体素子と、第2の金属配線が表面に形成され、該第2の金属配線が前記第1の金属配線と対向して接合された第2のゲートと、該第2のゲートよりも上層に形成された第3及び第4の不純物拡散領域とを有する第2の半導体素子と、を有することを特徴とする積層型半導体装置。前記第1の半導体素子は第1の基板に形成され、前記第2の半導体素子は第2の基板に形成され、前記第1の基板の前記第1のゲートの反対面には第1の絶縁膜が設けられ、前記第2の基板の前記第2のゲートの反対面には第2の絶縁膜が設けられ、前記第1の絶縁膜の表面には接地電位とされた支持基板が設けられ、前記第2の絶縁膜の表面には、前記第1の半導体素子及び前記第2の半導体素子に接続された電極が設けられたことを特徴とする請求項1又は2に記載の積層型半導体装置。前記第1及び第2の半導体素子は、MOSトランジスタであることを特徴とする請求項1乃至3のいずれか一項に記載の積層型半導体装置。前記第1の半導体素子はPチャネルMOSトランジスタであり、前記第2の半導体素子はNチャネルMOSトランジスタであり、前記NチャネルMOSトランジスタ及び前記PチャネルMOSトランジスタのドレイン同士が接続されたCMOSであることを特徴とする請求項4に記載の積層型半導体装置。第1の基板の表面近傍に第1のゲートが配置されるように第1の半導体素子を形成する工程と、第2の基板の表面近傍に第2のゲートが配置されるように第2の半導体素子を形成する工程と、前記第1及び第2の基板の表面を平坦化する工程と、前記第1のゲートと前記第2のゲートが対向するように前記第1の基板と前記第2の基板を配置し、直接接合により前記第1の基板と前記第2の基板とを接合する工程と、を有することを特徴とする積層型半導体装置の製造方法。前記第1の半導体素子を形成する工程は、前記第1のゲート上に第1の金属配線を形成する工程を含み、前記第2の半導体素子を形成する工程は、前記第2のゲート上に第2の金属配線を形成する工程を含み、前記第1の基板と前記第2の基板とを接合する工程において、前記第1の金属配線と前記第2の金属配線とを接合することを特徴とする請求項6に記載の積層型半導体装置の製造方法。前記第1及び第2の基板の表面を平坦化する工程において、前記第1及び第2のゲートが前記第1及び第2の基板の表面上に平坦に露出した状態となり、前記第1の基板と前記第2の基板とを接合する工程において、前記第1のゲートと前記第2のゲートとを接合することを特徴とする請求項6に記載の積層型半導体装置の製造方法。しかしながら、上述の特許文献1に記載の積層型半導体装置の製造方法で製造された積層型半導体装置では、上層のMOSトランジスタ470については、その背面に接地電極が無いため、回路の動作が不安定になるおそれがあるという問題があった。図2は、特許文献1に記載された積層型半導体装置の回路動作を安定させるための構成を示した図である。図2に示すように、図1dに示された積層型半導体装置の回路動作を安定させるため、上層の基板の裏面に接地電極540を形成しておくことが考えられる。しかしながら、図2に記載の構成では、下地基板490のMOSトランジスタ470のゲート460と接地電極540とが近接しているため、ゲート460の寄生容量550が増加してしまう。寄生容量550の増加は、回路動作の高速化に障害となるという問題があり、このことは広く知られている。一方、薄膜状のLSIチップを3次元的に貼り合わせて集積した3次元半導体チップが知られている例えば、特許文献2参照。かかる3次元半導体チップは、LSIチップの基板に、3次元半導体チップの外に通じる溝を形成し、その溝に放熱用材料を埋め込んだ構成を有する。かかる3次元半導体チップによれば、積層する基板間に空間があるため、下地基板のゲートと上層の基板間の距離大きくなり、ゲートの寄生容量は小さくなる。よって、回路動作の高速性を犠牲にせずに積層化が可能となる。しかしながら、特許文献2に記載の構成では、基板間をバンプで接続するため、接続ピッチを小さくすることが難しく、図1や図2に示した構成と比較すると、層間接続の高密度化という点では不利であるという問題がある。まとめると、特許文献1、2に記載された従来の半導体装置の構成では、回路の高速化と層間接続の高密度化とを両立することが難しいという問題があった。そこで、本発明は、接続電極のピッチを大きくせずにゲートの寄生容量を小さくすることができ、回路の高速化と層間接続の高密度化の両立が図れる積層型半導体装置及びその製造方法を提供することを目的とする。上記目的を達成するため、本発明の一態様に係る積層型半導体装置は、第1のゲートと、該第1のゲートよりも下層に形成された第1及び第2の不純物拡散領域とを有する第1の半導体素子と、前記第1のゲートと対向して接合された第2のゲートと、該第2のゲートよりも上層に形成された第3及び第4の不純物拡散領域とを有する第2の半導体素子と、を有することを特徴とする。本発明の他の態様に係る半導体装置は、第1の金属配線が表面に形成された第1のゲートと、該第1のゲートよりも下層に形成された第1及び第2の不純物拡散領域とを有する第1の半導体素子と、第2の金属配線が表面に形成され、該第2の金属配線が前記第1の金属配線と対向して接合された第2のゲートと、該第2のゲートよりも上層に形成された第3及び第4の不純物拡散領域とを有する第2の半導体素子と、を有することを特徴とする。また、前記第1の半導体素子は第1の基板に形成され、前記第2の半導体素子は第2の基板に形成され、前記第1の基板の前記第1のゲートの反対面には第1の絶縁膜が設けられ、前記第2の基板の前記第2のゲートの反対面には第2の絶縁膜が設けられ、前記第1の絶縁膜の表面には接地電位とされた支持基板が設けられ、前記第2の絶縁膜の表面には、前記第1の半導体素子及び前記第2の半導体素子に接続された電極が設けられることが好ましい。また、前記第1及び第2の半導体素子は、MOSトランジスタであってもよい。また、前記第1の半導体素子はPチャネルMOSトランジスタであり、前記第2の半導体素子はNチャネルMOSトランジスタであり、前記NチャネルMOSトランジスタ及び前記PチャネルMOSトランジスタのドレイン同士が接続されたCMOSであってもよい。本発明の他の一態様に係る積層型半導体装置の製造方法は、第1の基板の表面近傍に第1のゲートが配置されるように第1の半導体素子を形成する工程と、第2の基板の表面近傍に第2のゲートが配置されるように第2の半導体素子を形成する工程と、前記第1及び第2の基板の表面を平坦化する工程と、前記第1のゲートと前記第2のゲートが対向するように前記第1の基板と前記第2の基板を配置し、直接接合により前記第1の基板と前記第2の基板とを接合する工程と、を有することを特徴とする。また、前記第1の半導体素子を形成する工程は、前記第1のゲート上に第1の金属配線を形成する工程を含み、前記第2の半導体素子を形成する工程は、前記第2のゲート上に第2の金属配線を形成する工程を含み、前記第1の基板と前記第2の基板とを接合する工程において、前記第1の金属配線と前記第2の金属配線とを接合するようにしてもよい。また、前記第1及び第2の基板の表面を平坦化する工程において、前記第1及び第2のゲートが前記第1及び第2の基板の表面上に平坦に露出した状態となり、前記第1の基板と前記第2の基板とを接合する工程において、前記第1のゲートと前記第2のゲートとを接合するようにしてもよい。本発明によれば、回路動作を高速化できるとともに、層間接続の高密度化を図ることができる。以下、図面を参照して、本発明を実施するための形態の説明を行う。図3は、本発明の実施例1に係る積層型半導体装置の一例を示した断面図である。図3において、実施例1に係る積層型半導体装置は、下地基板90と、積層基板95と、電極100と、層間絶縁膜110と、入力電極120と、出力電極121とを有する。下地基板90及び積層基板95は、互いに独立して作製された後、下地基板90上に積層基板95が積層されて接合された構成を有する。下地基板90には、PチャネルMOSトランジスタ70が形成され、積層基板95には、NチャネルMOSトランジスタ75が形成されている。下地基板90上に積層基板95が積層されることにより、PチャネルMOSトランジスタ70とNチャネルMOSトランジスタ75とは、相補型に接続された構成を有する。また、積層基板95上に設けられた電極100、層間絶縁膜110、入力電極120及び出力電極121は、PチャネルMOSトランジスタ70及びNチャネルMOSトランジスタ75の双方の回路動作を行うために、両者に共通に設けられた領域となっている。下地基板90は、支持基板10と、埋め込み酸化膜層20と、活性層30と、絶縁膜50とを有する。支持基板10と、埋め込み酸化膜層20と、活性層30は、SOI基板40を構成する。活性層30には、ソース領域31と、チャネル領域32と、ドレイン領域33と、絶縁分離領域34とが、横方向に並んで形成されている。活性層30の上には、絶縁膜50が形成されており、絶縁膜50内にゲート60が形成されている。また、ゲート60の表面上に金属配線80が形成され、ドレイン33上に金属配線81が形成されている。また、ソース31上には、コンタクトホール131が形成されている。ゲート60は、下地基板90の表面近傍に形成されている。下地基板90に形成されているゲート60と、ソース領域31と、チャネル領域32と、ドレイン領域33とで、PチャネルMOSトランジスタ70を形成する。ソース領域31とドレイン領域33はP型不純物拡散領域として形成され、チャネル領域32はN型不純物拡散領域として形成されている。ゲート60に負電圧が印加されたときに、N型のチャネル領域32がP型に反転し、ソース領域31とドレイン領域33とが導通するというトランジスタ動作を行う。支持基板10は、グランドに接続されて接地電位に設定されており、積層型半導体装置の回路動作を安定させるようになっている。支持基板10は、導電性を有する種々の基板で構成され得るが、例えば、不純物濃度が高められて導電性が高くなったシリコン基板で構成されてもよい。埋め込み酸化膜層20は、酸化膜以外にも、種々の絶縁膜で構成することができるが、好適にはSiO2で構成される。活性層30は、シリコンの活性層で構成される。ソース領域31、チャネル領域32及びドレイン領域33を構成する領域には、不純物がドープされ、P型不純物拡散領域又はN型不純物拡散領域に構成される。また、絶縁分離領域34は、例えば、活性層30にトレンチを形成した後、SiO2等の絶縁膜をCVDChemicalVaporDeposition、化学的気相成長法で埋め込むことにより形成してよい。支持基板10、埋め込み酸化膜層20及び活性層30の積層体は、SOI基板40として一体となって市販されているので、積層体を形成する工程を行うことなく、直接的に活性層30に不純物拡散領域31~33を形成することができる。絶縁膜50は、絶縁性を有する種々の膜から構成されてよいが、例えば、SiO2から構成されてもよい。絶縁膜50は、例えば、上述のCVD法により形成されてもよい。ゲート60は、下地基板90の表面近傍に形成される。本実施形態に係る積層型半導体装置においては、下地基板90のゲート60と、積層基板95のゲート65とが対向して配置され、金属配線80及び後述する金属配線85を介して電気的に接続されるので、ゲート60、65同士の接続を容易かつ低抵抗で行うために、ゲート60は下地基板の表面近傍に配置される。本実施形態に係る積層型半導体装置においては、下地基板90の表面に金属配線80が配置され、その真下にゲート60が配置されているので、ゲート60は下地基板90の表面に露出はしていないが、表面のすぐ下の表面近傍に配置されている。ゲート60は、導電性の種々の材料で構成することができるが、例えば、ポリシリコンから構成されてもよい。ポリシリコンで構成されたゲート60の形成は、例えば、CVD法でポリシリコンを堆積することにより行ってもよい。金属配線80、81は、下地基板90の構成要素と積層基板95の構成要素との電気的接続を行うための配線であり、金属からなる導電膜が用いられてよい。金属配線80、81は、積層基板95との電気的接続を行うため、下地基板90の表面に露出して形成される。金属配線80、81は、銅、アルミニウム、銀、金、タングステン等、用途に応じて適切な金属材料から構成されてよい。また、金属配線80、81は、例えば、めっきにより形成されてもよい。金属配線80は、上述のように、下地基板90のゲート60と積層基板95のゲート65との電気的接続を行うための配線であり、ゲート60上の表面に形成される。金属配線81は、下地基板90のドレイン領域33と後述する積層基板95のドレイン領域38との電気的接続を行うための配線である。よって、金属配線81は、下地基板90のドレイン領域33上に形成され、下地基板90の表面に露出するように上方に延びている。次に、積層基板95について説明する。積層基板95は、下地基板90と上下対称に近似した構成を有している。積層基板95は、埋め込み酸化膜層25と、活性層35と、絶縁膜55と、ゲート65と、金属配線85、86とを有する。これらは、下地基板90の各層と上下の配置関係が逆になっており、最も上層に埋め込み酸化膜層25があり、その下に活性層35があり、その下に絶縁膜55がある構成を有する。活性層35は、ソース領域36と、チャネル領域37と、ドレイン領域38と、絶縁分離領域39とを有する。また、積層基板95の下側の表面近傍であって、絶縁膜55内にゲート65が配置されている。ゲート65の下側表面上には金属配線85が形成され、ドレイン領域38の下側表面上には金属配線86が形成されている。埋め込み酸化膜層25及び活性層35は、下地基板90と同様に、SOI基板の一部として構成されてよい。積層基板95においては、SOI基板の活性層35が下側に来るように配置されるとともに、SOI基板の支持基板が除去された状態で用いられている。活性層35には、不純物の注入により、N型不純物拡散領域であるソース領域36及びドレイン領域38と、P型不純物拡散領域であるチャネル領域37が形成されている。また、トレンチ形成後の絶縁膜の埋め込みにより、絶縁分離領域39が形成されている。絶縁分離領域39は、例えば、SiO2等の絶縁膜でCVD法により形成されてよい。ゲート65は、積層基板95の下側の表面近傍に配置され、下地基板90のゲート60と対向するように配置されている。なお、ゲート65は、ゲート60と同様に、例えば、ポリシリコンで構成されてもよい。また、ゲート65、ソース領域36、チャネル領域37及びドレイン領域38でNチャネルMOSトランジスタ75を構成する。金属配線85は、ゲート65の下側表面上に形成され、積層基板95の下側表面に露出する。そして、積層基板95と下地基板90との境界面において、下地基板90の金属配線80と接触して接合される。これにより、下地基板90のゲート60と積層基板95のゲート65が電気的に接続され、ゲート60、65同士が並列接続された状態となる。金属配線86は、ドレイン領域38の下側表面上に形成され、積層基板95の下側表面に露出する。そして、積層基板95と下地基板90との境界面において、下地基板90の金属配線81と接触して接合され、ドレイン領域33、38同士が電気的に接続される。なお、下地基板90と積層基板95との接合は、直接接合により行われることが好ましい。直接接合は、下地基板90及び積層基板95の接合面となる表面を、数ナノオーダーの凹凸しか存在しないレベルまで平坦化し、下地基板90と積層基板95とを貼り合わせ、100~200°Cレベルの比較的低い温度で加熱することにより行われる。これにより、はんだバンプ等の接合材を用いることなく、物理的及び電気的に下地基板90と積層基板95を接合することができ、層間接続の高密度化を図ることができる。図3においては、電極100は、接地電位を供給するための電極として構成され、コンタクトホール130を介してNチャネルMOSトランジスタ75のソース領域35に電気的に接続されている。また、図3には示されていないが、電極100よりも奥側には、電極100と同様に、埋め込み酸化膜層25上に電源電位VDDを供給するための電極が形成されており、コンタクトホール131を介してPチャネルMOSトランジスタ70のソース領域31に電気的に接続されている。なお、電極100は、金属配線80、81、85、85と同様に、銅、アルミニウム、銀、金、タングステン等の金属材料から構成されてよい。また、電極100も、めっきにより形成されてよい。層間絶縁膜110は、電極100よりも上層に電極を設けるために設けられた絶縁膜であり、例えば、SiO2で構成されてもよい。また、層間絶縁膜110は、例えば、CVD法により形成されてもよい。入力電極120は、ゲート60、65に接続される電極である。図3において、入力電極120は、層間絶縁膜110上に形成され、コンタクトホール132を介して、ゲート60、65に電気的に接続されている。なお、入力電極120も、電極100と同様に、配線用の金属材料を用いて、めっきにより形成されてよい。出力電極121は、ドレイン領域33、38に接続される電極である。出力電極121も、入力電極120と同様に層間絶縁膜110上に形成される。また、図3に示すように、出力電極121は、コンタクトホール133及び金属配線81、86を介してドレイン領域33、38に電気的に接続されている。コンタクトホール130~133は、上述のように、上層部の電極100、120、121と下層のMOSトランジスタ70、75とを電気的に接続するための配線用の孔である。各絶縁膜25、50、55、110を貫通してMOSトランジスタ70、75に接続される孔が形成され、金属材料が充填されて各電極100、120、121と導通する。このように、実施例1に係る半導体装置においては、下地基板90に形成されたPチャネルMOSトランジスタ70と積層基板95に形成されたNチャネルMOSトランジスタ75とが、積層境界面において、上下対称な配置で直接接合された構成を有する。このため、はんだバンプ等の接合材が不要となり、積層密度を高めることができる。また、ゲート60、65同士を対向させ、金属配線80、85のみを介して直接的に電気的接続を行うため、ゲート60、65同士を電気的に接続するために金属配線を長く引き回すことが不要となる。よって、配線抵抗を低減させ、MOSトランジスタ70、75の回路動作を高速化することができる。なお、下地基板90の支持基板10は、グランドに接続されて接地電位とされる。これにより、MOSトランジスタ70の動作を安定させることができる。また、電極100はグランドに接続されて接地電位とされる。これにより、MOSトランジスタ75の動作を安定させることができる。また、積層基板95の下面には、接地電位とされた基板は存在しないため、ゲート60と積層基板95、ならびに、ゲート65と下地基板90との寄生静電容量を低減させることができ、MOSトランジスタ70、75の回路動作を高速化することができる。図4は、実施例1に係る半導体装置の回路図である。図4aは、実施例1に係る半導体装置の電気的接続のみを示した回路図であり、図4bは、実施例1に係る半導体装置の物理的配置を反映させて示した回路図である。図4aに示すように、実施例1に係る半導体装置は、CMOSComplementaryMetalOxideSemiconductor、相補型金属酸化膜半導体インバータとして構成されている。図4aにおいて、各構成要素には、図3に対応する同一の参照符号を付している。即ち、PチャネルMOSトランジスタ70とNチャネルMOSトランジスタ75とが、ゲート60、65を共通にして入力電極120に接続され、ドレイン33、38を共通にして出力電極121に接続されている。このように、実施例1に係る半導体装置においては、高速な回路動作を行うCMOSを、高密度化された層間接続で実現することができる。図4bは、図3の配置に合わせて、PチャネルMOSトランジスタ70を下側に配置し、NチャネルMOSトランジスタ75を上側に配置して示したCMOSインバータの図である。支持基板10の接地は、CMOSの回路動作を安定させるための接地であり、CMOSとの電気的接続は行われておらず、回路的な接地は電極100により行われている。よって、実施例1に係る半導体装置の回路図は、図4bのようになっている。なお、図3及び図4bにおいては、下地基板90にPチャネルMOSトランジスタ70を形成し、積層基板95にNチャネルMOSトランジスタ75を形成する例を挙げて説明したが、上下関係を逆にし、下地基板90にNチャネルMOSトランジスタ75を形成し、積層基板95にPチャネルMOSトランジスタ70を形成する構成としてもよい。電極100、120、121及びコンタクトホール130~131の構成を変更するだけで、容易に上下関係を変更することが可能である。次に、図5A乃至図5Kを用いて、実施例1に係る半導体装置の製造方法について説明する。なお、図5A乃至図5Kにおいて、図3と同様の構成要素には同一の参照符号を付し、その説明を省略するものとする。図5Aは、実施例1に係る半導体装置の製造方法の第1の半導体素子形成工程の一例を示した図である。第1の半導体素子形成工程においては、下地基板90に、第1の半導体素子としてPチャネルMOSトランジスタ70が形成される。具体的には、まず支持基板10、埋め込み酸化膜層20及び活性層30からなるSOI基板40が用意され、SOI基板40の活性層30に、ソース領域31となるP型不純物拡散領域と、チャネル領域32となるN型不純物拡散領域と、ドレイン領域33となるP型不純物拡散領域が左から順に配置されるように形成される。これらの不純物拡散領域の形成は、各領域30~33に所定の不純物をドープし、加熱して拡散を行うことにより形成してよい。なお、支持基板10は、不純物濃度の高く、導電性が高いSOI基板40が用意されるか、又は不純物を注入して支持基板10の導電性が高くなるように構成される。また、横方向の素子分離のために、絶縁分離領域34が形成される。次に、活性層30上にゲート酸化膜を形成し、続いてCVD法等よりポリシリコンを堆積させ、必要な加熱、表面研磨、エッチング等を行ってゲート60を形成する。続いて絶縁膜50をCVD法等により形成する。本図ではゲート60とチャネル領域32に挟まれた領域がゲート酸化膜であるゲート酸化膜と絶縁膜を区別せず50で示している。ゲート60は下地基板90の表面近傍に配置されるように形成される。次に、ドレイン領域33上及びゲート60上にエッチングにより穴を形成し、めっきにより導電膜を形成して、金属配線80、81を含む導電膜形成する。この段階で、PチャネルMOSトランジスタ70は形成しているので、ここまでを第1の半導体素子形成工程と考えてもよい。また、第1の半導体素子形成工程は、SOI基板40上に半導体素子を形成して下地基板90全体を形成する工程とも捉えられるので、下地基板形成工程と呼んでもよい。最後に、形成された導電膜の余分な部分を研磨して除去し、下地基板90の絶縁膜50を露出させ、金属配線80、81を形成する平坦化工程を行う。研磨は、例えば、CMPChemicalMechanicalPolishing、化学的機械的研磨法により行う。その際、下地基板90の表面を鏡面研磨により平坦化し、直接接合による原子レベルの接合が可能なように、数nmの凹凸しか存在しないレベルまで表面を平坦化する。図5Bは、平坦化工程後の下地基板90の平面構成図である。図5Bに示すように、ゲート60の両側にソース領域31とドレイン領域33が形成され、PチャネルMOSトランジスタ70が形成されている。なお、ゲート60のゲート幅がWPで示されている。また、ゲート60上に金属配線80、ドレイン領域33上に金属配線81が形成されている。このように、下地基板90には、図5A、図5Bで説明したようにしてPチャネルMOSトランジスタ70が形成される。図5Cは、実施例1に係る半導体装置の製造方法の第2の半導体素子形成工程の一例を示した図である。第2の半導体素子形成工程においては、積層基板95に、NチャネルMOSトランジスタ75が第2の半導体素子として形成される。第2の半導体素子形成工程は、第1の素子半導体形成工程とほぼ同様であり、支持基板15、埋め込み酸化膜層25及び活性層35からなるSOI基板45が用意され、活性層35にN型不純物拡散領域からなるソース領域36、P型不純物拡散領域からなるチャネル領域37、N型不純物拡散領域からなるドレイン領域38及び絶縁膜からなる絶縁分離領域39が形成される。ここまでは、ソース領域36、チャネル領域37及びドレイン領域38の導電型が各々逆になっている点と、ソース領域3が右側、ドレイン領域38が左側に配置されている以外は、第1の半導体素子形成工程と同様である。但し、ソース領域36とドレイン領域38は、拡散領域としては同じ濃度のN型不純物拡散領域であるので、不純物拡散領域としての実質的な区別は無い。この点は、下地基板90のソース領域31とドレイン領域33も同様である。次のゲート65の形成、酸化膜55の形成、金属配線85、86の形成も、基本的に第1の半導体素子形成工程と同様であるが、積層基板95は、ゲート65が下側に来てゲート60と対向するように上下反転して配置されるので、金属配線86は、上下反転させたときに金属配線81と接触するように、左側に形成されたドレイン領域38上に形成される。なお、金属配線85、86となる導電膜を形成した段階で、第2の半導体素子となるNチャネルMOSトランジスタ75は一旦形成されているので、この段階までを第2の半導体素子形成工程又は積層基板形成工程と呼んでもよい点は、第1の半導体素子形成工程及び下地基板形成工程と同様である。図5Dは、平坦化工程後の積層基板を示した平面構成図である。図5Dにおいて、ゲート65の両側にソース領域36及びドレイン領域38が形成され、MOSトランジスタ75が形成されている。また、ゲート65上には金属配線85が形成され、ドレイン領域38上には金属配線86が形成されている。なお、ゲート65のゲート幅はWNで示されているが、図5Bに示したゲート幅WPよりも短くなっている。図5B、図5Dに示すように、NチャネルMOSトランジスタ70のゲート幅WNは、PチャネルMOSトランジスタ75のゲート幅WPよりも短いのが一般的であるので、ゲート幅WPの大きいPチャネルMOSトランジスタ70を下地基板90に配置した方が、配線形成が容易になるという利点がある。よって、本実施例に係る半導体装置及びその製造方法においては、PチャネルMOSトランジスタ70を下地基板90に形成した例を挙げて説明している。図5Eは、実施例1に係る半導体装置の製造方法の接合工程の一例を示した図である。接合工程においては、下地基板90上に積層基板95が積層され、下地基板90と積層基板95が接合される。下地基板90と積層基板95との接合は、直接接合により行われることが好ましい。これにより、はんだバンプ等の接合材が不要となり、層間接続を高密度化することができる。上述のように、直接接合は、下地基板90の表面と、積層基板95の表面を、数nmレベルの凹凸しか存在しないレベルまで平坦化し、平坦化された表面を貼り合わせる。そして、100~200°Cの比較的低い温度で加熱することにより、原子レベルでの接合がなされる。下地基板90及び積層基板95の表面の平坦化は、両者を貼り合わせる直前で行われることが好ましいので、第1の半導体素子形成工程と第2の半導体素子形成工程が並行して行われ、両者の平坦化がほぼ同時に行われるようにしてもよいし、一旦、導電膜の形成までを下地基板90と積層基板95の双方について行い、貼り合わせの直前に両者の平坦化工程を行い、接合工程を実行するようにしてもよい。また、接合工程終了後には、積層基板95の支持基板15が除去される支持基板除去工程が行われる。これにより、埋め込み酸化膜層25が表面に露出する。図5Fは、実施例1に係る半導体装置の製造方法の電極用コンタクトホール形成工程の一例を示した図である。電極用コンタクトホール形成工程においては、積層基板95のソース領域36に導通するコンタクトホール130が埋め込み酸化膜層25に形成され、下地基板90のソース領域31に導通するコンタクトホール131が埋め込み酸化膜層25、絶縁膜55及び絶縁膜50を貫通するように形成される。図5Gは、実施例1に係る半導体装置の製造方法の電極形成工程の一例を示した図である。電極形成工程においては、電極100が埋め込み酸化膜層25上に形成されるとともに、コンタクトホール130、131に導電膜が充填される。なお、電極100の形成及びコンタクトホール130、131の充填は、導電膜がめっきにより形成され、CMP法により導電膜が平坦化されることにより行われてよい。図5Hは、電極形成工程後の半導体装置を透過的に示した平面構成図である。図5Hに示すように、手前側にはグランドに接続される電極100が形成され、奥側には電源VDDに接続される電極101が形成される。なお、図4の回路図に示した通り、NチャネルMOSトランジスタ75のソース領域36にはコンタクトホール130を介してグランドが接続され、PチャネルMOSトランジスタ70のソース領域31にはコンタクトホール131を介して電源VDDが接続されていることが分かる。図5Iは、実施例1に係る半導体装置の製造方法の入出力電極形成工程の一例を示した図である。入出力形成工程においては、電極100上に層間絶縁膜110が形成され、コンタクトホール132、133が形成された後、入力電極120及び出力電極121が形成される。層間絶縁膜110は、例えば、SiO2等の絶縁膜がCVD法等により形成されてよい。また、その後にコンタクトホール132、133が層間絶縁膜110、埋め込み酸化膜層25及び絶縁膜55を貫通して形成される。そして、めっきにより層間絶縁膜110上に導電膜を形成するとともに、コンタクトホール132、133を埋め込み、その後にCMPにより導電膜を平坦化すれば、入力電極120及び出力電極121を形成することができる。なお、入出力電極形成工程の終了により、実施例1に係る半導体装置が完成する。図5Jは、入出力電極形成工程後の完成した半導体装置の平面構成図である。図5Jに示すように、入力電極120は、コンタクトホール132を介してゲート60に接続され、出力電極121は、コンタクトホール133を介してドレイン33に接続されていることが分かる。図5Kは、図5Jに示した完成後の半導体装置の断面構成を示した図である。図5Kaは、図5JのA-A断面の構成を示した図であり、図5Kbは、図5JのB-B断面の構成を示した図であり、図5Kcは、図5JのC-C断面の構成を示した図である。なお、図5Ja、b、cのいずれも、右側が図5Jの奥側、左側が図5Jの手前側に相当する。図5Kaにおいて、電極100、101の配線が示されている。図5Kaに示されるように、グランドGND側の配線がNチャネルMOSトランジスタ70のソース領域36に接続され、電源VDD側の配線がPチャネルMOSトランジスタ75のソース領域31に接続されており、図4に示した回路図と合致している。なお、図5Ka中の一点鎖線は、断面が切り替わる箇所を示している。図5Kbにおいて、入力電極120の配線が示されている。図5Kbに示されるように、入力配線120はコンタクトホール120を介して金属配線80の奥側に延びた部分に接続されている。そして、金属配線80、85からゲート60、65に電圧が印加されるようになっていることが分かる。また、ゲート60はチャネル領域32を囲み、ゲート65はチャネル領域37を囲んでおり、MOSトランジスタ70、75の構成と合致している。図5Kcにおいて、出力電極121の配線が示されている。図5Kcに示されるように、出力配線121は、金属配線81の奥側の部分に接続され、ドレイン領域33及び金属配線86を介してドレイン領域38に接続され、図4に示した回路図と合致している。このように、実施例1に係る半導体装置の製造方法によれば、一般的な半導体プロセスと直接接合を利用するだけで、積層接続の高密度化と回路動作の高速化が実現された半導体装置を製造することができる。なお、実施例1に係る半導体装置及びその製造方法においては、SOI基板40、45を利用して半導体装置を構成する例について説明したが、バルク基板を用いても半導体装置を構成することができる。この場合には、下地基板90の裏面に、埋め込み酸化膜層20及び支持基板10に代わる絶縁膜と半導体層を形成するようにすればよく、他は実施例1に示したのと同様の構成及び製造方法で実現することができる。図6は、本発明の実施例2に係る半導体装置の一例を示した図である。実施例2に係る半導体装置において、実施例1と同様の構成要素には、同一の参照符号を付し、その説明を省略する。図6において、実施例2に係る半導体装置は、下地基板91と、積層基板96と、電極100と、層間絶縁膜110と、入力電極120と、出力電極121とを有する。下地基板91上に積層基板96が積層され、積層基板96の上層に下地基板91と積層基板96の双方に用いる配線が形成されている点は、実施例1に係る半導体装置と同様である。下地基板91は、支持基板10と、埋め込み酸化膜層20と、活性層30と、絶縁膜50と、ゲート60と、金属配線81とを有する点で実施例1に係る半導体装置の下地基板90と共通するが、ゲート60上の金属配線80を備えていない点で、実施例1に係る半導体装置の下地基板90と異なっている。同様に、積層基板96も、埋め込み酸化膜層25と、活性層35と、絶縁膜55と、ゲート65と、金属配線86とを有する点で実施例1に係る半導体装置の積層基板95と共通するが、ゲート65の下側表面上の金属配線85を備えていない点で、実施例1に係る半導体装置の積層基板95と異なっている。そして、ゲート60、65の表面上の金属配線80、85が存在しないため、下地基板91のゲート60と積層基板96のゲート65同士が対向して直接接触した状態で、下地基板91と積層基板96とが接合している。このように、金属配線80、85を介さず、ゲート60、65同士を直接接合させる構成としてもよい。ゲート60、65間の配線が存在しないので、配線の電気抵抗が無くなり、回路動作を高速化させることができる。なお、実施例2に係る半導体装置においても、下地基板91と積層基板96との接合は、直接接合で行うことが好ましい。この場合、下地基板91のゲート60が表面に露出するように下地基板91の表面を平坦化するとともに、積層基板96のゲート65が表面に露出するように積層基板96の表面を平坦化する。平坦化の程度は、実施例1に係る半導体装置と同様に、数ナノメートル以下の凹凸しか表面に存在しないレベルまで平坦化される。そして、下地基板91と積層基板96とを両者のゲート60、65同士が対向するように貼り合わせ、100~200°C程度の比較的低い温度で加熱することにより、原子レベルでの接合が行われ、下地基板91と積層基板96が接合される。この点も、実施例1と同様である。また、金属配線81、86は、金属配線80、85が存在しない分だけ厚さが薄くなる点以外は、実施例1と同様である。コンタクトホール131、132、133についても、その深さが金属配線80、85の分だけ浅くなる以外は、実施例1と同様であるので、その説明を省略する。次に、図7A乃至図7Eを用いて、実施例2に係る半導体装置の製造方法について説明する。なお、図7A乃至図7Eにおいて、図6と同様の構成要素には同一の参照符号を付し、その説明を省略する。図7Aは、実施例2に係る半導体装置の製造方法の第1の半導体素子形成工程の一例を示した図である。第1の半導体素子形成工程においては、支持基板10、埋め込み酸化膜層20及び活性層30が順に下から積層されたSOI基板40上に、PチャネルMOSトランジスタ70が形成される。なお、PチャネルMOSトランジスタ70は、活性層30に形成されたP型不純物拡散層からなるソース領域31と、N型不純物拡散層からなるチャネル領域32と、P型不純物拡散層からなるドレイン領域33と、絶縁膜50を介して上方に形成されたゲート60をから構成される点は、実施例1に係る半導体装置及びその製造方法と同様である。なお、ゲート60は、下地基板91の表面に配置される。また、第1の半導体素子形成工程は、下地基板形成工程と呼んでもよい。下地基板91の表面を平坦化する平坦化工程においては、ゲート60が下地基板91の表面に露出するように下地基板91の研磨が行われる。図7Bは、実施例2に係る半導体装置の製造方法の第2の半導体素子形成工程の一例を示した図である。第2の半導体素子形成工程においても、支持基板15、埋め込み酸化膜層25及び活性層35が順に下から積層されたSOI基板45上に、NチャネルMOSトランジスタ75が形成される。なお、NチャネルMOSトランジスタ75は、活性層35に形成されたN型不純物拡散層からなるソース領域36と、P型不純物拡散層からなるチャネル領域37と、N型不純物拡散層からなるドレイン領域38と、絶縁膜55を介して上方に形成されたゲート65とから構成される。金属配線86は、積層基板95を上下反転させたときに、下地基板91の金属配線81と対向するようにドレイン領域86上に形成される。また、ゲート65は、積層基板96の表面に配置されて形成される。なお、第2の半導体素子形成工程は、積層基板形成工程と呼んでもよい。積層基板96の表面を平坦化する平坦化工程においては、ゲート65が表面に露出し、表面に数nmの凹凸しか存在しないように研磨される。図7Cは、実施例2に係る半導体装置の製造方法の接合工程の一例を示した図である。接合工程においては、下地基板91上に積層基板96が積層され、100~200°Cで加熱される直接接合法により下地基板91と積層基板96が接合される。その際、ゲート60、65同士と、金属配線81、86同士が対向して接触するように下地基板91と積層基板95の位置合わせが行われる。接合工程により、CMOSインバータとして構成される半導体素子の部分が完成する。また、接合工程終了後には、積層基板96の支持基板15が除去される支持基板除去工程が行われる。支持基板除去工程により、埋め込み酸化膜層25が表面に露出する。図7Dは、実施例2に係る半導体装置の製造方法の配線形成工程の一例を示した図である。配線形成工程においては、PチャネルMOSトランジスタ70及びNチャネルMOSトランジスタ75に接続される配線が形成される。具体的には、電極100がコンタクトホール130を介してNチャネルMOSトランジスタ75のソース領域36、図示しない電極101がコンタクトホール131を介してPチャネルMOSトランジスタ70のソース領域31に接続される。同様に、入力電極120がコンタクトホール132を介してゲート60、65に接続され、出力電極121がコンタクトホール133及び金属配線81、86を介してドレイン領域33、38に接続される。かかる配線形成工程を行うことにより、実施例2に係る半導体装置は完成する。図7Eは、図7Dに示した完成後の実施例2に係る半導体装置を、ゲート60、65上を切断面として図7Dに垂直な平面で切った断面図である。図7Eにおいて、入力電極120がコンタクトホール132を介して、ゲート60の奥側の部分に直接接続されている。そして、ゲート65はゲート60に接合され、ゲート60、65に同時に入力電圧が印加される構成となっている。このように、ゲート60、65間に金属配線80、85を設けず、ゲート60、65同士を直接接合し、ゲート60、65の一方又は双方に入力電極120を接続する構成としてもよい。実施例2に係る半導体装置及びその製造方法によれば、ゲート60、65間の接続配線が存在しないため、接続配線による電気抵抗を無くして素子全体の電気抵抗を低減させ、回路動作を高速化することができる。なお、実施例2において、PチャネルMOSトランジスタ70を積層基板96に形成し、PチャネルMOSトランジスタ75を下地基板91に形成して半導体素子の上下関係を逆にして構成してもよい点や、SOI基板40、45ではなくバルク基板を用いて半導体装置を構成してよい点は、実施例1に係る半導体装置と同様である。図8は、本発明の実施例3に係る半導体装置の一例を示した図である。図8aは、実施例3に係る半導体装置の透過的な平面図であり、図8bは、図8aのC-C断面における構成図である。また、図8cは、図8aのA-A断面における構成図であり、図8dは、図8aのB-B断面における構成図である。図8aにおいて、実施例3に係る半導体装置は、埋め込み酸化膜層225と、電極301と、入力電極302と、出力電極303と、コンタクトホール330~332と、ゲート265と、ソース領域236と、低濃度ドレイン領域238aと、高濃度ドレイン領域238bと、絶縁分離領域239と、電極300とを有する。また、図8bにおいて、実施例3に係る半導体装置は、支持基板210と、埋め込み酸化膜層220と、活性層230と、絶縁膜250と、ゲート260と、金属配線280、281と、埋め込み酸化膜層225と、活性層235と、絶縁膜255と、ゲート265と、金属配線282、283と、電極300とを有する。ここで、活性層230は、高濃度N型不純物拡散領域からなるソース領域231と、P型不純物拡散領域からなるチャネル領域232と、低濃度N型不純物拡散領域からなる低濃度ドレイン領域233aと、高濃度N型不純物拡散領域からなる高濃度ドレイン領域233bと、絶縁膜からなる絶縁分離領域234とを有する。また、活性層235も同様に、高濃度N型不純物拡散領域からなるソース領域236と、P型不純物拡散領域からなるチャネル領域237と、低濃度N型不純物拡散領域からなる低濃度ドレイン領域238aと、高濃度N型不純物拡散領域からなる高濃度ドレイン領域238bと、絶縁膜からなる絶縁分離領域239とを有する。また、下地基板290のゲート260、ソース領域231、チャネル領域232、低濃度ドレイン領域233a及び高濃度ドレイン領域233bで、NチャネルMOSトランジスタ270を構成し、積層基板295のゲート265、ソース領域236、チャネル領域237、低濃度ドレイン領域238a及び高濃度ドレイン領域238bで、NチャネルMOSトランジスタ275を構成する。実施例3に係る半導体装置は、下地基板290に第1のNチャネルMOSトランジスタ270が形成されるとともに、積層基板295にも第2のNチャネルMOSトランジスタ275が形成される。実施例3に係る半導体装置は、CMOSではなく、NチャネルMOSトランジスタ270、275が並列接続されたパワーデバイスとして構成される。このように、下地基板290に形成される半導体素子と、積層基板295に形成される半導体素子とを、同じ導電型の半導体素子で構成してもよい。三相のインバータにおいては、NチャネルMOSトランジスタ270、275が並列で接続される場合が多いので、そのような場合には、実施例3に係る半導体装置を好適に用いることができる。なお、実施例3に係る半導体装置において、ドレイン領域が低濃度ドレイン領域233a、238aと高濃度ドレイン領域233b、238bの2種類のN型不純物拡散領域で構成されているが、低濃度ドレイン領域233a、238aは、耐圧を向上させるために設けられたものであり、パワーデバイスに適した構成となっている。また、実施例3に係る半導体装置においては、実施例2に係る半導体装置と同様に、ゲート260、265間に金属配線が設けられず、ゲート260、265同士が直接接合される構成となっているが、実施例1のように、金属配線をゲート260、265間に設ける構成としてもよい。図9は、比較例に係る従来のパワーデバイスの断面構成を示した図である。図9において、支持基板610と、埋め込み酸化膜層620と、活性層630からなるSOI基板640上に、第1のNチャネルMOSトランジスタ670と第2のNチャネルMOSトランジスタ675が横並びに形成されている。活性層630には、第1のNチャネルMOSトランジスタ670のソース領域631、チャネル領域632、低濃度ドレイン領域633a及び高濃度ドレイン領域633bが形成されるとともに、第2のNチャネルMOSトランジスタのソース領域636、チャネル領域637、低濃度ドレイン領域638a及び高濃度ドレイン領域638bが形成されている。また、第1のNチャネルMOSトランジスタ670の高濃度ドレイン領域633bと第2のNチャネルMOSトランジスタ675のソース領域636との間には、絶縁分離領域634が形成されている。活性層630上には、絶縁膜650が形成されるとともに、絶縁膜650中に第1のNチャネルMOSトランジスタ670のゲート660、第2のNチャネルMOSトランジスタ675のゲート665、金属配線680~683が形成されている。そして、ソース領域631、636上の金属配線680、682同士が金属配線684により接続され、高濃度ドレイン領域633b、638b上の金属配線681、683同士が金属配線685により接続されている。また、ゲート650、655同士は、金属配線686により接続されている。このように、従来のパワーデバイスは、平面的に第1のNチャネルMOSトランジスタ670と第2のNチャネルMOSトランジスタ675を配置するので、実施例3に係る半導体装置と比較して、面積がおよそ2倍となってしまう。また、第1及び第2のNチャネルMOSトランジスタ670、675のゲート660、665同士、ソース領域631、636同士及び高濃度ドレイン領域633b、638b同士の金属配線684~686を介した接続が必要であるため、電気抵抗が大きくなる。図8bに戻る。一方、実施例3に係る半導体装置は、第1のNチャネルMOSトランジスタ270が形成された下地基板290と第2のNチャネルMOSトランジスタ275が形成された積層基板295とが積層されているため、平面面積を従来のパワーデバイスのおよそ1/2とすることができる。また、第1のNチャネルMOSトランジスタ270と第2のNチャネルMOSトランジスタ275同士でゲート260、265同士、ソース領域231、236同士及び高濃度ドレイン領域233b、238b同士が直接接合により直結されているため、トランジスタ間の配線長を短くすることができる。これにより配線の抵抗を小さくすることができるため、抵抗による発熱を抑えることや、高速動作が可能になる。なお、実施例3に係る半導体装置も、ゲート260、265が露出するように下地基板270と積層基板275の表面を研磨して平坦化し、直接接合により両者を接合することができる。そして、接合後は積層基板275の支持基板を除去し、埋め込み酸化膜層225の上に電極300を形成すればよく、実施例2に係る半導体装置と同様の手順で製造を行うことができる。図8cは、実施例3に係る半導体装置のゲート260、265上7のA-A断面を示した図であるが、ゲート265に入力電極301がコンタクトホール331を介して接続された構成が示されている。また、チャネル領域232がゲート260に囲まれ、チャネル領域237がゲート265に囲まれた状態が示されている。図8dは、実施例3に係る半導体装置の高濃度ドレイン領域233b、238b上のB-B断面を示した図であるが、金属配線281、283にコンタクトホール332を介して出力電極303が接続された状態が示されている。このように、実施例3に係る半導体装置は、下地基板290と積層基板275に同じ導電型のMOSトランジスタ270、275を形成した以外は、実施例2に係る半導体装置とほぼ同様の構成及び製造方法で実現することができる。実施例3に係る半導体装置によれば、省スペースでかつ回路動作を高速化できるパワーデバイスを提供することができる。なお、実施例3においては、NチャネルMOSトランジスタ270、275同士を積層させた例を挙げて説明したが、PチャネルMOSトランジスタ同士を積層する構成であってもよい。また、NチャネルMOSトランジスタ270、275は、必ずしもパワーデバイスとして構成される必要は無く、同じ導電型のMOSトランジスタを用いる種々の回路に適用することができる。以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。特に、実施例1乃至3においては、半導体素子がMOSトランジスタである例を挙げて説明したが、ゲートを有するトランジスタであれば良いので、IGBTInsulatedGateBipolarTransistorに本発明を適用することもできる。