"チャネル形成領域を含む半導体層と、前記チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、前記チャネル形成領域と重畳するゲート電極と、前記チャネル形成領域と前記ゲート電極との間のゲート絶縁層と、を含み、前記ゲート絶縁層の側面の一部と、前記ソース電極または前記ドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置。前記チャネル形成領域は、酸化物半導体を含んで構成される請求項1に記載の半導体装置。前記ゲート絶縁層と、前記ソース電極または前記ドレイン電極とには、同じ工程で加工可能な材料が用いられている、請求項1または2に記載の半導体装置。前記ゲート絶縁層の側面は、チャネル長方向に垂直な側面である請求項1乃至3のいずれか一に記載の半導体装置。前記ゲート絶縁層上の、前記ソース電極または前記ドレイン電極と重畳する電極を有し、前記電極の側面の一部と、前記ゲート絶縁層の側面の一部と、前記ソース電極または前記ドレイン電極の側面の一部と、は、平面方向から見て概略一致している請求項1乃至4のいずれか一に記載の半導体装置。前記チャネル形成領域を含む半導体層の側面の一部と、前記ソース電極または前記ドレイン電極の側面の別の一部と、は、平面方向から見て概略一致している請求項1乃至5のいずれか一に記載の半導体装置。第1のチャネル形成領域と、前記第1のチャネル形成領域上の第1のゲート絶縁層と、前記第1のゲート絶縁層上の前記第1のチャネル形成領域と重畳する第1のゲート電極と、前記第1のチャネル形成領域を挟む第1のソース領域および第1のドレイン領域と、を含む第1のトランジスタと、第2のチャネル形成領域を含む半導体層と、前記第2のチャネル形成領域と電気的に接続する第2のソース電極および第2のドレイン電極と、前記第2のチャネル形成領域と重畳する第2のゲート電極と、前記第2のチャネル形成領域と前記第2のゲート電極との間の第2のゲート絶縁層と、を含む第2のトランジスタと、を有し、前記第1のチャネル形成領域と前記第2のチャネル形成領域は、異なる半導体材料を主成分として構成され、前記第2のゲート絶縁層の側面の一部と、前記第2のソース電極または前記第2のドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置。前記第2のチャネル形成領域は、酸化物半導体を含んで構成される請求項7に記載の半導体装置。前記第2のゲート絶縁層と、前記第2のソース電極および前記第2のドレイン電極とには、同じ工程で加工可能な材料が用いられている、請求項7または8に記載の半導体装置。前記第2のゲート絶縁層の側面は、チャネル長方向に垂直な側面である請求項7乃至9のいずれか一に記載の半導体装置。前記第2のゲート絶縁層上の、前記第2のソース電極または前記第2のドレイン電極と重畳する電極を有し、前記電極の側面の一部と、前記第2のゲート絶縁層の側面の一部と、前記第2のソース電極または前記第2のドレイン電極の側面の一部と、は、平面方向から見て概略一致している請求項7乃至10のいずれか一に記載の半導体装置。前記第1のチャネル形成領域の側面の一部と、前記第1のゲート絶縁層の側面の一部と、前記第1のゲート電極の側面の一部と、は、平面方向から見て概略一致しており、前記第2のチャネル形成領域を含む半導体層の側面の一部と、前記第2のソース電極または前記第2のドレイン電極の側面の別の一部と、は、平面方向から見て概略一致している請求項7乃至11のいずれか一に記載の半導体装置。前記第1のチャネル形成領域の側面は、前記第1のトランジスタのチャネル長方向に平行な側面である請求項12に記載の半導体装置。前記第2のチャネル形成領域を含む半導体層の側面は、前記第2のトランジスタのチャネル長方向に平行な側面である請求項12または13のいずれか一に記載の半導体装置。前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極と、は、電気的に接続されている請求項7乃至14のいずれか一に記載の半導体装置。前記第1のトランジスタおよび前記第2のトランジスタを複数有し、前記複数の第1のトランジスタの一における第1のソース領域または第1のドレイン領域は、隣接する第1のトランジスタにおける第1のドレイン領域または第1のソース領域と電気的に接続されている、請求項15に記載の半導体装置。ところで、上述のような半導体素子を利用した記憶装置単に半導体装置とも言う。では、記憶容量の増大、製品単価抑制などの観点から、十分なサイズの低減が求められている。また、上述のような半導体素子を利用した記憶装置は、各種要求を満たす十分な機能を有しているとは言い難く、このため、記憶装置のさらなる高機能化が必要とされている。上述の問題に鑑み、開示する発明の一態様では、高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。または、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置において、高度な集積化を実現することを目的の一とする。開示する発明の一態様では、半導体装置が有するトランジスタの構成要素の側面の一部を一致させる。または、トランジスタを三次元的に集積化する。より具体的には、例えば、半導体装置の構成を以下のようなものにする。開示する発明の一態様は、チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。ここで、チャネル形成領域は、酸化物半導体を含んで構成される場合がある。また、ゲート絶縁層と、ソース電極またはドレイン電極とには、同じ工程例えば、同じエッチングガスを用いたドライエッチング工程などで加工可能な材料が用いられている場合がある。また、ゲート絶縁層の側面は、チャネル長方向に垂直な側面の場合がある。また、上記において、ゲート絶縁層上の、ソース電極またはドレイン電極と重畳する電極を有し、電極の側面の一部と、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している場合がある。そして、チャネル形成領域を含む半導体層の側面の一部と、ソース電極またはドレイン電極の側面の別の一部と、は、平面方向から見て概略一致している場合がある。開示する発明の別の一態様は、第1のチャネル形成領域と、第1のチャネル形成領域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のチャネル形成領域と重畳する第1のゲート電極と、第1のチャネル形成領域を挟む第1のソース領域および第1のドレイン領域と、を含む第1のトランジスタと、第2のチャネル形成領域を含む半導体層と、第2のチャネル形成領域と電気的に接続する第2のソース電極および第2のドレイン電極と、第2のチャネル形成領域と重畳する第2のゲート電極と、第2のチャネル形成領域と第2のゲート電極との間の第2のゲート絶縁層と、を含む第2のトランジスタと、を有し、第1のチャネル形成領域と第2のチャネル形成領域は、異なる半導体材料を主成分として構成され、第2のゲート絶縁層の側面の一部と、第2のソース電極または第2のドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。ここで、第2のチャネル形成領域は、酸化物半導体を含んで構成される場合がある。また、第2のゲート絶縁層と、第2のソース電極および第2のドレイン電極とには、同じ工程で加工可能な材料が用いられている場合がある。また、第2のゲート絶縁層の側面は、チャネル長方向に垂直な側面の場合がある。また、第2のゲート絶縁層上の、第2のソース電極または第2のドレイン電極と重畳する電極を有し、電極の側面の一部と、第2のゲート絶縁層の側面の一部と、第2のソース電極または第2のドレイン電極の側面の一部と、は、平面方向から見て概略一致している場合がある。また、上記において、第1のチャネル形成領域の側面の一部と、第1のゲート絶縁層の側面の一部と、第1のゲート電極の側面の一部と、は、平面方向から見て概略一致しており、第2のチャネル形成領域を含む半導体層の側面の一部と、第2のソース電極または第2のドレイン電極の側面の別の一部と、は、平面方向から見て概略一致している場合がある。また、第1のチャネル形成領域の側面は、第1のトランジスタのチャネル長方向に平行な側面の場合がある。また、第2のチャネル形成領域を含む半導体層の側面は、第2のトランジスタのチャネル長方向に平行な側面の場合がある。また、上記において、第1のゲート電極と、第2のソース電極または第2のドレイン電極と、は、電気的に接続されている場合がある。また、第1のトランジスタおよび第2のトランジスタを複数有し、複数の第1のトランジスタの一における第1のソース領域または第1のドレイン領域は、隣接する第1のトランジスタにおける第1のドレイン領域または第1のソース領域と電気的に接続されている場合がある。なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。本明細書等において、平面方向から見て、側面の一部が一致とは、基板の表面表面または裏面のいずれかと垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、概略一致は、厳密な一致を要しない意味で用いる。例えば、概略一致の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、チャネル長方向とは、ソース領域またはソース電極からドレイン領域またはドレイン電極へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。また、本明細書等において主成分の用語は、含有率原子が最大の成分をいう場合に用いる。これに従えば、例えば、いわゆるシリコンウェハの主成分元素はシリコンである、ということができる。また、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。開示する発明に係る半導体装置では、トランジスタの構成要素の側面の一部を一致させる態様を採用している。これにより、半導体装置の高集積化を実現することが可能である。特に、トランジスタを三次元的に集積化した構造においては、当該三次元的構成の採用による高集積化と相まって、より顕著な効果が得られる。開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図1乃至図7を参照して説明する。なお、図1乃至図7は、半導体装置およびその作製方法の説明のために、半導体装置の一部に相当する部分を抜き出して示したものであって、半導体装置の構成全てを示すものではないことを付記する。半導体装置の断面構成および平面構成図1は、半導体装置の構成の一例である。図1Aは、半導体装置の一部を示す平面図であり、図1Bは、図1AのA1-A2における断面図である。図1に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162および容量素子164を有するものである。ここで、第1の半導体材料と第2の半導体材料とは、異なる半導体材料を主成分として構成されることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。単結晶シリコンなどの酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、本明細書等において主成分の用語は、含有率原子が最大の成分をいう場合に用いる。これに従えば、例えば、いわゆるシリコンウェハの主成分元素はシリコンである、ということができる。なお、これらのトランジスタは、nチャネル型トランジスタとしても良いし、pチャネル型トランジスタとしても良い。図1におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板101に設けられたチャネル形成領域132と、チャネル形成領域を挟むように設けられた不純物領域128および不純物領域130と、チャネル形成領域132上に設けられたゲート絶縁層111と、ゲート絶縁層111上に設けられたゲート電極125と、を有する。ここで、不純物領域128および不純物領域130は、トランジスタのソース領域またはドレイン領域として機能する。また、不純物領域128は、高濃度に不純物元素が添加された領域であり、配線としても機能する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。ここで、トランジスタ160を平面方向から見ると、基板101に設けられたチャネル形成領域132、ゲート絶縁層111およびゲート電極125の側面の一部は、概略一致している図1A参照。特に、基板101に設けられたチャネル形成領域132、ゲート絶縁層111およびゲート電極125のチャネル長方向に平行な側面例えば、図1Aの領域155に位置する側面は概略一致している。このような平面レイアウトでトランジスタ160を形成することにより、トランジスタ160を含む半導体装置の高集積化を図ることができる。ここで、平面方向から見て、側面の一部が一致とは、基板101の表面表面または裏面のいずれかと垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、概略一致は、厳密な一致を要しない意味で用いる。例えば、概略一致の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、チャネル長方向とは、ソース領域からドレイン領域へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。また、図3Bに示すように、基板101には、隣接するトランジスタ160どうしを分離する素子分離絶縁層121が埋め込まれており、また、図4Cに示すように、トランジスタ160上に、ゲート電極125の上面を露出させるように絶縁層131が設けられている。なお、高集積化を実現するためには、図1に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極125の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域130などを設けても良い。ここで、絶縁層131は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層131の表面は、二乗平均平方根RMS:RootMeanSquare粗さを1nm以下とすることが好ましい。絶縁層131の表面が平坦性に優れることで、その上に設けられるトランジスタ162の特性も高まるためである。図1におけるトランジスタ162は、絶縁層131上に形成された、チャネル形成領域を含む酸化物半導体層141と、酸化物半導体層141の一部と接続するソース電極143およびドレイン電極145と、酸化物半導体層141を覆うゲート絶縁層147と、ゲート絶縁層147上に酸化物半導体層141と重畳するように設けられたゲート電極149と、を有する。ここで、トランジスタ162のソース電極143ドレイン電極145の場合もあると、トランジスタ160のゲート電極125とは電気的に接続されている。もちろん、開示する発明に係るトランジスタの接続関係はこれに限定されない。ここで、酸化物半導体層141は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層141の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層141中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層141では、水素等のドナーに起因するキャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。また、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。また、絶縁層131の表面であって酸化物半導体層141と接する領域は、その二乗平均平方根RMS粗さを1nm以下とすることが好ましい。このように、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形成領域を設けることにより、トランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を提供することが可能である。ここで、トランジスタ162を平面方向から見ると、チャネル形成領域を含む酸化物半導体層141、ソース電極143またはドレイン電極145の側面の一部は概略一致している。特に、図5Cに示すように、チャネル形成領域を含む酸化物半導体層141、ソース電極142ソース電極143に対応またはドレイン電極145のチャネル長方向に平行な側面例えば、図1Aの領域157に位置する側面は概略一致している。また、同様に、トランジスタ162を平面方向から見ると、ゲート絶縁層147の側面の一部と、ソース電極143またはドレイン電極145の側面の一部は概略一致している。特に、図7に示すように、ゲート絶縁層147と、ソース電極143またはドレイン電極145のチャネル長方向に垂直な側面例えば、図1Aの領域159に位置する側面は概略一致している。ここで、平面方向から見て、側面の一部が一致とは、基板101の表面表面または裏面のいずれかと垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、概略一致は、厳密な一致を要しない意味で用いる。例えば、概略一致の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、チャネル長方向とは、ソース領域からドレイン領域へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。このような平面レイアウトでトランジスタ162を形成することにより、トランジスタ162を含む半導体装置の高集積化を図ることができる。図1における容量素子164は、ソース電極143、ゲート絶縁層147、ゲート絶縁層147上の電極151、で構成される。すなわち、ソース電極143は、容量素子164の一方の電極として機能し、電極151は、容量素子164の他方の電極として機能することになる。一方で、開示する発明の一態様において、容量素子164は必須の構成ではないから、電極151などは適宜省略することも可能である。また、電極151の側面の一部は、トランジスタ162を平面方向から見ると、ゲート絶縁層147の側面の一部と、ソース電極143またはドレイン電極145の側面の一部と概略一致していることが好ましい。図7に示すように、電極151と、ゲート絶縁層147と、ソース電極143またはドレイン電極145のチャネル長方向に垂直な側面例えば、図1Aの領域159に位置する側面は概略一致していることが好ましい。以上のように、トランジスタの構成要素の側面の一部を一致させる態様を採用することで、高度に集積化された半導体装置を実現することができる。特に、トランジスタを三次元的に集積化した構造においては、当該三次元的構成の採用による高集積化と相まって、より顕著な効果が得られる。なお、図1に示す半導体装置では、複数の領域領域155、領域157、および領域159においてトランジスタの構成要素の側面の一部を一致させているが、これらのうちの一のみが一致する場合であっても十分な効果を得ることが可能である。なお、開示する発明に係る半導体装置の構成は、図1に示されるものに限定されない。開示する発明の一態様の技術的思想は、トランジスタの構成要素の側面の一部を一致させる態様とすることで半導体装置の高集積化を実現する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。まず、半導体材料を含む基板101を用意する図2A参照。なお、図2AのA1-A2における断面が、図1Bに示される断面に相当する。以下、図2乃至図7において同様である。半導体材料を含む基板101としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板101として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板101として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ160のチャネル形成領域132となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ160のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。次に、基板101上に絶縁層103を形成する図2A参照。絶縁層103は後のゲート絶縁層111となるものであり、例えば、半導体材料を含む基板101の表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。絶縁層103は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層103の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。次に、絶縁層103上に導電性材料を含む層105を形成する図2A参照。導電性材料を含む層105は後のゲート電極125となるものである。導電性材料を含む層105は、リン、硼素等の一導電型を付与する不純物元素が添加された、多結晶シリコンなどの半導体材料を用いて形成することができる。また、導電性材料を含む層105は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成してもよい。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。次に、導電性材料を含む層105上に絶縁層107を形成する図2A参照。絶縁層107は、後の工程で導電性材料を含む層105をエッチングする際に、導電性材料を含む層105のゲート電極125となる部分を保護する絶縁層115となるものである。絶縁層107は、後の工程で形成する素子分離絶縁層121とエッチングの選択比がとれる材料を用いて形成するのが好ましく、例えば、素子分離絶縁層121に酸化シリコンが用いられる場合には、絶縁層107には窒化シリコンなどを用いるのが好ましい。それから、絶縁層107上にレジストマスク109を形成する図2A参照。次に、レジストマスク109を用いて、絶縁層107、導電性材料を含む層105、絶縁層103、および基板101の一部を選択的にエッチングして、レジストマスク109に覆われていない領域を除去する。これにより、ゲート絶縁層111、導電性材料を含む層113および絶縁層115が形成される図2B参照。また、これにより、後にチャネル形成領域132となる領域上述のエッチングによって形成された、基板101の凸状の領域の側面の一部と、ゲート絶縁層111の側面の一部と、後にゲート電極となる導電性材料を含む層113の側面の一部と、が、平面方向から見て概略一致することになる。また、上述の概略一致する側面例えば、後にチャネル形成領域132となる領域の側面は、チャネル長方向に平行な側面である。ここで、平面方向から見て、側面の一部が一致とは、基板101の表面に垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、概略一致は、厳密な一致を要しない意味で用いる。例えば、概略一致の表現は、上述のような、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、チャネル長方向とは、ソース領域からドレイン領域へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。上述のように、レジストマスク109を用いて、絶縁層107、導電性材料を含む層105、絶縁層103、および基板101の一部を一度にエッチングすることで、各構成要素を個別にエッチングして形成する場合に生じうる、マスクの位置合わせに起因する形状ばらつきを無くすことができる。これにより、マスクの位置合わせに余裕を持たせる必要が無くなるため、十分に集積度を高めることができる。なお、上記エッチングの後には、レジストマスク109は除去する。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。また、導電性材料を含む層105、絶縁層103および基板101には、当該エッチング工程で条件変更により連続的に加工可能な材料を用いるのが好ましく、例えばドライエッチング工程においてガスの切り替えといった条件変更により連続的に加工可能な材料を用いるのが好ましい。特に好ましくは、導電性材料を含む層105、絶縁層103および基板101には、同じ工程例えば、同じエッチングガスを用いたドライエッチング工程などで加工可能な材料を用いる。次に、基板101、ゲート絶縁層111、導電性材料を含む層113および絶縁層115を覆うように絶縁層117を形成する図2C参照。絶縁層117の形成方法は特に限定されないが、例えば、基板101、ゲート絶縁層111、導電性材料を含む層113および絶縁層115を熱酸化することにより得られる熱酸化膜で形成することができる。このように、絶縁層117を熱酸化で形成する場合には、例えば、CVDを用いた高温酸化膜を形成することが出来る。また、導電性材料を含む層113を、不純物元素が添加された多結晶シリコンなどの半導体材料を用いて形成する場合には、熱酸化を行って熱酸化膜を形成することが好ましい。この場合、熱酸化膜形成前後に加熱処理を行うことも可能である。このように熱酸化や加熱処理を行うことで、上述のエッチングの際に損傷した基板101、ゲート絶縁層111、導電性材料を含む層113および絶縁層115の一部を修復させることも可能である。次に、基板101、ゲート絶縁層111、導電性材料を含む層113、絶縁層115および絶縁層117を覆うように絶縁層119を形成する図3A参照。絶縁層119は後に素子分離絶縁層121となるものであり、酸化シリコンや窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いて形成される。次に、少なくとも絶縁層115の一部が露出するように絶縁層119を加工して素子分離絶縁層121を形成し、その後、絶縁層115を除去することで、導電性材料を含む層113を露出させる図3B参照。絶縁層119の加工方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、ここでは、素子分離絶縁層121の上面が、導電性材料を含む層113の上面より低い位置に来るように、絶縁層119の一部を除去する例について示している。このとき、素子分離絶縁層121より上部に形成されている絶縁層117も同時に除去される場合がある。次に、素子分離絶縁層121および導電性材料を含む層113上に絶縁層およびレジストマスク123を形成し、当該絶縁層を選択的にエッチングしてマスク124を形成する。また、導電性材料を含む層113を選択的にエッチングして、ゲート電極125を形成する図3C参照。上記絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができ、窒化酸化シリコンまたは窒化シリコンを用いて形成することが好ましい。なお、上記エッチングの際に、絶縁層117の一部が併せて除去される場合がある。次に、上述のエッチングにより形成されたゲート電極125やレジストマスク123、マスク124などをマスクとして用い、領域127にリンPやヒ素Asなどの不純物元素を照射して、基板101中に、チャネル形成領域132および不純物元素が添加された不純物領域130を形成する図1、図3C参照。当該工程の後には、レジストマスク123は除去する。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。なお、ゲート電極125のチャネル長方向の側面にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。また、ゲート電極125、不純物領域130等を覆うように金属層を形成し、熱処理によって当該金属層と半導体材料とを反応させて、金属化合物領域を形成しても良い。当該金属層は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層は、基板101を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。なお、このような金属化合物領域を形成する場合には、ゲート絶縁層111の一部をあらかじめ除去しておく必要がある。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域を形成した後には、金属層は除去する。以上により、半導体材料を含む基板101を用いたトランジスタ160が形成される図3C参照。次に、上述の工程により形成された各構成を覆うように、端部がマスク124と重畳するレジストマスク126を形成する。そして、当該レジストマスク126およびマスク124を用いて、ゲート絶縁層111、絶縁層117、および素子分離絶縁層121をエッチングし、その一部を選択的に除去する図4A参照。この際、マスク124に用いられる材料によっては、マスク124の一部が選択的に除去されることもある図4A参照。そして、上述のマスク124やレジストマスク126などをマスクとして用い、基板101の露出した領域に、上記不純物領域130に添加されたものと同様の不純物元素を高濃度に添加して、不純物領域128を形成する図1、図4A参照。不純物領域128は、不純物元素が高濃度に添加された領域であるから、配線として用いることも可能である。なお、当該工程の後には、マスク124およびレジストマスク126は除去する。次に、上述の工程により形成された各構成を覆うように、絶縁層129を形成する図4B参照。絶縁層129は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層129に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層129には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層129は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層129は、単層構造としても良いし2層以上の積層構造としても良く、例えば、下層から順番に、酸化窒化シリコン層、窒化酸化シリコン層、酸化シリコン層となるような3層構造にすることもできる。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層129にCMP処理を施して、ゲート電極125の上面を露出させた絶縁層131を形成する図4C参照。ゲート電極125の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能である。なお、トランジスタ162の特性を向上させるために、絶縁層131の表面は可能な限り平坦にしておくことが望ましく、この点においてはCMP処理が好適である。CMP処理を用いる場合には、例えば、絶縁層131の表面を、二乗平均平方根RMS粗さを1nm以下とすることができる。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。次に、絶縁層131、ゲート電極125などの上に酸化物半導体層133を形成する図5A参照。酸化物半導体層133は、後に、トランジスタ162の構成要素である酸化物半導体層141に加工される。なお、絶縁層131の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。この場合には、下地として機能する絶縁層に開口部を形成して、ゲート電極125の上面を露出させておくことが望ましい。酸化物半導体層133に用いる材料としては、例えば、インジウムを含有する酸化物半導体材料や、インジウムおよびガリウムを含有する酸化物半導体材料などがある。また、酸化物半導体層133に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、単元系金属の酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などがある。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層133をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比で表されるものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5、すなわち、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2、すなわち、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1、すなわち、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有するターゲットを用いることもできる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。本実施の形態では、非晶質構造の酸化物半導体層133を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層133の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層133の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層133の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層133を形成する。被処理物を熱しながら酸化物半導体層133を形成することにより、酸化物半導体層133に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層133の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層133の適切な厚さは、適用する酸化物半導体材料や、半導体装置の用途などにより異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。なお、上記のように絶縁層131を形成することにより、酸化物半導体層133のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、酸化物半導体層133のチャネル形成領域に相当する部分を平坦にすることができるため、平坦でない場合と比較して、リーク電流を低減することができる。なお、酸化物半導体層133をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層131の表面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。酸化物半導体層133の形成後には、酸化物半導体層133に対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層133中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層133の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、後に形成される酸化物半導体層135の形成後や酸化物半導体層141の形成後、ゲート絶縁層147の形成後、ゲート電極149の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層133を選択的にエッチングして酸化物半導体層135を形成する図5B参照。このエッチングにより、酸化物半導体層141のチャネル長方向の長さが決定される。酸化物半導体層133のエッチングは、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。そして、ゲート電極125、絶縁層131および酸化物半導体層135を覆うように導電層を成膜し、当該導電層を選択的にエッチングして、導電層137および導電層139を形成する図5B参照。導電層137および導電層139は、後にソース電極143およびドレイン電極145に加工される。なお、導電層の形成前に、導電層のエッチング工程における酸化物半導体層135の損傷を防ぐための保護絶縁層を酸化物半導体層135上に形成しても良い。当該導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。当該導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極143、ドレイン電極145への加工が容易であるというメリットがある。また、当該導電層は、導電性を有する金属酸化物を用いて形成しても良い。導電性を有する金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたもの、などを用いることができる。なお、当該導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極143、およびドレイン電極145がテーパー形状となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる。トランジスタ162のチャネル長Lは、導電層137と導電層139ソース電極143とドレイン電極145の下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、十分に小さくすることが可能であり、これにより、回路の動作速度を高めることが可能である。次に、酸化物半導体層135、導電層137および導電層139を選択的にエッチングして酸化物半導体層141、ソース電極142後の工程でソース電極143に加工される。、およびドレイン電極145を形成する図5C参照。当該エッチングによって、酸化物半導体層141の側面の一部と、ソース電極142の側面の一部またはドレイン電極145の側面の一部と、は、平面方向から見て概略一致することになる。また、上述の概略一致する側面例えば、酸化物半導体層141の側面は、チャネル長方向に平行な側面である。ここで、平面方向から見て、側面の一部が一致とは、基板101の表面に垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、概略一致は、厳密な一致を要しない意味で用いる。例えば、概略一致の表現は、上述のような、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、チャネル長方向とは、ソース電極142から、ドレイン電極145へと向かう方向、または、その反対の方向であって、ソース電極142と、ドレイン電極145との間隔が最小となる経路を通るものをいう。上述のように、酸化物半導体層135、導電層137および導電層139を一度にエッチングすることで、各構成要素を個別にエッチングして形成する場合に生じうる、マスクの位置合わせに起因する形状ばらつきを無くすことができる。これにより、マスクの位置合わせに余裕を持たせる必要が無くなるため、十分に集積度を高めることができる。なお、酸化物半導体層135、導電層137および導電層139のエッチングは、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。また、酸化物半導体層135、導電層137および導電層139には、同じ工程例えば、同じエッチングガスを用いたドライエッチング工程などで加工可能な材料を用いるのが好ましい。次に、酸化物半導体層141を覆うようにゲート絶縁層146後の工程でゲート絶縁層147に加工される。を形成する図6A参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリケートHfSixOyx>0、y>0、ハフニウムアルミネートHfAlxOyx>0、y>0、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。なお、ゲート絶縁層146はトランジスタ162のゲート絶縁層として機能するだけでなく、容量素子164の誘電体としても機能する。なお、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの比誘電率の3~4と比較して非常に大きな値を有しているため、電気的特性を確保しつつ、ゲート絶縁層を十分に厚くすることが可能である。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層141に酸素を供給し、酸化物半導体層141の酸素欠損を補填する。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。上述のように、第1の熱処理と第2の熱処理を適用し、酸化物半導体層141中の不純物を低減し、酸素欠損を補填することで、酸化物半導体層141を、その主成分以外の不純物が極力含まれないように高純度化することができる。なお、第2の熱処理に代えて、または、第2の熱処理と共に、酸素プラズマ処理を適用しても良い。酸素プラズマ処理によっても、酸化物半導体層141に酸素を供給し、酸化物半導体層141の酸素欠損を補填することができる。次に、ゲート絶縁層146上にゲート電極149および電極151を形成する図6B参照。なお、ゲート電極149または電極151のチャネル長方向の側面にサイドウォール絶縁層を形成してもよい。このようにサイドウォール絶縁層を形成することにより、例えば、容量素子164の上部電極となる電極151の側面を保護し、容量素子164の上部電極と下部電極との間のリーク電流を抑えることができる。ゲート電極149および電極151は、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極149および電極151となる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極143またはドレイン電極145などの場合と同様であり、これらの記載を参酌できる。次に、上述の工程により形成された各構成を覆うように、端部が電極151と重畳するレジストマスク152を形成する。そして、当該レジストマスク152および電極151を用いて、ゲート絶縁層146、およびソース電極142ドレイン電極145の場合もあるをエッチングし、その一部を選択的に除去し、ゲート絶縁層147およびソース電極143を形成する図6C参照。当該エッチングによって、ゲート絶縁層147の側面の一部と、ソース電極143の側面の一部またはドレイン電極145の側面の一部と、は、平面方向から見て概略一致することになる。さらに、ゲート絶縁層147の側面の一部と、ソース電極143の側面の一部またはドレイン電極145の側面の一部と、電極151の側面の一部とが、平面方向から見て概略一致することが好ましい。また、上述の概略一致する側面例えば、ゲート絶縁層146の側面は、チャネル長方向に垂直な側面である。ここで、平面方向から見て、側面の一部が一致とは、基板101の表面に垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、概略一致は、厳密な一致を要しない意味で用いる。例えば、概略一致の表現は、上述のような、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、チャネル長方向とは、ソース電極143から、ドレイン電極145へと向かう方向、または、その反対の方向であって、ソース電極143と、ドレイン電極145との間隔が最小となる経路を通るものをいう。上述のエッチング工程によって、トランジスタ162のソース電極143またはドレイン電極145の分断を、最小の加工寸法で行うことができるため、半導体装置の集積度を十分に高めることができる。なお、ゲート絶縁層147およびソース電極143またはドレイン電極145のエッチングは、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。また、ゲート絶縁層147およびソース電極143またはドレイン電極145には、当該エッチング工程で条件変更により連続的に加工可能な材料を用いるのが好ましく、例えばドライエッチング工程においてガスの切り替えといった条件変更により連続的に加工可能な材料を用いるのが好ましい。特に好ましくは、ゲート絶縁層147およびソース電極143またはドレイン電極145には、同じ工程例えば、同じエッチングガスを用いたドライエッチング工程などで加工可能な材料を用いる。以上により、酸化物半導体層141を用いたトランジスタ162と、ソース電極143、電極151およびゲート絶縁層147からなる容量素子164とが完成する図1、図7参照。なお、上記トランジスタ162は、i型真性半導体またはi型に限りなく近い酸化物半導体層141を有するため、極めて優れた特性を示す。なお、上述の工程で作製されたトランジスタ162は、オフ電流が十分に低減されているという特徴を有する。上述の工程の後には、ゲート絶縁層147、ゲート電極149および電極151を覆うように絶縁層を形成しても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。また、当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層の態様で形成することができる。また、当該絶縁層には、誘電率の低い材料や、誘電率の低い構造多孔質の構造などを用いることが望ましい。絶縁層の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。また、当該絶縁層は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層を形成することで、半導体装置を微細化した場合などにおいても、当該絶縁層上に、電極や配線などを好適に形成することができるためである。なお、当該絶縁層の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。また、上述の工程の後には、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法、デュアルダマシン法などの方法を用いて形成することができる。以上により、図1に示すような構成の半導体装置を作製することができる。本実施の形態において示すように、トランジスタの構成要素の側面の一部を一致させる態様を採用することで、高度に集積化された半導体装置を実現することができる。特に、トランジスタを三次元的に集積化した構造においては、当該三次元的構成の採用による高集積化と相まって、より顕著な効果が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図8乃至図12を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。基本回路はじめに、基本的な回路構成およびその動作について、図8を参照して説明する。図8A-1に示す半導体装置において、第1の配線1stLineとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、先の実施の形態で示した酸化物半導体を用いたトランジスタ162を適用することができる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160については特に限定されないが、先の実施の形態で示したトランジスタ160を適用することが好適である。また、情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図8Bに示すように、容量素子164を設けない構成とすることも可能である。図8A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体で形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図8A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図8A-2のように考えることが可能である。つまり、図8A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROS、およびR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qをトランジスタ160のゲート電極に与えることで、多値化を実現することができる。応用例次に、図8に示す回路を応用した、より具体的な回路構成および動作について、図9乃至図12を参照して説明する。図9にm×nビットの記憶容量を有する半導体装置の回路図の一例を示す。本発明の一態様に係る半導体装置は、m本mは2以上の整数の信号線Sと、m本のワード線WLと、n本nは2以上の整数のビット線BLと、k本kはn未満の自然数のソース線SLと、メモリセル1100が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114といった周辺回路によって構成されている。ここで、メモリセル1100としては、図8A-1に示される構成が適用される。メモリセル1100は各配線に並列に接続されている。各メモリセル1100は、第1のトランジスタ、第2のトランジスタ、容量素子をそれぞれ有している。各メモリセル1100において、第1のトランジスタのゲート電極と、第2のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線SLと、第1のトランジスタのソース電極ソース領域とは、電気的に接続されている。さらに、ビット線BLと、第2のトランジスタのソース電極またはドレイン電極の他方と、第1のトランジスタのドレイン電極とは電気的に接続され、ワード線WLと、容量素子の電極の他方と、は電気的に接続され、信号線Sと、第2のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線SLが、図8A-1に示される構成における第1の配線1stLineに、ビット線BLが第2の配線2ndLine及び第3の配線3rdLineに、信号線Sが第4の配線4thLineに、ワード線WLが第5の配線5thLineに相当する。また、図9に示すメモリセルアレイにおいて、ビット線BL、ソース線SL、ワード線WL、及び信号線Sはマトリクスを構成する。ビット線BLの一には、同じ列に配置されたm個のメモリセル1100が接続されている。また、ワード線WLの一、及び、信号線の一には、それぞれ同じ行に配置されたn個のメモリセル1100が接続されている。また、ソース線SLの本数は、ビット線BLの本数よりも少ないため、ソース線SLの一は、少なくとも異なるビット線BLに接続されたメモリセル1100を含む複数のメモリセルと接続する必要がある。すなわち、ソース線SLの一には、j個jはm1以上m×n以下の整数のメモリセル1100が接続されている。なお、ソース線SLの一に接続された複数のメモリセル1100が有する第1のトランジスタのソース領域は共通している。なお、ソース線SLは、複数のビット線BLに対して一本の割合で配置されているすなわち、n/kが整数であるのが好ましく、この場合、各ソース線SLに接続されるメモリセル1100の数が等しいとすれば、ソース線SLの一には、m×n/k個のメモリセル1100が接続される。図9に示すメモリセルアレイのように、メモリセル1100の一と他のメモリセル1100とを接続するソース線SLの一を、少なくとも異なるビット線BLに接続されたメモリセルを含む複数のメモリセル1100と接続する構成として、ソース線SLの本数をビット線BLの本数より少なくすることで、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。ビット線BLは、第1の駆動回路1111と電気的に接続されており、ソース線SLは、第2の駆動回路1112と電気的に接続されており、信号線Sは第3の駆動回路1113と電気的に接続されており、ワード線WLは、第4の駆動回路1114と電気的に接続されている。なお、ここでは、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。次に、書き込み動作および読み出し動作について説明する。図10は、図9に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。なお、ここでは、簡単のため、2行×2列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。第1行目のメモリセル11001,1、およびメモリセル11001,2への書き込みを行う場合と、第1行目のメモリセル11001,1、およびメモリセル11001,2からの読み出しを行う場合について説明する。なお、以下では、メモリセル1,1へ書き込むデータを1とし、メモリセル1,2へ書き込むデータを0とする場合について説明する。はじめに、書き込みについて説明する。まず、第1行目の信号線S1に電位V1を与え、1行目の第2のトランジスタをオン状態とする。また、第2行目の信号線S2に電位0Vを与え、2行目の第2のトランジスタをオフ状態とする。また、第1列目のビット線BL1に電位V2を与え、2列目のビット線BL2には電位0Vを与える。その結果、メモリセル1,1のノードFGには電位V2が、メモリセル1,2のノードFGには電位0Vが与えられる。ここでは、電位V2は第1のトランジスタのしきい値より高い電位とする。そして、第1行目の信号線S1の電位を0Vとして、1行目の第2のトランジスタをオフ状態とすることで、書き込みを終了する。なお、電位V2は、電位V1と同程度または電位V1以下とするのが好ましい。なお、書き込み動作の間、第1行目のワード線WL1及び第2行目のワード線WL2は電位0Vとしておく。また、書き込み終了時には、第1列目のビット線BL1の電位を変化させる前に第1行目の信号線S1を電位0Vとする。書き込み後において、メモリセルのしきい値は、データ0の場合にはVw0、データ1の場合にはVw1となる。ここで、メモリセルのしきい値とは、第1のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線WLに接続される端子の電圧をいうものとする。なお、ここでは、Vw0>0>Vw1とする。次に、読み出しについて説明する。ここで、ビット線BLには、図11に示す読み出し回路が電気的に接続されているとする。まず、第1行目のワード線WL1に電位0Vを与え、第2行目のワード線WL2には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。WL1を電位0Vとすると、第1行目において、データ0が保持されているメモリセルの第1のトランジスタはオフ状態、データ1が保持されているメモリセルの第1のトランジスタはオン状態となる。ワード線WL2を電位VLとすると、第2行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。その結果、ビット線BL1-ソース線SL間は、メモリセル1,1の第1のトランジスタがオン状態であるため低抵抗状態となり、ビット線BL2-ソース線SL間は、メモリセル1,2の第1のトランジスタがオフ状態であるため、高抵抗状態となる。ビット線BL1、ビット線BL2に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出すことができる。なお、読み出し動作の間、信号線S1には電位0Vを、信号線S2には電位VLを与え、第2のトランジスタを全てオフ状態としておく。第1行目のノードFGの電位は0VまたはV2であるから、信号線S1を電位0Vとすることで第2のトランジスタを全てオフ状態とすることができる。一方、2行目のノードFGの電位は、ワード線WL2に電位VLが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第2のトランジスタがオン状態となることを防止するために、信号線S2をワード線WL2と同じ低電位電位VLとする。つまり、読み出しを行わない行では、信号線Sとワード線WLとを同じ低電位電位VLとする。以上により、第2のトランジスタを全てオフ状態とすることができる。読み出し回路として、図11に示す回路を用いる場合の出力電位について説明する。図11に示す読出し回路では、ビット線BLは、リードイネーブル信号RE信号によって制御されるスイッチを介して、クロックドインバータ、および、電位V1を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線SLには定電位例えば0Vを与えておく。ビット線BL1-ソース線SL間は低抵抗であるため、クロックドインバータには低電位が入力され、出力D1はHighとなる。ビット線BL2-ソース線SL間は高抵抗であるため、クロックドインバータには高電位が入力され、出力D2はLowとなる。動作電位は、例えば、V1=2V、V2=1.5V、VH=2V、VL=-2Vとすることができる。次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは上述の書き込み動作と同じとする。図12は、当該書き込み動作および読出し動作のタイミングチャートの一例である。図10に示すタイミングチャートを用いた書き込み1行目の書き込みでは、書き込み時のワード線WL2の電位を電位0Vとしているため、例えばメモリセル2,1またはメモリセル2,2に書き込まれているデータがデータ1である場合には、ビット線BL1とビット線BL2間に定常電流が流れることになる。第1行目の書き込み時には、第2行目のメモリセルが有する第1のトランジスタがオン状態となり、ビット線BL1とビット線BL2が、ソース線を介して低抵抗で接続されるためである。図12に示す書き込み動作は、このような定常電流の発生を防止する方法である。まず、第1行目の信号線S1に電位V1を与え、1行目の第2のトランジスタをオン状態とする。また、第2行目の信号線S2に電位0Vを与え、2行目の第2のトランジスタをオフ状態とする。また、第1列目のビット線BL1に電位V2を与え、2列目のビット線BL2には電位0Vを与える。その結果、メモリセル1,1のノードFGには電位V2が、メモリセル1,2のノードFGには電位0Vが与えられる。ここでは、電位V2は第1のトランジスタのしきい値より高い電位とする。そして、第1行目の信号線S1の電位を0Vとして、1行目の第2のトランジスタをオフ状態とすることで、書き込みを終了する。なお、書き込み動作の間、第1行目のワード線WL1の電位は電位0Vに、第2行目のワード線WL2の電位は電位VLとしておく。第2行目のワード線WL2を電位VLとすることで、第2行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線SLには電位V2を与える。書き込みデータが全て0の場合には、ソース線には電位0Vを与えても構わない。また、書き込み終了時には、第1列目のビット線BL1の電位を変化させる前に第1行目の信号線S1を電位0Vとする。書き込み後において、メモリセルのしきい値は、データ0の場合にはVw0、データ1の場合にはVw1となる。ここでは、Vw0>0>Vw1とする。当該書き込み動作において、書き込みを行わない行この場合には第2行目のメモリセルの第1のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ0を書き込む場合には、該メモリセルが有する第1のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルにデータ1を書き込む場合には、該メモリセルが有する第1のトランジスタはオン状態となるため、ソース線SLとビット線BLこの場合にはビット線BL1との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線SLの電位を、ビット線BL1の電位V2と同じとすることで、ビット線とソース線の間の定常電流を防止できる。以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。なお、読み出し動作については、上述の読み出し動作と同様である。本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本実施の形態に示す半導体装置では、トランジスタの構成要素の側面の一部を一致させる態様を採用することで、高度に集積化された半導体装置を実現することができる。特に、トランジスタを三次元的に集積化した構造においては、当該三次元的構成の採用による高集積化と相まって、より顕著な効果が得られる。これにより、高度に集積化された半導体装置を実現し、メモリセルの占有面積を低減することができるので、単位面積あたりの記憶容量を増加させることができる。なお、開示する発明に係る半導体装置の回路構成は、図9に示されるものに限定されない。例えば、メモリセル1100を構成するトランジスタ162が並列に接続されることなく、配線に対して直列に接続されるような構成の回路としても良いし、メモリセル1100を構成するトランジスタ160が並列に接続されることなく、配線に対して直列に接続されるような構成の回路としても良い。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図13を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図13Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図13Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図13Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図13Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図13Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図13Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図13Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、該半導体装置の高集積化を実現することが可能であり、また、消費電力を低減した電子機器が実現される。"