メモリセルのグループを制御する方法であって、基板上に構築された第1の本体を共有するNANDメモリセルの第1のスタック及び前記基板上に構築された第2の本体を共有するNANDメモリセルの第2のスタックを含む前記メモリセルのグループを、前記NANDメモリセルの第1のスタックの第1の制御ゲート及び前記NANDメモリセルの第2のスタックの第2の制御ゲートにアイドル電圧を印加することと、前記基板に消去電圧を印加することと、前記消去電圧が前記第1の本体及び前記第2の本体まで伝搬することを可能にするように、前記基板と、前記NANDメモリセルの第1スタック及び前記NANDメモリセルの第2のスタックとの間に配置される1つ又は複数のミドストリングデバイスを制御することと、によって消去することを含む、メモリセルのグループを制御する方法。前記第1の本体及び前記第2の本体はpドープシリコンを含むか、前記基板はpドープシリコンを含むか、若しくは前記消去電圧は前記アイドル電圧より大きいか、又はそれらの組合せである、請求項1に記載の方法。前記アイドル電圧は約0ボルトであり、前記消去電圧は約10ボルトより大きく、前記1つ又は複数のミドストリングデバイスの前記制御は、前記1つ又は複数のミドストリングデバイスのゲートが浮遊することを可能にすることを含む、請求項2に記載の方法。ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスを、該ソースセレクトデバイスの前記ゲート及び前記ソースラインを浮遊させることによって制御することと、ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスを、該ドレインセレクトデバイスの前記ゲート及び前記ビットラインを浮遊させることによって制御することと、を更に含む、請求項1から3の何れか1項に記載の方法。前記メモリセルのグループのメモリセルを、前記第1の本体の、前記基板と反対側の端部に読出しソース電圧を印加することと、前記基板及び前記1つ又は複数のミドストリングデバイスを制御することによって前記第1の本体を前記第2の本体に結合させることと、読出されるメモリセルの制御ゲートに読出し電圧を印加することと、前記メモリセルのグループの読出されないメモリセルの制御ゲートにパス電圧を印加することと、前記第2の本体の、前記基板と反対側の端部に読出しセンス電圧を印加することと、前記第2の本体に入る電流を決定することと、によって読出すことを更に含む、請求項1から3の何れか1項に記載の方法。前記メモリセルのグループはメモリセルのアレイに含まれ、該方法は、メモリセルの前記グループを、ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスをイネーブルすることと、ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスをイネーブルすることと、によって選択することを更に含み、前記ソースラインは前記読出しソース電圧に駆動され、前記ビットラインは前記読出しセンス電圧に駆動される、請求項5に記載の方法。前記第1の本体及び前記第2の本体はpドープシリコンを含むか、前記基板はpドープシリコンを含むか、前記読出しソース電圧は約0ボルトであるか、前記読出し電圧は約0ボルトであるか、前記パス電圧は約6ボルトであるか、若しくは前記読出しセンス電圧は約1ボルトであるか、又はそれらの組合せであり、前記ソースセレクトデバイスは、該ソースセレクトデバイスのゲートに約4ボルトを印加することによってイネーブルされ、前記ドレインセレクトデバイスは、該ドレインセレクトデバイスのゲートに約4ボルトを印加することによってイネーブルされ、前記第1の本体は、前記基板に約0ボルトの電圧を印加し、前記1つ又は複数のミドストリングデバイスの前記ゲートに約6ボルトの電圧を印加することによって前記第2の本体に結合される、請求項6に記載の方法。前記メモリセルのグループのメモリセルを、前記基板及び前記1つ又は複数のミドストリングデバイスを制御することによって前記第1の本体を前記第2の本体に結合させることと、前記第2の本体の、前記基板と反対側の端部にプログラムドレイン電圧を印加することと、前記メモリセルのグループ内でプログラムされないメモリセルの制御ゲートに禁止電圧を印加することと、プログラムされるメモリセルの制御ゲートにプログラム電圧を印加することと、によってプログラミングすることを更に含む、請求項1から3の何れか1項に記載の方法。前記メモリセルのグループはメモリセルのアレイに含まれ、該方法は、前記メモリセルのグループを、ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスをオフにすることと、ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスをイネーブルすることと、によって選択することを更に含み、前記ビットラインは前記プログラムドレイン電圧に駆動される、請求項8に記載の方法。前記第1の本体及び前記第2の本体はpドープシリコンを含むか、前記基板はpドープシリコンを含むか、前記プログラム電圧は約20ボルトであるか、前記禁止電圧は約10ボルトであるか、又は前記プログラムドレイン電圧は約0ボルトであるか、又はそれらの組合せであり、前記ソースセレクトデバイスは、該ソースセレクトデバイスのゲートに約0ボルトを印加し、該ソースセレクトデバイスの該ゲートに印加される電圧より大きい電圧を前記ソースラインに印加することによってオフにされ、前記ドレインセレクトデバイスは、該ドレインセレクトデバイスのゲートに約4ボルトを印加することによってイネーブルされ、前記第1の本体は、前記基板に約0ボルトの電圧を印加し、前記1つ又は複数のミドストリングデバイスの前記ゲートに約10ボルトの電圧を印加することによって前記第2の本体に結合される、請求項9に記載の方法。前記NANDメモリセルの第1のスタックの前記第1の制御ゲート及び前記NANDメモリセルの第2のスタックの前記第2の制御ゲートを浮遊させることと、ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスを、該ソースセレクトデバイスの前記ゲートを約0ボルトに駆動することによってディセーブルすることと、ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスを、該ドレインセレクトデバイスのゲートを約0ボルトに駆動することによってディセーブルすることと、によって、前記メモリセルのグループを消去しないことを更に含む、請求項1から3の何れか1項に記載の方法。メモリデバイスであって、第1の本体を共有するNANDメモリセルの第1のスタックであって、該第1のスタックの前記NANDメモリセルは、制御ゲートの第1のセット、及び、該制御ゲートの第1のセットと前記第1の本体との間に位置する電荷格納領域の第1のセットを含む、NANDメモリセルの第1のスタックと、第2の本体を共有するNANDメモリセルの第2のスタックであって、該第2のスタックの前記NANDメモリセルは、制御ゲートの第2のセット、及び、該制御ゲートの第2のセットと前記第2の本体との間に位置する電荷格納領域の第2のセットを含む、NANDメモリセルの第2のスタックと、基板と、前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックとの間に配置される1つ又は複数のミドストリングデバイスであって、該1つ又は複数のミドストリングデバイスは、第1の動作モードにおいて前記基板を前記第1の本体及び前記第2の本体に結合することが可能であり、また、第2の動作モードにおいて、前記基板から絶縁して、前記第1の本体を前記第2の本体に結合することが可能である、1つ又は複数のミドストリングデバイスと、を備える、メモリデバイス。前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックは、前記制御ゲートの第1のセット及び前記制御ゲートの第2のセットに印加されるアイドル電圧と、前記基板に印加される消去電圧と、前記消去電圧が前記第1の本体及び前記第2の本体に伝搬することを可能にするよう前記第1の動作モードで機能させるように前記1つ又は複数のミドストリングデバイスを制御する制御と、によって消去されることが可能である、請求項12に記載のメモリデバイス。前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックの前記電荷格納領域のそれぞれは浮遊ゲートを備える、請求項12または13に記載のメモリデバイス。情報の2つ以上のバイナリビットが、前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックの各々の電荷格納領域に、該各々の電荷格納領域に格納される電荷量を制御することによって格納され得る、請求項12から14の何れか1項に記載のメモリデバイス。ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスと、ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスと、を更に備える、請求項12から15の何れか1項に記載のメモリデバイス。前記1つ又は複数のミドストリングデバイスは、前記基板と前記NANDメモリセルの第1のスタックとの間に配置される第1の電界効果トランジスタFETであって、該第1のFETは前記第1の本体の一部分をチャネルとして使用する、第1のFETと、前記基板と前記NANDメモリセルの第2のスタックとの間に配置される第2のFETであって、該第2のFETは前記第2の本体の一部分をチャネルとして使用する、第2のFETと、前記第1のFETと前記第2のFETとの間に配置され、前記基板の一部分をチャネルとして使用する第3のFETと、を備え、前記第1のFET、前記第2のFET、及び前記第3のFETの制御ゲートはともに結合される、請求項12から16の何れか1項に記載のメモリデバイス。前記基板はpドープシリコンを含み、前記第1の本体及び前記第2の本体はpドープシリコンを含み、前記制御ゲートの第1のセット及び前記制御ゲートの第2のセットはポリシリコンを含み、前記NANDメモリセルの第1のスタックは少なくとも8つのメモリセルを備え、前記NANDメモリセルの第2のスタックは前記NANDメモリセルの第1のスタックと同じ数のメモリセルを備える、請求項12から17の何れか1項に記載のメモリデバイス。前記NANDメモリセルの第2のスタックに隣接するNANDメモリセルの第3のスタックと、前記NANDメモリセルの第3のスタックから前記NANDメモリセルの第2のスタックを分離する前記基板内のトレンチと、を更に備える、請求項12から18の何れか1項に記載のメモリデバイス。シリコンのピラーであって、一端が前記基板に接触した状態で、実質的に垂直な方向に前記基板から外に延在し、実質的に円形の断面を有し、前記第1の本体として使用するのに適する、シリコンのピラーと、前記電荷格納領域の第1のセットに適する、前記シリコンのピラーを囲む電荷トラップ材料層と、前記制御ゲートの第1のセットに適する、前記シリコンのピラーを囲む2つ以上の制御ゲートであって、金属で構成され、非導電性層によって絶縁される、2つ以上の制御ゲートと、を更に備える、請求項12から19の何れか1項に記載のメモリデバイス。電子システムであって、メモリ制御コマンドを生成することが可能なプロセッサと、前記プロセッサに結合され、前記メモリ制御コマンドに応答して動作する少なくとも1つのメモリデバイスと、を備え、前記少なくとも1つのメモリデバイスは、第1の本体を共有するNANDメモリセルの第1のスタックであって、該第1のスタックの前記NANDメモリセルは、制御ゲートの第1のセット、及び、該制御ゲートの第1のセットと前記第1の本体との間に位置する電荷格納領域の第1のセットを含む、NANDメモリセルの第1のスタックと、第2の本体を共有するNANDメモリセルの第2のスタックであって、該第2のスタックの前記NANDメモリセルは、制御ゲートの第2のセット、及び、該制御ゲートの第2のセットと前記第2の本体との間に位置する電荷格納領域の第2のセットを含む、NANDメモリセルの第2のスタックと、基板と、前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックとの間に配置される1つ又は複数のミドストリングデバイスであって、該1つ又は複数のミドストリングデバイスは、第1の動作モードにおいて前記基板を前記第1の本体及び前記第2の本体に結合することが可能であり、また、第2の動作モードにおいて、前記基板から絶縁して、前記第1の本体を前記第2の本体に結合することが可能である、前記1つ又は複数のミドストリングデバイスと、を備える、電子システム。前記プロセッサに結合される外部接続部を更に備え、前記プロセッサは、前記外部接続部を通して書込みコマンド及び書込みデータを受信し、前記書込みデータを前記少なくとも1つのメモリデバイスに格納することが可能であり、前記プロセッサは、前記外部接続部から読出しコマンドを受信し、前記少なくとも1つのメモリデバイスを通して読出しデータを取出し、該読出しデータを前記外部接続部を通して送出することが可能である、請求項21に記載の電子システム。前記外部接続部は、コンピューター通信プロトコルを提供する、請求項22に記載の電子システム。前記外部接続部に結合されるホストデバイスを更に備え、前記ホストデバイスは、少なくとも前記読出しコマンドを前記プロセッサに送出することが可能である、請求項22または23に記載の電子システム。前記ホストデバイスはモバイルデバイスである、請求項24に記載の電子システム。情報の2つ以上のバイナリビットが、前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックの各々の電荷格納領域に、該各々の電荷格納領域に格納される電荷量を制御することによって格納され得る、請求項21から25の何れか1項に記載の電子システム。前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックは、前記制御ゲートの第1のセット及び前記制御ゲートの第2のセットに印加されるアイドル電圧と、前記基板に印加される消去電圧と、前記消去電圧が前記第1の本体及び前記第2の本体に伝搬することを可能にするよう前記第1の動作モードで機能させるように、前記1つ又は複数のミドストリングデバイスを制御する制御と、によって消去されることが可能である、請求項21から26の何れか1項に記載の電子システム。前記少なくとも1つのメモリデバイスは、ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスと、ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスと、を更に備える、請求項21から27の何れか1項に記載の電子システム。前記1つ又は複数のミドストリングデバイスは、前記基板と前記NANDメモリセルの第1のスタックとの間に配置される第1の電界効果トランジスタFETであって、該第1のFETは前記第1の本体の一部分をチャネルとして使用する、第1のFETと、前記基板と前記NANDメモリセルの第2のスタックとの間に配置される第2のFETであって、該第2のFETは前記第2の本体の一部分をチャネルとして使用する、第2のFETと、前記第1のFETと前記第2のFETとの間に配置され、前記基板の一部分をチャネルとして使用する第3のFETと、を備え、前記第1のFET、前記第2のFET、及び前記第3のFETの制御ゲートはともに結合される、請求項21から28の何れか1項に記載の電子システム。前記基板はpドープシリコンを含み、前記第1の本体及び前記第2の本体はpドープシリコンを含み、前記制御ゲートの第1のセット及び前記制御ゲートの第2のセットはポリシリコンを含み、前記NANDメモリセルの第1のスタックは少なくとも8つのメモリセルを備え、前記NANDメモリセルの第2のスタックは前記NANDメモリセルの第1のスタックと同じ数のメモリセルを備える、請求項21から29の何れか1項に記載の電子システム。以下の詳細な説明では、幾つかの特定の詳細が、関連する教示の完全な理解を可能にするために例として述べられる。しかし、本教示を、こうした詳細なしで実施し得ることが当業者に明らかであるべきである。他の事例では、よく知られている方法、手順、及び構成要素は、本発明の概念の態様を不必要に曖昧にすることを回避するために、詳細なしで比較的高いレベルで述べられている。多数の記述的な用語及びフレーズが、本発明の種々の実施形態を述べるときに使用される。これらの記述的な用語及びフレーズは、本明細書で異なる定義が与えられない限り、一般的に合意された意味を当業者に伝えるために使用される。ここで、添付図面に示し、以下で論じられる例に対して参照が詳細に行われる。図1は、垂直NANDメモリ199の一実施形態の等角図を示す。垂直NANDメモリ199の小さな部分、4メモリセルの4×6スタックが示される。種々の実施形態は、メモリセルの任意の数のスタックを有することができ、多くの実施形態は、メモリセルの数百万スタック又は更に数十億スタックを含む。スタックは、2つ以上のメモリセルを有することができ、一部の実施形態は、スタック内に4、8、16、又は32のメモリセルを有するが、2の累乗でない数を含む任意の数のメモリセルをスタック内に含み得る。一部の実施形態では、単一ビットを個々のメモリセルに格納し得るが、他の実施形態は、個々のメモリセル内の電荷格納領域内に格納される電荷量を制御することによって、単一メモリセル内に複数ビットの情報を格納し得る。明確にするために、絶縁材料を充填し得る垂直NANDメモリ199の領域は、図1では透明であり、構造的細部が露出されることを可能にする。垂直NANDメモリ199は、Z次元において厚さを有する基板SUB0上に構築され、この基板SUB0は、そのZ次元と比べてX次元及びY次元においてはるかに遠くまで延在する。メモリセルのスタックは基板SUB0上に構築される。2つのメモリセルの電荷格納領域がZ次元において異なっているが、X次元及びY次元においてそれらのセルが重なり合っている場合、それらの2つのメモリセルは積層しているとみなすことができる。メモリセル110~113のスタックは、本体101を共有し、本体101は、シリコンのピラーとして構築されることができ、ポリシリコンとすることができ、実質的に円形の断面を有することができ、本体101の一端が基板SUB0に接触した状態で、実質的に垂直方向に基板SUB0から外に延在するが、幾つかの実施形態は、本体101について異なる幾何形状を使用し得る。本明細書でまた特許請求の範囲で使用される、実施的に垂直なとは、本体101の中心線と基板SUB0との間の角度が90度±約30度であることを意味する。本明細書でまた特許請求の範囲で使用される、実質的に円形なとは、断面の重心から断面のエッジまでの距離が約50以下だけ変動し得ることを意味する。幾つかの実施形態では、基板SUB0及び本体101はともに、pドープシリコンで作られることができるが、他の実施形態は、他の半導体材料及び/又は異なるドーピングを使用し得る。他の実施形態の例は、基板SUB0及び本体101がともにnドープシリコンで作られること、基板SUB0がpドープシリコンで作られ本体101がnドープシリコンで作られること、及び、基板SUB0及び/又は本体101が異なる半導体材料で作られる別の実施形態を含み得る。メモリセル110~113のスタックは、示す実施形態では4つのメモリセルを含む。第1のメモリセル110は、ワードライン0、すなわちWL0であるポリシリコン制御ゲートを有し得る。第2のメモリセル111は、ワードライン1、すなわちWL1であるポリシリコン制御ゲートを有し得る。第3のメモリセル112は、ワードライン2、すなわちWL2であるポリシリコン制御ゲートを有することができ、第4のメモリセル113は、ワードライン3、WL3であるポリシリコン制御ゲートを有し得る。図示する実施形態では、メモリセル110~113を、ゲートファーストgatefirstプロセスを使用して構築し得る。メモリセル110~113は、各々の電荷格納領域を有し、電荷格納領域は、この実施形態では、制御ゲートWL3と本体101との間に位置するメモリセル113の浮遊ゲート113S等の浮遊ゲートであり得る。共通本体を共有する制御ゲートは、制御ゲートのセットと呼ぶことができる。メモリセル114~117の第2のスタックは本体102を共有する。多くの実施形態では、メモリセルの第2のスタックは、メモリセルの第1のスタックと同じ数のメモリセルを有するが、他の実施形態では、メモリセルの数は2つのスタックの間で異なり得る。メモリセルの第2のスタックの第1のメモリセル114は、ワードライン4、すなわちWL4であるポリシリコン制御ゲートを有し得る。第2のメモリセル115は、ワードライン5WL5であるポリシリコン制御ゲートを有し得る。第3のメモリセル116は、ワードライン6、すなわちWL6であるポリシリコン制御ゲートを有することができ、第4のメモリセル117は、ワードライン7、すなわちWL7であるポリシリコン制御ゲートを有し得る。メモリセルの第3のスタックは本体121を共有し、メモリセルの制御ゲートのためにワードライン0~3、すなわちWL0~3を使用する。メモリセルの第4のスタックは本体122を共有し、その制御ゲートのためにワードライン4~7、すなわちWL4~7を使用する。メモリセルの第3及び第4のスタックは、第1及び第2のスタックと同じY座標でX次元に沿って構築される。メモリセルの第5及び第6のスタック140並びにメモリセルの第7及び第8のスタック160等のメモリセルの更なるスタックは、図示するようにY次元に沿って構築され得る。ワードラインWL0~7は、Y次元に進む基板上で種々のZレベルで構築され得る。メモリセルの第1及び第3のスタック用の制御ゲートとして使用されるワードラインWL0~3は、図示するように、共有式幅広ポリシリコン構造又は別個の導体であり得る。ワードラインWL4~7は、他の実施形態において、同様に幅広であり、X次元に構築されるメモリセルの更なるスタック用の共有式制御ゲートとして使用されるか、又は図示するように単一スタック幅であり得る。1つ又は複数のミドストリングデバイス105~107は、基板SUB0とNANDメモリセルの第1及び第2のスタックとの間に配置される。示す実施形態では、1つ又は複数のミドストリングデバイスは、第1のFET105及び第2のFET106を含み、第1のFET105は、基板SUB0とNANDメモリセル110~113の第1のスタックとの間に配置され、FET105のチャネルのために本体101を使用し、第2のFET106は、基板SUB0とNANDメモリセル114~117の第2のスタックとの間に配置され、FET106のチャネルのために本体102を使用する。1つ又は複数のミドストリングデバイスは第3のFET107も含み、第3のFET107は、NANDメモリセル110~113の第1のスタックとNANDメモリセル114~117の第2のスタックとの間に配置され、FET107のチャネルのために基板SUB0を使用する。制御ラインMSG0は、示す実施形態では1つ又は複数のミドストリングデバイスを構成する3つのFET105~107の制御ゲートとして使用される。本体101及び102の回りの、酸化物層等の薄い絶縁層は、本体101及び102から制御ラインMSG0を分離し得る。基板SUB0上の酸化物層等の薄い絶縁層は、基板SUB0から制御ラインMSG0を分離し得る。示す実施形態では、ポリシリコン、金属、又は何らかの他の導体で作られ得る単一制御ラインは、3つのFET105~107の制御ゲートのために使用され、制御ゲートをともに結合する。他の実施形態では、複数のミドストリングデバイスの制御ゲートは独立に制御され得る。なお更なる実施形態では、それ自身で1つ又は複数のミドストリングデバイスとして機能する、より大きなチャネルを基板SUB0内に有する単一FETが生成され得る。第1の動作モードは、消去電圧が第1の本体及び第2の本体まで伝搬することを可能にするために、基板とNANDメモリセルの第1及び第2のスタックとの間に配置される1つ又は複数のミドストリングデバイスを制御することである。第1の動作モードで、制御ラインMSG0は浮遊することを許容され得、これは制御ラインMSG0が電圧源又は電流源から切離されることを意味し、基板SUB0は消去電圧で駆動され得る。第1の動作モードにおいて、基板SUB0は、本体101及び102に結合され、消去電圧が本体101及び102に伝搬することを可能にする。第2の動作モードで、制御ラインMSG0は、基板SUB0と十分に異なる、接地状態であり得る電圧レベルに駆動されて、3つのFET105~107をオンし得る。第2の動作モードにおいて、第1の本体101は第2の本体102に結合され、両者は基板SUB0から絶縁され、NANDメモリの第1及び第2のスタックを、NANDメモリストリング100のセルを読出し及びプログラムするための単一NANDメモリストリング100に変換する。幾つかの実施形態では、ソースセレクトデバイス103は、ソースライン0SL0と、基板SUB0に対向する第1の本体101の端部との間に配置され得る。ビアは、ソースライン0SL0をソースセレクトデバイス103に接続するために使用され得る。ドレインセレクトデバイス104は、ビットライン0BL0と、基板SUB0に対向する第2の本体102の端部との間に配置され得、ビアは、ビットライン0BL0をドレインセレクトデバイス104に接続するために使用され得る。ソースセレクトデバイス103は制御ラインSGS0をその制御ゲートとして有し、ドレインセレクトデバイス104は制御ラインSGD0をその制御ゲートとして有する。NANDストリング100は、ソースセレクトデバイス103を制御ラインSGD0を使用して及び/又はドレインセレクトデバイス104を制御ラインSGS0を使用して選択的にイネーブルすることによって読出しアクセス又はプログラムアクセスのためにイネーブルされ得る。本体121を有するNANDメモリの第3のスタック及び本体122を有するNANDメモリの第4のスタックを含むNANDストリング120は、本体121をソースライン0SL0に結合する制御ラインSGS1及び/又は本体122をビットライン0BL0に結合する制御ラインSDG1を使用してイネーブルされ得る。NANDストリングの更なるグループは異なる制御ライン及び/又はビットラインに結合され得る。NANDストリング140及びNANDストリング160は、制御ラインMSG1を利用して、その1つ又は複数のミドストリングデバイスを制御し、それぞれ制御ラインSGD0及び制御ラインSGD1によって制御されるドレインセレクトデバイスによってビットライン1BL1に結合される。NANDストリング140及びNANDストリング160は、それぞれ制御ラインSGS0及び制御ラインSGS1によって制御されるソースセレクトデバイスによってソースライン0SL0に結合される。より多くのNANDストリングが、制御ラインMSG2、MSG3、MSG4、又はMSG5によって制御されるそのミドストリングデバイスを有し、ビットライン2BL2、ビットライン3BL3、ビットライン4BL4、又はビットライン5BL5に結合され得る。種々の実施形態は、任意の数のソースライン、ビットライン、ソース制御ライン、ドレイン制御ライン、ワードライン、及び/又はミドストリングデバイス制御ラインを有し得る。幾つかの実施形態は、Y軸に平行でかつ少なくともメモリセルの2つのスタックと同程度の幅であり得るミドストリングデバイス用の制御ラインを含み得るが、幾つかは、メモリセルの複数対のスタックのミドストリングデバイスを制御するためにX方向に十分に幅広であり得る。本体121を使用し、本体101を使用するNANDメモリセルの第2のスタックに隣接して位置するNANDメモリセルの第3のスタックは、幾つかの実施形態では、基板SUB0内のトレンチ109によって分離され得る。トレンチ109は、制御ラインMSG0を共有し得るNANDストリング100及びNANDストリング120等の隣接するNANDストリングのミドストリングデバイスのチャネルを分離するときに有用であり得る。他の実施形態は、図1に示すトレンチ109の代わりに又はそれに加えて、NANDストリング100及びNANDストリング140等の、ミドストリングデバイスをイネーブルする制御ラインを共有しないNANDストリング間で同様なトレンチを利用し得る。図2は、垂直NANDメモリ199の一実施形態の略図を示す。図2の略図は、簡潔にするために、図1に示す構造の前の1/3を含むが、当業者は、図1の全体構造を含む略図又は何百万若しくは何十億のメモリセルの実施態様の略図を容易に想定し得る。垂直NANDメモリは、第1のNANDストリング100、第2のANDストリング120、第3のNANDストリング140、及び第4のNANDストリング160を含むNANDストリングに編成された不揮発性メモリセルの3次元アレイを含む。メモリセル110~117等のメモリセルは、制御ゲート、ソースとドレインとの間のチャネル、制御ゲートとチャネルとの間に位置する電気絶縁された浮遊ゲートを含み得る。他の実施形態は、浮遊ゲートの代わりに、電荷トラップフラッシュ技術を使用し得る。図1に示すように、本体101を使用するメモリセル110~113の第1のスタックは、ミドストリングデバイス105~107によって、本体102を使用するメモリセル114~117の第2のスタックに結合されて、第1のNANDストリング100を形成する。本体121を使用するメモリセルの第3のスタックは、ミドストリングデバイスによって、本体122を使用するメモリセルの第4のスタックに結合されて、第2のNANDストリング120を形成する。第3のNANDストリング140及び第4のNANDストリング160は、第1のNANDストリング100及び第2のNANDストリング120と異なるY次元に位置するメモリセルのスタックを使用して同様に形成される。NANDストリング内のメモリセルは、個々のワードラインWL0~WL7にそれぞれ接続された制御ゲートを有するが、ワードラインWL0~WL7は、図示するようにNANDストリング間で共有され得るため、ワードライン0WL0等の単一のワードラインが、多くの異なるメモリセルに結合され得る。制御ラインSGS0によって制御されるソースセレクトゲート103は、第1のNANDストリング100の一端をソースライン0SL0に結合することができ、制御ラインSGD0によって制御されるドレインセレクトゲート104は、第1のNANDストリング100の他端をビットライン0BL0に結合し得る。他のNANDストリングは、それらのNANDストリングを各々のソースライン及び/又はビットラインに結合する同様なゲートを有し得る。ミドストリングデバイスすなわちFET105~107は、制御ラインMSG0上の電圧が、3つのFET105~107をオンにする基板SUB0上の電圧と十分に異なる場合、制御ラインMSG0によって、メモリセルの2つのスタックを結合して第1のNANDストリング100にするよう制御され得る。異なる動作モードにおいて、基板SUB0からの電圧は、第1のFET105を通過して第1の本体101に到り、第2のFET106を通過して第2の本体102に到ることを許容され得る。これは、基板SUB0と本体101、102、121、122が電気接続されるように、FET105~107のゲートに結合される制御ラインMSG0を浮遊させることによって達成され得る。図3Aは、垂直NANDメモリ299の代替の実施形態の側面断面図を示す。断面図は、X-Z平面であり、Xは水平に延在し、Zは垂直に延在し、Yはページ内に延在する。図3Aに示す代替の実施形態は、図1に示す実施形態と同様である。ただし、浮遊ゲートフラッシュ技術の代わりに電荷トラップフラッシュ技術が使用され、ゲートラスト作製プロセスが金属制御ゲート及びワードライン相互接続を提供するために使用され、メモリセルのスタックが4メモリセルの代わりに8メモリセルを含むことを除く。他の実施形態は、本開示の範囲から逸脱することなく、広範にわたる他の技術、作製プロセス、及び/又はアーキテクチャを使用し得る。図3Aに示す垂直NANDメモリ299の断面は、第1のNANDストリング200及び3つの他のNANDストリング230~232を含む。更なるNANDストリングは、Y次元で示すNANDストリング200、230~232の上及び/又は下に、及び/又は、X次元で示すNANDストリング200、230~232の左及び/又は右に位置し得る。NANDストリング200、230~232は、pドープシリコンで作られ得る基板201に構築される。第1のNANDストリング200は、以下で更に詳細に論じられるが、その説明は、一般に、他のNANDストリング230~232に適用され得る。共通本体202を共有するメモリセルの第1のスタックが基板201上に構築される。共通本体203を共有するメモリセルの第2のスタックが同様に基板201上に構築される。一端で基板に接触し、Z次元で基板201から離れる方向に延在する第1の本体202及び第2の本体203は、pドープシリコンで作られ得る。第1の電荷トラップ層208は第1の本体202を覆い得、第2の電荷トラップ層209は第2の本体203を覆い得る。個々のメモリセル用の制御ゲートは、アルミニウム、ニッケル、銅、又は半導体プロセスにおける堆積に適する他の金属等の金属で作られ得、ゲートラストプロセスで形成され得る。ゲートラストプロセスでは、窒化物等の材料の犠牲層は、本体が形成される前に堆積され、その後、作製プロセスの後半で金属によって置換される。NANDストリング200の個々のメモリセル用の制御ゲートは、Y軸に平行な方向に延び得る各々のワードライン0~15WL0~WL15に接続される。ミドストリングゲート制御ライン228は、X軸に平行な方向に延び、1つ又は複数のミドストリングデバイス229用の制御ゲートとして使用され得る。ミドストリングデバイス229は、基板201を第1の本体202及び第2の本体203に結合させる第1の動作モード、並びに基板201から絶縁して、第1の本体202を第2の本体203に結合させる第2の動作モードを有する。ソースセレクトデバイス204は、ソースライン205と、第1の本体202の、基板201と反対側の端部との間に配置され得る。ドレインセレクトデバイス206は、ビットライン207と、第2の本体203の、基板201と反対側の端部との間に配置され得る。ビア233は、ビットライン207をドレインセレクトデバイス206に、及び/又はソースライン205をソースセレクトデバイス204に接続するために使用され得る。ソースセレクトデバイス204及び/又はドレインセレクトデバイス206は、読出し動作又はプログラム動作のために特定のNANDストリングを選択又は絶縁するために使用され得る。図3Bは、図3Aの断面図の詳細部分断面280を示す。メモリセル286の一部分が図3Bに示される。メモリセル286は、電荷トラップフラッシュCTF:chargetrapflash技術を利用し、電荷を、浮遊ゲート上の代わりに、全体的に非導電性の材料の領域内に格納し得る。メモリセル286の共通本体289は、シリコンで作られ得、幾つかの実施形態ではpドープされ得る。本体は、ピラーの形状を有し、ピラーは、その形成方法に起因してテーパーが付くか又はそうでなければ形状が不均一であり得る。形成方法は、幾つかの実施形態では、反応性イオンエッチによって形成された穴をシリコンで充填することである。メモリセル286は、幾つかの実施形態では、図示するように、金属/酸化物/窒化物/酸化物/シリコンMONOS構造を有し得る。共通本体289は、酸化物/窒化物/酸化物ONO膜281によって囲まれ得る。本明細書でまた特許請求の範囲で使用される、囲まれるとは、メモリセル286の断面において、周囲の50よりも多くが覆われることを意味する。ONO膜281は、幾つかの実施形態では窒化物材料で作られ得る電荷格納層283が、内側トンネル酸化物層282と外側阻止酸化物層284との間に位置する構造を有し得る。トンネル酸化物層282は、電荷格納層283から本体289を絶縁し、プログラム中にトンネル絶縁膜として機能するとともに、電荷格納層283に格納された電荷の本体289内へ戻る漏洩を阻止し得る。トンネル酸化物層282は、浮遊ゲートセルの同等の層より薄い場合があり、幾つかの実施形態では、それ自体が多層スタックであり得る。阻止酸化物層284は、制御ゲート218から電荷格納層283を絶縁して、電荷格納層283から制御ゲート218内への格納電荷の漏洩を防止する。幾つかの実施形態では、阻止酸化物層284は、幾つかの実施形態では、結合比を高めるためにAlO又はHfO等の高K材料で作られ得、多層膜であり得る。他の実施形態は、阻止酸化物層284を含まず、メモリセルに金属/窒化物/酸化物/シリコンMNOS構造を与え得る。制御ゲート218は、上述したように金属で作られ得るが、他の実施形態はポリシリコンを利用し得る。示す実施形態ではワードライン8である制御ゲート218は、ONO層を囲み、メモリセル286として使用されるFET用の小さな空間内に大量のゲートエリアを提供し得る。酸化物等の絶縁材料285は、他の要素間の体積を充填するために使用され得る。メモリセル286は、電荷格納領域287に電荷を格納することによって動作し、電荷格納領域287は、本体289の回りの環状リングであり、制御ゲート218によって囲まれ得る。制御ゲート218と本体289との間に電位が印加される場合、電荷は、電荷格納領域287内に又はそこから移動され得る。制御ゲート218と本体289との間の電位が小さい場合、電荷は、電荷格納領域287内に局在化されたままになる。電荷格納材料283が全体的に非導電性であるため、メモリセル間の電荷格納材料283内に別個の絶縁バリアが必要とされない場合がある。ミドストリングデバイス288の1つのミドストリングデバイスの一部分が、同様に部分断面280に含まれる。ミドストリングデバイス288の制御ゲート228は、ポリシリコン、金属、又は他の導体で作られ、本体289を囲むONO層281を囲み得る。幾つかの実施形態では、電荷格納層283及び/又は酸化物層282、284の一方は、ミドストリングデバイス288について省略され得るが、それ以外の点では、ミドストリングデバイス288は、メモリセル286と同様の構造を有し得る。図3Cは、基板に平行である図3Aの垂直NANDメモリ299の平面断面図を示す。種々の構造を囲み得る絶縁材料285は、種々の構造が見られることを可能にするために透明である。示す図の断面平面は、ワードライン7217及びワードライン8218に交差する。単一NANDストリングがメモリセルの2つのスタックで作られることによって、基板に平行な平面は、図示するように交互に存在し得るワードラインの2つのセットに交差し得る。断面図において白円で示す、第1の本体202及び第2の本体203を含むシリコンのピラーは、シリコンのピラーの回りで灰色リングとして示す、第1の電荷トラップ層208及び第2の電荷トラップ層209を含む電荷トラップ層によって囲まれる。制御ライン228及び他の制御ライン228Xを含むミドストリングデバイス用の種々の制御ラインも部分的に見られ得、基板201のわずかな部分も見られ得る。幾つかの実施形態では、メモリセルのスタックのための本体として使用されるシリコンのピラーがテーパー付きであり得ることが留意されるべきである。こうした実施形態では、ピラーの断面のサイズは、メモリセルのスタックの異なるレベルで異なり得る。電荷トラップ層の厚さも、層が作製中に堆積され得る方法によるメモリセルのスタックのレベルに応じて変動し得る。メモリセルのスタックの同じレベルであっても、作製プロセスの変動によって、種々のピラーの断面積及び/又は電荷トラップ層の厚さが変動する。図4A、図4B、及び図4Cは、消去動作、読出し動作、及びプログラム動作中に図3Aの垂直NANDメモリ299に印加される電圧をそれぞれ示す。本開示では、消去はセルを1にセットすることを指し、プログラミングはセルをクリアすること又はセルをゼロにセットすることを指すが、これは、慣例に過ぎず、反転され得る。述べる電圧は、1つの特定の実施形態について適切であり得るが、他の実施形態について、特定の実施形態のアーキテクチャの詳細、材料の詳細、幾何形状の詳細、及び他の詳細に応じて大幅に変動し得る。示す実施形態では、基板201並びに第1の本体202及び第2の本体203は、pドープシリコンである。他の実施形態では、以下で述べる種々の電圧は異なり得る。例えば、基板201並びに第1の本体202及び第2の本体203がnドープシリコンである場合、種々の電圧は負電圧であり得る。消去動作が図4Aに示される。凡例298Eは、図4Aにおいて種々のクロスハッチパターンで示す電圧レベルを示す。消去動作は、第1の本体202Eを共有するメモリセルの第1のスタック及び第2の本体203Eを共有するメモリセルの第2のスタックを含む、断面図において示す8メモリセルの8スタックを消去する。多くの実施形態では、消去動作は多数のメモリセルを消去し得る。ビットライン207E及びソースライン205Eは、浮遊状態のままにされ得る。ソースセレクトデバイス204E及びドレインセレクトデバイス206Eを含む、ソースセレクトデバイス及びドレインセレクトデバイスの制御ゲートは、浮遊状態のままにされ得る。ワードライン2212Eを含むメモリセルの制御ゲート、すなわちメモリセル243Eの制御ゲートは、約0ボルトのアイドル電圧に保持され得る。約20ボルト等、10ボルトより大きくあり得る消去電圧が基板201Eに印加され得る。1つ又は複数のミドストリングデバイス229Eは、制御ライン228Eを浮遊させることによって制御され得る。ミドストリングデバイス229Eの制御ゲート228Eが浮遊状態であるため、基板201E上の消去電圧は、第1の本体202E及び第2の本体203Eに伝搬する。メモリセル243Eを含むメモリセルの本体が約20ボルトの消去電圧であり、ワードライン2212Eを含むメモリセルの制御ゲートが約0ボルトのアイドル電圧にある状態で、電荷格納領域にわたる電界は、メモリセルの電荷格納領域に格納される電荷量を変化させ、セルに格納される値を1に戻るようセットする。このことは、セルの消去とも呼ばれ得る。消去動作による、電荷格納領域に格納される電荷量に対する変化は、メモリセルの閾値電圧Vtをより低い値に、幾つかの実施形態では約0ボルト未満に変化させる。図4Bは読出し動作を示す。凡例298Rは、図4Bにおいて種々のクロスハッチパターンで示す電圧レベルを示す。読出し動作を実施するために、ソースライン205Rは、約0ボルトの読出しソース電圧に駆動され、ビットライン207Rは、約1ボルトの読出しセンス電圧に駆動され得る。第1のNANDストリングは、ソースセレクトデバイス204R及びドレインセレクトデバイス206Rの制御ゲートを約4ボルトに駆動し、一方、未選択のソースセレクトデバイス及びドレインセレクトデバイスの制御ゲートを約0ボルトに駆動することによって選択され得る。これは、第1の本体202Rをセレクトライン205Rに結合し、読出しソース電圧を、第1の本体202Rの、基板201Rと反対側の端部に印加する。これは、同様に、第2の本体203Rをビットライン207Rに結合し、読出しセンス電圧を、第2の本体203Rの、基板201Rと反対側の端部に印加する。制御ライン228Rが約6ボルトに駆動され、基板201Rが約0ボルトに駆動されて、1つ又は複数のミドストリングデバイスが、2つの本体202Rと203Rとの間で基板201R内にアクティブチャネルを生成することによって、第1の本体202Rを第2の本体203Rに結合することを可能にする。約0ボルトの読出し電圧は、読出されるメモリセル243Rの制御ゲート212Rに印加され得る。約6ボルトのパス電圧は、NANDストリング内で読出されない他のメモリセルの制御ゲートに印加され得る。第2の本体203Rに入る電流を決定することによって、メモリセル243Rに格納される値が決定され得る。プログラム動作が図4Cに示される。凡例298Pは、図4Cにおいて種々のクロスハッチパターンで示す電圧レベルを示す。プログラム動作を実施するために、ソースライン205Pは、約0.5ボルトのプログラムソース電圧に駆動され、ビットライン207Pは、約0ボルトのプログラムドレイン電圧に駆動され得る。第1のNANDストリングは、ドレインセレクトデバイス206Pの制御ゲートを約4ボルトに駆動し、一方、ソースセレクトデバイス204P並びに未選択のソースセレクトデバイス及びドレインセレクトデバイスの制御ゲートを約0ボルトに駆動することによって選択され得る。これは、第2の本体203Pをビットライン207Pに結合し、0ボルト等のプログラムドレイン電圧を、第2の本体203Pの、基板201Pと反対側の端部に印加する。制御ライン228Pが約10ボルトに駆動され、基板201Pが約0ボルトに駆動されて、1つ又は複数のミドストリングデバイス229Pが、2つの本体202Pと203Pとの間で基板201P内にアクティブチャネルを生成することによって、第1の本体202Pを第2の本体203Pに結合することを可能にする。これは、約0ボルト等のプログラムドレイン電圧が、ミドストリングデバイス229Pを通って第1の本体202Pに伝搬することを可能にする。約20ボルトのプログラム電圧は、プログラムされるメモリセル243Pの制御ゲート212Pに印加され得る。約10ボルトの禁止電圧は、NANDストリング内でプログラムされない他のメモリセルの制御ゲートに印加され得る。これは、メモリセル243Pの電荷格納領域にわたる電界を生成し、電荷格納領域に格納される電荷量を変化させ、メモリセル243Pをクリアする。プログラム動作中、多くのメモリセルは、プログラムされることを禁止され、それらの現在の状態を保持することを許容される。プログラムされないメモリセルの1つのグループは、メモリセル246P等の、少なくとも1つのメモリセルがプログラムされるNANDストリング内の他のメモリセルを含む。プログラムされるメモリセル243Pは制御ゲート212Pを有し、制御ゲート212Pは、NANDストリングの他の制御ゲートに印加される電圧約10ボルト等より高い電圧約20ボルト等に駆動される。これは、メモリセル246P等の他のメモリセルの電荷格納領域の両端で、その状態を変化させるのに十分でない電圧差、約10ボルトを提供する。プログラムされないメモリセルの別のグループは、メモリセル253P等の、プログラム電圧に駆動される制御ゲート212Pに接続される制御ゲートを有する他のNANDストリングのセルを含む。メモリセル245Pは、その制御ゲートに約20ボルトを印加されているが、その本体は、ソースライン及びビットラインから絶縁されるため、約10ボルトであり得る他の制御ゲートに容量的に結合される。そのためやはり、電圧差は、メモリセル253P等のメモリセルの状態を変化させるのに十分でない。プログラムされないメモリセルの更に別のグループは、プログラムされるNANDストリングと共通のドレイン及びソース制御ゲートを共有するが、異なるビットラインに結合される他のNANDストリング内のセルを含む。このグループは、示す断面図の後ろか又は前にメモリセルを含み得る。これらのメモリセルのうちの幾つかは、約0ボルトのプログラムドレイン電圧をその各々のビットラインに印加することによって、メモリセル243Pをプログラムすることと連携してプログラムされ得る。プログラムされないNANDストリングの場合、その各々のビットラインは約4ボルトに駆動されることができ、ドレインセレクトデバイスをオフにし、NANDストリングの本体をビットラインから絶縁し、約10ボルトであり得るその制御ゲートに本体が容量的に結合することを可能にし、メモリ状態を変化させるのに不十分な電圧差を電荷格納領域の両端にもたらす。プログラム動作による、電荷格納領域に格納される電荷量に対する変化は、メモリセルの閾値電圧Vtをより高い値に、幾つかの実施形態では約0ボルトよりも高い値に変化させる。図5は、電子システム500の一実施形態のブロック図である。示す実施形態以外の電子システム500の多くの異なる実施形態が可能であり、それらの実施形態は、より多くの格納空間を提供するため複数のメモリデバイス510を制御する単一プロセッサ501、メモリデバイス510に接続される複数のプロセッサ501、及び種々の他の機能を含むシステムを使用することを含む。プロセッサ501は、制御ライン503及びデータライン504によってメモリデバイス510に結合され得る。幾つかの実施形態では、データ及び制御は同じラインを利用し得る。プロセッサ501は、外部マイクロプロセッサ、外部マイクロコントローラ、又は何らかの他のタイプの外部制御回路要素であり得る。幾つかの実施形態では、プロセッサ501は、メモリデバイス510と同じパッケージ内に又は更には同じダイ上に一体化され得る。幾つかの実施形態では、プロセッサ501は、制御回路要素511と一体化され、制御回路要素511の一部が両方の機能のために使用されることを可能にし得る。プロセッサ501は、プログラム及び中間データの格納のために使用される、RAM及びROM等の外部メモリを有し得るか、又は、プロセッサ501は、内部RAM又はROMを有し得る。幾つかの実施形態では、プロセッサは、プログラム及びデータ格納のためにメモリデバイス510を使用し得る。プロセッサ501上で実行されるプログラムは、限定はしないが、標準的なファイルシステム、フラッシュファイルシステム、書込みレベリング、バッドセル又はブロックマッピング、及びエラー管理を含む多くの異なる機能を実装し得る。格納システム500は、本開示を理解するときに役立つメモリの特徴に的を絞るために簡略化された。幾つかの実施形態では、外部接続部502が設けられる。外部接続部502は、プロセッサ501に結合され、電子システム500の外部のデバイスとプロセッサ501が通信することを可能にし、電子システム500は、外部デバイスに不揮発性格納部を提供し得る。プロセッサ501は、書込みコマンド及び書込みデータを外部接続部を通して受信し、書込みデータをメモリデバイスに格納し得る。プロセッサ501は、同様に、読出しコマンドを外部接続部から受信し、読出しデータを、少なくとも1つの不揮発性メモリデバイスを通して取り出し、読出しデータを外部接続部を通して送出し得る。外部接続部は、標準的な又は独占的な通信プロトコルを使用して、コンピューター又は携帯電話若しくはデジタルカメラ等のインテリジェントデバイスに接続するために使用され得る。外部接続部が適合し得るコンピューター通信プロトコルの例は、以下のプロトコルの任意のバージョンを含むが、それに限定されない。以下のプロトコルとは、ユニバーサルシリアルバスUSB、シリアルアドバンストテクノロジアッタッチメントSATA、スモールコンピューターシステムインターコネクトSCSI、ファイバチャネル、パラレルアドバンストテクノロジアッタッチメントPATA、集積化ドライブエレクトロニクスIDE、イーサネット登録商標、IEEE-1394、セキュアデジタルカードインタフェースSDCard、コンパクトフラッシュ登録商標インタフェース、メモリスティックインタフェース、ペリフェラルコンポーネントインターコネクトPCI、又はPCIエクスプレスPCIeである。コンピューター、セットトップボックスSTB、サーバー、又は、限定はしないが、スマートフォン、ハンドセット、タブレット、ノートブックコンピューター、携帯情報端末PDA、又は同様なものを含むモバイルデバイス等のホストデバイスは、電子システム500の外部接続部502に接続し得る。幾つかの実施形態では、電子システム500はホストデバイス内に組込まれ得るか、又は、電子システム500は、ホストデバイス内のソケットにプラグインされ得る。他の実施形態は、ホストデバイスと電子システム500の外部接続部502との間で接続するためにケーブルを使用し得る。ホストデバイスは、読出しコマンド及び/又は書込みコマンドを、外部接続部502を通じて電子システム500に送出することが可能であり、また、デジタル音楽、デジタル写真、デジタルビデオ、文書、プログラム、又は他のデジタルデータ等のデジタルデータを格納するために電子システム500を使用し得る。メモリデバイス510は、図1から図3A-Cで先に示したようなNANDメモリセルのスタックのアレイ517を含む。メモリアレイ517は、ワードライン行及びビットライン列を有するバンクで配列され得る。1つの実施形態では、メモリアレイ517のビットラインは、垂直NANDメモリセルの複数のNANDストリングに結合される。アドレスバッファ回路要素512は、I/O回路要素513を通して提供されるアドレス信号をラッチするために設けられ得る。アドレス信号は、メモリアレイ517にアクセスするために、ワードラインドライバー514及びビットラインドライバー515によって受信され復号化される。アドレス入力接続部の数がメモリアレイ517の密度及びアーキテクチャに依存することが本発明の利益を受ける当業者によって認識され得る。すなわち、アドレスの数は、メモリセル計数の増加とバンク及びブロック計数の増加の両方とともに増加する。メモリデバイス510は、センス増幅器回路要素516を使用してメモリアレイ列内の電圧又は電流変化を検知することによってメモリアレイ517内のデータを読出し得る。センス増幅器回路要素516は、1つの実施形態では、メモリアレイ517からデータの行を読出してラッチするために結合される。書込みバッファ518は、幾つかの実施形態では、書込みが実施され得るまでデータを蓄積するために使用され、読出しバッファ519は、メモリアレイ517から読出されたデータを、そのデータがデータライン504を通して送出され得るまで保持し得る。I/O回路要素513は、メモリデバイス510のI/Oピンを通してデータをルーティングする。メモリ制御回路要素511は、プロセッサ501から制御ライン503上に提供されるコマンドを復号化し得る。これらのコマンドは、データ読出し動作、データ書込みプログラム動作、及び消去動作を含む、メモリアレイ517上での動作を制御するために使用される。メモリ制御回路要素511は、メモリアレイ517を制御するのに必要な電圧波形を生成するための、ステートマシン、シーケンサ、プロセッサ、又は何らかの他のタイプのコントローラであり得る。制御回路要素511はメモリデバイス内の他のブロックと通信するが、これらの接続部は、ブロックダイアグラム500を過剰に複雑にすることになるため図示されず、また、制御回路要素511が、その機能を制御するために他のブロックと多数の相互接続部を有することを当業者は理解し得る。1つの実施形態では、メモリ制御回路要素511は、本開示の消去方法及び/又は他の方法を実行するように構成され得る。図6は、垂直NANDメモリを消去する方法の、実施形態を述べるフローチャート600である。フローチャート600は、NANDメモリセルの第1及び第2のスタックを含むメモリセルのグループを消去するブロック601で開始する。多くの実施形態では、NANDメモリの多くのスタックを含み得るメモリセルの大きなグループが消去され得る。NANDメモリセルの第1のスタックは、基板上に構築される第1の本体を共有し、NANDメモリセルの第2のスタックは、基板上に構築される第2の本体を共有する。ブロック602において、アイドル電圧が、NANDメモリセルの第1及び第2のスタックの1つ又は複数の制御ゲートに印加される。幾つかの実施形態では、NANDメモリセルの第1及び第2のスタックのメモリセルの制御ゲートはアイドル電圧にセットされ得る。アイドル電圧の値は、実施形態の間で変動し得る。幾つかの実施形態では、第1の本体は、ソースセレクトデバイスを通してソースラインに結合され、第2の本体は、ドレインセレクトデバイスを通してビットラインに結合され得る。ブロック603において、ソースセレクトデバイスは、ソースセレクトデバイスの制御ゲートを浮遊させるか又は電圧源若しくは電流源から切離されることによって制御されることができ、ブロック604において、ドレインセレクトデバイスは、ドレインセレクトデバイスの制御ゲートを浮遊させることによって制御されることができる。これは、ソースライン及びビットラインが第1及び第2の本体にそれぞれ結合することを可能にし得る。ブロック605において、基板と、NANDメモリセルの第1及び第2のスタックの制御ゲートとの間に配置された1つ又は複数のミドストリングデバイスは、基板が、NANDメモリセルの第1及び第2の本体に結合することを可能にするように制御される。1つの実施形態では、ミドストリングデバイスを制御することは、1つ又は複数のミドストリングデバイスの制御ゲートが浮遊することを可能にすることを伴い得る。ミドストリングデバイスの構成は、実施形態の間で変動し得るが、1つの実施形態では、共通制御ゲートを有する3つのFETを含み得る。ブロック606において、消去電圧が基板に印加される。消去電圧は、メモリセルの電荷格納領域に格納される電荷量を変化させるためにアイドル電圧と十分に異なり得る。ブロック607において、消去電圧は、その後、1つ又は複数のミドストリングデバイスを通してNANDメモリセルの第1及び第2のスタックの第1及び第2の本体に伝搬し得る。消去電圧は、同様に、ソースライン及び/又はビットラインに伝搬し得る。電荷格納領域に格納される電荷量を変化させるために十分な時間が経過した後、ブロック608において、消去が終了する。時間量は、使用される技術に応じて実施形態の間で変動し得る。図7は、ブロック701で開始する、垂直NANDメモリ内のメモリセルのグループから1つのセルを読出す方法の一実施形態を述べるフローチャート700である。メモリセルのグループは、NANDメモリセルの第1及び第2のスタックを含む。ブロック702において、読出しソース電圧が、メモリセルの第1のスタックの本体すなわち第1の本体に印加される。読出しソース電圧は、第1の本体の、基板と反対側の端部で第1の本体に印加され得る。読出しソース電圧は、ソースラインと第1の本体との間に配置されるソースセレクトデバイスを通して、ソースセレクトデバイスをイネーブルすることによって印加され得る。ソースラインは、読出しソース電圧に駆動され得るため、ソースセレクトデバイスをイネーブルすることによって、読出しソース電圧は、ソースラインから第1の本体に伝搬し得る。ブロック703において、第1の本体は、メモリセルの第2のスタックの本体すなわち第2の本体に結合され得る。結合は、基板及び1つ又は複数のミドストリングデバイスを制御することによって達成され得る。一実施形態では、ミドストリングデバイスは、ミドストリングデバイスの制御ゲートを基板と異なる電圧に駆動することによって、基板から本体を絶縁しながら、第1の本体を第2の本体に結合するためにオンにされる。電圧差は、実施形態に応じて変動し得る。ブロック704において、読出し電圧が、読出されるメモリセルの制御ゲートに印加され、ブロック705において、パス電圧が、読出されないメモリセルのグループのメモリセルの制御ゲートに印加され得る。ブロック706において、読出しセンス電圧がメモリセルの第2のスタックの本体に印加される。読出しセンス電圧は、第2の本体の、基板と反対側の端部で第2の本体に印加され得る。読出しセンス電圧は、ビットラインと第2の本体との間に配置されるドレインセレクトデバイスを通して、ドレインセレクトデバイスをイネーブルすることによって印加され得る。ソースセレクトデバイスとともにドレインセレクトデバイスをイネーブルすることは、メモリセルのグループを選択することとみなされ得る。ビットラインは、読出しセンス電圧に駆動され得るため、ドレインセレクトデバイスをイネーブルすることによって、電流が第2の本体内に流れ得る。読出されるメモリセルに格納される電荷が十分であるため、セルが、その制御ゲートが読出し電圧にある状態で導電状態になる場合、電流が第2の本体内に流れ得る。読出されるメモリセルに格納される電荷が十分でないため、セルが、その制御ゲートが読出し電圧にある状態で導電状態にならない場合、電流が第2の本体内に流れ得ない。ブロック707において、第2の本体内に流れる電流量が決定されて、読出されるメモリセルの状態が確認されることが可能になる。ブロック708において、読出し動作が終了する。図8は、ブロック801で開始する、垂直NANDメモリ内のメモリセルのグループから1つのセルをプログラムする方法の一実施形態を述べるフローチャート800である。メモリセルのグループは、NANDメモリセルの第1及び第2のスタックを含む。ブロック802において、第1の本体は、メモリセルの第2のスタックの本体又は第2の本体に結合され得る。結合は、基板及び1つ又は複数のミドストリングデバイスを制御することによって達成され得る。1つの実施形態では、ミドストリングデバイスは、ミドストリングデバイスの制御ゲートを基板と異なる電圧に駆動することによって、基板から本体を絶縁しながら、第1の本体を第2の本体に結合するためにオンにされる。電圧差は、実施形態に応じて変動し得る。ブロック803において、プログラムドレイン電圧は、メモリセルの第2のスタックの本体に印加される。プログラムドレイン電圧は、第2の本体の、基板と反対側の対向する端部で第2の本体に印加され得る。プログラムドレイン電圧は、ビットラインと第2の本体との間に配置され得るドレインセレクトデバイスを通して、ドレインセレクトデバイスをイネーブルすることによって印加され得る。ソースラインと第1の本体との間に配置され得るソースセレクトデバイスがオフにされ得るため、第1の本体はソースラインから絶縁される。ソースセレクトデバイスは、プログラムソース電圧をソースラインに印加し、約0ボルトをソースセレクトデバイスの制御ゲートに印加することによってオフにされ得る。ソースセレクトデバイスをオフにすることとともにドレインセレクトデバイスをイネーブルすることは、プログラムするためにメモリセルのグループを選択することとみなされ得る。プログラムドレイン電圧は、ミドストリングデバイスを通り、第1の本体と第2の本体の両方を通って伝搬し得る。ブロック804において、禁止電圧が、NANDメモリセルの第1及び第2のスタックを含むメモリセルのグループの制御ゲートに印加され得る。その後、ブロック805において、プログラム電圧が、プログラムされるメモリセルのグループのメモリセルの制御ゲートに印加され得る。電荷格納領域に格納される電荷量を変化させるために十分な時間が経過した後、ブロック806において、プログラム動作が終了する。時間の量は、使用される技術に応じて実施形態の間で変動し得る。図のフローチャート及び/又はブロック図は、種々の実施形態のデバイス、システム、及び方法の考えられる実施態様のアーキテクチャ、機能、及び動作を示すのに役立つ。この点に関して、フローチャート又はブロック図の各ブロックは、指定された論理機能複数の場合もあるを実装するための1つ又は複数の命令を含む、コードのモジュール、セグメント、又は部分を示し得る。幾つかの代替の実施態様では、ブロックにおいて述べる機能が、図で述べる順序から外れて起こり得ることも留意されるべきである。例えば、連続して示す2つのブロックは、実際には、実質的に同時に実行され得るか、又は、ブロックは、関係する機能に応じて時として逆順で実行され得る。ブロック図及び/又はフローチャートのブロック並びにブロック図及び/又はフローチャートのブロックの組合せが、指定された機能又は行為を実施する専用ハードウェアベースシステム又は専用ハードウェアとコンピューター命令との組合せによって実施され得ることも留意されるであろう。特許請求される主題が、例示的な実施形態を参照して説明されていること、及び、特許請求される主題が、先に示された特定の詳細に限定されないことが認識される。他の実施形態に対して本明細書で行われる参照は、特許請求される本主題の範囲内に入る。デバイスに対するいずれの参照も、デバイスに先行する修飾子によって示される目的又は記述をデバイスがそこで達成し得る、コンポーネント、回路、モジュール、又は任意のこうしたメカニズムを含み得る。しかし、コンポーネント、回路、モジュール、又は任意のこうしたメカニズムは、必ずしもデバイスに対する特定の制限であるわけではない。一実施形態anembodiment、1つの実施形態oneembodiment、幾つかの実施形態someembodiments、又は他の実施形態otherembodimentsに対する本明細書における参照は、それらの実施形態に関連して述べられる特定の特徴、構造、又は特性が、特許請求される主題の少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態に含まれるわけではないことを意味する。一実施形態、1つの実施形態、又は幾つかの実施形態の種々の出現は、必ずしも同じ実施形態を参照しているわけではない。構成要素、特徴、構造、又は特性が、含まれ得may、might又はcouldと本明細書が述べる場合、その構成要素、特徴、構造、又は特性は、含まれることを必要とされない。本明細書又は請求項が一a又はan要素を参照する場合、それは、その要素が1つしか存在しないことを意味しない。本明細書又は請求項が更なるanadditional要素を参照する場合、それは、2つ以上のその更なる要素が存在することを排除precludeしない。本明細書で使用されるように、用語結合したcoupledは、直接的な接続及び間接的な接続を含む。さらに、第1のデバイスと第2のデバイスが結合される場合、アクティブなデバイスを含む介在するデバイスが、それらの間に位置し得る。上記の説明及び図面からの多くの他の変形が、特許請求される本主題の範囲内で行われ得ることを本開示の利益を受ける当業者は認識するであろう。実際には、特許請求される主題は上述した詳細に限定されず、また、種々の変更が、特許請求される主題の範囲及び/又は趣旨から逸脱することなく、又は、その重要な利点の全てを犠牲にすることなく、なお本明細書で上記で述べた形態が主題の説明的な実施形態に過ぎないとすると、及び/又は、更に、実質的な変更を提供することなく、主題の構成要素の形態、構造、及び/又は配置構成において行われ得ることが認識されるであろう。こうした変更を包含する及び/又は含むことが特許請求の範囲の意図である。