"半導体基板上に第2の窒化シリコン膜を形成する工程と、前記第2の窒化シリコン膜上に、ステップ成膜法により、前記第2の窒化シリコン膜よりも光学吸収係数kが大きくかつ光学吸収係数kが0.60~1.26の第1の窒化シリコン膜を形成する工程と、を有する窒化シリコン膜の成膜方法。垂直方向で2つの第1の半導体基板の間に第2の半導体基板が配置されるように、縦型成膜装置の成膜室内に第1及び第2の半導体基板を設置する工程と、ステップ成膜法により、前記第2の半導体基板上に光学吸収係数kが0.60~1.26の第1の窒化シリコン膜を形成する工程と、を有し、前記第1の半導体基板は、前記第1の窒化シリコン膜の形成時に、表面を覆う膜として酸化シリコン膜を有さない、窒化シリコン膜の成膜方法。前記第1及び第2の半導体基板を設置する工程の後で、前記第1の窒化シリコン膜を形成する工程の前に更に、前記第1及び第2の半導体基板上に、前記第1の窒化シリコン膜よりも光学吸収係数が小さな第2の窒化シリコン膜を形成する工程を有する、請求項2に記載の窒化シリコン膜の成膜方法。前記第2の窒化シリコン膜を形成する工程の前に更に、前記半導体基板上に、酸化シリコン膜を形成する工程を有する、請求項1または3に記載の窒化シリコン膜の成膜方法。前記ステップ成膜法では、下記ステップa1~a4からなるサイクルを1回以上、行う、請求項1、3及び4の何れか1項に記載の窒化シリコン膜の成膜方法。a1第1原料ガスを供給して、被成膜体上にシリコンを吸着させるステップ、a2第1原料ガスをパージするステップ、a3第2原料ガスを供給して、被成膜体上に吸着したシリコンを窒化して第1の窒化シリコン膜を形成するステップ、a4第2原料ガスをパージするステップ。前記第1原料ガスは、ジクロロシランSiH2Cl2ガスであり、前記第2原料ガスは、アンモニアNH3ガスである、請求項5に記載の窒化シリコン膜の成膜方法。前記ステップa1において供給される第1原料ガスのモル量に対する前記ステップa3において供給される第2原料ガスのモル量の比である、第2原料ガスのモル量/第1原料ガスのモル量は5未満である、請求項5又は6に記載の窒化シリコン膜の成膜方法。前記第1の窒化シリコン膜の光学吸収係数が0.8~1.22である、請求項1及び3~7の何れか1項に記載の窒化シリコン膜の成膜方法。前記第2の窒化シリコン膜の光学吸収係数が0~0.2である、請求項1及び3~8の何れか1項に記載の窒化シリコン膜の成膜方法。前記第2の窒化シリコン膜を形成する工程では、下記ステップb1~b4からなるサイクルを1回以上、行うステップ成膜法により第2の窒化シリコン膜を形成する、請求項1及び3~9の何れか1項に記載の窒化シリコン膜の成膜方法。b1ジクロロシランSiH2Cl2ガスを供給して、被成膜体上にシリコンを吸着させるステップ、b2ジクロロシランガスをパージするステップ、b3アンモニアNH3ガスを供給して、被成膜体上に吸着したシリコンを窒化して第2の窒化シリコン膜を形成するステップ、b4アンモニアガスをパージするステップ。前記ステップb1において供給されるジクロロシランガスのモル量に対する前記ステップb3において供給されるアンモニアガスのモル量の比である、アンモニアガスのモル量/ジクロロシランガスのモル量は5以上である、請求項10に記載の窒化シリコン膜の成膜方法。前記第2の窒化シリコン膜を形成する工程では、低圧CVD法により第2の窒化シリコン膜を形成する、請求項1及び3~9の何れか1項に記載の窒化シリコン膜の成膜方法。前記第2の窒化シリコン膜の厚さが0.1~2nmである、請求項1及び3~12の何れか1項に記載の窒化シリコン膜の成膜方法。半導体基板の表面にトンネル酸化膜を形成する工程と、前記トンネル酸化膜の表面に第2の窒化シリコン膜を形成する工程と、前記第2の窒化シリコン膜上に、ステップ成膜法により、前記第2の窒化シリコン膜よりも光学吸収係数kが大きくかつ光学吸収係数kが0.60~1.26の第1の窒化シリコン膜を形成する工程と、前記第1の窒化シリコン膜上に、制御ゲート絶縁膜を形成する工程と、前記制御ゲート絶縁膜上に、制御ゲート電極を形成する工程と、前記トンネル酸化膜、第2の窒化シリコン膜、第1の窒化シリコン膜、制御ゲート絶縁膜および制御ゲート電極をパターニングする工程と、前記制御ゲート電極を挟んだ前記半導体基板の両側に不純物拡散層を形成する工程と、を有する不揮発性記憶装置の製造方法。前記ステップ成膜法では、下記ステップa1~a4からなるサイクルを1回以上、行う、請求項14に記載の不揮発性記憶装置の製造方法。a1第1原料ガスを供給して、被成膜体上にシリコンを吸着させるステップ、a2第1原料ガスをパージするステップ、a3第2原料ガスを供給して、被成膜体上に吸着したシリコンを窒化して第1の窒化シリコン膜を形成するステップ、a4第2原料ガスをパージするステップ。前記第1原料ガスは、ジクロロシランSiH2Cl2ガスであり、前記第2原料ガスは、アンモニアNH3ガスである、請求項15に記載の不揮発性記憶装置の製造方法。前記ステップa1において供給される第1原料ガスのモル量に対する前記ステップa3において供給される第2原料ガスのモル量の比である、第2原料ガスのモル量/第1原料ガスのモル量は5未満である、請求項15又は16に記載の不揮発性記憶装置の製造方法。前記第1の窒化シリコン膜の光学吸収係数が0.8~1.22である、請求項14~17の何れか1項に記載の不揮発性記憶装置の製造方法。前記第2の窒化シリコン膜の光学吸収係数が0~0.2である、請求項14~18の何れか1項に記載の不揮発性記憶装置の製造方法。前記第2の窒化シリコン膜の厚さが0.1~2nmである、請求項14~19の何れか1項に記載の不揮発性記憶装置の製造方法。前述のSiN膜やSiRN膜の成膜には、ジクロロシランSiH2Cl2:以下、DCSと記すとアンモニアNH3を原料ガスとして用いる。通常、SiN膜を得るためには、成膜室に供給するDCSの供給量に対して充分多くの量モル量換算で5倍以上のアンモニアを供給する。これにより成膜に寄与するSi原子は全てアンモニアと反応してSiNを構成する。成膜室内には過剰のアンモニアが存在することとなるが、アンモニアは分解生成物自体が水素と窒素のガス物質であり、未反応のアンモニアは成膜に寄与することなく、そのまま反応室外に排出される。したがって、熱化学反応法で得られるSiN膜は、窒素リッチの窒化シリコン膜にはなり得ない。一方、SiRN膜は、SiN膜の場合と逆に、アンモニアの供給量に対してDCSの供給量を増大させるモル量換算で、アンモニア/DCSが5倍未満。これにより、アンモニアの供給量に見合った分のDCSは反応してSiNとなるが、過剰に供給されたDCS中のSiは固体物質であり、析出してSiN膜中に取り込まれることとなり、Siリッチ窒化シリコン膜が形成される。本願の対象となる不揮発性フラッシュメモリを製造するためには、SiRN膜を、シリコン基板表面に形成されたトンネル酸化膜の上に形成する必要がある。しかし、本願発明者がバッチ式の縦型成膜装置を用いて、トンネル酸化膜が形成された半導体基板上にSiRN膜の形成を試みたところ、SiN膜を形成する場合に比べて、基板面内のSiRN膜の膜厚分布のばらつきが大きくなってしまう問題のあることが明らかとなった。SiRN膜の膜厚分布のばらつきは不揮発性記憶装置としての電荷保持特性がばらつくことを意味しており好ましくない。電荷捕獲層としてのSiRN膜の膜厚ばらつきは直径300mmの半導体基板面内において1.5nm以下であることが好ましく、1nm以下であればより好ましい、とされている。上記の問題に鑑みて、本発明者は、このような現象が起こる原因を以下のように考察した。まず、SiRN膜の成膜方法について説明する。SiRN膜の成膜は、ステップ成膜法を用いて行う。すなわち、トンネル酸化膜が形成された複数の半導体基板を縦型成膜装置の成膜室にセットした後、所定の温度、例えば630°Cに保持した状態で、下記の第1~第4ステップを1サイクルとして所望の膜厚となるまで複数サイクル繰り返すことにより成膜する。a1Si原料となるDCS第1原料ガスを供給し、トンネル酸化膜被成膜体上に析出Siを吸着させる第1のステップ、a2未反応DCS第1原料ガスを成膜室から排気する第2のステップ、a3窒化原料となるアンモニア第2原料ガスを供給し、トンネル酸化膜被成膜体上に吸着しているSiを窒化させてSiRNに変換する第3のステップ、a4未反応アンモニア第2原料ガスを成膜室から排気する第4のステップ。上記の一連のサイクルの内、アンモニアを供給する第3のステップにおいて、吸着しているSiの全てが窒化されないようにアンモニアの供給量を抑制する。これにより、吸着しているSiの一部は窒化されてSiNとなり、窒化されなかったSiはそのまま残存する。成膜が完了した時点では、窒化されなかったSiが膜中に含有されておりSiRN膜となる。アンモニアの供給量を制御することによりSiRN膜中のSi/N比を変化させることができる。次に、発生するSiRN膜の膜厚分布のばらつきについて説明する。図2Aは、図1の縦型成膜装置で上記のSiRNの成膜法を用いて、実際に、トンネル酸化膜上にSiRN膜の成膜を試みた場合の状態を表す図であり、図1の点線で囲まれた部分7の拡大図を表す。図2Aに示すように、縦型成膜装置では、複数の半導体基板4を垂直方向に配置するため、各半導体基板4の表面と裏面はそれぞれ、その上下に配置された半導体基板4の裏面及び表面と対向するようになる。このため、トンネル酸化膜11上にSiRN膜を成膜する場合には、各半導体基板4のトンネル酸化膜11が互いに対向することとなる。このような状態で上記のステップ成膜によりSiRN膜を成膜すると、図2Bに示すように、半導体基板4の中央では膜厚が厚くなり、端部付近では膜厚が薄くなる膜厚分布のばらつきが発生する。SiRN膜の成膜には、DCSとアンモニアを用いるがアンモニアは単なる窒化剤であり、膜厚分布のばらつきを発生させる要因とはならない。したがって、SiRN膜の膜厚分布のばらつきには、DCSの空間分布が何らかの影響を及ぼしていると考えられる。発明者はこの観点から種々実験を行なった結果、以下の事実が判明した。1トンネル酸化膜11、すなわち酸化シリコン膜11に代えてSiN膜を表面に形成した基板4の場合には膜厚分布のばらつきの発生が抑制される。2酸化シリコン膜11を形成しない半導体基板10、すなわちシリコン単結晶や、トンネル酸化膜11に代えて多結晶シリコン膜を形成した基板の場合も膜厚分布のばらつきの発生は抑制される。3酸化シリコン膜11を形成した基板であっても、原料ガスとしてDCSに代えてモノシランSiH4やジシランSi2H6を用いた場合には、一つの半導体基板における膜厚分布のばらつきの発生は抑制される。ただし、モノシランやジシランの場合は、半導体基板間の膜厚分布のばらつきが大きくなるため実用的ではない。4酸化シリコン膜11を形成した基板4とDCSの組み合わせを用いた場合、酸化シリコン膜上へのSiの吸着確率が、SiN上やSi上へのSiの吸着確率に比べて小さい。そのため、吸着速度が遅い。5酸化シリコン膜11上へのSiの吸着速度は、DCSの供給量に依存し、供給量が多いほど、すなわち、気相中のDCS濃度が高いほど速くなる。6DCSからのSiの吸着は、基板表面全体がSiで覆われた後も継続し、供給時間が長くなるほど厚く形成される。この現象は、一般的にALDAtomicLayerDepositin法とよばれるステップ成膜法において、基板表面が覆われるとその後の吸着は自動的に停止する現象とは異なっている。上記の結果から、SiRN膜の成膜における膜厚分布のばらつきの発生は、基板表面にトンネル酸化膜11、すなわち酸化シリコン膜が形成されていることと、原料ガスにDCSを用いることの組み合わせによる特有の現象であることがわかる。したがって、図2Aに示したように、表面および裏面にトンネル酸化膜11が形成された半導体基板4を上下に併設した場合、半導体基板4で挟まれる空間にDCSが供給されても、トンネル酸化膜11へのSiの吸着速度が遅いため、DCSの消費が不十分となり、上記空間でDCSが過剰となる。その結果、排気効率が相対的に高い上記空間の半導体基板端部付近ではDCSの分圧が低く、排気効率が低い半導体基板中央部付近ではDCSの分圧が高くなるDCS濃度の空間分布が発生する。上記5のように、Siの吸着速度は、気相中のDCS濃度に依存するので、一旦吸着が始まると気相中のDCS濃度が高いほど吸着速度が速くなる。したがって、DCS分圧の高い基板中央部では吸着が連続的に進むこととなり、基板中央部のSi膜厚は増加することとなる。結果的に図2Bに示すように、半導体基板4の中央部で厚く、端部で薄くなるSiRN膜の膜厚分布のばらつきが発生するものと推察される。なお、上記1のように、表面に酸化シリコン膜11が形成された基板であっても化学量論組成Si3N4で構成されるSiN膜を形成する場合には、膜厚分布のばらつきはほとんど発生しない。SiN膜の形成にも同じDCSとアンモニアを原料ガスとして用いるので、膜厚分布のばらつきが発生すると予想されるが、実際には発生しない。また、後述するように、成膜された膜がわずかにシリコンリッチとなるSiRN膜でも膜厚分布のばらつきの発生が抑制される結果となっている。500°C以上の温度に加熱されている成膜室における基板表面の成膜状態を原子オーダーで計測する手段がないため、上記現象が起こる理由は明確ではないが、SiN膜を形成する場合、アンモニアの供給量に対してDCSの供給量を1/5程度に抑制する必要がある。このため、アンモニアに対して相対的にDCSの供給量が少なくなり、酸化シリコン膜表面へのSiの吸着速度に見合った量のDCSが供給されることとなり、基板で挟まれる空間に過剰なDCSが存在しなくなるためと推察される。本願発明の一実施形態は、半導体基板上に第2の窒化シリコン膜を形成する工程と、前記第2の窒化シリコン膜上に、ステップ成膜法により、前記第2の窒化シリコン膜よりも光学吸収係数kが大きくかつ光学吸収係数kが0.60~1.26の第1の窒化シリコン膜を形成する工程と、を有する窒化シリコン膜の成膜方法に関する。他の実施形態は、垂直方向で2つの第1の半導体基板の間に第2の半導体基板が配置されるように、縦型成膜装置の成膜室内に第1及び第2の半導体基板を設置する工程と、ステップ成膜法により、前記第2の半導体基板上に光学吸収係数kが0.60~1.26の第1の窒化シリコン膜を形成する工程と、を有し、前記第1の半導体基板は、前記第1の窒化シリコン膜の形成時に、表面を覆う膜として酸化シリコン膜を有さない、窒化シリコン膜の成膜方法に関する。他の実施形態は、半導体基板の表面にトンネル酸化膜を形成する工程と、前記トンネル酸化膜の表面に第2の窒化シリコン膜を形成する工程と、前記第2の窒化シリコン膜上に、ステップ成膜法により、前記第2の窒化シリコン膜よりも光学吸収係数kが大きくかつ光学吸収係数kが0.60~1.26の第1の窒化シリコン膜を形成する工程と、前記第1の窒化シリコン膜上に、制御ゲート絶縁膜を形成する工程と、前記制御ゲート絶縁膜上に、制御ゲート電極を形成する工程と、前記トンネル酸化膜、第2の窒化シリコン膜、第1の窒化シリコン膜、制御ゲート絶縁膜および制御ゲート電極をパターニングする工程と、前記制御ゲート電極を挟んだ前記半導体基板の両側に不純物拡散層を形成する工程と、を有する不揮発性記憶装置の製造方法に関する。面内方向での膜厚の均一性に優れた窒化シリコン膜SiRN膜の成膜方法を提供する。また、電荷保持特性に優れた不揮発性記憶装置の製造方法を提供する。半導体装置図3は縦型成膜装置を用いたステップ成膜法により窒化シリコン膜を成膜した、本発明の半導体装置の例を示す断面図である。図3Aは半導体基板10上にバッファー膜第2の窒化シリコン膜14aを有し、さらにバッファー膜14a上に第1の窒化シリコン膜14bを有する半導体装置を示している。また、図3Bは半導体基板10上に酸化シリコン膜11を有し、酸化シリコン膜11上にバッファー膜第2の窒化シリコン膜14a及びを第1の窒化シリコン膜14bを有する半導体装置を示している。図3AおよびBの半導体装置では、第1の窒化シリコン膜14bの面内方向30、すなわち直径300mmの半導体基板の直径方向における一端部から他の端部までの膜厚の均一性が優れており、面内方向での膜厚のばらつきが小さい。第1の窒化シリコン膜の面内方向のばらつきは例えば、1.6nm以下とすることができる。図3AおよびBの半導体装置では、第2の窒化シリコン膜14aは光学吸収係数kが0~0.20であり、第1の窒化シリコン膜14bは光学吸収係数kが0.60~1.26である。光学吸収係数kが0の膜は、後述するようにSi3N4の組成からなるSiN膜であり、光学吸収係数kが0より大きい膜は、Si3N4よりもシリコン原子の存在比が高いシリコンリッチの窒化シリコンSiRN膜となっている。図3Bに示した、半導体基板10上に酸化シリコン膜11が存在する場合であっても、酸化シリコン膜11表面に光学吸収係数kが0~0.20となる第2の窒化シリコン膜を配置することにより、その上に設けられる光学吸収係数kが0.60~1.26のSiRN膜第1の窒化シリコン膜の膜厚分布のばらつきが抑制され、電荷捕獲特性に優れると共に特性ばらつきが低減された半導体装置を提供できる。なお、窒化シリコン膜の光学吸収係数kは、公知の分光エリプソメトリ法により、測定した。図4は、窒化シリコン膜の光学吸収係数kとSi/N比との関係を表す図である。Si/N比は、X線光電子分光法XPS:X-rayphotoelectronspectroscopyを用い、膜の深さ方向にステップエッチしてはXPS分析を繰り返す方法で得られる各々のSi/N比を深さ方向に平均して求めた。図4に示すように、光学吸収係数k値とSi/N比との間には比例関係が成り立っており、分光エリプソメトリ法により光学吸収係数k値が分かればSi/N比を算出することができる。第2の窒化シリコン膜14aのk値0~0.20は、Si/N比で0.75~0.83に相当している。また、SiRN膜第1の窒化シリコン膜14bのk値0.60~1.26は、Si/N比で0.97~1.21に相当している。また、図3では、半導体基板の両面に第1および第2の窒化シリコン膜を形成する場合を示したが、実際に半導体装置として機能するのは、半導体基板の片面上に形成した第1および第2の窒化シリコン膜や素子等であっても良い。SiRN膜第1の窒化シリコン膜14bのk値は0.8~1.22Si/N比:1.04~1.19であることが好ましく、k値が1.10~1.20Si/N比:1.15~1.19であることがより好ましい。SiRN膜第1の窒化シリコン膜14bのk値が0.6よりも小さいと、本発明をメモリ等の半導体素子に適用した場合に電荷捕獲特性の向上を達成することが困難となる。また、k値が1.26よりも大きくなると、第2の窒化シリコン膜を配置した効果が希薄となって、半導体装置の特性のばらつきが大きくなる。第2の窒化シリコン膜14aのk値は0~0.2であることが好ましい。0.2を超えると、第2の窒化シリコン膜14a自体の形成段階で膜厚分布のばらつきが発生しやすくなる。第2の窒化シリコン膜14aの膜厚は、0.1~2nmの範囲であることが好ましく、0.5~1.5nmであることがより好ましく、0.8~1.2nmであれば更に好ましい。図9Bは、第1実施例のSiRNを用いたNAND型フラッシュメモリ装置のメモリセルの一例を断面図で模式的に示している。半導体基板10に形成された素子分離領域20を備え、素子分離領域20で囲まれた一方向X1に延在する活性領域10aを有している。図9Bには一つの活性領域10aしか示されていないが、一つのメモリ装置は複数の活性領域10aを配置することにより構成されている。活性領域10aの表面には、複数のチャージトラップセルが不純物拡散層27を介して連続的に配置されている。一つのセルは、半導体基板10の表面に形成された酸化シリコン膜からなるトンネル酸化膜23aと、トンネル酸化膜23a上面に接して配置され光学吸収係数kが0~0.20となる第2の窒化シリコン膜14aバッファー膜と、第2の窒化シリコン膜14a上面に接して配置され光学吸収係数kが0.6~1.26の第1の窒化シリコン膜14bと、第1の窒化シリコン膜14b上面に接して配置され酸化シリコン膜もしくは酸窒化シリコン膜からなる制御ゲート絶縁膜23bと、制御ゲート絶縁膜23b上面に接して配置されシリコン膜などの導体からなる制御ゲート電極25と、で構成されている。トンネル酸化膜23aの厚さは0.5~2.0nmである。第2の窒化シリコン膜14aの厚さは0.1~2.0nmである。第1の窒化シリコン膜14bの厚さは12~15nmである。制御ゲート絶縁膜23bの厚さは3~7nmである。制御ゲート絶縁膜23bは第1の窒化シリコン膜を熱酸化して得られる酸窒化シリコン膜、もしくはCVD法で堆積した酸化シリコン膜で構成することができる。制御ゲート絶縁膜23bは、チャージトラップ層に捕獲された電荷が制御ゲート電極に漏洩することを防止する機能を有する。制御ゲート電極25は、不純物を含有した多結晶シリコン膜、多結晶シリコン膜上にニッケルシリサイドやコバルトシリサイドなどの金属シリサイドを配置した積層膜で構成することができる。制御ゲート電極25は活性領域10aの延在方向X1に垂直で且つ半導体基板10の表面に平行な方向に延在するワード線を構成している。第2の窒化シリコン膜14aと第1の窒化シリコン膜14bとはチャージトラップ層24を構成している。また、セルは、上からシリコン膜25S、酸化シリコン膜23bO、窒化シリコン膜24N、酸化シリコン膜23aO、シリコン基板10Sで構成されることからSONOS構造となっている。SONOS構造の両側壁には酸化シリコン膜からなるサイドウォール絶縁膜26が設けられており、セル全体を覆うように酸化シリコン膜からなる層間絶縁膜29が設けられる。層間絶縁膜29上には活性領域10aと同じ方向X1に延在するビット線31が設けられている。ビット線31は、層間絶縁膜29に設けられたコンタクトプラグ30を介して活性領域10aの端部に位置する不純物拡散層27に接続されている。図9BにはNAND型フラッシュメモリについて示したが、これに限るものではなく、本実施例はNOR型フラッシュメモリであっても適用可能である。図9Bに記載された半導体装置によれば、トンネル酸化膜23a上面に接して配置された光学吸収係数kが0~0.20のバッファー膜となる第2の窒化シリコン膜14aを介して、電荷捕獲特性に優れる光学吸収係数kが0.6~1.26の第1の窒化シリコン膜14bを配置する構成となっている。これにより、第2の窒化シリコン膜14aがない場合に、SiRN膜となる第1の窒化シリコン膜14bの膜厚がばらつく問題を回避できる。したがって、各セル間の特性ばらつきを低減して電荷捕獲特性に優れた半導体記憶装置を提供することができる。半導体装置の製造方法本発明の半導体装置の製造方法に適用されるSiRN膜の成膜方法には、前述のステップ成膜法を用いる。すなわち、トンネル酸化膜が形成された、又は形成されていない複数の半導体基板を縦型成膜装置の成膜室にセットした後、所定の温度、例えば630°Cに保持した状態で、下記第1~第4ステップを1サイクルとして、所望の膜厚となるまで複数サイクルを繰り返すことにより成膜する。a1Si原料となるDCS第1原料ガスを供給し、半導体基板被成膜体上に析出Siを吸着させる第1のステップ、a2未反応DCS第1原料ガスを成膜室から排気する第2のステップ、a3窒化原料となるアンモニア第2原料ガスを供給し、半導体基板被成膜体上に吸着しているSiを窒化させてSiRNに変換する第3のステップ、a4未反応アンモニア第2原料ガスを成膜室から排気する第4のステップ。最初に、半導体装置が形成される対象となる第2の半導体基板の上下に、第1の半導体基板を設置した状態で上記のステップ成膜法によりSiRN膜を形成する場合に、第1の半導体基板の表面状態が第2の半導体基板上に形成されるSiRN膜の膜厚分布に及ぼす影響について、図5~7を参照して説明する。図5~7はそれぞれ、本発明の半導体装置の製造方法の例を示す図であり、各図は図1の縦型成膜装置における点線で囲まれた部分7の拡大図である。なお、図6および7はそれぞれ、図3A及びBの半導体装置に対応する製造方法を表す。まず、図5Aに示すように、縦型成膜装置の成膜室2内に、シリコンが露出する第2の半導体基板15b、及びその上下に同じくシリコンが露出する第1の半導体基板15a及び15cを配置する。図5Aでは3枚の基板のみを例示しているが、製造コストを低減するために、成膜室2内に複数の第2の半導体基板を設置し、その上下に複数対の第1の半導体基板を設けるのが良い。この場合、成膜室2内で垂直方向に、第1の半導体基板、第2の半導体基板、第1の半導体基板、第2の半導体基板、第1の半導体基板のように交互に第1の半導体基板と第2の半導体基板が配置されることとなる。次に、図5Bに示すように、上記のステップ成膜法により、半導体基板15b上にSiRN膜第1の窒化シリコン膜14bを成膜する。この第1の窒化シリコン膜14bの成膜時に、第1の半導体基板15aの裏面及び15cの表面は酸化シリコン膜ではなく、半導体層10すなわちシリコンとなっている。このため、DCSからなる原料ガス12は第1の半導体基板15aの裏面及び15cの表面に吸着し易くなり、第2の半導体基板15bと第1の半導体基板15a及び15c間に存在する未反応の原料ガス12の量は少なくなる。この結果、第2の半導体基板15bと第1の半導体基板15a及び15c間に存在する原料ガス12の分圧モル量の面内方向での差が低減され、第2の半導体基板15bの面内方向で、より均一に第1の窒化シリコン膜14bの成膜が行われる。従って、第2の半導体基板15b上に成膜される第1の窒化シリコン膜14bの膜厚分布のばらつきは、第1の半導体基板15aの裏面及び15cの表面に酸化シリコン膜が形成されている場合に比べて小さくなる。なお、図5で用いた第1の半導体基板15a、15cはシリコンからなるために、その表面には意図しない自然酸化膜が形成されるが、意図して形成した酸化シリコン膜に比べると表面の被覆割合が小さく、表面全体を覆う膜として形成されていない。このため、第1の半導体基板15aの裏面及び15cの表面に意図して酸化シリコン膜を形成した場合と比べて、DCSの吸着確率が大きくなり、原料ガス12の分圧モル量の面内方向での差が低減される。この結果、意図して酸化シリコン膜を形成した場合よりも、第1の窒化シリコン膜の膜厚分布のばらつきを、低減することができる。特許請求の範囲の請求項2に記載の、表面を覆う膜としての酸化シリコン膜は意図して形成された酸化シリコン膜を意味し、上記のように意図せずに自然酸化膜として半導体基板の表面に形成された酸化シリコン膜は、請求項2に記載の酸化シリコン膜には該当しない。図6Aは他の一例を示すものであり、シリコンが露出する第2の半導体基板15bと、基板表面を覆う膜としてSiN膜窒化シリコン膜:Si3N414cを予め成膜した第1の半導体基板15a及び15cと、を縦型成膜装置の成膜室2内に設置する。この窒化シリコン膜14cは、DCSとアンモニアを同時に供給し、気相中で反応させるLPCVDLowPressureChemaicalVaporDeposition;低圧CVD法で成膜したものである。この状態で、図6Bに示すように、SiRN膜第1の窒化シリコン膜14bの成膜を行う。前述のように、SiN膜表面へのDCSの吸着確率は、酸化シリコン膜表面へのDCSの吸着確率より高くなる。したがって、第1の半導体基板15aの裏面および15cの表面でDCSが消費される。この結果、第2の半導体基板15bと第1の半導体基板15a及び15c間に存在する原料ガス12の分圧モル量は面内方向での差が低減され、第2の半導体基板15bの面内方向で、より均一に第1の窒化シリコン膜14bの成膜が行われる。なお、図5で用いた第1の半導体基板15a、15cはシリコンからなるために、その表面には意図しない自然酸化膜が形成されており、DCSの吸着を阻害する要因となる。しかし、SiN膜の場合には、その表面に自然酸化膜は存在しない。従って、本例では図5の場合よりも更に、第2の半導体基板15b上に成膜されるSiRN膜第1の窒化シリコン膜14bの膜厚は均一化され、そのばらつきは小さくなる。図5、図6および後述の比較例から明らかなように、SiRN膜の成膜方法として、半導体装置が形成される第2の半導体基板15bを、上下の位置で挟むように第1の半導体基板15aおよび15cを配置する。そして、第1の半導体基板15a及び15cの表面を酸化シリコン膜以外の膜で被覆しておく構成とする。これにより、基板上へのDCSの吸着を促進させて基板間の空間におけるDCS分圧の差を低減して、第2の半導体基板15b上に形成されるSiRN膜の膜厚分布のばらつきを低減することができる。酸化シリコン膜以外の膜として、シリコン膜シリコン基板を含む、光学吸収係数kが0のSiN膜Si/N比が0.75に相当を用いることができる。最初の1回目のSiRN膜の成膜処理が終了すると、半導体基板15bの表面は光学吸収係数kが0.6~1.26のSiRN膜で覆われた状態となる。このため、2回目以降のSiRN膜の成膜処理では、図6で用いたSiN膜で表面が覆われた第1の半導体基板15a、15cをセットした状態と同様の状態が継続され、SiRN膜の膜厚分布のばらつきは低減される。図7Aは他の一例を示すものであり、第2の半導体基板15bおよび第1の半導体基板15a、15cとして、予め酸化シリコン膜11を成膜した半導体基板を使用する。ここでの酸化シリコン膜11はフラッシュメモリ装置のトンネル酸化膜を想定している。縦型成膜装置の成膜室2内に上記基板をセットした後、前述のステップ成膜法により、光学吸収係数kが0のSiN膜からなる第2の窒化シリコン膜14aを厚さ1nmで形成した。その後、同一装置内で連続的に光学吸収係数kが1.19のSiRN膜からなる第1の窒化シリコン膜14bを厚さ13nmで形成した。図7に示した例では、第2の半導体基板15bおよび第1の半導体基板15a、15cのいずれの基板においてもSiRN膜が形成される前の段階で光学吸収係数kが0のSiN膜が形成されている。したがって、第1の半導体基板15aの裏面および15cの表面のみならず、第2の半導体基板15b自体の表面および裏面においても、DCSは消費されることとなり、各々の基板間の空間に生じるDCSの空間濃度分布がより一層、解消される。本例では全ての基板の表面、裏面ともにSiN膜で被覆され、DCSの消費材として寄与するためにSiRN膜の膜厚分布のばらつきは後述の実施例で述べるように大幅に改善される。図7に示した例は、第1の半導体基板15a、15cの表面にも酸化シリコン膜11が形成されており、フラッシュメモリの構成部材となるトンネル酸化膜が形成された半導体基板と同じ状態となっている。すなわち、図6の場合は、SiRN膜の成膜時に第1の半導体基板15a及び15cと、第2の半導体基板15bの層構成が異なり、第1の半導体基板15a及び15cを半導体装置として使用することを想定していなかった。これに対して、図7の場合、第1の半導体基板15a及び15cは、トンネル酸化膜が形成された第2の半導体基板15bを縦型成膜装置にセットした状態と同じ構成となっている。言い換えれば、第1の半導体基板も半導体装置として使用可能であり、縦型成膜装置の成膜室2内にセットされた基板が全て半導体装置として使用可能な状態と同じである。このように、セットされた全ての基板にトンネル酸化膜が形成された状態であっても、トンネル酸化膜上に光学吸収係数kが0のSiN膜を形成し、その上に光学吸収係数kが0.60~1.26のSiRN膜を形成する方法を用いることにより、SiRN膜の膜厚分布のばらつきを低減することができる。トンネル酸化膜上に形成する第2の窒化シリコン膜14aは、光学吸収係数kが0より大きく0.20以下のSiRN膜であっても良い。この範囲内であれば、結果的にk値が0.60~1.26のSiRN膜を直接トンネル酸化膜上へ形成する場合に比べて膜厚分布のばらつきを低減することができる。図7の例によれば、第1及び第2の半導体基板15a~15c上に形成したSiRN膜の膜厚分布のばらつきを低減することができるので、少なくとも2倍以上の生産性向上を図ることが可能となる。また、SiRN膜のk値は、後述の実施例で説明するように、ステップ成膜法の条件、特に原料ガスとなるDCSおよびアンモニアの供給圧力及び供給時間を調節することによって容易に制御することができる。また、図7のように、SiRN膜の成膜時に、第1及び第2の半導体基板の層構成が同じで、第1及び第2の半導体基板の表面及び裏面に露出した膜が酸化シリコン膜ではない場合、第1の半導体基板と第2の半導体基板の区別は便宜的である。SiRN膜を成膜後の第1及び第2の半導体基板の両方を半導体装置として使用可能な場合がある。すなわち、成膜室2内に垂直方向に互いに同じ半導体基板である半導体基板1、半導体基板2、半導体基板3、半導体基板4、半導体基板5と配置した場合を例に挙げると、半導体基板2、4を第2の半導体基板とすると、その上下に配置された半導体基板1、3、5が第1の半導体基板となる。一方、半導体基板1、3、5を第2の半導体基板とすると、その上下に配置された半導体基板2、4が第1の半導体基板となる。このように上記例では、どの半導体基板を第2の半導体基板とするかによって、第1の半導体基板も変わり得る。同じ半導体基板であっても、第2の半導体基板の決め方によって、第1の半導体基板になったり、第2の半導体基板になったりし、第1及び第2の半導体基板は便宜的に決められる。しかし、このような場合であっても、SiRN膜の成膜時に、第1及び第2の半導体基板の層構成が同じで第1及び第2の半導体基板の表面及び裏面に露出した膜が酸化シリコン膜ではない場合には、両半導体基板上に形成した半導体装置の構成も同じとなり、膜厚分布のばらつきも同程度に低減されるため、問題は生じない。以下、本発明の製造方法を適用するNAND型フラッシュメモリの製造方法について図8及び9を参照して、説明する。図8Aに示すように、p型の単結晶シリコンからなる半導体基板10の表面に、STI法等で素子分離領域20を形成する。これにより、第一の方向X1に延在し、素子分離領域20で囲まれる活性領域10aを形成する。次に、半導体基板10の表面を熱酸化法により酸化して、酸化シリコン膜からなるトンネル酸化膜23aを形成する。トンネル酸化膜23aの厚さは0.5~2.0nmとすることができるが、ここでは1.0nmとする。次に、縦型成膜装置の成膜室内に半導体基板10をセットし、成膜室内が630°Cで安定した後、ステップ成膜法により、トンネル酸化膜23a上面に、バッファー膜となる第2の窒化シリコン膜14aを形成する。バッファー膜14aは、光学吸収係数kを0~0.20の範囲とすることができるが、ここでは、k値を0とする。また、バッファー膜14aの厚さは0.1~2.0nmの範囲とすることができるが、0.5~1.5nmが好ましく、0.8~1.2nmであればより好ましい。ここでは1nmとする。引き続き、同一成膜室内で第2の窒化シリコン膜14a上面に、ステップ成膜法により、主たるチャージトラップ層となるSiRN膜第1の窒化シリコン膜14bを成膜する。主たるチャージトラップ層となるSiRN膜14bは、光学吸収係数kを0.6~1.26の範囲とすることができるが、ここでは、k値を1.19とする。また、主たるチャージトラップ層となるSiRN膜14bの厚さは12~15nmとすることができる。成膜室内から半導体基板10を取り出した後、SiRN膜第1の窒化シリコン膜14b上面に酸化シリコン膜からなる厚さ3~7nmの制御ゲート絶縁膜23bを形成する。制御ゲート絶縁膜23bは、SiRN膜14bの表面を熱酸化して形成する。あるいはCVD法により形成しても良い。SiRN膜自体は、酸化シリコン膜に比べて絶縁性が劣るため、SiRN膜14b上面に直接、制御ゲート電極を形成するとSiRN膜14b中に捕獲された電荷が漏洩しやすくなり好ましくない。したがって、酸化シリコン膜からなる制御ゲート絶縁膜23bは、主たるチャージトラップ層となるSiRN膜からの電荷漏洩を防止する電荷漏洩防止膜として機能する。次に、CVD法等により、制御ゲート絶縁膜23b上面に、制御ゲート電極25となる厚さ20~50nmのリンをドープした多結晶シリコン膜を形成する。また、制御ゲート電極25は、リンをドープした非晶質シリコン膜を形成しゲート形状に加工した後、熱処理して多結晶化しても良い。非晶質シリコン膜は結晶粒界を持たないので多結晶シリコン膜に比べて高精度の加工ができる。また、非晶質状態から熱処理して多結晶化したシリコン膜の結晶は、成膜時に多結晶状態で形成したシリコン膜に比べて結晶粒が大きくなり、ワード線として用いる制御ゲート電極の低抵抗化に有利となる。次に、図8Bに示すように、フォトリソグラフィー技術とドライエッチング技術により、制御ゲート電極25のパターニングを行う。ワード線を構成する制御ゲート電極25は、第一の方向X1に垂直で半導体基板10の表面に平行な方向に延在するパターンとして形成される。フォトリソグラフィー技術により、図示しないマスク膜を制御ゲート電極25上に形成し、ドライエッチング技術により、多結晶シリコン膜25、酸化シリコン膜23b、SiRN膜14b、バッファー膜14a、トンネル酸化膜23aを順次にエッチングしてSONOSゲート構造を形成する。SONOS構造を構成するNは、主たる電荷捕獲層となるSiRN膜14bとバッファー膜となる窒化シリコン膜14aとで構成されるチャージトラップ層24に相当する。光学吸収係数kが0~0.20の範囲となる窒化シリコン膜14aも、光学吸収係数kが0.60~1.26のSiRNほどではないが、チャージトラップ層24として機能する。次に、イオン注入法を用いて、全面にリン、ヒ素などのn型不純物を注入し、半導体基板10の表面に不純物拡散層27を形成する。これにより、隣接するSONOSゲート構造の直下に位置する半導体基板10の表面は、不純物拡散層27により電気的に接続される構成となる。次に、図9Aに示すように、全面に酸化シリコン膜を形成した後、ドライエッチング法によりエッチバックして、SONOSゲート構造の側壁に酸化シリコン膜からなるサイドウォール絶縁膜26を形成する。次に、全面に金属をスパッタ法により形成し、熱処理して制御ゲート電極25の上面に金属シリサイド28aを、不純物拡散層27の露出している上面に金属シリサイド28bを同時に且つ選択的に形成する。選択的に、と言う意味は、金属シリサイドは金属がシリコンと接触している部位のみに形成されることである。その後、絶縁膜上に形成された未反応の金属を除去する。これにより、制御ゲート電極25からなるワード線は、多結晶シリコン膜の上に金属シリサイド膜28aが形成された構成となり、より低抵抗のワード線とすることができる。上記金属には、ニッケル、コバルト、チタンなどを用いることができる。また、不純物拡散層27の露出する表面に形成された金属シリサイド28bはコンタクト抵抗の低減に寄与する。次に、図9Bに示すように、SONOSゲート構造全体を覆うように、塗布法もしくはCVD法を用いて層間絶縁膜29を形成する。その後、リソグラフィ技術とドライエッチング技術により、活性領域10aの端部に位置する不純物拡散層27上の層間絶縁膜29にコンタクトホールを形成し、さらにコンタクトホール内を導体で埋設してコンタクトプラグ30を形成する。次いで、全面に金属膜を形成した後、リソグラフィ技術とドライエッチング技術により、金属膜をエッチングして第一の方向X1に延在するビット線31を形成する。ビット線31はコンタクトプラグ30を介して不純物拡散層27に接続される。以上の工程によりフラッシュメモリのメモリセルが形成される。図9Bのフラッシュメモリでは、チャージトラップ層24を正または負に帯電させることにより書込みを行い、チャージトラップ層24から電荷を放電させることにより消去を行う。そして、チャージトラップ層24の帯電状態により、チャネルをオンするのに必要な、制御ゲート電極25の電圧しきい値電圧の変化を利用して、情報の読み出しを行なう。本実施例では、チャージトラップ層24として、第1及び第2の窒化シリコン膜14b及び14aを用いている。第1の窒化シリコン膜14bとして、Si3N4よりもSi/N比が大きなSiRN膜を使用することにより、電荷捕獲特性を向上させることができる。また、チャージトラップ層の捕獲電荷量はその膜厚のばらつきの影響を大きく受けるが、本実施例では、第1の窒化シリコン膜14bの膜厚は面内方向で均一となっている。このため、捕獲電荷量のばらつきを低減して動作特性に優れたフラッシュメモリ装置とすることができる。実施例1図1に示す縦型成膜装置内に、図5Aに示すように垂直方向にシリコンが露出する半導体基板を配置した。このうち、半導体基板15a及び15cを第1の半導体基板とし、半導体基板15bを第2の半導体基板として、光学吸収係数kが1.19となるSiRN膜第1の窒化シリコン膜の成膜を行った。なお、第1の窒化シリコン膜は、図10に示す、a1DCSSiの吸着、a2DCSのパージ、a3NH3による吸着Siの窒化、a4NH3のパージからなる1サイクルを複数回、繰り返すステップ成膜法により成膜した。具体的には、図11Bに示すタイムシーケンスに従って1サイクルを実施した。図11Bに示したステップ成膜法では、DCSもしくはNH3が供給される時、同時にN2が供給されている。したがって、成膜室内の圧力は、DCS分圧N2分圧、もしくはNH3分圧N2分圧となる。以下の説明では、説明を単純化するために、図11Bに記載されている成膜室内の圧力は、N2を含む供給ガスの全圧に対するDCS分圧、もしくはNH3分圧を意味するものとする。まず、シリコン基板を成膜室内にセットした後、NH3ラインからN2を供給しながら温度が630°Cで安定するまで放置した。温度が安定した後、圧力が12PaとなるDCSを125秒間供給した。その後、N2を供給しながら高真空状態として10秒間、DCSをパージした。次いで、圧力が48PaとなるNH3を50秒間供給した。その後、N2を供給しながら高真空状態として10秒間、NH3をパージした。これを1サイクルとしてSiRN膜の膜厚が13nmとなるように繰り返した。ステップ成膜法では各々のガスが個別の条件で供給されるため、異なる成膜条件間におけるDCSとNH3の供給比率を比較することが難しい。そこで、便宜的に基板表面に供給されるガス分子の総量モル量を圧力と供給時間の積で表すこととする。上記の場合、DCSの総量は1500Pasec、NH3の総量は2400Pasecとなる。NH3の総量は、DCSの総量の1.5倍程度である。通常、Si/N比が0.75となるSiN膜Si3N4を形成する場合にはNH3のモル量がDCSのモル量の少なくとも5倍必要である。本実施例は、NH3の総量が相対的に不足している条件となっており、この条件で形成される窒化シリコン膜は、光学吸収係数kが1.19Si/N比1.18に相当のSiRN膜となる。上記のように成膜した第2の半導体基板15bの第1の窒化シリコン膜14bについて、直径方向における49点の膜厚を測定した。この結果を図12に示す。なお、図12において、X軸の目盛り0は第2の半導体基板15bの中心を表し、X軸方向の左端の目盛り-148は第2の半導体基板15bの直径方向の一方の端部、X軸方向の右端の目盛り148は第2の半導体基板15bの直径方向の他方の端部中心に対して一方の端部と対照の位置に存在を表す。図12に示すように第1の窒化シリコン膜の膜厚は、第2の半導体基板15bの一方及び他方の端部の近傍で薄く、それ以外の部分ではほぼ一定の膜厚となった。また、直径方向の膜厚のばらつき第1の窒化シリコン膜の最大膜厚と最小膜厚の差は1.56nmであり、後述する比較例1図16;1.97nmと比べて小さくなった。実施例2図6Aに示すように垂直方向にシリコンが露出する第2の半導体基板15bと、表面がSiN膜で覆われた第1の半導体基板15aを交互に配置した以外は、実施例1と同様にしてステップ成膜法により、光学吸収係数kが1.19となるSiRN膜第1の窒化シリコン膜の成膜を行った。なお、図6Aの第1の半導体基板15a、15cの表面を覆うSiN膜Si3N414cは、縦型成膜装置にセットする前に、別の装置を用いてLPCVDLowPressureChemaicalVaporDeposition;低圧CVD法で形成した。LPCVD法の条件は、DCSとNH3を原料ガスとし、その流量比を1:20として同時に供給した。全圧力は66Pa、温度は760°Cとした。上記のように成膜した第2の半導体基板15bの第1の窒化シリコン膜14bについて、直径方向における49点の膜厚を測定した結果を図13に示す。図13に示すように第1の窒化シリコン膜の直径方向の膜厚のばらつきは0.92nmであり、実施例1と比べて膜厚のばらつきは更に小さくなった。この理由は、シリコンが露出する基板の表面には、意図しない自然酸化膜が分散するように形成されている。この自然酸化膜も酸化シリコンであることからDCSの吸着を阻害する要因となる。ただ、自然酸化膜は意図して形成した酸化シリコン膜に比べると表面の被覆割合が小さいので、熱酸化法で形成した酸化シリコン膜上にSiRN膜を形成するよりはSiRN膜の膜厚分布のばらつきは小さくなる。一方、本実施例では、SiN膜上には自然酸化膜が存在しないのでDCSの吸着確率が増大し、基板上でのDCSの吸着消費が促進され、基板間の空間に存在する過剰なDCSが減少する。この結果、基板間の空間におけるDCSの分圧の偏りが小さくなり、第2の半導体基板15b上で均一なSiRN膜の成膜が行われたためと考えられる。本実施例においても、第2の半導体基板15bはシリコンが露出した状態となっており、第2の半導体基板15b自体へのDCSの吸着も阻害されている。もし、自然酸化膜が形成されていない理想的なシリコン基板を用いた場合には、実施例1も本実施例もさらにSiRN膜のばらつきは低減すると予想される。実施例3図1に示す縦型成膜装置内に、図7Aに示すように、熱酸化法で形成した酸化シリコン膜11で表面が覆われた基板を垂直方向に配置した。このうち、半導体基板15a及び15cを第1の半導体基板とし、半導体基板15bを第2の半導体基板として光学吸収係数kが1.19となるSiRN膜第1の窒化シリコン膜14bを、ステップ成膜法により形成した。なお、本実施例においては、第1の窒化シリコン膜14bを形成する前に、光学吸収係数kが0のSiN膜第2の窒化シリコン膜14aをステップ成膜法により形成した。第2の窒化シリコン膜14aの膜厚は1nmとした。第2の窒化シリコン膜14aは図10に示す、b1酸化シリコン膜被成膜体11上へのDCSSiの吸着、b2DCSのパージ、b3NH3による酸化シリコン膜被成膜体11に吸着したSiの窒化、b4NH3のパージからなる1サイクルを複数回、繰り返すステップ成膜法により成膜した。具体的には、図11Aに示すタイムシーケンスに従って1サイクルを実施した。本実施例においても圧力は、実施例1と同じくDCS分圧、もしくはNH3分圧を意味するものとする。まず、半導体基板を成膜室内にセットした後、NH3ラインからN2を供給しながら温度が630°Cで安定するまで放置した。温度が安定した後、圧力が17PaとなるDCSを6秒間供給した。その後、N2を供給しながら高真空状態として10秒間、DCSをパージした。次いで、圧力が340PaとなるNH3を24秒間供給した。その後、N2を供給しながら高真空状態として10秒間、NH3をパージした。これを1サイクルとしてSiN膜の膜厚が1nmとなるように繰り返した。実施例1と同様に、基板表面に供給されるガス分子の総量モル量を圧力と供給時間の積で表すと、DCSの総量は102Pasec、NH3の総量は8160Pasecとなる。NH3の総量は、DCSの総量の80倍となっている。通常、Si/N比が0.75となるSiN膜Si3N4を形成する場合にはNH3のモル量がDCSのモル量の少なくとも5倍必要である。上記の成膜条件ではNH3の総量が充分に過剰な条件となっており、この条件で形成される窒化シリコン膜は、光学吸収係数kが0Si/N比0.75に相当のSiN膜となる。酸化シリコン膜11の上面に、光学吸収係数kが0のSiN膜第2の窒化シリコン膜14aを厚さ1nmで形成した。この後、SiN膜14aの上面に、実施例1と同じ条件で、光学吸収係数kが1.19となるSiRN膜第1の窒化シリコン膜14bをステップ成膜法により形成した。上記のように成膜した第2の半導体基板15bのSiRN膜第1の窒化シリコン膜14bについて、直径方向における49点の膜厚を測定した。この結果を図14に示す。図14に示すように第1の窒化シリコン膜14bの直径方向の膜厚のばらつきは0.19nmであり、実施例2と比べて膜厚のばらつきは更に小さくなった。この理由は、第1の半導体基板15a、15cのみならず、第2の半導体基板15b上に予めSi/N比が小さく、膜質が第1の窒化シリコン膜15a、15cに類似する第2の窒化シリコン膜14aを形成している。そのため、第1の半導体基板15a、15cおよび第2の半導体基板15bのいずれの基板上でもDCSの吸着消費が促進され、基板間の空間に存在する過剰なDCSが減少する。この結果、基板間の空間におけるDCS分圧の偏りが小さくなり、第2の半導体基板15b上で第1の窒化シリコン膜14bの膜厚分布のばらつきがより一層低減されるためである。本実施例では、光学吸収係数kが0のSiN膜Si/N比0.75を第2の窒化シリコン膜14aとして用いたが、光学吸収係数kが0より大きく0.20Si/N比0.83以下のSiRN膜からなる窒化シリコン膜であっても良い。この範囲内であれば、結果的にk値が0.60~1.26のSiRN膜を直接トンネル酸化膜上へ形成する場合に比べて膜厚分布のばらつきを低減することができる。光学吸収係数kが0.20を超えると、酸化シリコン膜上に第2の窒化シリコン膜14aを形成する段階で膜厚分布のばらつきが発生しやすくなる。実施例1および本実施例3から明らかなように、DCSとNH3を原料ガスとして窒化シリコン膜を形成するステップ成膜法では、各々のガスの供給ガス分圧と供給時間を調整することにより、光学吸収係数kすなわちSi/N比を効果的に変えることができる。本実施例3では全ての基板の表面、裏面ともにSiN膜で被覆され、DCSの消費材として寄与するために、実施例1および2に比べて、SiRN膜の膜厚分布のばらつきは大幅に改善される。図7に示した例は、第1の半導体基板15a、15cのみならず第2の半導体基板15bのすべての基板表面に酸化シリコン膜11が形成されており、フラッシュメモリの構成部材となるトンネル酸化膜が形成された半導体基板と同じ状態となっている。すなわち、全ての半導体基板15a~15cについて、トンネル酸化膜が形成された半導体基板15bを縦型成膜装置にセットした状態と同じ構成となっている。言い換えれば、トンネル酸化膜、第1及び第2の窒化シリコン膜を形成した第1の半導体基板15a及び15cについても、第2の半導体基板15bと同様にフラッシュメモリとして使用可能である。したがって、セットされた全ての基板にトンネル酸化膜が形成された状態であっても、トンネル酸化膜上に光学吸収係数kが0~0.20の窒化シリコン膜を形成し、その上に光学吸収係数kが0.60~1,26のSiRN膜を形成する方法を用いることにより、SiRN膜の膜厚分布のばらつきを低減することができる。本実施例3によれば、第1の半導体基板15a、15cに形成したSiRN膜14bの膜厚分布のばらつきを低減することができるので、少なくとも2倍以上の生産性向上を図ることが可能となる。なお、光学吸収係数kが0のSiN膜は、LPCVDLowPressureChemaicalVaporDeposition;低圧CVD法で形成することもできる。LPCVD法で形成する場合は、DCSとアンモニアを原料ガスとして成膜室内に同時に供給して成膜する。成膜条件としては、例えば、温度760°C、圧力66Pa、DCS供給量25sccm、アンモニア供給量500sccmのように設定できる。この場合、アンモニア供給量モル量がDCS供給量モル量の20倍となっており、成膜される窒化シリコン膜はSi3N4の化学量論組成となる。実施例4第2の窒化シリコン膜14aの膜厚を0.5nmとした以外は、実施例3と同様にして第2及び第1の窒化シリコン膜14a、14bの成膜を行った。上記のように成膜した第2の半導体基板15bの第1の窒化シリコン膜14bについて、直径方向における49点の膜厚を測定した。この結果を図15に示す。図15に示すように第1の窒化シリコン膜14bの直径方向の膜厚のばらつきは0.39nmであり、実施例3と比べて膜厚のばらつきは若干、大きくなった。比較例1図6Aに示す窒化シリコン膜14cに代えて、酸化シリコン膜14cで表面が覆われた半導体基板15a、15cを配置し、シリコンが露出する半導体基板15bを挟むように、縦型成膜装置内に垂直方向に配置して第1の窒化シリコン膜14bの成膜を行った。半導体基板15a及び15bの表面及び裏面には、熱酸化法により厚さ5nmの膜厚の酸化シリコン膜14cを成膜した。上記のように成膜した半導体基板15bの第1の窒化シリコン膜14bについて、直径方向における49点の膜厚を測定した。この結果を図16に示す。図16に示すように第1の窒化シリコン膜14bの直径方向の膜厚のばらつきは1.97nmであり、膜厚のばらつきは大きくなった。"