"メモリーセルを選択するためのワードラインに供給される昇圧電圧を生成するワードライン昇圧回路であって、前記ワードラインに前記昇圧電圧を供給するp型の第1の駆動トランジスターと、前記第1の駆動トランジスターのソース電圧を第1の電源電圧に基づいて生成するp型の第1の電圧供給トランジスターと、前記第1の駆動トランジスターのソースと前記第1の電圧供給トランジスターのドレインを接続する第1の電源ラインと、第1の基準電圧と前記第1の電源ラインとの間に挿入される第1の昇圧キャパシターとを含むことを特徴とするワードライン昇圧回路。請求項1において、前記第1の駆動トランジスターのゲートに高電位側電圧を供給するp型の第2の駆動トランジスターと、前記第1の電圧供給トランジスターのソース電圧と前記第2の駆動トランジスターのソース電圧を前記第1の電源電圧に基づいて生成するp型の第2の電圧供給トランジスターと、前記第1の電圧供給トランジスターのソースと前記第2の電圧供給トランジスターのドレインと前記第2の駆動トランジスターのソースを接続する第2の電源ラインとを含むことを特徴とするワードライン昇圧回路。請求項2において、前記第1の基準電位と前記第2の電圧供給トランジスターのゲートとの間に挿入される第2の昇圧キャパシターを含むことを特徴とするワードライン昇圧回路。請求項3において、前記第1の基準電位と前記第1の電圧供給トランジスターのゲートとの間に挿入される第3の昇圧キャパシターを含むことを特徴とするワードライン昇圧回路。請求項2において、前記第2の電圧供給トランジスターのゲートに高電位側電圧を供給するp型の第3の駆動トランジスターを含み、前記第2の電源ラインが前記第3の駆動トランジスターのソースに電気的に接続されることを特徴とする昇圧回路。請求項5において、前記第1の電圧供給トランジスターのゲートに高電位側電圧を供給するp型の第4の駆動トランジスターを含み、前記第2の電源ラインが前記第4の駆動トランジスターのソースに電気的に接続されることを特徴とする昇圧回路。請求項2において、前記第1の駆動トランジスターの基板に前記第2の電源ラインが電気的に接続されることを特徴とする昇圧回路。請求項2において、前記ワードラインが非選択状態のときに前記第2の駆動トランジスターがオンとなり、前記第2の電源ラインの電圧が前記第1の駆動トランジスターのゲートに供給されることを特徴とする昇圧回路。前記メモリーセルと、前記メモリーセルに接続される前記ワードラインと、前記ワードラインに供給される前記昇圧電圧を生成する請求項1乃至8のいずれか記載のワードライン昇圧回路とを含むことを特徴とする記憶装置。請求項9において、前記メモリーセルは、不揮発性のメモリーセルであることを特徴とする記憶装置。中央演算処理装置と、前記中央演算処理装置によって読み出されるデータを記憶する請求項9乃至10のいずれか記載の記憶装置とを含むことを特徴とする集積回路装置。請求項9乃至11のいずれか記載の記憶装置を含むことを特徴とする電子機器。請求項11記載の集積回路装置を含むことを特徴とする電子機器。ところで、図15に示すように、ワードライン電圧供給トランジスターTr1は、n型のMOSトランジスターにより構成される。これは、ワードライン電圧供給トランジスターTr1をp型のMOSトランジスターにより構成すると、電源へのリークや非選択のワードライン駆動トランジスターを介したリークが過大となり、昇圧効率を上げることが難しくなるからである。しかしながら、ワードライン電圧供給トランジスターTr1の閾値電圧Vthn分だけ電圧降下があり、昇圧電源ラインBPLには、最大で2×VWL-Vthnの電圧しか供給することができない。そのため、第1の電源電圧VWLが極低電圧になると、閾値電圧Vthnを無視することができなくなり、ワードラインに十分な昇圧電圧を供給することができなくなるという問題がある。本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、極低電圧でもワードラインを十分に昇圧することができるワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供することができる。1本発明の第1の態様は、メモリーセルを選択するためのワードラインに供給する昇圧電圧を生成するワードライン昇圧回路が、前記ワードラインに前記昇圧電圧を供給するp型の第1の駆動トランジスターと、前記第1の駆動トランジスターのソース電圧を第1の電源電圧に基づいて生成する第1の電圧供給トランジスターと、前記第1の駆動トランジスターのソースと前記第1の電圧供給トランジスターのドレインを接続する第1の電源ラインと、第1の基準電位と前記第1の電源ラインの間に挿入される第1の昇圧キャパシターとを含む。本態様によれば、電圧供給トランジスターの閾値電圧分を電圧降下させることなく、昇圧電圧をワードラインに供給することができる。2本発明の第2の態様に係るワードライン昇圧回路では、第1の態様において、前記第1の駆動トランジスターのゲートに高電位側電圧を供給するp型の第2の駆動トランジスターと、前記第1の電圧供給トランジスターのソース電圧と前記第2の駆動トランジスターのソース電圧を前記第1の電源電圧に基づいて生成するp型の第2の電圧供給トランジスターと、前記第1の電圧供給トランジスターのソースと前記第2の電圧供給トランジスターのドレインと前記第2の駆動トランジスターのソースを接続する第2の電源ラインとを含む。本態様によれば、第1の電源ラインの負荷容量を増加させることなく、非選択状態における第1の駆動トランジスターのゲートを昇圧することができ、電源へのリークを低減することができる。3本発明の第3の態様に係るワードライン昇圧回路は、第2の態様において、前記第1の基準電圧と前記第2の電圧供給トランジスターのゲートとの間に挿入される第2の昇圧キャパシターを含む。本態様によれば、第2の電圧供給トランジスターのゲートを昇圧することができるので、上記の効果に加えて、電源へのリークをなくすことができるようになる。4本発明の第4の態様に係るワードライン昇圧回路は、第3の態様において、前記第1の基準電圧と前記第1の電圧供給トランジスターのゲートとの間に挿入される第3の昇圧キャパシターを含む。本態様によれば、第1の電圧供給トランジスターのゲートを昇圧することができるので、上記の効果に加えて、第1の電圧供給トランジスターのリークをなくすことができるようになる。5本発明の第5の態様に係るワードライン昇圧回路は、第2の態様において、前記第2の電圧供給トランジスターのゲートに高電位側電圧を供給するp型の第3の駆動トランジスターを含み、ソースに前記第2の電源ラインが電気的に接続される。本態様によれば、第2の電圧供給トランジスターのゲートを昇圧することができるので、上記の効果に加えて、電源へのリークをなくすことができるようになる。6本発明の第6の態様に係るワードライン昇圧回路は、第5の態様において、前記第1の電圧供給トランジスターのゲートに高電位側電圧を供給するp型の第4の駆動トランジスターを含み、ソースに前記第2の電源ラインが電気的に接続される。本態様によれば、第1の電圧供給トランジスターのゲートを昇圧することができるので、上記の効果に加えて、第1の電圧供給トランジスターのリークをなくすことができるようになる。7本発明の第7の態様に係るワードライン昇圧回路は、第2の態様において、前記第1の駆動トランジスターの基板電圧を前記第2の電源ラインから供給する。本態様によれば、非選択状態において、第1の駆動トランジスターのゲート及び基板が同電位となるため、リークの増加を抑えることができるようになる。8本発明の第8の態様にかかわる記憶装置では、第2の態様において、前記ワードラインが非選択状態のときに、前記第2の駆動トランジスターがオンとなり、前記第2の電源ラインの電圧が前記第1の駆動トランジスターのゲートに供給される。本態様によれば、非選択状態において、第1の駆動トランジスターのゲートに昇圧された電圧が供給できる他、ゲート及び基板が同電位となるため、リークの増加を抑えることができるようになる。9本発明の第9の態様は、記憶装置が、前記メモリーセルと、前記メモリーセルに接続される前記ワードラインと、前記ワードラインに供給される前記昇圧電圧を生成する上記のいずれか記載のワードライン昇圧回路とを含む。本態様によれば、電圧供給トランジスターの閾値電圧分を電圧降下させることなく、昇圧電圧をワードラインに供給することができるので、極低電圧でも振幅が大きい読み出し電流を得ることができるようになる。その結果、極低電圧でも確実に読み出しデータを出力することができる記憶装置を提供することができるようになる。10本発明の第10の態様に係る記憶装置では、第9の態様において、前記メモリーセルは、不揮発性のメモリーセルである。本態様によれば、極低電圧でもワードラインを十分に昇圧することでデータ読み出しが可能な不揮発性の記憶装置を提供することができるようになる。11本発明の第11の態様は、集積回路装置が、中央演算処理装置と、前記中央演算処理装置によって読み出されるデータを記憶する上記のいずれか記載の記憶装置とを含む。本態様によれば、極低電圧でも読み出し動作が可能な記憶装置が適用され、低消費電力化を図る集積回路装置を提供することができるようになる。12本発明の第12の態様は、電子機器が、上記のいずれか記載の記憶装置を含む。本態様によれば、極低電圧でも読み出し動作が可能な記憶装置が適用され、低消費電力化を図る電子機器を提供することができるようになる。13本発明の第13の態様は、電子機器が、上記記載の集積回路装置を含む。本態様によれば、極低電圧でも読み出し動作が可能な記憶装置を含む集積回路装置が適用され、低消費電力化を図る電子機器を提供することができるようになる。以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。≪不揮発性半導体記憶装置の構成の概要≫図1に、本発明の一実施形態に係るワードライン昇圧回路が適用された不揮発性半導体記憶装置の構成例のブロック図を示す。不揮発性半導体記憶装置広義には、不揮発性記憶装置、記憶装置100は、メモリーセルアレイ110と、アクセス制御回路120と、電源回路130とを備えている。また、不揮発性半導体記憶装置100は、ワードライン昇圧回路140と、ソースライン駆動回路160とを備えている。アクセス制御回路120は、リファレンスセル122を備えている。電源回路130は、ワードライン電源スイッチ132と、ソースライン電源スイッチ134とを備えている。ワードライン昇圧回路140は、ワードライン駆動回路150を備えている。メモリーセルアレイ110は、行方向に配列されると共に列方向に配列されることによりマトリックス状に配置された複数のメモリーセルを有する。メモリーセルアレイを構成する各メモリーセルは、同様の構成を有し、1ビットのデータを記憶する不揮発性のメモリーセルである。メモリーセルアレイ110は、行方向に並ぶ複数のメモリーセル毎に配置される複数のワードラインと、列方向に並ぶ複数のメモリーセル毎に配置される複数のビットラインと、行方向に並ぶ複数のメモリーセル毎に配置される複数のソースラインとを備えている。また、メモリーセルアレイ110は、読み出しラインを備えている。アクセス制御回路120には、動作クロックCK、チップセレクト信号XCS、アドレス信号が入力される。アクセス制御回路120は、チップセレクト信号XCSにより選択されたとき、動作クロックCKに同期して、不揮発性半導体記憶装置100の各部を制御して、アドレス信号により指定されたメモリーセルにアクセスするための制御を行う。例えば、アクセス制御回路120は、不揮発性半導体記憶装置100の各部を制御して、メモリーセルアレイ110を構成しアドレス信号により指定される所望のメモリーセルにデータを書き込む制御を行う。また、アクセス制御回路120は、不揮発性半導体記憶装置100の各部を制御して、メモリーセルアレイ110を構成しアドレス信号により指定される所望のメモリーセルからデータを読み出す制御を行う。このとき、アクセス制御回路120は、リファレンスセル122に流れる読み出し電流を基準に、上記の読み出し対象のメモリーセルに流れる読み出し電流に基づいて、読み出しデータが1又は0かを判別し、読み出しデータを出力する。また、アクセス制御回路120は、所望のメモリーセルの保持データを消去する消去動作の制御も行う。電源回路130には、この不揮発性半導体記憶装置100が混載されるマイクロコンピューター等の集積回路装置のロジック回路用電源と共用されるロジック電源電圧VDDと、書き込み及び消去用の高電圧電源電圧VPPとが外部から供給される。一般的に、高電圧電源電圧VPPが5~10V程度であるのに対し、ロジック電源電圧VDDは1.2~1.8V程度である。ワードライン電源スイッチ132は、ロジック電源電圧VDD又は高電圧電源電圧VPPのいずれかを、ワードラインに供給する第1の電源電圧VWLとして出力する。ソースライン電源スイッチ134は、接地電圧VSS又は高電圧電源電圧VPPのいずれかを、ソースラインに供給する電源電圧として出力する。ワードライン昇圧回路140は、読み出し対象のメモリーセルの読み出し電流を増やすため、ワードラインに供給する電圧を昇圧し、昇圧した昇圧電圧を選択電圧として生成する。ワードライン昇圧回路140は、ワードライン電源スイッチ132によって切り替えられて出力された第1の電源電圧VWLを用いて昇圧電圧を生成する。ワードライン駆動回路150は、アクセス制御回路120がアクセスするメモリーセルを選択するためのワードラインを駆動する。このとき、ワードライン駆動回路150は、ワードライン昇圧回路140によって昇圧された電圧を用いて、ワードラインを駆動する。ソースライン駆動回路160は、アクセス制御回路120がアクセスするメモリーセルを選択するためのソースラインを駆動する。このとき、ソースライン駆動回路160は、ソースライン電源スイッチ134によって切り替えられて出力された接地電圧VSS又は高電圧電源電圧VPPを用いて、ソースラインを駆動する。図2に、本実施形態における不揮発性半導体記憶装置100の読み出し動作のタイミングの一例を示す。なお、図2では、図1において図示しないセンスアンプについても簡単に図示している。不揮発性半導体記憶装置100では、動作クロックCKの立ち上がりでチップセレクト信号XCSがLレベルのとき、図示しないリード制御信号により、読み出し動作であるか否かが指定される。このとき、動作クロックCKの立ち上がりでアドレス信号をラッチして内部の読み出しアドレスを取得し、ブートパルスイネーブル信号BP_EをHレベルに変化させる。内部では、プリチャージ信号図1では図示せずがHレベルに変化して、データの読み出しに先立ち、ビットライン、センスアンプ出力等の信号線のプリチャージ及びイコライズが行われる。プリチャージ後にセンスアンプ信号図1では図示せずがHレベルに変化すると、図示しないセンスアンプの動作が開始され、読み出し信号の増幅が行われて読み出しデータが出力される。そのため、センスアンプが増幅する読み出し信号の振幅が大きいほど、確実に読み出しデータを出力させることが可能となる。そこで、本実施形態では、ブートパルスイネーブル信号BP_Eによりワードラインを昇圧することで、読み出し信号の振幅を大きくすることが行われる。図3に、図1のメモリーセルアレイ110、ワードライン昇圧回路140及びワードライン駆動回路150の構成例の回路図を示す。図3において、図1と同様の部分には同一符号を付し、適宜説明を省略する。本実施形態では、ワードラインは、メインワードラインとサブワードラインとにより構成される。メインワードラインは、メモリーセルアレイ110を構成する複数のメモリーセルのうち行方向のメモリーセルを選択するためのハイアクティブのラインである。サブワードラインは、メインワードラインによって選択され、複数のメモリーセルのゲートに接続される。ワードライン昇圧回路140によって生成された昇圧電圧は、読み出し対象のメモリーセルが接続されるサブワードラインに供給される。図3では、メインワードラインMWLm,MWLm1、サブワードラインSWL広義には、ワードライン、第1の電源ラインSPL1、ソース電源ラインVSL、ビットラインBLn,BLn1、ソースラインSLが図示されている。第1の電源ラインSPL1には、ワードライン駆動回路150を構成し、昇圧電圧を用いてサブワードラインSWLを駆動する第1の駆動トランジスターTr10のソース電圧が供給される。第1の駆動トランジスターTr10はp型のMOSトランジスターにより構成される。読み出し動作時、ソース電源ラインVSLには接地電圧VSSが供給され、選択したビットラインに読み出し電流が流れる。ビットラインBLn,BLn1の各々は、メモリーセルアレイを構成する複数のメモリーセルのうち列方向のメモリーセルを選択するためのラインである。ソースラインSLは、メモリーセルを構成するメモリーセルトランジスターの読み出し動作時には接地電圧VSSを、書き込み動作及び消去動作時には書き込み及び消去用の高電圧電源電圧VPPをそれぞれ供給するラインである。ワードライン昇圧回路140は、第1の電圧供給トランジスターTr11と、第1の電源ラインSPL1と、第1の昇圧キャパシターBC1とを備えている。第1の電圧供給トランジスターTr11は、第1の電源電圧VWLに基づいて、第1の駆動トランジスターTr10のソース電圧を生成する。ここで、第1の電圧供給トランジスターTr11は、p型のMOSトランジスターである。また、第1の電源電圧VWLはロジック電源電圧VDDと同電位であり、ワードライン電源スイッチ132によって切り替えられて出力される。第1の電圧供給トランジスターTr11では、ソースに第1の電源電圧VWLが供給され、ドレインに第1の駆動トランジスターTr10のソースが電気的に接続される。第1の電圧供給トランジスターTr11のドレインは、第1の電源ラインSPL1に電気的に接続される。これにより、第1の電圧供給トランジスターTr11がオンになると、第1の電源ラインSPL1には、第1の電圧供給トランジスターTr11の閾値電圧Vthp分を電圧降下させることなく第1の電源電圧VWLを出力することができる。第1の電圧供給トランジスターTr11のゲートは、ブートパルスイネーブル信号BP_E及び消去動作時ワードライン制御信号XEWLに基づいて制御される。第1の電圧供給トランジスターTr11のゲートには、ブートパルスイネーブル信号BP_Eの反転信号と消去動作時ワードライン制御信号XEWLとの否定論理積演算結果が供給される。消去動作時ワードライン制御信号XEWLは、消去動作時にLレベルに設定され、読み出し動作時にHレベルに設定される。消去動作時ワードライン制御信号XEWLがLレベルに設定されると、サブワードラインSWLはプルダウンされ、メモリーセルが消去状態に設定される。第1の昇圧キャパシターBC1は、第1の基準電位と第1の電圧供給トランジスターTr11のドレインとの間に挿入される。第1の基準電位は、ノードND1の電位である。ノードND1は、ブートパルスイネーブル信号BP_Eの反転信号を入力とするインバーター回路の出力ノードである。第1の昇圧キャパシターBC1の一端は、第1の電源ラインSPL1に電気的に接続される。第1の昇圧キャパシターBC1の他端は、ノードND1の電位に設定される。このような第1の昇圧キャパシターBC1は、ソース及びドレインが接続されるp型のMOSトランジスターにより構成される。ワードライン駆動回路150は、サブワードライン毎に設けられた第1のインバーター回路INV1を備えている。第1のインバーター回路の入力には、メインワードラインMWLmのローアクティブの選択電圧が入力される。第1のインバーター回路INV1は、サブワードラインSWLに昇圧電圧を供給する第1の駆動トランジスターTr10を備えている。上記のように、第1の駆動トランジスターTr10のソースは、第1の電源ラインSPL1に電気的に接続される。第1の駆動トランジスターTr10のドレインは、サブワードラインSWLに電気的に接続される。読み出し動作時にブートパルスイネーブル信号BP_EがHレベルになると、第1の電圧供給トランジスターTr11はオフになる。この時点で、第1の電源ラインSPL1には、第1の電源電圧VWLが供給されている。そして、ノードND1の電位が第1の電源電圧VWLと同電位になり、第1の昇圧キャパシターBC1により第1の電源ラインSPL1は2×VWLに上昇する。例えばメインワードラインMWLmが選択されるとLレベルとなり、他のメインワードライン例えばメインワードラインMWLm1はHレベルとなる。このとき、第1の駆動トランジスターTr10がオンとなる。第1の駆動トランジスターTr10は、p型のMOSトランジスターであるため、ソース電圧である第1の電源ラインSPL1の電圧を、閾値電圧分の電圧降下させることなく、サブワードラインSWLに昇圧電圧として出力することができる。例えばビットラインBLnが選択されたとき、ソース電源ラインVSLに接地電圧VSSが供給され、サブワードラインSWLに昇圧電圧が印加されると、メモリーセルMCに電流が流れ、トランスファー回路TFを介して、ビットラインBLnに読み出し電流が流れる。この読み出し電流とリファレンスセル122に流れる電流とを比較することで、メモリーセルMCが保持するデータを1又は0に判別して、読み出しデータとして出力する。以上のように、本実施形態では、p型の電圧供給トランジスターにより、ワードラインに供給する昇圧電圧を生成するようにした。これにより、電圧供給トランジスターの閾値電圧分を電圧降下させることなく、昇圧電圧を生成することができるようになる。これにより、ロジック電源電圧VDDが極低電圧になったとしても、閾値電圧分の電圧降下がなくなるため、昇圧効率を向上させ、十分な昇圧電圧をワードラインに供給することができるようになる。ところで、本実施形態のようにp型のMOSトランジスターによりワードラインへの昇圧電圧を供給する場合には、n型のMOSトランジスターにより構成する場合と比較して、電源へのリークが懸念される。図4に、本実施形態における電源へのリークの説明図を示す。図4は、第1の電源ラインSPL1の電圧の変化を模式的に表す。読み出し動作を開始する前は、ブートパルスイネーブル信号BP_EがLレベルであり、第1の昇圧キャパシターBC1を介した第1の電源ラインSPL1の電位は、第1の電源電圧VWLとほぼ同電位である。ブートパルスイネーブル信号BP_EがHレベルになると、第1の昇圧キャパシターBC1により、第1の電源ラインSPL1の電位は、接地電圧VSSを基準として2×VWLとなる。本実施形態では、第1の電圧供給トランジスターTr11では閾値電圧分の電圧降下がない。しかしながら、第1の電圧供給トランジスターTr11はp型のMOSトランジスターにより構成されるため、やがて電源へのリークが開始される。図5及び図6に、本実施形態における不揮発性半導体記憶装置100の第1の電源ラインSPL1に出力される昇圧電圧のシミュレーション結果の一例を示す。図5は、ロジック電源電圧VDDが1.8Vのときのシミュレーション結果の一例を表す。図6は、ロジック電源電圧VDDが1.0Vのときのシミュレーション結果の一例を表す。なお、図5及び図6では、図15の昇圧電源ラインBPLの電位も合わせて図示している。ロジック電源電圧VDDが1.8Vのとき、読み出し動作が開始されてブートパルスイネーブル信号BP_EがHレベルになると、ブートパルスイネーブル信号BP_Eはロジック電源電圧VDDと同電位になる。これにより、第1の電源ラインSPL1の電位が上昇する。図15に示すようにワードライン電圧供給トランジスターがn型のMOSトランジスターにより構成される場合、リークがないのでそのままの電位が維持される。一方、本実施形態では、第1の電源ラインSPL1の電位が上昇するほどリークが大きくなり、第1の電源ラインSPL1の電位は、上記したようにロジック電源電圧VDD第1の電圧供給トランジスターTr11の閾値電圧Vthpに近づいていく。これに対して、ロジック電源電圧が1.0Vのとき、読み出し動作が開始されてブートパルスイネーブル信号BP_EがHレベルになると、ブートパルスイネーブル信号BP_Eは第1のロジック電源電圧VDDと同電位になる。これにより、第1の電源ラインSPL1の電位が上昇する。この場合も、図15に示すようにワードライン電圧供給トランジスターがn型のMOSトランジスターにより構成される場合、リークがないのでそのままの電位が維持される。ただし、図6の場合、図5と比較して第1の電源ラインSPL1の電位の上昇分が少なく、その上昇分が第1の電圧供給トランジスターTr11の閾値電圧Vthp分に近いので、リークが小さく、電位の低下は緩やかに行われる。この第1の電源ラインSPL1の電位は、上記したようにロジック電源電圧VDD第1の電圧供給トランジスターTr11の閾値電圧Vthpに近づいていく。図7に、本実施形態における不揮発性半導体記憶装置100の昇圧効率の説明図を示す。図7は、横軸にロジック電源電圧をとり、縦軸にサブワードラインワードラインに供給される昇圧電圧を表す。図7において、E1は、本実施形態におけるリーク後に維持される電圧VDDVthpを表す。また、E2は、図15のワードラインの最大電圧2×VDD-Vthnを表し、E3は、本実施形態におけるサブワードラインの最大電圧2×VDDを表す。即ち、ロジック電源電圧VDDが高いほど、本実施形態と比べて図15に示す構成の方が、ワードラインに供給される昇圧電圧が高くなり、昇圧効率がよいE2。一方、ロジック電源電圧VDDが低くなるほど、本実施形態では、より高い昇圧電圧をワードラインサブワードラインに供給することができ、昇圧効率がよくなるE1。従って、E1とE2とが交差するロジック電源電圧以下の極低電圧動作を行う場合には、本実施形態は、図15に示す構成と比較して、より大きな振幅の読み出し電流でデータを読み出すことができるようになる。以上説明したように、本実施形態によれば、ロジック電源電圧VDDが極低電圧でもワードラインを十分に昇圧することができ、十分な振幅の読み出し電流に基づいて読み出しデータを出力することができるようになる。本実施形態では、第1の駆動トランジスターTr10のゲート電圧は、ロジック電源電圧VDDと同電位である。そのため、非選択状態において、第1の駆動トランジスターTr10のソース電圧に対してゲート電圧が低くなり、オフしきれなくなって電源へ電荷が流出する。そこで、本実施形態の第1の変形例では、第1の駆動トランジスターのゲート電圧を昇圧電圧レベルに昇圧する。本実施形態の第1の変形例における不揮発性半導体記憶装置が本実施形態における不揮発性半導体記憶装置100と異なる点は、ワードライン昇圧回路及びワードライン駆動回路の構成である。以下では、第1の変形例におけるワードライン昇圧回路の構成について説明する。図8に、本実施形態の第1の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図を示す。図8において、図3と同様の部分には同一符号を付し、適宜説明を省略する。第1の変形例におけるワードライン駆動回路150aは、図3のワードライン駆動回路150の構成に対し、第2の駆動トランジスターTr12が追加されている。第2の駆動トランジスターTr12は、第1の駆動トランジスターTr10のゲートに高電位側電圧を供給するp型のトランジスターである。第1の変形例におけるワードライン昇圧回路140aは、図3のワードライン昇圧回路140の構成に対し、第2の電圧供給トランジスターTr13と第2の電源ラインSPL2とが追加されている。第2の電圧供給トランジスターTr13のソースには、第1の電源電圧VWLが供給される。第2の電圧供給トランジスターTr13のドレイン、第1の電圧供給トランジスターTr11のソース、及び第2の駆動トランジスターTr12のソースは、電気的に接続されている。第2の電圧供給トランジスターTr13は、p型のMOSトランジスターにより構成される。第2の電源ラインSPL2は、第1の電圧供給トランジスターTr11のソース、第2の電圧供給トランジスターTr13のドレイン、及び第2の駆動トランジスターTr12のソースを電気的に接続するラインである。第1の変形例によれば、読み出し動作時にブートパルスイネーブル信号BP_EがHレベルになると、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr13はオフになる。この時点で、第1の電源ラインSPL1及び第2の電源ラインSPL2には、第1の電源電圧VWLが供給されている。そして、ノードND1の電位が第1の電源電圧VWLと同電位になり、第1の昇圧キャパシターBC1により第1の電源ラインSPL1は2×VWLに上昇する。このとき、第1の電圧供給トランジスターTr11のゲート電圧は第1の電源電圧VWLであるため、第1の電圧供給トランジスターTr11はオフしきれずに、第1の電源ラインSPL1から第2の電源ラインSPL2に電荷流出する。即ち、第1の電源ラインSPL1の電圧上昇に追従して、第2の電源ラインSPL2の電圧が上昇する。第2の電源ラインSPL2の電圧は、第2の駆動トランジスターTr12を介して、非選択状態の第1の駆動トランジスターTr10のゲートに供給される。これにより、第1の電源ラインSPL1の負荷容量を増大させることなく、第1の駆動トランジスターTr10のゲート電圧を昇圧することができ、ワードライン駆動回路における電源への電荷流出を抑制できる。また、第2の電源ラインSPL2の電圧上昇は、第1の電圧供給トランジスターTr11のリークによるものであるため、第2の電圧供給トランジスターTr13を介して第1の電源電圧VWLへ電荷が流出するまでに時間を稼ぐことができる。≪第2の変形例≫本実施形態では、第1の電圧供給トランジスターTr11のゲート電圧及び第2の電圧供給トランジスターTr13のゲート電圧の各々は、第1の電源電圧VWLと同電位である。そのため、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr13の各々は、昇圧によってドレインの電圧がVWLVthp以上になるとソース側へ電荷の流出が生じる。そこで、本実施形態の第2の変形例では、第1の電圧供給トランジスターTr11のゲート電圧及び第2の電圧供給トランジスターTr13のゲート電圧の各々を、昇圧電圧レベルに昇圧する。本実施形態の第2の変形例における不揮発性半導体記憶装置が本実施形態における不揮発性半導体記憶装置100と異なる点は、ワードライン昇圧回路の構成である。以下では、第2の変形例におけるワードライン昇圧回路の構成について説明する。図9に、本実施形態の第2の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図を示す。図9において、図8と同様の部分には同一符号を付し、適宜説明を省略する。第2の変形例におけるワードライン昇圧回路140bは、図8のワードライン昇圧回路140aの構成に対し、第2の昇圧キャパシターBC2が追加されている。第2の昇圧キャパシターBC2は、ノードND1の電位である第1の基準電位と第2の電圧供給トランジスターTr13のゲートとの間に挿入される。第2の昇圧キャパシターBC2の一端は、第2の電圧供給トランジスターTr13のゲートに電気的に接続される。第2の昇圧キャパシターBC2の他端は、ノードND1の電位に設定される。このような第2の昇圧キャパシターBC2は、ソース及びドレインが接続されるp型のMOSトランジスターにより構成される。また、ワードライン昇圧回路140bは、第2の昇圧キャパシターBC2に加えて、図9に示すように第3の昇圧キャパシターBC3を備えていてもよい。第3の昇圧キャパシターBC3は、ノードND1の電位である第1の基準電位と第1の電圧供給トランジスターTr11のゲートとの間に挿入される。第3の昇圧キャパシターBC3の一端は、第1の電圧供給トランジスターTr11のゲートに電気的に接続される。第3の昇圧キャパシターBC3の他端は、ノードND1の電位に設定される。このような第3の昇圧キャパシターBC3は、ソース及びドレインが接続されるp型のMOSトランジスターにより構成される。第2の変形例によれば、ブートパルスイネーブル信号BP_EがHレベルになると、第1の電圧供給トランジスターTr11のゲート及び第2の電圧供給トランジスターTr13のゲートの各々を昇圧電圧レベルに昇圧することができる。これにより、本実施形態の効果に加えて、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr13のリークがなくなり、サブワードラインの電位の低下を防ぎ、昇圧効率をより一層向上させることができるようになる。≪第3の変形例≫第2の変形例では、第2の昇圧キャパシターBC2及び第3の昇圧キャパシターBC3により、第1の電圧供給トランジスターTr11のゲート及び第2の電圧供給トランジスターTr13のゲートを昇圧していたが、これに限定されるものではない。本実施形態の第3の変形例における不揮発性半導体記憶装置が本実施形態における不揮発性半導体記憶装置100と異なる点は、ワードライン昇圧回路の構成である。以下では、第3の変形例におけるワードライン昇圧回路の構成について説明する。図10に、本実施形態の第3の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図を示す。図10において、図8と同様の部分には同一符号を付し、適宜説明を省略する。第3の変形例におけるワードライン昇圧回路140cは、本実施形態におけるワードライン昇圧回路140及び第2の変形例におけるワードライン昇圧回路140bと同様に、第1のゲート信号生成回路及び第2のゲート信号生成回路図示せずを備えている。ここで、第1のゲート信号生成回路は、第2の電圧供給トランジスターTr13のゲート信号を生成し、図8及び図10ではインバーター回路により構成される。第2のゲート信号生成回路は、第1の電圧供給トランジスターTr11のゲート信号を生成し、図8及び図10では否定論理積回路により構成される。第1のゲート信号生成回路を構成するインバーター回路は、p型のMOSトランジスターにより構成される第1のゲート制御用トランジスター第3の駆動トランジスターTr14を備えている。第1のゲート制御用トランジスターTr14のドレインは、第2の電圧供給トランジスターTr13のゲートに電気的に接続される。第3の変形例では、第1のゲート制御用トランジスターTr14のソースに、第2の電源ラインSPL2の電圧を供給する。これにより、第2の電圧供給トランジスターTr13のゲート信号を昇圧することができる。このため、第2の変形例で採用した第2の昇圧キャパシターBC2が不要な構成を採用することができるようになる。第2のゲート信号生成回路を構成する否定論理積回路は、p型のMOSトランジスターにより構成される第2のゲート制御用トランジスター第4の駆動トランジスターTr15,Tr16を備えている。第2のゲート制御用トランジスターTr15,Tr16のドレインは、第1の電圧供給トランジスターTr11のゲートに電気的に接続される。第3の変形例では、第2のゲート制御用トランジスターTr15,Tr16のソースに、第2の電源ラインSPL2の電圧を高電位側電圧として供給する。これにより、第1の電圧供給トランジスターTr11のゲート信号を昇圧することができる。このため、第2の変形例で採用した第3の昇圧キャパシターBC3が不要な構成を採用することができるようになる。本実施形態の第1の変形例において、ワードライン昇圧回路及びワードライン駆動回路を構成するMOSトランジスターの基板電圧が必要な場合、第1の駆動トランジスターTr10の基板電圧を第1の電源ラインSPL1より供給すると、第1の電源ラインSPL1の負荷容量が増大する。そこで、本実施形態の第4の変形例では、第1の駆動トランジスターTr10の基板電圧を第2の電源ラインSPL2より供給する。本実施形態の第4の変形例における不揮発性半導体記憶装置が本実施形態における不揮発性半導体記憶装置100と異なる点は、ワードライン駆動回路の構成である。以下では、第4の変形例におけるワードライン駆動回路の構成について説明する。図11に、本実施形態の第4の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図を示す。図11において、図8と同様の部分には同一符号を付し、適宜説明を省略する。第4の変形例におけるワードライン駆動回路150dは、本実施形態の第1の変形例におけるワードライン駆動回路150aに対し、第1の駆動トランジスターTr10の基板電圧が第2の電源ラインSPL2を介して供給される。第4の変形例によれば、第1の電源ラインSPL1の負荷容量が増加しないため、第1の昇圧キャパシターBC1のサイズを抑制することができる。また、ワードラインが非選択状態のとき、第1の駆動トランジスターTr10のゲートと基板電圧が同電位となるため、リークを抑制することができる。≪集積回路装置への適用≫本実施形態又はその変形例における不揮発性半導体記憶装置は、極低電圧動作時でもワードラインを昇圧して十分な振幅の読み出し電流を得ることができるため、低消費電力化を図る集積回路装置への内蔵に好適である。以下では、本実施形態又はその変形例における不揮発性記憶装置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置は、マイクロコンピューターに限定されるものではない。図12に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。マイクロコンピューター400は、中央演算処理装置CentralProcessingUnit:CPU410と、読み出し専用メモリーReadOnlyMemory:ROM412と、ランダムアクセスメモリーRandomAccessMemory:RAM414とを備えている。更に、マイクロコンピューター400は、表示ドライバー416と、タイマー回路418と、I/O回路420と、電源回路422とを備えている。CPU410、ROM412、RAM414、表示ドライバー416、タイマー回路418、I/O回路420及び電源回路422は、バス424を介して接続される。CPU410は、バス424を介して、ROM412又はRAM414に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、CPU410は、表示ドライバー416、タイマー回路418、I/O回路420及び電源回路422を制御する。ROM412は、本実施形態又はその変形例における不揮発性半導体記憶装置が適用され、予めプログラムが記憶される。RAM414は、プログラムの記憶領域又は作業領域として用いられる。表示ドライバー416は、CPU410等によって生成されRAM414に格納される画像データに基づいて、マイクロコンピューター400の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路418は、時間を計時し、CPU410へのタイマー割り込み等を行う。I/O回路420は、マイクロコンピューター400の外部に接続される機器からのI/Oアクセスを実現する。電源回路422は、マイクロコンピューター400を構成する各部に供給する電源を生成する。本実施形態又はその変形例における不揮発性半導体記憶装置が適用されたマイクロコンピューター400では、極低電圧動作時でもワードラインを昇圧して十分な振幅の読み出し電流を得ることができるROM412が搭載される。そのため、極低電圧でも読み出し動作が可能なROM412を搭載し、極低電圧で動作可能なマイクロコンピューターを提供することができるようになる。≪電子機器≫本実施形態又はその変形例における不揮発性半導体記憶装置、又は図12のマイクロコンピューター400は、次のような電子機器に適用することができる。図13に、本発明に係る電子機器の構成例のブロック図を示す。電子機器500は、処理部510と、記憶部512と、操作部514と、表示部516とを含んで構成される。例えば、処理部510の機能は、公知のマイクロコンピューターにより実現され、記憶部512の機能は、ハードディスクドライブ装置や、本実施形態又はその変形例における不揮発性半導体記憶装置により実現される。或いは、例えば処理部510の機能は、図12のマイクロコンピューター400により実現され、記憶部512の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部514は、電子機器500を制御するための入力データを受け付ける。処理部510は、操作部514により受け付けられた入力データに応じて、処理を変更することができる。表示部516の機能は、液晶表示パネルや有機エレクトロルミネッセンスElectroLuminescence:ELディスプレイ装置等の公知の表示装置により実現される。このような表示部516は、処理部510によって生成された画像を表示する。図14A、図14Bに、図13の電子機器500の構成例の斜視図を示す。図14Aは、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図14Bは、携帯電話機の構成例の斜視図を表す。図13の電子機器500の構成例の1つである図14Aに示すパーソナルコンピューター800は、本体部810と、表示部820と、操作部830とを含む。本体部810は、図13の処理部510、記憶部512等を有する。表示部820は、図13の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部830は、図13の操作部514に対応し、キーボード等によりその機能が実現される。このような操作部830を介した操作情報が本体部810の処理部510によって解析され、その操作情報に応じて表示部820に画像が表示される。これにより、極低電圧でも読み出し動作が可能な不揮発性半導体記憶装置が適用され、低消費電力化を図るパーソナルコンピューター800を提供することができるようになる。図13の電子機器500の構成例の1つである図14Bに示す携帯電話機900は、本体部910と、表示部920と、操作部930とを含む。本体部910は、図13の処理部510、記憶部512等を有する。表示部920は、図13の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部930は、図13の操作部514に対応し、ボタン等によりその機能が実現される。このような操作部930を介した操作情報が本体部910の処理部510によって解析され、その操作情報に応じて表示部920に画像が表示される。これにより、極低電圧でも読み出し動作が可能な不揮発性半導体記憶装置が適用され、低消費電力化を図る携帯電話機900を提供することができるようになる。なお、図13の電子機器500として、図14A、図14Bに示すものに限定されるものではない。例えば、情報携帯端末PDA:PersonalDigitalAssistants、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POSPointofsalesystem端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。以上、本発明に係るワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。1上記の実施形態又はその変形例では、本発明に係る記憶装置として不揮発性半導体記憶装置を例に説明したが、本発明はこれに限定されるものではない。本発明は、読み出し動作時にワードラインを昇圧する記憶装置に適用することができる。2第3の変形例では、第1の制御用トランジスターが1つで構成される例を説明したが、本発明は、第1の制御用トランジスターの個数に限定されるものではない。また、第3の変形例では、第2の制御用トランジスターが2つで構成される例を説明したが、本発明は、第2の制御用トランジスターの個数に限定されるものではない。3上記の実施形態又はその変形例における不揮発性半導体記憶装置として、フローティングゲート型メモリーセルで構成されるものがある。また、上記の実施形態又はその変形例における不揮発性半導体記憶装置として、MONOSMetalOxideNitrideOxideSemiconductor型メモリーセル等の他の不揮発性メモリーセルで構成されるものであってもよい。4上記の実施形態又はその変形例では、昇圧回路の各々がp型のMOSトランジスターにより構成される例を説明したが、本発明はこれに限定されるものではない。5上記の実施形態又はその変形例において、ゲートという語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、ドレインという語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、ソースという語句は、ソース端子、ソース領域、又はソース電極を意味する。6上記の実施形態又はその変形例において、トランジスターとしてMOSトランジスターを例に説明したが、本発明はこれに限定されるものではない。7上記の実施形態又はその変形例において、本発明を、ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記の実施形態又はその変形例におけるワードラインの昇圧方法や記憶装置のデータの読み出し方法等であってもよい。"