プログラムアドレスに基づき、プログラムするメモリセル等の中で同一のビットラインに連結されるメモリセル等に相応するビットライン書込みセル等に対し、同時にプログラムを行うことができるよう同時書込み電流を生成する段階と、前記ビットライン書込みセル等を同時に活性化させ前記同時書込み電流を提供する段階とを含むことを特徴とする非揮発性メモリ装置のプログラム方法。前記同時書込み電流を生成する段階は、前記ビットライン書込みセル等の個数に基づき前記同時書込み電流を生成する段階を含むことを特徴とする請求項1に記載の非揮発性メモリ装置のプログラム方法。前記メモリセル等は、抵抗性メモリセル等を含むことを特徴とする請求項1に記載の非揮発性メモリ装置のプログラム方法。前記同時書込み電流を生成する段階は、前記ビットライン書込みセル等の抵抗値に基づき生成されることを特徴とする請求項3に記載の非揮発性メモリ装置のプログラム方法。前記同時書込み電流を生成する段階は、前記プログラムアドレスに基づき書込み電流制御信号を生成する段階と、前記書込み電流制御信号に基づき同時書込み電流を生成する段階とを含むことを特徴とする請求項1に記載の非揮発性メモリ装置のプログラム方法。前記書込み電流制御信号を生成する段階は、前記ビットライン書込みセル等の抵抗値を算出する段階を含むことを特徴とする請求項5に記載の非揮発性メモリ装置のプログラム方法。前記ビットライン書込みセルそれぞれに対し順次に検証動作を行う段階をさらに含むことを特徴とする請求項1に記載の非揮発性メモリ装置のプログラム方法。前記検証動作を行う段階は、前記ビットライン書込みセルが連結されたワードラインを活性化する段階と、前記ビットライン書込みセルに読出し電流を印加する段階と、前記読出し電流に基づき、前記ビットライン書込みセルに対しパス或いはフェイルの可否を判断して検証データを生成する段階とを含むことを特徴とする請求項7に記載の非揮発性メモリ装置のプログラム方法。前記検証データを格納する段階をさらに含むことを特徴とする請求項8に記載の非揮発性メモリ装置のプログラム方法。少なくとも1つ以上のビットライン書込みセルがフェイルされたものと判断された場合、前記フェイルされたビットライン書込みセルに対し同時にプログラムを行うことができるよう同時書込み電流を生成し、前記フェイルされたビットライン書込みセル等が含まれた書込みパーティション等を同時に活性化し、前記同時書込み電流を提供する段階をさらに含むことを特徴とする請求項7に記載の非揮発性メモリ装置のプログラム方法。プログラムアドレスに基づき、プログラムするメモリセル等の中で同一のグローバルビットラインに連結されるメモリセル等に相応するビットライン書込みセル等の抵抗値を算出する段階と、前記算出された抵抗値に基づき、前記ビットライン書込みセル等にプログラムを行うため提供される同時書込み電流を生成する段階と、前記ビットライン書込みセル等を同時に活性化させて前記同時書込み電流を提供する段階とを含むことを特徴とする非揮発性メモリ装置のプログラム方法。前記同時書込み電流を生成する段階は、前記算出された抵抗値、及び前記同一のグローバルビットラインに前記同時書込み電流を提供する駆動トランジスタの飽和電流条件に基づき前記同時書込み電流を生成する段階を含むことを特徴とする請求項11に記載の非揮発性メモリ装置のプログラム方法。前記同時書込み電流を生成する段階は、前記算出された抵抗値、及び飽和電流条件に基づき複数の定電流源が前記グローバルビットラインに連結されるようスイッチングする段階を含むことを特徴とする請求項12に記載の非揮発性メモリ装置のプログラム方法。前記ビットライン書込みセル等を順次に活性化させて検証動作を行う段階をさらに含むことを特徴とする請求項11に記載の非揮発性メモリ装置のプログラム方法。前記検証動作を行う段階は、前記ビットライン書込みセル等に対し順次に読出し電流を印加し、前記グローバルビットラインの電圧を感知する段階と、前記感知されたグローバルビットラインの電圧と基準電圧を比べて感知出力を生成する段階と、前記感知出力と前記ビットライン書込みセル等にプログラムされたデータを比べて検証データを生成する段階とを含むことを特徴とする請求項14に記載の非揮発性メモリ装置のプログラム方法。前記検証データを格納する段階をさらに含むことを特徴とする請求項15に記載の非揮発性メモリ装置のプログラム方法。前記検証データに基づき、前記ビットライン書込みセル等の中で少なくとも1つがフェイルされたメモリセルと判断された場合、前記フェイルされたビットライン書込みセルに対し同時書込み電流を生成してプログラムを行う段階をさらに含むことを特徴とする請求項15に記載の非揮発性メモリ装置のプログラム方法。前記メモリセルは、相変化メモリセル、磁気メモリセル及び抵抗メモリセルを含むことを特徴とする請求項11に記載の非揮発性メモリ装置のプログラム方法。前記ビットライン書込みセル等の抵抗値を算出する段階は、前記同時書込み電流を生成するための駆動電圧に基づき前記同時書込み電流の限界値を設定する段階を含むことを特徴とする請求項11に記載の非揮発性メモリ装置のプログラム方法。複数のビットライン、及び複数のワードラインを含む非揮発性メモリセルアレイを含む非揮発性メモリ装置において、前記複数のビットラインの中で、1つのビットラインに連結されたプログラムされるメモリセル等に相応するビットライン書込みセル等の抵抗値を算出する段階と、前記算出されたビットライン書込みセル等の抵抗値、及び駆動電圧に基づき同時書込み電流を生成する段階と、前記ビットライン書込みセル等に連結された複数のワードラインを活性化して前記同時書込み電流を印加する段階とを含むことを特徴とする非揮発性メモリ装置のプログラム方法。外部と通信しプログラムアドレス及び入/出力制御信号を生成する制御器と、複数のビットライン及び複数のワードラインにそれぞれ連結された複数のメモリセルを含み、前記複数のメモリセルは前記プログラムアドレスに基づき接近accessされるメモリセルアレイと、前記複数のビットラインの中で1つのビットラインに連結された複数のメモリセルに相応するビットラインセル等の中で、プログラムアドレスに基づき同時にプログラムを行うことができるようにする同時書込み電流を生成する入/出力回路等を含む入/出力ユニットと、前記メモリセルアレイの複数のワードラインにそれぞれ連結され、前記プログラムアドレスに基づき前記同時書込み電流が前記ビットラインセル等に同時に提供されるよう、前記ビットラインセル等が含まれた書込みパーティション等を活性化するローデコーダを含むことを特徴とする非揮発性メモリ装置。前記入/出力回路それぞれは、前記入/出力制御信号に基づき前記ビットライン書込みセル等を判別し電流制御信号を生成する書込み制御器と、前記電流制御信号に基づき前記ビットラインセル等に提供される前記同時書込み電流を生成する書込み電流生成器と、前記生成された同時書込み電流を前記ビットラインに対し提供する書込み電流提供器を含むことを特徴とする請求項21に記載の非揮発性メモリ装置。前記書込み電流生成器は、前記電流制御信号に応答して動作する複数の定電流源を含むことを特徴とする請求項22に記載の非揮発性メモリ装置。前記複数の定電流源は、実質的に等値を有する書込み電流等を生成するか、互いに冪数に該当する方式で大きくなる値を有する書込み電流等を生成することを特徴とする請求項23に記載の非揮発性メモリ装置。前記書込み電流提供器は、昇圧電圧と前記書込み電流生成器との間に連結された第1駆動トランジスタと、前記昇圧電圧と前記ビットラインとの間に連結され、前記第1駆動トランジスタと電流ミラーの形態で結合された第2駆動トランジスタを含むことを特徴とする請求項22に記載の非揮発性メモリ装置。前記書込み制御器は、前記入/出力制御信号、前記ビットライン書込みセル等の抵抗値、及び前記第2駆動トランジスタの飽和状態に基づき前記電流制御信号を生成することを特徴とする請求項25に記載の非揮発性メモリ装置。本発明が達成しようとする技術的課題は、1つの入/出力回路に連結された複数のメモリセルを同時にプログラムし、プログラム時間を最小化することのできる非揮発性メモリ装置のプログラム方法、及びこれを行う非揮発性メモリ装置を提供することである。さらに、本発明が達成しようとする技術的課題は、複数のメモリセルを同時にプログラムできる同時書込み電流を生成し、複数のメモリセルにデータを書き込む非揮発性メモリ装置のプログラム方法、及びこれを行う非揮発性メモリ装置を提供することである。本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、プログラムするメモリセル等の中で同一のビットラインに連結されるメモリセル等に相応するビットライン書込みセル等に対し、プログラムアドレスに基づき、同時にプログラムを行うことができるように同時書込み電流が生成される。前記ビットライン書込みセル等は同時に活性化され、前記同時書込み電流が提供される。本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、プログラムアドレスに基づき、プログラムするメモリセル等の中で同一のグローバルビットラインに連結されるメモリセル等に相応するビットライン書込みセル等の抵抗値が算出される。前記算出された抵抗値に基づき、前記ビットライン書込みセル等にプログラムを行うため提供される同時書込み電流が生成される。前記ビットライン書込みセル等を同時に活性化させ前記同時書込み電流が提供される。本発明の一実施形態に係る複数のビットライン、及び複数のワードラインを含む非揮発性メモリセルアレイを含む非揮発性メモリ装置のプログラム方法において、前記複数のビットラインのうち1つのビットラインに連結されたプログラムされるメモリセル等に相応するビットライン書込みセル等の抵抗値を算出し、前記算出されたビットライン書込みセル等の抵抗値、及び駆動電圧に基づいて同時書込み電流を生成する。前記ビットライン書込みセル等に連結された複数のワードラインを活性化して前記同時書込み電流を印加する。本発明の一実施形態に係る非揮発性メモリ装置は、制御器、メモリセルアレイ、入/出力ユニット及びローデコーダを含む。前記制御器は外部と通信してプログラムアドレス及び入/出力制御信号を生成し、前記メモリセルアレイは複数のビットライン及び複数のワードラインにそれぞれ連結された複数のメモリセルを含み、前記複数のメモリセルは前記プログラムアドレスに基づき接近accessされることを特徴とする。前記入/出力ユニットは、前記複数のビットラインの中で1つのビットラインに連結された複数のメモリセルに相応するビットラインセル等の中で、プログラムアドレスに基づき同時にプログラムを行うことができるようにする同時書込み電流を生成する入/出力回路等を含む。前記ローデコーダは、前記メモリセルアレイの複数のワードラインにそれぞれ連結され、前記プログラムアドレスに基づき前記同時書込み電流が前記ビットラインセル等に同時に提供されるよう、前記ビットラインセル等が含まれた書込みパーティション等を活性化する。本発明の実施形態等に係る非揮発性メモリ装置のプログラム方法は、同一のビットラインに連結された複数のメモリセルに対し同時にプログラムを行うことができるので、プログラムに要する時間を短縮することができる。さらに、本発明の実施形態等に係る非揮発性メモリ装置のプログラム方法は、同時に書き込まれるビットライン書込みセル等の抵抗値を算出し、同時書込み電流を生成して提供することにより、メモリセル等のプログラム正確性を向上させることができる。以下、図を参照しながら、本発明の好ましい実施形態を詳しく説明する。図上の同一の構成要素に対しては同一の参照符号を用い、同一の構成要素に対し重複した説明は省略する。本発明の実施形態等は、当該技術分野で通常の知識を有する者に本発明を一層完全に説明するため提供されるものであって、下記の実施形態等は幾多の他の形態に変形可能であり、本発明の範囲が下記の実施形態等に限定されるのではない。却って、これらの実施形態は、本開示をさらに充実かつ完全にし、当業者に本発明の思想を完全に伝えるため提供されるものである。図1は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を示すフローチャートである。図1に示す通り、非揮発性メモリ装置のプログラム方法において、プログラムアドレスに基づき、プログラムするメモリセル等の中で同一のビットラインに連結されるメモリセル等に相応するビットライン書込みセル等に対し同時にプログラムを行うことができるよう、同時書込み電流を生成することができるステップS100。プログラムアドレスは、プログラム動作を行うメモリセル等の住所に相応し、ローアドレス及びカラムアドレスを含むことができる。非揮発性メモリ装置のメモリセルアレイは複数のワードラインと複数のビットラインを含み、ビットラインとワードラインが交差する部分にメモリセル等がそれぞれ連結されるので、ローアドレス及びカラムアドレスに基づき特定のメモリセルが選択され得る。本発明の一実施形態において、メモリセルアレイにプログラムを行うための書込み駆動器及び感知増幅器Writedriverandsenseamplifierは、ビットライン又はグローバルビットラインに連結され得る。本明細書では書込み駆動器及び感知増幅器を入/出力回路で説明する。入/出力回路は、グローバルビットライン又はビットラインに連結され書込み電流を提供することができる。入/出力回路がビットラインに連結される場合、単一ビットラインに連結されたメモリセル等に対し書込み電流が提供され得る。逆に、入/出力回路がグローバルビットラインに連結される場合、グローバルビットラインを介し提供された書込み電流は、カラム選択スイッチを経て同一のローカルビットラインに提供され得る。したがって、グローバルビットラインに連結された入/出力回路は、複数のローカルビットラインに連結されたメモリセル等に対し書込み電流を提供することができる。本明細書においてビットライン書込みセル等は、1つの入/出力回路が連結され書込み電流を提供することのできるメモリセル等の中でプログラムが行われなければならないメモリセル等を表す。さらに、同時書込み電流は、複数のビットライン書込みセル等に対しプログラム動作を行うため同時に提供される書込み電流を表す。ビットライン書込みセル及び同時書込み電流に対しては、図3a及び図3bを参照しながら具体的に説明する。ビットライン書込みセル等を同時に活性化させて同時書込み電流を提供することができるステップS200。ビットライン書込みセル等を活性化させるためには、ビットライン書込みセル等に連結されたワードラインを論理状態ローに相応するなどに活性化させ、ビットラインを介して提供される同時書込み電流等を提供することができる。実施形態に従い、入/出力回路がグローバルビットラインに連結された場合、ワードラインを活性化すると共に、ローカルカラムデコーダを介し別にビットラインに通じる経路を確保して同時書込み電流を提供しなければならない。本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、同時書込み電流が提供されプログラム動作が行われたビットライン書込みセルそれぞれに対し順次に検証動作を行うことができるステップS300。前記のように、複数のビットライン書込みセル等に対し同時書込み電流が実質的に同一の時点に提供され、各メモリセルにデータを格納する過程は同時に行われ得る。但し、各ビットライン書込みセルに如何なるデータが書き込まれたのかに対する検証は、ビットライン書込みセル等それぞれに対し順次行われ得る。ビットライン書込みセル等それぞれに対し順次に検証動作が行われる過程は、ビットライン書込みセル等のうち1つのビットライン書込みセルに対し読出し電流を提供してビットラインの電圧を感知し、これに基づいて生成された感知出力信号を書き込もうとした書込みデータと比べる方式で行われ得る。感知出力信号が書込みデータと同じ場合、該当するビットライン書込みセルはパスPassされたメモリセルに判断され、感知出力信号と書込みデータが相違する場合、該当するビットライン書込みセルはフェイルFailされたメモリセルに判断され得る。フェイルされたメモリセル等に対しては別途のプログラム過程がさらに求められ得る。したがって、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法は、1つの入/出力回路を介しプログラム動作が行われなければならない複数のビットライン書込みセルに対し、検証動作を行った検証結果に相応する検証データを格納することができる。ビットライン書込みセル等の中で少なくとも1つのビットライン書込みセルがフェイルされたメモリセルに判断された場合、フェイルされたメモリセル等がビットライン書込みセル等に設定され、プログラム動作が繰り返して行われ得る。プログラム動作は、ビットライン書込みセル等が全てパスされるまで続いてもよい。図2は、本発明の一実施形態に係るプログラム方法を行う非揮発性メモリ装置の一実施形態を示すブロック図である。図2に示す通り、非揮発性メモリ装置10はメモリセルアレイ100、入/出力ユニットinputoutputunit200、ローデコーダ300、カラムデコーダ500及びローカルカラムデコーダ550を含むことができる。メモリセルアレイ100は複数のワードライン、複数のビットライン、及びワードライン及びビットラインにそれぞれ連結された複数のメモリセルを含むことができる。複数のメモリセルは、抵抗性resistiveメモリセル等を含むことができる。抵抗性メモリセル等は、書込み電流に基づいて相違する抵抗値を有する可変抵抗素子で動作することができる。複数のメモリセルは、カルコゲニド合金chalcogenidealloyのような相変化物質の状態変化PCRAM、可変抵抗体の抵抗変化RRAM、又は強磁性体の磁化状態に伴うMTJMagneticTunnelJunction薄膜の抵抗変化MRAMにより相違する抵抗値を有する可変抵抗素子で動作することができる。読出しread又は検証verify過程で、読出し電流を提供することになれば、抵抗性メモリセル等の有する抵抗値に従い抵抗性メモリセル等に連結されたビットラインに相違する電圧レベルが形成される。したがって、ビットラインの電圧レベルを検出し抵抗性メモリセル等に書き込まれたデータを感知することができる。例えば、メモリセルアレイ100が相変化メモリセル等を含む場合、書込み動作において、相変化メモリセル等を非晶質状態amorphousstateに制御して書き込まれる以前より大きい抵抗値を有するようにすることができる。メモリセルアレイ100は、ワードラインを共有する複数のパーティションpartitions120a、120b、...、120nを含むことができる。複数のパーティションpartitions120a、120b、...、120nは、ワードラインを共有する複数のメモリセルを含むことができる。メモリセルアレイ100は、ローデコーダ300からワードラインの数に相応するローイネーブル信号等rowenablesignals、REN0、REN1、...、RENn-1を受信してワードライン等WL0、WL1、...、WLn-1を活性化する。本明細書においてワードラインを活性化するとのことの意味は、ワードラインに対し書込み電圧、検証電圧又は読出し電圧を提供し、ワードラインに連結されたメモリセル等が動作を行うことができるようにすることである。したがって、ワードラインを活性化するためのローイネーブル信号等REN0、REN1、...、RENn-1の値は、メモリセルアレイの構成に従って相違する。実施形態に従い、書込み電圧は接地電圧に相応する電圧であり得る。メモリセルアレイ100は、カラムデコーダ500からグローバルカラムイネーブル信号等globalcolumnenablesignals、GCEN0、GCEN1、...、GCENq-1を受信し、ローカルカラムデコーダ550からローカルカラムイネーブル信号等localcolumnenablesignals、LCEN0、...、LCENm-1を受信してビットラインを活性化する。本明細書においてビットラインを活性化するとのことの意味は、ビットラインに連結されたスイッチ等を連結させてビットラインの経路を活性化することを意味する。ビットラインが活性化された場合、メモリセルアレイ100に含まれたビットラインの活性化された経路に該当するメモリセルに対しデータを書き込むか、メモリセルに対しデータを読み出すことができる。実施形態に従い、グローバルカラムイネーブル信号GCEN0、GCEN1、...、GCENq-1は、メモリセルアレイ100のグローバルビットラインGBL0、GBL1、...、GBLq-1に提供されグローバルビットラインを活性化する。グローバルビットラインGBL0、GBL1、...、GBLq-1にそれぞれ連結されたローカルビットライン図示省略は、グローバルカラムイネーブル信号GCEN及びローカルカラムイネーブル信号LCENに基づいて形成されたビットラインの電気的経路を介し特定のメモリセルにデータを書き込むか、特定のメモリセルからデータを読み出すことができる。入/出力ユニット200は、メモリセルアレイ100のグローバルビットラインGBL0、GBL1、...、GBLq-1に連結された複数の入/出力回路220a、220b、...、220qを含むことができる。プログラム動作の間に、複数の入/出力回路220a、220b、...、220qは入/出力制御信号IOCON及び書込みデータWDTを受信することができる。入/出力制御信号IOCONは、ホストのような外部装置から提供されるか、非揮発性メモリ装置10に含まれ得る制御器400から提供され得る。入/出力制御信号IOCONは、非揮発性メモリ装置10に対し書込み動作、検証動作、読出し動作及び消去動作のうち少なくとも1つの動作を行うようにする動作モード情報を含むことができる。したがって、プログラム動作の間に、入/出力制御信号IOCONは入/出力ユニット200に対しプログラム動作に含まれる書込み動作及び検証動作を行うようにすることができる。入/出力回路220は、書込み動作及び消去動作では書込み駆動器として機能し、検証及び読出し動作では感知増幅器として機能することができる。さらに、実施形態に従い、入/出力ユニット200はグローバルビットラインGBL又はビットラインBLに連結され得る。本明細書では、ビットラインBLとグローバルビットラインGBLは互いに混用される意味として用いられ得る。但し、グローバルビットラインGBLに連結されるビットラインBL等を区分して指示する場合は、ローカルビットラインの用語を用いるようにする。書込みデータWDTは、メモリセルアレイ100の各メモリセルに書き込まれなければならないデータを含むことができる。実施形態に従い、メモリセルアレイ100に含まれたメモリセルそれぞれに対し1ビットのデータが書き込まれる場合は、書込みデータWDTは同じビットを有するものと把握され提供されないこともある。例えば、プログラム状態では1のデータを有し、消去状態では0のデータを有する場合、プログラムを行うメモリセル等の住所であるプログラムアドレス以外に、書込みデータWDTが別に求められることはない。本発明の一実施形態に係る非揮発性メモリ装置10は、同一のビットラインBL、例えばグローバルビットラインGBLに連結されたメモリセル等の中で複数のメモリセルに対し同時にプログラムを行うことができるようにする。例えば、グローバルビットラインGBLに対し1つの入/出力回路220が連結されプログラム動作を行うので、同一の時点でグローバルビットラインGBLに連結された単一メモリセルに対しプログラム動作が行われ得る。しかし、単一メモリセルに対しプログラム動作が行われる場合、1つのメモリセルに対し順次にプログラムが行われるので、プログラム動作に要する時間が延び、結果的に非揮発性メモリ装置10の動作速度が緩やかになる。メモリセル等が抵抗性メモリセルの場合、書込み動作に要する時間が相対的に長いので、複数のメモリセルに対し同時に書込み動作を行ってプログラム動作に要する時間を短縮することができる。したがって、本発明の一実施形態に係る非揮発性メモリ装置10は、同一のビットラインに連結された複数のメモリセルの中でプログラムアドレスに基づき、プログラムを行わなければならないビットライン書込みセル等を活性化させ、同時にプログラム動作を行ってプログラム動作に要する時間を最小化することができる。前記のように、同一のビットラインに連結された複数のメモリセルはそれぞれ相違するパーティション等に含まれ得るので、メモリセルアレイ100に含まれた複数のパーティションが同時に活性化されプログラム動作が行われるものとみることができる。具体的には、複数のメモリセルに対し同時に書込み電流を提供して書込み動作を行った後、それぞれのメモリセル等に対し検証動作を行う。但し、検証動作を行うことにおいて、書込み動作が行われたそれぞれのメモリセルに対し相違する電流が感知され得るので、検証動作はそれぞれのメモリセルに対し順次行われ得る。カラムデコーダ500は、カラムアドレス信号CADDRを受信してグローバルカラムイネーブル信号GCEN0、GCEN1、...、GCENq-1を生成することができる。ローカルカラムデコーダ550は、カラムアドレス信号CADDRを受信しローカルカラムイネーブル信号LCEN0、...、LCENm-1を生成することができる。図1ではローカルカラムデコーダ550がカラムデコーダ500と別に具現されているものと示されているが、これに限定されず、ローカルカラムデコーダ550はカラムデコーダ500に含まれ得る。ローデコーダ300はローアドレス信号RADDRを受信し、ローイネーブル信号REN0、REN1、...、RENn-1を生成することができる。実施形態に従い、非揮発性メモリ装置10はローデコーダ300、カラムデコーダ500、及びローカルカラムデコーダ550に提供されるローアドレス信号RADDR、及びカラムアドレス信号CADDRを含むプログラムアドレスを生成する制御器400をさらに含むことができる。制御器400は、ホストのような外部装置と通信して非揮発性メモリ装置10の動作に必要な信号を受信し、非揮発性メモリ装置10に含まれた構成要素等に対し入/出力制御信号IOCON、カラムアドレス信号CADDR及びローアドレス信号RADDRを生成して提供することができる。したがって、制御器400は非揮発性メモリ装置10の動作を制御することができる。図3a及び図3bは、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を説明するための概路図である。図3a及び図3bにおいて、本明細書で用いられるビットライン書込みセル、同時書込み電流、及びパーティションの名称と関連した概念を、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法とともに説明する。図3aに示す通り、非揮発性メモリ装置は複数のビットラインBL0、BL1、BL2に連結された複数の入/出力回路220a、220b、220c、及び複数のビットラインBL0、BL1、BL2と交差する複数のワードラインWL0、WL1、WL2、...、WLn-1に連結された複数のメモリセルMC1、MC2、...、MC11、MC12を含むことができる。図3bでは、限定された数の入/出力回路等、ビットライン等、ワードライン等及びメモリセル等が示されているが、これは例示的な構成であってこれに限定されない。複数のメモリセルMC1、MC2、...、MC11、MC12は、ワードラインWL0、WL1、WL2、...、WLn-1を共有するメモリセル等がそれぞれパーティション120a、120b、120c、...、120nを構成する。例えば、第1パーティション120aは第1、第5及び第9メモリセルMC1、MC5、MC9を含むことができ、第3パーティション120cは第3、第7及び第11メモリセルMC3、MC7、MC11を含むことができる。各パーティション120a、120b、120c、...、120nに含まれた複数のメモリセルは、該当するワードラインWL0、WL1、WL2、...、WLn-1が活性化されるに伴い活性化され、ビットラインBL0、BL1、BL2から提供された電流を受信することができる。第1入/出力回路220aの動作を例示的に説明する。第1入/出力回路220aに連結された第1ビットラインBL0に連結された複数のメモリセルMC1、MC2、MC3、MC4の中で、プログラムアドレスによりプログラムが行われるメモリセルが選択される。本発明で、同一のビットラインに連結された複数のメモリセルの中で、プログラムが行われるメモリセル等をビットライン書込みセル等と指称する。例えば、第1、第2及び第4メモリセルMC1、MC2、MC4がビットライン書込みセル等の場合、入/出力回路220aでは第1ビットラインBL0を介し同時書込み電流を提供する。同時書込み電流は第1入/出力回路220aから提供され、実質的に同じ時点にビットライン書込みセル等に提供される書込み電流を表す。同時書込み電流IDTは、第1入/出力回路220a内で生成され第1ビットラインBL0に提供されることがあり、実施形態に従い、第1入/出力回路220aに提供される駆動電圧により同時書込み電流の大きさが制限されることもあり得る。即ち、駆動電圧に基づき最大に生成することのできる同時書込み電流IDTの大きさは限定され得る。本発明の一実施形態に係る非揮発性メモリ装置が複数の抵抗性メモリセルを含む場合、同時書込み電流はビットライン書込みセル等の抵抗値に基づき決定され得る。同時書込み電流の具体的な大きさ算出に対しては後述する。同時書込み電流IDTが第1ビットラインBL0を介し提供されるとしても、ワードラインが活性化されない場合、即ち、パーティションが活性化されない場合、メモリセル等に同時書込み電流が提供されない。前記のように、第1入/出力回路220aにより同時書込み電流が提供されなければならない第1、第2及び第4メモリセルMC1、MC2、MC4を活性化するため、第1ワードラインWL0が活性化されて第1パーティション120aが活性化され、第2ワードラインWL1が活性化されて第2パーティション120bが活性化され、第nワードラインWLn-1が活性化されて第nパーティション120nが活性化される。第3ワードラインWL2は非活性化されて第3パーティション120cが非活性化されるので、第1ビットラインBL0を介し同時書込み電流が提供されるとしても第3メモリセルMC3には同時書込み電流が提供されない。図3bは、複数の入/出力回路220d、220eが複数のグローバルビットラインGBL0、GBL1に連結された場合を示す図である。図3aと比べた場合、複数のグローバルビットラインGBL0、GBL1は複数のローカルビットラインLBL0、LBL1、...、LBL5と連結され得るので、図3aの入/出力回路等220a、220b、220cが1つのビットラインBLを介し各メモリセルと連結されているのとは異なり、図3bの入/出力回路等220d、220eはグローバルビットラインGBL0、GBL1を経て、ローカルビットライン等LBL0、LBL1、...、LBL5を介しメモリセルと連結される。例えば、第1入/出力回路220dを介し提供された同時書込み電流IDTは、第1グローバルビットラインGBL0及び第2ローカルビットラインLBL1を経て第5、第7及び第8メモリセルMC5、MC7、MC8に提供され得る。複数のグローバルビットラインGBL0、GBL1と複数のローカルビットラインLBL0、LBL1、...、LBL5は、複数のカラム選択スイッチを含むカラム選択部130a、130bにより電気的に連結され得る。カラム選択部130a、130bは、図2に示されたローカルカラムイネーブル信号LCENに応答し、複数のグローバルビットラインGBL0、GBL1と複数のローカルビットラインLBL0、LBL1、...、LBL5を電気的に連結することができる。図3bの入/出力回路等220d、220eは、複数のローカルビットラインLBL0、LBL1、...、LBL5と連結されたグローバルビットライン等GBL0、GBL1とそれぞれ連結されるので、各入/出力回路220d、220eがデータを書き込むため同時書込み電流を提供するメモリセルの数が、図3aの入/出力回路等220a、220b、220cより多いことがある。例えば、第1入/出力回路220dは第1~第12メモリセルMC1、MC2、...、MC11、MC12に対し同時書込み電流を提供することができ、第2入/出力回路220eは第13~第24メモリセルMC13、MC14、...、MC23、MC24に対し同時書込み電流を提供することができる。但し、この場合、1つのパーティション120a、120b、120c、120nに含まれたメモリセル等が同時に活性化され得ない。例えば、第2ワードラインWL1が活性化され、第2パーティション120bが活性化された場合、第2、第6、第10メモリセル等MC10の中で1つのメモリセルに対してのみ同時書込み電流が提供され得る。図4は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法に要する時間を示すための図である。図4を参照しながら、入/出力回路220が単一メモリセルに対しプログラム及び検証動作を行う第1プログラム方法PGM1と、複数のメモリセルに対しプログラム動作を行い、複数のメモリセルそれぞれに対し検証動作を行う第2プログラム方法PGM2のプログラム時間を比べる。図4では、3つのメモリセルに対しプログラム及び検証動作を行う方法を例示的に説明する。第1プログラム方法PGM1において、第1データ書込み時間td1の間に第1メモリセルに対し書込み電流を提供してメモリセルの抵抗を変化させる。以後、第1検証時間tv1の間第1メモリセルに書き込まれたデータを読み出して書き込もうとしていたデータが書き込まれたのか否かを判断する。説明の便宜上、第1メモリセルに対し書き込もうとしていたデータが書き込まれた場合で説明する。実施形態に従い、データを書き込む第1データ書込み時間td1は、第1検証時間tv1より長いことがある。これは、メモリセルに対し相違する抵抗値を有するようデータを書き込む場合、メモリセルの状態を変化させるなどで検証動作より多い時間を求めるためである。同様の方式で、第2メモリセルに対し書込み電流を提供し第2データ書込み時間td2の間に第2メモリセルの抵抗を変化させ、第2検証時間tv2の間に第2メモリセルの抵抗値を読み出してデータを検証する。第3メモリセルに対し書込み電流を提供し、第3データ書込み時間td3の間に第3メモリセルの抵抗を変化させ、第3検証時間tv3の間に第3メモリセルの抵抗値を読み出してデータを検証する。第2プログラム方法PGM2において、前記のように、1つの入/出力回路220にビットラインBL又はグローバルビットラインGBLを介し連結された複数のメモリセルの中で、プログラムアドレスに基づきプログラム動作が行われなければならない複数のビットライン書込みセルに対し同時に書込み電流が提供され、複数のビットライン書込みセルに対し同時にデータが書き込まれ得る。図4に示す通り、同時データ書込み時間tsの間に第1~第3メモリセルに対し同時書込み電流が提供され、第1~第3メモリセルの抵抗値が変化する。実施形態に従い、同時データ書込み時間tsは、第1プログラム方法PGM1において第1~第3データ書込み時間td1、td2、td3と実質的に同じ時間に相応することができる。第1~第3メモリセルに対し順次に検証動作が行われる。したがって、第1検証時間tv1の間に第1メモリセルのデータを検証し、第2検証時間tv2の間に第2メモリセルに対し、第3検証時間tv3の間に第3メモリセルに対しデータを検証する。第1~第3検証時間tv1、tv2、tv3は第1プログラム方法PGM1と実質的に同一であり得る。但し、第2プログラム方法PGM2において、検証動作より相対的に長い時間を有するデータ書込み動作を同時に行うことにより、tdfほどのプログラム時間を短縮することができる。図5は、本発明の一実施形態に係る入/出力回路を示すブロック図である。図5の入/出力回路220は、図2~図3a及び図3bの入/出力回路等220a、220b、220c、220d、220eを含むことができる。図5に示す通り、入/出力回路220は書込み電流提供器221、書込み電流生成器222、書込み制御器223、感知器224、検証器225及び検証格納器226を含むことができる。書込み電流提供器221は、ビットラインBLに対し同時書込み電流IDTを提供することができる。書込み電流提供器221は、非揮発性メモリ装置10の動作モードに従い活性化され得る。例えば、書込み電流提供器221はプログラム動作及び消去動作の間に活性化され、読出し動作の間に非活性化され得る。書込み電流生成器222は、電流制御信号ICONに基づき生成書込み電流Iwrを提供することができる。生成書込み電流Iwrは、同時書込み電流IDTと実質的に同一の電流であり得る。生成書込み電流Iwrは、ビットライン書込みセル等の数、各メモリセルの抵抗値、書込み電流提供器221の駆動トランジスタの飽和状態条件などに従い相違する値を有することができる。書込み制御器223は、図2の制御器400から入/出力制御信号IOCON及び書込みデータWDTを受信して電流制御信号ICONを生成することができる。入/出力制御信号ICONに含まれたプログラムアドレスに基づきビットライン書込みセル等を判別し、各ビットライン書込みセルに書き込まれるデータを認知し、書込み電流生成器222をして生成書込み電流Iwrを生成するようにする。さらに、書込み制御器223は、検証格納器226から検証結果に伴う検証フィードバック信号FDBを受信しプログラム動作を繰り返して行うことができる。検証フィードバック信号FDBは、直前ビットライン書込みセル等の中でフェイルされたメモリセル等に対する情報を含むことができる。書込み電流提供器221、書込み電流生成器222及び書込み制御器223は、書込み駆動器として動作することができる。感知器224は、データが書き込まれたビットライン書込みセル等に対し、順次に読出し電流Isenseを提供してビットラインBLの電圧を感知することができる。データが書き込まれたビットライン書込みセルそれぞれは相違する抵抗値を有することができるので、読出し電流Isenseに応じてビットラインBLは相違する電圧レベルを有することができる。ビットラインBLの電圧レベルは、既に設定された基準電圧と比較され感知出力信号SOUTとして提供され得る。非揮発性メモリ装置10が読出し動作を行う場合、感知出力信号SOUTは外部へ出力され得、非揮発性メモリ装置10がプログラム方法の中で検証動作を行う場合、感知出力信号SOUTは検証器225へ提供され得る。検証器225は、感知出力信号SOUTと書込みデータWDTを比べ、ビットライン書込みセルに書き込もうとしていたデータが書き込まれたのか否かを判断し検証結果データVRFを生成する。本発明の一実施形態に係る非揮発性メモリ装置10のプログラム方法において、検証動作はビットライン書込みセル等に対し順次行われるので、各メモリセルに対し検証結果データVRFが生成され得る。検証結果データVRFは、ビットライン書込みセル等のアドレス及びパス或いはフェイル可否に対する情報を含むことができる。検証格納器226は、検証結果データVRFを格納して検証フィードバック信号FDBを生成することができる。実施形態に従い、検証結果データVRFで少なくとも1つのビットライン書込みセルがフェイルされたメモリセルと判断された場合、プログラム動作が繰り返して行われ得る。データの書込み及び検証動作の繰返しに伴い、データが正確に書き込まれ得、読出しマージンReadmarginが確保され非揮発性メモリ装置10が信頼性を有しながら動作することができる。感知器224、検証器225及び検証格納器226は、感知増幅器として動作することができる。図6は、図5の書込み電流提供器221及び書込み電流生成器222の一実施形態を示す回路図である。図6に示す通り、書込み電流提供器221は第1及び第2駆動トランジスターTD1、TD2を含むことができ、書込み電流生成器222は複数の定電流源Icwc1、Icwc2、Icwc3、...、Icwcp、及びこれらと直列連結されたスイッチSW1、SW2、SW3、...、SWpを含むことができる。第1駆動トランジスタTD1は昇圧電圧VPPと書込み電流生成器222の一端子との間に結合可能であり、第2駆動トランジスタTD2は昇圧電圧VPPとビットラインBLとの間に連結されている。第1駆動トランジスタTD1と第2駆動トランジスタTD2は、ゲート端子が互いに連結され電流ミラーcurrentmirror形態で結合され得る。複数の定電流源Icwc1、Icwc2、Icwc3、...、Icwcpは、実質的に等値を有する書込み電流等を生成することができる。各定電流源Icwc1、Icwc2、Icwc3、...、Icwcpが実質的に等値を有する書込み電流等を生成する場合、ビットライン書込みセル等の個数に線形的に比例する数の定電流源Icwc1、Icwc2、Icwc3、...、IcwcpがスイッチSW1、SW2、SW3、...、SWpにより電気的経路が形成され生成書込み電流Iwrに提供され得る。他の実施形態において、複数の定電流源Icwc1、Icwc2、Icwc3、...、Icwcpは冪数exponentに該当する方式で大きくなる値を有する書込み電流等を生成することができる。例えば、第2定電流源Icwc2は第1定電流源Icwc1の2倍に相応する電流値を有し、第3定電流源Icwc3は第2定電流源Icwc2の2倍に相応し、第1定電流源Icwc1の4倍に相応する電流値を有することができる。電流制御信号ICONは、複数のスイッチSW1、SW2、SW3、...、SWpの中でビットライン書込みセル等の抵抗値に従い相違するスイッチSW1、SW2、SW3、...、SWpを選択的に選択し、活性化させて生成書込み電流Iwrを提供することができる。例えば、電流制御信号ICONはデジタル信号であり得、電流制御信号ICON[0]、ICON[1]、ICON[2]、...、ICON[p-1]の相応するビットに応じて複数のスイッチSW1、SW2、SW3、...、SWpの動作を制御することができる。電流制御信号ICONに基づき生成書込み電流Iwrが書込み電流提供器221へ提供される。具体的に、生成書込み電流Iwrは第1駆動トランジスタTD1の第1端子に提供され得る。第1駆動トランジスタTD1の第2端子は、昇圧電圧VPPを受信して駆動され得る。第2駆動トランジスタTD2は、第1駆動トランジスタTD1と電流ミラーcurrentmirror形態で結合され、第1端子を介し生成書込み電流Iwrと実質的に同一の同時書込み電流IDTを提供することができる。同時書込み電流IDTは、ビットラインBLへ提供され複数のビットライン書込みセルへ提供され得る。図7は、図1の非揮発性メモリ装置のプログラム方法において、ビットライン書込みセル等に対し同時書込み電流を生成する段階の一実施形態を示すフローチャートである。図7に示す通り、図5に示した書込み制御器223は、入/出力制御信号IOCONに含まれたプログラムアドレスに基づいてビットライン書込みセル等の抵抗値を算出することができるステップS111。ビットライン書込みセル等の抵抗値はプログラムされるデータに従い相違する値を有することができ、例えば、ビットライン書込みセル等に対し特定のデータが書き込まれる場合、それぞれの抵抗値を決めることができる。実施形態に従い、各ビットライン書込みセルの抵抗値等は実質的に等値を有することができ、ビットラインに連結された複数のビットライン書込みセルの全体抵抗値は、各ビットライン書込みセルの抵抗値の並列合算で算出することができる。算出された抵抗値に基づき同時書込み電流が生成され得るステップS121。例えば、書込み電流生成器222に含まれた複数の定電流源が実質的に同じ電流値を有する書込み電流を生成する場合、ビットライン書込みセル等の抵抗値と比例するほどの定電流源を活性化し同時書込み電流IDTを生成することができる。ビットライン書込みセル等の抵抗値と同時書込み電流IDTの関係は、図10を参照しながら後述する。他の実施形態において、書込み電流生成器222に含まれた複数の定電流源が相違する電流値を有する書込み電流を生成する場合は、相違する電流制御信号ICONを生成し同時書込み電流IDTを生成することができる。図8は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、複数のビットライン書込みセルに対し同時書込み電流を提供する段階の一実施形態を示すフローチャートである。図8に示す通り、プログラムアドレスに基づきワードラインを共有する複数のメモリセルを含む複数のパーティションの中で、ビットライン書込みセル等が含まれた書込みパーティション等を活性化することができるステップS210。図3a及び3bを参照しながら説明したところのように、パーティションはワードラインを共有する複数のメモリセルを含むことができる。さらに、説明の便宜のため、ビットライン書込みセル等が含まれたパーティション等を書込みパーティションと指称する。ビットライン書込みセル等に対し同時書込み電流IDTを提供するため、書込みパーティション等が同時に活性化され同時書込み電流IDTが提供される電流経路を形成しなければならない。したがって、ビットライン書込みセル等が連結されたワードライン等が活性化され得る。活性化された複数の書込みパーティションに対し同時書込み電流IDTが提供され得るステップS220。同時書込み電流IDTの提供に伴い、ビットライン書込みセル等に対し同時書込み電流IDTの一部が提供されデータが書き込まれ得る。図9は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、複数のビットライン書込みセルに対し同時書込み電流を提供する段階の他の実施形態を示すフローチャートである。図9のプログラム方法は、図3bを参照しながら説明したところのように、複数の入/出力回路220d、220eがグローバルビットラインGBL及びローカルビットラインLBLを介しメモリセル等と連結される非揮発性メモリ装置に適用され得る。図9に示す通り、プログラムアドレスに含まれるローアドレスに基づき、ビットライン書込みセル等に該当するワードラインを活性化することができるステップS211。例えば、ワードラインは論理状態ローに相応するローイネーブル信号RENを受信して活性化され得る。プログラムアドレスに含まれるカラムアドレスに基づき、グローバルビットラインGBLと連結されたローカルビットラインLBLを活性化することができるステップS221。実施形態に従い、グローバルビットラインGBLと連結された複数のローカルビットラインLBLの中で1つのローカルビットラインLBLだけが活性化され得る。活性化されたビットライン書込みセル等に対し同時書込み電流IDTが提供され得るステップS223。図10は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法において、ビットライン書込みセル等の抵抗値と同時書込み電流IDTの大きさの関係を示すグラフである。図10は、一般的なトランジスタの特性グラフと実質的に同一であり得る。図10において、X軸は図5の書込み電流生成器222に含まれた第2駆動トランジスタTD2のドレイン/ソース電圧Vds、即ち、第1端子と第2端子との間の電圧を表し、Y軸はビットラインBLに提供される同時書込み電流IDTを表す。第2駆動トランジスタTD2が飽和領域Saturationregionで動作してからこそ生成書込み電流Iwrと実質的に同一の同時書込み電流IDTが提供されるので、TD2は図10において飽和領域に表された部分で動作しなければならない。負荷線Loadlineの傾斜度は、ビットライン書込みセル等の抵抗の逆数値であり得る。したがって、図10に示されている負荷線は例示的なものである。第2駆動トランジスタTD2の複数のゲート/ソース電圧Vgs1、Vgs2、Vgs3、Vgs4、Vgs5、Vgs6と負荷線の関係に応じて同時書込み電流IDTが決定され得る。例えば、ドレイン/ソース電圧VdsがVQの場合、同時書込み電流IDTはIDQに決定され得る。図11は、ビットライン書込みセルそれぞれに対し順次に検証動作を行う段階の一実施形態を示すフローチャートである。図11に示す通り、ビットライン書込みセルが連結されたワードラインを活性化することができるステップS310。ビットライン書込みセルが連結されたワードラインを活性化することは、前記書込みパーティションを活性化する方法と実質的に同一であり得る。但し、検証動作において、同時に複数の書込みパーティションを活性化せず、1つの書込みパーティションを活性化してそれぞれのビットラインセルを順次に活性化する。実施形態に従い、ビットライン書込みセル等を活性化する以前にビットラインを同一の電圧でプリチャージングPrechargingすることができる。図5に示した感知器224は、ビットライン書込みセルに読出し電流Isenseを提供するステップS320。ビットライン書込みセルに読出し電流Isenseを印加する以前にビットラインが一定の値を有する電圧にプリチャージングされた場合、読出し電流Isenseがビットライン書込みセルへ流れるに伴い、ビットライン書込みセルの抵抗値に従いビットラインの電圧が相違するように変化し得る。検証器225は、読出し電流Isenseに基づいて相違するように変化したビットラインの電圧に基づき、ビットライン書込みセルのパス或いはフェイルの可否を判断することができるステップS330。例えば、ビットラインの電圧を感知して既に設定された基準電圧と比べ、感知出力電圧SOUTを書込みデータWDTと比べて同一の可否を判断する。検証動作は、ビットライン書込みセルそれぞれに対し順次行われ得、各ビットライン書込みセルのパス或いはフェイルの可否は、検証結果データVRFで生成され検証格納器226に格納され得るステップS340。図12は、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法を示すフローチャートである。図12に示す通り、プログラムアドレスに基づいてビットライン書込みセル等に対し同時書込み電流を生成するステップS101。ビットライン書込みセル等は、同一のビットラインBL又はローカルビットラインLBLに連結されたメモリセル等であり得る。ビットライン書込みセル等を同時に活性化させて同時書込み電流を提供するステップS201。ビットライン書込みセル等はワードラインWLを活性化させ、実施形態に従い、カラム選択部130a、130bを活性化させて同時書込み電流を提供することができる。データが書き込まれたビットライン書込みセル等に対し読出し電流を印加するなど、順次に検証動作を行うステップS301。検証動作を行った結果、ビットライン書込みセル等の中で少なくとも1つがフェイルされたものと判断された場合ステップS401、YES、フェイルされたメモリセル等に対しデータ書込みを再度行う。図5に示した検証器225は、ビットラインメモリセル等のパス或いはフェイルの可否を判断し、検証結果データVRFを検証格納器226に格納する。検証結果データVRFで少なくとも1つのビットライン書込みセルがフェイルされたものと判断された場合、フェイルされたメモリセル等に対しデータ書込みが繰り返され得る。繰返しデータを書き込んで全てのビットライン書込みセルがパスされた場合ステップS401、NO、プログラム動作が完了する。本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法は、書き込まれたデータに従い相違する電流を流させる抵抗性メモリセル等を含み、同一のビットラインに連結されたビットライン書込みセル等に対し同時にデータを書き込むことができるよう同時書込み電流を生成して提供することにより、プログラム書込みに要する時間を最少化することができる。さらに、本発明の一実施形態に係る非揮発性メモリ装置のプログラム方法は、データが書き込まれる複数のビットライン書込みセルの抵抗値と、駆動トランジスタの飽和状態条件に基づき同時書込み電流を生成することができるので、データ書込みの正確性を向上させることができる。以上、本発明に関する好ましい実施形態を説明したが、当該技術分野の熟練した当業者であれば、特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲での全ての変更が含まれる。