"半導体基板の第1の領域に、第1のゲート絶縁膜を形成する工程と、前記半導体基板の第2の領域及び第3の領域に、前記第1のゲート絶縁膜よりも薄い第2のゲート絶縁膜を形成する工程と、前記第1の領域、前記第2の領域及び第3の領域の前記ゲート絶縁膜の上にそれぞれ第1のゲート電極及び第2のゲート電極及び第3のゲート電極を形成する工程と、前記第1の領域を覆い、且つ前記第2の領域及び前記第3の領域に開口部を有する第1のレジスト膜を形成する工程と、前記第1のレジスト膜、前記第2のゲート電極及び前記第3のゲート電極をマスクとし、前記半導体基板に第1導電型の第1の不純物をイオン注入して、前記第2のゲート電極及び前記第3のゲート電極の両側にそれぞれポケット領域を形成する工程と、前記第1のレジスト膜をマスクとし、前記半導体基板に第2導電型の第2の不純物を前記第1の不純物よりも浅くイオン注入して、前記第2のゲート電極及び前記第3のゲート電極の両側にそれぞれ第1のエクステンション領域及び第1の不純物領域を形成する工程と、前記第1のレジスト膜を除去した後、前記第2の領域を覆い、且つ前記第1の領域及び前記第3の領域に開口部を有する第2のレジスト膜を形成する工程と、前記第2のレジスト膜、前記第1のゲート電極及び前記第3のゲート電極をマスクとし、前記半導体基板に第2導電型の第3の不純物を前記第1の不純物よりも浅く且つ前記第2の不純物よりも深くイオン注入して、前記第1のゲート電極及び前記第3のゲート電極の両側にそれぞれ第3のエクステンション領域及び第2の不純物領域を形成する工程と、前記第2のレジスト膜を除去した後、前記半導体基板に第2導電型の第4の不純物を前記第1の不純物よりも深くイオン注入して、前記第1のゲート電極、第2のゲート電極及び第3のゲート電極の両側にそれぞれソース/ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。前記第2の不純物の拡散係数は、前記第3の不純物の拡散係数よりも小さいことを特徴とする請求項1に記載の半導体装置の製造方法。前記第1の不純物はホウ素であることを特徴とする請求項1に記載の半導体装置の製造方法。前記第2の不純物はヒ素であり、前記第3の不純物はリンであることを特徴とする請求項3に記載の半導体装置の製造方法。前記第1の不純物はヒ素であることを特徴とする請求項1に記載の半導体装置の製造方法。前記第2の不純物及び前記第3の不純物はいずれもホウ素であることを特徴とする請求項5に記載の半導体装置の製造方法。前記第ポケット領域を形成する工程では、前記半導体基板の法線方向に対して斜め方向から前記半導体基板に前記第1の不純物をイオン注入することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。前記第2の不純物領域及び前記第3のエクステンション領域を形成する工程では、前記半導体基板の法線方向に対して斜め方向から前記半導体基板に前記第3の不純物をイオン注入することを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。相互に特性が異なる複数種類のMOSトランジスタを有する半導体装置の製造方法において、工程数を削減でき、製品コストの増加を抑制することを目的とする。一観点によれば、半導体基板の第1の領域に、第1のゲート絶縁膜を形成する工程と、前記半導体基板の第2の領域及び第3の領域に、前記第1のゲート絶縁膜よりも薄い第2のゲート絶縁膜を形成する工程と、前記第1の領域、前記第2の領域及び第3の領域の前記ゲート絶縁膜の上にそれぞれ第1のゲート電極及び第2のゲート電極及び第3のゲート電極を形成する工程と、前記第1の領域を覆い、且つ前記第2の領域及び前記第3の領域に開口部を有する第1のレジスト膜を形成する工程と、前記第1のレジスト膜、前記第2のゲート電極及び前記第3のゲート電極をマスクとし、前記半導体基板に第1導電型の第1の不純物をイオン注入して、前記第2のゲート電極及び前記第3のゲート電極の両側にそれぞれポケット領域を形成する工程と、前記第1のレジスト膜、前記第2のゲート電極及び前記第3のゲート電極をマスクとし、前記半導体基板に第2導電型の第2の不純物を前記第1の不純物よりも浅くイオン注入して、前記第2のゲート電極及び前記第3のゲート電極の両側にそれぞれ第1のエクステンション領域及び第1の不純物領域を形成する工程と、前記第1のレジスト膜を除去した後、前記第2の領域を覆い、且つ前記第1の領域及び前記第3の領域に開口部を有する第2のレジスト膜を形成する工程と、前記第2のレジスト膜、前記第1のゲート電極及び前記第3のゲート電極をマスクとし、前記半導体基板に第2導電型の第3の不純物を前記第1の不純物よりも浅く且つ前記第2の不純物よりも深くイオン注入して、前記第1のゲート電極及び前記第3のゲート電極の両側にそれぞれ第3のエクステンション領域及び第2の不純物領域を形成する工程と、前記第2のレジスト膜を除去した後、前記半導体基板に第2導電型の第4の不純物を前記第1の不純物よりも深くイオン注入して、前記第1のゲート電極、第2のゲート電極及び第3のゲート電極の両側にそれぞれソース/ドレイン領域を形成する工程とを有する半導体装置の製造方法が提供される。上記一観点によれば、第3の領域のポケット領域と、第2の領域のポケット領域とを同一のイオン注入工程で形成する。また、第3の領域のエクステンション領域の一部である第1の不純物領域と、第2の領域のエクステンション領域とを同一のイオン注入工程で形成する。更に、第3の領域のエクステンション領域の一部である第2の不純物領域と、第1の領域のエクステンション領域とを同一のイオン注入工程で形成する。これにより、半導体装置の製造工程数を削減できる。以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。近年の電子機器の高性能化及び低消費電力化に伴い、半導体装置半導体チップに動作速度が速いトランジスタ以下、高速トランジスタというと、リーク電流が少ないトランジスタ以下、低リークトランジスタというとが搭載されることが多い。高速トランジスタは、消費電力が比較的大きいものの、動作速度が速いという利点がある。また、低リークトランジスタは、消費電力が極めて少なく、例えば半導体装置の待機状態時に動作する回路例えば時計用回路等に用いられる。これらの高速トランジスタ及び低リークトランジスタは、一般的に1.2V程度の低い電圧で動作するのに対し、半導体装置に供給される電源電圧は例えば3.3V又は5V程度以下、中電圧というであることが多い。そのため、半導体装置内の電源回路やインターフェース回路には、中電圧で動作するトランジスタ以下、中電圧トランジスタが搭載される。上述の高速トランジスタ、低リークトランジスタ及び中電圧トランジスタを半導体装置に混載する場合、それぞれ異なる不純物濃度及び不純物濃度分布を有する不純物領域を形成することが求められる。例えば、高速トランジスタでは、短チャネル効果を抑制するために、ポケット領域及びエクステンション領域の不純物プロファイルを急峻にすることが好ましい。また、低リークトランジスタでは、エクステンション領域とウェルとの間のpn接合からのリーク電流を抑制するために、ポケット領域及びエクステンション領域の不純物プロファイルを比較的緩やかにすることが好ましい。更に、中電圧トランジスタでは、チャネル領域及びエクステンション領域の不純物濃度を、高速トランジスタや低リークトランジスタ等と異なる値とすることが求められる。なお、中電圧トランジスタでは、ゲート長が比較的大きいため、通常ポケット領域を設けていない。上述の高速トランジスタ、低リークトランジスタ及び中電圧トランジスタの各不純物領域をそれぞれ個別のイオン注入工程で形成すると、工程数が増大し、その結果製造コストが増加してしまう。以下、実施形態について、添付の図面を参照して説明する。図1~図13は、実施形態に係る半導体装置の製造方法を工程順に例示する断面図である。まず、図1aのように、半導体基板1としてシリコン基板を用意する。そして、例えば、STIShallowTrenchIsolation法により、素子領域を分離する素子分離絶縁膜2を形成する。素子分離絶縁膜2は、LOCOSLocalOxidationofSilicon法により形成してもよい。図1aにおいて、HSnはn型高速トランジスタを形成するトランジスタ形成領域、LLnはn型低リークトランジスタを形成するトランジスタ形成領域、MVnはn型中電圧トランジスタを形成するトランジスタ形成領域である。また、HSpはp型高速トランジスタを形成するトランジスタ形成領域、LLpはp型低リークトランジスタを形成するトランジスタ形成領域、MVpはp型中電圧トランジスタを形成するトランジスタ形成領域である。このように、素子分離絶縁膜2により各トランジスタ形成領域HSn,LLn,MVn,HSp,LLp,MVpを分離した後に、半導体基板1の表面を熱酸化して、犠牲絶縁膜3を形成する。犠牲絶縁膜3の厚さは、例えば10nmとする。次に、図1bのように、犠牲絶縁膜3の上にフォトレジスト膜21を形成し、このフォトレジスト膜21を露光及び現像処理して、n型トランジスタ形成領域HSn,LLn,MVnに対応する部分に犠牲絶縁膜3が露出する開口部を設ける。そして、フォトレジスト膜21をマスクとして半導体基板1にp型不純物をイオン注入し、n型トランジスタ形成領域HSn,LLn,MVnにそれぞれpウェル5を形成する。ここでは、p型不純物としてBホウ素を使用し、加速電圧が150keV、ドーズ量が3×1013cm2の条件でイオン注入を行うものとする。その後、フォトレジスト膜21を除去する。次に、図2aのように、犠牲絶縁膜3の上にフォトレジスト膜22を形成し、このフォトレジスト膜22を露光及び現像処理して、p型トランジスタ形成領域HSp,LLp,MVpに対応する部分に犠牲絶縁膜3が露出する開口部を設ける。そして、フォトレジスト膜22をマスクとして半導体基板1にn型不純物をイオン注入し、p型トランジスタ形成領域HSp,LLp,MVpにそれぞれnウェル6を形成する。ここでは、n型不純物としてPリンを使用し、加速電圧が360keV、ドーズ量が3×1013cm2の条件でイオン注入を行うものとする。その後、フォトレジスト膜22を除去する。次に、図2bのように、犠牲絶縁膜3の上にフォトレジスト膜23を形成し、このフォトレジスト膜23を露光及び現像処理して、n型高速トランジスタ形成領域HSnに対応する部分に犠牲絶縁膜3が露出する開口部を設ける。そして、フォトレジスト膜23をマスクとしてn型高速トランジスタ形成領域HSnのpウェル5の上部にp型不純物をイオン注入し、チャネル領域41を形成する。ここでは、p型不純物としてBホウ素を使用し、加速電圧が15keV、ドーズ量が7.2×1012cm2の条件でイオン注入を行うものとする。その後、フォトレジスト膜23を除去する。次に、図3aのように、犠牲絶縁膜3の上にフォトレジスト膜24を形成し、このフォトレジスト膜24を露光及び現像処理して、n型低リークトランジスタ形成領域LLnに対応する部分に犠牲絶縁膜3が露出する開口部を設ける。そして、フォトレジスト膜24をマスクとしてn型低リークトランジスタ形成領域LLnのpウェル5の上部にp型不純物をイオン注入し、チャネル領域51を形成する。ここでは、p型不純物としてBホウ素を使用し、加速電圧が15keV、ドーズ量が1.4×1013cm2の条件でイオン注入を行うものとする。その後、フォトレジスト膜24を除去する。次に、図3bのように、犠牲絶縁膜3の上にフォトレジスト膜25を形成し、このフォトレジスト膜25を露光及び現像処理して、n型中電圧トランジスタ形成領域MVnに対応する部分に犠牲絶縁膜3が露出する開口部を形成する。そして、フォトレジスト膜25をマスクとしてn型中電圧トランジスタ形成領域MVnのpウェル5の上部にp型不純物をイオン注入し、チャネル領域61を形成する。ここでは、p型不純物としてBホウ素を使用し、加速電圧が15keV、ドーズ量が2.3×1012cm2の条件でイオン注入を行うものとする。その後、フォトレジスト膜25を除去する。次に、図4aのように、犠牲絶縁膜3の上にフォトレジスト膜26を形成し、このフォトレジスト膜26を露光及び現像処理して、p型高速トランジスタ形成領域HSpに対応する部分に犠牲絶縁膜3が露出する開口部を設ける。そして、フォトレジスト膜26をマスクとしてp型高速トランジスタ形成領域HSpのnウェル6の上部にn型不純物をイオン注入し、チャネル領域71を形成する。ここでは、n型不純物としてPリンを使用し、加速電圧が65keV、ドーズ量が2.9×1012cm2の条件でイオン注入を行うものとする。その後、フォトレジスト膜26を除去する。次に、図4bのように、犠牲絶縁膜3の上にフォトレジスト膜27を形成し、このフォトレジスト膜27を露光及び現像処理して、p型低リークトランジスタ形成領域LLpに対応する部分に犠牲絶縁膜3が露出する開口部を設ける。そして、フォトレジスト膜27をマスクとしてp型低リークトランジスタ形成領域LLpのnウェル6の上部にn型不純物をイオン注入し、チャネル領域81を形成する。ここでは、n型不純物としてPリンを使用し、加速電圧が65keV、ドーズ量が7.3×1012cm2の条件でイオン注入を行うものとする。その後、フォトレジスト膜27を除去する。次に、図5aのように、犠牲絶縁膜3の上にフォトレジスト膜28を形成し、このフォトレジスト膜28を露光及び現像処理して、p型中電圧トランジスタ形成領域MVpに対応する部分に犠牲絶縁膜3が露出する開口部を設ける。そして、フォトレジスト膜28をマスクとしてp型中電圧トランジスタ形成領域MVpのnウェル6の上部にp型不純物をイオン注入し、チャネル領域91を形成する。ここでは、n型不純物としてPリンを使用し、加速電圧が125keV、ドーズ量が3.2×1012cm2の条件でイオン注入を行うものとする。その後、フォトレジスト膜28を除去する。チャネル領域41,51,61,71,81,91の不純物濃度は、トランジスタ形成領域HSn,LLn,MVn,HSp,LLp,MVpに形成されるトランジスタのしきい値電圧に関係する。チャネル領域41,51,61,71,81,91を形成する工程の順番は上述の説明の順番に限定されるものではなく、任意の順番で行うことができる。次に、図5bのように、犠牲絶縁膜3を除去して、半導体基板1の清浄面を露出させる。犠牲絶縁膜3の除去は、例えばフッ酸溶液を用いたウエットエッチングにより行う。次に、図6aのように、半導体基板1の表面を熱酸化して、トランジスタ形成領域HSn,LLn,MVn,HSp,LLp,MVpにそれぞれゲート絶縁膜7を形成する。この熱酸化は、例えば酸素雰囲気中で基板温度が約800°Cの条件で行う。ゲート絶縁膜7の厚さは、例えば6nmとする。次に、図6bのように、半導体基板1の上側全面にフォトレジスト膜29を形成する。その後、このフォトレジスト膜29を露光及び現像処理して、高速トランジスタ形成領域HSn,HSp及び低リークトランジスタ形成領域LLn,LLpに対応する部分に、ゲート絶縁膜7が露出する開口部を設ける。次に、フォトレジスト膜29をマスクにしてウエットエッチングを実施し、高速トランジスタ形成領域HSn,HSp及び低リークトランジスタ形成領域LLn,LLpのゲート絶縁膜7を除去する。ゲート絶縁膜7の除去は、例えばフッ酸溶液をエッチング液とするウエットエッチングにより行なう。その後、フォトレジスト膜29を除去する。次に、図7aのように、半導体基板1の表面を熱酸化することにより、高速トランジスタ形成領域HSn,HSp及び低リークトランジスタ形成領域LLn,LLpにゲート絶縁膜8を形成する。トランジスタ形成領域HSn,HSp及びトランジスタ形成領域LLn,LLpに形成される高速トランジスタ及び低リークトランジスタは、トランジスタ形成領域MVn,MVpに形成される中電圧トランジスタよりも低い電圧で動作する。そのため、ゲート絶縁膜8の厚さは、ゲート絶縁膜7よりも薄くすることが重要である。ここでは、ゲート絶縁膜8の厚さを約1.8nmとする。次いで、図7bの断面構造を得るまでの工程について説明する。まず、ゲート絶縁膜7及びゲート絶縁膜8の上に導電膜9を形成する。ここでは、導電膜9としてCVDChemicalVaporDeposition法により形成されたポリシリコン膜を使用し、その厚さは105nm程度とする。次に、導電膜9の上にフォトレジスト膜30を形成し、このフォトレジスト膜30を露光及び現像処理して、所定のパターンゲート電極形状とする。そして、このフォトレジスト膜30をマスクとして導電膜9をドライエッチングし、ゲート電極9a,9b,9cを形成する。ここで、ゲート電極9aは高速トランジスタ形成領域HSn,HSpのゲート電極、ゲート電極9bは低リークトランジスタ形成領域LLn,LLpのゲート電極、ゲート電極9cは中電圧トランジスタ形成領域MVn,MVpのゲート電極である。ゲート電極の長さゲート長は、動作電圧が高いトランジスタほど長くするのが好ましい。本実施形態では、中電圧トランジスタ形成領域MVn,MVpのゲート電極9cの長さを約350nmとする。一方、高速動作が重視されるトランジスタのゲート電極の長さは短くすることが好ましい。本実施形態では、高速トランジスタ形成領域HSn,HSpのゲート電極9aの長さを約60nmとする。また、低リークトランジスタ形成領域LLn,LLpのゲート電極9bの長さを約85nmとする。このようにして、高速トランジスタ形成領域HSn,HSp、低リークトランジスタ形成領域LLn,LLp及び中電圧トランジスタ形成領域MVn,MVpにゲート電極9a,9b,9cを形成した後、フォトレジスト膜30を除去する。次に、図8aのように、半導体基板1の上側全面にフォトレジスト膜31を形成する。そして、このフォトレジスト膜31を露光及び現像処理して、n型高速トランジスタ形成領域HSn及びn型低リークトランジスタ形成領域LLnに対応する部分に開口部を設け、トランジスタ形成領域Hsn,LLnのゲート電極9a,9bを露出させる。その後、フォトレジスト膜31及びゲート電極9a,9bをマスクとして、n型高速トランジスタ形成領域HSn及びn型低リークトランジスタ形成領域LLnのpウェル5の上部にp型不純物をイオン注入する。このイオン注入により、n型高速トランジスタ形成領域HSnにp型ポケット領域42が形成され、n型低リークトランジスタ形成領域LLnにp型ポケット領域52が形成される。このイオン注入は、例えばp型不純物としてBホウ素を用い、半導体基板1を90°づつ回転させながら4回に分けて行う。各回のイオン注入の条件は、例えば加速エネルギーが7keV、ドーズ量が9×1012cm2、チルト角θが28°とする。なお、チルト角θは、半導体基板1の表面に垂直な方向とイオンの注入方向とのなす角である。このように半導体基板10の表面に対し斜め方向からイオン注入を行うことにより、p型ポケット領域42,52はゲート電極9a,9bの縁部の下にも広がる。その結果、ゲート電極9a,9bの下のチャネル領域のp型不純物の濃度が上昇し、短チャネル効果を抑制することができる。この工程でp型不純物として用いるBホウ素は、Inインジウム等の他のp型不純物よりも半導体基板中での拡散係数が大きい。このため、トランジスタの製造途中に加わる熱によりBが半導体基板内を拡散して、比較的緩やかな不純物プロファイルを形成する。これにより、トランジスタ形成領域LLnに形成される低リークトランジスタのエクステンション領域とチャネル領域との間のpn接合部の接合リークを抑制することができる。なお、ポケット領域42をBホウ素のイオン注入で形成すると、Inインジウム等を用いる場合に比べてn型高速トランジスタの短チャネル効果が発生しやすくなることが懸念される。しかし、本願発明者らが調査を行った結果、Inに替えてBを用いても、n型高速トランジスタの電気特性しきい値電圧は殆ど変化しないことが確認されている。次に、図8bのように、フォトレジスト膜31及びゲート電極9a,9bを引き続きマスクとして使用し、n型高速トランジスタ形成領域HSn及びn型低リークトランジスタ形成領域LLnのpウェル5にn型不純物をイオン注入する。このイオン注入は、例えば半導体基板1を90°づつ回転させながら4回に分けて行う。ここでは、n型不純物としてAsヒ素を使用するものとする。各回のイオン注入条件は、例えば加速エネルギーが1keV、ドーズ量が2.7×1014cm2、チルト角θが0°とする。このイオン注入により、n型高速トランジスタ形成領域HSnには、n型エクステンション領域43が、p型ポケット領域42よりも浅く形成される。また、n型低リークトランジスタ形成領域LLnには、第1のn型不純物領域53が、p型ポケット領域52よりも浅く形成される。この工程でn型不純物として使用するAsヒ素は、Pリンよりも拡散係数が小さい。このため、トランジスタの製造途中に加わる熱によるn型不純物Asの半導体基板1内の移動が抑制され、n型エクステンション領域43内の不純物プロファイルが崩れることが防止される。これにより、ゲート長が短いn型高速トランジスタの短チャネル効果を抑制できる。このようにして、n型エクステンション領域43及び第1のn型不純物領域53を形成した後、フォトレジスト膜31を除去する。次に、図9aのように、半導体基板1の上側全面にフォトレジスト膜32を形成する。そして、このフォトレジスト膜32を露光及び現像処理して、n型低リークトランジスタ形成領域LLn及びn型中電圧トランジスタ形成領域MVnに対応する部分に開口部を設け、トランジスタ形成領域LLn,MVnのゲート電極9b,9cを露出させる。次いで、フォトレジスト膜32及びゲート電極9b,9cをマスクとして、n型低リークトランジスタ形成領域LLn及びn型中電圧トランジスタ形成領域MVpのPウェル5の上部にn型不純物をイオン注入する。ここでは、n型不純物としてPリンを使用し、半導体基板1を90°づつ回転させながらイオン注入を4回に分けて行うものとする。各回のイオン注入条件は、例えば加速エネルギーが35keV、ドーズ量が3.0×1012cm2、チルト角θが28°とする。このイオン注入により、n型低リークトランジスタ形成領域LLnに第2のn型不純物領域54が、第1のn型不純物領域53よりも深く、且つp型ポケット領域52よりも浅く形成される。そして、第1のn型不純物領域53及び第2のn型不純物領域54よりなるn型エクステンション領域55が完成する。また、n型中電圧トランジスタ形成領域MVnに、n型エクステンション領域64が形成される。この工程でn型不純物として用いるPリンは、Asヒ素よりも拡散係数が大きい。そのため、トランジスタの製造途中に加わる熱によりn型不純物Pが半導体基板1内を大きく移動して、第2のn型エクステンション領域55の不純物プロファイルが緩やかになる。これにより、第2のn型エクステンション領域55とpウェル5との間に電圧が印加されたときに、これらの間のpn接合部の電位変化が緩やかとなって当該pn接合部の耐圧が高められる。上述の工程でエクステンション領域55,64を形成した後、フォトレジスト膜32を除去する。次に、図9bのように、半導体基板1の上側全面にフォトレジスト膜33を形成する。そして、このフォトレジスト膜33を露光及び現像処理して、p型高速トランジスタ形成領域HSp及びp型低リークトランジスタ形成領域LLpに対応する部分に開口部を設け、トランジスタ形成領域HSp,LLpのゲート電極9a,9bを露出させる。そして、フォトレジスト膜33及びゲート電極9a,9bをマスクとして、p型高速トランジスタ形成領域HSp及びp型低リークトランジスタ形成領域LLpのnウェル6の上部にn型不純物をイオン注入する。これにより、p型高速トランジスタ形成領域HSpにn型ポケット領域72が形成され、低リークトランジスタ形成領域LLpにn型ポケット領域82が形成される。ここでは、n型不純物としてAsヒ素を使用し、半導体基板1を90°づつ回転させながら4回に分けてイオン注入を行うものとする。各回のイオン注入条件は、例えば加速エネルギーが60keV、ドーズ量が5.2×1012cm2、チルト角θが28°とする。次いで、図10aのように、フォトレジスト膜33及びゲート電極9a,9bを引き続きマスクとして使用し、p型高速トランジスタ形成領域HSp及びp型低リークトランジスタ形成領域LLpのnウェル6の上部にp型不純物をイオン注入する。ここでは、p型不純物としてBホウ素を使用し、半導体基板1を90°づつ回転させながら4回に分けてイオン注入を行うものとする。各回のイオン注入条件は、例えば加速エネルギーが0.3keV、ドーズ量が1.0×1014cm2、チルト角θが0°とする。このイオン注入により、p型高速トランジスタ形成領域HSpにはp型エクステンション領域73が、n型ポケット領域72よりも浅く形成される。また、p型低リークトランジスタ形成領域LLpには第1のp型不純物領域83が、n型ポケット領域82よりも浅く形成される。上述の工程でp型エクステンション領域32及び第1のp型不純物領域83を形成した後、フォトレジスト膜33を除去する。次に、図10bのように、半導体基板1の上側全面にフォトレジスト膜34を形成する。そして、このフォトレジスト膜34を露光及び現像処理して、p型低リークトランジスタ形成領域LLp及びp型中電圧トランジスタ形成領域MVpに対応する部分に開口部を設け、トランジスタ形成領域LLp,MVpのゲート電極9b,9cを露出させる。次に、フォトレジスト膜34及びゲート電極9b,9cをマスクとしてp型低リークトランジスタ形成領域LLp及びp型中電圧トランジスタ形成領域MVpのnウェル6の上部にp型不純物をイオン注入する。ここでは、p型不純物としてBホウ素を使用し、例えば加速エネルギーが3keV、ドーズ量が2.0×1013cm2、チルト角θが0°の条件でイオン注入を行うものとする。このイオン注入により、p型低リークトランジスタ形成領域LLpに第2のp型不純物領域84が、第1のp型不純物領域83よりも深く、且つn型ポケット領域82よりも浅く形成される。そして、第1のp型不純物領域83及び第2のp型不純物領域84よりなるp型エクステンション領域85が完成する。また、p型中電圧トランジスタ形成領域MVpに、p型エクステンション領域94が形成される。なお、p型エクステンション領域85に注入されたBホウ素は、トランジスタの製造途中に加わる熱により拡散して比較的な緩やかな不純物プロファイルを形成する。そのため、低リークトランジスタ形成領域LLpに形成されるトランジスタのリーク電流は少なくなる。上述の工程で、p型エクステンション領域85,94を形成した後、フォトレジスト膜34を除去する。次に、例えばCVD法により、半導体基板1の上側全面に酸化シリコン膜を約70nmの厚さに形成し、この絶縁膜をエッチバックして、図11aのようにゲート電極9a,9b,9cの両側にそれぞれサイドウォール10を形成する。次に、図11bのように、半導体基板1の上側全面にフォトレジスト膜35を形成し、このフォトレジスト膜35を露光及び現像処理して、n型トランジスタ形成領域HSn,LLn,MVnに対応する部分に開口部を設ける。そして、フォトレジスト膜35、ゲート電極9a,9b,9c及びサイドウォール10をマスクとしてn型トランジスタ形成領域HSn,LLn,MVnのpウェル5の上部にn型不純物をイオン注入する。これにより、n型高速トランジスタ形成領域HSnにソース/ドレイン領域46が形成され、n型低リークトランジスタ形成領域LLnにソース/ドレイン領域56が形成され、n型中電圧トランジスタ形成領域MVnにソース/ドレイン領域66が形成される。ここでは、n型不純物としてPリンを使用し、2回に分けてイオン注入を行うものとする。1回目のイオン注入は、例えば加速電圧が15keV、ドーズ量が5.0×1013cm2、チルト角θが0°の条件で行い、2回目のイオン注入は、例えば加速電圧が8keV、ドーズ量が1.2×1016cm2、チルト角θが0°の条件で行う。このイオン注入の後、フォトレジスト膜35を除去する。次に、図12aのように、半導体基板1の上側全面にフォトレジスト膜36を形成し、このフォトレジスト膜36を露光及び現像処理して、p型トランジスタ形成領域HSp,LLp,MVpに対応する部分に開口部を設ける。その後、フォトレジスト膜36、ゲート電極9a,9b,9c及びサイドウォール10をマスクとしてp型トランジスタ形成領域HSp,LLp,MVpのnウェル6の上部にp型不純物をイオン注入する。これにより、p型高速トランジスタ形成領域HSpにソース/ドレイン領域76が形成され、p型低リークトランジスタ形成領域LLpにソース/ドレイン領域86が形成され、中電圧トランジスタ形成領域MVpにソース/ドレイン領域96が形成される。ここでは、p型不純物としてBホウ素を使用し、2回に分けてイオン注入を行うものとする。1回目のイオン注入は、例えば加速電圧が8keV、ドーズ量が1.0×1013cm2、チルト角θが0°の条件で行い、2回目のイオン注入は、例えば加速電圧が4keV、ドーズ量が6.0×1015cm2、チルト角θが0°の条件で行う。このイオン注入の後、フォトレジスト膜36を除去する。次いで、例えばスパッタ法により、半導体基板1の上側全面にCoコバルト等の高融点金属の膜を形成する。その後、所定の温度例えば630°Cで熱処理して高融点金属と半導体基板1及びゲート電極9a,9b,9c中のシリコンとを反応させる。その後、未反応の高融点金属をウエットエッチングにより除去する。このようにして、図12bのように、ソース/ドレイン領域46,56,66,76,86,96及びゲート電極9a,9b,9cの上にシリサイド膜11が形成される。このようにして、トランジスタ形成領域HSnにn型高速トランジスタTrHSNが形成され、トランジスタ形成領域LLnにn型低リークトランジスタTrLLNが形成され、トランジスタ形成領域MVnにn型中電圧トランジスタTrMVNが形成される。また、トランジスタ形成領域HSpにp型高速トランジスタTrHSPが形成され、トランジスタ形成領域LLpにp型低リークトランジスタTrLLPが形成され、トランジスタ形成領域MVpにp型中電圧トランジスタTrMVPが形成される。次に、図13aのように、半導体基板1の上側全面に第1の層間絶縁膜12を形成する。第1の層間絶縁膜12は、例えばCVD法により酸化シリコンを堆積させて形成する。その後、CMPChemicalMechanicalPolishing法により第1の層間絶縁膜12の上面を研磨して平坦化する。平坦化後の第1の層間絶縁膜12の厚さは、例えば270nm程度である。次いで、図13bのように、フォトリソグラフィ法及びエッチング法を使用して第1の層間絶縁膜12の上面からソース/ドレイン領域46,56,66,76,86,96に到達するコンタクトホール12aを形成する。その後、半導体基板1の上側全面にグルー膜を形成し、コンタクトホール12aの内面と第1の層間絶縁膜12の上面とをグルー膜で覆う。グルー膜は、例えばチタン膜と窒化チタン膜とをこの順に積層したものであり、スパッタ法により形成することができる。次に、CVD法により半導体基板1の上側にタングステンWを堆積させてコンタクトホール12a内にタングステンを埋め込む。その後、第1の層間絶縁膜12の上の余分なグルー膜とタングステンとをCMP法で除去する。コンタクトホール12a内に残ったタングステンは導電性プラグ13となる。次に、例えばCVD法により、第1の層間絶縁膜12及び導電性プラグ13の上に酸化シリコンを堆積させて、第2の層間絶縁膜14を形成する。次いで、フォトリソグラフィ法及びエッチング法を使用して第2の層間絶縁膜14に所定のパターン配線パターンで開口部14aを形成する。その後、開口部14a内に銅Cu等の金属を埋め込んで金属配線15を形成する。このようにして、本実施形態に係る半導体装置が完成する。本実施形態では、図8a~図10bを参照して説明したように、低リークトランジスタ形成領域LLnのポケット領域52と、高速トランジスタ形成領域HSnのポケット領域41とを同一のイオン注入工程で形成する。また、低リークトランジスタ形成領域LLnのエクステンション領域55の一部である第1の不純物領域53と、高速トランジスタ形成領域HSnのエクステンション領域43とを同一のイオン注入工程で形成する。更に、低リークトランジスタ形成領域LLnのエクステンション領域55の一部である第2の不純物領域54と、中電圧トランジスタ形成領域MVnのエクステンション領域64とを同一のイオン注入工程で形成する。このように、低リークトランジスタ形成領域LLnのポケット領域52及びエクステンション領域55のイオン注入工程を、トランジスタ形成領域HSn,MVnのイオン注入工程と共通化しているので、製造工程数が削減される。また、p型トランジスタ形成領域HSp,LLp,MVpについても、低リークトランジスタ形成領域LLpのポケット領域82及びエクステンション領域85のイオン注入工程を、トランジスタ形成領域HSp,MVpのイオン注入工程と共通化しているので、製造工程数が削減される。次に、本実施形態により形成したn型低リークトランジスタ以下、実施例というのしきい値電圧Vtとゲート長Lとの関係ロールオフ特性を調べた結果について、比較例のn型低リークトランジスタと比較して説明する。なお、比較例のn型低リークトランジスタの基本構造は実施例の低リークトランジスタTrLLn図12b参照と同様である。但し、比較例のトランジスタのp型ポケット領域は、不純物としてBホウ素を使用し、半導体基板を90°づつ回転させながら、加速電圧が7keV、ドーズ量が9.0×1012cm2、チルト角θが28°の条件でのイオン注入を4回行って形成している。また、比較例のトランジスタの第1のn型不純物領域は、不純物としてAsヒ素を使用し、半導体基板を90°づつ回転させながら、加速電圧が1keV、ドーズ量が1.4×1014cm2、チルト角θの条件でのイオン注入を4回行って形成している。更に、比較例のトランジスタの第2のn型不純物領域は、不純物としてPリンを使用し、半導体基板を90°づつ回転させながら、加速電圧が1keV、ドーズ量が0.9×1014cm2、チルト角θが0°の条件でのイオン注入を4回行って形成している。図14aは実施例及び比較例のn型低リークトランジスタのしきい値電圧Vtとゲート長Lとの関係ロールオフ特性を表した図であり、図14bは図14aの横軸ゲート長Lを0.05μm~0.10μmの範囲で拡大した図である。なお、しきい値電圧Vtのゲート長依存性ロールオフ特性の傾きは、ゲート長の加工のバラツキに対するトランジスタの特性しきい値電圧特性のバラツキの大きさを反映している。そのため、ロールオフ特性の傾きが所定の値の以下となるように、ゲート長を設定することが好ましい。図14a,bから、実施例の低リークトランジスタの場合、比較例の低リークトランジスタよりも20nm程度ゲート長Lを長くすることにより、比較例と同等のロールオフ特性の傾きが得られることがわかる。従って、比較例と同等の特性とするためには、実施例の低リークトランジスタのゲート長を、比較例の低リークトランジスタのゲート長60nm程度よりも20nm程度長くすればよい。"