ライトDMAを行う第1のバスマスタと、リードDMAを行う第2のバスマスタと、前記第1のバスマスタとは異なるバスに接続されるCPUと、前記第1のバスマスタと前記第2のバスマスタと前記CPUとによりアクセスされるメモリと、前記メモリに対する、前記第1のバスマスタと前記第2のバスマスタと前記CPUからのアクセスを制御するメモリコントローラとを有した情報処理装置であって、前記CPUが接続されるバスとは異なるプロトコルによって動作し、前記第1のバスマスタが接続されるのと同じバスに接続され、前記第1のバスマスタからのライトDMA終了通知割り込み信号を検出し、前記第2のバスマスタによる前記メモリからのリードDMA動作の後、ライトDMA完了通知割り込み信号を発行することにより、メモリアクセスの順序保障を行う順序保障回路を有することを特徴とする情報処理装置。前記第1のバスマスタが複数、備えられ、前記複数の第1のバスマスタが同じバスに接続され、前記順序保障回路は、前記複数の第1のバスマスタからそれぞれ発行された複数のライトDMA終了通知割り込み信号を受け付け、前記順序保障回路がリードDMA動作を行っていないアイドル状態であれば、前記受け付けたエントリに対するリードDMAを実行し、前記順序保障回路がリードDMA動作中であれば、前記受け付けたエントリを保持し、前記リードDMA動作の後、前記保持されたエントリに対するリードDMAを実行することを特徴とする請求項1に記載の情報処理装置。前記順序保障回路は、1つのライトDMA終了通知割り込み信号に対するリードDMA動作中に、別のバスマスタから複数のライトDMA終了通知割り込み信号のエントリを受け付けた場合には、前記複数のライトDMA終了通知割り込み信号に対して1回のリードDMAを実行することを特徴とする請求項2に記載の情報処理装置。前記順序保障回路は、バスのアービトレーションが固定順位モードのときは1度のリードDMAで1回のリードDMA動作を実行し、前記バスのアービトレーションがラウンドロビンモードのときは1度のリードDMAで2回のリードDMA動作を実行することを特徴とする請求項2に記載の情報処理装置。請求項1乃至4のいずれか1項に記載の情報処理装置を含む記録装置であって、記録媒体に記録を行う記録ヘッドと、前記記録ヘッドを走査する走査手段とを有し、前記メモリは、ホストから受信した画像データを格納する受信バッファと、前記記録ヘッドによる1回の走査に対応した画像データを格納する記録バッファとを含むことを特徴とする記録装置。前記メモリはDRAMであることを特徴とする請求項5に記載の記録装置。ライトDMAを行う第1のバスマスタと、リードDMAを行う第2のバスマスタと、前記第1のバスマスタとは異なるバスに接続されるCPUと、前記第1のバスマスタと前記第2のバスマスタと前記CPUとによりアクセスされるメモリと、前記メモリに対する、前記第1のバスマスタと前記第2のバスマスタと前記CPUからのアクセスを制御するメモリコントローラとを有した情報処理装置の情報処理方法であって、前記CPUが接続されるバスとは異なるプロトコルによって動作する、前記第1のバスマスタが接続されるのと同じバスに接続された順序保障回路において、前記第1のバスマスタからのライトDMA終了通知割り込み信号を検出し、前記第2のバスマスタによる前記メモリからのリードDMA動作の後、ライトDMA完了通知割り込み信号を発行することによりメモリアクセスの順序保障を行うことを特徴とする情報処理方法。しかしながら上記従来例のようなメモリアクセス順序保障制御を採用する場合、図10に示した従来の情報処理システムでは、次のような問題があった。1同一アドレスに関するリクエストに対してのみメモリアクセス順序保障を行う場合、ハードウェアでもソフトウェアでも同様の効果を達成可能であるが、ソフトウェア制ではその処理が煩雑になり、信頼性が低下する。また。順序保障すべき対象のバスマスタが増えると要求される性能を満たすことが難しい。さらに、ソフトウェアによる順序保障制御では、データ転送が完了しているのかどうか、何度もリード動作で確認する必要がある。またさらに、次々とバスの優先権が入れ替わるようなアービトレーションでは、バス使用権が現在どこに与えられているのかわからないので、対象バスマスタの分だけリード動作を繰り返したり、処理が終わるまでの充分な時間を確保する必要がある。いずれにしても、これらは制御により長い時間を必要とし、元々要求されるメモリアクセス制御のリアルタイム性を損なってしまうという問題がある。2バスマスタがDMA終了通知割り込み信号を発行していても、転送データはバッファ部にバッファリングされていて、実際のメモリ上にデータが転送されていないという可能性もある。このため、バスマスタのDMA終了ステータスレジスタと実動作との整合性が取れていない状態が発生してしまうという問題がある。3プロトコルの異なる複数のバスを介して共有メモリにアクセスする構成の場合、それぞれのバスプロトコルに合わせたアドレス比較回路を実装することになり、順序保障回路が複雑化してしまい、回路規模も増大してしまう。これは、装置コストの増大や装置の大型化につながるという問題を生じさせる。本発明は上記従来例に鑑みてなされたもので、バスのプロトコルに依存せずに、同一アドレス間以外のメモリアクセスの順序保障も可能にした情報処理装置、その装置を用いた記録装置、及び情報処理方法を提供することを目的とする。上記目的を達成するために本発明の情報処理装置は次のような構成からなる。即ち、ライトDMAを行う第1のバスマスタと、リードDMAを行う第2のバスマスタと、前記第1のバスマスタとは異なるバスに接続されるCPUと、前記第1のバスマスタと前記第2のバスマスタと前記CPUとによりアクセスされるメモリと、前記メモリに対する、前記第1のバスマスタと前記第2のバスマスタと前記CPUからのアクセスを制御するメモリコントローラとを有した情報処理装置であって、前記CPUが接続されるバスとは異なるプロトコルによって動作し、前記第1のバスマスタが接続されるのと同じバスに接続され、前記第1のバスマスタからのライトDMA終了通知割り込み信号を検出し、前記第2のバスマスタによる前記メモリからのリードDMA動作の後、ライトDMA完了通知割り込み信号を発行することにより、メモリアクセスの順序保障を行う順序保障回路を有することを特徴とする。本発明を別の側面から見れば、上記情報処理装置を含む記録装置であって、記録媒体に記録を行う記録ヘッドと、前記記録ヘッドを走査する走査手段とを有し、前記メモリは、ホストから受信した画像データを格納する受信バッファと、前記記録ヘッドによる1回の走査に対応した画像データを格納する記録バッファとを含むことを特徴とする記録装置を備える。本発明をさらに別の側面から見れば、ライトDMAを行う第1のバスマスタと、リードDMAを行う第2のバスマスタと、前記第1のバスマスタとは異なるバスに接続されるCPUと、前記第1のバスマスタと前記第2のバスマスタと前記CPUとによりアクセスされるメモリと、前記メモリに対する、前記第1のバスマスタと前記第2のバスマスタと前記CPUからのアクセスを制御するメモリコントローラとを有した情報処理装置の情報処理方法であって、前記CPUが接続されるバスとは異なるプロトコルによって動作する、前記第1のバスマスタが接続されるのと同じバスに接続された順序保障回路において、前記第1のバスマスタからのライトDMA終了通知割り込み信号を検出し、前記第2のバスマスタによる前記メモリからのリードDMA動作の後、ライトDMA完了通知割り込み信号を発行することによりメモリアクセスの順序保障を行うことを特徴とする情報処理方法を備える。従って本発明によれば、ライトDMA動作の終了が確実になり、メモリアクセス順序保障がなされるという効果がある。また、複数の異なるバスプロトコルを有するシステムでも、ライトDMA動作のあとにリードDMA動作を行うことにより、バスのプロトコルに依存せずに、メモリアクセスの順序保障をすることができる。さらには、リードDMA動作中に発生した複数のライトDMAリクエストに対してまとめて順序保証することができるので処理時間が短縮できるという効果がある。以下に、図面を参照しながら本発明の実施例について詳細に説明するなお、この明細書において、記録以下、プリントとも称するとは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、又は媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。また、記録媒体とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチックフィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。また、インクとは、上記記録の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成又は記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固又は不溶化させることが挙げられる。またさらに、記録素子ノズルという場合もあるとは、特にことわらない限りインク吐出口乃至これに連通する液路及びインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。[記録装置の構成]図1は本発明の代表的な実施例であるインクジェット記録装置以下、記録装置の要部の斜視図である。図1において、10は4つのインクカートリッジであり、それらはインクタンクと複数の記録素子が集積配列されたインクジェット記録ヘッド以下、記録ヘッド11とより構成されている。それらのインクタンクには、ブラックK、シアンC、マゼンタM、イエロYのインクが収容される。記録ヘッド11は、インクタンクと別体に構成されるものであってもよい。記録ヘッド11が備える記録素子は、インク吐出口と、それに対応する吐出エネルギー発生素子とを含み、その吐出エネルギー発生素子としては、ヒータ発熱抵抗素子やピエゾ素子などが用いられる。以下においては、このようなインク吐出口と吐出エネルギー発生素子とを含む部分をノズルともいう。搬送ローラ103は補助ローラ104と共に記録紙記録媒体Pを抑えながら矢印方向に回転することにより、記録媒体Pを矢印Y方向副走査方向に間欠的に搬送する。給紙ローラ105により記録媒体Pの給紙が行われると共に、搬送ローラ103および104と同様に、記録媒体Pを抑える役割も果たす。106は、4つのインクカートリッジ10はキャリッジで106に搭載され、矢印X方向主走査方向に往復移動する。以下、-Xの方向を往路方向X1、Xの方向を復路方向X2という。主走査方向と副走査方向は互いに交差し、この実施例の場合は、互いに直交する。キャリッジ106は、記録を行っていないとき、あるいは記録ヘッド11の回復処理などを行うときには、図中点線の位置のホームポジションhに移動して待機する。[記録装置の制御構成概要]図2は、記録装置100における制御回路の構成を示すブロック図である。記録装置100において、201はCPU、202はCPU201が実行する制御プログラムを格納するROMである。ホスト200から受信したラスタ単位の画像データは、まず受信バッファ203に格納される。受信バッファ203に格納された画像データは、ホスト200からの送信データ量を減らす為に、圧縮されている。このため、CPU201或いは不図示の圧縮データ展開用回路により画像データの展開が行われ、記録バッファ204に格納される。記録バッファ204は、例えばDRAMである。記録バッファ204に格納されるデータの形式は、ラスタ形式のデータである。記録バッファ204の容量は、1回の走査で記録する幅に対応したラスタ数のデータを格納できる容量を備えている。記録バッファ204に格納された画像データは、HV変換回路205によってHV変換処理が行われ、ASIC206に備えられた、例えば、SRAMのノズルバッファ不図示に格納される。即ち、ノズルバッファにはカラム形式のデータが格納される。このデータの形式は、ノズルの配置に対応している。なお、記録装置100にはユーザが種々の操作を行なうためのキーや記録装置の状態を表示するLEDランプ、LCDなどからなる操作部が備えられている。この構成例において、受信バッファ203や記録バッファ204はDRAM207で構成されており、DRAMへのアクセスはメモリコントローラ不図示により制御される。なお、図2においては説明を簡略化するためにバスの構成については詳細に示していないが、この点については後で説明する。図3は図2に示した制御構成の内、情報処理、特に、DRAM207に対するアクセス制御構成を示したブロック図である。なお、図3において、既に従来例に関連して図10において説明したのと同じ構成要素については同じ参照番号を用いて言及し、その説明は省略する。そして、従来例との構成や動作の違いについて説明する。この実施例では、図10のようにライトDMAを行うバスマスタ304から発行されるDMA終了通知割り込み信号INTを、直接割り込み信号制御回路309に入力するのではない。この実施例では、DMA終了通知割り込み信号INTを順序保障回路326に入力し、順序保障動作を行った後に順序保障回路326からバスマスタ304のライトDMA完了を表すDMA完了通知割り込み信号Output_INTが発行される。ここで、ライトDMAを行うバスマスタを第1のバスマスタ、リードDMAを行うバスマスタを第2のバスマスタという。なお、図3に示す構成の前提として、ライトDMAを行うバスマスタ304と順序保障を行う順序保障回路326とは同じバス310に接続され、CPUはこのバスとは別のバス313に接続されていることがある。そして、メモリ207はメモリコントローラ302を介して、CPU201やバスマスタ304、305により共有される。また、これら複数のバスはメモリアクセスのための異なるプロトコルをもつ。順序保障回路326は、発行されたメモリアクセス先のアドレス情報に関わらず、各バスマスタがライトDMAを行った後に発行するDMA終了通知割り込み信号を受けて、その割り込み信号をトリガとしてリードDMAを行う。もしくは、ソフト処理によるトリガによってリードDMAを行うような動作をすることにより、メモリアクセスの順序保障を行う。次に、図3に示した構成例での順序保障動作について説明する。図4はメモリアクセス順序保障動作について説明する図である。図4において、バスマスタ304からのライトDMA終了通知割り込み信号INTが順序保障回路326に入力されるとt=T1、割り込み信号INTの立ち上がりを検出するRise_Edge。これが順序保障回路326のネクストエントリNextEntryに記憶以下、エントリされるt=T2。ネクストエントリは各バスマスタから入力されるライトDMA終了通知信号の数だけ複数用意されており、どのバスマスタがエントリ状態であるか判る構成とする。ネクストエントリはすぐにカレントエントリCurrentEntryへ移り、ここで任意のアドレスに対してリードDMAが発行されるt=T3。リードDMAとはリードリクエストが発行後、メモリ207にアクセスして、実データを読み込むまでの動作である。従って、メモリに対するリードDMA完了は、その直前に行われたメモリに対するライトDMA動作は、実メモリに対してもデータ転送が完了していることを意味する。従って、このリードDMA動作により確実にメモリへのデータ転送が完了することが保障される。ここで、バスのアービトレーション方法により、リードDMAの回数は任意に決められるものとし、またリードDMAを行うメモリ領域は通常動作に影響ない領域に対して行うこととする。順序保障回路326のリードDMAが終了すると割り込み信号制御回路309へ出力されるライトDMA完了通知割り込み信号Output_INTが発行されるt=T4。ライトDMA完了通知割り込み信号Output_INTを受けて、次のバスマスタからのリードリクエスト、もしくはライトリクエストが発行される。バスマスタ304からのライトDMA終了通知割り込みINTが立ち下がったのを受けてt=T5、ライトDMA完了通知割り込み信号Output_INTも立ち下がるt=T6。ライトDMA完了通知割り込み信号Output_INTについては、ハードウェアとしてバスマスタ304からのライトDMA終了通知割り込みINTが立ち下がったのを受けて自動で立ち下がるような構成で良い。またこの他に、ソフト制御で使用者側が任意のタイミングでライトDMA完了通知割り込み信号Output_INTを立ち下げる制御を行ってもよい。図5は同じバス上に順序保証を必要とするライトDMAを行うバスマスタが2つ以上ある場合の構成例を示す図である。なお、図5において、既に図3や図10で言及したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。図5に示す構成では、CPU201がバス313を介して、4つのバスマスタが、FIFOバッファを持つ4つのアービタ340a、340b、340c、306を経て接続されているバス312を介してメモリコントローラ302に接続されている。ここで、4つのバスマスタとは、3つのライトDMAであるバスマスタ304a~304cと1つのリードDMAであるバスマスタ305である。そして、メモリコントローラ302を介して各バスマスタがメモリDRAM207にメモリアクセスを行うようにシステムが構成されている。図5に示す構成でも、図3と同じように、ライトDMAを行うバスマスタ304a~304cと順序保障を行う順序保障回路326’とは同じバス312に接続され、CPUはこのバスとは別のバス313に接続されている。そして、メモリ207はメモリコントローラ302を介して、CPU201やバスマスタ304a~304c、305により共有される。また、これら複数のバスはメモリアクセスのための異なるプロトコルをもつ。順序保障回路326’はバス312に接続されていて、ライトDMAを行うバスマスタ304a、304b、304c、リードDMAを行うバスマスタ305からDMA終了通知割り込み信号INT1、INT2、INT3、120が入力される。割り込み信号制御回路309’には順序保障回路326’による順序保障動作後のライトDMA完了通知割り込み信号OUTPUT_INT1/INT2/INT3と、バスマスタ305からのリードDMA終了通知割り込み信号120が入力される。ここで、図5に示した構成例での動作について説明する。図6は図5に示した順序保障回路が実行するメモリアクセス内部動作を示した図である。図6に示すように、順序保障回路326’がリードDMA動作を行っていないアイドル状態DMA_Status:idleのときに、バスマスタ304aがライトリクエストを発行する。これにより、ライトDMA終了通知割り込み信号INT1が順序保障回路326’に入力されるt=T11。割り込み信号INT1の立ち上がりを受けて、リードDMA動作開始エントリが受け付けられるt=T12。順序保障回路326’がリードDMA動作を行っていないアイドル状態のときにリードDMA動作開始エントリが受け付けられると、次のような動作が実行される。即ち、カレントエントリ1Current_Entry1343が立ち上がり、ただちにリードDMA動作を開始し、リードDMA状態DMA_Status:READDMA1となるt=T13。ここで、順序保障回路が行う1度のリードDMA動作は、バスのアービトレーション方法が固定順位モードのときはリードDMA動作を1回行い、ラウンドロビンモードのときはリードDMA動作を2回行うことが望ましい。図7はバス使用権獲得優先順位の遷移の例を示す状態遷移図である。ラウンドロビンモードの場合にリードDMA動作を2回行う理由は次のようなものである。即ち、例えば、図7のようにバス使用権獲得優先順位が遷移する場合、優先順位が1位となってバス使用権が与えられたバスマスタの次の優先順位は最下位となり、次々とバスの優先順位が入れ替わり、バス使用権が現在どこに与えられているのかわからない。そのため、バスマスタ183がバス使用権を与えられてメモリアクセスを実行したとすると、次のことが生じる。即ち、順序保障回路180がリードDMA動作を1回行うときには、バス使用権はバスマスタ184、185と順番に移動し、バスマスタ183、184、185のメモリアクセスが確実に行なわれたことになる。さらに順序保障回路180がリードDMA動作を1回行うと、バス使用権は一巡するので、1回目のリードDMA動作で実行されなかったバスマスタ181、182のメモリアクセスも確実に実行されることになる。従って、ラウンドロビンモードのときは順序保障回路が1度のリードDMA動作で2回リードDMA動作を行う必要がある。また、固定順位モードの場合にリードDMA動作が1回で良い理由は、バス使用権獲得優先順位を全DMAマスタの中で順序保障回路を最下位に設定すれば、順序保障回路がリードDMAを行うときには全てのDMA動作が完了していることになるためである。さて、順序保障回路326’がリードDMA動作中に、バスマスタ304bがライトリクエストを発行し、ライトDMA終了通知割り込み信号INT2が順序保障回路326’に入力された場合には次のような動作を実行する。即ち、バスマスタ304aと同様に、バスマスタ304bからの割り込み信号INT2の立ち上がりを受けて、リードDMA動作開始エントリを受け付けるt=T14。しかしながら、この時点では、順序保障回路326’はリードDMA動作中なので、エントリ受け付け待ち状態となるWait_Entry2がHighで保持。さらに、リードDMA中に連続してバスマスタ304cからのライトリクエストが発行され、ライトDMA終了通知割り込み信号INT3が順序保障回路326’に入力された場合は次の動作を実行する。即ち、バスマスタ304cからの割り込み信号INT3を受けてリードDMA動作開始エントリが受け付ける。ここでも同様に順序保障回路326’はリードDMA動作中なので、エントリ受け付け待ち状態となるWait_Entry3がHighで保持。このようにして、リードDMA状態中に入力された全てのバスマスタからのエントリ情報は保持される。バスマスタ304aの順序保障を行うためのリードDMA動作が終了するとt=T16、次の動作を実行する。即ち、カレントエントリフラグCurrent_Entry1が立ち下がり、これを受けてバスマスタ304aのライトDMA完了通知割り込み信号Output_INT1が割り込み信号制御回路309’に出力される。この時点でバスマスタ304aのライトDMA動作はメモリ207に対して、データ転送を完了していることになる。順序保障回路326’のリードDMA動作が終了すると、順序保障回路326のDMAステータスはアイドル状態に戻りDMA_Status:idle、次回のリードDMA動作の受け付けが可能となる。ここで、保持されていたエントリ情報スクリーンショットに基づき、受け付け待ち状態であったウェイトエントリフラグ2Wait_Entry2とウェイトエントリフラグ3Wait_Entry3が立ち下がる。続いて、カレントエントリフラグ2Current_Entry2とカレントエントリフラグ3Current_Entry3が立ち上がり、リードDMA動作が開始されるt=T17。バスマスタ304bとバスマスタ304cの順序保障を行うためのリードDMA動作が終了するとt=T20、カレントエントリフラグ2Current_Entry2とカレントエントリフラグ3Current_Entry3が立ち下がる。これを受けて、バスマスタ304bのライトDMA完了通知割り込み信号Output_INT2とバスマスタ304cのライトDMA完了通知割り込み信号Output_INT3が割り込み信号制御回路309’に出力される。この時点でバスマスタ304b、及びバスマスタ304cのライトDMA動作はメモリ207に対して、データ転送を完了していることになる。最後に、リードDMA状態中に入力された全てのバスマスタからのエントリ情報を、まとめて1回のリードDMA動作をすることによって順序保障ができることを、DMAリクエスト発行順の例を表した図8~図9を用いて説明する。図8~図9はライトDMAリクエスト1の順序保障をするためのリードDMA1が動作中に、ライトDMAリクエスト2、3の2つのライトDMAリクエストがエントリされたときの状態を示す図である。図8ではエントリされたライトリクエスト分の順序保障のために、そのライトリクエストと同じ数のリードDMA動作を行った場合を表している。この場合、ライトDMAリクエスト2の後にリードDMA2を行っても、すぐ後にライトDMAリクエスト3が発行されているので、さらにリードDMA3を行わなければならない。しかし、リードDMAは実メモリにアクセスをすることで直前に行われたライト動作が確実に終わることを目的としているので、図9に示すようにライトDMAリクエスト2、3が発行された後にリードDMA2を実行しても、図8と結果は変わらない。このように、ライトDMAリクエスト2、3の分をまとめてリードDMA2で順序保障動作させても、リードDMA2が完了するときにはライトDMAリクエスト2、3は確実に実メモリに対してライト動作が完了しているということになる。従って、以上説明した実施例に従えば、リードDMA動作中に入力された全てのバスマスタからのエントリ情報をまとめて1回のリードDMA動作で順序保障ができる。なお、図6ではライトDMA完了通知割り込み信号OUTPUT_INT1/INT2/INT3はバスマスタ304a~304cからのライトDMA終了通知割り込み信号INT1、INT2、INT3の立ち下がりを受けてクリアされる。しかしながら、このときの割り込みクリア動作としては、ソフト書き込みで割り込みクリア動作できるような構成でもよい。上述のように、この実施例に従う順序保障回路はリードDMA動作中においても、次回のリードDMA動作のエントリを受け付けることができるので、連続したメモリアクセスの順序保障を行う場合にも有効である。このように以上説明した実施例では、複数の異なるプロトコルを有するバス間で共有メモリを使用するようなシステムにおいて、各バスに接続されたバスマスタが共有メモリに対してメモリアクセスを行う場合等に利用することができる。