"電気的に1回限りの書き込みが行われる記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、入力された前記書き込み信号のパルス数が所定数に達するまで、前記記憶素子への書き込みを無効状態にする書き込み制御部と、を有することを特徴とする書き込み制御回路。前記記憶素子は、制御信号に応じて書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタに接続されており、前記書き込み制御部は、第1のパルス幅の書き込み信号を所定数入力すると、前記第1のパルス幅よりも広い第2のパルス幅の信号を出力する分周回路群を有し、前記第2のパルス幅の信号に基づく前記制御信号にて、前記書き込みトランジスタをオンさせ、書き込みを有効状態にすることを特徴とする請求項1に記載の書き込み制御回路。最後の書き込み信号のパルスが入力されてから、所定時間後に前記分周回路群の信号値を初期化させるリセット信号を生成する信号生成回路を有することを特徴とする請求項2に記載の書き込み制御回路。前記第2のパルス幅の信号の最初のエッジを基に、前記書き込みトランジスタに供給する所定のパルス幅の制御信号を生成するパルス生成回路を有することを特徴とする請求項2または3に記載の書き込み制御回路。前記記憶素子は、制御信号に応じて書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタに接続されており、前記入力部は、前記書き込み信号のパルス数を計数する計数回路を有し、前記書き込み制御部は、前記計数回路での計数結果が所定数に達すると、入力される前記書き込み信号に基づく前記制御信号にて、前記書き込みトランジスタをオンさせ、書き込みを有効状態にすることを特徴とする請求項1に記載の書き込み制御回路。最後の書き込み信号のパルスが入力されてから、所定時間後に前記計数回路を初期化させるリセット信号を生成する信号生成回路を有することを特徴とする請求項5に記載の書き込み制御回路。前記計数結果が所定数に達すると、前記書き込み信号のパルスの最初のエッジを基に、前記書き込みトランジスタに供給する所定のパルス幅の制御信号を生成するパルス生成回路を有することを特徴とする請求項5または6に記載の書き込み制御回路。電気的に1回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、入力された前記書き込み信号のパルス数が所定数に達するまで、前記書き込みトランジスタをオフさせ、前記記憶素子への書き込みを無効状態にする書き込み制御部と、を有することを特徴とする半導体装置。しかし、書き込み信号にノイズやグリッジなどがのると、OTP素子に意図しない電流が流れる状況となり、誤書き込みが発生する問題があった。その場合、所望のパルスで意図して書き込まれたものと異なり、OTP素子を流れた電流量がつかめず、書き込み品質が不明確となる。そうすると、意図しない書き込み信号で書き込まれたOTP素子は、長期信頼性を評価したサンプルと書き込み条件が異なるため、書き込み品質が長期信頼性の保証レベルにあるのか判断がつかず、不良品に位置づけられることとなる。発明の一観点によれば、電気的に1回限りの書き込みが行われる記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、入力された前記書き込み信号のパルス数が所定数に達するまで、前記記憶素子への書き込みを無効状態にする書き込み制御部と、を備えた書き込み制御回路が提供される。また、発明の他の一観点によれば、電気的に1回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、入力された前記書き込み信号のパルス数が所定数に達するまで、前記書き込みトランジスタをオフさせ、前記記憶素子への書き込みを無効状態にする書き込み制御部と、を備えた半導体装置が提供される。開示の書き込み制御回路及び半導体装置によれば、電気的に1回限りの書き込みが行われる記憶素子への誤書き込みを抑制できる。以下、本発明の実施の形態を、図面を参照して説明する。なお、以下では電気的に書き込みを行うOTP素子の例として電気ヒューズ素子を用いた例を示すが、これに限定されず、たとえば、トランジスタのゲート酸化膜に高電圧を印加して電気的に破壊することで書き込み状態となるOTP素子などを用いてもよい。第1の実施の形態図1は、第1の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。半導体装置1は、電気ヒューズ素子2、書き込みトランジスタ3、書き込み制御回路10を有している。また、書き込み制御回路10は、入力部11、書き込み制御部12を有している。電気ヒューズ素子2と書き込みトランジスタ3は、たとえば、図示しないテスタ回路から書き込み電圧が印加される端子VBと、接地電位基準電位である接地端子VSS間に接続されている。電気ヒューズ素子2としては、ポリシリコン層上に形成されたシリサイド層を利用したものや、メタルヒューズなどが用いられる。電気ヒューズ素子2の抵抗値が200Ωで、10mAの電流が流れると切断される場合、書き込み電圧として、たとえば、2.4Vが印加される。書き込みトランジスタ3は、書き込み制御部12からの制御信号を受け、電気ヒューズ素子2へ電流を流すか否かを制御する。書き込みトランジスタ3は、図1の例では、nチャネル型MOSFETMetalOxideSemiconductorFieldEffectTransistor以下nMOSと略すとしている。図1に示す例では、電気ヒューズ素子2の一方の端子は、書き込み電圧が印加される端子VBに接続され、他方の端子は、書き込みトランジスタ3の一方の入出力端子ドレインに接続されている。書き込みトランジスタ3の他方の入出力端子ソースは、接地端子VSSに接続されており、制御端子ゲートには、書き込み制御部12からの制御信号が入力される。書き込み制御回路10において、入力部11は、端子WEを介して、図示しないテスタ回路から、書き込み信号たとえば、WE信号を入力する。入力部11は、たとえば、バッファ回路を有している。また、入力部11は、書き込み信号を電源電圧の電位レベルから、書き込み電圧の電位レベルに昇圧するレベルシフタを備えていてもよい。書き込み制御部12は、たとえば、分周回路群または計数回路以下カウンタと呼ぶを有し、入力部11に入力された書き込み信号のパルス数が所定数に達するまで、電気ヒューズ素子2への書き込みを無効状態にする。書き込み制御部12の例については後述する。以下、半導体装置1の動作を説明する。書き込みを行う際、端子VBに、電源電圧たとえば、1.2V程度に対して比較的高い電位レベルたとえば、2.4V程度の書き込み電圧が印加される。そして、一定のパルス幅の複数パルスの書き込み信号が所定の間隔で、端子WEを介して、入力部11に入力される。書き込み制御部12は、入力部11に入力された書き込み信号のパルス数が所定数に達するまで、書き込みトランジスタ3のゲートを、LLowレベルの電位に固定させておき、電気ヒューズ素子2への書き込みを無効状態にしておく。書き込み信号のパルス数が所定数に達すると、書き込み制御部12は、書き込みトランジスタ3の制御端子に、HHighレベルの一定のパルス幅の制御信号を入力し、書き込みトランジスタ3をオンさせる。これにより、制御信号がHレベルのパルス幅の期間、書き込み電圧による電流が電気ヒューズ素子2に流れ、切断が行われ、電気ヒューズ素子2は書き込み状態となる。書き込み信号のパルス数が所定数に達するまで、書き込みを無効状態にすることで、書き込み信号の信号線にノイズやグリッジのような連続性の少ないパルスがのっても、これらのパルスにより直ちに書き込みトランジスタ3がオンすることが抑制される。したがって、電気ヒューズ素子2への誤書き込みが抑制される。以下、第2、第3の実施の形態として書き込み制御回路の例をより詳細に説明する。第2の実施の形態図2は、第2の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。第1の実施の形態の半導体装置1と同様の要素については、同一符号を付し説明を省略する。第2の実施の形態の半導体装置1aにおいて、書き込み制御回路10aは、入力部11a、書き込み制御部12aを有している。入力部11aは、バッファ回路21,22、レベルシフタ23,24を有している。バッファ回路21,22は、電源電圧が印加される端子VDDと、接地端子VSSに接続されている。レベルシフタ23,24は、端子VDDと接地端子VSSに接続されるとともに、書き込み電圧が印加される端子VBに接続されている。入力部11aにおいて、端子WEを介してバッファ回路21に入力される書き込み信号は、レベルシフタ23によって、電源電圧たとえば、1.2V程度の信号レベルから、書き込み電圧の信号レベルたとえば、2.4V程度に昇圧される。比較的高い書き込み電圧が印加される書き込みトランジスタ3や、書き込み制御部12a内の図示しないトランジスタには、厚いゲート酸化膜たとえば、8nm程度が用いられるため、それらのトランジスタを十分オンさせるために上記のような昇圧が行われる。端子RSTを介してバッファ回路22に入力されるリセット信号も同様に、レベルシフタ24によって昇圧される。リセット信号は、書き込み電圧の印加時に、半導体装置1a内の図示しないリセット信号生成部で生成されるものを用いてもよいが、書き込み電圧と同様に、テスタから入力するようにしてもよい。書き込み制御部12aは、分周回路群25、抵抗27、コンデンサ28、AND回路26を有している。分周回路群25は、複数段の分周回路フリップフロップまたはラッチ回路などを有し、レベルシフタ23で昇圧された書き込み信号のパルス数が所定数に達すると、分周された書き込み信号を出力する。分周された書き込み信号は、端子WEから入力された書き込み信号よりも広いパルス幅をもつ。分周回路群25の各分周回路は、レベルシフタ24で昇圧されたリセット信号によりリセットされる。なお、分周回路群25は、端子VBと接地端子VSSに接続されている。抵抗27の一端は端子VBに接続され、他端は、コンデンサ28の一端に接続されている。コンデンサ28の他端は接地端子VSS間に接続されている。AND回路26の一方の入力端子は、抵抗27とコンデンサ28間のノードに接続され、他方の入力端子は、分周回路群25の出力端子に接続されている。AND回路26の出力端子は、書き込みトランジスタ3の制御端子に接続されている。抵抗27、コンデンサ28、AND回路26は、書き込み電圧の投入時に、リセット信号で内部回路が安定化するまで、書き込みトランジスタ3の制御端子の電位レベルをLレベルに固定し、分周回路群25からの信号を伝搬しないように制御している。制御端子の電位レベルをLレベルに固定しておく期間は、抵抗27とコンデンサ28による時定数と、AND回路26内の図示しないトランジスタの閾値電圧に応じて決まる。図3は、分周回路群の一例を示す図である。分周回路群25は、たとえば、それぞれ1つのフリップフロップFF1,...,FFn-1,FFnを備えたn段の分周回路25-1,...,25-n-1,25-nを有する。なお、図3では、n=3以上の場合について示されているが、n=2であってもよい。分周回路25-1のフリップフロップFF1のクロック端子Cは、レベルシフタ23の出力端子と接続されている。分周回路25-1の出力は、フリップフロップFF1の出力端子Qから取り出される。後段のフリップフロップのクロック端子Cは、前段のフリップフロップの出力端子Q、または反転出力端子/Qに接続されている。たとえば、図3の例では、分周回路25-nのフリップフロップFFnのクロック端子Cは、前段の分周回路25-n-1のフリップフロップFFn-1の反転出力端子/Qに接続されている。また、各分周回路25-1~25-nのフリップフロップFF1~25-nのデータ端子Dと反転出力端子/Qは接続されており、リセット端子Rは、レベルシフタ24の出力端子と接続されている。以下、第2の実施の形態の半導体装置1aの動作を説明する。通常の書き込みを行う際、端子VBに、電源電圧たとえば、1.2V程度に対して比較的高い電位レベルたとえば、2.4V程度の書き込み電圧が印加される。書き込み電圧の投入時の始めの一定期間、RST端子を介して、たとえば、Hレベルのリセット信号が入力部11aに入力される。リセット信号は、バッファ回路22及びレベルシフタ24で処理された後、分周回路群25のフリップフロップFF1~FFnのリセット端子Rに入力される。これにより、分周回路群25のフリップフロップFF1~FFnは初期化され、最後段の分周回路25-nのフリップフロップFFnの出力端子Qの信号レベルはLレベルとなる。そのため、AND回路26の出力信号はLレベルとなり、書き込みトランジスタ3は、オフ状態となる。一定のパルス幅の複数パルスの書き込み信号が所定の間隔で、端子WEを介して入力部11aに入力されると、書き込み信号は、バッファ回路21及びレベルシフタ23で処理される。処理された書き込み信号は、分周回路群25の初段の分周回路25-1のフリップフロップFF1のクロック端子Cに入力される。その後、フリップフロップFF1のクロック端子Cに、書き込み信号のパルスが入力されるたびに、分周回路群25において前段のフリップフロップで保持されたデータ、または信号レベルが反転されたデータが後段のフリップフロップに取り込まれていく。初段のフリップフロップFF1に、所定数のパルス数の書き込み信号が入力されると、分周回路群25の最後段の分周回路25-nのフリップフロップFFnの出力端子Qの信号レベルはHレベルになる。このとき、抵抗27とコンデンサ28間のノードの信号レベルがHレベルになっていると、AND回路26はHレベルの制御信号を出力し、書き込みトランジスタ3はオン状態となる。これにより、電気ヒューズ素子2に、端子VBに印加される書き込み電圧による電流が流れ、切断が開始される。その後、書き込み信号のパルスが、さらに所定数、入力部11aで処理されて分周回路群25に入力されると、最後段の分周回路25-nのフリップフロップFFnの出力端子Qの信号レベルはLレベルになる。これにより、AND回路26が出力する制御信号はLレベルとなり、書き込みトランジスタ3はオフする。そのため、電気ヒューズ素子2への電流の供給が遮断される。すなわち、書き込み制御部12aは、分周回路群25によって、書き込み信号のパルス幅よりも広いパルス幅の信号を出力し、そのパルス幅の期間、書き込みトランジスタ3をオンさせる。書き込み信号のパルス幅は、初段のフリップフロップFFを動作可能にする程度以上の幅であり、たとえば、数十ps以上のものが適用される。分周回路群25が出力する信号のパルス幅は、たとえば、数ms程度とする。以下、分周回路群25が、2段の分周回路を備える場合と4段の分周回路を備える場合を例にして、さらに、半導体装置1aの動作を詳細に説明する。図4は、2段の分周回路を備えた分周回路群の例を示す図である。分周回路群25aは、2つの分周回路25a-1,25a-2を備えている。分周回路25a-1のフリップフロップFF1のクロック端子C1は、レベルシフタ23の出力端子に接続されている。分周回路25a-2のフリップフロップFF2は、前段の分周回路25a-1のフリップフロップFF1の反転出力端子/Q1を、自身のクロック端子C2に接続している。また、出力端子Q2は、AND回路26の入力端子A2に接続されている。なお、フリップフロップFF1,FF2において、データ端子D1,D2と反転出力端子/Q2は接続されており、リセット端子R1,R2は、レベルシフタ24の出力端子に接続されている。図5は、2段の分周回路を備えた分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。図5では、入力部11aで処理されたリセット信号と、図4に示した分周回路25a-1,25a-2の各フリップフロップFF1,FF2の各端子における信号と、AND回路26の各端子における信号の変化が示されている。なお、AND回路26の入力端子A1については、2種類図示されている。このうち下側が抵抗27とコンデンサ28間のノードの電位の変化を示し、上側は、その電位がAND回路26内のトランジスタの閾値電圧Vth以下の場合をLレベル、閾値電圧Vthを超える場合をHレベルとした場合について示している。また、図中の黒塗りの領域は、信号が不定の期間を示している。書き込み電圧については図示を省略しているが、端子VBに印加されているものとする。フリップフロップFF1,FF2のリセット端子R1,R2に、Hレベルのリセット信号が入力されると、出力端子Q1,Q2の信号レベルはLレベルとなり、反転出力端子/Q1,/Q2の信号レベルはHレベルとなるタイミングt1。なお、反転出力端子/Q2については図示を省略している。反転出力端子/Q1,/Q2は、データ端子D1,D2に接続されているので、データ端子D1,D2の信号レベルはHレベルとなるタイミングt2。入力端子A1の信号レベルは、書き込み電圧が投入されてから、AND回路26内のトランジスタの閾値電圧Vthと、抵抗27とコンデンサ28による時定数に基づいた期間が経過すると、Hレベルになるタイミングt3。リセット信号がLレベルになった後、書き込み信号が入力され、クロック端子C1の信号レベルがHレベルになるとタイミングt4、データ端子D1の信号レベルがHレベルであるので、出力端子Q1の信号レベルはHレベルに変わる。このときフリップフロップFF1の反転出力端子/Q1の信号レベルはLレベルに変わるので、データ端子D1及びフリップフロップFF2のクロック端子C2の信号レベルもLレベルとなる。書き込み信号の次のパルスが入力され、フリップフロップFF1のクロック端子C1の信号レベルがHレベルになるとタイミングt5、データ端子D1の信号レベルがLレベルであるので、出力端子Q1の信号レベルはLレベルに変わる。このときフリップフロップFF1の反転出力端子/Q1の信号レベルはHレベルに変わるので、データ端子D1及びフリップフロップFF2のクロック端子C2の信号レベルもHレベルとなる。フリップフロップFF2のクロック端子C2の信号レベルがHレベルになると、データ端子D2の信号レベルがHレベルであるので、出力端子Q2の信号レベルはHレベルに変わるタイミングt6。このときフリップフロップFF2の反転出力端子/Q2の信号レベルはLレベルに変わるので、データ端子D2の信号レベルもLレベルとなる。上記のように、分周回路群25aの出力である分周回路25a-2のフリップフロップFF2の出力端子Q2の信号レベルがHレベルになると、AND回路26の入力端子A2の信号レベルがHレベルとなる。このときAND回路26の入力端子A1の信号レベルもHレベルであるので、AND回路26の出力端子Xの信号レベルは、Hレベルになるタイミングt7。これにより、書き込みトランジスタ3がオンし、電気ヒューズ素子2に端子VBに印加された書き込み電圧に応じた電流が流れ始める。書き込み信号として、さらに2つのパルスが入力され、初段のフリップフロップFF1のクロック端子C1の信号レベルがHレベルになるとタイミングt8、データ端子D1の信号レベルがLレベルであるので、出力端子Q1の信号レベルはLレベルに変わる。このときフリップフロップFF1の反転出力端子/Q1の信号レベルはHレベルに変わるので、データ端子D1及びフリップフロップFF2のクロック端子C2の信号レベルもHレベルとなる。このとき、フリップフロップFF2のデータ端子D2の信号レベルはLレベルであるので、出力端子Q2の信号レベルはLレベルに変わるタイミングt9。出力端子Q2の信号レベルがLレベルに変わると、反転出力端子/Q2の信号レベルがHレベルに変わるので、データ端子D2の信号レベルもHレベルとなる。分周回路25a-2のフリップフロップFF2の出力端子Q2の信号レベルがLレベルになると、AND回路26の入力端子A2の信号レベルがLレベルとなる。したがって、AND回路26の出力端子Xの信号レベルは、Lレベルになるタイミングt10。これにより、書き込みトランジスタ3はオフし、電気ヒューズ素子2への電流の供給が遮断される。したがって、本例では、タイミングt7~t10の期間が、書き込みトランジスタ3がオンする期間となる。以上のような2段の分周回路25a-1,25a-2を用いた場合、書き込み信号のパルス数が2つになると、最後段の分周回路25a-2のフリップフロップFF2の出力端子Q2の信号レベルがHレベルとなり、書き込みが有効状態となる。そのため、タイミングt4~t5間にある斜線部で示された1つの書き込み信号のパルスが入力されただけでは、分周回路群25aからはパルスが発生されず、書き込みは無効状態のままとなる。図6は、4段の分周回路を備えた分周回路群の例を示す図である。分周回路群25bは、4つの分周回路25b-1,25b-2,25b-3,25b-4を備えている。各分周回路25b-1~25b-4は、フリップフロップFF1~FF4を有している。各フリップフロップFF1~FF4は、クロック端子C1,C2,C3,C4、データ端子D1,D2,D3,D4、出力端子Q1,Q2,Q3,Q4、反転出力端子/Q1,/Q2,/Q3,/Q4、リセット端子R1,R2,R3,R4を有している。分周回路25b-2~25b-4のフリップフロップFF2~FF4は、それぞれ前段の分周回路25b-1~25b-3のフリップフロップFF1~FF3の反転出力端子/Q1,/Q2,/Q3を、自身のクロック端子C2,C3,C4に接続している。図7は、4段の分周回路を備えた分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。図7では、入力部11aで処理されたリセット信号と、図6に示した分周回路25b-1~25b-4の各フリップフロップFF1~FF4の各端子における信号と、AND回路26の各端子における信号の変化が示されている。各分周回路25b-1~25b-4の動作は、2段の場合とほぼ同様であるが、4段にすることによって、分周回路群25bからHレベルの信号が出力されるのに要する書き込み信号のパルス数が増加する。図7の例では、書き込み信号のHレベルの8つのパルスが入力されるとタイミングt12、分周回路群25bの最後段のフリップフロップFF4の出力端子Q4の信号レベルがHレベルに立ち上がるタイミングt13。そして、AND回路26の出力端子Xの信号レベルがHレベルになるタイミングt14。すなわち、最初の書き込み信号のパルスが入力されるタイミングt11から、タイミングt12までの期間で、斜線部で示された7つの書き込み信号のパルスが入力されただけでは、分周回路群25bからはパルスが発生されず、書き込みは無効状態のままである。そのため、これら7つの書き込み信号のパルスの何れかが、ノイズまたはグリッジによるものであっても、そのパルスによって直ちに書き込みトランジスタ3がオンして電気ヒューズ素子2に電流が流れることはない。つまり、分周回路の段数を増やすことで、ノイズやグリッジにより電気ヒューズ素子2に電流が流れてしまうことを、さらに抑制できる。なお、図7では図示を省略しているが、タイミングt12で入力された書き込み信号のパルスの後、さらに8つのパルスが入力されると、AND回路26の出力端子Xの信号レベルがLレベルになる。出力端子Xの信号レベルがHレベルになるタイミングから、Lレベルになるタイミングまでが、出力端子Xから出力される書き込みトランジスタ3の制御信号のパルス幅となり、書き込みトランジスタ3をオンさせる期間となる。分周回路の段数を増やすことで、ノイズによりパルス数が多少変わっても、書き込みトランジスタ3をオンさせる制御信号のパルス幅の変動が少なくなり、安定した書き込みが可能になる。ところで、図6の分周回路群25bでは、初段以外全ての分周回路25b-2~25b-4のフリップフロップFF2~FF4のクロック端子C2~C4には、前段のフリップフロップFF1~FF3の反転出力端子/Q1~/Q3が接続されている。しかし、このような構成に限定されない。図8は、4段の分周回路を備えた分周回路群の他の例を示す図である。分周回路群25cは、4つの分周回路25c-1,25c-2,25c-3,25c-4を備えている。図6に示した分周回路群25bと異なり、最後段の分周回路25c-4のフリップフロップFF4だけ、クロック端子C4に前段のフリップフロップFF3の反転出力端子/Q3が接続されている。他の分周回路25c-2,25c-3のフリップフロップFF2,FF3のクロック端子C2,C3には、それぞれ、前段のフリップフロップFF1,FF2の出力端子Q1,Q2が接続されている。図9は、図8に示した4段の分周回路を備えた他の分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。図9では、入力部11aで処理されたリセット信号と、図8に示した分周回路25c-1~25c-4の各フリップフロップFF1~FF4の各端子における信号と、AND回路26の各端子における信号の変化が示されている。フリップフロップFF2,FF3のクロック端子C2,C3に、前段のフリップフロップFF1,FF2の出力端子Q1,Q2を接続したことで、出力端子Q2,Q3の信号レベルがHレベルになるタイミングが早まるタイミングt16,t17。したがって、分周回路群25cの出力フリップフロップFF4の出力端子Q4の信号レベルがHレベルになるタイミングも早まるタイミングt19。この場合、最初の書き込み信号のパルスが入力されるタイミングt15から、5つ目のパルスが入力されるタイミングt18までの期間の、斜線部で示された4つのパルスが入力されただけでは、分周回路群25bからはパルスが発生されない。このように、分周回路群において、段数のほかに、後段のフリップフロップのクロック端子に、前段のフリップフロップの出力端子を接続するか、反転出力端子を接続するかでも、書き込みトランジスタ3をオンするのに要する書き込み信号のパルス数が変わる。n段の分周回路群において、全ての後段のフリップフロップのクロック端子に、前段のフリップフロップの反転出力端子を接続した場合、書き込みトランジスタ3にHレベルのパルスが伝達されるまでに要するパルス数N1は、N1=2となる。よって、2-1が無効としうるパルス数となる。たとえば、図6で示した4段の分周回路群25bでは、N1=2=8となり、無効としうるパルス数は、2-1=8-1=7となり、図7の斜線部で示した7つのパルスが無効としうるパルスとなる。一方、最後段の後段のフリップフロップのクロック端子にだけ、前段のフリップフロップの反転出力端子を接続した場合、書き込みトランジスタ3にHレベルのパルスが伝達されるまでに要するパルス数N2は、N2=21となる。ここで、n≧3であるn=2の場合は、上記のN1=2の式で求まる。よって、2が無効としうるパルス数となる。たとえば、図8で示した4段の分周回路群25cでは、N2=21=5となり、無効としうるパルス数は、2=4となり、図9の斜線部で示した4つのパルスが無効としうるパルスとなる。上記のような、無効としうるパルスを得るために、分周回路群において、少なくとも1段の分周回路では、クロック端子に、前段のフリップフロップの反転出力端子を接続すればよい。以上のように、第2の実施の半導体装置1aでは、分周回路群25により、書き込み信号のパルス数が所定数に達するまで、書き込みトランジスタ3にHレベルのパルスが伝達されないようにして、書き込みを無効状態にしている。これにより、書き込み信号の信号線にノイズやグリッジのような連続性の少ないパルスがのっても、これらのパルスにより直ちに書き込みトランジスタ3がオンすることが抑制される。したがって、電気ヒューズ素子2への誤書き込みが抑制される。ところで、前述の分周回路群25から出力されるHレベルのパルスのパルス幅は、分周回路の段数などによって決まるが、書き込み信号の信号線にノイズなどによる意図しないパルスがのると変動する。そのため、分周回路群25と書き込みトランジスタ3間に、分周回路群25の出力信号の最初のエッジを検出すると所定のパルス幅の制御信号を生成する回路を設けることで、安定したパルス幅の制御信号を書き込みトランジスタ3に供給することができる。図10は、パルス生成回路を有した書き込み制御回路の一例を示す図である。図2に示した半導体装置1aと同様の要素については同一符号を付している。図10の半導体装置1bにおいて、書き込み制御回路10bの書き込み制御部12bは、分周回路群25とAND回路26の間に、パルス生成回路30を備えている。パルス生成回路30は、たとえば、チョッパー回路であり、AND回路31と、インバータ回路32-1,32-2,...,32-mを有している。図10では3つ以上のインバータ回路32-1~32-mの例を示しているが、mは1以上の奇数である。なお、パルス生成回路30は、書き込み電圧が印加される端子VBと、接地端子VSSに接続されている。図11は、パルス生成回路の動作例を示すタイミングチャートである。図11では、分周回路群25からの出力信号AND回路31の一方の入力端子への入力信号と、インバータ回路32-mから出力信号AND回路31の他方の入力端子への入力信号と、AND回路31からの出力信号の変化が示されている。分周回路群25からの出力信号がLレベルの状態では、インバータ回路32-mの出力信号はHレベルとなっている。分周回路群25からの出力信号がLからHレベルに変化するタイミングt21では、インバータ回路32-1~32-mによる遅延時間のため、インバータ回路32-mの出力はHレベルのままである。そのため、AND回路31の出力信号は、Hレベルとなる。インバータ回路32-1~32-mによる遅延時間が経過して、インバータ回路32-mの出力信号がLレベルに変化するとタイミングt22、AND回路31の出力信号はLレベルに変わる。分周回路群25の出力信号のパルスは、タイミングt23で信号レベルがLレベルに変化するまでとなるが、パルス生成回路30を用いることで、タイミングt21~t22のパルス幅をもつパルスに整形され、AND回路26に供給される。分周回路群25から出力されるパルスのパルス幅タイミングt21~t23は、書き込み信号の信号線にノイズがのると、変動する可能性がある。しかし、上記のようなパルス生成回路30を設け、分周回路群25の出力信号の変化からパルスを生成することで、安定したパルス幅の信号を書き込みトランジスタ3に供給することができる。これにより、電気ヒューズ素子2において、一定の電流量での安定した書き込みが可能になる。なお、上記のパルス生成回路30は、簡単な例を示したものであり、他の回路によって実現するようにしてもよい。ところで、分周回路群25内のフリップフロップFF1~FFnには、ノイズやグリッジによるパルスが保持されることもあるので、所定期間ごとにリセットすることが望ましい。図12は、フリップフロップのリセット機能を有した書き込み制御部の一例を示す図である。図2に示した半導体装置1a、図3に示した分周回路群25と同様の要素については同一符号を付している。書き込み制御部12cは、分周回路群25、AND回路26、抵抗27、コンデンサ28の他に、信号生成回路35とOR回路36を有している。信号生成回路35は、レベルシフタ23の出力端子に接続されており、昇圧された最後の書き込み信号のパルスが入力されてから、所定期間後に分周回路群25の信号値を初期化させるリセット信号を生成して出力する。OR回路36は、一方の入力端子をレベルシフタ24に接続し、他方の入力端子を信号生成回路35の出力端子に接続し、出力端子を分周回路25-1~25-nのフリップフロップFF1~FFnのリセット端子Rに接続している。レベルシフタ24からHレベルのリセット信号が入力されるか、信号生成回路35で生成されたHレベルのリセット信号が入力されると、OR回路36は、何れかのリセット信号を、フリップフロップFF1~FFnのリセット端子Rに供給する。図13は、信号生成回路の一例を示す図である。信号生成回路35は、インバータ回路40,41、チョッパー回路42、コンデンサ43を有している。インバータ回路40は、pチャネル型MOSFET以下pMOSと略す40aと、nMOS40bによるCMOSComplementaryMOSを備えている。インバータ回路41もpMOS41aと、nMOS41bを有しており、同様の回路になっている。インバータ回路40において、pMOS40aは、nMOS40bの電流駆動能力よりも大きいものが用いられる。チョッパー回路42は、AND回路42a、インバータ回路42b1,42b2,...,42bmを有している。mは1以上の奇数である。AND回路42aの一方の入力端子にはインバータ回路41の出力端子が接続され、他方の入力端子には、インバータ回路42bmの出力端子が接続されている。インバータ回路40,41とチョッパー回路42は、端子VBと接地端子VSSに接続されている。コンデンサ43の一端は、インバータ回路40とインバータ回路41との間のノードに接続され、他端は接地端子VSSに接続されている。図14は、信号生成回路の動作例を示すタイミングチャートである。図14では、レベルシフタ23から出力される書き込み信号と、図13の信号生成回路35において、コンデンサ43の電圧、インバータ回路41の出力信号、インバータ回路42bmの出力信号、AND回路42aの出力信号の変化が示されている。書き込み信号のパルスが立ち上がるとタイミングt25、コンデンサ43の電圧は、pMOS40aの電流駆動能力が大きいため早期に立ち上がる。これにより、インバータ回路41の出力信号がLレベルとなる。また、チョッパー回路42内では、インバータ回路42b1~42bmにより、インバータ回路41の出力信号が遅延及び反転されて、最後段のインバータ回路42bmの出力信号がHレベルに反転するタイミングt26。nMOS40bの電流駆動能力が小さいため、コンデンサ43の電圧は、下降するのに時間を要し、書き込み信号のパルスが連続して入力されている場合には、インバータ回路41がLレベルと判定する閾値電圧Vthまで下がらない。書き込み信号のパルスが停止して、所定の時間pMOS40aとnMOS40bの電流駆動能力と、コンデンサ43の容量で事前に設定可能が経過するとタイミングt27、コンデンサ43の電圧は閾値電圧Vth以下となる。そのため、インバータ回路41の出力信号はHレベルに反転する。このとき、インバータ回路42bmの出力信号はHレベルのままなので、AND回路42aの出力信号はHレベルに反転する。インバータ回路42b1~42bmによる遅延時間が経過した後、インバータ回路42bmの出力信号がLレベルに立ち下がるとタイミングt28、AND回路42aの出力信号もLレベルに立ち下がる。このAND回路42aの出力信号がLレベルに立ち下がるまでのHレベルのパルスが、リセット信号となる。その後、再び書き込み信号のパルスが入力されるとタイミングt29、コンデンサ43の電圧が立ち上がり、以下同様の動作が行われる。図15は、フリップフロップのリセット機能を有した書き込み制御部の動作例を示すタイミングチャートである。図15では、図12に示したような書き込み制御部12cにおいて、n=3の場合の分周回路群25を用い、最後段のフリップフロップのクロック端子のみに前段のフリップフロップの反転出力端子を接続した回路の各部の信号の例が示されている。リセット信号は、3段の各フリップフロップのリセット端子に入力される信号を示している。また、D1、C1、Q1は初段のフリップフロップのデータ端子、クロック端子、出力端子を示し、D2、C2、Q2は、次段のフリップフロップのデータ端子、クロック端子、出力端子を示している。D3、C3、Q3は、最後段のフリップフロップのデータ端子、クロック端子、出力端子を示している。図15では、これらの各端子における信号の変化が示されている。クロック端子C1における信号は、レベルシフタ23から出力された書き込み信号を示している。この書き込み信号のパルスの入力が停止されタイミングt30、所定時間経過すると、図14に示された動作により信号生成回路35からHレベルの信号が出力される。これにより、OR回路36を介して、Hレベルのリセット信号が、各フリップフロップのリセット端子に入力されるタイミングt31。Hレベルのリセット信号が各フリップフロップのリセット端子に入力されることによって、各段のフリップフロップの出力端子Q1,Q2,Q3における信号はLレベルとなり、初期化される。図15の例では、出力端子Q3からHレベルの信号が出力され、電気ヒューズ素子2への書き込みが行われた後に、分周回路群25の信号値を初期化するようにしている。このような書き込み制御部12cを用いることで、たとえば、書き込みが行われる前に、ノイズによるパルスが分周回路群25内のフリップフロップFF1~FFnに保持されてしまっていても、所定時間後に初期化できる。そのため、その後に正常な書き込み信号によるパルスが入力された場合に、意図しないパルス数で書き込みが発生することを抑制でき、安定な書き込みを行うことが可能になる。図16は、フリップフロップのリセット機能を有した書き込み制御部の他の例を示す図である。図12に示した書き込み制御部12cと同様の要素については同一符号を付している。図16に示す書き込み制御部12dにおいて、信号生成回路35aは、レベルシフタ23で昇圧された書き込み信号、レベルシフタ24で昇圧されたリセット信号の他、端子CKから入力され、レベルシフタ45で昇圧されたクロック信号を入力する。クロック信号は、たとえば、半導体装置1a,1b内の図示しないクロック生成部から供給されるシステムクロックである。また、テスタから供給されるクロック信号を用いてもよい。信号生成回路35aは、クロック信号をカウントし、昇圧された書き込み信号のパルスまたはリセット信号が所定期間入力されないと、新たにリセット信号を生成して出力する。図17は、図16の信号生成回路の一例を示す図である。信号生成回路35aは、フリップフロップFFa,FFb,FFc、OR回路50、ExOR回路51,52、AND回路53,54を有している。フリップフロップFFaの反転出力端子/Qaは、データ端子Daに接続されている。フリップフロップFFaの出力端子Qaは、ExOR回路51の一方の入力端子、AND回路53の一方の入力端子及びAND回路54の第1の入力端子に接続されている。ExOR回路51の他方の入力端子は、フリップフロップFFbの出力端子Qbに接続されており、ExOR回路51の出力端子はフリップフロップFFbのデータ端子Dbに接続されている。フリップフロップFFbの出力端子Qbは、さらにAND回路53の他方の入力端子と、AND回路54の第2の入力端子に接続されている。AND回路53の出力端子はExOR回路52の一方の入力端子に接続されている。ExOR回路52の他方の入力端子は、フリップフロップFFcの出力端子Qcに接続されており、ExOR回路52の出力端子はフリップフロップFFcのデータ端子Dcに接続されている。フリップフロップFFcの出力端子Qcは、さらにAND回路54の第3の入力端子に接続されている。AND回路54の出力端子は、OR回路36の一方の入力端子に接続されている。なお、フリップフロップFFb,FFcの反転出力端子/Qb,/Qcは開放されている。また、フリップフロップFFa,FFb,FFcのクロック端子Ca,Cb,CcはOR回路50の出力端子に接続されている。OR回路50は、レベルシフタ23で昇圧された書き込み信号と、レベルシフタ24で昇圧されたリセット信号のOR論理を出力する。上記の信号生成回路35aの要素のうち、フリップフロップFFa,FFb,FFc、ExOR回路51,52、AND回路53によって、同期式3ビット8進カウンタの機能が実現される。図18は、図17に示された信号生成回路の動作例を示すタイミングチャートである。図18では、レベルシフタ23,24,45によって昇圧された書き込み信号、リセット信号、クロック信号と、フリップフロップFFa,FFb,FFcの各端子の信号と、信号生成回路35aの出力信号の変化が示されている。Hレベルのリセット信号により信号生成回路35aの各部の状態が確定し、リセット信号がLレベルとなった後、クロック信号の投入が開始されるタイミングt40。このとき、フリップフロップFFaにおいて、データ端子Daの信号レベルはHレベルであるから、出力端子Qaの信号レベルがHレベルに立ち上がる。フリップフロップFFb,FFcの出力端子Qb,Qcの信号レベルはLレベルのままである。このときの状態は、Hレベルの信号レベルを1、Lレベルの信号レベルを0とし、出力端子Qaの信号レベルを最下位ビット、出力端子Qcの信号レベルを最上位ビットとすると、001という2進数のカウント値で表される。書き込み信号がHレベルに立ち上がるとタイミングt41、OR回路50の出力端子の信号レベルがHレベルになるので、フリップフロップFFa,FFb,FFcはリセットされる。これにより、フリップフロップFFaの出力端子Qaの信号レベルがLレベルになる。つまり、カウント値は000に戻る。書き込み信号がLレベルになり、クロック信号が立ち上がるとタイミングt42、再び出力端子Qaの信号レベルがHレベルに立ち上がる。つまりカウント値は001となる。このときExOR回路51の出力信号がHレベルになるので、次のクロック信号の立ち上がりタイミングt43に同期して、フリップフロップFFbの出力端子Qbの信号レベルがHレベルに立ち上がる。また、フリップフロップFFaの出力端子Qaの信号レベルがLレベルに立ち下がる。これにより、カウント値は、010となる。再び、書き込み信号がHレベルに立ち上がるとタイミングt44、フリップフロップFFa,FFb,FFcはリセットされ、フリップフロップFFbの出力端子Qbの信号レベルがLレベルになり、カウント値は000に戻る。書き込み信号がLレベルになり、クロック信号が立ち上がるとタイミングt45、再びカウント動作が開始され、クロック信号の立ち上がりに同期して、001、010、011、100、101、110とカウント値が増加する。カウント値が111、すなわち、フリップフロップFFa,FFb,FFcの出力端子Qa,Qb,Qcの信号レベルが、Hレベルとなるとタイミングt46、AND回路54の出力信号はHレベルとなる。AND回路54の出力信号が、信号生成回路35aの出力信号となるので、図18に示すように信号生成回路35aの出力信号は、Hレベルとなる。次にクロック信号が立ち上がるとタイミングt47、出力端子Qa,Qb,QcがLレベルに初期化され、AND回路54の出力がLレベルとなる。これにより信号生成回路35aの出力信号はLレベルとなる。信号生成回路35aから出力されるHレベルの出力信号は、OR回路36を介して図16に示した各フリップフロップFF1~FFnに供給され、これらをリセットする。以上のような、信号生成回路35aを用いることで、たとえば、書き込みが行われる前に、ノイズによるパルスが分周回路群25内のフリップフロップFF1~FFnに保持されてしまっていても、所定時間後に初期化できる。そのため、その後に正常な書き込み信号によるパルスが入力された場合に、意図しないパルス数で書き込みが発生することを抑制でき、安定な書き込みを行うことが可能になる。また、信号生成回路35aは、クロック信号をカウントして、所定のカウント数図17の例では、2進数で111になったら、フリップフロップFF1~FFnをリセットするようにしている。クロック信号は、一定の周期を有しているので、書き込み信号の信号線にのる最後のパルスの立ち下がりから、リセット信号を出力するまでの時間を、より正確に設定できる。なお、上記では、同期式3ビット8進カウンタの機能を有した信号生成回路35aにより、カウント値が111になった場合に、Hレベルのリセット信号を出力するようにしているが、これに限定されない。クロック信号の周期と、正常な書き込み信号のパルスの周期の組み合わせに応じて、フリップフロップの段数を増やすなど適宜回路を変更して、書き込み信号の信号線にのる最後のパルスの立ち下がりから、リセット信号を出力するまでの時間を調整してもよい。なお、図12、図16に示した書き込み制御部12c,12dにおいて、図10に示したパルス生成回路30を設けるようにしてもよい。以上、説明してきた第2の実施の形態では、分周回路としてフリップフロップを用いた場合を例にしたが、これに限定されず、クロック端子に入力される信号に同期して、データ端子の信号をラッチし、トグル動作しうる回路であればよい。第3の実施の形態図19は、第3の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。第1の実施の形態の半導体装置1と同様の要素については、同一符号を付し説明を省略する。第3の実施の形態の半導体装置60において、書き込み制御回路61は、カウンタ62a、インバータ回路62bを備えた入力部62と、タイミング調整回路63a、AND回路63bを備えた書き込み制御部63と、レベルシフタ64を有している。カウンタ62aは、端子WEから入力される書き込み信号のパルス数をカウントし、そのカウント値の少なくとも一部たとえば、最上位ビットを、書き込み制御部63に供給する。このカウンタ62aから出力される信号が、所定のカウント値まで書き込み信号を無効にする制御信号となる。カウンタ62aにおけるカウント値は、端子RSTから入力されるリセット信号によりリセットされる。なお、第3の実施の形態の書き込み制御回路61に供給される書き込み信号のパルス幅は、第2の実施の形態で用いるものより、広いものが用いられる。インバータ回路62bは、端子RSTから入力されるリセット信号の信号レベルを反転して、書き込み制御部63に供給する。タイミング調整回路63aは、たとえば、偶数段のインバータ回路を有し、端子WEから入力される書き込み信号を遅延させて、AND回路63bに入力されるタイミングを調整する。なお、特にタイミング調整を行わなくてもよい場合は、タイミング調整回路63aはなくてもよい。AND回路63bは、タイミング調整回路63aを介した書き込み信号と、カウンタ62aからの制御信号と、インバータ回路62bで信号レベルが反転されたリセット信号とを入力し、これらのAND論理の結果を出力する。なお、図示を省略しているが、入力部62と書き込み制御部63の各部は、端子VDDと接地端子VSSに接続され、電源電圧が供給される。レベルシフタ64は、AND回路63bの出力信号を、電源電圧の電位レベルから、書き込み電圧の電位レベルに昇圧する。図20は、カウンタの一例を示す図である。図20に示すカウンタ62aは、同期式3ビット8進カウンタの機能を有するものであり、フリップフロップFFd,FFe,FFf、ExOR回路70,71、AND回路72を有している。フリップフロップFFd,FFe,FFfのクロック端子Cd,Ce,Cfは、端子WEと接続されており、書き込み信号が入力される。フリップフロップFFdの反転出力端子/Qdは、データ端子Ddに接続されている。フリップフロップFFdの出力端子Qdは、ExOR回路70の一方の入力端子、AND回路72の一方の入力端子に接続されている。ExOR回路70の他方の入力端子は、フリップフロップFFeの出力端子Qeに接続されており、ExOR回路70の出力端子はフリップフロップFFeのデータ端子Deに接続されている。フリップフロップFFeの出力端子Qeは、さらにAND回路72の他方の入力端子に接続されている。AND回路72の出力端子はExOR回路71の一方の入力端子に接続されている。ExOR回路71の他方の入力端子は、フリップフロップFFfの出力端子Qfに接続されており、ExOR回路71の出力端子はフリップフロップFFfのデータ端子Dfに接続されている。フリップフロップFFfの出力端子Qfは、図19に示した書き込み制御部63のAND回路63bの入力端子の1つに接続されている。なお、フリップフロップFFe,FFfの反転出力端子/Qe,/Qfは開放されている。また、各フリップフロップFFd,FFe,FFfのリセット端子Rd,Re,Rfは端子RSTに接続されている。図21は、第3の実施の形態の半導体装置の動作例を示すタイミングチャートである。図21では、カウンタ62aとして、図20に示したような同期式3ビット8進カウンタを用いた場合の各部の信号の変化が示されている。上から、リセット信号、書き込み信号、フリップフロップFFdのデータ端子Dd及び出力端子Qd、フリップフロップFFe,FFfの出力端子Qe,Qfの変化の一例が示されている。さらに、タイミング調整後の書き込み信号、カウンタ62aから出力される制御信号、インバータ回路62bによって信号レベルが反転されたリセット信号、書き込み制御部63の出力信号の変化の一例が示されている。図21の例では、Hレベルのリセット信号によりカウンタ62aの各部の状態が確定し、リセット信号がLレベルとなった後、書き込み信号の投入が開始されているタイミングt50。このタイミングt50では、フリップフロップFFdにおいて、データ端子Ddの信号レベルはHレベルであるから、出力端子Qdの信号レベルがHレベルに立ち上がる。フリップフロップFFe,FFfの出力端子Qe,Qfの信号レベルはLレベルのままである。このとき、Hレベルを1、Lレベルを0とし、出力端子Qdの信号レベルを最下位ビット、出力端子Qfの信号レベルを最上位ビットとすると、カウント値は001となる。また、このときExOR回路70の出力がHレベルになるので、次の書き込み信号の立ち上がりタイミングt51に同期して、フリップフロップFFeの出力端子Qeの信号レベルがHレベルに立ち上がる。また、フリップフロップFFdの出力端子Qdの信号レベルがLレベルに立ち下がる。これにより、カウント値は、010となる。次の書き込み信号の立ち上がりタイミングt52では、フリップフロップFFdのデータ端子Ddの信号レベルはHレベルであるから、出力端子Qdの信号レベルがHレベルに立ち上がる。これにより、カウント値は、011となる。上記のように出力端子Qd,Qeの信号レベルがともにHレベルになると、AND回路72の出力はHレベルとなり、ExOR回路71の出力はHレベルとなる。これにより、フリップフロップFFfの出力端子Qfの信号レベルは、次の書き込み信号の立ち上がりタイミングt53に同期して、Hレベルに立ち上がる。このとき、フリップフロップFFd,FFeの出力端子Qd,Qeの信号レベルは、Lレベルとなるので、カウント値は、100となる。その後も、書き込み信号の立ち上がりに応じて、カウント動作が進み、カウント値は101、110、111と変化する。カウント値の最上位ビットが1である期間では、出力端子Qfから、Hレベルの制御信号がAND回路63bに入力される。このとき、リセット信号反転信号の信号レベルはHレベルであるので、AND回路63bは、タイミング調整後の書き込み信号を出力するようになる。つまり、書き込み信号を有効にする。なお、書き込み信号のパルスの途中で、制御信号が立ち上がって中途半端なパルスが出力されないように、AND回路63bに入力される書き込み信号は、遅延時間tdだけ、タイミング調整回路63aにより遅延されている。AND回路63bから出力される書き込み信号は、レベルシフタ64で、書き込み電圧の電位レベルに変換され、書き込みトランジスタ3のゲートに入力される。そして、書き込み信号がHレベルのときに、書き込みトランジスタ3がオンし、電気ヒューズ素子2に書き込み電圧による電流が流れ、書き込みが行われる。カウント値が111の状態で、次の書き込み信号のパルスが立ち上がるとタイミングt54、フリップフロップFFd,FFe,FFfの出力端子Qd,Qe,Qfの信号レベルはLレベルに初期化される。これにより、制御信号もLレベルに立ち下がり、AND回路63bの出力信号はLレベルに固定される。つまり、書き込み信号は、再び無効化状態になり、書き込みトランジスタ3はオフし、電気ヒューズ素子2への書き込みが終了する。なお、図21の例では、その後もカウント動作が行われ、タイミングt55において再び、制御信号がHレベルになり、書き込み制御部63から、タイミング調整後の書き込み信号が出力されている。この書き込み信号は、たとえば、図示しない別の電気ヒューズ素子に接続された書き込みトランジスタに供給され、その電気ヒューズ素子への書き込みが行われる。上記のように、連続して所定数の書き込み信号のパルスが入力されるまでは、書き込み信号が書き込みトランジスタ3に伝達されないようにしたことで、ノイズやグリッチなどの連続性の少ないパルスが、書き込みトランジスタ3に伝達されることを抑制できる。これにより、書き込みトランジスタ3が意図しないパルスによりオンして、誤書き込みが発生することを抑制できる。なお、上記では、カウンタ62aとして、同期式3ビット8進カウンタを用いた場合を例にして説明したが、これに限定されず、フリップフロップの段数を変更するなどして、書き込み信号を有効とするまでの、パルス数を適宜変更するようにしてもよい。たとえば、カウンタ値に応じて、書き込み信号の書き込みトランジスタ3への伝達を制御する回路として、以下のような書き込み制御回路を適用することも可能である。図22は、カウンタを用いた半導体装置及び書き込み制御回路の他の例を示す図である。図2に示した第2の実施の形態の半導体装置1aと同様の要素については、同一符号を付し説明を省略する。半導体装置80において、書き込み制御回路81は、レベルシフタ23で昇圧された書き込み信号をカウントするカウンタ82と、NAND回路83と、インバータ回路84を有している。カウンタ82は、フリップフロップFFg,FFh、インバータ回路82a,82b、NAND回路82cを有している。インバータ回路82aの入力端子は、レベルシフタ23の出力端子に接続されている。フリップフロップFFgのクロック端子Cgは、インバータ回路82aの出力端子に接続されている。フリップフロップFFgのデータ端子Dgは、NAND回路82cの出力端子に接続されており、フリップフロップFFgの出力端子Qgは、NAND回路82cの一方の入力端子に接続されている。NAND回路82cの他方の入力端子は、フリップフロップFFhのデータ端子Dh及び、インバータ回路82bの出力端子に接続されている。NAND回路82cの出力端子はフリップフロップFFhのクロック端子Chに接続されている。フリップフロップFFhの出力端子Qhは、インバータ回路82bの入力端子に接続されるとともに、NAND回路83の一方の入力端子に接続されている。また、各フリップフロップFFg,FFhのリセット端子Rg,Rhは、レベルシフタ24の出力端子に接続されている。NAND回路83の他方の入力端子は、バッファ回路21の出力端子に接続されており、バッファ処理された書き込み信号が入力される。NAND回路83の出力端子はインバータ回路84の入力端子に接続され、インバータ回路84の出力端子は、書き込みトランジスタ3のゲートに接続されている。なお、各要素への電源線の接続関係については一部のみ示し、他は図示を省略しているが、バッファ回路21,22については、端子VDDから電源電圧が供給されている。また、カウンタ82の各要素と、NAND回路83、インバータ回路84については、端子VBから書き込み電圧が供給される。図23は、図22に示した書き込み制御回路の動作例を示すタイミングチャートである。上から、書き込み信号、フリップフロップFFgの出力端子Qg、フリップフロップFFhのクロック端子Ch、出力端子Qh、データ端子Dh、書き込み制御回路81から出力される書き込みトランジスタ3の制御信号の変化の一例が示されている。図23の例では、書き込み電圧の投入時に、書き込み信号がHレベルになっていた場合について示されている。なお、書き込み電圧の投入時には、リセット信号により、フリップフロップFFg,FFhの出力端子Qg,Qhの信号レベルは、Lレベルに初期化されるものとする。そのため、書き込み信号がHレベルになっていても、NAND回路83の出力信号はHレベルのままであるので、インバータ回路84から出力される書き込みトランジスタ3の制御信号はLレベルのままである。書き込み信号がLレベルに立ち下がるとタイミングt60、インバータ回路82aで反転された信号はHレベルに立ち上がる。このときNAND回路82cの出力信号はHレベルであり、図23に示すように、フリップフロップFFhのクロック端子Chの信号レベルはHレベルとなっているので、フリップフロップFFgの出力端子Qgの信号レベルは、Hレベルに変化する。これにより、NAND回路82cの出力信号はLレベルに変化するが、フリップフロップFFhの出力端子Qhの信号レベルは、Lレベルのままであり、書き込みトランジスタ3の制御信号もLレベルのままである。すなわち、書き込み信号が無効化されている。次に、書き込み信号がLレベルに立ち下がるタイミングt61では、フリップフロップFFgの出力端子Qgの信号レベルはLレベルになり、それによって、フリップフロップFFhのクロック端子Chの信号レベルがHレベルに立ち上がる。このとき、フリップフロップFFhのデータ端子Dhの信号レベルは、Hレベルであるので、フリップフロップFFhの出力端子Qhの信号レベルはHレベルに立ち上がるタイミングt62。フリップフロップFFhの出力端子Qhの信号レベルがHレベルの状態では、NAND回路83は、書き込み信号の信号レベルに応じた値を出力するようになる。つまり、書き込み信号を有効化する。これによって、書き込み信号のHレベルのパルスがNAND回路83に入力されるとタイミングt63、インバータ回路84は、そのパルスを書き込みトランジスタ3の制御信号として出力し、書き込みトランジスタ3をオンさせる。以上のような書き込み制御回路81では、書き込み電圧投入後の最初の書き込み信号のパルスは無視し、複数回のパルスが入力された場合に、書き込みトランジスタ3をオンさせるようにしている。これにより、たとえば、書き込み電圧投入時に、書き込み信号にノイズやグリッジなどによるパルスが書き込み信号の信号線にのっても、そのパルスが書き込みトランジスタ3に伝達されることを抑制できる。そのため、書き込みトランジスタ3が意図しないパルスによりオンして、誤書き込みが発生することを抑制できる。なお、上記の図19、図22で示した半導体装置60,80では、書き込み信号のパルスが所定数になった場合に、入力された書き込み信号が、ほぼ同様な波形、パルス幅にて書き込みトランジスタ3に伝搬される。伝搬される書き込み信号のパルス幅などのばらつきを抑えるために、半導体装置60,80において、図10に示したようなパルス生成回路30を設けてもよい。図24は、パルス生成回路を有した書き込み制御回路及び半導体装置の一例を示す図である。図24では、図19に示した書き込み制御回路61aに対して、パルス生成回路65を設けた例が示されている。図19に示した半導体装置60と同一の要素について同一符号を付している。半導体装置60aの書き込み制御回路61aは、AND回路63bの出力端子とレベルシフタ64の入力端子の間にパルス生成回路65を接続している。パルス生成回路65は、書き込み信号のパルス数のカウント値が所定数に達したときに、書き込み制御部63を介して入力される書き込み信号のパルスの最初のエッジを基に、書き込みトランジスタ3に供給する所定のパルス幅の制御信号を生成する。パルス生成回路65は、たとえば、図10に示したパルス生成回路30と同様の回路により実現可能である。上記のような半導体装置60a及び書き込み制御回路61aにより、書き込み信号のパルス幅などのばらつきの抑制やタイミング調整が可能となり、安定したパルス幅の制御信号を書き込みトランジスタ3に供給することができる。これにより、電気ヒューズ素子2において、一定の電流量での安定した書き込みが可能になる。なお、パルス生成回路30は、レベルシフタ64と、書き込みトランジスタ3のゲートとの間に設けるようにしてもよい。また、図22に示した書き込み制御回路81において、インバータ回路84の出力端子と、書き込みトランジスタ3のゲートとの間にパルス生成回路65を設けるようにしてもよい。また、図19、図22で示した半導体装置60,80において、図12または図16に示した信号生成回路35,35aとOR回路36を設けて、書き込み制御回路61,81のカウンタ62a,82を、所定時間ごとにリセットできるようにしてもよい。図25は、カウンタのリセット機能を有した書き込み制御回路の例を示す図である。図25では、図20に示したようなカウンタ62aをリセット初期化するための回路を設けた例が示されている。書き込み制御回路61cは、信号生成回路91とOR回路92を有している。信号生成回路91は、端子WEから入力される書き込み信号、端子RSTから入力されるリセット信号の他、端子CKから入力されるクロック信号を入力する。クロック信号は、たとえば、半導体装置内の図示しないクロック生成部から供給されるシステムクロックである。また、テスタから供給されるクロック信号を用いてもよい。信号生成回路91は、クロック信号をカウントし、昇圧された書き込み信号のパルスまたはリセット信号が所定期間入力されないと、新たにリセット信号を生成して出力する。OR回路92は、一方の入力端子を端子RSTに接続し、他方の入力端子を信号生成回路91の出力端子に接続し、出力端子をカウンタ62aのフリップフロップFFd,FFe,FFfのリセット端子Rd,Re,Rfに接続している。端子RSTからHレベルのリセット信号が入力されるか、信号生成回路91で生成されたHレベルのリセット信号が入力されると、OR回路92は、何れかのリセット信号を、フリップフロップFFd,FFe,FFfのリセット端子Rd,Re,Rfに供給する。これによりフリップフロップFFd,FFe,FFfの出力端子Qd,Qe,Qfの信号レベルはLレベルになり、カウンタ62aを初期化できる。信号生成回路91は、図17に示したような信号生成回路35aと同様な回路により実現可能である。上記のようなリセット機能を可能とする回路を設けることにより、ノイズやグリッジなどで誤動作した動作環境を所定時間ごとに初期レベルに戻すことができ、意図した書き込み動作環境が維持される。そのため、その後に正常な書き込み信号によるパルスが入力された場合に、意図しないパルス数で書き込みが発生することを抑制でき、安定な書き込みを行うことが可能になる。なお、上記では、図16、図17に示したようなリセット機能を実現する回路を適用した場合について説明したが、図12、図13に示したリセット機能を実現する回路を適用することも可能である。また、図22に示したような半導体装置80及び書き込み制御回路81に、上記のようなリセット機能を実現する回路を設けてもよい。また、図24に示したようなパルス生成回路65を、さらに組み合わせてもよい。以上のように、各実施の形態において説明した内容は適宜組み合わせることが可能である。以上、実施の形態に基づき、本発明の書き込み制御回路及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。たとえば、電気ヒューズ素子を複数設けてもよい。その場合、各電気ヒューズ素子と書き込みトランジスタに対して共通の書き込み制御回路を設け、切り替え回路などにより、書き込み制御回路の出力信号を、書き込みを行う電気ヒューズ素子に接続された書き込みトランジスタに供給するようにすればよい。また、複数の電気ヒューズ素子と書き込みトランジスタの組に対して、それぞれ書き込み制御回路を設けるようにしてもよい。また、書き込みトランジスタ3などは、pMOSとしてもよい。その場合は、適宜回路構成が変更される。また、MOSFETの代わりに、バイポーラトランジスタを用いてもよい。また、上記では、フリップフロップにおいて、クロック端子に入力される信号の立ち上がりエッジに同期してラッチ動作を行うものとして説明したが、立ち下りエッジに同期してラッチ動作を行うフリップフロップを適用してもよい。その場合、適宜回路構成が変更される。以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。付記1電気的に1回限りの書き込みが行われる記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、入力された前記書き込み信号のパルス数が所定数に達するまで、前記記憶素子への書き込みを無効状態にする書き込み制御部と、を有することを特徴とする書き込み制御回路。付記2前記記憶素子は、制御信号に応じて書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタに接続されており、前記書き込み制御部は、第1のパルス幅の書き込み信号を所定数入力すると、前記第1のパルス幅よりも広い第2のパルス幅の信号を出力する分周回路群を有し、前記第2のパルス幅の信号に基づく前記制御信号にて、前記書き込みトランジスタをオンさせ、書き込みを有効状態にすることを特徴とする付記1に記載の書き込み制御回路。付記3前記分周回路群の少なくとも1つの分周回路は、前段の分周回路の反転出力端子をクロック端子に接続していることを特徴とする付記2に記載の書き込み制御回路。付記4最後の書き込み信号のパルスが入力されてから、所定時間後に前記分周回路群の信号値を初期化させるリセット信号を生成する信号生成回路を有することを特徴とする付記2または3に記載の書き込み制御回路。付記5前記第2のパルス幅の信号の最初のエッジを基に、前記書き込みトランジスタに供給する所定のパルス幅の制御信号を生成するパルス生成回路を有することを特徴とする付記2乃至4の何れか1つに記載の書き込み制御回路。付記6前記記憶素子は、制御信号に応じて書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタに接続されており、前記入力部は、前記書き込み信号のパルス数を計数する計数回路を有し、前記書き込み制御部は、前記計数回路での計数結果が所定数に達すると、入力される前記書き込み信号に基づく前記制御信号にて、前記書き込みトランジスタをオンさせ、書き込みを有効状態にすることを特徴とする付記1に記載の書き込み制御回路。付記7最後の書き込み信号のパルスが入力されてから、所定時間後に前記計数回路を初期化させるリセット信号を生成する信号生成回路を有することを特徴とする付記6に記載の書き込み制御回路。付記8前記計数結果が所定数に達すると、前記書き込み信号のパルスの最初のエッジを基に、前記書き込みトランジスタに供給する所定のパルス幅の制御信号を生成するパルス生成回路を有することを特徴とする付記6または7に記載の書き込み制御回路。付記9前記信号生成回路は、一定の周期のクロック信号を入力し、前記クロック信号のパルス数を計数し、計数値が所定値に達すると、前記リセット信号を出力することを特徴とする付記4または7に記載の書き込み制御回路。付記10電気的に1回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、入力された前記書き込み信号のパルス数が所定数に達するまで、前記書き込みトランジスタをオフさせ、前記記憶素子への書き込みを無効状態にする書き込み制御部と、を有することを特徴とする半導体装置。"