第1導電型の半導体層11c、42、52を有する半導体基板11、40、50の前記半導体層11c、42、52の表面に、第1電極19、32および第2電極20、33を備えていると共に、前記第1電極19、32と前記第2電極20、33との間において電流を流す横型素子7、8が形成されてなる半導体装置において、前記半導体層11cの上に絶縁膜13、23を介して形成され、前記第1電極19、32の周囲を渦巻状に囲みつつ、前記第2電極20、33側に延設された渦巻き型の抵抗性フィールドプレート21、34を備え、前記抵抗性フィールドプレート21、34の全抵抗Rの抵抗値が90kΩ~90MΩに設定されていることを特徴とする横型素子を有する半導体装置。前記絶縁膜13、23の厚みが200nm~1000nmであることを特徴とする請求項1に記載の横型素子を有する半導体装置。前記絶縁膜13、23の厚みが0.42μmであり、かつ、前記抵抗性フィールドプレート21、34の全抵抗Rの抵抗値が270kΩ~9MΩに設定されていることを特徴とする請求項1に記載の横型素子を有する半導体装置。前記絶縁膜13、23の厚みが0.42μmであり、かつ、前記抵抗性フィールドプレート21、34の全抵抗Rの抵抗値が900kΩ~2.7MΩに設定されていることを特徴とする請求項1に記載の横型素子を有する半導体装置。前記抵抗性フィールドプレート21、34は、長手方向において単位長さ当りの抵抗値が一定に設定されていることを特徴とする請求項1ないし4のいずれか1つに記載の横型素子を有する半導体装置。前記抵抗性フィールドプレート21、34は、長手方向において単位長さ当りの抵抗値が変化させられていることを特徴とする請求項1ないし4のいずれか1つに記載の横型素子を有する半導体装置。前記抵抗性フィードプレート21、34は、前記第1電極19、32から前記第2電極20、33に向かうにつれて前記単位長さ当りの抵抗値が大きくされていることを特徴とする請求項6に記載の横型素子を有する半導体装置。第1導電型の半導体層11c、42、52を有する半導体基板11、40、50の前記半導体層11c、42、52の表面に、第1電極19、32および第2電極20、33を備えていると共に、前記第1電極19、32と前記第2電極20、33との間において電流を流す横型素子7、8が形成されてなる横型素子を有する半導体装置において、前記第1電極19、32の周囲を渦巻状に囲みつつ、前記第2電極20、33側に延設された渦巻き型の抵抗性フィールドプレート21、34を備え、前記抵抗性フィードプレート21、34は、前記第1電極19、32から前記第2電極20、33に向かうにつれて前記単位長さ当りの抵抗値が大きくされていることを特徴とする横型素子を有する半導体装置。しかしながら、本発明者らが検討したところ、SRFPが適用された横型パワー素子を高速でスイッチング動作させた場合、SRFPによる電界緩和が不均一になり、アバランシェブレークダウンが生じ、過渡的な耐圧が低下して、スイッチング損失の増大や素子破壊が生じる可能性があることが判明した。このため、特許文献1、2などで開示されている構成のSRFPが適用された横型パワー素子により、高速動作、高効率、低損失が求められるマイクロインバータなどを構成する場合に、その要求に対応できないという問題がある。本発明は上記点に鑑みて、高速スイッチング動作を行う場合でも、アバランシェブレークダウンを抑制でき、スイッチング損失低減や素子破壊を抑制することが可能な構成の横型素子を有する半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1電極19、32および第2電極20、33を備えていると共に、第1電極19、32と第2電極20、33との間において電流を流す横型素子7、8が形成されてなる半導体装置において、半導体層11c、42、52の上に絶縁膜13、23を介して形成され、第1電極19、32の周囲を渦巻状に囲みつつ、第2電極20、33側に延設されたSRFP21、34を備え、SRFP21、34の全抵抗Rの抵抗値が90kΩ~90MΩに設定されていることを特徴としている。このように、SRFP21、34の全抵抗Rの抵抗値を90kΩ~90MΩに設定することで、ターンオンした瞬間に電流が大きく減少するピークの2回目のピークである2ndピーク時の電流の減少量が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型素子のスイッチング損失低減や素子破壊を抑制することが可能となる。少なくとも、請求項2に記載したように、絶縁膜13、23の厚みが200nm~1000nmにおいて、この請求項1に記載の効果を得ることができる。好ましくは、請求項3に記載したように、絶縁膜13、23の厚みが0.42μmである場合において、SRFP21、34の全抵抗Rの抵抗値が270kΩ~9MΩに設定されていると良い。さらに好ましくは、請求項4に記載したように、絶縁膜13、23の厚みが0.42μmである場合において、SRFP21、34の全抵抗Rの抵抗値が270kΩ~2.7MΩに設定されていると良い。このようにSRFP21、34の全抵抗Rの抵抗値を設定することにより、より2ndピーク時の電流の減少量が大きくなることを抑制できる。また、SRFP21、34は、請求項5に記載したように、長手方向において単位長さ当りの抵抗値が一定に設定されていても良いし、請求項6に記載したように、長手方向において単位長さ当りの抵抗値が変化させられていても良い。SRFP21、34の単位長さ当りの抵抗値を長手方向において変化させる場合には、請求項7、8に記載したように、第1電極19、32から第2電極20、33に向かうにつれて単位長さ当りの抵抗値が大きくされるようにすると良い。第2電極20、32の近傍におけるSRFP21、34の間での電界集中は、スイッチング時に瞬間的に電圧が変わったときに、変化点近傍で直ぐにその変化に対応できても、変化点から離間すると時定数によりその変化に対応できないために生じている。このため、第2電極20、32側で単位長さ当りの抵抗値を小さくすることで、変化点から離間した位置においてよりスイッチング時の電圧変化に対応できるようにすることが可能となる。これにより、さらにアバランシェブレークダウンを抑制でき、より横型素子のスイッチング損失低減や素子破壊を抑制することが可能となる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。本実施形態では、本発明の一実施形態にかかる横型素子を有する半導体装置の適用例として、三相モータ駆動用のインバータを例に挙げて説明する。図1は、インバータ1の回路図である。図1に示すように、インバータ1は、直流電源2に基づいて負荷である三相モータ3を交流駆動するためのものである。インバータ1は、直列接続した上下アーム5、6が三相分並列接続された構成とされ、上アーム5と下アーム6との中間電位を三相モータ3のU相、V相、W相の各相に順番に入れ替えながら印加する。上下アーム5、6は、それぞれ、横型FWD7および横型IGBT8を備えた構成とされ、各相の上下アーム5、6のIGBT8がオンオフ制御されることで、三相モータ3に対して周期の異なる三相の交流電流を供給する。これにより、三相モータ3の駆動を可能としている。なお、インバータ1には、平滑用のコンデンサ4が並列的に接続されている。このコンデンサ4により、上下アーム5、6のIGBT8のスイッチング時のリプルの低減やノイズの影響を抑制して一定な電源電圧が形成されるようにしている。次に、このようなインバータ1を構成する横型FWD7および横型IGBT8の詳細構造について説明する。上下アーム5、6は、アームごとに横型FWD7および横型IGBT8が1チップ化されて形成されるか、もしくは、横型FWD7および横型IGBT8が別チップに形成されることで構成されている。これらいずれの構造であっても構わないが、ここではアームごとに横型FWD7および横型IGBT8が1チップ化されている場合を例に挙げて説明する。図2は、本実施形態にかかる半導体装置のうちの横型FWD7の断面構成を示した図であり、図3は、図2に示す横型FWD7の1セル分の上面レイアウト図である。図2は、図3のA-A’断面に相当する。また、図4は、本実施形態にかかる半導体装置のうちの横型IGBT8の断面構成を示した図であり、図5は、図4に示す横型IGBT8の1セル分の上面レイアウト図である。図4は、図5のB-B’断面に相当する。これらの図を参照して、本実施形態にかかる横型FWD7および横型IGBT8の詳細構造について説明する。まず、図2および図3に基づいて、横型FWD7の構成について説明する。図2に示すように、本実施形態では、SOI基板11を用いて横型FWD7を形成している。SOI基板11は、シリコンなどによって構成された支持基板11a上に、埋込絶縁膜に相当する埋込酸化膜ボックス11bを介してシリコンからなる活性層11cを形成することにより構成されている。本実施形態では、活性層11cが横型FWD7の導電経路を成し、この活性層11c内に横型FWD7を構成する各部が形成されている。SOI基板11における埋込酸化膜11bの厚みや活性層11cn型ドリフト層12の厚みおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜11bの厚みは2~10μm、好ましくは5μm以上であることが望ましい。また、活性層11cについては、n型不純物濃度が例えば7.0×1014cm3とされ、厚さが3~20μmとされている。このように構成されるSOI基板11に対して、各素子を囲むことで絶縁分離を行うトレンチ分離構造11dが形成されており、このトレンチ分離構造11dによって他の素子と素子分離された状態で横型FWD7が形成されている。なお、トレンチ分離構造11dは、従来より有る周知の素子分離構造であり、例えば活性層11cの表面から埋込酸化膜11bに達するように形成されたトレンチ内を絶縁膜やPoly-Siなどによって埋め込んだ構造とされている。また、n型ドリフト層12の表面には、絶縁膜として、例えば厚さ0.42μmのLOCOS酸化膜13が形成されており、LOCOS酸化膜13によって横型FWD7を構成する各部が分離されている。そして、n型ドリフト層12の表層部のうち、LOCOS酸化膜13が形成されていない部分に、一方向を長手方向とするn型カソードコンタクト領域14が形成されている。このn型カソードコンタクト領域14の周囲はn型ドリフト層12よりも高不純物濃度とされたn型バッファ層15にて囲まれている。n型カソードコンタクト領域14は、例えば、n型不純物濃度が1.0×1020cm3、深さが0.2μmとされ、n型バッファ層15は、例えば、n型不純物濃度が3.0×1016cm3、深さが5μmとされている。n型ドリフト層12の表層部のうち、LOCOS酸化膜13が形成されていない部分に、n型カソードコンタクト領域14を中心としてp型アノード領域16が形成されている。p型アノード領域16は、p型低不純物濃度領域17とp型高不純物濃度領域18を有した構成とされている。p型低不純物濃度領域17は、p型高不純物濃度領域18よりもn型カソードコンタクト領域14側まで備えられ、かつ、p型高不純物濃度領域18よりも深い位置まで形成されている。本実施形態では、p型低不純物濃度領域17の上面レイアウトは、図3に示すように、n型カソードコンタクト領域14と対応する二本の直線状部分と、その直線状部分の先端同士を結ぶ円弧状部分とを有した長円形状とされている。このp型低不純物濃度領域17は、例えばp型不純物濃度が例えば3.0×1016cm3とされ、厚さが3.1μmとされている。p型高不純物濃度領域18は、p型低不純物濃度領域17の表層部において、p型低不純物濃度領域17に接するように、本実施形態ではp型低不純物濃度領域17にて周囲が覆われるようにして形成されている。p型高不純物濃度領域18の上面レイアウトは、図3に示すように直線状とされ、n型カソードコンタクト領域14の両側それぞれに一本ずつ、合計二本形成されている。本実施形態では、p型高不純物濃度領域18は、p型低不純物濃度領域17のうち最もn型カソードコンタクト領域14から離れた位置の表層部に形成されている。このp型高不純物濃度領域18は、例えばp型不純物濃度が例えば1.0×1020cm3とされている。また、n型カソードコンタクト領域14の表面には、n型カソードコンタクト領域14に対して電気的に接続されたカソード電極19が形成されていると共に、p型アノード領域16の表面には、p型アノード領域16に対して電気的に接続されたアノード電極20が形成されている。カソード電極19は、n型カソードコンタクト領域14に対してオーミック接触させられており、n型カソードコンタクト領域14と対応する直線形状とされ、n型カソードコンタクト領域14の表面のほぼ全域に形成されている。アノード電極20は、直線形状とされ、カソード電極19を中心とした両側に形成されており、p型アノード領域16のうちp型低不純物濃度領域17の直線状部分に対してショットキー接触もしくはオーミック接触させられていると共にp型高不純物濃度領域18にオーミック接触させられている。アノード電極20は、少なくともp型低不純物濃度領域17とp型高不純物濃度領域18の両方に接続されていれば良いが、本実施形態では、アノード電極20がp型アノード領域16のうちの直線状部分のほぼ全域に接続されるようにしてある。さらに、カソード-アノード間に形成されたLOCOS酸化膜13の表面には、ドープトPoly-Siが延設されて構成された抵抗層からなるSRFP21が形成されており、カソード-アノード間の電位勾配の偏りがなくなるようにされている。具体的には、SRFP21は、図3に示すように、カソード電極19を中心として渦巻状に巻回された構造とされ、その一端がカソード電極19に電気的に接続されていると共に、他端がアノード電極20に接続されている。このため、SRFP21は、カソード電極19に接続された部位がカソード電位とされ、そこから内部抵抗によって徐々に電圧降下しながらアノード電極20側に進んでいく。したがって、SRFP21の電位がカソード電極19からの距離に応じた電位勾配となり、LOCOS酸化膜13を介してSRFP21の下方に位置しているn型ドリフト層12中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時ターンオフ時のスイッチング時間増加を抑制することが可能となる。そして、本実施形態では、このSRFP21の抵抗値の設定に基づいて、さらにスイッチング損失低減や素子破壊を抑制することが可能な構成となるようにしている。この抵抗値の設定の詳細については後述する。このような構造により、本実施形態の横型FWD7が構成されている。このように構成された横型FWD7では、アノード電極20がp型低不純物濃度領域17に対してショットキー接触もしくはオーミック接触させられていると共にp型高不純物濃度領域18にオーミック接触させられるようにしている。このように、アノード電極20がp型低不純物濃度領域17に対して電気的に接続されるようにしていることから、p型低不純物濃度領域17の表面からアノード電極20へ電子を排出することで、同じ量の電流を流してもホール注入を少なくでき、逆回復電荷Qrrを低減して逆回復耐量を向上することが可能となる。そして、このようにホール注入を少なくできることから、ライフタイム制御を行わなくても横型FWD7を高速動作させることが可能となる。次に、図4および図5に基づいて、横型IGBT8の構成について説明する。図4に示すように、本実施形態では、横型FWD7と同じSOI基板11に対してnチャネルの横型IGBT8が形成されている。図4中には示していないが、横型IGBT8の周囲もトレンチ分離構造11dによって囲まれており、他の素子と電気的に分離されている。本実施形態では、活性層11cがn型ドリフト層22として機能しており、このn型ドリフト層22の表層部に、横型IGBT8を構成する各部が形成されている。上述したように、SOI基板11における埋込酸化膜11bの厚みや活性層11cn型ドリフト層22の厚さおよび不純物濃度に関しては任意であるが、横型IGBT8についても所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜11bの厚みは2~10μmとしてあり、特に、耐圧が安定して600V以上確保できるようにするためには厚みを5μm以上にするのが好ましい。また、活性層11cについては、耐圧が安定して600V以上確保できるようにするためには、厚さ15μm以下のときにはn型不純物濃度が1×1014~1.2×1015cm3、厚さ20μmのときにはn型不純物濃度が1×1014~8×1014cm3とすると好ましい。n型ドリフト層22の表面にも、絶縁膜として、例えば厚さ0.42μmのLOCOS酸化膜23が形成されており、LOCOS酸化膜23によって横型IGBTを構成する各部が分離されている。そして、n型ドリフト層22の表層部のうち、LOCOS酸化膜23が形成されていない部分に、図5に示すように、一方向を長手方向とするコレクタ領域24が形成されている。コレクタ領域24は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域となるp型領域24aと、それよりも不純物濃度が低くされた低不純物濃度領域となるp型領域24bとを有した構成とされている。p型領域24aは、例えば表面濃度が1×1019~1×1020cm3とされ、p型領域24bは、例えば表面濃度が1×1016~1×1019cm3、または1×1015~1×1018cm3とされている。図4および図5に示すように、本実施形態では、p型領域24aとp型領域24bは共に一方向を長手方向とする短冊状をなしており、p型領域24aの周囲がp型領域24bによって覆われた構造とされている。また、コレクタ領域24の周囲はn型ドリフト層22よりも高不純物濃度とされたn型バッファ層25にて囲まれている。n型バッファ層25は、FSFieldStop層としての役割を果たすものであり、n型ドリフト層22よりも高不純物濃度のn型層にて構成され、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図っている。例えば、n型バッファ層25は、n型不純物濃度が4×1016~1×1018cm3とされている。また、n型ドリフト層22の表層部のうち、LOCOS酸化膜23が形成されていない部分に、コレクタ領域24を中心としてチャネルpウェル層26、n型エミッタ領域27、p型コンタクト層28およびp型ボディ層29が形成されている。チャネルpウェル層26は、表面にチャネル領域を形成するための部分であり、例えば厚みが2μm以下、幅が6μm以下とされている。このチャネルpウェル層26は、図5に示すように、コレクタ領域24を中心として、コレクタ領域24の周囲を1周囲むように同心状に配置されている。また、n型エミッタ領域27は、チャネルpウェル層26の表層部において、チャネルpウェル層26の終端位置よりも内側で終端するように形成されており、コレクタ領域24の長手方向と同方向を長手方向として形成されている。このn型エミッタ領域27は、図5に示したようにコレクタ領域24のコーナー部、つまり一方向を長手方向としたコレクタ領域24の両端には形成されておらず、コレクタ領域24と平行に配置された直線状のレイアウトとされている。本実施形態では、n型エミッタ領域27がp型コンタクト層28およびp型ボディ層29を挟んだ両側に一本ずつ配置してある。p型コンタクト層28は、チャネルpウェル層26をエミッタ電位に固定するためのものであり、チャネルpウェル層26よりも高不純物濃度とされている。このp型コンタクト層28も、図5に示すようにコレクタ領域24を中心として、コレクタ領域24の周囲を1周囲むように同心状に配置されている。p型ボディ層29は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このp型ボディ層29も、コレクタ領域24を中心として、コレクタ領域24の周囲を1周囲むように同心状に配置されている。このp型ボディ層29により、n型エミッタ領域27とチャネルpウェル層26およびn型ドリフト層22にて構成される寄生npnトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。そして、図5に示されるように、これらチャネルpウェル層26、n型エミッタ領域27、p型コンタクト層28およびp型ボディ層29は、各セル毎に、コレクタ領域24を挟んだ両側に配置されている。また、チャネルpウェル層26の表面には、ゲート絶縁膜30を介してドープドPoly-Siなどで構成されたゲート電極31が配置されている。このゲート電極31に対してゲート電圧を印加することで、チャネルpウェル層26の表面部にチャネル領域が形成されるようになっている。また、コレクタ領域24の表面には、コレクタ領域24に対して電気的に接続されたコレクタ電極32が形成されていると共に、n型エミッタ領域27およびp型コンタクト層28の表面には、これらn型エミッタ領域27およびp型コンタクト層28に対して電気的に接続されたエミッタ電極33が形成されている。コレクタ電極32は、p型領域24aに対してはオーミック接触させられ、p型領域24bに対してはショットキー接触させられている。さらに、コレクタ-ゲート間に形成されたLOCOS酸化膜23の表面には、ドープドPoly-Siが延設されて構成された抵抗層からなるSRFP34が形成されており、コレクタ-ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、SRFP34は、図5に示すように、コレクタ電極32を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極32に電気的に接続されていると共に、他端がゲート電極31に接続されている。このため、SRFP34は、コレクタ電極32に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、SRFP34の電位がコレクタ電極32からの距離に応じた電位勾配となり、LOCOS酸化膜23を介してSRFP34の下方に位置しているn型ドリフト層22中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時ターンオフ時のスイッチング時間増加を抑制することが可能となる。そして、このSRFP34の抵抗値の設定に関しても、上述した横型FWD7のSRFP21と同様、スイッチング損失低減や素子破壊を抑制することが可能な構成となるようにしている。なお、ここではSRFP34の一端をゲート電極31に接続した形態としたが、エミッタ電極33に接続した形態とすることもできる。このような構造により、本実施形態にかかる横型IGBT8が構成されている。このように構成される横型IGBT8では、ゲート電極31に対して所望のゲート電圧を印加すると、n型エミッタ領域27とn型ドリフト層22の間に挟まれたゲート電極31の下方に位置するチャネルpウェル層26の表層部にチャネル領域が形成され、エミッタ電極33およびn型エミッタ領域27からチャネル領域を通じてn型ドリフト層22内に電子が流れ込む。これに伴って、コレクタ電極32およびコレクタ領域24を通じてn型ドリフト層22内にホールが流れ込み、n型ドリフト層22内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというIGBT動作を行う。このような横型IGBT8において、本実施形態では、コレクタ電極32がp型領域24aに対してオーミック接触させられ、かつ、p型領域24bに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにすることができる。特に、このようなコレクタ電極32とコレクタ領域24との接触形態によって、ホールの注入を抑制することができることから、n型バッファ層25がホールの注入を抑制する役割を果たさなくても良く、単にFS層としての役割を果たせば良くなるため、n型バッファ層25の不純物濃度をコレクタ側の注入効率を変化させない程度の低不純物濃度に設定することが可能となる。以上のような構造により、各上下アーム5、6に備えられる横型FWD7および横型IGBT8が構成されている。そして、本実施形態では、これら横型FWD7や横型IGBT8に備えられる各SRFP21、34の抵抗値の設定により、スイッチング損失低減や素子破壊を抑制することが可能な構成となるようにしている。以下、このSRFP21、34の抵抗値の設定の考え方について説明するが、基本的な考え方については横型FWD7と横型IGBT8とで変わりはないため、ここでは横型FWD7のSRFP21について説明する。図6は、横型FWD7および横型IGBT8を用いたリカバリ特性評価回路の回路図である。このリカバリ特性評価回路は、図1に示したインバータ1のターンオフ時の一相分の主要部分を抽出した回路である。このリカバリ特性評価回路では、直流電源2から仮想の三相モータ3に相当するL負荷40に対して電力供給を行うことを想定し、抵抗41を介して横型IGBT8のゲート電極31へのゲート電圧を制御することで、リカバリ特性評価を行う。図7は、図6のリカバリ特性評価回路を用いたときの各部のタイミングチャートである。図7に示すように、ゲート電極31へのゲート電圧VGとして所定電圧例えば15Vを印加することで横型IGBT8をオンしたのち、コレクタ電流ICが所定の定格電流例えば2Aに達したときに瞬間的に横型IGBT8をオフにし、その後、再び横型IGBT8をオンにするというダブルパルスを付与してターンオン時のリカバリ損失を検出している。具体的には、再び横型IGBT8をオンしたときのアノード電流IAの波形を観測した。その結果、ターンオンした瞬間にアノード電流IAリカバリ電流が大きく減少する1stピークの後、再びアノード電流IAの減少量が増加して2ndピークとして現れることが確認された。これら2つのピークのうち1stピークについてはリカバリ時の最初に必ず発生するものである。このため、2ndピークが発生する原因を解明するために、デバイスシミュレーションを行った。ただし、SRFP21を渦巻きパターンのままではモデル化できない。このため、図8に示す横型FWD7の評価モデル断面を想定して評価を行っている。すなわち、図8に示すように、LOCOS酸化膜13上にリング状の飛び飛びの10個のフィールドプレートFP0~FP9を配置していることを想定し、フィールドプレート1周当たりの抵抗rを見込んで各フィールドプレートFP0~FP9を接続する構成を用いて評価を行っている。その結果、図9に示す結果が得られた。図9は、リカバリ時のアノード電圧VAKとアノード電流IAの波形を示した図である。アノード電圧VAKについてはカソード側が電源2の正極に接続されていることから、極性が逆となる-VAKとして示してある。また、SRFP21の損失を考慮すると、SRFP21の抵抗値は無限大にするのが理想的であることから、SRFP21が構成する抵抗rの抵抗値を1GΩに設定してある。さらに、2ndピークの発生を顕在化させるために、動作条件として、リカバリ時の最初のアノード電流IAの減少速度di/dtを実験値の約4倍となる-48A/μsに設定した。この図に示されるように、ターンオンした瞬間にアノード電流IAリカバリ電流が大きく減少し、時点t1において1stピークとして現れた。そして、時点t1~t3までアノード電流IAの減少量が低下したものの、そこから再び減少量が増加して時点t5において1stピークと同程度の大きさの2ndピークとして現れた。この2ndピークにおいて、ダイナミックアバランシェが起きていることが顕在化した。リカバリ損失は、アノード電流IAとアノード電圧VAKの積の時間積分値、つまり、図9ではVAKはほぼ一定であるからアノード電流IAの波形とX軸とによって囲まれる部分の面積に比例するため、1stピークおよび2ndピークでのアノード電流IAの減少量が大きいほど大きな値となる。このため、2ndピークを如何に抑制するかがリカバリ損失低減の鍵となる。次に、横型FWD7内における電子状態について分析する。図10は、図8に示す断面のうちのn型ドリフト層12よりも上方での2ndピークのとき図9中の時点t5の等電位分布を示した図である。また、図11aは、図8に示す断面のうちのn型ドリフト層12よりも上方での2ndピークのときのインパクトイオン化率を示した図であり、図11bは、図11aのアノード近傍の拡大図である。図10に示されるように、空乏層はアノード近傍に限られており、アノード近傍において電界集中により電界強度が高くなっていることが判る。また、図11a、bよりインパクトイオン化率を見てみると、図11b中のB点とC点においてインパクトイオン化率が高くなっていることが確認できる。これらのうちのC点、つまりフィールドプレートFP9のうちのフィールドプレートFP8と反対側の端部においてインパクトイオン化率が高くなるのは、リカバリ時にこの箇所を通じてキャリア引き抜きが行われるためであり、通常起こる現象である。しかしながら、B点、つまりフィールドプレートFP9のうちのフィールドプレートFP8側の端部においてインパクトイオン化率が高くなるのは、フィールドプレートFP8とフィールドプレートFP9の間において、シリコン表面の電界強度が高くなっていることが原因となって起こっていると考えられる。続いて、SRFP21が構成する抵抗rの抵抗値を1GΩという値に設定したときに、2ndピークが発生する時点t5においてフィールドプレートFP8とフィールドプレートFP9との間において、シリコン表面の電界強度が高くなる原因を分析した。具体的には、10本のフィールドプレートFP0~FP9それぞれの電位の時間変化を分析した。その結果を図12に示す。この図に示すように、時点t5においてアノード電位VAK=250Vとなっていて、ほとんど電源電圧まで回復している。ところが、各フィールドプレートFP0~FP9の電位を確認すると、フィールドプレートFP8の電位VFP8=60Vとなっており、フィールドプレートFP8とフィールドプレートFP9との間の電位差VFP9-VFP8=190Vとなっている。このため、アノード電位VAK=250Vのうちのほぼ3/4がフィールドプレートFP8とフィールドプレートFP9との間に配分されていることになり、SRFP21としては電位配分が極めて不均一になっていることが判る。このような電位配分の不均一により、フィールドプレートFP8とフィールドプレートFP9との間に高電界が生じていると言える。このような電位配分の不均一は、フィールドプレートFP0~FP9が構成する抵抗rの抵抗値が大きいために生じていると考えられる。上述したように、SRFP21の抵抗値は、SRFP21の損失を考慮すると大きければ大きい程良く、無限大になるのが理想的である。しかしながら、上記の分析によれば、スイッチング特性、つまりリカバリ損失を考慮すると、SRFP21の抵抗値が大きすぎるのが好ましくないと言える。そこで、電位配分の不均一を緩和するために、フィールドプレートFP0~FP9が構成する抵抗rの抵抗値を小さくした場合のリカバリ波形について解析した。図13は、その結果を示した図である。この図に示されるように、r=100kΩまで小さくすると、2ndピークでのアノード電流IAの減少量が最も小さくなることが確認された。このため、抵抗rの抵抗値をr=100kΩとした場合における10本のフィールドプレートFP0~FP9それぞれの電位の時間変化を分析した。図14は、その結果を示した図である。この図に示されるように、時点t5において、アノード電位VAK=270でほとんど電源電圧まで回復している。そして、各フィールドプレートFP0~FP9の電位を確認すると、フィールドプレートFP8の電位VFP8=180Vとなっており、フィールドプレートFP8とフィールドプレートFP9との間の電位差VFP9-VFP8=90Vとなっている。このため、アノード電位VAK=270Vのうちのほぼ1/3がフィールドプレートFP8とフィールドプレートFP9との間に配分されていることになり、SRFP21としては電位配分が比較的均一に行われていることが判る。したがって、スイッチング特性、つまりターンオン時のリカバリ損失を考慮すると、SRFP21の抵抗値が小さい方がむしろ好ましいと言える。すなわち、SRFP21の抵抗値を小さくすることにより、フィールドプレートFP0~FP9の間での電圧配分を均一化でき、この均一化によりフィールドプレートFP8とフィールドプレートFP9との間の電界強度が低下する。このため、インパクトイオン化率が低下して、2ndピークを抑制することが可能になるのである。ただし、図13に示されるように、抵抗rの抵抗値をr=100kΩから更に低下させると、再び逆に2ndピークでのアノード電流IAが増加する。この原因について調べるために、時点t5において、抵抗rの抵抗値を変えて等電位分布とインパクトイオン化率分布を調べた。その結果を図15に示す。図15aが等電位分布、図15bがインパクトイオン化率分布、図15cが図15bのアノード近傍の拡大図である。この図に示すように抵抗rの抵抗値を100kΩ、10kΩ、1kΩとした場合について等電位分布とインパクトイオン化率分布を調べたところ、抵抗値が小さくなるほど各フィールドプレートFP0~FP9の間での電位配分は均等化されていた。このため、フィールドプレートFP8とフィールドプレートFP9との間の電界強度が低下し、図中B点でのインパクトイオン化率は低下する。一方で、フィールドプレートFP9のうちフィールドプレートFP8とは反対側の端部となるC点ではインパクトイオン化率が増加してしまう。これが2ndピークでアノード電流IAが再び増加する原因となっている。以上のシミュレーション解析に基づいて、2ndピークでのアノード電流IAの増加を抑制することができる抵抗rが分かる。上記シミュレーションでは、リング状の飛び飛びの10個のフィールドプレートFP0~FP9を配置した場合を想定しているが、これらの間をすべて繋いぐとSRFP21の全抵抗Rの抵抗値となる。そして、各フィールドプレートFP0~FP9の間には、9個の抵抗rが存在すると想定しているため、これらの合計値9×rが全抵抗Rとなる。このSRFP21の全抵抗Rに対する2ndピークでのアノード電流IAの減少量について、LOCOS酸化膜13の厚さを0.42μmにした場合におけるリカバリ時の最初のアノード電流IAの減少速度di/dtを変化させて調べたところ、図16に示す結果が得られた。この図から、リカバリ時の最初のアノード電流IAの減少速度di/dtが-12~-48A/μsのいずれの場合においても、SRFP21の全抵抗Rの抵抗値が90kΩ~90MΩの範囲内において、その範囲外の場合と比較して2ndピーク時のアノード電流IAの減少量を小さくすることが可能になることが判る。特に、SRFP21の全抵抗Rの抵抗値が270kΩ~2.7MΩの範囲内においては、減少速度di/dtが-48A/μsの場合でも、2ndピーク時のアノード電流IAの減少量をより小さくすることが可能になっている。少なくとも、SRFP21の全抵抗Rが270kΩ~9MΩとなるようにすると、全抵抗Rの抵抗値が90kΩ未満もしくは90MΩより大きい場合からの2ndピーク時のアノード電流IAの減少量の低下が最も多くなる900kΩの場合と比較して、その低下分の1/2程度の低下分を得ることができる。したがって、SRFP21の全抵抗Rの抵抗値を90kΩ~90MΩ、好ましくは270kΩ~9MΩ、より好ましくは270kΩ~2.7MΩとすることにより、2ndピーク時のアノード電流IAの減少量が大きくなることを抑制できる。これにより、横型FWD7のスイッチング損失低減や素子破壊を抑制することが可能となる。なお、ここではLOCOS酸化膜13が0.42μmである場合について説明したが、LOCOS酸化膜13の厚みに応じてSRFP21の抵抗値に対する電界の影響が変化することから、2ndピーク時のアノード電流IAの減少量も変化する。しかしながら、LOCOS酸化膜13が0.42μm以外の膜厚であっても、少なくともSRFP21の全抵抗Rの抵抗値を90kΩ~90MΩに設定すれば、上記と同様の効果を得ることができる。図17a~cは、LOCOS酸化膜13の厚みを変えたときのSRFP21の全抵抗Rの抵抗値と2ndピーク時のアノード電流IAの減少量の関係を示した図であり、図17dは、図17a~cをまとめた図である。図17aに示すように、LOCOS酸化膜13の厚みを200nmにした場合、SRFP21の全抵抗Rの抵抗値が90MΩ以下であれば2ndピーク時のアノード電流IAの減少量が小さくなった。また、図17bに示すように、LOCOS酸化膜13の厚みを420nmにした場合、SRFP21の全抵抗Rの抵抗値が90kΩ~90MΩの範囲内において2ndピーク時のアノード電流IAの減少量が小さくなった。LOCOS酸化膜13の厚みを700nmにした場合にも、厚みを420nmにした場合と同様の結果となった。さらに、図17cに示すように、LOCOS酸化膜13の厚みを1000nmにした場合、SRFP21の全抵抗Rの抵抗値が90kΩ以上において2ndピーク時のアノード電流IAの減少量が小さくなった。これらをまとめると、図17dに示すように、LOCOS酸化膜13の厚みが少なくとも200nm~1000nmにした場合において、SRFP21の全抵抗Rの抵抗値が90kΩ~90MΩの範囲内で2ndピーク時のアノード電流IAの減少量を小さくすることが可能となる。また、ここでは横型FWD7を例に挙げて説明したが、上述したように横型IGBT8も同様であり、横型IGBT8のSRFP34の抵抗値を横型FWD7のSRFP21と同様に設定することで、横型IGBT8についても、スイッチング損失低減や素子破壊を抑制することが可能となる。以上説明したように、横型FWD7や横型IGBT8などの横型素子において、SRFP21、34の全抵抗Rの抵抗値を90kΩ~90MΩ、好ましくは270kΩ~27MΩ、より好ましくは900kΩ~9MΩとすることにより、2ndピーク時のアノード電流IAなどの電流の減少量が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型FWD7のスイッチング損失低減や素子破壊を抑制することが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してSRFP21、34の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。上記第1実施形態では、横型FWD7や横型IGBT8などの横型素子に備えられるSRFP21、34の全抵抗Rの抵抗値を設定する場合について説明したが、SRFP21、34の抵抗値が長手方向において一定の場合を想定している。しかしながら、SRFP21、34の抵抗値は長手方向において一定となる場合に限るものではなく、長手方向において可変としても良い。図18は、横型FWD7や横型IGBT8に備えられるSRFP21、34を上方からみたときの部分拡大図である。この図に示されるように、長手方向において異なる比抵抗とされた領域R1、R2となる部分を設けている。この比抵抗が異なるように設定された領域R1、R2となる部分と長手方向での長さをカソードやコレクタ側からアノードやエミッタ側に進むにつれて変化させることで、単位長さ当りの抵抗値を可変にできる。このような構造は、例えば、SRFP21、34をドープトPoly-Siにて構成し、ポリシリコンへの不純物のドーピング時に使用するマスクパターンを濃度分布に合わせたものとして、ドーピング濃度を変化させるようにすればよい。例えば、SRFP21、34のうち比較的高不純物濃度とする場所については、マスクの開口部から先に不純物をドーピングしておく。その後、マスクを除去してからサイド不純物をドーピングすることで、比較的低不純物濃度とする場所にも不純物をドーピングしつつ、比較的高不純物濃度とする場所の不純物濃度がより高くなるようにするなどの手法を採用できる。この場合において、SRFP21、34の抵抗値の変化のさせ方として、カソードやコレクタ側で単位長さ当りの抵抗値が小さくなり、アノードやエミッタ側でカソードやコレクタ側よりも単位長さ当りの抵抗値が大きくなるようにすると好ましい。すなわち、上述したフィールドプレートFP8とフィールドプレートFP9の間での電界集中は、スイッチング時に瞬間的に電圧が変わったときに、変化点近傍で直ぐにその変化に対応できても、変化点から離間すると時定数によりその変化に対応できないために生じている。このため、カソードやコレクタ側で単位長さ当りの抵抗値を小さくすることで、変化点から離間した位置においてよりスイッチング時の電圧変化に対応できるようにすることが可能となる。これにより、より横型FWD7や横型IGBT8のスイッチング損失低減や素子破壊を抑制することが可能となる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対して半導体基板としてSOI基板1以外のものを用いたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図19は、本実施形態にかかるnチャネルの横型IGBT8の断面構成を示した図である。この図に示すように、p型シリコン基板41の上にn型層42を形成したものを半導体基板40として用いている。そして、n型層42によってn型ドリフト層22を構成し、n型ドリフト層22の表面からp型シリコン基板41に達するように、p型分離領域43が形成されている。このp型分離領域43は、横型IGBT8の周囲を囲むように形成されており、このp型分離領域43とn型ドリフト層22とのPN接合により、接合分離構造が構成されている。なお、半導体基板40の裏面側にはGNDパターン44が形成されており、このGNDパターン44が接地されることで、p型シリコン基板41が接地されるようにしてある。このように、半導体基板40としてp型シリコン基板41のような単なるシリコン基板などを用いた、接合分離型の横型IGBT8としても良い。なお、ここでは横型IGBT8を例に挙げて説明したが、勿論、横型FWD7についても同様の構造の半導体基板40を用いて形成することができる。第4実施形態本発明の第4実施形態について説明する。本実施形態も、第1実施形態に対して半導体基板としてSOI基板1以外のものを用いたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図20は、本実施形態にかかるnチャネルの横型IGBT8の断面構成を示した図である。この図に示すように、ポリシリコンにて構成される半導体基板50を用いて、半導体基板50内の横型IGBT8の形成領域を囲むようにシリコン酸化膜51を形成すると共に、そのシリコン酸化膜51の内側をn型シリコン層52としている。このn型シリコン層52をn型ドリフト層22として、横型IGBT8を形成している。つまり、誘電体分離型DielectricIsolationの横型IGBT8としている。なお、半導体基板50の裏面側にはGNDパターン53が形成されており、このGNDパターン53が接地されることで、半導体基板50が接地されるようにしてある。このように、半導体基板50としてポリシリコンにて構成される基板内に、シリコン酸化膜51などの絶縁膜で囲むようにn型ドリフト層22を配置したものを用いた、誘電体分離型の横型IGBT8としても良い。なお、ここでは横型IGBT8を例に挙げて説明したが、勿論、横型FWD7についても同様の構造の半導体基板50を用いて形成することができる。他の実施形態上記各実施形態では、横型FWD7や横型IGBT8を例に挙げて説明したが、上述したように横型MOSFETについても同様のことが言え、横型MOSFETのSRFPの抵抗値を横型FWD7や横型IGBT8のSRFP21、34と同様に設定することで、スイッチング損失低減や素子破壊を抑制することが可能となる。また、上記各実施形態では、半導体基板としてSOI基板11を用いる場合について説明したが、より高耐圧デバイスとするためにSOI基板11を用いているのであり、単なるシリコン基板や他の半導体基板を用いる場合についても本発明を適用することができる。つまり、SOI基板11などの半導体基板に備えられる活性層11cなどの半導体層の表面にカソード電極19やコレクタ電極32等の第1電極とアノード電極20やエミッタ電極33等の第2電極を形成し、第1電極と第2電極との間において電流を流す横型の素子であって、SRFPを備える構造の半導体装置について、本発明を適用できる。上記第2実施形態では、SRFP21、34の抵抗値を長手方向において変化させる一例を説明した。これに対して、他の構造を採用することにより、SRFP21、34の抵抗値を長手方向において変化させることもできる。図21は、他の構造を示した横型FWD7や横型IGBT8に備えられるSRFP21、34の部分拡大図であり、図21a、bは上面から見たときの図、図21c、dは断面図である。図21aに示すようにSRFP21、34の太さを長手方向においてカソードやコレクタ側からアノードやエミッタ側に進むにつれて徐々に細くすることができる。このような構造は、SRFP21、34をパターニングする際のマスクパターンの調整により実現できる。また、図21bに示すように、SRFP21、34の太さは長手方向において一定にしつつ、その内部に穴を形成し、その穴の寸法を変化させ、カソードやコレクタ側からアノードやエミッタ側に移動するにつれて徐々に穴の寸法が大きくなるようにしても良い。このような構造も、SRFP21、34をパターニングする際のマスクパターンの調整により実現できる。また、図21cに示すように、SRFP21、34の太さは長手方向において一定にしつつ、その厚みを変化させ、カソードやコレクタ側からアノードやエミッタ側に移動するにつれて厚みが薄くなるようにしても良い。さらに、図21dに示すように、SRFP21、34の太さは長手方向において一定にしつつ、部分的に凹部を形成し、その凹部の数をカソードやコレクタ側からアノードやエミッタ側に移動するにつれて多くなるようにしたり、凹部の長さをカソードやコレクタ側からアノードやエミッタ側に移動するにつれて長くしても良い。これら、図21c、dのような構造は、SRFP21、34をパターニングするためのマスクとは他に、SRFP21、34を部分的に薄くするためのマスクも配置し、エッチングすることにより実現できる。さらに、この他、SRFP21、34の材料を変更することでSRFP21、34の抵抗値を長手方向において変化させることもできる。例えば、ドープトPoly-SiとCr-Siなどのように、異なる抵抗材料を用いてSRFP21、34を構成し、長手方向において材料を変更することが考えられる。また、SRFP21、34の長手方向において、一部はドープトPoly-Siの単層膜、残りはドープトPoly-SiとCr-Siの二層膜で構成するなど、異なる抵抗材料の膜の層数を変化させるようにしても良い。また、ここでは第1実施形態で説明したように、SRFP21、34の全抵抗Rの抵抗値を90kΩ~90MΩ、好ましくは270kΩ~27MΩ、より好ましくは900kΩ~9MΩとする場合において、SRFP21、34の長手方向における単位長さ当りの抵抗値を変化させる場合について説明した。しかしながら、SRFP21、34の長手方向における単位長さ当りの抵抗値を変化させ、カソードやコレクタ側で単位長さ当りの抵抗値が小さくなり、アノードやエミッタ側でカソードやコレクタ側よりも単位長さ当りの抵抗値が大きくなるようにするだけでも、スイッチング時の電圧変化に対応できるようになり、横型素子のスイッチング損失低減や素子破壊を抑制する効果が得られる。