"電荷積分器CSA、低域通過フィルタLPF、入力コンデンサCin,CCDSを有する相関2重サンプリング回路CDS、サンプルホールド回路S/H及びAD変換器ADCから成る静電容量式タッチアプリケーション用の回路において、前記低域通過フィルタLPFが、前記サンプルホールド回路S/Hのナイキスト周波数より低いカットオフ周波数を有し、前記低域通過フィルタが、前記入力コンデンサCin,CCDS及び直列抵抗器RLPFCDSとから成る当該回路。前記低域通過フィルタLPF及び前記相関2重サンプリング回路CDSは、1つのブロック2,LPFCDSに統合されている請求項1に記載の回路。前記AD変換器ADCは、1つのスイッチドキャパシタAD変換器である請求項1又は2に記載の回路。前記AD変換器ADCは、1つの第1段と複数のさらなる段とから成る多段AD変換器である請求項3に記載の回路。前記第1段は、1つの逐次比較近似レジスタSARと1つのフィードバックDA変換器とから成る請求項4に記載の回路。前記サンプルホールド回路S/Hは、前記AD変換器の前記第1段内に組み込まれている請求項5に記載の回路。1つの増幅器が、前記AD変換器の、前記サンプルホールド回路S/Hと前記第1段との間で共有される請求項6に記載の回路。前記複数のさらなる段は、1つのパイプライン型AD変換器、1つの循環型AD変換器、又は2つ以上のカスケードされた構成要素から構成され、各カスケードされた構成要素は、1つの循環型AD変換器である請求項4~7のいずれか1項に記載の回路。前記電荷積分器CSAは、1つの電荷感知増幅器と、仮想接地に対する電荷を積分するための手段とから成る請求項1~8のいずれか1項に記載の回路。前記回路は、前記電荷積分器CSA及び/又は前記1つのブロック2,LPFCDSのレンジをオフセット変動によって最適化するための手段を有する請求項1~9のいずれか1項に記載の回路。前記低域通過フィルタLPF、前記相関2重サンプリング回路CDS、前記サンプルホールド回路S/H、及び前記AD変換器ADCの前記第1段が、1つのブロック23に統合されている請求項4~10のいずれか1項に記載の回路。1つのコンデンサCfbが、前記DA変換器の前記第1段内に組み込まれた前記サンプルホールド回路S/Hと、前記低域通過フィルタLPFを組み込んでいる前記1つのブロック2,LPFCDSと、前記相関2重サンプリング回路CDSとの間で共有される請求項11に記載の回路。前記1つのブロック23は、前記電荷積分器CSAの出力部と前記入力コンデンサCinとの間に接続された前記直列抵抗器RLPFCDS、前記直列抵抗器RLPFCDSと1つの入力スイッチ1,2との間に接続された前記入力コンデンサCin、前記入力コンデンサCinと1つの増幅器8の仮想接地との間に接続された前記入力スイッチ1,2、前記増幅器8、前記仮想接地と前記増幅器8の出力部との間に接続された前記増幅器8用の1つのリセットスイッチ1、前記仮想接地と1つのノード85との間に接続された1つのフィードバックコンデンサCfb、1つの第1事前充電スイッチ1、1つの第2フィードバックスイッチ、1つの第3スイッチ3及び1つのDA変換器DAC並びに前記増幅器8の出力部に接続された1つの比較器9から構成され、前記ノード85が、前記第1事前充電スイッチ1、前記第2フィードバックスイッチ2及び前記第3スイッチに接続され、前記第3スイッチ3が、前記DA変換器DACに接続される請求項11又は12に記載の回路。前記増幅器8は、前記相関2重サンプリング回路CDSと前記AD変換器ADCの前記第1段との双方の増幅器の機能を統合する請求項13に記載の回路。前記回路は、前記増幅器8の前記仮想接地と1つのノードとの間に接続された残留コンデンサCresidue並びに1つの第4事前充電スイッチ1,2及び1つの第5スイッチ3をさらに有し、前記ノードが、前記第4事前充電スイッチ1,2及び前記第5スイッチ3に接続され、この第5スイッチ5が、前記増幅器8の出力部に接続される請求項14に記載の回路。初期化フェーズI中に:前記入力コンデンサCinが、前記入力スイッチ1,2を閉じることによって第1サンプリング電圧Vin_cds1に事前充電され、前記増幅器8が、前記リセットスイッチ1を閉じることによってリセットされ、前記フィードバックコンデンサCfbが、前記事前充電スイッチ1を閉じることによって初期化電圧Vinit_cdsに事前充電され、電荷積分フェーズCI中に:前記入力コンデンサCinの第1サンプリング電圧Vin_cds1が、第2サンプリング電圧Vin_cds2に変化し、前記入力スイッチ1,2が閉じられたままであり、前記リセットスイッチ1と前記事前充電スイッチ1とが開かれ、前記第2サンプリング電圧Vin_cds2と前記第1サンプリング電圧Vin_cds1との差に比例する変換されるべき第1電圧Vin_adcを生成するため、前記フィードバックコンデンサCfbが、フィードバックスイッチ2を閉じることによって前記増幅器8のフィードバック経路に切り替えられ、AD変換フェーズ中にA/DC:前記フィードバックスイッチ2が開かれ、前記第1電圧Vin_adcと前記第2電圧Vdacとの差に比例する第3電圧Verrorを生成するため、前記フィードバクコンデンサCfbが、DA変換器DACによって生成された第2電圧Vdacに切り替えられる、上記のフェーズから成る請求項13~15のいずれか1項に記載の回路のための方法。前記初期化フェーズIは、前記残留コンデンサCresidueが、前記第4事前充電スイッチ1,2を閉じることによって残留初期化電圧Vinit_residueに事前充電される上記のステップをさらに有し、前記電荷積分フェーズCIは、前記第4事前充電スイッチ1,2が、前記電荷積分フェーズCIの終了時に開かれる上記のステップをさらに有し、前記AD変換フェーズA/DCは、前記フィードバックコンデンサCfbの代わりに、前記残留コンデンサが、前記増幅器のフィードバック経路に切り替えられる上記のステップをさらに有する請求項16に記載の方法。前記AD変換フェーズA/DCは、コース量子化CQフェーズをさらに有し、前記入力コンデンサCinが切断された後で、前記残留コンデンサCresidueを前記増幅器8のフェードバック経路に切り替える前の、前記コース量子化CQ中に、前記フィードバックコンデンサCfbが、前記増幅器8の前記フィードバック経路内に存続したままである請求項17に記載の方法。静電容量式タッチ装置において、この静電容量式タッチ装置は:第1のN個の横列と第2のM個の縦列とから成る複数のセンスコンデンサアレイ、1つの入力信号11を生成し、横列走査速度1/Nでこの入力信号を前記横列の各々に対して番地付けするための手段及び請求項1~15のいずれか1項に記載の前記第2のM個Mの前記回路から構成されている当該静電容量式タッチ装置。複数の前記回路内の複数の前記AD変換器の各々が、1つのDA変換器を有し、前記静電容量式タッチ装置が、複数の基準電圧を複数の前記AD変換器のうちの幾つかのAD変換器の複数の前記DA変換器に提供する複数の電圧基準装置を有する請求項19に記載の静電容量式タッチ装置。前記電圧基準装置は、1つの抵抗ラダー127である請求項20に記載の静電容量式タッチ装置。前記基準装置は、複数の前記回路と複数のタップとの間に共通である1つの基準ラダー137を有し、前記基準電圧が、前記タップに存在する請求項20又は21に記載の静電容量式タッチ装置。複数の前記AD変換器は、1つ以上のAD変換器段によってエンコードされる1つの残留信号を生成するために配置されている19~22のいずれか1項に記載の静電容量式タッチ装置。従来の技術によれば、公知の別の解決手段より簡単な構造を成す静電容量式タッチアプリケーション用の回路が要求される。減少された低周波ノイズを呈する回路も要求される。さらに、より良好で且つ制限されない変換速度と減少された空間非線形性とを呈する回路が要求される。本発明の概要本発明によれば、これらの課題は、請求項1に記載の静電容量式タッチアプリケーション用の回路によって解決され、請求項16に記載の方法によって解決され、請求項19に記載の静電容量式タッチ入力装置によって解決される。従来の技術と比較した当該回路の利点には、特に、幾つかの機能を同じブロック内で結合することによって、つまり複数のブロックを統合することによって、必要とされるブロックの数を減少させる可能性がある。当該可能性が、全表面及び電力消費を減少させる。好ましくは、CDSブロックの入力コンデンサが、低域通過フィルタLPFを構成する直列抵抗器に結合される。この方式では、LPFとCDSとの機能が、1つのブロック内で結合される。この直列抵抗器の抵抗値が、入力コンデンサの静電容量値と共に、全体を結合されたブロックLPFCDSによって実行されるフィルタリングの関数のカットオフ周波数を、ナイキスト条件を満足するための、後続するサンプリングブロック3のサンプリング速度に応じて決定することを可能にする。さらに、バッファの消費電力部及びバッファのノイズ源と一緒に、当該バッファが省略され得る。換言すれば、LPFブロックとCDSブロックとが、1つのブロックに統合される。この文章では、表現2つ以上のブロックを1つのブロックに統合するとは、少なくとも1つの回路要素が統合された複数のブロック間で共有されることを意味する。したがって、各ブロックを隔離することが不可能である。したがって、少なくとも1つの要素が、2つのブロック間で共有されるので、当該統合されたブロックの要素の数が、任意の共有された要素のない2つ以上の等価な分離された複数のブロックを構成するために必要とされる要素の数より少なく、ノイズレベル、電力消費及びシリコンウエハ上で必要とされる面積を減少させることを可能にする。当該提唱されたチェーンのAD変換器は、1つの第1段と複数のさらなる段とから成るスイッチドキャパシタAD変換器、例えば多段AD変換器である。当該第1段は、逐次比較近似レジスタSARとフィードバック経路内のDA変換器とを有し得る。この場合には、S/Hブロックとこの第1段とが、1つのブロックに統合される。つまり、1つの増幅器が、1つのスイッチドキャパシタAD変換器の、S/Hブロックと第1段とによって共有される。当該複数のさらなる段は、1つのパイプライン型AD変換器、1つの循環型AD変換器、又は2つ以上のカスケードされた構成要素から構成される。各構成要素は、1つの循環型AD変換器である。本発明に固有の特徴は、統合されたS/Hを有するAD変換器の第1段が、LPFCDSを有する1つのブロックに統合され得る。一実施の形態では、1つのコンデンサが、LPFCDSブロックとS/HADCブロックとの間で共有され、このLPFCDSブロックのフィードバックコンデンサの機能と、S/HAD変換器ブロックの入力コンデンサの機能とを実行する。別の実施の形態では、S/HADCのブロックが、1つの増幅器を有し、LPFCDSのブロックのフィードバックコンデンサの機能を実行する1つのコンデンサだけではなくて、LPFCDSのブロックの増幅器の機能とS/HADCのブロックの増幅器の機能とを統合する1つの増幅器も、当該2つのブロック間で共有される。好ましくは、良好な空間非線形性を呈させるため、第1段のフィードバックループ内のDA変換器が、1つの共通の抵抗分割器からタブを選択することによって実現され得る。別の実施の形態では、AD変換器の分解能が、誤差又は残留電圧を生成して評価することによって向上される。この誤差又は残留電圧は、LPFCDSブロックの入力信号と、SAR及びフィードバック経路内のDA変換器によって生成されるその入力信号の近似値との差を増幅したものとして定義される。一実施の形態では、当該提唱された回路が、CSA及び/又はLPFCDSをオフセット変動によって最適化することを可能にする。図面の簡単な説明本発明は、例示され且つ図面によって示された実施の形態の説明を用いてより良好に理解される。本発明の可能な実施の形態の詳細な説明静電容量式タッチ入力装置、例えばタッチパネルは、複数のセンスコンデンサの配列から成る。指のような良好な誘電特性を有する物体が、タッチパネルに接近しているときに、これらのコンデンサの静電容量値が変化され得る。当該全ての配列が、静電容量センサーICCSICによって中速度、一般に100-1000fpsで読み出される。図2は、静電容量センサーICを有する静電容量式タッチ入力装置を示す。この静電容量式タッチ入力装置は、第1のN個の横列と第2のM個の縦列とから成る複数のセンスコンデンサから構成される。これらのセンスコンデンサが全て、イメージ内の画素のように行列形式で配置される。一実施の形態では、NとMとは同じ数である。つまり、N=Mである。換言すれば、静電容量式タッチ入力装置は、N×M次元の静電容量センサアレイ200を有する。振幅Aの電圧11が、入力信号として各横列の複数のセンスコンデンサにわたって印加される。可能な動作方式では、各横列が、入力信号11によって横列の走査速度1/Nで連続してアドレス付けされる。1つの横列が、番地付けされている間に、当該選択された横列の全てのM個のセンサーが、その横列の走査期間中に本発明のM個のセンス回路によってパラレルに分析される。複数のブロックの電荷感知増幅器複数のCSAが、静電容量式タッチ入力装置の各縦列又はチャネルに対する検出された信号を適切な範囲で定量化する。換言すれば、1つの横列の全ての静電容量センサーが、パラレルにサンプリングされるように、電荷感知の増幅が、静電容量センサーICの各チャネル内に組み込まれた回路素子によって実行される。次いで、当該定量化された信号が、デジタル出力コードに変換される。しかしながら、図3A~3Dに示された様々なアーキテクチャーが、A/D変換ADCのために実行され得る。図3Aは、1つの電荷感知増幅器に対して各チャネル内の1つのAD変換器を有する静電容量センサーICを示す。符号300は、各走査内にセンスコンデンサ値の変化を検出するために使用されるデジタルインターフェースを示す。図3Bには、全てのチャネルの電荷感知増幅器の電圧出力が、高周波のマルチプレクサ400を通じて高速のAD変換器に対して供給される。この場合には、全ての縦列が、各横列に対して順々に走査される必要があり、当該AD変換器は、AD変換器が各チャネル内に組み込まれているときよりN倍高い変換速度を有しなければならない。AD変換器の数が減少されるものの、当該AD変換器に対する速度上の拘束が、多数のチャネルに対して厳しくなり得る。この場合には、出力ポートの数が既に限定されているので、デジタルインターフェースは必須でない。図3C中に示された静電容量センサーICが、電荷感知増幅器の複数のチャネルのグループごとに1つのAD変換器を使用する。各グループが、1つのマルチプレクサ500を有する。図3D中に示された別の実施の形態では、静電容量センサーICが、アナログ出力部を有する。この静電容量ICは、チャネルごとに1つの電荷感知増幅器を有し、且つ1つの高周波アナログマルチプレクサ400を有する。このマルチプレクサ400の出力が、静電容量センサーICの外部の高速で且つ外付けの1つのAD変換器に対して供給される。本発明は、図3A~3D中に示された全ての異なる構成に対応しているチャネルごとの電子アーキテクチャーの実行方式に関する。図3Aの実施の形態は、パラレルに感知可能で且つ高速にデジタル処理するために特に適している。本発明による回路の第1ブロックは、図4中に示された電荷感知増幅器である。この電荷感知増幅器は、低ノイズ反転感知増幅器を有する。この低ノイズ反転感知増幅器は、当該増幅器のゲインループ内のセンサーのコンデンサCsensを使用する。図4の上側の部分で指摘したように、このコンデンサCsensは、アクイジション下の選択された横列の端子と縦列の端子との間に存在する等価コンデンサである。当該センスコンデンサCsensの入力部での電圧VRは、走査入力電圧の振幅Vhigh-Vlow11を増幅したものである。電荷積分増幅器の非反転入力端子が、一定の電圧に保持されるので、仮想接地が、この増幅器の反転入力端子に存在する。つまり、この電荷積分増幅器の入力電圧も、一定に保持される。センスコンデンサ値Csensの任意の変化に比例して、電荷感知増幅器の出力Vcsaが、以下の関係式にしたがって変化する。すなわち、出力電圧Vcsaは、走査入力電圧の振幅Vhigh-Vlowに比例する。電荷感知増幅器段の電圧のアクイジションサイクルのシーケンスが、図5A~5C中に示されている。スイッチS2を閉じてスイッチS1を開くことによって、ライン走査の開始時と、増幅された走査電圧VRが、Hに保持されている間とに、フィードバックコンデンサCintに接続された当該電荷感知増幅器の反転端子の入力電圧VCが、基準電圧値Vbに初期化される。その一方で、電荷感知増幅器の出力が、基準電圧値Vinitに初期化される。当該リセットフェーズ201に続いて、図示されるような回路に属するAD変換器の入力段が、初期化されている間に、ノイズ積分フェーズが開始され得る。このことは、スイッチS1を閉じてスイッチS2を開くことによって達成される。当該走査電圧が、このフェーズ中にHに保持される。これらのリセットフェーズ201と初期化フェーズ202との間に、センスコンデンサ端子の縦列電圧VCが、仮想接地電圧値Vbに保持される一方で、電荷感知増幅器の出力電圧VCSAが、初期化電圧値Vinitに保持される。電圧サンプリングが、初期化フェーズ202の終了時に入力電圧をVhighからVlowに切り替えることによって初期化される。したがって、当該電荷感知増幅器の出力電圧VCSAが、入力横列信号の負電圧差を、センスコンデンサCsensとフィードバックコンデンサCintとの比に比例して増幅する。この負電圧差の値が、この増幅された信号が、このサンプリングフェーズ203中に後続する複数の段によって濾波されて処理される。図6の左側は、低域通過フィルタLPF2′のブロック及び相関二重サンプリング回路CDS2′′のブロックを示す。本発明の特徴によれば、RCフィルタの機能を実行するために、相関二重サンプリング回路ブロックの入力コンデンサCCDSと追加の直列抵抗RLPFCDSとを直列に使用することによって、これらの2つのブロックが、図6の右側の部分に示された単一のブロック2に統合され得る。ナイキストの関係式を考慮して、ブロック2の入力信号の帯域幅を、後続するサンプリングブロックのサンプリング速度の応答関数内に制限するため、抵抗RLPFCDSの値が、入力コンデンサCCDSの値に適合される。当該適合により、低域通過フィルタブロック2′′のバッファが、当該ブロック2′′の電力消費バジェット部及びノイズ源と一緒に省略され得る。さらに、統合されたブロックLPFCDS2が、2つの低域通過フィルタブロック2′と相関二重サンプリング回路ブロック2′′とによってそれぞれ必要とされる2つのコンデンサCLPF及びCCDSの代わりに1つのコンデンサCCDSだけを有する。当該カットオフ周波数が、選択され、直列抵抗RLPFCDSの基準値によって変更され得る。より効率の良い濾波が要求される場合、例えばカットオフ周波数のすぐ上の信号のエネルギーが高い場合は、このRCフィルタ段が、追加の低域通過フィルタ手段及び/又は帯域通過フィルタ手段に結合され得る、例えば多段フィルタ状に結合され得る。しなしながら、1つの抵抗と1つのコンデンサとだけから成る一段の低域通過フィルタを使用することが好ましい。何故なら、一段の低域通過フィルタは、各チャネル内の部品の数を減少させるからである。本発明による当該回路は、統合されない解決手段、例えば図1中に示された解決手段より簡単である。何故なら、図1中に示された回路の2つ以上のブロックが、1つの回路に統合されるからである。つまり、少なくとも1つの回路要素が、統合された複数のブロック間で共有され、これらのブロックの各々のブロック内で1つの機能を実行するからである。すなわち、各ブロックを分離することは不可能である。したがって、当該統合されたブロックの要素の数が、共有された任意の要素なしに分離された2つ以上の等価ブロックを構成するために要求される要素の数より少なく、ノイズレベル、電力消費及びシリコンウエハ上で必要とされる面積を減少させることを可能にする。さらに、本質的に、各種の多くのAD変換器が、サンプルホールド回路を必要とするので、このサンプルホールド回路、つまり図1のブロック3及びAD変換器4も、統合され得る。このことは、逐次比較近似AD変換器、2段AD又は多段AD変換器、パイプライン型AD変換器及び循環型AD変換器のような、特にスイッチドキャパシタ型AD変換器に対して可能である。本明細書及び図面では、表現S/HADCが、図1のサンプルホールド回路ブロック3とスイッチドキャパシタ型AD変換器との統合を意味する、例えばサンプルホールド回路ブロックと、逐次比較近似レジスタSARつまり逐次比較近似AD変換器SACから成る多段AD変換器の第1段と、フェードバックDA変換器DACとの統合を意味する。好ましくは、分離された2つの増幅器を使用する代わりに、ただ1つの増幅器が、サンプルホールド回路ブロックと多段AD変換器の第1段との間で共有される。上述した全ての種類のスイッチドキャパシタ型AD変換器に対しては、第1デジタル推定値afirstdigitalestimationが、AD変換器の入力信号に存在すると、誤差信号又は残留電圧が生成される。この誤差信号又は残留電圧は、入力信号VinADCと、この入力信号VinADCの当該デジタル評価値をアナログ電流に再変換することによって得られる電圧VDACとの差に比例する。入力信号VinADCとDA変換器による出力信号VDACとのアナログ減算が、その他の技術も可能であるものの、例えばスイッチドキャパシタ装置によって実現され得る。図7中に示された例では、入力コンデンサCinが、第1フェーズ中にVinADCに事前充電される。この第1フェーズ中には、スイッチ1が閉じられ、スイッチ2が開かれる。スイッチ1及び2の状態を反転することによる第2フェーズでは、Cinの右側のノード85Cinの右側の電極が、高インピーダンス状態にされる一方で、Cinの左側の他方の電極に接続されたノード87は、VinADCからVDACに切り替えられ、当該コンデンサCinにわたる電圧が、一定に保持されるので寄生コンデンサCpを無視する、右側の電極ノード85の電圧も、VDAC-VinADCに変化する。右側の電極ノード85の電圧レベルが、0Vに初期化されるので、誤差信号又は残留電圧が、値VDAC-VinADCをとる。実際には、寄生コンデンサCpのせいで、Cinの下部電極に印加された電圧ステップが、CinとCpとの間の電荷の再配分に起因して1より僅かに下の係数Cin/CpCinだけ減衰して発生する。残留電圧が、次の段内で正確に評価されなければならない場合には、Cpが正確に知られていないときに、当該電荷の再配分が問題になりうる。図8は、本発明に適するスイッチドキャパシタアナログ差動入力段の別の例を示す。この例では、入力コンデンサCinの上部電極85が、増幅器の仮想接地入力部に接続されている。このため、Cpにわたる電圧が一定であるので、当該回路が、寄生コンデンサの値に対して敏感でない。第1フェーズ中は、入力コンデンサCinが、VinADCに事前充電される一方で、フィードバックコンデンサCfbは放電される。Cfbを短絡しているフェードバックスイッチ1が、第1フェーズの終了時に初めて開く。仮想接地に対する全電荷が、当該終了時から保持されなければならない。第2フェーズ中は、Cinの下部電極が、スイッチ2によってVinADCからVDACに切り替えられる。コンデンサCinが、VDACに充電され、この入力コンデンサCinに対する電荷の変化量CinVDAC-VinADCが、フィードバックコンデンサCfbによって吸収される。したがって、増幅器の出力電圧が、反対方向に且つコンデンサ比Cin/Cfbによって定義された利得で変化する。静電容量結合にわたるVinADCとVDACとの差を得ることを可能にする幾つかのその他の回路、特に増幅器のオフセットを補正することを可能にするその他の回路が可能であり、本発明の範囲内に含まれる。しかし、当該回路は、ここでは詳述しない。入力信号VinADCとフィードバック信号VDACとの差と一緒に、信号のサンプリングを実現するため、図8中に示された原理は、AD変換器内で使用され得る。この解決手段は、特に以下の3つの条件で、より正確な回路利得が要求されるときに好ましい:マルチビットの量子化が実行されるとき:信号VDACが、この信号VDACを幾つかの基準レベルと同時に比較することによって1ステップ中により正確に評価されなければならない。2段若しくは多段AD変換器又はパイプライン型AD変換器において、電圧VDACが、電流誤差を次の段内で補正するために生成されるとき。電圧VDACが、一般に2nの利得で増幅されるとき。この場合、nは、AD変換器から抽出されたビットの数である。残留電圧が、次のAD変換器の段内で補正するために増幅されて出力されるときに、図8中に示された解決手段が、図9中に示されたように、例えば逐次比較近似AD変換器内で使用され得る。比較的速いAD変換器の構造、つまりスイッチドキャパシタに基づく逐次比較近似AD変換器、パイプライン型AD変換器、循環型AD変換器の場合、入力信号が、第1フェーズサンプリング中に図8中に見て取れるコンデンサCinのノード87でサンプリングされる。次いで、残留電圧を計算するため、このコンデンサCinのノード87が、推定コードを示す電圧VDACに切り替えられる。したがって、ブロックのサンプルホールド回路S/Hとブロックのスイッチドキャパシタ型AD変換器の第1段とが、1つのブロックに統合され得る。本発明の独立した特徴によれば、低域通過フィルタLPF、相関2重サンプリング回路CDS、サンプルホールド回路S/H及びスイッチドキャパシタ型AD変換器つまり逐次比較近似AD変換器SACを図22中の例に対して示された1つの段23に統合することが可能である。一実施の形態では、LPFCDSのブロックのフィードバックコンデンサの機能とS/HADCのブロックの入力コンデンサの機能とを実行する1つのコンデンサが、LPFCDSのブロックとS/HADCのブロックとの間で共有される。この実施の形態では、AD変換器の入力段が、2つの電圧のVinADCと図7中に示されたような高インピーダンスのノード85に向かうVDACとの間の静電容量結合に基づく。図10は、S/HADC34例えば、サンプリングAD変換器が後続するLPFCDSのブロック2を示す。この図10では、これらの2つのブロック2及び34が分離している、つまり1つのブロックに統合されていない。図12中に示された図10の回路の動作のための異なるフェーズは、少なくとも3つである:初期化Iフェーズ1電荷積分CIフェーズ2A/D変換A/DCフェーズ3。図10,11,13,15,16,18,20及び22中のスイッチに関連する数字1,2,3及び4は、対応するスイッチが同じ番号を有するフェーズ中に閉じられ、その他のフェーズ中に開かれることを示す。2つの番号が、同じスイッチ、例えば1,2に関連するときは、これらの番号は、対応するスイッチが第1の番号及び第2の番号を有するフェーズこの場合には、フェーズ1及び2中に閉じられ、第2の番号を有するフェーズの終了時この場合には、フェーズ2の終了時に開かれることを示す。LPFCDSのブロック2が、初期化フェーズIフェーズ1中にリセットされる。フェーズ1中にこのLPFCDSのブロック2のスイッチ1を閉じてスイッチ2を開くことによって、図6のコンデンサCCDSに対応する図10の入力コンデンサCin_cdsが、電圧Vin_cds1に事前充電され、フィードバックコンデンサCfb_cdsが、初期化電圧Vinit_cdsに事前充電される。一実施の形態における当該初期化電圧Vinit_cdsは、アナログ接地に相当し得る。ブロックS/HADC34は、初期化フェーズ1中は何ら機能していない。電荷積分CIフェーズフェーズ2中に、LPFCDSのリセットスイッチ1が開かれ、このLPFCDSのスイッチ2が閉じられる。その結果、仮想接地ノードのVout_cdsに対する全電荷が、一定に保持される。この全電荷は、コンデンサCin_cdsの電荷とコンデンサCfb_cdsの電荷との和に一致する。入力電圧Vin_cdsが、第1値Vin_cds1から第2値Vin_cds2に変化するときは、仮想接地ノードのVout_cdsに対する全電荷が、一定に保持されるので、コンデンサCin_cdsの電荷の対応する変化が、コンデンサCfb_cdsの電荷の反対の変化を伴う。その結果、フェーズ2の終了時のCDSの出力電圧Vout_cdsは、である。この電圧Vout_cdsが、フェーズ2の終了時にS/HADCのブロック34の入力コンデンサCin_cdsにそのまま印加される。つまり、Vout_cds=Vin_adcである。換言すれば、このフェーズ2中に、誤差電圧VerrorつまりコンデンサCin_adcの右側のノード85の電圧が、ブロックS/HADC34のコンデンサCin_adcの右側のスイッチ2を閉じることによって一定、例えば0Vにされる。フェーズ3中に、ノード85の誤差電圧Verrorが、Verror=Vdac-Vin_adcに等しいように、Cin_adcが、S/HADCのこのコンデンサCin_adcの左側のスイッチ2を開いてスイッチ3を閉じることによってVin_adcからVdacに切り替えられる。2つのブロックのLPFCDS2及びS/HADC34が、図11中に示されたような1つのブロックに有益に統合され得る。この場合、フェーズ1及び2が、図10の解決手段に等しい。フェーズ1又は初期化フェーズI中に:入力コンデンサCinが、入力スイッチ1,2を閉じることによって第1サンプリング電圧Vin_cds1に事前充電される。増幅器8が、リセットスイッチを閉じることによってリセットされる。フィードバックコンデンサCfbが、事前充電スイッチ1を閉じることによって初期化電圧Vinitに事前充電される。フェーズ2又は電荷積分フェーズCI中に、入力コンデンサCinの第1サンプリング電圧Vin_cds1が、第2サンプリング電圧Vin_cds2に変化する。入力スイッチ1,2が閉じたままであり、リセットスイッチ1及び事前充電スイッチ1が開かれる。変換されるべき第1電圧Vin_adcを、第2サンプリング電圧Vin_cds2と第1サンプリング電圧Vin_cds2との差に比例させて生成するため、フィードバックコンデンサCfbが、フィードバックスイッチ2を閉じることによって増幅器8のフィードバックに切り替えられる。換言すれば、入力コンデンサCinが、フェーズ2の終了時に入力スイッチ1,2を開くことによって増幅器8から切断される。コンデンサCfb_cdsにわたる電圧をADCの別のコンデンサCin_adcにそのまま印加する代わりに、先の場合図10のように、この別のコンデンサCin_adcの入力部が、電圧Vin_adcから別の電圧Vdacに切り替えられる。この場合、コンデンサCfbの右側のノード85が、フェーズ3中にVdacに向かって切り替えられる。その結果、電圧Verror=Vdac-Vin_adcが、増幅器8の反転入力部に直接に印加される。フェーズ3にあるこの増幅器8は、オープンループ状態にある。何故なら、このとき、Cfbが、Vdacに印加されているからである。この場合、Vin_adcは、変換されるべき電圧を示す。当該変換されるべき電圧は、Vin_cds2とVin_cds1との差に比例する。このとき、比較器9用の第1前置増幅器段のオフセットが補正されるという利点、及びこの増幅器8の、当該オフセットに対する感度を低減する利得が当該比較器9の前方で得られるという利点を伴って、このときにオープンループにある当該増幅器8が、当該第1前置増幅器段として使用され得る。図11の構成の利点は、LPFCDSのブロックのフィードバックコンデンサCfbからS/HADCのブロックの入力コンデンサCin_adcに電圧をそのまま印加することが回避されることである、したがってこの動作のために必要とされる電力消費が回避され、同様にこの動作によって伴う対応するノイズが回避されることである。換言すれば、低域通過フィルタLPF、相関2重サンプリング回路CDS、サンプルホールド回路S/H、及びAD変換器、例えば逐次比較近似AD変換器の第1段を1つのブロック内で統合することが、このときに図10の2つのブロックのLPFCDSとS/HADCとの間で図11のコンデンサCfbを供給することを可能にし、図10の2つのコンデンサCfb_cdsとCin_adcとの使用を回避し、したがって任意に共有された素子なしに図10の分離された2つのブロックを構成するために要求される素子の数に比べて、統合されたブロック23の素子の数を減少させ、ノイズレベル、電力消費及びシリコンウエハ上の要求される面積を減少させることを可能にする。図11の回路は、スイッチの数も減少させる。図10の回路及び図11の回路の動作に対する異なるフェーズが、図12中に示されている。電荷読み出しフェーズCRが、フェーズ1及び2に対応する。2つのサンプリング電圧が、この電荷読み出しフェーズCR中にCSAの出力部から取り出される。この期間に、図11の入力コンデンサCinが、増幅器8に接続されている。A/D変換A/DCが、2つの電荷読み出しフェーズCR間に挿入され、マルチタッチ装置の異なる横列が読み出され得る周波数つまりライン周波数を制限しうる。当該ライン周波数を最適化するため、図13中に示されたタンデム動作される2つのスイッチドキャパシタサブブロックA,Bが、有益に使用され得る。本明細書では、表現タンデム動作は、一方のサブブロックが、電荷読み出しを実行する一方で、他方のサブブロックが、A/D変換を実行することを意味する。図14は、図13の回路の動作に対する異なるフェーズを示す。抵抗RLPFCDSとコンデンサCinとから成る図13のフィルタは、2つのスイッチドキャパシタサブブロックA,Bに対して二重に配置される必要がない。何故なら、電荷読み出しモードにある1つのサブブロック-上のサブブロックA又は下のサブブロックB-だけに一度に接続されるからである。同様に、コースAD変換器の機能を実行する比較器9とフィードバック経路内のDA変換器とが、二重に配置される必要がない。何故なら、当該比較器9及びDA変換器は、A/D変換モードにあるスイッチドキャパシタサブブロックだけによって使用されるからである。別の実施の形態では、2つより多いサブブロックが、タンデム動作で使用され得る。電荷読み出しとA/D変換とが、同じ期間にあるときは、2つのサブブロックが適する。A/D変換フェーズが、電荷読み出しフェーズよりN倍長いときは、タンデム動作されるN1個のサブブロックが使用され得る。1つのサブブロックが、電荷読み出しモードにある一方で、その他のN個のサブブロックが、AD変換器の変換を実行する。これらのサブブロックの役割が、周期的に入れ替えられる。別の実施の形態では、図8中に示されたように、AD変換器の入力段が、VinADCと反転増幅器に向かうVDACとの間の静電容量結合に基づく。この実施の形態では、S/HADCのブロックが、1つの増幅器を有し、LPFCDSのブロックのフィードバックコンデンサの機能を実行する1つのコンデンサだけではなくて、LPFCDSのブロックの増幅器の機能とS/HADCのブロックの増幅器の機能とを統合する1つの増幅器も、当該2つのブロック間で共有される。図15は、S/HADC34つまりサンプリングAD変換器段が後続するLPFCDS2を示す。したがって、2つのブロック2及び34が、1つの同じブロックに統合されていない。この回路は、少なくとも3つの動作フェーズを必要とする。フェーズ1及び2中のLPFCDSのブロック2の動作は、図10の回路に等しい。当該LPFCDSの出力電圧Voutが、フェーズ2中にS/HADC34の入力コンデンサCin_adcにそのまま印加され、S/HADCのフィードバックコンデンサCfb_adcが、このフィードバックコンデンサCfb_adcの右側のスイッチ2を閉じることによってVinit_residueに初期化される。当該S/HADCのブロックの増幅器のフィードバック経路内のスイッチ2が、フェーズ2の終了時に開かれ、入力コンデンサCin_adcが、Vdacに切り替えられる一方で、Cfb_adcコンデンサが、ブロックS/HADCの増幅器のフィードバックに切り替えられる。当該両動作は、スイッチ3を閉じることによって実行される。入力コンデンサCin_adcの電荷の変化が、フィードバックコンデンサCfb_adcから得られる。その結果、出力電圧Vout_adcは、である。この実施の形態でも、図16中に示されたように、2つのブロックのLPFCDS2とS/HADC34とが、1つのブロックに統合され得る。この場合、Cinが、図15のCin_cdsの役割をし、Cfbが、両Cfb_cds及びCin_adcの役割をし、Cresidueが、Cfb_adcの役割をする。Cfbが、両Cfb_cds及びCin_adcの役割をし、統合されたブロック23が、図15の2つの増幅器の代わりにただ1つの増幅器を有するので、当該統合されたブロック23の要素の数は、分離されたブロック2及びブロック34のために必要とされる要素の数より少なく、ノイズレベル、電力消費及びシリコンウエハ上で必要とされる面積を減少させることを可能にする。コンデンサCresidueが、フェーズ1及び2中に増幅器の仮想接地とVinitとの間に接続される以外は、当該動作は、フェーズ1及び2中は図15の回路の動作に似ている。異なるフェーズが、図17A~17C中に示されている。図17A中に示されたフェーズ1初期化中は、増幅器が、仮想接地とこの増幅器の出力部とを短絡することによってリセットされる一方で、入力コンデンサCinは、Vin_cds=Vin_cds1に事前充電されるCSAから得られる第1サンプリング電圧。Cfbが、初期電圧Vinit_cdsに事前充電され、Cresidueが、スイッチ1,2第4事前充電スイッチを閉じることによってVinit_residueに事前充電される。図17B中に示されたフェーズ1の終了時には、つまりフェーズ2では、増幅器の入力部と出力部との間のスイッチ1が開かれる。このことは、相関2重サンプリングの第1サンプリングに相当する。したがって、Cin、Cfb及びCresidueの全電荷が一定に保持される。入力スイッチ1,2が開かれると、Cfbが、増幅器のフィードバックに切り替えられる一方で、Cinの電圧が、Vin_cds1からVin_cds2に徐々に変化する。Cresidueの電圧が、不変のままでVinit_residueにセットされる。その結果、Cresidueの電荷が、一定に保持される。したがって、Cinの電荷の変化が、Cfbから得られ、このコンデンサCfbの右側の出力電圧が、によって与えられる。したがって、この電圧VfbとコンデンサCfbの初期化値Vinit_cdsとの差が、Vin_cds2-Vin_cds1に比例する、すなわち電荷積分器CSAによって積分される。次いで、この電圧が、図17C中に示されたフェーズ3に対するAD変換器の入力電圧Vin_adcとして作用する。フェーズ2の終了時には、入力コンデンサCinが切断される。このことは、相関2重サンプリングの第2サンプリングに相当する。CfdとCresidueとの全電荷が、当該切断時から一定に保持される。したがって、Cresidueが、このCresidueの右側のスイッチ3第5のスイッチを閉じることによってフィードバックされる一方で、Cfbが、Vdacに印加される。Cfbの電荷の変化が、Cresidueから得られる。したがって、フィードバック中のCresidueの電圧の値Vresidueは、である。したがって、残留電圧Vresidueが、比Cfb/Cresidueによって増幅され、逐次比較近似AD変換器又は循環型AD変換器の変換によって同じ段内で又はパイプライン型AD変換器の場合は次のAD変換器内で信号推定値を精査するために使用され得る。パイプライン型AD変換器に対しては、DA変換器をフィードバックさせるために粗い量子化器用の入力部として使用されるノードは、まさにAD変換器の入力電圧Vfb=Vin_adcのノードである。Vin_adcが、様々な複数のレベルと同時に又は連続して比較され得る。しかしながら、逐次比較近似AD変換器に対しては、当該量子化は、残留電圧Vresidueに対して実行され、その結果が、逐次比較近似レジスタとフェードバックDA変換器とを更新するために使用される。別の実施の形態では、スルーレートの条件を引き下げることによって第1ビットの抽出を固定するため、粗い第1量子化が、残留電圧を生成する前に実行される。したがって、当該第1量子化は、Vfbに基づいて実行され得る一方で、細かい量子化は、Vresidueに基づいて実行され得る。第1量子化が、Vfbを同時に複数の異なる基準レベルと比較することによって実行されるときはフラッシュ型AD変換器、この第1量子化は、フェーズ2の終了直後に実行され得る。しかしながら、当該粗い量子化が、幾つかのステップで瞬時でなく実行されるときは、当該量子化は、フェーズ2中に実行され得ない。何故なら、当該量子化は、全ての変化が積分されたときに初めて実行され得るからである。図18及び19中に示されたように、可能な一実施の形態は、A/D変換を2つのフェーズ、つまり粗い量子化と細かい量子化又は残留電圧の分割とに分割する4フェーズ回路になる。図19は、図18の回路の複数の動作に対する4つの異なるフェーズを示す。図16の回路との違いは、Cinが切断された後に、Cfbが、粗い量子化のためのフェーズ3中に依然としてフェードバック状態にある点である。フェーズ4中にだけ、フィードバックがCresidueにかかり、VdacがCfbに印加される。したがって、図18の回路は、より一般的である。何故なら、図16の回路の場合と違って、粗い量子化のフェーズ3が、任意に回避してもよいからである。また、パイプライン型の段の場合は、逐次比較近似レジスタが、簡単なラッチに変更され得る。この場合には、Vfbが、フェーズ3中に量子化され、その結果が、DA変換器の変換、残留電圧の生成及び増幅のためのフェーズ4中にラッチされる。ライン周波数を最適化するため、一実施の形態では、タンデム動作される2つのスイッチドキャパシタサブブロックC及びDが使用され得る。その結果、図20及び21中に示されたように、一方のサブブロックが、電荷読み出しを実行する一方で、他方のサブブロックが、A/D変換を実施する。抵抗RLPFCDSとコンデンサCinとから成るフィルタが、二重に配置される必要がない。何故なら、当該フィルタは、一度に1つのスイッチドキャパシタサブブロック、つまり電荷読み出しモードにある上のサブブロック又は下のサブブロックだけに接続されるからである。同様に、比較器又はコースAD変換器、逐次比較近似レジスタ、及びフィードバック経路内のDA変換器は、二重に配置される必要がない。何故なら、これらは、そのサブブロックだけによって、つまりA/D変換中に使用されるからである。AD変換器の変換が、電荷読み出しフェーズのN倍長い場合には、タンデム動作される2つより多いサブブロックが使用され得、図13について説明された事項が依然として有効である。図22は、電荷センス増幅器1を有し且つ低域通過フィルタLPFと相関2重サンプリング回路CDSとサンプルホールド回路S/Hと多段AD変換器の第1段SACとを統合する1つのブロック23有する回路の可能な一実施の形態を示す。このブロック23は、図18のブロックと同じである。図22中に示された解決手段は、マルチタッチ装置の各チャネルに対して実行され得る:この方式では、考えられるタッチアプリケーションに対して100KHzまでの良好な変換速度を、各チャネルにおける16ビットまでの比較的高い分解能と低い差動空間非線形と共に達成することが可能である。この差動空間非線形度は、隣接した複数のデジタル値に対応する2つのアナログ値間の偏差を表す尺度として定義される。AD変換器が、-各チャネル内に存在する-第1段によって構成される。この第1段は、先行する段の残留電圧を変換するM段のカスケードが後続するブロック23内でLPF、CDS及びS/Hと統合される。図23を参照すると、説明したように、本発明の回路が、多段AD変換器又は多段ステップAD変換器を有し得る。変換が、この変換器内で幾つかのステップで実行される。この変換器は、幾つかの段630のカスケードから構成される。入力信号が、各段内でサンプリングされ、簡単な比較器に変更されてもよいコースAD変換器によってデジタル信号に変換される。次いで、当該得られたコードが、DA変換器D/Aによってアナログに再変換され、このDA変換器の出力が、当該入力信号から減算される。次いで、さらに処理され得る残留信号を生成するため、この差が、後に増幅され、最終的にサンプルホールド回路によってコンデンサ中に蓄積される。この差は、その現在の段内で発生した量子化誤差をアナログ表示する。次いで、この残留信号が、その次の段に供給される。その結果、この次の段が、先行する段内で発生した誤差のデジタル推定値を与え得る。したがって、最後の段以外の各段に関連する量子化誤差が、当該残留電圧をその次の段に供給することによって補正され得る。したがって、当該最後の段の残留電圧が、変換誤差の全体を示す。このとき、複数の異なる段からの複数の出力コードが、カスケードにわたる伝搬時間を補正するために遅延され、高分解能の出力コードを得るために出力結合部650内で一緒に結合される。全ての内部残留誤差が、この出力結合部650内で少なくとも理想的に補正される。当該結合は、全ての段からのコードの出力を適切に重みづけされた和から成る。各段内のAD変換器及びDA変換器のビット数が異なり得る。各段内の量子化が、単純な比較に変更されてもよい。図23の表示には、変換アルゴリズムの各ステップが、1つの専用段によって実行される。この場合には、この専用段は、パイプライン型AD変換器と呼ばれる。しかし、その他の可能性が存在し、これらの可能性も、本発明の範囲内に入る。複数の異なるステップが、同じアナログ段によって一度に連続して実行されるときは、当該変換器は、循環型AD変換器と呼ばれる。一例が、図24中に示されている。当該構成は、マルチプレクサ800がブロックの入力部に追加されている以外はパイプライン段の構成と似ている。その結果、このブロックの有効な入力は、入力信号がサンプリングされるときの、このブロックの実際の入力であるか又は信号推定値を精査するための、先のステップで計算された当該段の残留電圧である。したがって、複数の異なるステップ中に連続して得られる複数の異なるビット又はコードが、デジタルアキュムレータ502内で適切な重み付けを伴って正確に累積されなければならない。これらの重み付けは、一般にデジタルアキュムレータ502の出力に一致するので、対応するデジタル乗算は、一般に単純なシフトに簡素化される。実際は、アキュムレーションループの前方の重み付けによる乗算が、一般にこのアキュムレーションループ内の乗算と置換されている。この場合の乗算係数が、連続する2つのコードの重み付けの比に一致する。図24中の符号500は、循環型AD変換器のアナログ部分を示す。最終的には、両入出力部が、2つ以上の段をカスケードすることによって結合され得る。各段が、1つの循環型AD変換器である図25。この場合には、各段が、変換の幾つかのステップを実行し、次いで残留電圧をその次のステップを処理するためのその次の段に入力する。同様の処理が、デジタル部分内で実行される。第1アキュムレータが、第1段に対するビットを累積し、次いでその結果を第2段等のアキュムレータに転送する。N個のチャネルのN個の逐次比較近似AD変換器が並列にあるときは、差動空間非線形度が減少され得る。AD変換器の公知の構成では、各チャネル内のフィードバックDA変換器が、図26による抵抗分割器又はラダー127からタブを選択することによって実現される。したがって、各チャネルが、そのチャネル自体の抵抗分割器又はラダー127及びマルチプレクサ128を有する。各DA変換器がフィードバックされている当該DA変換器は、サーモメトリック原理を有し、したがってモノトニックな変換と非常に低い差動空間非線形度とを本質的に保証する。積分の線形性、つまり理想的な挙動からのAD変換器の尺度が、当該サーモメトリック原理によって改善されない。当該線形性は、抵抗と抵抗との間の整合だけによって決まる、特にラダー127の下部内の抵抗に関するこのラダー127の上部内の抵抗と抵抗との間の整合によって決まる。しかしながら、当該積分の非線形は、一般に問題でない。何故なら、当該積分の非線形性は、不連続のない非常に滑らかな非線形であり、したがって当該積分の非線形の、アプリケーション内のイメージに対する影響は、グレースケールを非常に緩やかに変化させるだけである。しかしながら、問題は、積分の非線形の誤差が各チャネルに対して異なる点にある。この事実のため、隣接したチャネル間の差が、ラインに沿った入力信号レベルに応じて発生し、隣接した縦列間の感度の変動を引き起こす。この効果は、空間非線形性と呼ばれる。この空間非線形性とは、異なるチャネルのゲイン誤差及びオフセット誤差の補正後の、隣接した2つのチャネル間の差に関する非線形度である。好ましくは、この空間非線形性の問題を解決するため、1つの共通の抵抗分割器が、全てのチャネル間で共有される。図27に示された本発明の実施の形態では、異なるチャネルの抵抗ラダーの対応するタップが、横列抵抗経路137によって相互接続されている。その結果、同じ基準レベルが、全てのチャネルによって、特に隣接したチャネルによって観察される。当該構成によって、これらの異なるチャネルの抵抗分割器又はラダー127の非線形性が平均化されるだけではなくて、重要なのは、積分の非線形性が、全てのチャネルに対して同じである。したがって、当該読み出しシステムは、優れた空間線形性を呈する。図27を見ると、各チャネル内の相互接続された複数の抵抗分割器が1つの包括抵抗分割器を構成するとみなすことができる。すなわち、この解決手段は、図28の実施の形態に等しい。この場合、ただ1つの抵抗ラダー127が存在する。本発明の回路対象に適したAD変換器の可能な一実施の形態は、図29a及び29b中に示されたように、図28中に記された回路を図22中に記されたパイプライン方式で実行されるカスケードされたM段の循環AD変換器に結合したものである。図29a及び29bは、並列に動作する複数の高速AD変換器チャネルの横列を示す。各AD変換器チャネルの第1段23が、1つの逐次比較近似AD変換器である。各チャネル内のフィードバックDA変換器は、1つの抵抗分割器又はラダー127からタブを選択する1つのマルチプレクサである。このマルチプレクサは、異なるチャネル内のレジスタ間の空間非線形性に関する不整合の効果をキャンセルするために全てのチャネルに対して共通である。第1段内の逐次比較近似AD変換器が、残留信号を生成できる。分解能を向上させるため、当該残留信号が、1つ以上の次のAD変換器によって利用され得る。その次の段の各々が、先の段500の残留信号を量子化し、その対応する値を当該先の段によって生成されたコードに加算して、そのコードの近似値を補正する502。この構成の利点は、非線形性が抵抗分割器127第1段のフィードバック経路の非線形性によって基本的に支配される点である。この抵抗分割器は、全てのチャネルに対して共通でなければならない。このため、空間非線形性が、著しく向上されなければならない。この回路では、全体として考えられる各チャネル内のAD変換器が、中速度一般に100KHzのオーダーの、ライン周波数に相当する変換速度でよく、比較的高い分解能のAD変換器でよいビット数が、16ビットまでである。逐次比較近似AD変換器のフィードバック経路内のDA変換器は、抵抗分割器127からタブを選択することによって実現される抵抗型DA変換器でよい。この抵抗分割器127は、全てのチャネルのAD変換器によって共有される。このため、フィードバック経路内のDA変換器が本質的にモノトニックであるので、差動非線形性が低減される一方で、非線形性が、全てのチャネルに対して同じである抵抗分割器によって基本的に支配されるので、空間非線形が低減される。一実施の形態では、寄生オフセットが存在しても、正極又は負極の、当該寄生電荷によって生成されたオフセットを補正し、次いで非常に小さいで電荷レベルを検出するため、回路が、電荷積分器CSA及び/又は低域通過フィルタLPFと一緒に統合された相関2重サンプリング回路CDSのレンジをオフセット変動によって最適化するための手段を有する。小さいオフセットの補正、つまりアプリケーションに応じて非常に小さい電荷レベルを検出することを可能にする補正は、ランダム寄生オフセットが存在するとしても、CSA及び/又はLPFCDSの初期化出力電圧を中間レベルで生成することから成る。逆符号の寄生電荷から補正するため、この中間レベルは、ADCの最大基準電圧と最小基準電圧との間にある。図30中に示された一実施の形態では、この初期化が、LPFCDSの後方のDA変換器700を使用することによって達成される。このLPFCDSは、同じ基準レベルVrefp及びVrefnをこのAD変換器と共有する。プログラム制御可能なシステマチックオフセット702が、このDA変換器700を使用することによって印加される。当該オフセットは、想定される全ての寄生オフセットの和より大きい。逐次比較近似AD変換器が使用される場合には、このAD変換器のフィードバック経路が、DA変換器を有する。このDA変換器は、別のフェーズ中にプログラム制御可能なシステマチックオフセットを印加するために利用される。この場合には、当該オフセットと当該フィードバック経路との双方を管理するため、マルチプレクサ704が、このDA変換器700に接続される図31。図32中に示されたさらなる実施の形態では、フィードバック経路内に含まれるDA変換器が、適切なタップを選択するための、抵抗ラダー127とマルチプレクサ706とに基づく抵抗型DA変換器である。この場合には、LPFCDSの初期化電圧が、別のマルチプレクサ708を有するものの同じ抵抗ラダー127から出力され得る。LPFCDSの初期化が、入力電圧を規定し、次いで零電荷に対応するAD変換器の出力コードを規定し、したがって回路の全体のレンジの最適化を規定するので、当該LPFCDSの初期化が、かなり重要であるとしても、先のブロックつまりCSAの初期化も、信号クリッピングを阻止するために重要である。この実施の形態では、CSAの初期化出力電圧も、同じ抵抗ラダー127をこのCSAに接続するための別のマルチプレクサ-図示せず-を使用することによってこの同じ抵抗ラダー127から出力され得る。幾つかの場合には、例えば、アプリケーションに応じて、積分されるべき全電化が、常に同じ符号であり、オフセットが、電荷レンジより大きいときは、これらの提唱された解決手段は十分でなく、大きいオフセット補正が必要である。この大きい補正は、補正電荷QinjをCSA又は後続のブロック内に注入することから成る。この補正電荷Qinjの値は、電荷オフセットの逆符号である。注入される電荷Qinjの振幅値は、少なくとも検出されるべき最小の全電荷でなくてはならないものの、最大の全電荷を超えてはならない。この振幅値は、オフセット等価電荷に等しいものの逆符号に簡単にセットされ得る。一実施の形態では、この電荷が、スイッチドキャパシタ回路を使用することによって注入される図33:コンデンサCinjが、事前充電中に値Vinj1から振幅フェーズ中に値Vinj2に切り替えられる。注入される全電荷は、Qinj=CinjVinj2-Vinj1=CinjVinjである。出力コードのドリフトを阻止するため、Vinj1及びVinj2が、Vrefp若しくはVrefnから又はVrefpとVrefnとの間の抵抗分割器からのタブから最良に選択されなければならないように、注入される電荷が、DA変換器の基準電圧に比例しなければならない。当該ドリフト及び熱依存性も低減するため、電荷を注入するためのコンデンサCinjも、その他のコンデンサに整合されなければならない。"