混合マッピング方式を使用するデータ格納装置の住所マッピング方法において、書込みデータに少なくとも1つのスーパー連続ブロックSSBを含むか否かを判断する段階と、もし、前記書込みデータが少なくとも1つのスーパー連続ブロックSSBを含む場合、前記書込みデータの中で前記スーパー連続ブロックを構成する部分をブロックマッピングモードにしたがって論理住所を物理住所にマッピングし、前記スーパー連続ブロックを構成しない部分はページマッピングモードにしたがって論理住所を物理住所にマッピングする段階と、を含む住所マッピング方法。前記書込みデータは連続書込みパターンに入力される請求項1に記載の住所マッピング方法。前記少なくとも1つのスーパー連続ブロックSSBに含まれる書込みデータは前記スーパー連続ブロックSSBを定義する基準サイズと同一であるか、或いはその大きいサイズを有する請求項2に記載の住所マッピング方法。前記少なくとも1つのスーパー連続ブロックSSBを複数のメモリー装置に含まれる複数のメモリーブロックに分散して記入する段階をさらに含む請求項1に記載の住所マッピング方法。前記少なくとも1つのスーパー連続ブロックSSBを記入する段階はインタリービング動作によって遂行される請求項4に記載の住所マッピング方法。前記書込みデータが非連続データを含むか否かを検出する段階をさらに含み、前記書込みデータが非連続データを含む場合には前記非連続データをページマッピングモードにしたがって論理住所を物理住所にマッピングする請求項1に記載の住所マッピング方法。前記書込みデータが前記少なくとも1つのスーパー連続ブロックSSBを含むか否かを検出する前に、前記書込みデータをバッファーメモリーに格納する段階をさらに含む請求項1に記載の住所マッピング方法。ホストと混合マッピング方式を使用するデータ格納装置とを含むシステムの住所マッピング方法において、前記ホストから前記データ格納装置に書込みデータと論理住所を含む書込み命令とを伝達する段階と、前記書込みデータが少なくとも1つのスーパー連続ブロックSSBを含むか否かを検出する段階と、前記書込みデータの中で前記スーパー連続ブロックSSBを構成する第1部分の論理住所を物理住所にマッピングするためにブロックマッピングモードを選択する段階と、前記書込みデータの中で前記スーパー連続ブロックSSBから排除された第2部分の論理住所を物理住所にマッピングするためにページマッピングモードを選択する段階と、を含む住所マッピング方法。前記書込みデータが少なくとも1つのスーパー連続ブロックSSBを含むか否かを検出する段階、前記ブロックマッピングモードを選択する段階、及び前記ページマッピングモードを選択する段階は前記ホストで遂行される請求項8に記載の住所マッピング方法。前記書込み命令は前記混合マッピング方式を使用するデータ格納装置の制御動作を指示する住所マッピングモードをさらに含む請求項8に記載の住所マッピング方法。外部から論理住所と共に提供される書込みデータを一時的に格納するバッファーメモリーと、前記書込みデータがプログラムされる不揮発性メモリー装置と、前記書込みデータに対応する論理アドレスを前記不揮発性メモリー装置の物理アドレスにマッピングするメモリーコントローラーと、を含み、前記メモリーコントローラーは前記書込みデータの中でスーパー連続ブロックSSBを構成する第1部分の論理住所を物理住所にマッピングするためにブロックマッピングモードを選択するように、及び前記書込みデータの中で前記スーパー連続ブロックSSBから排除された第2部分の論理住所を物理住所にマッピングするためのページマッピングモードを選択するように設定されるデータ格納装置。前記メモリーコントローラーは前記書込みデータを不揮発性メモリー装置に含まれる複数のメモリーブロックに分散してプログラムする請求項11に記載のデータ格納装置。外部とのインターフェイシングを提供し、前記バッファーメモリーの入出力を制御するホストインターフェイス階層と、前記バッファーメモリーに格納された書込みデータの論理住所を前記不揮発性メモリー装置の物理住所にマッピングするフラッシュ変換階層と、前記マッピングされた物理住所に前記書込みデータを分散してプログラムするフラッシュインターフェイス階層と、を含むソフトウェア構造を有する請求項11に記載のデータ格納装置。前記ホストインターフェイス階層は、前記バッファーメモリーに格納される書込みデータが少なくとも1つのスーパー連続ブロックSSBを構成するか否かにしたがって住所マッピング方式を決定するバッファー管理モジュールを含む請求項13に記載のデータ格納装置。前記ホストインターフェイス階層は、外部から提供される前記論理アドレスを参照して前記書込みデータが少なくとも1つのスーパー連続ブロックを構成するか否かを検出するスーパー連続ブロックSSB決定モジュールを含む請求項13に記載のデータ格納装置。前記スーパー連続ブロックSSB決定モジュールは前記書込みデータが少なくとも1つのスーパー連続ブロックSSBを構成すれば、前記少なくとも1つのスーパー連続ブロックSSBに対応するデータをブロックマッピング方式にしたがって住所マッピングが行われるように前記フラッシュ変換階層を制御する請求項12に記載のデータ格納装置。前記記フラッシュ変換階層は前記少なくとも1つのスーパー連続ブロックSSBに対応するデータを前記不揮発性メモリー装置に記入する時、交換マージ方式に管理する請求項16に記載のデータ格納装置。使用者装置において、書込みデータを前記不揮発性メモリーにプログラムするための論理アドレスと住所マッピングモードを生成するホストと、前記住所マッピングモードを参照して複数のマッピング方式の中でいずれか1つを選択し、選択された住所マッピング方式にしたがって前記論理アドレスを前記不揮発性メモリー装置の物理アドレスにマッピングするデータ格納装置と、を含む使用者装置。前記複数のマッピング方式にはブロックマッピング方式とページマッピング方式とが含まれる請求項18に記載の使用者装置。前記ホストは前記書込みデータが少なくとも1つのスーパー連続ブロックSSBを構成する場合には前記ブロックマッピング方式にしたがって前記論理アドレスを前記物理アドレスにマッピングする請求項19に記載の使用者装置。前記スーパー連続ブロックSSBは前記不揮発性メモリー装置に含まれる複数のメモリーブロックに対応する請求項20に記載の使用者装置。前記複数のメモリーブロック各々に前記書込みデータが分散されてプログラムされるように前記論理アドレスが前記物理アドレスにマッピングされる請求項21に記載の使用者装置。前記ホストは、生成された前記書込みデータを一時的に格納するためのワーキングメモリーと、前記書込みデータのサイズ又は前記論理アドレスを参照して前記書込みデータの住所マッピングモードを決定する装置ドライバーと、を含む請求項18に記載の使用者装置。本発明の目的は混合マッピング方式を適用する時、マージ動作の効率を高めることができる住所マッピングを遂行するデータ格納装置、使用者装置及びその住所マッピング方法を提供することにある。本発明の実施形態による混合マッピング方式を使用する格納装置の住所マッピング方法は、バッファーメモリーに格納された書込みデータが少なくとも1つのスーパー連続ブロックを構成するか否かを判断する段階、及び前記判断結果にしたがって前記書込みデータに対する住所マッピングモードを決定する段階を含み、前記書込みデータの中で前記スーパー連続ブロックを構成する部分はブロックマッピングモードにしたがって論理住所を物理住所にマッピングする。本発明の実施形態によるデータ格納装置は、外部から提供される書込みデータを一時的に格納するバッファーメモリー、前記書込みデータがプログラムされる不揮発性メモリー装置、及び前記書込みデータに対応する論理アドレスを前記不揮発性メモリー装置の物理アドレスにマッピングするメモリーコントローラーを含み、前記メモリーコントローラーは前記バッファーメモリーに格納されるデータが少なくとも1つのスーパー連続ブロックを構成するか否かにしたがってブロックマッピングモード又はページマッピングモードの中でいずれか1つを住所マッピング方式に適用する。本発明の他の実施形態による格納媒体として不揮発性メモリー装置を含む使用者装置は、書込みデータを前記不揮発性メモリーにプログラムするための論理アドレスと住所マッピングモードとを生成するホスト、及び前記住所マッピングモードを参照して複数のマッピング方式の中でいずれか1つを選択し、選択された住所マッピング方式にしたがって前記論理アドレスを前記不揮発性メモリー装置の物理アドレスにマッピングするデータ格納装置を含む。本発明によれば、マージ動作の効率を高くして高速のデータ書込み動作が可能となり、長い寿命を有するデータ格納装置及び使用者装置を具現することができる。先の一般的な説明及び次の詳細な説明は全て例示的に開示されていることが理解されなければならず、請求された発明の付加的な説明が提供されることとして思慮されなければならない。参照符号が本発明の望ましい実施形態に詳細に表示され、その例が参照図面に示されている。同一の参照番号が同一又は類似部分を参照するために説明及び図面に使用される。以下では、本発明の特徴及び機能を説明するための不揮発性格納媒体としてフラッシュメモリー装置を一例として使用する。しかし、この技術分野に熟練した者はここに記載された内容によって本発明の他の長所及び性能を容易に理解できる。また、格納媒体としてその他の不揮発性メモリー装置で構成され得る。例えば、格納媒体としてPRAM、MRAM、ReRAM、FRAM登録商標、NORフラッシュメモリー等が使用でき、異種のメモリー装置が混用されるメモリーシステムにも適用され得る。本発明は他の実施形態を通じて具現されるか、或いは適用され得ることである。その上に、詳細な説明は本発明の範囲、技術的思想、及び他の目的からかなり逸脱することなく観点及び応用にしたがって修正されるか、或いは変更できる。以下、本発明による実施形態を、添付された図面を参照して詳細に説明する。NANDフラッシュメモリーのような不揮発性メモリー装置を使用する格納装置では大容量データ例えば、メディアデータの書込み性能が重要である。しかし、メタデータMetadataのように頻繁にアップデートされるデータの書込み性能も重要である。頻繁にアップデートされるデータはランダム書込みパターンに該当する。したがって、データの属性にしたがってブロックマッピング方式、又はページマッピング方式を選択的に使用する混合マッピング方式の住所マッピングが使用される。混合マッピング方式を使用する格納装置で、書込み性能の核心はマッピングモードの決定方法にある。入力されるデータのパターンにしたがってページマッピングモードやブロックマッピングモードを適切に決定すれば、書込み性能を最大化できる。なぜならば、書込み性能はマージ方法とマージ回数にしたがって決定されるためである。書込みデータに対する適切な住所マッピングモードの選択はマージ回数の減少や実質的なページ複写回数の減少を可能にする。図1は本発明の実施形態による使用者装置のソフトウェアの階層構造を示す図面である。図1を参照すれば、本発明による使用者装置のソフトウェアはアプリケーション10、ファイルシステム20、バッファー階層30、フラッシュ変換階層40及び不揮発性メモリー50で表現できる。オペレーティングシステムOS階層は最上位のアプリケーション10とファイルシステム20とに分けられる。ファイルシステム20は資料を階層的に格納、探索、接近、操作するための抽象的資料構造の集合で定義される。バッファー階層30はファイルシステム20からの要請によってバッファーメモリーに格納されたデータを管理する。例えば、バッファー階層30は使用者装置のホスト側に具備されるRAMのようなワーキングメモリーWorkingmemoryに格納されるデータを管理する。又は、バッファー階層30はデータ格納装置に具備されるバッファーメモリーに格納されるデータを管理する。特に、本発明のバッファー階層30はワーキングメモリー又はバッファーメモリーに格納されるデータのサイズ及び連続性を参照して住所マッピングモードAM_modeを決定することができる。即ち、混合マッピング方式の住所マッピングを遂行するデータ格納装置のマッピングモードをバッファー階層30が制御できる。バッファー階層30で決定されたマッピングモードによって、ページの複写が頻繁に発生するコピーマージの回数を減らし得る。フラッシュ変換階層FTL40はファイルシステム20及びバッファー階層30と不揮発性メモリー装置50との間で不揮発性メモリー装置50の削除演算を隠すためのインターフェイシングを提供する。フラッシュ変換階層40によって書込みー前ー消去Erase-before-Write及び消去単位と書込み単位との不一致という不揮発性メモリー装置50の短所が補完され得る。また、フラッシュ変換階層40は不揮発性メモリー装置50の記入動作のとき、ファイルシステムが生成する論理住所LAを不揮発性メモリー装置50の物理住所PAにマッピングMappingさせる。特に、フラッシュ変換階層40はバッファー階層30から提供される住所マッピングモードAM_modeを参照して対応するデータに対する住所マッピングを実施する。以上で説明された使用者装置のソフトウェアの階層構造によれば、バッファー階層30はバッファーリングデータのパターンを検出する。そして、検出されたバッファーリングデータのパターンによって、フラッシュ変換階層40が遂行する住所マッピングモードを決定する。混合マッピング方式でこのようなマッピングモードの選択によってデータのマージに所要される費用を最小化できる。ここで、バッファー階層30は使用者装置のホスト側で駆動されるか、又は、格納装置のインターフェイスで駆動され得る。図2は本発明の実施形態による使用者装置を示すブロック図である。図2を参照すれば、本発明による使用者装置100はホスト110と格納装置120とを含む。格納装置120はメモリーコントローラー122、不揮発性メモリー装置124及びバッファーメモリー126を含む。ホスト110は書込み要請が発生すれば、書込みデータDataと論理アドレスLogicalAddress:LAとを格納装置120へ伝達する。個人用コンピューターや、ノートブック型コンピューターのような使用者装置100で論理アドレスLAはセクターSector単位に提供される。即ち、書込み要請のとき、ホスト110はデータの記入のための開始アドレスLBAとセクターの数nSCとを格納装置120へ提供する。格納装置120はホスト110からの書込みデータをバッファーメモリー126へバッファリングする。そして、格納装置120はバッファリングされた書込みデータを不揮発性メモリー装置124にプログラムする。メモリーコントローラー122はホスト110と不揮発性メモリー装置124とをインターフェイシングする。メモリーコントローラー122はホスト110の書込み命令に応答してホスト110から提供されるデータを不揮発性メモリー装置124に記入するために不揮発性メモリー装置124を制御する。また、メモリーコントローラー122はホスト110からの読出し命令に応答して不揮発性メモリー装置124の読出し動作を制御する。特に、メモリーコントローラー122はホスト110から提供される書込みデータをバッファーメモリー126に格納する。メモリーコントローラー122はバッファーメモリー126に格納されるデータのパターンにしたがって書込みデータのマッピングモードを決定する。メモリーコントローラー122は特定単位と同一であるか、或いは大きい書込みデータが連続的にバッファーメモリー126に格納されれば、バッファリングされたデータに対する住所マッピング方式にブロックマッピングモードを選択する。反面、メモリーコントローラー122は特定単位より小さい書込みデータがバッファーメモリー126に格納されれば、バッファリングされたデータに対する住所マッピング方式にページマッピングモードを選択する。不揮発性メモリー装置124はメモリーコントローラー100の制御にしたがって、消去動作、読出し動作又は書込み動作を遂行する。不揮発性メモリー装置124は複数のメモリーブロックで構成される。各々のメモリーブロックは複数のページpageで構成される。複数の不揮発性メモリーが少なくとも2つのチャンネルを通じて連結される場合、パフォーマンスを向上させるために不揮発性メモリー装置124はメモリーインタリービング方式にしたがって制御される。1つのチャンネルには複数のメモリー装置が連結され、これらメモリー装置は各々同一のデータバスに連結される。格納媒体としてメモリー装置がNANDフラッシュメモリーを例として説明されたが、その他の不揮発性メモリー装置で構成され得る。例えば、格納媒体としてPRAM、MRAM、ReRAM、FRAM登録商標、NORフラッシュメモリー等が使用でき、異種のメモリー装置が併用されるメモリーシステムも適用され得る。そして、格納媒体として揮発性メモリー装置例えば、DRAMが包含され得る。バッファーメモリー126にはホスト110から提供される書込みデータ又は不揮発性メモリーから読み出されたデータが一時的に格納される。ホスト110の読出し要請の時に不揮発性メモリー装置124に存在するデータがキャッシュされている場合には、バッファーメモリー126はキャッシュされたデータを直接ホスト110へ提供するキャッシュ機能を支援できる。この時、不揮発性メモリー装置124へのアクセスは発生しない。一般的に、ホスト110のバスフォーマット、例えば、SATA又はSASによるデータ伝送速度は格納装置120のメモリーチャンネルの伝送速度より著しく速い。即ち、ホスト110のインターフェイス速度が著しく高い場合、大容量のバッファーメモリー126を提供することによって、速度差異により発生するパフォーマンスの低下を最小化できる。バッファーメモリー126は大容量の補助記憶装置として使用されるSSDのような格納装置120で充分なバッファーリングを提供するために同期式DRAMSynchronousDRAMで提供され得る。しかし、バッファーメモリー126がこの開示に制限されないことはこの分野の通常の知識を有する者に明確である。以上の説明によれば、本発明の格納装置120はバッファーメモリー126に格納されるデータのバッファーリングパターンや大きさにしたがって住所マッピングモードを決定する。連続的に入力されるデータが基準容量単位を充足すれば、基準容量に該当されるデータは全てブロックマッピングテーブルで管理される。もし、連続的であっても基準容量を超えないデータはページマッピングテーブルで管理される。勿論、ランダムに入力されるデータはページマッピングテーブルで管理される。このような住所マッピング方式を使用すれば、ページ複写が頻繁なマージ動作の回数を減らし得る。したがって、マージ動作の性能にメモリーシステムが大きく影響を受ける場合には、高速のデータ書込みが可能である。そして、本発明の実施形態による使用者装置によれば、格納装置120の寿命短縮及び性能低下を防止することができる。特に、最近活発に開発されるソリッドステートディスクSolidStateDisk:以下、SSDのようなメモリーシステムで本発明の技術的特徴が採用できる。この場合、メモリーコントローラー122はUSB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、及びIDE等のような多様なインターフェイスプロトコルの中で1つを通じて外部例えば、ホストと通信するように構成される。図3は図2の格納装置を駆動するためのソフトウェアの階層構造をより具体的に示す図面である。図3を参照すれば、本発明のメモリーコントローラー122図2参照で駆動されるソフトウェア階層200はホストインターフェイス階層211、フラッシュ変換階層213及びフラッシュインターフェイス階層214を含む。ホストインターフェイス階層HIL211はホスト110と格納装置120との間のインターフェイシングを提供する。ホストインターフェイス階層HIL211はホスト110図2参照とのインターフェイシングと格納装置120図2参照の内部キャッシュ機能を担当する。ホストインターフェイス階層211はホスト110から提供される読出し又は書込みのような要請Requestをデコーディングする。そして、ホストインターフェイス階層211はホスト110へ伝送されるデータに対するキャッシュ機能を提供する。即ち、バッファーメモリー126図2参照に現在存在するデータと読出し要請されたデータがマッチングされる場合、ホストインターフェイス階層211は不揮発性メモリー装置124へのアクセス無しでバッファーメモリー126に格納されたデータをホスト110へ伝達する。このような機能は、ホストインターフェイス階層211に含まれるバッファー管理モジュール212で遂行する。バッファー管理モジュール212はまた、バッファーメモリー126に格納されるデータのパターンをモニターリングする。モニターリングの結果にしたがって、バッファー管理モジュール212は該当データの住所マッピングモードを決定できる。バッファー管理モジュール212は連続的に入力されるデータが特定データ単位を構成すれば、特定データ単位に該当されるデータに対してはブロックマッピングテーブルで管理するようにフラッシュ変換階層213に住所マッピングモードAM_modeを伝達する。そして、バッファー管理モジュール212は特定データ単位を構成しない連続データや、ランダム書込みパターンでバッファーメモリー126に格納されるデータに対してはページマッピングテーブルで管理するようにフラッシュ変換階層213へマッピングモードAM_modeを伝達する。フラッシュ変換階層FTL213は住所マッピングモードAM_modeに対応する住所マッピング方式にしたがって論理アドレスLAを不揮発性メモリー装置124の物理アドレスにマッピングする。もし、住所マッピングモードAM_modeがブロックマッピングモードを指示すれば、フラッシュ変換階層213は書込み要請されたデータの論理住所LAをブロックマッピング方式にしたがって物理住所PAに変換する。もし、住所マッピングモードAM_modeがページマッピングモードを指示すれば、フラッシュ変換階層213は書込み要請されたデータの論理住所LAをページマッピング方式にしたがって物理住所PAに変換する。その他に、フラッシュ変換階層213はホスト110のファイルシステムFilesystemの読出し/書込み要請に応答してウェアレベリングwear-leveling、及びガーベッジコレクションgarbagecollectionを遂行できる。ウェアレベルリング動作は不揮発性メモリー装置124のメモリーブロックの消去カウントErasecountを参照して使用回数を平均化する動作である。ガーベッジコレクション動作は不揮発性メモリー装置124の各ブロックに散在している有効データを集めて1つのブロックに満たす動作である。フラッシュインターフェイス階層FIL214はメモリーコントローラー122と不揮発性メモリー装置124とのインターフェイシング動作のためのローレベルLowlevel動作を実行する。例えば、不揮発性メモリー装置124のハードウェアを制御するためのローレベルドライバーLLD、不揮発性メモリー装置124から読出されたデータのエラーを訂正するためのエラー訂正コードErrorcorrectioncode:ECC及び不正ブロック管理モジュールBadBlockManagement:BBM等がフラッシュインターフェイス階層214に包含される。即ち、フラッシュ変換階層213の制御にしたがってフラッシュインターフェイス階層214はメモリーコントローラー122と不揮発性メモリー装置124との間のデータ交換を担当する。特に、複数のチャンネル又はウェイを通じてメモリーインタリービングを使用する場合、フラッシュインターフェイス階層214はインタリービングのためのチャンネル及びウェイの制御動作を実行する。上述したバッファー管理モジュール212の機能にしたがって、格納装置120はバッファーメモリー126に格納されるデータの連続性及び大きさを参照してマッピングモードを決定できる。連続的なデータが特定データ単位を構成する場合、特定データ単位はブロックマッピング方式に管理される。連続的であっても、特定データ単位を構成しない場合、ランダムパターンにバッファーリングされるデータはページマッピング方式に管理される。したがって、ブロックマッピング方式に管理されるデータは以後交換マージSwapmerge方式によって管理される。したがって、マージ動作のとき、ページ複写の回数が減り、マージ速度を高くすることができ、不揮発性メモリー装置124の寿命延長を期待できる。図4は上述した図2のメモリーコントローラー122と不揮発性メモリー装置との連結関係を例示的に示すブロック図である。図4を参照すれば、メモリーコントローラー122は複数のチャンネルCH0、CH1を通じて不揮発性メモリー装置NVM_00、NVM_01、NVM_10、NVM_11と連結される。ここで、チャンネルの数又は各チャンネルに連結される不揮発性メモリー装置の数は多様に変更され得ることはよく理解できる。但し、説明を簡単にするために2個チャンネルと、チャンネル当り2つの不揮発性メモリー装置が連結されることと仮定する。チャンネルCH0には不揮発性メモリー装置NVM_00、NVM_01各々の入出力ポート例えば、8ビットI/Oポートが連結される。チャンネルCH1には不揮発性メモリー装置NVM_10、NVM_11各々の入出力ポート例えば、8ビットI/Oポートが連結される。メモリーコントローラー122はバッファーメモリー126図2参照に格納された書込みデータを不揮発性メモリー装置NVM_00、NVM_01、NVM_10、NVM_11に格納する。この時、書込みデータは不揮発性メモリー装置NVM_00、NVM_01、NVM_10、NVM_11各々に分散されて格納される。このようなデータ管理方式をデータインタリービングDatainterleavingと称する。書込みデータに対するデータインタリービング動作はフラッシュインターフェイス階層214図3参照で担う。データインタリービングのために、不揮発性メモリー装置はチャンネルとウェイWay、又はバンク単位に管理される。各チャンネルに連結される不揮発性メモリー装置の並列化を最大化するために、メモリーコントローラー122は連続的な論理的メモリー領域をチャンネルとウェイとに分散して割当する。連続的に書込みデータが入力されればウェイ0124aのチャンネルCH0、CH1を通じてページデータは不揮発性メモリー装置NVM_00、NVM_10に順次的に記入される。そして、ウェイ0124aに対する1回の書込み動作が完了されれば、ウェイ1124bのチャンネルCH0、CH1を通じてページデータは不揮発性メモリー装置NVM_01、NVM_11に順次的に記入される。例えば、4個ページ大きさのデータが連続的に入力されれば、第1番目ページはウェイ0124aのチャンネル0CH0に連結された不揮発性メモリー装置NVM_00に記入される。そして、第1番目ページに対するプログラムが終了される以前に、第2番目ページはウェイ0124aのチャンネル1CH1に連結された不揮発性メモリー装置NVM_10にプログラムされる。第3番目ページはウェイ1124bのチャンネル0CH0に連結された不揮発性メモリー装置NVM_01に記入される。そして、第3番目ページに対するプログラムが終了される以前に、4番目ページはウェイ1124bのチャンネル1CH1に連結された不揮発性メモリー装置NVM_11にプログラムされる。ここで、2チャンネル/2ウェイ構造でのデータインタリービングを説明したが、インタリービングの効率はチャンネル数が多いほど、そしてウェイWayの数が多いほど、効率的である。図5は本発明の実施形態によるデータインタリービングの例を簡略に示す図面である。図5を参照すれば、データインタリービングのために1つのデータ単位が定義される。連続的に入力されるデータが1つのインタリービング単位を構成する場合、これをスーパー連続ブロックSuperSequentialBlock:以下、SSBと定義する。ここで、1つのインタリービング単位はデータインタリービングを通じて不揮発性メモリー装置の各々に対応するメモリーブロックに満たされ得るデータ量を意味する。インタリービング単位の例として4つのメモリーブロックを含む場合を例としてあげる。先ず、スーパー連続ブロック0310、SSB_0は不揮発性メモリー装置NVM_00、NVM_01、NVM_10、NVM_11各々に対応するメモリーブロック311、312、313、314で構成される。バッファーメモリー126図2参照に連続的なデータが入力されれば、プログラム動作のときにはメモリーブロック各々に順次にページ単位のデータが記入される。論理ページLPN0はメモリーブロック311に、論理ページLPN1はメモリーブロック312に、論理ページLPN2はメモリーブロック313に、及び論理ページLPN3はメモリーブロック314に割当される。続く論理ページLPN4は再びメモリーブロック311に割当され、このような方式で書込み動作の時のデータインタリービングがなされる。連続される書込みデータのインタリービング方式による記入順序は矢印に図示された順序1→2→3→4→の通りである。4つのメモリーブロックに満たされる連続データが1つのスーパー連続ブロックSSB_0を構成する。同等に、連続されるデータのサイズが大きくなれば、複数のスーパー連続ブロックSSB_1、SSB_2、SSB_3が構成できる。本発明の実施形態によれば、連続的に入力されるデータの中でスーパー連続ブロックSSBを構成するデータはブロックマッピングモードに住所マッピングされる。反面、ランダム書込みパターンに入力されるデータや、又は、連続書込みパターンに入力されでもスーパー連続ブロックを構成しないデータはページマッピングモードに住所マッピングされる。図6は本発明による論理アドレスLBAとスーパー連続ブロックSSBとのマッピング関係を簡略に示す図面である。図6を参照すれば、ホスト110図2参照から提供される論理アドレスとスーパー連続ブロックSSBとの範囲が簡略に図示されている。ホスト110からの論理アドレスはセクター単位例えば、512-Byteに提供される。1つのページが32個セクターに構成され、1つのブロックが128個のページに構成される場合、1つのスーパー連続ブロックSSBは16384セクターで構成され得る。したがって、連続的に提供される書込みデータの論理アドレスLBA、nSC範囲がスーパー連続ブロックSSB_0、SSB_1、SSB_2、SSB_3、の中で少なくとも1つ以上に重畳される場合、重畳されるスーパー連続ブロックに対応するデータはブロックマッピングモードで住所マッピングされる。反面、ランダム書込みパターンに入力させるか、或いは、連続的な書込みデータであっても論理アドレスの範囲がスーパー連続ブロックの中で少なくとも1つを完全にカバーしないデータはページマッピングモードで住所マッピングされる。混合マッピング方式では入力される論理アドレスに対するブロックの物理アドレスはほとんど固定的に与えられる。したがって、スーパー連続ブロックのアドレス範囲は固定的に与えられる。図7はマッピングモードを決定するバッファー階層の構成を示すブロック図である。図7を参照すれば、ホスト100図2参照からの要請にしたがってホストインターフェイス階層410のマッピングモード決定手続が簡略に図示される。ホスト110は書込み要請発生の時、格納装置120に書込み命令語と共に論理アドレスLBA、nSCを伝達する。ここで、LBALogicalBlockAddressはハードディスク基盤の論理アドレスに、書込みデータが記入されるメモリー領域の開始アドレスである。nSCは書込みデータが記入されるセクターSectorの数を意味する。即ち、LBAとnSCとによって書込みデータが格納される領域が決定され得る。ホストインターフェイス階層410はホスト110図2参照から提供される論理アドレスLBA、nSCを受信する。そして、ホストインターフェイス階層410は論理アドレスLBA、nSCに対応する書込みデータをバッファーメモリー126図2参照に格納する。ホストインターフェイス階層410は論理アドレスLBA、nSCを参照して書込みデータがスーパー連続ブロックSSBを構成するか否かを判断する。ホストインターフェイス階層410は連続される書込みデータの一部又は全てがスーパー連続ブロックを構成する場合、スーパー連続ブロックに割当てるデータのマッピング方式をブロックマッピングに決定する。反面、ホストインターフェイス階層410は書込みデータのアドレスが固定されたスーパー連続ブロックSSBのアドレス範囲をカバーしなければ、該当データをページマッピング方式に住所マッピングする。ホストインターフェイス階層410は書込みデータのサイズがスーパー連続ブロックのサイズより大きいときでも、スーパー連続ブロックを構成しなければ、ページマッピングモードで住所マッピングする。言い換えると、論理アドレスの開始点LBAがスーパー連続ブロックとマッチングされず、1つの完全なスーパー連続ブロックを満たさなければ、対応するデータをページマッピングに決定する。勿論、連続書込みデータでないランダム書込みパターンに入力されるデータは全てページマッピングモードに住所マッピングされる。このような住所マッピングモードの決定のために、ホストインターフェイス階層410はスーパー連続ブロック検出モジュール415SSBDetectionModuleを包含できる。入力される論理アドレスLBA、nSCやバッファーリングされる書込みデータのパターンを参照して、スーパー連続ブロック検出モジュール415は書込みデータのスーパー連続ブロック構成の可否を判断できる。ホストインターフェイス階層410によって決定された住所マッピングモードAM_modeにしたがってフラッシュ変換階層420FTLは書込みデータに対する住所マッピング動作を遂行する。もし、書込み要請されるデータの住所マッピングモードにブロックマッピングモードが選択されれば、フラッシュ変換階層420は該当データの論理住所をブロックマッピングテーブル422で管理する。反面、書込み要請されるデータの住所マッピングモードにページマッピングモードが選択されれば、フラッシュ変換階層420は該当データの論理住所をページマッピングテーブル424で管理する。図8は図7のバッファー階層のマッピングモード決定方法を例示的に示すテーブルである。図8を参照すれば、4つの連続データData1、Data2、Data3、Data4に対するバッファーリング及びそれに対するマッピングモード決定方法が図示されている。先ず、連続データData1が論理アドレスLBA=0、nSC=16384によって書込み要請される例を説明する。連続データData1はバッファーメモリー126に格納された後に、論理アドレスLBA=0、nSC=16384に対応する物理アドレスPhysicaladdressにマッピングされる。この場合、連続的に書込み要請されたデータData1はスーパー連続ブロックSSB_0に満たされ得る。連続データData1は1つのスーパー連続ブロックを構成することができる。したがって、書込み要請されたデータData1に対する住所マッピングモードはブロックマッピングに決定され得る。論理アドレスLBA=8192、nSC=11809によって書込み要請される連続データData2に対する例を説明する。連続データData2はバッファーメモリー126に格納された後に、論理アドレスLBA=8192、nSC=11809に対応する物理アドレスPhysicaladdressにマッピングされる。この場合、連続的に書込み要請されたデータData2はスーパー連続ブロックSSB_0とスーパー連続ブロックSSB_1とに各々分けて割当される。連続データData2は1つの完全なスーパー連続ブロックを構成しない。したがって、書込み要請されたデータData2はページマッピング方式に住所マッピングされる。論理アドレスLBA=8192、nSC=41809によって書込み要請される連続データData3に対する例を説明する。連続データData3はバッファーメモリー126に格納された後に、論理アドレスLBA=8192、nSC=41809に対応する物理アドレスPhysicaladdressにマッピングされる。この場合、連続的に書込み要請されたデータData3はスーパー連続ブロックSSB_1、SSB_2に満たされる。そして、連続データData3はスーパー連続ブロックSSB_0及びスーパー連続ブロックSSB_3の一部にも各々割当される。しかし、1つの完全なスーパー連続ブロックを構成するスーパー連続ブロックSSB_1、SSB_2に対応するデータのみがブロックマッピング方式にしたがってアドレスがマッピングされる。そしてデータData3の中で、スーパー連続ブロックSSB_0及びスーパー連続ブロックSSB_3の一部に割当されたデータは各々ページマッピング方式にしたがって住所がマッピングされる。論理アドレスLBA=10000、nSC=6001によって書込み要請される連続データData4に対する例を説明する。連続データData4はたとえば連続書込みパターンに該当するが、データのサイズが小さくて1つのスーパー連続ブロックを満たさない。連続データData4はスーパー連続ブロックSSB_0の一部のみを満たすことができる。したがって、連続データData4はページマッピング方式にしたがって住所マッピングを成さなければならない。ここで、4つの連続データData1、Data2、Data3、Data4を例にあげて本発明の住所マッピング方法が説明された。勿論、ランダム書込みパターンに記入されるデータはスーパー連続ブロックの構成の可否に関係なくページマッピングモードに住所マッピングされる。図9は本発明の実施形態による住所マッピングを簡略に示すタイミング図である。図9を参照すれば、連続的に入力される書込みデータの中でスーパー連続ブロックを構成するデータはブロックマッピング方式にしたがって住所をマッピングする。反面、連続的に入力される書込みデータの中で完全なスーパー連続ブロックを構成しないデータはページマッピング方式にしたがって住所をマッピングする。バッファーメモリー126図2参照に格納される連続データの一部はスーパー連続ブロックSSB_n、SSB_n1を構成する。反面、連続データの残り一部はスーパー連続ブロックSSB_n-1の一部と、スーパー連続ブロックSSB_n2の一部のみに満たされる。したがって、スーパー連続ブロックSSB_n、SSB_n1に対応するデータは全てブロックマッピングモードにマッピングされる。反面、スーパー連続ブロックSSB_n-1、SSB_n2の一部のみを満たすデータはページマッピングモードに処理される。図10は本発明の実施形態による住所マッピングの例を示すタイミング図である。図10を参照すれば、連続的に入力される書込みデータのサイズがたとえ1つのスーパー連続ブロックのサイズより大きいとしても、ページマッピングに処理される例が図示されている。連続的に入力される書込みデータのサイズがたとえば1つのスーパー連続ブロックのサイズ例えば、8MByteより大きいと仮定する。しかし、連続書込みデータが割当てる論理アドレスされるスーパー連続ブロックSSB_mとスーパー連続ブロックSSB_m1とに掛けている場合には1つの完全なスーパー連続ブロックを構成しない。この場合、データはページマッピング方式に処理される。図11は本発明の実施形態による住所マッピング方法を示す順序図である。図11を参照すれば、バッファー階層BufferLayerとフラッシュ変換階層FTLとは書込み要請されるデータの論理アドレスを参照して住所マッピングモードを決定する。ホスト110図2参照から書込みデータ及び論理アドレスが提供されれば、メモリーコントローラー120図2参照による住所マッピング動作が開始される。段階S110で、メモリーコントローラー122はホスト110から書込み要請を受信する。メモリーコントローラー122はホスト110から提供される書込みデータをバッファーメモリー126に一時的に格納する。段階S120で、メモリーコントローラー122は書込み要請されるデータの書込みパターンを検出する。例えば、メモリーコントローラー122は書込み要請されるデータのアドレスを参照して連続書込みパターンに該当するか否か、又はランダム書込みパターンに該当するか否かを判断する。段階S130で、書込みパターンの検出結果にしたがって動作手続が分岐される。もし、書込み要請されたデータの書込みパターンがランダム書込みパターンに検出されればいいえ、手続は該当データをページマッピングモードにしたがって、管理するための段階S170へ移動する。反面、書込み要請されたデータの書込みパターンが連続書込みパターンに検出されればはい、手続は該当データがスーパー連続ブロックSSBを構成するか否かを判断するための段階S140へ移動する。段階S140で、メモリーコントローラー122は書込み要請の時、ホスト110から提供された論理アドレスLBA、nSCをスーパー連続ブロックSSBの組合にしたがって分類する。スーパー連続ブロックSSBに対応する論理アドレスは固定された値である。したがって、メモリーコントローラー122はホスト110から提供される連続書込みデータの論理アドレスを参照してスーパー連続ブロックSSBの構成の可否を判断することができる。段階S150で、メモリーコントローラー122は書込みデータの論理アドレスを分析してスーパー連続ブロックSSBを構成するか否かを判断する。もし、書込み要請されてバッファーメモリーに格納されるデータがスーパー連続ブロックSSBを構成する場合、手続は段階S160へ移動する。段階S160では、スーパー連続ブロックSSBを構成するデータ部分に対してはブロックマッピングモードの住所マッピングを適用する。そして、スーパー連続ブロックSSBを構成しない余りのデータ部分に対してはページマッピングモードの住所マッピングを適用する。反面、メモリーコントローラー122は書込みデータの論理アドレスの分析結果、スーパー連続ブロックSSBを構成しない場合、手続は段階S170へ移動する。段階S170で、書込み要請されたデータはページマッピングテーブルに登録される。そして、不揮発性メモリー装置124に記入される時、ページマッピング方式にしたがって、論理ページと物理ページとがマッピングされる。以上の住所マッピング方法によれば、バッファーメモリーに格納されるデータのパターンや、大きさにしたがってスーパー連続ブロックの構成の可否が決定される。スーパー連続ブロックの構成ができないデータはページマッピングテーブルに、スーパー連続ブロックを構成するデータはブロックマッピングテーブルに登録する。ブロックマッピングによって連続データが記入されたメモリーブロックは全て交換マージSwapmergeによって管理され得る。したがって、マージ動作の時、実質的なページ複写回数が画期的に減る。図12は本発明の第2実施形態による使用者装置を示すブロック図である。図12を参照すれば、本発明による使用者装置500はホスト510と格納装置520とを含む。格納装置520はメモリーコントローラー522、不揮発性メモリー装置524、及びバッファーメモリー526を含む。ホスト510は書込み要請が発生すれば、書込みデータDataと論理アドレスLogicalAddress:LAとを格納装置520へ伝達する。しかし、ホスト510は格納装置に書込み要請を伝達する前にファイルシステムFilesystemの上で書込み要請が発生する。そして、ホスト510には格納装置520へ伝達する以前に書込み要請するデータがワーキングメモリー512に格納される。ホスト510はワーキングメモリー512に格納されるデータを参照して格納装置520の住所マッピングモードを判断することができる。即ち、書込み要請されるデータがホスト510のワーキングメモリー512に格納される時の情報を参照して該当データ又は該当データの一部に対する住所マッピングモードを決定できる。例えば、ホスト510の装置ドライバー514がスーパー連続ブロックSSBに対応する論理アドレステーブルを参照してホスト510でスーパー連続ブロックの構成の可否を判断することができる。ワーキングメモリー512に格納されるデータや、装置ドライバー514へ伝達される論理アドレスを参照して、装置ドライバー514は書込み要請される連続データのスーパー連続ブロックSSBの構成の可否を判断することができる。このような動作のためには、ホスト510にはスーパー連続ブロックに対応する論理住所の範囲を定義するスーパー連続ブロック住所テーブル516SSBAddresstableを包含しなければならない。スーパー連続ブロック住所テーブル516との比較を通じて、装置ドライバー514は書込み要請データに対するマッピングモードを決定する。そして、装置ドライバー514は決定された住所マッピングモードAM_mode情報を書込み要請の時、格納装置520へ伝達することができる。格納装置520のメモリーコントローラー522はホスト510と不揮発性メモリー装置524とをインターフェイシングする。メモリーコントローラー522はホスト510の書込み要請に含まれる論理アドレスLBA、nSC、及び論理アドレス領域の各々に対するマッピングモードMap_modeを参照して、論理アドレスと物理アドレスとの間の住所マッピングを実施する。不揮発性メモリー装置524はメモリーコントローラー522の制御にしたがって、消去動作、読出し動作又は書込み動作を遂行する。不揮発性メモリー装置524は複数のメモリーブロックで構成される。各々のメモリーブロックは複数のページpageで構成される。複数の不揮発性メモリーが少なくとも2つのチャンネルを通じて連結される場合、パフォーマンスを向上させるために不揮発性メモリー装置524はメモリーインタリービング方式にしたがって制御される。格納装置520にはバッファーメモリー526が包含され得る。また、資源が限定された格納装置520の内部でマッピングモードを決定するためには格納装置の負担が大きくなり得る。しかし、資源の制限が少ないホスト510でマッピングモードを決定すれば、パフォーマンス面や資源の活用面でより有利である。図13はホスト510で格納装置520に書込み要請の時に、提供されるデータの構成を簡略に示す図面である。図13を参照すれば、書込み要請が発生すればホスト510は書込み命令CMD-531と論理アドレスLBA-533、nSC-535、及び書込みデータData-539を伝達する。特に、本発明による実施形態による書込み要請にはデータに対する住所マッピングモードAM_mode537が追加される。住所マッピングモードAM_mode537には各論理アドレス領域に対する住所マッピング方式が包含される。即ち、論理アドレスLBA、nSCに対応する複数のデータ領域に対する住所マッピングモードAM_mode537が各々包含され得る。即ち、スーパー連続ブロックSSBを構成するデータ単位はブロックマッピングモードに住所マッピングモードAM_modeが定義される。スーパー連続ブロックSSBを構成しないデータ単位やランダム書込みパターンに入力されるデータの場合にはページマッピングモードに住所マッピングモードAM_modeが定義される。図14は図12の使用者装置を駆動するためのソフトウェアの階層構造を示す図面である。図14を参照すれば、ホスト階層610にはファイルシステム612及び装置ドライバー614が包含される。そして、格納装置階層620にはホストインターフェイス階層622、フラッシュ変換階層624、及びフラッシュインターフェイス階層626のソフトウェア階層が包含され得る。ホスト階層610のファイルシステム612は、ファイルの生成及び削除にしたがう格納装置520へのアクセス要請を生成する。ホスト510のバッファーメモリーに生成されたファイルに対する書込み要請が発生すれば、ファイルシステム612は該当ファイルに対する書込み要請を装置ドライバー614へ伝達する。装置ドライバー614はスーパー連続ブロックSSBのアドレス情報を参照して、書込み要請されたデータがスーパー連続ブロックSSBを構成するか否かを判断する。判断の可否にしたがって装置ドライバー614は書込み要請されたデータの各ユニット別に住所マッピングモードを決定する。そして、決定された住所マッピングモードは書込み要請命令が提供される始点に格納装置階層620へ伝達される。格納装置階層620はホスト510から伝達された書込み要請に応答してデータの論理アドレスを不揮発性メモリー装置の物理アドレスにマッピングする。そして、マッピングされた物理アドレスにしたがってインタリービング方式に書込み要請されたデータが不揮発性メモリー装置にプログラムされる。このような動作のために格納装置階層620にはホストインターフェイス階層622、フラッシュ変換階層624、及びフラッシュインターフェイス階層626が包含される。ホストインターフェイス階層HIL622はホスト510と格納装置520との間のインターフェイシングを提供する。そして、ホストインターフェイス階層622は格納装置520の内部キャッシュ機能を担当できる。ホストインターフェイス階層622はホスト510から提供される読出し又は書込みのような要請Requestをデコーディングする。フラッシュ変換階層FTL624はホスト510から提供される論理住所Logicaladdressを不揮発性メモリーの物理住所Physicaladdressに変換する役割を遂行する。その他にフラッシュ変換階層624はウェアレベリングWearleveling動作を遂行するための消去カウントErasecountを遂行する。また、フラッシュ変換階層624は不揮発性メモリーの各ブロックに散らかっている有効データを集めて1つのブロックに満たすガーベッジコレクションGarbageCollection動作を支援する。フラッシュインターフェイス階層626はメモリーコントローラー522と不揮発性メモリー装置524とのインターフェイシング動作のためのローレベルLowlevel動作を遂行する。例えば、不揮発性メモリー装置524のハードウェアを制御するためのローレベルドライバーLLD、不揮発性メモリー装置524から読出されたデータのエラーを訂正するためのエラー訂正コードErrorcorrectioncode:ECC及び不正ブロック管理モジュールBadBlockManagement:BBM等がフラッシュインターフェイス階層626に包含される。即ち、フラッシュ変換階層624の制御にしたがって、フラッシュインターフェイス階層626はメモリーコントローラー522と不揮発性メモリー装置524との間のデータ交換を担当する。本発明の第2実施形態によれば、ホスト510での書込み要請の発生の時に該当データに対する住所マッピングモードはホスト510で決定され得る。したがって、限定的資源を有する格納装置520の負担を減らしても格納装置520のマージ動作効率を最大化できる。図15は本発明の第2実施形態による住所マッピング方法を示す順序図である。図15を参照すれば、書込み要請の発生の時にホスト510図12参照でスーパー連続ブロックSSBの構成の可否を判断する。判断結果にしたがってホスト510は該当データの住所マッピングモードを決定する。そして、ホスト510が格納装置520図12参照に書込み要請を伝達する時、住所マッピングモードAM_modeを共に伝達する。段階S210で、ホスト510の装置ドライバー514図12参照は書込み要請に対応する論理アドレスLBA、nSCを受信する。段階S220で、装置ドライバー514は書込み要請されるデータの書込みパターンを検出する。例えば、装置ドライバー514は書込み要請されるデータのアドレスを参照して連続書込みパターンに該当するか否か、又はランダム書込みパターンに該当するか否かを判断する。段階S230で、書込みパターンの検出結果にしたがって動作手続が分岐される。もし、書込み要請されたデータの書込みパターンがランダム書込みパターンに検出されればいいえ、手続は該当データをページマッピングモードにしたがって管理するように格納装置に指示するための段階S270へ移動する。反面、書込み要請されたデータの書込みパターンが連続書込みパターンに検出されればはい、手続は該当データがスーパー連続ブロックSSBを構成するか否かを判断するための段階S240へ移動する。段階S240で、ホスト510の内部動作によって書込み要請が発生すれば、装置ドライバー514は書込み要請されるデータに対する住所マッピング方式を決定する。即ち、装置ドライバー514はSSB範囲情報516を参照して書込み要請されたデータがスーパー連続ブロックSSBを構成するか否かを判断する。段階S250で、スーパー連続ブロックSSBを構成するデータに対する処理を行うための手続段階S260へ移動する。そして、スーパー連続ブロックSSBを構成しないか、或いはランダムパターンに書込み要請されるデータを処理するための手続は段階S270へ移動する。段階S260で、装置ドライバー514はスーパー連続ブロックを構成するデータに対する書込み要請の時、ブロックマッピング方式に住所マッピングを行うように格納装置520に指示する。段階S270で、装置ドライバー514はスーパー連続ブロックSSBを構成していないか、或いはランダムパターンに書込み要請されるデータに対してページマッピング方式に住所マッピングするように格納装置520に指示する。以上の住所マッピング方法によれば、ホスト510で書込み要請されるデータに対する住所マッピング方式が決定される。ホスト510の指示にしたがって格納装置520はスーパー連続ブロックSSBの構成ができないデータをページマッピングテーブルに、スーパー連続ブロックを構成するデータをブロックマッピングテーブルに登録する。ブロックマッピングによって連続データが記入されたメモリーブロックは全て交換マージSwapmergeによって管理され得る。したがって、マージ動作のとき実質的なページ複写回数が画期的に減少される。図16は本発明の実施形態によるソリッドステートディスクSSDシステムを示すブロック図である。図16を参照すれば、SSDシステム1000はホスト1100とSSD1200とを含む。SSD1200はSSDコントローラー1210、バッファーメモリー1220、及び不揮発性メモリー装置1230を含む。SSDコントローラー1210はホスト1100とSSD1200との物理的連結を提供する。即ち、SSDコントローラー1210はホスト1100のバスフォーマットBusformatに対応してSSD1200とのインターフェイシングを提供する。特に、SSDコントローラー1210はホスト1100から提供される命令語をデコーディングする。デコーディングされた結果にしたがって、SSDコントローラー1210は不揮発性メモリー装置1230をアクセスする。ホスト1100のバスフォーマットBusformatにUSBUniversalSerialBus、SCSISmallComputerSystemInterface、PCIexpress、ATA、PATAParallelATA、SATASerialATA、SASSerialAttachedSCSI等が包含され得る。ここで、SSDコントローラー1210は住所マッピングの時、ブロックマッピング方式とページマッピング方式とを全て使用する混合マッピング方式を適用する。本発明の実施形態によるスーパー連続ブロックに対する検出及び住所マッピングモードの決定はホスト1100で遂行されることもできる。又は、書込み要請のとき伝達される論理アドレスLBA、nSCを参照してSSDコントローラー1210でマッピングモードを決定できる。バッファーメモリー1220にはホスト1100から提供される書込みデータ又は不揮発性メモリー装置1230から読み出されたデータが一時的に格納される。ホスト1100の読出し要請のときに不揮発性メモリー装置1230に存在するデータがキャッシュされている場合には、バッファーメモリー1220はキャッシュされたデータを直接ホスト1100に提供するキャッシュ機能を支援する。一般的に、ホスト1100のバスフォーマット例えば、SATA又はSASによるデータ伝送速度はSSD1200のメモリーチャンネルの伝送速度より一般的に、ホスト1100のバスフォーマット例えば、SATA又はSASによるデータ伝送速度はSSD1200のメモリーチャンネルの伝送速度より著しく速い。即ち、ホスト1100のインターフェイス速度が著しく速い場合、大容量のバッファーメモリー1220を提供することによって、速度差異により発生するパフォーマンスの低下を最小化できる。バッファーメモリー1220は大容量の補助記憶装置に使用されるSSD1200で充分なバッファーリングを提供するために同期式DRAMSynchronousDRAMで提供され得る。しかし、バッファーメモリー1220がここの開示に制限されないことはこの分野の通常の知識を有する者に明確である。不揮発性メモリー装置1230はSSD1200の格納媒体として提供される。例えば、不揮発性メモリー装置1230は大容量の格納能力を有するNANDフラッシュメモリーNAND-typeFlashmemoryで提供され得る。不揮発性メモリー装置1230は複数のメモリー装置で構成され得る。この場合、各々のメモリー装置はチャンネル単位にSSDコントローラー1210に連結される。格納媒体として不揮発性メモリー装置1230がNANDフラッシュメモリーを例として説明されたが、その他の不揮発性メモリー装置で構成され得る。例えば、格納媒体としてPRAM、MRAM、ReRAM、FRAM登録商標、NORフラッシュメモリー等が使用でき、異種のメモリー装置が併用されるメモリーシステムも適用され得る。そして、格納媒体として揮発性メモリー装置装置例えば、DRAMが包含され得る。図17は本発明によるメモリーシステム2000を簡略に示すブロック図である。図17を参照すれば、本発明によるメモリーシステム2000は不揮発性メモリー装置2200とメモリーコントローラー2100とを含む。メモリーコントローラー2100は不揮発性メモリー装置2200を制御するように構成される。不揮発性メモリー装置2200とメモリーコントローラー2100との結合によってメモリーカードで提供され得る。SRAM2110はプロセシングユニット2120の動作メモリーとして使用される。ホストインターフェイス2130はメモリーシステム2000と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック2140は不揮発性メモリー装置2200から読出されたデータに含まれるエラーを検出及び訂正する。メモリーインターフェイス2150は本発明の不揮発性メモリー装置2200とインターフェイシングする。プロセシングユニット2120はメモリーコントローラー2100のデータを交換するための諸般制御動作を遂行する。また、図面には図示しないが、本発明によるメモリーシステム2000はホストHostとのインターフェイシングのためのコードデータを格納するROM図示せず等がさらに提供され得ることはこの分野の通常の知識を有する者に明確である。ここで、メモリーコントローラー2100は混合マッピング方式にしたがってホストからの論理住所を不揮発性メモリー装置2200の物理住所にマッピングする。本発明の実施形態によるスーパー連続ブロックに対する検出及び住所マッピングモードの決定はホスト図示せずで遂行されることもできる。又は、書込み要請のとき伝達される論理アドレスLBA、nSCを参照してメモリーコントローラー2100でマッピングモードを決定され得る。メモリーコントローラー2100はホストの書込み要請にしたがってSRAM2110に格納される書込みデータを参照してブロックマッピング方式又はページマッピング方式の中でいずれか1つの住所マッピングモードを決定することができる。不揮発性メモリー装置2200は複数のフラッシュメモリーチップで構成されるマルチ-チップパッケージにも提供され得る。以上の本発明のメモリーシステム2000はエラーの発生確率が低い高信頼性の格納媒体として提供され得る。この場合、メモリーコントローラー2100はUSB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI、及びIDE等のような多様なインターフェイスプロトコルの中で1つを通じて外部例えば、ホストと通信するように構成される。図18にはフラッシュメモリー装置3120を含むコンピューティングシステム3000が概略的に図示されている。本発明によるコンピューティングシステム3000はシステムバス3600に電気的に連結されたマイクロプロセッサー3200、RAM3300、使用者インターフェイス3400、ベースバンドチップセットBasebandchipsetのようなモデム3500及びメモリーシステム3100を含む。本発明によるコンピューティングシステム3000がモバイル装置である場合、コンピューティングシステム3000の動作電圧を供給するためのバッテリー図示せずが追加的に提供される。また、図面には図示しないが、本発明によるコンピューティングシステム3000には応用チップセットApplicationchipset、カメライメージプロセッサーCameraImageProcessor:CIS、モバイルDRAM等がさらに提供され得ることはこの分野の通常の知識を有する者に明確である。メモリーシステム3100は、例えば、データを格納するのに不揮発性メモリーを使用するSSDSolidStateDrive/Diskを構成することができる。又は、メモリーシステム3100は、フュージョンフラッシュメモリー例えば、oneNANDフラッシュメモリーで提供され得る。ここで、メモリーシステム3100はメモリーコントローラー3110とフラッシュメモリー3120とを含む。メモリーコントローラー3110は混合マッピング方式にしたがってホストからの論理住所をフラッシュメモリー3120の物理住所にマッピングする。本発明の実施形態によるスーパー連続ブロックに対する検出及び住所マッピングモードの決定はホスト例えば、CPUで遂行されることもできる。又は、書込み要請のとき、伝達される論理アドレスLBA、nSCを参照してメモリーコントローラー3110でマッピングモードを決定され得る。本発明による不揮発性メモリー装置そして/又はメモリーコントローラーは多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリー装置そして/又はメモリーコントローラーはPoPPackageonPackage、BGAsBallgridarrays、CSPsChipscalepackages、PLCCPlasticLeadedChipCarrier、PDIPPlasticDualIn-LinePackage、DieinWafflePack、DieinWaferForm、COBChipOnBoard、CERDIPCeramicDualIn-LinePackage、MQFPPlasticMetricQuadFlatPack、TQFPThinQuadFlatpack、SOICSmallOutlineIntegratedCircuit、SSOPShrinkSmallOutlinePackage、TSOPThinSmallOutline、TQFPThinQuadFlatpack、SIPSystemInPackage、MCPMultiChipPackage、WFPWafer-levelFabricatedPackage、WSPWafer-LevelProcessedStackPackage等のようなパッケージを利用して実装され得る。以上のように図面と明細書とで最適の実施形態が開示された。ここで、特定の用語が使用されたが、これは単なる本発明を説明するための目的で使用されるが、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が可能である点を理解できる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定まる。