"入力信号が入力するゲートと、出力信号が出力するドレインとを有するFETを含む電子回路の制御方法であって、前記FETのゲートに前記入力信号が入力してからの時間t経過後における前記入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを算出するステップと、前記変化量ΔIdqtを補償するためのゲートバイアス電圧Vgを算出するステップと、前記ゲートバイアス電圧を前記FETのゲートに印加するステップと、を含むことを特徴とする電子回路の制御方法。前記ΔIdqtの算出は、アナログ信号におけるインパルス信号またはデジタル信号における単位パルス信号が前記ゲートに入力してからの時間τに対する応答関数hτ=ΔIdqτを用い、時間t経過後における前記入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを求めることによりなされることを特徴とする請求項1記載の電子回路の制御方法。前記変化量ΔIdqを算出するステップは、デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの応答関数hτ=ΔIdqτ、サンプリング周期をT、サンプルの個数をN、サンプル番号をn、nTがtに対応するとき、を用い、前記変化量ΔIdqtを算出することを特徴とする請求項1記載の電子回路の制御方法。前記サンプリング周期毎に、前記入力信号を平均化処理するステップを含むことを特徴とする請求項3記載の電子回路の制御方法。前記変化量ΔIdqtを算出するステップは、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの応答関数hτ=ΔIdqτ、有限の時間をτ0としたとき、を用い、前記変化量ΔIdqtを算出することを特徴とする請求項1記載の電子回路の制御方法。前記ゲートバイアス電圧Vgを算出するステップは、アナログ線形アンプを用いることを特徴とする請求項1または5記載の電子回路の制御回路。前記FETは窒化物半導体を用いたFETであることを特徴とする請求項1から6のいずれか一項記載の電子回路の制御方法。入力信号が入力するゲートと、出力信号が出力するドレインとを有するFETと、前記FETのゲートに前記入力信号が入力してから時間t経過後における前記入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを算出する第1算出部と、前記変化量ΔIdqtを補償するためのゲートバイアス電圧Vgを算出する第2算出部と、前記ゲートバイアス電圧Vgを前記FETのゲートに印加する印加部と、を含むことを特徴とする電子回路。前記ΔIdqtの算出は、アナログ信号におけるインパルス信号またはデジタル信号における単位パルス信号が前記ゲートに入力してからの時間τに対する応答関数hτ=ΔIdqτを用い、時間t経過後における前記入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを求めることによりなされることを特徴とする請求項8記載の電子回路。前記第1算出部は、デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの応答関数hτ=ΔIdqτ、サンプリング周期をT、サンプルの個数をN、サンプル番号をn、nTがtに対応するとき、を用い、前記変化量ΔIdqtを算出することを特徴とする請求項8記載の電子回路。前記サンプリング周期毎に、前記入力信号を平均化処理する平均化部を含むことを特徴とする請求項8記載の電子回路。前記第1算出部は、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの応答関数hτ=ΔIdqτ、有限の時間をτ0としたとき、を用い、前記変化量ΔIdqtを算出することを特徴とする請求項8記載の電子回路。前記第2算出部は、アナログ線形アンプを含むことを特徴とする請求項8または12記載の電子回路。前記FETは窒化物半導体を用いたFETであることを特徴とする請求項8から13のいずれか一項記載の電子回路の制御方法。特許文献1によれば、ドレインアイドル電流のドリフトに起因した利得変動を結果的に補償しているが、ドレインアイドル電流のドリフトを補償しているわけではない。高出力な高周波増幅回路においては、歪み補償を行なうことが知られているが、ドレインアイドル電流がドリフトすると歪み補償が追従することができなくなる。特許文献1によれば、ドレインアイドル電流のドリフトに起因した歪みの補償を行なうものではない。また、特許文献1においては、ドレインバイアスやドレイン電流値に基づき利得補償を行なうため、大信号が入力している際は、利得補償が難しい。以上のように、ドレインアイドル電流のドリフトを直接補償することが求められる。本発明は、上記課題に鑑みなされたものであり、ドレインアイドル電流のドリフトを直接補償することを目的とする。本発明は、入力信号が入力するゲートと、出力信号が出力するドレインとを有するFETを含む電子回路の制御方法であって、前記FETのゲートに前記入力信号が入力してからの時間t経過後における前記入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを算出するステップと、前記変化量ΔIdqtを補償するためのゲートバイアス電圧Vgを算出するステップと、前記ゲートバイアス電圧を前記FETのゲートに印加するステップと、を含むことを特徴とする電子回路の制御方法である。本発明によれば、ドレインアイドル電流のドリフトを直接補償することができる。上記構成において、前記ΔIdqtの算出は、アナログ信号におけるインパルス信号またはデジタル信号における単位パルス信号が前記ゲートに入力してからの時間τに対する応答関数hτ=ΔIdqτを用い、時間t経過後における前記入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを求めることによりなされる構成とすることができる。上記構成において、前記変化量ΔIdqを算出するステップは、デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの応答関数hτ=ΔIdqτ、サンプリング周期をT、サンプルの個数をN、サンプル番号をn、nTがtに対応するとき、を用い、前記変化量ΔIdqtを算出する構成とすることができる。上記構成において、前記サンプリング周期毎に、前記入力信号を平均化処理するステップを含む構成とすることができる。上記構成において、前記変化量ΔIdqtを算出するステップは、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの応答関数hτ=ΔIdqτ、有限の時間をτ0としたとき、を用い、前記変化量ΔIdqtを算出する構成とすることができる。上記構成において、前記ゲートバイアス電圧Vgを算出するステップは、アナログ線形アンプを用いる構成とすることができる。上記構成において、前記FETは窒化物半導体を用いたFETである構成とすることができる。本発明は、入力信号が入力するゲートと、出力信号が出力するドレインとを有するFETと、前記FETのゲートに前記入力信号が入力してから時間t経過後における前記入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを算出する第1算出部と、前記変化量ΔIdqtを補償するためのゲートバイアス電圧Vgを算出する第2算出部と、前記ゲートバイアス電圧Vgを前記FETのゲートに印加する印加部と、を含むことを特徴とする電子回路である。本発明によれば、ドレインアイドル電流のドリフトを直接補償することができる。上記構成において、前記ΔIdqtの算出は、アナログ信号におけるインパルス信号またはデジタル信号における単位パルス信号が前記ゲートに入力してからの時間τに対する応答関数hτ=ΔIdqτを用い、時間t経過後における前記入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを求めることによりなされる構成とすることができる。上記構成において、前記第1算出部は、デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの応答関数hτ=ΔIdqτ、サンプリング周期をT、サンプルの個数をN、サンプル番号をn、nTがtに対応するとき、を用い、前記変化量ΔIdqtを算出する構成とすることができる。上記構成において、前記サンプリング周期毎に、前記入力信号を平均化処理する平均化部を含む構成とすることができる。上記構成において、前記第1算出部は、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの応答関数hτ=ΔIdqτ、有限の時間をτ0としたとき、を用い、前記変化量ΔIdqtを算出する構成とすることができる。上記構成において、前記第2算出部は、アナログ線形アンプを含む構成とすることができる。上記構成において、前記FETは窒化物半導体を用いたFETである構成とすることができる。本発明によれば、ドレインアイドル電流のドリフトを直接補償することができる。まず、電子回路に用いられるFETFieldEffectTransistorの例として窒化物半導体を用いたFETについて説明する。図1は、増幅回路に用いられるFETの断面図である。図1のように、基板40上に、バッファ層42、電子走行層44、電子供給層46およびキャップ層48が順次形成され窒化物半導体層50を形成している。基板40は、例えばSiC、サファイアまたはSiからなる基板である。バッファ層42は、例えば膜厚が300nmのAlN層である。電子走行層44は、例えば膜厚が1000nmのGaN層である。電子供給層46は、例えば膜厚が20nmのn型AlGaN層である。キャップ層48は、例えば膜厚が5nmのn型GaN層である。窒化物半導体層50上にゲート電極54、ソース電極52およびドレイン電極56が形成されている。ゲート電極54は、窒化物半導体層50の上面において、ソース電極52とドレイン電極56の間に配置されている。ソース電極52およびドレイン電極56は、例えば窒化物半導体層50側からTa層およびAl層から形成されている。ゲート電極54は、例えば窒化物半導体層50側からNi層およびAu層から形成されている。ゲート電極54を覆うように、窒化物半導体層50上に例えば窒化シリコン膜からなる絶縁膜58が形成されている。窒化物半導体層50は、上記各層に限られない。例えば、窒化物半導体層50としてInGaN、AlInGaN、またはInAlNなどを用いることもできる。例えば、図1に示した窒化物半導体層50を用いたFETにおいては、基板40と窒化物半導体層50との異種の材料を接合している。このため、例えば接合面または接合面の近傍の窒化物半導体層50に深い電子トラップが形成される。この電子トラップが電子を捕獲または放出することにより、ドレインアイドル電流Idqドリフトが生じる。次に、ドレインアイドル電流Idqドリフトについて説明する。図2は、時間に対する、入力信号のパワーPinとドレインアイドル電流Idqを示す図である。増幅回路には、窒化物半導体FETが用いられている。ゲートに高周波入力信号Pinが入力し、増幅された信号がドレインから出力される。入力信号が0または電力が非常に小さい場合のドレイン電流が、ドレインアイドル電流Idqである。図2において、入力信号Pinが0におけるドレインアイドル電流IdqがIdqoである。Idqoは、バイアス点動作点におけるドレインアイドル電流Idqに相当する。時間t1からt2の間において大電力信号が入力される。この間に、窒化物半導体FET内のトラップに電子が捕獲される。これにより、ドレインアイドル電流Idqが小さくなる。しかしながら、時間t1とt2との間においては、大電力入力信号が入力されているため、ドレインアイドル電流Idqを測定することができない。時間t2において、入力信号が0となると、ドレインアイドル電流IdqはIdgoより小さくなっている。その後、トラップから電子が放出されるため、徐々にIdqoに近づく。このドレインアイドル電流Idqの変化がドレインアイドル電流Idqドリフトである。ドレインアイドル電流Idqのドリフトは、FET内の電界分布、言い換えれば電位差に起因して生じている。なお、ドレインアイドル電流Idqのドリフトは、単一種のトラップに起因する場合は、指数関数に近い変化になる。一方、複数種のトラップに関する場合は、ドレインアイドル電流Idqのドリフトは、時定数の異なる指数関数が重畳する変化となる。次に、ドレインアイドル電流Idqのドリフトを補償するための手法について説明する。ここで、ゲート電圧制御系の電子回路の入力に対し、ドレインからの出力であるドレインアイドル電流IdqのIdg0からの変化量ΔIdqが線形に応答すると仮定する。電圧制御系の電子回路の入力は、入力信号のみならず、ドレインアイドル電流Idqを変化させる要因として、入力信号、出力信号、またはその他の場合もありうる。また、入力に対するドレインアイドル電流Idqの変化量ΔIdqは、完全な線形ではなく、非線形成分も存在するが、非線形性分は無視しても十分な効果が得られる範囲での使用に限定すれば、非線形成分は無視できる。このように限定しても、実際問題として変調信号で非線形性が顕著となる飽和出力付近が出力される確率は小さいため、十分実用的である。図3はインパルス入力に対するドレインアイドル電流Idqの時間依存を示す図である。入力信号Pinとして、時間t=0に十分幅の短い単位パルスが入力する。ドレインアイドル電流Idqの初期値からの変化量ΔIdqoは、以下となる。t<0のとき、ΔIdqt=0t>0のとき、ΔIdqt=ht以上のように、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの関数を応答関数hτ=ΔIdqτとする。時間変化する入力信号xtに対する出力としてのΔIdqtは、以下の数式1で与えられる。数式1において、htが既知であれば、入力信号xtからΔIdqtが算出できる。htは図3のように、Idqのインパルス応答を測定することで得ることができる。htを測定する際は、ドレインアイドル電流Idqドリフトの時定数と比べて、入力するパルス幅を十分小さくすれば、近似的にインパルスと考えられる。よって、パルス幅の小さい信号を入力し、近似的にhtを測定する。パルス振幅幅は、ΔIdqが十分測定できる程度に大きくてもよい。図3を参照し、有限の時間t=τ0において、IdqがほぼIdqoとなるとすると、数式1のように、時間積分を-無限大から無限大まで行なわなくとも、数式2のように、t=0からτ0まで有限区間行なえばよい。入力xtおよびhtの時間変化より十分早い周期でサンプリングすることにより、数式3のようにデジタル処理を用い、ΔIdqtを算出できる。ここで、Tはサンプリング周期であり、Nはサンプリング数である。すなわちN×Tはτ0より大きいことが好ましい。次に、FETにおけるゲート電圧Vgに対するドレインアイドル電流Idqについて説明する。図4は、ゲート電圧Vgに対するドレインアイドル電流Idqを示す図である。Vgoはバイアス点におけるゲート電圧を示している。バイアス点におけるドレインアイドル電流IdqがIdqoである。ドレインアイドル電流IdqのIdqoからの変化量ΔIdqを補償するためには、Vgoから変化量ΔVg変化させたゲート電圧Vgをゲートに印加すればよい。図4のように、ΔIdqとΔVgとの関係は1対1に対応しており、単調関数fを用い数式4のように表すことができる。ΔIdqを補正するためのΔVgは数式5となる。さらに、ΔIdqを補正するためのゲート電圧Vgは数式6となる。以上のように、用いるFETに対し、予めhtおよびfΔVgを測定しておけば、ドレインアイドル電流Idqドリフトの補正が可能となる。実施例1は、ベースバンドのデジタル信号を用いドレインアイドル電流Idqドリフトの補正を行なう例である。図5は、実施例1に係る電子回路のブロック図である。図5に示すように、電子回路100は、アンプ12、遅延回路14、D/A変換器16、ミキサ18、局所発振器20、シフトレジスタ22、加重積分器24、Vg変換部26、D/A変換器28および印加部30を備えている。アンプ12は、入力信号が入力するゲートと、出力信号が出力するドレインとを有するFET10を含んでいる。入力端子Tinからベースバンドのデジタル入力信号が入力される。入力信号は、遅延回路14とシフトレジスタ22とに分岐される。遅延回路14は、入力信号を遅延させる。D/A変換器16はデジタル信号をアナログ信号に変換する。ミキサ18は局所発振器20が発振する搬送波に入力信号をミキシングし、高周波信号にアップコンバートする。印加部30は、FET10のゲートに、高周波信号とゲートバイアス電圧VgDC成分の電圧とを重畳し印加する。シフトレジスタ22は、過去のデジタル入力信号を順次記憶する。例えばN個の入力信号を記憶する。加重積分器24は、サンプリング周期Tで取得されたN個のデータよりΔIdqを算出する。ここで、サンプリング周期Tは例えばベースバンド信号のサンプリング周期と同じである。シフトレジスタ22および加重積分器24は第1算出部23として機能する。Vg変換部26は、数式6を用いΔIdqを補正するためのゲート電圧Vgを算出する。D/A変換器28は、ゲート電圧Vgをアナログ値に変換する。Vg変換部26およびD/A変換器28は第2算出部27として機能する。遅延回路14は、ゲートバイアス電圧Vgと入力信号とをゲートに印加するタイミングを合わせるため遅延時間が設定されている。図6は、実施例1の電子回路の制御方法を示すフローチャートである。図6に示すように、まず、加重積分器24は、FETのゲートに入力信号が入力してからの時間t経過後における入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを算出するステップS10。例えば、加重積分器24は、応答関数hτ=ΔIdqτ図3参照を用い、時間tにおける入力信号xtに対応するドレインアイドル電流の変化量ΔIdqtを算出する。例えば、数式7を用いΔIdqtを算出する。例えば、入力信号がベースバンドのデジタル信号であり離散信号xnの場合、数式3は、数式7のように表される。ここで、Tはサンプリング周期、Nはサンプリング数、nはサンプル番号である。n=0はt=0に相当する。デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔIdqの関数がhτ=ΔIdqτである。単位パルス信号は、パルス幅がサンプリング周期T、大きさが1のパルス信号である。サンプリング周期TがIdqドリフトの時定数より十分に小さい場合は、数式7を適用できる。次に、Vg変換部26は、変化量ΔIdqtを補償するためのゲートバイアス電圧Vgを算出するステップS12。例えば、数式6を用いゲートバイアス電圧Vgを算出する。次に、印加部30は、ゲートバイアス電圧をFET10のゲートに印加するステップS14。その後終了する。サンプリング時間T毎に上記を繰り返す。なお、hτを予め測定する際に単位パルス信号では応答するhτが小さすぎる場合、線形の範囲で単位パルスの大きさをK倍し、応答波形を1/Kし、hを測定することができる。実施例1によれば、応答関数hτおよび関数fを予め測定する。ステップS10のように、入力信号xtに対応するΔIdqtを算出する。例えば、応答関数hを用いΔIdqtを算出する。ステップS12のように、fΔVgを用いVgを算出する。ステップS14のように、VgをFET10のゲートに印加する。これにより、ドレインアイドル電流Idqのドリフトを直接補正することができる。このように、ステップS10において、hτ=ΔIdqτ、サンプリング周期をT、サンプルの個数をN、サンプル番号をn、nTがtに対応するとしたとき、数式7を用い変化量ΔIdqtを算出することができる。例えば、歪み補償を行っている増幅回路においては、ドレインアイドル電流Idqのドリフトが生じると、歪み補償が機能しない。そこで、バイアス点におけるドレインアイドル電流Idqoを大きく設定する。これにより、ドレインアイドル電流Idqのドリフトが発生しても歪み補償に与える影響を小さくできる。しかしながら、Idqoを大きくするため消費電力が大きくなってしまう。実施例1によれば、ドレインアイドル電流Idqのドリフトを直接補正することができるため、ひずみ補償に与える影響が小さい。このため、Idqoを小さくできるため消費電力を小さくできる。実施例1においては、加重積分器24のサンプリング周期をベースバンドのサンプリング周期とした。実施例2は、加重積分器24のサンプリング周期をベースバンドのサンプリング周期と異ならせる例である。一般的には、Idqドリフトを補償するデジタル処理に最適なサンプリング周期は、ベースバンド信号のサンプリング周期と異なると考えられる。図7は、実施例2に係る電子回路のブロック図である。図7に示すように、電子回路102は平均化部32を備えている。平均化部32は、ベースバンド信号を加重積分器24で用いるサンプリング周期の間平均化する。例えば、ベースバンド信号のサンプリング信号は10n秒程度である。これに対し、ドレインアイドル電流Idqドリフトの時定数は例えば数10m秒から数10秒である。この場合は、加重積分器24のサンプリング周期Tは、サブm秒程度で十分である。そこで、平均化部32は、加重積分器24のサンプリング周期T毎に、ベースバンドの入力信号を平均化処理する。その他の構成は実施例1の図5と同じであり説明を省略する。図8は、実施例2に係る電子回路の制御方法を示すフローチャートである。図8に示すように、平均化部32は、加重積分器24のサンプリング周期T毎に、ベースバンドの入力信号を、平均化処理するステップS16。その後の処理は、実施例1の図6と同じであり説明を省略する。実施例2によれば、平均化部32が、加重積分器24のサンプリング周期T毎に、ベースバンドの入力信号を平均化処理する。これにより、加重積分器24のサンプリング周期Tを長くできる。よって、加重積分器24の負担を軽くすることができる。実施例3は、ベースバンドのアナログ信号を用いドレインアイドル電流Idqドリフトを補正する例である。加重積分器24の機能をアナログ積分回路を用いて実現する例である。ドレインアイドル電流Idqドリフトに寄与するトラップが一種類の場合、ΔIdqはほぼ指数関数的に変化する。この場合、htは数式8のように仮定できる。ここで、τはトラップの時定数である。よって、数式1は数式9のように表される。図9は、数式9を実現する積分回路の回路図である。図9に示すように。積分回路38は、入力端と出力端との間に抵抗Rが直列に接続され、キャパシタCが出力端とグラウンドとの間に接続されている。入力端の電圧Vint、出力端の電圧Vctとすると、Vctは数式10のように表される。ここで、Rは抵抗Rの抵抗値、CはキャパシタCのキャパシタンスである。抵抗値RおよびキャパシタンスCをRC=τとなるように設定することにより、積分回路38を数式9を計算する回路として用いることができる。数式9および数式10より、ΔIdqtはVctを用い、数式11のように表される。ここで、Aは係数である。図10は、実施例3に係る電子回路のブロック図である。図10に示すように、電子回路104は、実施例1の図5のシフトレジスタ22および加重積分器24の変わりに積分回路38およびA/D変換器66を備えている。積分回路38は第1算出部23として機能する。実施例3においては、入力端子Tinにベースバンドのアナログ入力信号が入力する。カプラ60は、入力信号を分岐する。分岐された一方は、ミキサ18により搬送波の周波数にアップコンバートされ、遅延回路62を介し印加部30に入力する。分岐された他方は、遅延回路64を介し積分回路38に入力する。積分回路38は、数式11のように、ΔIdqtをアナログ的に算出する。A/D変換器66は、アナログ信号をデジタル信号に変換する。A/D変換器66、Vg変換部26およびD/A変換器28は第2算出部27として機能する。遅延回路62と遅延回路64とは、入力信号とゲートバイアス電圧Vgのタイミングが合うように、遅延時間が設定される。その他の構成は実施例1と同じであり説明を省略する。実施例4は、アップコンバート後のアナログ信号を用いドレインアイドル電流Idqドリフトを補正する例である。図11は、実施例4に係る電子回路のブロック図である。図11に示すように、実施例4に係る電子回路106においては、カプラ60がミキサ18の後段に配置されている。すなわち、カプラ60は、ベースバンド信号をアップコンバートした後の高周波信号を分岐する。遅延回路64と積分回路38との間に検波器68が設けられている。検波器68は、ダイオードDと抵抗R2を備えている。検波器68は、高周波信号の包絡線を検出する。積分回路38は包絡線に基づいてΔIdqtを算出する。その他の構成は実施例3と同じであり説明を省略する。実施例5は、アンプが増幅した高周波のアナログ信号を用いドレインアイドル電流Idqドリフトを補正する例である。図12は、実施例5に係る電子回路のブロック図である。図12に示すように、実施例5に係る電子回路108においては、カプラ60がアンプ12の後段に配置されている。すなわち、カプラ60は、アンプ12が増幅した高周波信号を分岐する。検波器68は、高周波信号の包絡線を検出する。積分回路38は包絡線に基づいてΔIdqtを算出する。その他の構成は実施例4の図11と同じであり説明を省略する。実施例3から実施例5によれば、応答関数hτ=ΔIdqτ、有限の時間をτ0としたとき、数式2を用い、変化量ΔIdqtを算出することができる。第1算出部23として、例えばアナログ積分回路38を用い変化量ΔIdqtの算出を行なうことができる。実施例6は、実施例1から実施例5における第2算出部27をアナログ回路を用い実現する例である。ここで、ΔIdqとΔVgとの関係が線形と近似できるとする。この場合、数式6は、Vg=Vgo1/k×-ΔIdqとして表される。図13は、Vg変換部を含む電子回路の回路図である。図13に示すように、回路70は、オペアンプ72、74および76を含んでいる。オペアンプ72は、ボルテージフォロア回路であり、端子T1に入力された電圧VcΔIdqに相当と同じ電圧Vcを出力する。オペアンプ74は、-A/k×Vcを出力する。ここで、R12/R11=A/kとなるように、抵抗R11、R12の抵抗値を設定する。オペアンプ76は、端子T2にVg=VgA/k×Vcを出力する。ここで、抵抗R21とR22の抵抗値は等しくする。正入力にVgo/2の電圧を入力する。ここで、ΔIdq=-AVcとすると、Vg=Vgo1/k-ΔIdqとなる。よって、印加部30に、ΔIdqを補正するゲートバイアス電圧Vgを出力することができる。その他の構成は、実施例3から実施例5と同じであり説明を省略する。実施例6によれば、実施例1から実施例5において第2算出部27として、アナログ線形アンプを用いることができる。図14は、送信回路の模式図であり、各実施例が、送信回路のどの信号を用いドレインアイドル電流のドリフトを補償しているかを示している。図15aから図15eは、図14の各箇所における入力信号例えば送信信号を示す図である。図14に示すように、送信回路は、D/A変換器80、ローパスフィルタ82、ミキサ18、局所発振器20およびアンプ12を備えている。入力端子Tinに入力された信号はベースバンドのデジタル信号xnである。信号xnは、サンプリング周期T毎に波高を数値化した信号である。時間tに対しn=0からN-1までの数値波高が数列として配列している信号である。図15aにおいては、ベースバンドのアナログ信号に相当する波形を破線で示している。サンプリング周期における各波高を上矢印で示している。図15bのように、D/A変換器80の出力信号x1tは、xnを階段状の信号に変換した信号である。図15cのように、ローパスフィルタ82の出力信号xtは、時間の連続関数となっており、ベースバンドのアナログ信号に対応する。ミキサ18の出力信号は、搬送波にアップコンバートされている、図15dは、ミキサ18の出力信号の包絡線x2tを示している。図15eは、アンプ12の出力信号の包絡線x3tを示している。図14に示すように、実施例1および実施例2は、図15aで示したベースバンドのデジタル信号を用いドレインアイドル電流Idqドリフトを補正する例である。実施例3は、図15cで示したベースバンドのアナログ信号を用いドレインアイドル電流Idqドリフトを補正する例である。実施例4は、図15dで示したミキサ18から出力した高周波のアナログ信号の包絡線を用いドレインアイドル電流Idqドリフトを補正する例である。実施例5は、図15eで示したアンプ12から出力した高周波のアナログ信号の包絡線を用いドレインアイドル電流Idqドリフトを補正する例である。このように、第1算出部23は、図14の送信回路のいずれの箇所の信号から、hτを用い時間tの入力信号xtに対応するΔIdqtを算出してもよい。実施例1から実施例6における制御は、アンプ12の平均出力がおおよそ飽和電力-20dBmより大きい出力電力領域で最も効果がでるように調整することが重要である。このような出力電力においてはドレインアイドル電流Idqドリフトが問題となるためである。実施例1から実施例6においては、ドレインアイドル電流Idqドリフトが生じ易いFETとして窒化物半導体FETを例に説明した。実施例1から5はGaAs系FETやSiFETに用いることもできる。窒化物半導体FETとは、例えば、GaN、InN,AlN、InGaN、AlGaN、InAlGaNまたは/およびInAlNを含むFETである。GaAs系FETとは、例えばGaAs、InAs,AlAs、InGaAs、AlGaAsまたは/およびInAlGaAsを含むFETである。SiFETとは、例えばSiを用いたMOSMetalOxideSemiconductorFETである。以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"