"不揮発性メモリアレイであって、基板の第1の活性領域に形成された第1の列の不揮発性記憶素子と、前記基板の第2の活性領域に形成された第2の列の不揮発性記憶素子と、前記第1の活性領域及び前記第2の活性領域の間の前記基板内の分離領域と、前記分離領域内のビットライン空隙と、前記第1の列の第1の電荷蓄積領域と前記第2の列の第1の電荷蓄積領域との間で行方向に延在するキャップであって、該キャップは前記第1の電荷蓄積領域及び前記第2の電荷蓄積領域の少なくとも一部に沿って前記基板の表面に対して垂直に延在する、キャップと、を備える、不揮発性メモリアレイ。前記基板表面を横切って行方向に延在する不揮発性記憶素子の第1の行をさらに備え、前記行方向は前記列方向に垂直であり、前記第1の行は、前記第1の列の第1の不揮発性記憶素子と、前記第2の列の第1の不揮発性記憶素子と、前記行方向に延在する第1の制御ゲートとを含み、前記第1の制御ゲートは前記第1及び第2の列の前記第1の不揮発性記憶素子によって共有されており、前記基板表面を横切って前記行方向に延在する不揮発性記憶素子の第2の行をさらに備え、前記第2の行は、前記第1の列の第2の不揮発性記憶素子と、前記第2の列の第2の不揮発性記憶素子と、前記行方向に延在する第2の制御ゲートとを含み、前記第2の制御ゲートは前記第1及び第2の列の前記第2の不揮発性記憶素子によって共有されており、前記行方向に細長く、前記第1の行と前記第2の行との間の距離の少なくとも一部に沿って前記列方向に延在するワードライン空隙をさらに備える、請求項1に記載の不揮発性メモリアレイ。前記キャップは、前記不揮発性メモリアレイの複数のキャップの第1のキャップであり、前記第1の列は、列方向に隣接する第1の複数の電荷蓄積領域を含み、前記第2の列は、前記列方向に隣接する第2の複数の電荷蓄積領域を含み、前記複数の電荷蓄積領域の各キャップは、前記第1の列の1つの電荷蓄積領域と前記第2の列の1つの電荷蓄積領域との間で行方向に延在しており、各キャップは、前記対応する電荷蓄積領域の少なくとも一部に沿って前記基板の表面に対して垂直に延在しており、各キャップの下面は、前記ビットライン空隙の少なくとも一部に対する上端点を形成する、請求項1又は2に記載の不揮発性メモリアレイ。前記ワードライン空隙を覆うキャッピングストリップをさらに備え、前記キャッピングストリップは、前記ビットライン空隙の少なくとも第2の部分に対する上端点領域を形成する下面を有する、請求項2又は3に記載の不揮発性メモリアレイ。前記第1の電荷蓄積領域の垂直側壁に沿って形成された触媒層をさらに備える、請求項1~4の何れか1項に記載の不揮発性メモリ。不揮発性記憶装置を製造する方法であって、列方向に細長い第1の層スタック列と第2の層スタック列とを基板に形成するステップを備え、各層スタック列は、2つの垂直な側壁を有するとともに、トンネル誘電体ストリップ上の電荷蓄積ストリップを含み、前記第1の層スタック列は前記基板の第1の活性領域を覆っており、前記第2の層スタック列は前記基板の第2の活性領域を覆っており、前記第1の活性領域と前記第2の活性領域の間の分離領域を定めるために、前記基板をエッチングするステップを備え、前記第1の層スタック列と前記第2の層スタック列の間のキャップを成長させるステップを備え、前記キャップは、前記第1の列の前記電荷蓄積ストリップ及び前記第2の列の前記電荷蓄積ストリップの少なくとも一部に沿って垂直に延在しており、前記キャップによって少なくとも部分的に定められた上端点を有する前記分離領域に、ビットライン空隙を形成するステップを備える、不揮発性記憶装置を製造する方法。前記基板をエッチングするステップは、前記第1の層スタック列及び前記第2の層スタック列を形成するステップの形成に先立って実施され、前記分離領域は第1の分離領域であり、第2の分離領域及び第3の分離領域を前記基板内に形成するステップをさらに備え、前記第2の分離領域は前記第1の活性領域および第4の活性領域に隣接しており、前記第3の分離領域は前記第2の活性領域および第5の活性領域に隣接しており、分離材料を各分離領域に形成するステップをさらに備え、前記分離材料は、前記第1の分離領域から前記基板表面の上方に延在する第1の突起部と、前記第2の分離領域から前記基板表面の上方に延在する第2の突起部と、前記第3の分離領域から前記基板表面の上方に延在する第3の突起部とを含み、各突起部の寸法を前記行方向に縮小させるステップをさらに備え、前記第1の突起部と前記第2の突起部との間に電荷蓄積材料を堆積させることによって、前記第1の列に対して前記電荷蓄積ストリップを形成するステップをさらに備え、前記第1の突起部と前記第3の突起部との間に電荷蓄積材料を堆積させることによって、前記第2の列に対して前記電荷蓄積ストリップを形成するステップをさらに備える、請求項6に記載の方法。前記第1の列に対する電荷蓄積ストリップは、前記第2の分離領域を覆う第1の垂直側壁と、前記第1の分離領域を覆う第2の垂直側壁とを有し、前記第2の列に対する電荷蓄積ストリップは、前記第1の分離領域を覆う第1の垂直側壁と、前記第3の分離領域を覆う第2の垂直側壁とを有し、前記方法は、各電荷蓄積ストリップの形成後に、前記突起部を除去するとともに前記分離材料を前記基板表面のレベルの下方に陥凹させるステップと、をさらに備え、前記第1の層スタック列と前記第2の層スタック列の間に前記キャップを成長させるステップは、前記第1の電荷蓄積ストリップと前記第2の電荷蓄積ストリップの間の前記キャップを成長させるために、前記第1の列に対する前記電荷蓄積ストリップの前記第2の垂直側壁の少なくとも一部と、前記第2の列に対する前記電荷蓄積ストリップの前記第1の垂直側壁との少なくとも一部を熱酸化するステップを含み、前記キャップは、前記第1の列に対する前記電荷蓄積ストリップの第2の垂直側壁から成長する酸化物と、前記第2の列に対する前記電荷蓄積ストリップの第1の垂直側壁から成長する酸化物とを含み、複数の前記酸化物は、前記第1の分離領域の上方で接し、前記第1の分離領域における前記ビットライン空隙を形成するために、空気を少なくとも部分的に覆う、請求項7に記載の方法。前記電荷蓄積ストリップの上面のレベルの下方に前記キャップを陥凹させるステップと、前記電荷蓄積ストリップの垂直側壁に沿って、前記上面に中間誘電体層を形成するステップと、前記中間誘電体層の上に制御ゲート層を形成するステップと、をさらに備え、前記制御ゲート層は、前記中間誘電体層の隣接する部分間で、前記電荷蓄積ストリップの上面の下方に延在する、請求項6~8の何れか1項に記載の方法。複数の制御ゲートに、前記制御ゲート層をエッチングするステップと、第1の複数の電荷蓄積領域に、前記第1の列に対する前記電荷蓄積ストリップをエッチングするステップと、第2の複数の電荷蓄積領域に、前記第2の列に対する前記電荷蓄積ストリップをエッチングするステップと、をさらに備え、前記複数の制御ゲートは、前記第1の複数の電荷蓄積領域のうちの第1の電荷蓄積領域と、前記第2の複数の電荷蓄積領域のうちの第1の電荷蓄積領域と、から分離された第1の制御ゲートを含み、前記複数の制御ゲートは、前記第1の複数の電荷蓄積領域のうちの第2の電荷蓄積領域と、前記第2の複数の電荷蓄積領域のうちの第2の電荷蓄積領域と、から分離された第2の制御ゲートを含む、請求項9に記載の方法。前記制御ゲート層と、前記第1の列に対する前記電荷蓄積ストリップと、前記第2の列に対する前記電荷蓄積ストリップと、をエッチングするステップは、第1の層スタック行と第2の層スタック行とを含む複数の層スタック行を形成し、前記第1の層スタック行は、前記第1の制御ゲートと、第1の中間誘電体ストリップと、前記第1の複数の電荷蓄積領域と、を含み、前記第2の層スタック行は、前記第2の制御ゲートと、第2の中間誘電体ストリップと、前記第2の複数の電荷蓄積領域と、を含む、請求項10に記載の方法。前記第1の層スタック行と前記第2の層スタック行の間に形成された第1のワードライン空隙を含んでいる、複数のワードライン空隙を形成するステップをさらに備える、請求項11に記載の方法。前記第1の列に対する前記電荷蓄積ストリップと前記第2の列に対する前記電荷蓄積ストリップとをエッチングするステップの後、前記複数のワードライン空隙を形成するステップの前に、各対の隣接する制御ゲート間の仮キャップを選択的に成長させるステップと、各制御ゲートの上面の下方に前記仮キャップを陥凹させるステップと、前記仮キャップを陥凹させるステップの後に、前記制御ゲートをシリサイド化するステップと、前記制御ゲートをシリサイド化するステップの後に、前記仮キャップを除去するステップと、隣接する層スタック行間の空気を覆う恒久ワードライン空隙キャップpermanentwordlineairgapcapsを形成するためのキャッピング層を非等方性に堆積させるステップと、をさらに備え、前記恒久ワードライン空隙キャップは、前記対応するワードライン空隙の上端点を定める、請求項12に記載の方法。前記基板をエッチングするステップに先立って、各層スタック列の前記2つの垂直側壁の少なくとも一部に沿って触媒層を形成するステップをさらに備え、前記第1の層スタック列と前記第2の層スタック列の間の前記キャップを成長させるステップは、前記第1の層スタック列の電荷蓄積ストリップと前記第2の層スタック列の電荷蓄積ストリップとの間に前記キャップを形成するために、前記触媒層を用いて前記キャップを選択的に成長させるステップを含む、請求項6に記載の方法。前記基板をエッチングするステップに先立って、イオン注入により各層スタック列の前記2つの垂直側壁の少なくとも一部の表面を改質するステップをさらに備え、前記第1の層スタック列と前記第2の層スタック列の間の前記キャップを成長させるステップは、前記第1の層スタック列の電荷蓄積ストリップと前記電荷蓄積ストリップとの間に前記キャップを形成するために、前記2つの垂直側壁の前記改質表面を用いて前記キャップを選択的に成長させるステップを含む、請求項6に記載の方法。集積回路応用におけるさらに高い集積度への要求が高まっており、トランジスタのゲート及びチャネル領域などの回路素子の最小形状寸法を減少させるための製造工程が進化している。形状寸法の減少に伴って、とりわけ、形状の小型化に関連する寄生容量を減らすために、従来のNANDメモリアレイに対する改質が行なわれている。本開示の実施形態は、高密度半導体メモリを対象とし、さらに具体的には、不揮発性メモリにおける個別デバイス間の電気的分離を対象とする。電気的分離は、列ビットライン方向に形成される空隙及び/又は行ワードライン方向に形成される空隙によって、少なくとも部分的に施される。不揮発性メモリアレイ及び関連する製造方法が提供される。ビットライン空隙と称される列方向に形成された空隙は、行方向の隣接するデバイス間に電気的絶縁を施すことができる。例えば、NANDタイプ不揮発性メモリにおける隣接するストリングなど、不揮発性記憶素子の隣接する列は、隣接する列の下にある活性領域間の基板に形成される空隙を用いて絶縁されうる。基本的にはNANDタイプ不揮発性メモリに関して説明しているが、本明細書で説明する様々な空隙が記憶素子に対して列及び/又は行配列を利用する他のアレイにおいて利用されうることは理解されよう。一実施形態では、基板の隣接する活性領域間で空隙が基板に形成される。空隙は、基板にエッチングされた所定の分離領域に形成されうる。分離領域において列方向に細長いキャッピング材料のストリップが形成されうる。これらのキャッピングストリップは、後続の工程ステップ中に空隙を密封し或いは空隙内部の材料の堆積を阻止することができる。キャッピングストリップの部分は、個々のキャップが得られる後工程で除去されてもよく、材料が除去される分離領域の空隙を密封し或いは維持するためにさらなる操作が実施される。例えば、行方向に新たな空隙が形成されてもよい。ワードライン空隙と称されるこれらの空隙に対する上端点を定めるために使用されるキャッピング材料は、ビットライン空隙の部分に対する上端点をさらに定めてもよい。一実施形態では、キャッピング誘電体材料は、電荷蓄積材料の隣接するストリップの側壁又はその一部に沿って選択的に成長される。電荷蓄積材料のストリップは、個々の層スタック列の各部である。列は、電荷蓄積ストリップと基板表面との間のトンネル誘電体材料の層を含む。キャッピング材料は、少なくとも一時的に、空隙に対する上端点領域を定める。なお、以下で説明するようなライナーを用いるときでも、ある程度のキャッピング材料が分離領域で成長する可能性がある。したがって、材料を選択的に成長させることは、分離領域における材料の部分的な成長を不可能にするものではない。材料は、電荷蓄積ストリップの材料など層で選択的に成長されるとき、キャップが少なくとも部分的に分離領域内の空気を覆うように分離領域におけるよりも速く成長又は蓄積される。一例では、触媒により促進される選択的成長プロセスが採用される。分離領域を定めるために、触媒層が基板のエッチングに先立って側壁に沿って形成される。分離領域は、この後、電荷蓄積材料の隣接するストリップ間の基板でエッチングされる。キャッピング材料が、この後、触媒層を用いて選択的に成長される。キャッピング材料は、分離領域において列方向に細長い。選択的成長プロセスは、触媒層を利用して電荷蓄積材料の側壁に沿って成長を促進する。キャッピング材料は、分離領域を充填するようにはこの領域に堆積しない。それゆえ、キャッピング材料は、分離領域の空気を部分的に覆う下面を含む。別の例では、表面改質促進成長プロセスsurfacemodificationassistedgrowthprocessが採用される。電荷蓄積ストリップは、これらの側壁に沿った成長を促進するためにイオンインプランテーションを受ける。ストリップ間の分離領域のエッチング後、キャッピング材料は電荷蓄積ストリップ表面で選択的に成長される。材料が堆積して分離領域を覆う位置で接する。材料の少なくとも一部は、各分離領域において空気を覆い、分離領域における空隙に対する上端点を定める。本開示の実施形態によって製造することができるNANDタイプのメモリアレイの一例を、図3の平面図に示す。BL0~BL4は、グローバル垂直金属ビットライン図示せずへのビットライン接続を表わす。例として、各ストリングに4つのフローティングゲートメモリセルを示す。典型的に、個々のストリングは、メモリセルの列を形成する16、32、またはそれ以上のメモリセルを含む。WL0~WL3と表示した制御ゲートワードラインが、多くの場合、ポリシリコン製のフローティングゲートの行の上の複数のストリングにまたがっている。図4は、図3のラインA-Aに沿った断面図であり、制御ゲートラインを形成するポリシリコン層P2を示す。制御ゲートラインは、典型的に、自己整合スタックとしてフローティングゲート上に形成され、中間誘電体層162を介してフローティングゲートに容量結合される。ストリングの最上部および最下部は、それぞれ選択トランジスタゲート170および172を介してビットラインおよび共通ソースラインに接続する。ゲート170は選択ラインDSLによって制御され、ゲート172は選択ラインSSLによって制御される。フローティングゲート材料P1は、アクティブゲートとして使用するために選択トランジスタの制御ゲートに短絡することができる。フローティングゲートと制御ゲートの容量結合は、制御ゲートの電圧を高めることによってフローティングゲートの電圧を上昇させることができる。各ストリングを流れる電流が選択されたワードラインの下方のアドレス指定されたセルに蓄積された電荷のレベルのみに主に依存するように、それぞれのワードラインに比較的高い電圧を設定するとともに、選択された1つのワードラインに比較的低い電圧を設定してストリング内の残りのセルを確実にターンオンさせる。これにより、プログラミング中に、列内の個々のセルが読み出されて検証される。電流は、並列のフローティングゲートの行に沿って電荷レベル状態を読み出すために、並列の多数のストリングに対して感知される。NANDメモリセルアレイアーキテクチャの例と、メモリシステムの一部としてのそれらの動作は、米国特許第5,570,315号、米国特許第5,774,397号、および米国特許第6,046,935号に見られる。図5は、比較的大きいフラッシュメモリアレイの一部として製造される可能性のある2つの例示的なNANDストリング302および304の三次元ブロック図である。図5は、例として、ストリング302および304の上の4つのメモリセルを示す。図5は、Pウェル320下方のNウェル326を示す。ビットライン、すなわちy方向は、NANDストリングに沿って走り、ワードライン、すなわちx方向はNANDストリングまたはビットライン方向に垂直に走る。ワードライン方向は行方向と呼ばれる場合もあり、ビットライン方向は列方向と呼ばれる。Nウェル326下方のPタイプ基板は、図5に示されていない。一実施形態では、制御ゲートがワードラインを形成する。共通ワードラインまたはそのワードライン上の各デバイスに対する制御ゲートを提供するために、行全体に一貫した導電層336の連続層が形成されうる。このような場合、この層は、層が対応するフローティングゲート層332と重なる点で各メモリセルに対して制御ゲートを形成するものと考えられうる。他の実施形態では、個々の制御ゲートが形成された後、別々に形成されたワードラインによって相互接続されうる。図5に示すようなNANDストリングを含むNANDタイプ不揮発性メモリシステムを製造するとき、隣接するストリング間でワードライン方向に電気的絶縁が施される。図5に示す実施形態では、NANDストリング302は、開放領域によってNANDストリング304から分離される。典型的には、絶縁材料または誘電体が、隣接するNANDストリング間の開放領域に形成される。本開示の実施形態に従って、空隙が列ビットライン及び/又は行ワードライン方向に導入されて、メモリ構造内の密集した構成部品の間で電気的絶縁を形成する。空隙は、隣接する電荷蓄積領域例えば、フローティングゲート間、隣接する制御ゲート間、及び/又は隣接するフローティングゲートと制御ゲートの間の寄生干渉を減らすことができる。空隙は、様々な材料組成を含む可能性があり、必ずしも大気に限らない。例えば、元素気体の濃度は空隙領域で変動する場合がある。空隙は、半導体構造の固形物が形成されない場合に単なる空洞である。一実施形態では、高誘電率K材料が使用される例えば、中間誘電材料の場合。高いK材料は、制御ゲートとフローティングゲートの間の結合を高めることができる。一実施形態では、中間誘電材料の電荷移動を抑制又は排除するために自己整合高誘電率法selfalignedhighKapproachが利用される。一実施形態では、従来のポリシリコンフローティングゲートが原因で存在する場合がある弾道電荷プログラミング問題ballisticchargeprogrammingissuesを抑制又は排除するために薄板/電荷トラップタイプフローティングゲートが組み込まれる。図6は、一実施形態による、空隙分離を有する不揮発性記憶装置を製造する方法を説明するフローチャートである。図7A~7Tは、図6の方法によって製造されうる不揮発性メモリアレイの一例の直交断面図である。分離領域によって分離された基板内の活性領域の形成を含む、行又はワードライン方向の処理が示されている。空隙が、分離領域の一部として、ビットライン又は列方向に形成される。さらなる処理の前にトレンチを密封するために基板内でエッチングされたトレンチの上部にキャッピングストリップを形成するために、触媒選択誘電体成長プロセスcatalystselectivedielectricgrowthprocessが採用される。説明する実施形態は単なる例示であり、その正確な形態は本開示を制限するものと考えられるべきでない。正確な材料、寸法、及び処理の順序は、所与の実施態様の要件によって変わる場合がある。なお、様々な外観の寸法は必ずしも一定の縮尺で描かれていない。ステップ502において、メモリ製造のための基板を準備するために最初の処理が実施される。基板表面への層スタックの形成に先立って、基板に1つ以上のウェル例えば、三重ウェルが、典型的には形成される。例えば、p型基板が使用されてもよい。p型基板内に、n型ウェルが作り出されてもよく、n型ウェル内にp型ウェルが作り出されてもよい。個々のp型ウェル内には、様々な単位のメモリアレイが形成されてよい。ウェルは、基板をドープするために注入されてアニールされうる。また、ゼロ層形成ステップがウェル形成に先行してもよい。ステップ504において、初期層スタックが基板表面に形成される。図7Aは、基板402の表面に形成された層スタック401を示すメモリアレイ400の、行方向またはワードライン方向のx軸に沿った断面図である。この例では、層スタック401は、トンネル誘電体層TDL404、電荷蓄積層CSL406、犠牲層SL408、及び1つ以上のハードマスキング層HML410を含む。なお、1つ以上の層が2つの層の間にあるときも、2つの層が直接接しているときも、ある層が別の層の上にあると言われる場合がある。トンネル誘電体層404は、一実施形態では熱酸化によって成長された酸化物の薄層例えば、SiO2であるが、種々の材料及び処理が採用されうる。化学蒸着CVD処理、有機金属CVD処理、物理蒸着法PVD処理、原子層堆積ALD処理、又はその他の適切な方法が、特に指定のない限り、本明細書で説明する様々な層を形成するために採用されうる。一例では、約8ナノメートルnmの厚さまでのトンネル酸化層が形成される。図には示さないが、トンネル誘電体層を形成する前又は後に、周辺回路領域に1つ以上の高電圧ゲート誘電体領域が形成されてよい。高電圧ゲート誘電体領域は、トンネル誘電体層よりも大きい厚さ例えば、30~40nmに形成されてよい。電荷蓄積層は、一実施形態ではポリシリコンフローティングゲート層である。垂直寸法基板表面に関して又は電荷蓄積層の厚さは、実施形態によって変わる場合がある。一例では、電荷蓄積層は30nmの垂直寸法を有する。別の例では、電荷蓄積層は70~80nmの垂直寸法を有する。誘電体電荷蓄積材料、金属及び非金属ナノ構造例えば、炭素は、電荷蓄積材料の層にも使用されうる。一実施形態では、電荷蓄積層は、電荷トラップタイプフローティングゲート層achargetraptypefloatinggatelayerを形成する金属層である。薄金属層の電荷トラップタイプフローティングゲートは、従来のポリシリコンフローティングゲートで生じる可能性のあるバリスティック電荷プログラミング問題ballisticchargeprogrammingissuesに対する懸念を軽減することができる。一実施形態では、金属フローティングゲート層は、10nm~20nmの厚さに形成される。別の実施形態では、20nmよりも大きいか或いは10nmよりも小さい金属厚さが採用される。一実施形態では、金属フローティングゲート層は高仕事関数金属である。一例では、金属はルテニウムである。チタン、タングステン、タンタル、ニッケル、コバルトなどの他の金属、及びこれらの合金例えば、TiN、WN、TaN、NiSi、CoSi、WSixを使用することができる。犠牲層408は、一実施形態ではシリコン窒化物SiNの層であるが、他の材料を使用することもできる。ハードマスキング層412は、一実施形態では、酸化物、又は酸化物と窒化物の組合せであるが、他の材料を使用することもできる。一例では、層412はオルトケイ酸テトラエチルTEOSである。層スタックは、ステップ506においてパターン化される。ステップ506において適用される第1のパターンは、メモリアレイの所望の列に対応し、行で繰り返されてもよく、x軸の方向であってもよい。また、パターンは、分離領域によって分離される基板の所望の活性領域に対応する。一実施形態では、ハードマスク層410をパターン化し、x軸の方向に隣接するストリップ間に空間を有するy軸の方向に細長いストリップを形成するために、フォトレジストを用いる従来のフォトリソグラフィが採用される。x軸の方向に異なる寸法を有する活性領域を基板に規定するために、ハードマスク層は、メモリアレイ領域で第1のサブパターンにパターン化されるとともに、周辺回路領域で1つ以上の異なるサブパターンにパターン化される。形状が小型のハードマスク層のストリップを形成するために、スペーサ補助パターニング、ナノインプリントパターニングnanoimprintpatterning、及び他のパターニング法も採用されうる。第2の方向又は行方向に繰り返されるパターンは、目標メモリアレイの列を形成するためのエッチングの第1の方向を規定してもよい。パターンの形成後、層スタックはステップ508においてエッチングされる。層スタックは、ステップ506において形成された第1のパターンを用いてエッチングされる。層スタックは、層スタック列にエッチングされる。層スタックという用語は、処理を通じて基板に形成される層を指すために使用される。それゆえ、層スタック401は、初期の層スタックのエッチングに由来する層スタック列の集合体を指す場合がある。図7Bは、一例として、エッチング後のメモリアレイを示している。エッチングは、x軸の方向に空間を隔てるとともにy軸の方向に細長い、層スタック列403を形成する。各層スタック列403は、トンネル誘電体ストリップTDS414、電荷蓄積ストリップCSS416、犠牲ストリップSS418、及びハードマスキングストリップHMS420を含む。一実施形態では、種々の層をエッチングするために、様々な組合せの化学エッチングとともに反応性イオンエッチングが使用される。しかしながら、任意の適切なエッチング工程を使用することができる。ステップ510において、第1の触媒層及びオプションの保護ライナーが、層スタック列の垂直側壁に沿って形成される。触媒層は、後続の処理ステップにおいて適用されるキャッピング層の成長及び/又は付着を促進する特性を有する材料である。例えば、触媒は、キャッピング層を後続の堆積サイクル中に成長させる種子材料でありうる。触媒は、基板などのシリコン材料の表面に酸化物又は窒化物を全く又はさほど高速で形成しない工程において、酸化物又は窒化物をその上に成長させて付着させる材料であってもよい。オプションの保護ライナーは、後続の工程ステップ中に触媒層を保護するために、触媒層の垂直側壁に沿って形成されてもよい。図7Cは、触媒層422及び保護ライナー424の形成後のステップ510の結果を示す。触媒層は、層スタック列403の垂直側壁405に沿って形成される。一方、保護ライナー424は、触媒層の垂直側壁に沿って形成される。一例では、触媒材料は、約0.5nmの厚さを有するアルミニウム酸化物AlOxなどの酸化物である。触媒層は、堆積された後に、列側壁に沿った個々の部位に離すためにエッチバックされてもよい。一実施形態では、触媒層は、触媒又は触媒前駆体と、これに続く共形触媒層conformalcatalystlayerを成長させるシリコン含有前駆体ガスの導入によって形成される。触媒又は触媒前駆体は、トリメチルアルミニウムAlCH33、ヘクサキスジメチルアミノアルミニウムAl2NCH326又はトリメチルアルミニウムALCH33、トリエチルアルミニウムAlCH2CH33、又は三塩化アルミニウムAlCl3などの、アルミニウム系前駆体を含んでいてもよい。他の前駆体が使用されてもよい。シリコン含有前駆体は、アルコキシシラノール類、アルキルアルコキシシラノール類、アルキルアルコキシシランジオール類、及びアルコキシシランジオール類など、シラノール類及びシランジオール類を含んでいてもよいが、これらに限定されない。他の前駆体は、トリスtert-ブトキシシラノールC4H9O3SiOH、トリスシラノールC5H11O3SiOH、ジシランジオールC4H9O2SiOH2、及びメチルジtert-ペントキシシラノールを含みうる。前駆体暴露は、所望の厚さの触媒層を形成するために、何度も繰り返されてよい。ステップ512において、分離領域を形成するために、基板がエッチングされる。基板は、層スタック列の下にある活性領域と、活性領域を分離する分離領域またはトレンチと、に分割される。図7Dは、分離領域430を形成するためのエッチング後のメモリアレイを示す。分離領域430は、各層スタック列403の下の活性領域421によって分離される。一例では、基板内の分離領域の深さは200nmである。一実施形態では、様々な深さ、例えば、180~220nmの範囲が採用されうる。ステップ512において、基板内の分離領域の露出面に沿って誘電体ライナーが形成される。ライナーは、各分離領域の側壁及び下面を覆う。別の実施形態では、分離領域に誘電体ライナーが全く形成されない。図7Eは、一例として、各トレンチ内に誘電体ライナー432を形成後のメモリアレイを示している。一実施形態では、ライナーは直接部分酸化を用いて形成しうるような、熱成長酸化物である。酸化物ライナー432は、シリコン基板の露出面で成長するが、触媒層422や保護層424の露出面では成長しない。他の実施態様において、他の工程及び材料例えば、高温酸化物HTOが用いられてもよい。例えば、分離領域にライナーを選択的に堆積させる方法が使用されてもよい。一例では、ライナーは4nm又はそれ以下の厚さを有する。他の例では、さらに大きい厚さが採用されてよい。図7Eに示すように、エッチング領域430及び形成ライナー432は、保護ライナー432の除去をもたらしてもよい。他の例では、保護ライナーが残っていてもよい。ステップ516において、第1の触媒層を用いて、キャッピングストリップcappingstripsが形成される。各キャッピングストリップは、基板内の分離領域を覆うことで、対応する分離領域における空隙を規定する固体上面またはキャップを提供する。特に、各ストリップの下面は、分離領域における空隙の上端点を定める。各ストリップの下面は、対応する分離領域における空気を少なくとも部分的に覆う。各空隙は、対応する分離領域の底部における誘電体ライナーの上面によって規定された、下端点を有する。図7Fは、一実施形態におけるステップ516の結果を示す。キャッピングストリップ434は、分離領域430を覆い、各分離領域における空隙436を定める。空隙はy方向に細長い。空隙は、y方向に延在しており、基板の隣接する層スタック列403及び/又は隣接する活性領域421の素子間に電気分離を施す。空隙の基板表面に対する垂直寸法およびx軸に沿った行寸法は、所与の実施態様の具体的要件例えば、適切な分離パラメータを満たすように変更可能である。空隙は、分離領域の部分及び隣接する層スタック列間の空間の部分に、或いは図7Fに示すように分離領域内のみに形成されてよい。図7Fに、触媒層422では選択的に成長するが分離領域430におけるライナー432では成長しない層が使用される場合の例を示す。一例では、アルミニウム酸化物AlOx触媒層で選択的に成長する酸化物が採用される。ストリップ434は、高密度プラズマHDP酸化物のストリップであってもよい。層422の垂直側壁に沿ってストリップ434に対する材料を選択的に堆積させるために、循環堆積法が採用されうる。種子層として触媒422を用いる一実施形態では、パルス層堆積PLD法が採用される。酸化物キャッピング材料434が触媒422に沿って成長しうるように、様々な前駆体が周期的に堆積されうる。一実施形態では、酸化ケイ素前駆体ガスがパルスレーザー堆積法で導入されて、ストリップ434を形成する。別の実施形態では、CVD法が採用される。一例では、参照によりその全体を本明細書に組み込まれる米国特許第7,863,190号で説明される工程が、酸化物ストリップ434を選択的に堆積させるために採用されうる。図に示すように、材料434は、分離領域内のライナー432に形成されない。この例では、触媒422が基板表面のレベルまで完全に広がる場合、得られるキャッピングストリップは基板表面のレベルに下面を有する。列間を真直ぐに延ばして示しているが、空隙436の上端点が基板表面の下方又は基板表面に上方にあるように、キャッピングストリップの下面は凹形又は凸形を有していてもよい。他の例では、ある量のキャッピング材料が分離領域内部に堆積してもよい。とは言っても、触媒層では選択的成長が促進されるので、分離領域では触媒層よりも堆積が低速となる。したがって、各キャッピングストリップの少なくとも一部分がその対応する分離領域の空気を覆うように、材料が分離領域を充填する前に、材料は分離領域の上方で接する。これは、例えば、キャッピングストリップを触媒層又は電荷蓄積領域に沿って選択的に成長させる、と言われる場合がある。図7Fは、さらに、ハードマスキング層420を除去してストリップ418及び434を平坦化するための、化学機械研磨またはエッチバック工程の結果を示している。犠牲ストリップ418及びキャッピングストリップ434の交互配置されたストリップによって、平坦な上面が形成される。ステップ518において、キャッピングストリップは、隣接する層スタック列間の間隙内に陥凹リセスされる。図7Gは、一例における、ステップ518の結果を示す。各キャッピングストリップ434の上面は、各電荷蓄積ストリップ416の上面の下方に陥凹される。触媒層も陥凹される。陥凹の量は実施形態によって変わってもよい。一例では、キャッピングストリップ434の上面と電荷蓄積ストリップの上面のレベルとの距離は70~80nmであるが、異なる距離が採用されてもよい。一実施形態では、犠牲ストリップ418または電荷蓄積ストリップ416をエッチングせずにあるいは実質的にエッチングして、酸化物をエッチバックするために、酸化物434に対して選択的に反応性イオンエッチングが採用される。犠牲ストリップ418の残存部分は、図7Hに示すように除去されうる。ステップ520において、中間誘電体層が形成される。中間誘電体層は、一実施形態において、約9~12nmの厚さを有する酸化物、窒化物、及び酸化物ONOの3層である。しかしながら、様々な厚さ及び材料が採用されてもよい。一実施形態では、フローティングゲート結合に対して強化された制御ゲートを提供する一方で、中間層の電荷移動を抑制又は排除するために、高K誘電率材料が中間誘電体に採用される。ステップ522において、制御ゲート層が層スタック上面に形成される。一実施形態では、制御ゲート層はポリシリコンである。ポリシリコンは、インサイチュinsituで、或いは形成後に、ドープされてもよい。別の実施形態では、制御ゲート層は、少なくとも部分的に金属で形成される。一例では、制御ゲート層は、ポリシリコンから形成される下部と、金属から形成される上部とを有する。シリサイド化を防止するために、ポリシリコンと金属の間にバリア層が形成されてもよい。制御ゲート層は、例として基板表面から離れるにつれて上層へ向かって、:バリア金属barriermetal及び金属;バリア金属、ポリシリコン、及びシリサイド;バリア金属及びシリサイド物例えば、FUSI;ポリシリコン、バリア金属、及び金属を含みうる。バリア金属は、Ti、TiN、WN、及びTaN又は適切な電子仕事関数を有する関連合金との組合せを含んでいてもよいが、これらに限定されない。金属は、W、WSix、又はその他の同様な低抵抗率金属を含んでいてもよいが、これらに限定されない。シリサイドは、NiSi、CoSiを含んでいてもよいが、これらに限定されない。一例では、制御ゲート層は、部分的に又は完全にシリサイド化された制御ゲート構造を形成するように、制御ゲートにエッチングされた後にシリサイド化されるポリシリコンである。制御ゲート層は、化学気相成長CVD、原子層堆積ALD、めっき、又はその他の方法によって形成されてよい。図7Hは、一実施形態におけるステップ520及び522の結果を示す。中間誘電体層440が、基板上に形成される。中間誘電体層が、各電荷蓄積ストリップ416及びキャッピングストリップ434の側壁及び上面に沿って実質的に均一な厚さに形成されるように、この例では等方性堆積法が採用される。制御ゲート層442が、中間誘電体層上に形成される。制御ゲート層は、一例では、約100nmの深さに形成されたポリシリコンの層である。しかしながら、様々な材料例えば、金属が使用されて、種々の厚さに形成されてもよい。別の実施形態では、犠牲ストリップ及びキャップが研磨され、或いはエッチバックされて、犠牲ストリップを除去し、キャップを陥凹させることなく平面を作り出す。この場合、フラットタイプのセル構造が形成されうる。ステップ524において、第2のパターンが層スタックに適用される。第2のパターンは、第1のパターンを用いたエッチングの方向に対して直角にエッチングするように形成される。第2のパターンは、ハードマスキング材料及び/又はフォトレジストのストリップや、他の適切なマスクのストリップを含んでいてもよい。これらのストリップは、y軸に沿った列方向のストリップ間に間隔を有して、x軸に沿った行方向に伸長している。パターンは、各メモリセルの電荷蓄積領域に対するゲート長を規定するために使用されうる。図7Iは、y軸の方向又はビットライン方向の断面でデバイスを示す、図7Hの線B-Bに沿った断面図である。図7Iは、第2のパターンを形成後の、ステップ524の結果を示す。制御ゲート層442には、1つ以上のハードマスキング層444が形成される。フォトレジストのストリップ465又は別のパターニング手段が適用される。ストリップは、制御ゲート及び電荷蓄積領域に対する所望の列寸法に対応する。第2のパターンによるエッチングは、列又はビットライン方向に延在する電荷蓄積領域のゲート長を定めるために使用されることになる。ステップ526において制御ゲート層は、中間誘電体層上で、行方向に細長い個々の制御ゲートにエッチングされる。エッチングは、制御ゲート層の中を進み、中間誘電体層のエッチング前に停止する。中間誘電体層の一部分はエッチングされてもよいが、エッチングは、中間誘電体層を完全にエッチングする前に終了する。図7Jは、一実施形態におけるステップ526の結果を示す。ハードマスキング層444はハードマスキングストリップ454にエッチングされ、制御ゲート層442は制御ゲート452にエッチングされる。一実施形態では、制御ゲート452は、メモリアレイのワードラインを形成する。別の実施形態では、ワードラインが形成されて制御ゲートに接続されてもよい。ステップ528において、第2の触媒層が制御ゲートの垂直側壁の表面に形成され、オプションとして、ハードマスクストリップ454の側壁の表面に第2の触媒層が形成される。第1の触媒層に関して説明したように、第2の触媒層は、その後に形成された層この場合、以下で説明する一時的なキャッピング層の成長及び/又は付着を可能にし、或いは促進する。オプションの保護ライナーも、第2の触媒層の側壁に沿って形成されてもよい。図7Kは、一実施形態におけるステップ528の結果を示す。第2の触媒層456は、制御ゲートのみに触媒を形成するための選択的な成長工程を用いて、制御ゲート452の垂直側壁407に沿って形成される。一例では、触媒は、約0.5nmの厚さを有する酸化アルミニウムAlOxなどの酸化物であるが、前述のような他の材料及び厚さが採用されてもよい。触媒層は、堆積された後に、エッチバックされてもよい。これにより、図に示すように、隣接する制御ゲート間の中間誘電体ストリップ440を露出させながら、触媒層が列側壁に沿った個々の部位に分離される。ステップ530において、層スタックは、第2のパターンを用いて再びエッチングされる。エッチングは、中間誘電体ストリップ440、電荷蓄積ストリップ416、及びオプションとしてトンネル誘電体ストリップ414の一部又は全部に対して継続して行われる。スタックの様々な層をエッチングするために、1つ以上の化学エッチングを用いた、反応性イオンエッチング又は別の適切なエッチング工程が採用されてもよい。図7Lは、一実施形態におけるステップ530の結果を示す。エッチングは、層スタック行411を形成する。層440が中間誘電体ストリップIDS460にエッチングされ、電荷蓄積ストリップ416は各々が電荷蓄積領域CSR466の列にエッチングされる。また、行方向のエッチングは、エッチングの深さに応じて、個々のキャップ図示せずにキャッピングストリップ434をエッチングすることになる。層スタックの行へのエッチング後、注入工程が実施されて、nソース/ドレイン領域を作り出すことができる。一実施形態では、nソース/ドレイン領域は、ヒ素又はリンなどのn型ドーパントを、電荷蓄積領域の下にある基板チャネル領域に隣接する位置でpウェルに注入することによって作り出される。ステップ532において、仮キャップが制御ゲート間に形成される。仮キャップは、一例としては、PLDを用いて形成されたHDP酸化物などの酸化物が挙げられる。一実施形態では、キャップの材料が堆積されて、触媒層456に直接付着する。別の実施形態では、PLD工程において、1つ以上の前駆体が触媒層と反応してキャップ材料を成長させる。図7Mは、一実施形態におけるステップ532の結果を示す。仮キャップ470が、触媒層456の長さに沿って垂直に延在する制御ゲート452の間に形成される。キャップは、列方向の隣接する制御ゲート間で、完全に延在している。図7Nは、オプションのスペーサ誘電体474の形成を示す。スペーサ誘電体は、ハードマスクストリップ454間でキャップ470の上面に形成される。一実施形態において、酸化物であるスペーサ誘電体は、図に示すようにキャップ及びハードマスクストリップ454を覆うように堆積されうる。堆積後、図7Oに示すように層スタックに対して余分なスペーサ材料を除去して平坦な上面を作り出すために、エッチバック又は研磨工程が採用されてもよい。酸化物474をエッチングすることによって、酸化物スペーサ484が形成される。ステップ534において、仮キャップは、制御ゲートの上面のレベルの下方に陥凹される。図7Pは、一実施形態におけるステップ534の結果を示す。ハードマスクストリップを使用して、酸化物スペーサ484及び仮キャップをエッチングして、キャップを制御ゲートの下方に陥凹させることができる。この工程によって、各制御ゲートの上部が露出されて、その後のシリサイド化が可能になる。ステップ536において、制御ゲートはシリサイド化される。ステップ538において、様々なシリサイドが形成されうる。例えば、NiSi、CoSi2、TiSi2などの金属Si合金が形成されうる。一実施形態では、完全にシリサイド化されたFUSI制御ゲートが形成される。金属が制御ゲートの露出面に堆積され、これに引き続いて高速熱アニーリング工程を行うことで、シリサイドを作り出すことができる。堆積された金属は、露出ポリシリコンと反応して、制御ゲートを完全にシリサイド化された制御ゲートに変換させる。図7Qは、一実施形態におけるステップ536の結果を示す。各制御ゲートの上部453は、シリサイドに変換される。ステップ538において、例えば、酸化物に対して選択的にエッチングすることによって、仮キャップが除去される。図7Rは、一実施形態におけるステップ538の結果を示す。ステップ540において、誘電体ライナーが層スタック行の側壁に沿って形成される。図7Sは、一実施形態におけるステップ540の結果を示す。ライナー484例えば、酸化物が、層スタック行の側壁413に沿って形成され、制御ゲート452の上表面の上に形成され、トンネル誘電体ストリップ414の露出した上表面の上に形成される。また、誘電体ライナーは、ビットライン空隙436に沿って露出される行y方向に延在するの側壁図示せずに沿って、形成されることになる。ステップ542において、層スタック行間のワードライン空隙を規定するために、ワードライン空隙キャップが形成される。空隙は、x方向に細長い。空隙は、x方向に延在して隣接する層スタック行の素子間に、電気分離又は遮蔽を施す。空隙の垂直寸法及びy軸に沿った列寸法は、所与の実施態様の具体的要件を満たすように変化しうる。空隙は、セルの隣接する行間で、ワードライン方向に延在する。一例では、空隙は、トンネル誘電体層414とライナー486によって空隙から分離された基板表面の上方から、制御ゲート452の上面の上方まで延在する。空隙は、他の例では、さらに小さくても大きくてもよい。図7Tは、ステップ544の結果を示している。ステップ544は、非等方性の堆積工程を用いて、キャッピング層488が層スタック行に形成される例である。非等方性の堆積工程を用いることによって、材料488は、層スタック行の上部で不均等に堆積されることになる。一実施形態では、層488は、酸化物例えば、TEOS、PECVDシラン酸化物又はHDP酸化物である。しかし、他の実施態様において、窒化物などの他の材料が使用されてもよい。材料488は、素早く堆積して、行間の空間の位置で接し、x方向に細長い空隙487を形成する。材料488は、層スタック行の垂直側壁413の一部で、ライナー486に沿って基板表面に向かって垂直に延在する。この垂直寸法の大きさは、材料486の下面における空隙の上端点を規定することになる。この例では、空隙が、制御ゲートの上面のレベルを越えて垂直に延在することが分かる。図には示さないが、誘電体488の一部分は行間の空間に入っていてもよい。誘電体488のこの部分は、空隙の下端点を上昇させてもよい。堆積は僅かであり、空隙の大きさをわずかに減少させるだけである。図には示さないが、層488から個々のキャップを形成するために、研磨又はエッチングバックステップが適用されうる。キャッピング層488は、ワードライン空隙487を密封するプラグを形成するために研磨されうる。さらなる処理ステップのために、平面が生成されてもよい。なお、図7Lに示すような層スタック行を形成するためのエッチングでは、層スタック行間のキャッピングストリップ434の一部分をエッチングしてよい。図7Nに示すように、形成された仮キャップ470は、後続の処理中にビットライン空隙への材料の堆積を阻止する。最後に、層488から形成されたワードライン空隙キャップは、この後、層スタック行を形成するためのエッチングから生じる露出部分のビットライン空隙に対する上端点を提供する。層488から形成された複数のキャップは、ビットライン空隙に対する上端点をともに形成してもよい。それゆえ、ビットライン空隙は、位置に対応する2つの異なる垂直寸法を有していてもよい。別の実施形態では、ストリップ434がエッチングされない可能性がある。ステップ546において、フロントエンド処理が終了される。一例では、ステップ546は、選択及び周辺回路トランジスタのフローティングゲート及び制御ゲート領域を相互接続するステップを含んでいてもよい。周辺ゲート接続部は、コンタクトを個々のゲート領域に形成し、或いは複数のトランジスタを共通制御ラインに接続するために、ビア又はコンタクトホールなどを用いて形成されうる。選択ゲートトランジスタは、単一のゲート構造を形成するために制御ゲート領域に短絡された、フローティングゲート領域を有しうる。また、アレイ接続部がパターン化されて形成されてもよい。コンタクトなどの形成後、周知の技術に従ってデバイスを完成するための金属層などを形成するためのバックエンド処理が、さらに実施されうる。アレイの製造を終了させるために、様々なバックエンド処理が実施されうる。例えば、パッシベーション誘電体層が堆積され、続いて、メモリセルストリングなどの終端部でラインをソース及びドレイン領域に接続するための金属導線及びビアが形成されてもよい。図8A~8Fは、ワードライン空隙487を形成する別の実施形態を示す、y軸に沿った直交断面図である。図8Aは、図7Lに示すような、制御ゲート層442を制御ゲート452にエッチングし、第2の触媒層456を形成した後の層スタックを示している。この例では、第2の触媒層は、犠牲ストリップ454の側壁及び上面と制御ゲート452の側壁とに完全に沿って形成される。触媒の形成後、中間誘電体ストリップ440及び電荷蓄積ストリップ416が、図8Bに示すようにエッチングされる。キャッピングストリップ470に対する仮キャッピング層469が、図8Cに示すように形成される。前述のように、第2の触媒層456でキャッピング層を選択的に成長させるために、PLD工程が採用されてもよい。キャッピング材料は、制御ゲートおよび犠牲ストリップ454が隣接する間で、完全に列方向に延在する。図8Dは、平坦な上面を形成するための研磨又はエッチバックの後の層スタックを示す。キャッピング材料をエッチバックすると、行方向に細長い個々のキャップ470が形成される。個々のキャップは、この後、図8Eに示すように制御ゲートの基準面の下方に陥凹される。犠牲ストリップ454は、酸化物及び触媒層をエッチバックするためのマスクとして働く一方で、制御ゲートを保護する。キャップの陥凹後、犠牲ストリップは除去されてもよい。処理は、この後、露出された制御ゲートをシリサイド化することによって、図7Rに示すように継続することができる。シリサイド化された制御ゲートが使用されない一実施形態では、触媒層を形成せずに図7Lに示すように層スタックをエッチングして行411を形成することによって、ワードライン空隙が形成されうる。この後、ライナー486が図7Sに示すように形成され、これに続いてキャッピング材料が図7Tに示すように形成されうる。図9及び10A~10Nは、ビットライン及びワードライン空隙を形成する別の実施形態を説明する。説明する実施形態は単なる例示であり、その正確な形態は本開示を限定するものと考えられるべきでない。空隙は、先の場合と同様に、分離領域の一部としてビットライン又は列方向に形成される。この実施形態では、分離領域の上部にキャッピングストリップを形成するために、表面改質によって誘発される選択的成長プロセスが使用される。図9のステップ552~554において、基板が処理され、これに続いて層スタックが形成される。図10Aは、一例において、ステップ552~554の結果により製造されたメモリアレイの、x軸に沿った断面図である。前述したように、トンネル誘電体層404、電荷蓄積層406、犠牲層408、及び1つ以上のハードマスキング層410が、層スタック401を構成する。層スタックはステップ556においてパターン形成され、ステップ558においてエッチングされ、先の場合と同様に、基板表面で停止する。ステップ560において、電荷蓄積ストリップは、電荷蓄積ストリップにおいてキャッピング材料の選択的成長をその後に促す、表面改質を受ける。図10Bに、一実施形態におけるステップ556~560の結果を示す。図10Bには、前述のように、y軸の方向列方向に細長い層スタック行403が示されている。図10Bでは、イオンインプランテーションが表面改質に採用される例を示す。イオンインプランテーションは、電荷蓄積材料の表面を改質して軽度から中度にドープされた電荷蓄積ストリップを形成するために使用することができる。以下でさらに十分に説明するように、電荷蓄積層のドーピング濃度例えば、n型不純物は、後で形成される制御ゲート材料の濃度よりも低いレベルに選択されてもよい。とは言っても、ドーピング濃度は、後続の製造ステップにおいてキャッピング層の選択的成長を可能にするために、従来の電荷蓄積領域の場合よりも高くてもよい。ステップ562において、基板は、層スタック列の下にある活性領域を分離する分離領域を形成するためにエッチングされる。図10Cは、活性領域421を分離する分離領域430を有する、一実施形態におけるステップ562の結果を示す。ステップ564において、キャッピング層が、電荷蓄積ストリップ上に選択的に成長するとともに、スタックの他の層で任意的に成長する。図10Dは、一実施形態におけるステップ564の結果を示している。図10ではストリップ431に形成された後のキャッピング層を示しているが、キャッピング層は、電荷蓄積ストリップの側壁で成長し、側壁間の空間を満たす。図に示すように、選択的成長プロセスが行われるのは、この例における表面改質された電荷蓄積ストリップのみに限定されるわけではない。また、キャッピング層は、分離領域の側壁及び下面、トンネル誘電体ストリップ414の側壁、ならびに犠牲ストリップ418の表面に形成されてもよいし、又はこれらの表面の一部に沿って形成されてもよい。とは言っても、電荷蓄積ストリップの表面改質により、キャッピング層は、電荷蓄積ストリップの改質された側壁でより速く形成しうる。それゆえ、キャッピング層は、分離領域でも成長する可能性があるが、改質された側壁に沿ってより速く堆積する。したがって、空隙436が分離領域内に形成されるように、キャッピング層は分離領域430の上方で接してこの領域を少なくとも一時的に密封するか、あるいは、分離領域430に少なくとも一時的に上キャップを施す。分離領域が完全に充填される前にキャッピング層が接合して、分離領域及び空隙に対して上面を提供するように、キャッピング層は層スタック列に沿ってより速く堆積する。酸化物は、トレンチの上部に、固体ブリッジ又は誘電体キャップをピンチオフするまたは形成することになる。この例では、空隙436の上端点を定めるキャッピング層の下面は、基板表面の上方にある。キャップは、別の例ではトレンチの中に延在していてもよい。また、図10Dは、平坦な層スタック表面を作り出すための研磨又はエッチバック工程の結果を示す。この例では、ハードマスキングストリップ420が除去される。エッチバックによって、キャッピング層から、個々のキャップ431が形成される。一実施形態では、キャッピング層は、高密度プラズマ化学気相堆積プロセスHDP-CVDを用いて形成される酸化物である。堆積中、改質表面に核形成層を形成するために、TEOSとオゾンO3の混合物が第1の比で適用されてもよい。核形成層は、未処理の表面にも形成されてもよい。しかし、改質表面に大量に堆積する程度には、未処理の表面には速く形成されない。核形成層の形成後、O3に対するTEOSの比は、電荷蓄積ストリップの改質表面における酸化物の選択的成長を促進するために変更されてもよい。例えば、オゾンの量が増加されてもよい。単結晶シリコン基板上よりもポリシリコン電荷蓄積層上においてより速く酸化物を堆積する、他の堆積技術を用いても良い。ステップ566において中間誘電体層が形成され、ステップ568において制御ゲート層が形成される。一実施形態では、キャップ433をまず陥凹することができ、これに続いて図7Gで説明するように残る犠牲ストリップ418を剥離することができる。こうして、電荷蓄積領域を行方向に取り囲むことによって、電荷蓄積ストリップ間の空間の少なくとも一部分に中間誘電体層及び制御ゲート層を形成して、制御ゲートと下層の電荷蓄積領域との間の結合を改善することができる。別の実施形態では、犠牲ストリップ及びキャップを研磨又はエッチバックして犠牲ストリップを除去し、キャップを陥凹せずに平面を作り出すことができる。この場合、フラットタイプのセル構造が形成されうる。図10Eは、図10Dの線C-Cに沿ったメモリアレイの断面図である。図10Eは、トンネル酸化物ストリップ414及び電荷蓄積ストリップ416を含む層スタックを示している。犠牲ストリップ418は除去されており、中間誘電体層440、制御ゲート層442、及び1つ以上のハードマスキング層444が形成されている。ステップ570において、第2のパターンが層スタック上に形成される。第2のパターンは、ステップ556において適用された第1のパターンの方向列方向に対して直角の方向行方向に延在するストリップ図示せずを含む。ステップ572において、制御ゲート層442を制御ゲートにエッチングするために、第2のパターンが使用される。図10Fは、一実施形態におけるステップ570及び572の結果を示している。ハードマスキング層444をエッチングしてストリップ454を形成するために、フォトレジストのストリップ又は他のパターニング手段が使用される。この後、制御ゲート層をエッチングして制御ゲート452を形成するために、ストリップ454がマスクとして使用される。エッチングは、中間誘電体440に達すると停止する。ステップ574において、制御ゲート側壁の表面が改質される。図10Gは、制御ゲート452に改質表面457を形成するためにイオンインプランテーションが採用される実施形態を示している。一実施形態では、ステップ574におけるインプランテーションは、電荷蓄積層に対するステップ560におけるインプランテーションで採用される濃度よりも高い濃度にある。このようにして、後続の工程における選択的成長プロセスは、電荷蓄積層においてより低速な成長とされるか成長が抑制される一方で、制御ゲートストリップにおいて促進することができる。一例では、制御ゲート層及び電荷蓄積層はいずれもポリシリコンである。ステップ576において、層スタックは、ストリップ454を用いてさらにエッチングされる。エッチングは、一実施形態ではトンネル誘電体層まで続けられるが、トンネル誘電体の全部分又は一部分を貫くまで続けられてもよい。図10Hは、一実施形態におけるステップ576の結果を示している。層スタック行411は、トンネル誘電体ストリップ及び分離領域430の上を横切るように、行方向に延在している。層スタック行の各々は、ハードマスキングストリップ454、制御ゲート452、中間誘電体ストリップ460、及び電荷蓄積領域466を含んでいる。エッチングによって行間のキャップ431の部分を除去することによって、ビットライン空隙を露出させることができる。以下で説明するように、ワードライン空隙及びキャップを形成すると、これらの露出された領域における空隙に対する上端点をその後に提供することになる。ステップ578において、仮キャッピング層は制御ゲートの垂直側壁の改質表面で選択的に成長される。前述のように、制御ゲートは、電荷蓄積領域のドーピング濃度よりも高いドーピング濃度でイオンインプランテーションを受ける。このように、ポリシリコン上で選択的に成長する誘電体例えば、酸化物は、制御ゲートストリップの側壁上で仮キャッピング層を選択的に成長させる一方で、電荷蓄積層の側壁上では成長させない或いは、さほど高速で成長しないように、使用することができる。図10Iは、一実施形態におけるステップ578の結果を示している。キャッピング材料は、仮キャップ471を形成する制御ゲート452の改質表面502上で、選択的に成長する。ステップ564で形成されるキャッピングストリップ431と同様に、キャッピング層は、イオンインプランテーションによる改質を受けた表面で選択的に成長する。この例では、改質によって、ポリシリコン制御ゲート層におけるキャッピング層の成長が促進される。他の実施形態では、ある量のキャッピング層が、電荷蓄積領域468の非改質表面で成長する場合もある。それにもかかわらず、改質によって、電荷蓄積層よりも制御ゲート層で、キャッピング材料がより速く成長する。したがって、キャッピング材料は、電荷蓄積領域よりも制御ゲート上により速く堆積することになる。同様に、少量のキャッピング層が、中間誘電体ストリップ460及びトンネル誘電体ストリップ414で成長することが可能である。このようにして、行間の空間が完全に充填される前に、キャッピング材料は、行間の空間の上方で互いに接する。したがって、空間が充填される前に、密封部または固体上面が形成される。ステップ580において、仮キャップの上面が制御ゲートの上面レベルの下方にあるように、仮キャップが陥凹される。一実施形態では、図8D~8Eで説明した態様と同様に、犠牲窒化物ストリップをマスクとして用いてキャップの酸化物材料をエッチバックすることによって、仮キャップは直接に陥凹される。別の実施形態では、スペーサ誘電体474例えば、酸化物が図10Jに示すように形成される。スペーサ材料及びハードマスキングストリップ454は平坦化されて、図10Kに示すように、ストリップ454間のスペーサ484が形成される。この後、窒化物をマスクとして使用して、制御ゲート452の基準面の下方へキャップ471を陥凹させる。犠牲窒化物ストリップ454は、キャップ471の陥凹後に除去される。図10Lは、キャップ471を陥凹後のメモリアレイを示している。ステップ582において、制御ゲートがシリサイド化される。図10Mは、一実施形態におけるステップ582の結果を示している。制御ゲート452は、各制御ゲートに対して金属ケイ素化物端部453を作り出すためにシリサイド化されている。制御ゲートのシリサイド化後、ステップ584において、仮キャップが層スタック行間の空間から除去される。キャップの除去後、誘電体ライナーが、層スタック行の表面に形成されるとともに、層スタック行の垂直側壁に沿って形成される。図10Nは、一実施形態におけるステップ582及び584の結果を示している。誘電体ライナー486は、制御ゲート452の上面に形成されるとともに、制御ゲート452、中間誘電体ストリップ460、及び電荷蓄積領域466の垂直側壁に沿って形成される。ステップ586において、恒久ワードライン空隙キャップpermanentwordlineairgapcapsを用いて、空隙が、層スタック行の間の空間の少なくとも一部に形成される。図10Oは、一実施形態におけるステップ586の結果を示している。ステップ586では、前述のように非等方性堆積工程を用いて、層スタック行の表面にキャッピング層488が形成される。図には示さないが、層488から個々のキャップを形成するために、研磨又はエッチバックステップが適用されうる。ステップ588において、フロントエンド処理が終了される。シリサイド化制御ゲートが使用されない一実施形態では、制御ゲートに対する表面改質を実施せずに、図10Hに示すように層スタックをエッチングして行411を形成することによって、ワードライン空隙を形成することができる。ライナー486は、図10Nに示すようにエッチング直後に形成可能であり、これに続いて図10Oに示すようにキャッピング材料を形成しうる。さらに、図7J~7T又は8A~8Eに示すような仮ワードライン空隙を形成するために触媒層を用いる工程は、図10E~10Oに示すワードライン空隙形成工程に代替されてもよい。同様に、図10E~10Oに示すような表面改質を用いる工程は、図7J~7Tに示すワードライン空隙形成工程に代替されてもよい。図11A~11Fは、ステップ552~564においてビットライン空隙を形成する図9の工程に対する変形例を示す断面図である。図11Aは、基板402を処理し、層スタック401を形成し、パターン形成図示せずした後のステップ552~556の結果を示している。パターンの形成後、層スタックは、ステップ558で説明するようにエッチングされ、イオンがステップ560において電荷蓄積ストリップに注入される。電荷蓄積ストリップへのイオンの注入後、電荷蓄積ストリップの改質表面を保護するために、保護ライナーが層スタック行に適用される。図11Bは、層スタック行401の垂直側壁に沿って形成された窒化物ライナー421を示す。ライナーは、等方性堆積工程を用いて形成され、層スタック行に沿ってライナーを形成するためにエッチバックされてもよい。エッチバックでは、層スタック行間の位置で、ライナーを基板表面から除去することになる。ライナーの形成後、図11Cに示すような分離領域430を形成するために、基板がエッチングされる。ライナー421は、このエッチング工程中に電荷蓄積ストリップ416の側壁を保護する。電荷蓄積領域でのキャッピング層のその後の選択的成長が促進される状態を維持するために、ライナーによって、電荷蓄積ストリップの改質表面の損傷を回避することができる。基板をエッチングして分離領域を形成した後、図11Dに示すように、酸化物トレンチライナー432が分離領域で成長する。ライナー432は、分離領域432の側壁及び下面に沿って形成される。一例では、ライナーは3~4nmの厚さを有する。ライナー432は、一例では酸化物である。分離領域内でライナー432を選択的に成長させるために、熱酸化工程を使用することができる。他の例では、分離領域内でライナーを選択的に成長させるために、堆積工程を使用することができる。トレンチライナー432の形成後、図11Eに示すように、窒化物層スタックライナー421及び窒化物犠牲ストリップ418が除去される。ライナー432を除去しない一方で窒化物を選択的に除去するために、反応性イオンエッチング工程が一実施形態において使用される。窒化物418及び421の除去後、図11Fに示すように、誘電体キャッピング層が、電荷蓄積ストリップ418及びトンネル誘電体ストリップ414の側壁に選択的に形成される。個々のキャップ433は、隣接する層スタック列の間に形成される。誘電体キャッピング層は、この例では分離領域430内に堆積しない。酸化物であるトレンチライナー432は、シリコン基板を覆い、内部のキャッピング層の成長を阻止する。キャップの形成後、処理が図10E~10Oに示すように継続され、層スタックをエッチングして行を形成し、ワードライン空隙を形成する。図12及び13A~13Nは、ビットライン及びワードライン空隙を形成する別の実施形態を説明している。説明する実施形態は単なる例示であり、その正確な形態は本開示を制限するものと考えられるべきでない。先の場合と同様に、空隙は、分離領域の一部として、ビットライン又は列方向に形成される。この実施形態では、分離領域の形成後に電荷蓄積ストリップを形成するために、ダマシンプロセスが使用される。電荷蓄積領域は、分離領域を覆う垂直側壁とともに形成される。この後、隣接する電荷蓄積ストリップ間でキャッピング層が成長し、ビットライン空隙が形成される。説明する実施形態は単なる例示であり、その正確な形態は本開示を制限するものと考えられるべきでない。ステップ602において、基板は初期処理を施される。続いて、ステップ604において初期の層スタックが形成され、ステップ606において第1のパターンが形成される。図13Aは、一実施形態におけるステップ602~606の結果を示している。この例では、層スタック701は、パッド層704、犠牲層706、ハードマスク層708、及びパターニングストリップ710を含む。特定の一例では、パッド層は酸化物であり、犠牲層はSiNであり、ハードマスク層は酸化物である。図13A及びこれ以後の図は、デバイスのメモリアレイ部と周辺回路領域の両方における処理を示す。ステップ608において、層スタックがエッチングされて層スタック列が形成されるとともに、基板がエッチングされて分離領域によって分離された活性領域が形成される。図13Bは、ステップ608~610の結果を示しており、層スタック列703、活性領域721、及び分離領域730の形成後の一例を示している。犠牲層706はストリップ716にエッチングされており、パッド層704はストリップ714にエッチングされている。ステップ612において、分離領域が分離材料で充填される。図13C~14Dは、分離領域を充填する工程の一例を示している。図13Cに示すように、熱成長された或いは堆積された酸化物などの分離ライナー732が、分離トレンチに形成される。図13Dに示すように、ライナーの形成後、酸化物などの分離材料752がトレンチを完全に充填するように堆積される。さらなる処理の前に平面を提供するために、研磨又はエッチバック工程を適用することができる。ステップ614において、図13Eに示すように、犠牲ストリップが除去される。選択的エッチング工程を使用することができる。犠牲ストリップを除去すると、基板表面の上方に延在する分離材料の突起部753が残る。図13Fは、行方向の突起部の寸法を細くするためのオプションのスリミング工程の結果を示している。選択的又は非選択的エッチバックを用いることができる。突起部を細くすると、パッドストリップ714が除去される。ステップ616において、トンネル誘電体ストリップ及び電荷蓄積ストリップが、分離材料の隣接する突起部753間の基板表面に形成される。図13Gは、一実施形態におけるステップ616の結果を示している。この例では、トンネル誘電体ストリップ724は、熱成長酸化物である。電荷蓄積ストリップ726は、隣接する突起部間の空間を充填するために堆積されたポリシリコンである。電荷蓄積ストリップの形成後、層スタックは、突起部の少なくとも上面のレベルまで研磨又はエッチバックされる。このようにして、ポリシリコンの個別のストリップが、隣接する突起部間に形成される。ステップ618において、分離材料が、基板の表面の下方に陥凹される。分離材料を陥凹させるための種々の技術が使用されてもよい。図13H~13Lは、電荷蓄積ストリップを細くするステップを含む、分離材料を陥凹させるステップの一例を示す。図13Hに示すように、周辺回路領域は、マスク728で覆われる。マスクの形成後、酸化物に対して選択的なエッチバック工程を適用して、電荷蓄積ストリップの上面と基板の上面との間のレベルまで突起部753を陥凹させる。一例では、突起部は、電荷蓄積ストリップの上面の下方60~100nmのレベルまで陥凹される。突起部の陥凹後、図13Iに示すように、電荷蓄積ストリップが細くされる。電荷蓄積ストリップの側壁が突起部を陥凹させることによって露出される場合、電荷蓄積ストリップの行方向の寸法が減少される。選択的エッチバック工程を用いることができる。電荷蓄積ストリップを細くした後、マスク728が除去され、図13Jに示すように、窒化物の犠牲層730が形成される。隣接する電荷蓄積ストリップ間の空間を充填するために、堆積工程を用いることができる。窒化物は選択的にエッチバックされ、図13Kに示すように、電荷蓄積ストリップの露出した側壁に沿ってスペーサ732を形成することができる。また、先の場合と同様にマスク734が周辺回路領域全体に適用され、これに続いて、図13Lに示すように、分離材料が基板表面の下方に陥凹される。窒化物スペーサは、エッチング工程中に電荷蓄積ストリップを保護するためのマスクとして働く。一例では、分離材料は、基板表面下方の40~150nmの深さまで陥凹される。ステップ620において、電荷蓄積ストリップ間のキャッピングストリップを用いて、ビットライン空隙が形成される。図13Mは、一実施形態におけるステップ620の結果を示している。分離材料を陥凹させると、窒化物スペーサの下方の電荷蓄積ストリップの垂直側壁が露出する。キャッピングストリップ735は、一例において熱酸化によって形成される酸化物である。酸化物は、電荷蓄積ストリップの露出されたポリシリコン表面に選択的に成長するが、分離領域におけるライナー732又は窒化物スペーサでは選択的に成長しない。したがって、キャッピングストリップは、空隙736を形成する分離領域内の空気を覆う。空隙は、陥凹された分離材料の上面からキャッピングストリップ735の下面まで垂直に広がる。他の実施形態では、キャッピング材料の一部分が分離領域内に形成されてもよい。とは言っても、隣接する電荷蓄積ストリップ間で実現される寸法は小さいので、分離領域が完全に充填される前に、空隙を密封するようにキャッピング材料を接合させることは容易である。窒化物スペーサの除去後に、ステップ622において、中間誘電体層が形成される。ステップ624において、中間誘電体層の上に、制御ゲート層が形成される。図13Nは、一実施形態におけるステップ622~624の結果を示している。中間誘電体層740を全露出面に沿って均等に形成するために、等方性堆積工程が採用される。このように、電荷蓄積ストリップ間の空間は、中間誘電体層の形成後に維持される。この後、制御ゲート層742が形成されて、電荷蓄積ストリップ間に残っている空間が充填される。ステップ626において、第2のパターンが層スタックに適用される。第2のパターンは、第1のパターンを用いたエッチング方向に対して直角にエッチングするように形成される。第2のパターンは、y軸に沿って列方向のストリップ間に間隔を有し、x軸に沿って行方向に細長いストリップであって、ハードマスキング材料及び/又はフォトレジスト、又はその他の適切なマスクのストリップを含んでいてもよい。パターンは、各メモリセルの電荷蓄積領域に対するゲート長を定める。図13Oは、図13Nの線D-Dに沿った断面図であり、y軸の方向又はビットライン方向の断面でデバイスを示している図である。図13Oは、第2のパターンの形成後の、ステップ626の結果を示している。制御ゲート層742の上には、1つ以上のハードマスキング層744と、フォトレジスト又は別のパターニング手段のストリップ745とが形成されている。ステップ628において、層スタックは、層スタック行にエッチングされる。図13Pは、ステップ628の結果を示している。エッチングは、この例では、トンネル誘電体層に達するまで続行される。他の例では、エッチングは基板表面に達するまで続行されてもよい。別の例では、層を貫通するまで完全にエッチングされることなく、トンネル誘電体層の一部分がエッチングされる。エッチングによって、複数の層スタック行711が形成される。ハードマスキング材料はハードマスクストリップHMS754にエッチングされ、制御ゲート層は制御ゲートCG752にエッチングされる。一実施形態では、制御ゲート752はワードラインを形成する。中間誘電体層740は、中間誘電体ストリップIDS750にエッチングされる。電荷蓄積ストリップ726は、個々の電荷蓄積領域CSR又はフローティングゲート756にエッチングされる。層スタックの行へのエッチング後、nソース/ドレイン領域を作り出すために注入工程を実施することができる。一実施形態では、nソース/ドレイン領域は、ヒ素又はリンなどのn型ドーパントをpウェルに注入することによって作り出される。ステップ630において、層スタック行の間の空間の少なくとも一部に、空隙が形成される。空隙は、x方向に細長い。空隙は、x方向に延在して隣接する層スタック行の素子間に、電気分離又は遮蔽を施す。空隙の垂直寸法およびy軸に沿った列寸法は、所与の実施態様の具体的要件を満たすように変化しうる。図13Qは、キャッピング層786が非等方性堆積工程を用いて層スタック行に形成される例における、ステップ630の結果を示している。誘電体ライナー784例えば、酸化物が、層スタック行の側壁に沿って、ハードマスクストリップ754の上面とトンネル誘電体ストリップ724の露出した上面とに形成される。また、誘電体ライナーは、ビットライン空隙736に沿って露出される行y方向に延在するの側壁図示せずに沿って形成されることになる。キャッピング層786は、非等方性堆積工程を採用することによって堆積する。キャッピング層786は、x方向に細長い空隙788を形成するために、行間の空間の位置で接合する。材料786は、層スタック行の垂直側壁413の部分で、ライナー784に沿って基板表面に向かって垂直に延在する。この垂直寸法の大きさは、材料786の下面における空隙の上端点を定めることになる。この例では、空隙が制御ゲートストリップ752の上面のレベルを越えて垂直に延在することが分かる。図には示さないが、誘電体786の一部分は、行間の空間に入ってもよい。行間の空間に入った誘電体786の部分は、空隙の下端点を上昇させてもよい。堆積は少量であり、空隙の大きさを僅かに減少させるだけであろう。図には示さないが、層786から個々のキャップを形成するために研磨ステップが適用されうる。ステップ632において、フロントエンド処理が終了される。図14及び15A~15Oは、犠牲充填材が分離領域と層スタック列間の空間とで形成される、別の実施形態を説明している。この材料は、制御ゲート層がエッチングされてワードラインが形成され、電荷蓄積層ストリップがエッチングされて個々の電荷蓄積領域が形成されるまで、メモリアレイに残る。材料は、この後、除去されてビットライン空隙を形成する。説明された寸法及び材料を含む、説明された実施形態は単なる例示である。その正確な形態は、本開示を制限するものと考えられるべきでない。図14のステップ602~606において、基板が処理され、続いて初期の層スタックが形成されるとともにパターン形成される。図15Aは、一例において、ステップ602~606の結果により製造されたメモリアレイの、x軸に沿った断面図である。トンネル誘電体層904、電荷蓄積層906、及び犠牲層が、層スタック901を構成する。1つ以上のハードマスキング層図示せずが、第1のパターンを形成するためにパターン形成されエッチングされてもよい。層スタックは、ステップ808においてエッチングされて層スタック列を形成する。基板は、ステップ810においてエッチングされて、分離領域によって分離された活性領域を形成する。図15Bは、一実施形態におけるステップ808~810の結果を示しており、層スタック行903、分離領域930、及び活性領域921が形成されている。ステップ812において、分離領域と、隣接する層スタック列間の空間とに、犠牲材料が形成される。図15Cは、一実施形態におけるステップ812の結果を示している。この例では、トレンチライナー950例えば、HTOが、まず分離領域の垂直側壁と下面とに沿って形成される。この後、犠牲材料952が形成されて、分離領域及び空間の充填が終了する。一実施形態では、材料952は、ライナー950に対して高エッチング選択比を有する、スピンオン誘電体SODである。一例では、犠牲膜はホウケイ酸ガラスBSGや他の種類の酸化物である。別の例では、スピンオンカーボンaspinoncarbonを使用することができる。ポリシリコン、窒化シリコンSiNなどの、又は、PSZ系無機スピンオンガラスSOG材料などの非高密度化ポリシラザンundensifiedpolysilazanePSZなどの、他の材料も使用されうる。犠牲膜は、ライナーよりも高速でエッチングするように、ライナーに対して高いエッチング選択比のものが選定されうる。アニールを省略することによって、材料950に対する材料952の高エッチング選択比が実現されうる。充填材料952をアニールしないか、充填材料952をライナー950と同程度までアニールしないことによって、層952とライナー950の間の高エッチング選択比が得られる場合がある。層スタック901は、ここでは、基板表面の上方に延在する充填材料の一部を含む。一実施形態では、犠牲膜はスピンオン誘電体SODである。ステップ814において、犠牲材料は、電荷蓄積層のストリップの上面よりも下方のレベルに陥凹される。図15Dは、一実施形態におけるステップ814の結果を示している。窒化物ストリップ928をマスクとして用いて酸化物犠牲材料を陥凹させるために、選択的エッチング工程を使用することができる。犠牲材料の上面が電荷蓄積ストリップの上面のレベルよりも低くなるように犠牲材料を陥凹させると、制御ゲート間に、中間誘電体および制御ゲート材料で充填することができる空間が形成される。ステップ816において、中間誘電体層及び制御ゲート層が形成される。図15Eは、一実施形態におけるステップ816の結果を示している。犠牲ストリップ928がまず除去され、電荷蓄積ストリップの上面が露出される。中間誘電体層IDL940及び制御ゲート層942が、層スタックに形成される。この例では、隣接する電荷蓄積ストリップ926間にいくらかの空間が残るように、露出された表面にIDLを均等に形成するために、IDL940が等方性堆積工程を用いて形成される。IDLの形成後、例えば、ポリシリコンの層を堆積させることによって、制御ゲート層が形成される。また、制御ゲート層は、金属によって形成されてもよく、或いはポリシリコンと金属の組合によって形成されてもよい。ステップ818において、第2のパターンが、層スタック上に形成される。第2のパターンは、第1のパターンを用いたエッチングの方向に対して直角にエッチングするように形成される。第2のパターンは、ハードマスキング材料及び/又はフォトレジストのストリップや、他の適切なマスクのストリップを含んでいてもよい。これらのストリップは、y軸に沿った列方向のストリップ間に間隔を有して、x軸に沿った行方向に伸長している。パターンは、各メモリセルの電荷蓄積領域に対するゲート長を規定する。図15Fは、図15Eの線E-Eに沿った断面図である。図15Fは、y軸の方向又はビットライン方向における断面で、デバイスを示している。図15Gは、図15Eの線F-Fに沿った断面図であり、やはりy軸の方向又はビットライン方向における断面で、デバイスを示している。図15F及び15Gはいずれも、第2のパターンの形成後のステップ818の結果を示している。制御ゲート層には、1つ以上のハードマスキング層944が形成される。その後、フォトレジスト又は別のパターニング手段のストリップ945が、ハードマスキング層のエッチングに適用される。ステップ820において、第2のパターンを用いて層スタックがエッチングされて、層スタック行が形成される。フォトレジストを用いてハードマスキング層がエッチングされ、続いて、ハードマスクストリップを用いて残存する層スタックをエッチングしてもよい。ステップ822において、誘電体ライナーが層スタック行に形成される。図15H線A-A及び15I線B-Bは、一実施形態におけるステップ620及び622の結果を示している。層スタック行911が、電荷蓄積領域976、中間誘電体ストリップ960、制御ゲート962、及びハードマスクストリップ964を含む構造となるように、この例では、トンネル誘電体材料はエッチングされない。トンネル誘電体は、他の実施形態ではエッチングされてもよい。反応性イオンエッチング工程や別の適切なエッチング工程が採用されてもよい。スタックの様々な層をエッチングするためには、1つ以上の化学エッチングが適用されてもよい。誘電体ライナー970例えば、酸化物が、ハードマスクストリップの上面、および層スタック行の側壁に沿って形成される。また、誘電体ライナーは、ビットライン空隙に沿って露出される行y方向に延在するの側壁図示せずに沿って形成されることになる。一例では、酸化物を堆積し、個々の層スタック行の側壁に沿って側壁膜を形成するために堆積された酸化物をエッチバックすることができる。従来のスペーサ形成工程が採用されてもよい。図15Jは、図15H~15Iの断面図に示す処理の要点を示す、メモリアレイの斜視図である。保護誘電体ライナー970が、層スタック行911の1つの側壁に沿って形成される。ライナー970は、明瞭にするために、x軸方向の側壁に沿って一部分だけ延在するものとして示してある。スペーサは、実際には各層スタック行の長さに沿って全体に延在することになる。各層スタック行は、各垂直側壁にライナー970を備えることになる。ライナーは、後続の処理ステップ中に、各層スタック行を保護することになる。一実施形態では、ライナー材料は、犠牲膜952に対するエッチング選択比で選定される。このように犠牲膜は、層スタック側壁が様々な化学エッチングにさらされない工程において、後に除去することができる。こうして、制御ゲート層及び電荷蓄積層とともに、様々な誘電体層の側壁が保護されることになる。図15Jは、ライナー材料のエッチバックによってトレンチ930内の犠牲材料952が露出されることを示している。隣接する層スタック行間の空間に対応する犠牲材料952の上面905の一部が、露出される。こうして、ビットライン方向の空隙を形成するために、後続の処理によって犠牲材料を除去することができる。ステップ826において、犠牲材料が除去されて、分離領域にビットライン空隙が形成される。反応性イオン化学エッチングRIEを使用するウェットエッチング工程が一実施形態において採用されるが、他の適切なエッチング工程例えば、ドライが採用されうる。前述のように、分離領域のライナー950及び層スタック行の側壁スペーサ510を除去せずに犠牲膜を除去できるように、エッチング工程は、犠牲膜に対する選択性がある。図15K~15Lは、一実施形態におけるステップ826の結果を示している。図15Kは線F-Fに沿った断面図であり、図15Lは斜視図である。犠牲材料952は、分離領域930および層スタック列間の領域から除去されている。エッチングによって、分離領域から膜が除去される。ライナー970をエッチバックすることによって露出された材料から、エッチングが開始される。また、エッチングは、層スタック行の下にある分離領域の犠牲材料を除去することになる。エッチングが分離領域に垂直下方に進んだ後、エッチングは、行の下の側部から犠牲材料のアタッキングを開始することになる。エッチングはさらに970の裏側へ続行され、分離領域及び基板表面の上方に延在する領域犠牲材料の一部が除去される。エッチングは、ワードライン又は行方向で隣接する電荷蓄積領域976と中間誘電体領域960と、の間の材料を除去する。犠牲材料の一部は除去されない可能性がある。それゆえ、犠牲材料の除去では、材料のすべてを除去することを必ずしも含む必要がない。犠牲材料の除去によって、空隙937が形成される。空隙は、分離領域930において列方向に細長い。空隙は、基板の表面の下方から中間誘電体領域の上面のレベルまで延在する。前述のように、空隙は、実施形態によって垂直寸法が異なっていてもよい。空隙は、分離領域の深さ分延在していない場合があり、基板表面の上方へ延在していない場合がある。さらに他の例では、空隙は、もっぱら分離領域内で、或いは、もっぱら隣接する層スタック列間で形成されてもよい。ステップ828において、隣接する層スタック行間で、行又はワードライン方向に延在するワードライン空隙が形成される。一実施形態では、ワードライン空隙は、図6及び7A~7Jで説明するように形成される。追加の材料が省けるように、ライナー970は、層スタック行の側壁を保護することができる。一例では、ワードライン空隙988を形成するために、キャッピング層986がライナー970の垂直側壁に沿って形成される。一例では、キャッピング層は犠牲ストリップ964の上面のレベルまで基板表面に向かって垂直に延在していてもよいが、他の例では他の寸法で形成されてもよい。図15Mは、一例における、ステップ828の結果を示している。ステップ828では、非等方堆積工程を用いて、キャッピング層986が層スタック行上に形成される。誘電体ライナー984例えば、酸化物が、層スタック行の側壁に沿って形成される。図には示さないが、前述のように、層986から個々のキャップを形成するために、研磨ステップを適用することができる。ステップ880において、前述のように、フロントエンド処理を終了することができる。図16は、本開示の技術の1つ以上の実施形態を用いて製造することができる、メモリセルアレイ1052の一例の構造を示している。一例として、1024ブロックに分割されているNANDフラッシュEEPROMを説明する。各ブロックに記憶されているデータは、一度に消去することができる。一実施形態では、ブロックは、一度に消去されるセルの最小単位である。この例における各ブロックでは、8512列があり、それらは偶数列と奇数列に分割されている。ビットライン群もまた、偶数ビットライン群BLEと奇数ビットライン群BLOに分けられている。図16は、直列に接続されてNANDストリングを形成している、4つのメモリセルを示している。各NANDストリングに4個のセルが含まれるように示されているが、メモリセルは4個以上あるいは4個以下例:16、32、またはその他の数であってもよい。NANDストリングの一端は、第1選択トランジスタ選択ゲートとも呼ぶSGDを介して、対応するビットラインに接続されている。NANDストリングの他端は、第2選択トランジスタSGSを介してCソースに接続されている。奇数/偶数ビットラインアーキテクチャにおける一実施形態のメモリセルに対する読み出し処理およびプログラミング処理の間では、4256メモリセルが同時に選択される。選択されたメモリセル群は、同一のワードライン例:WL2-iおよび同種のビットライン例:偶数ビットラインを有する。それゆえ、532バイトのデータを同時に読み出し得る、或いは、プログラムし得る。それら同時に読み出され或いはプログラムされる532バイトのデータは、一論理ページを構成する。それゆえ、この例では、一ブロックは少なくとも8ページを記憶することができる。各メモリセルが2ビットのデータを記憶するとき例:マルチレベルセル、一ブロックが16ページを記憶する。他の実施形態では、隣接するビットラインを含む1つのブロック内の各ビットラインが同時に選択されるような、全ビットラインアーキテクチャを使用するメモリセルが形成される。他の実施形態では、複数のビットラインは、奇数および偶数ビットラインに分けられない。このようなアーキテクチャは一般に、全ビットラインアーキテクチャと呼ばれる。全ビットラインアーキテクチャでは、読み出しおよびプログラム処理の間に、1つのブロックの全てのビットラインが同時に選択される。共通ワードラインに沿っているとともに何れかのビットラインに接続されているメモリセルは、同時にプログラムされる。他の実施形態では、ビットラインまたはブロックは、他のグループに分けることもできる例:左および右、2つ以上のグループ分け、など。図17は、1つ以上のメモリダイ又はチップ1012を有する不揮発性記憶デバイス1010を示している。メモリダイ1012は、メモリセルの2次元又は3次元のアレイ1000、制御回路1020、及び、リード/ライト回路1030Aと1030Bを有する。一実施形態では、様々な周辺回路によるメモリアレイ1000へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。リード/ライト回路1030A及び1030Bは、複数のセンスブロック1300を有しており、それらのセンスブロック1300によって1ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ1000は、行デコーダ240Aと1040Bを介したワードラインと、列デコーダ1042Aと1042Bを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ1044は、1つ以上のメモリダイ1012のような同じメモリデバイス1010例えば、取り外し可能なストレージカード又はパッケージ内に含まれる。命令、及びデータは、ライン1032を介してホストとコントローラ1044の間で転送され、また、ライン1034を介してコントローラと1つ以上のメモリダイ1012の間で転送される。制御回路1020は、リード/ライト回路1030Aと1030Bと協調して、メモリアレイ1000に対してメモリ動作を実行する。制御回路1020は、ステートマシン1022、オンチップアドレスデコーダ1024、及び電力制御モジュール1026を有している。ステートマシン1022は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ1024は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ240A、1040B、1042A及び1042Bによって用いられるハードウェアアドレスの間のアドレスを転換するためにアドレスインタフェースを提供する。電力制御モジュール1026は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール1026は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。一実施形態では、制御回路1020、電力制御回路1026、デコーダ回路1024、ステートマシン回路1022、デコーダ回路1042A、デコーダ回路1042B、デコーダ回路240A、デコーダ回路1040B、リード/ライト回路1030A、リード/ライト回路1030B、及び/又はコントローラ1044の一つ又は幾つかの組合せは、1つの管理回路、或いは複数の管理回路群と称されることがある。図18は、センスモジュール1280と呼ばれるコア部と共通部1290に分割された個々のセンスブロック1300のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール1280を用意し、複数の複数センスモジュール1280に対して一つの共通部1290を用意してもよい。一例として、1個のセンスブロックは、1個の共通部1290と8個のセンスモジュール1280を有している。グループ内の各センスモジュールは、データバス1272を介して協働する共通部と通信する。さらなる詳細としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報2006/0140007号を参照されたい。センスモジュール1280は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路1270を備えている。幾つかの実施形態では、センスモジュール1280は、センスアンプと一般に呼ばれる回路を有する。センスモジュール1280は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ1282を有している。例えば、ビットラインラッチ1282内で予め決められた状態がラッチされることによって、接続されたビットラインを、書き込み禁止を指定する状態例えば、Vddに引き上げるプルする。共通部1290は、プロセッサ1292、複数のデータラッチ1294、及び、複数のデータラッチ1294とデータバス1220の間を接続するI/Oインタフェース1296を備えている。プロセッサ1292は計算を実行する。例えば、その機能の1つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを複数のデータラッチ内に記憶することである。複数のデータラッチ1294は、読み出し動作において、プロセッサ1292によって特定されたデータビット群を記憶するために用いられる。複数のデータラッチ1294は、書き込み動作において、データバス1220から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ書き込みデータを表す。I/Oインタフェース1296は、データラッチ1294とデータバス1220の間のインタフェースを提供する。読み出し又はセンス中には、システムの動作はステートマシン1022の制御下にあり、ステートマシン1022はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール1280はこれらの電圧の1つに遷移し、バス1272を介してセンスモジュール1280からプロセッサ1292に出力が提供される。その時点で、プロセッサ1292は、センスモジュールの遷移イベントと、ステートマシンから入力ライン1293を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ1294に格納する。コア部の別の実施形態では、ビットラインラッチ1282は、センスモジュール1280の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。当然のことながら、いくつかの実装形態では複数のプロセッサ1292を有することができる。一実施形態では、各プロセッサ1292は出力ライン図12には示されていないを有し、各出力ラインは共にワイヤードOR配線論理和接続される。いくつかの実施形態では、出力ラインは、ワイヤードORラインに接続される前段階で反転される。この構成は、ワイヤードORの結果を受け取るステートマシンが、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できるので、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理0がワイヤードORラインに送られる又はデータ1が反転される。全てのビットがデータ0を出力すると又はデータ1が反転されると、ステートマシンは書き込み処理の完了を知る。各プロセッサが8個のセンスモジュールと通信する実施形態では、いくつかの実施形態においてステートマシンはワイヤードORラインを8回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ1292に追加し、ステートマシンがワイヤードORラインを一度だけ読み出せば良いようにしてもよい。書き込み又は検証処理の間、書き込まれるべきデータはデータバス1220から複数のデータラッチ1294内に記憶される。ステートマシン制御下の書き込み動作は、アドレス指定されるメモリセルの制御ゲートに加えられる一連の値の増加を伴う書き込み電圧パルスを伴う。各書き込みパルスに続いて検証処理が実行され、メモリセルが所望の状態に書き込まれたかどうかを判定する。プロセッサ1292は、所望のメモリ状態に対する検証メモリ状態を監視する。その2つが一致したとき、プロセッサ1292は、書き込み禁止を指定する状態にビットラインを引き上げるプルするようにビットラインラッチ1282を設定する。これにより、たとえ書き込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書き込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ1282をロードし、センス回路が検証処理中にそれに禁止値を設定する。データラッチスタック1294は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール1280毎に3個から5個の或いはその他の数のデータラッチが存在する。一実施形態では、ラッチは夫々1ビットである。いくつかの実装形態では、必須ではないがデータラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス1220用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、m個のメモリセルのリード/ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード/ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード/ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード/ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。読み出し動作やセンスアンプについてのさらなる情報は次の文献に記載されている。1米国特許第7,196,931号、NonVolatileMemoryAndMethodWithReducedSourceLineBiasErrors、2米国特許第7,023,736号、NonVolatileMemoryAndMethodwithImprovedSensing、3米国特許出願公開公報第2005/0169082号、4米国特許第7,196,928号、CompensatingforCouplingDuringReadOperationsofNonVolatileMemory、及び、5米国特許出願公開公報第2006/0158947号、ReferenceSenseAmplifierForNonVolatileMemory、2006年7月20日発行。これら5個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。NANDフラッシュメモリアーキテクチャに関して様々な機能及び技術を提示してきた。開示した技術の実施態様がさほど限定されないことは提供した開示から理解されよう。非限定的な例として、本開示による実施形態が、論理アレイ、SRAM及びDRAMを含む揮発性メモリアレイ、NOR及びNANDアーキテクチャの両方を含む不揮発性メモリアレイを含むが、これらに限定されない広範な半導体デバイスの製造において提供されて利用されうる。一実施形態の不揮発性メモリアレイは、基板の第1の活性領域に形成された第1の列の不揮発性記憶素子を備える。前記基板の第2の活性領域に形成された第2の列の不揮発性記憶素子を備える。前記第1の活性領域及び前記第2の活性領域の間の前記基板内の分離領域を備える。前記分離領域内のビットライン空隙を備える。前記第1の列の第1の電荷蓄積領域と前記第2の列の第1の電荷蓄積領域との間で行方向に延在するキャップを備える。該キャップは前記第1の電荷蓄積領域及び前記第2の電荷蓄積領域の少なくとも一部に沿って前記基板の表面に対して垂直に延在する。一実施形態における、不揮発性記憶装置を製造する方法は、列方向に細長い第1の層スタック列と第2の層スタック列とを基板に形成するステップを備える。各層スタック列は、2つの垂直な側壁を有するとともに、トンネル誘電体ストリップ上の電荷蓄積ストリップを含む。前記第1の層スタック列は前記基板の第1の活性領域を覆っており、前記第2の層スタック列は前記基板の第2の活性領域を覆っている。前記方法は、前記第1の活性領域と前記第2の活性領域の間の分離領域を定めるために、前記基板をエッチングするステップを備える。前記方法は、キャップが、前記第1の列の前記電荷蓄積ストリップ及び前記第2の列の前記電荷蓄積ストリップの少なくとも一部に沿って垂直に延在するように、前記第1の層スタック列と前記第2の層スタック列の間のキャップを成長させるステップを備える。前記方法は、前記キャップによって少なくとも部分的に定められた上端点を有する前記分離領域に、ビットライン空隙を形成するステップを備える。一実施形態における不揮発性メモリアレイは、基板表面の上方に行及び列で配列された複数の不揮発性記憶素子と、不揮発性記憶素子の隣接する列の下にある基板の活性領域間で基板に形成された複数の分離領域と、を含んでいる。不揮発性記憶素子は、電荷蓄積領域を含んでいる。アレイは、さらに、複数の分離領域に形成された複数のビットライン空隙と、各分離領域内の空気を覆う少なくとも1つの空隙キャップを含む複数の空隙キャップと、を含んでいる。少なくとも1つの空隙は、隣接する列の電荷蓄積領域の少なくとも下面のレベルまで、基板の表面に対して垂直に延在する。アレイは、さらに、不揮発性記憶素子の隣接する行間に少なくとも部分的に形成された、複数のワードライン空隙を含んでいる。一実施形態における不揮発性メモリアレイは、基板に複数の行及び複数の列で配列された、不揮発性記憶素子のアレイを含んでいる。複数の列は、基板内の複数の活性領域を覆っている。各不揮発性記憶素子は、電荷蓄積領域を含んでいる。アレイは、さらに、隣接する活性領域間の基板内の複数の分離領域と、複数の分離領域に形成された複数のビットライン空隙と、複数の分離領域を覆う複数のキャップと、を含んでいる。各キャップは、対応する分離領域を覆い、対応する分離領域に形成された空隙の少なくとも一部分に対する上端点を定める。各キャップは、隣接する電荷蓄積領域の少なくとも一部分に沿って、基板の表面に対して垂直に延在する。本発明の前記の詳細な説明は図解及び説明のために提示されたものである。ここでクレームされた主題は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。"