"ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと,前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,基準電流を生成する基準電流生成回路と,前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と,前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ,前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し,前記出力トランジスタのゲートと前記第1,第2のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。請求項1において,前記第2の電圧は,前記第1の電圧のk倍であり,前記第1の比率は,kk1であり,前記第2の比率は,1k1であるカレントミラー回路。請求項2において,前記第1の複製電流生成回路は,前記第1のドレイン電圧生成回路を有し,前記第1のドレイン電流を第3の比率で複製した第3の複製電流を生成する第1のカレントミラー回路と,前記第3の複製電流を第4の比率で複製して前記第1の複製電流を生成する第2のカレントミラー回路とを有し,前記第2の複製電流生成回路は,前記第2のドレイン電圧生成回路を有し,前記第2のドレイン電流を前記第2の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。請求項1のカレントミラー回路と,前記高電源と前記出力トランジスタのドレインとの間に設けられたインダクタとを有し,前記出力トランジスタのゲートに入力信号を印加する増幅回路。ソースが高電源に接続されドレインが出力端子に接続された出力トランジスタと,前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第4のトランジスタと,前記第4のトランジスタのドレインと低電源との間に設けられ,ドレインとゲートが接続された第3のトランジスタと,前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,前記高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路と,前記第1の複製電流生成回路と前記低電源との間に設けられ,基準電流を生成する基準電流生成回路と,前記第1の複製電流生成回路と前記基準電流生成回路との接続ノードと前記低電源との間に設けられ,前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路とを有し,前記出力トランジスタのゲートと前記第4のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。請求項5において,前記第2の電圧は,前記第1の電圧のk倍であり,前記第1の比率は,kk1であり,前記第2の比率は,1k1であるカレントミラー回路。請求項6において,前記第1の複製電流生成回路は,前記第1のドレイン電圧生成回路を有し,前記第1のドレイン電流を前記第1の比率で複製して前記第1の複製電流を生成する第1のカレントミラー回路を有し,前記第2の複製電流生成回路は,前記第2のドレイン電圧生成回路を有し,前記第2のドレイン電流を第3の比率で複製した第3の複製電流を生成する第2のカレントミラー回路と,前記第3の複製電流を第4の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。請求項6において,さらに,前記出力端子と前記低電源との間に設けられ,ドレインとゲートが接続された第4のマスタトランジスタと,前記高電源と前記低電源との間に設けられ,前記第4のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタとを有する第4のカレントミラー回路を有するカレントミラー回路。請求項8のカレントミラー回路と,前記高電源と前記第4のスレーブトランジスタのドレインとの間に設けられたインダクタとを有し,前記第4のスレーブトランジスタのゲートに入力信号を印加する増幅回路。図3は,カスコードカレントミラー回路の一例を示す回路図である。カスコードカレントミラー回路3は,増幅トランジスタのドレイン電圧の変動による出力電流の変動を抑制する。カスコードカレントミラー回路3は,図1に示したトランジスタM1と基準電流生成回路REFとの間に,ドレインとゲートが接続されたトランジスタM3を設け,出力端子ExとトランジスタM2との間にもトランジスタM3とゲートが接続されたトランジスタM4を設けている。トランジスタM4により,トランジスタM2のドレイン電圧は出力端子Exにおける電圧変動の影響を直接には受けない。すなわち,トランジスタM4のトランスコンダクタンスをgm4,出力抵抗をrds4とすると,トランジスタM2のドレイン電圧の変動は,出力端子Exにおける電圧変動の1/gm4×rds4に低減される。その結果,電源電圧が変動しても,トランジスタM2のドレイン電圧の変動は抑えられ,出力電流の変動ΔIOUTを小さくすることができる。しかしながら,カスコードカレントミラー回路3は,2つのトランジスタをカスコード接続している。そのため,カスコードカレントミラー回路3の有効動作時における出力端子Exにおける電圧の最小値下限が,図1のカレントミラー回路1の有効動作時における出力端子Exにおける電圧の最小値に比べて高くなってしまう。その結果,同じ電圧振幅を持つ信号を出力するためには,カスコードカレントミラー回路3はカスコードカレントミラー回路1よりも電源電圧を高くせざるを得ず,電力の増大を招く。図4は,図3のカスコードカレントミラー回路3を適用した高周波の増幅回路の一例を示す回路図である。この様な増幅回路では,前述したように,出力端子Exの電圧の最小値が,図2の増幅回路2に比べてさらに高いので,電源電圧VDDとの電圧差が小さく,増幅回路4の交流出力信号の振幅が制限され,大振幅に増幅できない。そこで,本発明の目的は,電源電圧の変動に対する出力電流の変動が小さいカレントミラー回路及びこのカレントミラー回路を有する増幅回路を提供することにある。カレントミラー回路の第1の側面は,ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと,前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,基準電流を生成する基準電流生成回路と,前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と,前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ,前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し,前記出力トランジスタのゲートと前記第1,第2のトランジスタのゲートと前記接続ノードとが接続されている。第1の側面によれば,電源電圧の変動に対する出力電流の変動を小さくすることができる。その結果,高精度かつ安定的な電流を出力することができる。第1の実施の形態図5は,第1の実施の形態のカレントミラー回路の回路図である。カレントミラー回路5は,基準電流生成回路REFが生成する基準電流IREFと同じ電流値の電流を出力電流IOUTとして出力する。出力トランジスタM10は,NMOSトランジスタであり,ソースが低電源であるグランドGNDに接続されドレインが出力端子Exに接続される。第1の回路C1は,出力トランジスタM10とゲートおよびソースがそれぞれ共通に接続された第1のトランジスタM11と,高電源である電源VDDとトランジスタM11のドレインとの間に設けられ,電源電圧VDDより第1の電圧VX低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路D1とを有する。トランジスタM11は,NMOSトランジスタである。第2の回路C2は,出力トランジスタM10とゲートおよびソースがそれぞれ共通に接続された第2のトランジスタM12と,電源VDDとトランジスタM12のドレインとの間に設けられ,電源電圧VDDより第2の電圧kVX低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路D2とを有する。トランジスタM12は,NMOSトランジスタである。第2の電圧kVXは,第1の電圧VXのkk>1倍である。第2の複製電流生成回路J2は,トランジスタM12の第2のドレイン電流IM12を第2の比率1で複製した第2の複製電流ICM2を生成する。図中,1の比率で第2のドレイン電流IM12を複製することを左矢印と共に×と記す。基準電流生成回路REFは,電源VDDに接続され,基準電流IREFを生成し,接続ノードQ1に供給する。接続ノードQ1は,基準電流IREFの電流経路と複製電流ICM2の電流経路との接続ノードである。第1の複製電流生成回路J1は,トランジスタM11の第1のドレイン電流IM11を第1の比率kで複製した第1の複製電流ICM1を生成する。図中,kの比率で第1のドレイン電流IM11を複製することを左矢印と共に×1,×と記す。また,出力トランジスタM10のゲートとトランジスタM11,M12のゲートと接続ノードQ1とが接続されている。この接続により,出力トランジスタM10のゲートとトランジスタM11,M12のゲートに接続ノードQ1の電位が印加される。図7は,第1の複製電流生成回路J1,第2の複製電流生成回路J2の一例を示す回路図である。図7の詳細については後述する。図6は,カレントミラー回路5の動作原理を説明するグラフ図である。このグラフ図は,横軸がドレイン電圧VD,縦軸がドレイン電流Idを示す。図5で説明したように,出力トランジスタM10,トランジスタM11,M12のゲートには同電位が印加され,ソースはグランドGNDに接続されている。そのため,出力トランジスタM10,トランジスタM11,M12のドレイン電圧ドレイン電流特性は,図6の特性曲線になる。出力トランジスタM10のドレインに電源VDDが接続されている場合,出力トランジスタM10のドレイン電圧は電源電圧VDDとなる。このとき,出力トランジスタM10のドレイン電流が出力電流IOUTである。また,トランジスタM11の第1のドレイン電圧をVM11とすると,前述したように,ドレイン電圧VM11は,電源電圧VDDより第1の電圧VX低く,VM11=VDDVXである。このとき,トランジスタM11に第1のドレイン電流IM11が流れる。また,トランジスタM12の第2のドレイン電圧をVM12とすると,前述したように,ドレイン電圧VM12は,電源電圧VDDより第2の電圧kVX低く,VM12=VDDkVXである。このとき,トランジスタM12に第2のドレイン電流IM12が流れる。図6に示されるように,ドレイン電圧VDが一定電圧以上では,ドレイン電圧VDの変化に従ってドレイン電流が略線型的に変化する。この特性によれば,出力電流IOUTをドレイン電流IM11,IM12を用いて,外挿による線型近似で次のように予想することができる。IOUT=IM11IM12...式2今,仮にk=2と仮定すると,式2は,IOUT=2IM11IM12となる。さて,図5において,接続ノードQ1に流れ込む電流と,接続ノードQ1から流れ出す電流に着目する。接続ノードQ1に流れ込む電流は,複製電流ICM2=IM12と,基準電流IREFである。また,接続ノードQ1から流れ出す電流は,複製電流ICM1=IM11である。従って,接続ノードQ1において,式3が成立する。IM11=IREFIM12...式3IREFについて整理すると,IREF=IM11IM12...式4が成立する。式2,式4より,IREF=IOUT...式5が成立する。上記の式3,である。第3の比率,第4の比率を変更して,例えば第3の比率を2,第4の比率をkとしてもよく,両比率の積がkであればよい。ドレイン電圧生成回路D1は,第1のマスタトランジスタM21であり,電源電圧VDDからトランジスタM21のゲートソース間電圧分だけ低い電圧VDDVgsを,トランジスタM11のドレイン電圧として生成する。第1のカレントミラー回路CM1は,第1のマスタトランジスタM21と,第1のスレーブトランジスタM22とを有する。トランジスタM21,M22はPMOSトランジスタである。ミラー対を構成するトランジスタM21,M22が,第1のドレイン電流IM11から第3の複製電流ICM3を生成する。複製電流ICM3は,トランジスタM22,M23に流れる電流である。トランジスタM21は,電源VDDとトランジスタM11のドレインとの間に設けられ,ドレインとゲートが接続され,ソースが電源VDDに接続され,ドレインがトランジスタM11のドレインに接続され,ゲートがトランジスタM22のゲートと接続されている。トランジスタM22は,ソースが電源VDDに接続され,ドレインが第2のカレントミラー回路CM2のマスタトランジスタM23のドレインに接続されている。第2のカレントミラー回路CM2は,第2のマスタトランジスタM23と,第2のスレーブトランジスタM24とを有する。トランジスタM23,M24はNMOSトランジスタである。ミラー対を構成するトランジスタM23,M24が,第3の複製電流ICM3から第1の複製電流ICM1を生成する。複製電流ICM1は,トランジスタM24に流れる電流である。トランジスタM23は,トランジスタM22のドレインとグランドGNDとの間に設けられ,ドレインとゲートが接続され,ソースがグランドGNDに接続され,ゲートがトランジスタM24のゲートと接続されている。トランジスタM24は,ドレインが接続ノードQ1に接続され,ソースがグランドGNDに接続される。第2の複製電流生成回路J2は,図5で説明した第2のドレイン電圧生成回路D2を有し,第2のドレイン電流IM12を第2の比率で複製した第2の複製電流ICM2を生成する第3のカレントミラー回路CM3を有する。第2のドレイン電圧生成回路D2は,ドレインとゲートが接続された複数の第3のマスタトランジスタM25,M26を有する。複数の第3のマスタトランジスタM25,M26は,カスコード状に接続される。第2のドレイン電圧生成回路D2は,電源電圧VDDからトランジスタM25,M26のゲートソース間電圧分だけ低い電圧VDD2Vgsを,トランジスタM12のドレイン電圧として生成する。図7の例では,トランジスタM21,M25,M26の閾値電圧が同じであり,前記したkは2となる。第3のカレントミラー回路CM3は,複数の第3のマスタトランジスタM25,M26と,トランジスタM25,M26のゲートとゲートがそれぞれ接続された複数の第3のスレーブトランジスタM27,M28とを有する。トランジスタM25~M28はPMOSトランジスタである。トランジスタM25,M26は,電源VDDとトランジスタM12のドレインとの間に設けられ,トランジスタM25のドレインとゲートが接続され,同じくトランジスタM26のドレインとゲートが接続されている。トランジスタM25,M26はカスコード状に接続され,同じく,トランジスタM27,M28はカスコード状に接続されている。上段のマスタトランジスタM25は,ソースが電源VDDに接続され,ドレインがカスコード状に接続された下段のマスタトランジスタM26のソースに接続される。トランジスタM26のドレインはトランジスタM12のドレインに接続されている。上段のスレーブトランジスタM27は,ソースが電源VDDに接続され,ドレインがカスコード状に接続された下段のスレーブトランジスタM28のソースに接続される。トランジスタM28のドレインは接続ノードQ1に接続されている。この第1のミラー対のトランジスタM25,M27と第2のミラー対のトランジスタM26,M28が,第2のドレイン電流IM12から第2の複製電流ICM2を生成する。トランジスタM21~M28についてはチャネル長を長くすることができるので,第1の複製電流生成回路J1,第2の複製電流生成回路J2は,高精度の複製電流を生成することができる。このように複製電流ICM2の電流経路と複製電流ICM1の電流経路は同一経路に形成され,両経路の接続ノードQ1の下流側に複製電流ICM1の電流経路が設けられている。図8は,基準電流生成回路REFの回路図の一例である。基準電流生成回路REFは,出力端子Exから基準電流IREFを出力する。トランジスタM31,M32のカレントミラー回路のミラー比が1の場合,基準電流IREFの電流値は,バンドギャップリファレンス回路BGRの電圧VBGRを抵抗RREFの抵抗値で除算したものである。トランジスタM31は,PMOSトランジスタであり,ソースは電源VDDに接続され,ドレインが出力端子Exに接続される。トランジスタM32は,PMOSトランジスタであり,ソースは電源VDDに接続され,ドレインがNMOSトランジスタであるトランジスタM33のドレインに接続されている。そして,トランジスタM32のゲートとドレインが接続され,このゲートがトランジスタM31のゲートに接続される。トランジスタM33のソースは,抵抗RREFの一端と接続され,ゲートはアンプAMPの出力端子と接続されている。抵抗RREFの他端はグランドGNDに接続されている。アンプAMPの非反転入力端子端子には,バンドギャップリファレンス回路BGRが生成した電圧VBGRが印加される。反転入力端子-端子には,トランジスタM33と抵抗RREFとの接続ノードの電圧VREFが印加される。基準電流生成回路REFの動作を説明する。回路動作が平衡状態に達していない過渡応答において,基準電流IREFが目標値よりも小さく,電圧VBGRが電圧VREFよりも高い場合は,アンプAMPは,電源電圧VDDに対応するハイレベル側の信号をトランジスタM33のゲートに出力する。すると,電圧VREFが電圧VBGRまで引き上げられ,抵抗RREFを流れる電流が増大する。そして,トランジスタM31,トランジスタM32のゲート電圧が下がり,トランジスタM31,トランジスタM32が強オン状態になる。その結果,基準電流IREFが大きくなる。また,基準電流IREFが目標値よりも大きく,電圧VBGRが電圧VREFよりも低い場合は,アンプAMPは,グランドGNDに対応するローレベル側の信号をトランジスタM33のゲートに出力する。すると,電圧VREFが電圧VBGRまで引き下げられ,抵抗RREFを流れる電流が減少する。そして,トランジスタM31,トランジスタM32のゲート電圧が上がり,トランジスタM31,トランジスタM32が弱オン状態になる。その結果,基準電流IREFが小さくなる。このようにして,基準電流生成回路REFは,一定の基準電流を出力する。図9は,第1の実施の形態におけるカレントミラー回路5の出力電流IOUTと出力トランジスタM10のドレイン電圧との関係,さらに,図1で説明したカレントミラー回路1の出力電流IOUTとトランジスタM2のドレイン電圧との関係を示すグラフである。横軸がドレイン電圧VDを示し,縦軸が出力電流IOUTドレイン電流Idを示す。このとき,出力トランジスタM10のドレインには電源VDDが接続され,出力トランジスタM10のドレイン電圧は電源電圧VDDであるとする。線Li1は,温度が40degCの時のカレントミラー回路5の出力電流IOUTと出力トランジスタM10のドレイン電圧との関係を示し,線Li2は,温度が27degCの時の同出力電流IOUTと同ドレイン電圧との関係を示し,線Li3は,温度が125degCの時の同出力電流IOUTと同ドレイン電圧との関係を示す。また,線Lc1は,温度が40degCの時のカレントミラー回路1の出力電流IOUTとトランジスタM2のドレイン電圧との関係を示し,線Lc2は,温度が27degCの時の同出力電流IOUTと同ドレイン電圧との関係を示し,線Lc3は,温度が125degCの時の同出力電流IOUTと同ドレイン電圧との関係を示す。ここで,出力電流IOUTの目標値は,1mAであるとする。また,カレントミラー回路5は,電源電圧VDDが14V以上で正常に動作するとする。図1のカレントミラー回路1の出力電流IOUTは,線Lc1~Lc3から明らかなように,電源電圧VDDが変動すると,出力電流IOUTも変動する。しかし,図5,図7のカレントミラー回路5の出力電流IOUTは,線Li1~Li3から明らかなように,電源電圧VDD出力トランジスタM10のドレイン電圧が14V以上においても,出力電流IOUTは,目標値を維持している。すなわち,電源電圧VDDが変動した場合でも,出力電流IOUTが変動することがない。以上で説明したように,本実施の形態のカレントミラー回路5においては,出力電流IOUTが基準電流IREFと等しくなるように出力トランジスタM10のゲートが駆動される。その結果,カレントミラー回路5は,たとえ電源電圧VDDが変動しても,基準電流IREFと等しい出力電流IOUTを出力することができる。また,カレントミラー回路5では,出力トランジスタM10にはトランジスタがカスコード接続されていない。そのため,図3で説明したように出力端子Exの電圧の最小値が高くならない。さらに,カレントミラー回路5は,図6のグラフ,で説明したように,NMOSトランジスタであるトランジスタM11,M12の特性のみに依存して出力電流IOUTを外挿による線型近似で予想し,出力電流IOUTの変動を抑制補償している。つまり,カレントミラー回路5は,例えばPMOSトランジスタや抵抗素子などの他の素子の特性に依存して出力電流IOUTの変動を抑制していない。このため,プロセスばらつきや温度変動の影響を受けづらい優位性がある。図10は,第1の実施の形態のカレントミラー回路5を適用した高周波の増幅回路の回路図である。増幅回路10は,図5で説明したカレントミラー回路5と,出力トランジスタM10のドレインと電源VDDとの間に設けられたインダクタLを有する。インダクタLは,一端が電源VDDに接続され,他端が出力トランジスタM10のドレインに接続される。増幅回路10は,インダクタLと出力トランジスタM10のドレインとの接続ノードを出力端子Exとする。増幅回路10は,入力信号VINを出力トランジスタM10のゲートに入力し,出力トランジスタM10の導通状態を変化させることにより,出力端子Exから増幅信号VOUTを出力する。増幅回路10においても,前述したように,出力端子Exの電圧の最小値が高くならない。その結果,図2の増幅回路2の構成と同様の大きな振幅を有する交流信号増幅信号を扱うことができる。そのため,電源電圧を変動させて,消費電力を効率よく最適化することができる。第2の実施の形態図11は,第2の実施の形態のカレントミラー回路の回路図である。カレントミラー回路11のトランジスタM41のドレインに設けられた出力端子Exには,図1で説明したカレントミラー回路1のトランジスタM1のドレインが接続されている。カレントミラー回路11は,例えば図1のカレントミラー回路1に設けられた基準電流生成回路REFの基準電流IREFの代わりに,制御電流ICONTをカレントミラー回路1’に供給する。このとき,カレントミラー回路1’は,図11に示した基準電流生成回路REFが生成する基準電流IREFと同じ電流値の電流を出力電流IOUTとして出力する。なお,出力端子Exに接続されているカレントミラー回路1’は,例示である。出力トランジスタM41は,PMOSトランジスタであり,ソースが電源VDDに接続されドレインが出力端子Exに接続されている。出力トランジスタM41のドレイン電流が,制御電流ICONTである。第4のトランジスタM42は,PMOSトランジスタであり,出力トランジスタM41とゲートおよびソースがそれぞれ共通に接続されている。そのため,トランジスタM42のドレイン電流は,制御電流ICONTである。第3のトランジスタM43は,NMOSトランジスタであり,トランジスタM42のドレインとグランドGNDとの間に設けられ,ドレインとゲートが接続され,ドレインがトランジスタM42のドレインに接続され,ソースがグランドGNDに接続されている。第1の回路C11は,トランジスタM43とゲートおよびソースがそれぞれ共通に接続された第1のトランジスタM45と,電源VDDとトランジスタM45のドレインとの間に設けられ,電源電圧VDDより第1の電圧VX低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路D11とを有する。トランジスタM45は,NMOSトランジスタである。第2の回路C12は,トランジスタM43とゲートおよびソースがそれぞれ共通に接続された第2のトランジスタM44と,電源VDDと第2のトランジスタM44のドレインとの間に設けられ,電源電圧VDDより第2の電圧kVX低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路D12とを有する。トランジスタM44は,NMOSトランジスタである。第2の電圧は,第1の電圧のkk>1倍である。第1の複製電流生成回路J11は,トランジスタM45の第1のドレイン電流IM45を第1の比率kで複製した第1の複製電流ICM11を生成する。図中,kの比率で第1のドレイン電流IM45を複製することを左矢印と共に×kと記す。基準電流生成回路REFは,複製電流生成回路J11とグランドGNDとの間に設けられ,接続ノードQ11から供給された電流に基づき一定の基準電流IREFを生成し,グランドGNDに出力する。接続ノードQ11は,基準電流生成回路REFの入力電流経路と複製電流ICM11の電流経路との接続ノード,すなわち複製電流生成回路J11と基準電流生成回路REFとの接続ノードである。第2の複製電流生成回路J12は,トランジスタM44の第2のドレイン電流IM44を第2の比率1で複製した第2の複製電流ICM22を生成する。図中,1の比率で第2のドレイン電流IM44を複製することを左矢印と共に×1,×と記す。また,出力トランジスタM41のゲートとトランジスタM42のゲートと接続ノードQ11とが接続されている。この接続により,出力トランジスタM41のゲートとトランジスタM42のゲートには接続ノードQ11の電位が印加される。図12は,第1の複製電流生成回路J11,第2の複製電流生成回路J12の一例を示す回路図である。図12の詳細については後述する。カレントミラー回路11の動作原理を図6のグラフを参照しながら説明する。出力トランジスタM41,トランジスタM42のゲートには同電位が印加され,ソースは電源VDDに接続されている。従って,トランジスタM42と接続されたトランジスタM43のドレイン電流,出力トランジスタM41と接続されたトランジスタM1のドレイン電流は,同じ制御電流ICONTである。そして,トランジスタM43,トランジスタM1は,ドレインとゲートとが接続されているので,トランジスタM43,トランジスタM1のゲート電圧は等しい。従って,トランジスタM1とゲートが共通接続されているトランジスタM2のゲート電圧は,トランジスタM43とゲートが共通接続されているトランジスタM44,M45のゲート電圧と等しい。そして,トランジスタM2について,例えばカレントミラー回路1’を増幅器に適用する場合を想定して,トランジスタM2のドレインに電源電圧VDDを印加する。この場合,図6で説明した出力電流IOUTに,トランジスタM2のドレイン電流出力電流IOUTを対応付けることができる。また,前述したように,トランジスタM43~M45のゲートには,同電圧が印加される。トランジスタM45のドレイン電圧をVM45とすると,前述したように,ドレイン電圧VM45は,電源電圧VDDより第1の電圧VX低く,図6で説明したドレイン電圧VM11と対応付けることができる。このとき,トランジスタM45にドレイン電流IM45が流れる。ドレイン電流IM45は,図6で説明したドレイン電流IM11と対応付けることができる。また,トランジスタM44のドレイン電圧をVM44とすると,前述したように,ドレイン電圧VM44は,電源電圧VDDより第2の電圧kVX低く,図6で説明したドレイン電圧VM12と対応付けることができる。このとき,トランジスタM44にドレイン電流IM44が流れる。ドレイン電流IM44は,図6で説明したドレイン電流IM12と対応付けることができる。その結果,図6で説明したように,出力電流IOUTの値をドレイン電流IM44,IM45を用いて,外挿による線型近似で次のように予想することができる。IOUT=IM45IM44...式2’今,仮にk=2と仮定すると,式2は,IOUT=2IM45IM44となる。さて,図11において,接続ノードQ11に流れ込む電流と,接続ノードQ11から流れ出す電流に着目する。接続ノードQ11に流れ込む電流は,ドレイン電流IM45の複製電流ICM11である。また,接続ノードQ1から流れ出す電流は,基準電流生成回路REFの基準電流IREFとドレイン電流IM44の複製電流ICM22である。従って,接続ノードQ11において,式3’が成立する。IM45=IREFIM44...式3’IREFについて整理すると,IREF=IM45IM44...式4’が成立する。式2’,式4’より,IREF=IOUT...式5が成立する。上記の式3’,である。第3の比率,第4の比率を変更して,例えば第3の比率を2,第4の比率を1としてもよく,両比率の積がkであればよい。第2のドレイン電圧生成回路D12は,ドレインとゲートが接続された複数の第2のマスタトランジスタM53,M54を有する。複数の第2のマスタトランジスタM53,M54は,カスコード状に接続される。第2のドレイン電圧生成回路D12は,電源電圧VDDからトランジスタM53,M54のゲートソース間電圧分だけ低い電圧VDD2Vgsを,トランジスタM44のドレイン電圧として生成する。図12の例では,トランジスタM51,M53,M54の閾値電圧が同じであり,前記したkは2となる。カレントミラー回路CM12は,複数の第2のマスタトランジスタM53,M54と,複数の第2のマスタトランジスタM53,M54のゲートとゲートがそれぞれ接続された複数の第2のスレーブトランジスタM55,M56とを有する。トランジスタM53~M56は,PMOSトランジスタである。トランジスタM53,M54は,電源VDDとトランジスタM44のドレインとの間に設けられ,トランジスタM53のドレインとゲートが接続され,同じくトランジスタM54のドレインとゲートが接続されている。トランジスタM53,M54はカスコード状に接続され,同じく,トランジスタM55,M56はカスコード状に接続されている。カスコード状に接続された上段のマスタトランジスタM53は,ソースが電源VDDに接続され,ドレインがカスコード状に接続された下段のマスタトランジスタM54のソースに接続される。トランジスタM54のドレインは第2のトランジスタM44のドレインに接続されている。カスコード状に接続された上段のスレーブトランジスタM55は,ソースが電源VDDに接続され,ドレインがカスコード状に接続された下段のスレーブトランジスタM56のソースに接続される。トランジスタ56のドレインはマスタトランジスタM57のドレインに接続されている。この第1のミラー対のトランジスタM53,M55と第2のミラー対のトランジスタM54,M56が,第2のドレイン電流IM44から第3の複製電流ICM33を生成する。カレントミラー回路CM13は,第3のマスタトランジスタM57と,第3のマスタトランジスタM57のゲートとゲートが接続された第3のスレーブトランジスタM58とを有する。トランジスタM57,M58は,NMOSトランジスタである。トランジスタM57は,トランジスタM56とグランドGNDとの間に設けられ,ドレインとゲートとが接続され,ドレインがトランジスタM56のドレインに接続され,ソースがグランドGNDに接続される。トランジスタM58は,ドレインが接続ノードQ11に接続され,ソースがグランドGNDに接続される。このミラー対のトランジスタM57,M58が,第3のドレイン電流ICM33から第2の複製電流ICM22を生成する。複製電流ICM22は,トランジスタM58に流れる電流である。トランジスタM51~M58についてはチャネル長を長くすることができるので,第1の複製電流生成回路J11,第2の複製電流生成回路J12は,高精度の複製電流を生成することができる。このように複製電流ICM11の電流経路と複製電流ICM22の電流経路は同一経路に形成され,両経路の接続ノードQ11の下流側に複製電流ICM22の電流経路が設けられている。なお,第1の複製電流生成回路J11,第2の複製電流生成回路J12は,例示である。出力端子Exに接続される第4のカレントミラー回路1’は,出力端子ExとグランドGNDとの間に設けられ,ドレインとゲートが接続された第4のマスタトランジスタM1と,電源VDDとグランドGNDとの間に設けられ,トランジスタM1とゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタM2とを有する。なお,カレントミラー回路1’は例示である。図13は,第2の実施の形態のカレントミラー回路11を適用した高周波の増幅回路の回路図である。増幅回路13は,図11で説明したカレントミラー回路11と,カレントミラー回路1’と,トランジスタM2のドレインと電源VDDとの間に設けられたインダクタLを有する。増幅回路13は,インダクタLとトランジスタM2のドレインとの接続ノードを出力端子Ex’とする。増幅回路13は,入力信号VINをトランジスタM2のゲートに入力し,トランジスタM2の導通状態を変化させることにより,出力端子Ex’から増幅信号VOUTを出力する。増幅回路13においても,前述したように,出力端子Ex’の電圧の最小値が高くならない。その結果,図2の増幅回路2の構成と同様の大きな振幅を有する交流信号扱うことができる。そのため,電源電圧を変動させて,消費電力を効率よく最適化することができる。以上の実施の形態をまとめると,次の付記のとおりである。ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと,前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,基準電流を生成する基準電流生成回路と,前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と,前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ,前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し,前記出力トランジスタのゲートと前記第1,第2のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。付記1において,前記第2の電圧は,前記第1の電圧のk倍であり,前記第1の比率は,kであり,前記第2の比率は,1であるカレントミラー回路。付記2において,前記第1の複製電流生成回路は,前記第1のドレイン電圧生成回路を有し,前記第1のドレイン電流を第3の比率で複製した第3の複製電流を生成する第1のカレントミラー回路と,前記第3の複製電流を第4の比率で複製して前記第1の複製電流を生成する第2のカレントミラー回路とを有し,前記第2の複製電流生成回路は,前記第2のドレイン電圧生成回路を有し,前記第2のドレイン電流を前記第2の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。付記2において,前記第1の複製電流生成回路は,前記高電源と前記第1のトランジスタのドレインとの間に設けられ,ドレインとゲートが接続された第1のマスタトランジスタと,前記第1のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のスレーブトランジスタと,前記第1のスレーブトランジスタのドレインと前記低電源との間に設けられ,ドレインとゲートとが接続された第2のマスタトランジスタと,前記第2のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続され,ドレインが前記接続ノードに接続された第2のスレーブトランジスタとを有し,前記第2の複製電流生成回路は,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,ドレインとゲートが接続された複数の第3のマスタトランジスタと,前記複数の第3のマスタトランジスタのゲートとゲートがそれぞれ接続された複数の第3のスレーブトランジスタとを有し,前記複数の第3のマスタトランジスタ,前記複数の第3のスレーブトランジスタはカスコード状に接続され,前記カスコード状に接続された下段の第3のマスタトランジスタのドレインが前記第2のトランジスタのドレインに接続され,前記カスコード状に接続された下段の第3のスレーブトランジスタのドレインが前記接続ノードに接続されたカレントミラー回路。付記4において,前記出力トランジスタ,前記第1,第2のトランジスタは,NMOSトランジスタであり,前記第1,第3のマスタトランジスタ,前記第1,第3のスレーブトランジスタは,PMOSトランジスタであり,前記第2のマスタトランジスタ,前記第2のスレーブトランジスタは,NMOSトランジスタであるカレントミラー回路。付記1のカレントミラー回路と,前記高電源と前記出力トランジスタのドレインとの間に設けられたインダクタとを有し,前記出力トランジスタのゲートに入力信号を印加する増幅回路。ソースが高電源に接続されドレインが出力端子に接続された出力トランジスタと,前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第4のトランジスタと,前記第4のトランジスタのドレインと低電源との間に設けられ,ドレインとゲートが接続された第3のトランジスタと,前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,前記高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路と,前記第1の複製電流生成回路と前記低電源との間に設けられ,基準電流を生成する基準電流生成回路と,前記第1の複製電流生成回路と前記基準電流生成回路との接続ノードと前記低電源との間に設けられ,前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路とを有し,前記出力トランジスタのゲートと前記第4のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。付記7において,前記第2の電圧は,前記第1の電圧のk倍であり,前記第1の比率は,kであり,前記第2の比率は,1であるカレントミラー回路。付記8において,前記第1の複製電流生成回路は,前記第1のドレイン電圧生成回路を有し,前記第1のドレイン電流を前記第1の比率で複製して前記第1の複製電流を生成する第1のカレントミラー回路を有し,前記第2の複製電流生成回路は,前記第2のドレイン電圧生成回路を有し,前記第2のドレイン電流を第3の比率で複製した第3の複製電流を生成する第2のカレントミラー回路と,前記第3の複製電流を第4の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。付記8において,前記第1の複製電流生成回路は,前記高電源と前記第1のトランジスタのドレインとの間に設けられ,ドレインとゲートが接続された第1のマスタトランジスタと,前記第1のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続され,ドレインが前記接続ノードに接続された第1のスレーブトランジスタを有し,前記第2の複製電流生成回路は,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,ドレインとゲートが接続された複数の第2のマスタトランジスタと,前記複数の第2のマスタトランジスタのゲートとゲートがそれぞれ接続された複数の第2のスレーブトランジスタと,さらに,前記複数のスレーブトランジスタと前記低電源との間に設けられ,ドレインとゲートとが接続された第3のマスタトランジスタと,前記第3のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第3のスレーブトランジスタとを有し,前記複数の第2のマスタトランジスタ,前記複数の第2のスレーブトランジスタはカスコード状に接続され,前記カスコード状に接続された下段の第2のマスタトランジスタのドレインは前記第2のトランジスタのドレインに接続され,前記カスコード状に接続された下段の第2のスレーブトランジスタのドレインは前記第3のマスタトランジスタのドレインに接続され,前記第3のスレーブトランジスタのドレインは前記接続ノードに接続されたカレントミラー回路。付記10において,前記出力トランジスタ,第4のトランジスタは,PMOSトランジスタであり,前記第1~第3のトランジスタは,NMOSトランジスタであり,前記第1,第2のマスタトランジスタ,前記第1,第2のスレーブトランジスタは,PMOSトランジスタであり,前記第3のマスタトランジスタ,前記第3のスレーブトランジスタは,NMOSトランジスタであるカレントミラー回路。付記9において,さらに,前記出力端子と前記低電源との間に設けられ,ドレインとゲートが接続された第4のマスタトランジスタと,前記高電源と前記低電源との間に設けられ,前記第4のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタとを有する第4のカレントミラー回路を有するカレントミラー回路。付記12のカレントミラー回路と,前記高電源と前記第4のスレーブトランジスタのドレインとの間に設けられたインダクタとを有し,前記第4のスレーブトランジスタのゲートに入力信号を印加する増幅回路。"