第1配線と、第2配線と、前記第1配線と前記第2配線との間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、選択メモリセルに接続された選択第1配線に第1電圧を印加するとともに、前記選択メモリセルに接続された選択第2配線に前記第1電圧より電圧値の低い第2電圧を印加する電圧印加動作を行うように構成された制御回路とを備え、前記制御回路は、前記第2電圧の電圧値を複数の異なる電圧値から選択して、前記第2電圧を出力可能に構成され、前記制御回路は、前記選択メモリセルの抵抗値に基づき前記第2電圧の電圧値を選択して、前記第2電圧を出力可能に構成され、前記制御回路は、前記選択第1配線に第1の読み出し電圧を印加するとともに、前記選択第2配線に前記第1の読み出し電圧より電圧値の低い第2の読み出し電圧を印加し、前記選択メモリセルに流れるセル電流と所定の判定値とを比較して、前記選択メモリセルの抵抗値を読み出す抵抗値判定動作を行うように構成され、前記制御回路は、前記第1の読み出し電圧及び前記第2の読み出し電圧の一方又は両方を変更して前記抵抗値判定動作を複数回実行するように構成され、前記制御回路は、前記電圧印加動作毎に所定のステップアップ値だけ前記第1電圧の電圧値を上昇させることを特徴とする不揮発性半導体記憶装置。第1配線と、第2配線と、前記第1配線と前記第2配線との間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、選択メモリセルに接続された選択第1配線に第1電圧を印加するとともに、前記選択メモリセルに接続された選択第2配線に前記第1電圧より電圧値の低い第2電圧を印加する電圧印加動作を行うように構成された制御回路とを備え、前記制御回路は、前記第2電圧の電圧値を複数の異なる電圧値から選択して、前記第2電圧を出力可能に構成されていることを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記選択メモリセルの抵抗値に基づき前記第2電圧の電圧値を選択して、前記第2電圧を出力可能に構成されていることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記選択第1配線に第1の読み出し電圧を印加するとともに、前記選択第2配線に前記第1の読み出し電圧より電圧値の低い第2の読み出し電圧を印加し、前記選択メモリセルに流れるセル電流と所定の判定値とを比較して、前記選択メモリセルの抵抗値を読み出す抵抗値判定動作を行うように構成され、前記制御回路は、前記第1の読み出し電圧及び前記第2の読み出し電圧の一方又は両方を変更して前記抵抗値判定動作を複数回実行するように構成されていることを特徴とする請求項2又は3記載の不揮発性半導体記憶装置。前記制御回路は、前記選択第1配線に第1の読み出し電圧を印加するとともに、前記選択第2配線に前記第1の読み出し電圧より電圧値の低い第2の読み出し電圧を印加し、前記選択メモリセルに流れるセル電流と所定の判定値とを比較して、前記選択メモリセルの抵抗値を読み出す抵抗値判定動作を行うように構成され、前記制御回路は、前記判定値を変更して前記抵抗値判定動作を複数回実行するように構成されていることを特徴とする請求項2又は3記載の不揮発性半導体記憶装置。前記制御回路は、前記電圧印加動作毎に所定のステップアップ値だけ前記第1電圧の電圧値を上昇させることを特徴とする請求項2乃至5のいずれか記載の不揮発性半導体記憶装置。以下に記載の発明の実施の形態は、動作時に、可変抵抗素子の抵抗値のばらつきを抑制することのできる不揮発性半導体記憶装置を提供するものである。一の実施の形態に係る不揮発性半導体記憶装置は、第1配線と、第2配線と、第1配線と第2配線との間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、選択メモリセルに接続された選択第1配線に第1電圧を印加するとともに、選択メモリセルに接続された選択第2配線に第1電圧より電圧値の低い第2電圧を印加する電圧印加動作を行うように構成された制御回路とを備える。制御回路は、第2電圧の電圧値を複数の異なる電圧値から選択して、第2電圧を出力可能に構成されている。次に、本発明の実施の形態を、図面を参照して詳細に説明する。[第1の実施の形態][全体構成]図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。この不揮発性メモリは、可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。データ入出力バッファ4は、外部のホスト9にI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホスト9からデータ入出力バッファ4に供給されたコマンドは、コマンドインターフェイス6に送られる。コマンドインターフェイス6は、ホスト9からの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホスト9からのコマンドをコマンドインターフェイス6を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト9は、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン7によって電圧生成回路10が制御される。この制御により、電圧生成回路10は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のシリコン基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。[メモリセルアレイ及びその周辺回路]図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI-I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0~WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0~BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。なお、図2~図4では、3本のワード線WL及び3本のビット線BLのみが図示されているが、3本より大きい数のワード線WL及びビット線BLが1つのメモリセルアレイ中に含まれてもよいことは言うまでもない。[メモリセルMC]メモリセルMCは、例えば図3に示すように、可変抵抗素子VRとダイオードDIの直列接続回路で構成される。電極EL1~EL3の電極の材料としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN、W等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。[ダイオードDI]メモリセルMCにおいて、可変抵抗素子VRと直列にダイオードDIを接続することにより、メモリセルMCに整流機能を持たせることができる。ダイオードDIとしては、例えばp型層及びn型層を備えるPN接合ダイオードが用いられる。また、ダイオードDIとして、PN接合ダイオードのほかに、ショットキーダイオード、PINダイオード等の各種ダイオード等を用いることもできる。なお、可変抵抗素子VRが整流機能を内蔵していればダイオードDIはなくても構わない。[可変抵抗素子VR]可変抵抗素子VRとしては、電圧印加によって電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものが用いられる。可変抵抗素子VRとしては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、固体電解質の性質を有するCBRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電RAMPFRAMのメモリ素子、電圧印加によって抵抗変化を起こすReRAM素子等が挙げられる。可変抵抗素子VRの一例として、電圧印加によって抵抗変化を起こすReRAM素子について説明する。図4は、電圧印加によって抵抗変化を起こすReRAM素子の電流-電圧特性を示す図である。可変抵抗素子VRは、異なる抵抗状態によってデータを記憶する。以下では、可変抵抗素子が高抵抗状態である場合のメモリセルMCの状態をリセット状態、可変抵抗素子が低抵抗状態である場合のメモリセルMCの状態をセット状態と呼ぶ。また、リセット状態のメモリセルMCをセット状態に遷移させる動作をセット動作、セット状態のメモリセルMCをリセット状態に遷移させる動作をリセット動作と呼ぶ。この可変抵抗素子VRは、図4に示すように、印加電圧の方向によって電流-電圧特性が非対称となる性質であり、整流機能を有している。リセット状態のメモリセルMCに対して順方向に電圧を印加した場合、印加電圧が0V近傍からセット電圧Vsetまでの範囲では、メモリセルMCはリセット状態のままであり、メモリセルMCに流れるセル電流は印加電圧の変化に応じて可逆的に変化する矢印a0。そして、印加電圧がセット電圧Vset以上になると、メモリセルMCの状態は、リセット状態からセット状態に非可逆的に遷移するセット動作矢印a1。リセット状態からセット状態に遷移するセット電圧Vsetの値は、可変抵抗素子VR毎に異なる。一方、セット状態のメモリセルMCに対して順方向に電圧を印加した場合、メモリセルMCに流れるセル電流は印加電圧の変化に応じて可逆的に変化する矢印a2。しかし、セット状態のメモリセルMCは、順方向の電圧である限り、印加電圧を大きくしていってもリセット状態に遷移しない。セット状態のメモリセルMCに逆方向に電圧を印加した場合、印加電圧が0Vからリセット電圧Vresetまでの範囲では、メモリセルMCはセット状態のままであり、メモリセルMCに流れるセル電流は印加電圧の変化に応じて可逆的に変化する矢印a3。そして、印加電圧がリセット電圧Vreset以下になると、メモリセルMCの状態は、セット状態からリセット状態に非可逆的に遷移するリセット動作。セット状態からリセット状態に遷移するセット電圧Vresetの値は、可変抵抗素子VR毎に異なる。リセット状態のメモリセルMCに逆方向に電圧を印加した場合、メモリセルMCに流れるセル電流は印加電圧の変化に応じて可逆的に変化する矢印a3。しかし、リセット状態のメモリセルMCは、逆方向の電圧である限り、印加電圧を大きくしていってもセット状態に遷移しない。[メモリセルアレイの変形例]また、図5に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図6は、図5のII-II’断面を示す断面図である。図示の例は、セルアレイ層MA0~MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0、MC1で共有され、ビット線BL1iがその上下のメモリセルMC1、MC2で共有され、ワード線WL1jがその上下のメモリセルMC2、MC3で共有されている。また、このような配線/セル/配線/セルの繰り返しではなく、配線/セル/配線/層間絶縁膜/配線/セル/配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ1は、幾つかのメモリセル群MATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、メモリセル群MAT毎、又はセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線BLで共有することも可能である。[メモリセルアレイ及びその周辺回路]図7は、メモリセルアレイ1及びその周辺回路の回路図である。ここでは、説明を簡単にするため、積層構造のうちの1層を例として説明を進める。また、図7では、メモリセルMCを可変抵抗素子VRとダイオードDIとを直列接続したものとして表示している。しかし、上述のように、可変抵抗素子VRが整流機能を内蔵していれば、ダイオードDIは省略可能である。図7において、メモリセルMCを構成するダイオードDIのアノードはワード線WLに接続され、カソードは可変抵抗素子VRを介してビット線BLに接続されている。各ワード線WLの一端はロウ制御回路3の一部である選択回路3aに接続されている。また、各ビット線BLの一端はカラム制御回路2の一部である選択回路2aに接続されている。選択回路3aは、ワード線WL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP1及び選択NMOSトランジスタQN1からなる。選択PMOSトランジスタQP1のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線WDSに接続されている。選択NMOSトランジスタQN1のソースは、低電位電源Vssに接続されている。トランジスタQP1、QN1の共通ドレインは、ワード線WLに接続され、共通ゲートには、各ワード線WLを選択するワード線選択信号WSii=0~2が供給されている。また、選択回路2aは、ビット線BL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP0及び選択NMOSトランジスタQN0からなる。選択PMOSトランジスタQP0のソースは、高電位電源Vccに接続されている。選択NMOSトランジスタQN0のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線BDSに接続されている。トランジスタQP0、QN0の共通ドレインは、ビット線BLに接続され、共通ゲートには、各ビット線BLを選択するビット線選択信号BSii=0~2が供給されている。[不揮発性半導体記憶装置の動作]次に、本実施の形態の不揮発性半導体記憶装置のセット動作について説明する。図8は、本実施の形態の不揮発性半導体記憶装置のセット動作時におけるワード線WL及びビット線BLに印加される電圧を示す図である。図9は、本実施の形態の不揮発性半導体記憶装置のセット動作時におけるメモリセルMCの電流-電圧特性を示す図である。上述のように、セット動作は、高抵抗状態リセット状態のメモリセルMCに対してセット電圧Vsetを印加することにより行われる。図8は、ワード線WL1及びビット線BL1、BL2を選択して、メモリセルMC11、MC12にセット動作を行う例を示している。図8に示すように、選択ワード線WL1には、セット電圧Vsetが印加され、非選択ワード線WL0、WL2には、非選択ワード線電圧例えば0Vが印加される。また、選択ビット線BL1、BL2には、選択ビット線電圧例えば0Vが印加され、非選択ビット線BL0には、非選択ビット線電圧例えば2Vが印加される。図8に示す電圧印加動作により、選択メモリセルMC11、MC12には、セット電圧Vsetが印加される。その結果、可変抵抗素VRの抵抗値が変化する。選択メモリセルMCは、セット電圧Vsetの印加後に行われる抵抗値判定動作により、抵抗値が所定の値まで低下したか否かが判定される。選択メモリセルMCの抵抗値判定動作には、例えばカラム制御回路2内に設けられるセンスアンプが用いられる。選択メモリセルMCの抵抗値判定動作では、所定の電圧を選択メモリセルMCに印加した際に選択メモリセルMCを介してビット線BLに流れるセル電流Icellが、判定値Ith_setを超えるか否かを判定することができる。判定値Ith_setを超えるセル電流Icellが流れる選択メモリセルMCは、可変抵抗素子VRが低抵抗状態セット状態に遷移したと判定される。なお、セット電圧Vsetは、印加動作を繰り返す毎に電圧値を変更することができる。例えば、ある回のセット電圧Vsetの印加でも選択メモリセルMCの可変抵抗素子VRの抵抗値が所定の値まで変化しなかった場合、セット電圧Vsetの電圧値を所定のステップアップ値だけ増加させて再度セット電圧Vsetを印加することができる。ここで、本実施の形態のセット動作においては、選択メモリセルMCの抵抗値が所定の値まで変化した場合、選択ビット線BLに印加する電圧値を変更する。図8は、選択メモリセルMC12の抵抗値が所定の値まで変化し、選択ビット線BL2の電圧を変更例えば、0Vから0.2Vへした例を示している。次に、図9を参照して、選択ビット線BLに印加する電圧値を変更するための条件について説明する。図9の横軸はセット電圧Vsetの電圧値を示しており、縦軸は選択メモリセルMCの抵抗値判定動作の際にビット線BLへと流れるセル電流Icellの値を示している。図9のドットは、複数回印加されるセット電圧Vsetの値と、選択メモリセルMCの抵抗値判定動作の際に選択メモリセルMCを流れる電流値Icellとの間の関係を示している。セット動作時には、セット電圧Vsetの印加に従い、選択メモリセルMC11、MC12の抵抗値が減少する。図9に示すように、選択ワード線WL1にセット電圧Vset、選択ビット線BL1、BL2に電圧0Vが印加されている場合、ビット線電圧0Vの場合の電流-電圧特性に従って、選択メモリセルMC11、MC12の抵抗値が変化し、セル電流Icellの値が変化する。上述のように、選択メモリセルMCの抵抗値判定動作において、セル電流Icellの値が所定の判定値Ith_setを超えた場合、選択メモリセルMCの抵抗状態が低抵抗状態に遷移したと判定され、セット動作が終了する。ここで、本実施の形態の選択メモリセルMCの抵抗値判定動作では、判定値Ith_setに加えて、判定値Ith_set_lIth_set_l<Ith_setが設定される。本実施の形態のセット動作では、選択メモリセルMCの抵抗値判定動作において、セル電流Icellが判定値Ith_set_lを超え、且つ判定値Ith_set以下の場合に、ビット線電圧を0Vから0.2Vへと変更する。図8に示すように選択ビット線BL2の電圧が0.2Vに変更された場合、その後のセット電圧Vsetの印加動作では、選択メモリセルMC12にはセット電圧Vsetより0.2Vだけ小さい電圧が印加される。この場合、図9に示すビット線電圧0.2Vの場合の電流-電圧特性に従って、選択メモリセルMC12の抵抗値が変化し、セル電流Icellの値が変化する。このように、本実施の形態のセット動作においては、選択メモリセルMCの抵抗値判定動作の際に選択メモリセルMCに流れる電流値に基づき、ビット線BLに印加する電圧の値を複数の異なる電圧値から選択し、変更する。[効果]図9に示すように、選択メモリセルMCの抵抗値判定動作の際のセル電流Icellの値が、判定値Ith_set_lを超え、且つ判定値Ith_set以下の場合、選択メモリセルMCはセット状態に遷移する直前である。このときビット線電圧を0Vとしてセット電圧Vsetを印加すると、ビット線電圧0Vの場合の電流-電圧特性に従って抵抗値が変化し、セット動作後の選択メモリセルのセル電流Icellの値は判定値Ith_setを大きく超える図9の符号X。セット動作完了時に、メモリセルMCに流れるセル電流Icellの値が判定値Ith_set近傍にあるメモリセルMCと、判定値Ith_setを大きく超えるメモリセルMCとでは、可変抵抗素子VRの抵抗値が大きくばらついてしまい、その後の、データ読み出し時に不具合が生じるおそれがある。しかし、本実施の形態に係る不揮発性半導体記憶装置は、選択メモリセルMCの抵抗値判定動作の際のセル電流Icellの値が、判定値Ith_set_lを超え、且つ判定値Ith_set以下の場合、ビット線BLに印加する電圧の値を変更している。その結果、次のセット電圧Vsetの印加動作では、ビット線電圧0.2Vの場合の電流-電圧特性に従って、選択メモリセルMCの抵抗値が変化し、セル電流Icellの値が大きく変化することがない。従って、セット動作完了時に、メモリセルMCに流れるセル電流Icellが判定値Ith_setを大きく超えることがない。本実施の形態に係る不揮発性半導体記憶装置によれば、セット動作後の可変抵抗素子VRの抵抗値のばらつきを抑制することができる。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図10及び図11を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第2の実施の形態に係る不揮発性半導体記憶装置は、選択ビット線BLの電圧を変更するための判定値の数が、第1の実施の形態と異なる。図10は、本実施の形態の不揮発性半導体記憶装置のセット動作時におけるワード線WL及びビット線BLに印加される電圧を示す図である。図11は、本実施の形態の不揮発性半導体記憶装置のセット動作時におけるメモリセルMCの電流-電圧特性を示す図である。本実施の形態のセット動作においては、選択メモリセルMCの抵抗値が所定の値まで変化した場合、選択ビット線BLに印加する電圧値を変更する。図10は、選択メモリセルMC12の抵抗値が所定の値まで変化した後に、選択ビット線BL2の電圧を変更例えば、0Vから0.1Vへし、選択メモリセルMC12の抵抗値が更に変化した後には、選択ビット線BL2の電圧を変更例えば、0.1Vから0.2Vへした例を示している。次に、図11を参照して、選択ビット線BLに印加する電圧値を変更するための条件について説明する。本実施の形態の選択メモリセルMCの抵抗値判定動作では、判定値Ith_setに加えて、判定値Ith_set_l1、Ith_set_l2の2つの判定値が設定されるIth_set_l1<Ith_set_l2<Ith_set。本実施の形態のセット動作では、選択メモリセルMCの抵抗値判定動作において、セル電流Icellが判定値Ith_set_l1を超え、且つ判定値Ith_set_l2以下の場合に、ビット線電圧を0Vから0.1Vへと変更する。また、本実施の形態のセット動作では、選択メモリセルMCの抵抗値判定動作において、セル電流Icellが判定値Ith_set_l2を超え、且つ判定値Ith_set以下の場合に、ビット線電圧を0.1Vから0.2Vへと変更する。選択ビット線BL2の電圧が0.1V又は0.2Vに変更された場合、その後のセット電圧Vsetの印加動作では、選択メモリセルMC12にはセット電圧Vsetより0.2Vだけ小さい電圧が印加される。この場合、図11に示すように、それぞれビット線電圧0.1V又は0.2Vの場合の電流-電圧特性に従って、選択メモリセルMC12の抵抗値が変化し、セル電流Icellの値が変化する。このように、本実施の形態のセット動作においては、選択メモリセルMCの抵抗値判定動作の際に選択メモリセルMCに流れる電流値に基づき、ビット線BLに印加する電圧の値を複数の異なる電圧値から選択し、変更する。[効果]本実施の形態に係る不揮発性半導体記憶装置は、選択メモリセルMCの抵抗値判定動作の際のセル電流Icellの値が、判定値Ith_set_l1を超えた場合、又は、判定値Ith_set_l2を超えた場合、ビット線BLに印加する電圧の値を変更している。その結果、選択メモリセルMCの抵抗値の減少にあわせて、選択メモリセルMCに印加される電圧を減少させることができる。その結果、セット動作完了時に、メモリセルMCに流れるセル電流Icellが判定値Ith_setを大きく超えることがない。本実施の形態に係る不揮発性半導体記憶装置によれば、セット動作後の可変抵抗素子VRの抵抗値のばらつきを抑制することができる。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図12及び図13を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第1及び第2の実施の形態では、セット動作時における電圧印加動作を説明した。これに対し、本実施の形態では、リセット動作における電圧印加動作を説明する。[不揮発性半導体記憶装置の動作]本実施の形態の不揮発性半導体記憶装置のリセット動作について説明する。図12は、本実施の形態の不揮発性半導体記憶装置のリセット動作時におけるワード線WL及びビット線BLに印加される電圧を示す図である。図13は、本実施の形態の不揮発性半導体記憶装置のリセット動作時におけるメモリセルMCの電流-電圧特性を示す図である。上述のように、リセット動作は、低抵抗状態セット状態のメモリセルMCに対してセット電圧とは逆方向にリセット電圧Vresetを印加することにより行われる。図12は、ビット線BL1及びワード線WL0、WL1を選択して、メモリセルMC11、MC01にリセット動作を行う例を示している。図12に示すように、選択ビット線BL1には、リセット電圧Vresetが印加され、非選択ビット線BL0、BL2には、非選択ビット線電圧例えば1Vが印加される。また、選択ワード線WL0、WL1には、選択ワード線電圧例えば0Vが印加され、非選択ワード線WL2には、非選択ワード線電圧例えば2Vが印加される。図12に示す電圧印加動作により、選択メモリセルMC11、MC01には、ダイオードDIの逆バイアス方向にリセット電圧Vresetが印加される。その結果、可変抵抗素VRの抵抗値が変化する。選択メモリセルMCは、リセット電圧Vresetの印加後に行われる抵抗値判定動作により、抵抗値が所定の値まで増加したか否かが判定される。選択メモリセルMCの抵抗値判定動作では、所定の電圧を選択メモリセルMCに印加した際に選択メモリセルMCを介してビット線BLに流れるセル電流Icellが、判定値Ith_reset未満となったか否かを判定することができる。セル電流Icellが判定値Ith_resetを下回った場合、選択メモリセルMCは、可変抵抗素子VRが高抵抗状態リセット状態に遷移したと判定される。なお、リセット電圧Vresetは、印加動作を繰り返す毎に電圧値を変更することができる。例えば、ある回のリセット電圧Vresetの印加でも選択メモリセルMCの可変抵抗素子VRの抵抗値が所定の値まで変化しなかった場合、リセット電圧Vresetの電圧値を所定のステップアップ値だけ増加させて再度リセット電圧Vresetを印加することができる。ここで、本実施の形態のリセット動作においては、選択メモリセルMCの抵抗値が所定の値まで変化した場合、選択ワード線WLに印加する電圧値を変更する。図12は、選択メモリセルMC01の抵抗値が所定の値まで変化し、選択ワード線WL0の電圧を変更例えば、0Vから0.2Vへした例を示している。次に、図13を参照して、選択ワード線WLに印加する電圧値を変更するための条件について説明する。リセット動作時には、リセット電圧Vresetの印加に従い、選択メモリセルMC11、MC01の抵抗値が増加する。図13に示すように、選択ビット線BL1にリセット電圧Vreset、選択ワード線WL1、WL0に電圧0Vが印加されている場合、ビット線電圧0Vの場合の電流-電圧特性に従って、選択メモリセルMC11、MC01の抵抗値が変化し、セル電流Icellの値が変化する。上述のように、選択メモリセルMCの抵抗値判定動作において、セル電流Icellの値が所定の判定値Ith_reset未満であると判定された場合、選択メモリセルMCの抵抗状態が高抵抗状態に遷移したと判定され、リセット動作が終了する。ここで、本実施の形態の選択メモリセルMCの抵抗値判定動作では、判定値Ith_resetに加えて、判定値Ith_reset_hIth_reset<Ith_reset_hが設定される。本実施の形態のリセット動作では、選択メモリセルMCの抵抗値判定動作において、セル電流Icellが判定値Ith_reset_h未満であり、且つ判定値Ith_reset以上の場合に、ワード線電圧を0Vから0.2Vへと変更する。図12に示すように選択ワード線WL0の電圧が0.2Vに変更された場合、その後のリセット電圧Vresetの印加動作では、選択メモリセルMC01にはリセット電圧Vresetより0.2Vだけ小さい電圧が印加される。この場合、図13に示すビット線電圧0.2Vの場合の電流-電圧特性に従って、選択メモリセルMC01の抵抗値が変化し、セル電流Icellの値が変化する。このように、本実施の形態のリセット動作においては、選択メモリセルMCの抵抗値判定動作の際に選択メモリセルMCに流れる電流値に基づき、ビット線BLに印加する電圧の値を複数の異なる電圧値から選択し、変更する。[効果]本実施の形態に係る不揮発性半導体記憶装置は、選択メモリセルMCの抵抗値判定動作の際のセル電流Icellの値が、判定値Ith_reset_h未満であり、且つ判定値Ith_reset以上の場合、ビット線BLに印加する電圧の値を変更している。その結果、次のリセット電圧Vresetの印加動作では、ビット線電圧0.2Vの場合の電流-電圧特性に従って、選択メモリセルMCの抵抗値が変化し、セル電流Icellの値が大きく変化することがない。従って、リセット動作完了時に、メモリセルMCに流れるセル電流Icellが判定値Ith_resetを大きく下回ることがない。本実施の形態に係る不揮発性半導体記憶装置によれば、リセット動作後の可変抵抗素子VRの抵抗値のばらつきを抑制することができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。例えば、上述の実施の形態では、選択メモリセルMCの抵抗値判定動作は、所定の電圧を印加した際に流れるセル電流Icellの値により行っていた。図14は、実施の形態の不揮発性半導体記憶装置の抵抗値判定動作時における選択ワード線WL1及び選択ビット線BL1に印加される電圧を示す図である。例えば、第1の実施の形態のように、セル電流Icellが判定値Ith_set_l、又は、判定値Ith_setを超えているか否かを判定する場合、選択ワード線WL1に読み出し電圧Vreadを印加し、選択ビット線BL1に電圧0Vを印加する。このとき、選択メモリセルMC11に流れるセル電流Icellの電流値が判定値Ith_set_l、又は、判定値Ith_setを超えているか否かを、ロウ制御回路3内に設けられたデコーダにより判定することができる。また、選択メモリセルMCの抵抗値判定動作は、2種類の読み出し電圧を用意し、固定値の判定電流値を用いて、選択メモリセルMCがどの抵抗値状態にあるか判定することもできる。図15は、この場合の不揮発性半導体記憶装置の抵抗値判定動作時における選択ワード線WL1及び選択ビット線BL1に印加される電圧を示す図である。選択ワード線WL1に読み出し電圧Vread、又は読み出し電圧Vread’Vread≠Vread’を印加し、選択ビット線BL1に電圧0Vを印加する。読み出し電圧Vread、Vread’をそれぞれ印加した際に、選択メモリセルMC11に流れるセル電流Icellの電流値が判定値Ithを超えるか否かを検知することにより、選択メモリセルMCの抵抗値を判定することができる。なお、図15は、選択ワード線WL1に印加する読み出し電圧のみを変更する例を示している。しかし、選択メモリセルMC11に印加される電圧は、選択ワード線WL1と選択ビット線BL1のいずれか一方、又は両方を変更することにより変更することが可能である。上述の抵抗値判定動作は、正負どちらの電圧で行ってもかまわない。正負の電圧のうち、素子特性等に適した方を適宜選択できる。