"半導体基板の第1領域に第1MISFETを有し、前記半導体基板の第2領域に第2MISFETを有する半導体装置の製造方法であって、a前記半導体基板を準備する工程、b前記a工程後、前記第1領域の前記半導体基板上に前記第1MISFET用の第1ゲート構造体を、前記第2領域の前記半導体基板上に前記第2MISFET用の第2ゲート構造体を、それぞれ形成する工程、c前記b工程後、前記第1ゲート構造体および前記第2ゲート構造体を覆うように、前記半導体基板上に第1材料膜を形成する工程、d前記c工程後、前記第1材料膜上に、前記第2領域を覆いかつ前記第1領域を露出する第1マスク層を形成する工程、e前記d工程後、前記第1マスク層をイオン注入阻止マスクとして、前記第1領域の前記半導体基板に第1イオン注入を行う工程、f前記e工程後、前記第1マスク層を除去する工程、g前記f工程後、前記第1材料膜を除去する工程、h前記g工程後、前記第1ゲート構造体および前記第2ゲート構造体を覆うように、前記半導体基板上に第2材料膜を形成する工程、i前記h工程後、前記第1材料膜上に、前記第1領域を覆いかつ前記第2領域を露出する第2マスク層を形成する工程、j前記i工程後、前記第2マスク層をイオン注入阻止マスクとして、前記第2領域の前記半導体基板に第2イオン注入を行う工程、k前記j工程後、前記第2マスク層を除去する工程、を有し、前記第1ゲート構造体および前記第2ゲート構造体は、ゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極を有し、前記g工程では、前記第1ゲート構造体および前記第2構造体が露出されることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記e工程では、前記第1ゲート構造体および前記第1ゲート構造体の側壁上の前記第1材料膜が、前記第1領域の前記半導体基板へのイオン注入阻止マスクとして機能し、前記j工程では、前記第2ゲート構造体および前記第2ゲート構造体の側壁上の前記第2材料膜が、前記第2領域の前記半導体基板へのイオン注入阻止マスクとして機能し、前記g工程では、前記第1ゲート構造体および前記第2ゲート構造体の全体が露出されることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法において、前記第1マスク層および前記第2マスク層は、それぞれレジスト層からなることを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、l前記k工程後、前記第1ゲート構造体および前記第2ゲート構造体の側壁上にサイドウォールスペーサを形成する工程、m前記l工程後、前記第1領域の前記半導体基板に前記第1MISFETのソースまたはドレイン用の第1半導体領域をイオン注入により形成し、前記第2領域の前記半導体基板に前記第2MISFETのソースまたはドレイン用の第2半導体領域をイオン注入により形成する工程、を更に有することを特徴とする半導体装置の製造方法。請求項4記載の半導体装置の製造方法において、前記g工程では、前記m工程で前記第1半導体領域および前記第2半導体領域が形成される予定の領域の前記半導体基板が露出されることを特徴とする半導体装置の製造方法。請求項5記載の半導体装置の製造方法において、前記e工程では、前記第1半導体領域と同じ導電型でかつ前記第1半導体領域よりも低不純物濃度の第3半導体領域が、前記第1領域の前記半導体基板に前記第1イオン注入により形成され、前記j工程では、前前記第2半導体領域と同じ導電型でかつ前記第2半導体領域よりも低不純物濃度の第4半導体領域が、記第2領域の前記半導体基板に前記第2イオン注入により形成されることを特徴とする半導体装置の製造方法。請求項6記載の半導体装置の製造方法において、前記g工程では、前記第1材料膜をウェットエッチングにより除去することを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記f工程では、アッシングまたはウェット処理により前記第1マスク層を除去し、前記k工程では、アッシングまたはウェット処理により前記第2マスク層を除去することを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記第1材料膜は窒化シリコン膜からなり、前記g工程では、熱リン酸によって前記第1材料膜をウェットエッチングすることを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記d工程で形成された前記第1材料膜の厚みと前記i工程で形成された前記第2材料膜の厚みとが同じであることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記c工程後で、前記d工程前に、c1前記第1材料膜を異方性エッチングして、前記半導体基板上の前記第1材料膜の厚みを薄くする工程、を更に有することを特徴とする半導体装置の製造方法。半導体基板の第1領域に第1MISFETを有し、前記半導体基板の第2領域に第2MISFETを有する半導体装置の製造方法であって、a前記半導体基板を準備する工程、b前記a工程後、前記第1領域の前記半導体基板上に前記第1MISFET用の第1ゲート構造体を、前記第2領域の前記半導体基板上に前記第2MISFET用の第2ゲート構造体を、それぞれ形成する工程、c前記b工程後、前記第1ゲート構造体および前記第2ゲート構造体を覆うように、前記半導体基板上に保護膜を形成する工程、d前記c工程後、前記第1ゲート構造体および前記第2ゲート構造体を覆うように、前記保護膜上に前記保護膜とは異なる材料からなる第1材料膜を形成する工程、e前記d工程後、前記第1材料膜上に、前記第2領域を覆いかつ前記第1領域を露出する第1マスク層を形成する工程、f前記e工程後、前記第1マスク層をイオン注入阻止マスクとして、前記第1領域の前記半導体基板に第1イオン注入を行う工程、g前記f工程後、前記第1マスク層を除去する工程、h前記g工程後、前記第1材料膜を除去し、前記保護膜を残す工程、i前記h工程後、前記第1ゲート構造体および前記第2ゲート構造体を覆うように、前記保護膜上に前記保護膜とは異なる材料からなる第2材料膜を形成する工程、j前記i工程後、前記第1材料膜上に、前記第1領域を覆いかつ前記第2領域を露出する第2マスク層を形成する工程、k前記j工程後、前記第2マスク層をイオン注入阻止マスクとして、前記第2領域の前記半導体基板に第2イオン注入を行う工程、l前記k工程後、前記第2マスク層を除去する工程、を有し、前記第1ゲート構造体および前記第2ゲート構造体は、ゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極を有し、前記h工程では、前記保護膜が露出し、前記第1ゲート構造体および前記第2ゲート構造体の側面は露出しないことを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記h工程では、前記第1材料膜の前記保護膜に対するエッチング選択比が50以上となるエッチング条件で、前記第1材料膜をウェットエッチングすることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記f工程では、前記第1ゲート構造体と前記第1ゲート構造体の側壁上の前記保護膜および前記第1材料膜とが、前記第1領域の前記半導体基板へのイオン注入阻止マスクとして機能し、前記k工程では、前記第2ゲート構造体と前記第2ゲート構造体の側壁上の前記保護膜および前記第2材料膜とが、前記第2領域の前記半導体基板へのイオン注入阻止マスクとして機能し、前記第1材料膜は、窒化シリコン膜からなり、前記保護膜は、酸化シリコン膜、Hf系酸化膜、Zr系酸化膜、あるいは、Al,Ni,W,Co,Tiからなる群から選択された金属の単体金属膜または合金膜からなることを特徴とする半導体装置の製造方法。請求項14記載の半導体装置の製造方法において、前記第1ゲート構造体および前記第2ゲート構造体が有するゲート電極は、メタルゲート電極であることを特徴とする半導体装置の製造方法。請求項15記載の半導体装置の製造方法において、m前記l工程後、前記第1ゲート構造体および前記第2ゲート構造体の側壁上にサイドウォールスペーサを形成する工程、n前記m工程後、前記第1領域の前記半導体基板に前記第1MISFETのソースまたはドレイン用の第1半導体領域をイオン注入により形成し、前記第2領域の前記半導体基板に前記第2MISFETのソースまたはドレイン用の第2半導体領域をイオン注入により形成する工程、を更に有することを特徴とする半導体装置の製造方法。請求項16記載の半導体装置の製造方法において、前記c工程で形成された前記保護膜の厚みよりも、前記d工程で形成された前記第1材料膜の厚みおよび前記i工程で形成された前記第2材料膜の厚みが厚いことを特徴とする半導体装置の製造方法。請求項17記載の半導体装置の製造方法において、前記c工程後で、前記d工程前に、c1前記第1ゲート構造体および前記第2ゲート構造体の側壁上に前記保護膜を残し、それ以外の領域の前記保護膜を除去する工程、を更に有し、前記d工程では、側壁に前記保護膜が形成された状態の前記第1ゲート構造体および前記第2ゲート構造体を覆うように、前記半導体基板上に前記第1材料膜を形成し、前記i工程では、側壁に前記保護膜が形成された状態の前記第1ゲート構造体および前記第2ゲート構造体を覆うように、前記半導体基板上に前記第2材料膜を形成することを特徴とする半導体装置の製造方法。請求項18記載の半導体装置の製造方法において、前記h工程では、前記第1ゲート構造体および前記第2ゲート構造体の側壁上の前記保護膜上に前記第1材料膜が残らないように、前記第1材料膜をウェットエッチングすることを特徴とする半導体装置の製造方法。本発明者の検討によれば、次のことが分かった。ゲート電極の側壁上に絶縁膜からなるオフセットスペーサ膜を形成してから、イオン注入を行うことで、ソースドレインの低濃度エクステンション領域を形成する。オフセットスペーサ膜を用いたことにより、不純物を拡散させる起点をゲート電極の側壁からオフセットスペーサ膜の厚み分だけ離れた位置とすることで、ソースドレイン間のリークを低減し、短チャネル特性を向上させることができる。その後、ゲート電極の側壁上にサイドウォールスペーサを形成してからイオン注入を行うことで、ゲート電極の側壁からサイドウォールスペーサの厚み分だけ離れた位置を基点として半導体基板に不純物を注入して、高濃度のソースドレイン領域を形成する。オフセットスペーサ膜形成後に、フォトレジストパターン形成工程と、オフセットスペーサ膜を利用したイオン注入工程と、フォトレジストパターン除去工程とを、複数回繰り返すと、フォトレジストパターンの除去の際にオフセットスペーサ膜がエッチングされてその厚みが減少する現象が生じてしまう。例えば、フォトレジストパターン除去をアッシング酸素ガスなどを用いたプラズマ処理で行うと、アッシング後にフォトレジストパターンの残渣物を除去するために洗浄処理が必要であるが、この洗浄処理の際にオフセットスペーサ膜がエッチングされてその厚みが減少する。このため、オフセットスペーサ膜形成後に、フォトレジストパターン形成工程と、オフセットスペーサ膜を利用したイオン注入工程と、フォトレジストパターン除去工程を繰り返す度に、オフセットスペーサ膜の厚みが薄くなってしまうことになる。これは、オフセットスペーサ膜を用いたイオン注入において、不純物を拡散させる起点がゲート電極の側壁からオフセット離間される距離が、本来の設計値オフセットスペーサ膜の設計値よりもずれてしまうことにつながり、イオン注入された不純物の分布状態が設計値と異なってしまうことにつながる。トランジスタの特性を安定させ、半導体装置の性能向上を図るためには、このような現象を防止することが望まれる。本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置の製造方法は、ゲート構造体の側壁上のオフセットスペーサを用いたイオン注入を行うに際して、レジストパターンを形成し直す度に、オフセットスペーサとして使用する材料膜も形成し直すものである。また、代表的な実施の形態による半導体装置の製造方法は、半導体基板の主面の複数領域に対してソースドレイン領域のエクステンション領域形成用のイオン注入をイオン注入条件を変えて打ち分けるのに際して、イオン注入時にゲート構造体の側壁に形成しておくオフセットスペーサ用の膜を、レジストパターンを形成し直す度に形成し直すものである。また、代表的な実施の形態による半導体装置の製造方法は、ゲート構造体の側壁上のオフセットスペーサを用いたイオン注入を行うに際して、オフセットスペーサを保護膜と材料膜の積層膜とし、レジストパターンを形成し直す度に、材料膜を形成し直すものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1本実施の形態の半導体装置の製造工程を図面を参照して説明する。図1および図2は、本発明の一実施の形態である半導体装置、ここではCMISFETComplementaryMetalInsulatorSemiconductorFieldEffectTransistorを有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図3~図29は、本発明の一実施の形態である半導体装置、ここではCMISFETを有する半導体装置の製造工程中の要部断面図である。まず、図3に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板半導体ウエハ1を準備する図1のステップS1。本実施の形態の半導体装置が形成される半導体基板1は、nチャネル型のMISFETMetalInsulatorSemiconductorFieldEffectTransistorが形成される領域であるnMIS領域1A,1Bと、pチャネル型のMISFETが形成される領域であるpMIS領域1C,1Dとを有している。次に、半導体基板1の主面に素子分離領域2を形成する図1のステップS2。素子分離領域2は酸化シリコンなどの絶縁体からなり、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成される。例えば、半導体基板1に溝素子分離溝を形成し、この溝に絶縁膜例えば酸化シリコン膜を埋め込むことにより、素子分離領域2を形成することができる。素子分離領域2によって半導体基板1に活性領域が規定され、活性領域に後述するようにMISFETが形成される。次に、図4に示されるように、半導体基板1のnMIS領域1Aにp型ウエルPW1を、半導体基板1のnMIS領域1Bにp型ウエルPW2を、半導体基板1のpMIS領域1Cにn型ウエルNW1を、半導体基板1のpMIS領域1Dにn型ウエルNW2を、それぞれ形成する図1のステップS3。p型ウエルPW1,PW2およびn型ウエルNW1,NW2は、それぞれフォトレジスト膜図示せずをイオン注入阻止マスクとして用いたイオン注入によって形成することができる。次に、図5に示されるように、nMIS領域1Aの半導体基板1p型ウエルPW1上と、nMIS領域1Bの半導体基板1p型ウエルPW2上と、pMIS領域1Cの半導体基板1n型ウエルNW1上と、pMIS領域1Dの半導体基板1n型ウエルNW2上とに、それぞれゲート構造体ゲート構造を形成する図1のステップS4。すなわち、ステップS4においては、nMIS領域1Aの半導体基板1p型ウエルPW1上に、ゲート絶縁膜GI1とその上のゲート電極GE1とを有するゲート構造体が形成され、nMIS領域1Bの半導体基板1p型ウエルPW2上に、ゲート絶縁膜GI2とその上のゲート電極GE2とを有するゲート構造体が形成される。また、ステップS4においては、pMIS領域1Cの半導体基板1n型ウエルNW1上に、ゲート絶縁膜GI3とその上のゲート電極GE3とを有するゲート構造体が形成され、pMIS領域1Dの半導体基板1n型ウエルNW2上に、ゲート絶縁膜GI4とその上のゲート電極GE4とを有するゲート構造体が形成される。ここで、ゲート構造体とは、ゲート絶縁膜として機能する絶縁膜と、その上のゲート電極として機能する導電体膜とを有する構造体を意味する。ゲート構造体は、基本的には、ゲート絶縁膜とその上のゲート電極との積層構造体を指すが、ゲート電極上に更に絶縁膜が積層される場合もある。ゲート絶縁膜GI1,GI2,GI3,GI4は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などからなり、例えば熱酸化法酸窒化シリコン膜の場合は熱酸化後のプラズマなどによる窒化処理も含むなどによって形成することができる。また、ゲート絶縁膜GI1,GI2,GI3,GI4として、いわゆるHigh-k膜高誘電率膜を用いることもできる。ここで、High-k膜とは、酸化シリコンSiOx、代表的にはSiO2よりも誘電率比誘電率が高い膜を意味する。ゲート絶縁膜GI1,GI2,GI3,GI4をHigh-k膜とする場合には、High-k膜として、例えば、Hfハフニウム系酸化膜や、あるいはZrジルコニウム系酸化膜などを好適に用いることができる。ゲート電極GE1,GE2,GE3,GE4は、導電体膜からなり、例えば多結晶シリコン膜ドープトポリシリコン膜を用いることができる。また、ゲート電極GE1,GE2,GE3,GE4用の導電体膜として非晶質シリコン膜を形成することもできるが、この場合、成膜後の熱処理例えばソースドレイン用に導入した不純物の活性化アニールで非晶質シリコン膜が多結晶シリコン膜となる。また、ゲート電極GE1,GE2,GE3,GE4を、いわゆるメタルゲート電極金属ゲート電極とすることもできる。ゲート電極GE1,GE2,GE3,GE4を、いわゆるメタルゲート電極とすることもできる。ゲート電極GE1,GE2,GE3,GE4をメタルゲート電極とした場合、ゲート電極GE1,GE2,GE3,GE4は、金属膜で構成されるか、あるいは、金属膜とその上の多結晶シリコン膜ドープトポリシリコン膜との積層膜で構成される。メタルゲート電極に使用する金属膜としては、例えば窒化チタンTiN膜、窒化タンタルTaN膜または窒化タングステンWN膜などを例示できる。なお、本願において、金属膜金属層とは、金属伝導を示す導電膜導電層を言い、単体の金属膜純金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜窒化金属膜や炭化金属膜なども含むものとする。ゲート絶縁膜GI1,GI2,GI3,GI4およびゲート電極GE1,GE2,GE3,GE4の形成工程上記ステップS4に対応の一例を挙げると、次のようになる。まず、フッ酸HF水溶液を用いたウェットエッチングなどにより半導体基板1の表面を清浄化洗浄した後、半導体基板1の表面すなわちp型ウエルPW1,PW2およびn型ウエルNW1,NW2の表面上にゲート絶縁膜GI1,GI2,GI3,GI4用の絶縁膜以下、ゲート絶縁膜用絶縁膜と称するを形成する。それから、半導体基板1の主面全面上に、すなわちゲート絶縁膜用絶縁膜上に、ゲート電極GE1,GE2,GE3,GE4用の導電体膜以下、ゲート電極用導電体膜と称するを形成してから、このゲート電極用導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。これにより、パターニングされた前記ゲート電極用導電体膜からなるゲート電極GE1,GE2,GE3,GE4を形成することができる。ゲート電極GE1の下部に残存する前記ゲート絶縁膜用絶縁膜がゲート絶縁膜GI1となり、ゲート電極GE2の下部に残存する前記ゲート絶縁膜用絶縁膜がゲート絶縁膜GI2となり、ゲート電極GE3の下部に残存する前記ゲート絶縁膜用絶縁膜がゲート絶縁膜GI3となり、ゲート電極GE4の下部に残存する前記ゲート絶縁膜用絶縁膜がゲート絶縁膜GI4となる。ゲート絶縁膜とならない部分すなわちゲート電極の下に位置しない部分の前記ゲート絶縁膜用絶縁膜は、ゲート電極用導電体膜のパターニングの際などに除去され得る。このようにして、nMIS領域1Aのp型ウエルPW1上にゲート絶縁膜GI1を介してゲート電極GE1が形成され、nMIS領域1Bのp型ウエルPW2上にゲート絶縁膜GI2を介してゲート電極GE2が形成される。また、pMIS領域1Cのn型ウエルNW1上にゲート絶縁膜GI3を介してゲート電極GE3が形成され、pMIS領域1Dのn型ウエルNW2上にゲート絶縁膜GI4を介してゲート電極GE4が形成される。次に、図6に示されるように、半導体基板1の主面主面全面上に、nMIS領域1A,1BおよびpMIS領域1C,1Dのゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、オフセットスペーサ用の材料膜3を形成堆積する図1のステップS5a。nMIS領域1A,1BおよびpMIS領域1C,1Dにおいて、材料膜3は、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の上面および側壁上と、ゲート構造体ゲート電極GE1,GE2,GE3,GE4で覆われていない部分の半導体基板1p型ウエルPW1,PW1およびn型ウエルNW1,NW2上とに形成される。材料膜3としては、窒化シリコン膜または酸化シリコン膜などを用いることができ、CVDChemicalVaporDeposition:化学的気相成長法などを用いて形成することができる。また、材料膜3として、金属膜を用いることもできるその場合の好適な金属の種類については後述している。材料膜3の形成膜厚厚みT3は、後で行うイオン注入IM1のオフセットスペーサとして相応しい厚みとなるようにし、例えば2~5nm程度とすることができる。ここで、nMIS領域1Aに形成されている材料膜3のうち、ゲート構造体ゲート電極GE1の側壁上に形成されている部分を、符号3aを付して材料膜3aと称し、ゲート構造体ゲート電極GE1の上面上に形成されている部分を、符号3bを付して材料膜3bと称し、p型ウエルPW1上に形成されている部分を、符号3cを付して材料膜3cと称するものとする。材料膜3cにおいて、半導体基板1の主面に略垂直な方向の厚みが上記厚みT3にほぼ対応し、材料膜3bにおいて、半導体基板1の主面に略垂直な方向の厚みが上記厚みT3にほぼ対応し、材料膜3aにおいて、半導体基板1の主面に略平行な方向の厚みが上記厚みT3にほぼ対応している。材料膜3と、後述の材料膜4と、後述の材料膜5と、後述の材料膜6とは、異なる材料で形成することもできるが、同じ材料同じ種類の材料で形成すれば、より好ましい。例えば、材料膜3を窒化シリコン膜とする場合であれば、後述の各材料膜4,5,6も窒化シリコン膜とすることが、より好ましい。このようにすることで、後述の各イオン注入IM1,IM2,IM3,IM4における各オフセットスペーサの性質を均一化できるとともに、半導体装置の製造工程を単純化することができる。例えば、材料膜3,4,5,6の各除去工程で使用するエッチング液を共通化したり、材料膜3,4,5,6の各除去工程で使用するエッチング装置を共通化したり、あるいは、材料膜3,4,5,6の各成膜工程で使用する成膜装置を共通化することができる。また、材料膜3,4,5,6の除去しやすさなどを考慮すると、材料膜3,4,5,6としては、窒化シリコン膜が最も好適である。次に、半導体基板1の主面上に、すなわち材料膜3上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図7に示されるように、マスク層としてフォトレジストパターンレジストパターン、マスク層PR1を形成する図1のステップS6a。フォトレジストパターンPR1は、nMIS領域1B、pMIS領域1CおよびpMIS領域1Dには形成されるが、nMIS領域1Aには形成されない。このため、nMIS領域1B、pMIS領域1CおよびpMIS領域1Dの材料膜3はフォトレジストパターンPR1で覆われているが、nMIS領域1Aの材料膜3はフォトレジストパターンPR1で覆われずに露出した状態となる。次に、図8に示されるように、半導体基板1に対してイオン注入IM1を行う図1のステップS7a。図8では、イオン注入IM1を矢印で模式的に示してあり、他図後述の図13、図18、図23、図31、図34、図36、図39、図41、図45、図47、図54、図58、図61、図64、図67、図71、図74、図77および図80においても、各イオン注入を矢印で模式的に示している。イオン注入IM1では、リンPまたはヒ素Asなどのn型の不純物を半導体基板1に導入イオン注入する。イオン注入IM1では、フォトレジストパターンPR1はイオン注入阻止マスクとして機能するため、フォトレジストパターンPR1で覆われているnMIS領域1BおよびpMIS領域1C,1Dの半導体基板1p型ウエルPW2およびn型ウエルNW1,NW2やゲート電極GE2,GE3,GE4には、イオン注入IM1の際に不純物は導入イオン注入されない。一方、イオン注入IM1の際に、nMIS領域1AにはフォトレジストパターンPR1が形成されていないため、nMIS領域1Aの半導体基板1p型ウエルPW1にはイオン注入され得るが、nMIS領域1Aのゲート構造体ゲート電極GE1とそのゲート構造体ゲート電極GE1の側壁上の材料膜3aとが、イオン注入阻止マスクとして機能することができる。すなわち、nMIS領域1Aのゲート構造体ゲート電極GE1の側壁上の材料膜3aはオフセットスペーサとして機能する。このため、イオン注入IM1において、p型ウエルPW1におけるゲート電極GE1の直下とゲート電極GE1の側壁上の材料膜3aの直下の領域には、不純物は導入イオン注入されない。一方、材料膜3の形成膜厚厚みT3分は、不純物イオンが通過できるようなイオン注入エネルギー加速エネルギーでイオン注入IM1を行うため、イオン注入IM1で注入する不純物イオンは、p型ウエルPW1上の材料膜3cを通過して、材料膜3cの下に位置するp型ウエルPW1の上層部分に導入注入される。また、イオン注入IM1において、注入する不純物イオンは、ゲート電極GE1上の材料膜3bを通過してゲート電極GE1にも注入され得る。イオン注入IM1により、半導体基板1p型ウエルPW1のゲート電極GE1の両側の領域にリンPまたはヒ素Asなどのn型の不純物が導入イオン注入されることにより、エクステンション領域ソースドレインエクステンション領域、n-型半導体領域、n型不純物拡散層EX1が形成される。エクステンション領域EX1はn型の半導体領域であり、後で形成するn型のソースドレイン領域SD1よりも不純物濃度が低い。また、エクステンション領域EX1の深さ接合深さは、後で形成されるn型のソースドレイン領域SD1の深さ接合深さよりも浅い。このエクステンション領域EX1は、材料膜3cを通過してp型ウエルPW1の上層部分に不純物が導入イオン注入されたことにより、形成されている。このため、エクステンション領域EX1は、ゲート電極GE1の側壁上の材料膜3aの側面ゲート電極GE1に接している側とは反対側の面に整合自己整合して形成される。また、エクステンション領域EX1形成のためのイオン注入IM1は、斜めイオン注入ではなく、半導体基板1の主面に対して垂直な方向にイオン注入することが好ましい。また、イオン注入IM1の前または後に材料膜3およびフォトレジストパターンPR1が形成されている状態で、半導体基板1に対して他のイオン注入、例えばハローイオン注入を行うこともできる。ここで行うハローイオン注入は、nMIS領域1Aの半導体基板1p型ウエルPW1にハロー領域p型半導体領域を形成するために行い、このハロー領域は、p型ウエルPW1内にエクステンション領域EX1を包み込む覆うように形成され、p型ウエルPW1よりも不純物濃度が高いp型半導体領域p型不純物拡散領域である。ハロー領域を形成すれば、短チャネル特性を更に抑制することができる。また、ここで行うハローイオン注入は、ホウ素Bなどのp型の不純物イオン注入IM1で注入した不純物とは逆型の不純物をイオン注入するが、斜めイオン注入傾斜イオン注入とすることがより好ましく、これにより、エクステンション領域EX1を包み込む覆うようにハロー領域を的確に形成することができる。なお、一般のイオン注入では、半導体基板1の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板1の主面に対して垂直な方向から所定の角度傾斜角傾斜した方向に不純物イオンを加速して打ち込む。また、ここで行うハローイオン注入では、フォトレジストパターンPR1で覆われているnMIS領域1BおよびpMIS領域1C,1Dの半導体基板1p型ウエルPW2およびn型ウエルNW1,NW2やゲート電極GE2,GE3,GE4には、不純物は導入イオン注入されない。また、ハロー領域は、不要であればその形成を省略するすなわちハローイオン注入を省略することもできる。次に、図9に示されるように、フォトレジストパターンPR1を除去する図1のステップS8a。フォトレジストパターンPR1は、アッシング処理により除去することができる。また、他の形態として、フォトレジストパターンPR1をウェット処理によって除去することも可能である。次に、図10に示されるように、材料膜3を除去する図1のステップS9a。材料膜3は、薬液を用いたウェット処理ウェットエッチング処理、薬液による溶解処理により除去することができる。ステップS9aで、材料膜3が除去されることにより、nMIS領域1A,1BおよびpMIS領域1C,1Dのそれぞれにおいてゲート構造体が露出する。この際、nMIS領域1A,1BおよびpMIS領域1C,1Dのそれぞれにおいてゲート構造体の全体上面および側面全体を露出させるすなわちゲート構造体の表面に材料膜3が残存しないようにすることが好ましい。また、後でソースドレイン領域SD1,SD2,SD3,SD4が形成される予定領域の半導体基板1が露出するすなわち前記予定領域に材料膜3が残存しないようにすれば、更に好ましい。なお、ステップS9aで露出させるゲート構造体ゲート絶縁膜GI1およびゲート電極GE1を有する構造体とゲート絶縁膜GI2およびゲート電極GE2を有する構造体とゲート絶縁膜GI3およびゲート電極GE3を有する構造体とゲート絶縁膜GI4およびゲート電極GE4を有する構造体は、ステップS5aで材料膜3を形成する直前のゲート構造体を指す。このため、ステップS5aで材料膜3を形成する直前のゲート電極GE1、GE2,GE3,GE4の表面に酸化膜例えば自然酸化膜などが形成されている場合は、その酸化膜などもゲート構造体に含めることができる。ステップS9aで材料膜3を除去する際に使用する薬液ウェット処理液、エッチング液は、材料膜3の種類に応じて選択することができ、具体例を挙げると、以下のようになる。オフセットスペーサ用の材料膜3に窒化シリコン膜代表的にはSi3N4膜を使用した場合、ステップS9aにおける窒化シリコン膜材料膜3の除去には、熱リン酸を好適に用いることができる。使用する熱リン酸の液温は、130~170°Cが好ましい。また、ゲート電極GE1,GE2,GE3,GE4がメタルゲート電極で、ゲート絶縁膜GI1,GI2,GI3,GI4が高誘電体膜high-k膜の場合には、メタルゲート電極を構成する金属膜やゲート絶縁膜を構成する高誘電体膜の溶解を極力抑えるために、ステップS9aで使用する薬液には、Siシリコン、ケイ素を高濃度含有させたリン酸を用いることが好ましい。このときのSi濃度は、30ppm以上が、より好ましい。更に、熱リン酸の液温は、130~140°Cの比較的低温の方がより好ましく、より金属膜メタルゲート電極を構成する金属膜や高誘電体膜ゲート絶縁膜を構成する高誘電体膜の溶解を抑えることが可能である。また、フォトレジストパターンPR1を除去するためのアッシングにより窒化シリコン膜材料膜3の表面が酸化されると、熱リン酸による窒化シリコン膜材料膜3の溶解が阻害されるため、フォトレジストパターンPR1除去のためのアッシングにはO2酸素ガス等の酸化性ガスではなく、H2水素ガスまたはN2窒素ガスを使用すれば、より好ましい。その場合でも、窒化シリコン膜材料膜3の表面は自然酸化されているため、熱リン酸処理の直前に希釈フッ酸処理による微量のエッチングを行うこともできる。また、熱リン酸によるゲート電極材料金属膜またはポリシリコン膜の溶解を抑制または防止するために、ステップS4でゲート電極を形成した後でかつステップS5aで材料膜3を成膜するまでに、O2酸素ガス等の酸化性ガスを用いたプラズマ処理アッシングを行い、ゲート電極GE1,GE2,GE3,GE4の表面金属膜またはポリシリコン膜の表面を酸化させることもできる。そうすれば、高濃度のSiを含有した熱リン酸及び130~140°Cの比較的低温の熱リン酸は、酸化物の溶解速度が遅いため、ゲート電極GE1,GE2,GE3,GE4ゲート電極GE1,GE2,GE3,GE4を構成する金属膜やポリシリコン膜の表面の酸化層により保護され、ゲート電極の形状をより的確に保つことが可能となる。また、オフセットスペーサ用の材料膜3に酸化シリコン膜CVD法で形成した酸化シリコン膜、すなわちCVD酸化膜を使用した場合、ステップS9aにおける酸化シリコン膜材料膜3の除去には、希釈フッ酸を好適に用いることができる。この際、希釈フッ酸はHF濃度1wt重量以下が好適であり、特に0.1wt重量以下が好ましい。フッ酸を低濃度にすることでCVD酸化膜材料膜3と高誘電体膜ゲート絶縁膜GI1,GI2,GI3,GI4を構成する高誘電体膜とのエッチング選択比を高くすることができるため、高誘電体膜を溶解せず、CVD酸化膜材料膜3を的確に除去することが可能となる。例えば、0.05wt重量以下の希釈フッ酸を室温~50°C程度の液温とした条件にすることで、CVD酸化膜材料膜3と高誘電体膜ゲート絶縁膜GI1,GI2,GI3,GI4を構成する高誘電体膜とのエッチングレート選択比CVD酸化膜のエッチングレート/高誘電体膜のエッチングレートを50以上にすることが可能である。また、オフセットスペーサ用の材料膜3に金属膜を使用することもでき、この場合、使用する金属材料としては、Alアルミニウム、Niニッケル、Wタングステン、CoコバルトまたはTiチタンの単体金属か、あるいはAl,Ni,W,Co,Tiから選択された1種以上を主成分とした合金を好適に用いることができる。この場合、オフセットスペーサ用の金属膜材料膜3の除去には、過酸化水素水やオゾン水等の酸化剤を含む薬液や、酸性またはアルカリ性薬液を好適に用いることができる。例えば、SPMH2SO4H2O2、HPMHClH2O2H2O、APMNH4OHH2O2H2O、硝酸、硫酸、または塩酸を好適に用いることができる。例えば、メタルゲート電極ゲート電極GE1、GE2,GE3,GE4がメタルゲート電極の場合に対応を構成する金属膜に窒化チタンTiNを適用しかつオフセットスペーサ用の金属膜材料膜3にタングステンWを適用した場合、conc.H2O230wtでタングステンのみを高選択に溶解することが可能である。また、ゲート電極GE1,GE2,GE3,GE4形成後で材料膜3を成膜するまでに、O2酸素ガス等の酸化性ガスを用いたプラズマ処理アッシングを行うことで、メタルゲート電極を構成する金属膜の表面を酸化させて、オフセットスペーサ用の材料膜3を除去する薬液による溶解を防止しても良い。例えば、メタルゲート電極を構成する窒化チタンTiN膜の側面メタルゲート電極の側壁で露出する側面をO2-プラズマ処理アッシングで酸化すると、conc.H2O2濃H2O2による溶解を防止することが可能となる。また、ステップS9aで材料膜3を除去した後、半導体基板1に対して更に洗浄処理を施すこともできる。オフセットスペーサ用の材料膜3の除去後の洗浄には、物理的にパーティクルを除去する物理洗浄を行うこともできる。例えば、液体とガスとの2流体のジェット洗浄や溶存ガス水メガソニック洗浄などを好適に行うことができる。熱リン酸のバッチ式処理装置にて熱リン酸処理窒化シリコンからなる材料膜3を熱リン酸で除去する処理を行った後の水洗槽にて溶存ガス水メガソニック洗浄を連続して行う方法も好ましい。本実施の形態では、オフセットスペーサ用の材料膜3の除去時に、その上に付着したパーティクルや、レジストフォトレジストパターンPR1をアッシングした後のレジスト残渣物が、オフセットスペーサ用の材料膜3と共に除去されるため、それらがウエハ半導体基板1上に再付着したとしても、物理洗浄のみで容易に除去可能である。従って、後述の第1および第2の比較例の場合は、オフセットスペーサ膜を極力エッチングさせないように洗浄条件を設定する必要があるため、パーティクル除去性能が低く歩留りの低下の問題が生じ得るが、本実施の形態では、パーティクル除去性能が高いため、歩留り向上の利点もある。次に、図11に示されるように、半導体基板1の主面主面全面上に、nMIS領域1A,1BおよびpMIS領域1C,1Dのゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、オフセットスペーサ用の材料膜4を形成堆積する図1のステップS5b。nMIS領域1A,1BおよびpMIS領域1C,1Dにおいて、材料膜4は、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の上面および側壁上と、ゲート構造体ゲート電極GE1,GE2,GE3,GE4で覆われていない部分の半導体基板1p型ウエルPW1,PW1およびn型ウエルNW1,NW2上とに形成される。材料膜4の好適な材料や形成法などについては、上記材料膜3と基本的には同じであるので、ここではその繰り返しの説明は省略する。材料膜4の形成膜厚厚みT4は、後で行うイオン注入IM2のオフセットスペーサとして相応しい厚みとなるようにし、例えば2~5nm程度とすることができる。ここで、nMIS領域1Bに形成されている材料膜4のうち、ゲート構造体ゲート電極GE2の側壁上に形成されている部分を、符号4aを付して材料膜4aと称し、ゲート構造体ゲート電極GE2の上面上に形成されている部分を、符号4bを付して材料膜4bと称し、p型ウエルPW2上に形成されている部分を、符号4cを付して材料膜4cと称するものとする。材料膜4cにおいて、半導体基板1の主面に略垂直な方向の厚みが上記厚みT4にほぼ対応し、材料膜4bにおいて、半導体基板1の主面に略垂直な方向の厚みが上記厚みT4にほぼ対応し、材料膜4aにおいて、半導体基板1の主面に略平行な方向の厚みが上記厚みT4にほぼ対応している。次に、半導体基板1の主面上に、すなわち材料膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図12に示されるように、マスク層としてフォトレジストパターンレジストパターン、マスク層PR2を形成する図1のステップS6b。フォトレジストパターンPR2は、nMIS領域1A、pMIS領域1CおよびpMIS領域1Dには形成されるが、nMIS領域1Bには形成されない。このため、nMIS領域1A、pMIS領域1CおよびpMIS領域1Dの材料膜4はフォトレジストパターンPR2で覆われているが、nMIS領域1Bの材料膜4はフォトレジストパターンPR2で覆われずに露出した状態となる。次に、図13に示されるように、半導体基板1に対してイオン注入IM2を行う図1のステップS7b。イオン注入IM2では、リンPまたはヒ素Asなどのn型の不純物を半導体基板1に導入イオン注入する。イオン注入IM2は、上記イオン注入IM1と、イオン注入の条件が異なっており、例えばドーズ量や注入エネルギーなどが異なっている注入する不純物が異なる場合もある。つまり、nMIS領域1Aに対して行うべきイオン注入の条件と、nMIS領域1Bに対して行うべきイオン注入の条件とが異なるため、nMIS領域1Aを選択的に露出するフォトレジストパターンPR1を用いたイオン注入IM1と、nMIS領域1Bを選択的に露出するフォトレジストパターンPR2を用いたイオン注入IM2とを、別工程で行っているのである。これは、後述のイオン注入IM3とイオン注入IM4とについても言えることである。イオン注入IM2では、フォトレジストパターンPR2はイオン注入阻止マスクとして機能するため、フォトレジストパターンPR2で覆われているnMIS領域1AおよびpMIS領域1C,1Dの半導体基板1p型ウエルPW1およびn型ウエルNW1,NW2やゲート電極GE1,GE3,GE4には、イオン注入IM2の際に不純物は導入イオン注入されない。一方、イオン注入IM2の際に、nMIS領域1BにはフォトレジストパターンPR2が形成されていないため、nMIS領域1Bの半導体基板1p型ウエルPW2にはイオン注入され得るが、nMIS領域1Bのゲート構造体ゲート電極GE2とそのゲート構造体ゲート電極GE2の側壁上の材料膜4aとが、イオン注入阻止マスクとして機能することができる。すなわち、nMIS領域1Bのゲート構造体ゲート電極GE2の側壁上の材料膜4aはオフセットスペーサとして機能する。このため、イオン注入IM2において、p型ウエルPW2におけるゲート電極GE2の直下とゲート電極GE2の側壁上の材料膜4aの直下の領域には、不純物は導入イオン注入されない。一方、材料膜4の形成膜厚厚みT4分は、不純物イオンが通過できるようなイオン注入エネルギー加速エネルギーでイオン注入IM2を行うため、イオン注入IM2で注入する不純物イオンは、p型ウエルPW2上の材料膜4cを通過して、材料膜4cの下に位置するp型ウエルPW2の上層部分に導入注入される。また、イオン注入IM2において、注入する不純物イオンは、ゲート電極GE2上の材料膜4bを通過してゲート電極GE2にも注入され得る。イオン注入IM2により、半導体基板1p型ウエルPW2のゲート電極GE2の両側の領域にリンPまたはヒ素Asなどのn型の不純物が導入イオン注入されることにより、エクステンション領域ソースドレインエクステンション領域、n-型半導体領域、n型不純物拡散層EX2が形成される。エクステンション領域EX2はn型の半導体領域であり、後で形成するn型のソースドレイン領域SD2よりも不純物濃度が低い。また、エクステンション領域EX2の深さ接合深さは、後で形成されるn型のソースドレイン領域SD2の深さ接合深さよりも浅い。このエクステンション領域EX2は、材料膜4cを通過してp型ウエルPW2の上層部分に不純物が導入イオン注入されたことにより、形成されている。このため、エクステンション領域EX2は、ゲート電極GE2の側壁上の材料膜4aの側面ゲート電極GE2に接している側とは反対側の面に整合自己整合して形成される。また、エクステンション領域EX2形成のためのイオン注入IM2は、斜めイオン注入ではなく、半導体基板1の主面に対して垂直な方向にイオン注入することが好ましい。また、イオン注入IM2の前または後に材料膜4およびフォトレジストパターンPR2が形成されている状態で、半導体基板1に対して他のイオン注入、例えばハローイオン注入を行うこともできる。ここで行うハローイオン注入は、nMIS領域1Bの半導体基板1p型ウエルPW2にハロー領域p型半導体領域を形成するために行い、このハロー領域は、p型ウエルPW2内にエクステンション領域EX2を包み込む覆うように形成され、p型ウエルPW2よりも不純物濃度が高いp型半導体領域p型不純物拡散領域である。また、ここで行うハローイオン注入は、ホウ素Bなどのp型の不純物イオン注入IM2で注入した不純物とは逆型の不純物をイオン注入するが、斜めイオン注入傾斜イオン注入とすることがより好ましい。また、ここで行うハローイオン注入では、フォトレジストパターンPR2で覆われているnMIS領域1AおよびpMIS領域1C,1Dの半導体基板1p型ウエルPW1およびn型ウエルNW1,NW2やゲート電極GE1,GE3,GE4には、不純物は導入イオン注入されない。また、ハロー領域は、不要であればその形成を省略するすなわちハローイオン注入を省略することもできる。次に、図14に示されるように、フォトレジストパターンPR2を除去する図1のステップS8b。フォトレジストパターンPR2は、アッシング処理により除去することができる。また、他の形態として、フォトレジストパターンPR2をウェット処理によって除去することも可能である。次に、図15に示されるように、材料膜4を除去する図1のステップS9b。材料膜4は、薬液を用いたウェット処理ウェットエッチング処理、薬液による溶解処理により除去することができる。ステップS9bの材料膜4の除去工程は、上記ステップS9aの材料膜3の除去工程と基本的には同じである。ステップS9bで、材料膜4が除去されることにより、nMIS領域1A,1BおよびpMIS領域1C,1Dのそれぞれにおいてゲート構造体が露出する。この際、nMIS領域1A,1BおよびpMIS領域1C,1Dのそれぞれにおいてゲート構造体の全体上面および側面全体を露出させるすなわちゲート構造体の表面に材料膜4が残存しないようにすることが好ましい。また、後でソースドレイン領域SD1,SD2,SD3,SD4が形成される予定領域の半導体基板1が露出するすなわち前記予定領域に材料膜4が残存しないようにすれば、更に好ましい。なお、ステップS9bで露出させるゲート構造体ゲート絶縁膜GI1およびゲート電極GE1を有する構造体とゲート絶縁膜GI2およびゲート電極GE2を有する構造体とゲート絶縁膜GI3およびゲート電極GE3を有する構造体とゲート絶縁膜GI4およびゲート電極GE4を有する構造体は、ステップS5bで材料膜4を形成する直前のゲート構造体を指す。このため、ステップS5bで材料膜4を形成する直前のゲート電極GE1、GE2,GE3,GE4の表面に酸化膜例えば自然酸化膜などが形成されている場合は、その酸化膜などもゲート構造体に含めることができる。また、上記ステップS9a後と同様、ステップS9bで材料膜4を除去した後にも、半導体基板1に対して更に洗浄処理を施すこともできる。次に、図16に示されるように、半導体基板1の主面主面全面上に、nMIS領域1A,1BおよびpMIS領域1C,1Dのゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、オフセットスペーサ用の材料膜5を形成堆積する図1のステップS5c。nMIS領域1A,1BおよびpMIS領域1C,1Dにおいて、材料膜5は、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の上面および側壁上と、ゲート構造体ゲート電極GE1,GE2,GE3,GE4で覆われていない部分の半導体基板1p型ウエルPW1,PW1およびn型ウエルNW1,NW2上とに形成される。材料膜5の好適な材料や形成法などについては、上記材料膜3と基本的には同じであるので、ここではその繰り返しの説明は省略する。材料膜5の形成膜厚厚みT5は、後で行うイオン注入IM3のオフセットスペーサとして相応しい厚みとなるようにし、例えば2~5nm程度とすることができる。ここで、pMIS領域1Cに形成されている材料膜5のうち、ゲート構造体ゲート電極GE3の側壁上に形成されている部分を、符号5aを付して材料膜5aと称し、ゲート構造体ゲート電極GE3の上面上に形成されている部分を、符号5bを付して材料膜5bと称し、n型ウエルNW1上に形成されている部分を、符号5cを付して材料膜5cと称するものとする。材料膜5cにおいて、半導体基板1の主面に略垂直な方向の厚みが上記厚みT5にほぼ対応し、材料膜5bにおいて、半導体基板1の主面に略垂直な方向の厚みが上記厚みT5にほぼ対応し、材料膜5aにおいて、半導体基板1の主面に略平行な方向の厚みが上記厚みT5にほぼ対応している。次に、半導体基板1の主面上に、すなわち材料膜5上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図17に示されるように、マスク層としてフォトレジストパターンレジストパターン、マスク層PR3を形成する図2のステップS6c。フォトレジストパターンPR3は、nMIS領域1A、nMIS領域1BおよびpMIS領域1Dには形成されるが、pMIS領域1Cには形成されない。このため、nMIS領域1A、nMIS領域1BおよびpMIS領域1Dの材料膜5はフォトレジストパターンPR3で覆われているが、pMIS領域1Cの材料膜5はフォトレジストパターンPR3で覆われずに露出した状態となる。次に、図18に示されるように、半導体基板1に対してイオン注入IM3を行う図2のステップS7c。イオン注入IM3では、ホウ素Bなどのp型の不純物を半導体基板1に導入イオン注入する。イオン注入IM3は、上記イオン注入IM1,IM2と、イオン注入の条件が異なっている。すなわち、イオン注入IM3は、上記イオン注入IM1,IM2と、注入する不純物の種類が異なっているドーズ量や注入エネルギーなども異なり得る。イオン注入IM3では、フォトレジストパターンPR3はイオン注入阻止マスクとして機能するため、フォトレジストパターンPR3で覆われているnMIS領域1A,1BおよびpMIS領域1Dの半導体基板1p型ウエルPW1,PW2およびn型ウエルNW2やゲート電極GE1,GE2,GE4には、イオン注入IM3の際に不純物は導入イオン注入されない。一方、イオン注入IM3の際に、pMIS領域1CにはフォトレジストパターンPR3が形成されていないため、pMIS領域1Cの半導体基板1n型ウエルNW1にはイオン注入され得るが、pMIS領域1Cのゲート構造体ゲート電極GE3とそのゲート構造体ゲート電極GE3の側壁上の材料膜5aとが、イオン注入阻止マスクとして機能することができる。すなわち、pMIS領域1Cのゲート構造体ゲート電極GE3の側壁上の材料膜5aはオフセットスペーサとして機能する。このため、イオン注入IM3において、n型ウエルNW1におけるゲート電極GE3の直下とゲート電極GE3の側壁上の材料膜5aの直下の領域には、不純物は導入イオン注入されない。一方、材料膜5の形成膜厚厚みT5分は、不純物イオンが通過できるようなイオン注入エネルギー加速エネルギーでイオン注入IM3を行うため、イオン注入IM3で注入する不純物イオンは、n型ウエルNW1上の材料膜5cを通過して、材料膜5cの下に位置するn型ウエルNW1の上層部分に導入注入される。また、イオン注入IM3において、注入する不純物イオンは、ゲート電極GE3上の材料膜5bを通過してゲート電極GE3にも注入され得る。イオン注入IM3により、半導体基板1n型ウエルNW1のゲート電極GE3の両側の領域にホウ素Bなどのp型の不純物が導入イオン注入されることにより、エクステンション領域ソースドレインエクステンション領域、p-型半導体領域、p型不純物拡散層EX3が形成される。エクステンション領域EX3はp型の半導体領域であり、後で形成するp型のソースドレイン領域SD3よりも不純物濃度が低い。また、エクステンション領域EX3の深さ接合深さは、後で形成されるp型のソースドレイン領域SD3の深さ接合深さよりも浅い。このエクステンション領域EX3は、材料膜5cを通過してn型ウエルNW1の上層部分に不純物が導入イオン注入されたことにより、形成されている。このため、エクステンション領域EX3は、ゲート電極GE3の側壁上の材料膜5aの側面ゲート電極GE3に接している側とは反対側の面に整合自己整合して形成される。また、エクステンション領域EX3形成のためのイオン注入IM3は、斜めイオン注入ではなく、半導体基板1の主面に対して垂直な方向にイオン注入することが好ましい。また、イオン注入IM3の前または後に材料膜5およびフォトレジストパターンPR3が形成されている状態で、半導体基板1に対して他のイオン注入、例えばハローイオン注入を行うこともできる。ここで行うハローイオン注入は、pMIS領域1Cの半導体基板1n型ウエルNW1にハロー領域n型半導体領域を形成するために行い、このハロー領域は、n型ウエルNW1内にエクステンション領域EX3を包み込む覆うように形成され、n型ウエルNW1よりも不純物濃度が高いn型半導体領域n型不純物拡散領域である。また、ここで行うハローイオン注入は、リンPまたはヒ素Asなどのn型の不純物イオン注入IM3で注入した不純物とは逆型の不純物をイオン注入するが、斜めイオン注入傾斜イオン注入とすることがより好ましい。また、ここで行うハローイオン注入では、フォトレジストパターンPR3で覆われているnMIS領域1A,1BおよびpMIS領域1Dの半導体基板1p型ウエルPW1,PW2およびn型ウエルNW2やゲート電極GE1,GE2,GE4には、不純物は導入イオン注入されない。また、ハロー領域は、不要であればその形成を省略するすなわちハローイオン注入を省略することもできる。次に、図19に示されるように、フォトレジストパターンPR3を除去する図2のステップS8c。フォトレジストパターンPR3は、アッシング処理により除去することができる。また、他の形態として、フォトレジストパターンPR3をウェット処理によって除去することも可能である。次に、図20に示されるように、材料膜5を除去する図2のステップS9c。材料膜5は、薬液を用いたウェット処理ウェットエッチング処理、薬液による溶解処理により除去することができる。ステップS9cの材料膜5の除去工程は、上記ステップS9aの材料膜3の除去工程と基本的には同じである。ステップS9cで、材料膜5が除去されることにより、nMIS領域1A,1BおよびpMIS領域1C,1Dのそれぞれにおいてゲート構造体が露出する。この際、nMIS領域1A,1BおよびpMIS領域1C,1Dのそれぞれにおいてゲート構造体の全体上面および側面全体を露出させるすなわちゲート構造体の表面に材料膜5が残存しないようにすることが好ましい。また、後でソースドレイン領域SD1,SD2,SD3,SD4が形成される予定領域の半導体基板1が露出するすなわち前記予定領域に材料膜5が残存しないようにすれば、更に好ましい。なお、ステップS9cで露出させるゲート構造体すなわちゲート絶縁膜GI1およびゲート電極GE1を有する構造体とゲート絶縁膜GI2およびゲート電極GE2を有する構造体とゲート絶縁膜GI3およびゲート電極GE3を有する構造体とゲート絶縁膜GI4およびゲート電極GE4を有する構造体は、ステップS5cで材料膜5を形成する直前のゲート構造体を指す。このため、ステップS5cで材料膜5を形成する直前のゲート電極GE1、GE2,GE3,GE4の表面に酸化膜例えば自然酸化膜などが形成されている場合は、その酸化膜などもゲート構造体に含めることができる。また、上記ステップS9a後と同様、ステップS9cで材料膜5を除去した後にも、半導体基板1に対して更に洗浄処理ウェット洗浄処理を施すこともできる。次に、図21に示されるように、半導体基板1の主面主面全面上に、nMIS領域1A,1BおよびpMIS領域1C,1Dのゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、オフセットスペーサ用の材料膜6を形成堆積する図1のステップS5d。nMIS領域1A,1BおよびpMIS領域1C,1Dにおいて、材料膜6は、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の上面および側壁上と、ゲート構造体ゲート電極GE1,GE2,GE3,GE4で覆われていない部分の半導体基板1p型ウエルPW1,PW1およびn型ウエルNW1,NW2上とに形成される。材料膜6の好適な材料や形成法などについては、上記材料膜3と基本的には同じであるので、ここではその繰り返しの説明は省略する。材料膜6の形成膜厚厚みT6は、後で行うイオン注入IM4のオフセットスペーサとして相応しい厚みとなるようにし、例えば2~5nm程度とすることができる。ここで、pMIS領域1Dに形成されている材料膜6のうち、ゲート構造体ゲート電極GE4の側壁上に形成されている部分を、符号6aを付して材料膜6aと称し、ゲート構造体ゲート電極GE4の上面上に形成されている部分を、符号6bを付して材料膜6bと称し、n型ウエルNW2上に形成されている部分を、符号6cを付して材料膜6cと称するものとする。材料膜6cにおいて、半導体基板1の主面に略垂直な方向の厚みが上記厚みT6にほぼ対応し、材料膜6bにおいて、半導体基板1の主面に略垂直な方向の厚みが上記厚みT6にほぼ対応し、材料膜6aにおいて、半導体基板1の主面に略平行な方向の厚みが上記厚みT6にほぼ対応している。次に、半導体基板1の主面上に、すなわち材料膜6上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図22に示されるように、マスク層としてフォトレジストパターンレジストパターン、マスク層PR4を形成する図2のステップS6d。フォトレジストパターンPR4は、nMIS領域1A、nMIS領域1BおよびpMIS領域1Cには形成されるが、pMIS領域1Dには形成されない。このため、nMIS領域1A、nMIS領域1BおよびpMIS領域1Cの材料膜6はフォトレジストパターンPR4で覆われているが、pMIS領域1Dの材料膜6はフォトレジストパターンPR4で覆われずに露出した状態となる。次に、図23に示されるように、半導体基板1に対してイオン注入IM4を行う図2のステップS7d。イオン注入IM4では、ホウ素Bなどのp型の不純物を半導体基板1に導入イオン注入する。イオン注入IM4は、上記イオン注入IM1,IM2と、イオン注入の条件が異なっている。すなわち、イオン注入IM4は、上記イオン注入IM1,IM2と、注入する不純物の種類が異なっているドーズ量や注入エネルギーなども異なり得る。また、イオン注入IM4は、上記イオン注入IM3と、イオン注入の条件が異なっており、例えばドーズ量や注入エネルギーなどが異なっている注入する不純物が異なる場合もある。イオン注入IM4では、フォトレジストパターンPR4はイオン注入阻止マスクとして機能するため、フォトレジストパターンPR4で覆われているnMIS領域1A,1BおよびpMIS領域1Cの半導体基板1p型ウエルPW1,PW2およびn型ウエルNW1やゲート電極GE1,GE2,GE3には、イオン注入IM4の際に不純物は導入イオン注入されない。一方、イオン注入IM4の際に、pMIS領域1DにはフォトレジストパターンPR4が形成されていないため、pMIS領域1Dの半導体基板1n型ウエルNW2にはイオン注入され得るが、pMIS領域1Dのゲート構造体ゲート電極GE4とそのゲート構造体ゲート電極GE4の側壁上の材料膜6aとが、イオン注入阻止マスクとして機能することができる。すなわち、pMIS領域1Dのゲート構造体ゲート電極GE4の側壁上の材料膜6aはオフセットスペーサとして機能する。このため、イオン注入IM4において、n型ウエルNW2におけるゲート電極GE4の直下とゲート電極GE4の側壁上の材料膜6aの直下の領域には、不純物は導入イオン注入されない。一方、材料膜6の形成膜厚厚みT6分は、不純物イオンが通過できるようなイオン注入エネルギー加速エネルギーでイオン注入IM4を行うため、イオン注入IM4で注入する不純物イオンは、n型ウエルNW2上の材料膜6cを通過して、材料膜6cの下に位置するn型ウエルNW2の上層部分に導入注入される。また、イオン注入IM4において、注入する不純物イオンは、ゲート電極GE4上の材料膜6bを通過してゲート電極GE4にも注入され得る。イオン注入IM4により、半導体基板1n型ウエルNW2のゲート電極GE4の両側の領域にホウ素Bなどのp型の不純物が導入イオン注入されることにより、エクステンション領域ソースドレインエクステンション領域、p-型半導体領域、p型不純物拡散層EX4が形成される。エクステンション領域EX4はp型の半導体領域であり、後で形成するp型のソースドレイン領域SD4よりも不純物濃度が低い。また、エクステンション領域EX4の深さ接合深さは、後で形成されるp型のソースドレイン領域SD4の深さ接合深さよりも浅い。このエクステンション領域EX4は、材料膜6cを通過してn型ウエルNW2の上層部分に不純物が導入イオン注入されたことにより、形成されている。このため、エクステンション領域EX4は、ゲート電極GE4の側壁上の材料膜6aの側面ゲート電極GE4に接している側とは反対側の面に整合自己整合して形成される。また、エクステンション領域EX4形成のためのイオン注入IM4は、斜めイオン注入ではなく、半導体基板1の主面に対して垂直な方向にイオン注入することが好ましい。また、イオン注入IM4の前または後に材料膜6およびフォトレジストパターンPR4が形成されている状態で、半導体基板1に対して他のイオン注入、例えばハローイオン注入を行うこともできる。ここで行うハローイオン注入は、pMIS領域1Dの半導体基板1n型ウエルNW2にハロー領域n型半導体領域を形成するために行い、このハロー領域は、n型ウエルNW2内にエクステンション領域EX4を包み込む覆うように形成され、n型ウエルNW2よりも不純物濃度が高いn型半導体領域n型不純物拡散領域である。また、ここで行うハローイオン注入は、リンPまたはヒ素Asなどのn型の不純物イオン注入IM4で注入した不純物とは逆型の不純物をイオン注入するが、斜めイオン注入傾斜イオン注入とすることがより好ましい。また、ここで行うハローイオン注入では、フォトレジストパターンPR4で覆われているnMIS領域1A,1BおよびpMIS領域1Cの半導体基板1p型ウエルPW1,PW2およびn型ウエルNW1やゲート電極GE1,GE2,GE3には、不純物は導入イオン注入されない。また、ハロー領域は、不要であればその形成を省略するすなわちハローイオン注入を省略することもできる。次に、図24に示されるように、フォトレジストパターンPR4を除去する図2のステップS8d。フォトレジストパターンPR4は、アッシング処理により除去することができる。また、他の形態として、フォトレジストパターンPR4をウェット処理によって除去することも可能である。次に、図25に示されるように、材料膜6を除去する図2のステップS9d。材料膜6は、薬液を用いたウェット処理ウェットエッチング処理、薬液による溶解処理により除去することができる。ステップS9dの材料膜6の除去工程は、上記ステップS9aの材料膜3の除去工程と基本的には同じである。ステップS9dで、材料膜6が除去されることにより、nMIS領域1A,1BおよびpMIS領域1C,1Dのそれぞれにおいてゲート構造体が露出する。この際、nMIS領域1A,1BおよびpMIS領域1C,1Dのそれぞれにおいてゲート構造体の全体上面および側面全体を露出させるすなわちゲート構造体の表面に材料膜6が残存しないようにすることが好ましい。また、後でソースドレイン領域SD1,SD2,SD3,SD4が形成される予定領域の半導体基板1が露出するすなわち前記予定領域に材料膜6が残存しないようにすれば、更に好ましい。なお、ステップS9dで露出させるゲート構造体すなわちゲート絶縁膜GI1およびゲート電極GE1を有する構造体とゲート絶縁膜GI2およびゲート電極GE2を有する構造体とゲート絶縁膜GI3およびゲート電極GE3を有する構造体とゲート絶縁膜GI4およびゲート電極GE4を有する構造体は、ステップS5dで材料膜6を形成する直前のゲート構造体を指す。このため、ステップS5dで材料膜6を形成する直前のゲート電極GE1、GE2,GE3,GE4の表面に酸化膜例えば自然酸化膜などが形成されている場合は、その酸化膜などもゲート構造体に含めることができる。また、上記ステップS9a後と同様、ステップS9dで材料膜6を除去した後にも、半導体基板1に対して更に洗浄処理ウェット洗浄処理を施すこともできる。本実施の形態では、オフセットスペーサ膜材料膜3,4,5,6を用いたことにより、イオン注入IM1,IM2,IM3,IM4で不純物を拡散させる起点をゲート電極GE1,GE2,GE3,GE4の側壁からオフセットスペーサ膜材料膜3,4,5,6の厚み分だけ離れた位置とすることができ、ソースドレイン間のリークを低減し、短チャネル特性を向上させることができる。また、フォトレジストパターンPR1,PR2,PR3,PR4を形成し直す除去および再形成を行う度に、オフセットスペーサ用の膜材料膜3,4,5,6を形成し直す除去および再成膜を行うことにより、オフセットスペーサに相応しい厚みの材料膜3,4,5,6を用いたイオン注入IM1,IM2,IM3,IM4を行うことができる。これにより、nMIS領域1A、nMIS領域1B、pMIS領域1CおよびpMIS領域1Dにそれぞれ形成されるMISFETの特性を安定化させることができ、半導体装置の性能向上を図ることができる。また、オフセットスペーサ用の膜材料膜3,4,5,6を薬液で除去する際、フォトレジストパターンPR1,PR2,PR3,PR4の除去後にオフセットスペーサ用の膜材料膜3,4,5,6上に残留するレジスト残渣物や注入種も容易に除去されるため、半導体装置の歩留りが向上し、またMISFETの特性が安定するひいては半導体装置の性能向上を図ることができるという効果も得られる。次に、図26に示されるように、nMIS領域1A,1BおよびpMIS領域1C,1Dのゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上にサイドウォールスペーサ側壁スペーサ、側壁絶縁膜、サイドウォールSWを形成する図2のステップS10。サイドウォールスペーサSWは、例えば次のようにして形成することができる。まず、半導体基板1の主面主面全面上に、ゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、絶縁膜サイドウォールスペーサSW用の絶縁膜を形成する。それから、前記絶縁膜サイドウォールスペーサSW用の絶縁膜をRIEReactiveIonEtching:反応性イオンエッチング法などにより異方性エッチングエッチバックする。これにより、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上に前記絶縁膜サイドウォールスペーサSW用の絶縁膜が残存し、他の領域ゲート構造体上およびゲート構造体で覆われていない部分の半導体基板1上の前記絶縁膜サイドウォールスペーサSW用の絶縁膜が除去される。このようにして、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上に残存する前記絶縁膜サイドウォールスペーサSW用の絶縁膜からなるサイドウォールスペーサSWが形成される。サイドウォールスペーサSW用の絶縁膜としては、例えば、窒化シリコン膜、酸化シリコン膜、あるいはそれらの積層膜などを用いることができ、CVD法などを用いて形成することができ、その形成膜厚厚みは、上記材料膜3,4,5,6の各形成厚みよりも厚く、例えば20~25nm程度とすることができる。上記ステップS10でサイドウォールスペーサSWを形成した後、図27に示されるように、n型半導体領域n型不純物拡散層であるソースドレイン領域SD1,SD2およびp型半導体領域p型不純物拡散層であるソースドレイン領域SD3,SD4を形成する図2のステップS11。ソースドレイン領域SD1は、nMIS領域1Aにおいて、半導体基板1p型ウエルPW1のゲート電極GE1およびサイドウォールスペーサSWゲート電極GE1の側壁上のサイドウォールスペーサSWの両側の領域に、ヒ素AsまたはリンPなどのn型の不純物をイオン注入することにより形成される。また、ソースドレイン領域SD2は、nMIS領域1Bにおいて、半導体基板1p型ウエルPW2のゲート電極GE2およびサイドウォールスペーサSWゲート電極GE2の側壁上のサイドウォールスペーサSWの両側の領域に、ヒ素AsまたはリンPなどのn型の不純物をイオン注入することにより形成される。また、ソースドレイン領域SD3は、pMIS領域1Cにおいて、半導体基板1n型ウエルNW1のゲート電極GE3およびサイドウォールスペーサSWゲート電極GE3の側壁上のサイドウォールスペーサSWの両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより形成される。また、ソースドレイン領域SD4は、pMIS領域1Dにおいて、半導体基板1n型ウエルNW2のゲート電極GE4およびサイドウォールスペーサSWゲート電極GE4の側壁上のサイドウォールスペーサSWの両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより形成される。ソースドレイン領域SD1を形成するためのイオン注入の際、ゲート電極GE1およびその側壁上のサイドウォールスペーサSWもマスクイオン注入阻止マスクとして機能することができる。このため、ソースドレイン領域SD1は、ゲート電極GE1の側壁上のサイドウォールスペーサSWの側壁に整合自己整合して形成され、ゲート電極GE1およびサイドウォールスペーサSWの直下には、不純物は導入イオン注入されない。また、ソースドレイン領域SD1を形成するためのイオン注入において、ゲート電極GE1にもn型の不純物がイオン注入され得る。nMIS領域1Aに形成されたソースドレイン領域SD1とエクステンション領域EX1とは同じ導電型であるが、ソースドレイン領域SD1は、エクステンション領域EX1よりも、不純物濃度n型不純物濃度が高く、また、ソースドレイン領域SD1の深さ接合深さは、エクステンション領域EX1の深さ接合深さよりも深い。これにより、nチャネル型MISFETQn1のソースまたはドレインとして機能するn型の半導体領域不純物拡散層が、ソースドレイン領域SD1およびエクステンション領域EX1により形成される。換言すれば、エクステンション領域EX1と、それよりも高不純物濃度のソースドレイン領域SD1とは、nチャネル型MISFETQn1のソースまたはドレイン用の半導体領域n型の半導体領域として機能する。従って、nチャネル型MISFETQn1のソース領域およびドレイン領域は、LDDLightlydopedDrain構造を有している。また、ソースドレイン領域SD2を形成するためのイオン注入の際、ゲート電極GE2およびその側壁上のサイドウォールスペーサSWもマスクイオン注入阻止マスクとして機能することができる。このため、ソースドレイン領域SD2は、ゲート電極GE2の側壁上のサイドウォールスペーサSWの側壁に整合自己整合して形成され、ゲート電極GE2およびサイドウォールスペーサSWの直下には、不純物は導入イオン注入されない。また、ソースドレイン領域SD2を形成するためのイオン注入において、ゲート電極GE2にもn型の不純物がイオン注入され得る。nMIS領域1Bに形成されたソースドレイン領域SD2とエクステンション領域EX2とは同じ導電型であるが、ソースドレイン領域SD2は、エクステンション領域EX2よりも、不純物濃度n型不純物濃度が高く、また、ソースドレイン領域SD2の深さ接合深さは、エクステンション領域EX2の深さ接合深さよりも深い。これにより、nチャネル型MISFETQn2のソースまたはドレインとして機能するn型の半導体領域不純物拡散層が、ソースドレイン領域SD2およびエクステンション領域EX2により形成される。換言すれば、エクステンション領域EX2と、それよりも高不純物濃度のソースドレイン領域SD2とは、nチャネル型MISFETQn2のソースまたはドレイン用の半導体領域n型の半導体領域として機能する。従って、nチャネル型MISFETQn2のソース領域およびドレイン領域は、LDD構造を有している。また、ソースドレイン領域SD3を形成するためのイオン注入の際、ゲート電極GE3およびその側壁上のサイドウォールスペーサSWもマスクイオン注入阻止マスクとして機能することができる。このため、ソースドレイン領域SD3は、ゲート電極GE3の側壁上のサイドウォールスペーサSWの側壁に整合自己整合して形成され、ゲート電極GE3およびサイドウォールスペーサSWの直下には、不純物は導入イオン注入されない。また、ソースドレイン領域SD3を形成するためのイオン注入において、ゲート電極GE3にもn型の不純物がイオン注入され得る。pMIS領域1Cに形成されたソースドレイン領域SD3とエクステンション領域EX3とは同じ導電型であるが、ソースドレイン領域SD3は、エクステンション領域EX3よりも、不純物濃度p型不純物濃度が高く、また、ソースドレイン領域SD3の深さ接合深さは、エクステンション領域EX3の深さ接合深さよりも深い。これにより、pチャネル型MISFETQp1のソースまたはドレインとして機能するp型の半導体領域不純物拡散層が、ソースドレイン領域SD3およびエクステンション領域EX3により形成される。換言すれば、エクステンション領域EX3と、それよりも高不純物濃度のソースドレイン領域SD3とは、pチャネル型MISFETQp1のソースまたはドレイン用の半導体領域p型の半導体領域として機能する。従って、pチャネル型MISFETQp1のソース領域およびドレイン領域は、LDD構造を有している。また、ソースドレイン領域SD4を形成するためのイオン注入の際、ゲート電極GE4およびその側壁上のサイドウォールスペーサSWもマスクイオン注入阻止マスクとして機能することができる。このため、ソースドレイン領域SD4は、ゲート電極GE4の側壁上のサイドウォールスペーサSWの側壁に整合自己整合して形成され、ゲート電極GE4およびサイドウォールスペーサSWの直下には、不純物は導入イオン注入されない。また、ソースドレイン領域SD4を形成するためのイオン注入において、ゲート電極GE4にもn型の不純物がイオン注入され得る。pMIS領域1Dに形成されたソースドレイン領域SD4とエクステンション領域EX4とは同じ導電型であるが、ソースドレイン領域SD4は、エクステンション領域EX4よりも、不純物濃度p型不純物濃度が高く、また、ソースドレイン領域SD4の深さ接合深さは、エクステンション領域EX4の深さ接合深さよりも深い。これにより、pチャネル型MISFETQp2のソースまたはドレインとして機能するp型の半導体領域不純物拡散層が、ソースドレイン領域SD4およびエクステンション領域EX4により形成される。換言すれば、エクステンション領域EX4と、それよりも高不純物濃度のソースドレイン領域SD4とは、pチャネル型MISFETQp2のソースまたはドレイン用の半導体領域p型の半導体領域として機能する。従って、pチャネル型MISFETQp2のソース領域およびドレイン領域は、LDD構造を有している。ソースドレイン領域SD1,SD2,SD3,SD4はイオン注入により形成するが、ソースドレイン領域SD1を形成するためのイオン注入と、ソースドレイン領域SD2を形成するためのイオン注入と、ソースドレイン領域SD3を形成するためのイオン注入と、ソースドレイン領域SD4を形成するためのイオン注入とは、別々の異なるイオン注入工程とすることができる。この場合、ソースドレイン領域SD1を形成するためのイオン注入を行う際には、上記フォトレジストパターンPR1と同様にnMIS領域1BおよびpMIS領域1C,1Dを覆いかつnMIS領域1Aを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、ソースドレイン領域SD2を形成するためのイオン注入を行う際には、上記フォトレジストパターンPR2と同様にnMIS領域1AおよびpMIS領域1C,1Dを覆いかつnMIS領域1Bを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、ソースドレイン領域SD3を形成するためのイオン注入を行う際には、上記フォトレジストパターンPR3と同様にnMIS領域1A,1BおよびpMIS領域1Dを覆いかつpMIS領域1Cを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、ソースドレイン領域SD4を形成するためのイオン注入を行う際には、上記フォトレジストパターンPR4と同様にnMIS領域1A,1BおよびpMIS領域1Cを覆いかつpMIS領域1Dを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、他の形態として、nチャネル型MISFET用のソースドレイン領域であるソースドレイン領域SD1とソースドレイン領域SD2とについては、不純物濃度と接合深さが同じとなってもよければ、共通の同じイオン注入工程で形成することもできる。この場合、ソースドレイン領域SD1,SD2を形成するためのイオン注入を行う際には、pMIS領域1C,1Dを覆いかつnMIS領域1A,1Bを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、pチャネル型MISFET用のソースドレイン領域であるソースドレイン領域SD3とソースドレイン領域SD4とについては、不純物濃度と接合深さが同じとなってもよければ、共通の同じイオン注入工程で形成することもできる。この場合、ソースドレイン領域SD3,SD4を形成するためのイオン注入を行う際には、nMIS領域1A,1Bを覆いかつpMIS領域1C,1Dを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。但し、nチャネル型MISFET用のソースドレイン領域ここではソースドレイン領域SD1,SD2形成用のイオン注入と、pチャネル型MISFET用のソースドレイン領域ここではソースドレイン領域SD3,SD4形成用のイオン注入とは、注入する不純物の導電型が異なるため、別々の異なるイオン注入工程とする必要がある。次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理熱処理を行う図2のステップS12。このアニール処理は、例えば、1050°C程度のフラッシュランプアニール処理にて行うことができる。このようにして、nMIS領域1Aのp型ウエルPW1にnチャネル型MISFETQn1が形成され、nMIS領域1Bのp型ウエルPW2にnチャネル型MISFETQn2が形成され、pMIS領域1Cのn型ウエルNW1にpチャネル型MISFETQp1が形成され、pMIS領域1Dのn型ウエルNW2にpチャネル型MISFETQp2が形成される。これにより、図27の構造が得られる。nチャネル型MISFETQn1,Qn2は、それぞれnチャネル型の電界効果トランジスタとみなすことができ、pチャネル型MISFETQp1,Qp2は、それぞれpチャネル型の電界効果トランジスタとみなすことができる。次に、サリサイドSalicide:SelfAlignedSilicide技術により、ゲート電極GE1,GE2,GE3,GE4およびソースドレイン領域SD1,SD2,SD3,SD4の表面表層部分、上層部分に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層図示せずを形成する。この金属シリサイド層は、ゲート電極GE1,GE2,GE3,GE4およびソースドレイン領域SD1,SD2,SD3,SD4の表面上面を露出させ、例えばコバルトCo膜またはニッケルNi膜のような金属膜を堆積して熱処理することによって、形成することができる。その後、未反応の金属膜は除去される。次に、図28に示されるように、半導体基板1の主面主面全面上に絶縁膜層間絶縁膜12を形成する。すなわち、ゲート電極GE1,GE2,GE3,GE4およびサイドウォールスペーサSWを覆うように、半導体基板1の主面上に絶縁膜12を形成する。絶縁膜12は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜12の表面上面をCMPCMP:ChemicalMechanicalPolishing、化学機械研磨法により研磨するなどして、絶縁膜12の上面を平坦化する。下地段差に起因して絶縁膜12の表面に凹凸形状が形成されていても、絶縁膜12の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。次に、絶縁膜12上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、絶縁膜12をドライエッチングすることにより、絶縁膜12にコンタクトホール貫通孔、孔13を形成する。コンタクトホール13の底部では、半導体基板1の主面の一部、例えばソースドレイン領域SD1,SD2,SD3,SD4の表面この表面に金属シリサイド層を形成している場合はその金属シリサイド層の一部や、ゲート電極GE1,GE2,GE3,GE4の表面この表面に金属シリサイド層を形成している場合はその金属シリサイド層の一部などが露出される。次に、コンタクトホール13内に、タングステンWなどからなる導電性のプラグ接続用導体部14を形成する。プラグ14を形成するには、例えば、コンタクトホール13の内部底部および側壁上を含む絶縁膜12上に、プラズマCVD法などによりバリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、タングステン膜などからなる主導体膜をCVD法などによってバリア導体膜上にコンタクトホール13を埋めるように形成し、絶縁膜12上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグ14を形成することができる。図面の簡略化のために、プラグ14は、主導体膜とバリア導体膜を一体化して示してある。プラグ14は、その底部で、ゲート電極GE1,GE2,GE3,GE4またはソースドレイン領域SD1,SD2,SD3,SD4の表面この表面に金属シリサイド層を形成している場合はその金属シリサイド層などと接して、電気的に接続される。次に、図29に示されるように、プラグ14が埋め込まれた絶縁膜12上に、絶縁膜15を形成する。絶縁膜15は、複数の絶縁膜の積層膜で形成することもできる。次に、シングルダマシン法により第1層目の配線である配線M1を形成する。具体的には、次のようにして配線M1を形成することができる。まず、フォトレジストパターン図示せずをマスクとしたドライエッチングによって絶縁膜15の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜15上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜銅めっき膜およびシード層とバリア導体膜をCMP法により除去して、配線溝に埋め込まれ銅を主導電材料とする第1層目の配線M1を形成する。図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。配線M1は、プラグ14を介してゲート電極GE1,GE2,GE3,GE4またはソースドレイン領域SD1,SD2,SD3,SD4などと電気的に接続されている。その後、デュアルダマシン法により2層目の配線を形成するが、ここでは図示およびその説明は省略する。以上のようにして、本実施の形態の半導体装置が製造される。次に、比較例第1の比較例および第2の比較例の半導体装置の製造工程と対比しながら、本実施の形態の特徴について、より詳細に説明する。まず、第1の比較例の半導体装置の製造工程について、図30~図34を参照しながら説明する。図30~図34は、第1の比較例の半導体装置の製造工程中の要部断面図である。第1の比較例の半導体装置の製造工程においては、上記ステップS1~S4と同様の工程を行って上記図5と同様の構造を得た後、図30に示されるように、半導体基板1の主面主面全面上に、ゲート電極図30の場合はゲート電極GE1,GE3を覆うように、オフセットスペーサ用の絶縁膜103を形成する。なお、図30~図39では、上記図5に示されるnMIS領域1A,1BおよびpMIS領域1C,1Dのうち、nMIS領域1AおよびpMIS領域1Cが示されている。次に、半導体基板1の主面上に、すなわち絶縁膜103上に、図31に示されるように、フォトレジストパターンPR101を形成する。フォトレジストパターンPR101は、上記フォトレジストパターンPR1に対応するものであり、pMIS領域1Cを覆いかつnMIS領域1Aを露出する。次に、フォトレジストパターンPR101をイオン注入阻止マスクとして半導体基板1に対してn型不純物のイオン注入IM101を行うことにより、nMIS領域1Aのp型ウエルPW1にn型の半導体領域であるエクステンション領域EX101を形成する。このイオン注入IM101の際に、ゲート電極GE1とその側壁上の絶縁膜103とが、イオン注入阻止マスクとして機能する。このため、エクステンション領域EX101は、ゲート電極GE1の側壁上の絶縁膜103の側面ゲート電極GE1に接している側とは反対側の面に整合自己整合して形成される。イオン注入IM101は上記イオン注入IM1に相当するものであり、エクステンション領域EX101は上記エクステンション領域EX1に相当するものである。次に、図32に示されるように、フォトレジストパターンPR101をアッシングなどによって除去する。この際、絶縁膜103上に、フォトレジストパターンPR101の残渣物PR101aが残存しやすい。これは、フォトレジストパターンPR101にはイオン注入IM101によってイオンが打ち込まれているため、レジストが硬化変質し、アッシングで除去しきれない残渣物PR101aがパターンの縁に沿って残るためである。このため、図33に示されるように、洗浄処理ウェット処理を行って、この残渣物PR101aを除去する。次に、図34に示されるように、半導体基板1の主面上に、すなわち絶縁膜103上に、フォトレジストパターンPR103を形成する。フォトレジストパターンPR103は、上記フォトレジストパターンPR3に対応するものであり、nMIS領域1Aを覆いかつpMIS領域1Cを露出する。次に、フォトレジストパターンPR103をイオン注入阻止マスクとして半導体基板1に対してp型不純物のイオン注入IM103を行うことにより、pMIS領域1Cのn型ウエルNW1にp型の半導体領域であるエクステンション領域EX103を形成する。このイオン注入IM103の際に、ゲート電極GE3とその側壁上の絶縁膜103とが、イオン注入阻止マスクとして機能する。このため、エクステンション領域EX103は、ゲート電極GE3の側壁上の絶縁膜103の側面ゲート電極GE3に接している側とは反対側の面に整合自己整合して形成される。イオン注入IM103は上記イオン注入IM3に相当するものであり、エクステンション領域EX103は、上記エクステンション領域EX3に相当するものである。その後、フォトレジストパターンPR103を除去するが、ここではこれ以降の工程上記サイドウォールスペーサSW形成工程や上記ソースドレイン領域SD1,SD2,SD3,SD4形成工程などの図示および説明は省略する。次に、第2の比較例の半導体装置の製造工程について、図35~図39を参照しながら説明する。図35~図39は、第2の比較例の半導体装置の製造工程中の要部断面図である。第2の比較例の半導体装置の製造工程においては、上記第1の比較例の半導体装置と同様にして上記図30の上記絶縁膜103形成工程を行った後、上記絶縁膜103を異方性エッチングエッチバックすることにより、図35に示されるように、ゲート電極図30の場合はゲート電極GE1,GE3の側壁上に上記絶縁膜103を残して側壁絶縁膜203とし、他の領域の上記絶縁膜103を除去する。第1の比較例と第2の比較例の相違点は、第1の比較例では、ゲート電極の側壁上だけでなく、ゲート電極の上面上やゲート電極が形成されていない領域の半導体基板1の主面上にも絶縁膜103が形成されていたのに対して、第2の比較例では、ゲート電極の側壁上にのみ側壁絶縁膜203が形成されていることである。次に、図36に示されるように、半導体基板1の主面上にフォトレジストパターンPR201を形成する。フォトレジストパターンPR201は、上記フォトレジストパターンPR1,PR101に対応するものであり、pMIS領域1Cを覆いかつnMIS領域1Aを露出する。次に、フォトレジストパターンPR201をイオン注入阻止マスクとして半導体基板1に対してn型不純物のイオン注入IM201を行うことにより、nMIS領域1Aのp型ウエルPW1にn型の半導体領域であるエクステンション領域EX201を形成する。このイオン注入IM201の際に、ゲート電極GE1とその側壁上の側壁絶縁膜203とが、イオン注入阻止マスクとして機能する。このため、エクステンション領域EX201は、ゲート電極GE1の側壁上の側壁絶縁膜203の側面ゲート電極GE1に接している側とは反対側の面に整合自己整合して形成される。イオン注入IM201は上記イオン注入IM1,IM101に相当するものであり、エクステンション領域EX201は上記エクステンション領域EX1,EX101に相当するものである。次に、図37に示されるように、フォトレジストパターンPR201をアッシングなどによって除去する。この際、半導体基板1上に、フォトレジストパターンPR201の残渣物PR201aが残存しやすい。このため、図38に示されるように、洗浄処理ウェット処理を行って、この残渣物PR201aを除去する。次に、図39に示されるように、半導体基板1の主面上にフォトレジストパターンPR203を形成する。フォトレジストパターンPR203は、上記フォトレジストパターンPR3,PR103に対応するものであり、nMIS領域1Aを覆いかつpMIS領域1Cを露出する。次に、フォトレジストパターンPR203をイオン注入阻止マスクとして半導体基板1に対してp型不純物のイオン注入IM203を行うことにより、pMIS領域1Cのn型ウエルNW1にp型の半導体領域であるエクステンション領域EX203を形成する。このイオン注入IM203の際に、ゲート電極GE3とその側壁上の側壁絶縁膜203とが、イオン注入阻止マスクとして機能する。このため、エクステンション領域EX203は、ゲート電極GE3の側壁上の側壁絶縁膜203の側面ゲート電極GE3に接している側とは反対側の面に整合自己整合して形成される。イオン注入IM203は上記イオン注入IM3,IM103に相当するものであり、エクステンション領域EX203は、上記エクステンション領域EX3,EX103に相当するものである。その後、フォトレジストパターンPR203を除去するが、ここではこれ以降の工程上記サイドウォールスペーサSW形成工程や上記ソースドレイン領域SD1,SD2,SD3,SD4形成工程などの図示および説明は省略する。上記第1の比較例および第2の比較例の半導体装置の製造工程では、フォトレジストパターンPR101,PR201をアッシングなどによって除去した後、フォトレジストパターンPR101,PR201の残渣物PR101a,PR201aが残存しやすいため、洗浄処理ウェット処理を行って、この残渣物PR101a,PR201aを除去する必要がある。この際、残渣物PR101a,PR201aが除去されるだけでなく、絶縁膜103第1の比較例の場合や側壁絶縁膜203第2の比較例の場合も等方的にエッチングされてしまい、絶縁膜103第1の比較例の場合や側壁絶縁膜203第2の比較例の場合の厚みが薄くなってしまう。絶縁膜103第1の比較例の場合や側壁絶縁膜203第2の比較例の場合の厚みの減少を防止するために、残渣物PR101a,PR201aの除去のための洗浄工程のエッチング能力を下げると、残渣物PR101a,PR201aを十分に除去できなくなる虞があるため、残渣物PR101a,PR201aの除去のための洗浄工程による絶縁膜103や側壁絶縁膜203の厚みの減少は防ぎ難い。残渣物PR101a,PR201aの除去のための洗浄工程によりゲート電極の側壁上の絶縁膜103や側壁絶縁膜203の厚みが減少すると、イオン注入IM101,M201においてオフセットスペーサとして機能する絶縁膜103や側壁絶縁膜203の厚みに比べて、イオン注入IM103,M203においてオフセットスペーサとして機能する絶縁膜103や側壁絶縁膜203の厚みが薄くなる。これは、イオン注入を行う度に、オフセットスペーサとして機能する絶縁膜103や側壁絶縁膜203の厚みが薄くなってしまうことになり、イオン注入された不純物の分布状態が、イオン注入を行う度に異なってしまうことにつながる。具体的には、第1の比較例の場合、図31のイオン注入IM101の際のゲート電極GE1の側壁上の絶縁膜103の厚みT103aに比べて、図34のイオン注入IM103の際のゲート電極GE3の側壁上の絶縁膜103の厚みT103bが小さくなるすなわちT103a>T103b。このため、第1の比較例の場合、イオン注入IM101で形成されるエクステンション領域EX101の端部とゲート電極GE1の側面との間の間隔距離に比べて、イオン注入IM103で形成されるエクステンション領域EX103の端部とゲート電極GE3の側面との間の間隔距離が小さくなってしまう。また、第2の比較例の場合、図36のイオン注入IM201の際のゲート電極GE1の側壁上の側壁絶縁膜203の厚みT203aに比べて、図39のイオン注入IM203の際のゲート電極GE3の側壁上の側壁絶縁膜203の厚みT203bが小さくなるすなわちT203a>T203b。このため、第2の比較例の場合、イオン注入IM201で形成されるエクステンション領域EX201の端部とゲート電極GE1の側面との間の間隔距離に比べて、イオン注入IM203で形成されるエクステンション領域EX203の端部とゲート電極GE3の側面との間の間隔距離が小さくなってしまう。第1および第2の比較例のように同じオフセットスペーサ用の絶縁膜103または側壁絶縁膜203を用いてイオン注入を行う場合には、フォトレジストパターンの除去と再形成を繰り返す回数が多くなるほど、オフセットスペーサとして機能する絶縁膜103または側壁絶縁膜203の厚みの減少が激しくなり、それに伴う不具合が生じやすくなる。また、フォトレジストパターンPR101,PR201をアッシングではなくウェット処理によって除去した場合には、そのウェット処理の際に絶縁膜103第1の比較例の場合や側壁絶縁膜203第2の比較例の場合も等方的にエッチングされてしまい、絶縁膜103第1の比較例の場合や側壁絶縁膜203第2の比較例の場合の厚みが薄くなってしまう。このため、第1の比較例や第2の比較例において、イオン注入を行う度にオフセットスペーサとして機能する絶縁膜103や側壁絶縁膜203の厚みが薄くなってしまう現象は、フォトレジストパターンPR101,PR201の除去を有効に行う場合には歩留まりを犠牲にしないでフォトレジストパターンを除去する場合には、生じ得る課題である。フォトレジストパターンPR101,PR201の残渣物PR101a,PR201aの悪影響を無視してフォトレジストパターンPR101,PR201をアッシングのみで除去することも一応可能であるが、その場合には製造歩留まりが低下する。つまり、第1および第2の比較例では、フォトレジストパターンPR101,PR201の除去に伴い、本来エッチングされたくない絶縁膜103や側壁絶縁膜203までもがエッチングされて厚みが薄くなり、この厚みが薄くなった絶縁膜103や側壁絶縁膜203を再度オフセットスペーサとして使用してイオン注入を行うことで、イオン注入された不純物の分布状態が設計値と異なってしまう現象を引き起こすのである。それに対して、本実施の形態の技術思想は、オフセットスペーサ用の膜を用いてイオン注入を行った後、フォトレジストパターンの除去に伴いオフセットスペーサ用の膜までもがエッチングされる虞があるのであれば、フォトレジストパターンの除去後にオフセットスペーサ用の膜を積極的に除去してから、オフセットスペーサ用の膜を改めて形成し直し、その再形成したオフセットスペーサ用の膜を用いて次のイオン注入を行うことである。つまり、オフセットスペーサ用の膜のエッチングをできるだけ抑制するという観点ではなく、オフセットスペーサ用の膜を積極的に除去してからオフセットスペーサ用の膜を再形成するという観点に着目している。これにより、オフセットスペーサ用の膜を積極的に除去する際に、フォトレジストパターンの残渣物も的確に除去リフトオフすることができることに加えて、改めて形成した所定の厚みのオフセットスペーサ用の膜を用いて次のイオン注入を行うことで、オフセットスペーサの厚みを所定の厚みに的確に制御することができる。これにより、上記第1の比較例や第2の比較例で発生する、オフセットスペーサ上記絶縁膜103および側壁絶縁膜203の厚みが、イオン注入ごとに段々と減少していくという問題を解決することができる。このような技術思想を反映して、本実施の形態では、オフセットスペーサ用の膜を用いたイオン注入を行う場合に、フォトレジストパターンを除去工程とフォトレジストパターンを再形成する工程との間に、オフセットスペーサ用の膜を除去してから新たなオフセットスペーサ用の膜を再形成する工程を追加している。以下、図40~図45などを参照して説明する。図40~図45は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図40~図45では、上記図3~図29に示されるnMIS領域1A,1BおよびpMIS領域1C,1Dのうち、nMIS領域1AおよびpMIS領域1Cが示されているが、図40は上記図6に対応し、図41は上記図8に対応し、図42は上記図9に対応し、図43は上記図10に対応し、図44は上記図16に対応し、図45は上記図18に対応している。本実施の形態の半導体装置の製造工程においては、上記図5に対応する図40に示されるように、半導体基板1の主面主面全面上に、ゲート電極図40の場合はゲート電極GE1,GE3を覆うように、オフセットスペーサ用の材料膜3を形成してから、上記図7に対応する図41に示されるように、半導体基板1の主面上に、すなわち材料膜3上に、フォトレジストパターンPR1を形成する。フォトレジストパターンPR1は、pMIS領域1Cを覆いかつnMIS領域1Aを露出する。次に、上記図8に対応する図41に示されるように、フォトレジストパターンPR1をイオン注入阻止マスクとして半導体基板1に対してn型不純物のイオン注入IM1を行うことにより、nMIS領域1Aのp型ウエルPW1にn型の半導体領域であるエクステンション領域EX1を形成する。上述したように、このイオン注入IM1の際に、nMIS領域1Aのゲート構造体ゲート電極GE1の側壁上の材料膜3は、オフセットスペーサイオン注入阻止マスクとして機能する。次に、上記図9に対応する図42に示されるように、フォトレジストパターンPR1をアッシングなどによって除去する。この際、材料膜3上に、フォトレジストパターンPR1の残渣物PR1aが残存する可能性がある。これは、フォトレジストパターンPR1にはイオン注入IM1によってイオンが打ち込まれているため、レジストが硬化変質し、アッシングで除去しきれない残渣物PR1aがパターンの縁に沿って残るためである。しかしながら、材料膜3上に、フォトレジストパターンPR1の残渣物PR1aがたとえ残存したとしても、図43に示されるように、ステップS9aで材料膜3を除去することにより、材料膜3とともに残渣物PR1aも除去リフトオフされる。本実施の形態では、フォトレジストパターンPR1を除去し、更に、材料膜3を積極的に除去することで、材料膜3とともに残渣物PR1aをリフトオフして除去することができる。また、フォトレジストパターンPR1に打ち込まれたイオン注入種は、アッシング後にオフセットスペーサ用の材料膜3の表面に残留する可能性があるが、ステップS9aで材料膜3を除去する際に、オフセットスペーサ用の材料膜3の表面に残留する注入種イオン注入種や上記残渣物PR1aも材料膜3と共に半導体基板1上から除去される。次に、図44に示されるように、半導体基板1の主面主面全面上に、ゲート電極図44の場合はゲート電極GE1,GE3を覆うように、オフセットスペーサ用の材料膜5を形成してから、上記図45に示されるように、半導体基板1の主面上に、すなわち材料膜5上に、フォトレジストパターンPR3を形成する。フォトレジストパターンPR3は、nMIS領域1Aを覆いかつpMIS領域1Cを露出する。次に、図45に示されるように、フォトレジストパターンPR3をイオン注入阻止マスクとして半導体基板1に対してp型不純物のイオン注入IM3を行うことにより、pMIS領域1Cのn型ウエルNW1にp型の半導体領域であるエクステンション領域EX3を形成する。上述したように、このイオン注入IM3の際に、pMIS領域1Cのゲート構造体ゲート電極GE3の側壁上の材料膜5は、オフセットスペーサイオン注入阻止マスクとして機能する。材料膜5の厚みT5は、成膜条件を制御するなどして、所定の厚みに的確に制御することが比較的容易である。このため、材料膜5の成膜工程では、イオン注入IM3のオフセットスペーサとして相応しい厚みになるように材料膜5を形成する。このため、第1および第2の比較例では、レジストパターンPR101,PR201の除去に伴いオフセットスペーサとして相応しい厚みよりも薄くなった絶縁膜103や側壁絶縁膜203をオフセットスペーサとしてイオン注入IM103,IM203を行うのに対して、本実施の形態では、オフセットスペーサとして相応しい厚みの材料膜5材料膜5aをオフセットスペーサとして用いてイオン注入IM3を行うことができる。なお、上記図1~図29の工程の場合は、図43材料膜3の除去工程と図44材料膜5形成工程との間に、上記ステップS5b材料膜4形成工程、上記ステップS6bフォトレジストパターンPR2形成工程、上記ステップ7bイオン注入IM2、上記ステップS8bフォトレジストパターンPR2除去工程および上記ステップS9b材料膜4除去工程とがある。この場合、ステップS9aで材料膜3を除去した後に、ステップS5bで材料膜4を、イオン注入IM2のオフセットスペーサとして相応しい厚みになるように形成し、このオフセットスペーサとして相応しい厚みの材料膜4材料膜4aをオフセットスペーサとして用いてステップS7bのイオン注入IM2を行うことができる。また、上記図1~図29の工程の場合は、ステップ9cで材料膜5を除去した後に、ステップS5dで材料膜6を、イオン注入IM4のオフセットスペーサとして相応しい厚みになるように形成し、このオフセットスペーサとして相応しい厚みの材料膜6材料膜6aをオフセットスペーサとして用いてステップS7dのイオン注入IM4を行うことができる。その後の工程の図示および説明は、上記図1~図29を参照して行っているので、ここでは省略する。本実施の形態では、オフセットスペーサを用いたイオン注入を行うに際して、フォトレジストパターンレジストパターンPR1,PR2,PR3,PR4を形成し直す度に、オフセットスペーサとして使用する材料膜材料膜3,4,5,6も形成し直す。オフセットスペーサ用の材料膜材料膜3,4,5,6の形成膜厚厚みT3,T4,T5,T6を所定の厚みに制御することは、比較的容易である例えば成膜条件を制御することで可能であるため、オフセットスペーサとして相応しい所定の厚さを有する材料膜材料膜3,4,5,6をオフセットスペーサイオン注入阻止マスクとして用いて、イオン注入イオン注入IM1,IM2,IM3,IM4を行うことができる。そして、一例として、厚みT3,T4,T5,T6が同じT3=T4=T5=T6になるようにステップS5a,S5b,S5c,S5dで各材料膜3,4,5,6を形成すれば、各イオン注入IM1,IM2,IM3,IM4の際のオフセットスペーサ材料膜3a,4a,5a,6aの厚みを同じにすることができ、それによって、各イオン注入IM1,IM2,IM3,IM4で注入された不純物の分布状態を同じにすることができる。具体的には、エクステンション領域EX1の端部とゲート電極GE1の側面との間の間隔距離と、エクステンション領域EX2の端部とゲート電極GE2の側面との間の間隔距離と、エクステンション領域EX3の端部とゲート電極GE3の側面との間の間隔距離と、エクステンション領域EX4の端部とゲート電極GE4の側面との間の間隔距離とを、同じにすることができる。もちろん、厚みT3,T4,T5,T6がそれぞれ互いに異なるようにしてもよく、T3=T4、T5=T6、でT3≠T5のように、一部が異なり、一部が同一の厚みになるようにしてもよい。形成するエクステンション領域の導電型を変えるためや、同じ導電型であっても、トランジスタの駆動電圧の違いや要求されるトランジスタ特性トランジスタの設計値に応じて、エクステンション領域のプロファイル不純物濃度や深さ、ゲート電極とエクステンション領域との間の距離の制御などを変えるために柔軟に厚みは変更するべきである。また、本実施の形態では、フォトレジストパターンレジストパターンPR1,PR2,PR3,PR4を形成し直す度に、オフセットスペーサとして使用する材料膜材料膜3,4,5,6も形成し直すが、これは、ステップS5,S6,S7,S8,S9を1セットとし、これを複数セット繰り返すということである。ここで、ステップS5a,5b,5c,5dに対応するオフセットスペーサ用の材料膜の形成工程をステップS5と称し、ステップS6a,6b,6c,6dに対応するフォトレジストパターン形成工程をステップS6と称し、ステップS7a,7b,7c,7dに対応するイオン注入工程をステップS7と称することとする。また、ステップS8a,8b,8c,8dに対応するフォトレジストパターン除去工程をステップS8と称し、ステップS9a,9b,9c,9dに対応するオフセットスペーサ用の材料膜の除去工程をステップS9と称することとする。但し、前記複数セットにおいて、ステップS6で形成されるフォトレジストパターンは、フォトレジストパターンの開口領域フォトレジストパターンで覆われずに露出される領域が各セット毎に異なっている。上記図1~図29の場合は、4セット繰り返しており、図40~図45の場合は、2セット繰り返している。繰り返しの数は、複数すなわち2セット以上であればよく、3セットであっても、あるいは5セット以上であってもよい。この繰り返すセット数は、ステップS7のイオン注入の条件注入する不純物の種類、ドーズ量、注入エネルギーなどが異なる領域数に対応している。ステップS7のイオン注入の条件を変える理由は、形成するエクステンション領域の導電型を変えるためや、同じ導電型であっても、トランジスタの駆動電圧の違いや要求されるトランジスタ特性トランジスタの設計値に応じて、エクステンション領域のプロファイル不純物濃度や深さ、ゲート電極とエクステンション領域との間の距離の制御などを変えるためである。上記図1~図29の場合には、nMIS領域1AとnMIS領域1BとpMIS領域1CとpMIS領域1Cとで、ステップS7のイオン注入の条件すなわちステップS7aのイオン注入IM1の条件とステップS7bのイオン注入IM2の条件とステップS7cのイオン注入IM3の条件とステップS7dのイオン注入IM4の条件が異なっているため、4セット繰り返している。もしも、イオン注入IM1およびイオン注入IM2のどちらとも異なる条件でステップS7のイオン注入を行うべきnチャネル型MISFET形成予定領域が更にあれば、その領域に対してステップS7のイオン注入を行うために、ステップS5,S6,S7,S8,S9のセットを追加する。同様に、イオン注入IM3およびイオン注入IM4のどちらとも異なる条件でステップS7のイオン注入を行うべきpチャネル型MISFET形成予定領域が更にあれば、その領域に対してステップS7のイオン注入を行うために、ステップS5,S6,S7,S8,S9のセットを追加する。また、本実施の形態では、ステップS5a~S9aのセットと、ステップS5b~S9bのセットと、ステップS5c~S9cのセットと、ステップS5d~S9dのセットとを、この順序で行っているが、これに限定されず、セットの順序を変更することもできる。例えば、ステップS5c~S9cのセットと、ステップS5d~S9dのセットと、ステップS5a~S9aのセットと、ステップS5b~S9bのセットとを、この順で行うこともできる。あるいは、ステップS5a~S9aのセットと、ステップS5c~S9cのセットと、ステップS5b~S9bのセットと、ステップS5d~のセットとを、この順で行うこともできる。また、ステップS5,S6,S7,S8,S9を1セットとし、これを複数セット繰り返すが、最後のセットにおけるステップS9のオフセットスペーサ用の材料膜の除去工程は、省略するか、あるいは除去を軽く行い、その材料膜を層状に残存させることもできる。これは、上記図1~図29の場合は、ステップS9dの材料膜6の除去工程を省略するか、あるいはステップS9dの材料膜6の除去工程を軽く行い、材料膜6を層状に残存させることに対応している。オフセットスペーサ用の膜は、厚みが薄いため、上記第1および第2の比較例のようにフォトレジストパターンの除去に伴いオフセットスペーサ用の膜の厚みが薄くなると問題が生じるため、本実施の形態では、オフセットスペーサ用の膜を除去してから新たなオフセットスペーサ用の膜を形成し直している。しかしながら、その後にステップS10で形成するサイドウォールスペーサSWは、その厚みがオフセットスペーサの厚みT3,T4,T5,T6に相当に比べてかなり厚いため、フォトレジストパターンPR4の除去に伴い材料膜6の厚みが薄くなり、この材料膜6が層状に残存したとしても、ステップS11のイオン注入ソースドレイン領域SD1,SD2,SD3,SD4形成のためのイオン注入に与える影響は少ない。このため、上記図1~図29の場合に、ステップS9dの材料膜6の除去工程を省略するか、あるいはステップS9dの材料膜6の除去工程を軽く行い、材料膜6を層状に残存させ、その後にステップS10でサイドウォールスペーサSWを形成したとしても、フォトレジストパターンPR4の除去に伴い材料膜6の厚みが薄くなる現象の悪影響を防止できる。この場合には、サイドウォールスペーサSWの側面とゲート電極の側壁との間およびサイドウォールスペーサSWの下面および半導体基板1の主面との間に、材料膜6が存在することになる。但し、最後のセットにおけるステップS9のオフセットスペーサ用の材料膜の除去工程上記図1~図29の場合はステップS9dの材料膜6の除去工程を省略するか、あるいは除去を軽く行い、その材料膜上記図1~図29の場合は材料膜6を層状に残存させる場合は、その材料膜上記図1~図29の場合は材料膜6は絶縁材料膜とする導電材料にはしないことが好ましい。図46は、本実施の形態を適用した半導体チップ半導体装置CP1の一例を示す平面レイアウト図であり、半導体チップに形成された回路ブロックなどのレイアウトの一例が示されている。図46に示される半導体チップ半導体装置CP1は、I/O回路入出力回路が形成されたI/O回路領域31と、電源電圧回路電源電圧生成回路が形成された電源電圧回路領域32と、CPUやアナログ回路などのコア回路が形成されたコア回路領域33と、SRAMが形成されたSRAM領域34とを有している。これらの回路領域31,32,33,34には、nチャネル型MISFETとpチャネル型MISFETとが複数形成されている。これら複数のMISFETは、チャネルの導電型が同じMISFET同士であっても、駆動電圧の違いや要求されるトランジスタ特性トランジスタの設計値に応じてエクステンション領域のプロファイル不純物濃度や深さなどを変えるために、エクステンション領域形成用のイオン注入上記イオン注入IM1,IM2,IM3,IM4に相当するイオン注入の条件を変える場合がある。例えば、nチャネル型MISFETに対して4条件とpチャネル型MISFETに対して4条件の合計8条件のイオン注入エクステンション領域を形成するためのイオン注入を設定する場合がある。その内訳例は、I/O回路領域31に形成されるnチャネル型MISFETに対して2条件駆動電圧などの違いでイオン注入を打ち分けると、他の回路領域32,33,34に形成されるnチャネル型MISFETに対して2条件駆動電圧などの違いでイオン注入を打ち分けるである。また、I/O回路領域31に形成されるpチャネル型MISFETに対して2条件駆動電圧などの違いでイオン注入を打ち分けると、他の回路領域32,33,34に形成されるpチャネル型MISFETに対して2条件駆動電圧などの違いでイオン注入を打ち分けるである。このように、エクステンション領域を形成するためのイオン注入上記イオン注入IM1,IM2,IM3,IM4に相当するイオン注入の条件を8条件設定する場合には、その8条件のそれぞれでイオン注入を行うべき各領域に対して、上記ステップS5,S6,S7,S8,S9のセットを行えばよいこの場合8セット繰り返すことになる。実施の形態2本実施の形態は、上記実施の形態1の変形例に対応している。図47~図54は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図40~図45に対応するものである。図47は、上記図40と同じ工程段階に対応し、図49は、上記図41と同じ工程段階に対応し、図50は、上記図42と同じ工程段階に対応し、図51は、上記図43と同じ工程段階に対応し、図52は、上記図44と同じ工程段階に対応し、図54は、上記図45と同じ工程段階に対応している。従って、図47~図54の工程が、上記図40~図45の工程と相違しているのは、図48の工程と図53の工程を追加した点である。すなわち、上記実施の形態1と同様にして材料膜3を形成して、上記図40と同様の図47の構造を得た後、本実施の形態では、図48に示されるように、材料膜3を異方性エッチングするすなわち材料膜3に対してドライエッチングによる全面エッチバック処理を行う。材料膜3の形成後で、材料膜3上にフォトレジストパターンPR1を形成する前に、材料膜3の異方性エッチング工程を追加した点が、上記実施の形態1と相違している。次に、上記実施の形態1と同様に、図49に示されるようにフォトレジストパターンPR1を形成してから、イオン注入IM1を行う。フォトレジストパターンPR1およびイオン注入IM1については、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。次に、上記実施の形態1と同様に、図50に示されるようにフォトレジストパターンPR1を除去し、図51に示されるように材料膜3を除去し、図52に示されるように材料膜5を形成する。それから、本実施の形態では、図53に示されるように、材料膜5を異方性エッチングするすなわち材料膜5に対してドライエッチングによる全面エッチバック処理を行う。材料膜5の形成後で、材料膜5上にフォトレジストパターンPR3を形成する前に、材料膜5の異方性エッチング工程を追加した点が、上記実施の形態1と相違している。その後、上記実施の形態1と同様に、図54に示されるようにフォトレジストパターンPR3を形成してから、イオン注入IM3を行う。上記図1~図29の工程に本実施の形態を適用する場合は、更に、上記ステップS5b材料膜4形成工程とステップS6bフォトレジストパターンPR2形成工程との間に材料膜4の異方性エッチング工程を追加し、上記ステップS5d材料膜6形成工程とステップS6dフォトレジストパターンPR4形成工程との間に材料膜6の異方性エッチング工程を追加することになる。他の工程は、上記実施の形態1と基本的には同じであるため、ここではこれ以上の説明は省略する。本実施の形態は、上記実施の形態1の効果に加えて、以下のような特有の効果を得ることができる。本実施の形態では、オフセットスペーサ用の材料膜材料膜3,4,5,6の形成後に、その材料膜に対して異方性のエッチングすなわちドライエッチングによる全面エッチバック処理を行うが、エッチングが異方性であるため、ゲート構造体ゲート電極の側壁上のオフセットスペーサ用の材料膜の厚み半導体基板1の主面に略平行な方向の厚みは、異方性エッチングの前後で変わらない。一方、ゲート構造体で覆われていない領域の半導体基板1の主面上の材料膜材料膜3,4,5,6の厚み半導体基板1の主面に略垂直な方向の厚みと、ゲート構造体の上面上の材料膜材料膜3,4,5,6の厚み半導体基板1の主面に垂直な方向の厚みは、異方性エッチングによって減少する。このことについて、nMIS領域1Aに着目すれば、ゲート構造体ゲート電極GE1の側壁上の材料膜3aの厚み半導体基板1の主面に略平行な方向の厚み、図47および図48で厚みT3aとして示されているは、材料膜3に対する異方性エッチングの前後で変わらない。このため、イオン注入IM1の際にオフセットスペーサとして機能する材料膜3aの厚み厚みT3aに対応は、材料膜3の異方性エッチングを行っても変わらず、ステップS5aでの材料膜3の形成厚みによって決まることになり、材料膜3の成膜工程では、イオン注入IM1のオフセットスペーサとして相応しい厚みになるように材料膜3を形成すればよい。一方、半導体基板1の主面上の材料膜3cの厚み半導体基板1の主面に略垂直な方向の厚み、図47および図48で厚みT3cとして示されていると、ゲート構造体ゲート電極GE1の上面上の材料膜3bの厚み半導体基板1の主面に略垂直な方向の厚みは、異方性エッチングによって減少する。このため、イオン注入IM1の際に、半導体基板1p型ウエルPW1に不純物イオンを注入するために、不純物イオンが材料膜3cを突き抜ける必要があるが、材料膜3の異方性エッチングを行ったことで、不純物イオンが突き抜けるべき材料膜3cの厚みを薄くすることができ、イオン注入IM1で半導体基板1p型ウエルPW1に導入した不純物の深さ方向のプロファイル分布を制御しやすくなる効果が得られる。また、イオン注入IM1における注入深さの制御性が高くなるという効果も得られる。材料膜4,5,6についても同様のことが言え、材料膜4の異方性エッチング工程を追加したことで、材料膜4cの厚みを薄くすることができ、イオン注入IM2で半導体基板1p型ウエルPW2に導入した不純物の深さ方向のプロファイル分布を制御しやすくなる効果や注入深さの制御性が高くなるという効果が得られる。また、材料膜5の異方性エッチング工程を追加したことで、材料膜5cの厚みを薄くすることができ、イオン注入IM3で半導体基板1n型ウエルNW1に導入した不純物の深さ方向のプロファイル分布を制御しやすくなる効果や注入深さの制御性が高くなるという効果が得られる。また、材料膜6の異方性エッチング工程を追加したことで、材料膜6cの厚みを薄くすることができ、イオン注入IM4で半導体基板1n型ウエルNW2に導入した不純物の深さ方向のプロファイル分布を制御しやすくなる効果や注入深さの制御性が高くなるという効果が得られる。また、オフセットスペーサ用の材料膜3,4,5,6の異方性エッチング工程では、材料膜3a,4a,5a,6aの厚みがゼロにならない場合と、材料膜3a,4a,5a,6aの厚みがゼロになり半導体基板1が露出する場合があり得る。前者の場合材料膜3a,4,5,6aの厚みがゼロにならない場合には、ステップS9a,S9b,S9c,S9dで材料膜を除去する際に、フォトレジストパターンの残渣をリフトオフによって除去しやすいという利点を得られる。後者の場合材料膜3a,4,5,6aの厚みがゼロになり、半導体基板1の主面が露出する場合には、イオン注入IM1,IM2,IM3,IM4で半導体基板1に導入した不純物の深さ方向のプロファイル分布を制御しやすくなる効果や注入深さの制御性が高くなるという効果を最大化できる。なお、後者の場合材料膜3a,4,5,6aの厚みがゼロになり、半導体基板1の主面が露出する場合であっても、ゲート構造体の側壁上にはオフセットスペーサ用の材料膜材料膜3a,4a,5a,6aが残存するため、これをオフセットスペーサとして機能させて、イオン注入IM1,IM2,IM3,IM4を行うことができる。実施の形態3図55~図68は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態1の図3~図29と同じ断面領域が示されている。上記実施の形態1に対する本実施の形態の主要な相違点は、ゲート電極形成後でオフセットスペーサ用の膜材料膜3の形成前に、保護膜9を形成することである。以下、図55~図68を参照して具体的に説明する。上記実施の形態1と同様にステップS4までの工程を行って、上記図5に対応する図55の構造を得る。ステップS4までの工程は上記実施の形態1と同様であるので、ここではその説明は省略する。但し、図55では、ゲート絶縁膜GI1,GI2,GI3,GI4がHigh-k膜高誘電率膜として形成され、ゲート電極GE1,GE2,GE3,GE4がメタルゲート電極具体的には金属膜7とその上の多結晶シリコン膜8との積層膜として形成された場合が示されている。図55の構造を得た後、本実施の形態では、図56に示されるように、半導体基板1の主面主面全面上に、nMIS領域1A,1BおよびpMIS領域1C,1Dのゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、保護膜保護用の材料膜9を形成堆積する。nMIS領域1A,1BおよびpMIS領域1C,1Dにおいて、保護膜9は、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の上面および側壁上と、ゲート構造体ゲート電極GE1,GE2,GE3,GE4で覆われていない部分の半導体基板1p型ウエルPW1,PW1およびn型ウエルNW1,NW2上とに形成される。保護膜9は、後で行う各材料膜3,4,5,6の除去工程ステップS9a,S9b,S9c,S9dに対応でエッチングされにくい材料により形成することが望ましい。本実施の形態は、ステップS4とステップS5aとの間に、保護膜9形成工程を追加した点が、上記実施の形態1と相違している。以降の工程は、上記実施の形態1と基本的には同じであるすなわち、本実施の形態の工程フローは、図1および図2の工程フローにおいてステップS4とステップS5aとの間に保護膜9形成工程を追加したものとなる。すなわち、図57に示されるように、ステップS5aとして、半導体基板1の主面主面全面上に、すなわち保護膜9上に、材料膜3を形成堆積する。材料膜3形成工程は、上記実施の形態1と基本的には同じであるが、本実施の形態では保護膜9が形成されている状態で材料膜3形成工程を行うため、材料膜3は保護膜9上に形成される点が、上記実施の形態1と相違している。保護膜9上に材料膜3を形成したことで、保護膜9と保護膜9上の材料膜3との積層膜が、半導体基板1の主面上に、ゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように形成された状態となる。また、後述するように保護膜9と材料膜3とを合わせたものがイオン注入IM1におけるオフセットスペーサとして機能するため、保護膜9の厚み形成厚みと材料膜3の厚み形成厚みとの合計が、後で行うイオン注入IM1のオフセットスペーサとして相応しい厚み上記実施の形態1の場合の上記厚みT3に相当する厚み、例えば2~5nm程度になるように、保護膜9および材料膜3を形成する。次に、図58に示されるように、ステップS6aとして、半導体基板1の主面上に、すなわち材料膜3上に、上記実施の形態1と同様のフォトレジストパターンPR1を形成する。フォトレジストパターンPR1、PR2,PR3,PR4については、本実施の形態も上記実施の形態1と同様であるので、ここではその説明は省略する。次に、ステップS7aとして、半導体基板1に対してイオン注入IM1を行う。本実施の形態で行うイオン注入IM1ステップS7aは、上記実施の形態1におけるイオン注入IM1と基本的には同じである。但し、上記実施の形態1では、nMIS領域1Aのゲート構造体ゲート電極GE1とその側壁上の材料膜3とがイオン注入阻止マスクとして機能したのに対して、本実施の形態では、nMIS領域1Aのゲート構造体ゲート電極GE1とその側壁上の保護膜9および材料膜3とがイオン注入阻止マスクとして機能する点が相違している。このため、本実施の形態では、イオン注入IM1において、p型ウエルPW1におけるゲート電極GE1の直下とゲート電極GE1の側壁上の保護膜9および材料膜3の直下の領域には、不純物は導入イオン注入されない。イオン注入IM1により、nMIS領域1Aにおける半導体基板1p型ウエルPW1のゲート電極GE1の両側の領域にn型の不純物が導入イオン注入されることにより、エクステンション領域EX1が形成される。エクステンション領域EX1は、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。また、イオン注入IM1の前または後に材料膜3およびフォトレジストパターンPR1が形成されている状態で、半導体基板1に対して他のイオン注入例えばハローイオン注入を行うこともできる。次に、図59に示されるように、ステップS8aとして、フォトレジストパターンPR1を除去し、更に、ステップS9aとして、材料膜3を除去する。フォトレジストパターンPR1の除去工程ステップS8aと材料膜3の除去工程ステップS9aは、上記実施の形態1と基本的には同じである。但し、本実施の形態では、材料膜3の除去工程ステップS9aを行うと、保護膜9が露出するが、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4は露出しないようにする必要がある。この際、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4を覆う部分の保護膜9上に材料膜3が残存しないすなわちゲート構造体を覆う部分の保護膜9全体が露出するようにすることが好ましい。このため、材料膜3の除去工程ステップS9aは、材料膜3に比べて保護膜9がエッチングされにくいようなエッチング条件で行う必要がある。すなわち、材料膜3を選択的にエッチングして除去するとともに、保護膜9はほとんどエッチングざれずに残存するようにする。具体的には、材料膜3のエッチング速度が保護膜9のエッチング速度の50倍以上となるエッチング条件すなわち材料膜3の保護膜9に対するエッチング選択比が50以上となるエッチング条件で、材料膜3をウェットエッチングすることにより、材料膜3の除去工程ステップS9aを行う。このため、十分なエッチング選択比が確保できるように、材料膜3と保護膜9とは異なる材料により形成する。次に、図60に示されるように、ステップS5bとして、半導体基板1の主面主面全面上に、すなわち保護膜9上に、材料膜4を形成堆積する。材料膜4形成工程は、上記実施の形態1と基本的には同じであるが、本実施の形態では保護膜9が形成されている状態で材料膜4形成工程を行うため、材料膜4は保護膜9上に形成される点が、上記実施の形態1と相違している。保護膜9上に材料膜4を形成したことで、保護膜9と保護膜9上の材料膜4との積層膜が、半導体基板1の主面上に、ゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように形成された状態となる。また、後述するように保護膜9と材料膜4とを合わせたものがイオン注入IM2におけるオフセットスペーサとして機能するため、保護膜9の厚み形成厚みと材料膜4の厚み形成厚みとの合計が、後で行うイオン注入IM2のオフセットスペーサとして相応しい厚み上記実施の形態1の場合の上記厚みT4に相当する厚み、例えば2~5nm程度になるように、材料膜4を形成する。次に、図61に示されるように、ステップS6bとして、半導体基板1の主面上に、すなわち材料膜4上に、上記実施の形態1と同様のフォトレジストパターンPR2を形成する。次に、ステップS7bとして、半導体基板1に対してイオン注入IM2を行う。本実施の形態で行うイオン注入IM2ステップS7bは、上記実施の形態1におけるイオン注入IM2と基本的には同じである。但し、上記実施の形態1では、nMIS領域1Bのゲート構造体ゲート電極GE2とその側壁上の材料膜4とがイオン注入阻止マスクとして機能したのに対して、本実施の形態では、nMIS領域1Bのゲート構造体ゲート電極GE2とその側壁上の保護膜9および材料膜4とがイオン注入阻止マスクとして機能する点が相違している。このため、本実施の形態では、イオン注入IM2において、p型ウエルPW2におけるゲート電極GE2の直下とゲート電極GE2の側壁上の保護膜9および材料膜4の直下の領域には、不純物は導入イオン注入されない。イオン注入IM2により、nMIS領域1Bにおける半導体基板1p型ウエルPW2のゲート電極GE2の両側の領域にn型の不純物が導入イオン注入されることにより、エクステンション領域EX2が形成される。エクステンション領域EX2は、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。また、イオン注入IM2の前または後に材料膜4およびフォトレジストパターンPR2が形成されている状態で、半導体基板1に対して他のイオン注入例えばハローイオン注入を行うこともできる。次に、図62に示されるように、ステップS8bとして、フォトレジストパターンPR2を除去し、更に、ステップS9bとして、材料膜4を除去する。フォトレジストパターンPR2の除去工程ステップS8bと材料膜4の除去工程ステップS9bは、上記実施の形態1と基本的には同じである。但し、本実施の形態では、材料膜4の除去工程ステップS9bを行うと、保護膜9が露出するが、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4は露出しないようにする必要がある。この際、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4を覆う部分の保護膜9上に材料膜4が残存しないすなわちゲート構造体を覆う部分の保護膜9全体が露出するようにすることが好ましい。このため、材料膜4の除去工程ステップS9bは、材料膜4に比べて保護膜9がエッチングされにくいようなエッチング条件で行う必要がある。すなわち、材料膜4を選択的にエッチングして除去するとともに、保護膜9はほとんどエッチングざれずに残存するようにする。具体的には、材料膜4のエッチング速度が保護膜9のエッチング速度の50倍以上となるエッチング条件すなわち材料膜4の保護膜9に対するエッチング選択比が50以上となるエッチング条件で、材料膜4をウェットエッチングすることにより、材料膜4の除去工程ステップS9bを行う。このため、十分なエッチング選択比が確保できるように、材料膜4と保護膜9とは異なる材料により形成する。次に、図63に示されるように、ステップS5cとして、半導体基板1の主面主面全面上に、すなわち保護膜9上に、材料膜5を形成堆積する。材料膜5形成工程は、上記実施の形態1と基本的には同じであるが、本実施の形態では保護膜9が形成されている状態で材料膜5形成工程を行うため、材料膜5は保護膜9上に形成される点が、上記実施の形態1と相違している。保護膜9上に材料膜5を形成したことで、保護膜9と保護膜9上の材料膜5との積層膜が、半導体基板1の主面上に、ゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように形成された状態となる。また、後述するように保護膜9と材料膜5とを合わせたものがイオン注入IM3におけるオフセットスペーサとして機能するため、保護膜9の厚み形成厚みと材料膜3の厚み形成厚みとの合計が、後で行うイオン注入IM3のオフセットスペーサとして相応しい厚み上記実施の形態1の場合の上記厚みT5に相当する厚み、例えば2~5nm程度になるように、材料膜5を形成する。次に、図64に示されるように、ステップS6cとして、半導体基板1の主面上に、すなわち材料膜5上に、上記実施の形態1と同様のフォトレジストパターンPR3を形成する。次に、ステップS7cとして、半導体基板1に対してイオン注入IM3を行う。本実施の形態で行うイオン注入IM3ステップS7cは、上記実施の形態1におけるイオン注入IM3と基本的には同じである。但し、上記実施の形態1では、pMIS領域1Cのゲート構造体ゲート電極GE3とその側壁上の材料膜5とがイオン注入阻止マスクとして機能したのに対して、本実施の形態では、pMIS領域1Cのゲート構造体ゲート電極GE3とその側壁上の保護膜9および材料膜5とがイオン注入阻止マスクとして機能する点が相違している。このため、本実施の形態では、イオン注入IM3において、n型ウエルNW1におけるゲート電極GE3の直下とゲート電極GE3の側壁上の保護膜9および材料膜5の直下の領域には、不純物は導入イオン注入されない。イオン注入IM3により、pMIS領域1Cにおける半導体基板1n型ウエルNW1のゲート電極GE3の両側の領域にp型の不純物が導入イオン注入されることにより、エクステンション領域EX3が形成される。エクステンション領域EX3は、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。また、イオン注入IM3の前または後に材料膜5およびフォトレジストパターンPR3が形成されている状態で、半導体基板1に対して他のイオン注入例えばハローイオン注入を行うこともできる。次に、図65に示されるように、ステップS8cとして、フォトレジストパターンPR3を除去し、更に、ステップS9cとして、材料膜5を除去する。フォトレジストパターンPR3の除去工程ステップS8cと材料膜5の除去工程ステップS9cは、上記実施の形態1と基本的には同じである。但し、本実施の形態では、材料膜5の除去工程ステップS9cを行うと、保護膜9が露出するが、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4は露出しないようにする必要がある。この際、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4を覆う部分の保護膜9上に材料膜5が残存しないすなわちゲート構造体を覆う部分の保護膜9全体が露出するようにすることが好ましい。このため、材料膜5の除去工程ステップS9cは、材料膜5に比べて保護膜9がエッチングされにくいようなエッチング条件で行う必要がある。すなわち、材料膜5を選択的にエッチングして除去するとともに、保護膜9はほとんどエッチングざれずに残存するようにする。具体的には、材料膜5のエッチング速度が保護膜9のエッチング速度の50倍以上となるエッチング条件すなわち材料膜5の保護膜9に対するエッチング選択比が50以上となるエッチング条件で、材料膜5をウェットエッチングすることにより、材料膜5の除去工程ステップS9cを行う。このため、十分なエッチング選択比が確保できるように、材料膜5と保護膜9とは異なる材料により形成する。次に、図66に示されるように、ステップS5dとして、半導体基板1の主面主面全面上に、すなわち保護膜9上に、材料膜6を形成堆積する。材料膜6形成工程は、上記実施の形態1と基本的には同じであるが、本実施の形態では保護膜9が形成されている状態で材料膜6形成工程を行うため、材料膜6は保護膜9上に形成される点が、上記実施の形態1と相違している。保護膜9上に材料膜6を形成したことで、保護膜9と保護膜9上の材料膜6との積層膜が、半導体基板1の主面上に、ゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように形成された状態となる。また、後述するように保護膜9と材料膜6とを合わせたものがイオン注入IM4におけるオフセットスペーサとして機能するため、保護膜9の厚み形成厚みと材料膜6の厚み形成厚みとの合計が、後で行うイオン注入IM4のオフセットスペーサとして相応しい厚み上記実施の形態1の場合の上記厚みT6に相当する厚み、例えば2~5nm程度になるように、材料膜6を形成する。次に、図67に示されるように、ステップS6dとして、半導体基板1の主面上に、すなわち材料膜6上に、上記実施の形態1と同様のフォトレジストパターンPR4を形成する。次に、ステップS7dとして、半導体基板1に対してイオン注入IM4を行う。本実施の形態で行うイオン注入IM4ステップS7dは、上記実施の形態1におけるイオン注入IM4と基本的には同じである。但し、上記実施の形態1では、pMIS領域1Dのゲート構造体ゲート電極GE4とその側壁上の材料膜6とがイオン注入阻止マスクとして機能したのに対して、本実施の形態では、pMIS領域1Dのゲート構造体ゲート電極GE4とその側壁上の保護膜9および材料膜6とがイオン注入阻止マスクとして機能する点が相違している。このため、本実施の形態では、イオン注入IM4において、n型ウエルNW2におけるゲート電極GE4の直下とゲート電極GE4の側壁上の保護膜9および材料膜6の直下の領域には、不純物は導入イオン注入されない。イオン注入IM4により、pMIS領域1Dにおける半導体基板1n型ウエルNW2のゲート電極GE4の両側の領域にp型の不純物が導入イオン注入されることにより、エクステンション領域EX4が形成される。エクステンション領域EX4は、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。また、イオン注入IM4の前または後に材料膜5およびフォトレジストパターンPR4が形成されている状態で、半導体基板1に対して他のイオン注入例えばハローイオン注入を行うこともできる。次に、図68に示されるように、ステップS8dとして、フォトレジストパターンPR4を除去し、更に、ステップS9dとして、材料膜6を除去する。フォトレジストパターンPR4の除去工程ステップS8dと材料膜6の除去工程ステップS9dは、上記実施の形態1と基本的には同じである。但し、本実施の形態では、材料膜6の除去工程ステップS9dを行うと、保護膜9が露出するが、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4は露出しないようにする必要がある。この際、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4を覆う部分の保護膜9上に材料膜6が残存しないすなわちゲート構造体を覆う部分の保護膜9全体が露出するようにすることが好ましい。このため、材料膜6の除去工程ステップS9dは、材料膜6に比べて保護膜9がエッチングされにくいようなエッチング条件で行う必要がある。すなわち、材料膜6を選択的にエッチングして除去するとともに、保護膜9はほとんどエッチングざれずに残存するようにする。具体的には、材料膜6のエッチング速度が保護膜9のエッチング速度の50倍以上となるエッチング条件すなわち材料膜6の保護膜9に対するエッチング選択比が50以上となるエッチング条件で、材料膜6をウェットエッチングすることにより、材料膜6の除去工程ステップS9dを行う。このため、十分なエッチング選択比が確保できるように、材料膜6と保護膜9とは異なる材料により形成する。その後、上記実施の形態1と同様のステップS10サイドウォールスペーサSW形成工程、ステップS11ソースドレイン領域SD1,SD2,SD3,SD4形成工程、ステップS12活性化アニール工程や、更にそれ以降の工程を行うが、ここではその図示および説明は省略する。また、他の形態として、ステップS9dで材料膜6を除去した後、更に保護膜9をウェットエッチングなどにより除去してから、ステップS10サイドウォールスペーサSW形成工程を行うこともできる。本実施の形態でも、上記実施の形態1と同様に、ステップS4ゲート電極形成工程の後でステップS10サイドウォールスペーサSW形成工程の前において、イオン注入阻止マスクとして用いるレジストパターンフォトレジストパターンPR1,PR2,PR3,PR4に対応を形成し直す度に、オフセットスペーサ用の膜材料膜3,4,5,6に対応を形成し直している。これにより、材料膜3,4,5,6を除去する際に、材料膜3,4,5,6上に残留するレジスト残渣物や注入種も容易に除去できることに加えて、改めて形成した所定の厚みの各材料膜3,4,5,6を用いてイオン注入を行うことで、オフセットスペーサの厚みを所定の厚みに的確に制御することができる。これにより、MISFETの特性を安定化させることができ、半導体装置の性能向上を図ることができる。更に、本実施の形態では、ゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように保護膜9を形成しているため、ステップS9S9a,S9b,S9c,S9dでオフセットスペーサ用の膜を除去したときに、保護膜9は露出するが、ゲート電極GE1,GE2,GE3,GE4は保護膜9で覆われた状態を維持するため、ゲート電極GE1,GE2,GE3,GE4が露出するのを防止することができる。このため、ステップS9S9a,S9b,S9c,S9dでオフセットスペーサ用の膜を除去する工程ウェットエッチング工程でゲート電極GE1,GE2,GE3,GE4が薬液エッチング液にさらされるなどしてダメージを受けたりエッチングされてしまうのを、的確に防止することができる。従って、ゲート電極の形状を安定させ、MISFETの特性を安定化させることができ、半導体装置の性能向上を図ることができる。つまり、本実施の形態は、オフセットスペーサ用の膜を、保護膜9と材料膜材料膜3,4,5,6に対応の積層膜とし、レジストパターンフォトレジストパターンPR1,PR2,PR3,PR4に対応を形成し直す度にこの材料膜を形成し直すが、保護膜は形成し直さないようにすることで、ゲート電極GE1,GE2,GE3,GE4が露出するのを防止する。そして、材料膜3,4,5,6の除去工程は、材料膜3,4,5,6の保護膜9に対するエッチング選択比が十分に大きくなる具体的には50以上となるエッチング条件とすることで、保護膜9のエッチングを抑制または防止しながら、材料膜3,4,5,6を選択的にエッチングして除去することができる。このためには、保護膜9の材料と、材料膜3,4,5,6の材料とを、エッチング選択比を確保できるような組み合わせとし、かつ、高いエッチング選択比が確保できるような薬液エッチング液を用いて、材料膜3,4,5,6の除去工程ステップS9a,S9b,S9c,S9dを行えばよい。これにより、材料膜3,4,5,6の除去工程ステップS9a,S9b,S9c,S9dにおいて、ゲート電極が露出するのを防止するとともに、エッチングによって保護膜9の厚みが減少するのを抑制または防止できるため、イオン注入IM1,IM2,IM3,IM4のそれぞれの段階における保護膜9の厚みをほぼ同じにすることができる。このため、ステップS5a,S5b,S5c,S5dにおける各材料膜3,4,5,6の形成厚みを制御することで、イオン注入IM1,IM2,IM3,IM4におけるオフセットスペーサの厚みここでは材料膜3,4,5,6のいずれかと保護膜9との合計厚みを所定の厚みに的確に制御することができる。従って、上記第1および第2の比較例で発生する、オフセットスペーサの膜厚が、イオン注入ごとに段々と減少していくという問題を改善することができる。材料膜3,4,5,6は除去しやすいすなわちステップS9a,S9b,S9c,S9dで除去されやすい方がよく、一方、保護膜9は除去しにくいすなわちステップS9a,S9b,S9c,S9dで除去されにくい方がよいため、この要求される特性を考慮して、材料膜3,4,5,6の材料と保護膜9の材料とを選択する必要がある。このため、保護膜9は、材料膜3,4,5,6とは異なる材料により形成するが、好適な材料の例を具体的に挙げると、次のようになる。すなわち、材料膜3,4,5,6としては、窒化シリコン膜が特に好ましい。窒化シリコン膜は、ウェットエッチングで除去しやすいため、材料膜3,4,5,6を窒化シリコン膜とすれば、材料膜3,4,5,6の除去工程ステップS9a,S9b,S9c,S9dで材料膜3,4,5,6を、より的確に除去できるようになる。材料膜3,4,5,6に窒化シリコン膜を用いた場合にステップS9a,S9b,S9c,S9dで使用する薬液エッチング液については、上記実施の形態1で説明したのと同様である。また、保護膜9としては、酸化シリコン膜、Hf系酸化膜、Zr系酸化膜、Alアルミニウム膜、Niニッケル膜、Wタングステン膜、Coコバルト膜またはTiチタン膜、あるいは、Al,Ni,W,Co,Tiから選択された1種以上を主成分とした合金膜を好適に用いることができる。保護膜9をこのような材料の膜とすることで、材料膜3,4,5,6の除去工程ステップS9a,S9b,S9c,S9dにおいて、材料膜3,4,5,6がエッチングされるのを、より的確に除去できるようになる。また、材料膜3,4,5,6と保護膜9との組み合わせとして最も好ましいのは、材料膜3,4,5,6を窒化シリコン膜により形成し、保護膜9をHf系酸化膜またはZr系酸化膜により形成することである。この組み合わせを採用することで、窒化シリコン膜からなる材料膜3,4,5,6を除去する際にすなわちステップS9a,S9b,S9c,S9dで使用するエッチング液好ましくは熱リン酸に対する保護膜9のエッチング耐性を十分に大きくすることができるため、材料膜3,4,5,6を的確に除去しながら、保護膜9のエッチングをより的確に防止することが可能になる。なお、Hf系酸化膜とは、HfハフニウムとO酸素とを主成分として含有する絶縁膜であり、代表的には、酸化ハフニウム膜HfO膜、代表的なのはHfO2膜を例示でき、また、Zr系酸化膜とは、ZrジルコニウムとO酸素とを主成分として含有する絶縁膜であり、代表的には、酸化ジルコニウム膜ZrO膜、代表的なのはZrO2膜を例示できる。また、Hf系酸化膜は、HfハフニウムとO酸素とを主成分として含有するが、HfハフニウムとO酸素とに加えて更に他の成分を含有することもできる。このため、Hf系酸化膜には、HfON膜酸窒化ハフニウム膜またはハフニウムオキシナイトライド膜、HfSiON膜ハフニウムシリコンオキシナイトライド膜、HfSiO膜ハフニウムシリケート膜、またはHfZrO膜ハフニウムジルコニウムオキサイド膜もある。また、Zr系酸化膜は、ZrジルコニウムとO酸素とを主成分として含有するが、ZrジルコニウムとO酸素とに加えて更に他の成分を含有することもできる。ここで、HfO膜は、ハフニウムHfと酸素Oとで構成された絶縁材料膜であり、HfON膜は、ハフニウムHfと酸素Oと窒素Nとで構成された絶縁材料膜であり、HfSiON膜は、ハフニウムHfとシリコンケイ素、Siと酸素Oと窒素Nとで構成された絶縁材料膜であり、HfSiO膜は、ハフニウムHfとシリコンケイ素、Siと酸素Oとで構成された絶縁材料膜である。また、HfZrO膜は、ハフニウムHfとジルコニウムZrと酸素Oとで構成された絶縁材料膜であり、ZrO膜は、ジルコニウムZrと酸素Oとで構成された絶縁材料膜である。また、材料膜3,4,5,6と保護膜9のより好適な材料は上述の通りであるが、それ以外に可能な組み合わせを例示すれば以下のようなものを挙げることができる。例えば、材料膜3,4,5,6に酸化シリコン膜CVD酸化膜を用い、かつ、保護膜9に窒化シリコン膜、Alアルミニウム膜、Niニッケル膜、Wタングステン膜、Coコバルト膜またはTiチタン膜、あるいは、Al,Ni,W,Co,Tiから選択された1種以上を主成分とした合金膜を用いる。あるいは、材料膜3,4,5,6にAlアルミニウム膜、Niニッケル膜、Wタングステン膜、Coコバルト膜またはTiチタン膜、あるいは、Al,Ni,W,Co,Tiから選択された1種以上を主成分とした合金膜を用い、かつ、保護膜9に窒化シリコン膜、酸化シリコン膜CVD酸化膜、Hf系酸化膜またはZr系酸化膜を用いる。これらの場合にステップS9a,S9b,S9c,S9dで使用可能な薬液エッチング液は、上記実施の形態1において材料膜3に用いる材料ごとに説明した通りである。なお、保護膜9として絶縁膜を用いた場合には、保護膜9を除去せずにステップS10サイドウォールスペーサSW形成工程を行う場合と、保護膜9を除去してからステップS10を行う場合とがあり得るが、保護膜9として導電体膜特に上述のような金属膜を用いた場合には、保護膜9を除去してからすなわち半導体基板1上にその導電体膜が残らないようにしてからステップS10を行うことが好ましい。保護膜9として上述した金属膜を用いる場合には、その除去には、上記実施の形態1において材料膜3にそのような金属材料を用いた場合にステップS9aで使用する薬液として例示したものと同様のものを用いることができる。また、保護膜9は、ステップS9a,S9b,S9c,S9dの材料膜3,4,5,6の除去工程でゲート電極GE1,GE2,GE3,GE4を保護できる程度の厚みがあればよく、ゲート電極の保護が可能な範囲で保護膜9を薄くして、オフセットスペーサの厚みに占める保護膜9の比率を低くし、オフセットスペーサと機能する膜全体の厚みを材料膜3,4,5,6の各形成厚みで制御できるようにした方がより好ましい。この観点で、保護膜9の形成厚み図56で形成した厚みは、ステップS5a,S5b,S5c,S5dにおける材料膜3,4,5,6の各形成厚みよりも小さい薄い方が、より好ましい。一例として、オフセットスペーサ全体の厚み材料膜3,4,5,6のいずれかの厚みと保護膜9の厚みとの合計を2~5nm程度とし、この厚みを材料膜3,4,5,6のいずれかの厚みと保護膜9の形成厚みとに2:1程度に割り当てることができる。また、本実施の形態は、ゲート電極ここではゲート電極GE1,GE2,GE3,GE4をメタルゲート電極とした場合に適用すれば、その効果は極めて大きい。これは、メタルゲート電極を構成する金属膜は、ポリシリコン膜に比べると、ステップS9a,S9b,S9c,S9dの材料膜3,4,5,6の除去工程で使用するエッチング液に対する耐性が低い傾向にあるためである。本実施の形態では、保護膜9を形成したことにより、ステップS9a,S9b,S9c,S9dの材料膜3,4,5,6の除去工程でゲート電極が露出するのを防止している。このため、本実施の形態では、ゲート電極をメタルゲート電極とした場合であっても、そのメタルゲート電極がステップS9a,S9b,S9c,S9dの材料膜3,4,5,6の除去工程で使用される薬液エッチング液にさらされるのを防止でき、そのエッチング液によってメタルゲート電極がエッチングされたりダメージを受けたりするのを的確に防止することができる。また、メタルゲート電極を用いる場合には、ゲート絶縁膜GI1,GI2,GI3,GI4はHigh-k膜高誘電率膜が用いられる場合が多い。このHigh-k膜もステップS9a,S9b,S9c,S9dの材料膜3,4,5,6の除去工程で使用される薬液エッチング液に対する耐性が低いが、本実施形態では保護膜9により守られるためにその問題も解決できる。実施の形態4本実施の形態は、上記実施の形態3の変形例に対応している。図69~図81は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図3~図29や図55~図68と同じ断面領域が示されている。上記実施の形態3では、ゲート電極GE1,GE2,GE3,GE4の保護膜として、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上および上面上を含む、半導体基板1の主面主面全面に形成された保護膜9を使用している。それに対して、本実施の形態では、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の保護膜として、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上に選択的に形成された保護膜9aを使用する。それ以外については上記実施の形態3とほぼ同様である。以下、図69~図81を参照しながら具体的に説明する。本実施の形態では、上記実施の形態3と同様にして上記図55の構造を得た後、図69に示されるように、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上に保護膜9aを形成する。保護膜9aは、上記実施の形態3の保護膜9に相当するものであるが、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上に選択的に形成され、他の領域ゲート構造体の上面上やゲート構造体で覆われていない領域の半導体基板1の主面上には形成されていない。保護膜9aは、形成されている領域が相違している以外は、上記実施の形態3の保護膜9とほぼ同様であるので、ここではその詳細な説明は省略する。なお、ゲート構造体の側壁は、ゲート構造体の側面と同義である。保護膜9aの形成法は、次のようなものである。すなわち、上記実施の形態3のように保護膜9を形成して上記図56の構造を得た後、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上に保護膜9を残して保護膜9aとし、それ以外の領域ゲート構造体の上面上とゲート構造体で覆われていない領域の半導体基板1の主面上の保護膜9を除去する。これにより、保護膜9は、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上に選択的に残存し、ゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁上の保護膜9aとなる。これは、例えば、保護膜9を異方性エッチングすることにより、行うことができる。また、保護膜9としてHf系酸化膜やZr系酸化膜を用いた場合には、保護膜9の成膜後にドライエッチングで全面エッチバックを行うと、ゲート構造体の上面上およびゲート構造体で覆われていない領域の基板上面上の保護膜9がダメージを受けて、フッ酸等の薬液によるエッチングレートが大きくなる。このため、Hf系酸化膜またはZr系酸化膜からなる保護膜9を形成した場合、ドライエッチングとウェット処理を組み合わせて行うことで、容易にゲート構造体ゲート電極GE1,GE2,GE3,GE4の側面のみにHf系酸化膜やZr系酸化膜からなる保護膜9aを形成することができる。以降の工程は、上記実施の形態3と基本的には同じである。すなわち、図70に示されるように、ステップS5aとして、半導体基板1の主面主面全面上に、側壁に保護膜9aが形成されているゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、材料膜3を形成堆積する。材料膜3形成工程は、上記実施の形態1と基本的には同じであるが、本実施の形態では、材料膜3を形成すると、材料膜3とゲート構造体ゲート電極GE1,GE2,GE3,GE4の各側壁との間に保護膜9aが介在する。保護膜9aと材料膜3とを合わせたものがイオン注入IM1におけるオフセットスペーサとして機能するため、保護膜9aの厚み半導体基板1の主面に平行な方向の厚みと材料膜3の厚み形成厚みとの合計が、後で行うイオン注入IM1のオフセットスペーサとして相応しい厚み上記実施の形態1の場合の上記厚みT3に相当する厚み、例えば2~5nm程度になるように、材料膜3を形成する。次に、図71に示されるように、ステップS6aとして、半導体基板1の主面上に、すなわち材料膜3上に、上記実施の形態3と同様のフォトレジストパターンPR1を形成してから、ステップS7aとして、半導体基板1に対してイオン注入IM1を行う。本実施の形態で行うイオン注入IM1ステップS7aは、上記実施の形態3におけるイオン注入IM1と基本的には同じであり、nMIS領域1Aのゲート構造体ゲート電極GE1とその側壁上の保護膜9aおよび材料膜3とがイオン注入阻止マスクとして機能する。このため、イオン注入IM1において、p型ウエルPW1におけるゲート電極GE1の直下とゲート電極GE1の側壁上の保護膜9aおよび材料膜3の直下の領域には、不純物は導入イオン注入されない。イオン注入IM1により、上記実施の形態3と同様のエクステンション領域EX1が形成される。また、イオン注入IM1の前または後に、半導体基板1に対して他のイオン注入例えばハローイオン注入を行うこともできる。次に、図72に示されるように、ステップS8aとしてフォトレジストパターンPR1を除去し、更に、ステップS9aとして材料膜3を除去するが、これらの工程については、上記実施の形態3と基本的には同じである。但し、本実施の形態では、材料膜3の除去工程ステップS9aを行うと、保護膜9aが露出するが、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4の側壁側面は露出しないようにする必要がある。この際、保護膜9a上に材料膜3が残存しないようにすることが好ましい。次に、図73に示されるように、ステップS5bとして、半導体基板1の主面主面全面上に、側壁に保護膜9aが形成されているゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、材料膜4を形成堆積する。材料膜4形成工程は、上記実施の形態1と基本的には同じであるが、本実施の形態では材料膜4を形成すると、材料膜4とゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁との間に保護膜9aが介在する。保護膜9aと材料膜4とを合わせたものがイオン注入IM2におけるオフセットスペーサとして機能するため、保護膜9aの厚みと材料膜3の厚み形成厚みとの合計が、後で行うイオン注入IM2のオフセットスペーサとして相応しい厚み上記実施の形態1の場合の上記厚みT4に相当する厚み、例えば2~5nm程度になるように、材料膜4を形成する。次に、図74に示されるように、ステップS6bとして、半導体基板1の主面上に、すなわち材料膜4上に、上記実施の形態3と同様のフォトレジストパターンPR2を形成してから、ステップS7bとして、半導体基板1に対してイオン注入IM2を行う。本実施の形態で行うイオン注入IM2ステップS7bは、上記実施の形態3におけるイオン注入IM2と基本的には同じであり、nMIS領域1Bのゲート構造体ゲート電極GE2とその側壁上の保護膜9aおよび材料膜4とがイオン注入阻止マスクとして機能する。このため、イオン注入IM2において、p型ウエルPW2におけるゲート電極GE2の直下とゲート電極GE2の側壁上の保護膜9aおよび材料膜4の直下の領域には、不純物は導入イオン注入されない。イオン注入IM2により、上記実施の形態3と同様のエクステンション領域EX2が形成される。また、イオン注入IM2の前または後に、半導体基板1に対して他のイオン注入例えばハローイオン注入を行うこともできる。次に、図75に示されるように、ステップS8bとしてフォトレジストパターンPR2を除去し、更に、ステップS9bとして材料膜4を除去するが、これらの工程については、上記実施の形態3と基本的には同じである。但し、本実施の形態では、材料膜4の除去工程ステップS9bを行うと、保護膜9aが露出するが、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4の側壁側面は露出しないようにする必要がある。この際、保護膜9a上に材料膜4が残存しないようにすることが好ましい。次に、図76に示されるように、ステップS5cとして、半導体基板1の主面主面全面上に、側壁に保護膜9aが形成されているゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、材料膜5を形成堆積する。材料膜5形成工程は、上記実施の形態1と基本的には同じであるが、本実施の形態では材料膜5を形成すると、材料膜5とゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁との間に保護膜9aが介在する。保護膜9aと材料膜5とを合わせたものがイオン注入IM3におけるオフセットスペーサとして機能するため、保護膜9aの厚みと材料膜5の厚み形成厚みとの合計が、後で行うイオン注入IM3のオフセットスペーサとして相応しい厚み上記実施の形態1の場合の上記厚みT5に相当する厚み、例えば2~5nm程度になるように、材料膜5を形成する。次に、図77に示されるように、ステップS6cとして、半導体基板1の主面上に、すなわち材料膜5上に、上記実施の形態3と同様のフォトレジストパターンPR3を形成してから、ステップS7cとして、半導体基板1に対してイオン注入IM3を行う。本実施の形態で行うイオン注入IM3ステップS7cは、上記実施の形態3におけるイオン注入IM3と基本的には同じであり、pMIS領域1Cのゲート構造体ゲート電極GE3とその側壁上の保護膜9aおよび材料膜5とがイオン注入阻止マスクとして機能する。このため、イオン注入IM3において、n型ウエルNW1におけるゲート電極GE3の直下とゲート電極GE3の側壁上の保護膜9aおよび材料膜5の直下の領域には、不純物は導入イオン注入されない。イオン注入IM3により、上記実施の形態3と同様のエクステンション領域EX3が形成される。また、イオン注入IM3の前または後に、半導体基板1に対して他のイオン注入例えばハローイオン注入を行うこともできる。次に、図78に示されるように、ステップS8cとしてフォトレジストパターンPR3を除去し、更に、ステップS9cとして材料膜5を除去するが、これらの工程については、上記実施の形態3と基本的には同じである。但し、本実施の形態では、材料膜5の除去工程ステップS9cを行うと、保護膜9aが露出するが、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4の側壁側面は露出しないようにする必要がある。この際、保護膜9a上に材料膜5が残存しないようにすることが好ましい。次に、図79に示されるように、ステップS5dとして、半導体基板1の主面主面全面上に、側壁に保護膜9aが形成されているゲート構造体ゲート電極GE1,GE2,GE3,GE4を覆うように、材料膜6を形成堆積する。材料膜6形成工程は、上記実施の形態1と基本的には同じであるが、本実施の形態では材料膜6を形成すると、材料膜6とゲート構造体ゲート電極GE1,GE2,GE3,GE4の側壁との間に保護膜9aが介在する。保護膜9aと材料膜6とを合わせたものがイオン注入IM4におけるオフセットスペーサとして機能するため、保護膜9aの厚みと材料膜6の厚み形成厚みとの合計が、後で行うイオン注入IM4のオフセットスペーサとして相応しい厚み上記実施の形態1の場合の上記厚みT6に相当する厚み、例えば2~5nm程度になるように、材料膜6を形成する。次に、図80に示されるように、ステップS6dとして、半導体基板1の主面上に、すなわち材料膜6上に、上記実施の形態3と同様のフォトレジストパターンPR4を形成してから、ステップS7dとして、半導体基板1に対してイオン注入IM4を行う。本実施の形態で行うイオン注入IM4ステップS7dは、上記実施の形態3におけるイオン注入IM4と基本的には同じであり、pMIS領域1Cのゲート構造体ゲート電極GE4とその側壁上の保護膜9aおよび材料膜6とがイオン注入阻止マスクとして機能する。このため、イオン注入IM4において、n型ウエルNW2におけるゲート電極GE4の直下とゲート電極GE4の側壁上の保護膜9aおよび材料膜6の直下の領域には、不純物は導入イオン注入されない。イオン注入IM4により、上記実施の形態3と同様のエクステンション領域EX4が形成される。また、イオン注入IM4の前または後に、半導体基板1に対して他のイオン注入例えばハローイオン注入を行うこともできる。次に、図81に示されるように、ステップS8dとしてフォトレジストパターンPR4を除去し、更に、ステップS9dとして材料膜6を除去するが、これらの工程については、上記実施の形態3と基本的には同じである。但し、本実施の形態では、材料膜6の除去工程ステップS9dを行うと、保護膜9aが露出するが、nMIS領域1A,1BおよびpMIS領域1C,1Dにおけるゲート構造体ゲート電極GE1、GE2,GE3,GE4の側壁側面は露出しないようにする必要がある。この際、保護膜9a上に材料膜6が残存しないようにすることが好ましい。その後、上記実施の形態3と同様の工程を行うが、ここではその図示および説明は省略する。本実施の形態においても、上記実施の形態3と類似した効果を得ることができるが、上記実施の形態3は、ゲート構造体の側壁上および上面上を含む半導体基板1の主面上に保護膜9が形成されているのに対して、本実施の形態は、ゲート構造体の側壁上に選択的に保護膜9aを形成している点が相違しており、この相違に起因した効果の違いついて以下に説明する。本実施の形態は、上記実施の形態3に比べて、イオン注入IM1,IM2,IM3,IM4において、半導体基板1p型ウエルPW1、p型ウエルPW2、n型ウエルNW1、n型ウエルNW2のいずれかに注入されるべき不純物イオンが通過しなければならない膜の厚みを、ゲート構造体の側壁上以外のp型ウエルPW1,PW2およびn型ウエルNW1,NW2上に保護膜9が無い分だけ、薄くできる。このため、本実施の形態は、上記実施の形態3に比べて、イオン注入IM1,IM2,IM3,IM4で半導体基板1p型ウエルPW1,PW2およびn型ウエルNW1,NW2に導入した不純物の深さ方向のプロファイル分布を制御しやすくなる効果や注入深さの制御性が高くなるという効果が得られる。一方、上記実施の形態3は、本実施の形態に比べて、製造工程数を低減することができ、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。また、本実施の形態は、上記実施の形態3同様、ゲート電極ここではゲート電極GE1,GE2,GE3,GE4をメタルゲート電極とし、ゲート絶縁膜GI1,GI2,GI3,GI4をHigh-k膜高誘電率膜とした場合に適用すれば、その効果は極めて大きい。これは、保護膜9aを形成したことにより、ステップS9a,S9b,S9c,S9dの材料膜3,4,5,6の除去工程でゲート電極やゲート絶縁膜が露出するのを防止しているためである。但し、本実施の形態では、ゲート構造体ゲート電極の側壁側面は保護膜9aで保護されるが、ゲート構造体ゲート電極の上面は、保護膜9aが形成されていないため、ステップS9a,S9b,S9c,S9dの材料膜3,4,5,6の除去工程で露出される可能性がある。このため、本実施の形態は、ゲート電極ここではゲート電極GE1,GE2,GE3,GE4をメタルゲート電極とした場合のうち、メタルゲート電極を、金属膜上記金属膜7に対応と該金属膜上のシリコン膜具体的にはポリシリコン膜、上記多結晶シリコン膜8に対応との積層構造とした場合に、特に効果が大きい。これは、メタルゲート電極を、金属膜7とその上の多結晶シリコン膜8との積層膜で形成した場合には、メタルゲート電極の側壁上に保護膜9aを形成しておけば、ステップS9a,S9b,S9c,S9dの材料膜3,4,5,6の除去工程において金属膜7が露出するのを防止できるためである。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"