"半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第1の電極と、前記抵抗素子の他方の端部に導通する第2の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第1の導電層及び第2の導電層と、を備え、前記第1の導電層は前記第1の電極の電位でバイアスされ、前記第2の導電層は前記第2の電極の電位でバイアスされていることを特徴とする抵抗素子。半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第1の電極と、前記抵抗素子の他方の端部に導通する第2の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第1の導電層及び第2の導電層と、を備え、前記第1の導電層は前記第1の電極の電位と一定の電位差をもった電位でバイアスされ、前記第2の導電層は前記第2の電極の電位と一定の電位差をもった電位でバイアスされていることを特徴とする抵抗素子。平面視において、前記第1の導電層と前記抵抗素子層とが重なっている部分の面積と、前記第2の導電層と前記抵抗素子層とが重なっている部分の面積とは、略等しいことを特徴とする請求項1又は2に記載の抵抗素子。平面視において、前記第1の導電層と前記抵抗素子層とが重なっている部分の前記抵抗素子層の抵抗値と、前記第2の導電層と前記抵抗素子層とが重なっている部分の前記抵抗素子層の抵抗値とは、略等しいことを特徴とする請求項1又は2に記載の抵抗素子。前記抵抗素子層は、ポリシリコン層であることを特徴とする請求項1又は2に記載の抵抗素子。前記抵抗素子層は、拡散層であることを特徴とする請求項1又は2に記載の抵抗素子。前記抵抗素子層の下部を覆う前記第1及び第2の導電層は、拡散層又は前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする請求項5に記載の抵抗素子。前記抵抗素子層の下部を覆う前記第1及び第2の導電層は、ポリシリコン層又は前記抵抗素子層の拡散層と材質の異なる拡散層であることを特徴とする請求項6に記載の抵抗素子。前記抵抗素子層の上部を覆う前記第1及び第2の導電層は、前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする請求項5に記載の抵抗素子。前記抵抗素子層の上部を覆う前記第1及び第2の導電層は、ポリシリコン層であることを特徴とする請求項6に記載の抵抗素子。前記第1及び第2の導電層は、メタル層であることを特徴とする請求項1又は2に記載の抵抗素子。半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第1の電極と、前記抵抗素子の他方の端部に導通する第2の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第1の導電層及び第2の導電層と、を備え、前記第1の導電層は前記第1の電極の電位でバイアスされ、前記第2の導電層は前記第2の電極の電位でバイアスされている抵抗素子、を入力抵抗素子及び帰還抵抗素子として夫々有することを特徴とする反転バッファ回路。半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第1の電極と、前記抵抗素子の他方の端部に導通する第2の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第1の導電層及び第2の導電層と、を備え、前記第1の導電層は前記第1の電極の電位と一定の電位差をもった電位でバイアスされ、前記第2の導電層は前記第2の電極の電位と一定の電位差をもった電位でバイアスされている抵抗素子、を入力抵抗素子及び帰還抵抗素子として夫々有することを特徴とする反転バッファ回路。しかしながら、上術した特許文献1の半導体装置では、抵抗素子をなす拡散領域の下面にある導電型の島領域にも電流が流れる。このため、半導体装置が、無駄な電流を消費するという問題があった。また、特許文献2の半導体装置では、電極212と電極213とは、配線209によって同電位を維持することができるように、配線209で接続されているため、ポリシリコン抵抗207の中点に無駄な容量性負荷が付くことになる。このため、信号の歪みが発生することがあった。そこで、本発明は、上記の課題に鑑み、無駄な電流や信号の歪みを発生させることなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位によって抵抗値が変化するのを抑えることのできる抵抗素子及び反転バッファ回路を提供することを目的とする。本発明に係る抵抗素子及び反転バッファ回路は、上記の目的を達成するために、次のように構成される。本発明のある態様による抵抗素子は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第1の電極と、前記抵抗素子の他方の端部に導通する第2の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第1の導電層及び第2の導電層と、を備え、前記第1の導電層は前記第1の電極の電位でバイアスされ、前記第2の導電層は前記第2の電極の電位でバイアスされていることを特徴とする。上記の抵抗素子によれば、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けないように、第1の導電層及び第2の導電層で、抵抗素子層の下面又は上面の少なくとも一方を覆う。このため、第1の導電層及び第2の導電層によって、抵抗素子層の周辺の半導体基板等の電位と、抵抗素子層の電位との電位差による抵抗値の変化を相殺して抑えることが可能となる。また、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けないようにすることが可能となる。本発明のある態様による抵抗素子は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第1の電極と、前記抵抗素子の他方の端部に導通する第2の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第1の導電層及び第2の導電層と、を備え、前記第1の導電層は前記第1の電極の電位と一定の電位差をもった電位でバイアスされ、前記第2の導電層は前記第2の電極の電位と一定の電位差をもった電位でバイアスされていることを特徴とする。上記の抵抗素子によれば、抵抗素子層が第1の導電層及び第2の導電層に直接接続されていない。これにより、抵抗素子層の両端子間における容量性負荷をより小さく抑えることが可能となる。本発明のある態様による抵抗素子は、平面視において、前記第1の導電層と前記抵抗素子層とが重なっている部分の面積と、前記第2の導電層と前記抵抗素子層とが重なっている部分の面積とは、等しいことを特徴とする。本発明のある態様による抵抗素子は、平面視において、前記第1の導電層と前記抵抗素子層とが重なっている部分の前記抵抗素子層の抵抗値と、前記第2の導電層と前記抵抗素子層とが重なっている部分の前記抵抗素子層の抵抗値とは、略等しいことを特徴とする。上記の抵抗素子によれば、第1の導電層及び第2の導電層によって、抵抗素子層の周辺の半導体基板等の電位と、抵抗素子層の電位との電位差による抵抗値の変化を相殺して抑えることが可能となる。また、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けないようにすることが可能となる。本発明のある態様による抵抗素子は、前記抵抗素子層は、ポリシリコン層であることを特徴とする。上記の抵抗素子によれば、抵抗素子層に、従来と同じ材質を用いて、抵抗値の変化を抑えることが可能となる。本発明のある態様による抵抗素子は、前記抵抗素子層は、拡散層であることを特徴とする。上記の抵抗素子によれば、抵抗素子層に、抵抗素子層の周辺との電圧によって抵抗値が変化し易い材質を用いても、抵抗値の変化を抑えることが可能となる。本発明のある態様による抵抗素子は、前記抵抗素子層の下部を覆う前記第1及び第2の導電層は、拡散層又は前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする。上記の抵抗素子によれば、抵抗素子層の下部を覆う場合には、拡散層又は抵抗素子層に用いられたポリシリコン層と材質の異なるポリシリコン層を用いて、抵抗値の変化を抑えることが可能となる。本発明のある態様による抵抗素子は、前記抵抗素子層の下部を覆う前記第1及び第2の導電層は、ポリシリコン層又は前記抵抗素子層の拡散層と材質の異なる拡散層であることを特徴とする。上記の抵抗素子によれば、抵抗素子層の下部を覆う場合には、ポリシリコン層又は抵抗素子層に用いられた拡散層と材質の異なる拡散層を用いて、抵抗値の変化を抑えることが可能となる。本発明のある態様による抵抗素子は、前記抵抗素子層の上部を覆う前記第1及び第2の導電層は、前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする。上記の抵抗素子によれば、抵抗素子層の上部を覆う場合には、抵抗素子層に用いられたポリシリコン層と材質の異なるポリシリコン層を用いて、抵抗値の変化を抑えることが可能となる。本発明のある態様による抵抗素子は、前記抵抗素子層の上部を覆う前記第1及び第2の導電層は、ポリシリコン層であることを特徴とする。上記の抵抗素子によれば、抵抗素子層の上部を覆う場合には、ポリシリコン層を用いて、抵抗値の変化を抑えることが可能となる。本発明のある態様による抵抗素子は、前記第1及び第2の導電層は、メタル層であることを特徴とする。上記の抵抗素子によれば、抵抗素子層の上部又は下部の少なくとも一方を覆う場合には、メタル層を用いて、抵抗値の変化を抑えることが可能となる。本発明のある態様による反転バッファ回路は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第1の電極と、前記抵抗素子の他方の端部に導通する第2の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第1の導電層及び第2の導電層と、を備え、前記第1の導電層は前記第1の電極の電位でバイアスされ、前記第2の導電層は前記第2の電極の電位でバイアスされている抵抗素子、を入力抵抗素子及び帰還抵抗素子として夫々有することを特徴とする。また、本発明のある態様による反転バッファ回路は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第1の電極と、前記抵抗素子の他方の端部に導通する第2の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第1の導電層及び第2の導電層と、を備え、前記第1の導電層は前記第1の電極の電位と一定の電位差をもった電位でバイアスされ、前記第2の導電層は前記第2の電極の電位と一定の電位差をもった電位でバイアスされている抵抗素子、を入力抵抗素子及び帰還抵抗素子として夫々有することを特徴とする反転バッファ回路。上記の反転バッファ回路によれば、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けないように、第1の導電層及び第2の導電層で、抵抗素子層の下面又は上面の少なくとも一方を覆う。このため、第1の導電層及び第2の導電層によって、抵抗素子層の周辺の半導体基板等の電位と、抵抗素子層の電位との電位差による抵抗値の変化を相殺して抑えることが可能となる。また、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けないようにすることが可能となる。そして、入力信号が高い電圧の場合と低い電圧の場合とでゲインが同じであり、出力に歪みが発生しない。本発明によれば、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けることなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することを抑えることができる。このため、例えば、歪みが少ないことが要求されるオーディオ用の反転バッファ回路等の電子回路を構成する場合に、本発明に係る抵抗素子を用いることによって、電子回路での信号の歪みを少なくすることができる。以下、添付図面を参照しながら、本発明の抵抗素子及び反転バッファ回路の実施形態を詳細に説明する。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。第1実施形態まず、図1及び図2を参照して、本発明の第1実施形態に係る抵抗素子10の構成を説明する。図1は、本発明の第1実施形態に係る抵抗素子10の構成を示す構成図であり、抵抗素子10を側面方向から見たときの断面図である。図1に示す抵抗素子10は、第1の電極11、第2の電極12、抵抗素子層13、半導体基板14、第1の導電層15、第2の導電層16、拡散層17,18、層間絶縁膜19を有して構成される。抵抗素子10は、P型の半導体基板14上に、ポリシリコンによる抵抗素子層13が形成されている。抵抗素子10の周囲は、SiO2等の層間絶縁膜19が形成されている。抵抗素子層13は、電流を流すための一組の導体である第1の電極11及び第2の電極12を有する。第1の電極11及び第2の電極12は、アルミ等のメタルによってできている。そして、抵抗素子10は、第1の電極11の電位によってバイアスされた第1の導電層15と、第2の電極12の電位によってバイアスされた第2の導電層16とで、抵抗素子層13の下部が略均等または均等に覆われている。第1の導電層15及び第2の導電層16は、N-WLLとよばれる不純物濃度の薄いN型の拡散層である。そして、第1の導電層15と第2の導電層16とは、隣接し合うが、互いに離隔している。また、第1の電極11と第1の導電層15との接続部分、及び第2の電極12と第2の導電層16との接続部分は、Nとよばれる不純物濃度の濃いN型の拡散層17,18を介して接続されている。次に、図2は、本実施形態に係る抵抗素子10を上方方向より見た上面図である。なお、図2では、説明上、層間絶縁膜19を省略している。図2に示すように、抵抗素子10は、抵抗素子層13の周辺の半導体基板14や、この他にも、抵抗素子層13の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗素子層13の抵抗値が変化しないように、抵抗素子層13の下部が第1の導電層15及び第2の導電層16によって、図示するように覆われている。抵抗素子10においては、第1の導電層15と第2の導電層16とで抵抗素子層13の下部が略均等または均等に覆われている。しかしながら、第1の導電層15及び第2の導電層16は、第1の電極11及び第2の電極12と接続されているため、第1の導電層15と第2の導電層16との境界部は、抵抗素子層13が導電層で覆われていない部分が存在する。例えば、抵抗素子層13の長さ横方向で見て、好ましくは抵抗素子層13の全体面積の30以上50未満ずつ略均等または均等に抵抗素子層13が覆われていれば良い。次に、抵抗素子10が電子回路として使われるとき、第1の電極11と第2の電極12との電極間に電流が流れて電圧が発生すると、抵抗素子層13の電位と、抵抗素子層13の周辺の半導体基板14等との電位との電位差によって、抵抗素子10の抵抗値がどのように変化するのかを、以下に説明する。第1の電極11と抵抗素子層13とが接する位置を位置aとし、第2の電極12と抵抗素子層13とが接する位置を位置bとし、位置aから位置bまでの間の距離をAとする。また、抵抗素子10の抵抗値をRとし、抵抗素子の位置aからの距離をxとし、距離xでの単位長さあたりの抵抗値をrxとする。すると、抵抗値Rは、数1に示すように、単位長さあたりの抵抗値rxを位置aから位置bまでの間の距離Aで積分したものになる。抵抗素子10は、一定の電圧がある半導体基板14の上に形成されているので、単位長さあたりの抵抗値rxは、位置aでの抵抗値をr0とし、位置aでの電圧に対する位置bでの電圧抵抗素子の電極間の電圧をvとする。さらに、電圧vに、周辺との電圧差に対してkなる係数で抵抗値が変化する要素を付加する。すると、単位長さあたりの抵抗値rxは、数2に示すように表すことができる。上記の数2を数1に代入すると、抵抗値Rは数3のようになる。数3の右辺の第1項は、一定値で変化することがない。但し、右辺の第2項は、電圧vの影響を受けると変化する。すなわち、抵抗素子10の抵抗値Rは、抵抗素子10の両端子間の電圧vによって変化することを意味する。これに対して、本実施形態に係る抵抗素子10では、位置aから、距離Aの中点oまでの単位長さあたりの抵抗値rxは、数4に示すようになる。同時に、中点oから位置bまでの単位長さあたりの抵抗値rxは数5に示すようになる。上記の数4及び数5を数1に代入すると、抵抗値Rは数6のようになる。そして、数6の右辺の第1項、第2項は、位置aから中点oまでの成分である。また、数6の右辺の第3項、第4項は、中点oから位置bまでの成分である。数6の右辺の第2項と第4項とは相殺され、数7のようになる。すなわち、本実施形態に係る抵抗素子10は、抵抗素子10の両端子間の電圧vによって、抵抗値Rは変化しないことを意味する。そして、抵抗素子10において、抵抗素子層13はその周辺の半導体基板14の電位の影響を受けないように、抵抗素子層13の下面が第1の導電層15及び第2の導電層16によって覆われている。このため、抵抗素子層13の下部を覆う第1の導電層15及び第2の導電層16によって、抵抗素子層13の周辺の半導体基板14等の電位と、抵抗素子層13の電位との電位差により抵抗値が変化するのを相殺して抑えることができる。よって、抵抗素子10の抵抗値Rは、抵抗素子層13の周辺の半導体基板14等との電位によって変わらない。また、抵抗素子層13の周辺で無駄な電流を発生させることなく、抵抗素子層13に無駄な容量性負荷が付くこともない。第2実施形態続いて、図3を参照して、本発明の第2実施形態に係る抵抗素子20の構成を説明する。図3は、本発明の第2実施形態に係る抵抗素子20の構成を示す構成図であり、抵抗素子20を側面方向から見たときの断面図である。図3に示す抵抗素子20は、図1に示す抵抗素子10と同様に、半導体基板14上に形成された第1の電極11と第2の電極12を有するポリシリコンによる抵抗素子層13が形成されている。そして、抵抗素子20は、第1の導電層15と第2の導電層16とで、抵抗素子層13の下部が略均等または均等に覆われている。但し、抵抗素子20は、抵抗素子層13の電位と一定の電位差Vdをもった電圧を発生させるためのソースフォロア回路30を有している。そして、補助電極21を介して第1の電極11の電位と一定の電位差Vdをもってバイアスされた第1の導電層15と、補助電極22を介して第2の電極12の電位と一定の電位差Vdもってバイアスされた第2の導電層16とで、下部が略半分ずつまたは半分ずつ覆われている。続いて、図4を参照して、抵抗素子層13の電位と一定の電位差Vdをもった電圧を発生させるためのソースフォロア回路30の回路構成を説明する。図4に示すソースフォロア回路30は、NMOSであるトランジスタ31,32、一定電流を出力するための定電流源33,34を備えて構成される。トランジスタ31のゲートには第1の電極11が接続され、トランジスタ32のゲートには第2の電極12が接続される。また、トランジスタ31と定電流源33との間のノードには第1の導電層15が接続され、トランジスタ32と定電流源34との間のノードには第2の導電層16が接続される。第2実施形態に係る抵抗素子20は、上述した第1実施形態に係る抵抗素子10と同様に、抵抗素子20の両端子間の電圧vによって抵抗値Rは変化することがないように構成されている。さらに、抵抗素子20は、抵抗素子層13が拡散層17,18に直接接続されていない。このため、抵抗素子20には、抵抗素子10における容量性負荷を、第1実施形態に係る抵抗素子10に比べて小さくすることができるという利点がある。第3実施形態続いて、図5を参照して、本実施形態に係る抵抗素子10,20と同じ構成を有する抵抗素子R1,R2を用いて構成される一般的な反転バッファ回路40の構成を説明する。図5に示す反転バッファ回路40は、入力端子41と出力端子42との間に、本実施形態に係る抵抗素子と同じ構成を有する抵抗素子R1,R2が接続される。抵抗素子R1,R2には、抵抗素子10と同じ構成の抵抗素子を用いても良いし、抵抗素子20と同じ構成の抵抗素子を用いても良い。オペアンプ43の反転入力端子は、抵抗素子R1と抵抗素子R2との間のノードに接続される。オペアンプ43の出力端子は、抵抗素子R2と出力端子42との間のノードに接続される。抵抗素子R2がオペアンプ43の入出力間に接続されることで、出力端子42から出力される信号をフィードバックすることができるようになっている。このような反転バッファ回路40は、例えば、アナログセンサとA/Dコンバータとの間に接続されて、A/D変換の際に入力信号の振幅を調整するために用いられる。この反転バッファ回路40における入出力のゲインはR2/R1と表されるが、抵抗素子R1,R2はその周囲の半導体基板等との電位によって抵抗値が変わる。入力信号が高い電圧の場合と低い電圧の場合とでゲインが変わり、出力信号に歪みが発生する。しかしながら、反転バッファ回路40は、本実施形態に係る抵抗素子10,20と同じ構成を有する抵抗素子R1,R2を用いて構成されているので、抵抗素子R1,R2はその周囲の半導体基板等との電位によって抵抗値が変わらない。よって、入力信号が高い電圧の場合と低い電圧の場合とでゲインが同じであり、出力に歪みが発生しない。変形例なお、上述した本実施形態に係る抵抗素子は、抵抗値が変化しないように構成されているので、抵抗素子の周辺との電圧によって抵抗値が変化し易い材質も用いることができる。例えば、ポリシリコンに限らず、拡散層を用いることもできる。また、抵抗素子層13の上部に電源線や信号線等がある場合には、抵抗素子層13の下部を導電層で覆うのではなく、抵抗素子層13の上部を導電層で覆うことも可能である。さらには、抵抗素子層13の上部と下部との両方を覆うことも可能である。なお、抵抗素子層13の下部を覆う導電層には、拡散層、ポリシリコン層、メタル層や、抵抗素子層13とは材質の異なる拡散層、ポリシリコン層等を用いるが可能である。また、抵抗素子層13の上部を覆う導電層には、ポリシリコン層やメタル層等を用いることが可能である。また、抵抗素子層13を第1の導電層15及び第2の導電層16で覆う際にも、様々なパターンで抵抗素子層13を覆うことができる。例えば、図6に示す抵抗素子50及び図7に示す抵抗素子60のように、第1の導電層15と第2の導電層16とで抵抗素子層13の下部を略均等または均等に覆うことも可能である。なお、図6及び図7では、説明上、層間絶縁膜19を省略している。図2に示した覆い方と異なるが、抵抗素子層13の下部を覆う第1の導電層15及び第2の導電層16によって、抵抗素子層13の周辺の半導体基板14等との電圧差による抵抗値の変化を相殺することができれば、上述した抵抗素子層13の周辺の半導体基板14等との電位によって抵抗値が変化しないという特性を得ることができる。"