半導体装置を製造する方法であって、基板、緩衝層、および1つ以上の素子層を含む積層半導体構造を提供するステップと、積層構造の上面の1つ以上の領域にAlSbの層を堆積するステップと、上面の1つ以上の領域に酸化アルミニウムの層を形成するために、水の存在下でAlSb層を酸化させるステップと、を含む方法。AlSb層がエピタキシャル技術によって堆積される、請求項1に記載の方法。エピタキシャル技術がMBEである、請求項2に記載の方法。方法が、1つ以上の領域を形成するためのマスキングステップを含む、請求項1から3のいずれか1つに記載の方法。実質的にすべてのAlSb層が酸化アルミニウムに変換される、請求項1から4のいずれかに記載の方法。酸化アルミニウム層の厚みが堆積されたAlSb層の厚みに関連している、請求項1から5のいずれかに記載の方法。AlSb層が、酸化の際に、保護層として機能することができる酸化アルミニウム層を生成する厚みまで堆積される、請求項1から6のいずれかに記載の方法。AlSb層が、少なくとも8単層の厚みまで堆積される、請求項7に記載の方法。AlSb層が、酸化の際に、誘電材料層および/または1つ以上のさらなる材料層のその後の堆積のための制御された界面層として機能することが可能な酸化アルミニウム層を生成する厚みまで堆積される、請求項1から6のいずれか1つに記載の方法。AlSb層が8単層未満の厚みまで堆積される、請求項9に記載の方法。1つ以上のさらなる材料層が高誘電率誘電材料の層である、請求項9または請求項10に記載の方法。酸化ステップが、100°Cから300°Cの間の温度で実行される、請求項1から11のいずれかに記載の方法。方法が、中間AlSb構造が大気に曝されるのを回避するように制御される、請求項1から12のいずれかに記載の方法。酸化ステップがUHV条件の下で実行される、請求項13に記載の方法。AlSb堆積ステップおよび酸化ステップが個別の反応チャンバ内で実行される、請求項1から14のいずれかに記載の方法。中間AlSb構造が、酸素を排除した条件の下で第二反応チャンバに搬送される、請求項15に記載の方法。緩衝層がIII-V族化合物半導体、好ましくは三元III-V族化合物半導体を含む、請求項1から16のいずれかに記載の方法。緩衝層がAlxIn1-xSbを含む、請求項17に記載の方法。1つ以上の素子層がチャネル層を含む、請求項1から18のいずれかに記載の方法。チャネル層がIII-V族化合物半導体またはIV族化合物半導体を含む、請求項19に記載の方法。チャネル層がInSbまたはSnを含む、請求項20に記載の方法。基板がGaAsまたはSiを含む、請求項1から21のいずれかに記載の方法。半導体装置が電界効果トランジスタ用の前駆体構造である、請求項1から22のいずれかに記載の方法。半導体装置が電界効果トランジスタであり、方法はソース、ドレイン、および/またはゲート電極を堆積する追加ステップを含む、請求項1から23のいずれかに記載の方法。半導体装置がFETであり、少なくともゲート領域を含む1つ以上の領域にAlSbが堆積される、請求項1から24のいずれかに記載の方法。1つ以上のさらなる誘電材料が、ゲート電極の堆積に先立って酸化アルミニウム層に堆積される、請求項24または請求項25に記載の方法。半導体装置を製造する方法であって、基板、緩衝層、および1つ以上の素子層を含む積層半導体構造をエピタキシャル成長させるステップと、AlSbキャップ構造を形成するように、成長プロセスにおける最終ステップとして積層構造の上面にAlSbの層をエピタキシャル成長させるステップと、酸化アルミニウムの層を形成するために、水の存在下でAlSb層を酸化させるステップと、を含む方法。請求項23から27のいずれか1つに記載の方法によって作成された電界効果トランジスタ。基板、緩衝層、および1つ以上の素子層を含む積層構造と、積層構造の上面の酸化アルミニウムの層とを含む半導体装置であって、酸化アルミニウム層は1つ以上のさらなる材料層の堆積のための界面層として機能する、半導体装置。本発明の方法によって製造された酸化アルミニウム層の、その後の1つ以上のさらなる材料層の堆積のための界面層としての使用。半導体表面を保護する方法であって、前記方法は、AlSbキャップ表面を形成するために半導体表面上にAlSbの層を堆積するステップと、酸化アルミニウムの層を形成するために水の存在下でAlSb層を酸化させるステップと、を含む方法。半導体表面上に酸化物層を生成する方法であって、方法は、前記表面上にAlSbの層を堆積するステップと、水の存在下で前記層を酸化させるステップと、を含む方法。基板、緩衝層、チャネル層、ゲート誘電体層、およびゲート誘電体層上に位置するゲート電極を含み、ゲート誘電体層は酸化アルミニウムを含むことを特徴とする、電界効果トランジスタ装置。添付図面を参照する、実質的に上述の、いずれかの方法、装置、または使用。添付図面を参照する、上述の、いずれか新規な特徴、または特徴の組み合わせ。本発明は、半導体表面の制御された酸化を可能にし、高誘電率誘電材料として、または高誘電率誘電体積層体の一部としての酸化アルミニウムの使用を可能にする、改良された半導体製造方法を提供する。本発明の第一の態様によれば、半導体装置を製造する方法が提供され、方法は、基板、緩衝層、および1つ以上の素子層を含む積層半導体構造を提供するステップと、積層構造の上面の1つ以上の領域にAlSbの層を堆積するステップと、上面の1つ以上の領域上に酸化アルミニウムの層を形成するために、水の存在下でAlSb層を酸化させるステップと、を含む。好ましくは、酸化アルミニウム層は純粋な酸化物Al2O3を含むが、しかし酸化物層はまた、AlOz、AlOz:OHおよび/またはその他の水和酸化アルミニウムを含んでもよい。酸化アルミニウム層は、少量のAlSbyOzを含んでもよいが、しかし好ましくは実質的にアンチモンを含まない。本発明において、積層エピタキシャル構造半導体積層体または積層半導体構造とも称されるの上面には、まず前記表面の1つ以上の領域にAlSbアンチモン化アルミニウムの層を堆積させ、次に1つ以上の領域上に酸化アルミニウムの層を形成するために、水の存在下でAlSb層を酸化させることによって、酸化アルミニウム層が設けられる。このようにして、酸化アルミニウム層は、堆積されたAlSb層から制御された方式で生成される。その厚みに応じて、酸化アルミニウム層は、空気中でのさらなる酸化に対して完全にまたは部分的に耐性であってもよい。酸化アルミニウム層の形成は、さらなる現場外処理のために成長チャンバからエピタキシャル構造が取り出され得るようにすること、後に層がその上例えば、金属層などに堆積されることによるエピタキシャル積層体の表面の相互拡散を防止するための拡散障壁の提供、および/または高誘電率誘電材料層としての酸化アルミニウムの使用、具体的には、好ましくはMOS電界効果トランジスタ装置の、ゲート誘電体として、またはゲート誘電体積層体の一部としての使用を含む、いくつかの重要な利点を提供することができる。酸化アルミニウムを含む酸化物は、少なくとも375°Cの含水環境にアルミニウム担持III-V族化合物半導体材料を曝すことによって、アルミニウム担持III-V族化合物半導体材料から形成され得ることは、周知である。HolonyakおよびDallesasseの国際公開第92/12536号参照。国際公開第92/12536号の方法は、具体的には三元および四元材料を含むAl担持III-V族ヒ化物およびリン化物への特定の適用を有し、通常は1から25μmの範囲の厚みを有する酸化物層を生成するために使用される。本発明者らは、まずアンチモン化アルミニウムAlSbの層を半導体表面の1つ以上の領域に堆積させそれによってAlSb層を有する中間構造を形成し、次に水の存在下でAlSb層を酸化させることによって、前記表面上に高品質の酸化アルミニウム層が生成され得ることを見いだした。酸化アルミニウム層の生成のためのAlSbの使用は、その他のアルミニウム担持III-V族化合物半導体材料に対するいくつかの重要な技術的利点を有する:第一にAlSbは、エピタキシャル技術によって堆積するのに好都合な二元化合物半導体であり;第二に、アンチモンSbは酸化プロセスで追い出され、酸化層にほとんどまたはまったく残留Sbを残さず;第三に、AlSbはInまたはGaなどの不都合な半導体含有物を含まないInOおよびGaOは弱いゲート誘電体なので、本発明によって形成された酸化アルミニウム層においてInおよび/またはGaの残留酸化物は望ましくない。さらに-本発明の方法は例えばGaAsまたはInGaAs装置、およびその前駆体構造など一連の半導体材料を含む積層半導体構造とともに使用され得るものの-InSbまたはGaSbトランジスタなどのアンチモン化物ベースの装置については、アンチモン化物層を使用することが特に好都合である。AlSb層は好ましくはエピタキシャル成長技術によって堆積される。このような技術は当業者にとって周知であり、有機金属化学気相成長法MOCVD、分子線エピタキシMBE、原子層堆積法ALD移動促進分子線エピタキシMEMBE、物理的気相成長法PVD、および化学ビームエピタキシCBEを含む。MBEは、汚染物質を排除して制御された成長条件を提供するUHV堆積法であるので、特に好ましい技術である。しかしながら、いくつかの状況においては、MBEよりもMOCVDの方が好ましい場合がある。エピタキシャル半導体積層体上に堆積されたAlSb層を様々な持続時間にわたって水に曝すことによって、発明者らは、プロセスが自己制御式であること、およびAlSb層のみが酸化されることを、見いだした。さらに、実質的にすべてのAlSb層が酸化アルミニウムに変換されることが可能であり、これは堆積されたAlSb層の厚みが、酸化アルミニウム層の厚みを制御するために使用され得ることを、意味する。AlSbおよび酸化アルミニウムは異なる格子パラメータを有するので、酸化アルミニウム層の厚みは、必ずしも等しいとは限らないが、AlSb層の厚みと関連している。AlSb堆積のためのエピタキシャル技術の利用は、AlSb層の厚みが単層レベルで正確に制御され得るようにする。結晶AlSb層の緩和の臨界厚みは、例えば35AlInSb緩衝層上でおよそ5単層である。しかしながら、AlSbは非晶質酸化アルミニウムに変換され、AlSb中の転移の存在は、その材料品質を劣化させることはないので、これより大きいAlSb厚が本発明の方法で堆積されることも可能である。本発明の好適な一実施形態において、酸化アルミニウム層は保護層として機能するつまり、積層半導体構造が大気に曝されたときにさらなる表面酸化を防止する層。発明者らは、表面保護を付与するためには、酸化アルミニウム層が好ましくは2.5nm以上の厚みを有し、より好ましくは2.5nmから10nmの範囲の厚みを有し、さらに好ましくは3.5nmから10nmの範囲の厚みを有することを、見いだした。保護層としての使用に適した酸化アルミニウム層を生成するために、AlSbは少なくとも8から12単層の厚みに都合よく堆積される。理想的には、AlSbの厚みは35単層を超えない。本発明によって生成された酸化アルミニウム保護層を有する積層半導体構造は、酸化チャンバから取り出されてさらなる装置処理ステップを受けることが可能である。好ましくは、AlSbは積層半導体構造の上面全体に堆積される。発明者らは、約8単層の厚みの堆積されたAlSb層に等しい約2.5nm未満の厚みを有する酸化アルミニウム層は大気に対して完全に安定性ではなく、その結果、保護層として一般的に適切ではないことを、見いだした。しかしながら、それでもなお本発明の方法は、良好な材料特性-具体的には低欠陥密度-を有する酸化アルミニウム層を生成し、このことは、これが誘電材料層として、もしくは1つ以上のさらなる材料層のその後の堆積のための界面層として使用され得ることを、意味する。高誘電率誘電材料のその後の堆積のための制御された界面としての酸化アルミニウム層の使用は、半導体装置内に誘電体層を形成する従来の方法に関わる電荷トラップ問題を改善し、または実質的に回避することができる。言い換えると、DIT密度は制御可能であり、それによって高周波性能を改善することができる。したがって、本発明の別の好適な実施形態において、AlSb層は、酸化すると、誘電材料層として、および/または1つ以上のさらなる材料層のその後の堆積のための制御された界面として機能することができる酸化アルミニウム層を生成する厚みまで、堆積される。AlSb層の厚みは、誘電体積層体の一部として使用される場合には、好ましくは8単層未満それによって約2.5nm未満の酸化アルミニウム層を生成するであるが、酸化アルミニウムがそれ自体の上にゲート誘電体全体を形成する場合には、より厚い層場合により約35単層-約10nmの酸化アルミニウムに等しい-までが適切であろう。1つ以上のさらなる材料層は1つ以上の金属層であってもよく、この金属層は、例えばFET装置のソース、ドレイン、および/またはゲート電極として使用されてもよい。その場合、酸化アルミニウム層は、半導体表面の1つまたは複数の金属層との相互作用を防止するための有効な拡散障壁として、またはゲート誘電材料として、機能することができる。電極は、例えば所望の電極領域に1つ以上の金属層を堆積することによって、または堆積した後に1つまたは複数の電極構造を形成するために金属層をエッチングすることによってなど、いずれの適切な方法で形成されてもよい。あるいは、1つ以上のさらなる材料層は、1つ以上の酸化物層、好ましくは高誘電率誘電材料の1つ以上の層であってもよい。その場合、酸化アルミニウム層は、誘電材料または誘電体積層体のための界面層を形成し、あるいは誘電体積層体の一部を形成する。場合により、金属層より具体的には、ゲート電極が、誘電体積層体上に堆積される。いずれの場合も、さらなる処理ステップすなわち、1つ以上のAlSb層の酸化の後に実行されるステップは、酸化アルミニウム層の制御されない酸化を防止するように、好ましくは制御された条件下で実行される。AlSbの1つ以上の層は、積層半導体構造の上面の1つ以上の領域に堆積される。半導体装置のエピタキシャル積層体は、通常は基板上に成長した緩衝層、および緩衝層上に成長した1つ以上の素子層を含むことは、当業者によって理解されるだろう。上面とは、基板から最も遠い半導体表面、言い換えると1つ以上の素子層の最外面を意味する。これはまた、積層体の上面と見なされることも可能であり、通常は-しかし必ずしもそうとは限らないが-エピタキシャル成長の方向における最上面である。積層構造は、いずれの適切な基板を含んでもよく、多くの例が当業者にとって周知である。好ましくは、基板はGaAsまたはSiを含む。緩衝層は、基板緩衝間の界面で発生するいかなる欠陥からも装置の活性部分を分離するために、および/または装置の活性部分における引張などのいかなる望ましい特性も生じるために、使用される。繰り返すが、緩衝層は、当業者によって知られている、いずれの適切な材料、または材料の組み合わせを含んでもよい。本発明の方法は、特にただし限定的ではなくIII-V族化合物装置、具体的にはアンチモン化インジウム装置、およびより具体的にはInSbベースのトランジスタおよびその前駆体構造の製造に、適用可能である。したがって、緩衝層は、好ましくはIII-V族化合物半導体、より好ましくは三元III-V族化合物半導体、およびさらに好ましくは、特にFETの特殊な場合には、AlxIn1-xSbを含む。1つ以上の素子層は、特定の装置として、または特定装置用の前駆体構造としての使用に適した積層半導体構造を提供するように、選択される。素子層に適した材料は、III-V族化合物材料具体的にはInSb、GaSb、AlInSb、InAsSb、およびGaInAsSbなどのアンチモン化物、およびIV族化合物材料を含むが、これらに限定されない。好ましくは、半導体装置はトランジスタ、またはトランジスタ用の前駆体構造であり、より好ましくは半導体装置は電界効果トランジスタ、または電界効果トランジスタ用の前駆体構造である。したがって、積層半導体構造は好ましくはチャネル層を含む1つ以上の素子層を含む。チャネル層は、例えば量子井戸-Q井戸-構造などのいずれの適切な構造を有してもよく、1つまたは複数のいずれの適切な半導体材料から形成されてもよい。好ましくは、チャネル層は、III-V族化合物半導体またはIV族化合物半導体を含み、より好ましくはチャネル層はInSbまたはSnを含む。本発明は、いずれのトランジスタ構成の製造にも使用されることが可能であり、その例は、水平量子井戸FETを含む水平電界効果トランジスタまたはトンネルFETとしても知られる垂直電界効果トランジスタである。その他の可能な素子層は、上部および/または下部閉じ込め層、および/またはドーピング層である。積層半導体構造はアズグローン構造つまり、さらなる処理ステップをまだ受けていないエピタキシャル積層体であってもよく、あるいは例えばパターニング技術など1つ以上の処理ステップをすでに受けていてもよい。したがって、積層構造は、平坦または実質的に平坦な上面を有してもよく、メサなどを含む構造化上面を有してもよい。積層半導体構造は、1つまたは複数の自然酸化物を除去するために処理されていてもよい。しかしながら、好適な実施形態において、AlSb堆積ステップは、積層半導体構造のエピタキシャル成長の最終ステップとして実行され、それによって1つまたは複数の自然酸化物の形成を実質的に回避する。これは、本発明の便利で簡単な実施形態を提供する。AlSbは、積層半導体構造の上面の1つ以上の領域に堆積され、1つ以上の領域は、積層半導体構造上の所望の位置に酸化アルミニウムの1つ以上の層を設けるように選択される。1つ以上の領域は、水平表面領域、メサ側壁を含む垂直表面領域、および/または傾斜表面領域を含んでもよい。当業者は、AlSb層が必要とされない表面領域をマスキングするための技術を認識しているはずであり、その例は、電子ビームまたはフォトリソグラフィによって定義される、レジストまたは犠牲金属の層、または誘電体層の使用である。本発明の好適な一実施形態において、AlSbの層は、上面の1つの領域に、好ましくは上面全体に、堆積される。これは特に、平坦または略平坦な上面を有し、および/または酸化アルミニウム層が保護層として形成されている、アズグローン積層半導体構造に適用可能である。別の好適な実施形態において、半導体装置は水平FET装置であり、1つ以上の素子層はチャネル層を含み、積層半導体構造は平坦なアズグローン上面を有し、AlSbは積層構造の上面全体に堆積されている。さらに別の好適な実施形態において、半導体装置はトンネルFET装置であり、1つ以上の素子層はチャネル層を含み、積層半導体構造は構造化上面を有し、上面の1つ以上の領域は、少なくとも1つのメサ側壁を含む。このようにして、酸化アルミニウム層は、好ましくはゲート領域において、垂直チャネルの片側または両側に形成されることが可能である。FET装置、またはFET前駆体構造の場合、AlSb層は好ましくは、酸化アルミニウム層が後に堆積されるゲート電極と、ゲートによって制御される必要があるチャネルとの間に位置できるように、チャネル層にわたって位置する装置の1つまたは複数の領域上に堆積される。半導体装置構成に応じて、積層体の上面は、チャネル層、上部閉じ込め層、または別の素子層であってもよい。電界効果トランジスタの場合、AlSb層は通常、チャネル層好ましくはInSbまたはSnチャネル層または上部閉じ込め層好ましくはAlxIn1-xSbから形成された上部閉じ込め層の上に堆積される。本発明は電界効果トランジスタへの独特な適用を有し、そのため半導体装置は好ましくは電界効果トランジスタ用の前駆体構造である。方法は、電界効果トランジスタ装置を形成するように、積層構造上にソース、ドレイン、および/またはゲート電極を堆積する追加ステップを含んでもよい。好ましくは、酸化アルミニウム層は、ゲート誘電体層として機能することができるように、またはゲート誘電体積層体の一部を含むように、ゲート電極の領域に形成される。後者の場合、ゲート電極の堆積に先立って、1つ以上のさらなる誘電材料が酸化アルミニウム層上に堆積されてもよい。ゲート電極の領域に酸化アルミニウム層を形成する方法の1つは、少なくとも前記領域にAlSbを堆積し、酸化アルミニウムを形成するためにAlSb層を酸化させることである。あるいは、酸化アルミニウム層は、積層半導体構造の上面全体に形成され、その後酸化アルミニウムが必要とされるところにのみ残るように、次にエッチングされる。一般的に、酸化アルミニウムは、少なくとも積層半導体構造のゲート領域に形成される。これは、少なくともゲート領域を含む1つ以上の領域にAlSbの層を堆積することによって達成される。AlSb層は、好ましくは100°Cから300°Cの温度で、より好ましくは150°Cから250°Cの温度で、水の存在下で酸化される。高品質の酸化アルミニウム表面を得るためには、中間AlSb構造を大気に曝すのを回避することが、非常に望ましい。したがって、方法は好ましくは、AlSb層を大気に、またはその他いずれかの酸素含有環境に曝すのを回避するように制御される。酸素を排除する好適な方法の1つは、UHV条件の下で酸化ステップを実行することである。このため、酸化ステップは、通常は約1×10-9ミリバールまたはより良好な基準圧で、およびチャンバに取り付けられたイオンゲージ上の測定でおよそ1.4×10-6ミリバールの水の分圧を用いて、UHVチャンバ内で実行されることが可能である。AlSb堆積ステップおよび酸化ステップは通常、個別の反応チャンバ内で都合よく、個別のプロセスとして実行される。このため、本発明の方法は、第一反応チャンバ通常は、エピタキシャル成長チャンバから第二反応チャンバへ中間AlSb構造を搬送するステップを含んでもよい。望ましくは、搬送ステップは、酸素を排除した条件下で実行される。一旦酸化アルミニウム層が形成されてしまうと、酸化物の品質をさらに改良するために、アニールステップが実行されてもよい。これは、いわゆるフォーミングガス通常はH2/N2中でのアニールステップを含んでもよい。第二の態様によれば、本発明は半導体装置を製造する方法を提供し、方法は、基板、緩衝層、および1つ以上の素子層を含む積層半導体構造をエピタキシャル成長させるステップと、AlSbキャップ構造を形成するように、成長プロセスにおける最終ステップとして積層構造の上面にAlSbの層をエピタキシャル成長させるステップと、酸化アルミニウムの層を形成するために、水の存在下でAlSb層を酸化させるステップと、を含む。第二の態様において、AlSbは、実質的に積層半導体構造の上面のすべてを被覆する。こうして、酸化アルミニウムキャッピング層を有する積層半導体構造が形成される。キャッピング層は、装置処理のために後に除去されることが可能であり、および/または装置または前駆体装置を形成するためにエッチングされることも可能である。本発明の第三の態様によれば、第一または第二の態様の方法によって作成されたFETまたはFET用の前駆体構造が提供される。FETは、水平FETまたはトンネルFETであってもよい。好ましくは、酸化アルミニウム層は、ゲート誘電材料として機能することができるように、および/またはゲート誘電体積層体の一部を形成することができるように、ゲート電極の領域に位置する。本発明の第四の態様によれば、基板、緩衝層、および1つ以上の素子層を含む積層構造と、積層構造の上面の酸化アルミニウムの層とを含む半導体装置が提供され、酸化アルミニウム層は、1つ以上のさらなる材料層の堆積のための界面層として機能する。好ましくは、1つ以上のさらなる材料層は1つ以上の高誘電率誘電材料層であり、酸化アルミニウム層は誘電体積層体の一部を形成する。あるいは-または付加的に-1つ以上のさらなる層は、1つ以上の金属層、具体的にはFET装置用のゲート電極を含んでもよい。本発明の第五の態様によれば、本発明の方法によって製造された酸化アルミニウム層の、その後の1つ以上のさらなる材料層の堆積のための界面層としての使用が、提供される。本発明の第六の態様によれば、半導体表面を保護する方法であって、前記方法は、AlSbキャップ表面を形成するために半導体表面上にAlSbの層を堆積するステップと、酸化アルミニウムの層を形成するために水の存在下でAlSb層を酸化させるステップと、を含む方法が提供される。本発明の第七の態様によれば、半導体表面上に酸化物層を生成する方法であって、方法は、前記表面上にAlSbの層を堆積するステップと、水の存在下で前記層を酸化させるステップと、を含む方法が提供される。好ましくは半導体表面は、III-V族化合物材料、より好ましくはInSb、GaSb、AlInSb、InAsSb、およびGaInAsSbからなる群より選択されるIII-V族化合物材料を含む。本発明の第八の態様によれば、基板、緩衝層、チャネル層、ゲート誘電体層、およびゲート誘電体層上に位置するゲート電極を含み、ゲート誘電体層は酸化アルミニウムを含む、ことを特徴とする電界効果トランジスタ装置が提供される。ゲート誘電体積層体を形成するために、酸化アルミニウム層とゲート電極との間に、1つ以上の付加的な誘電材料層が位置してもよい。酸化アルミニウム層は、第一の態様の方法によって堆積されることが可能である。本発明の1つの態様のいずれの特徴も、いずれかの適切な組み合わせにおいて、本発明のいずれの別の態様に適用されてもよい。具体的には、方法態様が装置態様に適用されてもよく、その逆でもよい。本発明は、以下の添付図面を参照して記載される。方法の説明本発明の方法は、図1を参照して説明される。まず、基板1、緩衝層2、および1つ以上の素子層3を含む積層半導体構造が、いずれか適切なエピタキシャル技術例えば、MBE、MOCVD、PVD、ALD、MEMBE、またはCBEを用いて成長されるステップa。エピタキシャル成長技術は、当業者にとって周知であり、ここでは記載されない。好ましくは、積層構造はMBEによって成長されるが、これは成長条件が注意深く制御され得るUHV技術である。InSbベースのトランジスタの場合、積層体は通常、SiまたはGaAs基板、AlxIn1-xSb緩衝層、およびInSb量子井戸チャネル層を含んでもよいだろう。あるいは、チャネルはSnから形成されることが可能である。積層体は、例えば量子井戸層の上方のAlxIn1-xSb閉じ込め層など、その他の層を含んでもよいだろう。AlSb層4はその後、通常はエピタキシャル成長プロセスにおける最終ステップとして、積層半導体構造の上面に堆積されステップb、それによってAlSbキャップ構造を形成する。好ましくは、積層構造およびAlSb層は、同じ反応チャンバ内で成長される。AlSb層の選択された厚みは、所望の最終用途に依存する;保護層では、少なくとも8単層の厚みが一般的に必要とされる。界面層として、または誘電材料として使用するには、より厚い層も使用されてよいものの、AlSb層は通常は8単層未満の厚みまで堆積される。次にステップc、AlSbキャップ半導体積層体が第二反応チャンバに搬送され、高純度水源への曝露によって酸化される。酸化は、酸化アルミニウム層5の形成をもたらす。積層体は、AlSb層の酸素に対する曝露を防止するために、-例えばUHVなどの-制御された条件の下で理想的に搬送される。酸化ステップは、AlSb層を水と反応させることによって実行される。これは、約1×10-9ミリバールまたはより良好な基準圧で、UHVチャンバ内で実行されることが可能である。酸化ステップの典型的なプロセス条件は、チャンバのイオンゲージ上の測定で、およそ1.4×10-6ミリバールの水分圧での200°Cの基板温度である。より高い圧力では、追加層のその後のいずれかの処理のためにチャンバを基準圧にするポンプの停止時間が長くなるものの、より高い水の分圧が酸化プロセスに使用されてもよい。酸化時間は一般的に1から5時間の範囲である。室温ではAlSbの酸化の痕跡は見られず、100°C以上、好ましくは100°Cから300°Cの範囲の高温が、通常は必要とされる。理想的には、酸化は150°Cから250°Cの温度範囲で発生する。酸化アルミニウム層がおよそ3nm以上の厚みを有する場合には、これは保護層として機能する。酸化アルミニウムキャップ半導体積層体はその後、酸化チャンバから取り出されて、いずれか望ましいさらなる処理ステップを受けることが可能である。あるいは、酸化アルミニウム層は、誘電体層として、または誘電体積層体の一部としての役割を果たしてもよい。任意のステップdにおいて、電界効果トランジスタ装置は、まずエッチング法などによってキャップ半導体積層体の表面から酸化アルミニウム層の一部を除去し、次にソース、ドレイン、およびゲート電極6、7、および8を形成するために金属化ステップを実行することによって、製造される。酸化アルミニウム層5は、ゲート誘電材料として機能するように、ゲート電極8の領域内に保持される。代替ステップeにおいて、電界効果トランジスタ装置は、まず酸化アルミニウム層5上に高誘電率誘電材料9の1つ以上の層を堆積し、次にエッチング法などによって積層半導体構造の表面から酸化アルミニウムおよび高誘電率誘電材料を除去し、次にソース、ドレイン、およびゲート電極6、7、および8を形成するために金属化ステップを実行することによって、製造される。酸化アルミニウム層5および1つ以上の高誘電率誘電体層9はゲート電極8の領域内に保持され、それによって、制御された界面層として機能する酸化アルミニウム層を備える、ゲート誘電体積層体を形成する。代替実施形態において、高誘電率誘電材料の1つ以上の層は、酸化アルミニウム層5がエッチングされた後に堆積されてもよい。方法のその他の順序は、当業者にとって明らかとなるだろう。図2は、トンネルFET装置のための本発明の方法を示す。まず、基板および緩衝層10、チャネル層11、および上部閉じ込め層12を含む積層半導体構造が、いずれか適切なエピタキシャル技術を用いて成長され、次に前駆体装置構造を形成するためにメサがエッチングされるステップa。InSbベースのトランジスタの場合、積層体は、SiまたはGaAs基板、AlxIn1-xSb緩衝層、およびInSbチャネル層を含んでもよいだろう。あるいは、チャネルはSnから形成されることが可能である。上部閉じ込め層は、AlxIn1-xSbを含んでもよいだろう。AlSb層13はその後、メサ側壁上に、またはチャネル層11の片側に、堆積されるステップb。AlSb層は、MBEによって、またはCVD、MOCVDなどのその他の層堆積技術によって、堆積されてもよい。AlSbの厚みは、ゲート誘電体として、またはゲート誘電体積層体の一部としての使用に適した酸化アルミニウム層を成長されるのに、適している。次にステップc、AlSbキャップ半導体積層体が第二反応チャンバに搬送され、高純度水源への曝露によって酸化される。積層体は、AlSb表面の酸素に対する曝露を防止するために、-例えばUHVなどの-制御された条件の下で理想的に搬送される。酸化ステップは、好ましくは図1に関連して上述された条件の下で実行される。酸化は、酸化アルミニウム層14の形成をもたらす。ステップdにおいて、電界効果トランジスタ装置は、ソース、ドレイン、およびゲート電極15、16、および17を形成するための金属化ステップを実行することによって、製造される。必要であれば、金属化ステップに先立って、高誘電率誘電材料の1つ以上の層が、酸化アルミニウム層上に堆積されてもよい。アズグローン表面、空気酸化表面、および本発明によって生成された表面の比較図3a、図3b、および図3cは、アズグローン空気曝露なしおよび空気曝露されたおよそ1日40AlInSb表面からのIn3d、Sb3d、およびAl2pXPSデータを、それぞれ示す。InおよびSbのピークのショルダは、In-OおよびSb-O結合の存在を示す。Al2pピークの高エネルギーでのショルダの不在は、いずれの場合も酸化アルミニウムがほとんど存在しないことを示す。図4a、図4b、および図4cは、アズグローンのAlInSbの表面組成と本発明によって処理されたAlInSb表面とを比較した、In3d、Sb3d、およびAl2pXPSデータを示す。XPS分析は、本発明の方法によって生成された酸化物層がAl-O結合のみを含むこと、ならびに大気酸化とは対照的に、In-OおよびSb-O結合が実質的にまったく形成されないことを、示している。このため、酸化プロセスが空気中で行われるプロセスとは大きく異なること、ならびに酸化プロセスが純粋なまたはほぼ純粋な酸化アルミニウムを生成するためにAlSb膜からSbを除去することも、結論づけられる。酸化アルミニウム層の安定性AlSb表面は、AlInSb上面を有するInSbベースの半導体積層体上にエピタキシャル成長され、1から5時間の様々な時間にわたって200°CのUHV条件1.6×10-6ミリバールの水分圧の下で、水に曝された。AlSbから生成された酸化アルミニウム層の組成が、各酸化時間について分析された図5参照。プロセスが自己制御式であったこと、およびAlSb層のみが酸化されたことが、わかる。したがって、酸化アルミニウム層の厚みは堆積されたAlSb層の厚みを用いて正確に制御され得ることが、結論づけられる。薄いAlSb層およそ4単層が、約1.5nm厚の酸化アルミニウムの層を生成するために本発明の方法によって酸化され、次に空気に曝された。XPS分析は、表面のさらなる酸化が生じ、その結果In-OおよびSb-O結合が形成されたことを、結論づけた。したがって、およそ4単層の厚みでは、本発明によって生成された酸化アルミニウム層は空気に対して完全に安定的ではなく、保護層としては適切ではない。しかしながら、金属化の前および最中に空気への曝露が実質的に防止されていれば、薄層は、金属層が堆積された積層半導体構造の表面の相互作用を防止するために有効な拡散障壁である。このような金属層は、FET装置のゲート金属として使用されてもよい。薄い酸化アルミニウム層はまた、ゲート誘電体として、またはゲート誘電体積層体の一部としても、使用されてよい。より厚いAlSb層およそ8から12単層が、約3nm厚の酸化アルミニウムの層を生成するために本発明の方法によって酸化され、次に空気に曝された。XPS分析は、1週間たってもさらなる酸化が生じないことを示した。これは、少なくとも8から12単層でAlSb層から生成された酸化アルミニウム層が、さらなる酸化に対する良好な障壁であり、安定していること言い換えると、酸化アルミニウム層は保護層として機能できることを示している。空気曝露によって変化しない安定した酸化物は、半導体表面が、制御された大気条件例えばUHVから取り出され、制御された方式でさらなる処理を受けることを、可能にする。これは、装置処理の再現性にとって重要である。酸化アルミニウム表面の分析図6aは、InSbのFETに特有の半導体積層体の表面のAFM原子間力顕微鏡画像である特にこの場合は上面がAlInSb。図6bは、AlInSb上に堆積された12単層のAlSbの層を用いて、本発明の方法によって半導体積層体上に生成された酸化アルミニウム表面の、AFM画像である。酸化アルミニウム層の表面粗さが、酸化物形成の前のAlInSb半導体表面と類似していることがわかる。表面は、ピンホールなどの著しい欠陥もなく連続的であり、半導体表面上で共形である。キャリア移動度に対する酸化アルミニウム層の影響FET装置における酸化物層の使用の重要な要素は、これが装置内のキャリアの移動度を低下させないことである。表1は、p型FET装置で使用されるものに特有の3つのInSbベースの量子井戸構造の面積抵抗率を比較する:構造1は意図的な酸化物を有しておらず、構造2は空気への曝露によってすなわち本発明によらずに酸化された12単層のAlSbの層を備える同一の半導体構造であり、構造3は本発明の方法によって酸化された12単層のAlSbの層を備える同一の半導体構造である。本発明によって形成された層は面積抵抗率にから明らかなように移動度が低下した形跡を示さないのに対し、空気中で酸化させられた材料は測定不能、すなわち高抵抗となった。装置特性図7は、本発明の方法によって製造された酸化アルミニウムゲート誘電体層を組み込んだp型電界効果トランジスタのDC直流トランジスタ特性を示す。電圧Vに対する電流Iの各曲線は、ゲートに印加された異なる電圧のものである。図7は、ゲートがトランジスタのチャネルを制御できること、およびそのため堆積された酸化アルミニウム層は高誘電率誘電材料として機能できることを、示す。図8は、本発明の方法によって生成された酸化アルミニウム層を組み込んだp型トランジスタ群の、周波数に対するh21またはゲインを示す。グラフは2組のデータを示す;一連の低い方の曲線はいくつかのトランジスタの生データであり、一連の高い方の曲線は、測定システムによる損失を除外した、同じトランジスタの同じデータである。一連の上の方の曲線は、装置の速度を判定するために標準的な方法によって推定されており、装置が最高100GHzで動作可能であることを示している。本発明は、純粋に例示によって上記に記載されており、本発明の範囲内において詳細の変更がなされ得ることは、理解されるだろう。記載、ならびに適切であれば請求項および図面において開示された各特徴は、個別に、またはいずれか適切な組み合わせにおいて、提供されてよい。さらに、本発明は、電界効果トランジスタ、特にInSbのFETを具体的に参照して記載されてきた。しかしながら、誘電体の使用は半導体装置、特にFET装置のスケーリングにおけるユビキタス技術なので、別の半導体上での酸化物の形成に目を向けることも、非常に興味深い。このため、本発明の方法は広範に適用可能であり、例えばInSb、GaSb、InAsSb、GaInAsSb、GaAs、またはInGaAsを含む材料系の上に制御された酸化アルミニウム層を堆積するために、使用されてもよい。