"リセット電圧及びデータ電圧を出力する単位セルに接続された第1電極、及び第2電極を有するデカプリングキャパシタと、前記第2電極に接続されたバッファと、基準電圧を受信し、前記第2電極及び前記バッファの出力端子に接続され、前記デカプリングキャパシタに前記リセット電圧と前記基準電圧との電圧差である第1電圧に相応する電荷が充電されるように前記第2電極に前記基準電圧を提供するフィードバック回路と、を含むことを特徴とするオフセット除去回路。前記バッファは、前記単位セルが前記データ電圧を出力する時、前記データ電圧と前記第1電圧との電圧差である第2電圧を出力することを特徴とする請求項1に記載のオフセット除去回路。前記バッファは、前記第2電極に接続されたゲート、第1電源電圧に接続されたドレイン、及び前記出力端子に接続されたソースを有するトランジスタと、前記出力端子と第2電源電圧との間に接続された電流源を含むことを特徴とする請求項1に記載のオフセット除去回路。前記バッファは、前記第2電極に接続された非反転入力端子及び前記出力端子に接続された反転入力端子を有する増幅器を含むのを特徴とする請求項1に記載のオフセット除去回路。前記フィードバック回路は、前記基準電圧が印加される非反転入力端子及び前記出力端子に接続された反転入力端子を有する増幅器と、前記第2電極と前記増幅器の接続を制御する第1スイッチと、を含むことを特徴とする請求項1に記載のオフセット除去回路。前記第1スイッチは、前記単位セルが前記リセット電圧を出力する時、前記第2電極と前記増幅器を所定時間の間接続することを特徴とする請求項5に記載のオフセット除去回路。前記フィードバック回路は、前記増幅器の前記反転入力端子に接続された第3電極、及び第4電極を有するアンプオフセットキャパシタと、前記第4電極と前記出力端子の接続を制御する第2スイッチと、前記第4電極と前記増幅器の前記非反転入力端子との接続を制御する第3スイッチと、前記増幅器の前記反転入力端子と前記増幅器の出力端子との接続を制御する第4スイッチと、をさらに含むことを特徴とする請求項5に記載のオフセット除去回路。前記アンプオフセットキャパシタは前記増幅器の出力電圧と前記基準電圧との電圧差である第3電圧に相応する電荷を保存することを特徴とする請求項7に記載のオフセット除去回路。前記第1スイッチ及び前記第2スイッチは第1スイッチング信号によって制御され、前記第3スイッチ及び前記第4スイッチは第2スイッチング信号によって制御されることを特徴とする請求項7に記載のオフセット除去回路。単位セルからリセット電圧及びデータ電圧を受信し、基準電圧を受信し、前記リセット電圧と前記基準電圧との電圧差である第1電圧を保存するデカプリングキャパシタを含み、前記データ電圧及び前記第1電圧に基づいて第2電圧を生成するオフセット除去回路と、前記第2電圧をデジタル出力信号に変換する信号変換動作を遂行するアナログ-デジタル変換器と、を含むことを特徴とするサンプリング回路。前記アナログ-デジタル変換器は、前記基準電圧を基準デジタル出力信号に変換する基準変換動作をさらに遂行することを特徴とする請求項10に記載のサンプリング回路。前記デカプリングキャパシタは、前記単位セルに接続された第1電極、及び第2電極を有し、前記オフセット除去回路は、前記第2電極に接続されたバッファと、前記第2電極及び前記バッファの出力端子に接続され、前記デカプリングキャパシタに前記第1電圧に相応する電荷が充電されるように前記第2電極に前記基準電圧を提供するフィードバック回路と、をさらに含むことを特徴とする請求項10に記載のサンプリング回路。前記オフセット除去回路と前記アナログ-デジタル変換器は、増幅器を共有することを特徴とする請求項10に記載のサンプリング回路。前記オフセット除去回路は、前記増幅器のオフセットを保存するアンプオフセットキャパシタを含むことを特徴とする請求項13に記載のサンプリング回路。複数のロー及び複数のコラムを有するマトリックス形態で配列され、複数のリセット電圧及び複数のデータ電圧を出力する複数の単位ピクセルと、前記複数のコラムに各々接続され、基準電圧を受信し、前記複数のリセット電圧と前記基準電圧との電圧差である複数の第1電圧を保存する複数のデカプリングキャパシタを各々含み、前記複数のデータ電圧及び前記複数の第1電圧に基づいて複数の第2電圧を各々生成する複数のオフセット除去回路と、前記複数の第2電圧を複数のデジタル出力信号に変換するアナログ-デジタル変換部と、を含むことを特徴とするイメージセンサ。前記アナログ-デジタル変換部は、前記複数のコラムに各々接続された複数のアナログ-デジタル変換器を含み、前記複数のアナログ-デジタル変換器は、前記複数の第2電圧を前記複数のデジタル出力信号で実質的に同時に変換することを特徴とする請求項15に記載のイメージセンサ。前記アナログ-デジタル変換部は、1つのアナログ-デジタル変換器を含み、前記アナログ-デジタル変換器は、前記複数の第2電圧を前記複数のデジタル出力信号に順次に変換することを特徴とする請求項15に記載のイメージセンサ。前記複数の単位ピクセルのうち少なくとも2つの単位ピクセルが、リセットトランジスタ、ドライブトランジスタ、または、選択トランジスタのうち少なくとも1つを共有することを特徴とする請求項15に記載のイメージセンサ。前記複数のコラムに各々接続された複数の追加オフセット除去回路をさらに含み、第1ローの前記複数の単位ピクセル及び第2ローの前記複数の単位ピクセルは、前記複数のオフセット除去回路及び前記複数の追加オフセット除去回路に前記複数のデータ電圧を同時に出力することを特徴とする請求項15に記載のイメージセンサ。前記複数のオフセット除去回路及び前記複数の追加オフセット除去回路は、実質的に同じ前記基準電圧を受信することを特徴とする請求項19に記載のイメージセンサ。単位セルから前記単位セルの状態に基づいて、リセット電圧またはデータ電圧のうち、いずれか1つを出力電圧として受信するデカプリングキャパシタと、前記デカプリングキャパシタに接続された入力端子及び出力端子を有するバッファと、前記バッファの前記出力端子と前記バッファの前記入力端子との間に接続され、基準電圧を受信するフィードバック回路を含み、前記バッファは、前記単位セルの前記出力電圧が前記リセット電圧である時、前記基準電圧を出力し、前記単位セルの前記出力電圧が前記データ電圧である時、前記データ電圧で前記デカプリングキャパシタに充電された電圧を抜いた電圧を出力することを特徴とするオフセット除去回路。前記バッファは、前記バッファの前記入力端子に相応するゲート、第1電源電圧に接続されたドレイン、及び前記バッファの前記出力端子に相応するソースを有するトランジスタと、前記バッファの前記出力端子と第2電源電圧との間に接続された電流源を含むことを特徴とする請求項21に記載のオフセット除去回路。前記バッファは、前記バッファの前記入力端子に相応する非反転入力端子及び前記バッファの前記出力端子に相応する反転入力端子を有する増幅器を含むことを特徴とする請求項21に記載のオフセット除去回路。前記フィードバック回路は、前記基準電圧が印加される非反転入力端子及び前記バッファの前記出力端子に接続された反転入力端子を有する増幅器と、前記バッファの前記入力端子と前記増幅器との間に接続された第1スイッチを含むことを特徴とする請求項21に記載のオフセット除去回路。従って、本発明の目的は、上述した従来の問題点を克服できるオフセット除去回路、サンプリング回路、及びイメージセンサを提供することにある。本発明の他の目的は、単位セル間のオフセットを除去できるオフセット除去回路、サンプリング回路及びイメージセンサを提供することある。前記のような目的を達成するために、本発明の一実施形態に係るオフセット除去回路は、リセット電圧及びデータ電圧を出力する単位セルに接続された第1電極、並びに第2電極を有するデカプリングキャパシタと、前記第2電極に接続されたバッファと、基準電圧を受信して前記第2電極及び前記バッファの出力端子に接続し、前記デカプリングキャパシタに前記リセット電圧と前記基準電圧の電圧差である第1電圧に相応する電荷が充電されるように前記第2電極に前記基準電圧を提供するフィードバック回路とを含む。一方、本発明の一実施形態に係るサンプリング回路は、単位セルからリセット電圧及びデータ電圧を受信し、基準電圧を受信し、前記リセット電圧と前記基準電圧の電圧差である第1電圧を保存するデカプリングキャパシタを含み、前記データ電圧及び前記第1電圧に基づいて第2電圧を生成するオフセット除去回路と、前記第2電圧をデジタル出力信号に変換する信号変換動作を遂行するアナログ-デジタル変換器とを含む。また、本発明の一実施形態に係るイメージセンサは、複数のロー及び複数のコラムを有するマトリックス形態で配列され、複数のリセット電圧及び複数のデータ電圧を出力する複数の単位ピクセルと、前記複数のコラムに各々接続され、基準電圧を受信し、前記複数のリセット電圧と前記基準電圧の電圧差である複数の第1電圧を保存する複数のデカプリングキャパシタとを各々含み、前記複数のデータ電圧及び前記複数の第1電圧に基づいて複数の第2電圧を各々生成する複数のオフセット除去回路と、前記複数の第2電圧を複数のデジタル出力信号に変換するアナログ-デジタル変換部とを含む。本発明によれば、単位セル間のオフセットを除去することができる。以下では本発明の望ましい実施形態が、本発明が属する技術分野で通常の知識を有する者に本発明の徹底した理解を提供する意図以外に他意はなく、添付した図面等を参照して詳細に説明する。図1は本発明の実施形態に係るオフセット除去回路を示すブロック図であり、図2は図1のオフセット除去回路がセルアレイに接続された例を示す図面であり、図3は図2のセルアレイの出力範囲及びサンプリング範囲を示す図面である。図1を参照すれば、オフセット除去回路100はデカプリングキャパシタ110、バッファ120及びフィードバック回路130を含む。デカプリングキャパシタ110の第1電極aは単位セル200に接続する。単位セル200は、セル電圧VCとしてセンシング前の出力のリセット電圧及びセンシング後の出力のデータ電圧を出力することができる。前記リセット電圧及び前記データ電圧の各々は実質的にAC成分が存在しないDC電圧であってもよい。例えば、単位セル200は、光の強度、温度、質量、時間などのような物理量を感知して電気信号を出力するセンサの構成要素であってもよい。バッファ120はデカプリングキャパシタ110の第2電極bに接続する。バッファ120は第2電極bの電圧を出力電圧VOUTとして出力する電圧バッファであってもよい。例えば、バッファ120は高い入力インピーダンスを有し、低い出力インピーダンスを有することができる。フィードバック回路130はバッファ120の出力端子に接続された入力端子、及び、デカプリングキャパシタ110の第2電極bに接続された出力端子を有することができる。また、フィードバック回路130は外部回路図示せずから基準電圧VREFを受信する。単位セル200がセル電圧VCとして前記リセット電圧を出力する間、フィードバック回路130は出力電圧VOUTが基準電圧VREFと同じ電圧レベルを有する時までデカプリングキャパシタ110の第2電極bに基準電圧VREFを提供することができる。これに伴い、デカプリングキャパシタ110は単位セル200から受信された前記リセット電圧と基準電圧VREFの電圧差である第1電圧V1に相応する電荷を保存することができる。図2を参照すれば、複数のオフセット除去回路101、102、103が、複数の単位セル201、202、203を含むセルアレイ300の複数のコラムに各々接続される。実施形態により、セルアレイ300は光の強度を感知するイメージセンサ、温度を感知する温度センサ、質量を測定する質量センサ、エックス線を感知するエックス線検査装置、反射した光を感知するスキャナなどを含むことができる。図2には1つのローに相応する1次元的で配列された複数の単位セル201、202、203を含むセルアレイ300の例を示しているが、実施形態により、セルアレイ300は2次元的に配列されたマトリックス形態の複数の単位セルを含むか、または、3次元的に配列された複数の単位セルを含むことができる。図2及び図3を参照すれば、セルアレイ300に含まれた複数の単位セル201、202、203が、複数のセル電圧VC_1,VC_2,...,VC_Nとして複数のリセット電圧を出力する時、前記複数のリセット電圧は互いに同一ではなく、一定範囲のオフセット310を有することができる。前記複数のリセット電圧がオフセット310を有することによって同じ物理量に対して複数の単位セル201、202、203は、互いに異なるデータ電圧を出力することができる。例えば、第1単位セル201が最小リセット電圧を出力し、第2単位セル202が最大リセット電圧を出力する場合、第1単位セル201から出力されるデータ電圧の範囲321と第2単位セル202から出力されるデータ電圧の範囲322が相違し、同じ物理量に対して第1単位セル201のデータ電圧は、第2単位セル202のデータ電圧よりオフセット310程低いレベルを有する。これに伴い、このようなセルアレイ300を含むセンサ装置の正確度が低くなる。また、セルアレイ300を含むセンサ装置のサンプリング範囲330はサンプリング利得が高くなることによって小さくなるので、オフセット310がサンプリング範囲330の大部分を占めることができる。これに伴い、前記センサ装置が複数のオフセット除去回路101、102、103を含まない場合、前記センサ装置はオフセット310のみを感知した電気信号として出力し、実質的なセンシングを遂行できなくなることもある。再び、図1を参照すれば、単位セル200がセル電圧VCとしてリセット電圧を出力する時、デカプリングキャパシタ110の第1電極aには前記リセット電圧が印加される。また、フィードバック回路130はデカプリングキャパシタ110の第2電極bに基準電圧VREFを印加する。これに伴い、デカプリングキャパシタ110は、前記リセット電圧と基準電圧VREFとの電圧差、即ち、第1電圧V1に相応する電荷を保存することができる。単位セル200がセル電圧VCとしてデータ電圧を出力する時、デカプリングキャパシタ110の第1電極aには前記データ電圧が印加される。これに伴い、デカプリングキャパシタ110の第2電極bは、前記データ電圧と第1電圧V1との電圧差である第2電圧を有する。バッファ120は前記第2電圧を出力電圧VOUTとして出力する。そこで、前記リセット電圧は、望むリセット電圧にオフセットが加算された電圧であり、第1電圧V1は前記リセット電圧即ち、前記望むリセット電圧と前記オフセットが加算された電圧と基準電圧VREFとの差に該当する。前記データ電圧は、センシング後単位セル200の望むデータ電圧即ち、前記望むリセット電圧とセンシング電圧が加算された電圧に前記オフセットが加算された電圧である。従って、前記データ電圧と第1電圧V1との差である前記第2電圧で前記オフセットが相殺し、前記第2電圧は前記望むデータ電圧と前記望むリセット電圧の差即ち、前記センシング電圧に基準電圧VREFが加算された電圧になる。これに伴い、基準電圧VREFを基準として前記第2電圧をアナログ-デジタル変換する場合、前記オフセットが除去された前記センシング電圧に相応するデジタル値がデジタル出力信号から抽出されることができる。再び、図2を参照すれば、複数のオフセット除去回路101、102、103が、複数の単位セル201、202、203から出力される複数のセル電圧VC_1,VC_2,...,VC_Nのオフセットを除去するので、複数のオフセット除去回路101、102、103から出力される複数の出力電圧VOUT_1,VOUT_2,...,VOUT_Nは同じ基準電圧REFにそれぞれの信号電圧と望むリセット電圧との差即ち、センシング電圧のみが加算された電圧レベルを有する。即ち、複数の出力電圧VOUT_1,VOUT_2,...,VOUT_Nで複数の単位セル201、202、203のオフセットが除去されることができる。図4は本発明の一実施形態に係るオフセット除去回路を示す回路図である。図4を参照すれば、オフセット除去回路100aはデカプリングキャパシタ110、バッファ120a及びフィードバック回路130aを含む。バッファ120aはトランジスタ121a及び電流源122aを含むソースフォロワーsourcefollowerで具現することができる。トランジスタ121aはデカプリングキャパシタ110の第2電極bに接続されたゲート、第1電源電圧VDDに接続されたドレイン、及びバッファ120aの出力端子に接続されたソースを有するNMOSトランジスタを含むことができる。電流源122aはバッファ120aの出力端子と第2電源電圧例えば、接地電圧との間に接続する。実施形態により、電流源122aは抵抗と同じ受動素子、及び/または、トランジスタのような能動素子で具現することができる。前記ソースフォロワーで具現したバッファ120aは1に近い電圧利得を有することができる。フィードバック回路130aはスイッチ131及び増幅器132を含む。スイッチ131の一端は、デカプリングキャパシタ110の第2電極bに接続し、スイッチ131の他端は増幅器132の出力端子に接続することができる。また、スイッチ131はスイッチング信号SWSに応答してデカプリングキャパシタ110の第2電極bと増幅器132の出力端子との間の接続を制御することができる。増幅器132は外部回路図示せずから基準電圧REFが印加される非反転入力端子、バッファ120aの出力端子に接続された反転入力端子、及びスイッチ131に接続された出力端子を含む。増幅器132は、スイッチ131がターン-オンされる間、出力電圧VOUTが基準電圧REFに到達するようにデカプリングキャパシタ110の第2電極bに基準電圧REFを提供することができる。図5は図4のオフセット除去回路の動作を説明するためのタイミング図である。図4及び図5を参照すれば、複数の単位セル図示せずから出力されるセル電圧VCは、前記複数の単位セルが同じ物理量を感知しても、所定の分布を成す。即ち、最大セル電圧VC_MAXと最小セル電圧VC_MINとの間には所定のオフセット310が存在する。セル電圧VCとしてリセット電圧が出力される時、デカプリングキャパシタ110の第1電極aには、前記リセット電圧が印加される。スイッチング信号SWSがロジックハイレベルを有する間、スイッチ131はスイッチング信号SWSに応答してターン-オンされる。スイッチ131がターン-オンされれば、増幅器132は、出力電圧VOUTが基準電圧VREFに到達する時まで、出力電圧VOUTと基準電圧VREFとの電圧差に基づいてデカプリングキャパシタ110に電荷を提供する。これに伴い、デカプリングキャパシタ110は、前記リセット電圧と基準電圧VREFとの電圧差である第1電圧V1に相応する電荷を保存でき、バッファ120aは、基準電圧VREFの電圧レベルと同じ電圧レベルを有する出力電圧VOUTを出力することができる。即ち、前記複数の単位セルから出力される複数のリセット電圧がオフセット310を有しても、複数のオフセット除去回路から出力される複数の出力電圧は、同じ電圧レベルを有することができる。セル電圧VCとして前記リセット電圧からセンシング電圧VSIG程増加または減少したデータ電圧が出力される時、デカプリングキャパシタ110の第1電極aには前記データ電圧が印加される。デカプリングキャパシタ110が、前記リセット電圧と基準電圧VREFとの電圧差即ち、第1電圧V1に相応する電荷を保存するので、デカプリングキャパシタ110の第2電極bは、前記データ電圧と第1電圧V1との電圧差である第2電圧を有する。前記第2電圧は基準電圧VREFからセンシング電圧VSIG程増加または減少した電圧であり、バッファ120aは出力電圧VOUTとして前記第2電圧を出力することができる。前記複数の単位セルに対するセンシング電圧VSIGが同一であっても、前記複数の単位セルが出力する複数のデータ電圧は、オフセット310を有することができる。しかし、複数のオフセット除去回路は、オフセット310が除去された複数の出力電圧、即ち、基準電圧VREFからセンシング電圧VSIG程増加または減少した電圧を出力することができる。図6は本発明の他の実施形態に係るオフセット除去回路を示す回路図である。図6を参照すれば、オフセット除去回路100bはデカプリングキャパシタ110、バッファ120b及びフィードバック回路130aを含む。図6のオフセット除去回路100bは、バッファ120bの構成を除いて、図4のオフセット除去回路100aと類似の構成を有する。バッファ120bは、増幅器121bを含む。増幅器121bは、デカプリングキャパシタ110の第2電極bに接続された非反転入力端子、互いに接続された反転入力端子及び出力端子を有する。増幅器121bは前記第2電極bの電圧と出力電圧VOUTの電圧差に基づいて出力電圧VOUTを増加させることによって、出力電圧VOUTが第2電極bの電圧と実質的に同一になるようにすることができる。即ち、増幅器121bを含むバッファ120bの電圧利得は約1であってもよい。増幅器121bは高い入力インピーダンスを有し、低出力インピーダンスを有することができる。図7は本発明のまた他の実施形態に係るオフセット除去回路を示す回路図である。図7を参照すれば、オフセット除去回路100cはデカプリングキャパシタ110、バッファ120a、及びフィードバック回路130bを含む。図7のオフセット除去回路100cは、フィードバック回路130bの構成を除いて、図4のオフセット除去回路100aと類似の構成を有する。フィードバック回路130bは第1スイッチ131、増幅器132、第2スイッチ133、第3スイッチ134、第4スイッチ135、及びアンプオフセットキャパシタ136を含む。第1スイッチ131の一応デカプリングキャパシタ110の第2電極bに接続し、第1スイッチ131の他端は増幅器132の出力端子に接続する。第2スイッチ133の一端はバッファ120aの出力端子に接続し、第2スイッチ133の他端はアンプオフセットキャパシタ136の第4電極dに接続する。第3スイッチ134の一応アンプオフセットキャパシタ136の第4電極dに接続し、第3スイッチ134の他端は増幅器132の非反転入力端子に接続する。第4スイッチ135の一端は増幅器132の前記出力端子に接続し、第4スイッチ135の他端は増幅器132の反転入力端子及びアンプオフセットキャパシタ136の第3電極cに接続する。第1スイッチ131及び第2スイッチ133は、第1スイッチング信号SWS1により制御され、第3スイッチ134及び第4スイッチ135は、第2スイッチング信号SWS2により制御される。即ち、第1スイッチ131は第1スイッチング信号SWS1に応答して第2電極bと増幅器132の接続を制御し、第2スイッチ133は第1スイッチング信号SWS1に応答して第4電極dとバッファ120aの前記出力端子の接続を制御し、第3スイッチ134は第2スイッチング信号SWS2に応答して第4電極dと増幅器132の前記非反転入力端子の接続を制御し、第4スイッチ135は第2スイッチング信号SWS2に応答して増幅器132の前記出力端子と第3電極cの接続を制御することができる。アンプオフセットキャパシタ136は増幅器132の前記反転入力端子及び第4スイッチ135に接続した第3電極cと、第2スイッチ133及び第3スイッチ134に接続された第4電極dを有する。第2スイッチング信号SWS2がロジックハイレベルを有する間、第3スイッチ134及び第4スイッチ135がターン-オンされる。第3スイッチ134及び第4スイッチ135がターン-オンされれば、第3電極cには増幅器132の出力電圧が印加され、第4電極dには基準電圧VREFが印加される。これに伴い、増幅器132の前記出力電圧が、基準電圧VREFと同じ電圧レベルを有さずに、基準電圧VREFに増幅器132のオフセットが加算された電圧レベルを有するので、アンプオフセットキャパシタ136は増幅器132の前記オフセットに相応する電荷を保存することができる。第2スイッチング信号SWS2がロジックローレベルを有し、第1スイッチング信号SWS1がロジックハイレベルを有する間、第3スイッチ134及び第4スイッチ135は、ターン-オフされ、第1スイッチ131及び第2スイッチ133が、ターン-オンされる。第1スイッチ131及び第2スイッチ133がターン-オンされれば、増幅器132の前記反転入力端子にはバッファ120aの出力電圧VOUTに増幅器132の前記オフセットが加算された電圧が印加される。これに伴い、増幅器132は、前記オフセットが存在しても、バッファ120aの出力電圧VOUTが基準電圧VREFに到達する時まで、デカプリングキャパシタ110に電荷を提供することができる。また、デカプリングキャパシタ110はリセット電圧と基準電圧VREFとの電圧差である第1電圧V1に相応する電荷を保存することができる。これと共に、増幅器132の前記オフセットが存在しても、アンプオフセットキャパシタ136により増幅器132の前記オフセットによる影響が除去されることができる。図8は図7のオフセット除去回路の動作を説明するためのタイミング図であり、図9~図11は図7のオフセット除去回路の動作を説明するための回路図である。図8及び図9を参照すれば、第2スイッチング信号SWS2がロジックハイレベルを有する時点T1で、第3スイッチ134及び第4スイッチ135がターン-オンされる。アンプオフセットキャパシタ136の第3電極cには増幅器132の出力電圧VREFVOFFSETが、アンプオフセットキャパシタ136の第4電極dには基準電圧VREFが印加される。これに伴い、アンプオフセットキャパシタ136は、増幅器132の出力電圧VREFVOFFSETと基準電圧VREFの電圧との差であるオフセット電圧VOFFSETに相応する電荷を保存することができる。図8には単位セル図示せずがリセット電圧が出力される間、第2スイッチング信号SWS2がロジックハイレベルを有する例を示しているが、第2スイッチング信号SWS2は前記リセット電圧が出力される前にロジックハイレベルを有することができる。図8及び図10を参照すれば、前記単位セルがリセット電圧VRESETを出力する間、第1スイッチング信号SWS1がロジックハイレベルを有する時点T2で、第1スイッチ131及び第2スイッチ133がターン-オンされる。アンプオフセットキャパシタ136がオフセット電圧VOFFSETに相応する電荷を保存するので、増幅器132の反転入力端子にはバッファ120aの出力電圧VOUTにオフセット電圧VOFFSETが加算された電圧が印加される。これに伴い、増幅器132はバッファ120aの出力電圧VOUTが基準電圧VREFに到達する時までデカプリングキャパシタ110に電荷を提供でき、デカプリングキャパシタ110はリセット電圧VRESETと基準電圧VREFとの電圧差である第1電圧V1に相応する電荷を保存することができる。図8及び図11を参照すれば、前記単位セルがデータ電圧VDATAを出力する時点T3で、デカプリングキャパシタ110の第1電極aにはデータ電圧VDATAが印加される。デカプリングキャパシタ110がリセット電圧VRESETと基準電圧VREFとのの電圧差である第1電圧V1に相応する電荷を保存するので、デカプリングキャパシタ110の第2電極bは、基準電圧VREFにデータ電圧VDATAのセンシング電圧VSIGのみが合算された電圧を有する。バッファ120aは出力電圧VOUTとして基準電圧VREFとセンシング電圧VSIGが合算された電圧を出力することができる。これと共に、オフセット除去回路100cは単位セル図示せずのオフセットを除去できて、また、増幅器132のオフセットを除去することができる。図12は本発明の実施形態に係るオフセット除去方法を示すフローチャートである。図1及び図12を参照すれば、オフセット除去回路100は単位セル200からリセット電圧を受信するS410。フィードバック回路130は、出力電圧VOUTが基準電圧VREFに到達する時までデカプリングキャパシタ110に電荷を提供する。それに伴い、デカプリングキャパシタ110は前記リセット電圧と基準電圧VREFとの電圧差である第1電圧V1に相応する電荷を保存することができるS430。オフセット除去回路100は単位セル200からデータ電圧を受信するS450。デカプリングキャパシタ110の第1電極aに前記データ電圧が印加されれば、デカプリングキャパシタ110の第2電極bは前記データ電圧と第1電圧V1との電圧差である第2電圧を有する。バッファ120は出力電圧VOUTとして前記第2電圧を出力するS470。これに伴い、オフセット除去回路100は単位セル200のオフセットを除去した出力電圧VOUTを出力することができる。図13は本発明の実施形態に係るサンプリング回路を示すブロック図である。図13を参照すれば、サンプリング回路600はオフセット除去回路100及びアナログ-デジタル変換器500を含む。オフセット除去回路100は単位セル200からセル電圧VCとしてリセット電圧及びデータ電圧を順次に受信できる。例えば、単位セル200は光の強度、温度、質量、時間などのような物理量を感知し電気信号を出力するセンサの構成要素であってもよい。オフセット除去回路100は基準電圧生成器図示せずから基準電圧VREFを受信することができる。一実施形態において、前記基準電圧生成器はランプ電圧生成器であってもよい。実施形態に従って、基準電圧VREFを生成する前記基準電圧生成器はオフセット除去回路100の内部、アナログ-デジタル変換器500の内部、または、サンプリング回路600の外部に形成されることができる。オフセット除去回路100は、単位セル200がセル電圧VCとして前記リセット電圧を出力する時、前記リセット電圧と基準電圧VREFの電圧差である第1電圧を保存することができる。オフセット除去回路100は、単位セル200がセル電圧VCとして前記データ電圧を出力する時、前記データ電圧及び前記第1電圧に基づいて出力電圧VOUTとして第2電圧を生成することができる。これに伴い、オフセット除去回路100は、単位セル200がセル電圧VCとして前記データ電圧を出力する時、基準電圧VREFにセンシング電圧が加算された電圧を出力することができる。例えば、オフセット除去回路100に含まれたデカプリングキャパシタがセル電圧VCとして前記リセット電圧を受信する時、前記デカプリングキャパシタは前記第1電圧に相応する電荷を保存することができる。続いて、前記デカプリングキャパシタがセル電圧VCとして前記データ電圧を受信する時、オフセット除去回路100は、前記データ電圧と前記デカプリングキャパシタに保存された前記第1電圧の電圧との差である前記第2電圧を出力することができる。即ち、オフセット除去回路100は出力電圧VOUTとして基準電圧VREFに前記センシング電圧が加算された電圧を出力することができる。アナログ-デジタル変換器500は、オフセット除去回路100から出力電圧VOUTを受信し、出力電圧VOUTをデジタル出力信号SDIGOUTに変換することができる。アナログ-デジタル変換器AnalogtoDigitalConverter:ADC500は、多様な方式で実現可能である。例えば、アナログ-デジタル変換器500は、単勾配ADCsingleslopeADC、デルタ-シグマADCdeltasigmaADC、逐次近似ADCsuccessiveapproximationADC、循環ADCcyclicADC、フラッシュADCflashADC、パイプラインADCpipelinedADC、フォールディングADCfoldingADC等を含むことができる。一実施形態において、オフセット除去回路100は単位セル200のアレイの各コラムごとに配置され、アナログ-デジタル変換器500もまた各コラムごとに配置されることができる。実施形態により、オフセット除去回路100例えば、フィードバック回路とアナログ-デジタル変換器500は増幅器を共有することができる。他の実施形態において、オフセット除去回路100は各コラムごとに配置され、単一なアナログ-デジタル変換器500が各コラムで出力される出力電圧VOUTを順次にデジタル出力信号SDIGOUTに変換することができる。サンプリング回路600は、相関2重サンプリングCorrelatedDoubleSampling;CDSをすることができる。一実施形態において、オフセット除去回路100が出力電圧VOUTとして前記第2電圧、即ち、基準電圧VREFに前記センシング電圧が加算された電圧を出力し、アナログ-デジタル変換器500が基準電圧VREFを基準として前記第2電圧をデジタル出力信号SDIGOUTに変換する信号変換動作を遂行できる。即ち、サンプリング回路600はオフセットが除去された有効な信号成分に相応するデジタル出力信号SDIGOUTを生成することができる。これと共に、サンプリング回路600は有効な信号成分をアナログ的に抽出するアナログ相関2重サンプリングAnalogCDSを遂行できる。実施形態により、アナログ-デジタル変換器500はオフセット除去回路100から出力電圧VOUTとして基準電圧VREFを受信したり、または、前記基準電圧生成器から基準電圧VREFを直接受信することができる。他の実施形態において、単位セル200が前記リセット電圧を出力する時、オフセット除去回路100は出力電圧VOUTとして基準電圧VREFを出力し、アナログ-デジタル変換器500は基準電圧VREFを第1デジタル出力信号に変換する基準変換動作を遂行できる。また、単位セル200が前記データ電圧を出力する時、オフセット除去回路100は出力電圧VOUTとして前記第2電圧、即ち、基準電圧VREFに前記センシング電圧が加算された電圧を出力し、アナログ-デジタル変換器500は、基準電圧VREFを基準として前記第2電圧を第2デジタル出力信号に変換する。これに伴い、前記第2デジタル出力信号と前記第1デジタル出力信号との差に基づいてオフセットが除去された有効な信号成分に対するデジタル信号が生成されることができる。これと共に、サンプリング回路600は信号成分をアナログ的に抽出すると同時に基準成分と前記信号成分を各々デジタル信号に変換するデュアル相関2重サンプリングDualCDSを遂行できる。サンプリング回路600がデュアCDSを遂行することによって、アナログ-デジタル変換器500で発生するオフセットも除去できる。図14は本発明の一実施形態に係るサンプリング回路を示す回路図である。図14を参照すれば、サンプリング回路600aはオフセット除去回路100a及びアナログ-デジタル変換器500aを含む。図14にはサンプリング回路600aが、図4のオフセット除去回路100aを含む例を図示しているが、サンプリング回路600aは図6のオフセット除去回路100b、または、図7のオフセット除去回路100cを含むことができる。アナログ-デジタル変換器500aは、比較器510a及びカウンタ530aを含む。比較器510aは、オフセット除去回路100aから出力電圧VOUTを受信し、ランプ電圧生成器図示せずからランプ電圧VRAMPを受信する。前記ランプ電圧生成器はアナログ-デジタル変換器500aの内部または外部に配置できる。一実施形態において、アナログ-デジタル変換器500aはセルアレイの各コラムごとに配置され、複数のアナログ-デジタル変換器500aが単一なランプ電圧生成器から生成されたランプ電圧VRAMPを共有することができる。実施形態により、前記ランプ電圧生成器はオフセット除去回路100aに提供される基準電圧VREFを生成することができる。比較器510aは出力電圧VOUTとランプ電圧VRAMPとを比較して比較結果をカウンタ530aに提供する。カウンタ530aは、ランプ電圧VRAMPと出力電圧VOUTとの比較、例えば、ランプ電圧VRAMPが出力電圧VOUTに到達する時までの時間、または、クロック数を計数してデジタル出力信号SDIGOUTを生成することができる。一実施形態において、アナログ-デジタル変換器500aは基準電圧VREFを第1デジタル出力信号に変換する基準変換動作を遂行し、基準電圧VREFにセンシング電圧が加算された電圧を第2デジタル出力信号に変換する信号変換動作を遂行できる。他の実施形態において、アナログ-デジタル変換器500aは基準電圧VREFに前記センシング電圧が加算された電圧を基準電圧VREFを基準としてデジタル出力信号SDIGOUTに変換する前記信号変換動作のみを遂行できる。一実施形態において、オフセット除去回路100aはセルアレイの各コラムごとに配置され、比較器510a及びカウンタ530aを含む単一なアナログ-デジタル変換器500aが各コラムで出力される出力電圧VOUTを順次にデジタル出力信号SDIGOUTに変換することができる。他の実施形態において、比較器510a及びカウンタ530aを含むアナログ-デジタル変換器500aが各コラムごとに配置されることができる。また他の実施形態において、比較器510aが各コラムごとに配置され、1つのカウンタ530aが共有されることができる。この場合、アナログ-デジタル変換器500aは各コラムごとに配置されたラッチ図示せずを含み、前記ラッチが前記共有されたカウンタ530aから出力されるカウント信号を保存することができる。例えば、各コラムごとに配置されるアナログ-デジタル変換器500aは、前記センシング電圧に相応するカウント信号を保存する信号ラッチのみを含むか、または、前記信号ラッチとともに基準電圧VREFに相応するカウント信号を保存する基準ラッチを含むことができる。図15は図14のサンプリング回路の動作の一例を説明するためのタイミング図である。図14及び図15を参照すれば、セル電圧VCとしてリセット電圧を出力した後、スイッチング信号SWSが所定時間の間、ロジックハイレベルを有することができる。スイッチング信号SWSがロジックハイであれば、オフセット除去回路100aの出力電圧VOUTは基準電圧VREFと実質的に同じ電圧レベルを有する。セル電圧VCとしてデータ電圧が出力されれば、オフセット除去回路100aは、出力電圧VOUTとして基準電圧VREFにセンシング電圧VSIGが加算された電圧の第2電圧を出力できる。アナログ-デジタル変換器500aは、オフセット除去回路100aから出力電圧VOUTとして前記第2電圧を受信し、ランプ電圧生成器図示せずからランプ電圧VRAMP、541を受信することができる。アナログ-デジタル変換器500aは所定時間の間T1~T2の基準電圧VREFを基準として前記第2電圧をデジタル出力信号SDIGOUTに変換する。これに伴い、サンプリング回路600aはオフセットが除去された有効な信号成分に相応するデジタル出力信号SDIGOUTを生成することができる。これと共に、サンプリング回路600aは有効な信号成分をアナログ的に抽出するアナログCDSを遂行できる。図16は図14のサンプリング回路の動作の他の例を説明するためのタイミング図である。図14及び図16を参照すれば、セル電圧VCとしてリセット電圧が出力された後、スイッチング信号SWSが所定時間の間、ロジックハイレベルを有することができる。スイッチング信号SWSがロジックハイレベルであれば、オフセット除去回路100aの出力電圧VOUTは基準電圧VREFと実質的に同じ電圧レベルを有することができる。アナログ-デジタル変換器500aは、オフセット除去回路100aから出力電圧VOUTとして基準電圧VREFを受信し、ランプ電圧生成器図示せずから第1ランプ電圧542を受信する。アナログ-デジタル変換器500aは所定時間の間T1~T2基準電圧VREFを第1デジタル出力信号に変換する。セル電圧VCとしてデータ電圧が出力されれば、オフセット除去回路100aは、出力電圧VOUTとして基準電圧VREFにセンシング電圧VSIGが加算された電圧の第2電圧を出力することができる。アナログ-デジタル変換器500aはオフセット除去回路100aから出力電圧VOUTとして前記第2電圧を受信し、前記ランプ電圧生成器から第2ランプ電圧543を受信する。アナログ-デジタル変換器500aは、所定時間の間T3~T4、前記第2電圧を第2デジタル出力信号に変換する。サンプリング回路600aを含むセンサ装置は、前記第2デジタル出力信号と前記第1デジタル出力信号との差に基づいて有効な信号成分に相応するデジタル値を取得することができる。これと共に、サンプリング回路600aは、基準変換動作REFERENCEAD及び信号変換動作SIGNALADを遂行することによって、有効な信号成分をアナログ的に抽出すると同時に基準成分と前記有効な信号成分を各々デジタル信号に変換するデュアル相関2重サンプリングDualCDSを遂行できる。基準変換動作REFERENCEADの入力は基準電圧VREFとして実質的に固定されているので、基準変換動作REFERENCEADは信号変換動作SIGNALADに比べてより速く遂行できる。図17は本発明の他の実施形態に係るサンプリング回路を示す回路図である。図17のサンプリング回路600bは、フィードバック回路130aの増幅器132及びアナログ-デジタル変換器500aの比較器510aとして共有された増幅器132/510aを採用したことを除いては、図14のサンプリング回路600aと類似の構成を有する。図17を参照すれば、共有された増幅器132/510aが、フィードバック回路130aの増幅器132として動作し、アナログ-デジタル変換器500aの比較器510aとして動作することができる。共有された増幅器132/510aは、スイッチング信号SWSがロジックハイレベルを有する間、基準電圧生成器図示せず、または、ランプ電圧生成器図示せずから基準電圧VREFを受信して、フィードバック回路130aの増幅器132として動作することができる。また、共有された増幅器132/510aは、アナログ-デジタル変換器500aが基準変換動作、及び/または、信号変換動作を遂行する間、前記基準電圧生成器または前記ランプ電圧生成器からランプ電圧VRAMPを受信し、アナログ-デジタル変換器500aの比較器510aとして動作することができる。図17にはサンプリング回路600bがアナログ-デジタル変換器500aとして単勾配ADCを含み、フィードバック回路130aと前記単勾配ADCが増幅器132/510aを共有する例を示しているが、実施形態により、サンプリング回路600bは多様な方式のADC、例えば、デルタ-シグマADC、逐次近似ADC、循環ADC、フラッシュADC、パイプラインADC、フォールディングADCfoldingADC等を含むことができ、フィードバック回路130aは前記多様な方式のADCと増幅器を共有することができる。また、図17にはアナログ-デジタル変換器500aがフィードバック回路130aと増幅器132/510aを共有する例を示しているが、実施形態により、サンプリング回路600bは、図6に図示したように、バッファ120bとして増幅器121bを含むことができ、アナログ-デジタル変換器500aはバッファ120bと増幅器を共有することができる。図18は本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。図18のサンプリング回路600cは、フィードバック回路130bとして図7に示したフィードバック回路130bを採用したことを除いては、図17のサンプリング回路600bと類似の構成を有する。図18を参照すれば、共有された増幅器132/510aが、フィードバック回路130bの増幅器132として動作し、アナログ-デジタル変換器500aの比較器510aとして動作することができる。共有された増幅器132/510aは、第1スイッチング信号SWS1または第2スイッチング信号SWS2が、ロジックハイレベルを有する間、基準電圧生成器図示せずまたは、ランプ電圧生成器図示せずから基準電圧VREFを受信し、フィードバック回路130bの増幅器132として動作できる。また、共有された増幅器132/510aは、アナログ-デジタル変換器500aが基準変換動作、及び/または、信号変換動作を遂行する間、前記基準電圧生成器または前記ランプ電圧生成器からランプ電圧VRAMPを受信し、アナログ-デジタル変換器500aの比較器510aとして動作することができる。以下、図18を参照してサンプリング回路600cの動作を説明する。第2スイッチング信号SWS2がロジックハイレベルを有する間、共有された増幅器132/510aは前記基準電圧生成器、または、前記ランプ電圧生成器から基準電圧VREFを受信し、アンプオフセットキャパシタ136は共有された増幅器132/510aのオフセットVOFFSETに相応する電荷を保存する。このような動作はセル電圧VCとしてリセット電圧が出力される前、または、リセット電圧が出力される間に遂行されることができる。セル電圧VCとして前記リセット電圧が出力される間、第1スイッチング信号SWS1及び第3スイッチング信号SWS3は、所定時間の間にロジックハイレベルを有することができる。第1スイッチング信号SWS1及び第3スイッチング信号SWS3がロジックハイレベルを有する間、共有された増幅器132/510aは前記基準電圧生成器または前記ランプ電圧生成器から基準電圧VREFを受信し、デカプリングキャパシタ110は、前記リセット電圧と基準電圧VREFの電圧との差である第1電圧V1に相応する電荷を保存することができる。一実施形態において、デカプリングキャパシタ110が第1電圧V1に相応する電荷を保存した後、第1スイッチング信号SWS1がロジックローレベルを有し、第3スイッチング信号SWS3がロジックハイレベルを有し、共有された増幅器132/510aは前記基準電圧生成器または、前記ランプ電圧生成器からランプ電圧VRAMPを受信することができる。この場合、アナログ-デジタル変換器500aは基準変換動作を遂行できる。セル電圧VCとしてデータ電圧が出力される間、第3スイッチング信号SWS3はロジックハイレベルを有し、共有された増幅器132/510aは、前記基準電圧生成器または前記ランプ電圧生成器からランプ電圧VRAMPを受信することができる。共有された増幅器132/510aは、反転入力端子でアンプオフセットキャパシタ136を通じて基準電圧VREFにセンシング電圧を加算した電圧の第2電圧を受信することができる。これに伴い、アナログ-デジタル変換器500aは信号変換動作を遂行できる。このように、サンプリング回路600cはデカプリングキャパシタ110及びアンプオフセットキャパシタ136を採用し、単位セルのオフセット及び増幅器132/510aのオフセットを除去することができる。また、サンプリング回路600cはアナログCDSまたはデュアルCDSを遂行することによって有効な信号成分に対する正確なデジタル出力信号SDIGOUTを生成することができる。なお、サンプリング回路600cは共有された増幅器132/510aを利用してより小さいサイズで実現可能である。図19は本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。図19を参照すれば、サンプリング回路600dはオフセット除去回路100a及びアナログ-デジタル変換器500bを含む。図19にはサンプリング回路600bが図4のオフセット除去回路100aを含む例を示しているが、サンプリング回路600bは図6のオフセット除去回路100b、または、図7のオフセット除去回路100cを含むことができる。アナログ-デジタル変換器500bは、積分器510b、511b、512b、及び520b、量子化器530b、デジタル-アナログ変換器540b及びデジタルフィルタ550bを含む。アナログ-デジタル変換器500bは、オフセット除去回路100aの出力電圧VOUTをデジタル出力信号SDIGOUTに変換することができる。アナログ-デジタル変換器500bは、アナログ-デジタル変換動作を遂行する時、オーバーサンプリングoversampling及び/またはノイズ形象化noiseshapingを介して量子化ノイズを高周波数に移動させることによってノイズを最小化できる。積分器510b、511b、512b、520bは、出力電圧VOUTとフィードバック信号のデジタル-アナログ変換器540bの出力信号との差を積分することができる。積分器510b、511b、512b、520bは、増幅器510b、第1キャパシタ511b、リセットスイッチ512b、及びスイッチトキャパシタ520bを含む。増幅器510bは、スイッチトキャパシタ520bを介して出力電圧VOUTとデジタル-アナログ変換器540bの前記出力信号との差を受信する反転入力端子、及び基準電圧VREFを受信する非反転入力端子を有することができる。第1キャパシタ511b及びリセットスイッチ512bは、増幅器510bの前記反転入力端子と増幅器510bの出力端子との間に並列に接続することができる。第1キャパシタ511bは、出力電圧VOUTと前記出力信号の差に基づいて電荷を保存し、リセットスイッチ512bはリセット信号RSTに応答して第1キャパシタ511bに充電された電荷を放電させることができる。スイッチトキャパシタ520bは第2キャパシタ521b、第1スイッチ522b、第2スイッチ523b、第3スイッチ524b及び第4スイッチ525bを含む。第1スイッチ522bは第1位相スイッチング信号PHI1に応答してオフセット除去回路100aと第2キャパシタ521bとの接続を制御し、第2スイッチ523bは第2位相スイッチング信号PHI2に応答して第2キャパシタ521bと増幅器510bとの接続を制御し、第3スイッチ524bは第2位相スイッチング信号PHI2に応答してデジタル-アナログ変換器540bと第2キャパシタ521bとの接続を制御し、第4スイッチ525bは第1位相スイッチング信号PHI1に応答して第2キャパシタ521bと第2電源電圧例えば、接地電圧の接続を制御できる。第1位相スイッチング信号PHI1及び第2位相スイッチング信号PHI2は、アナログ-デジタル変換器500bが、基準変換動作または信号変換動作を遂行する間、互いに反対位相を有し、ロジックハイレベルまたはロジックローレベルで周期的に遷移できる。これに伴い、第1スイッチ522bと第4スイッチ525bのターン-オン及び第2スイッチ523bと第3スイッチ524bのターン-オフ、または、第1スイッチ522bと第4スイッチ525bのターン-オフ及び第2スイッチ523bと第3スイッチ524bのターン-オンが周期的に繰り返されることができる。これと共に動作するスイッチトキャパシタ520bは、抵抗と類似した動作ができる。実施形態により、積分器510b、511b、512b、520bは、スイッチトキャパシタ520bの代わりに抵抗を含むことができる。量子化器530bは積分器510b、511b、512b、520bの出力信号を量子化してデジタル信号を出力できる。実施形態により、量子化器530bの出力信号の前記デジタル信号は単一ビットまたは多重ビットの信号であってもよい。デジタル-アナログ変換器540bは、前記デジタル信号をアナログ信号に変換して前記フィードバック信号を生成することができる。デジタル-アナログ変換器540bは、積分器510b、511b、512b、520bが出力電圧VOUTと前記フィードバック信号との差を積分するように積分器510b、511b、512b、520bに前記フィードバック信号を提供することができる。デジタルフィルタ550bは、量子化器530bの出力信号の前記デジタル信号に基づいてデジタル出力信号SDIGOUTを生成する。デジタルフィルタ550bは、直列ビットストリームの前記デジタル信号の平均値を計算してデジタル出力信号SDIGOUTを生成することができる。また、デジタルフィルタ550bは帯域外の量子化ノイズを除去し、信号の周波数を低くすることができる。一実施形態において、アナログ-デジタル変換器500bは基準電圧VREFを第1デジタル出力信号に変換する基準変換動作を遂行し、基準電圧VREFにセンシング電圧が加算された電圧の第2電圧を第2デジタル出力信号に変換する信号変換動作を遂行できる。他の実施形態において、アナログ-デジタル変換器500bは基準電圧VREFを基準として前記第2電圧をデジタル出力信号SDIGOUTに変換する信号変換動作のみを遂行できる。図20は図19のサンプリング回路の動作を説明するためのタイミング図である。図19及び図20を参照すれば、セル電圧VCとしてリセット電圧が出力された後、スイッチング信号SWSが所定時間の間、ロジックハイレベルを有することができる。スイッチング信号SWSがロジックハイレベルを有すれば、オフセット除去回路100aの出力電圧VOUTは、基準電圧VREFと実質的に同じ電圧レベルを有することができる。一実施形態において、アナログ-デジタル変換器500bは、オフセット除去回路100aから出力電圧VOUTとして基準電圧VREFを受信し、基準電圧VREFを第1デジタル出力信号に変換する基準変換動作REFERENCEADを遂行できる。リセット信号RSTが所定時間の間、ロジックハイレベルを有することによって、第1キャパシタ511bに充電された電荷が放電され、第1位相スイッチング信号PHI1及び第2位相スイッチング信号PHI2が互いに反対位相を有しロジックハイレベル、または、ロジックローレベルで周期的に遷移することによって、基準変換動作REFERENCEADが遂行されることができる。セル電圧VCとしてデータ電圧が出力されれば、オフセット除去回路100aは、出力電圧VOUTとして基準電圧VREFにセンシング電圧VSIGが加算された電圧の第2電圧を出力することができる。アナログ-デジタル変換器500bはオフセット除去回路100aから出力電圧VOUTとして前記第2電圧を受信し、前記第2電圧を第2デジタル出力信号に変換する信号変換動作SIGNALADを遂行できる。サンプリング回路600dを含むセンサ装置は前記第2デジタル出力信号と前記第1デジタル出力信号との差に基づいて有効な信号成分に相応するデジタル値を取得することができる。このように、サンプリング回路600dは基準変換動作REFERENCEAD、及び/または、信号変換動作SIGNALADを遂行することによってアナログCDSまたはデュアルCDSを遂行できる。図21は本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。図21のサンプリング回路600eは、フィードバック回路130a’の増幅器132及びアナログ-デジタル変換器500bの増幅器510bとして共有された増幅器132/510bを採用したことを除いては、図19のサンプリング回路600dと類似の構成を有する。また、図21のフィードバック回路130a’は、図19のフィードバック回路130aに比べて、バッファ120aの出力信号を増幅器132に直接印加させるためのスイッチ137をさらに含む。図21を参照すれば、共有された増幅器132/510bがフィードバック回路130a’の増幅器132として動作し、アナログ-デジタル変換器500bの増幅器510bとして動作することができる。共有された増幅器132/510bは、スイッチング信号SWSがロジックハイレベルを有する間、フィードバック回路130a’の増幅器132として動作することができる。また、共有された増幅器132/510bは、アナログ-デジタル変換器500bが基準変換動作、及び/または、信号変換動作を遂行する間、アナログ-デジタル変換器500bの増幅器510bとして動作することができる。図22は本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。図22のサンプリング回路600fは、フィードバック回路130bとして図7に示したフィードバック回路130bを採用したことを除いては、図21のサンプリング回路600eと類似の構成を有する。図22を参照すれば、共有された増幅器132/510bがフィードバック回路130bの増幅器132として動作し、アナログ-デジタル変換器500bの増幅器510bとして動作することができる。共有された増幅器132/510bは、第1スイッチング信号SWS1または第2スイッチング信号SWS2が、ロジックハイレベルを有する間、フィードバック回路130bの増幅器132として動作することができる。また、共有された増幅器132/510bは、アナログ-デジタル変換器500bが基準変換動作、及び/または、信号変換動作を遂行する間、アナログ-デジタル変換器500bの増幅器510bとして動作することができる。以下、図22を参照してサンプリング回路600fの動作を説明する。第2スイッチング信号SWS2がロジックハイレベルを有する間、共有された増幅器132/510bは基準電圧生成器図示せずまたはランプ電圧生成器図示せずから基準電圧VREFを受信し、アンプオフセットキャパシタ136は共有された増幅器132/510bのオフセットVOFFSETに相応する電荷を保存する。一実施形態において、アンプオフセットキャパシタ136が共有された増幅器132/510bのオフセットVOFFSETに相応する電荷を保存する動作は第1スイッチング信号SWS1が、ロジックハイレベルを有する前に遂行されることができる。他の実施形態において、このような動作は、アナログ-デジタル変換器500bが基準変換動作、及び/または、信号変換動作を始める時、遂行されることができる。また他の実施形態で、このような動作は、第1スイッチング信号SWS1がロジックハイレベルを有する前、及びアナログ-デジタル変換器500bが基準変換動作及び/または信号変換動作を始める時、全部遂行することができる。セル電圧VCとして前記リセット電圧が出力される間、第1スイッチング信号SWS1は所定時間の間ロジックハイレベルを有することができる。第1スイッチング信号SWS1がロジックハイレベルを有する間、デカプリングキャパシタ110は、前記リセット電圧と基準電圧VREFとの電圧差である第1電圧V1に相応する電荷を保存することができる。一実施形態において、デカプリングキャパシタ110が第1電圧V1に相応する電荷を保存した後、アナログ-デジタル変換器500bは基準変換動作を遂行できる。セル電圧VCとしてデータ電圧が出力される間、アナログ-デジタル変換器500bは信号変換動作を遂行できる。このように、サンプリング回路600fはデカプリングキャパシタ110及びアンプオフセットキャパシタ136を採用し、単位セルのオフセット及び増幅器132/510bのオフセットを除去することができる。また、サンプリング回路600fは、アナログCDSまたはデュアルCDSを遂行することによって有効な信号成分に対するデジタル出力信号SDIGOUTを生成できる。その上、サンプリング回路600fは共有された増幅器132/510bを利用してより小さいサイズで実現可能である。図23は本発明の一実施形態に係るサンプリング方法を示すフローチャートである。図13及び図23を参照すれば、サンプリング回路600は単位セル200からリセット電圧を受信するS410。オフセット除去回路100は、前記リセット電圧と基準電圧VREFの電圧差である第1電圧に相応する電荷を保存することができるS430。サンプリング回路600は単位セル200からデータ電圧を受信するS450。オフセット除去回路100は出力電圧VOUTとして前記データ電圧と前記第1電圧との電圧差である第2電圧を生成するS470。これに伴い、オフセット除去回路100は出力電圧VOUTとして単位セル200のオフセットが除去された前記第2電圧を出力することができる。アナログ-デジタル変換器500は基準電圧VREFを基準として前記第2電圧をデジタル出力信号SDIGOUTに変換する信号変換動作を遂行するS490。これと共に、サンプリング回路600は有効な信号成分をアナログ的に抽出するアナログCDSを遂行できる。図24は本発明の他の実施形態に係るサンプリング方法を示すフローチャートである。図13及び図24を参照すれば、サンプリング回路600は単位セル200からリセット電圧を受信するS410。オフセット除去回路100は前記リセット電圧と基準電圧VREFとの電圧差に相応する電荷を保存することができるS430。アナログ-デジタル変換器500は、基準電圧VREFを第1デジタル出力信号に変換する基準変換動作を遂行するS440。サンプリング回路600は単位セル200からデータ電圧を受信するS450。オフセット除去回路100は出力電圧VOUTとして前記データ電圧と前記第1電圧との電圧差である第2電圧を生成するS470。これに伴い、オフセット除去回路100は出力電圧VOUTとして単位セル200のオフセットが除去された前記第2電圧を出力することができる。アナログ-デジタル変換器500は、前記第2電圧を第2デジタル出力信号に変換する信号変換動作を遂行するS490。このように、サンプリング回路600は前記基準変換動作及び前記信号変換動作を遂行することによってデュアルCDSを遂行できる。図25は本発明の実施形態に係るイメージセンサの一例を示すブロック図である。図25を参照すれば、イメージセンサ700はピクセルアレイ710、オフセット除去部720、アナログ-デジタル変換部730、コラム走査回路740、ロー走査回路750、及びタイミング制御回路760を含む。イメージセンサ700は、ピクセルアレイ710に接続するコラムラインの数ほどアナログ-デジタル変換部730内にアナログ-デジタル変換器ADC_1,ADC_2,...,ADC_Nを含み、ピクセルアレイ710に接続するコラムラインは各々アナログ-デジタル変換器ADC_1,ADC_2,...,ADC_Nと接続されることができる。即ち、イメージセンサ700はコラムADC方式を採用することができる。ピクセルアレイ710は複数の単位ピクセルを含むことができる。このような単位ピクセルは複数のロー及び複数のコラムを有するマトリックスmatrix形態で配列することができ、各々光電変換素子と信号生成回路を含むことができる。この時、単位ピクセルは信号生成回路に含まれるトランジスタの個数に従って、3-トランジスタ構造、4-トランジスタ構造、5-トランジスタ構造、6-トランジスタ構造などに区分できる。ピクセルアレイ710にはローrowごとにローラインrowlineが配線され、コラムcolumnごとにコラムラインcolumnlineが配線できる。例えば、ピクセルアレイ710が、M×N個M、Nは2以上の整数の単位ピクセルを含む場合、ピクセルアレイ710にはM個のローライン及びN個のコラムラインが配線されることができる。ピクセルアレイ710のローアドレスrowaddress及びロー走査rowscanはロー走査回路750によってローラインを介し制御することができ、ピクセルアレイ710のコラムアドレスcolumnaddress及びコラム走査rowscanは、コラム走査回路740によってコラムラインを介し制御することができる。一実施形態において、イメージセンサ700がベイヤーパターンBayerpattern技術を採用する場合、アクティブピクセルアレイ710内の単位ピクセルは、各々赤色R光、緑色G光、及び青色B光を受光するように配置することができる。他の実施形態において、前記単位ピクセルは、マゼンタMg光、イエローY光、シアンCy光、及び/または、ホワイトW光を受光するように配置することができる。実施形態により、イメージセンサ700がオートダークレベル補償AutoDarkLevelCompensation;ADLC技術を採用する場合、ピクセルアレイ710周辺には単位ピクセルに光が入らないように遮光しているオプティカルブラックピクセルアレイOpticalBlackPixelArray、図示せずを配置することができる。オフセット除去部720は、前記コラムラインに各々接続された複数のオフセット除去回路を含むことができる。オフセット除去部720は、ピクセルアレイ710から複数のセル電圧VC_1,VC_2,...,VC_Nとして複数のリセット電圧及び複数のデータ電圧を受信し、アナログ-デジタル変換部730に複数の出力電圧VOUT_1,VOUT_2,...,VOUT_Nを提供することができる。オフセット除去部720は、基準電圧に対する前記複数のリセット電圧の複数の電圧差を保存し、複数のデータ電圧と前記複数の電圧差に基づいて複数の出力電圧VOUT_1,VOUT_2,...,VOUT_Nを生成することができる。アナログ-デジタル変換部730は、前記コラムラインに各々接続された複数のアナログ-デジタル変換器ADC_1,ADC_2,...,ADC_Nを含むことができる。一実施形態において、アナログ-デジタル変換部730は、信号変換動作を遂行したり、または、基準変換動作及び前記信号変換動作を遂行できる。アナログ-デジタル変換部730は、タイミング制御回路760により制御されて前記基準変換動作、及び/または、前記信号変換動作を遂行でき、このような前記基準変換動作、及び/または、前記信号変換動作は、ロー走査回路750がピクセルアレイ710のローラインを選択する周期、即ち、ロースキャン周期ごとに行われることができる。ロー走査回路750はタイミング制御回路760から制御信号を受信してピクセルアレイ710のローアドレス及びロー走査を制御することができる。ロー走査回路750はローラインのうち、該当ローラインを選択するために該当ローラインを活性化させる信号をピクセルアレイ710に印加することができる。一実施形態において、ロー走査回路750は、ピクセルアレイ710内のローラインを選択するローデコーダー及び選択されたローラインを活性化させる信号を供給するロードライバを含むことができる。コラム走査回路740は、タイミング制御回路760から制御信号を受信し、ピクセルアレイ710のコラムアドレス及びコラム走査を制御することができる。コラム走査回路740はアナログ-デジタル変換部730から出力されるデジタル出力信号をデジタル信号プロセシング回路DigitalSignalProcessingCircuit、または、外部のホストに出力することができる。例えば、コラム走査回路740は水平走査制御信号をアナログ-デジタル変換部730に出力することによって、アナログ-デジタル変換部730内の複数のアナログ-デジタル変換器ADC_1,ADC_2,...,ADC_Nを順次に選択することができる。一実施形態において、コラム走査回路740は、複数のアナログ-デジタル変換器ADC_1,ADC_2,...,ADC_Nのうち、いずれか1つを選択するコラムデコーダー及び選択されたアナログ-デジタル変換器の出力を水平伝送線に誘導するコラムドライバを含むことができる。一方、前記水平伝送線は、前記デジタル出力信号を出力するためのビット幅を有することができる。タイミング制御回路760はオフセット除去部720、アナログ-デジタル変換部730、コラム走査回路740及びロー走査回路750を制御することができる。タイミング制御回路760はオフセット除去部720、アナログ-デジタル変換部730、コラム走査回路740及びロー走査回路750の動作に要求されるクロック信号、タイミングコントロール信号などのような制御信号を供給することができる。一実施形態において、タイミング制御回路760はロジック制御回路、位相固定ループPhaseLockLoop;PLL回路、タイミング制御回路及び通信インターフェース回路などを含むことができる。図25に図示はしなかったが、イメージセンサ700は基準電圧、及び/または、ランプ電圧を生成する基準電圧生成器図示せずをさらに含むことができる。図26は本発明の実施形態に係るイメージセンサの他の例を示すブロック図である。図26を参照すれば、イメージセンサ700aは、ピクセルアレイ710、オフセット除去部720、コラム走査回路740、ロー走査回路750、タイミング制御回路760、アナログマルチプレクサ770及びアナログ-デジタル変換部780を含む。図26のイメージセンサ700aは、アナログマルチプレクサ770及びアナログ-デジタル変換部780の構成を除いては、図25のイメージセンサ700と類似の構成を有する。アナログマルチプレクサ770はコラムラインを介して伝達された有効な信号成分に相応するアナログ電圧を順次に出力することができる。アナログ-デジタル変換部780は、アナログマルチプレクサ770から順次に出力される前記アナログ電圧をデジタル出力信号に変換する単一なアナログ-デジタル変換器を含むことができる。即ち、イメージセンサ700aは、1つのアナログ-デジタル変換器によるシングルADC方式を採用することができる。イメージセンサ700aは、1つのアナログ-デジタル変換器を採用して複数のコラムラインを介した出力信号を変換することによって、回路面積を減少させることができる。図27~図30は、図25または図26のイメージセンサに含まれた単位ピクセルの例を示す回路図である。図27を参照すれば、本発明の一実施形態に係る単位ピクセル711aは、光感知器PDphotosensitivedevice、伝送トランジスタTX、フローティングディフュージョンノードFDfloatingdiffusionnode、リセットトランジスタRX、ドライブトランジスタDX、及び選択トランジスタSXを含むことができる。光感知器PDは、外部から光lightを受信し、受信した光に基づいて光電荷Photochargeを生成する。光感知器PDは制御部図示せずから出力される制御信号に応答してオン/オフできる。光感知器PDがオン状態の時は光感知器PDは入射される光を感知して光電荷を生成することができる。反面、光感知器PDがオフ状態の時は光感知器PDは入射される光を感知しない。光感知器PDは、フォトダイオードPhotodiode、フォトトランジスタPhototransistor、フォトゲートPhotogate、ピンフォトダイオードPinnedPhotodiode;PPD及びこれらの組合せのうち少なくとも1つを含むことができる。単位ピクセル711aの動作を具体的に説明すれば、伝送トランジスタTXのゲーティング動作に応答して光感知器PDから生成された光電荷がフローティングディフュージョンノードFDに転送される。より具体的に、トランスファ制御信号TGが第1レベル例えば、ハイレベルを有する時に伝送トランジスタTXがターンオンされ、従って、光感知器PDから生成された光電荷がフローティングディフュージョンノードFDに伝達される。ドライブトランジスタDXは、ソースフォロワーバッファ増幅器SourceFollowerbufferAmplifier役割をして前記フローティングディフュージョンノードFDに充電された電荷に対応する信号をバッファリングする。また、選択トランジスタSXは、選択制御信号SELに応答して単位ピクセル711aを選択するためのスイッチング動作及びアドレス動作を遂行する。フローティングディフュージョンノードFDに保存してドライブトランジスタDXによりドライヴィングされた光電荷は、リセットトランジスタRXによりリセットされる。より具体的には、リセットトランジスタRXは、リセット制御信号RSに応答し、フローティングディフュージョン領域FDに保存されている光電荷をCDS動作のための一定周期でリセットさせる。図27では1つの光感知器PDと4つのモストランジスタTX、RX、DX、SXを具備する単位ピクセルを例示しているが、本発明に係る実施形態がそれに限定されるのではなく、ドライブトランジスタDXと選択トランジスタSXを具備する少なくとも3つのトランジスタと光感知器PDを含む全ての回路に本発明に係る実施形態が適用されることができる。単位ピクセルの他の実施形態が図28~図30に図示される。図28に示した単位ピクセル711bは、3-トランジスタ光感知素子として、光感知器PD、リセットトランジスタRX、ドライブトランジスタDXまたは、ソースフォロワーランジスタ、及び選択トランジスタSXを含むことができる。図29に示した単位ピクセル711cは、5-トランジスタ光感知素子として、光感知器PD、リセットトランジスタRX、ドライブトランジスタDXまたは、ソースフォロワートランジスタ、及び選択トランジスタSX他に1つのトランジスタGXをさらに含む。図30に示した単位ピクセル711dは、6-トランジスタ光感知素子として、光感知器PD、リセットトランジスタRX、ドライブトランジスタDXまたは、ソースフォロワートランジスタ、選択トランジスタSXの他に2つのトランジスタGX、PXをさらに含む。一方、図25に示したような多様な形態の単位ピクセルは前述した通り、各ピクセルが独立的な構造を有することも、少なくとも1つの構成要素を互いに共有することができる。例えば、図27の構成で2つまたは4つのピクセルが光感知器PDとトランスファトランジスタTXのみを独立的に構成し、残り部分は互いに共有した状態でタイミングコントロールを介して独立した動作ができる。図31は本発明の一実施形態に係るイメージセンサに含まれた単位ピクセル及びオフセット除去回路を示す回路図であり、図32は図31の単位ピクセル及びオフセット除去回路の動作を説明するためのタイミング図である。図31には単位ピクセル711aとして4-トランジスタ構造を有する図27の単位ピクセル711aが図示されているが、本発明の一実施形態に係るイメージセンサは多様な構造の単位ピクセル、例えば、図28の3-トランジスタ構造の単位ピクセル711b、図29の5-トランジスタ構造の単位ピクセル711c、図30の6-トランジスタ構造の単位ピクセル711dなどを含むことができる。図31及び図32を参照すれば、リセット制御信号RSがロジックハイレベルを有すれば、リセットトランジスタRXがターン-オンされ、単位ピクセル711aはリセット電圧を出力する。セル電圧VCとして前記リセット電圧が出力された後、スイッチング信号SWSが所定時間の間、ロジックハイレベルを有することができる。スイッチング信号SWSがロジックハイレベルを有すれば、デカプリングキャパシタ110には前記リセット電圧と基準電圧VREFとの電圧差である第1電圧V1を保存し、オフセット除去回路100aの出力電圧VOUTは、基準電圧VREFと実質的に同じ電圧レベルを有することができる。一実施形態において、図25のアナログ-デジタル変換部730または図26のアナログ-デジタル変換部780はオフセット除去回路100aから出力電圧VOUTとして基準電圧VREFを受信し、基準電圧VREFを第1デジタル出力信号に変換する基準変換動作REFERENCEADを遂行できる。トランスファ制御信号TGがロジックハイレベルを有すれば、伝送トランジスタTXがターン-オンされ、光感知器PDから生成された光電荷がフローティングディフュージョンノードFDに伝達される。単位ピクセル711aはフローティングディフュージョンノードFDの電圧に基づいてドライブトランジスタDX、選択トランジスタSX、及びコラムラインCOLを介してデータ電圧を出力する。セル電圧VCとして前記データ電圧が出力されれば、オフセット除去回路100aは出力電圧VOUTとして前記データ電圧と第1電圧V1との電圧差である第2電圧、即ち、基準電圧VREFにセンシング電圧VSIGが加算された電圧を出力することができる。図25のアナログ-デジタル変換部730、または、図26のアナログ-デジタル変換部780は、オフセット除去回路100aから出力電圧VOUTとして前記第2電圧を受信し、前記第2電圧を第2デジタル出力信号に変換する信号変換動作SIGNALADを遂行できる。これと共に、単位ピクセル711a及びオフセット除去回路100aを含むイメージセンサは基準変換動作REFERENCEAD、及び/または、信号変換動作SIGNALADを遂行することによってアナログCDSまたはデュアルCDSを遂行できる。図33は本発明の他の実施形態に係るイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図であり、図34は図33の共有単位ピクセル及びオフセット除去回路の動作を説明するためのタイミング図である。図33を参照すれば、イメージセンサは2つの単位ピクセルがリセットトランジスタRX、ドライブトランジスタDX、及び選択トランジスタSXを共有する共有単位ピクセル712を含む。2つの単位ピクセルがトランジスタRX、DX、SXを共有することによって、光感知器PDが占める面積の比率が増加して前記イメージセンサのフィルファクタfillfactorが増加することができる。図33及び図34を参照すれば、リセット制御信号RSがロジックハイレベルを有すれば、リセットトランジスタRXがターン-オンされ、共有単位ピクセル712はコラムラインCOLを介して第1リセット電圧を出力する。その後、スイッチング信号SWSがロジックハイレベルを有すれば、オフセット除去回路100aの出力電圧VOUTは基準電圧VREFと実質的に同じ電圧レベルを有することができる。図25のアナログ-デジタル変換部730または、図26のアナログ-デジタル変換部780は、オフセット除去回路100aから出力電圧VOUTとして基準電圧VREFを受信し、基準電圧VREFを第1デジタル出力信号に変換する第1基準変換動作REFERENCEADを遂行できる。第1トランスファ制御信号TG1がロジックハイレベルを有すれば、第1伝送トランジスタTX1がターン-オンされ、第1光感知器PD1から生成された光電荷がフローティングディフュージョンノードFDに伝達される。共有単位ピクセル712はフローティングディフュージョンノードFDの電圧に基づいてドライブトランジスタDX、選択トランジスタSX及びコラムラインCOLを介して第1データ電圧を出力する。オフセット除去回路100aは出力電圧VOUTとして基準電圧VREFに第1センシング電圧VSIG1が加算された電圧を出力することができる。図25のアナログ-デジタル変換部730または図26のアナログ-デジタル変換部780は、基準電圧VREFに第1センシング電圧VSIG1が加算された前記電圧を第2デジタル出力信号に変換する第1信号変換動作SIGNALADを遂行できる。リセット制御信号RSが再びロジックハイレベルを有すれば、リセットトランジスタRXがターン-オンされ、共有単位ピクセル712は、コラムラインCOLを介して第2リセット電圧を出力する。その後、スイッチング信号SWSがロジックハイレベルを有すれば、オフセット除去回路100aの出力電圧VOUTは基準電圧VREFと実質的に同じ電圧レベルを有することができる。図25のアナログ-デジタル変換部730または図26のアナログ-デジタル変換部780は、オフセット除去回路100aから出力電圧VOUTとして基準電圧VREFを受信し、基準電圧VREFを第3デジタル出力信号に変換する第2基準変換動作REFERENCEADを遂行できる。第2トランスファ制御信号TG2がロジックハイレベルを有すれば、第2伝送トランジスタTX2がターン-オンされ、第2光感知器PD2から生成された光電荷がフローティングディフュージョンノードFDに伝達される。共有単位ピクセル712は、フローティングディフュージョンノードFDの電圧に基づいてドライブトランジスタDX、選択トランジスタSX及びコラムラインCOLを介して第2データ電圧を出力する。オフセット除去回路100aは、出力電圧VOUTとして基準電圧VREFに第2センシング電圧VSIG2が加算された電圧を出力することができる。図25のアナログ-デジタル変換部730または図26のアナログ-デジタル変換部780は、基準電圧VREFに第2センシング電圧VSIG2が加算された前記電圧を第4デジタル出力信号に変換する第2信号変換動作SIGNALADを遂行できる。これと共に、2つの単位ピクセルがトランジスタRX、DX、SXを共有しても、タイミングコントロールを介して独立した動作ができる。図35は本発明のまた他の実施形態に係るイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図である。図35を参照すれば、イメージセンサは4つの単位ピクセルがリセットトランジスタRX、ドライブトランジスタDX及び選択トランジスタSXを共有する共有単位ピクセル714を含む。4つの単位ピクセルがトランジスタRX、DX、SXを共有することによって、光感知器PDが占める面積の比率が増加して前記イメージセンサのフィルファクタfillfactorが増加することができる。4つの単位ピクセルがトランジスタRX、DX、SXを共有しても、タイミングコントロールを通じて独立した動作ができる。図33及び図35には2つの単位ピクセル及び4つの単位ピクセルがトランジスタRX、DX、SXを共有する例を各々示しているが、実施形態により、3つまたは5つ以上の単位ピクセルが少なくとも1つのトランジスタを共有することができる。図36は本発明の実施形態に係るイメージセンサのまた他の例を示すブロック図である。図36にはイメージセンサ700bの一部を示している。図36を参照すれば、ピクセルアレイ710aは複数のロー及び複数のコラムを有するマトリックスmatrix形態で配列された複数の単位ピクセルを含み、イメージセンサ700bは前記単位ピクセルのコラム数ほどオフセット除去回路を含むオフセット除去回路アレイ720_1、720_2を複数個例えば、2つ含むことができる。例えば、ピクセルアレイ710aがM×L個M、Lは2以上の整数の単位ピクセルを含む場合、ピクセルアレイ710aにはL個の第1コラムラインCOL_11,COL_12,...,COL_1L及びL個の第2コラムラインCOL_21,COL_22,...,COL_2Lが配線できる。また、第1コラムラインCOL_11,COL_12,...,COL_1LにはL個のオフセット除去回路を含む第1オフセット除去回路アレイ720_1が接続され、第2コラムラインCOL_21,COL_22,...,COL_2LにはL個のオフセット除去回路を含む第2オフセット除去回路アレイ720_2が接続されることができる。ピクセルアレイ710aの単位ピクセルが第1コラムラインCOL_11,COL_12,...,COL_1L及び第2コラムラインCOL_21,COL_22,...,COL_2Lに接続することによって、2つのローの単位ピクセルが同時に読み出すことができる。例えば、第1ローの単位ピクセルのセル電圧は第1コラムラインCOL_11,COL_12,...,COL_1Lを介して読み出し、第2ローの単位ピクセルのセル電圧は第2コラムラインCOL_21,COL_22,...,COL_2Lを介して読み出すことができる。また、前記第1ローの単位ピクセルのセル電圧は第1オフセット除去回路アレイ720_1によりオフセットが除去され、前記第2ローの単位ピクセルのセル電圧は第2オフセット除去回路アレイ720_2によりオフセットが除去されることができる。また、前記第1ローの単位ピクセルのセル電圧は第1アナログ-デジタル変換器アレイ図示せず、または、単一な第1アナログ-デジタル変換器図示せずにより第1デジタル出力信号に変換されることができ、前記第2ローの単位ピクセルのセル電圧は第2アナログ-デジタル変換器アレイ図示せず、または、単一な第2アナログ-デジタル変換器図示せずにより第2デジタル出力信号に変換されることができる。図36には奇数番目ローの単位ピクセルが第1コラムラインCOL_11,COL_12,...,COL_1Lに接続し、偶数番目ローの単位ピクセルが第2コラムラインCOL_21,COL_22,...,COL_2Lに接続された例を示しているが、単位ピクセルとコラムラインは多様な方式で接続されることができる。図37は本発明のまた他の実施形態に係る図36のイメージセンサに含まれた単位ピクセル及びオフセット除去回路を示す回路図である。図37を参照すれば、第1単位ピクセル711_1は、第1コラムラインCOL_1を通じて第1オフセット除去回路100_1に接続し、第2単位ピクセル711_2は、第2コラムラインCOL_2を介して第2オフセット除去回路100_2に接続することができる。第1単位ピクセル711_1及び第2単位ピクセル711_2は、リセット制御信号RS、トランスファ制御信号TG及び選択制御信号SELを実質的に同時に受信でき、第1単位ピクセル711_1及び第2単位ピクセル711_2は、実質的に同時に読み出す動作を遂行できる。図38は本発明のまた他の実施形態に係る図36のイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図である。図38を参照すれば、第1共有単位ピクセル712_1は、第1コラムラインCOL_1を介して第1オフセット除去回路100_1に接続し、第2共有単位ピクセル712_2は第2コラムラインCOL_2を介して第2オフセット除去回路100_2に接続することができる。第1光感知器PD1及び第1伝送トランジスタTX1を含む第1単位ピクセルと第3光感知器PD3及び第3伝送トランジスタTX3を含む第3単位ピクセルが第1リセットトランジスタRX1、第1ドライブトランジスタDX1、及び第1選択トランジスタSX1を共有し、第1共有単位ピクセル712_1を形成することができる。また、第2光感知器PD2及び第2伝送トランジスタTX2を含む第2単位ピクセルと第4光感知器PD4及び第4伝送トランジスタTX4を含む第4単位ピクセルが第2リセットトランジスタRX2、第2ドライブトランジスタDX2及び第2選択トランジスタSX2を共有して第2共有単位ピクセル712_2を形成することができる。第1共有単位ピクセル712_1及び第2共有単位ピクセル712_2は第1トランスファ制御信号TG1、第2トランスファ制御信号TG2、リセット制御信号RS及び選択制御信号SELを実質的に同時に受信でき、第1共有単位ピクセル712_1及び第2共有単位ピクセル712_2は、実質的に同時に読み出す動作を遂行できる。図39は本発明のイメージセンサをデジタルカメラに応用した例を示すブロック図である。図39を参照すれば、デジタルカメラ800はレンズ810、イメージセンサ820、モーター部830及びエンジン部840を含むことができる。イメージセンサ820は、図25のイメージセンサ700、図26のイメージセンサ700a、または、図36のイメージセンサ700bであってもよい。レンズ810はイメージセンサ820の受光領域に入射光を集光させることができる。イメージセンサ820はレンズ810を介して入射された光に基づいてベイヤーパターンのRGBデータRGBを生成することができる。RGBデータRGBは、オフセット除去回路またはサンプリング回路によってオフセットが除去されたデータであってもよい。イメージセンサ820は、クロック信号CLKに基づいてRGBデータRGBを提供することができる。実施形態により、イメージセンサ820は、MIPIMobileIndustryProcessorInterface及び/またはCSICameraSerialInterfaceを介してエンジン部840とインターフェーシングすることができる。モーター部830は、エンジン部840から受信された制御信号CTRLに応答してレンズ810のフォーカスを調節したり、または、シャッターshutteringを遂行できる。エンジン部840は、イメージセンサ820及びモーター部830を制御する。また、エンジン部840はイメージセンサ820から受信されたRGBデータRGBに基づいて輝度成分、前記輝度成分と青色成分との差、及び輝度成分と赤色成分との差を含むYUVデータYUVを生成したり、または、圧縮データ例えば、JPEGJointPhotographyExpertsGroupデータを生成することができる。エンジン部840はホスト/アプリケーション850に接続することができ、エンジン部840は、マスタークロックMCLKに基づいてYUVデータYUV、または、JPEGデータをホスト/アプリケーション850に提供することができる。また、エンジン部840は、SPISerialPeripheralInterface及び/またはI2CInterIntegratedCircuitを介してホスト/アプリケーション850とインターフェーシングすることができる。図40は本発明のイメージセンサをコンピューティングシステムに応用した例を示すブロック図である。図40を参照すれば、コンピューティングシステム1000は、プロセッサ1010、メモリ装置1020、保存装置1030、入出力装置1040、パワーサプライ1050、及びイメージセンサ1060を含むことができる。イメージセンサ1060は図25のイメージセンサ700、図26のイメージセンサ700a、または、図36のイメージセンサ700bであってもよい。一方、図35には示していないが、コンピューティングシステム1000は、ビデオカード、サウンドカード、メモリカード、USB装置などと通信したり、または、他の電子機器と通信できるポートportをさらに含むことができる。プロセッサ1010は、特定計算またはタスクtaskを遂行できる。実施形態により、プロセッサ1010はマイクロプロセッサmicro-processor、中央処理装置CentralProcessingUnit;CPUであってもよい。プロセッサ1010は、アドレスバスaddressbus、制御バスcontrolbus及びデータバスdatabusを介してメモリ装置1020、保存装置1030及び入出力装置1040と通信を遂行できる。実施形態により、プロセッサ1010は、周辺構成要素相互接続PeripheralComponentInterconnect;PCIバスのような拡張バスにも接続されることができる。メモリ装置1020はコンピューティングシステム1000の動作に必要なデータを保存することができる。例えば、メモリ装置1020は、DRAM、モバイルDRAM、SRAM、PRAM登録商標、FRAM登録商標、RRAM登録商標、及び/または、MRAMで具現できる。保存装置1030は、ソリッドステートドライブsolidstatedrive、ハードディスクドライブharddiskdrive、CD-ROM等を含むことができる。入出力装置1040は、キーボード、キーパッド、マウスなどのような入力手段、及びプリンタ、ディスプレイなどのような出力手段を含むことができる。パワーサプライ1050は電子機器1000の動作に必要な動作電圧を供給することができる。イメージセンサ1060は前記バス、または、他の通信リンクを通じてプロセッサ1010と接続し通信を遂行できる。上述したように、イメージセンサ1060は、オフセット除去回路またはサンプリング回路を含んで精密なイメージデータを生成することができる。イメージセンサ1060は、プロセッサ1010とともに1つのチップに集積されることもでき、互いに異なるチップに各々集積されることもできる。一方、コンピューティングシステム1000は、イメージセンサを利用する全てのコンピューティングシステムと解釈しなければならない。例えば、コンピューティングシステム1000はデジタルカメラ、携帯電話、PDAPersonalDigitalAssistants、PMPPortableMultimediaPlayer、スマートフォンなどを含むことができる。図41は図40のコンピューティングシステムで使われるインターフェースの一例を示すブロック図である。図41を参照すれば、コンピューティングシステム1100は、MIPIインターフェースを使用または支援できるデータ処理装置で具現でき、アプリケーションプロセッサ1110、イメージセンサ1140及びディスプレイ1150などを含むことができる。アプリケーションプロセッサ1110のCSIホスト1112は、カメラシリアルインターフェースCameraSerialInterface;CSIを介してイメージセンサ1140のCSI装置1141とシリアル通信を遂行できる。一実施形態において、CSIホスト1112は、DESdeserializerを含むことができ、CSI装置1141は、SERserializerを含むことができる。アプリケーションプロセッサ1110のDSIホスト1111は、ディスプレイシリアルインターフェースDisplaySerialInterface;DSIを介してディスプレイ1150のDSI装置1151とシリアル通信を遂行できる。一実施形態において、DSIホスト1111は、SERserializerを含むことができ、DSI装置1151は、DESdeserializerを含むことができる。なお、コンピューティングシステム1100は、アプリケーションプロセッサ1110と通信を遂行できるRFRadioFrequencyチップ1160をさらに含むことができる。コンピューティングシステム1100のPHY1113とRFチップ1160のPHY1161は、MIPIMobileIndustryProcessorInterfaceDigRFによりデータ送受信を遂行できる。また、アプリケーションプロセッサ1110は、PHY1161のMIPIDigRFに係るデータ送受信を制御するDigRFMASTER1114をさらに含むことができる。一方、コンピューティングシステム1100は、GPSGlobalPositioningSystem1120、ストレージ1170、マイク1180、DARMDynamicRandomAccessMemory1185及びスピーカー1190を含むことができる。また、コンピューティングシステム1100は、超広帯域UltraWideBand;UWB1210、無線LANWirelessLocalAreaNetwork;WLAN1220及びWIMAXWorldwideInteroperabilityforMicrowaveAccess1230などを利用して通信を遂行できる。ただし、コンピューティングシステム1100の構造及びインターフェースは1つの例示であってこれに限定されるのではない。以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。"