"2個のインバータをクロスカップルで接続してなるラッチ回路と、ビット線と上記ラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作するための2個のプリチャージ用トランジスタとを備えたクロスカップル型センスアンプ回路において、上記各プリチャージ用トランジスタの基板-ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することを特徴とするセンスアンプ回路。上記各プリチャージ用トランジスタ毎に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備えたことを特徴とする請求項1記載のセンスアンプ回路。上記各インバータ回路はpMOSFETとnMOSFETとを備えて構成され、上記nMOSFETのソース端子は接地されたことを特徴とする請求項2記載のセンスアンプ回路。上記各インバータ回路はpMOSFETとnMOSFETとを備えて構成され、上記nMOSFETのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記nMOSFETを介して上記出力ノードに流れる基板リーク電流を再利用することを特徴とする請求項2記載のセンスアンプ回路。2個のインバータをクロスカップルで接続してなるラッチ回路と、電源電圧と上記ラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作するための2個のプリチャージ用トランジスタとを備えたカレントラッチ型センスアンプ回路において、上記各プリチャージ用トランジスタの基板-ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することを特徴とするセンスアンプ回路。上記各プリチャージ用トランジスタ毎に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備えたことを特徴とする請求項5記載のセンスアンプ回路。上記各インバータ回路はpMOSFETとnMOSFETとを備えて構成され、上記nMOSFETのソース端子は接地されたことを特徴とする請求項6記載のセンスアンプ回路。上記各インバータ回路はpMOSFETとnMOSFETとを備えて構成され、上記nMOSFETのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記nMOSFETを介して上記出力ノードに流れる基板リーク電流を再利用することを特徴とする請求項6記載のセンスアンプ回路。記憶素子であるSRAMは、LSIにおいて重要な要素回路である。SRAMはチップ面積の大部分を占有することから、LSIの性能を大きく左右する。センスアンプ回路は、SRAMセルに保持されているデータを読み出す際に用いられる増幅回路である。SRAMの読み出し動作時、SRAMセルに接続された2本のビット線BLとBLBに電位差が生じる。センスアンプ回路がビット線間の電位差を増幅することによって、SRAMセル内の保持データを読み取ることができる。センスアンプ回路によって増幅動作を行った後、再び増幅動作を行うためにはセンスアンプ回路のプリチャージ動作を行う必要がある。ところで、MOSFETには正孔が電流伝導を担うキャリアとなるpチャンネルMOSFET以下、pMOSFETという。、電子がキャリアとなるnチャンネルMOSFET以下、nMOSFETという。の2種類がある。MOSFETはゲート-ソース間電圧VGSを変化させることで、ドレイン電流IDを制御する。図1は従来技術に係るMOSFETの電圧VGS対電流ID特性線形スケールを示すグラフであり、図2は従来技術に係るMOSFETの電圧VGS対電流ID特性対数スケールを示すグラフである。図1及び図2から明らかなように、電圧VGSがしきい値電圧VTHを超えるとドレイン電流IDが急激に増加する。VGS>VTHの領域を強反転領域、VGS<VTHの領域をサブスレッショルド領域と呼ぶ。MOSFETは強反転領域とサブスレッショルド領域でそれぞれ異なる特性を有する。図3は従来技術に係るMOSFETの強反転領域の電圧VDS対電流ID特性を示すグラフである。電圧VDSはMOSFETのドレイン-ソース間電圧である。図3から明らかなように、VDS対ID特性は、VDS<VGS-VTHの領域とVDS>VGS-VTHの領域で異なる特性を示す。前者を強反転線形領域、後者を強反転飽和領域と呼ぶ。一般に、強反転領域で回路を設計すると、高速な動作が可能になるが、消費電力が大きい。図4は従来技術に係るMOSFETのサブスレッショルド領域の電圧VDS対電流ID特性を示すグラフである。一般に、VDS<0.1Vの領域をサブスレッショルド線形領域、VDS>0.1Vの領域をサブスレッショルド飽和領域と呼ぶ。一般に、サブスレッショルド領域動作では、ドレイン電流が非常に小さいため、回路の低消費電力化が期待できる。しかし、動作は低速となる。SRAMはLSI内で、データの記憶保持を担う回路素子であり、CMOSインバータは、入力された論理の反転を行う論理回路である。SRAMセルは、CMOSインバータによって構成される。図5は従来技術に係るCMOSインバータ11の構成を示す回路図である。CMOSインバータ11はpMOSFETP1とnMOSFETN1によって構成される。pMOSFETP1のソースは電源に接続され、nMOSFETN1のソースは接地される。pMOSFETP1のドレインとnMOSFETN1のドレインを接続し、これを出力ノードとする。インバータの入力にハイレベル信号が入力されるとnMOSFETN1が導通し、ローレベル信号が出力される。また、ローレベル信号が入力されると、pMOSFETP1が導通し、ハイレベル信号が出力される。SRAMセル内でデータを保持する回路として、インバータラッチ回路が用いられる。図6は従来技術に係るインバータラッチ回路の構成を示す回路図である。インバータラッチ回路は2つのCMOSインバータ11,12から構成され、そのうち、一方のインバータの出力を他方の入力に、それぞれ接続した回路である。インバータラッチ回路は、一方のインバータの出力電圧が他方の入力端子に入力されるため、ノードN、NBの電位は、一方がハイレベル、他方がローレベルとなり、安定状態となる。この安定状態を保つことによって、インバータラッチ回路が1ビットの情報を保持することができる。図7は従来技術に係るSRAMセルの構成を示す回路図である。SRAMセルはインバータラッチ回路を用いて1ビットの情報を保持する。アクセストランジスタN3、N4はデータの読み書きの際に導通するnMOSFETである。SRAMセルに保持されたデータを読み出す際は、まず、ビット線BL,BLBをハイレベルに立ち上げ、その後、ワード線WLをハイレベルに立ち上げる。ワード線WLをハイレベルに立ち上げると、2本のビット線BL,BLBのうちローレベルを保持するノードに接続されたビット線が放電され、ビット線BL、BLB間に微小な電位差が生じる例えば、非特許文献2参照。。センスアンプ回路は、SRAMセルに保持されているデータの読み出し動作に用いられる回路である。SRAMの読み出し動作時、SRAMセルに接続された2本のビット線BL,BLBに電位差が生じる。この電位差をセンスアンプ回路が増幅し、SRAMセルの保持データを読み出す。図8は従来技術に係るクロスカップル型センスアンプ回路CCSA:Crosscoupledsenseamplifierの構成を示す回路図である。クロスカップル型センスアンプ回路、一般的にDRAMのデータ読み出しの用途に用いられる回路である。クロスカップル型センスアンプ回路は、インバータラッチ回路N1,N2,P1,P2、インバータラッチ回路とビット線の接続状態を制御するためのpMOSFETP3,P4、センスアンプ活性化信号以下、SAE信号という、がハイレベルとなった時にセンシング動作を開始するためのnMOSFETN3によって構成される。SAE信号としてローレベル信号が入力されているとき、センスアンプ回路は待機状態である。このとき、pMOSFETP3,P4が導通して出力ノードVOUT、VOUTBの電位はそれぞれビット線BL、BLBと等しくなる。SRAMセル内の保持データを読み出す際、BLとBLBに電位差が生じる。この電位差をセンシングするためには、SAE信号としてハイレベルを印加する。SAE信号としてハイレベル信号が印加されると、インバータラッチ回路構成のポジティブフィードバックが動作する。このポジティブフィードバックの作用により、出力ノードVOUT、VOUTBの電位がインバータラッチ回路の安定状態における電位に等しくなるまで、出力ノードVOUT、VOUTBの電位差が増幅される。そのため、電位の高いビット線に接続されている出力ノードの電位はハイレベルとなり、電位の低いビット線に接続されている出力ノード電位はローレベルとなる。このとき、センシング動作時間は、放電部分のトランジスタN1,N2,N3のコンダクタンス及び出力ノードVOUT、VOUTBを構成するトランジスタN1,N2,P1,P2,P3,P4のキャパシタンスに依存する。放電部分のコンダクタンスが高いほど、すなわち、nMOSFETN1,N2,N3のアスペクト比が大きいほど、各トランジスタのドレイン電流が増加する。また出力ノードVOUT、VOUTBを構成するトランジスタのキャパシタンスが小さいほど、すなわち、N1,N2,P1,P2,P3,P4のトランジスタサイズが小さいほど出力容量が小さくなるためセンシング動作時間が短くなる。クロスカップル型センスアンプ回路を構成するトランジスタ数は少ないため、小面積で実装することが可能である。また、直列接続されているトランジスタ数が少ないため、各トランジスタのドレイン-ソース間電圧を確保しやすく、低電圧動作が可能である。しかし、ビット線が出力ノードに接続されているため、ビット線容量が増加し、ビット線チャージに要する時間や消費電力が増加する。図9は従来技術に係るカレントラッチ型センスアンプ回路CLSA:Currentlatchedsenseamplifierの構成を示す回路図である。カレントラッチ型センスアンプ回路は、インバータラッチ回路N1,N2,P1,P2、ビット線BL,BLBの電位をゲート入力とするnMOSFETN3,N4、SAE信号としてハイレベルを入力したときにセンシング動作を行うためのnMOSFETN5、出力ノードを充電するためのプリチャージ動作用pMOSFETP3,P4によって構成される。SAE信号としてローレベル信号が印加されているとき、pMOSFETP3,P4が導通する。また、nMOSFETN5が非導通状態となる。そのため、出力ノードVOUT,VOUTBは電源電圧VDDにより充電される。SAE信号としてハイレベル信号が印加されているときは、カレントラッチ型センスアンプは差動増幅器として動作する。このとき、ビット線BLとBLBの電位差がそれぞれ出力ノードVOUTとVOUTBに伝搬される。出力ノードVOUTとVOUTBの間に微小な電位差が生じると、インバータラッチ回路構成のポジティブフィードバックが動作する。このとき、インバータラッチ回路構成のトランジスタが出力ノードVOUTとVOUTBの電位差を電源電圧VDDもしくは0Vにフルスイングするまで増幅させる。カレントラッチ型センスアンプ回路を構成するトランジスタ数はクロスカップル型センスアンプ回路より多い。さらに、無負荷状態における出力ノードの容量がクロスカップル型センスアンプ回路より大きいため、センシング動作はクロスカップル型センスアンプ回路より遅い。しかし、ビット線がnMOSFETN3,N4のゲート端子に接続されているため、pMOSFETを通じてビット線と出力ノードが接続されるクロスカップル型センスアンプ回路よりビット線容量が小さい。図10は従来技術に係るカレントミラー型センスアンプ回路CMSA:Currentmirrorsenseamplifierの構成を示す回路図である。カレントミラー型センスアンプ回路は、インバータラッチ回路により信号増幅を行うクロスカップル型センスアンプ、カレントラッチ型センスアンプと異なり、電流比較により信号増幅を行う。カレントミラー型センサアンプ回路においては、nMOSFETN1,N2,N3,N4のゲート端子に、ビット線を接続する。また、pMOSFETP1,P2,P3,P4はカレントミラー構成となっている。カレントミラー型センサアンプ回路では回路に流れる電流の大きさを比較することによって入力電圧を判定する。SAE信号としてローレベル信号が印加されているとき、プリチャージ動作用pMOSFETP5,P6が導通する。このとき、nMOSFETN5が非導通状態である。そのため、出力ノードVOUT,VOUTBが電源電圧VDDにより充電される。一方、SAE信号としてハイレベル信号が印加されると、ビット線BLとBLBの電位に応じた電流が、nMOSFETN1,N2,N3,N4を流れる。これらの電流は、カレントミラー構成のpMOSFETP1,P2,P3,P4によって比較される。この電流量の差が、nMOSFETとpMOSFETのドレイン-ソース間電圧として現れることによって、出力ノードVOUT,VOUTBの電位はそれぞれハイレベル又はローレベルとなる。カレントミラー型センサアンプ回路では、SAE信号としてハイレベル信号が印加されているときは定常的に電流を消費し続ける。そのため消費電力が大きい。また、カレントミラー型センサアンプ回路では、カレントミラー部が飽和領域で動作する必要がある。従って、カレントミラー回路が線形領域で動作するような低電源電圧では正常に動作することができない。上述のように、MOSFETのサブスレッショルド領域動作は消費電力を削減する方法として有効である。しかしながら、MOSFETのサブスレッショルド領域動作は、動作速度が低速である。そのため、低速動作を前提としたアプリケーションに対してのみ用いることが可能である。従って、従来回路をサブスレッショルド領域で動作させた場合、その適用可能なアプリケーションは限定されるという問題点があった。本発明の目的は以上の問題点を解決し、より多くのアプリケーションに適用可能とするために、可能な限り消費電力を増加させずに高速化できるセンスアンプ回路を提供することにある。第1の発明に係るセンスアンプ回路は、2個のインバータをクロスカップルで接続してなるラッチ回路と、ビット線と上記ラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作するための2個のプリチャージ用トランジスタとを備えたクロスカップル型センスアンプ回路において、上記各プリチャージ用トランジスタの基板-ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することを特徴とする。上記センスアンプ回路において、上記各プリチャージ用トランジスタ毎に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備えたことを特徴とする。また、上記センスアンプ回路において、上記各インバータ回路はpMOSFETとnMOSFETとを備えて構成され、上記nMOSFETのソース端子は接地されたことを特徴とする。さらに、上記センスアンプ回路において、上記各インバータ回路はpMOSFETとnMOSFETとを備えて構成され、上記nMOSFETのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記nMOSFETを介して上記出力ノードに流れる基板リーク電流を再利用することを特徴とする。第2の発明に係るセンスアンプ回路は、2個のインバータをクロスカップルで接続してなるラッチ回路と、電源電圧と上記ラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作するための2個のプリチャージ用トランジスタとを備えたカレントラッチ型センスアンプ回路において、上記各プリチャージ用トランジスタの基板-ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することを特徴とする。上記センスアンプ回路において、上記各プリチャージ用トランジスタ毎に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備えたことを特徴とする。また、上記センスアンプ回路において、上記各インバータ回路はpMOSFETとnMOSFETとを備えて構成され、上記nMOSFETのソース端子は接地されたことを特徴とする。さらに、上記センスアンプ回路において、上記各インバータ回路はpMOSFETとnMOSFETとを備えて構成され、上記nMOSFETのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記nMOSFETを介して上記出力ノードに流れる基板リーク電流を再利用することを特徴とする。本発明に係るセンスアンプ回路によれば、上記各プリチャージ用トランジスタの基板-ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することができる。また、上記各プリチャージ用トランジスタ毎に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備え、上記各インバータ回路のnMOSFETのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記nMOSFETを介して上記出力ノードに流れる基板リーク電流を再利用することにより、消費電力を大幅に軽減できる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。上述のように、プリチャージ動作が低速であると、再び増幅動作が可能になるまでに時間がかかるという問題点があった。従って、プリチャージ動作を高速化することは、SRAM回路のデータ読み出し動作の高速化につながる。そこで、本発明に係る実施形態では、2個のCMOSインバータをクロスカップルで接続してなるラッチ回路を備えたセンスアンプ回路において、基板バイアス制御を用いたセンスアンプ回路を提案する。実施形態に係るセンスアンプ回路では、プリチャージ動作時にプリチャージを担うMOSFETの基板電位を制御することによって、プリチャージ動作時間を向上させることを特徴としている。まず、MOSFETの基板バイアス効果を用いたプリチャージ動作高速化手法とその問題点について以下に説明する。センスアンプ回路によってSRAMセルのデータを増幅しデータ読み出しを行う際、アプリケーションにより要求されるタイミング以内に、センシングからプリチャージまでの一連の動作を終了させる必要がある。要求されるタイミング以内にプリチャージが終了しない場合、次のセンシング動作が正常に行われない。クロスカップル型センスアンプ回路では、出力ノード電位がビット線の電位に等しい状態において、センシング動作を開始する必要がある。しかし、センシング動作がプリチャージ動作完了前に行われると、出力ノードに生じる電位差は通常よりも小さくなる。この微小な電位を増幅するためには、より多くのセンシング動作時間を要する。また、カレントラッチ型センサアンプ回路では、センシング動作が開始する前に出力ノード電位を電源電圧VDDに充電する必要がある。しかし、プリチャージ動作が完了する前にセンシング動作を開始すると、カレントラッチ型センサアンプ回路ではセンシング動作が正常に行われない可能性がある。このように、センスアンプ回路の動作安定性は、プリチャージ動作速度によって左右される。従って、SRAM回路の読み出し動作安定性を改善するためには、センスアンプ回路のプリチャージ動作速度の高速化が不可欠である。プリチャージ動作を高速化するためには、プリチャージ動作を担うMOSFETの駆動力を増加させる必要がある。MOSFETの駆動力を増加させる方法として、電圧VGS,VDSを増加させる、もしくは、しきい値電圧を減少させるといった方法がある。プリチャージを担うMOSFETは、pMOSFETであるため、電圧VGS,VDSを増加させるためには、ソース電位を高くする必要がある。従って、電源電圧を高くする必要があり、サブスレッショルド領域動作には適さない。そこで、しきい値電圧を減少させる方法として、MOSFETの基板バイアス効果を利用してしきい値電圧を制御する手法がある。プリチャージ動作を担うMOSFETのしきい値電圧を低下させることによって、プリチャージ動作を高速化することが可能である。MOSFETの基板-ソース間電圧VBSをΔVBSだけ変化させたときのしきい値電圧VTHの変化量ΔVTHは次式で表される。ここで、εsiはシリコンの誘電率、qは電気素量、Naはアクセプタ濃度、ψBはフェルミポテンシャルと真性ポテンシャルの差である。式1より、基板-ソース間電圧VBSを制御することによって、しきい値電圧を制御することが可能である。しきい値電圧を低下させるためには、基板-ソース間に負の電圧を印加すればよい。このときのバイアス方法を順方向バイアスという。図11は本発明の基本実施形態に係る動的基板バイアスを用いたクロスカップル型センスアンプの構成を示す回路図であり、図12は本発明の基本実施形態に係る動的基板バイアスを用いたカレントラッチ型センスアンプの構成を示す回路図である。これらの回路では、出力ノードをプリチャージするpMOSFETP3,P4の基板電位VBODYを制御することでしきい値電圧を低下させ、プリチャージ動作を高速化することができる。なお、図11及び図12において、pMOSFETP3,P4の基板端子をそれぞれP3B,P4Bとしている。次いで、基板バイアス効果を用いた際の問題点について以下に説明する。順方向バイアス電圧を基板-ソース間に印加すると、基板リーク電流が発生する。図13は順方向バイアス時におけるpMOSFETの断面図である。図13から明らかなように、pMOSFETの基板-ソース間に負の電圧を印加したとき、MOSFET内のpn接合部が順方向にバイアスされる。このとき、pn接合部はダイオード素子として動作する。pn接合部がダイオード素子として動作した結果、ソース端子から基板に対して基板リーク電流が流れる。基板リーク電流Isubは次式で表される。ここで、Ai、Biはイオン化定数、VDsatはMOSFETの飽和電圧、tOXは酸化膜の厚さ、εOXは酸化膜の誘電率、Xjは接合深さである。MOSFETの飽和電圧VDsatは次式で表される。基板-ソース間電圧VBSが増加することにより、しきい値電圧VTHは減少し、ドレイン電流IDは増加する。さらに、基板-ソース間電圧VBSが増加することでと、基板リーク電流Isubは指数関数的に増加する。従って、基板バイアス制御を用いることによって、センスアンプ回路のプリチャージ動作を高速化することができるが、同時に基板リーク電流の上昇を招くため消費電力が増加する。以上の問題点を解決するための実施形態に係るセンスアンプ回路、すなわち、消費電力を増加させることなく、プリチャージ動作を高速化させたセンスアンプ回路について以下に説明する。図14は本実施形態において基板リーク電流を出力容量の充電に利用する回路の構成を示す回路図である。図14において、出力ノードのプリチャージを担うトランジスタP3の基板端子には、CMOSインバータ11N1,P1の出力ノードが接続されている。また、CMOSインバータ11のnMOSFETN1のソース端子は、pMOSFETP3のドレイン端子に接続されている。また、CMOSインバータ11の入力端子にはSAE信号の反転信号であるSAEB信号が入力されている。センスアンプ回路のセンシング動作時、SAE信号はハイレベルである、従って、CMOSインバータ11にはローレベル信号が入力される。このとき、CMOSインバータ11を構成するpMOSFETP1が導通する。その結果、pMOSFETP3の基板電位は電源電圧VDDとなる。この状態において、基板-ソース間電圧VBSは0Vであるため、しきい値電圧VTHの値に変化はない。一方、センスアンプ回路のプリチャージ動作時、SAE信号としてローレベル信号が入力される。このとき、CMOSインバータ11を構成するnMOSFETN1が導通する。その結果、pMOSFETP3の基板電位はソース端子と同電位となる。この状態において、基板-ソース間電圧VBSは負であるため、pMOSFETP3のしきい値電圧の値が低下する。しきい値電圧VTHが低下することによって、出力ノードのプリチャージが行われる。図14において、矢印は、プリチャージ時に流れる電流を示している。センスアンプ回路による出力容量のプリチャージ動作は、pMOSFETP3のドレイン電流Idp3によって行われる。本実施形態に係る回路では、基板バイアス効果を用いているため、pMOSFETP3の基板基板端子P3Bから基板リーク電流Ileakが流れる。この基板リーク電流Ileakを、nMOSFETN1を介して出力ノードの充電に利用しているため、基板リーク電流Ileakによる消費電流の増加を抑えることが可能である。次いで、動的基板バイアス制御を用いたセンスアンプ回路、すなわち、消費電力を増加させることなく、プリチャージ動作を高速化させたセンスアンプ回路について以下に説明する。当該回路では、MOSFETの基板バイアス制御を用いながらも、基板リーク電流Ileakによって消費電力が増加することがないことを特徴としている。図15は本発明の第1の実施形態に係る動的基板バイアスを用いたクロスカップル型センスアンプ回路の構成を示す回路図である。図15において、第1の実施形態に係るセンスアンプ回路は、従来技術に係る図8のセンスアンプ回路に比較してCMOSインバータ13,14をさらに備えたことを特徴としている。ここで、ビット線のプリチャージを担うpMOSFETP3,P4の基板端子P3B,P4Bにはそれぞれ、CMOSインバータ13,14N11,N12,P11,P12の各出力ノードが接続されている。また、CMOSインバータのnMOSFETN11,N12の各ソース端子はそれぞれpMOSFETP1,P2の各ドレイン端子に接続されている。CMOSインバータ13,14の入力端子にSAE信号の反転信号SAEB以下、SAEB信号ともいう。が入力される。SAE信号としてハイレベル信号が入力されているとき、CMOSインバータ13,14を構成するpMOSFETP11,P12が導通する。その結果、pMOSFETP3,P4の基板電位は電源電圧VDDとなる。この状態において、基板-ソース間電圧VBSは0Vであるため、しきい値電圧VTHの値に変化はない。一方、SAE信号にローレベル信号が入力されているとき、CMOSインバータ13,14を構成するnMOSFETN11,N12が導通する。その結果、pMOSFETP3,P4の基板電位はソース端子と同電位となる。この状態において、基板-ソース間電圧VBSは負の電圧であるため、pMOSFETP3,P4のしきい値電圧VTHの値が低下する。しきい値電圧VTHが低下することによって、図15のクロスカップル型センスアンプ回路はプリチャージ動作が高速化される。SAE信号としてローレベル信号が入力され、nMOSFETN11,N12が導通している状態において、基板電位はプリチャージされる出力ノードVOUT,VOUTBの電位と等しくなる。プリチャージ動作が進行すると各nMOSFETN11,N12のゲート-ソース間電圧が低下する。各nMOSFETN11,N12のゲート-ソース間電圧が低下することによって、nMOSFETN11,N12は非導通状態となる。nMOSFETN11,N12が非導通状態となることによって、プリチャージ動作を担うpMOSFETP3,P4の基板端子P3B,P4Bがフローティング状態となる。この効果によって、pMOSFETP3,P4の基板端子P3B,P4Bに対する順方向バイアスを維持した状態でプリチャージ動作を行うことができる。以上説明したように、本実施形態によれば、プリチャージ動作速度の向上が実現できる。動的基板バイアス制御を用いたクロスカップル型センスアンプ回路は、ビット線から基板リーク電流が流れ、出力容量の充電に用いられる。それによりビット線の電位が下がり、出力容量の充電が遅くなる。図16は本発明の第2の実施形態に係る動的基板バイアスを用いたカレントラッチ型センスアンプ回路の構成を示す回路図である。図16において、第2の実施形態に係るセンスアンプ回路は、従来技術に係る図9のセンスアンプ回路に比較してCMOSインバータ13,14をさらに備えたことを特徴としている。ここで、図15と同様に、プリチャージを担うpMOSFETP3,P4の基板端子P3B,P4Bにはそれぞれ、CMOSインバータ13,14N11,N12,P11,P12の各出力ノードが接続されている。また、CMOSインバータ13,14の各nMOSFETN11,N12のソース端子はそれぞれpMOSFETP3,P4の各ドレイン端子に接続されている。CMOSインバータ13,14の入力端子にSAE信号の反転信号SAEBが入力されている。SAE信号としてハイレベル信号が入力されているとき、CMOSインバータ13,14を構成するpMOSFETP11,P12が導通する。その結果、pMOSFETP3,P4の基板電位は電源電圧VDDとなる。この状態において、基板-ソース間電圧VBSは0Vであるため、しきい値電圧VTHの値に変化はない。一方、SAE信号としてローレベル信号が入力されているとき、CMOSインバータ13,14を構成するnMOSFETN11,N12が導通する。その結果、pMOSFETP3,P4の基板電位はソース端子と同電位となる。この状態において、基板-ソース間電圧VBSは負の電圧であるため、pMOSFETP3,P4のしきい値電圧VTHの値が低下する。しきい値電圧VTHが低下することによって、図16のカレントラッチ型センスアンプ回路はプリチャージ動作が高速化される。SAE信号としてローレベル信号が入力され、nMOSFETN11,N12が導通している状態において、基板電位はプリチャージされる出力ノードVOUT,VOUTBの電位と等しくなる。プリチャージ動作が進行するとnMOSFETN11,N12のゲート-ソース間電圧が低下する。nMOSFETN11,N12のゲート-ソース間電圧が低下することによって、nMOSFETN11,N12は非導通状態となる。nMOSFETN11,N12が非導通状態となることによって、プリチャージ動作を担うpMOSFETP3,P4の基板端子P3B,P4Bがフローティング状態となる。この効果によって、pMOSFETP3,P4の基板端子P3B,P4Bに対する順方向バイアスを維持した状態でプリチャージ動作を行うことができる。以上説明したように、本実施形態によれば、プリチャージ動作速度の向上が実現できる。動的基板バイアス制御を用いたカレントラッチ型センスアンプ回路は、動的基板バイアス制御を用いたクロスカップル型センスアンプ回路と異なり、基板リーク電流は電源から流れ、出力容量の充電に用いられる。従って、プリチャージ動作時間に悪影響はない。従来技術に係るセンスアンプ回路において基板バイアス効果を適用すると、基板リーク電流により消費電力が増加する。しかし、第1及び第2の実施形態に係るセンスアンプ回路では、CMOSインバータを構成するnMOSFETを通じて基板リーク電流を出力ノードの充電に利用しているため、基板リーク電流による消費電流の増加を抑えることが可能である。さらに、第1及び第2の実施形態に係るセンスアンプ回路の動作特性をSPICEシミュレーションによって評価した。評価回路は以下の4つのセンスアンプ回路に加えて、a従来技術に係るクロスカップル型センスアンプ回路図8、b従来技術に係るカレントラッチ型センスアンプ回路図9、c第1の実施形態に係るクロスカップル型センスアンプ回路図15d第2の実施形態に係るカレントラッチ型センスアンプ回路図16基板リーク電流を出力容量の充電に利用することによる消費電流削減の効果を確認するため、図17及び図18に示す基板リーク電流を再利用しないクロスカップル型センスアンプ回路第3の実施形態及びカレントラッチ型センスアンプ回路第4の実施形態についてもシミュレーションを行った。図17は本発明の第3の実施形態に係る基板リーク電流を再利用しないクロスカップル型センスアンプ回路の構成を示す回路図であり、図18は本発明の第4の実施形態に係る基板リーク電流を再利用しないカレントラッチ型センスアンプ回路の構成を示す回路図である。図17の第3の実施形態に係るセンスアンプ回路は、図15のセンスアンプ回路に比較して、CMOSインバータ13,14のnMOSFETN11,N12の各ソース端子をそのまま接地したことを特徴としている。また、図18の第4の実施形態に係るセンスアンプ回路は、図16のセンスアンプ回路に比較して、CMOSインバータ13,14のnMOSFETN11,N12の各ソース端子をそのまま接地したことを特徴としている。これらの第3及び第4の実施形態に係るセンスアンプ回路では、消費電流の軽減は少ないものの、プリチャージを高速化できることを特徴としている。シミュレーションに用いた試作センスアンプ回路の使用プロセスは0.35μmの標準CMOSプロセスである。また、電源電圧VDDは0.5V、ビット線容量は150fFとした。素子サイズは第1~第4の実施形態に係るセンスアンプ回路のnMOSFETN11,N12のみゲート幅W,ゲート長L=0.4μm,5μmとし、その他のMOSFETはすべてゲート幅W,ゲート長L=5μm,5μmとした。図19Aは第1の実施形態に係るクロスカップル型センスアンプ回路の動作波形を示す波形図であり、図19BはそのSAE信号及びSAEB信号を示す波形図である。また、図20Aは第2の実施形態に係るカレントラッチ型センスアンプ回路の動作波形を示す波形図であり、図20BはそのSAE信号及びSAEB信号を示す波形図である。なお、ビット線の放電動作は、実デバイスを模擬するために、6トランジスタ型SRAMセルを接続して評価した。図19A、図19B、図20A及び図20Bから明らかなように、SAE信号としてローレベル信号が入力されると基板電位は電源電圧VDDから0Vに変化する。このことから、プリチャージ動作用pMOSFETP3,P4に順方向バイアスが印加されていることが確認できる。また、センスアンプ回路の出力ノードVOUT,VOUTBが充電されると、基板電位が0.25V付近で安定化することが確認できる。これは、pMOSFETP3,P4の基板がフローティング状態となるためである。上述したように、SAEB信号としてハイレベル信号となると、基板電位は再び電源電圧VDDとなる。従って、次のセンシング動作時にはプリチャージを担うpMOSFETP3,P4に基板バイアスは印加されておらず、センシング動作に影響はない。図21は従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間及びセンシング動作時間を示す表である。なお、センシング動作時間はSAE信号が電源電圧VDDの10に増加したときから、センスアンプ回路の出力ノード電位が電源電圧VDDの10に減少するまでの時間とした。また、プリチャージ動作時間は、SAE信号が電源電圧VDDの90に減少したときから、センスアンプ回路の出力ノード電位が電源電圧VDDの90に増加するまでの時間とした。後段の負荷として、センスアンプ回路の出力ノードにはCMOSインバータを1つ接続した。第1及び第2の実施形態に係るセンスアンプ回路と、従来技術に係るセンスアンプ回路で、センシングの動作時間には有意な差が見られなかった。これは、第1及び第2の実施形態に係るセンスアンプ回路がプリチャージの動作時間のみを改善する手法であるためである。第1及び第2の実施形態に係るセンスアンプ回路と、基板リーク電流を再利用しない第3及び第4の実施形態に係るセンスアンプ回路では、動的基板バイアス制御を適用することにより、プリチャージ動作時に、トランジスタのしきい値電圧が低下する。その結果、センスアンプのプリチャージ動作時間が削減された。動的基板バイアス制御を適用することにより、第1及び第2の実施形態に係るセンスアンプ回路は従来技術に係るセンスアンプ回路に比べて動作時間を、クロスカップル型センスアンプ回路では79.9、カレントラッチ型センスアンプ回路では86.9削減することができた。また、基板リーク電流を再利用しない第3及び第4の実施形態に係るセンスアンプ回路は従来技術に係るセンスアンプ回路に比べてプリチャージ動作時間をそれぞれ82.9、90.4削減した。クロスカップル型センスアンプ回路における動作時間削減率は、カレントラッチ型センスアンプ回路における動作時間削減率より小さい。これは2つのセンスアンプ回路において、プリチャージ動作に必要な電荷の供給方法が異なることに起因する。カレントラッチ型センスアンプ回路では、出力ノードのプリチャージ動作に必要な電荷を電源が供給する。一方、クロスカップル型センスアンプ回路では、出力ノードのプリチャージ動作に必要な電荷をビット線が供給する。そのため、基板端子から出力ノードに基板リーク電流が発生することによって、ビット線電位が低下する。このビット線電位の低下によって、プリチャージ動作時間が増加する。また、第1及び第2の実施形態に係るセンスアンプ回路は、基板リーク電流を再利用しない第3及び第4の実施形態に係るセンスアンプ回路に比べてプリチャージ動作時間の削減率が小さい。これは、第1及び第2の実施形態に係るセンスアンプ回路のプリチャージを担うpMOSFETの基板電位が、0Vより高いため、基板-ソース間電圧VBSが基板リーク電流を再利用しない第3及び第4の実施形態に係るセンスアンプ回路に比べて小さいためである。次いで、第1及び第2の実施形態に係るセンスアンプ回路と、従来技術に係るセンスアンプ回路のプリチャージの動作時間のプロセスバラツキ依存性を評価するため、モンテカルロシミュレーションを250回行った。その際、ランダムバラツキガウス分布:とグローバルバラツキ一様分布:0.1V<ΔVTH<0.1V双方を考慮した。なお、SRAMセルにおける読み出し動作のプロセスバラツキ依存性を無視するため、ビット線の充電は理想電圧源によって行った。図22は従来技術に係るクロスカップル型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムであり、図23は第1の実施形態に係るクロスカップル型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムである。また、図24は従来技術に係るカレントラッチ型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムであり、図25は第2の実施形態に係るカレントラッチ型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムである。図26は従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の平均値及び最大値を含むプロセスバラツキ依存性を示す表である。図22~図26から明らかなように、動的基板バイアス制御を適用することによって、プリチャージ動作時間の最大値が、クロスカップル型センスアンプ回路では86.9、カレントラッチ型センスアンプ回路では85.6削減された。次いで、プリチャージ動作時間の電源電圧依存性を評価するため、シミュレーション評価を行った。電源電圧VDDを0.5Vから1.0Vまで変化させたときの各センスアンプのプリチャージ動作時間を評価した。図29は従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の電源電圧依存性を示すグラフであり、図30は従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の電源電圧依存性を示すグラフである。図29は電源電圧0.5Vから0.75V、図30は電源電圧0.75Vから1.0Vまで変化させたグラフである。図29及び図30から明らかなように、電源電圧VDDの値に関わらず、従来技術に係るカレントラッチ型センスアンプ回路は従来技術に係るクロスカップル型センスアンプ回路よりプリチャージ動作時間が長い。しかし、電源電圧VDDが0.5Vから0.7Vの区間では、第2の実施形態に係るカレントラッチ型センスアンプ回路は第1の実施形態に係るクロスカップル型センスアンプ回路よりプリチャージ動作時間が短い。これは、上述のように、出力ノードのプリチャージ動作に必要な電荷をビット線が供給するため、基板端子から出力ノードに基板リーク電流が発生することによって、ビット線電位が低下するためである。電源電圧VDDが0.7V以上の区間では、第1のクロスカップル型センスアンプ回路が第2の実施形態に係るカレントラッチ型センスアンプ回路より高速となる。上述のように、サブスレッショルド領域におけるMOSFETのドレイン電流は、ゲート-ソース間電圧に対し指数関数的に変化する。そのため、ビット線電位の低下によりプリチャージを担うpMOSFETの流すドレイン電流は急激に低下する。また、強反転領域におけるMOSFETのドレイン電流はゲート-ソース間電圧に対し指数関数的には変化しない。そのため、強反転領域では、ビット線電位の低下によるプリチャージを担うpMOSFETの流すドレイン電流の低下がサブスレッショルド領域より小さい。従って、サブスレッショルド領域ではプリチャージを担うpMOSFETのゲート-ソース間電圧が減少しない第2の実施形態に係るカレントラッチ型センスアンプ回路が高速となり、強反転領域ではよりプリチャージ動作の高速なセンスアンプ回路であるクロスカップル型センスアンプ回路をベースとした第1の実施形態に係るクロスカップル型センスアンプ回路が高速となる。次いで、各センスアンプ回路における消費電流を評価した。なお、ビット線の充電は理想電圧源によって行った。最も低速である従来技術に係るカレントラッチ型センスアンプ回路が十分動作できる速度として、プリチャージ動作300μsec、センシング動作50μsec、動作周波数2.85kHzでセンスアンプのセンシング動作及びプリチャージ動作を行い、その平均消費電流を評価した。図27は従来技術及び各実施形態に係るセンスアンプ回路の平均消費電流を示す表である。クロスカップル型センスアンプ回路及びカレントラッチ型センスアンプ回路は、インバータラッチ回路構造を有している。そのため、これらのセンスアンプ回路の動作時における消費電流はセンシング時とプリチャージ時に流れる貫通電流が主である。動的基板バイアス制御を適用することにより、基板電位を制御するためのCMOSインバータ13,14の貫通電流がSAE信号の切り替わりのタイミングで流れる。そのため、SAE信号の遷移時に貫通電流の流れる電流パスが増加する。しかし、個々の電流パスを流れる電流は、出力信号の遷移が早まることで減少する。その結果、第1の実施形態に係るクロスカップル型センスアンプ回路では6.06だけ消費電流が減少し、第2の実施形態に係るカレントラッチ型センスアンプ回路では1.55だけ消費電流が増加した。また、基板リーク電流を再利用しない第3及び第4の実施形態に係るセンスアンプ回路は、プリチャージ時に基板リーク電流が定常的に流れる。そのため、従来技術に係るセンスアンプ回路に比べて、第3の実施形態に係るクロスカップル型センスアンプ回路は8.71倍、第4の実施形態に係るカレントラッチ型センスアンプ回路は13.1倍に消費電流が増加した。第3の実施形態に係るクロスカップル型センスアンプ回路の消費電流増加率は、第4の実施形態に係るカレントラッチ型センスアンプ回路と比べて低い。これは、第4の実施形態に係るカレントラッチ型センスアンプ回路はプリチャージ時に出力ノードVOUT,VOUTBが電源電圧VDDに充電されるのに対し、第3の実施形態に係るクロスカップル型センスアンプ回路は出力ノードVOUT,VOUTBのうち片方が電源電圧VDD、他方が電源電圧VDDより電圧ΔVだけ低い電位に充電されるためである。次いで、電源電圧を0.5Vから1.0Vまで変化させ、消費電力の電源電圧依存性を評価した。シミュレーション条件は消費電流の比較時に同じである。図31は従来技術及び各実施形態に係るセンスアンプ回路の消費電力の電源電圧依存性を示すグラフであり、図32は図31の拡大図である。基板リーク電流を再利用しない第3及び第4の実施形態に係るセンスアンプ回路では、プリチャージ動作時に定常的に流れるため、従来技術に係るセンスアンプ回路に比べて消費電力が増加する。基板リーク電流を再利用しない第3及び第4の実施形態に係るセンスアンプ回路は、従来技術に係るセンスアンプ回路に比べて、クロスカップル型センスアンプ回路は最大87。2倍、カレントラッチ型センスアンプ回路は227倍に消費電力が増加した。第1及び第2の実施形態に係るセンスアンプ回路は基板リーク電流を再利用することによりクロスカップル型センスアンプ回路及びカレントラッチ型センスアンプ回路ともに消費電力の増加を抑えることが可能である。第1及び第2の実施形態に係るセンスアンプ回路は、従来技術に係るセンスアンプ回路に比べて、クロスカップル型センスアンプ回路は最大7.41、カレントラッチ型センスアンプ回路は最大8.24第3及び第4の実施形態に係る消費電力が増加した。第1及び第2の実施形態に係るセンスアンプ回路では、基板リーク電流を再利用することによる消費電力の削減は電源電圧を高めても有効であることが確認できた。さらに、従来技術及び各実施形態に係るセンスアンプ回路について、PD積の比較のシミュレーションを行った。PD積とは、電力Powerと遅延時間Delayの積である。PD積は、回路の動作エネルギーを表す値である。図28は従来技術及び各実施形態に係るセンスアンプ回路のPD積を示す表である。図28から明らかなように、プリチャージ動作時間が改善された結果、第1及び第2の実施形態に係るセンスアンプ回路は従来技術に係るセンスアンプ回路に比べて、クロスカップル型センスアンプ回路では74.3、カレントラッチ型センスアンプ回路では77.3、PD積を削減した。基板リーク電流を再利用しない第3及び第4の実施形態に係るセンスアンプ回路は、プリチャージ動作時間が改善されているが、基板リーク電流により消費電流が増大する。そのため、従来技術に係るセンスアンプ回路と比べて、クロスカップル型センスアンプ回路は2.08倍、カレントラッチ型センスアンプ回路は2.29倍にPD積が増加した。以上説明したように、本実施形態によれば、動的に基板電位を変化させることによりプリチャージ動作速度を向上させたセンスアンプ回路を考案した。第1及び第2の実施形態に係るセンスアンプ回路では、基板バイアス効果を用いたときに生じる基板リーク電流を出力のプリチャージに再利用することにより、消費電力の増加を抑えることができる。ここで、クロスカップル型センスアンプ回路は、基板リーク電流により、ビット線の電位が下がるため、動的基板バイアス制御を適用することによるプリチャージ動作時間の削減効果は、クロスカップル型センスアンプ回路よりカレントラッチ型センスアンプ回路のほうが高い。以上の実施形態において、プリチャージ動作用のトランジスタとして、SAE信号に応答して動作するpMOSFETP3,P4を用いているが、本発明はこれに限らず、SAE信号の反転信号SAEBに応答して動作するnMOSFETを用いてもよい。"