"基板と、不純物ドーピングによって形成されたドレインとソース及びその間のチャンネル領域をそれぞれ有するシリコンフィルム層と、前記チャンネル領域に対応するゲートと、前記ゲートとチャンネルとの間に介在されるゲート絶縁層と、を備える一組のトランジスタと、前記両トランジスタのゲートに共に接続される別途の入力ラインと、前記両トランジスタのうち第1トランジスタのソースと第2トランジスタのドレインとに共に連結される別途の出力ラインと、前記第1トランジスタのドレインに連結される別途の駆動電圧ラインと、前記第2トランジスタのソースに連結される接地ラインと、を備えることを特徴とする半導体素子。前記トランジスタ上に前記トランジスタのゲート、ソース、ドレインに対応するコンタクトホールを有する絶縁層が形成されており、前記絶縁層上に前記入力ライン、出力ライン、駆動電圧ライン及び接地ラインが形成されていることを特徴とする請求項1に記載の半導体素子。前記第1トランジスタ及び第2トランジスタのゲートとその下部のゲート絶縁層とは同じパターンを有することを特徴とする請求項1に記載の半導体素子。前記入力ライン、前記出力ライン、前記駆動電圧ライン及び前記接地ラインは、同一物質より形成されていることを特徴とする請求項1に記載の半導体素子。前記第1トランジスタ及び第2トランジスタの各ゲートの下部の全体領域にシリコンフィルム層のチャンネル領域が形成されていることを特徴とする請求項1に記載の半導体素子。基板と、不純物ドーピングによって形成されたドレインとソース及びその間のチャンネル領域を有するシリコンフィルム層と、前記チャンネル領域に対応するゲート及びゲートの下部に設けられるゲート絶縁層と、を含む第1トランジスタ及び第2トランジスタを備える半導体素子の製造方法において、基板にシリコン物質層を形成する段階と、前記シリコン物質層上にゲート絶縁物質層を形成する段階と、前記ゲート絶縁層上にゲート物質層を形成する段階と、前記ゲート物質層とその下部のゲート絶縁物質層とをパターニングして、前記第1トランジスタ及び第2トランジスタのゲートとその下部のゲート絶縁層とを形成する段階と、前記第1トランジスタのチャンネルと、その両側のソース及びドレインに対応する領域を除外した部分に所定の第1不純物を注入する段階と、前記第2トランジスタのチャンネルと、その両側のソース及びドレインに対応する領域を除外した部分に所定の第2不純物を注入する段階と、前記シリコン物質層をパターニングして、前記第1トランジスタ及び第2トランジスタの各ゲートに覆われたチャンネル領域と各ゲートに覆われていないソース及びドレインとをそれぞれ形成する段階と、前記積層構造物上に絶縁層を形成する段階と、前記積層構造物上の絶縁層上に前記第1トランジスタ及び第2トランジスタのソース、ドレイン及びゲートに電気的に連結される電気的連結部を形成する段階と、を含むことを特徴とする半導体素子の製造方法。前記電気的連結部を形成する段階は、前記絶縁層に前記第1トランジスタ及び第2トランジスタのソース、ドレイン及びゲートに対応するコンタクトホールを形成する段階と、前記絶縁層上に金属物質層を形成した後に、所定パターンでエッチングする段階と、をさらに含むことを特徴とする請求項6に記載の半導体素子の製造方法。前記基板にシリコン物質層を形成する段階は、非晶質シリコンの蒸着段階と、非晶質シリコンの結晶化段階と、をさらに含むことを特徴とする請求項6に記載の半導体素子の製造方法。前記第1不純物はp-型、第2不純物はn-型であることを特徴とする請求項6に記載の半導体素子の製造方法。本発明が解決しようとする技術的課題は、TFTのゲートによって共有されるゲート共通化ラインでの寄生容量の発生原因を除去して寄生容量によってゲート信号の遅延を効果的に防止しすることが可能な多結晶シリコン半導体素子及びその製造方法を提示することである。本発明による半導体素子は、基板と、不純物ドーピングによって形成されたドレインとソース及びその間のチャンネル領域をそれぞれ有するシリコンフィルム層と、前記チャンネル領域に対応するゲートと、前記ゲートとチャンネルとの間に介在されるゲート絶縁層と、を備える一組のCMOSトランジスタと、前記一組のCMOSトランジスタのゲートに共に接続される別途の入力ラインと、前記一組のCMOSトランジスタのうち第1トランジスタのソースと第2トランジスタのドレインとに共に連結される別途の出力ラインと、前記1トランジスタのドレインに連結される別途の駆動電圧ラインと、前記第2トランジスタのソースに連結される接地ラインと、を備える。前記本発明の半導体素子の実施例によれば、前記トランジスタ上に前記トランジスタのゲート、ソース、ドレインに対応するコンタクトホールを有する絶縁層が形成されており、前記絶縁層上に前記入力ライン、出力ライン、駆動電圧ライン及び接地ラインが形成される。また、望ましい実施例によれば、前記第1及び第2トランジスタのゲートとその下部のゲート絶縁層とは同じパターンを有し、入力ライン、出力ライン、駆動電圧ライン及び接地ラインは同じ物質より形成される。また、前記第1及び第2トランジスタの各ゲートの下部の全体領域にシリコンフィルム層のチャンネル領域が形成される。本発明による半導体素子の製造方法によれば、基板と、ドーピングによって形成されたドレインとソース及びその間のチャンネル領域を有するシリコンフィルム層と、前記チャンネル領域に対応するゲート及びゲートの下部に設けられるゲート絶縁層と、を含む第1及び第2トランジスタを備える半導体素子の製造方法において、基板にシリコン物質層を形成する段階と、前記シリコン物質層上にゲート絶縁物質層を形成する段階と、前記ゲート絶縁層上にゲート物質層を形成する段階と、前記ゲート物質層とその下部のゲート絶縁物質層とをパターニングして、前記第1及び第2トランジスタのゲート及びその下部のゲート絶縁層を形成する段階と、前記第1トランジスタのチャンネルとその両側のソース及びドレインに対応する領域を除外した部分に所定の第1不純物を注入する段階と、前記第2トランジスタのチャンネルとその両側のソース及びドレインに対応する領域を除外した部分に所定の第2不純物を注入する段階と、前記シリコン物質層をパターニングして、前記第1及び第2トランジスタの各ゲートに覆われたチャンネル領域と各ゲートに覆われていないソース及びドレインとをそれぞれ形成する段階と、前記積層構造物上に絶縁層を形成する段階と、前記積層構造物上の絶縁層上に前記第1及び第2トランジスタのソース、ドレイン及びゲートに電気的に連結される電気的連結部を形成する段階と、を含む。前記半導体素子の製造方法の電気的連結部を形成する段階は、前記絶縁層に前記第1及び第2トランジスタのソース、ドレイン及びゲートに対応するコンタクトホールを形成する段階と、前記絶縁層上に金属物質層を形成した後に所定パターンとなるようにエッチングする段階と、をさらに含む。また、前記基板にシリコン物質層を形成する段階は、非晶質シリコンの蒸着段階と、非晶質シリコンの結晶化段階と、をさらに含み、望ましくは、前記第1不純物はBp-型、第2不純物はPn-型である。本発明によれば、シリコン物質層は、ゲートの下部のみに局地的に存在し、したがって、寄生キャパシタンスの減少によって信号のRC遅延が抑制されて良好な電気的特性を有するTFT多結晶シリコン半導体素子が得られる。以下、添付された図面を参照しつつ本発明の実施例による半導体素子としてTFT及びその製造方法、並びにそのCMOSトランジスタ化及びその製造方法を詳細に説明する。TFT及びその製造方法本発明によるTFTは、一つの基板上にX-Yマトリックス上に配置されるものとして、例えばAMActiveMatrix-LCDやAM-OLEDに適用される。X-Yマトリックス構造は、図1に示されたように、複数のゲート共通化ラインXoないしXmとソース共通化ラインYoないしYn及びゲート共通化ラインが直交する方向を配置される公知の構造を有し、またこれら共通化ラインの交差部に存在するピクセル領域にTFTと画素電極とが設けられる。ここで、画素電極はOLEDの画素電極になっても良く、LCDの画素電極になっても良い。図2は、1画素領域の拡大図面であって、TFT20、画素電極11、ソース共通化ラインY及びゲート共通化ラインXの配置構造を概略的に示す。図2が示すように、ソース共通化ラインY及びゲート共通化ラインXが垂直に配置されており、これらは絶縁層図示せずによって電気的に分離されている。ゲート共通化ラインXは、交差部に設けられるジャンパーラインXと交差部間のメインラインX’とを備える。これはゲート共通化ラインXを構成するジャンパーラインXとメインラインX’とが別途の過程を通じて形成され、これらは二重長方形とその中の1の長方形内に2本の交差線分が描かれて表示されたコンタクト部を通じて相互連結される。図2で表示されたコンタクト部分は、絶縁層を介した上下要素を電気的に連結するコンタクトホール後述するを有するコンタクト部を表す。ピクセル領域内には、TFT20と画素電極11とが設けられる。TFT20と画素電極11、ソース共通化ラインY及びソース22、そしてゲート共通化ラインXのメインラインX’は、前述したコンタクト部を通じて相互連結されている。ここで注目しなければならない部分は、ゲート共通化ラインが前記のように二つの部分X’,Xに分けられているだけでなく、これはゲート21と別途に形成されているという点である。従来のTFTの場合は、ゲート共通化ライン及びゲートが一つの金属薄膜から得られるため、全体的に一つの本体を形成する。これは、従来TFTの問題点であるゲート共通化ラインの下部のシリコン物質層を除去するためのものである。前記シリコン物質層は、チャンネルを形成するために使われた物質であって、従来の製造方法の工程特徴によってゲート共通化ラインの下部に存在するものであった。しかし、本発明によるTFTは、ゲート共通化ラインに下部のシリコン物質層を有さず、これは後述する本発明による製造方法の特徴に従う。図3は、図2のA-A’線断面図であって、TFT20の積層構造を示す縦断面図である。基板10上にSiO2第1絶縁膜10aが形成されており、その上にpoly-Siによって活性層及びその両端のソース22とドレイン23とを有するシリコンフィルム層が位置する。前記シリコンフィルム層の中央、すなわちチャンネルの上部にはSiO2ゲート絶縁層としての第2絶縁膜10b及びゲート21が積層されている。ゲート21とその下部の第2絶縁膜10bとは同時にパターニングされるため、同じ平面構造を有する。そして、前記積層構造物上には、第1のILDInterLayerDielectricとしてのSiO2第3絶縁膜10cが形成されている。SiO2第3絶縁膜10cで、ソース22に対応する部分にソースコンタクトホール22aが形成されており、その上にソース共通化ラインYが連結されている。前記ソース共通化ラインY上には第2のILDとしてのSiO2第4絶縁層10dが形成されている。前記ドレイン23上には前記SiO2第3絶縁層10c及びSiO2第4絶縁層10dを貫通するドレインコンタクトホール11aが形成されており、ここに画素電極11が連結されている。図4は、図2のB-B’線断面図であって、ゲート及びそれに連結されるゲート共通化ラインの連結構造を示すゲートの縦断面図である。そして、図5は、ゲート共通化ラインの積層構造を示す図2のC-C’線断面図である。図4に示されたように、本発明によるTFTで、ゲート21の下部のみにチャンネル形成のために使われたシリコン物質層が存在し、図5に示されたように、ゲート共通化ラインXの下部には存在していない。チャンネル24にオーバーラップされているゲート21は、ゲート共通化ラインXのメインラインX’の下部にまで延びており、SiO2第3絶縁層10cに形成されるコンタクトホールを通じてゲート共通化ラインXのメインラインX’と接触している。そして、前記ゲート共通化ラインXのメインラインX’上にSiO2第4絶縁層10dが形成されている。図5に示されたように、ソース共通化ラインYは、SiO2第4絶縁層10dを介して形成されており、ソース共通化ラインYが設けられたメインラインX’は、ソース共通化ラインYを越えて形成されるジャンパーラインXによって連結されている。前記のような本発明は、ゲート共通化ラインをゲートとは別途に形成し、したがって、ゲート共通化ラインの下部に残存するシリコンを除去することが可能である。このような構造は、ゲート共通化ラインX’を二つの要素に分離し、ゲートとは別途にそれぞれ形成する構造によって可能になる。以下、添付された図面を参照しつつ本発明によるTFTの製造方法を詳細に説明する。図面で、各図面の左側部分は平面図であり、右側部分は断面図である。図6Aに示されたように、基板10上にCVDChemicalVaporDeposition法によってSiO2第1絶縁層10aを形成する。図6Bに示されたように、SiO2第1絶縁層10aが形成された基板10上にスパッタリングまたはPECVDPlasmaEnhancedChemicalDeposition法によってa-SiamorphousSilicon層を形成する。図6Cに示されたように、エキシマExitedMonomerレーザアニーリング焼鈍によって前記a-Siを結晶化してpoly-Si層を得る。前記アニーリングは、150~300mJ/cm2のエネルギー密度を有する308nmXeClエキシマレーザの1~10回ほどの照射によって行う。図6Dに示されたように、前記poly-Si層上にゲート絶縁層として使われるSiO2第2絶縁層10bを約1000オングストロームほどの厚さにICPInductivelyCoupledPlasma-CVD、PEPlasmaEnhanced-CVD、スパッタリング法によって形成する。図6Eに示されたように、前記SiO2第2絶縁層10b上にゲート21として使われる金属層、例えば、Alアルミニウム層をスパッタリング法によって形成する。図6Fに示されたように、第1マスクM1を利用したドライエッチング法によって前記Al層をエッチングする。前記第1マスクM1は、ゲートの形状に対応するパターンを有する。このようなパターニングによって前記ゲート21がパターニングされ、その下部のゲート絶縁層10bも同じ形状にパターニングされる。これを通じてゲート21に覆われていない部分を通じてpoly-Siが露出される。前記ゲート21の形状は、TFTのチャンネルに重畳される部分と、前述したようにゲート共通化ラインの下部に位置する部分とを有する。図6Gに示されたように、イオンシャワーを通じてゲート21に覆われていない部分を不純物ドーピングし、次いで、308nmXeClエキシマレーザによって活性化する。図6Hに示されたように、第2マスクを利用した乾式エッチング法によって前記ゲートに覆われていないpoly-Siをパターニングして、ソース22とドレイン23とを形成する。前記ゲート21の下部にはpoly-Siが不純物ドーピングされていない状態のままにし、その以後、チャンネルとしての機能を有する。図6Iに示されたように、ICP-CVD、PE-CVD、スパッタリングによって前記積層物上にILDとしてSiO2第3絶縁層10cを約3000オングストロームの厚さに形成する。図6Jに示されたように、第3マスクを利用して前記SiO2第3絶縁層にソースコンタクトホール22a及びゲートコンタクトホール21aを形成する。図6Kに示されたように、図6Jに示された積層構造物上にソース共通化ライン及びゲート共通化ラインを形成する。これは、金属、例えば2000オングストロームの厚さのAl膜のスパッタリング蒸着及び第4マスク図示せずを利用したパターニング過程を含む。ソース共通化ラインYは、ソースコンタクトホール22a上に延びて、その下部のソース22と接触するソース共通化延長部Y’を有する。そして、ゲート共通化ラインXは、ソース共通化ラインYと重畳される部分で断絶されており、前記ゲートコンタクトホール21a上を通過するメインラインX’を有する。図6Lに示されたように、図6Kに示された積層構造物上にICP-CVD、PE-CVD、スパッタリング法によってSiO2第4絶縁層10dを形成する。SiO2第4絶縁層10dを第2のILDとして後述するゲート共通化ラインXのジャンパーラインX’及び画素電極11が形成される層として約3000オングストロームの厚さを有する。図6Mに示されたように、図6Lに示された積層構造物上に導電性物質、例えばITO薄膜を蒸着した後、これをパターニングして画素電極11と前記ソース共通化ラインYとを介して分離されているゲート共通化ラインXの両メインラインX’をコンタクトホールXaを通じて連結するジャンパーラインXを形成することによって完成されたゲート共通化ラインXを得る。CMOSトランジスタ及びその製造方法図7は、CMOSトランジスタの基本的な回路を示す図面である。図7を参照すれば、第1トランジスタ、例えばp-型トランジスタ101と、第2トランジスタ、例えばn-型トランジスタ102とが一つのインバータを構成する。p-型トランジスタ101のソースとn-型トランジスタ102のドレインとが共に出力ラインVoutに連結されており、これらのゲートは入力ラインVinに連結されている。p-型トランジスタ101のドレインには駆動電圧VDDが印加され、n-型トランジスタ102のソースは接地ラインに連結される。このような構造は、CMOSトランジスタの基本的な回路として知られている内容であるので、ここで詳細な説明は省略する。図8は、本発明によるCMOSトランジスタの一部レイアウトを示す概略的な平面図であり、図9は、図8のD-D’線断面図であり、図10は、図8のE-E’線断面図である。図面で、二重長方形とその中の1の長方形内に2本の交差線分が描かれて表示されたコンタクト部分はILD絶縁層を介して、その上下要素を電気的に連結するコンタクトホール20c’部分である。図8及び図9を参照すれば、駆動電圧ラインVDD、接地ラインGround及び出力ラインVoutは、前記ILD層20c設けられたコンタクトホール20c’を通じてpoly-Si層にコンタクトされる。ここで、駆動ラインVDDが接触した部分は、p-型トランジスタ101のドレインであり、接地ラインGroundが接触した部分は、n-型トランジスタ102のソースである。そして、出力ラインVoutが接触する部分は、p-型トランジスタ101のソース及びn-型トランジスタ102のドレインである。前記ラインは、金属、例えばアルミニウムより形成される。また、図8及び10を参照すれば、入力ラインVinは、分岐されてp-型トランジスタ101のゲート31aとn-型トランジスタ102のゲート31bとにSiO2ILD層20cに形成されたコンタクトホール20c’を通じてそれぞれ接続される。前記ゲート31aと入力ラインVinとは、例えばアルミニウムのような金属によって形成される。ここで、注目しなければならない点は、ゲート31a,31bとそれに連結される入力ラインVinとが別個の要素に分離されているという点である。これは、前述したTFTの構造説明と同様に、ゲートの下部に存在するpoly-Siをゲートの下部のみに限定させることによって、寄生容量による問題点を改善する。すなわち、本発明による半導体素子、例えば前述したTFT、CMOSトランジスタは、ゲート共通化ライン、入力ラインのような下部のシリコン物質層を有していない。以下、添付された図面を参照しつつ本発明によるTFTの製造方法を詳細に説明する。図面で、各図面の左側部分は平面図であり、右側部分は断面図である。図11Aに示されたように、基板10上にCVD法によってSiO2第1絶縁層20aを形成する。図11Bに示されたように、SiO2第1絶縁層20aが形成された基板20上にスパッタリングまたはPECVD法によってa-Si層を形成する。図11Cに示されたように、エキシマレーザアニーリングによって前記a-Siを結晶化してpoly-Si層を得る。a-Siのアニーリングは、150~300mJ/cm2のエネルギー密度を有する308nmXeClエキシマレーザの1~10回ほどの照射によって行われうる。図11Dに示されたように、前記poly-Si層上にゲート絶縁層として使われるSiO2第2絶縁層20bを約1000オングストロームほどの厚さにICP-CVD、PE-CVD、スパッタリング法によって形成する。図11Eに示されたように、前記SiO2第2絶縁層20b上にゲート31a,31bとして使われる金属層、例えば、Al層31をスパッタリング法によって形成する。図11Fに示されたように、第1マスクM1aを利用したドライエッチング法によって前記Al層31をエッチングして相互並んだゲート31a,31bを形成する。前記第1マスクM1aは、ゲートの形状に対応するパターンを有する。このようなパターニングによって前記ゲート21がパターニングされ、その下部のゲート絶縁層20bも同じ形状にパターニングされる。これを通じてゲート31a,31bに覆われていない部分を通じてpoly-Siが露出される。図11Gに示されたように、p-型トランジスタが形成される領域をPRPhotoResistマスク41を利用して選択した後、その残りの部分に所定の第1不純物、例えばPを注入不純物ドーピングする。図11Hに示されたように、前記PRマスク41を剥離した後にPを注入した領域を308nmXeClエキシマレーザによって活性化させる。今回は、n-型トランジスタが形成される領域をPRマスク42を利用して選択した後、PRマスク42に覆われていない部分を所定の第2不純物、例えば、B注入ドーピングする。図11Iに示されたように、PRマスク42を剥離する。このような過程を通じて前記両ゲート31a,31bの各周囲にPドーピング領域及びBドーピング領域が形成され、その残りの部分はP及びBが混合ドーピングされた領域であり、このような混合ドーピング領域は後続工程で除去される。図11Jに示されたように、第2マスクM2aを利用したドライエッチング法によって前記量ゲート31a,31bに覆われていないpoly-Siをパターニングして各ゲート31a,31bに対応するpoly-Si32a,32bを得る。各poly-Si32a,32bのそれぞれの両端は、不純物ドーピングされたソース及びドレインである。一方、前記ゲート31a,31bの下部全体にはpoly-Siが不純物ドーピングされていない状態のままにし、その後、ソースとドレインとの間のチャンネルとしての機能を有する。図11Kに示されたように、ICP-CVD、PE-CVD、スパッタリングによって前記積層部上にILDとしてSiO2第3絶縁層20cを約3000オングストロームの厚さに形成する。図11Lに示されたように、第3マスクM3aを利用して前記SiO2第3絶縁層にp-、n-型トランジスタの各ゲート、ソース及びゲートのコンタクトのためのコンタクトホール20c’を多く形成する。図11Mに示されたように、ILD第3絶縁層20c上に入力ラインVin、出力ラインVout、駆動電圧ラインVDD及びグラウンドラインGroundを形成する。これらは金属、例えば2000オングストロームのAl膜のスパッタリング蒸着及び第4マスク図示せずを利用したパターニング過程を含む。入力ラインVin、出力ラインVout、駆動電圧ラインVDD及びグラウンドラインGroundは、当該コンタクトホール20c’を通じて対応する下部積層と電気的に接触される。前記のような本発明の製造工程は、応用素子、例えばCMOSトランジスタの製造工程の一部として含まれ、前述されていない部分は公知の過程に従う。本発明は、図面に示した一実施例を参考として説明したが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。本発明によれば、電気的特性に優れたTFT、CMOSトランジスタなどの半導体素子が得られ、このような本発明は平板ディスプレイ素子、例えばアクティブマトリックスLCDまたはアクティブマトリックスOLED、半導体メモリのようなCMOSトランジスタに適用されうる。"