"複数のスタンダードセルが配置された半導体集積回路装置であって、第1のセル幅を有し、回路を構成するMOSトランジスタが第1のゲート長を有する、第1のスタンダードセルと、前記第1のスタンダードセルと論理が同一であり、かつ、前記第1のセル幅より大きい第2のセル幅を有し、回路を構成するMOSトランジスタが前記第1のゲート長を有する、第2のスタンダードセルと、前記第1および第2のスタンダードセルと論理が同一であり、かつ、前記第2のセル幅を有し、回路を構成するMOSトランジスタのゲートの形状が前記第2のスタンダードセルと異なっている、第3のスタンダードセルとを備え、前記第3のスタンダードセルは、前記第1のゲート長よりも大きい第2のゲート長を有するMOSトランジスタを、少なくとも1つ、含むことを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第3のスタンダードセルは、前記第2のゲート長を有するMOSトランジスタに加えて、前記第1のゲート長を有するMOSトランジスタを含むことを特徴とする半導体集積回路装置。複数のスタンダードセルが配置された半導体集積回路装置であって、第1のセル幅を有し、回路を構成するMOSトランジスタが第1のゲート長を有する、第1のスタンダードセルと、前記第1のスタンダードセルと論理が同一であり、かつ、前記第1のセル幅より大きい第2のセル幅を有し、回路を構成するMOSトランジスタが前記第1のゲート長を有する、第2のスタンダードセルと、前記第1および第2のスタンダードセルと論理が同一であり、かつ、前記第2のセル幅を有し、回路を構成するMOSトランジスタのゲートの形状が前記第2のスタンダードセルと異なっている、第3のスタンダードセルとを備え、前記第3のスタンダードセルは、前記第2のスタンダードセルが有する1個のMOSトランジスタに対応しており、前記第1のゲート長を有し、かつ、直列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタを含むことを特徴とする半導体集積回路装置。請求項1~3のうちいずれか1項記載の半導体集積回路装置において、前記第2および第3のスタンダードセルは、入力端子および出力端子となる複数の端子配線に接続されたビアの位置関係が、同一であることを特徴とする半導体集積回路装置。請求項1~3のうちいずれか1項記載の半導体集積回路装置において、前記第2および第3のスタンダードセルは、入力端子および出力端子となる複数の端子配線が第1の方向に延びており、かつ、前記複数の端子配線の、前記第1の方向に垂直な第2の方向における位置関係が、同一であることを特徴とする半導体集積回路装置。請求項1~3のうちいずれか1項記載の半導体集積回路装置において、前記第1および第2のスタンダードセルは、隣接するゲート同士の間隔、ゲート幅、ゲートの形状、拡散領域の形状、および、ゲートとコンタクトとの位置関係のうち、少なくともいずれか1つが、同一であることを特徴とする半導体集積回路装置。複数のスタンダードセルが配置された半導体集積回路装置であって、第1のセル幅を有し、回路を構成するMOSトランジスタとして、第1のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなる第1の並列トランジスタ群を含む、第1のスタンダードセルと、前記第1のスタンダードセルと論理が同一であり、かつ、前記第1のセル幅を有し、回路を構成するMOSトランジスタとして、前記第1の並列トランジスタ群に対応する第2の並列トランジスタ群を含む、第2のスタンダードセルとを備え、前記第2の並列トランジスタ群は、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなり、前記第1の並列トランジスタ群よりも並列数が少なく、かつ、前記第1のゲート長よりも大きい第2のゲート長を有するMOSトランジスタを、少なくとも1つ、含むを備えることを特徴とする半導体集積回路装置。請求項7記載の半導体集積回路装置において、前記第2の並列トランジスタ群は、前記第2のゲート長を有するMOSトランジスタに加えて、前記第1のゲート長を有するMOSトランジスタを含むことを特徴とする半導体集積回路装置。複数のスタンダードセルが配置された半導体集積回路装置であって、第1のセル幅を有し、回路を構成するMOSトランジスタとして、第1のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなる第1の並列トランジスタ群を含む、第1のスタンダードセルと、前記第1のスタンダードセルと論理が同一であり、かつ、前記第1のセル幅を有し、回路を構成するMOSトランジスタとして、前記第1の並列トランジスタ群に対応する第2の並列トランジスタ群を含む、第2のスタンダードセルとを備え、前記第2の並列トランジスタ群は、直列に接続された2個以上のMOSトランジスタが、並列に接続され、ゲートが共通に接続されており、前記第1の並列トランジスタ群よりも並列数が少なく、かつ、各MOSトランジスタが、前記第1のゲート長を有することを特徴とする半導体集積回路装置。請求項7~9のうちいずれか1項記載の半導体集積回路装置において、前記第1および第2のスタンダードセルは、入力端子および出力端子となる複数の端子配線に接続されたビアの位置関係が、同一であることを特徴とする半導体集積回路装置。請求項7~9のうちいずれか1項記載の半導体集積回路装置において、前記第1および第2のスタンダードセルは、入力端子および出力端子となる複数の端子配線が第1の方向に延びており、かつ、前記複数の端子配線の、前記第1の方向に垂直な第2の方向における位置関係が、同一であることを特徴とする半導体集積回路装置。特許文献1に開示されたスタンダードセルは、ゲート以外のレイアウトを変更することなく、リーク電流を抑制することができるという点で有用である。しかしながら、リーク電流を効果的に抑制するためには、ゲート長を数十程度大きくする必要がある。このため、特許文献1の技術をただ単に用いた場合には、各スタンダードセルにおいて、ゲート長を延長可能な領域を十分に確保しておくために、ゲートと隣接するコンタクトとの間隔を予め最小間隔よりも相当広くとっておく必要がある。これにより、各スタンダードセルのサイズが大きく設計されることになり、このようなスタンダードセルを用いることにより、結果としてチップ面積が大きくなってしまう、という問題が生じる。そこで、本発明は、チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供することを目的とする。本発明の第1態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第1のセル幅を有し、回路を構成するMOSトランジスタが第1のゲート長を有する第1のスタンダードセルと、前記第1のスタンダードセルと論理が同一であり、かつ、前記第1のセル幅より大きい第2のセル幅を有し、回路を構成するMOSトランジスタが前記第1のゲート長を有する第2のスタンダードセルと、前記第1および第2のスタンダードセルと論理が同一であり、かつ、前記第2のセル幅を有し、回路を構成するMOSトランジスタのゲートの形状が、前記第2のスタンダードセルと異なっている第3のスタンダードセルとを備え、前記第3のスタンダードセルは、前記第1のゲート長よりも大きい第2のゲート長を有するMOSトランジスタを少なくとも1つ含む。この第1態様によると、半導体集積回路装置は、論理が同一の第1、第2および第3のスタンダードセルを備えている。第2のスタンダードセルは、第1のスタンダードセルよりセル幅が大きいが、回路を構成するMOSトランジスタのゲート長は第1のスタンダードセルと等しい。第3のスタンダードセルは、第2のスタンダードセルとセル幅が等しいが、回路を構成するMOSトランジスタのゲートの形状が第2のスタンダードセルと異なっている。すなわち、第3のスタンダードセルは、第1および第2のスタンダードセルよりもゲート長が大きいMOSトランジスタを有しており、これにより、第1および第2のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えば、空き領域に隣接した第1のスタンダードセルを第2のスタンダードセルに置き換え、タイミングに余裕があるパスにおける第2のスタンダードセルを第3のスタンダードセルに置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。本発明の第2態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第1のセル幅を有し、回路を構成するMOSトランジスタが第1のゲート長を有する第1のスタンダードセルと、前記第1のスタンダードセルと論理が同一であり、かつ、前記第1のセル幅より大きい第2のセル幅を有し、回路を構成するMOSトランジスタが前記第1のゲート長を有する第2のスタンダードセルと、前記第1および第2のスタンダードセルと論理が同一であり、かつ、前記第2のセル幅を有し、回路を構成するMOSトランジスタのゲートの形状が前記第2のスタンダードセルと異なっている第3のスタンダードセルとを備え、前記第3のスタンダードセルは、前記第2のスタンダードセルが有する1個のMOSトランジスタに対応しており、前記第1のゲート長を有し、かつ、直列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタを含む。この第2態様によると、半導体集積回路装置は、論理が同一の第1、第2および第3のスタンダードセルを備えている。第2のスタンダードセルは、第1のスタンダードセルよりセル幅が大きいが、回路を構成するMOSトランジスタのゲート長は第1のスタンダードセルと等しい。第3のスタンダードセルは、第2のスタンダードセルとセル幅が等しいが、回路を構成するMOSトランジスタのゲートのレイアウト形状が第2のスタンダードセルと異なっている。すなわち、第3のスタンダードセルは、第2のスタンダードセルが有する1個のMOSトランジスタに対応するものであり、第1および第2のスタンダードセルとゲート長が等しく、かつ、直列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタを有している。これにより、第3のスタンダードセルは、ゲート長を大きくした場合と同様に、第1および第2のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えばデザインルールによりゲート長を大きくできないような場合であっても、第1態様と同様に、チップ面積を増加させることなく、リーク電流を抑えることができる。本発明の第3態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第1のセル幅を有し、回路を構成するMOSトランジスタとして、第1のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなる第1の並列トランジスタ群を含む第1のスタンダードセルと、前記第1のスタンダードセルと論理が同一であり、かつ、前記第1のセル幅を有し、回路を構成するMOSトランジスタとして、前記第1の並列トランジスタ群に対応する第2の並列トランジスタ群を含む第2のスタンダードセルとを備え、前記第2の並列トランジスタ群は、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなり、前記第1の並列トランジスタ群よりも並列数が少なく、かつ、前記第1のゲート長よりも大きい第2のゲート長を有するMOSトランジスタを少なくとも1つ含む。この第3態様によると、半導体集積回路装置は、論理が同一の第1および第2のスタンダードセルを備えている。第1のスタンダードセルは、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなる第1の並列トランジスタ群を有している。第2のスタンダードセルは、第1のスタンダードセルとセル幅が等しく、第1の並列トランジスタ群に対応する第2の並列トランジスタ群を有している。この第2の並列トランジスタ群は、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなり、第1の並列トランジスタ群よりも並列数が少なく、かつ、ゲート長が第1の並列トランジスタ群よりも大きいMOSトランジスタを少なくとも1つ有している。これにより、第2のスタンダードセルは、第1のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えば、タイミングに余裕があるパスにおける第1のスタンダードセルを第2のスタンダードセルに置き換えることによって、チップ面積を増加させることなく、効率良くリーク電流を抑制することができる。本発明の第4態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第1のセル幅を有し、回路を構成するMOSトランジスタとして、第1のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなる第1の並列トランジスタ群を含む第1のスタンダードセルと、前記第1のスタンダードセルと論理が同一であり、かつ、前記第1のセル幅を有し、回路を構成するMOSトランジスタとして、前記第1の並列トランジスタ群に対応する第2の並列トランジスタ群を含む第2のスタンダードセルとを備え、前記第2の並列トランジスタ群は、直列に接続された2個以上のMOSトランジスタが、並列に接続され、ゲートが共通に接続されており、前記第1の並列トランジスタ群よりも並列数が少なく、かつ、各MOSトランジスタが前記第1のゲート長を有する。この第4態様によると、半導体集積回路装置は、論理が同一の第1および第2のスタンダードセルを備えている。第1のスタンダードセルは、並列に接続され、ゲートが共通に接続された2個以上のMOSトランジスタからなる第1の並列トランジスタ群を有している。第2のスタンダードセルは、第1のスタンダードセルとセル幅が等しく、第1の並列トランジスタ群に対応する第2の並列トランジスタ群を有している。この第2の並列トランジスタ群は、直列に接続された2個以上のMOSトランジスタが、並列に接続され、ゲートが共通に接続されており、第1の並列トランジスタ群よりも並列数が少なく、かつ、ゲート長が第1の並列トランジスタ群と等しい。これにより、ゲート長を大きくした場合と同様に、第2のスタンダードセルは、第1のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えばデザインルールによりゲート長を大きくできないような場合であっても、第3態様と同様に、チップ面積を増加させることなく、リーク電流を抑えることができる。本発明によると、半導体集積回路装置は、セル幅やゲート長などのレイアウトが適正に調整された複数のスタンダードセルを組み合わせて用いて、レイアウトが生成されているので、チップ面積を増加させることなく、設計の後戻りなく、リーク電流を抑制することができる。次に本発明の実施形態について、図面に基づいて説明する。第1の実施形態図1は第1の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図1において、aのセルA-1、bのセルB-1、およびcのセルC-1は全て同一論理のスタンダードセルであり、ここでは2入力NANDセルの例を示している。図1において、11はMOSトランジスタのゲート、12はコンタクト、13はP型拡散領域、14はN型拡散領域、15は第1層メタル、16は第1層メタルと第2層メタルをつなぐビア、17は第2層メタル、18はNウェル領域を示している。コンタクト12は、ゲートまたは拡散層と第1層メタルとを接続するものである。また、回路要素として、21は電源電位が供給される電源線、22は接地線、23は入力端子IN1となる端子配線、24は入力端子IN2となる端子配線、25は出力端子OUTとなる端子配線である。電源線21および接地線22は第1層メタル15に形成されており、端子配線23,24,25は第2層メタル17に形成されている。また、CLはセル枠を示している。図1aのセルA-1はセル幅W1を有しており、回路を構成するMOSトランジスタのゲート長がL1である。ここではゲート長L1は、デザインルールで規定される最小値であるものとする。すなわちセルA-1は、デザインルールで規定される最小値が優先されてレイアウトされた一般的なスタンダードセルであり、回路の遅延時間が最小になるよう設計されている。また、PMOSトランジスタのゲート幅がWp1、NMOSトランジスタのゲート幅がWn1でレイアウトされている。これに対して、図1bのセルB-1は、ゲート長およびゲート幅がセルA-1と等しく、回路の遅延時間がセルA-1と同一になるよう設計されている。ただし、セルA-1よりもセル幅が広くなっていることが主な違いである。すなわちセルB-1は、W1よりも大きいセル幅W2W2>W1を有しており、回路を構成するMOSトランジスタのゲート長はセルA-1と同じL1であり、PMOSトランジスタのゲート幅がWp1、NMOSトランジスタのゲート幅がWn1である。また、図1の例では、セルA-1とセルB-1は、ゲート幅に加えて、隣接するゲート同士の間隔、ゲートの形状、N型拡散領域およびP型拡散領域の形状、並びに、ゲートとコンタクトとの位置関係が、全て同じになるようレイアウトされている。このようにレイアウトすることによって、レイアウト形状の影響によるMOSトランジスタの特性差をより少なくすることができ、セルA-1、セルB-1の遅延時間を同一にすることができる。ただし、セルA-1、セルB-1の遅延時間を厳密に同一する必要は必ずしもないため、ゲート幅、ゲート間隔、ゲート形状、拡散領域の形状、並びに、ゲートとコンタクトとの位置関係等について、全て同一にする必要は必ずしもない。さらに、図1cのセルC-1は、セルB-1と比べると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するMOSトランジスタのゲート長が大きくなるように設計されている。すなわちセルC-1は、セルB-1と同じセル幅W2を有しており、回路を構成するMOSトランジスタのゲート長は、L1よりも大きいL2L2>L1となっている。また、図1の例では、セルB-1とセルC-1は、端子配線23~25、およびこれらに接続されたビア16の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルB-1とセルC-1の置き換えを、配線のやり直しを招くことなく実行することが可能になる。また図1において、端子配線23~25は図面縦方向Y方向に延びている。この場合、端子配線23~25に関しては、図面縦方向における位置の多少のずれがあっても、例えば第2層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルB-1とセルC-1の置き換えを容易にするためには、端子配線23~25については、図面横方向X方向すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。図2は図1に示したようなスタンダードセルを用いた、半導体集積回路装置のレイアウト設計方法の一例を示すフローチャートである。なお、ここで示すレイアウト設計方法はあくまでも一例であり、他の方法を採用してもかまわない。スタンダードセルライブラリのデータベース41には、図1aに示すセルA-1と同様の特徴を持つ様々な基本回路のセルAが格納されている。スタンダードセルライブラリのデータベース42には、図1bに示すセルB-1と同様の特徴を持つ様々な基本回路のセルBが格納されている。スタンダードセルライブラリのデータベース43には、図1cに示すセルC-1と同様の特徴を持つ様々な基本回路のセルCが格納されている。まず、ステップS101では、データベース41に格納されたセルAを用いて、スタンダードセル配置領域に自動的にセル配置を行う。ステップS102では、配置された各セルAの入出力端子を接続する配線を行う。ここで、ステップS101,S102の配置配線後のスタンダードセル配置領域は、できるだけ隙間がないようにセルAが並べられている。しかしながら、配線が混雑している箇所では、入出力端子の接続配線を通すために隣接するセルAの間隔を空ける必要があり、一般的にスタンダードセル配置領域の10~30程度は空き領域が存在している。この空き領域を活用して、後述するステップS104において、スタンダードセル配置領域の面積を増やすことなく、セルAから面積のより大きいセルBへの置き換えを行う。ステップS103では、局所的にまとまった空き領域がある場合に、セルAの再配置を行い、空き領域を分散させる。これは、空き領域をより効果的に活用し、より多くのセルAをセルBに置き換えることができるようにするとともに、配線経路の変更をできるだけ少なくするためである。ステップS104では、データベース42に格納されたセルBを用いて、空き領域に隣接したセルAをセルBに置き換える。ここで、セルAとセルBの回路遅延時間は同じであるため、セルを置き換えることによるタイミングへの影響はない。ステップS105では、各セルBの入出力端子を接続する配線を行う。ステップS106では、再配置および再配線後の各セルAおよびセルBの消費電力、および電源配線の抵抗によって生じる電圧降下量の計算を行う。ステップS107では、各セルAおよびセルBの遅延時間、セルの入出力端子を接続する配線の抵抗や容量による遅延時間、並びに電圧降下による遅延時間の変動を考慮して、タイミング検証を行う。ステップS108では、ステップS107のタイミング検証の結果を利用して、データベース43に格納されたセルCを用いて、タイミングに余裕があるパスに存在するセルBをセルCに置き換える。これにより、スタンダードセル配置領域の面積を増やすことなく、リーク電流を抑えることができる。図3は図1に示すスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。図3では、スタンダードセル配置領域31の中に、同一論理の3種類のスタンダードセル32,33,34が混在して配置されている。スタンダードセル32,33,34はそれぞれ、図1a,b,cのレイアウトを有している。例えば図2に示すようなレイアウト設計方法で設計した場合、ステップS101において配置されたセルAのうち、空き領域が隣接したセルAがステップS104においてセルBに置き換えられ、さらに、タイミングに余裕のあるパスに存在するセルBがステップS108においてセルCに置き換えられる。この結果、スタンダードセル配置領域31に、セルAスタンダードセル32、セルBスタンダードセル33、セルCスタンダードセル34が混在して配置される。図3に示す半導体集積回路装置では、スタンダードセル配置領域31の面積増加を招くことなく、リーク電流が抑制されている。以上のように本実施形態によると、同一論理のスタンダードセルとして、セル幅やゲート長等のレイアウトが適正に調整されたセルA、セルB、セルCが、半導体集積回路装置に配置される。これにより、チップ面積を増加させることなく、リーク電流を抑制することができる。また、セルBの配置配線後に、設計の後戻りなく、セルCに置き換えることが可能である。他のスタンダードセルの例図4は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図4に示すセルC-2は、図1a~cと同一論理のスタンダードセルであり、2入力NANDセルである。そして、図1bのセルB-1と同じセル幅W2を有しており、回路を構成するMOSトランジスタのゲート長は、PMOSトランジスタ51およびNMOSトランジスタ81はL1であるが、PMOSトランジスタ52およびNMOSトランジスタ82はL1よりも大きいL2となっている。このセルC-2を、例えば上述した図2のフローにおけるステップS108において、セルB-1からの置換に必要に応じて用いることによって、遅延時間の増加とリーク電流の抑制をより細かく調整することが可能になる。図5は図4のセルC-2のレイアウトに対応した回路図である。図5では、図4と共通の構成要素に図4と同一の符号を付している。PMOSトランジスタ51とNMOSトランジスタ81のゲート長はL1であり、オン電流が大きいため、入力端子IN1に入力される信号で回路が動作するときの遅延時間は小さい。一方、PMOSトランジスタ52とNMOSトランジスタ82のゲート長はL2であり、オン電流が小さいため、入力端子IN2に入力される信号で回路が動作するときの遅延時間は、オン電流が小さい分、大きくなってしまう。ただし、NMOSトランジスタ82がオフして回路が停止しているとき、リーク電流は、ゲート長L2が大きい分、より抑制される。このように、高い性能が必要な回路部分とリーク電流を抑制したい回路部分とでゲート長が異なっているスタンダードセルを用いることによって、半導体集積回路装置において、より適正にリーク電流を抑制することができる。第2の実施形態図6は第2の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図6において、aのセルB-2、bのセルC-3は図1に示したセルA-1等と同一論理のスタンダードセルであり、2入力NANDセルである。図6では、図1と共通の構成要素には図1と同一の符号を付しており、ここではその詳細な説明を省略する。図6aのセルB-2は、ゲート長およびゲート幅が図1aのセルA-1と等しく、回路の遅延時間がセルA-1と同一になるよう設計されている。ただし、セルA-1よりもセル幅が広くなっていることが主な違いである。すなわちセルB-2は、W1よりも大きいセル幅W3W3>W1を有しており、回路を構成するMOSトランジスタのゲート長はセルA-1と同じL1であり、PMOSトランジスタ53,54のゲート幅がWp1、NMOSトランジスタのゲート幅がWn1である。また、図6の例では、セルB-2は、ゲート幅に加えて、隣接するゲート同士の間隔、ゲートの形状、N型拡散領域およびP型拡散領域の形状、並びに、ゲートとコンタクトとの位置関係が、全て図1aのセルA-1と同じになるようレイアウトされている。このようにレイアウトすることにより、レイアウト形状の影響によるMOSトランジスタの特性差をより少なくすることができ、セルA-1、セルB-2の遅延時間を同一にすることができる。ただし、セルA-1、セルB-2の遅延時間を厳密に同一する必要は必ずしもないため、ゲート幅、ゲート間隔、ゲート形状、拡散領域の形状、並びに、ゲートとコンタクトとの位置関係等について、全て同一にする必要は必ずしもない。さらに、図6bのセルC-3は、セルB-2と対比すると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するMOSトランジスタが、分割された2個のMOSトランジスタを直列に接続した構成に変更されている。例えば、セルB-2のPMOSトランジスタ53が、セルC-3では、直列に接続され、ゲートが共通に入力端子IN1に接続された2個のPMOSトランジスタ53a,53bに置き換えられている。同様に、PMOSトランジスタ54は2個のPMOSトランジスタ54a,54bに、NMOSトランジスタ83は2個のNMOSトランジスタ83a,83bに、NMOSトランジスタ84は2個のNMOSトランジスタ84a,84bに、それぞれ置き換えられている。ただし、セルC-3は、セルB-2と同じセル幅W3を有しており、各MOSトランジスタのゲート長はセルB-2と同じL1である。これにより、セルB-2とセルC-3は、面積を変えずに置き換えが可能である。図7は図6のセルB-2およびセルC-3のレイアウトに対応した回路図である。図7では、図6と共通の構成要素に図6と同一の符号を付している。図7a,bを対比すると分かるように、セルC-3における、ゲートが共通に接続されたPMOSトランジスタ53a,53bの直列接続が、セルB-2におけるPMOSトランジスタ53に対応している。ここでのMOSトランジスタに対応するとは、スタンダードセルの回路構成上において、当該MOSトランジスタと同一の回路部分を実現している、という意味である。同様に、セルC-3における、ゲートが共通に接続されたPMOSトランジスタ54a,54bの直列接続が、セルB-2におけるPMOSトランジスタ54に対応しており、セルC-3における、ゲートが共通に接続されたNMOSトランジスタ83a,83bの直列接続が、セルB-2におけるNMOSトランジスタ83に対応しており、セルC-3における、ゲートが共通に接続されたNMOSトランジスタ84a,84bの直列接続が、セルB-2におけるNMOSトランジスタ84に対応している。このような回路構成にすることによって、セルC-3は、セルB-2のゲート長L1を2倍にした場合と同程度にリーク電流を抑制することができる。図6に示したようなスタンダードセルを用いて、例えば図2のようなレイアウト設計方法を実行することによって、レイアウト面積の増加を招くことなく、半導体集積回路装置のリーク電流を抑制することができる。さらに、図6のスタンダードセルではゲート長は大きくなっていないので、例えば、デザインルールでゲート長を大きくすることが禁止されており、ゲート長を揃える必要がある場合であっても、ゲート長を大きくした場合と同様に、リーク電流抑制の効果を得ることができる。なお図6において、端子配線23~25は図面縦方向Y方向に延びている。この場合、端子配線23~25に関しては、図面縦方向における位置の多少のずれがあっても、例えば第2層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルB-2とセルC-3の置き換えを容易にするためには、端子配線23~25については、図面横方向X方向すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。また図6では、セルB-2が有するMOSトランジスタを全て、セルC-3において、ゲートが共通に接続された2個のMOSトランジスタの直列接続に置き換えているが、これに限られるものではない。例えば、セルB-2が有するMOSトランジスタの一部のみを置き換えても、リーク電流抑制の効果は得られる。また、セルB-2が有するMOSトランジスタを、ゲートが共通に接続された3個またはそれ以上のMOSトランジスタの直列接続に置き換えてもかまわない。第3の実施形態図8は第3の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図8において、aのセルA-2、bのセルD-1は同一論理のスタンダードセルであり、ここではインバータセルの例を示している。図8において、11はMOSトランジスタのゲート、12はコンタクト、13はP型拡散領域、14はN型拡散領域、15は第1層メタル、16は第1層メタルと第2層メタルをつなぐビア、17は第2層メタル、18はNウェル領域を示している。コンタクト12は、ゲートまたは拡散層と第1層メタルとを接続するものである。また、回路要素として、21は電源電位が供給される電源線、22は接地線、26は入力端子INとなる端子配線、27は出力端子OUTとなる端子配線である。電源線21および接地線22は第1層メタル15に形成されており、端子配線26,27は第2層メタル17に形成されている。また、CLはセル枠を示している。図8aのセルA-2はセル幅W4を有しており、回路を構成するMOSトランジスタのゲート長がL1である。ここではゲート長L1は、デザインルールで規定される最小値であるものとする。すなわちセルA-2は、デザインルールで規定される最小値が優先されてレイアウトされた一般的なスタンダードセルであり、回路の遅延時間が最小になるよう設計されている。そして、4個のPMOSトランジスタ60,61,62,63が並列に接続されており、ゲートが共通に接続されている。また、4個のNMOSトランジスタ90,91,92,93が並列に接続されており、ゲートが共通に接続されている。言いかえると、セルA-2は、PMOSトランジスタとNMOSトランジスタとからなるインバータが4個並列に接続されたレイアウトになっている。これに対して図8bのセルD-1は、セルA-2と比べると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するMOSトランジスタのゲート長が大きくなるように設計されている。すなわちセルD-1は、セルA-2と同じセル幅W4を有しており、回路を構成するMOSトランジスタのゲート長は、L1よりも大きいL2L2>L1となっている。そして、3個のPMOSトランジスタ64,65,66が並列に接続されており、ゲートが共通に接続されている。また、3個のNMOSトランジスタ94,95,96が並列に接続されており、ゲートが共通に接続されている。言いかえると、セルD-1は、セルA-2よりもMOSトランジスタの並列数が少なく、PMOSトランジスタとNMOSトランジスタとからなるインバータが3個並列に接続されたレイアウトになっている。図9は図8のセルA-2およびセルD-1のレイアウトに対応した回路図である。図9では、図8と共通の構成要素に図8と同一の符号を付している。図9a,bを対比すると分かるように、セルD-1における第2の並列トランジスタ群6Bが、セルA-2における第1の並列トランジスタ群6Aに対応している。ここでの並列トランジスタ群に対応するとは、スタンダードセルの回路構成上において、当該並列トランジスタ群と同一の回路部分を実現している、という意味である。そして、セルA-2における第1の並列トランジスタ群6Aは、並列数が4であり、PMOSトランジスタ60,61,62,63のゲート長はL1であるのに対して、セルD-1における第2の並列トランジスタ群6Bは、並列数が3であり、PMOSトランジスタ64,65,66のゲート長はL1よりも大きいL2である。NMOSトランジスタに関しても同様の構成になっている。また、図8の例では、セルA-2とセルD-1は、端子配線26,27、およびこれらに接続されたビア16の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルA-2とセルD-1の置き換えを、配線のやり直しを招くことなく実行することが可能になる。また図8において、端子配線26,27は図面縦方向Y方向に延びている。この場合、端子配線26,27に関しては、図面縦方向における位置の多少のずれがあっても、例えば第2層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルA-2とセルD-1の置き換えを容易にするためには、端子配線26,27については、図面横方向X方向すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。図10は図8に示したようなスタンダードセルを用いた、半導体集積回路装置のレイアウト設計方法の一例を示すフローチャートである。なお、ここで示すレイアウト設計方法はあくまでも一例であり、他の方法を採用してもかまわない。スタンダードセルライブラリのデータベース44には、図8aに示すセルA-2と同様の特徴を持つ様々な基本回路のセルAが格納されている。スタンダードセルライブラリのデータベース45には、図8bに示すセルD-1と同様の特徴を持つ様々な基本回路のセルDが格納されている。まずステップS101では、データベース44に格納されたセルAを用いて、スタンダードセル配置領域に自動的に配置を行う。ステップS102では、配置された各セルAの入出力端子を接続する配線を行う。ステップS106では、配置配線後の各セルAの消費電力、電源配線の抵抗によって生じる電圧降下量の計算を行う。ステップS107では、各セルAの遅延時間および、セルの入出力端子を接続する配線の抵抗や容量による遅延時間、並びに電圧降下による遅延時間の変動を考慮して、タイミング検証を行う。ステップS109では、ステップS107のタイミング検証の結果を利用して、データベース45に格納されたセルDを用いて、タイミングに余裕があるパスに存在するセルAをセルDに置き換える。これにより、スタンダードセル配置領域の面積を増やすことなく、リーク電流を抑えることができる。また、図10のレイアウト設計方法では、第1の実施形態で示した図2のレイアウト設計方法と比して、ステップS103,S104,S105が不要となり、設計時間を短縮することができる。図11は図8に示すスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。図11では、スタンダードセル配置領域31の中に、論理が同一の2種類のスタンダードセル35,36が混在して配置されている。スタンダードセル35,36はそれぞれ、図8a,bのレイアウトを有している。例えば図10に示すようなレイアウト設計方法で設計した場合、ステップS101において配置されたセルAのうち、タイミングに余裕があるパスに存在するセルBがステップS109においてセルDに置き換えられる。この結果、スタンダード配置領域31に、セルAスタンダードセル35、セルDスタンダードセル36が混在して配置される。以上のように本実施形態によると、同一の論理のスタンダードセルとして、MOSトランジスタが並列に接続された回路部分を有し、MOSトランジスタの並列数やゲート長等のレイアウトが適正に調整されたセルA、セルDが、半導体集積回路装置に配置される。これにより、チップ面積を増加させることなく、リーク電流を抑制することができる。また、セルAの配置配線後に、設計の後戻りなく、セルDに置き換えることが可能である。なお、図8および図9の例では、セルA-2が有する並列トランジスタ群について全て、セルD-1において、並列数を少なくし、ゲート長を大きくしているが、これに限られるものではない。例えば、セルA-2が有する並列トランジスタ群のうち、PMOSトランジスタのみについて、並列数を少なくし、ゲート長を大きくしてもかまわない。他のスタンダードセルの例その1図12は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図12に示すセルD-2は、図8a,bと同一論理のスタンダードセルであり、インバータセルである。そして、図8aのセルA-2と同じセル幅W4を有しており、図8bのセルD-1とほぼ同様のレイアウトを有している。すなわち、セルD-2は、セルA-2よりもMOSトランジスタの並列数が少なく、PMOSトランジスタとNMOSトランジスタとからなるインバータが3個並列に接続されたレイアウトになっている。ただし、セルD-2では、トランジスタ64,94のゲート長がL1になっている。すなわち、並列トランジスタ群が、ゲート長がL1よりも大きいL2であるMOSトランジスタ65,66,95,96に加えて、ゲート長がL1と等しいMOSトランジスタ64,94を有している。セルD-2のリーク電流は、並列に接続された3つのインバータそれぞれのリーク電流の合計であり、セルD-2の遅延時間は、並列に接続された3つのインバータのそれぞれのオン電流の合計から決まる。このため、並列トランジスタ群において、ゲート長L1のMOSトランジスタと、L1より大きいゲート長L2のMOSトランジスタの個数を変えることによって、セルD-2のリーク電流および遅延時間を調整することができる。このように、並列トランジスタ群におけるMOSトランジスタのゲート長が個別に調整されたスタンダードセルを用いることによって、半導体集積回路装置において、遅延時間の増加量とリーク電流の抑制量をより細かく調整することができる。他のスタンダードセルの例その2図13は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図13に示すセルD-3は、図8a,bと同一論理のスタンダードセルであり、インバータセルである。そして、図8aのセルA-2と同じセル幅W4を有しており、図8aのセルA-2と同様に、ゲート長L1の4個のPMOSトランジスタ67a,67b,68a,68bと、ゲート長L1の4個のNMOSトランジスタ97a,97b,98a,98bとを備えている。ただし、セルD-3では、直列に接続された2個のPMOSトランジスタ67a,67bと、直列に接続された2個のPMOSトランジスタ68a,68bとが、並列に接続され、ゲートが共通に接続されている。また、直列に接続された2個のNMOSトランジスタ97a,97bと、直列に接続された2個のNMOSトランジスタ98a,98bとが、並列に接続され、ゲートが共通に接続されている。すなわち、セルD-3は、セルA-2よりもMOSトランジスタの並列数が少なくなっており、かつ、1個のMOSトランジスタが、ゲートが共通に接続された2個のMOSトランジスタの直列接続に置き換えられている。並列数を減らしてセル幅を同じにすることによって、セルA-2とセルD-3は、面積を変えずに置き換えが可能である。図14は図13のセルD-3のレイアウトに対応した回路図である。図14では、図13と共通の構成要素に図13と同一の符号を付している。図9aと図14とを対比すると分かるように、セルD-3における第2の並列トランジスタ群6Cが、セルA-2における第1の並列トランジスタ群6Aに対応している。そして、セルA-2における第1の並列トランジスタ群6Aは、並列数が4であるのに対して、セルD-3における第2の並列トランジスタ群6Bは、並列数が2であり、1個のMOSトランジスタに代えて、ゲートが共通に接続された2個のMOSトランジスタの直列接続が配置されている。NMOSトランジスタに関しても同様の構成になっている。このような回路構成にすることによって、セルD-3は、セルA-2のゲート長L1を2倍にして、インバータの並列数を半分にした場合と同程度にリーク電流を抑制することができる。図13に示したようなセルD-3を用いて、例えば図10のようなレイアウト設計方法を実行することによって、レイアウト面積の増加を招くことなく、半導体集積回路装置のリーク電流を抑制することができる。さらに、図13のセルD-3ではゲート長は大きくなっていないので、例えば、デザインルールでゲート長を大きくすることが禁止されており、ゲート長を揃える必要がある場合であっても、ゲート長を大きくした場合と同様に、リーク電流抑制の効果を得ることができる。また、図13の例では、セルA-2とセルD-3は、端子配線26,27、およびこれらに接続されたビア16の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルA-2とセルD-3の置き換えを、配線のやり直しを招くことなく実行することが可能になる。また図13において、端子配線26,27は図面縦方向Y方向に延びている。この場合、端子配線26,27に関しては、図面縦方向における位置の多少のずれがあっても、例えば第2層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルA-2とセルD-3の置き換えを容易にするためには、端子配線26,27については、図面横方向X方向すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。なお、上述した各実施形態は、互いに組み合わせて実行してもよい。例えば、第1の実施形態と第3の実施形態とを組み合わせて実行することによって、タイミングに余裕があるが隣接した空き領域がなくセルCに置き換えることができないセルAを、セルDに置き換えることができる。これにより、リーク電流の抑制効果をより高めることができる。また、第1および第2の実施形態では2入力NANDセルを例にとって説明を行い、第3の実施形態ではインバータセルを例にとって説明を行ったが、これらはあくまでも一例に過ぎず、その他の論理のスタンダードセルについても、上述の各実施形態は同様に適用可能である。"