半導体デバイスであって、その上に回路配路を備えた表面と、前記回路配路に電気的に接続される複数の導電性パッドを含む裏面とを含む第1の基板、前記複数の導電性パッドに電気的に接続され、前記第1の基板に取り付けられる第1の半導体ダイ、その上に回路配路及び複数の導電性パッドを備えた表面を含む第2の基板であって、前記第2の基板の前記表面上の前記回路配路が、前記第2の基板の前記表面上の前記複数の導電性パッドに電気的に接続される、前記第2の基板、前記第2の基板に電気的に接続されかつ取り付けられ、中に複数の基板貫通ビアTSVを含む、第2の半導体ダイ前記TSVを介して前記第2の半導体ダイに電気的に接続され、かつ前記第2の半導体ダイに取り付けられる、第3の半導体ダイ、及び前記第1の基板の前記裏面上の前記複数の導電性パッドを、前記第2の基板の前記表面上の前記複数の導電性パッドに電気的に接続する複数の導体、前記第1の半導体ダイを前記第2の半導体ダイに電気的に接続する第1の接続タイプ、及び前記第3の半導体ダイを前記第2の半導体ダイに電気的に接続する第2の接続タイプ、を含み、前記第1の接続タイプが前記第2のタイプとは異なる、半導体デバイス。請求項1に記載の半導体デバイスであって、前記第1の半導体ダイが第1のメモリタイプを含む第1のメモリダイであり、前記第2の半導体ダイがロジックダイであり、前記第3の半導体ダイが、前記第1のメモリタイプとは異なる第2のメモリタイプを含む第2のメモリダイである、半導体デバイス。請求項1に記載の半導体デバイスであって、前記第1の半導体ダイが、データ幅及び速度を含むシリアル入力/出力I/Oデータアーキテクチャを含む第1のメモリダイであり、前記第2の半導体ダイがマイクロプロセッサであり、前記第3の半導体ダイが、前記第1の半導体ダイより遅い速度及び前記第1の半導体ダイより広いデータ幅を含むデータアーキテクチャを含む第2のメモリダイである、半導体デバイス。請求項1に記載の半導体デバイスであって、前記第2の基板の裏面上にボールグリッドアレイBGAを更に含み、前記BGAがレシービング基板に接続されるように、及びデータを前記第1の半導体ダイ、前記第2の半導体ダイ、及び前記第3の半導体ダイから前記レシービング基板に搬送するように適合される、半導体デバイス。請求項1に記載の半導体デバイスであって、前記第1の半導体ダイを、前記第1の基板の前記表面上の前記回路配路に電気的に接続する複数のボンド配線を更に含む、半導体デバイス。請求項1に記載の半導体デバイスであって、前記第1の基板の前記裏面上の前記複数の導電性パッドを前記第2の基板の前記表面上の前記複数の導電性パッドに電気的に接続する複数の導体が、複数のリフローされたボールグリッドアレイBGA構造である、半導体デバイス。請求項1に記載の半導体デバイスであって、前記第1の半導体ダイが、複数のボンド配線で前記第1の基板の前記表面上の前記回路配路に電気的に接続され、前記第2の半導体ダイが、複数の導電性ピラーで前記第2の基板の前記回路配路に電気的に接続される、半導体デバイス。請求項1に記載の半導体デバイスであって、前記第1の接続タイプが、前記第1の基板上の前記回路配路、前記第1の基板の前記裏面上の前記複数の導電性パッド、前記第2の基板の前記表面上の前記導電性パッド、及び前記第2の基板の前記表面上の前記回路配路を含み、かつ前記第2の接続タイプが前記複数のTSVを含む、半導体デバイス。半導体デバイスであって、第1の基板の表面上の第1の回路配路に電気的に接続される第1の半導体ダイ、第2の基板の表面上の第2の回路配路に電気的に接続される第2の半導体ダイ、及び前記第2の半導体ダイの裏側でビアを介して前記第2の半導体ダイに電気的に接続される第3の半導体ダイ、を含み、前記第1の半導体ダイが、前記第1の基板の前記表面上の前記第1の回路配路を介して延在するデータ経路を介して、及び前記第2の基板の前記表面上の前記第2の回路配路を介して前記第2の半導体ダイに電気的に接続される、半導体デバイス。請求項9に記載の半導体デバイスであって、前記第1の基板の裏面上の導電性パッド、前記第2の基板の前記表面上の導電性パッド、及び前記第1の基板前記裏面上の前記導電性パッドを、前記第2の基板の前記表面上の前記導電性パッドに電気的に接続する電気的接続、を更に含み、前記データ経路が、前記第1の基板の前記裏面上の前記導電性パッドを、前記第2の基板の前記表面上の前記導電性パッドに電気的に接続する電気的接続を介して更に延在する、半導体デバイス。請求項10に記載の半導体デバイスであって、前記第1の半導体ダイ、前記第2の半導体ダイ、及び前記第3の半導体ダイを、レシービング基板に電気的に接続するよう適合される、前記第2の基板の裏面上の複数のボールグリッドアレイBGA接続を更に含む、半導体デバイス。半導体デバイスを形成するための方法であって、第1の半導体ダイを第1の基板の表面に物理的に取り付けること、前記第1の半導体ダイを前記第1の基板の前記表面上の回路配路に電気的に接続することであって、前記回路配路が、前記第1の基板の裏面上の複数の導電性パッドと電気的に接続されること、第2の半導体ダイを第2の基板の表面に物理的に取り付けること、前記第2の半導体ダイを前記第2の基板の前記表面上の回路配路に電気的に接続することであって、前記第2の基板の前記表面上の前記回路配路が、前記第2の基板の表面上の複数の導電性パッドと電気的に接続されること、第3の半導体ダイを前記第2の半導体ダイに物理的に取り付けること、前記第2の半導体ダイ内の複数の基板貫通ビアTSVを介して前記第3の半導体ダイを前記第2の半導体ダイを電気的に取り付けること、及び前記第1の基板の前記裏面上の前記複数の導電性パッドを、前記第2の基板の前記表面上の前記複数の導電性パッドに電気的に接続すること、を含む、方法。単一のフォームファクタにパッケージングされ得るデバイスの数及びタイプの増加により、設計者にはデバイスパッケージのオプションが増え、デバイスに必要とされる面積を減らすことができる。図1は、本教示の一実施例に従ったデバイス10を示し、デバイス10は、各々異なるメモリタイプを提供する2つのメモリダイとロジックダイとを含み得、これらは共にパッケージングされる。他の実施例において、2つ以上のメモリタイプ及び一つ以上のロジックダイが、共にパッケージングされ得ると考えられる。また、このパッケージは、半導体ダイの3つ又はそれ以上の異なるタイプをパッケージングするのに有効であるが、他の実施例において、半導体ダイの2つ又はそれ以上の又は全てが同じタイプであってもよいと考えられる。デバイス10は、1つ又は複数の第1のメモリダイ12、1つの又は複数の第2のメモリダイ14、及び1つ又は複数のロジックダイ16を含み得る。第1のメモリダイ12は、シリアルインタフェースメモリなどの、高速、低密度シリアル入力/出力I/Oデータアーキテクチャを有するメモリタイプを含み得る。第2のメモリダイ14は、一層低い速度及び一層広いデータ幅即ち、高密度、ワイドバスI/Oを有するデータアーキテクチャを有するメモリタイプを含み得る。ロジックダイ16は、マイクロプロセッサなどの半導体ダイを含み得る。一実施例において、第1のメモリダイ12の裏非回路側が、ダイ取り付け材料個別には示していないを用いて第1の基板18の表面に物理的に取り付けられ得る。第1の基板は、印刷回路基板PCB、半導体基板、セラミック基板、テープ自動ボンディングTABテープ構造、又は基板の上及び基板を介する回路配路を有する別の使用可能な基板を含み得る。第1のメモリダイ12の表回路側上のボンドパッド個別には示していないが、その後、ボンド配線20で第1の基板18の表面上の回路配路に接続されるランディングパッド個別には示していないに電気的に接続され得る。別の実施例において、第1のメモリダイ12は、フリップチップ取り付けを用いて第1の基板の表上の回路配路に電気的に接続され得る。封止材料22が、第1のメモリダイ12及び第1の基板18の回路要素を保護するように形成され得る。第1の基板18は、裏面上に複数のパッド24を更に含み、これらは、基板18内の配線を介して基板18の表面上の回路配路に、及びボンド配線20を介して第1のメモリダイ12上の回路要素に、電気的に接続される。デバイス10は、表面上に回路配路を有する第2の基板26を更に含み、この表面は、第2の基板の表面上の複数のパッド28に接続される。この実施例において、ロジックダイ16の表回路側は、フリップチップ方式で第2の基板26の表面に隣接する即ち、面している。例えば、誘電体アンダーフィル32により分離される銅ピラーを含み得る複数の導電性ピラーである、複数の電気的接続30が、ロジックダイを第2の基板の表面に物理的に接続し、ロジックダイ16の回路要素を第2の基板26の表面上の回路配路に電気的に接続する。この実施例において、第2のメモリダイ14の表回路側が、誘電性材料などの材料34をダイ取り付け材料として用いてロジックダイ16の裏非回路側に物理的に取り付けられる。第2のメモリダイ14の表側上の回路要素は、ロジックダイ16内に形成されるシリコン貫通ビアTSV36を用いてロジックダイ16の表側上の回路要素と電気的に接続され得る。別の実施例において、電気的接続だけでなく、物理的接続がZ軸導体を用いて実行され得る。そのため、TSVは、ロジックダイ16の裏から及びロジックダイの表側上の回路要素と電気的に接続するためロジックダイを介して、延在する。第1の基板18は、第1の基板18の裏面上のパッド24に電気的に接続されるボールグリッドアレイBGA38を更に含み得る。第2の基板26の表面上のパッド28は、はんだ又は導電性ペーストなどの導体38、40を用いて第1の基板18の裏面上のパッド24に電気的に接続され得る。図1は、第1の基板パッド24を第2の基板パッド28と電気的に接続するリフロープロセスを実行する前の導体40として及びBGA38としてのはんだの利用を示す。リフロープロセスが終了すると、はんだは、パッド24、28間の開口を充填するよう流れて連続的な導体を形成する。第2の基板パッド28は、基板26の表面上の回路要素に、及び第2の基板26の裏面上の複数の高密度BGA接続42に、電気的に配路され得る。BGA接続42は、完成したデバイスを、例えば、印刷回路基板、マザーボード、システム基板、セラミック基板等のレシービング基板に接続することができる。はんだ38、40のリフロー前に形成され得る、予め形成されたモールド化合物44が、はんだが溶融状態にあるときはんだの流れを所望のエリアから外れないようにすることができる。そのため図1の実施例において、第1のメモリダイ12上の回路要素が、ボンド配線20を用いて第1の基板18上及び第1の基板18内の回路配路に接続される。第1の基板の回路配路は、第1の基板18の裏面上のパッド24に電気的に接続される。BGA接続38、及び電気的接続40は、第1の基板の裏面上のパッド24を第2の基板26の表面上のパッド28に電気的に接続する。パッド28は、第2の基板26の表面上の回路要素に、及び第2の基板26上及び第2の基板26内の回路配路を用いてBGA接続42に、電気的に接続され得る。この導電性データ経路を用いて、データは、第1のメモリダイ12、ロジックダイ16間、及び外部パッケージ位置42へ伝達され得る。図1の実施例において、第1のメモリダイ12とロジックダイ16との間のこの導電性データ経路は、TSV接続36を含まない。更に、第2のメモリダイ14の表側上の回路要素は、例えば、TSV接続36を用いて、ロジックダイ16の表側上の回路要素に接続される。ロジックダイ16の表側からの回路要素は、例えば、銅ピラー30を用いて、第2の基板26の表側上の回路要素に電気的に接続される。第2の基板26上及び第2の基板26内の回路配路は、BGA接続42に及びパッド28に電気的に接続する。この導電性経路を用いて、データは、第2のメモリダイ14、ロジックダイ16間、及び外部パッケージ位置42へ伝達され得る。第1のメモリダイ12は、低密度、高速シリアルI/Oを有するダイを含み得、第2のメモリダイ14は、高密度、低速ワイドI/Oを有するダイを含み得る。BGA接続38は、第1のメモリダイ12及びロジックダイ16間の低密度、高速電気的接続を促進し得、TSV接続36は、第2のメモリダイ14及びロジックダイ16間の高密度、低速電気的接続を促進し得る。銅ピラー30が、小さなピッチを備えて形成され得、そのため、ロジックダイ16及び第2の基板26間及び外部パッケージ位置42への高密度電気的接続を促進し得る。そのため、第1のメモリダイは、第1のメモリタイプに好ましい第1のタイプの電気的接続を用いてロジックダイに電気的に接続され得、一方、第2のメモリダイは、第1のタイプの電気的接続とは異なる、第2のメモリタイプに好ましい第2のタイプの電気的接続を用いてロジックダイに電気的に接続され得る。このデバイスは、チップスケールパッケージフットプリント内にこれら3つのダイを提供し得る。図2は、例えば、印刷回路基板、システム基板、マザーボード、システム基板等のレシービング基板50への取り付け後の図1に類似する構造の断面である。BGA接続42は、レシービング基板50上のパッド52への電気的接続を提供する。図2は更に、はんだリフロープロセスの後の図1のBGA接続38、40から形成される、複数の連続的な電気的接続54も示す。電気的接続54は、第1の基板18の裏面上のパッド24を第2の基板26の表面上のパッド28に電気的に接続する。図1のBGA接続38、40は更に、導電性ペーストなどの別の電気的導電性材料を用いて形成されてもよい。BGA接続42は、図示するようにレシービング基板に接続されるよう、及びデータを第1のダイ12、第2のダイ14及び第3のダイ16からレシービング基板50へ、又は第1のダイ12、第2のダイ14及び第3のダイ16へ、搬送するように適合される。パッケージは、半導体ダイの3つの又はそれ以上の異なるタイプの利用を含み得るが、全てのダイが同じタイプであってもよく、又は2つ又はそれ以上が同じタイプであり1つ又は複数が異なるタイプであってもよいと考えられる。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した一つ又は複数の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることを意図している。