"半導体基板の主面に、前記第1の方向に平行に延在する第1素子分離溝部と前記第1の方向に交差する方向に延在する第2素子分離溝部とが交互に連なってなる素子分離溝に、第1絶縁膜を埋め込んで形成された素子分離領域を複数備え、これら素子分離領域間に、前記第1の素子分離溝部に沿って延在する第1素子形成部と前記第2の素子分離溝部に沿って延在する第2素子形成部とが交互に連なってなる素子形成領域を複数備え、各第1素子形成部は、前記第1の方向に沿って離間して並ぶ所定数の第1半導体ピラーを備え、各第2素子形成部は、第2半導体ピラーを備え、各素子形成領域は、前記第1半導体ピラー及び前記第2半導体ピラーの下部に、その素子形成領域が備える第1半導体ピラー及び第2半導体ピラー間で接続された、不純物拡散層からなる第1のビット線を備え、前記第1半導体ピラー及び前記第2半導体ピラーの上部には上部不純物拡散層を備え、各素子形成領域の前記第2半導体ピラーの上部の上部不純物拡散層に電気的に接続すると共に、前記第1の方向に延在する、前記第1のビット線より低抵抗の第2のビット線を備え、前記第1半導体ピラー及び前記第2半導体ピラーの下部側壁に、第2絶縁膜を介して前記第2の方向に延在するワード線を備えた、ことを特徴とする半導体装置。前記第1のビット線は、前記第2の方向に離間して配置する一対の部分からなることを特徴とする請求項1に記載の半導体装置。前記ワード線は、前記第1の方向に離間して配置する一対の部分からなることを特徴とする請求項1又は2のいずれかに記載の半導体装置。前記第1のビット線は前記半導体基板に不純物を拡散させてなることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記第2のビット線は金属層を含むことを特徴とする請求項1~4のいずれか一項に記載の半導体装置。前記第1半導体ピラーの上部の上部不純物拡散層に電気的に接続するコンタクトプラグを介して接続されたキャパシタを備えたことを特徴とする請求項1~5のいずれか一項に記載の半導体装置。半導体基板の主面に、絶縁膜マスクを用いて、前記第1の方向に平行に延在する第1素子分離溝部と、前記第1の方向に交差する方向に延在する第2素子分離溝部とが交互に連なってなる素子分離溝を前記第2の方向に離間して並ぶように複数形成すると共に、これによって隣接する素子分離溝間に、前記第1の素子分離溝部に沿って延在する第1素子形成部と、前記第2の素子分離溝部に沿って延在する第2素子形成部とが交互に連なってなる半導体プレートを複数形成する工程と、前記素子分離溝の底部に不純物イオンを注入して、前記半導体プレートの下部にその延在する方向に沿って不純物拡散層からなる第1のビット線を形成する工程と、前記素子分離溝に第1絶縁膜を埋め込んで素子分離領域を形成する工程と、前記絶縁膜マスクを介して不純物イオンを注入して前記半導体プレートの上部に上部不純物拡散層を形成する工程と、前記第2の方向に延在するワード線形成用溝を前記第1の方向に離間して並ぶように複数形成し、これによって前記半導体プレートを分離して、各第1素子形成部に所定数の半導体ピラー第1半導体ピラーを形成すると共に各第2素子形成部に半導体ピラー第2半導体ピラーを形成する工程と、前記ワード線形成用溝の下部側壁に第2絶縁膜を介してワード線を形成する工程と、前記ワード線形成用溝内の内壁及び前記ワード線上を覆うように全面に、第3絶縁膜を形成する工程と、前記第2半導体ピラー上の前記第3絶縁膜を除去して、その上面を露出させる工程と、前記第1の方向において隣接する前記第2半導体ピラーの露出された上部不純物拡散層に電気的に接続するように、前記第1の方向に延在する前記第1のビット線より低抵抗の第2のビット線を、前記第2の方向に離間して並ぶように複数形成する工程と、前記第2のビット線上に第4絶縁膜を形成する工程と、前記第4絶縁膜を埋め込むように、全面に第5絶縁膜を堆積する工程と、前記第2半導体ピラーの上方を覆うように前記第2の方向に延在する帯状部が前記第1の方向に離間して複数並ぶマスクを用いて、前記絶縁膜第5絶縁膜及び前記第3絶縁膜をエッチングして、前記第2半導体ピラーの上方に前記第2の方向に延在する第5絶縁膜からなる複数の帯状部が並ぶ分離補助絶縁膜を形成すると共に、前記第1半導体ピラーの上面を一括して露出させる工程と、全面にコンタクトプラグ用導電膜を堆積した後、前記第4絶縁膜の上面より低い上面を有するように前記コンタクトプラグ用導電膜をエッチバックする工程と、全面に、エッチング速度が異なる絶縁膜が隣接するように積層してなる第6絶縁膜を形成する工程であって、前記導電膜の上面及び前記第4絶縁膜の上面を底面としかつ前記分離補助絶縁膜の側壁を側面として前記第2の方向に延在する凹部内に、前記第6絶縁膜を構成する絶縁膜がそれぞれ順に凹部を形成する工程と、前記第6絶縁膜を構成する絶縁膜を最上膜から順に、隣接する絶縁膜に対してエッチング選択性を有する条件でエッチングして、前記第6絶縁膜を構成する絶縁膜からなるマスク部を有するマスク膜を形成する工程と、前記マスク膜を用いてエッチングを行って、前記コンタクトプラグ用導電膜を各第1半導体ピラーごとのコンタクトプラグに分離する工程と、を有することを特徴とする半導体装置の製造方法。前記第1半導体ピラーの所定数がn個であり、前記第6絶縁膜を構成する絶縁膜がn-1層であることを特徴とする請求項7に記載の半導体装置の製造方法。前記第1のビット線を形成する際に前記素子分離溝の底部に注入した不純物を前記半導体プレートの下部へ拡散させ、その後、前記素子分離溝をさらに掘り込むと共にその素子分離溝に前記第1絶縁膜を埋め込んで素子分離領域を形成する工程を行うことにより、前記第1のビット線を前記第2の方向に離間して配置する一対の部分からなるものとする、ことを特徴とする請求項7又は8のいずれかに記載の半導体装置の製造方法。前記第2半導体ピラー上の前記第3絶縁膜を除去してその上面を露出させた後に、その上面から不純物を注入することを特徴とする請求項7~9のいずれか一項に記載の半導体装置の製造方法。前記第6絶縁膜がシリコン酸化膜とシリコン窒化膜を交互に積層してなることを特徴とする請求項7~10のいずれか一項に記載の半導体装置の製造方法。前記コンタクトプラグに接続するキャパシタを形成する工程を有することを特徴とする請求項7~11のいずれか一項に記載の半導体装置の製造方法。半導体ピラーを用いる縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる拡散層の一方がビット線に接続され、他方が記憶素子DRAMにおいてはキャパシタに接続されるのが一般的である。通常、キャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、半導体ピラーの上部に記憶素子が接続され、半導体ピラーの下部にビット線が接続されることになる。しかしながら、半導体ピラーの下部は半導体基板であることから、ここにビット線を形成するためには、半導体基板の内部にビット線を埋め込む必要が生じる。このような埋め込みビット線は、拡散層によって形成することができるが、拡散層を用いた配線は抵抗値が高いため、高速動作の妨げとなるおそれがあった。本発明に係る半導体装置は、半導体基板の主面に、前記第1の方向に平行に延在する第1素子分離溝部と前記第1の方向に交差する方向に延在する第2素子分離溝部とが交互に連なってなる素子分離溝に、第1絶縁膜を埋め込んで形成された素子分離領域を複数備え、これら素子分離領域間に、前記第1の素子分離溝部に沿って延在する第1素子形成部と前記第2の素子分離溝部に沿って延在する第2素子形成部とが交互に連なってなる素子形成領域を複数備え、各第1素子形成部は、前記第1の方向に沿って離間して並ぶ所定数の第1半導体ピラーを備え、各第2素子形成部は、第2半導体ピラーを備え、各素子形成領域は、前記第1半導体ピラー及び前記第2半導体ピラーの下部に、その素子形成領域が備える第1半導体ピラー及び第2半導体ピラー間で接続された、不純物拡散層からなる第1のビット線を備え、前記第1半導体ピラー及び前記第2半導体ピラーの上部には上部不純物拡散層を備え、各素子形成領域の前記第2半導体ピラーの上部の上部不純物拡散層に電気的に接続すると共に、前記第1の方向に延在する、前記第1のビット線より低抵抗の第2のビット線を備え、前記第1半導体ピラー及び前記第2半導体ピラーの下部側壁に、第2絶縁膜を介して前記第2の方向に延在するワード線を備えた、ことを特徴とする。本発明に係る半導体装置によれば、半導体ピラーの下方に位置して、第1の方向に延在すると共に不純物が拡散されてなる第1のビット線の他に、この第1のビット線に電気的に接続する、第1のビット線よりも低抵抗の第2のビット線を有し、従来の拡散層を用いたビット線よりも低抵抗のビット線を有する構成なので、高速動作が可能となる。以下に、本発明を適用した一実施形態である半導体装置及びその製造方法について図面を参照して説明する。同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。以下の実施形態では、実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎない。半導体装置まず、図1A~図1Cに示す本発明を適用した半導体装置の一例である半導体記憶装置DRAMの構造について説明する。なお、図1Aはこの半導体装置100を示す平面レイアウト図、図1Bは図1Aで示す半導体装置100の切断線A-A’による断面図、図1Cは図1Aで示す半導体装置100の切断線B-B’による断面図である。図2は、図1A~図1Cに示す半導体装置100のメモリセル部の一例の回路図を示したものである。この半導体装置100は、最終的にDRAMとして機能させるものであり、各メモリセルはソース又はドレイン領域不純物拡散領域、第1のビット線B1、ドレイン又はソース領域上部不純物拡散領域5、及びゲート電極W8,9を有するMOSトランジスタTrと、キャパシタ27とを有する。この半導体装置100は、半導体基板1を掘り込んで形成された、全体としてX方向第1の方向に延在する複数の素子分離溝と、この素子分離溝に素子分離絶縁膜第1絶縁膜4を埋め込むことによって形成された複数の素子分離領域40と、隣接する素子分離領域40の間に形成された複数の素子形成領域50とを備えている。半導体基板1は、所定濃度の不純物を含有する基板、例えば単結晶のp型シリコン基板からなり、この半導体基板1の面内のうち、素子分離領域40は、STIと呼ばれる領域であり、素子形成領域50は、この素子分離領域40によって絶縁分離された活性領域である。図1Aに示すように、一つの素子形成領域50は、X方向に延在する水平活性領域第1素子形成部50aとX方向から傾斜した傾斜活性領域第2素子形成部50bとの組み合わせを単位活性領域50cとしている。一つの素子形成領域50において、隣接する単位活性領域50cは、Y方向X方向に直交する方向に上下逆転した形状でX方向に繰り返し接続配置されている。したがって、一つの素子形成領域50は、傾斜活性領域50bの中心点を結んだ線A-A’線に相当を中心にしてX方向の一定間隔ごとに、水平活性領域50aが反対側に位置している構成となっている。ここでは、素子形成領域50および同じ平面形状で素子形成領域50に隣接している素子分離領域40をスネークパターンと呼称する。図1Bに示すように、水平活性領域50aには、X方向第1の方向に沿って半導体ピラー第1半導体ピラー1b1baが複数並んで半導体基板1の主面に対して立設している。本実施例では4つの半導体ピラー第1半導体ピラー1b1baが併設されている例を示している。素子形成領域50がスネークパターンとなっているため、図1bに示される断面では4つの半導体ピラー1bが併設されている水平活性領域50aの両側には素子分離領域40を構成する素子分離絶縁膜4が出現する。また、半導体ピラー1bの下方には素子形成領域50の平面視形状に沿って埋め込みビット線第1のビット線B1が配置している。埋め込みビット線B1は、図1Cに示すように、一端が素子分離絶縁膜4に接する不純物拡散層3で構成される。平面視において、一つの素子形成領域50には、Y方向の上下に位置する二つの素子分離絶縁膜4に接して二つの埋め込みビット線B1が配置される構成となるが、一つの埋め込みビット線B1として機能するものである。二つの埋め込みビット線B1はいずれもスネークパターンを有することとなる。埋め込みビット線B1は、図1Aにおける傾斜活性領域50bに設けられる半導体ピラー第2半導体ピラー1bbを介して半導体基板1の上面に設けられる低抵抗の第2のビット線に接続される。第1のビット線はスネークパターンで構成されるが、第2のビット線はX方向に延在する直線パターンで構成される。本実施形態では、この埋め込みビット線第1のビット線B1が一つの素子形成領域50に設けられる各MOSトランジスタ縦型トランジスタTrに共有され、ソース領域不純物拡散領域として機能する。半導体基板1内の埋め込みビット線第1のビット線B1より浅い位置には、X方向第1の方向と直角に交差するY方向第2の方向に延在する溝部ワードゲート線形成用溝が形成されている。この溝部ワード線形成用溝によって、半導体ピラー1bのY方向第2の方向に平行な側面が形成されている。この溝の側壁すなわち、半導体ピラー1bのY方向第2の方向に平行な二つの側面にはゲート絶縁膜7を介して、ゲート電極として機能する一対の埋め込みワード線ワード線Wが形成されている。この埋め込みワード線W8,9はY方向第2の方向に延在すると共にゲート線用溝の開口端すなわち半導体基板1の表面よりも低い位置に上端を有するように形成されている。この縦型トランジスタTrは、ゲート絶縁膜7を介して一対の埋め込みワード線ゲート電極Wが半導体ピラー1bの両側面と対向する、いわゆるダブルゲート構造を有している。したがって、本実施例において、縦型トランジスタを構成する半導体ピラー1bはY方向に対面する二つの側面を素子分離絶縁膜4で囲まれ、X方向に対面する二つの側面をゲート絶縁膜7を介して埋め込みワード線Wで囲まれる構成となっている。また、水平活性領域50aに形成されている4つの半導体ピラー用の埋め込みゲート電極ワード線Wは、埋め込みビット線B1と、キャパシタ27に接続される上部不純物拡散領域5とを導通させるスイッチングトランジスタのゲート電極として機能するものである。一方、傾斜活性領域50bに形成されている一つの半導体ピラー用の埋め込みゲート電極ワード線WBは、埋め込みビット線B1と、半導体基板1の上面に設けられる第2のビット線とを導通させるスイッチングトランジスタのゲート電極として機能するものである。なお、本実施形態ではゲート電極ワード線W及びゲート電極ワード線WBは、2層8,9からなるが、図中の引き出し線は便宜的に符号8で示す層から引き出しているものもある。半導体ピラー1bの上部には、不純物を拡散させることによって上部不純物拡散層5が形成されている。また、ワード線形成用溝部には絶縁膜第3絶縁膜10、11が埋め込まれている。半導体装置100は、図1Aに示すように、4つの半導体ピラー第1半導体ピラーを備え、X方向に延在する水平活性領域50aと1つの半導体ピラー第2半導体ピラーを備える傾斜活性領域50bを単位活性領域50cとしている。傾斜活性領域50bに設けられた半導体ピラーは、スイッチングトランジスタを構成し、埋め込みビット線B1と上部不純物拡散領域5に電気的に接続する第2のビット線B2とを導通させる機能を有する。本実施形態では、水平活性領域50aに4個の半導体ピラーを配置する例を示しているが、4個に限定されるものではない。半導体装置100は、水平活性領域50aにおいて、各縦型トランジスタTrの上部不純物拡散層5とコンタクトプラグ25を介して接続される複数のキャパシタ27を備えている。キャパシタ27は、下部電極膜と容量絶縁膜と上部電極膜とが順に積層されて構成されている。なお、キャパシタ27については、図示した構造以外でもよく、その構造について特に限定されるものではない。この半導体装置100では、上述した縦型トランジスタTrとキャパシタ27とから1つのメモリセルが構成されている。そして、素子形成領域50の面内には、このようなメモリセルが第1及び第2の方向X、Yに亘ってマトリックス状に複数並んで配置されている。なお、上記素子形成領域50には、実際はメモリセルが多数並んで形成されているものの、図1に示す半導体装置1では、これらのメモリセルを全て図示することが困難なことから、便宜上、素子形成領域50内においてメモリセルの数を減らした状態で模式的に示している。従来の不純物拡散層を用いたビット線は高抵抗のため、高速動作を妨げる問題があったが、本発明では、従来と同様の不純物拡散層を用いたビット線第1のビット線B1の他に、ビット線B1に接続されビット線第1のビット線B1よりも低抵抗の第2のビット線B2図2参照を上下に併設して有する構成なので、ビット線の低抵抗化を図って高速動作が可能となる。次に、図1A~図1Cに示す半導体装置100のメモリセル部の回路図を示す図2を用いて、その動作を説明する。各メモリセルは、縦型トランジスタTrとキャパシタ27とを備えている。キャパシタ27は縦型トランジスタTrを介して不純物拡散層からなるビット線第1のビット線B1に接続され、縦型トランジスタはワード線Wにより駆動される。第2のビット線B2は4個のメモリセルごとに1つのビット線用スイッチングTrを介して不純物拡散層からなるビット線第1のビット線B1と接続されている。各ワード線Wをオン状態にすると各ビット線にキャパシタ27から蓄積電荷が流れ、各ビット線の終端に接続された差動アンプにより1、0の判定を行う構成とされている。半導体装置の製造方法次に、本発明を適用した半導体装置の製造方法について図3~図17を参照して説明する。なお、以下の説明では、上記半導体装置100と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。素子分離溝及び不純物拡散領域の形成工程図3Aは平面図を示し、図3Bは図3AのB-B’断面を示している。図4Aおよび図4Bも同じ関係となっている。本発明を適用した半導体装置100の製造方法では、先ず、図3Aおよび図3Bに示すように、半導体基板1を用意し、この半導体基板1上に絶縁膜2を成膜した後、この絶縁膜2にフォトリソグラフィ法とドライエッチング法によって、全体としてX方向第1の方向に延在する複数の開口を有する素子分離領域パターンを形成する。素子分離領域パターンはスネークパターンとする。パターニングした絶縁膜マスク2をマスクとして、ドライエッチング法を用いて半導体基板1にスネークパターンとなる素子分離溝4aすなわち、各素子分離溝4aは、X方向に平行に延在する第1素子分離溝部4aaと、X方向に交差する方向に延在する第2素子分離溝部4abとが交互に連なってなるを形成する。この素子分離溝4aの形成によって、隣接する素子分離溝4aの間に半導体プレート1aが形成される。半導体プレート1aは素子形成領域50を構成する。一つの素子形成領域50は、X方向に延在する水平活性領域50aとX方向から傾斜した傾斜活性領域50bとの組み合わせを単位活性領域50cとしている。一つの素子形成領域50において、隣接する単位活性領域50cは、Y方向X方向に直交する方向に上下逆転した形状でX方向に繰り返し接続配置されている。したがって、一つの素子形成領域50は、傾斜活性領域50bの中心点を結んだ線A-A’線に相当を中心にしてX方向の一定間隔ごとに、水平活性領域50aが反対側に位置している構成となっている。したがって、素子形成領域50は素子分離領域パターンと同じスネークパターンを有することとなる。逆にいえば、素子形成領域50をスネークパターンで構成するために、素子分離領域パターンをスネークパターンとして形成している。本実施例では素子形成領域50をスネークパターンで形成することが必要である。具体的には、例えば、半導体基板1としてp型単結晶シリコン基板を用い、絶縁膜2としてシリコン窒化膜を用い、異方性エッチングによってシリコン基板に素子分離溝を形成し、形成する素子分離溝は例えば、深さ150nm、幅40nmとする。次に、図3Bに示すように、絶縁膜マスク2をマスクとして全面に不純物を注入し、素子分離溝第1の溝部4aの底部に不純物拡散領域3を形成する。具体的には例えば、不純物として砒素を5KeVのエネルギーで注入してn型拡散領域3とする。第1のビット線及び素子分離領域の形成工程次に、熱処理により、図4Bに示すように、素子分離溝4aの底部に注入された不純物を半導体プレート1aの中心側へ拡散させて不純物拡散領域3の幅を拡げる。これにより、半導体プレート1aの下方に二つの拡散層からなるビット線第1のビット線B1を形成する。第1のビット線B1はスネークパターンを有する半導体プレート1aの形状になぞって形成されるので同じスネークパターンを有することとなる。具体的には例えば、ランプアニール法を用いて上記砒素を15nm程度拡散させて拡散層からなるビット線第1のビット線B1を形成する。次に、図4Bに示すように、絶縁膜マスク2をマスクとして、半導体基板1をドライエッチング法によって素子分離溝4aをさらに掘り込み、その素子分離溝4aに第1絶縁膜4を埋め込んで、STIShallowTrenchIsolation素子分離領域40を形成する。この素子分離領域40の形成により、Y方向に隣接する素子分離領域40の間に素子形成領域50が形成される。一つの素子形成領域50は、X方向に延在する水平活性領域第1素子形成部50aとX方向から傾斜した傾斜活性領域第2素子形成部50bとの組み合わせを単位活性領域50cとしている。具体的には例えば、シリコン窒化膜をマスクとしてシリコン基板の素子分離溝を250nmの深さまでさらに掘り込み、シリコン窒化膜を埋め込んでSTI素子分離領域40を形成する。これにより、第1のビット線B1は、図4Bに示すように、一端が素子分離絶縁膜4に接する不純物拡散層3で構成される。平面視において、一つの素子形成領域50には、Y方向の上下に位置する二つの素子分離絶縁膜4に接して二つの不純物拡散層3が配置される構成となる。二つの不純物拡散層3は素子形成領域50の中央で分離されて形成されるが、一つの第1のビット線B1として機能する。二つの不純物拡散層3はいずれもスネークパターンを有することとなる。次に、全面に不純物を注入して、半導体プレート1aの表面に不純物拡散領域上部不純物拡散領域5を形成する。具体的には例えば、不純物としてリンを注入してn型拡散領域5を形成する。ワード線形成用溝の形成工程図5A、図5Cは平面図、図5Bは図5AのA-A’断面図である。次に、図5Aおよび図5Bに示すように、絶縁膜6を全面に成膜し、その絶縁膜6にフォトリソグラフィ法とドライエッチング法によってY方向第2の方向に直線で延在する複数の開口を有するワード線形成用溝パターンを形成する。パターニングした絶縁膜マスク6をマスクとして、半導体プレート1aと第1絶縁膜4とに連通したY方向第2の方向に延在するワード線形成用溝8aをドライエッチング法を用いて形成する。このワード線形成用溝8aの形成により、半導体プレート1aはX方向第1の方向で分離されて、半導体ピラー1bが形成される。ワード線形成用溝8aは、第1のビット線B1を深さ方向に貫通しない深さで形成する。ここで、第1のビット線を貫通する深さで形成してしまうとスネークパターンで延在している第1のビット線が分断され、連続性が失われることとなる。具体的には例えば、絶縁膜として厚さ50nmのシリコン酸化膜を全面に成膜した後、リソグラフィ法とドライエッチング法により幅40nmでスペースが40nmのライン/スペースパターンを有する絶縁膜6のマスクを形成する。その後、絶縁膜6をマスクとしてドライエッチング法によりシリコン基板1をエッチングし、シリコン基板表面からの深さが150nmとなるワード線形成用溝8aを形成する。図5Cは、マスクとして用いた絶縁膜6を透過して見た場合の半導体ピラー1bの配置を示している。一つの素子形成領域50において、水平活性領域50aに形成された4つの半導体ピラー1bは、後の工程で第1のビット線B1とキャパシタとを導通させるためのスイッチング用縦型トランジスタとして機能するキャパシタ半導体ピラー第1半導体ピラー1baとなる。一方、傾斜活性領域50bに形成された1つの半導体ピラー1bは、後の工程で第1のビット線B1と第2のビット線B2とを導通させるためのスイッチング用縦型トランジスタとして機能するビット線半導体ピラー第2半導体ピラー1bbとなる。ゲート絶縁膜及び埋め込みワード線の形成工程図6Aは平面図、図6Bは図6AのA-A’断面図である。次に、図6Bに示すように、ワード線形成用溝8a内にゲート絶縁膜第2絶縁膜7を形成する。さらに、図6Aおよび図6Bに示すように、ワード線形成用溝第2の溝部8aの側壁すなわち、半導体ピラー1bのY方向第2の方向に平行な側面にゲート酸化膜7を介して、埋め込みワード線ワード線Wを形成する。本実施形態では、この埋め込みワード線ワード線Wは半導体ピラー1bのY方向第2の方向に平行な2つの側面に対して形成されて対となる、いわゆるダブルゲート構造を有するものである。具体的には例えば、ワード線形成用溝第2の溝部8aの側面及び底面に熱酸化法により厚さ5nmのゲート酸化膜7を形成する。次に、全面に、CVD法により、窒化チタン膜8を3nm、タングステン膜9を7nm成膜し、ドライエッチング法によりタングステン膜9及び窒化チタン膜8をエッチバックし、サイドウォール状にワード線形成用溝の側面にのみ、ワード線形成用溝の深さよりも低い高さ80nmの埋め込みワード線Wタングステン膜9及び窒化チタン膜8を形成する。これにより、水平活性領域50aに形成された各々のキャパシタ半導体ピラー第1半導体ピラー1baにはDRAMのワード線となる埋め込みワード線Wが形成される。埋め込みワード線Wは、Y方向に配置された複数のキャパシタ半導体ピラー1baからなるスイッチング用縦型トランジスタのゲート電極として機能する。また、同時に、傾斜活性領域50bに形成されY方向に配置された複数のビット線半導体ピラー第2半導体ピラー1bbには第1および第2ビット線を導通させるスイッチング用縦型トランジスタを駆動させるための埋め込みゲート電極WBが形成される。埋め込みワード線上の埋め込み絶縁膜の形成工程図7Aは平面図、図7Bは図7AのA-A’断面図である。次に、図7Aおよび図7Bに示すように、埋め込みワード線Wタングステン膜9及び窒化チタン膜8上に、埋め込み絶縁膜第3絶縁膜10、埋め込み絶縁膜11を形成する。具体的には例えば、減圧CVD法を用いて埋め込みワード線Wタングステン膜9及び窒化チタン膜8上に、シリコン酸化膜10を、ワード線形成用溝8aを完全には埋め込まない厚さである5nm成膜する。さらに、その上に、シリコン窒化膜を20nm成膜し、ドライエッチング法によりそのシリコン窒化膜をエッチバックし、シリコン酸化膜10を介してワード線形成用溝8a内にのみ埋め込みシリコン窒化膜が残るようにしてシリコン窒化膜11を形成する。これにより、図7Aおよび図7Bに示すように、ワード線形成用溝8aはシリコン酸化膜10及びシリコン窒化膜11で埋め込まれ、ワード線形成用溝8aの外部の全面はシリコン酸化膜10が形成された状態となる。このとき、シリコン酸化膜10として埋設性の悪いTEOS膜を用いることにより、ワード線形成用溝8a内で隣接する半導体ピラー1bの埋め込みワード線W間および埋め込みゲート電極WB間にはエアーギャップGが形成され、それらの電極間容量を低減することができる。これにより、上部不純物拡散領域5をソース、第1のビット線B1をドレインとし、ゲート絶縁膜7、埋め込みワード線W、およびキャパシタ半導体ピラー第1半導体ピラー1baをチャネルとする縦型MOSトランジスタが形成される。この縦型MOSトランジスタは、キャパシタと第1ビット線B1を接続するためのスイッチング用トランジスタとして機能する。ビット線コンタクト用開口及び拡散層の形成工程図8Aは平面図、図8Bは図8AのC-C’断面図である。次に、図8Aおよび図8Bに示すように、埋め込み絶縁膜10に、Y方向第2の方向に並ぶ一列の複数のビット線半導体ピラー1bbの上面第1の上面を列ごとに一括で露出させる直線状の第2のビット線コンタクト用開口12aを、X方向第1の方向に所定数の半導体ピラーの列ごとに複数形成する。図8Aに示すように、一括で開けたこの第2のビット線コンタクト用開口12aにはビット線半導体ピラー第2半導体ピラー1bbの上面第1の上面と素子分離領域40の一部とが露出することになる。露出したビット線半導体ピラー1bbの上面第1の上面で第2のビット線とコンタクトすることになる。具体的には例えば、フォトリソグラフィ法を用いて開口幅60nmの、Y方向第2の方向に延在する直線状のビット線コンタクト用開口12aをパターニングし、ドライエッチング法によりシリコン酸化膜第3絶縁膜10にビット線コンタクト用開口12aを形成する。次に、図8Bに示すように、埋め込み絶縁膜10、11をマスクとして、全面にヒ素などのn型不純物を注入して、上面が露出したビット線半導体ピラー第2半導体ピラー1bbの上部に不純物拡散領域5の導電性をさらに高めた新たな上部不純物拡散領域5aを形成する。この不純物の注入工程はビット線のコンタクト抵抗低減のために有効である。これにより、上部不純物拡散領域5aをソース、第1のビット線B1をドレインとし、ゲート絶縁膜7、埋め込みゲート電極WB、およびビット線半導体ピラー1bbをチャネルとする縦型MOSトランジスタが形成される。この縦型MOSトランジスタは第1のビット線B1と第2のビット線を導通させるためのスイッチング用トランジスタとして機能する。第2のビット線の形成工程図9Aは平面図、図9Bは図9AのC-C’断面図である。次に、図9Aおよび図9Bに示すように、上面が露出したビット線半導体ピラー1bbの上面第1の上面に電気的に接続するように、全面に導電膜13、14を形成し、さらに絶縁膜第4絶縁膜15を積層形成する。その後、フォトリソグラフィ法およびドライエッチング法により、絶縁膜15、導電膜14および13を順次エッチングし、X方向第1の方向に直線で延在する第2のビット線B2を形成する。具体的には例えば、ビット線半導体ピラー第1半導体ピラー1bbの上面の自然酸化膜を除去した後、CVD法によりポリシリコン膜13を40nm、タングステン膜14を40nm、シリコン窒化膜15を150nm成膜する。このシリコン窒化膜15を、リソグラフィ法とドライエッチング法を用いてエッチングし、X方向に延在する線幅30nm、ピッチ80nmの直線パターンを形成する。さらに、シリコン窒化膜15からなる直線パターンをマスクに用いドライエッチング法により、タングステン膜金属膜14およびポリシリコン膜13を順次エッチングし、ポリ-メタル構造からなる第2のビット線B2を形成する。ポリ-メタルビット線第2のビット線B2は低抵抗のタングステン膜金属膜14を含むため、全体として低抵抗が実現され、半導体装置の高速動作が可能となる。なお、図示していないが、ポリシリコン膜13とタングステン膜14との間に、窒化タングステンやタングステンシリサイド等からなるバリア層を形成する。キャパシタコンタクトプラグの形成工程次に、図10~図15を用いて、キャパシタコンタクトプラグの形成工程について説明する。図10Aは平面図、図10Bは図10AのB-B’断面図である。まず、図10Aおよび図10Bに示すように、第2のビット線B2及びその上の絶縁膜第4絶縁膜15に、サイドウォール絶縁膜16,ライナー絶縁膜17,絶縁膜第5絶縁膜19を形成する。具体的には例えば、まず、CVD法により全面にシリコン窒化膜を5nm成膜した後、ドライエッチング法によりエッチバックして第2のビット線B2の側壁を覆うサイドウォール絶縁膜16を形成する。次に、隣接する第2のビット線B2間を埋設しないように、厚さ5nmのシリコン窒化膜からなるライナー絶縁膜17をCVD法により全面に形成する。サイドウォール絶縁膜16およびライナー絶縁膜17を形成することにより、隣接する第2のビット線B2および絶縁膜15の間隔は50nmから30nmに減少する。次に、厚さ200nmのシリコン酸化膜からなる絶縁膜第5絶縁膜19をCVD法により全面に形成する。さらに、CMP法により絶縁膜19の表面を平坦化する。これにより、第2のビット線B2上の絶縁膜第4絶縁膜15の上には厚さ100nmの絶縁膜第5絶縁膜19が残存する。図11Aは平面図、図11Bは図11AのA-A’断面図である。次に、図11Aおよび図11Bに示すように、Y方向に配置されている複数のビット線半導体ピラー1bbの鉛直上方の絶縁膜第5絶縁膜19上に、Y方向に直線で延在する図示しないマスク膜を形成する。その後、マスク膜をマスクとして、絶縁膜第5絶縁膜19及び埋め込み絶縁膜第3絶縁膜10をドライエッチング法によりエッチングする。これにより、複数のビット線半導体ピラー第2半導体ピラー1bbの鉛直上方に位置し、Y方向に延在する衝立状のシリコン酸化膜からなる分離補助絶縁膜20が形成される。また、同時にキャパシタ半導体ピラー第1半導体ピラー1baの上面が露出する。本実施例では、絶縁膜第5絶縁膜19をシリコン酸化膜で構成し、第2のビット線B2上の絶縁膜第4絶縁膜15をシリコン窒化膜で構成している。したがって、分離補助絶縁膜20を形成するドライエッチングにおいてエッチング中に絶縁膜第4絶縁膜15の表面が露出するが、エッチング条件を調整することによって絶縁膜15を残存させることができる。本実施例では、隣接する分離補助絶縁膜20の間隔Dは350nmとした。また、分離補助絶縁膜20の上面は、第2のビット線B2上に形成されている絶縁膜第4絶縁膜15の上面より100nm高い位置となっている。本実施例では、分離補助絶縁膜20は、水平活性領域50a全体を開口するように形成される。すなわち、水平活性領域50aに形成される全てのキャパシタ半導体ピラー第1半導体ピラー1baの上面を露出するように形成される。また、分離補助絶縁膜20はY方向に延在する第1の衝立を構成している。また、第2のビット線B2および第4絶縁膜15はX方向に延在し、第4絶縁膜15の上面が分離補助絶縁膜20の上面の高さより低い第2の衝立を構成している。これにより、X方向を分離補助絶縁膜20で区画され、Y方向を第2のビット線B2および絶縁膜15で区画された凹部20aが形成される。この分離補助絶縁膜20は、後述の、容量コンタクトプラグを形成するために一括形成された導電膜を、X方向第1の方向に分離するために用いられる。図12Aは平面図、図12B、図12Cおよび図12Dは図12AのA-A’断面図である。次に、図12Aおよび図12Bに示すように、凹部20aを埋設するように容量コンタクトプラグ用導電膜を全面に成膜する。その後、絶縁膜第4絶縁膜15の上面が露出するまで容量コンタクトプラグ用導電膜をドライエッチング法によりエッチバックする。これにより、容量コンタクトプラグ用導電膜は、絶縁膜第4絶縁膜15によって、Y方向第2の方向において分離される。また、Y方向に延在する分離補助絶縁膜20によりX方向において分離されている。すなわち、容量コンタクトプラグは、X方向に延在する第2のビット線B2および絶縁膜15と、Y方向に延在する分離補助絶縁膜20とで区画された凹部20a全体を埋設する容量コンタクトプラグ21となっている。具体的には例えば、図12Cに示すように、露出しているキャパシタ半導体ピラー第1半導体ピラー1ba上面の自然酸化膜を除去した後、容量コンタクトプラグ用導電膜として、CVD法により全面にポリシリコン膜21aを60nm成膜する。Y方向に隣接する絶縁膜第4絶縁膜15の間隔は前述のように30nmとなっているので、ポリシリコン膜21aを60nm成膜すると凹部20aは完全に埋設される。その後、このポリシリコン膜21aをドライエッチング法により第4絶縁膜15の上面が露出するまでエッチバックを行う。このエッチバックでは、図12Cに示すように、ポリシリコン膜21aが分離補助絶縁膜20の上面に凸状に形成されているので分離補助絶縁膜20の側壁にサイドウォールとして残存する場合がある。これを回避するために、図12Dに示すように、回転塗布法により形成するホトレジストなどの平坦化膜21bを用いて表面を平坦化した後、エッチバックすることもできる。これにより、ポリシリコン膜21aは、図12Bに示すように、Y方向第2の方向を絶縁膜第4絶縁膜15で分離され、X方向を分離補助絶縁膜20で分離された容量コンタクトプラグ21となる。この段階で、底面が第4絶縁膜15の上面と容量コンタクトプラグ21の上面とで構成され、側面が分離補助絶縁膜20で構成される新たな凹部20bが形成される。また、容量コンタクトプラグ21が凹部20a全体を埋設しているので、水平活性領域50aに形成された4つのキャパシタ半導体ピラー第1半導体ピラー1baは容量コンタクトプラグ21を介して短絡した状態となっている。したがって、各々のキャパシタ半導体ピラー1baに対応して独立した容量コンタクトプラグとするために、容量コンタクトプラグ21をX方向にさらに分離する必要がある。図13Aは平面図、図13Bおよび図13Cは図13AのA-A’断面図である。次に、図13Aおよび図13Bに示すように、図12で示した工程においてY方向第2の方向で分離された容量コンタクトプラグ21を、X方向第1の方向でキャパシタ半導体ピラー第1半導体ピラー1ba毎に分離するのに用いるマスクを形成するための積層絶縁膜第6絶縁膜を全面に形成する。積層絶縁膜第6絶縁膜を用いてかかるマスクを形成するため、隣接する絶縁膜に対してエッチング選択性を有するような積層膜を用いる。例えば、エッチング速度が異なる2種類の絶縁膜を交互に積層して形成する積層膜を用いる。具体的には例えば、図13Aおよび図13Bに示すように、CVD法により最下層となる厚さ50nmの第1シリコン酸化膜絶縁膜22、中間層となる厚さ50nmのシリコン窒化膜絶縁膜23、最上層となる厚さ50nmの第2シリコン酸化膜絶縁膜24を順次成膜して3層の積層絶縁膜第6絶縁膜を形成する。図12Bの段階で、分離補助絶縁膜20が容量コンタクトプラグ21の上面および絶縁膜第4絶縁膜15の上面より上方に100nm突き出した状態となっている。本実施例では、積層絶縁膜を形成する前に、予め分離補助絶縁膜20を容量コンタクトプラグ21の上面および絶縁膜15の上面より上方に突き出した状態としておくことが必要である。また、隣接する分離補助絶縁膜20の間隔Dは350nmとなっている。したがって、最下層となる第1シリコン酸化膜22を50nm成膜した段階では、隣接する分離補助絶縁膜20の間には幅D1が250nmの最下層で構成される第1凹部22aが形成される。続いて、中間層となるシリコン窒化膜23を50nm形成した段階では、最下層で構成される第1凹部22a内に幅D2が150nmの中間層で構成される第2凹部23aが形成される。さらに、最上層となる第2シリコン酸化膜24を50nm形成した段階では、中間層で構成される第2凹部23a内に幅D3が50nmの最上層で構成される第3凹部24dが形成される。積層絶縁膜は膜厚均一性の良いCVD法により成膜されるので、凹部の形状、寸法を精度良く形成することができる。また、リソグラフィ法を用いずに凹部を形成することができるので合わせ誤差等に起因する寸法変動も発生しない。したがって、第1凹部22a、第2凹部23a、第3凹部24dのいずれも隣接する分離補助絶縁膜20間のX方向の中心線に対して左右対称で形成される。次に、図13Cに示すように、最上層となる第2シリコン酸化膜24をドライエッチング法によりエッチバックして、中間層で構成される第2凹部23aの側壁に最上層からなるサイドウォール24Aおよび24Bを形成する。サイドウォール24Aおよび24Bは第3凹部24dと第2凹部23aとのX方向における間隙に形成される。したがって、サイドウォール24Aおよび24BのX方向の幅は50nmとなっている。この時のドライエッチングでは、シリコン窒化膜23に対して第2シリコン酸化膜24のエッチング速度が大きくなるエッチング選択比が大きい条件を用いる。これにより、サイドウォール24Aおよび24Bで覆われた部分以外の部分に中間層となるシリコン窒化膜23の上面が露出する。図14Aは平面図、図14Bおよび図14Cは図14AのA-A’断面図である。次に、図14Aおよび図14Bに示すように、上面が露出している中間層23をドライエッチング法によりエッチバックする。このドライエッチング法においては、シリコン酸化膜よりもシリコン窒化膜のエッチング速度が速いエッチング条件を用いる。例えば、CH2F2/Ar/O2の混合ガスプラズマを用いることができる。したがって、シリコン酸化膜からなるサイドウォール24Aおよび24Bはマスクとして機能し、その下には中間層となるシリコン窒化膜23が残存する。これにより、第1凹部22a内には、Y方向に延在する3つの溝、24a、24b、24cが形成される。3つの溝24a、24b、24cの各々の幅は50nmとなっている。また、同時にシリコン窒化膜23が残存した部分以外の部分には最下層となる第1シリコン酸化膜22の上面が露出する。次に、図14Cに示すように、上面が露出している最下層の第1シリコン酸化膜22をドライエッチング法によりエッチバックして3つの溝24a、24b、24cを第1シリコン酸化膜22に転写して溝22a、22b、22cを形成すると同時に容量コンタクトプラグ21の一部表面を露出させる。このドライエッチングでは、シリコン酸化膜とシリコン窒化膜が同じエッチング速度となる条件を用いる。これにより、マスクの一部として用いた中間層のシリコン窒化膜23もエッチバック中に消滅する。また、Y方向に延在する3つの溝22a、22b、22cを有する最下層の第1シリコン酸化膜22からなる4つの最終的マスク部22d、22e、22f、22gが形成され、これらのマスク部22d、22e、22f、22gからなるマスク膜が形成される。本実施例では、第2の方向に直線で延在し半導体基板表面に垂直な方向に突き出す分離補助絶縁膜20のパターンを形成すると共に、分離絶縁膜20のパターンにより第1の方向に区画され第2の方向に延在する凹部20bを形成する工程と、全面に最下層の絶縁膜22を成膜して凹部20b内に第2の方向に延在する新たな凹部22aを形成する工程と、最下層の絶縁膜22とはエッチング速度が異なる中間層の絶縁膜23を全面に積層成膜して凹部22a内に第2の方向に延在する新たな凹部23aを形成する工程と、中間層の絶縁膜とはエッチング速度が異なる最上層の絶縁膜24を全面に積層形成して凹部23a内に第2の方向に延在する新たな凹部24dを形成する工程と、最上層の絶縁膜24から最下層の絶縁膜22まで順次エッチバックを繰り返す工程と、により最下層の絶縁膜22に対して積層絶縁膜の積層数と同じ数の第2の方向に延在する溝を形成すると同時に溝が形成された部分以外の部分に凹部の数と同じ数の第2の方向に延在するマスク部を自己整合で形成する方法を用いている。本実施例では積層絶縁膜の積層数が3なので溝が3つ形成され、凹部の数が4なのでマスク部が4つ形成されている。本実施例では、半導体基板にキャパシタ半導体ピラー1baがX方向に4つ配置され、その間に埋め込み絶縁膜10および11が露出する埋め込みワード線領域が3つ配置されている。4つのマスク部はX方向に配置された4つのキャパシタ半導体ピラー1baの位置に対応し、3つの溝はX方向に配置された3つの埋め込みワード線形成領域の位置に対応している。図15Aは平面図、図15Bは図15AのA-A’断面図である。次に、図15Aおよび図15Bに示すように、シリコン酸化膜からなる最下層の絶縁膜22で構成されるマスク部22d、22e、22f、22gからなるマスク膜をマスクとしてポリシリコン膜からなる容量コンタクトプラグ21をドライエッチングする。これにより、4つのキャパシタ半導体ピラー1baに接続し、各々独立した容量コンタクトプラグ25が形成される。キャパシタの形成工程次に、図16Aおよび図16Bに示すように、全面に絶縁膜26を形成する。具体的には例えば、CVD法によりシリコン窒化膜26を30nm成膜する。次に、図17Aおよび図17Bに示すように、絶縁膜26内にコンタクトホールを形成し、キャパシタコンタクトプラグ25に電気的に接続するキャパシタの下部電極27を形成する。具体的には例えば、リソグラフィ法により直径40nmのホールをパターニングし、ドライエッチング法により、シリコン窒化膜26にコンタクトホールを形成した後、CVD法により、窒化チタンを5nm成膜し、CMP法により分離し、キャパシタ下部電極を形成する。この後、キャパシタ及び上層配線を形成することでDRAMを形成することができる。以上、説明したように、本実施形態の半導体装置の製造方法では、一つの水平活性領域50aに配置されたキャパシタ半導体ピラー1baが4つの場合を例として、4つのキャパシタ半導体ピラー1baの上面に接続される容量コンタクトプラグを自己整合で形成する方法を用いている。さらに、自己整合で形成する方法として、第2の方向に直線で延在し半導体基板表面に垂直な方向に突き出す分離補助絶縁膜20のパターンを形成すると共に、分離絶縁膜20のパターンにより第1の方向に区画され第2の方向に延在する凹部20bを形成する工程と、全面に最下層の絶縁膜22を成膜して凹部20b内に第2の方向に延在する新たな凹部22aを形成する工程と、最下層の絶縁膜22とはエッチング速度が異なる中間層の絶縁膜23を全面に積層成膜して凹部22a内に第2の方向に延在する新たな凹部23aを形成する工程と、中間層の絶縁膜23とはエッチング速度の異なる最上層の絶縁膜24を全面に積層形成して凹部23a内に第2の方向に延在する新たな凹部24dを形成する工程と、最上層の絶縁膜24から最下層の絶縁膜22まで順次エッチバックを繰り返す工程とにより、最下層の絶縁膜22に対して積層絶縁膜の積層数と同じ数の第2の方向に延在する溝を形成すると同時に溝が形成された部分以外の部分に凹部の数と同じ数の第2の方向に延在するマスク部を自己整合で形成する方法を用いている。本発明は、上記実施形態に限るものではなく、キャパシタ半導体ピラー1baが水平活性領域50a内に3つ以上配置される場合に有効である。本発明では、凹部の数と同じ数の第2の方向に延在する独立したコンタクトプラグをリソグラフィ法を用いることなく自己整合で形成することができる。例えば、一つの水平活性領域50aにキャパシタ半導体ピラー1baが6つ配置されている場合には、水平活性領域50aをX方向に区画する分離補助絶縁膜のパターンを形成して第1の凹部を形成する工程の後、最下層となる第1シリコン酸化膜を形成して第2の凹部を形成する工程、第1中間層となる第1シリコン窒化膜を形成して第3の凹部を形成する工程、第2中間層となる第2シリコン酸化膜を形成して第4の凹部を形成する工程、第3中間層となる第2シリコン窒化膜を形成して第5の凹部を形成する工程、最上層となる第3シリコン酸化膜を形成して第6の凹部を形成する工程、を順次行なって5層の積層絶縁膜を形成し、その後、最上層となる第3シリコン酸化膜から順次エッチバックして最下層となる第1シリコン酸化膜に6つのマスク部を残存させることができる。形成された6つのマスク部をマスクとしてドライエッチングし、一括形成されている容量コンタクトプラグを6つの独立した容量コンタクトプラグに分割して6つのキャパシタ半導体ピラー1baに接続することができる。したがって、本発明によれば、2より大きいn個のキャパシタ半導体ピラーが存在する場合、X方向に区画する分離補助絶縁膜上に、各々エッチング速度が異なる絶縁膜をn-1層だけ交互に積層成膜することによりn個の凹部を形成して最終的に最下層絶縁膜にn個のマスク部を形成することができる。上記実施形態では各積層絶縁膜の膜厚を50nmで一定としたが、膜厚を調整することによって、マスク部のX方向の寸法を変化させることができる。また、上記実施形態ではキャパシタ半導体ピラー上に接続する容量コンタクトプラグを例として説明したが、半導体ピラーに代えて、ポリシリコンで構成されるコンタクトプラグであっても良い。"