ベース基板と、第1結晶層と、絶縁層とを有し、前記ベース基板、前記第1結晶層および前記絶縁層が、前記ベース基板、前記第1結晶層、前記絶縁層の順に位置し、前記第1結晶層が、GaAsまたはAlGaAsに擬格子整合できるInxGa1-xAs0.35≦x≦0.43からなる半導体基板。前記第1結晶層は、電界効果トランジスタのチャネル層に適用できる層であり、前記絶縁層は、前記電界効果トランジスタのゲート絶縁層に適用できる層である請求項1に記載の半導体基板。前記ベース基板が、GaAsまたはAlGaAsの少なくとも一方を含む基板である請求項1または請求項2に記載の半導体基板。前記ベース基板と前記第1結晶層との間に位置するバッファ層をさらに有する請求項1から請求項3の何れか一項に記載の半導体基板。前記バッファ層が、GaAsまたはAlGaAsの少なくとも一方を含む層である請求項4に記載の半導体基板。前記第1結晶層の77Kにおけるフォトルミネッセンス発光のピーク波長が、1070nmより大きい請求項1から請求項5の何れか一項に記載の半導体基板。前記第1結晶層と前記絶縁層との間に位置する第2結晶層をさらに有し、前記第2結晶層が、前記第1結晶層より禁制帯幅が大きい3-5族化合物半導体からなる請求項1から請求項6の何れか一項に記載の半導体基板。前記第2結晶層が、GaAsまたはAlGaAsに擬格子整合できるInyGa1-yP0<y<1からなる請求項7に記載の半導体基板。前記第2結晶層が、GaAsまたはAlGaAsに擬格子整合できるAlzGa1-zAs0≦z≦1からなる請求項7に記載の半導体基板。前記第2結晶層と前記第1結晶層との間に位置するスペーサ層をさらに有し、前記スペーサ層が、GaAsからなる結晶層とAlmGa1-mAs0<m≦1からなる結晶層との積層である第1の構成、および、GaAsからなる結晶層またはAlmGa1-mAs0<m≦1からなる結晶層の単層である第2の構成、から選ばれる何れかの構成を有する請求項7から請求項9の何れか一項に記載の半導体基板。前記第2結晶層が、前記絶縁層と接している請求項7から請求項10の何れか一項に記載の半導体基板。前記絶縁層の前記第2結晶層と接する領域に、酸化アルミニウムが存在する請求項11に記載の半導体基板。請求項1から請求項12の何れか一項に記載の半導体基板を有し、前記半導体基板における前記第1結晶層がチャネル層であり、前記半導体基板における前記絶縁層がゲート絶縁層である絶縁ゲート型電界効果トランジスタ。特許文献1あるいは特許文献2に記載のP-HEMT構造により、高い電子移動度と高い2次元電子ガス濃度とを得ることができる。より高いゲート耐圧など良好なトランジスタ性能を得るには、特許文献3に示されるような、MIS金属-絶縁体-半導体型のゲート構造を実現することが望ましい。しかしながら、MIS型ゲート構造を採用すれば、絶縁体-半導体界面に界面準位が形成されることは避けられない。また、絶縁体-半導体界面における界面準位は、半導体-半導体界面ヘテロ界面における界面準位とは異なり、その密度を低減することが困難である。界面準位は、チャネルにおけるキャリアの電界制御性を低下させ、充放電による動作速度の低下を招く可能性がある。また界面準位は、界面再結合などによるキャリア消滅の要因にもなり得る。すなわち界面準位は、キャリア移動度の低下などトランジスタ性能を劣化させる要因になり得る。本発明の目的は、絶縁ゲート型MIS型のP-HEMT構造において、チャネル層のキャリア移動度を向上し、界面準位の影響を低減した、良好なトランジスタ性能を実現できる技術を提供することにある。上記課題を解決するために、本発明の第1の態様においては、ベース基板と、第1結晶層と、絶縁層とを有し、ベース基板、第1結晶層および絶縁層が、ベース基板、第1結晶層、絶縁層の順に位置し、第1結晶層が、GaAsまたはAlGaAsに擬格子整合できるInxGa1-xAs0.35≦x≦0.43からなる半導体基板を提供する。第1結晶層は、電界効果トランジスタのチャネル層に適用できる層であり、絶縁層は、電界効果トランジスタのゲート絶縁層に適用できる層である。ベース基板が、GaAsまたはAlGaAsの少なくとも一方を含む基板であってよい。半導体基板は、ベース基板と第1結晶層との間に位置するバッファ層をさらに有してよい。この場合、バッファ層が、GaAsまたはAlGaAsの少なくとも一方を含む層であってよい。第1結晶層の77Kにおけるフォトルミネッセンス発光のピーク波長が、1070nmより大きいものであってよい。第1結晶層は、当該ピーク波長が1080nmより大きいものであることが好ましく、当該ピーク波長が1100nmより大きいものであることがさらに好ましい。半導体基板は、第1結晶層と絶縁層との間に位置する第2結晶層をさらに有してもよい。この場合、第2結晶層が、第1結晶層より禁制帯幅が大きい3-5族化合物半導体からなる。第2結晶層が、GaAsまたはAlGaAsに擬格子整合できるInyGa1-yP0<y<1からなってよく、GaAsまたはAlGaAsに擬格子整合できるAlzGa1-zAs0≦z≦1からなってもよい。半導体基板は、第2結晶層と第1結晶層との間に位置するスペーサ層をさらに有してよい。この場合、スペーサ層は、GaAsからなる結晶層とAlmGa1-mAs0<m≦1からなる結晶層との積層である第1の構成、および、GaAsからなる結晶層またはAlmGa1-mAs0<m≦1からなる結晶層の単層である第2の構成、から選ばれる何れかの構成を有する。第2結晶層が、絶縁層と接してもよい。この場合、絶縁層の第2結晶層と接する領域に、酸化アルミニウムが存在することが好ましい。本発明の第2の態様においては、第1の態様の半導体基板を有し、半導体基板における第1結晶層がチャネル層であり、半導体基板における絶縁層がゲート絶縁層である絶縁ゲート型電界効果トランジスタを提供する。本発明における半導体基板の製造方法の一例として、以下の方法が挙げられる。先ず、高抵抗の半絶縁性GaAs単結晶などからなる成長基板を用意する。成長基板としては、LECLiquidEncapsulatedCzochralski法、VBVerticalBridgman法、VGFVerticalGradientFreezing法等で製造されたGaAs基板が好適であるが、これらに限定されない。そして、いずれの方法で製造された成長基板であっても、1つの結晶学的面方位から0.05°~10°程度の傾きを有した基板を用意する。この成長基板の表面の異物を除去するために、脱脂洗浄、エッチング、水洗および乾燥処理を行ってもよい。そして成長基板を公知の結晶成長炉の加熱台上に載置して加熱を開始する。加熱開始前に炉内を高純度水素等で置換してもよい。成長基板の温度が適度な温度に安定したところで、通常は成長炉内に砒素原料ガスを導入する。例えばGaAs層を成長する際には、砒素原料ガスに続いて、ガリウム原料ガスを導入する。また、AlGaAs層を成長する際には、砒素原料の導入に加えて、ガリウム原料およびアルミニウム原料を導入する。また、InGaAsからなるチャネル層を成長する際には、砒素原料ガスの導入に加えて、インジウム原料およびガリウム原料ガスを導入する。また、n-AlGaAsからなる電子供給層を成長する際には、砒素原料ガスの導入に加えて、ガリウム原料ガス、アルミニウム原料ガス及びn型ドーパント原料ガスを導入する。また、InGaP層を成長する際には砒素原料から燐原料に切り替えて、インジウム原料、ガリウム原料を導入して成長を行なう。所定の時間と、各原料の供給を制御することにより、所望の積層構造を成長していく。最後に、各原料の供給を停止して結晶成長を停止し、冷却後、以上のように積層したエピタキシャル基板を炉内から取り出して結晶成長を完了する。各原料の供給量と時間を制御することにより、成長基板上に、少なくともバッファ層、InGaAsからなるチャネル層、n-AlGaAsからなる電子供給層、コンタクト層等の所望の化合物半導体層を順次成長させていく。ここで、本発明の製造方法のより具体的な例として、チャネル層を形成する際には、ガリウム原料ガスとしてトリエチルガリウムを用い、成長基板であるGaAs単結晶基板の温度を450°C以上490°C以下の範囲とし、InGaAs層を形成する。AlGaAs層、InGaP層の成長時の成長基板の温度は600°C~675°C程度であり、トリメチルガリウムをガリウム原料ガスとして用いている。アルミニウム原料ガスとしてTMAトリエチルアルミニウム、及びインジウムの原料ガスとしてTMIトリメチルインジウムをもちいる。また、砒素原料ガスとして、三水素化砒素アルシンを用いる。燐原料ガスとして、三水素化燐フォスフィンを用いる。砒素原料ガスおよび燐原料ガスにおいて、水素を炭素数が1から4のアルキル基で置換したアルキルアルシンまたはアルキルフォスフィンを用いることもできる。n型ドーパント原料ガスとしては、ジシランガスをもちいる。さらn型ドーパント原料ガスとして、シリコン、ゲルマニウム、スズ、硫黄、セレン等の水素化物または炭素数が1から3のアルキル基を有するアルキル化物を用いることができる。このようにして成長基板上に全ての層を成長させた後、各原料の供給を停止して結晶成長を停止し、冷却後、積層したエピタキシャル基板を成長炉内から取り出して結晶成長を完了する。図1は、半導体基板100の断面例を示す。半導体基板100は、ベース基板102と、第1結晶層104と、絶縁層106とを有する。ベース基板102、第1結晶層104および絶縁層106は、ベース基板102、第1結晶層104、絶縁層106の順に位置する。第1結晶層104は、電界効果トランジスタのチャネル層に適用でき、絶縁層106は、電界効果トランジスタのゲート絶縁層に適用できる。ベース基板102は、その上にP-HEMT用のエピタキシャル層が形成できる限りにおいて、任意の材料および構造が選択できる。すなわち、ベース基板102の材料として、シリコン、3-5族化合物半導体、サファイア等が選択でき、ベース基板102の構造として、単結晶、多結晶あるいはアモルファス非晶質が選択できる。ただし、P-HEMT構造のチャネル層としてInGaAsを選択し、チャネル層とヘテロ接合する結晶層としてGaAsまたはAlGaAsを選択する場合には、ベース基板102としてGaAs単結晶基板を用いるのが適切である。ベース基板102と第1結晶層104との間には、バッファ層を形成してもよい。P-HEMT構造のチャネル層としてInGaAsを選択する場合、バッファ層としてGaAs層、AlGaAs層、またはGaAsとAlGaAsの超格子層が挙げられる。第1結晶層104は、GaAsまたはAlGaAsに格子整合または擬格子整合できるInxGa1-xAsで形成される。ここでxは第1結晶層104のIn組成であり、In組成xは、0.35≦x≦0.43の条件を満足する。第1結晶層104に含まれるInGaAsは、例えばベース基板102または上述したバッファ層に含まれるGaAsまたはAlGaAsに格子整合または擬格子整合する。GaAsまたはAlGaAsに格子整合または擬格子整合するInGaAsをP-HEMT構造のチャネル層に適用する場合、従来はIn組成xを0.3以下、代表的には0.25程度とするのが一般的であった。本実施形態ではIn組成xを0.35以上とすることで、好ましくは0.36以上とすることで、第1結晶層104をチャネル層として用いた場合のキャリアの移動度を大きくすることができる。また、In組成xを大きくすることで、量子井戸であるInGaAs層第1結晶層104のチャネル内の伝導帯下端の量子準位と価電子帯上端の量子準位との間からの発光波長を大きくできる。In組成x=0.4程度で上述した発光波長を最大とすることができる。なお、In組成xを0.45程度より大きくすると、InGaAsの結晶性が低下し、キャリアの移動度が大きく低下するので好ましくない。また、In組成xを高くすると、GaAsまたはAlGaAsとの擬格子整合状態を維持するためInGaAs層の膜厚を薄くする必要がある。In組成xを0.45程度まであげると、量子効果により電子親和力が大きくならなくなるので、第1結晶層104をチャネル層として用いるには好ましくない。In組成xを大きくすることで、絶縁ゲート型P-HEMT構造におけるチャネル電子密度をゲート電圧で変調する際のMOS界面準位の悪影響を低減し、結果としてチャネル層のキャリア移動度が大きくなるメカニズムについては後に詳述する。絶縁層106は、電界効果トランジスタのゲート絶縁層に適用できるものである限り、その材料および構造は任意である。たとえば絶縁層106の材料として、Al2O3、HfO2、SiO2、Si3N4等が挙げられ、絶縁層106の構造として単結晶、多結晶あるいはアモルファス非晶質が挙げられる。ただし、ゲート絶縁膜の実効膜厚を出来るだけ薄くする観点から、絶縁層106はAl2O3、HfO2等の高誘電率材料が好ましい。絶縁層106の製膜方法として、真空蒸着法、スパッタ法、熱CVDThermalChemicalVaporDeposition法、PCVDPlasmaChemicalVaporDeposition法、CATCVDCatalyticChemicalVaporDeposition法、MOCVD法、MBEMolecularBeamEpitaxy法が挙げられるが、界面準位を低減する観点から、特にALDAtomicLayerDeposition法が好ましい。第1結晶層104と絶縁層106との間に、第2結晶層を有してもよい。第2結晶層は、第1結晶層104より禁制帯幅が大きい3-5族化合物半導体からなる。第2結晶層は、GaAsまたはAlGaAsに擬格子整合できるInyGa1-yP0<y<1からなるものであってもよく、GaAsまたはAlGaAsに格子整合または擬格子整合できるAlzGa1-zAs0≦z≦1からなるものであってもよい。第2結晶層を構成するInGaPまたはAlGaAsは、第2結晶層よりも下側に形成されたいずれかの層またはベース基板102に含まれるGaAsまたはAlGaAsに格子整合または擬格子整合する。第2結晶層を有することで、第1結晶層104のフェルミレベルを調整し、絶縁層106と半導体との界面に形成される界面準位の影響を少なくすることができる。また、第2結晶層として、AlGaAs層またはGaAs層の一部に不純物をドーピングしたドーピング層が挙げられる。ドーピング層は、ドーピングされた不純物が室温付近で活性化され空間電荷を生成することで、FETのしきい値電圧を調整するしきい値調整層として機能させることができる。第2結晶層と第1結晶層104との間に、スペーサ層をさらに有してもよい。この場合、スペーサ層として、GaAsからなる結晶層とAlmGa1-mAs0<m≦1からなる結晶層との積層構成が挙げられる。あるいはスペーサ層として、GaAsからなる結晶層またはAlmGa1-mAs0<m≦1からなる結晶層の単層構成が挙げられる。スペーサ層として、ノンドープのAlGaAs層またはGaAs層が例示できる。第1結晶層104とバッファ層の間に、スペーサ層およびドーピング層を形成してもよい。第2結晶層は、絶縁層106と接してもよい。この場合、絶縁層106の第2結晶層と接する領域に、酸化アルミニウムが存在することが好ましい。すなわち、絶縁層106の当該領域が、酸化アルミニウムからなることが好ましい。当該領域を酸化アルミニウムとすることにより、絶縁層106と第2結晶層との界面に形成される界面準位の密度を低減できる。図2は、半導体基板200の断面を示す。半導体基板200は、絶縁ゲート型電界効果トランジスタの作製に用いることができる。半導体基板200は、ベース基板102の上に、バッファ層202、ドーピング層204、第1スペーサ層206、第2スペーサ層208、第1結晶層104、第3スペーサ層210、第4スペーサ層212、ドーピング層214、ノンドープ層216および絶縁層106を、この順に有する。ベース基板102として、たとえばGaAs単結晶基板が挙げられる。バッファ層202として、たとえばノンドープのAlGaAs層とノンドープのGaAs層とを積層した合計厚さが800nm程度の積層膜が挙げられる。ドーピング層204として、たとえばn型ドーパントがドーピングされたn型AlGaAs層が挙げられる。n型ドーパントとしてSi原子が挙げられる。ドーピング層204の厚さおよび不純物濃度ドーパントの濃度の調整により、FETのしきい値電圧が調整できる。第1スペーサ層206および第4スペーサ層212として、たとえばノンドープのAlGaAs層が挙げられる。第2スペーサ層208および第3スペーサ層210として、たとえばノンドープのGaAs層が挙げられる。第1結晶層104として、たとえばノンドープのInxGa1-xAs層0.35≦x≦0.43が挙げられ、好ましくはノンドープのInxGa1-xAs層0.36≦x≦0.43が挙げられる。第1結晶層104の厚さはIn組成xに応じて調整される。第1結晶層104の厚さは、10nm以下が望ましく、7nm以下かつ4nm以上にするのがよい。第1スペーサ層206、第2スペーサ層208、第3スペーサ層210および第4スペーサ層212により、第1結晶層104を走行するキャリアの移動度を高く保つことができる。ただし、第1スペーサ層206、第2スペーサ層208、第3スペーサ層210および第4スペーサ層212が厚すぎると、第1結晶層104に閉じ込められるキャリアの濃度が低下してしまうので、第1スペーサ層206、第2スペーサ層208、第3スペーサ層210および第4スペーサ層212の膜厚は、それぞれが10nm以下に調整される。なお、トランジスタの要求性能によっては、第1スペーサ層206、第2スペーサ層208、第3スペーサ層210および第4スペーサ層212の一部または全部を無くすこともできる。ドーピング層214として、たとえばn型ドーパントがドーピングされたn型AlGaAs層が挙げられる。n型ドーパントとしてSi原子が挙げられる。ドーピング層214の厚さおよび不純物濃度の調整により、FETのしきい値電圧が調整できる。ドーピング層204およびドーピング層214の厚さおよび不純物濃度は、合わせて調整される。FETの設計目標に応じて、ドーピング層204およびドーピング層214の何れかまたは両方を省略することができる。ノンドープ層216として、たとえばノンドープのAlGaAs層が挙げられる。ノンドープ層216は、第4スペーサ層212およびドーピング層214層との関連で省略することがある。ノンドープ層216として、GaAsまたはAlGaAsに擬格子整合できるInyGa1-yP0<y<1を用いてもよい。あるいは、ノンドープ層216は、GaAsまたはAlGaAsに格子整合または擬格子整合できるAlzGa1-zAs0≦z≦1であってもよい。ノンドープ層216により、絶縁層106との界面に形成される界面準位の影響を少なくすることができる。絶縁層106として、たとえばALD法によるAl2O3層が挙げられる。FETのチャネル層となる第1結晶層104とFETのゲート電極となる絶縁層106との間の距離は、FETの相互コンダクタンスに関連するパラメータであり、当該距離が小さいほど相互コンダクタンスが大きくなる。第3スペーサ層210から絶縁層106までの各層の合計膜厚が薄いほど、良好な相互コンダクタンスを示すが、ゲートのリーク電流、しきい値電圧の調整およびその制御性、キャリアの移動度の低下等を総合的に考慮して、適度な膜厚に調整される。バッファ層202、ドーピング層204、第1スペーサ層206、第2スペーサ層208、第1結晶層104、第3スペーサ層210、第4スペーサ層212、ドーピング層214およびノンドープ層216は、MOCVD法により形成できる。絶縁層106は、ALD法により形成できる。以上のようにして半導体基板200が作製できる。図3は、絶縁ゲート型電界効果トランジスタ300の断面を示す。絶縁ゲート型電界効果トランジスタ300は、半導体基板200を用いて製造できる。絶縁層106の上にゲート電極302を形成し、ゲート電極302を挟んでソース電極304およびドレイン電極306を形成する。ソース電極304およびドレイン電極306が形成される領域の絶縁層106を除去し、ソース電極304およびドレイン電極306のそれぞれが、ゲート電極302下のチャネルに電気的に結合するようにする。ソース電極304およびドレイン電極306のそれぞれの下には、コンタクト抵抗を低減する目的で、コンタクト領域308およびコンタクト領域310をそれぞれ形成する。コンタクト領域308およびコンタクト領域310は、たとえば不純物をイオン注入した後に、イオン注入した不純物を熱処理により活性化して形成できる。Nチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物としてn型ドーパントを注入する。n型ドーパントとして、たとえばSi原子が挙げられる。コンタクト領域308およびコンタクト領域310の他の形成例として、コンタクト領域308およびコンタクト領域310を形成する領域に位置する結晶層の一部を、エッチングにより除去し、当該除去した領域に伝導性の結晶層を再成長することが挙げられる。Nチャネル型の動作をする絶縁ゲート型電界効果トランジスタを作製する場合、伝導性の結晶層として、たとえばn型のInzGa1-zAs0≦z≦1またはn型SiyGe1-y層0≦y≦1が挙げられる。結晶層の再成長方法として、たとえばMOCVD法またはSiH4ガスおよびGeH4ガスを原料ガスに用いたCVD法が挙げられる。図4は、半導体基板400の断面を示す。半導体基板400は、絶縁ゲート型電界効果トランジスタの作製に用いることができる。半導体基板400は、ベース基板102の上に、バッファ層202、ドーピング層204、第1スペーサ層206、第2スペーサ層208、第1結晶層104、第3スペーサ層210、第4スペーサ層212、ドーピング層214、ノンドープ層216、エッチングストッパ層218およびコンタクト層220を、この順に有する。ベース基板102、バッファ層202、ドーピング層204、第1スペーサ層206、第2スペーサ層208、第1結晶層104、第3スペーサ層210、第4スペーサ層212、ドーピング層214およびノンドープ層216は、図2の場合と同様である。エッチングストッパ層218として、たとえばIn0.48Ga0.52P層が挙げられる。In0.48Ga0.52P層は、10nm程度の厚みで形成できる。エッチングストッパ層218には、絶縁ゲート型電界効果トランジスタのチャネル型に応じて不純物原子をドーピングできる。エッチングストッパ層218に不純物原子をドーピングすることで、ヘテロ接合のポテンシャルバリアによりエッチングストッパ層218の抵抗上昇を抑制できる。Nチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物原子としてn型ドーパントをドーピングする。n型ドーパントとして、たとえばSi原子が挙げられる。Si原子のドーズ量不純物濃度は、3×1018cm-3程度になるよう調整できる。コンタクト層220として、たとえばGaAs層が挙げられる。GaAs層は、100nm程度の厚みで形成できる。コンタクト層220には、絶縁ゲート型電界効果トランジスタのチャネル型に応じて不純物原子がドーピングされる。Nチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物原子としてn型ドーパントをドーピングする。n型ドーパントとして、たとえばSi原子が挙げられる。Si原子のドーズ量不純物濃度は、5×1018cm-3程度になるよう調整できる。図5は、絶縁ゲート型電界効果トランジスタ500の断面を示す。絶縁ゲート型電界効果トランジスタ500は、図4に示す半導体基板400から作製できる。絶縁ゲート型電界効果トランジスタ500は、ノンドープ層216の上に絶縁層106を有し、絶縁層106の上にゲート電極302を有する。ゲート電極302を挟んで、コンタクト層220の上にソース電極304およびドレイン電極306を有する。絶縁ゲート型電界効果トランジスタ500は、以下のようにして製造できる。ゲート電極302が形成される領域ゲート電極形成領域のコンタクト層220およびエッチングストッパ層218をエッチングにより除去する。エッチングの際、エッチングストッパ層218をエッチングストッパに用いて、正確な深さのエッチングが実施できる。その後、全面に絶縁層106を形成する。ゲート電極形成領域の絶縁層106の上にゲート電極302を形成する。ソース電極304およびドレイン電極306が形成される領域の絶縁層106を除去し、ゲート電極302を挟んでソース電極304およびドレイン電極306を形成する。ソース電極304およびドレイン電極306のそれぞれは、ゲート電極302下のチャネルに電気的に結合するように形成する。ゲート電極302として、たとえばTi/Pt/Auの積層膜が挙げられる。Ti/Pt/Auの積層膜は、真空蒸着法により形成できる。ソース電極304およびドレイン電極306として、AuGe/Ni/Auの積層膜が挙げられる。AuGe/Ni/Auの積層膜は、真空蒸着法により形成できる。ゲート電極302、ソース電極304およびドレイン電極306は、リフトオフ法によりパターニングして形成できる。図4に示す半導体基板400を作製した。ベース基板102として、GaAs単結晶基板を用いた。ベース基板102上にバッファ層202としてノンドープのAl0.25Ga0.75As層とノンドープのGaAs層を合計800nmの厚みで形成した。バッファ層202の上にドーピング層204としてn型のAl0.24Ga0.76As層を5nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が2.31×1018cm-3になるよう調整した。ドーピング層204の上に第1スペーサ層206としてノンドープのAl0.24Ga0.76As層を4nmの厚みで形成した。第1スペーサ層206の上に第2スペーサ層208としてノンドープのGaAs層を6nmの厚みで形成した。第2スペーサ層208の上に第1結晶層104としてノンドープのIn0.4Ga0.6As層を5.5nmの厚みで形成した。第1結晶層104の上に第3スペーサ層210としてノンドープのGaAs層を6nmの厚みで形成した。第3スペーサ層210の上に第4スペーサ層212としてノンドープのAl0.24Ga0.76As層を4nmの厚みで形成した。第4スペーサ層212の上にドーピング層214としてn型のAl0.24Ga0.76As層を10nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が3×1018cm-3になるよう調整した。ドーピング層214の上にノンドープ層216としてノンドープのAl0.24Ga0.76As層を10nmの厚みで形成した。ノンドープ層216の上にエッチングストッパ層218としてn型のIn0.24Ga0.76P層を10nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が3×1018cm-3になるよう調整した。最後にエッチングストッパ層218の上にコンタクト層220としてn型GaAs層を100nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が5×1018cm-3になるよう調整した。AlGaAs層、InGaAs層、GaAs層およびInGaP層はMOCVD法により形成した。Al原子、In原子、Ga原子およびAs原子の原料ガスとして、TMAトリメチルアルミニウム、TMIトリメチルインジウム、TMGトリメチルガリウム、TEGトリエチルガリウムおよびアルシンAsH3を用いた。P原子の原料ガスとして、フォスフィンPH3を用いた。Si原子の原料ガスとして、ジシランSi2H6を用いた。以上のようにして半導体基板400を作製した。図5に示す絶縁ゲート型電界効果トランジスタ500を試作した。絶縁ゲート型電界効果トランジスタ500は、図4に示す半導体基板400から作製した。ゲート電極302が形成される領域ゲート電極形成領域のコンタクト層220およびエッチングストッパ層218をエッチングにより除去した。その後、全面に絶縁層106としてAl2O3層を12nmの厚さで形成した。Al2O3層はALD法により形成した。ゲート電極形成領域の絶縁層106の上にゲート電極302を形成した。ソース電極304およびドレイン電極306が形成される領域の絶縁層106を除去し、ソース電極304およびドレイン電極306を形成した。ソース電極304およびドレイン電極306は、それぞれがゲート電極302下のチャネルに電気的に結合するように、ゲート電極302を挟んで形成した。ゲート電極302は、Ti/Pt/Auの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。ソース電極304およびドレイン電極306は、AuGe/Ni/Auの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。なお、絶縁ゲート型電界効果トランジスタ500には、ゲート電圧によっては2つのチャネルが形成される。一つは第1結晶層104であるノンドープIn0.4Ga0.6As層に形成される第1チャネルである。他の一つは、ノンドープ層216であるノンドープAl0.24Ga0.76As層に形成される第2チャネルである。図6は、絶縁ゲート型電界効果トランジスタ500のゲート電圧に対するゲート容量の関係C-V特性を実験により求めたグラフである。測定周波数が、1kHz、10kHz、100kHzおよび1MHzの4種類のC-V特性について示している。ゲート電圧が0.5V程度より小さい領域では、測定周波数によるC-V特性の相違周波数分散は観測されず、ゲート電圧によりキャリア密度が良好に変調されていることがわかる。しかし、ゲート電圧が0.5V程度より大きい領域では、周波数分散が発生しており、測定周波数が100kHzより高くなると、ゲート電圧の変化によるキャリア密度の変調はもはや観測されないことが判る。一方、図7は、絶縁ゲート型電界効果トランジスタ500のMOS界面に界面準位が存在しないと仮定してシミュレートした場合のC-V特性を示す。ただし、ドーピング層204であるn型Al0.24Ga0.76As層の厚みを5nm、n型ドーパントをSi原子、不純物濃度を2.30×1018cm-3に設定した。第1スペーサ層206であるノンドープAl0.24Ga0.76As層の厚みを2nmに設定した。第2スペーサ層208であるノンドープGaAs層の厚みを3nmに設定した。第1結晶層104であるノンドープIn0.4Ga0.6As層の厚みを5.5nmに設定した。第3スペーサ層210であるノンドープGaAs層の厚みを3nmに設定した。第4スペーサ層212であるノンドープAl0.24Ga0.76As層の厚みを2nmに設定した。ドーピング層214であるn型Al0.24Ga0.76As層の厚みを6nm、n型ドーパントをSi原子、不純物濃度を3×1018cm-3に設定した。ノンドープ層216であるノンドープAl0.24Ga0.76As層の厚みを14nmに設定した。絶縁層106であるAl2O3層のバンドギャップエネルギーを6.0eV、比誘電率を7に設定した。ゲート電極302の仕事関数は4.83eVとした。ベース基板102GaAs単結晶基板とバッファ層202ノンドープAl0.25Ga0.75As層とノンドープのGaAs層との積層構造との界面におけるバンドギャップ中央付近を0Vにピニングした。シミュレータは、1次元シュレディンガー-ポアソン法を用いた。すなわち、波動関数をシュレディンガー方程式で、キャリア濃度をフェルミ-ディラク統計で、バンドポテンシャルをポアソン方程式で記述し、自己撞着に解き、バンドポテンシャルのプロファイルとキャリア濃度プロファイルを求めた。図6の実験データと図7のシミュレーションとを比較すれば、ゲート電圧が0.5V程度より小さい領域では、実験データとシミュレーションとはよく一致しているが、ゲート電圧が0.5V程度より大きい領域では、実験データとシミュレーションが一致していないことが判る。図8および図9は、3つの量子準位における電子密度の深さプロファイル電子密度プロファイルをシミュレートした図であり、図8はゲート電圧が0Vのとき、図9はゲート電圧が1.4Vのときを示す。図8および図9には、伝導帯下端のエネルギーレベルの深さプロファイルEcも同時に示している。3つの量子準位すなわち、準位1、準位2および準位3の各準位における電子密度プロファイルのベースラインは、電子密度が0であることを示すとともに、各準位のエネルギーレベルを示す。電子密度の単位スケール1×1018cm-3の長さを図面左上部分に示す。エネルギーレベルは縦軸右側のスケールを参照する。縦軸右側のスケールは、フェルミレベルを基準としたエネルギーレベルであり、単位は電子エネルギーeVである。準位1が最も低エネルギーレベルであり、準位2、準位3の順にエネルギーレベルが高くなる。図8および図9において、深さ0~120Åが絶縁層106に、深さ120~260Åがノンドープ層216に、深さ260~320Åがドーピング層214に、深さ320~370Åが第4スペーサ層212および第3スペーサ層210に、深さ370~425Åが第1結晶層104に、深さ425~475Åが第2スペーサ層208および第1スペーサ層206に、深さ475~525Åがドーピング層204に、525Åより深い領域がバッファ層202に対応する。図8を参照すれば、ゲート電圧が0Vのとき、準位1の状態にある自由電子が深さ370~425Åの第1結晶層104第1チャネルに蓄積されていることが判る。一方、準位2および準位3の状態にある自由電子の密度は増加していない。図9を参照すれば、ゲート電圧が1.4Vのとき、準位1の状態にある自由電子が第1結晶層104第1チャネルに蓄積されるとともに、準位2の状態にある自由電子が深さ120~260Åのノンドープ層216第2チャネルに蓄積されていることが判る。図10は、ゲート電圧の変化に対する電子密度の変化を第1チャネル図においてInGaAsチャネルと表記する。と第2チャネル図においてAlGaAsチャネルと表記する。についてシミュレートした図である。ゲート電圧が-1.3Vくらいから大きくなるに従い、第1チャネルInGaAsチャネルの電子密度が増加する。ゲート電圧が0.5V程度になると第1チャネルInGaAsチャネルの電子密度が飽和するようになると同時に第2チャネルAlGaAsチャネルの電子密度が増加しだす。トータルの電子密度はゲート電圧の増加に従い単調に増加する。図7から図10に示すシミュレーションから、次のようなモデルが考えられる。すなわち、ゲート電圧が増加するに従い、まず第1チャネル第1結晶層104に自由電子が蓄積されはじめ、ゲート電圧が0.5V程度に至るまでは第1チャネル第1結晶層104の自由電子密度が増加する図7のC-V特性における円502で示した状態。0.5V程度を超えてさらにゲート電圧を増加すると、第2チャネルノンドープ層216にも自由電子が蓄積されるようになる図7のC-V特性における円504で示した状態。このようなモデルを前提に図6のC-V特性実測値を解釈すると、ゲート電圧が0.5V程度より小さい、第1チャネル第1結晶層104においてキャリアが伝導される状態では、周波数分散は小さく、キャリアが正常に変調されているといえる。ゲート電圧が0.5V程度より大きい、第1チャネル第1結晶層104および第2チャネルノンドープ層216においてキャリアが伝導される状態では、周波数分散が大きく、典型的な界面準位密度が高いピニングの特性を示しており、キャリアが正常に変調されなくなると言える。つまりキャリア変調の不良原因は、ノンドープ層216でのキャリア伝導にあると言える。第1チャネルである第1結晶層104InGaAs層でのキャリア変調が良好である一方第2チャネルであるノンドープ層216AlGaAs層でのキャリア変調が不良である理由として、本発明者は以下のように考察した。図11aは、ゲート電圧を変化させたときのMOS界面におけるフェルミレベルの計算値をプロットした図である。ここでMOS界面は、ノンドープ層216と絶縁層106との界面である。図11aの縦軸は伝導帯下端からのエネルギー差をΔEneVとして示す。ゲート電圧が低いほどMOS界面におけるフェルミレベルは下がる。一方、図11bは、GaAsにおける界面準位密度とそのエネルギーレベルの関係を示す。図11bにおいて、縦軸は伝導帯下端からのエネルギー差をΔEneVとして示し、横軸は界面準位密度を対数スケール値は任意で示す。一般的に、エネルギーが電荷中性レベルに近づくに従い界面準位密度が低下し、電荷中性レベルで界面準位密度は最小になる。なお、電荷中性レベルは、半導体のギャップ内準位であって、価電子帯上端付近のドナーライクな準位と伝導帯下端付近のアクセプターライクな準位との間に位置する、価電子帯の性質と伝導帯の性質が相半ばする境界レベルである。図11aと図11bは縦軸のスケールを合わせ、伝導帯下端のレベルを一致させて配置している。第1結晶層104InGaAs層でキャリア変調する場合のゲート電圧の範囲は、図11aにおいてInGaAsで示した範囲であり、ノンドープ層216AlGaAs層でキャリア変調する場合のゲート電圧の範囲は、図11aにおいてAlGaAsで示した範囲である。InGaAsで示す範囲に対応するΔEn伝導帯下端を基準にしたMOS界面のフェルミレベルは、AlGaAsで示す範囲に対応するΔEnより電荷中性レベルに近く、界面準位密度も小さい。つまり、第1結晶層104でのチャネル変調は、ノンドープ層216でのキャリア変調に比較して、界面準位密度の影響を少なくした状態で動作させており、ノンドープ層216より第1結晶層104で良好にキャリアが変調されるのは、MOS界面におけるフェルミレベルを電荷中性レベルにより近づけた状態で動作させているからと言える。本発明者は、以上の知見に基づき本件発明を為した。InGaAs層におけるIn組成を大きくすると、バンドギャップEgが小さくなる。よって、InGaAsでチャネル層を構成したFET動作においては、InGaAs層のIn組成を大きくするほどMOS界面におけるフェルミ準位を電荷中性レベルに近づけることができる。よってIn組成を大きくするほど界面準位の影響を排除してトランジスタをMOS動作させることができる。尤も、トランジスタにおけるMOS動作を良好にするには、界面準位密度が小さいゲート絶縁膜を作製することが第一に重要であるが、界面準位を完全になくすことは困難である。特に、バンド端付近のテイルステート部における準位密度は、電荷中性レベル近くにおける準位密度と比較して桁違いに大きく、無視できない。よって、界面準位密度が小さいMOS界面の形成技術以外の対策として、現に存在する界面準位の影響を低減する技術を準備することは、MOS型P-HEMTを実用化する上で極めて重要である。図12は、第1結晶層104のIn組成を変化させた場合の電子移動度を、ホール測定VanderPauw法により測定した実験結果のグラフである。In組成が0.35から0.43の範囲において、電子移動度が9000cm2/Vs以上という良好な値を示した。なお、In組成が0.45で電子移動度は5500cm2/Vsへ大幅に低下した。これはIn組成が大きくなるとヘテロ界面での格子不整合が大きくなり、第1結晶層104の結晶性が低下したことが原因であると考えられる。図13は、第1結晶層104の電子移動度と77Kにおけるフォトルミネッセンス発光のピーク波長との関係を示した実験グラフである。電子移動度とピーク波長との間には強い相関が観察された。ピーク波長が1070nmより大きくなると電子移動度が9000cm2/Vs以上になった。フォトルミネッセンス発光のピーク波長は、第1結晶層104で形成される量子井戸の基底準位間のエネルギーに相当する。つまり、伝導帯に形成される量子準位は、フォトルミネッセンス発光のピーク波長が長いほど電子親和力が大きいことに対応し、MOS構造においては、MOS界面のフェルミレベルが伝導帯下端からより電荷中性レベルに近づくことになる。さらに、ピーク波長は1080nmより大きいことが好ましく、1100nmより大きいことがさらに好ましい。図14は、SplitCV法で測定した絶縁ゲート型電界効果トランジスタ500のキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。比較のため、第1結晶層104のIn組成xが0.3の場合も示した。SplitCV法は、MOSFETのCV測定による容量からチャネルの電荷量を算出し、IV測定で求めた電流から、gradualchannel近似に基づいた解析手法でキャリア移動度を算出する方法である。SplitCV法による移動度は、界面準位にトラップされた電荷が影響するので、ホール測定VanderPauw法による移動度より、過小に評価された値になるのが一般的である。図14に係る実験において絶縁ゲート型電界効果トランジスタ500のゲート長を100μm、ゲート幅を200μmとした。測定時のドレイン電圧は0.05Vとし、ゲート電圧は-2V~2Vの範囲を0.05Vのステップで変化させた。第1結晶層104のIn組成xを0.4にすることで、x=0.3の場合に比較して移動度および電荷密度が大きくなった。In組成xが0.4の場合、最大移動度が約5000cm2/Vsと高く、最大移動度を示すときの電荷密度も約3×1012cm-2が得られた。図15は、SplitCV法で測定した他の絶縁ゲート型電界効果トランジスタのキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。図15の絶縁ゲート型電界効果トランジスタは、絶縁ゲート型電界効果トランジスタ500のゲート領域におけるノンドープ層216と絶縁層106の間に、エッチングストッパ層218のn型In0.48Ga0.52P層を10nmの厚みで残したものである。n型ドーパントとしてSi原子を3×1018cm-3の濃度でドープしてある。その他の構成およびSplitCV法の測定条件は、絶縁ゲート型電界効果トランジスタ500と同じである。比較のため、第1結晶層104のIn組成xが0.3の場合も示した。第1結晶層104のIn組成xを0.4にすることで、x=0.3の場合に比較して移動度および電荷密度が大きくなった。In組成xが0.4の場合、最大移動度が約7800cm2/Vsと高く、最大移動度を示すときの電荷密度も約2×1012cm-2と大きい。すなわち、第1結晶層104のIn組成xを0.4にすることで、当該他の絶縁ゲート型電界効果トランジスタのトランジスタ性能が向上できる。図14の結果と比較して、ノンドープ層216と絶縁層106の間に、エッチングストッパ層218であるn型In0.48Ga0.52P層を10nmの厚みで残すことによって、最大電子移動度は、In=0.4の場合の4800cm-2/Vsから、7800cm-2/Vsに改善された。In=0.3の場合も同様な傾向となっている。つまり、ゲート絶縁膜はInGaP層上に接して形成するのが好ましい。なお、エッチングストッパ層218であるn型In0.48Ga0.52P層は第2結晶層の一例である。図16は、In組成を変化させたときのMOS界面におけるフェルミレベルEfと基底準位E0をシミュレートした図である。本シミュレーションにおけるMOSトランジスタのゲート絶縁層より下層の層構成および各層の厚さを表1の通りとした。また、表2に示すように、In組成に合わせてi-InxGa1-xAs層の膜厚を調整し、In組成によらずMOS界面からi-InxGa1-xAs層の中心までの距離が一定になるようi-GaAs層の厚さを調整した。さらに、しきい値電圧が0.2Vになるようにドーピング層の不純物濃度も調整した。ゲート絶縁層の材料はAl2O3とし、バンドギャップエネルギーは6.0eV、比誘電率は7とした。ゲート絶縁層の厚みは12nmとした。ゲート絶縁層の上にゲート電極が形成されており、ゲート金属の仕事関数は4.83eV、ゲート電圧は0.8Vとした。ベース基板とバッファ層i-GaAs層とi-Al0.25Ga0.75As層の積層構造との界面におけるバンドギャップ中央付近を0Vにピニングした。図16に示すように、In組成xが0.4の近傍でMOS界面におけるフェルミレベルEfおよび基底準位E0が最小になった。図12の結果から、MOS界面におけるフェルミレベルが低くなるIn組成と移動度が高くなるIn組成がほぼ一致していることがわかる。この結果は、図13のフォトルミネッセンスのピーク波長が長い領域で高い移動度が得られた実験結果と合致する。以上説明したとおり、絶縁ゲート型電界効果トランジスタの第1結晶層104のIn組成を0.35から0.43にすることにより、好ましくは0.36から0.43にすることにより、MOS界面でのフェルミ準位を電荷中性レベルに近づけてMOS動作させることができ、MOS界面の界面準位の影響を低減し、さらに、第1結晶層104でのキャリア移動度を高くできる。このため、絶縁ゲート型電界効果トランジスタの性能を向上できる。なお、上記した実施の形態では、ベース基板102上に、第1結晶層104等の結晶層をエピタキシャル成長法により形成する例を説明したが、当該結晶層の形成方法は、ベース基板102上に直接形成するこれら方法には限られない。たとえば、当該結晶層をベース基板102とは別の結晶成長用基板上にエピタキシャル成長法により形成し、形成した結晶層のみをベース基板102上に転写する方法を用いて、ベース基板102上の結晶層を形成できる。結晶層のみをベース基板102上に転写する方法として、結晶成長用基板上に形成した結晶層をリフトオフ法により剥離し、剥離した結晶層のみをベース基板102上に転写する方法、あるいは、結晶層を形成した結晶成長用基板とベース基板102とを結晶層がベース基板102に接するように接合し、結晶成長用基板と結晶層を剥離または結晶成長用基板を除去することでベース基板102上に結晶層を残存する方法、等が挙げられる。このような結晶層の形成方法によれば、ガラスあるいは有機物等、エピタキシャル成長用基板として利用できない材料からなるベース基板102が選択できるようになる。