"半導体基板上に、第1の犠牲膜、第1のサポート膜、第2の犠牲膜及び第2のサポート膜を順次形成し、前記第2のサポート膜、前記第2の犠牲膜、前記第1のサポート膜及び前記第1の犠牲膜を貫通するホールを形成し、前記ホールの内表面を覆い、かつ前記第2のサポート膜及び前記第1のサポート膜に接続される王冠型電極を形成し、前記王冠型電極と前記第2のサポート膜との接続を少なくとも一部分維持する第1のパターンで、前記第2のサポート膜に第1の開口を形成し、前記第1の開口を通じて前記第2の犠牲膜の一部又は全部を除去し、前記第1の開口を利用して前記第1のサポート膜に第2の開口を形成し、前記第2の開口を通じて前記第1の犠牲膜を全て除去する、ことを特徴とする半導体装置の製造方法。前記第2の開口の形成は、異方性ドライエッチングにより行われることを特徴等する請求項1に記載の半導体装置の製造方法。前記第1の開口の形成と、前記第2の犠牲膜の一部除去と、前記第2の開口の形成が、一工程のドライエッチングにより連続して行われることを特徴とする請求項2に記載の半導体装置の製造方法。前記第1の開口を形成した後、前記第2の犠牲膜を溶液エッチングにより全て除去し、その後、前記第2の開口の形成を前記第1の開口を通したドライエッチングにより行う、ことを特徴とする請求項2に記載の半導体装置の製造方法。前記第1のパターンは、開口形成後の第1のサポート膜又は第2のサポート膜の残部の面積が、開口の面積よりも大きくなるように設定されている、ことを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。前記第1の犠牲膜及び前記第2の犠牲膜が酸化シリコン膜であり、前記第1のサポート膜及び前記第2のサポート膜が窒化シリコン膜である、ことを特徴とする請求項1乃至5のいずれか一つに記載の半導体装置の製造方法。前記第2の犠牲膜を形成した後であって、前記第2のサポート膜を形成する前に、第3のサポート膜及び第3の犠牲膜を順次形成し、前記第1の開口を利用して前記第3のサポート膜に第3の開口を形成する工程を、前記第1のサポート膜に第2の開口を形成する工程と同一の工程で行う、ことを特徴とする請求項2に記載の半導体装置の製造方法。半導体基板上に形成された複数の王冠型電極と、前記半導体基板上に積層された複数のサポート膜から形成され、前記複数の王冠型電極間を相互に接続する複数のサポート部材とを含み、前記複数のサポート材のいずれか一つは、前記複数の王冠型電極の上端から前記半導体基板側に200~400nm寄った位置に設けられていることを特徴とする半導体装置。関連する半導体装置の製造方法は、複数の絶縁体梁を下層側から一つずつ形成し、その後スルーホールを形成するというものである。ここで、複数の絶縁体梁のパターン位置とスルーホールの形成位置との間にずれが生じると、スルーホール内に形成された下部電極が、複数の絶縁体梁のいずれか又は全部に接続されないという事態が生じるおそれがある。そして、今後、半導体装置の微細化が進めば、このような事態が頻発することが予想される。本発明は、上記問題点の少なくとも一部を解決した半導体装置の製造方法を提供しようとするものである。本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に、第1の犠牲膜、第1のサポート膜、第2の犠牲膜及び第2のサポート膜を順次形成し、前記第2のサポート膜、前記第2の犠牲膜、前記第1のサポート膜及び前記第1の犠牲膜を貫通するホールを形成し、前記ホールの内表面を覆い、かつ前記第2のサポート膜及び前記第1のサポート膜に接続される王冠型電極を形成し、前記王冠型電極と前記第2のサポート膜との接続を少なくとも一部分維持する第1のパターンで、前記第2のサポート膜に第1の開口を形成し、前記第1の開口を通じて前記第2の犠牲膜の一部又は全部を除去し、前記第1の開口を利用して前記第1のサポート膜に第2の開口を形成し、前記第2の開口を通じて前記第1の犠牲膜を全て除去する、ことを特徴とする。本発明によれば、複数のサポート膜を形成した後、上層側のサポート膜に第1の開口を形成し、それを利用して下層側のサポート膜に第2の開口を形成するようにしたことで、位置合わせを必要とするホトリソグラフィ工程の数を削減することができる。以下、図面を参照して、本発明の実施の形態について詳細に説明する。まず、本発明の理解を容易にするため、図1を参照し、本発明の概略について関連する半導体装置の製造方法と対比して説明する。図1aは本発明の主要工程を示すフローチャートであり、図1bは関連する半導体装置の製造方法における主要工程を示すフローチャートである。本発明は、複数のサポート膜の各々について行われていたパターン形成リソグラフィーPR工程を一回で済ますことを目指す。関連する半導体装置の製造方法は、概略以下のようなものである。まず、半導体基板上に第1シリンダ層間膜第1犠牲膜を形成しステップB101、その上に第1サポート膜を形成するステップB102。次に、ホトリソグラフィ法PRにより第1サポート膜上に第1の梁パターンを有するホトレジストマスクを形成するステップB103。そして、形成したホトレジストマスクを用いるドライエッチング法により、第1サポート膜をエッチングして第1サポート膜からなる第1の梁を形成するステップB104。なお、第1の梁パターンはX方向およびY方向に繰り返し配置された直線で構成される格子パターンである。この格子パターンの交点に後の工程でシリンダホールが形成されるレイアウトとなっている。次に、第1の梁を覆うように全面に第2シリンダ層間膜第2犠牲膜を形成しステップB105、その上に、第2サポート膜を積層形成するステップB106。次に、ステップB103及びB104と同様の工程により、第2サポート膜からなる第2の梁を形成するステップB107~B108。なお、第2の梁パターンは第1の梁パターンと同一である。次に、ホトリソグラフィ法PRにより、第2サポート膜及び露出する第2シリンダ層間膜上にシリンダホールパターンを有するホトレジストマスクを形成するステップB109。そして、形成したホトレジストマスクを用いるドライエッチング法により、第2の梁、第2シリンダ層間膜、第1の梁、及び第1シリンダ層間膜を順次エッチングし、シリンダホールを形成するステップB110。次に、シリンダホールの内面を含む全面に導体膜を形成した後、第2サポート膜上に形成されている導体を除去し、シリンダホールの内面にのみ導体を残存させ下部電極を形成するステップB111。これにより、下部電極の外周表面には、X方向、Y方向に延在する直線状の第1の梁及び第2の梁が、それぞれ4箇所で接触する構成となる。次に、溶液エッチングにより第2シリンダ層間膜および第1シリンダ層間膜を除去するステップB112。第2シリンダ層間膜および第1シリンダ層間膜を酸化シリコン膜で構成し、第1の梁及び第2の梁を窒化シリコン膜で構成する等しておけば、第1の梁および第2の梁を残存させて、第2シリンダ層間膜および第1シリンダ層間膜を選択的に除去することができる。このとき、下部電極は、第1の梁および第2の梁によって支持相互に連結され、第2シリンダ層間膜および第1シリンダ層間膜を除去による倒壊は防止される。次に、下部電極、第1の梁および第2の梁からなる構造物の表面に容量絶縁膜を形成するステップB113。続いて、容量絶縁膜の表面を覆うように上部電極を形成するステップB114。以上のようにして、王冠型の下部電極を有するキャパシタが形成される。これに対して本発明の半導体装置の製造方法では、第1梁パターン形成PRおよび第1梁形成ステップB103~B104を行うことなく、第2のシリンダ層間膜を形成するステップA103。また、第2梁パターン形成PRおよび第2梁形成ステップB107~B108に相当する工程ステップA109~A110よりも前に、シリンダホールパターン形成PRステップA106、シリンダホール形成ステップA107、及び下部電極形成ステップA108の各工程を行う。なお、これを実現するため、第3のシリンダ層間膜形成工程ステップA105が追加されている。但し、この工程は、位置合わせを必要としない。この後、第2の梁パターン形成PRに相当するエッチング開口パターン形成PRを行ってエッチングマスクを形成しステップA109、それを用いて第2サポート膜に開口パターンを形成するステップA110。さらに、第2サポート膜に形成された第1の開口を利用して、第2シリンダ層間膜の除去、第1サポート膜への第2の開口形成、及び第1シリンダ層間膜の除去を行うステップA111。第2の開口の形成は、異方性ドライエッチングにより実現する。その後、容量絶縁膜の形成ステップA112及び上部電極の形成ステップA113を行って、王冠型下部電極を有するキャパシタが完成する。以上のように、本発明の半導体装置の製造方法によれば、第1梁の形成のためのPR工程を削除できる。これにより、複数回のPR工程間の位置ずれによる不具合の発生を抑制することができる。次に、本発明の第1の実施の形態に係る半導体装置の製造方法について、図2乃至図13を参照して、詳細に説明する。ここでは、半導体装置の一例としてDRAMDynamicRandomAccessMemoryを例示するが、本発明は、高アスペクト比の構造物を複数のサポート膜で支持するDRAM以外の半導体装置にも適用可能である。また、本実施の形態に用いられるドライエッチングは、異方性エッチングを行うために用いられる。DRAMは、複数のメモリセルが配置されるメモリセル領域とメモリセルを駆動するための周辺回路領域を有している。図2乃至図10及び図12の各々は、製造途中のDRAMにおけるメモリ領域と周辺回路領域との境界部分周辺を部分的に表している。各図において、aは平面図、bはa図のB-B’線断面図である。まず、公知の技術を用いて、図2a及びbに示す状態を得る。詳述すると、半導体基板1に素子分離領域1a、埋め込みゲート電極1b及び拡散層1c等を形成する。また、半導体基板1上に層間絶縁膜2を形成し、それを貫く容量コンタクトプラグ2aや、周辺配線3等を形成する。さらに、ストッパー窒化シリコン膜4、第1シリンダ層間膜第1の犠牲膜5、第1窒化シリコン膜第1のサポート膜6、第2シリンダ層間膜第2の犠牲膜7、第2窒化シリコン膜第2のサポート膜8、第3シリンダ層間膜9、非晶質カーボン膜10および酸化シリコン膜11を順次積層する。それから、酸化シリコン膜11の上にホトレジスト12を形成し、ホトレジスト12にシリンダホールパターン13を形成する。本実施の形態では、第1窒化シリコン膜6及び第2窒化シリコン膜8のいずれに対してもパターン形成工程を行うことなく、それらの上面に第2シリンダ層間膜7及び第3シリンダ層間膜9をそれぞれ形成する。半導体基板1は、例えばp型の単結晶シリコン基板である。半導体基板1は、素子分離領域1aによってメモリセル領域101と周辺回路領域102とに電気的に分離されている。メモリセル領域101に形成された埋め込みゲート電極1b及び拡散層1cは、トランジスタを構成する。また、埋め込みゲート電極1bは、ワードとしても機能する。容量コンタクトプラグ2aは、拡散層1cに接続されるとともに、図示しないビット線に接続されている。ストッパー窒化シリコン膜4は、例えば、CVD法を用いて半導体基板1の全面に厚さ50nmに形成される。第1シリンダ層間膜5は、例えば、不純物含有酸化シリコン膜であって、CVD法を用いて厚さ450nmに形成される。不純物含有酸化シリコン膜として、ボロンBやリンPを含有するBPSGBoroPhosphoSilicateGlassなどを用いることができる。不純物含有酸化シリコン膜はエッチング溶液によるエッチング速度が速いので、後の工程における除去が容易となる。第1窒化シリコン膜6は、例えば、CVD法を用いて厚さ50nmに形成される。第1窒化シリコン膜6は、スパッタ法やHDP法を用いて形成してもよい。スパッタ法やHDP法で形成された膜は、緻密性が高く、CVD法により形成された膜よりも、溶液によるエッチング速度を低くすることができる。また、関連する半導体装置の製造方法とは異なり、この時点で第1窒化シリコン膜のパターン形成は行わない。第2シリンダ層間膜7及び第2窒化シリコン膜8は、それぞれ、第1シリンダ層間膜5及び第1窒化シリコン膜6と同様の方法で、厚さ450nm及び50nmに形成される。第2窒化シリコン膜8についても、この時点でパターン形成は行わない。第3シリンダ層間膜9は、例えば、酸化シリコン膜であって、CVD法により厚さ30nmに形成される。第3シリンダ層間膜9は、スパッタ法やHDPHighDensityPlasma法を用いて形成してもよい。非晶質カーボン膜10は、例えば、CVD法により厚さ1000nmに形成される。酸化シリコン膜11は、例えば、CVD法により厚さ50nmに形成される。ホトレジスト12のシリンダホールパターン13は、例えば、リソグラフィ法を用いて形成される。シリンダホールパターン13を構成する各開口は、キャパシタ形成位置に対応しており、メモリセル領域内に形成される。図1aに示すように、多数の開孔は最密化されて配置されてよい。開口の直径は50~150nm、隣接する開口間の最近接間隔は30~50nmとすることができる。このような多数の開口が千鳥状に配置された最密化パターンでは、隣接開口間の間隔、即ち、キャパシタ間の間隔が狭く、関連する半導体装置の製造方法のように、直線状の梁をX方向、Y方向に繰り返し配置することは困難である。本実施の形態では、後述するようにサポート膜に開口部を形成し、梁ではなく面で支える構造とする。次に、ホトレジスト12をマスクとして、フッ素含有プラズマを用いたドライエッチング法により、酸化シリコン膜11をエッチングし、ホトレジスト12のシリンダホールパターン13を酸化シリコン膜11に転写する。これにより、非晶質カーボン膜10の上面が露出する。次いで、酸素プラズマを用いたドライエッチング法により、露出した非晶質カーボン膜10をエッチングし、シリンダホールパターン13を非晶質カーボン膜10に転写する。非晶質カーボン膜10をエッチングしている間にマスクとして用いたホトレジスト12は消滅する。しかし、酸化シリコン膜11は、酸素プラズマではエッチングされないので、薄くても新たなマスクとして機能する。したがって、第3シリンダ層間膜9の上面が露出するまで完全に非晶質カーボン膜10をエッチングすることができる。次いで、上面に酸化シリコン膜11が残存している非晶質カーボン膜10をマスクとし、フッ素含有プラズマを用いたドライエッチング法により第3シリンダ層間膜9、第2窒化シリコン膜8、第2シリンダ層間膜7、第1窒化シリコン膜6、第1シリンダ層間膜5、ストッパー窒化シリコン膜4を順次エッチングする。これにより、容量コンタクトプラグ2aに達するシリンダホール図3の14が形成され、容量コンタクトプラグ2aの上面が露出する。なお、このエッチングの間にマスクとして用いた酸化シリコン膜11は消滅するが、非晶質カーボン膜10は残存しマスクとして機能する。ストッパー窒化シリコン膜4をエッチングした後、マスクとして残存している非晶質カーボン膜10を酸素プラズマドライエッチング法により除去し、第3シリンダ層間膜9の上面を露出させる。これにより、図3a及びbに示す状態が得られる。なお、本実施の形態では、シリンダホール14を形成する際のマスクとして非晶質カーボン膜10用いたが、これに限るものではなく、シリコン膜、タングステンシリサイドやチタンシリサイドなどの金属シリサイド膜、窒化チタンや窒化タングステンなどの金属化合物、もしくはアルミニウム、タングステン、ニッケルなどの金属膜を用いることができる。特に、金属系材料の膜は、フッ素プラズマではエッチングされ難く、もしくはエッチングされないので、マスクとして効果的であり、シリンダホール14の高精度加工に好都合である。次に、図4a及びbに示すように、シリンダホール14の内面を含む半導体基板1の全面に、下部電極材料膜15を形成する。下部電極材料膜15の材料として窒化チタンを用いることができる。また、下部電極材料膜15の形成には、CVD法もしくはALDAtomicLayerDeposition法を用いることができる。下部電極材料膜15の膜厚は、後の工程で形成される容量絶縁膜の厚さとの合計がシリンダホールの直径の1/2よりも小さくなる範囲で選択される。下部電極材料膜15の膜厚は、例えば、10nmとする。次に、下部電極材料膜15を、全面エッチバックし、図5a及びbに示すように、第3シリンダ層間膜9の上面に形成されている下部電極材料膜15を除去する。このエッチバックには、塩素含有プラズマを用いるドライエッチング法が利用できる。これにより、各々のシリンダホール14の内面を覆い、容量コンタクトプラグ2aの上面に接続する下部電極16が形成される。なお、下部電極16の外周面には、第1窒化シリコン膜6及び第2窒化シリコン膜8が接続された状態となっている。次に、図6a及びbに示すように、第3シリンダ層間膜9の上面全面にプラズマ窒化シリコン膜17、反射防止膜18及びホトレジスト19を順次形成する。プラズマ窒化シリコン膜17は、プラズマCVD法により、例えば厚さ150nmに形成される。この方法は、ステップカバレージが悪いため、プラズマ窒化シリコン膜17は、下部電極16の内部には形成されず、下部電極16の開口部を塞ぐように形成される。反射防止膜18は、例えば、回転塗布法によりプラズマ窒化シリコン膜17の上面全面に形成される。ホトレジスト19は、例えば、回転塗布法により反射防止膜18の上面全面に形成される。ホトレジスト19には、ホトリソグラフィ法により、エッチング用開口パターン20が形成される。エッチング用開口パターン20形成の際、周辺回路領域102に位置するホトレジスト19も除去される。エッチング用開口パターン20は、後の工程で、シリンダ層間膜9,7及び5をエッチング除去するための開口部を規定する。つまり、エッチング用開口パターン20は、第1及び第2窒化シリコン膜6,8に形成される開口を規定する。第1及び第2窒化シリコン膜6,8は、下部電極16を支持するサポート膜であるため、それらに形成される開口部は、できるだけ小さい方がよい。したがって、エッチング用開口パターン20は、第1及び第2窒化シリコン膜6,8に形成される開口部の面積が必要最小限となるように設定される。関連する半導体装置の製造方法では、梁で下部電極を支えるようにしているが、本実施の形態では、面で支える。第1及び第2窒化シリコン膜6,8の各々の残存部分の面積が、少なくとも開口部の面積よりも大きくなるようにする。次に、ホトレジスト19をマスクとして、反射防止膜18およびプラズマ窒化シリコン膜17を順次ドライエッチングし、エッチング用開口パターン20を反射防止膜18およびプラズマ窒化シリコン膜17に転写する。このエッチングには、フッ素含有プラズマを用いることができる。その後、マスクとして用いたホトレジスト19および反射防止膜18を、酸素プラズマを用いるドライエッチングにより除去する。こうして、図7a及びbに示す状態が得られる。図7a及びbに示すように、プラズマ窒化シリコン膜17に形成された開口20a内には、第3シリンダ層間膜9の上面の一部と下部電極16の上面の一部が露出する。また、周辺回路領域には第3シリンダ層間膜9の上面が露出する。次に、図8a及びbに示すように、プラズマ窒化シリコン膜17をマスクとして、露出している第3シリンダ層間膜9および第2窒化シリコン膜8を順次ドライエッチングする。このエッチングには、フッ素含有プラズマを用いることができる。これにより、第2窒化シリコン膜8にエッチング開口用パターン20に従う第1の開口が形成され、第2シリンダ層間膜7の上面が部分的に露出する。なお、この段階でプラズマ窒化シリコン膜17の膜厚は、成膜時の膜厚の半分程度まで減少する。プラズマ窒化シリコン膜17をマスクとするフッ素含有プラズマを用いるドライエッチングを継続し、図9a及びbに示すように、露出した第2シリンダ層間膜7および第1窒化シリコン膜6を順次ドライエッチングする。これにより、第1窒化シリコン膜6にエッチング用開口パターン20に従う第2の開口が形成され、第1シリンダ層間膜5の上面が部分的に露出する。この工程中に、マスクとして用いたプラズマ窒化シリコン膜17もエッチングされて消滅する。逆にいえば、この段階でプラズマ窒化シリコン膜17が消滅するように、プラズマ窒化シリコン膜17の成膜時の膜厚を制御しておく。もし、プラズマ窒化シリコン膜17が消滅しきれずに残存した場合には、等方性プラズマエッチングを追加して残存するプラズマ窒化シリコン膜17を完全に除去する。この追加エッチングを行なっても、第2窒化シリコン膜8の上面は酸化シリコン膜からなる第3シリンダ層間膜9でカバーされているので、第2窒化シリコン膜8が上面からエッチングされて消滅することはない。以上により、第2窒化シリコン膜8及び第1窒化シリコン膜6に、共通のエッチング用開口21が、一工程のドライエッチングで形成される。エッチング開口21内には、第2シリンダ層間膜7の側壁および第1シリンダ層間膜5の上面の一部が露出すると共に下部電極16の上面および外壁の一部が露出する。また、エッチング用開口21以外のメモリセル領域には、下部電極16の上面が露出する。次に、図10a及びbに示すように、酸化シリコン膜からなる第3シリンダ層間膜9、第2シリンダ層間膜7および第1シリンダ層間膜5を、フッ酸含有溶液を用いるウエットエッチングにより全て除去する。フッ酸含有溶液を用いるウエットエッチングの場合、窒化シリコン膜のエッチング速度は酸化シリコン膜のエッチング速度に比べて1/100程度であり、非常に遅い。また、金属材料からなる下部電極16は、フッ酸含有溶液によってはエッチングされない。このため、フッ酸含有溶液を用いるウエットエッチングにより、酸化シリコン膜からなる第1シリンダ層間膜5、第2シリンダ層間膜7および第3シリンダ層間膜9を選択的に除去することができる。以上の結果、メモリセル領域に形成された複数の下部電極16は、それぞれ上部が第2窒化シリコン膜8からなる第1サポート部材30に接続され、中央部が第1窒化シリコン膜6からなる第2サポート部材31に接続された状態で、互いに連結された状態となる。また、複数の下部電極16の外壁は、サポート部材30、31に接続された部分を除いて全て露出する。半導体基板1上に形成されているトランジスタや配線等の構造物は、ストッパー窒化シリコン膜4でカバーされているのでエッチングされることはない。ここで、エッチング用開口パターン20、すなわち最終的に形成されるサポート部材30および31のエッチング用開口21について、図11を参照して詳しく説明する。図11は、図10aの一部、即ちメモリセル領域をやや拡大して示す図である。メモリセル領域に配置される複数の下部電極16は、X方向に延在する複数の下部電極群を有している。これらの下部電極群を、ここでは、図の上から順番にX1,X2,X3,と呼ぶことにする。下部電極の配置は、最密充填となるように、偶数行の下部電極群X2,X4,を、奇数行の下部電極群X1,X3,X5,に対し、X方向に半ピッチずらしている。図11には、エッチング用開口21が6つ示されている。具体的には、下部電極郡X2とX3に跨って形成される開口21aaと開口21ab、下部電極郡X4とX5に跨って形成される開口21b、下部電極郡X6とX7に跨って形成される開口21caと開口21cb、下部電極X8とX9に跨って形成される開口21dである。開口21aa,21abと開口21ca,21cbは同じ大きさである。開口21bと開口21dも同じ大きさであり、開口21aa、21ab、開口21ca,21cbよりもX方向に長い形状となっている。開口21aaは、下部電極郡X2に属する下部電極A、B、C、Dと下部電極郡X3に属する下部電極E、F、G、Hの合計8個の下部電極16の外壁の一部が露出するように形成されている。つまり、開口21aaは、隣接する2つの下部電極郡に跨るように形成されている。他のエッチング用開口21についても同様に、隣接する2つの下部電極郡に跨るように形成されている。これらのエッチング用開口21の配置は一例であって、これとは異なる開口21の配置を採用してもよい。例えば開口21bと21dだけであっても良いし、逆に開口21aa、21ab、21ca、21cbだけであっても良い。あるいは、開口21の長手方向を図とは異なる方向としてもよい。例えば、開口21は、図11に示す下部電極A,G,I,R,Q,J,F,Bの外壁の一部が露出するように形成されてもよい。その場合でも、エッチング用開口21は、いずれかの下部電極を完全に含むことがないように形成する。例えば、下部電極A,G,I,R,Q,J,F,B,C,E,K,Pを含むようにエッチング用開口21を形成すると、中央付近に位置する下部電極F,Jが第1サポート部材30から離れた状態となるからである。この場合、下部電極F,Jは、第1サポート部材による支持を受けられず、倒壊する恐れがある。したがって、エッチング用開口21は、下部電極16の各々と第1サポート部材30との接続が、少なくとも一部維持されるように形成される。また、第1サポート部材30は、関連する半導体装置の製造方法で用いられるような下部電極間を結ぶ梁ではなく、面状の広がりを有している。本実施例の形態では、大半の下部電極16の外壁が全周に渡って第1サポート部材30と接している。第1サポート部材30の一部に形成されたエッチング用開口21内に一部露出する下部電極16であっても、開口内に位置する外壁以外の部分の外壁で第1サポート部材30と接続されている。このように、本実施の形態では、メモリセル領域に形成されたいずれの下部電極も、外壁の一部に関して周方向の全部又は一部が、面状に連続して広がる第1サポート部材30に接続されている。図11では、下部電極郡X1に属する下部電極の各々は、サポート領域XS1において外壁の一部が全周にわたって第1サポート部材30と接続されている。下部電極郡X10に属する下部電極についても同様である。また、Y方向関して、サポート領域YS1に位置する下部電極の各々も、外壁の一部が全周にわたって第1サポート部材30に接続されている。サポート領域YS2は、サポート領域XS1とサポート領域XS2とをY方向に面状に接続する領域となっている。下層に位置する第2サポート部材31についても、第1のサポート部材30と同じ構成となる。さて、製造工程の説明に戻ると、第1、第2及び第3シリンダ層間膜5,7及び9を全て除去した後、図12a及びbに示すように、下部電極16の内面および外壁を含む全面に容量絶縁膜22を形成する。容量絶縁膜22は、第1サポート部材30、第2サポート部材31の表面およびストッパー窒化シリコン膜4の上面にも形成される。容量絶縁膜22は、酸化ジルコニウム膜、酸化アルミニウム膜、酸化チタ二ウム膜、酸化タンタル膜、酸化ハフニウム膜から選択される単層膜もしくは複数の膜からなる積層膜で構成することができる。いずれの膜もALDAtomicLayerDeposition法を用いて形成することができる。容量絶縁膜22の膜厚は、例えば、6nmとする。また、容量絶縁膜22を形成した後、容量絶縁膜22の表面を覆い、且つ下部電極16間の空間を埋めるように、上部電極23を形成する。上部電極23は、例えば、窒化チタン膜、ボロンドープシリコン膜、ボロンドープシリコンゲルマニウム膜をCVD法により順次積層して形成する。本実施の形態では、第1サポート部材30の上面が下部電極16の上面の位置より低い位置となるように位置制御されている。この位置制御は、第3シリンダ層間膜9の厚さにより行われる。第1サポート部材30の上面位置と下部電極16の上面位置とが同じレベルの場合、容量絶縁膜22を形成する際に、下部電極16の開口部が容量絶縁膜22によって塞がれてしまう。これを回避するため、下部電極16の上面を第1サポート部材30の上面より上に突き出させる。下部電極16の第1サポート膜30上に突き出た部分の高さは、少なくとも容量絶縁膜の膜厚の4倍必要である。容量絶縁膜の厚さが6nmの場合、第3シリンダ層間膜の厚さを30nmとすることができる。次に、上部電極23を覆うように全面にタングステン膜を形成する。そして、タングステン膜の上に、メモリセル領域を多くマスクを形成し、周辺回路領域に形成されているタングステン膜とその下の上部電極23をエッチング除去する。こうして、図13に示すように、メモリセル領域の上部電極23上にプレート上のタングステン膜24を形成する。その後、全面に層間絶縁膜25を形成し、メモリセル領域上に形成された層間絶縁膜25をCMP法等により除去する。層間絶縁膜25は、周辺回路領域に残存し、その表面は、タングステン膜24の表面と一致するように平坦化される。次に、平坦化された層間絶縁膜25及びタングステン膜24を覆うように全面に層間絶縁膜26を形成する。そして、周辺回路領域に形成されている配線3に接続されるコンタクトプラグ27や、プレート上のタングステン膜24に接続されるコンタクトプラグ28等を形成する。さらに各々のコンタクトプラグに接続される配線29を形成する。この後、図示しない層間絶縁膜や配線等を必要に応じて形成し、DRAMが完成する。本実施の形態では、下部電極16を形成した後に行う1回のリソグラフィ工程を利用して第2窒化シリコン膜8および第1窒化シリコン膜6の両方に開口を形成する。これにより、リソグラフィー工程を繰り返すことにより生じる位置ずれを防止することができる。また、第2窒化シリコン膜8および第1窒化シリコン膜6に形成する開口面積をできるだけ小さくし、2次元的な広がりを有する面状のサポート部材で下部電極を相互に連結する構成としたので、直線状の梁で下部電極を連結する場合に比べ、機械的強度を向上させることができる。直線状の梁を用いて下部電極を連結する構成では、下部電極の密度が上昇するに伴い梁の配置が困難となるとともに、機械的強度の低下を避けることができなくなる。これに対して、本実施の形態に係る構成は、下部電極の密度が上昇してもサポート部材の配置が困難となることはなく、機械的強度の低下も抑えることができる。これにより、半導体装置の製造時の歩留まり向上、製品の信頼性向上を実現することができる。次に、本発明の第2の実施の形態に係る半導体装置の製造方法について、図14乃至図16を参照して説明する。以下では、第1の実施の形態と異なる部分について説明する。第1の実施の形態と同様にして、図8に示す状態を得る。次に、フッ酸含有溶液を用いて第2シリンダ層間膜7を全てエッチング除去し、図14a及びbに示す状態を得る。この溶液エッチングにより、第1窒化シリコン膜6の上面が露出する。第2シリンダ層間膜7をエッチングする際、第3シリンダ層間膜9についても横方向からエッチングが進む。しかし、第3シリンダ層間膜9を、例えばHDPHighDensityPlasma法により形成する酸化シリコン膜とすれば、不純物含有酸化シリコン膜で構成されている第2シリンダ層間膜7に比べてエッチング速度を1/10程度に遅くできる。よって、第2シリンダ層間膜7を完全に除去した後も、第3シリンダ層間膜9の一部は残存する。また、図14aに示すように、エッチング用開口21は限られた範囲に設けられるので、第3シリンダ層間膜9の横方向エッチング量は実質上問題とはならない。次に、プラズマ窒化シリコン膜17をマスクとして、第1窒化シリコン膜6をフッ素含有プラズマによりドライエッチングする。これにより、図15a及びbに示す状態を得る。このドライエッチングによりマスクとして用いたプラズマ窒化シリコン膜17は消滅する。また、このドライエッチングにより、第1シリンダ層間膜5の上面の一部が露出する。また、このドライエッチングでは、第2シリンダ層間膜7が既に全て除去されているので、図15bに示すように、マスクと第1窒化シリコン膜6との間に空間的な広がりが存在する。このため、ドライエッチングに寄与するイオンが垂直方向から分散して分散イオン33が発生する傾向を有する。このため、分散イオンの発生に起因して、第1窒化シリコン膜6の一部白抜き部分31bもドライエッチングされてしまう。即ち、第1窒化シリコン膜6に形成される開口は、第2窒化シリコン膜8に形成される開口よりもやや広くなる。しかしながら、この開口の広がりは、下部電極16と第1窒化シリコン膜6とが接続している接続部分31aにはほとんど影響しない。図15aから理解されるように、イオンの入射側から見ると、接続部分31aは下部電極16の影になるからである。つまり、下部電極16が、接続部分31aへのイオンの到達を防ぐバリアとなる。これにより、下部電極16と第1窒化シリコン膜6との接続部分31aはエッチングされること無く接続状態は維持される。この後、フッ酸含有溶液を用いて第1シリンダ層間膜5および第3シリンダ層間膜9を全て除去する。これにより、図16a及びbに示すように、下部電極16の外周面は、第1サポート部材30及び第2サポート部材31と接続された部分を除いて露出する。以後、第1の実施の形態と同様の工程を経て、DRAMが完成する。本実施の形態においても、第1の実施の形態と同様に、リソグラフィー工程を繰り返すことによって生じる位置ずれを防止することができる。また、面状のサポート部材で下部電極を相互に連結する構成としたので、直線状の梁で下部電極を連結する場合に比べ、機械的強度を向上させることができ、歩留まり向上、製品の信頼性向上を実現することができる。次に、図17乃至図20を参照して、本発明の第3の実施の形態に係る半導体装置の製造方法について説明する。図17は、発明者が本発明に至る過程で種々検討した実験の中で得られた知見を説明するための断面図である。発明者は、本発明に至る前に、下部電極の上部を1枚のサポート膜でサポートする構造について検討を行った。そして、発明者は、そのような構造では、下部電極の倒壊は生じないものの、図17に示すように、サポート膜71の下方に位置する下部電極16に撚れ72が発生し、隣接する下部電極16間がショートするという問題が発生することを知見した。そして、その撚れが最も発生しやすい部分が下部電極16の上面から200~400nmの範囲に集中していることを見出した。さらに、この範囲は、下部電極16の形成に用いられるシリンダホールをドライエッチング法で形成する場合に、ボーイングと呼ばれる横方向に膨らむ現象が発生する位置に相当していることがわかった。本実施の形態に係る半導体装置の製造方法は、上記知見に基き、第1又は第2の形態に係る製造方法の応用として、ボーイング発生部に第3サポート膜を形成するものである。以下、詳細に説明する。まず、図18に示す状態を得るため、第1の実施の形態と同様に回路等を形成した半導体基板1上に複数の膜を形成する。第1の実施の形態と異なる点は、第1窒化シリコン膜6と第2窒化シリコン膜8との間に第3窒化シリコン膜を配置するため、第2シリンダ層間膜7を下層7a第2の犠牲膜と上層7b第3の犠牲膜に分け、その間に第3窒化シリコン膜81第3のサポート膜を形成した点である。第3窒化シリコン膜81は、第1又は第2窒化シリコン膜6又は8と同じ方法で形成できる。次に、第1の実施の形態と同様に、ホトレジスト12のシリンダホールパターン13を酸化シリコン膜11に転写し、さらに非晶質カーボン膜10にシリンダホールパターン13を転写する。それから、非晶質カーボン膜10をマスクとして、フッ素含有プラズマを用いるドライエッチングにより、第3シリンダ層間膜9、第2窒化シリコン膜8、上層第2シリンダ層間膜7b、第3窒化シリコン膜81、下層第2シリンダ層間膜7a、第1窒化シリコン膜6、第1シリンダ層間膜5、及びストッパー窒化シリコン膜4を順次エッチングし、図19に示すようにシリンダホール14を形成する。この後、第1の実施の形態と同様の工程により下部電極16を形成する。また、第2窒化シリコン膜8、上層第2シリンダ層間膜7b、第3窒化シリコン膜81、下層第2シリンダ層間膜7a、及び第1窒化シリコン膜6にエッチング用開口21を形成する。つまり、一工程のドライエッチングにより、第1の窒化シリコン膜6の開口形成に加え、第3窒化シリコン膜の開口第3の開口形成も行う。さらに、上層第2シリンダ層間膜7b、下層第2シリンダ層間膜7a及び第1シリンダ層間膜5を完全に除去し、下部電極の外周壁を露出させる。それから、上部電極23を形成し、図20の状態を得る。以降、第1の実施の形態と同様に、必要な層間絶縁膜や配線等を形成してDRAMが完成する。以上、第1の実施の形態と同様の工程により、第3窒化シリコン膜を第3サポート部材として備える半導体装置の製造方法について説明したが、第2の実施の形態と同様の工程により、第3窒化シリコン膜を第3サポート部材として備える半導体装置を製造することも可能である。本実施の形態によれば、サポート膜を3枚にしたので、より機械的強度が向上し、下部電極の倒壊や撚れを効果的に防止することができる。また、シリンダートップから200nm~400nmの位置に設けられたサポート膜は、シリンダホール形成時ドライエッチング時のボーイング発生を抑えることができる。以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。例えば、本発明は、DRAMに限らず、他の半導体装置にも適用可能である。また、第1及び第2の実施の形態第1サポート膜を、シリンダホール形成時にボーイングが生じやすい位置に設けるようにしてもよい。そのようにすることで、外部電極の倒壊防止と撚れ防止とを効果的に行うことができる。"