第1導電形の半導体層と、前記半導体層の第1の主面側に設けられた第1主電極と、前記半導体層の第2の主面側に設けられた第2主電極と、前記半導体層の前記第1の主面側から前記第2の主面の方向に形成されたトレンチの内部に設けられ、前記第1主電極と前記第2主電極との間に流れる電流を制御する2つの第1制御電極と、前記トレンチの内部において、前記2つの第1制御電極と、前記第2の主面側の底面と、の間に設けられた第2制御電極と、を備え、前記2つの第1制御電極は、前記第1の主面に平行な方向に離間して設けられ、それぞれ第1の絶縁膜を介して前記トレンチの内面に対向し、前記第2制御電極は、第2の絶縁膜を介して前記トレンチの内面と対向したことを特徴とする半導体装置。前記第2の絶縁膜の前記第1の主面に平行な方向の厚さは、前記第1の絶縁膜の前記第1の主面に平行な方向の厚さよりも厚いことを特徴とする請求項1記載の半導体装置。前記第2制御電極は、前記2つの第1制御電極と、前記第2の主面側の底面と、の間に設けられた第1の部分と、前記2つの第1制御電極の間に延在した第2の部分と、を有し、前記第2の部分の前記第1の主面に平行な方向の幅は、前記第1の部分の前記第1の主面に平行な方向の幅よりも狭いことを特徴とする請求項1または2のいずれかに記載の半導体装置。前記半導体層の前記第1の主面側の表面に設けられた第2導電形の第1半導体領域と、前記第1半導体領域の表面に選択的に設けられた第1導電形の第2半導体領域と、をさらに備え、前記第1の主電極は、前記第1半導体領域および前記第2半導体領域に電気的に接続されたことを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記第2制御電極は、前記第1の主電極に電気的に接続されたことを特徴とする請求項1~4のいずれか1つに記載の半導体装置。第1導電形の半導体層の表面に形成されたトレンチの内面を熱酸化する工程と、前記熱酸化されたトレンチの内部を多結晶シリコンで埋め込む工程と、前記熱酸化されたトレンチの内面に形成された酸化膜を、前記半導体層の表面と、前記トレンチの底面側における前記多結晶シリコンの端と、の間の中間位置までエッチバックする工程と、前記エッチバックにより露出した前記多結晶シリコンを熱酸化する工程と、前記エッチバックしたトレンチの内部に第1制御電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。本発明の実施形態は、トレンチ構造におけるゲートソース間容量を低減できる半導体装置、および、その製造方法を提供する。実施形態に係る半導体装置は、第1導電形の半導体層と、前記半導体層の第1の主面側に設けられた第1主電極と、前記半導体層の第2の主面側に設けられた第2主電極と、前記半導体層の前記第1の主面側から前記第2の主面の方向に形成されたトレンチの内部に設けられ、前記第1主電極と前記第2主電極との間に流れる電流を制御する2つの第1制御電極と、前記トレンチの内部において、前記2つの第1制御電極と、前記第2の主面側の底面と、の間に設けられた第2制御電極と、を備える。前記2つの第1制御電極は、前記第1の主面に平行な方向に離間して設けられ、それぞれ第1の絶縁膜を介して前記トレンチの内面に対向し、前記第2制御電極は、第2の絶縁膜を介して前記トレンチの内面と対向する。以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、以下の例では、第1導電形をn形、第2導電形をp形として説明するが、第1導電形をp形、第2導電形をn形としても良い。第1の実施形態図1は、本実施形態に係る半導体装置100の断面構造を示す模式図である。ここに例示する半導体装置100は、トレンチゲート構造を有するパワーMOSFETである。半導体装置100は、例えば、n形シリコン基板3の上に設けられたn形ドレイン層5と、n形の半導体層であるドリフト層10を有する。そして、n形ドリフト層の第1の主面10aの側の表面には、第1半導体領域であるp形ベース領域7が設けられる。さらに、p形ベース領域7の表面に、第2半導体領域であるn形ソース領域9が設けられる。n形ドリフト層10の第1の主面10aの側には、第1主電極であるソース電極21が設けられる。ソース電極21は、p形ベース領域7およびn形ソース領域9に電気的に接続される。一方、n形ドリフト層10の第2の主面10bの側には、第2主電極であるドレイン電極23が設けられる。ドレイン電極23は、例えば、n形シリコン基板3の裏面に接して設けられ、n形シリコン基板3およびn形ドレイン層5を介してn形ドリフト層10に電気的に接続される。n形ドリフト層10の第1の主面10aの側から第2の主面10bの方向にトレンチ13が形成される。トレンチ13は、n形ソース領域9の表面からp形ベース領域7を貫通してn形ドリフト層10に至る深さに設けられる。そして、トレンチ13の内部には、2つの第1制御電極である2つのゲート電極30と、第2制御電極であるフィールド電極20とが設けられる。図1に示すように、2つのゲート電極30は、第1の主面10aに平行な方向に離間して設けられ、それぞれ第1の絶縁膜であるゲート絶縁膜15aを介してトレンチの内面に対向する。そして、p形ベース領域7とゲート絶縁膜15aとの間に形成される反転チャネルを制御することにより、ドレイン電極23とソース電極21との間に流れる電流を制御する。一方、フィールド電極20は、トレンチ13の内部において、2つのゲート電極30と、第2の主面10bの側の底面13aと、の間に設けられる。フィールド電極20は、第2の絶縁膜であるフィールド絶縁膜15bを介してトレンチ13の内面と対向する。フィールド電極20は、例えば、図示しない部分において、ソース電極21に電気的に接続される。そして、p形ベース層とn形ドリフト層10との間に生じる電界集中を緩和することにより、ソースドレイン間耐圧を向上させる。さらに、n形ドリフト層10とフィールド電極20との間の耐圧を向上させるため、トレンチ13の内面とフィールド電極20との間に設けられるフィールド絶縁膜15bの厚さを厚くする。すなわち、フィールド絶縁膜15bの第1の主面10aに平行な方向の厚さは、ゲート絶縁膜15aの第1の主面10aに平行な方向の厚さよりも厚い。次に、図2~図6を参照して、半導体装置100の製造過程を説明する。図2~図6は、それぞれの工程におけるトレンチ13の周辺の部分断面を模式的に示している。まず、図2aに示すように、n形ドレイン層5の上に形成されたn形ドリフト層10の第1の主面10aから第2の主面10bの方向へトレンチ13を形成する。トレンチ13は、例えば、RIEReactiveIonEtching法を用いて、同図の奥行き方向にストライプ状に設けられる。n形ドレイン層5およびn形ドリフト層10は、例えば、n形シリコン基板3図1参照の上に形成されたシリコンエピタキシャル層である。n形ドリフト層10に含まれるn形不純物の濃度は、n形ドレイン層5に含まれるn形不純物の濃度よりも低い。また、n形ドレイン層5を形成せずに、n形ドリフト層10をn形シリコン基板上に直接形成しても良い。次に、図2bに示すように、n形ドリフト層10の表面に形成されたトレンチ13の内面を熱酸化してフィールド絶縁膜15bを形成する。トレンチ13の内部には、フィールド電極20を形成する間隙17が残される。続いて、図3aに示すように、n形ドリフト層10の主面10aの側に多結晶ポリシリコン膜25を形成し、トレンチ13の間隙17を埋め込む。ポリシリコン膜25は、例えば、p形不純物であるボロンBを高濃度にドープした導電膜であり、減圧CVDChemicalVaporDeposition法を用いて形成することができる。続いて、図3bに示すように、間隙17を埋め込んだ部分を残して、n形ドリフト層10の表面に形成されたポリシリコン膜25をエッチングにより除去する。これにより、導電性のポリシリコン膜からなるフィールド電極20が形成される。次に、図4aに示すように、フィールド絶縁膜15bを、n形ドリフト層10の表面と、トレンチ13の底面側におけるフィールド電極20の端と、の間の中間位置までエッチバックする。続いて、図4bに示すように、トレンチ13の上部に露出した壁面およびフィールド電極20を熱酸化する。これにより、トレンチ13の壁面にゲート絶縁膜15aが形成され、さらに、トレンチ13の内部にフィールド電極20が酸化された絶縁層SiO2膜15cが形成される。そして、ゲート絶縁膜15aと絶縁層15cとの間に、ゲート電極30を形成する間隙19が残される。上記の熱酸化工程では、例えば、トレンチ13の壁面に形成されるゲート絶縁膜15aを所定の厚さに形成する間に、フィールド電極20を完全に酸化する。すなわち、不純物が高濃度にドープされた導電性のポリシリコンの酸化速度が、単結晶シリコン層であるn形ドリフト層10の酸化速度よりも速くなる酸化条件を用いる。次に、フィールド絶縁膜15bがエッチバックされたトレンチ13の内部、すなわち、間隙19にゲート電極30を形成する。図5aに示すように、n形ドリフト層10の主面10aの側に、例えば、導電性のポリシリコン膜35を形成し、間隙19を埋め込む。続いて、図5bに示すように、間隙19に埋め込まれた部分を残して、ポリシリコン膜35をエッチングする。これにより、トレンチ13の上部に、絶縁層15cを挟んだ2つのゲート電極30が形成される。次に、図6aに示すように、n形ドリフト層10の表面にp形ベース領域7およびn形ソース領域9を形成する。p形ベース領域7は、例えば、n形ドリフト層10の表面にp形不純物であるボロンBをイオン注入し、熱処理を施して第2の主面10bの方向に拡散させることにより形成する。そして、n形ソース領域9は、例えば、p形ベース領域7の表面にn形不純物である砒素Asをイオン注入することにより形成する。続いて、図6bに示すように、ゲート電極30の上部の空間を絶縁膜で埋め込み、さらに、p形ベース領域7およびn形ソース領域9の表面を露出させる。そして、n形ドリフト層10の第1の主面10aの側にソース電極21、および、第2の主面10bの側にドレイン電極23を形成し、半導体装置100を完成する。本実施形態に係る半導体装置100は、トレンチ13の内部に、2つのゲート電極30と、フィールド電極20と、を含む。フィールド電極20は、例えば、ソース電極21に電気的に接続され、ドレインソース間耐圧を向上させる。そして、2つのゲート電極30とフィールド電極20との間には、絶縁層15cが設けられる。これにより、ソースゲート間の寄生容量を低減し、スイッチング速度を向上させることができる。フィールド電極20は、ソース電極21と接続されるだけではなく、例えば、ゲート電極30と電気的に接続しても良い。その場合、ゲート電極にプラス電圧が印加されるオン状態において、n形ドリフト層10とフィールド絶縁膜15bとの間の界面にn形の蓄積層が形成され、オン抵抗を低減することができる。次に、図7を参照して、第1の実施形態の変形例に係る半導体装置200を説明する。図7に示すように、半導体装置200では、第1の主面10aの側のフィールド電極20の端が、2つのゲート電極30の間に延在する点で、図1に示す半導体装置100と相違する。すなわち、半導体装置200では、フィールド電極20は、2つのゲート電極30と、トレンチ13の底面と、の間に設けられた第1の部分20aと、2つのゲート電極30の間に延在した第2の部分20bと、を有している。そして、第2の部分20bの第1の主面10aに平行な方向の幅は、第1の部分20aの第1の主面10aに平行な方向の幅よりも狭い。このような構造は、例えば、図4bに示す熱酸化工程において、フィールド電極20の露出部が完全に酸化されない場合に形成される。そして、本変形例に係る半導体装置200においても、フィールド電極20が熱酸化され絶縁層15cが設けられた分だけフィールド電極20とゲート電極30との間の寄生容量が低減される。これにより、スイッチング速度を向上させることができる。第2の実施形態図8は、第2の実施形態に係る半導体装置300の断面構造を示す模式図である。半導体装置300は、ゲート電極61と第2制御電極であるフィールド電極62とを含むトレンチゲート構造を有するショトキーバリアダイオードSBDである。図8に示すように、半導体装置300は、n形ドリフト層10と、n形ドリフト層10の第1の主面10aの側に設けられた第1主電極であるアノード電極41と、第2の主面10bの側に設けられた第2主電極であるカソード電極43と、を備える。アノード電極41は、n形ドリフト層10との間にショットキー接合を形成する。そして、トレンチ13が、n形ドリフト層10の第1の主面10aの側から第2の主面10bの方向に形成される。トレンチ13の内部には、2つのゲート電極61と、フィールド電極62とが設けられる。フィールド電極62は、トレンチ13の内部において、2つのゲート電極61と、トレンチ13の底面13aと、の間に設けられる。2つのゲート電極61は、第1の主面10aに平行な方向に離間して設けられ、それぞれゲート絶縁膜15aを介してトレンチ13の内面に対向する。フィールド電極62は、絶縁膜15bを介してトレンチの内面と対向する。半導体装置300では、例えば、ゲート電極61およびフィールド電極62は、図示しない部分でアノード電極41に電気的に接続される。そして、例えば、アノードカソード間か順方向にバイアスされるオン状態では、ゲート電極61およびフィールド電極62にプラス電圧が印加され、n形ドリフト層10と、ゲート絶縁膜15aおよび絶縁膜15bと、の間にn形の蓄積層が形成される。これにより、オン抵抗を低減することができる。さらに、アノードカソード間が逆バイアスされるオフ状態では、ゲート電極61およびフィールド電極62にマイナス電圧が印加され、n形ドリフト層10と、ゲート絶縁膜15aおよび絶縁膜15bと、の界面に空乏領域が形成される。これにより、オフ耐圧を向上させ、リーク電流を低減することができる。第3の実施形態図9は、第3の実施形態に係る半導体装置400の断面構造を示す模式図である。半導体装置400は、トレンチゲート構造を有するIGBTInsulatedGateBipolarTransistorであり、n形ベース層40の第2の主面40bの側にp形コレクタ層45およびコレクタ電極53を備える点で、図1に示す半導体装置100と相違する。半導体装置400では、n形半導体層であるn形ベース層40の第1の主面40aの側に、フィールド電極20を含むトレンチゲート構造と、p形ベース領域47およびn形エミッタ領域49と、エミッタ電極51とが設けられる。その後、第2の主面40bの側において、n形シリコン基板3が除去され、例えば、p形不純物をイオン注入して、p形コレクタ層45が設けられる。そして、p形コレクタ層に接続するコレクタ電極53が設けられる。図9に示すように、n形ベース層40の第1の主面40aの側に設けられたトレンチ13は、2つのゲート電極30およびフィールド電極20を含む。2つのゲート電極の間には、フィールド電極20の一部を熱酸化して形成された絶縁層15cが設けられる。そして、フィールド電極20は、2つのゲート電極30と、トレンチ13の底面13aと、の間に配置される。これにより、例えば、フィールド電極20とエミッタ電極51が電気的に接続された場合に、ゲートエミッタ間の寄生容量を低減し、スイッチング速度を向上させることができる。以上、本発明の第1~第3の実施形態を例に説明したが、トレンチゲート構造を有する他の半導体装置に適用することも可能である。また、半導体装置の材料は、シリコンに限らず、例えば、炭化珪素SiCなどを用いることも可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。