半導体基板に、第1の方向に伸長し互いに平行に配置される複数の第1の素子領域と、前記第1の素子領域を互いに分離する素子分離領域とを形成し、前記半導体基板の、前記第1の素子領域と異なる領域に第2の素子領域を形成し、前記第1の素子領域上に、前記第1の方向と直交する第2の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、前記第1の素子領域上に、前記第2の方向に伸長し互いに隣接して平行に配置される2本の選択ゲート電極を形成し、前記第2の素子領域に、周辺ゲート電極を形成し、前記メモリセルゲート電極、前記選択ゲート電極、前記周辺ゲート電極上に、第1の絶縁膜を形成し、前記周辺ゲート電極の側壁部上が開口される第1のレジストパターンを形成し、前記第1のレジストパターンをマスクとして用いて第1のエッチング処理を行い、前記周辺ゲート電極に側壁絶縁膜を形成し、前記2本の選択ゲート電極間上が開口される第2のレジストパターンを形成し、前記第2のレジストパターンをマスクとして用いて第2のエッチング処理を行い、前記選択ゲート電極側壁部の前記第1の絶縁膜を除去し、前記第1の絶縁膜上にエッチングストッパー膜となる第2の絶縁膜を堆積し、前記第2の絶縁膜上に第3の絶縁膜を堆積し、前記2本の選択ゲート電極間上が開口される第3のレジストパターンを形成し、前記第3のレジストパターンをマスクとして用いて第3のエッチング処理を行い、前記第2の絶縁膜をエッチングストッパーとして前記第3の絶縁膜を除去し、第4のエッチング処理を行い、前記第2の絶縁膜を除去することでコンタクトホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。前記素子分離領域を形成する際に、前記素子分離領域に埋め込まれる絶縁膜に空隙を形成することを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。前記2本の選択ゲート電極間の底部の膜厚が前記選択ゲート電極側壁部の膜厚よりも厚くなるよう前記第1の絶縁膜を堆積し、前記第1の絶縁膜を前記第2のエッチング処理により除去する際に、前記2本の選択ゲート電極間の底部の前記第1の絶縁膜を一部残存させることを特徴とする請求項1または請求項2記載の不揮発性半導体記憶装置の製造方法。前記コンタクトホールの形成後、さらに、前記コンタクトホールを通して前記半導体基板中に、不純物をイオン注入することを特徴とする請求項1ないし請求項3いずれか一項記載の不揮発性半導体記憶装置の製造方法。前記第1のエッチング処理がドライエッチングによる異方性エッチングであり、前記第2のエッチング処理がウェットエッチングによる等方性エッチングであることを特徴とする請求項1ないし請求項4いずれか一項記載の不揮発性半導体記憶装置の製造方法。本発明が解決しようとする課題は、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供することにある。実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、第1の方向に伸長し互いに平行に配置される複数の第1の素子領域と、前記第1の素子領域を互いに分離する素子分離領域とを形成し、前記半導体基板の、前記第1の素子領域と異なる領域に第2の素子領域を形成し、前記第1の素子領域上に、前記第1の方向と直交する第2の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、前記第1の素子領域上に、前記第2の方向に伸長し互いに隣接して平行に配置される2本の選択ゲート電極を形成し、前記第2の素子領域に、周辺ゲート電極を形成し、前記メモリセルゲート電極、前記選択ゲート電極、前記周辺ゲート電極上に、第1の絶縁膜を形成し、前記周辺ゲート電極の側壁部上が開口される第1のレジストパターンを形成し、前記第1のレジストパターンをマスクとして用いて第1のエッチング処理を行い、前記周辺ゲート電極に側壁絶縁膜を形成し、前記2本の選択ゲート電極間上が開口される第2のレジストパターンを形成し、前記第2のレジストパターンをマスクとして用いて第2のエッチング処理を行い、前記選択ゲート電極側壁部の前記第1の絶縁膜を除去し、前記第1の絶縁膜上にエッチングストッパー膜となる第2の絶縁膜を堆積し、前記第2の絶縁膜上に第3の絶縁膜を堆積し、前記2本の選択ゲート電極間上が開口される第3のレジストパターンを形成し、前記第3のレジストパターンをマスクとして用いて第3のエッチング処理を行い、前記第2の絶縁膜をエッチングストッパーとして前記第3の絶縁膜を除去し、第4のエッチング処理を行い、前記第2の絶縁膜を除去することでコンタクトホールを形成する。本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、メモリセルトランジスタおよび選択ゲートトランジスタを形成するための、第1の方向ビット線方向またはカラム方向に伸長し互いに平行に配置される複数の第1の素子領域と、第1の素子領域を互いに分離する素子分離領域とを形成する。また、この半導体基板の、第1の素子領域と異なる領域に、周辺トランジスタを形成するための第2の素子領域を形成する。そして、第1の素子領域上に、第1の方向と直交する第2の方向ワード線方向またはロー方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、第1の素子領域上に、第2の方向に伸長し互いに隣接して平行に配置される2本の選択ゲート電極を形成し、第2の素子領域に、周辺ゲート電極を形成する。そして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極上に、第1の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第1のレジストパターンを形成する。そして、第1のレジストパターンをマスクとして用いて第1のエッチング処理を行い、周辺ゲート電極に側壁絶縁膜を形成し、2本の選択ゲート電極間上が開口される第2のレジストパターンを形成する。そして、第2のレジストパターンをマスクとして用いて第2のエッチング処理を行い、選択ゲート電極側壁部の第1の絶縁膜を除去する。そして、第1の絶縁膜上にエッチングストッパー膜となる第2の絶縁膜を堆積し、第2の絶縁膜上に第3の絶縁膜を堆積し、2本の選択ゲート電極間上が開口される第3のレジストパターンを形成する。そして、第3のレジストパターンをマスクとして用いて第3のエッチング処理を行い、第2の絶縁膜をエッチングストッパーとして第3の絶縁膜を除去する。そして、第4のエッチング処理を行い、第2の絶縁膜を除去することでコンタクトホールを形成する。なお、本実施の形態の不揮発性半導体記憶装置は、NAND型フラッシュメモリである。実施の形態の不揮発性半導体記憶装置の製造方法は、周辺トランジスタのゲート電極周辺ゲート電極とも称するの側壁絶縁膜サイドウォールとも称する形成時に、選択ゲートトランジスタのゲート電極選択ゲート電極とも称する間をマスクすることで、選択ゲート電極間の絶縁膜を残存させる。その後、選択ゲートトランジスタのゲート電極間の絶縁膜をウェットエッチングにより剥離する。本実施の形態により、選択ゲート電極間の寸法が微細化した場合にも、選択ゲート電極間に形成するコンタクトホールの形成が容易になる。また、選択ゲートトランジスタのゲート電極間の絶縁膜を等方性のエッチングにより剥離する際に、素子分離領域を介して選択ゲートトランジスタのゲート絶縁膜が側方からエッチングされることを防止する。図2は、実施の形態の製造方法で製造される不揮発性半導体記憶装置のメモリセル部の等価回路図である。図2に示すように、複数のメモリセルトランジスタMTでメモリセルアレイが構成される。メモリセルアレイにおいては、カラム方向以下、第1の方向またはビット線方向とも称する、および、ロー方向以下、第2の方向またはワード線方向にこれらのメモリセルトランジスタが、マトリックス状に配置される。メモリセル部では、複数のメモリセルトランジスタMT、および、選択ゲートトランジスタSTS、STDが直列接続されて、NANDストリングを構成している。NANDストリングの繰り返し単位の長さは、ストリング長と称される。1本のNANDストリングを構成する直列接続された一群のメモリセルトランジスタMTの配列の一方の端部に位置するメモリセルトランジスタMTのソース領域には、一群のメモリセルトランジスタMTを選択する選択ゲートトランジスタSTSのドレイン領域が接続されている。また、1本のNANDストリングを構成する直列接続された一群のメモリセルトランジスタMTの配列の他方の端部に位置するメモリセルトランジスタMTのドレイン領域には、一群のメモリセルトランジスタMTを選択する選択ゲートトランジスタSTDのソース領域が接続されている。選択ゲートトランジスタSTSのソース領域には、共通のソース線SLが接続される。メモリセルトランジスタMTのそれぞれのゲート電極メモリセルゲート電極は、ワード線WLを構成する。ワード線WLは、ワード線スイッチトランジスタ図示せずに接続される。そして、それぞれのワード線WLは、ワード線スイッチトランジスタを介して、昇圧回路等に接続される。そして、ワード線スイッチトランジスタによりワード線WLのゲート電極に印加される動作電圧が制御される。選択ゲートトランジスタSTSの共通の選択ゲート線SGSと、選択ゲートトランジスタSTDの共通の選択ゲート線SGDは、選択ゲートスイッチトランジスタ図示せずに接続される。選択ゲートスイッチトランジスタにより、選択ゲートトランジスタSTS、SGDのゲート電極選択ゲート電極に印加される動作電圧が制御される。選択ゲートトランジスタSTDのそれぞれのドレインには、ビット線コンタクトによりビット線BLがそれぞれ接続される。ビット線BLはセンスアンプ図示せずに接続され、センスアンプは、選択されたメモリセルトランジスタから、ビット線BLを介して読み出されたデータを増幅する。NAND型フラッシュメモリでは、メモリセル部における繰り返しの基本単位であるNANDストリングのストリング長を短縮することで、チップの面積を縮小することが可能となる。図3は、本実施の形態の製造方法で製造される不揮発性半導体記憶装置のメモリセル部のレイアウトの一例を示す図である。メモリセル部では、第1の方向ビット線方向に伸長し、互いに平行に配置される複数のセル素子領域AA第1の素子領域と、第1の素子領域AAを互いに分離する素子分離領域が形成されている。この第1の素子領域AA上に、第1の方向と直交する第2の方向ワード線方向に伸長し互いに平行に配置される複数のワード線WLメモリセルゲート電極が形成されている。また、セル素子領域AA上に、第2の方向に伸長し互いに隣接して平行に配置される2本の選択ゲート線SGS選択ゲート電極が形成されている。そして、2本の選択ゲート線SGSの間には、共通のソース線SLに接続されるソース線コンタクトCSが設けられる。なお、2本の選択ゲート線SGSの間の間隔を選択ゲート電極間隔dと称するものとする。選択ゲート電極間隔dを狭めることでストリング長の短縮が可能となる。なお、図3には示さないが、メモリセル部の外側には、周辺トランジスタを形成するための周辺素子領域第2の素子領域が形成される。図1は、実施の形態の製造方法により製造される不揮発性半導体記憶装置の模式断面図である。図1aは、図3のA-A方向の断面図である。図1bは周辺トランジスタのチャネル長方向に垂直な断面図である。図1cは、図3のB-B方向の断面図である。図1cは、図1aのb-b断面図でもある。図1dは、図3のC-C方向の断面図である。図1dは、図1aのc-c断面図でもある。図1に示すように、不揮発性半導体記憶装置は、例えば、p型シリコンの半導体基板10を用いて形成される。半導体基板10の不純物は、例えばボロンBである。半導体基板10には、セル素子領域第1の素子領域12と、セル素子領域を互いに分離する素子分離領域14が形成される。セル素子領域12上には、メモリセルトランジスタMTと選択ゲートトランジスタSTSが形成される。素子分離領域14は、素子分離絶縁膜16、例えば、シリコン酸化膜で埋め込まれる。実施の形態においては、素子分離絶縁膜16に空隙18が形成されている。この空隙18により、素子分離領域14を挟んで隣接するメモリトランジスタMT間の素子間干渉が抑制される。また、半導体基板10には、周辺素子領域第2の素子領域20が形成される。周辺素子領域20上には、周辺トランジスタPTが形成される。周辺素子領域20は図示しない素子分離領域で囲まれる。メモリセルトランジスタMTは、半導体基板10上に形成されるゲート絶縁膜22と、ゲート絶縁膜22上に形成されるゲート電極メモリセルゲート電極を備える。ゲート電極は、ゲート絶縁膜22上のフローティングゲート電極24、ゲート間絶縁膜26、コントロールゲート電極28で構成される。また、コントロールゲート電極28上には、ゲート電極加工に用いられるハードマスク層30が形成される。ゲート絶縁膜22は、例えば、シリコン酸化膜である。フローティングゲート電極24は、例えば、多結晶シリコン膜である。ゲート間絶縁膜26は、例えば、ONOOxide-Nitride-Oxide膜である。また、コントロールゲート電極28は、例えば、コバルトシリサイドCoSi膜やニッケルシリサイドNiSi膜などのシリサイド膜、または、タングステンW膜などの金属膜である。ハードマスク層30は、例えば、シリコン窒化膜である。そして、メモリセル部の半導体基板10中に、ソースドレイン領域となるn-型拡散層32を備えている。n-型拡散層32は、メモリセルゲート電極を挟むように設けられる。n-型拡散層32は、例えば、不純物をヒ素Asとする拡散層である。周辺トランジスタPTは、半導体基板10上に形成されるゲート絶縁膜22と、ゲート絶縁膜22上に形成されるゲート電極選択ゲート電極を備える。選択ゲート電極は、メモリセルトランジスタMTと基本的に同じ層構造を備える。ただし、ゲート間絶縁膜26に開口部が設けられ、フローティングゲート電極24とコントロールゲート電極28が電気的に導通するよう構成される。選択ゲートトランジスタSTSは、ソースドレイン領域となるn-型拡散層34を備えている。また、選択ゲート電極間の半導体基板10中には、n-型拡散層34に加え、n-型拡散層34よりも接合深さが深く、不純物濃度の高いコンタクト拡散層36が形成される。n-型拡散層34およびコンタクト拡散層36は、例えば、不純物をヒ素Asとする拡散層である。周辺トランジスタPTは、半導体基板10上に形成されるゲート絶縁膜22と、ゲート絶縁膜22上に形成されるゲート電極周辺ゲート電極を備える。周辺ゲート電極は、選択ゲートトランジスタSTSと同じ層構造を備える。周辺トランジスタPTは、ソースドレイン領域となるn-型拡散層38と、n型拡散層40を備えている。n型拡散層40は、n-型拡散層38よりも接合深さが深く、不純物濃度が高い。n-型拡散層38およびn型拡散層40は、例えば、不純物をヒ素Asとする拡散層である。周辺トランジスタPTは、n-型拡散層38とn型拡散層40により、いわゆるLDDLightlyDopedDrain構造を形成している。メモリセルゲート電極間は、層間絶縁膜第1の絶縁膜42で埋め込まれている。そして、メモリセルゲート電極間の層間絶縁膜42には、空隙44が形成されている。この空隙44により、メモリセルゲート電極間の配線間容量やメモリセルゲート電極と半導体基板10間の容量を低減している。層間絶縁膜42は、例えば、Plasma-CVDChemicalVaporDeposition法により形成されるPlasma-TEOSTetraethylorthosilicate膜や、Plasma-SiH4膜である。層間絶縁膜42上には、ソース線コンタクトCS形成の際に、エッチングストッパーとなるエッチングストッパー膜第2の絶縁膜46が形成されている。エッチングストッパー膜46は、例えば、シリコン窒化膜である。そして、選択ゲート電極間は、エッチングストッパー膜46上の層間絶縁膜第3の絶縁膜48で埋め込まれている。層間絶縁膜48は、例えば、BPSGBoronPhosphorousdopedSilicateGlass膜である。さらに、ソース線図示せずと、選択ゲートトランジスタSTSのソースドレイン領域を接続するソース線コンタクトCSが形成されている。なお、選択ゲート電極間の底部には、エッチングストッパー膜46下に、層間絶縁膜42が残存している。選択ゲート電極の側壁部には層間絶縁膜42は残存しない。一方、周辺トランジスタPTのゲート電極には、層間絶縁膜42と同一の材料の側壁絶縁膜50が形成される。次に、本実施の形態の半導体記憶装置の製造方法について、図4~図14を参照しつつ説明する。図4~図14は、本実施の形態の半導体記憶装置の製造方法を示す模式断面図である。なお、例えば、図4aは図1a、図4bは図1b、図4cは図1c、図4dは図1dにそれぞれ対応する位置の断面図である。図5~図14についても同様である。まず、図4に示すように、p型シリコンの半導体基板10上に、熱酸化によりゲート絶縁膜22を形成する。次に、ゲート絶縁膜22上に、LPCVD法により、フローティングゲート電極を形成するための、リンPまたはボロンBを不純物として含有する多結晶シリコン膜52を堆積する。その後、LPCVD法により、シリコン窒化膜54を形成する。そして、リソグラフィー技術およびドライエッチングであるRIEReactiveIonEtching法により、シリコン窒化膜54をパターニングする。パターニングされたシリコン窒化膜52をマスク材として、多結晶シリコン膜52、ゲート絶縁膜22、半導体基板10を順次RIE法によりエッチングして、素子分離領域形成のためのトレンチ54を形成する。次に、図5に示すように、トレンチ54を素子分離絶縁膜16で埋め込む。素子分離絶縁膜16は、例えば、HighDensityPlasma-CVD法によるシリコン酸化膜である。トレンチ54を埋め込んだ後、CMPChemicalMechanicalPolishing法により平坦化し、さらに、例えば、RIE法にてエッチバックする。このようにして、半導体基板10に、メモリセルトランジスタMTおよび選択ゲートトランジスタSTSを形成するための、第1の方向に伸長し互いに平行に配置される複数のセル素子領域第1の素子領域12と、セル素子領域12を互いに分離する素子分離領域14が形成される。なお、素子分離領域14を形成する際に、素子分離領域14に埋め込まれる素子分離絶縁膜16に空隙18が形成されることが望ましい。素子分離領域14を挟んで形成されるメモリセルトランジスタMT間同士の干渉が抑制され、誤書き込み等の誤動作が抑制されるからである。空隙18の形成は、例えば、素子分離絶縁膜16としてステップカバレッジの悪い膜を適用することで実現が可能である。また、セル素子領域12と同時に、図5bに示すように、半導体基板10に、周辺トランジスタPTを形成するための周辺素子領域第2の素子領域20が形成される。次に、図6に示すように、例えば、熱リン酸処理によりシリコン窒化膜54を剥離する。そして、ゲート間絶縁膜26としてONO膜を形成し、コントロールゲート電極28用のリンPまたはBを不純物として含有する多結晶シリコン膜を形成する。なお、選択ゲート電極部、周辺ゲート電極部には、ONO膜に開口部を設けておくようにする。さらに、多結晶シリコン膜上に、ゲート電極加工に用いられるシリコン窒化膜のハードマスク層30が形成される。そして、リソグラフィー技術およびRIE法により、ハードマスク層30をパターニングする。パターニングされたハードマスク層30をマスク材として、多結晶シリコン膜、ONO膜、多結晶シリコン膜52を順次RIE法によりエッチングして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極を形成する。このようにして、セル素子領域第1の素子領域14上に、第1の方向と直交する第2の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極が形成される。また、セル素子領域14上、第2の方向に伸長し互いに隣接して平行に配置される2本の選択ゲート電極が形成される。さらに、周辺素子領域に、周辺ゲート電極が形成される。その後、例えば、ヒ素Asのイオン注入により、n-型拡散層32、n-型拡散層34、n-型拡散層38を形成する。これらのn-型拡散層は同時に形成されるものであっても、それぞれ個別に形成されるものであってもかまわない。イオン注入後、活性化のための熱処理を行う。次に、図7に示すように、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極上に、層間絶縁膜第1の絶縁膜42を形成する。この時、メモリセルゲート電極間の層間絶縁膜42には、空隙44が形成されることが望ましい。空隙44の形成により、メモリセルゲート電極間の配線間やメモリセルゲート電極と基板間の容量が低減され、メモリセル間の干渉による誤動作の抑制や配線遅延の抑制が実現されるからである。空隙44を形成するには、層間絶縁膜42としてステップカバレッジの悪い膜、例えば、Plasma-TEOS膜や、Plasma-SiH4膜を適用することが考えられる。ここで、2本の選択ゲート電極間の底部の膜厚図7a中のt1が、選択ゲート電極側壁部の膜厚図7a中のt2よりも厚くなるよう層間絶縁膜42を堆積することが望ましい。すなわち、t1/t2>1とすることが望ましい。後の工程で、層間絶縁膜42をウェットエッチングにより除去する際に、選択ゲート電極のゲート絶縁膜22が素子分離領域14を介して側方からエッチングされることを抑制するためである。次に、図8に示すように、周辺トランジスタPTの周辺ゲート電極の側壁部上が開口される第1のレジストパターン56を層間絶縁膜42上に形成する。そして、第1のレジストパターン56を用いて、RIE法によるドライエッチング第1のエッチング処理を行い、層間絶縁膜42をエッチングして周辺ゲート電極に側壁絶縁膜サイドウォール50を形成する。このドライエッチングは異方性エッチングである。この際、メモリセル電極部および選択ゲート電極部は、第1のレジストパターン56で覆われているため、層間絶縁膜42はエッチングされず、側壁絶縁膜50は形成されない。したがって、2本の選択ゲート電極間には層間絶縁膜42は堆積時の状態で残存する。次に、図9に示すように、第1のレジストパターン56を剥離した後、側壁絶縁膜50をマスクに、例えば、ヒ素Asのイオン注入を行い、周辺トランジスタPTのn型拡散層40を形成する。この際、選択トランジスタSTSのソースドレイン領域は、層間絶縁膜42で覆われているため、n型拡散層40は形成されない。イオン注入後、活性化のための熱処理を行う。次に、図10に示すように、リソグラフィー技術により、2本の選択ゲート電極間上が開口される第2のレジストパターン58を形成する。次に、図11に示すように、第2のレジストパターン58を用いて等方性エッチングであるウェットエッチングを行い、選択ゲート電極の側壁部の層間絶縁膜第1の絶縁膜42を除去する。ウェットエッチング処理の薬液には、例えば、希弗化アンモニウム液を用いる。選択ゲート電極の側壁部の層間絶縁膜第1の絶縁膜42は残存させずにすべてエッチングすることが、後のコンタクトホール形成のプロセスマージンを広げる観点から望ましい。この際、2本の選択ゲート電極間の底部の層間絶縁膜第1の絶縁膜42を一部残存させることが望ましい。一部残存するようにウェットエッチング量を設定することで、層間絶縁膜42をウェットエッチング処理により除去する際に、選択ゲート電極のゲート絶縁膜22がエッチングされることを抑制することが可能となる。なお、ここではウェットエッチングを例に説明したが、等方性のドライエッチングを適用することも可能である。次に、図12に示すように、第2のレジストパターン58を剥離した後、層間絶縁膜第1の絶縁膜42上にエッチングストッパー膜第2の絶縁膜46を堆積する。エッチングストッパー膜46は、例えば、LPCVD法により形成されるシリコン窒化膜である。そして、エッチングストッパー膜46上に層間絶縁膜第3の絶縁膜48を堆積する。層間絶縁膜48は、例えば、LPCVD法により形成されるBPSG膜である。その後、層間絶縁膜48をCMP法により平坦化する。層間絶縁膜第3の絶縁膜48は、後のドライエッチング第3のエッチング処理の際のエッチングレートが、エッチングストッパー膜第2の絶縁膜46のエッチングレートより大きくなる材料を選択する。次に、図13に示すように、コンタクトホールを形成するために、2本の選択ゲート電極間上、すなわち、2本の選択ゲート電極間の半導体基板上が開口される第3のレジストパターン60を形成する。次に、第3のレジストパターン60を用いてドライエッチング第3のエッチング処理を行い、エッチングストッパー膜第2の絶縁膜46をエッチングストッパーとして層間絶縁膜第3の絶縁膜48を除去する。上述のように、このドライエッチングでは、エッチングストッパー膜第2の絶縁膜46に対するエッチング選択比の高い条件を選択する。このように、エッチングストッパー膜46をエッチングストッパーとして用いることにより、層間絶縁膜48をエッチングする際のエッチング量を十分確保することが可能となりプロセスマージンの広い安定したコンタクトホール62の形成が可能となる。次に、図14に示すように、ドライエッチング第4のエッチング処理によりエッチングストッパー膜第2の絶縁膜46およびその下の層間絶縁膜第1の絶縁膜42等を除去することでコンタクトホール62を形成する。コンタクトホール62の形成後、コンタクトホール62を通して半導体基板10中に、不純物として、例えば、ヒ素Asをイオン注入して、熱処理により活性化することにより、n型のコンタクト拡散層36を形成する。この後、コンタクトホール62に金属プラグを形成し、図1に示すように、ソース線コンタクトCSが形成される。例えば、CVD法によりバリアメタルとなるチタンナイトライドTiN膜を堆積し、続いて、CVD法によりタングステンW膜を堆積する。その後、CMP法によりコンタクトホール62部以外の膜を除去して金属プラグが形成される。このように、コンタクト拡散層36は、コンタクトホール62を通したイオン注入により形成される。このため、リソグラフィーの合わせズレ等によりソース線コンタクトCSが拡散層から外れることがない。したがって、ソース線コンタクトCSの高抵抗不良や高いジャンクションリークの発生を抑制することが可能となる。この後、公知のプロセス技術を採用することにより上層電極配線等を形成し、不揮発性半導体記憶装置が形成される。以下、図面を参照しつつ、実施の形態の不揮発性半導体記憶装置の製造方法の作用および効果を説明する。図15~18は、実施の形態の不揮発性半導体記憶装置の製造方法の作用および効果の説明図である。図15は、エッチングストッパー膜46上に層間絶縁膜第3の絶縁膜48を堆積しCMP法による平坦化を行った直後の工程断面図である。図15a、図15bが本実施の形態の場合である。また、図15c、図15dが、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜サイドウォール50を形成し、この側壁絶縁膜50のウェットエッチングによる剥離工程を行わない場合の断面図である。なお、図15a、図15cはメモリセル部の断面図であり、図15b、図15dは、周辺トランジスタPT部の断面図である。図15cに示すように、選択ゲート電極部にも周辺ゲート電極と同様に側壁絶縁膜50を形成し、この側壁絶縁膜50のウェットエッチングによる剥離工程を行わない場合、エッチングストッパー膜第2の絶縁膜46が、選択ゲート電極間の側壁絶縁膜50間を塞いでしまうおそれがある。図16は、図15の状態に対して、第3のレジストパターン60を用いてドライエッチング第3のエッチング処理を行い、コンタクトホール62を形成する際の断面図である。図16cに示すように、選択ゲート電極間の側壁絶縁膜50間が、エッチングストッパー膜46で塞がれることにより、コンタクトホール62が開口できなくなるという問題が生じる。これに対し、実施の形態の場合は、図16aに示すように、選択ゲート電極の側面に堆積された層間絶縁膜第1の絶縁膜42をウェットエッチングにより剥離することで、エッチングストッパー膜第2の絶縁膜46が、選択ゲート電極間を塞いでしまうことを抑制する。したがって、安定したコンタクトホール62の形成が可能となる。図17は、第2のレジストパターン58を形成した直後の断面である。第2のレジストパターン58は、層間絶縁膜第1の絶縁膜42をウェットエッチングにより剥離するための開口部を、選択ゲート電極間上に備える。図17a、図17bが実施の形態の場合の断面図である。また、図17c、図17dが、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜サイドウォール50を形成した場合の断面図である。なお、図17a、図17cはメモリセル部の断面図である。また、図17b、図17dは、選択ゲート電極間の断面図、すなわち、図17a、図17cそれぞれのc-c断面図である。図17dから明らかなように、側壁絶縁膜サイドウォール50を形成した場合は、素子分離領域14の素子分離絶縁膜16上面が露出している。これに対し、実施の形態の場合は、図17bから明らかなように、素子分離領域14の素子分離絶縁膜16上は、層間絶縁膜第1の絶縁膜42で覆われている。図18は、図17の状態に対して、第2のレジストパターン58を用いてウェットエッチングを行い、選択ゲート電極の側壁部の層間絶縁膜第1の絶縁膜42または側壁絶縁膜50を除去した直後の断面である。図18a、図18b、図18cが実施の形態の場合の断面図である。また、図18d、図18e、図18fが、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜サイドウォール50を形成した場合の断面図である。なお、図18a、図18dはメモリセル部の断面図である。また、図18b、図18eは、選択ゲート電極間の断面図、すなわち、図18a、図18dそれぞれのc-c断面図である。また、図18c、図18fは、選択ゲート電極部の断面図、すなわち、図18a、図18dそれぞれのd-d断面図である。図18eから明らかなように、側壁絶縁膜サイドウォール50を形成した場合は、側壁絶縁膜50をすべてウェットエッチングにより除去した場合、素子分離絶縁膜16の上面がエッチングにより後退する。特に、素子分離絶縁膜16中に空隙18がある場合には、素子分離絶縁膜16が選択ゲート電極のチャネル長方向にも早くエッチングが進む。したがって、図18fに示すように、選択ゲート電極間の素子分離絶縁膜16がエッチングされ、選択ゲート電極のゲート絶縁膜22が、側方すなわち素子分離領域14側からエッチングされるおそれが生ずる。これに対し、実施の形態の場合、図18bから明らかなように、選択ゲート電極側壁部の層間絶縁膜第1の絶縁膜42をすべてウェットエッチングにより除去した後も、素子分離絶縁膜16の上面は、層間絶縁膜42が残存する。したがって、選択ゲート電極のゲート絶縁膜22が、素子分離領域14側からエッチングされることが防止される。なお、実施の形態の製造方法において、選択ゲート電極側壁部の層間絶縁膜42をすべてウェットエッチングにより除去した後に、素子分離絶縁膜16の上面に残存する層間絶縁膜42の膜厚は、層間絶縁膜42の堆積時のカバレッジに依存する。すなわち、2本の選択ゲート電極間の底部の膜厚図7a中のt1が、選択ゲート電極側壁部の膜厚図7a中のt2よりも厚くなるよう層間絶縁膜42を堆積することで、層間絶縁膜42が残存する。t1/t2>1であることが、素子分離絶縁膜16の上面に層間絶縁膜42を残存させる観点から好ましい。さらに、t1/t2>1.5であることが望ましく、t1/t2>2であることがより望ましい。もっとも、t1/t2≦1であったとしても、選択ゲート電極側壁部の層間絶縁膜42のウェットエッチング前に、膜厚t1の層間絶縁膜42が選択ゲート電極間底部に存在する。したがって、図17cに示すような選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜50を形成した場合に比較すれば、選択ゲート電極のゲート絶縁膜22のエッチングに対するプロセスマージンは向上する。なお、残存する層間絶縁膜42の膜厚が厚くなりすぎると、コンタクトホール62形成の際に、エッチングストッパー膜46を除去した後のエッチング必要量が増大するため望ましくない。この観点から、望ましくはt1/t2<8、より望ましくはt1/t2<4である。以上、実施の形態によれば、選択ゲート電極間隔d図3が縮小されても、安定して選択ゲート電極間のコンタクトを形成することが可能となる。すなわち、コンタクト形成プロセスのプロセスマージンが十分確保できる。したがって、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法置を提供することが可能となる。以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。例えば、コンタクトホールのパターンとして、図3に示すような円形状のパターンを例に説明したが、コンタクトホールのパターンは円形状に限られるものではない。図19は本実施の形態のコンタクトホールの別の形状を示す図である。図19に破線で示すように2本の選択ゲート電極間をロー方向第2の方向に沿って連続して開口する矩形形状のパターンであってもかまわない。また、楕円形状であっても、長方形状であってもかまわない。また、例えば、実施の形態においては、ソース線コンタクトCSが形成される選択ゲートトランジスタSTSの領域について説明したが、ビット線コンタクトが形成される選択ゲートトランジスタSGDの領域についても同様の製造方法を適用することが可能である。また、例えば、実施の形態においては、素子分離絶縁膜16に空隙18がある場合を例に説明した。特に、空隙18がある場合に実施の形態の製造方法は効果的であるが、空隙18がない場合でも、選択ゲート電極のゲート絶縁膜22のエッチングに対するプロセスマージンは向上する。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。