"複数の論理回路を複数の素子により選択的に構成可能な再構成可能論理回路と、この再構成可能論理回路における論理回路の構成に必要な再構成データを記憶する再構成データメモリと、これら再構成可能論理回路および再構成データメモリを制御する制御部とを記憶装置上に形成し、前記各論理回路の構成および動作をシミュレーションする論理シミュレータであって、前記複数の論理回路にそれぞれ対応する複数のシミュレーションデータベースを前記記憶装置上に形成し、前記複数の論理回路を構成するのに必要な前記各素子の初期状態設定情報を前記形成した各シミュレーションデータベースに保持する処理手段、を備えることを特徴とする論理シミュレータ。前記構成された論理回路の動作を開始し、その動作に伴う前記各素子の入出力の状態変化をノード情報として記憶する処理手段、をさらに備えることを特徴とする請求項1に記載の論理シミュレータ。前記構成された論理回路の動作を開始し、その動作に伴う前記各素子の入出力の状態変化をノード情報として記憶するとともに、その各素子の入出力の状態変化と同期する前記制御部の制御内容を時系列に記憶する処理手段、をさらに備えることを特徴とする請求項1に記載の論理シミュレータ。前記構成された論理回路の動作を開始し、その動作に伴う前記各素子の入出力の状態変化のうち、予め登録された素子の入出力の状態変化をノード情報として記憶するとともに、その登録された素子の入出力の状態変化と同期する前記制御部の制御内容を時系列に記憶する処理手段、をさらに備えることを特徴とする請求項1記載の論理シミュレータ。前記構成された論理回路の動作を予め設定された条件で停止する処理手段、をさらに備えることを特徴とする請求項4記載の論理シミュレータ。前記記憶したノード情報を論理回路ごとに異なる表示形態で表示する処理手段、をさらに備えることを特徴とする請求項2ないし請求項4のいずれかに記載の論理シミュレータ。前記形成された複数のシミュレーションデータベースのうち、選定されるシミュレーションデータベース内の初期状態設定情報に応じた論理回路を前記再構成可能論理回路において構成させる処理手段、をさらに備えることを特徴とする請求項1ないし請求項5のいずれかに記載の論理シミュレータ。前記記憶装置は、コンピュータのメモリであり、前記各処理手段は、前記コンピュータのCPUである、ことを特徴とする請求項1ないし請求項7のいずれかに記載の論理シミュレータ。記憶装置を有するコンピュータに、複数の論理回路を複数の素子により選択的に構成可能な再構成可能論理回路と、この再構成可能論理回路における論理回路の構成に必要な再構成データを記憶する再構成データメモリと、これら再構成可能論理回路および再構成データメモリを制御する制御部とを前記記憶装置上に形成する機能と、前記複数の論理回路にそれぞれ対応する複数のシミュレーションデータベースを前記記憶装置上に形成し、前記複数の論理回路を構成するのに必要な前記各素子の初期状態設定情報を前記形成した各シミュレーションデータベースに保持する機能と、前記各論理回路の構成および動作をシミュレーションする機能と、を実現させることを特徴とする論理検証プログラム。前記コンピュータに、前記構成された論理回路の動作を開始し、その動作に伴う前記各素子の入出力の状態変化をノード情報として記憶する機能、をさらに実現させることを特徴とする請求項9に記載の論理検証プログラム。前記コンピュータに、前記構成された論理回路の動作を開始し、その動作に伴う前記各素子の入出力の状態変化をノード情報として記憶するとともに、その各素子の入出力の状態変化と同期する前記制御部の制御内容を時系列に記憶する機能、をさらに実現させることを特徴とする請求項9に記載の論理検証プログラム。前記コンピュータに、前記構成された論理回路の動作を開始し、その動作に伴う前記各素子の入出力の状態変化のうち、予め登録された素子の入出力の状態変化をノード情報として記憶するとともに、その登録された素子の入出力の状態変化と同期する前記制御部の制御内容を時系列に記憶する機能、をさらに実現させることを特徴とする請求項9に記載の論理検証プログラム。をさらに備えることを特徴とする請求項9記載の論理シミュレータ。前記コンピュータに、前記構成された論理回路の動作を予め設定された条件で停止する機能、をさらに実現させることを特徴とする請求項12記載の論理検証プログラム。前記コンピュータに、前記記憶したノード情報を論理回路ごとに異なる表示形態で表示する機能、をさらに実現させることを特徴とする請求項10ないし請求項12のいずれかに記載の論理検証プログラム。前記コンピュータに、前記形成された複数のシミュレーションデータベースのうち、選定されるシミュレーションデータベース内の初期状態設定情報に応じた論理回路を前記再構成可能論理回路において構成させる機能、をさらに実現させることを特徴とする請求項9ないし請求項14のいずれかに記載の論理検証プログラム。電気機器へのリコンフィギュラブル回路技術の採用に際しては、構成される複数の回路を例えば設計の段階で検証することが望まれる。ただし、この検証に際しては、複数の回路が一定の順序で順に構成されるので、検証したい回路が2番目や3番目であっても、常に1番目の回路から構成される。オペレータは、検証したい回路が構成されるまで待機することになり、検証作業の効率が悪い。本発明の実施形態の目的は、検証作業の効率を向上できる論理シミュレータおよび論理検証プログラムを提供することである。本発明の実施形態の論理シミュレータは、複数の論理回路を複数の素子により選択的に構成可能な再構成可能論理回路と、この再構成可能論理回路における論理回路の構成に必要な再構成データを記憶する再構成データメモリと、これら再構成可能論理回路および再構成データメモリを制御する制御部とを記憶装置上に形成し、前記各論理回路の構成および動作をシミュレーションする論理シミュレータであって、前記複数の論理回路にそれぞれ対応する複数のシミュレーションデータベースを前記記憶装置上に形成し、前記複数の論理回路を構成するのに必要な前記各素子の初期状態設定情報を前記形成した各シミュレーションデータベースに保持する処理手段、を備える。以下、一実施形態について図面を参照して説明する。図1に示すように、CPU100にシステムバス101を介してROM102、記憶装置であるメモリ103、操作部104、ディスク状の磁気記憶装置を含むハードディスクドライブ装置以下HDDという208、表示装置210を接続し、コンピュータを構成する。このコンピュータを、論理回路の構成および動作をシミュレーションするための論理シミュレータとして使用する。この論理シミュレータの処理に必要な論理検証プログラムを上記ROM102に記憶する。上記表示装置210は、論理シミュレータの検証結果を表示するための波形表示装置として使用する。この論理シミュレータのCPU100は、上記論理検証プログラムに基づく次の1から8の機能を有する。1複数の論理回路を複数の素子212を上記メモリ103上に形成する処理手段。2上記複数の論理回路にそれぞれ対応する複数の再構成可能論理回路シミュレーションデータベースシミュレーションデータベースと略称する203を前記メモリ103上のDRP206内に形成し、上記複数の論理回路を構成するのに必要な上記各素子の初期状態設定情報を上記形成した各シミュレーションデータベースに保持する処理手段。3上記構成された論理回路の動作を開始し、その動作に伴う上記各素子の入出力の状態変化をノード情報としてHDD208記憶するとともに、その各素子の入出力の状態変化と同期するCPUコア200の制御内容をHDD208に時系列に記憶する処理手段。4上記構成された論理回路の動作を開始し、その動作に伴う上記各素子の入出力の状態変化のうち、オペレータにより予め登録された素子の入出力の状態変化をノード情報としてHDD208に記憶するとともに、その登録された素子の入出力の状態変化と同期するCPUコア200の制御内容をHDD208に時系列に記憶する処理手段。5上記構成された論理回路の動作をオペレータにより予め設定された条件ブレークポイントで停止する処理手段。6上記記憶したノード情報を論理回路ごとに異なる表示形態で表示装置210において表示する処理手段。7上記形成された複数のシミュレーションデータベースのうち、オペレータにより選定されるシミュレーションデータベース内の上記初期状態設定情報に応じた論理回路を上記再構成可能論理回路201において構成させる処理手段。8上記表示される各ノード情報のいずれかが指定されると、指定されたノード情報に対応する制御内容をHDD208から読み出し、各論理回路の動作を上記読み出した制御内容に基く途中のポイントから再開する知り手段。CPUコア200は、当該論理シミュレータの制御の中枢であるCPU100の処理により形成され、そのCPU100の処理と平行して次の処理を行う。この処理を図2および図3のフローチャートを参照しながら説明する。まず、DRP206を初期化するステップS401。再構成データメモリ202に複数たとえば3種類の再構成データを記憶させる処理については、CPU100からの制御より実行せず、CPU100に任せるステップS402。再構成可能論理回路201で構成される各論理回路の処理に供される入力データを外部メモリ209に記憶するステップS403。再構成可能論理回路201での論理回路の構成に適さない演算であるCPU用演算を開始するステップS404。CPU用演算の途中、再構成データメモリ202から1つ目の再構成データを読み出す命令については、CPU100からの制御により実行せず、CPU100に任せるステップS405。1つ目の再構成データを再構成可能論理回路201に書き込み、かつ再構成可能論理回路201で1つ目の論理回路Aを構成する命令も、CPU100に任せるステップS406。後述のように構成される論理回路Aの動作外部メモリ209内の入力データの処理を開始させステップS407、CPU用演算を継続するステップS408。このCPU用演算の途中で論理回路Aの動作の終了フラグを調べるステップS409。論理回路Aの動作の終了フラグがアクティブでないならば、終了フラグがアクティブになるまで待機するステップS410。論理回路Aの動作の終了フラグがアクティブとなったとき、再構成データメモリ202から2つ目の再構成データを読み出す命令については、CPU100からの制御により実行せず、CPU100に任せるステップS411。2つ目の再構成データを再構成可能論理回路201に書き込み、かつ再構成可能論理回路201で2つ目の論理回路Bを構成する命令も、CPU100に任せるステップS412。後述のように構成される論理回路Bの動作外部メモリ209内の入力データまたは論理回路Aで処理されたデータの処理を開始させステップS413、CPU用演算を継続するステップS414。このCPU用演算の途中で論理回路Bの動作の終了フラグを調べるステップS415。論理回路Bの動作の終了フラグがアクティブでないならば、終了フラグがアクティプになるまで待機するステップS416。論理回路Bの動作の終了フラグがアクティブとなったとき、再構成データメモリ202から3つ目の再構成データを読み出す命令については、CPU100からの制御により実行せず、CPU100に任せるステップS417。3つ目の再構成データを再構成可能論理回路201に書き込み、かつ再構成可能論理回路201で3つ目の論理回路Cを構成する命令も、論理シミュレータに任せるステップS418。後述のように構成される論理回路Cの動作外部メモリ209内の入力データまたは論理回路A,Bで処理されたデータの処理を開始させステップS419、CPU用演算を継続するステップS420。このCPU用演算の途中で論理回路Cの動作の終了フラグを調べるステップS421。論理回路Cの動作の終了フラグがアクティブでないならば、終了フラグがアクティブになるまで待機するステップS422。論理回路Cの動作の終了フラグがアクティブとなったとき、CPU用演算が終了していなければCPU用演算を継続するステップS423。CPU用演算が終了していれば、論理回路A,B,Cで処理されたデータを出力データとして外部メモリ209に記憶するステップS424。一方、当該論理シミュレータの制御の中枢であるCPU100は次の処理を行う。この処理を図4および図7のフローチャートを参照しながら説明する。まず、CPUコア200、再構成可能論理回路201、再構成データメモリ202、複数のシミュレーションデータベース203、システムバス204を含むDRP206と、外部メモリ209と、インタフェース212とを、シミュレーション対象モデルとしてメモリ103上に形成するステップS501。上記3つの再構成データを再構成データメモリ202に書き込むとともに、その再構成データメモリ202内の3つの再構成データに基づく所期状態情報を3つのシミュレーションデータベース203にそれぞれ書き込んで保持するステップS502。所期状態情報は、再構成可能論理回路201において複数の論理回路を構成するのに必要な同再構成可能論理回路201の各素子の初期状態を設定する。この時点で、3種類の論理回路A,B,Cにおける各素子の入出力の状態変化をノード情報として登録することが可能になるステップS503。オペレータは、論理回路A,B,Cのうち、観測したい任意の論理回路の任意の素子ノードのノード情報を、操作部104の操作により、記憶対象として登録できるステップOP501。論理シミュレータ側では、3種類の論理回路A,B,Cの各素子を表示対象として登録することが可能になるステップS504。オペレータは、論理回路A,B,Cのうち、観測したい任意の論理回路の任意の素子を、操作部104の捜査により、表示対象として登録できるステップOP502。この時点で、3種類の論理回路A,B,Cの動作を所定のタイミングまたは動作状況において停止するいわゆるブレークポイントを設定することが可能になるステップS505。オペレータは、論理回路A,B,Cののうち、任意の論理回路A,B,Cの動作に対しブレークポイントを、操作部104の操作により任意に設定できるステップOP503。3種類の論理回路A,B,Cの構成および動作についてのシミュレーションを開始するステップS506。この時点で、3種類の論理回路A,B,Cの各素子のノード情報入出力の状態変化を表示装置210で論理回路ごとに異なる表示形態たとえば複数種の色や複数種の描画線で表示することが可能となるステップS507。さらに、3種類の論理回路A,B,Cのノード情報をHDD208へ記憶することが可能となるステップS508。また、3種類の論理回路A,B,Cの各素子の入出力の状態変化と同期するCPUコア200の制御内容をHDD208に時系列に記憶することが可能となるステップS509。再構成可能論理回路201は、この時点では3つの再構成データとリンクが取れていないので、論理回路の機能はまだ持っていない。CPUコア200では上記ステップS401~S406の処理が実行される。再構成可能論理回路201を1つ目の再構成データとリンクするステップS510。すなわち、各シミュレーションデータベース203のうち、1番目のシミュレーションデータベース203内の初期状態設定情報と再構成可能論理回路201とがリンクし、再構成可能論理回路201において論理回路Aが構成される。CPUコア200では上記ステップS407の処理論理回路Aの動作開始が実行される。この動作に伴い、論理回路Aの全ての素子に関するノード情報およびCPUコア200の制御内容をHDD208に記憶するステップS511。この論理回路Aのシミュレーションを続けるステップS512。オペレータは、当該論理シミュレータのシミュレーションを継続するステップOP504。この論理回路Aのシミュレーション中、論理回路Aの構成要素である各素子のうち、予め登録された素子に関するノード情報と同期したCPUコア200の制御内容をHDD208に時系列に記憶するステップS513。また、論理回路Aの構成要素である各素子のうち、予め登録されている素子に関するノード情報をHDD208に時系列に記憶するステップS514。HDD208に記憶される全てのノード情報または予め登録された素子に関するノード情報を論理10の信号波形として表示装置210で逐次に表示するステップS515。全てのノード情報または予め登録された素子に関するノード情報のどちらを表示するかは、オペレータの設定により選定することができる。CPUコア200ではステップS408~S412の処理が実行される。オペレータは、当該論理シミュレータのシミュレーションを継続するステップOP505。所定のタイミングまたは動作状況において動作を停止するブレークポイントの設定を検出すると、論理回路Aの動作をそのブレークポイントで一時停止するステップS516。この一時停止に伴い、全ての論理回路A,B,Cの各素子を観測対象として追加登録することが可能となるステップS517。オペレータは、全ての論理回路A,B,Cのうち、検証したい任意の論理回路の各素子を、操作部104の操作により検証対象として登録できるステップOP506。また、上記一時停止に伴い、全ての論理回路A,B,Cに対するブレークポイントを追加設定することが可能となるステップS518。オペレータは、全ての論理回路A,B,Cのうち、任意の論理回路に対し任意のブレークポイントを、操作部104の操作により設定できるステップOP507。また、オペレータは、ブレークポイントの設定の有無とは関係なく、操作部104の操作により、当該論理シミュレータのシミュレーションを一時停止できるステップOP508。この一時停止に際し、1番目のシミュレーションデータベース203には論理回路A用の初期状態設定情報が保持されているので、その初期状態設定情報に基づき、論理回路Aの構成および動作についてのシミュレーションをその先頭位置から再開することが可能であるステップS519。2番目および3番目のシミュレーションデータベース203には論理回路B,C用の初期状態設定情報がそれぞれ保持されているので、その各初期状態設定情報に基づき、論理回路B,Cの構成および動作についてのシミュレーションをその先頭位置から開始することも可能であるステップS519。これは、論理回路Aのシミュレーション中に限らず、論理回路B,Cのシミュレーション中でも同様である。オペレータがシミュレーションの一時停止を行わなければ、再構成可能論理回路201を2つ目の再構成データとリンクするステップS520。すなわち、各シミュレーションデータベース203のうち、2番目のシミュレーションデータベース203内の初期状態設定情報と再構成可能論理回路201とがリンクし、再構成可能論理回路201において論理回路Bが構成される。CPUコア200では上記ステップS413の処理論理回路Bの動作開始が実行される。この動作開始に伴い、論理回路Bの全ての素子に関するノード情報およびCPUコア200の制御内容をHDD208に記憶するステップS521。この論理回路Bのシミュレーションを続けるステップS522。オペレータは、当該論理シミュレータのシミュレーションを継続するステップOP509。論理回路Bのシミュレーション中、論理回路Bの構成要素である各素子のうち、予め登録された素子に関するノード情報と同期したCPUコア200の制御内容をHDD208に時系列に記憶するステップS523。また、論理回路Bの構成要素である各素子のうち、予め登録されている素子に関するノード情報をHDD208に時系列に記憶するステップS524。HDD208に記憶される全てのノード情報または予め登録された素子に関するノード情報を、HDD208にすでに記憶されている論理回路Aのノード情報または予め登録された素子に関するノード情報とともに、論理10の信号波形として表示装置210で逐次に表示するステップS515。全てのノード情報または予め登録された素子に関するノード情報のどちらを表示するかは、オペレータの設定により選定できる。CPUコア200ではステップS414~S418の処理が実行される。オペレータは、当該論理シミュレータのシミュレーションを継続するステップOP510。次に、再構成可能論理回路201を3つ目の再構成データとリンクするステップS526。すなわち、各シミュレーションデータベース203のうち、3番目のシミュレーションデータベース203内の初期状態設定情報と再構成可能論理回路201とがリンクし、再構成可能論理回路201において論理回路Cが構成されるステップS527。CPUコア200ではステップS419の処理論理回路Cの動作開始が実行される。この動作に伴い、論理回路Cの全ての素子に関するノード情報およびCPUコア200の制御内容をHDD208に記憶するステップS528。この論理回路Cのシミュレーションを続けるステップS529。オペレータは、当該論理シミュレータのシミュレーションを継続するステップOP511。論理回路Cのシミュレーション中、論理回路Cの構成要素である各素子のうち、予め登録された素子に関するノード情報と同期したCPUコア200の制御内容をHDD208に時系列に記憶するステップS530。また、論理回路Cの構成要素である各素子のうち、予め登録されている素子に関するノード情報をHDD208に時系列に記憶するステップS531。HDD208に記憶される全てのノード情報または予め登録された素子に関するノード情報を、HDD208にすでに記憶されている論理回路A,Bのノード情報または予め登録された素子に関するノード情報とともに、論理10の信号波形として表示装置210で逐次に表示するステップS532。全てのノード情報または予め登録された素子に関するノード情報のどちらを表示するかは、オペレータの設定により選定できる。CPUコア200ではステップS420の処理が実行される。オペレータは、当該論理シミュレータのシミュレーションを継続するステップOP512。オペレータからのシミュレーション停止指示を受けるまで、または論理回路Cの動作終了まではステップS533のNO、論理回路Cのシミュレーションを継続するステップS534。オペレータからのシミュレーション停止指示を受けると、または論理回路Cの動作が終了するとステップS533のYES、シミュレーションを終了するステップS535。以上のように、複数の論理回路にそれぞれ対応する複数のシミュレーションデータベース203を形成し、複数の論理回路を構成するのに必要な各素子の初期状態設定情報を上記形成した各シミュレーションデータベース203に個別に保持することにより、検証したい論理回路が2番目や3番目であっても、その順番にかかわらず、検証したい論理回路のシミュレーションを直ちに開始することができる。これにより、オペレータの待ち時間が短縮されてオペレータの負担が軽減されるとともに、検証に要する時間を大幅に短縮できて検証作業の効率が向上する。構成される論理回路の構成要素である各素子のノード情報を、全ての素子について表示することはもちろん、予め登録された素子についてだけ表示することもできる。これも検証作業の効率向上につながる。CPUコア200の制御内容をノード情報に同期してHDD208に記憶するので、表示される各ノード情報の中にオペレータが気になるノード情報があって、そのノード情報がオペレータにより指定された場合には、当該論理シミュレータのCPU100は、指定されたノード情報に対応する制御内容をHDD208から読み出し、各論理回路の動作を上記読み出した制御内容に基く途中のポイントから再開する。これも検証作業の効率向上につながる。なお、上記実施形態では、再構成可能論理回路201において構成する複数の論理回路として論理回路A,B,Cを例に説明したが、その論理回路の数および種類について限定はなく、DRPが搭載される機器に応じて適宜に選定可能である。その他、上記実施形態および各変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態および変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態や変形は、発明の範囲は要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"