"基板の上方に設けられた第1半導体層と、前記第1半導体層の上側に接する電子走行層と、前記電子走行層の上側に接する第2半導体層とを備え、前記電子走行層は、第1井戸層、中間障壁層、第2井戸層を順に積層させた構造を含む2重量子井戸層であり、前記中間障壁層の伝導帯のエネルギーは、前記第1半導体層及び前記第2半導体層の伝導帯のエネルギーよりも低く、前記第1及び第2井戸層の中に基底準位が形成され、前記2重量子井戸層の中に第1励起準位が形成されることを特徴とする半導体装置。前記第1井戸層及び前記第2井戸層は、同一の材料組成の半導体層であることを特徴とする、請求項1に記載の半導体装置。前記第1井戸層及び前記第2井戸層は、異なる材料組成の半導体層であることを特徴とする、請求項1に記載の半導体装置。前記2重量子井戸層は、下部障壁層、前記第1井戸層、前記中間障壁層、前記第2井戸層、上部障壁層を順に積層させた構造を有することを特徴とする、請求項1~3のいずれか1項に記載の半導体装置。前記下部障壁層、前記中間障壁層及び前記上部障壁層は、同一の材料組成の半導体層であることを特徴とする、請求項4に記載の半導体装置。前記下部障壁層、前記中間障壁層及び前記上部障壁層は、異なる材料組成の半導体層であることを特徴とする、請求項4に記載の半導体装置。前記第1井戸層及び前記第2井戸層は、前記中間障壁層よりもInの組成が高いことを特徴とする、請求項1~6のいずれか1項に記載の半導体装置。しかしながら、InGaAs/InAs/InGaAsコンポジットチャネルHEMTを作製する際の結晶成長において、格子定数の大きいInAs層井戸層はそれほど厚くすることはできない。このため、できるだけ多くの電子を電子の有効質量が軽くなるInAs層に存在させるのは難しい。また、InAs層を厚くしすぎると、InAs層の結晶品質が劣化するため、特性はそれほど良くならない。また、InGaAs/InAs/InGaAsコンポジットチャネルHEMTでは、チャネル層内に電子の2次元閉じ込めによって量子準位が形成される。InGaAs/InAs/InGaAsコンポジットチャネルHEMTに用いられるチャネル層としての量子井戸層の全体の厚さを約10nm前後とすると、量子井戸層の中に形成される量子準位は2~3つとなる。そして、HEMTに電界が印加されている場合あるいはHEMTの電子濃度が高い場合には、電子は基底準位だけでなく第1励起準位に存在する割合が多くなる。例えば図21に示すような構造のInGaAs/InAs/InGaAsコンポジットチャネルHEMTの垂直方向の伝導帯のバンド構造は、図22に示すようになる。図22に示すように、基底準位E0は量子井戸層を構成するInAs層の中に形成され、第1励起準位E1は量子井戸層を構成するInGaAs/InAs/InGaAs量子井戸層の全体に渡って形成される。また、図22では、基底準位E0、第1励起準位E1のそれぞれの準位における電子分布|波動関数|2を示している。図22に示すように、基底準位E0の電子は、InAs層に1つのピークをもって存在するのに対し、第1励起準位E1の電子は、InGaAs/InAs/InGaAs量子井戸層の全体に渡って中央付近に節のある2つのピークをもって存在する。この場合、第1励起準位E1の電子は量子井戸層を構成するInGaAs層に存在する確率が高くなるため、電子の有効質量が重くなり、HEMTの高速化を妨げる要因となる。そこで、電子が第1励起準位に存在する割合が増えても、量子井戸層の中の電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現したい。本半導体装置は、基板の上方に設けられた第1半導体層と、第1半導体層の上側に接する電子走行層と、電子走行層の上側に接する第2半導体層とを備え、電子走行層は、第1井戸層、中間障壁層、第2井戸層を順に積層させた構造を含む2重量子井戸層であり、中間障壁層の伝導帯のエネルギーは、第1半導体層及び第2半導体層の伝導帯のエネルギーよりも低く、第1及び第2井戸層の中に基底準位が形成され、2重量子井戸層の中に第1励起準位が形成されることを要件とする。したがって、本半導体装置によれば、電子が第1励起準位に存在する割合が増えても、量子井戸層の中の電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現することができるという利点がある。以下、図面により、本発明の実施の形態にかかる半導体装置について説明する。[第1実施形態]まず、第1実施形態にかかる半導体装置について、図1~図6を参照しながら説明する。本実施形態にかかる半導体装置は、例えば通信に用いられる超高速トランジスタであるInP系HEMTである。つまり、本半導体装置は、例えばInP系の化合物半導体を用い、電子走行層チャネル層及び電子供給層を含む半導体積層構造を有するInP系HEMTである。本InP系HEMTは、図1に示すように、基板10と、基板10上に設けられた半導体積層構造22と、半導体積層構造22上に設けられたゲート電極33、ソース電極31及びドレイン電極32とを備える。本実施形態では、基板10は、半絶縁性InP基板半導体基板である。例えば半絶縁性100InP基板である。半導体積層構造22は、電子走行層24及び電子供給層25を含む半導体積層構造である。ここでは、半導体積層構造22は、バッファ層11、電子走行層24、電子供給層25、エッチング停止層20、キャップ層21を順に積層した構造になっている。本実施形態では、バッファ層11は、InAlAs層である。ここでは、アンドープのInAlAsバッファ層である。例えば、i-In0.52Al0.48Asバッファ層であり、その厚さは約200nmである。電子走行層24は、InGaAs層下部障壁層12、InAs層第1井戸層13、InGaAs層中間障壁層14、InAs層第2井戸層15、InGaAs層上部障壁層16を順に積層させた構造を有する2重量子井戸層である。ここでは、電子走行層24は、アンドープのInGaAs層12、アンドープのInAs層13、アンドープのInGaAs層14、アンドープのInAs層15、アンドープのInGaAs層16を順に積層させた構造を有する2重量子井戸層である。例えば、電子走行層24は、i-In0.53Ga0.47As層12、i-InAs層13、i-In0.53Ga0.47As層14、i-InAs層15、i-In0.53Ga0.47As層16を順に積層させた構造を有する2重量子井戸層である。ここでは、i-In0.53Ga0.47As層12、i-InAs層13、i-In0.53Ga0.47As層14、i-InAs層15、i-In0.53Ga0.47As層16の厚さは、それぞれ、約2nm、約3nm、約2nm、約3nm、約2nmである。このため、電子走行層24としての2重量子井戸層の全体の厚さは約12nmである。なお、電子走行層24を構成する上部障壁層16、中間障壁層14及び下部障壁層12に、InPと格子整合するIn0.53Ga0.47Asを用いる場合を例に挙げているが、これに限られるものではなく、例えば、これらに、電子の有効質量Γバレーにおける電子の有効質量が多少軽くなるIn0.7Ga0.3Asなどを用いることも可能である。なお、このような2重量子井戸層を、InGaAs/InAs/InGaAs/InAs/InGaAs2重量子井戸層という。また、このような電子走行層を、InGaAs/InAs/InGaAs/InAs/InGaAs電子走行層、あるいは、InGaAs/InAs/InGaAs/InAs/InGaAsコンポジットチャネルという。また、このようなInGaAs/InAs/InGaAs/InAs/InGaAs電子走行層を備えるHEMTを、InGaAs/InAs/InGaAs/InAs/InGaAsコンポジットチャネルHEMT、5層コンポジットチャネルHEMT、あるいは、InGaAs/InAs/InGaAs/InAs/InGaAs5層コンポジットチャネルHEMTという。電子供給層25は、InAlAsスペーサ層17、Si-δドーピング層18、InAlAsバリア層19を順に積層させた構造を有する。ここでは、電子供給層25は、アンドープのInAlAsスペーサ層17、Siをδドープしてn型導電性を付与したInAlAsによって形成されるSi-δドーピング層18、アンドープのInAlAsバリア層19を順に積層させた構造を有する。例えば、電子供給層25は、厚さ約3nmのi-In0.52Al0.48Asスペーサ層17、Siのδドーピング量を約1×1013cm-2程度としたSi-δドーピング層18、厚さ約6nmのi-In0.52Al0.48Asバリア層19を順に積層させた構造を有する。なお、このような電子供給層25を、InAlAs/Si-δドーピング/InAlAs電子供給層という。また、電子供給層25は、Siをドープしてn型導電性を付与したInAlAs層n型InAlAs層、Siをドープしてn型導電性を付与したInAlAsSb層n型InAlAsSb層としても良い。エッチング停止層20は、InP層である。ここでは、アンドープのInP層、即ち、i-InP層であり、その厚さは、約3nmである。キャップ層21は、InGaAs層である。ここでは、Siをドープしてn型導電性を付与したn-InGaAsキャップ層である。例えば、n-In0.53Ga0.47Asキャップ層であり、その厚さは約20nmであり、Siドーピング量NDは約2×1019cm-3程度である。なお、n-In0.53Ga0.47Asキャップ層に、n-In0.70Ga0.30Asキャップ層を積層して、キャップ層21を2層構造にしても良い。なお、半導体積層構造22は、電子走行層24及び電子供給層25を含むものであれば良く、他の積層構造になっていても良い。また、半導体積層構造22を、ヘテロ構造半導体層ともいう。また、本実施形態では、基板10上に設けられ、電子走行層24の下側に接するバッファ層11を、第1半導体層ともいう。また、電子走行層24の上側に接するスペーサ層17電子供給層25を、第2半導体層ともいう。また、バッファ層11及びスペーサ層17を、電子走行層24の上下のバリア層ともいう。また、電子走行層24としての2重量子井戸層は、第1井戸層、中間障壁層、第2井戸層15を順に積層させた構造を含む2重量子井戸層ともいう。そして、このように構成される半導体積層構造22上に、ゲート電極33、ソース電極31及びドレイン電極32が設けられており、半導体積層構造22の表面はSiO2膜絶縁膜23によって覆われている。ここでは、n-InGaAsキャップ層21上に、例えばTi/Pt/Auからなるソース電極31及びドレイン電極32が設けられている。また、i-InP層20上に、例えばTi/Pt/Auからなるゲート電極33が設けられている。ところで、本実施形態では、電子の2次元閉じ込めによって電子走行層24の中に形成される各量子準位における波動関数の形状電子分布を考慮して、上述のように、電子走行層24を、2つの井戸層を有する2重量子井戸層としている。つまり、コンポジットチャネルとして、InGaAs/InAs/InGaAs/InAs/InGaAsの5層構造の2重量子井戸層を用いている。ここで、図2は、InGaAs/InAs/InGaAs/InAs/InGaAsコンポジットチャネルHEMTの垂直方向の伝導帯のバンド構造を示す模式図である。本実施形態では、上述のように構成されるため、図2に示すように、電子走行層24を構成する障壁層InGaAs層12、14、16の伝導帯のエネルギーは、電子走行層24の上下に接するInAlAsバッファ層第1半導体層11及びInAlAsスペーサ層第2半導体層17の伝導帯のエネルギーよりも低く、量子井戸構造を構成している。また、電子走行層24を構成する井戸層InAs層13、15の伝導帯のエネルギーは、井戸層13、15の上下に接する障壁層InGaAs層12、14、16の伝導帯のエネルギーよりも低く、量子井戸構造を構成している。このように、電子走行層24を構成する障壁層12、14、16と、InAlAsバッファ層11及びInAlAsスペーサ層17とによって構成される量子井戸構造の中に、さらに電子走行層24を構成する井戸層13、15と障壁層12、14、16とによって構成される量子井戸構造ここでは2重量子井戸構造が設けられている。なお、このような電子走行層24をダブルウェルコンポジットチャネル層という。また、本実施形態では、上述のように、電子走行層24の全体の厚さは約12nmであるため、電子走行層24の中に電子の2次元閉じ込めによって形成される量子準位は2~3つとなる。また、中間障壁層14としてのInGaAs層の厚さが例えば約2nm以下と薄いため、井戸層13、15としての2つのInAs層は量子力学的に結合したものとなる。このため、図2に示すように、電子走行層24を構成する2つの井戸層13、15としてのInAs層の中に基底準位E0が形成され、電子走行層24としての2重量子井戸層の中に第1励起準位E1が形成されることになる。つまり、量子力学的に結合している2つのInAs層13、15の中に基底準位E0が形成され、InGaAs/InAs/InGaAs/InAs/InGaAs2重量子井戸層24の全体に渡って第1励起準位E1が形成される。また、図2では、基底準位E0、第1励起準位E1のそれぞれの準位における電子分布|波動関数|2を示している。図2に示すように、基底準位E0の電子は、主にInAs層13、15に存在するが、中央にポテンシャルの高いInGaAs層14が存在するために、InGaAs層14の部分の電子の存在確率が低くなり、2つのピークをもって存在することになる。但し、この基底準位E0の波動関数は第1励起準位E1の波動関数のように中央付近に節があるものではない。つまり、電子は中央付近に節のある2つのピークをもって存在するものではないため、2つの井戸層13、15としてのInAs層の中に第1励起準位E1が形成されているわけではない。また、2つのピークは分離しておらず、つながっているため、2つのInAs層13、15は量子力学的に結合していることになる。この場合、2重量子井戸層24の層構造から、基底準位E0の電子は、2つのInAs層13、15のそれぞれに1つのピークをもって存在することになり、2つのInAs層13、15に存在する確率が高くなる。また、第1励起準位E1の電子は、InGaAs/InAs/InGaAs/InAs/InGaAs2重量子井戸層24の全体に渡って中央付近に節のある2つのピークをもって存在することになる。つまり、電子は中央付近に節のある2つのピークをもって存在するため、InGaAs/InAs/InGaAs/InAs/InGaAs2重量子井戸層24の中に第1励起準位E1が形成されていることになる。この場合、2重量子井戸層24の層構造から、第1励起準位E1の電子は、2つのInAs層13、15のそれぞれに1つのピークをもって存在することになり、2つのInAs層13、15に存在する確率が高くなる。なお、2つのInAs層13、15が量子力学的に結合していない場合、それぞれのInAs層13、15の中に別々に量子準位が形成され、これらの量子準位が基底準位E0、第1励起準位E1となる。このため、2重量子井戸層24の中に形成される量子準位は電子が3つのピークをもって存在する第2励起準位E2となってしまい、2つのInAs層13、15に電子が存在する確率を高くすることができない。したがって、電子は基底準位E0でも第1励起準位E1でも電子の有効質量Γバレーにおける電子の有効質量が軽くなるInAs層井戸層13、15に存在する確率が高くなり、電子の有効質量Γバレーにおける電子の有効質量が重くなるInGaAs層障壁層12、14、16に存在することを抑制することができるため、より一層の高速化が可能となる。量子力学計算によると、上述のような構造のHEMTでは、第1励起準位E1でも約80以上の電子例えば85程度の電子をInAs層13、15内に存在させることが可能であり、これにより、HEMTのより一層の高速化が可能となる。どの程度の高速化が可能かを見積もってみると、以下のようになる。上述の単一の井戸層を有する単一量子井戸層を備えるInGaAs/InAs/InGaAsコンポジットチャネルHEMTの場合、第1励起準位E1では、InGaAs層に約90、InAs層に約10の電子が存在することになる。これに対して、本実施形態の2重量子井戸層を有するInGaAs/InAs/InGaAs/InAs/InGaAsコンポジットチャネルHEMTの場合、第1励起準位E1では、InGaAs層に約15、InAs層に約85の電子が存在することになる。HEMTの真性遮断周波数fTは、次式1で表すことができる。このように、真性遮断周波数fTはmの逆数に比例するため、2重量子井戸層を備える場合のfTDWと単一量子井戸層を備える場合のfTSWの比は、次式2となり、2重量子井戸層を備える場合、約65程度増大することがわかる。なお、波動関数の形状を考慮して、2重量子井戸層24を構成する各井戸層13、15及び各障壁層12、14、16の厚さを調整すれば、増加率が更に高くなる可能性もある。次に、本実施形態にかかる半導体装置InP系HEMTの製造方法について、図3~図6を参照しながら説明する。まず、図3Aに示すように、半絶縁性InP基板10上に、例えば分子線エピタキシーMolecularBeamEpitaxy;MBE法によって、i-In0.52Al0.48Asバッファ層11、電子走行層24を構成するi-In0.53Ga0.47As障壁層12、i-InAs井戸層13、i-In0.53Ga0.47As障壁層14、i-InAs井戸層15及びi-In0.53Ga0.47As障壁層16、電子供給層25を構成するi-In0.52Al0.48Asスペーサ層17、Si-δドーピング層18及びi-In0.52Al0.48Asバリア層19、i-InPエッチング停止層20、n-In0.53Ga0.47Asキャップ層21を順に積層させて、半導体積層構造22を形成する。ここでは、i-In0.52Al0.48Asバッファ層11は、厚さを約200nmとする。また、i-In0.53Ga0.47As障壁層12、i-In0.53Ga0.47As障壁層14及びi-In0.53Ga0.47As障壁層16は、厚さを約2nmとする。また、i-InAs井戸層13、i-InAs井戸層15は、厚さを約3nmとする。また、i-In0.52Al0.48Asスペーサ層17は、厚さを約3nmとする。また、Si-δドーピング層18は、Siのδドーピング量を約1×1013cm-2程度とする。また、i-In0.52Al0.48Asバリア層19は、厚さを約6nmとする。また、i-InPエッチング停止層20は、厚さを約3nmとする。また、n-In0.53Ga0.47Asキャップ層21は、厚さを約20nmとし、Siドーピング量を約2×1019cm-3程度とする。次に、素子分離後、図3Bに示すように、例えばTi/Pt/Auの3層構造のソース電極31、ドレイン電極32を形成する。これにより、n-In0.53Ga0.47Asキャップ層21上にソース電極31及びドレイン電極32が形成される。次に、図3Cに示すように、ソース電極31とドレイン電極32の間のn-In0.53Ga0.47Asキャップ層21上に、例えばプラズマCVDChemicalVaporDeposition法によって、SiO2膜23を形成する。ここでは、SiO2膜23は、厚さを約20nm程度とする。次に、図4A~図6Bに示すように、T型ゲート電極33を形成する。つまり、まず、図4Aに示すように、3層構造のレジスト膜41~43を形成する。ここでは、ZEPレジスト日本ゼオン製、PMGIPolydimethylglutarimideレジスト、ZEPレジストを順に塗布して、ZEPレジスト膜41、PMGIレジスト膜42、ZEPレジスト膜43を順に積層させた3層構造のレジスト膜を形成する。次に、例えば電子ビーム露光法によって、図4Bに示すように、T型ゲート電極33のヘッド部分を形成する領域を露光し、ZEPレジスト膜43及びPMGIレジスト膜42に開口部を形成する。また、例えば電子ビーム露光法によって、図4Cに示すように、T型ゲート電極33のフット部分を形成する領域を露光し、最下層のZEPレジスト膜41に所望のゲート長に合わせて開口部を形成する。次に、ゲート長に合わせて形成された開口部を有する最下層のZEPレジスト膜41をマスクとして、例えばエッチングガスとしてCF4を用いた反応性イオンエッチングによって、図5Aに示すように、SiO2膜23に開口部を形成する。そして、n型In0.53Ga0.47Asキャップ層21を電気的に分離するために、例えばエッチング液としてクエン酸C6H8O7と過酸化水素水H2O2の混合溶液を用いてウェットエッチングを行なって、図5Bに示すように、リセスを形成する。最後に、図6A、図6Bに示すように、例えばTi、Pt、Auを蒸着させた後、リフトオフを行なって、例えばTi/Pt/Auの3層構造のT型ゲート電極33を形成する。これにより、i-InPエッチング停止層20上にT型ゲート電極33が形成される。このように、本実施形態のInGaAs/InAs/InGaAs/InAs/InGaAsコンポジットチャネルHEMTは、チャネル以外は一般的なInP系HEMTと同じ構造であるため、作製技術の進んでいるInP系HEMTとほぼ同じ工程によって作製が可能である。つまり、一般的なInP系HEMTとほぼ同じ工程によって、一般的なInP系HEMTをより一層高速化した超高速のHEMTを実現することが可能である。なお、HEMTをより一層高速化するためには、チャネル材料として電子の有効質量がより一層小さいInAsやInSbを用いることも考えられる。例えば、Γバレーにおける電子の有効質量は、電子の静止質量をmeとして、In0.53Ga0.47Asが約0.043me、In0.7Ga0.3Asが約0.036me、In0.75Ga0.25Asが約0.033me、InAsが約0.022me、InSbが約0.014meである。このため、チャネル材料としてInAsやInSbを用いることで電子速度が一層高まるため、テラヘルツ帯動作の可能性もある。例えば、チャネル材料としてInAsを用いる場合には、電子を閉じ込めるバリア層としてAlSb、AlGaSb又はAlAsSbを用いる。また、チャネル材料としてInSbを用いる場合には、電子を閉じ込めるバリア層としてInAlSbを用いる。しかしながら、これらのInAsやInSbをチャネル材料として用いたHEMTについては、結晶成長技術や微細加工技術がInP系HEMTほどには確立されていないため、期待されるような高速性は得られていない。そこで、上述のように、InGaAs/InAs/InGaAs/InAs/InGaAsコンポジットチャネルHEMTとし、InP系HEMTの作製技術を殆どそのまま使いながら、より一層の高速化を実現している。したがって、本実施形態にかかる半導体装置によれば、電子が第1励起準位E1に存在する割合が増えても、電子の有効質量が軽くなるInAs井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現することができるという利点がある。なお、InP系HEMTの構造や製造方法は、上述の実施形態のものに限られるものではない。InP系HEMTは、少なくとも、基板の上方に設けられた第1半導体層と、第1半導体層の上側に接する電子走行層と、電子走行層の上側に接する第2半導体層とを備え、電子走行層が、第1井戸層、中間障壁層、第2井戸層を順に積層させた構造を含む2重量子井戸層であり、中間障壁層の伝導帯のエネルギーは、第1半導体層及び第2半導体層の伝導帯のエネルギーよりも低く、第1及び第2井戸層の中に基底準位が形成され、2重量子井戸層の中に第1励起準位が形成されているものであれば良い。つまり、2つの井戸層を有し、これらの2つの井戸層が量子力学的に結合している2重量子井戸層を備え、この2重量子井戸層の上下に接し、2重量子井戸層の中間障壁層よりも伝導帯のエネルギーが高い第1及び第2半導体層を有するものとすれば良い。例えば、上述の実施形態では、コンポジットチャネルとしてInGaAs/InAs/InGaAs/InAs/InGaAs2重量子井戸層24を用い、各障壁層12、14、16の組成を規定しているが、2つの井戸層13、15を有し、これらが量子力学的に結合している2重量子井戸構造になっていれば、材料及び組成は上述の実施形態のものに限られるものではない。つまり、下部障壁層、第1井戸層、中間障壁層、第2井戸層、上部障壁層を順に積層させて2重量子井戸層を形成する場合、第1及び第2井戸層を構成する材料の伝導帯のエネルギーが、下部障壁層、中間障壁層及び上部障壁層を構成する材料の伝導帯のエネルギーよりも低くなるように各障壁層及び各井戸層の材料及び組成を決め、2つの井戸層が量子力学的に結合するように中間障壁層の厚さを決めれば良い。例えば、下部障壁層、第1井戸層、中間障壁層、第2井戸層、上部障壁層の全てにInGaAsを用い、第1及び第2井戸層を構成するInGaAsの伝導帯のエネルギーが、下部障壁層、中間障壁層及び上部障壁層を構成するInGaAsの伝導帯のエネルギーよりも低くなるように、各障壁層及び各井戸層を構成するInGaAsの組成を変えても良い。つまり、Inx1Ga1-x1As層、Inx2Ga1-x2As層、Inx3Ga1-x3As層、Inx4Ga1-x4As層、Inx5Ga1-x5As層を順に積層させる場合、x2>maxx1,x3、x4>maxx3,x5が成立していれば、2重量子井戸構造になる。ここで、maxxm,xnは、組成xmとxnのうち大きい方を採用するという意味である。例えば図7に示すように、In0.53Ga0.47As層下部障壁層12、InAs層第1井戸層13、In0.53Ga0.47As層中間障壁層14、In0.85Ga0.15As層第2井戸層15、In0.53Ga0.47As層上部障壁層16を順に積層させたものは、上記の条件を満たし、2重量子井戸構造になる。このような2重量子井戸層24を電子走行層として備えるHEMTの断面構造は図7に示すようになり、その垂直方向の伝導帯のバンド構造は図8に示すようになる。これをInGaAs/In0.85Ga0.15As/InGaAs/InAs/InGaAsコンポジットチャネルHEMTという。また、これを第1変形例という。この場合も、上述の実施形態の場合と同様に、電子は基底準位E0でも第1励起準位E1でも、電子の有効質量Γバレーにおける電子の有効質量が軽くなるIn0.85Ga0.15As及びInAs層井戸層13、15に存在する確率が高くなり、電子の有効質量Γバレーにおける電子の有効質量が重くなるIn0.53Ga0.47As層障壁層12、14、16に存在することを抑制することができるため、より一層の高速化が可能となる。このように、第1井戸層13及び第2井戸層15は、中間障壁層14よりもInの組成InAsの組成を高くすれば良い。例えば、第1井戸層13及び第2井戸層15は、中間障壁層14を構成するInGaAsよりもInの組成が高いInGaAs層とすることもできる。また、上述の実施形態では、第1井戸層13及び第2井戸層15を、同一の材料組成の半導体層としているのに対し、上述の変形例のように、第1井戸層13及び第2井戸層15を、異なる材料の半導体層としても良い。また、第1井戸層13及び第2井戸層15を、同一の材料で異なる組成の半導体層としても良い。例えば第1井戸層13及び第2井戸層15を、異なる組成のInGaAs層としても良い。このように、第1井戸層13及び第2井戸層15は、異なる材料組成の半導体層としても良い。また、上述の実施形態及び変形例では、下部障壁層12、中間障壁層14及び上部障壁層16を、同一の材料組成の半導体層としているが、これに限られるものではなく、下部障壁層12、中間障壁層14及び上部障壁層16を、異なる材料組成の半導体層としても良い。つまり、上述の実施形態及び変形例では、下部障壁層12、中間障壁層14及び上部障壁層16を、同一の組成のInGaAs層としているが、これに限られるものではなく、下部障壁層12、中間障壁層14及び上部障壁層16を、異なる組成のInGaAs層としても良い。また、下部障壁層12、中間障壁層14及び上部障壁層16を、異なる材料の半導体層としても良い。例えば、下部障壁層12、中間障壁層14及び上部障壁層16を、In0.53Ga0.47As及びIn0.53Ga0.47Asと格子整合するInPのいずれかの材料の半導体層としても良い。この場合、InP層は、伝導帯のエネルギーがIn0.52Al0.48As層よりも低く、In0.53Ga0.47As層よりも高くなる。また、上述の実施形態及び変形例では、電子走行層24として、下部障壁層12、第1井戸層13、中間障壁層14、第2井戸層15、上部障壁層16を順に積層させた2重量子井戸層、即ち、5層構造の2重量子井戸層を用いているが、これに限られるものではなく、2つの井戸層を有し、これらが量子力学的に結合している2重量子井戸層を用いれば良い。例えば図9に示すように、InAs層第1井戸層13、In0.53Ga0.47As層中間障壁層14、InAs層第2井戸層15を順に積層させた2重量子井戸層、即ち、3層構造の2重量子井戸層であって、2つの井戸層13、15が量子力学的に結合しているものを、電子走行層24として用いることもできる。これをInAs/InGaAs/InAsコンポジットチャネルHEMT、3層コンポジットチャネルHEMT、あるいは、InAs/InGaAs/InAs3層コンポジットチャネルHEMTという。また、これを第2変形例という。このような3層構造の2重量子井戸層を電子走行層24として備えるHEMTの垂直方向の伝導帯のバンド構造は図10に示すようになる。この場合も、上述の実施形態の場合と同様に、電子は基底準位E0でも第1励起準位E1でも、電子の有効質量Γバレーにおける電子の有効質量が軽くなるInAs層井戸層13、15に存在する確率が高くなり、電子の有効質量Γバレーにおける電子の有効質量が重くなるInGaAs層障壁層14に存在することを抑制することができるため、より一層の高速化が可能となる。また、上述の実施形態では、本発明を、電子走行層24の上側に電子供給層25を備える構造のHEMTシングルドープ構造のHEMTに適用する場合を例に挙げて説明しているが、これに限られるものではない。例えば図11に示すように、電子走行層24の上側及び下側に電子供給層25を備える構造のHEMTダブルドープ構造のHEMTに本発明を適用することができる。つまり、上述の実施形態のHEMTにおいて、i-In0.52Al0.48Asバッファ層11と電子走行層24を構成するi-In0.53Ga0.47As障壁層12との間に、電子供給層25を構成するSi-δドーピング層18及びi-In0.52Al0.48Asスペーサ層17を設けても良い。この場合、i-In0.52Al0.48Asバッファ層11は電子供給層25を構成するバリア層として機能する。これをInGaAs/InAs/InGaAs/InAs/InGaAsダブルドープコンポジットチャネルHEMTという。また、これを第3変形例という。このような構造のHEMTの垂直方向の伝導帯のバンド構造は図12に示すようになる。このようなダブルドープ構造のHEMTの場合、シングルドープ構造のHEMTの場合よりも電子走行層24中の電子濃度を高くすることができる。また、例えば図13に示すように、電子走行層24の下側に電子供給層25を備える構造のHEMT逆HEMT;シングルドープ構造のHEMTに本発明を適用することもできる。つまり、上述の実施形態のHEMTにおいて、i-In0.52Al0.48Asバッファ層11と電子走行層24を構成するi-In0.53Ga0.47As障壁層12との間に、電子供給層25を構成するSi-δドーピング層18及びi-In0.52Al0.48Asスペーサ層17を設け、電子走行層24を構成するi-In0.53Ga0.47As障壁層16上に、i-In0.52Al0.48Asスペーサ層17及びSi-δドーピング層18を設けずに、i-In0.52Al0.48Asバリア層19を設けるようにしても良い。この場合、i-In0.52Al0.48Asバッファ層11は電子供給層25を構成するバリア層として機能する。また、i-In0.52Al0.48Asバリア層19の厚さは例えば約9nmにすれば良い。これをInGaAs/InAs/InGaAs/InAs/InGaAsコンポジットチャネル逆HEMTという。また、これを第4変形例という。このような構造のHEMTの垂直方向の伝導帯のバンド構造は図14に示すようになる。また、ここでは、上述の実施形態の変形例として説明しているが、これらのダブルドープ構造のHEMTや逆HEMTに、上述の実施形態の変形例の構成例えば図7~図10参照を適用することもできる。このように、ダブルドープ構造のHEMTや逆HEMTにおいても、電子が第1励起準位E1に存在する割合が増えても、電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現することができる。[第2実施形態]次に、第2実施形態にかかる半導体装置について、図15~図20を参照しながら説明する。本実施形態にかかる半導体装置は、上述の第1実施形態及び変形例のもの図参照がInP系HEMTであるのに対し、GaAs系HEMTである点が異なる。つまり、本発明は、InP系HEMTだけでなく、GaAs系HEMTに対しても適用可能である。本GaAs系HEMTは、図15に示すように、基板210と、基板210上に設けられた半導体積層構造222と、半導体積層構造222上に設けられたゲート電極233、ソース電極231及びドレイン電極232とを備える。本実施形態では、基板210は、半絶縁性GaAs基板半導体基板である。例えば半絶縁性100GaAs基板である。半導体積層構造222は、電子走行層224及び電子供給層225を含む半導体積層構造である。ここでは、半導体積層構造222は、バッファ層211、バリア層212、電子走行層224、電子供給層225、キャップ層221を順に積層した構造になっている。本実施形態では、バッファ層211は、GaAs層であり、その厚さは約1μmである。また、バリア層212は、AlGaAs層である。ここでは、アンドープのAlGaAs層である。例えば、i-Al0.3Ga0.7As層であり、その厚さは約50nmである。このように、バリア層212を構成するAlyGa1-yAsは、AlAsとGaAsの格子定数がほぼ同じであるため、y=0.3程度とする。電子走行層224は、GaAs層下部障壁層213、InGaAs層第1井戸層214、GaAs層中間障壁層215、InGaAs層第2井戸層216、GaAs層上部障壁層217を順に積層させた構造を有する2重量子井戸層である。ここでは、電子走行層224は、アンドープのGaAs層213、アンドープのInGaAs層214、アンドープのGaAs層215、アンドープのInGaAs層216、アンドープのGaAs層217を順に積層させた構造を有する2重量子井戸層である。例えば、電子走行層224は、i-GaAs層213、i-In0.3Ga0.7As層214、i-GaAs層215、i-In0.3Ga0.7As層216、i-GaAs層217を順に積層させた構造を有する2重量子井戸層である。ここでは、i-GaAs層213、i-In0.3Ga0.7As層214、i-GaAs層215、i-In0.3Ga0.7As層216、i-GaAs層217の厚さは、それぞれ、約2nm、約3nm、約2nm、約3nm、約2nmである。このため、電子走行層224としての2重量子井戸層の全体の厚さは約12nmである。なお、このような2重量子井戸層を、GaAs/InGaAs/GaAs/InGaAs/GaAs2重量子井戸層という。また、このような電子走行層を、GaAs/InGaAs/GaAs/InGaAs/GaAs電子走行層、あるいは、GaAs/InGaAs/GaAs/InGaAs/GaAsコンポジットチャネルという。また、このようなGaAs/InGaAs/GaAs/InGaAs/GaAs電子走行層を備えるHEMTを、GaAs/InGaAs/GaAs/InGaAs/GaAsコンポジットチャネルHEMT、5層コンポジットチャネルHEMT、あるいは、GaAs/InGaAs/GaAs/InGaAs/GaAs5層コンポジットチャネルHEMTという。このように、コンポジットチャネル構造においては、InGaAs層を極薄膜化し、通常のGaAs系擬格子整合HEMTにおいて電子走行層を構成するInxGa1-xAsの組成x=0~0.15程度x=0はGaAs電子走行層よりもInの組成InAsの組成を高くすることが可能である。例えば、上述の実施形態のコンポジットチャネル構造においてはx=0.3~0.4程度、上述の実施形態の変形例のコンポジットチャネル構造においてはx=0.5~0.6程度までInの組成InAsの組成を高くすることが可能である。電子供給層225は、AlGaAsスペーサ層218、Si-δドーピング層219、AlGaAsバリア層220を順に積層させた構造を有する。ここでは、電子供給層225は、アンドープのAlGaAsスペーサ層218、Siをδドープしてn型導電性を付与したAlGaAsによって形成されるSi-δドーピング層219、アンドープのAlGaAsバリア層220を順に積層させた構造を有する。例えば、電子供給層225は、厚さ約3nmのi-Al0.3Ga0.7Asスペーサ層218、Siのδドーピング量を約5×1012cm-2程度としたSi-δドーピング層219、厚さ約6nmのi-Al0.3Ga0.7Asバリア層220を順に積層させた構造を有する。このように、バリア層として機能する電子供給層225を構成するAlyGa1-yAsは、AlAsとGaAsの格子定数がほぼ同じであるため、y=0.3程度とする。なお、このような電子供給層225を、AlGaAs/Si-δドーピング/AlGaAs電子供給層という。また、電子供給層225は、Siをドープしてn型導電性を付与したAlGaAs層n型AlGaAs層としても良い。キャップ層221は、GaAs層である。ここでは、Siをドープしてn型導電性を付与したn-GaAsキャップ層であり、その厚さは約20nmであり、Siドーピング量NDは約5×1018cm-3程度である。なお、キャップ層221を2層構造にしても良い。この場合、n-GaAs層の上層は少量のInを含むn-InGaAs層とする。なお、半導体積層構造222は、電子走行層224及び電子供給層225を含むものであれば良く、他の積層構造になっていても良い。また、半導体積層構造222を、ヘテロ構造半導体層ともいう。また、本実施形態では、基板210上に設けられ、電子走行層224の下側に接するバリア層212を、第1半導体層ともいう。また、電子走行層224の上側に接するスペーサ層218電子供給層225を、第2半導体層ともいう。また、バリア層212及びスペーサ層218を、電子走行層224の上下のバリア層ともいう。また、電子走行層224としての2重量子井戸層は、第1井戸層、中間障壁層、第2井戸層15を順に積層させた構造を含む2重量子井戸層ともいう。そして、このように構成される半導体積層構造222上に、ゲート電極233、ソース電極231及びドレイン電極232が設けられており、半導体積層構造222の表面はSiO2膜絶縁膜223によって覆われている。ここでは、n-GaAsキャップ層221上に、例えばAuGe/Ni/Auからなるソース電極231及びドレイン電極232が設けられている。また、i-AlGaAsバリア層220上に、例えばTi/Pt/Auからなるゲート電極233が設けられている。ところで、本実施形態では、電子の2次元閉じ込めによって電子走行層224の中に形成される各量子準位における波動関数の形状電子分布を考慮して、上述のように、電子走行層224を、2つの井戸層を有する2重量子井戸層としている。つまり、コンポジットチャネルとして、GaAs/InGaAs/GaAs/InGaAs/GaAsの5層構造の2重量子井戸層を用いている。ここで、図16は、GaAs/InGaAs/GaAs/InGaAs/GaAsコンポジットチャネルHEMTの垂直方向の伝導帯のバンド構造を示す模式図である。本実施形態では、上述のように構成されるため、図16に示すように、電子走行層224を構成する障壁層GaAs層213、215、217の伝導帯のエネルギーは、電子走行層224の上下に接するAlGaAsバリア層第1半導体層212及びAlGaAsスペーサ層第2半導体層218の伝導帯のエネルギーよりも低く、量子井戸構造を構成している。また、電子走行層224を構成する井戸層InGaAs層214、216の伝導帯のエネルギーは、井戸層214、216の上下に接する障壁層GaAs層213、215、217の伝導帯のエネルギーよりも低く、量子井戸構造を構成している。このように、電子走行層224を構成する障壁層213、215、217と、AlGaAsバリア層212及びAlGaAsスペーサ層218とによって構成される量子井戸構造の中に、さらに電子走行層224を構成する井戸層214、216と障壁層213、215、217とによって構成される量子井戸構造ここでは2重量子井戸構造が設けられている。なお、このような電子走行層224をダブルウェルコンポジットチャネル層という。また、本実施形態では、上述のように、電子走行層224の全体の厚さは約12nmであるため、電子走行層224の中に電子の2次元閉じ込めによって形成される量子準位は2~3つとなる。また、中間障壁層215としてのGaAs層の厚さが例えば約2nm以下と薄いため、井戸層214、216としての2つのInGaAs層は量子力学的に結合したものとなる。このため、図16に示すように、電子走行層224を構成する2つの井戸層214、216としてのInGaAs層の中に基底準位E0が形成され、電子走行層224としての2重量子井戸層の中に第1励起準位E1が形成されることになる。つまり、量子力学的に結合している2つのInGaAs層214、216の中に基底準位E0が形成され、GaAs/InGaAs/GaAs/InGaAs/GaAs2重量子井戸層224の全体に渡って第1励起準位E1が形成される。また、図16では、基底準位E0、第1励起準位E1のそれぞれの準位における電子分布|波動関数|2を示している。図16に示すように、基底準位E0の電子は、主にInGaAs層214、216に存在するが、中央にポテンシャルの高いGaAs層215が存在するために、GaAs層215の部分の電子の存在確率が低くなり、2つのピークをもって存在することになる。但し、この基底準位E0の波動関数は第1励起準位E1の波動関数のように中央付近に節があるものではない。つまり、電子は中央付近に節のある2つのピークをもって存在するものではないため、2つの井戸層214、216としてのInGaAs層の中に第1励起準位E1が形成されているわけではない。また、2つのピークは分離しておらず、つながっているため、2つのInGaAs層214、216は量子力学的に結合していることになる。この場合、2重量子井戸層224の層構造から、基底準位E0の電子は、2つのInGaAs層214、216のそれぞれに1つのピークをもって存在することになり、2つのInGaAs層214、216に存在する確率が高くなる。また、第1励起準位E1の電子は、GaAs/InGaAs/GaAs/InGaAs/GaAs2重量子井戸層224の全体に渡って中央付近に節のある2つのピークをもって存在することになる。つまり、電子は中央付近に節のある2つのピークをもって存在するため、GaAs/InGaAs/GaAs/InGaAs/GaAs2重量子井戸層224の中に第1励起準位E1が形成されていることになる。この場合、2重量子井戸層224の層構造から、第1励起準位E1の電子は、2つのInGaAs層214、216のそれぞれに1つのピークをもって存在することになり、2つのInGaAs層214、216に存在する確率が高くなる。なお、2つのInGaAs層214、216が量子力学的に結合していない場合、それぞれのInGaAs層214、216の中に別々に量子準位が形成され、これらの量子準位が基底準位E0、第1励起準位E1となる。このため、2重量子井戸層224の中に形成される量子準位は電子が3つのピークをもって存在する第2励起準位E2となってしまい、2つのInGaAs層214、216に電子が存在する確率を高くすることができない。したがって、電子は基底準位E0でも第1励起準位E1でも電子の有効質量Γバレーにおける電子の有効質量が軽くなるInGaAs層井戸層214、216に存在する確率が高くなり、電子の有効質量Γバレーにおける電子の有効質量が重くなるGaAs層障壁層213、215、217に存在することを抑制することができるため、より一層の高速化が可能となる。量子力学計算によると、上述のような構造のHEMTでは、第1励起準位E1でも約80以上の電子例えば85程度の電子をInGaAs層214、216内に存在させることが可能であり、これにより、HEMTのより一層の高速化が可能となる。次に、本実施形態にかかる半導体装置GaAs系HEMTの製造方法、具体的にはGaAs/In0.3Ga0.7As/GaAs/In0.3Ga0.7As/GaAsコンポジットチャネルHEMTの製造方法について、図17~図20を参照しながら説明する。まず、図17Aに示すように、半絶縁性GaAs基板210上に、例えばMBE法又はMOCVDMetalOrganicChemicalVaporDeposition;有機金属気相成長法によって、GaAsバッファ層211、i-Al0.3Ga0.7Asバリア層212、電子走行層224を構成するi-GaAs障壁層213、i-In0.3Ga0.7As井戸層214、i-GaAs障壁層215、i-In0.3Ga0.7As井戸層216及びi-GaAs障壁層217、電子供給層225を構成するi-Al0.3Ga0.7Asスペーサ層218、Si-δドーピング層219及びi-Al0.3Ga0.7Asバリア層220、n-GaAsキャップ層221を順に積層させて、半導体積層構造222を形成する。ここでは、GaAsバッファ層211は、厚さを約1μmとする。また、i-Al0.3Ga0.7Asバリア層212は、厚さを約50nmとする。また、i-GaAs障壁層213、i-GaAs障壁層215及びi-GaAs障壁層217は、厚さを約2nmとする。また、i-In0.3Ga0.7As井戸層214、i-In0.3Ga0.7As井戸層216は、厚さを約3nmとする。また、i-Al0.3Ga0.7Asスペーサ層218は、厚さを約3nmとする。また、Si-δドーピング層219は、Siのδドーピング量を約5×1012cm―2程度とする。また、i-Al0.3Ga0.7Asバリア層220は、厚さを約6nmとする。また、n-GaAsキャップ層221は、厚さを約20nmとし、Siドーピング量を約5×1018cm―3程度とする。次に、素子分離後、図17Bに示すように、例えばAuGe、Ni、Auを積層した後、熱処理を行なって、例えばAuGe/Ni/Auの3層構造のソース電極231、ドレイン電極232を形成する。これにより、n-GaAsキャップ層221上にソース電極231及びドレイン電極232が形成される。次に、図17Cに示すように、ソース電極231とドレイン電極232の間のn-GaAsキャップ層221上に、例えばプラズマCVD法によって、SiO2膜223を形成する。ここでは、SiO2膜223は、厚さを約20nm程度とする。次に、図18A~図20Bに示すように、T型ゲート電極233を形成する。つまり、まず、図18Aに示すように、3層構造のレジスト膜241~243を形成する。ここでは、ZEPレジスト、PMGIレジスト、ZEPレジストを順に塗布して、ZEPレジスト膜241、PMGIレジスト膜242、ZEPレジスト膜243を順に積層させた3層構造のレジスト膜を形成する。次に、例えば電子ビーム露光法によって、図18Bに示すように、T型ゲート電極233のヘッド部分を形成する領域を露光し、ZEPレジスト膜243及びPMGIレジスト膜242に開口部を形成する。また、例えば電子ビーム露光法によって、図18Cに示すように、T型ゲート電極233のフット部分を形成する領域を露光し、最下層のZEPレジスト膜241に所望のゲート長に合わせて開口部を形成する。次に、ゲート長に合わせて形成された開口部を有する最下層のZEPレジスト膜241をマスクとして、例えばエッチングガスとしてCF4を用いた反応性イオンエッチングによって、図19Aに示すように、SiO2膜223に開口部を形成する。そして、n型GaAsキャップ層221を電気的に分離するために、例えばエッチング液としてアンモニア水NH4OHと過酸化水素水H2O2の混合溶液を用いてウェットエッチングを行なって、図19Bに示すように、リセスを形成する。最後に、図20A、図20Bに示すように、例えばTi、Pt、Auを蒸着させた後、リフトオフを行なって、例えばTi/Pt/Auの3層構造のT型ゲート電極233を形成する。これにより、i-Al0.3Ga0.7Asバリア層220上にT型ゲート電極233が形成される。このように、本実施形態のGaAs/InGaAs/GaAs/InGaAs/GaAsコンポジットチャネルHEMTは、チャネル以外は一般的なGaAs系HEMTと同じ構造であるため、作製技術の進んでいるGaAs系HEMTとほぼ同じ工程によって作製が可能である。つまり、一般的なGaAs系HEMTとほぼ同じ工程によって、一般的なGaAs系HEMTをより一層高速化した超高速のHEMTを実現することが可能である。したがって、本実施形態にかかる半導体装置によれば、上述の第1実施形態の場合と同様に、電子が第1励起準位E1に存在する割合が増えても、電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現することができるという利点がある。なお、GaAs系HEMTの構造や製造方法は、上述の実施形態のものに限られるものではない。GaAs系HEMTは、少なくとも、基板の上方に設けられた第1半導体層と、第1半導体層の上側に接する電子走行層と、電子走行層の上側に接する第2半導体層とを備え、電子走行層が、第1井戸層、中間障壁層、第2井戸層を順に積層させた構造を含む2重量子井戸層であり、中間障壁層の伝導帯のエネルギーは、第1半導体層及び第2半導体層の伝導帯のエネルギーよりも低く、第1及び第2井戸層の中に基底準位が形成され、2重量子井戸層の中に第1励起準位が形成されているものであれば良い。つまり、2つの井戸層を有し、これらの2つの井戸層が量子力学的に結合している2重量子井戸層を備え、この2重量子井戸層の上下に接し、2重量子井戸層の中間障壁層よりも伝導帯のエネルギーが高い第1及び第2半導体層を有するものとすれば良い。例えば、上述の実施形態では、コンポジットチャネルとしてGaAs/InGaAs/GaAs/InGaAs/GaAs2重量子井戸層224を用い、各井戸層214、216の組成を規定しているが、2つの井戸層214、216を有し、これらが量子力学的に結合している2重量子井戸構造になっていれば、材料及び組成は上述の実施形態のものに限られるものではない。つまり、下部障壁層、第1井戸層、中間障壁層、第2井戸層、上部障壁層を順に積層させて2重量子井戸層を形成する場合、第1及び第2井戸層を構成する材料の伝導帯のエネルギーが、下部障壁層、中間障壁層及び上部障壁層を構成する材料の伝導帯のエネルギーよりも低くなるように各障壁層及び各井戸層の材料及び組成を決め、2つの井戸層が量子力学的に結合するように中間障壁層の厚さを決めれば良い。例えば、下部障壁層、第1井戸層、中間障壁層、第2井戸層、上部障壁層の全てにInGaAsを用い、第1及び第2井戸層を構成するInGaAsの伝導帯のエネルギーが、下部障壁層、中間障壁層及び上部障壁層を構成するInGaAsの伝導帯のエネルギーよりも低くなるように、各障壁層及び各井戸層を構成するInGaAsの組成を変えても良い。つまり、Inx1Ga1-x1As層、Inx2Ga1-x2As層、Inx3Ga1-x3As層、Inx4Ga1-x4As層、Inx5Ga1-x5As層を順に積層させる場合、x2>maxx1,x3、x4>maxx3,x5が成立していれば、2重量子井戸構造になる。ここで、maxxm,xnは、組成xmとxnのうち大きい方を採用するという意味である。例えば、i-In0.15Ga0.85As層下部障壁層213、i-In0.5Ga0.5As層第1井戸層214、i-In0.15Ga0.85As層中間障壁層215、i-In0.5Ga0.5As層第2井戸層216、i-In0.15Ga0.85As層上部障壁層217を順に積層させたものは、上記の条件を満たし、2重量子井戸構造になる。これをInGaAs/In0.5Ga0.5As/InGaAs/In0.5Ga0.5As/InGaAsコンポジットチャネルHEMTという。この場合も、上述の実施形態の場合と同様に、電子は基底準位E0でも第1励起準位E1でも、電子の有効質量Γバレーにおける電子の有効質量が軽くなるIn0.5Ga0.5As井戸層214、216に存在する確率が高くなり、電子の有効質量Γバレーにおける電子の有効質量が重くなるIn0.15Ga0.85As層障壁層213、215、217に存在することを抑制することができるため、より一層の高速化が可能となる。このように、第1井戸層214及び第2井戸層216は、中間障壁層215よりもInの組成InAsの組成を高くすれば良い。例えば、第1井戸層214及び第2井戸層216は、中間障壁層215を構成するInGaAsよりもInの組成が高いInGaAs層とすることもできる。また、上述の実施形態及び変形例では、第1井戸層214及び第2井戸層216を、同一の材料組成の半導体層としているが、これに限られるものではなく、第1井戸層214及び第2井戸層216を、異なる材料組成の半導体層としても良い。つまり、上述の実施形態及び変形例では、第1井戸層214及び第2井戸層216を、同一の組成のInGaAs層としているが、これに限られるものではなく、第1井戸層214及び第2井戸層216を、異なる組成のInGaAs層としても良い。また、上述の実施形態及び変形例では、下部障壁層213、中間障壁層215及び上部障壁層217を、同一の材料組成の半導体層としているが、下部障壁層213、中間障壁層215及び上部障壁層217を、異なる材料の半導体層としても良い。また、下部障壁層213、中間障壁層215及び上部障壁層217を、同一の材料で異なる組成の半導体層としても良い。例えば下部障壁層213、中間障壁層215及び上部障壁層217を、異なる組成のInGaAs層としても良い。このように、下部障壁層213、中間障壁層215及び上部障壁層217は、異なる材料組成の半導体層としても良い。また、例えば、上述の本実施形態及び変形例のGaAs系HEMTは、上述の第1実施形態の第2変形例~第4変形例例えば図9~図14参照と同様に変形することができる。つまり、上述の第1実施形態のInP系HEMTの第2変形例~第4変形例として記載しているような構造を、本実施形態及び変形例のGaAs系HEMTに適用することもできる。[その他]なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。付記1基板の上方に設けられた第1半導体層と、前記第1半導体層の上側に接する電子走行層と、前記電子走行層の上側に接する第2半導体層とを備え、前記電子走行層は、第1井戸層、中間障壁層、第2井戸層を順に積層させた構造を含む2重量子井戸層であり、前記中間障壁層の伝導帯のエネルギーは、前記第1半導体層及び前記第2半導体層の伝導帯のエネルギーよりも低く、前記第1及び第2井戸層の中に基底準位が形成され、前記2重量子井戸層の中に第1励起準位が形成されることを特徴とする半導体装置。付記2前記第1井戸層及び前記第2井戸層は、同一の材料組成の半導体層であることを特徴とする、付記1に記載の半導体装置。付記3前記第1井戸層及び前記第2井戸層は、異なる材料組成の半導体層であることを特徴とする、付記1に記載の半導体装置。付記4前記2重量子井戸層は、下部障壁層、前記第1井戸層、前記中間障壁層、前記第2井戸層、上部障壁層を順に積層させた構造を有することを特徴とする、付記1~3のいずれか1項に記載の半導体装置。付記5前記下部障壁層、前記中間障壁層及び前記上部障壁層は、同一の材料組成の半導体層であることを特徴とする、付記4に記載の半導体装置。付記6前記下部障壁層、前記中間障壁層及び前記上部障壁層は、異なる材料組成の半導体層であることを特徴とする、付記4に記載の半導体装置。付記7前記第1井戸層及び前記第2井戸層は、前記中間障壁層よりもInの組成が高いことを特徴とする、付記1~6のいずれか1項に記載の半導体装置。付記8前記第1半導体層及び前記第2半導体層は、InAlAs層であり、前記中間障壁層は、InGaAs層であり、前記第1井戸層及び前記第2井戸層は、InAs層であることを特徴とする、付記1、2、7のいずれか1項に記載の半導体装置。付記9前記第1半導体層及び前記第2半導体層は、InAlAs層であり、前記中間障壁層は、InGaAs層であり、前記第1井戸層及び前記第2井戸層は、前記中間障壁層を構成するInGaAsよりもInの組成が高いInGaAs層であることを特徴とする、付記1~3のいずれか1項に記載の半導体装置。付記10前記2重量子井戸層は、下部障壁層、前記第1井戸層、前記中間障壁層、前記第2井戸層、上部障壁層を順に積層させた構造を有し、前記下部障壁層及び前記上部障壁層は、InGaAs層であることを特徴とする、付記8に記載の半導体装置。付記11前記2重量子井戸層は、下部障壁層、前記第1井戸層、前記中間障壁層、前記第2井戸層、上部障壁層を順に積層させた構造を有し、前記下部障壁層及び前記上部障壁層は、InGaAs層であることを特徴とする、付記9に記載の半導体装置。付記12前記下部障壁層、前記中間障壁層及び前記上部障壁層は、同一の組成のInGaAs層であることを特徴とする、付記10又は11に記載の半導体装置。付記13前記下部障壁層、前記中間障壁層及び前記上部障壁層は、異なる組成のInGaAs層であることを特徴とする、付記10又は11に記載の半導体装置。付記14前記第1半導体層及び前記第2半導体層は、AlGaAs層であり、前記中間障壁層は、GaAs層であり、前記第1井戸層及び前記第2井戸層は、InGaAs層であることを特徴とする、付記1~3、7のいずれか1項に記載の半導体装置。付記15前記第1半導体層及び前記第2半導体層は、AlGaAs層であり、前記中間障壁層は、InGaAs層であり、前記第1井戸層及び前記第2井戸層は、前記中間障壁層を構成するInGaAsよりもInの組成が高いInGaAs層であることを特徴とする、付記1~3のいずれか1項に記載の半導体装置。付記16前記2重量子井戸層は、下部障壁層、前記第1井戸層、前記中間障壁層、前記第2井戸層、上部障壁層を順に積層させた構造を有し、前記下部障壁層及び前記上部障壁層は、GaAs層であることを特徴とする、付記14に記載の半導体装置。付記17前記2重量子井戸層は、下部障壁層、前記第1井戸層、前記中間障壁層、前記第2井戸層、上部障壁層を順に積層させた構造を有し、前記下部障壁層及び前記上部障壁層は、InGaAs層であることを特徴とする、付記15に記載の半導体装置。付記18前記下部障壁層、前記中間障壁層及び前記上部障壁層は、同一の組成のInGaAs層であることを特徴とする、付記17に記載の半導体装置。付記19前記下部障壁層、前記中間障壁層及び前記上部障壁層は、異なる組成のInGaAs層であることを特徴とする、付記17に記載の半導体装置。付記20前記第1半導体層及び前記第2半導体層の少なくとも一方は、電子供給層を構成することを特徴とする、付記1~19のいずれか1項に記載の半導体装置。"