"行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される複数のビットラインの対と、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータと、各々の前記インバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含み、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記電源スイッチは、カラムラインが活性化される場合であってライト動作の場合には、非導通にされることを特徴とする半導体記憶装置。請求項1の半導体記憶装置であって、前記電源スイッチは、前記電源電位と各々の前記インバータとの間に設けられることを特徴とする半導体記憶装置。請求項2の半導体記憶装置であって、前記電源スイッチの前記インバータ側に一端が接続され、前記電源電位よりも低電位の第2電源電位に他端が接続される第2電源スイッチを備え、ライト動作に応じて、前記第2電源スイッチが導通に制御されることを特徴とする半導体記憶装置。請求項1の半導体記憶装置であって、前記電源スイッチは、前記接地電位と各々の前記インバータとの間に設けられることを特徴とする半導体記憶装置。行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される複数のビットラインの対と、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータを含み、列選択により選択される列に配置されている前記メモリセルに対して、ライト動作において、前記インバータに対する電源の供給を停止するステップと、ライト動作以外の動作において、前記インバータに対する電源の供給を行うステップと、を備えることを特徴とする半導体記憶装置の制御方法。なお、SRAMメモリセルM100において、リード時のコンダクタンスの条件であるN型MOSトランジスタN101>N型MOSトランジスタN103、および、ライト時のコンダクタンスの条件であるN型MOSトランジスタN103>P型MOSトランジスタP101によれば、コンダクタンスの条件として、N型MOSトランジスタN101>P型MOSトランジスタP101の関係が成り立つことになる。このようなコンダクタンスの条件の場合には、N型MOSトランジスタN101およびP型MOSトランジスタP101により構成されるインバータのスレッショルド電圧Vthが、通常の1/2Vddよりも下回ることになる。しかしながら、近年の半導体集積回路の低電源電圧化により、電源電圧が低下すると、SRAMメモリセルM100のインバータのスレッショルド電圧Vthも相対的に低下することとなる。このスレッショルド電圧Vthがスタティックノイズレベルを下回ると、メモリセルのインバータが反転し、メモリセルの記憶内容が変化するおそれが生じることとなる。このため、メモリセルの記憶内容の保持性を確保するためには、スレッショルド電圧Vthの引き上げを図る必要がある。例えば、コンダクタンスの条件として、N型MOSトランジスタN101≒P型MOSトランジスタP101とする場合には、スレッショルド電圧Vthを引き上げることができるが、プロセスのバラつきなどによりライト時のコンダクタンスの条件であるN型MOSトランジスタN103>P型MOSトランジスタP101を満たすことができなくなるおそれが生じる。そして、この条件を満たせない場合には、確実にライト動作を行うことができず問題となる。本発明は前記背景技術の課題に鑑みてなされたものであって、低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置の提供を目的とする。本願に開示の解決手段は、行列状に配置される複数のメモリセルと、メモリセルの列に対応して配置される複数のビットラインの対と、を備え、メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータと、各々のインバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含み、メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、電源スイッチは、カラムラインが活性化される場合であってライト動作の場合には、非導通にされることを特徴とする半導体記憶装置とするとよい。また、行列状に配置される複数のメモリセルと、メモリセルの列に対応して配置される複数のビットラインの対と、を備え、メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータを含み、列選択により選択される列に配置されているメモリセルに対して、ライト動作において、インバータに対する電源の供給を停止するステップと、ライト動作以外の動作において、インバータに対する電源の供給を行うステップと、を備えることを特徴とする半導体記憶装置の制御方法とするとよい。これにより、ライト動作では、インバータがクロスカップル接続されて構成されるラッチ回路のローレベル側またはハイレベル側の出力駆動能力が低下することになるため、低下する方のレベルを反転することが容易になる。インバータについて、出力が反転する電圧であるスレッショルド電圧が電源電圧の略1/2の電圧となるように、電源電位側および接地電位側のトランジスタのレシオを設定することにより、低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置となし得る。本発明を適用することにより、低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置を提供することができる。以下、本発明の実施にかかる半導体記憶装置について具体化した実施形態を図1~図13を参照しつつ詳細に説明する。図1は、本発明の実施にかかるシングルポート型SRAMStaticRandomAccessMemorryの構成を示す機能ブロック図である。SRAMは、メモリセルアレイ1と、メモリセルアレイ1からの複数のビットラインBLn,XBLnのうち一つを選択し、ビットラインBL,XBLを出力するカラムセレクタ2と、カラムセレクタ2からのビットラインBL,XBLに接続するIO回路3と、メモリセルアレイ1に対しワードラインWLmおよびライトワードライン選択信号WWLmまたはXWWLmを出力するロウデコーダ4と、カラムセレクタ2に対し選択信号を出力するカラムデコーダ5と、外部クロック信号CLKおよびライトイネーブル信号WEを入力とし、内部クロックを生成する内部CLK生成回路6とを備えている。メモリセルアレイ1では、複数のメモリセルが行列状に隣接して配置されている。それぞれのメモリセルの各辺には、電源端子や信号端子が、隣接して配置されたセル同士の電源ラインや各種信号ラインが接続される位置に配置されている。従って、メモリセルを行列状に配置することで、メモリセルアレイ1全体の配線がなされることとなる。図2は、メモリセルアレイ1の一部を示す回路ブロック図である。メモリセルアレイ1は、4行4列に配置されるメモリセルM00~M33を含む部分を示している。また、列方向には、ビットラインBL0~BL3,XBL0~XBL3が配置され、行方向には、ワードラインWL0~WL3が配置されている。一対のビットラインBL0,XBL0には、同列のメモリセルM00,M01,M02,M03が接続され、ワードラインWL0およびライトワードライン選択信号WWL0には、同行のメモリセルM00,M10,M20,M30が接続されている。なお、他のビットラインBL1~BL3,XBL1~XBL3にも、同列のメモリセルM10~M13,M20~M23,M30~M33が接続されている。また、他のワードラインWL1~WL3およびライトワードライン選択信号WWL1~WWL3にも、同行のメモリセルM01~M31,M02~M32,M03~M33が接続されている。ロウデコーダ4では、上位アドレスAdd2がデコードされて、いずれも活性状態でハイレベルとなる、ワードライン選択信号WL0~WLm図2ではWL0~WL3およびライトワードライン選択信号WWL0~WWLmが出力される。このうち、ライトワードライン選択信号WWL0~WWLm図2ではWWL0~WWL3は、ライトイネーブル信号WEが活性状態の場合のみ出力される。カラムデコーダ5では、下位アドレスAdd1がデコードされて、カラム選択信号CS0~CSnが出力される。内部CLK生成回路6では、外部クロック信号CLKおよびライトイネーブル信号WEに基づき、IO回路3、ロウデコーダ4およびカラムデコーダ5の動作に必要なクロックが生成される。カラムセレクタ2では、後述のカラムデコーダ5からのカラム選択信号CS0~CSnに応じて、メモリセルアレイ1からのビットラインBL0~BLn,XBL0~XBLn図2ではBL0~BL3,XBL0~BL3のうち1つ選択されたビットラインをビットラインBLc,XBLcとすると、ビットラインBL,XBLとが接続される。カラムセレクタ2において接続されたビットライン同士は、信号の流れが双方向となる。すなわち、ライト時には、ビットラインBL,XBL側の回路がビットラインBLc,XBLc側の回路を駆動し、リード時にはビットラインBLc,XBLc側の回路がビットラインBL,XBL側の回路を駆動することになる。IO回路3では、データ入力DINおよびデータ出力DOUTと、ビットラインBL,XBLとのインターフェースが行なわれる。すなわち、リード時には、ビットラインBL,XBLの電位が図示しないセンスアンプで検知されて、その結果が保持されてデータ出力DOUTに出力される。また、ライト時には、データ入力DINからの入力電圧が、ライト動作のための動作ロジックに変換されて、ビットラインBL,XBLに出力される。次いで、メモリセルM00について説明する。図3は、第1実施形態のメモリセルM00を示す回路図である。メモリセルM00は、電源電位VCCおよび接地電位VSSの間に直列に接続されるP型MOSトランジスタP1およびN型MOSトランジスタN1と、P型MOSトランジスタP2およびN型MOSトランジスタN2とを備えている。これらのMOSトランジスタN1,P1,N2,P2は、一対のクロスカップルされたインバータをなし、接続点T1および接続点T2の電位を安定に保持するラッチ回路を構成している。さらに、メモリセルM00は、P型MOSトランジスタP1およびN型MOSトランジスタN1の接続点T1およびビットラインBLの間に接続されるN型MOSトランジスタN3と、N型MOSトランジスタN5とを備え、P型MOSトランジスタP2およびN型MOSトランジスタN2の接続点T2およびビットラインXBLの間に接続されるN型MOSトランジスタN4とN型MOSトランジスタN6とを備えている。N型MOSトランジスタN3,N5は、接続点T1およびビットラインBLの間を導通し、N型MOSトランジスタN4,N6は、接続点T2およびビットラインXBLの間を導通するスイッチを構成している。また、N型MOSトランジスタN3,N4のゲートには、リード動作およびライト動作の際に活性化するワードライン選択信号WLが入力され、N型MOSトランジスタN5,N6のゲートには、ライト動作の際に活性化するライトワードライン選択信号WWLが入力されている。次いで、図4を参照して、メモリセルM00の動作について説明する。なお、リード動作の説明では、接続点T1の電位がローレベル、接続点T2の電位がハイレベルの状態にある場合のリード動作について説明する。また、ライト動作の説明では、接続点T1の電位がローレベル、接続点T2の電位がハイレベルの状態にある場合において、接続点T1にハイレベル、接続点T2にローレベルするライト動作について説明する。リード動作あるいはライト動作に先立ち、ビットラインBL,XBLは電源電位VCCレベルにプリチャージされている。まず、リード動作について説明する。図4中1~4の動作はリード動作を示している。1において、ワードライン選択信号WLがローレベルからハイレベルに遷移すると、図3中、N型MOSトランジスタN3が導通し、ビットラインBLの電荷が、N型MOSトランジスタN3,N1を介して接地電位VSSに放電される。この放電により、接続点T1の電位が上昇するが、N型MOSトランジスタN1のコンダクタンス>N型MOSトランジスタN3のコンダクタンスに設定され、N型MOSトランジスタN3のオン抵抗よりもN型MOSトランジスタN1のオン抵抗がより小さいため、按分比により接続点T1の電位の上昇は小さく抑えられている。これにより、P型MOSトランジスタP2およびN型MOSトランジスタN2からなるインバータが反転するスレッショルド電圧に至らず、接続点T1の電位は安定して保持される。2において、接続点T1の電位の上昇に伴い、接続点T2の電位も下降する。しかるに、接続点T1の電位の上昇幅が小さいため、接続点T2の電位の下降幅も小さく抑えられ、P型MOSトランジスタP1およびN型MOSトランジスタN1を反転するスレッショルド電圧に至らず、接続点T2の電位も安定して保持されることとなる。3において、ビットラインBLの電荷が全て放電されると、ビットラインBLの電位はローレベルに反転する。ビットラインBLのレベルは、ビットラインXBLのレベルと共に、カラムセレクタ2図1を介して、IO回路3に伝達し、IO回路3に含まれる図示しないセンスアンプにより、メモリセルM00の内容が検知され、データ出力DOUTに出力される。4において、ワードライン選択信号WLがローレベルになると、N型MOSトランジスタN3,N4が非導通となり、リード動作が完了する。また、これと共にビットラインBL,XBLはプリチャージされて、再び電源電位VCCレベルに遷移する。次いで、ライト動作について説明する。図4中5~7の動作はライト動作を示している。5において、ワードライン選択信号WLがハイレベルに、ライトワードライン選択信号WWLがハイレベルに、ビットラインXBLがローレベルに、それぞれ遷移する。すると、図3中、N型MOSトランジスタN4およびN型MOSトランジスタN6が導通するため、P型MOSトランジスタP2およびN型MOSトランジスタN4,N6を介して、電源電位VCCからビットラインXBLに向かい電流が流れる。このとき、並列に接続されるN型MOSトランジスタN4,N6は並列に接続されているため、そのコンダクタンスの合成値は、P型MOSトランジスタP2のコンダクタンスよりも大きくなるように設定されている。6において、接続点T2の電位は接地電位VSS寄りの電位を取り、ひいては、P型MOSトランジスタP1およびN型MOSトランジスタN1で構成されるインバータが反転することとなる。これにより、接続点T1の電位がハイレベルに遷移するとともに、接続点T2の電位がローレベルに安定して保持されることとなる。7において、ワードライン選択信号WLおよびライトワードライン選択信号WWLがローレベルに遷移すると、図3中、N型MOSトランジスタN3,N4,N5,N6がそれぞれ非導通となり、ライト動作が完了する。また、これと共にビットラインBL,XBLはプリチャージされて、再び電源電位VCCレベルに遷移する。なお、第1実施形態にかかるメモリセルM00では、MOSトランジスタN1,P1,N3,N5におけるコンダクタンスの関係は以下のようになっている。まず、N型MOSトランジスタN1およびP型MOSトランジスタP1については、スレッショルド電圧Vthが電源電圧の略半分になるように、それぞれのコンダクタンスが略同一になるように設定される。また、N型MOSトランジスタN1およびN型MOSトランジスタN3については、従来技術と同様に、コンダクタンスがN型MOSトランジスタN1>N型MOSトランジスタN3となるように設定されている。さらに、N型MOSトランジスタN3、N型MOSトランジスタN5およびP型MOSトランジスタP1については、コンダクタンスが、N型MOSトランジスタN3およびN型MOSトランジスタN5が並列接続の合成値>P型MOSトランジスタP1となるように設定されている。第1実施形態にかかるメモリセルM00では、ライト動作において、N型MOSトランジスタN3およびN型MOSトランジスタN5が導通するように制御される。これにより、ビットラインBLがローレベルである場合のライト動作において、接続点T1の電位をインバータの反転レベルまで引き下げることができ、確実にライト動作を行うことができる。以上、MOSトランジスタN1,P1,N3,N5について説明したが、これらと対称に配置されたMOSトランジスタN2,P2,N4,N6についても同様の動作となる。従って、第1実施形態のシングルポート型SRAMは、低電源電圧でスレッショルド電圧Vthにスタティックノイズレベルに対するマージンが小さい場合でも、メモリセルM00の接続点T1および接続点T2の電位である記憶内容を確実に保持することができ、しかも、確実にライト動作を行うことができるSRAMとなし得る。次いで、第2実施形態のシングルポート型SRAMについて説明する。SRAM全体の構成およびメモリセルアレイについては、第1実施形態のSRAMと同様であり、メモリセルM00に代わり、メモリセルMA00が用いられている点のみが異なる部分である。図5に第2実施形態にかかるメモリセルMA00の回路図を示す。なお、MOSトランジスタN1,P1,N2,P2,N3,N4の部分については第1実施形態のメモリセルM00と同様であるため、説明を省略する。メモリセルMA00は、電源電位VCCと、P型MOSトランジスタP1およびP型MOSトランジスタP2と間に設けられるP型MOSトランジスタP11を備えている。このP型MOSトランジスタP11のゲートにはライトワードライン選択信号WWLが接続されている。次いで、メモリセルMA00の動作について説明する。リード動作において、メモリセルMA00のP型MOSトランジスタP1およびN型MOSトランジスタN1のコンダクタンスは略同一に設定されているため、安定して接続点T1および接続点T2の電位を保持することができる。ライト動作において、P型MOSトランジスタP11は非導通に制御される。従って、電源電位VCCから接続点T1および接続点T2に至る経路が遮断されるため、ビットラインBLおよびビットラインXBLのうちローレベルになる側に接続される接続点T1または接続点T2の電位は、確実にローレベルとなる。例えば、ビットラインBLがローレベルの場合には、P型MOSトランジスタP1のコンダクタンスに関係なく、接続点T1の電位はローレベルとなるため、P型MOSトランジスタP2およびMOSトランジスタN2で構成されるインバータは反転し、確実にライト動作を行うことができる。なお、ライト動作では、ワードライン選択信号WLをハイレベルに、ライトワードライン選択信号WWLをハイレベルに遷移させることで、ビットラインBL,XBLに設定された電位がメモリセルMA00に書き込まれる。ライト動作を完了する際には、ワードライン選択信号WLをローレベルに、ライトワードライン選択信号WWLをローレベルに遷移されるが、ワードライン選択信号WLの遷移のタイミングは、ライトワードライン選択信号WWLの遷移のタイミングよりも少しだけ遅らせた方が好ましい。P型MOSトランジスタP11が導通して、接続点T1および接続点T2の電位がラッチ回路で保持されるまでビットラインBL,XBLの電位を供給する方が安定するためである。従って、第2実施形態のシングルポート型SRAMは、低電源電圧でスレッショルド電圧Vthにスタティックノイズレベルに対するマージンが小さい場合でも、メモリセルMA00の接続点T1および接続点T2の電位である記憶内容を確実に保持することができ、しかも、確実にライト動作を行うことができるSRAMとなし得る。次いで、第3実施形態のシングルポート型SRAMについて説明する。SRAM全体の構成およびメモリセルアレイについては、第1実施形態に対して、ライトワードライン選択信号WWLに代わり、ライトワードライン選択信号WWLの論理レベルが反転したライトワードライン選択信号XWWLが配置されている部分のみ異なる。従って、ライトワードライン選択信号XWWLに関する部分のみ説明し、同様の部分については、説明を簡略化または省略する。まず、図1において、ロウデコーダ4では、上位アドレスAdd2がデコードされて、活性状態でハイレベルとなるワードライン選択信号WL0~WLm図2ではWL0~WL3および活性状態でローレベルとなるライトワードライン選択信号XWWL0~XWWLmが出力される。このうち、ライトワードライン選択信号XWWL0~XWWLm図2ではXWWL0~XWWL3は、ライトイネーブル信号WEが活性状態の場合のみ出力される。図2に示されるメモリセルアレイ1において、ライトワードライン選択信号WWL0~WWLmに代わり、ライトワードライン選択信号XWWL0~XWWLmが配置されている。ワードラインWL0およびライトワードライン選択信号XWWL0には、同行のメモリセルM00,M10,M20,M30が接続され、他のワードラインWL1~WL3およびライトワードライン選択信号XWWL1~XWWL3にも、同行のメモリセルM01~M31,M02~M32,M03~M33が接続されている。図6に第3実施形態にかかるメモリセルMB00の回路図を示す。なお、MOSトランジスタN1,P1,N2,P2,N3,N4の部分については第1実施形態のメモリセルM00と同様であるため、説明を省略する。メモリセルMB00は、接地電位VSSと、N型MOSトランジスタN1およびMOSトランジスタN2と間に設けられるN型MOSトランジスタN11を備えている。このN型MOSトランジスタN11のゲートにはライトワードライン選択信号XWWLが接続されている。次いで、メモリセルMB00の動作について説明する。リード動作において、メモリセルMB00のP型MOSトランジスタP1およびN型MOSトランジスタN1のコンダクタンスは略同一に設定されているため、安定して接続点T1および接続点T2の電位を保持することができる。ライト動作において、N型MOSトランジスタN11は非導通に制御される。従って、接地電位VSSから接続点T1および接続点T2に至る経路が遮断されるため、ビットラインBLおよびビットラインXBLのうちハイレベルになる側に接続される接続点T1または接続点T2の電位は、確実にハイレベルとなる。例えば、ビットラインBLがハイレベルの場合には、接続点T1の電位はハイレベルとなるため、P型MOSトランジスタP2およびMOSトランジスタN2で構成されるインバータは反転し、確実にライト動作を行うことができる。なお、ライト動作では、ワードライン選択信号WLをハイレベルに、ライトワードライン選択信号XWWLをローレベルに遷移させることで、ビットラインBL,XBLに設定された電位がメモリセルMB00に書き込まれる。ライト動作を完了する際には、ワードライン選択信号WLをローレベルに、ライトワードライン選択信号XWWLをハイレベルに遷移されるが、ワードライン選択信号WLの遷移のタイミングは、ライトワードライン選択信号XWWLの遷移のタイミングよりも少しだけ遅らせた方が好ましい。N型MOSトランジスタN11が導通して、接続点T1および接続点T2の電位がラッチ回路で保持されるまでビットラインBL,XBLの電位を供給する方が安定するためである。従って、第3実施形態のシングルポート型SRAMは、低電源電圧でスレッショルド電圧Vthにスタティックノイズレベルに対するマージンが小さい場合でも、メモリセルMB00の接続点T1および接続点T2の電位である記憶内容を確実に保持することができ、しかも、確実にライト動作を行うことができるSRAMとなし得る。次いで、第4実施形態のシングルポート型SRAMについて説明する。SRAM全体の構成およびメモリセルアレイについては、第3実施形態と同様に、ライトワードライン選択信号XWWLが配置されている。ただし、第3実施形態に対し、メモリセルアレイ1において、ライトカラム選択信号WCSが配置されている点が異なっている。従って、ライトカラム選択信号WCSに関する部分のみ説明し、同様の部分については、説明を簡略化または省略する。まず、図1において、カラムデコーダ5では、下位アドレスAdd1がデコードされて、カラム選択信号CS0~CSnが出力される。さらに、ライトイネーブル信号WEが活性状態の場合には、カラム選択信号CS0~CSnに対応するライトカラム選択信号WCS0~WCSnがハイレベルにされる。図2に示されるメモリセルアレイ1において、ライトカラム選択信号WCS0には、同列のメモリセルM00,M01,M02,M03が接続される。他のライトカラム選択信号WCS1~WCS3にも、同列のメモリセルM10~M13,M20~M23,M30~M33が接続されている。図7に第4実施形態にかかるメモリセルMC00の回路図を示す。なお、MOSトランジスタN1,P1,N2,P2,N3,N4,N5,N6の部分については第1実施形態のメモリセルM00と同様であるため、説明を省略する。メモリセルMC00は、ライトカラム選択信号WCSと、接地電位VSSとの間に直列に接続されるP型MOSトランジスタP21およびN型MOSトランジスタN21を備えている。P型MOSトランジスタP1およびN型MOSトランジスタN1のゲートにはライトワードライン選択信号XWWLが接続されている。次いで、メモリセルMC00の動作について説明する。リード動作において、メモリセルMC00のP型MOSトランジスタP1およびN型MOSトランジスタN1のコンダクタンスは略同一に設定されているため、安定して接続点T1および接続点T2の電位を保持することができる。ライト動作において、ライトカラム選択信号WCSがハイレベルであり、ライトワードライン選択信号XWWLがローレベルの場合のみ、P型MOSトランジスタP21およびN型MOSトランジスタN21の接続点T3の電位がハイレベルとなるライトカラム選択信号WCSおよびライトワードライン選択信号XWWLのその他の組み合わせでは、接続点T3の電位はローレベル。すなわち、選択カラムのビットラインBL,XBLに接続され、ライトワードライン選択信号XWWLがローレベルになるメモリセルMC00、すなわち、ライト動作の対象となるメモリセルMC00におけるN型MOSトランジスタN5,N6のみが導通制御されることとなる。ところで、第1実施形態のM00では、ライトワードライン選択信号WWLが活性化すると、同列のメモリセル例えば、図2において、ライトワードライン選択信号WWL0が活性化するときのM00,M10,M20,M30のN型MOSトランジスタN5,N6が導通するため、ローレベルに保持される側の接続点T1または接続点T2の電位が上昇して、スタティックノイズに対するマージンが低下するおそれがあった。しかるに、第4実施形態にかかるメモリセルMC00では、ライト動作の対象とならないメモリセルMC00におけるN型MOSトランジスタN5,N6が導通にされないため、ノイズマージンを低下することなく確実に接続点T1および接続点T2の電位を保持することができる。しかも、ライト動作においては、N型MOSトランジスタN5,N6が導通することで、第1実施形態と同様に、確実にライト動作することができる。図8は、第4実施形態の別例のメモリセルMD00を示す回路図である。メモリセルMC00と同様に、P型MOSトランジスタP21およびN型MOSトランジスタN21を備えている。P型MOSトランジスタP21のソースには、ライトワードライン選択信号WWLが接続され、P型MOSトランジスタP21およびN型MOSトランジスタN21のゲートには、ライトカラム選択信号WCSの論理反転信号であるライトカラム選択信号XWCSが接続される点が異なる。メモリセルMD00では、ライト動作において、ライトワードライン選択信号WWLがハイレベル、かつ、ライトカラム選択信号XWCSがローレベルの場合にのみ、P型MOSトランジスタP21およびN型MOSトランジスタN21の接続点T3がハイレベルとなる。すなわち、メモリセルMC00と同様に、ライト動作の対象となるメモリセルMC00におけるN型MOSトランジスタN5,N6のみが導通制御されることとなる。図9は第4実施形態の別例のメモリセルME00を示す回路図である。なお、MOSトランジスタN1,P1,N2,P2,N3,N4の部分については第1実施形態のメモリセルM00と同様であるため、説明を省略する。メモリセルME00は、接地電位VSSと、MOSトランジスタN1およびMOSトランジスタN2のソースとの間に接続されるN型MOSトランジスタN41およびN型MOSトランジスタN42を備えている。N型MOSトランジスタN41のゲートには、ライトワードライン選択信号XWWLが接続され、N型MOSトランジスタN42のゲートには、ライトカラム選択信号XWCSが接続されている。次いで、メモリセルME00の動作について説明する。リード動作において、メモリセルMC00のP型MOSトランジスタP1およびN型MOSトランジスタN1のコンダクタンスは略同一に設定されているため、安定して接続点T1および接続点T2の電位を保持することができる。ライト動作において、ライトカラム選択信号XWCSがローレベルであり、ライトワードライン選択信号XWWLがローレベルの場合のみ、N型MOSトランジスタN1およびMOSトランジスタN2のソースから接地電位VSSに至る経路が遮断される。すなわち、ライト動作の対象となるメモリセルME00における経路のみが遮断されることとなる。ところで、第3実施形態のMB00では、ライトワードライン選択信号XWWLが活性化すると、同列のメモリセル例えば、図2において、ライトワードライン選択信号XWWL0が活性化するときのM00,M10,M20,M30において、接地電位VSSからN型MOSトランジスタN1,N2への経路が遮断されるため、ローレベルに保持される側の接続点T1または接続点T2の電位が上昇して、スタティックノイズに対するマージンが低下するおそれがあった。しかるに、メモリセルME00では、ライト動作の対象とならないメモリセルME00におけるN型MOSトランジスタN1,N2への経路が遮断されないため、ノイズマージンを低下することなく確実に接続点T1および接続点T2の電位を保持することができる。しかも、ライト動作においては、N型MOSトランジスタN41,N42が非導通に制御されることで、第3実施形態と同様に、確実にライト動作することができる。図10は、第4実施形態の別例のメモリセルMF00を示す回路図である。メモリセルME00におけるN型MOSトランジスタN41,N42に代わり、電源電位VCCとP型MOSトランジスタP1,P2との間に接続されるP型MOSトランジスタP41,P42を備えている。P型MOSトランジスタP41のゲートにはライトワードライン選択信号WWLが接続され、P型MOSトランジスタP42のゲートには、ライトカラム選択信号WCSが接続されている。メモリセルMF00では、ライト動作において、ライトワードライン選択信号WWLがローレベル、かつ、ライトカラム選択信号WCSがローレベルの場合のみ、電源電位VCCからP型MOSトランジスタP1,P2に至る経路が遮断される。すなわち、ライト動作の対象となるメモリセルMF00における電源電位VCCからP型MOSトランジスタP1,P2に至る経路のみが遮断されることとなる。従って、メモリセルMF00でも、ライト動作の対象とならないメモリセルMF00におけるP型MOSトランジスタP1,P2への経路が遮断されないため、ノイズマージンを低下することなく確実に接続点T1および接続点T2の電位を保持することができる。しかも、ライト動作においては、第2実施形態のMA00と同様に、確実にライト動作を行うことができる。次いで、第5実施形態のシングルポートSRAMについて説明する。SRAM全体の構成については、第4実施形態の別例と同様に列ごとにライトカラム選択信号WCSが配置されている。図11は、第5実施形態のメモリセルMG00を示す回路図である。N型MOSトランジスタN5および接続点T1との間に接続されるN型MOSトランジスタN31と、N型MOSトランジスタN6および接続点T2との間に接続されるN型MOSトランジスタN32とを備えている。N型MOSトランジスタN31およびN型MOSトランジスタN32のゲートには、それぞれ、ライトワードライン選択信号WWLが接続されている。ライトカラム選択信号WCSがローレベルであり、ライト動作の対象とならないメモリセルMG00では、N型MOSトランジスタN5,N6を通る経路が遮断されるため、インバータが反転することなく確実に接続点T1および接続点T2の電位を保持することができる。しかも、ライト動作においては、N型MOSトランジスタN5,N6を通る経路が導通することで、第1実施形態と同様に、確実にライト動作することができる。次いで、第6実施形態のシングルポート型SRAMについて説明する。SRAM全体の構成については、電源電位VCCに代わり、電源電位LVCCが供給される点が第1実施形態~第6実施形態とは異なる。電源電位LVCCは、電源電位切換回路7図1中点線部により供給され、メモリセルアレイ1の列ごとに供給される図2中ではLVCC0~LVCC3。図12は、電源電位切換回路7の具体例を示す回路図である。電源電位切換回路7は、ビットラインBLi,XBLii=0~3の列ごとに、対応するライトカラム選択信号WCSiに応じて、2つの電源電位VCCおよび第2電源電位VCC2を選択して、電源電位LVCCiを出力する。なお、第2電源電位VCC2は、電源電位VCCよりも低電位であり、SRAM外から供給される。具体的には、ライトカラム選択信号WCSiがローレベルの場合には、電源電位VCCが電源電位LVCCiに出力され、ライトカラム選択信号WCSiがハイレベルの場合には、第2電源電位VCC2が電源電位LVCCiに出力される。図13は、第6実施形態のメモリセルMH00を示す回路図である。第1実施形態のメモリセルM00と同様の回路であるが、電源電位VCCに代わり、電源電位LVCCが供給されている点が第1実施形態と異なる部分である。ライト動作において、N型MOSトランジスタN5,N6が導通制御されて、ビットラインBL,XBLからインバータに至るコンダクタンスを大きくする点は、第1実施形態のメモリセルM00と同様である。本実施形態では、ライト動作の対象とする列のメモリセルMH00に対して、他の列に供給される電源電位VCCよりも低電位の第2電源電位VCC2が供給される。これにより、接続点T1またはT2の電位をハイレベルからローレベルに反転させる場合、その電位がより低電位になりやすくなるため、確実にライト動作を行うことができることとなる。N型MOSトランジスタN5,N6の導通制御による効果と相俟って、より確実にライト動作を行うことができるSRAMとなし得る。なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、第1実施形態では、リード動作において、N型MOSトランジスタN3N4を導通制御し、ライト動作において、N型MOSトランジスタN3N4およびN型MOSトランジスタN5N6を導通制御して、ライト動作におけるビットラインBLXBLとインバータとの間のコンダクタンスを、リード動作の場合よりも大きくしている。これに対して、第1のスイッチング素子と、第1のスイッチング素子よりもコンダクタンスが大きくされた第2のスイッチング素子を備え、リード動作において第1のスイッチング素子のみを導通制御し、ライト動作において第2のスイッチング素子のみを導通制御して、本実施形態と同様にすることも可能である。あるいは、第1実施形態の2つのスイッチからなるN型MOSトランジスタN3N4およびN型MOSトランジスタN5N6に代えて、1つのN型MOSトランジスタを配置し、そのゲートバイアス電圧を変化させることでコンダクタンスを変動させる構成であってもよい。なお、本明細書において、N型MOSトランジスタN3,N5、および、N型MOSトランジスタN3,N5,N31は第1スイッチ部の一例、N型MOSトランジスタN4,N6、N型MOSトランジスタN4,N6,N32は第2スイッチ部の一例を示す。また、N型MOSトランジスタN11、P型MOSトランジスタP11、N型MOSトランジスタN41,N42、P型MOSトランジスタP41,P42、および、電源電位切換回路7においてソースが電源電位VCCに接続されるN型MOSトランジスタは、電源スイッチの一例、電源電位切換回路7においてソースが第2電源電位VCC2に接続されるN型MOSトランジスタは、第2電源スイッチの一例を示す。また、ワードライン選択信号WL,XWLは第1ワードラインの一例、ライトワードライン選択信号WWL,XWWLは第2ワードラインの一例、ライトカラム選択信号WCS,XWCSはカラムラインの一例を示す。ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。付記1行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される一対のビットラインと、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータと、一方の前記ビットラインと、一方の前記インバータの出力との間に設けられる第1スイッチ部と、他方の前記ビットラインと、他方の前記インバータの出力との間に設けられる第2スイッチ部と、を有し、前記第1スイッチ部および前記第2スイッチ部において、ライト動作の場合には、各々のコンダクタンスがリード動作の場合よりも大きくなるように、前記スイッチの各々の導通が制御されることを特徴とする半導体記憶装置。付記2付記1の半導体記憶装置であって、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記第1スイッチ部および前記第2スイッチ部において、前記カラムラインが活性化される場合であって、ライト動作の場合には、各々のコンダクタンスが、リード動作の場合よりも大きくなるように各々の前記スイッチの導通が制御されることを特徴とする半導体記憶装置。付記3付記1の半導体記憶装置であって、前記メモリセルの行に対応して配置され、リード動作またはライト動作において、行選択結果に応じて選択的に活性化される第1ワードラインと、前記メモリセルの行に対応して配置され、ライト動作において、行選択結果に応じて選択的に活性化される第2ワードラインと、を備え、前記第1スイッチ部および前記第2スイッチ部は、第1ワードラインの活性化に応じて導通する第1ワードラインスイッチと、第2ワードラインの活性化に応じて導通する第2ワードラインスイッチと、をそれぞれ含むことを特徴とする半導体装置。付記4行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される複数のビットラインの対と、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータと、各々の前記インバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含み、前記電源スイッチは、ライト動作に応じて、非導通にされることを特徴とする半導体記憶装置。付記5付記4の半導体記憶装置であって、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記電源スイッチは、カラムラインが活性化される場合であって、ライト動作の場合には、非導通にされることを特徴とする半導体記憶装置。付記6付記4の半導体記憶装置であって、前記電源スイッチは、前記電源電位と各々の前記インバータとの間に設けられることを特徴とする半導体記憶装置。付記7付記6の半導体記憶装置であって、前記電源スイッチの前記インバータ側に一端が接続され、前記電源電位よりも低電位の第2電源電位に他端が接続される第2電源スイッチを備え、ライト動作に応じて、前記第2電源スイッチが導通に制御されることを特徴とする半導体記憶装置。付記8付記4の半導体記憶装置であって、前記電源スイッチは、前記接地電位と各々の前記インバータとの間に設けられることを特徴とする半導体記憶装置。付記9行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される一対のビットラインと、を有し、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータを含む半導体記憶装置の制御方法であって、リード動作において、各々の前記ビットラインと、前記インバータの出力との間を、第1のコンダクタンスで導通するステップと、ライト動作において、各々の前記ビットラインと、前記インバータの出力との間を、前記第1のコンダクタンスよりも大きい第2のコンダクタンスで導通するステップと、を備えることを特徴とする半導体記憶装置の制御方法。付記10付記9の半導体記憶装置の制御方法であって、前記半導体記憶装置は、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記第2のコンダクタンスで導通するステップは、ライト動作において、前記カラムラインが活性化される場合に実行されるステップであることを特徴とする半導体記憶装置の制御方法。付記11付記9の半導体記憶装置の制御方法であって、前記半導体記憶装置は、前記メモリセルの行に対応して配置され、リード動作またはライト動作において、行選択結果に応じて選択的に活性化される第1ワードラインと、前記メモリセルの行に対応して配置され、ライト動作において、行選択結果に応じて選択的に活性化される第2ワードラインと、を有し、前記第1のコンダクタンスで導通するステップは、前記第1ワードラインに応じて、各々の前記ビットラインと、前記インバータの出力との間を導通するステップであり、前記第2のコンダクタンスで導通するステップは、前記第1ワードラインに応じて、各々の前記ビットラインと、前記インバータの出力との間を導通すると共に、前記第2ワードラインに応じて、各々の前記ビットラインと、前記インバータの出力との間を導通するステップであることを特徴とする半導体装置の制御方法。付記12行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される複数のビットラインの対と、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータを含み、ライト動作において、インバータに対する電源の供給を停止するステップと、ライト動作以外の動作において、インバータに対する電源の供給を行うステップと、を備えることを特徴とする半導体記憶装置の制御方法。付記13付記12の半導体記憶装置であって、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記電源の供給を停止するステップは、ライト動作において、前記カラムラインが活性化される場合に実行されるステップであることを特徴とする半導体記憶装置の制御方法。付記1による解決手段は、行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される一対のビットラインと、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータと、一方の前記ビットラインと、一方の前記インバータの出力との間に設けられる第1スイッチ部と、他方の前記ビットラインと、他方の前記インバータの出力との間に設けられる第2スイッチ部と、を有し、前記第1スイッチ部および前記第2スイッチ部において、ライト動作の場合には、各々のコンダクタンスがリード動作の場合よりも大きくなるように、前記スイッチの各々の導通が制御されることを特徴とする半導体記憶装置とするとよい。また、付記9による解決手段は、行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される一対のビットラインと、を有し、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータを含む半導体記憶装置の制御方法であって、リード動作において、各々の前記ビットラインと、前記インバータの出力との間を、第1のコンダクタンスで導通するステップと、ライト動作において、各々の前記ビットラインと、前記インバータの出力との間を、前記第1のコンダクタンスよりも大きい第2のコンダクタンスで導通するステップと、を備えることを特徴とする半導体記憶装置の制御方法とするとよい。これにより、ライト動作において、ビットラインとインバータとの間のコンダクタンスを、インバータにおける出力と接地電位とのコンダクタンスよりも大きくすることができるため、ローレベル側への反転をより容易に行うことができる。インバータについて、出力が反転する電圧であるスレッショルド電圧が電源電圧の略1/2の電圧となるように、電源電位側および接地電位側のトランジスタのレシオを設定することにより、低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置となし得る。"