半導体集積回路は、高電源電圧で動作可能とされた高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作可能とされた低耐圧回路とを内蔵して、前記高耐圧回路は、第1トランジスタと第2トランジスタとを含み、前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続され、前記低耐圧回路は、第3トランジスタと第4トランジスタとを含み、前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続され、前記低耐圧回路の前記第3トランジスタの制御入力と前記第4トランジスタの制御入力とは入力信号に応答可能とされ、前記第3トランジスタの前記出力電流経路と前記第4トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第2トランジスタの制御入力が接続され、所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとはそれぞれオフ状態とオン状態とに制御可能とされて、前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとはそれぞれオン状態とオフ状態とに制御可能とされ、前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされ、前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記第2トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入可能とされ、前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第2トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されており、前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第2トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記オン状態の前記第2トランジスタの前記出力電流経路とを介して前記他の電源に流入可能とされたことを特徴とする半導体集積回路。請求項1において、前記低耐圧回路の前記出力端子と前記第4トランジスタの出力端子との間には、電圧降下回路が接続されたことを特徴とする半導体集積回路。請求項2において、前記低耐圧回路は、遅延回路と第1インバータとを更に含み、前記電圧降下回路はスイッチトランジスタと電圧降下素子を含み、前記スイッチトランジスタの出力電流経路と前記電圧降下素子とは前記低耐圧回路の前記出力端子と前記第4トランジスタの出力端子との間に並列接続され、前記電圧降下回路の前記スイッチトランジスタの制御入力は、前記遅延回路と前記第1インバータの直列経路を介して前記入力信号に応答可能とされたことを特徴とする半導体集積回路。請求項1において、前記高耐圧回路は、大振幅駆動出力回路とレベルシフト回路とを含み、前記高耐圧回路の前記大振幅駆動出力回路は、前記半導体集積回路の出力端子を前記高電源電圧にプルアップするプルアップ出力トランジスタと、前記半導体集積回路の前記出力端子を前記他の電源にプルダウンするプルダウン出力トランジスタとを含み、前記レベルシフト回路は、前記高電源電圧に接続された第1と第2のプルアップトランジスタと、前記他の電源に接続された第1と第2のプルダウントランジスタとを含み、前記第1のプルアップトランジスタの出力電流経路と前記第1のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、前記第2のプルアップトランジスタの出力電流経路と前記第2のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、前記第1のプルダウントランジスタと前記第2のプルダウントランジスタとは、前記入力信号に応答して相補的に動作するものであり、前記第1のプルアップトランジスタの制御入力は、前記第2のプルアップトランジスタの出力電極と前記第2のプルダウントランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、前記第2のプルアップトランジスタの制御入力は、前記第1のプルアップトランジスタの出力電極と前記第1のプルダウントランジスタの出力電極とに接続されたことを特徴とする半導体集積回路。請求項4において、記所定の電圧レベルの前記入力信号に応答した前記状態において、前記第1のプルダウントランジスタと前記第2のプルダウントランジスタとは、オフ状態とオン状態とにそれぞれ制御可能とされて、前記第1のプルアップトランジスタと前記第2のプルアップトランジスタとは、オン状態とオフ状態とにそれぞれ制御可能とされることを特徴とする半導体集積回路。請求項5において、前記サージ吸収電流を流入する前記第1トランジスタと前記第2トランジスタとは、それぞれ、前記第1のプルアップトランジスタと前記第1のプルダウントランジスタとであることを特徴とする半導体集積回路。請求項5において、前記サージ吸収電流を流入する前記第1トランジスタと前記第2トランジスタとは、それぞれ、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとであることを特徴とする半導体集積回路。請求項5において、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとのいずれか一方は、絶縁ゲートバイポーラトランジスタであることを特徴とする半導体集積回路。請求項5において、半導体チップの中央部分には前記低耐圧回路が多数配置され、前記半導体チップの前記中央部分の左側と右側には前記高耐圧回路が多数配置されたことを特徴とする半導体集積回路。請求項9において、前記半導体集積回路は、プラズマディスプレイパネルの走査線を駆動するスキャンドライバであり、前記高耐圧回路の前記大振幅駆動出力回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記プラズマディスプレイパネルの前記走査線を駆動可能とされたことを特徴とする半導体集積回路。高電源電圧で動作可能とされた高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作可能とされた低耐圧回路とを内蔵する半導体集積回路の動作方法であって、前記高耐圧回路は、第1トランジスタと第2トランジスタとを含み、前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続され、前記低耐圧回路は、第3トランジスタと第4トランジスタとを含み、前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続され、前記低耐圧回路の前記第3トランジスタの制御入力と前記第4トランジスタの制御入力とは入力信号に応答可能とされ、前記第3トランジスタの前記出力電流経路と前記第4トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第2トランジスタの制御入力が接続され、所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとはそれぞれオフ状態とオン状態とに制御されて、前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとはそれぞれオン状態とオフ状態とに制御され、前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされ、前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記第2トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入して、前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第2トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されており、前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第2トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記オン状態の前記第2トランジスタの前記出力電流経路とを介して前記他の電源に流入することを特徴とする半導体集積回路の動作方法。請求項11において、前記低耐圧回路の前記出力端子と前記第4トランジスタの出力端子との間には、電圧降下回路が接続されたことを特徴とする半導体集積回路の動作方法。請求項12において、前記低耐圧回路は、遅延回路と第1インバータとを更に含み、前記電圧降下回路はスイッチトランジスタと電圧降下素子を含み、前記スイッチトランジスタの出力電流経路と前記電圧降下素子とは前記低耐圧回路の前記出力端子と前記第4トランジスタの出力端子との間に並列接続され、前記電圧降下回路の前記スイッチトランジスタの制御入力は、前記遅延回路と前記第1インバータの直列経路を介して前記入力信号に応答することを特徴とする半導体集積回路の動作方法。請求項11において、前記高耐圧回路は、大振幅駆動出力回路とレベルシフト回路とを含み、前記高耐圧回路の前記大振幅駆動出力回路は、前記半導体集積回路の出力端子を前記高電源電圧にプルアップするプルアップ出力トランジスタと、前記半導体集積回路の前記出力端子を前記他の電源にプルダウンするプルダウン出力トランジスタとを含み、前記レベルシフト回路は、前記高電源電圧に接続された第1と第2のプルアップトランジスタと、前記他の電源に接続された第1と第2のプルダウントランジスタとを含み、前記第1のプルアップトランジスタの出力電流経路と前記第1のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、前記第2のプルアップトランジスタの出力電流経路と前記第2のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、前記第1のプルダウントランジスタと前記第2のプルダウントランジスタとは、前記入力信号に応答して相補的に動作するものであり、前記第1のプルアップトランジスタの制御入力は、前記第2のプルアップトランジスタの出力電極と前記第2のプルダウントランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、前記第2のプルアップトランジスタの制御入力は、前記第1のプルアップトランジスタの出力電極と前記第1のプルダウントランジスタの出力電極とに接続されたことを特徴とする半導体集積回路の動作方法。請求項14において、記所定の電圧レベルの前記入力信号に応答した前記状態において、前記第1のプルダウントランジスタと前記第2のプルダウントランジスタとは、オフ状態とオン状態とにそれぞれ制御され、前記第1のプルアップトランジスタと前記第2のプルアップトランジスタとは、オン状態とオフ状態とにそれぞれ制御されることを特徴とする半導体集積回路の動作方法。請求項15において、前記サージ吸収電流を流入する前記第1トランジスタと前記第2トランジスタとは、それぞれ、前記第1のプルアップトランジスタと前記第1のプルダウントランジスタとであることを特徴とする半導体集積回路の動作方法。請求項15において、前記サージ吸収電流を流入する前記第1トランジスタと前記第2トランジスタとは、それぞれ、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとであることを特徴とする半導体集積回路の動作方法。請求項15において、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとのいずれか一方は、絶縁ゲートバイポーラトランジスタであることを特徴とする半導体集積回路の動作方法。請求項15において、半導体チップの中央部分には前記低耐圧回路が多数配置され、前記半導体チップの前記中央部分の左側と右側には前記高耐圧回路が多数配置されたことを特徴とする半導体集積回路の動作方法。請求項19において、前記半導体集積回路は、プラズマディスプレイパネルの走査線を駆動するスキャンドライバであり、前記高耐圧回路の前記大振幅駆動出力回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記プラズマディスプレイパネルの前記走査線を駆動することを特徴とする半導体集積回路の動作方法。本発明者等は本発明に先立って、プラズマディスプレイパネル上に配置された走査線を駆動するためのスキャンドライバと呼ばれる半導体集積回路の開発に従事した。図7は、本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ICの構成を示す図である。図7に示したスキャンドライバとして構成された半導体集積回路ICは、外部から供給される高電源電圧VDDHで動作する高耐圧回路としての大振幅駆動出力回路100とレベルシフト回路200と、外部から供給される低電源電圧VDDで動作する低耐圧回路としての2個の小振幅駆動回路300、400を含んでいる。尚、低電源電圧VDDは略5ボルトであり、高電源電圧VDDHは100ボルト以上である。図7に示すように、高耐圧回路としての大振幅駆動出力回路100においては、プルアップ出力トランジスタとしての高耐圧NチャネルMOSトランジスタ1のドレインソース電流経路は高電源電圧VDDHと出力端子OUTの間に接続されて、プルダウン出力トランジスタとしての高耐圧絶縁ゲートバイポーラトランジスタ2のコレクタエミッタ電流経路は出力端子OUTと他の電源GNDとの間に接続されている。尚、IGBT2は、その入力部とその出力部とはNチャネルMOSトランジスタとNPNバイポーラトランジスタによってそれぞれ構成されているので、制御ゲート入力での高い入力インピーダンスとコレクタエミッタ電流経路での大電流駆動能力とを持つものである。高耐圧回路としてのレベルシフト回路200は、高電源電圧VDDHにラッチ回路形式で接続された2個の高耐圧PチャネルMOSトランジスタ5、6と、他の電源GNDに差動回路形式で接続された2個の高耐圧NチャネルMOSトランジスタ23、24とによって構成されている。すなわち、2個の高耐圧PチャネルMOSトランジスタ5、6のソースは高電源電圧VDDHに接続され、高耐圧PチャネルMOSトランジスタ5のゲートは高耐圧PチャネルMOSトランジスタ6のドレインと高耐圧NチャネルMOSトランジスタ23のドレインとに接続され、高耐圧PチャネルMOSトランジスタ6のゲートは高耐圧PチャネルMOSトランジスタ5のドレインと高耐圧NチャネルMOSトランジスタ23のドレインとに接続されている。2個の高耐圧NチャネルMOSトランジスタ23、24のソースは他の電源GNDに接続されて、高耐圧NチャネルMOSトランジスタ23の制御ゲートは低耐圧回路としての小振幅駆動回路300の出力信号によって駆動され、高耐圧NチャネルMOSトランジスタ24の制御ゲートは低耐圧回路としての小振幅駆動回路400の出力信号によって駆動される。低耐圧回路としての小振幅駆動回路300は、電圧振幅が略5ボルトの小振幅信号Aに応答するPチャネルMOSトランジスタ7とNチャネルMOSトランジスタ8によって構成されている。電圧振幅が略5ボルトの小振幅信号AはPチャネルMOSトランジスタ7のゲートとNチャネルMOSトランジスタ8のゲートとに供給され、PチャネルMOSトランジスタ7のソースは略5ボルトの低電源電圧VDDに接続され、NチャネルMOSトランジスタ8のソースは他の電源GNDに接続されている。PチャネルMOSトランジスタ7のドレインとNチャネルMOSトランジスタ8のドレインとは小振幅駆動回路300の出力端子Yに接続されて、小振幅駆動回路300の出力端子Yの略5ボルトの電圧振幅の小振幅出力信号によって高耐圧回路としてのレベルシフト回路200の高耐圧NチャネルMOSトランジスタ23の制御ゲートが駆動される。低耐圧回路としての小振幅駆動回路400は、小振幅駆動回路300と全く同様に、PチャネルMOSトランジスタとNチャネルMOSトランジスタによって構成されている。電圧振幅が略5ボルトの小振幅信号Aは低耐圧回路としての小振幅駆動CMOSインバータ9の入力端子に供給され、小振幅駆動CMOSインバータ9の出力端子の略5ボルトの電圧振幅の小振幅出力信号A ́によって低耐圧回路としての小振幅駆動回路400の入力端子が駆動される。小振幅駆動回路400の出力端子Y ́の略5ボルトの電圧振幅の小振幅出力信号によって、高耐圧回路としてのレベルシフト回路200の高耐圧NチャネルMOSトランジスタ24の制御ゲートが駆動される。一方、電圧振幅が略5ボルトの小振幅信号Bが、高耐圧回路の大振幅駆動出力回路100のプルダウン出力トランジスタとしての高耐圧IGBT2の制御ゲートに供給される。図7に示したスキャンドライバの半導体集積回路ICがプラズマディスプレイパネルの走査線を駆動する通常駆動動作について、以下に説明する。小振幅信号Aと小振幅信号Bとがハイレベルの期間では、小振幅駆動回路300ではPチャネルMOSトランジスタ7はオフ状態、NチャネルMOSトランジスタ8はオン状態となり、レベルシフト回路200では高耐圧NチャネルMOSトランジスタ23はオフ状態、高耐圧NチャネルMOSトランジスタ24はオン状態、高耐圧PチャネルMOSトランジスタ5はオン状態、高耐圧PチャネルMOSトランジスタ6はオフ状態となり、大振幅駆動出力回路100では高耐圧NチャネルMOSトランジスタ1はオフ状態、IGBT2はオン状態となるので、大振幅駆動出力回路100の出力端子OUTは他の電源GNDの電圧レベルに設定される。小振幅信号Aと小振幅信号Bとがローレベルの期間では、小振幅駆動回路300ではPチャネルMOSトランジスタ7はオン状態、NチャネルMOSトランジスタ8はオフ状態となり、レベルシフト回路200では高耐圧NチャネルMOSトランジスタ23はオン状態、高耐圧NチャネルMOSトランジスタ24はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となり、大振幅駆動出力回路100では高耐圧NチャネルMOSトランジスタ1はオン状態、IGBT2はオフ状態となるので、大振幅駆動出力回路100の出力端子OUTは高電源電圧VDDHの電圧レベルに設定される。一方、図7に示したスキャンドライバとしての半導体集積回路ICには、種々の原因によって極めて高い電圧レベルを有するサージ電圧が、高電源電圧VDDHを供給するための高電源電圧供給端子に供給される。例えば、図7に示したスキャンドライバの半導体集積回路ICがプラズマディスプレイパネルの走査線を駆動する通常駆動動作期間中に極めて高い電圧レベルを有するサージ電圧が高電源電圧供給端子に供給された場合を想定する。小振幅信号Aと小振幅信号Bとがハイレベルの期間にサージ電圧が高電源電圧供給端子に供給された場合には、オフ状態の高耐圧NチャネルMOSトランジスタ23のドレインソース間と、オフ状態の高耐圧PチャネルMOSトランジスタ6のソースドレイン間と、オフ状態の高耐圧NチャネルMOSトランジスタ1のドレインソース間とに、極めて高い電圧レベルを有するサージ電圧がそれぞれ印加される。その結果、オフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。小振幅信号Aと小振幅信号Bとがローレベルの期間にサージ電圧が高電源電圧供給端子に供給された場合には、オフ状態の高耐圧NチャネルMOSトランジスタ24のドレインソース間と、オフ状態の高耐圧PチャネルMOSトランジスタ5のソースドレイン間と、オフ状態のIGBT2のコレクタエミッタ間とに極めて高い電圧レベルを有するサージ電圧がそれぞれ印加される。従って、この場合にもオフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。従って、本発明に先立って本発明者等は、高電源電圧VDDHを供給するための高電源電圧供給端子に供給されるサージ電圧によって図7に示したスキャンドライバの半導体集積回路ICのレベルシフト回路200と大振幅駆動出力回路100の素子破壊を防止するために、種々の検討を行ったものである。図8は、図7に示すスキャンドライバの半導体集積回路ICのレベルシフト回路200と大振幅駆動出力回路100の素子破壊を防止するための保護回路500の構成を示す図である。図8に示したように、保護回路500は、高電源電圧VDDHを供給するための高電源電圧供給端子と他の電源電圧GNDとの間に並列接続された複数の逆方向ダイオードD1、D2、D3...DNを含んでいる。従って、極めて高い電圧レベルを有するサージ電圧が印加された場合、複数の逆方向ダイオードD1、D2、D3...DNにより増加した高電源電圧供給端子と他の電源電圧GNDとの間の寄生容量がサージ電圧のエネルギーを吸収することにより、サージ電圧の上昇を抑えるので、サージ電圧によってレベルシフト回路200と大振幅駆動出力回路100とが素子破壊されることを防止することが可能となる。しかし、極めて高い電圧レベルを有するサージ電圧が図7に示すスキャンドライバの半導体集積回路ICに印加されていない場合においても、スキャンドライバの半導体集積回路ICの通常動作期間において100ボルト以上の高電源電圧VDDHが高電源電圧供給端子と他の電源電圧GNDとの間に印加される。従って、通常動作期間の略100ボルト以上の高電源電圧VDDHによって保護回路500の複数の逆方向ダイオードD1、D2、D3...DNが素子破壊されないように、これらのダイオードを高耐圧にする必要がある。そのためには、複数の逆方向ダイオードD1、D2、D3...DNに高耐圧ダイオードを使用するか、または複数の逆方向ダイオードD1、D2、D3...DNの各ダイオードを直列接続ダイオードによって構成する必要がある。いずれの場合にも、保護回路500の半導体チップの占有面積が増大して、スキャンドライバの半導体集積回路ICのコストが増加すると言う問題が明らかとされた。すなわち、保護回路500はサージ電圧のエネルギーを保護回路500により増加した寄生容量により吸収して、サージ電圧の上昇を抑えることによって、保護されるべき回路の素子破壊を防止するものである。その結果、保護回路500の保護能力を十分なものとするためには、複数の逆方向ダイオードD1、D2、D3...DNの並列接続個数が極めて大きなものとなり、やはり保護回路500の半導体チップの占有面積が増大するものである。図9は、図7に示すスキャンドライバの半導体集積回路ICのレベルシフト回路200と大振幅駆動出力回路100の素子破壊を防止するための他の保護回路600の構成を示す図である。図9に示したように、他の保護回路600は、高電源電圧VDDHを供給するための高電源電圧供給端子と他の電源電圧GNDとの間に直列接続された複数のツェナーダイオードZD1、ZD2、ZD3...ZDNと、ツェナーダイオードZD1と並列接続された抵抗Rと、抵抗Rの両端子間の電圧がゲートソース間に供給される保護NチャネルMOSトランジスタQを含んでいる。従って、極めて高い電圧レベルを有するサージ電圧に応答して複数のツェナーダイオードZD1、ZD2、ZD3...ZDNの直列経路に電流が流れて、最下部のツェナーダイオードZD1と並列接続された抵抗Rの両端子間の電圧降下によって保護NチャネルMOSトランジスタQがオン状態となる。その結果、保護NチャネルMOSトランジスタQがサージ電圧のエネルギーを吸収して、サージ電圧によってレベルシフト回路200と大振幅駆動出力回路100とが素子破壊されることを防止することが可能となる。しかし、極めて高い電圧レベルを有するサージ電圧が図7に示すスキャンドライバの半導体集積回路に印加されていない場合においても、スキャンドライバの半導体集積回路の通常動作期間において100ボルト以上の高電源電圧VDDHが高電源電圧供給端子と他の電源電圧GNDとの間に印加される。従って、通常動作期間の略100ボルト以上の高電源電圧VDDHによって保護回路600の保護NチャネルMOSトランジスタQが破壊されないように、高耐圧のトランジスタを使用する必要があり、また、保護回路600の保護能力を十分なものとするためには保護NチャネルMOSトランジスタQのサージ電流の吸収能力を増大する必要があるので、保護NチャネルMOSトランジスタQの素子サイズが極めて大きなものとなり、やはり保護回路600の半導体チップの占有面積が増大するものである。また図7に示すスキャンドライバの半導体集積回路ICがプラズマディスプレイパネル上に配置された走査線を駆動するため、サステイン期間では他の電源GNDは正のサステイン電圧と負のサステイン電圧の電圧レベルに設定される。従って、極めて高い電圧レベルを有するサージ電圧が図7に示すスキャンドライバの半導体集積回路ICに印加されていない場合においても図9に示す他の保護回路600では、サステイン期間に他の電源GNDが正のサステイン電圧から負のサステイン電圧の電圧レベルに変化する動作に応答して、保護NチャネルMOSトランジスタQがオン状態となると言う誤動作が発生すると問題が明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、高耐圧回路と低耐圧回路とを内蔵する半導体集積回路において、高耐圧回路の素子破壊を防止する際に、半導体チップ面積の増大を軽減することにある。また、本発明の他の目的とするところは、高耐圧回路の素子破壊を防止する際に、誤動作を防止することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態の半導体集積回路は、高電源電圧で動作する高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作する低耐圧回路とを内蔵する。前記高耐圧回路は、第1トランジスタと第2トランジスタとを含み、前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続される。前記低耐圧回路は、第3トランジスタと第4トランジスタとを含み、前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続される。前記低耐圧回路の前記第3トランジスタの制御入力と前記第4トランジスタの制御入力とは入力信号に応答して、前記第3トランジスタの前記出力電流経路と前記第4トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第2トランジスタの制御入力が接続される。所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとはそれぞれオフ状態とオン状態とに制御され、前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとはそれぞれオン状態とオフ状態とに制御される。前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされる。前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記第2トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入される。前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第2トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されている。前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第2トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記オン状態の前記第2トランジスタの前記出力電流経路を介して前記他の電源に流入されることを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、高耐圧回路の素子破壊を防止する際に、半導体チップ面積の増大を軽減することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態による半導体集積回路は、高電源電圧で動作可能とされた高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作可能とされた低耐圧回路とを内蔵する。前記高耐圧回路は、第1トランジスタと第2トランジスタとを含み、前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続される。前記低耐圧回路は、第3トランジスタと第4トランジスタとを含み、前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続される。前記低耐圧回路の前記第3トランジスタの制御入力と前記第4トランジスタの制御入力とは入力信号に応答可能とされ、前記第3トランジスタの前記出力電流経路と前記第4トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第2トランジスタの制御入力が接続される。所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとはそれぞれオフ状態とオン状態とに制御可能とされて、前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとはそれぞれオン状態とオフ状態とに制御可能とされる。前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされる。前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記第2トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入可能とされる。前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第2トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されている。前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第2トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記オン状態の前記第2トランジスタの前記出力電流経路とを介して前記他の電源に流入可能とされたことを特徴とするものである。前記実施の形態によれば、高耐圧回路の素子破壊を防止する際に、半導体チップの面積の増大を軽減することができる。好適な実施の形態では、前記低耐圧回路の前記出力端子と前記第4トランジスタの出力端子との間には、電圧降下回路が接続されたことを特徴とするものである。他の好適な実施の形態では、前記低耐圧回路は、遅延回路と第1インバータとを更に含む。前記電圧降下回路はスイッチトランジスタと電圧降下素子を含み、前記スイッチトランジスタの出力電流経路と前記電圧降下素子とは前記低耐圧回路の前記出力端子と前記第4トランジスタの出力端子との間に並列接続される。前記電圧降下回路の前記スイッチトランジスタの制御入力は、前記遅延回路と前記第1インバータの直列経路を介して前記入力信号に応答可能とされたことを特徴とするものである。更に他の好適な実施の形態では、前記高耐圧回路は、大振幅駆動出力回路とレベルシフト回路とを含む。前記高耐圧回路の前記大振幅駆動出力回路は、前記半導体集積回路の出力端子を前記高電源電圧にプルアップするプルアップ出力トランジスタと、前記半導体集積回路の前記出力端子を前記他の電源にプルダウンするプルダウン出力トランジスタとを含む。前記レベルシフト回路は、前記高電源電圧に接続された第1と第2のプルアップトランジスタと、前記他の電源に接続された第1と第2のプルダウントランジスタとを含む。前記第1のプルアップトランジスタの出力電流経路と前記第1のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続される。前記第2のプルアップトランジスタの出力電流経路と前記第2のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続される。前記第1のプルダウントランジスタと前記第2のプルダウントランジスタとは、前記入力信号に応答して相補的に動作するものである。前記第1のプルアップトランジスタの制御入力は、前記第2のプルアップトランジスタの出力電極と前記第2のプルダウントランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続される。前記第2のプルアップトランジスタの制御入力は、前記第1のプルアップトランジスタの出力電極と前記第1のプルダウントランジスタの出力電極とに接続されたことを特徴とするものである。より好適な実施の形態では、前記所定の電圧レベルの前記入力信号に応答した前記状態において、前記第1のプルダウントランジスタと前記第2のプルダウントランジスタとは、オフ状態とオン状態とにそれぞれ制御可能とされて、前記第1のプルアップトランジスタと前記第2のプルアップトランジスタとは、オン状態とオフ状態とにそれぞれ制御可能とされることを特徴とするものである。他のより好適な実施の形態では、前記サージ吸収電流を流入する前記第1トランジスタと前記第2トランジスタとは、それぞれ、前記第1のプルアップトランジスタと前記第1のプルダウントランジスタとであることを特徴とするものである。更に他のより好適な実施の形態では、前記サージ吸収電流を流入する前記第1トランジスタと前記第2トランジスタとは、それぞれ、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとであることを特徴とするものである。別のより好適な実施の形態では、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとのいずれか一方は、絶縁ゲートバイポーラトランジスタであることを特徴とするものである。具体的な実施の形態では、半導体チップの中央部分には前記低耐圧回路が多数配置され、前記半導体チップの前記中央部分の左側と右側には前記高耐圧回路が多数配置されたことを特徴とするものである。最も具体的な実施の形態では、前記半導体集積回路は、プラズマディスプレイパネルの走査線を駆動するスキャンドライバである。前記高耐圧回路の前記大振幅駆動出力回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記プラズマディスプレイパネルの前記走査線を駆動可能とされたことを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、高電源電圧で動作可能とされた高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作可能とされた低耐圧回路とを内蔵する半導体集積回路の動作方法である。前記高耐圧回路は、第1トランジスタと第2トランジスタとを含み、前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続される。前記低耐圧回路は、第3トランジスタと第4トランジスタとを含み、前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続される。前記低耐圧回路の前記第3トランジスタの制御入力と前記第4トランジスタの制御入力とは入力信号に応答可能とされ、前記第3トランジスタの前記出力電流経路と前記第4トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第2トランジスタの制御入力が接続される。所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとはそれぞれオフ状態とオン状態とに制御可能とされて、前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとはそれぞれオン状態とオフ状態とに制御される。前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第3トランジスタと前記第4トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第1トランジスタと前記第2トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされる。前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記第2トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入される。前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第2トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されている。前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第2トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第1トランジスタの前記出力電流経路と前記オン状態の前記第2トランジスタの前記出力電流経路とを介して前記他の電源に流入されることを特徴とするものである。前記実施の形態によれば、高耐圧回路の素子破壊を防止する際に、半導体チップの面積の増大を軽減することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《半導体集積回路の構成》図1は、本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICの構成を示す図である。《高電源電圧、低電源電圧および高耐圧回路、低耐圧回路》図7に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ICと同様に、図1に示す本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICも、外部から供給される高電源電圧VDDHで動作する高耐圧回路としての大振幅駆動出力回路100とレベルシフト回路200と、外部から供給される低電源電圧VDDで動作する低耐圧回路としての2個の小振幅駆動回路300、400とを含んでいる。尚、低電源電圧VDDは略5ボルトであり、高電源電圧VDDHは100ボルト以上である。《高耐圧回路の大振幅駆動出力回路》図7と同様に、図1に示した本発明の実施の形態1の高耐圧回路として構成された大振幅駆動出力回路100では、プルアップ出力トランジスタとしての高耐圧NチャネルMOSトランジスタ1のドレインソース電流経路は高電源電圧VDDHと出力端子OUTの間に接続され、プルダウン出力トランジスタとしての高耐圧IGBT2のコレクタエミッタ電流経路は出力端子OUTと他の電源GNDの間に接続されている。《高耐圧回路のレベルシフト回路》図1に示した本発明の実施の形態1の高耐圧回路として構成されたレベルシフト回路200では、図7とは異なり、高耐圧NチャネルMOSトランジスタ23、24をIGBT3、4に置換している。すなわち、レベルシフト回路200は、高電源電圧VDDHにラッチ回路形式で接続された2個の高耐圧PチャネルMOSトランジスタ5、6と、他の電源GNDに差動回路形式で接続された2個のIGBT3、4によって構成されている。すなわち、2個の高耐圧PチャネルMOSトランジスタ5、6のソースは高電源電圧VDDHに接続され、高耐圧PチャネルMOSトランジスタ5のゲートは高耐圧PチャネルMOSトランジスタ6のドレインとIGBT4のコレクタとに接続され、高耐圧PチャネルMOSトランジスタ6のゲートは高耐圧PチャネルMOSトランジスタ5のドレインとIGBT3のコレクタとに接続されている。2個のIGBT3、4のエミッタは他の電源GNDに接続されて、IGBT3の制御ゲートは低耐圧回路としての小振幅駆動回路300の出力信号によって駆動され、IGBT4の制御ゲートは低耐圧回路としての小振幅駆動回路400の出力信号によって駆動される。《低耐圧回路の小振幅駆動回路》図7と同様に、図1に示した本発明の実施の形態1の低耐圧回路として構成された小振幅駆動回路300は、電圧振幅が略5ボルトの小振幅信号Aに応答するPチャネルMOSトランジスタ7とNチャネルMOSトランジスタ8によって構成されている。しかし、図7と異なり、図1に示した本発明の実施の形態1の低耐圧回路としての小振幅駆動回路300は、小振幅駆動回路300の出力端子Yと他の電源GNDとの間に接続された電圧降下回路10を更に含んでいる。図7と同様に、図1に示した本発明の実施の形態1の低耐圧回路として構成された小振幅駆動回路300では、電圧振幅が略5ボルトの小振幅信号AはPチャネルMOSトランジスタ7のゲートとNチャネルMOSトランジスタ8のゲートとに供給され、PチャネルMOSトランジスタ7のソースは略5ボルトの低電源電圧VDDに接続され、NチャネルMOSトランジスタ8のソースは他の電源GNDに接続される。PチャネルMOSトランジスタ7のドレインは小振幅駆動回路300の出力端子Yに接続され、NチャネルMOSトランジスタ8のドレインは電圧降下回路10を介して小振幅駆動回路300の出力端子Yに接続されて、小振幅駆動回路300の出力端子Yの略5ボルトの電圧振幅の小振幅出力信号によって高耐圧回路としてのレベルシフト回路200のIGBT3の制御ゲートが駆動される。図1に示した本発明の実施の形態1の低耐圧回路として構成された小振幅駆動回路400は、図1に示した本発明の実施の形態1の小振幅駆動回路300と全く同様に、PチャネルMOSトランジスタとNチャネルMOSトランジスタと電圧降下回路によって構成されている。電圧振幅が略5ボルトの小振幅信号Aは低耐圧回路としての小振幅駆動CMOSインバータ9の入力端子に供給され、小振幅駆動CMOSインバータ9の出力端子の略5ボルトの電圧振幅の小振幅出力信号A ́によって低耐圧回路として構成された小振幅駆動回路400の入力端子が駆動される。小振幅駆動回路400の出力端子Y ́の略5ボルトの電圧振幅の小振幅出力信号によって、高耐圧回路としてのレベルシフト回路200のIGBT4の制御ゲートが駆動される。一方、図7と同様に、図1に示す本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICにおいても、電圧振幅が略5ボルトの小振幅信号Bが高耐圧回路の大振幅駆動出力回路100のプルダウン出力トランジスタとしての高耐圧IGBT2の制御ゲートに供給される。《スキャンドライバによるPDPの通常駆動動作》図1に示した本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICがプラズマディスプレイパネルの走査線を駆動する通常駆動動作について、以下に説明する。図1のスキャンドライバにおいて、小振幅信号Aと小振幅信号Bとがハイレベルの期間では、小振幅駆動回路300ではPチャネルMOSトランジスタ7はオフ状態、NチャネルMOSトランジスタ8はオン状態となり、レベルシフト回路200ではIGBT3はオフ状態、IGBT4はオン状態、高耐圧PチャネルMOSトランジスタ5はオン状態、高耐圧PチャネルMOSトランジスタ6はオフ状態となって、大振幅駆動出力回路100では高耐圧NチャネルMOSトランジスタ1はオフ状態、IGBT2はオン状態となるので、大振幅駆動出力回路100の出力端子OUTは他の電源GNDの電圧レベルに設定される。図1のスキャンドライバにおいて、小振幅信号Aと小振幅信号Bとがローレベルの期間では、小振幅駆動回路300ではPチャネルMOSトランジスタ7はオン状態、NチャネルMOSトランジスタ8はオフ状態となり、レベルシフト回路200ではIGBT3はオン状態、IGBT4はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となって、大振幅駆動出力回路100では高耐圧NチャネルMOSトランジスタ1はオン状態、IGBT2はオフ状態となるので、大振幅駆動出力回路100の出力端子OUTは高電源電圧VDDHの電圧レベルに設定される。一方、図7と同様に、図1に示した本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICには、種々の原因によって極めて高い電圧レベルを有するサージ電圧が、高電源電圧VDDHを供給するための高電源電圧供給端子に供給される。《サージ電圧に対する保護動作》例えば、図1に示す本発明の実施の形態1によるスキャンドライバの半導体集積回路ICがプラズマディスプレイパネルの走査線を駆動する通常駆動動作期間中に、極めて高い電圧レベルを有するサージ電圧が高電源電圧供給端子に供給された場合を想定する。図1のスキャンドライバにおいて、小振幅信号Aと小振幅信号Bとがハイレベルの期間にサージ電圧が高電源電圧供給端子に供給された場合には、オフ状態のIGBT3のコレクタエミッタ間と、オフ状態の高耐圧PチャネルMOSトランジスタ6のソースドレイン間と、オフ状態の高耐圧NチャネルMOSトランジスタ1のドレインソース間とに、極めて高い電圧レベルを有するサージ電圧がそれぞれ印加される。その結果、オフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。図1に示す本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICにおいては、高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200との内部素子を素子破壊から保護すべきサージ電圧の下限電圧の電圧レベルが設定される。高電源電圧VDDHを供給するための高電源電圧供給端子にこの下限電圧の電圧レベルを有するサージ電圧が種々の原因により供給されると想定する。その場合には、このサージ電圧に応答して、最初のサージ電流が、高電源電圧VDDHを供給するための高電源電圧供給端子からオン状態の高耐圧PチャネルMOSトランジスタ5のソースドレイン間電流経路とオフ状態のIGBT3のコレクタ制御ゲート間の寄生容量C1とを介して、小振幅駆動回路300の電圧降下回路10とオン状態のNチャネルMOSトランジスタ8のドレインソース間電流経路に流入する。この最初のサージ電流の電流値は、オフ状態のIGBT3のコレクタ制御ゲート間の寄生容量C1の容量値と高電源電圧供給端子と他の電源GNDとの間に印加されるサージ電圧のピーク電圧とによって支配的に決定される。この電流値を有する最初のサージ電流が小振幅駆動回路300の電圧降下回路10とオン状態のNチャネルMOSトランジスタ8とに流入することで、電圧降下回路10とNチャネルMOSトランジスタ8にそれぞれ電圧降下が発生する。小振幅駆動回路300の電圧降下回路10の電圧降下とNチャネルMOSトランジスタ8の電圧降下との合計が高耐圧回路のレベルシフト回路200のIGBT3の制御ゲートエミッタ間ターンオン電圧と一致するように、電圧降下回路10の抵抗値等とNチャネルMOSトランジスタ8のオン抵抗値とが設定される。この電圧降下回路10は、例えばポリシリコン抵抗、またはPN接合ダイオードまたはゲートとドレインが短絡されたMOSダイオード等の電圧降下素子によって構成されることが可能である。従って、この最初のサージ電流の小振幅駆動回路300の電圧降下回路10とNチャネルMOSトランジスタ8への流入に応答して、高耐圧回路のレベルシフト回路200のIGBT3がオフ状態からオン状態に変化する。従って、レベルシフト回路200の高耐圧PチャネルMOSトランジスタ5とIGBT3を介して高電源電圧供給端子から他の電源GNDへサージ吸収電流が流れて、供給されたサージ電圧のエネルギーがサージ吸収電流によって吸収され、高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200の内部素子を素子破壊から保護することが可能となる。最初のサージ電流により小振幅駆動回路300の電圧降下回路10とNチャネルMOSトランジスタ8へ供給される電荷量は、IGBT3のコレクタ制御ゲート間の寄生容量C1の容量値と高電源電圧供給端子と他の電源GNDとの間に印加されるサージ電圧のピーク電圧とによって支配的に決定されるものである。時間経過とともに、小振幅駆動回路300の電圧降下回路10の電圧降下とNチャネルMOSトランジスタ8の電圧降下の合計が高耐圧回路のレベルシフト回路200のIGBT3の制御ゲートエミッタ間ターンオン電圧よりも低くなるので、IGBT3はオン状態からオフ状態に変化する。従って、スキャンドライバの半導体集積回路ICは、サージ電圧に対する保護動作からPDPの通常駆動動作に自動的に復帰するものである。図1のスキャンドライバにおいて、小振幅信号Aと小振幅信号Bとがローレベルの期間にサージ電圧が高電源電圧供給端子に供給された場合には、オフ状態のIGBT4のコレクタエミッタ間と、オフ状態の高耐圧PチャネルMOSトランジスタ5のソースドレイン間と、オフ状態のIGBT2のコレクタエミッタ間とに極めて高い電圧レベルを有するサージ電圧がそれぞれ印加される。従って、この場合にもオフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。図1に示す本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICにおいては、サージ電圧に応答して、最初のサージ電流が、高電源電圧VDDHを供給するための高電源電圧供給端子からオン状態の高耐圧PチャネルMOSトランジスタ6のソースドレイン間電流経路とオフ状態のIGBT4のコレクタ制御ゲート間の寄生容量C2を介して、小振幅駆動回路400に流入する。この最初のサージ電流が小振幅駆動回路400に流入して、小振幅駆動回路400に電圧降下が発生する。小振幅駆動回路300の電圧降下が高耐圧回路のレベルシフト回路200のIGBT3の制御ゲートエミッタ間ターンオン電圧と一致するように、小振幅駆動回路400の種々の内部回路の素子定数が設定される。従って、この最初のサージ電流の小振幅駆動回路400への流入に応答して、高耐圧回路のレベルシフト回路200のIGBT4がオフ状態からオン状態に変化する。従って、レベルシフト回路200の高耐圧PチャネルMOSトランジスタ6とIGBT4とを介して、高電源電圧供給端子から他の電源GNDへサージ吸収電流が流れて、供給されたサージ電圧のエネルギーがサージ吸収電流によって吸収され、高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200の内部素子を素子破壊から保護することが可能となる。最初のサージ電流により小振幅駆動回路400の電圧降下回路とNチャネルMOSトランジスタへ供給される電荷量は、IGBT4のコレクタ制御ゲート間の寄生容量C2の容量値と高電源電圧供給端子と他の電源GNDとの間に印加されるサージ電圧のピーク電圧によって支配的に決定されるものである。時間経過とともに、小振幅駆動回路400の電圧降下が高耐圧回路のレベルシフト回路200のIGBT4の制御ゲートエミッタ間のターンオン電圧よりも低くなるので、IGBT4はオン状態からオフ状態に変化する。従って、スキャンドライバの半導体集積回路ICは、サージ電圧に対する保護動作からPDPの通常駆動動作に自動的に復帰するものである。以上のように、図1を使用して説明した本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICによれば、高耐圧回路として構成されたレベルシフト回路200それ自体が高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200の内部素子を素子破壊から保護する保護回路として動作するものである。従って、図1の本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICによれば、図8に示した保護回路500や図9に示した他の保護回路600を使用する必要が無くなるので、半導体チップ面積の増大を軽減することが可能となる。また更に、図1の本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICによれば、高耐圧回路の素子破壊を防止する際に、誤動作を防止することが可能となる。[実施の形態2]《他の半導体集積回路の構成》図2は、本発明の実施の形態2によるスキャンドライバとして構成された他の半導体集積回路ICの構成を示す図である。図2に示す本発明の実施の形態2によるスキャンドライバとして構成された他の半導体集積回路ICが図1に示した本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICと相違するのは、下記の点である。すなわち、図2に示した本発明の実施の形態2によるスキャンドライバとして構成された他の半導体集積回路ICでは、小振幅駆動回路300の電圧降下回路10はスイッチ素子としてのNチャネルMOSトランジスタ11と電圧降下素子としてのPN接合ダイオード12の並列接続によって構成されている。更に、小振幅駆動回路300は、PチャネルMOSトランジスタ7のゲートとNチャネルMOSトランジスタ11のゲートとの間に直列接続された遅延回路15とCMOSインバータ16とを含んでいる。更に図2に示した本発明の実施の形態2によるスキャンドライバとして構成された他の半導体集積回路ICでは、小振幅駆動回路400は上述した小振幅駆動回路300と全く同様に構成される。《遅延回路とCMOSインバータ16の効果》従って、図2に示す本発明の実施の形態2によるスキャンドライバとして構成された他の半導体集積回路ICによれば、小振幅信号Aと小振幅信号Bとがローレベルからハイレベルに変化した際に遅延回路15の遅延時間の間は電圧降下回路10で電圧降下素子としてのPN接合ダイオード12の並列接続された低オン抵抗のスイッチ素子としてのNチャネルMOSトランジスタ11はオン状態に制御される。その結果、遅延回路15の遅延時間の間に、高耐圧回路のレベルシフト回路200のIGBT3の制御ゲートの正電荷は小振幅駆動回路300のNチャネルMOSトランジスタ11とNチャネルMOSトランジスタ8とを介して他の電源GNDに高速放電されることが可能となる。従って、高耐圧回路のレベルシフト回路200のIGBT3のオン状態からオフ状態へのスイッチング速度を、高速化することが可能となる。一方、小振幅信号Aと小振幅信号Bとがローレベルからハイレベルに変化して遅延回路15の遅延時間の経過後では、電圧降下回路10で電圧降下素子としてのPN接合ダイオード12の並列接続されたスイッチ素子としてのNチャネルMOSトランジスタ11はオン状態からオフ状態に切り換え制御される。従って、電圧降下回路10は比較的高いインピーダンスに制御されるので、最初のサージ電流の小振幅駆動回路300への流入に応答して電圧降下回路10に比較的大きな電圧降下が発生する。その結果、最初のサージ電流に応答して、高耐圧回路のレベルシフト回路200のIGBT3がオフ状態からオン状態に高速で変化する。従って、オフ状態のスイッチ素子としてのNチャネルMOSトランジスタ11を含む電圧降下回路10を使用することによって、高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200の内部素子を素子破壊から高速で保護することが可能となる。更に、図2に示した本発明の実施の形態2によるスキャンドライバとして構成された他の半導体集積回路ICの小振幅駆動回路300では、整流素子のPN接合ダイオード13がPチャネルMOSトランジスタ7のドレインと小振幅駆動回路300の出力端子Yとの間に接続され、電圧クランプ素子のツェナーダイオード14がレベルシフト回路200のIGBT3の制御ゲートとエミッタとの間に並列に接続されている。小振幅駆動回路300に供給される低電源電圧VDDが略ゼロボルトであるような場合に、オフ状態のIGBT3のコレクタ制御ゲート間の寄生容量C1を介して供給される最初のサージ電流が、小振幅駆動回路300のPチャネルMOSトランジスタ7の寄生ダイオードを経由して略ゼロボルトの低電源電圧VDDに流入する可能性がある。すなわち、小振幅駆動回路300に含まれるPチャネルMOSトランジスタ7のN型ウェルとP型ソースとの間は短絡されているので、P型ドレインとのP型ソースとの間には寄生PN接合ダイオードが形成されている。PチャネルMOSトランジスタ7のドレインと小振幅駆動回路300の出力端子Yとの間に接続された整流素子としてのPN接合ダイオード13は、最初のサージ電流が小振幅駆動回路300のPチャネルMOSトランジスタ7の寄生ダイオードを経由して低電源電圧VDDに流入するのを防止する機能を有する。また、オフ状態のIGBT3のコレクタ制御ゲート間の寄生容量C1を介して供給される最初のサージ電流に応答してレベルシフト回路200のIGBT3の制御ゲートの電圧が異常に上昇して、IGBT3の制御ゲートが素子破壊される危険性がある。レベルシフト回路200のIGBT3の制御ゲートとエミッタとの間に並列に接続された電圧クランプ素子としてのツェナーダイオード14は、IGBT3の制御ゲートの電圧の異常な上昇をクランプしてIGBT3の制御ゲートの素子破壊を防止する機能を有する。更に図2に示した本発明の実施の形態2によるスキャンドライバとして構成された他の半導体集積回路ICでは、小振幅駆動回路300と全く同様に構成された小振幅駆動回路400でも上述した小振幅駆動回路300と全く同様の効果を達成することが可能となる。[実施の形態3]《更に他の半導体集積回路の構成》図3は、本発明の実施の形態3によるスキャンドライバとして構成された更に他の半導体集積回路ICの構成を示す図である。図3に示す本発明の実施の形態3によるスキャンドライバとして構成された更に他の半導体集積回路ICが図2に示した本発明の実施の形態2によるスキャンドライバとして構成された半導体集積回路ICと相違するのは、下記の点である。すなわち、図3に示した本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICでは、図2に示した本発明の実施の形態2と全く同様に構成された小振幅駆動回路300の出力端子Yは、高耐圧回路のレベルシフト回路200を駆動するのではなく、大振幅駆動出力回路100のプルダウン出力トランジスタとしての高耐圧IGBT2の制御ゲートを駆動するものである。更に、図3に示した本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICでは、プルアップ出力トランジスタとしての高耐圧NチャネルMOSトランジスタ1のゲートを駆動するレベルシフト回路200のIGBT3の制御ゲートには電圧振幅が略5ボルトの小振幅信号Aが供給される。レベルシフト回路200は低電源電圧VDDで動作する低耐圧回路としての小振幅CMOSインバータ17を含み、電圧振幅が略5ボルトの小振幅信号Aが小振幅CMOSインバータ17の入力端子に供給されて、小振幅CMOSインバータ17の出力端子はレベルシフト回路200のIGBT4の制御ゲートに接続されている。《スキャンドライバによるPDPの通常駆動動作》図3に示した本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICがプラズマディスプレイパネルの走査線を駆動する通常駆動動作について、以下に説明する。図3のスキャンドライバにおいて、小振幅信号Aと小振幅信号Cとがローレベルの期間では、レベルシフト回路200ではIGBT3はオフ状態、IGBT4はオン状態、高耐圧PチャネルMOSトランジスタ5はオン状態、高耐圧PチャネルMOSトランジスタ6はオフ状態となり、小振幅駆動回路300ではPチャネルMOSトランジスタ7はオン状態、NチャネルMOSトランジスタ8はオフ状態となり、大振幅駆動出力回路100では高耐圧NチャネルMOSトランジスタ1はオフ状態、IGBT2はオン状態となるので、大振幅駆動出力回路100の出力端子OUTは他の電源GNDの電圧レベルに設定される。図3のスキャンドライバにおいて、小振幅信号Aと小振幅信号Cとがハイレベルの期間では、レベルシフト回路200ではIGBT3はオン状態、IGBT4はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となり、小振幅駆動回路300ではPチャネルMOSトランジスタ7はオフ状態、NチャネルMOSトランジスタ8はオン状態となり、大振幅駆動出力回路100では高耐圧NチャネルMOSトランジスタ1はオン状態、IGBT2はオフ状態となるので、大振幅駆動出力回路100の出力端子OUTは高電源電圧VDDHの電圧レベルに設定される。一方、図7と同様に、図1に示した本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICには、種々の原因によって極めて高い電圧レベルを有するサージ電圧が、高電源電圧VDDHを供給するための高電源電圧供給端子に供給される。《サージ電圧に対する保護動作》例えば、図3に示す本発明の実施の形態3によるスキャンドライバの半導体集積回路ICがプラズマディスプレイパネルの走査線を駆動する通常駆動動作期間中に、極めて高い電圧レベルを有するサージ電圧が高電源電圧供給端子に供給された場合を想定する。その際には、小振幅信号Aと小振幅信号Cとがハイレベルの期間であり、小振幅駆動回路300ではPチャネルMOSトランジスタ7はオフ状態、NチャネルMOSトランジスタ8はオン状態となり、レベルシフト回路200ではIGBT3はオン状態、IGBT4はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となり、大振幅駆動出力回路100では高耐圧NチャネルMOSトランジスタ1はオン状態、IGBT2はオフ状態となっているものである。この状態において、極めて高い電圧レベルを有するサージ電圧が高電源電圧供給端子に供給された場合を想定する。その場合には、オフ状態のIGBT4のコレクタエミッタ間と、オフ状態の高耐圧PチャネルMOSトランジスタ5のソースドレイン間と、オフ状態のIGBT2のコレクタエミッタ間とに、それぞれ極めて高い電圧レベルを有するサージ電圧が印加される。従って、オフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。図3に示す本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICにおいても、高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200との内部素子を素子破壊から保護すべきサージ電圧の下限電圧の電圧レベルが設定される。高電源電圧VDDHを供給するための高電源電圧供給端子にこの下限電圧の電圧レベルを有するサージ電圧が種々の原因により供給されると想定する。その場合には、このサージ電圧に応答して、最初のサージ電流が、高電源電圧VDDHを供給するための高電源電圧供給端子からオン状態の高耐圧NチャネルMOSトランジスタ1のドレインソース間電流経路とオフ状態のIGBT2のコレクタ制御ゲート間の寄生容量C3とを介して、小振幅駆動回路300の電圧降下回路10とオン状態のNチャネルMOSトランジスタ8のドレインソース間電流経路に流入する。この最初のサージ電流の電流値は、オフ状態のIGBT2のコレクタ制御ゲート間の寄生容量C3の容量値と高電源電圧供給端子と他の電源GNDとの間に印加されるサージ電圧のピーク電圧によって支配的に決定される。この電流値を有する最初のサージ電流が小振幅駆動回路300の電圧降下回路10とオン状態のNチャネルMOSトランジスタ8とに流入することで、電圧降下回路10とNチャネルMOSトランジスタ8にそれぞれ電圧降下が発生する。小振幅駆動回路300の電圧降下回路10の電圧降下とNチャネルMOSトランジスタ8の電圧降下との合計が高耐圧回路の大振幅駆動出力回路100のIGBT2の制御ゲートエミッタ間ターンオン電圧と一致するように、電圧降下回路10での電圧降下が設定される。従って、この最初のサージ電流の小振幅駆動回路300の電圧降下回路10とNチャネルMOSトランジスタ8への流入に応答して、高耐圧回路の大振幅駆動出力回路100のIGBT2が、オフ状態からオン状態に変化する。その結果、大振幅駆動出力回路100の高耐圧NチャネルMOSトランジスタ1とIGBT2とを介して、高電源電圧供給端子から他の電源GNDへサージ吸収電流が流れて、供給されたサージ電圧のエネルギーがサージ吸収電流によって吸収され、高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200の内部素子を素子破壊から保護することが可能となる。最初のサージ電流により小振幅回路300の電圧降下回路10とNチャネルMOSトランジスタ8へ供給される電荷量は、IGBT2のコレクタ制御ゲート間の寄生容量C3の容量値と高電源電圧供給端子と他の電源GNDとの間に印加されるサージ電圧のピーク電圧とによって支配的に決定されるものである。時間経過とともに、小振幅駆動回路300の電圧降下回路10の電圧降下とNチャネルMOSトランジスタ8の電圧降下の合計が高耐圧回路の大振幅駆動出力回路100のIGBT2の制御ゲートエミッタ間ターンオン電圧よりも低くなるので、IGBT2はオン状態からオフ状態に変化する。従って、スキャンドライバの半導体集積回路ICは、サージ電圧に対する保護動作からPDPの通常駆動動作に自動的に復帰するものである。また、図3に示した本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICは、大振幅駆動出力回路100とレベルシフト回路200と小振幅駆動回路300とを単位としてPDPの走査線を駆動する多数の走査線駆動回路を含んでいる。従って、多数の走査線駆動回路の略半数の回路では小振幅信号Aがハイレベルの期間となっており、この略半数の回路は大振幅駆動出力回路100とレベルシフト回路200との内部素子を素子破壊から保護する保護回路として動作することが可能となるものである。以上のように、図3を使用して説明した本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICによれば、高耐圧回路として構成された大振幅駆動出力回路100それ自体が高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200の内部素子を素子破壊から保護する保護回路として動作するものである。従って、図3の本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICによれば、図8に示した保護回路500や図9に示した他の保護回路600を使用する必要が無くなるので、半導体チップ面積の増大を軽減することが可能となる。また更に、図3の本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICによれば、高耐圧回路の素子破壊を防止する際に、誤動作を防止することが可能となる。[実施の形態4]《別の半導体集積回路の構成》図4は、本発明の実施の形態4によるスキャンドライバとして構成された別の半導体集積回路ICの構成を示す図である。図4に示す本発明の実施の形態4によるスキャンドライバとして構成された別の半導体集積回路ICが図3に示した本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICと相違するのは、下記の点である。すなわち、図4に示した本発明の実施の形態4によるスキャンドライバとして構成された半導体集積回路ICでは、図3の小振幅駆動回路300のPチャネルMOSトランジスタ7は、図4の小振幅駆動回路300のNチャネルMOSトランジスタ18に置換されている。またこの置換によって、図4の小振幅駆動回路300のNチャネルMOSトランジスタ18のゲートには、低耐圧回路としての小振幅駆動CMOSインバータ20を介して小振幅信号Cが伝達される。また、図4に示した本発明の実施の形態4によるスキャンドライバとして構成された半導体集積回路ICでは、小振幅駆動回路300に供給される低電源電圧VDDが略ゼロボルトであるような場合に、オフ状態のIGBT2のコレクタ制御ゲート間の寄生容量C3を介して供給される最初のサージ電流が、小振幅駆動回路300のNチャネルMOSトランジスタ18の寄生ダイオードを経由して略ゼロボルトである低電源電圧VDDに流入することが防止される。すなわち、小振幅駆動回路300に含まれるNチャネルMOSトランジスタ18のP型ウェルとN型ソースとの間の寄生PN接合ダイオードは、最初のサージ電流が低電源電圧VDDに流入するのを防止する機能を有するものである。更に、図4に示した本発明の実施の形態4によるスキャンドライバとして構成された半導体集積回路ICでは、図3の大振幅駆動出力回路100のIGBT2の制御ゲートとエミッタの間に並列に接続された電圧クランプ素子としてのツェナーダイオード14は、3個のPN接合ダイオード19に置換されている。この3個のPN接合ダイオード19は、大振幅駆動出力回路100のIGBT2の制御ゲートと低電源電圧VDDとの間に順方向に接続されている。従って、3個のPN接合ダイオード19は、IGBT3の制御ゲートの電圧の異常な上昇をクランプしてIGBT2の制御ゲートの素子破壊を防止する機能を有する。[実施の形態5]《更に別の半導体集積回路の構成》図5は、本発明の実施の形態5によるスキャンドライバとして構成された更に別の半導体集積回路ICの構成を示す図である。図5に示す本発明の実施の形態5によるスキャンドライバとして構成された別の半導体集積回路ICが図3に示した本発明の実施の形態3によるスキャンドライバとして構成された半導体集積回路ICと相違するのは、下記の点である。すなわち、図5に示した本発明の実施の形態5によるスキャンドライバとして構成された半導体集積回路ICでは、小振幅駆動回路300の電圧降下回路10は十分高いオン抵抗に設定されたNチャネルMOSトランジスタ8によって構成されている。また、図5に示した本発明の実施の形態5によるスキャンドライバとして構成された半導体集積回路ICでは、小振幅駆動回路300は、十分に低いオン抵抗に設定されたNチャネルMOSトランジスタ21とパルス生成回路22とを含んでいる。このパルス生成回路22は、小振幅信号Cのローレベルからハイレベルへの変化に応答して、所定のパルス幅の期間にハイレベルのワンショットパルス出力信号を生成する。従って、小振幅信号Cのローレベルからハイレベルの変化に応答してパルス生成回路22から生成されるハイレベルのワンショットパルス出力信号の所定のパルス幅の期間では、NチャネルMOSトランジスタ21はオン状態に制御される。その結果、その間に、大振幅駆動出力回路100のIGBT2の制御ゲートの正電荷は小振幅駆動回路300のNチャネルMOSトランジスタ21を介して他の電源GNDに高速放電されることが可能となる。従って、大振幅駆動出力回路100のIGBT2のオン状態からオフ状態へのスイッチング速度を、高速化することが可能となる。[実施の形態6]《スキャンドライバ半導体集積回路の構成》図6は、本発明の実施の形態6によるスキャンドライバ半導体集積回路ICの構成を示す図である。図6に示すように本発明の実施の形態6によるスキャンドライバ半導体集積回路ICでは、半導体チップの左右には高耐圧回路としての多数のレベルシフト回路200と多数の大振幅駆動出力回路100とが配置されている。また、半導体チップの中央のT字形状の部分には、低耐圧回路としての多数の小振幅駆動回路300、400が配置されている。図6に示すように、半導体チップの右辺と左辺には、多数の大振幅駆動出力回路100の多数の出力端子OUTが配置される。また半導体チップの右上コーナーと右下コーナーと左上コーナーと左下コーナーとには、高電源電圧VDDHを供給するための高電源電圧供給端子としての電極パッドがそれぞれ配置される。更に図6に示したように、半導体チップの上辺には、低耐圧回路としての多数の小振幅駆動回路300、400にクロック信号CLKと低電源電圧VDDと複数の入力信号DINとを供給するための複数の電極パッドが配置されている。また、半導体チップの下辺には、他の電源GNDを供給するための複数の電極パッドが配置されている。図6に示した本発明の実施の形態6によるスキャンドライバ半導体集積回路ICに内蔵された高耐圧回路としての大振幅駆動出力回路100とレベルシフト回路200と低耐圧回路としての小振幅駆動回路300、400とには、上述した本発明の実施の形態1乃至本発明の実施の形態5のいずれかにおいて説明した回路が採用されることが可能となるものである。以上のように、図6を使用して説明した本発明の実施の形態6によるスキャンドライバとして構成された半導体集積回路ICによれば、高耐圧回路として構成された大振幅駆動出力回路100とレベルシフト回路200とのいずれかがそれ自体が高耐圧回路の大振幅駆動出力回路100とレベルシフト回路200の内部素子を素子破壊から保護する保護回路として動作する。その結果、図6の本発明の実施の形態6によるスキャンドライバとして構成された半導体集積回路ICによれば、図8に示した保護回路500や図9に示した他の保護回路600を使用する必要が無くなるので、半導体チップ面積の増大を軽減することが可能となる。更に、図6の本発明の実施の形態6によるスキャンドライバとして構成された半導体集積回路ICによれば、高耐圧回路の素子破壊を防止する際に、誤動作を防止することが可能となる。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、大振幅駆動出力回路100のプルアップ出力トランジスタの高耐圧NチャネルMOSトランジスタ1は、高耐圧IGBTや高耐圧バイポーラトランジスタ等の他の素子に置換されることが可能である。また、大振幅駆動出力回路100のプルダウン出力トランジスタの高耐圧IGBT2は、高耐圧MOSトランジスタや高耐圧バイポーラトランジスタ等の他の素子に置換されることが可能である。更に高耐圧回路のレベルシフト回路200の高耐圧IGBT3、4も、同様に高耐圧MOSトランジスタや高耐圧バイポーラトランジスタ等の他の素子に置換されることが可能である。また更に、上述した本発明の実施の形態1乃至本発明の実施の形態6のいずれかによるスキャンドライバとして構成された半導体集積回路ICでは、図8に示す保護回路500やその他の保護回路を若干使用することでサージ電圧のエネルギー吸収能力を増加することも可能である。また、本発明による高耐圧回路と低耐圧回路とを内蔵する半導体集積回路は、PDPの走査線を駆動するスキャンドライバだけではなく、PDPのアドレス電極を駆動するアドレスドライバ等にも適用することが可能であり、更に自動車のエンジン制御等の高耐圧半導体集積回路等にも適用可能することが可能である。