第1電源電圧が供給され、入力信号を論理反転して出力する第1インバータと、前記第1電源電圧が供給され、前記第1インバータの出力信号を論理反転して出力する第2インバータと、前記第1電源電圧より高い電圧第2の電源電圧が供給され、前記第1インバータの出力と前記第2インバータの出力とに基づいてレベル変換した信号を出力するレベルシフタと、前記第2電源電圧が供給され、前記レベルシフタの出力をバッファリングして出力する出力バッファ回路と、前記第1インバータの出力ノードと、前記レベルシフトタの入力ノードとの間に挿入され、前記第1電源電圧に応答して回路を開閉する第1および第2スイッチと、前記第2電源電圧に基づいて設定電圧を生成する電圧設定回路とを備えるアシスト回路とを具備し、前記第1電源電圧が供給される前に前記第2電源電圧が供給されたときに、前記レベルシフタの入力ノードの電圧を前記設定電圧に設定するレベルシフト回路。前記第1スイッチは、前記第1電源電圧が供給される前はオフ状態となって前記第1インバータの出力を遮断し、前記第1電源電圧が供給されるとオン状態となって前記第1インバータの出力を前記レベルシフタに伝達し、前記第2スイッチは、前記第1電源電圧が供給される前はオン状態となって前記電圧設定回路により生成される前記設定電圧を前記レベルシフタに伝達し、前記第1電源電圧が供給されるとオフ状態になって前記設定電圧を遮断する請求項1に記載のレベルシフト回路。前記電圧設定回路は、前記第2電源電圧と前記第2スイッチとの間に接続される所定の容量を有する容量素子を備える請求項1または請求項2に記載のレベルシフト回路。前記電圧設定回路は、前記第2電源電圧と前記第2スイッチとの間に接続され、ダイオード接続されたトランジスタを備える請求項1または請求項2に記載のレベルシフト回路。前記電圧設定回路は、前記第2電源電圧と前記第2スイッチとの間に接続される抵抗素子を備える請求項1または請求項2に記載のレベルシフト回路。前記第1スイッチはNチャネルMOSトランジスタを含み、前記第2スイッチはPチャネルMOSトランジスタを含む請求項1から請求項5のいずれかに記載のレベルシフト回路。第1電源電圧と共通電源電圧との間に直列に接続され、第1インバータを形成する第1PチャネルMOSトランジスタおよび第1NチャネルMOSトランジスタと、前記第1PチャネルMOSトランジスタのゲートと前記第1NチャネルMOSトランジスタのゲートとにはレベル変換すべき入力信号が印加され、前記第1電源電圧と前記共通電源電圧との間に直列に接続され、第2インバータを形成する第2PチャネルMOSトランジスタおよび第2NチャネルMOSトランジスタと、前記第2PチャネルMOSトランジスタのゲートと前記第2NチャネルMOSトランジスタのゲートとは前記第1インバータの出力ノードである第1ノードに接続され、前記第1電源電圧より高い電圧の第2電源電圧と前記共通電源電圧との間に直列に接続される第3PチャネルMOSトランジスタおよび第3NチャネルMOSトランジスタと、前記第2電源電圧と前記共通電源電圧との間に直列に接続される第4PチャネルMOSトランジスタおよび第4NチャネルMOSトランジスタとを備えるレベルシフタと、前記第3PチャネルMOSトランジスタのゲートは前記第4PチャネルMOSトランジスタと前記第4NチャネルMOSトランジスタとの接続ノードである第2ノードに接続され、前記第4PチャネルMOSトランジスタのゲートは前記第3PチャネルMOSトランジスタと前記第3NチャネルMOSトランジスタとの接続ノードに接続され、前記第4NチャネルMOSトランジスタのゲートは前記第2インバータの出力ノードに接続され、前記第2電源電圧と前記共通電源電圧との間に直列に接続され、第3インバータを形成する第5Pチャネルトランジスタおよび第5NチャネルMOSトランジスタと、前記第5Pチャネルトランジスタのゲートと前記第5NチャネルMOSトランジスタのゲートとは前記第2ノードに接続され、前記第3NチャネルMOSトランジスタのゲートを示す第3ノードと、前記第1ノードとの間に接続される第6NチャネルMOSトランジスタと、前記第2電源電圧と前記第3ノードとの間に直列に接続される電圧設定回路および第6PチャネルMOSトランジスタとを備え、前記第6NチャネルMOSトランジスタのゲートおよび前記第6PチャネルMOSトランジスタのゲートに前記第1電源電圧が供給されるアシスト回路とを具備するレベルシフト回路。前記電圧設定回路は、前記第2電源電圧と前記第6PチャネルMOSトランジスタとの間に接続される所定の容量を有する容量素子を備える請求項7に記載のレベルシフト回路。前記電圧設定回路は、前記第2電源電圧と前記第6PチャネルMOSトランジスタとの間に接続され、ダイオード接続されたトランジスタを備える請求項7に記載のレベルシフト回路。前記電圧設定回路は、前記第2電源電圧と前記第6PチャネルMOSトランジスタとの間に接続される抵抗素子を備える請求項7に記載のレベルシフト回路。請求項1から請求項10のいずれかに記載のレベルシフト回路を搭載する半導体集積回路装置。本発明は、回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供する。以下に、[発明を実施するための形態]で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の観点では、レベルシフト回路は、第1インバータ101と、第2インバータ102と、レベルシフタ104と、出力バッファ回路105と、アシスト回路200とを具備する。第1インバータ101は、第1電源電圧VDD1が供給され、入力信号を論理反転して出力する。第2インバータ102は、第1電源電圧VDD1が供給され、第1インバータ101の出力信号を論理反転して出力する。レベルシフタ104は、第1電源電圧VDD1より高い電圧第2の電源電圧VDD2が供給され、第1インバータ101の出力と第2インバータ102の出力とに基づいてレベル変換した信号を出力する。出力バッファ回路105は、第2電源電圧VDD2が供給され、レベルシフタ104の出力をバッファリングして出力する。アシスト回路200は、第1および第2スイッチN21、P21と、電圧設定回路300とを備える。第1および第2スイッチN21、P21は、第1インバータ101の出力ノードBBと、レベルシフタ104の入力ノードAAとの間に挿入され、第1電源電圧VDD1に応答して回路を開閉する。第2電源電圧VDD2に基づいて設定電圧を生成する。第1電源電圧VDD1が供給される前に第2電源電圧VDD2が供給されたときに、レベルシフタ104の入力ノードAAの電圧を設定電圧に設定する。本発明によれば、回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供することができる。図面を参照して本発明の実施の形態を説明する。図4は、本発明の実施の形態に係るレベルシフト回路の構成を示す回路図である。本発明の実施の形態に係るレベルシフト回路は、インバータ101、102、105と、レベルシフタ104と、アシスト回路200とを備え、低電圧系の信号VINを高電圧系の信号VOUTにレベル変換して出力する。電源VDD1は低電圧系の電源を示し、電源VDD2は高電圧系の電源を示す電源VDD1の電圧<電源VDD2の電圧。インバータ101は、Pチャネル型MOS以降PMOSと記すトランジスタP11と、Nチャネル型MOS以降NMOSと記すトランジスタN11とを備え、低電圧系の入力信号VINを反転出力するためのプリドライバである。PMOSトランジスタP11とNMOSトランジスタN11とは、低電圧系の電源VDD1と共通電源電圧GNDとの間に直列に接続され、それぞれのゲートには共に入力信号VINが印加され、それぞれのドレインは共に内部ノードBBに接続される。インバータ102は、PMOSトランジスタP12とNMOSトランジスタN12とを備え、内部ノードBBの電圧VBを反転出力するプリドライバである。PMOSトランジスタP12とNMOSトランジスタN12とは、低電圧系の電源VDD1と共通電源電圧GNDとの間に直列に接続され、それぞれのゲートは共に内部ノードBBに接続され、それぞれのドレインは共に内部ノードCCに接続される。アシスト回路200は、NMOSトランジスタN21と、PMOSトランジスタP21と、電圧設定回路300とを備え、インバータ101とレベルシフタ104との間に挿入される。NMOSトランジスタN21は、レベルシフタ104との接続ノードである内部ノードAAと、内部ノードBBとの間に接続され、ゲートに電源VDD1が接続される。電圧設定回路300とPMOSトランジスタP21とは、電源VDD2と内部ノードAAとの間に直列に接続される。PMOSトランジスタP21のゲートは電源VDD1に接続される。アシスト回路200は、ノードAAの電圧確定を補助する。アシスト回路200内の電圧設定回路300は、図5に示されるように、容量素子C21を備えることが好ましい。すなわち、アシスト回路201は、容量素子C21を含む電圧設定回路301と、NMOSトランジスタN21と、PMOSトランジスタP21とを備える。NMOSトランジスタN21は、内部ノードBBと内部ノードAAと間に接続され、そのゲートは、低電圧系の電源VDD1に接続される。NMOSトランジスタN21は、内部ノードBBと内部ノードAAとの接続を電源VDD1の電圧に基づいて制御するスイッチとして機能する。PMOSトランジスタP21は、容量C21と内部ノードAAとの間に接続され、そのゲートは、電源VDD1に接続される。PMOSトランジスタP21は、容量素子C21電圧設定回路301と内部ノードAAとの接続を電源VDD1の電圧に基づいて制御するスイッチとして機能する。レベルシフタ104は、入力用トランジスタのNMOSトランジスタN13、N14と、出力負荷としてのPMOSトランジスタP13、P14とを備える。PMOSトランジスタP13とNMOSトランジスタN13とは、電源電圧VDD2と共通電源電圧GNDとの間に直列に接続され、それぞれのドレインは共にPMOSトランジスタP14のゲートに接続される。NMOSトランジスタN13のゲートは、内部ノードAAに接続され、PMOSトランジスタP13のゲートは、内部ノードDDに接続される。PMOSトランジスタP14とNMOSトランジスタN14とは、電源電圧VDD2と共通電源電圧GNDとの間に直列に接続され、それぞれのドレインは内部ノードDDに接続される。NMOSトランジスタN14のゲートは、内部ノードCCに接続され、PMOSトランジスタP14のゲートは、PMOSトランジスタP13とNMOSトランジスタN13との接続ノードに接続される。すなわち、NMOSトランジスタN13、N14は、プリドライバであるインバータ102の出力信号と、アシスト回路200の出力信号を入力する。PMOSトランジスタP13、P14は、入力用トランジスタであるNMOSトランジスタN13、N14のオン/オフの状態に応じて、レベル変換された高電圧系の出力信号を生成する。インバータ105は、PMOSトランジスタP15と、NMOSトランジスタN15とを備える。PMOSトランジスタP15およびNMOSトランジスタN15は、高電圧系の電源VDD2と共通電源電圧GNDとの間に直列に接続され、それぞれのゲートは共に内部ノードDDに接続され、それぞれのドレインは共に出力ノードに接続され、出力信号VOUTを出力する。本実施の形態に係るレベルシフト回路の動作を説明する。通常動作時すなわち電源VDD1、VDD2が共に供給されている場合や電源VDD1が電源VDD2よりも先に立ち上がる場合には、電源VDD1の立ち上がりと共に、NMOSトランジスタN21がオン状態になり、PMOSトランジスタP21がオフ状態になって、インバータ101、102の出力電圧が確定する。電源VDD2が立ち上がって動作するレベルシフタ104の出力電圧も確定するため、インバータ105に貫通電流I15は流れない。次に、電源VDD2が電源VDD1よりも先に立ち上がった場合の動作について説明する。図7には、電源VDD2および電源VDD1の電圧、内部ノードAAの電圧VAA、インバータ105を流れる貫通電流I15の時間的変化が示される。アシスト回路201は、図7に示されるように、時刻t1において電源VDD2が電源VDD1より先に立ち上がると、PMOSトランジスタP21がオン状態になる。したがって、内部ノードAAは、容量素子C21を介して電源VDD2に交流的に接続されることになる。そのため、容量素子C21のカップリングにより、内部ノードAAの電圧VAAは電源VDD2の立ち上がりと共に立ち上がる。更に、NMOSトランジスタN21は、ゲートが電源VDD1に接続されているため、オフ状態である。したがって、オフ状態であるNMOSトランジスタN21のソースドレイン間の抵抗は、オン状態であるPMOSトランジスタP21のソースドレイン間の抵抗よりも大きく、その分容量素子C21のインピーダンスを大きく設定することができる。よって容量素子C21の容量値が小さくても内部ノードAAの電圧VAAを電源VDD2の電圧に、より近付けることができる。図8は、電源VDD2が時刻t0から時刻t2にかけて立ち上がる場合すなわち図7に比べて緩やかに立ち上がる電源VDD2の場合の各電圧、電流を示す図である。電源VDD2の立ち上がりを示す直線の傾きの角度が図7に比べて小さい。すなわち、交流信号としては周波数が低いことを示している。容量素子C21の容量が図7に示される場合と同じ容量値としても内部ノードAAの電圧VAAを十分にあげることができ、出力ノードDDの電圧レベルを確定させることができる。アシスト回路201では、低電圧系の電源VDD1の供給が停止されている場合、ゲートが電源VDD1に接続されているPMOSトランジスタP21がオン状態となり、NMOSトランジスタN21がオフ状態となる。内部ノードAAの電圧VAAは、容量素子C21のインピーダンスとPMOSトランジスタP21の抵抗オン状態のため非常に小さいとの直列抵抗と、PMOSトランジスタP11とNMOSトランジスタN12との合成抵抗とNMOSトランジスタN21の抵抗オフ状態のため非常に大きいとの直列抵抗との比率によって定まる。PMOSトランジスタP21の抵抗およびNMOSトランジスタN21の抵抗が加算されるが、PMOSトランジスタP21はオン状態であり、NMOSトランジスタN21はオフ状態であるため、PMOSトランジスタP21による抵抗増加分は無視できる。そのため、本実施の形態に係るレベルシフト回路は容量素子C21のインピーダンスを高くすること、すなわち容量値を小さくすることが可能であり、レイアウト面積を小さくすることができる。一般的に、LSIにおける容量素子は、MOSトランジスタのゲート容量、nウェルの容量等で構成される。トランジスタ1素子当たりの容量は、数fF程度である。電源VDD2の立ち上がり時間は、μsオーダー、msオーダーであることが大半であり、図1に示されるレベルシフト回路の場合、容量素子C1は数pFの容量を必要とする。したがって、その容量値を実現するために数百個分のトランジスタが必要となる。本実施の形態のアシスト回路201では、PMOSトランジスタP21とNMOSトランジスタN21とが追加されることによって容量値面積を小さくすることができる。トランジスタ素子が2素子増えるが、数百個分のレイアウト面積に対して十分に小さい。すなわち、本発明によれば、高電圧系の電源VDD2に接続されて内部ノードAAの電圧を確定する容量素子の容量を小さくすることが可能であるため、電源VDD2の立ち上りが遅い場合もレイアウト面積が増大せずに内部ノードの電圧を確定することができ、貫通電流が流れない。アシスト回路200は、図6に示されるアシスト回路202のように構成されてもよい。アシスト回路202は、シリアル接続されるNMOSトランジスタN31~N33を含む電圧設定回路302と、NMOSトランジスタN21と、PMOSトランジスタP21とを備える。NMOSトランジスタN21は、内部ノードBBと内部ノードAAと間に接続され、そのゲートは、低電圧系の電源VDD1に接続される。NMOSトランジスタN21は、内部ノードBBと内部ノードAAとの接続を電源VDD1の電圧に基づいて制御するスイッチとして機能する。PMOSトランジスタP21は、電圧設定回路302と内部ノードAAとの間に接続され、そのゲートは、電源VDD1に接続される。PMOSトランジスタP21は、電圧設定回路302と内部ノードAAとの接続を電源VDD1の電圧に基づいて制御するスイッチとして機能する。電圧設定回路302は、NMOSトランジスタN31、N32、N33を備える。それぞれがダイオード接続されるNMOSトランジスタN31、N32、N33は、電源VDD2とPMOSトランジスタP21との間に直列接続される。図7に示されるように、電源VDD2が電源VDD1により先に立ち上がると、PMOSトランジスタP21がオン状態になり、NMOSトランジスタN21がオフ状態になる。シリアル接続されたNMOSトランジスタN31~N33は、ダイオード接続されているため、電源VDD2の電圧からソースドレイン間電圧3個分下がった電圧を内部ノードAAに印加し、内部ノードAAの電圧VAAは、電源VDD2と共に立ち上がる。したがって、内部ノードAAの電圧VAAが確定するため貫通電流を防ぐことができる。図9に、図8と同様に電源VDD2が緩やかに立ち上がる場合の各電圧、電流の変化が示される。電源VDD2は時刻t0から時刻t2にかけて立ち上がり、時刻t2以降は所定の電圧になる。電源VDD2の立ち上がりを示す直線の傾きの角度が小さくなって周波数は低くなるが、ダイオード接続されるNMOSトランジスタを有する電圧設定回路302は周波数に依存せずに内部ノードAAに電圧を供給する。したがって、内部ノードAAの電圧VAAを十分に上げることができ、レベルシフタ104の出力ノードDDの電圧レベルを確定することができる。また、電圧設定回路302は、容量素子を含まないため、インピーダンスの周波数依存性がほとんどなく、内部ノードAAの電圧確定は、電源VDD2の立ち上がりの傾きに依存しない。ここでは、電圧設定回路302は、NMOSトランジスタN31~N33を備えるが、直列接続されるトランジスタの数は3に限定されない。また、PMOSトランジスタであってもよい。さらに、電圧設定回路302は、内部ノードAAに電圧を印加するだけであるから抵抗素子であってもよい。上述のように、電圧設定回路300を、容量素子を含まずNMOSトランジスタによって印加電圧を設定する電圧設定回路302にすることにより、周波数依存性がなくなり、電源VDD2の立ち上がりの傾きに依らず各部の電圧の確定ができる。また、容量素子が使われないため、レイアウト面積を大幅に削減することができる。以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。