シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されていることを特徴とする不揮発性半導体記憶装置。シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層された選択ゲート積層構造をさらに有し、前記メモリセル積層構造と前記選択ゲート積層構造との間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記シリコン基板上に形成されたシリコン酸化膜の厚さは、前記メモリセル積層構造の高さの4分の1以下であることを特徴とする請求項1または請求項2に記載の不揮発性半導体記憶装置。前記シリコン基板上に形成されたシリコン酸化膜の密度は、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜よりも高密度であることを特徴とする請求項1乃至請求項3のいずれか一項に記載の不揮発性半導体記憶装置。シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および多結晶シリコン膜を積層し、複数のメモリセル積層構造を形成する第1の工程と、前記メモリセル積層構造間のシリコン基板上に第1のシリコン酸化膜を形成する工程と、前記メモリセル積層構造の側壁に、前記第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜を形成する工程と、前記メモリセル積層構造の上面の多結晶シリコン膜をシリサイド化して制御ゲート電極を形成する工程と、前記メモリセル積層構造の上面に被覆性の低い第3のシリコン酸化膜を成膜することで、前記メモリセル積層構造間に空隙を形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。前記第1のシリコン酸化膜を形成する工程は、バイアス印加プラズマ酸化法により行うことを特徴とする請求項5に記載の不揮発性半導体記憶装置の製造方法。本発明の実施形態の目的は、メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造-選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。実施形態に係る半導体記憶装置は、実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。以下、本発明の実施形態を図面を参照して詳細に説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置のビット線方向の断面図である。図1に示すように、本実施形態に係る不揮発性半導体記憶装置においては、シリコン基板1の上面上に、メモリセル積層構造2及び選択ゲート積層構造3が形成されている。メモリセル積層構造2及び選択ゲート積層構造3は、ゲート絶縁膜4を介して浮遊ゲート電極5と電極間絶縁膜6と、制御ゲート電極7とが順次積層された構造である。浮遊ゲート電極5は、例えば多結晶シリコン膜である。電極間絶縁膜6は、SiO-SiN-SiO膜などを用いることができる。制御ゲート電極7は、多結晶シリコン膜および金属シリサイド層としてのニッケルシリサイドNiSi膜を含む。また、信頼性を向上させるために、メモリセル積層構造2及び選択ゲート積層構造3の側壁にはシリコン酸化膜8が形成されている。さらに、メモリセル積層構造2間、及びメモリセル積層構造2-選択ゲート積層構造3間のシリコン基板1上にはゲート絶縁膜4を介して、シリコン酸化膜9が形成されている。シリコン酸化膜9の厚さは、側壁に形成されたシリコン酸化膜8より厚い。シリコン酸化膜9が厚すぎると、メモリセル積層構造2間、及びメモリセル積層構造2-選択ゲート積層構造3間が埋まり、後述するエアギャップ10のサイズが小さくなってしまう。そのため、シリコン酸化膜9は、ある程度のエアギャップ10のサイズを保ちつつ、厚くすることが望ましい。つまり、シリコン酸化膜9は、後述するエアギャップ10による効果を大きく劣化させない程度に、厚いことがよい。例えば、浮遊ゲートトップ位置において、スペース幅をWL間の幅で割った値が05以上となることが望ましい。別の例としては、シリコン酸化膜9は、メモリセル積層構造2及び選択ゲート積層構造3の高さの4分の1以下の厚さを有する。あるいは、シリコン酸化膜9は、シリコン酸化膜8よりも高密度であってもよい。メモリセル積層構造2間、及びメモリセル積層構造2-選択ゲート積層構造3間には、それぞれ空隙エアギャップ10が形成されている。これにより、セル間の結合容量を低減することができる。さらに、メモリセル積層構造2及び選択ゲート積層構造3の上面に、絶縁膜11が設けられている。絶縁膜11は、例えば被覆性の悪いシリコン酸化膜である。次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図2から図12は、本実施形態に係る不揮発性記憶装置の製造方法を例示する断面図である。先ず、図2に示すように、シリコン基板1の上面に、ゲート絶縁膜4と浮遊ゲート電極5となる多結晶シリコン膜を形成する。次に、メモリセル積層構造2と選択ゲート積層構造3との間を分離するように素子分離溝を形成する。その後、電極間絶縁膜6を積層し、続いて制御ゲート電極7となる多結晶シリコン膜を積層する。この多結晶シリコン膜の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜12を積層形成する。この後、フォトリソグラフィ技術を用いて、これらの積層構造をパターニングし、RIEReactiveIonEtching法によってエッチング加工し、メモリセル積層構造2及び選択ゲート積層構造3を形成する。なお、電極間絶縁膜6を多結晶シリコン膜上に形成した後、選択ゲート積層構造3を形成する領域における電極間絶縁膜6の一部を除去することよって、電極間絶縁膜6上に制御ゲート電極7用の多結晶シリコン膜を形成した際に、浮遊ゲート電極5用多結晶シリコン膜と制御ゲート電極7用多結晶シリコン膜とが電気的に接続可能な状態となる。次に、図3に示すように、バイアス印加プラズマ酸化法を用いて、分離されたメモリセル積層構造2間のシリコン基板1上と、メモリセル積層構造2-選択ゲート積層構造3間のシリコン基板1上と、メモリセル積層構造2と選択ゲート積層構造3の上面とに、それぞれシリコン酸化膜9及びシリコン酸化膜13を形成する。ここで、シリコン酸化膜9は、例えばメモリセル積層構造2及び選択ゲート積層構造3の高さの4分の1以下の厚さに形成される。あるいは、高密度のシリコン酸化膜9を形成してもよい。次に、図4に示すように、メモリセル積層構造2および選択ゲート積層構造3の側壁にシリコン酸化膜8を形成する。このとき、同時に、メモリセル積層構造2間のシリコン基板1上と、メモリセル積層構造2-選択ゲート積層構造3間のシリコン基板1上と、メモリセル積層構造2と選択ゲート積層構造3の上面とにも、再びシリコン酸化膜が形成される。この結果、シリコン酸化膜9の厚さは図3よりも厚くなる。すなわち、図3において、シリコン酸化膜9はあらかじめ一定の厚さに形成されているので、図4において、シリコン酸化膜9の厚さはシリコン酸化膜8よりも厚くなる。次に、図5に示すように、シリコン酸化膜9上に、塗布型絶縁膜であるSOGSpinOnGlass膜14を塗布する。SOG膜14は、メモリセル積層構造2間、及びメモリセル積層構造2-選択ゲート積層構造3間を埋め込み、さらにこれらの上部を覆うように形成する。その後、メモリセル積層構造2と選択ゲート積層構造3の上部のシリコン酸化膜13が露出するまで、CMPChemicalMechanicalPolishing法によって、SOG膜14を研磨し、除去する。次に、図6に示すように、フォトリソグラフィ技術を用いて、選択ゲート積層構造3間以外のメモリセルアレイの部分を覆うようにパターニングを行い、選択ゲート積層構造3間に存在するSOG膜14をウエットエッチング法によって選択的に除去する。次に、図7に示すように、隣接する選択ゲート積層構造3間に不純物拡散領域を形成するためのスペーサ膜16を形成し、エッチバック処理によって選択ゲート積層構造3間の側壁部にのみスペーサ加工を行う。この後、イオン注入法により、隣接する選択ゲート積層構造3間のシリコン基板1の表層に不純物を注入して熱処理によって活性化させ、不純物拡散領域を形成する。次に、図8に示すように、上記構成の上面全面に所定の厚さのシリコン窒化膜17を形成する。その後、シリコン窒化膜上17に、塗布型絶縁膜であるBPSGBoronPhosphorusSilicateGlass膜を形成する。ついで、CMP法によって、シリコン窒化膜17をストッパとしてBPSG膜を平坦化する。これによって、隣接する選択ゲート積層構造3間には層間絶縁膜15が形成される。次に、図9に示すように、メモリセル積層構造2と選択ゲート積層構造3の各上部のシリコン窒化膜12、シリコン酸化膜13、シリコン窒化膜17を、RIE法を用いて、エッチバックする。これによって、メモリセル積層構造2と選択ゲート積層構造3の上面は、制御ゲート電極7である多結晶シリコン膜が露出する。また、メモリセル積層構造2間、及びメモリセル積層構造2-選択ゲート積層構造3間では、側壁に形成されたシリコン酸化膜8とSOG膜14とが露出する。次に、図10に示すように、フォトリソグラフィ技術を用いて、選択ゲート積層構造3間を覆うようにパターニングを行い、メモリセル積層構造2間に存在するSOG膜14をウエットエッチング法によって選択的に除去する。次に、図11に示すように、メモリセル積層構造2及び選択ゲート積層構造3の上面にシリサイド形成用の金属として、ニッケルNi膜をスパッタ法などの成膜法によって形成し、熱処理を行なってシリサイド化を行う。これにより、制御ゲート電極7を構成する多結晶シリコン膜の上部がニッケルシリサイド膜となる。なお、シリサイド用の金属は、ニッケルNiだけでなく、コバルトCoやタングステンWなどでもよい。ここで、本実施形態においては、メモリセル積層構造2間のシリコン基板1上に厚いシリコン酸化膜9が形成されている。このような厚い酸化膜が存在すると、ニッケルとシリコンが反応しにくくなる。このため、上記シリサイド化の際に、メモリセル積層構造2間のシリコン基板1上部までもがシリサイド化され、ニッケルシリサイド膜となることを防ぐことができる。すなわち、メモリセル積層構造2間がショートすることを防ぐことができる。また、メモリセル構造2間だけでなく、メモリセル積層構造2-選択ゲート積層構造3間のショートも抑制することができる。あるいは、メモリセル積層構造2間のシリコン基板1上に高密度のシリコン酸化膜9を形成した場合にも、同様の効果を得ることができる。その後、図12に示すように、メモリセル積層構造2及び選択ゲート積層構造3の上面に、被覆性の悪いシリコン酸化膜を成膜することで、絶縁膜11を形成する。これにより、メモリセル積層構造2間、及びメモリセル積層構造2-選択ゲート積層構造3間に埋め込み物質が存在しない空隙エアギャップ10が形成される。上述したような製造方法により、図1に示すような本実施形態に係る不揮発性半導体記憶装置が製造される。本実施形態によれば、メモリセル積層構造間のシリコン基板上に、メモリセル積層構造の側壁に形成されるシリコン酸化膜よりも厚いシリコン酸化膜を設けることで、シリコン基板の上部がシリサイド化されるのを防ぐことができる。この結果、メモリセル積層構造間がショートすることを防ぐことができる。また、メモリセル構造間だけでなく、メモリセル積層構造-選択ゲート積層構造間のショートも抑制することができる。また、本実施形態によれば、メモリセル積層構造間のゲート絶縁膜上に厚いシリコン酸化膜を設けることで、成膜の過程で生じるH、Nといった不純物の拡散をブロックし、ゲート絶縁膜を保護することができる。すなわち、不純物によるゲート絶縁膜へのダメージを抑制することができ、製造された不揮発性半導体記憶装置における不良の発生を低減することができる。さらに、本実施形態によれば、バイアス印加プラズマ酸化法によりメモリセル積層構造間のシリコン基板上に厚いシリコン酸化膜を形成することで、メモリセル積層構造及び選択ゲート積層構造の側壁は酸化されにくく、細りやくびれといったメモリセル積層構造及び選択ゲート積層構造の変形を回避することができる。本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。