リード及びライト可能な不揮発性メモリに格納された記録装置起動用のブートプログラムを揮発性メモリに格納し、当該揮発性メモリに格納されたブートプログラムを実行する記録装置のコントローラであって、前記ブートプログラムの前記揮発性メモリへの格納が終わると、ブートモード時のメモリマップから通常モード時のメモリマップへの切り替えを行なう切替手段と、前記通常モード時のメモリマップにおいて、前記ブートモード時のメモリマップで前記ブートプログラムに割り当てられたアドレスと同じアドレスの前記揮発性メモリ上の領域に前記ブートプログラムを格納する格納手段と、前記ブートプログラムの前記揮発性メモリへの格納が行なわれている間、前記不揮発性メモリに格納された前記ブートプログラムを前記不揮発性メモリ上で実行し、前記揮発性メモリへの格納が終わり前記メモリマップの切り替えが行なわれると、前記揮発性メモリに格納された前記ブートプログラムを前記揮発性メモリ上で実行する制御手段とを具備することを特徴とするコントローラ。前記制御手段は、前記ブートプログラムの前記揮発性メモリへの格納が行なわれている間、前記不揮発性メモリ上での前記ブートプログラムの実行と並行して、オペレーティングシステムを起動させ、操作手段を介したユーザ操作の受け付けを開始することを特徴とする請求項1記載のコントローラ。前記制御手段は、前記ブートプログラムの前記揮発性メモリへの格納が行なわれている間、予め登録されたプログラムのみを実行し、前記ブートプログラムの前記揮発性メモリへの格納が終わり前記メモリマップの切り替えが行なわれると、全てのプログラムの実行を行なうことを特徴とする請求項1又は2記載のコントローラ。前記格納手段は、H/Wリセット解除後に前記格納処理を開始することを特徴とする請求項1から3のいずれか1項に記載のコントローラ。前記揮発性メモリは、DRAMであり、前記不揮発性メモリは、NOR型のフラッシュROM又はマスクROMであることを特徴とする請求項1から4のいずれか1項に記載のコントローラ。請求項1から5のいずれか1項に記載のコントローラを内蔵し、記録媒体に対して記録を行なう記録装置。リード及びライト可能な不揮発性メモリに格納された記録装置起動用のブートプログラムを揮発性メモリに格納し、当該揮発性メモリに格納されたブートプログラムを実行する記録装置のコントローラの処理方法であって、格納手段が、通常モード時のメモリマップにおいて、ブートモード時のメモリマップで前記ブートプログラムに割り当てられたアドレスと同じアドレスの前記揮発性メモリ上の領域に前記ブートプログラムを格納する工程と、制御手段が、前記ブートプログラムの前記揮発性メモリへの格納が行なわれている間、前記不揮発性メモリに格納された前記ブートプログラムを前記不揮発性メモリ上で実行し、前記揮発性メモリへの格納が終わり前記ブートモード時のメモリマップから前記通常モード時のメモリマップへの切り替えが行なわれると、前記揮発性メモリに格納された前記ブートプログラムを前記揮発性メモリ上で実行する工程とを含むことを特徴とする処理方法。しかし、上述した動作を行なうためにはいくつかの問題がある。第1に、プログラムをRAMに展開するまでの間おおよそ数秒の時間、MPUは通常動作を行なうことができない。これは、プログラム上の全関数が本来あるべき位置RAM上の固定アドレスに配置されない限り、MPUがコールしても良い関数すなわち、プログラムカウンタの分岐先が限定されてしまうためである。特に、最近の組込機器では、μi-Tron等のOSOperatingSystemを実装しているものが多く、これが起動できないと製品として何もできない場合が多い。実際の製品の動きで説明すると、電源投入後、プログラムをRAMに展開するまでの数秒間、パワーオン等のキー操作が受け付けられないため、ユーザは、機器が応答可能になるまで操作できず、待機しなければならない。このような問題に対処するため、特許文献2には、MPUを含むLSIの電源投入時に、MPUへ内部リセットをかけつつ、LSI内のDMAでプログラムをRAMに展開する仕組みが開示されている。更に、この技術では、ある程度のサイズのプログラムを展開した後、MPUの内部リセットを解除し、且つ全プログラムをロードするまでDMAを継続している。これにより、特許文献2の技術では、プログラムのRAM展開とMPUの起動とを効率的且つ高速に行なっている。しかし、この手法では、最低でもOS部分をロードし終えなければ、MPUの内部リセットを解除できず、これは相当なサイズのDMA転送が必要となるすなわち、起動が速まるとは言い難い。また更に、OSを起動した後も、全プログラムを転送し終えたわけではないので、キック可能なタスクが限定されてしまう。そのため、タスクのコールに制限をかける必要があると考えられる。本発明は、上記課題に鑑みてなされたものであり、起動の開始を指示されてからユーザ操作の受付を開始するまでの時間を短縮できるようにした技術を提供することを目的とする。上記課題を解決するため、本発明の一態様は、リード及びライト可能な不揮発性メモリに格納された記録装置起動用のブートプログラムを揮発性メモリに格納し、当該揮発性メモリに格納されたブートプログラムを実行する記録装置のコントローラであって、前記ブートプログラムの前記揮発性メモリへの格納が終わると、ブートモード時のメモリマップから通常モード時のメモリマップへの切り替えを行なう切替手段と、前記通常モード時のメモリマップにおいて、前記ブートモード時のメモリマップで前記ブートプログラムに割り当てられたアドレスと同じアドレスの前記揮発性メモリ上の領域に前記ブートプログラムを格納する格納手段と、前記ブートプログラムの前記揮発性メモリへの格納が行なわれている間、前記不揮発性メモリに格納された前記ブートプログラムを前記不揮発性メモリ上で実行し、前記揮発性メモリへの格納が終わり前記メモリマップの切り替えが行なわれると、前記揮発性メモリに格納された前記ブートプログラムを前記揮発性メモリ上で実行する制御手段とを具備する。本発明によれば、起動の開始を指示されてからユーザ操作の受付を開始するまでの時間を短縮できる。以下、本発明の一実施の形態について添付図面を参照して詳細に説明する。実施形態1まず、本実施形態の基本的な原理について説明する。図1は、本発明の一実施の形態に係わる組込機器のメモリマップの一例を示す図である。ここでは、MPUは、32bitに対応しており、4GBのアドレス空間を有している場合について説明する。アドレス0xc000_0000~0xffff_ffffは、IOエリア104LSILargeScaleIntegration内外に含まれるH/WHardware回路用のレジスタ領域を示している。アドレス0x8000_0000~0xbfff_ffffは、何もアサインされていないリザーブ領域103を示している。アドレス0x4000_0000~0x7fff_ffffは、LSI内に含まれるSRAMStaticRAMエリア102を示している。この領域は、MPUのスタックやOSオペレーティングシステム用のタスクコントロールブロックTCB等に使用される。アドレス0x0000_0000~0x3fff_ffffは、DRAMDynamicRAMエリア101を示しており、通常モード時通常動作時とブートモード時ブート動作時とでアサイン関係が異なってくる。具体的に説明すると、この領域は、通常モードでは、領域全体をDDRSDRAMDoubleDataRateSynchronousDynamicRAMやSDRAM等といったDRAMダイナミックRAMエリア101となる。DRAMは、LSI内部のSRAMとは異なり、8/16/32MBと非常に大きなサイズのものが実装可能であるので、通常、この領域は、組込機器におけるメインメモリとなる。また、ブートモード時には、通常モード時でのDRAMエリア101の一部がROMエリア100として用られる。本実施形態においては、アドレス0x0000_0000~0x0fff_ffffをROMエリア100として用いる。この領域は、サイズ的な制約はないが、ブートモード時のROMエリア100は、MPUのリセットベクタアドレスを含む。このように本実施形態においては、ブートモード時のメモリマップでROMエリア100にあるプログラムブートプログラムが、通常モード時のメモリマップではDRAMエリア101にある。当然、ROMエリア100とDRAMエリア101とにあるプログラムは、少なくとも実行部分に関しては同じものである必要があり、且つブートモードと通常モードとの間においてメモリマップ上の絶対アドレスも同じでなければならない。また、組込機器の立ち上げ当初には、DRAMエリア101にプログラムが実装されていない。つまり、このような構成を実現するためには、ROMエリア100からDRAMエリア101にプログラムを格納展開する必要がある。そこで、図2を用いて、この処理のメカニズムについて説明する。通常モード時にプログラムが配置されている領域は、ブートモード時にはROMエリア100となるので、直接同じアドレスにプログラムを格納展開できない。そこで、通常、組込機器等で使用されているシステムのメモリマップには、ミラー/ゴースト/シャドウ等と言われる仕組み以降、ミラーと呼ぶがあるので、本実施形態においては、それを利用することでこの問題を解決する。具体的な説明を行なうために、前提条件として、本実施形態に係わる組込機器においては、DRAMとして16MBのメモリ領域が実装されており、ROMとして8MBのメモリ領域が実装されているものとする。このような場合、例えば、ROMにおいては、ROMエリア100の大きさよりも実際のデバイスの記憶サイズが小さいため、メモリマップ内では、同じデータが実ROMの容量毎に折り返されて見える。例えば、ROMエリア100のサイズが256MBの時に8MBのROMを接続すると、図2のブートモード側に示すように、同じコンテンツが見えるミラー領域が32面存在する。同様に、DRAMのサイズが16MBの場合、ブートモード時のメモリマップではDRAMエリア101のサイズが768MBであるので、ミラー領域が48面、通常モードでは64面のミラー領域が存在する。このとき、ブートモード時と通常モード時とにおけるメモリマップでのDRAMのミラー領域は、同じ記憶領域となる。そのため、ブートモードにおいて、例えば、ROM領域0からDRAM領域0に展開複製すれば、それは通常モード時のDRAM領域0にデータを転送していることと同じこととなる。すなわち、上記原理に従えば、ブートモードにおいて、ROM内のプログラムをDRAMに展開しつつ、当該プログラムをROM上で実行可能となり、且つ、DRAM上へのプログラムの展開が終わった後は、当該プログラムをRAMで実行することができる。このとき、実行プログラムの絶対アドレスがブートモード時と通常モード時とにおいて変更されないため、起動する関数/タスクに制限が存在しない。なお、本実施形態において、ROMとは、リード及びライト可能な不揮発性メモリを指し、RAMとは、当該ROMよりもリード及びライト速度の速い揮発性メモリを指す。当然、ブートモード時には、DRAMよりもリード/ライトの速度で劣るROM上でのプログラムの実行になるため、通常モード時の実行性能には及ばないが、ユーザのパワーキー操作を受け付ける程度の軽度のプロセスを行なう上では何の支障もない。図3は、本実施形態に係わる組込機器の構成の一例を示す図である。LSI301は、組込機器における動作を統括制御する。MPU300は、LSI301上に設けられる各部を制御する。MPU300は、例えば、ROMこの場合、ROMデバイス318内のプログラムをRAMこの場合、DRAMデバイス320に展開し、そのプログラムをフェッチして各部の制御を行なう。なお、MPU300は、バスマスタ部分302を介して各スレーブにアクセスする。DMA303は、LSIの電源投入時に、MPU300の実行プログラムをROMからDRAMに展開複製する。バスマスタ部分302には、MPU300以外のバスマスタとしてDMA303が実装されている。そのため、バスマスタ部分302には、少なくとも2つのバスマスタが存在することになるので、互いのアクセスを調停するためのバスアービタ304が設けられている。バスアービタ304においては、バスの使用権を得たバスマスタのアドレス信号305どのスレーブへアクセスするかを示す情報をアドレスデコーダ306へ送信する。アドレスデコーダ306は、当該送られてきたアドレス信号305に基づいてスレーブ選択信号307使用権を持つバスマスタをどのスレーブに接続するかを示す情報307を生成し、それをバスMUX308へ送信する。バスMUX308は、スレーブ選択信号307に基づいて、バスの使用権を持つバスマスタの情報を、バスマスタ部分302、バススレーブ部分309、選択されたバススレーブへと送信する。ここで、バススレーブ部分309には、複数のスレーブが接続されている。図2に示す各スレーブは、図1のメモリマップ内に記載されているスレーブとリンクしている。まず、DRAMエリア101に該当するスレーブがDRAMデバイス320であり、DRAMI/Fコントローラ319が、当該デバイス320にアクセスするためのI/F制御を行なう。ROMエリア100に該当するスレーブがROMデバイス318であり、ROMI/Fコントローラ317が、当該デバイス318にアクセスするためのI/F制御を行なう。LSI内部SRAMエリア102に該当するスレーブがLSI内部SRAM316となる。なお、本実施形態における処理との関係性が薄いため、LSI内部SRAM316制御用のI/Fコントローラについての図示は省略している。最後に、IOエリア104に該当するスレーブは2つ存在し、1つ目がLSI内部IO空間レジスタ313であり、もう1つがLSI外部のIO空間、すなわち、ADCや外付けUSB2.0ホスト等のLSI外部デバイス315である。LSI外部IO空間I/Fコントローラ314が、当該デバイス315にアクセスするためのI/F制御を行なう。ここで、リマップ部311について説明する。リマップ部311は、例えば、LSI内部IO空間レジスタ313に含まれる1bitのレジスタFFLSI内部IO空間レジスタ313との関係を接続線312として記載等で実現される。リマップ部311は、デコードモード選択信号310を生成し、それをアドレスデコーダ306へと送信する。図5は、デコードモード選択信号310とアドレスデコーダ306との制御の関係を示すテーブルである。ここに示されるように、リマップ部311によって、本システムはブートモードと通常モードとのメモリマップを切り変え可能に構成されている。以上が、組込機器の構成の一例についての説明である。なお、図3に示す構成は、シェアードバスなどと呼ばれるものであり、昨今の流行りであるインタコネクト構成の場合は、構成要素の追加が更に必要となる。インタコネクト構成については、後述する実施形態において説明する。また、上述した説明では、DMA303は、MPU300の実行プログラムをROMエリア100からDRAMエリア101に展開を行なうH/W構成として説明したが、この展開制御自体は、MPU300自体で行なっても特に問題はない。昨今のOSは、プリエンプティブのマルチタスクが当たり前に実装されているため、ユーザのパワーキー操作受け付け処理をしながら、実行プログラムの展開処理を行なう程度であれば普通に実行可能である。また、上述した構成の他、図4に示す構成を採っても良い。図3に示す構成と、図4に示す構成との相違点としては、DMA303の違いが挙げられる。具体的には、図3の構成では、ROMエリア100からDRAMエリア101へのデータ転送時に、DMA303がROMI/Fコントローラ317を介してROMデバイス318のデータをリードする。その後、DMA303がDRAMI/Fコントローラ319を介しDRAMデバイス320に同データをライトするといった手続きを行なう。これに対し、図4では、フライバイと呼ばれる形式が採用されている。具体的には、ROMI/Fコントローラ317内の制御回路で自発的にROMデバイス318のデータをリードし、それをフライバイ用バス321経由でDMA303へと転送する。その後、DMA303がDRAMI/Fコントローラ319を介しDRAMデバイス320に同データをライトするといった手続きを行なう。これにより、DMA303がMPU300とシェアしているバス部分302、309を使用する回数が半分となり、システムとして効率が良いため、昨今ではこちらの形式の方が主流となってきている。次に、図6を用いて、図3又は図4に示す構成における処理の流れの一例について説明する。ユーザが、組込機器に電源を投入すると、LSI301内においてH/Wリセット解除が行なわれるS100。このとき、リマップ部311は、ブートモード時のメモリマップを設定するS101。H/Wリセット解除後、MPU300が自動的に起動し、MPU300によってシステムの初期化が行なわれるS102。システムの初期化としては、例えば、MPU300内のスタックポインタの初期化、ROMI/Fコントローラ317の初期化、DRAMI/Fコントローラ319の初期化、LSI301の駆動クロック周波数の初期化図3では不図示等が最低限行なわれる。続いて、DMA303は、MPU300の制御に従って、ROMエリア100からDRAMエリア101へのプログラムの展開複製を開始するS103。上述したように、ブートモード時のメモリマップにおいては、通常モード時にプログラムが配置されるべきエリアは不可視であるので、DRAMのミラー領域に格納処理展開処理が行なわれる。また、この展開処理の間、MPU300においては、ROMエリア100に格納されたプログラムのフェッチを行なう。ここで、LSI301内においては、通常の処理をこなしていく通常ルーチンと、S103で開始されたDMA303の転送終了を待機する割込ルーチンとに分かれて処理が行なわれるS104。通常ルーチンの処理では、S103でのDMA303起動後、MPU300は、スタートタスクでOSを起動しS105、その後、組込機器のユーザ向けサービスを開始するS106。この通常ルーチンの処理は、ROMエリア100上でのプログラムの実行と並行して行なわれる。ここで、ユーザ向けサービスとは、ボタンやテンキー等操作手段を介したキー操作の受付や、最近流行りのタッチパネル操作手段からの入力の受付等をいう。その後、MPU300は、同期待ち状態に入るS110。すなわち、割込ルーチンによる既定の処理が終了するまでの間、処理を待機するS110でNO。一方、割込ルーチンの処理では、DMA303の処理が終了し、割込信号がMPU300に入力されるまで待機するS107でNO。割込信号が発生するとS107でYES、リマップ部311は、メモリマップを通常モードに変更するS108。この変更により、S103の処理でROMエリア100からDRAMエリア101に展開されたプログラムを、通常モード時のメモリマップに移動することができる。すなわち、このタイミングで既に起動されている通常ルーチンの処理を、速度の遅いROM実行から速度の速いRAM実行に変更できる。そして、通常ルーチンと割込ルーチンとの同期がとれるとS110でYES、MPU300は、フェッチ対象デバイスをDRAMデバイス320に変更し、DRAMエリア101に展開されたプログラムのフェッチを行なうS111。ここで、割込ルーチンを実行するためのプログラムISRのアドレス割り当てについて補足する。一般には、プログラムISRを、ブートモード時に参照できるDRAM上のいずれかのアドレスにマップし、その絶対アドレスを用いてプログラムを実行する。このとき、プログラムISRを、図1に示すブートモード時のROMエリア100に配置しない。その理由としては、実行プログラムのフェッチメモリをROMデバイス318からDRAMデバイス320に変更しようとする時に、それを実行するコード自身がROMデバイス318にあることになる。そのため、意図せぬタイミングでMPUのフェッチ対象デバイスが変わることになり、誤動作する場合があるからである。他の手法としては、MPUコアの端子に付いているHALT/RETRYといった信号を使う手段もあるが公知、その方法の詳細については本実施形態の要部ではないため、ここでは、その説明については省略する。その後、MPU300は、同期待ち状態となっている通常ルーチン側の処理と合流した後S110でYES、通常動作の動作を実行する。以上説明したように実施形態1によれば、ブートモード時のメモリマップと、通常モード時のメモリマップとを切替可能な構成を有する。そして、通常モード時のメモリマップにおいて、ブートモード時のメモリマップでブートプログラムに割り当てられたアドレスと同じアドレスのRAM上の領域にROMに格納されたブートプログラムを展開する。すなわち、ブートモード時と通常モード時とにおけるプログラム自体の絶対アドレスを同じにする。そのため、ROMに格納されたプログラムをRAMに展開しつつ、当該プログラムをROM上不揮発性メモリ上で実行することができる。また、RAMへのプログラムの展開が終わった後は、当該プログラムをRAM上揮発性メモリ上で実行することができる。これにより、ROM内のプログラムをRAMに展開している段階でOSを起動できるため、起動の開始を指示されてからユーザ操作の受付キー操作の受付等を開始するまでの時間を短縮できる。実施形態2次に、実施形態2について説明する。実施形態1との相違点としては、実施形態1を説明した図6のS101~S104の処理が挙げられる。具体的に説明すると、実施形態2においては、図7に示すように、S100の処理の直後に、DMA303による展開処理が実行されるS200。すなわち、このような処理は、ROMエリア100のDMAソースアドレスと、DRAMエリア101のディスティネーションアドレスとが、LSI内部H/Wに実装されているため行なえる。また、フローチャート上でのDMAの起動位置が早まるので、それに伴い、通常ルーチンと、DMA303の転送終了を待機する割込ルーチンの分岐位置も変更されるS201。以上説明したように実施形態2によれば、MPU300がDMA303を起動する手間を省けるため、実施形態1の場合よりも更に、起動の開始を指示されてからユーザ操作の受付キー操作の受付等を開始するまでの時間を短縮できる。実施形態3次に、実施形態3について説明する。ここで、組込機器がRAM実行を行なうのは、MPU300の処理速度を上げたいがためである。そのため、ROM実行が行なわれる期間が少しでも存在してしまうと、その間、数秒程度ではあるが、MPU300による処理速度が上がらない。例えば、組込機器が記録装置であるとすると、記録開始までの速度が上がらない可能性がある。また、表示装置を持つ組込機器であれば、アニメーション等の表示が通常モード時よりも遅くなる可能性がある。このように組込機器を制御する上では、たとえ数秒であるとはいえ、このような時間ロスが無いのが望ましい。一方で、組込機器の制御においては、ユーザからのパワーキー操作の受付や、LEDの点灯等、MPU300の処理速度を要求しない処理が多々ある。また、H/W起動直後に、ROMエリア100からDRAMエリア101へ展開を行なう段階で、ユーザが行なう処理としては、このような軽度の処理が多い。そこで、実施形態3においては、図8に示すように、ROM実行の間、高速処理が開始されないようガードをかける。これにより、上記望ましくない状態を回避する。ここで、図8に示す処理において、実施形態1を説明した図6に示す処理との相違点としては、S300及びS301の処理が挙げられる。つまり、MPU300が、ROM実行の間には、一部処理の軽いのタスクのみが起動されS300、ROMエリア100からDRAMエリア101への展開が終了したS110に示す同期OK後、全タスクを制限なしに実行するS301。ここで、図9を用いて、この処理の概要について更に詳細に説明する。図9には、各タスクの起動関係を示す図が示される。まず、電源投入T300が行なわれる。この処理は、図8のS100に示す処理が該当する。その後、ブートプログラムT301がコールされる。ブートプログラムのコールT301は、図8のS101~S103の処理が該当する。また、T301の処理は、DMA303によりROMエリア100からDRAMエリア101への展開処理の開始S103を含むので、このポイントで通常タスクと、割込タスクとに分岐する。この処理は、図8のS104の処理が該当する。更に、T301の処理では、OS側に処理を移管するが、この移管はT301からT302の間に示す処理コールを示している。起動後、OST302が最初にコールするルーチンは予め決められており、ここでは、その処理をスタートタスクT303と呼ぶ。従来の組込機器においては、このスタートタスクT303で必要なタスクを全て起動してしまうが、本実施形態においては、この処理に制限をかける。具体的には、予め登録された所定の処理タスクプログラムのみスタートタスクT303で実施する。その概要が、T303とT304~T306との処理の間のコールであり、この処理は、図8のS300が該当する。この場合、キー操作管理タスクT304やパネル操作管理タスクT305が所定の処理として予め登録されている。これら所定の処理は、比較的軽い処理負荷しか掛からないため、スタートタスクT303において直接起動される。それ以外の処理負荷が重い処理高速処理タスクは、同期専用タスクT306を介してコールする仕組みとなっている。ここで、同期専用タスクT306においてどのような処理を行なうかというと、当該処理では、まず、どのような組込機器用のリアルタイムOSにも実装されているWAIT命令を使用し、DMA終了のフラグ待ちをする。要は、この処理が、図8に示すS110の処理同期確認となる。DMA終了のフラグは、割込タスクにおけるDMA割込ルーチンIST内で設定されるフラグオン。DMA割込ルーチンISTは、ROMエリア100からDRAMエリア101への展開処理の終了時にコールされるタスクであり、図8に示すS110の処理同期確認が該当する。WAIT命令による同期S110が完了した後、同期専用タスクT306は、残りの高速処理タスクのコールを行なう。この処理が、T306から記録タスクT307及び読取タスクT308へのコールに該当する。以上説明したように実施形態3によれば、MPU300がROM実行中の場合には、予め登録された所定の処理処理負荷の軽い処理のみ実行され、高速処理処理負荷の重い処理は実行されない。そのため、実施形態1の場合よりも更に、起動の開始を指示されてからユーザ操作の受付キー操作の受付等を開始するまでの時間を短縮できる。実施形態4次に、実施形態4について説明する。実施形態1においては、シェアードバスと呼ばれるアーキテクチャを基にしたLSI301の構成を例に挙げて説明した。上述した通り、昨今の流行りはインタコネクト、若しくはクロスバースイッチと呼ばれる構成である。そこで、実施形態4においては、それら構成に対して上記制御を適用した場合について説明する。ここでまず、インタコネクトについて簡単に説明する。例えば、上述した図3の構成においては、DMA303がDRAMデバイス320に書き込みを行なうのと同時のタイミングで、MPU300がROMデバイス318からプログラムをフェッチすることができなかった。これは、バスアービタ301やバスMUX308等のH/W回路部分が、バスマスタであるMPU300とDMA303とで共有しているために制限が生じるためである。本来は、スレーブであるDRAMデバイス320及びROMデバイス318は、物理的に別のH/Wであるため、双方への同時アクセスが可能な構成も取り得るはずである。これを実現したアーキテクチャがインタコネクトであり、一般に流布されているバスプロトコルとしては、ARM社のAMBA3.0AXIやTENSILICA社のPIF3.0等が挙げられる。図10は、実施形態4に係わるLSI301シェアードバスの構成の一例を示す図である。実施形態1を説明した図3との相違点としては、シェアードバス構成時には、MPU300及びDMA303で共有されていたバスH/W部を、マスタ別、若しくはスレーブ別に実装しただけである。これにより、使用上の便宜性は著しく向上する。最初に用語の定義について説明する。シェアードバス構成時に共有されていたバスH/W回路を、マスタに付加した場合マスタコンポネントと呼び、スレーブに付加した場合スレーブコンポネントと呼ぶ。まず、MPU300用のマスタコンポネント400について説明する。MPU300用のマスタコンポネント400には、MPU300の他、アドレスデコーダ402とスレーブMUX403とが設けられる。アドレスデコーダ402は、メモリ空間へのアクセス時にMPU300が出力するアドレス信号401を検出し、どのスレーブに転送するかを示すスレーブ選択信号404をスレーブMUX403へ出力する。スレーブMUX403は、MPU300専用のマスタバス460を介して、MPU300が出力するバス転送情報を、スレーブ選択信号404によって選択されたスレーブへと転送する。この構成は、DMA303についても同様であり、マスタコンポネント410には、アドレスデコーダ411、スレーブMUX412が設けられている。DMA303は、アドレス信号413を送信し、それによってアドレスデコーダ411は、スレーブ選択信号404をスレーブMUX412へ出力する。また、DMA303専用のマスタバス470も設けられている。次に、DRAMデバイス320用のスレーブコンポネント450について説明する。スレーブコンポネント450には、DRAMI/Fコントローラ319の他、マスタアービタ451とマスタMUX452とが設けられる。上述した通り、図10に示す構成によれば、DMA303がDRAMデバイス320にアクセス中であっても、MPU300がROMデバイス318に転送可能である。しかし、DMA303とMPU300のDRAMデバイス320へのアクセスを同時のタイミングで許可することはできない。そのため、複数のマスタアクセスの競合を調停する機構がスレーブ毎に必要となり、マスタアービタ451は、DRAMデバイス320用として実装されている。どのマスタを選択するかの判断は、バス権制御信号454、455に基づいて行なわれる。バス権制御信号は、例えば、公知のREQUEST-ACK、若しくはVALID-READY信号によるハンドリング双方、名前の違いだけでメカニズムは同じ等で実現される。また、このバス権制御信号は、バスマスタ別、且つスレーブ毎に実装されており、MPU300のDRAMデバイス320に関するバス権制御信号を符号454とし、DMA303のDRAMデバイス320に関するバス権制御信号を符号455として示している。マスタアービタ451は、バス権制御信号454、455に基づき、どのマスタがDRAMデバイス320にアクセスして良いのかを判断し、その出力結果であるマスタ選択信号453がマスタMUX452に入力される。マスタMUX452は、マスタ選択信号453に従って、マスタ選択信号453によって選択されたマスタのバス情報をDRAMI/Fコントローラ319に転送する。この構成は、他のスレーブに関しても同様である。すなわち、スレーブコンポーネント420、430、440も同様の構成で実現される。ここで、スレーブコンポネント420について補足する。LSI内部IO空間レジスタ313及びLSI外部デバイス315は、電気的に別の構成であるため、本来であれば、別々のスレーブコンポネントを構成しても良い。しかし、双方ともにアクセス頻度が低いため、同時アクセス可能な構成とするメリットが低いので、H/W資源節約のためにも、同一のスレーブコンポネントとしている。このようにインタコネクトは、同時アクセスを許可する/しないと言った括り込みにより、スレーブコンポネントを構成することが可能である。ここで、リマップ部311は、実施形態1を説明した図3と同様に、LSI内部IO空間レジスタ313に含まれる1bitのレジスタFFLSI内部IO空間レジスタ313との関係を接続線312として記載等で実現される。リマップ部311は、デコードモード選択信号310を生成する。この信号は、各マスタコンポネント内に含まれるアドレスデコーダに転送される。具体的に説明すると、図10の場合、デコードモード選択信号310は、マスタコンポネント400のアドレスデコーダ402と、マスタコンポネント410のアドレスデコーダ411とに転送される。図11は、デコードモード選択信号310とアドレスデコーダ402とアドレスデコーダ411との制御の関係を示すテーブルである。ここに示されるように、リマップ部311によって、本システムはブートモードと通常モードとのメモリマップを切り変え可能に構成されている。なお、MPU300による処理の流れは、実施形態1を説明した図6のフローチャートと同様となる。以上説明したように実施形態4によれば、インタコネクト構成においても、上記実施形態1と同様の処理が行なえる。実施形態5次に、実施形態5について説明する。実施形態5においては、上述した実施形態1~4で説明したLSI301を有する組込機器を記録装置10のコントローラとして適用内蔵した構成の一例について説明する。図12は、記録装置10の制御系の構成の一例を示す図である。記録装置10は、ホスト装置40と接続されている。ホスト装置40は、画像データの供給源となるコンピュータ或いは、画像読取用のリーダやデジタルカメラなどで実現される。ホスト装置40と記録装置10との間では、インタフェース以下、I/Fと呼ぶ11を介して画像データ、コマンド等の授受が行なわれる。コントローラ20には、上述した、LSI301、LSI外部デバイス315、ROMデバイス318、DRAMデバイス320が設けられる。なお、DRAMデバイス320は、例えば、プリントバッファと共用して使用されても良い。また、ROMデバイス318は、マルチパス記録等に際して使用されるテーブル間引きテーブル等が格納される領域であっても良い。この他、コントローラ20には、画像処理部21や記録ヘッド制御部22等も設けられる。画像処理部21は、ホスト装置40からI/F11を介して受信した画像データに対して各種画像処理を行なう。また、記録ヘッド制御部22は、各種制御信号CLK、DATA等を記録ヘッド12に向けて送信し、それにより、記録ヘッド12の動作を制御する。記録ヘッド12は、記録ヘッド制御部22から転送されてきた信号に基づいて記録ヘッド12内の各吐出口からインクを吐出させる。これにより、記録媒体に画像が記録される。ここで、記録装置10の起動時には、上述した図6等に示す処理が実行される。すなわち、ROMROMデバイス318に格納されたプログラム記録装置起動用のプログラムをRAMDRAMデバイス320に展開しつつ、当該プログラムをROM上で実行することができる。また、RAMへのプログラムの展開が終わった後は、当該プログラムをRAM上で実行することができる。以上説明したように実施形態5によれば、上述した組込機器を記録装置に適用することができる。なお、記録装置は、必ずしも記録ヘッドを有する必要はなく、記録ヘッドを用いずに記録を行なう形態であっても良い。また、記録方式もインクジェット方式に限られず、どのような方式例えば、レザー方式であっても良い。その他、組込機器は、記録装置以外にも、表示装置等幅広く適用できることは言うまでもない。以上が本発明の代表的な実施形態の一例であるが、本発明は、上記及び図面に示す実施形態に限定することなく、その要旨を変更しない範囲内で適宜変形して実施できるものである。例えば、上述した実施形態においては、RAMがDRAMである場合について説明したが、RAMは、ROMに比べて速いアクセス速度リード/ライト速度を有するメモリであれば良く、例えば、SDRAM、DDR、DDR2、DDR3等であっても良い。また、ROMとしては、例えば、パラレルFLASHROMやシリアルFLASHROM等のNOR型のフラッシュROMであれば良い。その他、ROMとしては、パラレルMASKROMやシリアルMASKROM等のマスクROMであっても良い。