単結晶基板10と、当該単結晶基板10に形成された回路部20と、前記回路部20の一部と直接接触する状態で前記単結晶基板10の一面に配置された単結晶第1導電型層31と、前記単結晶第1導電型層31上に配置された単結晶第2導電型層33とを有するフォトダイオード30と、前記単結晶第2導電型層33と電気的に接続される電極35と、を備えていることを特徴とする撮像素子。前記単結晶基板10の一面にはコンタクトホール23aが形成された絶縁膜23が配置されており、前記単結晶第1導電型層31は、一部が前記コンタクトホール23aを介して前記回路部20の一部と直接接触していることを特徴とする請求項1に記載の撮像素子。前記フォトダイオード30は、前記単結晶第1導電型層31と前記単結晶第2導電型層33との間に、前記単結晶第1導電型層31がN型である場合には伝導体側に、前記単結晶第1導電型層31がP型である場合には価電子帯側に、前記単結晶第1導電型層31のエネルギーバンドに対して突出するエネルギーバンドを有する単結晶バリア層32を備えていることを特徴とする請求項1または2に記載の撮像素子。前記単結晶第1導電型層31は、単結晶第1導電型InAs層であり、前記単結晶第2導電型層33は、単結晶第2導電型InAs層であり、前記単結晶バリア層32は、単結晶InxGa1-xAs層0<x<1であることを特徴とする請求項3に記載の撮像素子。前記単結晶InxGa1-xAs層0<x<1は、Gaの組成比が0.17以上であることを特徴とする請求項4に記載の撮像素子。前記単結晶基板10は第2導電型の半導体基板とされ、前記回路部20は、前記単結晶基板10の表層部に互いに離間して形成された第1導電型の第1、第2領域21、22と、前記単結晶基板10の一面のうち前記第1領域21と前記第2領域22との間に配置された前記絶縁膜23上に形成されたゲート電極24と、を有し、前記単結晶第1導電型層31は、前記第1領域21と直接接触する状態で配置されていることを特徴とする請求項1ないし5のいずれか1つに記載の撮像素子。前記第1領域21は、前記単結晶第1導電型層31がN型である場合には前記第2領域22より不純物濃度が低くされ、前記単結晶第1導電型層31がP型である場合には前記第2領域22より不純物濃度が高くされていることを特徴とする請求項6に記載の撮像素子。前記単結晶第1導電型層31は、N型であり、前記単結晶第2導電型層33は、P型であって、前記第1導電型層31を覆う状態で配置されており、当該第2導電型層33を覆う絶縁膜34に形成されたコンタクトホール34aを介して前記電極35と電気的に接続されていることを特徴とする請求項1ないし7のいずれか1つに記載の撮像素子。前記電極35は、前記単結晶基板10と電気的に接続されていることを特徴とする請求項1ないし8のいずれか1つに記載の撮像素子。しかしながら、上記撮像素子では、フォトダイオードをCuInGaSe2材料を用いて構成しており、CuInGaSe2材料は多結晶であるために各撮像素子で特性が異なる可能性があるという問題がある。また、上記撮像素子では、フォトダイオードとソース領域とを配線を介して接続しているため、キャリアがフォトダイオードからソース領域に転送される際に配線を介してノイズが導入されやすいという問題がある。本発明は上記点に鑑みて、各撮像素子で特性が異なることを抑制することができると共に、ノイズが導入されることを抑制することができる撮像素子を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、単結晶基板10と、当該単結晶基板10に形成された回路部20と、回路部20の一部と直接接触する状態で単結晶基板10の一面に配置された単結晶第1導電型層31と、単結晶第1導電型層31上に配置された単結晶第2導電型層33とを有するフォトダイオード30と、単結晶第2導電型層33と電気的に接続される電極35と、を備えていることを特徴としている。このような撮像素子では、単結晶基板10上に単結晶材料を用いて構成されたフォトダイオード30が形成されているため、各撮像素子で特性が異なることを抑制することができる。また、フォトダイオード30における単結晶第1導電型層31と回路部20の一部とが直接接触しているため、つまり、単結晶第1導電型層31と回路部20の一部とが配線を介さずに直接電気的に接続されているため、フォトダイオード30で生成されたキャリアがそのまま回路部20に転送される。このため、ノイズが導入されることを抑制することができる。この場合、請求項2に記載の発明のように、単結晶基板10の一面にはコンタクトホール23aが形成された絶縁膜23が配置され、単結晶第1導電型層31は、一部がコンタクトホール23aを介して回路部20の一部と直接接触するものとすることができる。これによれば、単結晶第1導電型層31のうち単結晶基板10の一面と相対する部分が全て回路部20の一部と直接接触する場合と比較して、単結晶第1導電型層31と単結晶基板10との格子不整合の影響を少なくすることができる。なお、単結晶第1導電型層31の一部と回路部20の一部とは直接接触している部分によって電気的に接続されている。また、請求項3に記載の発明のように、フォトダイオード30は、単結晶第1導電型層31と単結晶第2導電型層33との間に、単結晶第1導電型層31がN型である場合には伝導帯側に、単結晶第1導電型層31がP型である場合には価電子帯側に、単結晶第1導電型層31のエネルギーバンドに対して突出するエネルギーバンドを有する単結晶バリア層32を備えているものとすることができる。これによれば、単結晶バリア層32によってキャリアが単結晶第2導電型層33側に移動することを抑制することができ、拡散電流を低減することができる。また、請求項4に記載の発明のように、請求項3に記載の発明において、単結晶第1導電型層31は単結晶第1導電型InAs層であり、単結晶第2導電型層33は単結晶第2導電型InAs層であり、単結晶バリア層32は単結晶InxGa1-xAs層0<x<1であるものとすることができる。この場合、請求項5に記載の発明のように、請求項4に記載の発明において、単結晶InxGa1-xAs層0<x<132はGaの組成比が0.17以上であることが好ましい図4、図5参照。これら請求項4および請求項5では、単結晶InAs材料を用いることにより、赤外線領域に感度を有するフォトダイオード30とすることができる。また、請求項5に記載の発明では、Gaの組成比を0.17以上とすることにより、拡散電流を一般的に人がノイズとして認識しない10以下に低減することができる。そして、請求項6に記載の発明のように、単結晶基板10は第2導電型の半導体基板とされ、回路部20は、単結晶基板10の表層部に互いに離間して形成された第1導電型の第1、第2領域21、22と、単結晶基板10の一面のうち第1領域21と第2領域22との間に配置された絶縁膜23上に形成されたゲート電極24とを有し、単結晶第1導電型層31は、第1領域21と直接接触する状態で配置されていることをものとすることができる。また、請求項7に記載の発明のように、請求項6に記載の発明において、第1領域21は、単結晶第1導電型層31がN型である場合には第2領域22より不純物濃度が低くされ、単結晶第1導電型層31がP型である場合には第2領域22より不純物濃度が高くされているものとすることができる。これによれば、第1領域21に転送されたキャリアを第2領域22に転送し易くすることができる。また、請求項8に記載の発明のように、単結晶第1導電型層31はN型であり、単結晶第2導電型層33は、P型であって、第1導電型層31を覆う状態で配置され、当該第2導電型層33を覆う絶縁膜34に形成されたコンタクトホール34aを介して電極35と電気的に接続されているものとすることができる。これによれば、N型である単結晶第1導電型層31が絶縁膜34と接触しないため、リーク電流が発生することを抑制することができる。さらに、請求項9に記載の発明のように、電極35は、単結晶基板10と電気的に接続されるものとすることができる。これによれば、複数の撮像素子を組み合わせて撮像装置を構成する場合、電極35のレイアウトを特に考慮する必要もなく、電極35の配置を簡便化することができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図面を参照しつつ説明する。図1は、本実施形態における撮像素子が複数組み合わされてなる撮像装置の一部を示す平面模式図である。図1に示されるように、撮像装置100は、複数の撮像素子画素1がマトリックス状に配置されて構成され、各撮像素子1は水平走査シフトレジスタ2と接続されていると共に垂直走査シフトレジスタ3と接続されている。撮像素子1の具体的な構成について以下に説明する。図2は、図1に示す撮像素子1の断面構成を示す図である。図2に示されるように、撮像素子1は、シリコン基板10に形成された回路部20と、シリコン基板10上に形成されたフォトダイオード30とを備えている。なお、本実施形態では、シリコン基板10が本発明の単結晶基板に相当しており、シリコン基板10はP型とされている。回路部20は、本実施形態では、Nチャンネル型MOSトランジスタで構成されている。具体的には、シリコン基板10の表層部にN型ソース領域21およびN型ドレイン領域22が互いに離間して形成されている。なお、本実施形態では、N型ソース領域21が本発明の第1領域に相当し、N型ドレイン領域22が本発明の第2領域に相当しており、N型ソース領域21の不純物濃度はN型ドレイン領域22よりも低くされている。シリコン基板10の表面上にはSiO2等の絶縁膜23が形成されており、絶縁膜23のうちN型ソース領域21とN型ドレイン領域22との間に位置する部分上にゲート電極24が形成されている。つまり、絶縁膜23のうちN型ソース領域21とN型ドレイン領域22との間に位置する部分がゲート絶縁膜として機能する部分となる。また、ゲート電極24は、図1に示す垂直走査シフトレジスタ3と接続されており、垂直走査シフトレジスタ3から所定の駆動パルス信号が入力されるようになっている。なお、本実施形態では、シリコン基板10の表面が本発明のシリコン基板の一面に相当している。また、絶縁膜23には、N型ソース領域21およびN型ドレイン領域22の一部を露出させるコンタクトホール23a、23bが形成されている。そして、コンタクトホール23aを介してN型ソース領域21と直接接触するように、つまりN型ソース領域21と直接電気的に接続されるように、シリコン基板10上にフォトダイオード30が形成されている。フォトダイオード30は、本実施形態では、赤外線領域の波長を吸収して電子正孔対を生成する単結晶InAs材料を用いて構成されており、シリコン基板10上にN型単結晶InAs層以下では、単にN型InAs層という31、P型単結晶InxGa1-xAs層0<x<1以下では、単にInxGa1-xAs層0<x<1という32、P型単結晶InAs層以下では、単にP型InAs層という33が順に積層されて構成されている。具体的には、絶縁膜23に形成されたコンタクトホール23aを介して、N型ソース領域21と直接接触するようにN型InAs層31が配置され、このN型InAs層31を覆うように、P型InxGa1-xAs層0<x<132およびP型InAs層33が順に積層されている。なお、本実施形態では、N型ソース領域21が本発明の回路部20の一部に相当している。また、P型InxGa1-xAs0<x<1層32は、具体的には後述するが拡散電流を低減するバリア層として機能するものである。そして、フォトダイオード30を覆うようにSiO2等の絶縁膜34が配置されており、この絶縁膜34にはコンタクトホール34aが形成されている。そして、このコンタクトホール34aを介して電極35がP型InAs層33と接続されている。この電極35は、絶縁膜34に沿って絶縁膜23上まで形成されており、絶縁膜23に形成されたコンタクトホール23cを介してシリコン基板10と電気的に接続されている。また、コンタクトホール23bを介してドレイン電極25がN型ドレイン領域22と電気的に接続されている。このドレイン電極25は、図1に示す水平走査シフトレジスタ2と接続されており、N型ドレイン領域22に転送されたキャリア画素信号を水平走査シフトレジスタ2に出力する。以上が本実施形態における撮像素子1の構造である。なお、本実施形態では、N型が本発明の第1導電型に相当し、P型が本発明の第2導電型に相当している。また、N型InAs層31が本発明の単結晶第1導電型層に相当し、P型InAs層33が本発明の単結晶第2導電型層に相当し、P型InxGa1-xAs0<x<132が本発明の単結晶バリア層に相当している。次に、上記撮像素子1の作動についてエネルギーバンド構造を用いつつ説明する。図3は、図2中のA-A線に沿った撮像素子1のエネルギーバンド構造を示す図である。図2に示す撮像素子1フォトダイオード30に波長が3.3μm程度の赤外線が入射されると、赤外線がN型InAs層31およびP型InAs層33に吸収されて電子正孔対が生成される。そして、生成された電子正孔対キャリアは、N型InAs層31とP型InAs層33とのポテンシャル差、すなわちビルトインポテンシャルによって分離され、電子がN型ソース領域21に転送されると共に正孔が電極35に排出される。N型ソース領域21に転送された電子は、ゲート電極24に所定の駆動電圧が印加されることによってN型ドレイン領域22に転送され、N型ドレイン領域22からドレイン電極25を介して水平走査シフトレジスタ2に転送される。また、正孔は電極35を介してシリコン基板10に排出され、シリコン基板10中の電子と再結合して消滅する。このとき、N型InAs層31で生成されたキャリア電子がP型InAs層33側に移動して拡散電流が発生する可能性がある。しかしながら、本実施形態では、N型InAs層31とP型InAs層33との間に、N型InAs層31で生成される電子正孔対のキャリア電子が存在する伝導帯側にN型InAs層31のエネルギーバンドに対して突出するエネルギーバンドを有するP型InxGa1-xAs層0<x<132を備えている。このため、P型InxGa1-xAs層0<x<132によって電位障壁が形成され、N型InAs層31内で生成されたキャリア電子がP型InAs層33側に移動することを抑制することができ、拡散電流を低減することができる。ここで、P型InxGa1-xAs層0<x<132は、次のようにされていることが好ましい。図4は、拡散電流と電位障壁との関係をシミュレーションにより調べた結果を示す図である。図4に示されるように、電位障壁が大きくなるほど拡散電流が低減され、電位障壁が0.17eVになると拡散電流を10程度まで低減することが確認される。なお、この10とは、一般的に人がノイズとして認識しない拡散電流の割合である。図5は、InxGa1-xAs0<x<1におけるGaの組成比X、バンドギャップ、格子定数の関係を示す図である。図5に示されるように、InxGa1-xAs0<x<1はGaの組成比X=0であるとき、つまりInAsであるときにバンドギャップが0.35eVであり、Gaの組成比Xが大きくなるほどバンドギャップが大きくなっていく。そして、Gaの組成比Xが0.17であるときにバンドギャップが0.52eVとなってInAsとの間の電位障壁が0.17eVとなることが確認される。このため、Gaの組成比Xは0.17以上であることが好ましい。しかしながら、Gaの組成比Xを大きくするほど格子定数が小さくなっていき、InAsとInxGa1-xAs0<x<1との格子定数の差が大きくなる。このため、本実施形態では、P型InxGa1-xAs層0<x<132におけるGaの組成比Xは、0.17とされている。以上説明したように、本実施形態では、シリコン基板10上に単結晶材料を用いて構成されたフォトダイオード30が形成されている。このため、各撮像素子1で特性が異なることを抑制することができる。また、本実施形態では、N型ソース領域21上に直接フォトダイオード30を形成しており、フォトダイオード30で生成されたキャリア電子がそのままN型ソース領域21に転送される。このため、ノイズが導入されることを抑制することができる。そして、N型ソース領域21の不純物濃度は、N型ドレイン領域22の不純物濃度より低くされている。このため、N型ソース領域21の不純物濃度がN型ドレイン領域22の不純物濃度と同じとされている場合と比較して、N型ドレイン領域22のバンドギャップが価電子帯側にずれることになり、N型ソース領域21からN型ドレイン領域22に電子を転送し易くすることができる。さらに、N型InAs層31はコンタクトホール23aを介して一部がN型ソース領域21と直接接触しているため、N型InAs層31のうちシリコン基板10の表面と相対する部分が全てN型ソース領域21と直接接触する場合と比較して、N型InAs層31とシリコン基板10との格子不整合の影響を少なくすることができる。また、フォトダイオード30は、N型InAs層31とP型InAs層33との間に、N型InAs層31のエネルギーバンドに対して伝導体側に突出するエネルギーバンドを有するP型InxGa1-xAs層0<x<132を備えている。このため、N型InAs層31で生成されたキャリア電子がP型InAs層33に移動することを抑制することができ、拡散電流を低減することができる。さらに、P型InxGa1-xAs層0<x<132およびP型InAs層33は、N型InAs層31を覆う状態で配置されており、N型InAs層31が絶縁膜34と接触しない構成とされている。このため、N型InAs層31と絶縁膜34とが接触することによって生じるリーク電流を抑制することができる。他の実施形態上記第1実施形態において、N型ソース領域21の不純物濃度はN型ドレイン領域22の不純物濃度と同じであってもよいし、高くされていてもよい。また、上記第1実施形態では、フォトダイオード30を単結晶InAs材料を用いて構成したものを説明したが、例えば、フォトダイオード30を単結晶InSb材料等を用いて構成することもできる。この場合は、上記フォトダイオード30におけるP型InxGa1-xAs層0<x<132のように、拡散電流に対するバリア層として機能する層を第1、第2導電型層を構成する材料によって適宜選択して備えることが好ましい。また、フォトダイオード30を構成する材料は、赤外線領域に感度を有しない材料を用いて構成することも可能である。そして、上記第1実施形態では、電極35がコンタクトホール23cを介してシリコン基板10と電気的に接続されている例を説明したが、電極35が接地されていてもよいし、電圧を印加する端子に接続されていてもよい。また、上記第1実施形態において、第1導電型をP型とし、第2導電型をN型とすることもできる。つまり、シリコン基板10上にP型InAs層、N型InAs層を順に積層してフォトダイオード30を構成してもよい。このような場合は、P型InAs層とN型InAs層との間に、P型InAs層のエネルギーバンドに対して価電子体側に突出するエネルギーバンドを有するN型InxGa1-xAs層0<x<1を備えることが好ましい。また、第1導電型をP型とし、第2導電型をN型とした場合には、回路部20はPチャンネル型トランジスタとなる。このような撮像素子1では、キャリアが正孔となるため、ソース領域の不純物濃度をドレイン領域の不純物濃度より高くすることにより、ソース領域からドレイン領域に正孔を転送し易くすることができる。