高電位端子と出力端子との間に接続されたハイサイドスイッチと、前記出力端子と低電位端子との間に、前記低電位端子から前記出力端子に向かう方向を順方向として接続された整流要素と、前記高電位端子と前記出力端子との間に接続され、入力されるハイサイド制御信号に応じて前記ハイサイドスイッチをオンさせてから前記整流要素の逆方向回復時間よりも長い第1の期間以後で前記ハイサイド制御信号が変化するまでの期間において、前記出力端子の前記低電位端子との短絡を検出する第1の短絡検出回路を有し、前記出力端子の前記低電位端子との短絡を検出したとき、前記ハイサイドスイッチをオフさせる駆動回路と、を備えたことを特徴とするスイッチング回路。前記駆動回路は、前記ハイサイドスイッチの制御端子に第1の電圧を供給してオンさせ、前記第1の期間以後において、前記出力端子の前記低電位端子との短絡を検出しないとき、前記ハイサイドスイッチの前記制御端子に前記第1の電圧よりも高い第2の電圧を供給することを特徴とする請求項1記載のスイッチング回路。前記駆動回路は、前記ハイサイド制御信号を入力して、前期ハイサイド制御信号における前記ハイサイドスイッチをオフからオンに切り替える時間を前記第1の期間だけ遅延させた第1のパルス信号を生成する第1のパルス生成回路をさらに備え、前記第1の短絡検出回路は、前記第1のパルス信号を入力してオンまたはオフする第1のトランジスタと、前記高電位端子と前記出力端子との間において、前記第1のトランジスタと直列に接続され、前記第1のトランジスタがオンのときは前記第1のパルス信号の電位と前記出力端子の電位との電位差を分割した電位を生成し、前記第1のトランジスタがオフのときは前記高電位端子の電位と前記出力端子の電位差とを分割した電位を生成する第1の抵抗と、前記第1のトランジスタがオフのときの前記第1の抵抗の出力電位をローレベルとして出力し、前記第1のトランジスタがオンのときの前記第1の抵抗の出力電位を前記出力端子の電位に応じて前記ローレベルまたは前記ローレベルよりも高いハイレベルとして出力する第1のバッファと、を有することを特徴とする請求項1または2に記載のスイッチング回路。前記整流要素は、前記出力端子と前記低電位端子との間に接続されたローサイドスイッチの寄生ダイオードであり、前記駆動回路は、前記出力端子と前記低電位端子との間に接続され、前記ハイサイド制御信号に応じて前記ハイサイドスイッチをオフさせてから第2の期間以後で前記ローサイド制御信号が変化するまでの期間において、前記出力端子の前記高電位端子との短絡を検出する第2の短絡検出回路を有し、前記出力端子の前記高電位端子との短絡を検出したときは、前記ローサイドスイッチをオフのままにし、前記出力端子の前記高電位端子との短絡を検出しないときは、前記ローサイドスイッチを入力されるローサイド制御信号に応じてオンさせることを特徴とする請求項1~3のいずれか1つに記載のスイッチング回路。請求項1~4のいずれか1つに記載のスイッチング回路と、入力された電圧に応じてPWM信号の前記ハイサイド制御信号を生成する制御回路と、を備えたことを特徴とするDC-DCコンバータ。前記出力端子に一端が接続されたインダクタと、前記インダクタの他端と前記低電位端子との間に接続された平滑コンデンサと、前記インダクタの他端と前記低電位端子との間に接続され、前記制御回路に電圧を帰還する帰還抵抗と、をさらに備えたことを特徴とする請求項5記載のDC-DCコンバータ。本発明の実施形態は、スイッチ素子の破壊を抑制できるスイッチング回路及びDC-DCコンバータを提供する。実施形態によれば、ハイサイドスイッチと、整流要素と、駆動回路と、を備えたスイッチング回路が提供される。前記ハイサイドスイッチは、高電位端子と出力端子との間に接続されている。前記整流要素は、前記出力端子と低電位端子との間に、前記低電位端子から前記出力端子に向かう方向を順方向として接続される。前記駆動回路は、前記高電位端子と前記出力端子との間に接続され、入力されるハイサイド制御信号に応じて前記ハイサイドスイッチをオンさせてから前記整流要素の逆方向回復時間よりも長い第1の期間以後で前記ハイサイド制御信号が変化するまでの期間において、前記出力端子の前記低電位端子との短絡を検出する第1の短絡検出回路を有し、前記出力端子の前記低電位端子との短絡を検出したとき、前記ハイサイドスイッチをオフさせる。以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係るスイッチング回路の構成を例示するブロック図である。スイッチング回路破線1で囲んだ部分においては、直列に接続されたハイサイドスイッチ6及びローサイドスイッチ7と、ハイサイドスイッチ6を制御する駆動回路破線9で囲んだ部分で構成され、誘導性負荷12を駆動する。なお、ローサイドスイッチ7は、寄生ダイオードとして整流要素8を含んでいる。ハイサイドスイッチ6は、高電位端子2と出力端子3との間に接続されている。ハイサイドスイッチ6は、PチャンネルMOSFET以下、PMOSで構成され、ソースには、高電位端子2を介して電源電位VINが供給され、ドレインは、出力端子3に接続されている。また、ハイサイドスイッチ6の制御端子ゲート6gは、駆動回路9に接続される。ハイサイドスイッチ6には、図示しない寄生ダイオードが含まれる。ローサイドスイッチ7は、出力端子3と低電位端子4との間に接続されている。ローサイドスイッチ7は、NチャンネルMOSFET以下、NMOSであり、ソースは、低電位端子4を介して接地され、ドレインは、出力端子3に接続されている。また、ローサイドスイッチ7のゲートには、入力端子11を介してローサイド制御信号VLが入力される。ローサイドスイッチ7は、入力端子11を介して外部から入力されるローサイド制御信号VLに応じて、オンまたはオフする。整流要素8は、出力端子3と低電位端子4との間に、低電位端子4から出力端子3に向かう方向を順方向として接続されている。駆動回路9は、第1のパルス生成回路13、第1の短絡検出回路14、及びラッチ回路15で構成され、ハイサイドスイッチ6をオンまたはオフに制御する。また、駆動回路9は、ハイサイドスイッチ6をオンさせてから第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3の間ハイレベルになる第1のパルス信号VPを生成して、出力端子3の低電位端子4との短絡を検出するタイミングを制御する。ここで、第1の期間T1は、整流要素8の逆方向回復時間Trrよりも長い期間である。整流要素8の逆方向回復時間Trrの間は、ハイサイドスイッチ6に逆方向回復電流が流れ、出力電位VLXは、ローレベルになる。したがって、第1の期間T1は、出力端子3の短絡を検出することが可能になる整流要素8の逆方向回復時間Trrよりも長い期間に設定される。第1のパルス生成回路13は、ハイサイド制御信号VHを入力して第1のパルス信号VPを生成する。第1のパルス生成回路13は、ハイサイド制御信号VHのハイレベルからローレベルへの立ち下がりを第1の期間T1だけ遅延させ、さらに反転した第1のパルス信号VPを生成する。第1のパルス信号VPは、ハイサイド制御信号VHのローレベルからハイレベルへの立ち上がりに同期して、ハイレベルからローレベルに変化する。第1のパルス信号VPは、第1の短絡検出回路14の動作を許可し、または禁止する。第1の短絡検出回路14は、第1のパルス信号VPがハイレベルの期間の間、出力端子3の低電位端子4との短絡を検出し、短絡検出信号VDを生成する。短絡検出信号VDは、短絡が検出されたときハイレベル、短絡が検出されないときローレベルになる。また、第1のパルス信号VPがローレベルの期間は、第1の短絡検出回路14の動作は禁止され、短絡検出信号VDは、短絡が検出されないことを表すローレベルになる。ラッチ回路15は、リセット端子Rに入力されるリセット信号がハイレベルのときリセットされ、出力端子Qにローレベルを出力する回路である。ラッチ回路15は、スイッチング回路1のパワーオン時にリセットされる。短絡検出信号VDは、ラッチ回路15のセット端子Sに入力される。ラッチ回路15のリセット端子Rには、リセット回路16からパワーオンリセット信号が入力される。ラッチ回路15は、セット端子Sに入力されるセット信号がハイレベルのときセットされ、出力端子Qにハイレベルを出力する。ラッチ回路15は、第1の短絡検出回路14が出力端子3の低電位端子4との短絡を検出したときセットされ、出力端子Qに短絡状態信号VSを生成する。ハイレベルの短絡検出信号VDによりラッチ回路15がセットされると、短絡状態信号VSは、ハイレベルになり、電源が再投入されるまで、そのままの状態を保持する。論理和回路OR17は、短絡状態信号VSとハイサイド制御信号VHとの論理和として、ハイサイドスイッチ6の制御端子6gの信号VGを生成する。図2は、駆動回路の構成を例示する回路図である。なお、図1と同一の要素には、同一の符号を付している。また、駆動回路9a、第1の短絡検出回路14a、ラッチ回路15aについては、それぞれ破線で囲んでいる。図2に表したように、駆動回路9aの第1のパルス生成回路13aは、定電流源回路18を有し、高電位端子2に接続されている。定電流源回路18と接地端子5との間に、NMOS19とコンデンサ20とが、並列に接続されている。NMOS19のゲートには、ハイサイド制御信号VHを反転した信号が入力され、NMOS19は、ハイサイド制御信号VHに応じてオンまたはオフする。定電流源回路18は、コンデンサ20を充電する。コンデンサ20の端子電圧として第1のパルス信号VPが生成される。第1の短絡検出回路14aにおいては、第1のトランジスタ21、第1の抵抗22、抵抗23が、高電位端子2と出力端子3との間に、直列に接続されている。第1のトランジスタ21は、NMOSで構成され、ゲートには、第1のパルス信号VPが入力される。第1のトランジスタ21は、第1のパルス信号VPに応じてオンまたはオフする。第1のトランジスタ21がオンのとき、第1のトランジスタ21は、ソースフォロワとして動作する。第1の抵抗22、抵抗23は、第1のパルス信号VPのハイレベルと出力電位VLXとの電位差を分割する。否定回路INVで構成された第1のバッファ24は、第1の抵抗22、抵抗23で分割された電位差を反転し、短絡検出信号VDとして出力する。ラッチ回路15aは、一対の論理和の否定回路NORで構成されている。短絡検出信号VDは、ラッチ回路15aのセット端子Sに入力される。ラッチ回路15aのリセット端子Rには、リセット回路16の出力に接続される。リセット回路16は、高電位端子2に電源電位VINが供給される電源投入時に、パワーオンリセット信号を出力して、ラッチ回路15aをリセットする。ラッチ回路15aは、出力端子Qに短絡状態信号VSを生成する。第1の短絡検出回路14aにより、出力端子3の低電位端子4との短絡が検出されたとき、ラッチ回路15aは、セットされる。ハイレベルの短絡検出信号VDにより、ラッチ回路15aがセットされると、短絡状態信号VSは、ハイレベルになり、電源が再投入されるまで、そのままの状態を保持する。次にスイッチング回路1の動作について説明する。図3は、第1の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cは第1のパルス信号VP、dは短絡検出信号VD、eは制御端子の信号VG、fは出力電位VLX、gは短絡状態信号VS、hはハイサイド電流IHを表す。なお、図3aにおいては、ハイサイド制御信号VHとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している。また、ローサイド制御信号VLは、ハイサイド制御信号VHと同相の信号である図3b。また、図3bにおいては、ローサイドスイッチ7がオンまたはオフに制御されていることを、それぞれON、OFFで表し、図3eにおいては、ハイサイドスイッチ6がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、ハイサイドスイッチ6とローサイドスイッチ7とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。また、短絡状態信号VSは、ローレベルであり、短絡が検出されない状態とする図3g。1まず、外部から入力されるハイサイド制御信号VHがハイレベル、ローサイド制御信号VLがハイレベルのときの動作について説明する図3a、b。OR17は、ハイサイドスイッチ6の制御端子6gの信号VGとしてハイレベルを出力する図3e。ハイサイドスイッチ6はオフする。また、ローサイドスイッチ7はオンする。したがって、出力端子3は、低電位端子4と電気的に接続され、出力電位VLXはローレベルになる図3f。ローサイドスイッチ7には、誘導性負荷12の回生電流が流れている。第1のパルス生成回路13aは、第1のパルス信号VPとしてローレベルを出力する図3c。第1の短絡検出回路14aの第1のトランジスタ21は、オフする。第1のトランジスタ21は、ドレインとソースとの間に図示しない寄生ダイオードを有している。そのため、第1のトランジスタ21がオフのとき、第1の抵抗22は、寄生ダイオードを介して高電位端子2に接続される。短絡検出信号VDは、出力端子3の電位、すなわち出力電位VLXによらず、電源電位VINを第1の抵抗22、抵抗23で分割し、さらに第1のバッファ24で反転した信号になる。このときの短絡検出信号VDは、出力電位VLXによらず、短絡が検出されないことを表すローレベルになるように、第1の抵抗22、抵抗23の抵抗値の比が適切に設定されている図3d。2次に、入力されるハイサイド制御信号VHがハイレベルからローレベルに変化し図3a、ローサイド制御信号VLもハイレベルからローレベルに変化したときの動作について説明する図3b。第1のパルス生成回路13aは、ハイサイド制御信号VHに対して第1の期間T1だけ遅延し、さらに反転して第1のパルス信号VPを生成している。したがって第1のパルス生成回路13aは、ローレベルの第1のパルス信号VPを出力している図3c。第1の短絡検出回路14a、ラッチ回路15aの動作に変化はなく、短絡検出信号VD、短絡状態信号VSは、ともにローレベルのままである図3d、g。OR17は、ハイサイド制御信号VHがローレベルに変化したため、ハイサイドスイッチ6の制御端子6gの信号VGとしてローレベルを出力する図3e。ハイサイドスイッチ6は、オンする。また、ローサイド制御信号VLがローレベルに変化したため、ローサイドスイッチ7はオフする。ローサイドスイッチ7がオンのときにローサイドスイッチ7を流れていた回生電流は、寄生ダイオード整流要素8の逆方向回復電流として、ハイサイドスイッチ6を流れる。そのため、ハイサイドスイッチ6には、整流要素8の逆方向回復時間Trrの間、この逆方向回復電流の大きな電流値の電流IHが流れる図3hの一点鎖線Rで囲んだ部分。また、上記のとおり、ハイサイドスイッチ6に逆方向回復電流が流れている期間は、出力電位VLXは、ローレベルである図3f。出力電位VLXが、出力端子3の低電位端子4との短絡の有無によらずローレベルになるため、この整流要素8の逆方向回復時間Trrの間は、出力端子3の短絡を検出することはできない。3出力端子3が短絡していない場合、逆方向回復時間Trrの経過後、出力電位VLXは、ハイレベルになる図3f。ハイサイドスイッチ6の電流IHは、直線的に上昇し、誘導性負荷12を流れる図3h。そこで、第1のパルス生成回路13は、ハイサイド制御信号VHのハイレベルからローレベルへの立ち下がりを第1の期間T1だけ遅延させ、さらに反転して第1のパルス信号VPを生成している。逆方向回復時間Trrよりも長い第1の期間T1以後に、第1のパルス信号VPは、ハイレベルになる図3c。そして、ハイサイド制御信号VHが変化するまでの期間T3の間、第1のパルス信号VPはハイレベルであり、第1の短絡検出回路14の動作が許可される。第1のトランジスタ21は、ハイレベルの第1のパルス信号VPを入力してオンする。このとき、第1のトランジスタ21は、ソースフォロワとして動作する。第1の抵抗22、抵抗23は、第1のパルス信号VPのハイレベルの電位と出力電位VLXとの電位差を分割する。否定回路INVで構成された第1のバッファ24は、第1の抵抗22、抵抗23で分割された電位差を反転し、短絡検出信号VDとして出力する。第1の短絡検出回路14aは、出力電位VLXがハイレベルのときローレベル、出力電位VLXがローレベルのときハイレベルになる短絡検出信号VDを出力するように設定されている。すなわち、第1のパルス信号VPのハイレベルの電位、第1の抵抗22、抵抗23の抵抗値の比が適切に設定されている。短絡検出信号VDには、出力端子3の低電位端子4との短絡を検出した結果が出力される。スイッチング回路の大電流化にともないローサイドスイッチが大型化しているため、整流要素8の逆方向回復時間Trrが長時間化している。そこで、第1の短絡検出回路14aにおいては、ハイサイド制御信号VHがローレベルになりハイサイドスイッチ6がオンしてから図3a、e、第1の期間T1以後に、出力端子の低電位端子4との短絡を検出している。したがって、出力電位VLXは、出力端子3の短絡の有無に応じてローレベルまたはハイレベルになり、誤検出の可能性はない。第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、出力電位VLXが、ハイレベルの場合図3f、第1の短絡検出回路14aは、短絡検出信号VDとしてローレベルを出力する図3d。出力端子3の低電位端子4との短絡は、検出されない。したがって、ラッチ回路15aは、短絡状態信号VSとして、まだローレベルを出力している図3g。ハイサイド制御信号VHがローレベルからハイレベルに変化するまでの期間T3の間、OR17は、ハイサイドスイッチ6の制御端子6gの信号VGとして、ローレベルを出力する図3e。ハイサイドスイッチ6は、期間T3の間、オンのままになる。4次に、入力されるハイサイド制御信号VHがハイレベルに変化すると図3a、上記1の状態に戻る。第1のパルス生成回路13aは、第1のパルス信号VPとしてローレベルを出力する図3c。OR17は、ハイサイドスイッチ6の制御端子6gの信号VGとして、ハイレベルを出力する図3e。ハイサイドスイッチ6はオフする。また、ローサイド制御信号VLがハイレベルに変化し図3b、ローサイドスイッチ7はオンに切り替えられる。出力端子3が低電位端子4と短絡していない場合は、次サイクル以降、上記1~3の動作が繰り返される。5また、出力端子3が低電位端子4と短絡している場合、出力電位VLXは、0Vである図3fの一点鎖線Qで囲んだ部分。ハイサイドスイッチ6は、オンしているため、ハイサイドスイッチ6には、短絡電流の大きな電流IHが流れる図3h。入力されるハイサイド制御信号VHが、ハイレベルからローレベルに変化して、第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、第1の短絡検出回路14aは、短絡検出信号VDとして、ハイレベルを出力する図3d。出力端子3の低電位端子4との短絡が、検出される。したがって、ラッチ回路15aは、短絡状態信号VSとして、ハイレベルを出力する図3g。OR17は、ハイサイドスイッチ6の制御端子6gの信号VGとして、ハイレベルを出力する図3e。ハイサイドスイッチ6は、オフする。次サイクル以降、電源の再投入などによりラッチ回路15aがリセットされるまで、ハイサイドスイッチ6はオフのままになり、スイッチング回路1は、動作を停止する。したがって、ハイサイドスイッチ6は、出力端子3が低電位端子4と短絡している場合における過電流による破壊から保護される。なお、図3においては、ハイサイドスイッチ6とローサイドスイッチ7とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。しかし、デッドタイムが設けられている場合、デッドタイムの期間は、ローサイドスイッチ7の整流要素8に回生電流が流れている。そのため、ハイサイドスイッチ6がオンしたとき、ハイサイドスイッチ6には、デッドタイムが設けられていない場合と同様に、整流要素8の逆方向回復電流が流れることになる。このように、駆動回路9は、ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがローレベルに変化したとき、ハイサイドスイッチ6をオン、ローサイドスイッチ7をオフに切り替える。このとき、ハイサイドスイッチ6には、ローサイドスイッチ7の整流要素8の逆方向回復電流がハイサイドスイッチ6の電流IHとして流れることになる。そして、逆方向回復時間Trrよりも長い第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、出力端子3の低電位端子4との短絡を検出したとき、ハイサイドスイッチ6をオフに切り替えて、ハイサイドスイッチ6を破壊から保護する。図4は、第1の短絡検出回路の他の構成を例示する回路図である。図4に表した第1の短絡検出回路14bにおいては、図2に表した第1の短絡検出回路14aの第1の抵抗22、第1のバッファ24が、それぞれダイオード25、第1のバッファ26に置き換えられている。第1のバッファ26はNMOSで構成され、短絡検出信号VDは、第1のバッファ26のドレインから出力される。第1のパルス信号VPがハイレベルのとき、第1のトランジスタ21は、ソースフォロワとして動作し、第1のバッファ26のゲートには、ほぼ第1のパルス信号VPのハイレベルが入力される。出力電位VLXがローレベルのとき、第1のバッファ26はオフして、短絡検出信号VDとして、ハイレベルを出力する。出力電位VLXがハイレベルのとき、第1のバッファ26はオンして、短絡検出信号VDとして、ローレベルを出力する。また、第1のパルス信号VPがローレベルのとき第1のトランジスタ21はオフして、ダイオード25は、第1のトランジスタ21の寄生ダイオードを介して高電位端子2に接続される。第1の短絡検出回路14bは、短絡検出信号VDとして、出力電位VLXによらず、ローレベルを出力する。第1のパルス信号VPのハイレベルの電位が、出力電位VLXと比較してあまり高くないときに用いることができる。図5は、第1の実施形態に係るスイッチング回路の他の構成を例示する回路図である。図5に表したように、スイッチング回路1aにおいては、図1に表したスイッチング回路1の整流要素8が、整流要素8aに置き換えられている。ローサイドスイッチ7がなく、例えば、整流要素8aには、ダイオードを用いることができる。なお、図5においては、図1と同一の要素には、同一の符号を付している。ハイサイドスイッチ6、駆動回路9については、図1のスイッチング回路1と同様である。スイッチング回路1aにおいても、駆動回路9は、ハイサイド制御信号VHがローレベルに変化したとき、ハイサイドスイッチ6をオンに切り替える。このとき、ハイサイドスイッチ6には、整流要素8aの逆方向回復電流が流れる。そして、整流要素8aの逆方向回復時間Trrよりも長い第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、出力端子3の低電位端子4との短絡を検出したとき、ハイサイドスイッチ6をオフに切り替えて、ハイサイドスイッチ6を破壊から保護する。スイッチング回路1aは、例えば、チョッパ方式のDC-DCコンバータに用いることができる。図6は、第1の実施形態に係るスイッチング回路の他の構成を例示する回路図である。図6に表したように、スイッチング回路1bにおいては、低電位端子4が接地されていない。低電位端子4と接地端子5との間には、コンデンサ27が接続され、低電位端子4には、電源電位VINを反転した電位が生成される。なお、図6においては、図1と同一の要素には、同一の符号を付している。ハイサイドスイッチ6、駆動回路9については、図5のスイッチング回路1aと同様である。スイッチング回路1bにおいても、駆動回路9は、ハイサイド制御信号VHがローレベルに変化したとき、ハイサイドスイッチ6をオンに切り替える。このとき、ハイサイドスイッチ6には、整流要素8aの逆方向回復電流が流れる。そして、整流要素8aの逆方向回復時間Trrよりも長い第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、出力端子3の低電位端子4との短絡を検出したとき、ハイサイドスイッチ6をオフに切り替えて、ハイサイドスイッチ6を破壊から保護する。スイッチング回路1bは、例えば、負電位を生成する反転コンバータに用いることができる。以上図1~図6を参照して説明したように、第1の実施形態に係るスイッチング回路は、入力されるハイサイド制御信号に応じて、ハイサイドスイッチをオンさせ、整流要素の逆方向回復時間よりも長い第1の期間以後でハイサイド制御信号が変化するまでの期間において、出力端子の低電位端子との短絡を検出したときは、ハイサイドスイッチをオフする駆動回路を備えている。そのため、ハイサイドスイッチを短絡電流による破壊から保護することができる。第2の実施形態図7は、第2の実施形態に係るスイッチング回路の構成を例示する回路図である。図7に表したように、スイッチング回路1cにおいては、図1に表したスイッチング回路1の駆動回路9が駆動回路破線で囲んだ部分9bに置き換えられている。なお、図6においては、図1と同一の要素には、同一の符号を付している。ハイサイドスイッチ6、整流要素8を有するローサイドスイッチ7については、図1のスイッチング回路1と同様である。また、誘導性負荷12については、省略している。駆動回路9bにおいては、図1に表した駆動回路9に、INV28、PMOS29、30、NMOS31、論理積回路AND32が追加されている。第1のパルス生成回路13、第1の短絡検出回路14、ラッチ回路15、リセット回路16、OR17については、駆動回路9と同様である。PMOS29、30、NMOS31は、短絡状態信号VSとハイサイド制御信号VHとの論理和を出力するOR17の出力端子と、ハイサイドスイッチ6の制御端子6gとの間に接続されている。PMOS29のソースは、高電位端子2に接続され、ドレインは、ハイサイドスイッチ6の制御端子6gに接続されている。PMOS29のゲートは、INV28の出力端子に接続されている。PMOS30のソースは、制御端子6gに接続され、ドレインは、低電位端子4に接続されている。PMOS30のゲートは、OR17の出力端子に接続されている。また、NMOS31は、PMOS30と並列に接続されている。NMOS31のドレインは、制御端子6gに接続され、ソースは、低電位端子4に接続されている。NMOS31のゲートには、論理積回路AND32で生成された第1のパルス信号VPとOR17の出力信号との論理積が入力される。次にスイッチング回路1cの動作について説明する。図8は、第2の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cは第1のパルス信号VP、dは短絡検出信号VD、eは制御端子の信号VG、fは出力電位VLX、gは短絡状態信号VS、hはハイサイド電流IHを表す。なお、図8においては、ハイサイド制御信号VHとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している図8a。また、ローサイド制御信号VLは、ハイサイド制御信号VHと同相の信号である図8b。また、図8bにおいては、ローサイドスイッチ7がオンまたはオフに制御されていることを、それぞれON、OFFで表し、図8eにおいては、ハイサイドスイッチ6がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、ハイサイドスイッチ6とローサイドスイッチ7とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。1cまず、入力されるハイサイド制御信号VHがハイレベル、ローサイド制御信号VLがハイレベルのときの動作について説明する図8a、b。ハイサイドスイッチ6はオフしている。また、ローサイドスイッチ7はオンして、出力端子3を低電位端子4と電気的に接続する。出力電位VLXは、ローレベルになる図8f。また、第1のパルス生成回路13は、第1のパルス信号VPとしてローレベルを出力するため、第1の短絡検出回路14は、動作が禁止された状態になる。第1の短絡検出回路14は、短絡検出信号VDとして、短絡が検出されないことを表すローレベルを出力する図8d。このとき、ローサイドスイッチ7には、図1において出力端子3に接続された誘導性負荷12と同様の回生電流が流れている。2c次に、ハイサイド制御信号VHがハイレベルからローレベルに変化し図8a、ローサイド制御信号VLがハイレベルからローレベルに変化したときの動作について説明する図8b。ローサイドスイッチ7はオフし、ローサイドスイッチ7を流れていた回生電流は、整流要素8を流れる。第1の短絡検出回路14は、第1のパルス信号VPが、ハイサイド制御信号VHに対して第1の期間T1だけ遅延しているため、短絡検出信号VDとして、まだローレベルを出力している図8d。OR17は、ローレベルを出力し、PMOS29はオフ、PMOS30はオン、NMOS31はオフになる。PMOS30はソースフォロワ出力のため、ハイサイドスイッチ6の制御端子6gの信号VGの電位は、低電位端子4の電位よりもPMOS30のしきい値電圧Vthだけ高い第1の電圧V1になる図8e。なお、図8eにおいては、高電位端子2の電源電位VINを基準にして、制御端子6gの信号VGの電位を表している。また、第1の電圧V1は、電源電位VINと制御端子6gの信号VGの電位との電位差であり、正の値となる方向にとっている。ここで、第1の電圧V1は、高電位端子2の電源電位VINよりも低く設定されている。ハイサイドスイッチ6のオン抵抗Ronは、電源電位VINを供給した場合よりも大きい値になっている。そのため、ハイサイドスイッチ6には、オン抵抗Ronに制限された整流要素8の逆方向電流が、ハイサイドスイッチ6の電流IHとして流れる図8gの一点鎖線Rで囲んだ部分。また、ハイサイドスイッチ6に逆方向回復電流が流れている期間は、出力電位VLXは、ローレベルである図8f。したがって、この整流要素8の逆方向回復時間Trrの間は、出力端子3の短絡を検出することはできない。3c出力端子3が短絡していない場合、逆方向回復時間Trrの経過後、出力電位VLXは、ハイレベルになる図8f。ハイサイドスイッチ6の電流IHは、直線的に上昇し、誘導性負荷12を流れる図8h。そして、逆方向回復時間Trrよりも長い第1の期間T1以後に、第1のパルス生成回路13は、第1のパルス信号VPとして、ハイサイド制御信号VHが変化するまでの期間T3において、ハイレベルを出力する図8c。第1の短絡検出回路14は、動作が許可され、短絡検出信号VDとして、出力電位VLXに応じてローレベルまたはハイレベルを出力する。短絡検出信号VDには、出力端子3の低電位端子4との短絡を検出した結果が出力される。出力電位VLXは、ハイレベルのため図8fの一点鎖線Pで囲んだ部分、短絡は検出されず、第1の短絡検出回路14は、短絡検出信号VDとして、ローレベルを出力する図8d。したがって、ラッチ回路15は、短絡状態信号VSとして、ローレベルを出力する図8g。AND32は、ハイレベルを出力して、NMOS31がオンし、ハイサイドスイッチ6の制御端子6gの信号VGは、第1の電圧よりも高い第2の電圧V2になる図8e。ハイサイドスイッチ6は、オン抵抗の低い状態になる。ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルに変化すると、ハイサイドスイッチ6はオフ、ローサイドスイッチ7はオンに切り替えられ、上記1cの状態に戻る。次サイクル以降、出力端子3が短絡していない場合、上記1c~3cの動作が繰り返されることになる。4cまた、出力端子3が短絡している場合、ハイサイド制御信号VHがハイレベルからローレベルに変化してから第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、出力端子3の出力電位VLXがローレベルのままになる図8fの一点鎖線Qで囲んだ部分。第1の短絡検出回路14は、短絡検出信号VDとして、ハイレベルを出力し図8d、ラッチ回路15は、短絡状態信号VSとして、ハイレベルを出力する図8g。OR17は、ハイレベルを出力して、PMOS29をオンさせる。制御端子6gの信号VGの電位は、ハイレベルになり図8e、ハイサイドスイッチ6はオフする。ハイサイドスイッチ6の電流IHは、0になる図8h。次サイクル以降、電源の再投入などによりラッチ回路15がリセットされるまで、ハイサイドスイッチ6はオフのままになり、スイッチング回路1cは、動作を停止する。ハイサイドスイッチ6に過電流が連続的に流れるのを抑制し、ハイサイドスイッチ6の破壊を抑制できる。なお、第1の期間T1の間に、出力端子3と低電位端子4とが短絡した場合でも、ハイサイドスイッチ6を流れる電流IHは、比較的高いオン抵抗Ronにより制限された値になる図8h。そのため、ハイサイドスイッチ6を過電流による破壊から、さらに有効に保護することができる。なお、第1の期間T1の間、ハイサイドスイッチ6は、比較的大きいオン抵抗に保たれることになる。しかし、第1の期間T1が、ハイサイド制御信号VHがローレベルである期間、すなわちハイサイドスイッチ6がオンしている期間と比較して十分短ければ、動作効率の低下はわずかである。なお、図7に表したスイッチング回路1cにおいては、ハイサイドスイッチ6の制御端子6gの信号VGを生成する回路は、PMOS29、30、NMOS31でそれぞれ構成されている。しかし、PMOSとNMOSを入れ換えてもよい。図7、8を参照して説明したように、第2の実施形態に係るスイッチング回路は、ハイサイド制御信号に応じて、ハイサイドスイッチの制御端子に第1の電圧を供給してオン抵抗の比較的大きい状態でオンさせる。そして、第1の期間以後でハイサイド制御信号が変化するまでの期間において、出力端子の短絡を検出するため、誤検出が少ない。さらに、出力端子の短絡が検出されたとき、ハイサイドスイッチをオフする。また、出力端子の短絡が検出されないとき、ハイサイドスイッチの制御端子に第1の電圧よりも高い第2の電圧を供給してハイサイドスイッチをオン抵抗の低い状態にする。そのため、ハイサイドスイッチを短絡による破壊からさらに有効に保護することができる。第3の実施形態図9は、第3の実施形態に係るスイッチング回路の構成を例示する回路図である。図9に表したように、スイッチング回路1dにおいては、図1に表したスイッチング回路1の駆動回路9が駆動回路破線で囲んだ部分9cに置き換えられている。なお、図9においては、図1と同一の要素には、同一の符号を付している。ハイサイドスイッチ6、整流要素8を有するローサイドスイッチ7については、図1のスイッチング回路1と同様である。また、誘導性負荷12については、省略している。駆動回路9cにおいては、図1に表した駆動回路9に、第2のパルス生成回路33、第2の短絡検出回路34、ラッチ回路35、セット回路36、AND37が追加され、ローサイドスイッチ7のゲート信号VGLを生成する。ハイサイドスイッチ6の制御端子6gの信号VGを生成する第1のパルス生成回路13、第1の短絡検出回路14、ラッチ回路15、リセット回路16、OR17については、駆動回路9と同様である。駆動回路9cにおいては、第2のパルス生成回路33に、ハイサイド制御信号VHが入力される。第2のパルス生成回路33は、ハイサイド制御信号VHのローレベルからハイレベルへの立ち上がりを第2の期間T2だけ遅延させた第2のパルス信号VPLを生成する。ここで、第2の期間T2は、ハイサイドスイッチ6がオンからオフに切り替わるときの遅延時間よりも長い期間である。第2のパルス信号VPLは、ハイサイド制御信号VHのハイレベルからローレベルへの立ち下がりに同期して期間T4経過時、ローレベルからハイレベルに変化する。第2のパルス信号VPLは、第2の短絡検出回路34の動作を許可し、または禁止する。第2の短絡検出回路34は、第2のパルス信号VPLがハイレベルの期間T4の間、出力端子3の高電位端子2との短絡を検出し、短絡検出信号VDLを生成する。短絡検出信号VDLは、短絡が検出されたときローレベル、短絡が検出されないときハイレベルになる。また、第2のパルス信号VPLがローレベルの期間は、第2の短絡検出回路34の動作は禁止され、短絡検出信号VDLは、短絡が検出されないことを表すローレベルになる。ラッチ回路35は、リセット端子Rに入力されるリセット信号がハイレベルのときリセットされ、出力端子Qにローレベルを出力する回路である。短絡検出信号VDLは、ラッチ回路35のリセット端子Rに入力される。ラッチ回路15のセット端子Sには、セット回路36からパワーオンセット信号が入力される。ラッチ回路35は、セット端子Sに入力されるセット信号がハイレベルのときセットされ、出力端子Qにハイレベルを出力する。また、ラッチ回路35は、スイッチング回路1dのパワーオン時にセットされる。ラッチ回路35は、第2の短絡検出回路34が出力端子3の高電位端子2との短絡を検出したときリセットされ、出力端子Qに短絡状態信号VSLを生成する。ハイレベルの短絡検出信号VDLによりラッチ回路35がリセットされると、短絡状態信号VSLは、ローレベルになり、電源が再投入されるまで、そのままの状態を保持する。AND37は、短絡状態信号VSLとローサイド制御信号VLとの論理積をとり、ローサイドスイッチ7のゲート信号VGLを生成する。短絡状態信号VSLは、ローサイド制御信号VLをマスクして、ローサイドスイッチ7がオンされる期間を制限する。第2のパルス生成回路33、ラッチ回路35は、それぞれ図2に表した第1のパルス生成回路13a、ラッチ回路15と同様に構成することができる。第2の短絡検出回路34は、例えば、図10のように構成することができる。第2の短絡検出回路34aにおいては、第2のトランジスタ39、第2の抵抗40、抵抗41が、出力端子3と低電位端子4との間に、直列に接続されている。第2のトランジスタ39は、PMOSで構成され、ゲートには、第2のパルス信号VPLをINV38で反転した信号が入力される。第2のトランジスタ39は、第2のパルス信号VPLに応じてオンまたはオフする。第2のトランジスタ39がオンのとき、第2のトランジスタ39は、ソースフォロワとして動作する。第2のトランジスタ39のソース電位は、INV38のローレベルの電位よりもしきい値電圧Vthだけ高い値になる。第2の抵抗40、抵抗41は、出力電位VLXと第2のトランジスタ39のソース電位との電位差を分割する。第2のバッファ42は、第2の抵抗40、抵抗41で分割された電位差を短絡検出信号VDLとして出力する。なお、INV38のローレベルの電位によっては、図4に表した第1の短絡検出回路14bと同様に、抵抗41をダイオードに置き換えてもよい。次にスイッチング回路1dの動作について説明する。図11は、第3の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cは第2のパルス信号VPL、dは短絡検出信号VDL、eはゲート信号VGL、fは出力電位VLX、gは短絡状態信号VSL、hはハイサイド電流IH、iはローサイド電流ILを表す。なお、図11aにおいては、ハイサイド制御信号VHとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している。また、ローサイド制御信号VLは、ハイサイド制御信号VHと同相の信号である図11b。また、図11eにおいては、ローサイドスイッチ7がオンまたはオフに制御されていることを、それぞれON、OFFで表し、図11hにおいては、ハイサイドスイッチ6がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、ハイサイドスイッチ6を制御する信号は、図3と同様のため省略している。また、ハイサイドスイッチ6とローサイドスイッチ7とが同時にオンになることを避けるためのデッドタイムTdが設けられている。また、短絡状態信号VSLは、ハイレベルであり、短絡が検出されない状態とする図11g。1dまず、入力されるハイサイド制御信号VHがローレベル、ローサイド制御信号VLがローレベルのときのときの動作について説明する図11a、b。OR17は、ハイサイドスイッチ6の制御端子6gの信号VGとしてハイレベルを出力する。ハイサイドスイッチ6はオンする。また、AND37は、ローサイドスイッチ7のゲート信号VGLとして、ローレベルを出力する図11e。ローサイドスイッチ7は、オフする。このとき、オン状態のハイサイドスイッチ6は、出力端子3を高電位端子2と電気的に接続する。出力電位VLXは、ハイレベルになる図11f。また、第2のパルス生成回路33は、第2のパルス信号VPLとしてローレベルを出力し、第2のトランジスタ39はオフする。第2の短絡検出回路34は、動作が禁止された状態となる。第2のトランジスタ39は、ドレインとソースとの間に図示しない寄生ダイオードを有している。そのため、第2のトランジスタ39がオフのとき、抵抗41は、寄生ダイオードを介して低電位端子4に接続される。第2の抵抗40、抵抗41は、出力電位VLXを分割し、第2のバッファ42を介して、短絡検出信号VDLとして出力する。第2の抵抗40、41の抵抗値の比を適切に設定することにより、短絡検出信号VDLは、出力電位VLXによらず、短絡が検出されないことを表すローレベルとなる図11d。また、ハイサイドスイッチ6がオンのため、ハイサイドスイッチ6の電流IHは、直線的に増加する図11h。またローサイドスイッチ7がオフのため、ローサイドスイッチ7の電流ILは、0である図11i。2d次に、ハイサイド制御信号VHがローレベルからハイレベルに変化したときの動作について説明する図11a。OR17は、信号VGとしてローレベルを出力し、ハイサイドスイッチ6はオフになる。ハイサイドスイッチ6の応答に遅延があるため、出力電位VLXは、遅延時間をもって低下し、ハイサイドスイッチ6の電流IHは、遅延時間をもって減少していく図11f、h。そのため、ハイサイドスイッチ6の電流IHが0になるまで、出力端子3の高電位端子2との短絡を検出できない。OR17が、ハイサイドスイッチ6の制御端子6gの信号VGをハイレベルにしてから第2の期間T2以後に、第2のパルス信号VPLが、ハイレベルになる。第2のパルス信号VPLは、ローサイド制御信号VLが変化するまでの期間T4においてハイレベルである図11c。第2のトランジスタ39のゲートにローレベルが入力され、第2のトランジスタ39がオンする。第2の短絡検出回路34aは、動作を許可された状態になる。第2の短絡検出回路34aは、出力電位VLXがハイレベルのときハイレベル、出力電位VLXがローレベルのときローレベルになる短絡検出信号VDLを出力するように設定されている。すなわち、INV38のローレベルの電位、第2の抵抗40、抵抗41の抵抗値の比が適切に設定されている。3d出力端子3が、高電位端子2と短絡していない場合、出力電位VLXは、ローレベル図11fの一点鎖線Pで囲んだ部分、ハイサイドスイッチ6の電流IHは、0になる図11h。したがって、第2の短絡検出回路34は、短絡検出信号VDLとして、ローレベルを出力し、ラッチ回路35は、短絡状態信号VSLとして、ハイレベルを出力する図11d、g。デッドタイムTd経過後に、ローサイド制御信号VLがハイレベルになると、AND37は、ローサイドスイッチ7のゲート信号VGLとして、ハイレベルを出力する図11b、e。ローサイドスイッチ7は、オンし、ローサイドスイッチ7の電流ILが流れる図11i。4d次に、ローサイド制御信号VLが、ローレベルになると、上記1dの状態に戻る。AND37は、ローサイドスイッチ7のゲート信号VGLとして、ローレベルを出力する図11b、e。ローサイドスイッチ7は、オフになる。そして、デッドタイムTd経過後、ハイサイド制御信号VHが、ローレベルになり図11a、次サイクル以降、出力端子3が、高電位端子2と短絡していない場合、上記1d~3dの動作が繰り返されることになる。5dまた、出力端子3が、高電位端子2と短絡している場合、出力電位VLXは、ハイレベルであり図11fの一点鎖線Qで囲んだ部分、第2の期間T2以後でローサイド制御信号VLが変化するまでの期間T4において、第2の短絡検出回路34は、短絡検出信号VDLとして、ハイレベルを出力する図11d。ラッチ回路35は、短絡状態信号VSLとして、短絡が検出されたことを表すローレベルを出力する図11g。AND37は、ローサイドスイッチ7のゲート信号VGLとして、ローレベルを出力し図11e、ローサイドスイッチ7は、オフする。次サイクル以降、電源の再投入などによりラッチ回路35がセットされるまで、ローサイドスイッチ7はオフのままになり、スイッチング回路1dは、動作を停止する。ローサイドスイッチ7の電流ILは、0になり図11i、過電流による破壊から保護される。第3の実施形態に係るスイッチング回路は、入力されるハイサイド制御信号に応じて、ハイサイドスイッチをオンさせ、整流要素の逆方向回復時間よりも長い第1の期間以後でローサイド制御信号VLが変化するまでの期間において、出力端子の低電位端子との短絡を検出したときは、ハイサイドスイッチをオフする駆動回路を備えている。そのため、ハイサイドスイッチを短絡電流による破壊から保護することができる。さらに、図9~図11を参照して説明したように、第3の実施形態に係るスイッチング回路は、ハイサイドスイッチをオフさせてから、ハイサイドスイッチの遅延時間よりも長い第2の期間以後において、出力端子の高電位端子との短絡を検出したときは、ローサイドスイッチをオフする駆動回路を備えている。そのため、ローサイドスイッチを短絡電流による破壊から保護することができる。第4の実施形態図12は、第4の実施形態に係るDC-DCコンバータの構成を例示する回路図である。図12に表したように、DC-DCコンバータ50においては、スイッチング回路1dに、スイッチング回路1dを制御する制御回路51が追加されている。スイッチング回路1dについては、図9に表したスイッチング回路1dと同様である。また、DC-DCコンバータ52においては、スイッチング回路1dの出力端子3に、インダクタ53の一端が接続されている。インダクタ53の他端と低電位端子4との間に、帰還抵抗54と55とが直列に接続されている。さらに、平滑コンデンサ56が、インダクタ53の他端と低電位端子4との間に接続されている。高電位端子2には、電源電位VINが供給され、低電位端子4は、接地される。帰還抵抗54、55は、インダクタ53の他端の出力電圧VOUTを分圧した電圧VFBを制御回路51に帰還する。制御回路51は、入力される電圧VFBに応じてPWM信号を生成して、スイッチング回路1dにハイサイド制御信号VH、ローサイド制御信号VLとして出力する。制御回路51は、インダクタ53の他端の出力電圧VOUTに応じて、スイッチング回路1dを制御する。次にDC-DCコンバータ50の動作について説明する。図13は、第4の実施形態のDC-DCコンバータの主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cは制御端子の信号VG、dは出力電位VLX、eはハイサイド電流IH、fはローサイド電流IL、gはインダクタ電流ILLを表す。なお、図13bにおいては、ローサイドスイッチ7がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図13cにおいては、ハイサイドスイッチ6がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、ハイサイドスイッチ6とローサイドスイッチ7とが同時にオンになることを避けるために、デッドタイムTdが設けられている。1eまず、制御回路51がハイサイド制御信号VHとしてハイレベル、ローサイド制御信号VLとしてハイレベルを出力しているときの動作について説明する図13a、b。駆動回路9cは、ハイサイドスイッチ6の制御端子6gの信号VGとして、ハイレベルを出力する図13c。ハイサイドスイッチ6はオフする。また、駆動回路9cは、ローサイドスイッチ7のゲート信号VGLとして、ハイレベルを出力し、ローサイドスイッチ7をオンする。このとき、スイッチング回路1dの出力電位出力端子3の電位VLXは、ローレベルである図13d。ローサイドスイッチ7には、インダクタ53の電流ILLと等しい電流ILが流れている図13f、g。2e次に、制御回路51がハイサイド制御信号VHをハイレベルからローレベル、ローサイド制御信号VLをハイレベルからローレベルに切り替えると図13a、b、駆動回路9cは、ローサイドスイッチ7のゲート信号VGLとしてローレベルを出力し、ローサイドスイッチ7をオフする。ローサイドスイッチ7を流れていた電流ILは、整流要素8を流れる。また、駆動回路9cは、ハイサイドスイッチ6の制御端子6gの信号VGとして、ローレベルを出力する図13c。整流要素8の逆方向電流は、ハイサイドスイッチ6の電流IHとして流れる図13eの一点鎖線Rで囲んだ部分。インダクタ53の電流ILLは増加していく図13g。3e制御回路51から出力されるハイサイド制御信号VHがローレベルに変化してから第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、出力電位VLXは、ハイレベルの場合図13dの一点鎖線Pで囲んだ部分、第1の短絡検出回路14は、短絡を検出しない。駆動回路9cは、ハイサイドスイッチ6の制御端子6gの信号VGとして、ローレベルを出力する図13c。スイッチング回路1dの出力電位VLXは、整流要素8の逆方向回復時間の経過後に電源電位VINまで上昇する図13d。ハイサイドスイッチ6の電流IH及びインダクタ53の電流ILLは、ほぼ直線的に上昇していく図13e、g。4e次に、制御回路51がハイサイド制御信号VHをハイレベル、ローサイド制御信号VLをハイレベルに変化させと、上記1eの状態に戻る。駆動回路9cは、信号VGとしてハイレベルを出力する図13c、ハイサイドスイッチ6はオフする。また、駆動回路9cは、ローサイドスイッチ7のゲート信号VGLとしてハイレベルを出力し、ローサイドスイッチ7をオンに切り替える。ローサイドスイッチ7には、インダクタ53の電流ILLが流れる図13f、g。次サイクル以降、短絡が検出されない場合、上記1e~3eの動作が繰り返されることになる。5eまた、第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、出力電位VLXがローレベルの場合図13dの一点破線Qで囲んだ部分、第1の短絡検出回路14は、短絡を検出する。駆動回路9cは、制御端子6gの信号VGとして、ハイレベルを出力する図13c。ハイサイドスイッチ6は、オフに切り替えられ、ハイサイドスイッチ6の電流IHは0になる図13e。次サイクル以降、電源が再投入されるまでハイサイドスイッチ6はオフのままになり、DC-DCコンバータ50は、動作を停止する。このように、DC-DCコンバータ52においては、制御回路51が、ハイサイド制御信号VHとしてハイレベル、ローサイド制御信号VLとしてハイレベルを出力しているとき、駆動回路9cは、ハイサイドスイッチ6をオフ、ローサイドスイッチ7をオンに切り替える。このとき、ローサイドスイッチ7にインダクタ53の電流ILLに等しい電流ILが流れる。また、制御回路51が、ハイサイド制御信号VHをローレベル、ローサイド制御信号VLをローレベルに変化させたとき、駆動回路9cは、ローサイドスイッチ7のゲート信号VGLとしてハイレベルを出力し、ローサイドスイッチ7をオフに切り替える。同時に、駆動回路9cは、信号VGとして、ローレベルを出力し、ハイサイドスイッチ6をオンに切り替える。このとき、ハイサイドスイッチ6の電流IHには、整流要素8の逆方向回復電流が流れることになる。また、制御回路51によりハイサイド制御信号VHがハイレベルからローレベルに変化してから第1の期間T1以後でハイサイド制御信号VHが変化するまでの期間T3において、出力電位VLXがローレベルのままの場合、出力端子3の低電位端子4との短絡が検出される。駆動回路9cは、ハイサイドスイッチ6の制御端子6gの信号VGとして、ハイレベルを出力し、ハイサイドスイッチ6をオフする。したがって、ハイサイドスイッチ6に過電流が連続的に流れるのを抑制し、ハイサイドスイッチ6の破壊を抑制できる。図14は、第4の実施形態のDC-DCコンバータの主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cはゲート信号VGL、dは出力電位VLX、eはハイサイド電流IH、fはローサイド電流IL、gはインダクタ電流ILLを表す。図14においては、スイッチング回路1dを用いたDC-DCコンバータの主要な信号を表している。なお、図14aにおいては、ハイサイドスイッチ6がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図14cにおいては、ローサイドスイッチ7がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、ハイサイドスイッチ6とローサイドスイッチ7とが同時にオンになることを避けるために、デッドタイムTdが設けられている。1fまず、制御回路51が、ハイサイド制御信号VHとしてローレベル、ローサイド制御信号VLとしてローレベルを出力しているとき図14a、b、駆動回路9cは、信号VGとしてローレベルを出力し、ハイサイドスイッチ6をオンする。また駆動回路9cは、ローサイドスイッチ7のゲート信号VGLとして、ローレベルを出力し図14c、ローサイドスイッチ7をオフする。このとき、スイッチング回路1dの出力電位VLXは、ハイレベルである図14d。ローサイドスイッチ7には、インダクタ53の電流ILLと等しい電流ILが流れている図14f、g。2f次に、制御回路51が、ハイサイド制御信号VHをローレベルからハイレベルに切り替えると、駆動回路9cは、信号VGとして、ハイレベルを出力し、ハイサイドスイッチ6をオフする図14a。出力電位VLX、ハイサイドスイッチ6の電流IHは、ハイサイドスイッチ6の遅延時間に応じて低下していく図14d、e。3f第2の期間T2以後でローサイド制御信号VLが変化するまでの期間T4において、出力電位VLXは、ローレベルになっている場合図14の一点鎖線Pで囲んだ部分、出力端子3の高電位端子2との短絡は検出されない。駆動回路9cは、ローサイドスイッチ7のゲート信号VGLとして、ハイレベルを出力する図14c。ローサイドスイッチ7は、オンのままである。ローサイドスイッチ7の電流IL及びインダクタ53の電流ILLは、ほぼ直線的に減少していく図14f、g。4f次に、制御回路51が、ハイサイド制御信号VHをローレベル、ローサイド制御信号VLをローレベルに変化させと、上記1fの状態に戻る。駆動回路9cは、信号VGとしてローレベルを出力し、ハイサイドスイッチ6をオンする。また、駆動回路9cは、ローサイドスイッチ7のゲート信号VGLとしてローレベルを出力する。ローサイドスイッチ7はオフに切り替えられる。ハイサイドスイッチ6には、ローサイドスイッチ7の整流要素8の逆方向回復電流により電流IHが流れる図14e。次サイクル以降、出力端子3の短絡が検出されない場合、上記1f~3fの動作が繰り返されることになる。5fまた、第2の期間T2以後でローサイド制御信号VLが変化するまでの期間T4において、出力電位VLXがハイレベルの場合図14dの一点破線Qで囲んだ部分、短絡が検出される。駆動回路9cは、ゲート信号VGLを、ローレベルのままにする図14c。ローサイドスイッチ7は、オフのままである。次サイクル以降、電源が再投入されるまで、ローサイドスイッチ7は、オフのままであり、DC-DCコンバータ50は、動作を停止する。このように、DC-DCコンバータ52においては、制御回路51が、ハイサイド制御信号VHとしてローレベル、ローサイド制御信号VLとしてローレベルを出力しているとき、駆動回路9cがハイサイドスイッチ6をオン、ローサイドスイッチ7をオフさせる。また、制御回路51が、ハイサイド制御信号VHをハイレベルに変化させたとき、駆動回路9cは、ハイサイドスイッチ6をオフさせる。このとき、出力電位VLX、ハイサイドスイッチ6の電流IHは、ハイサイドスイッチ6の遅延時間に応じて低下していく。そして第2の期間T2以後でローサイド制御信号VLが変化するまでの期間T4において、出力電位VLXがハイレベルの場合、出力端子3の高電位端子2との短絡が検出される。駆動回路9cは、ローサイドスイッチ7のゲート信号VGLを、ローレベルのままにする。ローサイドスイッチ7はオフのままになる。DC-DCコンバータ50は、動作を停止する。ローサイドスイッチ7の過電流を防ぎ、破壊が防止される。なお、スイッチング回路1dを用いたDC-DCコンバータについて説明した。しかし、スイッチング回路としては、他のスイッチング回路1、1a、1b、1cを用いることもできる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。