第1導電型の半導体基板と、前記半導体基板の表面に設けられたソース領域、およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の領域の上に設けられるゲート電極と、を備え、前記ゲート電極は、前記半導体基板の垂直方向に、第二導電型の半導体層、及び、前記第二導電型の半導体層と前記第二導電型半導体層の下層との接合面に生じる空乏層を備えることを特徴とする半導体装置。前記ゲート電極は、前記半導体基板の垂直方向に、第一導電型の半導体層をさらに備え、前記空乏層は、前記第一導電型の半導体層と前記第二導電型の半導体層との接合面に生じることを特徴とする請求項1記載の半導体装置。前記空乏層は、前記第二導電型の半導体層と前記ゲート絶縁膜との接合面に生じることを特徴とする請求項1記載の半導体装置。ゲートとソースとが接続され、ドレインが電源端子に接続されたディプレッション型のMOSトランジスタと、前記ソースと接地端子との間にダイオード接続されたエンハンスメント型のMOSトランジスタと、からなる基準電圧生成回路であって、前記ディプレッション型のMOSトランジスタおよび前記エンハンスメント型のMOSトランジスタは、それぞれ請求項1ないし3のいずれか1項に記載された半導体装置から構成される基準電圧生成回路。例えば、基準電圧生成回路の場合、温度が変化すると、基準電圧生成回路の出力電圧である基準電圧も変化する。特許文献1によって開示された技術では、基準電圧を温度補正するために温度補正回路が存在する。よって、その分、規模の大きな回路となってしまう。本発明は、上記課題に鑑みてなされ、MOSトランジスタに所望の温度特性を与えることによって、補正のための回路の規模を小さくできる、あるいは補正のための回路を必要としない半導体装置を提供する。本発明は、上記課題を解決するため、MOSトランジスタを有する半導体装置において、MOSトランジスタは、第一導電型の半導体基板に設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の領域の上に設けられるゲート絶縁膜と、前記ゲート絶縁膜の上に設けられるゲート電極と、を備え、前記ゲート電極は、半導体基板の垂直方向に、第二導電型半導体層、及び、前記第二導電型半導体層と前記第二導電型半導体層の下層との接合面に生じる空乏層を備える、ことを特徴とするMOSトランジスタを提供する。本発明における半導体装置では、温度が変化すると、ゲート電極内部の空乏層の厚さが変化し、チャネル形成に対するゲート電圧の影響が変化するので、通常のMOSトランジスタの場合よりも閾値電圧を制御する因子が増えることになる。このことを利用し、MOSトランジスタに所望の温度特性を与えることができので、温度補正回路が小さくて済む。よって、回路規模を小さくすることが可能となる。以下、本発明の実施形態を、図面を参照して説明する。まず、MOSトランジスタの構成について説明する。図1は、本発明の第1の実施例であるMOSトランジスタを示す断面図である。MOSトランジスタは、第1導電型の半導体基板10、フィールド絶縁膜20、ゲート絶縁膜30、ゲート電極40、ソース領域51、及び、ドレイン領域52を備える。ゲート電極40は、半導体基板10の垂直方向に、第2導電型の半導体層41、及び、第2導電型の半導体層が空乏化した空乏層42を備える。ゲート絶縁膜30は、ソース領域51とドレイン領域52との間の領域の上に設けられる。ゲート電極40は、ゲート絶縁膜30の上に設けられる。空乏層42は、第2導電型の半導体層41と第2導電型の半導体層41の下層ゲート絶縁膜30との接合面に生じる。第1導電型をN型とすると第2導電型はP型とある。ここで、ゲート電極の下側が空乏化するためには、ゲート電極の導電型とゲート電極の下となる半導体基板の導電型が異なっている必要がある。MOSトランジスタが形成される第1導電型の半導体基板の領域は、LOCOSLOCalOxidationofSilicon法による膜厚約100~500nmのフィールド絶縁膜20により、または、深さ約50~300nmの酸化膜を埋め込むSTISharrowTrenchIsolation図示せずにより、周りの領域と半導体基板の表面近傍においては電気的に分離される。次に、膜厚約5~100nmのゲート絶縁膜30を設ける。次に、ゲート絶縁膜30の上に、膜厚約200~300nmのゲート電極40を設ける。ゲート電極40へは、不純物をイオン注入し、第2導電型の半導体層41とする。この時、注入する不純物の濃度は、半導体基板との電位差によりゲート電極の下部が空乏化するように設定しなければならない。そして、ソース領域51及びドレイン領域52が、不純物のイオン注入により形成される。次に、本実施例のMOSトランジスタの動作について説明する。通常のMOSトランジスタにおいては、温度が変化しても、ゲート絶縁膜の厚さが変化したり、ゲート電極が空乏化したりすることはないので、ゲート絶縁膜容量はほとんど変化しない。しかし、本実施例のMOSトランジスタにおいて、温度が変化すると、ゲート電極40下部の空乏層42の厚さが変化する。空乏層は容量を持つので、空乏層の厚さの変化は、ゲート絶縁膜の厚さが変化したのと同様の効果があり、ゲート絶縁膜容量が変化する。一般にMOSトランジスタでは、閾値電圧はもともと温度特性を有するので、温度が変化すると、閾値電圧は変化する。ここで、本実施例のMOSトランジスタにおいては、空乏層の厚さが変化することによるゲート絶縁膜容量の変化により、チャネル形成に対するゲート電圧の影響が変化するので、温度が変化すると、閾値電圧はさらに変化したり、変化が打ち消しあって、ほとんど変化しないようにさせたりすることが可能である。これによりMOSトランジスタに所望の温度特性を与えることができる。このように、MOSトランジスタが所望の温度特性を有するように作り込むことで、温度補正回路が簡単に構成できたり、回路規模を小さくしたりすえることが可能になる。MOSトランジスタが有する温度特性によっては温度補正回路を必要としない場合もある。[変形例1]図1では、導電型がP型の半導体層41を用いたが、N型の半導体層を用いても良い。この場合、半導体基板の導電型はP型となる。図2は第2の実施例である。図2に示すように、ゲート電極40は、P型の半導体基板10の垂直方向に、N型の半導体層43をさらに備えている。この時、空乏層42は、P型半導体層41とP型半導体層41の下層N型半導体層43との接合面に生じる。通常のMOSトランジスタにおいては、温度が変化しても、ゲート電圧のうちのチャネルに対する印加電圧は変化しない。しかし、図2に示す第2の実施例のMOSトランジスタにおいては、P型半導体層41及びN型半導体層43によるダイオードが逆バイアス状態となり、空乏層が存在するので、温度が変化すると、空乏層42の厚さが変化し、P型半導体層41とN型半導体層43との間の容量カップリングも変化する。よって、ゲート電圧P型半導体層41の電圧のうちのチャネル形成のため半導体基板10に印加される電圧も変化する。MOSトランジスタでは、閾値電圧はもともと温度特性を有するので、温度が変化すると、閾値電圧は変化する。図2のMOSトランジスタにおいては、ゲート電圧のうちのチャネルに対する印加電圧の変化により、チャネル形成に対するゲート電圧の影響が変化するので、温度が変化すると、閾値電圧はさらに変化するようにできる。[変形例2]N型半導体層43は、図2では、P型半導体層41の下に設けられている。半導体基板がN型の場合、図示しないが、N型半導体層43は、P型半導体層41の上に設けるのが良い。図3は第3の実施例を説明するための回路図であり、基準電圧生成回路を示している。図1あるいは図2に示されるMOSトランジスタを、図3に示される基準電圧生成回路に適用することも可能である。基準電圧生成回路は、ディプレッション型のMOSトランジスタ41、及び、エンハンスメント型のMOSトランジスタ42を備える。MOSトランジスタ41は、ゲートとソースとが接続され出力端子となり、ドレインは電源端子に接続される。MOSトランジスタ42は、MOSトランジスタ41のソースと接地端子との間に設けられ、ダイオード接続される。MOSトランジスタ41は定電流を流す電流源として機能し、この定電流によって基準電圧VREFがダイオード接続されるMOSトランジスタ42のドレインに発生する。本回路においては、MOSトランジスタ41~42が所望の温度特性を有するよう制御されるので、基準電圧VREFに所望の温度係数を与えることが可能となる。