"導体ベースプレートと、前記導体ベースプレート上に配置された高周波半導体チップとを備え、前記高周波半導体チップは、四隅が面取りされていることを特徴とする半導体装置。前記高周波半導体チップは、前記導体ベースプレート上に導電性接着剤を用いて接続されたことを特徴とする請求項1に記載の半導体装置。前記高周波半導体チップは、前記四隅の面取り部において、角部の面取り寸法と辺部の面取り寸法が等しいことを特徴とする請求項1または2に記載の半導体装置。前記高周波半導体チップは、前記四隅の面取り部において、角部が丸み部を備えることを特徴とする請求項1または2に記載の半導体装置。前記高周波半導体チップの入力側に配置された入力整合回路と、前記高周波半導体チップの出力側に配置された出力整合回路と、前記入力整合回路に接続された高周波入力端子と、前記出力整合回路に接続された高周波出力端子とを備え、前記高周波半導体チップと、前記入力整合回路と、前記出力整合回路とが1つのパッケージに収納されたことを特徴とする請求項1~4のいずれか1項に記載の半導体装置。前記入力整合回路に接続された入力ストリップラインを備え、前記高周波入力端子は、前記入力ストリップラインを介して前記高周波半導体チップのゲート端子電極に接続されたことを特徴とする請求項5に記載の半導体装置。前記出力整合回路に接続された出力ストリップラインを備え、前記高周波出力端子は、前記出力ストリップラインを介して前記高周波半導体チップの前記ドレイン端子電極に接続されたことを特徴とする請求項5に記載の半導体装置。前記高周波半導体チップは、基板と、前記基板の第1表面に配置されそれぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板の第1表面に配置され前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたVIAホールと、前記基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極とを備えることを特徴とする請求項1~7のいずれか1項に記載の半導体装置。前記基板は、シリコンカーバイド基板若しくはダイヤモンド基板を備えることを特徴とする請求項8に記載の半導体装置。本発明が解決しようとする課題は、特に金属製ベースに実装する、SiCやダイヤモンドを基板とする半導体チップの形状と実装方法に特徴を有するマイクロ波帯の半導体装置を提供することである。本実施形態の半導体装置は、導体ベースプレートと、導体ベースプレート上に配置された高周波半導体チップとを備える。前記高周波半導体チップは、四隅が面取りされている。次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施の形態高周波半導体チップの構成実施の形態に係る半導体装置1に適用する高周波半導体チップ24の模式的平面パターン構成の拡大図は、図1aに示すように表され、図1aのJ部分の拡大図は、図1bに示すように表される。また、実施の形態に半導体装置1において、導体ベースプレート200上に配置された高周波半導体チップ24の模式的平面パターン構成は、図2aに示すように表され、図2aのII-II線に沿う模式的断面構造は、図2bに示すように表される。実施の形態に係る半導体装置1は、図1~図2に示すように、導体ベースプレート200と、導体ベースプレート200上に配置された高周波半導体チップ24とを備え、高周波半導体チップ24は、四隅が面取りされている。ここで、図1に示すように、高周波半導体チップ24の長辺方向の長さはX2、短辺方向の長さはY2で表される。また、四隅の面取り部の長辺方向の長さはX1、短辺方向の長さはY1で表される。また、高周波半導体チップ24は、導体ベースプレート200上に導電性接着剤40を用いて接続されている。すなわち、300°Cの加熱が必要となるAuSn半田を用いる実装の代わりに、200°Cで硬化する導電性接着剤40を用い、温度変化を小さくすることで、割れを防ぐことができる。ここで、導電性接着剤40としては、例えば、銀ペースト、シルバーエポキシ接着剤などを適用可能である。また、熱伝導率の値は、AuSnでは、約57W/mKであるのに対して、例えば、シルバーエポキシ接着剤からなる導電性接着剤40では、約60W/mKである。また、高周波半導体チップ24の四隅を面取りすることで、接着できる高周波半導体チップ24のサイズの上限を、図9において後述するように、倍増することができる。また、高周波半導体チップ24は、基板110と、基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2次元電子ガス2DEG:TwoDimensionalElectronGas層116が形成されている。基板110は、シリコンカーバイド基板若しくはダイヤモンド基板を備える。実施の形態に係る半導体装置は、図1~図2に示すように、導体ベースプレート200上に配置された高周波半導体チップ24の四隅が面取りされていることによって、導体ベースプレート200とシリコンカーバイド基板若しくはダイヤモンド基板110との間の線熱膨張係数CTEの差に伴う応力を分散し、緩和することができ、その結果、導体ベースプレート200とシリコンカーバイド基板若しくはダイヤモンド基板110との間の剥がれを防止することができる。また、実施の形態に係る半導体装置1に適用する高周波半導体チップ24の構造例1~4であって、図1bのI-I線に沿う模式的断面構造例1~4は、それぞれ図3~図6に示すように表される。実施の形態に係る半導体装置1に適用する高周波半導体チップ24において、複数のFETセルFET1~FET10は、図1~図6に示すように、基板110と、基板110の第1表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、基板110の第1表面に配置され、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極G1,G2,...,G10、複数のソース端子電極S11,S12,S21,S22,...,S101,S102およびドレイン端子電極D1,D2,...,D10と、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部に配置されたVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102と、基板110の第1表面と反対側の第2表面に配置され、ソース端子電極S11,S12,S21,S22,...,S101,S102に対してVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102を介して接続された接地電極図示省略とを備える。ゲート端子電極G1,G2,...,G10には、ボンディングワイヤ12が接続され、ドレイン端子電極D1,D2,...,D10には、ボンディングワイヤ14が接続される。VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の内壁に形成されたバリア金属層図示省略、およびバリア金属層上に形成され、VIAホールを充填する充填金属層図示省略を介して、ソース端子電極S11,S12,S21,S22,...,S101,S102は、接地電極に接続されている。―構造例1―図1bのI-I線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例1は、図3に示すように、シリコンカーバイド基板若しくはダイヤモンド基板110と、シリコンカーバイド基板若しくはダイヤモンド基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2次元電子ガス2DEG層116が形成されている。図3に示す構造例1では、ヘテロ接合電界効果トランジスタHFET:HeterojunctionFieldEffectTransistor若しくは高電子移動度トランジスタHEMT:HighElectronMobilityTransistorが示されている。―構造例2―図1bのI-I線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例2は、図4に示すように、シリコンカーバイド基板若しくはダイヤモンド基板110と、シリコンカーバイド基板若しくはダイヤモンド基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極124およびドレイン領域128上に配置されたドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極124との界面には、ショットキーコンタクトSchottkyContactが形成されている。図4に示す構造例2では、金属-半導体電界効果トランジスタMESFET:MetalSemiconductorFieldEffectTransistorが示されている。―構造例3―図1bのI-I線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例3は、図5に示すように、シリコンカーバイド基板若しくはダイヤモンド基板110と、シリコンカーバイド基板若しくはダイヤモンド基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上のリセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図5に示す構造例3では、HFET若しくはHEMTが示されている。―構造例4―図1bのI-I線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例4は、図6に示すように、シリコンカーバイド基板若しくはダイヤモンド基板110と、シリコンカーバイド基板若しくはダイヤモンド基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図6に示す構造例4では、HFET若しくはHEMTが示されている。また、上記の構造例1~4においては、活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122の直下の2DEG層116、ソースフィンガー電極120とゲートフィンガー電極124間およびドレインフィンガー電極122とゲートフィンガー電極124間の2DEG層116からなる。上記の構造例1~4においては、この活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦118および窒化物系化合物半導体層112の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素N、アルゴンArなどを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約1×1014ions/cm2であり、加速エネルギーは、例えば、約100keV~200keVである。素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層図示省略が形成されている。この絶縁層としては、例えば、PECVDPlasmaEnhancedChemicalVaporDeposition法によって堆積された窒化膜、アルミナAl2O3膜、酸化膜SiO2、酸窒化膜SiONなどで形成することができる。ソースフィンガー電極120およびドレインフィンガー電極122は、例えば、Ti/Alなどで形成される。ゲートフィンガー電極124は、例えばNi/Auなどで形成することができる。なお、実施の形態に係る半導体装置に適用する高周波半導体チップ24において、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122の長手方向のパターン長は、マイクロ波/ミリ波/サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm~50μmである。また、ソースフィンガー電極120の幅は、例えば、約40μm程度であり、ソース端子電極S11,S12,S21,S22,...,S101,S102の幅は、例えば、約100μm程度である。また、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の形成幅は、例えば、約10μm~40μm程度である。変形例1実施の形態の変形例1に係る半導体装置1において、導体ベースプレート200上に配置された高周波半導体チップ24の模式的平面パターン構成の拡大図は、図7に示すように表される。実施の形態の変形例1に係る半導体装置1においては、四隅の面取り部において、角部が丸み部CRを備える。その他の構成は実施の形態に係る半導体装置と同様であるため、重複説明は省略する。実施の形態の変形例1に係る半導体装置1においては、四隅の面取り部において、角部が丸み部CRを備えることによって、四隅の面取り部において応力の集中を分散緩和することができるため、導体ベースプレート200と高周波半導体チップ24との剥がれを防止することができる。比較例1比較例1に係る半導体装置において、高周波半導体チップ24の模式的平面パターン構成の拡大図は、図8に示すように表される。比較例1に係る半導体装置においては、、高周波半導体チップ24の、四隅の面取りを実施していない。このため、高周波半導体チップ24の四隅において応力の集中を分散緩和することができないため、導体ベースプレート200と高周波半導体チップ24との剥がれを防止することが難しい。実施の形態と比較例1において、高周波半導体チップ24の長辺方向の長さX2と線熱膨張係数差ΔCTEとの関係を示す図は、図9に示すように表される。図9において、曲線DCは、図8に示された比較例1の構造に対応し、曲線DPは、図1に示された実施の形態の構造に対応している。図9において、線熱膨張係数差ΔCTE=5.0の条件は、導体ベースプレート200がCuで形成され、基板110がSiCで形成された例に対応する。また、線熱膨張係数差ΔCTE=20.0の条件は、導体ベースプレート200がCuで形成され、基板110がダイヤモンドで形成された例に対応する。基板110とそれを実装するパッケージの導体ベースプレート200は線膨張係数がことなるため、温度の変化により応力が生じる。応力は、温度の変化量、線熱膨張係数CTE、接合する部品の長手方向の長さX2に依存する。図9から明らかなように、線熱膨張係数差ΔCTE=5.0の場合には、比較例1に係る高周波半導体チップ24の長辺方向の長さX2=10mmであるのに対して、実施の形態に係る高周波半導体チップ24の長辺方向の長さX2=20mmである。また、図9から明らかなように、線熱膨張係数差ΔCTE=20.0の場合には、比較例1に係る高周波半導体チップ24の長辺方向の長さX2=2.5mmであるのに対して、実施の形態に係る高周波半導体チップ24の長辺方向の長さX2=5.0mmである。すなわち、図9から明らかなように、高周波半導体チップ24の四隅を面取りすることで、接着できる高周波半導体チップ24のサイズの上限を、倍増することができる。比較例2比較例2に係る半導体装置において、四隅の面取り領域DA1~DA4を深く形成した高周波半導体チップの模式的平面パターン構成は、図10に示すように表される。一方、実施の形態の変形例2に係る半導体装置において、応力緩和可能な面取り部DA1~DA4を有する高周波半導体チップ24の模式的平面パターン構成は、図11に示すように表される。図10に示す程度まで、面取り領域DA1~DA4を深くすると、新たな応力集中点が、生じるので逆効果となる。高周波半導体チップ24は、図11に示すように、四隅の面取り部DA1~DA4において、角部の面取り寸法Aと辺部の面取り寸法Bが等しいとき、最も応力緩和できる面取り深さとなる。パッケージ実施の形態および変形例1,2に係る半導体装置を搭載するパッケージの模式的鳥瞰構成であって、メタルキャップ10は図12aに示すように表され、メタルシールリング14aは図12bに示すように表され、金属壁16は図12cに示すように表され、導体ベースプレート200、入力側絶縁層20a出力側絶縁層20b、入力側絶縁層20a出力側絶縁層20b上に配置された入力ストリップライン19a出力ストリップライン19b、および入力側絶縁層20a出力側絶縁層20b上に配置されたフィードスルー上層部22は図12dに示すように表される。実施の形態および変形例1,2に係る半導体装置を搭載するパッケージは、図12a~図12dに示すように、メタルキャップ10と、メタルシールリング14aと、金属壁16と、導体ベースプレート200と、導体ベースプレート200上に配置された入力側絶縁層20a出力側絶縁層20bと、入力側絶縁層20a上に配置された入力ストリップライン19aと、出力側絶縁層20b上に配置された出力ストリップライン19bと、入力側絶縁層20a出力側絶縁層20b上に配置されるフィードスルー上層部22とを備える。―導体ベースプレート200―導体ベースプレート200は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート200の表面には、例えば、Au、Ni、Ag、Ag-Pt合金、Ag-Pd合金などのメッキ導体を形成してもよい。また、導体ベースプレート200には、Cu/Mo/アルミナ基板などの積層構造を用いても良い。―金属壁16―金属壁16の材質としては、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。また、金属壁16は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート200上に配置される。尚、金属壁16は、フィードスルー部分においては、凸状のフィードスルー上層部22図12および図14参照上に配置されている。凸状のフィードスルー上層部22は、入力側絶縁層20aおよび出力側絶縁層20b上に配置され、絶縁層で形成される。ここで、入力側絶縁層20aおよび出力側絶縁層20bは、フィードスルー下層部に相当する。―メタルキャップ10―メタルキャップ10は、図12aに示すように、平板形状を備える。金属壁16上にメタルシールリング14aを介してメタルキャップ10を配置する。実施の形態に係る半導体装置1を搭載するパッケージは、3GHz以上の高周波特性を有する。このため、高周波数すなわち3GHzを越える周波数のデバイス及び構成部品用のパッケージとして適用可能である。―平面パターン構成―実施の形態および変形例1,2に係る半導体装置を搭載するパッケージ2の模式的平面パターン構成は図13に示すように表され、図13のIII-III線に沿う模式的断面構造は図14に示すように表される。実施の形態および変形例1,2に係る半導体装置を搭載するパッケージ2は、図12~図13に示すように、高周波半導体チップ24と、高周波半導体チップ24の入力側に配置された入力整合回路17と、高周波半導体チップ24の出力側に配置された出力整合回路18と、入力整合回路17に接続された高周波入力端子21aと、出力整合回路18に接続された高周波出力端子21bとを備える。ここで、高周波半導体チップ24と、入力整合回路17と、出力整合回路18とが1つのパッケージに収納されている。また、実施の形態および変形例1,2に係る半導体装置を搭載するパッケージ2は、図13および図14に示すように、入力整合回路17に接続された入力ストリップライン19aを備え、高周波入力端子21aは、入力ストリップライン19aを介して高周波半導体チップ24のゲート端子電極Gに接続されている。また、実施の形態および変形例1,2に係る半導体装置を搭載するパッケージ2は、図13および図14に示すように、出力整合回路18に接続された出力ストリップライン19bを備え、高周波出力端子21bは、出力ストリップライン19bを介して高周波半導体チップ24のドレイン端子電極Dに接続されている。また、実施の形態および変形例1,2に係る半導体装置を搭載するパッケージ2は、図12~図13に示すように、導体ベースプレート200上に配置された高周波半導体チップ24と、導体ベースプレート200上に高周波半導体チップ24の入力側に配置された入力回路基板26と、導体ベースプレート200上に高周波半導体チップ24の出力側に配置された出力回路基板28とを備える。入力回路基板26上には、入力整合回路17が配置されている。また、出力回路基板28上には、出力整合回路18が配置されている。入力整合回路17は、ボンディングワイヤ12を介して、高周波半導体チップ24のゲート端子電極Gに接続され、出力整合回路18は、ボンディングワイヤ14を介して、高周波半導体チップ24のドレイン端子電極Dに接続されている。入力ストリップライン19aには、高周波入力端子21aが接続され、出力ストリップライン19bには、高周波出力端子21bが接続されている。高周波入力端子21aは、入力ストリップライン19aと、ボンディングワイヤ11と、入力整合回路17とを介して、高周波半導体チップ24のゲート端子電極Gに接続されている。パッケージの実装方法実施の形態に係る半導体装置を搭載するパッケージ2の実装方法を説明するフローチャートは、図15に示すように表され、比較例に係る実装方法を説明するフローチャートは、図16に示すように表される。―比較例―まず、図16を参照して、比較例に係る実装方法を説明する。aステップST11に示すように、導体ベースプレートのパッケージベース面上にAuSn半田を配置する。b次に、ステップST12に示すように、300°Cに加熱し、AuSn半田を溶融する。c次に、ステップST13において、整合回路基板、半導体チップを溶融されたAuSn半田上に配置する。d次に、ステップST14において、自然冷却する。e次に、ステップST15において、ボンディングワイヤ接続を実施する。f次に、ステップST16において、メタルシールリング上のパッケージシール面にAuSn半田を配置する。g次に、ステップST17に示すように、300°Cに加熱し、AuSn半田を溶融する。h次に、ステップST17に示すように、メタルキャップを溶融したAuSn半田上に配置する。i次に、ステップST18において、自然冷却する。―実施の形態―次に、図14および図15を参照して、実施の形態に係る半導体装置を搭載するパッケージ2の実装方法を説明する。aステップST1に示すように、導体ベースプレート200のパッケージベース面上に導電性接着剤40を塗布する。b次に、ステップST2に示すように、入力回路基板26出力回路基板28、高周波半導体チップ24を導電性接着剤40上に載せる。c次に、ステップST3において、例えば、約200°Cに加熱して導電性接着剤40を熱硬化する。d次に、ステップST4において、ボンディングワイヤ11121415の接続を実施する。e次に、ステップST5において、メタルシールリング14a上のパッケージシール面に導電性接着剤40aを載せる。f次に、ステップST6に示すように、メタルキャップ10を載せる。g次に、ステップST7において、例えば、約200°Cに加熱して導電性接着剤40を熱硬化する。実施の形態に係る半導体装置において、四隅が面取りされている構造と、導電性接着剤40を用いる実装方法との関連性について、以下に説明する。基板110とそれを実装するパッケージは線熱膨張係数CTEが異なるため、温度の変化により応力が生じる。応力は、温度の変化量、線熱膨張率、接合する部品の長手方向の長さX2に依存する。一方、導電性接着剤40は、AuSn半田に比べて接着強度が弱い。導電性接着剤40でより大きな基板110を実装するためには、応力の緩和が必要となる。応力を緩和するために、4隅を面取りする必要がある。実施の形態に係る半導体装置を搭載するパッケージの実装方法によれば、300°Cの加熱が必要となるAuSn半田を用いた実装の代わりに、200°Cで硬化する導電性接着剤を用い、温度変化を小さくすることで、高周波半導体チップの割れを防ぐことができる。以上説明したように、実施の形態に係る半導体装置によれば、高周波半導体チップの四隅を面取りすることで、接着できる半導体チップサイズの上限を倍増することができる。その他の実施の形態実施形態およびその変形例を説明したが、この実施形態およびその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。なお、実施の形態に係る半導体装置に搭載される高周波半導体チップとしては、FET、HEMTに限らず、LDMOSLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistorやヘテロ接合バイポーラトランジスタHBT:HeterojunctionBipolarTransistorなどの増幅素子、メムスMEMS:MicroElectroMechanicalSystems素子なども適用できることは言うまでもない。このように、ここでは記載していない様々な実施の形態などを含む。"