マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、不揮発性記憶部とを有し、前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第1および第2のインバータにより保持する動作を行うものであり、前記不揮発性記憶部は、前記第1のインバータの出力ノードと共通ノードとの間に直列に介挿された第1のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第2のスイッチおよび第2の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第3のスイッチとを有し、前記第1および第2の抵抗変化型素子は、前記第1および第2のスイッチがON、前記第3のスイッチがOFFとされ、前記第1のインバータの出力ノードから前記第2のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記第1のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップ。前記第1および第2の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項1に記載の不揮発性フリップフロップ。前記スレーブラッチ部は、クロックが第1の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第2の論理値となることにより前記第1および第2のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記クロックが前記第2の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第1および第2のスイッチがON、前記第3のスイッチがOFFとされることにより、前記第1および第2の抵抗変化型素子の抵抗値の大小関係が前記第1および第2のインバータの各出力信号に応じた大小関係となることを特徴とする請求項1または2に記載の不揮発性フリップフロップ。前記第1および第2のスイッチが電界効果トランジスタであり、前記ストアを行う場合に、前記第1および第2のスイッチは、前記揮発性フリップフロップ部の高電位側電源電圧よりも高いゲート電圧によりONとされることを特徴とする請求項3に記載の不揮発性フリップフロップ。前記スレーブラッチ部は、クロックが第1の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第2の論理値となることにより前記第1および第2のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、前記不揮発性記憶部からデータを読み出して前記スレーブラッチ部に書き込むリコールを行う場合に、前記クロックが前記第2の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第1および第2のスイッチがON、前記第3のスイッチがONとされ、前記揮発性フリップフロップ部に対する電源電圧が立ち上げられることにより、前記第1および第2のインバータの各出力信号の高低関係が前記第1および第2の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項1~4のいずれか1の請求項に記載の不揮発性フリップフロップ。前記第1および第2のスイッチは電界効果トランジスタであり、前記リコールを行う場合に、前記第1および第2のスイッチは前記揮発性フリップフロップ部の電源電圧の立ち上がり後の前記揮発性フリップフロップ部の高電位側電源電圧のよりも低いゲート電圧によりONとされることを特徴とする請求項5に記載の不揮発性フリップフロップ。前記第1および第2のスイッチは電界効果トランジスタであり、前記リコールを行う場合に、前記揮発性フリップフロップ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記基準ノードに供給するようにしたことを特徴とする請求項5に記載の不揮発性フリップフロップ。前記揮発性フリップフロップ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給/遮断と独立して前記揮発性フリップフロップ部に対する電源電圧の供給/遮断を行うように構成したことを特徴とする請求項1~7のいずれか1の請求項に記載の不揮発性フリップフロップ。揮発性ラッチ部と、不揮発性記憶部とを有し、前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータを含み、クロックが第1の論理値となることにより入力データを取り込み、クロックが第2の論理値となることにより前記入力データの供給元から前記第1および第2のインバータを遮断するものであり、前記不揮発性記憶部は、前記第1のインバータの出力ノードと共通ノードとの間に直列に介挿された第1のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第2のスイッチおよび第2の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第3のスイッチとを有し、前記第1および第2の抵抗変化型素子は、前記第1および第2のスイッチがON、前記第3のスイッチがOFFとされ、前記第1のインバータの出力ノードから前記第2のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記第1のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチ。前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記クロックが前記第2の論理値とされることにより前記第1および第2のインバータが前記入力データの供給元から遮断され、前記第1および第2のスイッチがON、前記第3のスイッチがOFFとされることにより、前記第1および第2の抵抗変化型素子の抵抗値の大小関係が前記第1および第2のインバータの各出力信号に応じた大小関係となることを特徴とする請求項9に記載の不揮発性ラッチ。前記第1および第2のスイッチは電界効果トランジスタであり、前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記揮発性ラッチ部に対する電源電圧よりも高いゲート電圧により前記第1および第2のスイッチがONとされることを特徴とする請求項10に記載の不揮発性ラッチ。前記不揮発性記憶部からデータを読み出して前記揮発性ラッチ部に書き込むリコールを行う場合に、前記クロックが前記第2の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第1および第2のスイッチがON、前記第3のスイッチがONとされ、前記揮発性フリップフロップに対する電源電圧が立ち上げられることにより、前記第1および第2のインバータの各出力信号の高低関係が前記第1および第2の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項9~11のいずれか1の請求項に記載の不揮発性ラッチ。前記第1および第2のスイッチは電界効果トランジスタであり、前記リコールを行う場合に、前記揮発性ラッチ部の高電位側電源電圧よりも低いゲート電圧により前記第1および第2のスイッチがONとされることを特徴とする請求項12に記載の不揮発性ラッチ。前記リコールを行う場合に、前記揮発性ラッチ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記基準ノードに供給するようにしたことを特徴とする請求項13に記載の不揮発性ラッチ。前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統と独立しており、他の回路に対する電源電圧の供給/遮断と独立して前記揮発性ラッチ部に対する電源電圧の供給/遮断を行うように構成したことを特徴とする請求項13に記載の不揮発性ラッチ。マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、不揮発性記憶部とを有し、前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第1および第2のインバータにより保持する動作を行うものであり、前記不揮発性記憶部は、前記第1のインバータの出力ノードと共通ノードとの間に直列に介挿された第1のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第2のスイッチおよび第2の抵抗変化型素子と、前記共通ノードにバイアス電圧を与えるバイアス設定手段とを有し、前記第1および第2の抵抗変化型素子は、前記第1および第2のスイッチがONとされ、前記第1のインバータの出力ノードから前記共通ノードを介して前記第2のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記共通ノードを介して前記第1のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップ。前記バイアス設定手段は、前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、電源電圧の1/2のバイアス電圧を前記共通ノードに与えることを特徴とする請求項16に記載の不揮発性フリップフロップ。前記スレーブラッチ部は、クロックが第1の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第2の論理値となることにより前記第1および第2のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記クロックが前記第2の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第1および第2のスイッチがONとされることにより、前記第1および第2の抵抗変化型素子の抵抗値の大小関係が前記第1および第2のインバータの各出力信号に応じた大小関係となることを特徴とする請求項16または17に記載の不揮発性フリップフロップ。前記第1および第2のスイッチが電界効果トランジスタであり、前記ストアを行う場合に、前記第1および第2のスイッチは、前記揮発性フリップフロップ部の高電位側電源電圧よりも高いゲート電圧によりONとされることを特徴とする請求項17または18に記載の不揮発性フリップフロップ。前記スレーブラッチ部は、クロックが第1の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第2の論理値となることにより前記第1および第2のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、前記不揮発性記憶部からデータを読み出して前記スレーブラッチ部に書き込むリコールを行う場合に、前記クロックが前記第2の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第1および第2のスイッチがONとされ、前記揮発性フリップフロップ部に対する電源電圧が立ち上げられることにより、前記第1および第2のインバータの各出力信号の高低関係が前記第1および第2の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項16~19のいずれか1の請求項に記載の不揮発性フリップフロップ。前記第1および第2のスイッチは電界効果トランジスタであり、前記リコールを行う場合に、前記第1および第2のスイッチは前記揮発性フリップフロップ部の電源電圧の立ち上がり後の前記揮発性フリップフロップ部の高電位側電源電圧のよりも低いゲート電圧によりONとされることを特徴とする請求項20に記載の不揮発性フリップフロップ。前記第1および第2のスイッチは電界効果トランジスタであり、前記リコールを行う場合に、前記バイアス設定手段は、前記揮発性フリップフロップ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記ノードに供給するようにしたことを特徴とする請求項20に記載の不揮発性フリップフロップ。前記揮発性フリップフロップ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給/遮断と独立して前記揮発性フリップフロップ部に対する電源電圧の供給/遮断を行うように構成したことを特徴とする請求項16~22のいずれか1の請求項に記載の不揮発性フリップフロップ。揮発性ラッチ部と、不揮発性記憶部とを有し、前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータを含み、クロックが第1の論理値となることにより入力データを取り込み、クロックが第2の論理値となることにより前記入力データの供給元から前記第1および第2のインバータを遮断するものであり、前記不揮発性記憶部は、前記第1のインバータの出力ノードと共通ノードとの間に直列に介挿された第1のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第2のスイッチおよび第2の抵抗変化型素子と、前記共通ノードにバイアス電圧を与えるバイアス設定手段とを有し、前記第1および第2の抵抗変化型素子は、前記第1および第2のスイッチがONとされ、前記第1のインバータの出力ノードから前記共通ノードを介して前記第2のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記共通ノードを介して前記第1のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチ。前記バイアス設定手段は、電源電圧の1/2のバイアス電圧を前記共通ノードに与えることを特徴とする請求項24に記載の不揮発性ラッチ。前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記クロックが前記第2の論理値とされることにより前記第1および第2のインバータが前記入力データの供給元から遮断され、前記第1および第2のスイッチがONとされることにより、前記第1および第2の抵抗変化型素子の抵抗値の大小関係が前記第1および第2のインバータの各出力信号に応じた大小関係となることを特徴とする請求項24または25に記載の不揮発性ラッチ。前記第1および第2のスイッチは電界効果トランジスタであり、前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記揮発性ラッチ部に対する電源電圧よりも高いゲート電圧により前記第1および第2のスイッチがONとされることを特徴とする請求項25または26に記載の不揮発性ラッチ。前記不揮発性記憶部からデータを読み出して前記揮発性ラッチ部に書き込むリコールを行う場合に、前記クロックが前記第2の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第1および第2のスイッチがONとされ、前記揮発性フリップフロップに対する電源電圧が立ち上げられることにより、前記第1および第2のインバータの各出力信号の高低関係が前記第1および第2の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項24~27のいずれか1の請求項に記載の不揮発性ラッチ。前記第1および第2のスイッチは電界効果トランジスタであり、前記リコールを行う場合に、前記揮発性ラッチ部の高電位側電源電圧よりも低いゲート電圧により前記第1および第2のスイッチがONとされることを特徴とする請求項28に記載の不揮発性ラッチ。前記リコールを行う場合に、前記バイアス設定手段は、前記揮発性ラッチ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記共通ノードに供給するようにしたことを特徴とする請求項28に記載の不揮発性ラッチ。前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統と独立しており、他の回路に対する電源電圧の供給/遮断と独立して前記揮発性ラッチ部に対する電源電圧の供給/遮断を行うように構成したことを特徴とする請求項28に記載の不揮発性ラッチ。請求項1~8、16~23のいずれか1の請求項に記載の不揮発性フリップフロップを複数設け、各不揮発性フリップフロップに対して共通のクロックを与え、かつ、先行する不揮発性フリップフロップの出力データが後続の不揮発性フリップフロップに入力データとして与えられるように各不揮発性フリップフロップ間を接続し、各揮発性フリップフロップの前記第1および第2のスイッチを統一的に切り換えるようにしたことを特徴とするシフトレジスタ。請求項1~8、16~23のいずれか1の請求項に記載の不揮発性フリップフロップまたは請求項9~15、24~31のいずれか1の請求項に記載の不揮発性ラッチを複数設け、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチに共通のクロックを与え、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチの前記第1および第2のスイッチを統一的に切り換えるようにしたことを特徴とするレジスタ。カウント値を記憶するための手段として、請求項1~8、16~23のいずれか1の請求項に記載の不揮発性フリップフロップを用いたことを特徴とするカウンタ。ところで、上述した特許文献2に開示された不揮発性ラッチでは、NORゲート10および20とトランスファゲートTMG1およびTMG2からなるラッチ部に記憶されたデータQおよびQBを直接的にMTJ素子R1およびR2に書き込むことができない。ラッチ部のデータQおよびQBをMTJ素子R1およびR2に書き込むためには、このデータQおよびQBを読み出して、その後、トランスファゲートTMG3およびTMG4に与える必要がある。従って、揮発性のラッチ部に記憶されたデータをMTJ素子R1およびR2に書き込むストア動作を行わせるための制御が複雑になるという問題がある。また、特許文献2に開示された不揮発性ラッチでは、MTJ素子R1およびR2に記憶されたデータを読み出して揮発性のラッチ部に保持させるリコール動作を行う際に、まず、信号NV_RWをHレベルとして、NORゲート10の出力ノードBとNORゲート20の出力ノードAを0Vにプリチャージする。その後、信号NV_RWをLレベルとしてPチャネルトランジスタ12および22をONさせ、MTJ素子R1およびR2に記憶されたデータの読み出しを行わせる。その際に、クロスカップルしているPチャネルトランジスタ11および21の閾値のバラツキの影響により、ノードAおよびBの挙動が不安定となり、MTJ素子R1およびR2の抵抗値の大小関係を反映した適切なデータが揮発性ラッチ部に保持されない可能性がある。さらには、特許文献2の不揮発性ラッチでは、出力ノードQおよび出力ノードQBの負荷容量に対しては言及していないが、実際には、出力ノードQおよびQBには、大きな容量が介在しており、また、使われ方によっては、出力ノードQと出力ノードQBとで負荷容量がアンバランスになることが想定される。このような場合には、リコール動作が不安定になることが懸念される。このように特許文献2の不揮発性ラッチは、ストア動作を行わせるための制御が複雑であり、リコール動作が不安定になる問題があった。また、特許文献2の不揮発性ラッチは、ストアおよびリコールの際にMTJ素子R1およびR2に流す電流を適正化するための手段を有していないため、誤書き込みや誤読み出しを有効に防止することができないという問題があった。この発明は以上説明した事情に鑑みてなされたものであり、その第1の目的は、揮発性記憶部から不揮発性記憶部へ記憶データを書き込むストアと、不揮発性記憶部の記憶データを読み出して揮発性記憶部に記憶させるリコールの動作を容易かつ安定に行わせることができる不揮発性フリップフロップおよび不揮発性ラッチを提供することにある。また、この発明の第2の目的は、不揮発性フリップフロップおよび不揮発性ラッチにおいて、素子の特性ばらつきの影響により誤書き込み、誤読み出しが発生するのを防止することにある。また、この発明の第3の目的は、少ない素子数あるいは少ない所要面積により実現可能な高速かつ高性能の不揮発性フリップフロップおよび不揮発性ラッチを提供することにある。この発明は、マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、不揮発性記憶部とを有し、前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第1および第2のインバータにより保持する動作を行うものであり、前記不揮発性記憶部は、前記第1のインバータの出力ノードと共通ノードとの間に直列に介挿された第1のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第2のスイッチおよび第2の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第3のスイッチとを有し、前記第1および第2の抵抗変化型素子は、前記第1および第2のスイッチがON、前記第3のスイッチがOFFとされた状態において、前記第1のインバータの出力ノードから前記第2のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記第1のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップを提供する。この発明では、第1および第2のスイッチをOFFとすることにより、揮発性記憶部をスレーブラッチ部から切り離し、揮発性フリップフロップ部を通常のフリップフロップとして動作させることができる。従って、通常のフリップフロップと同様に高速動作させることが可能である。また、この発明では、第1および第2のスイッチをON、第3のスイッチをOFFにすると、第1のインバータの出力電圧と第2のインバータの出力電圧との高低関係に応じて、第1のインバータの出力ノードから第2のインバータの出力ノードに向かう方向の電流またはその逆方向の電流が第1および第2の抵抗変化型素子に流れる。この結果、第1および第2の抵抗変化型素子の抵抗値の大小関係が第1のインバータの出力電圧と第2のインバータの出力電圧との高低関係に対応した大小関係となる。このように本発明による不揮発性フリップフロップでは、第1および第2の抵抗変化型素子の抵抗値の大小関係をスレーブラッチ部に記憶されたデータに応じた大小関係とするストア動作を行うことができる。また、この発明では、第1および第2のスイッチをON、第3のスイッチをONとし、揮発性フリップフロップ部の電源電圧を立ち上げると、この電源電圧の立ち上がる過程において、第1および第2のインバータの各出力ノードから第1および第2の各抵抗変化型素子に電流が各々流れる。その際、第1の抵抗変化型素子の抵抗値が第2の抵抗変化型素子の抵抗値よりも小さいと、第1のインバータの出力ノードから第1の抵抗変化型素子に流れる電流の方が第2のインバータの出力ノードから第2の抵抗変化型素子に流れる電流よりも多くなる。この結果、第2のインバータの出力電圧に比べて、第1のインバータの出力電圧の上昇により多くのブレーキが掛かり、第1のインバータの出力電圧がLレベル、第2のインバータの出力電圧がHレベルとなる。逆に第1の抵抗変化型素子の抵抗値が第2の抵抗変化型素子の抵抗値よりも大きいと、第1のインバータの出力電圧に比べて、第2のインバータの出力電圧の上昇により多くのブレーキが掛かり、第1のインバータの出力電圧がHレベル、第2のインバータの出力電圧がLレベルとなる。このように本発明による不揮発性フリップフロップでは、第1および第2の抵抗変化型素子の抵抗値の大小関係に応じたデータをスレーブラッチ部に記憶させるリコール動作を行うことができる。好ましい態様において、第1および第2のスイッチは電界効果トランジスタである。ストア時においてこの電界効果トランジスタに与えるゲート電圧を調整し、電界効果トランジスタのON抵抗を適切な値にすることにより、スレーブラッチ部に記憶されたデータを確実に不揮発性記憶部に書き込むことができる。また、リコール時には、この第1および第2のスイッチである電界効果トランジスタのON抵抗を適切な値にすることにより、第1および第2の抵抗変化型素子に流れる電流を適正範囲内に抑え、誤読み出しを効果的に防止することができる。また、この発明は、揮発性ラッチ部と、不揮発性記憶部とを有し、前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータを含み、クロックが第1の論理値となることにより入力データを取り込み、クロックが第2の論理値となることにより前記入力データの供給元から前記第1および第2のインバータを遮断するものであり、前記不揮発性記憶部は、前記第1のインバータの出力ノードと共通ノードとの間に直列に介挿された第1のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第2のスイッチおよび第2の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第3のスイッチとを有し、前記第1および第2の抵抗変化型素子は、前記第1および第2のスイッチがON、前記第3のスイッチがOFFとされ、前記第1のインバータの出力ノードから前記第2のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記第1のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチを提供する。この不揮発性ラッチにおいても、本発明による不揮発性フリップフロップと同様なストア動作およびリコール動作が可能である。この発明によれば、不揮発性記憶部の素子数が少なく、また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性フリップフロップおよび不揮発性ラッチを実現することができる。この発明の他の態様では、不揮発性フリップフロップおよび不揮発性ラッチは、前記共通ノードにバイアス電圧を与えるバイアス設定手段を有する。この態様において、前記第1および第2の抵抗変化型素子は、前記第1および第2のスイッチがONとされ、第1のインバータの出力ノードから前記共通ノードを介して前記第2の出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記共通ノードを介して前記第1の出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する。ここで、ストア時において、バイアス設定手段は、例えば電源電圧の1/2のバイアス電圧を共通ノードに与える。この態様によれば、不揮発性記憶部の記憶データの如何に拘わらず、ストア時に第1および第2の抵抗変化型素子に印加する電圧を常に一定にすることができ、安定したストア動作を実現することができる。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<第1実施形態>図1は、この発明の第1実施形態である不揮発性フリップフロップ200の構成を示す回路図である。また、図2は、通常のフリップフロップの構成例を示す回路図である。本実施形態による不揮発性フリップフロップの特徴の理解を容易にするため、まず、図2を参照し、通常のフリップフロップについて説明する。図2に示すフリップフロップは、マスターラッチ部100Mと、スレーブラッチ部100Sと、クロックドライバ100Cとを有する。ここで、クロックドライバ100Cは、2段のインバータ107および108からなり、入力されるクロックCLKと同じ論理値の内部クロックCKと、クロックCLKを反転した内部クロック/CKを出力する。マスターラッチ部100Mは、クロックトインバータ101および103と、インバータ102により構成されている。スレーブラッチ部100Sは、クロックトインバータ104および106と、インバータ105、109および110により構成されている。このような構成において、クロックCLKがHレベルからLレベルになると、内部クロックCKがLレベル、内部クロック/CKがHレベルとなる。このため、クロックトインバータ101および106は入力信号を反転して出力する出力イネーブル状態となり、クロックトインバータ103および104は出力インピーダンスがハイインピーダンス出力端子がフローティングである出力ディセーブル状態となる。この結果、マスターラッチ部100Mに入力データDが取り込まれ、スレーブラッチ部100Sでは、クロックCLKがLレベルになる前に取り込んだデータが保持される。次にクロックCLKがLレベルからHレベルになると、内部クロックCKがHレベル、内部クロック/CKがLレベルとなる。このため、クロックトインバータ103および104は出力イネーブル状態、クロックトインバータ101および106は出力ディセーブル状態となる。この結果、マスターラッチ部100Mでは、クロックCLKがHレベルになる前に取り込んだデータが保持され、スレーブラッチ部100Sではマスターラッチ部100Mのインバータ102の出力データが取り込まれ、この取り込んだデータと同じ論理値のデータQと、反対の論理値のデータ/Qがインバータ110および109から各々出力される。本実施形態による不揮発性フリップフロップ200は、図1に示すように、揮発性フリップフロップ部1_1と、不揮発性記憶部2_1と、制御ロジック部3_1とを有する。ここで、揮発性フリップフロップ部1_1は、マスターラッチ部1M_1と、スレーブラッチ部1S_1とにより構成されている。マスターラッチ部1M_1は、図2のフリップフロップのマスターラッチ部100Mと同様な構成を有しており、入力データDが入力されるクロックトインバータ201と、このクロックトインバータ201の出力信号を反転して出力するインバータ202と、出力イネーブル状態においてインバータ202の出力信号を反転してクロックトインバータ201の出力ノードとインバータ202の入力ノードとの接続点に出力するクロックトインバータ203とにより構成されている。スレーブラッチ部1S_1の構成は、図2のフリップフロップのスレーブラッチ部100Sの構成と異なっている。このスレーブラッチ部1S_1は、インバータ204、207および208と、トランスファゲート205および206と、NANDゲート219と、インバータ220と、NORゲート221と、インバータ222とを有している。ここで、インバータ204は、マスターラッチ部1M_1のインバータ202が出力するデータDMを反転したデータ/DMを出力する。インバータ207および208は、互いに相手の出力信号を各々に対する入力信号としており、ラッチを構成している。そして、トランスファゲート205は、インバータ202の出力ノードと、インバータ207の入力ノードおよびインバータ208の出力ノードの接続点との間に介挿されている。また、トランスファゲート206は、インバータ204の出力ノードと、インバータ208の入力ノードおよびインバータ207の出力ノードの接続点との間に介挿されている。トランスファゲート205および206には、2相の内部クロックCKSおよび/CKSが与えられる。ここで、内部クロックCKSがHレベル、内部クロック/CKSがLレベルの場合、トランスファゲード205および206の両方がONとなる。この状態では、インバータ202の出力ノードがインバータ207の入力ノードおよびインバータ208の出力ノードに接続され、インバータ204の出力ノードがインバータ208の入力ノードおよびインバータ207の出力ノードに接続される。従って、マスターラッチ部1M_1の出力データDMがインバータ207および208からなるラッチに書き込まれ、インバータ208の出力データDSがデータDMと同一論理のデータ、インバータ207の出力データ/DSがデータ/DMと同一論理のデータとなる。また、内部クロックCKSがLレベル、内部クロック/CKSがHレベルの場合、トランスファゲート205および206の両方がOFFとなる。このため、インバータ207および208の両方がマスターラッチ部1M_1から切り離される。そして、インバータ207および208からなるラッチはマスターラッチ部1M_1から切り離される前に書き込まれたデータを保持する。NANDゲート219およびインバータ220は、基準ノード接続信号/WEがHレベルである場合に、インバータ208の出力データDSを不揮発性フリップフロップ200の出力信号Qとして出力し、基準ノード接続信号/WEがLレベルである場合に、インバータ208の出力データDSとは無関係に不揮発性フリップフロップ200の出力信号QをLレベルに固定する。NORゲート221およびインバータ222は、基準ノード遮断信号WEがLレベルである場合に、インバータ207の出力データ/DSを不揮発性フリップフロップ200の反転出力信号/Qとして出力し、基準ノード遮断信号WEがHレベルである場合に、インバータ207の出力データ/DSとは無関係に不揮発性フリップフロップ200の反転出力信号/QをHレベルに固定する。なお、基準ノード接続信号/WEおよび基準ノード遮断信号WEは、制御ロジック部3_1により生成される信号である。以上が本実施形態におけるスレーブラッチ部1S_1の構成の詳細である。図2におけるスレーブラッチ部100Sでは、マスターラッチ部100Mから取り込んだデータを保持するためのラッチがインバータ105とクロックトインバータ106とにより構成されていた。これに対し、本実施形態におけるスレーブラッチ部1S_1では、マスターラッチ部1M_1から取り込んだデータDMを保持するためのラッチがインバータ207および208により構成されている。これらのインバータ207および208は、出力インピーダンスや出力電流特性が互いに同じである。この点が図2におけるスレーブラッチ部100Sと本実施形態におけるスレーブラッチ部1S_1との相違点である。次に不揮発性記憶部2_1について説明する。不揮発性記憶部2_1は、第1および第2のスイッチであるNチャネルトランジスタ209および210と、第1および第2の抵抗変化型素子である抵抗変化型素子224および223と、第3のスイッチであるNチャネルトランジスタ211とにより構成されている。ここで、Nチャネルトランジスタ209および抵抗変化型素子224は、ラッチを構成する第1のインバータであるインバータ208の出力ノードと共通ノードCNとの間に直列に介挿されている。また、Nチャネルトランジスタ210および抵抗変化型素子223は、ラッチを構成する第2のインバータであるインバータ207の出力ノードと共通ノードCNとの間に直列に介挿されている。さらに詳述すると、Nチャネルトランジスタ209および210は各々のドレインがインバータ208および207の各々の出力ノードに接続されている。このNチャネルトランジスタ209および210の各ゲートには、活性化信号VWRが与えられる。そして、この例では抵抗変化型素子224および223は、各々MTJ素子であり、Nチャネルトランジスタ209および210の各ソースには、抵抗変化型素子224および223の各々のピン層が接続されている。また、抵抗変化型素子224および223の各々のフリー層が共通ノードCNに接続されている。抵抗変化型素子224および223として、このようなMTJ素子の他に、ReRAMのメモリセルに用いられるCERColossalElectro-Resistance;電界誘起巨大抵抗変化抵抗素子を利用してもよい。Nチャネルトランジスタ211は、共通ノードCNと、基準ノードとの間に介挿されている。このNチャネルトランジスタ211のゲートには、基準ノード接続信号/WEが与えられる。本実施形態では、基準ノードは接地されている。揮発性フリップフロップ1_1や制御ロジック部3_1の低電位側電源線も同様に接地されている。次に制御ロジック部3_1について説明する。不揮発性フリップフロップ200には、入力データD、クロックCLK、読出許可信号REENおよび書込許可信号WEENと、上述した活性化信号VWRが与えられる。インバータ217は、書込許可信号WEENを反転し、上述した基準ノード接続信号/WEとして出力する。インバータ218は、この基準ノード接続信号/WEを反転し、基準ノード遮断信号WEとして出力する。NORゲート212、インバータ213および214は、クロックCLKおよび基準ノード遮断信号WEに基づいて内部クロックCKおよび/CKを発生する回路を構成している。この回路は、基準ノード遮断信号WEがLレベルである場合に、クロックCLKと同一論理値の内部クロックCKとクロックCLKを反転した内部クロック/CKを発生し、基準ノード遮断信号WEがHレベルである場合に、内部クロックCKをHレベルに、内部クロック/CKをLレベルに固定する。内部クロックCKがHレベル、内部クロック/CKがLレベルである場合、マスターラッチ部1M_1のクロックトインバータ201は出力ディセーブル状態、クロックトインバータ203は出力イネーブル状態となる。また、内部クロックCKがLレベル、内部クロック/CKがHレベルである場合、マスターラッチ部1M_1のクロックトインバータ201は出力イネーブル状態、クロックトインバータ203は出力ディセーブル状態となる。NORゲート212および215と、インバータ216は、クロックCLK、基準ノード遮断信号WEおよび読出許可信号REENに基づいて内部クロックCKSおよび/CKSを発生する回路を構成している。この回路は、基準ノード遮断信号WEおよび読出許可信号REENの両方がLレベルである場合に、クロックCLKと同一論理値の内部クロックCKSとクロックCLKを反転した内部クロック/CKSを発生し、基準ノード遮断信号WEまたは読出許可信号REENの少なくとも一方がHレベルである場合に、内部クロックCKSをLレベルに、内部クロック/CKSをHレベルに固定する。内部クロックCKSがLレベル、内部クロック/CKSがHレベルである場合、スレーブラッチ部1S_1のトランスファゲート205および206はOFFとなる。また、内部クロックCKSがHレベル、内部クロック/CKSがLレベルである場合、スレーブラッチ部1S_1のトランスファゲート205および206はONとなる。図3は本実施形態による不揮発性フリップフロップ200の動作条件を示す図である。また、図4aおよびbは本実施形態においてスレーブラッチ部1S_1の記憶データを不揮発性記憶部2_1に書き込むストア動作を示す図である。また、図5は通常動作およびストア動作における各部の波形を示すタイムチャートである。また、図6は本実施形態において不揮発性記憶部2_1の記憶データを読み出してスレーブラッチ部1S_1に書き込むリコール動作が行われる場合の各部の波形を示すタイムチャートである。以下、これらの図を参照し、不揮発性フリップフロップ200に対する電源電圧VDDが1.2Vの場合を例に本実施形態の動作を説明する。不揮発性フリップフロップ200を通常のフリップフロップとして動作させる場合、図3に示すように、活性化信号VWRを0V=低電位側電源電圧VSSとし、読出許可信号REENおよび書込許可信号WEENの両方をLレベルとする。これによりNチャネルトランジスタ209および210がOFFとなり、不揮発性記憶部2_1がスレーブラッチ部1S_1から切り離される。また、クロックCLKと同一論理の内部クロックCKおよびCKSと、クロックCLKを反転させた内部クロック/CKおよび/CKSが発生する。この結果、不揮発性フリップフロップ200は通常のフリップフロップとして動作する。さらに詳述すると、クロックCLKがLレベルである期間は、クロックトインバータ201が出力イネーブル状態、クロックトインバータ203が出力ディセーブル状態、トランスファゲート205および206がOFFとなる。このため、マスターラッチ部1M_1に入力データDが書き込まれ、マスターラッチ部1M_1の出力データDMが入力データDに切り換わる。また、スレーブラッチ部1S_1は、クロックCLKがLレベルとなる前に取り込んだ前データを保持する。クロックCLKがHレベルである期間は、クロックトインバータ201が出力ディセーブル状態、クロックトインバータ203が出力イネーブル状態、トランスファゲート205および206がONとなる。このため、マスターラッチ部1M_1ではクロックCLKがHレベルになる前に取り込んだデータが保持される。また、スレーブラッチ部1S_1では、マスターラッチ部1M_1の出力データDMにより出力データDSおよび/DSが書き換えられる。スレーブラッチ部1S_1の記憶データDSを不揮発性記憶部2_1に書き込むストアを行う場合には、読出許可信号REENがLレベル0、書込許可信号WEENがHレベル1とされる。この結果、基準ノード接続信号/WEがLレベルとなってNチャネルトランジスタ211がOFFとなる。また、基準ノード遮断信号WEがHレベルとなることから、内部クロックCKおよび/CKSがHレベル、内部クロック/CKおよびCKSがLレベルとなる。この結果、クロックトインバータ201は出力ディセーブル状態、クロックトインバータ203は出力イネーブル状態となり、マスターラッチ部1M_1は前データ保持状態となる。また、トランスファゲート205および206がOFFとなり、スレーブラッチ部1S_1も前データ保持状態となる。また、ストアの動作を行わせる場合には、活性化信号VWRが1.5Vとされる。この場合、電源電圧VDDが1.2Vであるので、活性化信号VWRは、1.2Vの電源電圧VDDを昇圧回路によって昇圧することにより生成することとなる。活性化信号VWRが1.5Vになると、Nチャネルトランジスタ209および210がONとなり、インバータ208の出力ノードデータDSがNチャネルトランジスタ209を介して抵抗変化型素子224に接続され、インバータ207の出力ノードデータ/DSがNチャネルトランジスタ210を介して抵抗変化型素子223に接続される。ここで、スレーブラッチ部1S_1がデータ0を記憶しており、DS=0、/DS=1である場合、図4aに示すように、インバータ207の出力ノード→Nチャネルトランジスタ210→抵抗変化型素子223→抵抗変化型素子224→Nチャネルトランジスタ209→インバータ208の出力ノードという経路を通って電流が流れる。この場合、抵抗変化型素子223は、ピン層からフリー層に向かう電流が流れるので抵抗値が上昇し、抵抗変化型素子224は、フリー層からピン層に向かう電流が流れるので抵抗値が低下する。一方、スレーブラッチ部1S_1がデータ1を記憶しており、DS=1、/DS=0である場合、図4bに示すように、インバータ208の出力ノード→Nチャネルトランジスタ209→抵抗変化型素子224→抵抗変化型素子223→Nチャネルトランジスタ210→インバータ207の出力ノードという経路を通って電流が流れる。この場合、抵抗変化型素子223は、フリー層からピン層に向かう電流が流れるので抵抗値が低下し、抵抗変化型素子224は、ピン層からフリー層に向かう電流が流れるので抵抗値が上昇する。このようにしてスレーブラッチ部1S_1の記憶データが不揮発性記憶部2_1に書き込まれる。この場合、抵抗変化型素子224および223の抵抗値の大小関係が不揮発性記憶部2_1の記憶データを表す。すなわち、抵抗変化型素子223の抵抗値が抵抗変化型素子224の抵抗値よりも大きければ不揮発性記憶部2_1の記憶データは0であり、抵抗変化型素子224の抵抗値が抵抗変化型素子223の抵抗値よりも大きければ不揮発性記憶部2_1の記憶データは1である。図3に示す動作条件では、データ0をストアする場合における共通ノードCNの電圧SLが0.45Vであるのに対し、データ1をストアする場合における共通ノードCNの電圧SLが0.55Vととなっている。このような差が電圧SLに生じるのは、不揮発性記憶部2_1の記憶データが0である場合も1である場合も、ストア時における抵抗変化型素子223および224間に抵抗値の差があるからである。まず、不揮発性記憶部2_1がデータ0を記憶していたとすると、抵抗変化型素子224が低抵抗、抵抗変化型素子223が高抵抗となっている。そして、スレーブラッチ部1S_1の出力データDSが0であるときに、Nチャネルトランジスタ209および210がONになると、インバータ207の出力電圧VDDデータ/DSを高抵抗である抵抗変化型素子223と低抵抗である抵抗変化型素子224により分圧した電圧SLが共通ノードCNに現われ、この電圧SLは、VDD/2よりも小さい0.45Vとなる。一方、スレーブラッチ部1S_1の出力データDSが1であるときに、Nチャネルトランジスタ209および210がONになると、インバータ208の出力電圧VDDデータDSを低抵抗である抵抗変化型素子224と高抵抗である抵抗変化型素子223により分圧した電圧SLが共通ノードCNに現われ、この電圧SLは、VDD/2よりも大きい0.55Vとなる。このように本実施形態では、データ0をストアする場合とデータ1をストアする場合とで共通ノードCNに現われる電圧SLに若干の差が生じる。ストア動作時において活性化信号VWRを電源電圧1.2Vよりも高い1.5Vとするのは次の理由による。まず、仮に活性化信号WREを電源電圧と同じ1.2Vにすると、インバータ208および207から抵抗変化型素子224および223に印加可能な電圧の最大値が、この活性化信号VWR=1.2VからNチャネルトランジスタ209および210の閾値分だけ低下した電圧となる。このような抵抗変化型素子224および223への印加電圧の低下は、データ書き込みの妨げとなるので好ましくない。また、抵抗変化型素子224および223に流す電流を抵抗値の変化を生じさせるに十分な電流値にするために、Nチャネルトランジスタ209および210の抵抗を小さくする必要がある。このため、活性化信号WREとして、電源電圧VDD=1.2Vに対してNチャネルトランジスタ224および223の閾値相当の電圧Vthを加えた1.5Vの電圧をNチャネルトランジスタ209および210に与えているのである。図5に示す動作例では、通常のフリップフロップとしての動作が行われた後、スレーブラッチ部1S_1から不揮発性記憶部2_1にデータ0を書き込む0ストアが行われ、その後、再び通常のフリップフロップとしての動作が行われた後、スレーブラッチ部1S_1から不揮発性記憶部2_1にデータ1を書き込む1ストアが行われている。なお、ストア動作においては、インバータ207および208により抵抗変化型素子223および224に電流を流すので、インバータ207および208の各出力電圧にIRドロップが生じる。ここで、インバータ207の出力電圧データDSはNANDゲート219に、インバータ207の出力電圧データ/DSはNORゲート221に入力されるので、何ら策を講じないと、これらの出力電圧に現われるIRドロップの影響によりNANDゲート219およびNORゲート221にリーク電流が流れる。しかしながら、本実施形態では、ストア動作の際に、基準ノード接続信号/WEをLレベルとすることによりNANDゲート219における1つのNチャネルトランジスタをOFFとし、基準ノード遮断信号WEをHレベルとすることによりNORゲート221における1つのPチャネルトランジスタをOFFとしている。従って、そのようなリーク電流の発生が防止される。ストア動作が完了した後は、不揮発性フリップフロップ200に対する電源電圧VDDを遮断してよい。この電源電圧VDDが遮断された状態においても、不揮発性記憶部2_1では、抵抗変化型素子223および224がストア動作により設定された抵抗値を維持する。次にリコール動作について説明する。不揮発性フリップフロップ200にリコール動作を行わせる場合、書込許可信号WEENがLレベル0、読出許可信号REENがHレベル1とされ、さらに活性化信号VWRとして所定のクランプ電圧VCLAMPがNチャネルトランジスタ209および210に与えられる。そして、この状態において、不揮発性フリップフロップ200の電源電圧VDDが立ち上げられる。この場合、書込許可信号WEENがLレベル0であることから、Nチャネルトランジスタ211はONとなる。また、読出許可信号REENがHレベル1であることから、内部クロックCKSがLレベル、内部クロック/CKSがHレベルとなり、トランスファゲート205および206がOFFとなる。また、活性化信号VWRとしてクランプ電圧VCLAMPが与えられることにより、Nチャネルトランジスタ209および210がONとなる。ここで、不揮発性記憶部2_1がデータ0を記憶している場合、抵抗変化型素子223が高抵抗、抵抗変化型素子224が低抵抗となっている。この状態で、電源電圧VDDが0Vから1.2Vに上昇すると、インバータ207の出力ノードから共通ノードCNに向けて流れる電流よりもインバータ208の出力ノードから共通ノードCNに向けて流れる電流の方が大きくなるので、インバータ207の出力ノードの電圧データ/DSの方がインバータ208の出力ノードの電圧データDSより高くなる。この結果、スレーブラッチ部1S_1は、インバータ207の出力ノードの電圧データ/DSがHレベル、インバータ208の出力ノードの電圧データDSV2がLレベルとなり、この状態を保持する。このようにしてデータ0が不揮発性記憶部2_1から読み出されてスレーブラッチ部1S_1に記憶され、データ0のリコールが完了する。一方、不揮発性記憶部2_1がデータ1を記憶している場合、抵抗変化型素子223が低抵抗、抵抗変化型素子224が高抵抗となっている。この状態で、電源電圧VDDが0Vから1.2Vに上昇すると、インバータ208の出力ノードから共通ノードCNに向けて流れる電流よりもインバータ207の出力ノードから共通ノードCNに向けて流れる電流の方が大きくなるので、インバータ208の出力ノードの電圧データDSの方がインバータ207の出力ノードの電圧データ/DSより高くなる。この結果、スレーブラッチ部1S_1は、インバータ208の出力ノードの電圧データDSがHレベル、インバータ207の出力ノードの電圧データ/DSV2がLレベルとなり、この状態を保持する。このようにしてデータ1が不揮発性記憶部2_1から読み出されてスレーブラッチ部1S_1に記憶され、データ1のリコールが完了する。リコールの動作において、活性化信号VWRとして所定のクランプ電圧VCLAMPをNチャネルトランジスタ209および208に与えるのは、次の理由による。まず、抵抗変化型素子224および223に対して一定以上のバイアスをかけると誤書き込みが発生し、読み出し不良を招く。例えば、抵抗変化型素子224および223に0.2Vを印加して15μAの電流を流した場合には問題がないが、0.66V以上のバイアスがかかるとおよそ50μAの電流が流れ、抵抗変化型素子224および223に対するデータの誤書き込みが発生する。このような誤書き込みを防止するため、所定のクランプ電圧VCLAMPをNチャネルトランジスタ209および208に与えることによりNチャネルトランジスタ209および208のON抵抗を適度に高くし、抵抗変化型素子224および223に適度なバイアスがかかるようにしているのである。リコールが終了した後は、活性化信号VWRが0Vとされ、抵抗変化型素子223および224がスレーブラッチ部1S_1から切り離される。その後、読出許可信号REENがLレベル0とされる。これにより通常のフリップフロップとしての動作が開始される。本実施形態による不揮発性フリップフロップ200は、下記の55個のトランジスタと2個の抵抗変化型素子により実現可能である。<不揮発性フリップフロップ200のトランジスタ数>インバータ11個トランジスタ数22個トランスファゲート2個トランジスタ数4個クロックトインバータ2個トランジスタ数8個2入力NANDゲート1個トランジスタ数4個2入力NORゲート2個トランジスタ数8個3入力NORゲート1個トランジスタ数6個Nチャネルトランジスタ3個合計55個一方、従来のフリップフロップ図2は、28個のトランジスタにより実現される。従って、不揮発性フリップフロップ200の所要面積は、従来のフリップフロップの所要面積の約2倍となる。このように本実施形態によれば、所要面積を過度に増大させることなく、不揮発性フリップフロップ200を実現することができる。<第2実施形態>図7はこの発明の第2実施形態である不揮発性フリップフロップ250の構成を示す回路図である。この不揮発性フリップフロップ250は、揮発性フリップフロップ部1_2と、不揮発性記憶部2_2と、制御ロジック部3_2とを有する。揮発性フリップフロップ部1_2は、マスターラッチ部1M_2と、スレーブラッチ部1S_2とにより構成されている。マスターラッチ部1M_2は、クロックトインバータ251および253と、インバータ252とにより構成されている。このマスターラッチ部1M_2の構成は、上記第1実施形態のマスターラッチ部1M_1と同様である。スレーブラッチ部1S_2は、クロックトインバータ254~256と、NANDゲート257と、インバータ258とにより構成されている。マスターラッチ部1M_2の出力データDMは、クロックトインバータ254を介してクロックトインバータ255に入力される。このクロックトインバータ255とクロックトインバータ256は、互いに相手の出力信号を各々への入力信号とするラッチを構成している。ここで、クロックトインバータ255は、電源VDDおよび出力ノード間に直列に介挿された2個のPチャネルトランジスタと、出力ノードおよび接地線GND間に直列に介挿された2個のNチャネルトランジスタとからなる周知の構成のものである。そして、クロックトインバータ255において、1個のPチャネルトランジスタと1個のNチャネルトランジスタの各ゲートに入力データ図示の例ではデータDSnが与えられ、残りのPチャネルトランジスタのゲートには接地レベルGNDが、残りのNチャネルトランジスタのゲートには電源電圧VDDが常時与えられる。従って、クロックトインバータ255は、常時、出力イネーブル状態となっている。通常のラッチを実現するためには、クロックトインバータ255の代わりに単なるインバータを用いればよいが、本実施形態では、2個のクロックトインバータ255および256によりラッチを構成している。その理由は、これらの2個のクロックトインバータ255および256を互いに同じサイズのトランジスタにより構成することにより、両者の出力電流特性を互いに揃えるためである。NANDゲート257にはクロックトインバータ255の出力データDSと出力抑止信号WEREnが入力される。インバータ258は、NANDゲート257の出力信号を反転して出力する。このインバータ258の出力信号が不揮発性フリップフロップ250の出力信号Qとなる。また、NANDゲート257の出力信号が不揮発性フリップフロップ250の反転出力信号/Qとなる。不揮発性記憶部2_2は、Nチャネルトランジスタ259および260と、抵抗変化型素子267および266と、Nチャネルトランジスタ261とにより構成される。この不揮発性記憶部2_2の構成は、上記第1実施形態における不揮発性記憶部2_1と同様である。次に制御ロジック部3_2について説明する。インバータ265は、書込許可信号WEENを反転し、基準ノード接続信号/WEとしてNチャネルトランジスタ261のゲートに供給する。NORゲート264は、書込許可信号WEENまたは読出許可信号REENの少なくとも一方がHレベルのとき、NANDゲート257に与える出力抑止信号WEREnをLレベルにする。これは書込許可信号WEENがHレベルとなってストア動作が行われる場合または読出許可信号REENがHレベルとなってリコール動作が行われる場合には、クロックトインバータ255の出力電圧データDSにIRドロップが生じ、このIRドロップに起因したリーク電流がNANDゲート257に流れるのを防止する必要があるからである。NANDゲート262およびインバータ263は、内部クロックCKSおよび/CKSを発生する回路を構成している。この回路は、出力抑止信号WEREnがHレベルである場合に、クロックCLKと同じ論理値の内部クロックCKSとクロックCLKを反転した内部クロック/CKSを発生する。また、この回路は、出力抑止信号WEREnがLレベルである場合に、クロックCLKとは無関係に、内部クロックCKSをLレベルに、内部クロック/CKSをHレベルに固定する。内部クロックCKSがLレベル、内部クロック/CKSがHレベルの場合、マスターラッチ部1M_2では、クロックトインバータ251が出力イネーブル状態、クロックトインバータ253が出力ディセーブル状態となるため、入力データDにより出力データDMが書き換えられる。また、スレーブラッチ部1S_2では、クロックトインバータ254が出力ディセーブル状態、クロックトインバータ256が出力イネーブル状態となるため、前データ保持が行われる。一方、内部クロックCKSがHレベル、内部クロック/CKSがLレベルの場合、マスターラッチ部1M_2では、クロックトインバータ251が出力ディセーブル状態、クロックトインバータ253が出力イネーブル状態となるため、前データ保持が行われる。また、スレーブラッチ部1S_2では、クロックトインバータ254が出力イネーブル状態、クロックトインバータ256が出力ディセーブル状態となるため、マスターラッチ部1M_2の出力データDMにより出力データDSが書き換えられる。ストア時には書込許可信号WEENがHレベルとされ、読出許可信号REENがLレベルとされる。この場合、基準ノード接続信号/WEがLレベルとなるため、Nチャネルトランジスタ261がOFFとなる。また、出力抑止信号WEREnがLレベルとなるため、クロックトインバータ254が出力ディセーブル状態、クロックトインバータ256が出力イネーブル状態となり、クロックトインバータ255および256からなるラッチがマスターラッチ部1M_2から切り離される。この状態において、活性化信号VWRがNチャネルトランジスタ259および260に与えられることによりストア動作が行われる。このストア動作の詳細は上記第1実施形態と同様である。リコール時には書込許可信号WEENがLレベルとされ、読出許可信号REENがHレベルとされる。この場合、基準ノード接続信号/WEがHレベルとなるため、Nチャネルトランジスタ261がONとなる。また、出力抑止信号WEREnがLレベルとなるため、クロックトインバータ254が出力ディセーブル状態、クロックトインバータ256が出力イネーブル状態となり、クロックトインバータ255および256からなるラッチがマスターラッチ部1M_2から切り離される。この状態において、活性化信号VWRとして所定のクランプ電圧VCLAMPがNチャネルトランジスタ259および260に与えられ、電源電圧VDDが立ち上げられることによりリコール動作が行われる。このリコール動作の詳細は上記第2実施形態と同様である。本実施形態による不揮発性フリップフロップ250は、下記の43個のトランジスタと2個の抵抗変化型素子により実現可能である。<不揮発性フリップフロップ250のトランジスタ数>インバータ4個トランジスタ数8個クロックトインバータ5個トランジスタ数20個2入力NANDゲート2個トランジスタ数8個2入力NORゲート1個トランジスタ数4個Nチャネルトランジスタ3個合計43個本実施形態においても上記第1実施形態と同様な効果が得られる。<第3実施形態>図8はこの発明の第3実施形態である不揮発性フリップフロップ300の構成を示す回路図である。この不揮発性フリップフロップ300は、揮発性フリップフロップ部1_3と、不揮発性記憶部2_3と、制御ロジック部3_3とにより構成されている。また、揮発性フリップフロップ部1_3は、マスターラッチ部1M_3とスレーブラッチ部1S_3とにより構成されている。不揮発性記憶部2_3および制御ロジック部3_3の構成は、上記第1実施形態図1の不揮発性記憶部2_1および制御ロジック部3_1の構成と同様である。しかし、揮発性フリップフロップ部1_3では、上記第1実施形態の揮発性フリップフロップ部1_1を構成する各要素201~208、219~222が、要素201v~208v、219v~222vに置き換えられている。これらの揮発性フリップフロップ部1_3の各要素201v~208v、219v~222vには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部3_3等に供給される電源電圧VDDとは独立に制御可能な電源電圧VDDCが供給される。図9は本実施形態の動作を示す図である。図9に示すように、電源電圧VDDCとして、システム全体の電源電圧VDDが揮発性フリップフロップ部1_3に供給されている状況では、上記第1実施形態と同様な通常のフリップフロップとしての動作およびストア動作が可能である。また、揮発性フリップフロップ部1_3に対する電源電圧VDDCをシステム全体の電源電圧VDDまで上昇させることにより、上記第1実施形態と同様なリコール動作を不揮発性フリップフロップ300に行わせることができる。それに加えて、本実施形態では、揮発性フリップフロップ部1_3に対する電源電圧VDDCを単独で遮断することができる。以上が本実施形態の詳細である。本実施形態においても上記第1実施形態と同様な効果が得られる。それに加えて、本実施形態では、システム全体の電源電圧とは独立に、揮発性フリップフロップ部1_3に対する電源電圧VDDCを単独で遮断し、あるいは立ち上げることが可能である。従って、不揮発性フリップフロップ300を搭載したシステムにおいて多彩な動作を実現することができる。また、本実施形態では、リコール動作時に、まず、制御ロジック部3_3等、揮発性フリップフロップ部1_3以外の回路に対する電源電圧VDDを立ち上げ、その後、揮発性フリップフロップ部1_3に対する電源電圧VDDCを立ち上げることにより、リコール動作の安定性を高めることが可能である。なお、本実施形態には次のような変形例が考えられる。すなわち、複数の不揮発性フリップフロップに対して独立に電源供給系統を設けて、所望の不揮発性フリップフロップを選択し、この選択した不揮発性フリップフロップに対する電源電圧VDDCのみを遮断して、リーク電流を低減するのである。あるいは複数の不揮発性フリップフロップを1または複数の不揮発性フリップフロップのグループに分け、グループ単位で電源電圧VDCの供給を遮断するのである。この態様によればきめ細かな省電力制御が可能となる。<第4実施形態>図10はこの発明の第4実施形態である不揮発性フリップフロップ350の構成を示す回路図である。この不揮発性フリップフロップ350は、揮発性フリップフロップ部1_4と、不揮発性記憶部2_4と、制御ロジック部3_4とにより構成されている。また、揮発性フリップフロップ部1_4は、マスターラッチ部1M_4とスレーブラッチ部1S_4とにより構成されている。不揮発性記憶部2_4および制御ロジック部3_4の構成は、上記第2実施形態図7の不揮発性記憶部2_2および制御ロジック部3_2の構成と同様である。しかし、本実施形態における揮発性フリップフロップ部1_4では、上記第2実施形態の揮発性フリップフロップ部1_2を構成する各要素251~258が、要素251v~258vに置き換えられている。これらの揮発性フリップフロップ部1_4の各要素251v~258vには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部3_4等に供給される電源電圧VDDとは独立に制御可能な電源電圧VDDCが供給される。本実施形態においても上記第3実施形態と同様な効果が得られる。<第5実施形態>図11はこの発明の第5実施形態である不揮発性フリップフロップ400の構成を示す回路図である。この不揮発性フリップフロップ400は、揮発性フリップフロップ部1_5と、不揮発性記憶部2_5と、制御ロジック部3_5とにより構成されている。また、揮発性フリップフロップ部1_5は、マスターラッチ部1M_5とスレーブラッチ部1S_5とにより構成されている。揮発性フリップフロップ部1_5および制御ロジック部3_5の構成は、上記第1実施形態図1の揮発性フリップフロップ部1_1および制御ロジック部3_1の構成と同様である。上記第1実施形態における不揮発性記憶部2_1では、Nチャネルトランジスタ211のソースが接地線GNDに接続されていた。これに対し、本実施形態における不揮発性記憶部2_5では、Nチャネルトランジスタ211のソースがバイアス電圧SLLを発生する電圧源に接続されている。本実施形態による不揮発性フリップフロップ400の通常のフリップフロップとしての動作およびストア動作は上記第1実施形態と同様である。しかし、本実施形態による不揮発性フリップフロップ400のリコール時の動作は上記第1実施形態と異なる。上記第1実施形態では、リコール動作時、活性化信号VWRとして電源電圧VDDよりも低いクランプ電圧VCLAMPをNチャネルトランジスタ209および210の各ゲートに与え、抵抗変化型素子224および223に流れる電流を抑制した。これに対し、本実施形態では、リコール動作時、活性化信号VWRとして電源電圧VDDと同じレベルの電圧を与える。その代わりに、本実施形態では、Nチャネルトランジスタ211のソースに与えるバイアス電圧SLLを0.2V~0.4Vにすることで、抵抗変化型素子224および223の共通ノードCNのレベルSLを高め、Nチャネルトランジスタ209および210のON抵抗を大きくし、抵抗変化型素子224および223に流れる電流を抑制する。本実施形態においても上記第1実施形態と同様な効果が得られる。<第6実施形態>図12はこの発明の第6実施形態である不揮発性フリップフロップ450の構成を示す回路図である。この不揮発性フリップフロップ450は、揮発性フリップフロップ部1_6と、不揮発性記憶部2_6と、制御ロジック部3_6とにより構成されている。また、揮発性フリップフロップ部1_6は、マスターラッチ部1M_6とスレーブラッチ部1S_6とにより構成されている。本実施形態は、上記第1実施形態から上記第5実施形態への変更操作と同じ変更操作を上記第2実施形態に対して施したものである。本実施形態においても上記第1実施形態と同様な効果が得られる。<第7実施形態>図13はこの発明の第7実施形態である不揮発性フリップフロップ500の構成を示す回路図である。この不揮発性フリップフロップ500は、揮発性フリップフロップ部1_7と、不揮発性記憶部2_7と、制御ロジック部3_7とにより構成されている。また、揮発性フリップフロップ部1_7は、マスターラッチ部1M_7とスレーブラッチ部1S_7とにより構成されている。本実施形態は、上記第1実施形態から上記第5実施形態への変更操作と同じ変更操作を上記第3実施形態に対して施したものである。本実施形態においても上記第3実施形態と同様な効果が得られる。<第8実施形態>図14はこの発明の第8実施形態である不揮発性フリップフロップ550の構成を示す回路図である。この不揮発性フリップフロップ550は、揮発性フリップフロップ部1_8と、不揮発性記憶部2_8と、制御ロジック部3_8とにより構成されている。また、揮発性フリップフロップ部1_8は、マスターラッチ部1M_8とスレーブラッチ部1S_8とにより構成されている。本実施形態は、上記第1実施形態から上記第5実施形態への変更操作と同じ変更操作を上記第4実施形態に対して施したものである。本実施形態においても上記第4実施形態と同様な効果が得られる。<第9実施形態>図15はこの発明の第9実施形態である不揮発性ラッチ600の構成を示す回路図である。この不揮発性ラッチ600は、揮発性ラッチ部1L_9と、不揮発性記憶部2_9と、制御ロジック部3_9とにより構成されている。揮発性ラッチ部1L_9は、インバータ601、602、604および606と、トランスファゲート603および605と、NANDゲート617およびインバータ618と、NORゲート619およびインバータ620とにより構成されている。この揮発性ラッチ部1L_9の構成は、上記第1実施形態におけるスレーブラッチ部1S_1と同様である。不揮発性記憶部2_9は、Nチャネルトランジスタ607および608と、抵抗変化型素子610および611と、Nチャネルトランジスタ609とにより構成されている。この不揮発性記憶部2_9の構成は、上記第1実施形態図1の不揮発性記憶部2_1と同様である。次に制御ロジック部3_9について説明する。不揮発性ラッチ600には、入力データD、クロックCLK、読出許可信号REENおよび書込許可信号WEENと、活性化信号VWRが与えられる。インバータ615は、書込許可信号WEENを反転し、基準ノード接続信号/WEとして出力する。インバータ616は、この基準ノード接続信号/WEを反転し、基準ノード遮断信号WEとして出力する。NORゲート613、インバータ612および614は、クロックCLK、読出許可信号REENおよび基準ノード遮断信号WEに基づいて内部クロックCKSおよび/CKSを発生する回路を構成している。この回路は、基準ノード遮断信号WEおよび読出許可信号REENの両方がLレベルである場合に、クロックCLKと同一論理値の内部クロックCKSとクロックCLKを反転した内部クロック/CKSを発生し、基準ノード遮断信号WEまたは読出許可信号REENの少なくとも一方がHレベルである場合に、内部クロックCKSをLレベルに、内部クロック/CKSをHレベルに固定する。内部クロックCKSがLレベル、内部クロック/CKSがHレベルである場合、トランスファゲート603および605はOFFとなる。また、内部クロックCKSがHレベル、内部クロック/CKSがLレベルである場合、トランスファゲート603および605はONとなる。本実施形態による不揮発性ラッチ600は、書込許可信号WEおよび読出許可信号REENの両方がLレベル、活性化信号VWRがLレベル0Vの状態において、通常のラッチとして機能する。不揮発性ラッチ600にストア動作を行わせる場合、書込許可信号WEがHレベル、読出許可信号REENがLレベルとされ、トランスファゲート603および605が強制的にOFFとされる。また、活性化信号VWRが電源電圧VDDよりも高い例えば1.5Vとされる。これにより揮発性ラッチ部1L_9の記憶データDSが不揮発性記憶部2_9にストアされる。このストアの動作は上記第1実施形態と同様である。また、不揮発性ラッチ600にリコール動作を行わせる場合、書込許可信号WEがLレベル、読出許可信号REENがHレベルとされ、トランスファゲート603および605が強制的にOFFとされる。そして、活性化信号VWRとして上記第1実施形態と同様なクランプ電圧VCLAMPがNチャネルトランジスタ607および608の各ゲートに与えられ、この状態において、不揮発性ラッチ600に対する電源電圧VDDが立ち上げられる。これにより不揮発性記憶部2_9の記憶データが読み出され、揮発性ラッチ部1L_9に保持される。このリコール動作も上記第1実施形態と同様である。本実施形態によれば、通常のラッチとしての動作が可能な他、不揮発性フリップフロップに関する上記第1~第8実施形態と同様、ストア動作、リコール動作を安定して行わせることができる。<第10実施形態>図16はこの発明の第10実施形態である不揮発性ラッチ650の構成を示す回路図である。この不揮発性フリップフロップ650は、揮発性ラッチ部1L_10と、不揮発性記憶部2_10と、制御ロジック部3_10とにより構成されている。揮発性ラッチ部1L_10は、クロックトインバータ651~653と、NANDゲート654およびインバータ655とにより構成されている。この揮発性ラッチ部1L_10の構成は、上記第2実施形態におけるスレーブラッチ部1S_2と同様である。不揮発性記憶部2_10は、Nチャネルトランジスタ656および657と、抵抗変化型素子664および663と、Nチャネルトランジスタ658とにより構成されている。この不揮発性記憶部2_10の構成は、上記第1実施形態図1の不揮発性記憶部2_1と同様である。制御ロジック部3_10の構成は、上記第2実施形態図7の制御ロジック部3_2と同様である。本実施形態においても上記第9実施形態と同様、通常のラッチとしての動作、ストア動作、リコール動作を安定して行わせることができる。<第11実施形態>図17はこの発明の第11実施形態である不揮発性ラッチ700の構成を示す回路図である。この不揮発性ラッチ700は、揮発性ラッチ部1L_11と、不揮発性記憶部2_11と、制御ロジック部3_11とにより構成されている。不揮発性記憶部2_11および制御ロジック部3_11の構成は、上記第9実施形態図15の不揮発性記憶部2_9および制御ロジック部3_9と同様である。しかし、揮発性ラッチ部1L_11では、上記第9実施形態の揮発性ラッチ部1L_9を構成する各要素601~606、617~620が、要素601v~606v、617v~620vに置き換えられている。これらの揮発性ラッチ部1L_11の各要素601v~606v、617v~620vには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部3_11等に供給される電源電圧VDDとは独立に制御可能な電源電圧VDDCが供給される。本実施形態によれば、上記第9実施形態と同様な効果が得られる。それに加えて、本実施形態では、システム全体の電源電圧とは独立に、揮発性ラッチ部1L_11に対する電源電圧VDDCを単独で遮断し、あるいは立ち上げることが可能である。従って、不揮発性ラッチ700を搭載したシステムにおいて多彩な動作を実現することができる。また、本実施形態では、リコール動作時に、まず、制御ロジック部3_11等、揮発性ラッチ部1L_11以外の回路に対する電源電圧VDDを立ち上げ、その後、揮発性ラッチ部1L_11に対する電源電圧VDDCを立ち上げることにより、リコール動作の安定性を高めることが可能である。<第12実施形態>図18はこの発明の第12実施形態である不揮発性ラッチ750の構成を示す回路図である。この不揮発性ラッチ750は、揮発性ラッチ部1L_12と、不揮発性記憶部2_12と、制御ロジック部3_12とにより構成されている。不揮発性記憶部2_12および制御ロジック部3_12の構成は、上記第10実施形態図16の不揮発性記憶部2_10および制御ロジック部3_10と同様である。しかし、揮発性ラッチ部1L_12では、上記第10実施形態の揮発性ラッチ部1L_10を構成する各要素651~655が、要素651v~655vに置き換えられている。これらの揮発性ラッチ部1L_12の各要素651v~655vには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部3_12等に供給される電源電圧VDDとは独立に制御可能な電源電圧VDDCが供給される。本実施形態においても上記第11実施形態と同様な効果が得られる。<第13実施形態>図19はこの発明の第13実施形態である不揮発性ラッチ800の構成を示す回路図である。この不揮発性ラッチ800は、揮発性ラッチ部1L_13と、不揮発性記憶部2_13と、制御ロジック部3_13とにより構成されている。揮発性ラッチ部1L_13および制御ロジック部3_13の構成は、上記第9実施形態図15の揮発性ラッチ部1L_9および制御ロジック部3_9の構成と同様である。上記第9実施形態における不揮発性記憶部2_9では、Nチャネルトランジスタ609のソースが接地線GNDに接続されていた。これに対し、本実施形態における不揮発性記憶部2_13では、Nチャネルトランジスタ609のソースがバイアス電圧SLLを発生する電圧源に接続されている。すなわち、本実施形態は、第1実施形態から上記第5実施形態への変更操作を上記第9実施形態に適用したものである。本実施形態によれば、上記第9実施形態の不揮発性ラッチにおいて上記第5実施形態と同様な効果を得ることができる。<第14実施形態>図20はこの発明の第14実施形態である不揮発性ラッチ850の構成を示す回路図である。この不揮発性ラッチ850は、揮発性ラッチ部1L_14と、不揮発性記憶部2_14と、制御ロジック部3_14とにより構成されている。本実施形態は、上記第9実施形態から上記第13実施形態への変更操作と同じ変更操作を上記第10実施形態に対して施したものである。本実施形態においても上記第13実施形態と同様な効果が得られる。<第15実施形態>図21はこの発明の第15実施形態である不揮発性ラッチ900の構成を示す回路図である。この不揮発性ラッチ900は、揮発性ラッチ部1L_15と、不揮発性記憶部2_15と、制御ロジック部3_15とにより構成されている。本実施形態は、上記第9実施形態から上記第13実施形態への変更操作と同じ変更操作を上記第11実施形態に対して施したものである。本実施形態においても上記第13実施形態と同様な効果が得られる。<第16実施形態>図22はこの発明の第16実施形態である不揮発性ラッチ950の構成を示す回路図である。この不揮発性ラッチ950は、揮発性ラッチ部1L_16と、不揮発性記憶部2_16と、制御ロジック部3_16とにより構成されている。本実施形態は、上記第9実施形態から上記第13実施形態への変更操作と同じ変更操作を上記第12実施形態に対して施したものである。本実施形態においても上記第13実施形態と同様な効果が得られる。<第17実施形態>本実施形態は、上記第5実施形態図11、第6実施形態図12、第7実施形態図13、第8実施形態図14、第13実施形態図19、第14実施形態図20、第15実施形態図21、第16実施形態図22を変形したものである。これらの各実施形態では、ストア動作時、Nチャネルトランジスタ211または261をOFFさせた。このため、同じデータをストアする場合であっても、不揮発性記憶部の記憶データの如何により、ストア時に2個の抵抗変化型素子に印加される電圧が変化する。例えば上記第5実施形態図11において、スレーブラッチ部1S_5の出力データDS=0を不揮発性記憶部2_5にストアする場合について検討する。まず、不揮発性記憶部2_5がデータ0を記憶しており、抵抗変化型素子224が低抵抗、抵抗変化型素子223が高抵抗であるとする。この場合において、Nチャネルトランジスタ209および210をONにすると、インバータ207の出力ノード出力データ/DS=1の電圧VDDを高抵抗である抵抗変化型素子223と低抵抗である抵抗変化型素子224とにより分圧することになるので、抵抗変化型素子223にはVDD/2よりも大きな電圧が掛かり、抵抗変化型素子224にはVDD/2よりも小さな電圧が掛かる。これに対し、不揮発性記憶部2_5がデータ1を記憶しており、抵抗変化型素子224が高抵抗、抵抗変化型素子223が低抵抗である場合において、Nチャネルトランジスタ209および210をONにすると、低抵抗である抵抗変化型素子223にはVDD/2よりも小さな電圧が掛かり、高抵抗である抵抗変化型素子224にはVDD/2よりも大きな電圧が掛かる。このように上記各実施形態では、同じデータをストアする場合であっても、不揮発性記憶部の記憶データの如何により、ストア時に2個の抵抗変化型素子の各々に印加される電圧が変化した。しかしながら、安定したストア動作を行わせるためには、不揮発性記憶部の記憶データの如何によらず、2個の抵抗変化型素子の各々に常に一定の大きさの電圧を印加することが好ましい。そこで、この発明の第17実施形態では、ストア動作時にも基準ノード接続信号/WEをアクティブレベルとして、Nチャネルトランジスタ211をONとし、例えばVDD/2この例では0.6Vのバイアス電圧SLLをこのNチャネルトランジスタ211を介して共通ノードCNに供給し、共通ノードCNのバイアス電圧SLを略VDD/20.6Vとする。本実施形態におけるNチャネルトランジスタ211は、ストア動作時に共通ノードCNにバイアス電圧SLを与えるバイアス設定手段として機能する。この場合、例えば図11において不揮発性記憶部2_5がデータ0を記憶しており、抵抗変化型素子224が低抵抗、抵抗変化型素子223が高抵抗であるときにNチャネルトランジスタ209および210をONにすると、抵抗変化型素子223のピン層およびフリー層間には、インバータ207の出力ノード出力データ/DS=1の電圧VDDと共通ノードCNのバイアス電圧SL=VDD/2との差分である電圧VDD/2が印加される。また、抵抗変化型素子224のフリー層およびピン層間には、共通ノードCNのバイアス電圧SL=VDD/2とインバータ208の出力ノード出力データDS=0の電圧0Vとの差分である電圧VDD/2が印加される。そして、不揮発性記憶部2_5がデータ1を記憶しており、抵抗変化型素子224が高抵抗、抵抗変化型素子223が低抵抗であるときにNチャネルトランジスタ209および210をONにした場合も全く同様の電圧が各抵抗変化型素子に印加される。このように本実施形態によれば、抵抗変化型223および224の記憶データが1であるか0であるかすなわち、いずれが高抵抗でいずれが低抵抗であるかの如何によらず、インバータ208の出力ノード出力データDSと共通ノードCNとの間に印加される電圧および共通ノードCNとインバータ207の出力ノード出力データ/DSとの間に印加される電圧を常に一定この例ではVDD/2にすることができる。従って、本実施形態によれば、安定したストア動作が可能な不揮発性フリップフロップおよび不揮発性ラッチを実現することができる。なお、本実施形態では、リコール時に使用するNチャネルトランジスタ211をストア時にバイアス電圧SLを共通ノードCNに与えるバイアス設定手段として兼用したが、このNチャネルトランジスタ211とは別のトランジスタをバイアス設定手段として追加してもよい。この場合、ストア時にはこのバイアス設定手段としてのトランジスタをONにしてリコール動作のためのNチャネルトランジスタ211をOFFとし、リコール時にはバイアス設定手段としてのトランジスタをOFFにしてリコール動作のためのNチャネルトランジスタ211をONにすればよい。<第18実施形態>図23はこの発明の第18実施形態である不揮発性シフトレジスタの構成を示すブロック図である。この例では、上記第1実施形態による不揮発性フリップフロップ200を4個使用し、入力データDをクロックCLKに同期して順次シフトする4ビットのシフトレジスタを構成している。書込許可信号WEEN、読出許可信号REENおよび活性化信号VWRは、4個の不揮発性フリップフロップ200に並列に供給される。従って、4個の不揮発性フリップフロップ200に同時にストア動作およびリコール動作を行わせることが可能である。なお、シフトレジスタを構成する不揮発性フリップフロップとして、上記第1実施形態のものの他、上記第2~第8、第17実施形態のものを採用してもよい。<第19実施形態>図24はこの発明の第19実施形態である不揮発性レジスタの構成を示すブロック図である。この例では、上記第1実施形態による不揮発性フリップフロップ200を4個使用し、4ビットのレジスタを構成している。書込許可信号WEEN、読出許可信号REENおよび活性化信号VWRは、4個の不揮発性フリップフロップ200に並列に供給される。従って、4個の不揮発性フリップフロップ200に同時にストア動作およびリコール動作を行わせることが可能である。このレジスタは、一般的なレジスタと同様、広範囲の用途があり、例えば何らかの演算処理の過程において発生するデータの記憶に用いられる。演算処理の過程において、電源を遮断する必要が生じた場合、それに先立ってストア動作を各不揮発性フリップフロップ200に行わせ、その後、電源を遮断する。その後、電源を投入する際には、各不揮発性フリップフロップ200にリコール動作を行わせる。これにより電源遮断前のデータをレジスタ内に復活させることができ、演算処理を再開することができる。なお、レジスタを構成する不揮発性フリップフロップとして、上記第1実施形態のものの他、上記第2~第8、第17実施形態のものを採用してもよい。また、不揮発性フリップフロップではなく、上記第9~第17実施形態の不揮発性ラッチによりレジスタを構成してもよい。<第20実施形態>図25はこの発明の第20実施形態である不揮発性カウンタの構成を示すブロック図である。本実施形態では、4個のフリップフロップ200と、図示のXORゲートおよびANDゲートにより4ビットのアップカウンタが構成されている。なお、このカウンタ自体は周知の構成であるので説明を省略する。各フリップフロプ200は、上記第1実施形態による不揮発性フリップフロップ200である。これらのフリップフロプ200にはクロックCLK、活性化信号VWR、書込許可信号WEENおよび読出許可信号REENが与えられる。本実施形態では、図25に示すカウンタを通常のカウンタとして動作させる他、次のような動作をさせることが可能である。まず、図25に示すカウンタにカウント動作を行わせている過程において、電源を遮断する必要が生じた場合、カウンタを構成する各フリップフロップ200にストア動作を行わせ、その後、電源を遮断する。その後、電源を投入する際に、カウンタを構成する各フリップフロップ200にリコール動作を行わせる。これにより電源遮断前のカウント値が復元され、電源遮断前のカウント値からカウント動作を再開することができる。なお、図25に示す例では、複数の不揮発性フリップフロップ200により同期カウンタを構成したが、非同期カウンタを構成してもよい。また、カウンタを構成するフリップフロップを上記第2~第8、第17実施形態の不揮発性フリップフロップとしてもよい。