"第1のヴァラクタを含む第1のLCタンク回路を備えた電圧制御発振部を有する位相同期回路と、第2のヴァラクタを含む第2のLCタンク回路を負荷とし、前記第2のLCタンク回路に並列に設けられた第1のQ値制御用可変抵抗を備えた増幅部と、第3のヴァラクタを含む第3のLCタンク回路を負荷とし、前記第3のLCタンク回路に並列に設けられた第2のQ値制御用可変抵抗を備えた周波数変換部とを有する受信システムである通信システムであって、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つの同調周波数を制御することで、受信周波数の同調を行う同調手段と、Q値制御回路からのQ値制御信号を用いて前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つのQ値制御用可変抵抗の抵抗値を可変することにより、前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つのQ値を制御して、受信帯域の最適化を行う最適化手段とを備えたことを特徴とする通信システム。前記Q値制御回路は、第1及び第2のQ値制御回路を含み、前記最適化手段は、前記第1及び第2のQ値制御回路からの第1及び第2のQ値制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路のQ値を夫々制御することで、受信帯域の最適化を行なうことを特徴とする請求項1に記載の通信システム。前記位相同期回路を構成し、第4のヴァラクタを含む第4のLCタンク回路を負荷とし、前記第4のLCタンク回路に並列に設けられた第3のQ値制御用可変抵抗を備えた分周部とを更に有し、前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つの同調周波数を制御することで、受信周波数の同調を行い、前記最適化手段は、前記Q値制御回路からの前記Q値制御信号を用いて前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つのQ値制御用可変抵抗の抵抗値を可変することにより、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つのQ値を制御して、受信帯域の最適化を行うことを特徴とする請求項1に記載の通信システム。前記Q値制御回路は、第1、第2及び第3のQ値制御回路を含み、前記最適化手段は、前記第1、第2及び第3のQ値制御回路からの第1、第2及び第3のQ値制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路のQ値を夫々制御すること化を行うことで、受信帯域の最適化を行なうことを特徴とする請求項3に記載の通信システム。前記Q値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第1の位相データ及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第2の位相データに基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Q値制御信号を生成することを特徴とする請求項1乃至4のいずれかに記載の通信システム。第1のヴァラクタを含む第1のLCタンク回路を備えた電圧制御発振部を有する位相同期回路と、第2のヴァラクタを含む第2のLCタンク回路を負荷とし、前記第2のLCタンク回路に並列に設けられた第1のQ値制御用可変抵抗を備えた増幅部と、第3のヴァラクタを含む第3のLCタンク回路を負荷とし、前記第3のLCタンク回路に並列に設けられた第2のQ値制御用可変抵抗を備えた周波数変換部とを有する送信システムである通信システムであって、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つの同調周波数を制御することで、送信周波数の同調を行う同調手段と、Q値制御回路からのQ値制御信号を用いて前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つのQ値制御用可変抵抗の抵抗値を可変することにより、前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つのQ値を制御して、送信帯域の最適化を行う最適化手段とを備えたことを特徴とする通信システム。前記Q値制御回路は、第1及び第2のQ値制御回路を含み、前記最適化手段は、前記第1及び第2のQ値制御回路からの第1及び第2のQ値制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路のQ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする請求項6に記載の通信システム。前記位相同期回路を構成し、第4のヴァラクタを含む第4のLCタンク回路を負荷とし、前記第4のLCタンク回路に並列に設けられた第3のQ値制御用可変抵抗を備えた分周部とを更に有し、前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つの同調周波数を制御することで、送信周波数の同調を行い、前記最適化手段は、前記Q値制御回路からの前記Q値制御信号を用いて前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つのQ値制御用可変抵抗の抵抗値を可変することにより、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つのQ値を制御して、送信帯域の最適化を行うことを特徴とする請求項6に記載の通信システム。前記Q値制御回路は、第1、第2及び第3のQ値制御回路を含み、前記最適化手段は、前記第1、第2及び第3のQ値制御回路からの第1、第2及び第3のQ値制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路のQ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする請求項8に記載の通信システム。前記Q値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第1の位相データ及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第2の位相データに基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Q値制御信号を生成することを特徴とする請求項6乃至9のいずれかに記載の通信システム。しかしながら、上述した特許文献1に記載の受信方式では、信号源として、局部発振器以外の発振器が必要なことと、帯域調整用のフィルタ回路を別途付加することが必要になるため回路規模の増大を招き、実現コストが大きくなるという課題があった。また、上述した非特許文献1に記載のものは、フィルタの中心周波数帯域幅のチューニングとその実現方法に関するものであって、本発明のような、受信周波数の同調手段と受信帯域の最適化手段とを備えた通信システムを開示するものではない。本発明は、このような状況に鑑みてなされたもので、その目的とするところは、信号の通過経路に新たな回路を追加することなく、受信又は送信周波数の同調手段を備え、受信状態又は送信状態を良好に保つことが可能な通信システムを提供することにある。加えて本発明は、信号帯域の最適化を付加する場合にも、各回路素子に1つの可変抵抗素子を付加することで上記同調システムに影響を与えることなく、独立に制御できる拡張性に富んだシステムの提供も可能にしている。本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、第1のヴァラクタV1~V4を含む第1のLCタンク回路を備えた電圧制御発振部を有する位相同期回路100と、第2のヴァラクタV5~V8を含む第2のLCタンク回路を負荷とし、前記第2のLCタンク回路に並列に設けられた第1のQ値制御用可変抵抗RQ2を備えた増幅部101と、第3のヴァラクタV9~V12を含む第3のLCタンク回路を負荷とし、前記第3のLCタンク回路に並列に設けられた第2のQ値制御用可変抵抗RQ3を備えた周波数変換部107とを有する受信システムである通信システムであって、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号c1を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つの同調周波数を制御することで、受信周波数の同調を行う同調手段と、Q値制御回路110からのQ値制御信号b1を用いて前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つのQ値制御用可変抵抗の抵抗値を可変することにより、前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つのQ値を制御して、受信帯域の最適化を行う最適化手段とを備えたことを特徴とする。図3,図4,図6,図13乃至図16、実施例2乃至6また、請求項2に記載の発明は、請求項1に記載の発明において、前記Q値制御回路は、第1及び第2のQ値制御回路110,111を含み、前記最適化手段は、前記第1及び第2のQ値制御回路110,111からの第1及び第2のQ値制御信号b1,d1を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路のQ値を夫々制御することで、受信帯域の最適化を行うことを特徴とする。図13,図16、実施例3,6また、請求項3に記載の発明は、請求項1に記載の発明において、前記位相同期回路を構成し、第4のヴァラクタV13~V16を含む第4のLCタンク回路を負荷とし、前記第4のLCタンク回路に並列に設けられた第3のQ値制御用可変抵抗RQ4又はRQ5を備えた分周部108とを更に有し、前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号c1を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つの同調周波数を制御することで、受信周波数の同調を行い、前記最適化手段は、前記Q値制御回路110からの前記Q値制御信号b1を用いて前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つのQ値制御用可変抵抗の抵抗値を可変することにより、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つのQ値を制御して、受信帯域の最適化を行うことを特徴とする。図3乃至図6,図13乃至図16、実施例2乃至6また、請求項4に記載の発明は、請求項3に記載の発明において、前記Q値制御回路は、第1、第2及び第3のQ値制御回路110,111,112を含み、前記最適化手段は、前記第1、第2及び第3のQ値制御回路110,111,112からの第1、第2及び第3のQ値制御信号b1,d1,e1を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路のQ値を夫々制御することで、受信帯域の最適化を行うことを特徴とする。図14、実施例4また、請求項5に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記Q値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第1の位相データa3及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第2の位相データa2に基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Q値制御信号b1又はd1又はe1を生成することを特徴とする。図7また、請求項6に記載の発明は、第1のヴァラクタV1~V4を含む第1のLCタンク回路を備えた電圧制御発振部106を有する位相同期回路100と、第2のヴァラクタV5~V8を含む第2のLCタンク回路を負荷とし、前記第2のLCタンク回路に並列に設けられた第1のQ値制御用可変抵抗RQ2を備えた増幅部101と、第3のヴァラクタV9~V12を含む第3のLCタンク回路を負荷とし、前記第3のLCタンク回路に並列に設けられた第2のQ値制御用可変抵抗RQ3を備えた周波数変換部107とを有する送信システムである通信システムであって、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つの同調周波数を制御することで、送信周波数の同調を行う同調手段と、Q値制御回路110からのQ値制御信号b1を用いて前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つのQ値制御用可変抵抗の抵抗値を可変することにより、前記第2のLCタンク回路及び前記第3のLCタンク回路の少なくとも1つのQ値を制御して、送信帯域の最適化を行う最適化手段とを備えたことを特徴とする。図3,図4,図6,図13乃至図16、実施例2乃至6また、請求項7に記載の発明は、請求項6に記載の発明において、前記Q値制御回路は、第1及び第2のQ値制御回路110,111を含み、前記最適化手段は、前記第1及び第2のQ値制御回路110,111からの第1及び第2のQ値制御信号b1,d1を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路のQ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする。図13,図16、実施例3,6また、請求項8に記載の発明は、請求項6に記載の発明において、前記位相同期回路を構成し、第4のヴァラクタV13~V16を含む第4のLCタンク回路を負荷とし、前記第4のLCタンク回路に並列に設けられた第3のQ値制御用可変抵抗RQ4又はRQ5を備えた分周部108とを更に有し、前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号c1を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つの同調周波数を制御することで、送信周波数の同調を行い、前記最適化手段は、前記Q値制御回路110からの前記Q値制御信号b1を用いて前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つのQ値制御用可変抵抗の抵抗値を可変することにより、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路の少なくとも1つのQ値を制御して、送信帯域の最適化を行うことを特徴とする。図3乃至図6,図13乃至図16、実施例2乃至6また、請求項9に記載の発明は、請求項8に記載の発明において、前記Q値制御回路は、第1、第2及び第3のQ値制御回路110,111,112を含み、前記最適化手段は、前記第1、第2及び第3のQ値制御回路110,111,112からの第1、第2及び第3のQ値制御信号b1,d1,e1を用いて、前記第2のLCタンク回路及び前記第3のLCタンク回路及び前記第4のLCタンク回路のQ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする。図14、実施例4また、請求項10に記載の発明は、請求項6乃至9のいずれかに記載の発明において、前記Q値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第1の位相データa3及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第2の位相データa2に基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Q値制御信号b1又はd1又はe1を生成することを特徴とする。図7本発明によれば、第1のヴァラクタを含む第1のLCタンク回路を備えた電圧制御発振部を有する位相同期回路と、第2のヴァラクタを含む第2のLCタンク回路を負荷とし、第2のLCタンク回路に並列に設けられた第1のQ値制御用可変抵抗を備えた増幅部と、第3のヴァラクタを含む第3のLCタンク回路を負荷とし、第3のLCタンク回路に並列に設けられた第2のQ値制御用可変抵抗を備えた周波数変換部とを有するので、回路の構成要素としては既に組み込まれている電圧制御発振器VCOのLCタンク内のヴァラクタと増幅器のLC負荷内のヴァラクタと周波数変換器のLC負荷内のヴァラクタと分周器のLC負荷内のヴァラクタを流用しつつ、受信送信周波数の同調は、電圧制御発振器の発振周波数制御信号を用いることで回路特性の周波数変動因にからの影響を受けない受信器及び送信器を実現することができ、製品の高精度化イールド向上等が期待できる。また、必要に応じて、受信送信帯域の最適化をLCタンクに可変抵抗を1個付加する最小単位の変更で実現できるため、帯域、すなわち信号対雑音比の最適化も容易に実現することができる。従って、データ誤りの少ない高品質な受信器及び送信器を実現できる。以下、図面を参照して本発明の各実施例について説明する。図1は、本発明の通信システムである実施例1に係る受信システムを説明するためのブロック構成図である。本実施例1における受信システムは、位相同期回路100と増幅器101と周波数変換器107とから構成され、位相同期回路PLL;PhaseLockedLoop100は、ループフィルタLF;LoopFilter102とチャージポンプCP;ChargePump103と位相周波数検知器PFD;PhaseFrequencyDetector104と電圧制御発振器VCO;VoltageControlledOscillator106と2分周器108と任意分周の分周器109とから構成されている。増幅器101には、入力信号dと周波数制御信号c1とが入力されて出力信号eが出力される。この出力信号eは、周波数変換器107に入力されて出力信号mが出力される。電圧制御発振器106と増幅器101にフィードバックされる制御信号である周波数制御信号c1は、電圧制御発振器106と2分周器108と分周器109と位相周波数検知器104とチャージポンプ103とループフィルタ102とで構成される位相同期回路100において、電圧制御発振器106の発振周波数を制御するループフィルタ102からの出力信号である。また、基準クロックReferenceClock信号a1は、外部から入力され、位相同期回路100の位相の基準となる信号である。つまり、本発明の通信システムは、第1のヴァラクタ図2のV1~V4を含む第1のLCタンク回路を有する電圧制御発振器106を有する位相同期回路100と、第2のヴァラクタ図3のV5~V8を含む第2のLCタンクを負荷とする増幅器101と第3のヴァラクタ図4のV9~V12を含む第3のLCタンクを負荷とする周波数変換器107と第4のヴァラクタ図5A又は図5BのV13~V16を含む第4のLCタンクを負荷とする2分周器108を有する。ヴァラクタとは、バリキャップヴァラクタダイオード又はヴァラクタともいい、電圧によって静電容量が変化する容量素子のことをいう。受信周波数の同調は、電圧制御発振器106の発振周波数を制御するように、位相同期回路100からの周波数制御信号c1を用いて行なわれる。このように本実施例1における受信システムは、増幅器101と電圧制御発振器106との制御信号が同一であることから増幅器101の増幅周波数と周波数変換器107の出力周波数が電圧制御発振器106の発振周波数と強い相関関係を有すると共に、2分周器108の出力周波数は電圧制御発振器106の発振周波数の半分となる関係を有する受信システムと成る。図2は、図1に示した電圧制御発振器の回路図で、図3は、図1に示した増幅器の回路図で、図4は図1に示した周波数変換器の回路図で、図5Aと図5Bは図1に示した2分周回路の回路図例である。なお、図中、CNTPは正ヴァラクタ制御信号、CNTNは負ヴァラクタ制御信号、CBIASPは正ヴァラクタ直流バイアス電圧、CBIASNは負ヴァラクタ直流バイアス電圧、QCNTはQ値制御信号、R1~R16は直流バイアス印加用抵抗、Ra~Rhは直流バイアス印加用抵抗、RQ2~RQ4はQ値制御用可変抵抗、NVPはVCO負性抵抗発生用トランジスタ、NVNはVCO負性抵抗発生用トランジスタ、NAPは増幅用トランジスタ、NANは増幅用トランジスタ、M1MはMixerRF入力トランジスタ、M2MはMixerRF入力トランジスタ、M3M~M6Mはローカルクロック入力トランジスタ、M1DはDivider分周信号入力トランジスタ、M2DはDivider分周信号入力トランジスタ、M3D~M6DはDividerローカルクロック入力トランジスタ、IBIASPはDCバイアス電流端子、PB0はカレントミラー用トランジスタ、PB1はカレントミラー用トランジスタ、IBIASNはDCバイアス電流端子、NB0はカレントミラー用トランジスタ、NB00はカレントミラー用トランジスタ、NB1はカレントミラー用トランジスタ、CIPは直流阻止用キャパシタ、CINは直流阻止用キャパシタ、RIPは直流バイアス印加用抵抗、RINは直流バイアス印加用抵抗、IBMは直流バイアス電流、IBDも直流バイアス電流を示している。以下では説明を簡単にするため、信号dの周波数と信号mの周波数の比が3:1である場合の受信系を例にとって説明を進める。例えば、信号dの周波数は9GHz、信号mの周波数は3GHz、電圧制御発生器の発振信号は6GHz、2分周器の出力が3GHzとなる場合がこれに相当する。図2において電圧制御発振器106の発振周波数Foscは、インダクタンス値Lpv、LnvのインダクタLpv、Lnv、容量値C1~C4の直流阻止用キャパシタC1~C4及びヴァラクタV1~V4とから成るタンク回路で決定され、その値は以下の式1で表される。以下では説明を簡単にするため、V1の容量=V2の容量=Cv1V3の容量=V4の容量=Cv3Lpv=Lnv=LvC1=C2=C3=C4=C0C0>>Cv1,Cv3とする。Fosc=1/SqrtLv×Cv1Cv31また、図3に示す増幅器101の最大利得を示す周波数Famaxも、電圧制御発振器106と同様にインダクタンス値Lpa、LnaのインダクタLpa、Lna、容量値C5~C8の直流阻止用キャパシタC5~C8及びヴァラクタV5~V8とから成るタンク回路で決定される、その値は以下の式2で示される。ここでも簡単のため、V5の容量=V6の容量=Cv5V7の容量=V8の容量=Cv7Lpa=Lna=LaC5=C6=C7=C8=C0AC0A>>Cv5,Cv7とする。この時RQ2は固定値でも、なくても構わない。Famax=1/SqrtLaCv5Cv72図1における信号dの周波数と電圧制御発振器出力fの周波数の比は、上記仮定から3:2になることが決まっている。従って、増幅器101の第2のLCタンク回路と電圧制御発振器106の第1のLCタンク回路とのLC素子定数比を、Lv=1/1.5La,C1~C4=1/1.5C5~C8、V1~V4=1/1.5V5~V8と成るように選ぶ事で各回路の動作すべき周波数を、温度プロセス変動に因らない制御信号C1で最適値に制御できる。同様に、図4に示す周波数変換器107の最大利得を示す周波数Fmmaxもインダクタンス値Lpm、LnmのインダクタLpm、Lnm、容量値C9~C12の直流阻止用キャパシタC9~C12及びヴァラクタV9~V12とから成るタンク回路で決定される、その値は以下の式3で示される。ここでも説明を簡単にするため、V9の容量=V10の容量=Cv9V11の容量=V12の容量=Cv11Lpm=Lnm=LmC9=C10=C11=C12=C0MC0M>>Cv9,Cv11とする。この時RQ3は固定値でも、なくても構わない。Fmmax=1/SqrtLmCv9Cv113図1における信号mの周波数と電圧制御発振器出力fの周波数の比は、上記仮定から1:2になることが決まっている。従って、周波数変換器の第3のLCタンク回路と電圧制御発振器106の第1のLCタンク回路とのLC素子定数比をLv=2.0Lm,C1~C4=2.0C9~C12、V1~V4=2.0V9~V12と成るように選ぶ事で各回路の動作すべき周波数を、温度プロセス変動に因らない制御信号C1で最適値に制御できる。同様に、図5A及び図5Bに示す2分周器108の出力信号周波数Fdmaxもインダクタンス値Lpd、LndのインダクタLpd、Lnd、容量値C13~C16の直流阻止用キャパシタC13~C16及びヴァラクタV13~V16とから成るタンク回路で決定される、その値は以下の式4で示される。ここでも説明を簡単にするため、V13の容量=V14の容量=Cv13V15の容量=V16の容量=Cv16Lpd=Lnd=LdC13=C14=C15=C16=C0DC0D>>Cv9,Cv11とする。この時RQ4は固定値でも、なくても構わない。Fmmax=1/SqrtLmCv9Cv114図1における2分周器の出力周波数と電圧制御発振器出力fの周波数の比は、上記仮定から1:2になることが決まっている。従って、周波数変換器の第4のLCタンク回路と電圧制御発振器106の第1のLCタンク回路とのLC素子定数比をLv=2.0Ld,C1~C4=2.0C13~C16、V1~V4=2.0V3~V16と成るように選ぶ事で各回路の動作すべき周波数を、温度プロセス変動に因らない制御信号C1で最適値に制御できる。図5Aと図5Bの差異は、出力のフィードバックが差動対を構成するM1DM2Dに掛けられるか、4次元の素子M3D~M6Dに掛けられるかが異なるだけで2分周器の動作上の差異はない。これまでの実施例から増幅器101と周波数変換器107と2分周器108の全てのブロックが、プロセス変動温度変動に関係のない制御信号C1で制御され、その動作周波数は精度の高い信号a1を基準とするPLL100の構成要素である電圧制御発振器の発振信号fを決定するC1で制御される特徴を有することが示された。通常、LCタンク方式の電圧制御発振器では、Single-Endの周波数制御方式を用いるが、この受信システムの実現においては、素子感度が低く抑えることのできる差動制御方式の方が好ましい。図2に示した電圧制御発振器106の回路図と、図3に示した増幅器101の回路図と図4に示した周波数変換器の回路図と図5A,図5Bに示した分周器の回路図は、上述した差動制御方式を採用した回路例を示している。本発明では、精度の高い基準信号によって支配される上記電圧制御増幅器の第1のヴァラクタを含む第1のLCタンク共振周波数を決定する上記C1を用いて、第2のヴァラクタを含む第2のLCタンクを負荷とする第2の増幅器と第3のヴァラクタを含む第3のLCタンクを負荷とする第3の周波数変換器と、第4のヴァラクタを含む第4の2分周器を制御する事で、製造誤差温度変動に依存しない安定な受信が達成できた。図6は、本発明の通信システムである実施例2に係る受信システムを説明するためのブロック構成図である。本実施例2における受信システムは、図1に示したブロック構成図に帯域最適化のための制御回路Q値制御回路110を付加し、Q値制御信号b1で図6における増幅器101と周波数変換器107の帯域を最適化できるようにした点で相違している。増幅器101には、入力信号dと周波数制御信号c1とQ値制御信号b1が入力されて出力信号eが出力される。この出力信号eと上述のQ値制御信号b1は、周波数変換器107に入力されて出力信号mが出力される。電圧制御発振器106と増幅器101にフィードバックされる制御信号である周波数制御信号c1は、電圧制御発振器106と2分周器108と分周器109と位相周波数検知器104とチャージポンプ103とループフィルタ102とで構成される位相同期回路100において、電圧制御発振器106の発振周波数を制御するループフィルタ102からの出力信号である。また、基準クロックReferenceClock信号a1は、外部から入力され、位相同期回路100の位相の基準となる信号である。Q値制御回路110は、位相データa2と帯域幅データa3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号b1を出力とする。この出力信号b1は上述の増幅器101と上述の周波数変換器107とにフィードバックされる。すなわち、本実施例2における受信システムの帯域最適化は、位相データa2と帯域幅データa3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路110によって作られたQ値制御信号b1で増幅器101と周波数変換器107の帯域を制御することにより行われる。なお、図6中の電圧制御発振器106と増幅器101と周波数変換器107と2分周器108は、上述した実施例1における図2、図3、図4及び、図5A図5Bと同様であり、この回路図の動作についても、RQ2~RQ4が固定値から可変値となったことを除けば同一である。なお、Q値制御信号b1は、自由度の高い制御を行う観点からは、図6のように前述の増幅器101と前述の周波数変換器107の両方に入力することが好ましいが、どちらか一方だけに入力するだけでも構わない。先ず、帯域最適化の方法について説明する。図7は、帯域最適化のためのQ値制御回路の構成図で、図8は、任意位相発生器電圧-電流変換器の回路例を示す図で、図9a乃至cは、任意位相発生器の動作説明図で、図10a乃至cは、LCバンドパスフィルタ振幅位相伝達関数説明図で、図11は、位相比較器の回路例を示す図で、図12a,bは、位相比較器の動作説明図である。表1は位相比較器の真理値表を示している。図6中のQ値制御回路は、図7に示される任意位相発生器201と位相比較器202と任意位相発生器203と電圧電流変換器204とLCバンドパスフィルタ205とから構成されている。図中符号fは電圧制御発振器の出力クロックft=Cosωot、c1はループフィルタの出力制御信号、b1はQ値制御信号、gは位相比較器入力1gt=Cosω2t帯域幅BW=ω2-ω0/2π、hは位相変動した位相比較器入力1ht=Cosω2tΘ1、Θ1は位相変動量、iは位相比較器入力2it=Cosω2tΘ1Θ2、Θ2はLCバンドパスフィルタによる位相変動量である。周波数と位相の関係は、f=dΘ/dtで、位相の時間変動成分が周波数である。したがって、0~360°の位相データを一定割合で時間変動されたデータを任意位相発生器に与えると、入力周波数一定周波数の新しい周波数信号を作成できる。任意波形発生器201には、入力信号fと帯域幅データa3とが入力されて信号gが出力される。この出力信号gは、位相比較器202に入力され、この位相比較器202の位相比較結果は信号b1となってLCバンドパスフィルタ205にフィードバックされると共に図6中の他のブロック、すなわち増幅器101と周波数変換器107の制御信号として利用される。また、任意波形発生器201の出力gは、もう一つの任意位相発生器203にも入力される。この任意位相発生器203は、もう一つの入力である位相データa2に従って入力信号gと周波数が同じで位相が異なる信号hを出力する。この信号hは、電圧電流変換器204で電流信号に変換された後にLCバンドパスフィルタ205で電流電圧変換を受け位相比較器のもう一つ一方の端子に入力される。ここでLCバンドパスフィルタの中心周波数foは制御信号C1によって、図6の電圧制御発振器106の発振周波数に追従する。また、任意位相発生器201の役割から説明する。任意位相発生器201は、以下の位相―周波数の関係式5を用いて、新たな周波数を発生することにある。fo=dΘo/dt5ここで、fo;周波数、Θo;位相、t;時間である。この式5より、任意位相発生器の位相を時間変動させる事で時間変動分の周波数を加えた周波数を作り出せる事がわかった。図7中の帯域幅データa3は、この新たな周波数を作り出すための時間変動を伴うデータである。他方任意位相発生器203に入力される位相データa2は時間変動を伴わない固定データである。図8に示してある任意位相発生器の回路は、図7の信号fを入力とし図9aに示すような周波数が同じで位相が各々π/2だけずれたI,Q,IB,QBの4信号を発生するクアドラチュラ信号発生器301と、図6の信号a2から分割されたデータの内、Iブランチ用の位相データa2IとQブランチ用の位相データa2Qと2組の4象限の位相加算器を構成するトランジスタM1I~M4I、M1Q~M4Qと上記トランジスタに位相データに依る変調を受けたバイアス電流を供給する電流源IIPIINIQPIQNとで構成されている。Iブランチ側の4象限位相加算器を構成するM1Iは、ドレインがIOPに、ゲートがIに、ソースがCS1に接続され、M1Iとソースを共通とするM2Iは、ゲートがIBに、ドレインがIONに接続される。また、M3Iは、ドレインがIOPに、ゲートがIBに、ソースがCS2に接続され、M3Iとソースを共通とするM4Iは、ゲートがIに、ドレインがIONに接続される。同様にQブランチ側の4象限位相加算器を構成するM1Qは、ドレインがIOPに、ゲートがQに、ソースがCS3に接続され、M1Qとソースを共通とするM2Qは、ゲートがQBに、ドレインがIONに接続される。また、M3Qは、ドレインがIOPに、ゲートがQBに、ソースがCS4に接続され、M3Qとソースを共通とするM4Qは、ゲートがQに、ドレインがIONに接続される。加えてCS1とVSSの間には、位相データIa2Iで変調を受けた電流源IIPが、CS2とVSSの間にも位相データIa2Iで変調を受けたIINが接続され、CS3とVSSの間に位相データQa2Qで変調を受けた電流源IQPが、CS4とVSSの間にも位相データQa2Qで変調を受けたIQNが接続される。上述した変調データと合成された新しい位相との関係を図9a乃至cに示す。図9aには先述のクアドラチュラ信号発生器で発生されるI,Q,IB,QBの4信号の位相関係を、図9bにはπ/4位相をずらす場合の動作を、また、図9cには入出力間で位相差を生じさせない時の動作を説明している。図6中の帯域幅データa3の時間変動をBW[Hz]とすると、任意波形発生器の入出力の周波数差は以下の式6で示される。g=fBW6ここで、f;図6の電圧制御発振器106の出力クロックで周波数はfo[Hz]g;図7の任意位相発生器201の出力信号周波数[Hz]BW;図7の帯域幅データa3で規定された周波数[Hz]更にft=Cosωot,ωo=2πfoと置くとgt=Cosω2t7ω2=2πfoBWすなわち、帯域幅BWはBW=ω2-ωo/2πとなる。次にgt=Cosω2tと位相データa2とが入力された任意波形発生器203からの出力hは、a2に依る位相変動量をΘ1とすると以下の式8で示される。ht=Cosω2tΘ18ここで、Θ1;a2に依る位相変動量さらに、LCバンドパスフィルタ205での位相変動Θ2を考慮すると、位相比較器入力のもう一方である信号iは、以下の9式で与えられる。it=Cosω2tΘ1Θ29ここで、Θ2;LCバンドパスフィルタよる位相変動量したがって、位相比較器202の出力はgXORiであるから、次式10で与えられる。図7に依るとb1はLCバンドパスフィルタ205に入力され、図10a中の可変抵抗RQを可変することに利用される。ここで図10bに示されたLCタンクフィルタの中心周波数foとQ値Qとを数式で表現してみる。fo=1/{2πSqrtLC}10-aQ=RQSqrtC/L10-bこの両式より、図7におけるQ値制御信号を用いることで、LCタンク205の中心周波数を変えることなく、LCタンクの帯域幅を制御できることが示された。最後に図7のQ値制御回路がどこで安定するのかを説明する。図7における位相比較器202は、排他的論理和回路で構成されておりその図を図11に真理値表を表1に示す。また、この表1を参考に図7における位相比較器入力gとi、そして出力b1に関するタイミングチャートを図12a,bに示す。このタイミングチャートから位相比較器の出力は、gとiの位相差がπ/2の時極大値を取ることがわかった。なお、gとiとが同相では、出力は零である。したがって、図10cに示すように、希望の周波数foBWの点での位相が周波数foの点での位相に比べπ/2だけ遅れるように、図7における帯域データa3と位相データa2を設定し、図7のループを極大値で安定するようなフィードバックループを構成することで、所望の動作を達成することができる。本発明では実施例1で、図6に示される増幅器、周波数変換器、2分周器の負荷が希望の周波数に同調されている事を利用して、図6の信号経路に存在する増幅器と周波数変換器の2つの回路素子の帯域幅を任意に、かつ精度良く制御することができる。これにより、受信帯域の最適化が可能になり、それによって安定した受信特性を得ることが達成できる。図13は、本発明の通信システムである実施例3に係る受信システムを説明するためのブロック構成図である。本実施例3における受信システムは、図6に示した実施例2のブロック構成図のシステムを更に最適受信できるように、Q値制御回路2111を付加し、図13におけるQ値制御回路1110からのQ値制御信号b1で図13における増幅器101の帯域制御を、また、図13におけるQ値制御回路2111からのQ値制御信号d1で図13における周波数変換器107の帯域制御を各々独立してできるようにした点で相違している。増幅器101には、入力信号dと周波数制御信号c1とQ値制御信号b1が入力されて出力信号eが出力される。この出力信号eと上述のQ値制御信号b1は、周波数変換器107に入力されて出力信号mが出力される。電圧制御発振器106と増幅器101にフィードバックされる制御信号である周波数制御信号c1は、電圧制御発振器106と2分周器108と分周器109と位相周波数検知器104とチャージポンプ103とループフィルタ102とで構成される位相同期回路100において、電圧制御発振器106の発振周波数を制御するループフィルタ102からの出力信号である。また、基準クロックReferenceClock信号a1は、外部から入力され、位相同期回路100の位相の基準となる信号である。Q値制御回路1110は、位相データa2と帯域幅データa3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号b1を出力とする。この出力信号b1は上述の増幅器101にフィードバックされる。他方Q値制御回路2111は、位相データb2と帯域幅データb3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号d1を出力とする。この出力信号d1は上述の周波数変換器107にフィードバックされる。なお、図13中の電圧制御発振器106と増幅器101と周波数変換器107と2分周器108は、上述した実施例1における図2,図3,図4及び、図5A,図5Bと同様であり、この回路図の動作についても、RQ2~RQ4が固定値から可変値となったことを除けば同一である。同様に図13中のQ値制御回路1110とQ値制御回路2111は実施例2における図8,図9,図10,図11と同様であり、この回路図の動作についても同様である。つまり、本実施例3における受信システムの帯域最適化は、位相データa2と帯域幅データa3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路1110によって作られたQ値制御信号b1で増幅器101の帯域を、位相データb2と帯域幅データb3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路2111によって作られたQ値制御信号d1で周波数変換器107の帯域を制御することにより行われる。図14は、本発明の通信システムである実施例4に係る受信システムを説明するためのブロック構成図である。本実施例4における受信システムは、図6に示した実施例2のブロック構成図のシステムを更に最適受信できるように、Q値制御回路2111とQ値制御回路3112とを付加し、図14におけるQ値制御回路1110からのQ値制御信号b1で図14における増幅器101の帯域制御を、また、図14におけるQ値制御回路2111からのQ値制御信号d1で図14における周波数変換器107の帯域制御を加えて図14におけるQ値制御回路3112からのQ値制御信号e1で図14における2分周器108の帯域制御を各々独立して出来るようにした点で相違している。増幅器101には、入力信号dと周波数制御信号c1とQ値制御信号b1が入力されて出力信号eが出力される。この出力信号eと上述のQ値制御信号b1は、周波数変換器107に入力されて出力信号mが出力される。電圧制御発振器106と増幅器101にフィードバックされる制御信号である周波数制御信号c1は、電圧制御発振器106と2分周器108と分周器109と位相周波数検知器104とチャージポンプ103とループフィルタ102とで構成される位相同期回路100において、電圧制御発振器106の発振周波数を制御するループフィルタ102からの出力信号である。また、基準クロックReferenceClock信号a1は、外部から入力され、位相同期回路100の位相の基準となる信号である。Q値制御回路1110は、位相データa2と帯域幅データa3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号b1を出力とする。この出力信号b1は上述の増幅器101にフィードバックされる。他方Q値制御回路2111は、位相データb2と帯域幅データb3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号d1を出力とする。この出力信号d1は上述の周波数変換器107にフィードバックされる。更にQ値制御回路3112は、位相データc2と帯域幅データc3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号e1を出力とする。この出力信号e1は上述の2分周器108にフィードバックされる。なお、図14中の電圧制御発振器106と増幅器101と周波数変換器107と2分周器108は、上述した実施例1における図2,図3,図4及び、図5A,図5Bと同様であり、この回路図の動作についても、RQ2~RQ4が固定値から可変値となったことを除けば同一である。同様に図13中のQ値制御回路1110とQ値制御回路2111は実施例2における図8,図9,図10,図11と同様であり、この回路図の動作についても同様である。つまり、本実施例3における受信システムの帯域最適化は、位相データa2と帯域幅データa3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路1110によって作られたQ値制御信号b1で増幅器101の帯域を、位相データb2と帯域幅データb3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路2111によって作られたQ値制御信号d1で周波数変換器107の帯域を、また、位相データc2と帯域幅データc3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路3112によって作られたQ値制御信号e1で2分周器102の帯域を制御することにより行われる。図15は、本発明の通信システムである実施例5に係る受信システムを説明するためのブロック構成図である。本実施例5における受信システムは、図6に示した実施例2のブロック構成図と同様である。実施例2と本実施例5との相違は、上述した実施例2においてはループフィルタからの電圧制御増幅器の発振周波数制御電圧である信号c1が増幅器101と周波数変換器107と2分周器108とに入力されているのに対して、本実施例5では、c1は増幅器101と周波数変換器107にのみ入力されて、2分周器108には入力されていない点で相違している。増幅器101には、入力信号dと周波数制御信号c1とQ値制御信号b1が入力されて出力信号eが出力される。この出力信号eと上述のQ値制御信号b1は、周波数変換器107に入力されて出力信号mが出力される。電圧制御発振器106と増幅器101にフィードバックされる制御信号である周波数制御信号c1は、電圧制御発振器106と2分周器108と分周器109と位相周波数検知器104とチャージポンプ103とループフィルタ102とで構成される位相同期回路100において、電圧制御発振器106の発振周波数を制御するループフィルタ102からの出力信号である。また、基準クロックReferenceClock信号a1は、外部から入力され、位相同期回路100の位相の基準となる信号である。Q値制御回路110は、位相データa2と帯域幅データa3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号b1を出力とする。この出力信号b1は上述の増幅器101と上述の周波数変換器107とにフィードバックされる。すなわち、本実施例2における受信システムの帯域最適化は、位相データa2と帯域幅データa3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路110によって作られたQ値制御信号b1で増幅器101と周波数変換器107の帯域を制御することにより行われる。なお、図6中の電圧制御発振器106と増幅器101と周波数変換器107と2分周器108は、上述した実施例1における図2,図3,図4及び、図5A,図5Bと同様であり、この回路図の動作についても、RQ2~RQ4が固定値から可変値となったことを除けば同一である。なお、Q値制御信号b1は、自由度の高い制御を行う観点からは、図6のように前述の増幅器101と前述の周波数変換器107の両方に入力することが好ましいが、どちらか一方だけに入力するだけでも構わない。図16は、本発明の通信システムである実施例6に係る受信システムを説明するためのブロック構成図である。本実施例6における受信システムは、図15に示した実施例5のブロック構成図のシステムを更に最適受信できるように、Q値制御回路2111を付加し、図15におけるQ値制御回路1110からのQ値制御信号b1で図15における増幅器101の帯域制御を、また、図15におけるQ値制御回路2111からのQ値制御信号d1で図15における周波数変換器107の帯域制御を各々独立して出来るようにした点で相違している。増幅器101には、入力信号dと周波数制御信号c1とQ値制御信号b1が入力されて出力信号eが出力される。この出力信号eと上述のQ値制御信号b1は、周波数変換器107に入力されて出力信号mが出力される。電圧制御発振器106と増幅器101にフィードバックされる制御信号である周波数制御信号c1は、電圧制御発振器106と2分周器108と分周器109と位相周波数検知器104とチャージポンプ103とループフィルタ102とで構成される位相同期回路100において、電圧制御発振器106の発振周波数を制御するループフィルタ102からの出力信号である。また、基準クロックReferenceClock信号a1は、外部から入力され、位相同期回路100の位相の基準となる信号である。Q値制御回路1110は、位相データa2と帯域幅データa3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号b1を出力とする。この出力信号b1は上述の増幅器101にフィードバックされる。他方Q値制御回路2111は、位相データb2と帯域幅データb3と上述の周波数制御信号c1と上述の電圧制御発振器106の出力信号fを入力としQ値制御信号d1を出力とする。この出力信号d1は上述の周波数変換器107にフィードバックされる。図15中の電圧制御発振器106と増幅器101と周波数変換器107と2分周器108は、上述した実施例1における図2,図3,図4及び、図5A,図5Bと同様であり、この回路図の動作についても、RQ2~RQ4が固定値から可変値となったことを除けば同一である。同様に図15中のQ値制御回路1110とQ値制御回路2111は実施例2における図8,図9,図10,図11と同様であり、この回路図の動作についても同様である。つまり、本実施例6における受信システムの帯域最適化は、位相データa2と帯域幅データa3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路1110によって作られたQ値制御信号b1で増幅器101の帯域を、位相データb2と帯域幅データb3と中心周波数制御信号C1と電圧制御発振器出力fを入力とするQ値制御回路2111によって作られたQ値制御信号d1で周波数変換器107の帯域を制御することにより行われる。"