"入力信号を受けて反転信号を出力する第1のインバータと、前記反転信号を受けて第1の出力信号を出力する第2のインバータと、前記入力信号を受けて第2の出力信号を出力する第3のインバータと、前記第3のインバータと出力信号線を共有する補助インバータと、を備え、前記第3のインバータおよび前記補助インバータは、前記入力信号の反転信号を電源とすることを特徴とする半導体装置。前記第3のインバータおよび前記補助インバータは、前記第1のインバータから出力される反転信号を電源とすることを特徴とする請求項1に記載の半導体装置。前記入力信号を受けて反転信号を出力する第4のインバータ、を更に備え、前記第3のインバータおよび前記補助インバータは、前記第4のインバータから出力される反転信号を電源とすることを特徴とする請求項1に記載の半導体装置。前記補助インバータは、第1導電型トランジスタと第2導電型トランジスタを含み、かつ、いずれのトランジスタの制御電極もオン電位に固定されていることを特徴とする請求項1から3のいずれかに記載の半導体装置。前記第1および第2の出力信号のうちの一方を偶数回反転させた信号と他方を奇数回反転させた信号を合成する合成回路、を更に備えることを特徴とする請求項1から4のいずれかに記載の半導体装置。外部から供給されるコマンド信号をデコードするコマンドデコーダ、を更に備え、前記入力信号は前記コマンド信号の各ビットであり、前記第1および第2の出力信号が前記コマンドデコーダに入力されることを特徴とする請求項1から5のいずれかに記載の半導体装置。位相制御された内部クロック信号を生成するクロック生成回路と、前記内部クロック信号に同期してデータを出力する出力ドライバ、を更に備え、前記入力信号は前記内部クロック信号であり、前記第1および第2の出力信号が前記出力ドライバに入力されることを特徴とする請求項1から5のいずれかに記載の半導体装置。位相制御された内部オンダイターミネーション信号を生成するODT制御回路と、前記内部オンダイターミネーション信号に同期してデータ入出力端子を終端抵抗器として機能させるデータ入出力回路、を更に備え、前記入力信号は前記内部オンダイターミネーション信号であり、前記第1および第2の出力信号が前記データ入出力回路に入力されることを特徴とする請求項1から5のいずれかに記載の半導体装置。しかしながら、スプリッター回路を構成する2つの信号パスは、互いにインバータの段数が異なることから、生成される同相信号と逆相信号の位相が正確に一致しないという問題があった。この問題を解決する方法としては、各信号パスに調整用の容量や抵抗を付加するという方法が考えられるが、同相信号と逆相信号の位相が一致するよう容量値や抵抗値を設計しても、実際に製造すると位相が正しく一致しないことが多い。このため、容量値や抵抗値を何度も変更するといった試行錯誤が必要となり、そのたびにマスク変更を行わなければならないことから、設計コストが高くなるという問題があった。しかも、設計通りに位相を一致させることができたとしても、製造プロセスのばらつきによって位相にズレが生じるばかりでなく、製造後においても、温度変化や電源電圧変動などによっても位相にズレが生じることがあった。本発明に係る半導体装置は、入力信号を受けて反転信号を出力する第1のインバータと、その反転信号を受けて第1の出力信号を出力する第2のインバータと、入力信号を受けて第2の出力信号を出力する第3のインバータと、第3のインバータと出力信号線を共有する補助インバータと、を備える。第3のインバータおよび補助インバータは、入力信号の反転信号を電源とする。本発明によれば、相補の出力信号の位相を正確に一致させやすくなる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本実施形態におけるスプリッター回路10の回路図である。スプリッター回路10は、メイン回路200と合成回路202を含む。メイン回路200は、入力信号INTから相補の非反転信号IT1、反転信号IB3を生成する。メイン回路200は、入力信号INTから非反転信号IT1第1の出力信号を生成する信号パスPASS1と、入力信号INTから反転信号IB3を生成する信号パスPASS2第2の出力信号を含む。信号パスPASS1においては、2つのインバータINV1第1のインバータとインバータINV2第2のインバータが縦続接続される。信号パスPASS2には、インバータINV3第3のインバータが間挿されている。また、インバータINV3に対して補助インバータINVCが設置される。インバータINV3と補助インバータINVCは出力信号線を共有する。更に、インバータINV3、補助インバータINVCの電源を制御するためにインバータINV4が設置される。インバータINV1は、電源VDDと電源VSSを動作電源とし、入力信号INTから反転信号IB1を生成する。インバータINV2も、電源VDDと電源VSSを動作電源とし、反転信号IB1から非反転信号IT1第1の出力信号を生成する。すなわち、入力信号INTと非反転信号IT1は同相である。インバータINV4は、電源VDDと電源VSSを動作電源とし、入力信号INTから反転信号IB2を生成する。インバータINV4から出力される反転信号IB2が、インバータINV3、補助インバータINVCの動作電源となる。インバータINV3は、入力信号INTから反転信号IB3第2の出力信号を生成する。補助インバータINVCに含まれる2つのトランジスタMOSMetalOxideSemiconductorのゲート電位はいずれもオン電位に固定されている。詳細については図2に関連して後述する。補助インバータINVCの出力も、反転信号IB3となる。反転信号IB3と入力信号INTは逆相である。合成回路202においては、更に、非反転信号IT1と反転信号IB3のデューティが調整され、相補の出力信号OUT1、OUT2が出力される。非反転信号IT1は、インバータINV6、INV7により2回反転され、非反転信号IT4正相信号となる。反転信号IB3は、インバータINV9により1回反転され、非反転信号IT2正相信号となる。2つの正相信号が合成され、出力信号OUT1正相信号となる。一方、非反転信号IT1は、インバータINV8により1回反転され、反転信号IB5逆相信号となる。反転信号IB3は、インバータINV10、INV11により2回反転され、反転信号IB6逆相信号となる。2つの逆相信号が合成され、出力信号OUT2逆相信号となる。図2は、スプリッター回路10のより詳細な回路図である。図2に示すように、各インバータINVはいずれもPチャンネル型MOSトランジスタ第1導電型トランジスタとNチャンネル型MOSトランジスタ第2導電型トランジスタの直列回路によって構成されている。以下、個々のインバータについて具体的に説明する。インバータINV1はトランジスタP1,N1の直列回路からなる。トランジスタP1,N1のソースはそれぞれ電源VDD、VSSに接続され、各ゲート電極には入力信号INTが共通に供給される。トランジスタP1,N1の共通ドレインからは反転信号IB1が出力される。インバータINV2は、トランジスタP2-1,N2-1の直列回路を含み、各ゲート電極には反転信号IB1が共通に供給される。トランジスタP2-1,N2-1の共通ドレインからは非反転信号IT1が出力される。また、トランジスタP2-1のソースと電源VDDとの間には、トランジスタP2-2が接続されている。トランジスタP2-2のゲート電極には電源VSSが供給されており、このためトランジスタP2-2はオン状態に固定される。さらに、トランジスタN2-1のソースと電源VSSとの間には、トランジスタN2-2が接続されている。トランジスタN2-2のゲート電極には電源VDDが供給されており、このためトランジスタN2-2はオン状態に固定される。インバータINV4はトランジスタP4,N4の直列回路からなる。トランジスタP4,N4のソースはそれぞれ電源VDD、VSSに接続され、各ゲート電極には入力信号INTが共通に供給される。トランジスタP4,N4の共通ドレインからは反転信号IB2が出力される。インバータINV3はトランジスタP3,N3の直列回路からなる。トランジスタP3,N3のソースはいずれもインバータINV4の出力端共通ドレインに接続され、各ゲート電極には入力信号INTが共通に供給される。トランジスタP3,N3の共通ドレインからは反転信号IB3が出力される。更に、補助インバータINVCはトランジスタPC、NCの直列回路からなる。トランジスタPC,NCのソースはいずれもインバータINV4の出力端共通ドレインに接続される。トランジスタPCのゲート電極には電源VSSオン電位が固定的に供給されている。トランジスタNCのゲート電極には電源VDDオン電位が固定的に供給されている。トランジスタPC,NCの共通ドレインからは反転信号IB3が出力される。いいかえれば、インバータINV3の共通ドレインと補助インバータINVCの共通ドレインは同一電位となっている。本実施形態においては、Nチャンネル型MOSトランジスタN1,N2-1,N2-2,N3,N4のチャネル幅が互いに等しく設計されている。このため、Nチャンネル型MOSトランジスタN1,N2-1,N2-2,N3,N4のオン抵抗は互いに等しい。同様に、Pチャンネル型MOSトランジスタP1,P2-1,P2-2,P3,P4のチャネル幅が互いに等しく設計されている。このため、Pチャンネル型MOSトランジスタP1,P2-1,P2-2,P3,P4のオン抵抗も互いに等しい。そして、同じインバータを構成するNチャンネル型MOSトランジスタとPチャンネル型MOSトランジスタのオン抵抗は等しく設計されることから、これらトランジスタN1,N2-1,N2-2,N3,N4,P1,P2-1,P2-2,P3,P4のオン抵抗は互いに等しいことになる。図3は、スプリッター回路10の動作を説明するための波形図である。図3に示すように、時刻t10にて入力信号INTがローレベルからハイレベルに変化すると、これを受けるインバータINV1,INV4,INV3はその出力を反転させようとする。しかしながら、インバータINV3はインバータINV4の出力である反転信号IB2を電源としていることから、反転信号IB2がハイレベルからローレベルに変化するまで、出力信号反転信号IB3を反転させるつまりハイレベルに変化させることができない。このため、時刻t11にて反転信号IB1,IB2がハイレベルからローレベルに変化した後、時刻t12にて反転信号IB3がハイレベルからローレベルに変化することになる。時刻t12は、反転信号IB1,IB2がハイレベルからローレベルに変化した後、これを受ける次段の論理回路が反転するタイミングに相当することから、インバータINV2の出力である非反転信号IT1も時刻t12にて変化する。つまり、インバータINV2とインバータINV3は、時刻t12にて同時に変化することになる。その結果、合成回路202の出力である出力信号OUT1、OUT2も時刻t13にて同時に変化する。入力信号INTがハイレベルからローレベルに変化する場合の動作も同様である。図4は、補助インバータINVCがない場合のスプリッター回路10の動作を説明するための模式図である。入力信号INTがローレベルからハイレベルに変化したとする。インバータINV1のトランジスタN1がオンすることから、反転信号IB1がハイレベルからローレベルに変化する。インバータINV2ではトランジスタP2-1がオンすることから、その出力端である共通ドレインは、トランジスタP2-2,P2-1を介して電源VDDに接続される。すなわち、非反転信号IT1はハイレベルとなる。一方、インバータINV4のトランジスタN4はオンとなり、反転信号IB2も反転信号IB1と同様、ハイレベルからローレベルに変化する。入力信号INTにより、インバータINV3のトランジスタN3がオンとなるので、その出力端である共通ドレインは、トランジスタN3,N4を介して電源VSSに接続される。この結果、反転信号IB3はローレベルとなる。トランジスタP2-2,P2-1の直列抵抗と、トランジスタN4,N3の直列抵抗が等しくなるよう設計すれば、非反転信号IT1と反転信号IB3は同一タイミングで変化するはずである。入力信号INTがハイレベルからローレベルに変化する場合についても同様である。しかし、スプリッター回路10の動作速度動作周波数を高速化すると、非反転信号IT1に対して反転信号IB3のタイミングが遅れる。トランジスタP2-1は、ゲートの電位がソースの電位よりも所定閾値以上小さくなるとオンとなる。一方、トランジスタN3は、ゲート電位がソース電位よりも所定閾値以上大きくなるとオンとなる。トランジスタP2-1のソースには常に高電位VDDが供給されているが、トランジスタN3のソース電位はインバータINV4からの出力に依存する。この動作条件の差が、高速動作時の位相ずれの原因になると考えられる。そこで、本実施形態においては、反転信号IBの反応を高速化するために補助インバータINVCを追加している。図5は、入力信号INTがローレベルからハイレベルに変化するときの信号波形の模式図である。入力信号INTがローレベルからハイレベルに変化するとき、微小時間においては入力信号INTの電位はローレベルからハイレベルに徐々に上昇する。トランジスタN3は、入力信号INTが充分に大きくなり、かつ、反転信号IB2が充分に小さくなったときオンとなる。一方、補助インバータINVCのトランジスタNCは、反転信号IB2が充分に小さくなればオンとなる。トランジスタNCのゲート電位は、オン電位VDDに固定されているためである。別の言い方をすれば、トランジスタP2-2はソース電位がオン電位VSSに固定されているため、トランジスタP2-1は実質的には反転信号IB1という1信号にてコントロールされている。トランジスタNCは、ゲート電位がオン電位VDDに固定されているため、実質的には反転信号IB2という1信号にてコントロールされている。補助インバータINVCにより、信号パスPASS1、PASS2における動作条件をそろっている。図6は、入力信号INTがハイレベルからローレベルに変化するときの信号波形の模式図である。入力信号INTがハイレベルからローレベルに変化するとき、微小時間においては入力信号INTの電位はハイレベルからローレベルに徐々に下降する。トランジスタP3は、入力信号INTが充分に小さくなり、かつ、反転信号IB2が充分に大きくなったときオンとなる。一方、補助インバータINVCのトランジスタPCは、反転信号IB2が充分に大きくなればオンとなる。この場合にも、インバータINVCにより、信号パスPASS1、PASS2における動作条件がそろえられている。図7は、スプリッター回路10の構成の変形例である。図7においては、インバータINV3と補助インバータINVCの動作電源は、インバータINV4から出力される反転信号IB2ではなく、インバータINV1から出力される反転信号IB1となっている。反転信号IB1と反転信号IB2は同相、同レベルであるため、このような構成も可能である。図8は、上述したスプリッター回路10を用いた半導体装置の一例を示すブロック図である。本実施形態による半導体装置100はシンクロナス型のDRAMDynamicRandomAccessMemoryであり、外部端子として、クロック端子111a,111b、コマンド端子112a~112e、アドレス端子113及びデータ入出力端子114を備えている。その他、データストローブ端子や電源端子なども備えられているが、これらについては図示を省略してある。クロック端子111a,111bは、それぞれ外部クロックCK,/CKが供給される端子であり、供給された外部クロックCK,/CKはクロック入力回路121に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロックCK,/CKは互いに相補の信号である。クロック入力回路121は外部クロックCK,/CKに基づいて内部クロックPreCLKを生成し、これをDLL回路122に供給する。DLL回路122は、内部クロックPreCLKに基づいて位相制御された内部クロック信号LCLKを生成し、これをスプリッター回路10bやODT制御回路160などに供給するクロック生成回路としての役割を果たす。コマンド端子112a~112eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号CMDは、スプリッター回路10aを介してコマンドデコーダ131に供給される。コマンドデコーダ131は、コマンド信号の保持、デコード及びカウントなどを行うことによって、内部オンダイターミネーション信号IODTを含む各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、アクセス制御回路102に供給される。このうち、内部オンダイターミネーション信号IODTは、ODT制御回路160を介してスプリッター回路10cに供給される。内部オンダイターミネーション信号IODTとは、データ入出力回路150を終端抵抗器として機能させるための信号である。また、ODT制御回路160は、内部オンダイターミネーション信号IODTの位相を内部クロック信号LCLKに同期させるための回路である。アドレス端子113は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、アドレス入力回路141に供給される。アドレス入力回路141の出力は、アドレスラッチ回路142に供給され、ラッチされたアドレス信号ADDはアクセス制御回路102に供給される。アクセス制御回路102は、内部コマンドICMD及びアドレス信号ADDに基づいて、メモリセルアレイ101に含まれるいずれかのメモリセルMCへのアクセス動作を制御する回路である。メモリセルMCは、ワード線WLとビット線BLの交点に配置されており、ワード線WLとビット線BLの選択はアドレス信号ADDに基づいて行われる。例えば、内部コマンドICMDがリード動作を示している場合には、アドレス信号ADDによって所定のメモリセルが選択され、当該メモリセルから読み出されたリードデータがデータ入出力回路150及びデータ入出力端子114を介して外部に出力される。また、内部コマンドICMDがライト動作を示している場合には、データ入出力端子114を介してデータ入出力回路150に入力されたライトデータは、アドレス信号ADDにより指定されるメモリセルに書き込まれる。本発明によるスプリッター回路は、このような半導体装置100のいくつかの箇所に使用されている。本例では、コマンド信号CMDの各ビットをコマンドデコーダ131に供給するスプリッター回路10a、内部クロック信号LCLKをデータ入出力回路150に供給するスプリッター回路10b、内部オンダイターミネーション信号IODTをデータ入出力回路150に供給するスプリッター回路10cにおいて使用されている。図9は、スプリッター回路10a及びコマンドデコーダ131の主要部を示す回路図である。図9に示すように、コマンドデコーダ131は、コマンド信号CMDの各ビットの論理レベルの組み合わせに基づいて各種内部コマンドICMDMRS,PRE,REF,ACT,WRITE,ZQCL/S,READ,DESELなどのいずれかを活性化させる。コマンドデコーダ131は、コマンド信号CMDの各ビットをディファレンシャル形式で受信する回路形式のため、その前段にはコマンド信号CMDの各ビットをディファレンシャル形式に変換するためのスプリッター回路10aが必要となる。このような回路部分に図1に示したスプリッター回路10を適用すれば、位相の一致したディファレンシャル信号がコマンドデコーダ131に供給されるため、コマンドデコーダ131の動作マージンが拡大する。図10は、スプリッター回路10b及びデータ入出力回路150の主要部を示す回路図である。図10に示すように、データ入出力回路150は、リードデータCD,CEを内部クロック信号LCLKに同期させるタイミング調整回路151と、タイミング調整回路151の出力信号DQOP,DQONに基づいてデータ入出力端子114を駆動する出力ドライバ152とを備えている。出力ドライバ152は、電源VDDとVSSとの間に直列接続されたPチャンネル型のMOSトランジスタ152Pと、Nチャンネル型のMOSトランジスタ152Nからなり、それぞれのゲート電極に信号DQOP,DQONが供給される。タイミング調整回路151は、内部クロック信号LCLKをディファレンシャル形式で受信し、これに基づいて信号DQOP,DQONの立ち上がりエッジ及び立ち下がりエッジを調整する回路であることから、内部クロック信号LCLKをディファレンシャル形式に変換するためのスプリッター回路10bが必要となる。このような回路部分に図1に示したスプリッター回路10を適用すれば、位相の一致したディファレンシャル形式の内部クロック信号LCLKがタイミング調整回路151に供給されるため、出力ドライバ152から出力されるリードデータの信号品質が向上する。また、内部クロック信号LCLKによって位相制御された内部オンダイターミネーション信号IODTは、スプリッター回路10cによってディファレンシャル形式の信号に変換され、データ入出力回路150に供給される。内部オンダイターミネーション信号IODTは、データ入出力回路150チップの外部から見ればデータ入出力端子114を終端抵抗器として機能させるための信号であり、リードデータの出力動作と同様、出力ドライバ152の動作タイミングを正確に制御する必要がある。このような回路部分に図1に示したスプリッター回路10を適用すれば、タイミングにズレのないディファレンシャル形式の内部オンダイターミネーション信号IODTがデータ入出力回路150に供給されるため、正確なODT動作を行うことが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、スプリッター回路を構成する2つの信号パスを全てインバータによって構成することは本発明において必須ではなく、一部のインバータを他の論理回路NANDゲート回路やNORゲート回路などに置き換えても構わない。"