"半導体基板の表面からホールを複数形成する工程と、前記ホールを形成した前記半導体基板の表面を非酸化性雰囲気にてアニール処理により、前記半導体基板の内部に平板状空洞を形成する空洞形成工程と、を備えた半導体基板の製造方法において、前記平板状空洞形成工程において、前記ホールの開口部が閉じる前に前記半導体のソースガスを供給することを特徴とする半導体基板の製造方法。前記半導体がシリコンであり、前記半導体のソースガスは、ジクロロシラン、もしくはトリクロロシラン、もしくはモノシランであることを特徴とする請求項1に記載の半導体基板の製造方法。前記半導体基板の表面におけるホール開口部が全て塞がった後前記半導体のソースガスの供給を止めることを特徴とする請求項1または2に記載の半導体基板の製造方法。請求項1ないし3に記載の半導体基板の前記平板状空洞の上の半導体領域に半導体素子を形成することを特徴とする半導体装置の製造方法。特許文献1に記載の方法では、ホール4とホール4の最短の周期をD以下周期Dとも記す、ホール4の開口面の面積と同じ面積を有する円の半径をR以下ホール半径Rとも記すとした場合、D<4R1のときに、平板状空洞6が形成されるとしている。ホール4とホール4の最短の距離をS以下距離Sとも記すすると、D=2RS2であるから、S<2R3のときに平板状空洞6が形成されることになる。この式3を満たすためには、距離Sが小さければ小さいほど、またホール半径Rが大きければ大きいほど良いということになる。しかし、実際には、上記の式3を満たすだけでは平板状空洞6が形成されず、平板状空洞6を形成するホール半径Rと距離Sには適正値が存在することが分かった。上記の式3を満たしても距離Sが適性値よりも小さい場合、またはホール半径Rが適性値よりも大きくなる場合、平板状空洞6は形成されない。このように、平板状空洞6が形成されるためのホール半径Rと、距離Sのプロセスマージンが狭いことがプロセス上の課題となっている。特に、ホール半径Rを小さくすることは、マスク材2を形成するためのフォトプロセス、マスク材2およびホール4形成のためエッチングプロセス制御の観点から、ホール半径Rとホールの深さの精度、均一性を達成することが困難となる。以上より、本発明の課題は、プロセスマージンが広く信頼性の高い半導体基板または半導体装置の製造方法を提供することにある。上記の問題に鑑みて、発明者は鋭意検討した結果、半導体基板表面に複数のホールを形成した後、非酸化性雰囲気でアニール処理を行い平板状空洞を形成する際に、ホールの開口部が閉じる前に半導体のソースガスの供給を行うものとする。シリコン基板の場合、半導体のソースガスとして、ジクロロシラン、トリクロロシランまたはモノシランを供給することで、シリコンをエピタキシャル成長させることにより補い、平板状空洞を形成する。半導体基板に平板状空洞を形成するためのホールレイアウトにおいて、ホール半径Rをより大きくでき、また距離Sをより小さくできるため、ホール半径Rまたは距離Sのプロセスマージンを広げることができ、信頼性の高い半導体基板または半導体装置の製造方法を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。以下、本発明の実施の形態を説明する。図1および図2は、本発明の実施形態に係わる半導体基板の形成方法を示す断面図であり、同図1dのA-A ́線における断面図が図1cに対応し、図1dのB-B ́線における断面図が図2cに対応する。図1dにおいて、Sはホール間の最短距離、Rはホール半径を示し、点線は、平板状空洞を示す。まず、図1aに示すように、単結晶のシリコン基板1上にマスク材2を形成し、その上にフォトレジストパターン3を形成する。マスク材2は、ホール形成のための異方性エッチングにおいて、シリコンとの選択比の高い材料が好ましく、例えばシリコン基板1を熱酸化して形成した熱酸化膜を用いる。次に、図1bに示すように、フォトレジストパターン3をマスクとして、異方性エッチング例えばRIEReactiveIonEtchingにより、マスク材2にフォトレジストパターン3のパターンを転写する。次に、図1cに示すように、フォトレジストパターン3を灰化して剥離した後、マスク材2をマスクとして異方性エッチング例えばRIEによりシリコン基板1の表面に複数のホール4を2次元的に配列形成する。2次元的な配置形状は、図4aに記載のように60°配置としてもよいし、図4bのように正方配置としてもよい。次に、マスク材2を除去した後、減圧下の非酸化性雰囲気、例えば1150°C、10Torrの100水素雰囲気中にてアニール処理を行うことにより、ホール4の形状は、図2aのようになる。このとき、シリコンソースガスであるジクロロシランSiH2Cl2、トリクロロシランHSiCl3またはモノシランSiH4を供給する。シリコンソースガスを供給することでシリコンがエピタキシャル成長することにより補われ、図2bに示すように、各ホール4の開口部が閉ざされて空洞5が形成される。さらにアニール処理を継続することで、図2cに示すように、各ホール4にて形成された空洞5同士が一体化し、シリコン基板1の内部に一つの平板状空洞6が形成される。非酸化性雰囲気としては、100水素雰囲気、水素と希ガスの混合雰囲気、Arなどの希ガス雰囲気で行うことができる。また、また圧力を10Torrとしたが、大気圧でも減圧下でも処理は可能である。しかし、大気圧下では処理時間が長くなる。減圧下で行う場合は、例えば10Torr~60Torrが望ましい。また、ここではアニール温度を1150°Cしたが、アニール温度はそれよりも低くても良く、1000°C~1150°Cが好ましい。シリコンソースガスとして、ジクロロシランを供給する場合は、100sccm~400sccmの範囲の流量から適宜選択することができる。トリクロロシランを供給する場合は、1slm~3slmの範囲の流量から適宜選択することができる。また、モノシランを供給することも可能である。シリコンソースガスの供給を開始するタイミングとしては、アニール処理と同時から600sec以内に行うことが望ましい。理由は、600secを越えると図3bのようにシリコンが変形してしまうことが考えられるためである。シリコンソースガスの供給を停止するタイミングとしては、図1eに示すように、ホール4の開口部が閉じるまで供給することが望ましい。しかし、平板状空洞6の平面形状や平面積の大きさによって適宜変えることができる。例えば、平面形状が略正方形の場合、一辺の長さが大きくなるに従い、平板状空洞6の上のシリコン層7にクラックが入りやすくなる。よって、図2bのように複数の空洞5が1つにつながった後も、シリコンをエピタキシャル成長させることが望ましい。これにより、平板状空洞6の上層のシリコン層の厚さが厚くなる。平板状空洞6の上部のシリコン層7の膜厚としては、平板状空洞6の上のシリコン層7にクラックが入らない程度に厚くすることが望ましい。また、シリコンソースガスの供給と同時にPH3フォスヒィンなどを供給することにより平板状空洞6上にn型のシリコン層7を形成することができる。また、シリコンソースガスの供給と同時にB2H6ジボランなどを供給することにより平板状空洞6上にp型のシリコン層7を形成することができる。以上では、シリコンからなる基板について記載したが、他の半導体においても適用可能である。例えば、SiC基板の場合は、特許文献2に記載のようにホールを形成し、アニール処理の際には、例えば、SiH4とプロパンC3H8を供給すればよい。また、平板状空洞6の上にn型の半導体層を形成する場合は、窒素を供給しながらアニールすればよく、平板状空洞6の上にp型の半導体層を形成する場合は、TMAトリメチルアルミニウムを供給すればよい。実施例11つの平面形状が28μm×7μmである平板状空洞6を、1つのシリコン基板1ウエハ内に2000個作製した。まず、図1aに示すように、単結晶のシリコン基板1を熱酸化し熱酸化膜からなるマスク材2を形成し、その上にフォトレジストパターン3を形成する。次に、図1bに示すように、フォトレジストパターン3をマスクとして、異方性エッチング、例えばCF4、CHF3、Arを用いたRIEReactiveIonEtchingにより、マスク材2にフォトレジストパターン3のパターンを転写する。次に、図1cに示すように、フォトレジストパターン3を灰化して剥離した後、マスク材2をマスクとして、異方性エッチング、例えばSF6、O2,Brを用いたRIEによりシリコン基板1の表面に複数のホール4を2次元的に配列形成する。ここで、ホール半径Rは0.55μm2R=1.1μm、距離Sは0.3μmD=1.4μm、深さTは5μmとする。ホール4の平面レイアウトは、図1dに示すように正方配置とした。次に、マスク材2を除去した後、エピタキシャル装置にシリコン基板1を入れ、100水素雰囲気中で、1150°C、10Torrの条件にて高温アニールを30分間行った。このとき、アニール処理開始から5分後にジクロロシランを300sccmの流量で供給を開始し30秒間供給した後、供給を停止した。図2bに示すように、各ホール4の開口面が閉ざされて空洞5が形成され、さらにアニール処理を継続することで、図2cに示すように、各ホール4にて形成された空洞5同士が一体化し、シリコン基板の内部に一つの平板状空洞6が形成された。平板状空洞6の上のシリコン層の厚さは約2μmであった。実施例2ホール半径Rは0.70μm2R=1.4μm、距離Sは0.1μmD=1.5μm、深さTは5μmとした点、形成する平板状空洞6の平面形状を一辺が300μmとした点、ジクロロシランの供給時間を6分間とした点、および、平板状空洞6を1000個作製した点、以外は実施例1と同様に平板状空洞6を形成した。この場合も、実施例1と同様に図2のように平板状空洞6が形成された。また、エピタキシャル装置から取り出したシリコン基板1を光学顕微鏡により検査したところ、平板状空洞6の上のシリコン層7にクラックが入ったものは無かった。図5は、平板状空洞を備えた圧力センサ素子の模式断面図である。この圧力センサは圧力を応力として感知し電気信号へ変換する素子である。この圧力センサ素子20は、n型ウェル領域21に配置されるpチャネルMOSFET22、p型ウェル領域23に配置されるnチャネルMOSFET24、n型ウェル領域25に配置されるn型の拡散領域からなるゲージ26、LOCOS酸化膜27、層間絶縁膜28、アルミ配線29および表面保護膜30を備えた半導体装置である。実施例2において1000個形成したシリコン基板1に図5に示した圧力センサ素子20を形成した。平板状空洞6の上のシリコン層7にクラックが入ったものは無かった。この例では、半導体装置として、圧力センサ素子について説明したが、平板状空洞6上のシリコン層7にMOSデバイスなどの半導体素子を形成し、平板状空洞6を絶縁分離領域として用いる半導体装置としてもよい。実施例3実施例2において、ジクロロシランの供給を30秒間だけ行った後供給を止めた以外は同様に行った。エピタキシャル装置から取り出したシリコン基板1を光学顕微鏡により検査したところ、1000個全てのシリコン層7がつぶれていた。比較例1実施例1において、ジクロロシランを供給しない以外は同様に行った。処理装置から取り出したシリコン基板1を光学顕微鏡により検査したところ1つも平板状空洞6が形成されなかった。比較例2実施例2において、ジクロロシランを供給しない以外は同様に行った。1000個のうち一つも平板状空洞6が形成されなかった。図3は、平板状空洞が形成されない場合の製造工程を示す断面模式図であり、図3a、bは、要部模式図であり、同図cは、同図と同様の工程途中における上方から撮影したFIBFocusedIonBeam写真である。図3bは図2bに対応するものであり、比較例1、2の場合は、図2bのような形状にならず、図3bに示すように、シリコンがホール4から飛び出る変異部8が発生した。このような状態になってしまったものはアニール処理を続けても平板状空洞6は形成されなかった。本発明のように、ホール半径Rを大きくできることによる利点は、フォトレジストパターン3を形成するフォトプロセスにおけるホール半径Rおよび距離Sの寸法ばらつきの低減、ホール形成時のエッチングにおけるホール半径Rおよび距離Sの寸法ばらつきの低減、ホールの深さばらつきの低減である。"