"複数のトンネル電流素子を直列に電圧源に接続し、前記複数のトンネル電流素子の接続点の電圧を出力とする電圧分割用トンネル電流回路。ソースを共通接続したトランジスタ対と、かかるトランジスタ対のドレインの少なくとも一方に負荷が接続され、かかるトランジスタ対のゲートに信号とバイアス電圧が接続された差動増幅器において、一端が上記共通ソースに接続され、他端が正又は負の電源に接続されたトンネル電流素子を有することを特徴とする差動増幅用トンネル電流回路。MOSトランジスタのバックゲートを、ゲートと概略同電位に接続することにより、かかるトランジスタのゲートトンネル電流を押さえることを特徴とするトンネル電流回路。能動負荷を有する差動増幅器と、かかる能動負荷にゲートが接続されるかかる能動負荷と同一極性の第三のトランジスタからなる増幅回路において、能動負荷を構成するトランジスタ対のゲートトンネル電流の和と、第三のトランジスタのゲートトンネル電流を概略等しくたことを特徴とする増幅用トンネル電流回路。少なくとも2個のMOSトランジスタ対からなるカレントミラー回路において、かかるトランジスタ対の共通ゲート接続端にソースが接続された第三のトランジスタを有し、かかる第三のトランジスタのゲートは前記MOSトランジスタ対の一方のドレインに接続され、かかる第三のトランジスタのドレインは電流を流すに足りる電位に接続されたことを特徴とするトンネル電流回路。前各項のトンネル電流素子は、MOSトランジスタのゲート電極とバックゲート電極間の絶縁膜もしくはかかる絶縁膜と同一工程で作られる絶縁膜に流れるトンネル電流を使うことを特徴とするトンネル電流回路。半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、半導体接合に生ずる順方向電圧に比例する電圧とを加算して出力電圧とするバンドギャップリファレンス回路において、前記差電圧が印加される第一のトンネル電流素子と、第二のトンネル電流素子もしくは第二の複数のトンネル電流素子を直列接続した回路と、前記第一のトンネル電流素子に流れる電流に比例した電流を前記第二のトンネル電流素子に流す手段を有し、上記差電圧に比例する電圧を発生させることを特徴とするバンドギャップリファレンス用トンネル電流回路。半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、半導体接合に生ずる順方向電圧に比例する電圧とを加算して出力電圧とするバンドギャップリファレンス回路において、前記差電圧が印加される第一のトンネル電流素子と、第二のトンネル電流素子もしくは第二の複数のトンネル電流素子を直列接続した回路と、前記第一のトンネル電流素子に流れる電流に比例した電流を前記第二のトンネル電流素子に流して上記差電圧に比例する電圧を発生させる手段と、上記もしくは別の半導体接合に生ずる順方向電圧を分圧する請求項1の分圧回路と、かかる分圧回路の出力電圧をバッファするアンプを有し、かかるアンプの出力を上記半導体接合に生ずる順方向電圧に比例する電圧とすることを特徴とするバンドギャップリファレンス用トンネル電流回路。前2項のバンドギャップリファレンス用トンネル電流回路において、内蔵するアンプに請求項2~5のトンネル電流回路を適用したことを特徴とするバンドギャップリファレンス用トンネル電流回路。図4は特許文献1に記載した本願発明者の発明になる従来のCMOS型バンドギャップリファレンス回路であり、CMOSプロセスでも作れ、かつシリコンのバンドギャップ電圧約1.3Vよりも低電圧の温度係数がほぼゼロの基準電圧も発生できるバンドギャップリファレンス回路である。以下、簡単に原理と動作説明をする。電流源I1により接合D1に生ずる電圧VD1の関係はI1=Is×expq×VD1÷k×Tで与えられる。ここでIsはプロセスと接合の大きさで決まる飽和電流、qは電子の電荷、kはボルツマン係数、Tは絶対温度である。同様に電流源I2により接合D2に生ずる電圧VD2はI2=m×Is×expq×VD2÷k×Tで与えられる。ここでIsは集積回路上ではほぼ等しく、mは電流密度比である。この二式からVD1-VD2=k×T÷q×lnm×I1÷I2となり、絶対温度Tに比例する電圧が得られる。例えば、接合D2の面積をD1の10倍とし、I1=I2とすれば、常温T=300°Kで、V1-V2≒60mVとなる。これを差動アンプA1で、その入力電圧差がゼロに近づくように負帰還をかけることにより、抵抗R1の両端がVD1-VD2に限りなく等しくなる。従ってオームの法則によりI2=VD1-VD2÷R1となる。一方、バイアス電流源I4によって接合D3に生ずる電圧VD3を、抵抗R2とR3で分圧し、そこにI2のn倍の電流I3を流入させると、テブナンの定理により、出力電圧Vout=VD3×R3÷R2R3I3×R2//R3が得られる。ここで//は抵抗の並列を示し、R2//R3≡R2×R3÷R2R3である。Vout=V3×R3÷R2R3R2×R3÷R2R3÷R1×n×k×T×lnm÷qとなる。第一項目は接合の温度特性に比例する負の温度特性を持ち、第二項目は絶対温度に比例する正の温度係数を持つので、R1,R2,R3,mを適正に選ぶことにより負、ゼロ、正の任意の温度係数を持つ電圧が得られる。工業的にはゼロが頻繁に使われ、正や負の温度係数を補正する等の目的で用いることもある。例えば、接合D2の面積をD1の10倍とし、I1=I2=I3,R2=R3=10×R1とすれば、m=10,n=1となり、常温T=300°Kのとき、第一項目は接合の電圧の半分で約350mVで-1mV/°Cとなり、第二項は約300mVで1mV/°Cとなる。合わせて約650mVで温度係数が相殺されてほぼゼロにできる。このとき、消費電力は主に抵抗R1と電流源の電流比によって決まり、例えばR1=6kΩ時、R1の両端の電位差が60mVなので、I2=10μAとなりI1I2I3I4=40μAとなる。電源電圧が1Vの場合40μWの電力を消費する。なおR2=R3=60kΩである。例えば消費電力を1/10の4μWにする場合は、R1=60kΩとすれば良いが、R2=R3=600kΩとなり、集積回路上に作るとき、相当に広い面積が必要となる。さらに1/10000の400pWにすることを考えると、R2=R3=6GΩが必要となり、もはや工業的にリズナブルな面積では作れないという欠点がある。この回路に限らず、ほぼ全てのバンドギャップリファレンス回路が類似の方式なので、低消費電力化に際して同様な課題を持っている。本発明では、抵抗の代わりに、トンネル電流を用いる。トンネル電流は絶縁物の電極間距離を10nm程度以下にすると顕著に流れ始める電流であり、原理は量子力学で説明される。トンネル電流を積極的に用いた素子として、本発明ではトンネル電流素子と称し、これを用いた回路をトンネル電流回路と称する。トンネル電流素子の第一の例として、90nm以降の集積回路プロセスで見え始めたMOS型トランジスタのゲートとバックゲート間に流れるゲートトンネルリーク電流を積極的に使うことを提唱する。トンネル電流素子として使う場合には、かかるMOS型トランジスタのドレインとソースは、実質的に動作しておらず、無くてもさしつかえない。薄いゲート絶縁膜の上側全部をトンネル素子の電極としてゲート電極と同時に形成し、かつソースやドレインのイオン注入する穴を設けぬことにより、ドレインやソースの無いトンネル素子ができる。あるいはゲート電極を一周するような電極を、ソースやドレインと同時に形成することもできる。また、単に極めて薄い絶縁膜をはさんで導体もしくは半導体の電極が対向した素子であれば良く、このような構造をMOSトランジスタと無関係に作ることもできる。本発明では、かかるトンネル電流がpA乃至nA程度と小さいことを利用する。本発明のトンネル電流素子を使った基準電圧発生回路は、半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、半導体接合に生ずる順方向電圧に比例する電圧とを加算して、出力電圧とする基準電圧発生回路において、前記差電圧が印加される第一のトンネル電流素子と、第二のトンネル電流素子もしくはそれを直列接続した回路と、前記第一のトンネル電流素子に流れる電流に比例した電流を前記第二の複数のトンネル素子に流す手段によって、上記差電圧に比例する電圧を発生させることを特徴とする。本発明では、上記トンネル電流素子を高精度で利用するため、それ以外の素子に生ずる不要なトンネル電流を抑制する、あるいは補償する手段も提供する。本発明を適用すれば、高抵抗を使わずに、小さな面積でnWクラス以下の消費電力のバンドギャップリファレンス回路を提供することができる。また本発明を適用すれば、高抵抗を使わずに、小さな面積でnWクラス以下の消費電力のシリコンのバンドギャップ電圧約1.3Vよりも低電圧の温度係数がほぼゼロの基準電圧も発生できる基準電圧発生回路を提供することができる。さらに本発明のバンドギャップリファレンス回路内部の各回路は、高抵抗を使わずに、小さな面積でnWクラス以下の消費電力の回路として汎用的に利用できる。図1は、本発明の第一の実施例である。PチャネルトランジスタM3のドレイン電流をI1とするとき、接合D1に生ずる電圧VD1との関係はI1=Is×expq×VD1÷k×Tで与えられる。ここでIsはプロセスと接合の大きさで決まる飽和電流、qは電子の電荷、kはボルツマン係数、Tは絶対温度である。同様にPチャネルトランジスタM4のドレイン電流をI2とするとき、接合D1の10倍の面積を持つ接合D2に生ずる電圧VD2の関係はI2=10×Is×expq×VD2÷k×Tで与えられる。この二式からVD1-VD2=k×T÷q×ln10×I1÷I2となり、絶対温度Tに比例する電圧が得られる。I1=I2とすれば、常温T=300°Kで、V1-V2≒60mVとなる。これを、Nチャネルトランジスタ差動対M6及びM7と、Pチャネルトランジスタの能動負荷M1及びM2、等価的に電流源として動作するトンネル電流素子Tsからなる差動アンプで、その差動入力電圧差がゼロに近づくように負帰還をかけることにより、トンネル電流素子T0の両端がVD1-VD2に限りなく等しくなる。ここまでは、トンネル電流素子Tsを除き、従来例と同様である。ここでトンネル電流素子の一例として、Pチャネルトランジスタのゲート対バックゲートを用いる。かかるトランジスタのソースとドレインは例えばバックゲートに接続しておく。こうすると既存のBSIM4等のトランジスタモデルを使って回路シミュレーションをすることができる。例えばゲート面積が30μm×30μmの場合、プロセスにも依るが、60mV印加すると約10pA程度の電流が流れる。本実施例ではまず、トンネル電流素子T0と同じ形状のトンネル電流素子T1~T10を直列にし、PチャネルトランジスタM4とM5の電流を等しく設定することにより、トンネル電流素子T0~T10に等しい電流が流れ、それぞれのトンネル電流素子の両端の電圧は互いに等しくなる。つまりトンネル電流素子T1~T10の直列接続の両端には、トンネル電流素子T0の10倍の電圧が生ずる。この電圧は、従来例と同様に、約600mVで絶対温度に比例し常温で2mV/°Cの温度特性を持つ電圧である。この電圧と、約-2mV/°Cの温度特性を持つ接合D3に生ずる順方向電圧VD3ほぼ0.7Vとを加算し、基準電圧Voutとして出力する。約1.3Vで温度特性ゼロの基準電圧となる。実際にはVD3の電圧や温度係数はプロセスや電流密度で多少変わるので、それに合わせてトンネル電流素子の個数や大きさを調整し、ゼロを含む所望の温度特性の電圧が得られる値に設計する。消費電流は各電流が10pA程度なので、全体でも数10pA程度に抑えられる。消費電力も数10~100pW程度が実現できる。特徴的なのは、トンネル電流素子の面積を小さくすると、比例して電流が小さくなることである。従って例えば各トンネル電流素子の面積を10μm×10μmとすると消費電力を1/9にできる。従来例のように抵抗を使った場合、抵抗の面積と消費電流が反比例するのとは好対照である。上記のサイズや電流値等は説明のための一例であり、要求やプロセスに合わせて適宜変更できる。なお、トンネル電流素子以外のトランジスタのゲートトンネルリーク電流が気になる場合、それらのトランジスタを、ゲート膜厚が厚くてトンネル電流がほとんど流れない入出力用の耐圧の高いトランジスタで作るのが簡単である。また直列接続されるトンネル電流素子の個数は上記の例に限らず、接合D1とD2の面積比に合わせて適宜選ぶことが出来る。またPチャネルトランジスタM3とM4の比を調整して、トンネル電流素子T1~T10の直列接続の両端に生ずる電圧を調整することもできる。例えばPチャネルトランジスタM5のサイズを2倍にし、トンネル電流素子の面積も2倍にすることで、負荷の駆動能力を上げることもできる。90nm以降の集積回路プロセスのMOSトランジスタを実測すると、トンネル電流素子の電圧Vと電流Iの関係は、I=Vのn乗であり、nは概略2であることがわかる。任意の大きさの二つのトンネル電流素子の場合、I1=aV1nI2=bV2nI1とI2が比例関係にある場合、つまりI2=mI1のとき、bV2n=maV2n∴V2=1/nV1となり、V1とV2も比例関係にあることがわかる。本実施例の別な形態として、トンネル電流素子T0の電極面積をT1の約4倍とする。上記の関係を利用して、従来の抵抗比で作っていた回路を置き換えて、低消費電力化する。前項のn≒2、m=1、a≒4、b=1に相当し、T2の両端の電圧はT0のちょうど2倍に設定可能である。同様にT2~T5の電極面積もT1の面積と同じにすれば、T1~T5の両端の電圧はT0の10倍となるので、T6~T10を省略できる図示せず。これによりこの部分の面積を削減できる利点がある。この数値例に限定すること無く、端数を含む任意の電極面積比と任意の個数にすることが出来、所望の特性に調整出来る。図2は、本発明の第二の実施例である。図1と同じ機能のものには同じ記号を付し、説明を省略する。PチャネルトランジスタM5のドレイン電流により、トンネル電流素子T1~T5の直列接続の両端に、トンネル電流素子T0に生ずる電圧の5倍の電圧を生ずる。図1と同じ接合の面積比の場合、この電圧は300mVでー1mV/°Cとなる。一方、新たに追加したPチャネルトランジスタM8によって接合D3に順方向電圧VD3を発生させ、トンネル電流素子T11~T14により2分圧し、差動アンプA2によるボルテージフォロア回路により、VD3の半分の電圧を発生させている。この電圧は約350mVで、約-1mV/°Cの温度特性である。この電圧と前記トンネル電流素子T1~T5の直列接続の両端に生じた電圧の和が出力端子Voutに生ずる。その電圧は約650mVで、温度係数は相殺されほぼゼロになる。分圧比を1/3や2/3等任意に選ぶことも可能であり、その場合は接合の面積比と直列接続するトンネル電流素子の個数やサイズの比を適宜選択して、所望の出力電圧や温度係数を実現可能である。本実施例では、従来より桁違いに省電力で、かつ電源電圧がわずか1Vでも動作し、バンドギャップリファレンスの半分の電圧が得られる。トランジスタM3、M4、M5、およびM8の比を1:1:1:1とすると、わずか40pWの消費電力である。図3は、本発明の第二の実施例をトランジスタレベルで記載した実施例である。図2と同じ機能のものには同じ記号を付し、説明を省略する。ここではすべてゲートのトンネル電流が無視できないトランジスタを使う例を示す。PNPトランジスタQ1,Q2およびQ3はそれぞれベースとコレクタが接続されており、等価接合として動作することが知られている。特にCMOSプロセスでは追加コスト無しで、基板をコレクタとし、Nウェルをベースとし、Pチャネルトランジスタのソースやドレインのための拡散層をエミッタとするPNPトランジスタを作れるので、これを利用した例である。PNPトランジスタQ3に発生させた順方向電圧VD3を、トンネル電流素子T11~T14により2分圧している。ここでT11とT12を逆方向にしてつなぐことにより、両者間のバックゲートを同一のNウェルとすることで接続でき、バックゲートの引き出し電極と両者をつなぐ配線を省略できる。ドレインも共通にすることができる。T13、T14も同様である。これらにより、さらに小型にできる。なお0018項で述べた式を使い、トンネル電流素子のサイズや個数を適宜選ぶことにより、任意の分圧が可能である。差動アンプA2は、PチャネルトランジスタM15とM16からなる差動対と、NチャネルトランジスタM18とM19からなる能動負荷と、NチャネルトランジスタM17からなるソース接地回路から構成されている。差動アンプA2は、ボルテージフォロアとして動作するので、トランジスタM15とM16のゲートとトランジスタM17のドレインはほぼ同電位となっており、トランジスタM15とM16のバックゲートはそこに接続されている。このため、トランジスタM15とM16は、どちらもゲートとバックゲート間がほぼ0Vとなり、これらの間の電流は全く流れない。つまりこれらのトランジスタのゲートトンネル電流をゼロにすることができる。PチャネルトランジスタM15のドレイン電流は、NチャネルトランジスタM18のドレイン電流となる他、NチャネルトランジスタM18とM19のゲートトンネル電流としても供給される。これを補償するために、NチャネルトランジスタM17のゲートトンネル電流を後者とほぼ等しくなるように設定する。具体的には、NチャネルトランジスタM17のゲート面積を、NチャネルトランジスタM18とM19の和とほぼ等しくし、かつ、これらすべての電流密度を等しくする。これによりこれら三つのトランジスタのゲートバックゲート間電圧は等しくなり、ゲートバックゲート間トンネル電流をそろえ、PチャネルトランジスタM15とM16のバランス時のドレイン電流を等しく流し出すことができる。差動アンプA1の主要部は、NチャネルトランジスタM6とM7からなる差動対と、PチャネルトランジスタM1とM2からなる能動負荷と、概略定電流源とみなされるトンネル電流素子Tsで構成される。トンネル電流素子Tsは、Nチャネルトランジスタのゲートとバックゲート間を用いると、サブストレート部に作ることができ、Pチャネルトランジスタで作るより小型にできる。定電流源として動作するPチャネルトランジスタM10と、ダイオードとして動作するNチャネルトランジスタM13によって、NチャネルトランジスタM6とM7からなる差動対の共通ソース電圧よりVGS高い電圧を作り出している。この電圧は概略NチャネルトランジスタM6とM7の両ゲート電圧と等しいので、この電圧でこれらの共通バックゲートをバイアスする。これによりこれらのトランジスタのベースとバックゲート間電圧はほぼ0Vとなり、ゲートトンネル電流は流れない。なおNチャネルトランジスタのバックゲートをサブストレートと異なる電位にバイアスするためには、ディープNウェルという工程を用いるのが一般的だが、これに限定されない。PチャネルトランジスタM1、M2とM10からなる回路のゲートトンネル電流によるバランス劣化を補償するため、PチャネルトランジスタM11を挿入している。PチャネルトランジスタM11のソース電流は、PチャネルトランジスタM1、M2とM10のゲートトンネル電流のみのため、小さな値である。よってPチャネルトランジスタM11をできるだけ小さくすることができ、ゲートトンネル電流を抑えることができる。PチャネルトランジスタM12は、後段の電流源PチャネルトランジスタM3、M4、M5、M14とM8のゲートトンネル電流の影響を補償するために挿入したものである。このPチャネルトランジスタM12と上記PチャネルトランジスタM11のゲートトンネル電流を概略等しくするように電流値やゲート寸法を設計することにより、さらにバランスを高めることができる。本実施例では、上記の幾つもの発明を適用することにより、回路内の不要なゲートトンネル電流による影響を相殺したり、抑えたりすることにより、ゲートトンネル電流が無視できないトランジスタを使っても、精度を劣化させずにバンドギャップリファレンス回路が構成できることを示せた。必要に応じ、起動回路を付したり、アンプA1やA2に発振対策をすることがある。"