-ナノ物体と接続されることを目的とする、少なくとも2つの第1電気接触要素8を備える第1レベル6と、-外部電気システムと接続されることを目的とする、少なくとも2つの第2電気接触要素12を備える第2レベル10であって、前記第2要素が前記第1要素の寸法より大きな寸法を有する第2レベル10と、-前記第1レベルと第2レベルとの間に位置し、前記第1要素を前記第2要素に接続することを可能にする中間レベル14と、を備え、-前記第1レベルは更に、前記第1要素を備えた第1の層16を備え、前記第1要素は前記第1の層の残部から電気的に絶縁され、-前記第2レベルは更に、前記第2要素を備えた第2の層18と接着層20とを備え、前記第2要素は前記第2の層の残部から電気的に絶縁され、前記接着層は前記第2の層及び前記中間レベルの間に配置され、前記第2電気接触要素とそれぞれ接触する少なくとも2つの電気的貫通ビア22を備え、-前記中間レベルは前記第2レベルのビアを前記第1電気接触要素に接続するためのものであり、少なくとも2つの中間層23、24、40、42、68、72、76の積層体を備え、前記中間層が、前記対応する層の残部から電気的に絶縁された電気的導電ラインのセット25、44、70及び前記対応する層の残部から電気的に絶縁された電気的貫通ビアのセット26、46、74、78をそれぞれ備えることを特徴とする、少なくとも1つのナノ物体2、48、62、64を少なくとも1つの外部電気システム4、52、84に接続する素子。前記第1レベル6は2つより多い前記第1電気接触要素を備え、前記中間レベル14は、少なくとも1つの前記第2電気接触要素を少なくとも2つの前記第1電気接触要素に接続するのに適している、請求項1に記載の素子。前記第1レベル6は、少なくとも2つのナノ物体2、48、62、64又は2つより多いコネクタを有する単一のナノ物体に接続されるために、2つより多い前記第1電気接触要素を備え、前記中間レベル14は前記ナノ物体を互いに接続するのに適している、請求項1及び2の何れか1項に記載の素子。前記第1レベル6は更に、電気的接続部を有する少なくとも1つのマイクロエレクトロニクス回路66を備え、前記中間層14は前記ナノ物体を前記マイクロエレクトロニクス回路の前記電気的接続部に接続するのに適している、請求項1から3の何れか1項に記載の素子。前記ナノ物体を囲むのに適切な少なくとも1つのキャビティを画定する少なくとも1つのキャップ32、54、80、82を更に備える、請求項1から4の何れか1項に記載の素子。前記キャップは、それが含む前記ナノ物体が前記キャップの外部環境と相互作用するのを可能にするのに適している、請求項5に記載の素子。-少なくとも2つの第1電気接触要素94を備えた第1の層92を備える第1レベルを形成する段階であって、前記第1電気接触要素は前記第1の層の残部から電気的に絶縁され、前記ナノ物体に接続されることを目的とする、第1レベルを形成する段階と、-少なくとも2つの中間層96、100の積層体を備える中間レベルを形成する段階であって、前記中間層が前記中間層の残部から電気的に絶縁された電気的導電ラインのセット102、及び前記中間層の残部から電気的に絶縁され、一方では前記第1要素、他方では前記電気的導電ラインとそれぞれ接触する電気的貫通ビアのセット98をそれぞれ備える、中間レベルを形成する段階と、-少なくとも2つの第2電気接触要素114を備える第2の層112と接着層104とを備える第2レベルを形成する段階であって、前記第2電気接触要素は前記第2の層の残部から電気的に絶縁され、前記外部電気システムに接続されるためのものであり、前記接着層は前記第2の層と前記中間レベルとの間に配置され、一方では前記第2電気接触要素、他方では前記中間レベルの前記電気的導電ラインとそれぞれ接触する少なくとも2つの他の電気的貫通ビア110を備える、第2レベルを形成する段階と、を含む、少なくとも1つのナノ物体120を少なくとも1つの外部電気システムに接続する素子を作る方法。前記第1レベル、前記第2レベル及び前記中間レベルから取り出された少なくとも1つの前記レベルの前記導電ラインはシリコンで作られ、前記ビアは、前記対応するレベルの層における前記ラインに予め形成された開口部をケイ素化し、且つ前記開口部の全て又は一部を導電性材料で充填することによって形成される、請求項7に記載の方法。前記第2レベルを形成するために、-電気的ブラインドビア106を備える基板104が使用され、-前記基板が前記中間レベルに取り付けられ、-前記基板が前記他の電気的貫通ビア110を得るために薄化され、-前記接着層112及び前記第2電気接触要素114が、こうして薄化された前記基板上に形成される、請求項7に記載の方法。前記第2レベルを形成するために、前記電気的貫通ビア110を備える前記基板と、前記接着層112と、前記第2電気接触要素114とが、前記中間レベルに取り付けられる、請求項7に記載の方法。前記第2レベルを備える前記基板が、直接接着又は分子結合によって前記中間レベルに取り付けられる、請求項9及び10の何れか1項に記載の方法。前記第1の層92が半導体であり、前記第1電気接触要素94が前記第1の層におけるドープ剤の注入によって形成される、請求項7から11の何れか1項に記載の方法。前記第1レベルを形成するために、ベース基板88と、前記ベース基板上の酸化層90と、前記酸化層上のシリコン層92と、を備えるシリコンオンインシュレータタイプの基板86が使用され、前記第1の層は前記シリコン層から成り、前記第1レベル上に形成された前記中間レベルの上に前記第2レベルを取り付けた後、前記ベース基板及び前記酸化層が除去される、請求項12に記載の方法。少なくとも1つのキャビティを有するキャップが前記素子の前記第1レベルに取り付けられる、請求項13に記載の方法。前記キャップが直接接着によって前記素子の前記第1レベルに取り付けられる、請求項14に記載の方法。前記キャップが一時的に取り付けられ、故に前記素子を再利用可能なインターフェース又はプラットフォームにするか、若しくは前記キャップが永久的に取り付けられる、請求項14及び15の何れか1項に記載の方法。本発明は上述の欠点を克服することを目的とする。その設計のおかげで、本発明の素子は、例えば集積回路などの外部電気システムに直接接続され得る:それはその上部及び下部面の間で多かれ少なかれ複雑になり得る再ルーティングを統合する。加えて本発明の素子は、その上部面でハイブリッド化されたナノ物体を、これらのナノ物体の接続パッドと同一レベルで有利に形成されたトランジスタ又はダイオードのようなマイクロエレクトロニクス回路に接続できる。本発明の方法は更に、高温での加熱に適している:以下でより明確になるように、略1000°Cでの高温暴露は、ナノ物体を受け取る領域の注入後にドープ剤を活性化すること、並びに後者の結晶学的構造を元の状態ナノ物体の制御された取り付け前の段階の状態に戻すことの両方に対して必要になり得る。具体的に本発明は、少なくとも1つのナノ物体を少なくとも1つの外部電気システムに接続する素子に関し、その素子は、-ナノ物体と接続されることを目的とする少なくとも2つの第1電気接触要素を備える第1レベルと、-外部電気システムと接続されることを目的とする少なくとも2つの第2電気接触要素を備える第2レベルであって、前記第2要素が前記第1要素の寸法よりも更に大きな寸法を有する第2レベルと、-前記第1レベルと第2レベルとの間に位置し、前記第1要素を前記第2要素に接続するのを可能にする中間レベルと、を備え、-前記第1レベルは更に、前記第1要素を備えた第1の層を備え、前記第1要素は前記第1の層の残部から電気的に絶縁され、-前記第2レベルは更に、前記第2要素を備えた第2の層と接着層とを備え、前記第2要素は前記第2の層の残部から電気的に絶縁され、前記接着層は前記第2の層及び前記中間レベルの間に配置され、前記第2電気接触要素とそれぞれ接触する少なくとも2つの電気的貫通ビアを備え、-前記中間レベルは前記第2レベルのビアを前記第1電気接触要素に接続するためのものであり、少なくとも2つの中間層の積層体を備え、前記中間層は、対応する層の残部から電気的に絶縁された電気的導電ラインのセット及び対応する層の残部から電気的に絶縁された電気的貫通ビアのセットをそれぞれ備えることを特徴とする。素子の上面はこうしてナノ物体を受け取るためのプラットフォームを形成することができるが、一方素子の後面は、例えば素子のパッドに接続される電気接触パッドなどを有する適切な電気システムと接触して配置され得る。その電気システムは特に、特性評価システム、制御システム、又は読み取りシステムの集積回路であり得る。本発明によると、第1及び第2の層、並びに中間層は、独立して絶縁体、半導体又は導体であり得る;これらの層の1つが導体または半導体である場合、この層に配置された導電要素は誘電体例えば酸化層などによって前記層の残部から電気的に絶縁される。前記素子の特定の実施形態によると、第1のレベルは2つより多い第1電気接触要素を備える。そのとき中間レベルは、少なくとも1つの第2電気接触要素を少なくとも2つの第1電気接触要素に接続するのに適切である。この特定の実施形態は特に、2つより多いコネクタを有するナノ物体を接続すること、又は幾つかのナノ物体を共に接続することを可能にする。本発明では、第1電気接触要素を少なくとも2つのナノ物体又は2つより多いコネクタを有する単一のナノ物体に接続するために、第1レベルは2つより多い第1電気接触要素を備え得る;そのとき中間レベルは、ナノ物体を互いに接続するのに適切である。この特定の実施形態は特に、異なるナノ物体を共に接続することによって、分子回路を形成することを可能にする。本発明の特定の実施形態によると、第1レベルはまた、電気的接続部を有する少なくとも1つのマイクロエレクトロニクス回路を備え、そのとき中間層はナノ物体をマイクロエレクトロニクス回路の電気的接続部に接続するのに適切である。このマイクロエレクトロニクス回路は例えば、CMOSのような1つ又は複数のトランジスタ、若しくは1つ又は複数のダイオードを含む。本発明の素子はまた、ナノ物体を囲むのに適切な少なくとも1つのキャビティを画定する少なくとも1つのキャップを備え得る。このキャップは、それが含むナノ物体がキャップ外部の環境と相互作用するのを可能にするのに適切であり得る。前記キャップによって画定されたキャビティのそれぞれは、制御された大気を有することができるが、例えば気体又は液体を含むことができ、若しくは真空下であり得る。そのキャップは故に、分子回路の全て又は一部を防護し得る。それはナノ物体を周囲環境から、集合的に又は独立的に防護し得る。またそれは、場合により別個の液体を受け取り得る1つ又は複数のキャビティを有することができる。このキャップは、それが含むナノ物体に対して有利な機能性及び特性を有し得る:光学的応用に対する任意の波長における透過性、キャップの多孔性又は気密性、化学的又は生物学的応用に対するキャップの機能化、ゲッターの挿入など。本発明はまた、少なくとも1つのナノ物体を少なくとも1つの外部電気システムに接続する素子を作る方法に関し、-少なくとも2つの第1電気接触要素を備えた第1の層を備える第1レベルを形成する段階であって、前記第1電気接触要素は前記第1の層の残部から電気的に絶縁され、前記ナノ物体に接続されることを目的とする、第1レベルを形成する段階と、-少なくとも2つの中間層の積層体を備える中間レベルを形成する段階であって、前記中間層が前記中間層の残部から電気的に絶縁された電気的導電ラインのセット、及び前記中間層の残部から電気的に絶縁され、一方では前記第1要素、他方では前記電気的導電ラインとそれぞれ接触する電気的貫通ビアのセットをそれぞれ備える、中間レベルを形成する段階と、-少なくとも2つの第2電気接触要素を備える第2の層と接着層とを備える第2レベルを形成する段階であって、前記第2電気接触要素は前記第2の層の残部から電気的に絶縁され、前記外部電気システムに接続されるためのものであり、前記接着層は前記第2の層と前記中間レベルとの間に配置され、一方では前記第2電気接触要素、他方では前記中間レベルの前記電気的導電ラインとそれぞれ接触する少なくとも2つの他の電気的貫通ビアを備える、第2レベルを形成する段階と、を含む。本発明の方法の特定の実施形態によると、第1レベル、第2レベル及び中間レベルから取り出された少なくとも1つのレベルの導電ラインはシリコンで作られ、ビアは、対応するレベルの層における前記ラインに予め形成された開口部をケイ素化し、且つ前記開口部の全て又は一部を導電性材料で充填することによって形成される。本発明の方法の好ましい実施形態によると、第2レベルを形成するために、-電気的ブラインドビアを備える基板が使用され、-この基板が中間レベルに取り付けられ、-この基板が他の電気的な貫通ビアを得るために薄化され、-接着層及び第2電気接触要素が、こうして薄化された基板上に形成される。代わりに、第2レベルを形成するために、電気的な貫通ビアを備える基板と、接着層と、第2電気接触要素と、が中間レベル上に取り付けられる。好ましくは、第2レベルを備える基板は、直接接着又は分子結合によって中間レベル上に取り付けられる。この接着はSDBシリコン直接接着SiliconDirectBondingタイプであり得る。それにもかかわらず、他のタイプの接着もまた適切であり得る。好ましくは、第1の層は半導体であり、第1電気接触要素は第1の層におけるドープ剤の注入によって形成される。本発明の好ましい実施形態によると、第1レベルを形成するために、ベース基板と、ベース基板上の酸化層と、酸化層上のシリコン層と、を備えるシリコンオンインシュレータタイプの基板が使用されるが、第1の層は前記シリコン層から成り、第1レベル上に形成された中間レベルの上に第2レベルを取り付けた後、ベース基板及び酸化層が除去される。本発明の有利な方法では、こうして得られた構造体は、ドープ剤を活性化し、結晶学的構造を元の状態に戻すために例えば、略1000°Cの温度でアニーリングされる。このアニーリングはまた、第2レベルの取り付けに使用される場合、接着強度を強化することを可能にする。本発明の有利な実施形態によると、少なくとも1つのキャビティを有するキャップを素子の第1レベル上に取り付けることが可能である。このキャップは、任意の応用に対してキャップの特定の機能透明性、多孔性などを保証することを可能にする材料で作られ得る。好ましい実施形態によると、キャップは直接接着によって、素子の第1レベル上に取り付けられる。本発明の有利な実施形態によると、キャップは一時的に取り付けられ、故に素子を再利用可能なインターフェース又はプラットフォームにするか、若しくはキャップは永久的に取り付けられる。本発明は、単に表示し且つ限定されない目的のために添付図面を参照することによって以下に提供される実施形態の例の以下の説明を考慮して、より良く理解されるであろう。図1は、本発明の素子の第1の特定の実施形態の断面図である。図1の例において、素子は、例えば分子であるナノ物体2を例えば3次元の集積回路である外部電気システム4に接続することを目的とする。図1の素子は、-ナノ物体2と接続されることナノメートルの相互接続を目的とする2つの電気接触要素8又は上部接触パッドを備える第1レベル6又は上部レベルと、-外部電気回路4と接続されることマイクロメートルの相互接続を目的とする2つの電気接触要素12又は下部接触パッドを備える第2レベル10又は下部レベルと、-上部レベル6と下部レベル10との間に配置され、上部パッド8と下部パッド12との間に電気的結合が設立されるのを可能にする中間レベル14と、を備える。本発明によると、上部レベル6はまた、好ましくは電気的に絶縁又は半導体の層16を備えるが、その一方の面は素子の前面17を形成し、内部にパッド8が配置される。図に示すように、パッド8のそれぞれは層16の厚さ全体に広がり、故に層16の2つの面と同一平面にある。下部レベル10は層18を備えるが、それは好ましくは電気的に絶縁であり、一方の面が素子の後面19を形成し、内部にパッド12が配置される。パッド12のそれぞれはまた、層18の厚さ全体に広がり、故に層18の2つの面と同一平面にある。加えて下部レベル10は、層18と中間レベル14との間に配置された接着層20を備える。層20は2つの電気的貫通ビア22又は下部ビアを備える。中間レベル14は下部ビア22を上部パッド8にそれぞれ接続するためのものであり、2つの中間層23及び24の積層体を備える。層23は層20と層24との間に配置されるが、層24が前記層の残部から電気的に絶縁された2つの電気的ビア26又は中間ビアを備える場合、層23は前記層の残部から電気的に絶縁された2つの電気的導電ライン25を備える。この例では、それぞれの導電ライン25は層23の厚さ全体に広がり、故に層23の2つの面と同一平面にある。図に示すように、それぞれのビア26は、一方では上部パッド8に、他方ではライン25に接続される。またそれぞれのビア22は、一方では下部パッド12に、他方ではライン25に接続される。図1の素子の上部面17は故に、ナノ物体を受け取るためのプラットフォームを形成することができ、一方素子の後面19は、例えば素子のパッド又は要素12と接続される電気接触パッド30などを有する適切な電気システム4と接触して配置され得る。前記電気システムは特に、特性評価システム、制御システム、又は読み取りシステムの集積回路であり得る。本発明によると、第1及び第2の層、並びに中間層は、独立して絶縁体、半導体又は導体であり得る;これらの層の1つが導体または半導体である場合、この層に配置された導電要素は誘電体例えば酸化層などによって前記層の残部から電気的に絶縁される。この素子は、例えば分子の電気的特性を決定することなどを可能にする。これを行うために、素子は適切な測定チャンバ図示せずに配置され、真空が前記チャンバで作られ、特性評価される分子が2つの上部パッド8間に接続され、電圧が2つの下部パッド12故に上部パッド8間に加えられ、且つ分子を通り抜ける電流が測定される。これは例えば、分子の電流-電圧特性を解明することなどを可能にする。電圧の印加及び電流の測定は、適切な集積回路4を用いて行われ得る。集積回路4の面28は、面28が素子の後面19層18の自由面に直接接触して配置された後、それぞれパッド12に接続され得る電気接触パッド30を備える。このような集積回路4の代わりに、プローブを備える適切な巨視的測定素子を使用すること、且つ前記パッドに起因してコネクタの一種を形成する素子の下部パッド12に対してプローブをそれぞれ適用することが可能である。上部パッド8が任意の方法で、AFM及びSTMのナノメートルプローブなしで行うことを可能にする接触プラグを形成することに注意すべきである。図2は、本発明の素子の別の特定の実施形態の断面図である。図2に示される素子は、図1を参照して説明された素子の上にキャップを追加することで生じる。より具体的には、ナノ物体2を取り囲むか又は防護するのに適切なキャップ32が、この素子に追加される。キャップ32は素子の上部面17にしっかりと取り付けられ、故にナノ物体2が中に配置される密封されたキャビティ34を画定する。こうして、このナノ物体を流体中、つまり気体中、液体中、又は真空下で分析することができる。また、流体が気体である場合、その温度例えば、室温略20°Cなど並びにその圧力例えば気体の場合、大気圧略105Paなどを選択することができる。その素子を真空下、液体中、又は気体中に選択した圧力下で配置し、次いでその素子の面17にキャップ32をしっかりと固定することは、キャビティ34内を真空にするか、若しくはキャビティ34内に液体又は気体を有するために十分である。流体はそして、室温の状態のままにされ得るか、又はキャップが熱伝導性である場合はキャップを用いてそれを加熱することによって、更に高い温度にされ得る。図1の素子とは違って、図2の素子は任意の特定のチャンバの外部でナノ物体を扱うことを可能にする。これは任意の応用に対して、カプセル化されたナノ物体を1つの特性評価機器から別の特性評価機器へ、更には1つ実験室のから別の実験室へ移動することを可能にする。加えてキャップ32には、それが一部となる素子に対して想定された使用に合った仕様が与えられる。例えば光学の分野では、透明キャップが任意の光学特性の特性評価のために必要となり得る;化学又は生物学の分野では、多孔質又は機能化キャップが任意の化学又は生物学特性の特性評価のために必要となり得る。機能化キャップとの用語は、その上に追加的な特性表面特性を与える表面堆積物が作られたキャップを意味する。それは疎水性キャップ、抗真菌性キャップなどであり得る。図3は、本発明の素子の別の特定の実施形態の断面図である。図に示すように、この図に示された素子は、図1及び2の素子よりも更に複雑な相互接続システムを備え、それ故に、例えば幾つかのナノ物体の間に電気回路を形成することなどを可能にする;この目的のために、中間レベル14が提供される。図3に示された例において、第2レベル10は図1及び2の第2レベル10と全く一致している。第1レベル6は2つより多い電気接触パッド8を備える:例では5つである;一般的にこのレベルは、ナノ物体とともに設立される接続部と同数のパッドを備える。そして中間レベル14は、2層より多い積層体である:例では4層である。ライン44及びビア46をそれぞれ備えた中間層40及び42に加えて、このレベル14は、電気的ビアのセット26及び導電ラインのセット25をそれぞれ備えた2つの他の中間層24及び23を備える。層24は層40と層23との間に位置する;後者は層10第2レベルの上にある。2つのパッド8の間で接続されたナノ物体2に加えて、例えば3つのコネクタを伴う分子などの別のナノ物体48は、3つの他のこれらのパッド8の間で接続される。図3の素子はまた、下部パッド12を用いて集積回路52に直接接続され得るが、それは例えば、これらのパッド間に電圧を印加し、ナノ物体間に設立された回路においてそれから生じる電流を測定することなどを可能にする。図4は、本発明の素子の別の特定の実施形態の断面図である。この図4に示された素子は、図3を参照して説明された素子にキャップを加えることによって生じる。より具体的には、ナノ物体2及び48を取り囲むか又は防護するのに適したキャップ54が、この素子に加えられる。キャップ54は素子の上部面17にしっかりと取り付けられ、壁60によって分けられた2つのキャビティ56及び58を画定する。ナノ物体2及び48はそれぞれ、キャビティ56及び58に配置される。2つのキャビティの使用は、異なる流体に配置されたナノ物体を詳しく調べることを可能にする。しかしながら、2つのナノ物体をその中に配置するために単一のキャビティを提供し、それらを真空下に配置するか又は同一の流体に暴露することも可能である;そのとき壁60は除去される。キャップは実際に、周囲環境から集合的にその要素を防護するか、又は、例えば異なる刺激に連動する分子の場合などでは、個別にそれらを防護することができる。図5は、本発明の素子の別の特定の実施形態の断面図である。この図5に示された素子は、分子エレクトロニクスとマイクロエレクトロニクスとのハイブリッドを可能にする:分子エレクトロニクス回路及び例えばCMOSタイプトップダウンアプローチなどのマイクロエレクトロニクス回路を形成する分子などの1つ又は複数のナノ物体が、この素子において同時に集積される。示された例では、2つの分子62及び64並びにMOSトランジスタのセット66が素子において集積される。この素子によって構成された相互接続システムは、分子62及び64の間だけではなく後者とMOSトランジスタのセット66との間、より一般的には分子とマイクロエレクトロニクス回路との間にも、電気回路を形成することを可能にする。この目的のために、中間レベル14は提供される。図に示すように、図5の素子の上部レベル6は層16に幾つかのパッド8を備える;下部レベル10は層18に幾つかのパッド12を備え、これらのパッド12は層20にある幾つかの電気的貫通ビア22に連結される;そして中間レベルは幾つかの中間層の積層体であり、それぞれ層の残部から電気的に絶縁された電気的ビア又は導電ラインを備える。より具体的には、参照符号68で示されるレベル14の最も低い中間層は、下部レベル10のビアと接続するための導電ライン70を備える;層68の上には、ライン70などと接続される電気的ビア74を備えた別の中間層72がある;参照符号76で示されるレベル14の最も高い中間層は、上部レベル6のパッド8に接続された電気的ビア78を備える。示された例において、下部パッド12の幾つかは1つより多い上部パッド8と接続されることが分かる。図5の素子の任意の応用では、光学的、化学的又は生物学的センサーを形成するために、分子とそれらの環境との相互作用を提供することができる。分子エレクトロニクス回路又はその一部分を含むために、素子の上部面17に1つ又は複数のキャップが提供され得る。図5で示された例では、分子62及び64はそれぞれ、キャップ80及び82によって画定されたキャビティにしっかりと取り囲まれる。上述のように、集積回路84のような電気回路は、下部パッド12を用いて、図5の素子に直接接続され得る。本発明に係る素子を作る方法の例が、図6Aから図6Fを参照してここに記載される。これらの例では、マイクロエレクトロニクスに対して開発された技術が、基本的に使用される。素子を作るために、シリコンオンインシュレータタイプの基板86図6A又はSOI基板が使用される。それは、バルクシリコン基板88と、前記基板88上のシリカ層90又は埋められた酸化層と、シリカ層90上のシリコン薄膜92と、を備える。まず、接触要素94がシリコン層92に形成される。記載された例では、これらの要素は2つであり一般的には、2つより多い、それらは素子の上部接触パッドを形成することを目的とする。層92及びパッド94は、前記素子の上部レベルを形成する。パッド94を形成するために、例えばボロン、リン又はヒ素などのドープ剤が、基板86の前面層92の自由面から開始して、シリコン層92の厚さ全体に注入される。この注入はマスク図示せずを通して実施される。このマスクは電子ビームリソグラフィによって画定されるが、それによって、間隔E、又は例えば分子などのナノ物体が接続される2つのドーピングされた領域の間の距離は、ナノ物体の大きさ、より具体的にはナノ物体の2つの接続プローブの間の距離に等しくなる。間隔Eは、ほぼ数ナノメートルから数百ナノメートル程度である。注入によって上部パッド94を形成する代わりに、ナノ物体を受け取るための表面の機能化例えばSAM自己組織化単分子層の堆積forSelfAssembledMonolayerdepositionなどによってそれらの形成を構想することができる。次いで、素子の中間レベル図6Bが形成される。このレベルは、幾つかの層の積層体を備えるが、記載例では2層である。これを行うために、誘電層96が層92上に形成される。この層96では、パッド94と接触する電気的ビア98又は上部ビアが形成される。そして、別の誘電層100が層96上に形成される;この層100において、上部ビア98と接触する導電ライン102が形成される。単に表示し且つ限定されない例では、層96を形成するために0.25μmから0.5μmのシリカが堆積される;上部ビア98を形成するために、リソグラフィ、エッチング、ストリッピング、及び例えばタングステン、ポリシリコン又はカーボンナノチューブなど良好な熱挙動を伴う導電性材料の堆積が連続して実施される。その方法はCMP又は化学機械研磨で仕上がる。加えて、パッドとビアとの間の接触抵抗を低減するために、ケイ素化が実施され得る。このケイ素化は、シリコン及びビアを充填する金属をベースとした化合物の形成から成るが、2つの材料間の電流の通過を促進するために、それによって形成されるシリサイドの抵抗率をシリコンの抵抗率と導電性材料の抵抗率との中間値にする。シリサイドは通常、500°Cを超える高い温度、より頻繁には700から800°C程度の温度で形成される。同じ技術リソグラフィ、エッチング、ストリッピング、堆積、CMPが、層100及びライン102を形成するために使用され得る。次いで図6C、基板104が直接接着によって層100の自由面105に取り付けられる。まずこの基板104は電気的ブラインドビア106例では2つのビアを備えるが、それらは取り付けの間にライン102と接触して配置されるよう意図される。単に表示し且つ限定されない例では、基板104はシリコンで作られ、ビア106はポリシリコンで作られる。しかしながら、ガラス又は他の半導体材料例えばSiC又はダイアモンドなどで作られた基板104及びタングステン又は更に銅で作られたビア106を使用することもまた可能である。次いで、基板104はビア106が現れるまでその自由面108から薄化され、故に電気的貫通ビア110を形成する図6D。そして、ビアが現れた基板104の面に誘電層112が形成される;また、接触パッド114は層112を貫通して形成される。これを行うために、シリカ層を堆積し、次いでリソグラフィ、エッチング、ストリッピング、ビアの充填材料と同一の材料タングステン、ポリシリコン又は更に銅の堆積及びCMPを連続して実施することでパッドを形成することが可能である。代替の実施形態では、その実現可能性は取り付けられた基板の厚さによって決まるが、ビア110を備えた基板、層112及びパッド114が形成される;この基板が層100の自由面105に取り付けられる。その構造体を回転させた後に、ビア110を備えた基板及びパッド114を備えた層112で形成された集合体は素子の下部レベルを形成するようになる。パッド114は下部パッドを形成し、層114の自由面118は下部面を形成するようになる。その構造体は次いで回転され図6E、その前面が薄化される:バルクシリコン層88及び酸化層90は除去され、上部パッド94を備えるシリコン層92が露出される。次いで、得られた構造体は1000°C程度の温度でアニールされる。このアニーリングはシリコン層92に注入されたドープ剤を活性化し、注入及び薄化後のシリコンの結晶構造を再生するために実施される。実際に、ナノ物体を受け取るための表面は、これらのナノ物体が取り付けられるのを可能にするために、結晶学的に完全である必要がある。こうして、図1を参照して説明されたタイプの素子が得られる。今度はナノ物体を上部パッド94に接続することが可能になる。例えば、分子120の末端がそれぞれパッド94に接続されるように、この分子120をグラフトすることが可能である図6F。必要ならば、キャビティ124を備えるキャップ122が次いで形成されるが、それはキャップと素子の上部面126との間にあるナノ物体を防護することを可能にする。こうして、図2を参照して説明されたタイプの素子が得られる。キャップを形成し、それをこの上部面にしっかりと取り付けるために、以下が実施される:ナノ物体の保護を可能にするキャビティを作るために、キャップが機械加工されるリソグラフィ、エッチング、ストリッピングプロセス;次いで必要ならば、真空下又は選ばれた流体中で直接接着によって素子の上部面にキャップが取り付けられる。素子は次いでアニールされる;そのアニーリング温度はキャップ及び想定される接着タイプの性質によって決まる:この接着は一時的又は永久的であり得る。実際に、キャップは一時的に取り付けられ得るかキャップの取り付け後にキャビティが開口する可能性がある、又は永久的に取り付けられ得る。アニーリング温度は故に、キャップの意図される使用に応じて調整される。図3から5に示されたタイプの素子を得るために、図6Aから6Fを参照した上記の方法を適合させることが可能である。例として、この適合は、-得られる素子に必要なパッド及び/又は接続部を層94に提供する段階と、-素子に必要な積層体を得るために、電気的ビア又は電気的導電ラインをそれぞれ備えた誘電層を前記層94上に積層する段階と、-次いで電気的貫通ビアと、素子に必要な接触パッドを備えた層と、を備えた基板を取り付ける段階、若しくは電気的ブラインドビアを備えた基板を取り付け、貫通ビアと接触パッドを備えた層とを得るために素子の製造を継続する段階と、を含み得る。SOI以外、例えばバルクシリコンなどの基板に作られた層に上部パッド94が形成され得ることが特定される。この場合、上記の製造方法が適合される。上部パッド94はまた、電気的絶縁材料で作られた層に形成され得る;この場合もまた、上記の製造方法が適合される。加えて、本発明による素子は、集積回路に接続するためのパッド12図1よりも更に高度な電気的接続部を備え得る。例えば、再分配レベルredistributionlevel又はRDLタイプの電気的導電ラインでパッド12を置き換えることなどが可能である。この場合、製造方法は以下のように適合される:層112にパッド114を形成する図6D代わりに、電気的導電ラインがそこに形成される。本発明は、分子エレクトロニクスに使用されるツールよりもより簡単でより低コストの方法で、活性分子を特性評価することを可能にする。それはまた、マイクロエレクトロニクスの部品の小型化及びそれらの機能性の増大に対する代替物を提供する。実際に本発明の素子は、CMOS部品及び分子部品を同一基板上に集積することを可能にし得る。