"半導体に磁界を加えると抵抗が変化する磁気抵抗体を備えている磁気抵抗素子において、前記磁気抵抗体が、基板上に設けられた薄膜状の半導体層からなる感磁部と、該感磁部上に配置された複数の短絡電極とを備え、前記半導体層の厚みが、0.4μm以上0.8μm以下であることを特徴とする磁気抵抗素子。前記半導体層の電子移動度が、28000cm2/Vs以上39500cm2/Vs以下であることを特徴とする請求項1に記載の磁気抵抗素子。前記半導体層が、InAsySb1y0≦y≦1であることを特徴とする請求項1又は2に記載の磁気抵抗素子。前記半導体層にIV族元素又はVI族元素がドーピングされており、該半導体層の電子キャリア濃度が、1×1016個/cm3以上5×1017個/cm3以下であることを特徴とする請求項1,2又は3に記載の磁気抵抗素子。前記半導体層の延在方向に対して垂直方向の前記半導体層の幅をW、前記複数の短絡電極間の一定間隔の距離をLとしたときに、前記距離Lと前記幅Wの比であるL/Wが、0.18以上0.22以下であることを特徴とする請求項1乃至4のいずれかに記載の磁気抵抗素子。前記半導体層の延在方向に対して垂直方向の前記半導体層の幅Wが、10μm以上60μm以下であることを特徴とする請求項1乃至5のいずれかに記載の磁気抵抗素子。前記基板が、Si又はGaAsであることを特徴とする請求項1及至6のいずれかに記載の磁気抵抗素子。前記半導体層に少なくとも300mTの磁場がかかるように配置した磁石を備えていることを特徴とする請求項1及至7のいずれかに記載の磁気抵抗素子。前記感磁部を複数設け、該感磁部の一端に接続された一方の入出力電極と、前記感磁部の他端に接続された他方の入出力電極とを備えているとともに、前記感磁部同士を接続する複数の接続電極を備えていることを特徴とする請求項1及至8のいずれかに記載の磁気抵抗素子。前記感磁部及び前記短絡電極を覆うように軟樹脂層を設けたことを特徴とする請求項1及至9のいずれかに記載の磁気抵抗素子。前記磁気抵抗体を複数個設け、直列連結又はブリッジ連結したことを特徴とする請求項1及至10のいずれかに記載の磁気抵抗素子。歯車検出センサとして用いることを特徴とする請求項1及至11のいずれかに記載の磁気抵抗素子。半導体に磁界を加えると抵抗が変化する磁気抵抗体を備えている磁気抵抗素子の製造方法において、絶縁基板上に、厚みが、0.4μm以上0.8μm以下である化合物半導体膜を成膜するステップと、前記化合物半導体膜からなる感磁部を形成するステップと、前記絶縁基板上及び前記感磁部上に保護膜を形成するステップと、前記感磁部上及び前記絶縁基板上に複数の短絡電極と入出力電極と接続電極とを形成するために前記保護層を除去するステップと、前記除去された前記保護層間に前記短絡電極と前記入出力電極と前記接続電極を形成するステップと、前記感磁部及び前記短絡電極の全面を覆うように軟樹脂層を形成するステップとを有することを特徴とする磁気抵抗素子の製造方法。前記半導体層の電子移動度が、28000cm2/Vs以上39500cm2/Vs以下であることを特徴とする請求項13に記載の磁気抵抗素子の製造方法。前記半導体層が、InAsySb1y0≦y≦1であることを特徴とする請求項13又は14に記載の磁気抵抗素子の製造方法。前記半導体層にIV族元素又はVI族元素をドーピングし、該半導体層の電子キャリア濃度が、1×1016個/cm3以上5×1017個/cm3以下であることを特徴とする請求項13,14又は15に記載の磁気抵抗素子の製造方法。前記半導体層の延在方向に対して垂直方向の前記半導体層の幅をW、前記複数の短絡電極間の一定間隔の距離をLとしたときに、前記距離Lと前記幅Wの比であるL/Wが、0.18以上0.22以下であることを特徴とする請求項13乃至16のいずれかに記載の磁気抵抗素子の製造方法。前記半導体層の延在方向に対して垂直方向の前記半導体層の幅Wが、10μm以上60μm以下であることを特徴とする請求項13乃至17のいずれかに記載の磁気抵抗素子の製造方法。前記基板が、Si又はGaAsであることを特徴とする請求項13及至18のいずれかに記載の磁気抵抗素子の製造方法。近年、産業ロボットの小型化に伴い、回転媒体、さらにはセンサである磁気抵抗素子の小型化が要求されている。小型化と高精度を両立する素子を実現するにあたっては、特性ばらつきをより小さくすることが要望されている。例えば、抵抗ばらつき1以下が期待されている。図8は、図7に示した従来の磁気抵抗素子のInSb膜厚と電子移動度との相関を示す図である。図8に示すように、化合物半導体の膜厚を薄くすると電子移動度が小さくなる。また、上述した式より、電子移動度が小さくなると磁気抵抗効果が低下するために、通常膜厚は1μm以上で使用されている。一方、磁気抵抗層の加工精度は、化合物半導体の膜厚が厚くなると悪化する問題があった。特に、小型化を行った際には、磁気抵抗体の化合物半導体の幅Wが小さくなるため、化合物半導体の加工ばらつきの影響が大きくなる。このため、上述した特許文献1に記載の構成では、磁気抵抗層と電極層の密着力に起因する特性ばらつきは小さくできるものの、化合物半導体層の加工ばらつきの影響が大きく、効果が不十分であった。本発明は、このような問題を鑑みてなされたものであり、その目的とするところは、寸法精度の良好な感磁部と短絡電極との微細形状を有する磁気抵抗素子であって、抵抗ばらつきが小さく、かつ簡単な工法で実現することのできる小型の磁気抵抗素子及びその製造方法を提供することにある。本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、半導体に磁界を加えると抵抗が変化する磁気抵抗体を備えている磁気抵抗素子において、前記磁気抵抗体が、基板上に設けられた薄膜状の半導体層からなる感磁部と、該感磁部上に配置された複数の短絡電極とを備え、前記半導体層の厚みが、0.4μm以上0.8μm以下であることを特徴とする。また、請求項2に記載の発明は、請求項1に記載の発明において、前記半導体層の電子移動度が、28000cm2/Vs以上39500cm2/Vs以下であることを特徴とする。また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記半導体層が、InAsySb1y0≦y≦1であることを特徴とする。また、請求項4に記載の発明は、請求項1,2又は3に記載の発明において、前記半導体層にIV族元素又はVI族元素がドーピングされており、該半導体層の電子キャリア濃度が、1×1016個/cm3以上5×1017個/cm3以下であることを特徴とする。また、請求項5に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記半導体層の延在方向に対して垂直方向の前記半導体層の幅をW、前記複数の短絡電極間の一定間隔の距離をLとしたときに、前記距離Lと前記幅Wの比であるL/Wが、0.18以上0.22以下であることを特徴とする。また、請求項6に記載の発明は、請求項1乃至5のいずれかに記載の発明において、前記半導体層の延在方向に対して垂直方向の前記半導体層の幅Wが、10μm以上60μm以下であることを特徴とする。また、請求項7に記載の発明は、請求項1乃至6のいずれかに記載の発明において、前記基板が、Si又はGaAsであることを特徴とする。また、請求項8に記載の発明は、請求項1乃至7のいずれかに記載の発明において、前記半導体層に少なくとも300mTの磁場がかかるように配置した磁石を備えていることを特徴とする。また、請求項9に記載の発明は、請求項1乃至8のいずれかに記載の発明において、前記感磁部を複数設け、該感磁部の一端に接続された一方の入出力電極と、前記感磁部の他端に接続された他方の入出力電極とを備えているとともに、前記感磁部同士を接続する複数の接続電極を備えていることを特徴とする。また、請求項10に記載の発明は、請求項1乃至9のいずれかに記載の発明において、前記感磁部及び前記短絡電極を覆うように軟樹脂層を設けたことを特徴とする。また、請求項11に記載の発明は、請求項1乃至10のいずれかに記載の発明において、前記磁気抵抗体を複数個設け、直列連結又はブリッジ連結したことを特徴とする。また、請求項12に記載の発明は、請求項1乃至11のいずれかに記載の発明において、歯車検出センサとして用いることを特徴とする。また、請求項13に記載の発明は、半導体に磁界を加えると抵抗が変化する磁気抵抗体を備えている磁気抵抗素子の製造方法において、絶縁基板上に、厚みが、0.4μm以上0.8μm以下である化合物半導体膜を成膜するステップと、前記化合物半導体膜からなる感磁部を形成するステップと、前記絶縁基板上及び前記感磁部上に保護膜を形成するステップと、前記感磁部上及び前記絶縁基板上に複数の短絡電極と入出力電極と接続電極とを形成するために前記保護層を除去するステップと、前記除去された前記保護層間に前記短絡電極と前記入出力電極と前記接続電極を形成するステップと、前記感磁部及び前記短絡電極の全面を覆うように軟樹脂層を形成するステップとを有することを特徴とする。また、請求項14に記載の発明は、請求項13に記載の発明において、前記半導体層の電子移動度が、28000cm2/Vs以上39500cm2/Vs以下であることを特徴とする。また、請求項15に記載の発明は、請求項13又は14に記載の発明において、前記半導体層が、InAsySb1y0≦y≦1であることを特徴とする。また、請求項16に記載の発明は、請求項13,14又は15に記載の発明において、前記半導体層にIV族元素又はVI族元素をドーピングし、該半導体層の電子キャリア濃度が、1×1016個/cm3以上5×1017個/cm3以下であることを特徴とする。また、請求項17に記載の発明は、請求項13乃至16のいずれかに記載の発明において、前記半導体層の延在方向に対して垂直方向の前記半導体層の幅をW、前記複数の短絡電極間の一定間隔の距離をLとしたときに、前記距離Lと前記幅Wの比であるL/Wが、0.18以上0.22以下であることを特徴とする。また、請求項18に記載の発明は、請求項13乃至17のいずれかに記載の発明において、前記半導体層の延在方向に対して垂直方向の前記半導体層の幅Wが、10μm以上60μm以下であることを特徴とする。また、請求項19に記載の発明は、請求項13乃至18のいずれかに記載の発明において、前記基板が、Si又はGaAsであることを特徴とする。本発明によれば、抵抗ばらつきに関しては、半導体層の膜厚を0.8μm以下とすることで、半導体層の加工ばらつきが低減され、特性ばらつきを小さくすることができる。一方、半導体層の厚みが0.4μm以上であれば出力電圧が高い値を維持できる。つまり、本発明によれば、磁気抵抗体を直列に配置し、半導体層の厚みが0.4~0.8μmとすることで、抵抗ばらつきが小さく、出力を低下させずに小型化を実現した磁気抵抗素子及びその製造方法を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。なお、以下に説明する図面において同一の符号は同一の構成要素を示し、その繰り返しの説明は省略する。図1a,bは、本発明に係る磁気抵抗素子の実施形態を説明するための構成図で、図1aは斜視図、図1bは図1aに軟樹脂層を設けた斜視図である。図2は、図1aのA-A’線断面図である。図1a,bは、本発明に係る磁気抵抗素子を構成する磁気抵抗体を示したものである。図中符号10は磁気抵抗体、11は絶縁基板基板、12は感磁部、12aは化合物半導体膜半導体層、13は短絡電極、13aは第1層、13bは第2層、14は取り出し電極入出力電極、14aは第1層、14bは第2層、15は接続電極、15aは第1層、15bは第2層、16は保護層、17は軟樹脂層を示している。本発明の磁気抵抗素子は、半導体に磁界を加えると抵抗が変化する磁気抵抗体10を備えている。この磁気抵抗体10は、基板11上に設けられた薄膜状の半導体層12aからなる感磁部12と、この感磁部12上に配置された複数の短絡電極13,13とを備え、半導体層12aの厚みが、0.4μm以上0.8μm以下であることを特徴としている。本発明の磁気抵抗素子は、磁気抵抗体10を後述する図6a,bに示すように、直列に2つ以上配置したものである。直列連結図6aであれば、例えば、4つの抵抗体をブリッジ状に連結ブリッジ連結;図6bしたものであっても良い。この磁気抵抗体10は、図1aに示すように、基板11上でミアンダ状に形成された、抵抗値が磁界によって変化する化合物半導体膜半導体層12aから成る3列の感磁部12と、この感磁部12上に形成された複数の短絡電極13とを備えている。また、外部との電気的接続を行うための2つの取り出し電極14を備え、この取り出し電極14に外部端子を接続することによって、外部との電気的接続が行われる。つまり、感磁部12を複数設け、この感磁部12の一端に接続された一方の入出力電極14と、感磁部12の他端に接続された他方の入出力電極14とを備えているとともに、感磁部同士を接続する複数の接続電極15,15を備えている。保護膜16は、感磁部12を形成する化合物半導体膜12aを保護するためのものであって、電極部分を除く領域に形成されている。本発明の磁気抵抗体10の感磁部12を構成する化合物半導体膜12aは、化合物半導体であれば良く、その構成元素を限定するものではない。例えば、InSbやInAsのバルク、あるいは、InSb,InAs又はInAsySb0≦y≦1,InaAlbGaAsxSb0≦ab≦1、0≦x≦1を好ましく用いることができる。なかでも、移動度が高いことから、InAsySb1y0≦y≦1であることが好ましい。化合物半導体膜12aの膜厚は、0.4~0.8μmが好ましい。またより好ましくは、0.65~0.8μmである。また、Siや、Sn,S,Se,Te,GeまたはCなどの不純物をドープしたものであっても良い。化合物半導体膜12aが薄膜である場合、薄膜を形成する方法としては、真空蒸着法や分子線エピタキシーMBE法などが好ましいが、必ずしもこれらの形成方法でなくても良い。また、半導体層12aに、IV族元素、もしくはVI族元素がドーピングされており、その電子キャリア濃度が1×1016個/cm3以上5×1017個/cm3以下であることが好ましい。電子キャリア濃度を上記範囲にすることで、電子移動度μの温度依存性を小さくすることが可能となる。キャリア濃度が、1×1016個/cm3未満の場合、μの温度特性の変化を生じ、一方で、キャリア濃度が、1×1017個/cm3より大きい場合、半導体膜の抵抗が小さくなる。短絡電極1313a,13b及び取り出し電極1414a,14b及び接続電極1515a,15bは、蒸着法、スパッタ法又はめっき法などを用いて形成され、Cu,Al,Au単層又はTi/Au,Ni/Au,Cr/Cu,Cu/Ni/Au,Ti/Au/Ni,Cr/Au/Ni,Cr/Ni/Au/Ni,NiCr/Auの積層などとしても良い。また、Ti/Au又はTi/Alなどの電極間に、バリア層として他の材料を含んだ積層構造で形成してもよい。なお、例えば、Ti/Auとの記載は、Tiが下層第1層であり、Auが上層第2層であることを表し、すなわち、左側にある金属ほど下層の金属であることを表す。また、短絡電極13と取り出し電極14と接続電極15とは、必ずしも同じ電極構造でなくても良い。化合物半導体膜12aを保護するための保護膜16は、一般的には絶縁性無機質材料であることが好ましい。保護膜16には、例えば、窒化シリコンや酸化ケイ素等の薄膜を、プラズマCVD法等により150~500nm程度形成したものが用いられるが、本発明においては、保護膜16の有無、種類及び膜厚を規定するものではない。そして、このようにして形成した磁気抵抗体1において、図1bに示すように、素子外部に形成されるモールド樹脂による、化合物半導体膜12aからなる感磁部12や各短絡電極13への圧力や面内応力を緩和する目的で、感磁部12及び短絡電極13上を覆うように軟樹脂層17が形成されることが多い。この軟樹脂層17には、一般的に、1~300μmのシリコン系樹脂や、1~10μm厚のゴム系樹脂が用いられるが、本発明においては、軟樹脂層17の有無、種類、および膜厚を規定するものではない。また、半導体層12aの電子移動度は、28000cm2/Vs以上39500cm2/Vs以下であることが望ましい。また、半導体層12aは、InAsySb1y0≦y≦1であることが望ましい。また、半導体層12aにIV族元素又はVI族元素がドーピングされており、この半導体層12aの電子キャリア濃度が、1×1016個/cm3以上5×1017個/cm3以下であることが望ましい。また、半導体層12aの延在方向に対して垂直方向の半導体層の幅をW、複数の短絡電極間の一定間隔の距離をLとしたときに、距離Lと幅Wの比であるL/Wが、0.18以上0.22以下であることが望ましい。また、半導体層12aの延在方向に対して垂直方向の半導体層の幅Wが、10μm以上60μm以下であることが望ましい。また、基板11は、Si又はGaAsであることが望ましい。また、半導体層12aに少なくとも300mTの磁場がかかるように配置した磁石を備えている。次に、本発明に係る磁気抵抗素子の製造方法について説明する。図3a乃至dは、図2に示した本発明に係る磁気抵抗素子の製造手順を示す工程図である。つまり、2端子の磁気抵抗体10の製造プロセスフローを示している。図1aのA-A’線断面図である。製造プロセスには、通常のフォトグラフィーの技術を用いることができる。まず、図3aに示されるように、絶縁基板11上に化合物半導体膜12aを成膜する。絶縁基板11としては、本発明においてはその基板を規定するものではないが、絶縁性や化合物半導体膜の結晶性の観点から、Si又はGaAsが好ましく、例えば、厚さ625μmのGaAs基板を適用することができる。化合物半導体膜12aとして、例えば、InSb膜を成膜する。InSbの膜厚は0.4~0.8μmが好ましい。またより好ましくは、0.65~0.8μmが最適である。次に、図3bに示されるように、化合物半導体膜12a上に、感磁部12形成用のマスクパターンを露光現像し、その後、化合物半導体膜12aを、塩酸過酸化水素系のエッチング液で所望の形状にメサエッチングして、絶縁基板11上に感磁部12を形成する。この感磁部12の形成方法は、ドライ方式でも良く、塩酸過酸化水素系以外のエッチング液を用いてもよい。そして、保護膜16としての窒化シリコン膜を、プラズマCVD法により感磁部12の上に、例えば、150nm程度形成する。次いで、図3cに示されるように、感磁部12上の、短絡電極13を形成する部分の保護膜16としての窒化シリコン膜を、短絡電極13を形成する部分よりも狭い範囲で反応性イオンエッチング装置を用いて除去するとともに、取り出し電極14及び接続電極15を形成する部分の窒化シリコン膜保護膜16を除去する。次いで、フォトリソグラフィー、リフトオフ法を用いて、短絡電極13と取り出し電極14と接続電極15を形成する。短絡電極13と取り出し電極14及び接続電極15は、上述したように、蒸着法,スパッタ法又はめっき法などを用いて形成し、例えば、Cu,Al,Au単層又は上述したようにこれらを含む積層に形成される。半導体層12aの幅をW、一定間隔の複数の短絡電極間の距離をLとしたとき、距離Lと幅Wの比であるL/Wが0.18以上0.22以下であることが好ましい。これは、L/Wが0.18未満では磁気抵抗変化率が低下傾向となり、0.22を超えた場合も磁気抵抗変化率が低下傾向になるためである。また、半導体層12aの幅Wは、10μm以上60μm以下であることが好ましい。60μmを超えると抵抗が低下し、10μm未満の場合は、特性ばらつきが大きくなる。最後に、図3dに示されるように、感磁部12及び短絡電極13の全面を覆うように、軟樹脂層17をフォトリソグラフィーにより形成する。これにより、2つの入出力用の取り出し電極14,14を有し、各取り出し電極14,14間に複数の短絡電極13を有する2端子構成の磁気抵抗体10を、フォトリソグラフィーを応用して作成することができる。図4は、本発明に係る磁気抵抗素子の化合物半導体膜厚と出力振幅の関係をグラフに示す図で、InSbの膜厚が0.3から1μmまでの磁気抵抗素子のその磁気抵抗効果を測定し、SmCo磁石を半導体層と磁性歯車との距離を0.45mmとなるように裏面に配置して半導体層と歯車との距離0.3mmで歯車を回転させ、5V印加した場合の、出力振幅電圧のシミュレーション結果を示す図である。膜厚を0.4μm以上であれば出力電圧を悪化させることなく抵抗UPを実現することができる。図5は、本発明に係る磁気抵抗素子の化合物半導体膜厚と寸法ばらつきの関係をグラフに示す図で、半導体層12aの幅Wを60μmで、InSbの膜厚を0.3~2.2μmとした場合の、半導体層12aの幅Wの加工ばらつき比率を示す図である。膜厚を0.8μm以下とすることで、抵抗ばらつきを1以下に小さくすることができる。したがって、0.4μm以上0.8μm以下で、抵抗を高く維持し、抵抗ばらつきを小さくすることができる。なお、本実施形態では、2端子の磁気抵抗体10を用いて説明を行ったが、本発明においては、端子数を規定するものではなく、磁気抵抗体10を直列に接続したものであれば、例えば、3端子或いは4端子であっても良く、4つの磁気抵抗体をブリッジ状に連結したものであっても良い。また、化合物半導体膜12aを形成する化合物半導体膜12aは、閃亜鉛鉱構造の化合物半導体膜であればよく、バルクであっても良い。また、各電極13乃至15を形成した後に保護膜16を形成しても良く、保護膜16の種類は窒化シリコンでなくても良い。保護膜16を除去する方法は、反応性イオンエッチングではなく、他のドライエッチングやウエットエッチング方式であっても良い。また、取り出し電極14及び接続電極15と短絡電極13とは2度に分けて形成しても良い。また、取り出し電極14及び接続電極15と短絡電極13とは異なる電極材料で形成してもよく、また、取り出し電極14と接続電極15とも異なる電極材料で形成してもよい。ここで、化合物半導体膜12aが薄膜状の半導体層に対応し、取り出し電極14が入出力電極に対応し、短絡電極13を形成するAu層が金属層に対応している。また、本発明の半導体層12aの電子移動度は、28000cm2/Vs以上39500cm2/Vs以下であることが好ましい。電子移動度が、28000cm2/Vs未満の場合、磁気抵抗変化率が大きく低下し、出力電圧が小さくなるという問題が生じる。一方、電子移動度が、39500cm2/Vsより大きい場合、半導体層の加工ばらつきが大きくなる傾向となる。通常、これらの磁気抵抗素子は、300mT以上の磁場がかかるように磁石を配置してい使用することが好ましい。印加磁場を高くすることで、磁気抵抗変化率を高く維持するためである。また、本発明の磁気抵抗素子は、好ましくは、磁性体の歯車を検出する歯車検出センサに用いられる。本発明によれば、抵抗ばらつきに関しては、半導体層の膜厚を0.8μm以下とすることで、半導体層の加工ばらつきが低減され、特性ばらつきを小さくすることができる。一方、半導体層の厚みが0.4μm以上であれば出力電圧が高い値を維持できる。この理由を以下で説明する。図6a,bは、本発明に係る磁気抵抗素子を構成する抵抗体の接続関係の一例を示す構成図で、図6aは直列連結、図6bはブリッジ連結を示している。図6aに示すように、2つの抵抗体R1,R2を直列で配置した場合、例えば、歯車を検出する場合には、通常、歯車の1つの歯がR1に近づくと、R2が歯から最も離れるように配置されている。すなわち、R1が最も磁場が強くなる条件では、R2は最も磁場が弱くなる。2抵抗体間の電圧の振幅Aは、例えば、歯車を検出する際の検出感度に相当する。R1の磁場が最も強くなる条件でのR1の抵抗をR1B1、R2の抵抗をR2B2とすると、振幅Aは下式で示される。A=R1B1-R2B2/R1B1R2B2×入力電圧上式で示されるように、分子と分母の比率が維持されていれば振幅は変化しないことが分かる。これにより、半導体層の厚みが0.4μm以上であれば出力電圧が高い値を維持できる。すなわち、本発明によれば、磁気抵抗体を直列に配置し、半導体層の厚みが0.4~0.8μmとすることで、抵抗ばらつきが小さく、出力を低下させずに小型化を実現した磁気抵抗素子を提供することができる。以下に、本発明の各く実施例について説明する。なお、本発明はこの実施例に限定されるものではない。実施例1は、短絡電極13と取り出し電極14と接続電極15として、Ti/Auの積層構造からなる電極を形成したものである。すなわち、まず、厚さ0.63mmの半絶縁性GaAs単結晶基板11上に、分子線エピタキシー法を用いてSnドープInSb薄膜12aをエピタキシャル成長させた図3a。このときのInSb膜厚は0.7μmであった。このときの電子移動度は、38000cm2/Vs、電子キャリア濃度が7×1016個/cm3であった。次に、GaAs基板11上に成膜したInSb薄膜12aの表面にフォトレジストを均一に塗布し、露光現像した後に、塩酸過酸化水素系のエッチング液でメサエッチングし、InSb薄膜12aからなる感磁部12を形成した図3a。このときの感磁部12の幅Wは、60μmであった。また、半導体層の幅Wのばらつきの割合は3σで0.8と小さな値となった。また、このときの半導体層の幅をW、一定間隔の複数の短絡電極間の距離Lの比であるL/Wの値は0.2であった。感磁部12としてのInSb薄膜12aの上に、保護膜16として窒化シリコン薄膜をプラズマCVD法で150nm形成した図3b。その後、再度フォトレジストを塗布した後に、短絡電極13と取り出し電極14と接続電極15とを形成する部分の窒化シリコン薄膜12aを、CF4ガスにより反応性イオンエッチング装置を用いて除去した図3c。続いて、フォトレジストを塗布して、露光現像を行って、短絡電極13と取り出し電極14と接続電極15とを形成するための電極形成用のフォトマスクを形成した。次に、真空蒸着法により、短絡電極13と取り出し電極14と接続電極15とを蒸着し、リフトオフ法によって、短絡電極13と取り出し電極14と接続電極15とを形成した。これら電極は、Ti/Auの積層構造とし、1層目のTiを形成後、真空中で引き続き2層目のAuを形成した。次に、モールド樹脂による圧力や面内応力を緩和するために、感磁部12と短絡電極13を含む全面に軟樹脂層17としてゴム系樹脂を形成した図3d。このようにして、図3と同様の手順で、化合物半導体膜12aを感磁部12とし、感磁部12の列が1素子あたり8列であり、取り出し電極14間に複数の短絡電極13を有する4端子の磁気抵抗素子を複数製作した。次に、このようにして製作した磁気抵抗素子に対し、これらを評価するための試験を行った。この試験は次の手順で行った。すなわち、裏面研削によって、GaAs基板11を所定の厚さに研磨し、リードフレーム上に接着剤で接着した後に、プラスチックパッケージでモールドした。その後、磁場中の抵抗を測定して磁気抵抗効果を評価した。半導体層とサイズが幅4.4mm奥行き4.4mm高さ5mmのSmCo磁石との距離を0.45mmとし、半導体層と磁性歯車との距離を0.3mmとして磁場シュミレーションし、得られた磁気抵抗効果より、5V印加時の出力振幅電圧をシミュレーションしたところ、609mVと高い出力が得られた。比較例1InSbを0.7μmで形成した場合の比較例として、InSbを2.0μm形成した磁気抵抗素子を製作した。ドープをせずに2μm形成したInSb膜の電子移動度は、65000cm2/Vs、電子キャリア濃度が1.6×1016個/cm3であった。エッチング時間をInSb膜厚に合うように変更したことを除き、上述した実施例1の磁気抵抗素子を製作した場合と同様の手順で磁気抵抗素子を複数製作した。半導体層の幅Wのばらつきの割合は3σで、2.6と大きな値となった。InSbを0.8μm形成し、エッチング時間をInSb膜厚に合うように変更したことを除き、上述した実施例1の磁気抵抗素子を製作した場合と同様の手順で磁気抵抗素子を複数製作した。この時のInSb膜の電子移動度は、39500cm2/Vs、電子キャリア濃度が7×1016個/cm3であった。半導体層の幅Wのばらつきの割合は3σで、0.95と小さな値となった。感磁部とサイズが幅4.4mm奥行き4.4mm高さ5mmのSmCo磁石との距離を0.45mmとし、感磁部と磁性歯車との距離を0.3mmとして磁場シュミレーションし、得られた磁気抵抗効果より、5V印加時の出力振幅電圧をシミュレーションしたところ、606mVと高い出力が得られた。InSbを0.65μm形成し、エッチング時間をInSb膜厚に合うように変更したことを除き、上述した実施例1の磁気抵抗素子を製作した場合と同様の手順で磁気抵抗素子を複数製作した。この時のInSb膜の電子移動度は、36000cm2/Vs、電子キャリア濃度が7×1016個/cm3であった。半導体層の幅Wのばらつきの割合は3σで、0.8と小さな値となった。感磁部とサイズが幅4.4mm奥行き4.4mm高さ5mmのSmCo磁石との距離を0.45mmとし、感磁部と磁性歯車との距離を0.3mmとして磁場シュミレーションし、得られた磁気抵抗効果より、5V印加時の出力振幅電圧をシミュレーションしたところ、610mVと高い出力が得られた。InSbを0.4μm形成し、エッチング時間をInSb膜厚に合うように変更したことを除き、上述した実施例1の磁気抵抗素子を製作した場合と同様の手順で磁気抵抗素子を複数製作した。この時のInSb膜の電子移動度は、28500cm2/Vs、電子キャリア濃度が7×1016個/cm3であった。半導体層の幅Wのばらつきの割合は3σで、0.5と小さな値となった。感磁部とサイズが幅4.4mm奥行き4.4mm高さ5mmのSmCo磁石との距離を0.45mmとし、感磁部と磁性歯車との距離を0.3mmとして磁場シュミレーションし、得られた磁気抵抗効果より、5V印加時の出力振幅電圧をシミュレーションしたところ、552mVと高い出力が得られた。"