"第1導電型の第1半導体層と、前記第1半導体層上に配置される第2導電型の第2半導体層と、前記第2半導体層上に選択的に配置される第1導電型の第3半導体層と、前記第3半導体層上に選択的に配置される第2導電型の第4半導体層と、前記第4半導体層上に配置される絶縁膜と、前記絶縁膜上に配置され、当該絶縁膜に形成される複数のコンタクトホールを介して前記第4半導体層に電気的に接続するパッド電極と、前記第1半導体層、前記第2半導体層および前記第3半導体層に電気的に接続する金属電極と、を具備し、前記第4半導体層と前記第3半導体層からなるダイオードのアバランシェ電圧で前記第3半導体層内に前記第1半導体層に向って広がる空乏層の幅より前記第2半導体層と前記第4半導体層に挟まれる前記第2半導体層の幅が大きく、前記ダイオードのアバランシェ電圧より高い電圧で前記第4半導体層、前記第3半導体層および前記第2半導体層からなるトランジスタが導通することを特徴とする半導体装置。第1導電型の第1半導体層と、前記第1半導体層上に配置される第2導電型の第2半導体層と、前記第2半導体層上に選択的に配置される第1導電型の第3半導体層と、前記第3半導体層上に選択的に配置される第2導電型の第4半導体層と、前記第4半導体層上に配置される絶縁膜と、前記絶縁膜上に配置され、当該絶縁膜に形成される複数のコンタクトホールを介して前記第4半導体層に電気的に接続するパッド電極と、前記第1半導体層、前記第3半導体層に電気的に接続する金属電極と、を具備し、前記第4半導体層と前記第3半導体層からなるダイオードのアバランシェによって発生したキャリアが前記第3半導体層に蓄積することで前記第4半導体層、前記第3半導体層および前記第2半導体層からなるトランジスタが導通することを特徴とする半導体装置。前記複数のコンタクトホールが、前記パッド電極の周囲を取り囲むように配置されることを特徴とする請求項1または2に記載の半導体装置。前記パッド電極上に配置される層間絶縁膜と、前記パッド電極の外周部上の前記層間絶縁膜に複数配置される上層のコンタクトホールと、前記層間絶縁膜上に配置され、前記上層のコンタクトホールを介して電気的に接続する上層のパッド電極と、を具備することを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記絶縁膜および前記層間絶縁膜が、BPSG膜もしくはHTO膜であることを特徴とする請求項1~4のいずれか一項に記載の半導体装置。しかし、上述した従来の技術による半導体装置500では、チップ面積を縮小するために、ESD保護用ダイオード501の面積を小さくすると、図8の点線で示すように、電流電圧曲線に基づく傾きが小さくなる。このため、ESD保護用ダイオード501の動作抵抗が増大して、半導体装置500の内部回路を、サージ電圧から保護することが困難になるという問題があった。また、上述した従来の技術による半導体装置500では、図7のn層54とp層52のpn接合がアバランシェを起こして発生した正孔65は、p層52とp半導体基板51を合わせた横方向抵抗Rを通ってp層55コンタクト層に達し、金属電極59に流れて行く。この正孔65はp層52やp半導体基板51では多数キャリアであるので、伝導度変調による抵抗値の低下は起こらない。この場合、横方向抵抗Rは拡散プロフィルから得られる抵抗値のままであり大きな値となるため、ESD保護用ダイオード501の動作抵抗は比較的大きくなる。従来の技術では、この動作抵抗を小さくするために、n層54の面積を大きくすることによりチップ面積が増大するという問題があった。また、図7に示すように、パッド電極58下の絶縁膜56にコンタクトホール57があるため、パッド電極58の表面は、図7において符号Fで示す箇所のように、凹凸の状態になる。このように、従来の技術では、パッド電極58に凹凸があることによりボンディングワイヤの接合強度が低下するという問題があった。また、従来の技術では、ボンディング時やプロービング時のストレスにより、図7において符号Gで示す箇所においてシリコン層へダメージが入り易くなり、信頼性を低下させるという問題があった。前記の特許文献1~特許文献5では、ESD保護用素子の面積を小さくし、動作抵抗を小さくしてESD耐量を向上させることやパッド電極を2層にしてパッド電極の平坦化を図りボンディングの接合強度を向上させるなどの方策については記載されていない。また、前記の特許文献1に記載された従来の技術では、トランジスタが動作した後の電流が、表面層を流れ、さらに、伝導度変調が起こらない横方向に長いコレクタ層を流れるために、動作抵抗が大きくなるという問題があった。また、特許文献1に記載された従来の技術では、この動作抵抗を小さくするために、コレクタ電極とコレクタ層を接続するコンタクト層の面積を大きくすると、ベース層の隣に大きな面積のコンタクト層を設ける必要があり、ESD保護用素子の面積が大きくなるという問題があった。この発明は、上述した従来技術による問題点を解消するため、前記の課題を解決して、ESD保護用素子の面積を小さく、且つ動作抵抗も小さくして、ESD耐量の向上を図ることができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、パッド電極を平坦化して、ボンディングワイヤの接合強度を向上させ、さらにボンディング時やプロービング時のストレスで下地のシリコン層へ導入されるダメージを抑制できる信頼性の高い半導体装置を提供することを目的とする。上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第1導電型の第1半導体層と、前記第1半導体層上に配置される第2導電型の第2半導体層と、前記第2半導体層上に選択的に配置される第1導電型の第3半導体層と、前記第3半導体層上に選択的に配置される第2導電型の第4半導体層と、前記第4半導体層上に配置される絶縁膜と、前記絶縁膜上に配置され、当該絶縁膜に形成される複数のコンタクトホールを介して前記第4半導体層に電気的に接続するパッド電極と、前記第1半導体層、前記第2半導体層および前記第3半導体層に電気的に接続する金属電極と、を具備し、前記第4半導体層と前記第3半導体層からなるダイオードのアバランシェ電圧で前記第3半導体層内に前記第1半導体層に向って広がる空乏層の幅より前記第2半導体層と前記第4半導体層に挟まれる前記第2半導体層の幅が大きく、前記ダイオードのアバランシェ電圧より高い電圧で前記第4半導体層、前記第3半導体層および前記第2半導体層からなるトランジスタが導通することを特徴とする。また、この発明にかかる半導体装置は、第1導電型の第1半導体層と、前記第1半導体層上に配置される第2導電型の第2半導体層と、前記第2半導体層上に選択的に配置される第1導電型の第3半導体層と、前記第3半導体層上に選択的に配置される第2導電型の第4半導体層と、前記第4半導体層上に配置される絶縁膜と、前記絶縁膜上に配置され、当該絶縁膜に形成される複数のコンタクトホールを介して第4半導体層に電気的に接続するパッド電極と、前記第1半導体層、前記第3半導体層に電気的に接続する金属電極と、を具備し、前記第4半導体層と前記第3半導体層からなるダイオードのアバランシェによって発生したキャリアが前記第3半導体層に蓄積することで前記第4半導体層、前記第3半導体層および前記第2半導体層からなるトランジスタが導通することを特徴とする。また、この発明にかかる半導体装置は、上記の発明において、前記複数のコンタクトホールが、前記パッド電極の周囲を取り囲むように配置されることを特徴とする。また、この発明にかかる半導体装置は、上記の発明において、前記パッド電極上に配置される層間絶縁膜と、前記パッド電極の外周部上の前記層間絶縁膜に複数配置される上層のコンタクトホールと、前記層間絶縁膜上に配置され、前記上層のコンタクトホールを介して電気的に接続する上層のパッド電極と、を具備することを特徴とする。また、この発明にかかる半導体装置は、上記の発明において、前記絶縁膜および前記層間絶縁膜が、BPSG膜もしくはHTO膜であることを特徴とする。この発明にかかる半導体装置によれば、ESD保護用素子をトランジスタで構成することで、ESD保護用素子の面積を小さくでき、電流が急増する領域での電圧の増加を小さく電流電圧曲線も傾きを急勾配にできて、ESD耐量を向上させることができる半導体装置を提供することができるという効果を奏する。また、この発明にかかる半導体装置によれば、パッド電極を層間絶縁膜を挟んで2層構造とすることで、上層のパッド電極の表面を平坦化でき、ボンディングワイヤの接合強度を高め、ボンディング時やプロービング時に下地のシリコン層へダメージを抑制できる信頼性の高い半導体装置を提供することができるという効果を奏する。以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。実施の形態1まず、この発明にかかる実施の形態1の半導体装置の構成について説明する。図1は、この発明にかかる実施の形態1の半導体装置の構成図であり、同図aは要部平面図、同図bは同図aのX-X線で切断した要部断面図である。ここでは、第1導電型をp型、第2導電型をn型として説明する。この発明にかかる半導体装置は、第1導電型をp型、第2導電型をn型とするものに限らず、逆の構成第1導電型をn型、第2導電型をp型であってもよい。図1において、この発明にかかる実施の形態1の半導体装置100は、ESD保護用npnトランジスタ101を有している。図1においては、ESD保護用npnトランジスタ101の箇所を示している。この半導体装置100のESD保護用npnトランジスタ101は、p半導体基板1上に配置されるn層10と、このn層10を取り囲みp半導体基板1に達するように配置されるp層11と、n層10のうちp層11とp層2との間の部分におけるn層10上に配置されるn層12と、を備えている。また、ESD保護用npnトランジスタ101は、n層10上に選択的に配置されるp層2と、p層2上においてp層2によって取り囲まれて配置されるp層4と、を備えている。また、ESD保護用npnトランジスタ101は、当該ESD保護用npnトランジスタ101を平面視した場合に、p層4によって取り囲まれて配置されるn層3と、n層3を取り囲み、n層3とp層11との間においてn層3またはp層11にそれぞれに接して配置されるLOCOS酸化膜5と、を備えている。また、ESD保護用npnトランジスタ101は、LOCOS酸化膜5上およびn層3上に配置される絶縁膜6と、この絶縁膜6上に配置されるパッド電極8と、を備えている。パッド電極8は、絶縁膜6とLOCOS酸化膜5に配置された複数のコンタクトホール30を介してn層3と接している。また、ESD保護用npnトランジスタ101は、金属電極7と、パッシベーション膜9と、を備えている。金属電極7は、p層11とn層3の間に配置されるLOCOS酸化膜5上の絶縁膜6上に前記パッド電極8と離して配置される。パッシベーション膜9は、パッド電極8上が開口し表面に配置される。前記金属電極7は、コンタクトホール31を介してp層2と接続し、コンタクトホール32を介してn層10と接続し、コンタクトホール33を介してp層11と接続する。p層4、n層12およびp層20は、それぞれ、p層2、n層10、p層11と金属電極7との接触抵抗を小さくするための高濃度のコンタクト層である。前記の構成において、コレクタとなるn層3はベースとなるp層2で囲まれ、p層2はエミッタとなるn層10に囲まれている。このコレクタであるn層3は複数のコンタクトホール30でパッド電極8に接続する。このように、コレクタであるn層3がp層2やn層10に囲まれているため、前記の特許文献1のように、コレクタをベースの横に配置する場合に比べると、ESD保護用npnトランジスタの面積を同じにした場合、コレクタの面積を大きくすることができる。その結果、コレクタ面積を大きくすることなく、ESD保護用npnトランジスタの動作抵抗を特許文献1の場合に比べて小さくすることができる。また、本発明のESD保護用npnトランジスタは、擬似的には縦型構造であり、さらに伝導度変調が起こらないコレクタであるn層3の厚みが薄い。これに対して特許文献1の図6の構成では、ベースである領域9とコレクタ電極となる12aとの間のコレクタである領域420と領域11の間隔が広いので、本発明のESD保護用npnトランジスタの動作抵抗は特許文献1の場合に比べて小さくできる。また、この半導体装置100のESD保護用npnトランジスタ101は、図1aに示すように、コンタクトホール33群がコンタクトホール32群を取り囲み、コンタクトホール32群がコンタクトホール31群を取り囲み、コンタクトホール31群がコンタクトホール30群を取り囲む構成となっている。また、この半導体装置100のESD保護用npnトランジスタ101は、p半導体基板1とn層10が金属電極7で短絡されている。n層3、p層2およびn層10でESD保護用npnトランジスタを構成する。図1においては、各コンタクトホール30,31,32,33が四角形状の貫通孔である例について説明したが、各コンタクトホール30,31,32,33の形状は四角形状に限るものではない。各コンタクトホール30,31,32,33は、たとえば、円形状、ストライプ状またはリング状の貫通孔であっても構わない。円形状、ストライプ状またはリング状の貫通孔については、図示を省略する。つぎに、図1を用いて、半導体装置100のESD保護用npnトランジスタ101の製造方法について説明する。半導体装置100のESD保護用npnトランジスタ101の製造に際しては、まず、高濃度のp半導体基板1上にエピタキシャル成長で、p半導体基板1より低濃度のn層10を形成する。つぎに、n層10を貫通してp半導体基板1に達するn層10より高濃度のp層11を形成する。このp層11は、p半導体基板1の電位を金属電極7の電位とする働きをする。つぎに、n層10の表面層にp層2を選択的に形成し、このp層2上と、p層2とn層10のpn接合付近上、および、n層10とp層11のpn接合付近上に、LOCOS酸化膜5を形成する。つぎに、LOCOS酸化膜5に挟まれたp層2の表面層に、イオン注入と熱処理で、p層2より高濃度のn層3寄生ダイオード13のカソードおよびnpnトランジスタ14のコレクタとなるを形成する。また、LOCOS酸化膜5で挟まれたp層2の表面層に、イオン注入と熱処理で、p層2より高濃度のp層4を形成する。また、LOCOS酸化膜5で挟まれたn層10の表面層に、イオン注入と熱処理で、n層10より高濃度のn層12を形成する。また、p層11の表面層に、p層11より高濃度のp層20を形成する。p層4,20およびn層12は、接触抵抗を小さくするためのコンタクト層である。つぎに、n層3上とLOCOS酸化膜5上に絶縁膜6を形成し、n層上3の絶縁膜6に複数のコンタクトホール30を形成する。この絶縁膜6は、BPSG膜ボロンリンガラス膜もしくはHTO膜高温酸化膜である。つぎに、n層3上に複数のコンタクトホール30を介してn層3と接合するパッド電極8たとえば、面積=80μm×80μmを形成し、複数のコンタクトホール31,32,33を介してp層4、n層12、p層11にそれぞれ接合する金属電極7を形成する。その後、パッド電極8上を開口したパッシベーション膜9を表面に形成し、ESD保護用npnトランジスタ101を完成させる。図2は、図1のESD保護用トランジスタ101の動作を説明する図であり、同図aは図1bのA部拡大断面図、同図bは等価回路図である。図2において、ESD保護用トランジスタ101は、npnトランジスタ14で構成される。このnpnトランジスタ14のコレクタは、パッド電極8コレクタ電極に接続し、エミッタはn層10の横方向抵抗R3を介して金属電極7エミッタ電極に接続する。ベースは、p層2の横方向抵抗R1、R2を介して寄生ダイオード13のアノードに接続し、また寄生ダイオード13のカソードはパッド電極8に接続する。エミッタはn層10の横方向抵抗R3を介して金属電極7に接続する。この寄生ダイオード13は、npnトランジスタ14のベースp層2とコレクタn層3で構成される。前記のR2は固定抵抗であり、R1,R3は分布定数的な抵抗である。ただし、ここでは便宜上、分布定数的な抵抗であるR1,R3は、固定抵抗に換算して表した。npnトランジスタ14が動作し、エミッタであるn層10からベースであるp層2へ電子21が注入した後は、横方向抵抗R1,R2,R3は伝導度変調した状態での低い抵抗値となる。図3は、ESD保護用npnトランジスタ101の電圧と電流の関係を示す図である。図3においては、npnトランジスタ14のコレクタエミッタ間の電圧とコレクタ電流の関係を示している。図3において、パッド電極8をプラスにし金属電極7をグランド電位になるようにnpnトランジスタ14に電圧を印加する。印加された電圧が寄生ダイオード13npnトランジスタ14のコレクタベース接合のアバランシェ電圧B点になるまでは、電流I1は流れない。このアバランシェ電圧ではp層2に広がる空乏層23の幅24はp層の幅25より小さく、空乏層23はn層10に到達していない。寄生ダイオード13に印加される電圧がアバランシェ電圧B点を超えると、点線で示す電流I1が横方向抵抗R1,R2を通って流れる。このとき、R1とR2に流れる電流は等しい。また、このときのR1とR2は、伝導度変調前の抵抗値である。電流I1で横方向抵抗R2に発生する電位が、n層10の電位に対して0.7V程度高くなると、npnトランジスタのベースエミッタ接合に0.7V程度の電圧が印加されて、n層10にも電流I3が流れるようになる。このとき、図2において点線で示した経路を流れる電流I1は、図2において実線で示した経路で流れる電流I1に変わる。この実線で示した電流I1はp層2の横方向抵抗R2を流れる電流I2と、ベースエミッタ接合を流れる電流I3になる。この電流I3は、n層10の横方向抵抗R3を通って金属電極7へ流れ込む。npnトランジスタ14のベースエミッタ接合が順バイアスされることで、エミッタからベースに電子21が注入され、ベースからエミッタに正孔22が注入されてnpnトランジスタは導通する。これらの注入により、p層2およびn層10は伝導度変調を起こして、横方向抵抗R1,R2,R3は大幅に抵抗値が減少する。この結果、ESD保護用トランジスタ101の動作抵抗は、大幅に低下する。これにより、図3に示す電流電圧曲線は図3におけるC点で折れ曲がり、npnトランジスタには大きな電流が流れ電圧の増加は小さくなる。前記したように、npnトランジスタ14が動作した後は電流経路は図2bにおいて実線で示した経路となり、電流I1は電流I2電流I3となる。電流電圧曲線の傾きは、電流I1が電流I2電流I3となるときに、図3に示すように急峻になる。図3に示すように、npnトランジスタが動作した後の動作抵抗は、R11/1/R21/R3となる。このときのR1,R2,R3は伝導度変調後の抵抗値となるため、拡散プロフィルから得られる抵抗値に比べて大幅に小さくなる。そのため、npnトランジスタ14が動作した後の動作抵抗は、動作する前の動作抵抗に比べて大幅に小さくなる。一方、ダイオードがアバランシェを起こしトランジスタが動作する前の動作抵抗は、R1R2である。このR1,R2は伝導度変調前の拡散プロフィルから得られる抵抗であるため、大きな値になる。つまり、R1,R2の抵抗値は、トランジスタが動作する前には大きく、動作した後は小さな値になる。図3において符号19で示した点線は、寄生ダイオードのみの場合であり、ESD保護ダイオードの場合に相当する。このように、ESD保護素子としてトランジスタを用いることで、動作抵抗を大幅に小さくできる。この結果、サージ電圧からの保護機能を向上できるとともに、パッド電極8の面積を大幅に減少させることができるたとえば、数十倍から数百倍減少する。このため、ESD保護用トランジスタ101は、ESD保護用ダイオードに比べて、占有面積を小さくでき、チップサイズの縮小化ができる。また、ESD保護用トランジスタ101は、ESD保護用ダイオードに比べて、ESD耐量に優れた高信頼性の半導体装置とすることができる。また、パッド電極8下に絶縁膜6が敷かれているので、絶縁膜6が敷かれていない場合に比べて、ワイヤボンディング時や特性評価のためのプロービング時のシリコン層n層3やp層2などへのストレスを緩和することができる。なお、図1においては、便宜的にパッド電極8の表面は平坦に描いたが、実際は、図7に示すように凹凸がある。また、前記コンタクトホール31,32が前記パッド電極8を取り囲む配置にすることで、R1、R2を通る電流I2やR3を通る電流I3が平面的に均一に流れるので好ましい。実施の形態2つぎに、この発明にかかる実施の形態2の半導体装置の構成について説明する。実施の形態2においては、上述した実施の形態1と同一部分は同一符号で示し、説明を省略する。図4は、この発明にかかる実施の形態2の半導体装置の構成図であり、同図aは要部平面図、同図bは同図aのX-X線で切断した要部断面図である。上記の図1に示した半導体装置100のESD保護npnトランジスタ101においては、絶縁膜6にコンタクトホール30が形成されているため、絶縁膜6上のパッド電極8の表面が多少凹凸し、これによってボンディングワイヤとパッド電極8の接合強度が低下するという不具合の発生が想定される。また、ボンディング時やプロービング時のストレスにより、シリコン層へダメージが入ることがあるという不具合の発生が想定される。この発明にかかる実施の形態2の半導体装置は、このような不具合を改善することができる。この発明にかかる実施の形態2の半導体装置200のESD保護用npnトランジスタ201と、図1に示した半導体装置100のESD保護npnトランジスタ101とは、パッド電極8上において層間絶縁膜15に形成したコンタクトホール34を介して、パッド電極8と電気的に接続する上層のパッド電極16を形成した点が異なる。この上層のパッド電極16の中央部は、ワイヤボンディングする場所であるため、パッド電極8と上層のパッド電極16を接続する層間絶縁膜15に形成するコンタクトホール34は、パッド電極8の周辺部上に設ける。つぎに、図4を用いて、この発明にかかる実施の形態2の半導体装置200のESD保護用npnトランジスタ201の製造方法について説明する。この発明にかかる実施の形態2の半導体装置200のESD保護用npnトランジスタ201の製造に際しては、上記の図1の半導体装置100のESD保護用npnトランジスタ101の製造方法において、パッド電極8と金属電極7を形成する工程の後、図4の半導体装置200のESD保護用npnトランジスタ201特有の製造方法に移行する。この発明にかかる実施の形態2の半導体装置200のESD保護用npnトランジスタ201の製造に際しては、前記のパッド電極8と金属電極7を形成する工程の後に、パッド電極8上に層間絶縁膜15を形成し、層間絶縁膜15の周囲にコンタクトホール34上層のコンタクトホールを形成する。具体的には、たとえば、開口部が1.2μm×1.2μmの寸法で開口するこのコンタクトホール34を形成する。このコンタクトホール34は、パッド電極8の外周部上の層間絶縁膜15に形成する。この層間絶縁膜15は、BPSG膜ボロンリンガラス膜もしくはHTO膜高温酸化膜である。つぎに、パッド電極8上に、コンタクトホール34を介してパッド電極8と接続する上層のパッド電極16を形成する。その後、上層のパッド電極16上を開口させたパッシベーション膜9を表面に形成して、ESD保護用npnトランジスタ201を完成させる。図1の半導体装置100のESD保護用トランジスタ101では、前記したように、パッド電極8の表面は、下地の絶縁膜6の凹凸が反映されることによって凹凸になる。これにより、パッド電極8に固着するボンディングワイヤの接合強度が低下したり、また、下地のシリコン層にダメージが入り易くなったりする。一方、図4に示した半導体装置200のESD保護用npnトランジスタ201では、図4において符号Dで示した箇所D部のように、パッド電極8の表面は多少凹凸しているが、パッド電極8上に層間絶縁膜15を被覆し、その上に上層のパッド電極16を形成することで、上層のパッド電極16の表面をC部に示すように平坦化できる。この平坦化された上層のパッド電極16にボンディングワイヤを固着することにより、ボンディングワイヤの接合強度を向上させることができる。また、下地のシリコン層にボンディング時のダメージが入りにくくなる。図2に示した半導体装置200のESD保護用npnトランジスタ201のサージ電圧に対する保護機能は、図1に示した半導体装置100のESD保護用npnトランジスタ101と同様である。なお、前記コンタクトホール32が前記パッド電極8を取り囲む配置にすることで、R3を通る電流I3が平面的に均一に流れるので好ましい。実施の形態3つぎに、この発明にかかる実施の形態3の半導体装置の構成について説明する。実施の形態3においては、上述した実施の形態1および実施の形態2と同一部分は同一符号で示し、説明を省略する。図5は、この発明にかかる実施の形態3の半導体装置の構成図であり、同図aは要部平面図、同図bは同図aのX-X線で切断した要部断面図である。この発明にかかる実施の形態3の半導体装置300のESD保護用npnトランジスタ301と、図4に示したこの発明にかかる実施の形態2の半導体装置200のESD保護用npnトランジスタ201とは、図5において符号Eで示した箇所E部で、コンタクトホール31を形成せず、p層2を金属電極7に接触させないようにした点が異なる。つまり、上記の実施の形態におけるnpnトランジスタ14を、ベースオープンのnpnトランジスタにした点が異なる。図6は、ESD保護用npnトランジスタ301の電圧と電流の関係を示す図である。図6においては、npnトランジスタ14のコレクタエミッタ間の電圧とコレクタ電流の関係を示している。ESD保護用npnトランジスタ301においては、p層2が金属電極7に接続しないため、npnトランジスタ14のベースはオープンとなる。このため、寄生ダイオード13がアバランシェに突入した時点図6のB点でnpnトランジスタ14が動作を開始し電流が急激に増加し、サージ電圧をクランプする。この場合は、寄生ダイオード13のアバランシェ降伏により発生した正孔22は、p層2から金属電極7へ流れて行かずに、p層2に蓄積される。このため、寄生ダイオード13がアバランシェを起こした時点で、npnトランジスタ14のベースエミッタ間電圧が瞬時に0.7Vとなり、npnトランジスタ14は動作を開始する導通する。また、p層2からn層10へ注入された正孔22によりn層10は伝導度変調を起こして、n層10の横方向抵抗R3は小さな抵抗値になる。そのため、ESD保護用npnトランジスタ301の動作抵抗は小さくなる。また、ベースオープンによりB点の立ち上がり電圧アバランシェ電圧が低下する。ベースオープンによるB点の立ち上がり電圧アバランシェ電圧の低下分の電圧は、パッド電極8下のn層3上にポリシリコンでダイオードを形成し、それをnpnトランジスタ14に直列接続する図示を省略することにより嵩上げすることができる。これにより、図6において点線で示すように、立ち上がり電圧B点の電圧を高くすることができる。立ち上がり電圧は、p層2の不純物濃度を低くし、p層2の深さを深くすることによっても高めることができる。この場合も、この発明にかかる実施の形態2の半導体装置のように、パッド電極8上に層間絶縁膜15を形成し、その上の上層のパッド電極16を形成することで、この発明にかかる実施の形態2の半導体装置と同様の効果を得ることができる。"