"発振器の出力周波数を分周する分周器を変調することで分数分周を行うデルタシグマ変調型分数分周PLL周波数シンセサイザであって、分周データの分数部分を表す分数部データと演算用データとを受けて、前記分数部データおよび前記演算用データに基づいて前記分数部データに加算すべきシフト量を求め、当該シフト量を前記分数部データに加算したシフト後分数部データと当該シフト量とをそれぞれ出力する演算処理手段と、前記演算処理手段から出力されたシフト後分数部データを積分して量子化する第1のデルタシグマ変調器と、前記演算処理手段から出力されたシフト量を積分して量子化する第2のデルタシグマ変調器と、前記第1のデルタシグマ変調器の出力系列と前記第2のデルタシグマ変調器の出力系列の符号を反転させた符号反転出力とを加算する第1の加算器と、前記分周データの整数部分を表す整数部データと前記第1の加算器の出力とを加算する第2の加算器とを備え、前記第2の加算器の出力により前記分周器を変調させることを特徴とするデルタシグマ変調型分数分周PLL周波数シンセサイザ。請求項1のデルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、前記分周データを保持する分周データ保持手段を備えていることを特徴とするデルタシグマ変調型分数分周PLL周波数シンセサイザ。請求項1のデルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、前記演算処理手段は、前記分数部データの値が閾値よりも小さい場合は、前記第2のデルタシグマ変調器を動作させる一方、前記分数部データの値が前記閾値よりも大きい場合は、前記シフト量をゼロにするとともに、前記第2のデルタシグマ変調器の動作を停止させる機能を有するものであり、前記閾値は、当該デルタシグマ変調型分数分周PLL周波数シンセサイザに設けられたループフィルタのカットオフ周波数に基づいて決定されることを特徴とするデルタシグマ変調型分数分周PLL周波数シンセサイザ。請求項2のデルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、前記分周データ保持手段は、前記演算用データを保持することを特徴とするデルタシグマ変調型分数分周PLL周波数シンセサイザ。請求項2のデルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、前記演算用データを記録する記録手段を備えていることを特徴とするデルタシグマ変調型分数分周PLL周波数シンセサイザ。請求項1のデルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、前記演算処理手段は、前記演算用データの値を前記シフト量として用いることを特徴とするデルタシグマ変調型分数分周PLL周波数シンセサイザ。請求項1のデルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、前記演算処理手段は、前記シフト後分数部データの値が前記演算用データの値と等しくなるように前記シフト量を求めることを特徴とするデルタシグマ変調型分数分周PLL周波数シンセサイザ。請求項1乃至7のうちいずれか1つのデルタシグマ変調型分数分周PLL周波数シンセサイザと、アンテナを介して送受信する信号の周波数を、前記デルタシグマ変調型分数分周PLL周波数シンセサイザの出力信号を用いて所望の周波数に変換する送受信手段とを備えていることを特徴とする無線通信装置。しかしながら、図10に示すように、擬似乱数系列を生成する回路を設けることは、デルタシグマ変調器111への入力に対してホワイトノイズを付加することになる。すなわち、デルタシグマ変調器111の出力、分周器107の出力および電圧制御発振器105の出力にもノイズが付加されてしまう。その結果、PLLの位相雑音特性が劣化してしまう。かかる点に鑑みて、本発明は、デルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、スプリアスを抑制することができ、さらに、位相雑音特性を良好に保つことができるようにすることを課題とする。上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、発振器の出力周波数を分周する分周器を変調することで分数分周を行うデルタシグマ変調型分数分周PLL周波数シンセサイザは、分周データの分数部分を表す分数部データと演算用データとを受けて、分数部データおよび演算用データに基づいて分数部データに加算すべきシフト量を求め、当該シフト量を分数部データに加算したシフト後分数部データと当該シフト量とをそれぞれ出力する演算処理手段と、演算処理手段から出力されたシフト後分数部データを積分して量子化する第1のデルタシグマ変調器と、演算処理手段から出力されたシフト量を積分して量子化する第2のデルタシグマ変調器と、第1のデルタシグマ変調器の出力系列と第2のデルタシグマ変調器の出力系列の符号を反転させた符号反転出力とを加算する第1の加算器と、分周データの整数部分を表す整数部データと第1の加算器の出力とを加算する第2の加算器とを備えている。そして、第2の加算器の出力により分周器が変調される。これによると、第1のデルタシグマ変調器の入力値を、分数部データの値からシフト量だけずらすことができる。したがって、分数部データの値が例えば2のべき乗であっても、シフト量を分数部データに加算したシフト後分数部データを第1のデルタシグマ変調器の入力とすることで、分数部データの値が2のべき乗であることに起因するスプリアスの発生を抑制することができる。また、第1の加算器で第1のデルタシグマ変調器の出力値からシフト量を入力とする第2のデルタシグマ変調器の出力値を減じ、第2の加算器で第1の加算器の出力値と整数部データの値とを加算して、加算結果によって分周器が変調される。したがって、整数部データと分数部データとで表される分数値で分数分周を実現することができる。さらに、第1および第2のデルタシグマ変調器のそれぞれの入力値は固定的であるため、これら入力値にホワイトノイズが付加されることがない。すなわち、PLLの位相雑音特性を良好に保つことができる。好ましくは、演算処理手段は、分数部データの値が閾値よりも小さい場合に第2のデルタシグマ変調器を動作させる一方、分数部データの値が閾値よりも大きい場合にシフト量をゼロにするとともに、第2のデルタシグマ変調器の動作を停止させる機能を有し、閾値は、当該デルタシグマ変調型分数分周PLL周波数シンセサイザに設けられたループフィルタのカットオフ周波数に基づいて決定される。一般に、スプリアスの周波数がループフィルタのカットオフ周波数よりも高い場合、そのスプリアスはループフィルタで減衰させることができる。つまり、分数部データの値に起因するスプリアスの周波数がループフィルタのカットオフ周波数よりも高い場合、シフト量を分数部データに加算しなくてもよいため、第2のデルタシグマ変調器の動作は不要となる。したがって、分数部データの値がループフィルタのカットオフ周波数によって決まる閾値よりも大きい場合に、シフト量をゼロにするとともに、第2のデルタシグマ変調器の動作を停止させることで、第2のデルタシグマ変調器の消費電流を削減することができる。本発明によると、デルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、スプリアスを抑制することができ、さらに、位相雑音特性を良好に保つことができる。図1は、本発明の一実施形態に係る無線通信装置の構成を示すブロック図である。図1に示す無線通信装置は、例えば特定小電力無線端末である。図1において、アンテナ1にて受信された受信信号は、送受信切り替えスイッチ2とインピーダンスマッチング回路3とを介してICIntegratedCircuitチップ5に出力される。ICチップ5は高周波ブロックである。受信信号は低雑音増幅器LNALowNoiseAmplifier7にて増幅される。低雑音増幅器7によって増幅された受信信号はミキサ8に出力される。ミキサ8は、局部発振信号生成部14から出力される信号が分周器13によって分周された分周信号を用いて、低雑音増幅器7から出力されたRFRadioFrequency帯域の受信信号を中間周波数IFIntermediateFrequencyの信号に変換する。当該中間周波数に変換された信号は増幅器9で増幅される。IFフィルタ10は、増幅器9から出力された信号から所望チャネルの信号を分離するフィルタリング処理を行い、所望チャネル信号をアナログ/デジタル変換器11に出力する。アナログ/ディジタル変換器11は、IFフィルタ10から出力された所望チャネル信号をデジタル信号に変換した後、デジタル信号をベースバンド信号処理部6に出力する。ベースバンド信号処理部6において、復調部61は、アナログ/ディジタル変換器11から出力されたデジタル信号の復調等の処理を行う。当該処理によって生成されたデータは図示しないCPUCentralProcessingUnit等に出力される。一方、変調部62は、変調処理等によって送信信号を生成し、当該送信信号をICチップ5の送信ブロックに出力する。送信信号は、局部発振信号生成部14で生成された局部発振信号によって所望の周波数に変換された後、分周器13で所望の送信周波数に分周され、電力増幅器PAPowerAmplifier12に出力される。電力増幅器12は、送信信号を所定の送信電力へ増幅する処理を行う。そして、所定電力となった送信信号は、インピーダンスマッチング回路4と送受信切り替えスイッチ2とを介して、アンテナ1から出力される。局部発振信号生成部14は、電圧制御発振器15およびPLL回路16で構成することができる。図2は、図1に示す電圧制御発振器15およびPLL回路16の具体的な構成例であるデルタシグマ変調型分数分周PLL周波数シンセサイザのブロック図である。デルタシグマ変調型分数分周PLL周波数シンセサイザは、位相比較器21と、チャージポンプ回路22と、ループフィルタ23と、電圧制御発振器24と、分周器25と、分周データ保持手段としてのレジスタ26と、演算処理手段としての制御回路27と、第1および第2のデルタシグマ変調器28,29と、第1および第2の加算器30,31とを備えている。位相比較器21には、図示しない基準発振源からの基準周波数信号を分周して生成された位相比較周波数信号Frefが入力される。また、位相比較器21には、分周器25の出力信号Fdivが入力される。位相比較器21は、信号Frefと信号Fdivとの位相差を検出し、その位相差を2値で表した位相差信号を出力する。位相比較器21から出力された位相差信号は、チャージポンプ22に入力される。チャージポンプ22は、位相比較器22からの位相差信号を3値に変換し、当該3値に応じた電流を流入又は流出することにより、位相差に比例した電流信号Icpを生成する。電流信号Icpはループフィルタ23に出力される。ループフィルタ23は、電流信号Icpを平滑化して電圧信号に変換する。ループフィルタ23の出力電圧信号は、電圧制御発振器24の制御電圧となる。電圧制御発振器24は、ループフィルタ23からの出力電圧信号に応じた発振周波数の信号Fvcoを出力する。信号Fvcoは、当該デルタシグマ変調型分数分周PLL周波数シンセサイザの出力信号として、図1の分周器13に出力される。分周器25は、信号Fvcoの周波数を分周し、分周信号Fdivを位相比較器21にフィードバックする。ここで、分周器25の分周比をN、信号Frefの周波数をfrefとすると、電圧制御発振器24の出力信号Fvcoの周波数fvcoは、fvco=N×frefと表すことができる。レジスタ26は、整数部分および分数部分からなる分周データを保持しており、整数部分を表す整数部データMを加算器31に、分数部分を表す分数部データKを制御回路27に出力する。整数部データMおよび分数部データKはそれぞれ複数ビットからなるデータである。なお、整数部データMおよび分数部データKはそれぞれ、デルタシグマ変調型分数分周PLL周波数シンセサイザの外部から入力されてもよい。この場合、レジスタ26を省略することができる。制御回路27は、分数部データKおよび演算用データFsに基づいて、分数部データKに加算すべきシフト量Sを算出する。また、制御回路27は、シフト量Sとシフト量Sを分数部データKに加算したシフト後分数部データK2とをそれぞれ出力する。分数部データKの値をK、シフト後分数部データK2の値をK2とするとK2=KSである。デルタシグマ変調器28は、シフト後分数部データK2を積分して量子化する。デルタシグマ変調器29は、シフト量Sを積分して量子化する。加算器30は、デルタシグマ変調器28の出力データとデルタシグマ変調器29の出力データを符号反転させた反転データとを加算する。つまり、加算器30は、デルタシグマ変調器28の出力データからデルタシグマ変調器29の出力データを減じる。加算器31は、加算器30の出力データと整数部データMとを加算する。以上のように構成されたデルタシグマ変調型分数分周PLL周波数シンセサイザにおいて、デルタシグマ変調器28,29のそれぞれのビット数をnとすると、デルタシグマ変調器28の出力データ系列の平均値は、KS/2nで表される。また、デルタシグマ変調器29の出力データ系列の平均値は、S/2nで表される。これらから、分周比Nは、整数部データMの値をMとすると、N=MKS/2n-S/2n=MKS-S/2n=MK/2nと表すことができる。ここで、上述したように、fvco=N×frefであるので、fvco=MK/2n×frefとなり、制御回路27でシフト量Sを分数部データKに加算しても、加算器31でデルタシグマ変調器28の出力値からデルタシグマ変調器29の出力値を差し引くことにより、信号Fvcoの周波数fvcoは、シフト量Sの影響を受けず、整数部データMの値Mおよび分数部データKの値Kによって決定されることになる。つまり、信号Fvcoの周波数fvcoが、整数部データMおよび分数部データKによって決まる周波数からずれることがない。次に、デルタシグマ変調器28,29の入力値に起因するスプリアス、および制御回路27において算出されるシフト量Sのとるべき値について説明する。デルタシグマ変調器28,29の入力値に起因して発生するスプリアスの周波数がループフィルタ23のカットオフ周波数よりも低い場合、そのスプリアスをループフィルタ23で減衰させることができない。そこで、スプリアスをループフィルタ23で減衰させるためには、スプリアスの周波数をループフィルタ23のカットオフ周波数よりも高くする必要がある。ループフィルタ23のカットオフ周波数をfc、シフト量Sに起因して発生するスプリアスの周波数をΔfsとすると、シフト量Sに起因するスプリアスをループフィルタ23で減衰させるためには、ΔfsはΔfs>fcを満たす必要がある。ここで、Δfs=S/2n×frefであるため、S>fc/fref×2nを満たすシフト量Sを分数部データKに加算すればよいことがわかる。このようなシフト量Sを分数部データKに加算したシフト後分数部データK2に起因するスプリアスの周波数をΔfとすると、Δf=K2/2n×fref>fcとなる。つまり、シフト量Sに起因して発生するスプリアスをループフィルタ23で減衰できるように、シフト量Sを十分大きな値に設定すれば、デルタシグマ変調器28,29の動作ノイズは高周波成分に発生することになる。したがって、デルタシグマ変調器28,29の周期的動作ノイズが原因で発生するスプリアスを、ループフィルタ23でほぼ完全に減衰させることができる。また、一般に、デルタシグマ変調器の入力値が2のべき乗である場合、デルタシグマ変調器の量子化ノイズがスプリアスとなって出力されるため、デルタシグマ変調器28の入力値であるK2およびデルタシグマ変調器29の入力値であるSが2のべき乗とならないような値にすることが好ましい。したがって、シフト量Sが演算用データFsの値Fsと等しいとすると、Fs>fc/fref×2nを満たし、かつFsおよびKFsが2のべき乗とならないような演算用データFsを用いることで、制御回路27においてシフト量Sを容易に算出することができる。制御回路27は、分数部データKの値に応じて、シフト量Sを変更するとともにデルタシグマ変調器29の動作を制御してもよい。具体的に、制御回路27は、分数部データKの値が閾値よりも小さい場合にS=FsとしてSを分数部データKに加算するとともに、デルタシグマ変調器29に対して動作を指示する。一方、分数部データKの値が閾値よりも大きい場合にS=0としてSを分数部データKに加算するとともに、デルタシグマ変調器29に対して、その動作を停止するように指示する。ここで、閾値とは、ループフィルタ23のカットオフ周波数に基づいて決定される値であり、fc/fref×2nで表すことができる。図3は、制御回路27の構成例を示すブロック図である。制御回路27は、比較回路271と、セレクタ272と、加算器273とで構成することができる。比較回路271は、分数部データKの値Kと閾値であるfc/fref×2nとを比較し、制御信号Ctlを出力する。具体的に、比較回路271は、K≦fc/fref×2nのときHレベルの制御信号Ctlを出力する一方、K>fc/fref×2nのときLレベルの制御信号Ctlを出力する。制御信号Ctlは、セレクタ272およびデルタシグマ変調器29に入力される。セレクタ272は、演算用データFsおよび固定値‘0’を受けて、制御信号Ctlに応じて演算用データFsおよび‘0’のいずれか一方を出力する。具体的に、セレクタ272は、制御信号CtlがHレベルのとき演算用データFsを出力する一方、制御信号CtlがLレベルのとき‘0’を出力する。セレクタ272の出力値がシフト量Sとなる。加算器273は、分数部データKとセレクタ272の出力とを加算する。したがって、加算器273の出力値はK2となる。デルタシグマ変調器29図2参照は、制御信号CtlがHレベルのとき動作してシフト量Sを積分して量子化する一方、制御信号CtlがLレベルのとき動作を停止する。ここで、分数部データKの値Kに起因するスプリアスの周波数をΔfkとすると、Δfk=K/2n×frefである。Δfk>fcの場合、分数部データKの値Kに起因するスプリアスは、ループフィルタ23で減衰させることができる。そのため、K/2n×fref>fc、つまりK>fc/fref×2nの場合には、制御回路27において、シフト量Sを分数部データKに加算する必要がない。したがって、制御回路27は、Kが閾値であるfc/fref×2nよりも大きい場合に、S=0とするとともに、Lレベルの制御信号Ctlを出力することで、デルタシグマ変調器29の消費電流量を削減することができる。なお、制御回路27を図4のように構成してもよい。図4は、制御回路27の別の構成例を示すブロック図である。以下、図3に示す制御回路27との相違点について説明する。図4に示す制御回路27は、図3の構成に加えて加算器274を備えている。加算器274は、演算用データFsと分数部データKの値Kを符号反転したデータとを加算する。ここで、演算用データFsの値Fsは、Fs=KSを満たすものとする。したがって、S=Fs-Kであるため、SがKに応じて変化することになる。なお、S>fc/fref×2nを満たすものとする。制御回路27を図4のように構成し、Fs=KSを満たすようにすることで、K2=KS=Fsであり、K2はKおよびSによらず一定となる。したがって、分数部データKの値Kがループフィルタ23の帯域内にスプリアスを発生させるような値であっても、デルタシグマ変調器28の出力値は一定となる。そのため、K2に起因するスプリアスをループフィルタ23で十分減衰できるように、FsをFs>>fc/fref×2nを満たす値に設定することで、より確実にスプリアスの低減が可能となる。図5は、本実施形態に係るデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。図6は、従来のデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。図5および図6において、横軸は周波数、縦軸は量子化ノイズを表している。図5および図6に示すシミュレーション結果は、分数部データKの値を、ループフィルタで減衰させることができない低周波スプリアスが発生するような値に設定して得られたものである。図5に示すように、本実施形態では、KをSだけシフトすることで、スプリアスがループフィルタの帯域外に発生するようになり、図6に比べて、ループフィルタの帯域内のスプリアスが低減していることがわかる。ループフィルタの帯域外に発生したスプリアスはループフィルタによって減衰されるため、結果としてスプリアスの抑制が可能となる。以上、本実施形態によると、分数部データKの値が、その値に起因してスプリアスが発生するような値であっても、スプリアスを抑制することができる。また、デルタシグマ変調器28,29の入力値はランダムに変動しないため、デルタシグマ変調器28,29の入力にホワイトノイズが重畳することがない。したがって、デルタシグマ変調型分数分周PLL周波数シンセサイザの位相雑音特性を良好に保つことができる。なお、図7に示すように、レジスタ26に演算用データFsを保持させておき、演算用データFsをレジスタ26から制御回路27に入力してもよい。あるいは、図8に示すように、演算用データFsを記録する記録手段としてのメモリ33を備えていてもよい。例えば、演算用データFsの値が予め決まっている場合には、工場出荷時等にFsをメモリ33に記録しておくことでレジスタ26のビット数が少なくて済み、デルタシグマ変調型分数分周PLL周波数シンセサイザの回路規模の縮小化を図ることができる。"