SOI層上にゲート電極構造を形成する工程と、該ゲート電極構造をマスクにSOI層上に窒素添加Ni膜を成膜する工程と、窒素添加Ni膜上にTiN膜を形成する工程と、窒素雰囲気中でアニールしSOI層中にMOSトランジスタのソース及びドレインとなるエピタキシャルNiSi2層を形成する工程と、TiNと残ったNi膜を除去する工程と、該ゲート電極構造をマスクに該エピタキシャルNiSi2層中にPイオンを注入する工程と、該Pイオンを活性化アニールする工程とを含むMOSトランジスタの製造方法。本発明は、メタルソース/ドレインを有するMOSトランジスタにおいて、メタルソース/ドレインの位置制御且つショットキーバリアハイトの制御の両者を実現できる技術を提供することを課題とする。上記の課題は、以下のMOSトランジスタの製造方法によって解決される。SOI層上にゲート電極構造を形成する工程と、該ゲート電極構造をマスクにSOI層上に窒素添加Ni膜を成膜する工程と、窒素添加Ni膜上にTiN膜を形成する工程と、窒素雰囲気中でアニールしSOI層中にMOSトランジスタのソース及びドレインとなるエピタキシャルNiSi2層を形成する工程と、TiNと残ったNi膜を除去する工程と、該ゲート電極構造をマスクに該エピタキシャルNiSi2層中にPイオンを注入する工程と、該Pイオンを活性化アニールする工程とを含むMOSトランジスタの製造方法。本発明によれば、エピタキシャルNiSi2ソース/ドレインの形成時のアニール時間を変化させ、さらに、Pイオン注入を行うことにより、MOSトランジスタの接合位置制御とショットキーバリアハイトを制御することができる。以下、図1~5にしたがって本発明に係るMOSトランジスタの製造方法の一例を説明する。基板上にBOXを介してSOI層を形成したSi基板を用意し、図1に示すように、極薄SOI層を素子分離するため、レジストでパターニングを行い、ドライエッチングによりメサ加工を行う。次に、図2に示すように、ゲート絶縁膜SiO2膜とゲート電極PolySiを形成する。その後、図3に示すように、電子ビーム描画装置でゲート描画を行い、ゲート加工を行う。図4に示すように、ゲート加工後、残ったゲート絶縁膜を1ふっ酸溶液で除去する。次に、窒素添加したNi膜をスパッタ法で形成する。その後、キャップ膜のTiN膜をスパッタ法で形成する。次に急速加熱アニール法を用いて、500°C、N2雰囲気で1~300分アニールを行いSOI層中にNiSi2からなるメタルソース/ドレインを形成する。その後、HSO4H2O2溶液でキャップ膜のTiNと未反応なNi膜を除去する。次に基板全面に減圧CVD法でSiO2膜の形成を行う。次に、図5に示すように、P燐イオンを注入して、その後、600°C、N2雰囲気で30分アニールを行い、不純物の活性化を行う。図6に別に作製したSOIMOSトランジスタの断面TEM像を示す。今回作製した厚さ6nmと非常に薄いSOI層中にNiSi2が精密に形成されていることが分かる。さらに、図7に電子線回折像と各面の間隔を示す。メタルソース/ドレインとチャネル部分の電子線回折像から、SOI層中に形成されたエピタキシャルNiSi2は、Si基板との格子ミスマッチ11以下と小さいことが分かった。図8にドーパント注入前のドレイン電流-ゲート電圧特性を示す。ドーパントを導入しない場合、ゲート長が40nm~1μmと変化したとしても、通常の反転領域でトランジスタ動作が見られない。シリサイド形成アニール時間を変化させ、接合位置を動かしたとしても、同様な結果となる。次に、ドーパントを導入した場合、図9に示すように、通常の反転領域で正常なトランジスタ動作が観測される。この結果から分かるように、Pイオンを導入にすることにより、正常なソース/ドレインとして機能していることが分かる。次に、シリサイドアニール時間1分の時のPイオン注入ドーズ量を変化させた時、エピタキシャルNiSi2ソース/ドレインのショットキーバリアハイトとショットキー抵抗に及ぼす影響を評価した結果を図10と図11に示す。さらに、この時のMOSトランジスタの電気特性に及ぼす影響を図12~図14に示す。図10にPイオン注入ドーズ量とΦBnの関係を示す。注入ドーズ量によりΦBnが変化し、ドーズ量が増えるとΦBnが低下する。次に、図11に示すように、イオン注入ドーズ量が増えるとRSchottkyが低減する。つまり、これらの結果から、ΦBnとRSchottky共にPイオン注入ドーズ量で制御できることが分かる。図12にMOSトランジスタの飽和ドレイン電流IDSatとゲート長の関係を示す。図13に各ゲート長におけるIDSatとΦBnの関係を示す。いずれのΦBnにおいてもゲート長の微細化と共にIDSatが増加することが分かる。ΦBn低減によりIDSatが増加する、ゲート長が小さくなるとその変化が顕著になる。ショットキー抵抗が下がり、ドレイン電流増加による電圧降下が増えたためである。図14にゲート長90nmのMOSトランジスタにおけるIDSatとΦBnの関係実測値とシミュレーションの比較を示す。シミュレーション結果は実験値とおおむね再現できており、極限のオーミックレベルまでΦBnを01eV以下に低減しても、IDSatの増加が予測される。本発明に係るMOSトランジスタの製造方法が従来のMOSトランジスタの製造方法に比べ、エピタキシャルNiSi2構造を維持しながら、接合位置とドーパント量によりΦBnを精密に制御できる点が優れている。なお、上記の実施例は、あくまでも本発明の理解を容易にするためのものであり、この実施例に限定されるものではない。すなわち、本発明の技術思想に基づく変形、他の態様は、当然本発明に包含されるものである。