"セルトランジスタが形成された第1の領域と周辺回路トランジスタが形成された第2の領域を有する半導体装置の製造方法において、基板を第1の領域と第2の領域に区分し、前記第2の領域の前記基板の上面を前記第1の領域の前記基板の上面より所定の掘り下げ量だけ掘り下げる第2領域基板掘り下げ工程と、前記第1の領域に第1ピラーを形成すると共に、前記第2の領域に高さが前記第1ピラーよりも前記掘り下げ量だけ低い第2ピラーを形成するピラー形成工程と、前記第1及び第2ピラーの下部に第1の導電型ドーパントを含む第1の拡散層を形成する第1拡散層形成工程と、前記第1及び第2ピラーの上部に第2の導電型ドーパントを含む第2の拡散層を形成する第2拡散層形成工程と、前記第1及び第2ピラー及び前記第1の拡散層の側面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記第1の拡散層より上方かつ前記第2の拡散層より下方の前記第1及び第2ピラーの前記ゲート絶縁膜のそれぞれの側面に第1の導電膜から成る同じゲート長のゲート電極を形成するゲート電極形成工程と、前記第2の拡散層上にコンタクトプラグを形成するコンタクトプラグ形成工程と、を有することを特徴とする半導体装置の製造方法。前記第2拡散層形成工程は、前記第2領域基板掘り下げ工程後かつ前記ピラー形成工程前に行われると共に、前記第1の領域の前記基板上に絶縁膜を形成し、前記第2の領域の前記基板上に、前記絶縁膜の上面と同じ高さまで、第2の導電型ドーパントを含む第1の不純物半導体膜を形成する第1不純物半導体膜形成工程と、前記絶縁膜を除去し、前記第1の領域の前記基板上および前記第1の不純物半導体膜上に、前記第1の不純物半導体膜よりも低濃度の前記第2の導電型ドーパントを含む第2の不純物半導体膜を形成する第2不純物半導体膜形成工程と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。基板の第1の領域に形成された第1ピラーと、前記第1の領域の前記基板の上面より所定の掘り下げ量だけ掘り下げられた前記基板の第2の領域に形成された第2ピラーと、前記第1及び第2ピラーの下部に形成された第1の導電型ドーパントを含む第1の拡散層と、前記第1及び第2ピラーの上部に形成された第2の導電型ドーパントを含む第2の拡散層と、前記第1及び第2ピラー及び前記第1の拡散層の側面に形成されたゲート絶縁膜と、前記第1の拡散層より上方かつ前記第2の拡散層より下方の前記第1及び第2ピラーの前記ゲート絶縁膜のそれぞれの側面に形成された第1の導電膜から成る同じゲート長のゲート電極と、前記第2の拡散層上に形成されたコンタクトプラグと、を有することを特徴とする半導体装置。前記第1ピラー上の前記第2の拡散層は、前記第1ピラー上に形成された前記第2の導電型ドーパントを含む第1の不純物半導体膜から成り、前記第2ピラー上の前記第2の拡散層は、前記第2ピラー上に形成された前記第1の不純物半導体膜より低濃度の前記第2の導電型ドーパントを含む第2の不純物半導体膜と前記第2の不純物半導体膜上に形成された前記第1の不純物半導体膜から成ることを特徴とする請求項3に記載の半導体装置。しかしながら、DRAMの周辺回路領域に縦型トランジスタを用いる場合、従来の製造方法では、周辺回路トランジスタの上部拡散層を形成する際に、セルトランジスタの上部拡散層よりも高濃度の導電型ドーパントn型半導体のイオン注入を深く行うため、イオン注入時のチャネリングによりチャネル領域までn型不純物が分布してしまう。これにより、図31に示すように、セル領域の駆動電流IDの閾値電圧VG依存性図31iと周辺領域の駆動電流IDの閾値電圧VG依存性図31iiとのばらつきが増加する問題があった。本発明の半導体装置の製造方法は、セルトランジスタが形成された第1の領域と周辺回路トランジスタが形成された第2の領域を有する半導体装置の製造方法において、基板を第1の領域と第2の領域に区分し、第2の領域の基板の上面を第1の領域の基板の上面より所定の掘り下げ量だけ掘り下げる第2領域基板掘り下げ工程と、第1の領域に第1ピラーを形成すると共に、第2の領域に高さが第1ピラーよりも掘り下げ量だけ低い第2ピラーを形成するピラー形成工程と、第1及び第2ピラーの下部に第1の導電型ドーパントを含む第1の拡散層を形成する第1拡散層形成工程と、第1及び第2ピラーの上部に第2の導電型ドーパントを含む第2の拡散層を形成する第2拡散層形成工程と、第1及び第2ピラー及び第1の拡散層の側面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、第1の拡散層より上方かつ第2の拡散層より下方の第1及び第2ピラーのゲート絶縁膜のそれぞれの側面に第1の導電膜から成る同じゲート長のゲート電極を形成するゲート電極形成工程と、第2の拡散層上にコンタクトプラグを形成するコンタクトプラグ形成工程とを有することを特徴とする。本発明の半導体装置は、基板の第1の領域に形成された第1ピラーと、第1の領域の基板の上面より所定の掘り下げ量だけ掘り下げられた基板の第2の領域に形成された第2ピラーと、第1及び第2ピラーの下部に形成された第1の導電型ドーパントを含む第1の拡散層と、第1及び第2ピラーの上部に形成された第2の導電型ドーパントを含む第2の拡散層と、第1及び第2ピラー及び前記第1の拡散層の側面に形成されたゲート絶縁膜と、第1の拡散層より上方かつ第2の拡散層より下方の第1及び第2ピラーのゲート絶縁膜のそれぞれの側面に形成された第1の導電膜から成る同じゲート長のゲート電極と、第2の拡散層上に形成されたコンタクトプラグとを有することを特徴とする。本発明によれば、周辺領域トランジスタにおける基板51とゲート電極53との距離が小さくなる。これにより、上部拡散層を形成する際に、導電型ドーパントのイオン注入を深く行う必要が無く、チャネリングによるチャネル領域へのイオンの分布を抑えることができる。したがって、セルトランジスタのオン電流及び周辺回路トランジスタの電流駆動特性を低下させずに、周辺回路トランジスタの閾値電圧VGの制御性を高め、セルトランジスタと周辺回路トランジスタとの駆動電流IDの閾値電圧VG依存性のばらつきを低減することができる。図1は本発明の半導体装置のセルトランジスタ101及び周辺回路トランジスタ102の構成を示す断面図である。本発明がDRAMに適用される場合は、コンタクトプラグ56上には上部配線やキャパシタが形成される。本発明の半導体装置のセル領域第1の領域に形成されたトランジスタセルトランジスタ101には、図1に示すように、基板51上に形成されたピラー61aと、ピラー61a下部に形成された第1の導電型ドーパントを含む下部拡散層第1の拡散層52aと、ピラー61a上部に形成された第2の導電型ドーパントを含む上部拡散層第2の拡散層54aと、上部拡散層54a上に形成されたコンタクトプラグ56aと、ピラー61a側面に形成された絶縁膜55aと、下部拡散層52aの上方かつ上部拡散層54aの下方のピラー11aの側面に絶縁膜55aを介して形成されたゲート電極53aが備えられている。本発明の半導体装置の周辺回路領域第2の領域に形成されたトランジスタ周辺回路トランジスタ102には、図1に示すように、セルトランジスタ101と同一の構成要素であるピラー61bと、下部拡散層52bと、上部拡散層54bと、絶縁膜55bと、ゲート電極53bが備えられている。但し、周辺回路トランジスタ102における上部拡散層54bの下端とゲート電極53bの上端との距離は、セルトランジスタ101における上部拡散層54aの下端とゲート電極53aの上端との距離よりも小さい。コンタクトプラグ56a,56bには不純物ドープ半導体膜を用いることができる。また、この不純物ドープ半導体膜の不純物と、上部拡散層54a,54bに注入される導電型ドーパントが同じ材料であれば、上部拡散層54a,54bの各々の上面と絶縁膜55a,55bの各々の上面とを同一平面になるように、上部拡散層54a,54bを形成すればよい。その場合は、コンタクトプラグ56a,56bの形成は行わず、上部拡散層54a,54bの各々の上面上に直接上部配線を形成することができる。なお、絶縁膜55a,55bは、ピラー61a,61bとゲート電極53a,53bとの間のゲート絶縁膜と、このゲート絶縁膜とゲート電極53aとコンタクトプラグ56aの外壁を覆うように形成される層間絶縁膜とから構成される。半導体装置の製造を行う際には、ゲート絶縁膜と層間絶縁膜は個別に形成されることが殆どである。セルトランジスタおよび周辺回路トランジスタの下部拡散層52a,52bと上部拡散層54a,54bは、それぞれ半導体装置の上部配線及び周辺回路の配置等に応じて、縦型トランジスタのソースドレイン領域として機能する。本発明のセルトランジスタ及び周辺回路トランジスタをDRAMに適用する場合は、下部拡散層52a,52bをセルトランジスタのビット線として用いてもよい。図1に示す構成により、セルトランジスタ101においては、上部拡散層54a側の空乏層端とゲート電極54aとの距離が、周辺回路トランジスタ102に対して長くなる。このことにより、上部拡散層54a上に形成される図示略のキャパシタに電荷が蓄積され、かつゲート電極54aの電位が高い状態で発生するゲート電極54aと上部拡散層54aとの間の接合リーク電流を抑えることができる。また、周辺回路トランジスタ102においては、ピラー61b上面とゲート電極53b上端との距離がセルトランジスタ101に対して短くなる。そのため、従来のように、上部拡散層54bを形成する際に、ピラー61bの上面上方からの導電型ドーパントのイオン注入を深く行う必要がなく、チャネリングによるチャネル領域へ分布する導電型ドーパントを低減することができる。その結果、周辺回路トランジスタの閾値電圧の制御性が向上し、セルトランジスタ101と周辺回路トランジスタ102との駆動電流の閾値電圧依存性のばらつきが低減される。上述の本発明の半導体装置の具体例として、以下に本発明を適用した半導体装置の製造方法について図面を参照しながら説明する。なお、以下の説明に用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚み等の寸法は、実際の半導体装置の寸法とは異なる場合がある。第1の実施形態図2に示すように、本実施形態の半導体装置100は、基板10上にセルトランジスタが複数形成されているセル領域第1の領域1と、基板10上に周辺回路トランジスタが複数形成されている周辺回路領域第2の領域2から構成される。セル領域1と周辺回路領域2にはそれぞれ、基板10の主面上に立設して形成された第1ピラー11a,第2ピラー11bと、第1ピラー11a,第2ピラー11bの下部に形成された下部拡散層第1の拡散層18a,18bと、下部拡散層18間の基板10主面上に形成された基板絶縁膜20と、ピラー11a,11bの側面を覆うように形成されたゲート絶縁膜22a,22bと、ゲート絶縁膜22a,22bの外壁上に形成されたゲート電極25a,25bと、第1ピラー11a,第2ピラー11bの上部に形成された上部拡散層30a,30bと、上部拡散層第2の拡散層30a,30b上に形成されたコンタクトプラグ56a,56bが形成されている。また、下部拡散層18a,18b間の基板10主面上には、基板絶縁膜20が形成されている。さらに、セル領域1および周辺回路領域2の各領域内および領域間のゲート電極25、ゲート絶縁膜22上部、コンタクトプラグ56の側壁および基板絶縁膜20の上面を埋めるように層間絶縁膜29が形成されている。半導体装置100がDRAMに適用される場合、半導体装置100のコンタクトプラグ56a,56bの上部には、図示しないキャパシタと、必要に応じて上部電極が形成される。このキャパシタは、ゲート電極に電圧が印加され、第1ピラー11a及び第2ピラー11b内にチャネル領域が形成された際に、ビット線をかねる下部拡散層18a,18bからの電圧を、チャネル領域と、上部拡散層30a,30bとを通じて受け取る、または貯蓄された電荷を放電するためのものである。従って、個々のセルにキャパシタが配置される。基板10には、p型またはn型の半導体基板が用いられる。本実施形態の半導体装置100の製造方法においては、p型のシリコン基板を用いることとして説明する。また、周辺回路領域2の基板10上面が、セル領域1の基板10上面より所定の掘り下げ量だけ掘り下げられており、セル領域1の基板10の主面は周辺回路領域2の基板10の主面と同一の高さであるため、第2ピラー11bの高さは、第1ピラー11aの高さよりも所定の掘り下げ量だけ低くなっている。下部拡散層18a,18bは、第1の導電型ドーパントのイオンが基板10に注入されることにより形成される不純物ドープ半導体層である。また、上部拡散層30a,30bは、第2の導電型ドーパントのイオンが第1ピラー11a,第2ピラー11bの上部にそれぞれ注入されることにより形成される不純物ドープ半導体層である。本実施形態の半導体装置100の製造方法においては、p型シリコンから成る基板10を用いるため、第1の導電型ドーパントおよび第2の導電型ドーパントはn型の不純物としてヒ素を用いることとして説明する。なお、下部拡散層18a,18b及び上部拡散層30a,30bとして、本実施形態では、導電型ドーパントのイオン注入により不純物ドープ半導体層を形成するが、この方法に限らず、他の方法により予め導電型ドーパントn型ドーパントが添加された半導体膜等を用いてもよい。また、半導体装置100がDRAMに適用される場合、下部拡散層18a,18bをビット線として使用してもよい。基板酸化膜20には、シリコン酸化膜等の絶縁膜を用いることができる。本実施形態の半導体装置100の製造方法においては、基板酸化膜20としてシリコン酸化膜を用いることとして説明する。半導体装置100がDRAMに適用される場合、ゲート電極25a,25bはワード線として機能する。図1に示すように、ツインゲート電極型の半導体装置においては、ゲート電極25a,25bは第1ピラー11a,第2ピラー11bの側面両側にゲート絶縁膜22a,22bを介して第1ピラー11a,第2ピラー11bをそれぞれ挟むように形成されている。また、第1ピラー周囲のゲート電極11aと第2ピラー周囲のゲート電極11bは同じゲート長を有している。ゲート電極25a,25bの材料としては、導電膜または不純物ドープ膜が挙げられる。本実施形態の半導体装置100の製造方法においては、ゲート電極25a,25bを成す導電膜として、タングステンやチタン等の金属膜を用いることができる。ゲート電極25a,25bを成す不純物ドープ膜としては、ヒ素ドープシリコン膜を用いることができる。コンタクトプラグ56a,56bは、層間絶縁膜29上に形成される上部配線と上部拡散層30a,30bとを接続するために形成される。半導体装置100がDRAMに適用される場合、コンタクトプラグ56a,56bは層間絶縁膜29上に形成されるキャパシタと上部拡散層30a,30bを接続する。コンタクトプラグ56a,56bの材料としては、導電膜または不純物ドープ膜が挙げられる。本実施形態の半導体装置100の製造方法においては、ヒ素ドープシリコン膜を用いることとして説明する。ゲート絶縁膜22a,22b及び層間絶縁膜28には、シリコン酸化膜等の絶縁膜を用いることができる。本実施形態の半導体装置100の製造方法においては、ゲート絶縁膜22a,22bおよび層間絶縁膜28として、シリコン酸化膜を用いることとして説明する。次いで、半導体装置100の製造工程について、図3~図19を参照して説明する。図3~19に示す各構成要素のうち、図2に示す構成要素と同一の構成要素については、同一の符号を付す。先ず、図3に示すように、基板10の主面内をセル領域1と周辺回路領域2とに区分する。続いて、セル領域1及び周辺回路領域2の基板上に、熱処理によりシリコン酸化膜を成長させ、酸化膜12を形成する。酸化膜12の膜厚は10nmとする。図4は酸化膜12形成後の半導体装置の平面図、図5は図4に示すA-A ́線における半導体装置の断面図、即ちセル領域1及びで周辺回路領域2との境界部分の断面図である。以下の説明では、図4に示すA-A ́線における半導体装置の断面図である図6~図19を用いて製造工程を説明する。<第2領域基板掘り下げ工程>次に、酸化膜12上に図示しないレジスト膜を形成し、周辺回路領域2上のレジスト膜をリソグラフィ法とエッチング法により除去する。その後、基板10上に残存したレジスト膜をマスクとして、図6に示すように周辺回路領域2の酸化膜12を除去し、セル領域1の基板10上に酸化膜12 ́を形成する。引き続き、酸化膜12 ́をマスクとして、リソグラフィ法とエッチング法により、図7に示すように、周辺回路領域の基板10上面を所定の掘り下げ量だけ掘り下げる。この掘り下げ量、即ち周辺回路領域の基板10のエッチング深さは40nmとする。後に形成する上部拡散層の底面とゲート電極の上面との距離は、セル領域よりも周辺回路領域の方がこの掘り下げ量だけ短くなり、周辺回路トランジスタの駆動電流特性が向上する。従って、半導体装置100における周辺回路トランジスタの駆動電流特性を考慮して、前記の掘り下げ量を設定することが好ましい。続いて酸化膜12 ́を除去することにより、図8に示すように、セル領域1の基板上面よりも周辺回路領域2の基板上面が所定の掘り下げ量だけ掘り下げられた基板10が形成される。次に、図9に示すように、セル領域1および周辺回路領域2の基板10の上面に、熱酸化法等により酸化膜14を形成する。その後、図10に示すように、酸化膜14上にピラー形成時のハードマスクとなる窒化膜16を形成する。窒化膜16は、LP-CVDlowpressure-chemicalvapordeposition法により形成することができる。また、窒化膜16の膜厚は150nmとする。続いて、窒化膜16の上面に図示しないレジスト膜を形成し、このレジスト膜のパターニングを行う。そして、窒化膜16上に残存したレジスト膜をマスクとして、窒化膜16のパターニングを行う。この工程により、ピラーが形成される部分以外の基板10上方の窒化膜16が除去される。<ピラー形成工程>次に、酸化膜14上の窒化膜16をマスクとして、酸化膜14および基板10のエッチバックを行う。エッチバック後のセル領域1と周辺回路領域2の基板主面は同一の高さにする。このような工程より、図11に示すように、第1ピラー11aと、第1ピラー11aよりも高さが所定の掘り下げ量だけ低い第2ピラー11bがセル領域1と周辺回路領域2にそれぞれ形成される。従って、ピラー11bの上面は、ピラー11aの上面より第2領域掘り下げ工程で周辺回路領域2の基板10の上面が掘り下げられた深さの分、低くなっている。このとき、第1ピラー11a上には、酸化膜14aと窒化膜16aが残存し、第2ピラー11b上には、酸化膜14bと窒化膜16bが残存している。<第1拡散層形成工程>次に、図12に示すように、セル領域1および周辺回路領域2におけるピラー11間の基板10の上方から第1の導電型ドーパントのヒ素イオンを注入する。アニーリング処理等を行うことにより、第1ピラー11a及び第2ピラー11b下方の基板10内にも第1の導電型ドーパントのヒ素イオンが拡散される。この工程により、基板10の主面上部に第1の導電型ドーパントのヒ素イオンが拡散された下部拡散層18が形成される。続いて、第1ピラー11aおよび第2ピラー11b間に露出している基板10上部の下部拡散層18をエッチバックにより除去し、基板10を露出させる。露出した基板10上に、熱酸化法等によりシリコン酸化膜を形成する。この工程により、図13に示すように基板絶縁膜20と、ピラー11aおよびピラー11bのそれぞれの下部に下部拡散層18aおよび下部拡散層18bが形成される。<ゲート絶縁膜形成工程>次に、第1ピラー11a,第2ピラー11bと、酸化膜14と窒化膜16とを覆うように、シリコン酸化膜を形成する。その後、第1ピラー11a,第2ピラー11bと、酸化膜14と窒化膜16の側面、および窒化膜16の上面に一定の膜厚のシリコン酸化膜が残るように、基板絶縁膜20上のシリコン酸化膜の一部のエッチバックを行う。この工程により、図14に示すように、第1ピラー11a,第2ピラー11bと、酸化膜14と窒化膜16の側面上、および窒化膜16上にゲート絶縁膜22が形成される。ゲート絶縁膜22a,22bは、ISSGinsitusteamgeneration等の方法により形成することができる。<ゲート電極形成工程>次に、第1ピラー11aと第2ピラー11bの側面のゲート絶縁膜22を覆うように、導電膜を形成する。このとき、導電膜の上面は第1ピラー11a,第2ピラー11b上部に形成する後述の上部拡散層の底面より下方になるように、導電膜の高さを設定する。その後、ゲート絶縁膜22の側面に一定の膜厚の導電膜が残るように、基板絶縁膜20上の導電膜の一部のエッチバックを行う。この工程により、図15に示すように、ゲート絶縁膜22a,22bの側面上にゲート電極25a,25bが形成される。ゲート電極25a,25bは同一の深さ形成される。なお、ゲート電極25を成す導電膜には、タングステン膜を用いることができる。また、ゲート電極25はヒ素ドープシリコンなどの不純物ドープ半導体を用いて形成してもよい。<層間絶縁膜形成工程>次に、図16に示すように、露出しているゲート絶縁膜22と、ゲート電極25と、基板絶縁膜20を覆うようにしてシリコン酸化膜から成る層間絶縁膜28を形成する。続いて、図17に示すように、第1ピラー11a,第2ピラー11b上の窒化膜16a,16bの上部が露出されるまで、層間絶縁膜28のエッチバックを行う。そして、窒化膜16と、その下方の酸化膜14を除去する。<第2拡散層形成工程>次に、図18に示すように、露出された第1ピラー11aと第2ピラー11bの上面上方から第1の導電型ドーパントとしてのヒ素のイオンを第1ピラー11a,第2ピラー11bにそれぞれ注入する。本実施形態では、第1ピラー11a,第2ピラー11bに同じ濃度のヒ素イオンを同条件で注入すればよい。この工程により、図19に示すように、第1ピラー11a,第2ピラー11bの上部にヒ素ドープシリコンから成る同じ厚みの上部拡散層30a,30bが形成される。予め、第1ピラー11a上面とゲート電極11a上面との距離よりも、第2ピラー11b上面とゲート電極11b上面との距離が短くなっているため、前述のようにセル領域1と周辺回路領域2におけるヒ素イオンの注入深さが同じ場合でも、上部拡散層30a下面とゲート電極11a上面との距離よりも、上部拡散層30b上面とゲート電極11b上面との距離は短くなる。<コンタクトプラグ形成工程>次に、エッチバック等により、上部拡散層30上面より上方のゲート絶縁膜22と、層間絶縁膜28を順次除去する。その後、上部拡散層30と、ゲート絶縁膜22と、層間絶縁膜28の上面に上部層間絶縁膜として、シリコン酸化膜を形成する。このシリコン酸化膜の膜厚は、次に形成するコンタクトプラグの厚みと同程度であることが好ましいが、コンタクトプラグの厚みより厚くし、CMP法によりシリコン酸化膜の上面を研磨して高さを調整してもよい。層間絶縁膜28と同一の材料を用いて上部層間絶縁膜を形成することにより、層間絶縁膜28と上部層間絶縁膜とを合わせて、新たに層間絶縁膜29とする。次に、層間絶縁膜29のパターニングを行い、上部拡散層30上方の層間絶縁膜29のみ除去する。これにより、コンタクトプラグを形成するためのコンタクトホールが形成される。続いて、コンタクトホールに導電膜を埋め込み、コンタクトプラグ56a,56bを形成する。コンタクトプラグ56を成す導電膜には、タングステンなどの金属膜を用いることができる。引き続き、CMP法により、層間絶縁膜29およびコンタクトプラグ56上面の平坦化を行う。以上の工程により、図2に示す半導体装置100が完成する。半導体装置100がDRAMに適用される場合は、この後、キャパシタ形成工程が行われることにより、コンタクトプラグ56上に図示略のキャパシタが形成されるとともに、層間絶縁膜29上に図示略のキャパシタ分離膜等が形成される。また、下部拡散層18をビット線として用いてもよい。このように製造される半導体装置100においては、高いオン電流が求められる周辺回路トランジスタチャネル長の短い縦型トランジスタを配置する周辺回路領域の基板表面が予め掘り下げられる。また、周辺回路領域の基板表面が掘り下げられた状態で、ピラーあるいはフィンが形成され、その上部に上部拡散層が形成される。これにより、周辺回路トランジスタでは、基板表面からチャネル領域までの距離がセルトランジスタより近くなるため、上部拡散層形成時に深いイオンインプラントを施すことなく、チャネル長の短い縦型トランジスタを形成できる。第2の実施形態本実施形態の半導体装置101のセル領域および周辺回路領域の断面図を図20に示す。なお、図20に示す半導体装置101の各構成要素のうち、図2に示す半導体装置100の構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。半導体装置101は、半導体装置100の構成において、図20に示すようにセル領域1の上部拡散層30aが、第1ピラー上に形成された第2の導電型ドーパントを含む高濃度上部拡散層第1の不純物半導体膜32aで構成されたものである。また、周辺回路領域2の上部拡散層30bが、第2ピラー上に形成された第1の不純物半導体膜より低濃度の第2の導電型ドーパントを含む低濃度上部拡散層第2の不純物半導体膜31と、第2の不純物半導体膜上に形成された高濃度上部拡散層32bにより構成されている。セルトランジスタの低濃度上部拡散層32a上面と周辺回路トランジスタの低濃度上部拡散層32b上面は基板主面から同一の高さになるように形成され、周辺トランジスタの上部拡散層30bは、セルトランジスタの上部拡散層30aよりも厚い。また、周辺トランジスタの上部拡散層30bの底面は、セルトランジスタの上部拡散層30aの底面よりも基板に近づく。そのため、周辺回路トランジスタにおける上部拡散層30bの底面とゲート電極25bの上端、即ちチャネル領域との距離は、半導体装置100よりも近づく。更に、上部拡散層30bの下部には、第2の導電型ドーパントを高濃度に含む高濃度上部拡散層31bが形成されているため、周辺回路トランジスタのオン電流は、半導体装置100よりも高くなっている。次いで、半導体装置101の製造工程について、図20~図29を参照して説明する。図20~29に示す各構成要素のうち、図2に示す構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。また、第1の実施形態の製造工程と同様の条件等については、その説明を省略する。本実施形態の製造方法においては、第1実施形態の第2領域基板掘り下げ工程のうち、図7に示す工程まで同様の工程を行う。その後以下に説明する工程を進める。<第2拡散膜形成工程>次に、セル領域1の酸化膜12 ́上および周辺回路領域2の基板10上にヒ素ドープポリシリコン膜を形成する。このヒ素ドープポリシリコン膜の膜厚は50nm、ヒ素濃度は2×1021/cm3とする。そして、図21に示すように、ヒ素ドープシリコン膜の上部をCMP法により、セル領域1の酸化膜12 ́が露出されるまで除去する。その後、ウェットエッチングにより酸化膜12 ́を除去する。この工程により、周辺回路領域2の基板上にヒ素ドープシリコン膜から成る高濃度上部拡散層31が形成される。続いて、図22に示すように、セル領域1の基板10上および周辺回路領域2の高濃度上部拡散層31上に、高濃度上部拡散層31よりもヒ素の濃度が低いヒ素ドープポリシリコン膜32を形成する。ヒ素ドープポリシリコン膜32の膜厚は50nm、ヒ素濃度は5×1020/cm3とする。この工程により、セル領域1の基板上及び高濃度上部拡散層31上に低濃度上部拡散層32が形成される。<ピラー形成工程>次に、図23に示すように、低濃度上部拡散層32の上面に熱酸化法により酸化膜14を形成し、酸化膜14上に窒化膜16を形成する。続いて、第1の実施形態の製造工程と同様にして基板10のパターニングおよびエッチング等を行い、図24に示すように、第1ピラー11aと第2ピラー11bを形成する。このとき、第1ピラー11a上には、第1ピラー11a側から順に低濃度上部拡散層32a、酸化膜14a、窒化膜16aが残存し、ピラー11b上には、高濃度上部拡散層31、低濃度上部拡散層32b、酸化膜14b、窒化膜16bが残存する。<第1拡散層形成工程>次に、第1の実施形態の製造工程と同様にして、図25に示すように、露出された基板10の主面内に第1の導電型ドーパントのイオンが拡散された下部拡散層18を形成する。続いて、ピラー11間の基板10上部の下部拡散層18を除去し、図26に示すように再び露出された基板10上に基板絶縁膜20を形成する。<ゲート絶縁膜形成工程>次に、第1ピラー11a,第2ピラー11bと、酸化膜14と窒化膜16とを覆うように、シリコン酸化膜を形成し、基板絶縁膜20上のシリコン酸化膜の一部のエッチバックを行う。この工程により、図27に示すゲート絶縁膜22a,22bを形成する。<ゲート電極形成工程>次に、第1ピラー11a,第2ピラー11b側面のゲート絶縁膜22a,22bを覆うように、導電膜を形成し、基板絶縁膜20上の導電膜のエッチバックを行うことにより、図28に示すように、ゲート電極25a,25bを形成する。その後、窒化膜16を覆うゲート絶縁膜22と、窒化膜16と、その下方の酸化膜14を除去する。<層間絶縁膜形成工程>次に、露出された低濃度上部拡散層32と、ゲート絶縁膜22と、ゲート電極25と、基板絶縁膜20を覆うように、シリコン酸化膜から成る層間絶縁膜28を形成する。その後、層間絶縁膜28のエッチバックを行う。但し、本実施形態では直後の工程で低濃度上部拡散層32上にコンタクトプラグを形成するため、エッチバックにより低濃度上部拡散層32の上面を露出させずに、図29に示すように層間絶縁膜28の上面の高さが低濃度上部拡散層32よりコンタクトプラグの高さだけ高くなるようにする。<コンタクトプラグ形成工程>次に、層間絶縁膜28のパターニングを行い、低濃度上部拡散層32上方にコンタクトホールを形成する。このコンタクトホールにコンタクトプラグを成す導電膜を埋め込むことにより、コンタクトプラグ56a,56bが形成される。以上の工程により、図20に示す半導体装置101が完成する。半導体装置100の製造工程と同様に、半導体装置101がDRAMに適用される場合は、コンタクトプラグ56上に図示略のキャパシタが形成されるとともに、層間絶縁膜29上に図示略のキャパシタ分離膜等が形成される。このような工程により製造される半導体装置101においては、上部拡散層がポリシリコンからのヒ素の拡散により形成される。そのため、上部拡散層によるチャネル領への不純物イオンのチャネリングが防止される。その結果、セルトランジスタおよび周辺回路領域トランジスタの閾値電圧の制御性を高めることができる。したがって、駆動電流の閾値電圧依存性の縦型トランジスタ毎のばらつきが低減される。また、本実施形態の半導体装置の製造方法によれば、周辺トランジスタの上部拡散層の下部のみに高濃度上部拡散層を形成するため、高濃度上部拡散層の濃度を調整することにより、半導体装置の縦型トランジスタにおける上部拡散層の導電型ドーパントの濃度を領域毎に最適化することができる。以上まで、本発明の実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形および変更が可能である。"