"調歩同期方式によるシリアル信号を受信する通信回路において、入力される通信データのビットレートに対し4以上の整数であるm倍の周波数であり、前記通信データの1ビット周期に前記mより小さい奇数であるnパルス連続するサンプリングクロックを用いて前記通信データのサンプリングを行うサンプリング回路と、前記通信データの1ビット周期にサンプリングされたn個の受信データの多数決により多数と判定された値の受信データを出力する多数決回路と、前記n個の受信データのうち先頭近傍のデータが他のデータと異なっているとき前記サンプリングクロックを所定量だけ遅らせ、前記n個の受信データのうち最後尾近傍のデータが他のデータと異なっているとき前記サンプリングクロックを所定量だけ進めるサンプリングクロック調整手段と、を有することを特徴とする通信回路。請求項1記載の通信回路において、前記サンプリングクロックを所定量だけ遅らせた回数又は前記サンプリングクロックを所定量だけ進めた回数をカウントするカウンタを有することを特徴とする通信回路。請求項2記載の通信回路において、前記サンプリングクロックを所定量だけ遅らせた回数又は前記サンプリングクロックを所定量だけ進めた回数が所定値以上のとき補正フラグが設定されるレジスタを有することを特徴とする通信回路。請求項1記載の通信回路において、前記多数決回路が出力する受信データを格納する受信データ格納手段を有し、前記サンプリングクロック調整手段で前記サンプリングクロックを所定量だけ遅らせた場合又は前記サンプリングクロックを所定量だけ進めた場合に前記受信データ格納手段への受信データの格納を停止することを特徴とする通信回路。請求項1記載の通信回路において、前記多数決回路が出力する受信データを格納する受信データ格納手段を有し、前記サンプリングクロックを所定量だけ遅らせた受信データ又は前記サンプリングクロックを所定量だけ進めた受信データの前記受信データ格納手段におけるビット位置を示すフラグが設定されるレジスタを有することを特徴とする通信回路。請求項1記載の通信回路において、前記サンプリング回路における前記mと前記nの少なくとも一方を変更可能としたことを特徴とする通信回路。調歩同期方式によるシリアル信号を受信する通信回路のサンプリング調整方法であって、入力される通信データのビットレートに対し4以上の整数であるm倍の周波数であり、前記通信データの1ビット周期に前記mより小さい奇数であるnパルス連続するサンプリングクロックを用いて前記通信データのサンプリングを行い、前記通信データの1ビット周期にサンプリングされたn個の受信データの多数決により多数と判定された値の受信データを出力し、前記n個の受信データのうち先頭近傍のデータが他のデータと異なっているとき前記サンプリングクロックを所定量だけ遅らせ、前記n個の受信データのうち最後尾近傍のデータが他のデータと異なっているとき前記サンプリングクロックを所定量だけ進めることを特徴とするサンプリング調整方法。従来の通信回路ではサンプリングクロックのタイミングが固定であり、例えばスタートビットの検出タイミングがずれた等の影響でサンプリングクロックのタイミングが受信データのタイミングからずれた場合、受信データを正常に受信できないおそれがあるという問題があった。本発明は上記の点に鑑みてなされたもので、サンプリングクロックのタイミングを受信データのタイミングに合わせる通信回路及びサンプリング調整方法を提供することを目的とする。本発明の一実施態様による通信回路は、調歩同期方式によるシリアル信号を受信する通信回路において、入力される通信データのビットレートに対し4以上の整数であるm倍の周波数であり、前記通信データの1ビット周期に前記mより小さい奇数であるnパルス連続するサンプリングクロックを用いて前記通信データのサンプリングを行うサンプリング回路12と、前記通信データの1ビット周期にサンプリングされたn個の受信データの多数決により多数と判定された値の受信データを出力する多数決回路14と、前記n個の受信データのうち先頭近傍のデータが他のデータと異なっているとき前記サンプリングクロックを所定量だけ遅らせ、前記n個の受信データのうち最後尾近傍のデータが他のデータと異なっているとき前記サンプリングクロックを所定量だけ進めるサンプリングクロック調整手段24,34,35と、を有する。好ましくは、前記サンプリングクロックを所定量だけ遅らせた回数又は前記サンプリングクロックを所定量だけ進めた回数をカウントするカウンタ25,26を有する。好ましくは、前記サンプリングクロックを所定量だけ遅らせた回数又は前記サンプリングクロックを所定量だけ進めた回数が所定値以上のとき補正フラグが設定されるレジスタ28を有する。好ましくは、前記多数決回路14が出力する受信データを格納する受信データ格納手段15を有し、前記サンプリングクロック調整手段24,34,35で前記サンプリングクロックを所定量だけ遅らせた場合又は前記サンプリングクロックを所定量だけ進めた場合に前記受信データ格納手段への受信データの格納を停止する。好ましくは、前記多数決回路14が出力する受信データを格納する受信データ格納手段15を有し、前記サンプリングクロックを所定量だけ遅らせた受信データ又は前記サンプリングクロックを所定量だけ進めた受信データの前記受信データ格納手段におけるビット位置を示すフラグが設定されるレジスタ28を有する。好ましくは、前記サンプリング回路における前記mと前記nの少なくとも一方を変更可能とした。本発明の一実施態様によるサンプリング調整方法は、調歩同期方式によるシリアル信号を受信する通信回路のサンプリング調整方法であって、入力される通信データのビットレートに対し4以上の整数であるm倍の周波数であり、前記通信データの1ビット周期に前記mより小さい奇数であるnパルス連続するサンプリングクロックを用いて前記通信データのサンプリングを行い、前記通信データの1ビット周期にサンプリングされたn個の受信データの多数決により多数と判定された値の受信データを出力し、前記n個の受信データのうち先頭近傍のデータが他のデータと異なっているとき前記サンプリングクロックを所定量だけ遅らせ、前記n個の受信データのうち最後尾近傍のデータが他のデータと異なっているとき前記サンプリングクロックを所定量だけ進める。なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。本発明によれば、サンプリングクロックのタイミングを受信データのタイミングに合わせることができる。以下、図面に基づいて本発明の実施形態について説明する。<通信回路のブロック構成図>図1及び図2は本発明の通信回路の一実施形態の概略ブロック図及び詳細ブロック図それぞれを示す。本発明の通信回路は調歩同期方式によるシリアル通信の受信を行う回路である。図1において、本発明の通信回路は受信データサンプリング回路12と通信制御回路13と多数決回路14と受信データ格納レジスタ15を有している。端子11には伝送路から通信データが入力され、この通信データは受信データサンプリング回路12と通信制御回路13に供給される。通信制御回路13は通信データに含まれるスタートビットを検出して通信データのサンプリングを行うためのサンプリングクロックを生成する。サンプリングクロックは通信データのビットレート周波数のmmは4以上の整数倍の周波数であり、通信データの1ビット期間に連続するnパルスnはmより小さい奇数である。以降の説明では、例えばm=4,n=3として説明する。つまり、サンプリングクロックは通信データの1ビット期間に3パルスクロックである。受信データサンプリング回路12は上記通信データの1ビット期間に3パルスのサンプリングクロックを用いて通信データのサンプリングを行い、得られた受信データを多数決回路14に供給する。多数決回路14は1ビット期間にサンプリングされた第1、第2、第3の受信データの多数決判定を行い、多数と判定された値の受信データを受信データ格納レジスタ15に供給する。また、多数決回路14は第1、第2、第3の受信データのうち第1の受信データの値が他の第2、第3の受信データの値と異なるときにプラス補正要求信号を生成し、第1、第2、第3の受信データのうち第3の受信データの値が他の第1、第2の受信データの値と異なるときにマイナス補正要求信号を生成し、第1、第2、第3の受信データのうち第2の受信データの値が他の第1、第3の受信データの値と異なるときにノイズ判定信号を生成し、これらの信号を通信制御回路13に供給する。なお、1ビット期間に7回のサンプリングを行う場合には、第1~第7の受信データのうち第1及び第2の受信データの少なくとも一方の値が他の受信データ第3~第7の受信データの値と異なるときにプラス補正要求信号を生成し、第1~第7の受信データのうち第6及び第7の受信データの少なくとも一方の値が他の受信データの値と異なるときにマイナス補正要求信号を生成し、第1~第7の受信データのうち第3及び第4及び第5の受信データの少なくとも一方の値が他の受信データの値と異なるときにノイズ判定信号を生成する。通信制御回路13は上記のプラス補正要求信号、ノイズ判定信号、マイナス補正要求信号それぞれをカウントすると共に、プラス補正要求信号が供給されたときは通信データの1ビット期間に3パルスのサンプリングクロックの出力タイミングを例えば1サンプリングクロック周期だけ遅らせ、マイナス補正要求信号が供給されたときは通信データの1ビット期間に3パルスのサンプリングクロックの出力タイミングを例えば1サンプリングクロック周期だけ進める。なお、サンプリングクロックの出力タイミングを遅らす又は進める、ずらし量は任意に設定でき例えば1/2サンプリングクロック周期又は3/2サンプリングクロック周期等であっても良い。受信データ格納レジスタ15は通信制御回路13から供給されるクロック信号に基づいて多数決回路14から供給される受信データを例えば1フレームフレームについては後述する分格納し、図示しない上位装置であるCPUからの読み出し要求に従って格納している受信データを端子16からCPUに供給する。また、通信制御回路13はプラス補正要求信号、ノイズ判定信号、マイナス補正要求信号それぞれのカウント値及びステータスをCPUからの読み出し要求に従って端子17からCPUに供給する。図2において、通信制御回路13はスタートビット検出回路21とストップビット検出回路22と受信制御回路23とサンプリングクロック生成回路24とプラス補正回数カウンタ25とマイナス補正回数カウンタ26とノイズ回数カウンタ27とステータスレジスタ28を有している。端子11に入力される通信データは先頭にスタートビットを有し、最後尾にストップビットを有しており、このスタートビットからストップビットまでをフレームと呼ぶ。スタートビット検出回路21は上記スタートビットを検出すると、スタートビット検出信号を受信制御回路23及びサンプリングクロック生成回路24に供給する。また、ストップビット検出回路22は上記ストップビットを検出すると、ストップビット検出信号を受信制御回路23に供給する。受信制御回路23はスタートビット検出信号を供給された後、スタートビット検出信号に同期した通信データの1ビット期間を1周期とする第1クロック信号を生成してサンプリングクロック生成回路24及び受信データ格納レジスタ15に供給する。これと共に、上記第1クロック信号を受信ビットカウンタ31でカウントして受信ビット数とする。また、受信制御回路23はスタートビット検出からストップビット検出までのフレームを認識して図2の回路各部に通知する。受信データ格納レジスタ15は上記第1クロック信号に同期して受信データを格納する。受信制御回路23のコントロールレジスタ32にはストップビット及びストップビットそれぞれのビットパターン、通信データの1ビット期間、更には、プラス補正回数カウンタ25、マイナス補正回数カウンタ26、ノイズ回数カウンタ27それぞれのカウント値に対する閾値、m,nそれぞれの値等の各種制御情報が上位装置であるCPUから設定されている。上記ストップビット及びストップビットのビットパターンがスタートビット検出回路21とストップビット検出回路22に通知され、閾値はプラス補正回数カウンタ25、マイナス補正回数カウンタ26、ノイズ回数カウンタ27それぞれに通知される。また、m,nそれぞれの値はサンプリングクロック生成回路24に通知される。サンプリングクロック生成回路24はサンプリングクロック生成カウンタ33を有している。サンプリングクロック生成カウンタ33はm進のリングカウンタであり、m=4,n=3の場合、4進のリングカウンタである。サンプリングクロック生成カウンタ33はスタートビット検出信号を供給されるとゼロリセットされ、第1クロック信号をm逓倍ここでは4逓倍した第2クロック信号をカウントする。なお、第2クロック信号はサンプリングクロック生成回路24で生成している。そして、サンプリングクロック生成回路24はサンプリングクロック生成カウンタ33のカウント値が1,2,3のときに第2クロック信号をサンプリングクロックとして受信データサンプリング回路12に供給する。受信データサンプリング回路12はこのサンプリングクロックを用いて通信データのサンプリングを行う。また、サンプリングクロック生成カウンタ33は多数決回路14からプラス補正要求信号を供給されるとカウント値を1だけインクリメントし、マイナス補正要求信号を供給されるとカウント値を1だけデクリメントすることで、サンプリングクロックの出力タイミングを遅らす又は進めている。多数決回路14は、第1、第2、第3の受信データの多数決判定を行って多数と判定された値の受信データを受信データ格納レジスタ15に供給すると共に、プラス補正検出部34とマイナス補正検出部35とノイズ判定部36を有している。プラス補正検出部34は第1、第2、第3の受信データのうち第1の受信データの値が他の受信データの値と異なるときにプラス補正要求信号を生成してサンプリングクロック生成カウンタ33及びプラス補正回数カウンタ25に供給する。マイナス補正検出部35は第1、第2、第3の受信データのうち第3の受信データの値が他の受信データの値と異なるときにマイナス補正要求信号を生成してサンプリングクロック生成カウンタ33及びマイナス補正回数カウンタ26に供給する。ノイズ判定部36は第1、第2、第3の受信データのうち第2の受信データの値が他の受信データの値と異なるときにノイズ判定信号を生成してノイズ回数カウンタ27に供給する。なお、プラス補正要求信号、マイナス補正要求信号、ノイズ判定信号それぞれをステータスレジスタ28に供給しても良い。プラス補正回数カウンタ25は例えば1フレーム期間におけるプラス補正要求信号の回数をカウントし、プラス補正要求信号のカウント値そのもの、又は、プラス補正要求信号のカウント値がコントロールレジスタ32から通知されるプラス補正要求信号の閾値以上のときに例えば値1となるプラス補正フラグをステータスレジスタ28に書き込む。マイナス補正回数カウンタ26は例えば1フレーム期間におけるマイナス補正要求信号の回数をカウントし、マイナス補正要求信号のカウント値そのもの、又は、マイナス補正要求信号のカウント値がコントロールレジスタ32から通知されるマイナス補正要求信号の閾値以上のときに例えば値1となるマイナス補正フラグをステータスレジスタ28に書き込む。ノイズ回数カウンタ27は例えば1フレーム期間におけるノイズ判定信号の回数をカウントし、ノイズ判定信号のカウント値そのもの、又は、ノイズ判定信号のカウント値がコントロールレジスタ32から通知されるノイズ判定信号の閾値以上のときに例えば値1となるノイズ判定フラグをステータスレジスタ28に書き込む。このように、ステータスレジスタ28に、プラス補正要求信号のカウント値又はプラス補正フラグ、マイナス補正要求信号のカウント値又はマイナス補正フラグ、ノイズ判定信号のカウント値又はノイズ判定フラグに格納しているため、外部のCPUはステータスレジスタ28をアクセスしてモニタすることで通信環境の状態を認識することができる。また、CPUは通信環境の状態に応じてコントロールレジスタ32のプラス補正回数カウンタ25、マイナス補正回数カウンタ26、ノイズ回数カウンタ27それぞれのカウント値に対する閾値を書き換えて、通信環境に応じた閾値の設定を行うことができる。なお、プラス補正回数カウンタ25、マイナス補正回数カウンタ26、ノイズ回数カウンタ27それぞれは数フレーム以上の所定期間における回数をカウントするものであっても良い。ステータスレジスタ28はプラス補正要求信号のカウント値又はプラス補正フラグ、マイナス補正要求信号のカウント値又はマイナス補正フラグ、ノイズ判定信号のカウント値又はノイズ判定フラグを格納し、CPUからの読み出し要求に従って端子17からCPUに供給する。更に、ステータスレジスタ28は1フレームにおけるプラス補正要求信号、マイナス補正要求信号、ノイズ判定信号それぞれが発生した受信データの受信データ格納レジスタにおけるビット位置を示すフラグを格納し、CPUからの読み出し要求に従って端子17からCPUに供給する構成としても良い。<動作>図3Aに示す通信データが端子11に入力され、これに対し、図3Bに示すサンプリングクロックが生成されている場合には、サンプリングクロックのハイレベル期間に通信データをサンプリングすることで、通信データの1ビット期間それぞれで第1、第2、第3の受信データが得られる。この場合、通信データの1ビット期間における第1、第2、第3の受信データが同一のため、多数決回路14では図3Cに示す受信データを出力する。図4Aに示す通信データが端子11に入力され、これに対し、例えばスタートビットの検出タイミングがずれた等の影響で、図4Bに示すサンプリングクロックが生成されている場合について考える。この場合、期間T1の第1、第2の受信データが値0であるのに対し、第3の受信データが値1となり、多数決回路14の出力する受信データは図4Cに示すように値0となる。また、マイナス補正検出部35は第1、第2、第3の受信データのうち第3の受信データの値が他の受信データと異なるためにマイナス補正要求信号を生成する。これにより、サンプリングクロック生成カウンタ33のカウント値は1だけデクリメントされ、期間T2では図4Bに示すようにサンプリングクロックのタイミングが進められる。これにより、期間T2における第1、第2、第3の受信データは全て値1となる。この後の期間T3,T4,T5それぞれにおいても第1、第2、第3の受信データは全て同一となる。ところで、CPUはコントロールレジスタ32のm,nそれぞれの値を書き換えることで1ビット期間に出力するサンプリングクロックの数を3パルス又は5パルス又は7パルスに切り替えて、通信環境に応じた精度でサンプリングクロックのタイミング調整を行うことができ、1ビット期間に出力するサンプリングクロックの数を多くすることで受信データの信頼性を向上させることができる。なお、上記の実施形態では多数決回路14の出力する多数と判定された値の受信データを常に受信データ格納レジスタ15に格納しているが、プラス補正検出部34,マイナス補正検出部35からのプラス補正要求信号,マイナス補正要求信号それぞれを受信データ格納レジスタ15に供給し、受信データ格納レジスタ15ではプラス補正要求信号又はマイナス補正要求信号が供給されるときは受信データの格納を停止する構成としても良い。これはサンプリングクロックの出力タイミングを遅らす又は進める補正が発生したときに受信データを破棄する場合に有効な機能である。"