"互いに積層された第1及び第2の半導体チップを含むチップ積層体を有する半導体装置であって、前記第1及び第2の半導体チップのそれぞれが、半導体基板と、前記半導体基板の第1の面に設けられた回路素子層と、前記回路素子層の表面に設けられた第1の表面絶縁層と、前記半導体基板の前記第1の面の反対側に位置する前記半導体基板の第2の面に設けられた第1の裏面絶縁層と、前記第1の裏面絶縁層の面のうち、前記半導体基板と接触する面とは反対側に位置する面に設けられ、前記第1の裏面絶縁層と異なる絶縁物質を含む第2の裏面絶縁層と、前記半導体基板を貫通する貫通電極と、を有することを特徴とする半導体装置。前記第2の裏面絶縁層の熱膨張係数と前記第1の表面絶縁層の熱膨張係数との差が、前記第1の裏面絶縁層の熱膨張係数と前記第1の表面絶縁層の前記熱膨張係数との差よりも小さいことを特徴とする請求項1記載の半導体装置。前記回路素子層は、第1の配線階層として前記貫通電極と電気的に接続された第1の配線層と、前記第1の配線層を覆う第2の表面絶縁層とを有する多階層配線構造を含み、前記第1及び第2の半導体チップのそれぞれは、さらに、前記第2の表面絶縁層の第1の面に形成された表面電極であって、前記第2の表面絶縁層を貫通して前記第1の配線層に到達する第1の部分を含む前記表面電極を有することを特徴とする請求項1または2記載の半導体装置。前記第1の表面絶縁層が前記第2の表面絶縁層の前記第1の面に形成されることを特徴とする請求項3に記載の半導体装置。前記第1の表面絶縁層が前記第2の表面絶縁層と異なる絶縁物質を含むことを特徴とする請求項3に記載の半導体装置。前記第1の表面絶縁層が前記表面電極を露出する開口部を備えることを特徴とする請求項3に記載の半導体装置。前記回路素子層の前記多階層配線構造は、前記貫通電極と前記表面電極との間に複数の配線階層を含み、前記第1の配線階層と前記表面電極との間に、前記複数の配線階層のうちのいずれの1つの配線階層も挿入しないことを特徴とする請求項3に記載の半導体装置。前記貫通電極は、前記半導体基板の前記第2の面から突き出た一端部分を含み、前記第1の裏面絶縁層の一部と前記第2の裏面絶縁層の一部とが前記半導体基板の前記第2の面と前記貫通電極の前記一端部分との間に挿入されることを特徴とする請求項1に記載の半導体装置。前記第1の半導体チップと前記第2の半導体チップとの間の隙間を充填する第1の封止樹脂を設けたことを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置。前記第1の封止樹脂は、前記チップ積層体の外周側面を覆うことを特徴とする請求項9記載の半導体装置。基板本体と、該基板本体の表面に設けられた接続パッドと、前記基板本体の裏面に設けられ、前記接続パッドと電気的に接続された接続ランドと、を含み、前記チップ積層体が搭載される配線基板を有し、前記チップ積層体は、前記配線基板と前記第2の半導体チップとの間に前記第1の半導体チップが挟まれるように前記配線基板上に実装され、前記第1の半導体チップの前記表面電極は、前記配線基板の前記接続パッドと接続されることを特徴とする請求項3に記載の半導体装置。前記第1の表面絶縁層と前記第2の裏面絶縁層とが、樹脂を含むことを特徴とする請求項1に記載の半導体装置。前記第1の表面絶縁層と前記第2の裏面絶縁層とが、熱硬化性の樹脂を含むことを特徴とする請求項1に記載の半導体装置。第1及び第2の半導体チップが積層されたチップ積層体を有する半導体装置の製造方法であって、半導体基板、該半導体基板の第1の面に設けられた回路素子層、該回路素子層の表面に設けられた表面絶縁層、該回路素子層の表面に設けられた表面電極、前記半導体基板の前記第1の面の反対側に位置する前記半導体基板の第2の面に設けられた第1の裏面絶縁層、該第1の裏面絶縁層の面のうち前記半導体基板と接触する面とは反対側に位置する面に設けられ前記第1の裏面絶縁層と異なる絶縁物質を含む第2の裏面絶縁層、前記半導体基板を貫通する貫通電極、及び前記半導体基板の前記第2の面側に設けられ該貫通電極と接続される裏面電極を有する第1及び第2の半導体チップを形成する工程と、前記第2の半導体チップに設けられた前記表面電極と、前記第1の半導体チップに設けられた前記裏面電極とを熱圧着して、前記チップ積層体を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記チップ積層体を形成する工程では、複数の前記第2の半導体チップを熱圧着により積層させ、積層させた複数の前記第2の半導体チップのうちの1つの前記第2の半導体チップと前記第1の半導体チップとを熱圧着させることを特徴とする請求項14記載の半導体装置の製造方法。前記第1及び第2の半導体チップを形成する工程では、前記第2の裏面絶縁層に開口部を形成し、前記開口部が形成された前記第2の裏面絶縁層をマスクとする異方性エッチングにより、前記第1の裏面絶縁層及び前記半導体基板を貫通し、かつ前記貫通電極が配置される基板貫通孔を形成することを特徴とする請求項14または15記載の半導体装置の製造方法。前記第2の裏面絶縁層の熱膨張係数と前記表面絶縁層の熱膨張係数との差が、前記第1の裏面絶縁層の熱膨張係数と前記表面絶縁層の熱膨張係数との差よりも小さいことを特徴とする請求項14ないし16のうち、いずれか1項記載の半導体装置の製造方法。前記第1及び第2の半導体チップを形成する工程は、前記第2の裏面絶縁層を形成する前に、接着剤を介して前記半導体基板に形成された前記回路素子層を支持基板に接着し、前記半導体基板を薄板化する工程と、前記半導体基板を薄板化後に、前記回路素子層から前記接着剤及び前記支持基板を除去する工程と、を含み、前記第2の裏面絶縁層を、前記接着剤の熱硬化温度よりも低い熱硬化温度を有する熱硬化性樹脂で形成することを特徴とする請求項14ないし17のうち、いずれか1項記載の半導体装置の製造方法。前記第1の半導体チップと前記第2の半導体チップとの間の隙間を充填するように、第1の封止樹脂を形成する工程を有することを特徴とする請求項14ないし18のうち、いずれか1項記載の半導体装置の製造方法。前記第1の封止樹脂を形成する工程では、前記チップ積層体の外周側面を覆うように前記第1の封止樹脂を形成すると共に、前記第1の封止樹脂の形状を、前記第1の半導体チップから前記第2の半導体チップに向かう方向に対して幅が広くなる逆テーパー形状にすることを特徴とする請求項19記載の半導体装置の製造方法。図30は、従来の半導体装置に適用される貫通電極を備えた半導体チップの一例を示す断面図である。図30を参照するに、半導体チップ300は、半導体基板301と、半導体基板301の表面301aに設けられた回路素子層302と、半導体基板301を貫通する貫通ビア303を含む貫通電極304と、貫通電極304の一端に設けられた表面電極305と、貫通電極304の他端に設けられた裏面電極306と、回路素子層302の表面302aに設けられた表面樹脂層308と、半導体基板301の裏面301bに設けられた裏面絶縁層309と、を有する。このように、半導体チップ300では、回路素子層302の表面302aに回路素子層302を保護する表面樹脂層308例えば、ポリイミド樹脂が設けられているが、半導体基板301の裏面301b側には裏面絶縁層309例えば、窒化シリコン膜が形成されているのみであった。上記構成とされた半導体チップ300を積層して熱圧着により実装する際、表面樹脂層308の熱膨張係数と裏面絶縁層309の熱膨張係数との差が大きいため、半導体チップ300に反りが発生してしまう。特許文献1に開示されている方法では、実装時の加熱後の冷却時に生じる反りを抑制することは可能だが、積層工程時の加熱熱圧着するための加熱による半導体チップの反りを抑制することは困難であった。このように、積層工程時における加熱、および冷却時において、半導体チップ300に反りが発生すると、半導体チップ300間の電気的接続不良が増加し、半導体装置の歩留まりが低下してしまう虞があった。本発明の一観点によれば、互いに積層された第1及び第2の半導体チップを含むチップ積層体を有する半導体装置であって、前記第1及び第2の半導体チップのそれぞれが、半導体基板と、前記半導体基板の第1の面に設けられた回路素子層と、前記回路素子層の表面に設けられた第1の表面絶縁層と、前記半導体基板の前記第1の面の反対側に位置する前記半導体基板の第2の面に設けられた第1の裏面絶縁層と、前記第1の裏面絶縁層の面のうち、前記半導体基板と接触する面とは反対側に位置する面に設けられ、前記第1の裏面絶縁層と異なる絶縁物質を含む第2の裏面絶縁層と、前記半導体基板を貫通する貫通電極と、を有することを特徴とする半導体装置が提供される。本発明の半導体装置によれば、互いに積層された第1及び第2の半導体チップのそれぞれが、回路素子層の表面に設けられた第1の表面絶縁層と、半導体基板の前記第1の面の反対側に位置する半導体基板の第2の面に設けられた第1の裏面絶縁層と、第1の裏面絶縁層の面のうち、半導体基板と接触する面とは反対側に位置する面に設けられ、第1の裏面絶縁層と異なる絶縁物質を含む第2の裏面絶縁層と、を有することにより、半導体チップの両面に従来よりも熱膨張係数の値の差が小さい絶縁層樹脂層が配置される。これにより、第1及び第2の半導体チップを熱圧着する際の加熱により、第1及び第2の半導体チップに反りが発生することを抑制できる。また、熱圧着する際の加熱に起因する第1及び第2の半導体チップの反りが抑制可能になることで、第1の半導体チップと第2の半導体チップとの間の電気的接続信頼性が向上可能となるため、半導体装置の歩留まりを向上させることができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。実施の形態図1は、本発明の実施の形態に係る半導体装置の概略構成を示す断面図である。図1では、実際には、後述する図2に示すように、複雑な構成とされたチップ貫通電極68を簡略化して図示する。また、実際には、図1に示すチップ貫通電極54もチップ貫通電極68と同様に複雑な構成とされているが、図1では簡略化して図示する。また、図1では、後述する図2に示すはんだバンプ70の図示を省略する。図1を参照するに、本実施の形態の半導体装置10は、配線基板11と、バンプ12と、外部接続端子13と、チップ積層体14と、第1の封止樹脂16と、第2の封止樹脂17と、第3の封止樹脂18と、を有する。配線基板11は、基板本体22と、接続パッド23と、配線24と、接続ランド26と、貫通電極27と、第1のソルダーレジスト29と、第2のソルダーレジスト31と、を有する。基板本体22は、板状とされており、平坦な面とされた表面22a及び裏面22bを有する。基板本体22としては、例えば、ガラスエポキシ基板を用いることができる。接続パッド23は、基板本体22の表面22aの中央に複数設けられている。配線24は、再配線であり、基板本体22の表面22aに設けられている。配線24は、接続パッド23と接続されている。接続ランド26は、基板本体22の裏面22bに複数設けられている。貫通電極27は、基板本体22のうち、配線24と接続ランド26との間に挟まれた部分を貫通するように設けられている。貫通電極27は、一方の端が配線24と接続されており、他方の端が接続ランド26と接続されている。これにより、貫通電極27は、接続パッド23と接続ランド26とを電気的に接続している。第1のソルダーレジスト29は、基板本体22の表面22aに設けられている。第1のソルダーレジスト29は、複数の接続パッド23を露出すると共に、配線24を覆うように配置されている。第1のソルダーレジスト29は、配線24を保護する機能を有する。第2のソルダーレジスト31は、基板本体22の裏面22bに設けられている。第2のソルダーレジスト31は、複数の接続ランド26を露出するように配置されている。バンプ12は、接続パッド23上に設けられている。バンプ12は、配線基板11に実装されるチップ積層体14、及び配線基板11と接続されており、チップ積層体14と配線基板11とを電気的に接続している。バンプ12としては、例えば、スタッドバンプ例えば、材料は金を用いることができる。外部接続端子13は、接続ランド26に設けられている。外部接続端子13は、半導体装置10をマザーボード等の実装基板図示せずに実装する際、該実装基板に設けられた端子図示せずと接続される。外部接続端子13としては、例えば、はんだボールを用いることができる。チップ積層体14は、第1の半導体チップ35と、第2の半導体チップ36-1,36-2,36-3,36-4と、を有する。チップ積層体14は、第1の半導体チップ35上に、第2の半導体チップ36-1、第2の半導体チップ36-2、第2の半導体チップ36-3、第2の半導体チップ36-4の順で第2の半導体チップ36-1,36-2,36-3,36-4を積層させた構成とされており、配線基板11上に実装されている。第1の半導体チップ35は、配線基板11に実装されるIFInterface用半導体チップであり、半導体基板41と、回路素子層42と、第1の表面電極44と、第1の表面絶縁層47と、第2の表面絶縁層図示せず、第1の裏面絶縁層49と、第2の裏面絶縁層51と、第1の裏面電極52と、配線53と、チップ貫通電極54と、を有する。半導体基板41は、矩形とされた基板である。半導体基板41は、第1の面41aと、第1の面41aの反対側に配置された第2の面41bと、を有する。半導体基板41としては、例えば、単結晶シリコン基板を用いることができる。回路素子層42は、半導体基板41の第1の面41aに設けられている。回路素子層42は、図示していない素子例えば、トランジスタ等と、積層された複数の層間絶縁膜と、該複数の層間絶縁膜に設けられ、該素子と電気的に接続された複数の配線及びビアと、を有する。また、回路素子層42は、貫通電極具体的には、チップ貫通電極54の構成要素であり、かつ半導体基板41を貫通するSi貫通電極Through-Siliconviaと電気的に接続された図示していない第1の配線階層第1の配線層と、該第1の配線階層を覆う第2の表面絶縁層と、貫通電極Si貫通電極と第1の表面電極44との間に配置された複数の配線階層と、該複数の配線階層間を電気的に接続する複数のビアと、を含む多階層配線構造を有する。第2の表面絶縁層図示せずは、回路素子層42の最上層に設けられており、第2の表面絶縁層の表面第2の表面絶縁層の第1の面は、回路素子層42の表面42aを構成している。第1の表面電極44は、回路素子層42の表面42a図示していない第2の表面絶縁層の第1の面に複数設けられており、バンプ12と対向する位置に配置されている。第1の表面電極44は、バンプ12を介して、配線基板11の接続パッド23と電気的に接続されている。これにより、第1の半導体チップ35は、配線基板11と電気的に接続されている。また、第1の表面電極44は、第2の表面絶縁層図示せずを貫通して第1の配線階層図示せずに到達する第1の部分を含む。第1の配線階層と第1の表面電極44との間には、複数の配線階層配線層のうちのいずれの1つの配線階層も挿入していない。第1の表面絶縁層47は、複数の第1の表面電極44を露出するように、回路素子層42の表面42a図示していない第2の表面絶縁層の第1の面回路素子層42の表面に設けられている。第1の表面絶縁層47は、第1の表面電極44を露出する開口部図示せずを有する。また、第1の表面絶縁層47は、第2の表面絶縁層図示せずと異なる絶縁物質を含む。第1の表面絶縁層47の材料としては、例えば、ポリイミド樹脂を用いることができる。第1の表面絶縁層47の厚さは、例えば、3μmとすることができる。第1の裏面絶縁層49は、半導体基板41の第2の面41bに設けられている。第1の裏面絶縁層49としては、例えば、シリコン窒化膜例えば、Si3O4膜を用いることができる。第2の裏面絶縁層51は、第1の裏面絶縁層49の表面49a第1の裏面絶縁層49の面のうち、半導体基板41と接触する面とは反対側に位置する面に設けられている。第1の表面絶縁層47及び第2の裏面絶縁層51は、樹脂を含む。具体的には、第1の表面絶縁層47及び第2の裏面絶縁層51は、熱硬化性の樹脂を含む。第2の裏面絶縁層51としては、第2の裏面絶縁層51の熱膨張係数の値と第1の表面樹脂層47の熱膨張係数の値との差が、第1の裏面絶縁層49の熱膨張係数の値と第1の表面樹脂層47の熱膨張係数の値との差よりも小さくなる熱膨張係数を有する絶縁層樹脂層を用いる。このように、第1の裏面絶縁層49の表面49aに、第1の裏面絶縁層49の熱膨張係数の値と第1の表面絶縁層47の熱膨張係数の値との差よりも第1の表面絶縁層47の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層51を設けることにより、従来よりも、第1の半導体チップ35の表面側及び裏面側に熱膨張係数の差を小さくすることができるため、バンプ12を介して、第1の半導体チップ35の第1の表面電極44と配線基板11の接続パッド23とを熱圧着する際、或いは、第2の半導体チップ36-1の第2の表面電極69と第1の半導体チップ35の第1の裏面電極52とを熱圧着する際の加熱により、第1の半導体チップ35に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1の半導体チップ35の反りが抑制可能になることで、第1の半導体チップ35と配線基板11との間の電気的接続信頼性を向上させることができる。第1の表面絶縁層47の厚さが3μmの場合、第2の裏面絶縁層51の厚さは、例えば、3μmとすることができる。第1の裏面電極52は、第2の裏面絶縁層51の表面51aに複数設けられており、チップ貫通電極54の他端54Bと接続されている。配線53は、回路素子層42の表面42aに設けられており、チップ貫通電極54の一端54Aと接続されている。配線53は、第1の表面電極44と接続されている。配線53は、第1の裏面電極52の配設間隔が接続パッド23の配設位置に対応するようにするための再配線である。チップ貫通電極54は、第1の裏面電極52と配線53との間に位置する半導体基板41、回路素子層42、第1の裏面絶縁層49、及び第2の裏面絶縁層51を貫通するように設けられている。チップ貫通電極54は、半導体基板41を貫通する貫通電極と、該貫通電極と電気的に接続され、かつ回路素子層42の多階層配線構造を構成する第1の配線階層、他の配線層、及びビアと、を有する。チップ貫通電極54は、その他端54Bが第1の裏面電極52と接続されており、一端54Aが配線53と接続されている。これにより、チップ貫通電極54は、第1の表面電極44と第1の裏面電極52とを電気的に接続している。上記構成とされた第1の半導体チップ35は、半導体基板41を貫通する貫通電極を有するため、薄板化例えば、50μm以下されている。貫通電極は、半導体基板41の第2の面41bから突き出た一端部分を含み、第1の裏面絶縁層49の一部と第2の裏面絶縁層51の一部とが半導体基板41の第2の面41bと貫通電極の一端部分との間に挿入されている。図1を参照するに、第2の半導体チップ36-1は、第1の半導体チップ35上に実装されるメモリ用半導体チップであり、半導体基板61と、回路素子層62と、円筒状絶縁材63と、第1の裏面絶縁層64と、第1の表面絶縁層65と、第2の裏面絶縁層66と、基板貫通孔67と、チップ貫通電極68と、第2の表面電極69と、はんだバンプ70と、第2の裏面電極71と、を有する。図2は、図1に示す第2の半導体チップの主要部を拡大した断面図である。図2において、図1に示す第2の半導体チップ36-1と同一構成部分には同一符号を付す。なお、図2では、第2の半導体チップ36-1の一例として、DRAMDynamicRandomAccessMemoryを用いた場合を例に挙げて図示する。また、図2では、1つのチップ貫通電極68のみを図示しているが、実際には、複数のチップ貫通電極68が所定の間隔で隣接して配置されている。図1及び図2を参照するに、半導体基板61は、矩形とされた基板である。半導体基板61は、第1の面61aと、第1の面61aの反対側に配置された第2の面61bと、を有する。半導体基板61の第1の面61a側には、図示していないゲート絶縁膜と、ゲート電極73の一部とが配置される溝121が形成されている。溝121は、メモリセル形成領域Aに設けられている。半導体基板61としては、例えば、単結晶シリコン基板を用いることができる。図1及び図2を参照するに、回路素子層62は、半導体基板61の第1の面61aに設けられている。図2を参照するに、回路素子層62は、メモリセルが形成されるメモリセル形成領域A、及び周辺回路が形成される周辺回路形成領域Bを有すると共に、素子分離領域72と、半導体基板61の第1の面61aに形成されたゲート酸化膜図示せずと、ゲート電極73,74と、サイドウォール76と、第1の不純物拡散層77と、第2の不純物拡散層78と、第3の不純物拡散層79と、トタンジスタ80と、第1の層間絶縁膜82と、セルフアラインコンタクト83,84と、ビット線コンタクト85と、コンタクトプラグ86と、多階層配線構造90と、を有する。図2を参照するに、素子分離領域72は、半導体基板61の第1の面61a側に位置する半導体基板61に内設されている。素子分離領域72は、半導体基板61に形成された溝に絶縁膜例えば、シリコン酸化膜SiO2膜が埋め込まれた構成とされている。図2を参照するに、ゲート電極73は、図示していないゲート絶縁膜を介して、半導体基板61に形成された溝121を埋め込むと共に、半導体基板61の第1の面61aから突出するように設けられている。ゲート電極73は、2層構造とされており、例えば、ポリシリコン膜と、タングステン膜と、を順次積層した構造とすることができる。図2を参照するに、ゲート電極74は、ゲート電極73と隣り合う位置に配置されている。ゲート電極74は、ゲート絶縁膜図示せずを介して、メモリセル形成領域Aに位置する半導体基板61の第1の面61a上に設けられている。図2を参照するに、サイドウォール76は、ゲート電極72,73の側面及び上面を覆うように設けられている。サイドウォール76としては、シリコン窒化膜SiN膜を用いることができる。図2を参照するに、第1の不純物拡散層77は、ゲート電極73間に位置する半導体基板61に形成されている。第2の不純物拡散層78は、ゲート電極73とゲート電極74との間に位置する半導体基板61に形成されている。例えば、半導体基板61がp型単結晶シリコン基板の場合、第1及び第2の不純物拡散層77,78は、半導体基板61にn型不純物をイオン注入することで形成する。図2を参照するに、トランジスタ80は、図示していないゲート絶縁膜と、ゲート電極73と、第1の不純物拡散層77と、第2の不純物拡散層78と、を有した構成とされている。図2を参照するに、第3の不純物拡散層79は、周辺回路領域Bに位置する半導体基板61の第1の面61a側に形成されている。第3の不純物拡散層79は、周辺回路用トランジスタ図示せずの構成要素の1つである。図2を参照するに、第1の層間絶縁膜82は、サイドウォール76を覆うように、半導体基板61の第1の面61a及び素子分離領域72上に設けられている。第1の層間絶縁膜82は、メモリセル形成領域A及び周辺回路形成領域Bに配置されている。第1の層間絶縁膜82としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、セルフアラインコンタクト83は、第1の不純物拡散層77上に位置する第1の層間絶縁膜82を貫通するように設けられている。セルフアラインコンタクト83の下端は、第1の不純物拡散層77と接触している。これにより、セルフアラインコンタクト83は、第1の不純物拡散層77と電気的に接続されている。図2を参照するに、セルフアラインコンタクト84は、第2の不純物拡散層78上に位置する第1の層間絶縁膜82を貫通するように設けられている。セルフアラインコンタクト84の下端は、第2の不純物拡散層78と接触している。これにより、セルフアラインコンタクト84は、第2の不純物拡散層78と電気的に接続されている。図2を参照するに、ビット線コンタクト85は、セルフアラインコンタクト83上に配置されており、第1の層間絶縁膜82に内設されている。図2を参照するに、コンタクトプラグ86は、第3の不純物拡散層79上に形成された第1の層間絶縁膜82を貫通するように設けられている。コンタクトプラグ86の下端は、第3の不純物拡散層79と接触している。これにより、コンタクトプラグ86は、周辺回路用トランジスタ図示せずと電気的に接続されている。図2を参照するに、多階層配線構造87は、第2の層間絶縁膜88と、ビット線89と、複数の配線階層である配線階層92,102,103,108,114,142,144,147及び第1の配線階層149と、容量コンタクト93と、ストッパー膜94と、第3の層間絶縁膜95と、記憶素子であるキャパシタ97と、第4の層間絶縁膜98と、ビア99,106,112,146,148、と、コンタクトプラグ101,143と、第5の層間絶縁膜105と、第6の層間絶縁膜111と、第2の表面絶縁層151と、を有する。このうち、配線階層142,144,147、コンタクトプラグ143、ビア146,148、及び第1の配線階層149は、チップ貫通ビア68の一部を構成している。図2を参照するに、第2の層間絶縁膜88は、第1の層間絶縁膜82上に設けられている。第2の層間絶縁膜88は、メモリセル形成領域A及び周辺回路形成領域Bに配置されている。第2の層間絶縁膜88としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、ビット線89は、ビット線コンタクト85上に設けられており、第2の層間絶縁膜88に内設されている。ビット線89は、ビット線コンタクト85を介して、第1の不純物拡散層77と電気的に接続されている。また、図示してはいないが、ビット線89は、ゲート電極73の延在方向に対して交差する方向に延在している。図2を参照するに、配線階層92は、第1の層間絶縁膜82上に設けられており、コンタクトプラグ86の上端と接続されている。これにより、配線階層92は、コンタクトプラグ86を介して、周辺回路用トランジスタ図示せずと電気的に接続されている。図2を参照するに、容量コンタクト93は、セルフアラインコンタクト84上に位置する部分の第1及び第2の層間絶縁膜82,88を貫通するように設けられている。容量コンタクト93の下端は、セルフアラインコンタクト84の上端と接続されている。これにより、容量コンタクト93は、セルフアラインコンタクト84を介して、第2の不純物拡散層78と電気的に接続されている。図2を参照するに、ストッパー膜94は、第2の層間絶縁膜88上に設けられている。ストッパー膜94は、メモリセル形成領域A及び周辺回路形成領域Bに配置されている。ストッパー膜94は、エッチングにより、第3の層間絶縁膜95にキャパシタ97を配置するためのシリンダ孔123を形成する際のエッチングストッパーとなる膜である。ストッパー膜94としては、シリコン窒化膜SiN膜を用いる。図2を参照するに、第3の層間絶縁膜95は、ストッパー膜94上に設けられており、容量コンタクト93の上面を露出するシリンダ孔123を有する。シリンダ孔123は、第3の層間絶縁膜95を貫通するように形成されている。第3の層間絶縁膜95は、メモリセル形成領域A及び周辺回路形成領域Bに配置されている。第3の層間絶縁膜95としては、シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、キャパシタ97は、シリンダ孔123の内面を覆う下部電極125と、下部電極125を介して、シリンダ孔123を埋め込む容量絶縁膜126と、第3の層間絶縁膜95上に設けられ、下部電極125の上端及び容量絶縁膜126の上端と接続された上部電極127と、を有する。下部電極125は、容量コンタクト93と接触している。これにより、下部電極125は、容量コンタクト93を介して、第2の不純物拡散層78と電気的に接続されている。上部電極127は、複数の下部電極125に対して共通の電極である。キャパシタ97で保持されるデータは、ワード線として機能するゲート電極73の活性化に伴い、第1の不純物拡散層77、セルフアラインコンタクト83、ビット線コンタクト85、及び容量コンタクト93を介して、ビット線89に読み出される。図2を参照するに、第4の層間絶縁膜98は、上部電極を127覆うように、第3の層間絶縁膜95上に設けられている。第4の層間絶縁膜98は、メモリセル形成領域A及び周辺回路形成領域Bに配置されている。第4の層間絶縁膜98としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、ビア99は、上部電極127上に位置する第4の層間絶縁膜98を貫通するように設けられている。ビア99の下端は、上部電極127と接続されている。図2を参照するに、コンタクトプラグ101は、配線階層92上に位置するストッパー膜94、第3の層間絶縁膜95、及び第4の層間絶縁膜98を貫通するように設けられている。コンタクトプラグ101の下端は、配線階層92と接続されている。図2を参照するに、配線階層102は、第4の層間絶縁膜98上に設けられており、ビア99の上端と接続されている。これにより、配線階層102は、ビア99を介して、上部電極127と電気的に接続されている。配線階層102は、上部電極127に所定の電位を供給するための配線である。図2を参照するに、配線階層103は、第4の層間絶縁膜98上に設けられており、コンタクトプラグ101の上端と接続されている。図2を参照するに、第5の層間絶縁膜105は、配線階層102,103を覆うように、第4の層間絶縁膜98上に設けられている。第5の層間絶縁膜105は、メモリセル形成領域A及び周辺回路形成領域Bに配置されている。第5の層間絶縁膜105としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、ビア106は、配線階層103上に位置する第5の層間絶縁膜105を貫通するように設けられている。ビア106の下端は、配線階層103と接続されている。図2を参照するに、配線階層108は、第5の層間絶縁膜105上に設けられており、ビア106の上端と接続されている。図2を参照するに、第6の層間絶縁膜111は、配線階層108を覆うように、第5の層間絶縁膜105上に設けられている。第6の層間絶縁膜111は、メモリセル形成領域A及び周辺回路形成領域Bに配置されている。第6の層間絶縁膜111としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、ビア112は、配線階層108上に位置する第6の層間絶縁膜111を貫通するように設けられている。図2を参照するに、配線階層114は、第6の層間絶縁膜111上に設けられており、ビア112の上端と接続されている。配線階層114は、最上層に配置された配線である。図2を参照するに、配線階層142は、周辺回路領域Bに設けられた第1の層間絶縁膜82上に設けられている。配線階層142の下面142aの一部は、基板貫通孔67により露出されている。配線階層142の下面142aは、基板貫通孔67に設けられたシード層138の上面138aと接続されている。これにより、配線階層142は、貫通電極135と電気的に接続されている。図2を参照するに、コンタクトプラグ143は、配線階層142上に位置する第2の層間絶縁膜88、ストッパー膜94、第3の層間絶縁膜95、及び第4の層間絶縁膜98を貫通するように複数設けられている。複数のコンタクトプラグ143の下端は、配線階層142の上面と接続されている。これにより、複数のコンタクトプラグ143は、配線階層142と電気的に接続されている。図2を参照するに、配線階層144は、周辺回路領域Bに位置する第4の層間絶縁膜98の上面に設けられている。配線階層144の下面は、複数のコンタクトプラグ143の上端と接続されている。これにより、配線階層144は、複数のコンタクトプラグ143と電気的に接続されている。図2を参照するに、ビア146は、配線階層144上に位置する第5の層間絶縁膜105を貫通するように複数設けられている。複数のビア146の下端は、配線階層144と接続されている。これにより、複数のビア146は、配線階層144と電気的に接続されている。図2を参照するに、配線階層147は、周辺回路領域Bに位置する第5の層間絶縁膜105の上面に設けられている。配線階層147の下面は、複数のビア146の上端と接続されている。これにより、配線階層147は、複数のビア146と電気的に接続されている。図2を参照するに、ビア148は、配線階層147上に位置する第6の層間絶縁膜111を貫通するように複数設けられている。複数のビア148の下端は、配線階層147と接続されている。これにより、複数のビア148は、配線階層147と電気的に接続されている。図2を参照するに、第1の配線階層149は、周辺回路領域Bに位置する第6の層間絶縁膜111の上面に設けられている。第1の配線階層149の下面は、複数のビア148の上端と接続されている。これにより、第1の配線階層149は、複数のビア148と電気的に接続されている。第1の配線階層149の上面149aチップ貫通電極68の一端68Aの一部は、第2の表面絶縁層151に形成された開口部129により露出されている。第1の配線階層149は、多階層配線構造87を構成する複数の配線階層のうち、最上層に配置された配線階層である。図2を参照するに、第2の表面絶縁層151は、最上層に配置された配線である配線階層114及び第1の配線階層149を覆うように、第6の層間絶縁膜111上に設けられている。第2の表面絶縁層151は、チップ貫通電極68の一端68Aを露出する開口部129を有する。第2の表面絶縁層151は、多階層配線構造87のうち、第2の表面絶縁層151の下方に配置された部分を保護する機能を有する。具体的には、第2の表面絶縁層151は、多階層配線構造87のうち、第2の表面絶縁層151の下方に配置された部分に水分が浸入することを防止する機能を有する。第2の表面絶縁層151としては、例えば、シリコン窒化膜Si3N4膜や酸窒化膜SiON膜等を用いることができる。図2を参照するに、円筒状絶縁材63絶縁リングは、チップ貫通電極68の一部を構成する貫通電極135の外周を囲むように、半導体基板61に設けられている。円筒状絶縁材63は、周辺回路形成領域Bに位置する半導体基板61を貫通している。円筒状絶縁材63は、半導体基板61に形成された溝を絶縁膜例えば、シリコン窒化膜SiN膜及びシリコン酸化膜SiO2膜等で埋め込むことで構成されている。なお、図2では、1つのチップ貫通電極68に対して1つの円筒状絶縁材63を設けた場合を例に挙げて説明したが、1つのチップ貫通電極68に対して同心円状に配置された2つの円筒状絶縁材を設けてもよい。図1及び図2を参照するに、第1の裏面絶縁層64は、半導体基板61の第2の面61bを覆うように設けられている。第1の裏面絶縁層64としては、例えば、シリコン窒化膜SiN膜を用いることができる。図1及び図2を参照するに、第1の表面絶縁層65は、第2の表面絶縁層151の表面151a第2の表面絶縁層151の第1の面回路素子層62の表面62aに設けられている。第1の表面絶縁層65は、第2の表面電極69を露出する開口部131を有する。第1の表面絶縁層65は、第2の表面絶縁層151と異なる絶縁物質を含む。第1の表面絶縁層65としては、例えば、ポリイミド樹脂を用いることができる。第1の表面絶縁層65の厚さは、例えば、3μmとすることができる。図1及び図2を参照するに、第2の裏面絶縁層66は、第1の裏面絶縁層64の表面64a第1の裏面絶縁層64の面のうち、半導体基板61と接触する面とは反対側に位置する面を覆うように設けられている。第1の表面絶縁層65及び第2の裏面絶縁層66は、樹脂を含む。具体的には、第1の表面絶縁層65及び第2の裏面絶縁層66は、熱硬化性の樹脂を含む。第2の裏面絶縁層66としては、第2の裏面絶縁層66の熱膨張係数の値と第1の表面樹脂層65の熱膨張係数の値との差が、第1の裏面絶縁層64の熱膨張係数の値と第1の表面樹脂層65の熱膨張係数の値との差よりも小さくなる熱膨張係数を有する絶縁層樹脂層を用いる。このように、第1の裏面絶縁層64の表面64aに、第1の裏面絶縁層64の熱膨張係数の値と第1の表面絶縁層65の熱膨張係数の値との差よりも第1の表面絶縁層65の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層66を設けることにより、従来よりも、第2の半導体チップ36-1の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、第1の半導体チップ35の第1の裏面電極52と第2の半導体チップ36-1の第2の表面電極69とを熱圧着する際、或いは、第2の半導体チップ36-1の第2の裏面電極71と第2の半導体チップ36-2の第2の表面電極69とを熱圧着する際の加熱により、第2の半導体チップ36-1に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1及び第2の半導体チップ35,36-1の反りが抑制可能になることで、第1の半導体チップ35と第2の半導体チップ36-1との間の電気的接続信頼性を向上させることができる。第1の表面絶縁層65の厚さが3μmの場合、第2の裏面絶縁層66の厚さは、例えば、3μmとすることができる。図2を参照するに、基板貫通孔67は、円筒状絶縁材63で囲まれた半導体基板61と、円筒状絶縁材63で囲まれた半導体基板61と対向する第1の裏面絶縁層64、第2の裏面絶縁層66、及び第1の層間絶縁膜82を貫通するように設けられている。図1及び図2を参照するに、チップ貫通電極68は、半導体基板61、第1の裏面絶縁層64、及び第2の裏面絶縁層66を貫通し、一端が第2の裏面絶縁層66から露出されると共に第2の裏面絶縁層66の表面66aから突出し、他端の一部が開口部129により露出されている。チップ貫通電極68は、貫通電極135Si貫通電極と、貫通電極135と電気的に接続された配線階層142,144,147、コンタクトプラグ143、ビア146,148、及び第1の配線階層149と、を有する。貫通電極本体図2を参照するに、貫通電極135は、シード層138と、貫通電極本体139と、を有する。シード層138は、基板貫通孔67の内面、及び貫通電極本体139の形成領域に位置する第2の裏面絶縁層66の表面66aを覆うように設けられている。シード層138の上面138a貫通電極135の他端は、第1の層間絶縁膜82から露出されている。シード層138としては、例えば、Ti膜と、Cu膜と、が順次積層された積層膜を用いることができる。貫通電極本体139は、Si貫通電極Through-SiliconVia、TSVであり、シード層138を介して、基板貫通孔67を埋め込むように設けられている。貫通電極本体139は、金属材料具体的には、Cuにより構成されている。また、貫通電極135は、半導体基板61の第2の面61bから突き出た一端部分135Aを含んでおり、第1の裏面絶縁層64の一部と第2の裏面絶縁層66の一部とが半導体基板61の第2の面61bと貫通電極135の一端部分135Aとの間に挿入されている。このように、第1の裏面絶縁層64の一部と第2の裏面絶縁層66の一部とを、半導体基板61の第2の面61bと貫通電極135の一端部分135Aとの間に挿入することにより、貫通電極135の寄生容量を小さくすることができる。特に、図2に示すように、半導体装置10の微細化の進展により、1つの貫通電極135に対して1つの円筒状絶縁材63しか設けることができない場合複数の円筒状絶縁材を設けることができない場合に有効である。図2を参照するに、第2の表面電極69は、シード層152と、表面電極本体153と、を有する。シード層152は、開口部129の内面側面及び底面、及び表面電極本体153の形成領域に対応する第2の表面絶縁層151の表面151a第2の表面絶縁層151の第1の面に設けられている。開口部129の底面に設けられたシード層152は、第1の配線階層149の上面149aと接続されている。これにより、第2の表面電極69は、チップ貫通電極68と電気的に接続されている。シード層152としては、例えば、Ti膜と、Cu膜と、が順次積層された積層膜を用いることができる。表面電極本体153は、シード層152を介して、開口部129を埋め込むように設けられている。表面電極本体153は、第1の表面絶縁層65の表面よりも突出するような形状とされている。表面電極本体153の材料としては、例えば、Cuを用いることができる。第2の表面電極69は、第2の表面絶縁層151を貫通して第1の配線階層149に到達する第1の部分69Aを有する。また、第1の配線階層149と第2の表面電極69との間には、多階層配線構造87を構成する複数の配線階層が配置されているが、第1の配線階層149と第2の表面電極69との間には、多階層配線構造87を構成する複数の配線階層のうちのいずれの1つの配線階層も挿入していない。図1を参照するに、第2の半導体チップ36-1の第2の表面電極69は、第1の半導体チップ35の第1の裏面電極52と接続されている。これにより、第2の半導体チップ36-1は、第1の半導体チップ35と電気的に接続されると共に、第1の半導体チップ35を介して、配線基板11と電気的に接続されている。また、第1の半導体チップ35と第2の半導体チップ36-1との間には、隙間が形成されている。図2を参照するに、はんだバンプ70は、第2の表面電極69の上面69aを覆うように設けられている。はんだバンプ70の材料としては、例えば、Sn-Ag合金を用いることができる。図2を参照するに、第2の裏面電極71は、第2の裏面絶縁層66から露出された貫通電極本体139の端面139aチップ貫通電極68の他端を覆うように設けられている。つまり、第2の裏面電極71は、半導体基板61の第2の面61b側に配置されている。第2の裏面電極71としては、例えば、Ni層と、Au層と、が順次積層されたNi/Au積層膜を用いることができる。上記第2の半導体チップ36-1は、半導体基板61を貫通する貫通電極135を有するため、薄板化例えば、50μm以下されている。なお、図2では、第2の半導体チップ36-1の一例として、DRAMを例に挙げて説明したが、DRAMの替わりに、SRAMStaticRandomAccessMemory、PRAM相変化メモリ、フラッシュメモリ等を用いてもよい。図1を参照するに、第2の半導体チップ36-2は、第2の半導体チップ36-1と同様な構成とされた薄板化例えば、50μm以下された半導体チップであり、第2の半導体チップ36-1上に実装されている。図3は、図1に示す領域Cに対応するチップ積層体を拡大した断面図である。図3において、図1に示す半導体装置10、及び図2に示す第2の半導体チップ36-1と同一構成部分には、同一符号を付す。図3を参照するに、第2の半導体チップ36-2の第2の表面電極69は、はんだバンプ70を介して、第2の半導体チップ36-1の第2の裏面電極71と電気的に接続されている。これにより、第2の半導体チップ36-2は、第2の半導体チップ36-1に実装されると共に、配線基板11と電気的に接続されている。また、第2の半導体チップ36-1と第2の半導体チップ36-2との間には、第1の封止樹脂16が充填される隙間が形成されている。第2の半導体チップ36-2は、第2の半導体チップ36-1と同様な構成とされているため、第1の裏面絶縁層64の表面64aに、第1の裏面絶縁層64の熱膨張係数の値と第1の表面絶縁層65の熱膨張係数の値との差よりも第1の表面絶縁層65の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層66を有する。このため、従来よりも、第2の半導体チップ36-2の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、第2の半導体チップ36-1と第2の半導体チップ36-2とを熱圧着する際、或いは、第2の半導体チップ36-2の第2の半導体チップ36-3とを熱圧着する際の加熱により、第2の半導体チップ36-2に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1及び第2の半導体チップ35,36-1,36-2の反りが抑制可能になることで、第2の半導体チップ36-2と第1及び第2の半導体チップ35,36-1との間の電気的接続信頼性を向上させることができる。図1を参照するに、第2の半導体チップ36-3は、第2の半導体チップ36-1と同様な構成とされた薄板化例えば、50μm以下された半導体チップであり、第2の半導体チップ36-2上に搭載されている。図3を参照するに、第2の半導体チップ36-3の第2の表面電極69は、はんだバンプ70を介して、第2の半導体チップ36-2の第2の裏面電極71と電気的に接続されている。これにより、第2の半導体チップ36-3は、第2の半導体チップ36-2に実装されると共に、配線基板11と電気的に接続されている。また、第2の半導体チップ36-2と第2の半導体チップ36-3との間には、第1の封止樹脂16が充填される隙間が形成されている。第2の半導体チップ36-3は、第2の半導体チップ36-1と同様な構成とされているため、第1の裏面絶縁層64の表面64aに、第1の裏面絶縁層64の熱膨張係数の値と第1の表面絶縁層65の熱膨張係数の値との差よりも第1の表面絶縁層65の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層66を有しており、従来よりも、第2の半導体チップ36-2の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、第2の半導体チップ36-3と第2の半導体チップ36-2とを熱圧着する際、或いは、第2の半導体チップ36-3の第2の半導体チップ36-4とを熱圧着する際の加熱により、第2の半導体チップ36-3に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第2の半導体チップ36-1,36-2,36-3の反りが抑制可能になることで、第2の半導体チップ36-3と第2の半導体チップ36-2,36-4との間の電気的接続信頼性を向上させることができる。図1を参照するに、第2の半導体チップ36-4は、第2の半導体チップ36-1と同様な構成とされた薄板化例えば、50μm以下された半導体チップであり、第2の半導体チップ36-3上に搭載されている。第2の半導体チップ36-4の第2の表面電極69は、第3の半導体チップ36-3の第2の裏面電極71と電気的に接続されている。これにより、第2の半導体チップ36-4は、第2の半導体チップ36-3に実装されると共に、配線基板11と電気的に接続されている。また、第2の半導体チップ36-3と第2の半導体チップ36-4との間には、第1の封止樹脂16が充填される隙間が形成されている。第2の半導体チップ36-4は、第2の半導体チップ36-1と同様な構成とされているため、第1の裏面絶縁層64の表面64aに、第1の裏面絶縁層64の熱膨張係数の値と第1の表面絶縁層65の熱膨張係数の値との差よりも第1の表面絶縁層65の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層66を有しており、従来よりも、第2の半導体チップ36-2の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、第2の半導体チップ36-4と第2の半導体チップ36-3とを熱圧着する際の加熱により、第2の半導体チップ36-4に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第2の半導体チップ36-4の反りが抑制可能になることで、第2の半導体チップ36-4と第2の半導体チップ36-3との間の電気的接続信頼性を向上させることができる。上記説明したように、チップ積層体14は、互いに積層された第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4を含み、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4のそれぞれが、半導体基板41,61と、半導体基板41,61の第1の面41a,61aに設けられた回路素子層42,62と、回路素子層42,62の表面42a,62aに設けられた第1の表面絶縁層47,65と、半導体基板41,61の第2の面41b,61bに設けられた第1の裏面絶縁層49,64と、第1の裏面絶縁層49,64の面のうち、半導体基板41,61と接触する面とは反対側に位置する表面49a,64aに設けられ、第1の裏面絶縁層49,64と異なる絶縁物質を含む第2の裏面絶縁層51,66と、半導体基板41,61を貫通する貫通電極135と、を有することにより、配線基板11、第1の半導体チップ35、及び第2の半導体チップ36-1,36-2,36-3,36-4を熱圧着する際の加熱により、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4の反りが抑制可能になることで、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4間の電気的接続信頼性を向上させることができる。図1を参照するに、第1の封止樹脂16は、第1の半導体チップ35と第2の半導体チップ36-1との間に形成された隙間、及び第2の半導体チップ36-1,36-2,36-3,36-4間に形成された隙間を充填すると共に、チップ積層体14の外周側面を覆うように設けられている。チップ積層体14の側面に設けられた第1の封止樹脂16は、最上層に配置された第2の半導体チップ36-4から最下層に配置された第1の半導体チップ35に向かうにつれて、幅が狭くなる逆テーパー形状とされている第1の封止樹脂16は、積層された第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4を保護する機能を有する。第1の封止樹脂16としては、例えば、アンダーフィル樹脂を用いることができる。図1を参照するに、第2の封止樹脂17は、第1の半導体チップ35と配線基板11との間に形成された隙間を充填するように設けられている。また、第2の封止樹脂17は、配線基板11側に位置する第1の封止樹脂16の側面の一部を覆っている。第2の封止樹脂17は、第1の半導体チップ35と配線基板11との間の電気的接続を保護する機能を有する。第2の封止樹脂17としては、例えば、アンダーフィル樹脂を用いることができる。図1を参照するに、第3の封止樹脂18は、配線基板11の上面側基板本体22の表面22a側に、チップ積層体14、第1の封止樹脂16、及び第2の封止樹脂17を封止するように設けられている。第3の封止樹脂18としては、例えば、モールド樹脂を用いることができる。本実施の形態の半導体装置によれば、互いに積層された第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4を含み、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4のそれぞれが、半導体基板41,61と、半導体基板41,61の第1の面41a,61aに設けられた回路素子層42,62と、回路素子層42,62の表面42a,62aに設けられた第1の表面絶縁層47,65と、半導体基板41,61の第2の面41b,61bに設けられた第1の裏面絶縁層49,64と、第1の裏面絶縁層49,64の面のうち、半導体基板41,61と接触する面とは反対側に位置する表面49a,64aに設けられ、第1の裏面絶縁層49,64と異なる絶縁物質を含む第2の裏面絶縁層51,66と、半導体基板41,61を貫通する貫通電極135と、を有するチップ積層体14を有することにより、従来よりも、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、配線基板11、第1の半導体チップ35、及び第2の半導体チップ36-1,36-2,36-3,36-4を熱圧着する際の加熱により、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4の反りが抑制可能になることで、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4間の電気的接続信頼性を向上させることが可能となるので、半導体装置10の歩留まりを向上させることができる。図4~図29は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図であり、図4~図16は、本実施の形態の半導体装置を構成する第2の半導体チップの製造工程を示している。また、図4~図16に示す第2の半導体チップ36-1の切断面は、図2に示す第2の半導体チップ36-1の切断面に対応している。図17~図29に示す構造体の切断面は、図1に示す半導体装置10の断面図に対応している。次に、図4~図29は、本発明の実施の形態に係る半導体装置10の製造方法について説明する。始めに、図4~図16を参照して、本実施の形態に係る半導体装置10を構成する第2の半導体チップ36-1の製造方法を説明する。図4に示す工程では、第2の半導体チップ36-1が形成されるチップ形成領域を複数有し、かつ薄板化されていない半導体基板61例えば、p型単結晶シリコンウエハを準備し、半導体基板61の第1の面61a側から溝を形成し、該溝にシリコン窒化膜SiN膜とシリコン酸化膜SiO2膜を埋め込むことで、円筒状絶縁材63を形成する。この段階では、円筒状絶縁材63は、半導体基板61を貫通していない。次いで、STIShallowTrenchIsolation法により素子分離領域72を形成する。次いで、ゲート電極73の一部が形成される溝を半導体基板61に形成し、該溝を覆うゲート酸化膜図示せずを形成する。次いで、図示していないウェル領域を形成した後、ポリシリコン膜及びタングステン膜よりなるゲート電極73,74を形成し、その後、ゲート電極73,74を覆うサイドウォール76を形成する。次いで、不純物例えば、n型不純物を半導体基板61にイオン注入することで、第1ないし第3の不純物拡散層77~79を形成し、その後、半導体基板61の第1の面61aに第1の層間絶縁膜82を形成する。次いで、セルフアラインコンタクト83を形成し、その後、ビット線コンタクト85及びコンタクトプラグ86を形成する。次いで、ビット線89、配線階層92,142を一括形成し、その後、第2の層間絶縁膜88を形成する。次いで、ストッパー膜94と、第3の層間絶縁膜95とを順次形成し、その後、ストッパー膜94及び第3の層間絶縁膜95をエッチングすることでシリンダ孔123を形成する。次いで、シリンダ孔123及び第3の層間絶縁膜95上に、下部電極125、容量絶縁膜126、及び上部電極127よりなるキャパシタ97を形成する。次いで、第3の層間絶縁膜95上に第4の層間絶縁膜98を形成し、次いで、ビア99、コンタクトプラグ101,143、及び配線階層102,144を形成する。なお、ビア99、コンタクトプラグ101,143、及び配線階層102,144は、一括形成してもよい。次いで、第4の層間絶縁膜98上に第5の層間絶縁膜105を形成し、その後、ビア106,146及び配線階層108,147を形成する。次いで、第5の層間絶縁膜105上に、第6の層間絶縁膜111を形成し、その後、ビア112,148、配線階層114、及び第1の配線階層149を形成する。次いで、配線階層114、及び第1の配線階層149の一部を覆うように、第1の配線階層149の上面149aを露出する開口部129を有した第2の表面絶縁層151を形成する。第2の表面絶縁層151としては、例えば、シリコン窒化膜Si3N4膜や酸窒化膜SiON膜等を用いることができる。次いで、第2の表面絶縁層151の表面151a回路素子層62の表面62aに、開口部129を露出する開口部131を有した第1の表面絶縁層65を形成する。具体的には、第1の表面絶縁層65は、例えば、ポリイミド樹脂を用いて形成する。これにより、薄板化されていない半導体基板61に、円筒状絶縁材63と、多階層配線構造87を含み、かつ半導体基板61の第1の面61aに設けられた回路素子層62と、図2に示すチップ貫通電極68の一部具体的には、配線階層142,144,147、コンタクトプラグ143、ビア146,148、及び第1の配線階層149と、回路素子層の表面62aに設けられた第1の表面絶縁層65とが形成される。第1の表面絶縁層65の厚さは、例えば、3μmとすることができる。次いで、図5に示す工程では、開口部129,131の内面、及び第1の表面絶縁層65の上面を覆うシード層152を形成する。これにより、開口部129内に配置されたシード層152は、第1の配線階層149と接続される。シード層152としては、例えば、Ti膜厚さ150nmと、Cu膜厚さ300nmとが順次積層されたものを用いることができる。次いで、第2の表面電極69の形成領域図2参照に対応する部分のシード層152を露出する開口部156を有しためっき用レジスト膜155を形成する。次いで、シード層152を給電層とする電解めっき法により、開口部156に露出されたシード層152上に、めっき膜例えば、Cuめっき膜を析出成長させることで表面電極本体153を形成し、次いで、電解めっき法により、表面電極本体153上にはんだめっき膜157を形成する。このとき、表面電極本体153は、第1の表面絶縁層65に設けられたシード層152の上面の位置よりも上方に突出させる。次いで、図6に示す工程では、図5に示すめっき用レジスト膜155、及び表面電極本体153に覆われていないシード層152を除去する。次いで、熱処理例えば、240°Cの温度で30秒間加熱を行うことで、図5に示すはんだめっき膜157をリフローさせて、はんだバンプ70を形成することで、シード層152、表面電極本体153、及びはんだバンプ70よりなり、かつ第2の表面絶縁層151を貫通して第1の配線階層149に到達する第1の部分69Aを有した第2の表面電極69を形成する。第2の表面電極69は、半導体基板61の複数のチップ形成領域に位置する回路素子62の表面62aに形成される。次いで、図7に示す工程では、図6に示す構造体を右側に180度反転させた後、該構造体の第2の表面電極69側に、接着剤161を介して、支持基板162を貼り付ける。このように、図6に示す構造体の第2の表面電極69側に、接着剤161を介して、支持基板162を貼り付けることで、半導体基板61を薄板化する工程において、支持基板162が補強板として機能するため、半導体基板61を精度良く薄板化することができる。また、支持基板162の厚さは、後述する図8に示す半導体基板61が薄板化された構造体支持基板162も含むの厚さと、図6に示す半導体基板61が薄板化される前の構造体の厚さと、が略等しくなるような厚さにするとよい。これにより、半導体基板61を薄板化した後において、図6に示す構造体を製造する際に使用する製造装置例えば、成膜装置、エッチング装置、洗浄装置等を使用することができる。次いで、図8に示す工程では、半導体基板61の第2の面側から半導体基板61を研磨或いは研削することで、半導体基板61を薄板化例えば、厚さ50μm以下する。このとき、半導体基板61は、円筒状絶縁材63が露出するまで研磨或いは研削する。具体的には、例えば、バックサイドグラインダーにより、半導体基板61を薄板化する。次いで、図9に示す工程では、半導体基板61の第2の面61b、及び円筒状絶縁材63の端面を覆う第1の裏面絶縁層64を形成する。具体的には、例えば、CVD法により、第1の裏面絶縁層64としてシリコン窒化膜SiN膜を形成する。次いで、図10に示す工程では、第1の裏面絶縁層64の表面64aに、図2に示すチップ貫通電極68具体的には、貫通電極本体139の形成領域に対応する第1の裏面絶縁層64の表面64aを露出する開口部66Aを有した第2の裏面絶縁層66を形成する。第2の裏面絶縁層66は、第1の裏面絶縁層64と異なる絶縁物質を含んでいる。また、第1の表面絶縁層65、第1の裏面絶縁層64、及び第2の裏面絶縁層66は、第2の裏面絶縁層66の熱膨張係数と第1の表面絶縁層65の熱膨張係数との差が、第1の裏面絶縁層64の熱膨張係数と第1の表面絶縁層65の熱膨張係数との差よりも小さくなるように形成する。また、第2の裏面絶縁層66の材料として熱硬化性樹脂を用いると共に、接着剤161として熱硬化性接着剤を用いた場合、第2の裏面絶縁層66の母材となる熱硬化性樹脂は、熱硬化性接着剤の熱硬化温度よりも低い熱硬化温度を有するものを用いるとよい。次いで、図11に示す工程では、開口部66Aを有した第2の裏面絶縁層66をマスクとする異方性エッチング例えば、ドライエッチングにより、開口部66Aの下方に位置する第1の裏面絶縁層64、半導体基板61、及び第1の層間絶縁膜82をエッチングすることで、配線階層142の下面142aを露出し、かつ貫通電極135が配置される基板貫通孔67を形成する。つまり、第2の裏面絶縁層66は、基板貫通孔67を形成する際のエッチング用マスクとして機能する。このように、基板貫通孔67を形成する際のエッチング用マスクとして第2の裏面絶縁層66を利用することで、別途、第2の裏面絶縁層66上にエッチング用マスクを形成する必要がなくなるため、第2の半導体チップ36-1の製造工程を簡略化することができる。次いで、図12に示す工程では、スパッタ法により、開口部66Aの内壁、及び基板貫通孔67の内面基板貫通孔67が露出する配線階層142の下面142aも含むを覆うシード層138を形成する。シード層138は、後述する図14に示す工程において、貫通電極本体139を電解めっき法により形成する際、給電層として使用する導電層である。なお、シード層138は、スパッタ法以外の方法で形成してもよい。シード層138としては、例えば、Ti膜厚さが150nmと、Cu膜厚さが600nmと、を順次積層させた積層膜を用いることができる。なお、シード層138の厚さは、目的に応じて、適宜選択することが可能であり、上記数値に限定されない。また、シード層138の厚さは、電解めっき法により表面電極本体153を形成する際に使用するシード層152の厚さよりも厚くするとよい。これにより、表面電極本体153よりも体積の大きい貫通電極本体139をめっき膜でしっかりと埋め込むことができる。次いで、図13に示す工程では、シード層138上に、基板貫通孔67に形成されたシード層138を露出する開口部164を有しためっき用レジスト膜165を形成する。このとき、開口部164は、図13に示す基板貫通孔67の上端よりも幅広形状にする。このような形状とすることで、第2の半導体チップ36-1の第2の裏面電極71と第1の半導体チップ35の第1の表面電極44とを容易に接続することができる。次いで、図14に示す工程では、シード層138を給電層とする電解めっき法により、開口部164に露出された部分のシード層138上にめっき膜例えば、Cuめっき膜を析出成長させることで、基板貫通孔67内に、該めっき膜よりなり、かつシード層138を介して、配線階層142と電気的に接続された貫通電極本体139を形成する。このとき、貫通電極本体139のうち、めっき用レジスト膜165に囲まれた部分は、基板貫通孔67に内設された貫通電極本体139よりも幅広形状に形成される。また、半導体基板61を貫通する貫通電極本体139の外周側面は、シード層138を介して、円筒状絶縁材63により囲まれる。なお、図14には図示していないが、この段階では、複数の貫通電極本体139は、シード層139を介して、電気的に接続されている。次いで、電解めっき法により、貫通電極本体139の端面139aに、はんだめっき膜例えば、Sn-Ag合金よりなるめっき膜を析出成長させることで、第2の裏面電極71を形成する。次いで、図15に示す工程では、めっき用レジスト膜165を除去する。次いで、エッチバックにより、図14に示す貫通電極本体139から露出されたシード層138を除去することで、シード層138及び貫通電極本体139よりなり、配線階層142と電気的に接続され、かつ半導体基板61の第2の面61bから突き出た一端部分135Aを含む貫通電極135を形成する。これにより、貫通電極135、配線階層142,144,147、コンタクトプラグ143、ビア146,148、及び第1の配線階層149よりなるチップ貫通電極68が形成される。なお、図15では、1つのチップ貫通電極68のみ図示したが、実際には、複数のチップ貫通電極68が形成される。次いで、図16に示す工程では、図15に示す構造体から接着剤161及び支持基板162を除去することで、第1の表面絶縁層65を露出する。その後、接着剤161及び支持基板162が除去された構造体を180度右側に回転させることで、本実施の形態の第2の半導体チップ36-1が製造される。ここで、半導体基板61として、複数の第2の半導体チップ36-1が形成可能な基板例えば、単結晶シリコンウエハを用いた場合には、上記支持基板162を除去した後に、図示していないダイシング装置を用いて半導体基板61を切断することで、半導体基板61に形成された複数の第2の半導体チップ36-1を個片化する。これにより、本実施の形態の第2の半導体チップ36-1が複数製造される。なお、図1に示す第2の半導体チップ36-2,36-3,36-4は、上記説明した第2の半導体チップ36-1と同様な手法により製造することができる。また、図1に示す第1の半導体チップ35を構成する第1の表面樹脂層47、第1の裏面絶縁層49、及び第2の裏面絶縁層51は、第2の半導体チップ36-1に設けられた第1の表面絶縁層65、第2の裏面絶縁層64、及び第2の裏面絶縁層66と同様な手法により形成することができる。次いで、図17に示す工程では、図1に示す第1の表面樹脂層47、第2の表面樹脂層図示せず、第1の裏面絶縁層49、及び第2の裏面絶縁層51を有した第1の半導体チップ35図示せずと、第1の表面絶縁層65、第2の表面絶縁層151、第2の裏面絶縁層64、及び第2の裏面絶縁層66を有した第2の半導体チップ36-1,36-2,36-3,36-4第2の半導体チップ36-1,36-2,36-3は図示せずと、を準備する。次いで、凹部171、及び凹部171の底部に設けられた吸着孔172を有した吸着ステージ173を準備する。次いで、凹部171内に、第2の表面電極69が上面側となるように、第2の半導体チップ36-4を収容し、吸着する。なお、図示してはいないが、吸着ステージ173は、第2の半導体チップ36-4を加熱する加熱手段を有する。次いで、図18に示す工程では、吸着孔175を有したボンディングツール176により、第2の半導体チップ36-3の第2の表面電極69側を吸着して、第2の半導体チップ36-3をピックアップする。なお、図示してはいないが、ボンディングツール176は、吸着した半導体チップを加熱する加熱手段を有する。次いで、第2の半導体チップ36-3,36-4を加熱した状態例えば、加熱温度300°Cで、第2の半導体チップ36-4の第2の表面電極69と第2の半導体チップ36-3の第2の裏面電極71とを接触させ、第2の半導体チップ36-3を押圧することで、第2の表面電極69と第2の裏面電極71とを熱圧着させる。これにより、第2の半導体チップ36-4と、第2の半導体チップ36-3とが電気的に接続されると共に、第2の半導体チップ36-4と第2の半導体チップ36-3との間に隙間が形成される。このように、第1の裏面絶縁層64の表面64aに、第1の裏面絶縁層64の熱膨張係数の値と第1の表面絶縁層65の熱膨張係数の値との差よりも第1の表面絶縁層65の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層66を有する半導体チップ36-3,36-4を熱圧着することで、従来よりも、第2の半導体チップ36-3,36-4の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、第2の半導体チップ36-3と第2の半導体チップ36-4とを熱圧着する際の加熱により、第2の半導体チップ36-3,36-4に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第2の半導体チップ36-3,36-4の反りが抑制可能になることで、第2の半導体チップ36-4と第2の半導体チップ36-3との間の電気的接続信頼性を向上させることができる。次いで、図19に示す工程では、ボンディングツール176により、第2の半導体チップ36-2の第2の表面電極69側を吸着して、第2の半導体チップ36-2をピックアップする。次いで、第2の半導体チップ36-2,36-3を加熱した状態例えば、300°Cで、第2の半導体チップ36-3の第2の表面電極69と第2の半導体チップ36-2の第2の裏面電極71とを接触させ、第2の半導体チップ36-2を押圧することで、第2の表面電極69と第2の裏面電極71とを熱圧着させる。これにより、第2の半導体チップ36-3と、第2の半導体チップ36-2とが電気的に接続されると共に、第2の半導体チップ36-3と第2の半導体チップ36-2との間に隙間が形成される。このように、第1の裏面絶縁層64の表面64aに、第1の裏面絶縁層64の熱膨張係数の値と第1の表面絶縁層65の熱膨張係数の値との差よりも第1の表面絶縁層65の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層66を有する半導体チップ36-2,36-3を熱圧着することで、従来よりも、第2の半導体チップ36-2,36-3の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、第2の半導体チップ36-2と第2の半導体チップ36-3とを熱圧着する際の加熱により、第2の半導体チップ36-2,36-3に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第2の半導体チップ36-2,36-3の反りが抑制可能になることで、第2の半導体チップ36-2と第2の半導体チップ36-3との間の電気的接続信頼性を向上させることができる。次いで、ボンディングツール176により、第2の半導体チップ36-1の第2の表面電極69側を吸着して、第2の半導体チップ36-1をピックアップする。次いで、第2の半導体チップ36-1,36-2を加熱した状態例えば、300°Cで、第2の半導体チップ36-2の第2の表面電極69と第2の半導体チップ36-1の第2の裏面電極71とを接触させ、第2の半導体チップ36-1を押圧することで、第2の表面電極69と第2の裏面電極71とを熱圧着させる。これにより、第2の半導体チップ36-2と、第2の半導体チップ36-1とが電気的に接続されると共に、第2の半導体チップ36-2と第2の半導体チップ36-1との間に隙間が形成される。このように、第1の裏面絶縁層64の表面64aに、第1の裏面絶縁層64の熱膨張係数の値と第1の表面絶縁層65の熱膨張係数の値との差よりも第1の表面絶縁層65の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層66を有する半導体チップ36-1,36-2を熱圧着することで、従来よりも、第2の半導体チップ36-1,36-2の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、第2の半導体チップ36-1と第2の半導体チップ36-2とを熱圧着する際の加熱により、第2の半導体チップ36-1,36-2に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第2の半導体チップ36-1,36-2の反りが抑制可能になることで、第2の半導体チップ36-1と第2の半導体チップ36-2との間の電気的接続信頼性を向上させることができる。次いで、ボンディングツール176により、第1の半導体チップ35の第1の表面電極44側を吸着して、第1の半導体チップ35をピックアップする。次いで、第1及び第2の半導体チップ35,36-1を加熱した状態例えば、300°Cで、第2の半導体チップ36-1の第2の表面電極69と第1の半導体チップ35の第1の裏面電極52とを接触させ、第1の半導体チップ35を押圧することで、第2の表面電極69と第1の裏面電極44とを熱圧着させる。これにより、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4が積層された積み重ねられたチップ積層体14が形成されると共に、第2の半導体チップ36-1と第1の半導体チップ35との間に隙間が形成される。なお、図19に示すチップ積層体14は、図1に示すチップ積層体14を上下反転させたものである。このように、第1の裏面絶縁層64の表面64aに、第1の裏面絶縁層64の熱膨張係数の値と第1の表面絶縁層65の熱膨張係数の値との差よりも第1の表面絶縁層65の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層66を有する半導体チップ36-1と、第1の裏面絶縁層49の表面49aに、第1の裏面絶縁層49の熱膨張係数の値と第1の表面絶縁層47の熱膨張係数の値との差よりも第1の表面絶縁層47の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層51を有する第1の半導体チップ35と、を熱圧着することで、従来よりも、第1及び第2の半導体チップ35,36-1の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。これにより、第1の半導体チップ35と第2の半導体チップ36-1とを熱圧着する際の加熱により、第1及び第2の半導体チップ35,36-1に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1及び第2の半導体チップ35,36-1の反りが抑制可能になることで、第1の半導体チップ35と第2の半導体チップ36-1との間の電気的接続信頼性を向上させることができる。さらに、上記説明したように、従来よりも、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4の表面側及び裏面側の熱膨張係数の差を小さくし、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4を積層させて実装することにより、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4を熱圧着する際の加熱により、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4の反りが抑制可能になることで、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4間の電気的接続信頼性を向上させることができる。次いで、図20に示す工程では、第2の半導体チップ36-4の第2の裏面絶縁層66が塗布ステージ181の上面181aに配置された塗布用シート182に、第2の半導体チップ36-4の第2の裏面絶縁層66を貼り付けることで、塗布用シート182を介して、塗布ステージ181上に、チップ積層体14を載置する。塗布用シート182としては、アンダーフィル樹脂に対して濡れ性の悪いものを用いる。具体的には、塗布用シート182としては、例えば、フッ素系シート、シリコーン系接着剤を備えたシート等を用いることができる。塗布用シート182は、アンダーフィル樹脂が塗布ステージ181に付着することを防止するためのシートである。次いで、図21に示す工程では、ディスペンサー184により、チップ積層体14の一辺側から塗布用シート182に載置されたチップ積層体14の端部近傍位置へのアンダーフィル樹脂185第1の封止樹脂16の母材の供給を開始する。次いで、図22に示す工程では、毛細管現象により積層された第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4間の隙間にアンダーフィル樹脂185が充填され、かつチップ積層体14の外周側面にアンダーフィル樹脂185がテーパー状に形成された後、アンダーフィル樹脂185の供給を停止する。次いで、塗布用シート182と共に、チップ積層体14及びアンダーフィル樹脂185を所定温度例えば、150°C程度で加熱することで、アンダーフィル樹脂185を硬化させる。これにより、硬化したアンダーフィル樹脂185よりなり、かつチップ積層体14を封止する第1の封止樹脂16が形成される。次いで、図23に示す工程では、図1に示す半導体装置10が形成される半導体装置形成領域Eを複数有し、かつ各半導体装置形成領域Eを囲む切断位置Fを有する基板本体187を準備する。基板本体187は、切断位置Fにおいて切断されることで、複数の図1に示す基板本体22となる。また、基板本体187の表面187aは、基板本体22の表面22aとなる面であり、基板本体187の裏面187bは、基板本体22の裏面22bとなる面である。基板本体187としては、例えば、ガラスエポキシ基板を用いることができる。次いで、周知の手法により、基板本体187の各半導体装置形成領域Eに、基板本体22、接続パッド23、配線24、接続ランド26、貫通電極27、第1のソルダーレジスト29、及び第2のソルダーレジスト31を形成することで、各半導体装置形成領域Eに配線基板11を備えた配線母基板188を形成する。この段階では、複数の配線基板11は、個片化されておらず、連結されている。次いで、接続パッド23上に、バンプ12を形成する。バンプ12は、例えば、ワイボンディング装置図示せずにより形成したスタッドバンプを用いることができる。次いで、図24に示す工程では、バンプ12が配置され、図22に示すチップ積層体14が実装される各チップ積層体実装領域Gに、後述する図25に示す第2の封止樹脂17の母材となるアンダーフィル樹脂189を塗布する。アンダーフィル樹脂189としては、例えば、NCPNonConductivePasteと呼ばれる液状の接着剤を用いることができる。次いで、図25に示す工程では、図22に示す第1の封止樹脂16が形成されたチップ積層体14から塗布用シート182を除去する。次いで、ボンディングツール図示せずにより、チップ積層体14を構成する第2の半導体チップ36-4を吸着する。次いで、配線基板11及びチップ積層体14を加熱した状態で、第1の半導体チップ35の第1の表面電極44と配線基板11の接続パッド23とを接触させ、その後、チップ積層体14を押圧することで、バンプ12を介して、第1の表面電極44と接続パッド23とを電気的に接続熱圧着する。これにより、第1の封止樹脂16が形成されたチップ積層体14が配線基板11に対してフリップチップ実装される。チップ積層体14は、各配線基板11に実装する。また、該フリップチップ実装を行なう際、荷重だけでなく、超音波を印加してもよい。このように、第1の裏面絶縁層49の表面49aに、第1の裏面絶縁層49の熱膨張係数の値と第1の表面絶縁層47の熱膨張係数の値との差よりも第1の表面絶縁層47の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第2の裏面絶縁層51を有する第1の半導体チップ35を、配線基板11に熱圧着することで、第1の半導体チップ35と配線基板11とを熱圧着する際の加熱により、第1の半導体チップ35に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1の半導体チップ35の反りが抑制可能になることで、第1の半導体チップ35と配線基板11との間の電気的接続信頼性を向上させることができる。また、チップ積層体14を押圧することで、チップ積層体14具体的には、第1の半導体チップ35と配線基板11との間に形成された隙間がアンダーフィル樹脂189で充填されると共に、アンダーフィル樹脂189の一部が外側に広がる。その後、上記フリップチップ実装の際の加熱により、アンダーフィル樹脂189が硬化する。これにより、硬化したアンダーフィル樹脂189よりなり、チップ積層体14と配線基板11との間に形成された隙間を封止する第2の封止樹脂17が形成される。なお、図25に示すように、第1の封止樹脂16は、逆テーパー形状とされているので、第1の封止樹脂16の横方向に広がったアンダーフィル樹脂189がボンディングツール図示せずに付着することを防止できる。次いで、図26に示す工程では、配線母基板188上に設けられた複数のチップ積層体14、第1の封止樹脂16、及び第2の封止樹脂17を一括封止する第3の封止樹脂18を形成する。第3の封止樹脂18の上面18aは、平坦な面とされている。第3の封止樹脂18は、例えば、トランスファーモールド法により形成することができる。つまり、第3の封止樹脂18としては、モールド樹脂を用いることができる。モールド樹脂としては、例えば、熱硬化性樹脂例えば、エポキシ樹脂を用いることができる。次いで、図27に示す工程では、図26に示す構造体を上下反転させた後、各配線基板11の接続ランド26に外部接続端子13を配設する。これにより、複数の半導体装置形成領域Eに半導体装置10に相当する構造体が形成される。外部接続端子13としては、例えば、はんだボールを用いることができる。次いで、図28に示す工程では、図27に示す構造体に設けられた第3の封止樹脂18の上面18aにダイシングテープ192を貼り付ける。次いで、ダイシングブレード193により、切断位置Fに沿って、図27に示す構造体を切断することで、複数の半導体装置10が個片化される。次いで、図29に示す工程では、図28に示すダイシングテープ192から複数の半導体装置10をピックアップし、上下反転させることで、複数の半導体装置10が製造される。本実施の形態の半導体装置の製造方法によれば、半導体基板41、半導体基板41の第1の面41aに設けられた回路素子層42、回路素子層42の表面42aに設けられた第1の表面絶縁層47、回路素子層42の表面42aに設けられた第1の表面電極44、半導体基板41の第2の面41bに設けられた第1の裏面絶縁層49、第1の裏面絶縁層49の面のうち半導体基板41と接触する面とは反対側に位置する面に設けられ第1の裏面絶縁層49と異なる絶縁物質を含む第2の裏面絶縁層51、半導体基板41を貫通する貫通電極、及び半導体基板41の第2の面41b側に設けられ貫通電極と接続される第1の裏面電極52を有する第1の半導体チップ35と、半導体基板61、半導体基板61の第1の面61aに設けられた回路素子層62、回路素子層62の表面62aに設けられた第1の表面絶縁層65、回路素子層62の表面62aに設けられた第2の表面電極69、半導体基板61の第2の面61bに設けられた第1の裏面絶縁層64、第1の裏面絶縁層64の面のうち半導体基板62と接触する面とは反対側に位置する面に設けられ第1の裏面絶縁層64と異なる絶縁物質を含む第2の裏面絶縁層66、半導体基板62を貫通する貫通電極135、及び半導体基板61の第2の面61B側に設けられ貫通電極135と接続される第2の裏面電極71を有する第2の半導体チップ36-1,36-2,36-3,36-4と、を形成し、次いで、第2の半導体チップ36-1,36-2,36-3,36-4を積層させて実装した後、第2の半導体チップ36-1の第2の表面電極69と、第1の半導体チップの第1の裏面電極52とを熱圧着して、チップ積層体14を形成することで、従来よりも、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4の表面側及び裏面側の熱膨張係数の差を小さくし、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4を積層させて実装することにより、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4を熱圧着する際の加熱により、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4に反りが発生することを抑制できる。また、熱圧着する際の加熱冷却に起因する第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4の反りが抑制可能になることで、第1及び第2の半導体チップ35,36-1,36-2,36-3,36-4間の電気的接続信頼性を向上させることができる。したがって、半導体装置10の歩留まりを向上させることができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"