第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、前記第1電極を基準とする前記第2電極の電位である電極間電圧を印加することによって、前記第1電極と前記第2電極との間の抵抗値である電極間抵抗値を可逆的に変化させる抵抗変化素子の駆動方法であって、第1の極性の前記電極間電圧Vα及びVβと、前記第1の極性とは異なる第2の極性の前記電極間電圧Vγ、及びRL<RM<RHを満たすRL、RM、RHについて、前記電極間電圧Vα及びVβは、|Vα|>|Vβ|を満足し、前記電極間電圧Vαを前記抵抗変化素子に印加することによって前記電極間抵抗値を前記RLにする書き込み過程と、前記電極間抵抗値が前記RLの前記抵抗変化素子に前記電極間電圧Vγを印加することによって、前記抵抗変化素子の前記電極間抵抗値を前記RMにする第1の消去過程と、前記電極間抵抗値が前記RMの前記抵抗変化素子に前記電極間電圧Vβを印加することによって、前記電極間抵抗値を前記RHにする第2の消去過程とを有する、抵抗変化素子の駆動方法。さらに、前記第2の消去過程を実施した後、前記第1の消去過程と前記第2の消去過程とをさらに1回以上実施することによって、前記電極間抵抗値を前記RHにする第3の消去過程を有する、請求項1に記載の抵抗変化素子の駆動方法。前記第3の消去過程では、前記第2の消去過程後における前記電極間抵抗値が予め定められた閾値よりも大きいか否かを判断し、前記電極間抵抗値が前記閾値よりも大きくない場合に、前記第1の消去過程と前記第2の消去過程とを少なくとも1回実行する、請求項2に記載の抵抗変化素子の駆動方法。前記抵抗変化層は、前記第1電極に接続される第1の酸素不足型の遷移金属酸化物で構成される第1の抵抗変化層と、当該第1の遷移金属酸化物よりも酸素不足度が小さく、かつ、前記第2電極に接続される第2の遷移金属酸化物で構成される第2の抵抗変化層とが積層されて構成される、請求項1~3の何れかに記載の抵抗変化素子の駆動方法。前記第2の抵抗変化層は、前記第1の抵抗変化層より抵抗値が高い、請求項4に記載の抵抗変化素子の駆動方法。前記第2の遷移金属酸化物を構成する第2の遷移金属の標準電極電位は、前記第1の遷移金属酸化物を構成する第1の遷移金属の標準電極電位より低い、請求項4または5に記載の抵抗変化素子の駆動方法。前記第1の遷移金属酸化物は、TaOx但し、0.8≦x≦1.9で表される組成を有するタンタル酸化物で構成され、前記第2の遷移金属酸化物は、TaOy但し、2.1≦yで表される組成を有するタンタル酸化物で構成される、請求項4または5に記載の抵抗変化素子の駆動方法。第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子を含むメモリセルと、前記メモリセルにパルス電圧を印加するパルス電圧印加部とを備え、前記パルス電圧印加部は、前記第1電極を基準とする前記第2電極の電位である電極間電圧を前記メモリセルに印加することによって前記第1電極と前記第2電極との間の抵抗値である電極間抵抗値を可逆的に変化させ、第1の極性の電極間電圧Vα及びVβと、前記第1の極性とは異なる第2の極性の電極間電圧Vγ、及びRL<RM<RHを満たすRL、RM、RHについて、前記電極間電圧Vα及びVβは、|Vα|>|Vβ|を満足し、前記電極間電圧Vαを前記メモリセルに印加することによって、前記電極間抵抗値を前記RLにする書き込み過程と、前記電極間抵抗値が前記RLの前記抵抗変化素子に前記電極間電圧Vγを印加することによって、前記電極間抵抗値を前記RMにする第1の消去過程と、前記電極間抵抗値が前記RMの前記抵抗変化素子に前記電極間電圧Vβを前記メモリセルに印加することによって、前記電極間抵抗値を前記RHにする第2の消去過程とを実行する、不揮発性記憶装置。前記パルス電圧印加部はさらに、前記第2の消去過程を実施した後、前記第1の消去過程と前記第2の消去過程とを少なくとも1回実施することによって、前記電極間抵抗値を前記RHにする第3の消去過程を実行する、請求項8に記載の不揮発性記憶装置。前記パルス電圧印加部は、前記第3の消去過程では、前記第2の消去過程後における前記電極間抵抗値が予め定められた閾値よりも大きいか否かを判断し、前記電極間抵抗値が前記閾値よりも大きくない場合に、前記第1の消去過程と前記第2の消去過程とを少なくとも1回実行する、請求項9に記載の不揮発性記憶装置。前記抵抗変化層は、前記第1電極に接続される第1の酸素不足型の遷移金属酸化物で構成される第1の抵抗変化層と、当該第1の遷移金属酸化物よりも酸素不足度が小さく、かつ、前記第2電極に接続される第2の遷移金属酸化物で構成される第2の抵抗変化層とが積層されて構成される、請求項8~10の何れかに記載の不揮発性記憶装置。前記第2の抵抗変化層は、前記第1の抵抗変化層より抵抗値が高い、請求項11に記載の不揮発性記憶装置。前記第2の遷移金属酸化物を構成する第2の遷移金属の標準電極電位は、前記第1の遷移金属酸化物を構成する第1の遷移金属の標準電極電位より低い、請求項11または12に記載の不揮発性記憶装置。前記第1の遷移金属酸化物は、TaOx但し、0.8≦x≦1.9で表される組成を有するタンタル酸化物で構成され、前記第2の遷移金属酸化物は、TaOy但し、2.1≦yで表される組成を有するタンタル酸化物で構成される、請求項11または12に記載の不揮発性記憶装置。前記メモリセルは、前記第1電極または前記第2電極に接続された電流制御素子をさらに備える、請求項8~14の何れかに記載の不揮発性記憶装置。前記電流制御素子は、選択トランジスタである、請求項15に記載の不揮発性記憶装置。前記電流制御素子は、ダイオードである、請求項15に記載の不揮発性記憶装置。第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備え、前記第1電極を基準とする前記第2電極の電位である電極間電圧を印加されることによって前記第1電極と前記第2電極との間の抵抗値である電極間抵抗値が可逆的に変化し、第1の極性の電極間電圧Vα及びVβと、前記第1の極性とは異なる第2の極性の電極間電圧Vγ、及びRL<RM<RHを満たすRL、RM、RHについて、前記電極間電圧Vα及びVβは、|Vα|>|Vβ|を満足し、前記電極間電圧Vαが印加されることによって前記電極間抵抗値がRLに変化し、前記電極間抵抗値が前記RLのときに、前記電極間電圧Vγが印加されることによって前記電極間抵抗値が前記RMに変化し、前記電極間抵抗値が前記RMのときに、前記電極間電圧Vβが印加されることによって前記電極間抵抗値が前記RHに変化する、抵抗変化素子。第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、前記第1電極を基準とする前記第2電極の電位である電極間電圧を印加することによって、前記第1電極と前記第2電極との間の抵抗値である電極間抵抗値を多値の間で可逆的に変化させる抵抗変化素子の多値記憶方法であって、第1の極性の電極間電圧Vα、Vβ1及びVβ2と、前記第1の極性とは異なる第2の極性の電極間電圧Vγ、及びRL<RM<RH1<RH2を満たすRL、RM、RH1、RH2について、前記電極間電圧Vα、Vβ1及びVβ2は、|Vα|>|Vβ2|>|Vβ1|を満足し、前記電極間電圧Vαを前記抵抗変化素子に印加することによって、前記電極間抵抗値を前記RLにする書き込み過程と、前記電極間抵抗値が前記RLの前記抵抗変化素子に前記電極間電圧Vγを印加することによって、前記抵抗変化素子の前記電極間抵抗値を前記RMにする第1の消去過程と、前記電極間抵抗値が前記RMの前記抵抗変化素子に前記電極間電圧Vβ1を印加することによって、前記電極間抵抗値を前記RH1にする第2の1の消去過程と、前記電極間抵抗値が前記RMまたは前記RH1の前記抵抗変化素子に前記電極間電圧Vβ2を印加することによって、前記電極間抵抗値を前記RH2にする第2の2の消去過程と、を有する、抵抗変化素子の多値記憶方法。さらに、前記第2の1の消去過程または前記第2の2の消去過程を実施した後、前記第1の消去過程と、前記第2の1の消去過程または前記第2の2の消去過程とをさらに1回以上実施することによって、前記電極間抵抗値を前記RH1または前記RH2にする第3の消去過程を有する、請求項19に記載の抵抗変化素子の多値記憶方法。前記第3の消去過程では、前記第2の1の消去過程後における前記電極間抵抗値が予め定められた第1の閾値以上で、かつ、第2の閾値以下であるか否かを判断し、前記電極間抵抗値が前記第1の閾値よりも小さいか前記第2の閾値よりも大きい場合に、前記第1の消去過程と前記第2の1の消去過程とを少なくとも1回実行する、請求項20に記載の抵抗変化素子の多値記憶方法。前記第3の消去過程では、前記第2の2の消去過程後における前記電極間抵抗値が予め定められた第3の閾値以上であるか否かを判断し、前記電極間抵抗値が前記第3の閾値よりも小さい場合に、前記第1の消去過程と前記第2の2の消去過程とを少なくとも1回実行する、請求項20に記載の抵抗変化素子の多値記憶方法。前記第1の従来技術の多値を記憶可能な素子における課題について述べる。図11は、特許文献2に開示されている、PCMOを用いた素子の、電気的パルスによる抵抗変化の一例を示す図である。図から、初期状態にある抵抗値が500Ω程度の素子に対し、所定の極性、電圧、およびパルス幅を有する電気的パルスを所定の回数印加することにより、抵抗値を上昇もしくは低下させることが可能であることが分かる。抵抗値はほぼ連続的な値を取ることができる。そこで、互いに異なる抵抗値を有する3個以上の状態を選択的に利用し、互いに異なる3個以上の数値をそれぞれの抵抗値に対応させることにより、多値の記憶素子が実現できるとされている。図10は、特許文献3に開示されている、PCMO等を用いた抵抗変化素子の、印加する電圧と抵抗値との関係を示す図である。なお、図10では、印加されている電気的パルスはそれぞれ1回である。この図でも、素子の抵抗値が印加された電気的パルスの電圧値に応じてほぼ連続的に変化しているのが分かる。この場合も、特許文献2の場合と同様に、多値の記憶素子が実現可能であるとされている。3個以上の抵抗状態を利用する多値の記憶素子では、素子がどの抵抗状態にあるかが、素子の抵抗値を読み出すことにより判別される。したがって、誤動作を防止するためには、各抵抗状態における抵抗値が互いにある程度の差を持つことが必要である。しかしながら、特許文献2や3に開示されている素子では、印加される電気的パルスの電圧やパルス幅、回数によって、抵抗値が連続的に変化する。このため、同一の電気的パルスを印加しても、素子自体の不均一性や電気的パルスの電圧、パルス幅、回数などを反映して、実現される抵抗値がばらつき、安定しない。また、記憶素子の抵抗値は必ずしも安定性が十分に高いとは言えない。このため、それぞれの抵抗状態における抵抗値の差が小さい場合は、セットされた抵抗値が、状態の温度等の変化により別の状態とみなされる程度に変化することがある。このように、従来の記憶素子では、多値の情報を記憶する抵抗変化素子として安定に動作させることが難しいという課題がある。さらに、Pr0.7Ca0.3MnO3のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常650°C~850°Cという高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もある。また、前記第2の従来技術に開示されている、NiO、V2O、ZnO、Nb2O5、TiO2、WO3、またはCoOといった遷移金属と酸素からなる、構成が比較的単純な遷移金属酸化物膜を用いた抵抗変化型素子においては、多値の記憶素子については言及されていない。本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、多値の記憶状態を安定して読み書きできる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置等を提供することにある。さらに、本発明は、低温で製造可能であり、多値の記憶状態を安定して読み書きできる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置等を提供することをも目的とする。上述した課題を解決するために、本発明の一の態様の抵抗変化素子の駆動方法は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、前記第1電極を基準とする前記第2電極の電位である電極間電圧を印加することによって、前記第1電極と前記第2電極との間の抵抗値である電極間抵抗値を可逆的に変化させる抵抗変化素子の駆動方法であって、第1の極性の前記電極間電圧Vα及びVβと、前記第1の極性とは異なる第2の極性の前記電極間電圧Vγ、及びRL<RM<RHを満たすRL、RM、RHについて、前記電極間電圧Vα及びVβは、|Vα|>|Vβ|を満足し、前記電極間電圧Vαを前記抵抗変化素子に印加することによって前記電極間抵抗値を前記RLにする書き込み過程と、前記電極間抵抗値が前記RLの前記抵抗変化素子に前記電極間電圧Vγを印加することによって、前記抵抗変化素子の前記電極間抵抗値を前記RMにする第1の消去過程と、前記電極間抵抗値が前記RMの前記抵抗変化素子に前記電極間電圧Vβを印加することによって、前記電極間抵抗値を前記RHにする第2の消去過程とを有する。これにより、印加する電極間電圧に応じて、電極間抵抗値はRL、RM、RHの少なくとも3値をとり、かつ、印加するパルス電圧の電圧値が変化しても電極間抵抗値がほとんど変化しない安定領域の抵抗値、あるいは、抵抗値が変化しても抵抗状態の判定が容易になる抵抗状態を記憶状態として使うことができるので、多値の読み書きを安定して行うことができる抵抗変化素子の駆動方法が実現される。ここで、さらに、前記第2の消去過程を実施した後、前記第1の消去過程と前記第2の消去過程とをさらに1回以上実施することによって、前記電極間抵抗値を前記RHにする第3の消去過程を有してもよい。このとき、前記第3の消去過程では、前記第2の消去過程後における前記電極間抵抗値が予め定められた閾値よりも大きいか否かを判断し、前記電極間抵抗値が前記閾値よりも大きくない場合に、前記第1の消去過程と前記第2の消去過程とを少なくとも1回実行することが好ましい。これにより、低抵抗状態または中抵抗状態にある抵抗変化素子が、より確実に高抵抗状態に変化するので、多値の読み書きをより安定して行うことができる抵抗変化素子の駆動方法が実現される。また、前記抵抗変化層は、前記第1電極に接続される第1の酸素不足型の遷移金属酸化物で構成される第1の抵抗変化層と、当該第1の遷移金属酸化物よりも酸素不足度が小さく、かつ、前記第2電極に接続される第2の遷移金属酸化物で構成される第2の抵抗変化層とが積層されて構成されることが好ましい。このとき、前記第2の抵抗変化層は、前記第1の抵抗変化層より抵抗値が高い、あるいは、前記第2の遷移金属酸化物を構成する第2の遷移金属の標準電極電位は、前記第1の遷移金属酸化物を構成する第1の遷移金属の標準電極電位より低いことが好ましい。たとえば、前記第1の遷移金属酸化物は、TaOx但し、0.8≦x≦1.9で表される組成を有するタンタル酸化物で構成され、前記第2の遷移金属酸化物は、TaOy但し、2.1≦yで表される組成を有するタンタル酸化物で構成されてもよい。これにより、低温で製造可能な抵抗変化素子の駆動方法であって、多値の読み書きを安定して行うことができる抵抗変化素子の駆動方法が実現される。また、本発明の本発明の一の態様の不揮発性記憶装置は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子を含むメモリセルと、前記メモリセルにパルス電圧を印加するパルス電圧印加部とを備え、前記パルス電圧印加部は、前記第1電極を基準とする前記第2電極の電位である電極間電圧を前記メモリセルに印加することによって前記第1電極と前記第2電極との間の抵抗値である電極間抵抗値を可逆的に変化させ、第1の極性の電極間電圧Vα及びVβと、前記第1の極性とは異なる第2の極性の電極間電圧Vγ、及びRL<RM<RHを満たすRL、RM、RHについて、前記電極間電圧Vα及びVβは、|Vα|>|Vβ|を満足し、前記電極間電圧Vαを前記メモリセルに印加することによって、前記電極間抵抗値を前記RLにする書き込み過程と、前記電極間抵抗値が前記RLの前記抵抗変化素子に前記電極間電圧Vγを印加することによって、前記電極間抵抗値を前記RMにする第1の消去過程と、前記電極間抵抗値が前記RMの前記抵抗変化素子に前記電極間電圧Vβを前記メモリセルに印加することによって、前記電極間抵抗値を前記RHにする第2の消去過程とを実行する。これにより、パルス電圧印加部によって印加されるパルス電圧の値に応じて電極間抵抗値はRL、RM、RHの少なくとも3値をとり、かつ、印加するパルス電圧の電圧値が変化しても電極間抵抗値がほとんど変化しない安定領域の抵抗値、あるいは、抵抗値が変化しても抵抗状態の判定が容易になる抵抗状態を記憶状態として使うことができるので、多値の読み書きを安定して行うことができる抵抗変化素子の駆動方法を実施する不揮発性記憶装置が実現される。ここで、前記パルス電圧印加部はさらに、前記第2の消去過程を実施した後、前記第1の消去過程と前記第2の消去過程とを少なくとも1回実施することによって、前記電極間抵抗値を前記RHにする第3の消去過程を実行してもよい。このとき、前記パルス電圧印加部は、前記第3の消去過程では、前記第2の消去過程後における前記電極間抵抗値が予め定められた閾値よりも大きいか否かを判断し、前記電極間抵抗値が前記閾値よりも大きくない場合に、前記第1の消去過程と前記第2の消去過程とを少なくとも1回実行することが好ましい。これにより、パルス電圧印加部によって、低抵抗状態または中抵抗状態にある抵抗変化素子が、より確実に高抵抗状態に変化するので、多値の読み書きをより安定して行うことができる抵抗変化素子の駆動方法を実施する不揮発性記憶装置が実現される。また、前記抵抗変化層は、前記第1電極に接続される第1の酸素不足型の遷移金属酸化物で構成される第1の抵抗変化層と、当該第1の遷移金属酸化物よりも酸素不足度が小さく、かつ、前記第2電極に接続される第2の遷移金属酸化物で構成される第2の抵抗変化層とが積層されて構成されることが好ましい。このとき、前記第2の抵抗変化層は、前記第1の抵抗変化層より抵抗値が高い、あるいは、前記第2の遷移金属酸化物を構成する第2の遷移金属の標準電極電位は、前記第1の遷移金属酸化物を構成する第1の遷移金属の標準電極電位より低いことが好ましい。たとえば、前記第1の遷移金属酸化物は、TaOx但し、0.8≦x≦1.9で表される組成を有するタンタル酸化物で構成され、前記第2の遷移金属酸化物は、TaOy但し、2.1≦yで表される組成を有するタンタル酸化物で構成されてもよい。これにより、低温で製造可能な抵抗変化素子の駆動方法であって、多値の読み書きを安定して行うことができる抵抗変化素子の駆動方法を実施する不揮発性記憶装置が実現される。また、前記メモリセルは、前記第1電極または前記第2電極に接続された電流制御素子をさらに備えることが好ましい。このとき、前記電流制御素子は、選択トランジスタであってもよいし、前記電流制御素子は、ダイオードであってよい。なお、本発明は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備え、前記第1電極を基準とする前記第2電極の電位である電極間電圧を印加されることによって前記第1電極と前記第2電極との間の抵抗値である電極間抵抗値が可逆的に変化し、第1の極性の電極間電圧Vα及びVβと、前記第1の極性とは異なる第2の極性の電極間電圧Vγ、及びRL<RM<RHを満たすRL、RM、RHについて、前記電極間電圧Vα及びVβは、|Vα|>|Vβ|を満足し、前記電極間電圧Vαが印加されることによって前記電極間抵抗値がRLに変化し、前記電極間抵抗値が前記RLのときに、前記電極間電圧Vγが印加されることによって前記電極間抵抗値が前記RMに変化し、前記電極間抵抗値が前記RMのときに、前記電極間電圧Vβが印加されることによって前記電極間抵抗値が前記RHに変化することを特徴とする抵抗変化素子として実現してもよい。また、本発明は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、前記第1電極を基準とする前記第2電極の電位である電極間電圧を印加することによって、前記第1電極と前記第2電極との間の抵抗値である電極間抵抗値を多値の間で可逆的に変化させる抵抗変化素子の多値記憶方法であって、第1の極性の電極間電圧Vα、Vβ1及びVβ2と、前記第1の極性とは異なる第2の極性の電極間電圧Vγ、及びRL<RM<RH1<RH2を満たすRL、RM、RH1、RH2について、前記電極間電圧Vα、Vβ1及びVβ2は、|Vα|>|Vβ2|>|Vβ1|を満足し、前記電極間電圧Vαを前記抵抗変化素子に印加することによって、前記電極間抵抗値を前記RLにする書き込み過程と、前記電極間抵抗値が前記RLの前記抵抗変化素子に前記電極間電圧Vγを印加することによって、前記抵抗変化素子の前記電極間抵抗値を前記RMにする第1の消去過程と、前記電極間抵抗値が前記RMの前記抵抗変化素子に前記電極間電圧Vβ1を印加することによって、前記電極間抵抗値を前記RH1にする第2の1の消去過程と、前記電極間抵抗値が前記RMまたは前記RH1の前記抵抗変化素子に前記電極間電圧Vβ2を印加することによって、前記電極間抵抗値を前記RH2にする第2の2の消去過程とを有する多値記憶方法として実現してもよい。このとき、さらに、前記第2の1の消去過程または前記第2の2の消去過程を実施した後、前記第1の消去過程と、前記第2の1の消去過程または前記第2の2の消去過程とをさらに1回以上実施することによって、前記電極間抵抗値を前記RH1または前記RH2にする第3の消去過程を有してもよい。具体的には、前記第3の消去過程では、前記第2の1の消去過程後における前記電極間抵抗値が予め定められた第1の閾値以上で、かつ、第2の閾値以下であるか否かを判断し、前記電極間抵抗値が前記第1の閾値よりも小さいか前記第2の閾値よりも大きい場合に、前記第1の消去過程と前記第2の1の消去過程とを少なくとも1回実行したり、前記第3の消去過程では、前記第2の2の消去過程後における前記電極間抵抗値が予め定められた第3の閾値以上であるか否かを判断し、前記電極間抵抗値が前記第3の閾値よりも小さい場合に、前記第1の消去過程と前記第2の2の消去過程とを少なくとも1回実行したりすることが好ましい。本発明に係る抵抗変化素子の駆動方法、および、この駆動方法を実施する本発明の不揮発性記憶装置等によれば、多値の読み書きを安定して行うことができる。よって、抵抗変化素子の大容量化、書き込み電力の低減化、書き込み/読み出し時間の高速化、及び長寿命化等の要求が高まってきた今日において、抵抗変化素子を用いた多値記憶に係る本発明の実用的価値は極めて高い。以下、本発明の抵抗変化素子、その駆動方法、不揮発性記憶装置、および、多値記憶方法の好ましい実施の形態を、図面を参照しながら説明する。実施の形態1[抵抗変化素子の構成]まず、本発明の実施の形態1の抵抗変化素子の構成について説明する。図1は、本発明の実施の形態1の抵抗変化素子10の構成の一例を示した模式図である。図1に示すように、本実施の形態の抵抗変化素子10は、基板1と、基板1の上に形成された第1電極2と、第1電極2の上に形成された遷移金属酸化物層3と、遷移金属酸化物層3の上に形成された第2電極4とを備えている。第1電極2及び第2電極4は、遷移金属酸化物層3と電気的に接続されている。基板1は、例えばシリコン基板で構成される。さらに基板1は、トランジスタや配線等で構成された半導体回路により構成されていてもよい。また、第2電極4は、例えば、Au金、Pt白金、Irイリジウム、Pdパラジウム、Cu銅及びAg銀のうちの1つまたはそれらの材料を含む合金を用いて構成されてもよい。また、第1電極2は、窒化タンタルTaN等で構成されてもよい。遷移金属酸化物層3は、第1電極2及び第2電極4間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少するつまり、可逆的に抵抗値が変化する抵抗変化層であり、第1電極2に接続される第1の遷移金属酸化物層3aと、第1の遷移金属酸化物層3aよりも酸素含有率が高く、第2電極4に接続される第2の遷移金属酸化物層3bとが積層されて構成されている。遷移金属酸化物層3は、例えば、第1の遷移金属酸化物層3aの一例である酸素不足型の第1のタンタル酸化物層3aと、第2の遷移金属酸化物層3bの一例である第2のタンタル酸化物層3bとが積層された構成でもよい。ここで、酸素含有率とは、当該遷移金属酸化物を構成する総原子数に対する含有酸素原子数の比率である。例えば、Ta2O5の酸素含有率は、総原子数に占める酸素原子数の比率O/TaOは、71.4atmとなる。したがって、酸素不足型のタンタル酸化物の酸素含有率は、0より大きく、71.4atmより小さいことになる。また、酸素不足型のタンタル酸化物層とは、化学量論的組成ここでは、Ta2O5より酸素含有量が不足しているつまり、化学量論的組成に比べて酸素含有率が小さいタンタル酸化物層をいう。第2の遷移金属酸化物層の酸素含有率は、第1の遷移金属酸化物層の酸素含有率よりも高く、第2の遷移金属酸化物層の抵抗値は第1の遷移金属酸化物層の抵抗値より高い。酸素含有率に代えて酸素不足度で説明するならば、第2の遷移金属酸化物層の酸素不足度は、第1の遷移金属酸化物層の酸素不足度よりも小さい。ここで、酸素不足度とは、遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタルTaの場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0である。また例えば、TaO1.5で表現される組成のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。第1の遷移金属酸化物層3aの組成をTaOx第1のタンタル酸化物層とした場合にxが0.8以上1.9以下であり、且つ、第2の遷移金属酸化物層3bの組成をTaOy第2のタンタル酸化物層とした場合にyが2.1以上である場合に、遷移金属酸化物層3の抵抗値を安定して高速に変化させることができた。したがって、x及びyは上記の範囲内にあることが好ましい。遷移金属酸化物層3の厚みは、1μm以下であれば抵抗値の変化が認められるが、大規模なメモリデバイスを構成する場合は200nm以下であることが好ましい。パターニングプロセスにおいてフォトリソグラフィプロセスとエッチングプロセスを使用する場合に、加工し易く、しかも遷移金属酸化物層3の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン絶縁破壊をより確実に回避するという観点からは、遷移金属酸化物層3の厚みは少なくとも5nm以上であることが好ましい。また、第2の遷移金属酸化物層3bの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、1nm以上8nm以下程度が好ましい。上述したように構成される抵抗変化素子10を動作させる場合、第1電極2及び第2電極4が、電源5の異なる端子に電気的に接続される。この電源5は、抵抗変化素子10を駆動するための電気的パルス印加装置として機能し、第1電極2と第2電極4との間に所定の極性、電圧及び時間幅の電気的パルス電圧パルスを第1電極2と第2電極4との間に印加することができるように構成されている。なお、以下では、電極間に印加される電圧パルスの電圧の極性が、第1電極2を基準にした第2電極4の電位この電位を電極間電圧という。で特定されるものとする。また、第2の遷移金属酸化物層3bと接するように配置される第2電極4は、例えば、Au金、Pt白金、Irイリジウム、Pdパラジウム、Cu銅及びAg銀等、前記第1の遷移金属酸化物層及び第2の遷移金属酸化物層を構成する遷移金属Mの標準電極電位より標準電極電位が高い材料のうちの1つまたは複数の材料を用いて構成される。第1電極2は第2電極4を構成する材料の標準電極電位より標準電極電位が小さい材料例えば、W、Ni、あるいはTaN等で構成されることが好ましい。すなわち、遷移金属酸化物にタンタル酸化物を用いた場合、第1電極2の標準電極電位V1、第2電極4の標準電極電位V2、及びタンタルの標準電極電位VTaとが、VTa<V2かつV1<V2なる関係を満足することが好ましい。また、V1≦VTa<V2なる関係を満足することがさらに好ましい。このような構成とすることにより、第2電極4と接する第2の遷移金属酸化物層3b内で抵抗変化現象を安定に起こすことができる。また、抵抗変化素子10はその上下が図1に示された構造の逆の構造であってもよい。[抵抗変化素子の製造方法]次に、抵抗変化素子10の製造方法について説明する。まず、基板1上に、スパッタリング法により、厚さ0.2μmの第1電極2を形成する。その後、第1電極2の上に、TaターゲットをアルゴンArガス及び酸素O2ガス中でスパッタリングする所謂反応性スパッタリングreactivesputtering法によって、遷移金属酸化物層3としてタンタル酸化物TaOx層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。これにより、タンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域第1領域:TaOxよりも酸素含有率の高い領域第2領域:TaOy、y>xが形成される。これらの第1領域TaOx及び第2領域TaOyが第1の遷移金属酸化物層3a及び第2の遷移金属酸化物層3bにそれぞれ相当する。このようにして形成された第1の遷移金属酸化物層3a及び第2の遷移金属酸化物層3bによって遷移金属酸化物層3が構成されることになる。なお、第2の遷移金属酸化物層3bは、TaOyターゲットを用い、アルゴンArガス及び酸素O2ガス中でスパッタリングして形成してもよい。次に、上記のようにして形成された遷移金属酸化物層3の上に、スパッタリング法により、厚さ0.2μmの第2電極4を形成することにより、抵抗変化素子10が得られる。以上のようにして、本実施の形態における抵抗変化素子10は、スパッタリング法等によって製造されるので、低温で製造可能である。なお、第1電極2及び第2電極4並びに遷移金属酸化物層3の大きさ及び形状は、マスク及びリソグラフィによって調整することができる。本実施の形態では、第2電極4及び遷移金属酸化物層3の大きさを0.5μm×0.5μm面積0.25μm2とし、第1電極2と遷移金属酸化物層3とが接する部分の大きさも0.5μm×0.5μm面積0.25μm2としている。また、本実施の形態では、第1の遷移金属酸化物層3aの組成を第1のタンタル酸化物層TaOxx=1.54とし、第2の遷移金属酸化物層3bの組成を第2のタンタル酸化物層TaOyy=2.47としている。さらに、遷移金属酸化物層3の厚みを50nmとし、第1の遷移金属酸化物層3aの厚みを45nm、第2の遷移金属酸化物層3bの厚みを5nmとしている。なお、本実施の形態においては、第1のタンタル酸化物層及び第2のタンタル酸化物層の酸素含有率として、x=1.54、y=2.47の場合にて説明をしているが、本発明に係る抵抗変化素子としては、これに限ることなく、xの範囲は0.8≦x≦1.9、yの範囲は2.1≦yであれば、本実施の形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。[抵抗変化素子の動作]次に、上述した製造方法により得られた抵抗変化素子10の動作について説明する。図2は、本発明の実施の形態1の抵抗変化素子10の抵抗-電圧特性の一例を示す模式図であり、電源5を用いて、抵抗変化素子10の第1電極2を基準にして第2電極4に印加する電気的パルスの電圧つまり、電極間電圧を連続的に変化させた場合の、第1電極2と第2電極4との間の抵抗値である電極間抵抗値の変化を示す図である。以下では、電極間抵抗値が所定の高い値例えば、10MΩ程度にある場合を高抵抗状態抵抗値:RHといい、同じく所定の中程度の値例えば、100kΩ程度にある場合を中抵抗状態抵抗値:RMといい、同じく所定の低い値例えば、10kΩ程度にある場合を低抵抗状態抵抗値:RLという。つまり、3つの抵抗値RL、RM、RHについて、RL<RM<RHの関係が満たされている。また、電圧については、図2に示されるように、Vα<V1<Vβ<0つまり、|Vα|>|Vβ|および0<V2<Vγの関係が満たされている。また、図2の特性は、図1の素子構造が上下逆となった場合には、図2とは左右逆の特性電圧の極性が逆の特性となる。抵抗変化素子10が高抵抗状態にあり、電極間抵抗値がRHの場合、あるいは抵抗変化素子10が中抵抗状態にあり、電極間抵抗値がRMの場合、電源5を用いて、負極性でかつ所定の第1の閾値電圧V1より低い絶対値が大きい電圧パルスである書き込み電圧パルス電圧値:Vαを第1電極2及び第2電極4間に印加することにより、抵抗変化素子10が低抵抗状態に変化し、電極間抵抗値がRLに減少する。以下では、これを書き込み過程という。抵抗変化素子10が低抵抗状態にあり、電極間抵抗値がRLの場合、電源5を用いて、正極性でかつ所定の第2の閾値電圧V2より高い電圧パルスである第1の消去電圧パルス電圧値:Vγを第1電極2及び第2電極4間に印加することにより、抵抗変化素子10が中抵抗状態に変化し、電極間抵抗値がRMへ増加する。以下では、これを第1の消去過程という。抵抗変化素子10が中抵抗状態にあり、電極間抵抗値がRMの場合、電源5を用いて、負極性でかつ所定の第1の閾値電圧V1より高い電圧パルス絶対値が小さいである第2の消去電圧パルス電圧値:Vβを第1電極2及び第2電極4間に印加することにより、抵抗変化素子10が高抵抗状態に変化し、電極間抵抗値はRHに増加する。以下では、これを第2の消去過程という。第2の消去過程では、第2の消去電圧パルスの電圧値Vβを第1の閾値電圧V1よりも高く絶対値が小さく、0Vよりも低い範囲で変化させることによって、抵抗変化素子10の電極間抵抗値は、抵抗値RMから最大の抵抗値Rmaxの間の任意の値に設定可能である。抵抗変化素子10を3値の抵抗状態を示す素子として使用する場合は、第2の消去過程では、第2の消去電圧パルスの電圧値Vβは第1の閾値電圧V1よりも高く絶対値は閾値電圧V1よりも小さく、かつできるだけ絶対値を大きくするできるだけ閾値電圧V1の絶対値に近づけることにより、抵抗変化素子10の高抵抗状態の電極間抵抗値RHは、大きくなり、中抵抗状態との違いを確実にすることができる。なお、第1の閾値電圧V1とは、書き込み過程を生じさせる印加電圧の閾値であり、第2の閾値電圧V2とは、第1の消去過程を生じさせる最低の印加電圧である。また、第3の閾値電圧V3とは、第2の消去過程を生じさせる最高絶対値は最低の印加電圧である。図3は、第2の消去過程に関する実験データを示すグラフである。ここでは、抵抗変化素子10に印加された第2の消去電圧パルスの電圧値横軸の反転電圧Vと、その第2の消去電圧パルスの印加後における抵抗変化素子10の抵抗値縦軸の抵抗Ωとの関係がプロットされている。なお、図3において、黒丸印、×印、黒三角印のプロットは、それぞれ、50ns、100ns、300nsのパルス幅をもつ第2の消去電圧パルスを印加した場合のデータである。図3から分かるように、第2の消去過程では、第2の消去電圧パルスの電圧値Vβを第1の閾値電圧V1-1.4~-1.3よりも高く絶対値が小さく、0Vよりも低い範囲で変化させることによって、抵抗変化素子10の電極間抵抗値は、抵抗値RM約105Ωから最大の抵抗値Rmax約107Ωの間の任意の値に設定可能である。従って、第1の閾値電圧V1と第3の閾値電圧V3間において、2値以上のデータを記憶することも可能である。例えば、|V1|>|Vβ2|>|Vβ1|>|V3|となるようなVβ1及びVβ2を設定し、Vβ1に対応する抵抗値をRH1、Vβ2に対応する抵抗値をRH2とした場合、RH2>RH1となり、RL及びRMとあわせて4値の記憶が可能となる。なお、前記第2の消去過程では、高抵抗状態の電極間抵抗値RHの大きさが、ばらつく場合がある。これを改善するために、抵抗変化素子10が中抵抗状態にあり、電極間抵抗値がRMの場合に、前記第1の消去過程と前記第2の消去過程を繰返し実施することにより、抵抗変化素子10は、より安定して高抵抗状態にすることができる。以下では、これつまり、第1の消去過程と前記第2の消去過程とを繰返し実施することを第3の消去過程という。また、抵抗変化素子10が低抵抗状態にあり、電極間抵抗値がRLの場合にも、前記第3の消去過程を実施することにより、より安定して高抵抗状態にすることができる。図4は、第3の消去過程の具体例を示すフローチャートである。ここでは、上記書き込み過程を実施した後に、第3の消去過程を実施する場合のフローチャートが示されている。まず、低抵抗状態RLにある抵抗変化素子10に対して、上記第1の消去過程S1を実施することによって抵抗変化素子10を中抵抗状態RMに遷移させ、続いて、上記第2の消去過程S2を実施することによって抵抗変化素子10を高抵抗状態RHに遷移させた後に、抵抗変化素子10の抵抗値を読み出すS3。そして、抵抗変化素子10の抵抗値が予め定められた閾値抵抗値RMより大きく、かつ、最大の抵抗値Rmaxより小さい予め設定された抵抗値閾値、例えば、抵抗値RMと抵抗値Rmaxとの中間値より大きいか否かを判断するS4。その結果、抵抗変化素子10の抵抗値が閾値よりも大きくない場合にはS4でNo、第1の消去過程S1、第2の消去過程S2及び抵抗値の読み出しS3を繰り返し、一方、抵抗変化素子10の抵抗値が閾値よりも大きい場合にはS4でYes、終了する。なお、第1の消去過程S1~判定S4の繰り返し処理が第3の消去過程に相当する。このように、低抵抗状態にある抵抗変化素子10に対して、第1の消去過程と前記第2の消去過程とを繰返し実施する第3の消去過程を施すことで、より確実に抵抗変化素子10を高抵抗状態に遷移させることができる。なお、上記フローチャートでは、第1の消去過程S1と第2の消去過程S2を実施した後に抵抗値の判定S3、S4をしたが、本発明に係る第3の消去過程は、必ずしも抵抗値の判定S3、S4を必要とするものではない。抵抗値の判定をすることなく、第1の消去過程と第2の消去過程とを一定回数だけ繰り返すだけでも、高抵抗状態への遷移がより確実となる。また、上記フローチャートでは、低抵抗状態RLにある抵抗変化素子10に対して第3の消去過程が実施されたが、中抵抗状態RMにある抵抗変化素子10に対して第3の消去過程が実施されてもよい。第3の消去過程は、低抵抗状態RLおよび中抵抗状態RMのいずれの抵抗状態にある抵抗変化素子10に対しても、抵抗変化素子10をより確実に高抵抗状態RHに変化させ得るからである。つまり、第1の消去過程の後に、第1の消去過程と第2の消去過程とを繰返し実施することによって電極間抵抗値をRHにする第3の消去過程を実施してもよい。また、第3の閾値電圧V3と第1の閾値電圧V1の間に複数の抵抗値を設定する場合、第2の消去過程は、複数の抵抗値にそれぞれ対応する複数の電極間電圧を有し、各抵抗値について、下限を規定する閾値と上限を規定する閾値最も抵抗が高い状態に対しては必ずしも必要ではないを規定し、図4の判断工程S4において、各抵抗値が下限を規定する閾値と上限を規定する閾値の間にくるまで、第3の消去過程を繰り返してもよい。次に、本発明の実施の形態1の抵抗変化素子10において、多値のメモリとして使用される抵抗状態低抵抗状態、中抵抗状態、高抵抗状態が、従来の多値メモリ用抵抗変化素子の抵抗状態に比べて、安定であることを説明する。抵抗変化素子10が低抵抗状態にある場合に、書き込み電圧パルスと同極性である負極性の電圧パルスが第1電極2及び第2電極4間に印加されたとしても、抵抗変化素子10は低抵抗状態のままでほとんど変化しない。同様に、抵抗変化素子10が中抵抗状態にある場合に、第1の消去電圧パルスと同極性である正極性の電圧パルスが第1電極2及び第2電極4間に印加されたとしても、抵抗変化素子10は中抵抗状態のままでほとんど変化しない。また、抵抗変化素子10が高抵抗状態にある場合に、第2の消去電圧パルスと同極性である負極性でかつ第2の消去電圧パルスの電圧値より高い絶対値が小さい電圧パルスが第1電極2及び第2電極4間に印加された場合には、遷移金属酸化物層3は高抵抗状態のままほとんど変化しない。ただし、抵抗変化素子10が高抵抗状態にある場合に、第2の消去電圧パルスと同極性である負極性でかつ第1の閾値電圧V1より高く絶対値が小さい第2の消去電圧よりも低い絶対値が大きい電圧パルスが第1電極2及び第2電極4間に印加された場合には、抵抗変化素子10は高抵抗状態よりも抵抗値が高い第2の高抵抗状態に変化する。この場合においても、抵抗変化素子10の高抵抗状態が、より高い第2の高抵抗状態に変化するため、中抵抗状態との差がより大きくなり、抵抗状態の判定は、より容易になる。上述したように、従来の抵抗変化現象を利用した多値メモリ用の抵抗変化素子は、抵抗値が連続的に変化する領域で素子に印加する電圧を上下させることにより抵抗値を変化させていた。この場合、過渡的な抵抗変化領域を使っているため、抵抗値の再現性が乏しく、メモリとして安定的に動作させることが困難である。本実施の形態1で提案する抵抗変化素子10は、印加するパルス電圧の電圧値が変化しても抵抗値がほとんど変化しない安定領域の抵抗値、あるいは、抵抗値が変化しても抵抗状態の判定が容易になる抵抗状態を記憶状態として使うため、安定に動作する多値メモリ用の抵抗変化素子として応用することが可能となる。上述した本発明の実施の形態1に係る抵抗変化素子10が有する3つの抵抗状態間の抵抗変化の動作を模式図状態遷移図に表すと図5の通りになる。まず、抵抗変化素子10が高抵抗状態抵抗値RHと低抵抗状態抵抗値RLとの間を変化させる動作について述べる。抵抗変化素子10が高抵抗状態のとき、書き込み電圧パルスVαを印加して低抵抗状態に変化させるS101A。逆に、抵抗変化素子10が低抵抗状態のとき、いかなる単独の電圧パルスを印加しても、低抵抗状態から高抵抗状態に直接変化させることはできない。低抵抗状態から高抵抗状態に変化させる場合には、一旦、低抵抗状態から第1の消去電圧パルスVγを印加して中抵抗状態に変化させS102A、引き続き第2の消去電圧パルスVβを印加して高抵抗状態に変化させるS103A。さらに安定して高抵抗状態を得るためには、低抵抗状態から第1の消去電圧パルスVγを印加後S102Aに第2の消去電圧パルスを印加することを繰返し実施してつまり、第1の消去電圧パルスVγの印加と第2の消去電圧パルスの印加とを繰り返すことで、高抵抗状態に変化させるS103B。次に、抵抗変化素子10が低抵抗状態抵抗値RLと中抵抗状態抵抗値RMとの間を変化させる動作について述べる。抵抗変化素子10が低抵抗状態のとき、第1の消去電圧パルスVγを印加して中抵抗状態に変化させるS102A。逆に、抵抗変化素子10が中抵抗状態のとき、書き込み電圧パルスVαを印加して低抵抗状態に変化させるS102B。次に、抵抗変化素子10が中抵抗状態抵抗値RMと高抵抗状態抵抗値RHとの間を変化させる動作について述べる。抵抗変化素子10が中抵抗状態のとき、第2の消去電圧パルスVβを印加して高抵抗状態に変化させるS103A。さらに安定して高抵抗状態を得るためには、中抵抗状態から第1の消去電圧パルスVγを印加後に第2の消去電圧パルスを印加することを繰返し実施してつまり、第1の消去電圧パルスVγの印加と第2の消去電圧パルスの印加とを繰り返すことで、高抵抗状態に変化させるS103B。逆に、抵抗変化素子10が高抵抗状態抵抗値RHのとき、第1の消去電圧パルスVγを印加して中抵抗状態抵抗値RMに安定して変化させることはできない。以上のことから分かるように、本実施の形態における抵抗変化素子10は、第1電極2と、第2電極4と、第1電極2と第2電極4との間に配設される酸素不足型の遷移金属酸化物から構成される抵抗変化層である遷移金属酸化物層3とを備え、第1電極2を基準とする第2電極4の電位である電極間電圧を印加されることによって第1電極2と第2電極4との間の抵抗値である電極間抵抗値が可逆的に変化し、Vα<Vβ<0およびVγ>0およびRL<RM<RHを満たすVα、Vβ、Vγ、RL、RM、RHについて、電極間電圧Vαが印加されることによって電極間抵抗値がRLに変化し、電極間抵抗値がRLのときに電極間電圧Vγが印加されることによって電極間抵抗値がRMに変化し、電極間抵抗値がRMのときに電極間電圧Vβを印加されることによって電極間抵抗値がRHに変化する特性を有する。そして、このような特性を有する抵抗変化素子10を用いることで、以下のような多値記憶が実現される。つまり、その多値記憶方法は、第1電極と、第2電極と、第1電極と第2電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、第1電極を基準とする第2電極の電位である電極間電圧を印加することによって、第1電極と第2電極との間の抵抗値である電極間抵抗値を多値の間で可逆的に変化させる抵抗変化素子の多値記憶方法であって、第1の極性の電極間電圧Vα、Vβ1及びVβ2と、第1の極性とは異なる第2の極性の電極間電圧Vγ、及びRL<RM<RH1<RH2を満たすRL、RM、RH1、RH2について、電極間電圧Vα、Vβ1及びVβ2は、|Vα|>|Vβ2|>|Vβ1|を満足するという条件の下で、以下の過程を有する。1電極間電圧Vαを抵抗変化素子に印加することによって、電極間抵抗値をRLにする書き込み過程2電極間抵抗値がRLの抵抗変化素子に電極間電圧Vγを印加することによって、抵抗変化素子の電極間抵抗値をRMにする第1の消去過程3電極間抵抗値がRMの抵抗変化素子に電極間電圧Vβ1を印加することによって、電極間抵抗値をRH1にする第2の1の消去過程4電極間抵抗値がRMまたはRH1の抵抗変化素子に電極間電圧Vβ2を印加することによって、電極間抵抗値をRH2にする第2の2の消去過程ここで、上記多値記憶方法はさらに、以下の過程を有することが好ましい。5第2の1の消去過程または第2の2の消去過程を実施した後、第1の消去過程と、第2の1の消去過程または第2の2の消去過程とをさらに1回以上実施することによって、電極間抵抗値をRH1またはRH2にする第3の消去過程上記過程5では、より詳しくは、第2の1の消去過程を繰り返す場合には、第3の消去過程では、第2の1の消去過程後における電極間抵抗値が予め定められた第1の閾値以上で、かつ、第2の閾値以下であるか否かを判断し、電極間抵抗値が第1の閾値よりも小さいか第2の閾値よりも大きい場合に、第1の消去過程と第2の1の消去過程とを少なくとも1回実行する。一方、第2の2の消去過程を繰り返す場合には、第3の消去過程では、第2の2の消去過程後における電極間抵抗値が予め定められた第3の閾値以上であるか否かを判断し、電極間抵抗値が第3の閾値よりも小さい場合に、第1の消去過程と第2の2の消去過程とを少なくとも1回実行する。なお、第1の閾値、第2の閾値は、RH1の正常な範囲第1の閾値≦RH1≦第2の閾値特定する値であり、第3の閾値は、RH2の正常な範囲第3の閾値≦RH2を特定する値である。これにより、印加する電極間電圧に応じて、電極間抵抗値はRL、RM、RH1、RH2の少なくとも4値をとり、安定した多値記憶方法が実現される。[実施例1]図6は、本発明の実施例1の抵抗変化素子10において、パルス電圧を繰返し印加したときの抵抗状態の変化の一例を示すグラフである。本実施例1では、第1電極と第2電極との間に、所定の電圧値パルス電圧を有し、パルス幅が100nsである電気的パルスを印加し、その都度、第1電極と第2電極との間の電極間抵抗値を測定した。電極間抵抗値については、第2の閾値電圧V2よりも絶対値が十分小さく抵抗変化素子10の電極間抵抗値が変化しない電圧である0.4Vの電圧を第1電極と第2電極との間に印加し、流れる電流を測定することにより求めた。図中、パルス印加回数が1から71回までは、書き込み電圧パルスVα電圧-2.4V、パルス幅100nsと第1の消去電圧パルスVγ電圧1.8V、パルス幅100nsとを繰返し印加したときの抵抗変化の様子を示している。これは、図5で示した遷移S102Aと遷移S102Bに対応する抵抗変化である。図6におけるパルス印加回数が1から71回までのデータから、抵抗変化素子10が低抵抗状態抵抗値RLと中抵抗状態抵抗値RMとの間を比較的安定に変化することがわかる。パルス印加回数が72回から135回までは、抵抗変化素子10に書き込み電圧パルスVα電圧-2.4V、パルス幅100nsを印加して低抵抗状態抵抗値RLになった後、第1の消去電圧パルスVγ電圧1.8V、パルス幅100nsを印加して、中抵抗状態抵抗値RMにし、その後、第1の消去電圧パルスVγ電圧1.8V、パルス幅100ns及び第2の消去電圧パルスVβ電圧-1.0V、パルス幅100nsを繰返し9回印加して、高抵抗状態抵抗値RHになる変化を繰返し実施したものである。これらの抵抗変化は、図5で示した遷移S101A、遷移S102A、遷移S103Bに対応する抵抗変化である。図6に示されるデータから、抵抗変化素子10が3値の抵抗状態間を比較的安定して変化していることがわかる。このように、本実施例1の抵抗変化素子10では、これらの3つの安定状態を使って3値の情報を記憶することが可能となる。[抵抗変化のメカニズム]ここで、抵抗変化素子10の書き込み過程、第1の消去過程、第2の消去過程及び第3の消去過程における抵抗値変化のメカニズムについて、図7を参照しながら定性的に説明する。なお、現時点では、抵抗変化のメカニズムの詳細は不明な点が多く、ここでは、推測して述べる部分が多い。図7は、抵抗変化のメカニズムを説明するための模式図である。図7においては、第1の遷移金属酸化物層3aと第2の遷移金属酸化物層3bのみ示し、第1電極2、第2電極4は省略している。第2の遷移金属酸化物層3bの酸素含有率は非常に大きい言い換えると、酸素不足度が非常に小さいため本実施形態では、TaOy2.1≦y、抵抗変化素子10の電極間抵抗値は初期状態製造後の状態であって、可逆的な抵抗変化動作をする前の状態では非常に高く、書き込み電圧パルス、第1の消去電圧パルス、第2の消去電圧パルスを印加しても抵抗変化動作を示さない図7a。そこで、抵抗変化動作をさせる前に、第2電極4に書き込み電圧パルス、第1の消去電圧パルス、第2の消去電圧パルスよりも電圧値が大きい正極性または負極性の初期ブレーク電圧パルスが印加されることで初期ブレークが行われ、第2の遷移金属酸化物層3b内に導電パス3cが形成される図7b。まず、この初期ブレーク電圧パルスによる導電パス3c形成のメカニズムを定性的に説明する。ブレーク電圧パルスを印加することによって第2の遷移金属酸化物層3bの微小部分の酸素イオンが急激に第2電極4の界面第2電極4と第2の遷移金属酸化物層3bとの界面付近から第1の遷移金属酸化物層3a側へ移動して、第2の遷移金属酸化物層3bの酸素含有率よりも酸素含有率が小さく言い換えると、第2の遷移金属酸化物層3bの酸素不足度よりも酸素不足度が大きく、そのため抵抗が小さい微小なサイズの導電パス3cが形成される。この状態が、抵抗変化素子10の低抵抗状態であり、初期ブレークが行われた状態である図7b。次に、抵抗変化素子10の低抵抗状態と中抵抗状態との間の抵抗変化のメカニズムを定性的に説明する。低抵抗状態にある抵抗変化素子10に対して、正極性の第1の消去電圧パルスVγを印加することによって第2の遷移金属酸化物層3b内に形成された導電パス3c内を負極性の酸素イオンが第2電極4側への方向へ移動し、第2電極4の近傍へ蓄積され、抵抗変化素子10は中抵抗状態に変化する図7c。一方、中抵抗状態にある抵抗変化素子10に対して、負極性の書き込み電圧パルスVαを印加することによって、第2電極4の近傍に蓄積された酸素イオンは、導電パス3c内を第2電極4の界面から遠ざかる方向へ移動し、抵抗変化素子10は低抵抗状態に変化する図7b。次に、抵抗変化素子10の中抵抗状態と高抵抗状態との間の抵抗変化のメカニズムを定性的に説明する。中抵抗状態にある抵抗変化素子10に負極性の第2の消去電圧Vβを印加した場合、第2の消去電圧Vβの絶対値は第1の閾値電圧V1の絶対値よりも小さいため、第2電極4の近傍に蓄積された酸素イオンは、導電パス3c内を第2電極4の界面から遠ざかる方向へ移動することはほとんどできない。しかしながら、第2電極4の近傍に蓄積された酸素イオン以外の導電パス3c内に存在していた酸素イオンが導電パス3cのどこかの部分例えば、導電パス3cと第1の遷移金属酸化物層3aとの境界近傍に蓄積される。このようにして抵抗変化素子10は中抵抗状態から高抵抗状態に変化すると考えられる図7d。図7dに示される抵抗変化素子10の状態で、さらに、正極性の第1の消去電圧Vγと負極性の第2の消去電圧Vβが繰返し印加されると、第2電極4の近傍に蓄積された酸素イオン層、及び導電パス3cと第1の遷移金属酸化物層3aとの境界近傍に蓄積された酸素イオン層には、その厚みを減少させるには印加される電圧が不十分閾値以下であり、その厚みが増加する一方になるため、より安定な高抵抗状態が実現されると推測される。実施の形態2実施の形態2は、実施の形態1において説明した抵抗変化素子10を備える不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。[不揮発性記憶装置の構成]図8は、本発明の実施の形態2に係る不揮発性記憶装置200の構成の一例を示すブロック図である。図8に示すように、不揮発性記憶装置200は、抵抗変化素子を具備するメモリセルアレイ201と、アドレスバッファ202と、制御部203と、行デコーダ204と、ワード線ドライバ205と、列デコーダ206と、ビット線/プレート線ドライバ207とを備えている。また、ビット線/プレート線ドライバ207はセンス回路を備えており、ビット線またはプレート線に流れる電流や、発生した電圧を測定することができる。メモリセルアレイ201は、図8に示すように、縦方向に延びる2本のワード線W1、W2と、当該ワード線W1、W2と交差して横方向に延びる2本のビット線B1、B2と、当該ビット線B1、B2に一対一で対応して設けられる横方向に延びる2本のプレート線P1、P2と、ワード線W1、W2及びビット線B1、B2との各交差点に対応してマトリクス状に設けられた4個のメモリセルMC211、MC212、MC221、MC222とを具備している。なお、メモリセルMC211、MC212、MC221、MC222は、それぞれ、選択トランジスタT211と抵抗変化素子R211、選択トランジスタT212と抵抗変化素子R212、選択トランジスタT221と抵抗変化素子R221、選択トランジスタT222と抵抗変化素子R222から構成される。なお、これらの各構成要素の個数または本数は上記のものに限定されるわけではない。ここでは、メモリセルアレイ201は上記のように4個のメモリセルを具備しているが、これは一例であり、5個以上のメモリセルを具備する構成であってもよい。なお、上記の構成例では、プレート線はビット線と平行に配置されているが、プレート線はワード線と平行に配置してもよい。また、プレート線は接続されているトランジスタに共通の電位を与える構成としているが、行デコーダ204やワード線ドライバ205と同様の構成のソース線選択回路やドライバを有し、選択されたソース線と非選択のソース線を異なる電圧極性も含むで駆動する構成としてもよい。上述した抵抗変化素子R211、R212、R221、R222は、実施の形態1において説明した抵抗変化素子10に相当する。メモリセルアレイ201の構成についてさらに説明すると、メモリセルMC211選択トランジスタT211及び抵抗変化素子R211は、ビット線B1とプレート線P1との間に設けられており、選択トランジスタT211のソースと抵抗変化素子R211とが接続されるべく直列に並んでいる。より詳しくは、選択トランジスタT211は、ビット線B1と抵抗変化素子R211との間で、ビット線B1及び抵抗変化素子R211と接続されており、抵抗変化素子R211は、選択トランジスタT211とプレート線P1との間で、選択トランジスタT211及びプレート線P1と接続さている。また、選択トランジスタT211のゲートはワード線W1に接続されている。なお、他の3個の選択トランジスタT212、T221、T222及びこれらの選択トランジスタT212、T221、T222と直列に配置される3個の抵抗変化素子R212、R221、R222の接続状態は、選択トランジスタT211及び抵抗変化素子R211の場合と同様であるので、説明を省略する。以上の構成により、選択トランジスタT211、T212、T221、T222のそれぞれのゲートに、ワード線W1、W2を介して所定の電圧活性化電圧が供給されると、選択トランジスタT211、T212、T221、T222のドレイン及びソース間が導通することになる。アドレスバッファ202は、外部回路図示せずからアドレス信号ADDRESSを受け取り、このアドレス信号ADDRESSに基づいて行アドレス信号ROWを行デコーダ204に出力するとともに、列アドレス信号COLUMNを列デコーダ206に出力する。ここで、アドレス信号ADDRESSは、メモリセルMC211、MC212、MC221、MC222のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ROWは、アドレス信号ADDRESSに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号COLUMNは、同じく列のアドレスを示す信号である。制御部203は、外部回路から受け取ったモード選択信号MODEに応じて、書き込みモード、第1の消去モード、第2の消去モード、第3の消去モード及び読み出しモードのうちのいずれか1つのモードを選択する。以下、電圧印加の場合、プレート線を基準に各電圧が印加されるものとする。書き込みモードにおいて、制御部203は、外部回路から受け取った入力データDinに応じて、書き込み電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。読み出しモードの場合、制御部203は、読み出し電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。この読み出しモードでは、制御部203はさらに、ビット線/プレート線ドライバ207から出力される信号IREADを受け取り、この信号IREADに応じたビット値を示す出力データDoutを外部回路へ出力する。この信号IREADは、読み出しモードのときにプレート線P1、P2を流れる電流の電流値を示す信号である。また、第1の消去モードにおいて、制御部203は、抵抗変化素子R211、R212、R221、R222の抵抗状態を確認し、その抵抗状態に応じて、低抵抗状態の場合には、第1の消去電圧印加を指示する制御信号CONTを、高抵抗状態の場合には、書き込み電圧印加及び第1の消去電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。さらに、第2の消去モードにおいて、制御部203は、抵抗変化素子R211、R212、R221、R222の抵抗状態を確認し、その抵抗状態に応じて、低抵抗状態の場合には、第1の消去電圧印加及び第2の消去電圧印加を指示する制御信号CONTを、中抵抗状態の場合には、第2の消去電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。なお、第3の消去モードにおいては、制御部203は、上記第1の消去モードおよび上記第2の消去モードを一定回数繰り返す、あるいは、上記読み出しモードと図4の判定S4とを行いながら、上記第1の消去モードおよび上記第2の消去モードを繰り返す。行デコーダ204は、アドレスバッファ202から出力された行アドレス信号ROWを受け取り、この行アドレス信号ROWに応じて、2本のワード線W1、W2のうちの何れか一方を選択する。ワード線ドライバ205は、行デコーダ204の出力信号に基づいて、行デコーダ204によって選択されたワード線に活性化電圧を印加する。列デコーダ206は、アドレスバッファ202から出力された列アドレス信号COLUMNを受け取り、この列アドレス信号COLUMNに応じて、2本のビット線B1、B2のうちの何れか一方を選択するとともに、選択されたビット線に対応する、2本のプレート線P1、P2のうちの何れか一方を選択する。ビット線/プレート線ドライバ207は、制御部203から書き込み電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206の出力信号に基づいて、列デコーダ206によって選択されたビット線と選択されたプレート線間に書き込み電圧VWRITE書き込み電圧パルスを印加する。また、ビット線/プレート線ドライバ207は、制御部203から読み出し電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206の出力信号に基づいて、列デコーダ206によって選択されたビット線と同じく選択されたプレート線間に読み出し電圧VREADを印加する。その後、ビット線/プレート線ドライバ207は、そのプレート線を流れる電流の電流値を示す信号IREADを制御部203に出力する。さらに、ビット線/プレート線ドライバ207は、制御部203から第1の消去電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206の出力信号に基づいて、列デコーダ206によって選択されたビット線と同じく選択されたプレート線間に第1の消去電圧VRESET1第1の消去電圧パルスを印加する。さらに、ビット線/プレート線ドライバ207は、制御部203から第2の消去電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206の出力信号に基づいて、列デコーダ206によって選択されたビット線と同じく選択されたプレート線間に第2の消去電圧VRESET2第2の消去電圧パルスを印加する。ここで、書き込み電圧VWRITEの電圧値は、例えば-2.4Vに設定され、そのパルス幅が100nsに設定される。また、読み出し電圧VREADの電圧値は、例えば0.4Vに設定される。さらに、第1の消去電圧VRESET1の電圧値は、例えば1.8Vに設定され、そのパルス幅は100nsに設定される。さらに、第2の消去電圧VRESET2の電圧値は、例えば-1.0Vに設定され、そのパルス幅は100nsに設定される。なお、機能的には、制御部203とビット線/プレート線ドライバ207によって、選択されたメモリセルより厳密には、抵抗変化素子に所定のパルス電圧を印加するパルス電圧印加部が構成されている。そのようなパルス電圧印加部とは、少なくとも、1第1の極性を有する書き込み電圧パルス電極間電圧Vαをメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、2第1の極性とは異なる第2の極性を有する第1の消去電圧パルス電極間電圧Vγをメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を低抵抗状態から中抵抗状態へ変化させる第1の消去過程と、3第1の極性と同じ極性を有する第2の消去電圧パルス電極間電圧Vβをメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を中抵抗状態から高抵抗状態へ変化させる第2の消去過程と、4書き込み過程の後または第1の消去過程の後、メモリセルに対して、第1の消去過程と第2の消去過程とを繰返し実施することによって、当該メモリセルの抵抗変化素子の抵抗状態を低抵抗状態または中抵抗状態から高抵抗状態へ変化させる第3の消去過程とを実行する処理部である。[不揮発性記憶装置の動作]以下、上述したように構成される不揮発性記憶装置200の動作例を、上記の書き込みモード、第1の消去モード、第2の消去モード、第3の消去モード及び読み出しモードの各モードに分けて説明する。ここで、実施の形態1における書き込み過程は書き込みモードに、第1の消去過程は第1の消去モード、第2の消去過程は第2の消去モード、第3の消去過程は第3の消去モードにそれぞれ該当する。以下では、制御部203が、外部回路から受け取る入力データDinとしては、抵抗変化素子が低抵抗状態にある場合を2に、中抵抗状態にある場合を1対応させ、高抵抗状態にある場合を0に対応させている。なお、説明の便宜上、アドレス信号ADDRESSは、メモリセルMC211のアドレスを示す信号であるものとする。書き込みモード制御部203は、外部回路から入力データDinを受け取る。ここで、制御部203は、この入力データDinが2である場合に、書き込み電圧印加を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。一方、制御部203は、入力データDinが1または0である場合には制御信号CONTを出力しない。ビット線/プレート線ドライバ207は、制御部203から書き込み電圧印加を示す制御信号CONTを受け取ると、列デコーダ206によって選択されたビット線B1と選択されたプレート線P1間に書き込み電圧VWRITE書き込み電圧パルスを印加する。このとき、行デコーダ204によって選択されたワード線W1には、ワード線ドライバ205によって活性化電圧が印加されている。そのため、選択トランジスタT211のドレイン及びソース間が導通状態となっている。その結果、書き込み電圧VWRITE、すなわち電圧値が-2.4Vでパルス幅が100nsの書き込み電圧パルスが、メモリセルMC211に印加される。これにより、パルス電圧印加部によって実施の形態1における書き込み過程が実行され、メモリセルMC211の抵抗変化素子R211の抵抗値は、高抵抗状態あるいは中抵抗状態から低抵抗状態へと変化する。他方、メモリセルMC221、MC222には書き込み電圧パルスは印加されず、且つメモリセルMC212の選択トランジスタT212のゲートには活性化電圧が印加されないため、メモリセルMC212、MC221、MC222の抵抗変化素子の抵抗状態は変化しない。このようにして、抵抗変化素子R211のみを低抵抗状態へ変化させることができ、これにより、メモリセルMC211に、低抵抗状態に対応する2を示すデータが書き込まれる。なお、メモリセルMC211への書き込みが完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力され、上記の不揮発性記憶装置200の書き込みモードにおける動作が、メモリセルMC211以外のメモリセルに対して繰り返される。読み出しモード制御部203は、読み出し電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。ビット線/プレート線ドライバ207は、制御部203から読み出し電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206によって選択されたビット線B1と選択されたプレート線P1間に読み出し電圧VREADを印加する。このとき、行デコーダ204によって選択されたワード線W1には、ワード線ドライバ205によって活性化電圧が印加されている。そのため、選択トランジスタT211のドレイン及びソース間が導通状態となっている。このため、読み出し電圧VREADとして、例えば電圧値が0.4Vの測定電圧が、メモリセルMC211に印加される。これにより、抵抗変化素子R211の抵抗値に応じた電流値を示す読み出し電流が、抵抗変化素子R212を介して、ビット線B1からプレート線P1に流れ込む。読み出し電圧VREADは、メモリセルに印加されてもメモリセルの抵抗変化素子の抵抗値が変化しないような十分低い電圧である。なお、メモリセルMC221、MC222には測定電圧が印加されず、且つメモリセルMC212の選択トランジスタT212のゲートには活性化電圧が印加されないため、メモリセルMC212、MC221、MC222には上記電流が流れない。次に、ビット線に接続されたセンスアンプ図示せずは、ビット線B1に流れる読み出し電流の電流値を基準となる抵抗値を流れる電流値と比較し、その結果を示す信号IREADを制御部203に出力する。制御部203は、その信号IREADに示された電流値に応じた出力データDoutを外部へ出力する。例えば、信号IREADに示された電流値が、抵抗変化素子R211が低抵抗状態のときに流れる電流の電流値に相当する場合、制御部203は、2を示す出力データDoutを出力する。このようにして、メモリセルMC211のみに当該メモリセルMC211の抵抗変化素子R211の抵抗値に応じた電流が流れ、当該電流がビット線/プレート線ドライバ207に備えられたセンス回路に流れる。これにより、メモリセルMC211から2を示すデータが読み出される。なお、メモリセルMC211の抵抗変化素子R211の抵抗値の測定は、あらかじめ抵抗変化素子R211にプリチャージした電圧が抵抗変化素子R211の抵抗値に対応した時定数で減衰する過程の電圧を測定してもよい。メモリセルMC211からの読み出しが完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力され、上記の不揮発性記憶装置200の読み出しモードにおける動作が、メモリセルMC211以外のメモリセルに対して繰り返される。第1の消去モード第1の消去モードにおいては、まず制御部203が、上記読み出しモードを実行することによってメモリセルMC211の抵抗変化素子R211の抵抗値の状態記憶状態を取得する。そして、メモリセルMC211に2を示すビットデータが記憶されていると判定した場合メモリセルMC211の抵抗変化素子R211が低抵抗状態にあると判定した場合、制御部203は、第1の消去電圧印加を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。また、メモリセルMC211に0を示すビットデータが記憶されていると判定した場合メモリセルMC211の抵抗変化素子R211が高抵抗状態にあると判定した場合、制御部203は、書き込み電圧印加及び第1の消去電圧印加を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。他方、メモリセルMC211に1を示すビットデータが記憶されていると判定した場合メモリセルMC211の抵抗変化素子R211が中抵抗状態にあると判定した場合は、制御部203は上記制御信号CONTを出力しない。メモリセルMC211に2を示すビットデータが記憶されていると判定した場合、ビット線/プレート線ドライバ207は、制御部203から第1の消去電圧印加を示す制御信号CONTを受け取ると、列デコーダ206によって選択されたビット線B1と選択されたプレート線P1間に第1の消去電圧VRESET1第1の消去電圧パルスを印加する。このとき、行デコーダ204によって選択されたワード線W1には、ワード線ドライバ205によって活性化電圧が印加されている。そのため、選択トランジスタT211のドレイン及びソース間が導通状態となっている。その結果、第1の消去電圧VRESET、すなわち電圧値が1.8Vでパルス幅が100nsecの第1の消去電圧パルスが、メモリセルMC211に印加される。これにより、パルス電圧印加部によって実施の形態1における第1の消去過程が実行され、メモリセルMC211の抵抗変化素子R211の抵抗値は、低抵抗状態から中抵抗状態へと変化する。他方、メモリセルMC221、MC222には第1の消去電圧パルスは印加されず、且つメモリセルMC212の選択トランジスタT212のゲートには活性化電圧が印加されないため、メモリセルMC212、MC221、MC222の抵抗変化素子の抵抗状態は変化しない。また、メモリセルMC211に0を示すビットデータが記憶されていると判定した場合、まず、上述した書き込みモードが実行され、メモリセルMC211の抵抗変化素子R211の抵抗状態は、高抵抗状態から低抵抗状態へ変化し、その後、上述した第1の消去電圧が印加され、メモリセルMC211の抵抗変化素子R211の抵抗状態は低抵抗状態から中抵抗状態へと変化する。このようにして、メモリセルMC211の抵抗変化素子R211のみを低抵抗状態または高抵抗状態から中抵抗状態へ変化させることができる。これにより、メモリセルMC211に記憶された低抵抗状態に対応する2を示すデータあるいは高抵抗状態に対応する0が、中抵抗状態に対応する1に変化する。第2の消去モード第2の消去モードにおいては、まず制御部203が、上記読み出しモードを実行することによってメモリセルMC211の抵抗変化素子R211の抵抗値の状態記憶状態を取得する。そして、メモリセルMC211に1を示すビットデータが記憶されていると判定した場合メモリセルMC211の抵抗変化素子R211が中抵抗状態にあると判定した場合、制御部203は、第2の消去電圧印加を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。また、メモリセルMC211に2を示すビットデータが記憶されていると判定した場合メモリセルMC211の抵抗変化素子R211が低抵抗状態にあると判定した場合、制御部203は、第1の消去電圧印加及び第2の消去電圧印加を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。他方、メモリセルMC211に0を示すビットデータが記憶されていると判定した場合メモリセルMC211の抵抗変化素子R211が高抵抗状態にあると判定した場合は、制御部203は上記制御信号CONTを出力しない。メモリセルMC211に1を示すビットデータが記憶されていると判定した場合、ビット線/プレート線ドライバ207は、制御部203から第2の消去電圧印加を示す制御信号CONTを受け取ると、列デコーダ206によって選択されたビット線B1と選択されたプレート線P1間に第2の消去電圧VRESET2第2の消去電圧パルスを印加する。このとき、行デコーダ204によって選択されたワード線W1には、ワード線ドライバ205によって活性化電圧が印加されている。そのため、選択トランジスタT211のドレイン及びソース間が導通状態となっている。その結果、第2の消去電圧VRESET、すなわち電圧値が-1.0Vでパルス幅が100nsの第2の消去電圧パルスが、メモリセルMC211に印加される。これにより、パルス電圧印加部によって実施の形態1における第2の消去過程が実行され、メモリセルMC211の抵抗変化素子R211の抵抗値は、中抵抗状態から高抵抗状態へと変化する。他方、メモリセルMC221、MC222には第2の消去電圧パルスは印加されず、且つメモリセルMC212の選択トランジスタT212のゲートには活性化電圧が印加されないため、メモリセルMC212、MC221、MC222の抵抗変化素子の抵抗状態は変化しない。また、メモリセルMC211に2を示すビットデータが記憶されていると判定した場合、まず、前述した第1の消去モードが実行され、メモリセルMC211の抵抗変化素子R211の抵抗状態は、低抵抗状態から中抵抗状態へ変化し、その後、上述した第2の消去電圧が印加され、メモリセルMC211の抵抗変化素子R211の抵抗状態は、中抵抗状態から高抵抗状態へと変化する。このようにして、メモリセルMC211の抵抗変化素子R211のみを中抵抗状態または低抵抗状態から高抵抗状態へ変化させることができる。これにより、メモリセルMC211に記憶された中抵抗状態に対応する1を示すデータあるいは低抵抗状態に対応する2が、高抵抗状態に対応する0に変化する。なお、第3の消去モードにおいては、制御部203は、上記第1の消去モードおよび上記第2の消去モードを一定回数繰り返す、あるいは、上記読み出しモードと図4の判定S4とを行いながら、上記第1の消去モードおよび上記第2の消去モードを繰り返す。なお、メモリセルMC211の第2の消去が完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力され、上記の不揮発性記憶装置200の第2の消去モードにおける動作が、メモリセルMC211以外のメモリセルに対して繰り返される。以上のように動作することにより、不揮発性記憶装置200は、安定した3値のメモリ動作を実現することができる。実施の形態3実施の形態3は、実施の形態1において説明した抵抗変化素子10を備えるクロスポイント型の不揮発性記憶装置である。ここで、クロスポイント型の不揮発性記憶装置とは、ワード線とビット線との交点立体交差点にアクティブ層を介在させた態様の記憶装置である。以下、この実施の形態3の不揮発性記憶装置の構成及び動作について説明する。[不揮発性記憶装置の構成]図9は、本発明の実施の形態3の不揮発性記憶装置100の構成の一例を示すブロック図である。図9に示すように、クロスポイント型の不揮発性記憶装置100は、抵抗変化素子を具備するメモリセルアレイ101と、アドレスバッファ102と、制御部103と、行デコーダ104と、ワード線ドライバ105と、列デコーダ106と、ビット線ドライバ107とを備えている。また、ビット線ドライバ107はセンス回路を備えており、ビット線に流れる電流や、発生した電圧を測定することができる。メモリセルアレイ101は、図9に示すように、互いに平行にして横方向に延びるように形成された複数のワード線W1、W2、W3、...と、これらのワード線W1、W2、W3、...と交差し、互いに平行にして縦方向に延びるように形成された複数のビット線B1、B2、B3、...とを具備している。ここで、ワード線W1、W2、W3、...は、基板図示せずの主面に平行な第1の平面内において形成されており、ビット線B1、B2、B3、...は、その第1の平面より上方または下方に位置し且つ第1の平面に実質的に平行な第2の平面内において形成されている。そのため、ワード線W1、W2、W3、...とビット線B1、B2、B3、...とは立体交差しており、その立体交差点に対応して、複数のメモリセルMC11、MC12、MC13、MC21、MC22、MC23、MC31、MC32、MC33、...以下、メモリセルMC11、MC12、...と表すが設けられている。個々のメモリセルMCは、抵抗変化素子R11、R12、R13、R21、R22、R23、R31、R32、R33、...と、これらに各々直列に接続された例えば双方向ダイオードで構成される電流制御素子D11、D12、D13、D21、D22、D23、D31、D32、D33、...とを具備している。当該抵抗変化素子はビット線B1、B2、B3、...と接続され、電流制御素子は抵抗変化素子及びワード線W1、W2、W3...とそれぞれ接続されている。なお、この抵抗変化素子として、実施の形態1の抵抗変化素子10を用いることができる。また、電流制御素子としては、MIMMetalInsuratorMetalダイオードやMSMMetalSemiconductorMetalダイオード、あるいはバリスタ等を用いることができる。アドレスバッファ102は、外部回路図示せずからアドレス信号ADDRESSを受け取り、このアドレス信号ADDRESSに基づいて行アドレス信号ROWを行デコーダ104に出力するとともに、列アドレス信号COLUMNを列デコーダ106に出力する。ここで、アドレス信号ADDRESSは、メモリセルMC12、MC21、...のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ROWは、アドレス信号ADDRESSに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号COLUMNは、同じく列のアドレスを示す信号である。以下、電圧印加の場合、ビット線を基準に各電圧が印加されるものとする。制御部103は、外部回路から受け取ったモード選択信号MODEに応じて、書き込みモード、第1の消去モード、第2の消去モード、第3の消去モード及び読み出しモードのうちのいずれか1つのモードを選択する。書き込みモード、第1の消去モード、第2の消去モード、第3の消去モードにおいて、制御部103は、外部回路から受け取った入力データDinに応じて、書き込み電圧パルス、第1の消去電圧パルス、第2の消去電圧パルスまたは第1の消去電圧パルスと第2の消去電圧パルスとの複数セットをワード線ドライバ105に出力する。さらに、読み出しモードの場合、制御部103は、読み出し電圧をワード線ドライバ105に出力する。この読み出しモードでは、制御部103はさらに、ビット線ドライバ107から出力される信号IREADを受け取り、この信号IREADに応じたビット値を示す出力データDoutを外部回路へ出力する。この信号IREADは、読み出しモードのときにワード線W1、W2、W3、...を流れる電流の電流値を示す信号である。行デコーダ104は、アドレスバッファ102から出力された行アドレス信号ROWを受け取り、この行アドレス信号ROWに応じて、ワード線W1、W2、W3、...のうちの何れか一つを選択する。ワード線ドライバ105は、行デコーダ104の出力信号に基づいて、行デコーダ104によって選択されたワード線に活性化電圧を印加する。列デコーダ106は、アドレスバッファ102から出力された列アドレス信号COLUMNを受け取り、この列アドレス信号COLUMNに応じて、ビット線B1、B2、B3、...のうちの何れか一つを選択する。ビット線ドライバ107は、列デコーダ106の出力信号に基づいて、列デコーダ106によって選択されたビット線を接地状態にする。なお、本実施の形態は、1層型のクロスポイント型不揮発性記憶装置であるが、メモリセルアレイを積層することにより複層型のクロスポイント型不揮発性記憶装置としてもよい。また、抵抗変化素子と電流制御素子とは、その位置関係が入れ替わっていてもよい。すなわち、ビット線が抵抗変化素子に、ワード線が電流制御素子にそれぞれ接続されていてもよい。さらに、ビット線及び/またはワード線が抵抗変化素子における電極を兼ねるような構成であってもよい。なお、本実施の形態においても、実施の形態2と同様に、機能的には、制御部103とワード線ドライバ105によって、選択されたメモリセル抵抗変化素子に所定のパルス電圧を印加するパルス電圧印加部が構成されている。そのようなパルス電圧印加部とは、少なくとも、1第1の極性を有する書き込み電圧パルス電極間電圧Vαをメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を中抵抗状態あるいは高抵抗状態から低抵抗状態へ変化させる書き込み過程と、2第1の極性とは異なる第2の極性を有する第1の消去電圧パルス電極間電圧Vγをメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を低抵抗状態から中抵抗状態へ変化させる第1の消去過程と、3第1の極性を有する第2の消去電圧パルス電極間電圧Vβをメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を中抵抗状態から高抵抗状態へ変化させる第2の消去過程と、4書き込み過程の後または第1の消去過程の後、メモリセルに対して、第1の消去過程と第2の消去過程とを繰返し実施することによって、当該メモリセルの抵抗変化素子の抵抗状態を低抵抗状態または中抵抗状態から高抵抗状態へ変化させる第3の消去過程とを実行する処理部である。[不揮発性記憶装置の動作]以下、上述したように構成される不揮発性記憶装置100の動作例を、上記の、書き込みモード、第1の消去モード、第2の消去モード、第3の消去モード及び読み出しモードの各モードに分けて説明する。なお、ビット線及びワード線を選択する方法、並びに電圧パルスを印加する方法などについては、周知のものが利用可能であるため、詳細な説明を省略する。以下では、メモリセルMC22に対して書き込み/読み出しを行う場合を例にして説明する。書き込みモードメモリセルMC22に2を表すデータを書き込む記憶する場合、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2と制御部103とが電気的に接続される。そして、制御部103により、ワード線W2に書き込み電圧パルスが印加される。ここで、書き込み電圧パルスの電圧値は-2.4Vに、パルス幅は100nsに設定される。以上のような動作により、パルス電圧印加部によって実施の形態1における書き込み過程が実行され、メモリセルMC22の抵抗変化素子R22には書き込み電圧パルスが印加されるので、メモリセルMC22の抵抗変化素子R22は、2に対応する低抵抗状態になる。第1の消去モードメモリセルMC22に1を表すデータを書き込む記憶する場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2と制御部103とが電気的に接続される。そして、制御部103により、ワード線W2に第1の消去電圧パルスが印加される。ここで、消去電圧パルスの電圧値は1.8Vに、パルス幅は100nsに設定される。以上のような動作により、パルス電圧印加部によって実施の形態1における第1の消去過程が実行され、メモリセルMC22の抵抗変化素子R22には第1の消去電圧パルスが印加されるので、メモリセルMC22の抵抗変化素子R22は、1に対応する中抵抗状態になる。第2の消去モードメモリセルMC22に0を表すデータを書き込む記憶する場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2と制御部103とが電気的に接続される。そして、制御部103により、ワード線W2に第1の消去電圧パルスが印加される。ここで、消去電圧パルスの電圧値は-1.0Vに、パルス幅は100nsに設定される。以上のような動作により、パルス電圧印加部によって実施の形態1における第2の消去過程が実行され、メモリセルMC22の抵抗変化素子R22には第2の消去電圧パルスが印加されるので、メモリセルMC22の抵抗変化素子R22は、0に対応する高抵抗状態になる。なお、第3の消去モードにおいては、上記第1の消去モードおよび上記第2の消去モードが一定回数繰り返される、あるいは、下記読み出しモードと図4の判定S4とを行いながら、上記第1の消去モードおよび上記第2の消去モードが繰り返される。読み出しモードメモリセルMC22に書き込まれているデータを読み出す場合、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2と制御部103とが電気的に接続される。そして、制御部103により、ワード線W2に読出電圧が印加される。ここで、読出電圧の電圧値は0.4Vに設定される。メモリセルMC22に読出電圧が印加されると、メモリセルMC22の抵抗変化素子R22の抵抗値に応じた電流値を有する電流がビット線B2とワード線W2との間に流れる。制御部103は、この電流の電流値を検知し、その電流値と読出電圧とに基づいてメモリセルMC22の抵抗状態を検出する。メモリセルMC22の抵抗変化素子R22が低抵抗状態であれば、メモリセルMC22に書き込まれているデータが2であることが分かる。また、中抵抗状態であれば、メモリセルMC22に書き込まれているデータが1であることが分かる。さらに、高抵抗状態であれば、メモリセルMC22に書き込まれているデータが0であることが分かる。以上のように動作することにより、不揮発性記憶装置100は、3値のメモリ動作を実現することができる。なお、上記では、ビット線を接地し、ワード線に所定の電圧パルスを印加するような構成について説明したが、ビット線、ワード線それぞれに別々の電圧パルスを印加し、その電位差が所定で電圧になるように構成してもよい。その他の実施の形態上記の各実施の形態において、遷移金属酸化物層3はタンタル酸化物の積層構造で構成されていたが、本発明はこれに限定されるわけではない。例えば、ハフニウムHf酸化物の積層構造またはジルコニウムZr酸化物の積層構造などであってもよい。遷移金属酸化物層3としてハフニウム酸化物の積層構造を採用する場合は、第1の遷移金属酸化物層3aとなる第1のハフニウム酸化物の組成をHfOxとし、第2の遷移金属酸化物層3bとなる第2のハフニウム酸化物の組成をHfOyとすると、xが0.9以上1.6以下程度であって、yが1.8以上2.0以下程度、第2のハフニウム酸化物の膜厚は3nm以上、4nm以下であることが好ましい。また、遷移金属酸化物層3としてジルコニウム酸化物の積層構造を採用する場合は、第1の遷移金属酸化物層3aとなる第1のジルコニウム酸化物の組成をZrOxとし、第2の遷移金属酸化物層3bとなる第2のジルコニウム酸化物の組成をZrOyとすると、xが0.9以上1.4以下程度であって、yが1.9以上2.0以下程度、第2のジルコニウム酸化物の膜厚は1nm以上、5nm以下であることが好ましい。また、遷移金属酸化物層3がハフニウム酸化物である場合は、Hfターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第1電極2の上に第1のハフニウム酸化物層を形成する。第2のハフニウム酸化物層は第1のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第1のハフニウム酸化物層の表面を暴露することにより形成できる。第1のハフニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。また第2のハフニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第1のハフニウム酸化物層の組成をHfOx、第2のハフニウム酸化物層の組成をHfOyと表した場合、0.9≦x≦1.6、1.8<y、第2のハフニウム酸化物層の膜厚は3nm以上4nm以下の範囲で安定した抵抗変化特性を実現できる。遷移金属酸化物層3がジルコニウム酸化物である場合は、Zrターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第1電極2の上に第1のジルコニウム酸化物層を形成する。第2のジルコニウム酸化物層は第1のジルコニウム酸化物層を形成後に、ArガスとO2ガスのプラズマに第1のジルコニウム酸化物層の表面を暴露することにより形成できる。第1のジルコニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。また第2のジルコニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第1のジルコニウム酸化物層の組成をZrOx、第2のジルコニウム酸化物層の組成をZrOyと表した場合、0.9≦x≦1.4、1.9<y、第2のジルコニウム酸化物層の膜厚は1nm以上5nm以下の範囲で安定した抵抗変化特性を実現できる。さらに、第1の遷移金属酸化物層3aを構成する第1の遷移金属と、第2の遷移金属酸化物層3bを構成する第2の遷移金属とは、異なる材料を用いてもよい。この場合、第2の遷移金属酸化物層3bは、第1の遷移金属酸化物層113aよりも酸素不足度が小さい、つまり抵抗値が高い方が好ましい。ここで、酸素不足度とは、上述したように、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。このような構成とすることにより、抵抗変化時に第1電極2及び第2電極4間に印加された電圧電極間電圧は、第2の遷移金属酸化物層3bに、より多くの電圧が分配され、第2の遷移金属酸化物層3b中で発生する酸化還元反応を、より起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より低い方が好ましい。抵抗値が高い第2の遷移金属酸化物層3b中に形成された微小な導電パス中で酸化還元反応が起こってその抵抗値が変化することで、抵抗変化現象が発生すると考えられるからである。例えば、第1の遷移金属酸化物層3aに、酸素不足型のタンタル酸化物を用い、第2の遷移金属酸化物層3bにTiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第2の遷移金属酸化物層3bに第1の遷移金属酸化物層3aより標準電極電位が低い金属の酸化物を配置することにより、第2の遷移金属酸化物層3b中で、より酸化還元反応が発生しやすくなる。また、第2の遷移金属酸化物層3bの膜厚を、所定の膜厚より薄く形成少なくとも第1の遷移金属酸化物層3aの膜厚より薄く形成することにより、第2の遷移金属酸化物層3b中に導電パスを形成するための初期ブレーク電圧を低減することができる。なお、上述した実施の形態においては、抵抗変化層としての遷移金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物等の場合について説明したが、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。したがって、酸素不足型の遷移金属酸化物Mを抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、MOx但し、ストイキオメトリーの構成の遷移金属酸化物の構成をMOsとしたとき、0<x<sで表される組成を有する酸素不足型の第1の遷移金属酸化物層と、NOy但し、NOyの抵抗値>MOxの抵抗値で表される組成を有する第2の遷移金属酸化物層とを有した構成とした場合、第1の酸素不足型の遷移金属酸化物層および第2の遷移金属酸化物層は、対応する組成の遷移金属酸化物のほかに、所定の不純物例えば、抵抗値の調整のための添加物を含むことを妨げない。また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜抵抗変化層に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。以上、本発明に係る抵抗変化素子、その駆動方法、不揮発性記憶装置、および、多値記憶方法について、実施の形態1~3およびその変形例を用いて説明したが、本発明は、これらの実施の形態および変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態およびその変形例に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態およびその変形例における構成要素を任意に組み合わせることで得られる形態も、本発明に含まれる。