"第1のデータ信号列の既定配列部分を波形整形するための第2のデータ信号列を生成する付加信号生成部と、前記第2のデータ信号列を用いて前記第1のデータ信号列を波形整形することで、オーバーシュート部を有する信号を生成する波形整形部と、前記波形整形部によって波形整形された信号に基づいて回路容量を充電し、当該回路容量が所定値になったときに、送信信号を出力する間欠動作部と、を具備するパルス変調回路であって、前記付加信号生成部は、前記第1のデータ信号列の0の直後の1のデータに対してのみ信号を付加するパルス変調回路。前記間欠動作部は、発振器、逓倍器、増幅器のいずれか1つ以上を含む請求項1に記載のパルス変調回路。前記波形整形部は、前記第1のデータ信号列に帯域制限を施す遮断周波数を、前記第2のデータ信号列に応じて可変する可変帯域制限部、を具備する請求項1に記載のパルス変調回路。前記付加信号生成部は、前記第2のデータ信号列に基づいてリンギング信号を生成し、前記波形整形部は、前記第1のデータ信号列に前記リンギング信号を合成する請求項1に記載のパルス変調回路。前記リンギング信号は、前記間欠動作部の周波数と同一または略同一の周波数をもつ請求項1に記載のパルス変調回路。第1のデータ信号列の既定配列部分に波形整形するための第2のデータ信号列を生成するステップと、前記第2のデータ信号列を用いて前記第1のデータ信号列を波形整形することで、オーバーシュート部を有する信号を生成するステップと、波形整形された信号に基づいて回路容量を充電し、当該回路容量が所定値になったときに、送信信号を出力するステップと、を含む、パルス変調方法であって、前記第2のデータ信号列を生成するステップは、前記第1のデータ信号列の0の直後の1のデータに対してのみ信号を付加する、パルス変調方法。しかしながら、特許文献1に開示される回路構成においては、各トランジスタに個別に電圧を印加するための直流阻止コンデンサや不要な発振を防止するための安定化回路の充電及び放電によって、間欠動作の開始及び停止までに時間がかかり、短い時間で間欠的に動作させることが困難な問題がある。すなわち、間欠動作の間隔、つまり、パルス信号が出力されない間隔によって、直流阻止コンデンサや安定化回路の充電状態が変わり、この結果、送信データ列によって発振開始時間や発振停止時間が変動し、送信データ列に左右されずに均一なパルス幅、パルス位置の短パルス信号を出力することができないという課題を有している。例えば、送信データが1の場合に交流パルスを出力し、送信データが0の場合に交流パルスを出力しないようになされたOOKOnOffKeying変調を行うパルス変調装置を考えると、送信データ1が入力されて交流パルスを出力するときに、この交流パルスの波形がその直前の送信データ列に依存してしまう。すなわち、直前の送信データ列として0が連続して続くほど、直流阻止コンデンサや安定化回路の充電量が少なくなり、その結果、その直後の交流パルスの立ち上がりが急峻でなくなったり、立ち上がりタイミングが遅くなったりする。このように送信データ列によって、パルス波形が変化してしまうと、当然のことながら受信時の誤り率特性が劣化する。本発明の目的は、送信データ信号列に左右されず、所望のパルス波形を有するパルス変調信号を形成することができるパルス変調回路及びパルス変調方法を提供することである。かかる課題を解決するため、本発明に係るパルス変調回路の1つの態様は、制御信号に応じて間欠的に送信信号を出力する間欠動作回路と、送信データに応じて、前記間欠動作回路を、第1の送信信号を出力する送信状態と、前記第1の送信信号よりも低振幅または低周波数の第2の送信信号を出力するアイドリング状態とで切り換え制御する制御回路と、を具備するパルス変調回路であって、前記制御回路は、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態への切り替えタイミングを可変制御する。この構成によれば、送信状態以外にアイドリング状態を設けたので、送信状態とされたときの間欠動作回路の寄生容量は、その直前の状態が送信状態でなくてもアイドリング状態によってほぼ均一に充電される。これにより、第1の送信信号のパルス波形を、その直前の送信データ列に左右されないものとすることができる。すなわち、送信データ列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する第1の送信信号を生成することができるようになって、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得ることが可能となる。加えて、アイドリング状態では、間欠動作回路を、低振幅または低周波数の第2の送信信号を生成するように動作させるようにしたので、電力消費を極力抑えながら、所望のパルス波形を有するパルス変調信号を生成することができる。本発明によれば、送信データ信号列に左右されずに、所望のパルス波形を有するパルス変調信号を形成することができる。以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、送信データが1の場合に交流パルスを出力し、送信データが0の場合に交流パルスを出力しないようになされたOOKOnOffKeying変調を行う場合を例に説明する。実施の形態1図1に、本発明の実施の形態1に係るパルス変調回路の要部構成を示す。図1に示すパルス変調回路100は、制御信号生成部110と、間欠動作回路120とを備えている。図2に、制御信号生成部110の要部構成を示す。図2に示す制御信号生成部110は、送信データ判定部1101と、遅延調整部1102と、振幅調整部1103と、合成部1104とを備え、制御信号生成部110は、送信データS11に応じて、制御信号S12を生成し、間欠動作回路120へ出力する。以下、図3の信号波形のタイミングチャート図を用いながら、制御信号生成部110の各部について説明する。送信データ判定部1101は、送信データS11図3aが1であるか0であるかを判定し、送信データS11が1の場合に出力させる送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ第1の制御信号S14図3bを生成し、合成部1104へ出力する。一方、送信データS11が0の場合は、送信データS11が1であったならば出力される送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ制御信号S15図3cを生成し、遅延調整部1102へ出力する。なお、送信データ判定部1101に1入力2出力の論理回路を用い、送信データS11に応じて、一方の出力を反転して第1の制御信号S14及び制御信号S15を生成するようにしても良い。また、送信データに応じて送信パルス信号の発生タイミング位置を変更するパルス位置変調PPM:PulsePositionModulationに適用する場合には、送信データ判定部1101は、パルス周期内の送信パルス信号の有無に応じて、第1の制御信号S14及び制御信号S15を生成するようにすればよい。遅延調整部1102は、送信データ判定部1101から出力された制御信号S15の開始タイミングを所定時間だけ遅延し、遅延後の制御信号S16図3dを振幅調整部1103へ出力する。なお、制御信号S16の遅延時間については後述する。振幅調整部1103は、遅延調整部1102から出力された制御信号S16の振幅を減少させ、振幅調整後の制御信号S17図3eを第2の制御信号として合成部1104へ出力する。つまり、送信データS11が0の場合には、送信データS11が1の場合に生成される第1の制御信号S14の振幅レベルよりも小さい振幅レベルを持つ第2の制御信号S17が生成される。なお、制御信号S17の振幅レベルについては後述する。合成部1104は、第1の制御信号S14と第2の制御信号S17とを合成し、合成後の制御信号S12図3fを間欠動作回路120へ出力する。図4に、間欠動作回路120の要部構成を示す。図4に示す間欠動作回路120は、共振器1201と、トランジスタ1202と、バイアス端子1203と、DCDirectCurrentカットコンデンサ1204とを有する発振器1200を備え、制御信号S12に応じて間欠動作してパルス信号S13を生成する。以下、再度図3の信号波形のタイミングチャート図を用いながら、間欠動作回路120の各部について説明する。共振器1201の出力側は、トランジスタ1202のゲート端側に接続され、バイアス端子1203の一端子及びDCカットコンデンサ1204は、トランジスタ1202のドレイン端側に接続されている。制御信号生成部110から出力される制御信号S12は、トランジスタ1202のゲート端に出力される。これにより、制御信号S12の電圧値がオンの間、ゲート端に電圧が印加され、これに伴い、ソース-ドレイン間に電流が流れるようになる。そして、ソース-ドレイン間に流れる電流によって、トランジスタ1202の寄生容量が充電チャージされ始める。そして、ソース-ドレイン電流に伴い回路電流が流れ出し、この回路電流により発振信号が増幅されて、増幅された発振信号がパルス信号S13図3gとして出力される。すなわち、第1の制御信号によって、送信データS11が1の場合に、発振器1200から第1の発振信号図3iが出力されるようになり以下発振状態という、さらに、第2の制御信号によって、送信データS11が0の場合に、発振器1200から第2の発振信号図3jが出力されるようになり以下アイドリング状態という、これら第1の発振信号及び第2の発振信号がパルス信号S13として出力される。このように、第1の制御信号と第2の制御信号とが合成された制御信号S12によって、送信データS11が0の場合にも、ゲート端に電圧が印加されて、トランジスタ1202の寄生容量が充電される。つまり、本来送信パルス信号が出力されない区間においても、アイドリング状態によってトランジスタ1202の寄生容量がプリチャージされた状態となるため、第1の発振信号が生成されない状態が続いた直後に生成される第1の発振信号の立ち上がりを急峻にすることができるようになる図3i。これに対して、本実施の形態とは異なり、送信データS11が1の場合に生成される第1の制御信号S14がオンとなる間だけトランジスタ1202を発振状態に動作させて、トランジスタ1202の寄生容量をプリチャージする場合には、直前のトランジスタ1202が発振状態であったか否か、つまり、送信データS11が0か1のどちらであるかによって、トランジスタ1202の寄生容量の充電量が異なるため、パルス信号S13’の開始タイミング及びパルス幅にばらつきが生じることになる図3h。しかしながら、本実施の形態のように、送信データS11が0の場合にも、第2の制御信号によってトランジスタ1202のゲート端に電圧を印加し、トランジスタ1202をアイドリング状態にして寄生容量を充電するようにしたので、送信データS11に左右されずに、トランジスタ1202の寄生容量をほぼ均一に充電することができるようになり、この結果、送信データS11に左右されずに、立ち上がりが急峻な第1の発振信号を生成することができるようになる図3i。次いで、上記のように構成されたパルス変調回路100の動作について、再度図3に示す信号波形のタイミングチャート図を参照しながら説明する。送信データS11は、制御信号生成部110の送信データ判定部1101へ出力される。以下では、データ列0100001110010が、送信データS11としてOOK変調される場合について説明する。送信データS11が1の場合は、送信データ判定部1101によって、出力させたい送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ第1の制御信号S14図3bが生成され、合成部1104へ出力される。一方、送信データS11が0の場合は、送信データS11が1であったならば出力される送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ制御信号S15図3cが生成され、遅延調整部1102へ出力される。制御信号S15は、さらに、遅延調整部1102によって、所定時間だけ遅延され、遅延後の制御信号S16図3dは、振幅調整部1103へ出力される。そして、制御信号S16は、振幅調整部1103によって、振幅レベルが調整され、レベル調整後の制御信号が第2の制御信号S17図3eとして合成部1104へ出力される。そして、合成部1104によって、第1の制御信号S14と第2の制御信号S17とが合成されて、合成後の制御信号S12図3fが間欠動作回路120のトランジスタ1202のゲート端に出力される。これにより、制御信号S12がオンの時間だけトランジスタ1202のゲート端に電圧が印加されて、ソース-ドレイン電流が流れだし、トランジスタ1202の寄生容量が充電されるようになる。そして、ソース-ドレイン電流に伴い回路電流が流れだし、この回路電流により発振信号が増幅されて、増幅された発振信号がパルス信号S13図3gとして出力される。つまり、第1の制御信号S14によって、トランジスタ1202は発振状態となって第1の発振信号図3iを出力し、第2の制御信号S17によって、トランジスタ1202はアイドリング状態となって第2の発振信号図3jを出力し、第1の発振信号及び第2の発振信号がパルス信号S13図3gとして発振器1200から出力される。次いで、第2の制御信号S17の遅延時間及び振幅レベルについて説明する。上述したように、送信データS11が0の場合にも、制御信号生成部110によって第2の制御信号S17が生成され、第2の制御信号S17がオンの時間だけ、トランジスタ1202のゲート端に電圧が印加され、トランジスタ1202はアイドリング状態となる。このようにすることで、送信データS11が0で本来送信パルス信号が生成されない場合にも、制御信号S17がオンの時間だけトランジスタ1202の寄生容量が充電されるようになる。そして、制御信号S17がオフとなると、充電されたトランジスタ1202の寄生容量は放電されていく。寄生容量が充電され始めるタイミング及び充電された寄生容量が放電され始めるタイミングは、制御信号S17のオン及びオフのタイミング、つまり、遅延調整部1102によって調整される遅延時間によって決まる。なお、遅延調整部1102において、制御信号S15が遅延されて、この結果、制御信号S17の開始タイミングが調整される場合について説明したが、制御信号S17の開始タイミングを必ずしも遅延させる必要はない。しかしながら、制御信号S17がオフになると、トランジスタ1202の寄生容量は放電し始めるため、制御信号S17の開始タイミングが早ければ早いほど放電し始めるタイミングが早くなる。したがって、制御信号S17の振幅レベルを高くして制御信号S17がオンとなる間にトランジスタ1202の寄生容量を予め充分に充電しておく必要がある。一方、遅延調整部1102において、制御信号S15を遅延させた場合には、制御信号S17の開始タイミングが遅延する結果、トランジスタ1202が充電し始めるタイミング及び放電し始めるタイミングがともに遅くなるため、制御信号S17を遅延させない場合に比べ、制御信号S17の振幅レベルが低くても同程度にトランジスタ1202を充電することができて低消費電力化を図ることができる。例えば、制御信号S17をシンボル区間の1/4以上遅延するようにした場合に、振幅調整部1103によって、制御信号S17の振幅レベルをより小さなレベルに調整しても、トランジスタ1202の寄生容量を充分に充電できることがシミュレーションにより確認されている。なお、放電後のトランジスタ1202の寄生容量は、出力させたい送信パルス信号の開始タイミングで第1の発振信号の立ち上がりを急峻にすることができる量だけ充電されていればよい。必要な充電量は、トランジスタ1202の特性に依存する。なお、放電後のトランジスタ1202の充電量は、トランジスタ1202が充電し始めるタイミング、すなわち、トランジスタ1202をアイドリング状態へ切り換えるタイミングに依存する。放電後のトランジスタ1202の充電量は、さらに、トランジスタ1202のゲート端に印加される振幅レベルにも依存する。したがって、トランジスタ1202の特性から必要な充電量を算出して、必要な充電量に基づいて、トランジスタ1202をアイドリング状態へ切り換えるタイミング、すなわち、遅延調整部1102における遅延時間と、振幅調整部1103における振幅調整量を設定するようにする。なお、以上の説明では、遅延時間及び電圧を調整して、送信データS11が0の場合に制御信号S17を生成し、制御信号S17のパルス幅の調整は行わない場合について説明したが、遅延調整部1102において、制御信号S17のパルス幅が狭くなるようにパルス幅をさらに調整するようにしても良い。制御信号S17のパルス幅が狭くなると、送信データS11が0の場合に間欠動作回路がアイドリング状態となる期間が、送信データS11が1の場合に間欠動作回路が発振状態となる期間よりも短くなるため、消費電力を低減することが可能となる。パルス幅の調整は、例えば、AND論理回路を用いることで実現できる。また、発振状態とアイドリング状態との間で、トランジスタ1202のゲート端へ電圧を印加せず第1または第2の発振信号のいずれも出力しない停止状態に切り換える場合には、発振状態において出力される第1の発振信号の立ち上がりを明確にすることができ、受信側でパルス信号の開始タイミングを確実に取得することができるようになる。なお、本実施の形態では、送信データS11が0の場合にも、第2の制御信号S17によってゲート端に電圧を印加するようにしたので、図3jに示すように本来送信パルス信号として不要な第2の発振信号が生成されることになるが、例えば、間欠動作回路120の後段にスイッチ等を設けることでこの第2の発振信号を除去することができる。図5に、第2の発振信号を除去するために発振器の後段にスイッチを設けた間欠動作回路120の要部構成の例を示す。同図において、図2及び図4と同じ部分には同じ符号を付し、その説明を省略する。図5に示す間欠動作回路120は、図4に対して、スイッチ1210と、終端負荷1211とを追加した構成を採り、スイッチ1210の一方の端子はバッファアンプ130に接続され、他方の端子は終端負荷1211に接続されている。制御信号生成部110の送信データ判定部1101は、制御信号S14を合成部1104へ出力するとともに、制御信号S14を間欠動作回路120のスイッチ1210へ出力する。制御信号生成部110の合成部1104は、上述したように制御信号S12を間欠動作回路120のトランジスタ1202のゲート端へ出力する。スイッチ1210は、制御信号生成部110の送信データ判定部1101から出力される制御信号S14に応じて、発振信号の出力先を終端負荷1211またはバッファアンプ130のどちらかに切り換える。具体的には、制御信号S14がオンのときは、スイッチ1210は、発振信号の出力先をバッファアンプ130へ切り換え、制御信号S14がオフのときは、スイッチ1210は、発振信号の出力先を終端負荷1211へ切り換える。これにより、制御信号S14がオンのときだけ、トランジスタ1202から出力される第1の発振信号図3iがバッファアンプ130によって増幅され、制御信号S14がオフのときには、スイッチ1210が終端負荷1211へ切り換えられて、第2の発振信号図3jの振幅レベルを低減することができるようになる。なお、送信データS11が0の場合に出力される第2の発振信号と送信データS11が1の場合に出力される第1の発振信号との信号電力比は、スイッチ1210のアイソレーションによって決まる。したがって、信号電力比が大きくなるようなアイソレーションを持つスイッチを設けることで、受信側において不要な第2の発振信号を閾値判定により除去しやすくすることができるようになる。また、終端負荷1211のインピーダンスを、バッファアンプ130のインピーダンスより小さく設定したり、トランジスタ1202のループ利得が小さくなるような値に設定したりすることで、第2の発振信号の電力を小さくして、上述した信号電力比を大きくし、受信側で不要な第2の発振信号を閾値判定等により除去しやすくするようにしてもよい。また、図6に、第2の発振信号を除去するために発振器の後段に逓倍器を設けた間欠動作回路120の要部構成の例を示す。同図において、図2及び図4と同じ部分には同じ符号を付し、その説明を省略する。図6に示す間欠動作回路120は、図4に対して、逓倍器1220を追加した構成を採り、逓倍器1220は、整合回路1221-1,1221-2と、トランジスタ1222と、バイアス端子1223と、DCカットコンデンサ1224とを備えている。整合回路1221-1は、トランジスタ1222の入力端側に接続され、整合回路1221-2は、トランジスタ1222の出力端側に接続されている。整合回路1221-1,1221-2は、互いに異なる周波数に整合し、例えば、トランジスタ1222の入力端に13GHzで整合する整合回路1221-1を用い、トランジスタの出力端に13GHzで開放または13GHzで短絡する整合回路1221-2を用いる場合には、26GHzの送信信号S18が生成される。第2の発振信号の振幅レベルは、逓倍器1220のトランジスタ1222の動作状態を制御信号S14に応じて切り換えて、変換効率を変更することにより下げることができる。例えば、制御信号S14をトランジスタ1222のゲート端に出力し、制御信号S14がオフとなる時間だけ、ゲートバイアスを変化させて、トランジスタ1222に流れるドレイン電流を減らし増幅率を下げて第2の発振信号の出力電圧を下げる方法や、制御信号S14がオフとなる時間だけ、トランジスタ1222に流れるドレイン電流を増やしてトランジスタ1222が歪みにくい状態にすることで第2の発振信号の出力電圧を下げる方法のいずれを用いてもよい。以上のように、本実施の形態によれば、発振器1200を有し、制御信号S12に応じて間欠的に発振信号S13を出力する間欠動作回路120と、送信データS11に応じて、間欠動作回路120を、第1の発振信号を出力する発振状態と、第1の発振信号よりも低振幅の第2の発振信号を出力するアイドリング状態とで切り換え制御する制御信号生成部110と、を設けたので、発振状態とされたときの間欠動作回路の寄生容量は、その直前の状態が発振状態でなくてもアイドリングによってほぼ均一に充電される。これにより、第1の発振信号のパルス波形を、その直前の送信データ列に左右されないものとすることができる。すなわち、所望のパルス幅を有し、所望のタイミングで急峻に発生する第1の発振信号を、送信データ列に左右されずに生成することができるようになり、この結果、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し、良好な受信品質を得ることが可能となる。加えて、アイドリング状態では、間欠動作回路を、低振幅の第2の発振信号を生成するように動作させるようにしたので、電力消費を極力抑えながら、所望のパルス波形を有するパルス変調信号を生成することができる。なお、本実施の形態では、送信データS11が0の場合に間欠動作回路120を動作させて、第1の発振信号よりも低振幅の第2の発振信号を出力するアイドリング状態を設ける場合について説明したが、本発明は必ずしもこれに限定されるものではなく、送信データS11が0の場合に第1の発振信号よりも低周波数の第2の発振信号を生成するように間欠動作回路120を動作させるようにしてもよい。この場合には、間欠動作回路120の後段に帯域制限フィルタを設けることで、不要な第2の発振信号を容易に除去することができる。また、以上の説明では間欠動作回路120として発振器1200を用いた場合について述べたが、発振器と増幅器とを組み合わせて間欠動作回路120を構成し、制御信号S12により増幅器のみを間欠動作させるようにしてもよい。これにより、発振器は間欠動作せず連続発振するため、例えば、PLLPhaselockLoopや誘電体共振器を発振器に用いた場合に、発振周波数や発振出力を安定化することができる。これに対し、図18に示すResidualcarrierfreeburstoscillatorforautomotiveUWBradarapplicationsELECTRONICSLETTERS28thApril2005Vol41No9に開示されるパルス変調回路では、短パルス制御発生回路43からマルチバイブレータ44へ出力される短パルス信号によって、電流スイッチ45-1,45-2が定電流源46から流れる電流をトランジスタ41-1,41-2へ交互に流すことで、トランジスタ41-1,41-2が間欠動作を行って差動の発振器として動作し、出力端子40-1,40-2から互いに逆位相の信号を出力する構成を採るため、電流スイッチ45-1,45-2の個体差や温度によるインピーダンス変動によって、発振周波数が大きく変化してしまう。しかしながら、上述したように、制御信号S12により増幅器のみを間欠動作させる場合には、発振器は、間欠動作せず連続発振するため、発振周波数の安定化を図ることができる。また、間欠動作回路120が発振器と増幅器とから構成される場合において、制御信号S12に応じて発振器と増幅器の双方を間欠動作させても良く、この場合には、増幅器のみを制御信号S12に応じて間欠動作させる場合に比べ、間欠動作回路120全体の消費電力を低減することができるとともに、増幅器によって信号電力比をさらに大きくして、不要な第2の発振信号の電力を小さく抑えることが可能となる。また、制御信号S12によって発振器のみを間欠動作させ、増幅器は制御信号S14によって間欠動作させても良く、この場合には、第1の発振信号と第2の発振信号との信号電力比をより大きくすることが可能となり、受信側において閾値判定により所望の第1の発振信号を確実に復調することができるようになる。なお、ASKAmplitudeShiftKeying変調信号や、PPM変調信号を生成する変調部を備える間欠動作回路120の動作状態を制御するようにしても良い。上述したように、間欠動作回路120は立ち上がりが急峻なパルス信号を生成することができるため、PPM方式などのように送信データをパルス信号の発生位置に割り当てるような場合には、受信側においてパルス発生位置を確実に識別することができるようになるため特に有用である。なお、上述した説明では、送信データが0の場合には前記間欠動作回路をアイドリング状態に制御するとしたが、送信データが0のときすべてにおいてアイドリング状態にする必要はなく、送信データが1となる直前の0の場合において前記間欠動作回路をアイドリングするだけでも同様の効果が得られる。以下図7を用いて説明する。図7に示す制御信号生成部110Aは、図1の制御信号生成部110に置き換えられるものである。制御信号生成部110Aは、送信データ判定部1101、遅延調整部1105、分岐回路1106、合成部1104、論理NOR回路1107、遅延調整部1102、及び振幅調整部1103を備えて構成される。以下、図8の信号波形のタイミングチャート図を用いながら、制御信号生成部110Aの各部について説明する。送信データ判定部1101は、送信データS11図8aが1であるか0であるかを判定し、送信データS11が1の場合に出力させる送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ第1の制御信号S14図8bを生成し、遅延調整部1105へ出力する。一方、送信データS11が0の場合は、送信データS11が1であったならば、出力される送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ制御信号S15図8dを生成し、論理NOR回路1107へ出力する。なお、送信データ判定部1101に1入力2出力の論理回路を用い、送信データS11に応じて、一方の出力を反転して制御信号S14及び制御信号S15を生成するようにしても良い。また、送信データに応じて送信パルス信号の発生タイミング位置を変更するパルス位置変調PPM:PulsePositionModulationに適用する場合には、送信データ判定部1101は、パルス周期内の送信パルス信号の有無に応じて、制御信号S14及び制御信号S15を生成するようにすればよい。遅延調整部1105は、送信データ判定部1101から出力された制御信号S14の開始タイミングを1パルス分だけ遅延し、遅延後の制御信号S14A図8cを分岐回路1106へ出力する。分岐回路1106は、制御信号S14Aを2分岐し、一方を第1の制御信号として合成部1104へ出力すると共に、他方を論理NOR回路1107へ出力する。論理NOR回路1107は、制御信号S14A及び制御信号S15より制御信号S14B図8eを出力する。具体的には、制御信号S14A及び制御信号S15の送信データが共に0のときだけ1を出力する。遅延調整部1102は、論理NOR回路1107から出力された制御信号S14Bの開始タイミングを所定時間だけ遅延し、遅延後の制御信号S16A図8fを振幅調整部1103へ出力する。なお、制御信号S16Aの遅延時間については、制御信号S16の場合と同様であるため説明を省略する。振幅調整部1103は、遅延調整部1102から出力された制御信号S16Aの振幅を減少させ、振幅調整後の制御信号S17A図8gを第2の制御信号として合成部1104へ出力する。つまり、送信データS11が1直前の0の場合には、送信データS11が1の場合に生成される第1の制御信号S14Aの振幅レベルよりも小さい振幅レベルを持つ第2の制御信号S17Aが生成される。なお、制御信号S17Aの振幅レベルについては、制御信号S17の場合と同様であるので説明を省略する。合成部1104は、第1の制御信号S14Aと第2の制御信号S17Aとを合成し、合成後の制御信号S12A図8hを間欠動作回路120へ出力することで、間欠動作回路120からパルス信号としてS13A図8iが出力される。以上のような構成とすることで、送信データが1となる直前の0の場合においてだけ前記間欠動作回路をアイドリングすることができる。これにより、発振状態において出力される第1の発振信号の立ち上がりを明確にすることができ、受信側でパルス信号の開始タイミングを確実に取得することができるようになる。また、直後の送信データが1になる場合にのみ、間欠動作回路がアイドリング状態に制御されるので、間欠動作回路の動作時間が抑えられ、間欠動作回路の消費電力をより低減することができる。実施の形態2図9は本発明の実施の形態2におけるパルス変調回路の構成例を示すブロック図である。図9に示すパルス変調回路200は、制御信号生成部210と、間欠動作回路120とを含んで構成される。制御信号生成部210は、分岐回路2101と、波形整形部2102と、付加信号生成部2103とを含んで構成される。制御信号生成部210は、図示せぬ発生回路から出力される制御信号D1第1のデータ信号に応じて制御信号D9を生成し、間欠動作回路120へ出力する。なお、以下では、図示せぬ発生回路が、制御信号D1として送信データに応じた交流パルスを発生する場合について説明するが、パルス以外の信号を発生してもよい。分岐回路2101は、図示せぬ発生回路からの制御信号D1を分岐し、制御信号D2D2=D1を波形整形部2102へ出力するとともに、制御信号D3D3=D1を付加信号生成部2103へ出力する。波形整形部2102は、制御信号D2の所定のデータ信号列に、後述する出力信号D7を付加するように制御信号D2を波形整形する。ここでいう所定のデータ信号列とは、例えば、0の後に1の信号が続くときの信号列を指す以下同様。具体的には、波形整形部2102は、パルス変調部2104と、可変帯域制限回路2105と、リミッタ回路2106とを有する。パルス変調部2104は、分岐回路2101からの制御信号D2をパルス変調する。実際上、パルス変調部2104は、送信データである制御信号D1D2のパルス幅がTのとき、パルス幅Tよりも所定時間分狭い幅をパルス幅とする制御信号D4を生成する。可変帯域制限回路2105は、後述する制御信号D7に基づいて、後述するように、パルス変調部2104の出力信号D4に帯域制限を変則的にかける。リミッタ回路2106は、可変帯域制限回路2105の出力である制御信号D8の振幅を制限して、その制限後の制御信号D9を間欠動作回路120へ出力する。付加信号生成部2103は、制御信号生成部210からの制御信号D1のうち、あらかじめ設定された所定のデータ信号列に同期して制御信号D7第2のデータ信号を発生する。具体的には、付加信号生成部2103は、インバータ回路2107と、遅延回路2108と、パルス変調部2109とを有する。インバータ回路2107は、分岐回路2101からの制御信号D3を反転させて、遅延回路2108へ出力する。遅延回路2108は、インバータ回路2107の出力である制御信号D5を所定の時間遅延させて、パルス変調部2109へ出力する。パルス変調部2109は、遅延回路2108の出力である制御信号D6をパルス変調して、そのパルス変調後の制御信号D7第2のデータ信号を可変帯域制限回路2105へ出力する。具体的には、パルス変調部2109は、パルス変調部2104と同様に、送信データである制御信号D1D2のパルス幅がTのとき、パルス幅Tよりも所定時間分狭い幅をパルス幅とする制御信号D7を生成する。間欠動作回路120は、波形整形部2102で波形整形された制御信号D9を入力して入力容量を充電させ、所定の入力容量値になったときに、制御信号D9を間欠発振させて変調信号を出力する。具体的には、間欠動作回路120には、例えばFETが内蔵されており、このFETの入力容量FETの入力端子の容量が所定値になったときに、FETが間欠的にオンオフ動作する。これにより、間欠動作回路120が間欠発振し、制御信号D9が変調されて、変調信号D10として出力される。図10は、可変帯域制限回路2105の回路例を示す図である。図10において、可変帯域制限回路2105は、インダクタンス2110の一端に、抵抗2111及びバラクタダイオード可変ダイオード2112を並列接続して構成されている。バラクタダイオード2112は、キャパシタの一端に、抵抗の一端及びダイオードのカソードが共通接続されている。ダイオードのアノードは、接地されている。このように構成すると、バラクタダイオード2112のダイオードのアノードに印加される逆方向電圧に応じて、バラクタダイオード2112の容量が変化する。このため、バラクタダイオード2112、インダクタ2110及び抵抗2111からなる可変帯域制限回路2105の回路インピーダンスが変化する。よって、可変帯域制限回路2105の遮断周波数が、各パルス変調部2104、2109の各出力信号D4、D7の値に応じて変化する。次に、パルス変調回路200の上記各部の動作について図11を参照して説明する。図11は、パルス変調回路200の各部の出力波形の一例を示す図である。ここでは、伝送時間や処理時間などの遅延時間を無視して記載しているが、実際には、不図示の遅延回路により同期がとられているものとする他の実施の形態も同様。まず、制御信号生成部210に送信データである制御信号D1が入力される。図11aの制御信号D1は、例えば、パルス幅Tをもつパルス信号とする。続いて、分岐回路2101は、制御信号D1を分岐し、2つの制御信号D2、D3を出力する。これらの出力特性振幅、周期は、図11aの制御信号D1と同じである図11bc参照。次に、パルス変調部2104は、分岐回路2101からの制御信号D2をパルス変調し、図11dに示す制御信号D4を可変帯域制限回路2105へ出力する。このとき、制御信号D4のパルス幅は、パルス幅Tよりも所定時間分例えばα狭くなる。また、インバータ回路2107は、分岐回路2101からの制御信号D3を反転させて、図11eに示す制御信号D5を遅延回路2108に出力する。すると、遅延回路2108は、図11eの制御信号D5を所定時間例えばT遅延させて、図11fに示す制御信号D6をパルス変調部2109へ出力する。このとき、制御信号D6は、図11cの制御信号D3が0から1へ変化するときに立上るタイミングで立上る。そして、制御信号D6は、Tのパルス幅を有する。次に、パルス変調部2109は、図11fの制御信号D6をパルス変調し、図11gに示す制御信号D7を可変帯域制限回路2105へ出力する。このとき、制御信号D7のパルス幅は、パルス幅Tよりも所定時間分例えばα狭くなる。つまり、制御信号D7のパルス幅は、図11dの制御信号D4のパルス幅と等しくなる。そして、可変帯域制限回路2105は、図11gの制御信号D7に同期して、図11dの制御信号D4の帯域制限を行い、図11hに示す制御信号D8をリミッタ回路2106へ出力する。このとき、図11gの制御信号D7が、可変帯域制限回路2105のバラクタダイオード2112図10参照に入力すると、制御信号D7の信号レベルが変化するタイミング0→1、1→0で、可変帯域制限回路2105の回路インピーダンスが変化し、遮断周波数が低くなる。すると、図11gの制御信号D7の立ち上がり及び立下り時に生じるリンギングが強調され、図11hの制御信号D8が可変帯域制限回路2105から出力される。具体的には、図11hの制御信号D8は、制御信号D7の立ち上がり部分0の後に1の信号が続く部分において、リンギング信号がオーバーシュートされて形成されている。なお、可変帯域制限回路2105においては、上記リンギング信号の周波数成分があらかじめ指定された値になるように、回路インピーダンスが設定されている。例えば、リンギング信号の周波数成分は、間欠動作回路120の発振周波数と同一あるいはそれと同程度略同一とする。次に、リミッタ回路2106は、図11hの制御信号D8を入力し、その制御信号D8の負の振幅を制限する。そして、リミッタ回路2106は、図11iに示す制御信号D9を間欠動作回路120へ出力する。このとき、図11iに示すように、制御信号D9の立ち上がり時0の後に1の信号が続く部分の振幅は、上記オーバーシュートされたリンギング信号によって、図11bの制御信号D2よりも大きくなっている。つまり、図11aの制御信号D1の所定のデータ信号列0→1が存在するとき、その1の立ち上がり部分に、リンギング信号がオーバーシュートされる。そして、間欠動作回路120は、図11iの制御信号D9を入力し、間欠発振して図11jに示す変調信号D10を出力する。このときの変調信号D10は、データ信号列の順序にかかわらず、変調信号D10の立ち上がりがほぼ均一に行われている。これは、次のような理由に基づく。すなわち、間欠動作回路120に入力される図11iの制御信号D9において、0の後に1が続くときに、その1の立ち上がり部分にリンギング信号がオーバーシュートされる。このため、そのオーバーシュートされた制御信号D9を入力した間欠動作回路120の入力容量の充電時間所定の入力容量値に達するまでの時間が、他のデータ信号列の場合と同様になる。よって、データ信号列にかかわらず通信の品質を維持することができる。以上のように、本実施の形態によると、パルス変調回路200は、生成した制御信号D1のうち、あらかじめ設定された所定のデータ信号列例えば0→1に同期して制御信号D7を生成する。さらに、パルス変調回路200は、制御信号D1の所定のデータ信号列に制御信号D7を付加するように制御信号D1を波形整形する。そして、パルス変調回路200は、波形整形した制御信号D9を入力して入力容量を充電させ、所定の入力容量値になったときに、当該制御信号D9を間欠発振させて変調信号D10を出力する。このため、所定のデータ信号列のときには、制御信号D1が波形形成されるので、その分、間欠動作回路120の入力容量が所定の入力容量値に達しやすくなる。したがって、上記入力容量の充電時間が、データ信号列にかかわらず一定となり、変調信号D10の立ち上がりがほぼ一定のタイミングで行われる。よって、データ信号列にかかわらず、通信の品質を維持することができる。なお、実施の形態2においては、可変帯域制限回路2105は、バラクタダイオード2112を含む構成について説明したが、遮断周波数を可変することが可能であれば、これに限られない。例えば、可変抵抗や可変インダクタンスを組み合わせて可変帯域制限回路2105を構成するようにしてもよい。また、上述した所定のデータ信号列は、例えば0→1の場合としたが、他のデータ信号列に適用してもよい。実施の形態3実施の形態3における変調器は、実施の形態2における付加信号生成部2103に代えて、図12に示す付加信号生成部310を有する点が、実施の形態2と異なる。その他のパルス変調回路の全体構成は、実施の形態2と同様である。そこで、以下では、付加信号生成部310の構成を詳述する。図12は、実施の形態3におけるパルス変調回路に含まれる付加信号生成部310の構成例を示すブロック図である。なお、実施の形態2と同一部分は、それらと同一の符号を付して重複説明を適宜省略する。図12において、付加信号生成部310は、分岐回路2101からの制御信号D3を分岐して、各制御信号D31、D32を出力する分岐回路3101と、制御信号D31をパルス変調するパルス変調部3102と、パルス変調部3102の出力である制御信号D33を遅延させる遅延回路3103とを有する。また、この付加信号生成部310は、制御信号D32を反転させるインバータ回路3104と、インバータ回路3104の出力である制御信号D35をパルス変調するパルス変調部3105とを有する。さらに、この付加信号生成部310は、遅延回路3103の出力である制御信号D34とパルス変調部3105の出力である制御信号D36との論理積を出力する論理積AND回路3106と、この論理積回路3106の出力である制御信号D37を遅延させて出力する遅延回路3107とを有する。図13は、論理積回路3106の回路例を示す図である。図13において、論理積回路3106は、2個のダイオード3108、3109及び抵抗3110を含んで構成されている。具体的には、ダイオード3108のカソードは、論理積回路3106の入力端子T2に接続され、ダイオード3109のカソードは、論理積回路3106の入力端子T1に接続されている。そして、論理積回路3106の出力端子T1には、各ダイオード3108、3109のアノード及び抵抗3110の一端が共通接続されている。このように構成すると、2つの入力端子T1、T2すべてに入力が与えられたときに、正電圧が出力端子T3から出ることになる。次に、実施の形態3における付加信号生成部310の各部の動作について図14を参照して説明する。図14は、付加信号生成部310の各部の出力波形の一例を示す図である。まず、分岐回路3101が、制御信号D3図11c参照を分岐し、2つの制御信号D31、D32を出力する。これらの出力特性は、図11cの制御信号D3と同じである図14ab参照。次に、パルス変調部3102は、分岐回路3101からの制御信号D31をパルス変調し、図14cに示す制御信号D33を遅延回路3103へ出力する。このとき、制御信号D33のパルス幅は、パルス幅Tよりも所定時間分例えばα狭くなる。そして、遅延回路3103は、図14cの制御信号D33を所定時間例えばT遅延させて、図14dに示す制御信号D34を論理積回路3106へ出力する。また、インバータ回路3104は、分岐回路3101からの制御信号D32を反転させて、図14eに示す制御信号D35をパルス変調部3105へ出力する。すると、パルス変調部3105は、図14eの制御信号D35をパルス変調し、図14fに示す制御信号D36を論理積回路3106へ出力する。このとき、制御信号D36は、図14bの制御信号D32が0から1へ変化するときに立上るタイミングで立上る。そして、制御信号D36は、Tのパルス幅を有する。次に、論理積回路3106は、図14dの制御信号D34及び図14fの制御信号D36を入力し、図14gに示す制御信号D37を遅延回路3107へ出力する。論理積回路3106は、2のパルス信号D34、D36が入力として与えられたときに1となる制御信号D37図14g参照を遅延回路3107へ出力する。すると、遅延回路3107は、図14gの制御信号D37を所定時間例えばT遅延させる。これにより、遅延回路3107の出力として、図11gに示した制御信号D7と同じ特性をもつ制御信号D7図14h参照が得られる。その後、遅延回路3107が、図14hの制御信号D7を可変帯域制限回路2105へ出力することにより、実施の形態2と同様の効果を得ることが可能となる。すなわち、制御信号D1のデータ信号列にかかわらず通信の品質を維持することができる。実施の形態4実施の形態4における制御信号生成部410は、実施の形態2における波形整形部2102及び付加信号生成部2103に代えて、図15に示す波形整形部411及び付加信号生成部412を有する点が、実施の形態2と異なる。その他のパルス変調回路の全体構成は、実施の形態2と同様である。そこで、以下では、波形整形部411及び付加信号生成部412の構成を中心に説明する。図15は、実施の形態4におけるパルス変調回路400の構成例を示すブロック図である。なお、実施の形態2、3と同一部分は、それらの符号を付して重複説明を省略する。図15において、パルス変調回路400は、実施の形態2における分岐回路2101及び間欠動作回路120のほか、上述した波形整形部411及び付加信号生成部412を有する。波形整形部411は、パルス変調部2104と波形合成回路4111とを含む。このうち、パルス変調部2104は、分岐回路2101からの制御信号D2をパルス変調して波形合成回路4111へ出力する。波形合成回路4111は、パルス変調部2104の出力である制御信号D4に、後述するリミッタ回路4122の出力である制御信号D72を合成する。付加信号生成部412は、実施の形態2におけるインバータ回路2107、遅延回路2108及びパルス変調部2109のほか、帯域制限回路4121及びリミッタ回路4122をさらに含む。帯域制限回路4121は、パルス変調部2109の出力である制御信号D7に帯域制限をかけてリミッタ回路4122へ出力する。リミッタ回路4122は、帯域制限回路4121の出力である制御信号D71の振幅を制限する。次に、実施の形態4におけるパルス変調回路400の各部の動作について図16を参照して説明する。図16は、パルス変調回路400の各部の出力波形の一例を示す図である。なお、図16a~図16e及び図16hは、図11a~図11g及び図11iと同様であるため、以下では、図16fgiの出力波形を中心に説明する。図16fに示す制御信号D71は、帯域制限回路4121の出力波形を表し、パルス変調部2109の出力である制御信号D7図16e参照に帯域制限がかけられている。具体的には、制御信号D71は、パルスの立ち上がり及び立下り時に生じるリンギングが強調されている。このとき、帯域制限回路4121のインピーダンス値をあらかじめ設定しておき、リンギング信号の周波数成分が、例えば、間欠動作回路120の発振周波数と同一あるいはそれと同程度略同一になるようにする。図16gに示す制御信号D72は、リミッタ回路4122の出力波形を表し、図16fの制御信号D71の周波数成分のうち、正のリンギング信号の周波数成分のみが残るように帯域制限がかけられている。このようにすると、波形合成回路4111において、図16gの制御信号D72が図16dの制御信号D4に重畳合成され、図11iに示した制御信号D9と同じ特性をもつ制御信号D9図16h参照が、波形合成回路4111から間欠動作回路120へ出力される。すると、その後、間欠動作回路120において、実施の形態2の場合と同様、図16hの制御信号D9を間欠発振し、図16iの変調信号D10を出力する。以上から、実施の形態2と同様の効果を得ることが可能となる。すなわち、制御信号D1のデータ信号列にかかわらず通信の品質を維持することができる。なお、本発明は、実施の形態1~4に限られず、本発明の趣旨を逸脱しない限り、変更してもよい。例えば、実施の形態2~4において、分岐回路2101は、制御信号D1を分岐する場合について説明したが、分岐回路2101を省略し、2つの制御信号D1をそれぞれ波形整形部及び付加信号生成部に入力するようにしてもよい。なお、上述した実施の形態では、間欠動作回路120が発振器の場合を例として、間欠動作回路120が発振信号を出力する場合について説明したが、これに限るものではない。例えば、間欠動作回路として、逓倍器や増幅器及びその複合回路を用いても良い。逓倍器や増幅器を間欠動作させる場合、逓倍器や増幅器を構成するFETFieldeffecttransistor:電界効果トランジスタのゲートエミッタ端子やドレインコレクタ端子、またはソースベース端子のいずれかに制御信号S12又は制御信号D9を入力することにより、間欠動作回路を間欠動作させることができる。なお、上述した実施の形態では、1パルス毎の送信データ列に依存するパルス波形の変化を抑え所望のパルス波形を維持できる方法について記載したが、1パルス毎の送信データへの適用だけに限るものではない。一般的に制御信号生成部ではアクティブ回路構成が用いられるため、制御信号生成部と間欠動作回路との間にはDCカットコンデンサが挿入される。このような状況において複数パルスを間欠的に送信するバースト送信を行う際、制御信号S12又は制御信号D9がバースト信号OFF区間からバースト信号ON区間に移行するときにDCオフセットが発生し、バースト信号ON区間の先頭数百から千シンボル程度が影響を受けることが一般的に知られている。そのため、上述した実施の形態で説明した方法を用いてデータ列の代わりにバースト信号列に対して波形整形を行うようにしても同様の効果を得ることができる。本発明のパルス変調回路の一つの態様は、制御信号に応じて間欠的に送信信号を出力する間欠動作回路と、送信データに応じて、前記間欠動作回路を、第1の送信信号を出力する発振状態と、前記第1の送信信号よりも低振幅または低周波数の第2の送信信号を出力するアイドリング状態とで切り換え制御する制御回路と、を具備する構成を採る。この構成によれば、送信状態以外にアイドリング状態を設けたので、送信状態とされたときの間欠動作回路の回路容量は、その直前の状態が送信状態でなくてもアイドリング状態によってほぼ均一に充電される。これにより、第1の送信信号のパルス波形を、その直前の送信データ列に左右されないものとすることができる。すなわち、送信データ列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する第1の送信信号を生成することができるようになって、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得ることが可能となる。加えて、アイドリング状態では、間欠動作回路を、低振幅または低周波数の第2の送信信号を生成するように動作させるようにしたので、電力消費を極力抑えながら、所望のパルス波形を有するパルス変調信号を生成することができる。本発明のパルス変調回路の一つの態様は、前記間欠動作回路は、発振器、逓倍器、増幅器のいずれか1つ以上を含む構成を採る。この構成によれば、発振器、逓倍器、増幅器を構成するFETのゲートエミッタ端子やドレインコレクタ端子、またはソースベース端子のいずれかに制御信号を入力することにより、間欠動作回路を間欠動作させて送信信号を生成することができる。本発明のパルス変調回路の一つの態様は、前記制御回路は、前記送信データが1の場合には前記間欠動作回路を送信状態に制御し、前記送信データが0の場合には前記間欠動作回路をアイドリング状態に制御すると共に、前記各アイドリング状態の期間が前記各送信状態の期間よりも短くなるように、前記間欠動作回路を制御する構成を採る。この構成によれば、送信データが0で所望の第1の送信信号が生成されないアイドリング状態の期間が短縮されて、間欠動作回路の動作時間が短縮されるため、間欠動作回路の消費電力を低減することができる。本発明のパルス変調回路の一つの態様は、前記制御回路は、さらに、前記間欠動作回路を、前記送信状態と前記アイドリング状態との間で送信信号を出力しない停止状態に切り換え制御する構成を採る。この構成によれば、所望の第1の送信信号の開始タイミングの直前に間欠動作回路が停止状態となって送信信号が出力されなくなるため、所望の第1の送信信号の開始タイミングに一致するタイミングで立ち上がりが急峻なパルス信号を生成することができるようになり、パルス信号の立ち上がりが明確となって、受信側においてパルス信号の開始タイミングを確実に取得することができるようになる。本発明のパルス変調回路の一つの態様は、前記制御回路は、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態への切り換えタイミングを可変制御する構成を採る。この構成によれば、間欠動作回路のアイドリング状態における動作時間を最小限にして、間欠動作回路の回路容量を必要充分な量だけ充電することができるようになり、間欠動作回路の消費電力を低減しつつ、立ち上がりが急峻なパルス信号を安定して生成することができるようになる。本発明のパルス変調回路の一つの態様は、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態での前記第2の送信信号の振幅を可変制御する構成を採る。この構成によれば、アイドリング状態において出力される第2の送信信号の振幅を小さくして、間欠動作回路の寄生容量を必要充分な量だけ充電することができるようになり、間欠動作回路の消費電力を低減しつつ、立ち上がりが急峻なパルス信号を安定して生成することができるようになる。本発明のパルス変調回路の一つの態様は、前記送信状態で出力された前記第1の送信信号を通過させる一方、前記アイドリング状態で出力された前記第2の送信信号を遮断する信号遮断手段を、さらに具備する構成を採る。この構成によれば、不要な第2の送信信号は遮断され、所望の第1の送信信号のみが通過されるようにすることができ、受信側において不要な第2の送信信号が受信されて受信品質が劣化することを防止することができる。本発明のパルス変調回路の一つの態様は、前記信号遮断手段として逓倍器を用い、当該逓倍器の変換効率を制御することで、前記第1の送信信号を通過させると共に前記第2の送信信号を遮断する構成を採る。この構成によれば、不要な第2の送信信号に対する変換効率を下げて、所望周波数成分における第2の送信信号の振幅レベルを小さくすることができ、受信品質の劣化を低減することができる。本発明のパルス変調回路の一つの態様は、前記間欠動作回路によって形成された前記第1の送信信号の振幅または位相の少なくとも一方を、前記送信データに応じて変更する変調器、をさらに具備する構成を採る。この構成によれば、所望のパルス幅を有し、所望のタイミングで発生するASK変調信号若しくは位相変調信号を生成することができるため、受信側において、変調信号に完全に同期した交流波信号を発生させるための回路を不要としつつ、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得ることができる。本発明のパルス変調回路の一つの態様は、前記制御回路は、直後の前記送信データが1になる場合にのみ、前記間欠動作回路をアイドリング状態に制御する構成を採る。この構成によれば、直後の送信データが1になる場合にのみ、間欠動作回路がアイドリング状態に制御されるので、間欠動作回路の動作時間を抑えることができ、間欠動作回路の消費電力をより低減することができる。本発明のパルス変調回路の一つの態様は、第1のデータ信号列の既定配列部分を波形整形するための第2のデータ信号列を生成する付加信号生成部と、前記第2のデータ信号列を用いて前記第1のデータ信号列を波形整形することで、オーバーシュート部を有する信号を生成する波形整形部と、前記波形整形部によって波形整形された信号に基づいて回路容量を充電し、当該回路容量が所定値になったときに、送信信号を出力する間欠動作部と、具備する構成を採る。この構成によれば、間欠動作回路の回路容量が送信状態とされるときの所定の容量値に達しやすくなり、送信信号の波形を、その直前のデータ列に左右されないものとすることができる。すなわち、第1のデータ信号列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する送信信号を生成することができるようになって、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得ることが可能となる。本発明のパルス変調回路の一つの態様は、前記間欠動作回路は、発振器、逓倍器、増幅器のいずれか1つ以上を含む構成を採る。この構成によれば、発振器、逓倍器、増幅器を構成するFETのゲートエミッタ端子やドレインコレクタ端子、またはソースベース端子のいずれかに制御信号を入力することにより、間欠動作回路を間欠動作させて送信信号を生成することができる。本発明のパルス変調回路の一つの態様は、前記第1のデータ信号列がパルス信号の場合、前記既定配列は0の直後に1になるデータ信号列であり、前記付加信号生成部は、前記第1のデータ信号列が0の直後に1になるタイミングで立ち上がるパルス信号を前記第2のデータ信号列として生成し、前記波形整形部は、前記第2のデータ信号列に基づいて前記第1のデータ信号列が0の直後に1になる立ち上がり部分にリンギング信号を付加する構成を採る。この構成によれば、第1のデータ信号列が1で間欠動作回路を送信状態にする場合に、直前データが0であっても、第1のデータ信号列が1になる立ち上がり部分がオーバーシュートされるので、間欠動作回路の入力容量がより早く充電される。これにより、直前データが0のときの間欠動作回路の入力容量の充電時間が、直前データが0でない場合と同様とすることができるようになり、データ列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する送信信号を生成することができるようになる。本発明のパルス変調回路の一つの態様は、前記第1のデータ信号列に帯域制限を施す遮断周波数を、前記第2のデータ信号列に応じて可変する可変帯域制限部、を具備する構成を採る。この構成によれば、第2のデータ信号列が0の直後に1になるタイミングで遮断周波数を下げることにより、第1のデータ信号列が0の直後に1になる立ち上がり部分がオーバーシュートされるので、間欠動作回路の入力容量がより早く充電される。この構成によれば、第1のデータ信号列が0の直後に1になるタイミングで遮断周波数を下げることにより、第1のデータ信号列が0の直後に1になる立ち上がり部分をオーバーシュートすることができる。本発明のパルス変調回路の一つの態様は、前記付加信号生成部は、前記第2のデータ信号列に基づいて前記リンギング信号を生成し、前記波形整形部は、前記第1のデータ信号列に前記リンギング信号を合成する構成を採る。この構成によれば、第1のデータ信号列が1で間欠動作回路を送信状態にする場合に、直前データが0であっても、第1のデータ信号列が1になる立ち上がり部分をオーバーシュートすることができる。本発明のパルス変調回路の一つの態様は、前記リンギング信号は、前記間欠動作部の周波数と同一または略同一の周波数をもつ構成を採る。これら構成によれば、間欠動作回路の入力容量を効率よく充電することができる。"