窒化物系化合物半導体からなるチャネル形成層と、前記チャネル形成層上に設けられ、第1の窒化物系化合物半導体からなる第1の半導体層、および、第2の窒化物系化合物半導体からなる第2の半導体層を有する疑似混晶からなる疑似混晶層と、前記疑似混晶層上に設けられ、窒化物系化合物半導体からなり、前記チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層と、前記導電半導体層に接する第1の電極と、前記チャネル形成層に電気的に接続された第2の電極と、を備える半導体デバイス。前記第1の窒化物系化合物半導体がAlXGa1-XN0<X≦1であり、前記第2の窒化物系化合物半導体がAlYGa1-YN0≦Y<1、X>Yである請求項1に記載の半導体デバイス。前記導電半導体層がp型の導電性を有し、BkAllGa1-k-lN0≦k≦1、0≦l≦1、kl≦1およびInmBnAl1-m-nN0≦m≦1、0≦n≦1、mn≦1のいずれか一つからなる請求項1または2に記載の半導体デバイス。前記導電半導体層がp型AlZGa1-ZN0<Z<1からなり、前記第1の窒化物系化合物半導体がAlNであり、前記第2の窒化物系化合物半導体がGaNである請求項1または2に記載の半導体デバイス。前記疑似混晶層は、前記第1の半導体層および前記第2の半導体層を、それぞれ少なくとも4層以上有する請求項1から4のいずれか一項に記載の半導体デバイス。前記疑似混晶層の厚さが10nm以上である請求項1から5のいずれか一項に記載の半導体デバイス。前記第1の半導体層のうち、前記チャネル形成層から最も離れて設けられた前記第1の半導体層の厚さが、0.5nm以上である請求項4から6のいずれか一項に記載の半導体デバイス。前記チャネル形成層から最も離れて設けられた前記第1の半導体層を除いた他の前記第1の半導体層が、厚さ0.5nmのAlNからなる層であり、前記第2の半導体層が、厚さ2.0nmのGaNからなる層である請求項4から7のいずれか一項に記載の半導体デバイス。前記第1の電極の少なくとも一部が前記チャネル形成層にオーミック接続し、前記第1の電極が前記チャネル形成層にオーミック接続する部分と、前記第2の電極が前記チャネル形成層にオーミック接続する部分との間のチャネル形成層上に、前記導電半導体層が設けられている請求項1から8のいずれか一項に記載の半導体デバイス。前記第1の電極の少なくとも一部が前記チャネル形成層に接する請求項1から9のいずれか一項に記載の半導体デバイス。前記第1の電極が、Ni、Pt、Pd、W、Au、AgおよびCuのうち少なくとも一つをからなる金属膜、または、Ni、Pt、Pd、W、Au、AgおよびCuのうち少なくとも一つを含む合金よりなる金属膜を有する請求項1から10のいずれか一項に記載の半導体デバイス。前記第2の電極が、前記チャネル形成層にオーミック接続する請求項1から11のいずれか一項に記載の半導体デバイス。前記第2の電極が、Ti、Al、SiおよびTaのいずれか、または、Ti、Al、SiおよびTaのいずれかを含む合金、または、Ti、Al、SiおよびTaのいずれかのシリサイド化合物からなる請求項1から12のいずれか一項に記載の半導体デバイス。前記チャネル形成層が設けられた基板をさらに備え、前記第2の電極が、前記基板の裏面に設けられている請求項1から13のいずれか一項に記載の半導体デバイス。前記チャネル形成層にオーミック接続された第3の電極をさらに備え、前記第1の電極がゲート電極であり、前記第2の電極および前記第3の電極が、ソース電極およびドレイン電極である請求項1から14のいずれか一項に記載の半導体デバイス。基板の上方に窒化物系化合物半導体からなるチャネル形成層を形成する段階と、前記チャネル形成層上に第1の窒化物系化合物半導体からなる第1の半導体層、および、第2の窒化物系化合物半導体からなる第2の半導体層を有する疑似混晶からなる疑似混晶層を形成する段階と、前記疑似混晶層上に、前記チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層を形成する段階と、少なくとも前記導電半導体層に接して、第1の電極を形成する段階と、を備えた半導体デバイスの製造方法。前記導電半導体層がp型AlZGa1-ZN0<Z<1からなり、前記第1の窒化物系化合物半導体がAlXGa1-XN0<X≦1であり、前記第2の窒化物系化合物半導体がAlYGa1-YN0≦Y<1、X>Yであり、前記導電半導体層の一部を除去して前記疑似混晶層の一部を露出する除去段階と、前記疑似混晶層の一部を覆って絶縁膜を形成する絶縁膜形成段階と、をさらに備える請求項16に記載の半導体デバイスの製造方法。前記疑似混晶層が複数の前記第1の半導体層を有し、前記除去段階と前記絶縁膜形成段階との間に、複数の前記第1の半導体層の少なくとも一つの一部を除去して、前記第2の半導体層の一部を露出する段階をさらに備える請求項17に記載の半導体デバイスの製造方法。HEMT構造のGaN/AlGaN積層膜を利用したSBDなどの半導体デバイスでは、GaN層のAlGaN層側にヘテロ接合によって2次元電子ガスが発生するので、抵抗が低くなる。しかし、逆方向バイアスが印加されたときに、逆方向の電圧がピンチオフ電圧に到達するまで、逆方向の電流が増大してリーク電流となる。そこで、低抵抗を維持したまま、逆方向バイアスに対するリーク電流を低減することが求められていた。本発明の第1の態様においては、窒化物系化合物半導体からなるチャネル形成層と、チャネル形成層上に設けられ、第1の窒化物系化合物半導体からなる第1の半導体層、および、第2の窒化物系化合物半導体からなる第2の半導体層を有する疑似混晶からなる疑似混晶層と、疑似混晶層上に設けられ、窒化物系化合物半導体からなり、チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層と、導電半導体層に接する第1の電極と、チャネル形成層に電気的に接続された第2の電極と、を備える半導体デバイスを提供する。本発明の第2の態様においては、基板の上方に窒化物系化合物半導体からなるチャネル形成層を形成する段階と、チャネル形成層上に第1の窒化物系化合物半導体からなる第1の半導体層、および、第2の窒化物系化合物半導体からなる第2の半導体層を有する疑似混晶からなる疑似混晶層を形成する段階と、疑似混晶層上に、チャネル形成層の多数キャリアと反対の導電型を有する導電半導体層を形成する段階と、少なくとも導電半導体層に接して、第1の電極を形成する段階と、を備えた半導体デバイスの製造方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1の実施形態に係るSBD100の一部を上方から見た際のレイアウト例を示す上視図である。第1アノード電極118、第2アノード電極120、カソード電極122、および導電半導体層114を示す。SBD100は、2つのカソード電極122と、該2つのカソード電極122で挟まれた領域に設けられたアノード電極と、を1つの構成パターン102に含む。隣接する構成パターン102に共通するカソード電極122が設けられる。SBD100は、構成パターン102が1つ以上配列された構成を有する。SBD100に含まれるアノード電極は、例えば、第1アノード電極118および第2アノード電極120からなる。ただし、アノード電極は、第1アノード電極118を有さず、第2アノード電極からなってもよい。第2アノード電極120は、上面から見て、第1アノード電極118を覆って、第1アノード電極118より大きく設けられる。第2アノード電極120は、上面から見て、導電半導体層114を覆って設けられる。第2アノード電極120の、カソード電極122側の端面は、導電半導体層114のカソード電極122側の端面とそろっている。図2は、第1の実施形態に係るSBD100を、図1におけるA-Aを含み基板104の上面と垂直な面で切断した際の模式的な断面図を示す。SBD100は、基板104、および、基板104の上方に設けられた構成パターン102を備える。SBD100の各構成パターン102は、チャネル形成層108、疑似混晶層112、導電半導体層114、第1アノード電極118、第2アノード電極120およびカソード電極122を備える。基板104は、例えばシリコン111基板である。チャネル形成層108は、基板104の上方に形成される。疑似混晶層112は、チャネル形成層108上に形成される。構成パターン102ごとに、疑似混晶層112上の一部に、2つの導電半導体層114が形成される。当該2つの導電半導体層114の間に、導電半導体層114と離間して第1アノード電極118が形成される。第1アノード電極118は、疑似混晶層112上からチャネル形成層108の上層部分にまで貫通して埋め込まれる。第1アノード電極118および導電半導体層114を覆って、第2アノード電極120が形成される。第2アノード電極120は導電半導体層114の間の、第1アノード電極118が形成されていない部分で、疑似混晶層112上に形成される。導電半導体層114を挟んで第1アノード電極118と反対側に、疑似混晶層112上にカソード電極122が形成される。すなわち、導電半導体層114を挟んで、第2アノード電極120が疑似混晶層112に接する領域と反対側に、カソード電極122が形成される。基板104とチャネル形成層108との間にバッファ層106が形成されてもよい。また、導電半導体層114とカソード電極122との間の、疑似混晶層112上に、絶縁層116が形成されてよい。チャネル形成層108は、例えばアンドープのGaN膜un-GaN膜というあるいはn型の不純物を含むGaN膜n-GaN膜などの窒化物系化合物半導体で形成される。第1の実施形態では、un-GaN膜でチャネル形成層108を形成した場合を例に挙げる。チャネル形成層108の膜厚は例えば3000nmである。ただし、チャネル形成層108はこれに限定されず、例えばAlqGa1-qN0≦q<1、または、InpGa1-pN0≦p<1など、種々の窒化物系化合物半導体で形成されることができる。un-GaN膜からなるチャネル形成層108は、疑似混晶層112のバンドギャップエネルギーとの関係等からn型の導電性を示す半導体層として振る舞う。疑似混晶層112は、互いに異なる窒化物系化合物半導体からなる複数の領域を有する疑似混晶で形成される。ここで、異なる窒化物系化合物半導体とは、構成元素の異なる窒化物系化合物半導体であってよいし、また、同一の構成元素を有して構成元素の比率が異なる窒化物系化合物半導体であってもよい。例えば、疑似混晶層112は、互いに異なる窒化物系化合物半導体からなる複数の半導体層を積層して、チャネル形成層108上に形成される。疑似混晶層112は、チャネル形成層108上に、第1の窒化物系化合物半導体からなる第1の半導体層、および、第2の窒化物系化合物半導体からなる第2の半導体層を有する疑似混晶で形成される。疑似混晶層112は、異なる窒化物系化合物半導体からなり、各層の厚さが臨界膜厚以下の複数の層を積層して形成される。また、疑似混晶層112は、異なる窒化物系化合物半導体を積層した超格子で形成される。一例として、疑似混晶層112は、第1の窒化物系化合物半導体からなる第1の半導体層および第2の窒化物系化合物半導体からなる第2の半導体層を、それぞれ少なくとも4層以上、交互に積層して形成される。第1の半導体層および第2の半導体層の各層の厚さは、10nm以下であることが好ましく、5nmであることがさらに好ましい。疑似混晶層112の性質が、各層の厚さを調節することで、制御される。疑似混晶層112が有する層の少なくとも一つが、疑似混晶層112上に形成する層をエッチングする条件でのエッチング速度が、当該層のエッチング速度より遅い材料で形成される。これにより、疑似混晶層112上に形成された層をエッチングで除去するときに、当該エッチング速度が遅い材料で形成された層がエッチングストップ層として機能する。したがって、エッチング残りが少なく、かつ、平坦な表面を得ることができるので、疑似混晶層112およびチャネル形成層108の電界の分布を均一化して、逆ピエゾ効果が低減され、デバイスが劣化しにくい。また、エッチングストップ層の表面に、エッチングによる結晶欠陥が発生しにくいので、疑似混晶層112の結晶欠陥を低減して、リーク電流を低減することができる。疑似混晶層112は、全体として、チャネル形成層108を形成した材料よりもバンドギャップエネルギーの大きい窒化物系化合物半導体材料としてふるまうように、膜厚などを設定して形成される。疑似混晶層112は、AlXGa1-XN0≦X<1からなる層と、AlYGa1-YN0<X≦1、X<Yからなる層の積層を繰り返した積層膜で形成される。これにより疑似混晶層112は、全体として、AlGaNからなる層の性質を示す。このとき、導電半導体層114をp-AlGaNで形成すると、バンドギャップエネルギーの関係等から疑似混晶層112はn型の導電性を示す半導体層として振る舞う。AlGaNの混晶である疑似混晶層112は、un-GaN膜であるチャネル形成層108とヘテロ接合して、チャネル形成層108のヘテロ接合付近に2次元電子ガス層110を発生させる。疑似混晶層112は、チャネル形成層108に電子を供給する、いわゆるキャリア供給層として機能する。チャネル形成層108では、発生した2次元電子ガス層110を介してキャリアが走行する。このようにSBD100は、チャネル形成層108と疑似混晶層112とが積層されたHEMT構造を備えるので、チャネル形成層108に発生した2次元電子ガスがキャリアとなる。したがって、SBD100は高速動作に優れかつオン状態の抵抗が低く、オン特性に優れる。一例として、疑似混晶層112は、AlNからなるAlN層150、および、GaNからなるGaN層152の積層を繰り返して形成する。疑似混晶層112の全体の厚さは10nm以上であることが好ましい。AlN層150およびGaN層152は、それぞれ4層以上形成されることが好ましい。すなわち、AlN層150およびGaN層152の積層を4回以上繰り返すことが好ましい。GaN層152の各層の厚さが2.0nmであることが好ましい。AlN層150の各層の厚さが0.5nmであることが好ましい。ただし、AlN層150のうちチャネル形成層108から最も離れて最上部に形成されたAlN層150は、当該AlN層150がエッチングストップ層として働くときは、厚さが0.5nm以上であることが好ましい。AlN層150およびGaN層152の、それぞれの厚さなどが調節されることで、疑似混晶層112の特性がAlNに近い特性から、GaNに近い特性まで、制御される。疑似混晶層112上に、GaNまたはAlGaNからなる導電半導体層114を形成して、導電半導体層114をエッチングするときには、AlN層150がエッチングストップ層として機能する。したがって、疑似混晶層112の最上層をAlN層150として、AlN層150上に接して導電半導体層114が形成される。導電半導体層114が除去されて、カソード電極122、第2アノード電極120および絶縁層116が疑似混晶層112に接する部分で、AlN層150のうち最上部に形成されたAlN層150が除去される。すなわち、第2アノード電極120および絶縁層116が、GaN層152のうちで最上部に形成されたGaN層152に接する。GaNの表面は、AlGaNおよびAlNより、キャリアである電子をトラップしにくいので、電流コラプスが抑制され、信頼性の高い半導体デバイスが得られる。別の形態として、疑似混晶層112の最上層をGaN層152として、GaN層152に接して導電半導体層114を形成してもよい。その場合、最上層のGaN層152の下に接して形成された、AlN層150のなかで最上部に形成されたAlN層150がエッチングストップ層として機能する。これにより、疑似混晶層112と導電半導体層114との接合が良好になる。疑似混晶層112の最下層をAlN層150として、チャネル形成層108に接してAlN層150が形成される。例えばチャネル形成層108がGaNで形成されているときに、チャネル形成層108に発生する2次元電子ガスの濃度を高くすることができる。疑似混晶層112は、上記の例に限定されず、BkAllGa1-k-lN0≦k≦1、0≦l≦1、kl≦1BAlGaNという、InmBnAl1-m-nN0≦m≦1、0≦n≦1、mn≦1InBAlNというなどの窒化物系化合物半導体の疑似混晶で形成されてもよい。例えば、BNからなる層、AlNからなる層、およびGaNからなる層が積層されて、BkAllGa1-k-lN0≦k≦1、0≦l≦1、kl≦1疑似混晶の疑似混晶層112が形成される。別の例として、InNからなる層、BNからなる層、およびAlNからなる層が積層されて、InmBnAl1-m-nN0≦m≦1、0≦n≦1、mn≦1疑似混晶の疑似混晶層112が形成される。ここで、k、l、1-k-l、m、n、および、1-m-nのいずれか一つ以上が0であるときには、対応する層が積層されなくてもよい。疑似混晶層112が全体としてチャネル形成層108とヘテロ接合し、チャネル形成層108よりバンドギャップエネルギーの大きな材料の性質を示すことができる。疑似混晶層112上の一部には、導電半導体層114が形成される。複数の導電半導体層114が、第1アノード電極118および第2アノード電極120が疑似混晶層112に接する部分の両側に、当該部分を挟んで形成される。導電半導体層114は、p型窒化物系化合物半導体で形成される。p型の導電性を有する導電半導体層114は、n型の半導体層として振る舞う疑似混晶層112との間でPN接合を形成する。これにより、疑似混晶層112側へ広がる空乏層を形成する。導電半導体層114は、例えばp型の不純物としてマグネシウムMgがドーピングされたAlGaNで形成される。導電半導体層114の膜厚は例えば20nm程度とすることができる。ただし、導電半導体層114は、これに限定されず、PN接合を形成することなどによって、疑似混晶層112に広がる空乏層が形成される材料で形成されてよい。例えば、導電半導体層114が、p型の導電性を有する、BkAllGa1-k-lN0≦k≦1、0≦l≦1、kl≦1およびInmBnAl1-m-nN0≦m≦1、0≦n≦1、mn≦1のいずれか一つで形成されてもよい。少なくとも疑似混晶層112上の一部であって、導電半導体層114を挟んでカソード電極122が形成される領域と反対側に位置する領域に、第1アノード電極118が形成される。2つの導電半導体層114の間に、疑似混晶層112を貫通し、チャネル形成層108まで到達して、第1アノード電極118が形成される。このとき第1アノード電極118は2次元電子ガス層110に到達してもよい。第1アノード電極118は、チャネル形成層108との間で比較的バリアハイトが小さなショットキー障壁を形成するか、もしくはチャネル形成層108とオーミック接合する材料を含んで形成される。第1アノード電極118は、一例として、チタニウムTiで形成される、これに限定されず、例えばチタニウムTi、アルミニウムAl、シリコンSi、鉛Pb、クロムCrインジウムIn、タンタルTaのうち少なくとも一つを含む金属膜、Ti、Al、Si、Pb、Cr、In、Taのうち少なくとも一つを含む合金よりなる金属膜、および、Ti、Al、Si、Taのうち少なくとも一つを含むシリサイド合金よりなる金属膜のうち、少なくとも1つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いてもよい。少なくとも疑似混晶層112上であって、導電半導体層114を挟んでカソード電極122が形成される領域と反対側に位置する領域に第2アノード電極120が形成される。第2アノード電極120は、導電半導体層114の上面全体を覆って形成される。また、第2アノード電極120は第1アノード電極118を覆って形成される。第2アノード電極120は、導電半導体層114との間で比較的バリアハイトが大きなショットキー障壁を形成する材料を用いて形成される。すなわち、第1アノード電極118とチャネル形成層108との間に形成されるショットキー障壁のバリアハイト電位障壁の大きさより、第2アノード電極120と導電半導体層114との間に形成されるショットキー障壁のバリアハイトが高くなる材料で、第2アノード電極120が形成される。第2アノード電極120は、例えば、ニッケルNiで形成される。ただし、第2アノード電極120は、これに限定されず、例えばニッケルNi、白金Pt、パラジウムPd、タングステンW、金Au、銀Agおよび銅Cuのうち少なくとも一つをからなる金属膜、または、Ni、Pt、Pd、W、Au、AgおよびCuのうち少なくとも一つを含む合金よりなる金属膜を有して形成される。また、第2アノード電極120は、上記条件を満たす金属材料であれば如何なるもので形成されてよい。第2アノード電極を上部と下部の2段で構成し、下部の第2アノード電極120が上記の材料で形成され、上部の第2アノード電極がAlまたはAlを含む合金で形成されてもよい。なお、SBD100は上記の構成に限定されない。例えば、少なくとも導電半導体層114上に、導電半導体層114とショットキー接合するアノード電極が形成されていればよい。また、第1アノード電極118が形成されず、疑似混晶層112上に第2アノード電極が形成されてもよい。基板104の上方の一部に、カソード電極122が形成される。カソード電極122は、導電半導体層114を挟んで、第1アノード電極118および第2アノード電極120が疑似混晶層112に接する領域の反対側に形成される。カソード電極122は、疑似混晶層112上に形成される。他の例として、カソード電極122は、疑似混晶層112を貫通してチャネル形成層108に到達するように形成されてもよい。このとき、カソード電極122は、2次元電子ガス層110に到達するように形成されてもよい。カソード電極122は、チャネル形成層108と電気的に接続される。カソード電極122は、チャネル形成層108とオーミック接合してよい。カソード電極122は、例えばTi、Al、SiおよびTaのいずれか、または、Ti、Al、SiおよびTaのいずれかを含む合金、または、Ti、Al、SiおよびTaのいずれかのシリサイド化合物を有して形成される。一例として、カソード電極122は、Tiからなる膜、AlおよびSiを含む合金からなる膜、および、タングステンシリサイド膜を有する。ただし、カソード電極122はこれに限定されず、チャネル形成層108とオーミック接合することができる金属材料を用いて形成されてよい。基板104には、シリコン基板の他に、例えばサファイア基板、GaN基板、MgO基板、ZnO基板など、窒化物系化合物半導体結晶が成長できる基板を用いることができる。バッファ層106は、チャネル形成層108と基板104との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、両者の接合強度を向上する。バッファ層106は、シリコンからなる基板104上に形成されたAlN窒化アルミニウムからなる層、および、GaNからなる層とAlNからなる層とよりなる積層膜を繰り返した層を有する。例えば、基板104上に形成されたAlNからなる層は、膜厚が50nmである。また、当該AlNからなる層上に、例えば、膜厚が5~100nmのGaNからなる層と、膜厚が1~10nmのAlNからなる層とよりなる積層膜が、20~80層重ねて、バッファ層106が形成される。ただし、バッファ層106はこの構成に限定されず、チャネル形成層108などの材料その他の条件によって種々変形されてよい。チャネル形成層108の、疑似混晶層112とのヘテロ接合界面付近に2次元電子ガスが発生して、2次元電子ガス層110が形成される。ただし、導電半導体層114が形成された領域では、n型の半導体として振る舞う疑似混晶層112とp型の半導体である導電半導体層114とがPN接合を形成する。これにより、導電半導体層114から疑似混晶層112側へ、キャリアの電子が不足した空乏層が広がる。第2アノード電極120の材料として導電半導体層114との間に比較的大きなバリアハイトのショットキー障壁を形成する金属材料を用いると、導電半導体層114下の空乏層がさらに拡張される。導電半導体層114の下の空乏層がチャネル形成層108まで広がり、導電半導体層114の下で、2次元電子ガス層110が消滅する。これは例えば、オフ状態におけるヘテロ接合界面付近のチャネル形成層108の伝導帯下限エネルギー準位が、第2アノード電極120のフェルミ準位より高くなる構成とすることで実現する。これによりカソード電極122から第1アノード電極118にかけてのチャネルパスが遮断される。したがって、オフ状態におけるSBD100のリーク電流が低減される。カソード電極122と、第1アノード電極118および第2アノード電極120との間に逆方向バイアスが印加された場合、導電半導体層114下の空乏層がチャネル形成層108内部へさらに拡張する。したがって、逆バイアスに対して、良好な耐圧特性を実現である。カソード電極122と、第1アノード電極118および第2アノード電極120との間に順方向バイアスが印加された、いわゆるオン状態においては、導電半導体層114下の空乏層が収縮または消滅する。そこで、導電半導体層114の下側でも、チャネル形成層108のヘテロ接合界面付近に2次元電子ガスが発生して、カソード電極122から第1アノード電極118にかけてのチャネルパスが形成される。第1アノード電極118がチャネル形成層108に対して比較的小さいバリアハイトのショットキー障壁を形成するか若しくはオーミック接合する金属材料で形成されると、オン状態で2次元電子ガスと第1アノード電極118との間を直接導通させることができる。したがって、順方向バイアスの電位差が増加する、いわゆる立ち上がり動作の初期段階では、第1アノード電極118が主なアノード電極として機能して良好な立ち上がり特性が実現される。また、その後の動作においても、オン状態における順方向電流に多数キャリアを用いるので、オン抵抗が低減される。以上のようにSBD100は、高速動作に優れ且つオン特性に優れる。図3は、本発明の第1の実施形態の変形例によるSBD100の一部を上方から見た際のレイアウト例を示す上視図である。図3において図1および図2と同一の符号を付した要素は、図1または図2において説明した要素と同一の機能および構成を有してよい。図3に第1アノード電極118、第2アノード電極120、カソード電極122、および導電半導体層114を示す。第2アノード電極120は、上面から見て、第1アノード電極118を覆って、第1アノード電極118より大きく設けられる。導電半導体層114のチャネル幅方向の端部の両方または一方の一部は、上面から見て第2アノード電極120で覆われず、第2アノード電極120から突出する。導電半導体層114のカソード電極122側の端面は、第2アノード電極120のカソード電極122側の端面とそろっていてよいが、第2アノード電極120から突出してもよい。図3に示したSBD100のA-Aにおける断面は図2に示した断面図で表される。導電半導体層114が第2アノード電極120より大きく形成されているので、導電半導体層114の下の空乏層が、チャネル幅方向に第2アノード電極120より大きく広がる。これによりキャリアが導電半導体層114の下の空乏層をチャネル幅方向に回り込んで、すなわち、図3における上側及び下側を回り込んで流れるのを抑えることができる。したがって、カソード電極122と、第1アノード電極118および第2アノード電極120との間のリーク電流を低減できる。本発明の実施の形態1によるSBD100の製造方法を説明する。まず、図4に示すように、基板104上に、バッファ層106が形成される。次に、バッファ層106上にチャネル形成層108が形成される。チャネル形成層108上に、AlN層150およびGaN層152の積層を繰り返して疑似混晶からなる疑似混晶層112が形成される。疑似混晶層112上にp型の不純物を含む導電半導体層714が形成される。具体的には、まず、例えばMOCVDMetalOrganicChemicalVaporDeposition装置のチャンバ内に基板104を導入し、ターボポンプ等を用いて真空引きすることで、チャンバ内圧力を1×10-6hPa以下にする。次に、チャンバ内圧力を100hPaとし、基板温度を1050°Cに昇温する。基板温度が安定したところで、基板104を900rpm程度で回転させ、トリメチルアルミニウムTMAとアンモニアとを基板104上面に導入する。この際、TMAは例えば100cm3/分の流量で、また、アンモニアは例えば12リットル/分の流量で、それぞれ導入される。また、成長時間は例えば4分である。これにより、基板104上に膜厚が例えば50nm程度のAlNからなる膜が成長される。次に、同一チャンバ内にアンモニアを例えば12リットル/分の流量で導入しつつ、膜厚が50nmのGaNからなる層、および、膜厚が10nmのAlNからなる層が、順次形成される。つまり、GaNからなる層およびAlNからなる層の積層膜が形成される。基板104上に形成されたAlNからなる層上に、当該積層膜が、50回繰り返して形成される。バッファ層106の厚さは全体で3050nmとなる。次に、同一チャンバ内にアンモニアを例えば12リットル/分の流量で導入しつつ、トリメチルガリウムTMGを例えば300cm3/分の流量で導入する。この際の成長時間は例えば2000秒である。これにより、バッファ層106上に膜厚が例えば3000nmのアンドープのチャネル形成層108が成長さされる。次に、同一チャンバ内にTMAおよびアンモニアを、それぞれ50cm3/分および12リットル/分の流量で導入して、チャネル形成層108上にAlN層150が成長される。その後、TMGおよびアンモニアを、それぞれ100cm3/分および100リットル/分の流量で導入して、GaN層152が成長される。AlN層150の成長およびGaN層152の成長を繰り返して、疑似混晶層112が形成される。疑似混晶層112の最上層はAlN層150である。全体の成長時間は、例えば40秒で、疑似混晶層112の膜厚は例えば20nmである。その後、同一チャンバ内にTMA、TMG、アンモニアおよびビスシクロペンタジエニルマグネシウムBiscyclopentadienylmagnesium:CP2Mgを導入する。例えば、TMAが50cm3/分の流量で、TMGが100cm3/分の流量で、アンモニアが12リットル/分の流量で、それぞれ導入される。また、CP2Mgの流量は、例えば、導電半導体層714におけるMg濃度が5×1019/cm3となる流量に設定される。成長時間は例えば40秒である。これにより、チャネル形成層108上に膜厚が例えば20nm程度のp-Al0.25Ga0.75Nからなる導電半導体層714が成長される。こうして基板700が得られる。次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、基板104上に素子分離用のトレンチが形成される。具体的には、例えば、CVDChemicalVaporDeposition法を用いて膜厚が1000nmのシリコン酸化膜を導電半導体層714上に形成される。導電半導体層714上にフォトリソグラフィ技術を用いて素子分離パターンが転写されたフォトレジストが形成される。次に、当該フォトレジストをマスクとして用いてシリコン酸化膜をエッチングすることで、シリコン酸化膜に素子分離パターンを転写する。フォトレジストを除去した後、素子分離パターンが転写されたシリコン酸化膜をマスクとして用い、例えば塩素ガスまたは3塩化ホウ素またはこれらの混合ガス、あるいは、Arアルゴンなどの希ガスなどを用いてドライエッチングする。これにより、基板104上に素子分離用のトレンチが形成される。なお、本発明では上記方法に限定されず、STIShallowTrenchIsolation法あるいはLOCOSLocalOxidationOfSilicon法など、種々の素子分離技術を用いることができる。次に、上記の素子分離に用いたシリコン酸化膜を除去した後、例えば、フォトリソグラフィ技術およびエッチング技術を用いて、図5に示すように、疑似混晶層112上の導電半導体層714をパターニングする。具体的には、上記と同様に、例えば、CVD法を用いて膜厚が300nmのシリコン酸化膜が導電半導体層714上に形成される。次に、例えば、フォトリソグラフィ技術を用いて導電半導体層114の配置パターンを転写することで、シリコン酸化膜よりなるマスク750が形成される。例えば、塩素系ガス、アルゴンガス、酸素ガス、三塩化ホウ素、またはこれらの混合ガスを用いて導電半導体層714をドライエッチングして、疑似混晶層112上の所定の領域に導電半導体層114が形成される。この際、オーバエッチング気味に処理することで、不要な領域における導電半導体層714を完全に除去することが好ましい。p-Al0.25Ga0.75Nからなる導電半導体層714のエッチング条件におけるAlN層150のエッチング速度は、p-AlGaNのエッチング速度より十分に遅い。したがってAlNの疑似混晶層112のAlN層150が露出すると、AlN層150がエッチングストップ層として機能する。これにより、AlN層150の表面は、導電半導体層714のエッチング残りが少なく、かつ、平坦になる。次に、表面に露出したAlN層150が除去される。当該除去はアルカリ系の薬液を用いて行ってよい。ウェットエッチングは選択性が高く、また、GaN層152へのダメージがドライエッチングより小さい。したがって、ダメージが少なく、結晶欠陥が少なく、かつ、平坦なGaN層152の表面が得られる。これにより、高い歩留まりを実現できる。マスク750を除去した後、例えばリフトオフ法を用いることで、疑似混晶層112上にカソード電極122が形成される。具体的には、例えば、フォトリソグラフィ技術を用いてカソード電極122を形成する領域以外を覆うフォトレジストが形成される。次に、例えば、スパッタリング法を用いて、疑似混晶層112のGaN層152上にTi膜、AlおよびSiよりなる合金膜、および、W膜がこの順に形成される。これにより、カソード電極122が形成される。その後、例えばアセトンなどの剥離液を用いてフォトレジストを除去することで、フォトレジスト上の合金膜およびW膜よりなる金属膜が除去される。カソード電極122は熱処理されて、チャネル形成層108と間でオーミック接続を形成してもよい。次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、2つの導電半導体層114で挟まれた領域の一部、すなわち第1アノード電極118を形成する領域に、2次元電子ガス層110まで到達するトレンチを形成する。具体的には、上記と同様に、例えばCVD法を用いて膜厚が例えば300nm程度のシリコン酸化膜を疑似混晶層112上に導電半導体層114およびカソード電極122を覆うように形成する。次に、例えば、フォトリソグラフィ技術を用いて第1アノード電極118の配置パターンを転写することで、シリコン酸化膜よりなるマスクが形成される。例えば塩素系ガスおよび希ガスを用いたドライエッチングにより疑似混晶層112とチャネル形成層108の上層部分を順次エッチングして、底部が2次元電子ガス層110に到達するトレンチが形成される。その後、マスクが除去される。次に例えばリフトオフ法を用いることで、トレンチ内部にチャネル形成層108の上層まで埋め込まれた第1アノード電極118が形成される。具体的には、例えばフォトリソグラフィ技術を用いてトレンチ以外を覆うフォトレジストが形成される。次に、例えばスパッタリング法でTiまたはAlを含む金属からなる膜がフォトレジスト上およびトレンチ内部に形成される。これにより、トレンチ内部に2次元電子ガス層110まで到達する第1アノード電極118が形成される。その後、例えばアセトンなどの剥離液を用いてフォトレジストを除去することで、フォトレジスト上の金属膜が除去される。次に、例えばリフトオフ法を用いることで、第1アノード電極118および導電半導体層114を覆って第2アノード電極120が形成される。具体的には、上記と同様に、例えばフォトリソグラフィ技術を用いて2つの導電半導体層114上およびこれに挟まれた領域上に開口を有するフォトレジストが形成される。例えばスパッタリング法で、NiまたはPtを含む金属膜がフォトレジスト上および開口内部に形成される。これにより、第2アノード電極120が形成される。次に、例えばアセトンなどの剥離液を用いてフォトレジストを除去することで、フォトレジスト上の金属膜が除去される。その後、疑似混晶層112上の、導電半導体層114とカソード電極122との間に、例えばCVD法によりシリコン酸化膜などからなる絶縁層116が形成される。以上のように、図1および図2に示すSBD100が製造される。また、図3に示す変形例に係るSBD100が同様に製造される。なお、第1アノード電極118が形成されなくてもよい。この場合は、導電半導体層114の間の疑似混晶層112、および、導電半導体層114を覆って第2アノード電極120が形成されてもよい。導電半導体層114の間で、第2アノード電極120はGaN層152上に形成されてよい。また、疑似混晶層112および導電半導体層114として、例えばそれぞれ、BAlGaN混晶からなる層、およびp型の不純物がドーピングされたBAlGaNからなる層p-BAlGaN層というが形成されてよい。その場合、疑似混晶層112および導電半導体層114は以下のように形成されてよい。疑似混晶層112としてBAlGaNからなる層を形成する場合、チャネル形成層108が形成された後、同一チャンバ内において、TEBTri-Ethyl-Boronとアンモニアとを導入してBNからなる層が形成されてよい。次に、TMAとアンモニアとを導入してAlNからなる層が形成されてよい。次に、TMGとアンモニアとを導入してGaNからなる層が形成されてよい。BNからなる層の形成、AlNからなる層の形成、およびGaNからなる層の形成を繰り返して疑似混晶層112が形成されてよい。この際、例えば、TMA、TMG、TEBおよびアンモニアは、それぞれ、50cm3/分、100cm3/分、T30cm3/分、12リットル/分の流量で、導入されてよい。また、成長時間は、例えば、全体で40秒である。これにより、チャネル形成層108上に膜厚が例えば20nmの疑似混晶層112が形成されてよい。例えば、全体としてB0.1Al0.15Ga0.75Nの組成を有するように各層の膜厚を調節する。なお、アンモニアの流量を増やして、疑似混晶層112における窒素原子の欠落による格子空孔N空孔を低減させてもよい。また、上記の疑似混晶層112上に、導電半導体層714としてp-BAlGaN層を形成する場合、同一チャンバ内に、TMA、TMG、TEB、アンモニア、およびCP2Mgを導入してよい。TMA、TMG、TEGおよびアンモニアの、流量および成長時間は、上記の疑似混晶層112の形成における流量および成長時間と同じでよい。また、CP2Mgの流量は、例えばp-BAlGaN層におけるMg濃度が例えば2.0×1019/cm3程度となる流量に設定される。これにより、導電半導体層114上に、膜厚が例えば20nmで、p型のドーパントとしてマグネシウムMgを含む導電半導体層714が形成されてよい。図6に、本発明の第2の実施形態によるSBD200の断面を模式的に示す。図6において図2と同一の符号を付した要素は、図2において説明した要素と同一の機能および構成を有してよい。また、第2の実施形態に係るSBD200を上方から見た際のレイアウトは、図1または図3に示したSBD100と、第1アノード電極118を除いて同じレイアウトである。第1アノード電極118は、疑似混晶層112上を、2つの導電半導体層114で挟まれた領域で覆って設けられる。オフ状態では、導電半導体層114の下に広がる空乏層によって、2次元電子ガス層110が消滅するので、リーク電流を低減できる。一方、動作時には、導電半導体層114の下の空乏層が収縮または消滅し、チャネル形成層108にカソード電極122から第1アノード電極118にかけてのチャネルパスが形成されるので、高速動作に優れ且つオン特性に優れたSBD200を実現できる。なお、カソード電極122は2次元電子ガス層110にまで到達するように疑似混晶層112を貫通してもよい。なお、第1アノード電極118が省略されてもよい。図7に、比較例のSBD300の断面を模式的に示す。図7において図2と同一の符号を付した要素は、図2において説明した要素と同一の機能および構成を有してよい。SBD300は、基板104、バッファ層106、チャネル形成層108、AlGaN層302、カソード電極122、絶縁層116、および第2アノード電極120を備える。AlGaN層302は、Al0.25Ga0.75Nからなり、厚さは20nmである。チャネル形成層108とAlGaN層302との間のヘテロ接合により、チャネル形成層108に2次元電子ガス層110が形成される。図8に、第1の実施形態に係るSBD100、第2の実施形態に係るSBD200、および、比較例に係るSBD300の電流特性を、それぞれA、BおよびCとして示す。横軸はアノードカソード間の電圧である。縦軸は、アノードカソード間の電流である。SBD100およびSBD200は、ILで示すリーク電流が2~8μA/mmであった。比較例に係るSBD300は、ILで示すリーク電流が2~8mA/mmであった。すなわち、SBD100およびSBD200のリーク電流は、SBD300リーク電流の1000分の1となった。また、SBD100およびSBD200の降伏電圧の絶対値が1500V以上となり、比較例に係る300の降伏電圧の絶対値が300~400Vであったのに比べて大きくなった。SBD100およびSBD200では、耐圧が高くなっている。またSBD100では、オン電圧およびオン抵抗が低くなり、低損失のデバイスが得られる。図9に、本発明の第3の実施形態に係るSBD400の模式的な断面図を示す。図9において図2と同一の符号を付した要素は、図2において説明した要素と同一の機能および構成を有してよい。また、第3の実施形態に係るSBD400を上方から見た際のレイアウトは、図1または図3に示したSBD100と、第1アノード電極118を除いて同じレイアウトである。SBD400では、第1アノード電極118が省略されている。導電半導体層114が疑似混晶層112を貫通してチャネル形成層108上に形成される。チャネル形成層108と導電半導体層114がPN接合を形成するので、導電半導体層114の下に位置する領域に、キャリアの電子が不足した空乏層が形成される。これにより、導電半導体層114の下で、2次元電子ガス層110が形成されず消滅する。そこで、カソード電極122から2次元電子ガス層110および2つの導電半導体層114に挟まれた領域の疑似混晶層112を経由する第2アノード電極120までのチャネルパスが遮断される。したがって、SBD400は、オフ状態におけるリーク電流が低減され、耐圧特性が向上する。また、カソード電極122および第2アノード電極120間に逆方向バイアスが印加された場合、導電半導体層114下の空乏層がチャネル形成層108内部へさらに広がる。これにより、SBD400は、良好な耐圧特性を示す。動作時において、2次元電子ガス層110をキャリアとして用いることができる。そこで、SBD400は、実質的なオン抵抗が低減され、オン特性が向上する。第2アノード電極120の下面は、2つの導電半導体層114で挟まれた領域に位置する疑似混晶層112の上面と接し、疑似混晶層112とショットキー接合する。次に、SBD400の製造方法を説明する。まず、第1の実施形態において図4を用いて説明した工程と同様に、基板104上に、バッファ層106、チャネル形成層108および疑似混晶層112が形成される。続いて、第1の実施形態と同様に、基板104上に素子分離用のトレンチが形成される。次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、疑似混晶層112上に導電半導体層114を形成するトレンチが形成される。例えば、CVD法を用いて膜厚が例えば300nmのシリコン酸化膜が疑似混晶層112上に形成される。フォトリソグラフィ技術を用いて導電半導体層114の配置パターンを転写することで、シリコン酸化膜よりなるマスクが形成される。次に、例えば、塩素系ガスおよび希ガスを用いたドライエッチングにより疑似混晶層112をエッチングして、導電半導体層114を形成する領域にトレンチが形成される。当該エッチングで、オーバエッチング気味に処理することで、トレンチ下部の疑似混晶層112が完全に除去されることが好ましい。次に、例えばMOCVD法を用いることで、トレンチ内にチャネル形成層108まで到達する導電半導体層114を形成する。導電半導体層114の成長方法は、本発明の第1の実施形態による製造方法において図4を用いて説明した導電半導体層714の形成方法と同様である。次に、例えばフッ酸系水溶液を用いたウェットエッチングによりマスクを除去することで、マスクおよびマスク上に形成された層をリフトオフにより除去する。本発明の第1の実施形態における製造方法と同様の工程を用いて、カソード電極122および第2アノード電極120が形成される。さらに、疑似混晶層112上に、導電半導体層114とカソード電極122との間で、例えば、CVD法を用いてシリコン酸化膜などからなる絶縁層116が形成される。これにより、図9に示す断面構造を有するSBD400が製造される。図10に、本発明の第4の実施形態に係るHEMT500の模式的な断面図を示す。図10において図2と同一の符号を付した要素は、図2において説明した要素と同一の機能および構成を有してよい。HEMT500は、基板104、バッファ層106、チャネル形成層108、疑似混晶層112、導電半導体層114、絶縁層116、ソース電極502、ドレイン電極504およびゲート電極506を備える。疑似混晶層112は、AlN層150およびGaN層152の積層を繰り返して形成される。導電半導体層114が除去されている部分では、最上部に形成されたAlN層150が除去されて、GaN層152のうち最も上側に形成されたGaN層152が絶縁層116に接する。導電半導体層114は最上部に形成されたAlN層150上に形成される。導電半導体層114の幅と、AlN層150の幅が同一であってよい。ソース電極502およびドレイン電極504は、絶縁層116が除去された部分で、疑似混晶層112上に形成される。第4の実施形態に係るHEMT500では、ソース電極502およびドレイン電極504が、疑似混晶層112のGaN層152上に形成される。別の例として、ソース電極502およびドレイン電極504は、疑似混晶層112を貫通して、チャネル形成層108に到達して形成されてよい。また別の例として、2次元電子ガス層110に到達して形成される。HEMT500では、導電半導体層114と疑似混晶層112との間のPN接合により、導電半導体層114および疑似混晶層112の下の領域で、2次元電子ガス層110が消滅しているので、オフ電流が小さい。また、導電半導体層114をエッチングで除去するときに、最上層のAlN層150がエッチングストップ層となるので、導電半導体層114のエッチング残りが少なく、平坦な表面が得られる。また、GaN層152が除去された領域に絶縁層116が形成されるので、GaN層152の表面のダメージが少なく、結晶欠陥を少なくできる。これにより、逆ピエゾ効果を抑え、電流コラプスが抑制され、リーク電流の小さいHEMT500を得ることができる。横型ダイオードの構造の例として、SBD100、SBD200、およびSBD400を説明したが、縦型のSBDに適用できることは言うまでもない。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。