"第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられた、基準電圧を出力する第1増幅器と、前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続された第1負荷素子および第1pn接合素子と、前記基準電圧線と前記第2電源線の間に直列に接続された第2および第3負荷素子並びに第2pn接合素子と、を有し、前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子を接続する第1接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子を接続する第2接続ノード接続される基準電圧回路であって、さらに、前記第1増幅器における前記第1および第2入力端子間のオフセット電圧を低減するオフセット電圧低減回路と、前記第1および第2接続ノードの電位を取り出す接続ノード電位取り出し回路と、前記接続ノード電位取り出し回路により取り出された前記第1および第2接続ノードの電位に従って、前記第2pn接合素子の面積を調整する面積調整回路と、を有することを特徴とする基準電圧回路。請求項1に記載の基準電圧回路おいて、さらに、前記第1接続ノードと前記接続ノード電位取り出し回路の間に設けられた第1スイッチと、前記第2接続ノードと前記接続ノード電位取り出し回路の間に設けられた第2スイッチと、を有し、前記第1および第2スイッチを制御して、前記第1および第2接続ノードの電位を、前記接続ノード電位取り出し回路の出力として取り出すことを特徴とする基準電圧回路。請求項2に記載の基準電圧回路おいて、前記接続ノード電位取り出し回路は、内部電圧を出力するレギュレータ回路を介して、前記第1および第2接続ノードの電位を取り出すことを特徴とする基準電圧回路。請求項2に記載の基準電圧回路おいて、前記接続ノード電位取り出し回路は、バッファアンプであり、該バッファアンプの出力電圧として前記第1および第2接続ノードの電位を取り出すようになっていることを特徴とする基準電圧回路。請求項1~4のいずれか1項に記載の基準電圧回路おいて、さらに、前記接続ノード電位取り出し回路により取り出された前記第1および第2接続ノードの電位に従って、前記第2負荷素子と前記第3負荷素子の抵抗値の比率を制御する抵抗値比率制御回路を有することを特徴とする基準電圧回路。請求項5に記載の基準電圧回路おいて、前記オフセット電圧低減回路は、前記第1増幅器に内蔵され、オフセット調整信号により、前記第1および第2入力端子間のオフセット電圧を低減することを特徴とする基準電圧回路。請求項5に記載の基準電圧回路おいて、前記オフセット電圧低減回路は、前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられた第2増幅器と、前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。請求項1~7のいずれか1項に記載の基準電圧回路おいて、前記第1増幅器は、2段構成の第1アンプ回路および第2アンプ回路を有し、前記第1アンプ回路は、入力差動回路と、該入力差動回路の2つの電流出力を電圧に変換する第4負荷素子を有することを特徴とする基準電圧回路。請求項1~8のいずれか1項に記載の基準電圧回路と、前記第1電源線の電源電圧を監視する低電圧検出回路と、内部回路と、外部から供給される前記第1電源線の第1電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。請求項9に記載の半導体集積回路おいて、前記レギュレータ回路は、請求項3に記載のレギュレータ回路であることを特徴とする半導体集積回路。図1~図6を参照して説明したように、従来、出力電圧を調整することのできる様々なバンドギャップ回路基準電圧回路が提案されている。図1の回路は、簡単な回路構成で、基準電圧バンドギャップ電圧を発生できる利点があるが、一方、オペアンプのオフセット電圧の影響が大きいといった問題がある。図3の回路は、バンドギャップ電圧を、使用するPNPトランジスタの数で調整できるので、オペアンプのオフセット電圧によりVBGRの電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができる。しかしながら、使用するPNPトランジスタの数でバンドギャップ電圧VBGRを調整するため、バンドギャップ電圧の調整幅を大きくしようとすると、PNPトランジスタの数が多くなり、面積が増加する問題がある。また、使用するPNPトランジスタのベースにスイッチSWD1,SWU1~SWU4を挿入し、スイッチをONにすることで、PNPトランジスタの数を調整するので、ベース電流が制御スイッチSWD1,SWU1~SWU4に流れることになる。スイッチのON抵抗と流れる電流の積は、スイッチでの電圧降下となり、ベース電位を変動させる。また、ベース電位が変動すると、バンドギャップ電圧VBGRも変化する。そのため、スイッチの挿入による誤差をできるだけ小さくするためには、ベース電流を小さくするか、スイッチのON抵抗を小さくする必要がある。PNPトランジスタの電流増幅率が十分大きければ、ベース電流の値は小さく、また、スイッチのON抵抗の影響は小さい。しかしながら、CMOSプロセスで一般的に使用されるサブストレートPNPトランジスタpMOSトランジスタのソース,ドレイン拡散層をエミッタ、Nウェルをベース、P基板をコレクタとする縦方向トランジスタは、通常、電流増幅率が小さい。そのため、標準CMOSプロセスで製造する場合、スイッチのON抵抗をできるだけ小さくしておく必要がある。つまり、VBGR電位の調整のためのスイッチ自体で出力電圧が変動することを避けるためには、スイッチのON抵抗を小さくする必要があり、これもスイッチの面積の増加を招くことになる。図5の回路は、カレントミラー比を変更することで、バンドギャップ電圧を調整可能としている。図3の回路と同様に、オペアンプのオフセット電圧で、VBGR電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができるという長所を有する。しかしながら、図5の回路では、トランジスタQ1,Q2に流れる電流の大きさの正確さは、電流を決めるpMOSトランジスタの相対精度によって決まるため、pMOSトランジスタの素子の一致の程度が出力電圧VBGRの誤差要因となる新たな問題がある。また、相対精度を改善するためには、一定以上の大きさでMOSトランジスタを製造する必要があり、バンドギャップ回路の面積増加につながることにもなる。図6の回路は、抵抗の値をスイッチで調整してバンドギャップ出力VBGRの電位を調整可能としている。これにより、オペアンプのオフセット電圧によりVBGRの電位がずれた場合でも、VBGR電位を目標値に近づけることができる。しかしながら、図6の回路では、スイッチのON抵抗を十分小さく設計しておく必要があり、スイッチの面積が増加することになる。また、スイッチのON抵抗は、電源電圧や温度により変動するので、スイッチのON抵抗が抵抗素子の抵抗値に対して十分小さくないと、VBGRの電位自体がスイッチのON抵抗の変動の影響で変化してしまう。つまり、図6の回路においても、スイッチに電流が流れることから、スイッチのON抵抗を十分小さく設計しておく必要があり、占有面積の増加を招くという問題があった。一実施形態によれば、第1増幅器と、第1負荷素子および第1pn接合素子と、第2および第3負荷素子並びに第2pn接合素子と、オフセット電圧低減回路と、接続ノード電位取り出し回路と、面積調整回路と、を有することを特徴とする基準電圧回路が提供される。前記第1増幅器は、第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられ、基準電圧を出力する。また、前記第1負荷素子および第1pn接合素子は、前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続されている。さらに、前記第2および第3負荷素子並びに第2pn接合素子は、前記基準電圧線と前記第2電源線の間に直列に接続されている。そして、前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子を接続する第1接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子を接続する第2接続ノード接続されている。前記オフセット電圧低減回路は、前記第1増幅器における前記第1および第2入力端子間のオフセット電圧を低減する。また、前記接続ノード電位取り出し回路は、前記第1および第2接続ノードの電位を取り出す。そして、前記面積調整回路は、前記接続ノード電位取り出し回路により取り出された前記第1および第2接続ノードの電位に従って、前記第2pn接合素子の面積を調整する。開示の基準電圧回路および半導体集積回路は、オフセットの影響を低減すると共に、温度依存性を微調整して基準電圧を目標値に近づけることができるという効果を奏する。以下、添付図面を参照して、基準電圧回路バンドギャップ回路および半導体集積回路の実施例を詳述する。図7は、第1実施例のバンドギャップ回路BGR回路を示す回路図である。図7において、参照符号Qnnは整数はpnpバイポーラトランジスタを、Rnnは整数は抵抗およびその抵抗値を、GNDは、例えば、0VのGND端子第1電源線を、VDP5は、例えば、5Vの電源端子第2電源線を、そして、VBGRは、例えば、1.2Vの出力基準電位を示す。また、参照符号PMBnnは整数はpMOSトランジスタを、NMBnnは整数はnチャネル型MOSトランジスタnMOSトランジスタを、そして、CB1は容量を示す。さらに、参照符号AMPBM1は、図1のAMP1と同様に働くメインアンプ主アンプ:第1増幅器を、AMPBS1はオフセット調整用補助アンプ補助アンプ:第2増幅器を、そして、SELAO,SELBOは補助アンプの入力信号を示す。また、参照符号SWTA,SWTBはオフセット調整用の電位を発生するスイッチセレクタを、CSELA,CSELBはSELAO,SELBOを出力するセレクタの制御信号を、そして、RTRIM1はトリミングのための抵抗を示す。さらに、参照符号VTRIMG1はSELAO,SELBOを発生するオフセット調整電圧発生回路を、PBはバイアス電位を、また、VBE2,NDNGB,NDNGA,IP第1接続ノード,IM第2接続ノードは内部のノードを示す。そして、参照符号REG1はレギュレータ回路接続ノード電位取り出し回路を、SW1第3スイッチ,SW2第1スイッチ,SW3第2スイッチはレギュレータの基準電圧を選択するためのスイッチを、REFINはレギュレータ回路の基準電圧を、VDDはレギュレータ回路の出力する内部電圧例えば、1.8Vを示す。また、参照符号EAMP1は誤差アンプを、RR1とRR2は分圧回路を構成する抵抗を、ENDIVは分圧回路のイネーブル信号を、PMO1はレギュレータの出力トランジスタを、そして、SW4第4スイッチは電圧ホロワとして動作させるときに使用するスイッチを示す。さらに、参照符号ENVFは電圧ホロワのイネーブル信号を、NME1,NME2はレギュレータ内部のnMOSトランジスタを、VDIV1は誤差アンプに入力される分圧回路出力を、そして、RVFは電圧ホロワとして動作させるときに使う抵抗を示す。他の図でも、Qnnは整数など、Rnnは整数などなどは、特に断らない限り同じ内容を示すものとする。BJTバイポーラトランジスタに添えられた数字は、BJTの相対的な面積の比面積比の例を示し、他の図でも、同様の内容を示すものとする。なお、図1などの従来回路に対応する回路素子およびノード等には、同じ素子名およびノード名等を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。次に、図7に示す第1実施例のバンドギャップ回路の動作を説明する。図7において、Q1,Q2,R1,R2,R3および主アンプAMPBM1は、図1の従来回路と同様の1.2Vの基準電圧VBGRを出力するバンドギャップ回路として働く。図1の従来回路と、図7の第1実施例の回路の1.2Vの基準電圧を出力する回路部分Q1,Q2,R1,R2,R3および主アンプAMPBM1に違いはない。すなわち、図1の回路と図7の回路の違いは、まず、オフセット調整用補助アンプAMPBS1の出力が主アンプAMPBM1の内部ノードNDNGB,NDNGAに並列に接続されている点にある。また、図7に示す第1実施例では、ノードIMおよびIPの電位を、レギュレータ回路REG1の出力電圧VDDとして取り出すためのスイッチSW1,SW2,SW3を設けるようになっている。なお、IPおよびIMの電位は、AMPBM1の2つの入力の電位に相当する。さらに、図7に示す第1実施例では、レギュレータ回路REG1を電圧ホロワとして使用するためのスイッチSW4を設けるようになっている。そして、これらに組み合わせて、トランジスタQ2のエミッタ面積を可変とし、このエミッタ面積を制御信号CAREAにより制御するようになっている。なお、図7における参照符号PNPB1は、制御信号CAREAによりエミッタ面積が可変とされたトランジスタQ2の回路PNP面積可変回路を示す。一部図1の説明と重複するが、トランジスタQ1,Q2、抵抗R1,R2,R3および主アンプAMPBM1の動作を説明する。補助アンプAMPBS1の働きについては後で説明し、ここでは、補助アンプは主アンプの動作に影響しないと仮定して説明を進める。なお、トランジスタQ1,Q2は、PNPトランジスタとして描かれているが、pn接合を有するpn接合素子第1および第2pn接合素子であればPNPトランジスタでなくともよい。また、抵抗R1,R2,R3は、抵抗素子として描かれているが、負荷素子であれば抵抗でなくともよい。主アンプAMPBM1の帰還制御により、IMとIPの電位は一致するので、R1の値とR2の値を、例えば、1:3.3に設計することで、Q1に流れる電流とQ2に流れる電流を、例えば、1:3.3に設計することができる。すなわち、例えば、Q1に流れる電流をQ2に流れる電流の3.3倍、Q2のエミッタ面積をQ1のエミッタ面積の30倍としておくことで、Q1とQ2のVBEの差ΔVBEは、例えば、次の式15で表され、300kオームで、120mV程度となる。ΔVBE=kT/qln=26mV×45951=11947mV式15また、R3の両端の電位差は、ΔVBEとなるので、ΔVBEをR2/R3倍に増幅して、VBE1に加算することで、バンドギャップ電圧VBGR1.2Vを、次の式16のように、図1の回路と同様に発生することができる。VBGR=VBE1ΔVBER2/R3式16主アンプAMPBM1は、例えば、pMOSトランジスタPMB1,PMB2,PMB3,PMB4、nMOSトランジスタNMB1,NMB2,NMB3および容量CB1で構成される。図7に示した主アンプAMPBM1は、一般的な2段アンプとなっている。PMB1は、差動対のテイル電流源として働き、また、PMB2,PMB3が差動入力トランジスタとして働く。また、NMB1,NMB2は、2段アンプAMPBM1の1段目の負荷トランジスタとして働く。PMB4は、2段アンプAMPBM1の2段目の負荷として動作する電流源として働き、また、NMB3は、2段目のソース接地増幅トランジスタとして働き、そして、CB1は、位相補償容量として働く。なお、PBは、電流源のバイアス電位を表すものとする。主アンプAMPBM1の入力換算オフセット電圧がゼロmVで、且つ、補助アンプAMPBS1がない場合、ノードIMとIPの電位は等しくなる。しかしながら、実際の集積回路では、主アンプAMPBM1の入力換算オフセット電圧は、例えば、10mVから-10mV程度の値を持ち、しかも個体毎に異なる値となっている。主アンプAMPBM1のオフセット電圧が、IMの電位がIPの電位に対して、例えば、10mV高い電位のときに、主アンプAMPBM1の帰還回路が安定するような場合を考える。ここでは、まず、NMB1,NMB2が全く同一の特性を持ち、PMB3の閾値電圧Vthの絶対値が、PMB2の閾値電圧Vthの絶対値より10mV高い値となっていると仮定する。主アンプAMPBM1単独で考えて、VBGRが1.2V程度の電位となるためには、PMB4に流れる電流とNMB3に流れる電流が同じ程度の値でなければならない。ここで、PMB4のバイアス電位PBは、PMB4のゲートソース間電圧の絶対値が、pMOSトランジスタの閾値電圧Vthを少し超える程度に設定されることが一般的なので、ここでは、そのように仮定して説明を進める。NMB3に流れる電流が、PMB4に流れる電流と同じ程度の値となるためには、NMB3のゲート電圧NDNGAの電位も、nMOSトランジスタの閾値電圧Vthを少し超える程度となっている必要がある。PMB3の閾値電圧Vthの絶対値が、PMB2の閾値電圧Vthの絶対値より10mV高い値となっていると仮定すると、IMの電位が、IPの電位に対して、10mV高い電位のときに、PMB2とPMB3に流れる電流が等しくなる。説明を簡略化するために、NMB1,NMB2が全く同一の特性を持っていると仮定すると、NMB1,NMB2に流れる電流が同じなので、同じゲート電圧およびドレイン電圧となる。つまり、IMの電位がIPの電位に対して、10mV高い電位のときに、NDNGAの電位とNDNGBの電位は、nMOSトランジスタの閾値電圧Vthを少し超える程度の同じ電位となる。次に、オフセット調整用補助アンプAMPBS1の働きを説明する。補助アンプAMPBS1は、pMOSトランジスタPMB5,PMB6およびPMB7で構成される。差動回路を構成するPMB6およびPMB7の各ドレインは、主アンプAMPBM1の内部ノードNDNGB,NDNGAに接続されている。PMB5は、差動回路PMB6およびPMB7のテイル電流源として働く。説明を分かり易くするために、PMB6,PMB7の閾値電圧Vthは同じと仮定して、説明を進める。補助アンプAMPBS1は、PMB6,PMB7のゲート電圧SELBO,SELAOを調整して、主アンプAMPBM1のオフセット電圧を相殺するための回路として設けられている。SELBO,SELAOの電位が等しい場合、PMB6,PMB7に流れる電流は等しいので、主アンプAMPBM1単独での、NDNGAの電位とNDNGBの電位を等しくする条件に影響しない。つまり、PMB3の閾値電圧Vthの絶対値が、PMB2の閾値電圧Vthの絶対値より、10mV高い値となっていると、VBGRが1.2V程度の電位となるためには、IMの電位が、IPの電位に対して、10mV高い電位となる必要がある。ここで、PMB5の電流と、PMB1の電流が等しく、また、PMB2,PMB3,PMB6,PMB7のサイズWが等しいものとする。PMB3の閾値電圧Vthの絶対値は、PMB2の閾値電圧Vthの絶対値より大きく、PMB3に電流が流れにくいので、主アンプAMPBM1単独では、IPの電位が、IMより低くなった状態で、NDNGB,NDNGAの電位が等しくなる。主アンプAMPBM1単独では、PMB3に電流が流れにくいので、補助アンプAMPBS1のPMB7のゲート電位SELAOを、PMB6のゲート電位SELBOより、10mV低い電位とすることを考える。PMB7のゲート電位とPMB6のゲート電位の差電圧が、10mVの場合に、PMB7に流れる電流は、PMB5のテイル電流IPMB5の1/2にある増分ΔIを加えた電流IPMB5/2ΔIとなる。PMB6に流れる電流は、IPMB5/2-ΔIとなる。補助アンプAMPBS1のPMB7のゲート電位SELAOを、PMB6のゲート電位SELBOより、10mV低い電位とすると、PMB7の電流が増加し、PMB6の電流が減少する。これにより、NMB1とNMB2に流れる電流が等しく、NDNGB,NDNGAの電位が等しくなる条件は、主アンプAMPBM1単独で考えたときよりも、PMB3に流れる電流が、PMB2に流れる電流より、ΔI分小さくてよくなる。PMB5の電流と、PMB1の電流が等しく、また、PMB2,PMB3,PMB6,PMB7のサイズWが等しい場合、PMB3に流れる電流がPMB2に流れる電流よりΔI小さくなる条件は、PMB3の実効のゲート電圧の絶対値が、PMB2の実効のゲート電圧の絶対値より10mV大きい値となる点となる。PMB3の閾値電圧Vthの絶対値が、PMB2の閾値電圧Vthの絶対値より、10mV高い値となっているので、IMの電位とIPの電位が等しいときに、NDNGB,NDNGAの電位が等しくなり、VBGRが1.2V程度の電位となる。つまり、入力換算オフセットが存在し、PMB2,PMB3のどちらか一方に電流が流れにくい状況にあるときには、これを補うような電流を、PMB6,PMB7から供給して、IMの電位とIPの電位が等しいときに回路がつりあうように主アンプAMPBM1のオフセット電圧を相殺することができる。また、PMB6,PMB7の電流を、PMB2,PMB3の電流のアンバランスを補うように操作するためには、PMB6,PMB7のゲート電位を異なる電位とし、より電流を流すべきトランジスタのゲート電位を、他方より低い電位とすればよい。このような仕組みにより、補助アンプAMPBS1により、主アンプAMPBM1のオフセット電圧を相殺することができる。以上の説明では、PMB2,PMB3だけに閾値電圧Vthの差があり、NMB1,NMB2の閾値電圧Vthは完全に一致しているとして、回路の動作を説明したが、実際の回路では、オフセット電圧の原因は、PMB2,PMB3の不一致に加えて、NMB1,NMB2の不一致にもある。PMB2,PMB3の閾値電圧Vthは一致していて、NMB1の閾値電圧Vthが、NMB2の閾値電圧Vthより大きい場合を、説明する。主アンプAMPBM1だけでは、IMの電位とIPの電位が等しいとき、PMB2,PMB3が流そうとする電流は等しい。NMB2の閾値電圧Vthの方が小さいので、NMB2が流そうとする電流は、NMB1の流そうとする電流よりも大きい。このため、ノードNDNGAの電位は低くなり、また、NMB3の電流が小さくなるので、VBGRの電位は上昇する。そして、VBGRの電位が高くなっても、IPの電位の変化は小さいので、IMの電位はIPの電位よりも高くなる。このように、NMB1,NMB2の閾値電圧Vthが一致していなくても、入力換算オフセットが生じる。そして、NMB2に電流が流れやすいので、PMB3により大きな電流を流す必要があり、IPの電位が、IMの電位より低くなるような動作となる。このような場合でも、結局、PMB7の電流を増加させて、NMB2に余分に流れる電流を供給することで、IP,IMノードから見た入力換算オフセットを相殺することができる。上述したように、主アンプAMPBM1のオフセットを生じる原因は様々だが、NDNGB,NDNGAに生じるアンバランスを補正するような電流を、補助アンプAMPBS1のPMB6,PMB7から供給して、主アンプAMPBM1の入力換算オフセットをゼロに近づけることができる。これにより、VBGRの電位の精度を改善できる効果が得られる。次に、補助アンプAMPBS1のゲート電圧の発生の方法について説明する。まず、主アンプAMPBM1のオフセット電圧は、10mVから-10mV程度の値であることが期待されるのは、既に説明した。ところで、補助アンプAMPBS1自体にも、オフセット電圧が存在することが、回路構成より分かる。すなわち、例えば、PMB6,PMB7に閾値電圧Vthの不一致があると、PMB6,PMB7のゲート電位SELBO,SELAOが同じ電位であっても、PMB6,PMB7に流れる電流が異なる値となるためである。そこで、PMB6,PMB7で生じる補助アンプAMPBS1のオフセット電圧も含めて、主アンプAMPBM1のIP,IMノードから見た入力換算オフセットがゼロとなるような電位差を、SELBO,SELAOに与えればよい。例えば、SELBO,SELAOの電位差を1mV刻みで、-20mVから20mVに調整できるように回路を構成しておけば、主アンプAMPBM1のオフセット電圧をほぼゼロに調整できる。ただし、電圧調整の刻み、分解能を1mVとすると、1mV程度の残留オフセットは残ることになる。オフセット電圧の温度依存性および電源電圧依存性は、予測が難しく、また、様々な場合が有り得る。例えば、温度が上昇するとオフセット電圧が大きくなる個体もあれば、温度上昇とともにオフセット電圧が減少する個体も有り得る。さらに、電源電圧とオフセット電圧の関係も、正負ともに有り得る。このような状況でも、できるだけオフセット電圧を効果的に相殺するためには、オフセットが温度や電源電圧に依存しない正負の依存性の中間の場合を仮定して、オフセット電圧を相殺するためのゲート電圧SELBO,SELAOを発生するのが好ましい。本第1実施例のバンドギャップ回路では、このような目的に沿う、電源電圧や温度に依存し難いゲート電圧の発生方法として、自身のバンドギャップ回路出力VBGRを分圧して利用する方法が採用される。すなわち、IP,IMの電位は0.6V程度なので、PMB2,PMB3,PMB6およびPMB7の動作条件をできるだけそろえるために、VBGRの電位を1/2程度に分圧した電位を利用する。図7のVTRIMG1は、主アンプAMPBM1のオフセット電圧をゼロに調整するためのゲート電圧SELAO,SELBOを発生する回路として働く。VBGRの電位を、抵抗RTRIM1で分圧し、複数の分圧電圧から、スイッチSWTA,SWTBで分圧電圧を選択し、選択された出力SELBO,SELAOを、補助アンプAMPBS1のPMB6,PMB7のゲート電位として供給する。ここで、CSELA,CSELBは、SELAO,SELBOを出力するセレクタの制御信号を表し、これらCSELA,CSELBにより選択する電位が決定される。図7のVTRIMG1のような構成の回路で、オフセット電圧をゼロに調整するためのゲート電圧SELAO,SELBOを発生する。これにより、上述したオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの電位差が温度や電源電圧に依存しない特性とすることが可能になる。次に、制御信号CSELA,CSELBおよびゲート電圧SELAO,SELBOの電位の電源投入直後の制御を簡単に説明する。なお、これらの部分の動作は、後に詳細に述べる。バンドギャップ回路は、例えば、レギュレータ回路の基準電圧を発生する回路として使用されるので、5V電源VDP5の投入直後から動作しなければならない。ところで、図7のバンドギャップ回路が動作を開始する時点では、レギュレータ回路が発生する内部電圧VDDは、まだ、所定の電位例えば、1.8Vになっておらず、0Vとなっている。なお、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定は、例えば、後述する図19に示されるように、チップ上の不揮発性メモリFLASH1に記憶されているものとする。電源VDP5の投入直後は、内部電圧VDDが0Vなので、内部電圧で動作する論理回路も、メモリFLASH1も動作しない。そのため、電源投入直後は、オフセット調整用補助アンプAMPBS1に、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧を与えることができない。このような状態であっても、例えば、VDP5の投入直後のSELBO,SELAOの電位が等しくなるように回路を構成しておけば、オフセット電圧による誤差を含んだ電位とはなるが、VBGRの電位が1.2V程度の電位となるように設計することができる。主アンプAMPBM1のオフセット電圧による誤差を含んだ状態で、VBGRの電位が安定し、レギュレータ回路により、内部電圧VDDの電位が、1.8V程度の電圧になると、フラッシュメモリFLASH1にアクセスすることが可能な状態となる。フラッシュメモリFLASH1を読み出せるようになった時点で、主アンプのオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定をFLASH1から読み出し、主アンプAMPBM1のオフセット電圧を相殺する。これにより、VBGRの電位は、より理想値に近い電位に変化する。さらに、VDDの電位もより所定の設計値に近い値に変化する。後述する図19のように、不揮発性メモリFLASH1に、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定を記憶しておく。そして、電源投入直後は、SELBO,SELAOの電位をある固定の値に設定してVBGRの電位を起動し、レギュレータ回路を動作させることにより内部電圧VDDを起動することができる。その後、不揮発性メモリから予め記憶したオフセット電圧を相殺するためのゲート電圧設定を読み出し、主アンプのオフセット電圧を相殺することにより、電源投入直後の動作の要求と起動後のバンドギャップ電圧の精度の改善を両立することが可能となる。次に、スイッチSW1,SW2,SW3,SW4について説明する。まず、セレクタスイッチSWTA,SWTBでPMB6,PMB7のゲート電圧を調整することで、実質的に主アンプオペアンプAMPBM1のオフセット電圧をゼロに調整する。このとき、IP第1接続ノードの電位とIM第2接続ノードの電位がほぼ等しい電位となって回路がつりあい、VBGRの電位がほぼバンドギャップ電位となっているのは、上述した通りである。SW1~SW4は、このオフセット電圧をゼロに調整する過程で使用する。すなわち、例えば、VBGRの電位を観測しても、主アンプAMPBM1のオフセット電圧がゼロになっているかどうかは直接的には知ることができない。そこで、ノードIP,IMの電位が等しい電位となっていることを確認するために、スイッチSW1~SW4が使用される。まず、通常の動作時は、SW1のみがONオン:導通となり、SW2,SW3,SW4はOFFオフ:非導通となっている。また、ENVFは低レベルLで、ENDIVは項レベルHとなっているものとする。SW1がONとなっていると、レギュレータREG1の基準電圧REFINの電位は、バンドギャップ電位VBGRとなる。ここで、SW4がOFFで、ENVFがLとなっているとRVFは動作に影響しない。また、ENDIVがHとなっていると、nMOSトランジスタNME1がONとなっているので、VDIV1の電位は、VDDの電位をRR1とRR2で分圧した電位となる。そして、誤差アンプEAMP1により、REFINの電位とVDIV1の電位が等しくなって回路が安定する。具体的に、例えば、RR1とRR2の抵抗値の比を、1:2としておけば、VDIV1の電位がバンドギャップ電圧1.2Vと等しい電位となるので、VDDの電位を1.8Vに制御することが可能になる。補助アンプAMPBS1とスイッチSW1,SW2を使用して、主アンプAMPBM1のオフセット電圧をゼロに調整する。SW1をOFFしてSW4をONし、VDDの電位をIP,IMの電位として、IP,IMの電位が等しい電位となっていることを確認しながらSWTA,SWTBの電位SELAO,SELBOを調整する。まず、ノードIPの電位をVDDの電位として取り出す場合の動作を説明する。SW1をOFFしてSW2をONし、さらに、SW3をOFFする。これにより、REFINの電位は、ノードIPの電位となる。さらに、SW4をONすると共に、ENVFをH,ENDIVをLとする。すなわち、SW4がONで、ENDIVがLなので、VDIV1の電位はVDDの電位となる。また、ENVFがHなので、RVFに電流が流れ、VDDの電位が上昇しすぎるのを防止することができる。ここで、レギュレータREG1は電圧ホロワとして機能し、VDDの電位は、REFINの電位と等しくなる。そして、スイッチSW2によりREFINの電位はIPの電位となっているので、VDDの電位もIPの電位となる。次に、ノードIMの電位をVDDの電位として取り出す場合の動作を説明する。SW1をOFFしてSW3をONし、さらに、SW2をOFFする。これにより、REFINの電位は、ノードIMの電位となる。さらに、SW4をONすると共に、ENVFをHとし、そして、ENDIVをLとする。すなわち、SW4がONで、ENDIVがLなので、VDIV1の電位はVDDの電位となる。また、ENVFがHなので、RVFに電流が流れ、VDDの電位が上昇しすぎるのを防止することができる。ここで、レギュレータREG1は電圧ホロワとして機能し、VDDの電位は、REFINの電位と等しくなる。そして、スイッチSW3によりREFINの電位はIMの電位となっているので、VDDの電位もIMの電位となる。ここで、抵抗R1,R2,R3は、例えば、100キロオームを超えるような高い抵抗値に設計される場合が多いので、IP,IMの電位を直接チップ外部に引き出して測定すると正しい電圧を測定することができない。また、チップ外部に引き出すために、入出力I/O部分の保護素子などが接続されると、これらの素子のリーク電流が動作に影響することもあるので、バッファアンプを介してIP,IMの電位を測定することが望ましい。ところで、図7に示されるように、本第1実施例のバンドギャップ回路では、レギュレータREG1をノードIP,IMの電位測定のためのバッファアンプとして使用している。そして、ノードIPに対しては、スイッチSW2だけ、また、ノードIMに対しては、スイッチSW3だけが挿入されるだけで、IP,IMの電位をVDDに取り出すことができるようになっている。すなわち、SELAO,SELBOの電位が等しい状態で、SW2をONして、IPの電位をVDDに取り出し、IPの電位を測定する。次に、SW3をONして、IMの電位をVDDに取り出し、IMの電位を測定する。ここで、IMの電位が、IPの電位に対して、例えば、10mV高い電位のときは、補助アンプAMPBS1のPMB7のゲート電位SELAOを、PMB6のゲート電位SELBOよりも10mV低い電位とする。すなわち、オフセット調整電圧発生回路VTRIMG1におけるSWTAとSWTBの設定を、予想される最適なゲート電圧の前後で調整して、IPとIMの電位差が最も小さくなる設定を、オフセット調整の設定として採用する。なお、レギュレータREG1にもオフセット電圧は存在するが、同じREG1で、IPとIMの電位を取り出して観測するので、REG1による誤差はIPとIMが等しい電位となる条件には影響しないことになる。以上、詳述したように、スイッチSW1,SW2,SW3,SW4とレギュレータREG1におけるイネーブル信号ENDIV,ENVFにより、ノードIP,IMの電位をVDDに取り出すことができる。そして、オフセットをゼロに調整する方法を採用することで、IP,IMのインピーダンスが高い場合でも、外部の測定装置により、IPとIMの電位を測定することが可能となり、AMPBS1により、オフセットを正確にゼロに調整できる効果が得られる。次に、制御信号CAREA、および、CAREAによりトランジスタQ2のエミッタ面積を可変とした回路について説明する。まず、オフセット調整電圧発生回路VTRIMG1におけるセレクタスイッチSWTA,SWTBで、オフセット調整用補助アンプAMPBS1におけるPMB6,PMB7のゲート電圧を調整して、主アンプAMPBM1のオフセット電圧をゼロに調整する。このオフセット電圧をゼロに調整する際、SW1からSW4とENDIV,ENVF信号を使い、IP,IMの電位をVDDに取り出してIPの電位とIMの電位が等しくなるように、AMPBM1のオフセット電圧をゼロに調整できることを説明してきた。しかしながら、SWTA,SWTBの設定が確定し、主アンプAMPBM1のオフセット電圧がゼロとなっても、VBGRの電位が理想的な設計値からずれる要因が残っている。すなわち、抵抗の絶対値は、製造時のばらつきにより、±10程度は変動することが多く、また、PNPトランジスタの順方向電圧VBEの絶対値も数mV程度は変動する。さらに、抵抗値がずれると回路に流れる電流が変わるので、VBEの値が変化し、その結果、バンドギャップ電圧バンドギャップ電位VBGRが変動する。また、このバンドギャップ電圧は、PNPトランジスタのVBEの絶対値が変化しても変動する。このようなオペアンプのオフセット電圧以外の要因でバンドギャップ電圧が理想値からずれている量を、CAREAとPNPB1により補正する。図7では、Q2のエミッタ面積はQ1の面積の30倍としているが、このQ2のエミッタ面積を、例えば、29倍,30倍,31倍,32倍に可変とし、制御信号CAREAで制御することで、VBGRの電位を微調整することができる。ここで、主アンプAMPBM1の帰還制御により、IMとIPの電位は一致するので、R1の値とR2の値を、例えば、1:3.3に設計することで、Q1に流れる電流とQ2に流れる電流を3.3:1に設計することができる。すなわち、例えば、Q1に流れる電流をQ2に流れる電流の3.3倍とし、Q2のエミッタ面積をQ1のエミッタ面積の30倍としておくことで、Q1とQ2のVBEの差ΔVBEは、例えば、次の式15で表され、300kオームで、120mV程度となる。ΔVBE=kT/qln=26mV×45951=11947mV式15そして、R3の両端の電位差は、ΔVBEとなるので、ΔVBEをR2/R3倍に増幅して、VBE1に加算することで、バンドギャップ電圧VBGRを発生する。すなわち、VBGRは、次の式16で表される。VBGR=VBE1ΔVBER2/R3式16ここで、例えば、Q2のエミッタ面積をQ1のエミッタ面積の29倍とすると、Q1とQ2のVBEの差ΔVBEは、次の式17で表される。ΔVBE=kT/qln=26mV×45612=11859mV式17また、例えば、Q2のエミッタ面積をQ1のエミッタ面積の31倍とすると、Q1とQ2のVBEの差ΔVBEは、次の式18で表される。ΔVBE=kT/qln=26mV×46279=12033mV式18さらに、例えば、Q2のエミッタ面積をQ1のエミッタ面積の32倍とすると、Q1とQ2のVBEの差ΔVBEは、次の式19で表される。ΔVBE=kT/qln=26mV×46597=12115mV式19そして、式15,式17,式18,式19で表されるΔVBEをこの数値例の場合約5倍して、VBE1に加算することでバンドギャップ電圧を発生するので、Q2の面積を、例えば、29倍,30倍,31倍,32倍から選択する。これにより、ΔVBEを1mV程度の刻みで調整することが可能となり、さらに、バンドギャップ電圧を5mV程度、変化させることができる。このように、CAREAによりQ2の面積を変更することで、主アンプAMPBM1のオフセット電圧をゼロに調整した後、残っているVBGRの理想値からのずれを補正することが可能となる。このように、PNPトランジスタの面積を可変としてVBGRの電位を調整するが、これは、オペアンプのオフセット電圧をゼロに調整した後、抵抗の絶対値のずれに起因するVBGRのずれの補正、或いは、PNPトランジスタのVBEのずれによるVBGRのずれの補正を行えばよいだけなので、調整の範囲はごく狭くてよいことになる。従って、PNPトランジスタの数を極端に増やしたり、Q1側の面積を変更したりする必要はない。図7のようなオペアンプのオフセット調整機構と組み合わせてPNPの面積を可変にする場合、PNPの面積を可変とする機構は補助的でよいので、PNPの面積だけでVBGRを可変するときに問題となる回路規模の極端な増加などの欠点を避けることができる。以上では、AMPBS1によるオフセット調整、SW1,SW2,SW3,SW4によりIP,IMの電位をVDDに取り出す働き、並びに、オフセット調整後に、CAREAによりVBGRの電位をさらに調整する方法を説明した。次に、各部の回路構成の詳細を順に説明していく。図8は、図7のバンドギャップ回路におけるオフセット調整電圧発生回路VTRIMG1の一例を示す回路図である。図8において、参照符号VBGRはバンドギャップ出力電位を、RTRIMA1,RTRIMB1~RTRIMB7,RTRIMC1は抵抗を、そして、SWTA0~SWTA7,SWTB0~SWTB7はスイッチを示す。さらに、参照符号SELAO,SELBOは主アンプのオフセット電圧をゼロに調整するための電圧出力を、GNDはGND端子0Vを、CSELA,CSELBはゲート電圧SELAO,SELBOを出力するためのセレクタスイッチSWTA,SWTBの制御信号を示す。抵抗に添えられた数字は、抵抗の抵抗値の一例オームを示すものとする。図7の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。次に、図8の回路の動作を説明する。図7の説明で述べたように、図7のVBGRの電位を抵抗で分圧し、複数の分圧電圧からセレクタSWTA,SWTBで所望の分圧電圧を選択する。スイッチSWTA0~SWTA7第1スイッチ群は、出力SELAOを得るためのセレクタとして働き、また、スイッチSWTB0~SWTB7第2スイッチ群は、SELBOを得るためのセレクタとして働く。選択された出力電圧SELAO,SELBOを、図7の補助アンプAMPBS1のトランジスタPMB6,PMB7のゲート電位として供給する。ここで、参照符号CSELA,CSELBは、SELAO,SELBOを出力するセレクタの制御信号を表し、この制御信号CSELA,CSELBにより選択する電位を決定する。図8は、抵抗RTRIMA1,RTRIMB1~RTRIMB7,RTRIMC1抵抗群の合計は1200kオームとなる例を示している。すなわち、抵抗RTRIMA1の値は、例えば、597kオーム、RTRIMB1~RTRIMB7の抵抗値は1kオーム、RTRIMC1の抵抗値は696kオームとなっている。1200mV程度のVBGRの電圧を、合計1200kオームの抵抗列で分圧する。このとき、1kオームの抵抗の両端の電位差は1mVとなる。また、600mVの電位が得られる点は、SWTA3とSWTB3で選択されるノードの電位となる。つまり、SWTA7で選択される電位は596mVとなり、SWTA0に向かって1mVずつ高い電位となる。そして、例えば、3ビットの信号CSELAにより、SWTA0~SWTA7のどれか1つのスイッチだけをONとすることで、596mVから603mVまでの電位を1mV刻みで発生することができる。なお、SWTB0~SWTB7で選択される電位も同様である。このように、図8に示すような回路により、図7のオフセット調整電圧発生回路VTRIMG1の機能を実現することができる。なお、図8では、簡略化のために、3ビットの信号CSELAでSELAOを発生する例を示したが、調整範囲が広い必要がある場合には、同様の考え方で、4ビット或いは5ビットの構成を実現できることは明らかである。また、図8では、単なる一例として抵抗値を示したが、0.5mV刻みの調整信号SELAO,SELBOが必要な場合は、同様の考え方で抵抗値を設定することができるのはいうまでもない。図8のような構成を採用することで、SWTA0~SWTA7或いはSWTB0~SWTB7には、直流電流が流れないように構成することができる。なぜなら、SELAO,SELBOの入力される先は、トランジスタのゲート電極であり、直流的に絶縁されているためである。このことから、SWTA0~SWTA7およびSWTB0~SWTB7のON抵抗は、主アンプのオフセット電圧の調整動作には影響せず、従来回路でみられたようなスイッチのON抵抗が出力電圧に影響を与える望ましくない現象を避けることができる。以上説明したように、MOSトランジスタのゲート電極を入力とするオフセット調整用の補助アンプと、図8のような抵抗分圧回路によるオフセット調整電圧発生回路補助アンプ入力電位の発生回路を組み合わせることで、スイッチのON抵抗が出力電圧に影響するのを避けることができる。図9は、図7のバンドギャップ回路におけるPNP面積可変回路PNPB1の一例を示す回路図であり、制御信号CAREAにより、PNPトランジスタQ2のエミッタ面積を可変とした回路例を示すものである。図9において、参照符号SWBJ1A~SWBJ1C,SWBJ2A~SWBJ2Cは、スイッチを示す。図9において、PNPトランジスタQ2A~Q2Dが、図7のPNPトランジスタQ2に相当する。ここで、Q2A,Q2B,Q2Cはエミッタ面積が1倍のPNPトランジスタとし、また、Q2Dはエミッタ面積が29倍のPNPトランジスタとする。なお、実際の回路では、例えば、同じサイズのトランジスタを32個作成し、そのうちの29個をトランジスタQ2Dとして常時ONさせておく。図7を参照して、制御信号CAREAにより、PNPB1のエミッタ面積を29倍から32倍まで可変とすること説明した。図9において、スイッチSWBJ1AとSWBJ2Aは相補に制御され、同様に、SWBJ1BとSWBJ2B、並びに、SWBJ1CとSWBJ2Cも相補に制御されるものとする。まず、SWBJ1AがOFFで、SWBJ2AがONとなっていると、Q2Aのベース電位はGNDとなる。つまり、Q2AはONしている。一方、図9に示されるように、SWBJ1BをONしてSWBJ2BをOFFとすると、Q2Bのベース電位は、エミッタ電位VBE2に等しくなる。つまりQ2BはOFFとなる。同様に、図9に示す状態では、Q2CもOFFとなっている。このように、常にONとなっているQ2Dに加えて、Q2A,Q2B,Q2CをONとするかOFFとするか選択することができる。これにより、29倍、30倍、31倍、32倍のエミッタ面積を制御信号CAREAにより選択することが可能となっている。従って、図9のPNP面積可変回路PNPB1により、Q2の面積を可変とすることで、VBGRの電位を調整することができる。図7の回路では、オペアンプのオフセット調整の方法として、補助アンプAMPBS1を用意し、そのゲート電圧をSWTA,SWTBにより発生する回路例を説明した。図10は、第2実施例のバンドギャップ回路を示す回路図である。図10と前述した図7との比較から明らかなように、本第2実施例では、オフセットを調整可能なオペアンプ主アンプをAMPBMS1とし、そのオフセット調整信号をCOFFSETとしている。図7に示す第1実施例では、オフセット調整回路として補助アンプAMPBS1を使用したが、主アンプ自体でオフセットが調整できれば、SW1,SW2,SW3,SW4、ENVF、ENDIVで示した、IP,IMの電位をVDDに取り出して、アンプのオフセット電圧を調整する発明の考え方と組み合わせて使用することが可能である。なお、アンプAMPBMS1は、COFFSETによりオフセットが調整できるオペアンプであれば、様々なものが適用可能である。そして、SW1,SW2,SW3,SW4、ENVF、ENDIVの制御により、IP,IMの電位をVDDに取り出して、COFFSETによりAMPBMS1のオフセット電圧をゼロに調整する。さらに、アンプAMPBMS1のオフセット電圧をゼロに調整した後、CAREAでQ2の面積を調整して、VBGRの電位をさらに補正する点も、上述した第1実施例と同様である。すなわち、図10の第2実施例において、AMPBMNS1のオフセット電圧をCOFFSETで調整できれば、SW1~SW4のスイッチング動作、REG1並びにPNPB1等と組み合わせることにより、第1実施例と同様の効果を得ることができる。すなわち、本第2実施例のバンドギャップ回路によれば、IP,IMの電位を観測しながら、アンプのオフセットをゼロに調整すること可能になり、アンプのオフセットをゼロに調整した後、PNP面積を調整することでVBGR電位をさらに補正することが可能になる。図11は、第3実施例のバンドギャップ回路を示す回路図である。上述した図10では、アンプAMPBMS1のオフセット調整信号はCOFFSETとして示したが、図11の第3実施例では、オフセット調整信号をSELAO,SELBOとして示している。すなわち、前述した第2実施例と同様に、本第3実施例のバンドギャップ回路では、VBGRを抵抗RTRIM1で分圧した電位SELAOとSELBOにより、アンプAMPBMS1のオフセット電圧を調整するようになっている。従って、図11に示すアンプAMPBMS1としては、例えば、図7における主アンプAMPBM1と補助アンプAMPBS1の両方を含む場合も考えられる。しかしながら、図11に示す本第3実施例のバンドギャップ回路におけるアンプAMPBMS1は、図7のAMPBM1およびAMPBS1を含むものに限定されず、SELAO,SELBOによりオフセット調整が可能な様々な構成であってもよい。さらに、アンプAMPBMS1におけるオフセット調整機構も様々なものを適用することができ、AMPBMS1のオフセット電圧を、VBGRを分圧した電位で調整可能であればよいことになる。図12は、第4実施例のバンドギャップ回路を示す回路図である。図12と前述した図7との比較から明らかなように、本第4実施例では、図7の回路と抵抗R2’,RTRIM2,R3’,SWTCを除いて同じなので、図7の回路と異なる部分を説明する。ここで、RTRIM2は、トリミングのための抵抗であり、R2とR3の比率を制御するためのものである。図12に示されるように、本第4実施例のバンドギャップ回路では、図7の第1実施例におけるPNPB1とCAREAに加えて、セレクタスイッチSWTCによりVBGRの電位を調整することが可能となっている。すなわち、SWTCで抵抗RTRIM2の取り出す位置を変更し、抵抗R2’とノードIMの間に接続されるRTRIM2の抵抗の一部の値を変更可能としている。SWTCでRTRIM2からのIMの電位の取り出し位置を変更することで、抵抗R3’と直列となるIMの間に接続されるRTRIM2の抵抗の一部の値も変化する。次に、図12に加えて図16を参照し、セレクタSWTCを詳述する。図16は、本実施例のバンドギャップ回路に適用される抵抗比可変回路の一例を示す回路図である。ここで、図16における抵抗R2’、R3’は、図12の抵抗R2’、R3’と同じ抵抗を示している。また、図16における抵抗RTRIM2A,RTRIM2B,RTRIM2C,RTRIM2Dは、図12の抵抗RTRIM2に相当し、また、スイッチSWTCA,SWTCB,SWTCC,SWTCDは、図12のセレクタSWTCに相当する。そして、SWTCA~SWTCDのどれか1つをONさせることで、図7における実効の抵抗R2とR3を決定することできる。なお、図16において、参照符号CSELCは、スイッチSWTCA~SWTCDの制御信号を表している。また、R2’,R3’,RTRIM2A,RTRIM2B,RTRIM2C,RTRIM2Dに添えられた数値は抵抗値の一例オームを示している。本第4実施例のバンドギャップ回路においても、前述した図7の第1実施例と同様に、R3の両端の電位差はΔVBEとなるので、ΔVBEをR2/R3倍に増幅して、VBE1に加算することで、バンドギャップ電圧VBGRを発生する。すなわち、VBGRは、第1実施例に関して説明したのと同様に、前述した式16により表される。VBGR=VBE1ΔVBER2/R3式16ところで、図16のようなセレクタSWTCを使用すると、R2/R3は可変となり、例えば、SWTCAを選択ONすると、R2/R3=298キロオーム/68キロオーム=4.3824となる。また、SWTCBを選ぶと、R2/R3=300キロオーム/66キロオーム=4.5455となる。さらに、SWTCCを選ぶと、R2/R3=302キロオーム/64キロオーム=4.7188となり、また、SWTCCを選ぶと、R2/R3=304キロオーム/62キロオーム=4.9032となる。従って、SWTCAを選んだ場合のR2/R3を1として正規化すると、SWTCAを選択すると、そのまま、正規化R2/R3=1となり、また、SWTCBを選ぶと、正規化R2/R3=1.037となる。さらに、SWTCCを選ぶと、正規化R2/R3=1.077となり、そして、SWTCCを選ぶと、正規化R2/R3=1.119となる。つまり、この例の場合、R2/R3を3.7刻みで変化させることができることになる。ここで、SWTCだけで、例えば、4ビットの分解能を得ようとすると、スイッチの数は16となる。一方、前述した制御信号CAREAによりPNPトランジスタの数を変化させて、Q2の面積を変化させる場合も同様で、それだけで4ビットの分解能を得ようとすると、スイッチの数は16組或いは15組となる。これに対して、図12に示されるように、例えば、CAREAとSWTCで2ビットずつ調整すると、SWTCを構成するスイッチの数は4となり、Q2の面積を可変とするために必要なスイッチの数は3組となる。すなわち、両方のスイッチを合計しても、CAREAまたはSWTCの一方で4ビットの分解能を得る場合にくらべてスイッチの総数を削減できることが分かる。これは、CAREAおよびSWTCの異なる調整方法を組み合わせて、階層化した効果である。このように、図12に示す本第4実施例のように、Q2の面積を可変する手法と、SWTCで、R2/R3を可変とする手法を組み合わせると、Q2の面積可,変或いは,R2/R3のみを可変として4ビット相当の分解能を実現するときよりも、スイッチの総数を削減することができ、スイッチのリーク電流の削減、精度の改善、並びに、より低電力化といった効果が期待できる。図13は、第5実施例のバンドギャップ回路を示す回路図であり、図7の第1実施例に対する図10の第2実施例と同様に、図12の第4実施例におけるAMPBM1とAMPBS1をAMPBMS1として示し、オフセット調整用の信号をCOFFSETとしたものに相当する。すなわち、図12の第4実施例では、オフセット調整回路として補助アンプAMPBS1を使用したが、本第5実施例では、オフセットが調整できるアンプ主アンプであれば、SW1,SW2,SW3,SW4、ENVF、ENDIVの制御により、IP,IMの電位をVDDに取り出して、COFFSETによりAMPBMS1のオフセット電圧をゼロに調整する。さらに、アンプAMPBMS1のオフセット電圧をゼロに調整した後、CAREAでQ2の面積を調整し、また、SWTCでR2とR3の比を調整して、VBGRの電位をさらに補正する点も、図12の第4実施例と同様である。このように、本第5実施例のバンドギャップ回路では、図10の第2実施例のように、AMPBMNS1のオフセット電圧をCOFFSETで調整し、SW1~SW4のスイッチング動作、REG1並びにPNPB1等と組み合わせることにより、図7の第1実施例と同様の効果を得ることができる。さらに、アンプのオフセットをゼロに調整した後、図12の第4実施例のように、PNPトランジスタQ2の面積、および、R2/R3比を調整することで、VBGRの電位をさらに補正することが可能になる。図14は、第6実施例のバンドギャップ回路を示す回路図である。上述した図13では、アンプAMPBMS1のオフセット調整信号はCOFFSETとして示したが、図14の第6実施例では、オフセット調整信号をSELAO,SELBOとして示している。この図14の第6実施例と図13の第5実施例の関係は、前述した図11の第3実施例と図10の第2実施例の関係に相当する。すなわち、前述した第5実施例と同様に、本第6実施例のバンドギャップ回路では、VBGRを抵抗RTRIM1で分圧した電位SELAOとSELBOにより、アンプAMPBMS1のオフセット電圧を調整するようになっている。従って、図14に示すアンプAMPBMS1としては、例えば、図7における主アンプAMPBM1と補助アンプAMPBS1の両方を含む場合も考えられる。しかしながら、図14に示す本第6実施例のバンドギャップ回路におけるアンプAMPBMS1は、図7のAMPBM1およびAMPBS1を含むものに限定されず、SELAO,SELBOによりオフセット調整が可能な様々な構成であってもよい。さらに、アンプAMPBMS1におけるオフセット調整機構も様々なものを適用することができ、AMPBMS1のオフセット電圧を、VBGRを分圧した電位で調整可能であればよいことになる。さらに、本第6実施例のバンドギャップ回路では、アンプのオフセットをゼロに調整した後、PNPトランジスタQ2の面積、および、R2/R3比を調整することで、VBGRの電位をさらに補正することが可能になり、前述した図12の第4実施例および図13の第5実施例と同様の効果も期待できる。すなわち、スイッチの総数を削減により、スイッチのリーク電流の削減、精度の改善、並びに、より低電力化といった効果が期待できる。図15は、第7実施例のバンドギャップ回路を示す回路図である。図15と前述した図13との比較から明らかなように、本第7実施例では、レギュレータREG1の代わりに専用のバッファアンプBUFAMP1接続ノード電位取り出し回路を介して、ノードIP,IMの電位を外部に取り出すようになっている。また、本第7実施例では、VDDを出力するレギュレータREG2は、IP,IMの電位を外部に取り出す機能を持たなくてもよいため、例えば図13の第5実施例のREG1におけるスイッチSW4第4スイッチ,抵抗RVFおよびトランジスNME2が削除されている。すなわち、本第7実施例のREG2は、レギュレータとしての本来の構成とされている。本第7実施例のバンドギャップ回路においては、まず、前述した図13の第5実施例と同様に、オフセット調整信号COFFSETによりアンプ主アンプAMPBMS1自体のオフセット電圧をゼロに調整する。さらに、AMPBMS1のオフセット電圧をゼロに調整した後、CAREAでQ2の面積を調整し、そして、SWTCでR2とR3の比を調整して、VBGRの電位をさらに補正する。ここで、本第7実施例のバンドギャップ回路では、SW2第1スイッチ,SW3第2スイッチのみが設けられている。そして、通常の動作時は、SW1,SW2がOFFとなっており、ノードIPの電位を取り出す場合には、SW2をONしてSW3をOFFし、また、ノードIMの電位を取り出す場合には、SWをOFFしてSW3をONする。なお、VDDは、IP,IMの電位の外部への取り出し処理とは関係なく、レギュレータREG2から出力されることになる。これにより、BUFAMP1の側の入力REFIN2がIPまたはIMに接続され、その電位を出力電圧VMEASUREとして外部に出力する。なお、このIP,IMの電位を外部に取り出した後の処理は、レギュレータREG1の出力電圧VDDとしてIP,IMの電位を外部に取り出した場合と同様の処理を行う。すなわち、CAREAでQ2の面積を調整し、また、SWTCでR2とR3の比を調整して、VBGRの電位をさらに補正する。なお、本第7実施例のように、REG1の代わりにBUFAMP1を介してIP,IMの電位を外部に取り出す構成は、図13の第5実施例だけでなく、他の第1~第4および第6実施例に対しても適用することができるのはいうまでもない。さらに、IP,IMの電位を外部に取り出す回路としては、他に様々なものと適用することもできる。図17~図19は、本実施例のバンドギャップ回路における温度と出力電圧の関係を示す図であり、図12に示す第4実施例において、オペアンプのオフセット電圧がゼロの場合の温度とバンドギャップ電圧VBGRの関係を示すものである。ここで、図17は、抵抗のシート抵抗が典型的typicalな値R=1における図12に示す第4実施例のバンドギャップ回路のバンドギャップ電圧VBGRと温度の関係を示している。なお、横軸は温度を示し、また、縦軸はバンドギャップ電圧を示す。なお、オペアンプのオフセット電圧は、ゼロとしている。図17において、参照符号WTCAとして示す特性は、図16でスイッチSWTCAを選んだ場合のバンドギャップ電圧と温度の関係を示し、また、SWTCBとして示す特性は、スイッチSWTCBを選んだ場合のバンドギャップ電圧と温度の関係を示す。さらに、参照符号WTCCとして示す特性は、図16でスイッチSWTCCを選んだ場合のバンドギャップ電圧と温度の関係を示し、そして、SWTCDとして示す特性は、スイッチSWTCDを選んだ場合のバンドギャップ電圧と温度の関係を示す。ここで、SWTCA~SWTCDにおいて、それぞれの4つのVBGR-温度特性が含まれているが、これれは、下から×29,×30,×31,×32の文字を添えた順に、PNPトランジスタQ2の面積がそれぞれ29倍,30倍,31倍,32倍の場合のVBGR-温度特性を示す。すなわち、図17は、Q2の面積が4通りで、SWTCの取り出し位置が4通りの合計16通りの特性を示している。なお、図18および図19の特性曲線とスイッチの選択の関係も、図17と同様であり、図18は、抵抗のシート抵抗が典型的な値の0.8倍R=0.8のときを示し、また、図19は抵抗のシート抵抗が典型的な値の1.2倍R=1.2のときを示す。図17~図19に示されるように、PNPトランジスタQ2のエミッタ面積をQ1の面積に対して、29倍,30倍,31倍,32倍と変化させると、少しずつバンドギャップ電圧が上昇していることが分かる。また、SWTCAからSWTCB,SWTCC,SWTCDと選択するスイッチをかえることで、実効的なR2/R3の比が大きくなるので、バンドギャップ電圧が大きくなっていくことも分かる。ここで、図17では、温度とVBGRの関係が平坦な特性に近いのは、例えば、SWTCBを選択してQ2を32倍とした場合か、或いは、SWTCCを選択してQ2を29倍とした場合となるのが分かる。また、図18では、例えば、SWTCBを選択してQ2を30倍程度とした場合と、より低い電圧を選択した場合となるのが分かる。さらに、図19では、例えば、SWTCCを選択してQ2を31倍程度とした場合と、より高い電圧を選択した場合となるのが分かる。すなわち、図18に示されるように、抵抗のシート抵抗の値が小さいR=0.8と、回路に流れる電流の値が大きくなるため、PNPトランジスタの特性が同じであっても、VBEの値が大きくなる。このため、最適なVBGRを発生するには、より低い電位を出力する設定となるからである。逆に、図19に示されるように、抵抗のシート抵抗の値が大きいR=1.2と、回路に流れる電流の値が小さくなるため、PNPトランジスタの特性が同じであっても、VBEの値が小さくなる。このため、最適なVBGRを発生するには、より高い電位を出力する設定となるからである。このように、図12~図15で説明した第4~第7実施例のように、Q2の面積を可変とする手段とR2/R3の比を調整する手段を組み合わせることで、バンドギャップ電圧の絶対値と、温度依存性を微調整できることが、図17~図19から分かる。さらに、図7および図10~図15を参照して説明した各実施例によるオペアンプのオフセット電圧をゼロ調整する方法と組み合わせることにより、アンプのオフセット電圧を調整した後、VBGRの電位を微調整することができる。図20は、本実施例のバンドギャップ回路を搭載したマイクロコントローラの一例を示すブロック図であり、本実施例のバンドギャップ回路を利用した低電圧検出回路の例を示すものである。図20において、参照符号BGR1はバンドギャップ回路を、VDP5は、例えば、5Vのの電源を、GNDは0Vの電位を、REG1はレギュレータ回路を、そして、LVDH1は5V電源の電圧を監視する低電圧検出回路を示す。ここで、図20におけるレギュレータ回路は、図7および図10~図14を参照して説明した第1~第6実施例におけるレギュレータ回路REG1に対応する。また、参照符号VDDはレギュレータ回路で発生した、例えば、1.8Vの電源電圧を、LVDL1はVDDの電位を監視する低電圧検出回路を、LOGIC1はVDDを電源として動作する論理回路を、そして、MCU1はマイクロコントローラを示す。そして、参照符号CO1はVDDの安定化容量を、RL1,RL2はVDP5の電圧を分圧する分圧回路を構成する抵抗を、VDIV2はRL1とRL2で分圧した分圧出力を、そして、RL3,RL4はVDDの電圧を分圧する分圧回路を構成する抵抗を示す。さらに、VDIV3はRL3とRL4で分圧した分圧出力を、CMP1とCMP2はコンパレータ回路を、LVDHOX1はLVDH1の出力を、LVDLOX1はLVDL1の出力を、そして、FLASH1はフラッシュメモリを示す。また、CSELはフラッシュメモリから読み出したオフセット調整のための設定データを示している。なお、特に断らない限り、Rで始まる素子名は抵抗を、PMで始まる素子名はpMOSトランジスタを、そして、Cで始まる素子名は容量を表わすものとする。図20は、例えば、前述した図7および図12に示される1.2Vのバンドギャップ出力VBGRを利用して、低電圧検出回路を構成する場合の回路例を示している。図20のBGR1を、例えば、図7および図20の回路とすることにより、精度の高いバンドギャップ電圧を使用できる。その結果、レギュレータ回路の出力電圧の精度が上がり、低電圧検出回路の検出電圧の精度を上げることができる。以下、各部の回路の動作を簡単に説明する。レギュレータ回路REG1は、マイクロコントローラMCU1の内部の論理回路LOGIC1に対して、例えば、1.8Vの電源電圧を供給する。なお、CO1は、チップ外部に設けられたVDDの電位の安定化のための容量として働く。VBGRの電位の精度が改善されると、レギュレータ回路の出力電位VDDの精度も改善されることになる。図20のLVDL1は、VDDの電源電圧を監視するための低電圧検出回路として働く。RL3とRL4でVDDの電位を分圧し、その分圧された電圧と基準電圧VBGRを比較して、VDDが所定の電圧よりも低いか、或いは、高いかを検出する。なんらかの事情で、VDDの電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生するために使用されることになる。具体的に、例えば、RL3とRL4を1:3に設計しておくと、VDIV3の電位はVDDの3/4になるので、VBGRを基準電位として、VDIV3の電位の高低を知ることで、VDDが1.6Vより高いか、或いは、低いかを知ることができる。すなわち、例えば、VDIV3の電位がVBGRより低いと、LVDLOX1は低レベルLとなり、これが、VDDが1.6Vより低いことを意味する信号として使用される。VBGRの電位の精度が改善されると、LVDLOX1で判定する電位の精度も改善されることになる。図20のLVDH1は、5V電源VDP5の電圧を監視するための低電圧検出回路として働く。例えば、3.6V以上の電源電圧で動作させることが望ましいAD変換回路を搭載していて、その目的のために5V電源の電源電圧をLVDH1で監視するような場合に、LVDH1のような回路を使用することがある。RL1とRL2でVDP5の電位を分圧し、その分圧された電圧と基準電圧VBGRを比較して、VDP5が所定の電圧より低いか、或いは、高いかを検出する。なんらかの事情で、VDP5の電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生することが可能となる。具体的に、例えば、RL1とRL2を2:1に設計しておくと、VDIV2の電位はVDP5の電位の1/3になるので、VBGRを基準電位として、VDIV2の電位の高低を知ることで、VDP5が3.6Vより高いか、或いは、低いかを知ることができる。すなわち、例えば、VDIV2の電位がVBGRより低いと、LVDHOX1はLとなり、これが、VDP5が3.6Vより低いことを意味する信号として使用できる。なお、VDP5の電位が3.6Vより高いか、低いかを判定するような場合、3.6Vを判定するための基準電圧には、基準電圧の精度が高いことが望ましい場合が多い。ここで、例えば、3Vの5は150mVとなり、4Vの5は200mVとなる。判定しようとしている電圧の絶対値が大きい場合、基準電圧の誤差が大きいと、その誤差の絶対値は許容できないほど大きな値となる可能性がある。分圧回路RL1とRL2の分圧の精度は、十分よいと仮定する実際そう仮定してよい場合が多い。このとき、VDP5の電圧判定の精度を決定するのは、主に、基準電圧の精度となる。VDP5の電位を1/3に分圧して、VBGRと比較してVDP5の電位を判定する場合、例えば、VBGRの誤差が1.2V±5、すなわち、1.2V±60mVであったとすると、3.6Vを判定する場合の精度は、3.6V±5、すなわち、3.6V±180mVとなる。このような理由から低電圧検出回路では、図20のような構成とすることで、低電圧検出回路の精度を改善できる効果が得られる。図1のBGR回路バンドギャップ回路を使用して、例えば、3.6Vの電圧を判定するためには、3.6Vの検出の幅は、実際には、3.6V-180mVから3.6V180mVとなる。さらに、例えば、確実にAD変換回路の動作を停止させることができるのは、3.42Vとなり、また、AD回路が確実に使用できる電圧は、3.78Vより高い電圧となる。前述した図12の第4実施例のBGR回路の誤差が、1.2V±2であるとする。図20の回路の構成で、LVDH1でAD変換回路の動作と停止を制御しようとすると、LVDH1の精度が改善されるので、例えば、3.6Vの電圧を判定するためには、3.6Vの検出の幅は、実際には、3.6V-72mVから3.6V72mVとなる。すなわち、例えば、確実にAD変換回路の動作を停止させることができるのは、3.528Vとなり、AD回路が確実に使用できる電圧は、3.672Vより高い電圧となる。つまり、低電圧検出回路の精度が悪い、図1のBGR回路を使用して電圧を判定する場合には、3.6Vを判定しようとしても、判定の最低電圧は3.42Vとなり、また、最高は3.78Vとなる。そのため、AD変換回路を使用する制御に用いた場合、AD変換回路は、最低電圧3.42Vで動作する必要があり、しかも、電源電圧が3.78Vを超えないと使用できないことが起こり得る。図12の第4実施例のVBGRを使用してLVDH1の電圧検出精度を改善することにより、例えば、判定の最低電圧は3.528Vとなり、また、最高は3.672Vとなる。そのため、必要以上にAD変換回路を低い電圧で動作するように設計する必要がなくなり、また、より最低動作可能電圧に近い電圧から使用することが可能となる。以上、説明したように、例えば、図7および図20のVBGRを使用して、高い電位を検出する低電圧検出回路の電圧検出精度を改善することができる。これにより、制御しようとしている対象の回路への動作電圧要求を緩和することができるなどの効果も得られる。図21は、本実施例のバンドギャップ回路の電源投入時の動作を説明するための図である。まず、図7を参照して説明したように、例えば、予めフラッシュメモリに主アンプのオフセット電圧を相殺するためのゲート電圧SELAO,SELBOの設定を格納しておく。そして、図21に示されるように、電源投入図21のPON直後は、SELAO,SELBOの電位を、ある固定の値に設定し図21のSEQ1、VBGRの電位を起動してレギュレータ回路を動作させることで、内部電圧VDDを起動することができる。その後、フラッシュメモリが読み出し可能となった時刻以降図21のWAIT1にフラッシュメモリから、予め格納記憶されたオフセット電圧を相殺するためのゲート電圧設定を読み出す。なお、フラッシュメモリが読み出し可能でない場合は、フラッシュメモリが読み出し可能となるまで待つことになる。そして、SELAO,SELBOの設定で主アンプのオフセット電圧を相殺する図21のSEQ2ことで、VBGRの精度を向上することができる図21のEND1。このVBGRを使用することにより、低電圧検出回路、並びに、レギュレータ回路の電圧精度を向上することができる。ここで、上述した図20のマイクロコントローラにおいて、参照符号CSELがフラッシュメモリから読み出したオフセット調整のための設定データを示している。そして、図20のようなマイクロコントローラ構成とすることにより、例えば、前述した図7および図12を参照して説明した利点および精度の向上を生かしたレギュレータ,並びに,低電圧検出回路を実現することができ、さらに、電源投入時のバンドギャップ回路の制御を実現することができる。図22は、本実施例のバンドギャップ回路を搭載したマイクロコントローラの他の例を示すブロック図である。図22において、参照符号BGR1はバンドギャップ回路を、VDP5は、例えば、5Vのの電源を、GNDは0Vの電位を、そして、REG1はVDDを発生するレギュレータ回路を示す。ここで、図22におけるレギュレータ回路は、図7および図10~図14を参照して説明した第1~第6実施例におけるレギュレータ回路REG1に対応する。また、参照符号VDDはレギュレータ回路で発生した、例えば、1.8Vの電源電圧を、LOGIC1はVDDを電源として動作する論理回路を、MCU2はマイクロコントローラを、そして、CO1はVDDの安定化容量を示す。そして、参照符号VREFはAD変換回路の基準電圧を、REG2はVREF電位を発生するレギュレータ回路を、CO2はVREFの安定化容量を、そして、RR3,RR4はVREFの電圧を分圧する分圧回路を構成する抵抗を示す。また、参照符号VDIV4はRR3とRR4で分圧した分圧出力を、PMO2はREG2のPMOS出力トランジスタを、EAMP2は誤差アンプを、ADC1はAD変換回路を、そして、Vinはアナログ入力信号を示す。さらに、参照符号ADCOはAD変換結果を、FLASH1はフラッシュメモリを、そして、CSELはフラッシュメモリから読み出したオフセット調整のための設定データを示している。なお、特に断らない限り、Rで始まる素子名は抵抗を、PMで始まる素子名はpMOSトランジスタを、そして、Cで始まる素子名は容量を表わすものとする。図22は、例えば、前述した図7および図12に示される1.2Vのバンドギャップ出力VBGRを利用して、レギュレータREG2により、例えば、2.5Vの基準電圧VREFを発生する回路例を示している。図22のBGR1を、例えば、図7および図20の回路とすることにより、精度の高いバンドギャップ電圧を使用できる。その結果、レギュレータREG2の出力電圧の精度が上がり、AD変換回路の基準電圧VREFの精度を上げることができる。なお、上述した図20および図22のマイクロコントローラは、本実施例のバンドギャップ回路を搭載したマイクロコントローラの単なる例であり、様々な構成とすることができる。さらに、本実施例のバンドギャップ回路の適用は、マイクロコントローラに限定されるものではなく、様々な回路に対して適用することができるのはいうまでもない。図23は、本実施例のバンドギャップ回路に適用されるバイアス電圧発生回路の一例を示す回路図である。図23において、参照符号PMBG1,PMBG2はpMOSトランジスタを、NMBG1,NMBG2はnMOSトランジスタを、そして、RBG1は抵抗を示す。図23の回路は、バイアス電位NB,PBを発生するバイアス電位発生回路として機能する。なお、図23のバイアス電位発生回路は、単なる一例であり、他に様々な回路構成のバイアス電位発生回路を適用することができるのはもちろんである。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられた、基準電圧を出力する第1増幅器と、前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続された第1負荷素子および第1pn接合素子と、前記基準電圧線と前記第2電源線の間に直列に接続された第2および第3負荷素子並びに第2pn接合素子と、を有し、前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子を接続する第1接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子を接続する第2接続ノード接続される基準電圧回路であって、さらに、前記第1増幅器における前記第1および第2入力端子間のオフセット電圧を低減するオフセット電圧低減回路と、前記第1および第2接続ノードの電位を取り出す接続ノード電位取り出し回路と、前記接続ノード電位取り出し回路により取り出された前記第1および第2接続ノードの電位に従って、前記第2pn接合素子の面積を調整する面積調整回路と、を有することを特徴とする基準電圧回路。付記2付記1に記載の基準電圧回路おいて、さらに、前記第1接続ノードと前記接続ノード電位取り出し回路の間に設けられた第1スイッチと、前記第2接続ノードと前記接続ノード電位取り出し回路の間に設けられた第2スイッチと、を有し、前記第1および第2スイッチを制御して、前記第1および第2接続ノードの電位を、前記接続ノード電位取り出し回路の出力として取り出すことを特徴とする基準電圧回路。付記3付記2に記載の基準電圧回路おいて、前記接続ノード電位取り出し回路は、内部電圧を出力するレギュレータ回路を介して、前記第1および第2接続ノードの電位を取り出すことを特徴とする基準電圧回路。付記4付記3に記載の基準電圧回路おいて、さらに、前記第1増幅器の出力と前記レギュレータ回路の間に設けられた第3スイッチを有し、前記レギュレータ回路は、前記所定の内部電圧を出力するための第1回路と、前記第1および第2接続ノードの電位を該レギュレータ回路の出力電圧として取り出すための第2回路と、該第1および第2回路の動作を切り替える第4スイッチと、を有し、前記レギュレータ回路により前記所定の内部電圧を生成するときは、前記第1,第2および第4スイッチをオフして前記第3スイッチをオンし、前記レギュレータ回路により前記第1接続ノードの電位を該レギュレータ回路の出力電圧として取り出すときは、前記第1および第4スイッチをオンして前記第2および第3スイッチをオフし、そして、前記レギュレータ回路により前記第2接続ノードの電位を該レギュレータ回路の出力電圧として取り出すときは、前記第2および第4スイッチをオンして前記第1および第3スイッチをオフすることを特徴とする基準電圧回路。付記5付記2に記載の基準電圧回路おいて、前記接続ノード電位取り出し回路は、バッファアンプであり、該バッファアンプの出力電圧として前記第1および第2接続ノードの電位を取り出すようになっていることを特徴とする基準電圧回路。付記6付記5に記載の基準電圧回路おいて、前記バッファアンプにより前記第1接続ノードの電位を該バッファアンプの出力電圧として取り出すときは、前記第1スイッチをオンして前記第2スイッチをオフし、そして、前記バッファアンプにより前記第2接続ノードの電位を該バッファアンプの出力電圧として取り出すときは、前記第1スイッチをオフして前記第2スイッチをオンすることを特徴とする基準電圧回路。付記7付記1~6のいずれか1項に記載の基準電圧回路おいて、さらに、前記接続ノード電位取り出し回路により取り出された前記第1および第2接続ノードの電位に従って、前記第2負荷素子と前記第3負荷素子の抵抗値の比率を制御する抵抗値比率制御回路を有することを特徴とする基準電圧回路。付記8付記7に記載の基準電圧回路おいて、前記オフセット電圧低減回路は、前記第1増幅器に内蔵され、オフセット調整信号により、前記第1および第2入力端子間のオフセット電圧を低減することを特徴とする基準電圧回路。付記9付記7に記載の基準電圧回路おいて、前記オフセット電圧低減回路は、前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられた第2増幅器と、前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。付記10付記9に記載の基準電圧回路おいて、前記第2増幅器は、1段構成の第3アンプ回路を有し、前記第3アンプ回路の電流出力は、前記第1アンプ回路の前記入力差動回路の2つの電流出力に加算されることを特徴とする基準電圧回路。付記11付記9または10に記載の基準電圧回路おいて、前記オフセット調整電圧発生回路は、前記第1および第2入力端子間のオフセット電圧が相殺されるように、前記第3および第4入力端子に入力する電圧を発生することを特徴とする基準電圧回路。付記12付記1~11のいずれか1項に記載の基準電圧回路おいて、前記第1増幅器は、2段構成の第1アンプ回路および第2アンプ回路を有し、前記第1アンプ回路は、入力差動回路と、該入力差動回路の2つの電流出力を電圧に変換する第4負荷素子を有することを特徴とする基準電圧回路。付記13付記12に記載の基準電圧回路おいて、前記第1pn接合素子は第1PNPトランジスタであり、前記第2pn接合素子は第2PNPトランジスタであり、前記第1負荷素子は第1抵抗であり、前記第2負荷素子は第2抵抗であり、前記第3負荷素子は第3抵抗であり、前記第4負荷素子は負荷トランジスタであり、前記第1PNPトランジスタおよび前記第2PNPトランジスタは、異なる電流密度にバイアスされることを特徴とする基準電圧回路。付記14付記1~13のいずれか1項に記載の基準電圧回路と、前記第1電源線の電源電圧を監視する低電圧検出回路と、内部回路と、外部から供給される前記第1電源線の第1電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。付記15付記14に記載の半導体集積回路おいて、前記レギュレータ回路は、付記3または4に記載のレギュレータ回路であることを特徴とする半導体集積回路。"