複数のメモリセルが配置されるメモリセルアレイと、前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力I/Oごとに分割して配置される複数のアドレス領域と、前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線と、前記内部バス配線のデータ転送を制御する制御回路とを具備する半導体記憶装置。前記複数のメモリセルの不良カラムデータをラッチし、前記アドレス領域と同様の構成の不良カラム置き換え領域と、前記不良カラム置き換え領域に対応して配置され、前記不良カラム置き換え領域と電気的に直列に接続される置き換え領域バス配線とを更に具備し、前記複数のメモリセルの不良カラムデータのデータラッチと前記不良カラム置き換え領域との間のデータ転送が1bit単位で行われる請求項1に記載の半導体記憶装置。前記複数のアドレス領域のそれぞれは、前記内部バス配線に電気的に接続され、カラムアドレスをデコードするデコーダと、前記メモリセルアレイからの読み出しデータおよび書き込みデータをセンスするセンスアンプと、前記デコーダと前記センスアンプとを電気的に接続するシェアドバス配線と、前記シェアドバス配線に電気的に並列に接続される複数のデータラッチとを備える請求項1または2に記載の半導体記憶装置。前記アドレス領域に対応して設けられる複数のポインタ回路を更に具備し、前記複数のポインタ回路は、前記複数のポインタ信号により並行に選択される請求項1乃至3のいずれかに記載の半導体記憶装置。前記複数のポインタ回路のそれぞれは、前記制御回路から入力されるクロック信号に応じて、前記ポインタ信号を出力するフリップフロップ回路と、前記ポインタ信号および前記制御回路から入力されるラッチデコード信号の論理積信号を出力するアンド回路とを備える請求項4に記載の半導体記憶装置。微細化に対して有利な半導体記憶装置を提供する。実施形態によれば、一態様に係る半導体記憶装置は、複数のメモリセルが配置されるメモリセルアレイと、前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力I/Oごとに分割して配置される複数のアドレス領域と、前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線と、前記内部バス配線のデータ転送を制御する制御回路とを具備する。<作用効果>第2実施形態に係る半導体記憶装置によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第2実施形態は、アドレス領域において、メインデータ領域12-1とは別の専用の置き換え領域12-2を更に備える。ここで、置き換え領域12-2の構成は、上記アドレス領域IO<0>~<7>と同様であるため、不良データを1bit単位の最小単位でデータを置き換えることができる。そのため、余分なDatalatch回路23がなく、置き換え領域33の面積を低減できる点で、有利である。例えば、図14示す参考例では、不良データを8bit単位でしか置き換えることができない。そのため、本例に係る不良カラム置き換え領域33の占有面積を、参考例に比べて、1/8程度にまで削減できる。[第3実施形態ポインタシステムの一例]次に、第3実施形態に係る半導体記憶装置について、図8乃至図10を用いて説明する。この実施形態は、ポインタシステムの一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<構成例>本例に係るポインタシステムの構成例は、図8のように示される。ここでは、上記アドレス領域IO<0>中の2つのポインタ回路UNIT<0>、UNIT<1>を一例に挙げて説明する。ここでは、上記のように、1ページ2048カラムである場合を例に挙げる。また、本例では、1UNIT8bitで構成されるため、1pate256UNITx8となる点で、後述する参考例と相違する。参考例では、1page256UNITは同様であるが、1UNIT8byteで構成されるからである。図示するように、2つのポインタ回路UNIT<0>、<1>のそれぞれは、内部IOバス20<0>、フリップフロップFF、デコーダ0<0>21、アンド回路AND<0>~<7>、データラッチ0<0>~0<7>23により構成される。内部IOバス20<0>、デコーダ0<0>21、データラッチ0<0>~0<7>23は、上記と同様である。フリップフロップFFは、入力がバス制御回路15から入力されるクロック信号と前段のフリップフロップFFの出力に接続され、ポインタ信号pointer0pointer1を出力する。ポインタ信号は、デコーダ21の入力およびアンド回路ADDに接続される。ここで、ポインタ信号とは、UNIT選択信号であり、そのためアドレス領域で1つだけhigh状態となり、1ページで合計8個のポインタ信号がアドレス領域単位で並列に動作する信号である。アンド回路AND<0>~<7>は、入力されるポインタ信号およびラッチデコード信号<0>~<7>のアンド信号を、データラッチ_0<0>~_7<0>の入力にそれぞれ出力する。<ポインタ信号について>次に、図9を用い、本例に係るポインタ信号について、より具体的に説明する。上記用のように、ポインタ信号とは、UNIT選択信号であり、そのためアドレス領域で1つだけhigh状態となり、1ページで合計8個のポインタ信号がアドレス領域単位で並列に動作する信号である。そのため、図示するように、本例では、IO領域<0>~<7>の中のUNIT<0>~<255>のいずれか一つを選択するために、1つだけhigh状態1状態となるポインタ信号pointerがアドレス領域IO<0>~<7>単位で同時並行的に動作する。例えば、IO領域<0>~<7>の中のUNIT<0>を選択するために、ポインタ信号pointer0がhigh状態となり、IO領域<0>~<7>の中の8つのポインタ信号pointer0がそれぞれ同時並列的に動作する。続いて、ポインタ信号は、クロック信号がトグルするごとに、インクリメントされた次のUNIT<1>を選択する。最後に、ポインタ信号pointer3は、最初のUNIT<0>を選択し、同様の動作を繰り返す。一方、図17に示す参考例に係るポインタ信号と比較すると、参考例に係るポインタ信号は、UNITを選択するために、アドレス領域IO<7:0>で1つだけhigh状態となる。例えば、参考例に係るポインタ信号pointer0は、UNIT<0>を選択するために、アドレス領域IO<7:0>で1つだけhigh状態となる。<動作波形>次に、図10を用い、本例に係るポインタシステムの動作波形について説明する。ここでは、図8に説明した2つのUNIT<0>、UNIT<1>を一例に挙げる。まず、時刻t1の際、バス制御回路15により、ラッチデコード信号<0>が、high状態とされる。続いて、時刻t2の際、クロック信号がhigh状態となると、ラッチデコード信号<0>もhigh状態となり、ポインタ信号pointer0がhigh状態となる。そのため、アドレス領域IO<0>~<7>のUNIT<0>が選択される。続いて、時刻t3の際、クロック信号がhigh状態となると、ポインタ信号pointer0およびラッチデコード信号<0>がlow状態となり、次のラッチデコード信号<8>およびポインタ信号pointer1がhigh状態となる。そのため、アドレス領域IO<0>~<7>のUNIT<1>が選択される。以降、同様にして、ポインタシステムを動作させ、アドレス領域IO<0>~<7>のUNIT<0>~<255>を選択させる。<作用効果>第3実施形態に係る半導体記憶装置によれば、少なくとも上記1および2と同様の効果が得られる。さらに、本例では、ポインタシステムとして、1つのアドレス領域IO<0>中を、UNIT<0>~<255>により構成する。例えば、UNIT<0>、<1>のそれぞれは、内部IOバス20<0>、フリップフロップFF、デコーダ0<0>21、アンド回路AND<0>~<7>、データラッチ0<0>~0<7>23により構成される。内部IOバス20<0>、デコーダ0<0>21、データラッチ0<0>~0<7>23は、上記と同様である。そのため、例えば、図16に示す参考例に係るポインタシステムと比較すると、本例の構成では、1ページ構成を8分割し、それぞれをIO領域に割り当てることができる。[参考例]次に、上記第1乃至第3の実施形態と比較するために、参考例に係る半導体記憶装置について説明する。この説明において、上記第1乃至第3の実施形態と重複する部分の詳細な説明を省略する。<全体構成例>参考例に係る半導体記憶装置の全体構成例は、図11のように示される。ここでは、上記と同様に、BUSが8bitの場合を例に、データの流れについて説明する。図示するように、参考例では、半導体記憶装置のチップ外部から入力されたデータは、ExternalIOBUSにおいて、Interface160を通って、8本のInternalIObusにラッチされる。このように、比較例では、8本のInternalIObusが、Datalatcharea120を平行に配線される。このInternalIObusの配線は、チップの端から端まで配線される。そして、Decorder内部210のスイッチが開くとShared1bitbusを通って1ビットずつ指定されたDatalatchに入力される。同様に、Shared1bitbusには8個のDatalatchが接続される。全てのデータ入力が終了して実行コマンドが入力されると、書き込みデータはDatalatchからShared1bitbusを通ってSenseAmpへ転送され、書き込み動作がスタートする。読み出しコマンドが入力されると、MemoryCellArray110に書かれているデータは、SenseAmpで読み出され、Shared1bitbusを通って一度、Datalatchに保持される。読み出しデータは、外部クロックがトグルする度にDatalatchからShared1bitbusを通って、Decorder210でバッファされてInternalIObusとなり、Interface160を通って図示しないExternalIOBUSとしてチップ外部へ出力される。<デコーダ210について>参考例に係るデコーダdecoder210の構成例は、図12のように示される。図示するように、Decorder210には、入力用のスイッチSW10と、出力用のバッファBF210、および出力用のスイッチSW20がInternalIObusの数本例では、8個だけ配置される。そして、入出力データについて、パラレルシリアル変換を行う。データ入力時では、入力データをBUS制御回路150の内の大きなバッファで強く駆動される。一方、データ出力時では、出力データをDatalatch内の小さなトランジスタでShared1bitbusを駆動しなければならないため、Decorder210内の8つのバッファBF210でバッファしてから、InternalIObusにデータを転送する。これがDecorder210の面積が増加する原因となり得る。デコーダ210内のバッファBF210のバッファサイズが大きいためである。さらに、バッファBF210のバッファサイズが大きいため、消費電流も増加する。また、近年では、高速化のためにInternalIObusを入力用と出力用に分割し、それぞれをパラレル動作させることが多い。分割した分だけInternalIObusの数が増え、BUS制御回路の面積が大きくなる。<InternalIObusのレイアウト例>さらに、図13に示すInternalIObusのレイアウト例にあるように、隣接するInternalIObus配線からデータが影響を受けないようにために、隣接するInternalIObus配線の間に電源配線等によるシールド配線を配置する必要もある。シールド配線により、InternalIObusをシールドするためである。そのため、シールド配線による配線面積も加わり、これもデコーダ210の面積増加の原因となり得る。このように、比較例に係る半導体記憶装置では、微細化に対して不利であるという傾向がある。<アドレス領域>参考例に係るアドレス領域は、例えば、図14、図15のように示される。図示すように、上記アドレス領域であるI/O<0>領域~I/O<7>に対応する領域A~領域Hが、全てのInternalIObus<0>~InternalIObus<7>に並列に接続され、2048bitのI/0<7:0>のカラムアドレスcolumAdd0255256511512767がそれぞれ割り付けられる点で、第1実施形態と相違する。このように、参考例では、Datalatchareに、InternalIObusが、並列に8本配線される。InternalIObusは、それぞれの領域のShared1bitbusに接続される。そのため、InternalIObusが並列に配線されることによって、バッファ面積、配線面積が増大し、消費電流が増大する点で不利となる。<ポインタシステム>参考例に係るポインタシステムは、図16のように示される。参考例では、1UNIT8byteで構成され、1page256UNITとである点で、上記第3の実施形態と相違する。即ち、図示する参考例の1ページの構成では、1つのカラムアドレスは、8バイトのデータで構成される。8バイトアドレスで、1つのUNITを構成する。256のUNITで、1つのページを構成する。従って、同様に、1ページ=256カラムアドレスで構成される。参考例の256個あるポインタ信号は、1ページで1つだけがhigh状態1状態になり、そのUNITを選択する。例えば、図17に示すように、参考例に係るポインタ信号pointer0~pointer255は、UNIT<0>~<255>を選択するために、アドレス領域IO<7:0>で1つだけhigh状態となる。例えば、参考例に係るポインタ信号pointer0は、UNIT<0>を選択するために、アドレス領域IO<7:0>で1つだけhigh状態となる。ポインタ信号pointer255は、クロック信号により、1つ右のUNITへ移動し、UNIT<255>の次はUNIT<0>に戻る。アドレス選択については、UNIT内で内部アドレス0~7が割り当てられており、ラッチデコード信号で制御する。ラッチデコード信号とポインタ信号とによって、カラムを1つだけ選択する。このように、ポインタシステムを用いれば、UNIT単位でポインタ回路は一つだけ配置されるので、面積削減が可能である。以上、本発明の実施形態、参考例を説明したが、これらの実施形態、参考例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。11...メモリセルアレイ、12...データラッチ領域、IO<0>領域~IO<7>領域...アドレス領域、20...内部バス配線、15...バス制御回路、16...インターフェイス。以下、実施形態、参考例について図面を参照して具体的に説明する。この説明においては、半導体記憶装置として、NAND型フラッシュメモリを一例に挙げるが、これに限られることはない。例えば、NAND型フラッシュメモリを三次元状に積層したBiCS、ReRAMResistanceRandomAccessMemory、PRAMPhasechangeRandomAccessMemory、MRAMMagneticRandomAccessMemory等のその他の半導体記憶装置についても、同様に適用することが可能である。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1実施形態]第1実施形態に係る半導体記憶装置について説明する。<1.構成例>1-1.全体構成例まず、図1を用い、第1実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、第1実施形態に係る半導体記憶装置は、メモリセルアレイ11、データラッチ領域12、バス制御回路15、インターフェイス16を備える。メモリセルアレイ11は、複数のブロックBLOCK0~BLOCKnにより構成される。ブロックBLOCK0~BLOCKnのそれぞれは、詳細については後述するが、ビット線とワード線との交差位置にマトリックス状に配置される複数のメモリセルを備えるものである。データラッチ領域Datalatcharea12には、データの入力または出力I/O:inputoutputごとにカラムCullum方向に分割されて設けられる複数のアドレス領域IO領域<0>~<7>が配置される。本例では、8つのIO領域<0>、~、IO領域<n>、~、IO領域<7>が配置される。IO領域<0>~<7>のそれぞれは、内部I/Oバス20、デコーダ21、シェアドバス22、データラッチ回路23を備える。例えば、IO領域<0>は、内部I/OバスinternalIObus20、デコーダ21、シェアドバスShared1bitbus22、データラッチ回路23を備える。内部I/OバスinternalIObus20は、IO領域<0>~<7>ごとに配置され、IO領域<0>~<7>と電気的に直列に接続される。また、IO領域<0>~<7>は、BUS制御回路15で生成される制御信号、アドレス等に従って駆動される。デコーダdecoder21は、内部I/Oバス20に電気的に接続され、アドレス、制御信号等をデコードする。シェアドバスShared1bitbus22は、8bit単位のデータラッチ23とセンスアンプ25とを電気的に接続する。詳細については、後述する。データラッチ回路datalatch23は、シェアドバス22に電気的に並列に接続される。本例では、データラッチ回路23は、シェアドバス22ごとに、それぞれ8個づつ配置される。センスアンプSenseAmp825は、メモリセルアレイ11からの読み出しデータおよび書き込みデータをビット線BITlineを介してセンスする。なお、ここでは、センスアンプ25およびビット線については、8ビットごとにまとめて表示している。BUS制御回路15は、例えば、上記制御信号等を生成して内部バス配線20へのデータ転送を制御し、この半導体記憶装置の全体の動作を制御する。インターフェイスInterface16により、外部I/OバスExternalIObus<n0>と接続され、この半導体記憶装置の外部のホスト装置等と電気的に接続される。結果、ホスト装置等から入出力データ、アドレスaddress、およびコマンドcommand等が与えられる。1-2.ブロックBLOCKの構成例次に、図2を用い、第1実施形態に係るブロックBLOCKの構成例について説明する。ここでは、一のブロックBLOCK1を例に挙げて説明する。ここで、このブロックBLOCK1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。図示するように、ブロックBLOCK1は、ワード線方向WL方向に配置される複数のメモリセルユニットMUから構成される。メモリセルユニットMUは、WL方向と交差するビット線方向BL方向に配置され、電流経路が直列接続される8個のメモリセルMC0~MC7からなるNANDストリングメモリセルストリングと、NANDストリングの電流経路の一端に接続されるソース側の選択トランジスタS1と、NANDストリングの電流経路の他端に接続されるドレイン側の選択トランジスタS2とから構成される。尚、本例では、メモリセルユニットMUは、8個のメモリセルMC0~MC7から構成されるが、2つ以上のメモリセル、例えば、56個、32個等から構成されていればよく、8個に限定されるというものではない。ソース側の選択トランジスタS1の電流経路の他端はソース線SLに接続される。ドレイン側の選択トランジスタS2の電流経路の他端は、各メモリセルユニットMUに対応してメモリセルユニットMUの上方に設けられ、BL方向に延出するビット線BLm-1に接続される。ワード線WL0~WL7は、WL方向に延び、WL方向の複数のメモリセルの制御ゲート電極CGに共通に接続される。選択ゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1に共通に接続される。選択ゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2に共通に接続される。メモリセルMC0~MC7のそれぞれは、図示しない半導体基板上に順次設けられる、トンネル絶縁膜、浮遊ゲートFG、ゲート間絶縁膜IPD、制御ゲートCGからなる積層構造である。また、ワード線WL0~WL7ごとにページPAGEが存在する。例えば、図中の破線で囲って示すように、ワード線WL7には、ページ7PAGE7が存在する。このページPAGEごとに、後述するデータ読み出し動作、データ書き込み動作が行われるため、ページPAGEはデータ読み出し単位であり、データ書き込み単位である。1-3.Datalatch領域のアドレス割付例次に、第1実施形態に係るDatalatch領域12のアドレス割付例について説明する。まず、後述する参考例と比較する。参考例では、例えば、図14、図15に示すように、アドレス領域であるIO<0>領域~IO<7>に対応する領域A~領域Hが、全てのInternalIObus<0>~InternalIObus<7>に並列に接続され、2048bitのI0<7:0>のカラムアドレスに対応してデータラッチ23を選択する。例えば、デコーダ21は、カラムアドレス図4参照02565127681024128015361792に対して、Shared1bitbus22とInternalIObus<0>を電気的に接続し、ラッチ選択信号0はカラムアドレス0に対応してデータラッチ23中のdatalatch0を選択する。続いて、外部から書き込み実行コマンドが入力されると、datalatch回路から対応するカラムアドレスに対応して、1bitずつShared1bitbus22を通ってSenseAmp25に転送され、メモリセルMCにデータを書き込む。読み出しデータのフロー読み出しデータの流れについては、原則、上記書き込みデータの流れと反対である。まず、半導体記憶装置のチップ外部から読み出しコマンドが入力されると、SenseAmp25で読み出されたデータが、Shared1bitbus22を通ってDatalatch23に保持される。続いて、全データの読み出しが終了した後、チップ外部からデータ読み出し用のクロックがトグルすると、その度に選択Datalatch23からShared1bitbus22を通ってDecorder21に転送される。続いて、転送された読み出しデータは、Decorder21でバッファされ、InternalIObus<0>~<7>に転送され、BUS制御回路15で8bitにまとめられて、半導体記憶装置のチップ外部に出力される。<3.作用効果>第1実施形態に係る半導体記憶装置によれば、少なくとも下記1乃至2の効果が得られる。1データバス配線20の配線面積およびバッファ面積を低減でき、微細化に対して有利である。上記のように、第1実施形態に係る半導体記憶装置は、メモリセルアレイ11の書き込みデータ/読み出しデータをラッチするデータラッチ領域12のアドレス領域IO<0>~<7>を、データのI/O単位で分割して構成する。さらに、上記アドレス領域IO<0>~<7>は、半導体記憶装置のチップ内部のデータ入出力を司る内部バス配線InternalIObus<0>~<7>にそれぞれ直列に接続される。さらに、例えば、上記アドレス領域IO<0>領域には、センスアンプS/A0~S/A255、データラッチdatalatch0~255、デコーダ21が配置され、これらがInternalIObus<0>に直列に接続される。また、データラッチ23とセンスアンプ25との間を電気的に接続するシェアドバス22が配置される。そのため、アドレス領域であるIO<0>領域~IO<7>領域のそれぞれについて、データラッチ回路23の2048bitのカラムアドレスcolumAdd02047を割り付けられる。例えば、IO<0>領域では、InternalIObus<0>が直列に接続され、2048bitのカラムアドレスcolumAdd02047が割り付けられる。これに対して、参考例では、例えば、図14に示すように、アドレス領域であるIO<0>領域~IO<7>に対応する領域A~領域Hが、全てのInternalIObus<0>~InternalIObus<7>に並列に接続され、2048bitのI0<7:0>のカラムアドレスcolumAdd0255256511512767がそれぞれ割り付けられる。このように、第1実施形態では、InternalIObus<0>~<7>を1本に統合することができる。例えば、参考例では並列的に配置される8本のInternalIObus<0>~<7>を、第1実施形態よれば1本のInternalIObus<0>~<7>に統合することができる。そのため、InternalIObus<0>~<7>の面積を低減できるため、後述する図13に示すようなシールド配線を考慮すると配線面積を1/16程度まで低減でき、Decorder21のバッファ面積を1/8程度まで低減できる。さらに、参考例では、InternalIObus<0>~<7>を全てDatalatchareaの端から端まで並列に配線する必要があるため、不要な配線領域が発生する。これに対して、第1実施形態では、InternalIObus<0>~<7>を、アドレス領域<0>~<7>に対応して分割し、必要な領域だけに配線すればよい点で、更に面積を低減することができる。このように、第1実施形態によれば、微細化に対して有利である。2消費電力の削減に有利である。上記のように、第1実施形態に係る半導体記憶装置では、InternalIObus<0>~<7>の面積を低減できることや、後述する図13に示すようなシールド配線を考慮すると、Datalatcharea12の配線で消費される電力を1/8程度にまで削減できる。さらに、第1実施形態では、InternalIObus<0>~<7>を必要な領域だけに配線すればよいため、配線長に従ってバッファの駆動力を最適化することで、消費電力を低減することが可能となる。このように、第1実施形態によれば、消費電力の低減に対して有利である。[第2実施形態不良カラム置き換えシステムの一例]次に、第2実施形態に係る半導体記憶装置について説明する。この実施形態は、不良カラム置き換えシステムの一例に関するものである。不良カラム置き換えシステムとは、NAND型フラッシュメモリにおいて、数バイト程度のカラム不良を救済するシステムのことを言う。本例では、このシステムを対応した場合の対応するアドレス領域に関するものである。なお、この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<不良カラム置き換えシステムについて>図7に示すように、第2実施形態は、アドレス領域において、メインデータ領域12-1とは別の専用の置き換え領域12-2を更に備える点で、上記第1実施形態と相違する。<構成例>メインデータ領域12-1は、上記アドレス領域IO領域<0>~<7>により構成される。アドレス領域IO領域<0>~<7>は、上記のように、不良でない正しいデータを保持するメインのデータラッチ領域Datalatchareaである。置き換え領域12-2は、不良カラム置き換え領域33により構成される。不良カラム置き換え領域33は、不良データを保持する専用のデータラッチ領域である。不良カラム置き換え領域33は、置き換え領域バス35に直列に接続される。置き換え領域バス35は、BUS制御回路15により制御される。置き換え領域12-2の構成は、上記アドレス領域IO領域<0>~<7>と同様である。置き換え領域バス35は、上記InternalIObus<0>~<7>と同様である。<データ転送動作>上記構成において、不良カラム置き換え領域33に入力される不良データは、置き換え領域BUS35を通って、置き換え領域33中のDatalatch回路に転送される。ここで、本例では置き換え領域12-2の構成が、上記アドレス領域IO<0>~<7>と同様であるため、不良データを1bit単位の最小単位で置き換えることができる。そのため、余分なDatalatch回路23がなく、置き換え領域33の面積を低減できる。例えば、図14に示す参考例では、不良データを8bit単位でしか置き換えることができない。そのため、本例に係る不良カラム置き換え領域33の占有面積を、参考例に比べて、1/8程度にまで削減できる。なお、データ転送動作は、置き換え領域33に直接データ入力をする場合と、一度メインデータ領域12-1のDatalatch回路23に保持してから置き換え領域33に転送する場合とがある。本実施形態では、いずれの場合でも良い。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>第2実施形態に係る半導体記憶装置によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第2実施形態は、アドレス領域において、メインデータ領域12-1とは別の専用の置き換え領域12-2を更に備える。ここで、置き換え領域12-2の構成は、上記アドレス領域IO<0>~<7>と同様であるため、不良データを1bit単位の最小単位でデータを置き換えることができる。そのため、余分なDatalatch回路23がなく、置き換え領域33の面積を低減できる点で、有利である。例えば、図14示す参考例では、不良データを8bit単位でしか置き換えることができない。そのため、本例に係る不良カラム置き換え領域33の占有面積を、参考例に比べて、1/8程度にまで削減できる。[第3実施形態ポインタシステムの一例]次に、第3実施形態に係る半導体記憶装置について、図8乃至図10を用いて説明する。この実施形態は、ポインタシステムの一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<構成例>本例に係るポインタシステムの構成例は、図8のように示される。ここでは、上記アドレス領域IO<0>中の2つのポインタ回路UNIT<0>、UNIT<1>を一例に挙げて説明する。ここでは、上記のように、1ページ2048カラムである場合を例に挙げる。また、本例では、1UNIT8bitで構成されるため、1pate256UNITx8となる点で、後述する参考例と相違する。参考例では、1page256UNITは同様であるが、1UNIT8byteで構成されるからである。図示するように、2つのポインタ回路UNIT<0>、<1>のそれぞれは、内部IOバス20<0>、フリップフロップFF、デコーダ0<0>21、アンド回路AND<0>~<7>、データラッチ0<0>~0<7>23により構成される。内部IOバス20<0>、デコーダ0<0>21、データラッチ0<0>~0<7>23は、上記と同様である。フリップフロップFFは、入力がバス制御回路15から入力されるクロック信号と前段のフリップフロップFFの出力に接続され、ポインタ信号pointer0pointer1を出力する。ポインタ信号は、デコーダ21の入力およびアンド回路ADDに接続される。ここで、ポインタ信号とは、UNIT選択信号であり、そのためアドレス領域で1つだけhigh状態となり、1ページで合計8個のポインタ信号がアドレス領域単位で並列に動作する信号である。アンド回路AND<0>~<7>は、入力されるポインタ信号およびラッチデコード信号<0>~<7>のアンド信号を、データラッチ_0<0>~_7<0>の入力にそれぞれ出力する。<ポインタ信号について>次に、図9を用い、本例に係るポインタ信号について、より具体的に説明する。上記用のように、ポインタ信号とは、UNIT選択信号であり、そのためアドレス領域で1つだけhigh状態となり、1ページで合計8個のポインタ信号がアドレス領域単位で並列に動作する信号である。そのため、図示するように、本例では、IO領域<0>~<7>の中のUNIT<0>~<255>のいずれか一つを選択するために、1つだけhigh状態1状態となるポインタ信号pointerがアドレス領域IO<0>~<7>単位で同時並行的に動作する。例えば、IO領域<0>~<7>の中のUNIT<0>を選択するために、ポインタ信号pointer0がhigh状態となり、IO領域<0>~<7>の中の8つのポインタ信号pointer0がそれぞれ同時並列的に動作する。続いて、ポインタ信号は、クロック信号がトグルするごとに、インクリメントされた次のUNIT<1>を選択する。最後に、ポインタ信号pointer3は、最初のUNIT<0>を選択し、同様の動作を繰り返す。一方、図17に示す参考例に係るポインタ信号と比較すると、参考例に係るポインタ信号は、UNITを選択するために、アドレス領域IO<7:0>で1つだけhigh状態となる。例えば、参考例に係るポインタ信号pointer0は、UNIT<0>を選択するために、アドレス領域IO<7:0>で1つだけhigh状態となる。<動作波形>次に、図10を用い、本例に係るポインタシステムの動作波形について説明する。ここでは、図8に説明した2つのUNIT<0>、UNIT<1>を一例に挙げる。まず、時刻t1の際、バス制御回路15により、ラッチデコード信号<0>が、high状態とされる。続いて、時刻t2の際、クロック信号がhigh状態となると、ラッチデコード信号<0>もhigh状態となり、ポインタ信号pointer0がhigh状態となる。そのため、アドレス領域IO<0>~<7>のUNIT<0>が選択される。続いて、時刻t3の際、クロック信号がhigh状態となると、ポインタ信号pointer0およびラッチデコード信号<0>がlow状態となり、次のラッチデコード信号<8>およびポインタ信号pointer1がhigh状態となる。そのため、アドレス領域IO<0>~<7>のUNIT<1>が選択される。以降、同様にして、ポインタシステムを動作させ、アドレス領域IO<0>~<7>のUNIT<0>~<255>を選択させる。<作用効果>第3実施形態に係る半導体記憶装置によれば、少なくとも上記1および2と同様の効果が得られる。さらに、本例では、ポインタシステムとして、1つのアドレス領域IO<0>中を、UNIT<0>~<255>により構成する。例えば、UNIT<0>、<1>のそれぞれは、内部IOバス20<0>、フリップフロップFF、デコーダ0<0>21、アンド回路AND<0>~<7>、データラッチ0<0>~0<7>23により構成される。内部IOバス20<0>、デコーダ0<0>21、データラッチ0<0>~0<7>23は、上記と同様である。そのため、例えば、図16に示す参考例に係るポインタシステムと比較すると、本例の構成では、1ページ構成を8分割し、それぞれをIO領域に割り当てることができる。[参考例]次に、上記第1乃至第3の実施形態と比較するために、参考例に係る半導体記憶装置について説明する。この説明において、上記第1乃至第3の実施形態と重複する部分の詳細な説明を省略する。<全体構成例>参考例に係る半導体記憶装置の全体構成例は、図11のように示される。ここでは、上記と同様に、BUSが8bitの場合を例に、データの流れについて説明する。図示するように、参考例では、半導体記憶装置のチップ外部から入力されたデータは、ExternalIOBUSにおいて、Interface160を通って、8本のInternalIObusにラッチされる。このように、比較例では、8本のInternalIObusが、Datalatcharea120を平行に配線される。このInternalIObusの配線は、チップの端から端まで配線される。そして、Decorder内部210のスイッチが開くとShared1bitbusを通って1ビットずつ指定されたDatalatchに入力される。同様に、Shared1bitbusには8個のDatalatchが接続される。全てのデータ入力が終了して実行コマンドが入力されると、書き込みデータはDatalatchからShared1bitbusを通ってSenseAmpへ転送され、書き込み動作がスタートする。読み出しコマンドが入力されると、MemoryCellArray110に書かれているデータは、SenseAmpで読み出され、Shared1bitbusを通って一度、Datalatchに保持される。読み出しデータは、外部クロックがトグルする度にDatalatchからShared1bitbusを通って、Decorder210でバッファされてInternalIObusとなり、Interface160を通って図示しないExternalIOBUSとしてチップ外部へ出力される。<デコーダ210について>参考例に係るデコーダdecoder210の構成例は、図12のように示される。図示するように、Decorder210には、入力用のスイッチSW10と、出力用のバッファBF210、および出力用のスイッチSW20がInternalIObusの数本例では、8個だけ配置される。そして、入出力データについて、パラレルシリアル変換を行う。データ入力時では、入力データをBUS制御回路150の内の大きなバッファで強く駆動される。一方、データ出力時では、出力データをDatalatch内の小さなトランジスタでShared1bitbusを駆動しなければならないため、Decorder210内の8つのバッファBF210でバッファしてから、InternalIObusにデータを転送する。これがDecorder210の面積が増加する原因となり得る。デコーダ210内のバッファBF210のバッファサイズが大きいためである。さらに、バッファBF210のバッファサイズが大きいため、消費電流も増加する。また、近年では、高速化のためにInternalIObusを入力用と出力用に分割し、それぞれをパラレル動作させることが多い。分割した分だけInternalIObusの数が増え、BUS制御回路の面積が大きくなる。<InternalIObusのレイアウト例>さらに、図13に示すInternalIObusのレイアウト例にあるように、隣接するInternalIObus配線からデータが影響を受けないようにために、隣接するInternalIObus配線の間に電源配線等によるシールド配線を配置する必要もある。シールド配線により、InternalIObusをシールドするためである。そのため、シールド配線による配線面積も加わり、これもデコーダ210の面積増加の原因となり得る。このように、比較例に係る半導体記憶装置では、微細化に対して不利であるという傾向がある。<アドレス領域>参考例に係るアドレス領域は、例えば、図14、図15のように示される。図示すように、上記アドレス領域であるI/O<0>領域~I/O<7>に対応する領域A~領域Hが、全てのInternalIObus<0>~InternalIObus<7>に並列に接続され、2048bitのI/0<7:0>のカラムアドレスcolumAdd0255256511512767がそれぞれ割り付けられる点で、第1実施形態と相違する。このように、参考例では、Datalatchareに、InternalIObusが、並列に8本配線される。InternalIObusは、それぞれの領域のShared1bitbusに接続される。そのため、InternalIObusが並列に配線されることによって、バッファ面積、配線面積が増大し、消費電流が増大する点で不利となる。<ポインタシステム>参考例に係るポインタシステムは、図16のように示される。参考例では、1UNIT8byteで構成され、1page256UNITとである点で、上記第3の実施形態と相違する。即ち、図示する参考例の1ページの構成では、1つのカラムアドレスは、8バイトのデータで構成される。8バイトアドレスで、1つのUNITを構成する。256のUNITで、1つのページを構成する。従って、同様に、1ページ=256カラムアドレスで構成される。参考例の256個あるポインタ信号は、1ページで1つだけがhigh状態1状態になり、そのUNITを選択する。例えば、図17に示すように、参考例に係るポインタ信号pointer0~pointer255は、UNIT<0>~<255>を選択するために、アドレス領域IO<7:0>で1つだけhigh状態となる。例えば、参考例に係るポインタ信号pointer0は、UNIT<0>を選択するために、アドレス領域IO<7:0>で1つだけhigh状態となる。ポインタ信号pointer255は、クロック信号により、1つ右のUNITへ移動し、UNIT<255>の次はUNIT<0>に戻る。アドレス選択については、UNIT内で内部アドレス0~7が割り当てられており、ラッチデコード信号で制御する。ラッチデコード信号とポインタ信号とによって、カラムを1つだけ選択する。このように、ポインタシステムを用いれば、UNIT単位でポインタ回路は一つだけ配置されるので、面積削減が可能である。以上、本発明の実施形態、参考例を説明したが、これらの実施形態、参考例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。