"複数の外部導出配線と、マスクROM領域、内部バス、前記内部バスに接続された複数のバス接続端子、および複数の外部接続端子を持つ半導体集積回路基板と、前記半導体集積回路基板上に積層され、複数のROM接続端子を持つプログラマブルROMと、を有し、前記複数の外部接続端子と前記複数の外部導出配線とが電気的に接続され、前記複数のバス接続端子と前記複数のROM接続端子とが直接電気的に接続され、前記複数の外部導出配線の一部、前記半導体集積回路基板、前記プログラマブルROM、前記複数の外部接続端子と前記複数の外部導出配線との電気的接続、および前記複数のバス接続端子と前記複数のROM接続端子との電気的接続のそれぞれが同一半導体パッケージ内に封止されてなることを特徴とする半導体集積回路装置。前記プログラマブルROMは、OTPであることを特徴とする請求項1記載の半導体集積回路装置。前記プログラマブルROMは、電源用接続端子を有し、前記電源用接続端子と前記複数の外部導出配線のうちの少なくとも一つとが電気的に接続されてなることを特徴とする請求項1記載の半導体集積回路装置。前記複数のバス接続端子は、内部アドレス用接続端子と内部データ用接続端子とからなることを特徴とする請求項1記載の半導体集積回路装置。前記半導体集積回路基板は、入出力回路ユニットを含み、前記内部アドレス用接続端子および前記内部データ用接続端子は、前記入出力回路ユニットを介して前記複数の外部導出配線の一部に接続されてなることを特徴とする請求項4記載の半導体集積回路装置。前記半導体集積回路基板は、CPUとRAMと、を有するマイクロコントローラであることを特徴とする請求項1乃至5のいずれか1つに記載の半導体集積回路装置。複数の外部導出配線と、マスクROM領域、内部バス、前記内部バスに接続された複数のバス接続端子、入出力回路ユニット、および複数の外部接続端子を持つ半導体集積回路基板と、前記半導体集積回路基板上に積層され、複数のROM接続端子を持つプログラマブルROMと、を有し、前記複数の外部接続端子と前記複数の外部導出配線とが電気的に接続され、前記複数のバス接続端子と前記複数のROM接続端子とが電気的に接続され、前記複数の外部導出配線の一部、前記半導体集積回路基板、前記プログラマブルROM、前記複数の外部接続端子と前記複数の外部導出配線との電気的接続、および前記複数のバス接続端子と前記複数のROM接続端子との電気的接続のそれぞれが同一半導体パッケージ内に封止されてなる半導体集積回路装置であって、封止された状態で前記プログラマブルROMにプログラムを記憶させてなることを特徴とする半導体集積回路装置。複数の外部導出配線と、マスクROM領域、内部バス、前記内部バスに接続された複数のバス接続端子、および複数の外部接続端子を持つ半導体集積回路基板とを準備する工程と、複数のROM接続端子を持つプログラマブルROMを前記半導体集積回路基板上に積層する工程と、前記複数の外部接続端子と前記複数の外部導出配線とを電気的に接続する工程と、前記複数のバス接続端子と前記複数のROM接続端子とを直接電気的に接続する工程と、を有する半導体集積回路装置の製造方法。前記複数の外部導出配線の一部、前記半導体集積回路基板、前記プログラマブルROM、前記複数の外部接続端子と前記複数の外部導出配線との電気的接続、および前記複数のバス接続端子と前記複数のROM接続端子との電気的接続のそれぞれを同一半導体パッケージ内に封止する工程を更に有することを特徴とする請求項8記載の半導体集積回路装置の製造方法。前記プログラマブルROMとしてOTPを準備する工程を有することを特徴とする請求項8記載の半導体集積回路装置の製造方法。前記プログラマブルROMに電源用接続端子を設ける工程を含み、前記電源用接続端子に前記複数の外部導出配線のうちの少なくとも一つを電気的に接続する工程を有することを特徴とする請求項8記載の半導体集積回路装置の製造方法。前記複数のバス接続端子として内部アドレス用接続端子と内部データ用接続端子とを準備する工程と、前記内部アドレス用接続端子と内部データ用接続端子とを前記複数のROM接続端子にそれぞれ電気的に接続する工程と、を有することを特徴とする請求項8記載の半導体集積回路装置の製造方法。前記半導体集積回路基板に入出力回路ユニットを設ける工程を含み、前記内部アドレス用接続端子および前記内部データ用接続端子を前記入出力回路ユニットを介して前記複数の外部導出配線の一部に接続する工程を有することを特徴とする請求項12記載の半導体集積回路装置の製造方法。前記半導体集積回路基板として、CPUとRAMとを含むマイクロコントローラを準備する工程を有することを特徴とする請求項8乃至13のいずれか1つに記載の半導体集積回路装置の製造方法。複数の外部導出配線と、マスクROM領域、内部バス、前記内部バスに接続された複数のバス接続端子、入出力回路ユニット、および複数の外部接続端子を持つ半導体集積回路基板とを準備する工程と、複数のROM接続端子を持つプログラマブルROMを前記半導体集積回路基板上に積層する工程と、前記複数の外部接続端子と前記複数の外部導出配線とを電気的に接続する工程と、前記複数のバス接続端子と前記複数のROM接続端子とを直接電気的に接続する工程と、前記複数の外部導出配線の一部、前記半導体集積回路基板、前記プログラマブルROM、前記複数の外部接続端子と前記複数の外部導出配線との電気的接続、および前記複数のバス接続端子と前記複数のROM接続端子との電気的接続のそれぞれを同一半導体パッケージ内に封止する工程と、を有する半導体集積回路装置を準備する工程と、前記プログラマブルROMにプログラムを記憶させる工程と、を有することを特徴とする半導体集積回路装置にプログラムを記憶させる方法。上述した従来のマイクロコントローラの製造方法においては、半導体メーカは、OTP版の製品設計とマスクROM版の製品設計との、2種類の製品設計を行わなければならない。そのために、最終製品としてのマイクロコントローラを開発するまでに、非常に長時間例えば、1~1.5年かかってしまうという問題がある。また、これまで、OTP版とマスクROM版では、パッケージ状態では、ピン互換となっており、置き換えが可能であるが、半導体チップとしては別物であり、特性までは、互換が取れない箇所が多々あったOTP版で評価完了したシステムに、マスクROM版を置き換えると、動作しないといった不具合が発生する場合があった。。一方、上記特許文献1、2に開示されているように、最終製品として、1つの半導体チップではなく、2つの半導体チップを積層して1つの樹脂封止体で封止したマイクロコントローラを製造することも考えられる。しかしながら、上述したように、EEPROMフラッシュメモリはマスクROMに比べて非常に高価であるので、マイクロコントローラを大量生産する場合には不向きである。また、特許文献2では、ベースチップのマスクROM領域の上に上部チップフラッシュメモリを搭載して、マスクROM機能を捨てる実施例を開示している。しかしながら、特許文献2は、どのようにして上部チップフラッシュメモリをマスクROM領域上に搭載し、どのようにしてマスクROM機能を捨てるのかについての具体的な手段構成については何ら開示していない。また、特許文献1及び2に開示されたマルチチップパッケージでは、ベースチップマイコン用チップの上にサブチップ上部チップ、EEPROM用チップを積層している。このようなマルチチップパッケージにおいては、サブチップのROM接続端子をどのようにして電気的に接続するかが問題となる。特許文献2では、ベースチップを搭載するリードフレーム配線基板の外部導出端子にワイヤボンディングによってROM接続端子を接続している。しかしながら、このような構成では、ベースチップおよびサブチップを封止するパッケージ樹脂封止体の端子数が多数必要になってしまう。一方、特許文献1では、ベースチップ上に形成されたI/O領域にワイヤボンディングによってROM接続端子を接続している。しかしながら、このような構成では、ベースチップのI/O領域が増大してしまう。したがって、本発明の課題は、パッケージの端子数外部導出配線の数を増加することなく、かつ、ベースチップ半導体集積回路基板のI/O領域を増加させることなく、サブチッププログラマブルROMをベースチップ半導体集積回路基板上に積層することができる半導体集積回路装置およびその製造方法を提供することにある。本発明の第1の態様によれば、複数の外部導出配線55と、マスクROM領域11A、内部バス13、前記内部バスに接続された複数のバス接続端子132-1,134-1、および複数の外部接続端子10-1を持つ半導体集積回路基板10,10A,10B,10C、10Dと、前記半導体集積回路基板上に積層され、複数のROM接続端子を持つプログラマブルROM15;15Aと、を有し、前記複数の外部接続端子10-1と前記複数の外部導出配線55とが電気的に接続され、前記複数のバス接続端子132-1,134-1と前記複数のROM接続端子とがそれぞれ直接電気的に接続され、前記複数の外部導出配線55の一部、前記半導体集積回路基板10,10A,10B,10C、10D、前記プログラマブルROM15;15A、前記複数の外部接続端子10-1と前記複数の外部導出配線55との電気的接続、および前記複数のバス接続端子132-1,134-1と前記複数のROM接続端子との電気接続のそれぞれが同一半導体パッケージ17内に封止されてなることを特徴とする半導体集積回路装置が得られる。上記半導体集積回路装置において、前記プログラマブルROM15;15Aは、OTPであって良い。前記プログラマブルROM15;15Aは、電源用接続端子15-3を有して良い。この場合、前記電源用接続端子15-3と前記複数の外部導出配線55のうちの少なくとも一つとが電気的に接続される。前記複数のバス接続端子132-1,134-1は、内部アドレス用接続端子132-1と内部データ用接続端子134-1とからなって良い。前記半導体集積回路基板10,10A,10B,10C、10Dは、入出力回路ユニット123を含んでよい。この場合、前記内部アドレス用接続端子132-1および前記内部データ用接続端子134-1は、前記入出力回路ユニット123を介して前記複数の外部導出配線55の一部に接続される。前記半導体集積回路基板10,10A,10B,10C、10Dは、CPU121とRAM122と、を有するマイクロコントローラであってよい。本発明の第2の態様によれば、複数の外部導出配線55と、マスクROM領域11A、内部バス13、前記内部バスに接続された複数のバス接続端子132-1,134-1、入出力回路ユニット123、および複数の外部接続端子10-1を持つ半導体集積回路基板10,10A,10B,10C、10Dと、前記半導体集積回路基板上に積層され、複数のROM接続端子を持つプログラマブルROM15;15Aと、有し、前記複数の外部接続端子10-1と前記複数の外部導出配線55とが電気的に接続され、前記複数のバス接続端子132-1,134-1と前記複数のROM接続端子とが直接電気的に接続され、前記複数の外部導出配線55の一部、前記半導体集積回路基板10,10A,10B,10C、10D、前記プログラマブルROM15;15A、前記複数の外部接続端子10-1と前記複数の外部導出配線55との電気的接続、および前記複数のバス接続端子132-1,134-1と前記複数のROM接続端子との電気的接続のそれぞれが同一半導体パッケージ17内に封止されてなる半導体集積回路装置であって、封止された状態で前記プログラマブルROM15;15Aにプログラムを記憶させてなることを特徴とする半導体集積回路装置が得られる。本発明の第3の態様によれば、複数の外部導出配線55と、マスクROM領域11A、内部バス13、前記内部バスに接続された複数のバス接続端子132-1,134-1、および複数の外部接続端子10-1を持つ半導体集積回路基板10,10A,10B,10C、10Dとを準備する工程と、複数のROM接続端子を持つプログラマブルROM15;15Aを前記半導体集積回路基板上に積層する工程と、前記複数の外部接続端子10-1と前記複数の外部導出配線55とを電気的に接続する工程と、前記複数のバス接続端子132-1,134-1と前記複数のROM接続端子とを直接電気的に接続する工程と、を有する半導体集積回路装置の製造方法が得られる。上記半導体集積回路装置の製造方法において、前記複数の外部導出配線55の一部、前記半導体集積回路基板10,10A,10B,10C、10D、前記プログラマブルROM15;15A、前記複数の外部接続端子10-1と前記複数の外部導出配線55との電気的接続、および前記複数のバス接続端子132-1,134-1と前記複数のROM接続端子との電気的接続のそれぞれを同一半導体パッケージ17内に封止する工程を更に有して良い。上記製造方法は、前記プログラマブルROM15;15AとしてOTPを準備する工程を有して良い。上記製造方法は、前記プログラマブルROM15;15Aに電源用接続端子15-3を設ける工程を含んで良い。この場合、上記製造方法は、前記電源用接続端子15-3に前記複数の外部導出配線55のうちの少なくとも一つを電気的に接続する工程を有する。上記製造方法は、前記複数のバス接続端子として内部アドレス用接続端子132-1と内部データ用接続端子134-1とを準備する工程と、前記内部アドレス用接続端子132-1と内部データ用接続端子134-1とを前記複数のROM接続端子にそれぞれ電気的に接続する工程と、を有して良い。上記製造方法は、前記半導体集積回路基板10,10A,10B,10C、10Dに入出力回路ユニット123を設ける工程を含んで良い。この場合、上記製造方法は、前記内部アドレス用接続端子132-1および前記内部データ用接続端子134-1を前記入出力回路ユニット123を介して前記複数の外部導出配線55の一部に接続する工程を有する。上記製造方法は、前記半導体集積回路基板10,10A,10B,10C、10Dとして、CPU121とRAM123とを含むマイクロコントローラを準備する工程を有して良い。本発明の第4の態様によれば、複数の外部導出配線55と、べきマスクROM領域11A、内部バス13、前記内部バスに接続された複数のバス接続端子132-1,134-1、入出力回路ユニット123、および複数の外部接続端子10-1を持つ半導体集積回路基板10,10A,10B,10C、10Dとを準備する工程と、複数のROM接続端子を持つプログラマブルROM15;15Aを前記半導体集積回路基板上に積層する工程と、前記複数の外部接続端子10-1と前記複数の外部導出配線55とを電気的に接続する工程と、前記複数のバス接続端子132-1,134-1と前記複数のROM接続端子とを直接電気的に接続する工程と、前記複数の外部導出配線55の一部、前記半導体集積回路基板10,10A,10B,10C、10D、前記プログラマブルROM15;15A、前記複数の外部接続端子10-1と前記複数の外部導出配線55との電気的接続、および前記複数のバス接続端子132-1,134-1と前記複数のROM接続端子との電気的接続のそれぞれを同一半導体パッケージ17内に封止する工程と、を有する半導体集積回路装置を準備する工程と、前記プログラマブルROM15;15Aにプログラムを記憶させる工程と、を有することを特徴とする半導体集積回路装置にプログラムを記憶させる方法が得られる。尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。本発明では、ROM接続端子を内部バスに直接電気的に接続しているので、外部導出配線の数の増加を抑えることができる共に、半導体集積回路基板のI/O領域の増加をも抑えることができる。図1乃至図7を参照して、本発明の一実施の形態に係るマイクロコントローラの製造方法について説明する。尚、前述したように、マイクロコントローラのハードウェアの開発は半導体メーカ側で行われ、マイクロコントローラのソフトウェアプログラムの開発はユーザ側で行われる。すなわち、マイクロコントローラの開発は半導体メーカとユーザとの共同作業で行われる。また、ここで最終製品として製造すべきマイクロコントローラは、マスクROMに最終のプログラムを記憶させたもので、シングルチップ半導体集積回路装置の一種である。先ず、半導体メーカとユーザとの間で、製造すべきマイクロコントローラシングルチップ半導体集積回路装置の仕様検討を行う。ここで、製造すべき最終のマイクロコントローラは、CPUと、RAMと、マスクROMと、入出力制御LSIとを1チップに組み込んだものである。尚、CPUとRAMとマスクROMと入出力制御LSIとは、内部バスを介して相互に接続される。内部バスは、アドレスバスとデータバスとを有する。半導体メーカは、開発ツールとしてのエミュレータソフトエミュレータ及びインサーキットエミュレータをユーザに提供し、ユーザはこのエミュレータを使用して上記マスクROMに記憶すべきソフトウェアプログラムを開発する。ここまでの工程は、上述した従来のマイクロコントローラの製造方法と同じである。半導体メーカでは、図1に示されるような、マスクROM版の製品設計を行い、ユーザではソフトエミュレータを使用したプログラムのデバッグを行う。前述したように、従来のマイクロコントローラの製造方法においては、半導体メーカがOTP版の製品設計を行っていたが、本発明に係るマイクロコントローラの製造方法においては、半導体メーカは、直接、マスクROM版の製品設計を行う。ここで設計されるべきマスクROM版の製品仮の半導体集積回路基板、仮のマイクロコントローラ基板10とは、仮のマスクROM11と、その他の集積回路12とを1チップに組み込んだものである。その他の集積回路12は、CPUと、RAMと、入出力制御LSIとを有する。但し、この仮のマスクROM11にはプログラムが記憶されていない。また、仮のマスクROM11上には、後述するように、プログラマブルROMの1つであるOTPが積層されるので、仮の半導体集積回路基板仮のマイクロコントローラ基板10は、最終的に製造されるべき実際の半導体集積回路基板後述するとは、若干構成が異なる。換言すれば、マスクROM上にOTPを積層することを考慮に入れて、マスクROM版の製品設計が行われる。仮の半導体集積回路基板仮のマイクロコントローラ基板10は、第1の半導体集積回路基板第1のマイクロコントローラとも呼ばれ、仮のマスクROM11は第1のマスクROMとも呼ばれる。とにかく、この工程においては、半導体メーカは、プログラムが記憶されていない第1のマスクROM11と、この第1のマスクROM11が金属配線で接続される予定の第1の内部バス13とを有する第1の半導体集積回路基板第1のマイクロコントローラ10を準備する。次に、図2に示されるように、半導体メーカでは、第1のマスクROM11が第1の内部バス13と電気的に切り離された状態で、第1の半導体集積回路基板第1のマイクロコントローラ基板10とは独立しているプログラマブルROM15を第1の内部バス13に電気的に接続する。プログラマブルROM15は不揮発性メモリ装置の一種である。本例では、プログラマブルROM15として、OTPを使用しており、プログラマブルROMOTP15は、マスクROM11の上に積層される図3参照。図示の例において、この接続工程では、プログラマブルROMOTP15を、第1の内部バス13から導出されたボンディングパッド後述するに、ワイヤボンディング技術により電気的に接続する。尚、このワイヤボンディング技術により電気的に接続する方法には、種々の方法があるので、後で図面を参照して詳細に説明する。引き続いて、半導体メーカでは、図3に示されるように、第1の半導体集積回路基板第1のマイクロコントローラ基板10とプログラマブルROMOTP15とを、同一半導体パッケージ17内に封止する。すなわち、この封止する工程では、プログラマブルROMOTP15を、第1の半導体集積回路基板第1のマイクロコントローラ基板10上に積層した状態で、同一半導体パッケージ17内に封止する。これにより、仮の半導体集積回路装置仮のマイクロコントローラ20が製造される。但し、この工程では、プログラマブルROMOTP15にはプログラムは未だ記憶されておらず、プログラマブルROMOTP15へのプログラムの記憶は、後述するように、ユーザ側で行われる。半導体メーカでは、このようにして製造された、同一構成の複数個の仮のマイクロコントローラ20をユーザに提供する。この工程においてユーザに提供される仮のマイクロコントローラ20は、従来のマイクロコントローラの製造方法において、ユーザに提供される仮のマイクロコントローラとは異なることに注意されたい。すなわち、上述したように、従来のマイクロコントローラの製造方法においてユーザに提供される仮のマイクロコントローラは、CPUと、RAMと、OTPと、入出力制御LSIとから成る1つの半導体チップが半導体パッケージ内に封止されたものであるのに対して、本実施の形態においてユーザに提供される仮のマイクロコントローラ20は、CPUと、RAMと、マスクROM11と、入出力制御LSIとから成る第1の半導体チップ10と、第1の半導体チップ10上に積層されたプログラマブルROMOTP15から成る第2の半導体チップとが同一半導体パッケージ17内に封止されたものである。さらに、ここでユーザに提供される仮のマイクロコントローラ20は、上述した特許文献2に開示されているマルチチップパッケージとは異なり、あくまで仮のものすなわち、半製品であって、最終製品ではないことにも注意されたい。換言すれば、本発明では、最終のマイクロコントローラを製造するために、一時的に、特許文献2に開示されているような、マルチチップパッケージ仮のマイクロコントローラを使用する但し、生産数量が少ない場合など、ユーザの要求によっては、仮のマイクロコントローラを最終製品とする場合もある。。ユーザでは、図4に示されるように、半導体メーカから提供された複数の仮のマイクロコントローラ20の中の1つに対して、EPROMプログラマライタ22を使用して、仮のプログラムすなわち、ソフトエミュレータを使用してデバッグされたプログラムをプログラマブルROMOTP15に記憶する。詳述すると、EPROMプログラマライタ22にアドレス、データ他の信号線24を介して接続されたICソケット26に、1個の仮のマイクロコントローラ20を差し込んで、EPROMプログラマライタ22から信号線24及びICソケット26を介して仮のプログラムを転送することにより、仮のプログラムをプログラマブルROMOTP15に記憶する。次に、ユーザでは、図5に示されるように、上記仮のプログラムを記憶した仮のマイクロコントローラ20を機器ターゲットボードに搭載して、この仮のプログラムの検査を行う。すなわち、仮のプログラムを記憶した仮のマイクロコントローラ20をターゲットボードである評価用基板28に搭載し、この評価用基板28にアドレス、データ等の信号線30を介して接続されたインサーキットエミュレータ32を使用して、その評価用基板28の機能動作検証を行う。ここで、上述したように、OTP15は、一度だけしか情報を書き込むことができない。従って、上記検査により仮のプログラムに修正箇所誤りが見つかった場合には、ユーザは、別の仮のマイクロコントローラ20のOTP15に、修正した仮のプログラムを記憶して図4、この修正した仮のプログラムの再検査、再修正を行う図5。すなわち、仮のプログラムの検査再検査、修正再修正を繰り返し行う。この仮のプログラムの検査再検査、修正再修正動作を繰り返して、ユーザ側において最終的なプログラムが決定される。従来のマイクロコントローラの製造方法においては、OTP版の製品設計を行い、仮のマイクロコントローラを提供した後、半導体メーカでは、引き続いて、マスクROM版の製品設計を行っていた。これに対して、本発明に係るマイクロコントローラの製造方法では、OTP版の製品設計を行うことなく、直接、マスクROM版の製品設計を行っている。したがって、本発明では、この段階において、改めてマスクROM版の製品設計を行う必要がない。換言すれば、この段階では、マスクROM版の製品設計は既に終了しており、実際の半導体集積回路基板実際のマイクロコントローラ基板100の設計は既に完成している。但し、ここで設計済みの実際の半導体集積回路基板実際のマイクロコントローラ基板100は、図1に図示した仮の半導体集積回路基板仮のマイクロコントローラ基板10とは異なり、実際のマスクROM110上にOTP15を積層する必要がない。設計済みの実際の半導体集積回路基板実際のマイクロコントローラ基板100は、実際のマスクROM110と、その他の集積回路120とを1チップに組み込んだものである図7参照。その他の集積回路120は、CPUと、RAMと、入出力制御LSIとを有する。但し、この段階では、設計済みの実際の半導体集積回路基板マイクロコントローラ基板100の実際のマスクROM110には、未だ最終的なプログラムが記憶されておらず、実際の内部バス130とも接続されていない。実際の半導体集積回路基板実際のマイクロコントローラ基板100は、第2の半導体集積回路基板第2のマイクロコントローラ基板とも呼ばれ、実際のマスクROM110は第2のマスクROMとも呼ばれ、実際の内部バス130は第2の内部バスとも呼ばれる。ユーザは、上記決定した最終的なプログラムを半導体メーカへ発注提供する。半導体メーカでは、図6に示されるように、この最終的なプログラムを、イオン打ち込み技術を用いて、第2の半導体集積回路基板第2のマイクロコントローラ基板100の第2のマスクROM130に記憶する。図6にマスクROM130のメモリセル40の構造を示す。図示のメモリセル40は、Nチャンネル型MOSトランジスタで構成されている。詳述すると、メモリセル40は、P型基板41の中に2つのN領域42、43が拡散されている。一方のN領域42がソースとして働き、他方のN領域43がドレインとして働く。P型基板41の表面の、ドレイン43とソース42との間の領域が絶縁酸化膜44で被われ、さらにその上に金属電極45が付着される。この金属電極45がゲートとして働く。ゲート45直下に高濃度不純物領域46が形成されている。半導体製造技術工程において、イオン打ち込み技術を用い、ゲート45直下の高濃度不純物領域を制御して、メモリセル40のオン/オフを行っている。そして、半導体メーカでは、図7に示されるように、最終的なプログラムが記憶された第2のマスクROM110と第2の内部バス130とを金属配線によって電気的に接続して、最終製品としての第2のマイクロコントローラ200が製造される。第2のマイクロコントローラ200は、第2の半導体集積回路装置とも呼ばれる。このようにして製造された第2のマイクロコントローラ200は、半導体パッケージ図3参照に封止されて、量産される。量産された最終の第2のマイクロコントローラ200はユーザに提供される。ユーザでは、提供された最終の第2のマイクロコントローラ200を機器電子装置に搭載して、その機器電子装置を量産する。上述したように、本発明の実施の形態に係るマイクロコントローラ200の製造方法では、半導体メーカでは、1種類の製品設計のみを行うので、最終製品としてのマイクロコントローラ200を短時間例えば、約半年で開発することが可能となる。次に、図8及び図9を参照して、図2に示した接続工程において、第1のマスクROM11を第1の内部バス13から電気的に切り離す、第1の切断方法について説明する。図8は、図3に示した仮の半導体集積回路装置仮のマイクロコントローラ20をより詳細に示した断面図である。第1の半導体集積回路基板第1のマイクロコントローラ基板10は、リードフレームダイパッド51上にダイスボンド材52を介在して接着固定されている。プログラマブルROMOTP15は、第1の半導体集積回路基板第1のマイクロコントローラ基板10のマスクROM11上にダイスボンド材53を介在して接着固定積層されている。第1の半導体集積回路基板第1のマイクロコントローラ基板10とプログラマブルROMOTP15とは、プログラマブルROMOTP15が第1の半導体集積回路基板第1のマイクロコントローラ基板10上に積層された状態で、同一半導体パッケージ17内に封止されている。半導体パッケージ17からは複数本のリード55が配置されている。ここで、リードフレーム51は配線基板とも呼ばれ、リード55は外部導出配線や外部導出リードとも呼ばれる。とにかく、配線基板51は、複数本の外部導出配線外部導出リード55を有する。図9を参照すると、第1の内部バス13は、内部アドレスバス132と、内部データバス134とを有する。第1のマスクROM11と第1の内部バス13とは、Alマスタスライス57によって電気的に切り離されている。内部アドレスバス132からは内部アドレス用ボンディングパッド132-1が導出され、内部データバス134からは内部データ用ボンディングパッド134-1が導出されている。内部アドレス用ボンディングパッド132-1および内部データ用ボンディングパッド134-1は、一纏めにしてバス接続端子とも呼ばれる。一方、プログラマブルROMOTP15はアドレス用ボンディングパッド15-1と、データ用ボンディングパッド15-2と、電源用ボンディングパッド15-3とを有する。アドレス用ボンディングパッド15-1、データ用ボンディングパッド15-2、および電源用ボンディングパッド15-3は、一纏めにしてROM接続端子とも呼ばれる。複数本のリード55の内の1つは、電源用ボンディングバッド55-1である。プログラマブルROMOTP15のアドレス用ボンディングパッド15-1は内部アドレス用ボンディングパッド132-1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15-2は内部データ用ボンディングパッド134-1にボンディングワイヤ62によって電気的に接続され、電源用ボンディングパッド15-3は電源用ボンディングパッド55-1にボンディングワイヤ63によって電気的に接続されている。図9に図示した第1の切断方法では、第1のマスクROM11と第1の内部バス13との間の電気的な切り離しを、Alマスタスライス57によって物理的に行っている。換言すれば、第1の切断方法では、配線層を使用し、第1のマスクROM11の使用/未使用を配線層のパターン変更により切り替えている。図10を参照して、第1のマスクROM11を第1の内部バス13から電気的に切り離す、第2の切断方法について説明する。第1のマスクROM11と第1の内部バス13とは、複数の第1のスイッチSW1を介して接続されている。尚、図10に示す例では、第1のマスクROM11と電源線18とは、第2のスイッチSW2を介して接続され、第1のマスクROM11と複数の制御信号線19とは、複数の第3のスイッチSW3を介して接続されている。図示のスイッチSW1、SW2、およびSW3の各々は、MOSスイッチで構成されている。制御信号線19から第1のマスクROM11へ供給されるべき制御信号は、第1のマスクROM11の読出し動作を制御するための信号や、クロック信号などである。尚、マスクROM11が複数のバンクから構成されている場合には、上記制御信号は、複数のバンクのうちの1つを選択するための信号を含む。これらMOSスイッチSW1、SW2、およびSW3のオン/オフを、図示しない制御回路から供給される選択信号により制御することにより、第1のマスクROM11の使用/未使用を切り替えることができる。すなわち、図10に示した第2の切断方法では、第1のマスクROM11と第1の内部バス13との間の電気的な切り離しを、MOSスイッチSW1を使用して電気的に行っている。尚、図10に示した例では、電源線18および制御信号線19と第1のマスクROM11との間の電気的な接続/切断を、第2および第3のスイッチSW2、SW3を使用して制御しているが、これら第2および第3のスイッチSW2、SW3は無くても良い。次に、図11を参照して、ワイヤボンディング技術により、プログラマブルROMOTP15を第1の内部バス13に電気的に接続する、第1の電気的接続方法について説明する。図11は、本発明の第1の電気的接続方法を説明するために、第1の半導体集積回路装置仮のマイクロコントローラ20を、半導体パッケージ17を除去した状態で示す模式的平面図である。第1の半導体集積回路装置20は、第1の半導体集積回路基板10と、この第1の半導体集積回路基板10上に積層されたプログラマブルROMOTP15とを有する。第1の半導体集積回路基板10はベースチップとも呼ばれ、プログラマブルROMOTP15はサブチップとも呼ばれる。第1の半導体集積回路基板10は、マスクROM11図1参照が形成されるべき領域以下、マスクROM領域と呼ぶを有し、第1の半導体集積回路基板10上にプログラマブルROMOTP15が積層されている。第1の半導体集積回路基板10は、第1の内部バス13を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。内部アドレスバス132からは内部アドレス用ボンディングパッド132-1が導出され、内部データバス134からは内部データ用ボンディングパッド134-1が導出されている。内部アドレス用ボンディングパッド132-1および内部データ用ボンディングパッド134-1は、前述したように、一纏めにして、バス接続端子とも呼ばれる。一方、プログラマブルROMOTP15はアドレス用ボンディングパッド15-1と、データ用ボンディングパッド15-2とを有する。アドレス用ボンディングパッド15-1とデータ用ボンディングパッド15-2とは、前述したように、一纏めにして、ROM接続端子とも呼ばれる。プログラマブルROMOTP15のアドレス用ボンディングパッド15-1は内部アドレス用ボンディングパッド132-1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15-2は内部データ用ボンディングパッド134-1にボンディングワイヤ62によって電気的に接続される。すなわち、バス接続端子132-1,134-1とROM接続端子15-1,15-2とは、ボンディングワイヤ61,62を使用してワイヤボンディングされている。尚、第1の半導体集積回路基板第1のマイクロコントローラ基板10とプログラマブルROMOTP15とは、プログラマブルROMOTP15が第1の半導体集積回路基板第1のマイクロコントローラ基板10上に積層された状態で、同一半導体パッケージ17図8参照内に封止される。半導体パッケージ17からは複数のリード端子55が配置されている。リード55はパッケージピンとも呼ばれる。ベースチップ10は、その周辺部に複数のベース用ボンディングパッド10-1を持つ。ベース用ボンディングパッド10-1は、基板接続端子とも呼ばれる。複数のベース用ボンディングパッド基板接続端子10-1は、リードフレーム配線基板51の複数のリード外部導出配線、外部導出リード55に、それぞれ、複数のボンディングワイヤ65によって電気的に接続される。このように、サブチップ15のROM接続端子15-1、15-2より、ベースチップ10内のバス配線第1の内部バス13に、直接、ワイヤボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10のI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20のパッケージピン55の配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置200のパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20と第2の半導体集積回路装置200とは、共に信頼性に関して互換性がある。次に、図12を参照して、ワイヤボンディング技術により、プログラマブルROMOTP15を第1の内部バス13に電気的に接続する、第2の電気的接続方法について説明する。図12は、本発明の第2の電気的接続方法を説明するために、第1の半導体集積回路装置第1のマイクロコントローラ20Aを、半導体パッケージ17を除去した状態で示す模式的平面図である。図12に示す第1の半導体集積回路装置第1のマイクロコントローラ20Aは、内部アドレスバス132から導出される内部アドレス用ボンディングパッド132-1および内部データバス134から導出される内部データ用ボンディングパッド134-1の形成場所が、後述するように相違している点を除いて、図11に示した第1の半導体集積回路装置第1のマイクロコントローラ20と同様の構成を有する。図11に示したものと同様の機能を有するものには同一の参照符号を付してある。第1の半導体集積回路装置20Aは、第1の半導体集積回路基板10Aと、この第1の半導体集積回路基板10A上に積層されたプログラマブルROMOTP15とを有する。第1の半導体集積回路基板10Aはベースチップとも呼ばれ、プログラマブルROMOTP15はサブチップとも呼ばれる。第1の半導体集積回路基板10Aは、マスクROM11図1参照が形成されるべき領域以下、マスクROM領域と呼ぶを有し、第1の半導体集積回路基板10A上にプログラマブルROMOTP15が積層されている。第1の半導体集積回路基板10Aは、第1の内部バス13を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。第1の半導体集積回路基板10Aの外周に、内部アドレス用ボンディングパッド132-1が形成された内部アドレス用パッド領域141と、内部データ用ボンディングパッド134-1が形成された内部データ用パッド領域142が追加されている。これら内部アドレス用パッド領域141と内部データ用パッド領域142とは、サブチップ15を第1の半導体集積回路基板10A上に積層するときのみ追加され、図7に示されるように、ベースチップ100のみを使用する時は切り離される。一方、プログラマブルROMOTP15はアドレス用ボンディングパッド15-1と、データ用ボンディングパッド15-2とを有する。アドレス用ボンディングパッド15-1とデータ用ボンディングパッド15-2とは、一纏めにして、入出力端子と呼ばれる。プログラマブルROMOTP15のアドレス用ボンディングパッド15-1は内部アドレス用ボンディングパッド132-1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15-2は内部データ用ボンディングパッド134-1にボンディングワイヤ62によって電気的に接続される。尚、第1の半導体集積回路基板第1のマイクロコントローラ基板10Aと、内部アドレス用パッド領域141と、内部データ用パッド領域142と、プログラマブルROMOTP15とは、プログラマブルROMOTP15が第1の半導体集積回路基板第1のマイクロコントローラ基板10A上に積層された状態で、同一半導体パッケージ17図8参照内に封止される。半導体パッケージ17からは複数のリード端子55が配置されている。リード55はパッケージピンとも呼ばれる。ベースチップ10Aは、その周辺部に複数のベース用ボンディングパッド10-1を持つ。複数のベース用ボンディングパッド10-1は、半導体パッケージ17の複数のリード端子55に、それぞれ、複数のボンディングワイヤ65によって電気的に接続される。このように、サブチップ15の入出力端子15-1、15-2より、ベースチップ10内のバス配線第1の内部バス13に、ワイヤボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10のI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20Aのパッケージピン55の配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置20Aのパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20Aと第2の半導体集積回路装置200ともに信頼性に関して互換性がある。さらに、ベースチップ100のみを使用する時、内部アドレスパッド用領域141及び内部データ用パッド領域142は削除されるので、ベースチップ100単体使用時のチップ面積の増加を抑えることが出来る。次に、図13を参照して、ワイヤボンディング技術により、プログラマブルROMOTP15を第1の内部バス13に電気的に接続する、第3の電気的接続方法について説明する。図13は、本発明の第3の電気的接続方法を説明するために、第1の半導体集積回路装置第1のマイクロコントローラ20Bを、半導体パッケージ17を除去した状態で示す模式的平面図である。図13に示す第1の半導体集積回路装置第1のマイクロコントローラ20Bは、内部アドレスバス132から導出される内部アドレス用ボンディングパッド132-1および内部データバス134から導出される内部データ用ボンディングパッド134-1の形成場所が、後述するように相違している点を除いて、図11に示した第1の半導体集積回路装置第1のマイクロコントローラ20と同様の構成を有する。図11に示したものと同様の機能を有するものには同一の参照符号を付してある。第1の半導体集積回路装置20Bは、第1の半導体集積回路基板10Aと、この第1の半導体集積回路基板10A上に積層されたプログラマブルROMOTP15とを有する。第1の半導体集積回路基板10Aはベースチップとも呼ばれ、プログラマブルROMOTP15はサブチップとも呼ばれる。第1の半導体集積回路基板10Bは、マスクROM11図1参照が形成されるべき領域以下、マスクROM領域と呼ぶ11Aを有する。第1の半導体集積回路基板10B上にプログラマブルROMOTP15が積層されている。第1の半導体集積回路基板10Bは、第1の内部バス13を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。第1の半導体集積回路基板10BのマスクROM領域11Aに、内部アドレス用ボンディングパッド132-1と内部データ用ボンディングパッド134-1とが形成されている。一方、プログラマブルROMOTP15はアドレス用ボンディングパッド15-1と、データ用ボンディングパッド15-2とを有する。アドレス用ボンディングパッド15-1とデータ用ボンディングパッド15-2とは、一纏めにして、入出力端子と呼ばれる。プログラマブルROMOTP15のアドレス用ボンディングパッド15-1は内部アドレス用ボンディングパッド132-1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15-2は内部データ用ボンディングパッド134-1にボンディングワイヤ62によって電気的に接続される。尚、第1の半導体集積回路基板第1のマイクロコントローラ基板10BとプログラマブルROMOTP15とは、プログラマブルROMOTP15が第1の半導体集積回路基板第1のマイクロコントローラ基板10B上に積層された状態で、同一半導体パッケージ17図8参照内に封止される。半導体パッケージ17からは複数のリード端子55が配置されている。リード55はパッケージピンとも呼ばれる。ベースチップ10Bは、その周辺部に複数のベース用ボンディングパッド10-1を持つ。複数のベース用ボンディングパッド10-1は、半導体パッケージ17の複数のリード端子55に、それぞれ、複数のボンディングワイヤ65によって電気的に接続される。このように、サブチップ15の入出力端子15-1、15-2より、ベースチップ10B内のバス配線第1の内部バス13に、ワイヤボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10BのI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20Bのパッケージピン55の配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置200のパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20Bと第2の半導体集積回路装置200ともに信頼性に関して互換性がある。さらに、ベースチップ100のみを使用する時、内部アドレス用ボンディングパッド132-1と内部データ用ボンディングパッド134-1とは削除され、マスクROM領域11Aは本来のマスクROM110として使用されるので、ベースチップ100単体使用時のチップ面積の増加を抑えることが出来る。次に、図14および図15を参照して、ワイヤボンディング技術により、プログラマブルROMOTP15を第1の内部バス13に電気的に接続する、第4の電気的接続方法について説明する。図14は、本発明の第4の電気的接続方法を説明するために、第1の半導体集積回路装置第1のマイクロコントローラ20Cを、半導体パッケージ17を除去した状態で示す模式的平面図である。図14に示す第1の半導体集積回路装置第1のマイクロコントローラ20Cは、内部アドレスバス132から導出される内部アドレス用ボンディングパッド132-1および内部データバス134から導出される内部データ用ボンディングパッド134-1の形成場所が、後述するように相違している点を除いて、図11に示した第1の半導体集積回路装置第1のマイクロコントローラ20と同様の構成を有する。図11に示したものと同様の機能を有するものには同一の参照符号を付してある。図15は、第1の内部バス13と内部アドレス用ボンディングパッド132-1および内部データ用ボンディングパッド134-1の配置関係を示す平面図である。第1の半導体集積回路装置20Cは、第1の半導体集積回路基板10Cと、この第1の半導体集積回路基板10C上に積層されたプログラマブルROMOTP15とを有する。第1の半導体集積回路基板10Cはベースチップとも呼ばれ、プログラマブルROMOTP15はサブチップとも呼ばれる。第1の半導体集積回路基板10Cは、マスクROM11図1参照が形成されるべき領域以下、マスクROM領域と呼ぶを有し、第1の半導体集積回路基板10C上にプログラマブルROMOTP15が積層されている。第1の半導体集積回路基板10Cは、第1の内部バス13を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。図15に示されるように、第1の内部バス13上に、内部アドレス用ボンディングパッド132-1と内部データ用ボンディングパッド134-1とが形成されている。後で詳述するように、内部アドレス用ボンディングパッド132-1と内部データ用ボンディングパッド134-1とは、第1の内部バス13上に形成されたパッド専用配線層に形成される。一方、プログラマブルROMOTP15はアドレス用ボンディングパッド15-1と、データ用ボンディングパッド15-2とを有する。アドレス用ボンディングパッド15-1とデータ用ボンディングパッド15-2とは、一纏めにして、入出力端子と呼ばれる。プログラマブルROMOTP15のアドレス用ボンディングパッド15-1は内部アドレス用ボンディングパッド132-1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15-2は内部データ用ボンディングパッド134-1にボンディングワイヤ62によって電気的に接続される。尚、第1の半導体集積回路基板第1のマイクロコントローラ基板10CとプログラマブルROMOTP15とは、プログラマブルROMOTP15が第1の半導体集積回路基板第1のマイクロコントローラ基板10C上に積層された状態で、同一半導体パッケージ17図8参照内に封止される。半導体パッケージ17からは複数のリード端子55が配置されている。リード55はパッケージピンとも呼ばれる。ベースチップ10Cは、その周辺部に複数のベース用ボンディングパッド10-1を持つ。複数のベース用ボンディングパッド10-1は、半導体パッケージ17の複数のリード端子55に、それぞれ、複数のボンディングワイヤ65によって電気的に接続される。このように、サブチップ15の入出力端子15-1、15-2より、ベースチップ10C内のバス配線第1の内部バス13に、ワイヤボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10CのI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20Cのパッケージピン55の配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置200のパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20Cと第2の半導体集積回路装置200とは、共に信頼性に関して互換性がある。さらに、ベースチップ100のみを使用する時、上記パッド専用配線層は削除されるので、ベースチップ100単体使用時のチップ製造時の工程の増加を抑えることが出来る。図16及び図17を参照して、第1の内部バス13上に形成されたパッド専用配線層70について詳細に説明する。図16は図15の一部を拡大して示す部分拡大平面図であり、図17は図16の線XVII-XVIIについての断面図である。パッド専用配線層70は、第1の内部バス13を覆うメタル層間膜71を有する。このメタル層間膜71上に内部アドレス用ボンディングパッド132-1と内部データ用ボンディングパッド134-1とが形成される。内部アドレス用ボンディングパッド132-1は、コンタクトホール72を介して内部アドレスバス132の内部バス配線と電気的に接続され、内部データ用ボンディングパッド134-1は、コンタクトホール73を介して内部データバス134の内部バス配線と電気的に接続される。メタル層間膜71の上面は、内部アドレス用ボンディングパッド132-1及び内部データ用ボンディングパッド134-1を開口したパッシベーション膜74で覆われている。図11乃至図17を参照して説明した、上記第1乃至第4の電気的接続方法では、ワイヤボンディング技術により、プログラマブルROMOTP15を第1の内部バス13に電気的に接続している。しかしながら、後述する実施の形態で説明するように、フェイスダウンボンディング技術により、プログラマブルROMOTP15を第1の内部バス13に電気的に接続しても良い。図18および図19を参照して、フェイスダウンボンディング技術により、プログラマブルROMOTP15を第1の内部バス13に電気的に接続する、第5の電気的接続方法について説明する。図18および図19は、それぞれ、本発明の第5の電気的接続方法を説明するために、第1の半導体集積回路装置第1のマイクロコントローラ20Dを、半導体パッケージ17を除去した状態で示す模式的断面図および模式的平面図である。図18および図19に示す第1の半導体集積回路装置第1のマイクロコントローラ20Dは、内部アドレスバス132から導出される内部アドレス用ボンディングパッド132-1および内部データバス134から導出される内部データ用ボンディングパッド134-1の形成場所が後述するように相違しており、かつ、ボンディングワイヤの代わりにバンプを使用する点を除いて、図11に示した第1の半導体集積回路装置第1のマイクロコントローラ20と同様の構成を有する。図11に示したものと同様の機能を有するものには同一の参照符号を付してある。第1の半導体集積回路装置20Dは、第1の半導体集積回路基板10Dと、この第1の半導体集積回路基板10D上に後述するように積層されたプログラマブルROMOTP15Aとを有する。第1の半導体集積回路基板10Dはベースチップとも呼ばれ、プログラマブルROMOTP15Aはサブチップとも呼ばれる。第1の半導体集積回路基板10Dは、マスクROM11図1参照が形成されるべき領域以下、マスクROM領域と呼ぶ11Aを有し、第1の半導体集積回路基板10D上にプログラマブルROMOTP15Aが後述するように積層されている。第1の半導体集積回路基板10Dは、第1の内部バス13例えば、図12参照を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。図18および図19に示されるように、マスクROM領域11A上に、複数の内部アドレス用ボンディングパッド132-1と、複数の内部データ用ボンディングパッド134-1とが形成されている。前述したように、内部アドレス用ボンディングパッド132-1と内部データ用ボンディングパッド134-1とは、一纏めにして、バス接続端子とも呼ばれる。一方、プログラマブルROMOTP15Aは、複数のアドレス用バンプ15A-1と、複数のデータ用バンプ15A-2とを有する。アドレス用バンプ15A-1とデータ用バンプ15A-2とは、一纏めにして、ROM接続端子とも呼ばれる。図18および図19に示されるように、複数のアドレス用バンプ15A-1は、複数の内部アドレス用ボンディングパッド132-1と対応した位置に形成され、複数のデータ用バンプ15A-2は、複数の内部データ用ボンディングパッド134-1と対応する位置に形成されている。換言すれば、複数の内部アドレス用ボンディングパッドバス接続端子132-1は、複数のアドレス用バンプROM接続端子15A-1の配置のミラー反転配置で設けられ、複数の内部データ用ボンディングパッドバス接続端子134-1は、複数のデータ用バンプROM接続端子15A-2の配置のミラー反転配置で設けられている。プログラマブルROMOTP15Aの複数のアドレス用バンプ15A-1は対応する複数の内部アドレス用ボンディングパッド132-1にそれぞれ電気的に接続され、複数のデータ用バンプ15A-2は対応する複数の内部データ用ボンディングパッド134-1にそれぞれ電気的に接続される。これら電気的接続には、種々の方法を採用することが出来るが、ACFanisotropicconductivefilmやNCFnonconductivefilmを介して接続することが好ましい。勿論、はんだバンプや導電性接着剤を用いても良い。尚、第1の半導体集積回路基板第1のマイクロコントローラ基板10DとプログラマブルROMOTP15Aとは、プログラマブルROMOTP15Aが第1の半導体集積回路基板第1のマイクロコントローラ基板10D上に積層された状態で、同一半導体パッケージ17図8参照内に封止される。それ以外の構成については、上述した実施の形態と同様なので、図示および説明を省略する。このように、本実施の形態では、サブチップ15AのROM接続端子15A-1、15A-2より、ベースチップ10D内のバス配線第1の内部バス13に、フェイスダウンボンディングワイヤレスボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10DのI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20Dのパッケージピンの配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置200のパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20Dと第2の半導体集積回路装置200とは、共に信頼性に関して互換性がある。さらに、ベースチップ100のみを使用する時、上記複数の内部アドレス用ボンディングパッド132-1と複数の内部データ用ボンディングパッド134-1とは削除されるので、ベースチップ100単体使用時のチップ面積の増加を抑えることが出来る。次に、プログラマブルROMOTP15にデータを書き込むときの問題点について説明する。図3に示されるように、第1の半導体集積回路基板第1のマイクロコントローラ基板10上にプログラマブルROMOTP15を積層搭載した場合、プログラマブルROMOTP15へデータを書き込むには、プログラマブルROMOTP15の電源供給端子VPPに高い電圧例えば、12Vを印加する必要がある。その理由について、図20を参照して説明する。図20は、プログラマブルROM15を構成するメモリセル80の構造を示す断面図である。図示のメモリセル80は、Nチャンネル型MOSトランジスタで構成されている。詳述すると、メモリセル80は、P型基板81の中に2つのN領域82、83が拡散されている。一方のN領域82がソースとして働き、他方のN領域83がドレインとして働く。P型基板81の表面の、ドレイン83とソース82との間の領域は酸化膜図示せずで被われ、さらにその上にフローティングゲート85が付着される。フローティングゲート85の上には、層間酸化膜を介してコントロールゲート87が付着されている。このような構造のメモリ80に対して、データを電気的に書き込むとき、コントロールゲート87に12Vの高電圧を印加することで、フローティングゲート85に電子を注入できるようにする。これにより、Nチャンネル型MOSトランジスタの閾値を変更することができる。その結果、メモリセル80に1、0のデータを書き込むことができる。フローティングゲート85上の電子は、周囲から絶縁されているので、電源を切っても消去されない。このようにして、メモリセル80をプログラムROM15として用いることができる。上述したように、プログラマブルROMOTP15へデータを書き込むには、プログラマブルROMOTP15の電源供給端子VPPに高い電圧例えば、12Vを印加することが必要となる。一方、図3に示す第1の半導体集積回路装置第1のマイクロコントローラ20では、そのパッケージピン55の数を削減するために、プログラマブルROMOTP15の電源供給端子VPPと、第1の半導体集積回路基板第1のマイクロコントローラ基板10の他の端子とを、第1の半導体集積回路装置第1のマイクロコントローラ20の同一のパッケージピン外部導出配線55にマルチプレクスさせることが行われる。図21は、そのようにパッケージピン外部導出配線55をマルチプレクスさせた、従来の半導体集積回路装置マイクロコントローラ20’を示す概略平面図である。従来の半導体集積回路基板従来のマイクロコントローラ基板10’は、リードフレーム配線基板51上にダイスボンド材52を介在して接着固定されている。従来のプログラマブルROMOTP15’は、従来の半導体集積回路基板従来のマイクロコントローラ基板10’のマスクROM領域図示せず上にダイスボンド材53を介在して接着固定積層されている。従来の半導体集積回路基板従来のマイクロコントローラ基板10’と従来のプログラマブルROMOTP15’とは、従来のプログラマブルROMOTP15’が従来の半導体集積回路基板従来のマイクロコントローラ基板10’上に積層された状態で、同一半導体パッケージ17図8参照内に封止される。半導体パッケージ17からは複数のリード外部導出配線55が配置される。プログラマブルROMOTP15’は、アドレス用ボンディングパッド15-1図9参照と、データ用ボンディングパッド15-2図9参照と、電源用ボンディングパッド電源供給端子15-3VPPとを有する。複数のリード55の内の1つは、電源用ボンディングバッド電源供給端子55-1VPPである。この電源用ボンディングバッド電源供給端子55-1VPPはリセット端子RESをも兼ねている。したがって、このボンディングパッド外部導出リード55-1は、電源/リセット用ボンディングパッド電源供給/リセット端子VPP/RESとも呼ばれる。また、従来の半導体集積回路基板従来のマイクロコントローラ基板10’は、複数のベース用ボンディングパッド10-1の1つとして、リセット端子RESを持つ。このリセット端子RESは、電源供給/リセット端子VPP/RESにボンディングワイヤ65を介して電気的に接続される。また、従来のプログラマブルROMOTP15’の電源供給端子VPPは、電源供給/リセット端子VPP/RESにボンディングワイヤ63を介して電気的に接続される。このような構成では、従来の半導体集積回路基板従来のマイクロコントローラ基板10’に12Vの高電圧が印加されてしまう。その為、従来の半導体集積回路基板従来のマイクロコントローラ基板10’を、高電圧を入力可能な高耐圧プロセスで製造する必要がある。その結果、この適用される高耐圧プロセスの問題で、従来の半導体集積回路基板従来のマイクロコントローラ基板10’のコストが高くなってしまう。以下に説明する実施の形態においては、従来の半導体集積回路基板従来のマイクロコントローラ基板10’のコストが高くなってしまう問題を解決している。図22乃至図24を参照して、パッケージピン外部導出配線、外部導出リード55をマルチプレクスさせた、本発明の実施の形態に係る半導体集積回路装置マイクロコントローラ20Eについて説明する。図22は、半導体集積回路装置マイクロコントローラ20Eの概略平面図である。図23は、半導体集積回路装置マイクロコントローラ20Eの平面配置のボンディング図である。図24は、半導体集積回路装置マイクロコントローラ20Eのブロック図である。半導体集積回路装置マイクロコントローラ20Eはマルチチップモジュールとも呼ばれる。最初に図22を参照して、半導体集積回路装置マイクロコントローラ20Eは、半導体集積回路基板マイクロコントローラ基板10EとプログラマブルROMOTP15Bとを有する。半導体集積回路基板マイクロコントローラ基板10Eは、リードフレームダイパッド51上にダイスボンド材52を介在して接着固定されている。プログラマブルROMOTP15Bは、半導体集積回路基板従来のマイクロコントローラ基板10EのマスクROM領域図示せず上にダイスボンド材53を介在して接着固定積層されている。半導体集積回路基板従来のマイクロコントローラ基板10EとプログラマブルROMOTP15Bとは、プログラマブルROMOTP15Bが半導体集積回路基板従来のマイクロコントローラ基板10E上に積層された状態で、同一半導体パッケージ17図8参照内に封止される。半導体パッケージ17からは複数のリードパッケージピン、外部導出配線、外部導出リード55が配置される。尚、本実施の形態では、不揮発性メモリ装置としてOTP15Bを使用した例について述べているが、不揮発性メモリ装置としてはEPROMやフラッシュメモリなどの他のプログラマブルROMを使用しても良い。図22に加えて図23をも参照して、プログラマブルROMOTP15Bは、アドレス用ボンディングパッド15-1と、データ用ボンディングパッド15-2と、電源用ボンディングパッド電源供給端子15-3VPPと、リセット出力端子15-4RESとを有する。尚、電源用ボンディングパッド電源供給端子15-3VPPは第1の端子とも呼ばれ、リセット出力端子15-4RESは第2の端子とも呼ばれる。複数のリード55の内の1つは、電源/リセット用ボンディングパッド55-1電源供給/リセット端子VPP/RESである。電源用ボンディングパッド15-3電源供給端子VPPは、電源/リセット用ボンディングパッド55-1電源供給/リセット端子VPP/RESにボンディングワイヤ63を介して電気的に接続される。電源/リセット用ボンディングパッド55-1には、外部から12Vの高電圧とリセット信号の低電圧とが選択的に印加される。本例では、12Vの高電圧は第1の電圧とも呼ばれ、リセット信号の低電圧は第2の電圧とも呼ばれる。半導体集積回路基板従来のマイクロコントローラ基板10Bは、複数のベース用ボンディングパッド10-1の1つとして、リセット入力端子RESを持つ。このリセット入力端子10-1RESは、リセット出力端子15-4RESにボンディングワイヤ66を介して電気的に接続される。尚、リセット入力端子10-1RESは第3の端子とも呼ばれる。尚、図23に示されるように、半導体集積回路基板10Eは、内部バス13を更に有する。内部バス13は、内部アドレスバス132と内部データバス134とを有する。内部アドレスバス132からは内部アドレス用ボンディングパッド132-1が導出され、内部データバス134からは内部データ用ボンディングパッド134-1が導出されている。一方、前述したように、プログラマブルROMOTP15Bはアドレス用ボンディングパッド15-1と、データ用ボンディングパッド15-2とを有する。アドレス用ボンディングパッド15-1とデータ用ボンディングパッド15-2とは、一纏めにして、ROM接続端子とも呼ばれる。プログラマブルROMOTP15Bのアドレス用ボンディングパッド15-1は内部アドレス用ボンディングパッド132-1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15-2は内部データ用ボンディングパッド134-1にボンディングワイヤ62によって電気的に接続される。図24に示されるように、マルチチップモジュール20Eは、その他の集積回路12として、CPU121と、RAM122と、周辺回路入出力制御LSI123とを有する。図22乃至図24に示した半導体集積回路装置マイクロコントローラ20Eでは、パッケージピン外部接続端子55-1が電源供給端子VPPとリセット端子RESとをマルチプレクス兼用した電源/リセット用ボンディングパッド電源供給/リセット端子VPP/RESである例を示しているが、これに限定されないのは勿論である。すなわち、パッケージピン外部導出配線、外部導出リード55-1は、高電圧が印加される電源供給端子VPPと他の低電圧が印加される端子とをマルチプレクス兼用したボンディングパッドであって良い。図25に示されるように、プログラマブルROMOTP15Bは、電源用ボンディングパッド電源供給端子15-3VPPに接続されたEPROM本体151と、電源用ボンディングパッド15-3電源供給端子VPPに接続された高耐圧入力バッファ152と、この高耐圧入力バッファ152とリセット出力端子15-4RESとの間に接続された電流増幅用バッファ153とを有する。後述するように、高耐圧入力バッファ152は、第1の電圧をこの第1の電圧よりも低い第2の電圧に変換する電圧変換回路として働く。換言すれば、第1の端子15-3VPPから、プログラマブルROMOTP15Bの内部のEPROM本体151に電源配線ERRPMVPP電源が延在している。この電源配線から特定の配線が分岐している。この特定の配線は、電圧変換回路として動作する高耐圧入力バッファ152を介して第2の端子15-4RESに接続されている。図26Aは高耐圧入力バッファ152のブロック図を示し、図26Bは高耐圧入力バッファ152の等価回路を示す回路図である。図26Bに示されるように、高耐圧入力バッファ152は、第1のC-MOSインバータ152-1と第2のC-MOSインバータ152-2とを縦続接続した回路からなる。第1のC-MOSインバータ152-1は、第1のnチャネルFET152-1Nと、第1のpチャネルFET152-1Pとから成る。第1のnチャネルFET152-1Nと第1のpチャネルFET152-1Pのゲート同士は互いに接続され、電源用ボンディングパッド電源供給端子15-3VPPに接続されている、第1のnチャネルFET152-1Nと第1のpチャネルFET152-1Pのドレイン同士は互いに接続されている。一方、第2のC-MOSインバータ152-2は、第2のnチャネルFET152-2Nと、第2のpチャネルFET152-2Pとから成る。第2のnチャネルFET152-2Nと第2のpチャネルFET152-2Pのゲート同士は互いに接続され、第1のnチャネルFET152-1Nと第1のpチャネルFET152-1Pのドレインに接続されている、第2のnチャネルFET152-2Nと第2のpチャネルFET152-2Pのドレイン同士は互いに接続されて、電流増幅用バッファ153の入力端子に接続されている。次に、図22に加えて図27AおよびBをも参照して、図25に図示したプログラマブルROMOTP15Bの動作について説明する。図27Aは、プログラマブルROMOTP15Bにデータを書き込むために、電源/リセット用ボンディングパッド55-1電源供給/リセット端子VPP/RESに12Vの高電圧を印加したときの動作を説明するための、プログラマブルROMOTP15Bのブロック図である。図27Bは、CPU121図24参照をリセットするために、電源/リセット用ボンディングパッド55-1電源供給/リセット端子VPP/RESに通常電圧低電圧のリセット信号を入力したときの動作を説明するための、プログラマブルROMOTP15Bのブロック図である。ここで、12Vの高電圧は、第1の電圧とも呼ばれ、リセット信号の低電圧は第2の電圧とも呼ばれる。最初に、図22および図27Aを参照して、プログラマブルROMOTP15Bにデータを書き込むために、電源/リセット用ボンディングパッド55-1電源供給/リセット端子VPP/RESに12Vの高電圧第1の電圧を印加したときの動作について説明する。この場合、電源/リセット用ボンディングパッド55-1電源供給/リセット端子VPP/RESに印加された12Vの高電圧第1の電圧は、ボンディングワイヤ63を介してプログラマブルROMOTP15Bの電源用ボンディングパッド15-3電源供給端子VPPに供給される。これにより、12Vの高電圧がERPOM本体151に印加されるので、プログラマブルROMOTP15Bにデータを書き込むことができる。また、12Vの高電圧第1の電圧は、高耐圧入力バッファ152にも印加される。高耐圧入力バッファ152は、12Vの高電圧第1の電圧を低電圧第2の電圧に変換する。すなわち、高耐圧入力バッファ152は、第1の電圧を第2の電圧に変換する電圧変換回路として働く。この変換された低電圧第2の電圧は、電流増幅用バッファ153を介してリセット出力端子15-4RESに供給される。このため、半導体集積回路基板マイクロコントローラ基板10Eを、高電圧第1の電圧を入力可能な高耐圧プロセスで製造する必要がなくなるので、半導体集積回路基板マイクロコントローラ基板10Eの原価を低減することが可能となる。次に、図22および図27Bを参照して、CPU121図24参照をリセットするために、電源/リセット用ボンディングパッド55-1電源供給/リセット端子VPP/RESに低電圧第2の電圧のリセット信号を印加したときの動作について説明する。この場合、電源/リセット用ボンディングパッド55-1電源供給/リセット端子VPP/RESに印加された低電圧のリセット信号は、ボンディングワイヤ63を介してプログラマブルROMOTP15Bの電源用ボンディングパッド15-3電源供給端子VPPに供給される。また、この低電圧第2の電圧のリセット信号は、高耐圧入力バッファ152にも印加される。高耐圧入力バッファ152は、低電圧第2の電圧のリセット信号をそのまま低電圧第2の電圧のリセット信号として出力する。この高耐圧入力バッファ152から出力された低電圧第2の電圧のリセット信号は、電流増幅用バッファ153を介してリセット出力端子15-4RESに供給される。これにより、CPU121図24参照がリセットされる。以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、プログラマブルROM不揮発性メモリ装置は第1の半導体集積回路基板上に積層されている例について説明しているが、プログラマブルROM不揮発性メモリ装置と第1の半導体集積回路基板とは、リードフレーム配線基板上の同一平面上に搭載されても良い。"