被試験デバイスを試験する試験装置であって、前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、を備え、前記テストコントローラは、前記テストモジュールから前記テストコントローラへの割り込みを要求する割込パケットを前記ネットワークを介して受け取る受信部と、前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、を有する試験装置。前記受信部が複数の前記割込パケットを受信したことに応じて、前記メモリ書込部は、前記複数の割込パケットに含まれる複数の前記割込情報を、順次前記メモリに書き込む請求項1に記載の試験装置。前記プロセッサは、前記割込通知部から割り込みを通知された場合に、前記メモリを参照して前記複数の割込情報を取得する請求項2に記載の試験装置。前記メモリは、前記割込情報を格納する複数の記憶領域を有し、前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記メモリ書込部は、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、前記プロセッサは、前記割込通知部から割り込みを通知された場合に、切替前の前記対象記憶領域から、前記割込情報を取得する請求項1から3のいずれか1項に記載の試験装置。前記メモリ書込部は、順次受信される複数の前記割込パケットに含まれる複数の前記割込情報を、前記対象記憶領域に順次書き込んでバッファリングさせる請求項4に記載の試験装置。前記割込通知部は、第1の前記割込パケットに対する割り込みを前記プロセッサに通知する前に、前記受信部が第2の前記割込パケットを受け取った場合に、前記第1の割込パケットおよび前記第2の割込パケットについて併せた割り込みを前記プロセッサに通知する請求項1から5のいずれか1項に記載の試験装置。被試験デバイスを試験する試験方法であって、前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストステップと、プロセッサおよびメモリを有し、前記テストステップを制御するテストコントロールステップと、前記テストステップおよび前記テストコントロールステップの間の通信パケットを転送するネットワークステップと、を備え、前記テストステップは、前記テストステップから前記テストコントロールステップへの割り込みを要求する割込パケットを前記ネットワークステップを介して受け取る受信ステップと、前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込ステップと、前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知ステップと、を有する試験方法。試験装置に備わる複数の試験回路は、予め与えられるプログラム、シーケンス等に応じて動作する。試験装置は、これらのプログラム等の実行を、同期して開始、停止等することで、それぞれの試験回路を同期して動作させている。しかし、多様な試験を実行する場合、各試験回路におけるプログラムの実行開始のタイミングを同期させるだけでは十分でない場合がある。例えばプログラムの実行中に、所定の試験回路においてフェイルまたは処理の再開条件を検出したことに基づいて、次のステップを実行したい場合等も考えられ、このような多様な試験を実行できる試験装置が求められている。上記課題を解決するために、本発明の第1の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を伝送して被試験デバイスを試験するテストモジュールと、プロセッサおよびメモリを有し、テストモジュールを制御するテストコントローラと、テストモジュールおよびテストコントローラの間の通信パケットを転送するネットワークと、を備え、テストコントローラは、テストモジュールからテストコントローラへの割り込みを要求する割込パケットをネットワークを介して受け取る受信部と、割込パケットに含まれる割込情報をメモリに書き込むメモリ書込部と、プロセッサに割り込みを通知して、メモリに書き込んだ割込情報を参照させる割込通知部と、を有する試験装置、および、当該試験装置に係る試験方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本実施形態に係る試験装置100の構成例を被試験デバイス10と共に示す。試験装置100は、アナログ回路、デジタル回路、アナログ/デジタル混載回路、メモリ、およびシステムオンチップSOC等の少なくとも1つの被試験デバイス10を試験する。試験装置100は、複数の被試験デバイス10を個別に試験してもよく、これに代えて複数の被試験デバイス10を並行して試験してよい。試験装置100は、制御部110と、ハブ120と、テストコントローラ130と、ネットワーク140と、テストモジュール150とを備える。制御部110は、例えばシステム全体を制御するシステムコントローラであり、試験装置100の全体を制御する。例えば制御部110は、使用者等から与えられるプログラム、指示等に応じて、テストコントローラ130およびテストモジュール150を制御する。より具体的には、制御部110は、ワークステーション等の外部のコンピュータおよび記憶装置等から試験に用いるプログラムを取得して、または、ユーザからの入力によりプログラムを取得して、テストコントローラ130の動作を制御してよい。制御部110は、試験に応じた制御命令および/またはプログラムを、ハブ120を介して対応するテストコントローラ130に送信してよい。ハブ120は、制御部110と少なくとも1つのテストコントローラ130とを通信可能に接続するネットワークである。ハブ120は、汎用のまたは専用の高速シリアルバス等を介して中継してよく、汎用の高速シリアルバスとしては、一例として、Ethernet登録商標、USB、SerialRapidIO等を用いてよい。テストコントローラ130は、試験制御プログラムを実行して、テストモジュール150を制御する。テストコントローラ130は、制御部110から与えられる制御命令および/またはプログラム等に応じて、テストモジュール150を制御してよい。より具体的には、テストコントローラ130は、試験に応じて、テストモジュール150の動作を制御する制御命令を生成してよい。テストコントローラ130は、それぞれの被試験デバイス10の試験等の目的で、試験装置100内に複数備わってよく、それぞれのテストコントローラ130は単独で複数の試験を実行してよい。テストコントローラ130は、1または複数の被試験デバイス10の試験を実行してよい。テストコントローラ130は、ネットワーク140を介して、少なくとも1つのテストモジュール150とそれぞれデータのやり取りを実行してよい。テストコントローラ130は、それぞれのテストモジュール150に、試験に応じた所定の試験プログラム、データパターン等を予め格納してよい。テストコントローラ130は、複数のテストモジュール150a~150cの各端子をグループ分けした各グループにおける試験を制御するサイトコントローラであってよい。ネットワーク140は、テストモジュール150およびテストコントローラ130の間の通信パケットを転送する。ネットワーク140は、複数の試験を適切なテストモジュールの数で実行する目的で、試験に応じたテストモジュール150の接続を通信可能に接続してよい。ネットワーク140は、複数のバススイッチによって、試験に対応するテストモジュール150の接続を切り換えてよい。テストモジュール150は、被試験デバイス10との間で信号を伝送して被試験デバイス10を試験する。試験装置100は、実行すべき複数の試験項目に応じて複数の種類のテストモジュール150を搭載してよい。複数のテストモジュール150の一部は、被試験デバイス10に対してデジタル信号を授受してデジタル試験を実行するデジタルモジュールであってよく、また、被試験デバイス10に対してアナログ信号を授受してアナログ試験を実行するアナログモジュールであってよい。また、それぞれのテストモジュール150は、試験装置100と着脱できてよい。また、テストモジュール150は、試験装置100に同期したクロックで動作するモジュールであってよい。これに代えてテストモジュール150は、被試験デバイス10または内部で別に作った他のクロックで動作するモジュールであってよい。テストモジュール150は、接続部を介して被試験デバイス10と試験信号を授受する。接続部は、一例として、マザーボード、パフォーマンスボード、およびソケットを含む。図2は、本実施形態に係る試験装置100のテストコントローラ130の構成例を示す。テストコントローラ130は、プロセッサ200と、チップセット210と、メモリ220と、ネットワークインターフェース230とを備える。プロセッサ200は、演算装置および/または制御装置を有するCPUであってよく、データの転送および加工、プログラムの制御等を実行してよい。プロセッサ200は、チップセット210およびハブ120を介して制御部110と、制御命令、プログラム、および/または試験結果等のデータを送受信してよい。また、プロセッサ200は、ハブ120を介して他のテストコントローラ130内部のプロセッサと、制御命令、プログラム、および/または試験結果等のデータを送受信してもよい。チップセット210は、プロセッサ200の外部バス、メモリ220、およびネットワークインターフェース230等と接続して、これらのデータの受け渡しを管理する一連の回路群でよい。メモリ220は、テストモジュール150の割込情報を記憶する。メモリ220は、割込情報を格納する複数の記憶領域225を有する。ネットワークインターフェース230は、ネットワーク機能を有して、テストコントローラ130と1つ以上のテストモジュール150とをネットワーク140を介して接続するインターフェースでよい。ネットワークインターフェース230は、受信部232と、メモリ書込部234と、割込通知部238とを有する。受信部232は、テストモジュール150からテストコントローラ130への割り込みを要求する割込パケットをネットワーク140を介して受け取る。受信部232は、受け取った割込パケットを、メモリ書込部234に送信してよい。また、受信部232は、割込パケットを受け取ったことを割込通知部238に送信してよい。メモリ書込部234は、割込パケットに含まれる割込情報をメモリ220に書き込む。メモリ書込部234は、受信部232が複数の割込パケットを受信したことに応じて、複数の割込パケットに含まれる複数の割込情報を、順次メモリ220に書き込んでよい。メモリ書込部234は、メモリ220に含まれる複数の記憶領域225のうち、割込情報を書き込むべき対象記憶領域を指定する指定レジスタ236を含んでよい。割込通知部238は、プロセッサ200に割り込みを通知して、メモリ220に書き込んだ割込情報を参照させる。プロセッサ200は、割込通知部238から割り込みを通知された場合に、メモリ220を参照して1または複数の割込情報を取得する。図3は、本実施形態に係る試験装置100の動作フローを示す。試験装置100は、試験に用いるパラメータ等の初期設定を実行するS310。例えば、試験装置100は、試験プログラムに応じて、被試験デバイス10に接続された1つ以上のテストモジュール150と、適切なテストコントローラ130をネットワーク140を用いて接続する。また、試験装置100は、試験プログラムに応じて、複数の被試験デバイス10にそれぞれ接続された1つ以上のテストモジュール150と、1つ以上の適切なテストコントローラ130のそれぞれとを、試験を並行実行させる目的でネットワーク140を用いて接続してよい。試験装置100は、ステップS320からS370のループ処理を、試験項目毎または試験プログラムの1つ以上の命令毎に繰り返して試験を実行させる。1つ以上のテストコントローラ130は、ネットワーク140を介して接続されたテストモジュール150を用いて、試験プログラムに応じた試験をそれぞれ実行させるS330。例えばテストモジュール150は、与えられる試験プログラムに含まれるそれぞれの命令を順次実行して、各命令に応じた動作を実行する。試験プログラムには、予め与えられる複数のデータパターンを、どのような順序で出力するかを示すシーケンスが含まれてよい。テストモジュール150は、当該シーケンスに応じて、それぞれのデータパターンを順番に出力するシーケンサを有してよい。当該データパターンは、被試験デバイス10の各ピンに与えるべき論理値を1ビットずつ指定するビット単位パターンであってよく、被試験デバイス10の各ピンに与えるべき論理値を所定の複数ビットずつ指定する複数ビット単位パターンであってもよい。また、当該データパターンは、被試験デバイス10の各ピンに与えるべき論理値を、所定の試験機能を実現するために複数サイクルに渡って指定するパケット単位パターンであってもよい。また、テストモジュール150は、被試験デバイス10から受け取った信号と、期待値とを比較することで、被試験デバイス10の良否を判定してよい。テストモジュール150は、当該期待値についても、被試験デバイス10に与えるべきパターンと同様の処理で生成してよい。ここでテストモジュール150は、試験実行において、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合に、テストコントローラ130に対して割り込みを要求する割込パケットを送信してよい。また、テストモジュール150は、所定の条件が成立した場合に、次のパターンに処理を進める等の目的で、割込パケットを送信してよい。テストコントローラ130は、テストモジュール150から割込パケットの送信の有無を検出して、割り込みパケットの送信がなければステップS320からS370のループ処理を続けるS340。テストコントローラ130内部の受信部232は、テストモジュール150からの割込パケットを受信した場合、受け取った割込パケットをメモリ書込部234に送信する。また、受信部232は、受け取った割込パケットまたは割込パケットを受け取ったことを割込通知部238に送信する。メモリ書込部234は、メモリ220に含まれる複数の記憶領域225のうち、指定レジスタ236が指定する割込情報を書き込むべき対象記憶領域に、割込情報を書き込むS350。また、割込通知部238は、受信部232が割込パケットを受け取ったことに応じて、プロセッサ200に割り込みを通知して、メモリ220に書き込んだ割込情報をプロセッサ200に参照させるS360。ここで割込通知部238は、メモリ書込部234の書き込み完了を確認してからプロセッサ200に割り込みを通知して、割込情報を参照させてよい。例えば、メモリ書込部234は、割込通知部238によるプロセッサ200への割り込みの通知に応じて、指定レジスタ236を更新して対象記憶領域を複数の記憶領域225のうち他の記憶領域225に切り替え、プロセッサ200は、割込通知部238から割り込みを通知された場合に、切替前の対象記憶領域から、割込情報を取得する。これに代えて、メモリ書込部234は、受信部232からの割込通知と共に対象記憶領域を切り換えてもよく、プロセッサ200の指示を受けて対象記憶領域を切り換えてもよい。また、メモリ書込部234は、順次受信される複数の割込パケットに含まれる複数の割込情報を、対象記憶領域に順次書き込んでバッファリングさせてよい。また、複数の割込パケットを受信部232が受信する場合において、割込通知部238は、第1の割込パケットに対する割り込みをプロセッサ200に通知する前に、受信部232が第2の割込パケットを受け取った場合に、第1の割込パケットおよび第2の割込パケットについて併せた割り込みをプロセッサに通知してもよい。図4は、本実施形態に係る試験装置100のメモリ220に記憶される割込情報の一例を示す。メモリ書込部234は、メモリ220が有する記憶領域225の一例であるset0およびset1に、割込情報を書き込む。本実施例では、記憶領域225は、割込パケットを発生させたテストモジュール150の番号と、割込の種類と、割込の要因とを割込情報として格納する。例えば、メモリ書込部234は、テストモジュール150cと、150aと、150bが順次割込パケットを送信して受信部232が受信した場合、対象記憶領域set0に順次書き込んでバッファリングさせる。また、メモリ書込部234は、割込通知部238によるプロセッサ200への割り込みの通知に応じて、指定レジスタ236を更新して対象記憶領域set0を他の記憶領域set1に切り替えてよい。これに代えて、メモリ書込部234は、受信部232からの割込通知と共に対象記憶領域を切り換えてもよく、プロセッサ200の指示を受けて対象記憶領域を切り換えてもよい。ここで、メモリ書込部234は、書き込み先のエントリを示すポインタを有してよい。メモリ書込部234は、対象記憶領域set0内に割込情報をバファリングする場合にポインタの数値をインクリメントしてよい。また、メモリ書込部234は、対象記憶領域set0が他の記憶領域set1に切り替わったことに応じてポインタの数値をクリアしてよい。また、プロセッサ200が割込情報を参照したことに応じて、メモリ書込部234は、指定レジスタ236および/またはポインタの数値をクリアしてよい。ここで、メモリ書込部234は、予め設定された割込情報に合致するか否かに応じて、指定レジスタ236を更新して対象記憶領域を切り替えてよい。これによって、割込情報を適切なグループに振り分けることができ、プロセッサ200は、試験プログラムに応じて適切な割込情報を参照することができる。ここで、プロセッサ200は、優先度が高い処理の実行中は、割り込みの通知を受けてもそのまま優先度が高い処理を続け、処理が終了もしくは適切な処理量を終了させてから、バッファリングされた割込情報を参照してもよい。以上の本実施形態に係る試験装置100によれば、1つ以上のテストモジュール150による1つ以上の被試験デバイスに対する複数の試験を、それぞれのテストモジュール150から送信される割り込み要求を把握しながらそれぞれ実行させることができる。試験装置100は、試験プログラムを実行中に、テストモジュール150からの割り込み要求を把握できるので、割り込み要求に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更等を適切に選択して実行することができる。試験装置100は、1つ以上のテストモジュール150を用いた1つの試験プログラムを、1つのテストコントローラ130によって実行開始させ、それぞれのテストモジュール150からの割り込み要求に基づいて試験進行を制御してよい。また、試験装置100は、1つ以上のテストモジュール150を用いた1つの試験プログラムを、1つ以上のテストコントローラ130によってそれぞれ実行開始させ、それぞれのテストコントローラ130がそれぞれ接続されているテストモジュール150からの割り込み要求に基づいて試験進行を制御してよい。即ちこれは、試験単位で構成された1つ以上のテストモジュール150の組み合わせを、試験プログラムの実行中にそれぞれ同期を取りながら実行できることに相当する。また、試験装置100は、それぞれのテストモジュール150からのそれぞれの割り込み要求に基づいて、試験の一時停止、中断、別の試験項目の実行、または試験パラメータの変更等多様な試験を実行することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。