半導体基板と、前記半導体基板上に設けられたゲート電極と、前記半導体基板上に設けられ、かつ前記ゲート電極と離間するソース電極と、平面視で前記ゲート電極からみて前記ソース電極の反対側に位置し、前記半導体基板上に設けられ、かつ前記ゲート電極と離間するドレイン電極と、平面視で前記ゲート電極と前記ドレイン電極の間に位置し、絶縁膜を介して前記半導体基板上に設けられ、かつ前記ゲート電極、前記ソース電極および前記ドレイン電極と離間する少なくとも一つのフィールドプレート電極と、前記絶縁膜中に設けられ、かつ前記フィールドプレート電極と前記半導体基板を接続する少なくとも一つのフィールドプレートコンタクトと、を備え、平面視で前記フィールドプレート電極は、前記フィールドプレートコンタクトから前記ソース電極側または前記ドレイン電極側の少なくとも一方に延伸している半導体装置。請求項1に記載の半導体装置において、前記フィールドプレート電極は、前記ゲート電極から前記ドレイン電極へ向かう第1方向において互いに離間するように複数設けられており、前記フィールドプレートコンタクトは、前記フィールドプレート電極毎に設けられている半導体装置。請求項2に記載の半導体装置において、前記複数のフィールドプレート電極は、各前記フィールドプレート電極に接続する前記フィールドプレートコンタクトからの延伸方向が、互いに同一である半導体装置。請求項3に記載の半導体装置において、前記複数のフィールドプレート電極は、各前記フィールドプレート電極に接続する前記フィールドプレートコンタクトから一の方向に延伸しており、かつ前記一の方向における端部の間隔が互いに等しい半導体装置。請求項2ないし4いずれか1項に記載の半導体装置において、前記複数のフィールドプレート電極、および前記複数のフィールドプレート毎に設けられた前記フィールドプレートコンタクトは、ゲート電圧をオフとした状態で前記ドレイン電極に電圧を印加した際に、ドレイン電極、ゲート電極および複数の前記フィールドプレート電極にかかる電位が前記ドレイン電極から前記ゲート電極に向けて線形の勾配をもって遷移するように設けられている半導体装置。請求項1ないし5いずれか1項に記載の半導体装置において、前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ドレイン電極側に延伸している半導体装置。請求項1ないし5いずれか1項に記載の半導体装置において、前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ソース電極側に延伸している半導体装置。請求項1ないし5いずれか1項に記載の半導体装置において、前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ソース電極側および前記ドレイン電極側の双方に延伸している半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記半導体基板は、二次元電子ガス層を有する半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、平面視で前記ゲート電極の両側に位置するように前記半導体基板に設けられたソース領域およびドレイン領域と、平面視で前記ゲート電極と前記ドレイン領域との間に位置するように前記半導体基板に設けられたLDD領域と、を備え、前記ソース電極は、前記ソース領域と接続しており、前記ドレイン電極は、前記ドレイン領域と接続しており、前記フィールドプレート電極は、前記LDD領域と接続している半導体装置。請求項1ないし10いずれか1項に記載の半導体装置において、前記絶縁膜は、前記ゲート電極下にも設けられており、前記ゲート電極下に位置する前記絶縁膜はゲート絶縁膜として機能する半導体装置。請求項1ないし10いずれか1項に記載の半導体装置において、前記絶縁膜は、前記ゲート電極を覆うように前記半導体基板上に設けられている半導体装置。請求項12に記載の半導体装置において、前記ゲート電極は、前記半導体基板上に設けられたゲート絶縁膜上に設けられており、前記絶縁膜は、前記ゲート電極上および前記ゲート絶縁膜上に設けられており、前記フィールドプレートコンタクトは、前記絶縁膜および前記ゲート絶縁膜を貫通して前記フィールドプレート電極と前記半導体基板を接続している半導体装置。半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に、ゲート電極の両側に位置するソース電極およびドレイン電極、ならびに前記ゲート電極と前記ドレイン電極の間に位置するフィールドプレート電極と形成するとともに、前記絶縁膜中に前記フィールドプレート電極と前記半導体基板を接続するフィールドプレートコンタクトを形成する工程と、を備え、前記フィールドプレート電極を形成する工程において、前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ソース電極側または前記ドレイン電極側の少なくとも一方に延伸するように形成される半導体装置の製造方法。請求項14に記載の半導体装置の製造方法において、前記フィールドプレート電極を形成する工程において、前記フィールドプレート電極は、前記ゲート電極から前記ドレイン電極へ向かう第1方向において互いに離間するように複数設けられる半導体装置の製造方法。請求項14または15に記載の半導体装置の製造方法において、前記絶縁膜を形成する工程において、前記絶縁膜は、前記半導体基板上に設けられた前記ゲート電極を覆うように前記半導体基板上に形成される半導体装置の製造方法。請求項14ないし16いずれか1項に記載の半導体装置の製造方法において、前記半導体基板は、二次元電子ガス層を有している半導体装置の製造方法。請求項14ないし16いずれか1項に記載の半導体装置の製造方法において、前記ソース電極と、前記ドレイン電極と、前記フィールドプレート電極を形成する工程の前において、前記半導体基板にイオン注入を行い、ソース領域と、前記ソース領域と離間するドレイン領域と、前記ソース領域と前記ドレイン領域の間に位置し、前記ソース領域と離間し、かつ前記ドレイン領域と接するLDD領域と、を形成する工程を備え、前記ソース電極と、前記ドレイン電極と、前記フィールドプレート電極を形成する工程において、前記ソース電極は前記ソース領域と接続するように設けられ、前記ドレイン電極は前記ドレイン領域と接続するように設けられ、前記フィールドプレート電極は前記フィールドプレートコンタクトを介して前記LDD領域と接続するように設けられる半導体装置の製造方法。請求項16に記載の半導体装置の製造方法において、前記絶縁膜を形成する工程の前において、前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にイオン注入を行い、前記ゲート電極の両側に位置するソース領域およびドレイン領域と、前記ゲート電極と前記ドレイン領域の間に位置し、かつ前記ドレイン領域と接するLDD領域と、を形成する工程を備え、前記ソース電極と、前記ドレイン電極と、前記フィールドプレート電極を形成する工程において、前記ソース電極は前記ソース領域と接続するように設けられ、前記ドレイン電極は前記ドレイン領域と接続するように設けられ、前記フィールドプレート電極は前記フィールドプレートコンタクトを介して前記LDD領域と接続するように設けられる半導体装置の製造方法。特許文献1~5では、フィールドプレート電極は、ソース電極またはゲート電極と接続している。この場合、フィールドプレート電極は、ソース電極またはゲート電極と同じ電位を有することとなる。このため、フィールドプレート電極の電位を電界集中の緩和に最適な値とすることが難しい。また、特許文献6では、フィールドプレート電極の電位を、ゲート電極やソース電極とは独立した外部電源により制御している。この場合、フィールドプレート電極と外部電源とを接続するためのパッド等を設ける必要がある。このため、半導体装置の面積は増大してしまう。本発明によれば、半導体基板と、前記半導体基板上に設けられたゲート電極と、前記半導体基板上に設けられ、かつ前記ゲート電極と離間するソース電極と、平面視で前記ゲート電極からみて前記ソース電極の反対側に位置し、前記半導体基板上に設けられ、かつ前記ゲート電極と離間するドレイン電極と、平面視で前記ゲート電極と前記ドレイン電極の間に位置し、絶縁膜を介して前記半導体基板上に設けられ、かつ前記ゲート電極、前記ソース電極および前記ドレイン電極と離間する少なくとも一つのフィールドプレート電極と、前記絶縁膜中に設けられ、かつ前記フィールドプレート電極と前記半導体基板を接続する少なくとも一つのフィールドプレートコンタクトと、を備え、平面視で前記フィールドプレート電極は、前記フィールドプレートコンタクトから前記ソース電極側または前記ドレイン電極側の少なくとも一方に延伸している半導体装置が提供される。本発明によれば、半導体装置は、ゲート電極とドレイン電極の間に位置し、かつフィールドプレートコンタクトを介して半導体基板と接続するフィールドプレート電極を有する。また、フィールドプレート電極は、フィールドプレートコンタクトからソース電極側またはドレイン電極側の少なくとも一方に延伸している。本発明の当該構成によれば、フィールドプレートコンタクトの位置によってフィールドプレート電極の電位を制御することができる。このため、フィールドプレート電極に適切な電位を与え、半導体基板に生じる電界集中の緩和を効果的に行うことが可能となる。また、フィールドプレート電極は、半導体基板と接続している。このため、外部電源を設けずとも、フィールドプレート電極へ電位を与えることができる。従って、半導体装置の小型化を図ることが可能となる。このように、本発明によれば、半導体装置について、小型化を図りつつ、ドレイン耐圧を向上することができる。本発明によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に、ゲート電極の両側に位置するソース電極およびドレイン電極、ならびに前記ゲート電極と前記ドレイン電極の間に位置するフィールドプレート電極と形成するとともに、前記絶縁膜中に前記フィールドプレート電極と前記半導体基板を接続するフィールドプレートコンタクトを形成する工程と、を備え、前記フィールドプレート電極を形成する工程において、前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ソース電極側または前記ドレイン電極側の少なくとも一方に延伸するように形成される半導体装置の製造方法が提供される。本発明によれば、半導体装置について、小型化を図りつつ、ドレイン耐圧を向上することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、第1の実施形態に係る半導体装置100を示す断面図である。本実施形態に係る半導体装置100は、半導体基板10と、ゲート電極20と、ソース電極24と、ドレイン電極22と、少なくとも一つのフィールドプレート電極30と、少なくとも一つのフィールドプレートコンタクト40と、を備えている。本実施形態に係る半導体装置100は、例えば高電子移動度トランジスタHEMTを有する。ゲート電極20は、半導体基板10上に設けられている。ソース電極24は、半導体基板10上に設けられている。また、ソース電極24は、ゲート電極20と離間している。ドレイン電極22は、平面視でゲート電極20からみてソース電極24の反対側に位置している。また、ドレイン電極22は、半導体基板10上に設けられている。さらに、ドレイン電極22は、ゲート電極と離間している。フィールドプレート電極30は、平面視でゲート電極20とドレイン電極22の間に位置している。また、フィールドプレート電極30は、絶縁膜26を介して半導体基板10上に設けられている。さらに、フィールドプレート電極30は、ゲート電極20、ソース電極24およびドレイン電極22と離間している。フィールドプレートコンタクト40は、絶縁膜26中に設けられている。また、フィールドプレートコンタクト40は、フィールドプレート電極30と半導体基板10とを接続する。平面視でフィールドプレート電極30は、フィールドプレートコンタクト40からソース電極24側またはドレイン電極22側の少なくとも一方に延伸している。以下、半導体装置100の構成について詳細に説明する。図1に示すように、絶縁膜26は、半導体基板10の一面を覆うように設けられている。絶縁膜26は、ゲート電極20下にも設けられている。ゲート電極20下に位置する絶縁膜26は、ゲート絶縁膜として機能する。絶縁膜26は、例えばシリコン窒化膜、シリコン酸化膜またはアルミナ膜の単層膜や、これらの積層膜等により構成される。図1に示すように、フィールドプレート電極30は、平面視でゲート電極20とドレイン電極22の間に位置している。また、フィールドプレート電極30は、ゲート電極20、ドレイン電極22、およびソース電極24と離間している。フィールドプレート電極30は、例えばゲート電極20からドレイン電極22へ向かう第1方向において互いに離間するように複数設けられている。本実施形態において、フィールドプレート電極30は、ゲート電極20とドレイン電極22の間に3つ設けられている。なお、フィールドプレート電極30の数は、適宜選択することができる。複数のフィールドプレート電極30は、ゲート電極20側からドレイン電極22へ向けて、それぞれフィールドプレート電極3230、フィールドプレート電極3430、フィールドプレート電極3630とする。なお、第1方向とは、図1における左から右へ向かう方向と一致する。フィールドプレート電極30は、絶縁膜26中に設けられたフィールドプレートコンタクト40により半導体基板10と接続する。フィールドプレートコンタクト40は、フィールドプレート電極30毎に設けられている。すなわち、フィールドプレート電極32は、フィールドプレートコンタクト4240を介して半導体基板10と接続する。フィールドプレート電極34は、フィールドプレートコンタクト4440を介して半導体基板10と接続する。フィールドプレート電極36は、フィールドプレートコンタクト4640を介して半導体基板10と接続する。図1に示すように、フィールドプレート電極30は、平面視でフィールドプレートコンタクト40からドレイン電極22側に延伸している。また、複数のフィールドプレート電極30は、各フィールドプレート電極30に接続するフィールドプレートコンタクト40からの延伸方向が互いに同一である。すなわち、複数のフィールドプレート電極30は、各フィールドプレート電極30と接続するフィールドプレートコンタクト40からドレイン電極22側へ延伸している。フィールドプレート電極30は、フィールドプレートコンタクト40からみて一の方向図1中X方向に延伸している。半導体基板10のうちフィールドプレート電極30の当該一の方向における端部下に位置する部分には、空乏層が発生する。このため、半導体基板10のうちフィールドプレート電極30の当該一の方向における端部下に位置する部分には、電界が集中する領域が発生する。すなわち、本実施形態では、半導体基板10のうちフィールドプレート電極30のドレイン電極22側端部の下に位置する部分に、電界が集中する領域が発生する。これにより、ゲート電極20のドレイン電極22側端部の下で発生する電界集中が、フィールドプレート電極30のドレイン電極22側端部の下に位置する領域に分散される。従って、半導体基板10に発生する電界集中が緩和されることとなる。複数のフィールドプレート電極30は、各フィールドプレート電極30に接続するフィールドプレートコンタクト40から一の方向に延伸している。そして、複数のフィールドプレート電極30の当該一の方向における端部の間隔は、互いに等しい。この場合、半導体基板10に発生する電界集中を、効果的に分散することができる。複数のフィールドプレート電極30、および複数のフィールドプレート電極30毎に設けられたフィールドプレートコンタクト40は、ゲート電圧をオフとした状態でドレイン電極22に電圧を印加した際に、ドレイン電極22、ゲート電極20および複数のフィールドプレート電極30にかかる電位がドレイン電極22からゲート電極20に向けて線形の勾配をもって遷移するように設けられている。これにより、半導体基板10に発生する電界集中を、効果的に抑制することができる。なお、フィールドプレートコンタクト40の配置は、例えば有限要素法による二次元デバイスシミュレータを用いて半導体基板10表面の電位分布を計算することにより決定される。図4は、図1に示す半導体装置100のドレイン電極22に電圧を印加した場合の、電位分布および電界分布を示すグラフである。図4aは、ゲート電極20、各フィールドプレート電極30、およびドレイン電極22における電位を示している。なお、図4a中のFP1、FP2、FP3とは、図1におけるフィールドプレート電極32、フィールドプレート電極34、フィールドプレート電極36をそれぞれ示している。また、図4bは、半導体基板10表面における電界の分布を示している。図4は、ゲート電圧をオフ状態0Vとした場合において、ドレイン電極22に100Vの電圧を印加した際の電位分布を示す。このとき、図4aに示すように、各フィールドプレート電極30の電位は、フィールドプレート電極32が25V、フィールドプレート電極34が50V、フィールドプレート電極36が75Vである。すなわち、ドレイン電極22、フィールドプレート電極30およびゲート電極20の電位は、ドレイン電極22からゲート電極20に向けて線形の勾配をもって減少する。この場合、半導体基板10表面における電界は、図4bに示すように、ゲート電極20のドレイン電極22側端部の下、各フィールドプレート電極30のドレイン電極22側端部の下に均等に分散される。この場合、図4bに示すように、半導体基板10の表面電界の値は、半導体素子に破壊等が生じる破壊電界レベルよりも低い。このように、ドレイン電極22、ゲート電極20および複数のフィールドプレート電極30に係る電圧がドレイン電極22からゲート電極20に向けて線形の勾配をもって遷移する場合に、半導体基板10に生じる電界集中を効果的に分散できることが分かる。図5は、図1に示す半導体装置100の第1変形例を示す断面図である。図5に示すように、フィールドプレート電極30は、平面視でフィールドプレートコンタクト40からソース電極24側に延伸していてもよい。この場合、半導体基板10のうちフィールドプレート電極30のソース電極24側端部の下に位置する部分において、キャリアが集中する領域が発生する。そして、キャリアが集中する領域の周囲には、空乏層が生じる。このため、半導体基板10のうちフィールドプレート電極30のソース電極24側端部の下に位置する部分の周囲において、電界が集中する領域が発生する。これにより、半導体基板10に発生する電界集中を緩和することができる。また、複数のフィールドプレート電極30は、各フィールドプレート電極30に接続するフィールドプレートコンタクト40からの延伸方向が互いに同一である。すなわち、複数のフィールドプレート電極30は、各フィールドプレート電極30と接続するフィールドプレートコンタクト40からソース電極24側へ延伸している。なお、複数のフィールドプレート電極30は、例えば一部がフィールドプレートコンタクト40からドレイン電極22側に延伸し、他部がフィールドプレートコンタクト40からドレイン電極22に延伸していてもよい。また、フィールドプレート電極30は、例えば平面視でフィールドプレートコンタクト40からソース電極24側およびドレイン電極22側の双方に延伸していてもよい。図1に示すように、ゲート電極20は、絶縁膜26上に設けられている。ソース電極24は、絶縁膜26上に設けられている。また、ソース電極24は、絶縁膜26中に設けられたソースコンタクト25を介して半導体基板10と接続している。ドレイン電極22は、絶縁膜26上に設けられている。また、ドレイン電極22は、絶縁膜26中に設けられたドレインコンタクト23を介して半導体基板10と接続している。また、図1に示すように、フィールドプレート電極30とゲート電極20は、いずれも絶縁膜26上に設けられている。フィールドプレート電極がゲート電極と接続する場合には、フィールドプレート電極は、ゲート電極と同じ電位を有することとなる。また、フィールドプレート電極は、ゲート電極よりもドレイン電極に近い。従って、この場合、フィールドプレート電極はゲート電極よりもドレイン電極に印加される電圧の影響を受けやすくなる。このため、フィールドプレート電極下に設けられる絶縁膜を、ゲート絶縁膜よりも厚くする必要がある。すなわち、フィールドプレート電極下に設けられる絶縁膜を形成するために、新たな工程を追加する必要がある。一方で、本実施形態によれば、フィールドプレート電極30は、半導体基板10と接続し、ゲート電極20とは接続していない。このため、フィールドプレート電極30下に設けられる絶縁膜と、ゲート電極20下に設けられるゲート絶縁膜とを、同一の絶縁膜26により形成することができる。従って、フィールドプレート電極30下の絶縁膜を形成するための新たな工程を追加する必要がない。従って、フィールドプレート電極30の製造を容易とすることができる。ゲート電極20、ソース電極24、ドレイン電極22およびフィールドプレート電極30は、例えば導電膜28と導電膜56を、絶縁膜26上に順に積層してなる積層体により構成される。図1に示すように、ソース電極24の上層膜を構成する導電膜56は、導電膜28および絶縁膜26に形成された開口内にも埋め込まれ、半導体基板10と接続する。ソースコンタクト25は、絶縁膜26内に埋め込まれた導電膜56により構成されることとなる。また、ドレイン電極22の上層膜を構成する導電膜56は、導電膜28および絶縁膜26に形成された開口内にも埋め込まれ、半導体基板10と接続する。ドレインコンタクト23は、絶縁膜26内に埋め込まれた導電膜56により構成されることとなる。また、フィールドプレート電極30の上層膜を構成する導電膜56は、導電膜28および絶縁膜26に形成された開口内にも埋め込まれ、半導体基板10と接続する。フィールドプレートコンタクト40は、絶縁膜26内に埋め込まれた導電膜56により構成されることとなる。導電膜28は、ゲート電極として好適な材料により構成される。導電膜28は、例えばAl、Ti、TiN、W、WSi、または多結晶シリコン膜等により構成される。ゲート電極20のうちゲート絶縁膜として機能する絶縁膜26と接する部分に、これらの材料からなる導電膜28を用いることで、半導体素子のしきい値電圧を容易に制御することが可能となる。また、導電膜56は、ソース電極およびドレイン電極として好適な材料により構成される。導電膜56は、例えばAlの単層膜、またはTiとAlの積層膜等により構成される。導電膜56に、これらの材料からなる導電膜56を用いることで、ドレイン電極22、ソース電極24、およびフィールドプレート電極30と、半導体基板10との接触抵抗を抑えることができる。図2および図3は、図1に示す半導体装置100の一例を示す平面図である。なお、図1は、図2および図3におけるA-A断面を、図2および図3における下方から上方へみた場合の断面図を示している。図2および図3に示すように、半導体装置100は、半導体素子を形成する素子領域80と、素子領域80の周囲に設けられた素子分離領域82を有する。素子領域80は、素子分離領域82によって他の素子領域80と分離されている。図2に示すように、フィールドプレートコンタクト40は、上述した第1方向と半導体基板10平面内において垂直な第2方向においてフィールドプレート電極30の一部に設けられた、コンタクトホール形状とすることができる。また、コンタクトホール形状のフィールドプレートコンタクト40は、フィールドプレート電極30毎に複数形成されていてもよい。この場合、各フィールドプレート電極30に設けられた複数のフィールドプレートコンタクト40は、例えば互いに離間するように第2方向に配列される。さらに、フィールドプレート電極30に設けられたフィールドプレートコンタクト40の配置は、フィールドプレート電極30毎に、第2方向において互いにずれていてもよい。また、図3に示すように、フィールドプレートコンタクト40は、第2方向に延伸するスリット形状とすることができる。なお、第2方向は、図2中の上下方向と一致する。図1に示すように、半導体基板10は、半導体層12および半導体層14を順に積層してなる積層体により構成される。半導体層14は、半導体層12上にヘテロエピタキシャル成長法を用いて成膜される。これにより、半導体層14と半導体層12とのヘテロ界面に、二次元電子ガス層が形成される。このように、本実施形態に係る半導体装置100は、二次元電子ガス層をチャネルとして用いる高電子移動度トランジスタを有することとなる。半導体基板10は、例えば窒化物半導体により構成される。この場合、例えば半導体層12はAlGaNにより構成され、半導体層14はGaNにより構成される。また、半導体層12をInAlGaNにより構成し、半導体層14をGaNにより構成することもできる。さらに、半導体層12をAlNにより構成し、半導体層14をGaNにより構成することもできる。なお、半導体基板10は、3種類以上の半導体層を積層してなる積層体により構成されてもよい。この場合、半導体基板10は、AlGaNとGaNとAlGaNを順に積層してなる積層体、またはGaNとAlGaNとGaNを順に積層してなる積層体等により構成することができる。また、半導体基板10は、窒化物半導体以外により構成されてもよい。この場合、例えば半導体層12はAlGaAsにより構成され、半導体層14はGaAsにより構成される。また、半導体層12をAlGaAsにより構成し、半導体層14をInxGaAsにより構成することもできる。さらに、半導体層12をInAlAsにより構成し、半導体層14をInGaAsにより構成することもできる。図6は、図1に示す半導体装置100の第2変形例を示す断面図である。図6に示すように、半導体層14は、ゲート電極20下において開口を有していてもよい。この場合、半導体基板10上に設けられた絶縁膜26、導電膜28、および導電膜56により、半導体層14に形成された当該開口が埋め込まれる。また、絶縁膜26は、半導体層12と接することとなる。ゲート電極20下の領域において、半導体層14に開口が形成されることにより、半導体素子のしきい値電圧を0V以上とすることができる。これにより、ノーマリオフ特性を有する半導体素子を実現することができる。図7は、図1に示す半導体装置100の第3変形例を示す断面図である。図7に示すように、半導体基板10は、リセス構造を有していてもよい。リセス構造とは、ゲート電極20下に位置する半導体層14に、半導体層14を貫通しない凹部が形成された構造である。この場合、ゲート電極20下に位置する絶縁膜26に開口が形成される。そして、導電膜28および導電膜56により、絶縁膜26に形成された開口および半導体層14に形成された凹部が埋め込まれる。リセス構造を有することにより、半導体素子のしきい値電圧の調整が可能となる。また、二次元電子ガス層をチャネルとして利用することにより、低損失な半導体素子が実現される。次に、本実施形態に係る半導体装置100の製造方法を説明する。図8および図9は、図1に示す半導体装置100の製造方法を示す断面図である。本実施形態に係る半導体装置100の製造方法は、半導体基板10上に絶縁膜26を形成する工程と、絶縁膜26上に、ソース電極24、ドレイン電極22、およびフィールドプレート電極30を形成するとともに、絶縁膜26中にフィールドプレート電極30と半導体基板10を接続するフィールドプレートコンタクト40を形成する工程と、を備えている。まず、図8aに示すように、半導体基板10を準備する。半導体基板10は、半導体層12と、半導体層12上にヘテロエピタキシャル成長法を用いて成膜された半導体層14により構成される。このため、半導体層14と半導体層12とのヘテロ界面に、二次元電子ガス層が形成される。次に、半導体基板10に素子領域80図2参照および素子分離領域82図2参照を形成する。素子領域80と素子分離領域82の形成は、次のように行われる。まず、素子領域80となる部分にレジスト膜を形成する。次いで、当該レジスト膜をマスクとしてイオン注入を行う。当該イオン注入では、窒素やホウ素等の不純物が用いられる。また、当該イオン注入では、半導体層14と半導体層12の界面よりも深い領域に不純物が導入される。この不純物導入により、素子分離領域82の二次元電子ガス層が消滅する。これにより、素子領域80を、他の素子領域80から電気的に分離することができる。次に、半導体基板10表面を、アルカリ性や酸性の薬液を用いて洗浄する。これにより、半導体基板10表面のパーティクルや、金属または有機物等の汚染物が除去される。次いで、図8bに示すように、半導体基板10上に、絶縁膜26を形成する。絶縁膜26の形成は、例えばCVDChemicalVaporDeposition法によってシリコン窒化膜、シリコン酸化膜またはアルミナ膜の単層膜や、これらの積層膜等を成膜することにより行われる。次いで、図8bに示すように、絶縁膜26上に導電膜28を形成する。導電膜28の形成は、例えばPVDPhysicalVaporDeposition法によって金属膜を成膜することにより行われる。また、導電膜28の形成は、CVD法によって多結晶シリコン膜を成膜することにより行われてもよい。次に、図9aに示すように、絶縁膜26および導電膜28に、フィールドプレートコンタクトホール50、ドレインコンタクトホール52、ソースコンタクトホール54を形成する。フィールドプレートコンタクトホール50、ドレインコンタクトホール52、ソースコンタクトホール54の形成は、次のように行われる。まず、導電膜28上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像し、レジストパターンを形成する。次いで、当該レジストパターンをマスクとして、絶縁膜26および導電膜28をドライエッチングする。エッチングガスとしては、例えばフッ素系のガスを用いることができる。次いで、レジストパターンを酸素プラズマによりアッシングする。そして、当該レジストパターンを、酸溶液により剥離除去する。これにより、フィールドプレートコンタクトホール50、ドレインコンタクトホール52、ソースコンタクトホール54が形成される。なお、フィールドプレートコンタクトホール50は、ドレインコンタクトホール52とソースコンタクトホール54の間に形成される。また、フィールドプレートコンタクトホール50は、後述する工程において形成されるゲート電極20とドレイン電極22との間に位置するように形成される。次に、図9bに示すように、フィールドプレートコンタクトホール50内、ドレインコンタクトホール52内、ソースコンタクトホール54内、および導電膜28上に、導電膜56を形成する。フィールドプレートコンタクトホール50内に埋め込まれた導電膜56により、フィールドプレートコンタクト40が形成される。また、ドレインコンタクトホール52内に埋め込まれた導電膜56により、ドレインコンタクト23が形成される。さらに、ソースコンタクトホール54内に埋め込まれた導電膜56により、ソースコンタクト25が形成される。導電膜56は、Alの単層膜、またはTiとAlの積層膜をPVD法により成膜することにより行われる。導電膜56としてTiとAlの積層膜を適用する場合、導電膜56は例えば次のように形成される。まず、超高真空のスパッタチャンバ中に載置された半導体基板10上に、Tiをスパッタ法により堆積する。次いで、超高真空を保ったまま、半導体基板10をアニールチャンバへ移動する。次いで、アニールチャンバ中に載置された半導体基板10を、700~800°Cで5分程度加熱処理する。次いで、超高真空を保ったまま、半導体基板10をスパッタチャンバへ移動する。次いで、スパッタチャンバ中に載置された半導体基板10上に、Alをスパッタ法により堆積する。このとき、Ti膜の厚さは、例えば5nm程度である。また、Al膜の厚さは、例えば1μm程度である。導電膜56を形成する当該工程において、超高真空を保つことにより、ドレイン電極22、ソース電極24およびフィールドプレート電極30と、半導体基板10との接触抵抗を低減することができる。なお、導電膜56を形成する当該工程において超高真空を保たなくとも、本発明の効果は発揮される。次に、ゲート電極20、ドレイン電極22、ソース電極24およびフィールドプレートコンタクト40を同時に形成する。ゲート電極20、ドレイン電極22、ソース電極24およびフィールドプレートコンタクト40の形成は、例えば次のように行われる。まず、導電膜56上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像することにより、レジストパターンを形成する。次いで当該レジストパターンをマスクとして、導電膜56をドライエッチングする。エッチングガスとしては、例えば塩素系のガスを用いることができる。次いで、レジストパターンを酸素プラズマによりアッシングする。そして、当該レジストパターンを、酸溶液により剥離除去する。これにより、ゲート電極20、ドレイン電極22、ソース電極24およびフィールドプレートコンタクト40が形成される。このようにして、図1に示す半導体装置100が形成される。次に、本実施形態の作用および効果を説明する。本実施形態によれば、ゲート電極20とドレイン電極22の間に位置し、かつフィールドプレートコンタクト40を介して半導体基板10と接続するフィールドプレート電極30を有する。また、フィールドプレート電極30は、フィールドプレートコンタクト40からソース電極24側またはドレイン電極22側の少なくとも一方に延伸している。本実施形態の当該構成によれば、フィールドプレートコンタクト40の位置によってフィールドプレート電極30の電位を制御することができる。このため、フィールドプレート電極30に適切な電位を与え、半導体基板10に生じる電界集中の緩和を効果的に行うことが可能となる。また、フィールドプレート電極30は、半導体基板10と接続している。このため、外部電源を設けずとも、フィールドプレート電極30へ電位を与えることができる。すなわち、フィールドプレート電極30を制御するための外部電源や、当該外部電源と接続するための電源ライン用のパッケージングのピンやパッド等を追加する必要がない。従って、半導体装置100の面積増大を抑制することが可能となる。このように、本実施形態によれば、半導体装置について、小型化を図りつつ、ドレイン耐圧を向上することができる。また、外部電源を設ける必要がないため、回路上の制約により外部電源の追加ができない場合であっても、フィールドプレート電極30を設け、ドレイン耐圧の向上を図ることができる。また、フィールドプレート電極30が電気的にフローティングである場合、フィールドプレート電極30に電荷書き込みが発生し、素子動作が不安定となるおそれがある。本実施形態によれば、フィールドプレート電極30は、半導体基板10と接続している。このため、フィールドプレート電極30が電気的にフローティングとなり、素子動作が不安定となることを抑制することができる。また、本実施形態によれば、フィールドプレート電極30は、ドレイン電極22、ソース電極24と同時に形成される。このため、フィールドプレート電極30を形成するための新たな工程を追加する必要がない。従って、フィールドプレート電極30の製造を容易とすることができる。特許文献1~5に開示される技術によれば、フィールドプレート電極は、ソース電極と接続しているか、またはゲート電極と一体として形成されている。これにより、フィールドプレート電極は、ゲート電極またはソース電極と同じ電位を有することとなる。半導体基板の各領域における最適な電界緩和量は、ゲート電極からの距離により異なる。このため、フィールドプレート電極がゲート電極またはソース電極と同じ電位を有する場合、半導体基板の各領域において最適な電界緩和を実現するためには、例えば特許文献2に記載のように領域ごとにフィールドプレート電極下に設ける絶縁膜の厚さを異ならせる必要がある。このように、各領域において互いに異なる膜厚の絶縁膜を形成する場合、製造工程が増加してしまう。一方で、本実施形態によれば、複数のフィールドプレート電極30の電位を、フィールドプレートコンタクト40の位置によりそれぞれ別個に制御することができる。すなわち、フィールドプレート電極30ごとに、半導体基板10の各領域において最適な電界緩和を実現するための電位を与えることができる。これにより、半導体基板10の各領域において最適な電界緩和を実現することができる。このため、複数のフィールドプレート電極30それぞれの下に設けられる、各絶縁膜の膜厚を、単一なものとすることができる。従って、フィールドプレート電極30の製造を容易とすることができる。また、本実施形態によれば、フィールドプレート電極30は、半導体基板10と接続し、ゲート電極20とは接続していない。このため、フィールドプレート電極30とゲート電極20とを接続する場合と比べ、ゲートフリンジ容量の増加が抑制される。従って、半導体装置について、高速動作性を実現することができる。図10は、第2の実施形態に係る半導体装置102を示す断面図であり、第1の実施形態における図1に対応している。本実施形態に係る半導体装置102は、半導体基板10の構成を除いて、第1の実施形態に係る半導体装置100と同様の構成を有する。図10に示すように、半導体装置102が有する半導体基板10は、ドレイン領域60、ソース領域62およびLDD領域64を有している。ドレイン領域60およびソース領域62は、平面視でゲート電極20の両側に位置するように半導体基板10に設けられている。LDD領域64は、平面視でゲート電極20とドレイン電極22との間に位置するように半導体基板10に設けられている。なお、本明細書における半導体基板は、ソース領域、ドレイン領域およびLDD領域を含む概念である。半導体基板10は、例えばGaN、またはSi等により構成される。半導体素子としてn型MISFETを形成する場合には、例えばp型のGaN基板、またはアンドープ基板等が、半導体基板10として用いられる。ここで、アンドープ基板とは、キャリア濃度5×1017cm-3以下の弱くn型化した基板を含む。LDD領域64の接合深さは、ドレイン領域60およびソース領域62の接合深さよりも、浅く形成されている。また、LDD領域64の不純物濃度は、ドレイン領域60およびソース領域62の不純物濃度よりも薄い。これにより、ドレイン電圧を印加した際のドレイン耐圧を向上することができる。図10に示すように、ドレイン電極22は、ドレイン領域60と接続している。また、ソース電極24は、ソース領域62と接続している。また、フィールドプレート電極30は、LDD領域64と接続している。次に、本実施形態に係る半導体装置102の製造方法を説明する。図11および図12は、図10に示す半導体装置102の製造方法を示す断面図である。まず、図11aに示すように、半導体基板10にイオン注入を行い、ソース領域62と、ドレイン領域60と、LDD領域64と、を形成する。ドレイン領域60は、ソース領域62と離間している。LDD領域64は、ソース領域62とドレイン領域60の間に位置し、ソース領域62と離間し、かつドレイン領域60と接している。本実施形態では、例えばp型のGaN基板が、半導体基板10として用いられる。ソース領域62、ドレイン領域60およびLDD領域64の形成は、次のように行われる。まず、半導体基板10上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像し、ソース領域62およびドレイン領域60を形成する領域以外を覆うレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、イオン注入を行う。当該イオン注入では、例えばn型の不純物が注入される。また、当該イオン注入は、例えば注入エネルギー100keV、ドーズ量5×1015cm-2の条件下において行われる。そして、半導体基板10上にレジストパターンを除去する。次いで、半導体基板10上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像し、LDD領域64を形成する領域以外を覆うレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、イオン注入を行う。当該イオン注入では、例えばSiが導入される。また、当該イオン注入は、例えば注入エネルギー10keV、ドーズ量1×1014cm-2の条件下において行われる。そして、半導体基板10上のレジストパターンを除去する。次いで、半導体基板10上にシリコン酸化膜を形成する。当該シリコン酸化膜は、PECVDPlasma-enhancedChemicalVaporDeposition法を用いて形成される。また、当該シリコン酸化膜の厚さは、例えば500nmである。次いで、半導体基板10に対し活性化アニール処理を行う。これにより、半導体基板10に注入された不純物を活性化させる。当該活性化アニール処理は、例えば窒素雰囲気下、1200°C、処理時間1分の条件下において行われる。このようにして、図11aに示す、ソース領域62、ドレイン領域60、およびLDD領域64が形成される。次に、半導体基板10に素子領域図示せずおよび素子分離領域図示せずを形成する。素子領域と素子分離領域の形成は、次のように行われる。まず、素子領域となる部分にレジストパターンを形成する。次いで、当該レジストパターンをマスクとしてイオン注入を行う。当該イオン注入では、例えば窒素やホウ素等の不純物が用いられる。これにより、半導体基板10のうち、素子分離領域となる部分の絶縁性が高まる。従って、素子領域は、絶縁性の高い素子分離領域により、他の素子領域から電気的に分離されることとなる。次に、図11bに示すように、絶縁膜26および導電膜28を形成する。次に、図12aに示すように、絶縁膜26および導電膜28に、フィールドプレートコンタクトホール50、ドレインコンタクトホール52、ソースコンタクトホール54を形成する。次に、図12bに示すように、フィールドプレートコンタクトホール50内、ドレインコンタクトホール52内、ソースコンタクトホール54内、および導電膜28上に、導電膜56を形成する。そして、導電膜56を選択的に除去し、ゲート電極20、ドレイン電極22、ソース電極24およびフィールドプレート電極30を形成する。これらの工程については、第1の実施形態と同様に行うことができる。これにより、図10に示す半導体装置102が形成される。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、フィールドプレート電極30を形成することにより、半導体装置102のドレイン耐圧を向上させることができる。このため、LDD領域の不純物濃度を高めて低損失化を図りつつ、ドレイン耐圧を向上することが可能となる。図13は、第3の実施形態に係る半導体装置104を示す断面図であって、第1の実施形態に係る図1に対応している。本実施形態に係る半導体装置104は、各電極の構成を除いて、第1の実施形態に係る半導体装置100と同様の構成を有する。図13に示すように、半導体装置104は、層間絶縁膜70を有している。層間絶縁膜70は、絶縁膜26上に設けられたゲート電極20を覆うように、絶縁膜26上およびゲート電極20上に設けられる。層間絶縁膜70は、例えばシリコン酸化膜、シリコン窒化膜またはアルミナ等により構成される。ドレイン電極22、ソース電極24およびフィールドプレート電極30は、層間絶縁膜70上に設けられている。ドレインコンタクト23は、層間絶縁膜70および絶縁膜26を貫通して、ドレイン電極22と半導体基板10を接続している。ソースコンタクト25は、層間絶縁膜70および絶縁膜26を貫通して、ソース電極24と半導体基板10を接続している。フィールドプレートコンタクト40は、層間絶縁膜70および絶縁膜26を貫通して、フィールドプレート電極30と半導体基板10を接続している。次に、本実施形態に係る半導体装置104の製造方法を説明する。図14および図15は、図13に示す半導体装置104の製造方法を示す断面図である。まず、図14aに示すように、半導体基板10を準備する。次に、図14bに示すように、半導体基板10上に絶縁膜26および導電膜28を形成する。これらの工程については、第1の実施形態と同様に行うことができる。次に、導電膜28上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像し、ゲート電極20を形成する領域上にレジストパターンを形成する。次いで、当該レジストパターンをマスクとして導電膜28をドライエッチングする。次いで、導電膜28上のレジストパターンをアッシング処理する。次いで、当該レジストパターンを、有機剥離液を用いて除去する。これにより、図15aに示すように、絶縁膜26上にゲート電極20が形成される。なお、本実施形態において、ゲート電極20は、導電膜28のみから構成されることとなる。次に、図15aに示すように、絶縁膜26上およびゲート電極20上に、層間絶縁膜70を形成する。次に、図15bに示すように、絶縁膜26中および層間絶縁膜70中に、絶縁膜26および層間絶縁膜70を貫通するように、フィールドプレートコンタクトホール50、ドレインコンタクトホール52およびソースコンタクトホール54を形成する。フィールドプレートコンタクトホール50、ドレインコンタクトホール52およびソースコンタクトホール54の形成は、例えば層間絶縁膜70上に形成されたレジストパターンをマスクとしてドライエッチングすることにより行われる。エッチングガスとしては、例えばフッ素系のガスが用いられる。次に、フィールドプレートコンタクトホール50内、ドレインコンタクトホール52内、ソースコンタクトホール54内、および層間絶縁膜70上に導電膜56を形成する。次いで、当該導電膜56上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして、導電膜56をエッチングし、ドレイン電極22、ソース電極24、およびフィールドプレート電極30を形成する。このとき、ドレイン電極22は、ドレインコンタクト23を介して半導体基板10と接続する。ソース電極24は、ソースコンタクト25を介して半導体基板10と接続する。フィールドプレート電極30は、フィールドプレートコンタクト40を介して半導体基板10と接続する。なお、ドレイン電極22、ソース電極24およびフィールドプレート電極30は、導電膜56のみから構成されることとなる。このようにして、図13に示す半導体装置104が得られることとなる。本実施形態においても、第1の実施形態と同様の効果を有することができる。また、ドレイン電極22、ソース電極24およびフィールドプレート電極30は、ゲート電極20を覆う層間絶縁膜70上に設けられる。このため、第1の実施形態と比較して、ゲート電極20以外の電極のレイアウトを設計する際、それらの電極とゲート電極20との干渉を考慮する必要がない。このため、配線レイアウトの自由度を向上することができる。また、フィールドプレート電極30は、ゲート電極20を覆う層間絶縁膜70上に設けられている。すなわち、ゲート電極20とフィールドプレート電極30は、異なる層に設けられている。このため、フォトレジストの解像限界等により、ゲート電極20とフィールドプレート電極30のレイアウトが制限されてしまうことが抑制される。これにより、フィールドプレート電極30の製造を容易とすることができる。図16は、第4の実施形態に係る半導体装置106であって、第3の実施形態における図13に対応している。本実施形態に係る半導体装置106は、半導体基板10の構成を除いて、第3の実施形態に係る半導体装置104と同様の構成を有する。半導体基板10は、第2の実施形態に係る半導体装置102における半導体基板10と同様の構成を有する。すなわち、半導体基板10は、ソース領域62、ドレイン領域60およびLDD領域64を有している。次に、本実施形態に係る半導体装置106の製造方法を説明する。図17および図18は、図16に示す半導体装置106の製造方法を示す断面図である。まず、図17aに示すように、半導体基板10にドレイン領域60、ソース領域62、およびLDD領域64を形成する。次いで、図17bに示すように絶縁膜26および導電膜28を形成する。これらの工程については、第2の実施形態と同様に行うことができる。次に、図18aに示すように、ゲート電極20を形成する。次いで、ゲート電極20上および絶縁膜26上に層間絶縁膜70を形成する。次いで、図18bに示すように、絶縁膜26中および層間絶縁膜70中に、フィールドプレートコンタクトホール50、ドレインコンタクトホール52、およびソースコンタクトホール54を形成する。そして、フィールドプレートコンタクトホール50内、ドレインコンタクトホール52内、ソースコンタクトホール54内および層間絶縁膜70上に導電膜56を形成する。そして導電膜56をエッチングし、ドレイン電極22、ソース電極24、およびフィールドプレート電極30を形成する。これらの工程については、第3の実施形態と同様に行うことができる。このようにして、図16に示す半導体装置106が得られる。本実施形態においても、第3の実施形態と同様の効果を得ることができる。図19は、第5の実施形態に係る半導体装置108を示す断面図であって、第4の実施形態に係る図16に対応している。本実施形態に係る半導体装置108は、半導体基板10に設けられる拡散層をセルフアラインプロセスにより形成する点を除いて、第4の実施形態に係る半導体装置106と同様である。本実施形態に係る半導体装置108の製造方法を説明する。図20~図22は、図19に示す半導体装置108の製造方法を示す断面図である。まず、図20aに示すように、半導体基板10上に絶縁膜26を形成する。本実施形態において、例えばp型のGaN基板を半導体基板10として用いることができる。次いで、絶縁膜26上に導電膜28を形成する。導電膜28は、例えばCVD法を用いて成膜される。また、導電膜28は、例えば多結晶シリコン膜により構成される。さらに、導電膜28には、例えばn型の不純物を導入することができる。次いで、導電膜28上にレジスト膜を形成する。当該レジスト膜を露光現像し、ゲート電極20を形成する領域上にレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、導電膜28をドライエッチングする。エッチングガスとしては、例えば塩素系ガスを用いることができる。これにより、図20bに示すように、ゲート電極20が形成される。次いで、ゲート電極20上のレジストパターンを除去する。当該レジストパターンは、例えばアッシング処理を用いて除去される。このとき、図20bに示すように、ゲート電極20をマスクとしたエッチングにより、ゲート電極20下の領域以外に位置する絶縁膜26を除去することができる。当該エッチングは、例えばHF溶液を用いて行うことができる。次いで、図21aに示すように、半導体基板10にLDD領域64を形成する。LDD領域64は、ゲート電極20をマスクとして半導体基板10にイオン注入を行うことにより形成される。当該イオン注入は、例えば注入エネルギー100keV、ドーズ量5×1015cm-2の条件下において行われる。次いで、図21bに示すように、半導体基板10にドレイン領域60およびソース領域62を形成する。ドレイン領域60およびソース領域62の形成は、次のように行われる。まず、半導体基板10に設けられたLDD領域64の一部を覆うように、半導体基板10上およびゲート電極20上にレジストパターンを形成する。次いで、当該レジストパターンを用いて、半導体基板10にイオン注入を行う。当該イオン注入は、例えば注入エネルギー10keV、ドーズ量1×1014cm-2の条件下において行われる。これにより、半導体基板10に、ドレイン領域60およびソース領域62が形成される。なお、LDD領域64を形成する工程と、ドレイン領域60およびソース領域62を形成する工程は、工程順序が逆であってもよい。次に、図22aに示すように、半導体基板10上およびゲート電極20上に、層間絶縁膜70を形成する。層間絶縁膜70は、例えばPECVD法を用いて形成される。また、層間絶縁膜70は、例えばシリコン酸化膜により構成される。層間絶縁膜70の厚さは、例えば500nmとすることができる。次いで、半導体基板10に対し活性化アニール処理を行う。これにより、半導体基板10に注入された不純物を活性化させる。当該活性化アニール処理は、例えば窒素雰囲気下、1200°C、処理時間1分の条件下において行われる。次に、図22bに示すように、層間絶縁膜70中にフィールドプレートコンタクトホール50、ドレインコンタクトホール52、およびソースコンタクトホール54を形成する。次いで、フィールドプレートコンタクトホール50内、ドレインコンタクトホール52内、ソースコンタクトホール54内、および層間絶縁膜70上に、導電膜56を形成する。そして、導電膜56をエッチングすることにより、ドレイン電極22、ソース電極24、およびフィールドプレート電極30を形成する。これらの工程については、第4の実施形態と同様に行うことができる。本実施形態においても、第4の実施形態と同様の効果を得ることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。