基板上に第1の配線層を形成し、前記第1の配線層上に、半導体素子材料、第1の絶縁膜、及び第2の絶縁膜を順に形成し、前記半導体素子材料、前記第1の絶縁膜、及び前記第2の絶縁膜を含むピラー状の構造体を形成し、前記第1の配線層上に、前記構造体の上面及び側面を覆うように、第3及び第4の絶縁膜を順に形成し、前記第4の絶縁膜を、前記第2の絶縁膜が露出するように、又は前記構造体の上面に形成された前記第3の絶縁膜が露出するように、部分的に除去し、前記第1及び第2の絶縁膜内、又は前記第1から第3の絶縁膜内に、前記半導体素子材料に電気的に接続された第1のビアプラグを形成し、前記第3及び第4の絶縁膜内に、前記第1の配線層に電気的に接続された第2のビアプラグを形成し、前記第1及び第2のビアプラグ上に第2の配線層を形成する、半導体装置の製造方法。基板上に形成された第1の配線層と、前記第1の配線層上に順に形成された半導体素子、第1の絶縁膜、及び第2の絶縁膜を含むピラー状の構造体と、前記第1の配線層上と前記構造体の側面とに形成された第3の絶縁膜と、前記第1の配線層上に前記第3の絶縁膜を介して形成され、前記第2の絶縁膜の上面の高さと同じ高さの上面を有する第4の絶縁膜と、前記第1及び第2の絶縁膜内に形成され、前記半導体素子に電気的に接続されている第1のビアプラグと、前記第3及び第4の絶縁膜内に形成され、前記第1の配線層に電気的に接続されている第2のビアプラグと、前記第1及び第2のビアプラグ上に形成された第2の配線層と、を備える半導体装置。基板上に形成された第1の配線層と、前記第1の配線層上に順に形成された半導体素子、第1の絶縁膜、及び第2の絶縁膜を含むピラー状の構造体と、前記第1の配線層上と前記構造体の側面及び上面とに形成された第3の絶縁膜と、前記第1の配線層上に前記第3の絶縁膜を介して形成され、前記構造体の上面に形成された前記第3の絶縁膜の上面の高さと同じ高さの上面を有する第4の絶縁膜と、前記第1から第3の絶縁膜内に形成され、前記半導体素子に電気的に接続されている第1のビアプラグと、前記第3及び第4の絶縁膜内に形成され、前記第1の配線層に電気的に接続されている第2のビアプラグと、前記第1及び第2のビアプラグ上に形成された第2の配線層と、を備える半導体装置。前記第1及び第3の絶縁膜は、同一組成の絶縁材料で形成されている請求項2又は3に記載の半導体装置。前記第1及び第3の絶縁膜は、シリコン窒化膜又はシリコン炭化膜であり、前記第2の絶縁膜は、シリコン酸化膜又はシリコン炭酸化膜である、請求項2から4のいずれか1項に記載の半導体装置。前記第1の絶縁膜の膜厚は、前記構造体の側面に形成された前記第3の絶縁膜の膜厚と異なる請求項2から5のいずれか1項に記載の半導体装置。前記構造体の上面に形成された前記第3の絶縁膜の膜厚は、前記構造体の側面に形成された前記第3の絶縁膜の膜厚よりも薄い請求項4に記載の半導体装置。積層ハードマスクを部分的に残存させつつ、配線層用のビアプラグのアスペクト比を低減することが可能な半導体装置及びその製造方法を提供する。本発明の一の態様の半導体装置の製造方法では、基板上に第1の配線層を形成し、前記第1の配線層上に、半導体素子材料、第1の絶縁膜、及び第2の絶縁膜を順に形成し、前記半導体素子材料、前記第1の絶縁膜、及び前記第2の絶縁膜を含むピラー状の構造体を形成する。さらに、前記方法では、前記第1の配線層上に、前記構造体の上面及び側面を覆うように、第3及び第4の絶縁膜を順に形成し、前記第4の絶縁膜を、前記第2の絶縁膜が露出するように、又は前記構造体の上面に形成された前記第3の絶縁膜が露出するように、部分的に除去する。さらに、前記方法では、前記第1及び第2の絶縁膜内、又は前記第1から第3の絶縁膜内に、前記半導体素子材料に電気的に接続された第1のビアプラグを形成し、前記第3及び第4の絶縁膜内に、前記第1の配線層に電気的に接続された第2のビアプラグを形成し、前記第1及び第2のビアプラグ上に第2の配線層を形成する。本発明の実施形態を、図面に基づいて説明する。第1実施形態図1は、第1実施形態の半導体装置の構造を示す側方断面図である。図1の半導体装置は、MRAMMagnetoresistiveRandomAccessMemoryに相当する。図1には、基板100と、基板100上に形成された下層配線層102と、下層配線層102の配線パターン間に形成された線間絶縁膜101が示されている。基板100、下層配線層102、線間絶縁膜101は例えば、シリコン基板、アルミニウム配線層、シリコン酸化膜である。下層配線層102は、本開示の第1の配線層の例である。図1にはさらに、下層配線層102上に順に形成されたMTJ素子103と、第1のハードマスク層104と、第2のハードマスク層105とを含むピラー状柱状の構造体Pが示されている。MTJ素子103、第1のハードマスク層104、第2のハードマスク層105は、本開示の半導体素子、第1の絶縁膜、第2の絶縁膜の例である。MTJ素子103は、強磁性体で形成された固定層103Aと、障壁となる薄い絶縁層103Bと、電極材料で形成された可動層103Cが順に積層された構造を有している。なお、第1のハードマスク層104は、例えばシリコン窒化膜であり、第2のハードマスク層105は、例えばシリコン酸化膜である。図1にはさらに、本開示の第3の絶縁膜の例である保護絶縁膜109と、本開示の第4の絶縁膜の例である層間絶縁膜106が示されている。保護絶縁膜109は、下層配線層102上と、線間絶縁膜101上と、構造体Pの側面とに連続して形成されている。保護絶縁膜109は、例えばシリコン窒化膜である。保護絶縁膜109は、第1のハードマスク層104と共に、外部からMTJ素子103への水分の浸入を防止する機能を有する。また、保護絶縁膜109は、ビアホールを形成する際にエッチングストッパとして使用される。これにより、ビアホールの形成時における下層配線層102の過剰なオーバーエッチングが抑制される。また、層間絶縁膜106は、下層配線層102上と線間絶縁膜101上に、保護絶縁膜109を介して形成されている。層間絶縁膜106は、例えばシリコン酸化膜である。また、層間絶縁膜106の上面の高さは、第2のハードマスク層105の上面の高さと同じ高さとなっている。これは、後述するように、層間絶縁膜106の平坦化が、第2のハードマスク層105が露出するまで行われることに起因している。図1にはさらに、MTJ素子103用のビアプラグ第1のビアプラグ107と、下層配線層102用のビアプラグ第2のビアプラグ108が示されている。第1のビアプラグ107は、第1及び第2のハードマスク層104、105内に形成されており、MTJ素子103に電気的に接続されている。また、第2のビアプラグ108は、保護絶縁膜109及び層間絶縁膜106内に形成されており、下層配線層102に電気的に接続されている。図1にはさらに、これらのビアプラグ107、108上に形成された上層配線層111と、上層配線層111の配線パターン間に形成された線間絶縁膜110が示されている。上層配線層111、線間絶縁膜110は例えば、アルミニウム配線層、シリコン酸化膜である。上層配線層111は、本開示の第2の配線層の例である。図2は、第1実施形態の半導体装置の構造を示す上方断面図である。図1と同様、矢印X、Yは、基板100の主面に平行で、互いに垂直な方向を表し、矢印Zは、基板100の主面に垂直な方向を表す。図2、、はそれぞれ、図1に示す断面A、B、Cにおける断面図である。図2~に示すように、構造体Pは、楕円形の平面形状を有している。また、保護絶縁膜109は、構造体Pの側面を覆っており、層間絶縁膜106は、保護絶縁膜109を介して構造体Pの側面を覆っている。図2~にはさらに、第1、第2のコンタクトプラグ107、108が示されている。1第1実施形態の半導体装置の製造方法次に、図3~図5を参照し、第1実施形態の半導体装置の製造方法を説明する。図3~図5は、第1実施形態の半導体装置の製造方法を示す側方断面図である。まず、図3に示すように、基板100上に、下層配線層102と線間絶縁膜101を形成する。次に、下層配線層102及び線間絶縁膜101上に、MTJ素子103の材料となるMTJ素子材料201を形成する。MTJ素子材料201は、固定層103Aの材料となる強磁性体材料201A、絶縁層103Bの材料となる絶縁材料201B、可動層103Cの材料となる電極材料201Cを順に積層させることで形成される。次に、図3に示すように、CVDChemicalVaporDepositionにより、MTJ素子材料201上に、第1のハードマスク層104の材料となる第1のハードマスク材202と、第2のハードマスク層105の材料となる第2のハードマスク材203を順に形成する。第1、第2のハードマスク材202、203は例えばそれぞれ、シリコン窒化膜、シリコン酸化膜である。次に、第2のハードマスク材203上にレジスト膜204を形成し、リソグラフィにより、レジスト膜204のパターニングを行う。このように、本実施形態のハードマスクは、第1のハードマスク材202と、第2のハードマスク材203とを含む積層ハードマスクとなる。第1のハードマスク材202は、レジスト膜204のアッシングの際に、MTJ素子材料201が酸素プラズマに曝されるのを防止する機能を有する。また、第2のハードマスク材203は、レジストパターンを転写するための転写マスクとして使用される。なお、ハードマスクを仮にシリコン窒化膜のみで形成すると、シリコン窒化膜が塩素ガスによってエッチングされやすい膜であるため、エッチングの際にハードマスクが削られてしまうという問題が生じる。次に、図3に示すように、レジスト膜204をマスクとして、第2のハードマスク材203のエッチング加工を行い、第2のハードマスク層105を形成する。次に、酸素等を用いたアッシングにより、レジスト膜204を除去する。次に、図3に示すように、第2のハードマスク層105をマスクとして、第1のハードマスク材202のエッチング加工を行い、第1のハードマスク層104を形成する。次に、図4に示すように、第1、第2のハードマスク層104、105をマスクとして、MTJ素子材料201のエッチング加工を行い、MTJ素子103を形成する。こうして、MTJ素子103、第1のハードマスク層104、第2のハードマスク層105を含むピラー状の構造体Pが形成される。次に、図4に示すように、基板100の全面を覆うように、下層配線層102及び線間絶縁膜101上に、保護絶縁膜109を形成する。これにより、構造体Pの上面と側面が、保護絶縁膜109により覆われる。保護絶縁膜109は、例えばシリコン窒化膜である。次に、図4に示すように、基板100の全面を覆うように、保護絶縁膜109上に、層間絶縁膜106を形成する。これにより、構造体Pの上面と側面が、保護絶縁膜109を介して層間絶縁膜106により覆われる。層間絶縁膜106は、例えばシリコン酸化膜である。次に、図5に示すように、CMP化学機械研磨により、層間絶縁膜106の表面を平坦化する。本実施形態では、層間絶縁膜106の平坦化は、第2のハードマスク層105が層間絶縁膜106から露出するまで行われる。これにより、構造体Pは、その上面から保護絶縁膜109、層間絶縁膜106が除去され、その側面のみが保護絶縁膜109、層間絶縁膜106で覆われた状態となる。なお、層間絶縁膜106の平坦化は、第2のハードマスク層105が露出した直後に終了してもよいし、第2のハードマスク層105の露出後も継続してもよい。ただし、後者の場合、層間絶縁膜106の平坦化は、第1のハードマスク層104が薄くなり、第1のハードマスク層104の水分浸入防止機能が損なわれるのを回避するよう、第1のハードマスク層104が露出する前に終了する。このように、本実施形態における層間絶縁膜106の平坦化では、第2のハードマスク層105を部分的に除去しても構わない。また、図5の工程は、層間絶縁膜106を部分的に除去して第2のハードマスク層105を露出させることが可能であれば、CMP以外の方法で実施しても構わない。例えば、図5の工程は、エッチングにより実施してもよいし、CMPとエッチングの組み合わせにより実施してもよい。次に、リソグラフィ及びエッチングにより、MTJ素子103上の第1、第2のハードマスク層104、105内と、下層配線層102上の層間絶縁膜106及び保護絶縁膜109内に、ビアホールを形成する図5。次に、これらのビアホール内に、タングステン等の金属材料を埋め込む。これにより、図5に示すように、MTJ素子103用のビアプラグ第1のビアプラグ107と、下層配線層102用のビアプラグ第2のビアプラグ108が形成される。これらのビアホールは、コスト増加を抑制するため同時に形成することが望ましいが、第1のビアプラグ107用のビアホールと、第2のビアプラグ108用のビアホールは、別個に形成することも可能である。次に、図5に示すように、層間絶縁膜106上に、上層配線層111と線間絶縁膜110を形成する。上層配線層111と線間絶縁膜110は例えば、層間絶縁膜106上に線間絶縁膜110を堆積し、線間絶縁膜110内に上層配線層111用の溝を形成し、溝内に上層配線層111用の金属材料を埋め込むことで形成される下層配線層102と線間絶縁膜101も同様。この際、上層配線層111用の溝は、第1、第2のビアプラグ107、108が溝内に露出する位置に形成される。このようにして、図1に示す半導体装置が製造される。2第1~第3比較例の半導体装置との比較次に、図6を参照し、第1実施形態の半導体装置と、第1~第3比較例の半導体装置とを比較する。図6は、第1~第3比較例の半導体装置の構造を示す側方断面図である。第1~第3比較例の半導体装置はそれぞれ、図6~に示されている。図6に示す第1比較例では、第1実施形態とは異なり、構造体Pの側面が、保護絶縁膜109で覆われていない。そのため、第1比較例では、構造体Pの側面からMTJ素子103内に、水分が浸入するおそれがある。また、図6に示す第2比較例では、第1実施形態と同様、構造体Pの側面が、保護絶縁膜109で覆われている。しかしながら、第2比較例では、第1実施形態とは異なり、構造体Pの上面も、保護絶縁膜109と層間絶縁膜106で覆われている。そのため、第2比較例には、下層配線層102用のビアプラグ第2のビアプラグ108のアスペクト比が高いという問題がある。例えば、第1、第2のビアプラグ107、108のビア直径を50nm、MTJ素子103の高さを150nm、第1、第2のハードマスク層104、105の合計膜厚を100nm、構造体Pの上面に形成された保護絶縁膜109、層間絶縁膜106の合計膜厚を150nmとすると、第1のビアプラグ107のアスペクト比は5なのに対し、第2のビアプラグ108のアスペクト比は8となる。このように、第2比較例では、第2のビアプラグ108のアスペクト比が高い値となる。また、図6に示す第3比較例では、第2比較例と同様、構造体Pの側面が、保護絶縁膜109で覆われ、構造体Pの上面が、保護絶縁膜109と層間絶縁膜106で覆われている。しかしながら、第3比較例では、第2比較例とは異なり、構造体Pが、MTJ素子103のみで形成されている。このような構造体Pは、MTJ素子103の形成後に、第1、第2のハードマスク層104、105を除去することで形成される。第3比較例には、第2比較例に比べ、第2のビアプラグ108のアスペクト比が低くなるという利点がある。しかしながら、第3比較例では、第1、第2のハードマスク層104、105を除去する工程により、MTJ素子103の特性が劣化するおそれがある。次に、図1を参照し、本実施形態の利点について説明する。本実施形態では、構造体Pの側面が、保護絶縁膜109で覆われている。よって、本実施形態では、構造体Pの側面からMTJ素子103内に、水分が浸入することを防止することができる。また、本実施形態では、構造体Pの側面は、保護絶縁膜109で覆われているものの、構造体Pの上面は、保護絶縁膜109や層間絶縁膜106で覆われていない。これは、層間絶縁膜106の平坦化が、第2のハードマスク層105が露出するまで行われることに起因している図5参照。よって、本実施形態によれば、第2のビアプラグ108のアスペクト比を、第2比較例に比べ低くすることができる。例えば、上記の数値例を適用する場合、本実施形態では、第1のビアプラグ107のアスペクト比は2となり、第2のビアプラグ108のアスペクト比は5となる。また、本実施形態では、第1、第2のハードマスク層104、105を除去することなく、第2のビアプラグ108のアスペクト比を低減している。よって、本実施形態では、第1、第2のハードマスク層104、105を除去する工程により、MTJ素子103の特性が劣化することを回避することができる。以上のように、本実施形態によれば、第1、第2ハードマスク層104、105を残存させつつ、第2のビアプラグ108のアスペクト比を低減することが可能となる。なお、本実施形態では、第2のビアプラグ108のアスペクト比は、7以下、より好適には、6以下とすることが望ましい。3第1実施形態の更なる利点以上のように、本実施形態には、第1、第2ハードマスク層104、105を残存させつつ、第2のビアプラグ108のアスペクト比を低減できるという利点がある。本実施形態には更に、ビアホールの合わせずれによりMTJ素子103と第2のビアプラグ108が接近した場合のマージン劣化を低減できるという利点がある。以下、図7を参照し、本実施形態のこのような利点について説明する。図7は、第1実施形態の半導体装置の上述の利点について説明するための側方断面図である。図7には、第3比較例にてビアホールの合わせずれが生じた様子が示されている。図7では、V1で示す第2のビアプラグ108が、構造体Pの側面の保護絶縁膜109と重なる位置に形成されている。そのため、図7では、構造体Pの側面の保護絶縁膜109の一部が削られてしまっている。図7では、第2のビアプラグV1と、MTJ素子103の肩の部分との距離が、D1で示されている。保護絶縁膜109の膜厚が薄い場合や、層間絶縁膜106のエッチング時の選択比が小さい場合には、距離D1が短くなり、MTJ素子103と第2のビアプラグV1がショートしてしまうおそれがある。一方、図7には、本実施形態にてビアホールの合わせずれが生じた様子が示されている。図7では、V2で示す第2のビアプラグ108が、構造体Pの側面の保護絶縁膜109と重なる位置に形成されている。そのため、図7では、図7と同様、構造体Pの側面の保護絶縁膜109の一部が削られてしまっている。また、図7では、第2のビアプラグV2と、MTJ素子103の肩の部分との距離が、D2で示されている。ここで、本実施形態と第3比較例との違いとして、保護絶縁膜109の存在領域の広さが挙げられる。本実施形態の保護絶縁膜109は、上層配線層111の下面から下層配線層102の上面にわたって広く存在している。よって、本実施形態では、MTJ素子103と第2のビアプラグV2との間に、保護絶縁膜109による高い壁が存在していると言える。そのため、第2のビアプラグV2が、構造体Pの側面の保護絶縁膜109と重なる位置に形成されたとしても、この壁によるブロック効果により、距離D2の長さは比較的長いものとなる。このように、本実施形態によれば、MTJ素子103と第2のビアプラグV2との距離D2を広げることが可能となる。これにより、MTJ素子103と第2のビアプラグV2とのショートを減らすことが可能となる。よって、本実施形態によれば、MTJ素子103と第2のビアプラグV2とのショート歩留まりを改善することが可能となる。4第1実施形態の効果最後に、本実施形態の効果について説明する。以上のように、本実施形態では、MTJ素子103と、第1のハードマスク層104と、第2のハードマスク層105とを含むピラー状の構造体Pが形成される。また、本実施形態では、構造体Pの側面が保護絶縁膜109で覆われ、構造体Pの上面は保護絶縁膜109や層間絶縁膜106で覆われない構造となるよう、保護絶縁膜109と層間絶縁膜106が形成及び加工される。これにより、本実施形態では、第1、第2ハードマスク層104、105を残存させつつ、第2のビアプラグ108のアスペクト比を低減することが可能となる。さらには、MTJ素子103と第2のビアプラグ108とのショート歩留まりを改善することが可能となる。なお、本実施形態は、積層ハードマスクを使用して形成する素子であれば、MTJ素子103以外の半導体素子にも適用可能である。このような半導体素子の例としては、磁気変化型素子、相変化素子、相転移素子、MIMキャパシタ、抵抗素子等が挙げられる。また、本実施形態では、第1のハードマスク層104と保護絶縁膜109は、シリコン窒化膜であるが、その他の絶縁膜であっても構わない。このような絶縁膜の例としては、シリコン炭化膜が挙げられる。また、本実施形態では、第1のハードマスク層104と保護絶縁膜109は、同一組成の絶縁材料で形成されているが、互いに異なる組成の絶縁材料で形成されていても構わない。また、本実施形態では、第2のハードマスク層105は、シリコン酸化膜であるが、その他の絶縁膜であっても構わない。このような絶縁膜の例としては、シリコン炭酸化膜が挙げられる。また、第2のハードマスク層105は、層間絶縁膜106と同一組成の絶縁材料で形成されていることが望ましい。理由は、第1、第2のビアプラグ107、108用のビアホールを形成する際に、層間絶縁膜106と第2のハードマスク層105を同時にエッチングしやすくなるからである。ただし、第2のハードマスク層105は、層間絶縁膜106と同時にエッチングしやすい材料であれば、層間絶縁膜106と異なる組成の絶縁材料で形成されていても構わない。また、本実施形態では、第1のハードマスク層104と保護絶縁膜109は、ともにシリコン窒化膜であるが、第1のハードマスク層104の膜厚と、保護絶縁膜109の膜厚は、互いに異なっていても構わない。また、本実施形態では、構造体Pの平面形状は、楕円形であるが図2参照、その他の形状であっても構わない。また、本実施形態の積層ハードマスクは、2層のハードマスク層104、105を含んでいるが、3層以上のハードマスク層を含んでいても構わない。この場合、図3の工程では、MTJ素子材料201上に、3層以上のハードマスク材が積層される。以下、第1実施形態の変形例である第2実施形態について、第1実施形態との相違点を中心に説明する。第2実施形態図8は、第2実施形態の半導体装置の構造を示す側方断面図である。図8では、保護絶縁膜109が、下層配線層102上と、線間絶縁膜101上と、構造体Pの側面及び上面とに連続して形成されている。また、図8では、層間絶縁膜106の上面の高さが、構造体Pの上面に形成された保護絶縁膜109の上面の高さと同じ高さとなっている。このような構造は、層間絶縁膜106の平坦化図5参照を、構造体Pの上面の保護絶縁膜109が露出するまで行うことで実現可能である。本実施形態によれば、第1実施形態と同様に、第2のビアプラグ108のアスペクト比を、第2比較例に比べ低くすることが可能となる。また、本実施形態によれば、第1実施形態と同様、第1、第2のハードマスク層104、105を除去する工程により、MTJ素子103の特性が劣化することを回避することが可能となる。なお、本実施形態では、第1のビアプラグ107が、図8に示すように、第1のハードマスク層104、第2のハードマスク層105、及び保護絶縁膜109内に形成される。また、第2のビアプラグ108は、第1実施形態と同様、保護絶縁膜109及び層間絶縁膜106内に形成される。第2実施形態の効果最後に、本実施形態の効果について説明する。以上のように、本実施形態では、MTJ素子103と、第1のハードマスク層104と、第2のハードマスク層105とを含むピラー状の構造体Pが形成される。また、本実施形態では、構造体Pの側面が保護絶縁膜109及び層間絶縁膜106で覆われ、構造体Pの上面は保護絶縁膜109のみで覆われる構造となるよう、保護絶縁膜109と層間絶縁膜106が形成及び加工される。これにより、本実施形態では、第1実施形態と同様、第1、第2ハードマスク層104、105を残存させつつ、第2のビアプラグ108のアスペクト比を低減することが可能となる。さらには、MTJ素子103と第2のビアプラグ108とのショート歩留まりを改善することが可能となる。なお、層間絶縁膜106の平坦化図5参照では、構造体Pの上面の保護絶縁膜109を部分的に除去しても構わない。この場合、構造体Pの上面の保護絶縁膜109の膜厚は、構造体Pの側面、下層配線層102上、線間配線層101上の保護絶縁膜109の膜厚よりも薄くなる。以上、本発明の具体的な態様の例を、第1及び第2実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。