第1カラムラインに対する読出しを担当し、第1電流源と第1キャパシタを備える第1カラム読出回路と、第2カラムラインに対する読出しを担当し、第2電流源と第2キャパシタを備える第2カラム読出回路とを備え、ビニングモード時に、第1フェーズで前記第1カラムラインでは2以上のピクセルからデータが出力されて前記第1キャパシタに保存され、第2フェーズで前記第2カラムラインでは2以上のピクセルからデータが出力されて前記第2キャパシタに保存され、第3フェーズで前記第1キャパシタと前記第2キャパシタ間に電荷が共有されることを特徴とするイメージセンサのカラム回路。前記ビニングモードの第1フェーズで前記第1電流源と前記第2電流源が前記第1カラムラインから電流を放電し、前記ビニングモードの第2フェーズで前記第1電流源と前記第2電流源が前記第2カラムラインから電流を放電することを特徴とする請求項1に記載のイメージセンサのカラム回路。ノーマルモード時では、前記第1カラムラインからは1つのピクセルからデータが出力されて前記第1キャパシタに保存され、前記第2カラムラインからは1つのピクセルからデータが出力されて前記第2キャパシタに保存されることを特徴とする請求項1に記載のイメージセンサのカラム回路。前記ビニングモード時に、前記第1カラムラインにデータを出力するピクセルと前記第2カラムラインにデータを出力するピクセルは同一の色に対応される互いに隣接したピクセルであることを特徴とする請求項1に記載のイメージセンサのカラム回路。第1キャパシタと、第2キャパシタと、第1カラムラインと第1ノードを連結する第1スイッチと、第2カラムラインと第2ノードを連結する第2スイッチと、前記第1ノードに連結された第1電流源と、前記第2ノードに連結された第2電流源と、前記第1キャパシタと前記第1ノードを連結する第3スイッチと、前記第2キャパシタと前記第2ノードを連結する第4スイッチと、前記第1ノードと第2ノードを連結する第5スイッチと、を備えることを特徴とするイメージセンサのカラム回路。ビニングモードの第1フェーズで、前記第1カラムラインでは2以上のピクセルからデータが出力されて前記第1スイッチと前記第3スイッチと前記第5スイッチがターンオンされ、前記ビニングモードの第2フェーズで、前記第2カラムラインでは2以上のピクセルからデータが出力されて前記第2スイッチと前記第4スイッチと前記第5スイッチがターンオンされ、前記ビニングモードの第3フェーズで、前記第5スイッチがターンオンされることを特徴とする請求項5に記載のイメージセンサのカラム回路。前記第1電流源と前記第2電流源が、前記ビニングモードの第1、2フェーズでは活性化して、前記ビニングモードの第3フェーズでは非活性化されることを特徴とする請求項6に記載のイメージセンサのカラム回路。ノーマルモード時には前記第1、2、3、4スイッチがターンオンされ、前記第1カラムラインでは1つのピクセルからデータが出力され、前記第2カラムラインでは1つのピクセルからデータが出力されることを特徴とする請求項5に記載のイメージセンサのカラム回路。前記ビニングモード時に前記第1カラムラインにデータを出力するピクセルと前記第2カラムラインにデータを出力するピクセルは同一の色に対応されて隣接したピクセルであることを特徴とする請求項5に記載のイメージセンサのカラム回路。第1フェーズで第1カラムラインから2以上のピクセルデータを伝達され、第2フェーズで第2カラムラインから2以上のピクセルデータを伝達されるデータノードと、前記第1フェーズと前記第2フェーズで前記データノードの電荷を放電する放電部と、前記第1フェーズと第3フェーズで前記データノードに連結される第1キャパシタと、前記第2フェーズと前記第3フェーズで前記データノードに連結される第2キャパシタと、を備えることを特徴とするピクセルビニング回路。前記放電部が、前記データノードに連結された2個の電流源を備え、前記電流源は1つのピクセルデータを読出す時に使用される電流と同一の電流を流すことを特徴とする請求項10に記載のピクセルビニング回路。前記放電部が、前記第1フェーズと前記第2フェーズで活性化することを特徴とする請求項10に記載のピクセルビニング回路。本発明は、前記した従来技術の問題を解決するために提案されたもので、ピクセル構造と関係なくビニング機能を行うことが可能であり、既存のカラム読出回路の役割とビニング回路の役割を果たし得るイメージセンサのカラム回路およびビニング回路を提供しようとすることにその目的がある。前記した目的を達成するためのイメージセンサのカラム回路は、第1カラムラインに対する読出しを担当し、第1電流源と第1キャパシタを備える第1カラム読出回路と、第2カラムラインに対する読出しを担当し、第2電流源と第2キャパシタを備える第2カラム読出回路とを備え、ビニングモード時に、第1フェーズで前記第1カラムラインには2以上のピクセルからデータが出力されて前記第1キャパシタに保存され、第2フェーズで前記第2カラムラインには2以上のピクセルデータが出力されて前記第2キャパシタが保存され、第3フェーズで前記第1キャパシタと前記第2キャパシタ間に電荷が共有されることを特徴とすることができる。前記ビニングモードの第1フェーズで前記第1電流源と前記第2電流源が前記第1カラムラインから電流を放電し、前記ビニングモードの第2フェーズで前記第1電流源と前記第2電流源が前記第2カラムラインから電流を放電することを特徴とすることができる。ノーマルモード時には、前記第1カラムラインからは1つのピクセルからデータが出力されて前記第1キャパシタに保存され、前記第2カラムラインからは1つのピクセルからデータが出力されて前記第2キャパシタに保存されることを特徴とすることができる。また、イメージセンサのカラム回路は、第1カラムラインと、第2カラムラインと、第1キャパシタと、第2キャパシタと、前記第1カラムラインと第1ノードを連結する第1スイッチと、前記第2カラムラインと第2ノードを連結する第2スイッチと、前記第1ノードに連結された第1電流源と、前記第2ノードに接続された第2電流源と、前記第1キャパシタと前記第1ノードを連結する第3スイッチと、前記第2キャパシタと前記第2ノードを連結する第4スイッチと、前記第1ノードと第2ノードを連結する第5スイッチとを備えることができる。ビニングモードの第1フェーズで、前記第1カラムラインでは2以上のピクセルからデータが出力されて前記第1スイッチと前記第3スイッチと前記第5スイッチがターンオンされ、前記ビニングモードの第2フェーズで、前記第2カラムラインでは2以上のピクセルからデータが出力されて前記第2スイッチと前記第4スイッチと前記第5スイッチがターンオンされ、前記ビニングモードの第3フェーズで、前記第5スイッチがターンオンされることを特徴とすることができる。ノーマルモード時には前記第1、2、3、4スイッチがターンオンされ、前記第1カラムラインでは1つのピクセルからデータが出力され、前記第2カラムラインでは1つのピクセルからデータが出力されることを特徴とすることができる。また、イメージセンサのピクセルビニング回路は、第1フェーズで第1カラムラインから2以上のピクセルデータを伝達され、第2フェーズで第2カラムラインから2以上のピクセルデータを伝達されるデータノードと、前記第1フェーズと前記第2フェーズで前記データノードの電荷を放電する放電部と、前記第1フェーズと前記第3フェーズで前記データノードに連結される第1キャパシタと、前記第2フェーズと前記第3フェーズで前記データノードに連結される第2キャパシタとを備えることができる。本発明によれば、2個のカラム読出回路を利用する簡単な構造でノーマルモードとビニングモードで動作する回路を具現することが可能となり、回路の面積を減らすことができるという長所がある。また、本発明によれば、ピクセルアレイ内部でビニング動作がなされるのではなく周辺回路部分でビニング動作が成り立つので、ピクセルの構造と関係がなくビニング動作を遂行することが可能だという長所がある。また、ビニング動作時に電流源の電流値を変更せず、周辺カラムの電流源を共に使用する方式を使用することによって、ピクセルデータの正確なセンシングを保障するという長所がある。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の好ましい実施形態を添付図面を参照して説明する。図1はイメージセンサのピクセルアレイと周辺部を示した図である。図1を参照すれば、イメージセンサは複数のピクセルが備えられたピクセルアレイ110、ピクセルデータを出力するローrow:行を選択するローデコーダ120、カラムcolumnラインに出力されるデータを読出すためのカラム回路130、カラム回路130によって読出されたデータをアナログデジタル変換するアナログデジタル変換器140、およびビニングbinningモードまたはノーマルnormalモードを選択するモードセレクタ150を備える。ピクセルアレイ100には複数個のピクセルが備えられるが、各々のピクセルはRred、赤色、Ggreen、緑色、Bblue、青色のうち、1つの色を感知するように構成され、Gを感知するピクセルは他の色を感知するピクセルより2倍多く備えられるのが一般的である。ピクセルのビニング動作は同一の色を感知する隣接したピクセルのデータに対してなされる。例えば、2×2方式でピクセルをビニングする場合に図面に斜線で表示されたRピクセルに対してビニング動作がなされる。ローデコーダ120は、ピクセルアレイ100からピクセルデータを出力するローを選択する。ローデコーダ120は、ノーマル動作時には選択された1個のローからピクセルデータが出力されるように制御し、ビニング動作時にはビニングする2以上のローからピクセルデータが出力されるように制御する。カラム回路130は、カラムラインに出力されるピクセルデータを読出すための回路であるが、本発明のカラム回路130は、ノーマルモードでの読出し動作以外にビニングモードでのビニング動作を支援する。カラム回路に対する詳細な説明は図と共に後述する。アナログデジタル変換器140は、カラム回路130によって読出されたデータまたはビニングされたデータをデジタルに変換する。図2は、1つのデータにビニングされる4個のピクセルを詳細に示した図である。先に説明したように、ピクセルビニングは同一の色の隣接したピクセル同士でなされるため、ロー、カラムを基準としてi、jピクセル210、i2、jピクセル220、i、j2ピクセル230、i2、j2ピクセル240が併合される。i、jピクセル210を参照してピクセル内部の構成に対して調べてみることにする。ピクセル210は、フォトダイオードPDとフローティングディフュージョンFDと、4個のトランジスタT0~T3を備える。4個のトランジスタT0~T3は、送信信号Txに応答してフォトダイオードPDから集束された光電荷photo-generatedchargeをフローティングディフュージョンFD領域に運送するためのトランスファートランジスタT0、リセット信号Rxに応答して所望する値にフローティングディフュージョン領域FDの電位をセッティングして電荷を排出しフローティングディフュージョンFD領域をリセットさせるためのリセットトランジスタT1、フローティングディフュージョンFD領域に蓄積された電荷に応じて動作し、バッファ増幅器bufferamplifierの役割をするドライブトランジスタT2、および、ローラインSx_iの制御によるスイッチングでドライブトランジスタT2の駆動によるピクセルデータをカラムラインCL_jに伝達するための選択トランジスタT3を備える。ローラインSx_iは、選択されるとHの値を有し、選択されなければLの値を有する。ノーマル動作時にピクセルアレイ内から1つのローが選択される。すなわち、ローデコーダ120は、複数個のローラインSx_0~Sx_Nのうちから1つのローラインのみをHレベルを有するようにする。例えば、i番目ローが選択されるとローラインSx_iがHレベルを有し、残りローラインはすべてLレベルを有する。同様にi2番目ローが選択されるとローラインSx_i2がHレベルを有し、残りローラインはすべてLレベルを有する。ビニング動作時には2以上のローラインが選択される。すなわち、ローデコーダはビニング対象であるピクセルに対応されるローラインを同時にHレベルを有するようにする。したがってピクセル210とピクセル220がビニングされる場合と、ピクセル230とピクセル240がビニングされる場合にローラインSx_iとローラインSx_i2が同時にHレベルになる。図3はカラム回路130の一実施形態の構成図である。図3に示されたように、カラム回路130は、第1キャパシタC1と、第2キャパシタC2と、第1カラムラインCL_jと第1ノードAを連結する第1スイッチLSW0と、第2カラムラインCL_j2と第2ノードBを連結する第2スイッチLSW1と、第1ノードAに連結された第1電流源311と、第2ノードBに連結された第2電流源312と、第1キャパシタC1と第1ノードAを連結する第3スイッチSSW0と、第2キャパシタC2と第2ノードBを連結する第4スイッチSSW1と、第1ノードAと第2ノードBを連結する第5スイッチAV0とを備える。第1カラム読出回路310は、第1カラムラインCL_jに対する読出しを担当する回路であり、第2カラム読出回路320は、第2カラムラインCL_j2に対する読出しを担当する回路である。第1カラム読出回路310と第2カラム読出回路320によってノーマルモードおよびビニングモードでのデータ読出し動作がなされる。参考として、第1キャパシタC1と第2キャパシタC2が連結されるラインCMLはコモンモードレベルを有するラインである。図3ではカラム回路において2個のカラムラインに対応される部分のみを示したが、残りカラムラインに対応する部分も図3と同一に構成されるは当然である。図4A、図4B、図4Cは、カラム回路130のビニングモード動作を説明するための図であり、図4Aは1フェーズ、図4Bは2フェーズ、図4Cは3フェーズの動作を表す。1ビニングモード第1フェーズphase動作ビニングモードの第1フェーズでは第1スイッチLSW0、第3スイッチSSW0、および第5スイッチAV0がターンオンされ、図4Aのような連結状態となる。また、電流源311、312を活性化させるための活性化信号ENが活性化する。第1フェーズで第1カラムラインCL_jでは、i、jピクセル210とi2、jピクセル220のデータが出力され、2個のピクセル210、220のデータは第1キャパシタC1に保存される。第1カラムラインCL_jによって2個のピクセル210、220のデータが出力されるため、第1カラムラインCL_jのデータを第1キャパシタC1に保存するためには2IIは1つのピクセルデータを読出すのに必要な電流の分だけ電流が流れなければならないが、第1フェーズでは第1電流源311と第2電流源321がすべて第1カラムラインCL_jに連結されるため、このような電流条件が満足されうる。2ビニングモード第2フェーズ動作ビニングモードの第2フェーズでは第2スイッチLSW1、第4スイッチSSW1、および第5スイッチAV0がターンオンされ、図4Bのような連結状態となる。また、電流源311、321を活性化させるための活性化信号ENが活性化される。第2フェーズで第2カラムラインCL_j2では、i、j2ピクセル230とi2、j2ピクセル240のデータが出力されて、2個のピクセル230、240のデータは第2キャパシタC2に保存される。第2カラムラインCL_j2によって2個のピクセル230、240のデータが出力されるため第2カラムラインCL_j2のデータを第2キャパシタC2に保存するためには2Iの分だけ電流が流れなければならないが、第2フェーズで第1電流源311と第2電流源321がすべて第2カラムラインCL_j2に連結されるため、このような電流条件が満足されうる。3ビニングモード第3フェーズ動作ビニングモードの第3フェーズでは第5スイッチAV0がターンオンされ、図4Cのような連結状態となる。また、電流源311、321を活性化させるための活性化信号ENは非活性化される。第3フェーズでは第1キャパシタC1と第2キャパシタC2間に電荷の共有が起きる。したがって、結局、第1~第4ピクセル210~240のデータをビニングしたデータが第1キャパシタC1と第2キャパシタC2に保存される。第1キャパシタC1と第2キャパシタC2に保存されたビニングデータはアナログデジタル変換によってデジタル値に変換されるアナログデジタル変換器は図に図示していない。前記した実施形態では2×2ビニングを例示したが、本発明が2×2ビニングにのみ使用されうるものではない。例えば、3×3ビニングに本発明を利用する場合に、第1~3カラムラインで各々3個のピクセルデータを出力させて、3個のデータ読出回路の制御によって3×3ビニングを行うことができるものである。図5はカラム回路130のノーマルモード動作を説明するための図である。ノーマルモード動作時には第1スイッチLSW0、第2スイッチLSW1、第3スイッチSSW0、および第4スイッチSSW1がターンオンされ、電流源311、321を活性化させるための活性化信号が活性化する。第1カラムラインCL_jから1つのピクセルデータが出力されて第1キャパシタC1に保存され、第2カラムラインCL_j2から1つのピクセルデータが出力されて第2キャパシタC2に保存される。そして第1キャパシタC1に保存されたデータと第2キャパシタC2に保存されたデータは各々アナログデジタル変換されてデジタル値に変換される。すなわち、ノーマルモードでは第1カラム読出回路310と第2カラム読出回路320が各々別途に動作して自己に対応されるカラムCL_j、CL_j2に出力されるデータを読出す。図6は本発明に係るビニング回路の一実施形態の構成図である。図6のビニング回路は図3のカラム回路130でノーマルモード動作のための構成AV0を除いた回路である。すなわち、図3のカラム回路130はビニングモードとノーマルモードの両方動作する回路であり、図6のビニング回路はノーマルモード動作に対する支援なくビニングモードで動作する回路である。図6に示されたように、ビニング回路は、第1フェーズで第1カラムラインCL_jから2以上のピクセルデータを伝達され、第2フェーズで第2カラムラインCL_j2から2以上のピクセルデータを伝達されるデータノードAと、第1フェーズと第2フェーズでデータノードAの電荷を放電する放電部610と、第1フェーズと第3フェーズでデータノードAに連結される第1キャパシタC1と、第2フェーズと第3フェーズでデータノードAに連結される第2キャパシタC2とを備える。放電部610は、データノードAに連結された2個の電流源311、321を備え、電流源311、321の各々は1つのピクセルデータを読出す時に使用される電流Iと同一の電流を流す。そして放電部610を活性化させる信号ENは第1フェーズと第2フェーズで活性化する。ビニング回路は、カラム回路130の構成のうちビニングモードと関連のない構成AV0のみを除去した構成を有し、カラム回路130のビニングモードと同一に第1~第3フェーズ動作をするため、ビニング回路に対するさらに詳細な説明は省略する。本発明の技術思想は前記好ましい実施形態により具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためであるものではないということに注意しなければならない。また、本発明の技術分野の通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能であることを知ることができるだろう。