"光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む固体撮像素子。上記増幅器は、上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う請求項1記載の固体撮像素子。上記ΔΣ変調器は、上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、上記レベルシフト量は、固定値として設定される請求項2記載の固体撮像素子。上記ΔΣ変調器は、インバータ型積分器を含む少なくとも一つの積分器と、最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、nnは1を含む正数次の変調器として形成され、上記増幅器は、上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む請求項1記載の固体撮像素子。上記ΔΣ変調器の積分器は、上記インバータ型積分器の入力端子側に接続された入力容量と、上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、上記増幅器は、上記インバータ型アンプの入力端子側に接続された入力容量と、上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む請求項4記載の固体撮像素子。上記ΔΣ変調器の積分器は、上記インバータ型積分器の入力端子側に接続された入力容量と、上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、上記増幅器は、上記差動型アンプの一方の入力端子側に接続された入力容量と、上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む請求項4記載の固体撮像素子。上記増幅器は、上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である請求項5または請求項6記載の固体撮像素子。上記増幅器は、上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む請求項5または請求項6記載の固体撮像素子。上記画素は、フローティングディフュージョンの電荷をリセットするリセット機能を含み、上記増幅器のリセット用スイッチは、上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う請求項8記載の固体撮像素子。上記読み出し部は、上記ΔΣ変調器のデジタル信号を多ビット化するデシメーションフィルタ回路を含む請求項1記載の固体撮像素子。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含むカメラシステム。ところが、特許文献2に記載された技術では、CDS後の信号をAD変換するため、サンプリング時のノイズが残ってしまう。すなわち、この技術では、CDS後のアナログ信号をサンプルするときのkTCノイズが残り、影響を小さくするためには容量値を大きくするなどチップ面積増加につながってしまう。また、非特許文献2に記載された技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。すなわち、この技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。本発明は、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能な固体撮像素子およびカメラシステムを提供することにある。本発明の第1の観点の固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。本発明の第2の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。本発明によれば、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能となる。以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.固体撮像素子の構成の概要2.読み出し回路の構成の概要3.増幅器およびΔΣAD変換器の回路構成例4.カメラシステムの構成例<1.固体撮像素子の構成の概要>図1は、本実施形態に係るCMOSイメージセンサ固体撮像素子の構成例を示す図である。本CMOSイメージセンサ100は、画素アレイ部110、画素駆動部としての行選択回路Vdec120、およびカラム毎にΔΣ変調によるAD変換機能を有するカラム読み出し回路130を有する。本実施形態において、AD変換部は、ΔΣ変調機能を有するΔΣ変調器、ΔΣ変調器の入力段に配置される増幅器、およびΔΣ変調器の出力段に配置されるデシメーションフィルタ回路により形成される。たとえばΔΣ変調器およびデシメーションフィルタ回路によるΔΣAD変換器は画素単位に画素信号を入出力するように構成されている。本実施形態において、カラム読み出し回路130において、CDS処理は、AD変換後に行われる。なお、行選択回路120およびカラム読み出し回路130により読み出し部が形成される。後で詳述するが、本実施形態のCMOSイメージセンサ100は、ΔΣ変換器の入力段に増幅器を配置することで低照度のノイズを改善することが可能となっている。本実施形態のCMOSイメージセンサ100は、増幅器によりAD入力レンジを一定幅に調整することでΔΣAD変換器の定数を変更することなしに実現することができる。CMOSイメージセンサ100は、増幅器の効果によりΔΣAD変換器のノイズスペックが緩和でき、容量値、サンプリング回数など小さくすることが可能となっている。CMOSイメージセンサ100は、増幅器としてたとえばΔΣ変調器で使用するインバータと同じ構成を用いることでレベルシフトさせる値をゲインによらず固定で設定でき、AD変換可能な入力レンジの確保が容易になっている。また増幅器として差動型を用いることも可能である。また、CMOSイメージセンサ100は、ΔΣAD変換器を用いることで増幅器の容量値を小さくすることが可能になっている。画素アレイ部110は、複数の画素回路110AがM行×N列の2次元状マトリクス状に配列されている。図2は、本実施形態に係るCMOSイメージセンサの画素の一例を示す図である。この画素回路110Aは、光電変換素子としてのフォトダイオードPDPhotoDiode、以下単にPDというときもある111を有する。そして、画素回路110Aは、この1個のフォトダイオード111に対して、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115は、絶縁ゲート型電界効果トランジスタFETにより形成される。図2の例では、nチャネルのFETが適用されているが、pチャネルのFETを適用することも可能である。なお、ここでは4トランジスタ型の画素回路の例を示しているが、選択トランジスタを有している3トランジスタ型等の適用も可能である。フォトダイオード111は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送トランジスタ112は、フォトダイオード111と出力ノードとしてのフローティングディフュージョンFD以下、単にFDというときもあるとの間に接続されている。転送トランジスタ112は、転送制御線LTRGを通じてそのゲート転送ゲートに制御信号である転送信号TRGが与えられる。これにより、転送トランジスタ112は、フォトダイオード111で光電変換された電荷電子をフローティングディフュージョンFDに転送する。リセットトランジスタ113は、電源ラインLVDDとフローティングディフュージョンFDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号であるリセット信号RSTが与えられる。これにより、リセットトランジスタ113は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。フローティングディフュージョンFDには、増幅トランジスタ114のゲートが接続されている。増幅トランジスタ114は、選択トランジスタ115を介して信号線LSGNに接続され、画素部外の定電流源CIとソースフォロアを構成している。そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路130に出力される。これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。画素アレイ部110に配線されているリセット制御線LRST、転送制御線LTRG、および選択制御線LSELが一組として画素配列の各行単位で配線されている。LRST、LTRG、LSELの各制御線はそれぞれM本ずつ設けられている。これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路120により駆動される。行選択回路120は、画素アレイ部110の中の任意の行に配置された画素の動作を制御する。行選択回路120は、制御線LSEL、LRST、LTRGを通して画素を制御する。カラム読み出し回路130は、行選択回路120により読み出し制御された画素行のデータを、信号線LSGNを介して受け取り、後段の信号処理回路に転送する。読み出し回路130は、各カラムに増幅器およびその出力に接続されたAD変換器アを含む。ADCは、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるADCは画素単位に画素信号を入出力するように構成されている。<2.読み出し回路の構成の概要>図3は、本実施形態に係る画素と信号線に接続されたカラム回路の基本構成を示す図である。カラム回路200は、図3に示すように、入力が信号線LSGNに接続された増幅器210、および増幅器210の出力対して縦続接続されたΔΣ変調器220とデシメーションフィルタ回路を含んで構成されている。そして、縦続接続されたΔΣ変調器220およびデシメーションフィルタ回路230によりΔΣAD変換器240が構成される。図3の例では、画素110Aをアナログ電源AVDD、増幅器210、ΔΣ変調器220、デシメーションフィルタ回路230をデジタル電源DVDDとした構成で示している。後述するように画素の振幅レベルによっては、増幅器をデジタル電圧以上の電源、たとえばアナログ電源とすることでも対応可能である。増幅器210は、インバータ型アンプAMP1、入力容量C1、可変のフィードバック容量C2、ゲインスイッチSW1、およびオートゼロAZ用スイッチSW2を含んで構成されている。入力容量C1の第1端子が信号線LSGNに接続され、第2端子がインバータ型アンプAMP1の入力端子に接続されている。フィードバック容量C2とゲインスイッチSW1がインバータ型アンプAMP1の出力端子と入力端子間に直列に接続されている。オートゼロ用スイッチSW2がインバータ型アンプAMP1の出力端子と入力端子間に接続されている。増幅器210は、画素110Aのリセット時にオートゼロ用スイッチSW2がオンにされて、インバータ型アンプAMP1のオフセット等をキャンセルし、入力電位および出力電位をたとえばおおよそ1/2DVDDに設定する。増幅器210は、入力容量C1とフィードバック容量C2の容量比C1:C2が可変で、ゲインを変更可能であり、かつ、ゲイン変更時にAD変換器であるΔΣ変調器220の入力フルスケール幅を一定とする機能を有している。また、別の実施形態として電源電圧ノイズ耐性向上のため差動型の増幅器を用いてもよい。図4は、本実施形態に係るΔΣAD変換器の基本構成を示す図である。図4は、ΔΣAD変換器240の動作概要を併せて示している。ΔΣ変調器220は、少なくとも積分器221、量子化器222、および画素回路110Aへのフィードバック系の一部を形成するデジタルアナログ変換器DAC223、およびレベルシフト機能を有する加算器224を含んで構成される。ΔΣ変調器220においては、画素回路110Aから得られた信号は積分器221、量子化器222を通して1ビットデータとして出力される。ΔΣAD変換器240は、量子化器の出力側に、1ビットデータを多ビット化するデシメーション回路デシメーションフィルタ回路230が配置される。デシメーションフィルタ回路230は、基本的にタイムスロット毎に1の数をデジタル加算する。図4は、1次のΔΣAD変調器220を例に示しているが、n次、たとえば図5および図6に示すように、2次のΔΣ変調器220Aを適用することが望ましい。また、図5および図6の例では、デシメーションフィルタ回路としては、2次のデシメーションフィルタ回路230Aが適用されている。ただし、デシメーションフィルタ回路は3次のデシメーションフィルタ回路を適用することも可能である。<3.増幅器およびΔΣAD変換器の回路構成例>図5は、本実施形態に係る2次のΔΣ変調器の基本構成を示す図である。図6は、本実施形態に係る2次のΔΣ変調器を適用したΔΣAD変換器を含むカラム回路の具体的な回路構成を示す図である。図6は、本技術の特徴である入力信号の前段にチョッパ型の増幅器アンプと複数の容量を切り替えることで画素信号を増幅することが可能になる回路構成を示している。2次のΔΣ変調器220Aは、図5に示すように、インクリメンタル型ΔΣAD変換器として構成され、ΔΣ変調器としての2つの積分器2211,2212、2つのDAC2231,2232、および2つの加算器224,225を含んで構成されている。なお、図5において、uはアナログ信号を、vはデジタル信号を示している。加算器224は入力部として機能する。図6のカラム回路200Aは、画素信号VSLの増幅器210をΔΣ変調器220Aの前段入力段に配置することで、高ゲイン低照度設定でも低ノイズ化を実現している。また、カラム回路200Aは、増幅器210の回路構成とΔΣ変調器の一部の回路構成を同様にすることで、AD変換の入力レベルの調整を容易にすることができる。2次のΔΣ変調器220Aは、インクリメンタル型ΔΣAD変換器として構成され、ΔΣ変調器としての2つの積分器2211,2212、2つのDAC2231,2232、および2つの加算器224,225を含んで構成されている。インクリメンタル型ΔΣAD変換器を搭載したCMOSイメージセンサではオーバーサンプリング回数Mによってノイズ抑制効果をもつ。加算器224は、増幅器210で増幅された画素信号VSLまたはDAC2231を介してフィードバックされた信号を入力する。加算器224は、増幅器210による画素信号VSLを入力する場合には、そのレベルをレベルシフト図6の例ではレベルダウンさせて第1ステージの積分器2211に出力する。加算器224は、容量C11Cs,C12、ノードND11~ND13、スイッチSW11~SW14を有する。容量C11はノードND11とノードND13との間に接続され、容量C12はノードND12とノードND13との間に接続されている。スイッチSW11は増幅器210の出力とノードND11間に接続され、スイッチSW12はノードND12と基準電位たとえばグランドVSSとの間に接続されている。スイッチSW13はDAC2231の出力とノードND11との間に接続され、スイッチSW14はノードND12とバイアス信号Vbiasの供給ラインとの間に接続されている。スイッチSW11およびSW12は信号Φ1がアクティブたとえばハイレベルのときに導通状態に保持され、スイッチSW13およびSW14は信号Φ2がアクティブたとえばハイレベルのときに導通状態に保持される。信号Φ1と信号Φ2は相補的なレベルをとる。したがって、スイッチSW11およびSW12が導通状態に保持されているときは、スイッチSW13およびSW14は非導通状態に保持される。逆に、スイッチSW13およびSW14が導通状態に保持されているときは、スイッチSW11およびSW12は非導通状態に保持される。加算器224において、容量C12とスイッチSW12はレベルシフタとして機能する。第1ステージの積分器2211は、積分回路として機能するインバータ型アンプAMP21、入力容量C21、フィードバック容量C22、ノードND21~ND24、スイッチSW21~SW25を有する。ノードND21は加算器224の出力ノードND13に接続されている。インバータ型アンプAMP21は、入力端子がノードND22に接続され、出力端子がノードND23に接続されている。入力容量C21はノードND21とノードND22との間に接続され、フィードバック容量C22はノードND24とノードND23との間に接続されている。スイッチSW21はノードND22とノードND24との間に接続されている。すなわち、フィードバック容量C22とスイッチSW21はインバータ型アンプAMP21の出力端子と入力端子との間に直列に接続されている。スイッチSW22はノードND21と基準電位たとえばグランドVSSとの間に接続されている。スイッチSW23はノードND21とノードND24との間に接続され、スイッチSW24はノードND23とノードND24との間に接続されている。すなわち、リセット用のスイッチSW24はインバータ型アンプAMP21の出力端子と入力端子との間に接続されている。スイッチSW25は第1ステージの積分器2211の出力ノードであるノードND23に接続されている。スイッチSW21およびSW22は信号Φ1がアクティブたとえばハイレベルのときに導通状態に保持され、スイッチSW23は信号Φ2がアクティブたとえばハイレベルのときに導通状態に保持される。信号Φ1と信号Φ2は相補的なレベルをとる。したがって、スイッチSW21およびSW22が導通状態に保持されているときは、スイッチSW23は非導通状態に保持される。逆に、スイッチSW23が導通状態に保持されているときは、スイッチSW21およびSW22は非導通状態に保持される。スイッチSW24はリセット信号ΦRSTがアクティブたとえばハイレベルのときに導通状態に保持される。リセット信号ΦRSTは画素のリセット信号RSTと同相で同期がとられている。スイッチSW25は、信号Φ2がアクティブのときに導通状態に保持され、第1ステージの積分器2211の出力を次段の加算器225に入力させる。加算器225は、容量C30、ノードND30、およびスイッチSW30を有する。ノードND30は、第1ステージの積分器2211の出力スイッチSW25に接続されている。スイッチSW30は、DAC2232の出力とノードND30との間に接続され、容量C30はノードND30と次段の第2ステージの積分器2212に入力ノードND31との間に接続されている。スイッチSW30は、信号Φ1がアクティブたとえばハイレベルのときに導通状態に保持される。第2ステージの積分器2212は、積分回路として機能するインバータ型アンプAMP31、入力容量C31、フィードバック容量C32、ノードND31~ND34、スイッチSW31~SW35を有する。ノードND31は加算器225の容量C30に接続されている。インバータ型アンプAMP31は、入力端子がノードND32に接続され、出力端子がノードND33に接続されている。入力容量C31はノードND31とノードND32との間に接続され、フィードバック容量C32はノードND34とノードND33との間に接続されている。スイッチSW31はノードND32とノードND34との間に接続されている。すなわち、フィードバック容量C32とスイッチSW31はインバータ型アンプAMP31の出力端子と入力端子との間に直列に接続されている。スイッチSW32はノードND31と基準電位たとえばグランドVSSとの間に接続されている。スイッチSW33はノードND31とノードND34との間に接続され、スイッチSW34はノードND33とノードND34との間に接続されている。すなわち、リセット用のスイッチSW34はインバータ型アンプAMP31の出力端子と入力端子との間に接続されている。スイッチSW35は第2ステージの積分器2212の出力ノードであるノードND33に接続されている。スイッチSW31およびSW32は信号Φ2がアクティブたとえばハイレベルのときに導通状態に保持され、スイッチSW23は信号Φ1がアクティブたとえばハイレベルのときに導通状態に保持される。信号Φ1と信号Φ2は相補的なレベルをとる。したがって、スイッチSW31およびSW32が導通状態に保持されているときは、スイッチSW33は非導通状態に保持される。逆に、スイッチSW33が導通状態に保持されているときは、スイッチSW31およびSW22は非導通状態に保持される。したがって、第2ステージの積分器2212は第1ステージの積分器2211と逆相で動作し、相補的な処理を行う。スイッチSW34はリセット信号ΦRSTがアクティブたとえばハイレベルのときに導通状態に保持される。リセット信号ΦRSTは画素のリセット信号RSTと同相で同期がとられている。スイッチSW35は、信号Φ1がアクティブのときに導通状態に保持され、第2ステージの積分器2212の出力を次段の量子化器222の一方の入力端子に入力させる。量子化器222は、一方の入力端子と基準電位たとえばグランドVSSとの間に容量C40が接続され、他方の入力端子が基準電位VSSに接続されている。量子化器222から出力されるデジタル信号D222は、1ビットDAC2232にフィードバックされ、また、フリップフロップFF11を介して1ビットDAC2231にフィードバックされる。量子化器222から出力されるデジタル信号D222は、次段のデシメーションフィルタ230に出力される。2次のデシメーションフィルタ回路230Aは、積分器リップルカウンタ231とデータを保持し加算する累算器アキュムレータ232より構成される。アキュムレータ232は、加算器、レジスタREG等を含んで構成される。上記したように、本カラム回路200Aは、ΔΣADC220Aの積分器としてインバータ型アンプが採用されている。これにより、素子数を減らすことによるレイアウト効率と低消費化だけでなくオートゼロを実施することでインバータのオフセットやフリッカノイズのキャンセルを行っている。リセット時の画素信号は1ビットDAC2231,2232からのフィードバック信号との差をとられ第1ステージまたは第2ステージの積分器インバータ型アンプ2211,2212に入力される。ここで積分された後、量子化器コンパレータ222に入力され、ある一定電圧との比較で1または0を出力する。そしてこの量子化器222の出力はフィードバックループを通って、1ビットDAC2231,2232に入力される。1ビットDAC2231,2232は、量子化器222からの1、0に応じて入力信号から一定電圧を減算し加算器224,225を介して積分器インバータ型アンプ2211,2212に入力する。デシメーションフィルタ回路230Aでは1,0の粗密波信号をある時間で積分する従来技術1では7bitごとし、そのデータを累積化することで14bitのデジタル出力に変換する。また、デシメーションフィルタ230で画素のリセット信号を粗密信号化として累積積分した後に、ビット反転を行い、画素のデータ信号を同様に積算することでデジタルCDSを実現し、スイッチによるチャージインジェクションノイズ低減を実現している。本実施形態では2次のデシメーションフィルタ回路の構成としたが、2次以上での構成も可能である。[アナログゲインと入力レンジ]次に、ΔΣADC200Aの入力段に配置される増幅器210のアナログゲインとΔΣADC200Aの入力レンジについて説明する。表1に本実施形態の増幅器210におけるアナログゲイン設定例を示す。表1の例では、高照度時たとえば入力振幅が1Vには、増幅器210の入力容量とフィードバック容量の容量比C1:C2を1:2にすることで画素信号を1/2倍してΔΣモジュレータに入力する。このときの、ΔΣADC220Aの入力幅は0.5Vになる。また、入射光量の少ない低照度時入力振幅が125mVには容量比を1:0.25とすることで18dB8倍の信号増幅を実現しADの入力幅を0.5Vに調整する。つまり、ゲイン変更時にもΔΣADC220Aからみた入力フルスケール幅は一定となり、ΔΣモジュレータの容量比などの定数は固定で構成することができる。なお、表1の例では、入力振幅が500mVのときには容量比を1:1とすることで6dB2倍の信号増幅を実現しADの入力幅を0.5Vに調整する。入力振幅が250mVのときには容量比を1:0.5とすることで12dB4倍の信号増幅を実現しADの入力幅を0.5Vに調整する。[画素およびカラム回路の動作タイミング例]図7A~Hは、本実施形態における画素およびカラム回路の動作タイミング例を示すタイミングチャートである。図7Aは1水平走査期間を示す水平同期信号HSYNCを、図7Bは画素の選択信号SELを、図7Cは画素のリセット信号RSTを、図7Dは画素の転送信号TRGをそれぞれ示している。図7Eは増幅器210のスイッチSW2に供給されるオートゼロ信号AZを示している。図7Fはデシメーションフィルタ回路230Aのリップルカウンタ231のリセット信号ΦR1を、図7Gはデシメーションフィルタ回路230Aのアキュムレータ232のリセット信号ΦR2をそれぞれ示している。図7Hは信号線LSGNに読み出される画素信号VSLを示している。画素110Aにおいて、行の選択信号SELが立ち上がったのちリセット信号RSTにてフローティングディフュージョンFDをリセットする。その際に、増幅器210のリセットオートゼロAZを行うことで増幅器210のオフセットキャンセルとリセット信号の動作電圧を決定する本説明では1/2DVDD付近。その後、転送信号転送パルスTRGによって画素信号VSLを読み出し、データ信号の出力を行う。ΔΣADC220Aとしては積分器2211,2212でリセット信号、データ信号を複数回サンプリングオーバーサンプリングMし平均化を行う。その際に、パルスφR1、φR2によってデシメーションフィルタ回路230のリップルカウンタ231のリセット、累算器アキュミュレータ232のリセットを行う。[レベルダイヤ]次に、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明する。ここでは、比較例として非特許文献2のFIG.5の回路の高照度時と低照度時のレベルダイヤについて示す。図8AおよびBは、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明するための図である。図9AおよびBは、比較例の回路の高照度時と低照度時のレベルダイヤについて説明するための図である。図9に示すように、比較例の構成では高照度、低照度での入力信号を固定値でレベルシフトしてしまうと、AD変換器としての入力レンジが1/2DVDD付近より変動し安定性の確保が困難である。これを回避するためにレベルシフト値を入射光量で変動させる手法をとるにはバイアスVbias回路の構成が複雑化してしまう。本実施形態では、増幅器210に積分器2211,2212と同じサイズ比PMOS/NMOSを使用することで、図8に示すように、オートゼロ時の反転レベルは入射光量にかかわらず1/2DVDD付近に設定される。オートゼロ時の信号をリセット信号としてΔΣ変調器に入れる際に、ADの入力レンジ範囲に揃えるためにレベルシフトを行う必要がある。本実施形態では、増幅器210でのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器220Aは増幅器210と同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。これにより、バイアス値Vbiasの変更も特に不要となり回路構成をシンプルにすることが可能になる。なお、本説明はインバータ型の増幅器アンプを例に説明したが、図10に示すように、差動型アンプでも参照電圧をΔΣ変調器200の積分器インバータ型とサイズ比PMOS/NMOSを用いて生成することで実現することができる。図10は、本実施形態に係る画素と信号線に接続されたカラム回路において増幅器に差動型アンプを適用した他の構成を示す図である。増幅器210Aは、差動型アンプAMP1A、入力容量C1、可変のフィードバック容量C2、ゲインスイッチSW1、オートゼロAZ用スイッチSW2、および基準電圧生成部211を含んで構成されている。入力容量C1の第1端子が信号線LSGNに接続され、第2端子が差動型アンプAMP1Aの一方の入力端子に接続されている。フィードバック容量C2とゲインスイッチSW1が差動型アンプAMP1Aの出力端子と一方の入力端子間に直列に接続されている。オートゼロ用スイッチSW2が差動型アンプAMP1Aの出力端子と一方の入力端子間に接続されている。そして、基準電圧生成部211は、デジタル電源DVDDと基準電位VSS間に直列に接続されたPMOSトランジスタPT1とNMOSトランジスタNT1により形成されている。PMOSトランジスタPT1のドレインとNMOSトランジスタNT1のドレイン同士の接続点によりノードND211が形成され、ゲート同士の接続点によりノードND212が形成されている。これらノードND211とND212が接続され、かT、差動型アンプAMP1Aの他方の入力端子に接続されている。基準電圧生成部211は、差動型アンプAMP1Aの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比PMOS/NMOSをもって生成した基準電圧Vrefを供給する。本例においても、増幅器210Aでのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器220は増幅器210Aと同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。これにより、バイアス値Vbiasの変更も特に不要となり回路構成をシンプルにすることが可能になる。図3および図10では増幅器210,210AとΔΣAD変換器の電源を同電源として記載しているが、増幅器210,210Aをデジタル電圧以上の電源たとえばアナログ電源AVDDとしても、レベルシフトの値が大きくなるだけで固定値を利用することができる。またオートゼロを行うことで画素のリセット電位のバラツキも吸収することが可能になる。[アナログゲインによるノイズ低減効果]また、本実施形態に係るカラム回路の構成ではインクリメンタル型による平均化に加えてアナログゲインによりのノイズの低減効果が期待できる。インクリメンタル型での量子化ノイズ、kTCノイズおよび増幅器でのノイズの算出について説明する。2次のΔΣ変調器とデシメーションフィルタ回路を用いた場合のトータルノイズVnはオーバーサンプリングMによる平均化により次のように表される。Vn2=Vs24/3Mと表される。ここでVs2=Vsfソースフォロア2VadcAD変換器2とする。アナログゲインGによる割戻し効果とオーバーサンプリングMによる平均化の効果のため増幅器熱雑音Vamp2、量子化雑音VSLB2、ΔΣ変調器のkTC雑音Vadc2は次のように表すことができる。Vamp2=4/3MkT/3G21G/CsC1/1GVLSB2=4/GM1M2VFS2Vadc2=4/3G2M5kT/CsここでC11CsG=C1/C2,VFS、kとする。つまり、低照度での状態で信号出力確保のためゲイン設定が必要な状態では上記アナログゲイン割戻し効果により、ノイズ特性は改善されることになる。一方、比較例の構成では、デジタル出力をゲイン倍する必要があり信号だけでなくノイズまで増加することになる。本実施形態では、増幅器210についてもΔΣ回路構成と組み合わせることでオーバーサンプリングの効果のため熱雑音が低減される。よって、単純な増幅器およびAD変換器の構成に比較して、より小さな容量を用いることができレイアウトの実装面積が小さくなるコスト低減効果や微細化画素に対する対応も可能になる。本実施形態では、2次のデシメーションフィルタ構成で説明したが、より高次3次のフィルタ構成においても同様な効果を得ることができる。以上説明したように、本実施形態によれば、以下の効果を得ることができる。ΔΣAD変換器を搭載したCMOSイメージセンサに増幅器を搭載することで低照度のノイズを改善することができる。入力信号に対し増幅器により一定出力幅に調整することでΔΣAD変換器の定数を変更することなしにゲイン設定ができる。AD変換部への追加回路が必要なくなるため、チップ面積を小さくすることができる。またレベルシフトの値も増幅率に依存せず固定とすることができ、回路構成を容易にできる。増幅器の効果によりΔΣAD変換器のノイズスペックが緩和でき、容量値を小さくするできることによるチップ面積のシュリンク、またはサンプリング回数を少なくしクロック周波数を落とすことができることによる低消費電力化を実現することができる。また、増幅器としてもΔΣAD変換の平均化の効果によりより実装面積を小さくすることができる。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<4.カメラシステムの構成例>図11は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム300は、図11に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100が適用可能な撮像デバイス310を有する。さらに、カメラシステム300は、この撮像デバイス310の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ320を有する。カメラシステム300は、撮像デバイス310を駆動する駆動回路330と、撮像デバイス310の出力信号を処理する信号処理回路340と、を有する。駆動回路330は、撮像デバイス310内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス310を駆動する。また、信号処理回路340は、撮像デバイス310の出力信号に対して所定の信号処理を施す。信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス310として、先述した固体撮像素子100を搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成もとることができる。1光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む固体撮像素子。2上記増幅器は、上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う上記1記載の固体撮像素子。3上記ΔΣ変調器は、上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、上記レベルシフト量は、固定値として設定される上記2記載の固体撮像素子。4上記ΔΣ変調器は、インバータ型積分器を含む少なくとも一つの積分器と、最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、nnは1を含む正数次の変調器として形成され、上記増幅器は、上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む上記1から3のいずれか一に記載の固体撮像素子。5上記ΔΣ変調器の積分器は、上記インバータ型積分器の入力端子側に接続された入力容量と、上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、上記増幅器は、上記インバータ型アンプの入力端子側に接続された入力容量と、上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む上記4記載の固体撮像素子。6上記ΔΣ変調器の積分器は、上記インバータ型積分器の入力端子側に接続された入力容量と、上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、上記増幅器は、上記差動型アンプの一方の入力端子側に接続された入力容量と、上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む上記4記載の固体撮像素子。7上記増幅器は、上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である上記5または6記載の固体撮像素子。8上記増幅器は、上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む上記5から7のいずれか一に記載の固体撮像素子。9上記画素は、フローティングディフュージョンの電荷をリセットするリセット機能を含み、上記増幅器のリセット用スイッチは、上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う上記8記載の固体撮像素子。10上記読み出し部は、上記ΔΣ変調器によるデジタル信号を多ビット化するデシメーションフィルタ回路を含む上記1から9のいずれか一に記載の固体撮像素子。11固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含むカメラシステム。"