"ソース、ドレインおよびゲートを有するMOSトランジスタと、前記MOSトランジスタの下に位置する条件付き浮遊埋め込み層と、ターンオフしきい値電圧Vtを有し、ON状態にあるときに前記条件付き浮遊埋め込み層を前記ソースおよび前記ドレインのうちの一方に結合し、OFF状態にあるときは、前記埋め込み層を前記ソースおよび前記ドレインのうちの前記一方に対して実質的にフローティングのままにするように適応されたノーマリーオンスイッチとを備える電子デバイス。前記ノーマリーオンスイッチは接合型電界効果トランジスタである、請求項1に記載の電子デバイス。適切にバイアスされるとき、前記MOSトランジスタは第1の導電性チャネルを有するようになっており、前記接合型電界効果トランジスタは、前記第1の導電性チャネルから横方向に離隔された第2の導電性チャネルを有するようになっている、請求項2に記載の電子デバイス。適切にバイアスされるとき、前記MOSトランジスタは第1の導電性チャネルを有するようになっており、前記接合型電界効果トランジスタは、少なくとも部分的に前記第1の導電性チャネルの下に位置する第2の導電性チャネルを有するようになっている、請求項2に記載の電子デバイス。前記MOSトランジスタはNチャネルトランジスタであり、前記埋め込み層はN型である、請求項1に記載の電子デバイス。前記MOSトランジスタはPチャネルトランジスタであり、前記埋め込み層はN型である、請求項1に記載の電子デバイス。前記MOSトランジスタはLDMOSトランジスタである、請求項1に記載の電子デバイス。前記MOSトランジスタは、第1の導電性チャネルを有するようになっているLDMOSトランジスタであり、前記ノーマリーオンスイッチは、第2の導電性チャネルを有するようになっている接合型電界効果トランジスタであり、前記第1の導電性チャネルと前記第2の導電性チャネルとは実質的に直交している、請求項1に記載の電子デバイス。前記MOSトランジスタは、第1の導電性チャネルを有するようになっているLDMOSトランジスタであり、前記ノーマリーオンスイッチは、第2の導電性チャネルを有するようになっている接合型電界効果トランジスタであり、前記第1の導電性チャネルと前記第2の導電性チャネルとは実質的に平行である、請求項1に記載の電子デバイス。ソース領域およびドレイン領域を有するLDMOSトランジスタであって、埋め込みSC層領域と、前記埋め込み層領域の上に位置するとともに、上側表面を有するさらなるSC領域と、前記さらなるSC領域内に形成されるMOSFETであって、当該LDMOSトランジスタの前記ソース領域を収容したボディ領域と、前記ボディ領域から横方向に離隔されるとともに当該LDMOSトランジスタの前記ドレイン領域を収容したキャリアドリフト領域とを備えるMOSFETと、しきい値電圧|Vt|>0を有するように適応され、前記埋め込み層と、前記ソース領域および前記ドレイン領域のうちの一方との間に結合されるノーマリーオン接合型電界効果トランジスタとを備えるLDMOSトランジスタ。前記MOSFETはNチャネルMOSFETであり、前記埋め込み層はN型である、請求項10に記載のLDMOSトランジスタ。前記MOSFETはPチャネルMOSFETであり、前記埋め込み層はN型である、請求項10に記載のLDMOSトランジスタ。0.1≦|Vt|≦10ボルトである、請求項10に記載のLDMOSトランジスタ。0.5≦|Vt|≦5ボルトである、請求項13に記載のLDMOSトランジスタ。前記接合型電界効果トランジスタのチャネル領域は前記ドリフト領域と同じ導電型を有する、請求項10に記載のLDMOSトランジスタ。LDMOSトランジスタを製造する方法であって、第1の導電型の埋め込みSC層領域を形成することと、前記埋め込み層領域の上に、上側表面を有する、第2の反対導電型のさらなるSC領域を形成することと、前記さらなるSC領域の第1の部分内に、少なくとも部分的に前記上側表面まで延在する前記第1の導電型の第1のドープ領域を形成することであって、該第1のドープ領域の第1の部分は前記LDMOSトランジスタの一部としての役割を果たすように適応され、前記第1のドープ領域の第2の部分はノーマリーオン接合型電界効果トランジスタのチャネルとしての役割を果たすように適応される、形成することと、前記さらなるSC領域内に、実質的に前記第1のドープ領域の下に位置し且つ前記埋め込みSC層領域までは延在しない前記第2の反対導電型の第2のドープ領域を形成することと、少なくとも部分的に前記上側表面まで延在し且つ第1の距離だけ前記第1のドープ領域から横方向に離隔される、前記第2の反対導電型の第3のドープ領域を形成することと、前記第1のドープ領域の前記第2の部分および前記埋め込みSC層領域の双方に対する非整流性電気接触を成すシンカ領域を形成することと、少なくとも前記第3のドープ領域と前記第1のドープ領域との間で、前記上側表面の上に導電性ゲートを形成することとを含む方法。前記第3のドープ領域内に前記LDMOSトランジスタの前記第1の導電型のソース領域、および、前記第1のドープ領域内に前記LDMOSトランジスタの前記第1の導電型のドレイン領域を形成することをさらに含み、該ドレイン領域は、前記ノーマリーオン接合型電界効果トランジスタのソース領域およびドレイン領域のうちの一方としての役割も果たすように適応され、前記ノーマリーオン接合型電界効果トランジスタのチャネルは前記第1のドープ領域の前記第2の部分によって形成される、請求項16に記載の方法。前記LDMOSトランジスタはNチャネルLDMOSトランジスタであり、前記第1の導電型はN型である、請求項16に記載の方法。前記LDMOSトランジスタはPチャネルLDMOSトランジスタであり、前記第1の導電型はN型である、請求項16に記載の方法。前記第1のドープ領域の前記第1の部分は、前記上側表面に近接する上層の誘電体領域から第1の深さを有し、前記第1のドープ領域の前記第2の部分は前記上層の誘電体領域から、前記第1の深さよりも小さい第2の深さを有する、請求項16に記載の方法。一態様において、雑音耐性を向上し得る埋め込み層を備えた電子デバイスが提供される。一実施形態において、電子デバイスは、ソース、ドレインおよびゲートを有するMOSトランジスタと、前記MOSトランジスタの下に位置する条件付き浮遊埋め込み層と、ターンオフしきい値電圧Vtを有し、ON状態にあるときに前記条件付き浮遊埋め込み層を前記ソースおよび前記ドレインのうちの一方に結合し、OFF状態にあるときは、前記埋め込み層を前記ソースおよび前記ドレインのうちの前記一方に対して実質的にフローティングのままにするように適応されたノーマリーオンスイッチとを備える。下記の詳細な記載は本質的に例示に過ぎず、本発明または本出願および本発明の使用を限定することは意図されていない。さらに、上記技術分野、背景技術、または以下の詳細な説明で提示される、いかなる表示または暗示された理論によっても束縛されることは意図されていない。簡潔かつ明瞭な説明のために、図面は一般的な構築様式を示し、既知の特徴および技法の説明および詳細は、本発明を不必要に曖昧にすることを回避するために省略される場合がある。加えて、図面内の要素は必ずしも原寸に比例して描かれてはいない。例えば、本発明の実施形態の理解の向上を助けるために、図面内の要素または領域のうちのいくつかの寸法は他の要素または領域に対して誇張されている場合がある。本記載および特許請求の範囲における第1、第2、第3、第4などの用語がある場合、これらは、同様の要素間で区別するために使用されることができ、必ずしも特定の連続する、または経時的な順序を説明するためのものではない。このように使用される用語は、本明細書に記載されている本発明の実施形態が例えば、本明細書において例示または他の様態で記載されている以外の順序で動作することが可能であるように、適切な状況下で置き換え可能であることが理解されるべきである。さらに、備えるcomprise、含むinclude、有するhaveといった用語およびそれらの任意の変化形は非排他的な包含をカバーするように意図され、それによって、要素のリストを含むプロセス、方法、製品、または装置が必ずしもそれらの要素に限定されず、このようなプロセス、方法、製品、または装置に明示的に列挙されまたは内在していない他の要素を含むことができる。本明細書において使用される場合、結合されるcoupledという用語は、電気的または非電気的な様式で直接的または間接的に接続されるものとして定義される。本明細書において使用される場合、実質的なsubstantialおよび実質的にsubstantiallyという用語は、記述されている目的を実際的な様式で達成するのに十分であること、および、軽度の不備がある場合、それらは記述されている目的にとっては重大でないことを意味する。本明細書において使用される場合、半導体semiconductorSCと略されるという用語は、単結晶、多結晶または非結晶質のいずれであるかにかかわらず任意の半導体を含むとともに、IV族半導体、非IV族半導体、化合物半導体ならびに有機および無機半導体を含むように意図される。さらに、基板substrateおよび半導体基板semiconductorsubstrateという用語は、単結晶構造、多結晶構造、非結晶構造、薄膜構造、非限定的な例としてセミコンダクタオンインシュレータSOI構造のような積層構造、およびそれらの組み合わせを含むように意図されている。半導体という用語はSCと略される。説明を簡潔にするために、かつ限定であるようには意図されず、半導体デバイスおよび製造方法は、本明細書においてはシリコン半導体について記載されているが、他の半導体材料も使用してもよいことを当業者は理解しよう。さらに、さまざまなデバイスの型および/またはドープされたSC領域がN型またはP型であるとして識別されている場合があるが、これは説明を簡潔にするためのものに過ぎず、かつ限定であるようには意図されず、このような識別は第1の導電型または第2の反対の導電型であるものとしてより一般的な記載に置き換えることができ、ここで、第1の型はNまたはP型のいずれかであり得、その場合、第2の型はPまたはN型のいずれかであり得る。図1は、従来技術による、MOSFET21およびそれに付随する寄生バイポーラトランジスタ30を含むNチャネルLDMOSRESURFトランジスタ20の簡略化された概略電気回路図である。MOSFET21は、N型ソース22およびドレイン24、ならびに、P型ボディ領域26から絶縁されるとともに当該P型ボディ領域の上層にある導電性ゲート25を備える。ソース22はソース端子27に結合され、ドレイン24はドレイン端子28に結合される。寄生バイポーラトランジスタ30はソース22およびソース端子27とドレイン24およびドレイン端子28との間に存在する。寄生バイポーラトランジスタ30は、例えば、ソース22に関連付けられるN型エミッタ32、例えば、ドレイン24に関連付けられるN型コレクタ34、例えば、ボディ領域26に関連付けられるP型ベース領域36および内部ボディ抵抗37を備える。抵抗37およびエミッタ32はソース端子27に結合される。コレクタ34はドレイン端子28に結合される。米国特許第6,882,023号は、その下に図1においてはラベルフローティング39によって識別されるフローティング浮遊埋め込み層例えば、N型これは外部接続を有しないを備えるNおよびP型RESURF領域概略図には図示されていないを含む図1の簡略化された概略電気回路図によって表されることができる物理RESURFLDMOS構造を記載している。図2は、MOSFET41、それに付随する寄生バイポーラトランジスタ50、およびさらなる寄生バイポーラデバイス60を含む、PチャネルLDMOSRESURFトランジスタ40の簡略化された概略電気回路図である。さらなる寄生バイポーラデバイス60は、LDMOSトランジスタ40内でMOSFET41および寄生バイポーラトランジスタ50の下層にN型浮遊埋め込み層図2の概略図には図示されていないが存在するために現れる。この点において、図2のLDMOSトランジスタ40は、図1のLDMOSトランジスタ20のNおよびP領域を単純に交換することから得られるであろうものとは異なっている。MOSFET41は、P型ソース42およびドレイン44、ならびに、N型ボディ領域46から絶縁されるとともに当該N型ボディ領域の上層にある導電性ゲート45を備える。ソース42はソース端子47に結合され、ドレイン44はドレイン端子48に結合される。寄生バイポーラトランジスタ50はソース42およびソース端子47とドレイン44およびドレイン端子48との間に存在する。寄生バイポーラトランジスタ50は、例えば、ソース42に関連付けられるP型エミッタ52、例えば、ドレイン44に関連付けられるP型コレクタ54、例えば、ボディ領域46に関連付けられるN型ベース領域56、および内部ボディ抵抗57を備える。抵抗57およびエミッタ52はソース端子47に結合される。コレクタ領域54はドレイン端子48に結合される。PおよびN型RESURF領域および下層にあるN型浮遊埋め込み層概略図には図示されていないがトランジスタ40内に含まれており、これによって、さらなる寄生バイポーラトランジスタ60が生じる。さらなる寄生バイポーラトランジスタ60は、寄生バイポーラトランジスタ50のP型コレクタ領域54およびP型ドレイン44に結合されるP型ベース66、寄生バイポーラトランジスタ50のN型ベースに結合されるN型コレクタ64、ならびに、図2においてラベルフローティング59によって識別された、外部接続を有しない端子59に結合されるN型エミッタ62を有する。図1および2の概略電気回路図によって表される浮遊埋め込み層RESURFデバイスは、実質的に改善された絶縁破壊電圧BVdssおよび相対的に低いON抵抗Rdsonを提供することができる。しかしながら、このようなデバイスにおいて、LDMOSデバイスと基板との間にある比較的面積の広い浮遊埋め込み層は、特にLDMOSデバイスがOFF状態にあるときに、このようなLDMOSデバイスを、当該LDMOSデバイスがその一部であり得る集積回路ICの他のロケーションからの偽信号例えば、雑音のピックアップの影響を受けやすくする場合がある。従って、このような浮遊埋め込み層RESURFLDMOSデバイスの、基板によって誘発される雑音および高速で印加される過渡信号に対する感度を低減することが継続して必要とされている。これは、本発明のさまざまな実施形態による、図3~6に示される回路および以下に示される構造によって達成されることが発見された。図3は、本発明の一実施形態による、MOSFET71、それに付随する寄生バイポーラトランジスタ30、および埋め込み層雑音排除クランプ80を含むNチャネルLDMOSRESURFトランジスタ70の簡略化された概略電気回路図である。説明を簡潔にするために、かつ限定であるようには意図されず、類似の要素または領域を識別するために図1および2と同じ参照符号が図3および4において使用されている。MOSFET71は、N型ソース22およびドレイン24、ならびに、P型ボディ領域26から絶縁されるとともに当該P型ボディ領域の上層にある導電性ゲート25を備える。ソース22はソース端子27に結合され、ドレイン24はドレイン端子28に結合される。寄生バイポーラトランジスタ30はソース22およびソース端子27とドレイン24およびドレイン端子28との間に存在する。寄生バイポーラトランジスタ30は、例えば、ソース22に関連付けられるN型エミッタ32、例えば、ドレイン24に関連付けられるN型コレクタ34、例えば、ボディ領域26に関連付けられるP型ベース領域36および内部ボディ抵抗37を備える。抵抗37およびエミッタ32はソース端子27に結合される。コレクタ34はドレイン端子28に結合される。図3のLDMOSデバイス70は、寄生バイポーラトランジスタ30をドレイン端子28に結合する、埋め込み層雑音排除クランプとしての役割を果たすトランジスタまたは他のスイッチング素子80が加わることによって、図1の従来技術のLDMOSデバイス20と異なっている。スイッチング素子80は、任意の種類のノーマリーONノーマリーオンデバイス、すなわち、印加される電圧が0であるときには導電状態にあり、しきい値電圧と称される電圧|Vt|>0でターンOFFターンオフするデバイスとし得る。スイッチング素子80は、デバイス70の内部にあってもよいし、デバイス70の外部にあってもよい。いずれの配置も有用である。説明を簡便にするために、スイッチング素子80は埋め込み層雑音排除クランプ80とも称される。スイッチング素子80のリード83はドレイン端子28に結合され、スイッチング素子80のリード81は、図1のフローティング端子39のリード38図1を参照されたいであったものに結合される。スイッチング素子80は図3においてノーマリーONデバイスとして識別されている。何故なら、説明されたように、ノーマリーONデバイスは、LDMOSデバイス70の端子28、27間の低ドレイン-ソース電圧において例えば、|VDS|<|Vt|望ましいことに導電性であり、それによって、さもなければフローティングであるデバイス70の埋め込み層が実質的に電気的にピンニングされ、それゆえ、デバイス70がその一部であり得る回路またはIC内の他のロケーションから埋め込み層内で誘発される雑音のピックアップに対して保護されるためである。|VDS|が|Vt|以上であるとき、デバイスまたは素子80はOFFになり、その後すぐにデバイス70の関連付けられる埋め込み層がフローティングになることができ、通常のフローティングRESURF動作がその後得られる。従って、デバイス70の下層にある埋め込み層は条件付きでフローティングになり、すなわち、デバイス80がノーマリーONであるときは低電圧において電気的にピンニングされ、デバイス80がオフになった後にフローティングになる。これは、BVdssまたはRdssを劣化させることなくデバイス70の、埋め込み層内に結合する望ましくない基板雑音に対する感受性を低減するかまたはなくし、絶縁破壊電圧BVdssに対する高速過渡信号の悪影響も低減する。従って、スイッチング素子80は、LDMOSトランジスタ70およびそれがその一部であり得るICのための有効な雑音排除クランプとしての役割を果たす。これは、望ましい結果であり、当該技術分野における重大な進展である。デバイス80のデバイス71および30に対する物理的な関係が、図5および以下とともに例としてより十分に説明され、ここで、そのさまざまな実施形態が説明される。図4は、本発明の別の実施形態による、MOSFETトランジスタ91、それに付随する寄生バイポーラトランジスタ50、および埋め込み層雑音排除クランプとして動作するさらなるスイッチング素子80’を含むPチャネルLDMOSRESURFトランジスタ90の簡略化された概略電気回路図である。説明を簡潔にするために、かつ限定であるようには意図されず、類似の要素または領域を識別するために図1および2と同じ参照符号が図3および4において使用されている。MOSFET91は、P型ソース42およびドレイン44、ならびに、N型ボディ領域46から絶縁されるとともに当該N型ボディ領域の上層にある導電性ゲート45を備える。ソース42はソース端子47に結合され、ドレイン44はドレイン端子48に結合される。寄生バイポーラトランジスタ50はソース42およびソース端子47とドレイン44およびドレイン端子48との間に存在する。寄生バイポーラトランジスタ50は、例えば、ソース42に関連付けられるP型エミッタ52、例えば、ドレイン44に関連付けられるP型コレクタ領域54、例えば、ボディ領域46に関連付けられるN型ベース領域56、および内部ボディ抵抗57を備える。抵抗57およびエミッタ52はソース端子47に結合される。コレクタ領域54はドレイン端子48に結合される。PおよびN型RESURF領域およびN型埋め込み層概略図には図示されていないがトランジスタ90内に含まれており、これによって、さらなる寄生バイポーラトランジスタ60が生じる。さらなる寄生バイポーラトランジスタ60は、寄生バイポーラトランジスタ50のP型コレクタ領域54およびP型ドレイン44に結合されるP型ベース66を有し、寄生バイポーラトランジスタ50のN型ベース領域56に結合されるN型コレクタ64を有し、デバイス80’のスイッチングリード81’に結合されるN型エミッタ62を有する。図4のLDMOSデバイス90は、さらなる寄生デバイス60をソース端子47に結合するノーマリーONスイッチング素子またはデバイス80’が加わることによって、図2のLDMOSデバイス40と異なっている。適切なターンOFFしきい値電圧Vtを有する任意の種類のノーマリーONスイッチング素子が使用されることができる。スイッチング素子80’のリード83’はソース端子47に結合され、スイッチング素子80’のリード81’は図2のフローティング端子59であったもの、およびさらなる寄生トランジスタ60のエミッタ62に結合される。スイッチング素子80’は図4においてノーマリーONデバイスとして識別されている。何故なら、説明されたように、ノーマリーONデバイスは、LDMOSデバイス90の端子47、48間の低ドレイン-ソース電圧において例えば、|VDS|<|Vt|導電性であり、それによって、さもなければフローティングであるデバイス90の埋め込み層が条件付きでフローティングになり、すなわち、デバイス80’がOFFになるしきい値電圧Vtまでソース電圧に実質的に電気的にピンニングされ、その後すぐに、デバイス90の関連付けられる埋め込み層がフローティングになることができ、フローティングRESURF動作が再開するためである。説明されたように、これは、BVdssまたはRdssを劣化させることなくデバイス90の、埋め込み層内に結合する望ましくない基板雑音に対する感受性を低減するかまたはなくし、BVdssに対する高速過渡信号の悪影響も低減する。これは、望ましい結果であり、当該技術分野における重大な進展である。デバイス80’のデバイス91および30に対する物理的な関係が、図9とともに例としてより十分に説明される。図5は、本発明のまた別の実施形態による、MOSFET71、およびそれに付随する寄生バイポーラトランジスタ30を含むNチャネルLDMOSRESURFトランジスタ70’の簡略化された概略電気回路図であり、埋め込み層雑音排除クランプまたはスイッチング素子80がしきい値ターンOFF電圧Vtを有するノーマリーONJFET801として実装される。JFET801のドレイン84は図3のスイッチング素子80のリード81に結合され、JFET801のソース82は図3のスイッチング素子80のリード83に結合され、JFET801のボディ領域86は、端子27、FET71のソース22、および寄生バイポーラトランジスタ30のエミッタ32に結合される。図5のLDMOSトランジスタ70’を構成する他のデバイス領域に関しては図3の説明が参照されるべきである。図6は、本発明のなお別の実施形態による、MOSFET91、およびそれに付随する寄生バイポーラトランジスタ50を含むPチャネルLDMOSRESURFトランジスタ90’の簡略化された概略電気回路図であり、埋め込み層雑音排除クランプ例えば、スイッチング素子80’がしきい値ターンOFF電圧Vtを有するノーマリーONJFET801’として実装される。JFET801’のドレイン84’は図4のスイッチング素子80’のリード81’に結合され、JFET801’のソース82’は図4のスイッチング素子80’のリード83’に結合され、JFET801’のボディ領域86’は、さらなる寄生バイポーラトランジスタ60のエミッタ62に結合される。図6のLDMOS90’を構成する他のデバイス領域に関しては図4の説明が参照されるべきである。図7は、例えば、2つの実施形態による図5のデバイスに関する埋め込み層電圧VBL対ドレイン-ソース電圧VDSのボルト単位の簡略化されたグラフ描画92を示し、線92-1はターンOFFしきい値Vt1≒1ボルトを有するJFETに対応し、線92-2は、ターンOFFしきい値Vt2≒6ボルトを有するJFETに対応する。線92-1の場合、フローティングRESURF動作は電圧VDS=VRS1≒35ボルトにおいて開始し、線92-2の場合、フローティングRESUF動作はVDS=VRS2≒20ボルトにおいて開始する。Vt1およびVt2よりも上では、図8~12の埋め込み層102、142、172、202はフローティングであり、それらの電圧VBLは、パンチスルーが起こったとき、印加されるドレイン-ソース電圧VDSに比例してVRS1およびVRS2を超えて上昇することができ、それによって、LDMOSデバイス70、90におけるフローティングRESURF動作が促進される。この挙動は特に望ましく、LDMOSデバイス70、90およびLDMOSデバイス70、90が関連付けられ得るICの他のデバイスを、LDMOSデバイス70、90の埋め込み層102、142、172、202による雑音ピックアップから保護する。これは重要であり、当該技術分野における望ましい進展である。図8は、横型JFET801-1を使用する本発明のさらなる実施形態による、図5のトランジスタ70’がモノリシック基板においていかに簡便に実装され得るかを示す、トランジスタ70-1を通る簡略化された断面図である。適切な場合、図5と図8との間の相関を容易にするために図5のものと同じ参照符号が図8に使用されている。説明を簡便にするために、かつ限定であるようには意図されず、好ましいNおよびPの導電型が、例として、かつ限定ではなくさまざまな参照符号とともに説明および図面に含まれている。このような導電型は他の実施形態においては置き換え可能であり得、または、NもしくはPのいずれかであり得る第1の導電型のもの、および、その場合PもしくはNである第2の反対の導電型のものとして参照される場合があることを当業者は理解しよう。トランジスタ70-1を構成するさまざまな領域の厚さおよびドーピングが、図13~21に関連してより十分に説明される。図8のトランジスタ70-1は、厚さ103の埋め込み層102例えばN型、NBL102と略されるが上層にある半導体SC含有基板100例えば、P型を備える。埋め込み層102の上には表面107まで延在する厚さ105のさらに上層の例えば、P型epiSC領域104がある。上層の領域104内には厚さ109のボディ領域108例えば、P型が位置している。ボディ領域108は一般的に、上層の領域104よりもいくらかドーピング濃度が高い。ボディ領域108内には、図5のソース22に対応する例えば、Nソース領域110、および例えば、Pボディコンタクト領域112がある。上層のSC領域104の部分106は、ボディ領域108と、上述あるいは後述のその他のドープ領域によって占有されない上層のSC領域104の他の部分と、の下に位置する。上層のSC領域104内には、厚さ115の例えば、N型キャリアドリフト領域114、および、概してキャリアドリフト領域114の下層にある厚さ117の例えば、P型RESURF領域116も位置している。当該技術分野においては既知であるように、RESURF動作を得るために、領域114と116との間で電荷平衡が提供されるべきであり、以下ではそのように仮定する。図5のドレイン24に対応するドープされたコンタクト例えば、N領域118が、表面107まで延在してキャリアドリフト領域114内に設けられる。ソース端子27、ドレイン端子28およびゲート端子29が適切にバイアスされると、導電性チャネル234がソース領域110とドレイン領域118との間に生じる。望ましくは、指示されているロケーションにおいて表面107からSC領域104内に延在する深さ121のシャロートレンチアイソレーションSTI領域120が設けられる。STI領域120は他の実施形態においては省かれてもよい。埋め込み層102に対する非整流性電気接触を成すために、シンカ領域122例えば、N型がSTI領域120存在する場合の下からさらにSC領域104を貫通して延在する。JFETスイッチングデバイス801-1がシンカ領域122とキャリアドリフト領域114との間に都合よく形成され、JFETチャネル領域124例えば、N型はSTI領域120存在する場合の下に厚さ125を有する。JFETチャネル領域124が、同じ導電型のキャリアドリフト領域114およびシンカ領域122に対して非整流性電気接触を成し、それによってJFETトランジスタ80を形成することが望ましい。MOSFET71のドレイン領域118例えば、Nおよびキャリアドリフト領域114例えば、NはJFET801-1のソースとして動作し、シンカ領域122例えば、Nはドレインとして動作する。JFET801-1が電圧の上昇によってOFFになるまでは、ノーマリーONJFET801-1は、ドープ領域118とシンカ領域122との間に延在する導電性チャネル235を有する。なお、MOSFET30、71のチャネル234およびJFET801-1のチャネル235は離間され、実質的に同様の方向、すなわち、図8内で垂直ではなく側方に向けられることになる。JFET801-1は望ましくは、有益には約0.5~10マイクロメートルの範囲内、より好都合には約1.0~2.0マイクロメートルの範囲内、好ましくは約1.0マイクロメートルである、キャリアドリフト領域114とシンカ領域122との間のチャネル長129を有するが、より大きいまたはより小さい値も使用されてもよい。JFETチャネル領域の厚さ125は有益にはキャリアドリフト領域の厚さ115の約10~90パーセント、より好都合には約20~70パーセント、好ましくは約50パーセントであることが望ましいが、より大きいまたはより小さい値も使用されることができる。厚さ127の例えば、P型ゲート領域126がJFETチャネル領域124の下に設けられることが望ましい。JFETゲート領域の厚さ127は有益にはRESURF領域の厚さ117の約10~90パーセント、より好都合には約20~70パーセント、好ましくは約50パーセントであることが望ましいが、より大きいまたはより小さい値も使用されることができる。JFETトランジスタ801-1のドーピングおよび寸法は望ましくは、ドレイン-ソース電圧VDSが実質的に0であるときにJFETトランジスタ801-1がノーマリーON状態にあるように選択されるとともに、しきい値電圧|Vt|>0を有し、それによって、VDSが増大するとJFET801-1はオフになる。JFET801-1のしきい値電圧Vtを制御することによって、デバイス挙動の、|VDS|<|Vt|のときの低雑音結合領域から、通常のフローティングRESURF動作領域への遷移が制御されることができ、これは記載されている実施形態のさらなる利点である。これは図7に関連して示されている。好ましい実施形態において、|Vt|は、有益には約0.1~10ボルトの範囲内、より好都合には約0.5~5.0ボルト、好ましくは約1.0~2.0ボルトの範囲内にあるが、より大きいまたはより小さい値も使用されてもよい。JFET801-1のしきい値電圧Vtは、チャネル領域124のドーピングおよび厚さ、及び/又は下層にある領域126のドーピングおよび厚さを変更することによって調整されることができる。これは、JFETチャネル領域の差を考慮に入れて図9~12に示される実施形態にも適用される。JFET801-1が実質的に導電性であるVtよりも小さい電圧を有する限り、埋め込み層102の電圧VBLは有効に電気的にクランプされて有意に上昇することはできず、それに結合する雑音は重大でなく、それによって、LDMOSデバイス70-1および当該デバイスがその一部であるICまたは他の回路の雑音排除性が実質的に改善される。これは当該技術分野における重大な進展である。図9は、本発明のまたさらなる実施形態による、図6のデバイス90’が、横型JFET801-1’を、MOSFET91および寄生バイポーラトランジスタ50と組み合わせて使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図6において示される種類のトランジスタ90-1を通る、図8に類似の簡略化された断面図である。適切な場合、図6と図9との間の相関を容易にするために図6のものと同じ参照符号が図9に使用されている。説明を簡便にするために、かつ限定であるようには意図されず、好ましいNおよびPの導電型が、例として、かつ限定ではなくさまざまな参照符号とともに説明および図面に含まれている。このような導電型は他の実施形態においては置き換え可能であり得、または、NもしくはPのいずれかであり得る第1の導電型のもの、および、その場合PもしくはNである第2の反対の導電型のものとして参照される場合があることを当業者は理解しよう。トランジスタ90-1を構成するさまざまな領域の厚さおよびドーピングが、図13~21に関連してより十分に説明される。図9のトランジスタ90-1は、厚さ143の埋め込み層142例えばN型、NBL142と略されるが上層にある半導体SC含有基板140例えば、P型を備える。埋め込み層142の上には表面147まで延在する厚さ145のさらに上層の例えば、P型epiSC領域144がある。上層のSC領域144の部分146は、上層のSC領域144内の、以下に記載される他のドープ領域によって占められていない領域を参照する。上層の領域144内には厚さ155のボディ領域154例えば、N型が位置している。ボディ領域154は一般的に、上層の領域144よりもいくらかドーピング濃度が高い。ボディ領域154内には、図6のソース42に対応する例えば、Pソース領域150、および例えば、Nボディコンタクト領域152がある。厚さ157のRESURF領域156例えば、P型がボディ領域154の下に設けられる。上層のSC領域144内には、厚さ149の例えば、P型キャリアドリフト領域148も位置している。図6のドレイン44に対応するドープされたコンタクト例えば、P領域158が、表面147まで延在してキャリアドリフト領域148内に設けられる。ソース端子47、ドレイン端子48およびゲート端子49が適切にバイアスされると、導電性チャネル236がソース領域150とドレイン領域158との間に生じる。好都合には、指示されているロケーションにおいて表面147からSC領域144内に延在する深さ121のシャロートレンチアイソレーションSTI領域120が設けられる。STI領域120は他の実施形態においては省かれてもよい。埋め込み層142に対する非整流性電気接触を成すために、シンカ領域162例えば、N型がSTI領域120存在する場合の下からさらにSC領域144を貫通して延在する。JFETスイッチングデバイス801-1’がシンカ領域162とボディ領域154との間に都合よく形成され、JFETチャネル領域164例えば、N型はSTI領域120存在する場合の下に厚さ165を有する。JFETチャネル領域164が、同じ導電型のボディ領域154およびシンカ領域162に対して非整流性電気接触を成し、それによってJFETトランジスタ801-1’を形成することが望ましい。JFET801-1’が電圧の上昇によってOFFになるまでは、ノーマリーONJFET801-1’は、ドープ領域152とシンカ領域162との間に延在する導電性チャネル237を有する。なお、MOSFET30、91のチャネル236およびJFET801-1’のチャネル237は離間され、実質的に同様の方向、すなわち、図9内で垂直ではなく側方に向けられることになる。JFET801-1’は望ましくは、有益には約0.5~10マイクロメートルの範囲内、好都合には約1.0~2.0マイクロメートルの範囲内、好ましくは約1.0マイクロメートルである、ボディ領域154とシンカ領域162との間のチャネル長169を有するが、より大きいまたはより小さい値も使用されてもよい。JFETチャネル領域の厚さ165は有益にはボディ領域の厚さ155の約10~90パーセント、より好都合には約20~70パーセント、好ましくは約50パーセントであることが望ましいが、より大きいまたはより小さい値も使用されることができる。厚さ167の例えば、P型ゲート領域166がJFETチャネル領域164の下に設けられることが望ましい。JFETゲート領域の厚さ167は有益にはRESURF領域の厚さ157の約10~90パーセント、より好都合には約20~70パーセント、好ましくは約50パーセントであることが望ましいが、より大きいまたはより小さい値も使用されることができる。JFETトランジスタ801-1’のドーピングおよび寸法は望ましくは、ドレイン-ソース電圧VDSが実質的に0であるときにJFETトランジスタ801-1’がノーマリーON状態にあるように選択されるとともに、しきい値電圧|Vt|>0を有し、それによって、VDSが増大するとJFET801-1’はオフになる。JFET801-1’のしきい値電圧Vtを制御することによって、デバイス挙動の、|VDS|<|Vt|のときの低雑音結合領域から、通常のフローティングRESURF動作領域への遷移が制御されることができ、これは記載されている実施形態のさらなる利点である。好ましい実施形態において、|Vt|は、有益には約0.1~10ボルトの範囲内、より好都合には約0.5~5.0ボルト、好ましくは約1.0~2.0ボルトの範囲内にあるが、より大きいまたはより小さい値も使用されてもよい。JFET801-1’が実質的に導電性である|Vt|よりも小さい電圧を有する限り、埋め込み層142の電圧VBLは実質的にクランプされて有意に上昇することはできず、それに結合する雑音は重大でなく、それによって、LDMOSデバイス90-1および当該デバイスがその一部であるICまたは他の回路の雑音排除性が実質的に改善される。これは当該技術分野における重大な進展である。図10は、本発明のなおさらなる実施形態による、図5のデバイス70’が、JFET801-2を使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図5において示される種類のトランジスタ70-2を通る、図8に類似の簡略化された断面図である。適切な場合、図5と図10との間の相関を容易にするために図5のものと同じ参照符号が図10に使用されている。説明を簡便にするために、かつ限定であるようには意図されず、好ましいNおよびPの導電型が、例として、かつ限定ではなくさまざまな参照符号とともに説明および図面に含まれている。このような導電型は他の実施形態においては置き換え可能であり得、または、NもしくはPのいずれかであり得る第1の導電型のもの、および、その場合PもしくはNである第2の反対の導電型のものとして参照される場合があることを当業者は理解しよう。トランジスタ70-2を構成するさまざまな領域の厚さおよびドーピングが、図13~21に関連してより十分に説明される。図10のトランジスタ70-2は、厚さ173の埋め込み層例えばN型、NBL172と略されるが上層にある半導体SC含有基板170例えば、P型を備える。埋め込み層172の上には表面177まで延在する厚さ175のさらに上層の例えば、P型epiSC領域174がある。上層のSC領域174内には、厚さ185の例えば、N型キャリアドリフト領域184、および厚さ187の、例えば、P型下層RESURF領域186が位置している。キャリアドリフト領域184内には厚さ179のボディ領域178例えば、P型が位置している。ボディ領域178内には、図5のソース22に対応する例えば、Nソース領域180、および例えば、Pボディコンタクト領域182がある。ドレイン24に対応するドープされたコンタクト例えば、N領域188が、表面177まで延在してキャリアドリフト領域184内に設けられる。ソース端子27、ドレイン端子28およびゲート端子29が適切にバイアスされると、導電性チャネル238がソース領域180とドレイン領域188との間に生じる。指示されているロケーションにおいて表面177からSC領域174内に延在する深さ121のシャロートレンチアイソレーションSTI領域120が設けられる。STI領域120は他の実施形態においては省かれてもよい。埋め込み層172に対する非整流性電気接触を成すために、シンカ領域192例えば、N型がSTI領域120存在する場合の下からさらにSC領域174を貫通して延在する。キャリアドリフト領域184の厚さ191を有する部分190例えば、N型がボディ領域178の下層にある。JFETスイッチングデバイス801-2が、ボディ領域178と下層例えば、P型領域186との間の部分190を使用して好都合に形成され、それゆえ、部分190の厚さ191に対応するチャネル厚さを有する。|Vt|未満の電圧においては、ノーマリーONJFET801-2は、JFET801-2のゲートとして動作する例えば、P型領域178と186との間を通る導電性チャネル239を提供するようになっている。チャネル239は、例えば、Nドレインコンタクト188を有する左の例えば、N型ドープ領域184から右の例えば、N型ドープ領域184まで延在し、これは例えば、N型ドープされたシンカ192との非整流性電気接触を成し、当該シンカは、例えば、N型ドープされた埋め込み層172に対する非整流性電気接触を成す。ノーマリーONJFET801-2が存在することによって、|Vt|を超えるまで、埋め込み層172の電圧は電気的にピンニングされ、その後すぐにJFET801-2はオフになり、通常のフローティングRESURF動作が再開する。従って、JFET801-2も所望の雑音クランピングを提供する。なお、図10のMOSFET30、71の導電性チャネル238は実質的に横方向であり、JFET801-2の導電性チャネル239も実質的に横方向であることになる。しかしながら、JFETチャネル235、237が同じ全体的な方向にありながらMOSFET234、236から側方にずれていた図8~9の実施形態とは異なり、図10のJFETチャネル239は、やはりMOSFETチャネル238と同じ全体的な横方向にありながら、少なくとも部分的にMOSFETチャネル238の下に位置する。JFETチャネル領域190は上層ボディ領域178および下層領域186のドーピング密度よりも、有益には0.01~1倍の範囲内、より好都合には約0.1~0.5倍の範囲内、好ましくは約0.1倍の低いドーピング密度を有することが望ましいが、より大きいまたはより小さい値も使用されてもよい。チャネル厚さ191は、有益には約0.1~2.0マイクロメートルの範囲内、好都合には約0.2~1.0マイクロメートルの範囲内、好ましくは約0.4マイクロメートルであるが、より大きいまたはより小さい値も使用されてもよい。ゲート178および186に隣接された領域190によって提供される横型JFET801-2のしきい値電圧Vtは、例えば、当該技術分野において既知であるように、領域190の厚さおよびドーピングを変更することによって調整されることができる。Vtは望ましくは、JFETトランジスタ801-2がドレイン-ソース電圧VDSが実質的に0であるときにノーマリーON状態にあるように選択されるとともに、しきい値電圧|Vt|>0を有し、それによって、VDSが増大するとJFET80-2はオフになる。JFET801-2のしきい値電圧Vtを制御することによって、デバイス挙動の、|VDS|<|Vt|のときの低雑音結合領域から、通常のRESURF動作領域への遷移が制御されることができ、これは記載されている実施形態のさらなる利点である。好ましい実施形態において、|Vt|は、有益には約0.1~10ボルトの範囲内、より好都合には約0.5~5.0ボルト、好ましくは約1.0~2.0ボルトの範囲内にあるが、より大きいまたはより小さい値も使用されてもよい。JFET801-2が実質的に導電性である|Vt|よりも小さい電圧を有する限り、埋め込み層172の電圧|VBL|は実質的にクランプされて有意に上昇することはできず、それに結合する雑音は重大でなく、それによって、LDMOSデバイス70-2および当該デバイスがその一部であるICまたは他の回路の雑音排除性が実質的に改善される。これは重要な利点であり、当該技術分野における重大な進展である。図11は、本発明のまたなおさらなる実施形態による、図5のデバイス70’が、横型JFET埋め込み層雑音排除クランプ801-3を使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図5において示される種類のトランジスタ70-3の簡略化された平面図であり、図12は図11において指示されているロケーションにおける簡略化された断面図である。図12内の破断線Cの左の部分Aは、図11のロケーションAにおける断面に対応し、図12内の破断線Cの右の部分Bは図11の断面Bに対応する。両方の図面におけるさまざまな領域間の、および適切な場合には図5に対する相関を容易にするために、図11および図12において同じ参照符号が使用されている。本発明を曖昧にすることを回避するために、導電性例えば、金属および/またはシリサイドコンタクトおよび相互接続ならびにシャロートレンチアイソレーションSTI領域は図11では省かれており、図11に含まれているさまざまな領域は、下層および上層の領域の相対的なロケーションが容易に見えるように透明であるように仮定されている。STI領域120は図12において図示されている。図11および12がともに説明される。トランジスタ70-3を構成するさまざまな領域の厚さおよびドーピングが、図13~21に関連してより十分に説明される。上記のように、デバイス70-3内のさまざまな領域の導電型例えば、NまたはPは、理解を促進するために例として示されており限定であるようには意図されず、第1の導電型NまたはPのいずれかという表記および第2の反対の導電型その場合PまたはNのにずれかという表記が以下および添付の特許請求の範囲においてより一般的に使用される場合がある。トランジスタ70-3の、図5のLDMOSトランジスタ71および寄生バイポーラトランジスタ30ならびに横型JFET801に対応する部分は、図11~12においてはLDMOS71、30およびJFET801-3として指示されている。図11~12のトランジスタ70-3は、埋め込み層202例えばN型、NBL202と略されるが上層にある半導体SC含有基板200例えば、P型を備える。埋め込み層202の上には表面207まで延在する厚さ205のさらに上層の例えば、P型epiSC領域204がある。上層のSC領域204の、以下に記載される他のドープ領域によって占められていない部分を識別するために、参照符号206が使用される。上層の領域204内には厚さ209のボディ領域208例えば、P型が位置している。ボディ領域208は一般的に、上層の領域204、206よりもいくらかドーピング濃度が高い。ボディ領域208内には、図5のソース22に対応する例えば、Nソース領域210、および例えば、Pボディコンタクト領域212がある。上層のSC領域204内には、厚さ215の例えば、N型キャリアドリフト領域214、および、概してキャリアドリフト領域214の下層にある厚さ217の例えば、P型RESURF領域216も位置している。領域214、216のLDMOS30、71を備える部分はそれぞれ214-1、216-1として識別され、領域214、216のJFET801-3を含む部分はそれぞれ214-2、216-2として識別される。当該技術分野においては既知であるように、RESURF動作を得るために、領域214-1と216-1との間で電荷平衡が提供されるべきであり、以下ではそのように仮定する。図5のドレイン24に対応するドープされたコンタクト例えば、N領域218が、表面207まで延在してキャリアドリフト領域214内に設けられる。ソース端子27、ドレイン端子28およびゲート端子29が適切にバイアスされると、導電性チャネル240がソース領域210とドレイン領域218との間に生じる。指示されているロケーションにおいて表面207からSC領域204内に延在する深さ121のシャロートレンチアイソレーションSTI領域120が設けられる。STI領域120は他の実施形態においては省かれてもよい。埋め込み層202に対する非整流性電気接触を成すために、シンカ領域222例えば、N型がSTI領域120存在する場合の下からさらにSC領域104を貫通し延在する。チャネル領域214-2を有するJFETスイッチングデバイス801-3は、好都合にはシンカ領域222とキャリアドリフト領域214-1との間に形成される。領域214-1および214-2は、好都合には厚さ215の共通の領域214の部分である。例えば、P型ゲート領域216-2がJFETチャネル領域214-2の下に設けられることが望ましい。領域216-1および216-2は、好都合には厚さ217の共通の領域216の部分である。LDMOSドレイン領域218例えば、NはJFET801-3のソースとしても動作し、シンカ領域222例えば、NはJFET801-3のドレインとして動作する。ノーマリーONJFET801-3は、JFET801-3が電圧の上昇によってOFFになるまでは、ドープ領域218とシンカ領域222との間に延在するノーマリーON導電性チャネル241を有するようになっている。なお、図11~12のMOSFET71、30のチャネル240および図11~12のJFET801-3のチャネル241は、両方とも垂直ではなく実質的に横方向でありながら、図11~12の実施形態においては種々の平面図方向例えば、図11を参照されたいに向けられることになる。換言すれば、チャネル240、241は図11~12の実施形態における平面図においては実質的に直交するが、他の実施形態においては平面図において実質的に平行であってもよい。いずれの配置も有用である。JFET801-3は望ましくは、有益には約1.0~10.0マイクロメートルの範囲内、より好都合には約2.0~5.0マイクロメートルの範囲内、好ましくは約2.0マイクロメートルであるドレイン領域218とシンカ領域222との間のチャネル長219図11を参照されたいを有するが、より大きいまたはより小さい値も使用されてもよい。JFET801-3は望ましくは、有益には約0.1~2.0マイクロメートルの範囲内、より好都合には約0.5~2.0マイクロメートルの範囲内、好ましくは約1.0マイクロメートルである横方向のチャネル幅215-2図11を参照されたいを有するが、より大きいまたはより小さい値も使用されてもよい。換言すれば、JFET801-3の部分214-2、216-2の横方向の幅215-2、217-2はLDMOS71、30の領域214-1、216-1の幅215-1、217-1の約Xに過ぎず、ここで、Xは有益には約10~80の範囲内、より好都合には約20~50の範囲内、好ましくは約35の値を有する。JFETトランジスタ801-3のドーピングおよび寸法は望ましくは、ドレイン-ソース電圧VDSが実質的に0であるときにJFETトランジスタ801-3がノーマリーON状態にあるように選択されるとともに、しきい値電圧|Vt|>0を有し、それによって、VDSが増大するとJFET801-3はオフになる。JFET801-3のしきい値電圧Vtを制御することによって、デバイス挙動の、|VDS|<|Vt|のときの低雑音結合領域から、通常のフローティングRESURF動作領域への遷移が制御されることができ、これは記載されている実施形態のさらなる利点である。これは図7に関連して示されている。好ましい実施形態において、Vtは、有益には約0.1~10.0ボルトの範囲内、より好都合には約0.5~5.0ボルト、好ましくは約1.0~2.0ボルトの範囲内にあるが、より大きいまたはより小さい値も使用されてもよい。JFETトランジスタ801-3が実質的に導電性である例えば、|Vt|よりも小さい電圧である場合限り、埋め込み層202の電圧VBLは実質的にクランプされて有意に上昇することはできず、それに結合する雑音は重大でなく、それによって、LDMOSデバイス70-3および当該デバイスがその一部であるICまたは他の回路の雑音排除性が実質的に改善される。図11~12の配置は、特にコンパクトであり、ドーピングレシピを変更するなどの追加のコストなしにマスク変更および利用可能なプロセス手順のみを使用して成すことができるため望ましく、ただし、このような変更は除外されない。これは当該技術分野における重大な進展であり、多大な実用的価値がある。図3~6他のノーマリーONスイッチングデバイス80、80’および好ましい実施形態においてはJFET801、801’を含むことによって、図8~12の埋め込み層102、142、172、202は条件次第でフローティングになる埋め込み層であり、すなわち、ノーマリーONスイッチングデバイスまたはJFET80、80’、801、801’、801-1、801-1’、801-2、801-3などのしきい値電圧|Vt|未満の電圧の場合、ソース端子27、47またはドレイン端子28の一方または他方にピンニングされ、|Vt|を超える電圧の場合、ノーマリーONスイッチングデバイスまたはJFET80、80’、801、801’、801-1、801-1’、801-2、801-3などがOFFになった後に浮遊フローティングになる。図13~21は、本発明のまたなおさらなる実施形態による、結果として生じる構造413~421を示す種々の製造段階313~321における図11~12のデバイスを通る簡略化された断面図である。本明細書において示される製造シーケンスは一般的に、図8~10における断面図において示されるデバイスを形成するために使用されることもできることを当業者は理解しよう。必要とされる場合に横方向の広がり、厚さおよび/またはドーピングのいくらか異なる領域を提供するために必要とされる改変は、当業者の能力の範疇にある。ここで、図13の製造段階313を参照すると、半導体SC含有基板200が用意され、その中に、厚さ203の埋め込み層202が、例えば、イオン注入513によって形成されるが、当該技術分野において既知の他のドーピング手段も使用されてもよい。基板200は図8~10の基板100、140、170と類似であり、埋め込み層202は埋め込み層102、142、172と類似であり、下記に提供されるさまざまなドーピングおよび厚さ範囲が一般的にそれらに適用されるが、他の値も使用されてもよい。好ましい実施形態においては、基板200の少なくとも上側部分は、有益には約1E15~1E18cm-3の範囲内、より好都合には約1E15~1E16cm-3の範囲内、好ましくは約2E15cm-3のドーピング密度によるP型であり、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。注入513に適切なドーパントはアンチモンである。埋め込み層202は望ましくは、有益には約5E18~1E20cm-3の範囲内、より好都合には約1E19~1E20cm-3の範囲内、好ましくは約2E19cm-3のドーピング密度によるN型であり、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。厚さ203は、有益には約0.5~3.0マイクロメートルの範囲内、より好都合には約1.0~2.5マイクロメートルの範囲内、好ましくは約1.5マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造413が結果として生じる。ここで、図14の製造段階314を参照すると、上面207まで延在する厚さ205の上層のSC領域または層204が、埋め込み層202の上に、例えばエピタキシャル成長によって形成され、ただし、製造段階314の結果生じる構造414を形成するために他の既知の技法も使用されてもよい。導電型について別途言及されない限り、層または領域204は図8~10の層または領域104、144、174と類似であり、下記に提供されるドーピングおよび厚さ範囲が一般的にそれらにも適用され、ただし、他の値も使用されてもよい。層または領域204は望ましくは、有益には約5E14~5E16cm-3の範囲内、より好都合には約1E15~1E16cm-3の範囲内、好ましくは約2E15cm-3のドーピング密度によるP型であり、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。厚さ205は、有益には約0.5~10マイクロメートルの範囲内、より好都合には約2~5マイクロメートルの範囲内、好ましくは約4マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造414が結果として生じる。ここで、図15の製造段階315を参照すると、閉部closedportion615-2および開口615-1を有するマスク615が表面207の上に被着される。イオン注入515が望ましくは、重ね合わされた厚さまたは深さ215のドープ領域214および厚さまたは深さ217のドープ領域216を開口615-1を通じて形成するのに使用される。導電型について別途言及されない限り、領域214、216は図8~10の領域114、115および154、156ならびに184、186と類似であり、下記に提供されるドーピングおよび厚さ範囲が一般的にそれらにも適用されるが、他の値も使用されてもよい。他の実施形態においては別個の複数回の注入も使用されてもよいが、チェーン注入が好ましい。領域214は好都合にはN型であり、領域216は好都合にはP型であるが、他の実施形態においては他のドーピング型が使用されてもよい。領域214の形成にはリンが適切なドーパントであり、領域216の形成にはホウ素が適切なドーパントであり、ここで、注入エネルギーはそれぞれ深さ215、217を提供するように選択されている。領域214は、有益には約1E16~1E17cm-3の範囲内、より好都合には約2E16~5E16cm-3の範囲内、好ましくは約4E16cm-3のピークドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。深さ215は、有益には約0.5~2.0マイクロメートルの範囲内、より好都合には約0.5~1.5マイクロメートルの範囲内、好ましくは約1.0マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。領域216は、有益には約1E16~5E16cm-3の範囲内、より好都合には約2E16~4E16cm-3の範囲内、好ましくは約2E16cm-3のピークドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。深さ217は、有益には約0.5~3.0マイクロメートルの範囲内、より好都合には約1.0~2.5マイクロメートルの範囲内、好ましくは約1.0マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造415が結果として生じる。同様のドーパント、ドーピング密度および厚さがそれぞれ、図8~10の領域114、116、領域154、156および領域184、186に使用されてもよい。ここで、図16の製造段階316を参照すると、マスク615が除去され、深さ121のシャロートレンチアイソレーションSTI領域120が望ましくは、当該技術分野において既知の教示を使用して、指示されるロケーションにおいて形成される。STI領域120は他の実施形態においては省かれてもよい。図16~21のSTI領域120は、図8~12のSTI領域120と類似である。STI領域120に適切な誘電体の非限定的な例は二酸化シリコンであるが、他の既知の絶縁体も使用されてもよい。厚さまたは深さ121は、有益には約0.2~0.6マイクロメートルの範囲内、より好都合には約0.3~0.5マイクロメートルの範囲内、好ましくは約0.35マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造416が結果として生じる。ここで、図17の製造段階317を参照すると、開口617-1および閉部617-2、617-3を有するマスク617が被着される。イオン注入517が望ましくは、距離221をおいてキャリアドリフト領域214-1から横方向に離隔される深さまたは厚さ209の例えば、P型ボディ領域208を形成するために提供される。別途言及されない限り、領域208は図8~10の領域108、148、178と類似である。適切なドーパントの非限定的な例はホウ素である。領域208は、有益には約1E17~5E18cm-3の範囲内、より好都合には約2E17~1E18cm-3の範囲内、好ましくは約1E18cm-3のピークドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。深さ209は、有益には約0.5~2.0マイクロメートルの範囲内、より好都合には約1.0~1.5マイクロメートルの範囲内、好ましくは約1.0マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造417が結果として生じる。ここで、図18の製造段階318を参照すると、マスク617が除去され、開口618-1、618-2、および閉部618-3を有するマスク618が被着される。イオン注入518が望ましくは、埋め込み層202に対する非整流性電気接触を提供するのに十分な深さの例えば、N型シンカ領域222を形成するのに使用される。他の実施形態においては当該技術分野において既知の他のドーピング手段も使用されてもよい。別途言及されない限り、領域222は図8~10の領域122、162、192に類似であり、下記に提供されるドーピングおよび他の情報が一般的にそれらにも適用される。適切なドーパントの非限定的な例はリンである。領域222は、有益には約1E17~1E19cm-3の範囲内、より好都合には約2E17~5E18cm-3の範囲内、好ましくは約1E18cm-3のピークドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。構造418が結果として生じる。ここで、図19の製造段階319を参照すると、マスク618が除去され、当該技術分野において既知の手段を使用して、指示されるロケーションにおいて、表面207上の適切なゲート絶縁体の上に位置するゲート45が設けられる。図19~21のゲート45は図8~12のゲート25、45に類似である。構造419が結果として生じる。ここで、図20の製造段階320を参照すると、表面207上に、開口620-1、620-2および閉部620-3、620-4、620-5を有するマスク620が設けられる。ボディ領域208内に例えば、N領域210、およびキャリアドリフト領域214内に例えば、N領域218を形成するために、開口620-1、620-2を通じて注入520が提供される。領域210、218に適切なドーパントの非限定的な例はリンであり、有益には約1E19~1E21cm-3の範囲内、より好都合には約2E19~5E20cm-3の範囲内、好ましくは約1E20cm-3のドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。領域210、218は相対的に浅いものであり得、有益には約0.1~0.5マイクロメートルの範囲内、より好都合には約0.1~0.3マイクロメートルの範囲内、好ましくは約0.2マイクロメートルの深さを有するが、より大きいおよびより小さい値も使用されてもよい。構造420が結果として生じる。図8~10の領域110、118および領域152ならびに領域180、188が、領域210、218について本明細書において記載されているものと実質的に同じ様式で形成されてもよい。ここで、図21の製造段階321を参照すると、マスク620が除去され、開口621-1および閉部621-2、621-3を有するマスク621が表面207上に設けられる。ボディ領域208内に例えば、P領域212を形成するために、開口621-1を通じて注入521が提供される。領域212に適切なドーパントの非限定的な例はホウ素であり、有益には約1E19~1E21cm-3の範囲内、より好都合には約2E19~5E20cm-3の範囲内、好ましくは約1E20cm-3のドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。深さ213は、有益には約0.1~0.5マイクロメートルの範囲内、より好都合には約0.1~0.3マイクロメートルの範囲内、好ましくは約0.2マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造421が結果として生じる。図8~10の領域112および領域150、158ならびに領域182は、領域212について本明細書に記載されているものと実質的に同じ様式によって形成されてもよい。製造段階321に続いて、マスク621が除去され、当該技術分野において既知の教示を使用して、領域210、212、218に対する導電性コンタクトが作成され、このような領域をソース、ドレインおよびゲート端子に結合するのに必要とされる相互接続が形成され、それによって、例えば、図11~12に示される実質的に完成した構造が提供される。第1の実施形態によると、電子デバイス70、70’、90、90’であって、ソース22、42、ドレイン24、44およびゲート25、45を有するMOSトランジスタ71、91と、該MOSトランジスタ71、91の下層にある条件付き浮遊埋め込み層102、142、172、202と、ターンOFFしきい値電圧Vtを有し、ON状態にあるときに条件付き浮遊埋め込み層102、142、172、202をソース22、42およびドレイン24、44のうちの一方に結合し、OFF状態にあるときは、埋め込み層102、142、172、202をソース22、42およびドレイン24、44のうちの上記一方に対して実質的にフローティングのままにするようになっている、ノーマリーオンスイッチ80、80’と、を備える電子デバイスが提供される。さらなる実施形態によると、ノーマリーオンスイッチ80、80’は接合型電界効果トランジスタ801、801’、801-1、801-2、801-1’である。またさらなる実施形態によると、適切にバイアスされるとき、MOSトランジスタ71、91は第1の導電性チャネル234、236を有するようになっており、接合型電界効果トランジスタ801、801’、801-1、801-2、801-1’は、第1の導電性チャネルから横方向に離隔された第2の導電性チャネル239を有するようになっている。なおさらなる実施形態によると、適切にバイアスされるとき、MOSトランジスタ71、91は第1の導電性チャネル238を有するようになっており、接合型電界効果トランジスタ801-2は、少なくとも部分的に第1の導電性チャネルの下に位置する第2の導電性チャネル239を有するようになっている。またなおさらなる実施形態によると、MOSトランジスタ71、91はNチャネルトランジスタ71であり、埋め込み層102、172、202はN型である。なおまたさらなる実施形態によると、MOSトランジスタ71、91はPチャネルトランジスタ91であり、埋め込み層142はN型である。別の実施形態によると、MOSトランジスタ71、91はLDMOSトランジスタ71、91である。また別の実施形態によると、MOSトランジスタ71、91は、第1の導電性チャネル240を有するようになっているLDMOSトランジスタ71、91であり、ノーマリーオンスイッチ80、80’は、第2の導電性チャネル241を有するようになっている接合型電界効果トランジスタ801、801’であり、第1の導電性チャネルと第2の導電性チャネルとは実質的に直交している。なお別の実施形態によると、MOSトランジスタ71、91は、第1の導電性チャネル234、236、238を有するようになっているLDMOSトランジスタ71、91であり、ノーマリーオンスイッチ80、80’は、第2の導電性チャネル235、237、239を有するようになっている接合型電界効果トランジスタ801、801’であり、第1の導電性チャネルと第2の導電性チャネルとは実質的に平行である。第2の実施形態によると、ソース領域22、42、110、150、180、210およびドレイン領域24、44、118、158、188、218を有するLDMOSトランジスタ70、70’、90、90’であって、埋め込みSC層領域102、142、172、202と、該埋め込み層領域102、142、172、202の上層にあるとともに、上側表面107、147、177、207を有するさらなるSC領域104、144、174、204と、該さらなるSC領域104、144、174、204内に形成されるMOSFET71、91であって、LDMOSトランジスタ70、70’、90、90’のソース領域22、42、110、150、180、210を含むボディ領域108、154、178、208と、ボディ領域108、154、178、208から横方向に離隔されるとともにLDMOSトランジスタ70、70’、90、90’のドレイン領域24、44、118、158、188、218を含むキャリアドリフト領域114、148、184、214とを備えるMOSFETと、しきい値電圧|Vt|>0を有するようになっており、埋め込み層102、142、172、202と、ソース領域22、42、110、150、180、210およびドレイン領域24、44、118、158、188、218のうちの一方との間に結合されるノーマリーオン接合型電界効果トランジスタ801、801’と、を備えるLDMOSトランジスタが提供される。さらなる実施形態によると、MOSFET71、91はNチャネルMOSFETであり、埋め込み層102、142、172、202はN型である。またさらなる実施形態によると、MOSFET71、91はPチャネルMOSFETであり、埋め込み層142はN型である。またさらなる実施形態によると、0.1≦|Vt|≦10ボルトである。なおさらなる実施形態によると、0.5≦|Vt|≦5ボルトである。なおさらなる実施形態によると、接合型電界効果トランジスタ801、801’のチャネル領域124、164、190、214-2はドリフト領域114、148、184、214と同じ導電型を有する。第3の実施形態によると、LDMOSトランジスタ70、70’、90、90’を提供するための方法であって、第1の導電型の埋め込み層領域102、142、172、202を形成することと、埋め込み層領域102、142、172、202の上に、上側表面107、147、177、207を有する、第2の反対の導電型のさらなるSC領域104、144、174、204を形成することと、該さらなるSC領域104、144、174、204の第1の部分内に、少なくとも部分的に上側表面107、147、177、207まで延在する第1の導電型の第1のドープ領域114、124、154、164、190、214を形成することであって、第1のドープ領域114、124、154、164、190、214の第1の部分114、154、214-1はLDMOSトランジスタ71、91の一部としての役割を果たすようになっており、第1のドープ領域114、124、154、164、190、214の第2の部分124、164、190、214-2はノーマリーオン接合型電界効果トランジスタ71、91のチャネルとしての役割を果たすようになっている、形成することと、実質的に第1のドープ領域114、154、184、214の下層にあり埋め込みSC層領域102、142、172、202までは延在していない、上記さらなるSC領域104、144、174、204内の第2の反対の導電型の第2のドープ領域116、156、186、216を形成することと、少なくとも部分的に上側表面107、147、177、207まで延在するとともに第1の距離221だけ第1のドープ領域114、154、184、214から横方向に離隔される、第2の反対の導電型の第3のドープ領域108、148、208を形成することと、第1のドープ領域114、124、154、164、190、214の第2の部分124、164、190、214-2および埋め込み層領域102、142、172、202の両方に対する非整流性電気接触を成すシンカ領域122、162、192、222を形成することと、少なくとも第3のドープ領域108、148、208と第1のドープ領域114、154、184、214との間で、上側表面107、147、177、207の上に導電性ゲート45を形成することと、を含む方法が提供される。さらなる実施形態によると、本方法は、第3のドープ領域108、148、208内にLDMOSトランジスタ70、70’、90、90’の第1の導電型のソース領域110、210、および、第1のドープ領域114、214内にLDMOSトランジスタ70、70’、90、90’の第1の導電型のドレイン領域118、218を形成することをさらに含み、ドレイン領域118、218は、そのチャネルが第1のドープ領域114、124、154、164、190、214の第2の部分124、164、190、214-2によって形成されるノーマリーオン接合型電界効果トランジスタのソース領域およびドレイン領域のうちの一方としての役割も果たすようになっている。またさらなる実施形態によると、LDMOSトランジスタ70、70’、90、90’はNチャネルLDMOSトランジスタ70、70’であり、第1の導電型はN型である。なおさらなる実施形態によると、LDMOSトランジスタ70、70’、90、90’はPチャネルLDMOSトランジスタ90、90’であり、第1の導電型はN型である。またなおさらなる実施形態によると、第1のドープ領域114、124、154、164、190、214の第1の部分114、154は上側表面107、147、177、207に近接する上層の誘電体領域120から第1の深さ115、155を有し、第1のドープ領域114、124、154、164、190、214の第2の部分124、164は上層の誘電体領域120から、第1の深さ115、155よりも小さい第2の深さ117、157を有する。前述の詳細な説明の中で少なくとも1つの例示的な実施形態および製造方法を提示してきたが、膨大な数の変形形態が存在することを理解されたい。1つまたは複数の例示的な実施形態は例に過ぎず、本発明の範囲、適用性または構成を限定することは決して意図されていないことも理解されるべきである。そうではなく、前述の詳細な説明は当業者に、本発明の例示的な実施形態を実施するための簡便な指針を提供することになり、添付の特許請求の範囲およびその法的均等物において明記されているような本発明の範囲から逸脱することなく、例示的な実施形態に記載されている要素の機能および構成にさまざまな変更を成すことができることが理解される。"