"基準となる入力クロック信号と帰還信号との位相差を検出し、上記位相差に応じた制御電圧を出力する位相比較手段と、上記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、出力クロック信号のクロックの1周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、上記移相クロック信号を上記帰還信号として上記位相比較手段に送る位相選択手段と、上記移相クロック信号の周期を上記出力クロック信号の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記決定された位相を選択するように上記位相選択手段を制御する位相制御手段とを備えたことを特徴とするフラクショナルPLL回路。上記移相クロック信号を分周して、上記分周された移相クロック信号を上記帰還信号として上記位相比較手段に送る分周器をさらに備えたことを特徴とする請求項1記載のフラクショナルPLL回路。上記位相制御手段は、上記移相クロック信号の周期を上記出力クロック信号の所定クロック数分の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定することを特徴とする請求項1又は2記載のフラクショナルPLL回路。分周器8の分周比を変化させるフラクショナルPLL回路では、分周比を変化させたときに位相周波数比較器1において位相の不一致が発生する。この位相の不一致に起因して電圧制御発振器の出力クロック信号vco_ckにスプリアスが混入し、出力クロック信号vco_ckのジッタ特性が劣化してしまう。また、従来技術のフラクショナルPLL回路では、逓倍設定の分解能を上げるためには分周器8の分周比Nを大きくする必要があるので、位相周波数比較器1に入力される信号の周波数を高くすることができない。そのため、フラクショナルPLL回路のループ帯域を広くすることもできないので、電圧制御発振器4の位相雑音が増え、ジッタ特性が劣化してしまう。本発明の目的は、以上の課題を解決し、分周器の分周比を変化させることを動作原理とせず、出力クロック信号のジッタを低減することができる新規なフラクショナルPLL回路を提供することにある。本発明の態様に係るフラクショナルPLL回路によれば、基準となる入力クロック信号と帰還信号との位相差を検出し、上記位相差に応じた制御電圧を出力する位相比較手段と、上記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、出力クロック信号のクロックの1周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、上記移相クロック信号を上記帰還信号として上記位相比較手段に送る位相選択手段と、上記移相クロック信号の周期を上記出力クロック信号の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記決定された位相を選択するように上記位相選択手段を制御する位相制御手段とを備えたことを特徴とする。上記フラクショナルPLL回路は、上記移相クロック信号を分周して、上記分周された移相クロック信号を上記帰還信号として上記位相比較手段に送る分周器をさらに備えたことを特徴とする。上記フラクショナルPLL回路において、上記位相制御手段は、上記移相クロック信号の周期を上記出力クロック信号の所定クロック数分の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定することを特徴とする。本発明のフラクショナルPLL回路によれば、動作時において分周器の分周比は固定値であり、移相クロック信号及び帰還信号の周波数も一定であるので、従来技術のように分周器の分周比を変化させたときに生じる位相周波数比較器における位相の不一致を解消し、この位相の不一致に起因する出力クロック信号のスプリアスを防止し、出力クロック信号のジッタを低減することができる。また、本発明のフラクショナルPLL回路によれば、位相選択回路の分解能を向上させることにより分周器の分周比を小さくすることができ、この結果、フラクショナルPLL回路のループ帯域を増大させ、出力クロック信号のジッタを低減することができる。また、位相選択回路が出力クロック信号を分周することにより、フラクショナルPLL回路の分解能を向上させることができる。このように、本発明によれば、分周器の分周比を変化させることを動作原理としない、新規なフラクショナルPLL回路を提供することができる。第1の実施形態.図1は、本発明の第1の実施形態に係るフラクショナルPLL回路の構成を示すブロック図である。位相周波数比較器1、チャージポンプ2、ループフィルタ3、及び電圧制御発振器4は、図12に示す対応する構成要素と同様である。位相周波数比較器1には、基準クロック発生器図示せずによって発生された基準クロックとなる入力クロック信号comp_ckと、帰還信号fb_ckとが入力され、位相周波数比較器1は、入力された2つの信号の間の位相差を検出してチャージポンプ2に出力する。チャージポンプ2は、位相差に応じて増減したチャージポンプ電圧をループフィルタ3に出力し、ループフィルタ3はチャージポンプ電圧に応じた制御電圧を電圧制御発振器VCO4に出力する。電圧制御発振器4は、制御電圧に応じた周波数及び位相を有する出力クロック信号vco_ckを生成して出力する。電圧制御発振器4から位相周波数比較器1への帰還回路には、位相コントローラ5の制御下で動作する位相選択回路6と、固定された整数の分周比を有する分周器7とが設けられる。位相選択回路6は、出力クロック信号vco_ckの立ち上がりエッジの位相を変化させることにより、出力クロック信号vco_ckの周期から変化された周期を有する移相クロック信号pi_outを生成して出力する。詳しくは、位相選択回路6は、出力クロック信号vco_ckのクロックの1周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号pi_outを生成して出力する。位相コントローラ5は、移相クロック信号pi_outの周期を出力クロック信号vco_ckの周期から予め決められた移相量Δph上記等分された位相の整数倍で変化させた長さにするように、位相選択回路6によって選択される移相クロック信号pi_outの立ち上がりエッジの位相を決定し、決定された位相を選択するように位相選択回路6を制御する。分周器7は移相クロック信号pi_outを分周して、帰還信号fb_ckとして位相周波数比較器1に入力する。本実施形態のフラクショナルPLL回路は、帰還信号fb_ckの周波数及び位相が入力クロック信号comp_ckの周波数及び位相と一致するように、負帰還制御を行う。さらに、本実施形態のフラクショナルPLL回路は、位相選択回路6により出力クロック信号vco_ckの周期から変化された周期を有する移相クロック信号pi_outを生成することにより、分周器7の分周比を変化させることを動作原理とせず、有理数の分周比を実現することができる。分周器7の分周比が1であり、移相量Δphが正である場合、出力クロック信号vco_ckの周波数は入力クロック信号comp_ckの周波数よりも高くなり、移相量Δphが負である場合、出力クロック信号vco_ckの周波数は入力クロック信号comp_ckの周波数よりも低くなる。分周器7の分周比が2以上である場合も同様に、出力クロック信号vco_ckの周波数は入力クロック信号comp_ckの周波数から逓倍された周波数に対して変化し、移相量Δphが正である場合、出力クロック信号vco_ckの周波数は逓倍された周波数よりも高くなり、移相量Δphが負である場合、出力クロック信号vco_ckの周波数は逓倍された周波数よりも低くなる。図2及び図3は、位相選択回路6によって選択される出力クロック信号vco_ckの位相を説明するための図である。本明細書では、位相選択回路6が出力クロック信号vco_ckのクロックの1周期を512個に等分した位相図2及び図3において0~511として示すのいずれかを選択するものとして説明する。位相選択回路6は、任意の位相に立ち上がりエッジを挿入する位相挿入装置phaseinterpolatorとして機能する。以下、図4~図7を参照して、位相選択回路6の動作をさらに詳細に説明する。図4は、図1の位相選択回路6による位相シフトであって、移相量Δphが正である場合の位相シフトを示すタイミングチャートである。図4の横軸は、出力クロック信号vco_ckのクロックの1周期を512個に等分した位相を単位とする以後の図5~11にわたって位相は同じ単位で表す。図4の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの周期から移相量Δphで増大されるすなわち、512Δphになる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの対応する各クロックの立ち上がりエッジから、移相量Δphずつ増分して遅延される。出力クロック信号の最初のクロックvco_ck0と移相クロック信号の最初のクロックpi_out0の各立ち上がりエッジは一致しているものとする。移相クロック信号の第2クロックpi_out1の立ち上がりエッジは、出力クロック信号の第2クロックvco_ck1の立ち上がりエッジから移相量Δphで遅延される。移相クロック信号の第3クロックpi_out2の立ち上がりエッジは、出力クロック信号の第3クロックvco_ck2の立ち上がりエッジから移相量Δphの2倍で遅延される。以下同様に、移相クロック信号の第nクロックpi_outn-1の立ち上がりエッジは、出力クロック信号の第nクロックvco_ckn-1の立ち上がりエッジから移相量Δphのn-1倍で遅延される。図5は、図4の位相シフトを行う際に位相選択回路6によって選択される位相を示すグラフである。位相選択回路6は、出力クロック信号vco_ckのクロックの1周期を512個に等分した位相0~511のいずれかを、現在の位相として選択している。図5に示すように、位相選択回路6は、出力クロック信号vco_ckのクロックが進む毎に、移相量Δphずつ増分した位相を新たな現在の位相として選択する。なお、移相量Δphで増分しても現在の位相と移相量Δphとの和が出力クロック信号vco_ckのクロックの1周期未満である場合すなわち、増分後の位相が511以下である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックの周期内の該当する位相にある。一方、移相量Δphで増分すると現在の位相と移相量Δphとの和が出力クロック信号vco_ckのクロックの1周期以上になる場合すなわち、増分後の位相が512以上である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックではなく、さらにその次のクロックの周期内の、増分後の位相から512を減算した位相にある。後者の場合、例えば図4に示すように、移相クロック信号の第5クロックpi_out4の立ち上がりエッジは、出力クロック信号の第5クロックvco_ck4ではなく、第6クロックvco_ck5の周期内にあり、出力クロック信号の第6クロックvco_ck5の立ち上がりエッジから、mod4×Δph,512、すなわち、4×Δphを512で割ったときの余りで遅延される。このことを図5では白抜きの矢印で示し、出力クロック信号のクロックvco_ck4、vco_ck8、vco_ck12における点線の丸印で示す位相を選択することに代えて、次のクロックの実線の白丸が選択される。以上、図4及び図5を参照して説明したように位相を選択することにより、移相クロック信号の各クロックpi_out0、pi_out1、...、pi_outnの周期は常に、出力クロック信号vco_ckのクロックの周期から移相量Δphで増大された長さすなわち512Δphになる。図6は、図1の位相選択回路6による位相シフトであって、移相量Δphが負である場合の、図1の位相選択回路6による位相シフトを示すタイミングチャートである。図6の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの周期から移相量|Δph|で減少されるすなわち、512-|Δph|になる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの対応する各クロックの立ち上がりエッジから、移相量|Δph|ずつ増分して早くなる。出力クロック信号の最初のクロックvco_ck0と移相クロック信号の最初のクロックpi_out0の各立ち上がりエッジは一致しているものとする。移相クロック信号の第2クロックpi_out1の立ち上がりエッジは、出力クロック信号の第2クロックvco_ck1の立ち上がりエッジから移相量|Δph|で早くされる。移相クロック信号の第3クロックpi_out2の立ち上がりエッジは、出力クロック信号の第3クロックvco_ck2の立ち上がりエッジから移相量|Δph|の2倍で早くされる。以下同様に、移相クロック信号の第nクロックpi_outn-1の立ち上がりエッジは、出力クロック信号の第nクロックvco_ckn-1の立ち上がりエッジから移相量|Δph|のn-1倍で早くされる。図7は、図6の位相シフトを行う際に位相選択回路6によって選択される位相を示すグラフである。図7に示すように、位相選択回路6は、出力クロック信号vco_ckのクロックが進む毎に、移相量|Δph|ずつ減少させた位相を選択する。なお、移相量|Δph|で減少させても減少後の位相が負にならない場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックの周期内の該当する位相にある。一方、移相量|Δph|で減少させると減少後の位相が負になる場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックではなく現在のクロックの周期内の、減少後の位相に512を加算した位相にある。後者の場合、例えば図6に示すように、移相クロック信号の第5クロックpi_out4の立ち上がりエッジは、出力クロック信号の第4クロックvco_ck3ではなく、第3クロックvco_ck2の周期内にあり、出力クロック信号の第4クロックvco_ck3の立ち上がりエッジから、mod4×|Δph|,512、すなわち、4×|Δph|を512で割ったときの余りで早くされる。このことを図7では白抜きの矢印で示し、出力クロック信号のクロックvco_ck1、vco_ck3、...における点線の丸印で示す位相を選択することに代えて、前のクロックの実線の白丸が選択される。以上、図6及び図7を参照して説明したように位相を選択することにより、移相クロック信号の各クロックpi_out0、pi_out1、...、pi_outnの周期は常に、出力クロック信号vco_ckのクロックの周期から移相量|Δph|で減少された長さすなわち512-|Δph|になる。位相コントローラ5は、図4~図7を参照して説明したように移相クロック信号pi_outの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路6の動作を制御する。移相クロック信号pi_outの周波数をfpi_outとし、出力クロック信号vco_ckの周波数をfvco_ckとするとき、次式が成り立つ。[数1]fpi_out=fvco_ck×512/512Δphこのとき、前述したように、本実施形態のフラクショナルPLL回路は、帰還信号fb_ckの周波数及び位相が入力クロック信号comp_ckの周波数及び位相と一致するように、負帰還制御を行う。従って、入力クロック信号comp_ckの周波数をfcomp_ckとし、帰還信号fb_ckの周波数をffb_ckとし、さらに簡単化のために分周器7の分周比が1であると仮定するとき、各信号の周波数の間には次式が成り立つ。[数2]ffb_ck=fpi_out=fcomp_ck[数3]fcomp_ck=fvco_ck×512/512Δph[数4]fvco_ck=fcomp_ck×1Δph/512本実施形態のフラクショナルPLL回路によれば、位相選択回路6の分解能を向上させることにより非常に小さな逓倍率例えば1以下の逓倍率を実現することができる。説明した実施形態では、最小逓倍率は1/512≒0.002=0.2になる。以上説明したように、本実施形態のフラクショナルPLL回路によれば、動作時において分周器7の分周比は固定値であり、移相クロック信号pi_out及び帰還信号fb_ckの周波数も一定であるので、従来技術のように分周器の分周比を変化させたときに生じる位相周波数比較器1における位相の不一致を解消し、この位相の不一致に起因する出力クロック信号vco_ckのスプリアスを防止し、出力クロック信号vco_ckのジッタを低減することができる。また、本実施形態のフラクショナルPLL回路によれば、位相選択回路6の分解能を向上させることにより分周器7の分周比を小さくすることができ、この結果、フラクショナルPLL回路のループ帯域を増大させ、出力クロック信号vco_ckのジッタを低減することができる。このように、本実施形態によれば、分周器の分周比を変化させることを動作原理としない、新規なフラクショナルPLL回路を提供することができる。第2の実施形態.本実施形態のフラクショナルPLL回路では、第1の実施形態で説明した動作に加えて、位相選択回路6により出力クロック信号vco_ckの分周を行うことを特徴とする。フラクショナルPLL回路の構成は、図1に示すものと同じである。以下、位相選択回路6の分周比は2であるものと仮定する。また、説明のために、分周器7が分周比1を有する又は分周器7が除去されているものと仮定する。図8は、本発明の第2の実施形態に係るフラクショナルPLL回路の位相選択回路による位相シフトであって、移相量Δphが正である場合の位相シフトを示すタイミングチャートである。図8の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの2クロック分の周期から移相量Δphで増大されるすなわち、512×2Δphになる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの2クロック後の立ち上がりエッジから、移相量Δphずつ増分して遅延される。出力クロック信号の最初のクロックvco_ck0と移相クロック信号の最初のクロックpi_out0の各立ち上がりエッジは一致しているものとする。移相クロック信号の第2クロックpi_out1の立ち上がりエッジは、出力クロック信号の第3クロックvco_ck2の立ち上がりエッジから移相量Δphで遅延される。移相クロック信号の第3クロックpi_out2の立ち上がりエッジは、出力クロック信号の第5クロックvco_ck4の立ち上がりエッジから移相量Δphの2倍で遅延される。以下同様に、移相クロック信号の第nクロックpi_outn-1の立ち上がりエッジは、出力クロック信号の第2n-1クロックvco_ck2n-2の立ち上がりエッジから移相量Δphのn-1倍で遅延される。図9は、図8の位相シフトを行う際に位相選択回路によって選択される位相を示すグラフである。位相選択回路6は、出力クロック信号vco_ckのクロックの2周期を1024個に等分した位相0~1023のいずれかを、現在の位相として選択している。ただし、位相選択回路6は、実質的には、図2及び図3と同様に、出力クロック信号vco_ckのクロックの1周期を512個に等分した位相0~511のいずれかを選択する。図9に示すように、位相選択回路6は、出力クロック信号vco_ckの2クロックが進む毎に、移相量Δphずつ増分した位相を新たな現在の位相として選択する。なお、移相量Δphで増分しても現在の位相と移相量Δphとの和が出力クロック信号vco_ckの2クロック分の周期未満である場合すなわち、増分後の位相が1023以下である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの2又は3クロック後の周期内の該当する位相にある。一方、移相量Δphで増分すると現在の位相と移相量Δphとの和が出力クロック信号vco_ckの2クロック分の周期以上になる場合すなわち、増分後の位相が1024以上である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの4又は5クロック後の周期内の、増分後の位相から1024を減算した位相にある。後者の場合、例えば図8に示すように、移相クロック信号の第5クロックpi_out4の立ち上がりエッジは、出力クロック信号の第11クロックvco_ck10の周期内にあり、出力クロック信号の第11クロックvco_ck10の立ち上がりエッジから、mod4×Δph,512×2、すなわち、4×Δphを1024で割ったときの余りで遅延される。以上、図8及び図9を参照して説明したように位相を選択することにより、移相クロック信号の各クロックpi_out0、pi_out1、...、pi_outnの周期は常に、出力クロック信号vco_ckの2クロック分の周期から移相量Δphで増大された長さすなわち512×2Δphになる。図10は、本発明の第2の実施形態に係るフラクショナルPLL回路の位相選択回路による位相シフトであって、移相量Δphが負である場合の位相シフトを示すタイミングチャートである。図10の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの2クロック分の周期から移相量Δphで減少されるすなわち、512×2-|Δph|になる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの2クロック後の立ち上がりエッジから、移相量|Δph|ずつ増分して早くなる。出力クロック信号の最初のクロックvco_ck0と移相クロック信号の最初のクロックpi_out0の各立ち上がりエッジは一致しているものとする。移相クロック信号の第2クロックpi_out1の立ち上がりエッジは、出力クロック信号の第3クロックvco_ck2の立ち上がりエッジから移相量|Δph|で早くされる。移相クロック信号の第3クロックpi_out2の立ち上がりエッジは、出力クロック信号の第5クロックvco_ck4の立ち上がりエッジから移相量|Δph|の2倍で早くされる。以下同様に、移相クロック信号の第nクロックpi_outn-1の立ち上がりエッジは、出力クロック信号の第2n-1クロックvco_ck2n-2の立ち上がりエッジから移相量|Δph|のn-1倍で早くされる。図11は、図10の位相シフトを行う際に位相選択回路によって選択される位相を示すグラフである。図9に示すように、位相選択回路6は、出力クロック信号vco_ckの2クロックが進む毎に、移相量|Δph|ずつ減少させた位相を選択する。なお、移相量|Δph|で減少させても減少後の位相が負にならない場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの2又は3クロック後の周期内の該当する位相にある。一方、移相量|Δph|で減少させると減少後の位相が負になる場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの現在又は次のクロックの周期内の、減少後の位相に1024を加算した位相にある。後者の場合、例えば図10に示すように、移相クロック信号の第5クロックpi_out4の立ち上がりエッジは、出力クロック信号の第6クロックvco_ck5の周期内にあり、出力クロック信号の第7クロックvco_ck6の立ち上がりエッジから、mod4×|Δph|,512×2、すなわち、4×|Δph|を1024で割ったときの余りで早くされる。以上、図10及び図11を参照して説明したように位相を選択することにより、移相クロック信号の各クロックpi_out0、pi_out1、...、pi_outnの周期は常に、出力クロック信号vco_ckの2クロック分の周期から移相量|Δph|で減少された長さすなわち512×2-|Δph|になる。位相コントローラ5は、図8~図11を参照して説明したように移相クロック信号pi_outの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路6の動作を制御する。本実施形態のフラクショナルPLL回路によれば、位相選択回路6が出力クロック信号vco_ckを分周比2で分周することにより、数1は次式のように変形される。[数5]fpi_out=1/2×fvco_ck×512×2/512×2Δphこのように、位相選択回路6が分周を行うことで、フラクショナルPLL回路の分解能を向上させることができる。位相選択回路6の分周比が2であるときは、フラクショナルPLL回路の分解能は第1の実施形態の場合に比較して2倍になる。以上の説明では、分周器7が分周比1を有する又は分周器7が除去されているものと仮定していたが、分周器7に2以上の分周比を設定することにより、位相選択回路6の分周機能と、分周器7の分周機能とを組み合わせて用いてもよい。説明した実施形態の変形例として、位相選択回路6は、出力クロック信号vco_ckのクロックの1周期を、512個とは異なる個数の位相に等分してもよい。また、出力クロック信号vco_ck及び移相クロック信号pi_outのデューティサイクルは、図4、図6、図8、及び図10に図示したものと異なっていてもよい。"