窪み72に沿って配置されたドープチャネル領域と、該窪み72の開口部近傍のドープ接続領域16と、開口部遠方のドープ接続領域18と、該窪み72の内部に形成された制御領域172と、該制御領域172と該チャネル領域との間の電気的絶縁領域170とを備えた、電界効果トランジスタ222において、該開口部遠方のドープ接続領域18、54が、該開口部を含む表面まで達するか、あるいは該表面まで達する導電性接続と結合される、電界効果トランジスタ222。前記ドープ接続領域16、18は、同一のドーパント濃度および同一の導電型のドーパントを含むことを特徴とする、請求項1に記載の電界効果トランジスタ222。前記チャネル領域は、前記窪み72の深さの少なくとも3分の2の長さ1を有することを特徴とする、請求項1または2に記載の電界効果トランジスタ222。前記窪みは、トレンチ72あるいは穴であることを特徴とする、請求項1から3のいずれか一項に記載の電界効果トランジスタ222。前記チャネル領域は、前記トレンチ72の両側部上に、あるいは前記穴の全周囲に沿って位置することを特徴とする、請求項1から4のいずれか一項に記載の電界効果トランジスタ222。前記チャネル領域は、前記トレンチ72の1つの側部上に、あるいは前記穴の周囲に一部に沿って位置することを特徴とする、請求項1から4のいずれか一項に記載の電界効果トランジスタ222。前記開口部遠方のドープ接続領域18は、複数の、好ましくは少なくとも2箇所あるいは少なくとも3箇所の窪み72b、352の領域内に位置し、該窪み72b、352内に制御領域が配置され、該窪み72b、352内の近傍にチャンル領域および開口部近傍のドープ接続領域16cが配置され、該制御領域および該開口部近傍のドープ接続領域16cは、各々、電気的並列に接続380されることを特徴とする、請求項1から6のいずれか一項に記載の電界効果トランジスタ222。前記制御領域のための前記窪み72の深さと、前記電界効果トランジスタ222とそれに隣接する電気部品との間の、電気的絶縁材料によって充填された窪み70、76の深さとは、同一であることを特徴とする、請求項1から7のいずれか一項に記載の電界効果トランジスタ222。前記制御領域のための前記窪み72の深さは、前記電界効果トランジスタ222とそれに隣接する電気部品との間の、電気的絶縁材料によって充填された窪み70a、76aの深さより小さいことを特徴とする、請求項1から7のいずれか一項に記載の電界効果トランジスタ222。前記絶縁領域170は、少なくとも15nm、好ましくは20nmの絶縁厚さを有し、および/または、前記窪み72に沿った前記接続領域16、18の間隔lは、少なくとも0、4μmであり、および/または、少なくとも1つの接続領域16、18は、9ボルトよりも大きく、あるいは15ボルトよりも大きく、しかしながら30ボルトよりも小さいスイッチ電圧を許容する、平坦なドーピング特性勾配を有することを特徴とする、請求項1から9のいずれか一項に記載の電界効果トランジスタ222。請求項1から10のいずれか一項に記載の電界効果トランジスタ222の使用であって、前記メモリセルアレイ230、特にフラッシュメモリあるいはEEPROMモジュールのワード線272、288あるいはビット線296の制御トランジスタとしての、電界効果トランジスタ222の使用。請求項1から11のいずれか一項に記載の電界効果トランジスタ222の使用であって、9ボルトよりも大きく、あるいは15ボルトよりも大きく、しかしながら好ましくは30ボルトよりも小さい電圧のスイッチングにための、電界効果トランジスタ222の使用。電界効果トランジスタ222の製造方法であって、特に、請求項1から12のいずれか一項に記載の電界効果トランジスタ222の製造方法であって、提示された順序に制限されることなく実施される工程を有する方法において、処理される表面を有するキャリア材料10を準備する工程と、表面近傍の接続領域16と表面遠方の接続領域18とを形成する工程と、該表面近傍の接続領域16から該表面遠方の接続領域18まで達する、あるいは該表面近傍の接続領域のための領域から該表面遠方の接続領域のための領域まで達する、少なくとも1つの窪み72を形成する工程と、該窪み72内に、電気的絶縁層170を生成する工程と、該窪み72内に、導電性の制御領域172を導入する工程とを包含する、方法。前記接続領域を形成する工程は、前記窪みを形成する工程の前に、および/または該窪み72の充填の前に実施されることを特徴とする、請求項13に記載の方法。前記表面遠方の接続領域18から前記半導体層10の前記表面までの結合領域54を形成する工程を含有することを特徴とする、請求項13または14に記載の方法。前記制御領域のための前記窪み72と同時に、少なくとも1つの絶縁窪み70、74、76が形成されることを特徴とする、請求項13から15のいずれか一項に記載の方法。前記絶縁窪み70、74、76は、前記制御領域のための前記窪み72の深さと同一の深さを有することを特徴とする、請求項16に記載の方法。前記絶縁窪み70a、76aは、前記制御領域のための前記窪み72aの深さより深く形成されることを特徴とする、請求項16に記載の方法。前記絶縁窪みは、少なくとも上部において、前記制御領域のための前記窪み72より広く、各窪みは共通のエッチングプロセスにおいて形成され、その際、該より広い窪みは、該より狭い窪みに比べて十分深くエッチングされることを特徴とする、請求項18に記載の方法。特に簡易な方法によって製造可能であるとともに、特に、処理される半導体ウェーハの表面において、狭い面積要求によって製造可能な、容易に構成された電界効果トランジスタを提供することにある。さらに、該電界効果トランジスタの使用およびその製造方法を提供することにある。電界効果トランジスタに関する課題は、請求項1に提示された特徴によって解決される。さらなる形態は、従属請求項に提示される。本発明による電界効果トランジスタは、半導体層内に窪みに含み、その窪み内に制御領域および電気的絶縁領域が配置される。チャネル領域が、半導体層内において窪みに沿って配置される。窪みは、半導体の処理される表面内に開口部を有し、開口部に近傍に1つの接続領域が位置する。他の接続領域が、開口部近傍の接続領域より、開口部からより離れた位置に位置する。そのため、この他の接続領域は、開口部遠方の接続領域と記される。開口部遠方の接続領域は、例えば、窪みの末端に位置する。本発明による電界効果トランジスタにおいては、開口部遠方の接続領域は、半導体層内部から開口部を有する半導体層の表面まで達するか、あるいは表面まで達する導電性接続と結合される。本発明による電界効果トランジスタは、そのチャネル領域が半導体層の表面に対して垂直に伸びる、あるいは少なくともその表面を横切るように伸びる、電界効果トランジスタである。それにより、電界効果トランジスタに要求される表面積が、要求されるチャネル長に依存せず、あるいは傾斜したチャネル領域の場合、単に1より小さい係数に依存する。しかしながら、半導体層内に位置する開口部遠方の接続領域が処理される表面まで達するか、あるいは表面と導電性接続を介して電気的に結合されるため、プレーナ電界効果トランジスタと比較して、集積回路内での本発明のトランジスタの集積は、労力をより必要とされない。本発明の電界効果トランジスタのさらなる形態において、2つの接続領域は、同一のドーパント濃度および同一の導電型、すなわちn型あるいはp型のドーパントを含む。チャネル領域は、一形態において、接続領域とは逆の導電型のドーピングを有し、2つのドープ接続領域と境界をなす。この形態において、接続領域間の追加のドーピング領域は、存在しない。次の形態において、チャネル領域は、窪みの深さの少なくとも3分の2の長さを有する。このさらなる形態において、窪みは、要求されるチャネル長を得るために必要な深さであるように提供される。他のさらなる形態において、窪みはトレンチである。トレンチの長さは、トランジスタの幅、すなわち電界効果トランジスタの重要なパラメータを決定する。さらなる形態の変形において、窪みは穴であり、この穴は、その直径あるいは幅に対して、例えば少なくとも2倍以上の深さを有する。この穴の直径はトランジスタの幅を決定する。深さはゲート長を決定する。特に円筒型の穴の場合には、穴壁の層は均一に堆積され得る。本発明の電界効果トランジスタの次のさらなる形態において、チャネル領域は、トレンチの両側部上に、あるいは穴の全周囲に沿って位置する。この処置により、比較的大きなトランジスタ幅が簡易な方法によって製造され得る。これに対して、さらなる形態の変形例においては、チャネル領域は、単にトレンチの1つの側部上に、あるいは単に穴の周囲に一部に沿って位置する。比較的小さい幅を必要とするトランジスタが、簡易な方法によって製造され得る。チャネル領域によって覆われないトレンチあるいは穴の領域は、他の部品の配置あるいは絶縁部分として利用される。本発明の電界効果トランジスタの次のさらなる形態において、開口部遠方のドープ接続領域は、内部に制御領域が配置された複数の窪みの領域に広がる。例えば、電界効果トランジスタは、カスケード接続された2箇所、3箇所あるいはそれ以上の窪みを含む。カスケード接続は、さらなる表面積要求を低減させる。さらに、開口部遠方のドープ接続領域は、各電界効果トランジスタにおいて、カスケード接続の数によらず、単に一度だけ表面に達する必要がある。次のさらなる形態においては、制御領域のための窪みの深さと、電界効果トランジスタとそれに隣接する電気部品との間の、電気的絶縁材料によって充填された窪みの深さとは、同一である。該2つの窪みは、一般のリソグラフィープロセスによって容易に製造されえる。これに対して、さらなる形態の変形例においては、制御領域のための窪みの深さは、電界効果トランジスタとそれに隣接する電気部品との間の、電気的絶縁材料によって充填された窪みの深さより小さい。この処置は、それほど深くない広い絶縁と比較して、絶縁特性を損なうことなく、絶縁材料のために窪みをより狭く実施することを可能にする。次のさらなる形態においては、電界効果トランジスタの各素子は、9ボルトよりも大きく、あるいは15ボルトよりも大きく、しかしながら30ボルトよりも小さい電圧のスイッチを許容する寸法、および/または構造を有する:-絶縁領域は、例えば少なくとも15nmナノメートルあるいは少なくとも20nmの絶縁厚さを有し、-窪みに沿った接続領域の間隔は、少なくとも0、4μmマイクロメートルであり-接続領域は、プレーナ電界効果トランジスタのドーピング特性と比較して、ほぼ200nm/decadeの平坦ドーピング特性勾配を有し、特に、平坦ドーピング特性勾配によって、ドーパントの様々な挿入深さを容易に得られる。上記処置によって、プレーナ電界効果トランジスタと比較して、同一の電気特性を有し、半分より少ない表面積しか要求しない電界効果トランジスタが、製造され得る。表面積の節約は、スイッチング電圧の上記領域において特に大きく、窪みの製造に対する製造技術コストにおいて明確に有利である。本発明は、さらに、電界効果トランジスタの使用、特に、メモリセルアレイのワード線あるいはビット線の制御トランジスタとして、上記スイッチング電圧用の電界効果トランジスタの使用に関する。上記スイッチング電圧は、特に、例えば複数のセルが同時に消去されるフラッシュメモリ、あるいはEEPROM電気的消去およびプログラミング可能な読み出し専用メモリのような不揮発性メモリセルの消去およびプログラミングのために要求される。特に本発明の電界効果トランジスタは、制御のためにプレーナ電界効果トランジスタが使用される場合において、メモリセルアレイが、メモリユニットのチップ面積の30より少なく占める、メモリセルアレイの集積度において、導入される。本発明は、さらに、本発明による電界効果トランジスタの特に容易な製造方法に関する。本発明の製造方法において:-処理される表面を有する半導体基板が準備され、-表面近傍の接続領域と表面遠方の接続領域とが半導体基板内にドーピング形成され、-表面近傍の接続領域から表面遠方の接続領域まで達する、少なくとも1つの制御領域のための窪みがエッチングされ、-電気的絶縁層が窪み内に堆積され、-窪み内に導電性の制御領域が導入される。本発明による方法のさらなる形態においては、接続領域のドーピングが、窪みのエッチングおよび充填の前に実施され、そのため、容易な処理が生じる。次のさらなる形態においては、表面遠方の接続領域から半導体層の表面までの結合領域がドーピングされる。このドーピングによって、容易な方法において、半導体層内に導電性結合が製造される。他のさらなる形態においては、制御領域のための窪みと同時に、絶縁窪み、いわゆる絶縁トレンチがエッチングされる。絶縁トレンチは、一実施形態においては、制御領域のための窪みの深さと同一の深さを有する。変形例においては、絶縁トレンチは、一実施形態においては、制御領域のための窪みより深い。絶縁トレンチを製造するために、さらなる形態においては、制御領域のための窪みを製造するためのリソグラフィー工程に加えて追加リソグラフィー工程が実施される。追加リソグラフィー工程において、リソグラフィー窪みは、その全深さまでエッチングされるか、あるいは、制御領域のための窪みの深さを超える深さまでエッチングされる。様々な深さの窪みを伴う他のさらなる形態においては、各窪みは共通のエッチングプロセスにおいて形成され、その際、より広い窪みは、より狭い窪みに比べて十分深くエッチングされる。本発明は、例えば、以下を提供する。項目1窪み72に沿って配置されたドープチャネル領域と、該窪み72の開口部近傍のドープ接続領域16と、開口部遠方のドープ接続領域18と、該窪み72の内部に形成された制御領域172と、該制御領域172と該チャネル領域との間の電気的絶縁領域170とを備えた、電界効果トランジスタ222において、該開口部遠方のドープ接続領域18、54が、該開口部を含む表面まで達するか、あるいは該表面まで達する導電性接続と結合される、電界効果トランジスタ222。項目2前記ドープ接続領域16、18は、同一のドーパント濃度および同一の導電型のドーパントを含むことを特徴とする、項目1に記載の電界効果トランジスタ222。項目3前記チャネル領域は、前記窪み72の深さの少なくとも3分の2の長さ1を有することを特徴とする、項目1または2に記載の電界効果トランジスタ222。項目4前記窪みは、トレンチ72あるいは穴であることを特徴とする、項目1から3のいずれか一項に記載の電界効果トランジスタ222。項目5前記チャネル領域は、前記トレンチ72の両側部上に、あるいは前記穴の全周囲に沿って位置することを特徴とする、項目1から4のいずれか一項に記載の電界効果トランジスタ222。項目6前記チャネル領域は、前記トレンチ72の1つの側部上に、あるいは前記穴の周囲に一部に沿って位置することを特徴とする、項目1から4のいずれか一項に記載の電界効果トランジスタ222。項目7前記開口部遠方のドープ接続領域18は、複数の、好ましくは少なくとも2箇所あるいは少なくとも3箇所の窪み72b、352の領域内に位置し、該窪み72b、352内に制御領域が配置され、該窪み72b、352内の近傍にチャンル領域および開口部近傍のドープ接続領域16cが配置され、該制御領域および該開口部近傍のドープ接続領域16cは、各々、電気的並列に接続380されることを特徴とする、項目1から6のいずれか一項に記載の電界効果トランジスタ222。項目8前記制御領域のための前記窪み72の深さと、前記電界効果トランジスタ222とそれに隣接する電気部品との間の、電気的絶縁材料によって充填された窪み70、76の深さとは、同一であることを特徴とする、項目1から7のいずれか一項に記載の電界効果トランジスタ222。項目9前記制御領域のための前記窪み72の深さは、前記電界効果トランジスタ222とそれに隣接する電気部品との間の、電気的絶縁材料によって充填された窪み70a、76aの深さより小さいことを特徴とする、項目1から7のいずれか一項に記載の電界効果トランジスタ222。項目10前記絶縁領域170は、少なくとも15nm、好ましくは20nmの絶縁厚さを有し、および/または、前記窪み72に沿った前記接続領域16、18の間隔lは、少なくとも0、4μmであり、および/または、少なくとも1つの接続領域16、18は、9ボルトよりも大きく、あるいは15ボルトよりも大きく、しかしながら30ボルトよりも小さいスイッチ電圧を許容する、平坦なドーピング特性勾配を有することを特徴とする、項目1から9のいずれか一項に記載の電界効果トランジスタ222。項目11項目1から10のいずれか一項に記載の電界効果トランジスタ222の使用であって、前記メモリセルアレイ230、特にフラッシュメモリあるいはEEPROMモジュールのワード線272、288あるいはビット線296の制御トランジスタとしての、電界効果トランジスタ222の使用。項目12項目1から11のいずれか一項に記載の電界効果トランジスタ222の使用であって、9ボルトよりも大きく、あるいは15ボルトよりも大きく、しかしながら好ましくは30ボルトよりも小さい電圧のスイッチングにための、電界効果トランジスタ222の使用。項目13電界効果トランジスタ222の製造方法であって、特に、項目1から12のいずれか一項に記載の電界効果トランジスタ222の製造方法であって、提示された順序に制限されることなく実施される工程を有する方法において、処理される表面を有するキャリア材料10を準備する工程と、表面近傍の接続領域16と表面遠方の接続領域18とを形成する工程と、該表面近傍の接続領域16から該表面遠方の接続領域18まで達する、あるいは該表面近傍の接続領域のための領域から該表面遠方の接続領域のための領域まで達する、少なくとも1つの窪み72を形成する工程と、該窪み72内に、電気的絶縁層170を生成する工程と、該窪み72内に、導電性の制御領域172を導入する工程とを包含する、方法。項目14前記接続領域を形成する工程は、前記窪みを形成する工程の前に、および/または該窪み72の充填の前に実施されることを特徴とする、項目13に記載の方法。項目15前記表面遠方の接続領域18から前記半導体層10の前記表面までの結合領域54を形成する工程を含有することを特徴とする、項目13または14に記載の方法。項目16前記制御領域のための前記窪み72と同時に、少なくとも1つの絶縁窪み70、74、76が形成されることを特徴とする、項目13から15のいずれか一項に記載の方法。項目17前記絶縁窪み70、74、76は、前記制御領域のための前記窪み72の深さと同一の深さを有することを特徴とする、項目16に記載の方法。項目18前記絶縁窪み70a、76aは、前記制御領域のための前記窪み72aの深さより深く形成されることを特徴とする、項目16に記載の方法。項目19前記絶縁窪みは、少なくとも上部において、前記制御領域のための前記窪み72より広く、各窪みは共通のエッチングプロセスにおいて形成され、その際、該より広い窪みは、該より狭い窪みに比べて十分深くエッチングされることを特徴とする、項目18に記載の方法。他のさらなる形態は、以下の実施例から抽出される。次に、本発明の実施例が図面を参照して説明される。以下において、任意にカスケードされたゲート領域を有し、9ボルトから20ボルトのスイッチング電圧用の縦型電界効果トランジスタが製造され得るための、プロセス手順が説明される。プロセス手順の多くは、同一の集積回路構造の他の部品の製造プロセス工程と、例えば、平坦トレンチ分離STI-シャロートレンチ分離の製造プロセス工程、あるいはゲートスタックプレーナ型電界効果トランジスタの製造プロセス工程と、組み合わせて、および共通に実施され得る。2つのプロセス例が説明され、そのうち第1のプロセス例は。同一の深さを有するトレンチを有する縦型電界効果トランジスタに関係し、図1A~図1Jを参照して説明される。図1Aは、pドープ半導体基板10を示す。第1の方法工程においては、酸化シリコンからなる酸化物層12が生成される。酸化物層12は、例えば5nmの厚さを有し、ほぼ10分間の酸化時間において800°Cのドライ酸化によって生成される。続いて、例えば窒化シリコンからなる窒化物層14が、堆積される。窒化物層14は、例えば100nmの厚さを有し、例えばLPCVD低圧化学気相成長法を用いて生成される。続いて、シリコン基板10の他の領域内に、選択的に平坦な分離トレンチが生成される。ドレイン領域16のためにリソグラフィー法の範囲において、続いてフォトレジスト層が窒化物層14の上に提供され、露光され、現像される。その際、後のドレイン領域16上に空隙が生成される。続いて、イオン注入が実施され、その際、ドレイン領域16が強くnドープされる、すなわちnドーピングが得られる。続いて、残留するフォトレジスト層が除去される。続いて、ソース領域18を形成するために、次のリソグラフィー法が実施される。そのために、フォトレジスト層20が窒化物層14の上に提供される。フォトレジスト層20は露光され、現像される。その際、空所22が出現し、次のイオン注入矢印24参照において、空所22を介してイオンがドーピングされるソース領域18まで侵入する。ドレイン領域16およびソース領域18は、同一の横方向の広がりを有する場合、同一のフォトマスクを使用して製造され得る。半導体基板10の表面と、およびそれによるドレイン領域16と、ソース領域18の中間との距離は、本実施例では、1μmである。ドレイン領域16およびソース領域18のドーピング密度は、例えばほぼ1020cm-3立方センチメートル毎のドーピング原子の密度に選ばれる。図1Bに示されるように、残留するフォトレジスト層20の除去後においてフォトレジスト層50が窒化物層14の上に提供される。フォトレジスト層50は露光され、現像され、その結果、空所52がドレイン領域16、あるいはソース領域18の縁部の上方に生成される。小さくされたイオン注入深度を伴う連続する注入工程において、イオンは、空所52を介して、内部に侵入し、垂直の結合領域54をnにドーピングする。結合領域54は、実施例においては、まずドレイン領域16とソース領域18とを結合する。矢印56で示されるイオン注入の後に、残留するフォトレジスト層50が除去される。注入工程は、後の時点において、全プロセスの範囲において適正な場合、例えば電界効果トランジスタのためにトレンチのエッチングの後において、実施され得る。図1Cに示されるように、続いて、ハードマスク60が窒化物層14の上に提供される。ハードマスク60は、例えばTEOSテトラエチルオルトシリケートからなる。リソグラフィー法において、ハードマスク60の上にフォトレジスト層が堆積され、露光され、パターニングされる。その後、生成されるトレンチの上方の領域62、64、66、および68内のハードマスク60は、エッチングプロセスにおいて開口される。続くRIEエッチング工程において、この順序においてドレイン領域16、あるいはソース領域18に沿って並ぶトレンチ70、72、74および76の生成のために、ハードマスク60はエッチングされる。トレンチ70、72および74は、例えば150nmの幅B1、および例えば1μmの深さを有する。トレンチ76は、本実施例においては、幅B1の2倍の大きさを有する幅B2を有する。本実施例においては、トレンチ76もほぼ1μmの深さを有する。全てのトレンチ70~76は、ソース領域18に達し、ソース領域18のほぼ中間において終わる。トレンチ74は、ドレイン領域16を結合領域54から分離する。他の実施例においては、トレンチ70~76は、その底部において、図1Cに示されるより丸く形成される。続いて、残留するハードマスク60が除去される。続いて、任意に、残留する窒化物層14が除去される。しかしながら、本実施例においては、残留する窒化物層14は除去されない。図1Dに示されるように、続いて、例えば10nmの厚さである薄い犠牲酸化物層100の生成のために酸化が実施される。酸化は、例えば800°Cの温度で実施される。続いて、犠牲酸化物層100の上に、犠牲窒化物層102が提供される。犠牲窒化物層102は例えば6nmの厚さを有し、LPCVD低圧化学気相成長法を用いて生成される。図1Eに示されるように、任意に、トレンチ70~76内に、例えばHDP高密度プラズマ法において底部酸化物120、122、124、あるいは126がそれぞれ提供される。HDP法を用いて堆積された酸化物は、エッチバック法を用いて、底部酸化物120、122、124、あるいは126がトレンチ70~76の底部のみに残るまで、エッチバックされる。続いて、トレンチ70~76は、ノンドープの犠牲シリコン層130によって埋め込まれる。続いて、犠牲シリコン層130は、平坦化工程によって、トレンチ70~76の上端まで、例えば化学機械的研磨によって除去される。図1Fに示されるように、次の方法工程において、フォトレジスト層140が平坦化された表面に提供され、露光され、現像される。その際、トレンチ70、74あるいは76の上方に空所142、144および146が生成される。それに対して、トレンチ72の上方は、フォトレジスト層140によって閉ざされている。その後、トレンチ70、74および76内の犠牲シリコン層130は、選択的に犠牲窒化物層102まで、ウェット化学的にエッチングされる。トレンチ70、74および76内には、底部酸化物120、124、あるいは126が残る。その後、残留するフォトレジスト層140が除去される。任意に、続くエッチング工程において、トレンチ70、74および76壁の犠牲窒化物層102は、除去され得る。しかしながら、これは、犠牲窒化物層102がトレンチ70、74あるいは76内に存在可能であるため、強要されない。図1Gに示されるように、続いて、トレンチ70、74および76内に、絶縁層150、例えばTEOSが堆積される。絶縁層150は、トレンチ70、74および76の端部の上方にも広がる。その結果、それは、トレンチ70、74および76を充填し、同時にトランジスタの他の部分における絶縁層として働く。図1Hに示されるように、続いて、フォトレジスト層160が提供され、露光され、現像される。その結果、トレンチ72の上方に、ゲート領域が形成される空所162が生成される。その後、空所162内の絶縁層150が除去される。続くプロセス工程において、犠牲シリコン層130が、例えばトレンチ72内の犠牲窒化物層102に対して選択的なウェット化学的エッチングを用いて、トレンチ72から除去される。底部酸化物122は、トレンチ72内に残る。続いて、残留するフォトレジスト層160が除去される。図1Iに示されるように、続いて、トレンチ72内の犠牲窒化物層102および犠牲酸化物層100が、2つのエッチングプロセスによって除去される。その結果、トレンチ72は、次の方法工程におけるゲート酸化物の堆積のために開放される。トレンチ72の底部に底部酸化物122がさらに残り、これは、トレンチ72の隅の領域内およびトレンチ72の底縁部の領域内におけるゲート酸化物の適正な堆積のために有利に働く。図1Jに示されるように、ゲート酸化物層170は、熱酸化を用いてトレンチ72の側壁に堆積される。ゲート酸化物層170は、例えば酸化シリコンからなり、例えば20nmの厚さを有する。ゲート酸化物層170を形成するための酸化は、例えば800°C~1000°Cの温度範囲において実施される。続く方法工程において、トレンチ72内にアモルファスシリコン172が堆積され、これは、例えば、n型にドーピングされ、その結果、導電性である。トレンチ72は、例えばLPCVD法によって均一に充填され、その結果、トレンチ72内に例えばボイドのような穴は生成されない。その後、化学機械的研磨が実施され、これは絶縁層150上において、停止する。任意に、続いて、トレンチ72の上方の酸化物キャップが、例えば900°Cの温度における、例えば10分間の酸化時間の、ウェット酸化プロセスにおいて、生成される。続く方法工程において、ドレイン領域16に通じる、結合領域54に通じる、あるいはアモルファスシリコン172によって形成されたゲート領域に通じる接続孔がエッチングされる。その後、トランジスタを製造するための既知の方法工程が実施される。生成された縦型チャネルを有するMOS金属-酸化物-半導体トランジスタは、以下のように記載され得る:-ソース領域16、-ドレイン領域の電気的接続54を有するドレイン領域18、-チャネル領域アクティブ領域180および182。ゲート長は、ソース領域16からドレイン領域18までの距離に等しく、そのため、ほぼトレンチの深さに等しい。ゲート幅は、断面図には示されないトレンチ72の長さに等しい。pチャネル電界効果トランジスタの製造は、基本的には、図1A~図1Jに基づいて示されたことと同様な方法に基づいて、行われる。しかしながら、その際、nドープされたシリコン基板10あるいは対応してドープされたウェルから出発する。図1A~図1Jに基づいて生成されたドーピングは、反対の導電性型のドーピング材料を用いて実施される。同一深さのトレンチ70~76を伴う、図1A~図1Jに基づいて説明されたプロセス手順は、従来の同一ゲート長のプレーナ電界効果トランジスと比較して、大きなゲート長の縦型電界効果トランジスタの減少された場所要求を可能にする。縦型電界効果トランジスタおよび絶縁のための様々な深さのトレンチの場合、この場所要求は、第2の方法例によってさらに減少され得る。第2の方法においても、本質的に、図1A~図1Jに基づいて説明されたプロセス工程が実施される。相違点は、図2Aおよび図2Bに基づいて説明される。第2の方法例においては、まず、上記図1A~図1Cに基づいて説明された全ての方法工程が実施される。しかしながら、トレンチ76に対応するトレンチ76aは、トレンチ幅B1を有して製造される、すなわち4つのトレンチ70a~76aは、同一の幅B1および同一の深さを有する。図2Aにおいて、図1Aおよび図1Bと同一の要素には同一の参照符号が記され、しかしながら、小文字のaが添えられる。そのようにして、トレンチ70a~76aは、ハードマスク60aの空白領域62a~68aを介して並ぶ。ハードマスク60aは窒化物層14aの上に提供され、窒化物層14aの内部側は、薄い酸化物層12aの上に位置する。全てのトレンチ70a~76aは、シリコン基板10a内に位置する。酸化物層12aの直下にドレイン領域16に対応するドレイン領域16aが位置する。トレンチ70a~76aは、埋め込まれたソース領域18aまで達する。続いて、トレンチ70a~76aは、充填材料200によって充填される。充填材料200は、シリコンに対して、容易に選択的に除去され得、例えばフォトレジスト、多結晶ゲルマニウム、あるいは多結晶シリコンゲルマニウムである。図2Bに示されるように、続いて、充填材料200は、リソグラフィー法の実施の後に、エッチング工程によって、トレンチ70aおよび76aから再び除去される。その後、追加のエッチングが実施され、その際、トレンチ70aおよび76aが深くされ、その結果、その底202あるいは204は、明らかにソース領域18aの下方に位置する。続いて、図2Bに基づいて説明されたプロセス工程に、上記図1Dから図1Jに基づいて生じたプロセス工程が実施される。図2Aおよび図2Bに基づいて説明されたのと同様な方法によって、p型のチャネル電界効果トランジスタも製造され得る。最後に説明されたプロセス例においても同様に、ゲート領域の長さは、本質的に、トレンチ72aの深さによって決定される。しかしながら、なお、隣接する部品に対する分離は、深いトレンチ76aの幅B1、例えば、ほぼ100nm~200nmを有する。図3は、メモリセルアレイ230の縦型電界効果トランジスタ220~226の導入を示す。縦型電界効果トランジスタ220~226は制御ユニット232の構成要素であり、制御ユニット232は、図3において、一点鎖線234によってメモリセルアレイ230から分離されている。制御ユニット232は、例えば、いわゆるNOR法あるいはNAND法によってメモリセルアレイ230を制御する。縦型トランジスタ220~226は、図1A~図1Jあるいは図2Aおよび図2Bに基づいて上記に説明されたような方法を用いて製造される。トランジスタ220、222、224あるいは226の接続240、242、244および246は、この順序において、10ボルト、16ボルト、-10ボルト、あるいは10ボルトにある。トランジスタ220~226のゲート接続250~256は、プログラミング方法あるいは消去方法に従ってメモリセルアレイ230のメモリセルを制御するために、図示されない制御ユニットによって制御される。しかしながら、制御方法は本願の対象ではないので、詳述されない。図3において、メモリセルアレイ230のメモリセル260の原理的な回路が示される。メモリマトリクスのさらなるメモリセルは、矢印262によって示唆される。メモリセルアレイ230の他のメモリセルはメモリセル260のように提供される。メモリセル260は、メモリトランジスタ264および制御トランジスタ266を含む。メモリトランジスタ264は、ゲート接続270とチャネル領域との間の電荷格納中間層268と有する電界効果トランジスタである。ゲート接続270はワード線272に接続され、ワード線272は、トランジスタ224の接続274およびトランジスタ226の接続276に通じる。トランジスタ264の接続278は補助線280に通じ、補助線280の電位は、メモリセル260のプログラミングおよび消去に対していかなる影響も与えない。トランジスタ264の接続282は、トランジスタ266の接続284と結合される。トランジスタ266のゲート接続286は、さらなるワード線288に通じる。ワード線288は、トランジスタ220の接続290およびトランジスタ222の接続292と結合される。トランジスタ266の接続294は、ビット線296に結合され、ビット線296には、制御ユニット232を介して、プログラミングに際しては6ボルトの電圧、およびメモリセル260の消去に際しては、0ボルトの電圧を供給される。図3に基づいて説明されたメモリセルは、EEPROMのメモリセルである。いわゆるフラッシュメモリセル構成においては、メモリセル260には、メモリトランジスタのみが存在する。制御トランジスタ266は、必要ではない。他の実施例においては、メモリトランジスタ264および制御トランジスタ266は1つにトランジスタ、いわゆるスプリットゲートトランジスタによって実現される。しかしながら、全ての上記セル構造は共通であり、動作的に、比較的高い、消去電圧およびプログラミング電圧が必要とされ、それら電圧は、縦型電界効果トランジスタ220~226を用いて生成される。縦型電界効果トランジスタ220~226の使用によって、増加する集積度を有する制御ユニット232は、メモリセルアレイ230と同様の方法によって小型化され得る。図4は、第1のプロセス例によって製造された縦型電界効果トランジスタ222の平面図を示す。長方形300は、隣接する構成要素への分離距離を含めて、トランジスタ222に必要なチップ面積を規定する。長方形300の長手方向の分離距離A1は、トレンチ76の幅B1を有する。図4内に、さらにトレンチ長L1が示される。トレンチ72の両側の壁がトランジスタ幅に寄与するため、電気的に有効な幅Wは、トレンチ長L1の2倍の大きさである。図4において、さらに、結合領域54を介してソース領域18に達するソースコンタクト310~314が示される。制御領域のためのトレンチ72の左側に、トレンチ70および72間において、ドレイン領域16に達する2つのドレインコンタクト320および322が位置する。トレンチ72の右側に位置する2つのドレインコンタクト324および326は、トレンチ72とトレンチ74との間において、ドレイン領域に達する。電界効果トランジスタ222の領域内において、シリコン基板10の充電を防止するために、ドレインコンタクト320および322間に基板コンタクト340が存在し、またドレインコンタクト324および326間に基板コンタクト342が存在する。基板コンタクト340および342の使用によって、今日、通常的である、分離n-、p-、およびいわゆる3重ウェルTripel-Wannenを省くことができ得る。他の実施例においては、ドレイン領域はトレンチ70~76の末端部に位置し、ソース領域は基板表面の近くに位置する。図5は、2重カスケードされたゲート領域を有する縦型電界効果トランジスタの断面図を示す。電界効果トランジスタ350の製造の際に、トレンチ70~76あるいはトレンチ70a~76aに対応する、トレンチ70b、72b、74bおよび76が生成される。しかしながら、トレンチ72bとトレンチ74bとの間に、トレンチ72bと同一の寸法および同一の充填物を有する追加のトレンチ352が生成される。さらに、トランジスタ350の場合、トレンチ72bおよび74b間の距離は、トレンチ352の空間を作成するために、トレンチ72および74間の距離、あるいはトレンチ72aおよび74a間の距離と比べて、ほぼ2倍である。図5において明らかに認識されるように、チャネルは、トレンチ72bの垂直な側壁360からトレンチ72bあるいはトレンチ352の垂直な側壁366までに沿って、形成される。矢印370~376は、ドレイン領域16cからソース領域18cへの4倍の電流を意味する。トレンチ76bおよび352内の制御領域は、電気的に並列に接続される結合380を参照。また、ドレイン領域16cも、電気的に並列に接続される結合382を参照。1つのチャネルのチャネル長lは、図5において矢印によって示される。他の実施例においては、2つより多くの、あるいは4つより多くの制御領域が1つのトランジスタ内にカスケードされる。メモリセルアレイの制御のための制御ユニット内において、大きな部分において、最小幅Wを有するトランジスタが使用される。5ボルトが供給されるトランジスタの最小幅の典型的な値は:W=0.35μm、L=0.7μm、およびA=0.9μmである。そのように小型のトランジスタが要求される場合、高ドープされた接続領域54、54a、あるいは54bは、直接、制御領域のためのトレンチ72bに接続され得る。チャネルは、この場合、単にトレンチ壁に、例えばトレンチ72bの壁360に形成される。図6は、並列接続された3つの縦型電界効果トランジスタ400、402、および404の平面図を示し、各トランジスタは、トレンチの場所に、制御領域のための円筒状の窪みを有する。勿論、例えば、電界効果トランジスタ400のみが単体のトランジスタとして製造され得る。円筒状の窪みの導入は、円筒状の窪みによるレイアウト幅の減少は特に大きいため、かなり幅広のトランジスタに、特に、適正である。U=2Pirの関係が存在し、ここでUは周囲あるいは幅であり、Piπは同一名称の数であり、rは円筒状の窪みの半径である。上記図1A~図1Jならびに図2Aおよび図2Bに基づいて説明された電界効果トランジスタにおいて、チャネル領域は、基板から十分に分離されている。すなわち、横方向はトレンチによって、また深さにおいては、埋め込まれたソース領域あるいはドレイン領域によって分離されている。この配置によって、そのようなトランジスタは、ある意味において、SOISilicononInsulatorトランジスタと類似する。SOIトランジスタの、いわゆる、パンチ強度punch-strengthは、明らかにバルクトランジスタのそれより良い。この利点は、縦型電界効果トランジスタにも転用される。そのため、縦型トランジスタの深さが低減され得る。さらに、SOIトランジスタの特徴の引き継ぎによって、いわゆる縦型電界効果トランジスタの駆動能力が向上される。それによって、トランジスタ幅は、不変の電気特性のもとに、低減され得る。