4辺を有する方形で形成された固体撮像素子であって、I/O回路部とパッド部とを有する複数のI/Oセルと、第1の辺の近傍に配置されるディジタルメモリ回路とを備え、前記複数のI/Oセルは、前記第1の辺の近傍に配置される第1のI/Oセルと、前記第1の辺と異なる方向の第2の辺の近傍に配置される第2のI/Oセルとを有し、前記第1のI/Oセルでは、前記第1の辺と略平行に第1のI/O回路部と第1のパッド部とが配置され、前記第2のI/Oセルでは、前記第2の辺から前記固体撮像素子の内部に向かうように、第2のパッド部と第2のI/O回路部とが順に並んで配置される固体撮像素子。前記第1のI/Oセルでは、2つの第1のI/O回路部と2つの第1のパッド部とを有し、2つの前記第1のパッドのうちの一方は、電源パッドであり、2つの前記第1のI/O回路部のうちの一方は、電源パッド用の静電保護回路であり、2つの前記第1のパッドのうちの他方は、グランドパッドであり、2つの前記第1のI/O回路のうちの他方は、グランドパッド用の静電保護回路であり、前記電源パッド用の静電保護回路と前記グランドパッド用の静電保護回路とは隣接して配置されている請求項1に記載の固体撮像素子。前記固体撮像素子では、前記第1のI/O回路部と、前記ディジタルメモリ回路と接続する配線とを有し、前記第1のパッド部は、前記第1のI/O回路部と前記配線とを介して前記ディジタルメモリ回路と接続されている請求項1又は2に記載の固体撮像素子。前記固体撮像素子では、前記第1のパッド部と、前記ディジタルメモリ回路とを直接接続する配線を有する請求項1又は2に記載の固体撮像素子。しかしながら、上記従来の構成では、以下に示す課題がある。すなわち、従来の固体撮像素子では、図6に示すように静電保護回路と、専用の静電保護用の定電位線とを備えるため、静電保護回路を配置していない箇所にも静電保護用の定電位線を配線する必要がある。それにより、固体撮像素子サイズが増大してしまうという課題がある。また、従来の固体撮像素子では、高速に信号画像データを固体撮像素子の外部に出力するために、固体撮像素子内のアナログ回路に比べて電源電圧が低いトランジスタを用いたディジタル回路を備える。それにより、高速動作は可能となるものの、静電保護回路の能力を低下させてしまうという課題がある。これは、固体撮像素子が、ディジタル回路を備えることで、ディジタル回路を接続するための配線を固体撮像素子内に引き回す必要があり配線長が長くなってしまい固体撮像素子の配線層の配線抵抗増大をまねいてしまうからである。この課題に対しては、配線抵抗の低抵抗化を図ることで静電保護回路の能力を強化すればよいとも考えられる。しかし、例えば静電保護回路間の距離を短くするとパッド間隔を確保することが困難となり、リードフレームからのリード配線の難易度が増大してしまう。それにより、実装においてパッケージのサイズ縮小を図るのが困難となってしまう。また、従来の固体撮像素子では、配線層の薄膜化により配線層のシート抵抗が増大している。そのため、固体撮像素子内に高速動作のための配線を引きまわすと、電源電圧の低下がより顕著になってしまうという問題もある。さらに、従来の固体撮像素子では、配線層間の絶縁膜の薄膜化を行っているので、固体撮像素子内に高速動作のための配線を引きまわすと、配線層間の寄生容量増大が懸念される。つまり、配線層の薄膜化と配線層間の絶縁膜の薄膜化は、いずれも回路の高速動作の妨げとなっているという課題もある。本発明は、上述の事情を鑑みてなされたもので、回路の高速動作を実現しつつ、サイズの削減と、静電保護回路の能力低下の抑制とを可能とした固体撮像素子を提供することを目的とする。上記目的を達成するために、本発明の一形態における固体撮像素子は、4辺を有する方形で形成された固体撮像素子であって、I/O回路部とパッド部とを有する複数のI/Oセルと、第1の辺の近傍に配置されるディジタルメモリ回路とを備え、前記複数のI/Oセルは、前記第1の辺の近傍に配置される第1のI/Oセルと、前記第1の辺と異なる方向の第2の辺の近傍に配置される第2のI/Oセルとを有し、前記第1のI/Oセルでは、前記第1の辺と略平行に第1のI/O回路部と第1のパッド部とが配置され、前記第2のI/Oセルでは、前記第2の辺から前記固体撮像素子の内部に向かうように、第2のパッド部と第2のI/O回路部とが順に並んで配置される。この構成により、固体撮像素子の端部から内部回路であるディジタルメモリ回路までの距離を短くすることができる。それにより、固体撮像素子の回路の高速動作を実現しつつ、固体撮像素子のサイズの削減を図ることができる。ここで、好ましくは、前記第1のI/Oセルでは、2つの第1のI/O回路部と2つの第1のパッド部とを有し、2つの前記第1のパッドのうちの一方は、電源パッドであり、2つの前記第1のI/O回路部のうちの一方は、電源パッド用の静電保護回路であり、2つの前記第1のパッドのうちの他方は、グランドパッドであり、2つの前記第1のI/O回路のうちの他方は、グランドパッド用の静電保護回路であり、前記電源パッド用の静電保護回路と前記グランドパッド用の静電保護回路とは隣接して配置されている。この構成により、電源パッドに接続される静電保護素子とグランドパッドに接続される静電保護素子との間を接続する配線を短くすることができる。それにより、静電保護素子間の配線の抵抗を抑えることができ、静電保護能力の低下を防止することが可能である。また、前記固体撮像素子では、前記第1のI/O回路部と、前記ディジタルメモリ回路と接続する配線とを有し、前記第1のパッド部は、前記第1のI/O回路部と前記配線とを介して前記ディジタルメモリ回路と接続されているとしてもよい。また、前記固体撮像素子では、前記第1のパッド部と、前記ディジタルメモリ回路とを直接接続する配線を有するとしてもよい。この構成により、電源パッドからディジタルメモリ回路の電源線までの距離、及び、グランドパッドからディジタルメモリ回路のグランド線までの距離を短くすることができる。それにより配線抵抗による電圧降下を防止することができるので、ディジタルメモリ回路を高速に動作させることができる。つまり、回路の高速動作にさらなる効果を奏する。本発明によれば、回路の高速動作を実現しつつ、サイズの削減と、静電保護回路の能力低下の抑制とを可能とした固体撮像素子を実現することができる。以下、本発明の実施の形態について図面を用いて説明する。なお、以下に説明する本実施の形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施の形態で説明される構成の全てが本発明の解決手段として必要であるとは限らない。実施の形態1図1は、本発明の実施の形態1に係る固体撮像素子の構成を示すブロック図である。図1に示す固体撮像素子10は、複数のI/OセルI/Oセル11~I/Oセル13と、画素アレイ領域105と、垂直走査回路106と、列アンプ107と、カラムADC108と、カウンタディジタルメモリ回路109と、タイミング生成回路110と、グランド幹線111と、電源幹線112とを備える。ここで、固体撮像素子10は、四辺を有する方形で形成されており、以下では、図中の左右の辺を辺10a、図中の上下の辺を辺10bと呼ぶことにする。なお、辺10bは、本発明の第1の辺に相当し、辺10aは、本発明の第2の辺に相当する。画素アレイ領域105は、固体撮像素子10の中央付近に形成されており、画素アレイ領域105には、画素が二次元状に配置されている。垂直走査回路106は、画素アレイ領域105内の画素の行を選択する。列アンプ107は、画素アレイ領域105の周辺、かつ、固体撮像素子10の上下の辺10bの方向に同一の機能で対称に配置されている。列アンプ107は、垂直走査回路106により選択された行の各画素の信号を増幅して、カラムADC108に出力する。カラムADC108は、画素アレイ領域105の周辺、かつ、固体撮像素子10の上下の辺10bの方向に同一の機能で対称に配置されている。カラムADC108は、列アンプ107より入力された信号をディジタル信号に変換し、カウンタディジタルメモリ回路109に出力する。カウンタディジタルメモリ回路109は、本発明のディジタルメモリ回路であって第1の辺辺10bの近傍に配置される。具体的には、カウンタディジタルメモリ回路109は、画素アレイ領域105の周辺、かつ、固体撮像素子の上下辺の方向、すなわち辺10bの近傍に同一の機能で対称に配置される。カウンタディジタルメモリ回路109は、カラムADC108により入力されたディジタル信号を、I/Oセル13を介して、固体撮像素子10の外部に出力する。このように、列アンプ107、カラムADC108及びカウンタディジタルメモリ回路109はそれぞれ画素アレイ領域105を挟んで上下対称に同じ機能のブロックが配置されている。これは、上下に配置された列アンプ107、カラムADC及びカウンタディジタルメモリ回路109が同じタイミングで動作する必要があるからである。タイミング生成回路110は、各周辺回路の動作すなわち垂直走査回路106、列アンプ107、カラムADC108、及びカウンタディジタルメモリ回路109の動作のタイミングを制御している。I/Oセル11~I/Oセル13は、列状に配置されたパッド部とI/O回路部とを備え、固体撮像素子10と外部とのインターフェース機能を有する。具体的には、I/Oセル11は、第1の辺辺10bの近傍に配置され、第1の辺辺10bと略平行に第1のI/O回路部と第1のパッド部とが配置される。具体的には、I/Oセル11は、固体撮像素子の上下の辺10bの近傍に複数配置されている。また、I/Oセル11はそれぞれ、列状に配置された電源パッド101と静電保護素子102とを有し、その長手方向が固体撮像素子10の上下の辺10bと平行になるよう配置されている。つまり、I/Oセル11はそれぞれ、辺10bの近傍に複数配置されており、電源パッド101と静電保護素子102とが辺10bと略平行に配置されている。なお、静電保護素子102は、I/O回路部の一形態である。電源パッド101は、リードフレームなどパッケージからの配線と、固体撮像素子10とのインターフェースをとり、カウンタディジタルメモリ回路109に電源を供給するためのパッドである。また、電源パッド101は静電保護素子102と接続されている。静電保護素子102は、第2金属配線層を用いて形成される電源配線113でカウンタディジタルメモリ回路109内に設置されている電源幹線112と接続されている。このように、電源パッド101は、静電保護素子102を介して、電源幹線112と接続されている。また、I/Oセル12は、第1の辺辺10bの近傍に配置され、第1の辺辺10bと略平行に第1のI/O回路部と第1のパッド部とが配置される。具体的には、I/Oセル12は、固体撮像素子の上下の辺10bの近傍に複数配置されている。また、I/Oセル12はそれぞれ、列状に配置されたグランドパッド103と静電保護素子104とを有し、そのグランドパッド103及び静電保護素子104の並び方向長手方向が固体撮像素子の上下の辺10bと平行になるように配置されている。つまり、I/Oセル12はそれぞれ、辺10bの近傍に複数配置されており、グランドパッド103と静電保護素子104とが辺10bと平行に配置されている。グランドパッド103は、リードフレームなどパッケージからの配線と、固体撮像素子10とのインターフェースをとり、カウンタディジタルメモリ回路109にグランド電位を供給するためのパッドである。また、グランドパッド103は、静電保護素子104と接続されている。静電保護素子104は、第1金属配線層を用いて形成されるグランド配線114でカウンタディジタルメモリ回路109内に設置されているグランド幹線111と接続されている。このように、グランドパッド103は、静電保護素子104を介して、グランド幹線111と接続されている。一方、I/Oセル13は、第1の辺辺10bと異なる方向の第2の辺辺10aの近傍に配置され、第2の辺辺10aから固体撮像素子の内部に向かうように、第2のパッド部と第2のI/O回路部とがこの順に並んで配置される。具体的には、I/Oセル13は、固体撮像素子の左右の辺10aの近傍に複数配置されている。また、I/Oセル13はそれぞれ、列状に配置されたI/Oパッド115とI/O回路116とを有し、そのI/Oパッド115及びI/O回路116の並び方向長手方向が固体撮像素子の上下の辺10bと平行になるように配置されている。つまり、I/Oセル13はそれぞれ、辺10aの近傍に複数配置されており、I/Oパッド115及びI/O回路116が辺10bと平行になるように配置されている。I/Oセル13では、I/Oパッド115が辺10aの端部方向に配置され、I/O回路116は、I/Oパッド115よりも固体撮像素子10の中心方向に向かう方向に配置される。これは、仮に固体撮像素子10の上辺または下辺辺10bの近傍にI/Oセル13が配置されるとすると、上下対称に配置された周辺回路への配線の引き回しが必要となり、上辺または下辺辺10bの近傍のI/Oセル13に、外部からの信号として制御信号を入力すると、上下対称に配置された周辺回路へ供給される信号にタイミング差が発生してしまうからである。つまり、上下対称に配置された周辺回路に供給される信号にタイミング差が発生してしまうのを防止するため、固体撮像素子10の左辺または右辺辺10aの近傍にI/Oセル13を配置する。また、仮に固体撮像素子10の上辺または下辺辺10bの近傍にI/Oセル13が配置されるとすると、上下対称に配置された周辺回路への配線の引き回しが必要となる。この場合でも、I/Oセル13は、上下対称に配置されたカウンタディジタルメモリ回路109から読み出された出力信号を出力する場合、上下対称に配置された周辺回路から読み出された出力信号に出力タイミング差が発生してしまう。このことからも、上下対称に配置されたカウンタディジタルメモリ回路109から読み出された出力信号にタイミング差が発生してしまうのを防止するため、固体撮像素子10の左辺または右辺辺10aの近傍にI/Oセル13を配置する。そして、I/Oセル13では、カウンタディジタルメモリ回路109に近い方にI/O回路116が配置され、I/Oパッド115が辺10aの端部に近い方に配置される。換言すると、I/Oセル13では、I/Oパッド115が辺10aの端部方向に配置され、I/O回路116は、I/Oパッド115よりも固体撮像素子10の中心方向に向かう方向に配置される。上記のようにI/Oセル13は配置されるため、カウンタディジタルメモリ回路109が配置されている側の辺部すなわち、辺10bの近傍に配置されるI/Oセルの総数は少なくなる。それにより、辺10bの近傍に配置されるI/Oセル11とI/Oセル12とは列状に配置されたパッド部とI/O回路部との並び方向長手方向が固体撮像素子10の上下の辺10bと平行になるように配置することができる。具体的には、I/Oセル11では、電源パッド101と、静電保護素子102とが、固体撮像素子10の辺10bと平行に沿った方向になるように配置することができる。また、I/Oセル12では、グランドパッド103と静電保護素子104とが固体撮像素子10の辺10bに平行に沿った方向になるように配置することができる。このように、電源パッド101及び静電保護素子102、並びに、グランドパッド103及び静電保護素子104を、固体撮像素子10の上下の辺10bに沿った方向に配置する構成により、固体撮像素子10の端部から内部回路までの距離を短くすることができる。それにより、固体撮像素子10のサイズの削減を図ることができる。それとともに、電源パッド101間及びグランドパッド間のピッチを確保することができるので、組立の容易化向上をさせパッケージサイズの縮小の効果も奏する。以上のように、固体撮像素子10は構成されている。次に、図2、図3及び図4を用いて、電源パッド101及びグランドパッド103からの配線並びに静電保護素子102及び静電保護素子104の構成の一例について説明する。図2は、本発明の実施の形態1に係る保護素子の一例を示した図である。図3は、本発明の実施の形態1に係る別の保護素子の一例を示した図である。図4は、本発明の実施の形態1に係る固体撮像素子のパッド部からの配線の構成を詳細に説明するための図である。図2には、電源パッド101に接続される静電保護素子102の一例として、Nチャネルのトランジスタ301が示されている。図3に示すNチャネルのトランジスタ301は、電源パッド101とドレイン接続され、固体撮像素子10の内部すなわちカウンタディジタルメモリ回路109内に設置されている電源幹線112へ接続されている。また、そのゲートはグランドへ接続されており、ソースは電源電源幹線112へ接続されている。図3には、グランドパッド103に接続される静電保護素子104の一例Nチャネルのトランジスタ401が示されている。図4に示すNチャネルのトランジスタ401は、グランドパッド103とソース接続され、固体撮像素子10の内部すなわちカウンタディジタルメモリ回路109内に設置されているグランド幹線111へ接続されている。また、そのゲート及びドレインはグランドへ接続されている。続いて、図4を用いて、電源パッド101と、グランドパッド103とからの配線構成について説明する。図4に示すように、例えば、電源パッド101は、第3金属配線層を用いて形成された電源配線201を介して、第1の金属配線層を用いて形成された配線203と接続されている。それにより、電源パッド101は、図2に示すトランジスタ301静電保護素子102のソース及びドレイン図で301SDに接続される。また、トランジスタ301静電保護素子102のソースは、第2金属配線層を用いて形成された電源配線113を介して、固体撮像素子10内部すなわちカウンタディジタルメモリ回路109内の電源幹線112と接続されている。また、例えば、グランドパッド103は、第3金属配線層を用いて形成されたグランド配線206を介して、図3に示すトランジスタ401静電保護素子104のソース及びドレイン図で401SDに接続される。また、グランドパッド103は、第3金属配線層を用いて形成されたグランド配線206を介して、第1の金属配線層を用いて形成された配線204と接続されている。配線204は、図3に示すトランジスタ401静電保護素子104のゲート図で401G、及び、トランジスタ301静電保護素子102のゲート図で301Gに接続されている。また、トランジスタ401静電保護素子104のドレインは、第2金属配線層を用いて形成されたグランド配線114を介して、固体撮像素子10内部すなわちカウンタディジタルメモリ回路109内のグランド幹線111へ接続されている。このように、トランジスタ301静電保護素子102とトランジスタ401静電保護素子104とは隣接して配置される。トランジスタ301静電保護素子102には、電源電源幹線112と接続され、トランジスタ401静電保護素子104には、グランドグランド幹線111と接続される。また、電源パッド101とグランドパッド103とは、静電保護素子102と静電保護素子104とを挟んで固体撮像素子10の上下の辺10bに沿った方向へ両側に配置されている。以上、本実施の形態によれば、電源パッド101に接続される静電保護素子102とグランドパッド103に接続される静電保護素子104との間を接続する配線を短くすることができる。それにより、静電保護素子102と静電保護素子104との間の配線の抵抗を抑えることができ、静電保護能力の低下を防止することが可能である。また、本実施の形態によれば、電源パッド101及び静電保護素子102、並びに、グランドパッド103及び静電保護素子104を、固体撮像素子10の上下の辺10bに沿った方向に配置することにより、固体撮像素子10の端部から内部回路までの距離を短くすることができる。それにより、固体撮像素子10のサイズの削減を図ることができる。さらに、電源パッド101間及びグランドパッド間のピッチを確保することができるので、組立の容易化向上をさせパッケージサイズの縮小の効果も奏する。実施の形態2実施の形態1では、電源配線113とグランド配線114とは、それぞれ、静電保護素子102と静電保護素子104とに接続されているとして説明したが、それに限らない。電源配線513とグランド配線514とがそれぞれ、電源パッド101とグランドパッド103とに直接接続されているとしてもよい。以下、その場合について図5を用いて説明する。図5は、本発明の実施の形態2に係る固体撮像素子のパッド部からの配線の構成を詳細に説明するための図である。図5に示すように、例えば電源パッド101は、第3金属配線層を用いて形成された電源配線201を介して、第1の金属配線層を用いて形成された配線203と接続されている。それにより、電源パッド101は、図2に示すトランジスタ301静電保護素子102のソース及びドレイン図で、301SDに接続される。また、電源パッド101は、第2金属配線層を用いて形成された電源配線513を介して、固体撮像素子10内部すなわちカウンタディジタルメモリ回路109内の電源幹線112と接続されている。このように、電源パッド101は、トランジスタ301のソース及びドレインを介してではなく、直接、カウンタディジタルメモリ回路109内の電源幹線112と接続されている。また、グランドパッド103は、第3金属配線層を用いて形成されたグランド配線206を介して、図3に示すトランジスタ401静電保護素子104のソース及びドレイン図で401SDに接続される。また、グランドパッド103は、第3金属配線層を用いて形成されたグランド配線206を介して、第1の金属配線層を用いて形成された配線204と接続されている。配線204は、図3に示すトランジスタ401静電保護素子104のゲート図で401G及び、トランジスタ301静電保護素子102のゲート図で301Gに接続されている。このように、グランドパッド103は、トランジスタ401のゲート及びソースを介してではなく、直接、カウンタディジタルメモリ回路109内のグランド幹線111と接続されている。以上、本実施の形態によれば、電源パッド101から電源配線513を、また、グランドパッド103からグランド配線514を直接配線する。この構成により、電源パッド101からカウンタディジタルメモリ回路の電源幹線112までの距離、及び、グランドパッド103からカウンタディジタルメモリ回路のグランド幹線111までの距離を短くすることができる。それにより配線抵抗による電圧降下を防止することができるので、カウンタディジタルメモリ回路109を高速に動作させることができるという効果を奏する。また、この構成により、電源パッド101に接続される静電保護素子102とグランドパッド103に接続される静電保護素子104との間を接続する配線を短くすることができる。それにより、静電保護素子102と静電保護素子104との間の配線の抵抗を抑えることができ、静電保護能力の低下を防止することが可能である。また、本実施の形態によれば、電源パッド101及び静電保護素子102、並びに、グランドパッド103及び静電保護素子104を、固体撮像素子10の上下の辺10bに沿った方向に配置することにより、固体撮像素子10の端部から内部回路までの距離を短くすることができる。それにより、固体撮像素子10のサイズの削減を図ることができる。さらに、電源パッド101間及びグランドパッド間のピッチを確保することができるので、組立の容易化向上をさせパッケージサイズの縮小の効果も期待できる。以上、本発明によれば、回路の高速動作を実現しつつ、サイズの削減と、静電保護回路の能力低下の抑制とを可能とした固体撮像素子を実現することができる。以上、本発明の固体撮像素子について、本実施の形態について説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態など、本発明の新規事項及び効果から逸脱しない多くの変形が可能であり、本発明内に含まれる多くの変形が存在し、それらは本発明の範囲内に含まれる。例えば、I/Oセル、固体撮像素子の回路構成、動作も本実施の形態で説明したものに限定されず、種々の変形実施が可能である。また、本発明は、固体撮像素子に限らず、本発明の固体撮像素子を構成するためのレイアウト方法にも適用することができる。