光信号を受信し、前記光信号に対応した光電流を出力する受光素子と、前記光電流を信号電圧に変換して出力する信号電圧生成部と、前記信号電圧を第1の閾値もしくは第2の閾値と比較する比較器と、前記比較器に入力する基準電圧を出力する基準電圧生成部と、前記比較器の出力に基づいて、前記基準電圧を前記第1の閾値および前記第2の閾値のいずれかに切り替えるスイッチと、を備えたことを特徴とする受信回路。前記基準電圧生成部は、前記受光素子と等価な基準ダイオードを含むことを特徴とする受信回路。前記基準電圧生成部は、トランスインピーダンスアンプを含み、前記スイッチは、前記トランスインピーダンスアンプの帰還抵抗の値を切り替えることを特徴とする請求項1または2に記載の受信回路。前記基準電圧生成部の出力端子と前記比較器の入力端子との間に設けられた抵抗をさらに備え、前記スイッチは、前記抵抗の値を切り替えることを特徴とする請求項1または2に記載の受信回路。前記スイッチのスイッチングノイズに等価な雑音を発生する補償回路をさらに備え、前記補償回路の出力が、前記信号電圧生成部に入力されることを特徴とする請求項1~4のいずれか1つに記載の受信回路。本発明の実施形態は、チャタリングを抑制することが可能な受信回路を提供する。実施形態に係る受信回路は、光信号を受信し、前記光信号に対応した光電流を出力する受光素子と、前記光電流を信号電圧に変換して出力する信号電圧生成部と、前記信号電圧を第1の閾値電圧もしくは第2の閾値電圧と比較する比較器と、前記比較器に入力する基準電圧を出力する基準電圧生成部と、前記比較器の出力に基づいて、前記基準電圧を前記第1の閾値電圧および前記第2の閾値電圧のいずれかに切り替えるスイッチと、を備える。以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。第1の実施形態図1は、第1の実施形態に係る受信回路100を示す模式図である。受信回路100は、例えば、フォトカプラーの受信部を構成する。受信回路100は、受光素子であるフォトダイオード3と、トランスインピーダンスアンプTIA7と、差動アンプ9と、比較器であるコンパレータ13と、を備える。図1に示すように、フォトダイオード3は、TIA7のマイナス入力側に接続される。フォトダイオード3は、図示しない送信部からの光信号を受信し光電流IPDを出力する。そして、TIA7のマイナス側の出力端子に、次式1で示す信号電圧VPDを出力する。VPD=R3R4×IPD1一方、TIA7のプラス入力側には、基準ダイオード5が接続され、プラス側の出力端子に基準電圧VREFを出力する。基準ダイオード5には、フォトダイオード3と等価なダイオードを用いることが好ましい。例えば、フォトダイオード3と同じ基板上に設けられた同じサイズのフォトダイオードであって、受光面が遮蔽されたものを用いることができる。ここで、等価とは、フォトダイオード3と基準ダイオード5との間で、光電流IPDに対応する電流源25を除いた等価回路のパラメータが同じであることを意味する。また、同じとは、厳密に等しいだけでなく、例えば、回路配置や加工精度に起因するバラツキを許容し、ほぼ同じと見なせる場合を含む。図1中に示すように、TIA7のマイナス入力側の回路が信号電圧生成部10を構成し、光電流IPDを信号電圧VPDに変換して出力する。そして、プラス入力側の回路が基準電圧生成部20を構成し、基準電圧VREFを出力する。信号電圧生成部10に設けられる帰還抵抗R3およびR4と、基準電圧生成部20に設けられる帰還抵抗R1、R2AおよびR2Bとは、次式の関係を満たす。R1R2AR2B=R3R42これにより、TIA7は、全差動モードで動作する。TIA7の出力VPDおよびVREFは、差動アンプ9により増幅され、コンパレータ13に入力される。コンパレータ13では、基準電圧VREFを閾値として信号電圧VPDのレベルを判定し、HighもしくはLowレベルの電圧を出力する。例えば、VPDがVREFよりも高い場合にHighレベルの電圧VHを出力し、VPDがVREFよりも低い場合にLowレベルの電圧VLを出力する。受信回路100では、フォトダイオード3と基準ダイオード5とが等価であるため、光信号の入力が無い場合にTIA7の出力VPDとVREFとが同じ電圧レベルとなる。そこで、オフセット電圧VOSを付加することにより、コンパレータ13の出力を安定させる。すなわち、図1に示すように、基準電圧生成部20の帰還回路に定電流源27を接続しオフセット電流IOSを流す。これにより、基準電圧VREFには、次式3で示されるオフセット電圧VOS1が付加される。VOS1=R2AR2B×IOS3さらに、コンパレータ13の出力信号は、DTCDeadTimeControl回路15により処理される。DTC回路15は、コンパレータ13の出力信号に基づいて、PMOSトランジスタ21およびNMOSトランジスタ23のゲート制御信号と、スイッチ制御回路17の制御信号と、を出力する。PMOSトランジスタ21およびNMOSトランジスタ23は、それぞれのドレイン電極をつないだCMOSインバータからなる出力段を構成する。一方、スイッチ制御回路17は、アナログスイッチ19の制御信号を出力する。アナログスイッチ19は、TIA7の帰還抵抗R2Bと並列に接続され、オン時にR2Bを短絡する。これにより、TIA7の帰還抵抗の値を切り替え、オフセット電圧VOSを変化させることができる。すなわち、アナログスイッチ19がオン状態にある時、オフセット電圧VOSは、次式4で示される電圧レベルVOS2に変化し、基準電圧VREFのレベルを変化させる。VOS2=R2A×IOS4このように、受信回路100では、コンパレータ13の出力に基づいて、基準電圧VREFのレベルを変化させることができる。図2は、受信回路100の動作を模式的に示すタイムチャートである。図2aは、信号電圧VPDおよび基準電圧VREFの時間変化を示している。図2bは、出力電圧VOUTの時間変化を示している。受信回路100において、例えば、基準ダイオード5の逆方向リーク電流による基準電圧生成部20の出力をVCOMとすれば、基準電圧VREFは、オフセット電圧VOSとVCOMとの和に等しい。そして、基準電圧VREFは、VPDのレベルを判定する第1の閾値VREF1もしくは第2の閾値VREF2としてコンパレータ13に入力される。VREF1=VOS1VCOM5VREF2=VOS2VCOM6前述したように、フォトダイオード3と基準ダイオード5が等価であれば、VCOMは、光信号の入力が無い場合の信号電圧生成部10の出力に等しい。図2aに示すように、時間t0において光信号がオン状態となりフォトダイオード3に入力されると信号電圧VPDのレベルが上昇を始める。そして、時間t1においてVPDが第1の閾値VREF1を越えると、コンパレータ13の出力が反転し、例えば、図2bに示すように出力電圧がVHからVLにシフトする。同時に、コンパレータ13の出力の変化に基づいて、スイッチ制御回路17から制御信号が出力され、アナログスイッチ19がオン状態となる。そして、基準電圧VREFが、VREF1からVREF2へ変化する。図2aに示すように、t1以降でVPDのレベルが変動したとしても、閾値がVREF1からVREF2へ低下していれば、VPDが第2の閾値VREF2を下回ることがない。これにより、コンパレータ13の出力を安定させ誤動作を防止することができる。さらに、時間t2において光信号がオフ状態になると、VPDが低下を始める。そして、時間t3において第2の閾値VREF2を下回ると、コンパレータ13の出力が反転し、出力電圧VOUTが、VLからVHにシフトする。同時に、アナログスイッチ19がオフ状態となり、オフセット電圧VOSがVOS2からVOS1へ戻り、閾値がVREF2からVREF1へシフトする。図3は、受信回路100のシミュレーション結果の一例を示すタイムチャートである。図3aは、光電流IPDの変化を示し、図3bは、信号電圧VPDおよび基準電圧VREFの変化を示している。そして、図3cは、コンパレータ13の出力VCOMP、図3dは、出力電圧VOUTを示している。図3aに示すように、このシミュレーションは、IPDの立ち上がり時間を比較的長く設定し、IPDの変動によるチャタリングが生じ易いモデルを用いている。図3bに示すように、基準電圧VREFは、第1の閾値VREF1もしくは第2の閾値VREF2のいずれかの値をとる。信号電圧VPDは、光信号の入射から1.5μsを経過したところで第1の閾値VREF1よりも高くなる。そして、アナログスイッチ19がオン状態となり、基準電圧が第2の閾値VREF2に低下する。これに対応して、図3cに示すように、コンパレータ13の出力VCOMPは、0Vから5Vに反転し、図3dに示す出力電圧VOUTは、5Vから0Vへシフトする。図4は、比較例に係る受信回路のシミュレーション結果を示すタイムチャートである。図3と同じように、図4aは、光電流IPDの変化を示し、図4bは、信号電圧VPDおよび基準電圧VREFの変化を示す。そして、図4cは、コンパレータ13の出力VCOMPの変化、図4dは、出力電圧VOUTの変化を示している。比較例に係る受信回路では、アナログスイッチ19が設けられておらず、オフセット電圧VOSは変化しない。したがって、図4bに示すように、基準電圧VREFは一定であり、コンパレータ13の閾値は変化しない。このため、例えば、同図中に示す時間tcにおいてVPDがVREFを上回り、コンパレータ13の出力VCOMPが反転した後にVPDが変動すると、図4cに示すように、コンパレータ13の出力VCOMPが反転を繰り返すチャタリングが生じる場合がある。そして、図4dに示すように、出力電圧VOUTにもチャタリングが生じる。これに対し、本実施形態に係る受信回路100では、図3cおよびdに示すように、コンパレータ13の出力の反転時、および、出力電圧VOUTのシフト時にチャタリングが発生しない。すなわち、アナログスイッチ19を設け、基準電圧VREFの値にヒステリシスΔVhysを持たせることにより、チャタリングを抑制することができる。図5は、受信回路100の別のシミュレーション結果を示すタイムチャートである。図5aは、光電流IPDの変化を示している。図5bは、信号電圧VPDおよび基準電圧VREFの変化を示している。図5cおよび図5dは、それぞれコンパレータ13の出力VCOMPおよび出力電圧VOUTを示している。図5aに示すように、フォトダイオード3は、一定周期の光信号を受信し、これに対応する光電流IPDを出力する。一方、信号電圧VPDは、一定の立ち上がり時間trおよび立ち下がり時間tfを有するパルス信号として、信号電圧生成部10から出力される。図5bに示すように、信号電圧VPDの立ち上がりにおいて、信号電圧VPDが第1の閾値VREF1を越えると、コンパレータ13の出力が反転する。本シミュレーションでは、伝送遅延時間TpLHを考慮しているので、図5cに示すように、コンパレータ13の出力VCOMPは、立ち上がりのVPDとVREF1のクロスポイントからTpLHの分だけ遅延して反転する。そして、アナログスイッチ19がオン状態となり、基準電圧VREFが第2の閾値VREF2に低下する。続いて、光電流IPDがオフになると、信号電圧VPDが低下する立ち下がり領域となる。そして、信号電圧VPDが第2の閾値VREF2を下回ると、コンパレータ13の出力が5Vから0Vに反転する。この場合も、伝送遅延時間TpHLの分だけコンパレータの反転が遅延する。同時に、アナログスイッチ19がオフとなり、基準電圧VREFがVREF1に戻る。図5dに示す出力電圧VOUTは、コンパレータ13の出力VCOMPに対応して変化する。受信回路100では、光信号の入力オンによりVHVCC=5VからVL0Vにシフトし、光信号のオフによりVHに戻る。ここでは、VHからVLへのシフトがスムーズであり、チャタリングが抑制されていることがわかる。次に、図6~図10を参照して、DTCDeadTimeControl回路15およびスイッチ制御回路17、アナログスイッチ19について説明する。図6は、DTC回路15を例示する模式図である。DTC回路15は、出力段のPMOSトランジスタ21およびNMOSトランジスタ23のゲートに入力されるゲート制御信号VPGおよびVNGを出力する。図6に示すように、DTC回路15の入力段のNANDゲート31および41には、コンパレータ13の出力VCOMPが入力される。NANDゲート31には、VCOMPと、電源VCCと、が入力されるため、VCOMPがVHの時、VLが出力され、VCOMPがVLの時、VHが出力される。NANDゲート31の出力は、NANDゲート35に入力される。図6に示すように、NANDゲート31の直接出力と、インバータ32および遅延回路33、インバータ34を介した出力と、が入力される。そして、NANDゲート35は、出力段のPMOSトランジスタ21のゲート制御信号VPGを出力する。ゲート制御信号VPGは、インバータ36を介して、PMOSトランジスタ37とNMOSトランジスタ39とで構成されるCMOSインバータのゲートに入力され、その出力がPMOSトランジスタ21のゲートに入力される。一方、NANDゲート41には、VCOMPと、CMOSインバータで反転されたVPGと、が入力される。そして、NANDゲート41の出力と、遅延回路33を介したNANDゲート31の出力とが、NORゲート43入力される。NORゲート43は、出力段のNMOSトランジスタ23のゲート制御信号VNGを出力する。ゲート制御信号VPGは、インバータ44を介して、PMOSトランジスタ47とNMOSトランジスタ49とで構成されるCMOSインバータのゲートに入力され、その出力がNMOSトランジスタ23のゲートに入力される。図7は、DTC回路15の動作を説明するタイムチャートである。図7aは、光電流IPDを示し、図7bは、信号電圧VPDおよび基準電圧VREFを示している。図7cは、コンパレータ13の出力VCOMP、図7dは、ゲート制御信号VPG、および、図7eは、ゲート制御信号VNGを示している。そして、図7fは、出力電圧VOUTを示している。前述したように、図7aに示す光信号IOに対応した信号電圧VPDが、TIA7から出力され、コンパレータ13において、閾値となる基準電圧VREFと比較される。そして、図7に示すVCOMPがコンパレータ13から出力される。コンパレータ13の出力VCOMPは、DTC回路15の入力段の2つのNANDゲート31および41に入力される。そして、DTC回路15は、図7dに示すゲート制御信号VPGと、図7eに示すゲート制御信号VNGを出力する。ゲート制御信号VPGは、出力段のPMOSトランジスタ21のゲートに印加され、ゲート制御信号VNGは、NMOSトランジスタ23のゲートに印加される。例えば、図7fに示す出力電圧VOUTのVHからVLへの変化は、VNGの立ち上がりのタイミングにより制御され、VLからVHへの変化は、VPGの立ち下がりのタイミングにより制御される。図7dに示すゲート制御信号VPGは、VCOMPの出力波形に遅延回路33により生成された遅延部分DeadTimeが付加されたものであり、VCOMPのパルス幅が広げられている。一方、図7eに示すゲート制御信号VNGは、VCOMPの出力波形の先頭部において遅延回路33の遅延時間DeadTimeに相当する部分が削られたものであり、VCOMPのパルス幅が狭められている。すなわち、ゲート制御信号VPGのパルス幅は、ゲート制御信号VNGのパルス幅よりも前後に広く形成される。これにより、ゲート制御信号VPGが印加されるPMOSトランジスタ21と、ゲート制御信号VNGが印加されるNMOSトランジスタ23と、が同時にオンする状態を回避し、誤動作を防止することができる。図8は、スイッチ制御回路17を例示する模式図である。同図に示すように、スイッチ制御回路17にも、DTC回路15からゲート制御信号VNGおよびVPGが入力される。スイッチ制御回路17は、DフリップフロップDelayedFlipFlop:DFF50を含み、そのQ端子からスイッチ制御信号VASCを出力し、アナログスイッチ19のオン/オフ制御を行う。DFF50のD端子には、NORゲート57の出力が供給される。NORゲート57には、出力電圧VOUTと、VL0Vと、が入力される。これにより、VOUTがVLの時に、NORゲート57からVHが出力され、VOUTがVHの時に、VLが出力される。また、NORゲート57には、出力電圧VOUTに代えて電源電圧VCCを入力しても良い。一方、CLK端子には、ANDゲート55の出力が供給される。ANDゲート55には、ゲート制御信号VNGと、インバータ51および遅延回路52、インバータ53、54を介したVNGと、が入力される。これにより、ANDゲート55からは、VNGの立ち上がりに対応したパルス信号VNGEが出力される。そして、DFF50では、ANDゲート55から入力されたパルス信号VNGEにより、その時のD端子の入力レベルが保持され、そのレベルに対応した信号電圧VASCがQ端子から出力される。さらに、CLR端子には、ANDゲート65の出力が供給される。ANDゲート65には、インバータ61により反転されたゲート制御信号VPGと、インバータ62および遅延回路63、インバータ64を介したVPGと、が入力される。これにより、ANDゲート65からは、VPGの立ち下がりに対応したパルス信号VPGEが出力される。そして、DFF50では、ANDゲート65から入力されたパルス信号VPGEにより、保持されているD端子の入力がクリアされ、Q端子の出力もクリアされる。図9は、スイッチ制御回路17の動作を説明するタイムチャートである。図9aは、ゲート制御信号VNGを示し、図9bは、ANDゲート55から出力されるパルス信号VNGEを示している。図9cは、ゲート制御信号VPGを示し、図9dは、ANDゲート65から出力されるパルス信号VPGEを示している。図9eは、スイッチ制御信号VASCを示し、図9fは、基準電圧VREFおよび信号電圧VPDの変化を示している。図9aおよびbに示すように、ANDゲート55は、ゲート制御信号VNGの立ち上がりに対応したパルス信号VNGEを出力する。一方、図9cおよびdに示すように、ANDゲート65は、ゲート制御信号VPGの立ち下がりに対応したパルス信号VPGEを出力する。DFF50のQ端子からは、図9eに示すスイッチ制御信号VASCが出力される。すなわち、DFF50では、CLK端子入力されるパルス信号VNGEによりD端子の入力が保持される。この時、出力電圧VOUTは、VNGの立ち上がりに対応してVLにシフトしており、D端子にはVHが供給される。これにより、Q端子の出力VASCは、VH5Vに保持される。次に、CLR端子にパルス信号VPGEが入力されると、D端子の入力VHがクリアされ、Q端子の出力VASCはVL0Vにシフトする。そして、図9fに示すように、VASCがVHの時、アナログスイッチ19がオン状態となり、基準電圧VERFはVREF2に低下する。一方、VASCがVLの時、アナログスイッチ19がオフ状態となり、基準電圧VERFはVREF1に上昇する。図10は、アナログスイッチ19を例示する模式図である。同図に示すように、アナログスイッチ19は、並列に接続されたPMOSトランジスタ77とNMOSトランジスタ79を含むCMOSスイッチである。スイッチ制御回路17から出力されたスイッチ制御信号VASCは、インバータ72および74、ローパスフィルタ71を介してNMOSトランジスタ79のゲートに印加される。また、インバータ73により反転させられたVASCが、ローパスフィルタ75を介してPMOSトランジスタ77のゲートに印加される。インバータ72および74は、NMOSトランジスタ79の側のインピーダンスと、PMOSトランジスタ77のインピーダンスと、を合わせるために設けられる。これにより、VASCがVHのレベルにある時、PMOSトランジスタ77およびNMOSトランジスタ79がオン状態となり、アナログスイッチ19は導通状態となる。一方、VASCがVLのレベルにある時、PMOSトランジスタ77およびNMOSトランジスタ79がオフ状態となり、アナログスイッチ19は非導通状態となる。アナログスイッチ19は、帰還抵抗R2Bにスイッチングノイズを与えないように構成することが好ましい。例えば、ローパスフィルタ71および75を挿入することにより、VASCのVLからVHへのシフト、および、VHからVLへのシフトが緩やかとなる。これにより、スイッチングノイズとなる微分ノイズを低減することができる。図11は、第1の実施形態の変形例に係る受信回路200を示す模式図である。受信回路200では、信号電圧生成部10の帰還回路に、基準電圧生成部20と同じ帰還抵抗R1およびR2A、R2Bが設けられ、アナログスイッチ19bが、抵抗R2AとR2Bとの間に接続されている点において、図1に示す受信回路100と相違する。アナログスイッチ19bは、基準電圧生成部20の帰還抵抗R2Bと並列に接続されたアナログスイッチ19aと同じ構成を有しする。そして、スイッチ制御回路17から出力されるスイッチ制御信号VASCにより、アナログスイッチ19aおよび19bは同期してオン/オフ制御される。アナログスイッチ19bは、アナログスイッチ19aと等価なスイッチングノイズを発生する補償回路であり、相互にキャンセルして受信回路200の誤動作を抑制することができる。上記の通り、本実施形態に係る受信回路100では、基準電圧生成部20に含まれるTIA7の帰還回路にアナログスイッチ19を付加することにより、基準電圧VREFにヒステリシスを持たせチャタリングを抑制することができる。ここに説明した受信回路100の構成の他にも、例えば、ゲート制御信号VNGのエッジにより単安定のパルス信号を生成し、DFF50をセット/リセットしても良い。また、DFF50のQ端子の出力により、出力段のCMOSインバータのゲートを駆動する構成としても良い。第2の実施形態図12は、第2の実施形態に係る受信回路300を示す模式図である。同図に示すように、受信回路300の入力段には、フォトダイオード103と、フォトダイオード103に等価な基準ダイオード105と、が設けられている。フォトダイオード103は、信号電圧生成部110に含まれるTIA107aのマイナス側の入力端子に接続される。一方、基準ダイオード105は、基準電圧発生部120に含まれるTIA107bのマイナス側の入力端子に接続される。TIA107aおよびTIA107bのプラス側の入力端子には、共通電位VCOMが供給される。TIA107aから出力される信号電圧と、TIA107bから出力される基準電圧VREFは、それぞれコンパレータ113に入力される。そして、TIA107aの出力端子とコンパレータ113の入力端子との間には抵抗R6AおよびR6Bと、定電流源108aと、が設けられ、信号電圧VPDにオフセット電圧を付加する。一方、TIA107bの出力端子とコンパレータ113の入力端子との間にも、抵抗R7Aおよび抵抗R7Bと、定電流源108bと、が設けられており、基準電圧VREFにオフセット電圧を付加する。コンパレータ113の出力はインバータ121で反転され、遅延回路119、インバータ122、123を介してDTC回路15に入力される。DTC回路15は、コンパレータ113の出力信号に基づいて、出力段のPMOSトランジスタ21およびNMOSトランジスタ23のゲート制御信号と、スイッチ制御回路17の制御信号と、を出力する。そして、スイッチ制御回路17は、アナログスイッチ90aおよび90bの制御信号を出力する。本実施形態に係る受信回路300も、受信回路200と同じように、コンパレータ113の出力に基づいて基準電圧VREF側のオフセット電圧を切り替えるアナログスイッチ90bと、アナログスイッチ90bのスイッチングノイズを補償するアナログスイッチ90aを備えている。アナログスイッチ90aは、NMOSトランジスタ95aとNMOSトランジスタ97aを含むCMOSスイッチであり、スイッチ制御回路17の出力によりオン/オフ制御される。スイッチ制御回路17の出力は、インバータ91aにより反転され、アンプ93aを介してNMOSトランジスタ95aのゲートに入力される。一方、PMOSトランジスタ97aのゲートには、インバータ91により反転されたクランプ回路117の出力を、インバータ92aによりさらに反転し、アンプ94aを介して入力する。これにより、NMOSトランジスタ95aとPMOSトランジスタ97aを同時にオン/オフさせる。アナログスイッチ90bは、NMOSトランジスタ95bとNMOSトランジスタ97bを含むCMOSスイッチであり、アナログスイッチ90aと同じ構成を有する。すなわち、NMOSトランジスタ95bのゲートには、インバータ91bとアンプ93bを介して、スイッチ制御回路17の出力が入力される。PMOSトランジスタ97bのゲートには、インバータ91bおよび92b、アンプ94bを介してスイッチ制御回路17の出力が入力される。アナログスイッチ90bは、TIA107bの出力側に設けられた抵抗R7Bと並列に接続され、オン時にオフセット電圧を低下させる。これにより、基準電圧VREFにヒステリシスΔVhysを持たせチャタリングを抑制する。一方、アナログスイッチ90aは、TIA107aの出力側の抵抗R6AとR6Bとの間に接続され、アナログスイッチ90bと同相のノイズを注入することによりスイッチングノイズを補償する。抵抗R6Bの値は、基準電圧VREF側の抵抗R7Bと同じ値とする。図13は、受信回路300の動作を示すタイムチャートである。受信回路300において、コンパレータ113の入力VPDは、次式7で表される。VPD=VCOMIPD×Rf-R6AR6B×I2=VCOMIPD×Rf-VOS37そして、アナログスイッチ90bがオンの時、基準電圧VREFは、次式8の第1の閾値VREF1となり、アナログスイッチ90bがオフの時、次式9の第2の閾値VREF2となる。VREF1=VCOM-R7A×I1=VCOM-VOS18VREF2=VCOM-R7AR7B×I1=VCOM-VOS29例えば、R6A=R6B=R7A=R7B=10kΩ、I1=1.5μA、I2=2.5μAとすると、VOS1=15mV、VOS2=30mV、VOS3=50mVとなる。図13において、t<t0では光信号の入力が無く、コンパレータの出力は、HighレベルVHであり、アナログスイッチ90aおよび90bはオンしている。したがって、基準電圧VREFは、第1の閾値VREF1となる。t=t0において光信号が入力されて信号電圧が上昇し、第1の閾値VREF1を越えると、コンパレータ113の出力は、VHからLowレベルVLに反転する。同時に、アナログスイッチ90aおよび90bがオフとなり、基準電圧VREFは、第2の閾値VREF2に低下する。さらに、t=t3において光信号が消えると、信号電圧VPDが低下し、第2の閾値VREF2を下回ると、コンパレータの出力が、VLからVHに反転する。そして、アナログスイッチ90aおよび90bがオンとなり、基準電圧VREFは、第1の閾値VREF1に戻る。このように、本実施形態に係る受信回路300でも、基準電圧生成部120に含まれるTIA107bの出力側に、オフセット抵抗を切り替えるアナログスイッチ90bを付加することにより、基準電圧VREFにヒステリシスΔVhysを持たせチャタリングを抑制することができる。さらに、信号電圧生成部110の出力側に、アナログスイッチ90aを接続することにより、アナログスイッチ90bのスイッチングノイズを補償することができる。図14は、受信回路300のシミュレーション結果を示すタイムチャートである。図14aは、コンパレータ113の出力VCOMPを示している。図14bは、スイッチ制御回路17のANDゲート65から出力されるパルス信号VPGEを示し、図14cは、ANDゲート55から出力されるパルス信号VNGEを示している。図14dは、基準電圧VREFおよび信号電圧VPDの変化を示している。そして、図14eは、受信回路300の出力VOUTを示している。図14~cに示すように、コンパレータ113の出力VOUTの立ち下がりに対応したパルス信号VPGEと、立ち上がりに対応したパルス信号VNGEにより、アナログスイッチ90aおよび90bのオンオフが制御される。図14dに示すように、信号電圧VPDが第1の閾値VREF1を上回った時に、コンパレータ113の出力が反転する。そして、パルス信号VPGEが入力されたDFF50から出力される制御信号VASCによりアナログスイッチ90bがオフ状態となり、オフセット電圧がVOS1からVOS2にシフトする。これにより、基準電圧VREFのが第2の閾値VREF2にシフトする。その後、信号電圧VPDが第2の閾値VREF2を下回った時に、コンパレータ113の出力VCOMPは、さらに反転し、パルス信号VNGEが入力されたDFF50から出力される制御信号VASCにより、アナログスイッチ90aおよび90bがオン状態となり、基準電圧VREFが第1の閾値VREF1に戻る。図14eに示すように、受信回路300では、コンパレータ113の出力VCOMPと同位相の信号電圧VOUTが出力される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。