プロセッサからの第1のラップアラウンドメモリアクセスリクエストの対象がプリフェッチバッファに格納されているか否かを判定する判定部と、前記対象が前記プリフェッチバッファに格納されていないと判定された場合において前記対象を含む第2のラップアラウンドメモリアクセスリクエストを生成するリクエスト生成部と、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスを所定の規則に従ってアドレス変換して前記第2のラップアラウンドメモリアクセスリクエストの開始アドレスとして生成するアドレス変換部とを具備するメモリアクセス制御回路。前記アドレス変換部は、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのバースト単位の下位ビット部分を所定値に置換することにより前記アドレス変換を行う請求項1記載のメモリアクセス制御回路。前記アドレス変換部は、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのうち前記第1のラップアラウンドメモリアクセスリクエストのラップアラウンドサイズに応じた長さの前記下位ビット部分を前記所定値に置換することにより前記アドレス変換を行う請求項2記載のメモリアクセス制御回路。前記アドレス変換部は、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスの前記下位ビット部分をゼロ値に置換することにより前記アドレス変換を行う請求項3記載のメモリアクセス制御回路。前記第1のラップアラウンドメモリアクセスリクエストが4バーストのラップアラウンドを行うリクエストであり、前記第2のラップアラウンドメモリアクセスリクエストが16バーストのラップアラウンドを行うリクエストである場合において、前記アドレス変換部は、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのバースト単位の下位2ビットをゼロ値に置換することにより前記アドレス変換を行う請求項4記載のメモリアクセス制御回路。前記第1のラップアラウンドメモリアクセスリクエストが4バーストのラップアラウンドを行うリクエストであり、前記第2のラップアラウンドメモリアクセスリクエストが8バーストのラップアラウンドを行うリクエストである場合において、前記アドレス変換部は、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのバースト単位の下位2ビットをゼロ値に置換することにより前記アドレス変換を行う請求項4記載のメモリアクセス制御回路。前記第1のラップアラウンドメモリアクセスリクエストが8バーストのラップアラウンドを行うリクエストであり、前記第2のラップアラウンドメモリアクセスリクエストが16バーストのラップアラウンドを行うリクエストである場合において、前記アドレス変換部は、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのバースト単位の下位3ビットをゼロ値に置換することにより前記アドレス変換を行う請求項4記載のメモリアクセス制御回路。プリフェッチバッファと、プロセッサからの第1のラップアラウンドメモリアクセスリクエストの対象が前記プリフェッチバッファに格納されているか否かを判定する判定部と、前記対象が前記プリフェッチバッファに格納されていないと判定された場合において前記対象を含む第2のラップアラウンドメモリアクセスリクエストを生成するリクエスト生成部と、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスを所定の規則に従ってアドレス変換して前記第2のラップアラウンドメモリアクセスリクエストの開始アドレスとして生成するアドレス変換部とを具備するプリフェッチ回路。メモリと、前記メモリの一部のコピーを格納するプリフェッチバッファと、プロセッサからの第1のラップアラウンドメモリアクセスリクエストの対象が前記プリフェッチバッファに格納されているか否かを判定する判定部と、前記対象が前記プリフェッチバッファに格納されていないと判定された場合において前記メモリに対する前記対象を含む第2のラップアラウンドメモリアクセスリクエストを生成するリクエスト生成部と、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスを所定の規則に従ってアドレス変換して前記第2のラップアラウンドメモリアクセスリクエストの開始アドレスとして生成するアドレス変換部とを具備するメモリ装置。プロセッサと、メモリと、前記メモリの一部のコピーを格納するプリフェッチバッファと、前記プロセッサからの第1のラップアラウンドメモリアクセスリクエストの対象が前記プリフェッチバッファに格納されているか否かを判定する判定部と、前記対象が前記プリフェッチバッファに格納されていないと判定された場合において前記メモリに対する前記対象を含む第2のラップアラウンドメモリアクセスリクエストを生成するリクエスト生成部と、前記第1のラップアラウンドメモリアクセスリクエストの開始アドレスを所定の規則に従ってアドレス変換して前記第2のラップアラウンドメモリアクセスリクエストの開始アドレスとして生成するアドレス変換部とを具備する情報処理システム。メモリの階層化が進み、キャッシュメモリとメモリの間にプリフェッチバッファを設ける場合も生じ得る。この場合、プリフェッチバッファの管理サイズはキャッシュメモリのラインサイズよりも長くすることが想定されるため、バースト転送のサイズも増すことになる。例えば、プロセッサから4バーストラップのリクエストがあった場合、プリフェッチバッファにおいては16バーストラップをメモリに要求することが考えられる。この場合においてラップアラウンド機能を用いると、図7aに示すように、開始アドレスが第3ワードであったとすると残りの第0乃至2ワードは速やかに転送されず、プロセッサにストールが生じることになる。本発明はこのような状況に鑑みてなされたものであり、サイズの異なるラップアラウンドメモリアクセスリクエストを生成する際に、プロセッサストールサイクルが低減するように開始アドレスを変換することを目的とする。本発明は、上記課題を解決するためになされたものであり、その第1の側面は、プロセッサからの第1のラップアラウンドメモリアクセスリクエストの対象がプリフェッチバッファに格納されているか否かを判定する判定部と、上記対象が上記プリフェッチバッファに格納されていないと判定された場合において上記対象を含む第2のラップアラウンドメモリアクセスリクエストを生成するリクエスト生成部と、上記第1のラップアラウンドメモリアクセスリクエストの開始アドレスを所定の規則に従ってアドレス変換して上記第2のラップアラウンドメモリアクセスリクエストの開始アドレスとして生成するアドレス変換部とを具備するメモリアクセス制御回路、プリフェッチ回路、メモリ装置および情報処理システムである。これにより、第1のラップアラウンドメモリアクセスリクエストの応答完了までの処理を高速化し、プロセッサストールサイクルを低減させるという作用をもたらす。また、この第1の側面において、上記アドレス変換部は、上記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのバースト単位の下位ビット部分を所定値に置換することにより上記アドレス変換を行うようにしてもよい。この場合において、上記アドレス変換部は、上記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのうち上記第1のラップアラウンドメモリアクセスリクエストのラップアラウンドサイズに応じた長さの上記下位ビット部分を上記所定値に置換することにより上記アドレス変換を行うようにしてもよい。さらに、上記アドレス変換部は、上記第1のラップアラウンドメモリアクセスリクエストの開始アドレスの上記下位ビット部分をゼロ値に置換することにより上記アドレス変換を行うようにしてもよい。特に、上記第1のラップアラウンドメモリアクセスリクエストが4バーストのラップアラウンドを行うリクエストであり、上記第2のラップアラウンドメモリアクセスリクエストが16バーストのラップアラウンドを行うリクエストである場合において、上記アドレス変換部は、上記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのバースト単位の下位2ビットをゼロ値に置換することにより上記アドレス変換を行うようにしてもよい。また、上記第1のラップアラウンドメモリアクセスリクエストが4バーストのラップアラウンドを行うリクエストであり、上記第2のラップアラウンドメモリアクセスリクエストが8バーストのラップアラウンドを行うリクエストである場合において、上記アドレス変換部は、上記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのバースト単位の下位2ビットをゼロ値に置換することにより上記アドレス変換を行うようにしてもよい。また、上記第1のラップアラウンドメモリアクセスリクエストが8バーストのラップアラウンドを行うリクエストであり、上記第2のラップアラウンドメモリアクセスリクエストが16バーストのラップアラウンドを行うリクエストである場合において、上記アドレス変換部は、上記第1のラップアラウンドメモリアクセスリクエストの開始アドレスのバースト単位の下位3ビットをゼロ値に置換することにより上記アドレス変換を行うようにしてもよい。本発明によれば、サイズの異なるラップアラウンドメモリアクセスリクエストを生成する際に開始アドレスを変換することにより、プロセッサストールサイクルを低減することができるという優れた効果を奏し得る。以下、本発明を実施するための形態以下、実施の形態と称するについて説明する。説明は以下の順序により行う。1.第1の実施の形態WRAP4に対してWRAP16を生成する例2.第2の実施の形態WRAP4に対してWRAP8を生成する例3.第3の実施の形態WRAP8に対してWRAP16を生成する例<1.第1の実施の形態>[情報処理システム構成]図1は、本発明の実施の形態における情報処理システムの一構成例を示す図である。この情報処理システムは、プロセッサ100と、クライアント110乃至130と、プリフェッチ回路200と、メモリバス300と、メモリコントローラ400と、メモリ500を備えている。プロセッサ100は、プログラムの各命令に従って処理を実行するものである。プログラムの各命令はメモリ500の命令保持領域に保持される。また、処理に必要なデータはメモリ500のデータ保持領域に保持される。これらメモリ500の命令保持領域およびデータ保持領域の内容は、その一部のコピーがプリフェッチ回路200に保持される。また、プロセッサ100は内部にキャッシュメモリ101を備えており、メモリ500の命令保持領域およびデータ保持領域の一部のコピーが保持される。また、プロセッサ100は内部にバスマスタインターフェース102を備えており、メモリバス300に対するやり取りを行うようになっている。プリフェッチ回路200は、メモリ500の命令保持領域およびデータ保持領域の内容の一部のコピーをプリフェッチして保持するものである。後述するように、このプリフェッチ回路200は、プロセッサ100からのラップアラウンドメモリアクセスリクエストのサイズおよび開始アドレスを変換してメモリバス300に出力する。メモリバス300は、プロセッサ100に接続するプリフェッチ回路200、プロセッサ100以外の他のクライアント110乃至130、および、メモリコントローラ400を接続するバスである。ここでは統合メモリシステムUnifiedMemorySystemを想定しているが、本発明はこれに限定されるものではない。メモリコントローラ400は、メモリ500に対するアクセスを制御するためのコントローラである。メモリ500は、プロセッサ100および他のクライアント110乃至130に共有されるメモリである。[バスマスタインターフェース]図2は、本発明の実施の形態におけるバスマスタインターフェース102の一構成例を示す図である。このバスマスタインターフェース102は、ARM社のAHBバスマスタインターフェースに準ずるものであるが、本発明はこれに限定されるものではなく、AXIバスやOCPバス等、ラップアラウンドメモリアクセスを行う他のバスにも適用することができる。HGRANT信号は、アービタによって許可されたバス転送であることを示す信号である。HREADY信号は、現在の転送が終了したことを示す信号である。HRESP[1:0]信号は、転送ステータスを示す信号である。HRESETn信号は、グローバルリセットを行うための信号である。なお、信号名の最後のnは、ローアクティブ信号であることを意味する。HCLK信号は、バスクロックの入力信号である。HCLKEN信号は、バスクロックのイネーブル信号である。HRDATA[31:0]信号は、メモリ500からのリードデータの入力信号である。HBUSREQ信号は、バス転送をアービタに要求するための信号である。HLOCK信号は、ロックされたアクセスであることを示す信号である。HTRANS[1:0]は、現在の転送のタイプを示す信号である。HADDR[31:0]は、メモリ500に対してリードアドレスまたはライトアドレスを出力するアドレス信号である。バースト転送の場合、このアドレス信号は開始アドレスを示すことになる。HWRITE信号は、現在の転送の方向がライト方向であるかリード方向であるかを示す信号である。HSIZE[2:0]は、現在の転送のサイズを示す信号である。HBURST[2:0]は、現在の転送のバースト長を示す信号である。HPROT[3:0]は、プロテクション制御信号である。HWDATA[31:0]信号は、メモリ500に対するライトデータの出力信号である。図3は、HBURST[2:0]信号の内容を示す図である。HBURST[2:0]が3b000を示す場合には、シングル転送SINGLEを意味する。なお、nb0...0は、n桁ここでは3桁のビット列を表現するものである。HBURST[2:0]が3b001を示す場合には、長さ指定のないインクリメンタルバースト転送INCRを意味する。インクリメンタルバースト転送とは、各バーストを転送する際にアドレスに固定値を加算するものである。HBURST[2:0]が3b010を示す場合には、4バーストのラップアラウンドバースト転送WRAP4を意味する。ラップアラウンドバースト転送とは、特定のアドレス範囲内においてアドレスを加算して、ラップ境界においてアドレスを循環させるものである。ここでは、ラップアラウンドメモリアクセスをラップアラウンドバースト転送と同義のものとして扱う。HBURST[2:0]が3b011を示す場合には、4バーストのインクリメンタルバースト転送INCR4を意味する。HBURST[2:0]が3b100を示す場合には、8バーストのラップアラウンドバースト転送WRAP8を意味する。HBURST[2:0]が3b101を示す場合には、8バーストのインクリメンタルバースト転送INCR8を意味する。HBURST[2:0]が3b110を示す場合には、16バーストのラップアラウンドバースト転送WRAP16を意味する。HBURST[2:0]が3b111を示す場合には、16バーストのインクリメンタルバースト転送INCR16を意味する。[プリフェッチ回路の構成]図4は、本発明の実施の形態におけるプリフェッチ回路200の一構成例を示す図である。このプリフェッチ回路200は、プリフェッチバッファ210と、タグ管理部220と、ヒット判定部230と、リクエスト生成部240と、アドレス変換部250とを備える。プリフェッチバッファ210は、メモリ500におけるプロセッサ100のための命令保持領域およびデータ保持領域の内容の一部のコピーを保持するバッファである。このプリフェッチバッファ210の管理単位のサイズは、プロセッサ100のキャッシュメモリ101のラインサイズよりも大きいことを想定している。タグ管理部220は、プリフェッチバッファ210に保持される対象命令またはデータのアドレスのタグを管理するものである。タグとしては、対象のアドレスフィールドの上位の複数ビットのうち、一部のビットが用いられる。ヒット判定部230は、プロセッサ100からのメモリアクセスがプリフェッチバッファ210にヒットしているか否かを判定するものである。すなわち、プロセッサ100からのメモリアクセスの対象命令またはデータがプリフェッチバッファ210に格納されていればヒットであり、格納されていなければミスヒットとなる。このヒット判定部230は、プロセッサ100からのアドレスHADDR_I[31:0]信号を参照することにより、プリフェッチバッファ210にヒットしているか否かを判定する。リクエスト生成部240は、プロセッサ100からのメモリアクセスリクエストに従って、メモリ500へのメモリアクセスリクエストを生成するものである。ヒット判定部230がミスヒットであると判定した場合、リクエスト生成部240はプロセッサ100からのバースト種類を表すHBURST_I[2:0]信号に基づいて、新たなバースト種類を表すHBURST_O[2:0]信号を生成する。この第1の実施の形態では、HBURST_I[2:0]信号がWRAP4を示している場合に、HBURST_O[2:0]信号としてWRAP16を出力する。アドレス変換部250は、プロセッサ100からのラップアラウンドメモリアクセスリクエストのバースト転送の開始アドレスを変換するものである。ヒット判定部230がミスヒットであると判定した場合、アドレス変換部250はプロセッサ100からの開始アドレスを表すHADDR_I[31:0]信号を所定の規則に従ってアドレス変換して、新たな開始アドレスを表すHADDR_O[31:0]信号を生成する。アドレス変換の具体例として、HADDR_I[31:0]信号の開始アドレスのバースト単位の下位ビット部分を所定値例えば、ゼロ値に置換することが考えられる。この下位ビット部分の長さは、プロセッサ100からのラップアラウンドメモリアクセスリクエストのラップアラウンドサイズに応じた長さである。この第1の実施の形態の場合、プロセッサ100からのラップアラウンドサイズが4バーストであるため、HADDR_I[31:0]信号の開始アドレスのバースト単位の下位2ビットHADDR_I[3:2]をゼロ値に置換する。後述のように、プロセッサ100からのラップアラウンドサイズが8バーストである場合には、HADDR_I[31:0]信号の開始アドレスのバースト単位の下位3ビットHADDR_I[4:2]をゼロ値に置換する。すなわち、プロセッサ100からのラップアラウンドサイズが2mバーストである場合には、HADDR_I[31:0]信号の開始アドレスのバースト単位の下位mビットHADDR_I[m1:2]をゼロ値に置換する。なお、置換されたビット部分以外は、HADDR_I[31:0]信号の値がそのまま使用されて、HADDR_O[31:0]信号となる。[ラップアラウンドメモリアクセスリクエストの応答タイミング]図5は、本発明の第1の実施の形態におけるラップアラウンドメモリアクセスリクエストの対応関係を示す図である。この第1の実施の形態では、プロセッサ100からのラップアラウンドメモリアクセスリクエストがWRAP4であり、プリフェッチ回路200からのラップアラウンドメモリアクセスリクエストがWRAP16である例を示している。同図aは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが0乃至3である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを0に固定することにより、0乃至3の追加レイテンシで4バーストの転送を完了することができる。同図bは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが4乃至7である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを4に固定することにより、0乃至3の追加レイテンシで4バーストの転送を完了することができる。同図cは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが8乃至11である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを8に固定することにより、0乃至3の追加レイテンシで4バーストの転送を完了することができる。同図dは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが12乃至15である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを12に固定することにより、0乃至3の追加レイテンシで4バーストの転送を完了することができる。図6は、本発明の第1の実施の形態におけるラップアラウンドメモリアクセスリクエストの変換規則を示す図である。すなわち、プロセッサ100からのバースト種類を表すHBURST_I[2:0]信号がWRAP4を示している場合、新たなバースト種類を表すHBURST_O[2:0]信号はWRAP16となる。また、プロセッサ100からの開始アドレスを表すHADDR_I[31:0]信号のうち、バースト単位の下位2ビットHADDR_I[3:2]がゼロ値に置換されて、HADDR_O[31:0]信号が生成される。この場合、追加レイテンシは0乃至3であり、最悪のケースでも3サイクルの追加レイテンシしか生じない。これ対し、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスをそのまま用いた場合、最大で12サイクルのストール期間が生じ得る。図7は、本発明の第1の実施の形態によるラップアラウンドメモリアクセスリクエストのタイミング例を説明するための図である。ここでは、プロセッサ100からのバースト種類がWRAP4であり、プリフェッチ回路200からのバースト種類がWRAP16である。また、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスを3としている。同図aは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスをそのままメモリ500へ出力したと仮定した場合のタイミングである。この場合、バースト3は速やかに受け取ることができるが、バースト0以降を受け取るまでに待ちが生じ、プロセッサ100において12サイクルのストール期間が生じてしまう。そこで、本発明の第1の実施の形態では、プリフェッチ回路200からのラップアラウンドメモリアクセスリクエストの開始アドレスを0に固定することにより、同図bのように早期にバースト転送を完了する。この場合、バースト3を受け取るまでに3サイクルの追加レイテンシが生じるが、バースト0以降は既に揃っているため、さらなる待ちを生じることなくバースト転送を完了することができる。すなわち、この例では、9サイクル分の性能向上を実現することができることがわかる。このように、本発明の第1の実施の形態によれば、WRAP4からWRAP16を生成する際に開始アドレスのバースト単位の下位2ビットをゼロ値に置換することにより、プロセッサストールサイクルを低減することができる。<2.第2の実施の形態>この第2の実施の形態では、プロセッサ100からのラップアラウンドメモリアクセスリクエストがWRAP4であり、プリフェッチ回路200からのラップアラウンドメモリアクセスリクエストがWRAP8である例について説明する。情報処理システムとしての構成は第1の実施の形態と同様である。[ラップアラウンドメモリアクセスリクエストの応答タイミング]図8は、本発明の第2の実施の形態におけるラップアラウンドメモリアクセスリクエストの対応関係を示す図である。この第2の実施の形態は、プリフェッチ回路200からのラップアラウンドメモリアクセスリクエストがWRAP16である以外は、上述の第1の実施の形態と同様である。同図aは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが0乃至3である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを0に固定することにより、0乃至3の追加レイテンシで4バーストの転送を完了することができる。同図bは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが4乃至7である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを4に固定することにより、0乃至3の追加レイテンシで4バーストの転送を完了することができる。同図cは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが8乃至11である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを8に固定することにより、0乃至3の追加レイテンシで4バーストの転送を完了することができる。同図dは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが12乃至15である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを12に固定することにより、0乃至3の追加レイテンシで4バーストの転送を完了することができる。図9は、本発明の第2の実施の形態におけるラップアラウンドメモリアクセスリクエストの変換規則を示す図である。すなわち、プロセッサ100からのバースト種類を表すHBURST_I[2:0]信号がWRAP4を示している場合、新たなバースト種類を表すHBURST_O[2:0]信号はWRAP8となる。また、プロセッサ100からの開始アドレスを表すHADDR_I[31:0]信号のうち、バースト単位の下位2ビットHADDR_I[3:2]がゼロ値に置換されて、HADDR_O[31:0]信号が生成される。この場合、上述の第1の実施の形態と同様に、追加レイテンシは0乃至3であり、最悪のケースでも3サイクルの追加レイテンシしか生じない。これ対し、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスをそのまま用いた場合、最大で4サイクルのストール期間が生じ得る。このように、本発明の第2の実施の形態によれば、WRAP4からWRAP8を生成する際に開始アドレスのバースト単位の下位2ビットをゼロ値に置換することにより、プロセッサストールサイクルを低減することができる。<3.第3の実施の形態>この第3の実施の形態では、プロセッサ100からのラップアラウンドメモリアクセスリクエストがWRAP8であり、プリフェッチ回路200からのラップアラウンドメモリアクセスリクエストがWRAP16である例について説明する。情報処理システムとしての構成は第1の実施の形態と同様である。[ラップアラウンドメモリアクセスリクエストの応答タイミング]図10は、本発明の第3の実施の形態におけるラップアラウンドメモリアクセスリクエストの対応関係を示す図である。同図aは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが0乃至7である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを0に固定することにより、0乃至7の追加レイテンシで8バーストの転送を完了することができる。同図bは、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスが8乃至15である場合の対応関係を示している。この場合、プリフェッチ回路200への応答の開始アドレスを8に固定することにより、0乃至7の追加レイテンシで8バーストの転送を完了することができる。図11は、本発明の第3の実施の形態におけるラップアラウンドメモリアクセスリクエストの変換規則を示す図である。すなわち、プロセッサ100からのバースト種類を表すHBURST_I[2:0]信号がWRAP8を示している場合、新たなバースト種類を表すHBURST_O[2:0]信号はWRAP16となる。また、プロセッサ100からの開始アドレスを表すHADDR_I[31:0]信号のうち、バースト単位の下位3ビットHADDR_I[4:2]がゼロ値に置換されて、HADDR_O[31:0]信号が生成される。この場合、追加レイテンシは0乃至7であり、最悪のケースでも7サイクルの追加レイテンシしか生じない。これ対し、プロセッサ100からのラップアラウンドメモリアクセスリクエストの開始アドレスをそのまま用いた場合、最大で12サイクルのストール期間が生じ得る。このように、本発明の第3の実施の形態によれば、WRAP8からWRAP16を生成する際に開始アドレスのバースト単位の下位3ビットをゼロ値に置換することにより、プロセッサストールサイクルを低減することができる。なお、本発明の実施の形態では、AHBバスマスタインターフェースに準ずるものを例に挙げて説明したが、本発明はこれに限定されるものではなく、AXIバスやOCPバス等、ラップアラウンドメモリアクセスを行う他のバスにも適用することができる。なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。