"外部電源電圧を受ける電源ノードと、所定のゲート酸化膜厚を有する薄膜トランジスタで構成され、内蔵の発振回路で生成したクロックによって動作し、前記外部電源電圧を昇圧するチャージポンプ回路と、前記薄膜トランジスタのゲート酸化膜厚より厚いゲート酸化膜厚を有する厚膜トランジスタで、または前記薄膜トランジスタおよび前記厚膜トランジスタの両方で構成され、前記チャージポンプ回路の出力電圧および前記外部電源電圧の一方を負荷回路に選択的に供給する第1のスイッチ回路と、前記薄膜トランジスタによって構成され、前記チャージポンプ回路に前記外部電源電圧を供給するか否かを切替える第2のスイッチ回路と、前記厚膜トランジスタで、または前記薄膜トランジスタおよび前記厚膜トランジスタの両方で構成される制御回路とを備え、前記制御回路は、前記外部電源電圧が所定の基準電圧を超えているか否かを判定し、前記外部電源電圧が前記基準電圧を超えている場合には、前記チャージポンプ回路への前記外部電源電圧の供給が遮断されるように前記第2のスイッチ回路を切替えるとともに前記外部電源電圧が前記負荷回路に直接供給されるように前記第1のスイッチ回路を切替えるスイッチ制御部と、前記外部電源電圧が前記基準電圧以下の場合に、前記第2のスイッチ回路を構成するトランジスタの各基板領域ならびに前記チャージポンプ回路を構成する少なくとも一部のトランジスタの各基板領域に、対応のソース領域に対して順方向となるバイアス電圧を供給する第1の基板電圧制御部とを含む、半導体装置。前記第2のスイッチ回路は、前記電源ノードから前記チャージポンプ回路に至る前記外部電源電圧の供給経路上に順に直列に設けられたPチャネルの第1および第2のスイッチトランジスタを含み、前記制御回路は、さらに、前記第1および第2のスイッチトランジスタの接続ノードに前記外部電源電圧を分圧した電圧を供給する第1の分圧回路を含む、請求項1に記載の半導体装置。前記第1の基板電圧制御部は、Pチャネルの前記厚膜トランジスタで構成され、前記電源ノードに接続された第1の主電極、および前記第1のスイッチトランジスタの基板領域に接続された第2の主電極を有する第3のスイッチトランジスタと、前記第3のスイッチトランジスタの前記第2の主電極と接地ノードとの間の電圧を分圧し、分圧電圧を前記第2のスイッチトランジスタの基板領域および前記チャージポンプ回路を構成するPチャネルのトランジスタの各基板領域に供給する第2の分圧回路とを含み、前記スイッチ制御部は、前記外部電源電圧が前記基準電圧を超えているときに前記第3のスイッチトランジスタをオン状態にする、請求項2に記載の半導体装置。前記制御回路は、さらに、前記外部電源電圧が前記基準電圧以下の場合に、前記チャージポンプ回路を構成するNチャネルのトランジスタの各基板領域に、対応のソース領域に対して順方向となるバイアス電圧を供給する第2の基板電圧制御部を含む、請求項3に記載の半導体装置。前記スイッチ制御部は、前記電源ノードと接地ノードとの間に順に直列に接続された抵抗素子および第4のスイッチトランジスタを含み、前記第4のスイッチトランジスタはNチャネルの前記厚膜トランジスタによって構成され、前記第4のスイッチトランジスタのゲートには前記外部電源電圧が与えられ、前記スイッチ制御部は、前記抵抗素子および前記第4のスイッチトランジスタの接続ノードの電圧に基づいた制御信号を前記第1および第2のスイッチ回路ならびに前記第1の基板電圧制御部に供給する、請求項1に記載の半導体装置。ところで、現在の半導体回路の量産プロセスでは、少なくとも2種類のトランジスタが準備される。インターフェイスやアナログ用の3V耐圧の厚膜トランジスタとロジック回路用1.5V~2V耐圧の薄膜トランジスタである。上記のように、スイッチング方式の昇圧DC/DCコンバータを起動するためのチャージポンプ回路は、通常のロジック回路よりも低電圧で動作させる必要がある。このため、このチャージポンプ回路には、通常のロジック回路に用いられる薄膜トランジスタよりも低閾値電圧のトランジスタを用いる必要がある。一方、DC/DCコンバータの入力電圧範囲を広くするためには、高電圧の入力で破壊されないように、チャージポンプ回路を構成するトランジスタの耐圧を、通常のアナログ回路に用いられる厚膜トランジスタの耐圧と同程度にする必要がある。この矛盾した要求を満足するために、従来の昇圧DC/DCコンバータ起動用のチャージポンプICは、DC/DCコンバータICとは別チップで準備したり、特殊なプロセスを追加したりする必要があった。この発明の目的は、低電圧で動作するとともに高電圧が入力された場合でも破壊することがないチャージポンプ回路を備えているとともに、通常の量産用の半導体製造プロセスが適用可能な半導体装置を提供することである。この発明の実施の一形態による半導体装置は、外部電源電圧を受ける電源ノードと、チャージポンプ回路と、第1のスイッチ回路と、第2のスイッチ回路と、制御回路とを備える。チャージポンプ回路は、所定のゲート酸化膜厚を有する薄膜トランジスタで構成され、内蔵の発振回路で生成したクロックによって動作し、外部電源電圧を昇圧する。第1のスイッチ回路は、薄膜トランジスタのゲート酸化膜厚より厚いゲート酸化膜厚を有する厚膜トランジスタで、または薄膜トランジスタおよび厚膜トランジスタの両方で構成され、チャージポンプ回路の出力電圧および外部電源電圧の一方を負荷回路に選択的に供給する。第2のスイッチ回路は、薄膜トランジスタによって構成され、チャージポンプ回路に外部電源電圧を供給するか否かを切替える。制御回路は、厚膜トランジスタで、または薄膜トランジスタおよび厚膜トランジスタの両方で構成され、スイッチ制御部と、基板電圧制御部とを備える。スイッチ制御部は、外部電源電圧が所定の基準電圧を超えているか否かを判定し、外部電源電圧が基準電圧を超えている場合には、チャージポンプ回路への外部電源電圧の供給が遮断されるように第2のスイッチ回路を切替えるとともに外部電源電圧が負荷回路に直接供給されるように第1のスイッチ回路を切替える。第1の基板電圧制御部は、外部電源電圧が基準電圧以下の場合に、第2のスイッチ回路を構成するトランジスタの各基板領域ならびにチャージポンプ回路を構成する少なくとも一部のトランジスタの各基板領域に、対応のソース領域に対して順方向となるバイアス電圧を供給する。上記の実施の形態によれば、半導体装置は、薄膜トランジスタと厚膜トランジスタとを用いた通常のプロセスで製造可能である。チャージポンプ回路は薄膜トランジスタによって形成されるとともに、チャージポンプ回路を構成する各トランジスタの基板領域に順方向のバイアス電圧が与えられるので低電圧で動作可能である。一方、外部電源電圧が第1の基準電圧を超える高電圧の場合にはチャージポンプ回路は第1のスイッチ回路によって電源ノードから切り離されるので、その破壊を防止できる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>図1は、この発明の実施の形態1による半導体装置100の構成を示すブロック図である。半導体装置100は、昇圧DC/DCコンバータ1の駆動制御に用いられる。DC/DCコンバータ1は、半導体装置100に外付けでインダクタ2、ダイオード3、およびコンデンサ4を取り付けることによって構成される。図1に示すように、DC/DCコンバータ1は、基本的な構成要素として、インダクタ2と、ダイオード3と、コンデンサ4と、スイッチング用のNMOSNegativechannelMetalOxideSemiconductorトランジスタnd1と、制御回路6と、PMOSPositivechannelMetalOxideSemiconductorトランジスタpsとを含む。さらに、DC/DCコンバータ1は、起動時に用いられる構成要素として、NMOSトランジスタnd1と並列に接続されたNMOSトランジスタnd0と、電源制御回路10と、チャージポンプ回路30と、リング発振器50と、スイッチ回路SW1,SW2とを含む。以下では、まず、基本的な構成要素について説明する。[DC/DCコンバータの基本構成]最初に基本的な構成要素間の接続関係について簡単に説明する。インダクタ2およびダイオード3は、この順で入力ノード7と出力ノード9との間に直列に接続される。入力ノード7には、直流電源5電圧Vinが接続され、出力ノード9はパワースイッチとして用いられるPMOSトランジスタpsを介して負荷負荷電流Ioutに接続される。NMOSトランジスタnd1は、インダクタ2およびダイオード3の接続ノード8と、接地ノードGNDとの間に接続される。NMOSトランジスタnd1のゲートには、制御回路6からクロック信号clkが入力される。コンデンサ4は、出力ノード9と接地ノードGNDとの間に接続される。出力電圧Voutを入力電圧Vinより高くするには、インダクタ2の電流を出力ノード9に供給する一方で、出力ノード9からインダクタ2への逆流を防止する必要がある。その整流方式に、ダイオード整流と同期整流の2方式がある。それぞれの構成例を図1および図2に示す。図2は、図1のDC/DCコンバータ1の変形例として、同期整流方式のDC/DCコンバータ1Aの構成を示すブロック図である。図2のDC/DCコンバータ1Aでは、図1のダイオード3に代えて、同期整流用のPMOSトランジスタprが設けられている。PMOSトランジスタprは、半導体装置100A内に形成することができるので、外付けのショットキーダイオード3が不要になる。同期整流を用いることによって損失をさらに減らすことができる。図1、図2のDC/DCコンバータ1,1Aの昇圧動作は次のようになる。クロック信号clkがハイレベルHレベルのとき、NMOSトランジスタnd1はオンとなり、インダクタ2に電流を蓄積する。ダイオード整流方式の場合、この蓄積された電流は、次のクロック信号clkがロウレベルLレベルとなるオフ期間にダイオード3を通して出力ノード9に供給される。同期整流方式の場合には、オフ期間にPMOSトランジスタprをオンさせる。入力電圧Vinに対して所望の出力電圧Voutを得るには、制御回路6において、オン期間Tonとオフ期間Toffとの比Ton/Toff比を、TonToff=VoutVin-1...となるよう設定する。例えば、Vin=1V、Vout=3Vのときには、Ton/Toff=2である。出力ノード9の電圧DVoutが所望の電圧に達したとき、PMOSトランジスタpsをオンして負荷に電圧を供給する。[起動用の回路要素の構成、動作の概要]次に、図1、図2のDC/DCコンバータ1,1Aの構成のうち、起動用の構成要素リング発振器50、チャージポンプ回路30、電源制御回路10、およびスイッチ回路SW1,SW2について説明する。まず、これらの起動用の回路要素が必要な理由は次のとおりである。現在の量産プロセスでは、少なくとも2種類のトランジスタが準備される。インターフェイスやアナログ用の3V耐圧の厚膜トランジスタとロジック回路用1.5V~2V耐圧の薄膜トランジスタである。厚膜トランジスタのゲート酸化膜厚は薄膜トランジスタのゲート酸化膜厚よりも厚い。図1、図2の制御回路6はアナログ回路を含んでおり、厚膜トランジスタで構成されるため2V程度の電圧が必要になる。初期状態では、制御回路6の動作に必要な2V程度の電圧が出力ノード9に充電されていないので、制御回路6を動作させることができない。そこで、制御回路6より低電圧で動作する起動用回路でNMOSトランジスタnd0をオンオフすることによって、制御回路6が動作可能な電圧レベルまで昇圧する必要がある。ところで、入力電圧Vinが常に0.8V以上であれば、起動用回路のうちリング発振器50だけ設けていれば十分である。リング発振器50はロジック回路のみで構成されるため、仮に、リング発振器を薄膜トランジスタで形成すれば0.8V程度での動作が可能であるからである。リング発振器ではTon/Toff=1となるが、起動時には図1のPMOSトランジスタpsがオフしているため負荷電流Ioutを供給する必要がない。このため、DC/DCコンバータ1は電流不連続モードで動作するので、出力ノード9の電圧DVoutは際限なく上昇する。DVoutが例えば2Vに達したときリング発振器50を止め、制御回路6による昇圧動作に切り替える。ところが、1セルの太陽電池や燃料電池など0.5~0.7V程度の入力電圧の場合には、薄膜トランジスタを用いて構成されたリング発振器50も動作させることができない。そこで、図1、図2のDC/DCコンバータ1,1Aでは、このような低入力電圧の場合に、薄膜トランジスタで構成されたチャージポンプ回路30を用いてリング発振器50が動作可能となる電圧を生成する。このとき、チャージポンプ回路を構成する薄膜トランジスタの基板領域に順方向のバイアスをかけて、実質的な閾値電圧Vthを低下させることで、低電圧動作を行なう。リング発振器50は、厚膜トランジスタで形成される。薄膜トランジスタの耐圧例えば2V以上の高電圧が入力された場合には、チャージポンプ回路30の破壊を防止する必要がある。このため、図1、図2のDC/DCコンバータ1,1Aにスイッチ回路SW1,SW2が設けられている。スイッチ回路SW1,SW2を切替えることによって、チャージポンプ回路30を入力電圧Vinから分離して破壊を防止する。図1、図2に示すように、スイッチ回路SW1は、入力ノード7からチャージポンプ回路30に至る電源電圧入力電圧Vinの供給経路上に設けられる。スイッチ回路SW2は、チャージポンプ回路30の出力をリング発振器50の駆動電圧として供給するか、入力電圧Vinをリング発振器50の駆動電圧として供給するかを切替える。電源制御回路10は、スイッチ回路SW1,SW2の切替えを制御する。図3は、図1、図2の電源制御回路10の制御動作を説明するための図である。チャージポンプ回路30は薄膜トランジスタで、リング発振器50は厚膜トランジスタで構成される。図3Aを参照して、入力電圧Vinが薄膜トランジスタの耐圧Vcore例えば2Vより低い場合Vin<Vcore、電源制御回路10からの制御電圧Vcntに応答してスイッチ回路SW1,SW2が切替わることによって、チャージポンプ回路30に入力電圧Vinが供給される。さらに、リング発振器50の電源電圧Vddringとしてチャージポンプ回路30で昇圧された出力電圧Vcpが供給される。図3Bを参照して、入力電圧Vinが薄膜トランジスタの耐圧Vcore例えば2Vより高い場合Vin>Vcore、電源制御回路10からの制御電圧Vcntに応答してスイッチ回路SW1,SW2が切替わることによって、チャージポンプ回路30は入力電圧Vinから分離され、リング発振器50には入力電圧Vinが直接供給される。[電源制御回路10、スイッチ回路SW1,SW2の詳細な構成]図4は、図1、図2の電源制御回路10およびスイッチ回路SW1,SW2の具体的構成を示す回路図である。なお、実施の形態1では、半導体装置の製造プロセスとして、トリプルウェルtriplewellプロセスすなわち、ディープNウェルdeepnwellが使用不可、デプレション型のNMOSトランジスタが使用可能と仮定している。なお、図4において、太いゲートで示したのが厚膜トランジスタ、細いゲートで示したのは薄膜トランジスタである。図4を参照して、スイッチ回路SW1は、チャージポンプ回路30への入力電圧Vinの供給経路上に直列に設けられたPMOSトランジスタp0,p1を含む。PMOSトランジスタp0,p1は薄膜トランジスタで構成される。スイッチ回路SW2は、厚膜トランジスタで形成されたPMOSトランジスタp3,p4と、インバータ29とを含む。PMOSトランジスタp3は、チャージポンプ回路30の出力からリング発振器50に至る経路上に設けられ、PMOSトランジスタp4は、リング発振器50に入力電圧Vinを直接供給する経路上に設けられる。PMOSトランジスタp4のゲートには、電源制御回路10からの制御電圧Vcntが入力され、PMOSトランジスタp3のゲートには、制御電圧Vcntの論理レベルをインバータ29によって反転した信号が入力される。インバータ29は、厚膜トランジスタで構成されたPMOSインバータ、または、Pチャネルの厚膜トランジスタとNチェネルの薄膜トランジスタとで形成されたCMOScomplementaryMOSインバータとして構成される。電源制御回路10の構成を機能的に区分すると、電源制御回路10は、スイッチ回路SW1,SW2のオンオフを制御するスイッチ制御部11と、PMOSトランジスタp0,p1およびチャージポンプ回路30を構成するPMOSトランジスタに対して基板電圧を供給する基板電圧制御部14と、PMOSトランジスタp0,p1の接続ノード97に入力電圧Vinを分圧した分圧電圧Vb2を供給する分圧回路15とを含む。スイッチ制御部11は、さらに複数の機能要素に区分でき、入力電圧Vinの電圧レベルを判定する判定部12と、CMOSインバータ13と、PMOSトランジスタp1のオンオフを制御するスタート回路16とを含む。判定部12は、入力電圧Vinが基準電圧Vcore薄膜トランジスタの耐圧を超えているか否かを判定する。図4に示すように、判定部12は、入力ノード7と接地ノードGNDとの間に順に直列に接続された抵抗素子r5およびNMOSトランジスタn3を含む。NMOSトランジスタn3は厚膜トランジスタで形成される。NMOSトランジスタn3のゲートには入力電圧Vinが与えられる。抵抗素子r5とNMOSトランジスタn3との接続ノード94の電圧は、制御電圧Vcntとして、CMOSインバータ13、基板電圧制御部14、およびスイッチ回路SW2に供給される。CMOSインバータ13は、入力ノード7と接地ノードGNDとの間に順に直列に接続されたPMOSトランジスタp5とNMOSトランジスタn2とを含む。PMOSトランジスタp5は厚膜トランジスタで形成され、NMOSトランジスタn2は薄膜トランジスタで形成される。トランジスタp5,n2のゲートには制御電圧Vcntが入力される。トランジスタp5,n2の接続ノード93の電圧は、制御電圧/VcntVcntの反転信号としてスイッチ回路SW1を構成するPMOSトランジスタp0のゲートに与えられる。基板電圧制御部14は、入力ノード7と接地ノードGNDとの間に順に直列に接続されたPMOSトランジスタp2および抵抗素子r2,r3を含む。PMOSトランジスタp2は厚膜トランジスタで形成される。PMOSトランジスタp2のゲートには制御電圧Vcntが入力される。PMOSトランジスタp2および抵抗素子r2の接続ノード90は、スイッチ回路SW1を構成するPMOSトランジスタp0の基板領域に接続される。抵抗素子r2,r3の接続ノード91は、スイッチ回路SW1を構成するPMOSトランジスタp1の基板領域に接続される。抵抗素子r2,r3によって、PMOSトランジスタp2のドレインと接地ノードGNDとの間の電圧を分圧する分圧回路18が構成される。分圧回路15は、入力ノード7と接地ノードGNDとの間に順に直列に接続された抵抗素子r0,r1を含む。抵抗素子r0,r1の接続ノード92は、PMOSトランジスタp0,p1の接続ノード97と接続される。スタート回路16は、接続ノード9297と接地ノードGNDとの間に順に直列に接続された抵抗素子r4およびNMOSトランジスタn0,n1を含む。NMOSトランジスタn0,n1は、薄膜トランジスタで構成される。抵抗素子r4およびNMOSトランジスタn0の接続ノード95は、PMOSトランジスタp1のゲートに接続される。NMOSトランジスタn0のゲートには分圧回路15から分圧電圧Vb2が与えられ、NMOSトランジスタn1のゲートには制御電圧Vcntが与えられる。[電源制御回路10の動作]以下、上記の構成の電源制御回路10の動作について説明する。1.Vin<Vcoreの場合まず、入力電圧Vinが薄膜トランジスタの耐圧Vcore例えば2Vより小さい場合について説明する。この場合、判定部12を構成するNMOSトランジスタn3はオフ状態であるので、判定部12から出力される制御電圧VcntはHレベルとなる。この結果、基板電圧制御部14のPMOSトランジスタp2がオフする。図5は、PMOSトランジスタp2がオフときの基板電圧制御部14の動作を説明するための図である。図5には、スイッチ回路SW1を構成するPMOSトランジスタp0のゲート70、ソース領域71、ドレイン領域72、基板領域ボディ領域、バックゲートとも称する73が示されている。図4、図5を参照して、PMOSトランジスタp2がオフの場合、PMOSトランジスタp0の基板電圧Vb0は、ソース領域の電圧に対してソース基板間の寄生PN接合の順方向降下電圧約0.7Vだけ下がった値となる。したがって、PMOSトランジスタp0の基板領域はソース領域に対して順方向にバイアスされている。PMOSトランジスタp0がオンしているので、PMOSトランジスタp1のソース電圧Vb2はVinになり、PMOSトランジスタp1の基板電圧Vb1は、ソース領域の電圧に対してソース基板間の寄生PN接合の順方向降下電圧約0.7Vだけ下がった値になる。したがって、PMOSトランジスタp1についても、基板領域はソース領域に対して順方向にバイアスされている。このように、PMOSトランジスタp0,p1の各基板領域が対応のソース領域に対して順方向にバイアスされることにより、PMOSトランジスタp0,p1の閾値電圧Vthが下がるので、入力電圧Vinが閾値電圧Vth以下でもチャージポンプ回路30に十分に電源電圧入力電圧Vinを供給できる。なお、Vin<Vcoreのとき、PMOSトランジスタp1のソース電圧Vb2=Vinおよび基板電圧Vb1は、チャージポンプ回路30を構成する各PMOSトランジスタのソースおよび基板領域にそれぞれ供給される。したがって、チャージポンプ回路30を構成する各PMOSトランジスタの基板領域も対応のソース領域に対して順方向にバイアスされている。再び図4を参照して、スタート回路16は、入力電圧Vinが規定値以上のときチャージポンプ回路30を駆動させる回路である。例えばVinが0.5V以上になるとPMOSトランジスタp1をオンさせることで、チャージポンプ回路30に電源電圧Vddcp=Vinを供給する。Vin<Vcoreの場合には、制御電圧VcntがHレベルであるので、スイッチ回路SW2を構成するPMOSトランジスタp3がオンする。この結果、リング発振器50の電源電圧Vddringとして、チャージポンプ回路30の出力電圧Vcpが供給される。2.Vin>Vcoreの場合次に、入力電圧Vinが薄膜トランジスタの耐圧Vcore例えば2Vより大きい場合について説明する。この場合、判定部12を構成するNMOSトランジスタn3はオン状態であるので、判定部12から出力される制御電圧VcntはLレベルとなる。これによって、スイッチ回路SW1を構成するPMOSトランジスタp0およびp1はオフとなり、基板電圧制御部14のPMOSトランジスタp2がオンする。分圧回路15を抵抗素子r0,r1の抵抗値が等しく、分圧回路18を構成する抵抗素子r2,r3の抵抗値が等しい場合、PMOSトランジスタp0に関して、ソース電圧、ゲート電圧および基板電圧はVin、ドレイン電圧はVin/2となる。PMOSトランジスタp1に関して、ソース電圧、ゲート電圧および基板電圧はVin/2、ドレイン電圧は0接地電圧となる。他の薄膜トランジスタに関しても端子間にはVin/2以上の電圧はかからないため、入力電圧Vinとして4V薄膜トランジスタの耐圧の2倍まで入力可能である。Vin>Vcoreのときは、チャージポンプ回路30へは電源供給されないため、Vddcpは接地電圧レベルとなっている。PMOSトランジスタp4は、制御電圧VcntがLレベルであるためオンする。これによって、リング発振器50の電源電圧Vddringとして入力電圧Vinが供給される。[チャージポンプ回路30の構成]図6は、図4のチャージポンプ回路30の構成を示す回路図である。図6を参照して、チャージポンプ回路30は、リング発振器chrng、バッファchbf、および昇圧部chdiを含む。通常、リング発振器chrngを構成するインバータはCMOSインバータPMOSトランジスタおよびNMOSトランジスタの直列接続で構成されるが、この実施の形態では、ディープNWELLを使用不可としているために、NMOSトランジスタの基板電圧は接地電圧に固定されてしまい、閾値電圧Vthを制御できない。したがって、リング発振器chrngは、閾値電圧Vthが制御できるPMOSインバータPMOSトランジスタと抵抗素子の直列接続で構成している。直列接続されたm個のPMOSインバータのうち第i番目1≦i≦mのPMOSインバータは、PMOSトランジスタQPiと抵抗素子Riを含む。PMOSトランジスタQPiのソースには電圧Vddcpが供給され、基板領域には電圧Vbpが供給される。バッファchbfは、直列接続された2個のPMOSインバータで構成される。各PMOSインバータを構成するPMOSトランジスタQPa,QPbのソースには電圧Vddcpが供給され、基板領域には電圧Vbpが供給される。昇圧部chdiは、ダイオード接続されたデプレッション型のNMOSトランジスタQD1~QD5と、コンデンサC1~C4とを含む。NMOSトランジスタQD1~QD5は直列に接続され、各接続ノードND1~ND4にコンデンサC1~C4の一端がそれぞれ個別に接続される。コンデンサC1~C4の他端にはバッファchbfからの信号が与えられる。ダイオード接続されたトランジスタの直列接続個数をnとすると、出力電圧Vcpの最大値は、Vcp=Vddcpn...となる。一般に、Vddcp<Vthの場合は昇圧できない。Vin<Vcore例えば2Vのときは、チャージポンプ回路30の電源電圧Vddcpとして入力電圧Vinが供給される。PMOSトランジスタの基板電圧はVbp<Vinで与えられるため、Vddcp<|Vth|でも動作可能である。一方、Vin>Vcore例えば2Vのときは、チャージポンプへは電源供給されないため、Vddcpは接地電圧レベルとなっている。[リング発振器50の構成]図7は、図1、図2のリング発振器50の構成の一例を示す回路図である。図7を参照して、リング発振器50は、m個の直列接続されたインバータINV1~INVmと、最終段のインバータINVmに直列に接続されたNANDゲート51と、NANDゲート51に直列に接続されたインバータ52とを含む。NANDゲート51の出力端子は、初段のインバータINV1の入力端子にも接続される。NANDゲート51の他方の入力端子には、外部から起動信号enbが入力される。起動信号enbをHレベルに設定することで、リング発振器50は動作開始し、インバータ52からクロック信号clk0が出力される。[効果]上記のとおり、実施の形態1による半導体装置100によれば、特殊プロセスを用いず低電圧で動作し、高電圧が入力された場合でも破壊の心配のないチャージポンプ回路30を提供できる。具体的には、入力電圧Vinが薄膜トランジスタの耐圧以下の場合は、チャージポンプ回路を構成する薄膜トランジスタの基板領域に順方向にバイアスをかけ、実質的なVthを低下させることで、低電圧動作を行う。たとえば、薄膜トランジスタの閾値電圧Vthを0.7Vとすると、基板電圧の制御がない場合は入力電圧VinについてVin>0.7Vでないとチャージポンプは動作しないが、本構成のように基板を順方向にバイアスすることで例えばVin>0.5Vで動作するようになる。入力電圧が薄膜トランジスタの耐圧以上の場合は、チャージポンプ回路を入力電圧から分離することで、チャージポンプ回路の破壊を防止できる。<実施の形態2>実施の形態2の場合には、半導体装置の製造プロセスとして、トリプルウェルプロセスすなわち、ディープNウェルが使用可能としている。ディープNウェルが使用可能の場合は、NMOSトランジスタの基板電圧を制御できる。図8は、図4の電源制御回路10の変形例としての電源制御回路10Aの構成を示す回路図である。図8の電源制御回路10Aは、チャージポンプ回路30AのNMOSトランジスタの基板電圧を制御するための基板電圧制御部17をさらに含む点で、図4の電源制御回路10と異なる。基板電圧制御部17は、図1の入力ノード7と接地ノードGNDとの間に順に直列に接続された抵抗素子r6およびNMOSトランジスタn4を含む。NMOSトランジスタn4は厚膜トランジスタで形成される。抵抗素子r6とNMOSトランジスタn4との接続ノード96の電圧Vbnが、チャージポンプ回路30Aを構成するNMOSトランジスタの基板領域に与えられる。図9は、図8のチャージポンプ回路30Aの構成を示す回路図である。図9を参照して、チャージポンプ回路30Aは、リング発振器chrng、バッファchbf、および昇圧部chdiを含む。リング発振器chrngは、直列接続されたm個のCMOSインバータで構成される。第i番目1≦i≦mのCMOSインバータは、PMOSトランジスタQPiとNMOSトランジスタQNiを含む。PMOSトランジスタQPiのソースには電圧Vddcpが供給され、基板領域には電圧Vbpが供給される。NMOSトランジスタQNiのソースは接地され、基板領域には電圧Vbnが供給される。バッファchbfは、直列接続された2個のCMOSインバータで構成される。各CMOSインバータを構成するPMOSトランジスタQPa,QPbのソースには電圧Vddcpが供給され、基板領域には電圧Vbpが供給される。各CMOSインバータを構成するNMOSトランジスタQNa,QNbのソースは接地され、基板領域には電圧Vbnが供給される。昇圧部chdiは、ダイオード接続されたエンハンスメント型のNMOSトランジスタQE1~QE5と、コンデンサC1~C4とを含む。NMOSトランジスタQE1~QE5は直列に接続され、各接続ノードND1~ND4にコンデンサC1~C4の一端がそれぞれ個別に接続される。コンデンサC1~C4の他端にはバッファchbfからの信号が与えられる。NMOSトランジスタQE1~QE5の基板領域には電圧Vbnが供給される。上記の構成によれば、Vin<Vcore例えば2Vのとき、図8の基板電圧制御部17においてNMOSトランジスタn4はオフである。したがって、チャージポンプ回路30Aを構成する各NMOSトランジスタの基板領域は、基板電圧制御部17の抵抗素子r6を介して入力ノード7電圧Vinに接続される。これにより、基板領域の電圧Vbnは、チャージポンプ回路30Aを構成する各NMOSトランジスタの基板ドレイン間の寄生PNダイオードの順方向電圧で規定される。すなわち、電圧Vbnは約0.7Vとなる。一方、Vin>Vcore例えば2Vの場合には、図8の基板電圧制御部17においてNMOSトランジスタn4はオンであるので、接続ノード96の電圧Vbnは接地電圧レベルに設定される。このため、チャージポンプ回路30Aを構成する各NMOSトランジスタQN1~QNm,QNa,QNbには、不要なリーク電流は流れない。上記のとおり、実施の形態2による半導体装置によれば、実施の形態1の場合と同様に、特殊プロセスを用いず低電圧で動作し、高電圧が入力された場合でも破壊の心配のないチャージポンプ回路30Aを提供できる。さらに、実施の形態2では、チャージポンプ回路30Aの内部のリング発振器chrngに抵抗素子を使う必要がないので、実施の形態1のチャージポンプ回路30に比べて面積を縮小できる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"