"半導体基板の主面に平行に、互いに直交するX軸およびY軸を定義するとき、それぞれ前記Y方向に延伸する複数の第1絶縁膜層および複数の第1ゲート半導体層が交互に積層され、前記X方向に周期的に設けられる複数の積層体と、前記複数の積層体の前記X方向におけるそれぞれの側面に設けられる複数の第1ゲート絶縁膜層と、前記複数の第1ゲート絶縁膜層の前記X方向におけるそれぞれの側面のうち、前記積層体の設けられない側に設けられ、前記Y方向に周期的に設けられる複数の第1チャネル層と、前記複数の積層体のうち隣接する2つの間において前記Y方向に周期的に設けられ、前記複数の第1チャネル層のうち隣接する2つと電気的に接続され、流れる電流により抵抗値が変化する材料からなる複数の抵抗変化材料層と、を有することを特徴とする半導体記憶装置。請求項1において、前記複数の第1絶縁膜層および前記複数の第1ゲート半導体層の前記X方向における幅と、前記複数の積層体の前記X方向における間隔とは等しく、前記複数の第1チャネル層の前記Y方向における幅と、前記複数の第1チャネル層の前記Y方向における間隔とは等しいことを特徴とする半導体記憶装置。請求項2において、前記複数の第1絶縁膜層および前記複数の第1ゲート半導体層の前記X方向における幅と、前記複数のチャネル層の前記Y方向における幅とは、それぞれ最小加工寸法Fであることを特徴とする半導体記憶装置。請求項1において、前記複数の抵抗変化材料層のXY平面における内側に設けられる複数の第2絶縁膜層をさらに有することを特徴とする半導体記憶装置。請求項1において、前記複数の積層体のうち、前記抵抗変化材料層を介して隣接する2つを、第1積層体および第2積層体とし、前記第1積層体および前記第2積層体にはそれぞれ、n個nは自然数の前記第1ゲート半導体層が含まれているとしたとき、前記第1積層体に含まれる前記第1ゲート半導体層のうち、下からk個目kは、1≦k≦n-1までに、その第1ゲート半導体層を含むトランジスタがオフ状態となる電位を印加し、その他のものに、その第1ゲート半導体層を含むトランジスタがオン状態となる電位を印加し、前記第2積層体に含まれる前記第1ゲート半導体層のうち、下からk個目までに、その第1ゲート半導体層を含むトランジスタが前記オン状態となる電位を印加し、その他のものに、その第1ゲート半導体層を含むトランジスタが前記オフ状態となる電位を印加することを特徴とする半導体記憶装置。請求項1において、前記複数の積層体のうち、前記抵抗変化材料層を介して隣接する2つを、第1積層体および第2積層体とし、前記第1積層体および前記第2積層体にはそれぞれ、n個nは自然数の前記第1ゲート半導体層が含まれているとしたとき、前記第1積層体に含まれる前記第1ゲート半導体層のうち、下からk個目kは、1<k≦n-1に、その第1ゲート半導体層を含むトランジスタが第2のオン状態となる電位を印加し、下から1個目からk-1個目までに、その第1ゲート半導体層を含むトランジスタが第2のオフ状態となる電位を印加し、下からk1個目からn個目までに、その第1ゲート半導体層を含むトランジスタが第1のオン状態となる電位を印加し、前記第2積層体に含まれる前記第1ゲート半導体層のうち、下からk個目に、その第1ゲート半導体層を含むトランジスタが前記第2のオン状態となる電位を印加し、下から1個目からk―1個目までに、その第1ゲート半導体層を含むトランジスタが前記第1のオン状態となる電位を印加し、下からk1個目に、その第1ゲート半導体層を含むトランジスタが第2のオフ状態となる電位を印加し、前記第1のゲート半導体層を含むトランジスタは、前記第1のオン状態の方が前記第2のオン状態よりも、そのチャネルの抵抗値は小さく、前記第2のオフ状態の方が前記第1のオフ状態よりも、そのチャネルの抵抗値は大きいこと特徴とする半導体記憶装置。請求項1において、前記半導体基板の上方かつ前記複数の積層体の下方に設けられ、前記Y方向に延伸する複数のワード線と、前記複数のワード線の上方かつ前記複数の積層体の下方に設けられ、前記複数のチャネル層のうち前記X方向に前記抵抗変化材料層を介して隣接する2つと電気的に接続される複数のダイオードと、前記複数の抵抗変化材料層の上方に設けられ、それぞれが前記Y方向に延伸する第2ゲート半導体層を有し、前記複数の第1チャネル層のうち前記X方向に前記積層体を介して隣接する2つを選択する複数の第1トランジスタと、前記X方向に延伸し、前記複数の第1チャネル層のうち前記X方向に並ぶものと電気的に接続される複数のビット線と、をさらに有することを特徴とする半導体記憶装置。請求項1において、前記半導体基板の上方かつ前記複数の積層体の下方に設けられる第1プレートと、前記第1プレートの上方かつ前記複数の積層体の下方に設けられ、前記複数の第1チャネル層のうち前記積層体を介して隣接する2つと、前記第1プレートとを電気的に接続する複数の第2トランジスタと、前記複数の抵抗変化材料層の上方に設けられ、それぞれが前記Y方向に延伸する第2ゲート半導体層を有し、前記複数の第1チャネル層のうち前記積層体を介して隣接する2つを選択する複数の第3トランジスタと、前記X方向に延伸し、前記複数の第1チャネル層のうち前記X方向に並ぶものと電気的に接続される複数のビット線と、をさらに有することを特徴とする半導体記憶装置。請求項1において、前記半導体基板の上方かつ前記複数の積層体の下方に設けられ、前記X方向に延伸する複数のワード線と、前記複数のワード線のいずれかと、前記複数の第1チャネル層のうち前記抵抗変化材料層を介して隣接する2つと、を電気的に接続する複数の第7トランジスタと、前記複数の抵抗変化材料層の上方に設けられ、前記複数の第1チャネル層のうち前記抵抗変化材料層を介して隣接する2つを選択する複数の第8トランジスタと、前記X方向に延伸し、前記複数の第1チャネル層のうち前記X方向に並ぶものと電気的に接続される複数のビット線と、をさらに有することを特徴とする半導体記憶装置。請求項1において、前記複数の抵抗変化材料層のそれぞれにおいて、M個MはM>2である自然数のメモリセルが構成されるとき、前記M個のメモリセルに含まれる前記抵抗変化材料層を、全て第1状態とし、その後、前記M個のメモリセルのうちL個LはL<M/2である自然数に含まれる前記抵抗変化材料層を、前記第1状態とは抵抗値の異なる第2状態とすることを特徴とする半導体記憶装置。請求項10において、M=2n-1、L=1であるnは自然数ことを特徴とする半導体記憶装置。請求項10において、M=2n、L=1であるnは自然数ことを特徴とする半導体記憶装置。半導体基板の主面に平行に、互いに直交するX軸およびY軸を定義するとき、a前記半導体基板の上方に、複数の第1絶縁層と複数のゲート半導体層が交互に積層され前記Y方向に延伸する積層体を、複数形成する工程と、b前記複数の積層体のそれぞれの側面に沿って複数のゲート絶縁層を形成する工程と、c前記複数のゲート絶縁層のそれぞれの側面に沿って複数のチャネル層を形成する工程と、d前記複数のチャネル層のそれぞれの間に、前記X方向に延伸し、前記Y方向には互いに交互に設けられる複数の第2絶縁層および複数の第3絶縁層を形成する工程と、e前記複数の第2絶縁層および前記複数の第3絶縁層から、前記複数の第2絶縁層を選択的に除去する工程と、f前記複数のチャネル層のそれぞれの側面のうち、前記第2絶縁層が除去された領域に沿って、複数の抵抗変化材料層を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。請求項13において、g前記複数の抵抗変化材料層のXY平面における内側に、複数の第4絶縁膜層を形成する工程をさらに有することを特徴とする半導体記憶装置の製造方法。請求項13において、h前記複数の第3絶縁層のそれぞれの間の領域に導電材料を充填し、前記X方向に延伸する複数のビット線を形成する工程を、さらに有することを特徴とする半導体記憶装置の製造方法。しかしながら、特許文献1に記載の相変化メモリには、以下のような課題が存在する。それは、一つの縦型チェインセルを選択する選択トランジスタが縦型トランジスタで形成されている点である。この選択トランジスタは、1本のソース線に対し複数の選択トランジスタが設けられており、これらの選択トランジスタは、それぞれ独立して選択できるようにする必要がある。従って、ゲート電極を絶縁膜で分離する必要があり、ソース線方向に隙間ができてしまい集積度、すなわち低コスト化を推進する妨げになっている。具体的には、選択トランジスタのゲート電極の幅が2FF:最小加工寸法、ゲート電極間の幅がFとなるためメモリセルのピッチは3Fとなる。ゲート電極の延伸方向のメモリセルのピッチは2Fなのでメモリセル面積は各層6F2となる。また特許文献2については以下のような課題が存在する。特許文献1と異なり、選択素子にダイオードを用いているため平面内2方向ともにメモリアレイはピッチ2Fで形成されている。つまり各層で2F×2F=4F2が、メモリセルが周期的に形成されるアレイ内の単位セルの面積である。またゲートをライン/スペース状に加工した例では単位セル内に2つの独立メモリセルを形成できるためメモリセル面積は各層2F2となる。しかしながら、製造プロセスにおいて、ゲート/ゲート間スペース絶縁膜の積層体に形成した深い溝内に成膜した相変化材料とシリコンとを一括加工する工程が必要である。この工程は、異なる材料を高アスペクト比の溝内で一括加工するプロセスになるため難易度が高く、積層数を制限する要因となるため低コスト化を推進する妨げとなる。また特許文献3については以下のような課題が存在する。特許文献2と同様にメモリセルのゲート電極はピッチ2Fのライン/スペース状に形成されているため単位セル面積は各層4F2であるが、積層されているゲートにメモリアレイ内で各層同電位が与えられている上、選択トランジスタも存在しないので上下の電極配線の交点に存在する2つのチャネルは同時選択されることになり単位セル内では各層1つのメモリセルの動作しかできない。つまりメモリセル面積は各層4F2である。また特許文献2のダイオードのような上下の電極の交点を選択するためのデバイスが無いので、半選択部での漏れ電流が大きくメモリセルアレイの大きさを小さくせざるを得ないので同じ容量の場合にメモリセルアレイの数が増加するため周辺回路の数が増加する。そのため周辺回路面積も増加し、セル占有率=メモリセルが占める面積÷メモリセルが占める面積周辺回路面積が低下し低コスト化の推進を阻害する。また、特許文献1,2,3に共通の課題として、情報の記録時に直列接続されたチェインセルに1セルの1ビットの情報を記憶する動作に関連するものがある。記録密度の向上だけのためにはこの方法で良いのだが、全てのセルに1ビットずつ書き込みを行うので、書込み転送速度が向上しない、書込みディスターブによるデータ破壊のおそれがあるといった課題である。そこで、本発明の目的の1つ目は、より平易なプロセスで実現可能な構造であり、高密度化により好適な構造であるメモリセルアレイを提供することで、メモリのビットコストを低減することである。本発明の目的の2つ目は、高信頼、高転送速度を実現するためのデータ書込み方法を提供することである。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。第1に、半導体記憶装置であって、半導体基板の主面に平行に、互いに直交するX軸およびY軸を定義するとき、それぞれY方向に延伸する複数の第1絶縁膜層および複数の第1ゲート半導体層が交互に積層され、X方向に周期的に設けられる複数の積層体と、複数の積層体のX方向におけるそれぞれの側面に設けられる複数の第1ゲート絶縁膜層と、複数の第1ゲート絶縁膜層のX方向におけるそれぞれの側面のうち、積層体の設けられない側に設けられ、Y方向に周期的に設けられる複数の第1チャネル層と、複数の積層体のうち隣接する2つの間においてY方向に周期的に設けられ、複数の第1チャネル層のうち隣接する2つと電気的に接続され、流れる電流により抵抗値が変化する材料からなる複数の抵抗変化材料層と、を有することを特徴とする。第2に、半導体記憶装置の製造方法であって、半導体基板の主面に平行に、互いに直交するX軸およびY軸を定義するとき、a半導体基板の上方に、複数の第1絶縁層と複数のゲート半導体層が交互に積層されY方向に延伸する積層体を、複数形成する工程と、b複数の積層体のそれぞれの側面に沿って複数のゲート絶縁層を形成する工程と、c複数のゲート絶縁層のそれぞれの側面に沿って複数のチャネル層を形成する工程と、d複数のチャネル層のそれぞれの間に、X方向に延伸し、Y方向には互いに交互に設けられる複数の第2絶縁層および複数の第3絶縁層を形成する工程と、e複数の第2絶縁層および複数の第3絶縁層から、複数の第2絶縁層を選択的に除去する工程と、f複数のチャネル層のそれぞれの側面のうち、第2絶縁層が除去された領域に沿って、複数の抵抗変化材料層を形成する工程と、を有することを特徴とする。本発明により、微細化により好適なメモリセルアレイを製造し、半導体記憶装置の大容量化とビットコスト低減、またはデータ転送レートの向上を実現することができる。以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。<メモリアレイ構成>図1は本発明の実施例1の半導体記憶装置の一部立体模式図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。ワード線2、ワード線2と周辺回路とを接続するコンタクト孔WLC、p型不純物がドープされたポリシリコン層40pと低濃度の不純物がドープされたポリシリコン層50pとn型不純物がドープされたポリシリコン層60pからなるダイオード層PD、メモリセルのゲートポリシリコン層21p、22p、23p、24p、選択トランジスタのゲートポリシリコン層25p、メモリセルのゲートポリシリコン層に給電するための金属配線GL1O、GL2O、GL3O、GL4O、メモリセルのゲートポリシリコン層21p、22p、23p、24pと配線GL1O、GL2O、GL3O、GL4Oをそれぞれ接続するコンタクトGC1O、GC2O、GC3O、GC4O、選択トランジスタのゲートポリシリコン層25pに給電するための金属配線STGLO、選択トランジスタのゲートポリシリコン層25pと配線STGLOを接続するコンタクトSTGCO、ビット線3、ビット線3と周辺回路とを接続するコンタクト孔BLC、から構成される部分が図1に示されている。メモリセルのゲートポリシリコン層21p、22p、23p、24pと選択トランジスタのゲートポリシリコン層25pは、メモリアレイMA内でライン/スペース状にパターニングされていて、Y方向の端部でそれぞれ1本おきに結束されている。図1では、奇数番目の21p、22p、23p、24p、25pが結束されているのが示されている。図示されていないが、Y方向の反対側の端部で偶数番目の21p、22p、23p、24p、25pが結束されていて、メモリセルのゲートポリシリコン層に給電するための金属配線GL1E、GL2E、GL3E、GL4E、メモリセルのゲートポリシリコン層21p、22p、23p、24pと配線GL1E、GL2E、GL3E、GL4Eをそれぞれ接続するコンタクトGC1E、GC2E、GC3E、GC4E、選択トランジスタのゲートポリシリコン層25pに給電するための金属配線STGLE、選択トランジスタのゲートポリシリコン層25pと配線STGLEを接続するコンタクトSTGCEが形成されている。図2は図1のうち、特にメモリアレイMAの部分を抜き出して示した図である。Y方向に延伸する複数のワード線2の上にポリシリコンからなるダイオード層PDが設けられている。ここで、ダイオード層PDはY方向において絶縁膜図示しないを介して周期的に設けられている。ゲートポリシリコン層21p、22p、23p、24p、25pと絶縁膜層11、12、13、14、15、71の積層膜は、ワード線2の延伸方向と平行なY方向にストライプ状にパターニングされている。ビット線3はワード線2と垂直なX方向に延伸するストライプ形状で、絶縁膜71上に配置されていて、同じくX方向に延伸する絶縁膜52の間に埋め込まれている。ゲートポリシリコン層21p、22p、23p、24p、25pと絶縁膜層11、12、13、14、15、71の積層膜のスペース部分ではビット線3の下部では、ゲートポリシリコン層21p、22p、23p、24pの側壁、絶縁膜層11、12、13、14の側壁と絶縁膜15の側壁の下部にはゲート絶縁膜9、チャネルポリシリコン層88p、89p、相変化材料層7が順に積層される。絶縁膜層15の側壁の上部とゲートポリシリコン層25p、絶縁膜層71の側壁ではゲート絶縁膜層9、チャネルポリシリコン層88p、89pが積層されている。両面のチャネルポリシリコン層間には絶縁膜層92が埋め込まれている。ゲートポリシリコン層21p、22p、23p、24p、25pと絶縁膜層11、12、13、14、15、71の積層膜のスペース部分のビット線3の下部の底部では、ポリシリコン層60pの上表面とチャネルポリシリコン層89pが接触している。ポリシリコン層50pは更にポリシリコン層40pを介して配線2に繋がっている。ポリシリコン層60p、50p、40pでダイオード層PDを形成している。このように、図3のメモリアレイMAは、Y方向に延伸しダイオード層PDの上方に設けられ絶縁膜11~15を介して互いに積層される複数の第1ゲート半導体層21p~24pと、Y方向に延伸し第1ゲート半導体層の上方に設けられる第2ゲート半導体層25pと、を有する積層体が、X方向に周期的に設けられる構成を有する。そして、第1ゲート半導体層および第2ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層9と、第1ゲート半導体層および第2ゲート半導体層の側面のうちX側に第1ゲート半導体層を介して設けられ、Y方向に周期的に設けられ、ダイオード層PDと電気的に接続される複数の第1チャネル層8pXと、同様に-X側に設けられる複数の第2チャネル層8p-Xと、第1ゲート半導体層の側面のうちX側に第1ゲート絶縁膜層および第1チャネル層を介して設けられかつ同様にX側に第2チャネル層を介して設けられ、Y方向に周期的に設けられ、流れる電流によって抵抗値が変化する材料からなる複数の第1抵抗変化材料層とを有する。係る構成によって、最小加工寸法をFとしたとき、X方向、Y方向ともに繰返し周期は2Fとなる。したがって、単位セル面積は4F2である。しかしながら、図3、4で以下に説明するように、積層された第1ゲート半導体層の1層当り単位セル内に2つのメモリセルを形成することが可能であり、第1ゲート半導体層の1層当りのメモリセル面積は2F2となる。特許文献1、3の技術で示されている6F2、4F2よりも微細なメモリセルとなっている。また、3次元的なメモリアレイMAが記憶素子として機能するためには、X、Y、Zのそれぞれの方向における選択動作が可能であれば良いが、上述のメモリアレイ構成によって係る選択動作が可能である。その理由については後述する。本発明の半導体記憶装置は、相変化材料層7に含まれるGe2Sb2Te5などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し10-6秒程度以上保持することで結晶状態にすることでできる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。<Z方向の第1の選択動作>本明細書においては、トランジスタを同一の状態にする電圧を同一の値として表記している例えば、トランジスタをオン状態にするゲート電圧は全て5Vと表記。但し、ゲート電圧の具体的な値は、それぞれのトランジスタで調整される可能性がある。具体的には、トランジスタを同一の状態にする際に、ゲート線GL1Oには5Vが印加されるが、ゲート線GL2Oには5.1Vが印加される、というように、各ゲート線にそれぞれ最適な電圧が印加される可能性がある。これを踏まえ、本明細書において同一の状態で規定されるトランジスタには、必ずしも同一のゲート電圧が印加されるとは限らず、ゲート電圧は異なるが結果的に同一の状態が実現されたトランジスタを含むものである。図3、4では、図2のメモリセルアレイMAのXZ平面における断面のうち一部分を抜き出して示している。絶縁膜層31は、図1、2では分かりやすさのために省いていたが、PD間スペースに埋め込まれた絶縁膜である。図3では選択セルSMCはゲートポリシリコン層21pと22pの境界の絶縁膜層12の標高Z軸方向における基板表面からの距離を示す意味で用いる。以下同じの相変化材料膜7が対応している。図1で説明したように、左右のゲートポリシリコン層は、21pがそれぞれGL1O、GL1Eに接続されているというように、それぞれ別の配線に接続されていて独立な電位を給電できるようになっている。ゲート線GL1Oには0Vを印加し、ゲートポリシリコン21pの側壁特に、当該ゲートポリシリコン層と同一の標高の部分を指す意味で用いる。以下同じのチャネルシリコン層88p、89pをそのチャネルとするトランジスタをオフ状態にする。ゲート線GL2O、GL3O、GL4O、STGLOには5Vを印加し、側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタをオン状態にする。ゲート線GL1Eには5Vを印加し、側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタをオン状態にする。ゲート線GL2E、GL3E、GL4E、STGLEには0Vを印加し、側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタをオフ状態にする。左側-X側のチャネルシリコン88p、89pはビット線3から選択セルSMCまでゲートによって低抵抗状態となって電気的に接続され、SMCからダイオード層PDまではゲートによって電気的に切断される。右側X側のチャネルシリコン88p、89pはビット線3から選択セルSMCまでゲートによって電気的に切断され、SMCからダイオード層PDまではゲートによって低抵抗状態となって電気的に接続される。ビット線BLには0V、ワード線WLにはリセット動作時、セット動作時、読み出し動作時にそれぞれ4、3、2Vを印加する。ビット線BL、ワード線WL間の電位差により電流は、図3に示すように、X側でダイオード層PDからSMCまでチャネルシリコン層を伝わって流れ、SMCでは相変化材料層7を経由し、-X側ではSMCからビット線3まで再びチャネルシリコン層を流れる。リセット動作、セット動作時には、SMCで相変化材料層7を流れる電流によって相変化材料の抵抗値を変化させて動作を行う。読出し動作時には、SMCで相変化材料層7を流れる電流値を判定し動作を行う。以上の図3の読出し方式をまとめると以下のようになる。まず、第1積層体GL1O~GL4Oおよびそれらの間の絶縁膜層および第2積層体GL1E~GL4Eおよびそれらの間の絶縁膜層にそれぞれn個nは自然数、図3においては4の第1ゲート半導体層が含まれているとする。このとき、第1積層体に含まれる第1ゲート半導体層のうち、下からk個目までGL1Oに、その第1ゲート半導体層を含むトランジスタがオフ状態となる電位を印加し、その他のものGL2O~GL4Oに、その第1ゲート半導体層を含むトランジスタがオン状態となる電位を印加するなお、kは、1≦k≦n-1であり、図3においてはk=1の例を示している。そして、第2積層体に含まれる第1ゲート半導体層のうち、下からk個目までGL1Eに、その第1ゲート半導体層を含むトランジスタがオン状態となる電位を印加し、その他のものGL2E~GL4Eに、その第1ゲート半導体層を含むトランジスタがオフ状態となる電位を印加する。ここで、第1ゲート半導体層を含むトランジスタは、オン状態の方がオフ状態よりも、当然そのチャネルの抵抗値が小さい。従って、GL1Oの側壁のチャネルシリコン層88p、89pおよびGL2Eの側壁のチャネルシリコン層88p、89pがそれぞれ高抵抗状態となるため、ワード線2から流れる電流は、まず第2積層体側のチャネルシリコン層を流れ、その後絶縁膜層12の標高で相変化材料層7を経由して第1積層体側のチャネルシリコン層へ流れる。係る電流経路を利用して、ゲートポリシリコン層境界の絶縁膜の標高の相変化材料層7に対する、セット/リセット/読出し動作を実現することが可能となる。結果として、図3の点線で囲んだそれぞれの領域が、メモリセルとして機能することとなる。<Z方向の第2の選択動作>図3では、ゲートポリシリコン層境界の絶縁膜の標高の相変化材料層7に対して、セット/リセット/読出し動作を行なう方法を示したが、図4のようにゲートポリシリコン層の標高に書き込みを行なうこともできる。以下の説明においては、複数のオン状態およびオフ状態を用いるため、図3の説明において単にオン状態と称していた状態を第1のオン状態と称し、単にオフ状態と称していた状態を第1のオフ状態と称する。ゲート線GL1Oには-4Vを印加し、側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタを第2のオフ状態にする。ここで、第2のオフ状態においては、-4Vという印加電圧が第1のオフ状態における印加電圧0Vよりも低いため、ゲート線GL1Oがその近傍のチャネルシリコン層を高抵抗状態にする働きは、第2のオフ状態の方が第1のオフ状態よりも強くなる。その結果、ゲート線GL1Oの標高のみならず絶縁膜12の標高においても、その側壁のチャネルシリコン層88p、89pが高抵抗状態になる。ゲート線GL2Oには3Vを印加し、側壁のチャネルシリコン層88p、89pとるトランジスタを第2のオン状態にする。ここで、ゲート線GL2Oがその側壁のチャネルシリコン層88p、89pを低抵抗状態とする働きは、第2のオン状態の方が第1のオン状態より弱い。さらに、第2のオン状態においてゲート線GL2Oが側壁のチャネルシリコン層88p、89pを低抵抗状態とする働きは、第2のオフ状態においてゲート線GL1O側壁のチャネルシリコン層88p、89pを高抵抗状態とする働きよりも弱い。本実施例においては、ゲート線GL2Oへの印加電圧3Vの絶対値がゲート線GL1Oへの印加電圧-4Vの絶対値よりも小さいことにより、係る関係を実現している但し、上述した印加電圧の調整により、絶対値が逆転することはありうる。そのため、ゲート線GL1Oが絶縁膜12の側壁のチャネルシリコン層88p、89pを高抵抗状態にする効果は、ゲート線GL2Oによって打ち消される程ではない。ゲート線GL3O、GL4O、STGLOには5Vを印加し、側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタを第1のオン状態にする。ゲート線GL1Eには5Vを印加し、側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタを第1のオン状態にする。ゲート線GL2Eには3Vを印加し、同じく側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタを第2のオン状態にする。ゲート線GL3Eには-4Vを印加し、側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタを第2のオフ状態にする。ここで、ゲート線GL2Eに3Vを印加し、ゲート線GL3Eに-4Vを印加する効果は、上述したゲート線GL1OとGL2Oの印加電圧による効果と同様である。すなわち、ゲート線GL2EとGL3Eの間の絶縁膜13において、その側壁のチャネルシリコン層88p、89pが高抵抗状態となる。ゲート線GL4E、STGLEには0Vを印加し、側壁のチャネルシリコン層88p、89pをそのチャネルとするトランジスタを第1のオフ状態にする。以上の図4の読出し方式をまとめると以下のようになる。まず、第1積層体に含まれる第1ゲート半導体層のうち、下からk個目GL2Oに、その第1ゲート半導体層を含むトランジスタが第2のオン状態となる電位を印加し、下から1個目からk-1個目GL1Oまでに、その第1ゲート半導体層を含むトランジスタが第2のオフ状態となる電位を印加し、下からk1個目からn個目までGL3O~GL4Oに、その第1ゲート半導体層を含むトランジスタが第1のオン状態となる電位を印加するなお、kは、1<k≦n-1であり、図4においてはk=2の例を示している。次に第2積層体に含まれる第1ゲート半導体層のうち、下からk個目GL2Eに、その第1ゲート半導体層を含むトランジスタが第2のオン状態となる電位を印加し、下から1個目からk―1個目までGL1Eに、その第1ゲート半導体層を含むトランジスタが第1のオン状態となる電位を印加し、下からk1個目GL3Eに、その第1ゲート半導体層を含むトランジスタが第2のオフ状態となる電位を印加する。なお、下からk2個目以降GL4Eには、その第1ゲート半導体層を含むトランジスタが第1のオフ状態となる電位を印加している。これらについては、第2のオフ状態となる電位を印加しても良いが、ゲート絶縁膜のうち不必要な部分に対し大きな電位差が印加されるのを避けるため、第1のオフ状態となる電位を印加することが望ましい。ここで、第1のゲート半導体層を含むトランジスタは、第1のオン状態の方が第2のオン状態よりも、そのチャネルの抵抗値は小さく、第2のオフ状態の方が第1のオフ状態よりも、そのチャネルの抵抗値は大きい。従って、GL1Oを含むトランジスタ第2のオフ状態は、その側壁のチャネルシリコン層のみならず、絶縁膜層12の標高のチャネルシリコン層までも高抵抗状態とする。同様に、GL3Eを含むトランジスタ第2のオフ状態は、その側壁のチャネルシリコン層のみならず、絶縁膜層13の標高のチャネルシリコン層まで高抵抗状態とする。その結果、ワード線2から流れる電流は、まず第2積層体側のチャネルシリコン層を流れ、その後、ゲート線GL2OおよびGL2Eの標高で相変化材料層7を経由して第1積層体側のチャネルシリコン層へ流れる。係る電流経路を利用して、ゲートポリシリコン層の標高の相変化材料層7に対する、セット/リセット/読出し動作を実現することが可能となる。結果として、図4の点線で囲んだそれぞれの領域が、メモリセルとして機能することとなる。<Z方向の選択動作まとめ>以上をまとめると、左側-X側のチャネルシリコン層88p、89pはビット線3から選択セルSMCまでゲートによって低抵抗状態にされて電気的に接続され、SMCからダイオード層PDまでは絶縁膜12の側壁も含めてゲートによって高抵抗状態にされて電気的に切断される。右側X側のチャネルシリコン層88p、89pはビット線3から選択セルSMCまで絶縁膜13の側壁も含めてゲートによって電気的に切断され、SMCからダイオード層PDまではゲートによって低抵抗状態で電気的に接続される。ビット線BLには0V、ワード線WLにはリセット動作時、セット動作時、読み出し動作時にそれぞれ4、3、2Vを印加する。ビット線BL、ワード線WL間の電位差により電流は、図3、4に示すように、X側でダイオード層PDからSMCまでチャネルシリコン層を伝わって流れ、SMCの相変化材料層7を経由し、-X側ではSMCからビット線3まで再びチャネルシリコン層を流れる。リセット動作、セット動作時には、SMCで相変化材料層7を流れる電流によって相変化材料7の抵抗値を変化させて動作を行う。読出し動作時には、SMCで相変化材料層7を流れる電流値を判定し動作を行う。このとき、SMCの選択動作には、図3、4で説明した2通りの方法があり、同一のセル面積に対して2倍の情報を記憶しうる。そのため、実行的なセル面積を1/2に低減しうる。<X方向、Y方向の選択動作>図5では、図3、4の縦型セルがXY方向に並んだメモリアレイMAの等価回路図を示しており、リセット動作、セット動作、読出し動作を行う際の、ビット線BL1、BL2、ワード線WL1、WL2の電位関係を示している。図3、4と同様に、例えばWL1の電位、4/3/2Vはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図5の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。BL1、WL1の交点に配置された縦型セルが選択されている状態を示している。BL1、WL1の交点ではダイオードに順バイアスが印加される方向に電圧が与えられているので、図3、4で示したような電圧を縦型セルに印加することでセルを選択して動作を行なうことが可能である。BL1、WL2の交点、BL2、WL1の交点ではビット線、ワード線間が等電位なので電流が流れない。BL2、WL2の交点ではダイオードPDに逆バイアスが印加されるので電流が流れない。したがってBL1、WL1の交点だけを選択し電流を流すことができる。以上をまとめると、ビット線とワード線の交点1か所を選択して動作させることができる。したがって、本実施例の構成によりX方向、Y方向の選択動作が可能となる。<製造プロセス>図6~図29を用いて、本発明の実施例1の半導体記憶装置の製造方法を説明する。図6aのように、周辺回路とワード線コンタクトWLCが形成された半導体基板1上に層間絶縁膜を介して、ワード線となるタングステン膜層2、p型不純物がドープされたアモルファスシリコン層40a、低濃度の不純物がドープされたアモルファスシリコン層50a、n型不純物がドープされたアモルファスシリコン層60aを順に成膜する。次に図6bのように、成膜した膜をワード線方向に延在するストライプ状のパタンに加工した後スペースを絶縁膜31で埋め込み、CMP法で絶縁膜31の上部を除去して平坦化し、アモルファスシリコン層60aの上表面を露出させる。加工の際にアモルファスシリコン層40a、50a、61a、62aからワード線まで自己整合的に一括して加工していることから、ワード線方向に対しては、ワード線とアモルファスシリコンピラーの各層とには積層ずれが発生せず、メモリ書換え動作の信頼性を高めることができる。次に、絶縁膜層11、アモルファスシリコン層21a、絶縁膜層12、アモルファスシリコン層22a、絶縁膜層13、アモルファスシリコン層23a、絶縁膜層14、アモルファスシリコン層24a、絶縁膜層15、アモルファスシリコン層25a、絶縁膜層71、アモルファスシリコン層26aを順に成膜する。アモルファスシリコン層21a~26aには、例えば、りんPがドープされている。その後、成膜した積層膜をワード線2の延在方向と平行なストライプ状に加工し、ワード線2の直上に絶縁膜層11、アモルファスシリコン層21a、絶縁膜層12、アモルファスシリコン層22a、絶縁膜層13、アモルファスシリコン層23a、絶縁膜層14、アモルファスシリコン層24a、絶縁膜層15、アモルファスシリコン層25a、絶縁膜層71、アモルファスシリコン層26aからなる積層膜のストライプのスペース部分を形成する。その結果、断面図は図7のようになる。次に、形成したスペースを完全には埋め込まないように絶縁膜9、続いてアモルファスシリコン層88aを成膜する。その結果、断面図は図8のようになる。その後、アモルファスシリコン88aのうち、最上表面とアモルファスシリコン60a上で絶縁膜9を介して成膜されているアモルファスシリコン88aをエッチバックで除去する。次に、当該エッチバックで露出したアモルファスシリコン60a上の絶縁膜9を、エッチバックで一部除去する。その結果、断面図は図9のようになる。次にアモルファスシリコン層89aを図10のようにスペースを完全には埋め込まないように成膜する。次にダミー絶縁膜51をスペースが完全に埋め込まれるように成膜した後、アモルファスシリコン60aと同じ導電型の不純物、例えばヒ素As、またはりんPをイオン打ち込み法によりアモルファスシリコン88a、89aの上部にドーピングする。ドーピングされたアモルファスシリコン88a、89aは98a、99aとなる。次に熱処理によりアモルファスシリコン層40a、50a、60a、88a、89a、98a、99a、21a、22a、23a、24a、25a、26aの結晶化とこれらに含まれている不純物の活性化を行う。アモルファスシリコン層40a、50a、60a、88a、89a、98a、99a、21a、22a、23a、24a、25a、26aはそれぞれポリシリコン層40p、50p、60p、88p、89p、98p、99p、21p、22p、23p、24p、25p、26pとなり断面図は図11のようになる。また、図11に対応する立体模式図は図12のようになる。但し、見易さのために図11における絶縁膜31を、図12においては省いている。以下の製造工程は立体模式図とA-A断面、B-B断面を用いて説明する。次に、n型ポリシリコン層98p、99p、ダミー絶縁膜層51、チャネルポリシリコン層88p、89p、およびポリシリコン層60p、50p、40pを、ワード線2と垂直な方向に延在するストライプ状に加工する。加工する際、図2のA-A断面に対応する部分において、ゲートポリシリコン層21p、22p、23p、24p、25pと絶縁膜層11、12、13、14、15、71の積層膜およびゲート絶縁膜層9は加工されず残り図11の形のまま残されるが、チャネルポリシリコン層88p、89p、98p、99pおよび26pは除去される図13。さらに、A-A断面におけるワード線2上のポリシリコンダイオードPDも、上記ストライプ状の加工と併せて一括して除去される。ポリシリコン40p、50p、60pのパタンは、加工前はワード線2の方向に延在するストライプ形状であるが、図13の工程によって各ワード線、ビット線の交点だけにパタンが残るように加工される。図2のB-B断面に対応する部分では、図13の工程で加工を行わないので図11のままである。この工程で立体模式図は図14のようになる。次に、絶縁膜52を図13、14で加工したスペースが埋まるように成膜する。その結果、B-B断面は図15のようになり、A-A断面は図16のようになる。立体模式図は図17のようになる。次にCMP、またはエッチバックにより絶縁膜52の一部を除去してダミー絶縁膜51の表面を露出させる。その結果、図15、16の断面および図17の立体模式図はそれぞれ図18、19、20のようになる。次にダミー絶縁膜51を例えばウェットエッチングにより除去する。ここでウェットエッチング前に露出しているのはダミー絶縁膜51、絶縁膜52の両方だが、ダミー絶縁膜51を予めSOG膜で形成し、絶縁膜52をCVDで形成するなど形成方法を変えることで、ウェットエッチングの際にダミー絶縁膜51だけを選択的に除去できるようにする。その結果、図18、19の断面および図20の立体模式図はそれぞれ図21、22、23のようになる。次に、相変化材料層7を成膜する。その結果、図21、22の断面および図23の立体模式図はそれぞれ図24、25、26のようになる。なお、ここでは図24、26のように溝内に相変化材料が完全に埋め込まれるようにしたが、後述するように相変化材料を完全には埋め込まずに、残ったスペースに絶縁膜91を完全に埋め込まれるように成膜することも可能である。この方法については後述する。次に、エッチバックにより相変化材料層7の最上表面の標高が絶縁膜層15の最上層の標高よりも低く、絶縁膜層15の最下層の標高よりも高くなるようにする。絶縁膜層15の最上層の標高よりも低くすることは、ゲートポリシリコン層25pのゲートがオフしたとき、相変化材料層7を介してソースドレインに電流が流れることを防止するためである。また、絶縁膜層15の最下層の標高よりも高くする理由は、絶縁膜層15の標高にメモリセルを形成するためである。その結果、図24、25の断面はそれぞれ図27、28のようになる。次に絶縁膜層92を埋め込み、ウェットエッチングによりポリシリコン層99pの最上表面を露出させる。その後、図1、図2のBLC、すなわち、ビット線3と半導体基板に形成しておいた周辺回路を接続するコンタクトBLCを形成する。その後、ビット線3材料を成膜した後、CMPによって絶縁膜52上のビット線材料を除去する。その結果、図27、28の断面はそれぞれ図29、30のようになる。なおここではCMPにより絶縁膜52上のビット線材料を除去することでビット線を加工したが、レジストパタンをマスクに用いてドライエッチングで加工することももちろん可能である。ここで、本製法は、h既に形成されている絶縁膜52のそれぞれの間の領域に導電材料を充填することで、X方向に延伸するビット線3を形成する工程を有する点に特徴がある。この工程は、いわゆるダマシンプロセスであり、ビット線3とその間の絶縁膜52とを、自己整合的に形成することが可能となる。従って、当該工程により、一度導電層を積層してからパターニングするような工程と比較して、パターニング用のリソグラフィ工程が不要になる上ビット線3の形成の際のばらつきによるビット線抵抗ばらつきを低減しうる効果がある。その後、メモリアレイ端のゲートポリシリコンを図2のように各層へのコンタクトが形成できるように加工し、ストライプ状に加工した部分を含めた全体を層間絶縁膜で埋め込む。ゲートポリシリコン層21p、22p、23p、24pに至るコンタクトGC1O、GC2O、GC3O、GC4O、GC1E、GC2E、GC3E、GC4E、ゲートポリシリコン層25pに至るコンタクトSTGCO、STGCE、ゲート配線GL1O、GL2O、GL3O、GL4O、GL1E、GL2E、GL3E、GL4E、STGLO、STGLE、ゲート配線と周辺回路を接続するコンタクトを形成し半導体記憶装置を構成する。以上をまとめると、本実施例に係る半導体記憶装置の製造方法は、a半導体基板の上方に,複数の第1絶縁層11~15と複数のゲート半導体層21a~24aが交互に積層されY方向に延伸する積層体を、複数形成する工程図6~7と、b複数の積層体のそれぞれの側面に沿って複数のゲート絶縁層9を形成する工程図9と、c複数のゲート絶縁層のそれぞれの側面に沿って複数のチャネル層88p,89pを形成する工程図10と、d複数のチャネル層のそれぞれの間に、X方向に延伸し、Y方向には互いに交互に設けられる複数の第2絶縁層ダミー絶縁膜51および複数の第3絶縁層絶縁膜52を形成する工程図11~20と、e複数の第2絶縁層および複数の第3絶縁層から、複数の第2絶縁層を選択的に除去する工程図21~23と、f複数のチャネル層のそれぞれの側面のうち、第2絶縁層が除去された領域に沿って、複数の抵抗変化材料層を形成する工程図24~28と、を有することを特徴とする。また、本実施例に係る発明の特徴を、当該製造方法によって製造された装置に着目すると、半導体記憶装置であって、半導体基板の主面に平行に、互いに直交するX軸およびY軸を定義するとき、それぞれY方向に延伸する複数の第1絶縁膜層11~15および複数の第1ゲート半導体層21a~24aが交互に積層され、X方向に周期的に設けられる複数の積層体と、複数の積層体のX方向におけるそれぞれの側面に設けられる複数の第1ゲート絶縁膜層9と、複数の第1ゲート絶縁膜層のX方向におけるそれぞれの側面のうち、積層体の設けられない側に設けられ、Y方向に周期的に設けられる複数の第1チャネル層88p、89pと、複数の積層体のうち隣接する2つの間においてY方向に周期的に設けられ、複数の第1チャネル層のうち隣接する2つと電気的に接続され、流れる電流により抵抗値が変化する材料からなる複数の抵抗変化材料層7と、を有することを特徴とする。係る特徴によって、各層をストライプ状に加工する工程工程a、dを完了した後に抵抗変化材料層を形成する工程fことが可能になるため、抵抗変化材料とシリコンとを一括加工するような、高難易度な工程が不要となり、より平易なプロセスでメモリセルアレイを提供しうる。さらに、当該構造および製法によって、X方向およびY方向のどちらにおいても、ストライプ形状の配線幅およびスペース部分を、最小加工寸法Fとしたメモリアレイが実現できる。すなわち、本実施例に係る半導体記憶装置は、複数の第1絶縁膜層および複数の第1ゲート半導体層のX方向における幅と、複数の積層体のX方向における間隔とは等しく、複数の第1チャネル層のY方向における幅と、複数の第1チャネル層のY方向における間隔とは等しい特徴をさらに有する。より具体的には、複数の第1絶縁膜層および複数の第1ゲート半導体層のX方向における幅と、複数のチャネル層のY方向における幅とは、それぞれ最小加工寸法Fであることをさらなる特徴とする。その上で、図3、4において説明した通り、各ゲート線の標高および各ゲート絶縁膜の標高の相変化材料層7に独立した情報を記憶することが可能となるので、単位セル内に2つの独立メモリセルを形成可能となり、メモリセル面積が各2F2となるメモリセルアレイを提供しうる。以上それぞれの効果により、より平易なプロセスで実現可能な構造であり、高密度化により好適な構造であるメモリセルアレイを提供し、メモリのビットコストを低減することが可能となる。そして、特に図2のメモリセルアレイは、半導体基板の上方かつ複数の積層体の下方に設けられ、Y方向に延伸する複数のワード線2と、複数のワード線の上方かつ複数の積層体の下方に設けられ、複数のチャネル層のうちX方向に抵抗変化材料層を介して隣接する2つと電気的に接続される複数のダイオード40p、50p、60pと、複数の抵抗変化材料層の上方に設けられ、それぞれがY方向に延伸する第2ゲート半導体層を有し、複数の第1チャネル層のうちX方向に積層体を介して隣接する2つを選択する複数の第1トランジスタ25p、88p、89pを含むトランジスタと、X方向に延伸し、複数の第1チャネル層のうちX方向に並ぶものと電気的に接続される複数のビット線と、をさらに有することを特徴とする。係る構成によって、特許文献1の選択トランジスタのようにピッチ3Fで加工しなくてはならない選択素子が不要となる。ダイオードはワード線2の配線幅に収まり、第1トランジスタのゲート25pは積層体の上層に形成しうるためである。これにより、上述したメモリセル面積が2F2となるメモリセルアレイを実現しうる。但し、配線と選択素子の組み合わせはこれに限られるものではないため、他の構成については図36以降で説明する。なお、実施例1の図面ではメモリセルのゲートポリシリコン層を4層積層した例を示したが、積層数を5層以上にすることも可能である。<メモリセル構造の変形例>図24、25、26の工程では、相変化材料を完全に埋め込むことで記録層を形成した。その結果、メモリアレイMAをXY平面に平行な面での断面図で見ると、図31のようになる。aはゲートポリシリコン24pの標高での断面図であり、bは絶縁膜14の標高での断面図である。しかし、図24、25、26の工程で、相変化材料を完全には埋め込まずに残ったスペースに絶縁膜91を埋め込むことで記録層を形成することもできる。例えば、図32の立体模式図のようにダミー絶縁膜51が除去されたスペースに相変化材料膜7が完全には埋め込まれないように成膜する。その後絶縁膜91を相変化材料膜7のスペースが完全に埋まるように成膜する図33。その後、図27、28の工程と同様にエッチバックにより相変化材料層7と絶縁膜91の最上表面の標高が絶縁膜層15の最上層の標高よりも低く、絶縁膜層15の最下層の標高よりも高くなるようにする。次に図32、33の工程と同様に絶縁膜層92を埋め込み、ウェットエッチングによりポリシリコン層99pの最上表面を露出させる。その後、図1、図2のBLC、すなわち、ビット線3と半導体基板に形成しておいた周辺回路を接続するコンタクトBLCを形成する。その後、ビット線3材料を成膜した後、CMPによって絶縁膜52上のビット線材料を除去する。なお、前述のようにビット線の加工はドライエッチングで行うことももちろん可能である。このように製造したメモリアレイMAをXY平面に平行な面での断面図で見ると、図34のようになる。aはゲートポリシリコン24pの標高での断面図であり、bは絶縁膜14の標高での断面図である。図34のメモリセル構造の場合、図3、4の動作を行なうことができるのはもちろんだが、それに加えて図35に示すようなチェインセル動作を行なうことも可能である。すなわち、例えば以下のような動作が行われる選択セルSMCが接続されているゲート線GL1O、GL1Eには0Vを印加し、チャネルポリシリコン層88p、89pをチャネルとするトランジスタをオフ状態にする。選択セルSMCが接続されていないゲート線GL2O、GL2E、GL3O、GL3E、GL4O、GL4Eには5Vを印加し、トランジスタをオン状態にする。ビット線BLには0V、ワード線WLにはリセット動作時、セット動作時、読み出し動作時にそれぞれ4、3、2Vを印加する。選択トランジスタのゲートポリシリコンは、SMCと接続されている側のゲート、すなわちSTGLEに5Vを印加しトランジスタをオン状態にする。SMCが接続されていない側のゲート、すなわちSTGLOには0Vを印加しトランジスタをオフ状態にする。非選択セルUSMCではトランジスタがオン状態でチャネルの抵抗が低くなり、またオン状態になっているSTGLEのチャネルポリシリコン層88p、89pも抵抗が低くなっている。USMC部分での相変化材料層7の状態によらず、ほぼ同じ電流が流れるようにすることができる。SMCではトランジスタがオフ状態であるため電流は相変化材料層7を流れる。リセット動作、セット動作時には、SMCで相変化材料層7を流れる電流によって相変化材料7の抵抗値を変化させて動作を行う。読出し動作時には、SMCで相変化材料層7を流れる電流値を判定し動作を行う。STGLOがゲートポリシリコン層25pに接続された選択トランジスタはオフ状態であるので、図35の左側X側のUSMCを経由した電流は流れない。したがって相変化材料層7に電流が流れるのはSMCだけになり、選択的な動作が可能である。XY選択については図5での説明と同様に可能である。図35に示す動作によって、特許文献2にも示されている動作で4F2の面積内に2つのセルを形成できる。図3、4、35の動作を合せると4F2の面積内に4つのセルを形成することが可能であり、セル面積は各層1F2になる。図34には単位セル内の4つのメモリセルに対応する箇所をCELL1、CELL2、CELL3、CELL4と記述して示している。以上をまとめると、本変形例におけるメモリセルは、複数の抵抗変化材料層相変化材料層7のXY平面における内側に設けられる絶縁膜層絶縁膜91をさらに有することを特徴とする。または、当該特徴を製造方法に着目すると、g複数の抵抗変化材料層のXY平面における内側に絶縁膜層を形成する工程をさらに有することを特徴とする。ここで、この絶縁膜91は、図34ではXY平面における断面形状が長方形状に記載されているが、これに限られるものではない。少なくとも相変化材料層7の内側に設けられていれば、単位セル内を上述した4つのメモリセルCELL1~4に分割することが可能となり、実効的なセル面積を1/4に低減しうる。<XY選択用デバイスの変形例1>図1~図35では、XY方向の選択用のデバイスにダイオードPDを用いたが、他の方法もある。図36~44を用いてXY方向の選択方法の別の例を説明する。図36では、ダイオードPDを用いる代りに、ポリシリコン層81pをゲートとする選択トランジスタを付加している。図37では図36のXZ平面における断面図を示しており、リセット動作、セット動作、読出し動作を行う際の、選択トランジスタと、ゲート配線GL1O、GL2O、GL3O、GL4O、GL1E、GL2E、GL3E、GL4Eの関係を示している。BLnの電位、4/3/2Vはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図37の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。下側の選択トランジスタでは、STGLDmだけをオン状態にし、上側の選択トランジスタではSTGLU1をオン状態にすると、電流が流れるパスは選択セルSMCを含む経路だけに限られる。以上をまとめると、図36の構成は、半導体基板の上方かつ複数の積層体の下方に設けられる第1プレート2と、第1プレートの上方かつ複数の積層体の下方に設けられ、複数の第1チャネル層のうち積層体を介して隣接する2つと、第1プレートとを電気的に接続する複数のトランジスタTXL1と、複数の抵抗変化材料層の上方に設けられ、それぞれがY方向に延伸する第2ゲート半導体層を有し、複数の第1チャネル層のうち積層体を介して隣接する2つを選択する複数のトランジスタTXL2と、X方向に延伸し、複数の第1チャネル層のうちX方向に並ぶものと電気的に接続される複数のビット線3と、をさらに有することを特徴とする。係る構成によって、メモリアレイMAのXY方向の選択動作が可能となる。その理由は以下の通りである以下、チャネル層8pのうち、各ゲート半導体層を含む積層体のX側に設けられるものを8pX、-X側に設けられるものを8p-Xのように表記する。末尾の数字は添番である。X選択トランジスタ層TXL1は、そのX側および-X側のチャネル層を同時に選択する。例えば図37のように、STGLDmに5/5/5Vを印加すると、チャネル層8pX3および8p-X2が選択され、ワード線WLと電気的に接続される。しかし、X選択トランジスタ層TXL1で選択されるチャネル層はこれら2つだけではない。チャネル層41pおよびポリシリコン層42pによって、チャネル層8pX1と8p-X2は同時にダイオード層PDと電気的に接続されることが可能であり、チャネル層8p-X1と8pX2は同時にワード線WLと電気的に接続されることが可能であるためである。すなわち、STGLDmに5/5/5Vが印加された際に選択されるチャネル層は、8pX1、8p-X2、8pX2、8p-X3の4つであり、X選択トランジスタ層TXL1は、都合4つのチャネル層を選択するトランジスタ層である。これに対し、X選択トランジスタ層TXL2が選択するチャネル層は2つである。例えば図37のように、STGLU1に5/5/5Vが印加された場合に選択されるチャネル層は8p-X1と8pX1だけである。従って、X選択トランジスタ層TXL2によって選択されるチャネル層は、絶縁膜を介して直接接続されている2つだけである。これらを踏まえると、図37のように、X選択トランジスタ層TXL1とTXL2において、選択状態とするゲート半導体層をX方向に1つずらすことで、X方向に1つの電流経路を選択可能となる。図37においては、TXL1において8pX1、8p-X2、8pX2、8p-X3の4つが、TXL2において8p-X1と8pX1の2つが選択状態となり、他のチャネル層は非選択状態となるため、結果として選択状態となり電流が流れるチャネル層は、TXL1とTXL2の両者によって選択される8p-X2と8pX1にまたがる経路のみである。従って、本実施例の構成によりX方向の選択動作が可能となる。Y方向の選択は、選択セルが含まれるビット線BLnにはリセット動作時、セット動作時、読出し動作時にそれぞれ4/3/2Vを印加し、選択セルが含まれないビット線には0Vを印加すれば良い。以上より、図36、37の構成でXY選択が可能なことが分かる。さらに、ワード線2をプレート状にできるため、コンタクト面積を図2のレイアウトよりも大きくとることで配線抵抗を低減できる効果もある。<XY選択用デバイスの変形例2>図38は別のXY方向の選択の方式を示した図である。YZ平面の断面も示している。図38の構成は、半導体基板の上方かつ複数の積層体の下方に設けられる第1プレート2と、第1プレートおよび複数の第1チャネル層のうち抵抗変化材料層を介して隣接する2つと電気的に接続される複数の第2チャネル層Ty,m,nと、複数の第2チャネル層のうち、Y方向に隣接する2つを選択する複数の第4トランジスタTYL1と、複数の第2チャネル層のうち、Y方向に隣接する2つであって、第4トランジスタが選択するものとは異なる2つを選択する複数の第5トランジスタTYL2と、複数の抵抗変化材料層の上方に設けられ、それぞれがY方向に延伸する第2ゲート半導体層を有し、複数の第1チャネル層のうちX方向に積層体を介して隣接する2つを選択する複数の第6トランジスタSTG4を含むトランジスタと、複数の第6トランジスタの上方に設けられ、複数の第1チャネル層と電気的に接続される第2プレート3と、をさらに有することを特徴とする。係る構成によって、1段目のY選択トランジスタ層TYL1でSTG1,mだけにON電圧を印加することで、ゲートの両側の2か所のチャネルシリコン41pだけがオン状態にできる。更に2段目のY選択トランジスタ層TYL2で、STG2,m1だけにON電圧を印加することで、下部電極2と電気的に導通するのは端子Ty,m,2だけとなる。X方向の構成および選択動作は図39、40と同様である。以上より、図38の構成によって、XY方向の選択動作が可能であることがわかる。図38の方式では、X方向、Y方向ともに選択トランジスタで選択するため、ワード線のみならずビット線はライン/スペース状に加工しなくても良く、図38のようにプレート状にできる。そのため、図36よりもさらに配線抵抗を低減できる利点がある。<XY選択用デバイスの変形例3>図36、37では下部電極2はプレート状でありビット線がX方向に延伸するライン/スペース状に加工されていたが、図39のように下部電極2ワード線WLもビット線と同様にX方向に延伸するライン/スペース状に加工することもできる。具体的には、図39の構成は、半導体基板の上方かつ複数の積層体の下方に設けられ、X方向に延伸する複数のワード線2と、複数のワード線のいずれかと、複数の第1チャネル層のうち抵抗変化材料層を介して隣接する2つと、を電気的に接続する複数の第7トランジスタ81pを含むトランジスタと、複数の抵抗変化材料層の上方に設けられ、複数の第1チャネル層のうち抵抗変化材料層を介して隣接する2つを選択する複数の第8トランジスタ71を含むトランジスタと、X方向に延伸し、複数の第1チャネル層のうちX方向に並ぶものと電気的に接続される複数のビット線3と、をさらに有することを特徴とする。係る構造において、図39のX方向の選択については図36、37と同様に可能であり、Y方向の選択については、対応するワード線2およびビット線3を選択すれば必然的に実現される。図39の構成は、ワード線2とビット線3がともにX方向に延伸しているため、図39のメモリセルアレイを2層積層して、1層目のビット線3を2層目のビット線2として用いるような、いわゆる超積層の構造に好適であり、メモリセルアレイの積層を推進して半導体記憶装置の大容量化を推進する際に好適である。<XY選択用デバイスの変形例4>図40では、チャネル半導体層38pが縦型セルの底部でY方向に結束され、Y方向に延伸している。Y方向に延伸する半導体層に沿ってゲート絶縁膜を介してポリシリコンゲート81pがY方向に延伸している。すなわち、図40の構成は、半導体基板の上方に設けられ、Y方向に延伸する複数の第3ゲート半導体層81pと、複数の第3ゲート半導体層のそれぞれの上層に第2ゲート絶縁膜層9のうち、特に81pの直上の領域を介して設けられ、複数の第1チャネル層のうち抵抗変化材料層を介して隣接する2つを電気的に接続する複数の第3チャネル層8pのうち、特に81pの直上の領域と、複数の抵抗変化材料層の上方に設けられ、それぞれがY方向に延伸する第4ゲート半導体層を有し、複数の第1チャネル層のうちX方向に積層体を介して隣接する2つを選択する複数の第9トランジスタ25pを含むトランジスタと、をさらに有することを特徴とする。係る構成において、X方向の選択は選択部のゲートポリシリコンのみリセット動作、セット動作、読出し動作時にともに5Vを印加してY方向に延伸するチャネルをオン状態にすることで実現する。選択されない箇所は0Vを印加してオフ状態にする。Y方向の選択は、選択セルが含まれるビット線BLnにはリセット動作時、セット動作時、読出し動作時にそれぞれ4/3/2Vを印加し、選択セルが含まれないビット線には0Vを印加すれば良い。したがって図40の構成でXY選択が可能なことが分かる。図40の構成は、図9で行ったような、スペース底部の絶縁膜層9を除去して低面のダイオードを露出させる工程が必要ない。Y方向に延伸するポリシリコンゲート81pが底部の絶縁膜層9を介して底部のチャネルシリコン層8の導通状態を制御することで、X方向の選択を実現しているためである。よって、より平易なプロセスでメモリセルアレイを実現しうるという効果がある。<XY選択用デバイスの変形例5>図41では、XY方向の選択をバイポーラトランジスタBJTを用いて行う例を示している。n型ポリシリコン61pがコレクタ、62pがエミッタ、p型ポリシリコン141pがベースとなるBJTがXY選択デバイスとなっている。n型ポリシリコン62pはソース電極2と同様にプレート状でバリアメタルを介して2と電気的に接続されている。p型ポリシリコン141pはY方向に延伸していてワード線WL1、WL2などを形成する。n型ポリシリコン61pはビット線3とベース線141pの交点にだけ形成されていてX方向、Y方向ともに個々に分離されている。X方向の選択は、選択部のみベースワード線に1Vを印加し、それ以外は0Vを印加することで行う。Y方向の選択は、選択セルが含まれるビット線BLnにはリセット動作時、セット動作時、読出し動作時にそれぞれ4/3/2Vを印加し、選択セルが含まれないビット線には0Vを印加すれば良い。したがって図41の構成でXY選択が可能なことが分かる。さらに、XY選択用デバイスの変形例2と同様にワード線2をプレート状にできるため、コンタクト面積を図2のレイアウトよりも大きくとることで配線抵抗を低減できる効果もある。またXY選択用デバイスの変形例2のMOSトランジスタと比較して、バイポーラトランジスタは大電流を駆動できるのでXY選択用デバイス部での電圧降下を低減することで動作時のビット線電圧を低減できる。<XY選択用デバイスの変形例6>図42はワード線と縦型セルの間に選択用のデバイスが存在しない例である。図1~41ではメモリセルのゲートポリシリコン層21p、22p、23p、24pは1本おきに電気的結束され、奇数番目どうし、偶数番目どうしが結束されていた。図42の構成では、ゲートポリシリコン層21p、22p、23p、24pを例えば3本おきに結束する必要がある。すなわち3m番目どうし、3m1番目どうし、3m2番目どうしmは自然数を結束する。なおかつゲートポリシリコン25pは結束せずに全て独立に制御することで動作させることが可能となる。図43では図42のXZ平面における断面図を示しており、リセット動作、セット動作、読出し動作を行う際の、選択トランジスタと、ゲート配線GL11、GL21、GL31、GL41、GL12、GL22、GL32、GL42、GL13、GL23、GL33、GL43の関係を示している。選択ビット線BLnの電位、4/3/2Vはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。非選択ビット線の電位は0Vである。図43の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。選択トランジスタでは、STGLmだけをオン状態にし、GL11は0V、GL21、GL31、GL41は5/5/5V、GL21は5/5/5V、GL21、GL31、GL41は0V、GL13、GL23、GL33、GL43は0Vとすることで電流が流れるパスは選択セルSMCを含む経路だけに限られる。以上をまとめると、X方向の選択動作が可能となる。Y方向の選択は、選択セルが含まれるビット線BLnにはリセット動作時、セット動作時、読出し動作時にそれぞれ4/3/2Vを印加し、選択セルが含まれないビット線には0Vを印加すれば良い。したがって図42、43の構成でXY選択、Z選択が可能なことが分かる。その上で、選択素子が不要になる分より平易なプロセスで製造することが可能になる。<高速データ転送用の書込み動作>高速データ転送を実現するためには、単位時間当たりに書込む情報量ビット数を多くすれば良く、その方法として同時に複数のセルに並列書込みを行う方法がフラッシュメモリでは用いられている。相変化メモリのような抵抗変化型メモリでも同様のことはもちろん可能である。それに加えて、本実施例1の半導体記憶装置を用いると図44のように縦型セル内の直列に接続された複数のセルに同時に書換えを行うことが可能となる。図44は図3の方法によるセル選択をSMC1、SMC2の2つの選択セルに対して行った例である。2つの選択セルに対して同時にセット、あるいはリセット動作を行なってもセルどうしが直列接続されているので消費電流は2倍にならないことが特徴である。ただし、選択セルが1つの場合と比較して、必要なビット線-ワード線間電圧は増加する。例えば、選択セルが1つだけの図3ではリセット/セット動作の電圧はそれぞれ4V、3Vだったのに対して、2つの選択セルがある図44の場合にはそれぞれ4.5V,3.5Vのようになる。メモリセルへの情報の記録方法として、1セルに1ビットを記録する方法、1セルにnビットn≧2を記録する方法が良く知られている。本発明では、データ転送速度を向上する技術として、実施例1の半導体記憶装置でMセルを用いてNビットN<Mを記録する方法を考案した。データ書込みを行なう前に書込み対象となるセルは、全てセット状態にしておくことを前提としている。図45aではC1、C2、C3の3セルを用いて2ビットを記録する例を示している。3セルが全てセット状態である状態を00、1番目のセルだけがリセット状態である状態を01、2番目のセルだけがリセット状態である状態を10、3番目のセルだけがリセット状態である状態を11と、セルの状態とビットパタンを対応づける。このようにすると、00、01、10、11の情報を書込むのにそれぞれリセット動作を行う必要があるセルは、0個、1個、1個、1個である。全てのビットパタンが同じ確率で書き込まれるとすると平均0.75個のセルを書込むことになる。2ビットの情報を記憶するのに0.75個のセルを書込むので、1ビット当り0.375個のセルをリセット動作することになる。一方、通常の1セルに1ビットの情報をきおくする場合、セット状態を0、リセット状態を1と対応づけると、1ビットの情報書込みの際にリセット動作を行う必要があるセル数は平均0.5個である。つまり、図45aの方式の方が、情報1ビットを記録するのに必要なリセット動作の回数が少なくてすむ。すなわち、高速にデータ転送を行うことが可能となる。セルC1、C2、C3の選び方として、例えば図37のCELL1、CELL2、CELL3、CELL4のうちの3つCELL2、CELL3、CELL4を用いることができる。このようにすると単位セル内で2ビットを記録できる。もちろん、セルC1、C2、C3の選び方はこれに限定されるものではない。図45bではC1~C7の7セルを用いて3ビットを記録する例を示している。7セルが全てセット状態である状態を000、1番目のセルだけがリセット状態である状態を001、2番目のセルだけがリセット状態である状態を010、3番目のセルだけがリセット状態である状態を100、4番目のセルだけがリセット状態である状態を011、5番目のセルだけがリセット状態である状態を101、6番目のセルだけがリセット状態である状態を011、7番目のセルだけがリセット状態である状態を111と、セルの状態とビットパタンを対応づける。このようにすると、000、001、010、100、011、101、110、111の情報を書込むのにそれぞれリセット動作を行う必要があるセルは、0個、1個、1個、1個、1個、1個、1個、1個である。全てのビットパタンが同じ確率で書き込まれるとすると平均7/8個のセルを書込むことになる。3ビットの情報を記憶するのに7/8個のセルを書込むので、1ビット当り7/24個のセルをリセット動作することになる。図45aの場合の0.5個よりも更に情報1ビットを記録するのに必要なリセット動作の回数が少なくてすみ、高速にデータ転送を行うことが可能となる。C1~C7の選び方は例えば、それぞれCELL1~CELL4の4つのセルから成る単位セル2つの中の8つのセルから7つを選ぶことができる。もちろん、セルC1~C7の選び方はこれに限定されるものではない。図45cではC1~C8の8セルを用いて3ビットを記録する例を示している。8セルのうち1番目のセルだけがリセット状態である状態を000、2番目のセルだけがリセット状態である状態を001、3番目のセルだけがリセット状態である状態を010、4番目のセルだけがリセット状態である状態を100、5番目のセルだけがリセット状態である状態を011、6番目のセルだけがリセット状態である状態を101、7番目のセルだけがリセット状態である状態を110、8番目のセルだけがリセット状態である状態を111、とセルの状態とビットパタンを対応づける。このようにすると、000、001、010、100、011、101、110、111の情報を書込むのにそれぞれリセット動作を行う必要があるセルは、どの場合も1個である。平均1個のセルを書込むことになる。3ビットの情報を記憶するのに1個のセルを書込むので、1ビット当り1/3個のセルをリセット動作することになる。図45aの場合の0.5個よりも更に情報1ビットを記録するのに必要なリセット動作の回数が少なくてすみ、高速にデータ転送を行うことが可能となる。C1~C8の選び方は例えば、それぞれCELL1~CELL4の4つのセルから成る単位セル2つの中の8つのセルを選ぶことができる。もちろん、セルC1~C8の選び方はこれに限定されるものではない。このように12n個のセルに対して必ず1セルだけリセット動作を行うあるいは、22n-1個個のセルに対して必ず1個以下のセルだけリセット動作を行うことで、1セルに1ビットを記録する場合よりもデータ転送レートを高速にできることがわかる。1のn=3の場合が図45cであり、2のn=2の場合が図45a、n=3の場合が図45bである。一般に3M個のセルに対して必ずL個のセルだけリセット動作を行う、あるいは4Mセルに対して必ずL個以下のセルだけリセット動作を行うことで、1セルに1ビットを記録する場合よりも1ビット当りの情報書き込みに必要なリセット動作の回数を減らすことができるL<M/2。したがって、データ転送速度を高速にできる。本発明の実施例1の縦型チェインセル内に図3、4、35の動作で選択可能な複数のセルでM個のセルを構成し、その中からL個のセルを選択して上述の1234の動作を行うことができる。なお、本発明の実施例1では、記録材料として相変化材料7を用いたが、記録材料には相変化材料ではない抵抗変化材料を用いることも可能である。"