"一平面上に少なくともキャパシタの形成されたキャパシタ領域とキャパシタの形成されていない非キャパシタ領域とを備えた半導体装置の製造方法であって、表面が略平坦な半導体基板の上に所定の高さを有するキャパシタを形成してキャパシタ領域と非キャパシタ領域とを規定する工程と、前記キャパシタの高さよりも厚い膜厚の層間絶縁膜で前記キャパシタ領域および前記非キャパシタ領域を覆う工程と、前記非キャパシタ領域の前記層間絶縁膜の隆起部立ち上がり点から前記キャパシタ領域の一部領域上であって、前記立ち上がり点からの水平方向の距離Lrである第1の領域を残して、前記キャパシタ領域上の前記層間絶縁膜をエッチング量Hdでエッチングするエッチング工程と、少なくとも前記第1の領域の前記層間絶縁膜を前記非キャパシタ領域上の前記層間絶縁膜高さまで除去し、前記キャパシタ領域と前記非キャパシタ領域上の前記層間絶縁膜の表面を前記キャパシタが露出しない程度に平坦化する平坦化工程と、を含み、前記Lrに対する前記Hdのアスペクト比Hd/Lrを0.6以下とすることを特徴とする半導体装置の製造方法。前記アスペクト比Hd/Lrを0.25以下とする請求項1に記載の半導体装置の製造方法。前記エッチング量Hdは、前記非キャパシタ領域の前記層間絶縁膜表面からの前記隆起部高さと略同じである請求項1又は2に記載の半導体装置の製造方法。前記Lrは、前記キャパシタの高さの4倍以上である請求項1又は2に記載の半導体装置の製造方法。前記Lrは10μm以下とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。前記平坦化工程は、化学機械研磨法によることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。前記化学機械研磨法は、前記半導体基板の研磨面を研磨パッドに第1の圧力で押し当てる工程と、第1の圧力よりも大きい第2の圧力に上昇させる工程とを含むことを特徴とする請求項6に記載の半導体装置の製造方法。前記第1の圧力は2psi以下を用いることを特徴とする請求項7に記載の半導体装置の製造方法。前記化学機械研磨法は、半導体基板の研磨面と研磨パッドとを第1の相対速度で接触させる工程と、接触後に第1の相対速度より大きい第2の相対速度に上昇させる工程とを含むことを特徴とする請求項6に記載の半導体装置の製造方法。前記第1の相対速度として、0.19m/sec以下を用いることを特徴とする請求項9に記載の半導体装置の製造方法。前記第1の相対速度から前記第2の相対速度に上昇する際の加速度は0.19m/sec2以下を用いることを特徴とする請求項9又は10に記載の半導体装置の製造方法。前記半導体基板の研磨面と研磨パッドとを第1の相対速度で接触させる工程は、前記研磨パッドの回転速度を10rpm以下、前記半導体基板の回転速度を10rpm以下で行うことを特徴とする請求項11に記載の半導体装置の製造方法。第2の相対速度に上昇させる工程は、回転加速度10rpm/sec以下で行うことを特徴とする請求項12に記載の半導体装置の製造方法。前記層間絶縁膜が、2層の積層膜である請求項1乃至13のいずれか1項に記載の半導体装置の製造方法。前記積層膜において、上層膜より下層膜の方が段差被覆性に優れた膜である請求項14に記載の半導体装置の製造方法。前記キャパシタ領域は、個々のキャパシタに情報の書き込み及び消去を行うスイッチング素子が接続されたメモリセル領域を含む請求項1乃至15のいずれか1項に記載の半導体装置の製造方法。前記キャパシタ領域は、複数のキャパシタが直列又は並列に接続され、補償容量を構成した領域を含む請求項1乃至15のいずれか1項に記載の半導体装置の製造方法。前記キャパシタ領域の少なくとも一つは、前記層間絶縁膜の一方の隆起部立ち上がり点から対向する他方の立ち上がり点までの水平方向の最短距離が10μm以下であり、前記エッチング工程において前記層間絶縁膜がエッチングされない非エッチングキャパシタ領域を構成する請求項1乃至17のいずれか1項に記載の半導体装置の製造方法。前記キャパシタは、カップ状の下部電極の内壁及び外壁を覆う容量膜と、該容量膜を覆う上部電極とを有し、該上部電極の上面は水平方向に略平坦なプレート電極を構成する請求項1乃至18の何れか1項に記載の半導体装置の製造方法。前記キャパシタは、前記下部電極の上端近傍で下部電極を支持する支持体膜を備え、前記容量膜及び上部電極が該支持体膜を覆っている請求項19に記載の半導体装置の製造方法。前記キャパシタ領域の前記上部電極は、平面視に略矩形の外縁を有し、前記層間絶縁膜の前記立ち上がり点で規定される隆起部外縁は、前記キャパシタ領域の上部電極外縁に追従した略矩形の外周を備えることを特徴とする請求項20に記載の半導体装置の製造方法。前記エッチング工程において形成される第1の領域の内縁は、前記層間絶縁膜の隆起部の前記立ち上がり点で規定される外周の各辺において略平行である請求項21に記載の半導体装置の製造方法。特許文献2では、周辺回路部にダミーパターンが置かれ、キャパシタが形成されている領域上の層間絶縁膜を平坦化前に部分的に除去することが示されているが、エッチングで残った前記領域上の層間絶縁膜は、キャパシタが形成されている領域と形成されていない領域との境界部でクラックを生じ、その後のCMPではがれて、部分的にくぼみを発生させることが本発明者らの検討により明らかとなった。このくぼみにその後に形成する配線材料が残ってしまい、ショートするという弊害をきたしている。本発明では、キャパシタが形成されている領域以下、キャパシタ領域というとキャパシタが形成されていない領域以下、非キャパシタ領域という上を、キャパシタ高さよりも厚い膜厚の層間絶縁膜で覆った後に、キャパシタ領域と非キャパシタ領域との間に形成される層間絶縁膜の段差なくして平坦化するため、まずキャパシタ領域上の層間絶縁膜を、非キャパシタ領域上での立ち上がり部からキャパシタ領域上に向かって水平方向にキャパシタの高さの少なくとも4倍以上の距離で絶縁膜を残す第1の領域を除いて除去する。このように所定の幅で第1の領域を残すことにより、この部分が次のCMPによる平坦化によって、はがれてくぼみ欠陥が発生することを抑制できることを見出した。すなわち、本発明の一実施形態によれば、一平面上に少なくともキャパシタの形成されたキャパシタ領域とキャパシタの形成されていない非キャパシタ領域とを備えた半導体装置の製造方法であって、表面が略平坦な半導体基板の上に所定の高さを有するキャパシタを形成してキャパシタ領域と非キャパシタ領域とを規定する工程と、前記キャパシタの高さよりも厚い膜厚の層間絶縁膜で前記キャパシタ領域および前記非キャパシタ領域を覆う工程と、前記非キャパシタ領域の前記層間絶縁膜の隆起部立ち上がり点から前記キャパシタ領域の一部領域上であって、前記立ち上がり点からの水平方向の距離Lrである第1の領域を残して、前記キャパシタ領域上の前記層間絶縁膜をエッチング量Hdでエッチングするエッチング工程と、少なくとも前記第1の領域の前記層間絶縁膜を前記非キャパシタ領域上の前記層間絶縁膜高さまで除去し、前記キャパシタ領域と前記非キャパシタ領域上の前記層間絶縁膜の表面を前記キャパシタが露出しない程度に平坦化する平坦化工程と、を含み、前記Lrに対する前記Hdのアスペクト比Hd/Lrを0.6以下とすることを特徴とする半導体装置の製造方法、が提供される。キャパシタ領域上の絶縁膜を非キャパシタ領域上での隆起部立ち上がり点からキャパシタ領域上の一部まで所定の幅で第1の領域を残すようにエッチングして、その後CMP等で平坦化すると、第1の領域に残っている絶縁膜がCMPの際に剥がれて形成される欠陥の発生が抑制される。以下、図面を参照して本発明の実施の形態について具体的に説明するが、本発明はこれらの実施形態例のみ限定されるものではない。実施例1図1図1-1~1-4に示すa~f、以下、図1aというように表示するは、本実施例に係るキャパシタ下部電極形成段階での上面図である。図面上、左右方向をX軸方向、上下方向をY軸方向と定義する。X軸、Y軸に対して傾いてα方向を定義する。α方向は、メモリセルの活性領域が延在する方向に対応する。これら上面図の紙面垂直方向手前側にZ軸をとる。図1aは、半導体ウェハ101の上面図を示し、半導体ウェハ101上に、複数の半導体チップ102が形成されている。図1bに、図1aの、一半導体チップ102を含む領域Aの拡大図を示す。X方向、Y方向に並ぶ隣接する半導体チップ102間には、スクライブ線121が形成されている。半導体チップ102上には、DRAMのメモリセルが形成される。メモリセルは、情報を記憶するキャパシタと、キャパシタを選択するためのセルトランジスタを含んで構成される。メモリセルは、高密度に配置されてアレイを形成する。このDRAMの主記憶素子として機能し、アレイ状に形成されたキャパシタを、メモリキャパシタと呼び、メモリキャパシタが形成される領域をメモリセル領域122と呼ぶ。半導体チップ102の領域のうち、メモリセル領域122以外の領域を周辺回路領域123と呼ぶことにする。メモリセル領域122には、Y方向に延在してワード線が、X方向に延在してビット線が形成され、ワード線はX方向に複数併設され、ビット線はY方向に複数併設される。ワード線とビット線の交点にそれぞれメモリセルが配置される。図1cに、図1bの、一メモリセル領域122が形成された領域である領域B126の拡大図を示す。隣接し合うメモリセル領域122間の周辺回路領域123には、メモリセルを駆動するための周辺回路が形成される。図1dに、図1cのメモリセル領域122のコーナーと、それに隣接する周辺回路領域123であってキャパシタの形成されていない領域129を含む領域E130の拡大図を示す。表面は、キャパシタ支持膜で一面が覆われ、メモリセル領域122には、キャパシタ下部電極が高密度に形成されている。キャパシタは、メモリキャパシタとして形成される以外に、補償容量のキャパシタや、電気フューズとして、周辺回路領域123に形成されることがある。本実施例では、領域C127、領域D128に、補償容量が形成された。なお、補償容量のキャパシタは、複数のキャパシタが直列又は並列に接続されて一つの大きな容量素子として機能する。そのため、メモリセル領域のキャパシタとは異なり、キャパシタ下部電極は一つ又は複数のパッドにそれぞれ複数接続され、上部電極を介して並列に又は、上部電極とパッドを介して直列に接続される。領域C127に形成された補償容量を第1周辺キャパシタと呼び、第1周辺キャパシタが作るアレイ領域を第1周辺キャパシタ領域124と呼ぶ。領域D128に形成された補償容量を第2周辺キャパシタと呼び、第2周辺キャパシタが作るアレイ領域を第2周辺キャパシタ領域125と呼ぶ。本明細書では、キャパシタの形成されていない領域を非キャパシタ領域129と呼ぶ。現在開発されているDRAMでは、セルアレイ部の大きさは、例えば、ワード線、ビット線が、それぞれ凡そ500本程度形成される程度の大きさである。本実施例では、プロセスに50nmの最小加工寸法F値を用い、メモリセル領域122の大きさは、およそ、X方向に50μm、Y方向に60μmの略矩形に形成された。一方、本実施例では、第1周辺キャパシタ領域124、第2周辺キャパシタ領域125の大きさは、メモリセル領域122の面積と比較して小さく、第1周辺キャパシタ領域124は、およそ16μm角、第2周辺キャパシタ領域はおよそ6μm角の略矩形で形成された。ここで、各キャパシタ領域の大きさは、後述する図14で定義され、キャパシタ上部電極の両上端肩部264間の幅で定義するとする。尚、半導体チップ102には、必ずしも第1周辺キャパシタ、第2周辺キャパシタは、形成されるとは限らない。実施例1では、上記図面の他に図1dのX1-X1’線に沿って切った断面図、A1-A1’線、A2-A2’線に沿って切った断面図、図1cのX3-X3’線に沿って切った断面図、図1cのX2-X2’線に沿って切った断面図、図1eのXI-XI’線に沿って切った断面図、図1fのXJ-XJ’線に沿って切った断面図を用いて説明する。第1工程図2、図3は、本発明の半導体装置の、キャパシタストッパ膜まで形成した段階の断面図である。図2は、図1dにおけるX1-X1’線に沿った断面図、図3は図1dにおけるA1-A1’線とA2-A2’線に沿って切った断面図に相当する。図2には、周辺回路領域123非キャパシタ領域129からメモリセル領域122の端部にかける領域が、図3には、非キャパシタ領域129からメモリセル領域122の端部にかける領域A1-A1’、及びメモリセル領域122の内部に存在するA2-A2’の領域が示されている。この図に至るまでの工程は以下の通りである。半導体基板1上に、素子分離2を形成する。素子分離2で区画されて素子形成領域が画定される。ゲート絶縁膜3’’、ゲート導電膜3、ゲート高融点金属膜3’ゲートキャップ膜53を順次成膜し、パターニングにして、ゲートキャップ膜53、ゲート高融点金属膜3’、ゲート導電膜3から成るゲート電極51を形成する。ゲート電極51をマスクに素子形成領域に不純物を導入し、周辺回路領域に周辺部ソース/ドレイン拡散層4’を、メモリセル領域にセル部ソース/ドレイン拡散層4を形成する。ゲート電極51の側壁にゲートサイドウォール54を形成する。ゲート層間膜5を形成する。ゲート層間膜5を貫いて、セル部ソース/ドレイン拡散層4に接続するセルコンタクトプラグ6を形成する。セルコンタクトプラグ6上に、ビット線コンタクトプラグ層間膜7を形成する。ビット線コンタクトプラグ層間膜7に、ビット線と接続する側のセルコンタクトプラグ6上に接続するビット線コンタクトプラグ9を形成する。ビット線コンタクトプラグ層間膜7、ゲート層間膜5を貫き、周辺回路領域123の周辺部ソース/ドレイン拡散層4’と接続する第1周辺コンタクトプラグ8を形成する。第1配線膜10、第1配線キャップ膜61を成膜した後、パターニングして、第1配線キャップ膜61と第1配線膜10から成る第1配線62を形成する。第1配線62は、ビット線コンタクトプラグ9、第1周辺コンタクトプラグ8と接続する。メモリセル領域122に形成された第1配線62はビット線として機能する。第1配線62に第1配線サイドウォール63を形成する。第1配線62上に、ビット線層間膜11を形成する。ビット線層間膜11を貫き、セルキャパシタと接続する側のセルコンタクトプラグ6と接続するキャパシタコンタクトプラグ12を形成する。キャパシタコンタクトプラグ12上に、キャパシタパッド13を形成する。キャパシタパッド13上に、第6工程のキャパシタコアエッチングのストッパ膜として働くキャパシタストッパ膜14を形成する。材料には、エッチング選択比がとれる材料を用いることができ、本実施例ではシリコン窒化膜を用いた。第2工程次に、図4に示すように、キャパシタストッパ膜14上に、第1キャパシタコア膜161、第2キャパシタコア膜162、キャパシタ支持体膜163を、順次、形成する。材料には、第1キャパシタコア膜161にはBPSG膜を用い、第2キャパシタコア膜162にはシリコン酸化膜を用い、キャパシタ支持体膜163にはシリコン窒化膜を用いた。キャパシタ支持体膜163の材料には、シリコン窒化膜に限定されず、キャパシタコアエッチングで選択比がとれる材料を用いることができる。第1、第2キャパシタコア膜161、162の厚さは、共に600nm、キャパシタ支持体膜163の厚さは100nmを用いた。第1、第2キャパシタコア膜162、163、キャパシタ支持体膜163の合計膜厚は1.3μmに形成された。この1.3μmは、後に形成されるキャパシタ下部電極の高さHeに概ね相当する。この高さは、キャパシタの容量値を満足できるように決められ、信頼性上必要なキャパシタの容量の20fF程度以上を満足するには、F=50nmのプロセスを用いたDRAMで、クラウンキャパシタ構造キャパシタ下部電極の内側、外側を用いる構造、酸化膜換算1nmのキャパシタ容量膜を用いて、およそ1.2μm以上が必要であることに基づいて、0.1μmの余裕を持たせて設定された。第3工程続いて、図5に示すように、リソグラフィー技術とドライエッチング技術を用いて、キャパシタ支持体膜163、第2キャパシタコア膜162、第1キャパシタコア膜161、キャパシタストッパ膜14を貫きキャパシタパッド13を開口するキャパシタホール181を形成する。キャパシタホール181の形状は、キャパシタ支持体膜163に形成される開口が略円形であり、直径は凡そ80nmに形成された。本実施例で用いるような高アスペクトのホールの形成では、エッチング形状がボーイング形状に形成され易い。キャパシタホール底部の径が小さく形成されてしまうと、キャパシタホール底部が下部電極で埋め込まれてしまい、下部電極内壁の表面積が小さくなって容量が低下するなどの問題がある。本実施例では、このようなキャパシタホールの底部の径が小さくなる問題を抑制するため、キャパシタホール181をドライエッチングで開口後、第1キャパシタコア膜161BPSG膜のエッチング速度が、第2キャパシタコア膜162シリコン酸化膜のエッチング速度に比べて大きくなる条件で等方性エッチング処理を行い、径が小さく形成され易いキャパシタホール181下部を構成するBPSG膜の側壁を広げる方法をとった。この等方性エッチングとしてはHFとH2Oを含む薬液希フッ酸溶液を用いた湿式エッチング処理を用いることができる。このキャパシタホール181は、メモリセル領域122、第1周辺キャパシタ領域124、第2周辺キャパシタ領域125のそれぞれに形成される。第4工程図6に示すように、キャパシタホール181内の側面から底面を覆うキャパシタ下部電極201を形成する。材料は、チタン膜と窒化チタン膜の積層膜を用い、膜厚はそれぞれ5nm、10nmで、合計膜厚15nmを用いた。材料はこれに限定されず、窒化チタン膜の単層膜、その他の高融点金属膜、ドープトシリコン膜、また、これらの積層膜などを用いることができる。この工程を経た段階でのメモリキャパシタの上面図を図1c、dに、X1-X1’線での断面図を図6に、X3-X3’線での断面図を図7aに、第1周辺キャパシタの上面図を図1eに、XI-XI’線での断面図を図7bに、第2周辺キャパシタの上面図を図1fに、XJ-XJ’線での断面図を図7cに示す。なお、図7では、半導体素子等は省略し、キャパシタ下部電極201は簡略化した。第5工程図8に示すように、キャパシタ支持体膜163を、リソグラフィー技術及びエッチング技術を用いて、パターニングしてキャパシタ支持体221を形成する。キャパシタ支持体221は、隣接し合うキャパシタ下部電極201間を接続するように形成され、隣接するキャパシタ下部電極201間を支え、キャパシタ下部電極201の倒れに対する機械的強度を高める働きを持つ。図9は、領域B126の、本工程における上面図である。本実施例で用いたキャパシタ支持体221のパターンは、キャパシタ下部電極201が作るアレイの領域を平面的に覆うように形成される。この平面状に広がって形成されたキャパシタ支持体221には、平面で見て、開口部222が複数形成される。この開口部222は、後の工程のキャパシタコアエッチング工程のエッチング剤の流通口として、また、キャパシタ容量絶縁膜形成及びキャパシタ上部電極膜形成工程での成膜ガスの流通口として機能する。図10は、図9の領域E130の拡大図である。開口部222のパターン形状は、島状の抜きパターン状に形成されている。開口部222は、α方向に複数併設されて、開口部222アレイを形成し、この開口部222アレイは、α方向に対して垂直方向に複数形成されている。尚、開口部222のパターンは、ここに示したパターンには限定されず、直線状に延在するパターンなどを用いても良い。本実施例で用いた、平板状のキャパシタ支持体221のパターンの外縁は、最外周に位置するキャパシタ下部電極201から外側に、マージンをとって形成された。キャパシタ支持体221のパターンは、メモリセル領域122、第1周辺キャパシタ領域124、第2周辺キャパシタ領域125のそれぞれに形成された。第6工程図11に示すように、キャパシタストッパ膜14、キャパシタ支持体221、キャパシタ下部電極201を残して、第1、第2キャパシタコア膜161、162を選択的にエッチング除去するキャパシタコアエッチング。キャパシタコアエッチングは、薬液にフッ酸を用いた湿式エッチングにより行った。このエッチングにより、キャパシタ下部電極201の外面が露出する。キャパシタ下部電極201の上部には、キャパシタ支持体221が形成され、隣接し合うキャパシタ下部電極201同士が支えあう。エッチングは、フッ酸を用いた湿式エッチングに限定されず、キャパシタストッパ膜14、キャパシタ支持体221、キャパシタ下部電極201に対するエッチング速度が遅く、第1、第2キャパシタコア膜161、162に対してエッチング速度が速い特性を持つエッチング方法を用いることができる。キャパシタ下部電極201の高さを、下部電極高さと呼びHeと表す。Heは、凡そ、第1、第2キャパシタコア膜162、163、キャパシタ支持体膜163の合計膜厚であり、1.3μmに形成された。第7工程次に、図12に示すように、キャパシタ下部電極201の内外壁表面を覆うようにキャパシタ容量膜261を形成する。材料にはジルコニウム酸化膜を用い、ALD法で形成した。膜厚は10nmを用いた。続いて、キャパシタ容量膜261上に、キャパシタ上部電極導電膜262を形成する。材料には、窒化チタン膜と不純物ドープトシリコン膜の積層膜を用い、膜厚は、それぞれ10nm、140nmを用いた。成膜はCVD法で形成した。キャパシタ上部電極導電膜262の上に、エッチングする際のハードマスクとしてキャパシタ上部電極キャップ膜266を形成する。材料には、シリコン酸化膜を用い、膜厚は100nmを用いた。成膜はCVD法で形成した。リソグラフィー技術を用いて、キャパシタ上部電極形成予定領域のパターンを有するレジストマスクを形成する。キャパシタ上部電極形成予定領域は、平面上、キャパシタ下部電極201が作るアレイの領域を覆うように形成されるレジストマスクを用いて、キャパシタ上部電極キャップ膜266、キャパシタ上部電極導電膜262を順次エッチングして、キャパシタ上部電極キャップ膜266とキャパシタ上部電極導電膜262をパターニングするキャパシタ上部電極エッチング。キャパシタ上部電極導電膜262とキャパシタ上部電極キャップ膜266を含めてキャパシタ上部電極263と呼ぶ。パターニング後、レジストマスクを、剥離液を用いて除去する。図12は、X1-X1’線での断面図、図13は、X2-X2’線での断面図、図14aはX3-X3’線での断面図、図14bはXI-XI’線での断面図、図14cはXJ-XJ’線での断面図を示す。なお、図14では、半導体素子等は省略し、キャパシタアレイ265は簡略化した。以下の同じ断面を示す場合も同様である。キャパシタ下部電極201が大きな段差を有しているので、その上に形成されるレジストマスクが、キャパシタ下部電極201が作るアレイの端においてレジスト膜厚が薄くなり、キャパシタ上部電極導電膜262エッチングの際中に、レジストがもたずにキャパシタ上部電極導電膜262肩部がエッチングされてしまう問題があった。これを防止するため、本実施例では、キャパシタ上部電極導電膜262上にキャパシタ上部電極キャップ膜266を形成し、それをハードマスクとしてキャパシタ上部電極導電膜262をエッチングする方法をとっている。尚、肩部でのエッチングの問題がなければ、キャパシタ上部電極キャップ膜266は形成しなくて良い。その場合、キャパシタ上部電極263はキャパシタ上部電極導電膜262から構成される。この工程を経て、キャパシタ下部電極201、キャパシタ容量膜261、キャパシタ上部電極263から成るキャパシタが形成される。キャパシタはアレイ状に形成され、このアレイをキャパシタアレイ265と呼ぶ。キャパシタ上部電極263の上面は水平方向に略平坦なプレート電極を構成しており、キャパシタアレイ265の上面は略平坦な平面を有し、基板上から垂直方向にある高さを有して突き出るように形成される。キャパシタアレイ265は、メモリセル領域122、第1周辺キャパシタ領域124、第2周辺キャパシタ領域125のそれぞれに形成され、メモリキャパシタアレイ265a、第1周辺キャパシタアレイ265b、第2周辺キャパシタアレイ265cと呼ぶ。キャパシタアレイ265のキャパシタ上部電極263上面から、キャパシタストッパ膜14上面までの高さをキャパシタ高さと呼び、その高さをHcで表す。Hcは、キャパシタ下部電極高さHeに、キャパシタ容量膜261、キャパシタ上部電極263の高さを加えた高さに相当し、本実施例では、1.5μmに形成された。キャパシタアレイ265の上部の肩端の位置をキャパシタアレイ端264と呼ぶ。キャパシタアレイ端264は、キャパシタ支持体221の縁に沿って形成されたキャパシタ上部電極263の縁に相当する。このキャパシタアレイ端264の位置を基準に、キャパシタアレイ265の横幅を定義し、キャパシタアレイの横幅をキャパシタアレイ幅と呼び、L1と表す。図14に示すように、メモリキャパシタアレイ265aの横幅L1aはX方向50μm、Y方向60μm、第1周辺キャパシタアレイ265bの横幅L1bは16μm、第2周辺キャパシタアレイ265cの横幅L1cは6μmに形成された。第8工程キャパシタアレイ265上に、キャパシタ層間膜281を成膜する。キャパシタ層間膜281の膜厚をHiと表す。膜厚Hiは、キャパシタ高さHcより厚くなるように形成する。キャパシタ高さHcは1μmを超える大きい段差を形成しているため、HiはHcを超え、3μmまでの膜厚に形成する必要がある。このような厚い膜を形成するには、材料には、ストレスが比較的小さい絶縁膜が好ましく、シリコン酸化膜を用いた。成膜は、生産性、比較的段差被覆性に優れるプラズマCVD法を用いて行った。本実施例では、膜厚Hiは、後に行うキャパシタ層間膜CMPにおいて、研磨後にキャパシタ上部電極263上に残膜を確保できるような厚さを用い、2.3μmの厚さで形成した。キャパシタ層間膜281は、非キャパシタ領域129上に形成されたキャパシタ層間膜281の高さ、キャパシタアレイ256上に形成されたキャパシタ層間膜281の高さ、共に、Hiで形成された。キャパシタ層間膜281は、キャパシタアレイ265が形成された形状を反映して、基板垂直方向に盛り上がった形状となる。非キャパシタ領域129上でのキャパシタ層間膜281の表面の高さを基準に見て、キャパシタ領域上で基板垂直方向に盛り上がったキャパシタ層間膜281の部分をキャパシタ層間膜隆起部281aと呼ぶ。本実施例では、キャパシタ上部電極は、平面視に略矩形の外縁を有し、キャパシタ層間膜281の立ち上がり点282で規定される隆起部外縁は、キャパシタ上部電極外縁に追従した略矩形の外周を備えることとなる。キャパシタ層間膜隆起部281aの、非キャパシタ領域129から盛り上がった高さ隆起部高さをHsと表す。Hsは、凡そキャパシタ高さHcに略等しい大きさを持つ。本実施例の場合、Hsは1.5μmである。キャパシタ層間膜隆起部281aの形状は、キャパシタアレイ端264からキャパシタ層間膜281の膜厚程度の離れた距離から基板略垂直方向に立ち上がり、キャパシタアレイ端264を中心とした円弧状の斜面形状を持ち、キャパシタアレイ265上の部分では上面が平坦な形状となる。円弧状の傾斜を持つ部分をキャパシタ層間膜隆起円弧状部281cと、キャパシタアレイ265上の平坦な部分をキャパシタ層間膜隆起平坦部281bと呼ぶことにする。キャパシタ層間膜隆起部281aの、基板から略垂直方向に立ち上がる地点を、立ち上がり点282と呼ぶ。立ち上がり点282とキャパシタアレイ端264の距離をLtと表す。Ltは、キャパシタ層間膜隆起円弧状部281cの横幅に相当する。Ltの大きさは、キャパシタ層間膜281のキャパシタアレイ265側壁部分での段差被覆性に依存し、キャパシタ層間膜281の成膜厚さHiの、凡そ100~60程度の長さを持つ。本実施例では、Ltは凡そ1.5μmに形成された。キャパシタ層間膜隆起部281aの横幅を、立ち上がり点282を基準に定義し、横幅をキャパシタ層間膜隆起部幅と呼び、L2と表すことにする。L2はL12×Ltに等しい。図16に示すように、メモリキャパシタアレイ265aのL2aは、X方向53μm,Y方向63μm、第1周辺キャパシタアレイ265bのL2bは19μm、第2周辺キャパシタアレイ265cのL2cは9μmに形成された。キャパシタ層間膜281形成後の領域B126の平面図を図17に示す。キャパシタ層間膜281の上には、後の配線形成工程で、キャパシタアレイ265領域から周辺回路領域123非キャパシタ領域129にかけて周辺回路配線が形成される。ところが、本実施例のようにキャパシタ層間膜隆起部281aが1μmを超えるような高さを有して形成されると、その上に、リソグラフィー技術を用いて周辺回路配線のレジストパターンを形成するのが難しいという問題がある。そのため、キャパシタ層間膜281は、キャパシタアレイ265領域から周辺回路領域123非キャパシタ領域129にかけて、グローバルに平坦化されることが要求される。層間膜をグローバルに平坦化する方法としては、キャパシタ層間膜281の盛り上がった部分のキャパシタ層間膜隆起部281aを選択的に除去して平坦化を行うCMP法は有効である。ところが、キャパシタ層間膜隆起部281aは、1.5μm程度と大きい高さを有し、且つ、数十μm以上の幅L2L2a及びL2bで形成された広い平面状を持つパターンとなっている。このような、広い平面積を持ち、段差が大きい隆起部をCMP法で平坦化するには、研磨量が数μmと大量の研磨が必要である、研磨量が多いとウェハ面内での膜厚のばらつきが大きくなる。さらに研磨量が多いと、半導体ウェハ101のエッジで研磨が過度に進んでしまい過研磨、半導体ウェハ101の端から取り出す半導体チップ102が製品不良になるなどの問題が生じる。このような問題を解決するため、本発明では、キャパシタ層間膜隆起部281a上を開口するレジストパターンを形成し、そのレジストマスクを用いてHs程度の深さエッチング量でキャパシタ層間膜281をエッチングして、キャパシタアレイ265上のキャパシタ層間膜281の上面の高さと、非キャパシタ領域129上のキャパシタ層間膜281の上面高さとを、互いに、凡そ、等しい高さに形成する。このとき、キャパシタ層間膜隆起円弧状部281cはエッチングされないようにレジストパターンで保護し、エッチング後に第1の領域として残す。レジストマスクを除去した後、形成された第1の領域はCMP法を用いて研磨除去することにより、表面が平坦な層間膜を形成する方法をとる。比較的小さい幅を有するように形成された第1の領域は、微細なパターンと見なすことができ、少ない研磨量で除去できる。その結果、層間膜の膜厚ばらつきが小さくでき、ウェハ端での過研磨も抑制される。以下、図面を参照して本発明の平坦化方法を説明する。第9工程図18に示すように、リソグラフィー技術を用いて、キャパシタ層間膜隆起部281aのキャパシタアレイ256上つまりキャパシタ層間膜隆起平坦部281b上に、段差低減エッチング予定領域が開口された段差低減レジストマスク301を形成する。このレジストマスクの開口部を段差低減レジストマスク開口部302と呼ぶ。段差低減レジストマスク開口部302の内側の開口端を、段差低減レジストマスク開口端303と呼ぶ。段差低減レジストマスク301は、少なくとも、キャパシタ層間膜隆起円弧状部281cの部分を覆うように形成される。これは、キャパシタ層間膜隆起円弧状部281cがエッチングされると、その部分はキャパシタ層間膜CMP後に溝部として残ってしまい、CMP後の平坦性が損なわれることがあるからである。さらに、段差低減レジストマスク301は、立ち上がり点282から段差低減レジストマスク開口部端303までの距離をLrと表し、Lrが所定の値を確保するように形成される。本実施例ではLrは6μmを確保するように形成される。Lrの長さについては、詳細を後述する。このように、段差低減レジストマスク301は、キャパシタ層間膜隆起円弧状部281cを覆うと共に、さらにキャパシタ層間膜隆起部平坦部281cの一部を覆うように形成された。キャパシタアレイ端264と段差低減レジストマスク開口端303の距離をLmとする。LmはLr-Ltである。ここではLtは1.5μmであり、Lmは4.5μmに形成された。段差低減レジストマスク開口部302は、立ち上がり点282から幅Lrを確保して形成されることから、キャパシタ層間膜隆起部281の横幅L2が、2×Lrより大きいキャパシタ層間膜隆起部281aでは、段差低減レジストマスク開口部302は開口され、L2が2×Lr以下を有するキャパシタ層間膜隆起部281aではレジストマスク開口部は形成されない。本実施例の場合、図19に示すように、メモリキャパシタアレイ265a、第1周辺キャパシタアレイ265bにおいて、段差低減レジストマスク開口部302が形成されるが図19a,b、第2周辺キャパシタアレイ265cでは、段差低減レジストマスク開口部302は形成されない図19c。段差低減レジストマスク形成後の領域126の平面図を図20に、領域130の平面図を図21に示す。第10工程図22に示すように、段差低減レジストマスク301をマスクに、段差低減レジストマスク開口部303で露出されたキャパシタ層間膜隆起部281aをエッチングする段差低減エッチング。キャパシタ層間膜隆起部281aに形成されたエッチング開口部を段差低減エッチング開口部321と呼ぶ。エッチング量をHdと表す。段差低減エッチング開口部321の下に残ったキャパシタ層間膜281の残膜の厚さをHrと表すと、HrはHi-Hdに等しい。ここで、キャパシタ上部電極導電膜262上には、キャパシタ上部電極キャップ膜266が形成されている。キャパシタ上部電極導電膜262上の絶縁膜の膜厚としては、キャパシタ上部電極キャップ膜266の膜厚本実施例では100nmと、キャパシタ層間膜281の膜厚Hrの合計膜厚となる。この合計膜厚をtと表す。実際の製造において、キャパシタ上部電極導電膜262上の絶縁膜の厚さの管理は、この膜厚tを測定することにより行う。エッチングは、高精度のパターニングを行えるように、幅の寸法制御性、加工形状の制御性に優れる異方性ドライエッチングにより行う。キャパシタ層間膜隆起部281aのうち、段差低減レジストマスク301で覆われている部分はエッチングされないで残り、段差低減エッチング開口部321の周りに、エッチング量Hdに対応する側面高さ以下、高さHdとも表示するを有する第1の領域として残る。この第1の領域をキャパシタ層間膜突起部323と呼ぶ。キャパシタ層間膜突起部323は横幅Lrを有し、平面で見て、キャパシタアレイ端264の外縁に沿う略平行となるように環状に形成され、外観形状は土手状様に形成される。エッチング量Hdは、隆起部高さHsと同等程度になるように行う。このように行うことにより、キャパシタアレイ265上に形成されるキャパシタ層間膜残部322の上面の高さと、非キャパシタ領域129のキャパシタ層間膜281の上面の高さはほぼ等しくされ、その後に行うキャパシタ層間膜CMPにおいて周辺回路領域123からキャパシタアレイ領域265にかけてグローバルに平坦化することが容易になる。本実施例では、Hsは1.5μmであり、Hdは1.5μm程度になるように形成された。Hiは2.3μmであり、Hrは800nmに形成された。キャパシタ上部電極導電膜262上の絶縁膜の厚さtは、キャパシタ上部電極キャップ膜266の100nmと、キャパシタ層間膜281のHr=800nmを合計してなり、t=900nmとなる。第11工程図24に示すように、レジストマスクを除去する。キャパシタ層間膜突起部323の断面形状は、異方性ドライエッチングにより形成された略垂直状に切り立ったエッチング側面342を有し、そのエッチング側面342とキャパシタ層間膜突起部323とが作る角部に略直角のエッジ341を有する形状となる。一方、キャパシタ層間膜突起部323のキャパシタアレイ265外側部分の面は、キャパシタ層間膜281成膜時の形状を保ち、緩やかな傾斜変化を有するキャパシタ層間膜隆起円弧状部281cから成る。キャパシタ層間膜突起部323の大きさは、高さHd1.5μm、幅Lr6μmを有するように形成されている。段差低減エッチング開口部321とキャパシタ層間膜突起部323は、メモリキャパシタアレイ265a、第1周辺キャパシタアレイ265bに形成され図25a、b、第2周辺キャパシタアレイ265cには形成されない図25c。第2周辺キャパシタアレイ265cでは、第8工程のキャパシタ層間膜281を形成したキャパシタ層間膜隆起部281aの形状が維持され、高さ方向に1.5μm隆起した隆起部として形成されている。その側部は緩やかな傾斜を持つキャパシタ層間膜隆起円弧状部281cと平坦部281bを有している。2×Lr本実施例では12μmより大きい幅L2を持つ大面積のキャパシタ層間膜隆起部281aではその内部領域に深さが非キャパシタ領域129の高さ程度まで下げられた開口部321が形成され、開口部321の外側にキャパシタ層間膜突起部323が形成された図25a、b。2×Lr以下の幅L2c9μmを持つ小面積のキャパシタ層間膜隆起部281aでは、開口部は形成されず、キャパシタ層間膜281が成膜された隆起状態が維持された形状となっている図25c。開口部の形成されないキャパシタ領域を非エッチングキャパシタ領域と呼ぶ。図26に、領域126の平面図を示す。第12工程上記第11工程で形成された表面状態を持つ基板に対して、CMP化学的機械研磨法を用いて、表面の平坦化を行うキャパシタ層間膜CMP工程。図27はCMP法の概念図である。プラテン361の上に研磨パッド362が設けられている。研磨パッド上にスラリー365を供給するスラリー供給管364が設置されている。半導体ウェハ101は、表面が下を向くようにヘッド363の下面に設置される。本実施例のメイン研磨における研磨条件を下記に示す。尚、本実施例の半導体ウェハ101は直径300mmのウェハを用いた。研磨パッド:発泡ポリウレタンパッドスラリー:シリカスラリー研磨加重:4psi尚、1psi=6.89476×103Paプラテン回転速度:60rpmヘッド回転速度:61rpm研磨量:600nm非キャパシタ領域129上CMP工程の概念図を図28、タイムシーケンスを図29に示す。図29では、プラテン回転速度を左縦軸、研磨加重を右縦軸にとり、時間を横軸にとってある。本発明でのCMP工程は下記の様に行う。S1半導体ウェハ101を装着したヘッド363及びプラテン361を回転させるこの段階では、研磨パッド362と半導体ウェハ101は接地していない。本実施例では、ヘッド363の回転速度と、プラテン361の回転速度は、ステップS1から、メイン研磨のステップS4まで同じ回転速度に設定して行い、ヘッド363の回転速度と、プラテン361の回転速度は、メイン研磨のステップS4において研磨する条件に設定された。回転速度については、ヘッド363の回転速度と、プラテン361の回転速度は、互いに略同じ回転速度となるように設定された。これは、互いに略同じ回転速度にすることにより、半導体ウェハ101の面内の任意の点における、研磨パッドと半導体ウェハの相対速度の時間積分を均一とでき、半導体ウェハ面内での研磨量を均一とするためである。ここで、ヘッド363の回転速度と、プラテン361の回転速度とを全く同じにして行う場合、研磨パッドの面内に研磨速度が不均一な部分が存在すると、半導体ウェハの所定の領域が、研磨パッドの研磨速度が不均一な部分により高い頻度で削りこまれてしまい、半導体ウェハの面内均一性が悪くなるという問題がある。そこで、本実施例では、この問題が起きないようにするため、ヘッド363の回転速度と、プラテン361の回転速度は、多少の差を持たせて行い、半導体ウェハの各領域は、研磨パッド面内に対して均一に接触するようにした。具体的には、プラテン361の回転速度を60rpm、ヘッド363の回転速度を61rpmとし、ヘッド363の回転速度とプラテン361の回転速度とは1rpmの差をつけて行った。また、プラテン361の回転速度に対するヘッド363の回転速度の差が大きくなり過ぎると、前述したように半導体ウェハ101の面内の任意の点における、研磨パッドと半導体ウェハとの相対速度の時間積分が不均一となるため、プラテン361の回転速度に対するヘッド363の回転速度の差は±20以内程度にすることが好ましい。ここで、本実施例の場合、研磨パッド中心と半導体ウェハ中心距離は17.8cmであり、前述の回転速度の場合、研磨パッドと半導体ウェハの相対速度を求めると、1.13m/secとなる。S2プラテン361及びヘッド363を前述の回転速度で回転させながら、研磨パッド362に、スラリー供給管364からスラリー365を供給開始する。S3プラテン361及びヘッド363を前述の回転速度で回転させながら、ヘッド363を下降させて半導体ウェハ101を研磨パッド362に接地させる。半導体ウェハ101を研磨パッド362に第1の加重P1本実施例では2psiで押圧する。このステップS3を接地ステップと呼ぶ。S4プラテン361及びヘッド363を前述の回転速度で回転させながら、研磨加重をP1から第2の加重P2本実施例では4psiに増加させて、メイン研磨を行う。このステップS4をメイン研磨ステップと呼ぶ。S5ヘッド363を上方に上げて、半導体ウェハ101と研磨パッド362を離し、研磨を完了する。ステップS4におけるメイン研磨の研磨加重P2は4psiに限定されず3~5psi程度を用いることができる。これは、加重が小さい領域では、研磨レートが遅くなり過ぎ、処理時間が長くなり生産性に問題が生じるなどの問題がある。そのため、凡そ3psi以上が好ましい。一方、加重が大きい領域では、研磨される層間膜表面にダメージが入り易くなる。そのため、凡そ5psi以下が好ましい。これらを踏まえて3~5psi程度が用いられた。また、ステップS1からステップS4にかけてのプラテン回転速度、ヘッド回転速度は、60rpm程度に限定されず40~100rpmを用いることができる。これは、回転速度が小さい領域では、研磨レートが遅くなり過ぎ、処理時間が長くなり生産性に問題が生じる。また、スラリーの研磨パッド上への広がりが均一でなくなり研磨の均一性が悪くなる問題がある。そのため凡そ40rpm以上が好ましい。一方、回転速度が大きい方は、回転速度を100rpm程度以上で研磨レートが飽和してしまう傾向が得られた。そのため、回転速度は100rpm以下とすることが好ましい。これらを踏まえて、回転速度としては40から100rpm程度が用いられた。ここで、この回転速度40~100rpmは、研磨パッドと半導体ウェハの相対速度に換算して表すと0.75~1.88m/secとなる。CMPでは、突起部は、平坦部に比べてより大きな圧力が加わるため、平坦部に比べて研磨速度を速くして行うことができる。その結果、突起部は、平坦部に比べて少ない研磨量で容易に除去される。本実施例においては、非キャパシタ領域129部分でのキャパシタ層間膜281の研磨量が600nm削り込まれるように行った。この研磨により、メモリキャパシタアレイ265a及び第1周辺キャパシタアレイ265bでは、高さ約1.5μmのキャパシタ層間膜突起部323は全て研磨除去され、さらに、キャパシタアレイ265の領域キャパシタ領域から非キャパシタ領域129にかけて600nm削りこまれて、グローバルに平坦化された。第2周辺キャパシタアレイ265cにおいては、段差低減エッチングを行っていないが、1.5μmの段差を持つキャパシタ層間膜隆起部281aは研磨除去されて、キャパシタ領域から非キャパシタ領域129にかけて600nm削りこまれて、グローバルに平坦化された。本発明者らの検討により、キャパシタ層間膜281の隆起部及び突起部の幅が10μm程度以下であれば、微細パターンと見なすことができ、600nm程度の少ない研磨量で容易に除去でき、グローバルに平坦化がされることがわかった。図30~32にキャパシタ層間膜CMP後の状態を示す。図30は、図1dにおけるX1-X1’線に沿った断面図、図31は図1cにおけるX2-X2’線に沿った断面図、図32a~cはそれぞれ、図1cのX3-X3’線での断面図a、図1eのXI-XI’線での断面図b、図1fのXJ-XJ’線での断面図cを示す。キャパシタ層間膜CMP後の、キャパシタアレイ265上に残ったキャパシタ層間膜281の残膜の厚さをHr’と表す。Hr’の厚さは、メモリキャパシタアレイ265a,第1周辺キャパシタアレイ265b,第2周辺キャパシタアレイ265cにおいて、共に凡そ200nmに形成された。ここで、キャパシタ上部電極導電膜262上の絶縁膜の膜厚をt’と表すと、t’は、厚さ100nmのキャパシタ上部電極キャップ膜266と、厚さHr’=200nmのキャパシタ層間膜281の合計膜厚であり、t’=300nmとなる。製造上、t’は、200~400nm以上となるように管理された。また、非キャパシタ領域129でのキャパシタ層間膜281の膜厚をHi’と表す。Hi’は、2.3μmから0.6μm削られて1.7μmに形成された。ここで、キャパシタ層間膜CMPを行った後の半導体ウェハの表面状態を欠陥検査した所、大きな範囲でキャパシタ層間膜が陥没した欠陥くぼみ欠陥が発生することが発明者らの検討でわかってきた。そして、発明者らの検討の結果、キャパシタ層間膜突起部323の横幅Lrと高さHdが作るアスペクト比Hd/Lrを所定値以下とすることにより、このくぼみ欠陥の発生を抑制できることがわかってきた。これについては、後述の実験で詳細に説明する。第13工程次に、図33、34に示すように、CMP処理を行ったキャパシタ層間膜281’上に追加キャパシタ層間膜401を追加成長する。追加キャパシタ層間膜401は、キャパシタ上部電極263上に局所的に層間膜が薄くなるように形成された部分がある場合の保護のため、また、スクラッチ等の微小欠陥が形成された部分を埋め込んで欠陥を修復するなどのために形成された。膜厚は200nmで、プラズマCVD法によりシリコン酸化膜を形成した。尚、追加キャパシタ層間膜401は、必要なければ形成しなくて良い。追加キャパシタ層間膜401上面から、キャパシタ上部電極導電膜262、第1配線62に接続する上部コンタクトプラグ404を形成する。上部コンタクトプラグ404は、バリア層402とプラグ層403から成る。上部コンタクトプラグ404上に、周辺回路配線として第2配線407を形成する。第2配線407は配線バリア層405と主配線層406から成る。この後、必要に応じて層間絶縁膜、コンタクト、配線、パッシベーション膜が形成されてデバイスが完成する。なお、図33は、本第13工程を説明するもので、図1dにおけるX1-X1’線に沿った断面図、図34は、図1dにおけるA1-A1’線に沿った断面図aとA2-A2’線に沿った断面図bを示す。くぼみ欠陥評価キャパシタ層間膜CMPにおいて、半導体ウェハの表面状態を欠陥検査した所、大きな範囲でキャパシタ層間膜が陥没した欠陥が発生することが本発明者らの検討でわかってきた。観察されたくぼみ欠陥441の一例を図35に示す。図35は、CMP後に上面から見たSEM像である。矢印442が示すY方向は、キャパシタ層間膜突起部323のエッチング側面342の位置に相当する。矢印442線の右側の領域443が、キャパシタ層間膜突起部323が形成されていた部分に相当する。くぼみ欠陥441の平面形状は、矢印422に沿ったY方向には直線状に延在した形状を持ち、X方向には弓状に膨らむような形状を持つ。X方向幅は凡そ領域443の範囲内にあり、Y方向幅は領域443の幅の凡そ2~3倍の幅を有し、基板深さ方向にえぐられたような陥没した形状を有している。この形状から、キャパシタ層間膜突起部323が、突起部323底面のキャパシタ層間膜ごと右側方向に剥ぎ取られた様に見える。このような大きなくぼみ欠陥が形成された部分には、その後の工程で、周辺コンタクト、周辺回路配線が形成される。周辺コンタクトの形成では、リソグラフィー技術を用いたレジストマスク形成の際に開口不良が発生するという問題が生じた。さらに、周辺コンタクトプラグ形成では、コンタクトプラグ材を成長してCMPによりコンタクトホールに埋め込む際に、くぼみ欠陥に埋め込まれて形成されたコンタクトプラグ材が除去できずに残存してしまい、その上に形成する周辺回路配線が、くぼみ欠陥に埋め込まれたコンタクトプラグ材を介して短絡すると言う問題が生じた。さらに、周辺回路配線の形成では、周辺回路配線の大きさは、くぼみ欠陥の大きさに比べると数分の1から数十分の1の設計寸法で形成されるため、くぼみ欠陥の部分では周辺回路配線形成のリソグラフィーパターンが形成できず、配線のオープン、隣接配線同士の短絡などのパターン不良が生じた。そして、これら、周辺コンタクト、周辺回路配線の形成不良は、救済が困難であり、これら不良の発生は製品不良に直結してしまうと言う重大欠陥となった。また、くぼみ欠陥は、層間膜を剥ぎ取るだけでなく、剥ぎ取られる際にキャパシタに応力を加えてしまい、キャパシタのリーク増大、信頼性不良などを引き起こし、数千ビット単位の大きな領域での不良を発生させた。このような大きな領域で発生した不良ビットの、冗長セルによる救済は難しく、製品不良に直結してしまうという重大欠陥となった。このように、くぼみ欠陥の発生は、製品不良に直結し易く、1ウェハの歩留まり低下を招く。このため、くぼみ欠陥の発生は1ウェハあたり100個程度以下、好ましくは、極力0個になる様に抑制しなければならないことが判ってきた。尚、くぼみ欠陥が形成された場合、くぼみ欠陥の大きさよりも厚い絶縁膜を形成して埋め込んだ後、CMP法により研磨して、埋めなおす方法が考えられる。この方法は、例えば、第13工程で形成する追加キャパシタ層間膜401成長の際に行うことができる。しかし、この方法では、数μm以上と言う厚い膜を成長する工程、そのような厚い膜をCMP研磨する工程を行うので、大きなコスト増加を招く。また、この方法で修復しても、下のキャパシタに応力が加わり損傷を与えた欠陥を修復することはできない。そのため、くぼみ欠陥自体の発生を抑制することが必要であった。このようなくぼみ欠陥が発生する原因について、本発明者らは下記のように推察した。キャパシタ層間膜突起部323は、段差低減エッチングにより開口された部分では、側面は略垂直状となるエッチング側面342を有し、その先端は断面が略直角を有するエッジ341を有している図24。キャパシタ層間膜突起部323の幅Lrは、キャパシタ層間膜隆起円弧状部281cの横幅Lt以上を有するため、キャパシタ層間膜281の膜厚Hi程度を有し、1μm程度以上の大きい幅を有する。エッチング量Hdは、キャパシタ高さHeと同等であり、これについても1μm以上と大きい値を有している。図36は、このようなキャパシタ層間膜突起部323が形成された半導体ウェハ101の研磨工程を示した図であるS3、S4工程。半導体ウェハ101が左側に、研磨パッド362が右側に移動している状況を示している。半導体ウェハに形成された突起部の左端には研磨パッドから応力を受ける。キャパシタ層間膜突起部323は、構造が非対称であり、研磨パッド362とエッジ341に対応する部分を接地点A、研磨パッド362とキャパシタ層間膜隆起円弧状部281cが接地する部分を接地点Bと呼ぶ。研磨パッド362は、半導体ウェハ101に押圧されて研磨が行われるため、接地点Aでは、エッジ341が略直角状を有しているので研磨パッド362が強く引っかかり、且つ、エッチング側面342は高さが1μm以上と大きいため、研磨パッド362がキャパシタ層間膜突起部323に深く食い込んで研磨が行われる。そのため、接地点Aのエッジ341及び側面342には、極めて大きい力が集中して加わる。なお、径が異なるプラテンとヘッドが同方向に回転しており、キャパシタ層間膜突起部323には常に一定の方向に力が加わるわけではないが、エッチング側面342に対して直交する方向に力が加わるときに最も大きな力が掛かる。従って、回転によって図26に示すように開口部321の4辺のエッジ341のいずれにおいても応力負荷が掛かる。そしてこの力は、キャパシタ層間膜突起部323の幅が狭い場合、その根元から層間膜を剥ぎ取るようにして欠落させると推察される。このように欠落した部分に、キャパシタ層間膜281の表面が大きな範囲で陥没した、くぼみ欠陥が残される。このくぼみ欠陥の大きさは、横幅はキャパシタ層間膜突起部323の横幅程度を有し、キャパシタ層間膜突起部323の延在方向に数μmの長さを有する大きさを持つ。また、深さは、キャパシタ層間膜突起部の横幅の半分程度を有し、数100nmから数μmに及ぶものとなる。尚、接地点Bは、傾斜面が緩やかな円弧状であるので、研磨パッド362が引っかかり難い構造となっておりくぼみ欠陥は発生しにくいと考えられ、実際、欠陥検査で、接地点Bが起因すると見られるくぼみ欠陥は、外観検査上、見つかっていない。これらのことから、くぼみ欠陥は、キャパシタ突起部323のエッジ部341での研磨パッド362の引っかかりが原因と推察された。このような原因で発生するくぼみ欠陥が、キャパシタ層間膜突起部323の大きさを変えて発生頻度が変わるか調べた。実験例1キャパシタ層間膜突起部323の大きさを変えるにあたり、幅Lrを変えたウェハを作製した。幅Lrは、第9工程において、キャパシタアレイ端264から段差低減レジストマスク開口部端303との距離Lmを変えたレチクルを用意し、それを用いてLrを変化させた。具体的には、Lmを、0.4μm、1.5μm、2.5μm、4.5μmと変えた4種類のレチクルを用意し、これを用いて段差低減エッチングを行い、キャパシタ層間膜突起部323の幅Lrを変化させた。本実験例1では実施例1と同様に、Lt=1.5μmであり、4種類のLmに対応して、Lrは1.9μm、3μm、4μm、6μmに形成された。形成したキャパシタ層間膜突起部323の高さHdは1.5μmで形成した。これら4種類のウェハについて、実施例1の第10工程、第11工程と同様の工程を経た後、第12工程と同様の方法で、CMP法を用いて平坦化研磨を行った。4種類のウェハについて、欠陥検査装置を用いてウェハ表面の欠陥を調査した。結果を図37に示す。図37には、キャパシタ層間膜突起部の幅Lrとくぼみ欠陥の関係及びアスペクト比の関係を示すグラフaと、アスペクト比Hd/Lrを説明する概略図bを示す。図37aのグラフにおいて、実線黒四角は、Lrに対するウェハあたりのくぼみ欠陥数を示している。Lr=1.9μmでは、10000個レベルの欠陥が発生した。Lrを長くするほど、欠陥数は減少し、アスペクト比が0.6において変曲点が見られる。なお、Lr=3μmでは、2000個以下にまで低減され、Lr=4μmでも依然として1000個レベルの欠陥が観察されており、いずれも実用できるレベルではない。しかしながら、後述する実験例3に示すように、研磨条件を変更することで実用レベルまで低減することが可能である。これに対し、幅Lrを6μmまで広くした場合には、本実験例の条件実施例1の研磨条件でも100個レベルと極めて少なくなり、製品取得可能レベルまで低下した。Lrを大きくするに従い、キャパシタ層間膜突起部323のアスペクト比Hd/Lrは小さくなる。破線白丸は、各Lrのアスペクト比を示したものである右軸。キャパシタ層間膜突起部323は、断面で見て柱状体であり、突起部に作用するモーメントはそのアスペクト比に依存すると考えられる。つまり、アスペクト比を小さくすることにより、突起部に加わるモーメントが小さくなり、耐力面であるキャパシタ層間膜突起部323底面に加わる力が低減され、くぼみ欠陥の発生が抑制されると考えることができる。Lr=6μmはアスペクト比0.25に相当し、上記の研磨条件でくぼみ欠陥の発生を製品取得可能レベルまで抑制するには、アスペクト比0.25以下にすることが好ましいことが分かった。ここで、Hdは、隆起部高さHsとほぼ同等であり、隆起部高さHsは、キャパシタ高さHcとほぼ同等であることから、アスペクト比0.25以下とするには、キャパシタ層間膜突起部323の幅Lrは、キャパシタ高さHcの少なくとも4倍である。なお、前述の通りキャパシタ層間膜281の突起部283の幅Lrは、CMP法における微細パターンとして10μm程度以下になるように形成する。アスペクト比を0.25以下にするには、Hd=1.5μmの場合には、Lrを6μm以上確保するように形成される。ここで、アスペクト比が0.25以下を満足するような形状とするには、Lrを長くするのではなく、Hdを浅くして満足するように形成しても良い。但し、Hdを浅くする場合には、段差低減エッチングの際のキャパシタ層間膜281の残膜Hrが厚く形成されるため、キャパシタ層間膜CMP工程での研磨量が増加する、また、キャパシタアレイ265から非キャパシタ領域129にかけてグローバルな段差が生じ易いという問題があるので、これらの問題が支障とならない場合に適用可能である。以上の説明において、キャパシタ層間膜隆起部の幅L2は、平面形状が、短辺と長辺を有する矩形の場合、短辺の幅を主に指す。CMP法では、隆起部、突起部の端部に大きな応力分布を有するので、隆起部、突起部の平坦部281bよりも端部キャパシタ層間膜隆起円弧状部281c及びエッジ341では研磨が速く進む。つまり、短辺方向に研磨が進むように隆起部、突起部は除去されるので、研磨のし易さは短辺の長さに依存するからである。また、開口部321を形成する場合、隆起部長辺の中間部分の対向する幅、すなわち、隆起部短辺の幅を基準として、開口部321を形成すべきかを判断する。本発明では、キャパシタ層間膜281としてシリコン酸化膜をプラズマCVD法で形成したが、製法はこれに限定されず、キャパシタ特性に大きく影響しないその他の減圧CVD法などで形成しても良い。これらの方法は、キャパシタアレイ265上に非キャパシタ領域129とほぼ同等の膜厚にキャパシタ層間膜281が形成され、本発明が有効に適用される。実験例2実験例2では、キャパシタ層間膜CMPの研磨条件について、くぼみ欠陥を抑制させる方法を示す。実施例1の第11工程までは、実施例1と同様に実施する。実施例1の第12工程のキャパシタ層間膜CMP工程において、CMPプロセスのシーケンスを変えて、3種類の条件で研磨を行った。条件1条件1は実施例1の条件と同じであり、タイムシーケンスは図29に示される。条件2条件2は、S3の接地ステップにおいて、10rpmという低い回転速度で接地させる。条件2のタイムシーケンスを図38に示す。S1半導体ウェハ101を装着したヘッド363及びプラテン361を低速で回転させるこの状態では、半導体ウェハ101と研磨パッド362は接地されていない。回転速度としては、プラテン回転速度10rpm、ヘッド回転速度10rpmを用いた。この回転速度は、研磨パッドと半導体ウェハの相対速度に換算すると約0.19m/secとなる。S2プラテン及びヘッドを上述の回転速度で回転させながら、研磨パッド362に、スラリー供給管364からスラリー365を供給開始する。S3プラテン及びヘッドを上述の回転速度で回転させながら、ヘッド363を下降させ、半導体ウェハ101を研磨パッド362に接地させ、半導体ウェハ101を研磨パッド362に加重2psiで押圧する。この接地時の、半導体ウェハ101の回転速度、研磨パッド362の回転速度は、条件1の1/6の低速の回転速度が用いられる。この回転速度10rpmは、半導体ウェハの研磨平坦化を行うメイン研磨としては、研磨速度が小さ過ぎ、生産性上問題がある。ステップS4のメイン研磨では、実施例1で述べたように40~100rpm程度が好ましい。本実験例では、実施例1と同様に60rpmを用いるため、10rpmから60rpmまで回転速度を上昇させる。回転速度の上昇は、半導体ウェハ101を研磨パッド362に加重2psiで押圧しながら、プラテン及びヘッドを、回転速度10rpmから回転速度60rpmに、1秒間かけて上昇させる。この回転速度上昇の際の回転加速度は凡そ50rpm/secである。この加速度は、半導体ウェハと研磨パッドの相対加速度に換算すると、約0.94m/sec2となる。S4次にメイン研磨を行う。実施例1のステップS4と同様に、プラテンを回転速度60rmp、ヘッドを回転速度61rpmに設定し、研磨加重を、2psiから4psiに増加させて行った。このプラテンとヘッドの速度は、研磨パッドと半導体ウェハの相対速度に換算すると約1.13m/secとなる。S5ヘッド363を上方に上げて、半導体ウェハ101と研磨パッド362を離し、研磨を完了する。条件3条件3は、条件2のステップS3で、接地後、プラテン回転速度、ヘッド回転速度を上昇させる際の回転加速度を低加速度とする。条件3のタイムシーケンスを図39に示す。S1、S2は条件2と同様に行う。S3プラテンを回転速度10rmp、ヘッドを回転速度10rpmで回転させながら、ヘッド363を下降させ、半導体ウェハ101を研磨パッド362に接地させ、半導体ウェハ101に研磨パッド362に加重2psiで押圧する。ここまでは、条件2と同じである。次に、加重2psiで押圧しながら、プラテン及びヘッドを、回転速度10rpmから回転速度60rpmに、5秒間かけてゆっくりと上昇させる。この回転速度上昇の際の回転加速度は凡そ10rpm/secである。この値は、条件2の加速度の1/5の小さい値である。この加速度は、半導体ウェハと研磨パッドの相対加速度に換算すると、約0.19m/sec2となる。S4、S5は条件2と同様に行う。キャパシタ層間膜CMPの条件を、これら3つの条件で変えて研磨を行い、3種類のウェハを作製した。3種類のウェハについてくぼみ欠陥の発生を検査した。図40は、Lr=6μm、Hd=1.5μmのキャパシタ突起部を形成したウェハで、条件1,2,3によりキャパシタ層間膜CMPを行った後の、くぼみ欠陥の欠陥検査の結果である。条件1、2,3に応じて、くぼみ欠陥数は、126個、32個、0個と低下することが示された。条件1と条件2の結果を比較することにより、半導体ウェハと研磨パッドが接地する際の、ヘッド及びプラテンの回転速度を10rpmと低速にして行うことにより、くぼみ欠陥が、60rpmの際に発生した個数の約1/4に抑制されていることが判る。これは、接地時の回転速度を小さくすることにより、接地時の衝撃を小さくでき、突起部の剥がれの抑制に効果があるためと考えられる。この結果から、半導体ウェハと研磨パッドが接地する際の回転速度は低速にすることによりくぼみ欠陥が抑制されることが判った。そして、この研磨条件としては、10rpm以下半導体ウェハと研磨パッドの相対速度で表して、0.19m/sec以下、接地時の加重は2psi以下を用いることができることが判った。条件2と条件3は、共に、半導体ウェハと研磨パッドが接地する際の、回転速度を10rpmと低速にした条件を用い、メイン研磨ステップでの回転速度を60rpmに上昇する際の加速度が互いに異なる。条件2と条件3の結果を比較すると、半導体ウェハ及び研磨パッドの回転速度を上昇させる際の加速度を小さくすることにより、くぼみ欠陥数を低減することができ、条件3では、くぼみ欠陥が殆ど発生しない状態本実験結果では欠陥数0個まで抑制できることが判った。これは、回転速度上昇時の加速度が大きい場合には、突起部に急激な応力の変化が発生し、突起部の剥れを引き起こしていると考えられる。そして、半導体ウェハと研磨パッドが接地してから回転速度を上昇する際の加速度は、それぞれ回転加速度10rpm/sec以下半導体ウェハと研磨パッドの相対加速度で表して0.19m/sec2以下、接地時の加重は2psi以下を用いることができる。本発明では、半導体ウェハと研磨パッドが接地する際のそれぞれの回転速度は、低速の10rpm程度を用いることが好ましく、これによりくぼみ欠陥の発生がより抑制される。さらに、回転速度を接地時の回転速度よりも大きい回転速度に上昇させてメイン研磨を行うことで、生産性を低下させずに研磨することができる。さらに、接地時の回転速度から、メイン研磨の回転速度に上昇させる際の回転加速度を小さくすることが好ましく、これによりくぼみ欠陥の発生をさらに抑制することができる。実験例3実験例3では、キャパシタ層間膜突起幅Lrを3μmHd/Lrアスペクト比が0.5と変えて、実験例2の場合Lr=6μm、Hd/Lrアスペクト比が0.25と比較して、条件1と条件3の条件の違いによるくぼみ欠陥の発生を調べた。欠陥検査の結果を図41に示す。Lr=3μmの時、条件1では1000個以上の欠陥が発生しているが、条件3にすることにより数個レベルまで低減されることが示された。すなわち、条件3とすることで、Lr=6μmで条件1を実施した場合よりも欠陥を低減できることが示された。以上のことから、半導体ウェハと研磨パッドが接地する際の、ヘッド及びプラテンの回転速度を小さくすること、半導体ウェハと研磨パッドが接地してから、プラテン回転速度、ヘッド回転速度を上昇する際の加速度を小さくすることの効果は、突起幅がLr=3μmの、Hd/Lrアスペクト比が0.5と大きい場合においても効果があることが示された。そして、突起幅Lrが6μmでHd/Lrアスペクト比が0.25とすることにより、くぼみ欠陥の発生を、0個~数個レベルの、製品の歩留まりに殆ど影響がないレベルまでに低下させることができることがわかった。以上の実験例1~3の結果、アスペクト比は図37aに示される変曲点の0.6以下とすることで、実用可能であることが理解される。より好ましくは0.25以下とする。変形例1実施例1では、キャパシタ支持体221を形成する場合を示したが、キャパシタ下部電極201の機械的強度に問題なければ、キャパシタ支持体221は形成しなくても良い。キャパシタ支持体221を形成しない場合の例を変形例1として示す。キャパシタ支持体221を形成しない場合には、実施例1の第2工程図4のキャパシタ支持体膜163形成は削除され、第5工程図8のキャパシタ支持体221のパターニングは必要なくなる。そのように形成された場合の、段差低減エッチング工程の実施例1の第10工程に対応する図が図42である。図42は、図1cにおけるX2-X2’線に沿った断面図aと部分拡大図bを示している。この変形例1におけるキャパシタアレイ端264は、アレイ状に並ぶキャパシタ下部電極201のうち最も最外周に位置するキャパシタ下部電極201の外縁に形成されるキャパシタ下部電極キャップ膜266の位置で決まるようになる。変形例1のその他の製造工程は、実施例1と同様の工程を用いて行うことができる。変形例2実施例1では、キャパシタ上部電極キャップ膜266を用いたが、キャパシタ上部電極導電膜262のエッチングでの肩やられ等の問題がなければ形成しなくても良い。キャパシタ上部電極キャップ膜266を形成しない場合の例を変形例2として示す。図43は、実施例1の第10工程の段差低減エッチングを行った段階の図1cにおけるX2-X2’線に沿った断面図aと部分拡大図bを示している。この変形例2におけるキャパシタアレイ端264は、キャパシタ支持体221を覆うキャパシタ上部電極導電膜262の外縁の位置で決まる。変形例2の製造方法は、実施例1の第7工程で、キャパシタ上部電極キャップ膜266が省略される。また、キャパシタ上部電極パターニングでは、キャパシタ上部電極キャップ膜266のエッチングが省略され、レジストマスクを用いてキャパシタ上部電極導電膜262がエッチングされる。第10工程におけるキャパシタ上部電極導電膜262上に形成される絶縁膜の厚さtは、キャパシタ上部電極キャップ膜266が形成されてないので、キャパシタ層間膜281の残膜Hrと等しくなる。同様に、第12工程のキャパシタ層間膜CMP後の、キャパシタ上部電極導電膜262上に形成される絶縁膜の厚さt’は、キャパシタ層間膜281の残膜Hr’と等しくなる。実施例2キャパシタ層間膜281の形成方法の異なる例を示す。実施例2では、キャパシタ層間膜281を第1キャパシタ層間膜541と、第2キャパシタ層間膜542の積層構造で形成する。図44~46は実施例2を説明するための図である。図44実施例1の第8工程において、キャパシタ支持体221がキャパシタアレイ265の上部で横方向に突き出した、断面でコの字状を有している。このキャパシタ支持体221の突き出し量が大きい場合、成膜するキャパシタ層間膜281の段差被覆性がそれほど良くない場合、キャパシタ支持体221の下の部分でのキャパシタ層間膜281の被覆性が低下し、キャパシタ層間膜281の上部が横に張り出したオーバーハング形状に形成されることがある。オーバーハング形状が大きくなると、キャパシタ層間膜突起部323の底部の幅が狭くなり強度が弱まり剥がれ易くなることが懸念される。このように、キャパシタ支持体221の横方向への突き出し量が大きい場合、キャパシタ層間膜281のオーバーハング形状とならないように形成するため、キャパシタ層間膜には段差被覆性が良好な膜を用いることが好ましい。しかしながら、本発明者らの検討の結果、高い段差被覆性を有するプラズマCVD法で形成したシリコン酸化膜は、膜のストレスが大きく、そのようなストレスの大きい膜を形成するとウェハの反りが大きくなり、その後のリソグラフィー工程で露光ができない場合がある。この問題を対策するため、まず初めに段差被覆性が優れる特性を持つ第1キャパシタ層間膜541を、キャパシタ支持体221が横方向突き出して断面でコの字状に形成された部分が埋め込まれる程度の膜厚で形成し、次に、段差被覆性は第1キャパシタ層間膜541よりも劣るが膜ストレスが小さい膜である第2キャパシタ層間膜542を積層して形成することにより、オーバーハング形状を対策すると共に、ストレスを緩和したキャパシタ層間膜を形成することができる。図45実施例1の第10工程と同様に、段差低減エッチングを行う。エッチングは、第1キャパシタ層間膜541に到達しない場合を示したが、第1キャパシタ層間膜541の一部をエッチングするように行ってもよい。図46実施例1の第12工程と同様にキャパシタ層間膜CMP工程を行う。第1キャパシタ層間膜541aから第2キャパシタ層間膜541bにかけてグローバルに平坦化されるように行うキャパシタ層間膜CMPは、第1キャパシタ層間膜541に対する研磨速度と、第2キャパシタ層間膜542に対する研磨速度が略等しい条件で行う。2つの膜で研磨速度に差があると、CMP後に、第1キャパシタ層間膜541と第2キャパシタ層間膜542の境界で段差が生じてしまうからである。尚、CMPは、第1キャパシタ層間膜541に到達しないように行ってもよい。"