光電変換素子と薄膜トランジスタをマトリクス状に配置したアクティブマトリクス型のTFTアレイ基板を備えた光電変換装置であって、前記薄膜トランジスタは、ゲート電極を有する複数本のゲート線、前記ゲート電極にゲート絶縁膜を介して設けられた半導体層、前記半導体層に接続するソース電極およびドレイン電極を備えており、前記光電変換素子は、前記薄膜トランジスタの上部に設けられた第1層間絶縁膜に開口されたコンタクトホールを介して前記ドレイン電極と接続しており、データ線及びバイアス線は前記光電変換素子の上部に設けられた第2層間絶縁膜上に形成され、前記第2層間絶縁膜に開口されたコンタクトホールを介しておのおの前記ソース電極及び前記光電変換素子と接続しており、前記ゲート線が延在する方向に隣接する画素間において少なくとも一部が正常画素とは異なる形状で光電変換素子の形状が整えられており、前記の形状が整えられた画素のトランジスタにおいて前記光電変換素子と前記データ線との電気的接続が遮断されていることを特徴とする光電変換装置。データ線とソース電極とを接続するコンタクトホールを含む領域において、前記光電変換素子の形状を整えたことを特徴とする請求項1に記載の光電変換装置。少なくともデータ線、データ線と光電変換素子間、光電子変換素子の何れかを含む領域において、前記光電変換素子の形状を整えたことを特徴とする請求項1に記載の光電変換装置。光電子変換素子の形状が整えられた画素において、ドレイン電極が半導体層と接続する箇所と前記ドレイン電極が光電変換素子と接続する箇所とが分離されるように前記ドレイン電極が切断されたことを特徴とする請求項1~3のいずれかに記載の光電変換装置。光電子変換素子の形状が整えられた画素において、ソース電極が半導体層と接続する箇所と前記ソース電極がデータ線と接続する箇所とが分離されるように前記ソース電極が切断されたことを特徴とする請求項1~3のいずれかに記載の光電変換装置。光電子変換素子の形状が整えられた画素において、ドレイン電極と光電変換素子の接続開口部を含む領域において、少なくとも光電変換素子の下部電極パターンが除去されていることを特徴とする請求項1~3のいずれかに記載の光電変換装置。光電変換素子の形状が整えられた画素において、データ線とソース電極の電気的接続を有しないことを特徴とする請求項1~3のいずれかに記載の光電変換装置。光電変換素子と薄膜トランジスタをマトリクス状に配置したアクティブマトリクス型のTFTアレイ基板を備えた光電変換装置であって、前記薄膜トランジスタは、ゲート電極を有する複数本のゲート線、前記ゲート電極にゲート絶縁膜を介して設けられた半導体層、前記半導体層に接続するソース電極およびドレイン電極を備えており、前記光電変換素子は、前記薄膜トランジスタの上部に設けられた第1層間絶縁膜に開口されたコンタクトホールを介して前記ドレイン電極と接続しており、データ線及びバイアス線は光電変換素子の上部に設けられた第2層間絶縁膜上に形成され、前記第2層間絶縁膜に開口されたコンタクトホールを介しておのおの前記ソース電極及び前記光電変換素子と接続しており、少なくとも一つの光電変換素子は形状が異常である形状不良光電変換素子であり、前記第2層間絶縁膜のコンタクトホール部にて平面視重なる前記データ配線と前記形状不良光電変換素子とが電気的接続を有しないことを特徴とする光電変換装置。第2層間絶縁膜のコンタクトホール部にて平面視重なるデータ線と形状不良光電変換素子において前記コンタクトホール部の開口が形成されていないことを特徴とする請求項8に記載の光電変換装置。第2層間絶縁膜のコンタクトホール部にて平面視重なるデータ線と形状不良光電変換素子において少なくとも前記コンタクトホール部にてデータ線が形成されていないことを特徴とする請求項8に記載の光電変換装置。光電変換素子と薄膜トランジスタをマトリクス状に配置したアクティブマトリクス型のTFTアレイ基板を備えた光電変換装置であって、前記薄膜トランジスタは、ゲート電極を有する複数本のゲート線、前記ゲート電極にゲート絶縁膜を介して設けられた半導体層、前記半導体層に接続するソース電極およびドレイン電極を備えており、光電変換素子は、前記薄膜トランジスタの上部に設けられた第1層間絶縁膜に開口されたコンタクトホールを介して前記ドレイン電極と接続しており、データ線及びバイアス線は光電変換素子の上部に設けられた第2層間絶縁膜上に形成され、前記第2層間絶縁膜に開口されたコンタクトホールを介しておのおの前記ソース電極及び前記光電変換素子と接続しており、隣接するデータ配線とバイアス線において正常なデータ線、バイアス線とは少なくとも1部が異なる形状でデータ線とバイアス線の形状が整えられており、前記の隣接するデータ線とバイアス線を整形した領域にかかる画素のトランジスタにおいて前記光電変換素子と前記データ線との電気的接続が遮断されていることを特徴とする光電変換装置。データ線とバイアス線の形状が整えられた前記画素のドレイン電極において、前記ドレイン電極が半導体層と接続する箇所と前記ドレイン電極が光電変換素子と接続する箇所とが分離されるように前記ドレイン電極が切断されたことを特徴とする請求項11に記載の光電変換装置。データ線とバイアス線の形状が整えられた前記画素のソース電極において、前記ソース電極が半導体層と接続する箇所と前記ソース電極がデータ線と接続する箇所とが分離されるように前記ソース電極が切断されたことを特徴とする請求項11に記載の光電変換装置。基板上に薄膜トランジスタを形成する工程と、薄膜トランジスタ上に第1層間絶縁膜を形成する工程と、第1層間絶縁膜上に下部電極となる導電膜、光電変換素子のシリコン膜、上部電極となる透明導電膜を成膜する工程と、少なくとも前記上部電極のパターニング工程、前記光電変換素子のシリコン層のパターニング工程、前記下部電極のパターニング工程の何れかにおいて、画像認識による欠陥検査を実施し、隣接する光電変換素子間でパターン不良となるアドレスを登録する工程と、登録したアドレスの光電変換素子間を、少なくとも前記上部電極のパターニング工程、前記光電変換素子のシリコン層のパターニング工程、前記下部電極のパターニング工程の何れかにおいて修復する工程と、登録したアドレスの薄膜トランジスタの少なくとも半導体層と接続するドレイン電極と下部電極と接続するドレイン電極の間と、データ線と接続するソース電極と半導体層と接続するソース電極の間との領域の少なくとも一方において前記電極を切断する工程と、前記光電変換素子の上層に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜上にデータ線、バイアス線、遮光膜を形成する工程を備えた、光電変換装置の製造方法。基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタ上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜上に下部電極となる導電膜、光電変換素子のシリコン膜、上部電極となる透明導電膜を成膜する工程と、少なくとも前記上部電極のパターニング工程、前記光電変換素子のシリコン層のパターニング工程、前記下部電極のパターニング工程の何れかにおいて、画像認識による欠陥検査を実施し、隣接する光電変換素子間でパターン不良となるアドレスを登録する工程と、前記登録したアドレスの光電変換素子間を、少なくとも前記上部電極のパターニング工程、前記光電変換素子のシリコン層のパターニング工程、前記下部電極のパターニング工程の何れかにおいて修復する工程と、前記登録したアドレスの薄膜トランジスタの前記ドレイン電極と前記下部電極とを接続するコンタクトホールを含む領域の前記下部電極を前記下部電極のパターニング工程で除去する工程と、前記光電変換素子の上層に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜上にデータ線、バイアス線、遮光膜を形成する工程を備えた、光電変換装置の製造方法。基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタ上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜上に下部電極となる導電膜、光電変換素子のシリコン膜、上部電極となる透明導電膜を成膜する工程と、前記上部電極のパターニング工程、前記光電変換素子のシリコン層のパターニング工程、前記下部電極のパターニング工程の何れかにおいて、画像認識による欠陥検査を実施し、隣接する光電変換素子間でパターン不良となるアドレスを登録する工程と、前記光電変換素子の上層に第2層間絶縁膜を形成する工程において、前記登録したアドレスの薄膜トランジスタのドレイン電極とデータ線を接続するコンタクトホールを開口しない状態に修正する工程と、前記第2層間絶縁膜上にデータ線、バイアス線、遮光膜を形成する工程を備えた、光電変換装置の製造方法。基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタ上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜上に下部電極となる導電膜、光電変換素子のシリコン膜、上部電極となる透明導電膜を成膜する工程と、前記光電変換素子の上層に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜上にデータ線、バイアス線、遮光膜を形成する工程において、画像認識による欠陥検査を実施し、隣接する前記データ線、前記バイアス線間のパターン不良となるアドレスを登録する工程と、前記アドレスのパターン不良を修復する工程と、前記登録したアドレスの薄膜トランジスタの少なくとも半導体層と接続するドレイン電極と下部電極と接続するドレイン電極の間と、データ線と接続するソース電極と半導体層と接続するソース電極の間との領域の少なくとも一方において前記電極を切断する工程と、前記データ線、前記バイアス線、前記遮光膜の上層に保護膜を形成する工程を備えた光電変換装置の製造方法。修復した画素のアドレスを、補正対象画素として登録する工程を備えた請求項14~17のいずれかに記載の光電変換装置を用いた撮像装置の製造方法。アレイ基板の線欠陥を、レーザ等を用いたリペアにより点欠陥化する場合、リペア時のレーザエネルギー等のダメージによりフォトダイオードや薄膜トランジスタにダメージを受ける場合がある。ダメージを受けた素子は初期動作が正常であっても、長期の動作により特性の変化が大きくなる場合がある。その結果、正しい補正が出来なくなり使用中に点欠陥の発生が懸念される。この発明は上記のような線欠陥を修復した場合に、長期動作で点欠陥が発生することを防止することができる光電変換装置を得ることを目的としており、さらに長期動作で点欠陥が発生しない製造方法を提供することを、目的とする。線欠陥をリペアした箇所の画素のスイッチング素子とフォトダイオード、またはデータ線とスイッチング素子の電気的接続を断ち、予め充電されない欠陥画素として登録し画像処理を行う。ダメージを受けた画素のフォトダイオードが劣化し、補正が出来ない欠陥画素と成るのを防止することができるので、高品質の光電変換装置を提供することができる。実施の形態1以下に本発明の好ましい実施の形態を説明する。図33aに、本実施の形態1に係る光電変換装置を用いた放射線撮像装置の構成図を示す。X線源101から照射されたX線102は、被写体である人体103内の組織に応じた透過率で透過し、光電変換装置104に照射される。光電変換装置104内では照射されたX線102を直接、もしくはシンチレータ等により蛍光に変換してからアレイ基板1に照射し、X線102を電気信号に変換する。得られた電気信号は画像処理装置105に送られて、人体103内の組織部位に応じた透過率を反映した画像を得るための画像処理が行われることにより画像が表示される。画像処理装置105には光電変換装置104の個体それぞれに応じた欠陥画素のアドレス及び画素信号補正係数がデータベースとして登録されており、光電変換装置104から画像処理装置105に送られた電気信号は、補正係数により補正された画像データに変換されるとともに欠陥画素アドレスとして登録された画素においては電気信号の変換値を用いる代わりに周辺の画像データを用いて補間されることで、輝点黒点等の欠落画素の発生を防止している。図33bに、本実施の形態1に係る光電変換装置のアレイ基板1の平面図を示す。アレイ基板1には画素Pが複数並べられた画素部PXと、その周囲に端子TP図示せずや、導電性カバーAH図示せずを接着する領域や、端子TPと画素部PXとにまたがる配線等を含む周辺部SR、がある。画素部PXには複数のゲート線GLに加えて、ゲート線GLと交差するように複数のデータ線DLが形成されている。画素Pはゲート線GLとデータ線DLとの交差で区画される領域により規定され、スイッチング素子である薄膜トランジスタTRと、それに接続する光電変換素子であるフォトダイオードPDとを備えている。各画素PのフォトダイオードPDにおいて、薄膜トランジスタTRと接続する側との反対側にバイアス線BLが接続されている。バイアス線BLは、データ線DLに沿った各画素PにおけるフォトダイオードPDを連結するようにして、データ線DLと平行に延びている。バイアス線BL、データ線DL、ゲート線GLは画素部PXから周辺部SRに延び、端子TPにつながっている。ゲート線GLは、ゲート駆動ドライバ106に接続される。また、データ線DLは電荷読み出し回路107に接続する。電荷読み出し回路107には低ノイズアンプやA/Dコンバーターも内蔵されている。図1に、本特許の実施形態1にかかる光電変換装置のアレイ基板の画素部の平面図を示す。図2に、図1のA-A部の断面図を示す。図1と図2から、本実施の形態1に係る光電変換装置のアレイ基板の画素部の構造について説明する。ガラス基板等の絶縁基板SUB上にアルミなどの低抵抗金属材料を主成分とする金属によって、ゲート電極GEとゲート線GLが形成されている。ゲート電極GEとゲート線GLを覆うように、ゲート絶縁膜GIが形成されている。ゲート電極GE上にゲート絶縁膜GIを介して、半導体膜SIが島状に設けられている。導電性不純物がドーピングされた半導体膜SNを介して半導体膜SIと接続するようにソース電極Sとドレイン電極Dが設けられており、ソース電極Sとドレイン電極Dとの間の半導体膜SIにてチャネルWLが形成されている。ソース電極Sとドレイン電極Dと半導体膜SIとを覆うように第1層間絶縁膜PV1が形成されている。第一層間絶縁膜PV1に開口されたコンタクトホールCH1を介してドレイン電極Dと接続する下部電極BEが、第1層間絶縁膜PV1上に形成されている。下部電極BE上には光電変換素子であるフォトダイオードPDが積層されており、フォトダイオードは下からリンP等のn型不純物がドープされたアモルファスシリコン膜PD、イントリンシックのアモルファスシリコン膜PD、ボロンB等のp型不純物がドープされたアモルファスシリコン膜PDという積層からなる。なお、以後、フォトダイオードを構成するシリコン膜のpin積層構造や、pin積層構造にパターニングする前の状態のシリコン積層膜を総称して、フォトダイオードのシリコン層PDSという称呼をすることがある。フォトダイオードPD上に透明電極である上部電極TEが形成されており、上部電極TEはフォトダイオードPDと上部電極TEとを覆うように形成された第2層間絶縁膜PV2に開口したコンタクトホールCH3を介して第2層間絶縁膜PV2上に形成されたバイアス線BLと接続する。バイアス線BLと同じ層、すなわち第2層間絶縁膜PV2上にはデータ線DLと遮光膜PSとが形成されており、データ線DLは第1層間絶縁膜PV1と第2層間絶縁膜PV2とに開口されるコンタクトホールCH2を介して、ソース電極Sと接続されている。また、データ線DLは絶縁層を介してゲート線GLと直交しており、前述の通りデータ線DLとゲート線GLとの交差で区画される領域により画素Pが規定される。バイアス線BLと同じ層で形成された遮光膜PSは薄膜トランジスタTR上に位置し、表面からの光が半導体膜SIやチャネルWLに入射するのを防いでいる。バイアス線BL、データ線DL、遮光膜PSを覆うようにして平坦化保護膜FPが形成されている。図示しないが、平坦化保護膜FP上にシンチレータを形成することもある。上記構成のアレイ基板1の画素において図1と図2に示すように、コンタクトホールCH2を横切って隣接するフォトダイオードPD間においてフォトダイオードのシリコン膜PDSのパターン不良部をリペアによりリペア箇所Aのシリコン膜PDSを除去する処置がなされている。また、リペア処理を行った画素のドレイン電極Dのリペア箇所B、より具体的には半導体膜SIとコンタクトホールCH1の間のリペア箇所Bにおいて電気的な接続を遮断するリペアが実施されている。言い換えれば、ゲート線GLが延在する方向に隣接する画素P間においてリペア箇所Aのように少なくとも一部が正常な画素とは異なる形状でフォトダイオードPDの形状が整えられている画素がある場合、その画素の薄膜トランジスタTRにおいてはフォトダイオードPDとデータ線DLとの電気的接続が遮断されている。さらに具体的に言えば、ドレイン電極が半導体層と接続する箇所と当該ドレイン電極が光電変換素子と接続する箇所とが分離されるようにそのドレイン電極が切断されたことになる。このリペアの実施により、リペア箇所Bではドレイン電極Dと第1層間絶縁膜PV1が除去されて、薄膜トランジスタTRと下部電極BEとの間の電気的接続も切断されることになる。なお、前記の説明においてリペア箇所Aはフォトダイオードのシリコン膜PDSのみのリペアについて説明したが、パターン不良が上部電極TEを形成する上部電極工程から発生した場合は上部電極TEのリペアを、下部電極工程で発生した場合は下部電極BEのリペアを、組み合わせて実施してもよい。また、図1、図2においてリペア箇所AをフォトダイオードPDの正常パターン形状に近い形状にてリペアを行った状態を示したが、少なくともコンタクトホールCH2が開口する領域においてフォトダイオードPDを構成する透明電極TE、シリコン膜PDS、下部電極BEがリペアにより除去されていればよい。言い換えれば、データ線DLとソース電極Sとを接続するコンタクトホールCH2を含む領域において、フォトダイオードPDの形状を整えてもよい。また、上記コンタクトホールCH2を含む領域であれば、フォトダイオードPDの形状を整える領域は、データ線DL、フォトダイオードPD、データ線DLとフォトダイオードPDとの間のいずれかを含む領域でもよい。さらに他のリペア例について図3、図4に示す。ドレイン電極Dのリペア箇所Bにて実施するリペアは、図3に示すようにコンタクトホールCH2と半導体膜間のソース電極Sで実施してもよい。すなわち、光電子変換素子の形状が整えられた画素において、ソース電極が半導体層と接続する箇所と当該ソース電極がデータ線と接続する箇所とが分離されるようにそのソース電極を切断してもよい。また、図4に示すようにソース電極Sとドレイン電極Dとの両方で実施しても良い。本実施の形態1においては、コンタクトホールCH2を介してバイアス線BLとの電気経路を遮断する為にフォトダイオードPDのリペア処理を行った際にフォトダイオードPDがダメージを受け長期使用中に特性劣化が加速した場合においても、あらかじめ点欠陥化することで補正後の画像として新たに点欠陥が発生しないので、信頼性の高い光電変換装置を提供することが出来る。本実施の形態1の製造過程を以下に説明する。ゲート線GLを形成し、その上層にゲート絶縁膜GIを成膜し、半導体膜SIとソース電極Sとドレイン電極Dとを形成し、スイッチング素子である薄膜トランジスタTRを形成する。その後、第1層間絶縁膜PV1を形成して、ドレイン電極Dと下部電極BEを電気的に接続するコンタクトホールCH1を開口する。次に下部電極BEとなる導電膜、フォトダイオードのシリコン膜PDS、上部電極TEとなる透明導電膜を順次成膜する。次に上部電極TEをパターニングする。この状態を図5aと、図5a中のB-B部の断面図である図5bに示す。データ線DLの形成前であることに注意されたい。次にフォトダイオードのシリコン膜PDSのパターニング用のレジストPRを形成する。レジストパターニングの後に画像認識等による欠陥検査を実施しレジストパターン不良を検出し、欠陥アドレスを登録する。この状態を図6aと、図6a中のC-C部の断面図である図6bに示す。図6ではレジストの形成時の工程不具合により、本来形成すべきレジストPR以外にレジストパターン残PRXがコンタクトホールCH2の部分に発生する場合を示している。次にレジストパターン不良として登録されたアドレスの画素をレーザリペア等の手法にてレジストパターン不良部PRXを除去する。この状態を図7aと、図7a中のD-D部の断面図である図7bに示す。図7においてレーザリペアにより除去されたレジストPRRは点線で示されている。レーザリペアはレーザの熱によりレジストを除去している為、下層のシリコン膜PDSにダメージや熱による不純物の拡散が発生する。図7bにリペアダメージ部RDGとして示す。次に、リペア後のレジストパターンをエッチングマスクトとしてフォトダイオードのシリコン膜PDSをエッチングしてレジストを除去する。この状態を図8aと、図8a中のE-E部の断面図である図8bに示す。コンタクトホールCH2を形成する部分にパターン残として残存するはずったシリコン膜PDSのパターン残は、図7において行ったレーザリペアにより回避されていることがわかる。次に、下部電極BEをパターニングする。この状態を図9aと、図9a中のF-F部の断面図である図9bに示す。次に、欠陥としてアドレス登録され、フォトダイオードのシリコン膜PDSのレジストリペアを行った画素のドレイン電極Dを第1層間絶縁膜PV1上よりレーザリペア法等により切断する。この状態を図10aと、図10a中のG-G部の断面図である図10bに示す。このリペアにより、リペア箇所のドレイン電極Dと第1層間絶縁膜PV1は除去されて、薄膜トランジスタTRと下部電極BEとの間の電気的接続も切断されることになる。次に第2層間絶縁膜PV2を成膜し、ソース電極Sへの開口を形成するコンタクトホールCH2、上部電極TEへの開口を形成するコンタクトホールCH3、及びゲート線GLへの開口を形成するコンタクトホールアレイ周辺部の配線変換部の為、図示なしを形成する。この状態を図11aと、図11a中のH-H部の断面図である図11bに示す。次に低抵抗金属にてデータ線DL、バイアス線BL、斜光膜PSを形成し、その後平坦化保護膜FPを形成することにより、図1と図2に示す構造となる。なお、図2における平坦化保護膜FPは単層の場合を図示しているが、CVD法にて成膜した絶縁膜と塗布型の絶縁膜の積層でもよい。次に、端子電極図示無しを形成して、アレイ基板が完成する。欠陥アドレスとして登録された画素は、システム側にて補正対象画素として登録される。なお、本実施の形態ではフォトダイオードのシリコン膜PDSのレジストパターンをリペアした後に、リペアしたレジストパターンをマスクとしてシリコン膜PDSをエッチングすることでパターン不良を修正したが、ゲート線GLにかからない領域であればフォトダイオードのシリコン膜PDSをレーザリペア法等で除去してもよい。実施の形態2実施の形態2にかかる光電変換装置のアレイ基板の画素部の平面図を図12aに、図12a中のJ-J部を図12bに示す。実施の形態1においてはリペア箇所Bにおいて薄膜トランジスタTRを形成するドレイン電極Dをリペアにて切断していた。ゲート線GL方向に隣接する画素P間においてリペア箇所Aのように少なくとも一部が正常な画素とは異なる形状でフォトダイオードPDの形状が整えられている画素がある場合、その画素の薄膜トランジスタTRにおいてはフォトダイオードPDとデータ線DLとの電気的接続が遮断されているという点では、実施の形態1と共通するが、本実施の形態2においては図12に示すように下部電極BEの形成工程にて下部電極BEとドレイン電極Dを接続するコンタクトホールCH1周辺の下部電極BEが除去されている。なお、図12では下部電極BE用のエッチング液によってドレイン電極Dがエッチングされる場合を図示しているが、エッチングされない場合は下部電極BEのみ除去される。本実施の形態2においては、実施の形態1のように第1層間絶縁膜PV1を除去してドレイン電極Dを切断することはしないので、リペア箇所Bのリペア時に発生する絶縁膜等の残渣が洗浄工程等で移動し欠陥となる確率を低減できる。また、リペア箇所Bの端面はエッチングにて形成されるので第2層間絶縁膜PV2のカバレッジ不良の発生を抑制できる。以下に製造方法を示す。なお、リペア箇所Aのリペアからフォトダイオードのシリコン膜PDSのパターニングまでは実施の形態1と同様なので省略する。下部電極BEのレジストパターニングを実施したのち、欠陥としてアドレス登録され、フォトダイオードのシリコン膜PDSのレジストリペアを行った画素のCH1を内包する形状でレジストをレーザリペア法等で除去する。この状態を図13aと、図13a中のK-K部の断面図である図13bに示す。なお、レーザリペアにより除去されたレジストパターンのリペア部PRRは、図13bにおいて点線で示されている。次に、下部電極BEをエッチングしレジストを除去する。この状態を図14aと、図14a中のL-L部の断面図である図14bに示す。例えばドレイン電極Dにクロム合金を用いて、下部電極BEに同じくクロム合金を用いた場合は、図14bに示すように下部電極BEのエッチング時にレジストが除去されたコンタクトホールCH1の下層のドレイン電極Dの一部もエッチングされる。なお、ドレイン電極Dと下部電極BEをエッチング選択性のある別の導電膜で形成した場合はドレイン電極Dはエッチングされない状態となる。次に、第2層間絶縁膜PV2を形成するが、以降は実施の形態1と同様なので省略する。実施の形態3実施の形態1、2においては、コンタクトホールCH2を横切るパターン不良に対するリペアについて説明したが、本実施の形態3においては、コンタクトホールCH2を横切ることなくデータ線下に発生したパターン不良に対するリペアについて説明する。本実施の形態3が実施の形態1、2と異なる部分について説明するために、本実施の形態の平面図を図15aに、図15aのM-M断面を図15bに示す。リペア箇所Aのパターン不良がフォトダイオードのシリコン膜PDSの中の異物に起因しないレジストパターン不良の場合、シリコン膜PDSが残存してもデータ線DLと短絡箇所を形成することはない。シリコン膜PDSとデータ線DLとは第2層間絶縁膜PV2を介して別レイヤーに形成されているからである。しかし、パターン不良がフォトダイオードのシリコン膜PDSの中の異物に起因した場合であって、第2層間絶縁膜PV2の形成時にフォトダイオードのシリコン膜PDSが第2層間絶縁膜PV2の表面に露出する場合には、バイアス線BLとデータ線DLとは露出したシリコン膜PDSを介して電気的に導通状態となる。ここで図15において、リペア箇所Aにおいて点線で示しているのは、シリコン膜中の異物DTを含むシリコン膜PDSが除去されていることを表している。除去方法としては、実施の形態1、2と同様に、レジストパターンのリペアでエッチング除去する方法や、レーザリペアによってパターン不良部のシリコン膜PDSを除去する方法がある。一方、実施の形態3の変形例として、シリコン膜PDSの中の異物のリペアが困難な場合のリペア例を図16aと、図16a中のN-N部の断面図である図16bに示す。図15と違って、リペア領域Aに隣接する領域において異物DTもシリコン膜PDSも残存している。このような場合においても、シリコン膜PDS中の異物DTにより生じたパターン不良に隣接する画素部の一部を除去し、パターン不良箇所を分離することで、データ線DLと短絡する可能性のあるパターン不良があっても変化のない点欠陥化が可能である。なお、リペア箇所Bのリペアについては図15では実施の形態1で示した方法を適用し、図16では実施の形態2で示した方法を適用しているが、それぞれ実施の形態1、実施の形態2で示したどちらの方法を用いてもよい。以下に図16で示したようにシリコン膜PDS中の異物DTにより生じたパターン不良を有する構造の製造方法を示す。フォトダイオードのシリコン膜PDSをパターニングするためのレジストパターンPRを形成した後に、画像認識等による欠陥検査を実施しレジストパターン不良PRXを検出し、欠陥アドレスを登録する。欠陥アドレスの画素にて異物DT部分の両側のレジストパターンPRRとその下方に位置する上部電極TEのパターンとをレーザリペア法等により除去する。この状態を図17aと、図17a中のP-P部の断面図である図17bに示す。なお、レーザリペア法等により除去する領域を点線で示している。なお、レジストパターンPRと上部電極TEとを一括してリペア除去する場合、リペア装置の仕様によっては処理マージンが低い場合があるので、あらかじめ上部電極TEのパターン形成時に上部電極TEをレーザリペアしておいてもよい。上部電極TEをあらかじめリペアする場合、一般的に弱酸を用いて透明導電膜である上部電極TEをエッチングする方法があるが、上部電極TEのレジストパターン状態でリペアを実施すると透明導電膜が結晶化され弱酸でエッチングできなくなる場合があるので、上部電極TEのパターンを形成した後にレーザリペアを実施することが望ましい。フォトダイオードのシリコン膜PDSをパターニングした状態を図18aと、そのQ-Q部の断面図である図18bに示す。フォトダイオードのシリコン膜PDSの中の異物DTのパターンは残っているが、画素内のフォトダイオードPDのパターンとは分離されている。次に下部電極BEをパターニングするレジストパターンPRを形成する。欠陥アドレスの画素においてはフォトダイオードのシリコン膜PDSを除去した部分とコンタクトホールCH1を内包する領域のレジストPRをレーザリペア法等で除去する。この状態を図19aと、そのR-R部の断面図である図19bに示す。点線で示した箇所はレーザリペアにより消失したレジストパターンPRRである。正常な画素においては下部電極BEを下層のドレイン電極Dと接続させるために、コンタクトホールCH1の直上にはレジストパターンPRを残存させておくが、欠陥アドレスではコンタクトホールCH1を内包する領域のレジストPRもレーザリペアで除去していることに注意されたい。次に下部電極BEをエッチングしレジストを除去する。この状態を図20aと、そのS-S部の断面図である図20bに示す。シリコン膜PDSの中の異物DTのパターンと画素内のフォトダイオードPDとは電気的に完全に隔離されている。また、先にコンタクトホールCH1上のレジストパターンPRも除去していたため、画素内のフォトダイオードPDとドレイン電極Dとも電気的に完全に隔離されている。本実施の形態3においては、実施の形態2のようにデータ線とソース電極とを接続するコンタクトホールCH2を含む領域で光電変換素子の形状を整えるのではなく、データ線、光電変換素子、光電変換素子とデータ線との間のうち何れかを含む領域において光電変換素子の形状を整えている。さらに、シリコン膜PDS中の異物DTにより生じたパターン不良さらには異物DTの除去が困難な場合であっても、コンタクトホールCH1を介したドレイン電極DとフォトダイオードPD間の電気経路、およびパターン不良とフォトダイオード間の電気経路も遮断する。これにより、フォトダイオードPDがダメージを受け長期使用中に特性劣化が加速した場合においても、あらかじめ点欠陥化することで補正後の画像として新たに点欠陥が発生しないので、信頼性の高い光電変換装置を提供することが出来る。また、シリコンダメージの影響を除外する為のリペアではないが、同様の方法を用いることで線欠陥のリペアを適用することが可能である。その概念図を図21aと、そのT-T部の断面図である図21bに示す図21aにおいて、フォトダイオードのシリコン膜PDSが欠損している領域PDSLが存在する。上部電極TEとバイアス線BLを接続するコンタクトホールCH3においてフォトダイオードのシリコン膜PDSが欠損し、バイアス線BLと下部電極BEが直接接続または上部電極TEを介して低抵抗で接続されている。一方、下部電極BEはドレイン電極Dと接続するコンタクトホールCH1を内包する領域でリペア部RBEにおいて除去されている。このリペアによってバイアス電位が直接ドレイン電極Dに印加される状態を防止し、ゲート線GLの信号変形による隣接画素信号の読み取り不良による線欠陥発生を抑制できる。なお、欠陥アドレスの取得は、下部電極BEのレジストパターン時に画像認識等による欠陥検査を実施して、シリコン欠損画素をリペア画素として登録する。リペア箇所としては実施の形態1の様にドレイン電極Dのレーザリペアを行ってもよい。実施の形態4図22aと、そのU-U部の断面図である図22bとして、本実施の形態の平面図及びBB断面図を示す。バイアス線BLと一体に形成されている遮光膜PSとデータ線DLとがパターン不良により接続していた部分をリペア箇所Aにおいてリペア処理により分離されている。言い換えれば、リペア箇所Aにおいては正常なデータ線やバイアス線とは少なくとも一部が異なる形状となるように隣接するデータ線やバイアス線の形状が整えられており、この隣接するデータ線やバイアス線を整形した領域にかかる画素のトランジスタについてフォトダイオードPDとデータ線DLとの電気的接続がリペア箇所Bにおいて遮断されている。さらに、リペア処理を行った画素のドレイン電極Dのリペア箇所B、より具体的には半導体膜SIとコンタクトホールCH1の間のリペア箇所Bにおいて、電気的な接続を遮断するリペアが実施されている。言い換えれば、隣接するデータ線やバイアス線を整形した領域にかかる画素のドレイン電極において、当該ドレイン電極が半導体層と接続する箇所と当該ドレイン電極が光電変換素子と接続する箇所とが分離されるようにそのドレイン電極が切断されている。このリペアの実施によりリペア箇所Bではドレイン電極Dと第1層間絶縁膜PV1及び第2層間絶縁膜PV2が除去されて、薄膜トランジスタTRと下部電極BEとの間の電気的接続も切断されることになる。また、ソース電極においてもドレイン電極と同様に、当該ソース電極が半導体層と接続する箇所と当該ソース電極がデータ線と接続する箇所とが分離されるようにそのソース電極を切断してもよい。なお、ソース電極の上記リペアとドレイン電極におけるリペアとは少なくとも一つ行えばよい。本実施の形態4においては、バイアス線BLとデータ線DLの短絡を開放する為のリペア処理を行った際にフォトダイオードPDがダメージを受け長期使用中に特性劣化が加速した場合においても、あらかじめ点欠陥化することで補正後の画像として新たに点欠陥が発生しないので、信頼性の高い光電変換装置を提供することが出来る。以下に製造方法を示す。なお、第2層間絶縁膜PV2の形成までは実施例1までと同様なので省略する。データ線DL、バイアス線BL、斜光膜PSを形成する低抵抗な導電膜LRMを成膜する。次に、データ線DL、バイアス線BL、斜光膜PSを形成するためのレジストパターンPRを形成する。その後、画像認識等による欠陥検査を実施し、バイアス線BLとデータ線DLが短絡している画素をリペア画素として登録する。この状態を図23aと、そのV-V部の断面図である図23bに示す。次に登録アドレスのレジストパターンの不良箇所PRXをレーザリペア等により除去する。この状態を図24aと、そのW-W部の断面図である図24bに示す。次にエッチングと剥離を行い、データ線DL、バイアス線BL、斜光膜PSを形成する。この状態を図25aと、そのX-X部の断面図である図25bに示す。次に、欠陥登録アドレスでリペア処理を行った画素のドレイン電極Dのリペア箇所B、より具体的には半導体膜SIとコンタクトホールCH1の間のリペア箇所Bにおいて電気的な接続を遮断するリペアを実施する。リペアとしてレーザリペアによる断線を形成した状態を図26aと、そのY-Y部の断面図である図26bに示す。以降の工程は上記実施の形態と同様なので省略する。なお、リペア箇所Aのリペア手順としてレジストパターンをリペアし、エッチングを行ったが、エッチングの後に導電膜のパターン不良部にて導電膜をレーザー等にて除去してもよい。また、図25においてはバイアス線BLは遮光膜PSと一体として形成されているが分離されていてもよい。その場合であってもデータ線DLとバイアス線BLとが短絡した場合に本実施の形態4は適用できる。実施の形態5本実施の形態の平面図を図27aに、そのZ-Z部断面を図27bに示す。実施の形態1ではドレイン電極Dの電気的切断を行うことで画素とデータ線DLの電気的接続を開放していたが、本実施の形態では、データ線DLとソース電極Sとの電気的接続を開放することを主眼とする。具体的に本実施の形態では、形状が異常である形状不良光電変換素子を有する欠陥画素がある場合、第2層間絶縁膜PV2の形成において該当する欠陥画素のコンタクトホールCH2を形成しないことで電気的切断を行っている。なお、図27ではコンタクトホールCH2のリペアのみを実施しているが、ドレイン電極Dの領域に追加のリペア処理を実施してもよい。この状況における平面図を図28aに、AA-AA部断面の断面図を図28bに示す。ドレイン電極Dの領域でリペアを実施することで画素電位がゲート線GLに影響することがなくなりゲート方向の近接画素が擬似欠陥として検出することを抑制できる。また、パターン不良がシリコン膜PDSの中の異物等に起因しない場合は、コンタクトホールCH2を横切る隣接するフォトダイオードPD間においてフォトダイオードを構成するシリコン膜PDSのパターン不良部のリペア処理は行わないで、そのシリコン膜PDSのパターンのリペアの代わりに第2層間絶縁膜PV2の形成において該当するパターン不良箇所のコンタクトホールCH2を形成しないように形成してもよい。このようなリペアを実施した状況における平面図を図29aに、AB-AB部断面の断面図を図29bに示す。図29において、非開口部UCHにおいてはコンタクトホールCH2が形成されていない。なお、図29ではパターン不良部PXのリペアを行わないフォトダイオードPDの形成工程においてはリペアの実施によるダメージをフォトダイオードPDは受けないため、該当欠陥画素とデータ線DLの電気的接続をリペアしない場合でも経時変化による特性劣化の加速が発生しにくくなるが、欠陥画素のCH2のリペアやドレイン電極Dの領域で図27や図28と同様なリペアを実施してもよい。ただし、図29のリペア方法では点欠陥は3個となるため工程負荷等を勘案してリペア処理を決めることが望ましい。以下に図29の場合の製造方法を示す。なお、シリコン膜PDSのパターン不良部PXの検出までは実施の形態1と同様であるので省略する。欠陥アドレスを登録した後、リペアを行わないでシリコン膜PDSをパターニングする。次に下部電極BEをパターニングする。その後、第2層間絶縁膜PV2を成膜し、ネガ型のレジストを塗布して露光を行う。この状態を図30aと、そのAC-AC部の断面図である図30bに示す。図30では全面においてレジストPRが塗布されている。レジストPRにおいて、コンタクトホールCH2、CH3に対応する箇所が露光を照射していない未露光部PRUである。その後、シリコン膜PDSのパターン不良部PXでコンタクトホールCH2を横切る欠陥のアドレス箇所のCH2形成部分を露光する。その状態を図31aと、そのAD-AD部の断面図である図31bに示す。図31においても全面にレジストPRが形成されており、パターン不良PX付近のコンタクトホールCH2に対応する箇所がレジスト追加露光部PRAである。その後、現像処理を行い第2層間絶縁膜PV2の開口パターンのレジストパターンを形成する。この状態を図32aと、そのAE-AE部の断面図である図32bに示す。図32において露光を追加した追加露光部PRAにおいてはレジストPRに開口パターンは生じていないため、引き続いて行われるエッチングによってもコンタクトホールCH2が開口せず、電気的経路が遮断されることになる。すなわち、データ配線DLとソース電極Sとを接続するコンタクトホールCH2において平面視重なるデータ配線DLと形状不良光電変換素子とは電気的接続を有しないことになる。その一方で、正常な画素のコンタクトホールCH2やCH3に対応する箇所にはレジストPRに開口部PROが設けられているため、引き続き行われるエッチングによって図32bにおいて点線部で示したコンタクトホールCH2、CH3が開口することになる。以降の工程は、前記の実施の形態と同様なので省略する。なお、上記製造方法ではネガ型レジストを用いたコンタクトホールCH2部のリペア方法を示したが、ポジ型レジストを用いてパターニング後に該当のコンタクトホール部のレジストの粘性を低下させ開口を塞ぐなどの方法を用いてコンタクトホールCH2の開口を形成しない方法でもよい。また、本実施の形態ではコンタクトホールCH2の開口を形成しない方法としたが、データ線DLとソース電極Sの電気的接続を遮断する方法として、コンタクトホールCH2上のデータ線DLを除去しても同様の効果がえられ、さらにはデータ読み出しが両側から可能な場合は該当コンタクトホールCH2の近傍でデータ線DLを切断してもよい。すなわち、平面視重なるデータ配線DLとソース電極Sとを接続するために設けられたコンタクトホールCH2においてデータ配線DLが形成されていないため、電気的接続を有しないことになる。