書き込みを禁止するメモリセルのアドレスデータを格納するレジスタと、前記レジスタに接続された書き込み禁止論理回路とを有する回路において、前記書き込み禁止論理回路において前記レジスタに格納されたアドレスデータに基づいてメモリ装置の書き込みを禁止する半導体装置の駆動方法。レジスタとメイン論理回路と書き込み禁止論理回路を有し、書き込みを禁止するメモリセルのアドレスデータを前記レジスタに格納する過程と、前記メイン論理回路からアドレスデータを出力する過程と、前記レジスタに格納されたアドレスデータと前記メイン論理回路から出力されたアドレスデータとを前記書き込み禁止論理回路で比較する過程とを有する半導体装置の駆動方法。メイン論理回路とレジスタと、書き込み禁止論理回路とを有し、前記レジスタに入力される信号は、少なくとも、書き込み禁止イネーブルデータと、書き込み禁止列アドレスデータと、書き込み禁止行アドレスデータとを有し、前記書き込み禁止論理回路で、前記レジスタの出力と前記メイン論理回路の出力を比較する過程を有する半導体装置の駆動方法。あるメモリセルの書き込みが失敗した場合に、冗長メモリセルに置き換える機能を有するメイン論理回路と書き込みを禁止するメモリセルのアドレスデータを格納するレジスタと、書き込み禁止回路とを有する半導体装置において、前記書き込み禁止回路において、前記レジスタの出力と前記メイン論理回路の出力を比較し、信号を出力することにより冗長機能の検査をおこなう半導体装置の検査方法。書き込みを禁止するメモリセルのアドレスデータを格納するレジスタと、レジスタに格納されたアドレスデータに基づいてメモリ装置の書き込みを禁止する書き込み禁止論理回路とを有する半導体装置。メイン論理回路とレジスタと、前記レジスタの出力と前記メイン論理回路の出力を比較し、信号を出力する書き込み禁止論理回路とを有し、前記レジスタに入力される信号は、少なくとも、書き込み禁止イネーブルデータと、書き込み禁止列アドレスデータと、書き込み禁止行アドレスデータとを有する半導体装置。あるメモリセルの書き込みが失敗した場合に、冗長メモリセルに置き換える機能を有するメイン論理回路と書き込みを禁止するメモリセルのアドレスデータを格納するレジスタと、前記レジスタの出力と前記メイン論理回路の出力を比較し、信号を出力する書き込み禁止回路とを有する半導体装置。請求項5乃至7において、半導体装置は、書き込み回路を有するメモリ装置を有する半導体装置。請求項5乃至8において、半導体装置は、DRAM、SRAM、OTPROM、EPROM、FeRAM、MRAM、PRAMから選ばれた1つを有する半導体装置。請求項5乃至9において、半導体装置は、プロービングによってレジスタにデータを格納するための検査パッドを有する半導体装置。請求項5乃至10において、前記レジスタは、Dフリップフロップ回路を有する半導体装置。請求項5乃至11において、前記書き込み禁止論理回路は、2以上のXNORゲートと少なくとも1つのNANDゲートと少なくとも1つのANDゲートとを有する半導体装置。上記のような方法で、冗長回路の検査をおこなえるのであるが、以下のような問題がある。まず、第一の方法においては、配線を切断したメモリセルを再び使用可能な状態にすることが困難である。上記問題点の解決策として、レーザーを用いて冗長メモリ中の正常なメモリセルと置き換える方法が考えられるが、出荷後の不良メモリセル発生時において使用できる冗長メモリセルが減少するという問題点がある。また、レーザーによる工程が必要であり、検査工程が複雑になるという問題点もある。また、第二の方法においては、プロービングされる同じ配線上同じビット線上または同じワード線上の他のメモリセルも同様に書き込み不能になり、検査の精度が低下するという問題点がある。また、同時に異なるビット線上または異なるワード線上に属するメモリセルを書き込み不能にする場合、書き込み不能にするメモリセルの個数と同数のプローバーが必要であり、書き込み不能にするメモリセルの個数が多いほど検査工程が複雑になるという問題点がある。また、第一の方法、第二の方法のいずれにおいても、レーザー処理やプロービングにより誤って検査対象外の配線を破損させてしまう危険があるという問題点がある。この危険は、メモリ装置の集積化が高まり、配線の幅が狭くなるほど増大する。本発明は、メモリ装置内のワード線やビット線を含む配線メモリ配線の切断やプロービングなしに冗長機能を検査する方法を提供することを課題とする。また、メモリ装置内のワード線やビット線を含む配線メモリ配線の切断やプロービングなしに、メモリ装置内の特定の1以上のメモリセルの書き込みを禁止する駆動方法を提供する。また、本発明では、上記の課題に加えて、新規の半導体装置特に、メモリ装置を提供することを課題とする。また、新規の半導体装置の駆動方法特に、メモリ装置の駆動方法あるいは検査方法特に、メモリ装置の検査方法を提供することを課題とする。本発明では以上の課題の少なくとも1つを解決する。本発明の一態様は、書き込みを禁止するメモリセルのアドレスデータを格納するレジスタと、レジスタに格納されたアドレスデータに基づいて、当該メモリセルへの書き込みを禁止する論理回路とを有する回路を使用する半導体装置の検査方法あるいは半導体装置の駆動方法である。また、本発明の一態様は、レジスタとメイン論理回路とを有し、書き込みを禁止するメモリセルのアドレスデータをレジスタに格納する過程と、メイン論理回路からアドレスデータを出力する過程と、レジスタに格納されたアドレスデータとメイン論理回路から出力されたアドレスデータとを比較する過程とを有する半導体装置の検査方法あるいは半導体装置の駆動方法である。これらの半導体装置の検査方法あるいは半導体装置の駆動方法を実施するに際しては、レジスタにデータを送出する必要がある。そのためには、別途、検査パッドを設け、検査パッドをプロービングすることによりデータを送出する構成を有してもよい。上記の方法は、書き込み回路を有する全てのメモリ装置において使用可能である。また、DRAM、SRAM、OTPROM、EPROM、FeRAM、MRAM、PRAMなどいずれのメモリ装置に対しても使用可能である。また、これらのメモリ装置を同じ基板上に有する半導体装置においても使用可能である。上記のような回路を用いることで、メモリ配線の切断やプロービングなしに冗長機能を検査することができる。なお、本発明は上記の態様に限定されることはなく、以下に示す実施の形態においても、上記の課題を解決できる本発明のその他の態様が示されている。本発明の一態様により、メモリ配線の切断やメモリ配線のプロービングなしに冗長機能を検査することができる。上記レーザーを用いる第一の方法では、配線を切断したメモリセルを再び使用可能な状態にすることが困難であったが、本発明の一態様では、配線を切断することがないので、この問題は解決できる。また、レーザーによる工程が必要であり、工程が複雑になるという問題点も解決することができる。また、上記プローバーを用いる第二の方法では、特定メモリセルを書き込み不能にする際に、同じビット線上または同じワード線上に属する他のメモリセルも同様に書き込み不能になり、検査の精度が低下するという問題点があったが、本発明の一態様では、特定のメモリセルのみを指定して書き込みを禁止できるので、それらの問題を解決することができる。また、レーザーやプロービングにより誤って検査対象外の配線を破損させてしまう危険性があるという問題点を解決することができる。また、書き込み不能にするメモリセルの個数が多いほど検査工程が複雑になるという問題点を解決することができる。特に、集積化が高まり、配線の幅が狭くなり、レーザーによる切断や、プロービングが困難となる大規模メモリにおいては大きな効果を奏する。例えば、レーザーによる加工は、使用するレーザーの波長程度の精度である上、加工時の熱の影響を考慮すると配線の幅が400nm以下の場合においては実施できない。同様に、プロービングも配線の幅が200nm以下では技術的に大きな困難が伴う。以上のような理由から、配線の幅が200nm以下であるメモリ装置においては、本発明の一を用いることが好ましい。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。実施の形態1本実施の形態では、メモリ配線の切断やプロービングなしに冗長機能を検査する方法に使用する装置の一例について、図3を参照しながら説明する。図3Aにおいて、書き込み禁止回路201は、検査パッド202とレジスタ203と書き込み禁止論理回路204とを有している。これらの回路は、検査される半導体装置集積回路上に設けられる。検査パッド202は、レジスタ203にデータを送るためのものであり、具体的にはここにプローバーをあて、レジスタ203にデータを送出する。検査パッド202は、少なくとも3つの検査パッドを有してもよい。例えば、図3Aに示すようなデータ信号入力用の検査パッド202_D、クロック信号入力用の検査パッド202_C、リセット信号入力用の検査パッド202_Rである。このように複数の検査パッドがある場合、それぞれ目的が異なることもあるのであるが、本明細書ではそれらを集合的に検査パッド202と呼ぶこともある。これらの検査パッド202_D、202_C、202_Rに入力された信号は、それぞれ、データ信号線301、クロック信号線302、リセット信号線303を通して、レジスタ203に送られる。なお、図3Aでは、データ信号線301、クロック信号線302、リセット信号線303がレジスタ203に接続する様子を示しているが、その他の図面では、これらの信号線を1本の信号線にまとめて表示することもある。また、クロック信号やリセット信号に関しては、敢えて検査パッドから信号を得ずとも、集積回路内の信号を利用することもできる。したがって、クロック信号入力用の検査パッド202_C、リセット信号入力用の検査パッド202_Rのいずれか、あるいはいずれも設けない構成とすることもできる。レジスタ203は入力されたデータを格納し、出力できる装置であれば種類を問わない。例えば、図3Cに示すようなDフリップフロップ回路を組み合わせたものでもよい。図3Cにおいては、N個Nは1以上の整数のDフリップフロップ回路304_1、304_2、304_3、、304_Nが直列に接続され、それぞれにクロック信号線302、リセット信号線303が接続され、それぞれ、クロック信号、リセット信号が入力される。また、1段目のDフリップフロップ回路304_1には、データ信号線301が接続される。その他のDフリップフロップ回路には前段の出力が入力される。また、それぞれのDフリップフロップ回路の出力は、書き込み禁止イネーブルデータ218、書き込み禁止列アドレスデータ219、書き込み禁止行アドレスデータ220のいずれかとなるが、これはデータ信号線301から入力されるデータの順序に依存する。レジスタ203に送られた信号は書き込み禁止論理回路204において処理され、書き込み禁止論理回路204は書き込みを禁止する信号を含むデータを出力する。このような書き込み禁止回路201は、図3Bに示すように、メモリセルアレイ210を有する集積回路205上に形成される。書き込み禁止回路201のうち、レジスタ203と書き込み禁止論理回路204は、集積回路205上の他の回路と同様に形成されるので、ここではあえて図示しない。検査パッド202_D、202_C、202_Rは、プロービングを容易とするため、集積回路の集積度が許容できる限り大きな面積を有するようにするとよい。このように冗長機能を検査する回路を有する集積回路205の回路構成を図4を用いて説明する。集積回路205は、書き込み禁止回路201と、インターフェース206と、メイン論理回路207と、行デコーダ208と列デコーダ209と、メモリセルアレイ210とを有し、書き込み禁止回路201は、検査パッド202とレジスタ203と書き込み禁止論理回路204とを有する。メイン論理回路207は、メモリセルアレイ210への書き込みをおこなう機能と、書き込みに失敗したメモリセルを冗長メモリセルに置き換える冗長機能を有する。書き込み禁止論理回路204は、メイン論理回路207がメモリセルアレイ210のうちレジスタ203に格納されたアドレスデータに相当するアドレスに書き込みをおこなう際に、書き込みを禁止する機能を有する。冗長機能の検査は次のようにおこなう。検査パッド202にプロービングをおこない、書き込みを禁止するメモリセルのアドレスデータをレジスタ203に格納する。次に、メイン論理回路207を用いて、メモリセルアレイ210のうちレジスタ203に格納されたアドレスデータに相当するアドレスに書き込みをおこなう。書き込み禁止論理回路204の機能により、この書き込みは禁止されるので、結果として書き込みは失敗する。メイン論理回路207が書き込みの失敗を検知し、メイン論理回路207の冗長機能により、書き込みが失敗したメモリセルは冗長メモリセルに置き換えられる。以上により、メモリ配線の切断やメモリ配線のプロービングなしに冗長機能を検査することができる。実施の形態2実施の形態1の、一般的なメモリ装置を有する集積回路に書き込み禁止回路を搭載した場合において、書き込み禁止論理回路の具体的な回路構成の例を、図7を参照しながら説明する。なお、本実施の形態におけるメモリ装置の列アドレスは2ビット、行アドレスは2ビットで記述されるとする。図7において、集積回路は、メイン論理回路207と、行デコーダ208と、列デコーダ209と、メモリセルアレイ210と、検査パッド202とレジスタ203と書き込み禁止論理回路204とを有する。メイン論理回路207にはインターフェース図示せずを介して外部からデータを入力できる。実施の形態1で説明したように、レジスタ203には、検査パッド202より入力された情報が格納される。レジスタ203は、書き込み禁止イネーブルデータ218と、書き込み禁止列アドレスデータ219と、書き込み禁止行アドレスデータ220を出力する。メイン論理回路207は、メモリセルアレイ210への書き込みをおこなう機能と、書き込みに失敗した場合に書き込みに失敗したメモリセルを冗長メモリセルに置き換える冗長機能を有し、書き込みイネーブルデータ215と、書き込み列アドレスデータ216と、書き込み行アドレスデータ217を出力する。書き込み禁止論理回路204は、XNORゲート211a、XNORゲート211b、XNORゲート212a、XNORゲート212bと、NANDゲート213と、ANDゲート214を有する。XNORゲート211aには、書き込み列アドレスデータ216のMSB最上位ビットと、書き込み禁止列アドレスデータ219のMSBを入力し、XNORゲート211bには、書き込み列アドレスデータ216のLSB最下位ビットと、書き込み禁止列アドレスデータ219のLSBを入力し、XNORゲート212aには、書き込み行アドレスデータ217のMSBと、書き込み禁止行アドレスデータ220のMSBを入力し、XNORゲート212bには、書き込み行アドレスデータ217のLSBと、書き込み禁止行アドレスデータ220のLSBを入力する。また、NANDゲート213には、XNORゲート211aの出力信号と、XNORゲート211bの出力信号と、XNORゲート212aの出力信号と、XNORゲート212bの出力信号と、書き込み禁止イネーブルデータ218を入力する。ANDゲート214には、書き込みイネーブルデータ215と、NANDゲート213の出力信号を入力する。列デコーダ209には、書き込み列アドレスデータ216と、ANDゲート214の出力信号を入力する。行デコーダ208には、書き込み行アドレスデータ217を入力する。この場合における動作を図1に示すフローチャートに従って説明する。まず、検査パッド202にプロービングをして、書き込みを禁止するメモリセルの列アドレスデータと行アドレスデータをレジスタ203に格納する。また、書き込み禁止の処理をおこなうイネーブルデータもレジスタ203に格納する。次に、メモリ装置への書き込みをおこなうために、メイン論理回路207から書き込みをおこなうメモリセルの列アドレスデータと、書き込みをおこなうメモリセルの行アドレスデータと、書き込みイネーブルデータを出力する。このとき、書き込みイネーブルデータがLOWならば、書き込みをおこなわない。書き込みイネーブルデータがHIならば、以下の処理をおこなう。書き込み禁止イネーブルデータがLOWならば、書き込みは通常通り成功する。書き込み禁止イネーブルデータがHIならば、レジスタ203に格納されたアドレスデータと論理回路が出力したアドレスデータを比較する。アドレスデータが異なっていれば、書き込みは通常通り成功する。アドレスデータが一致していれば、書き込みは失敗する。以上の動作により、レジスタに格納されたアドレスデータに相当するアドレスのメモリセルへの書き込みを禁止する。書き込みの失敗を検知した場合には、冗長機能によって冗長メモリセルへの置き換えがなされる。冗長機能が正常であれば、冗長メモリセルへの書き込みが成功する。このようにして冗長機能の検査をおこなえる。本実施の形態におけるメモリ装置の列アドレスは2ビット、行アドレスは2ビットで記述されるが、適当な個数のXNORゲートを用いて本実施の形態における半導体装置を拡張すれば、任意のビット数で記述される列アドレス、または任意のビット数で記述される行アドレスのメモリ装置に対して実施可能である。例えば、列アドレスが3ビットで記述される場合、図7の2つのXNORゲート211aと211bを3つに変更すればよく、行アドレスが4ビットで記述される場合、図7の2つのXNORゲート212aと212bを4つに変更すればよい。実施の形態3実施の形態1において、レジスタにアドレスデータを格納する際に、検査パッドを使用せず集積回路の論理回路を介しておこなう方法もある。このときの半導体装置の構成を、図5を用いて説明する。図5において、集積回路205は書き込み禁止回路201と、インターフェース206と、メイン論理回路207と、行デコーダ208と列デコーダ209と、メモリセルアレイ210とを有する。書き込み禁止回路201はレジスタ203と書き込み禁止論理回路204とを有する。メイン論理回路207は、レジスタ203に書き込みを禁止するメモリセルのデータを送出する機能と、メモリセルアレイ210への書き込みをおこなう機能と、メモリセルアレイ210への書き込みに失敗した場合に書き込みに失敗したメモリセルを冗長メモリセルに置き換える冗長機能を有する。書き込み禁止論理回路204は、メイン論理回路207がメモリセルアレイ210のうちレジスタ203に格納されたアドレスデータに相当するアドレスに書き込みをおこなう際に、書き込みを禁止する機能を有する。本実施の形態の半導体装置は以下のように駆動するとよい。まず、インターフェース206より書き込みを禁止するメモリセルのアドレスデータを入力する。すると、メイン論理回路207は入力されたデータをレジスタ203に格納する。次に、メイン論理回路207を用いて、メモリセルアレイ210のうちレジスタ203に格納されたアドレスデータに相当するアドレスに書き込みをおこなう。書き込み禁止論理回路204の機能により、当該書き込みは禁止されるので、結果として当該書き込みは失敗する。メイン論理回路207が書き込みの失敗を検知し、メイン論理回路207の冗長機能により、当該書き込みを失敗したメモリセルが冗長メモリセルに置き換えられる。以上により、メモリ配線のプロービングなしに冗長機能を検査することができる。また、検査パッドのプロービングなしに検査をおこなうことも出来るので、検査工程の簡略化が可能である。また、集積回路205が外部との接触によりデータをやり取りする機能を有さない電子機器例えば、RFタグRFIDや非接触ICカード等に搭載されている場合、集積回路205を駆動するために必要な電源、信号などを無線で供給し、一切のプロービングなしにメイン論理回路207の冗長機能を検査することが必要とされるが、本実施の形態を用いれば、そのような検査も可能である。なお、その際には、RFタグや非接触ICカード等の電子機器に、本実施の形態でおこなう検査のためのコマンドを設けておき、電子機器が適切に反応するように設定しておくことが好ましい。実施の形態4実施の形態2において、書き込みを禁止するメモリセルは1つ1ビットであることを前提にした。もちろん、複数のメモリセルを書き込み禁止にすることもできる。本実施の形態では、書き込みを禁止するメモリセルを2つ2ビットにする例を示す。同様に、3つ以上のメモリセルを書き込み禁止にすることもできる。図8に示す集積回路は、メイン論理回路207と、行デコーダ208と、列デコーダ209と、メモリセルアレイ210と、検査パッド202とレジスタ203と書き込み禁止論理回路204とを有する。メイン論理回路207にはインターフェース図示せずを介して外部よりデータが入力される。レジスタ203としては、例えば、図3Cに示すようなDフリップフロップ回路を直列に接続したものを用いればよい。レジスタ203は書き込み禁止イネーブルデータ218と、第一の書き込み禁止列アドレスデータ219_1と、第一の書き込み禁止行アドレスデータ220_1と、第二の書き込み禁止列アドレスデータ219_2と、第二の書き込み禁止行アドレスデータ220_2を出力する。これらは、検査パッド202よりレジスタ203に入力され、格納されていたものである。第一の書き込み禁止列アドレスデータ219_1と、第一の書き込み禁止行アドレスデータ220_1は、書き込みを禁止する第一のメモリセルのアドレスに相当し、第二の書き込み禁止列アドレスデータ219_2と、第二の書き込み禁止行アドレスデータ220_2は、書き込みを禁止する第二のメモリセルのアドレスに相当する。メイン論理回路207は、メモリセルアレイ210への書き込みをおこなう機能と、書き込みに失敗した場合に書き込みに失敗したメモリセルを冗長メモリセルに置き換える冗長機能を有し、書き込みイネーブルデータ215と、書き込み列アドレスデータ216と、書き込み行アドレスデータ217を出力する。また、書き込み禁止論理回路204は、XNORゲート211a_1、XNORゲート212a_1、XNORゲート211b_1、XNORゲート212b_1、XNORゲート211a_2、XNORゲート212a_2、XNORゲート211b_2と、XNORゲート212b_2、NANDゲート213と、ANDゲート214を有する。図8に示すように、XNORゲート211a_1には、書き込み列アドレスデータ216のMSBと、書き込み禁止列アドレスデータ219_1のMSBを入力する。XNORゲート211b_1には、書き込み列アドレスデータ216のLSBと、書き込み禁止列アドレスデータ219_1のLSBを入力する。XNORゲート212a_1には、書き込み行アドレスデータ217のMSBと、書き込み禁止行アドレスデータ220_1のMSBを入力する。XNORゲート212b_1には、書き込み行アドレスデータ217のLSBと、書き込み禁止行アドレスデータ220_1のLSBを入力する。XNORゲート211a_2には、書き込み列アドレスデータ216のMSBと、書き込み禁止列アドレスデータ219_2のMSBを入力する。XNORゲート211b_2には、書き込み列アドレスデータ216のLSBと、書き込み禁止列アドレスデータ219_2のLSBを入力する。XNORゲート212a_2は、書き込み行アドレスデータ217のMSBと、書き込み禁止行アドレスデータ220_2のMSBを入力する。XNORゲート212b_2には、書き込み行アドレスデータ217のLSBと、書き込み禁止行アドレスデータ220_2のLSBを入力する。また、NANDゲート213には、XNORゲート211a_1の出力信号と、XNORゲート212a_1の出力信号と、XNORゲート211b_1の出力信号と、XNORゲート212b_1の出力信号と、XNORゲート211a_2の出力信号と、XNORゲート212a_2の出力信号と、XNORゲート211b_2の出力信号と、XNORゲート212b_2の出力信号と、書き込み禁止イネーブルデータ218を入力する。ANDゲート214には、書き込みイネーブルデータ215と、NANDゲート213の出力信号を入力する。行デコーダ208には、書き込み行アドレスデータ217を入力する。列デコーダ209には、書き込み列アドレスデータ216と、ANDゲート214の出力信号を入力する。書き込みを禁止するメモリセルを3つ以上3ビット以上にする場合には、XNORゲート211aとXNORゲート211bとXNORゲート212aとXNORゲート212bの組をビット数と同数用いるとよい。上記のような半導体装置を用いることで、書き込みを禁止するメモリセルの個数にかかわらず、必要なプローバーの個数は検査パッドのプロービングに必要な個数と同数である。したがって、書き込みを禁止するメモリセルの個数が多いほど検査全工程が複雑になるという従来の問題点が解決される。実施の形態5実施の形態1において、検査パッドをアドレス指定に必要なメモリセルの数に応じて複数設ければ、レジスタがなくても該当アドレスへの書き込みを禁止することができる。具体的には、行アドレスがRビット、列アドレスがCビットで記述されるメモリ装置において、書き込みを禁止するメモリセルの数をN個とするとき、検査パッドは[RC×N1]個あればよい。うち、1つには書き込み禁止イネーブルデータを、他のものには、書き込みを禁止するメモリセルの行アドレスデータあるいは列アドレスデータのいずれかを入力する。以下、図6を用いて説明する。図6では行アドレス、列アドレスとも2ビットで記述される2つのメモリセルへの書き込みを禁止する例を示す。そのために、9つの検査パッド202_D0、202_D1、202_D2、202_D3、202_D4、202_D5、202_D6、202_D7、202_D8を用意する。そして、検査パッド202_D0には書き込み禁止イネーブルデータ218を、検査パッド202_D1には第1のメモリセルの列アドレスデータのMSBを、検査パッド202_D2には第1のメモリセルの列アドレスデータのLSBを、検査パッド202_D3には第1のメモリセルの行アドレスデータのMSBを、検査パッド202_D4には第1のメモリセルの行アドレスデータのLSBを、検査パッド202_D5には第2のメモリセルの列アドレスデータのMSBを、検査パッド202_D6には第2のメモリセルの列アドレスデータのLSBを、検査パッド202_D7には第2のメモリセルの行アドレスデータのMSBを、検査パッド202_D8には第2のメモリセルの行アドレスデータのLSBを、それぞれ入力する。これらの検査パッドに入力された信号は、それぞれ、書き込み禁止イネーブルデータ218、第1の書き込み禁止列アドレスデータ219a_1および219b_1、第1の書き込み禁止行アドレスデータ220a_1および220b_1、第2の書き込み禁止列アドレスデータ219a_2および219b_2、第2の書き込み禁止行アドレスデータ220a_2および220b_2として、書き込み禁止回路201に送られる。書き込み禁止回路201としては、例えば、実施の形態4で示したものと同様な回路で、2つのメモリセルを書き込み禁止とできるものを用いればよい。もちろん、その他の回路を用いてもよい。図6の例では、書き込みを禁止するメモリセルの数は2個であったが、より多くの検査パッドを用いれば、より多くのメモリセルを書き込み禁止とできる。