基板と、前記基板上に形成され、チャネル層及び電子供給層を含む窒化物半導体層と、前記窒化物半導体層上に設けられたソース電極、ゲート電極、及びドレイン電極と、少なくとも前記ゲート電極、及び前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層の表面を覆う絶縁膜と、前記窒化物半導体層上であって、前記ゲート電極と前記ドレイン電極との間に設けられたフィールドプレートと、を具備し、前記ゲート電極の側面を覆う領域を除いた、前記ゲート電極と前記ドレイン電極との間の領域の前記絶縁膜上における前記フィールドプレートの幅は0.1μm以上であり、前記フィールドプレートの前記ドレイン電極側の端部と、前記窒化物半導体層と前記ドレイン電極との接触面における前記ドレイン電極の前記ゲート電極側の端部との距離は、3.5μm以上であり、動作周波数が4GHz以下であることを特徴とする半導体装置。前記ドレイン電極と前記ソース電極との間の容量は0.2pF/mm以下であることを特徴とする請求項1記載の半導体装置。前記フィールドプレートの幅は0.2μm以上であることを特徴とする請求項1又は2記載の半導体装置。前記ゲート電極の前記窒化物半導体層と前記ゲート電極との接触面における前記ドレイン電極側の端部と、前記ドレイン電極の前記窒化物半導体層と前記ドレイン電極との接触面における前記ゲート電極側の端部との距離は、7μm以下であることを特徴とする請求項1から3いずれか一項記載の半導体装置。前記前記絶縁膜の厚さは400~500nmであることを特徴とする請求項1記載の半導体装置。前記絶縁膜は窒化シリコンからなることを特徴とする請求項5記載の半導体装置。前記チャネル層は窒化ガリウムからなり、前記電子供給層は窒化アルミニウムガリウムからなることを特徴とする請求項1から6いずれか一項記載の半導体装置。前記半導体装置の動作周波数は、2.6GHz以上であることを特徴とする請求項1記載の半導体装置。前記半導体装置は、エンベローブトラッキングアンプの増幅素子として使用されることを特徴とする請求項1記載の半導体装置。しかしながら、フィールドプレートにより、ソースドレイン間容量Cdsが増大することがある。Cdsの増大により、FETのドレイン効率が悪化するおそれがある。特に高周波動作の場合には、ドレイン効率が大きく悪化する可能性がある。その一方、フィールドプレートを設けない場合、電流コラプスが増大するおそれがある。本発明は上記課題に鑑み、ソースドレイン間容量の低下と、電流コラプスの抑制とを両立することが可能な半導体装置を提供することを目的とする。本発明は、基板と、前記基板上に形成され、チャネル層及び電子供給層を含む窒化物半導体層と、前記窒化物半導体層上に設けられたソース電極、ゲート電極、及びドレイン電極と、少なくとも前記ゲート電極、及び前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層の表面を覆う絶縁膜と、前記窒化物半導体層上であって、前記ゲート電極と前記ドレイン電極との間に設けられたフィールドプレートと、を具備し、前記ゲート電極の側面を覆う領域を除いた、前記ゲート電極と前記ドレイン電極との間の領域の前記絶縁膜上における前記フィールドプレートの幅は0.1μm以上であり、前記フィールドプレートの前記ドレイン電極側の端部と、前記窒化物半導体層と前記ドレイン電極との接触面における前記ドレイン電極の前記ゲート電極側の端部との距離は、3.5μm以上であり、動作周波数が4GHz以下である半導体装置である。本発明によれば、ソースドレイン間容量の低下と、電流コラプスの抑制とを両立することが可能である。上記構成において、前記ドレイン電極と前記ソース電極との間の容量は0.2pF/mm以下である構成とすることができる。この構成によれば、高い効率を得ることができる。上記構成において、前記フィールドプレートの幅は0.2μm以上である構成とすることができる。この構成によれば、効果的に電流コラプスを抑制することができる。上記構成において、前記ゲート電極の前記窒化物半導体層と前記ゲート電極との接触面における前記ドレイン電極側の端部と、前記ドレイン電極の前記窒化物半導体層と前記ドレイン電極との接触面における前記ゲート電極側の端部との距離は、7μm以下である構成とすることができる。上記構成において、前記前記絶縁膜の厚さは400~500nmである構成とすることができる。上記構成において、前記絶縁膜は窒化シリコンからなる構成とすることができる。上記構成において、前記チャネル層は窒化ガリウムからなり、前記電子供給層は窒化アルミニウムガリウムからなる構成とすることができる。上記構成において、前記半導体装置の動作周波数は、2.6GHz以上である構成とすることができる。上記構成において、前記半導体装置は、エンベローブトラッキングアンプの増幅素子として使用される構成とすることができる。本発明によれば、ソースドレイン間容量の低下と、電流コラプスの抑制とを両立することが可能な半導体装置を提供することができる。まず比較例について説明する。図1aは、比較例に係るFETを例示する断面図である。なお、本発明において、FETとはHEMTを含む。図1aに示すように、FET100Rは、基板110と、窒化物半導体層111と、絶縁膜120及び絶縁膜122と、ソース電極124と、ドレイン電極126と、ゲート電極128と、フィールドプレート130と、を備える。窒化物半導体層111は基板110の上に設けられている。窒化物半導体層111は、バリア層112、チャネル層114、電子供給層116、及びキャップ層118を含む。基板110に近い方から、バリア層112、チャネル層114、電子供給層116、及びキャップ層118の順に積層されている。チャネル層114と電子供給層116との界面には二次元電子ガス2DEGが形成される。キャップ層118の上には、キャップ層118に接触するようにソース電極124、ドレイン電極126及びゲート電極128が設けられている。キャップ層118の上に、ゲート電極128を覆うように絶縁膜120が設けられている。絶縁膜120の上であって、ゲート電極128とドレイン電極126との間には、フィールドプレート130が設けられている。フィールドプレート130の一部は、ゲート電極128上に位置する。絶縁膜120、ソース電極124、ドレイン電極126及びフィールドプレート130の上に、絶縁膜122が設けられている。ソース電極124とフィールドプレート130とは、電気的に接続されているため、フィールドプレート130は、ソース電極124と同じ電位を有する。ソース電極124とドレイン電極126との間の容量ソースドレイン間容量は、フィールドプレート130とドレイン電極126との間の容量も含むものとする。フィールドプレート130により、電界緩和及びフィードバック容量Cdgの低下を図ることができる。しかしながら、高周波動作においては、FETの効率が低下することがある。効率の低下について説明する。図1bは、FETの出力側の等価回路を説明する図である。図1bに示すように、FETの出力側を等価回路で示すと、FET本体は電流源44とチャネル抵抗を示す抵抗R2、ソースドレイン間容量を示すCdsとが並列に接続された構成とみなすことができる。そして、FETのドレイン側は、ドレイン引き出し抵抗であるR3を介して、ドレイン端子42と接続されている。FETのソース側は、ソース引き出し抵抗である抵抗R1を介してソース端子40と接続されている。容量Cdsは、ソースドレイン間容量に対応する。容量Cdsのインピーダンスは、角周波数ω用いて1/jωCdsと表される。このことから、動作周波数が高くなると、容量Cdsのインピーダンスが低下することが理解できる。その結果、FETの効率が低下する。特に、3.9世代LTE:LongTermEvolution、第4世代の携帯電話に対応した通信規格では、2.6GHz~4GHzのように、FETの動作周波数は高くなる。このような高周波動作においては、FETの効率が大きく低下するおそれがある。現行の2GHz帯で動作するFETに比べて、容量Cdsの低減が必要であることを見出した。本願は、特に2.6GHz~4GHzで高周波動作するFETにおいて、容量Cdsの低減を図り、FETの効率を目指すものである。エンベロープトラッキング方式に対応した増幅回路にFETを用いることがある。このようなエンベロープトラッキングアンプは、65以上の出力効率が必要である。その理由は、65に満たない効率は、計算上、他の方式でも実現可能だからである。そして、エンベラープトラッキングアンプにおいて65以上の効率を実現するためには、その増幅素子であるFETには、70以上のドレイン効率を実現する必要がある。容量と効率との関係について説明する。図2は、容量Cdsとドレイン効率との関係を示す図である。横軸は容量Cds、縦軸はドレイン効率をそれぞれ示す。図2に示すように、容量Cdsの低下に伴い、ドレイン効率は上昇する。図2は、4GHz時のドレイン効率である。測定条件は、Vds=50V、Vgs=-1.5Vとした。点線で示すように、4GHz以下の動作周波数において、70以上の効率を得るためには、容量Cdsは0.2pF/mm以下である必要があることが分かる。ところで、フィールドプレートは、電流コラプスの低減のために設けられるものである。また、2GHzより低い動作周波数では、フィールドプレートによるCds設計に関わらず、効率は常に70を超えていた。これらの理由から、フィールドプレートによるCdsへの影響について、これまでは注意を払う必要がなかった。図面を用いて、本発明の実施例について説明する。図3は、実施例1に係るFETを例示する断面図である。図1aに示した構成と同じ構成については、説明を省略する。図3に示すように、実施例1に係るFET100半導体装置は、基板10と、窒化物半導体層11と、絶縁膜20及び絶縁膜22と、ソース電極24と、ドレイン電極26と、ゲート電極28と、フィールドプレート30と、を備える。FET100の動作周波数は、例えば2.6GHz以上である。基板10は例えば炭化シリコンSiCからなる。バリア層12は、例えば窒化アルミニウムAlN等からなる。チャネル層14は、例えば窒化ガリウムGaN等からなる。電子供給層16は、例えば窒化アルミニウムガリウムAlGaN等からなる。キャップ層18は、例えばGaN等からなる。絶縁膜20及び絶縁膜22は、例えば窒化シリコンSiN等の絶縁体からなる。ソース電極24及びドレイン電極26は、例えば下から順にチタン/アルミニウムTi/Al、又はタンタル/アルミニウムTa/Al等の金属を積層してなるオーミック電極である。なお、ソース電極24及びドレイン電極26の上には、例えば金Auからなる配線が積層されている。ゲート電極28は、例えば下から順にニッケル/金Ni/Au等の金属を積層してなる。バリア層12の厚さは例えば50nmである。チャネル層14の厚さは例えば1000nmである。電子供給層16の厚さは例えば20nmである。キャップ層18の厚さは例えば5nmである。絶縁膜20の厚さは例えば450nmであり、絶縁膜22の厚さは例えば600nmである。フィールドプレート30の厚さは例えば200~300nmである。なお、厚さ方向は図3の上下方向であり、幅方向は図3の左右方向である。容量Cdsを調整するためには、フィールドプレート30のゲート電極28とドレイン電極26との間における幅Wを変化させればよい。フィールドプレート30の幅Wは、図1aに示したフィールドプレート130の幅よりも小さい。ゲート電極28とドレイン電極26との距離L2が一定である場合、幅Wを小さくすることは、窒化物半導体層11の表面の面方向におけるフィールドプレート30とドレイン電極26との距離L1を大きくすることを意味する。なお、幅Wとは、例えば窒化物半導体層11と対向するフィールドプレート30の下面の、ゲート電極28とドレイン電極26との一方から他方に向かう方向における幅である。言い換えれば幅Wとは、ゲート電極28の側面を覆う領域を除いた、ゲート電極28とドレイン電極26との間の領域の絶縁膜20上におけるフィールドプレート30の幅である。距離L1とは、例えばフィールドプレート30の下面のドレイン電極26側端部と、ドレイン電極26下面のフィールドプレート30側端部との距離である。下面とは、窒化物半導体層11キャップ層18との接触面である。またゲート電極28とドレイン電極26との距離ゲートドレイン間距離L2とは、例えばゲート電極28及びドレイン電極26各々の窒化物半導体層11への接触面間の最短距離である。次に幅W及び距離L1と、電流コラプス及び容量Cdsとの関係について説明する。電流コラプスの大きさを検証するため、FET100をサンプルとして、幅Wを変化させながら、ドレイン電流Idの測定を行った。ソースドレイン間電圧Vds=0V及びVds=50Vを基準電圧に、ゲートソース間電圧Vgs及びソースドレイン間電圧Vdsのパルス信号を入力した際のドレイン電流Id50V及びId0Vを測定した。電流コラプスの大きさは、Vds=5V及びVgs=2Vの信号を入力した際の、ドレイン電流Id50Vと、Id0Vとの比電流比、Id50V/Id0Vと定義した。電流比Id50V/Id0Vが小さいほど、電流コラプスが増大していることを意味する。FET100の構成材質、厚さは、上に例示したもの、及び以下のものを用いた。ゲート長:0.6μmゲートドレイン間距離L2:5.5μm絶縁膜20の厚さ:450nm図4aは、幅Wと電流コラプスとの関係を示す図である。横軸は幅W、縦軸は電流比Id50V/Id0Vを表す。図4aに示すように、フィールドプレート30の幅Wが小さいほど電流コラプスは増大する。例えば幅W=0、すなわちフィールドプレート30を設けない場合、電流比は約50であり、電流コラプスによるドレイン電流の減少が大きいことが分かる。このように、幅Wを小さくする、またはフィールドプレート30を取り除いた場合、容量Cdsを低下させることができるが、電流コラプスが増大する。これに対し、図中に点線で示すように、フィールドプレート30の幅Wが0.1μmの場合、電流比は約75である。また幅Wが0.2~0.3μmにおいて、電流比は80に近づく。幅Wが0.4μm以上になると、電流比は約80となる。このように、幅Wが0.1μm以上において、電流コラプスは抑制される。図4bは、距離L1と容量Cdsとの関係を示す図である。横軸は距離L1を、縦軸は容量Cdsを表す。容量Cdsは等価回路解析により求めた。測定条件はVds=50V、Vgs=-1.5Vとした。図4bに示すように、距離L1の増大に伴い、容量Cdsは小さくなる。図中に点線で示したように、距離L1が3.5μm以上の場合、容量Cdsは約0.2pF/mmである。距離L1が3.5μmより大きくなると、容量Cdsは約0.2pF/mm以下となる。図2に示したように、容量Cdsが0.2pF/mm以下となることで、ドレイン効率が70以上となる。すなわち、距離L1が3.5μm以上の場合、容量Cdsが0.2pF/mmとなり、ドレイン効率が70以上となる。実施例1に係るFET100は、窒化物半導体層11と、ソース電極24、ゲート電極28及びドレイン電極26と、絶縁膜20と、フィールドプレート30と、を具備する。窒化物半導体層11は、チャネル層14と、電子供給層16とを含む。絶縁膜20は、ゲート電極28及びゲート電極28とドレイン電極26との間の窒化物半導体層11の表面を覆う。また、ゲート電極28の側面を追う領域を除いた、ゲート電極28とドレイン電極26との間の領域の絶縁膜20上における、フィールドプレート30の幅Wは0.1μm以上である。フィールドプレート30のドレイン電極26側の端部と、窒化物半導体層11とドレイン電極26との接触面におけるドレイン電極26のゲート電極28側の端部との距離L1は3.5μm以上である。図4a及び図4bに示したように、フィールドプレート30の幅Wを0.1μm以上、フィールドプレート30とドレイン電極26との距離L1を3.5μm以上とすることにより、容量Cdsの低下と、電流コラプス抑制とを両立することができる。言い換えれば、ソースドレイン間容量の低下と、電流コラプスの抑制とを両立することができる。また幅Wが小さすぎる場合、フィールドプレート30を精度高く製造することが難しいことがある。従って幅Wを0.1μm以上とすることで、精度高くフィールドプレート30を製造し、かつ容量Cdsの低下と、電流コラプスの抑制とを両立することができる。また幅Wを0.15μm以上、及び0.2μm以上とすることにより、電流コラプスを効果的に抑制することができる。さらに幅Wを0.3μm以上、及び0.4μm以上とすることで、電流コラプスをより効果的に抑制することができる。特に図4aに点線で示したように、幅Wが0.2μm以上の場合、電流コラプス抑制の効果は大きくなる。距離L1を3.7μm以上、及び4μm以上とすることにより、容量Cdsを大きく低下させることが可能となる。図4bに示すように、距離L1を約4.2μm以上とすることにより、容量Cdsを0.15pF/mm以下とすることができる。これにより、高い効率を得ることができる。なお幅Wを0.1μm、0.15μm、0.2μm、0.3μm及び0.4μmの各々より大きくしてもよい。距離L1を、3.5μm、3.7μm、及び4μmの各々より大きくしてもよい。ゲートドレイン間距離L2は、0.1μm以上の幅Wが、3.5μm以上の距離L1を実現できる大きさであればよい。ただし、距離L2が大きくなることにより、特性が劣化することがある。また、半導体装置の小型化も困難となり得る。従って、距離L2は7μm以下であることが好ましく、6μm以下、及び5μm以下とすることもできる。これにより、半導体装置の特性劣化を抑制し、かつ小型化が容易となる。絶縁膜20の厚さは200~800nmとしてもよいし、300~600nmとしてもよいし、400~500nmとしてもよい。特に、絶縁膜20をSiNから形成し、かつ厚さを400~500nmとすることで、FET100を図4a及び図4bの結果を得た構成に近づけることができる。また、絶縁膜20及び絶縁膜22は、例えば酸化シリコンSiO又は酸化窒化シリコンSiONからなるとしてもよい。基板10はSiC以外に例えばサファイア、又はガラスエポキシ等の絶縁体からなるとしてもよい。容量Cdsは、絶縁膜20の厚さ、及び誘電率により変化することがある。容量Cdsが0.2pF/mm以下となるような厚さ及び材質を用いればよい。FET100の製造方法について説明する。まず、例えばMOCVD法MetalOrganicChemicalVaporDeposition:有機金属気相成長法を用いて、基板10上に、窒化物半導体層11をエピタキシャル成長させる。例えばプラズマCVD法PlasmaChemicalVaporDepositionにより、第1SiN層を設ける。例えばエッチング法により、第1SiN層に開口部を形成する。開口部からはキャップ層18が露出する。なお、残存した第1SiN層は絶縁膜20の一部となる。例えば蒸着法等により、キャップ層18に、オーミック電極を形成し、アニール処理を行う。オーミック電極はソース電極24及びドレイン電極26である。第1SiN層に別の開口部を形成する。別の開口部から露出したキャップ層18に、例えば蒸着法により、キャップ層18上にゲート電極28を設ける。第1SiN層、ソース電極24、ドレイン電極26及びゲート電極28上に、例えばプラズマCVD法により、第2SiN層を設ける。第1SiN層と第2SiN層とが、絶縁膜20となる。なお、第1SiN層の形成とオーミック電極の形成とは、順番を入れ替えてもよい。例えば蒸着法により、絶縁膜20上の、ゲート電極28とドレイン電極26との間に、フィールドプレート30を設ける。例えばプラズマCVD法により、絶縁膜20上に、絶縁膜22を設ける。例えばエッチング法により、絶縁膜20及び絶縁膜22に、ソース電極24及びドレイン電極26が露出するような開口部を設ける。例えばメッキ法により、ソース電極24及びドレイン電極26と接続する、Auからなる配線不図示を設ける。以上の工程により、FET100が形成される。図3では、フィールドプレート30の一部はゲート電極28の上に位置するとしたが、構成はこれに限定されない。フィールドプレート30の一部はゲート電極28の上に位置せず、フィールドプレート30がゲート電極28とドレイン電極26との間に位置するとしてもよい。絶縁膜20は、キャップ層18全体を覆わなくてもよい。キャップ層18は例えばゲート電極28、及びゲート電極28とドレイン電極26との間のキャップ層18の表面を覆えばよい。窒化物半導体とは、窒素Nを含む半導体である。窒化物半導体としては、AlN、GaN及びAlGaN以外に、例えば例えば窒化インジウムInN、窒化インジウムガリウムInGaN、窒化インジウムアルミニウムInAlN、及び窒化アルミニウムインジウムガリウムAlInGaN等がある。以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。