"それぞれ一対の差動入力端子と一対の差動出力端子を有する複数の差動増幅回路が第1ステージから最終ステージまでの複数ステージを構成するように相互に接続されてなる差動増幅部と、最終ステージの差動増幅回路2の差動入力端子と差動出力端子との間に接続された位相補償回路5と、第1ステージの差動増幅回路1の一対の差動出力電圧VP,VNの第1の同相電圧VC1が第1の基準電圧VGS1になるように、当該差動増幅回路1をフィードバック制御する第1のコモンモードフィードバック回路3と、最終ステージの差動増幅回路2の一対の差動出力電圧VOUTP,VOUTNの第2の同相電圧VC2が第2の基準電圧COMVREFになるように、当該差動増幅回路2をフィードバック制御する第2のコモンモードフィードバック回路4と、を備えることを特徴とする完全差動型オペアンプ。前記第1ステージの差動増幅回路1は、第1の定電流源トランジスタM5と、前記第1の定電流源トランジスタM5に直列に接続された第1の差動トランジスタM1と、前記定電流源トランジスタM5に直列に接続され、前記第1の差動トランジスタM1に並列に接続された第2の差動トランジスタM2と、を備え、前記第1のコモンモードフィードバック回路3は、前記第1の定電流源トランジスタM5に直列に接続され、そのゲートが前記第1の差動トランジスタM1のドレインに接続された第1の制御トランジスタM7と、前記定電流源トランジスタM5に直列に接続され、そのゲートが前記第2の差動トランジスタM2のドレインに接続された第2の制御トランジスタM8と、を備えることを特徴とする請求項1に記載の完全差動型オペアンプ。前記第1ステージの差動増幅回路1は、第1の定電流源トランジスタM5と、前記第1の定電流源トランジスタM5に直列に接続された第1の差動トランジスタM1と、前記定電流源トランジスタM5に直列に接続され、前記第1の差動トランジスタM1に並列に接続された第2の差動トランジスタM2と、前記第1の差動トランジスタM1に直列に接続され、当該第1の差動トランジスタM1と共に第1のカスコード接続回路を形成する第1のカスコードトランジスタM91と、前記第2の差動トランジスタM2に直列に接続され、当該第2の差動トランジスタM2と共に第2のカスコード接続回路を形成する第2のカスコードトランジスタM92と、を備え、前記第1のコモンモードフィードバック回路3は、前記第1の定電流源トランジスタM5に直列に接続され、そのゲートが前記第1のカスコードトランジスタM91のドレインに接続された第1の制御トランジスタM7と、前記定電流源トランジスタM5に直列に接続され、そのゲートが前記第2のカスコードトランジスタM92のドレインに接続された第2の制御トランジスタM8と、を備えることを特徴とする請求項1に記載の完全差動型オペアンプ。前記第2のコモンモードフィードバック回路4は、前記最終ステージの差動増幅回路2の前記第2の同相電圧VC2を検出する同相電圧検出回路4Aと、前記同相電圧検出回路4Aにより検出された前記第2の同相電圧VC2に基づいて、前記最終ステージの差動増幅回路2を制御するための第1の制御電圧VB4及び第2の制御電圧VB5を生成する制御電圧生成回路4Bと、を備えることを特徴とする請求項1乃至請求項3のいずれかに記載の完全差動型オペアンプ。前記最終ステージの差動増幅回路2は、第2の定電流源トランジスタM13と、前記第2の定電流源トランジスタM13に直列に接続され、前記第1ステージの差動増幅回路2の第1の差動出力電圧VPが印加された第3の差動トランジスタM15と、第3の定電流源トランジスタM14と、前記第2の定電流源トランジスタM14に直列に接続され、前記第1ステージの差動増幅回路2の第2の差動出力電圧VNが印加された第4の差動トランジスタM16と、を備え、前記第2の定電流源トランジスタM13のゲートに前記第1の制御電圧VB4が印加され、前記第3の定電流源トランジスタM14のゲートに前記第2の制御電圧VB5が印加されたことを特徴とする請求項4に記載の完全差動型オペアンプ。前記同相電圧検出回路4Aは、前記最終ステージの差動増幅回路2の一対の差動出力端子の間に直列に接続された第1の抵抗RP及び第2の抵抗RNを備え、前記第1の抵抗RP及び前記第2の抵抗RNの接続点から前記第2の同相電圧VC2を得ることを特徴とする請求項4又は5に記載の完全差動型オペアンプ。前記第1の抵抗RP及び第2の抵抗RNにそれぞれ並列に第1の安定化コンデンサCP及び第2の安定化コンデンサCNが接続されていることを特徴とする請求項6に記載の完全差動型オペアンプ。前記同相電圧検出回路4Aは、第1のスイッチングキャパシタCP1と、第2のスイッチングキャパシタCN1と、出力端子OUTと、第1のモードで前記第1のスイッチングキャパシタCP1を前記最終ステージの差動増幅回路2の第1の差動出力端子と前記出力端子VOUTとの間に接続し、前記第2のキャパシタCN1を前記最終ステージの差動増幅回路2の第2の差動出力端子と前記出力端子との間に接続し、第2のモードで前記第1のスイッチングキャパシタCP1を前記最終ステージの差動増幅回路2の第2の差動出力端子と前記出力端子との間に接続し、前記第2のスイッチングキャパシタCN1を前記最終ステージの差動増幅回路2の第1の差動出力端子と前記出力端子との間に接続するように切り替えるスイッチング回路と、を備えることを特徴とする請求項4又は5に記載の完全差動型オペアンプ。前記第1のキャパシタCP1の容量値と前記第2のキャパシタCN1の容量値が等しいことを特徴とする請求項8に記載の完全差動型オペアンプ。前記制御電圧生成回路4Bは、前記第2の同相電圧VC2がゲートに印加された第3の差動入力トランジスタM31と、前記第2の基準電圧COMVREFがゲートに印加された第4及び第5の差動入力トランジスタM32,M33と、を備え、前記第1ステージの差動増幅回路1の前記第1及び第2の差動トランジスタM1,M2と、前記第3、第4及び第5の差動入力トランジスタM31,M32,M33は同じ導電チャネル型を有することを特徴とする請求項4に記載の完全差動型オペアンプ。上述の完全差動型オペアンプにおいては、差動出力電圧VOUTP,VOUTNの同相電圧VCを所定の基準電圧COMVREFにするためのCMFB回路52は1つだけである。CMFB回路52のCMFBループは、第1ステージ、第2ステージ及び位相補償回路53を経由してフィードバックがなされているため、CMFBループの位相余裕度を十分確保することができず、当該オペアンプを安定に動作させることが難しいという問題があった。また、CMFB制御ループの位相余裕を確保するため、CMFBループの周波数特性を低下させると、当該オペアンプ自体の周波数特性を低下させてしまうおそれがある。また、動作安定のためには回路規模が増大したり、消費電流が増加するおそれがある。本発明の完全差動型オペアンプは、それぞれ一対の差動入力端子と一対の差動出力端子を有する複数の差動増幅回路が第1ステージから最終ステージまでの複数ステージを構成するように相互に接続されてなる差動増幅部と、最終ステージの差動増幅回路2の差動入力端子と差動出力端子との間に接続された位相補償回路5と、第1ステージの差動増幅回路1の一対の差動出力電圧VP,VNの第1の同相電圧VC1が第1の基準電圧VGS1になるように、当該差動増幅回路1をフィードバック制御する第1のコモンモードフィードバック回路3と、最終ステージの差動増幅回路2の一対の差動出力電圧VOUTP,VOUTNの第2の同相電圧VC2が第2の基準電圧COMVREFになるように、当該差動増幅回路2をフィードバック制御する第2のコモンモードフィードバック回路4と、を備えることを特徴とするものである。本発明による完全差動型オペアンプは、少なくとも、第1ステージと最終ステージのそれぞれにコモンモードフィードバック回路を設け、それぞれのステージの差動増幅回路を独立して制御する構成となっている。そのため、コモンモードフィードバックループ内に位相補償回路を経由しない構成であり、回路全体の動作の安定度が向上し、高速動作を可能にする。また、コモンモードフィードバック回路を簡単化でき、消費電流を低減することができる。したがって、複数のステージを有する差動型オペアンプの特徴である高利得、大振幅出力を活かしながら、回路動作の安定性を向上させ、高速動作を可能にし、消費電力を低減させることができる。さらに、セトリング時間も短くなるので、連続時間回路だけでなく、離散時間システムへの応用においては大きなメリットとなる。<<第1の実施形態>>[全体構成]図1は、本実施形態における完全差動型オペアンプ100のブロック図である。この完全差動型オペアンプ100は、2ステージの差動増幅部図1破線で囲まれた部分を構成する第1の差動増幅回路1及び第2の差動増幅回路2、第1のコモンモードフィードバック回路3以下、第1のCMFB回路3という、第2のコモンモードフィードバック回路4以下、第2のCMFB回路4という、及び位相補償回路5を含んで構成されている。第1の差動増幅回路1は、第1ステージを構成し、一対の差動入力端子にそれぞれ入力される差動入力電圧VINP,VINNに応じて、一対の差動出力端子から、それぞれ差動出力電圧VP,VNを出力する。第2の差動増幅回路2は、第2ステージを構成し、第1の差動増幅回路1の差動出力電圧VP,VNが一対の差動入力端子にそれぞれ入力され、一対の差動出力端子から、それぞれ差動出力電圧VOUTP,VOUTNを出力する。第1のCMFB回路3は、第1の差動増幅回路1の差動出力電圧VP,VNの第1の同相電圧VC1中間電圧が第1の基準電圧になるように、第1の差動増幅回路1をフィードバック制御する。第2のCMFB回路4は、第2の差動増幅回路2の差動出力電圧VOUTP,VOUTNの同相電圧VC2中間電圧が第2の基準電圧COMVREFになるように、第2の差動増幅回路2をフィードバック制御する。位相補償回路5は、完全差動型オペアンプ100の発振を防止するための回路であり、位相補償用コンデンサCCP,CCNを含んで構成され、第1の差動増幅回路1と第2の差動増幅回路2の間に接続されている。すなわち、位相補償用コンデンサCCP,CCNは、第2の差動増幅回路2の一対の差動入力端子と一対の差動出力端子の間にそれぞれ接続されている。位相補償回路5は、図13に示すような位相余裕を十分確保するための零点消去用抵抗RZP,RZNを位相補償用コンデンサCCP,CCNに直列に接続してもよい。本実施形態における完全差動型オペアンプ100によれば、第1ステージと第2ステージに対応して、第1のCMFB回路3、第2のCMFB回路4を設け、第1の差動増幅回路1と第2の差動増幅回路2を独立して制御する構成となっている。そのため、コモンモードフィードバックループ内に位相補償回路5を経由しない構成であり、回路全体の安定度が向上し、高速動作を可能にする。また、第1のCMFB回路3、第2のCMFB回路4の構成を簡単化でき、消費電流を低減することができる。したがって、2ステージを有する差動型オペアンプの特徴である高利得、大振幅出力を活かしながら、回路動作の安定性を向上させ、高速動作を可能にし、消費電力を低減させることができる。さらに、セトリング時間も短くなるので、連続時間回路だけでなく、離散時間システムへの応用においては大きなメリットとなる。図2は、完全差動型オペアンプ100のより詳細なブロック図である。第2のCMFB回路4は、第2の差動増幅回路2の差動出力電圧VOUTP,VOUTNの同相電圧VC2を検出する同相電圧検出回路4Aと、この同相電圧VC2に基づいて制御電圧VB4,VB5を生成する制御電圧生成回路4Bと、第1の差動増幅回路1及び第2の差動増幅回路2、第1のCMFB回路3、第2のCMFB回路4を動作させるためのバイアス電圧VB0,VB1,VB3を発生するバイアス回路6から構成されている。第1のCMFB回路3については、同相電圧検出回路と制御電圧生成回路と1つの回路で兼用することができる。これは、一般に集積回路に組み込まれるオペアンプは、フィードバックをかけて使用されるため、第1ステージの差動出力電圧VP,VNは第2ステージのゲインによって、その変動が比較的小さくなるからである。[差動増幅部及び同相電圧検出回路4Aの構成]図3は、本実施形態の完全差動型オペアンプ100の差動増幅部及び同相電圧検出回路4Aの具体的な回路図である。第1ステージの第1の差動増幅回路1は、Pチャネル型MOSトランジスタM1,M2,M5と、Nチャネル型MOSトランジスタM3,M4により構成されている。Pチャネル型MOSトランジスタM1,M2は差動入力トランジスタであり、定電流源トランジスタであるPチャネル型MOSトランジスタM5にそれぞれ直列に接続され、それぞれのゲートに差動入力電圧VINP,VINNが印加される。Pチャネル型MOSトランジスタM5のゲートにバイアス電圧VB3が印加される。Nチャネル型MOSトランジスタM3,M4は、Pチャネル型MOSトランジスタM1,M2にそれぞれ直列に接続され、それらの相互接続されたゲートには、バイアス電圧VB0が印加される。Pチャネル型MOSトランジスタM5のソースには電源電圧VDDが印加され、Nチャネル型MOSトランジスタM3,M4のソースには接地電圧VSSが印加されている。そして、Pチャネル型MOSトランジスタM1とNチャネル型MOSトランジスタM3の接続ノードから差動出力電圧VPが出力され、Pチャネル型MOSトランジスタM2とNチャネル型MOSトランジスタM4の接続ノードから差動出力電圧VNが出力される。第2ステージの第2の差動増幅回路2は、Pチャネル型MOSトランジスタM9,M10,M13,M14と、差動入力トランジスタであるNチャネル型MOSトランジスタM11,M12,M15,M16により構成されている。Pチャネル型MOSトランジスタM9,M13はカレントミラーを形成しており、それらの共通のゲートに第2のCMFB回路4の制御電圧生成回路4Bからの制御電圧VB4が印加される。Pチャネル型MOSトランジスタM10,M14もカレントミラーを形成しており、それらの共通のゲートに制御電圧生成回路4Bからの制御電圧VB5が印加される。Nチャネル型MOSトランジスタM12,M15のゲートには、差動出力電圧VPが印加され、Nチャネル型MOSトランジスタM11,M16のゲートには、差動出力電圧VNが印加される。Pチャネル型MOSトランジスタM9,M10,M13,M14のソースには電源電圧VDDが印加され、チャネル型MOSトランジスタM11,M12,M15,M16のソースには接地電圧VSSが印加されている。そして、Pチャネル型MOSトランジスタM13とNチャネル型MOSトランジスタM15の接続ノードから差動出力電圧VOUTPが出力され、Pチャネル型MOSトランジスタM14とNチャネル型MOSトランジスタM16の接続ノードから差動出力電圧VOUTNが出力される。第1ステージの第1の差動増幅回路1と第2ステージの第2の差動増幅回路2の間には、位相補償回路5の位相補償用コンデンサCCP,CCNが接続されている。前述のように、位相補償用コンデンサCCP,CCNとそれぞれ直列に零点消去用抵抗RZP,RZNが接続されることもある。第1のCMFB回路3は、Pチャネル型MOSトランジスタM5、Nチャネル型MOSトランジスタM6,M7,M8で構成される。Nチャネル型MOSトランジスタM7,M8は、Nチャネル型MOSトランジスタM6を介してPチャネル型MOSトランジスタM5にそれぞれ直列に接続されている。Nチャネル型MOSトランジスタM7のゲートは、Pチャネル型MOSトランジスタM1のドレインに接続され、Nチャネル型MOSトランジスタM8のゲートは、Pチャネル型MOSトランジスタM2のドレインに接続されている。Nチャネル型MOSトランジスタM6のゲートにバイアス電圧VB1が印加される。この第1のCMFB回路3は、前述のように、同相電圧検出回路と制御電圧生成回路を兼用している。また、第1ステージの定電流源を構成するPチャネル型トランジスタM5は、第1のCMFB回路3の構成要素として共通に使用されている。第1ステージは、前述のように、差動入力電圧VINP,VINNに応じて差動出力電圧VP,VNが変化する構成となっている。第1のCMFB回路3は、第1ステージの差動出力電圧VP,VNの第1の同相電圧中間電圧VC1が、第1の基準電圧となるようにNチャネル型MOSトランジスタM6を経由して、Nチャネル型MOSトランジスタM7,M8に流れる制御電流IBC1を制御する。例えば、第1ステージのPチャネル型MOSトランジスタM1,M2のサイズ、第1のCMFB回路3のNチャネル型MOSトランジスタM7,M8のサイズ、Nチャネル型MOSトランジスタM3,M4のサイズが等しく、同じオン抵抗を持っているとする。また、差動入力電圧VINP,VINNが等しく、所定の動作電圧となっているとすると、第1ステージの差動出力電圧VP,VNの第1の同相電圧VC1は、あらかじめ設定されたNチャネル型MOSトランジスタM7,M8のゲート-ソース間電圧VGSに等しくなる。例えば、その時の第1の基準電圧をVGS1とし、第1のCMFB回路3に流れる電流をIBC1とする。第1ステージの差動出力電圧VP,VNの第1の同相電圧VC1が基準電圧VGS1よりも高い場合には、制御電流IBC1は増加する。制御電流IBC1が増加すると、Pチャネル型MOSトランジスタM5のドレイン電流は一定であるため、第1ステージの差動入力トランジスタであるPチャネル型MOSトランジスタM1,M2のドレイン電流は減少し、第1ステージの差動出力電圧VP,VNが低くなり、第1の同相電圧VC1も低くなる。また、第1ステージの差動出力電圧VP,VNの第1の同相電圧VC1が第1の基準電圧VGS1よりも低い場合には、制御電流IBC1は減少する。制御電流IBC1が減少すると、Pチャネル型MOSトランジスタM5のドレイン電流は一定であるため、第1ステージのPチャネル型MOSトランジスタM1,M2のドレイン電流は増加し、第1ステージの差動出力VP,VNが高くなり、第1の同相電圧VC1も高くなる。別の見方をすれば、定電流源として動作するPチャネル型MOSトランジスタM5のドレイン電圧をVBC1とすると、第1ステージの差動出力電圧VP,VNの第1の同相電圧VC1が第1の基準電圧VGS1よりも低い場合には、M5のドレイン電圧VBC1は高くなる。ドレイン電圧VBC1が高くなることは、Pチャネル型MOSトランジスタM1,M2のゲート-ソース間電圧が大きくなることと等価なので、M1,M2のドレイン電流が増加し、第1ステージの差動出力電圧VP,VNが高くなり、第1の同相電圧VC1も高くなる。また、第1ステージの差動出力電圧VP,VNの第1の同相電圧VC1が第1の基準電圧VGS1よりも高い場合には、M5のドレイン電圧VBC1は低くなる。ドレイン電圧VBC1が低くなることは、Pチャネル型MOSトランジスタM1,M2のゲート-ソース間電圧が小さくなることと等価なので、M1,M2のドレイン電流が減少し、第1ステージの差動出力電圧VP,VNが低くなり、第1の同相電圧VC1低くなる。したがって、第1のCMFB回路3は同相電圧検出回路と制御電圧生成回路で構成されているともいえる。また、第1の同相電圧VC1が極端に高くなったり、あるいは極端に低くなった場合でも、第1のCMFB回路3から第1ステージの第1の差動増幅回路1へ電流を供給、あるいは第1ステージの第1の差動増幅回路1から電流を吸収できる構成であるため、異常動作を防止することができる。いずれにしても、第1のCMFB回路3は、第1ステージの差動出力電圧VP,VNの第1の同相電圧VC1が所定の基準電圧VGS1となるように制御されている。第1ステージの差動出力電圧VP,VNの出力振幅は第2ステージのゲインによって、その変動が比較的小さくなるので同相電圧検出回路と制御電生成回路を兼用することができ、回路規模も小さくできる。従って、低消費電流化、高速動作が可能になり、また、第1のCMFB回路3において発生する極も十分高い周波数となって、完全差動型オペアンプ100全体の周波数特性、位相特性を低下させることなく安定な動作が実現できる。なお、第1のCMFB回路3のPチャネル型MOSトランジスタM6は、Pチャネル型MOSトランジスタM7,M8のソースドレイン間電圧を制限するために設けられているものであり、Pチャネル型MOSトランジスタM7,M8のソースドレイン間耐圧が大きければ、省略してもよい。また、第2の差動増幅回路2の差動出力電圧VOUTP,VOUTNの第2の同相電圧VC2を検出する同相電圧検出回路4Aは、図3に示すように、第2の差動増幅回路2の一対の差動出力端子間に直列に接続された抵抗RP,RNを含んで構成される。抵抗RP,RNの接続ノードから第2の同相電圧VC2中間電圧の検出出力が得られる。この第2の同相電圧VC2を安定させるために、抵抗RP,RNとそれぞれ並列に安定化コンデンサCP,CNを接続することが好ましい。例えば、抵抗RP,RNの抵抗値が等しく、安定化コンデンサCP,CNの容量値も等しいとすると、抵抗RP,RNの接続ノードから得られる第2の同相電圧VC2は、差動出力電圧VOUTP,VOUTNのちょうど中間のVOUTPVOUTN/2となる。同相電圧検出回路4Aは、抵抗RP,RNの代わりにスイッチトキャパシタ構成で等価抵抗を生成することも可能であり、第2の同相電圧VC2が検出できる機能を有していれば、その他の回路構成を使用してもよい。図4はスイッチトキャパシタ型の同相電圧検出回路4Aの回路図である。この同相電圧検出回路4Aは、CMOSトランスファゲートで形成されたアナログスイッチASW1~ASW8からなるスイッチング回路、第1のスイッチングキャパシタCP1、第2のスイッチングキャパシタCN1、第1の固定キャパシタCP2、第2の固定キャパシタCN2を含んで構成されている。アナログスイッチASW1,ASW4,ASW6,ASW7は、この順番に第2の差動増幅器2の差動出力電圧VOUTN,VOUTPを出力する一対の差動出力端子の間に直列に接続され、クロックCK1,CK1Bでオンオフ制御されており、CK1がHレベルVDDの時にオンし、CK1がLレベルVSSの時にオフするように構成されている。クロックCK1Bは、クロックCK1の反転クロックである。一方、アナログスイッチASW2,ASW3,ASW5,ASW8は、この順番に差動出力電圧VOUTN,VOUTPを出力する一対の差動出力端子の間に直列に接続され、クロックCK2,CK2Bでオンオフ制御されており、CK2がHレベルVDDの時にオンし、CK2がLレベルVSSの時にオフするように構成されている。クロックCK2Bは、クロックCK2の反転クロックである。この場合、クロックCK1,CK2は図5に示すようにHレベルとLレベルを繰り返すクロックであって、互いに逆相のクロックである。第1のスイッチングキャパシタCP1は、アナログスイッチASW1,ASW2の接続ノードと、アナログスイッチASW7,ASW8の接続ノードの間に接続されている。一方、第2のスイッチングキャパシタCN1は、アナログスイッチASW3,ASW4の接続ノードと、アナログスイッチASW5,ASW6の接続ノードの間に接続されている。また、第1の固定キャパシタCP2、第2の固定キャパシタCN2は、差動出力電圧VOUTP,VOUTNを出力する一対の差動増幅端子の間に直列に接続されている。そして、アナログスイッチASW2,ASW3の接続ノード、アナログスイッチASW6,ASW7の接続ノード、第1の固定キャパシタCP2と第2の固定キャパシタCN2の接続ノードを共通接続して引き出された出力端子OUTから、同相電圧VC2が出力されるようになっている。図6は、このスイッチトキャパシタ型の同相電圧検出回路4Aの動作を説明する図である。第1モードCK1=Hレベル、CK2=Lレベルの時、アナログスイッチASW1,ASW4,ASW6,ASW7がオンし、アナログスイッチASW2,ASW3,ASW5,ASW8がオフすることにより、第1のスイッチングキャパシタCP1は、差動出力電圧VOUTNを出力する差動出力端子と出力端子OUTの間に接続され、第2のスイッチングキャパシタCN1は、差動出力電圧VOUTPを出力する差動出力端子と出力端子OUTの間に接続される。一方、第2モードCK1=Lレベル、CK2=Hレベルの時は、逆に、アナログスイッチASW1,ASW4,ASW6,ASW7がオフし、アナログスイッチASW2,ASW3,ASW5,ASW8がオンすることにより、第1のスイッチングキャパシタCP1は、差動出力電圧VOUTPを出力する差動出力端子と出力端子OUTの間に接続され、第2のスイッチングキャパシタCN1は、差動出力電圧VOUTNを出力する差動出力端子と出力端子OUTの間に接続される。このようなスイッチング動作により、差動出力電圧VOUTN,VOUTPを出力する一対の差動出力端子に等価抵抗を生成している。第1及び第2の固定キャパシタCP2,CN2は安定化コンデンサの役割をする。そして、第1及び第2のスイッチングキャパシタCP1,CN1の容量値を等しく設定し、第1及び第2の固定キャパシタCP2,CN2の容量値を等しく設定することにより、出力端子OUTから得られる第2の同相電圧VC2は、差動出力電圧VOUTP,VOUTNのちょうど中間のVOUTPVOUTN/2となる。[制御電圧生成回路4Bの構成]図7は、本実施形態の完全差動型オペアンプ100の制御電圧生成回路4Bの具体的な回路図である。制御電圧生成回路4Bは、Pチャネル型MOSトランジスタM31~M37とNチャネル型MOSトランジスタM38~M43で構成されている。Pチャネル型MOSトランジスタM34は、電流源トランジスタであり、そのソースに電源電圧VDDが印加され、そのゲートにバイアス電圧VB3が印加されている。Pチャネル型MOSトランジスタM31~M33は、差動入力トランジスタであり、Pチャネル型MOSトランジスタM34にそれぞれ直列に接続されている。M31のゲートには、同相電圧検出回路4Aで検出された第2の同相電圧VC2が印加され、M32,M33のゲートには所定の基準電圧COMVREFが印加されている。Pチャネル型MOSトランジスタM35,M36は、カレントミラーを形成し、Pチャネル型MOSトランジスタM35,M37もカレントミラーを形成している。Nチャネル型MOSトランジスタM38,M41は、Pチャネル型MOSトランジスタM35と接地の間に直列に接続されている。Pチャネル型MOSトランジスタM31のドレインは、Nチャネル型MOSトランジスタM38,M41の接続ノードに接続されている。Nチャネル型MOSトランジスタM39,M42は、Pチャネル型MOSトランジスタM36と接地の間に直列に接続されている。Pチャネル型MOSトランジスタM32のドレインは、Nチャネル型MOSトランジスタM39,M42の接続ノードに接続されている。Nチャネル型MOSトランジスタM40,M43は、Pチャネル型MOSトランジスタM37と接地の間に直列に接続されている。Pチャネル型MOSトランジスタM33のドレインは、Nチャネル型MOSトランジスタM40,M43の接続ノードに接続されている。Nチャネル型MOSトランジスタM38,M39,M40の各ゲートにはバイアス電圧VB1が印加されている。Nチャネル型MOSトランジスタM41,M42,M43の各ゲートにはバイアス電圧VB0が印加されている。制御電圧生成回路4BのPチャネル型MOSトランジスタM36のドレインから制御電圧VB4が出力され、Pチャネル型MOSトランジスタM37のドレインから制御電圧VB5が出力される。制御電圧VB4は、第2の差動増幅回路2のPチャネル型MOSトランジスタM9,M13の各ゲートに印加され、制御電圧VB5は、第2の差動増幅回路2のPチャネル型MOSトランジスタM10,M14の各ゲートに印加される。次に、制御電圧生成回路4Bの動作を説明する。例えば、Pチャネル型MOSトランジスタM31のサイズをM32の2倍とし、M32とM33のサイズが等しいとする。また、Pチャネル型MOSトランジスタM35のサイズをM36の2倍とし、M36とM37のサイズが等しいとする。同様に、Nチャネル型MOSトランジスタM38,M39,M40のサイズ比を2:1:1とし、Nチャネル型MOSトランジスタM41,M42,M43のサイズ比も2:1:1とする。これにより、各トランジスタのオン抵抗はこの比率となる。Pチャネル型MOSトランジスタM35のドレイン電流をIBC20、M36のドレイン電流をIBC21、M37のドレイン電流をIBC22とする。また、第2ステージの第2の差動増幅回路2のPチャネル型MOSトランジスタM9、M10のサイズ、M13,M14のサイズが等しく、Nチャネル型MOSトランジスタM11,M12のサイズ、M15,M16のサイズが等しく、同じオン抵抗を持っているとする。a第2ステージの差動出力電圧VOUTP,VOUTNの第2の同相電圧VC2が所定の基準電圧COMVREFに等しい場合には、IBC20=IBC21IBC22という関係が成り立ち、IBC21=IBC22という関係が成り立つ。第2ステージのPチャネル型MOSトランジスタM9,M13のゲート電圧はVB4、Pチャネル型MOSトランジスタM10,M14のゲート電圧はVB5であり、VB4=VB5の関係が成り立つ。また、このとき制御電圧生成回路4Bと第2の差動増幅回路2との間の電流の授受はない。b第2ステージの差動出力電圧VOUTP,VOUTNの第2の同相電圧VC2が基準電圧COMVREFよりも高い場合には、制御電圧VB4,VB5は第2の同相電圧VC2が所定の基準電圧COMVREFに等しい場合に比べて高くなる。制御電圧VB4VB5が高くなると、PチャネルMOSトランジスタM13,M14の各ドレイン電流は減少し、差動出力電圧VOUTP,VOUTNが低くなり、第2の同相電圧VC2も低くなる。c第2ステージの差動出力電圧VOUTP,VOUTNの第2の同相電圧VC2が基準電圧COMVREFよりも低い場合には、制御電圧VB4,VB5は第2の同相電圧VC2が所定の基準電圧COMVREFに等しい場合に比べて制御電圧VB4,VB5は低くなる。制御電圧VB4,VB5が低くなると、Pチャネル型MOSトランジスタM13,M14のドレイン電流は増加し、差動出力電圧VOUTP,VOUTNが高くなり、第2の同相電圧VC2も高くなる。このように、第2ステージの第2の差動増幅回路2は、第2ステージの差動出力電圧VOUTP,VOUTNの第2の同相電圧VC2が所定の基準電圧COMVREFとなるように制御されている。また、第2の同相電圧VC2が極端に高くなったり、あるいは極端に低くなった場合でも、制御電圧生成回路4Bから第2ステージの第2の差動増幅回路2へ電流を供給、あるいは第2ステージの第2の差動増幅回路2から電流を吸収できる構成であるため、異常動作を防止することができる。更に、制御電圧生成回路4Bから出力される制御電圧VB4,VB5は、第2ステージの出力電圧範囲の上限を制御するPチャネル型MOSトランジスタM13,M14のゲート電圧と等しく設定されるので、出力電圧範囲が比較的広く設定できる折り返しカスコード回路を使用することで、完全差動型オペアンプ100の出力電圧範囲を設定する自由度が広がる。また、その回路規模も小さくなり、高速動作が可能となり、消費電流を低減することができる。更にまた、制御電圧生成回路4Bの差動入力トランジスタであるPチャネル型MOSトランジスタM31~M33は、図3の第1の差動増幅回路1の差動入力トランジスタであるPチャネル型MOSトランジスタM1,M2と同じ導電チャネル型になっている。Pチャネル型MOSトランジスタM1,M2をNチャネル型に変更する場合には、Pチャネル型MOSトランジスタM31~M33もNチャネル型に変更される。これにより、プロセスパラメータのばらつきによる回路特性に対する影響が同じ傾向になり、完全差動型オペアンプ100の周波数特性、セトリング特性等が安定するという効果がある。[バイアス回路6の構成]図8は、バイアス回路6の具体的な回路図である。バイアス回路6は、各回路が適切に動作するためのバイアス電圧VB0,VB1,VB3を供給する。バイアス回路6は、パワーダウン解除後の起動をスムーズにし、完全差動型オペアンプ100を安定に動作させるためのスタートアップ回路部6Aと、バイアス電圧VB0,VB1,VB3を発生するコンスタントGm型バイアス回路部6Bから構成されている。Gmはトランスコンダクタンスの略称である。スタートアップ回路部6Aは、パワーダウン信号PWDBに応じて動作し、インバータIV1,IV2、Pチャネル型MOSトランジスタMSTP1~MSTP4、Nチャネル型MOSトランジスタMSTN1~MSTN3、コンデンサCSTから構成されている。コンスタントGm型バイアス回路部6Bは、Pチャネル型MOSトランジスタM51,M52,M55,M56,M59,M60,M63,M64,M67,M68,MVB2,M80,M81,M82と、Nチャネル型MOSトランジスタM53,M54,M57,M58,M61,M62,M65,M66,M69,M70,MVB1,M83,M84,M85から構成されている。以上のように、2ステージを有する完全差動型オペアンプ100のそれぞれのステージに、第1のCMFB回路3、第2のCMFB回路4を設け、第1の差動増幅回路1と第2の差動増幅回路2を独立して制御する構成となっている。そのため、コモンモードフィードバックループ内には位相補償回路を経由しないため、回路全体の安定度が向上し、高速動作を可能にする。また、コモンモードフィードバック回路を簡単化でき、消費電流を低減することができる。本実施形態による完全差動型オペアンプ100は、複数のステージを有する差動型オペアンプの特徴である高利得、大振幅出力を活かしながら、その特性を低下させることなく回路動作の安定性を向上させ、高速動作を可能にし、消費電力を低減させることができる特徴を持っている。本実施形態では、第2のCMFB回路4の制御電圧生成回路4Bの出力は、制御電圧VB4,VB5が2つであったが、回路構成によっては1つである場合もある。また、例として挙げたMOSトランジスタのサイズ等はこれに限定されることなく任意に設定できる。また、第1の差動増幅回路1においては、Pチャネル型MOSトランジスタを差動入力トランジスタとしているが、Nチャネル型MOSトランジスタを差動入力トランジスタとしてもよい。また、本発明は、複数のステージを有する完全差動型オペアンプであって、コモンモードフィードバックループ内に位相補償回路5を経由せずに構成される場合には全て適用することができる。また、本発明は、従来例の図14のタイプの完全差動型オペアンプにも適用することができる。この場合、第1のCMFB回路3は、CMFB回路52の代わりに第1ステージに設けられ、第2のCMFB回路4は第2ステージに設けられる。第2ステージのPチャネル型MOSトランジスタM6、M7のゲートには、バイアス回路54からのバイアス電圧の代わりに、第2のCMFB回路4の制御電圧生成回路4Bの制御電圧VB4、VB5がそれぞれ印加される。この構成の場合は、バイアス電圧が共通であるため、制御電圧は1つであってもよい。<<第2の実施形態>>図9は、第2の実施形態における完全差動型オペアンプ100Aの回路図である。この完全差動型オペアンプ100Aは、第1の実施形態において、第1の差動増幅回路1の差動入力トランジスタであるPチャネル型MOSトランジスタM1,M2をカスコード接続回路に変更し、第2の差動増幅回路2のNチャネル型MOSトランジスタM11,M12,M15,M16もカスコード接続回路に変更したものである。これにより、完全差動型オペアンプのゲイン特性、周波数特性を向上することができる。即ち、Pチャネル型MOSトランジスタM1のドレイン側に直列にPチャネル型MOSトランジスタM91が接続され、Pチャネル型MOSトランジスタM2のドレイン側に直列にPチャネル型MOSトランジスタM92が接続されている。M91,M92のゲートには、Pチャネル型MOSトランジスタM93、Pチャネル型MOSトランジスタM94により生成されたバイアス電圧が共通に印加される。Pチャネル型MOSトランジスタM93、PNチャネル型MOSトランジスタM94は、電流源トランジスタであるPチャネル型MOSトランジスタM5のドレインと接地の間に直列に接続されている。M94のゲートにはバイアス電圧VB0が印加される。また、第2の差動増幅回路2のNチャネル型MOSトランジスタM11,M12,M15,M16のソース側にそれぞれNチャネル型MOSトランジスタM95,M96,M97,M98が直列に接続されている。Nチャネル型MOSトランジスタM95,M96,M97,M98のゲートには共通のバイアス電圧VB1が印加される。図10は、本実施形態における制御電圧生成回路4Bの回路図である。この回路は、第1の実施形態の制御電圧生成回路4B図7において、ゲイン特性、周波数特性の向上のために、差動入力トランジスタであるPチャネル型MOSトランジスタM31~M33をカスコード接続回路に変更したものである。すなわち、M31,M32,M33のドレイン側に、それぞれPチャネル型MOSトランジスタM101,M102,M103が直列に接続されている。Pチャネル型MOSトランジスタM101,M102,M103のゲートには、Nチャネル型MOSトランジスタM104を介して接地電位VSSが印加される。つまり、M104のゲート信号RPがHレベルの時、M104はオンする。すると、Pチャネル型MOSトランジスタM101,M102,M103のゲートに接地電位VSSが印加され、M101,M102,M103はオンするようになっている。<<第3の実施形態>>図11は、第3の実施形態における完全差動型オペアンプ100Bのブロック図である。この完全差動型オペアンプ100Bは、第1の差動増幅回路1、第2の差動増幅回路2A及び第3の差動増幅回路7という3ステージの差動増幅部を有している。第1の差動増幅回路1は、第1の実施形態のものと同じであり、Pチャネル型MOSトランジスタM1,M2,M5、Nチャネル型MOSトランジスタM3,M4で構成されている。第2の差動増幅回路2Aは、Pチャネル型MOSトランジスタM109,M110と、Nチャネル型MOSトランジスタM111,M112で構成されている。M111,M112のゲートに、第1の差動増幅回路1の差動出力電圧VP,VNがそれぞれ印加される。第3ステージの第3の差動増幅回路7は、Pチャネル型MOSトランジスタM115,M116,M119,M120と、Nチャネル型MOSトランジスタM113,M114,M117,M118,M121,M122で構成されている。第3ステージの第3の差動増幅回路7から、差動出力電圧VOUTP,VOUTNが出力される。そして、第1ステージに、第1の実施形態の第1のCMFB回路3が設けられ、第3ステージに、第1の実施形態の第2のCMFB回路4が設けられる。第1のCMFB回路3は、Nチャネル型MOSトランジスタM6,M7,M8で構成されている。第2のCMFB回路4は、第1の実施形態と同様に、同相電圧検出回路4A、制御電圧生成回路4Bで構成されており、同相電圧検出回路4Aは、第3ステージの第3の差動増幅回路7の一対の差動出力端子の間に接続されている。また、制御電圧生成回路4Bの制御電圧VB4は、カレントミラーを形成しているPチャネル型MOSトランジスタM115,M119のゲートに印加され、制御電圧生成回路4Bの制御電圧VB5は、カレントミラーを形成しているPチャネル型MOSトランジスタM116,M120のゲートに印加される。このように、3ステージを有する完全差動型オペアンプ100Bの第1ステージと最終ステージに、それぞれ第1のCMFB回路3、第2のCMFB回路4を設け、第1の差動増幅回路1と第3の差動増幅回路7を独立して制御する構成となっている。そのため、第1の実施形態と同様に、コモンモードフィードバックループ内には位相補償回路を経由しないため、回路全体の安定度が向上し、高速動作を可能にするなど、第1の実施形態と同様の効果が得られる。第1及び第2の実施形態に基づいて一般化を行うと、複数ステージを有する完全差動型オペアンプにおいて、少なくとも第1ステージと最終ステージに、それぞれ第1のCMFB回路3、第2のCMFB回路4を設け、第1ステージの差動増幅回路と最終ステージの差動増幅回路を独立して制御する構成とすることにより同様の効果が得られる。<<完全差動型オペアンプの応用回路例>>上述の第1、第2及び第3の実施形態の完全差動型オペアンプ100,100A,100B及び一般化された形態の完全差動型オペアンプは、連続信号を入力し、その出力を連続信号として取り扱うような連続時間回路へ好適に適用することができる。更に、これらの完全差動型オペアンプは、離散時間システムサンプリングデータシステムにも好適に応用することができる。離散システムサンプリングデータシステムはフィルタ、コンパレータ、A/Dアナログデジタル変換器、D/Aデジタルアナログ変換器などが挙げられ、それには、当該オペアンプが広く適用される。例えば、離散時間システムに共通な回路要素であるスイッチトキャパシタ回路へ応用した例を挙げる。図12Aはスイッチトキャパシタ回路の代表例として知られているスイッチトキャパシタ積分器である。図12Aに示すように、スイッチトキャパシタ積分器は、完全差動型オペアンプ100,100A、100Bと、コンデンサCAP1~CAP4、スイッチSW1~SW8を含んで構成されている。スイッチSW1,SW2は、コンデンサCAP1,CAP2に差動入力電圧VINP,VINNに印加するためのスイッチ、スイッチSW3,SW4,SW5,SW6は、基準電圧VREFを印加するためのスイッチ、スイッチSW7,SW8はコンデンサCAP1,CAP2に蓄積された電荷をコンデンサCAP3,CAP4に転送するためのスイッチである。コンデンサCAP3は、完全差動型オペアンプ100,100A、100Bの反転入力端子-と非反転出力端子の間に接続されている。コンデンサCAP4は、完全差動型オペアンプ100,100A、100Bの非反転入力端子と反転出力端子-の間に接続されている。図12Bにスイッチトキャパシタ積分器が動作するタイミングチャートを示す。クロック信号CLOCKがハイレベルの時に、スイッチSW1,SW2,SW5,SW6がオンし、スイッチSW3,SW4,SW7,SW8がオフして、差動入力電圧VINP,VINNがそれぞれコンデンサCAP1,CAP2にサンプリングされる。サンプリングモードそして、クロック信号CLOCKがロウレベルの時に、逆に、スイッチSW3,SW4,SW7,SW8がオンし、スイッチSW1,SW2,SW5,SW6がオフして、コンデンサCAP1,CAP2にサンプリングされた電荷がそれぞれコンデンサCAP3,CAP4に蓄積されることにより、積分が行われる。積分モード"