第1メモリ領域と第2メモリ領域とに分割された1ポートメモリと、アドレスとライトデータとを指定したメモリライトアクセスの指示を受け付けると、前記アドレスに基づいて第1メモリ領域と第2メモリ領域のいずれかを選択するアドレス選択回路と、前記アドレスを保持するアドレス保持回路と、選択されたメモリ領域から読み出したリードデータと前記ライトデータとからメモリライトデータを生成するデータ生成回路と、前記アドレス保持回路に保持されているアドレスに基づいて、前記メモリライトデータのライトアクセス対象として第1メモリ領域と第2メモリ領域のいずれかを選択する出力先選択回路と、を備えることを特徴とする記憶装置。前記第1メモリ領域には、所定ビットが偶数のアドレスが割り当てられ、前記第2メモリ領域には、所定ビットが奇数のアドレスが割り当てられていることを特徴とする請求項1に記載の記憶装置。前記メモリライトアクセスの次の第2メモリライトアクセスの指示を受け付けると、第2メモリライトアクセスのアクセス対象メモリ領域と前記出力先選択回路の選択したメモリ領域とを比較し、一致する場合に、第2メモリライトアクセスの動作をウェイトさせるウェイトコントロール回路をさらに備えることを特徴とする請求項1または2に記載の記憶装置。バッファ領域をさらに備え、前記バッファ領域は、リード動作を優先する旨の指示を受け付けると、前記データ生成回路が出力するメモリライトデータを格納し、他のメモリアクセス指示に係るアクセス対象メモリ領域が、前記アドレス選択回路に選択されていないときに、格納した前記メモリライトデータをライトアクセス対象メモリ領域に書き込むことを特徴とする請求項1または2に記載の記憶装置。前記バッファ領域は、バッファフルになると、リード動作をウェイトさせ、格納している前記メモリライトデータをライトアクセス対象メモリ領域に書き込むことを特徴とする請求項4に記載の記憶装置。前記バッファ領域に格納されているメモリライトデータのライトアクセス対象メモリ領域に対するリード動作が発生した場合には、前記リード動作をウェイトさせ、格納している前記メモリライトデータをライトアクセス対象メモリ領域に書き込む、あるいは、前記バッファ領域に格納されているメモリライトデータを前記リード動作のリード対象とすることを特徴とする請求項4または5に記載の記憶装置。リードモディファイライト動作では、メモリからデータを読み出すサイクルと、読み出したデータを更新してメモリに書き戻すサイクルと2つのサイクルが必要になる。このため、CPUが記憶装置に対してパーシャルライトを連続して指示する場合には、記憶装置におけるリードモディファイライト動作が終了するまで次のメモリアクセスが待たされることになり、記憶装置を備えるシステム全体の効率が低下するという問題がある。効率の低下を防ぐために、例えば、データの読み出しとデータの書き込みとを同時に行なえる2ポートメモリを用いることが考えられる。2ポートメモリを用いることで、先行するパーシャルライトの第2サイクルのデータライトと並行して、次のパーシャルライトの第1サイクルのデータリードを行なうことができ、効率低下を防ぐことができるが、2ポートメモリは、1ポートメモリと比べて面積が大きく、記憶装置のコストが上昇してしまうのに加え、消費電力が増加してしまう。そこで、本発明は、2ポートメモリを用いることなく、連続するリードモディファイライト動作におけるメモリアクセスの待ち時間を削減することを目的とする。上記課題を解決するため、本発明の記憶装置は、第1メモリ領域と第2メモリ領域とに分割された1ポートメモリと、アドレスとライトデータとを指定したメモリライトアクセスの指示を受け付けると、前記アドレスに基づいて第1メモリ領域と第2メモリ領域のいずれかを選択するアドレス選択回路と、前記アドレスを保持するアドレス保持回路と、選択されたメモリ領域から読み出したリードデータと前記ライトデータとからメモリライトデータを生成するデータ生成回路と、前記アドレス保持回路に保持されているアドレスに基づいて、前記メモリライトデータのライトアクセス対象として第1メモリ領域と第2メモリ領域のいずれかを選択する出力先選択回路とを備えることを特徴とする。例えば、前記第1メモリ領域には、所定ビットが偶数のアドレスを割り当て、前記第2メモリ領域には、所定ビットが奇数のアドレスを割り当てることができる。メモリライトアクセスは連続するアドレスに対して行なわれることが多いため、第1メモリ領域と第2メモリ領域が交互にアクセス対象になることが多い。このため、多くの場合、メモリライトアクセスを連続して行なうことができ、2ポートメモリを用いることなく、連続するリードモディファイライト動作におけるメモリアクセスの待ち時間を削減することができる。ここで、前記メモリライトアクセスの次の第2メモリライトアクセスの指示を受け付けると、第2メモリライトアクセスのアクセス対象メモリ領域と前記出力先選択回路の選択したメモリ領域とを比較し、一致する場合に、第2メモリライトアクセスの動作をウェイトさせるウェイトコントロール回路をさらに備えるようにしてもよい。また、バッファ領域をさらに備え、前記バッファ領域は、リード動作を優先する旨の指示を受け付けると、前記データ生成回路が出力するメモリライトデータを格納し、他のメモリアクセス指示に係るアクセス対象メモリ領域が、前記アドレス選択回路に選択されていないときに、格納した前記メモリライトデータをライトアクセス対象メモリ領域に書き込むようにしてもよい。このとき、前記バッファ領域は、バッファフルになると、リード動作をウェイトさせ、格納している前記メモリライトデータをライトアクセス対象メモリ領域に書き込むようにすることができる。また、前記バッファ領域に格納されているメモリライトデータのライトアクセス対象メモリ領域に対するリード動作が発生した場合には、前記リード動作をウェイトさせ、格納している前記メモリライトデータをライトアクセス対象メモリ領域に書き込む、あるいは、前記バッファ領域に格納されているメモリライトデータを前記リード動作のリード対象とすることができる。本発明によれば、2ポートメモリを用いることなく、連続するリードモディファイライト動作におけるメモリアクセスの待ち時間を削減することができる。本発明の実施の形態について図面を参照して説明する。図1は、本発明の実施形態である記憶装置の要部構成を示すブロック図である。図1に示すように記憶装置1は、メモリコントローラ11、メモリ12、アドレス保持回路14、エラー検出訂正回路15、データ生成回路として機能する冗長ビット生成回路17、アドレス選択回路18、リードデータ選択回路19、出力先選択回路として機能するメモリライトイネーブル信号出力先選択回路20、ライトアクセス検出回路21、ウェイトコントロール回路22を備えている。記憶装置1は、バスBを介してCPU10と接続されており、CPU10の制御の下で、記憶しているデータの読み出し、記憶すべきデータの書き込み、および記憶しているデータの更新リードモディファイライトが可能である。以下では、本発明の特徴であるリードモディファイライト動作に注目して説明する。なお、本実施形態では、記憶装置1の内部で取り扱われるライトデータWD、リードデータRDのデータ幅が64ビットであり、メモリライトデータMWD、メモリリードデータMRDは、データ幅64ビットにECCのための冗長ビット8ビットが付加された72ビットであり、リードアドレスRA、ライトアドレスWAのアドレス幅が16ビットであるとする。また、バスBのデータ幅は、記憶装置1の内部で取り扱われるデータのデータ幅である64ビットより少ない32ビットであるとする。メモリコントローラ11は、バスBに接続されており、CPU10から出力されるデータ、アドレス、および制御命令に基づいて、図1に示す記憶装置1の各部を制御することによって、メモリ12に記憶されたデータの読み出し、およびメモリ12に対するデータの書き込みの制御を行なう。メモリ12は、1ポートメモリである。このため、2ポートメモリを用いる場合よりもメモリ12自身および記憶装置1の面積を小さくするとともに、消費電力を小さくすることができる。本実施形態において、メモリ12は、内部のメモリ領域を第1メモリ領域121と第2メモリ領域122の2つに分割している。メモリ12は、同じ領域に対して同時にライトとリードを行なうことはできないが、別の領域であれば、ライトとリードとを並行して行なうことができるように構成されている。本実施形態では、第1メモリ領域121に偶数アドレスを割り当て、第2メモリ領域122に奇数アドレスを割り当てている。すなわち、アクセスアドレスが偶数であれば第1メモリ領域121にアクセスが行なわれ、アクセスアドレスが奇数であれば第2メモリ領域122にアクセスが行なわれる。第1メモリ領域121、第2メモリ領域122ともデータ幅64ビットにECCのための冗長ビット8ビットを付加した72ビット幅でデータを取り扱う。第1メモリ領域121、第2メモリ領域122には、メモリライトイネーブル信号出力先選択回路20からのメモリライトイネーブル信号MWE1、MWE2、冗長ビット生成回路17からのメモリライトデータMWD、アドレス選択回路18からのメモリアクセスアドレスMAA1、MAA2が入力され、メモリリードデータMRD1、MRD2をリードデータ選択回路19に出力する。なお、第1メモリ領域121、第2メモリ領域122をそれぞれ別個の1ポートメモリを用いて構成するようにしてもよい。アドレス保持回路14は、リードモディファイライト動作の際に、第1サイクルのリードアドレスRAを保持し、第2サイクルでライトアドレスWAとして出力する。エラー検出訂正回路15は、リードデータ選択回路19から出力された72ビットのメモリリードデータMRDの一部をなす8ビットの冗長ビットを用いてエラーの検出および訂正を行なう。なお、メモリリードデータMRDは、メモリ12の第1メモリ領域121から読み出されたメモリリードデータMRD1、第2メモリ領域122から読み出されたメモリリードデータMRD2のうち、リードデータ選択回路19によって選択されたデータである。ここで、エラー検出訂正回路15は、1ビットエラーを訂正し、2ビット以上のエラーを検出するSEC-DEDSingleErrorCorrectionandDoubleErrorDetectionによってエラーの検出および訂正を行なうものとする。このSEC-DEDでは、ハミングコードを用いて冗長ビットを生成するのが主流であり、必要となる冗長ビットのビット数は、データ幅の数に対して2を底とした対数をとって得られる値に2を加えた数となる。本実施形態では、データ幅が64ビットであるため、8ビットの冗長ビットが必要となる。エラー検出訂正回路15は、リードデータ選択回路19から出力された72ビットのメモリリードデータMRDの一部をなす64ビットのデータにエラーがあるか否かを判定し、エラーの有無に応じて以下に示す1~3のいずれかの処理を行なう。1エラーがない場合:データビットをそのままデータRDとして出力2エラーが1つの場合:エラーを修正し、エラーを修正したデータビットをデータRDとして出力3エラーが2以上の場合:データビットをそのままデータRDとして出力なお、エラーが検出された23の場合には、エラーが発生したアドレスを保存し、割り込み等によってCPU10に通知する処理が行なわれる。この処理は、本発明と直接的には関係しないため詳細な説明を省略する。冗長ビット生成回路17は、リードモディファイライト動作の第2サイクルにおいて、メモリコントローラ11から出力されるライトデータWDと、エラー検出訂正回路15から出力されるリードデータRDとからメモリ12に記憶すべき64ビットのデータを生成するとともに、このデータに付加する8ビットの冗長ビットを生成する。そして、これらを合成した72ビットのデータをメモリライトデータMWDとして出力する。この際に、メモリライトイネーブル信号MWEを出力する。アドレス選択回路18は、リードモディファイライト動作の1サイクル目のリードアドレスRA、2サイクル目のライトアドレスWAの出力先として第1メモリ領域121、第2メモリ領域122のいずれかを選択する。具体的には、アドレスが偶数であれば第1メモリ領域121を選択して、メモリアクセスアドレスMAA1として第1メモリ領域121に出力し、アドレスが奇数であれば第2メモリ領域122を選択して、メモリアクセスアドレスMAA2として第2メモリ領域122に出力する。リードデータ選択回路19は、リードモディファイライト動作の第1サイクルのメモリリードデータMRDとして、第1メモリ領域121から読み出したメモリリードデータMRD1、第2メモリ領域122から読み出したメモリリードデータMRD2のいずれかを選択して出力する。具体的には、リードアドレスRAが偶数であれば第1メモリ領域121から読み出したメモリリードデータMRD1を選択し、リードアドレスRAが奇数であれば第2メモリ領域122から読み出したメモリリードデータMRD2を選択する。メモリライトイネーブル信号出力先選択回路20は、リードモディファイライト動作の第2サイクルにおいて、冗長ビット生成回路17が出力したメモリライトイネーブル信号MWEを第1メモリ領域121、第2メモリ領域122のいずれかに出力する。具体的には、アドレス保持回路14が出力するライトアドレスWAが偶数であれば第1メモリ領域121にメモリライトイネーブル信号MWE1を出力し、ライトアドレスWAが奇数であれば第2メモリ領域122にメモリライトイネーブル信号MWE2を出力する。ライトアクセス検出回路21は、メモリライトイネーブル信号MWE1がイネーブルであれば、第1メモリ領域121にライトアクセスが行なわれていることを示すビジー信号B1をウェイトコントロール回路22に出力し、メモリライトイネーブル信号MWE2がイネーブルであれば、第2メモリ領域122にライトアクセスが行なわれていることを示すビジー信号B2をウェイトコントロール回路22に出力する。ウェイトコントロール回路22は、ビジー信号B1、ビジー信号B2、リードモディファイライト動作の第1サイクルであるデータリード動作のリードアドレスRAを入力し、リードアドレスRAが示すアドレスに対応するメモリ領域にライトアクセスが行なわれている場合に、ウェイトコントロール信号WCをメモリコントローラ11に出力する。このウェイトコントロール信号WCにより、リードモディファイライト動作の第1サイクルであるデータリード動作が1サイクル分ウェイトされることになる。次に、上記構成における記憶装置1がメモリライトを連続して行なう場合の動作について説明する。なお、メモリライトは、パーシャルライトであり、リードモディファイライト動作が行なわれる。以下では、先行するメモリライトアクセスをメモリライトアクセスNとし、次のメモリライトアクセスをメモリライトアクセスN1と称する。まず、連続して行なわれるパーシャルライトが、メモリ12の異なる領域へのアクセスである場合について説明する。第1メモリ領域121には偶数アドレスが割り当てられ、第2メモリ領域122には奇数アドレスが割り当てられていることから、連続するアドレスに対して連続アクセスが行なわれる場合は、メモリ12の異なる領域への連続アクセスとなる。すなわち、第1メモリ領域121と第2メモリ領域122とに交互にアクセスすることになる。一般に、メモリアクセスは、キャッシュのリフィル動作等のブロック転送が多く占めており、このブロック転送では、連続するアドレスに対するアクセスが行なわれる。このため、ほとんどのメモリアクセスは、連続するアドレスに対するものとなり、メモリ12の異なる領域への連続アクセスとなる。CPU10から記憶装置1に対してバスBを介したメモリライトアクセスNがなされると、このメモリライトアクセスNは、メモリコントローラ11によって検出される。メモリライトアクセスは、パーシャルライトであるため、メモリコントローラ11の制御の下で、まず、メモリ12のいずれかの領域からデータを読み出す第1サイクルが行なわれ、次いで、読み出したデータを更新してメモリ12の同じ領域に書き戻す第2サイクルが行なわれる。また、第2サイクルには、次のメモリライトアクセスN1がCPU10によってなされる。ここでは、最初のメモリライトアクセスNが、第1メモリ領域121に対するアクセスであり、次のメモリライトアクセスN1が、第2メモリ領域122に対するアクセスであるとする。[第1サイクル]メモリライトアクセスNの第1サイクルが開始されると、メモリコントローラ11からリードアドレスRAおよびライトデータWDが出力される。なお、リードアドレスRAは、メモリライトアクセスNによって更新されるべきデータが記憶されているメモリ12のアドレスを示し、ライトデータWDは、更新すべきデータを示すデータである。アドレス選択回路18は、リードアドレスRAにしたがって、第1メモリ領域121を選択し、メモリアクセスアドレスMAA1を第1メモリ領域121に出力して、第1メモリ領域121からデータを読み出す。リードデータ選択回路19は、リードアドレスRAにしたがって、第1メモリ領域121から読み出されたメモリリードデータMRD1をエラー検出訂正回路15に出力する。エラー検出訂正回路15では、メモリリードデータMRD1のエラーチェックが行なわれる。リードアドレスRAは、アドレス保持回路14によって保持される。[第2サイクル]メモリライトアクセスNの第2サイクルでは、冗長ビット生成回路17が、エラー検出訂正回路15によりエラーチェックされたリードデータRDとライトデータWDからメモリライトデータMWDを生成し、第1メモリ領域121および第2メモリ領域122に出力する。また、メモリライトイネーブル信号MWEをメモリライトイネーブル信号出力先選択回路20とアドレス選択回路18に出力する。メモリライトイネーブル信号出力先選択回路20は、アドレス保持回路14が保持しているアドレスWAにしたがって、第1メモリ領域121およびライトアクセス検出回路21にメモリライトイネーブル信号MWE1を出力する。これによって、第1メモリ領域121にメモリライトデータMWDが書き込まれることになる。また、ライトアクセス検出回路21は、メモリライトイネーブル信号MWE1に応じて、第1メモリ領域121にライトアクセスが行なわれていることを示すビジー信号B1をウェイトコントロール回路22に出力する。一方、メモリライトアクセスNの第2サイクルにおいて、次のメモリライトアクセスN1がなされると、ウェイトコントロール回路22は、次のメモリライトアクセスN1のアクセス先である第2メモリ領域122に対応するビジー信号B2が出力されているかどうかを判定する。ここでは、ビジー信号B1が出力され、ビジー信号B2は出力されていないことから、ウェイトコントロール信号WCは出力しない。これにより、メモリライトアクセスN1の第1サイクルは、ウェイトすることなく、第2メモリ領域122にアクセスしてデータのリードを行なうことができる。メモリライトアクセスN1の以降の動作は、アクセス対象が第2メモリ領域122であること以外は、メモリライトアクセスNと同様である。この結果、第1メモリ領域121、第2メモリ領域122に対する連続アクセスは、図2に示すように、メモリライトアクセスNの第2サイクルであるライトと、メモリライトアクセスN1の第1サイクルであるリードとが並行して行なわれ、リード動作のウェイトは発生しない。次に、連続して行なわれるパーシャルライトが、メモリ12の同じ領域へのアクセスである場合について説明する。ここでは、最初のメモリライトアクセスNが、第1メモリ領域121に対するアクセスであり、次のメモリライトアクセスN1も、第1メモリ領域121に対するアクセスであるとする。[第1サイクル]メモリライトアクセスNの第1サイクルが開始されると、メモリコントローラ11からリードアドレスRAおよびライトデータWDが出力される。アドレス選択回路18は、リードアドレスRAにしたがって、第1メモリ領域121を選択し、メモリアクセスアドレスMAA1を第1メモリ領域121に出力して、第1メモリ領域121からデータを読み出す。リードデータ選択回路19は、リードアドレスRAにしたがって、第1メモリ領域121から読み出されたメモリリードデータMRD1をエラー検出訂正回路15に出力する。エラー検出訂正回路15では、メモリリードデータMRD1のエラーチェックが行なわれる。リードアドレスRAは、アドレス保持回路14によって保持される。[第2サイクル]メモリライトアクセスNの第2サイクルでは、冗長ビット生成回路17が、エラー検出訂正回路15によりエラーチェックされたリードデータRDとライトデータWDからメモリライトデータMWDを生成し、第1メモリ領域121および第2メモリ領域122に出力する。また、メモリライトイネーブル信号MWEをメモリライトイネーブル信号出力先選択回路20とアドレス選択回路18に出力する。メモリライトイネーブル信号出力先選択回路20は、アドレス保持回路14が保持しているアドレスにしたがって、第1メモリ領域121およびライトアクセス検出回路21にメモリライトイネーブル信号MWE1を出力する。これによって、第1メモリ領域121にメモリライトデータMWDが書き込まれることになる。また、ライトアクセス検出回路21は、メモリライトイネーブル信号MWE1に応じて、第1メモリ領域121にライトアクセスが行なわれていることを示すビジー信号B1をウェイトコントロール回路22に出力する。一方、メモリライトアクセスNの第2サイクルにおいて、次のメモリライトアクセスN1がなされると、ウェイトコントロール回路22は、次のメモリライトアクセスN1のアクセス先である第1メモリ領域121に対応するビジー信号B1が出力されているかどうかを判定する。ここでは、ビジー信号B1が出力されていることから、ウェイトコントロール信号WCを出力する。これにより、メモリライトアクセスN1の第1サイクルはウェイトして、次のサイクルで第1メモリ領域121にアクセスしてデータのリードを行なう。メモリライトアクセスN1の以降の動作は、メモリライトアクセスNと同様である。この結果、第1メモリ領域121に対する連続アクセスは、図3に示すように、メモリライトアクセスNの第2サイクルであるライトが終了した後に、メモリライトアクセスN1の第1サイクルであるリードが行なわれる。このように、同じ領域に対する連続アクセスが行なわれる場合には、1サイクルのウェイトが発生するが、上述のように、メモリアクセスは大部分が連続するアドレスに対するアクセスであるため、本実施形態の記憶装置1を用いることにより、2ポートメモリを用いることなく、連続するリードモディファイライト動作におけるメモリアクセスの待ち時間を削減することができる。なお、本実施形態では、第1メモリ領域121に偶数アドレスを割り当て、第2メモリ領域122に奇数アドレスを割り当てるようにしている。これは、連続するアクセス動作が、連続するアドレス、すなわち、最下位ビットが交互に変化する場合を想定していたためである。しなしながら、本発明は、このようなアドレス割り当てに限られない。例えば、連続するアクセス動作が、最上位ビットが交互に変化するアドレスに対するものであれば、最上位ビットの偶数、奇数に応じて第1メモリ領域121、第2メモリ領域122の割り当てを行なうことにより、第1メモリ領域121と第2メモリ領域122とを交互にアクセスすることができるようになる。連続するアクセス動作が、所定の中間ビットが交互に変化するアドレスに対するものである場合も同様である。その他にも、連続するアクセスが、例えば、アドレス領域の前半部分と後半部分とを交互に対象とするものであれば、第1メモリ領域121に前半のアドレスを割り当て、第2メモリ領域122に後半のアドレスを割り当てることで、連続するアクセス動作において、第1メモリ領域121と第2メモリ領域122とを交互にアクセスすることができるようになる。次に、本発明の実施形態である記憶装置の変形例について説明する。上記の記憶装置1では、同じ領域に対する連続アクセスが行なわれる場合に、メモリライトアクセスNの第2サイクルであるライト動作と、メモリライトアクセスN1の第1サイクルであるリード動作とが重なると、メモリライトアクセスNの第2サイクルであるライト動作を優先して行ない、メモリライトアクセスN1の第1サイクルであるリード動作をウェイトするようにしていた。この手順は、メモリライトアクセスNの次にリードアクセスN1が行なわれた場合も同様で、リードアクセスN1がウェイトする。これに対し、変形例では、どちらを優先するかを選択できるようにする。図4は、本発明の実施形態である記憶装置の変形例の要部構成を示すブロック図である。図1と同じブロックについては同じ符号を付して、説明を省略する。本図に示すように記憶装置2は、メモリコントローラ11a、メモリ12、アドレス保持回路14、エラー検出訂正回路15、冗長ビット生成回路17、アドレス選択回路18、リードデータ選択回路19、メモリライトイネーブル信号出力先選択回路20、ライトアクセス検出回路21、ウェイトコントロール回路22a、リードライト優先度設定回路23、ライトバッファ24を備えている。すなわち、図1に示した記憶装置1に、リードライト優先度設定回路23、ライトバッファ24が追加されている。また、メモリコントローラ11、ウェイトコントロール回路22に新たな機能が追加されている。リードライト優先度設定回路23は、メモリコントローラ11aからのリードライト優先度コントロール信号RWPCに基づいて、リード動作を優先するか、ライト動作を優先するかを設定し、ライトバッファ24を制御する。メモリコントローラ11aは、例えば、ユーザの指示、CPU10の指示等にしたがってリードライト優先度コントロール信号RWPCを切り替えるものとする。ライトバッファ24は、バッファ領域を複数段備えており、冗長ビット生成回路17が出力するメモリライトネーブル信号MWEおよびメモリライトデータMWD、ライトアドレスWAを入力し、必要に応じてメモリライトデータMWD、ライトアドレスWAをバッファ領域に一時的に格納する。具体的には、リードライト優先度設定回路23によってライト動作が優先されている場合は、メモリライトネーブル信号MWEおよびメモリライトデータMWDを格納せずにそのまま出力する。この場合、記憶装置2は、上述の実施形態と同様の動作を行なう。一方、リードライト優先度設定回路23によってリード動作が優先されている場合は、リード動作とライト動作とが重なったときに、ライト動作に用いるメモリライトデータMWD、ライトアドレスWAを一時的に格納する。格納したメモリライトデータMWDは、対応するライトアドレスWAが示すライト対象領域がアクセス可能なタイミングで第1メモリ領域121あるいは第2メモリ領域122に書き込む。これにより、リード動作は、ウェイトすることなく行なうことができ、リード動作が優先して行なわれることになる。ライト対象領域がアクセス可能なタイミングかどうかは、例えば、リードアドレスRAを参照することで判断することができる。また、ライトバッファ24は、複数段備えたバッファ領域がフルになった場合も、格納したメモリライトデータMWDを、対応するライトアドレスWAが示すライト対象領域に書き込む。この場合は、バッファフル信号BFをウェイトコントロール回路22aに出力し、ウェイトコントロール回路22aからウェイトコントロール信号WCをメモリコントローラ11aに出力することでリード動作をウェイトさせて、格納したメモリライトデータMWDを第1メモリ領域121あるいは第2メモリ領域122に書き込むようにする。なお、リード動作が優先されている場合に、ライトバッファ24に格納しているデータに対するリードアクセスが発生すると、すなわち、ライトとバッファ24に格納しているメモリライトデータMWDのライトアドレスWAとリード対象のアドレスRAとが一致したときには、ライトバッファ24に格納しているメモリライトデータMWDをリード対象とする、あるいは、格納したメモリライトデータMWDを、対応するライトアドレスWAが示すライト対象領域に書き込む動作を優先させるようにする。以上説明したように、本実施形態の変形例である記憶装置2を用いることにより、2ポートメモリを用いることなく、連続するリードモディファイライト動作におけるメモリアクセスの待ち時間を削減することができるのに加え、同一領域に対するリード動作とライト動作とが同サイクルで発生した場合に、どちらの動作を優先して行なうかを選択することができるようになる。