半導体基板と、前記半導体基板の上層部分に形成され、第1方向に沿って交互に配列された第1導電形ウェル及び第2導電形ウェルと、前記半導体基板の上面に形成され、それぞれが前記第1導電形ウェルの一部を構成し、前記第1方向を長手方向とし、前記第1方向に対して交差する第2方向に沿って一列に配列された複数の第1アクティブエリアと、前記半導体基板の上面に形成され、それぞれが前記第2導電形ウェルの一部を構成し、前記第1方向を長手方向とし、前記第2方向に沿って一列に配列された複数の第2アクティブエリアと、各前記第1アクティブエリアにおける前記第1方向の一方の端部に形成され、第1導電形であり、実効的な不純物濃度が前記第1導電形ウェルの実効的な不純物濃度よりも高い第1ウェルコンタクト層と、各前記第1アクティブエリアにおける前記一方の端部を除く部分に前記第1方向に沿って断続的に形成され、第2導電形であり、実効的な不純物濃度が前記第2導電形ウェルの実効的な不純物濃度よりも高い複数の第1ソースドレイン層と、前記第1アクティブエリアにおける前記第1ソースドレイン層に挟まれた部分上に設けられた第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられた第1ゲート電極と、各前記第2アクティブエリアにおける前記第1方向の一方の端部に形成され、第2導電形であり、実効的な不純物濃度が前記第2導電形ウェルの実効的な不純物濃度よりも高い第2ウェルコンタクト層と、各前記第2アクティブエリアにおける前記一方の端部を除く部分に前記第1方向に沿って断続的に形成され、第1導電形であり、実効的な不純物濃度が前記第1導電形ウェルの実効的な不純物濃度よりも高い複数の第2ソースドレイン層と、前記第2アクティブエリアにおける前記第2ソースドレイン層に挟まれた部分上に設けられた第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に設けられた第2ゲート電極と、前記第1ウェルコンタクト層及び一の前記第1ソースドレイン層に共通接続された第1コンタクトと、前記第2ウェルコンタクト層及び一の前記第2ソースドレイン層に共通接続された第2コンタクトと、他の前記第1ソースドレイン層に接続された第3コンタクトと、他の前記第2ソースドレイン層に接続された第4コンタクトと、を備え、各前記第1アクティブエリア及び各前記第2アクティブエリアにおける前記一方の端部は、相互に同じ側であり、上方から見て、前記第3コンタクト及び前記第4コンタクトは前記第2方向を長手方向とする形状であり、前記第1コンタクト及び前記第2コンタクトは、前記第3コンタクト及び前記第4コンタクトを、上方から見てその長手方向が前記第1方向となるように回転させた形状であり、NAND型フラッシュメモリであり、前記第1アクティブエリア及び前記第2アクティブエリアは、センスアンプ領域に形成されていることを特徴とする半導体装置。半導体基板と、前記半導体基板の上層部分に形成され、一方向に沿って交互に配列された第1導電形ウェル及び第2導電形ウェルと、前記半導体基板の上面に形成され、前記第1導電形ウェルの一部を構成し、前記一方向を長手方向とした第1アクティブエリアと、前記半導体基板の上面に形成され、前記第2導電形ウェルの一部を構成し、前記一方向を長手方向とした第2アクティブエリアと、前記第1アクティブエリアにおける前記一方向の一方の端部に形成され、第1導電形であり、実効的な不純物濃度が前記第1導電形ウェルの実効的な不純物濃度よりも高い第1ウェルコンタクト層と、前記第1アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第2導電形であり、実効的な不純物濃度が前記第2導電形ウェルの実効的な不純物濃度よりも高い複数の第1ソースドレイン層と、前記第1アクティブエリアにおける前記第1ソースドレイン層に挟まれた部分上に設けられた第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられた第1ゲート電極と、前記第2アクティブエリアにおける前記一方向の一方の端部に形成され、第2導電形であり、実効的な不純物濃度が前記第2導電形ウェルの実効的な不純物濃度よりも高い第2ウェルコンタクト層と、前記第2アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第1導電形であり、実効的な不純物濃度が前記第1導電形ウェルの実効的な不純物濃度よりも高い複数の第2ソースドレイン層と、前記第2アクティブエリアにおける前記第2ソースドレイン層に挟まれた部分上に設けられた第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に設けられた第2ゲート電極と、を備え、各前記第1アクティブエリア及び各前記第2アクティブエリアにおける前記一方の端部は、相互に同じ側であることを特徴とする半導体装置。NAND型フラッシュメモリであり、前記第1アクティブエリア及び前記第2アクティブエリアは、センスアンプ領域に形成されていることを特徴とする請求項2記載の半導体装置。前記第1導電形ウェルの他の一部を構成し、前記一方向に対して交差する他方向に沿って前記第1アクティブエリアと共に一列に配列された複数の他の第1アクティブエリアと、前記第2導電形ウェルの他の一部を構成し、前記他方向に沿って前記第2アクティブエリアと共に一列に配列された複数の他の第2アクティブエリアと、をさらに備えたことを特徴とする請求項2または3に記載の半導体装置。前記第1ウェルコンタクト層及び一の前記第1ソースドレイン層に共通接続された第1コンタクトと、前記第2ウェルコンタクト層及び一の前記第2ソースドレイン層に共通接続された第2コンタクトと、をさらに備えたことを特徴とする請求項2~4のいずれか1つに記載の半導体装置。他の前記第1ソースドレイン層に接続された第3コンタクトと、他の前記第2ソースドレイン層に接続された第4コンタクトと、をさらに備え、上方から見て、前記第3コンタクト及び前記第4コンタクトは、前記一方向に対して交差する他方向を長手方向とする形状であり、前記第1コンタクト及び前記第2コンタクトは、前記第3コンタクト及び前記第4コンタクトを、上方から見てその長手方向が前記一方向となるように回転させた形状であることを特徴とする請求項5記載の半導体装置。前記第1アクティブエリア及び前記第2アクティブエリアの相互間に配置された素子分離絶縁体をさらに備え、前記第1ウェルコンタクト層及び前記第2ウェルコンタクト層は、前記素子分離絶縁体から離隔していることを特徴とする請求項2~4のいずれか1つに記載の半導体装置。半導体基板と、前記半導体基板の上層部分に形成された第1導電形ウェルと、前記半導体基板の上面に形成され、前記第1導電形ウェルの一部を構成するアクティブエリアと、前記アクティブエリアの長手方向における一方の端部に形成され、第1導電形であり、実効的な不純物濃度が前記第1導電形ウェルの実効的な不純物濃度よりも高いウェルコンタクト層と、前記アクティブエリアにおける前記一方の端部を除く部分に断続的に形成され、第2導電形である複数のソースドレイン層と、前記アクティブエリアの周囲に配置された素子分離絶縁体と、前記アクティブエリアにおける前記ソースドレイン層に挟まれた部分上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備え、前記ウェルコンタクト層は、前記素子分離絶縁体から離隔していることを特徴とする半導体装置。本発明の目的は、高集積化が可能な半導体装置を提供することである。実施形態に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に形成され、一方向に沿って交互に配列された第1導電形ウェル及び第2導電形ウェルと、前記半導体基板の上面に形成され、前記第1導電形ウェルの一部を構成し、前記一方向を長手方向とした第1アクティブエリアと、前記半導体基板の上面に形成され、前記第2導電形ウェルの一部を構成し、前記一方向を長手方向とした第2アクティブエリアと、前記第1アクティブエリアにおける前記一方向の一方の端部に形成され、第1導電形であり、実効的な不純物濃度が前記第1導電形ウェルの実効的な不純物濃度よりも高い第1ウェルコンタクト層と、前記第1アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第2導電形であり、実効的な不純物濃度が前記第2導電形ウェルの実効的な不純物濃度よりも高い複数の第1ソースドレイン層と、前記第1アクティブエリアにおける前記第1ソースドレイン層に挟まれた部分上に設けられた第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられた第1ゲート電極と、前記第2アクティブエリアにおける前記一方向の一方の端部に形成され、第2導電形であり、実効的な不純物濃度が前記第2導電形ウェルの実効的な不純物濃度よりも高い第2ウェルコンタクト層と、前記第2アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第1導電形であり、実効的な不純物濃度が前記第1導電形ウェルの実効的な不純物濃度よりも高い複数の第2ソースドレイン層と、前記第2アクティブエリアにおける前記第2ソースドレイン層に挟まれた部分上に設けられた第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に設けられた第2ゲート電極と、を備える。各前記第1アクティブエリア及び各前記第2アクティブエリアにおける前記一方の端部は、相互に同じ側である。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る半導体装置を例示するブロック図であり、図2は、本実施形態に係る半導体装置のセンスアンプ領域を例示する平面図であり、図3は、図2に示すA-A’線による断面図であり、図4は、図2に示す領域B及びCを例示する平面図である。本実施形態に係る半導体装置は、NAND型フラッシュメモリである。図1に示すように、本実施形態に係る半導体装置1においては、シリコン基板10が設けられており、シリコン基板10の上面の一部にはメモリアレイ領域MAが設定されている。また、メモリアレイ領域MAの周囲には、センスアンプ領域SA、ロウデコーダ領域RD及びカラムデコーダ領域CDを含む周辺回路領域が設定されている。図2及び図3に示すように、センスアンプ領域SAにおいては、シリコン基板10の上層部分に、それぞれ複数のp形ウェル11及びn形ウェル12が形成されている。p形ウェル11及びn形ウェル12は、一方向に沿って交互に配列されている。以下、p形ウェル11が形成された領域をp形ウェル領域Rpwとし、n形ウェル12が形成された領域をn形ウェル領域Rnwとする。本明細書においては、説明の便宜上、XY直交座標系を設定する。p形ウェル11及びn形ウェル12の配列方向をY方向とし、シリコン基板10の上面に平行な方向のうち、Y方向に対して直交する方向をX方向とする。また、X方向及びY方向の双方に対して直交する方向をZ方向とする。そして、Y方向のうちの一方、例えば、図2においては、図示の上側に向かう方向をY方向とし、その反対方向を-Y方向とする。X方向及びZ方向についても同様である。各p形ウェル領域Rpw及び各n形ウェル領域Rnwは、X方向に延びる帯状の領域である。p形ウェル領域Rpwにおいて、シリコン基板10の上層部分には、アクティブエリアAA1が形成されている。アクティブエリアAA1はp形ウェル11の一部を構成している。各p形ウェル領域Rpwにおいては、複数のアクティブエリアAA1がX方向に沿って一列に配列されている。上方から見て、各アクティブエリアAA1の形状はY方向を長手方向とする長方形である。同様に、n形ウェル領域Rnwにおいて、シリコン基板10の上層部分には、アクティブエリアAA2が形成されている。アクティブエリアAA2はn形ウェル12の一部を構成している。各n形ウェル領域Rnwにおいては、複数のアクティブエリアAA2がX方向に沿って一列に配列されている。上方から見て、各アクティブエリアAA2の形状はY方向を長手方向とする長方形である。すなわち、全てのアクティブエリアAA1及びAA2以下、総称して単にアクティブエリアともいうの形状及び配置方向は、相互に同一である。このため、センスアンプ領域SAにおいて、アクティブエリアは、X方向及びY方向に沿ったマトリクス状に配列されている。アクティブエリアAA1における-Y方向側の端部には、p形ウェルコンタクト層21が形成されている。p形ウェルコンタクト層21の導電形はp形であり、その実効的な不純物濃度は、p形ウェル11の実効的な不純物濃度よりも高い。なお、本明細書において実効的な不純物濃度とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。また、アクティブエリアAA1における-Y方向側の端部を除く部分には、複数のn形ソースドレイン層22が形成されている。n形ソースドレイン層22の導電形はn形であり、その実効的な不純物濃度は、n形ウェル12の実効的な不純物濃度よりも高い。各アクティブエリアAA1において、複数のn形ソースドレイン層22はY方向に沿って断続的に形成されている。また、各アクティブエリアAA1に形成された複数のn形ソースドレイン層22のうち、最も-Y方向側に配置されたn形ソースドレイン層22は、p形ウェルコンタクト層21の隣に形成されている。同様に、アクティブエリアAA2における-Y方向側の端部には、n形ウェルコンタクト層23が形成されている。すなわち、各アクティブエリアAA1におけるp形ウェルコンタクト層21が配置されている端部と、各アクティブエリアAA2におけるn形ウェルコンタクト層23が配置されている端部とは、相互に同じ側である。n形ウェルコンタクト層23の導電形はn形であり、その実効的な不純物濃度は、n形ウェル12の実効的な不純物濃度よりも高い。また、アクティブエリアAA2における-Y方向側の端部を除く部分には、複数のp形ソースドレイン層24が形成されている。p形ソースドレイン層24の導電形はp形であり、その実効的な不純物濃度は、p形ウェル11の実効的な不純物濃度よりも高い。各アクティブエリアAA2において、複数のp形ソースドレイン層24はY方向に沿って断続的に形成されている。各アクティブエリアAA2に形成された複数のp形ソースドレイン層24のうち、最も-Y方向側に配置されたp形ソースドレイン層24は、n形ウェルコンタクト層23の隣に形成されている。p形ウェルコンタクト層21、n形ソースドレイン層22、n形ウェルコンタクト層23及びp形ソースドレイン層24が上述の如く配置されていることにより、あるアクティブエリアAA1内に配置されたp形ウェルコンタクト層21と、このアクティブエリアAA1から見て-Y方向側の隣にあるアクティブエリアAA2内に配置された複数のp形ソースドレイン層24とが、同一の連続したpインプラ領域Rp内に位置する。また、これらのアクティブエリアAA1及びAA2から見て、X方向側に配置されたアクティブエリアAA1のp形ウェルコンタクト層21及びアクティブエリアAA2のp形ソースドレイン層24も、同じpインプラ領域Rp内に位置する。同様に、あるアクティブエリアAA2内に配置されたn形ウェルコンタクト層23と、このアクティブエリアAA2から見て-Y方向側の隣に配置されたアクティブエリアAA1内に配置された複数のn形ソースドレイン層22とが、同一の連続したnインプラ領域Rn内に位置する。また、これらのアクティブエリアAA2及びAA1から見て、X方向側に配置されたアクティブエリアAA2のn形ウェルコンタクト層23及びアクティブエリアAA1のn形ソースドレイン層22も、同じnインプラ領域Rn内に位置する。pインプラ領域Rp及びnインプラ領域Rnは、Y方向に沿って交互に配列されている。pインプラ領域Rp及びnインプラ領域Rnの配列は、p形ウェル領域Rpw及びn形ウェル領域Rnwの配列に対して、方向及び周期が等しく、位相がずれている。一方、シリコン基板10の上層部分におけるアクティブエリアが形成されていない領域は、掘り込まれて溝25となっており、この溝25内に素子分離絶縁体であるSTIshallowtrenchisolation26が設けられている。すなわち、STI26は、アクティブエリアの相互間に配置され、アクティブエリア同士を電気的に分離している。上方から見て、STI26の形状は格子状である。また、STI26の上部はシリコン基板10の上面から突出している。そして、シリコン基板10におけるSTI26によって覆われていない部分の上には、ゲート絶縁膜27が設けられている。なお、図2においては、図を見やすくするために、ゲート絶縁膜27は省略されている。後述する他の平面図図4、図5、図7、図8についても同様である。ゲート絶縁膜27上におけるn形ソースドレイン層22間のチャネル領域の直上域、及びp形ソースドレイン層24間のチャネル領域の直上域には、ゲート電極28が設けられている。各ゲート電極28はX方向に延び、各アクティブエリアの上方を横断している。一部のゲート電極28は、1つのアクティブエリアのみを横断している。他の一部のゲート電極28は、X方向に配列された複数のアクティブエリアを横断している。これにより、各アクティブエリアAA1には、複数のnチャネル形MOSFETMetalOxideSemiconductorFieldEffectTransistor:金属酸化物半導体電界効果トランジスタが形成され、各アクティブエリアAA2には、複数のpチャネル形MOSFETが形成される。なお、隣り合うMOSFET間においては、ソースドレイン層が共有されている。なお、図2及び図3においては、各アクティブエリアAA1に4つのn形ソースドレイン層22が形成され、その上方に3本のゲート電極28が設けられ、また、各アクティブエリアAA2に4つのp形ソースドレイン層24が形成され、その上方に3本のゲート電極28が設けられている例を示したが、本実施形態はこれには限定されない。各アクティブエリアAA1に形成されるn形ソースドレイン層22の数、及び、各アクティブエリアAA2に形成されるp形ソースドレイン層24の数は、任意である。従って、これらのアクティブエリアに形成されるMOSFETの数も任意である。但し、各アクティブエリアAA1に形成されるp形ウェルコンタクト層21の数は1つであり、各アクティブエリアAA2に形成されるn形ウェルコンタクト層23の数も1つである。また、p形ウェルコンタクト層21及びn形ウェルコンタクト層23は、全てのアクティブエリアについて同じ側の端部、すなわち、-Y方向側の端部に配置される。図4に示すように、アクティブエリアAA1の-Y方向側の端部においては、上方から見て、p形ウェルコンタクト層21と、このp形ウェルコンタクト層21に接したn形ソースドレイン層22との境界を含む領域に、コンタクト31が設けられている。上方から見て、コンタクト31の形状はY方向を長手方向とする長方形又は略長方形である。そして、相互に接したp形ウェルコンタクト層21及びn形ソースドレイン層22は、コンタクト31の下端に共通接続されている。また、p形ウェルコンタクト層21に接していないn形ソースドレイン層22の上方には、それぞれ、コンタクト32が設けられている。上方から見て、コンタクト32の形状はX方向を長手方向とする長方形又は略長方形であり、各n形ソースドレイン層22はコンタクト32の下端に接続されている。同様に、アクティブエリアAA2の-Y方向側の端部においては、上方から見て、n形ウェルコンタクト層23と、このn形ウェルコンタクト層23に接したp形ソースドレイン層24との境界を含む領域に、コンタクト33が設けられている。上方から見て、コンタクト33の形状はY方向を長手方向とする長方形又は略長方形である。そして、相互に接したn形ウェルコンタクト層23及びp形ソースドレイン層24は、コンタクト33の下端に共通接続されている。また、n形ウェルコンタクト層23に接していないp形ソースドレイン層24の上方には、それぞれ、コンタクト34が設けられている。上方から見て、コンタクト34の形状はX方向を長手方向とする長方形又は略長方形であり、各p形ソースドレイン層24はコンタクト34の下端に接続されている。上述の如く、コンタクト31及び33の長手方向はY方向であり、コンタクト32及び34の長手方向はX方向である。そして、長手方向を考慮しなければ、上方から見て、コンタクト31~34は相互に同じ形状である。すなわち、コンタクト31及び33は、コンタクト32及び34を、上方から見てその長手方向がY方向となるように回転させた形状である。また、コンタクト31及び33は、それぞれ2つの層に接続されたバッティングコンタクトである。なお、コンタクト31及び33は、Y方向に沿って配列された2つの層の双方に接続されるため、長手方向はY方向であることが好ましいが、コンタクト32及び34は、1つの層のみに接続されるため、長手方向はX方向であってもY方向であっても構わない。コンタクト31上には、配線36が設けられており、コンタクト31の上端に接続されている。また、コンタクト33上には、配線37が設けられており、コンタクト33の上端に接続されている。更に、コンタクト32及び34上にもそれぞれ配線図示せずが設けられており、コンタクト32及び34はこれらの配線に接続されている。なお、図示の便宜上、図2及び図3においては、コンタクト31~34、配線36及び37は、省略されている。次に、本実施形態の効果について説明する。本実施形態において、センスアンプ領域SAに形成された複数のアクティブエリアは、上方から見て、いずれも長手方向をY方向とする長方形である。また、アクティブエリアはX方向及びY方向に沿ってマトリクス状に配列されている。このように、本実施形態においては、アクティブエリアのレイアウトが単純な繰り返しのパターンであるため、シリコン基板10の上面に溝25を形成してアクティブエリア同士を分離するためのリソグラフィが容易である。これにより、アクティブエリアを微細化しても、アクティブエリアの形状を均一に保つことができ、アクティブエリアに形成されるMOSFETの特性も均一に保つことができる。換言すれば、MOSFETの特性の均一性を維持しつつ、MOSFETを高集積化することができる。また、本実施形態においては、p形ウェルコンタクト層21及びn形ソースドレイン層22を同一のアクティブエリアAA1内に配置し、n形ウェルコンタクト層23及びp形ソースドレイン層24を同一のアクティブエリアAA2内に配置している。この結果、センスアンプ領域SAを小型化することができる。また、コンタクト31及び33をバッティングコンタクトとすることにより、コンタクトの本数を減らし、センスアンプ領域SAをより一層小型化することができる。更に、コンタクト31及び33を、上方から見てコンタクト32及び34の長手方向がY方向となるように回転させた形状とすることにより、コンタクト31及び33をバッティングコンタクトとしている。これにより、コンタクト31~34の形状が同一となるため、リソグラフィが容易になる。更に、本実施形態においては、各アクティブエリアの同じ側の端部、すなわち、-Y方向側の端部に、ウェルコンタクト層を配置している。このため、上述の如く、あるアクティブエリアAA1に形成されたp形ウェルコンタクト層21と、このアクティブエリアAA1から見て-Y方向側に配置されたアクティブエリアAA2に形成されたp形ソースドレイン層24とが、同一のpインプラ領域Rp内に位置する。これにより、これらのp形ウェルコンタクト層21及びp形ソースドレイン層24を、同一のイオン注入pインプラによって形成することができる。また、このイオン注入に用いるレジストマスクの開口部は、pインプラ領域Rpと同じ形状とすることができるため、サイズの制約が緩くなる。同様に、あるアクティブエリアAA2に形成されたn形ウェルコンタクト層23と、このアクティブエリアAA2から見て-Y方向側に配置されたアクティブエリアAA1に形成されたn形ソースドレイン層22が、同一のnインプラ領域Rn内に位置する。これにより、これらのn形ウェルコンタクト層23及びn形ソースドレイン層22を、同一のイオン注入nインプラによって形成することができる。また、このイオン注入に用いるレジストマスクの開口部は、領域Rnと同じ形状とすることができるため、サイズの制約が緩くなる。このように、p形ウェルコンタクト層21及びp形ソースドレイン層24を、同時に、且つ、サイズの制約が緩い条件で形成することができる。n形ウェルコンタクト層23及びn形ソースドレイン層22についても同様である。このため、これらの層の形成が容易である。次に、第2の実施形態について説明する。図5は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図であり、図6は、図5に示すD-D’線による断面図である。図5及び図6に示すように、本実施形態に係る半導体装置2は、前述の第1の実施形態に係る半導体装置1図1~図4参照と比較して、p形ウェルコンタクト層21及びn形ウェルコンタクト層23以下、総称してウェルコンタクト層ともいうが、STI26、並びにn形ソースドレイン層22及びp形ソースドレイン層24以下、総称してソースドレイン層ともいうから離隔している点が異なっている。すなわち、アクティブエリアAA1に形成されたp形ウェルコンタクト層21は、アクティブエリアAA1の-Y方向側の端部において、STI26から離隔した領域に形成されている。また、p形ウェルコンタクト層21は、各アクティブエリアAA1において最も-Y方向側に配置されたn形ソースドレイン層22からも離隔している。p形ウェルコンタクト層21とSTI26との間の隙間S1、及びp形ウェルコンタクト層21aとn形ソースドレイン層22との間の隙間S2には、p形ウェル11が介在している。隙間S1の幅は、例えば、0.1~0.3μm程度である。そして、p形ウェルコンタクト層21はコンタクト41に接続されており、各アクティブエリアAA1において最も-Y方向側に配置されたn形ソースドレイン層22はコンタクト42に接続されている。コンタクト41は配線43に接続され、コンタクト42は配線44に接続されている。配線43と配線44は相互に接続されており、同じ電位が印加される。一方、最も-Y方向側に配置されたn形ソースドレイン層22以外のn形ソースドレイン層22は、コンタクト32を介して配線45に接続されている。コンタクト32、41及び42の形状及び向きは、相互に同一である。アクティブエリアAA2に形成されたn形ウェルコンタクト層23図4参照及びその周辺の構成も、同様である。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。次に、本実施形態の効果について説明する。本実施形態においては、ウェルコンタクト層をSTI26から離隔した領域に形成している。このため、ウェルコンタクト層を形成するためのイオン注入の際に、シリコン基板11におけるSTI26に接した部分に不純物イオンが注入されて、STI26との界面を起点として結晶欠陥が生じることを防止できる。この結果、この結晶欠陥を経路としたリーク電流が発生することを防止できる。本実施形態に係る半導体装置2はNAND型フラッシュメモリであり、メモリアレイ領域MA図1には、多数のメモリセルが形成されている。そして、メモリアレイ領域MAにおいてメモリセルを高集積化すると、メモリセルに電荷が蓄積されている場合と蓄積されていない場合の読出電流の差が小さくなるため、センスアンプの性能をより向上させる必要がある。本実施形態によれば、センスアンプ領域SAに形成されたMOSFETのリーク電流を低減することができるため、センスアンプの性能が向上する。この結果、メモリセルの高集積化を図ることができる。また、本実施形態においても、前述の第1の実施形態と同様に、アクティブエリアのレイアウトが単純な繰り返しパターンであるため、リソグラフィの難易度が低い。これにより、アクティブエリアの形状の均一性を保持したまま、アクティブエリアを微細化することができる。更に、コンタクトの形状及び向きを同一とすることにより、リソグラフィを容易にすることができる。次に、第3の実施形態について説明する。図7は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。図7に示すように、本実施形態に係る半導体装置3においては、前述の第2の実施形態に係る半導体装置2図5参照と同様に、p形ウェルコンタクト層21及びn形ウェルコンタクト層23が、STI26から離隔している。また、前述の第1の実施形態に係る半導体装置1図4参照と同様に、p形ウェルコンタクト層21はn形ソースドレイン層22の隣に配置されており、n形ウェルコンタクト層23はp形ソースドレイン層24の隣に配置されている。更に、p形ウェルコンタクト層21及びn形ソースドレイン層22は共通のコンタクト31に接続されており、n形ウェルコンタクト層23及びp形ソースドレイン層24は共通のコンタクト33に接続されている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態においても、前述の第1の実施形態と同様に、アクティブエリアのレイアウトを単純な繰り返しのパターンとすることにより、アクティブエリアの形状を均一化する効果、ウェルコンタクト層とソースドレイン層を同一のアクティブエリア内に配置することにより、センスアンプ領域SAを小型化する効果、コンタクト31及び33をバッティングコンタクトとすることにより、センスアンプ領域SAを小型化する効果、及び、コンタクト31~34の形状を同一とすることにより、リソグラフィを容易にする効果を得ることができる。また、前述の第2の実施形態と同様に、ウェルコンタクト層をSTI26から離隔した領域に形成することにより、結晶欠陥に起因したリーク電流を抑制する効果を得ることができる。次に、第4の実施形態について説明する。図8は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。図8に示すように、本実施形態に係る半導体装置4においては、前述の第1の実施形態に係る半導体装置1図4参照と同様に、ウェルコンタクト層p形ウェルコンタクト層21及びn形ウェルコンタクト層23が、アクティブエリアの-Y方向側の端縁まで形成されると共に、X方向全長にわたって形成されている。従って、ウェルコンタクト層は、STI26に接している。また、前述の第2の実施形態に係る半導体装置2図5参照と同様に、同じアクティブエリア内に形成されたウェルコンタクト層と、このウェルコンタクト層に最も近いソースドレイン層とは、相互に離隔しており、別々のコンタクトに接続されている。本実施形態における上記以外の構成は、前述の第2の実施形態と同様である。本実施形態においても、前述の第1の実施形態と同様に、アクティブエリアのレイアウトを単純な繰り返しのパターンとすることにより、アクティブエリアの形状を均一化する効果、ウェルコンタクト層とソースドレイン層を同一のアクティブエリア内に配置することにより、センスアンプ領域SAを小型化する効果、及び、ウェルコンタクト層を各アクティブエリアの同じ側の端部に配置することにより、隣のアクティブエリアのソースドレイン層と同一のイオン注入によって形成できる効果を得ることができる。また、前述の第2の実施形態と同様に、コンタクトの形状及び向きを相互に同一とすることにより、リソグラフィを容易にする効果を得ることができる。次に、比較例について説明する。図9は、本比較例に係る半導体装置のセンスアンプ領域を例示する平面図であり、図10は、図9に示す領域Eを例示する平面図であり、図11は、図10に示すF-F’線による断面図である。図9~図11に示すように、本比較例に係る半導体装置101においては、ウェルコンタクト層がアクティブエリアの外部に形成されている。すなわち、各p形ウェル11においては、X方向に沿って1列に配列された複数のアクティブアリアAA1から見て-Y方向側の領域に、X方向に延びる1本のストライプ状のp形ウェルコンタクト層121が形成されている。また、各p形ウェル11において、アクティブエリアAA1とp形ウェルコンタクト層121との間には、STI26が介在している。同様に、各n形ウェル12においては、X方向に沿って1列に配列された複数のアクティブアリアAA2から見て-Y方向側の領域に、X方向に延びる1本のストライプ状のn形ウェルコンタクト層123が形成されており、アクティブエリアAA2とn形ウェルコンタクト層123との間には、STI26が介在している。本比較例においては、アクティブエリアAA1及びAA2がY方向を長手方向とする長方形であり、p形ウェルコンタクト層121及びn形ウェルコンタクト層123がX方向に延びるストライプ状である。このように、本比較例においては、ウェルコンタクト層も含めたアクティブエリアのレイアウトが、X方向に延びる部分とY方向に延びる部分が混在した複雑なレイアウトであるため、リソグラフィが困難である。これにより、センスアンプ領域SAの高集積化が阻害されてしまう。また、本比較例においては、p形ウェルコンタクト層121を形成するためのpインプラ領域Rpを、p形ウェル11とSTI26の界面110を含むように設定する必要がある。このため、p形ウェルコンタクト層121における界面110に接した部分112に、界面110を起点とした結晶欠陥が発生する可能性がある。p形ウェルコンタクト層121に結晶欠陥が発生すると、この結晶欠陥を電流経路としてリーク電流が流れてしまう。n形ウェルコンタクト層123についても同様に、nインプラ領域Rnをn形ウェル11とSTI26の界面111を含むように設定する必要があるが、そうすると、n形ウェルコンタクト層123における界面111に接した部分に結晶欠陥が導入され、リーク電流が発生してしまう可能性がある。そして、結晶欠陥に起因してリーク電流が発生すると、センスアンプの特性が低下してしまう。更に、本比較例においては、p形ウェルコンタクト層121をアクティブエリアAA1から離隔した位置に配置し、これらの間にSTI26を介在させている。また、n形ウェルコンタクト層123をアクティブエリアAA2から離隔した位置に配置し、これらの間にSTI26を介在させている。このため、センスアンプ領域SAにおけるY方向の長さが長くなる。これによっても、センスアンプ領域SAの高集積化が阻害されてしまう。このように、本比較例に係る半導体装置101においては、高集積化が困難である。これに対して、前述の第1~第4の実施形態によれば、各アクティブエリア内にウェルコンタクト層を形成しているため、アクティブエリアのレイアウトが単純になり、リソグラフィが容易になる。これにより、アクティブエリアの形状安定性を確保しつつ、アクティブエリアを微細化することができる。また、アクティブエリアとウェルコンタクト層とを分離するSTIが設けられていないため、センスアンプ領域SAの小型化を図ることができる。更に、前述の第2及び第3の実施形態によれば、イオン注入に伴う結晶欠陥の発生を抑え、リーク電流を低減することができる。また、前述の第1及び第4の実施形態においても、比較例と比較して、p形ウェル11及びn形ウェル12とSTI26との接触面積が小さくなるため、結晶欠陥に起因するリーク電流を低減できる。次に、実施例について説明する。本実施例においては、前述の第2の実施形態に係る半導体装置2図5及び図6参照と、前述の比較例に係る半導体装置101図9~図11参照について、STIからウェルコンタクト層に至る領域のY方向における不純物濃度分布をシミュレーションした。図12は、横軸にY方向における位置をとり、縦軸にリン濃度をとって、アクティブエリア内のリン濃度プロファイルを例示するグラフ図である。図12の横軸は、Y方向における位置を、STI26とn形ウェル12との界面を基準として表している。図12の横軸において正の数値によって示される範囲は、半導体装置2においてはn形ウェル12及びn形ウェルコンタクト層23の内部に相当し、半導体装置101においてはn形ウェルコンタクト層123の内部に相当する。一方、負の数値によって示される範囲は、STI26の内部に相当する。また、図12の縦軸は、シリコン基板10とゲート絶縁膜26との界面から10nm程度の深さの位置におけるリン濃度を表している。図12に示す実線L1は、半導体装置2におけるSTI26からn形ウェル12を介してn形ウェルコンタクト層23に到達する領域のリン濃度プロファイルを示している。ここでは、STI26とnインプラ領域Rnとの距離を0.3μmとした。図12に示す破線L2は、半導体装置101におけるSTI26からn形ウェルコンタクト層123に到達する領域のリン濃度プロファイルを示している。ここでは、nインプラ領域RnをSTI26とn形ウェル12との界面111を含むように設定した。図12に実線L1で示すように、前述の第2の実施形態に係る半導体装置2については、アクティブエリアAA2の内部であって、STI26から約0.3μm以上離隔した部分、すなわち、nインプラ領域Rnに相当する部分におけるリン濃度が1×1020~1×1021cm-3程度であり、n形ソースドレイン層22図5参照のリン濃度と同程度であった。一方、STI26からの距離が0.2μm以下の部分、すなわち、アクティブエリアAA2の端部におけるリンの濃度は、1×1017~1×1019cm-3程度であり、チャネル領域のリン濃度と同程度であった。これに対して、図12に破線L2で示すように、前述の比較例に係る半導体装置101については、n形ウェルコンタクト層123におけるリンの濃度は、Y方向の位置によらずほぼ一定であり、1×1020~1×1021cm-3程度であった。図12に示す濃度プロファイルは、リンについてのシミュレーション結果であるが、ボロンについても同様となる。すなわち、p形ウェルコンタクト層23及び123についても、図12に示すプロファイルと同様なプロファイルを示す。但し、ボロンはリンよりも拡散しやすいため、半導体装置2におけるボロン濃度プロファイルは、図12の実線L1に示すリン濃度プロファイルよりも、若干なだらかとなる。半導体装置2において、ウェルコンタクト層に相当する部分における不純物濃度を1×1020~1×1021cm-3とし、アクティブエリアの端部における不純物濃度を1×1017~1×1019cm-3とする濃度の関係は、STI26とインプラ領域Rnとの距離を0.1μmまで短縮しても、実現可能と考えられる。以上説明した実施形態によれば、高集積化が可能な半導体装置を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。