"画像に関するデータを処理する画像処理部と、処理前または処理後のデータを記憶するメモリとを備え、前記画像における前記画像処理部による処理単位に対応する領域をブロックとし、前記画像における前記メモリとのデータの転送単位に対応する前記ブロックより小さい領域をセルとし、前記画像の走査方向に沿って1以上の前記ブロックと2以上の前記セルを配置した場合に互いの前記走査方向の両端が一致するようになっていることを特徴とする画像処理装置。本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、画像処理時に画素を無駄なく使用して、2のべき乗でない画素のビット数のデータ処理においてSDRAMのアクセス効率を改善する画像処理装置を提供することにある。上記の課題を解決するために、本発明に係る画像処理装置は、画像に関するデータを処理する画像処理部と、処理前または処理後のデータを記憶するメモリとを備え、前記画像における前記画像処理部による処理単位に対応する領域をブロックとし、前記画像における前記メモリとのデータの転送単位に対応する前記ブロックより小さい領域をセルとし、前記画像の走査方向に沿って1以上の前記ブロックと2以上の前記セルを配置した場合に互いの前記走査方向の両端が一致するようになっていることを特徴とする。本発明によれば、画像処理時に画素を無駄なく使用して、2のべき乗でない画素のビット数のデータ処理においてSDRAMのアクセス効率を改善することができる。以下、本発明の実施の形態について図面を参照して説明する。図1は、本実施の形態に係る画像処理装置の画像に含まれるブロックとセルの位置の関係を示す図である。本実施の形態に係る画像処理装置は、複数の画素をマトリクス状に配置した画像の中の、走査方向いわゆる水平方向8画素分、垂直方向8画素分の領域図1aに示すブロックを単位として処理を行う。1画素のデータは10-bitである。一方、画像処理装置は、SDRAMSynchronousDynamicRandomAccessMemoryを備え、その読み出し以下、リードという/書き込み以下、ライトという転送と総称の単位であるワードは、16-bitである。このSDRAMでは、8ワードの連続転送バーストアクセスバースト転送がなされる。一回のバーストアクセスでは、16×8=128-bitが転送される。この128-bitには、12画素分のデータ12×10=120-bitが含まれる。この12画素を便宜的にセルという。図1bに示すように、例えば、セルは、走査方向3画素分、垂直方向4画素分の領域12画素である。1ブロックの処理には、64画素のデータが必要となる。図1bのように、セルが12画素であるなら、少なくとも6回のバースト転送12画素×6セル=72画素分のデータ転送が必要となる。すると、図1cに示すように、8画素分のデータが8×8ブロックの画像処理に使用されず、無駄になる。これは、画像の走査方向に沿って1つのブロックと6個のセルを配置した場合に互いの走査方向の両端を一致させることができないからである。そこで、画像処理装置では、3ブロックを処理単位として処理を行う。3ブロックの処理には、192=64×3画素のデータが必要となる。これは、16セルに相当するデータ量であり、図1dに示すように、画像の走査方向に沿って3つのブロックと16個のセルを配置した場合に互いの走査方向の両端が一致する。したがって、図1cに示したような、画像処理に使用されないデータがない。つまり、SDRAMのアクセス効率は100である。ただし、処理単位のブロック数を多くすると、画像処理装置に使用される、SRAMの容量を大きくしなければならないので、処理単位のブロック数は、10以下が好ましい。なお、ブロックは、走査方向8画素分、垂直方向8画素分の領域に限るものではない。例えば、ブロックは、図2aに示すように、走査方向8画素分、垂直方向16画素分の領域、または、図2bに示すように、走査方向16画素分、垂直方向8画素分の領域でもよい。このブロックは、例えば、走査方向8画素分、垂直方向8画素分の輝度成分Y成分の領域、走査方向4画素分、垂直方向8画素分の色差成分Cb成分の領域、走査方向4画素分、垂直方向8画素分の色差成分Cr成分の領域からなる。このような配置を4:2:2色差フォーマットという。または、ブロックは、図2cに示すように、走査方向8画素分、垂直方向12画素分の領域、または、図2dに示すように、走査方向12画素分、垂直方向8画素分の領域でもよい。このブロックは、例えば、走査方向8画素分、垂直方向8画素分の輝度成分Y成分の領域、走査方向4画素分、垂直方向4画素分の色差成分Cb成分の領域、走査方向4画素分、垂直方向4画素分の色差成分Cr成分の領域からなる。このような配置を4:2:0色差フォーマットという。また、セルは、12画素に限るものではない。例えば、1画素のデータを12-bitとし、セルを10画素としてもよい。また、SDRAMを2個使用すれば、一回のバーストアクセスで2倍の16ワード256-bitを転送できれば、セルの画素数も2倍にできる。このように、ブロックやセルの大きさや形状が変わった場合であっても、上記のような基準で配置を行えば、SDRAMのアクセス効率を向上させることができる。図3は、画像処理装置の構成を示すブロック図である。画像処理装置は、画像処理部1、SRAM2、SDRAM3、データセレクタ部DS、シフトレジスタ部4、データセレクタDS1、カウンタ5、SRAMアドレスタイミング生成部6と、SRAMアドレス生成用テーブル7と、SDRAM信号生成部8と、SDRAMパラメータ設定部9を有する。SRAM2は、ワークメモリである。SRAMは、ランダムアクセスが容易で、中規模容量のものを実現しやすいため、画像処理装置の内部のワークメモリとして用いられる。SDRAM3用のバッファは、SRAM2ワークメモリとシフトレジスタ部4複数レジスタの配列から構成される。SDRAM3は、記憶領域を偶数個に分割してなる同数のBank、例えば、8個のBankA~Hを有する。SRAMアドレス生成用テーブル7は、画像内の画素の構成とSDRAM3のアドレスBankアドレス、Rowアドレス、Columnアドレスの関係を示すものである。つまり、SRAMアドレス生成用テーブル7は、各位置の画素のデータが記憶されるSDRAM上のBankアドレス、RowアドレスおよびColumnアドレスを示すものである。SDRAMパラメータ設定部9は、SDRAM3のアクセス量とセルの形状を設定、制御する部分である。SDRAMパラメータ設定部9は、輝度と色差でブロックの形状が異なるため、または、4:2:2フォーマットと4:2:0フォーマットではブロックの形状が異なるため、同じ3ブロックのアクセスにおいても異なるアクセス制御が必要となるために設けられている。図4は、画像処理装置の一部を詳細に示す図である。データセレクタ部DSは、データセレクタDS2、DS3、DS4を有する。シフトレジスタ部4は、シフトレジスタ4AB、4CDを有する。データセレクタDS2、シフトレジスタ4ABは、BankA、C、E、Gへのアクセスに使用される。データセレクタDS3、シフトレジスタ4CDは、BankB、D、F、Hへのアクセスに使用される。シフトレジスタ4ABは、レジスタ1a、2a、3a、4aからなる4段のシフトレジスタと、レジスタ1b、2b、3b、4bからなる4段のシフトレジスタを有する。シフトレジスタ4CDは、レジスタ1c、2c、3c、4cからなる4段のシフトレジスタと、レジスタ1d、2d、3d、4dからなる4段のシフトレジスタを有する。データセレクタDS2、DS4は、40-bitのバスで接続され、データセレクタDS3、DS4も、40-bitのバスで接続される。各レジスタ1a、2a、3a、4a、1b、2b、3b、4bとデータセレクタDS2は、16-bitのバス合計8バスで接続され、各レジスタ1c、2c、3c、4c、1d、2d、3d、4dとデータセレクタDS3も、16-bitのバス合計8バスで接続される。レジスタ1a~4aとデータセレクタDS1は、16-bitのバスとクロック信号Ra-CLKなどで接続される。レジスタ1b~4bとデータセレクタDS1は、16-bitのバスとクロック信号Rb-CLKなどで接続される。レジスタ1c~4cとデータセレクタDS1は、16-bitのバスとクロック信号Rc-CLKなどで接続される。レジスタ1d~4dとデータセレクタDS1は、16-bitのバスとクロック信号Rd-CLKなどで接続される。データセレクタDS1とSDRAM3は、信号DQS、信号DQSN信号DQSを半クロック周期分遅らせた信号、40-bitのデータ信号DQで接続される。図5は、SDRAMからデータをリードする場合のフローチャートである。ここでは、図1を参照して行った説明における、ブロックの右端とセルの右端とが揃うまでに必要なブロック数が3であることとする。まず、SRAMアドレスタイミング生成部6が、SRAMアドレス生成用テーブル7を参照し、SDRAMの未処理の3ブロック分のアドレスBankアドレス、Rowアドレス、Columnアドレスを算出するS1。次に、算出したアドレスのデータが、SDRAM3からデータセレクタDS1、シフトレジスタ部4、データセレクタ部DSを介してリードされ、SRAM2にライトされるS3。このとき、SDRAM信号生成部8は、SDRAM3のアクセスタイミングに対応してSDRAM3を制御する。このとき、SRAMアドレスタイミング生成部6は、SRAM2のアクセス制御を行う。このとき、データセレクタDS1、シフトレジスタ部4、データセレクタ部DSは、SRAM2のデータの配置変換と一時保持を行う。SDRAM信号生成部8は、SDRAM3を制御するとともに、配置変換と一時保持の制御を行う。SDRAMパラメータ設定部9は、SDRAM3のアクセス量とセルの形状を設定、制御する。次に、カウンタ5を0に初期化するS5。次に、画像処理部1は、SRAM2から未処理の1ブロック分のデータをリードするS7。このとき、SRAMアドレスタイミング生成部6は、リードのためのアクセス制御信号を生成する。次に、画像処理部1は、その1ブロック分のデータを処理するS9。次に、カウンタ5に1を加算するS11。次に、カウンタ5が3に等しいか否かを判定するS13。NOと判定された場合、ステップS7に戻し、YESと判定された場合、ステップS1に戻る。なお、画像処理装置は、SDRAMに効率的にアクセスするため、このフローチャートの処理を2つタイミングをずらして並行に実行する。図6は、SDRAMにデータをライトする場合のフローチャートである。ここでも、図1を参照して行った説明における、ブロックの右端とセルの右端とが揃うまでに必要なブロック数が3であることとする。カウンタ5を0に初期化するS21。次に、画像処理部1は、未処理の1ブロック分のデータを処理するS23。次に、画像処理部1は、そのデータをSRAM2にライトするS25。このとき、SRAMアドレスタイミング生成部6は、ライトのためのアクセス制御信号を生成する。次に、カウンタ5に1を加算するS27。次に、カウンタ5が3に等しいか否かを判定するS29。NOと判定された場合、ステップS23に戻る。YESと判定された場合、SRAMアドレスタイミング生成部6が、SRAMアドレス生成用テーブル7を参照し、処理された3ブロック分のアドレスBankアドレス、Rowアドレス、Columnアドレスを算出するS31。次に、処理された3ブロック分のデータが、SRAM2からデータセレクタ部DS、シフトレジスタ部4、データセレクタDS1を介して、SDRAM3の算出された位置にライトされS33、ステップS21に戻る。このとき、SDRAM信号生成部8は、SDRAM3のアクセスタイミングに対応してSDRAM3を制御する。このとき、SRAMアドレスタイミング生成部6は、SRAM2のアクセス制御を行う。このとき、データセレクタDS1、シフトレジスタ部4、データセレクタ部DSは、SRAM2のデータの配置変換と一時保持を行う。SDRAM信号生成部8は、SDRAM3を制御するとともに、配置変換と一時保持の制御を行う。SDRAMパラメータ設定部9は、SDRAM3のアクセス量とセルの形状を設定、制御する。なお、画像処理装置のデータセレクタ部DS、シフトレジスタ部4、データセレクタ部DS1、SDRAM信号生成部8、SDRAMパラメータ設定部9は、SDRAMの遊休期間を少なくすべく、連続する2つのSDRAMのBankアクセスの2つタイミングをずらして並行に実行する。図7は、SDRAMのBankA、Bからデータをリードする場合のタイミングチャートである。まず、データセレクタDS1は、BankAを選択し、レジスタ1a~4a、1b~4bへ転送するためのデータをSDRAM3から16-bitのバス信号DQによりリードする。ここでは、16-bitのデータ転送が連続8回行われる。また、データセレクタDS1は、BankAの選択期間において、SDRAM3から出力される信号DQSをレジスタ1a~4aへクロック信号Ra-CLKとして転送し、レジスタ1a~4aのためのデータを16-bitのバス信号を介して、レジスタ1a~4aへ送信する。レジスタ1a~4aは、クロック信号Ra-CLKのタイミングでデータを取得する。ここでは、4回分のデータ転送つまり4回のデータ転送が連続に行われる。また、データセレクタDS1は、BankAの選択期間において、SDRAM3から出力される信号DQSNをレジスタ1b~4bへクロック信号Rb-CLKとして転送し、レジスタ1b~4bのためのデータを16-bitのバス信号を介して、レジスタ1b~4bへ送信する。レジスタ1b~4bは、クロック信号Rb-CLKのタイミングでデータを取得する。ここでは、残りの4回分のデータ転送つまり4回のデータ転送が連続に行われる。すなわち、レジスタ1a~4aとレジスタ1b~4bは、半クロックのタイミング差でそれぞれ4回のデータ転送が行われ、合わせて8回のデータ転送が1回のバーストアクセスとして行われる。次に、データセレクタDS1は、BankBを選択し、レジスタ1c~4c、1d~4dへ転送するためのデータをSDRAM3から16-bitのバス信号DQによりリードする。ここでは、16-bitのデータ転送が8回行われる。また、データセレクタDS1は、BankBの選択期間において、SDRAM3から出力される信号DQSをレジスタ1c~4cへクロック信号Rc-CLKとして転送し、レジスタ1c~4cのためのデータを16-bitのバス信号を介して、レジスタ1c~4cへ送信する。レジスタ1c~4cは、クロック信号Rc-CLKのタイミングでデータを取得する。ここでは、4回分のデータ転送つまり4回のデータ転送が行われる。また、データセレクタDS1は、BankBの選択期間において、SDRAM3から出力される信号DQSNをレジスタ1d~4dへクロック信号Rd-CLKとして転送し、レジスタ1d~4dのためのデータを16-bitのバス信号を介して、レジスタ1d~4dへ送信する。レジスタ1d~4dは、クロック信号Rd-CLKのタイミングでデータを取得する。ここでは、残りの4回分のデータ転送つまり4回のデータ転送が行われる。また、BankBの選択期間において、データセレクタDS2、DS4は、レジスタ1a~4a、1b~4bのデータを40-bitのバス信号を介してSRAM2へ転送する。ここでは、40-bitのデータ転送が3回行われる。次に、BankAが次に選択され、レジスタ1a~4a、1b~4bが次のデータを取得する間において、データセレクタDS3、DS4は、レジスタ1c~4c、1d~4dのデータを40-bitのバス信号を介してSRAM2へ転送する。図のSRAM-Adは、SRAM2にデータをライトする際の、SRAMのアドレス信号を示し、SRAM-WENは、そのときのSRAMへの書き込み信号を示す。以降、同様に、レジスタ1a~4a、1b~4bを介してのBankAからのリードと、レジスタ1c~4c、1d~4dを介してのBankBからのリードが交互になされる。このように、BankAからのリードはレジスタ1a~4a、1b~4bを介して行われ、BankBからのリードはレジスタ1c~4c、1d~4dを介して行われるので、これらは交互に行われる。よって、BankA、C、E、Gにいずれかからのリードと、BankB、D、F、Hのいずれかからのリードも同様に、交互に行われる。また、シフトレジスタ部4は、BankA、Bの一方のデータをSDRAMからリードする間において、BankA、Bの他方のデータをSRAMにライトすることで、SDRAMからのリードを高速化することができる。BankA、C、E、Gからのリードと、BankB、D、F、Hのいずれかからのリードも、同様な理由で高速化することができる。図8は、SDRAMのBankA、Bへデータをライトする場合のタイミングチャートである。まず、データセレクタDS2、DS4は、SRAM2から40-bitのバス信号を介して送信されるデータを、信号Rab-Loadにタイミングを合わせて、レジスタ1a~4a、1b~4bへ転送する。ここでは、40-bitのデータ転送が3回行われる。次に、データセレクタDS3、DS4は、SRAM2から40-bitのバス信号を介して送信されるデータを、信号Rcd-Loadにタイミングを合わせて、レジスタ1c~4c、1d~4dへ転送する。ここでも、40-bitのデータ転送が3回行われる。図のSRAM-Adは、SRAM2からデータをリードする際の、SRAMのアドレス信号を示し、SRAM-Dataは、そのときのデータ信号を示す。また、このようにレジスタ1c~4c、1d~4dがデータを取得する間において、データセレクタDS1は、BankAを選択し、レジスタ1a~4aから出力されるクロック信号Raw-CLKクロック信号Ra-CLKの逆方向信号をSDRAM3へ信号DQSの逆方向信号DQSwとして転送し、レジスタ1a~4aのデータを16-bitのバス信号DQにより、SDRAM3へ転送する。ここでは、16-bitのデータ転送が4回行われる。また、BankAの選択期間において、つまり、レジスタ1c~4c、1d~4dがデータを取得する間において、データセレクタDS1は、レジスタ1b~4bから出力されるクロック信号Rbw-CLKクロック信号Ra-CLKの逆方向信号をSDRAM3へ信号DQSNの逆方向信号DQSNwとして転送し、レジスタ1b~4bのデータを16-bitのバス信号DQにより、SDRAM3へ転送する。ここでも、16-bitのデータ転送が4回行われる。すなわち、レジスタ1a~4aとレジスタ1b~4bは、半クロックのタイミング差でそれぞれ4回のデータ転送が行われ、合わせて8回のデータ転送が1回のバーストアクセスとして行われる。次に、レジスタ1a~4a、1b~4bが次のデータを取得する間において、データセレクタDS1は、BankBを選択し、レジスタ1c~4c、1d~4dのデータを16-bitのバス信号を介して、SDRAM3へ転送する。ここでは、16-bitのデータ転送が8回行われる。以降、同様に、レジスタ1a~4a、1b~4bを介してのライトと、レジスタ1c~4c、1d~4dを介してのライトが交互になされる。このように、BankAへのライトはレジスタ1a~4a、1b~4bを介して行われ、BankBへのライトはレジスタ1c~4c、1d~4dを介して行われるので、これらは交互に行われる。よって、BankA、C、E、Gのいずれかへのライトと、BankB、D、F、Hのいずれかへのライトも同様に、交互に行われる。また、シフトレジスタ部4は、BankA、Bの一方のデータをSDRAMからリードする間において、BankA、Bの他方のデータをSRAMにライトすることで、SDRAMからのリードを高速化することができる。BankA、C、E、Gからのリードと、BankB、D、F、Hのいずれかからのリードも、同様な理由で高速化することができる。図9は、SDRAM3からリードライトされる16-bitのデータとSRAM2からリードライトされる40-bitのデータの関係を示す図である。SDRAM3からのリードにおいては、以下のような関係のデータ変換がなされる。まず、データセレクタDS1は、SDRAM3から16-bitのワードを8回リードし、例えばシフトレジスタ4ABに保持させる。つまり、データセレクタDS1は、ワードWa0~Wa7からなる128-bitをリードし、例えば、シフトレジスタ4ABに保持させる。次に、例えば、データセレクタ部DSは、シフトレジスタ4ABに保持された、10-bitのワードを4つ有するデータを3回でSRAM2へライトする。つまり、データセレクタ部DSは、ワードWa0~Wa7を、ワードW00~W03、W10~W13、W20~W23、W30~W33からなる120-bitに変換し、SRAM2にライトする。余剰の8-bitは、例えば、シフトレジスタ4ABとデータセレクタ部DSで破棄される。次に、画像処理部1は、ワードW00~W03、W10~W13、W20~W23をSRAM2からリードする。一方、SDRAM3へのライトにおいては、以下のような関係のデータ変換がなされる。まず、画像処理部1は、ワードW00~W03、W10~W13、W20~W23からなる120-bitをSRAM2へライトする。次に、データセレクタ部DSは、SRAM2からワードW00~W03、W10~W13、W20~W23をリードし、例えば、シフトレジスタ4ABに保持させる。ワードW00~W03、W10~W13、W20~W23には余剰の8-bitが付加される。次に、データセレクタDS1は、8-bit付加後の128-bitをワードWa1~Wa8に変換し、SDRAM3にライトする。SDRAMのバーストアクセスの概要図10を参照してSDRAMのバーストアクセスの概要を説明する。なお、図10では、各コマンドが大きな時間幅を有しているが、実際には1クロック幅である。SDRAMの内部は、複数のBankDDR3-SDRAMでは4~8個のBankに分割されている。例えば、2-GbitのSDRAMが8個のBankに分割されている場合、1個のBankは256-Mbitの大きさを有する。このSDRAMのワード幅が16-bitの場合、ワード数は16Mワード=256-Mbit/16-bitであるため、16Mワードに割り当てられるアドレスのビット数は24-bitとなる。この24-bitのアドレスはRowアドレスとColumnアドレスに分けられる。それゆえ、SDRAMにアクセスする場合、Bankアドレス、Rowアドレス、Columnアドレスからなるアドレス群が必要である。第1のコマンドCmd-1にて、アクセス対象のBankアドレスと、アクセス対象のBank内の所望のRowアドレスをActiveに設定する。第1のコマンドCmd-1を発行してから所定の時間Cmd-2待ち時間が経過すると、第2のコマンドCmd-2にて、アクセス対象のBankアドレスと、アクセス対象のBank内の所望のRowアドレス上のColumnの開始アドレスと、Read/Writeモードバーストアクセス設定を含むを指定する。第2のコマンドCmd-2を発行してから所定の時間バースト遅延時間が経過すると、指定されたColumnの開始アドレスを起点にして、バーストアクセス8ワードの連続転送によるReadあるいはWrite動作が行われる。SDRAMのバーストアクセスを効率的に行う方法図11を参照してSDRAMのバーストアクセスを効率的に行う方法を説明する。例えば、32ワードのデータをSDRAMに配置する場合、SDRAMでは同じBankの異なるRowアドレスに連続してバーストアクセスできないため、例えば、32ワードのデータを8ワードからなる4つのセグメントに分割して、4つのセグメントを4つのBankA,B,C,Dにそれぞれ配置する。このように配置された32ワードのデータを読み取る場合、最初に、第1のコマンドCmd-1A,Cmd-1B,Cmd-1C,Cmd-1Dを発行して、アクセス対象のBankA,B,C,Dのアドレスと、アクセス対象のBankA,B,C,D内の所望のRowアドレスをActiveに設定する図11では図示略。次に、第2のコマンドCmd-2A,Cmd-2B,Cmd-2C,Cmd-2Dを発行して、アクセス対象のBankA,B,C,Dのアドレスと、アクセス対象のBankA,B,C,D内の所望のRowアドレス上のColumnの開始アドレスX1,Y1などと、Readモードを指定する。ここで、各コマンドのクロック幅,バースト遅延時間のクロック幅,8-wordバーストアクセスのクロック幅を、それぞれ1クロック,6クロック,4クロックとすると、第2のコマンドを4クロック毎に発行すると、バーストアクセスが効率良く連続して行われる図11参照。Cmd-2待ち時間とバースト遅延時間は、SDRAMの仕様として予め定められている。上記の例において、Cmd-2待ち時間が3つの第1のコマンドを発行し終わる時間に等しい場合には、バーストアクセスを効率良く連続して行うために、第1のコマンドCmd-1A,Cmd-1B,Cmd-1Cを発行した後に、第2のコマンドCmd-2Aを発行する。そして、第1のコマンドCmd-1Dを発行した後に、第2のコマンドCmd-2B,Cmd-2C,Cmd-2Dを発行する。通常、第1のコマンドの発行からバーストアクセスの開始までには、12クロック程度の時間を要する。連続バーストアクセスにおいて、アクセス対象のBankアドレスとRowアドレスが同じである場合には、最初に発行された第1のコマンドを共通に使用できるので、2つ目の第2のコマンドの発行から2回目のバーストアクセスの開始までには、8クロック程度の時間を要する。SDRAMでは、8クロック以下の間隔で第1のコマンドを随時発行できるので、互いに異なるBankに対して、8ワードのバーストアクセスを連続的に行うと、隙間のない最も効率の良いアクセスが可能となる。従って、SDRAMのアクセス効率のためには、1各Bankに配置されるデータのセグメントに対して、8ワードのバーストアクセスを行う、2隣接するデータのセグメントは互いに異なるBankに配置される、3大きな量のデータに対して連続バーストアクセスを行う場合には、必要に応じて、第1のコマンドにより、アクセス対象のBankアドレスとRowアドレスの変更を行う。このように、コマンドの最適なスケジューリングに基づいて、複数のBankに連続バーストアクセスを行えば、単位時間あたりの最大アクセス量が実現される。Write動作時も同様な処理を行うことで、単位時間あたりの最大アクセス量が実現される。図12は、SDRAMの1ワード=16-bit、画像データは10-bit/画素として、バーストアクセス量が128-bitの場合の1フレームの画像データの構成例を示す図である。ここでは、セルは、水平3画素×垂直4画素である。セルには、Bankアドレス、Rowアドレス、Columnアドレスの記述も含めるのが望ましい。128-bitを10-bit/画素で表現すると、12画素セルに割り当てられる。この12画素を幾何学的にどう配置するか、幾つかの選択肢があるが、1×12、2×6、3×4、4×3、6×2、12×1最初の数字は水平方向の画素数、2つめの数字を垂直方向の画素数の計6種類の配置方法がある。図中RAはRowアドレス、CAはColumnアドレスを示している。図12では、第1段、第3段、...はBankA、B,C、Dの順に繰り返したセルが並び、Columnアドレスが変化していく。Columnアドレスが最大値に達した後は、Rowアドレスを変えてBankA、B、C、Dの順に繰り返したセルが並ぶ。第2段、第4段、...はBankE、F、G、Hの順に繰り返したセルが並び、Columnアドレスが変化し、Columnアドレスが最大値に達すると、Rowアドレスを変えて、BankE、F、G、Hの順に繰り返したセルが並び、Columnアドレスが変化し、Columnアドレスが最大値に達すると、Rowアドレスを変えてBankE、F、G、Hの順に繰り返したセルが並ぶ。図12において、網掛けの5×2の矩形領域中を、折れ線矢印で示した順序でアクセスする場合を説明する。上段のセルから下段のセルに移動した際に、同じBankであった場合は連続アクセスができない。垂直移動した際に同一Bankの連続アクセスを避け、別のBankとするためには、8個のBankを配置すればよい。このように、上段と下段でBank並びが変わるため、Rawアドレスの変化があっても、連続バーストアクセスが可能となる。つまり、8個のBankを交互に配置しているのは以下の理由による。2つ以上のBankを交互にバーストアクセスしないと、最大アクセス速度が得られない。つまり、同一Bankのアクセスの連続にはバースト間のギャップができてしまうので、最大アクセス速度を連続して実行できない。あるBankの同一Column内のアクセスでは、1024ワード16-Kbit程度の大きさなのでRowアドレスを変更する必要があるが、そのときRowアドレス変更には余分な時間が必要なため、3つ以上のBankを交互に用いる必要がある。制御のしやすさから、4つのBankを交互に用いるのが回路構成上は合理的である。セルを水平方向にいくつかアクセスし、続いて垂直方向に1セルずらして再度セルをアクセスする場合、異なるBankでなければ最大アクセス速度を実行できないので、水平方向には4個のBankを順に並べ、垂直方向には2つのBankを交互に並べた配置とする。このようにすれば、どのような矩形領域複数ブロック領域でも最大アクセス速度でSDRAMのバーストアクセスが実現できる。図13は、図12の画像データの構成を採用した場合のタイミングチャートを示す図である。図13は図12のSDRAMの5×2セルの矩形領域を折れ線矢印に沿って、Read動作、あるいはWrite動作における8個のBankの動作と2組のレジスタ群の動作を示している。図13において、SRAMアクセスとして示した部分は、画像処理装置の入出力とSDRAMアクセス用バッファレジスタ並べ替えレジスタ間のデータ転送動作が行われる。SDRAMのRead動作時は、Read動作ではSDRAMのアクセスの後SRAMアクセスとなり、ReadしたBankデータが画像処理装置のSRAMに転送される。SDRAMのWrite動作時は、SRAMアクセス後のSDRAMアクセスとなり、次にWriteすべき画像処理装置からのデータが、画像処理装置のSRAMからSDRAMアクセス用バッファレジスタに転送されている。図13に示すように、8個のセルで交互に配置することによって、5×2の矩形領域アクセスにおいても、BankC、D、A,B,C、G、H、E,F,Gの順になり、連続バーストアクセスが可能となっている。なお、図12では、1セルを3画素×4ラインとして構成しているが、6画素×2ラインなど、1バーストアクセスで12画素であればよい。さらには、カラー画像を考えると、4:2:2色差フォーマットの場合だけでも、12画素を全て輝度画素、あるいは色差画素とする方法が考えられる。この場合、輝度信号と色差信号で異なるBankを用いてもいいし、輝度と色差で異なるRowアドレスを設定してもよい。また、12画素を、6画素分を輝度に、残り6画素分を色差に割り当ててもよい。本実施形態では、1画素を10-bitで処理した場合を説明したが、1画素を12-bitで処理する場合、データ幅12-bitとSDRAM高速バーストアクセスの単位となる128-bitとの対応は、128-bit中、12-bitが10個として扱う。この場合、128-bit=12-bit×108-bitとし、余剰bitの8-bitは使用せず削除する。この場合の画像メモリでの配置は、1×10、2×5、5×2、10×1となり、これらから適切なものを選択する。2チップ構成のSDRAMを並列使用した場合、バーストアクセスの単位が256-bitとなる。このとき、256-bitを12-bit×214-bitとする方法と、12-bit×2016-bitとする方法が考えられる。21画素に割り当てた場合、画像メモリでの配置を1×21、3×7、7×3、21×1の4種類の配置が考えられ、20画素に割り当てた場合、画像メモリでの配置を1×20、2×10、4×5、5×4、10×2、20×1が考えられる。以上のように、メモリにアクセスする際のビット幅と画像処理装置にアクセスする際のビット幅が異なる場合であっても、本実施形態では対応が可能である。図14では、必ずしも水平方向の隣接領域へのアクセス、あるいは垂直方向の上限隣接領域への連続アクセスとはしなくても、ジグザグにアクセスしても、連続バーストアクセスの効率が実現されることを示している。以上、本発明の実施の形態について説明したが、上記画像処理装置によれば、より具体的な応用分野として、動画像符号化国際標準であるITU-TRecommendationH.264の、特に高品質映像を目的にしたHigh4:2:2Profile規格、High10Profile規格などに準拠したエンコーダやデコーダを低価格に構成することが可能になる。動画像のエンコーダやデコーダの実装にはSDRAMの接続が不可欠と言える。近年、SDRAMはDDR、DDR2、そしてDDR3へと進化して、現在主流のDDR3SDRAMの記憶容量は1-Gbit~2-Gbit程度になり、これはハイビジョン画像を30~60フレーム分記憶できる容量である。H.264のエンコーダあるいはデコーダの構成には通常4~6フレーム程度の記憶容量で実現可能であり、記憶容量としては近年のSDRAMは十分過ぎる容量がある。他方、SDRAMアクセスについては、必ずしも十分ではなく、そのため、記憶容量からはSDRAMが1個あれば十分だが、アクセス量を確保するため、2個~4個のSDRAMを用いている。各画素データを従来の8-bitから10-bitに拡張することにより、より高品質な画像が得られるが、SDRAMを考えると、そのアクセス効率を高める工夫が不可欠である。そして同時に、SDRAMの動作速度は500MHz以上のクロック周波数となり、画像信号処理自体も並列処理化となってきている。本発明はこうした状況に適したエンコーダとデコーダの実現と共に、画像のさまざまな信号処理応用医療画像、フレーム周波数変換、画像認識装置などにおいても効果を発揮する。また、高品質画像の長期的保存には、HDDハードディスクドライブも重要な記憶装置である。これも従来の2のべき乗数値単位の構成となっており、近年その記憶容量もアクセス速度も向上しているが、10-bitビデオや20-bitディオなどのような高品質AVAudiovisual応用には、本発明の効果が生かされる。HDDと同様にDVDDigitalVersatileDiskやBDBlu-rayDiskなども2のべき乗数値のデータ構成のため、高品質信号処理装置の実現には本発明が生かされる。HDDやDVD、BDなどの蓄積メディアのセクターサイズは前述のSDRAMのバーストサイズに比較して大きいので2048バイト程度、SDRAMと同様に128-bit16バイト毎や256-bit32バイト毎に8-bit単位バイトのデータ構成から10-bit単位や12-bit単位のデータ構成に変換してもよい。"