シリアルデータを遅延させて、位相の異なる複数のシリアルデータである多相シリアルデータを生成する多相シリアルデータ生成部と、当該多相シリアルデータ生成部により生成された多相シリアルデータを、位相の異なる複数のクロックである多相クロックでサンプリングして、オーバーサンプリングデータを生成するオーバーサンプリング部と、前記オーバーサンプリングデータの位相差を検出するオーバーサンプリング位相検出部と、当該オーバーサンプリング位相検出部により検出された位相差が所望の値となるように、前記多相シリアルデータ生成部の遅延時間を調整する遅延時間調整部と、を有するオーバーサンプリング回路。請求項1に記載されたオーバーサンプリング回路において、前記多相シリアルデータ生成部は、データ遅延量をアナログ電圧で変化させるデータ遅延素子を備え、前記遅延時間調整部は、前記位相差をアナログ電圧に変換する手段を備えるとともに、当該アナログ電圧により、前記データ遅延素子の遅延時間を調整するオーバーサンプリング回路。請求項1に記載されたオーバーサンプリング回路において、前記多相シリアルデータ生成部は、前記オーバーサンプリング部でサンプリングされる数以上の多相シリアルデータを発生するデータ遅延ラインと、当該データ遅延ラインから出力される多相シリアルデータを選択する多相シリアルデータ選択部とを備え、前記遅延時間調整部は、前記多相シリアルデータ選択部に所望の位相を有する多相シリアルデータを選択させる選択信号を生成するオーバーサンプリング回路。請求項1~3のいずれかに記載されたオーバーサンプリング回路を備えた通信装置。本発明は、このような問題を解決するためになされたものであり、その目的は、多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減することである。本発明のオーバーサンプリング回路は、シリアルデータを遅延させて、位相の異なる複数のシリアルデータである多相シリアルデータを生成する多相シリアルデータ生成部と、当該多相シリアルデータ生成部により生成された多相シリアルデータを、位相の異なる複数のクロックである多相クロックでサンプリングして、オーバーサンプリングデータを生成するオーバーサンプリング部と、前記オーバーサンプリングデータの位相差を検出するオーバーサンプリング位相検出部と、当該オーバーサンプリング位相検出部により検出された位相差が所望の値となるように、前記多相シリアルデータ生成部の遅延時間を調整する遅延時間調整部とを有するオーバーサンプリング回路である。本発明によれば、多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減することができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]オーバーサンプリング回路のブロック図図1は、本発明の第1の実施形態のオーバーサンプリング回路のブロック図である。本実施形態のオーバーサンプリング回路は、信号選択部100、キャリブレーションデータ発生部101、データ遅延部102、オーバーサンプリング部103、並列化部104、オーバーサンプリング位相検出部105、及びデジタルアナログ変換部DAC106を備えている。信号選択部100は通常動作時にはシリアルデータSDATAをデータ遅延部102に送出し、キャリブレーション時にはキャリブレーションデータ発生部101で発生されたキャリブレーションデータをデータ遅延部102に送出する。データ遅延部102は複数のデータ遅延素子107を直列に接続して構成したものであり、入力されたデータを通すデータ遅延素子107の数に応じて、入力されたデータを複数の異なる時間遅延させ、位相の異なる複数のシリアルデータである多相シリアルデータここでは、4位相のシリアルデータsdata0~sdata3を生成する。後に詳述するように、データ遅延素子107は、オーバーサンプリング位相検出部105で生成された遅延量制御デジタル信号ddcntをデジタルアナログ変換部DAC106でアナログ化した遅延量発生信号dcntの電圧に応じた通過時間を与えることができる。このデータ遅延素子107は周知なので詳細についての説明は省略する。オーバーサンプリング部103は複数のFFフリップフロップ108を備え、入力された多相シリアルデータsdata0~3を多相クロックここでは4位相のクロックck0~ck3の立ち上がり又は立下りのタイミングでオーバーサンプリングする。オーバーサンプリング部103の出力であるオーバーサンプリングデータsd150はオーバーサンプリングクロック多相クロックの位相差を持つ。並列化部104は、入力されたシリアル形式のオーバーサンプリングデータをパラレル形式に変換して出力する。このとき、バス幅を変えずにタイミングだけを調整して出力することもできるし、並列化部104の直前または直後にバス幅を広げてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部104から出力されるOVSDATA150がシンボルデータ復元部図示せずに入力されデータが復元される。オーバーサンプリング位相検出部105は、キャリブレーション動作を行うとき、オーバーサンプリング部103で生成されたオーバーサンプリングデータの位相に基づいて、遅延量制御デジタル信号ddcntを生成する。この遅延量制御デジタル信号ddcntは、デジタルアナログ変換部106によりアナログの遅延量発生信号dcntに変換され、データ遅延部102に送られる。オーバーサンプリング回路の動作《データ及びクロックの具体例》本実施形態のオーバーサンプリング回路の動作を説明する前に、データ及びクロックの具体例について説明する。ここでは、データレート5Gbps、1UIUnitIntervalが200psのシリアルデータを25ps間隔でオーバーサンプリングする40GHz相当でオーバーサンプリング場合を例にする。1UI=200psである5Gbpsのシリアルデータを25ps間隔でサンプリングするためには、5GHzのオーバーサンプリングクロックが8位相必要となる200ps÷25ps=8。本実施形態ではデータ遅延部102で5GHz、4位相分に相当する多相シリアルデータsdata0~sdata3を生成し、5GHz、2位相に相当するオーバーサンプリングクロックck0~ck3でオーバーサンプリングを行うことで、40GHz相当のオーバーサンプリングを実現している。勿論多相シリアルデータの位相数とオーバーサンプリングクロックの選択はこの限りではなく自由に選択できる。また、本実施形態では5GHz、2位相に相当するオーバーサンプリングクロックとして、2.5GHz、4位相のクロックを使用しているが、このオーバーサンプリングクロックの選択もこの限りではなく自由に選択できる。《データ遅延部の動作》シリアルデータSDATAはデータ遅延部102に入力され、1段のデータ遅延素子107あたり、オーバーサンプリング間隔25psとオーバーサンプリングクロックの位相差100psを加算した125psの遅延を発生させる。即ちsdatanとsdatan1のデータ遅延時間の差が125psとなる。一般にはオーバーサンプリング間隔をTovs、オーバーサンプリングクロックの位相差をTsmpとすると、sdatan1sdatanTovsNTsmpただし、n123、Nは整数となる。本実施形態ではN1を例にしているが、Nはこの限りではなく自由に選択できる。《データ遅延素子の遅延量の調整》データ遅延素子107の遅延量は、オーバーサンプリング位相検出部105で生成される遅延量制御デジタル信号ddcntにより設定される。以下、遅延量制御デジタル信号ddcntを決定するキャリブレーション動作について説明する。前述のように、キャリブレーション時には信号選択部100はキャリブレーションデータ発生部101で生成されるキャリブレーションデータをデータ遅延部102に入力する。このデータパターンはデータエッジデータの立ち上がり又は立ち下りエッジが均一に発生するつまりランダムジッタが大きいという特徴を持つパターンである。入力されたキャリブレーションデータのデータパターンはデータ遅延部102により多相のデータパターンとされ、オーバーサンプリング部103に入力され、オーバーサンプリングされる。これにより、キャリブレーションデータに対応するオーバーサンプリングデータが生成される。オーバーサンプリング位相検出部105は、オーバーサンプリングデータの位相差を検出する。この位相差は、多相シリアルデータの位相差と多相クロックの位相差を合わせたものとなる。前述の通り、キャリブレーションデータ発生部101で発生したデータはデータエッジが均一に現れるようなパターンなので、各々のサンプリングデータのエッジ数をカウントすることで、オーバーサンプリングデータの位相差を検出推定することができる。この位相差検出方法は公知技術特開2008-66879号公報第2の実施形態なので詳細な説明を省略する。オーバーサンプリング位相検出部105では、検出したオーバーサンプリングデータの位相差が所望の値となるように遅延量制御デジタル信号ddcntを設定する。これにより、多相シリアルデータの位相差と多相クロックの位相差のずれを合わせて検出して、多相シリアルデータで調整することになる。所望の位相差が得られると、キャリブレーション動作が完了し、キャリブレーションにかかわる回路キャリブレーションデータ発生部101、オーバーサンプリング位相検出部105の動作が停止し、待機状態となる。このように、本実施形態のオーバーサンプリング回路によれば、多相シリアルデータの位相差と多相クロックの位相差のずれを合わせて検出して、多相シリアルデータで調整するので、位相差のずれが多相シリアルデータ生成部、多相クロック生成部のどちらで発生しているかにかかわらず補正することができ、かつ多相シリアルデータ生成部、多相クロック生成部の双方で遅延量制御を行うオーバーサンプリング回路よりも、遅延量の調整動作に伴う消費電力を低減することができる。また、アナログの遅延量制御回路を削減することで、その消費電流を抑制することができる。即ち、一般に、データ遅延素子の遅延量を制御するためには遅延量制御回路が必要となる。遅延量制御回路では同一の特性をもつダミー遅延発生部を用いて基準となる位相差を発生させ、その位相差を位相比較器で検出し、所望の値になるように遅延量発生電圧の制御を行う。しかし、この制御方式では遅延ラインが複数必要になってしまうこと、及び位相比較器が必要になることにより、消費電流が増大する。これに対し、本実施形態では、アナログの遅延量発生信号dcntは、オーバーサンプリング位相検出部105で生成された遅延量制御デジタル信号ddcntをデジタルアナログ変換部106でアナログ化したものである。このように、遅延量発生信号dcntをデジタルアナログ変換部で発生させることで、従来必要であったアナログの遅延量制御回路を削減し、その消費電流を抑制することができる。《オーバーサンプリング動作》図2は、本実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。このタイミングチャートは、前述したデータレート5Gbps、1UIが200psのシリアルデータを25ps間隔でオーバーサンプリングする場合の動作である。シリアルデータSDATAはデータ遅延部102に入力され、125psの遅延時間を有するデータ遅延素子107を1乃至4つ通過することで、125ps間隔の4つの多相シリアルデータsdata30が生成される。オーバーサンプリングクロックck0123は各々2.5GHzで各クロックの位相差は100psである。説明の都合上、SDATAの1UIを8等分し、前からa0~a7とすると、sdata3をck3でサンプリングしたsd3がa0に、sdata2をck2でサンプリングしたsd2がa1に、sdata1をck1でサンプリングしたsd1がa2に、sdata0をck0でサンプリングしたsd0がa3になる。同様にa4~a7もsdata0123とck0123の組み合わせでサンプリングすることができる。[第2の実施形態]オーバーサンプリング回路のブロック図図3は、本発明の第2の実施形態のオーバーサンプリング回路のブロック図である。この図において、図1第1の実施形態と同一の部分又は対応する部分には図1と同じ参照符号が付されている。本実施形態のオーバーサンプリング回路では、第1の実施形態のオーバーサンプリング回路におけるデータ遅延部102に代えて、データ遅延部109及び多相シリアルデータ選択部110を設けた。また、オーバーサンプリング位相検出部105が多相シリアルデータ選択信号dselを生成し、多相シリアルデータ選択部110の選択動作を制御するように構成した。データ遅延部109は複数のデータ遅延ライン111を並列に接続して構成したものであり、入力されたシリアルデータSDATAをそれぞれ異なる時間遅延させた、位相の異なる複数のシリアルデータである多相シリアルデータs1、s2、、sNを生成する。このとき各々のデータ遅延ライン111の遅延量を僅かに異なるように設定し、データ遅延素子112の遅延特性がばらついても所望の遅延量を実現できるだけの数のデータ遅延ライン111を備える。データ遅延ライン111はデータ遅延素子112を複数段直列に接続したものである。このデータ遅延素子112は各々固定の遅延量を発生させ、遅延量の異なるデータ遅延素子112を複数組み合わせることでデータ遅延ライン111に所望の遅延量を実現する。このデータ遅延素子112は周知なので詳細な説明は省略する。多相シリアルデータ選択部110ではデータ遅延部109で遅延された多相シリアルデータs1、s2、、sNから多相シリアルデータ選択信号dselに応じて、4つの多相シリアルデータsdata0~sdata3を選択し、オーバーサンプリング部103へ出力する。オーバーサンプリング部103のオーバーサンプリングの構成及び動作、及びその出力を処理する並列化部104の構成及び動作は、第1の実施形態におけるオーバーサンプリング部103及び並列化部104と同じである。オーバーサンプリング位相検出部105は、キャリブレーション動作を行うとき、オーバーサンプリング部103で生成されたオーバーサンプリングデータの位相に基づいて、多相シリアルデータ選択信号dselを生成し、多相シリアルデータ選択部110に出力する。オーバーサンプリング回路の動作データ及びクロックの具体例を第1の実施形態と同じものとして説明する。《データ遅延部及び多相シリアルデータ選択部の動作》シリアルデータSDATAはデータ遅延部109に入力され、様々な遅延量を持った多相シリアルデータs1、s2、、sNが生成される。生成された多相シリアルデータの中から、オーバーサンプリング間隔25psとオーバーサンプリングクロックの位相差100psを加算した125psの遅延となるような多相シリアルデータが多相シリアルデータ選択部110で選択され、出力される。即ちsdatanとsdatan1のデータ遅延時間の差が125psとなるような多相シリアルデータが多相シリアルデータ選択部110で選択される。一般にはオーバーサンプリング間隔をTovs、オーバーサンプリングクロックの位相差をTsmpとすると、sdatan1sdatanTovsNTsmpただし、n123、Nは整数となる。本実施形態ではN1を例にしているが、Nはこの限りではなく自由に選択できる。《多相シリアルデータ選択信号dselの生成》多相シリアルデータ選択信号dselを生成するキャリブレーション動作について説明する。キャリブレーション時には信号選択部100はキャリブレーションデータ発生部101で生成されるキャリブレーションデータをデータ遅延部109に入力する。このデータパターンはデータエッジデータの立ち上がり又は立ち下がりエッジが均一に発生する特徴のあるパターンである。キャリブレーションデータはデータ遅延部109に入力され、N個の多相シリアルデータs1、s2、、sNとなる。多相シリアルデータ選択部110では予め設定されたシリアルデータが選択され、オーバーサンプリング部103に入力されてオーバーサンプリングされ、キャリブレーションデータに対応するオーバーサンプリングデータが生成される。このオーバーサンプリングデータはオーバーサンプリング位相検出部105に入力され、第1の実施形態と同じ公知技術を用いてオーバーサンプリングデータの位相差が検出される。そして、オーバーサンプリング位相検出部105では、検出した位相差が所望の値となるように多相シリアルデータ選択信号dselを設定する。所望の位相差が得られると、キャリブレーション動作が完了し、キャリブレーションにかかわる回路キャリブレーションデータ発生部101、オーバーサンプリング位相検出部105の動作が停止し、待機状態となる。またデータ遅延部109を構成するデータ遅延ライン111のうち、多相シリアルデータ選択部110で選択されなかった多相シリアルデータを生成している遅延ラインの動作を停止して待機状態とする。このように、本実施形態では、オーバーサンプリング部103でサンプリングする多相シリアルデータの数以上の数のデータ遅延ライン111をデータ遅延部109に設けることで、所望の遅延量を含む複数の多相シリアルデータを発生させている。そして、その複数の多相シリアルデータの中から適切な位相の多相シリアルデータを選択するための多相シリアルデータ選択信号dselをキャリブレーションにより生成することで、オーバーサンプリング部103に供給する所望の多相シリアルデータを得ることができる。つまり、複数の多相シリアルデータから適切なものを選択することで、従来必要であった遅延量制御回路を削減し、その消費電流を抑制することができる。《オーバーサンプリング動作》図4は、本実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。このタイミングチャートは、第1の実施形態と同様に、データレート5Gbps、1UIが200psのシリアルデータを25ps間隔でオーバーサンプリングする場合の動作である。シリアルデータSDATAはデータ遅延部109に入力され、データ遅延ライン111を通過することで、様々な通過遅延を与えられた多相シリアルデータs1~sNが生成される。生成された多相シリアルデータは多相シリアルデータ選択部110で所望の位相差125psであるものが選択され、125ps間隔の多相シリアルデータsdata30が生成される。即ち、例えばSDATAを遅延させた多相シリアルデータs1~s4からsdata0に一番近いs3が多相シリアルデータ選択部110でsdata0として選択され出力される。sdata1、sdata2、sdata3についても同様に理想値に最も近いものが選択されて出力される。オーバーサンプリング部103の動作タイミングチャートは第1の実施形態のオーバーサンプリング部の動作タイミングチャート図2と同じなので、説明を省略する。