ベース基板と、前記ベース基板に画素領域を画成したゲートラインとデータラインと、を備え、各前記画素領域内に、薄膜トランジスタと、多次元空間複合電界を形成する共通電極と電極ストリップ構造の画素電極とが形成された薄膜トランジスタ液晶ディスプレーのアレイ基板であって、前記共通電極は、前記ゲートライン、前記データラインおよび前記薄膜トランジスタを覆う第2絶縁層上に形成され、前記画素電極は、前記共通電極を覆う第3絶縁層上に形成されることを特徴とする薄膜トランジスタ液晶ディスプレーのアレイ基板。各前記画素電極は、縁部が重なり合うように前記データラインの上方に形成されることを特徴とする請求項1に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。前記薄膜トランジスタは、ゲート電極、ソース電極およびドレイン電極を備え、前記ゲート電極は前記ゲートラインに接続され、前記ソース電極は前記データラインに接続され、前記ドレイン電極は第2絶縁層上と第3絶縁層上に開設された第4ビアーホールを介して前記画素電極に接続されることを特徴とする請求項1に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。前記共通電極に、前記第4ビアーホールのある領域を含む第3ビアーホールが形成されることを特徴とする請求項3に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。前記第2絶縁層に、ゲートラインボンディング領域に位置する第1ビアーホールと、データボンディング領域に位置する第2ビアーホールとが開設されるとともに、前記第1ビアーホールを介して前記ゲートラインに接続されるゲート接続電極と、前記第2ビアーホールを介して前記データラインに接続されるデータ接続電極とが形成され、前記共通電極、前記ゲート接続電極および前記データ接続電極が同層に設けられることを特徴とする請求項1に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。ステップ1、ベース基板上にゲートラインおよびゲート電極が形成され、ステップ2、前記ステップ1が完了したベース基板上に、データライン、薄膜トランジスタの活性層、ソース電極およびドレイン電極が形成され、ステップ3、前記ステップ2が完了したベース基板上に、ゲートラインボンディング領域に位置する第1ビアーホールと、データラインボンディング領域に位置する第2ビアーホールとを備える第2絶縁層が形成され、ステップ4、前記ステップ3が完了した基板上に、共通電極、ゲート接続電極およびデータ接続電極が形成され、ドレイン電極のある位置の前記共通電極に第3ビアーホールが開設され、前記ゲート接続電極は第1ビアーホールを介して前記ゲートラインに接続され、前記データ接続電極は第2ビアーホールを介して前記データラインに接続され、ステップ5、前記ステップ4が完了した基板上に、第3絶縁層が形成され、かつ第3絶縁層においてドレイン電極のある位置に、前記ドレイン電極の表面を露出する第4ビアーホールが形成され、前記第4ビアーホールが第3ビアーホール内に位置され、ステップ6、前記ステップ5が完了した基板上に、前記第4ビアーホールを介して前記ドレイン電極に接続される画素電極が形成される、を含むことを特徴とする薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。前記画素電極は、縁部が重なり合うように前記データラインの上方に形成されることを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。前記ステップ2は、上記ステップが完了した基板上に、第1絶縁層、半導体薄膜、ドープ半導体薄膜およびソースドレイン金属薄膜が順に形成され、前記ソースドレイン金属薄膜上に、1層のフォトレジストが塗布され、ハーフトーンマスク又はグレートーンマスクによって、フォトレジストに対して露光現像して、フォトレジスト完全保留領域、フォトレジスト完全除去領域およびフォトレジスト一部保留領域が形成され、フォトレジスト完全保留領域はデータライン、ソース電極およびドレイン電極のパターンのある領域に対応し、フォトレジスト一部保留領域はソース電極とドレイン電極との間のTFTチャネル領域のパターンのある領域に対応し、フォトレジスト完全除去領域は上記パターン以外の領域に対応し、第1回目エッチング工程によって、フォトレジスト完全除去領域におけるソースドレイン金属薄膜、ドープ半導体薄膜および半導体薄膜がエッチングされることで、活性層とデータラインが形成され、アッシング工程によって、フォトレジスト一部保留領域のフォトレジストが除去されることで、該領域におけるソースドレイン金属薄膜が露出され、第2回目エッチング工程によって、フォトレジスト一部保留領域におけるソースドレイン金属薄膜およびドープ半導体薄膜が完全にエッチングされるとともに、半導体薄膜の厚みの一部がエッチングされることで、ソース電極、ドレイン電極およびTFTチャネル領域のパターンが形成され、残りのフォトレジストが剥離される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。前記ステップ3は、上記ステップが完了した基板上に、第2絶縁層が形成され、パターニング工程によって第2絶縁層に第1ビアーホールと第2ビアーホールが形成され、第1ビアーホールはゲートボンディング領域に位置され、第1ビアーホール内の第1絶縁層と第2絶縁層がエッチングされて、ゲートラインの表面が露出され、第2ビアーホールはデータラインボンディング領域に位置され、第2ビアーホール内の第2絶縁層がエッチングされて、データラインの表面が露出される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。前記ステップ4は、上記ステップが完了した基板上に、第1透明導電薄膜が形成され、該第1透明導電薄膜に対してパターニングを行うことで、共通電極、ゲート接続電極およびデータ接続電極が形成されるとともに、ドレイン電極のある位置の共通電極に第3ビアーホールが形成される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。前記ステップ5は、上記ステップが完了した基板上に、第3絶縁層が形成され、パターニング工程によって該第3絶縁層における第4ビアーホールが形成され、第4ビアーホール内の第3絶縁層および第2絶縁層がエッチングされることで、ドレイン電極の表面が露出される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。前記ステップ6は、上記ステップが完了した基板上に、第2透明導電薄膜が形成され、パターニング工程によって、画素領域内に画素電極が形成されるように該第2透明導電薄膜に対してパターニングを行い、画素電極は、平行かつ順に配列される複数の電極ストリップを備えるとともに、第4ビアーホールを介してドレイン電極に接続され、各電極ストリップは端部の接続ストリップによって互いに接続される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。本発明の実施例は、ベース基板と、ベース基板上に画素領域を画成したゲートラインとデータラインと、を備え、各前記画素領域内に、薄膜トランジスタと、多次元空間複合電界を形成する共通電極と電極ストリップ構造の画素電極とが形成されるTFT-LCDアレイ基板であって、前記共通電極は、前記ゲートライン、データラインおよび薄膜トランジスタを覆う第2絶縁層上に形成され、前記画素電極は、前記共通電極を覆う第3絶縁層上に形成されることを特徴とするTFT-LCDアレイ基板を提供する。本発明の他の実施例は、薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法であって、ステップ1、ベース基板上にゲートラインおよびゲート電極が形成され、ステップ2、前記ステップ1が完了したベース基板上に、データライン、薄膜トランジスタの活性層、ソース電極およびドレイン電極が形成され、ステップ3、前記ステップ2が完了したベース基板上に、ゲートラインボンディング領域に位置する第1ビアーホールと、データラインボンディング領域に位置する第2ビアーホールとを備える第2絶縁層が形成され、ステップ4、前記ステップ3が完了したベース基板上に、共通電極、ゲート接続電極およびデータ接続電極が形成され、ドレイン電極のある位置の共通電極に第3ビアーホールが開設され、前記ゲート接続電極が第1ビアーホールを介してゲートラインに接続され、前記データ接続電極は第2ビアーホールを介してデータラインに接続され、ステップ5、前記ステップ4が完了したベース基板上に、第3絶縁層が形成され、かつドレイン電極のある位置に、ドレイン電極の表面を露出させる第4ビアーホールが形成され、前記第4ビアーホールが第3ビアーホール内に位置され、ステップ6、前記ステップ5が完了したベース基板上に、第4ビアーホールを介してドレイン電極に接続される画素電極が形成される。以下、図面および実施例によって本発明の技術案を更に詳しく説明する。図面における各薄膜の厚み、大きさ、または形状は、TFT-LCDアレイ基板の実際の比例ではなく、本発明の内容を説明するためのものに過ぎない。図1は本発明の実施例に係るTFT-LCDアレイ基板の平面図であり、1つの画素ユニット構造を示す。図2は図1におけるA1-A1矢視の断面図である。図3は図1におけるB1-B1矢視の断面図である。図1~図3に示すように、本発明の実施形態に係るTFT-LCDアレイ基板は、主に、ベース基板1上に形成されたゲートライン11、データライン12、画素電極13、共通電極14および薄膜トランジスタとを備える。画素領域はゲートライン11とデータライン12とによって定義され、各画素電極内に画素電極13、共通電極14および薄膜トランジスタが形成されている。ゲートライン11は薄膜トランジスタにオンオフ信号を発信するものであり、データライン12は画素電極13にデータ信号を発信するものである。画素電極13は、順に配列された複数の電極ストラップを備え、かつ共通電極14と一緒に多次元空間複合電界を形成する。共通電極14は、データライン12を覆う第2絶縁層8上に形成され、画素電極13は、共通電極14を覆う第3絶縁層9上に形成される。前記画素電極13は縁部が重なり合うようにデータラインの上方に形成され図2と図3に示す、画素電極13とデータ電極12との間の領域が表示領域の一部になり、開口率が効果的に向上される。具体的には、本発明の実施例に係るTFT-LCDアレイ基板は、ベース基板1上に形成されたゲートライン11とゲート電極2とを備え、ゲート電極2はゲートライン11に接続される。第1絶縁層3は、ゲートライン11とゲート電極2上に形成されるとともに、ベース基板1の全体を覆う。各画素ユニットにおける薄膜トランジスタの活性層半導体層4とドープ半導体層5を含むは、第1絶縁層3上に形成されるとともに、ゲート電極2の上方に位置される。ソース電極6とドレイン電極7は、活性層上に形成され、ソース電極6は、一端がゲート電極2の上方に位置され、他端がデータライン12に接続される。ドレイン電極7は、一端がゲート電極2の上方に位置され、他端が画素電極13に接続される。ソース電極6とドレイン電極7との間にTFTチャネル領域が形成され、TFTチャネル領域におけるドープ半導体層5は完全にエッチングされ、かつ半導体層4の厚みの一部もエッチングされることによって、TFTチャネル領域における半導体層4が露出される。図12、13に示すように、第2半導体層8が上記構造上に形成され、該第2絶縁層において、ゲートラインボンディング領域に第1ビアーホールが開設され、データラインボンディング領域に第2ビアーホールが開設された。ゲートラインボンディング領域およびデータラインボンディング領域は、一般的にアレイ基板の周辺領域に位置され、ゲートラインとデータラインとをそれぞれ駆動チップに接続するものである。共通電極14、ゲート接続電極およびデータ接続電極は、第2絶縁層8上に形成され、ドレイン電極7のある領域に位置する共通電極14上に、第3ビアーホール23が開設され、ゲートラインボンディング領域に形成されたゲート接続電極は、第1ビアーホールを介してゲートライン11に接続され、データボンディング領域に形成されたデータ接続電極は、第2ビアーホールを介してデータライン12に接続される。第3絶縁層9は上記構造上に形成され、ドレイン電極7のある位置に、ドレイン電極7の表面を露出する第4ビアーホール24が開設された。第4ビアーホール24の面積は第3ビアーホール23の面積より小さい。即ち、第3ビアーホール23のある領域は第4ビアーホール24のある領域を含む。各画素ユニットにおいて、平行しながら順に配列された複数の電極ストリップ構成の画素電極13は、第3絶縁層9上に形成され、それらの電極ストリップは互いに接続される一方、第4ビアーホール24を介してドレイン電極7に接続される。図4~図21は本発明の実施例に係るTFT-LCDアレイ基板の製造工程の概略図であり、本発明の実施例の技術案を更に説明する。以下では、パターニング工程は、フォトレジストの塗布、マスキング、フォトレジストの露光と現像、フォトレジストのパターンによるエッチング、およびフォトレジストの剥離などの工程を備え、フォトレジストとして、ポジティブフォトレジストを例とする。図4は、本発明に係るTFT-LCDアレイ基板の第1回目パターニング工程後の平面図であり、1つの画素ユニットの構造を示す。図5は図4におけるA2-A2矢視の断面図である。図4と図5に示すように、マグネトロンスパッタリング法又は蒸着法によって、ベース基板1例えば、ガラス基板や石英基板に1層のゲート金属薄膜が堆積され、続いて、通常のマスクを利用して、ゲートライン11と、該ゲートライン11に接続するゲート電極12とを備えるパターンが形成されるように、該ゲート金属薄膜に対してパターニングを行う。図6は、本発明に係るTFT-LCDアレイ基板の第2回目パターニング工程後の平面図であり、1つの画素ユニットの構造を示す。図7は図6におけるA3-A3矢視の断面図である。図8は図6におけるB3-B3矢視の断面図である。図6~図8に示すように、図4に示すパターニングが完了した基板上に、スピンコート法などによって1層の第1絶縁層が塗布され、続いてプラズマ強化化学気相蒸着法PECVDと略称するによって、半導体薄膜とドープ半導体薄膜が連続に堆積され、続いてマグネトロンスパッタリング法又は蒸着法によって1層のソースドレイン金属薄膜が堆積される。そして、ハーフトーンマスク又はグレートーンマスクを利用し、パターニング工程によって、上記層に対してパターニングを行うことで、データライン12と薄膜トランジスタの活性層、ソース電極6、ドレイン電極7とを備えるパターンが形成される。各TFTにおいて、活性層半導体層4とドープ半導体層5とを備える積層は第1絶縁層3上に形成されるとともに、ゲート電極2の上方に位置され、ソース電極6およびドレイン電極7は活性層上に形成される。ソース電極6は、一端がゲート電極2の上方に位置され、他端がデータライン12に接続され、ドレイン電極7は、一端がゲート電極2の上方に位置され、ソース電極6と対向して設置される。ソース電極6とドレイン電極7との間にチャネル領域が形成され、チャネル領域におけるドープ半導体層5は完全にエッチングされ、半導体層4の厚みの一部もエッチングされることで、該チャネル領域における半導体層4が露出される。本パターニング工程は、複数のステップのエッチングによるパターニング工程であり、通常の4回パターニング工程によるデータライン、活性層、ソース電極、ドレイン電極およびチャネル領域のパターンを形成する工程と同じである。以下は具体的な工程に関して説明する。ソースドレイン金属薄膜上に1層のフォトレジストが塗布され、ハーフトーンマスク又はグレートーンマスクを利用して、該フォトレジストに対して露光現像して、完全露光領域フォトレジストが完全に除去される領域、未露光領域フォトレジストが完全に保留される領域および一部露光領域フォトレジストの一部が保留される領域が形成される。その中で、未露光領域は、データライン、ソース電極およびドレイン電極のある領域に対応し、一部露光領域は、TFTチャネル領域パターンのある領域に対応し、完全露光領域は、上記パターン以外の領域に対応する。第1回目エッチング工程によって、完全露光領域におけるソースドレイン金属薄膜、ドープ半導体薄膜および半導体薄膜が完全にエッチングされることで、活性層とデータラインとを備えるパターンが形成される。アッシング工程によって、一部露光領域におけるフォトレジストが除去されることで、該領域におけるソースドレイン金属薄膜が露出されるとともに、未露光領域におけるフォトレジストの厚みが薄くなる。また、第2回目エッチング工程によって、一部露光領域のソースドレイン金属薄膜およびドープ半導体薄膜が完全にエッチングされるとともに、半導体薄膜の厚みの一部がエッチングされることで、該領域における半導体薄膜が露出され、薄膜トランジスタのソース電極、ドレイン電極およびチャネル領域を備えるパターンが形成される。最後に、残りのフォトレジストが剥離され、本発明の第2回目パターニング工程が完了する。活性層およびデータラインは同じパターニング工程で形成されるので、データラインの下方には半導体薄膜およびドープ半導体層薄膜が保留される。図9は本発明に係るTFT-LCDアレイ基板の第3回目パターニング工程後の平面図であり、1つの画素ユニットの構造を示す。図10は図9におけるA4-A4矢視の断面図であり、図11は図9におけるB4-B4矢視の断面図であり、図12は図9におけるゲートラインボンディング領域の断面図であり、図13は図9におけるデータラインボンディング領域の断面図である。図9~13に示すように、図6に示すパターニングが完了した基板上に、スピンコート法などによって1層の第2絶縁層8が塗布され、続いて通常のマスクを利用し、パターニング工程によって、第1ビアーホール21と第2ビアーホール22とを備えるパターンが形成されるように、該第2絶縁層8に対してパターニング工程を行う。第1ビアーホール21はゲートラインボンディング領域に位置され、第1ビアーホール内における第1絶縁層3と第2絶縁層8はエッチングによって除去され、ゲートライン11の表面が露出される。第2ビアーホール22はデータラインボンディング領域に位置され、第2ビアーホール内における第2絶縁層8がエッチングによって除去され、データライン12の表面が露出される。図14は本発明に係るTFT-LCDアレイ基板の第4回目パターニング工程後の平面図であり、1つの画素ユニットの構造を示す。図15は図14におけるA5-A5矢視の断面図であり、図16は図14におけるB5-B5矢視の断面図であり、図17は図14におけるゲートラインボンディング領域の断面図であり、図18は図14におけるデータラインボンディング領域の断面図である。図14~図18に示すように、図9に示すパターニングが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって1層の第1透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニングによって、該透明導電薄膜を共通電極14、ゲート接続電極15およびデータ接続電極16を備えるパターンに形成する。共通電極14が画素領域の全体を覆うが、ドレイン電極7のある領域に第2絶縁層8を露出する第3ビアーホール23が形成された。ゲート接続電極15は、ゲートラインボンディング領域に形成されるとともに、第1ビアーホール21を覆い、ゲートライン11に接続される。データ接続電極16は、データラインボンディング領域に形成されるとともに、第2ビアーホール22を覆い、データライン12に接続される。図19は本発明に係るTFT-LCDアレイ基板の第5回目パターニング工程後の平面図であり、図20は図19におけるA6-A6矢視の断面図であり、図21は図19におけるB6-B6矢視の断面図である。図19~図21に示すように、図14に示すパターニングが完了した基板上に、スピンコート法などによって1層の第3絶縁層9が塗布され、続いて通常のマスクを利用し、パターニングによって、第4ビアーホール24を備えるバターンが形成されるように、該第3絶縁層9に対してパターニングを行う。第4ビアーホール24は、ドレイン電極7のある位置に形成され、かつ共通電極14に開設された第3ビアーホール23内に形成される。第4ビアーホール24内における第3絶縁層9と第2絶縁層8はエッチングによって除去され、ドレイン電極7の表面が露出される。最後に、図19に示すパターニングが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって1層の第2透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニングによって、該第2透明導電薄膜に対してパターニングを行うことで、画素領域内に画素電極13を備えるパターンが形成される。画素電極13は、平行しながら順に配列する複数の電極ストリップを備え、共通電極14とともに多次元空間複合電界を形成する。画素電極13は第4ビアーホール24を介してドレイン電極7に接続される一方、各電極ストリップは端部の接続ストリップによって互いに接続される。これによって得られた製品を図1~3に示す。第4ビアーホール24の面積が第3ビアーホール23より小さいので、画素電極13と共通電極14との間の絶縁が確保され、画素電極13と共通電極14との間がショートすることがない。なお、上述した構造および製造工程は、本発明に係るTFT-LCDアレイ基板の構造の一つ形態に過ぎず、実際に使用する場合、本発明は異なるパターニング工程によって、異なる材料や材料の組合せによって実現されることができる。例えば、第1絶縁層、第2絶縁層および第3絶縁層は、上述した有機絶縁層を採用してもいいし、無機絶縁層を採用してもいい。無機絶縁層例えば、酸化物、窒化物または窒素酸化物を採用する場合、プラズマ強化化学気相蒸着法PECVDと略称するによって堆積することができる。また、第1絶縁層と第2絶縁層を無機絶縁層例えば、窒化ケイ素に、第3絶縁層を有機絶縁層例えば、樹脂材料にする構成形態を採用してもよい。さらに、上述した第2回目パターニング工程は、通常のマスクを採用する2つのパターニングで構成してもよい。即ち、通常のマスクを採用する1つのパターニングによって活性層のパターンが形成され、通常のマスクを採用するもう1つのパターニングによってデータライン、ソース電極、ドレイン電極およびTFTチャネル領域のパターンが形成される。本発明の実施例によって提供されたTFT-LCDアレイ基板は、データラインを覆う第2絶縁層上に共通電極が形成され、共通電極を覆う第3絶縁層上に電極ストリップ構造の画素電極が形成され、画素電極はその縁部の一部がデータラインと重合するようにデータラインの上方に位置されることで、画素電極の縁部とデータラインの縁部との間の領域における液晶の全体が、高級超次元スイッチングモードで駆動され、液晶の駆動効率が向上され、当該領域が表示領域になり、表示領域の面積が最大限に拡大され、開口率が効率的に向上された。樹脂パッシベーション層を用いる技術に対して、本発明の実施例は従来の設備と工程を用いるので、投資と材料の費用が節約され、実施が便利になり、コストも低減される。共通電極と画素電極の位置を変更する技術に対して、本発明の実施例も6回のパターニング工程を採用し、工程数およびコストが増加されないままで、開口率が向上された。本発明の実施例に係るTFT-LCDアレイ基板の製造方法は、以下のステップを備える。即ち、ステップ1、基板上にゲートラインおよびゲート電極を備えるパターンが形成され、ステップ2、上記ステップが完了した基板上に、活性層、データライン、ソース電極およびドレイン電極を備えるパターンが形成され、ステップ3、上記ステップが完了した基板上に、ゲートラインボンディング領域に位置する第1ビアーホールと、データラインボンディング領域に位置する第2ビアーホールとを備える第2絶縁層が形成され、ステップ4、上記ステップが完了した基板上に、共通電極、ゲート接続電極およびデータ接続電極を備えるパターンが形成され、ドレイン電極のある位置で共通電極に第3ビアーホールが開設され、前記ゲート接続電極は第1ビアーホールを介してゲートラインに接続され、前記データ接続電極は第2ビアーホールを介してデータラインに接続され、ステップ5、上記ステップが完了した基板上に第3絶縁層が形成されるとともに、ドレイン電極のある位置にドレイン電極の表面を露出する第4ビアーホールが形成され、前記第4ビアーホールが第3ビアーホール内に位置され、ステップ6、上記ステップが完了した基板上に、第4ビアーホールを介してドレイン電極に接続される画素電極を備えるパターンが形成される。本発明の実施例によって提供されたTFT-LCDアレイ基板の製造方法は、データラインを覆う第2絶縁層上に共通電極が形成され、共通電極を覆う第3絶縁層上に電極ストリップ構造の画素電極が形成され、画素電極はその縁部の一部がデータラインと重合するようにデータラインの上方に位置されることで、画素電極の縁部とデータラインの縁部との間の領域における液晶の全体が高級超次元場スイッチングモードで駆動され、液晶の駆動効率が向上され、この領域が表示領域になり、表示領域の面積が最大限に拡大され、開口率が効率的に向上された。上記実施例において、ステップ1は以下の工程を含む。即ち、基板上にゲート金属薄膜が堆積され、通常のマスクを利用し、パターニング工程によって、ゲートラインと当該ゲートラインに接続するゲート電極とを備えるパターンが形成される。上記実施例において、ステップ2は以下の工程を含む。即ち、上記ステップが完了した基板上に、第1絶縁層、半導体薄膜、ドープ半導体薄膜およびソースドレイン金属薄膜が順に形成され、ソースドレイン金属薄膜上に1層のフォトレジストが塗布され、ハーフトーンマスク又はグレートーンマスクを採用して、フォトレジストに対して露光現像して、フォトレジスト完全保留領域、フォトレジスト完全除去領域およびフォトレジスト一部保留領域が形成され、フォトレジスト完全保留領域はデータライン、ソース電極およびドレイン電極のパターンのある領域に対応し、フォトレジスト一部保留領域はソース電極とドレイン電極との間のTFTチャネル領域パターンのある領域に対応し、フォトレジスト完全除去領域は上記パターン以外の領域に対応し、第1回目エッチング工程によって、フォトレジスト完全除去領域におけるソースドレイン金属薄膜、ドープ半導体薄膜および半導体薄膜がエッチングされることで、活性層とデータラインを備えるパターンが形成され、アッシング工程によって、フォトレジスト一部保留領域のフォトレジストが除去されることで、該領域におけるソースドレイン金属薄膜が露出され、第2回目エッチング工程によって、フォトレジスト一部保留領域におけるソースドレイン金属薄膜およびドープ半導体薄膜が完全にエッチングされるとともに、半導体薄膜の厚みの一部がエッチングされることで、ソース電極、ドレイン電極およびTFTチャネル領域のパターンが形成され、残りのフォトレジストが剥離される。上記実施例において、ステップ3は以下の工程を含む。即ち、上記ステップが完了した基板上に、スピンコート塗布又はPECVD法によって1層の第2絶縁層が形成され、続いて通常のマスクを利用し、パターニング工程によって、第2絶縁層における第1ビアーホールと第2ビアーホールを備えるパターンが形成され、第1ビアーホールはゲートボンディング領域に位置され、第1ビアーホール内の第1絶縁層と第2絶縁層がエッチングされて、ゲートラインの表面が露出され、第2ビアーホールはデータラインボンディング領域に位置され、第2ビアーホール内の第2絶縁層がエッチングされて、データラインの表面が露出される。上記実施例において、ステップ4は以下の工程を含む。即ち、上記ステップが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって第1透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニングによって、共通電極、ゲート接続電極およびデータ接続電極を備えるパターンが形成され、共通電極は画素領域の全体を覆い、ドレイン電極のある領域に第3ビアーホールが形成され、第3ビアーホール内に第2絶縁層が露出され、ゲート接続電極はゲートラインボンディング領域に形成され、ゲート接続電極は第1ビアーホールを覆うとともに、ゲートラインに接続され、データ接続電極はデータボンディング領域に形成され、第2ビアーホールを覆うとともに、データラインに接続される。上記実施例では、ステップ5は以下の工程を含む。即ち、上記ステップが完了した基板上に、スピンコート塗布またはPECVD法によって第3絶縁層が形成され、続いて通常のマスクを利用し、パターニング工程によって、第4ビアーホールを備えるパターンが形成され、第4ビアーホールはドレイン電極のある位置に位置され、かつその面積が共通電極に開設された第3ビアーホールの面積より小さい。第4ビアーホール内の第3絶縁層および第2絶縁層はエッチングされ、ドレイン電極の表面が露出される。上記実施例において、ステップ6は以下の工程を含む。即ち、上記ステップが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって第2透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニング工程によって、画素領域内に画素電極を有するパターンが形成され、画素電極は、平行しながら順に配列された複数の電極ストリップを備え、画素電極は第4ビアーホールを介してドレイン電極に接続される一方、各電極ストリップはその端部の接続ストリップによって互いに接続される。本発明の実施例に係るTFT-LCDアレイ基板の製造工程は、既に図4~図13に示す技術案の説明おいて詳しく説明したので、ここで省略する。上記実施例において、共通電極14が画素領域の全体における板状電極に形成することを例として説明したが、共通電極14は、画素電極の電極ストリップに対応し、かつ互いに平行するように延びる複数のスリットを有してもよい。或いは、共通電極14は、互いに平行に延びる電極ストリップを有してもよく、これらの電極ストリップ間の空間が画素電極の電極ストリップに対応する。上記発明は本発明の技術内容を説明するものに過ぎず、限定するものではない。より良い発明によって本発明が詳しく説明されたが、上述した各実施形態に記載された技術案を修正する、または均等的に変更することができ、本発明精神と範囲から逸脱するようにならない。