"2本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の前記2本のデータ線のうち一方のデータ線を介して供給される正極性映像信号を第1の画素選択用トランジスタによりサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、一組の前記2本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号を第2の画素選択用トランジスタによりサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、前記第1の保持容量にゲートが接続された第1のソースフォロワ用トランジスタと、前記第2の保持容量にゲートが接続された第2のソースフォロワ用トランジスタと、前記第1のソースフォロワ用トランジスタのソースを通して出力される前記第1の保持容量の正極性の保持電圧と、前記第2のソースフォロワ用トランジスタのソースを通して出力される前記第2の保持容量の負極性の保持電圧とを、垂直走査周期より短い所定の周期で切り替えて前記画素電極に交互に印加すると共に、その出力電圧範囲に前記第1及び第2のソースフォロワ用トランジスタの入出力特性の線形領域が入るように設定された第1及び第2のスイッチング用トランジスタと、前記第1及び第2のスイッチング用トランジスタを通して前記第1及び第2のソースフォロワ用トランジスタにそれぞれ定電流を供給する定電流負荷トランジスタとを備え、前記第1及び第2のソースフォロワ用トランジスタは、その閾値電圧が前記定電流負荷トランジスタの閾値電圧とは異なるようにイオン注入により設定されていることを特徴とする液晶表示装置。前記第1及び第2のソースフォロワ用トランジスタは、前記閾値電圧の設定によりノーマリーオン状態に設定されていることを特徴とする請求項1記載の液晶表示装置。前記第1及び第2の画素選択用トランジスタと前記第1及び第2のスイッチング用トランジスタとはそれぞれNチャネルMOS型トランジスタであり、前記第1及び第2のソースフォロワ用トランジスタと前記定電流負荷トランジスタとはそれぞれPチャネルMOS型トランジスタであることを特徴とする請求項1又は2記載の液晶表示装置。前記第1及び第2の画素選択用トランジスタ、前記第1及び第2のソースフォロワ用トランジスタ、前記第1及び第2のスイッチング用トランジスタ、及び前記定電流負荷トランジスタはPチャネルMOS型トランジスタであり、前記第1及び第2の画素選択用トランジスタ並びに前記第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧は、前記第1及び第2のソースフォロワ用トランジスタの閾値電圧と共に前記イオン注入により前記定電流負荷トランジスタの閾値電圧とは異なる電圧値にそれぞれ設定されていることを特徴とする請求項1又は2記載の液晶表示装置。前記第1及び第2のソースフォロワ用トランジスタは、そのリーク電流が前記定電流負荷トランジスタから供給される定電流以下の所定の電流値となるように、前記第1及び第2のソースフォロワ用トランジスタがPチャネルMOS型トランジスタの場合には前記第1及び第2のソースフォロワ用トランジスタの閾値電圧が前記定電流負荷トランジスタのソースに印加される電圧よりも高く、かつ、前記第1及び第2のソースフォロワ用トランジスタのゲート電圧が前記閾値電圧よりも高く設定されており、前記第1及び第2のソースフォロワ用トランジスタがNチャネルMOS型トランジスタの場合には前記第1及び第2のソースフォロワ用トランジスタの閾値電圧が前記定電流負荷トランジスタのソースに印加される電圧よりも低く、かつ、前記第1及び第2のソースフォロワ用トランジスタのゲート電圧が前記閾値電圧よりも低く設定されていることを特徴とする請求項2記載の液晶表示装置。前記第1及び第2の画素選択用トランジスタ並びに前記第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧は、前記第1及び第2のソースフォロワ用トランジスタの閾値電圧と同一の値であることを特徴とする請求項4記載の液晶表示装置。上記の従来の液晶表示装置は、図11に示すように、Tr1、Tr2、Tr5、Tr6はNMOSトランジスタであり、Tr3、Tr4、Tr7はPMOSトランジスタである。従って、PMOSトランジスタTr3、Tr4を用いたソースフォロワ回路は、087倍のゲインを持ったアンプであり、その入力電圧対出力電圧特性が非線形となる高入力電圧は使用できない。また、上記の従来の液晶表示装置では、電源電圧VDDを55Vで使用した場合、図5にIVで示すようにデータ線Di、Diの入力電圧0Vから40Vまでは画素電極PEへの出力電圧が19Vから48Vの線形領域であるが、入力電圧が44Vから出力電圧が曲がりだしてしまう。液晶表示素子LCに印加できる電圧のダイナミックレンジは線形領域を使用しなければならないため、従来の液晶表示装置の各画素のダイナミックレンジは入力電圧0V~4.0Vに対し19V~48Vの29Vとなってしまう。これに対し、液晶表示素子LCに印加する電圧は38V程度必要で、液晶表示素子LCの印加電圧範囲を少なくするとコントラスト低下や明るさの低下を招く。従って、従来の液晶表示装置では、ソースフォロワ出力の線形領域の拡大が課題となっている。本発明は上記の点に鑑みなされたもので、ソースフォロワ出力の線形領域を従来より拡大し得る液晶表示装置を提供することを目的とする。上記の目的を達成するため、本発明の液晶表示装置は、2本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の2本のデータ線のうち一方のデータ線を介して供給される正極性映像信号を第1の画素選択用トランジスタによりサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、一組の2本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号を第2の画素選択用トランジスタによりサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、第1の保持容量にゲートが接続された第1のソースフォロワ用トランジスタと、第2の保持容量にゲートが接続された第2のソースフォロワ用トランジスタと、第1のソースフォロワ用トランジスタのソースを通して出力される第1の保持容量の正極性の保持電圧と、第2のソースフォロワ用トランジスタのソースを通して出力される第2の保持容量の負極性の保持電圧とを、垂直走査周期より短い所定の周期で切り替えて画素電極に交互に印加すると共に、その出力電圧範囲に第1及び第2のソースフォロワ用トランジスタの入出力特性の線形領域が入るように設定された第1及び第2のスイッチング用トランジスタと、第1及び第2のスイッチング用トランジスタを通して第1及び第2のソースフォロワ用トランジスタにそれぞれ定電流を供給する定電流負荷トランジスタとを備え、第1及び第2のソースフォロワ用トランジスタは、その閾値電圧が定電流負荷トランジスタの閾値電圧とは異なるようにイオン注入により設定されていることを特徴とする。ここで、本発明は、上記の第1及び第2のソースフォロワ用トランジスタが、閾値電圧の設定によりノーマリーオン状態に設定されていることを特徴とする。また、本発明は、第1及び第2の画素選択用トランジスタと第1及び第2のスイッチング用トランジスタとはそれぞれNチャネルMOS型トランジスタであり、第1及び第2のソースフォロワ用トランジスタと定電流負荷トランジスタとはそれぞれPチャネルMOS型トランジスタであることを特徴とする。また、本発明は、第1及び第2の画素選択用トランジスタ、第1及び第2のソースフォロワ用トランジスタ、第1及び第2のスイッチング用トランジスタ、及び定電流負荷トランジスタはPチャネルMOS型トランジスタであり、第1及び第2の画素選択用トランジスタ並びに第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧が、第1及び第2のソースフォロワ用トランジスタの閾値電圧と共にイオン注入により定電流負荷トランジスタの閾値電圧とは異なる電圧値にそれぞれ設定されていることを特徴とする。また、本発明は、第1及び第2のソースフォロワ用トランジスタが、それらの閾値電圧をVthとしたとき、ゲート電圧がボルトであるとき、リーク電流が定電流負荷トランジスタから供給される定電流以下の電流値であることを特徴とする。また、本発明は、第1及び第2のソースフォロワ用トランジスタは、そのリーク電流が定電流負荷トランジスタから供給される定電流以下の所定の電流値となるように、第1及び第2のソースフォロワ用トランジスタがPチャネルMOS型トランジスタの場合には第1及び第2のソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタのソースに印加される電圧よりも高く、かつ第1及び第2のソースフォロワ用トランジスタのゲート電圧が閾値電圧よりも高く設定されており、第1及び第2のソースフォロワ用トランジスタがNチャネルMOS型トランジスタの場合には第1及び第2のソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタのソースに印加される電圧よりも低く、かつ第1及び第2のソースフォロワ用トランジスタのゲート電圧が閾値電圧よりも低く設定されていることを特徴とする。ここで、本発明は上記の第1及び第2の画素選択用トランジスタ並びに第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧が、第1及び第2のソースフォロワ用トランジスタの閾値電圧と同一の値であることを特徴とする。本発明によれば、画素内のソースフォロワ用トランジスタの出力の線形領域を従来より拡大することができる。以下、本発明の各実施の形態について図面を参照して説明する。第1の実施の形態図1は、本発明になる液晶表示装置の第1の実施の形態の一画素の等価回路図を示す。同図中、図11と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献1記載の液晶表示装置と同様に、2本のデータ線列信号線を一組とする複数組のデータ線と、複数本のゲート線行走査線との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献1記載の液晶表示装置と比較して画素の構成が異なり、図1に示す等価回路で表わされる構成とされている。すなわち、図1に示す画素10はj行i列目の画素で、i列目の一組2本のデータ線列信号線Di及びDiと、j行目のゲート線行走査線Gjとの交差部に設けられており、図11に示したソースフォロワ用PMOSトランジスタTr3及びTr4に代えて、ノーマリーオンに設定したソースフォロワ用PMOSトランジスタTr13及びTr14を使用した点に特徴がある。図1において、画素選択用NMOSトランジスタTr1、Tr2は各ドレイン端子が各々正極性用データ線Di、負極性用データ線Diに接続され、各ゲート端子が同一行について行走査線ゲート線Gjに接続されている。また、NMOSトランジスタTr1、Tr2の各ソース端子は、各々正極性用保持容量Cs1、負極性用保持容量Cs2の各一端とソースフォロワ用PMOSトランジスタTr13、Tr14の各ゲート端子との接続点に接続されている。ソースフォロワ用PMOSトランジスタTr13、Tr14の各ソース端子はスイッチング用NMOSトランジスタTr5、Tr6の各ドレイン端子との接続点に接続されている。PMOSトランジスタTr7は、ソースフォロワ用PMOSトランジスタTr13、Tr14と共に構成するソースフォロワバッファの定電流負荷トランジスタであり、そのソース端子には電位VDDが印加される。スイッチング用NMOSトランジスタTr5及びTr6の各ソース端子は、液晶表示素子LCの画素電極PEに共通に接続されている。また、正極性用ゲート制御信号用配線Sはスイッチング用NMOSトランジスタTr5のゲート端子に接続され、負極性用ゲート制御信号用配線Sはスイッチング用NMOSトランジスタTr6のゲート端子に接続されている。本実施の形態の画素10の基本的な動作自体は、図12に示したタイミングチャートと共に説明した従来の液晶表示装置の画素の動作と同じである。すなわち、行走査線Gjを介して画素10に供給される1垂直走査期間周期の行選択信号が所定期間ハイレベルになると、その所定期間NMOSトランジスタTr1及びTr2がそれぞれ同時にオンとされ、正極性用データ線Diを介して入力される正極性映像信号がNMOSトランジスタTr1によりサンプリングされて保持容量Cs1に保持される。これと並行して、上記正極性映像信号とは同じ映像情報を有するが逆極性である負極性映像信号が負極性用データ線Diを介して入力され、NMOSトランジスタTr2によりサンプリングされて保持容量Cs2に保持される。図13は、正極性用データ線Diを介して入力され画素に書込まれる正極性映像信号aと、負極性用データ線Diを介して入力され画素に書き込まれる負極性映像信号bの黒レベルから白レベルまでの関係を示す。正極性映像信号aは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルであるのに対し、負極性映像信号bは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルである。正極性映像信号aと負極性映像信号bとは逆極性で、その反転中心はcで示される。保持容量Cs1、Cs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワトランジスタTr13、Tr14を介して読み出され、配線S、Sに交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタTr5、Tr6により垂直走査周期よりも短い所定周期で交互に選択されて画素電極PEに駆動電圧として印加される。次に、本実施の形態の画素10の構造の断面図及び平面図について説明する。図2は、本発明になる液晶表示装置の第1の実施の形態の一画素の断面図を示す。同図中、図1と同一構成部分には同一符号を付してある。図2において、シリコン基板100に形成されたNウェル101及びPウェル102のうち、Nウェル101上にソースフォロワ用PMOSトランジスタ103が形成され、また、Pウェル102上にスイッチング用NMOSトランジスタ104が形成され、それらの間はフィールド酸化膜105で分けられている。ソースフォロワ用PMOSトランジスタ103は、図1のPMOSトランジスタTr13又はTr14に相当し、スイッチング用NMOSトランジスタ104は、図1のNMOSトランジスタTr5又はTr6に相当する。ソースフォロワ用PMOSトランジスタ103のソース領域とスイッチング用NMOSトランジスタ104のドレイン領域とは、第1層間膜106を通して形成された第1メタル107に電気的に接続されている。また、スイッチング用NMOSトランジスタ104のソース領域は、第1メタル107を介して第2層間膜108を通して形成された第2メタル109に電気的に接続され、第2メタル109が第3層間膜110を通して形成された第3メタル111に電気的に接続され、更に第3メタル111が第4層間膜112上に形成された画素電極第4メタルPEに電気的に接続されている。すなわち、スイッチング用NMOSトランジスタ104のソース領域は、画素電極第4メタルPEに電気的に接続されている。画素電極第4メタルPEは、透明電極である共通電極CEに離間対向配置されている。それら画素電極PE及び共通電極CEとの間に液晶層LCMが挟持されている。図示しないバックライトからの光は、共通電極CE及び液晶層LCMを透過して画素電極第4メタルPEに入射して反射される。図3は、本発明になる液晶表示装置の第1の実施の形態の一画素のスルーホールまでのレイアウト平面図を示す。同図中、図1、図2と同一構成部分には同一符号を付してある。図3において、A-A’線に沿う断面が図2の断面図に示された断面に相当する。図3において、第1メタル107には、画素平面においてデータ線Di、Diの長手方向すなわち、マトリクス状に配置された画素群の列方向に平行な仮想の画素中心線B―B’に対して、画素10内の正極性信号側回路部と負極性信号側画素回路部とで互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている。すなわち、図3において、VDD配線121、Cs1接続配線123などの正極性信号側回路部の配線と、VDD配線122、Cs2接続配線124などの負極性信号側回路部の配線とは、画素中心線B-B’に対して対応する配線同士が線対称位置に配置されている。また、正極性信号側回路部と負極性信号側画素回路部とで共通の画素電極配線125と、定電流負荷用PMOSトランジスタTr7とは、画素中心線BーB’上の位置に配置されている。なお、図3中、黒四角はコンタクトを示し、白四角はスルーホールを示す。ここで、本実施の形態では、ソースフォロワ用PMOSトランジスタTr13,Tr14の閾値電圧Vthを05Vに変更するため、PMOSトランジスタTr13,Tr14のチャネル領域拡散領域1261、1262とポリシリコン127、128の重なり部分に、Vth変更用マスクを使用して、ポリシリコン127、128成膜前にイオン注入によってVthを05Vになるように制御する。具体的には、上記のVth変更用マスクは、図3においてPMOSトランジスタTr13,Tr14のチャネル領域拡散領域1261、1262とポリシリコン127、128の重なり部分を含み、かつ、そのチャネル領域より少し大きめの面積の開口部129、130が設けられ、それ以外の部分を覆うマスクである。このVth変更用マスクを使用して、露光機にてレジストのパターニングを行い、PMOSトランジスタTr13,Tr14のチャネル領域にVth変更用のイオン注入を行う。その他のトランジスタはVth変更を行わないため、レジストがマスクとなり、イオン注入はされない。その後、ポリシリコン127、128の成膜を行い、通常通りプロセスを実施する。これによりPMOSトランジスタTr13,Tr14のみVthを変化させることができる。このようにして、本実施の形態におけるソースフォロワ用PMOSトランジスタTr13及びTr14は、トランジスタチャネル部のイオン注入によって閾値電圧Vthが05Vに設定されている。なお、上記のPMOSトランジスタTr13及びTr14の設定した閾値電圧Vth05Vは、ソース電圧とNウェル電圧を同じにして基板効果は発生していない場合である。図4は、本発明の液晶表示装置と従来の液晶表示装置のそれぞれのソースフォロワトランジスタのゲート電圧VG対ドレイン電流ID特性を対比して示す。本実施の形態の液晶表示装置では、ソースフォロワ用PMOSトランジスタTr13及びTr14は、閾値電圧Vthが05Vに設定されているため、そのゲート電圧VG対ドレイン電流ID特性が図4にIで示すように、ゲート電圧VGをオフにしてもソースドレイン間が導通する特性を示し、ドレイン電流IDが流れるノーマリーオンのトランジスタである。これに対し、図11に示した従来の液晶表示装置におけるソースフォロワ用PMOSトランジスタTr3、Tr4は、そのゲート電圧VG対ドレイン電流ID特性が図4にIIで示すように、ゲート電圧VGをオフにするとソースドレイン間が非導通となる通常のトランジスタである。また、本実施の形態のスイッチング用NMOSトランジスタTr5及びTr6、定電流負荷用PMOSトランジスタTr7も通常のトランジスタである。なお、閾値電圧Vthを05Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、オフリーク電流が1μA以下に調整されている。一般に、オフリーク電流は、ゲート電圧をオフ電圧通常のPMOSトランジスタの場合は55Vにした場合、ソースドレイン間に流れる電流のことであり、10pAなどにプロセスを調整する。当然、オフ特性を良くするためには、オフリーク電流が小さいほど性能が良いトランジスタであるといえる。閾値電圧Vthを05Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、ノーマリーオンであるため、当然、ゲート電圧が55Vでオフにならない。そのため、ソースフォロワ用PMOSトランジスタTr13及びTr14は、VDDを超えてオフ側にVth10V=15Vのゲート電圧が印加されるとき、オフリーク電流が1μA以下になるように設定される。もちろん、実デバイスはGNDからVDDまでの範囲内で信号を扱うため、実際にはVDDを超えたゲート電圧は印加されない。VDD15V=65VをPMOSトランジスタのゲートに印加した場合のオフリーク電流は、PCMモニタにて確認される。オフリーク電流が1μA以下である必要性について以下説明する。閾値電圧Vthを05Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、定電流として1μAを流してソースフォロワとして使用する。ソースフォロワ用トランジスタのオン/オフ制御は、定電流トランジスタのゲート電圧で制御するため、PMOSトランジスタTr13及びTr14のオフリーク電流が1μA以上あると、定電流トランジスタのオン/オフ制御が行えないことになる。つまり、定電流トランジスタがオンして1μAを流しても、PMOSトランジスタTr13及びTr14のオフリーク電流が1μA以上あると、PMOSトランジスタTr13及びTr14がオンしないため、ソースフォロワとしての機能を果たさなくなる。従って、ソースフォロワ用PMOSトランジスタTr13及びTr14は、オフリーク電流が1μA以下すなわち、Tr13及びTr14に流す定電流以下に調整される。本実施の形態におけるソースフォロワ用PMOSトランジスタTr13,Tr14は、図1に示すように、それぞれのゲート電極に保持容量Cs1、Cs2の一端が接続されているため、ゲート電圧は保持容量Cs1、Cs2に保持されている信号電圧で固定される。このため、ソースフォロワ用PMOSトランジスタTr13,Tr14は、ゲート電圧でソースドレイン間電流がオン/オフ制御されることはない。ソースフォロワ用PMOSトランジスタTr13,Tr14のソースドレイン間電流がオン/オフ制御されるのは、定電流負荷用PMOSトランジスタTr7のゲートバイアスとスイッチング用NMOSトランジスタTr5,Tr6のスイッチングによる。そのため、ソースフォロワ用PMOSトランジスタTr13,Tr14は、ゲート電圧によってソースドレイン間の抵抗値を制御できればよいので、ゲート電圧がVDDと同じ55Vであってもソースドレイン間電流をオフにする必要がない。これにより、Tr13,Tr14のゲート電圧が高いところでの非線形性を回避することができる。しかし、スイッチング用トランジスタTr5及びTr6はNMOSトランジスタであるため、VDDを55Vで使用した場合、基板効果を含めた閾値電圧Vth分の48V以下0V~48Vしかドレインに出力されないので、入力電圧を48V以下に設定する。つまり、VDDを55Vで使用し、スイッチング用NMOSトランジスタTr5及びTr6をオンにするためにゲート電圧として55Vを印加した場合、NMOSトランジスタTr5及びTr6のソースに0V~5.5Vの信号を入力しても、Tr5及びTr6の基板効果によって07V程度のトランジスタがオンしない領域が発生するため、Tr5及びTr6のドレインには0V~48V程度しか通すことができない。従って、本実施の形態では、データ線Di、Diを通して入力される正極性映像信号、負極性映像信号の信号範囲を0V~48V程度に設定する。換言すると、スイッチング用NMOSトランジスタTr5及びTr6の出力電圧範囲内にソースフォロワ用トランジスタTr13及びTr14の入出力特性の線形領域が入るようにされる。図5のIIIは、画素10を備える本実施の形態の液晶表示装置の入力電圧対出力電圧特性入出力特性を示す。本実施の形態では、電源電圧VDDを55Vで使用した場合、図5にIIIで示すようにデータ線Di、Diの入力電圧0Vから48Vまでに対して画素電極PEへの出力電圧が06Vから48Vの線形領域であり、液晶表示素子LCに印加できるダイナミックレンジは42=48-06Vとなり、従来の29Vに比べて大幅に拡大することができる。また、本実施の形態では、画素10内のソースフォロワ用PMOSトランジスタTr13,Tr14は閾値電圧Vthが05Vにシフトされてノーマリーオンとされているため、線形性も改善される。図6の曲線Vは、本実施の形態の画素の入力電圧に対する画素電極PEの出力電圧の直線との差分を示す。図6において、図11に示した従来の画素の入力電圧に対する画素電極PEの出力電圧の直線差分の特性VIに比べて、本実施の形態の特性Vの方が直線性が改善されていることが分かる。これは、閾値電圧Vthをシフトすると、シフトしない場合と比較して、画素電極PEの出力電圧範囲内においては基板効果が大きく発生するためである。つまり、基板効果の影響が一定ではなく、通常の閾値電圧Vth=-07Vの場合、基板効果が比較的少ない領域で使用するため、基板効果の影響の変化率が大きいためである。このように、本実施の形態では、画素10内のソースフォロワ用PMOSトランジスタTr13及びTr14は、ゲートが保持容量Cs1、Cs2に接続されて常にオン状態で使用されるため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのみをノーマリーオン状態とする値に設定し、ソースフォロワ用PMOSトランジスタTr13及びTr14の電流値は定電流負荷トランジスタTr7で制御し、オンオフは定電流負荷トランジスタTr7とスイッチング用NMOSトランジスタTr5、Tr6で制御する。また、本実施の形態の画素10においては、スイッチング用NMOSトランジスタTr5、Tr6が介在し出力可能の電圧範囲が存在するため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのシフトによって線形性を保つ領域ダイナミックレンジが最大になるように最適化することができる。第2の実施の形態図7は、本発明になる液晶表示装置の第2の実施の形態の一画素の等価回路図を示す。同図中、図11と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献1記載の液晶表示装置と同様に、2本のデータ線列信号線を一組とする複数組のデータ線と、複数本のゲート線行走査線との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献1記載の液晶表示装置と比較して画素の構成が異なり、図7に示す等価回路で表わされる構成とされている。図7に示す画素20はj行i列目の画素で、i列目の一組2本のデータ線列信号線Di及びDiと、j行目のゲート線行走査線Gjとの交差部に設けられており、すべてのトランジスタがPチャネルMOSトランジスタで構成されている点に特徴がある。すなわち、画素20は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、ソースフォロワ用PMOSトランジスタTr23及びTr24と、スイッチング用PMOSトランジスタTr25及びTr26と、定電流負荷用PMOSトランジスタTr7とを有する。PMOSトランジスタTr23とTr7、及びPMOSトランジスタTr24とTr7は、それぞれ所謂ソースフォロワバッファであり、保持容量Cs1及びCs2の蓄積電荷はリークすることなく、1垂直走査期間後に信号が新たに書き込まれるまで保持する。ここで、図11に示した従来の液晶表示装置における画素内の各トランジスタをすべて閾値電圧Vthが-07Vである通常のPMOSトランジスタに変更した場合は、例えば電源電位VDDを55Vで使用するものとすると、スイッチとして使用されるPMOSトランジスタは1V程度から55Vまでの入力電圧を出力することができるが、0Vから1V程度までの低い電圧を通すことができない。更に、ソースフォロワ用PMOSトランジスタの出力は電源電圧方向にレベルシフトしてしまう。この結果、図11の従来の画素の入力電圧対出力電圧特性は、図10にVIIIで示すようになり、線形領域の出力範囲は22V程度と狭くなってしまう。そこで、本実施の形態の画素20では、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、ソースフォロワ用PMOSトランジスタTr23及びTr24と、極性を切り替えるスイッチング用PMOSトランジスタTr25及びTr26の各閾値電圧Vthが01Vに変更されている。なお、上記の各PMOSトランジスタTr21~Tr26それぞれの01Vに設定されるときの閾値電圧Vthは、それぞれのソース電圧とウェル電圧が同じときロジック動作の基板効果が発生していない場合の閾値電圧である。ただし、後述するように上記の各PMOSトランジスタTr21~Tr26は、入力電圧がアナログ信号で動作するので、それぞれのソース電圧がウェル電圧と離れて動作し、基板効果が発生するため、その動作時には閾値電圧Vthは基板効果により変動する。上記の各PMOSトランジスタTr21~Tr26の閾値電圧Vthを01Vに設定することにより、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、スイッチング用PMOSトランジスタTr25及びTr26は低い電圧が通るようになり、ソースフォロワ用PMOSトランジスタTr23及びTr24はレベルシフトが抑えられ、ダイナミックレンジを広くとることができるようになる。一方、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、スイッチング用PMOSトランジスタTr25及びTr26はGNDからVDDの電圧範囲の通常の電圧ではノーマリーオンであるため、ソース電圧がVDDの場合はゲート電圧をVDDにしてもオフすることができない。しかし、画素選択用PMOSトランジスタTr21及びTr22のように、アナログ信号である正極性、負極性の画素信号をスイッチングするPMOSトランジスタは、ソース電圧がウェル電圧から離れて動作し、基板効果によって閾値電圧Vthが変動し、入力電圧が低いGND側ほど閾値電圧Vthが高くマイナス方向なる。そこで、本実施の形態では正極性、負極性の画素信号を書き込むための入力電圧を0Vから45Vまでの低い電圧範囲に設定することで、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22の閾値電圧Vthを、基板効果によって-05V程度に移動させ、ゲート電圧をVDD=55Vで印加したときに画素選択用PMOSトランジスタTr21及びTr22オフすることができる。正極性、負極性の画素信号を書き込むための入力電圧を更に低くGND側すれば、画素選択用PMOSトランジスタTr21及びTr22の閾値電圧Vthは更にマイナス方向に変化するので、0V~45V未満の低入力電圧でも画素選択用PMOSトランジスタTr21及びTr22オフすることができる。次に、本実施の形態の画素20の構造の断面図及び平面図について説明する。図8は、本発明になる液晶表示装置の第2の実施の形態の一画素の断面図を示す。同図中、図2及び図7と同一構成部分には同一符号を付してある。図8において、シリコン基板100内に形成されたNウェル101上にソースフォロワ用PMOSトランジスタ131と、スイッチング用PMOSトランジスタ132とが隣接して形成されている。拡散層133は、ソースフォロワ用PMOSトランジスタ131のソース領域とスイッチング用PMOSトランジスタ132のドレイン領域とを兼ねている。ソースフォロワ用PMOSトランジスタ131は、図7のPMOSトランジスタTr23又はTr24に相当し、PMOSトランジスタ132は、図7のPMOSトランジスタTr25又はTr26に相当する。図9は、本発明になる液晶表示装置の第2の実施の形態の一画素のスルーホールまでのレイアウト平面図を示す。同図中、図3、図7と同一構成部分には同一符号を付してある。図9において、A-A’線に沿う断面が図8の断面図に示された断面に相当する。本実施の形態では、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26の各閾値電圧Vthを01Vに設定するため、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域図9の拡散領域141とポリシリコン142、143、144、145の重なり部分、拡散領域146、147とポリシリコン148、149の重なり部分にVth変更用マスクを使用して、ポリシリコン成膜前にイオン注入によってVthを01Vになるように制御する。具体的には、上記のVth変更用マスクは、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域図9の拡散領域141とポリシリコン142、143、144、145の重なり部分とポリシリコン148、149の重なり部分を含み、かつ、そのチャネル領域より少し大きめの面積の開口部150が設けられ、それ以外の部分を覆うマスクである。このVth変更用マスクを使用して、露光機にてレジストのパターニングを行い、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域にVth変更用のイオン注入を行う。その後、ポリシリコン142、143、144、145、148、149の成膜を行い、通常通りプロセスを実施する。これによりPMOSトランジスタTr21~Tr26のVthを01Vに設定することができる。上記の構成の画素20を備える本実施の形態の液晶表示装置の入力電圧対出力電圧特性は、電源電圧VDDを55Vで使用した場合、図10にVIIで示すようにデータ線Di、Diの入力電圧0Vから45Vまでに対して画素電極PEへの出力電圧が06Vから41Vの線形領域であり、液晶表示素子LCに印加できるダイナミックレンジは35=41-06Vとなり、従来の22Vに比べて大幅に拡大することができる。なお、以上の実施の形態では、ソースフォロワ用PMOSトランジスタTr13、Tr14、Tr23、Tr24をノーマリーオンとしたが、ノーマリーオンでないVthを0V側へシフトする場合においても、本発明の所期の効果は確認できるため、Vthのシフト量は効果が最大になるように調整することが重要である。また、ソースフォロワ用トランジスタTr13、Tr14、Tr23、Tr24はNMOSトランジスタとしてもよく、その場合には、そのソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタTr7のソースに印加される電圧よりも低く、かつ、ソースフォロワ用トランジスタのゲート電圧が閾値電圧Vthよりも低く設定される。"