"表示領域を有するサブ画素がマトリクス状に多数設けられたTFT基板と、このTFT基板に対向して設けられた対向基板と、この対向基板と前記TFT基板とに挟まれた液晶層と、前記TFT基板上に設けられた走査信号配線及び共通信号配線と、前記TFT基板、前記走査信号配線及び前記共通信号配線の上に設けられた第1絶縁膜と、この第1絶縁膜上に設けられたソース電極と、前記第1絶縁膜及び前記ソース電極の上に設けられた第2絶縁膜と、この第2絶縁膜上に設けられた平坦化膜と、この平坦化膜上に設けられ、前記共通信号配線に接続された、透明導電膜からなる共通電極と前記平坦化膜上に設けられ、前記ソース電極に接続された、透明導電膜からなる画素電極とを備え、前記共通電極と前記画素電極との間に発生する電界により、前記液晶層を動作させる横電界駆動方式の液晶表示装置であって、前記表示領域では全ての領域で前記平坦化膜が形成されており、前記第2絶縁膜上の前記平坦化膜が設けられていない領域からなる凹部領域が、前記ソース電極上の一部を含み、前記共通電極が前記凹部領域内に延在しており、前記共通信号配線と前記ソース電極とが前記第1絶縁膜を挟んだ構造からなる第1蓄積容量と、前記凹部領域内に設けられ、前記共通電極と前記ソース電極とが前記第2絶縁膜を挟んだ構造からなる第2蓄積容量とを更に備えていること、を特徴とする横電界駆動方式の液晶表示装置。請求項1記載の液晶表示装置であって、前記対向基板に設けられ、当該対向基板と前記TFT基板とのギャップを保持する柱状スペーサと、この柱状スペーサが配置されるサブ画素と、前記柱状スペーサが配置されないサブ画素とを更に備え、前記柱状スペーサが配置されるサブ画素における前記凹部領域は、前記柱状スペーサを支持する領域まで連続的に形成され、前記凹部領域内における前記共通電極は、前記第2絶縁膜を介して、前記走査信号配線及び前記ソース電極並びに当該走査信号配線と当該ソース電極との間を覆っている、ことを特徴とする液晶表示装置。請求項2記載の液晶表示装置であって、前記共通信号配線と同一層で形成され、当該共通信号配線に接続された共通補助電極を更に備え、前記共通補助電極は、前記走査信号配線を挟んで前記第2蓄積容量と対向する側に、当該走査信号配線に沿って配置されている、ことを特徴とする液晶表示装置。請求項2又は3記載の液晶表示装置であって、前記柱状スペーサが配置されないサブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ前記共通電極で覆われていない、ことを特徴とする液晶表示装置。請求項2又は3記載の液晶表示装置であって、前記柱状スペーサが配置されないサブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ当該平坦化膜上から前記共通電極で覆われている、ことを特徴とする液晶表示装置。請求項2又は3記載の液晶表示装置であって、前記柱状スペーサが配置されるサブ画素と前記柱状スペーサが配置されないサブ画素との前記凹部領域の形状は同一であり、前記柱状スペーサが配置されないサブ画素の前記凹部領域内では、前記共通電極が、前記第2絶縁膜を介して、前記走査信号配線及び前記ソース電極並びに当該走査信号配線と当該ソース電極との間を覆っている、ことを特徴とする液晶表示装置。請求項2乃至6のいずれか一つに記載の液晶表示装置であって、前記共通信号配線と前記共通電極とを電気的に接続する共通電極コンタクトホールを有するサブ画素と、前記共通電極コンタクトホールを有しないサブ画素と、を更に備えたことを特徴とする液晶表示装置。請求項7記載の液晶表示装置であって、前記共通電極コンタクトホールを有するサブ画素は、サブ画素全体の数に占める割合が1/3以下であり、サブ画素全体の中に一定の周期で配置されている、ことを特徴とする液晶表示装置。請求項7又は8記載の液晶表示装置であって、前記共通電極コンタクトホールを有しないサブ画素のいずれかに前記柱状スペーサが配置され、前記共通電極コンタクトホールを有するサブ画素には前記柱状スペーサが配置されない、ことを特徴とする液晶表示装置。近年の液晶表示装置では、医療用などハイエンド用途の増加により、画面の高精細化及び狭ピッチ化が進み、更なる高開口率化が求められている。このとき、大きな蓄積容量を得るには、大きな面積が必要となる。しかしながら、前述の関連技術では、高精細になればなるほど、画素面積に占める蓄積容量の割合が高くなって、高開口率化を難しくしている。そこで、本発明の目的は、表示領域に平坦化膜が形成されることにより配向が均一で良好な構造でありながら、蓄積容量を小面積で大きく確保することのできる、液晶表示装置を提供することにある。本発明に係る液晶表示装置は、表示領域を有するサブ画素がマトリクス状に多数設けられたTFT基板と、このTFT基板に対向して設けられた対向基板と、この対向基板と前記TFT基板とに挟まれた液晶層と、前記TFT基板上に設けられた走査信号配線及び共通信号配線と、前記TFT基板、前記走査信号配線及び前記共通信号配線の上に設けられた第1絶縁膜と、この第1絶縁膜上に設けられたソース電極と、前記第1絶縁膜及び前記ソース電極の上に設けられた第2絶縁膜と、この第2絶縁膜上に設けられた平坦化膜と、この平坦化膜上に設けられ、前記共通信号配線に接続された、透明導電膜からなる共通電極と前記平坦化膜上に設けられ、前記ソース電極に接続された、透明導電膜からなる画素電極とを備え、前記共通電極と前記画素電極との間に発生する電界により、前記液晶層を動作させる横電界駆動方式の液晶表示装置であって、前記表示領域では全ての領域で前記平坦化膜が形成されており、前記第2絶縁膜上の前記平坦化膜が設けられていない領域からなる凹部領域が、前記ソース電極上の一部を含み、前記共通電極が前記凹部領域内に延在しており、前記共通信号配線と前記ソース電極とが前記第1絶縁膜を挟んだ構造からなる第1蓄積容量と、前記凹部領域内に設けられ、前記共通電極と前記ソース電極とが前記第2絶縁膜を挟んだ構造からなる第2蓄積容量とを更に備えていること、を特徴とする。本発明によれば、ソース電極に絶縁膜を介して共通電極を重ねて新たな蓄積容量を実現したことにより、共通電極が透明導電膜からなるので開口率を損ねることなく、すなわち小面積で、蓄積容量を大きく確保することができる。以下、本発明について図面に基づき説明する。図面には、走査信号配線101,201,301,601,701,1001,1301,1401,1501,1601,1701、共通信号配線102,202,302,602,702,1002,1302,1402,1502,1602,1702、ゲート絶縁膜第1絶縁膜103,203,303,603,703,1003,1303,1403,1503,1603,1703、映像信号配線104,204,304,604,704,1004,1304,1404,1504,1604,1704、薄膜半導体層105,205,305,605,705,1005,1305,1405,1505,1605,1705、ソース電極106,206,306,606,706,1006,1306,1406,1506,1606,1706、パッシベーション膜第2絶縁膜107,207,307,607,707,1007,1307,1407,1507,1607,1707、平坦化膜108,208,308,608,708,1008,1308,1408,1508,1608,1708、画素電極109,209,309,609,709,1009,1309,1409,1509,1609,1709、共通電極110,210,310,610,710,1010,1310,1410,1510,1610,1710、画素電極コンタクトホール111,211,311,611,711,1011,1311,1411,1511,1611,1711、共通電極コンタクトホール312,412,712,812,1012,1112,1312,1512,1612,1712、凹部領域114,214,314,614,714,1014,1314,1414,1514,1614,1714、柱状スペーサ115,1315,1415,1515,1615,1715、スペーサ支持領域116,1516、台座117,1517、凹部領域118,218,318,618,718,1018,1318,1418,1518,1618,1718、ラビング方向119,219,319,619,719,1019,1319,1419,1519,1619,1719、ブラックマトリクス120,220,320,620,720,1020,1320,1420,1520,1620,1720、オーバーコート121,221,321,621,721,1021,1321,1421,1521,1621,1721、TFT基板131,231,331,631,731,1031,1331,1431,1531,1631,1731、対向基板132,232,332,632,732,1032,1332,1432,1532,1632,1732、液晶層133,233,333,633,733,1033,1333,1433,1533,1633,1733、蓄積容量1341、第1蓄積容量141,241,341,641,741,1041,1441,1541,1641,1741、第2蓄積容量142,242,342,642,742,1042,1442,1542,1642,1742、表示領域143,243,343,643,743,1043,1343,1443,1543,1643,1743、サブ画素1351、柱状スペーサを配置するサブ画素151,1551、柱状スペーサを配置せず共通電極コンタクトホールを有しないサブ画素252,552,652,952,1252,1652、柱状スペーサを配置せず共通電極コンタクトホールを有するサブ画素353,453,753,853,1053,1153,1753、共通補助電極1561,1661,1761が開示されている。ただし、平面図は、液晶表示装置のうちTFT基板についてのみ示す。平面図では、わかりやすくするために、平面にも必要に応じハッチングを付す。同じ構成要素でも各図ごとに異なる符号を付すが、構成要素名が同じものは特に断らない限り同じ機能を有する。構成要素名が同じで機能も同じものは、原則として重複説明を省略する。まず、図14A及び図14Bに基づき、本発明の基本構成について説明する。本発明に係る液晶表示装置は、TFT基板1431と、TFT基板1431に対向して設けられた対向基板1432と、対向基板1432とTFT基板1431とに挟まれた液晶層1433と、TFT基板1431上に部分的に設けられた走査信号配線1401及び共通信号配線1402と、走査信号配線1401及び共通信号配線1402を含むTFT基板1431上に設けられた第1絶縁膜としてのゲート絶縁膜1403と、ゲート絶縁膜1403上に部分的に設けられたソース電極1406と、ソース電極1406を含むゲート絶縁膜1403上に設けられた第2絶縁膜としてのパッシベーション膜1407と、パッシベーション膜1407上に部分的に設けられた平坦化膜1408と、パッシベーション膜1407上の平坦化膜1408が設けられていない領域からなる凹部領域1414と、平坦化膜1408上に部分的に設けられ、ソース電極1406に電気的に接続された、透明導電膜からなる画素電極1409と、平坦化膜1408上及び凹部領域1414内のパッシベーション膜1407上に部分的に設けられ、共通信号配線1402に電気的に接続された、透明導電膜からなる共通電極1410と、共通信号配線1402とソース電極1406とがゲート絶縁膜1403を挟んだ構造からなる第1蓄積容量1441と、共通電極1410とソース電極1406とがパッシベーション膜1407を挟んだ構造からなる第2蓄積容量1442とを備え、共通電極1410と画素電極1409との間に発生する電界を液晶層1433に印加するIPS方式の液晶表示装置である。図14A及び図14Bに示すサブ画素は、柱状スペーサ1415が配置された第1サブ画素1451である。なお、蓄積容量storagecapacitorとは、各サブ画素の液晶要素に並列に設けられ、信号電圧を保持するためのコンデンサのことである。換言すると、上記課題を解決するために、本発明に係る液晶表示装置は、第1基板透明絶縁性基板としてのTFT基板1431上に第1金属層からなる走査信号配線1401が形成され、走査信号配線1401上にゲート絶縁膜1403が形成され、ゲート絶縁膜1403上に薄膜半導体層1405並びに第2金属層からなる映像信号配線1404及びソース電極1406が形成され、薄膜半導体層1405上、映像信号配線1404上及びソース電極1406上に無機絶縁膜としてのパッシベーション膜1407が形成され、パッシベーション膜1407上に平坦化膜1408が形成され、パッシベーション膜1407より上層に、透明導電膜からなる共通電極1410及び画素電極1409が設けられ、画素電極1409は画素電極コンタクトホール1411を介してソース電極1406と接続され、第2基板ガラス基板としての対向基板1432上には、少なくとも、遮光層としてのブラックマトリクス1420と、対向基板1432とTFT基板1431とのギャップを保持するための柱状スペーサ1415とが設けられ、TFT基板1431と対向基板1432とによって液晶層1433が挟持されている横電界駆動方式のアクティブマトリクス型液晶表示装置である。そして、本発明に係る液晶表示装置は、ソース電極1406上の一部に平坦化膜1408が存在しない凹部領域1414があり、凹部領域1414で共通電極1410がソース電極1406を覆って第2蓄積容量1442を形成している、ことを特徴とする。次に、本発明の基本構成について更に詳しく説明する。図14A及び図14Bで、本発明の基本的な構造を示す。図13A及び図13Bで説明した関連技術との違いは、第1に、平坦化膜1408が存在しない凹部領域1414において、ソース電極1406の上方に共通電極1410をオーバーラップさせている点である。共通信号配線1402とソース電極1406とをゲート絶縁膜1403を介してオーバーラップさせている領域からなる第1蓄積容量1441に加えて、ソース電極1406と共通電極1410とをパッシベーション膜1407を介してオーバーラップさせている領域からなる第2蓄積容量1442を設けている。第2蓄積容量1442は、第1蓄積容量1441と比較して、小さな面積で大きな容量を確保することができる同一面積で蓄積容量を増加させることができる。。また、第2蓄積容量1442の上方における平坦化膜1408が存在しない凹部領域1414は、柱状スペーサ1415を配置する箇所及びその周辺の平坦化膜1408が存在しない領域と一体化している。この他、画素電極1409とソース電極1406とを接続する画素電極コンタクトホール1411の近傍を除き、平坦化膜1408は第1サブ画素1451の全面に存在している。これにより、第1蓄積容量1441に重ねて第2蓄積容量1442を形成しているので、蓄積容量形成に必要な面積が関連技術よりも小さくでき、更なる高開口率化が可能になる。関連技術との第2の違いは、1サブ画素あたりの共通信号配線1402の数を、図14Aにおいて走査信号配線1401の平面方向上側に位置する1本のみとしている点である。これにより、図14Aにおいて走査信号配線1401の平面方向下側に位置する領域を有効に活用できるので、更なる高開口率化が可能になる。次に、上記本発明の基本構成を本発明1とした場合における、その変形例である本発明2~6について説明する。本発明2は、本発明1において次の構成を特徴とする。複数の画素を構成するサブ画素のうち、柱状スペーサが配置されたサブ画素において、第1基板における柱状スペーサを支持する領域では平坦化膜が存在せず、この領域からソース電極上の平坦化膜が存在しない領域までが連続するように平坦化膜が存在しない。これらの平坦化膜が存在しない領域において、透明導電膜からなる共通電極が、走査信号配線及びソース電極及び両者の間を覆っている。柱状スペーサを配置するサブ画素においては、柱状スペーサ近傍において、平坦化膜が存在しない。これにより、TFTアレイを形成する金属層で柱状スペーサの台座を形成して、柱状スペーサの高さを見かけ上複数種類形成することができる。そのため、柱状スペーサの摩擦力と支持力とのトレードオフを緩和する構造がとりやすい。このように、柱状スペーサ近傍の平坦化膜が存在しない領域と、ソース電極の一部によって蓄積容量を形成するために平坦化膜が存在しない領域とは、連続的に平坦化膜が存在しない領域になることにより、小さな面積でもこの構成がとりやすい。一方、走査信号配線近傍の柱状スペーサを支持する領域から、ソース電極上で蓄積容量を形成する領域まで、平坦化膜が広く存在しない場合、これらの領域で、走査信号配線から漏れ電界が発生する。その結果、走査信号配線の近傍で液晶分子が回転し、全黒表示で光漏れが発生する場合がある。このような光漏れが生じると、黒輝度が上昇することにより、コントラストの低下を招く。また、走査信号配線と共通信号配線との間の領域では、走査信号配線からの漏れ電界により液晶分子が回転している。そのため、全黒表示において画面を指で押すと、カラーフィルタ基板上に形成した遮光層が所定の位置からずれることがある。その結果、この箇所の光漏れが観察され、斜め視野から見込んだ場合に、光漏れが生じることもある。この平坦化膜が存在しない領域において、透明電極からなる共通電極を用いて、走査信号配線及びソース電極及び両者の間を覆うことにより、走査信号配線からの漏れ電界を抑制することができる。これにより、走査信号配線からの電界漏れによる正面及び斜め視野からの黒表示の劣化を抑止することができる。本発明3は、本発明1、2において、柱状スペーサが配置されていないサブ画素について次の構成を特徴とする。平坦化膜は走査信号配線上で存在する。柱状スペーサが配置されたサブ画素においてソース電極上の一部で平坦化膜が存在しない箇所、これと同一箇所及びその近傍のみで平坦化膜が存在しない。走査信号配線が透明導電膜で形成された共通電極で覆われていない。柱状スペーサを配置しないサブ画素においては、走査信号配線のところは平坦化膜が存在していることにより、電界の漏れは平坦化膜により弱められ抑制される。このため、共通電極で走査信号配線の近傍を覆う必要がないため、覆わない構造をとることにより、走査信号配線の容量負荷を減ずることができ、走査信号配線の遅延を抑制して、良好な表示を得ることができる。本発明4は、本発明1乃至3において次の構成を特徴とする。透明導電膜からなる共通電極は、走査信号配線と同一の金属層で形成された共通信号配線に、特定のサブ画素のみで共通電極コンタクトホールを介して接続されている。透明導電膜からなる共通電極は、通常の金属層からなる共通信号配線に接続することが遅延を抑制する上で望ましい。しかしながら、共通電極は、すべてのサブ画素で共通信号配線に接続する必要はなく、特定のサブ画素のみで共通信号配線に接続することにより、走査線の幅や蓄積容量を十分に確保しつつ、開口率を広くとることができる。本発明5は、本発明4において次の構成を特徴とする。透明導電膜からなる共通電極は、走査信号配線と同一の金属層で形成された共通信号配線に、柱状スペーサが配置されていないサブ画素のいずれか一つのみで接続されている。このようにすることにより、最も開口率を効率よく向上することができる。本発明6は、本発明2において次の構成を特徴とする。柱状スペーサが配置されていないサブ画素において、走査信号配線が透明導電膜で形成された共通電極で覆われている。このようにすることにより、走査信号配線の容量負荷は増大するものの、走査信号配線からの電界漏れはより確実に抑止することができるので、黒表示を更に安定したものとすることができる。本発明に係るIPS方式のアクティブマトリクス型液晶表示装置によれば、下記記載の効果を奏する。柱状スペーサを配置するサブ画素においては、柱状スペーサ周辺の平坦化膜オーバーコートが存在しない領域と、ソース電極上の第2蓄積容量形成箇所の平坦化膜が存在しない領域とを連続的に繋がるように形成し、走査信号配線上から共通信号配線上及びソース電極上までを共通電極によって覆うことにより、走査信号配線からの漏れ電界を遮蔽できるので、黒表示時の光漏れを抑制できる。これにより、走査信号配線近傍まで広い領域を開口領域として確保できることにより、更なる高開口率化を達成できるとともに、黒表示時の光漏れもないことから高コントラスト化も達成できる。本発明によれば、高精細で狭ピッチな品種においても高開口率かつ高コントラストが得られ、ハイエンド用途に適した高画質な液晶表示装置を提供できる。以下、添付図面を参照しながら、本発明を実施するための形態以下実施形態という。について説明する。[実施形態1]本発明の実施形態1について、図1A及び図1B、図2A及び図2B、図3A及び図3B、図4並びに図5を用いて説明する。図1A、図2A及び図3Aは、実施形態1の液晶表示装置における1サブ画素を示す平面図である。図1B、図2B及び図3Bは、それぞれ図1A、図2A及び図3AにおけるA-A’部の断面図である。図4及び図5は、1画素分のサブ画素を並べた平面図である。まず、本実施形態1の液晶表示装置の概要を説明する。本実施形態1の液晶表示装置は、TFT基板131と、TFT基板131に対向して設けられた対向基板132と、対向基板132とTFT基板131とに挟まれた液晶層133と、TFT基板131上に部分的に設けられた走査信号配線101及び共通信号配線102と、走査信号配線101及び共通信号配線102を含むTFT基板131上に設けられた第1絶縁膜としてのゲート絶縁膜103と、ゲート絶縁膜103上に部分的に設けられたソース電極106と、ソース電極106を含むゲート絶縁膜103上に設けられた第2絶縁膜としてのパッシベーション膜107と、パッシベーション膜107上に部分的に設けられた平坦化膜108と、パッシベーション膜107上の平坦化膜108が設けられていない領域からなる凹部領域114と、平坦化膜108上に部分的に設けられ、ソース電極106に電気的に接続された、透明導電膜からなる画素電極109と、平坦化膜108上及び凹部領域114内のパッシベーション膜107上に部分的に設けられ、共通信号配線102に電気的に接続された、透明導電膜からなる共通電極110と、共通信号配線102とソース電極106とがゲート絶縁膜103を挟んだ構造からなる第1蓄積容量141と、共通電極110とソース電極106とがパッシベーション膜107を挟んだ構造からなる第2蓄積容量142とを備え、共通電極110と画素電極109との間に発生する電界を液晶層133に印加するIPS方式の液晶表示装置である。そして、凹部領域114内において、共通電極110がパッシベーション膜107を介して走査信号配線101を覆っている。TFT基板131及び対向基板132の表面には配向膜図示せずが形成されており、TFT基板131は図の119の向きに、対向基板132は図の119の逆方向にそれぞれラビング処理されており、両基板間に注入及び封止された液晶層133は、119の方向にホモジニアス配向されている。両基板の外側には、偏光板図示せずが貼付されている。TFT基板131の外側の偏光板は偏光軸が図の119の向きに直交し、対向基板132の外側の偏光板の偏光軸は図の119の向きに平行とし、両偏光板の偏光軸は直交するようにした。液晶のダイレクタの向きは119の向きで一方の偏光軸の向きに一致するので、これにより、ノーマリブラックの状態を作ることができた。液晶層133は適宜、設計可能であるが、ここでは、一例として、両基板間のセルギャップは4.0μmとし、液晶層133の屈折率異方性Δn0086、誘電率異方性Δε9とした。画素電極109と共通電極110との間の電極間距離を10μm、各電極の幅を3.5μmとした。画素電極109及び共通電極110は、どちらも櫛歯状を呈し、平坦化膜108上に互いに略平行に延在するように形成されている。画素電極109と共通電極110との間に印加される、両基板にほぼ平行な横電界によって、液晶層133の各分子が基板面内で回転し、これにより表示が制御される。黒を表示させる際には、両電極間の電位差を0V、白を表示させる際には、両電極間に6Vを印加させるようにした。表示領域143の配向膜は、平坦化膜108上に形成されている。そのため、この配向膜上のラビングは均一に行うことができるので、配向乱れが生じることがなく、良好な黒表示を得ることができる。平坦化膜108が設けられない凹部領域114は、ソース電極106の上から走査信号配線101にかけての非表示領域であるため、この領域で配向乱れは生じても、表示に影響は全くない。以下、実施形態2~4においても特に断らない限り、TFT基板、対向基板上の配向処理及び両基板の外側の偏光板の配置、並びに液晶層の物性については、実施形態1の例と同じとすることができる。次に、本実施形態1の液晶表示装置の詳細を説明する。図1A及び図1Bは、本実施形態1における、柱状スペーサを配置するサブ画素を示す。図1A及び図1Bに示すサブ画素は下記のようにして形成される。図1A及び図1Bに示すサブ画素は、柱状スペーサ115を配置する第1サブ画素151である。まず、第1金属層からなる走査信号配線101及び共通信号配線102を形成する。第1金属層は、モリブデンが主成分の合金と、アルミニウムが主成分の合金とを積層させたものである。次に、第1絶縁膜として、ゲート絶縁膜103となる窒化シリコン膜を形成した後、その上に薄膜半導体層105を形成する。更に、第2金属層からなる映像信号配線104及びTFTのソース電極106を形成する。第2金属層は、モリブデンを主成分とする合金とアルミニウムを主成分とする合金を積層させたものである。薄膜半導体層105の上層はn型半導体層図示せずが形成されている。そのn型半導体層は、第2金属層からなる各電極を形成した後、ドライエッチングにより除去される。つまり、n型半導体層は、ソース電極106及びドレイン電極映像信号配線104の一部の下にだけ残る。なお、TFTは、ゲート電極走査信号配線101の一部、ゲート絶縁膜103、薄膜半導体層105、ソース電極106及びドレイン電極映像信号配線104の一部が積層された部分からなる。更に、この上に第2絶縁膜として、窒化シリコンからなるパッシベーション膜107を形成する。更に、この上に感光性アクリル樹脂を塗布し、これに露光現像焼成を行うことにより、所定のパタンの平坦化膜108を形成する。平坦化膜108は画素の表示領域開口部143を全て覆うように形成され、平坦化膜108を配置しない凹部領域114、118が表示領域外の一部で形成される。図1A及び図1Bに示す第1サブ画素151では、走査信号配線101上のスペーサ支持領域116の位置に当接するように柱状スペーサ115が配置される。凹部領域114における平坦化膜108は、柱状スペーサ115を配置するスペーサ支持領域116から、画素電極109に電気的に接続するソース電極106の一部の上まで、連続的に除去されている。このように連続的に除去することにより、走査信号配線101上からソース電極106上までの有機膜除去部までを、より小さな面積で形成することができるため、表示領域143をより広く取ることができ、高開口率化が可能となっている。凹部領域114とは不連続に平坦化膜108が除去された凹部領域118が、ソース電極106上に形成されている。凹部領域118内に、ソース電極106と画素電極109とを接続する画素電極コンタクトホール111を形成する。次いで、ITOIndiumTinOxide等の透明導電膜を用いて、画素電極109及び共通電極110を形成する。共通電極110は、映像信号配線104を覆うように形成されており、映像信号配線104からの電界をシールドする。これにより表示領域143を広くとることができ、高開口率化が可能となっている。画素電極109は、画素電極コンタクトホール111を介してソース電極106に接続されている。一般に、各サブ画素の共通電極110にはすべて同じ電圧が印加され、各サブ画素の画素電極109にはそれぞれ異なる電圧が印加される。凹部領域114内では、図1Bに示すように、ソース電極106の一部の上にパッシベーション膜107を介して共通電極110を配置することにより、第2蓄積容量142が形成されている。このため、ソース電極106と共通信号配線102との間で第1蓄積容量141を形成するだけの場合に比べて、より小さな面積で同等の蓄積容量を形成することが可能となる。凹部領域114において、共通電極110は、第2絶縁膜からなるパッシベーション膜107を介して、走査信号配線101及びソース電極106並びに走査信号配線101とソース電極106との間を覆っている。これにより、走査信号配線101からの漏れ電界をシールドでき、黒表示時の光漏れを抑制することができる。柱状スペーサ115を配置するサブ画素は、1画素を構成する複数のサブ画素のうち1つ以下とする。柱状スペーサ115を配置するサブ画素は、画素に応じて、図1A及び図1Bに示すような台座117を配置するサブ画素と、台座117を配置しないサブ画素図示せずとを設ける。台座117及び柱状スペーサ151を配置するサブ画素151では、柱状スペーサ115と台座117とが接触することにより、TFT基板131と対向基板カラーフィルタ基板132との間隙の荷重を支持する。このように、台座117を配置することにより通常の状態で荷重を支持している柱状スペーサ151を、以下本柱と呼ぶことにする。一方、柱状スペーサ115を配置するサブ画素のうち、台座117を配置しないサブ画素は、次のように作用する。TFT基板131と対向基板132とに大きな荷重が掛からない場合には、柱状スペーサ115にほとんど荷重が掛からない。そのため、TFT基板131と対向基板132とのギャップが狭くなったときは摩擦抵抗を生じて、対向基板132に応力を発生させることにより、黒表示のモヤツキを生じさせない。一方、TFT基板131と対向基板132とに大きな荷重が掛かった場合は、柱状スペーサ115がTFT基板131に接触して荷重を分担することにより、台座117を有するサブ画素151における柱状スペーサ115が過大な力によって塑性変形に至ることを防ぐ。このように、台座117を配置しないサブ画素の柱状スペーサ115は、このように大きな荷重が印加された場合にのみ、台座117を有するサブ画素の柱状スペーサ115を補助する機能を有する。このような柱状スペーサを、以下補助柱と呼ぶことにする。スペーサ支持領域116の平坦化膜108を除去しておくことにより、第2金属層等によってソース電極106と同時に台座117を形成することができるようになる。このために、平坦化膜108は柱状スペーサ115を配置する近傍で存在しないことが望ましい。また、柱状スペーサ115を配置するサブ画素151には、共通信号配線102と共通電極110とを接続する共通電極コンタクトホール111を設けないことが望ましい。更に、対向基板カラーフィルタ基板132上には、走査信号配線101及び映像信号配線104と対応する位置に樹脂ブラックを用いてブラックマトリクス120が形成されている。ブラックマトリクス120上の表示領域には色層図示せずが設けられており、その上にオーバーコート121が形成されている。図2Aは、本実施形態1における、柱状スペーサを配置しないサブ画素を示す平面図である。図2A及び図2Bに示すサブ画素は、柱状スペーサ115を配置しないサブ画素252である。図1A及び図1Bと異なり、平坦化膜208の存在しない凹部領域214は、ソース電極206上の第2蓄積容量242の形成部のみである。つまり、図1A及び図1Bのスペーサ支持領域116に相当する箇所では、平坦化膜208が存在している。また、A-A’部における共通電極210は、ソース電極206上の平坦化膜208が存在しない凹部領域214内でのみ形成されており、走査信号配線201上から共通信号配線202上までをシールドするようには配置されていない。走査信号配線201上には平坦化膜オーバーコート膜208が残っている。これにより、走査信号配線201上が共通電極210でシールドされていなくても、走査信号配線201からの漏れ電界を弱めることができる。図3Aは、本実施形態1における、柱状スペーサを配置せず共通信号配線と共通電極とを接続する共通電極コンタクトホールを設けるサブ画素を示す平面図である。図3A及び図3Bに示すサブ画素は、柱状スペーサを配置せず、共通信号配線302と共通電極310とを接続する共通電極コンタクトホール312を設ける、サブ画素353である。図2A及び図2Bに示すサブ画素との違いは、共通電極コンタクトホール312を設ける分だけ、平坦化膜308の存在しない凹部領域314を広げている点である。サブ画素353は、柱状スペーサを配置しないサブ画素でもあり、図2A及び図2Bに示すサブ画素252と同様に、走査信号配線301上から共通信号配線302上までの領域は共通電極310でシールドされていない。走査信号配線301上には平坦化膜308が残っているので、共通電極310でシールドされていなくても、走査信号配線301からの漏れ電界を弱める効果がある。図4及び図5は、本実施形態1の1画素分のサブ画素を並べた平面図である。図4に示す1画素は、柱状スペーサ115を配置するサブ画素151、柱状スペーサを配置せず共通電極コンタクトホールを設けないサブ画素252、及び、柱状スペーサを配置せず共通電極コンタクトホール312を設けるサブ画素353からなる。サブ画素151は青Bの、サブ画素252は緑Gの、サブ画素353は赤Rの各カラーフィルタに対応する。このように、1画素内で共通電極コンタクトホールを設けるサブ画素は、3サブ画素中の1サブ画素で十分である。また、画素によっては、共通電極コンタクトホール312を設けるサブ画素353の代わりに、図5に示すように、共通電極コンタクトホールを設けないサブ画素252を配置させてもよい。つまり、図5に示す1画素は、柱状スペーサ115を配置するサブ画素151、及び、柱状スペーサを配置せず共通電極コンタクトホールを設けない2個のサブ画素252からなる。共通電極110、210、310図1A、図2A、図3Aは、隣接する画素間で互いに接続され、かつITO等の透明導電膜で形成されているので、数画素にわたって当該共通電極の電位を安定化する上で、十分に低抵抗である。そのため、共通電極コンタクトホールを必要以上に設けないことにより、配線間のショート等の不具合の発生確率を減らすことが可能である。したがって、共通電極コンタクトホールを設けるサブ画素は、全画素の全サブ画素を合せたサブ画素数の1/3以下にすることが望ましい。柱状スペーサは、すべての画素にそれぞれ1個ずつ配置することもできるし、すべての画素うちの例えば1/2~1/8の画素に配置することもできる。柱状スペーサをすべての画素に配置する場合は、図4に示す画素と図5に示す画素とを所定の割合で配置してもよい。柱状スペーサをすべての画素のうち1/2~1/8の画素に配置する場合、柱状スペーサが存在しない画素においては、図4又は図5に示すようにTFT基板側にサブ画素151を設け、かつ対向基板側に柱状スペーサを設けない構成としてもよいし、図4又は図5に示すサブ画素151をサブ画素252で置き換えた構成にしてもよい。本実施形態1の実施例1では、柱状スペーサをすべての画素に配置し、すべての画素を図4に示す画素とした。柱状スペーサを配置するサブ画素151のうち、台座117を配置するサブ画素と台座117を配置しないサブ画素との割合を1:15とした。これにより全画素のうち、1/16の画素に本柱が配置され、15/16の画素で補助柱が配置される。このように本柱の密度を少なくすることにより、両基板間のズレ等に伴う応力で黒表示がもやつくといった不具合を抑制することができ、良好な表示が得られた。また、共通電極コンタクトホールを有するサブ画素353は全サブ画素数の1/3であり、この割合を1/3に以下とすることで、十分良好な歩留を得ることができた。本実施形態1の実施例2では、柱状スペーサをすべての画素のうち1/4の画素に配置し、図4に示す画素と図5に示す画素との割合を1:3とした。柱状スペーサを配置するサブ画素151のうち、台座117を配置するサブ画素と台座117を配置しないサブ画素との割合を1:3とした。これにより、全画素のうち、1/16の画素に本柱が配置され、残り3/16の画素で補助柱が配置される。補助柱の本数を実施例1に比べて、減らすことで、荷重耐性はやや落ちるものの、柱状スペーサ近傍の配向異常をより減ずることができ、コントラストを向上させることができ、更に良好な表示が得られた。また、共通電極コンタクトホール312を有するサブ画素353は全サブ画素の1/12であり、この割合が1/3以下となっており、十分良好な歩留を得ることができた。上述の例では、本柱を全画素の1/16とするようにしたが、柱状スペーサの性質により、1/4~1/48の範囲で、適切に定めていくことができる。また、台座117を配置しない補助柱の密度も、黒の表示品位と荷重耐性とのバランスにより、適宜定めていくことができる。更に、小型品種など信号書き込みに余裕がある場合には、共通電極コンタクトホールを設けず、全画素を図5のような配列にしてもよい。図1A及び図1Bに戻って本実施形態1について説明すると、上述のように形成したTFTアレイ基板131と対向基板132とに配向膜図示せずを形成し、ラビング方向119の向きにラビング処理を行った後、両基板を貼り合わせて、両基板の間に液晶層133を注入して封止する。本実施形態1によれば、このような構成を採ったことにより、走査信号線近傍まで広い領域を開口領域として確保し、高開口率化することができ、なおかつ黒表示時の光漏れもないことから高コントラストが得られる。[実施形態2]本発明の実施形態2について、図6A及び図6B、図7A及び図7B、図8並びに図9を用いて説明する。図6A及び図7Aは実施形態2の液晶表示装置における1サブ画素を示す平面図であり、図6B及び図7Bは図6A及び図7AにおけるA-A’部の断面図である。図8及び図9は1画素分のサブ画素を並べた平面図である。本実施形態2における、柱状スペーサを配置するサブ画素は、実施形態1のサブ画素図1A及び図1Bと同一である。図6A及び図6Bは、本実施形態2における、柱状スペーサを配置しないサブ画素652を示す。サブ画素652の、実施形態1のサブ画素252図2A及び図2Bとの違いは、走査信号配線601上から共通信号配線602上までの領域が共通電極610でシールドされている点である。これにより、走査信号配線601からの漏れ電界はシールドされる。図7A及び図7Bは、本実施形態2における、柱状スペーサを配置せず共通電極コンタクトホールを設けるサブ画素753を示す。本実施形態2におけるサブ画素753の、実施形態1におけるサブ画素353図3A及び図3Bとの違いは、走査信号配線701上から共通信号配線702上まで領域が共通電極710でシールドされている点である。これにより、走査信号配線701からの漏れ電界はシールドされる。図8及び図9は、本実施形態2の1画素分のサブ画素を並べた平面図である。図8に示す1画素は、柱状スペーサ115を配置するサブ画素151、柱状スペーサを配置せず共通電極610の共通電極コンタクトホールを設けないサブ画素652、及び、柱状スペーサを配置せず共通電極710の共通電極コンタクトホール712を設けるサブ画素753からなる。サブ画素151は青Bの、サブ画素652は緑Gの、サブ画素753は赤Rの各カラーフィルタに対応する。このように、1画素内で共通電極コンタクトホールを設けるサブ画素は、3サブ画素中の1サブ画素で十分である。また、画素によっては、共通電極コンタクトホール712を設けるサブ画素753の代わりに、図9に示すように、共通電極コンタクトホールを設けないサブ画素652を配置してもよい。つまり、図9に示す1画素は、柱状スペーサ115を配置するサブ画素151、及び、柱状スペーサを配置せず共通電極610の共通電極コンタクトホールを設けない2個のサブ画素652からなる。共通電極110、610、710図1A、図6A、図7Aは、隣接する画素間で接続され、かつITO等の透明導電膜で形成されているので、数画素にわたって当該共通電極の電位を安定化する上で、十分に低抵抗である。そのため、共通電極コンタクトホールを必要以上に設けないことにより、配線間のショート等の不具合の発生確率を減らすことが可能である。したがって、共通電極コンタクトホールを設けるサブ画素は、全画素の全サブ画素を合せたサブ画素数の1/3以下にすることが望ましい。柱状スペーサは、すべての画素に1個ずつ配置することもできるし、すべての画素のうち例えば1/2~1/8の画素に配置することもできる。柱状スペーサをすべての画素に配置する場合は、図8に示す画素と図9に示す画素とを所定の割合で配置してもよい。柱状スペーサをすべての画素のうち1/2~1/8の画素に配置する場合、柱状スペーサを配置しない画素においては、TFT基板側に図8又は図9に示すサブ画素151を設け、かつ対向基板側に柱状スペーサを設けない構成としてもよいし、図8又は図9に示すサブ画素151の代わりにサブ画素652で置き換えた構成としてもよい。本実施形態2の実施例1では、すべての画素に柱状スペーサを配置し、すべての画素を図8に示す画素とした。柱状スペーサを配置するサブ画素151のうち、台座117を配置するサブ画素と台座117を配置しないサブ画素との割合を1:15とした。これにより全画素のうち、1/16の画素に本柱が配置され、15/16の画素で補助柱が配置される。このように本柱の密度を少なくすることにより、両基板間のズレ等に伴う応力で黒表示がもやつくといった不具合を抑制することができ、良好な表示が得られた。また、共通電極コンタクトホールを有するサブ画素753は全サブ画素数の1/3であり、この割合を1/3に以下とすることで、十分良好な歩留を得ることができた。本実施形態2の実施例2では、すべての画素のうち1/4の画素に柱状スペーサを配置し、図8に示す画素と図9に示す画素との割合を1:3とした。柱状スペーサを配置するサブ画素151のうち、台座117を配置するサブ画素と台座117を配置しないサブ画素との割合を1:3とした。これにより、全画素のうち、1/16の画素に本柱が配置され、残り3/16の画素で補助柱が配置される。補助柱の本数を実施例1に比べて、減らすことで、荷重耐性はやや落ちるものの、柱状スペーサ近傍の配向異常をより減ずることができ、コントラストを向上させることができ、更に良好な表示がえられた。また、共通電極コンタクトホールを有するサブ画素753は全サブ画素の1/12であり、この割合が1/3以下となっており、十分良好な歩留を得ることができた。上述の例では、本柱を全画素の1/16とするようにしたが、柱状スペーサの性質により、1/4~1/48の範囲で、適切に定めていくことができる。また、台座117を配置しない補助柱の密度も、黒の表示品位と荷重耐性とのバランスにより、適宜定めていくことができる更に、小型品種など信号書き込みに余裕がある場合には、共通電極コンタクトホールを設けず、全画素を図9のような配列にしてもよい。本実施形態2では、全サブ画素の走査信号配線上が共通電極によってシールドされている。このような構成により、走査信号配線近傍まで広い領域を開口領域として確保し、高開口率化することができ、黒表示時の光漏れもないことから高コントラストが得られる。[実施形態3]本発明の実施形態3について、図10A及び図10B、図11並びに図12を用いて説明する。図10Aは実施形態3の液晶表示装置における1サブ画素を示す平面図であり、図10Bは図10AにおけるA-A’部の断面図である。図11及び図12は、1画素分のサブ画素を並べた平面図である。本実施形態3における、柱状スペーサを配置するサブ画素は、実施形態1の柱状スペーサを配置するサブ画素151図1A及び図1Bと同一である。また、柱状スペーサを配置しないサブ画素のうち共通電極コンタクトホールを有しないサブ画素も、柱状スペーサの有無を除き、実施形態1のサブ画素151図1A及び図1Bと同一である。図10A及び図10Bは、本実施形態3における、柱状スペーサを配置せず、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設ける、サブ画素を示す平面図である。本実施形態3における共通電極コンタクトホールを形成するサブ画素1053の、実施形態2の共通電極コンタクトホールを形成するサブ画素753図7A及び図7Bとの違いは、走査信号配線1001上から共通信号配線1002上まで領域で有機膜が除去されている点である。図11及び図12は、本実施形態3の1画素分のサブ画素を並べた平面図である。図11に示す1画素は、柱状スペーサ115を配置するサブ画素151、柱状スペーサを配置せず共通電極コンタクトホールを設けないサブ画素151柱状スペーサの有無を除き前述のサブ画素151と同じ構造、及び、柱状スペーサを配置せず共通電極コンタクトホール1012を設けるサブ画素1053からなる。二個のサブ画素151はそれぞれ青B及び緑Gの、サブ画素1053は赤Rの、各カラーフィルタに対応する。このように、1画素内で共通電極コンタクトホールを設ける画素は、3サブ画素中の1サブ画素で十分である。また、画素によっては、図12に示すように、共通電極コンタクトホール1012を設けるサブ画素1053の代わりにサブ画素151を配置することにより、すべてのサブ画素をサブ画素151にしてもよい。共通電極110図1Aは、隣接する画素間で接続され、かつITO等の透明導電膜で形成されているので、数画素にわたって共通電極の電位を安定化する上で、十分に低抵抗である。そのため、共通電極コンタクトホールを必要以上に設けないことにより、配線間のショート等の不具合の発生確率を減らすことが可能である。したがって、共通電極コンタクトホールを設けるサブ画素は、全画素の全サブ画素を合せたサブ画素数の1/3以下にすることが望ましい。柱状スペーサは、すべての画素に1個ずつ配置することもできるし、すべての画素のうち例えば1/2~1/8の画素に配置することもできる。柱状スペーサをすべての画素に配置する場合は、図11に示す画素と図12に示す画素とを所定の割合で配置してもよい。柱状スペーサをすべての画素のうち1/2~1/8の画素に配置する場合、柱状スペーサが存在しない画素においては、TFT基板側に図11又は図12に示すサブ画素151を設け、対向基板側に柱状スペーサを設けない構成としてもよい。本実施形態3の実施例1では、柱状スペーサを全画素に配置し、すべての画素を図11に示す画素とした。柱状スペーサを配置するサブ画素151のうち、台座117を配置するサブ画素と台座117を配置しないサブ画素との割合を1:15とした。これにより全画素のうち、1/16の画素に本柱が配置され、15/16の画素で補助柱が配置される。このように本柱の密度を少なくすることにより、両基板間のズレ等に伴う応力で黒表示がもやつくといった不具合を抑制することができ、良好な表示が得られた。また、共通電極コンタクトホールを有するサブ画素1053は全サブ画素数の1/3であり、この割合を1/3に以下とすることで、十分良好な歩留を得ることができた。本実施形態3の実施例2では、すべての画素のうち1/4の画素に柱状スペーサを配置し、図11に示す画素と図12に示す画素との割合を1:3とした。柱状スペーサを配置するサブ画素151のうち、台座117を配置するサブ画素と台座117を配置しないサブ画素との割合を1:3とした。これにより、全画素のうち、1/16の画素に本柱が配置され、残り3/16の画素で補助柱が配置される。補助柱の本数を実施例1に比べて、減らすことで、荷重耐性はやや落ちるものの、柱状スペーサ近傍の配向異常をより減ずることができ、コントラストを向上させることができ、更に良好な表示がえられた。また、共通電極コンタクトホールを有するサブ画素1053は全サブ画素の1/12であり、この割合が1/3以下となっており、十分良好な歩留を得ることができた。上述の例では、本柱を全画素の1/16とするようにしたが、柱状スペーサの性質により、1/4~1/48の範囲で、適切に定めていくことができる。また、台座117を配置しない補助柱の密度も、黒の表示品位と荷重耐性とのバランスにより、適宜定めていくことができる更に、小型品種など信号書き込みに余裕がある場合には、共通電極コンタクトホールを設けず、全画素を図12のような配列にしてもよい。本実施形態3では、全サブ画素において平坦化膜が存在しない領域が同一形状となり、なおかつ全サブ画素の走査信号配線上が共通電極によってシールドされている。このような構成により、走査線近傍まで広い領域を開口領域として確保し、高開口率化することができ、黒表示時の光漏れもないことから高コントラストが得られる。[実施形態4]本発明の実施形態4について、図15A及び図15B、図16A及び図16B、図17A及び図17B、図18、図19を用いて説明する。図15A、図16A及び図17Aは、実施形態4の液晶表示装置における1サブ画素を示す平面図である。図15B、図16B及び図17Bは、それぞれ図15A、図16A及び図17AにおけるA-A’部の断面図である。図18、図19は、1画素分のサブ画素を並べた平面図である。図15A及び図15Bに示すサブ画素は、柱状スペーサ1515を配置するサブ画素1551である。本実施形態4におけるサブ画素1551は、共通補助電極1561が設けられている点で、実施形態1におけるサブ画素151と異なる。共通補助電極1561は、共通信号配線1502に接続された第1金属層からなり、サブ画素1551の周縁にループ状に設けられ、走査信号配線1501から第2蓄積容量1542へ向かう方向と反対の方向側において、走査信号配線1501に沿って配置されている。なお、以下の平面内下又は上とは、平面図を見ている状態における平面図の下又は上という意味である。ここで、図1A及び図1Bに基づき、実施形態1におけるサブ画素151の問題点について説明する。サブ画素151は、走査信号線101の近傍まで広い領域を開口領域として確保することにより、高い開口率となっている。しかし、走査信号配線101よりも平面内下側図1Aでは、凹部領域114のエッジが開口領域の近傍にある。そのため、TFT基板131と対向基板132との重ね合わせ時に平面内下方向図1Aへ大きくずれが生じた場合、凹部領域114側壁の平面内下側図1Aに位置する平坦化膜108に、柱状スペーサ115が接触することがある。この場合、走査信号配線101よりも平面内下側図1Aで液晶の配向が乱れることにより、黒表示時に光漏れが発生する。また、最終的な重ね合わせ状態として、平面内上方向図1Aに大きくずれた場合、ブラックマトリクス120もずれることになる。この場合、走査信号配線101の近傍では弱い電界の漏れが生じているため、この弱い電界漏れによって液晶分子が回転している領域が、ブラックマトリクス120で遮光されずに黒表示時に視認されてしまうことがある。これに対し、本実施形態4におけるサブ画素1551では、走査信号配線1501の平面内下側図15Aに共通補助電極1561を配置することにより、実施形態1と比較して開口率は若干落ちるものの、TFT基板1531と対向基板1532との重ね合わせが大きくずれた場合でも、第1金属層からなる共通補助電極1561が遮光機能と電界遮蔽機能とを有するため、上述のような光漏れを抑制することができる。図16A及び図16Bに示すサブ画素は、柱状スペーサを配置せず共通電極コンタクトホールも配置しないサブ画素1652である。本実施形態におけるサブ画素1652は、共通補助電極1661が設けられている点で、実施形態1におけるサブ画素252と異なる。共通補助電極1661は、サブ画素1652の周縁にループ状に設けられ、走査信号配線1601よりも平面内下側図16Aに、走査信号配線1601に沿って配置されている。ここで、図2A及び図2Bに基づき、実施形態1におけるサブ画素252の問題点について説明する。サブ画素252では、サブ画素151と異なり柱状スペーサを配置しないため、TFT基板231と対向基板232との重ね合わせ時に平面内下方向図2Aに大きくずれた場合でも、柱状スペーサが平坦化膜に接触することによる黒表示時の光漏れは発生しない。しかし、TFT基板231と対向基板232との重ね合わせ時に平面内上方向図2Aに大きくずれが生じた場合、走査信号配線201の近傍の弱電界漏れ領域が、ブラックマトリクス220で遮光されず黒表示時に視認されてしまうことがある。これに対し、本実施形態4におけるサブ画素1652では、走査信号配線1601の平面内下側図16Aに共通補助電極1661を配置することで、実施形態1と比較して開口率は若干落ちるものの、TFT基板1631と対向基板1632との重ね合わせが大きくずれた場合でも、第1金属層からなる共通補助電極1661が遮光機能と電界遮蔽機能とを有するため、上述のような光漏れを抑制することができる。図17A及び図17Bに示すサブ画素は、柱状スペーサを配置せず、共通信号配線1702と共通電極1710とを接続する共通電極コンタクトホール1712を設ける、サブ画素1753である。本実施形態4におけるサブ画素1753は、共通補助電極1761を設けた点で、実施形態1におけるサブ画素353と異なる。共通補助電極1761は、サブ画素1753の周縁にループ状に設けられ、走査信号配線1701よりも平面内下側図17Aに、走査信号配線1701に沿って配置されている。ここで、図3A及び図3Bに基づき、実施形態1におけるサブ画素353の問題点について説明する。サブ画素353では、サブ画素151と異なり柱状スペーサを配置しないため、TFT基板331と対向基板332との重ね合わせが平面内下方向図3Aに大きくずれた場合でも、黒表示時の光漏れは発生しない。しかし、TFT基板331と対向基板332との重ね合わせ時に、平面内上方図3Aに大きくずれが生じた場合、走査信号配線301近傍の弱電界漏れ領域が、ブラックマトリクス320で遮光されず黒表示時に視認されてしまうことがある。これに対し、本実施形態4におけるサブ画素1753では、走査信号配線1701の平面内下側図17Aにも共通補助電極1761を配置していることにより、実施形態1と比較して開口率は若干落ちるものの、TFT基板1731と対向基板1732との重ね合わせが大きくずれた場合でも、第1金属層からなる共通補助電極1761が遮光機能と電界遮蔽機能とを有するため、上述のような光漏れを抑制することができる。図18及び図19は、本実施形態4の1画素分のサブ画素を並べた平面図である。本実施形態4における実施形態1図4との違いは、共通補助電極がループ状に延伸され、走査信号配線の平面内下側に配置されていることである。図18に示す1画素は、柱状スペーサ1515を配置するサブ画素1551、柱状スペーサを配置せず共通電極コンタクトホールを設けないサブ画素1652、及び、柱状スペーサを配置せず共通電極コンタクトホール1712を設けるサブ画素1753からなる。サブ画素1551は青Bの、サブ画素1652は緑Gの、サブ画素1753は赤Rの各カラーフィルタに対応する。このように、1画素内で共通電極コンタクトホールを設けるサブ画素は、3サブ画素中の1サブ画素で十分である。また、画素によっては、図19に示すように、共通電極コンタクトホール1712を設けるサブ画素1753の代わりに、共通電極コンタクトホールを設けないサブ画素1652を配置してもよい。つまり、図18に示す1画素は、柱状スペーサを配置せず共通電極コンタクトホールを設けないに2個のサブ画素1652、及び、柱状スペーサを配置せず共通電極コンタクトホール1712を設けるサブ画素1753からなる。共通電極1510、1610、1710図15A、図16A、図17Aは、隣接する画素間で接続され、かつITO等の透明導電膜で形成されているので、数画素にわたって当該共通電極の電位を安定化する上で、十分に低抵抗である。そのため、共通電極コンタクトホールは、必要以上に設けないことにより、配線間のショート等の不具合の発生確率を減らすことが可能である。したがって、共通電極コンタクトホールを設けるサブ画素は、全画素の全サブ画素を合せたサブ画素数の1/3以下にすることが望ましい。柱状スペーサは、すべての画素に1個ずつ配置することもできるし、すべての画素のうち例えば1/2~1/8の画素に配置することもできる。柱状スペーサをすべての画素に配置する場合は、図18に示す画素と図19に示す画素とを所定の割合で配置してもよい。すべての画素のうち1/2~1/8の画素に柱状スペーサを配置する場合、柱状スペーサを配置しない画素においては、図18又は図19に示すように、TFT基板側にサブ画素1551を設け、かつ対向基板側に柱状スペーサを設けない構成とすることもできるし、図18又は図19に示すサブ画素1551の代わりに、サブ画素1652で置き換えた構成とすることも可能である。本実施形態4の実施例1では、柱状スペーサをすべての画素に配置し、すべての画素を図18に示す画素とした。柱状スペーサを配置するサブ画素1551のうち、台座1517を配置するサブ画素と台座1517を配置しないサブ画素との割合を1:15とした。これにより全画素のうち、1/16の画素に本柱が配置され、15/16の画素で補助柱が配置される。このように本柱の密度を少なくすることにより、両基板間のズレ等に伴う応力で黒表示がもやつくといった不具合を抑制することができ、良好な表示が得られた。また、共通電極コンタクトホールを有するサブ画素1753は全サブ画素数の1/3であり、この割合を1/3に以下とすることで、十分良好な歩留を得ることができた。本実施形態4の実施例2では、すべての画素のうち1/4の画素に柱状スペーサを配置し、図18に示す画素と図19に示す画素との割合を1:3で周期的に配置した。柱状スペーサを配置するサブ画素1551のうち、台座1517を配置するサブ画素と台座1517を配置しないサブ画素との割合を1:3とした。これにより、全画素のうち、1/16の画素に本柱が配置され、残り3/16の画素で補助柱が配置される。補助柱の本数を実施例1に比べて、減らすことで、荷重耐性はやや落ちるものの、柱状スペーサ近傍の配向異常をより減ずることができ、コントラストを向上させることができ、さらに良好な表示がえられた。また、共通電極コンタクトホールを有するサブ画素1753は全サブ画素の1/12であり、この割合が1/3以下となっており、十分良好な歩留を得ることができた。更に、小型品種など信号書き込みに余裕がある場合には、共通電極コンタクトホールを設けず、すべての画素を図19に示す画素としてもよい。本実施形態4によれば、このような構成を採ったことにより、実施形態1と比較して開口率が若干落ちるものの、十分に広い領域を開口領域として確保し、高開口率化することができ、製造時にTFT基板と対向基板との重ねずれが生じた場合でも、黒表示時の光漏れがより確実に抑えられることから高コントラストが得られる。以上、実施形態1~4において、主にカラー表示について説明したが、対向基板側にカラーフィルタの色層を設けずに、モノクロ表示に適用することができる。例えば、実施形態4で言えば、対向基板はブラックマトリクス1520、1620、1720とオーバーコート1521,1621,1721と柱状スペーサ1515とのみで構成して、TFT基板側は実施形態4の実施例1と同じサブ画素構成とすることができる。この場合でも、本発明を適用することにより、実施形態4と同様に、高輝度で高コントラストの液晶表示装置を得ることができる。同様に、実施形態1~3に関しても、モノクロ表示に適用することができる。[補足説明]以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。[付記1]表示領域を有するサブ画素がマトリクス状に多数設けられたTFT基板と、このTFT基板に対向して設けられた対向基板と、この対向基板と前記TFT基板とに挟まれた液晶層と、前記TFT基板上に設けられた走査信号配線及び共通信号配線と、前記TFT基板、前記走査信号配線及び前記共通信号配線の上に設けられた第1絶縁膜と、この第1絶縁膜上に設けられたソース電極と、前記第1絶縁膜及び前記ソース電極の上に設けられた第2絶縁膜と、この第2絶縁膜上に設けられた平坦化膜と、この平坦化膜上に設けられ、前記共通信号配線に接続された、透明導電膜からなる共通電極と前記平坦化膜上に設けられ、前記ソース電極に接続された、透明導電膜からなる画素電極とを備え、前記共通電極と前記画素電極との間に発生する電界により、前記液晶層を動作させる横電界駆動方式の液晶表示装置であって、前記表示領域では全ての領域で前記平坦化膜が形成されており、前記第2絶縁膜上の前記平坦化膜が設けられていない領域からなる凹部領域が、前記ソース電極上の一部を含み、前記共通電極が前記凹部領域内に延在しており、前記共通信号配線と前記ソース電極とが前記第1絶縁膜を挟んだ構造からなる第1蓄積容量と、前記凹部領域内に設けられ、前記共通電極と前記ソース電極とが前記第2絶縁膜を挟んだ構造からなる第2蓄積容量とを更に備えていること、を特徴とする横電界駆動方式の液晶表示装置。[付記2]付記1記載の液晶表示装置であって、前記対向基板に設けられ、当該対向基板と前記TFT基板とのギャップを保持する柱状スペーサと、この柱状スペーサが配置されるサブ画素と、前記柱状スペーサが配置されないサブ画素とを更に備え、前記柱状スペーサが配置されるサブ画素における前記凹部領域は、前記柱状スペーサを支持する領域まで連続的に形成され、前記凹部領域内における前記共通電極は、前記第2絶縁膜を介して、前記走査信号配線及び前記ソース電極並びに当該走査信号配線と当該ソース電極との間を覆っている、ことを特徴とする液晶表示装置。[付記3]付記2記載の液晶表示装置であって、前記共通信号配線と同一層で形成され、当該共通信号配線に接続された共通補助電極を更に備え、前記共通補助電極は、前記走査信号配線を挟んで前記第2蓄積容量と対向する側に、当該走査信号配線に沿って配置されている、ことを特徴とする液晶表示装置。[付記4]付記2又は3記載の液晶表示装置であって、前記柱状スペーサが配置されないサブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ前記共通電極で覆われていない、ことを特徴とする液晶表示装置。[付記5]付記2又は3記載の液晶表示装置であって、前記柱状スペーサが配置されないサブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ当該平坦化膜上から前記共通電極で覆われている、ことを特徴とする液晶表示装置。[付記6]付記2又は3記載の液晶表示装置であって、前記柱状スペーサが配置されるサブ画素と前記柱状スペーサが配置されないサブ画素との前記凹部領域の形状は同一であり、前記柱状スペーサが配置されないサブ画素の前記凹部領域内では、前記共通電極が、前記第2絶縁膜を介して、前記走査信号配線及び前記ソース電極並びに当該走査信号配線と当該ソース電極との間を覆っている、ことを特徴とする液晶表示装置。[付記7]付記2乃至6のいずれか一つに記載の液晶表示装置であって、前記共通信号配線と前記共通電極とを電気的に接続する共通電極コンタクトホールを有するサブ画素と、前記共通電極コンタクトホールを有しないサブ画素と、を更に備えたことを特徴とする液晶表示装置。[付記8]付記7記載の液晶表示装置であって、前記共通電極コンタクトホールを有するサブ画素は、サブ画素全体の数に占める割合が1/3以下であり、サブ画素全体の中に一定の周期で配置されている、ことを特徴とする液晶表示装置。[付記9]付記7又は8記載の液晶表示装置であって、前記共通電極コンタクトホールを有しないサブ画素のいずれかに前記柱状スペーサが配置され、前記共通電極コンタクトホールを有するサブ画素には前記柱状スペーサが配置されない、ことを特徴とする液晶表示装置。[付記11]第1基板透明絶縁性基板上に第1金属層からなる走査信号配線が形成され、この走査信号配線上にゲート絶縁膜が形成され、このゲート絶縁膜上に薄膜半導体層並びに第2金属層からなる映像信号配線及びソース電極が形成され、前記薄膜半導体層上、前記映像信号配線上及び前記ソース電極上に無機絶縁膜が形成され、この無機絶縁膜上に平坦化膜が形成され、前記無機絶縁膜より上層に、透明導電膜からなる共通電極及び画素電極が設けられ、この画素電極はコンタクトホールを介して前記ソース電極と接続され、第2基板ガラス基板上には、少なくとも、遮光層と、当該第2基板と前記第1基板とのギャップを保持するための柱状スペーサとが設けられ、前記第1基板と前記第2基板とによって液晶材が挟持されている横電界駆動方式のアクティブマトリクス型液晶表示装置であって、前記ソース電極上の一部に前記平坦化膜が存在しない凹部領域があり、この凹部領域で前記共通電極が前記ソース電極を覆って蓄積容量を形成している、ことを特徴とする液晶表示装置。[付記12]付記11記載の液晶表示装置であって、1画素を構成する複数のサブ画素のうち、前記柱状スペーサが配置されたサブ画素において、前記第1基板上で前記柱状スペーサを支持するスペーサ支持領域は、前記平坦化膜が存在しないことから前記凹部領域に含まれ、この凹部領域において前記共通電極が前記走査信号配線及び前記ソース電極並びに両者の間を覆っている、ことを特徴とする液晶表示装置。[付記13]付記11又は12記載の液晶表示装置であって、前記柱状スペーサが配置されていないサブ画素において、前記平坦化膜は前記走査信号配線上に存在し、前記柱状スペーサが配置されたサブ画素において、前記ソース電極上の一部の近傍のみに前記平坦化膜が存在せず、前記柱状スペーサが配置されていないサブ画素において、前記走査信号配線が前記共通電極で覆われていない、ことを特徴とする液晶表示装置。[付記14]付記11又は12記載の液晶表示装置であって、前記柱状スペーサが配置されていないサブ画素において、前記平坦化膜は前記走査信号配線上に存在し、前記柱状スペーサが配置されたサブ画素において、前記ソース電極上の一部の近傍のみに前記平坦化膜が存在せず、前記柱状スペーサが配置されていないサブ画素において、前記走査信号配線が前記共通電極で覆われている、ことを特徴とする液晶表示装置。[付記15]付記11又は12記載の液晶表示装置であって、前記柱状スペーサが配置されていないサブ画素における前記凹部領域は、前記柱状スペーサが配置されているサブ画素における前記凹部領域と同一形状であり、前記柱状スペーサが配置されていないサブ画素において、前記走査信号配線が前記共通電極で覆われている、ことを特徴とする液晶表示装置。[付記16]付記11乃至15のいずれか一つに記載の液晶表示装置であって、前記共通電極と前記共通信号配線とがコンタクトホールを介して接続されているサブ画素と、前記共通電極と前記共通信号配線とがコンタクトホールを介して接続されていないサブ画素が混在する、ことを特徴とする液晶表示装置。[付記17]付記16記載の液晶表示装置であって、前記共通電極と前記共通信号配線とがコンタクトホールを介して接続されているサブ画素は、その割合が全体のサブ画素の1/3以下であり、かつ一定の周期で配置されている、ことを特徴とする液晶表示装置。[付記18]付記16又は17記載の液晶表示装置であって、前記共通電極と前記共通信号配線とがコンタクトホールを介して接続されているサブ画素は、前記柱状スペーサが配置されているサブ画素とは異なる、ことを特徴とする液晶表示装置。[付記21]TFT基板と、このTFT基板に対向して設けられた対向基板と、この対向基板と前記TFT基板とに挟まれた液晶材と、前記TFT基板上に部分的に設けられた走査信号配線及び共通信号配線と、前記走査信号配線及び前記共通信号配線を含む前記TFT基板上に設けられた第1絶縁膜と、この第1絶縁膜上に部分的に設けられたソース電極と、このソース電極を含む前記第1絶縁膜上に設けられた第2絶縁膜と、この第2絶縁膜上に部分的に設けられた平坦化膜と、前記第2絶縁膜上の前記平坦化膜が設けられていない領域からなる凹部領域と、前記平坦化膜上に部分的に設けられ、前記ソース電極に電気的に接続された、透明導電膜からなる画素電極と、前記平坦化膜上及び前記凹部領域内の前記第2絶縁膜上に部分的に設けられ、前記共通信号配線に電気的に接続された、透明導電膜からなる共通電極と、前記共通信号配線と前記ソース電極とが前記第1絶縁膜を挟んだ構造からなる第1蓄積容量と、前記共通電極と前記ソース電極とが前記第2絶縁膜を挟んだ構造からなる第2蓄積容量とを備え、前記共通電極と前記画素電極との間に発生する電界を前記液晶材に印加する横電界駆動方式の液晶表示装置。[付記22]付記21記載の液晶表示装置であって、前記凹部領域内において前記共通電極が前記第2絶縁膜を介して前記走査信号配線を覆っている、ことを特徴とする液晶表示装置。[付記23]付記21記載の液晶表示装置であって、前記対向基板に設けられ、当該対向基板と前記TFT基板とのギャップを保持する柱状スペーサと、前記柱状スペーサが配置される第1サブ画素と、前記柱状スペーサが配置されない第2サブ画素とを更に備え、前記第2サブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ前記共通電極で覆われていない、ことを特徴とする液晶表示装置。[付記24]付記21記載の液晶表示装置であって、前記対向基板に設けられ、当該対向基板と前記TFT基板とのギャップを保持する柱状スペーサと、前記柱状スペーサが配置される第1サブ画素と、前記柱状スペーサが配置されない第2サブ画素とを更に備え、前記第2サブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ当該平坦化膜上から前記共通電極で覆われている、ことを特徴とする液晶表示装置。[付記25]付記21記載の液晶表示装置であって、前記対向基板に設けられ、当該対向基板と前記TFT基板とのギャップを保持する柱状スペーサと、前記柱状スペーサが配置される第1サブ画素と、前記柱状スペーサが配置されない第2サブ画素とを更に備え、前記第1サブ画素と前記第2サブ画素との前記凹部領域の形状は同一であり、前記第2サブ画素の前記凹部領域内では前記走査信号配線の上方が前記共通電極で覆われている、ことを特徴とする液晶表示装置。[付記26]付記21記載の液晶表示装置であって、前記共通信号配線と前記共通電極とを電気的に接続するコンタクトホールを有する第3サブ画素と、前記コンタクトホールを有しない第4サブ画素と、を更に備えたことを特徴とする液晶表示装置。[付記27]付記26記載の液晶表示装置であって、前記第3サブ画素の数と前記第4サブ画素の数との和に占める前記第3サブ画素の割合が1/3以下であり、前記第3サブ画素と前記第4サブ画素とが一定の周期で配置されている、ことを特徴とする液晶表示装置。[付記28]付記26又は27記載の液晶表示装置であって、前記対向基板に設けられ、当該対向基板と前記TFT基板とのギャップを保持する柱状スペーサと、前記第4サブ画素のいずれかに前記柱状スペーサが配置され、前記第3サブ画素には前記柱状スペーサが配置されない、ことを特徴とする液晶表示装置。"