a第1配線基板と、b前記第1配線基板上に搭載された半導体チップと、c前記半導体チップ上に搭載された第2配線基板と、を備え、前記半導体チップは、b1並列に接続された複数のLDMOSFETと、b2前記複数のLDMOSFETの構成要素である複数のドレイン領域と接続するドレイン端子と、b3前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第1チップ用幅広貫通電極と、を有し、前記第2配線基板は、c1前記第2配線基板を貫通する第1基板用幅広貫通電極と、を有し、平面視において、前記第1チップ用幅広貫通電極と前記第1基板用幅広貫通電極とは重なる領域を有し、かつ、前記第1チップ用幅広貫通電極と前記第1基板用幅広貫通電極とは電気的に接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記第2配線基板の上面には、前記第1基板用幅広貫通電極と、前記第2配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする半導体装置。請求項2に記載の半導体装置であって、前記配線と前記複数の受動部品によって、前記第2配線基板の前記上面上に整合回路が形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記第1チップ用幅広貫通電極は、前記半導体チップを貫通する第1チップ用幅広貫通スルーホールの内壁に形成された絶縁膜と、前記絶縁膜を介して、前記第1チップ用幅広貫通スルーホールの内部に埋め込まれた導電材料とを有し、前記第1基板用幅広貫通電極は、前記第2配線基板を貫通する第1基板用幅広貫通スルーホールの内部に埋め込まれた導電材料を有することを特徴とする半導体装置。請求項4に記載の半導体装置であって、前記第1チップ用幅広貫通電極と前記第1基板用幅広貫通電極との間に異方性導電樹脂が介在していることを特徴とする半導体装置。請求項4に記載の半導体装置であって、前記絶縁膜は、酸化シリコン膜であり、前記導電性材料は、銅であることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記ドレイン端子は、前記半導体チップのチップ裏面側に形成されており、前記ドレイン端子と前記第1チップ用幅広貫通電極とは、前記チップ裏面側で電気的に接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記半導体チップは、さらに、前記複数のLDMOSFETの構成要素である複数のソース領域と電気的に接続され、かつ、前記半導体チップのチップ裏面側に形成されたソース端子と、を有し、前記ソース端子は、前記第1配線基板とバンプ電極によって電気的に接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記半導体チップは、さらに、前記半導体チップを貫通し、かつ、前記第1チップ用幅広貫通電極よりも断面積の小さな第1チップ用貫通電極と、を有し、前記第2配線基板は、さらに、前記第2配線基板を貫通し、かつ、前記第1基板用幅広貫通電極よりも断面積の小さな第1基板用貫通電極と、を有し、平面視において、前記第1チップ用貫通電極と前記第1基板用貫通電極とは重なる領域を有し、かつ、前記第1チップ用貫通電極と前記第1基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。請求項9に記載の半導体装置であって、前記チップ裏面側において、さらに、前記第1チップ用貫通電極と前記第1配線基板とがバンプ電極によって電気的に接続されていることを特徴とする半導体装置。請求項10に記載の半導体装置であって、前記第1チップ用貫通電極と前記第1基板用貫通電極には、基準電位が供給されることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記半導体チップは、さらに、前記複数のLDMOSFETの構成要素である複数のソース領域と接続するソース端子と、前記ソース端子と電気的に接続され、かつ、前記半導体チップを貫通する第2チップ用幅広貫通電極と、を有し、前記第2配線基板は、前記第2配線基板を貫通する第2基板用幅広貫通電極と、を有し、平面視において、前記第2チップ用幅広貫通電極と前記第2基板用幅広貫通電極とは重なる領域を有し、かつ、前記第2チップ用幅広貫通電極と前記第2基板用幅広貫通電極とは電気的に接続されていることを特徴とする半導体装置。請求項12に記載の半導体装置であって、前記ソース端子は、前記半導体チップのチップ裏面側に形成されており、前記ソース端子と前記第2チップ用幅広貫通電極とは、前記チップ裏面側で電気的に接続されていることを特徴とする半導体装置。請求項13に記載の半導体装置であって、前記チップ裏面側において、前記第2チップ用幅広貫通電極は、さらに、前記第1配線基板と幅広バンプ電極によって電気的に接続されていることを特徴とする半導体装置。請求項14に記載の半導体装置であって、前記第2チップ用幅広貫通電極と前記第2基板用幅広貫通電極には、基準電位が供給されることを特徴とする半導体装置。請求項15に記載の半導体装置であって、前記第2配線基板の上面には、前記第2基板用幅広貫通電極と、前記第2配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする半導体装置。請求項16に記載の半導体装置であって、前記配線と前記複数の受動部品によって、前記第2配線基板の前記上面上に整合回路が形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、平面視において、前記第2配線基板は、前記第1配線基板に内包されることを特徴とする半導体装置。aベースバンド信号を処理するベースバンド部と、b前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するRFIC部と、c前記RFIC部で変調された前記送信信号の電力を増幅する電力増幅器と、d前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、前記RFIC部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、前記電力増幅器を含む電力増幅モジュールは、h1第1配線基板と、h2前記第1配線基板上に搭載された半導体チップと、h3前記半導体チップ上に搭載された第2配線基板から構成され、前記半導体チップは、h21並列に接続された複数のLDMOSFETと、h22前記複数のLDMOSFETの構成要素である複数のドレイン領域と接続するドレイン端子と、h23前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第1チップ用幅広貫通電極と、を有し、前記第2配線基板は、h31前記第2配線基板を貫通する第1基板用幅広貫通電極と、を有し、平面視において、前記第1チップ用幅広貫通電極と前記第1基板用幅広貫通電極とは重なる領域を有し、かつ、前記第1チップ用幅広貫通電極と前記第1基板用幅広貫通電極とは電気的に接続されていることを特徴とする携帯電話機。請求項19に記載の携帯電話機であって、前記第2配線基板の上面には、前記第1基板用幅広貫通電極と、前記第2配線基板の前記上面に形成された配線を介して電気的に接続された複数の受動部品が搭載されていることを特徴とする携帯電話機。請求項20に記載の携帯電話機であって、前記配線と前記複数の受動部品によって、前記第2配線基板の前記上面上に、前記電力増幅器の出力と電気的に接続される出力整合回路が形成されていることを特徴とする携帯電話機。a第1配線基板と、b前記第1配線基板上に搭載された半導体チップと、c前記半導体チップ上に搭載された第2配線基板と、を備え、前記半導体チップは、b1並列に接続された複数のLDMOSFETと、b2前記複数のLDMOSFETの構成要素である複数のドレイン領域と接続するドレイン端子と、b3前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有し、前記第2配線基板は、c1前記第2配線基板を貫通する基板用貫通電極と、を有し、平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。a第1配線基板と、b前記第1配線基板上に搭載された半導体チップと、c前記半導体チップ上に搭載された第2配線基板と、を備え、前記半導体チップは、b1並列に接続された複数のHBTと、b2前記複数のHBTの構成要素である複数のコレクタ領域と接続するコレクタ端子と、b3前記コレクタ端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有し、前記第2配線基板は、c1前記第2配線基板を貫通する基板用貫通電極と、を有し、平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とする半導体装置。近年、GSMGlobalSystemforMobileCommunications登録商標方式、PCSPersonalCommunicationSystems方式、PDCPersonalDigitalCellular方式、およびCDMACodeDivisionMultipleAccess方式といった通信方式に代表される移動体通信機器例えば、携帯電話機が世界的に普及している。一般に、携帯電話機では、ベースバンド部で処理されたベースバンド信号をRFIC部で送信信号無線周波数信号に変調し、変調された送信信号の電力を電力増幅器で増幅する。そして、送信信号は、送信帯域を通過帯域とする送信フィルタを介して、アンテナから電波として放射される。一方、アンテナで受信された受信信号は、受信帯域を通過帯域とする受信フィルタを介して低雑音増幅器に入力される。そして、低雑音増幅器では、受信信号が増幅され、増幅された受信信号はRFIC部でベースバンド信号に復調される。その後、復調されたベースバンド信号はベースバンド部で処理される。このようにして、携帯電話機では、送受信が可能となっている。上述したように、携帯電話機では、送信信号の電力を増幅するために電力増幅器が使用される。この電力増幅器は、例えば、パワートランジスタとしてのLDMOSFETを形成した半導体チップを有しており、この半導体チップが配線基板上に実装されて電力増幅器を含む電力増幅モジュールが形成されている。通常、電力増幅モジュールにおいて、電力増幅器からの出力信号送信信号は、効率良く送信信号の電力を伝達するため、配線基板上に形成された出力整合回路に入力するようになっている。具体的には、電力増幅器を構成するLDMOSFETの出力端子ドレイン端子が半導体チップの表面上にパッドドレイン端子として形成され、このパッドと、配線基板に形成された出力整合回路が、例えば、金ワイヤで接続されている。ここで、例えば、携帯電話機の通話時などには、LDMOSFETに大きな電流が流れる。このことから、通常、LDMOSFETを形成した半導体チップには、複数のドレイン端子が設けられており、この複数のドレイン端子と出力整合回路の入力端子が複数本の金ワイヤで接続する構成が取られている。この構成により、LDMOSFETに流れる大きな電流は、複数本の金ワイヤに分岐して流れるので、特定の金ワイヤに大電流が流れることによる金ワイヤの溶断を防止することができる。このように構成されている電力増幅モジュールにおいて、本発明者が送信信号の電力増幅率を向上させる技術について検討したところ、上述した金ワイヤの抵抗によって、電力増幅率が一部制限されていることが判明した。すなわち、LDMOSFETのドレイン端子から出力される送信信号は、金ワイヤを介して、出力整合回路に入力される。ところが、金ワイヤの抵抗成分によって送信信号が一部減衰してしまうため、結果的に、送信信号の電力増幅率が制限されることになる。特に、金ワイヤは、通常、ワイヤボンディングによって形成されることから、金ワイヤは、配線基板とドレイン端子パッドとの間でループを描くように形成される。このため、配線基板とドレイン端子を接続する金ワイヤの長さが必要以上に長くなり、これによって、金ワイヤの抵抗が大きくなると考えられる。また、複数の金ワイヤが使用されるが、例えば、1本の金ワイヤの直径は、約25μmであり、実装技術の制限などから、ドレイン端子と出力整合回路とを接続する金ワイヤの本数が4本~6本程度に制限されることも、金ワイヤの抵抗成分を低下させることができない一因となっていると考えられる。本発明の目的は、例えば、送信信号の電力増幅効率を向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、a第1配線基板と、b前記第1配線基板上に搭載された半導体チップと、c前記半導体チップ上に搭載された第2配線基板と、を備える。ここで、前記半導体チップは、b1並列に接続された複数のLDMOSFETと、b2前記複数のLDMOSFETの構成要素である複数のドレイン領域と接続するドレイン端子と、b3前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有する。また、前記第2配線基板は、c1前記第2配線基板を貫通する基板用貫通電極と、を有する。このとき、平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とするものである。また、代表的な実施の形態による半導体装置は、a第1配線基板と、b前記第1配線基板上に搭載された半導体チップと、c前記半導体チップ上に搭載された第2配線基板と、を備える。ここで、前記半導体チップは、b1並列に接続された複数のHBTと、b2前記複数のHBTの構成要素である複数のコレクタ領域と接続するコレクタ端子と、b3前記コレクタ端子と電気的に接続され、かつ、前記半導体チップを貫通するチップ用貫通電極と、を有する。また、前記第2配線基板は、c1前記第2配線基板を貫通する基板用貫通電極と、を有する。このとき、平面視において、前記チップ用貫通電極と前記基板用貫通電極とは重なる領域を有し、かつ、前記チップ用貫通電極と前記基板用貫通電極とは電気的に接続されていることを特徴とするものである。また、代表的な実施の形態による携帯電話機は、aベースバンド信号を処理するベースバンド部と、b前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するRFIC部と、を備える。そして、c前記RFIC部で変調された前記送信信号の電力を増幅する電力増幅器と、d前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備える。このとき、前記RFIC部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する。ここで、前記電力増幅器を含む電力増幅モジュールは、h1第1配線基板と、h2前記第1配線基板上に搭載された半導体チップと、h3前記半導体チップ上に搭載された第2配線基板から構成される。そして、前記半導体チップは、h21並列に接続された複数のLDMOSFETと、h22前記複数のLDMOSFETの構成要素である複数のドレイン領域と接続するドレイン端子と、h23前記ドレイン端子と電気的に接続され、かつ、前記半導体チップを貫通する第1チップ用幅広貫通電極と、を有する。さらに、前記第2配線基板は、h31前記第2配線基板を貫通する第1基板用幅広貫通電極と、を有する。このとき、平面視において、前記第1チップ用幅広貫通電極と前記第1基板用幅広貫通電極とは重なる領域を有し、かつ、前記第1チップ用幅広貫通電極と前記第1基板用幅広貫通電極とは電気的に接続されていることを特徴とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。送信信号の電力増幅効率を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。実施の形態1<図面を使用した課題の説明>まず、本発明者が検討した半導体装置が有する課題について、図面を参照しながら説明する。図23は、携帯電話機などの移動体通信機器に使用される電力増幅モジュールの実装構成を示す上面図である。ここでいう電力増幅モジュールとは、少なくとも、配線基板PCB基板PrintedCircuitBoard上に、電力増幅器を構成する半導体チップおよび出力整合回路を構成する受動部品が実装されたモジュールをいうものとする。図23に示すように、本発明者が検討した電力増幅モジュールは、矩形形状の配線基板WBを有しており、この配線基板WB上に半導体チップCHPが搭載されている。この半導体チップCHPには、パワートランジスタを構成要素とする電力増幅器が形成されている。具体的に、パワートランジスタとしては、LDMOSFETが挙げられる。さらに、配線基板WB上には、配線で接続された複数の受動部品SMDが搭載されており、配線および複数の受動部品SMDによって、出力整合回路が形成されている。そして、半導体チップCHPに形成されているパッドPDと、出力整合回路を構成する配線が複数本の金ワイヤWで接続されている。次に、図24は、図23のA-A線で切断した断面図である。図24に示すように、配線基板WB上に、例えば、銀ペーストPSTを介して半導体チップCHPが搭載されており、この半導体チップCHPに形成されているパッドPDと配線基板WB上に形成されている端子TEが金ワイヤWで電気的に接続されている。そして、配線基板WBのチップ搭載面には樹脂MRが形成されており、この樹脂MRによって、半導体チップCHPや金ワイヤWが覆われて保護されている。このように構成されている本発明者が検討した電力増幅モジュールにおいて、電力増幅器からの出力信号送信信号は、効率良く送信信号の電力を伝達するため、配線基板WB上に形成された出力整合回路に入力するようになっている。具体的には、図23に示すように、電力増幅器を構成するLDMOSFETの出力端子ドレイン端子が半導体チップCHPの表面上にパッドPDドレイン端子として形成され、このパッドPDと、配線基板WBに形成された出力整合回路複数の受動部品SMDおよび配線から構成されるが、例えば、金ワイヤWで接続されている。ここで、例えば、携帯電話機の通話時などには、LDMOSFETに大きな電流が流れる。このことから、LDMOSFETを形成した半導体チップCHPには、複数のドレイン端子パッドPDが設けられており、この複数のドレイン端子パッドPDと出力整合回路の配線入力端子が複数本の金ワイヤWで接続する構成が取られている。この構成により、LDMOSFETに流れる大きな電流は、複数本の金ワイヤWに分岐して流れるので、特定の金ワイヤWに大電流が流れることによる金ワイヤWの溶断を防止することができる。上述した電力増幅モジュールにおいて、本発明者が送信信号の電力増幅率を向上させる技術について検討したところ、上述した金ワイヤWの抵抗によって、電力増幅率が一部制限されていることが明らかになった。すなわち、LDMOSFETのドレイン端子パッドPDから出力される送信信号は、金ワイヤWを介して、出力整合回路に入力される。ところが、金ワイヤWの抵抗成分によって送信信号が一部減衰してしまうため、結果的に、送信信号の電力増幅率が制限されることになるのである。特に、金ワイヤWは、通常、ワイヤボンディングによって形成されることから、例えば、図24に示すように、金ワイヤWは、配線基板WBとドレイン端子パッドPDとの間でループを描くように形成される。このため、配線基板WBとドレイン端子パッドPDを接続する金ワイヤWの長さが必要以上に長くなり、これによって、金ワイヤWの抵抗が大きくなる。また、複数の金ワイヤWが使用されるが、例えば、1本の金ワイヤの直径は、約25μmであり、実装技術の制限などから、ドレイン端子パッドPDと出力整合回路とを接続する金ワイヤWの本数が4本~6本程度に制限されることも、金ワイヤWの抵抗成分を低下させることができない一因となっていると考えられる。そこで、本実施の形態1では、携帯電話機などの移動体通信機器から出力される送信信号の電力増幅効率を向上できる工夫を施している。以下に、この工夫を施した本実施の形態1における技術的思想について、図面を参照しながら説明する。<携帯電話機の構成および動作>図1は、携帯電話機の送受信部の構成を示すブロック図である。図1に示すように、携帯電話機1は、アプリケーションプロセッサ2、メモリ3、ベースバンド部4、RFIC5、電力増幅器6、SAWSurfaceAcousticWaveフィルタ7、アンテナスイッチ8およびアンテナ9を有している。アプリケーションプロセッサ2は、例えば、CPUCentralProcessingUnit、中央処理装置から構成され、携帯電話機1のアプリケーション機能を実現する機能を有している。具体的には、メモリ3から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ3は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ2を動作させるプログラムや、アプリケーションプロセッサ2での処理データを記憶するように構成されている。また、メモリ3は、アプリケーションプロセッサ2だけでなく、ベースバンド部4ともアクセスできるようになっており、ベースバンド部4で処理されるデータの記憶にも使用できるようになっている。ベースバンド部4は、送信時には、操作部を介したユーザ通話者からの音声信号アナログ信号をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。RFIC5は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器6は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。SAWフィルタ7は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。アンテナスイッチ8は、携帯電話機1に入力される受信信号と携帯電話機1から出力される送信信号とを分離するためのものであり、アンテナ9は、電波を送受信するためのものである。携帯電話機1は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部4で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、RFIC5に入力する。RFIC5では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数RFRadioFrequency周波数の信号に変換する。無線周波数に変換された信号は、RFIC5から電力増幅器6に出力される。電力増幅器6に入力した無線周波数の信号は、電力増幅器6で増幅された後、アンテナスイッチ8を介してアンテナ9より送信される。次に、信号を受信する場合について説明する。アンテナ9により受信された無線周波数の信号受信信号は、SAWフィルタ7を通過した後、RFIC5に入力する。RFIC5では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、RFIC5からベースバンド部4に出力される。このベースバンド信号がベースバンド部4で処理され、音声信号が出力される。上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器6によって信号は増幅された後、アンテナスイッチ8を介してアンテナ9から出力される。<電力増幅モジュールの回路ブロック構成>以下では、この電力増幅モジュールPAの回路ブロック構成について説明する。図2は、本実施の形態における電力増幅モジュールPAの回路ブロック構成を示す図である。図2において、本実施の形態における電力増幅モジュールPAは、少なくとも、電力増幅器6、出力整合回路12a、12b、検波回路13a、13b、ローパスフィルタLPF1、LPF2を含むが、さらに、アンテナスイッチ8やダイプレクサDiを含ませることができる。ここで説明する電力増幅モジュールPAは、一例として、図2に示すように、アンテナスイッチ8やダイプレクサDiを一体的に含まないものとして説明する。電力増幅器6は、整合回路10a、10b、増幅回路LB、HBおよび制御回路11から構成されている。整合回路10aは、電力増幅モジュールPAの入力端子TXLBinに入力する入力信号RF入力の反射を抑制して効率良く増幅回路LBに出力できるようになっている。この整合回路10aは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路10aに入力される入力信号は、第1周波数帯の信号である。例えば、第1周波数帯の信号としては、GSMGlobalSystemforMobileCommunication方式を利用した信号が挙げられ、周波数帯としては、GSM低周波帯域の824MHz~915MHzを使用している信号である。増幅回路LBは、整合回路10aに接続されており、整合回路10aから出力された入力信号を増幅するように構成されている。すなわち、増幅回路LBは、GSM低周波帯域の入力信号を増幅するアンプであり、例えば、3つの増幅段から構成されている。増幅回路LBでは、整合回路10aから出力されたGSM低周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路LBによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路LBには電源電位Vdd1とグランド電位GND電位が供給されている。このように、電力増幅器6には、GSM低周波帯域の入力信号を増幅するための整合回路10aと増幅回路LBを有しているが、さらに、電力増幅器6には、GSM高周波帯域1710MHz~1910MHzの入力信号も増幅できるようになっている。具体的には、電力増幅器6は、さらに、整合回路10bと増幅回路HBを有している。整合回路10bは、電力増幅モジュールPAの入力端子TXHBinから入力する入力信号RF入力の反射を抑制して効率良く増幅回路HBに出力できるようになっている。この整合回路10bは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路10bに入力される入力信号は、第2周波数帯の信号である。例えば、第2周波数帯の信号としては、GSMGlobalSystemforMobileCommunication方式を利用した信号が挙げられ、周波数帯としては、GSM高周波帯域の1710MHz~1910MHzを使用している信号である。この整合回路10bは、GSM高周波帯域の信号用の整合回路であり、上述したGSM低周波帯域の信号用の整合回路とは異なる数値の受動部品から構成されている。増幅回路HBは、整合回路10bに接続されており、整合回路10bから出力された入力信号を増幅するように構成されている。すなわち、増幅回路HBは、GSM高周波帯域の入力信号を増幅するアンプであり、例えば、3つの増幅段から構成されている。増幅回路HBでは、整合回路10bから出力されたGSM高周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路HBによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路HBには電源電位Vdd2とグランド電位GND電位が供給されている。このとき、増幅回路LBに供給される電源電位Vdd1と、増幅回路HBに供給される電源電位Vdd2とは同じ固定電位であり、ともに、グランド電位よりも高い電位となっている。以上のように本実施の形態における電力増幅器6は、GSM低周波帯域の信号とGSM高周波帯域の信号という異なる周波数帯域の信号を増幅できるように構成されている。そして、電力増幅器6は、GSM低周波帯域の信号を増幅する増幅回路LBと、GSM高周波帯域の信号を増幅する増幅回路HBとを制御する制御回路11を有している。制御回路11は、電力増幅モジュールPAに入力される電源電源電圧と制御信号パワー制御電圧にしたがって、それぞれ、増幅回路LBと増幅回路HBにバイアス電圧を印加して増幅度を制御するように構成されている。このように、制御回路11は、増幅回路LBと増幅回路HBとの制御を行なうが、増幅回路LBの増幅度や増幅回路HBの増幅度が一定になるようにフィードバック制御を行なっている。このフィードバック制御の構成について説明する。フィードバック制御を実現するために、GSM低周波帯の信号を増幅する増幅回路LBの出力には、方向性結合器カプラ図示せずが設けられている。方向性結合器は、増幅回路LBで増幅された増幅信号の電力を検出できるように構成されている。具体的に方向性結合器は、主線路を構成する配線と副線路を構成する配線から形成されており、主線路を進行する増幅信号の電力を電磁界結合によって副線路で検出するものである。この方向性結合器には、検波回路13aが接続されている。検波回路13aは、方向性結合器により検出された電力を電圧あるいは電流に変換して制御回路11に検出信号を出力するように構成されている。このように、フィードバック制御は、方向性結合器と検波回路13aにより実現されている。制御回路11では、検波回路13aから入力した検出信号と制御信号パワー制御電圧の差分を算出し、算出した差分がなくなるように増幅回路LBに印加するバイアス電圧を調整するように構成されている。このようにして、制御回路11は、増幅回路LBの増幅度が一定になるように制御している。同様に、GSM高周波帯の信号を増幅する増幅回路HBの出力には、方向性結合器カプラ図示せずが設けられ、この方向性結合器に検波回路13bが接続されている。検波回路13bで検出された検出信号は、制御回路11に入力するようになっている。次に、出力整合回路12aは、電力増幅器6に含まれる増幅回路LBで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路12aは、増幅回路LBで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路12aには、増幅回路LBで増幅された増幅信号が入力されるため、GSM低周波帯域の信号用の整合回路である。ローパスフィルタLPF1は、出力整合回路12aに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路LBで入力信号を増幅する場合、GSM低周波帯域の信号が増幅されるが、このとき、GSM低周波帯域の整数倍の高調波も生成される。この高調波は、GSM低周波帯域の信号に含まれることになるが、GSM低周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたGSM低周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路12aの後に接続されたローパスフィルタLPF1である。このローパスフィルタLPF1は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタLPF1は、GSM低周波帯域の増幅信号を通過させる一方、GSM低周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタLPF1により、GSM低周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。続いて、GSM高周波帯域の増幅信号を生成する増幅回路HBの出力にも、出力整合回路12bとローパスフィルタLPF2が接続されている。具体的に、出力整合回路12bは、電力増幅器6に含まれる増幅回路HBで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路12bは、増幅回路HBで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路12bには、増幅回路HBで増幅された増幅信号が入力されるため、GSM高周波帯域の信号用の整合回路である。ローパスフィルタLPF2は、出力整合回路12bに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路HBで入力信号を増幅する場合、GSM高周波帯域の信号が増幅されるが、このとき、GSM高周波帯域の整数倍の高調波も生成される。この高調波は、GSM高周波帯域の信号に含まれることになるが、GSM高周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたGSM高周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路12bの後に接続されたローパスフィルタLPF2である。このローパスフィルタLPF2は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタLPF2は、GSM高周波帯域の増幅信号を通過させる一方、GSM高周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタLPF2により、GSM高周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。次に、アンテナスイッチ8は、アンテナANTに接続する回線を切り替えるように構成されており、この回線の切り替えは、切り替えスイッチによって行なわれる。具体的に、アンテナスイッチ8を構成する切り替えスイッチは、ローパスフィルタLPF1の出力とローパスフィルタLPF2の出力を切り替えて、アンテナANTに接続するように構成されている。つまり、ローパスフィルタLPF1から出力されるGSM低周波帯域の増幅信号をアンテナANTから出力する場合には、切り替えスイッチによって、ローパスフィルタLPF1の出力をアンテナANTに接続するように構成されている。一方、ローパスフィルタLPF2から出力されるGSM高周波帯域の増幅信号をアンテナANTから出力する場合には、切り替えスイッチによって、ローパスフィルタLPF2の出力をアンテナANTに接続するようになっている。このようにアンテナスイッチ8は、二系統の出力送信状態を切り替えるように構成されているとともに、さらに、受信状態にも切り替えることができるように構成されている。例えば、受信状態では、アンテナで受信した受信信号を受信回路へ出力するように切り替えスイッチを動作させるようになっている。この受信回路も複数存在するため、複数の受信回路へ切り替えることができるように切り替えスイッチが構成されている。例えば、複数の受信信号を出力する受信端子RX1~RX4が設けられており、アンテナANTで受信された受信信号は、アンテナスイッチ8による切り替えにより対応する受信回路へ出力されるように構成されている。アンテナスイッチ8を構成する切り替えスイッチの制御は、ベースバンド部4からの制御信号に基づいて、アンテナスイッチ8内に形成されているデコーダ14によって行なわれる。このデコーダ14は、電力増幅器6のチップ内に内蔵されていても構わない。例えば、増幅された増幅信号RF信号低周波帯域、送信信号は、アンテナスイッチ8内に形成されている切り替えスイッチスイッチング素子のオン/オフによってアンテナANTへの出力/非出力が制御されている。また、アンテナからの受信信号は、アンテナスイッチ8内に形成されている別の切り替えスイッチスイッチング素子のオン/オフによって受信回路への出力/非出力が制御される。同様に、アンテナを介して送信される送信信号である増幅された増幅信号RF信号高周波帯域も図示していないが、アンテナスイッチ8内の切り替えスイッチスイッチング素子のオン/オフによってアンテナANTへの出力/非出力が制御されている。続いて、ダイプレクサDiは、低周波帯域と高周波帯域の2つの異なる周波数帯域を分離する部品であり、アンテナ共有器、分波器とも呼ばれることもある。ダイプレクサDiを用いることで帯域の異なる信号を高価なアンテナスイッチを余分に使用しなくても1本のアンテナのみで信号分離を行うことができる。また、低周波帯域および高周波帯域の送信モード電力増幅器6から出力された大電力がスイッチを介してアンテナから送信される場合時、電力増幅器6からの大電力がオフしている片方のスイッチはダイプレクサDiにより分離されている。そのため大電力に耐えられる回路的工夫が不要となるため、回路構成が簡素化できる利点もある。<電力増幅モジュールの動作>本実施の形態における電力増幅モジュールPAは上記のように構成されており、以下に、その動作について説明する。図2に示すように、本実施の形態では、GSM低周波帯域の信号およびGSM高周波帯域の信号を増幅することができるように構成されているが、動作は同様なので、GSM低周波帯域の信号を増幅する動作について説明する。なお、通信方式は、GSM方式について説明しているが、その他の通信方式であってもよい。図2に示すように、電力増幅モジュールPAに微弱な入力信号RF入力が入力されると、まず、微弱な入力信号は、整合回路10aに入力する。整合回路10aでは、微弱な入力信号に対して、インピーダンス整合をとっているので、反射することなく効率的に入力信号が増幅回路LBに向って出力される。続いて、増幅回路LBに入力した入力信号は、増幅回路LBを構成する3つの増幅段によって電力が増幅される。このとき、増幅回路LBによる電力の増幅は、制御回路11によって制御される。具体的には、制御回路11に入力する電源電源電圧と制御信号パワー制御電圧に基づいて、制御回路11は、増幅回路LBにバイアス電圧を印加する。すると、増幅回路LBは、制御回路11からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。このようにして、電力増幅器6で増幅された増幅信号が出力される。電力増幅器6から出力される増幅信号は、一定電力であることが望ましい。しかし、外部からの影響により実際に出力される増幅信号の電力が所望の電力になっているとは限らない。そこで、増幅回路LBを制御する制御回路11にフィードバックをかけている。このフィードバック回路の動作について説明する。増幅回路LBで増幅された増幅信号の電力は、方向性結合器カプラ図示せずによって検出される。方向性結合器で検出された電力は、方向性結合器に接続されている検波回路13aで電圧に変換される。検波回路13aで変換された電圧からなる検出信号は、制御回路11に入力する。一方、制御回路11には、電力増幅モジュールPAの外部から入力した制御信号パワー制御電圧も入力している。そして、制御回路11は、検波回路13aで変換された検出信号と、電力増幅モジュールPAの外部から入力した制御信号との差分を算出する。次に、制御回路11は、算出された差分がなくなるように制御回路11から増幅回路LBへ印加するバイアス電圧を制御する。このようにして、増幅回路LBで増幅された増幅信号の電力が一定となる。この動作がフィードバック回路の動作である。続いて、増幅回路LBで増幅された増幅信号は、出力整合回路12aに入力する。出力整合回路12aでは、増幅された増幅信号に対して、インピーダンス整合をとっているので、反射することなく効率的に増幅信号がローパスフィルタLPF1に向って出力される。続いて、ローパスフィルタLPF1に入力した増幅信号は、ローパスフィルタLPF1で増幅信号に含まれる高次高調波が除去される。その後、ローパスフィルタLPF1を通過した増幅信号は、アンテナスイッチ8に入力する。このとき、ベースバンド部からのスイッチ切り替え制御信号によってアンテナスイッチ8を構成する切り替えスイッチが制御される。いまの場合には、ローパスフィルタLPF1とアンテナANTが電気的に接続するように切り替えスイッチを制御する。これにより、ローパスフィルタLPF1から出力された増幅信号は、オン状態の切り替えスイッチを介してダイプレクサDiに出力され、このダイプレクサDiからアンテナANTへ送信される。以上のようにして、電力増幅モジュールPAで増幅された増幅信号をアンテナANTから送信することができる。次に、アンテナANTで受信した受信信号を取り込む動作について説明する。アンテナANTで受信された受信信号は、ダイプレクサDiを介してアンテナスイッチ8に入力する。アンテナスイッチ8に入力した受信信号は、ベースバンド部からのスイッチ切り替え制御信号により切り替えスイッチを切り替える。具体的には、アンテナANTと電力増幅モジュールPAの外部に設けられている受信回路図示せずとを電気的に接続するように、アンテナスイッチ8に含まれる切り替えスイッチを切り替える。すると、アンテナANTで受信された受信信号は、アンテナスイッチ8を構成する切り替えスイッチを介して受信回路に入力する。そして、受信回路内で信号処理される。このようにして、受信信号を受信することができる。<増幅回路の構成>続いて、図2に示す増幅回路LBの構成例について説明する。図3は、増幅回路LBの構成例を示す図である。なお、図3には図示していないが、図2に示す増幅回路HBも増幅回路LBと同様の構成をしているため説明は省略する。図3に示すように、増幅回路LBは、LDMOSFETからなる複数の増幅段Q1~増幅段Q3と、段間整合回路15a、15bとを有している。増幅段Q1のゲート電極は、図2に示す整合回路10aに接続されており、増幅段Q1のドレイン電極は、段間整合回路15aの入力と接続されている。そして、段間整合回路15aの出力は、増幅段Q2のゲート電極に接続されており、増幅段Q2のドレイン電極は段間整合回路15bの入力に接続されている。さらに、段間整合回路15bの出力は、増幅段Q3のゲート電極に接続されており、増幅段Q3のドレイン電極は、図2に示す出力整合回路12aと接続されている。増幅段Q1~増幅段Q3のドレイン電極は電源電位Vdd1に接続されており、増幅段Q1~増幅段Q3のソース電極はグランド電位に接続されている。具体的に、増幅段Q1のソース電極はグランド電位GND1に接続され、増幅段Q2のソース電極はグランド電位GND2に接続されている。同様に、増幅段Q3のソース電極はグランド電位GND3に接続されている。一方、増幅段Q1~増幅段Q3のゲート電極は、制御回路11と接続されている。このように構成されている増幅回路LBにおいては、図2に示す整合回路10aから出力された入力信号が増幅段Q1に入力する。そして、増幅段Q1では、制御回路11からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。その後、増幅段Q1で増幅された信号は、段間整合回路15aを通って、増幅段Q2に入力する。増幅段Q2では、制御回路11からのバイアス電圧に基づいて増幅段Q1から出力された信号を増幅して出力する。その後、増幅段Q2で増幅された信号は、段間整合回路15bを通って、増幅段Q3に入力する。増幅段Q3では、制御回路11からのバイアス電圧に基づいて増幅段Q2から出力された信号を増幅して出力する。以上のようにして、増幅段Q1~増幅段Q3を有する増幅回路LBから入力信号を増幅した増幅信号を出力することができる。次に、上述した電力増幅モジュールPAに含まれる電力増幅器6のデバイス構成について説明する。電力増幅器6は、例えば、1つの半導体チップに形成されている。半導体チップ内または表層部分には、増幅回路LB、HBを構成する半導体増幅素子例えばLDMOSFET、制御回路11を構成する半導体素子MOSFETおよび整合回路段間整合回路10a、10bを構成する受動素子受動部品などが形成されている。このように、電力増幅モジュールPAは、電力増幅器6を有し、半導体チップはその電力増幅器6を構成する半導体素子が形成されている。半導体チップは、例えば、単結晶シリコンなどからなる半導体基板半導体ウェハに半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。以下に、増幅回路LB、HBを構成する半導体増幅素子パワートランジスタであるLDMOSFETのデバイス構造について説明する。<LDMOSFETのデバイス構造>次に、電力増幅器6の増幅回路LBや増幅回路HBを構成するLDMOSFETのデバイス構造について図面を参照しながら説明する。図4は、LDMOSFETの断面構造を示す断面図である。図4において、p型のシリコン単結晶からなる半導体基板1S上には、p-型の半導体層からなるエピタキシャル層EPIが形成されている、そして、半導体基板1Sの表面には、p型ウェルPWLが形成されている。次に、半導体基板1Sの表面には、ゲート絶縁膜GOXが形成されており、このゲート絶縁膜GOX上にゲート電極Gおよびキャップ絶縁膜CAPが形成されている。ゲート絶縁膜GOXは、例えば、薄い酸化シリコン膜などからなり、ゲート電極Gはポリシリコン膜から形成されている。そして、ゲート電極Gに整合して、n-型オフセットドレイン領域ODR1が形成されるとともに、n-型ソース領域SR1が形成されている。n-型ソース領域SR1に隣接するようにp型ハロー領域HALOが形成されている。ゲート電極Gの両側の側壁には、サイドウォールSWが形成されており、このサイドウォールSWに整合して、n型オフセットドレイン領域ODR2およびn型ドレイン領域DR1が形成されている。同様に、n-型ソース領域SR1の外側には、サイドウォールSWに整合して、n型ソース領域SR2が形成されている。そして、n型ソース領域SR2の外側にp型半導体領域PR1が形成されている。このように構成されたLDMOSFET上には、窒化シリコン膜SNおよび酸化シリコン膜の積層膜からなる層間絶縁膜IL1が形成されており、この層間絶縁膜IL1を貫通するコンタクトホールCNT1が形成されている。コンタクトホールCNT1には、例えばバリア膜とタングステン膜からなるプラグPLG1が埋め込まれている。プラグPLG1を形成した層間絶縁膜IL1上には、例えばアルミニウム膜からなる第1層配線L1が形成され、この第1層配線L1を覆うように酸化シリコン膜からなる層間絶縁膜IL2が形成されている。この層間絶縁膜IL2には、第1層配線L1へ貫通する接続孔CNT2が形成されており、この接続孔CNT2にプラグPLG2が埋め込まれている。そして、プラグPLG2を形成した層間絶縁膜IL2上には、第2層配線L2が形成されている。この第2層配線L2より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図4では省略する。なお、図4に示すLDMOSFETが複数個並列に接続されて、例えば、図3に示す増幅段Q1、増幅段Q2および増幅段Q3が形成される。<電力増幅モジュールの実装構成本実施の形態1における特徴>続いて、本実施の形態1における電力増幅モジュールPAの実装構成について、図面を参照しながら説明する。本実施の形態1は、電力増幅モジュールPAの実装構成に特徴があるので、この特徴点も含めて説明する。まず、図5は、本実施の形態1における電力増幅モジュールPAの構成を示す上面図である。図5に示すように、本実施の形態1における電力増幅モジュールPAは、例えば、矩形形状をした配線基板WB1を有しており、この配線基板WB1上に半導体チップCHPが搭載されている。そして、この半導体チップCHP上に配線基板WB2が形成されている。ここで、図5では、平面視において、半導体チップCHPの面積のほうが配線基板WB2よりも大きく図示されているが、これは、配線基板WB2の下層に半導体チップCHPが配置されていることをわかりやすくするためのものである。したがって、本実施の形態1では、平面視において、半導体チップCHPの面積が配線基板WB2の面積よりも大きい場合に限らず、半導体チップCHPの面積と配線基板WB2の面積が等しい場合や、半導体チップCHPの面積が配線基板WB2の面積よりも小さい場合も含まれる。図5において、例えば、配線基板WB1には、図2に示すローパスフィルタLPF1やローパスフィルタLPF2が形成されている。具体的に、ローパスフィルタLPF1やローパスフィルタLPF2は、インダクタ配線やコンデンサ容量素子などの受動部品から構成されているので、配線基板WB1上には、配線や複数の受動部品SMD1が搭載されていることになる。また、配線基板WB1上には、半導体チップCHPが搭載されているが、この半導体チップCHPには、例えば、図2に示す電力増幅器6の構成要素増幅回路LBや増幅回路HBを構成するLDMOSFET、制御回路11を構成するMOSFETなどが形成されている。さらに、半導体チップCHP上に配置されている配線基板WB2には、例えば、図2に示す出力整合回路12aや出力整合回路12bが形成されている。この出力整合回路12aや出力整合回路12bもインダクタ配線やコンデンサ容量素子から構成されているので、配線基板WB2上には、配線および受動部品SMD2が搭載されていることになる。さらに、半導体チップCHP上に配置されている配線基板WB2の実装構成について説明する。図6は、本実施の形態1における配線基板WB2に形成されている構成要素の詳細について説明する図である。図6に示すように、配線基板WB2上には、出力整合回路12aおよび出力整合回路12bが形成されている。出力整合回路12aと出力整合回路12bの構成は、ほぼ同様インダクタンス値や容量値が異なるであるので、出力整合回路12aを例に取って説明する。図6において、出力整合回路12aは、配線インダクタやコンデンサ容量素子から構成されており、これらの受動部品SMD2や配線からなる出力整合回路12aと電気的に接続する基板用貫通電極THE1、基板用貫通電極THE2、および、基板用幅広貫通電極WTHE1が配線基板WB2に形成されている。このとき、基板用貫通電極THE1THE2と、基板用幅広貫通電極WTHE1との相違点は、図6から明らかなように、基板用幅広貫通電極WTHE1の断面積が、基板用貫通電極THE1THE2の断面積よりもかなり大きくなっている点である。以下に、図6に示すA-A線、B-B線、および、C-C線による断面図を使用して、配線基板WB1と半導体チップCHPと配線基板WB2との接続関係について説明する。図7は、図6のA-A線で切断した断面図である。図7に示すように、配線基板WB1上に半導体チップCHPが搭載されている。そして、半導体チップCHPには並列接続された複数のLDMOSFETが形成されている。図7では、具体的なLDMOSFETのデバイス構造については省略するが、このLDMOSFETのデバイス構造は、例えば、図4に示すような構造をしている。図7において、半導体チップCHPに形成されているLDMOSFETのドレイン領域は、ドレイン配線DLと電気的に接続されており、このドレイン配線DLは、半導体チップCHPの裏面に形成されているドレイン端子DTと接続されている。そして、ドレイン端子DTは、半導体チップCHPを貫通するチップ用幅広貫通電極CWTHE1と接続されている。このチップ用幅広貫通電極CWTHE1は、半導体チップCHPに形成されたチップ用幅広貫通スルーホールCWTH1の内壁に形成された絶縁膜ILと、この絶縁膜ILを介してチップ用幅広貫通スルーホールCWTH1の内部に埋め込まれた導体膜CFから構成されている。例えば、チップ用幅広貫通スルーホールCWTH1の内壁に形成された絶縁膜ILは、酸化シリコン膜から形成され、チップ用幅広貫通スルーホールCWTH1の内部に埋め込まれた導体膜CFは、例えば、銅膜銅材料から形成されている。ここで、チップ用幅広貫通スルーホールCWTH1の内部に直接、導体膜CFを埋め込まない理由は、半導体チップCHP自体が導電性を有しているため、チップ用幅広貫通スルーホールCWTH1の内部に直接、導体膜CFを埋め込んでしまうと、埋め込んだ導体膜CFと半導体チップCHPがショートしてしまうからである。つまり、チップ用幅広貫通スルーホールCWTH1の内部に埋め込む導体膜CFと半導体チップCHPがショートすることを防止するため、チップ用幅広貫通スルーホールCWTH1の内壁に絶縁膜ILを形成しているのである。半導体チップCHP上には、異方性導電樹脂ACFが形成されており、この異方性導電樹脂ACF上に配線基板WB2が配置されている。この配線基板WB2には、配線基板WB2を貫通するように基板用幅広貫通スルーホールWTH1が形成されており、この基板用幅広貫通スルーホールWTH1の内部に、例えば、銅膜銅材料からなる導体膜が埋め込まれて、基板用幅広貫通電極WTHE1が形成されている。この基板用幅広貫通電極WTHE1は、基板用幅広貫通スルーホールWTH1の内部に直接、導体膜を埋め込むことにより形成されている。これは、半導体チップCHPと異なり、配線基板WB2自体は絶縁材料から構成されているので、配線基板WB2に形成された基板用幅広貫通スルーホールWTH1に直接、導体膜を埋め込んで基板用幅広貫通電極WTHE1を形成しても、配線基板WB2とで基板用幅広貫通電極WTHE1とがショートしてしまうことはないからである。そして、配線基板WB2に形成された基板用幅広貫通電極WTHE1は、平面視において、半導体チップCHPに形成されたチップ用幅広貫通電極CWTHE1と重なる領域を有し、かつ、基板用幅広貫通電極WTHE1とチップ用幅広貫通電極CWTHE1とは、異方性導電樹脂ACFを介して電気的に接続されている。上述した異方性導電樹脂フィルムACFは、例えば、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせて成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径3μm~5μmの球体から構成されている。この異方性導電樹脂ACFを半導体チップCHPと配線基板WB2で挟み込む。このとき、例えば、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の先端部に膨らみをもたせるように構成すると、チップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1との接続部位に圧力がかかる。すると、異方性導電樹脂ACF内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電樹脂ACFに導電経路が形成される。圧力がかからなかった部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、絶縁性が保持される。このようにして、基板用幅広貫通電極WTHE1とチップ用幅広貫通電極CWTHE1とを異方性導電樹脂ACFを介して電気的に接続することができる。以上のようにして、半導体チップCHPに形成されているLDMOSFETのドレイン領域は、ドレイン配線DL→ドレイン端子DT→チップ用幅広貫通電極CWTHE1→異方性導電樹脂ACF→基板用幅広貫通電極WTHE1を介して、配線基板WB2上に形成されている出力整合回路12a図6参照と電気的に接続されることになる。次に、図7において、半導体チップCHPに形成されているLDMOSFETのソース領域は、ソース配線SLと電気的に接続されており、このソース配線SLは、半導体チップCHPの裏面に形成されているソース端子STと接続されている。そして、ソース端子STは、配線基板WB1と、例えば、半田からなるバンプ電極BMPによって接続されている。したがって、半導体チップCHPに形成されているLDMOSFETのソース領域は、ソース配線SL→ソース端子ST→バンプ電極BMPを介して、配線基板WB1に形成されている端子図示せずと電気的に接続されている。このため、配線基板WB1からLDMOSFETのソース領域にグランド電位基準電位を供給することができる。続いて、図7に示すように、半導体チップCHPには、半導体チップCHPを貫通するチップ用貫通電極CTHE1が形成されている。このチップ用貫通電極CTHE1は、半導体チップCHPに形成されたチップ用貫通スルーホールCTH1の内壁に形成された絶縁膜ILと、この絶縁膜ILを介してチップ用貫通スルーホールCTH1の内部に埋め込まれた導体膜CFから構成されている。例えば、チップ用貫通スルーホールCTH1の内壁に形成された絶縁膜ILは、酸化シリコン膜から形成され、チップ用貫通スルーホールCTH1の内部に埋め込まれた導体膜CFは、例えば、銅膜銅材料から形成されている。このチップ用貫通電極CTHE1は、配線基板WB1と、例えば、半田からなるバンプ電極BMPによって電気的に接続されている。また、半導体チップCHP上に形成されている配線基板WB2には、配線基板WB2を貫通する基板用貫通スルーホールTH1が形成されており、この基板用貫通スルーホールTH1の内部に導電膜が埋め込まれて、基板用貫通電極THE1が形成されている。この基板用貫通電極THE1は、平面視において、半導体チップCHPに形成されたチップ用貫通電極CTHE1と重なる領域を有し、かつ、基板用貫通電極THE1とチップ用貫通電極CTHE1とは、異方性導電樹脂ACFを介して電気的に接続されている。したがって、配線基板WB2上に形成されている出力整合回路12a図6参照は、基板用貫通電極THE1→チップ用貫通電極CTHE1→バンプ電極BMPを介して、配線基板WB1の端子図示せずと電気的に接続されることになる。このため、配線基板WB1から出力整合回路12a図6参照へグランド電位基準電位を供給することができることになる。さらに、図7に示すように、半導体チップCHPには、半導体チップCHPを貫通するチップ用貫通電極CTHE2が形成されている。このチップ用貫通電極CTHE2は、半導体チップCHPに形成されたチップ用貫通スルーホールCTH2の内壁に形成された絶縁膜ILと、この絶縁膜ILを介してチップ用貫通スルーホールCTH2の内部に埋め込まれた導体膜CFから構成されている。例えば、チップ用貫通スルーホールCTH2の内壁に形成された絶縁膜ILは、酸化シリコン膜から形成され、チップ用貫通スルーホールCTH2の内部に埋め込まれた導体膜CFは、例えば、銅膜銅材料から形成されている。このチップ用貫通電極CTHE2は、配線基板WB1と、例えば、半田からなるバンプ電極BMPによって電気的に接続されている。また、半導体チップCHP上に形成されている配線基板WB2には、配線基板WB2を貫通する基板用貫通スルーホールTH2が形成されており、この基板用貫通スルーホールTH2の内部に導電膜が埋め込まれて、基板用貫通電極THE2が形成されている。この基板用貫通電極THE2は、平面視において、半導体チップCHPに形成されたチップ用貫通電極CTHE2と重なる領域を有し、かつ、基板用貫通電極THE2とチップ用貫通電極CTHE2とは、異方性導電樹脂ACFを介して電気的に接続されている。したがって、配線基板WB2上に形成されている出力整合回路12a図6参照の出力は、基板用貫通電極THE2→チップ用貫通電極CTHE2→バンプ電極BMPを介して、配線基板WB1の端子図示せずと電気的に接続されることになる。以上のことから、半導体チップCHPに形成されているLDMOSFETで増幅された送信信号は、LDMOSFETのドレイン領域→ドレイン配線DL→ドレイン端子DT→チップ用幅広貫通電極CWTHE1→異方性導電樹脂ACF→基板用幅広貫通電極WTHE1を介して、配線基板WB2上に搭載されている出力整合回路12a図6参照に入力する。そして、出力整合回路12a図6参照から出力された送信信号は、基板用貫通電極THE2→異方性導電樹脂ACF→チップ用貫通電極CTHE2→バンプ電極BMPを介して、配線基板WB1の端子図示せずへ出力される。その後、送信信号は、配線基板WB1の端子図示せずから配線基板WB1に形成されているローパスフィルタLPF1へ入力することになる。このように本実施の形態1において、送信信号は、まず、半導体チップCHPから配線基板WB2を経由して配線基板WB1へ伝達されることがわかる。次に、図8は、図6のB-B線で切断した断面図である。図8に示すように、配線基板WB1上に半導体チップCHPが搭載されており、この半導体チップCHP上に、異方性導電樹脂ACFを介して配線基板WB2が搭載されている。ここで、半導体チップCHPに着目すると、半導体チップCHPには、半導体チップCHPを貫通するチップ用幅広貫通スルーホールCWTH1が形成されており、このチップ用幅広貫通スルーホールCWTH1は、半導体チップCHPの裏面に形成されたドレイン端子DTに接続している。そして、チップ用幅広貫通スルーホールCWTH1の内壁には、例えば、酸化シリコン膜からなる絶縁膜ILが形成されており、この絶縁膜ILを介して、チップ用幅広貫通スルーホールCWTH1の内部に、例えば、銅膜からなる導体膜CFが埋め込まれている。これにより、チップ用幅広貫通スルーホールCWTH1の内部に導体膜CFからなるチップ用幅広貫通電極CWTHE1が形成されている。このとき、図8に示すように、チップ用幅広貫通電極CWTHE1の幅図8の横方向の幅が大きく形成されていることがわかる。続いて、図8に示すように、配線基板WB2には、配線基板WB2を貫通する基板用幅広貫通スルーホールWTH1が形成されており、この基板用幅広貫通スルーホールWTH1の内部に、例えば、銅膜からなる導体膜が埋め込まれて、基板用幅広貫通電極WTHE1が形成されている。このとき、基板用幅広貫通電極WTHE1の幅図8の横方向の幅も、上述したチップ用幅広貫通電極CWTHE1の幅と同様に、大きくなっていることがわかる。そして、この基板用幅広貫通電極WTHE1は、平面視において、半導体チップCHPに形成されたチップ用幅広貫通電極CWTHE1と重なる領域を有し、かつ、基板用幅広貫通電極WTHE1とチップ用幅広貫通電極CWTHE1とは、異方性導電樹脂ACFを介して電気的に接続されていることがわかる。続いて、図9は、図6のC-C線で切断した断面図である。図9に示すように、配線基板WB1上に半導体チップCHPが搭載されており、この半導体チップCHP上に、異方性導電樹脂ACFを介して配線基板WB2が搭載されている。ここで、半導体チップCHPに着目すると、半導体チップCHPの表面側配線基板WB2と対向する側には、互いに並列接続された複数個のLDMOSFETが形成されている。そして、図9に示すように、複数のLDMOSFETのドレイン領域のそれぞれと接続するように複数のドレイン配線DLが形成されており、このドレイン配線DLが半導体チップCHPの裏面側配線基板WB1と対向する側に引き出されていることがわかる。次に、図10は、半導体チップCHPに形成されている複数のLDMOSFETのレイアウト構成の一例を示す模式図である。図10に示すように、複数のLDMOSFETのそれぞれのドレイン領域DRが図10の縦方向に規則的に配列されており、この配列された複数のドレイン領域DRは、例えば、図9に示す複数のドレイン配線DLと接続され、これらの複数のドレイン配線DLが、図10に示すドレイン端子DTと接続されている。つまり、図10に示すように、複数のドレイン領域DRは、図10では図示しないドレイン配線DLを介して、一体的に幅広形状をしたドレイン端子DTと接続され、このドレイン端子DTとチップ用幅広貫通電極CWTHE1が電気的に接続されるように構成されている。一方、複数のLDMOSFETのそれぞれのソース領域SRは、2つのドレイン領域に挟まれるように配置されている。このように配置された複数のソース領域SRは、例えば、図7に示す複数のソース配線SLと接続され、これらの複数のソース配線SLが複数のソース端子ST図7参照と接続されるように構成されている。続いて、半導体チップCHPの裏面側に形成されているバンプ電極構造について説明する。図11は、半導体チップCHPの裏面配線基板WB1と対向する面の構成を示す平面図である。図11に示すように、半導体チップCHPの裏面には、円形状をした複数のバンプ電極BMPが形成されており、このバンプ電極BMPを介して、半導体チップCHPが配線基板WB1と電気的に接続されるようになっている。例えば、図7に示すように、半導体チップCHPに形成されたソース端子ST下にバンプ電極BMPが形成されており、このバンプ電極BMPを介して、ソース端子STは、配線基板WB1に形成された端子図示せずと電気的に接続されるようになっている。同様に、図7に示すように、半導体チップCHPに形成されているチップ用貫通電極CTHE1およびチップ用貫通電極CTHE2も、それぞれ、バンプ電極BMPと接続されており、チップ用貫通電極CTHE1およびチップ用貫通電極CTHE2は、バンプ電極BMPを介して、配線基板WB1に形成された端子図示せずと電気的に接続されるように構成されている。次に、図12は、半導体チップCHPの内部における一断面を示す図である。図12に示すように、半導体チップCHPには、チップ用貫通電極CTHE1およびチップ用貫通電極CTHE2とともに、チップ用幅広貫通電極CWTHE1が形成されていることがわかる。ここで、チップ用貫通電極CTHE1やチップ用貫通電極CTHE2と、チップ用幅広貫通電極CWTHE1との相違点は、形状が異なる点である。具体的に、図12から明らかなように、チップ用幅広貫通電極CWTHE1のサイズは、チップ用貫通電極CTHE1やチップ用貫通電極CTHE2のサイズよりも遥かに大きくなっている。例えば、チップ用貫通電極CTHE1やチップ用貫通電極CTHE2の断面形状は円形形状になっているのに対し、チップ用幅広貫通電極CWTHE1の断面形状は、円形形状よりも大きなカプセル形状となっている。なお、図12に示すチップ用貫通電極CTHE1やチップ用貫通電極CTHE2は、図11に示すバンプ電極BMPと接続されている一方、図12に示すチップ用幅広貫通電極CWTHE1は、図11に示すバンプ電極BMPとは接続されていない。<本実施の形態1における特徴>本実施の形態1における電力増幅モジュールPAは上記のように実装構成されており、以下に、その特徴点について説明する。まず、図7を参照しながら、本実施の形態1における第1特徴点について説明する。図7において、本実施の形態1における第1特徴点は、LDMOSFETのドレイン領域が、ドレイン配線DL→ドレイン端子DT→チップ用幅広貫通電極CWTHE1→異方性導電樹脂ACF→基板用幅広貫通電極WTHE1を介して、配線基板WB2上に形成されている出力整合回路12a図6参照と電気的に接続されている点である。つまり、本実施の形態1では、LDMOSFETのドレイン領域を、チップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1を使用して、半導体チップCHP上の配線基板WB2上に搭載されている出力整合回路12a図6参照と電気的に接続している点にある。これにより、本実施の形態1によれば、LDMOSFETのドレイン領域と出力整合回路12aとの接続距離を短くすることができる。この結果、本実施の形態1によれば、LDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができるので、LDMOSFETのドレイン領域と出力整合回路12aとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態1によれば、送信信号の電力増幅効率を向上させることができる。この点に関し、図23および図24に示す本発明者が検討した検討例と比較しながら、本実施の形態1における特徴構成の利点について説明する。例えば、本発明者が検討した検討例においては、図23に示すように、1つの配線基板WB上に、LDMOSFETを形成した半導体チップCHPと、受動部品SMDや配線から構成される出力整合回路が形成されている。そして、検討例においては、半導体チップCHPに形成されているパッドPDドレイン端子と出力整合回路の端子が複数本の金ワイヤWで接続されている。ここで、検討例では、半導体チップCHPと出力整合回路が1つの同じ配線基板WB上に並ぶように配置されるとともに、図24に示すように金ワイヤWがループ形状をしているため、半導体チップCHPと出力整合回路との間の接続距離が長くなる。接続距離が長くなるということは、接続抵抗が大きくなることを意味する。つまり、検討例においては、1つの配線基板WBに並ぶように半導体チップCHPと出力整合回路が形成されているとともに、ループ形状をした金ワイヤWで半導体チップCHPと出力整合回路とを接続している。このため、半導体チップCHPと出力整合回路との間の接続距離が長くなって、接続抵抗が大きくなる結果、この接続抵抗に起因して、送信信号の電力増幅効率が制限されてしまうことになる。これに対し、本実施の形態1では、例えば、図5に示すように、半導体チップCHP上に配線基板WB2を配置し、この配線基板WB2上に出力整合回路12aを形成している。このため、本実施の形態1では、半導体チップCHPの直上に出力整合回路12aを配置することができることから、半導体チップCHPと出力整合回路12aとの接続距離を検討例に比べて大幅に短くすることができる。つまり、本実施の形態1では、図23に示す検討例のように、半導体チップCHPと出力整合回路とを1つの配線基板WB上に横に並べて配置するのではなく、半導体チップCHPと配線基板WB2とを積層して、積層された配線基板WB2に出力整合回路12aを形成している。このことから、本実施の形態1によれば、半導体チップCHPと出力整合回路12aとの接続距離を、検討例に比べて、大幅に短くすることができる。さらに、本実施の形態1では、図24に示す検討例のように、半導体チップCHPと出力整合回路との接続にループ形状をした金ワイヤWを使用せず、図7に示すようなチップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1で半導体チップCHPと出力整合回路12aとを効率良く最短距離で接続している。したがって、本実施の形態1によれば、半導体チップCHPと配線基板WB2とを積層して、積層された配線基板WB2に出力整合回路12aを形成する構成と、チップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1で半導体チップCHPと出力整合回路12aとを効率良く最短距離で接続するという構成との相乗効果によって、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続距離を短くすることができる。この結果、本実施の形態1によれば、LDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。このため、LDMOSFETのドレイン領域と出力整合回路12aとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態1によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態1における第1特徴点は、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続距離を短くすることにより接続抵抗を低減する観点に着目したものである。そして、この着想を、半導体チップCHP上に積層された配線基板WB2に出力整合回路12aを形成する構成と、チップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1で半導体チップCHPと出力整合回路12aとを効率良く最短距離で接続するという構成とによって具現化した点が本実施の形態1における第1特徴点である。なお、LDMOSFETのドレイン領域と出力整合回路12aとの接続距離を短くする観点からは、配線基板WB2の厚さをできるだけ薄くすることが望ましい。なぜなら、配線基板WB2の厚さを薄くすれば、配線基板WB2を貫通する基板用幅広貫通電極WTHE1の高さを小さくすることができ、LDMOSFETのドレイン領域と出力整合回路12aとの接続距離をさらに短くすることができるからである。具体的に、この観点から、例えば、配線基板WB2の厚さは、配線基板WB1の厚さよりも薄くすることが望ましい。このように本実施の形態1における第1特徴点は、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続距離を短くすることにより接続抵抗を低減する観点からなされたものであるが、さらなる副次的な効果も奏するので、その点について説明する。例えば、図23に示す検討例では、1つの配線基板WB上に、LDMOSFETを形成した半導体チップCHPと、受動部品SMDや配線から構成される出力整合回路が形成されている。つまり、検討例では、半導体チップCHPと出力整合回路とを同じ配線基板WB上に搭載しているので、配線基板WBの小型化に限界がある。これに対し、本実施の形態1では、例えば、図5に示すように、配線基板WB1上に半導体チップCHPを搭載し、この半導体チップCHP上に、出力整合回路12a、12bを形成した配線基板WB2を配置している。このことは、本実施の形態1によれば、半導体チップCHPを搭載している配線基板WB1上に出力整合回路12a、12bの構成要素である受動部品を配置しなくてもよいことを意味する。すなわち、本実施の形態1では、出力整合回路12a、12bを構成する受動部品を半導体チップCHP上に配置された配線基板WB2上に形成することができるため、配線基板WB1上に配置する受動部品の数を削減することができるのである。この結果、配線基板WB1の小型化を推進することができ、電力増幅モジュールの小型化を図ることができる。以上のことから、本実施の第1特徴点によれば、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続距離を短くすることにより接続抵抗を低減することができるとともに、配線基板WB1の小型化を図ることができる。したがって、本実施の形態1によれば、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができるという顕著な効果を得ることができる。次に、本実施の形態1における第2特徴点について説明する。本実施の形態1における第2特徴点は、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積を大きくした点にある。つまり、例えば、図6、図8、および、図12に示すように、本実施の形態1では、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1のサイズを大きく形成しており、これにより、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積が大きくなっている。このことから、本実施の形態1によれば、LDMOSFETのドレイン領域と出力整合回路12aとの接続部位チップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1の断面積を大きくすることができる。この結果、本実施の形態1によれば、LDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。このため、LDMOSFETのドレイン領域と出力整合回路12aとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態1によれば、送信信号の電力増幅効率を向上させることができる。この点に関し、図23および図24に示す本発明者が検討した検討例と比較しながら、本実施の形態1における特徴構成の利点について説明する。例えば、本発明者が検討した検討例においては、図23に示すように、1つの配線基板WB上に、LDMOSFETを形成した半導体チップCHPと、受動部品SMDや配線から構成される出力整合回路が形成されている。そして、検討例においては、半導体チップCHPに形成されているパッドPDドレイン端子と出力整合回路の端子が複数本の金ワイヤWで接続されている。このとき、金ワイヤWは細線から構成されているため、断面積が小さい。抵抗値の大きさは、断面積に反比例するため、断面積が小さい金ワイヤWでは抵抗値が比較的大きくなってしまう。このため、半導体チップCHPと出力整合回路との間の接続抵抗が大きくなる結果、この接続抵抗に起因して、送信信号の電力増幅効率が制限されてしまうことになる。これに対し、本実施の形態1では、例えば、図6、図8、および、図12に示すように、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1のサイズを大きく形成しており、これにより、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積が大きくなっている。したがって、本実施の形態1によれば、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積を、検討例における金ワイヤWの断面積よりも大きくするという構成によって、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。このため、LDMOSFETのドレイン領域と出力整合回路12aとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態1によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態1における第2特徴点は、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積を大きくすることにより接続抵抗を低減する観点に着目したものである。そして、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積を、検討例における金ワイヤWの断面積よりも大きくするという構成によって、上述した着想を具現化した点が本実施の形態1における第2特徴点である。なお、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積を、検討例における金ワイヤWの断面積よりも大きくする具体的な一例として、例えば、チップ用幅広貫通電極CWTHE1を図10に示すようなサイズにすることが考えられる。図10においては、複数のLDMOSFETの構成要素である複数のドレイン領域DRの配列領域と同程度の面積で一体形成した大面積のドレイン端子DTが形成されており、チップ用幅広貫通電極CWTHE1の断面積を、このドレイン端子DTと同程度の面積とすることが考えられる。この場合、ドレイン端子DTが複数のドレイン領域DRの配列領域と同程度の面積で一体形成されているため、個々のドレイン領域DRからドレイン端子DTへ流れる電流の集中を抑制することができ、抵抗を大幅に増大させることなく、個々のドレイン領域DRからドレイン端子DTを介してチップ用幅広貫通電極CWTHE1へスムーズにドレイン電流を流すことができる。続いて、本実施の形態1における第3特徴点について説明する。本実施の形態1における第3特徴点は、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の材料が銅を主成分とする材料となっている点である。例えば、検討例においては、半導体チップCHPに形成されているパッドPDドレイン端子と出力整合回路の端子が複数本の金ワイヤWで接続されている。これに対し、本実施の形態1では、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の材料が銅を主成分とする材料となっている。ここで、銅は金よりも電気抵抗率が低いため、金の代わりに銅を使用することにより、抵抗値を低減することができる。つまり、本実施の形態1では、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の材料が金よりも電気抵抗率の低い銅を主成分とする材料となっている。このことから、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。このため、LDMOSFETのドレイン領域と出力整合回路12aとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態1によれば、送信信号の電力増幅効率を向上させることができる。すなわち、本実施の形態1における第3特徴点は、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1を電気抵抗率の低い材料から構成することにより接続抵抗を低減する観点に着目したものである。そして、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の材料を金よりも電気抵抗率の低い銅を主成分とする材料にすることによって、上述した着想を具現化した点が本実施の形態1における第3特徴点である。なお、銅のコストは、金のコストよりも低いことから、金の代わりに銅を使用するという本実施の形態1における第3特徴点によれば、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができるとともに、半導体装置の製造コストを低減することができるという効果も得ることができる。以上のように、本実施の形態1における技術的思想の基本は、LDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくことにある。そして、このことを実現するために、本実施の形態1における技術的思想は、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続距離を短くする観点からなされた第1特徴点を備えている。さらに、本実施の形態1における技術的思想は、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積を大きくする観点からなされた第2特徴点と、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1を電気抵抗率の低い材料から構成する観点からなされた第3特徴点とを備えている。このようにして、本実施の形態1によれば、望ましくは、上述した第1特徴点、第2特徴点および第3特徴点を備えることにより、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。このため、LDMOSFETのドレイン領域と出力整合回路12aとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態1によれば、送信信号の電力増幅効率を向上させることができるのである。<本実施の形態1における効果>上述した本実施の形態1における効果をまとめると以下に示すようになる。1本実施の形態1によれば、半導体チップCHPと配線基板WB2とを積層して、積層された配線基板WB2に出力整合回路12aを形成する構成と、チップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1で半導体チップCHPと出力整合回路12aとを効率良く最短距離で接続するという構成とを取っている。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。2本実施の形態1によれば、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積を、検討例における複数の金ワイヤWを合わせた断面積よりも大きくするという構成をとっている。これにより、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。3本実施の形態1によれば、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の材料が銅を主成分とする材料となっている。これにより、半導体チップCHPに形成されているLDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。実施の形態2前記実施の形態1では、LDMOSFETのドレイン領域と出力整合回路12aとを、チップ用幅広貫通電極CWTHE1および基板用幅広貫通電極WTHE1を介して電気的に接続する例について説明した。本実施の形態2では、さらに、LDMOSFETのソース領域と出力整合回路12aも、チップ用幅広貫通電極および基板用幅広貫通電極を介して電気的に接続する例について説明する。図13は、本実施の形態2における配線基板WB2に形成されている構成要素の詳細について説明する図である。図13に示すように、配線基板WB2上には、出力整合回路12aおよび出力整合回路12bが形成されている。出力整合回路12aと出力整合回路12bの構成は、ほぼ同様インダクタンス値や容量値が異なるであるので、出力整合回路12aを例に取って説明する。図13において、出力整合回路12aは、配線インダクタやコンデンサ容量素子から構成されており、これらの受動部品SMD2や配線からなる出力整合回路12aと電気的に接続する基板用貫通電極THE2、基板用幅広貫通電極WTHE1および基板用幅広貫通電極WTHE2が配線基板WB2に形成されている。ここで、図6に示す前記実施の形態1と図13に示す本実施の形態2の相違点は、図6においては、出力整合回路12aの一部が基板用貫通電極THE1と接続されているのに対し、図13においては、出力整合回路12aの一部が基板用幅広貫通電極WTHE2と接続されている点である。つまり、本実施の形態2では、基板用貫通電極THE1の代わりに基板用幅広貫通電極WTHE2を使用している点に特徴がある。以下に、本実施の形態2の特徴点について、図14を参照しながら説明する。図14は、図13のA-A線で切断した断面図である。図13に示すように、配線基板WB1上に半導体チップCHPが搭載されている。そして、半導体チップCHPには並列接続された複数のLDMOSFETが形成されている。図14では、具体的なLDMOSFETのデバイス構造については省略するが、このLDMOSFETのデバイス構造は、例えば、図4に示すような構造をしている。図14において、半導体チップCHPに形成されているLDMOSFETのドレイン領域は、ドレイン配線DLと電気的に接続されており、このドレイン配線DLは、半導体チップCHPの裏面に形成されているドレイン端子DTと接続されている。そして、ドレイン端子DTは、半導体チップCHPを貫通するチップ用幅広貫通電極第1チップ用幅広貫通電極CWTHE1と接続されている。これに対し、配線基板WB2には、基板用幅広貫通電極第1基板用幅広貫通電極WTHE1が形成されている。この基板用幅広貫通電極WTHE1は、平面視において、半導体チップCHPに形成されたチップ用幅広貫通電極CWTHE1と重なる領域を有し、かつ、基板用幅広貫通電極WTHE1とチップ用幅広貫通電極CWTHE1とは、異方性導電樹脂ACFを介して電気的に接続されている。以上のようにして、半導体チップCHPに形成されているLDMOSFETのドレイン領域は、ドレイン配線DL→ドレイン端子DT→チップ用幅広貫通電極CWTHE1→異方性導電樹脂ACF→基板用幅広貫通電極WTHE1を介して、配線基板WB2上に形成されている出力整合回路12a図6参照と電気的に接続されることになる。一方、図14において、半導体チップCHPに形成されているLDMOSFETのソース領域は、ソース配線SLと電気的に接続されており、このソース配線SLは、半導体チップCHPの裏面に形成されているソース端子STと接続されている。そして、ソース端子STは、半導体チップCHPを貫通するチップ用幅広貫通電極第2チップ用幅広貫通電極CWTHE2と接続されているとともに、配線基板WB1の端子図示せずと幅広バンプ電極WBMPと接続されている。これに対し、配線基板WB2には、基板用幅広貫通電極第2基板用幅広貫通電極WTHE2が形成されている。この基板用幅広貫通電極WTHE2は、平面視において、半導体チップCHPに形成されたチップ用幅広貫通電極CWTHE2と重なる領域を有し、かつ、基板用幅広貫通電極WTHE2とチップ用幅広貫通電極CWTHE2とは、異方性導電樹脂ACFを介して電気的に接続されている。以上のようにして、半導体チップCHPに形成されているLDMOSFETのソース領域は、ソース配線SL→ソース端子ST→チップ用幅広貫通電極CWTHE2→異方性導電樹脂ACF→基板用幅広貫通電極WTHE2を介して、配線基板WB2上に形成されている出力整合回路12a図6参照と電気的に接続されるとともに、ソース端子ST→幅広バンプ電極WBMPを介して配線基板WB1の端子図示せずと電気的に接続されることになる。この点が本実施の形態2の特徴である。次に、図15は、半導体チップCHPに形成されている複数のLDMOSFETのレイアウト構成の一例を示す模式図である。図15に示すように、複数のLDMOSFETのそれぞれのドレイン領域DRが図15の縦方向に規則的に配列されており、この配列された複数のドレイン領域DRは、例えば、図14に示す複数のドレイン配線DLと接続され、これらの複数のドレイン配線DLが、図15に示すドレイン端子DTと接続されている。つまり、図15に示すように、複数のドレイン領域DRは、図15では図示しないドレイン配線DLを介して、一体的に幅広形状をしたドレイン端子DTと接続され、このドレイン端子DTとチップ用幅広貫通電極CWTHE1が電気的に接続されるように構成されている。同様に、本実施の形態2では、図15に示すように、複数のLDMOSFETのそれぞれのソース領域SRが図15の縦方向に規則的に配列されており、この配列された複数のソース領域SRは、例えば、図14に示す複数のソース配線SLと接続され、これらの複数のソース配線SLが、図15に示すソース端子STと接続されている。つまり、図15に示すように、複数のソース領域SRは、図15では図示しないソース配線SLを介して、一体的に幅広形状をしたソース端子STと接続され、このソース端子STとチップ用幅広貫通電極CWTHE2が電気的に接続されるように構成されている。続いて、半導体チップCHPの裏面側に形成されているバンプ電極構造について説明する。図16は、半導体チップCHPの裏面配線基板WB1と対向する面の構成を示す平面図である。図16に示すように、半導体チップCHPの裏面には、円形状をした複数のバンプ電極BMPが形成されており、このバンプ電極BMPを介して、半導体チップCHPが配線基板WB1と電気的に接続されるようになっている。さらに、本実施の形態2では、上述したバンプ電極BMPよりもサイズの大きな幅広バンプ電極WBMPも形成されており、この幅広バンプ電極WBMPによっても、半導体チップCHPと配線基板WB1とが電気的に接続される。例えば、図14に示すように、半導体チップCHPに形成されたソース端子ST下に幅広バンプ電極WBMPが形成されており、この幅広バンプ電極WBMPを介して、ソース端子STは、配線基板WB1に形成された端子図示せずと電気的に接続されるようになっている。次に、図17は、半導体チップCHPの内部における一断面を示す図である。図17に示すように、半導体チップCHPには、チップ用貫通電極CTHE2とともに、チップ用幅広貫通電極CWTHE1およびチップ用幅広貫通電極CWTHE2が形成されていることがわかる。ここで、チップ用貫通電極CTHE2と、チップ用幅広貫通電極CWTHE1やチップ用幅広貫通電極CWTHE2との相違点は、形状が異なる点である。具体的に、図17から明らかなように、チップ用幅広貫通電極CWTHE1およびチップ用幅広貫通電極CWTHE2のサイズは、チップ用貫通電極CTHE2のサイズよりも遥かに大きくなっている。例えば、チップ用貫通電極CTHE2の断面形状は円形形状になっているのに対し、チップ用幅広貫通電極CWTHE1およびチップ用幅広貫通電極CWTHE2の断面形状は、円形形状よりも大きなカプセル形状となっている。ここで、図17に示すチップ用貫通電極CTHE2は、図16に示すバンプ電極BMPと接続され、図17に示すチップ用幅広貫通電極CWTHE2は、図16に示す幅広バンプ電極WBMPと接続されている。一方、図17に示すチップ用幅広貫通電極CWTHE1は、図16に示すバンプ電極BMPや幅広バンプ電極WBMPとは接続されていない。上述したように、本実施の形態2の特徴は、LDMOSFETのソース領域と出力整合回路12aも、チップ用幅広貫通電極CWTHE2および基板用幅広貫通電極WTHE2を介して電気的に接続されているとともに、ソース端子STが幅広バンプ電極WBMPを介して配線基板WB1の端子図示せずと電気的に接続されている点にある。これにより、本実施の形態2によれば、前記実施の形態1と同様の効果の他に、以下に示すような効果が得られる。すなわち、本実施の形態2によれば、例えば、図14に示すように、配線基板WB1の端子図示せずが幅広バンプ電極WBMP→ソース端子→ソース配線SLを介して、LDMOSFETのソース領域と電気的に接続されている。したがって、配線基板WB1の端子からLDMOSFETのソース領域にグランド電位基準電位を供給する際、幅の大きな幅広バンプ電極WBMPを介して供給されるので、グランド供給線を強化することができる。つまり、ノイズ耐性に優れたグランド供給線を構築することができるので、本実施の形態2によれば、LDMOSFETの動作安定性を向上させることができる。同様に、このグランド供給線は、幅広バンプ電極WBMPとチップ用幅広貫通電極CWTHE2と基板用幅広貫通電極WTHE2とを介して出力整合回路12aにも供給される。この場合も、幅の大きな幅広バンプ電極WBMP、チップ用幅広貫通電極CWTHE2および基板用幅広貫通電極WTHE2を介して供給されるので、グランド供給線を強化することができる。したがって、ノイズ耐性に優れたグランド供給線を構築することができるため、本実施の形態2によれば、出力整合回路12aに安定したグランド電位を供給することができる。さらに、本実施の形態2によれば、LDMOSFETのソース領域は、サイズの大きなチップ用幅広貫通電極CWTHE2および基板用幅広貫通電極WTHE2と接続されている。このことから、LDMOSFETで発生した熱は、断面積の大きなチップ用幅広貫通電極CWTHE2および基板用幅広貫通電極WTHE2を介して効率良く放散される。すなわち、本実施の形態2によれば、LDMOSFETで発生した熱を、断面積も大きく、かつ、例えば、銅などの熱伝導率の高い材料よりなるチップ用幅広貫通電極CWTHE2および基板用幅広貫通電極WTHE2から効率良く放散させることができるので、LDMOSFETからの放熱効率を向上させることができる。実施の形態3本実施の形態3では、電力増幅器6を構成する半導体素子増幅トランジスタとして、ヘテロ接合バイポーラトランジスタHBTを使用する例について説明する。例えば、ガリウム砒素GaAsなどのIII-V族化合物半導体を使用した半導体素子がある。化合物半導体はシリコンSiに比べて移動度が大きく、半絶縁性結晶が得られる特徴を有する。また、化合物半導体は、混晶を作ることが可能であり、ヘテロ接合を形成することができる。ヘテロ接合を使用した半導体素子として、ヘテロ接合型バイポーラトランジスタ以下、HBTHeterojunctionBipolarTransistorというがある。このHBTは、ガリウム砒素をベース層に用い、インジウムガリウムリンInGaPまたはアルミニウムガリウム砒素AlGaAsなどをエミッタ層に用いたバイポーラトランジスタである。すなわち、HBTは、ベース層とエミッタ層で異なる半導体材料を使用してヘテロ接合を形成したバイポーラトランジスタである。このヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、HBTの電流増幅率は極めて大きくなる特徴がある。HBTは、上述したように電流増幅率が極めて大きくなることから、例えば、携帯電話機に搭載される電力増幅器6に使用されている。以下に、このHBTのデバイス構造について説明する。<HBTのデバイス構造>図18は、HBTのデバイス構造を示す断面図である。図18に示すように、半絶縁性のGaAs基板半絶縁性基板1GSの裏面には、金膜などよりなる裏面電極BEが形成されており、GaAs基板1GSの表面主面にHBTが形成されている。GaAs基板1GSの表面には、サブコレクタ層SCが形成されており、このサブコレクタ層SC上にコレクタ電極CEおよびコレクタメサCMが形成されている。コレクタメサCM上には、ベースメサBMが形成されており、ベースメサBMの周辺部にベース電極BAEが形成されている。また、ベースメサBMの中央部には、エミッタ層EL1が形成され、このエミッタ層EL1上にエミッタ電極EEが形成されている。このように構成されたHBT上には、例えば、酸化シリコン膜よりなる層間絶縁膜IL1が形成されている。そして、この層間絶縁膜IL1を貫通してエミッタ電極EEに達する接続孔CNT3が形成されている。接続孔CNT3内を含む層間絶縁膜IL1上にはエミッタ配線を構成する金配線L1aおよび金配線L1bからなる第1層配線L1が形成されている。そして、第1層配線L1上には、例えば、酸化シリコン膜からなる層間絶縁膜IL2が形成されている。このように構成されたHBTによれば、ヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、HBTの電流増幅率は極めて大きくなる特徴がある。このため、電力増幅器6にHBTを使用することもできる。なお、図18に示すHBTが複数個並列に接続されて、例えば、図2に示す増幅回路LBが形成される。<電力増幅モジュールの実装構成>図19は、本実施の形態3における電力増幅モジュールの断面構造を示す断面図である。図19に示すように、配線基板WB1上に半導体チップCHPが搭載されている。そして、半導体チップCHPには並列接続された複数のHBTが形成されている。図19では、具体的なHBTのデバイス構造については省略するが、このHBTのデバイス構造は、例えば、図18に示すような構造をしている。図19において、半導体チップCHPに形成されているHBTのコレクタ領域は、コレクタ配線CLと電気的に接続されており、このコレクタ配線CLは、半導体チップCHPの裏面に形成されているコレクタ端子CTと接続されている。そして、コレクタ端子CTは、半導体チップCHPを貫通するチップ用幅広貫通電極CWTHE1と接続されている。半導体チップCHP上には、異方性導電樹脂ACFが形成されており、この異方性導電樹脂ACF上に配線基板WB2が配置されている。この配線基板WB2には、基板用幅広貫通電極WTHE1が形成されている。そして、配線基板WB2に形成された基板用幅広貫通電極WTHE1は、平面視において、半導体チップCHPに形成されたチップ用幅広貫通電極CWTHE1と重なる領域を有し、かつ、基板用幅広貫通電極WTHE1とチップ用幅広貫通電極CWTHE1とは、異方性導電樹脂ACFを介して電気的に接続されている。以上のようにして、半導体チップCHPに形成されているHBTのコレクタ領域は、コレクタ配線CL→コレクタ端子CT→チップ用幅広貫通電極CWTHE1→異方性導電樹脂ACF→基板用幅広貫通電極WTHE1を介して、配線基板WB2上に形成されている出力整合回路12a図6参照と電気的に接続されることになる。次に、図19において、半導体チップCHPに形成されているHBTのエミッタ領域は、エミッタ配線ELと電気的に接続されており、このエミッタ配線ELは、半導体チップCHPの裏面に形成されているエミッタ端子ETと接続されている。そして、エミッタ端子ETは、配線基板WB1と、例えば、半田からなるバンプ電極BMPによって接続されている。したがって、半導体チップCHPに形成されているHBTのエミッタ領域は、エミッタ配線EL→エミッタ端子ET→バンプ電極BMPを介して、配線基板WB1に形成されている端子図示せずと電気的に接続されている。<本実施の形態3における効果>本実施の形態3における半導体装置は、上記のように構成されており、この構成によって前記実施の形態1と同様の効果を得ることができる。具体的には、本実施の形態3では、以下に示すような効果を得ることができる。1本実施の形態3によれば、半導体チップCHPと配線基板WB2とを積層して、積層された配線基板WB2に出力整合回路12aを形成する構成と、チップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1で半導体チップCHPと出力整合回路12aとを効率良く最短距離で接続するという構成とを取っている。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。2本実施の形態3によれば、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の断面積を大きくするという構成をとっている。これにより、半導体チップCHPに形成されているHBTのコレクタ領域と出力整合回路12aとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。3本実施の形態3によれば、チップ用幅広貫通電極CWTHE1や基板用幅広貫通電極WTHE1の材料が銅を主成分とする材料となっている。これにより、半導体チップCHPに形成されているHBTのコレクタ領域と出力整合回路12aとの接続抵抗を小さくすることができる。この結果、送信信号の電力増幅効率を向上させることができる。実施の形態4前記実施の形態1では、幅の広いサイズの大きなチップ用幅広貫通電極CWTHE1と基板用幅広貫通電極WTHE1を使用して半導体チップCHPと出力整合回路12aとを効率良く最短距離で接続する例について説明した。本実施の形態4では、通常のサイズのチップ用貫通電極と基板用貫通電極を使用して半導体チップと出力整合回路とを効率良く最短距離で接続する例について説明する。図20は、本実施の形態4における配線基板WB2に形成されている構成要素について説明する図である。本実施の形態4における図20と、前記実施の形態1における図6とはほぼ同様の構成をしているため、相違点を中心に説明する。図20に示すように、配線基板WB2上には、出力整合回路12aおよび出力整合回路12bが形成されている。ここで、図6と図20との相違点は、図6に示す前記実施の形態1では、サイズの大きな幅の広い基板用幅広貫通電極WTHE1を使用しているのに対し、図20に示す本実施の形態4では、通常サイズの基板用貫通電極THE3を使用している点である。このように構成する場合であっても、半導体チップと配線基板WB2とを積層して、積層された配線基板WB2に出力整合回路12aを形成する構成と、チップ用貫通電極と基板用貫通電極THE3で半導体チップと出力整合回路12aとを効率良く最短距離で接続するという構成とを取ることができる。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。つまり、前記実施の形態1では、LDMOSFETのドレイン領域と出力整合回路12aとの接続距離を短くするという観点からなされた第1特徴点と、チップ用幅広貫通電極や基板用幅広貫通電極の断面積を大きくする観点からなされた第2特徴点とを組み合わせた実施の形態となっているが、LDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくするという本願発明の目的は、第1特徴点だけから構成する場合であっても実現できる。この観点からの実施の形態が本実施の形態4である。すなわち、本実施の形態4では、通常サイズのチップ用貫通電極や基板用貫通電極を使用しているが、チップ用貫通電極と基板用貫通電極THE3で半導体チップと出力整合回路12aとを効率良く最短距離で接続するという第1特徴点を備えている。これによって、LDMOSFETのドレイン領域と出力整合回路12aとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態4によっても、送信信号の電力増幅効率を向上させることができる。さらに、通常サイズの基板用貫通電極THE3を使用する本実施の形態4でも、複数の基板用貫通電極THE3で、LDMOSFETのドレイン領域と出力整合回路12aとを接続することにより、LDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。具体的に、図21は、複数の基板用貫通電極THE3を出力整合回路12aと接続する構成を示す平面図である。図21に示すように、出力整合回路12aは、例えば、3つの基板用貫通電極THE3と電気的に接続されていることがわかる。ここで、図22は、図21のA-A線で切断した断面図である。図22に示すように、半導体チップCHPには、半導体チップCHPを貫通する3つのチップ用貫通スルーホールCTH3が設けられており、それぞれのチップ用貫通スルーホールCTH3に導電材料が埋め込まれている。これにより、半導体チップCHPには、3つのチップ用貫通電極CTHE3が形成されていることになり、これらのチップ用貫通電極CTHE3がドレイン端子DTと接続されている。そして、半導体チップCHP上に異方性導電樹脂ACFを介して配置されている配線基板WB2には、配線基板WB2を貫通する3つの基板用貫通スルーホールTH3が形成されており、これらの基板用貫通スルーホールTH3のそれぞれに導電性材料が埋め込まれている。これにより、配線基板WB2には、配線基板WB2を貫通する3つの基板用貫通電極THE3が形成されていることになる。配線基板WB2に形成された3つの基板用貫通電極THE3のそれぞれは、平面視において、半導体チップCHPに形成された3つのチップ用貫通電極CTHE3のそれぞれと重なる領域を有し、かつ、3つの基板用貫通電極THE3のそれぞれと、3つのチップ用貫通電極CTHE3のそれぞれとは、異方性導電樹脂ACFを介して電気的に接続されている。以上のようにして、半導体チップCHPに形成されているLDMOSFETのドレイン領域は、ドレイン配線→ドレイン端子DT→3つのチップ用貫通電極CTHE3→異方性導電樹脂ACF→3つの基板用貫通電極THE3を介して、配線基板WB2上に形成されている出力整合回路12a図6参照と電気的に接続されることになる。この場合、複数の基板用貫通電極THE3および複数のチップ用貫通電極CTHE3で、LDMOSFETのドレイン領域と出力整合回路12aとが接続されることになるので、LDMOSFETのドレイン領域と出力整合回路12aとの接続抵抗を小さくすることができる。したがって、LDMOSFETのドレイン領域と出力整合回路12aとの間の接続抵抗に起因した送信信号の減衰を抑制することができる。このことから、本実施の形態4によっても、送信信号の電力増幅効率を向上させることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。