"基板および前記基板上に形成された埋め込み絶縁膜および前記埋め込み絶縁膜上に形成された半導体層を有するSOI基板を準備する工程aと、前記埋め込み絶縁膜と接触しない、絶縁膜である第1分離絶縁膜を前記半導体層の表面近傍に形成する工程bと、前記半導体層の一部に選択的に形成された第1導電型のソース領域及びドレイン領域と、前記半導体層における前記ソース領域と前記ドレイン領域との間に形成された第2導電型のボディ領域と、前記ボディ領域の上にゲート酸化膜を介して形成されたゲート電極とを備えるMOSトランジスタを形成する工程cと、前記MOSトランジスタとの間に前記第1分離絶縁膜を介在させつつ前記半導体層の他の一部に第1領域を形成する工程dと、前記ボディ領域にボディ電位を与えるボディ電位設定領域を前記半導体層における前記MOSトランジスタ及び前記第1分離絶縁膜各々の形成区域以外の区域に形成する工程eと、を備える半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記埋め込み絶縁膜と接触しつつ前記半導体層を貫通して形成された絶縁膜である第2分離絶縁膜を形成する工程fをさらに備える半導体装置の製造方法。請求項1または請求項2に記載の半導体装置の製造方法であって、前記第1領域の前記半導体層内に前記第2導電型の不純物を注入する工程gをさらに備える半導体装置の製造方法。請求項3に記載の半導体装置の製造方法であって、前記半導体層内に前記第2導電型の第1ウェルを形成する工程hをさらに備え、前記第1領域の前記半導体層を前記第1ウェルの一部に形成する半導体装置の製造方法。請求項4に記載の半導体装置の製造方法であって、前記半導体層内に前記第1導電型の第2ウェルが形成する工程iをさらに備え、前記第1ウェルと前記第2ウェルとの間に前記第2分離絶縁膜を形成する半導体装置の製造方法。しかし、部分分離絶縁膜5b下のシリコン層3bは、その膜厚が薄いために抵抗RSの値が高くなりやすい。特に、MOSトランジスタTR1の位置がボディ端子領域3dから遠くなればなるほど、両者の間に介在する抵抗の値が大きくなり、ボディ電位を半導体装置の隅々まで伝達することが困難となる。このことにより、基板浮遊問題やホットキャリアの問題の抑制が充分には行えなくなり、また、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じてしまう。なお、例えば図51に示すように、MOSトランジスタTR1のドレイン領域6aおよびソース領域6bを埋め込み絶縁膜2に接しないようにして設ければ、ドレイン領域6aおよびソース領域6bの直下においてもシリコン層3bがボディ領域のシリコン層3aと導通するので、幾分かは基板浮遊問題やホットキャリアの問題の抑制に寄与する。しかし、それだけでは上記の問題を充分に抑制できるとは言えない。また、広く分布する部分分離絶縁膜5bの場合、部分分離絶縁膜5b下のシリコン層3bや部分分離絶縁膜5bに隣接するドレイン領域6aおよびソース領域6bに対して与える引っ張り応力が大きい。図49においては、この引っ張り応力を符号ST2として示している。引っ張り応力ST2は、部分分離絶縁膜5bの形成時に部分分離絶縁膜5bの体積が熱により変化することや、シリコン層3bと部分分離絶縁膜5bとの間で熱膨張係数に違いがあることが原因で生じる。広く分布する部分分離絶縁膜5bの場合、その体積変化も大きなものとなるため、周囲の構造に対し与える影響が大きくなる。このような引っ張り応力ST2が大きいと、シリコン層3bやドレイン領域6aおよびソース領域6bに結晶欠陥を生じさせ、その結果、ウェルにおけるリーク電流を増加させてしまう可能性がある。特にシリコン層3bは、その膜厚が薄いために結晶欠陥が生じやすい。なお、上記のような、基板浮遊問題やホットキャリアの問題、結晶欠陥の問題は、部分分離絶縁膜と完全分離絶縁膜とを併用する場合であっても同様に生じ得る。そこで、この発明は、SOIデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制すること、および、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供することにある。請求項1に記載の発明は、基板および前記基板上に形成された埋め込み絶縁膜および前記埋め込み絶縁膜上に形成された半導体層を有するSOI基板を準備する工程aと、前記埋め込み絶縁膜と接触しない、絶縁膜である第1分離絶縁膜を前記半導体層の表面近傍に形成する工程bと、前記半導体層の一部に選択的に形成された第1導電型のソース領域及びドレイン領域と、前記半導体層における前記ソース領域と前記ドレイン領域との間に形成された第2導電型のボディ領域と、前記ボディ領域の上にゲート酸化膜を介して形成されたゲート電極とを備えるMOSトランジスタを形成する工程cと、前記MOSトランジスタとの間に前記第1分離絶縁膜を介在させつつ前記半導体層の他の一部に第1領域を形成する工程dと、前記ボディ領域にボディ電位を与えるボディ電位設定領域を前記半導体層における前記MOSトランジスタ及び前記第1分離絶縁膜各々の形成区域以外の区域に形成する工程eと、を備える半導体装置の製造方法である。請求項2に記載の発明は、請求項1に記載の半導体装置の製造方法であって、前記埋め込み絶縁膜と接触しつつ前記半導体層を貫通して形成された絶縁膜である第2分離絶縁膜を形成する工程fをさらに備える半導体装置の製造方法である。請求項3に記載の発明は、請求項1または請求項2に記載の半導体装置の製造方法であって、前記第1領域の前記半導体層内に前記第2導電型の不純物を注入する工程gをさらに備える半導体装置の製造方法である。請求項4に記載の発明は、請求項3に記載の半導体装置の製造方法であって、前記半導体層内に前記第2導電型の第1ウェルを形成する工程hをさらに備え、前記第1領域の前記半導体層を前記第1ウェルの一部に形成する半導体装置の製造方法である。請求項5に記載の発明は、請求項4に記載の半導体装置の製造方法であって、前記半導体層内に前記第1導電型の第2ウェルが形成する工程iをさらに備え、前記第1ウェルと前記第2ウェルとの間に前記第2分離絶縁膜を形成する半導体装置の製造方法である。請求項1に記載の発明によれば、製造された半導体装置が第1領域を備えているので、第1分離絶縁膜が連続して設けられる場合に比べ、基板浮遊問題やホットキャリアの問題の抑制が行える。またさらに、第1分離絶縁膜の有する引っ張り応力を第1領域に分散させることができ、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。また、第1領域を設けることにより、第1分離絶縁膜への加工プロセスの安定性を向上させることができる。請求項2に記載の発明によれば、製造された半導体装置が第1領域を備えているので、第2分離絶縁膜の有する引っ張り応力を第1領域に分散させることができ、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。また、第1領域を設けることにより、第2分離絶縁膜への加工プロセスの安定性を向上させることができる。また、第2分離絶縁膜を備えるので、ラッチアップやノイズに対する耐性が強い。請求項3に記載の発明によれば、第1領域の半導体層内に第2導電型の導電型の不純物が注入されているので、半導体素子とボディ電位が与えられる部分の間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。請求項4及び請求項5に記載の発明によれば、第1ウェルと第1領域の半導体層とを異なる導電型とする場合よりも第1領域の抵抗値を下げることができる。以下、添付の図面を参照しながら、本発明の実施形態について説明する。以下の実施形態は、本発明を具体化した一例であり、本発明の技術的範囲を限定する事例ではない。<実施の形態1>図1および図2は、本発明により製造される半導体装置の実施の形態1にかかるSOIデバイスを示す図である。なお、図1はSOIデバイスの上面図を、図2は図1における切断線X1-X1における断面図をそれぞれ示している。なお、図1および図2では図48~図50に示したSOIデバイスと同様の機能を有する要素については同一符号を付している。図1および図2に示すとおりこのSOIデバイスは、従来のSOIデバイスと同様、基板1、埋め込み絶縁膜2およびシリコン層から構成されるSOI基板を有している。なお、シリコン層3a,3bはSOI基板を構成するシリコン層の一部を示している。そして、シリコン層3aの表面近傍には、半導体素子の例として複数のMOSトランジスタTR1が形成されている。なお、ここでは例としてMOSトランジスタTR1をnチャネル型としている。また、シリコン層3a,3bはともに、例としてp型不純物が注入されて形成されたウェルに属している。また、図48と同様、シリコン層3a,3bと同じウェルに属するボディ端子領域3dも設けられている。このボディ端子領域3dにはボディ電位Vbdが与えられ、シリコン層3a,3bの電位はボディ電位Vbdに固定される。MOSトランジスタTR1は、図48~図50に示したSOIデバイスと同様、シリコン層3a内に形成されたドレイン領域6aおよびソース領域6bと、シリコン層3a表面に形成されたゲート絶縁膜4aおよびゲート電極7aとを備えている。ドレイン領域6aおよびソース領域6bに挟まれたシリコン層3aは、MOSトランジスタTR1のボディ領域として機能する。なお、図2ではゲート電極7a、ドレイン領域6aおよびソース領域6bの各表面には、抵抗を下げる目的でシリサイド領域9a,10a,10bが形成されている。また、ゲート電極7aの側面には、ドレイン領域6aおよびソース領域6b中のエクステンション領域を形成する際に用いられたサイドウォール8が形成されている。また、図2では例として、ドレイン領域6aおよびソース領域6bを埋め込み絶縁膜2に接するほど深く設けた場合を示している。さて、本実施の形態にかかるSOIデバイスにおいても、各MOSトランジスタTR1の間に、酸化膜等の絶縁膜からなる部分分離絶縁膜5bが形成されている。また、部分分離絶縁膜5bと埋め込み絶縁膜2との間には、シリコン層3bが完全に除去されることなく残置している。なお、図50と同様、部分分離絶縁膜5b下のシリコン層3bとMOSトランジスタTR1のボディ領域のシリコン層3aとは同じウェルに属し、電気的に接続されている。ただし、本実施の形態においては、図48~図50に示したSOIデバイスとは異なり、部分分離絶縁膜5bは各MOSトランジスタTR1の間に連続して設けられてはいない。すなわち、図1および図2に示すように、各MOSトランジスタTR1の間の部分分離絶縁膜5b内には、およそ一定の間隔を置いて、素子としての機能を有しないダミー領域DM1が形成されている。このダミー領域DM1は、シリコン層に形成されたウェルにさらに不純物が注入されて形成されたダミー活性領域3cを有しており、ここではさらにその表面にシリサイド領域10gが形成されている。このように、ダミー領域DM1が部分分離絶縁膜5b内に形成されることで、部分分離絶縁膜5b下のシリコン層3bが半導体装置において占める割合が減少する。そして、シリコン層3bが減少した分だけ、ダミー活性領域3cおよびシリサイド領域10gの占める割合が増加する。なお、シリサイド領域10gはダミー領域DM1のボディ抵抗を下げる目的で形成される。なお、ダミー活性領域3cに注入される不純物の導電型は、シリコン層に形成されるウェルと同じにしておけばよい。異なる導電型とする場合よりもダミー領域の抵抗値を下げることができるからである。例えば、図2においてはシリコン層3a,3bがp型ウェルとして形成されているので、ダミー活性領域3cにはBやBF2等のp型不純物を注入すればよい。このとき、ダミー活性領域3cの不純物濃度を、シリコン層3a,3bの不純物濃度よりも高めにしておく。また逆に、シリコン層3a,3bがn型ウェルとして形成されておれば、ダミー活性領域3cにはAsやP、Sb等のn型不純物を注入すればよい。ダミー活性領域3cおよびシリサイド領域10gは、シリコン層3bよりもその抵抗値が低いため、上述の抵抗RSのようにMOSトランジスタTR1とボディ端子領域3dとの間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。なお、上述のとおりダミー活性領域3cを設けることでダミー領域DM1の抵抗値を低下させることができるが、シリコン層に形成されたウェルにさらに不純物を注入しなくても、ウェルをそのままダミー活性領域として用いてもよい。その場合のダミー活性領域は、ウェルをそのまま用いたものであるので、ダミー活性領域3cほどには不純物濃度が高くはない。そのため、ダミー活性領域3cよりは、その抵抗値が高くなる。しかしながら、部分分離絶縁膜5b下のシリコン層3bの抵抗値に比べれば、膜厚一杯に広がったシリコン層の抵抗値は低い。よって、ダミー活性領域として利用することが可能である。また、本実施の形態にかかるSOIデバイスの部分分離絶縁膜5bの場合、ダミー領域DM1が設けられているため、部分分離絶縁膜5bの有する引っ張り応力をダミー領域に分散させることができる。そのため、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。図2では、この引っ張り応力を符号ST1として示しているが、引っ張り応力ST1は、図49に示した引っ張り応力ST2よりも小さく、MOSトランジスタTR1やシリコン層3bに対して与える影響が小さい。よって、シリコン層3bやドレイン領域6aおよびソース領域6bに結晶欠陥が生じにくく、ウェルにおけるリーク電流を増加させにくい。また、ダミー領域DM1を設けることにより、部分分離絶縁膜5bへの加工プロセスの安定性を向上させることができる。すなわち、部分分離絶縁膜5bをCMPChemicalMechanicalPolishing法を用いて形成する場合に、ウェハにかかる圧力を一定にしやすくなり、部分分離絶縁膜5bにディッシングが生じにくい。また、プラズマエッチングにより部分分離絶縁膜5bを形成する場合には、部分分離絶縁膜5bが適度に分散していることから、ウェハ上で均一にプラズマの状態を保つことができる。本実施の形態にかかるSOIデバイスを用いれば、ダミー領域DM1を形成しているので、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。またさらに、部分分離絶縁膜5bの有する引っ張り応力をダミー領域に分散させることができ、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。よって、シリコン層3bやドレイン領域6aおよびソース領域6bに結晶欠陥が生じにくく、ウェルにおけるリーク電流を増加させにくい。また、ダミー領域DM1を設けることにより、部分分離絶縁膜5bへの加工プロセスの安定性を向上させることができる。なお、図51に示したSOIデバイスのように、本実施の形態にかかるSOIデバイスにおいてもMOSトランジスタTR1のドレイン領域6aおよびソース領域6bを埋め込み絶縁膜2に接しないように設けてもよい。そうすれば、より一層、基板浮遊問題やホットキャリアの問題が抑制できる。また、本実施の形態においては、シリサイド領域10gを形成する場合について記述したが、シリサイド領域10gを形成しない場合であっても、上記のような効果はある。通常、DRAMのメモリセル等ではリフレッシュ特性の向上のため、ソース領域およびドレイン領域にはシリサイド化を行わないようにしている。その場合には、本実施の形態にかかるSOIデバイス中のダミー領域についてもシリサイド領域を有しない構造となる。シリサイド領域を有しない構造であっても、ダミー領域DM1が設けられておれば、部分分離絶縁膜直下の薄いシリコン層3bのみを有する従来の技術よりもボディ抵抗を下げることができる。<実施の形態2>本実施の形態は、実施の形態1にかかるSOIデバイスの変形例を示すものである。なお、図3は本実施の形態にかかるSOIデバイスの上面図を、図4は図3における切断線X2-X2における断面図をそれぞれ示している。なお、図3および図4では実施の形態1にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、ダミー領域DM1の抵抗値をさらに下げるために、Al等の金属やポリシリコン等その他の導電性材料からなるダミーコンタクトプラグ12cおよびダミー配線13cが形成される。MOSトランジスタTR1のドレイン領域6aおよびソース領域6bには、図4に示すように、層間絶縁膜11内に形成されたコンタクトプラグ12a,12bがそれぞれシリサイド領域10a,10bを介して接続され、コンタクトプラグ12a,12bには、それぞれ配線13a,13bが接続されることが多い。本実施の形態では、ダミー領域DM1のダミー活性領域3cにもシリサイド領域10gを介してコンタクトプラグ12a,12bと同様のダミーコンタクトプラグ12cを接続し、ダミーコンタクトプラグ12cに配線13a,13bと同様のダミー配線13cを設けるのである。なお、ダミー配線13cは隣接するダミー領域DM1にまたがって接続しておけばよい。そうすれば、隣接するダミー領域DM1の間で、ダミー活性領域3cとシリコン層3bとによる電気的経路だけでなく、ダミー配線13cによる電気的経路も生じるので、ダミー領域DM1の抵抗値をさらに下げることができる。よって、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行えるようになる。また、ダミー配線13cを設けることにより、層間絶縁膜11上において配線の有無による高さのばらつきも抑制できる。よって、層間絶縁膜11上にさらに上層の層間絶縁膜図示せずを形成してこれにCMP法を行う場合、上層の層間絶縁膜にかかる圧力を一定にしやすくなり、上層の層間絶縁膜にディッシングが生じにくい。さらに、ダミー配線13cを設けることにより、SOIデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。セルフヒーティング効果とは、素子動作時に発生した熱を充分に放熱することができずに熱を蓄積してしまう現象のことである。SOIデバイスでは、半導体素子が比較的熱伝導率の小さい酸化膜等からなる埋め込み絶縁膜や分離絶縁膜に囲まれているために、このセルフヒーティング効果が問題となりやすい。しかし、ダミー配線13cが形成されておれば、ダミー配線13cが放熱に寄与し、セルフヒーティング効果を抑制することができる。なお、図3に示すように、ボディ端子領域3dにもコンタクトプラグ12dおよび配線13dが設けられる。そして、配線13dはボディ電位Vbdに電気的に接続される。その他の構成は実施の形態1にかかるSOIデバイスと同様のため、説明を省略する。本実施の形態にかかるSOIデバイスを用いれば、ダミーコンタクトプラグ12cおよびダミー配線13cが形成されているので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、層間絶縁膜11上にさらに上層の層間絶縁膜を形成してこれにCMP法を行う場合、上層の層間絶縁膜にディッシングが生じにくい。さらに、SOIデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。<実施の形態3>本実施の形態は、実施の形態1にかかるSOIデバイスの変形例を示すものである。なお、図5は本実施の形態にかかるSOIデバイスの上面図を、図6は図5における切断線X3-X3における断面図をそれぞれ示している。なお、図5および図6では実施の形態1にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、ダミー領域DM1に代わって、ダミーゲート絶縁膜4bとダミーゲート電極7bとを有するダミー領域DM2が形成される。ダミー領域DM2は、シリコン層3aに形成されたウェルをダミー活性領域として有し、さらに、シリコン層3a上に形成された、酸化膜等の絶縁膜からなるダミーゲート絶縁膜4b、ダミーゲート絶縁膜4b上に形成されたダミーゲート電極7bとを有している。また、ダミーゲート電極7bの表面にはシリサイド領域9bが形成されている。さらに、ダミーゲート電極7bの側面にはサイドウォール8が形成されている。このように、ダミー領域DM2が部分分離絶縁膜5b内に形成されることで、部分分離絶縁膜5b下のシリコン層3bが半導体装置において占める割合が減少する。そして、シリコン層3bが減少した分だけ、ダミー活性領域たるシリコン層3aの占める割合が増加する。シリコン層3aは、膜厚が厚い分、シリコン層3bよりもその抵抗値が低いため、上述の抵抗RSのようにMOSトランジスタTR1とボディ端子領域3dとの間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。なお、ダミー活性領域たるシリコン層3aは、ウェルをそのまま用いたものであるので、実施の形態1におけるダミー活性領域3cほどには不純物濃度が高くはない。しかしながら、部分分離絶縁膜5b下のシリコン層3bの抵抗値に比べれば、膜厚一杯に広がったシリコン層の抵抗値は低い。よって、ダミー活性領域として利用することが可能である。また、もちろん、実施の形態1におけるダミー活性領域3cを、図6に示したSOIデバイスに設けて、さらなる抵抗値の低下を図ってもよい。また、ダミーゲート電極7bを設けることで、MOSトランジスタTR1のゲート電極7aをフォトリソグラフィ技術等を用いて形成する際に、ゲート電極の寸法のばらつきの発生を抑制することが可能となる。ウェハ面内においてゲート電極の密度に粗密があると、導電性膜の堆積量やエッチング量等が微妙に異なってくるため、ゲート電極の寸法にばらつきが発生しやすいが、ダミーゲート電極7bを半導体素子の形成しないところにほぼ一様に設けておけば、ばらつきが生じにくくなるからである。またさらに、ダミーゲート電極7bを設けることで、ウェハ面内においてゲート電極の有無による高さのばらつきも抑制できる。よって、層間絶縁膜図示せずをMOSトランジスタTR1およびダミー領域DM2の上部に形成してこれにCMP法を行う場合、層間絶縁膜にかかる圧力を一定にしやすくなり、層間絶縁膜にディッシングが生じにくい。その他の構成は実施の形態1にかかるSOIデバイスと同様のため、説明を省略する。本実施の形態にかかるSOIデバイスを用いれば、ダミー領域DM2が部分分離絶縁膜5b内に形成されるので、実施の形態1にかかるSOIデバイスと同様の効果を有する。また、ダミーゲート電極7bを設けるので、MOSトランジスタTR1のゲート電極7aをフォトリソグラフィ技術等を用いて形成する際に、ゲート電極の寸法のばらつきの発生を抑制することが可能となる。またさらに、層間絶縁膜をMOSトランジスタTR1およびダミー領域DM2の上部に形成してこれにCMP法を行う場合、層間絶縁膜にディッシングが生じにくい。<実施の形態4>本実施の形態は、実施の形態3にかかるSOIデバイスの変形例を示すものである。なお、図7は本実施の形態にかかるSOIデバイスの断面図を示している。なお、図7では実施の形態3にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、ダミー領域DM2のダミーゲート電極7bに配線LNを形成して、これにダミーゲート電位Vdmを与えてダミーゲート電極7bの電位を固定する。ここで、ダミー活性領域たるシリコン層3aに形成されるウェルがp型である場合には、ソース電位を0Vとしてダミーゲート電位Vdmに0Vまたは負の電圧を印加すればよい。そうすれば、シリコン層3aのうちダミーゲート絶縁膜4b直下の部分に正孔が蓄積されてキャリアが増加し、ダミー活性領域たるシリコン層3aの抵抗値がさらに低下する。また、ウェルがn型である場合には、ソース電位を0Vとしてダミーゲート電位Vdmに0Vまたは正の電圧を印加すればよい。そうすれば、シリコン層3aのうちダミーゲート絶縁膜4b直下の部分に電子が蓄積されてキャリアが増加し、ダミー活性領域たるシリコン層3aの抵抗値がさらに低下する。その他の構成は実施の形態3にかかるSOIデバイスと同様のため、説明を省略する。本実施の形態にかかるSOIデバイスを用いれば、ダミーゲート電極7bにダミーゲート電位Vdmを与えるので、ダミー活性領域たるシリコン層3aの抵抗値をさらに低下させることができる。<実施の形態5>本実施の形態は、実施の形態1にかかるSOIデバイスと実施の形態3にかかるSOIデバイスとを組み合わせた構造の変形例を示すものである。すなわち、ダミーゲート電極がシリコン層3a上に部分的に設けられ、ダミーゲート電極付近は実施の形態3にかかるSOIデバイスと同様の構造、それ以外のシリコン層3a付近は実施の形態1にかかるSOIデバイスと同様の構造となったSOIデバイスである。なお、図8は本実施の形態にかかるSOIデバイスの上面図を、図9は図8における切断線X4-X4における断面図をそれぞれ示している。なお、図8および図9では実施の形態3にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、ダミー領域DM2に代わって、ダミーゲート絶縁膜4c、ダミーゲート電極7c、ダミードレイン領域6cおよびダミーソース領域6dを有し、シリコン層3aがダミーのボディ領域となる、MOSトランジスタと類似した構造のダミー領域DM3が形成される。ただし、シリコン層3aとダミードレイン領域6cおよびダミーソース領域6dとは、同じ導電型にされるため、ダミー領域DM3の構造はMOSトランジスタとは異なったものである。また、ダミーゲート電極7c、ダミードレイン領域6cおよびダミーソース領域6dの表面にはシリサイド領域9c,10c,10dがそれぞれ形成されている。さらに、ダミーゲート電極7cの側面にはサイドウォール8が形成されている。なお、図9では例として、ダミードレイン領域6cおよびダミーソース領域6dを埋め込み絶縁膜2に接するほど深く設けた場合を示している。このように、ダミー領域DM3が部分分離絶縁膜5b内に形成されることで、部分分離絶縁膜5b下のシリコン層3bが半導体装置において占める割合が減少する。そして、シリコン層3bが減少した分だけ、ダミードレイン領域6c、ダミーソース領域6d、ボディ領域たるシリコン層3aおよびシリサイド領域10c,10dの占める割合が増加する。なお、ダミー領域DM3において、ダミードレイン領域6cおよびダミーソース領域6dの導電型を、MOSトランジスタTR1のドレイン領域6aおよびソース領域6bのようにシリコン層3aとは異なる導電型になるようにしてもよい。その場合、同じ導電型とする場合に比べてボディ抵抗は上昇する。しかし、ダミー領域DM3が設けられることで従来の技術よりもボディ抵抗の値を低下させられることには変わりはない。その他の構成は実施の形態1および3にかかるSOIデバイスと同様のため、説明を省略する。本実施の形態にかかるSOIデバイスを用いれば、実施の形態1にかかるSOIデバイスの有する効果と実施の形態3にかかるSOIデバイスの有する効果が同時に得られる。<実施の形態6>本実施の形態は、実施の形態5にかかるSOIデバイスの変形例を示すものである。なお、図10は本実施の形態にかかるSOIデバイスの上面図を、図11は図10における切断線X5-X5における断面図をそれぞれ示している。なお、図10および図11では実施の形態5にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、ダミー領域DM3の抵抗値をさらに下げるために、Al等の金属やポリシリコン等その他の導電性材料からなるダミーコンタクトプラグ12e,12fおよびダミー配線13e,13fが形成される。MOSトランジスタTR1のドレイン領域6aおよびソース領域6bには、図11に示すように層間絶縁膜11内に形成されたコンタクトプラグ12a,12bがそれぞれシリサイド領域10a,10bを介して接続され、コンタクトプラグ12a,12bには、それぞれ配線13a,13bが接続されることが多い。本実施の形態では、ダミー領域DM3のダミードレイン領域6cおよびダミーソース領域6dにも、それぞれシリサイド領域10c,10dを介してコンタクトプラグ12a,12bと同様のダミーコンタクトプラグ12e,12fを接続し、ダミーコンタクトプラグ12e,12fに配線13a,13bと同様のダミー配線13e,13fを設けるのである。なお、図11に示すように、ダミーコンタクトプラグ12e,12fのうち少なくとも一方をダミーゲート電極7cにシリサイド領域9cを介して接続する、いわゆるシェアードコンタクト構造を採用すればよい。そうすれば、ゲート電極7cの電位を、ダミードレイン領域6cおよびダミーソース領域6dの電位と同じ値に固定することができる。これにより、ダミー領域の抵抗値を固定することができる。さらに、シェアードコンタクト構造にしたダミーゲート電極7cは隣接するダミー領域DM3にまたがって接続しておけばよい。そうすれば、隣接するダミー領域DM3の間で、ダミードレイン領域6cおよびダミーソース領域6dとシリコン層3bとによる電気的経路だけでなく、ダミーゲート電極7cによる電気的経路も生じるので、ダミー領域DM3の抵抗値をさらに下げることができる。よって、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行えるようになる。本実施の形態では、実施の形態2におけるダミー配線13cと同様、ダミー配線13e,13fを設けることにより、層間絶縁膜11上において配線の有無による高さのばらつきも抑制できる。よって、層間絶縁膜11上にさらに上層の層間絶縁膜図示せずを形成してこれにCMP法を行う場合、上層の層間絶縁膜にかかる圧力を一定にしやすくなり、上層の層間絶縁膜にディッシングが生じにくい。さらに、ダミー配線13e,13fを設けることにより、SOIデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。なお、図10に示すように、ボディ端子領域3dにもコンタクトプラグ12dが設けられる。そして、ボディ端子領域3dはボディ電位Vbdに電気的に接続される。その他の構成は実施の形態5にかかるSOIデバイスと同様のため、説明を省略する。本実施の形態にかかるSOIデバイスを用いれば、ダミーコンタクトプラグ12e,12fおよびダミー配線13e,13fが形成されているので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、層間絶縁膜11上にさらに上層の層間絶縁膜を形成してこれにCMP法を行う場合、上層の層間絶縁膜にディッシングが生じにくい。さらに、SOIデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。<実施の形態7>本実施の形態は、実施の形態5または6にかかるSOIデバイスの変形例を示すものである。なお、図12は本実施の形態にかかるSOIデバイスの上面図を示している。なお、図12では実施の形態5または6にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、ダミーゲート電極7cに代わって、ダミー領域のシリコン層と同様の大きさの四角形のダミーゲート電極7dを、ダミー領域から少しずらして形成している。なお、ダミーゲート電極7dに覆われていないシリコン層には、ダミー活性領域3eが形成される。このダミー活性領域3eはダミーゲート電極7dの四角形と相似な四角形の一部を切り欠いた形状をしている。また、このダミーゲート電極7dおよびダミー活性領域3eの表面にはシリサイド領域が形成されていてもよい。その他の構成は実施の形態5または6にかかるSOIデバイスと同様のため、説明を省略する。本実施の形態にかかるSOIデバイスの有するダミーゲート電極7dおよびダミー活性領域3eの構造でも、実施の形態5または6にかかるSOIデバイスと同様、基板浮遊問題やホットキャリアの問題の抑制が行える。<実施の形態8>本実施の形態も、実施の形態5または6にかかるSOIデバイスの変形例を示すものである。なお、図13は本実施の形態にかかるSOIデバイスの上面図を示している。なお、図13では実施の形態5または6にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、ダミーゲート電極7cに代わって、ダミー領域のシリコン層を十字形に覆うダミーゲート電極7eを形成している。なお、ダミーゲート電極7eに覆われていないシリコン層には、ダミー活性領域3fが形成される。このダミー活性領域3fは、十字形のダミーゲート電極7eによって複数に分割されるが、全体として、ダミーゲート電極7eの十字型を構成する各辺と平行な四辺を有する平行四辺形を構成する。また、このダミーゲート電極7eおよびダミー活性領域3fの表面にはシリサイド領域が形成されていてもよい。その他の構成は実施の形態5または6にかかるSOIデバイスと同様のため、説明を省略する。本実施の形態にかかるSOIデバイスの有するダミーゲート電極7eおよびダミー活性領域3fの構造でも、実施の形態5または6にかかるSOIデバイスと同様、基板浮遊問題やホットキャリアの問題の抑制が行える。なお、ダミーゲート電極の構造を本実施の形態のように十字型にしておくと、例えば、実施の形態7にかかるダミーゲート電極と比較して以下のような利点がある。まず、図14はダミーゲート電極7eを用いた場合の、ダミー領域を挟むA地点およびB地点間に存在する電気抵抗を示した図である。まず、ダミー領域を挟むAB両地点間の抵抗として、部分分離絶縁膜5bの有する抵抗R1がある。さらに、十字型のダミーゲート電極7eにより分割されたダミー活性領域3fのうち左上の領域3f1の有する抵抗R2、十字型のダミーゲート電極7eにより分割されたダミー活性領域3fのうち右上の領域3f2の有する抵抗R4、および領域3f1,3f2に挟まれたダミーゲート電極7e直下のシリコン層3a1の有する抵抗R3の直列接続したものが、AB両地点間の抵抗として存在する。同様に、十字型のダミーゲート電極7eにより分割されたダミー活性領域3fのうち左下の領域3f3の有する抵抗R6、十字型のダミーゲート電極7eにより分割されたダミー活性領域3fのうち右下の領域3f4の有する抵抗R8、および領域3f3,3f4に挟まれたダミーゲート電極7e直下のシリコン層3a3の有する抵抗R7の直列接続したものが、AB両地点間の抵抗として存在する。そして、十字型のダミーゲート電極7eの横一文字部分の直下のシリコン層3a2の有する抵抗R5がAB両地点間の抵抗として存在する。一方、図15はダミーゲート電極7dを用いた場合の、ダミー領域を挟むC地点およびD地点間に存在する電気抵抗を示した図である。まず、ダミー領域を挟むCD両地点間の抵抗として、部分分離絶縁膜5bの有する抵抗R9がある。さらに、ダミーゲート電極7dに覆われなかった部分のダミー活性領域3eのうち、CDを結ぶ線分に平行に存在する長方形部分3e1の抵抗R10が、CD両地点間の抵抗として存在する。また、ダミーゲート電極7dに覆われた部分の直下のシリコン層3a4の有する抵抗R13、およびダミーゲート電極7dに覆われなかった部分のダミー活性領域3eのうち長方形部分3e1を除いた部分のダミー活性領域3e2の有する抵抗R12の直列接続した合成抵抗R11が存在する。ここで、ダミーゲート電極7d,7eが、AB方向およびCD方向にずれてパターン形成されてしまった場合を考える。図14の場合、抵抗R2,R4,R6,R8の各値が、AB方向へのずれによって変化する。しかし、抵抗R2と抵抗R4の合計および抵抗R6と抵抗R8の合計はAB方向へのずれによって変化することはない。領域3f1と領域3f2とは同じ材質でできており、その合計面積は一定値だからである。領域3f3と領域3f4についても同様である。また、それ以外の抵抗R1,R3,R5,R7の各値は、AB方向へのずれによって変化しない。よって、図14の場合は、ダミーゲート電極7eがAB方向にずれてパターン形成されてしまった場合であっても、ダミー領域の抵抗値が変化せず、マスクパターンの合わせ精度に左右されにくい抵抗値を有するダミー領域となる。このようにダミーゲート電極7eがずれてパターン形成されても、ダミー領域の抵抗値が変化しないようにするには、ダミー活性領域3eの形成されたシリコン層が、ダミーゲートの十字型を構成する各辺と平行な四辺を有する平行四辺形を構成しておればよい。一方、図15の場合は、抵抗R12,R13の各値が、CD方向へのずれによって変化する。また、それ以外の抵抗R9,R10の各値は、CD方向へのずれによって変化しない。この場合は、抵抗R12,R13の各値が、CD方向へのずれによって変化する。ダミー活性領域3e2とシリコン層3a4とでは材質が異なることから、抵抗R12の変化と抵抗R13の変化とでは、変化の仕方が異なる。よって、その合成抵抗R11の値は、ダミーゲート電極7dがCD方向にずれてパターン形成されてしまった場合には、変化することになる。よって、この場合はマスクパターンの合わせ精度に左右されやすい抵抗値を有するダミー領域となる。以上が、ダミーゲート電極の形状を十字型にする利点である。<実施の形態9>本実施の形態は、実施の形態3にかかるSOIデバイスの変形例を示すものである。なお、図16は本実施の形態にかかるSOIデバイスの上面図を、図17は図16における切断線X6-X6における断面図をそれぞれ示している。なお、図16および図17では実施の形態3にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、部分分離絶縁膜5b以外に、完全分離絶縁膜5aが併せ用いられている。図16および図17に示すように、MOSトランジスタTR1とその周辺に存在するダミー領域DM2とが一つのウェルに設けられており、そのウェルの境界部分に完全分離絶縁膜5aが存在する。このように、部分分離絶縁膜5bと完全分離絶縁膜5aとを併用する場合であっても、ダミー領域DM2を設けることで、実施の形態3と同様の効果を得ることができる。また、完全分離絶縁膜を用いるので、ラッチアップやノイズに対する耐性が強い。なお、本実施の形態は、実施の形態3にかかるSOIデバイスにその適用が限られるものではなく、上記した他の実施の形態の各々についても適用することが可能である。その場合は、各実施の形態に応じた効果を得ることができる。<実施の形態10>本実施の形態は、実施の形態1にかかるSOIデバイス中のダミー領域DM1の配置方法について説明するものである。ダミー領域DM1を形成する場合、ダミー活性領域3cを規定するパターンを有するフォトマスクを用いてフォトリソグラフィ技術により形成される。よって、このダミー活性領域3cの配置パターンがダミー領域DM1の配置パターンに相当する。以下に、ダミー活性領域3cの配置パターンの決定方法について説明する。まず、図18に示すような、ダミー活性領域3cのパターン3c1が規則的に配置されたフォトマスクの設計図面を用意する。この設計図面は、実際の図面でもよいし、CAD上の電子データであっても構わない。次に、MOSトランジスタTR1等、SOIデバイスの素子および回路のパターンが記載されたフォトマスクの設計図面を用意する。そして、この2つの設計図面を重ね合わせる。なお図18では、素子および回路のパターンを破線表示している。そして、2つの設計図面を重ね合わせたときに、素子および回路のパターンが重なるダミー活性領域3cのパターン3c1は消去する。また、素子および回路のパターンを若干拡大したオーバーサイズ像OSの範囲内に存在するダミー活性領域3cのパターン3c1についても消去する。こうして得られるのが、図19に示す配置図である。このように、素子および回路のパターンが重なる部分のダミー活性領域3cのパターン3c1およびオーバーサイズ像OSの範囲内に存在するダミー活性領域3cのパターン3c1を消去することで、素子および回路の、ダミー活性領域3cによる短絡等の危険が回避される。なお、図19に示す配置図では、ダミー活性領域3cのパターン3c1を消去した部分が、他の領域に比べて分離絶縁膜の領域が広くなりバランスを失する。そこで、図20に示すように、パターン3c1を消去した部分のうちオーバーサイズ像OSの範囲外となる部分に、パターン3c1よりも小さなパターン3c2を改めて形成するようにしてもよい。このように、ダミー活性領域3cのパターンを数種類設けると、分離絶縁膜の粗密が均一となり、CMP等のプロセスの安定性に対して有効である。また、素子および回路のパターンが記載されたフォトマスクの設計図面ではなく、SOIデバイスのシリコン層のウェルのパターンが記載されたフォトマスクの設計図面を用意し、両者を重ね合わせてウェルの境界上に存在するダミー活性領域3cのパターン3c1を消去するようにもする。図21および図22はこれを示した図であり、n型ウェル3gとp型ウェル3bとの境界上に存在するダミー活性領域3cのパターン3c1が消去されている。このように、ウェルの境界上に存在するダミー活性領域3cのパターン3c1を消去することで、ウェル間の、ダミー活性領域3cによる短絡の危険が回避される。なお、本実施の形態にかかるダミー領域の配置方法は、実施の形態1にかかるSOIデバイスにその適用が限られるものではなく、上記した他の実施の形態の各々についても適用することが可能である。<実施の形態11>本実施の形態は、実施の形態1にかかるSOIデバイスの変形例を示すものである。なお、図23は本実施の形態にかかるSOIデバイスの断面図を示している。なお、図23では実施の形態1にかかるSOIデバイスと同様の機能を有する要素については同一符号を付している。本実施の形態においては、部分分離絶縁膜5bに代わって完全分離絶縁膜5aを用いる場合を示している。なお、その他の構成は実施の形態1にかかるSOIデバイスと同様のため、説明を省略する。実施の形態1にかかるSOIデバイスのダミー領域DM1は、素子間の絶縁に完全分離絶縁膜5aのみが用いられる場合であっても、以下のような効果を生じさせるので有効である。すなわち、完全分離絶縁膜5aの有する引っ張り応力をダミー領域DM1に分散させることができ、引っ張り応力がMOSトランジスタTR1等に及ぼす力を軽減することができる。よって、ドレイン領域6aおよびソース領域6bに結晶欠陥が生じにくい。また、ダミー領域DM1を設けることにより、完全分離絶縁膜5aをCMP法を用いて形成する場合に、ウェハにかかる圧力を一定にしやすくなり、完全分離絶縁膜5aにディッシングが生じにくい。また、プラズマエッチングにより完全分離絶縁膜5aを形成する場合には、完全分離絶縁膜5aが適度に分散していることから、ウェハ上で均一にプラズマの状態を保つことができる。よって、完全分離絶縁膜5aへの加工プロセスの安定性を向上させることができる。また、比較的熱伝導率の小さい酸化膜等からなる埋め込み絶縁膜2および完全分離絶縁膜5aに半導体素子が囲まれているために、セルフヒーティング効果が生じやすいが、ダミー領域DM1を設けることによりダミー領域DM1が放熱に寄与し、それを抑制することができる。また、SOIデバイスでは、埋め込み絶縁膜2が形成されているために、バルク基板に形成されたデバイスと比較して、重金属のゲッタリング能力が低い。バルク基板の場合には、ウェハの裏面に多結晶シリコン層を形成し、その多結晶シリコン層を、Fe,Cu,Cr,Ni,Pt等の有害な重金属のゲッタリングサイトとして用いることが多い。しかし、SOIデバイスでは、埋め込み絶縁膜2が形成されているために、重金属の移動が遮断されやすい。よって、重金属のゲッタリング能力が低くなる。ところが、シリコン層と埋め込み酸化膜との界面も、重金属のゲッタリングサイトとして機能することが知られている。よって、ダミー領域DM1を設けることにより、シリコン層と埋め込み酸化膜との界面の面積を増やすことができ、ゲッタリング能力を向上させることができる。その結果、ゲート絶縁膜の信頼性の向上、およびpn接合界面でのリーク電流の発生の防止等の効果がある。なお、部分分離絶縁膜5bに代わって完全分離絶縁膜5aを用いる場合であってもダミー領域が有効に機能するのは、実施の形態1にかかるSOIデバイスに限られるものではない。例えば、実施の形態2にかかるSOIデバイスにおいて、部分分離絶縁膜5bに代わって完全分離絶縁膜5aを用いる場合を示したのが、図24である。このように、上記した他の実施の形態の各々についても、部分分離絶縁膜5bに代わって完全分離絶縁膜5aを適用することが可能である。なお、シリコン層3a,3cは完全分離絶縁膜5aおよび埋め込み酸化膜2により完全に絶縁されているので、その導電型はn型であってもp型であってもどちらでもよい。なお、完全分離絶縁膜を備えるSOIデバイスであって、シリコン層のダミー領域を備えるものが、例えば特開平8-32049号公報や特開平10-321549号公報に記載されている。<実施の形態12>本実施の形態は、実施の形態5または6にかかるSOIデバイスを例にとり、その製造方法について図25~図41を用いて説明するものである。なお、本実施の形態は、本発明の実施の形態である。まず、シリコン等からなる基板1を用意し、貼り合わせ法などにより基板1上に埋め込み酸化膜2とシリコン層3とを形成し、図25に示すようなSOI基板を形成する。各部の膜厚の例は、埋め込み酸化膜2が100~500nm、シリコン層3が30~400nm程度である。なお、パワーデバイス用にする場合は、シリコン層3が数μmから数十μm程度である。次に、SOI基板上に絶縁膜4を形成する。絶縁膜4には、熱酸化膜やTEOS酸化膜等を用いればよい。なお、絶縁膜4の膜厚の例は、5~40nm程度である。その後、絶縁膜4上に部分分離絶縁膜形成用のマスク層21を形成する。マスク層21の膜厚の例は、50~300nm程度である。このマスク層21には、例えば窒化膜を用いればよい。窒化膜は、LPCVDLowPressureChemicalVaporDeposition法やプラズマCVD法等で形成できる。そして、マスク層21に対しフォトリソグラフィー技術を用いてパターニングを行う。具体的には、フォトレジストをマスク層21上に形成して、フォトレジストをパターニングする。その後、フォトレジストをマスクとして、RIEReactiveIonEtching装置やECRElectronCyclotronResonance装置を用いてマスク層21にエッチングを行う。そして、アッシング装置および硫酸と過酸化水素水との混合液を用いてフォトレジストを除去する。この状態を示すのが、図26である。なお、図26においては、ダミー領域を形成する領域をDM3、nチャネル型のMOSトランジスタを形成する領域をTR1、pチャネル型のMOSトランジスタを形成する領域をTR2としてそれぞれ表示している。また、各領域の境界部分に、部分分離絶縁膜形成用のパターン22aが設けられている。次に、RIE装置やECR装置を用いてゲート絶縁膜4およびシリコン層3にエッチングを行って、トレンチ22bを形成する図27。ただし、シリコン層3をエッチングする際には、部分分離絶縁膜を形成するためにシリコン層3を貫通しないよう注意する必要がある。また、これにより絶縁膜4は、ゲート絶縁膜4a,4c,4dの各領域に区分される。次に、酸化膜等の部分分離絶縁膜の材料をトレンチ22bを充分に埋め込むように形成する。この材料には、例えばHDPHighDensityPlasma装置を用いて形成されるプラズマTEOS酸化膜等を用いればよい。なお、この部分分離絶縁膜の材料の膜厚は、例えば100~500nm程度とすればよい。そして、CMP法によりその表面を平坦化させる図28。この後、1000~1100°C程度の熱処理を行い、堆積した膜の材料の膜質を向上させる。このようにして、部分分離絶縁膜5bがトレンチ22bの内部に形成される。なお、部分分離絶縁膜の材料を堆積する前に、900~1000°C程度の高温熱処理を行ってトレンチ22b内の上部や底部の角部分を丸めておけば、部分分離絶縁膜5bおよび完全分離絶縁膜5aとして堆積させた材料の引っ張り応力が緩和されるので効果的である。次に、ウェットエッチングにより、またはRIE装置やECR装置を用いて部分分離絶縁膜5bに対しエッチバックを行い、部分分離絶縁膜5bの表面の高さを調節する。そして、マスク層21を例えば熱燐酸を用いて除去する図29。なお、マスク層21の除去時にゲート絶縁膜4a,4c,4dも除去して、熱酸化や堆積により新たにゲート絶縁膜4a,4c,4dを設けるようにしてもよい。次に、MOSトランジスタTR2の領域にフォトレジストRSaを形成して、不純物注入時のマスクとする。そして、ダミー領域DM3およびMOSトランジスタTR1の領域のシリコン層3にB、BF2、In等の不純物IP1を注入して、p型ウェルを形成する図30。シリコン層3a,3bは、このp型ウェルの一部となる。次に、フォトレジストRSaを除去し、ダミー領域DM3およびMOSトランジスタTR1の領域にフォトレジストRSbを形成して、不純物注入時のマスクとする。そして先と同様にして、MOSトランジスタTR2の領域のシリコン層3にP、As、Sb等の不純物IP2を注入して、n型ウェルを形成する図31。シリコン層3g,3hは、このn型ウェルの一部となる。なお、p型ウェルおよびn型ウェルとも、その不純物濃度は、例えば1×1015~1×1019cm2程度となるようにする。次に、ゲート電極7a,7c,7dの形成を行う。なお、その前に、ゲート絶縁膜4a,4c,4dを除去して、熱酸化や堆積により新たにゲート絶縁膜4a,4c,4dを設けるようにしてもよい。また、窒化酸化膜やAl2O3等の金属酸化膜、Ta2O5等の高誘電率酸化膜などを新たなゲート絶縁膜4a,4c,4dとして用いてもよい。そして、まず多結晶シリコン等のゲート電極の材料を、例えばLPCVD装置を用いて100~400nm程度堆積させる。なお、多結晶シリコンには、PやB等の不純物をドープしておいてもよい。また、多結晶シリコン以外にもW,Ta,Al等の金属材料をゲート電極の材料として用いてもよい。次に、フォトリソグラフィー技術によりゲート電極の材料にパターニングを行う。この際、ゲート電極の材料にパターニングを行なうためのマスク層としては、フォトレジストを用いる以外にも、酸化膜を用いたり、酸化膜と窒化膜の積層構造を用いてもよい。そして、パターニングの終了後、マスク層を除去する。次に、ポケット領域の形成を行う。ポケット領域は、微細化にともなう短チャネル効果を抑制するはたらきがある。短チャネル効果は、ドレイン領域及びソース領域でのpn接合面の深さやゲート絶縁膜の寸法等の条件にも左右される。よって、その条件が最適化でき、短チャネル効果を抑制できる場合には、このポケット領域の形成を行わなくてもよい。まず、MOSトランジスタTR2のポケット領域6e3,6f3の形成から行う。図32に示すように、p型のウェルが形成された領域にフォトレジストRScを形成する。そして、フォトレジストRSc、ゲート電極7dおよび部分分離絶縁膜5bをマスクとして例えばAs,P,Sb等を注入し、例えば1×1012~1×1014cm2程度の不純物濃度となるようにポケット領域6e3,6f3を形成する。そして、フォトレジストRScの除去後、新たにフォトレジストRSdを形成し、MOSトランジスタTR1のポケット領域6a3,6b3の形成を行う。すなわち、フォトレジストRSd、ゲート電極7aおよび部分分離絶縁膜5bをマスクとして例えばB,BF2,In等を注入し、例えば1×1012~1×1014cm2程度の不純物濃度となるようにポケット領域6a3,6b3を形成する。この後、続けてエクステンション領域6a2,6b2の形成も行う。すなわち、フォトレジストRSd、ゲート電極7aおよび部分分離絶縁膜5bをマスクとして例えばAs,P,Sb等を注入し、例えば1×1013~1×1015cm2程度の不純物濃度となるようにエクステンション領域6a2,6b2を形成する図33。そして、フォトレジストRSdの除去後、新たにフォトレジストRSeを形成し、ダミー領域DM3およびMOSトランジスタTR2のエクステンション領域6c2,6d2,6e2,6f2の形成を行う。すなわち、フォトレジストRSe、ゲート電極7c,7dおよび部分分離絶縁膜5bをマスクとして例えばB,BF2,In等を注入し、例えば1×1013~1×1015cm2程度の不純物濃度となるようにエクステンション領域6c2,6d2,6e2,6f2を形成する図34。次に、フォトレジストRSeを除去し、サイドウォール8の形成を行う。サイドウォール膜としては、TEOS酸化膜、プラズマ酸化膜等を用いればよい。また、LPCVD法やプラズマCVD法で形成したSi3N4や、Si3N4とSiO2の積層構造をサイドウォール膜として用いてもよい。そして、サイドウォール膜の堆積後、エッチバックを行い、サイドウォール8を形成する。そして、次に、MOSトランジスタTR2およびダミー領域DM3上にフォトレジストRSfを形成し、フォトレジストRSf、ゲート電極7a、サイドウォール8および部分分離絶縁膜5bをマスクとして例えばAs,P,Sb等を注入し、例えば1×1014~1×1016cm2程度の不純物濃度となるようにドレイン領域6a1、ソース領域6b1を形成する図35。次に、フォトレジストRSfを除去し、新たにフォトレジストRSgを形成し、ダミー領域DM3およびMOSトランジスタTR2のダミードレイン領域6c1、ダミーソース領域6d1、ドレイン領域6e1およびソース領域6f1の形成を行う。すなわち、フォトレジストRSg、ゲート電極7c,7dおよび部分分離絶縁膜5bをマスクとして例えばB,BF2,In等を注入し、例えば1×1014~1×1016cm2程度の不純物濃度となるようにダミードレイン領域6c1、ダミーソース領域6d1、ドレイン領域6e1およびソース領域6f1を形成する図36。そして、この後フォトレジストRSgを除去し、ソース領域およびドレイン領域の活性化のためのアニール800~1150°Cを行う。なお、図24以前の断面図においては、図が煩雑になる為、ポケット領域およびエクステンション領域の明示を省略していた。しかし、実際には上述のようにこれらの領域が形成されることが望ましい。次に、ダミードレイン領域6c1、ダミーソース領域6d1、ドレイン領域6a1,6e1およびソース領域6b1,6f1の、シリサイド化を行う部分のゲート絶縁膜4a,4c,4dを除去する。そして、ゲート電極7c,7a,7dとともに、シリサイド化を行う図37。なお、図37においては、ソース、ドレイン、ゲートの全てにシリサイド化を行うサリサイドSAlicideプロセスが行われる場合を例示しているが、ゲート電極のみをシリサイド化するポリサイドPolycideプロセスを行う場合や、ESDElectroStaticDischarge用に用いるためソース、ドレイン、ゲートのいずれにもシリサイド化を行わない場合などももちろん考えられる。シリサイド化を行わない部分には、シリサイドプロテクション酸化膜等を形成すればよい。なお、シリサイドとしては、TiSi2,CoSi2,NiSi2,WSi2,TaSi2,MoSi2,HfSi2,Pd2Si,PtSi,ZrSi2等が用いられる。次に、層間絶縁膜、コンタクトプラグおよび配線の形成を行う。まず、層間絶縁膜11を、基板上の全面におよそ1μm程度堆積させる。そして、層間絶縁膜11を平坦化させるためにCMP処理を行う。次に、コンタクトプラグの形成のために、フォトリソグラフィー技術によりコンタクトプラグ用トレンチを層間絶縁膜11に形成する図38。そして、コンタクトプラグ用トレンチ内に充分埋め込まれるようにW等の金属膜などの導電性材料を形成する。また、Wの代わりにAl、TiN、ドープト多結晶シリコン等を用いてもよい。なお、導電性材料の成膜方法としては、Wについては例えばブランケットCVD法と選択CVD法とがある。Alについては例えば高温スパッタ法とリフロースパッタ法とがある。TiNやドープト多結晶シリコンについては例えばLPCVD法がある。なお、Wと下地の層間絶縁膜11との間での密着性の向上のために、Wを堆積させる前に、Ti,TiN,TiW等を形成しておいてもよい。ここでは、ブランケットCVD法を採用した場合のWを例にとって説明する。まず、W膜を基板全面に形成し、エッチバックにより平坦化する図39。次に、1層目の配線13a,13b,13e,13f,13g,13hを形成する。その材料として例えばAl膜を採用し、これを層間絶縁膜11および各コンタクトプラグ上に形成する。この材料にはAl以外にも例えば、AlCuSiやCuやドープト多結晶シリコンでもよい。そして、1層目の配線の材料にフォトリソグラフィー技術を用いてパターニングを行う図40。次に、1層目の配線上に上層の層間絶縁膜14を形成し、層間絶縁膜11と同様、CMP処理による平坦化を行う。そして層間絶縁膜14内に、例えば配線13a,13gに接続されるビアホールを形成する。そして、ビアホール内に充分埋め込まれるように、1層目の配線と同様にしてW等の金属膜などの導電性材料を形成し、これをパターニングしてビアプラグ19を形成する。そして、2層目の配線15a~15fを形成する。以降、同様に上層の層間絶縁膜16、ビアプラグ20、3層目の配線17a~17fを形成する。そして、最上層には、チップ保護用のパッシベーション膜18が形成される図41。以上のプロセスを経ることで、実施の形態6にかかるSOIデバイスが形成される。なお、実施の形態9または11にかかるような完全分離絶縁膜を有する構造を製造する場合には、図27の工程の後に、図42に示すように、トレンチ22bを埋め込み絶縁膜2にまで到達させた構造のトレンチ22cを形成する工程を追加すればよい。つまり、完全分離絶縁膜とすべき部分が開口したフォトレジストRShを用いてエッチングを行い、トレンチ22cを形成する。そして、酸化膜等の、部分分離絶縁膜および完全分離絶縁膜の材料をトレンチ22b,22cを充分に埋め込むように形成する。この材料には、例えばHDP装置を用いて形成されるプラズマTEOS酸化膜等を用いればよい。そして、CMP法によりその表面を平坦化させる図43。この後、1000~1100°C程度の熱処理を行い、堆積した膜の材料の膜質を向上させる。なお、部分分離絶縁膜および完全分離絶縁膜の材料を堆積する前に、900~1000°C程度の高温熱処理を行ってトレンチ22b,22c内の上部や底部の角部分を丸めておけば、部分分離絶縁膜5bとして堆積させた材料の引っ張り応力が緩和されるので効果的である。次に、ウェットエッチングにより、またはRIE装置やECR装置を用いて部分分離絶縁膜5bおよび完全分離絶縁膜5aに対しエッチバックを行い、部分分離絶縁膜5bおよび完全分離絶縁膜5aの表面の高さを調節する。そして、マスク層21を例えば熱燐酸を用いて除去する図44。以降のプロセスは、図30以降に示したものと同様に行えばよい。本実施の形態にかかるSOIデバイスの製造方法を用いれば、MOSトランジスタTR1,TR2とダミー領域DM3とを並行して形成するので、ダミー領域を設けるための新たな工程が必要とはならずに、従来のフォトマスクのレイアウトを変更するだけで済み、経済的である。なお、本実施の形態は、実施の形態5または6にかかるSOIデバイスの製造方法に限られるものではなく、実施の形態5または6にかかるSOIデバイスの製造方法を変形することで、上記した他の実施の形態の各々についても製造することが可能である。すなわち、実施の形態1または2にかかるSOIデバイスについては、図32においてゲート電極7cを設けないようにしておけば、以降の工程を進めるだけで実施の形態1または2にかかるSOIデバイスを製造することができる。また、実施の形態3または4にかかるSOIデバイスについては、図32において、ダミー領域DM3を挟む2つの部分分離絶縁膜5bに届くようにゲート電極7cを設けるようにしておけば、以降の工程を進めるだけで実施の形態3または4にかかるSOIデバイスを製造することができる。また、実施の形態7または8にかかるSOIデバイスについては、図32において、ゲート電極7cを設ける際のフォトマスクのパターンに適当なものを採用することで、以降の工程を進めるだけで実施の形態7または8にかかるSOIデバイスを製造することができる。"