マルチプレーン型フラッシュメモリ装置のプログラム動作制御方法であって、コマンド信号に応答してプログラム命令を発生する段階と、複数のプレーンにそれぞれ対応するように配置されるキャッシュバッファに一つずつ連続的に入力データを記憶する段階と、前記プログラム命令に応答してプログラム動作のためのバイアス電圧を発生し、ロウアドレス信号とカラムアドレス信号に基づいて前記複数のプレーンそれぞれのメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックに前記バイアス電圧を印加する段階と、前記キャッシュバッファに記憶されたデータを同時に前記複数のプレーンに出力する段階とを含んでなるプログラム動作制御方法。請求項1に記載のフラッシュメモリ装置のプログラム動作制御方法において、前記記憶する段階は、チップイネーブル信号に応答して、キャッシュ入力制御信号を一つずつ連続的に設定の時間にイネーブルさせる段階と、前記キャッシュ入力制御信号のうちイネーブルされる一つに応答して、対応するキャッシュバッファに前記入力データを記憶する段階と、前記キャッシュバッファのうち最後のキャッシュバッファに前記入力データが記憶されるまで、前記イネーブル段階と前記記憶段階を繰り返し行う段階とを含むことを特徴とするプログラム動作制御方法。請求項2に記載のフラッシュメモリ装置のプログラム動作制御方法において、前記イネーブルさせる段階は、前記プログラム命令が発生した後、チップイネーブル信号のビットを一つずつ連続的に前記設定の時間に設定の論理値に変更させる段階を含むことを特徴とするプログラム動作制御方法。請求項2に記載のフラッシュメモリ装置のプログラム動作制御方法において、前記記憶する段階は、前記キャッシュバッファのうち最後のキャッシュバッファに前記入力データが記憶された後、チップイネーブル信号のビットを同時に設定の時間に設定の論理値に変更させる段階をさらに含むことを特徴とするプログラム動作制御方法。請求項1に記載のフラッシュメモリ装置のプログラム動作制御方法において、前記出力する段階は、前記プログラム命令が発生した後、チップイネーブル信号のビットが同時に第1設定時間に設定の論理値に変更されるとき、キャッシュ出力制御信号を同時に第2設定時間にイネーブルさせる段階と、前記キャッシュ出力制御信号に応答して、前記複数のプレーンにそれぞれ対応するように配置され、前記キャッシュバッファにそれぞれ連結されるページバッファに、前記キャッシュバッファに記憶されたデータを同時に出力する段階と、前記ページバッファによって前記記憶されたデータをそれぞれラッチし、そのラッチされたデータを前記複数のプレーンにそれぞれ出力する段階とを含むことを特徴とするプログラム動作制御方法。マルチプレーン型フラッシュメモリ装置の読出し動作制御方法であって、コマンド信号に応答して読出し命令を発生する段階と、前記読出し命令に応答して読出し動作のためのバイアス電圧を発生し、ローアドレス信号とカラムアドレス信号に基づいて複数のプレーンそれぞれのメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックに前記バイアス電圧を印加する段階と、前記複数のプレーンの出力データを前記複数のプレーンにそれぞれ対応するように配置されるキャッシュバッファに同時にそれぞれ記憶する段階と、前記キャッシュバッファに記憶されたデータを一つずつ連続的に外部装置に出力する段階とを含んでなる読出し動作制御方法。請求項6に記載のフラッシュメモリ装置の読出し動作制御方法において、前記記憶する段階は、前記複数のプレーンにそれぞれ対応するように配置されるページバッファによって前記出力データをそれぞれラッチする段階と、前記読出し命令が発生した後、レディー/ビジーバー信号がディスエーブルされるとき、キャッシュ入力制御信号を同時にイネーブルさせる段階と、前記キャッシュ入力制御信号に応答して、前記ラッチされたデータを前記ページバッファにそれぞれ連結される前記キャッシュバッファに同時に記憶する段階とを含むことを特徴とする読出し動作制御方法。請求項7に記載のフラッシュメモリ装置の読出し動作制御方法において、前記イネーブルさせる段階は、前記読出し命令が発生するとき、チップイネーブル信号のビットを同時に設定の論理値に変更させ、前記レディー/ビジーバー信号がディスエーブルされる間、前記ビットの論理値を維持する段階を含むことを特徴とする読出し動作制御方法。請求項6に記載のフラッシュメモリ装置の読出し動作制御方法において、前記出力する段階は、チップイネーブル信号のビットに応答して、キャッシュ出力制御信号を一つずつ連続的に設定の時間にイネーブルさせる段階と、前記キャッシュ出力制御信号のうちイネーブルされる一つに応答して、対応するキャッシュバッファに記憶されたデータを前記外部装置に出力する段階と、前記キャッシュバッファのうち最後のキャッシュバッファに記憶されたデータが前記外部装置に出力されるまで、前記イネーブルさせる段階と前記出力する段階を繰り返し行う段階とを含むことを特徴とする読出し動作制御方法。請求項9に記載のフラッシュメモリ装置の読出し動作制御方法であって、さらに、前記イネーブルさせる段階は、前記出力データが前記キャッシュバッファに同時に記憶された後、前記チップイネーブル信号のビットを一つずつ連続的に前記設定の時間に設定の論理値に変更させる段階を含んでなることを特徴とする読出し動作制御方法。そこで、この発明の目的は、複雑な回路構成なしで、複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラム動作および読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させることが可能なフラッシュメモリ装置を提供することにある。この発明の他の目的は、複雑な回路構成なしで、複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラム動作を同時に実行することにより、その動作速度とデータ処理量を増加させることが可能なフラッシュメモリ装置のプログラム動作制御方法を提供することにある。この発明の別の目的は、複雑な回路構成なしで、複数のビットを含むチップイネーブル信号によって複数のプレーンの読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させることが可能なフラッシュメモリ装置の読出し動作制御方法を提供することにある。また、上記他の課題を解決するために、この発明に係るフラッシュメモリ装置のプログラム動作制御方法は、コマンド信号に応答してプログラム命令を発生する段階と、複数のプレーンにそれぞれ対応するように配置されるキャッシュバッファに一つずつ連続的に入力データを記憶する段階と、前記プログラム命令に応答してプログラム動作のためのバイアス電圧を発生し、ロウアドレス信号とカラムアドレス信号に基づいて複数のプレーンそれぞれのメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックにバイアス電圧を印加する段階と、キャッシュバッファに記憶されたデータを同時に複数のプレーンに出力する段階とを含んでなる。また、前記別の課題を解決するために、この発明に係るフラッシュメモリ装置の読出し動作制御方法は、コマンド信号に応答して読出し命令を発生する段階と、読出し命令に応答して読出し動作のためのバイアス電圧を発生し、ロウアドレス信号とカラムアドレス信号に基づいて複数のプレーンそれぞれのメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックにバイアス電圧を印加する段階と、複数のプレーンの出力データを複数のプレーンにそれぞれ対応するように配置されるキャッシュバッファに同時にそれぞれ記憶する段階と、キャッシュバッファに記憶されたデータを一つずつ連続的に外部装置に出力する段階とを含んでなる。この発明によれば、複雑な回路構成なしで、複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラム動作および読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させることができる。以下、添付図面を参照してこの発明の好適な実施例を詳細に説明する。なお、これらの実施例は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施例は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者にこの発明の範疇を完全に知らせるために提供されるものである。図3は、この発明の一実施例に係るフラッシュメモリ装置のブロック図である。図3を参照すると、フラッシュメモリ装置100は、入力バッファ110、制御論理回路120、高電圧発生器130、Xデコーダ140、Yデコーダ150、複数のプレーンPL1~PLMMは整数、ページバッファPB1~PBMMは整数、キャッシュバッファCB1~CBMMは整数およびデータ入出力回路160を含む。入力バッファ110は、外部アドレス信号ADDまたはコマンド信号CMD1、CMD2およびCMD3のいずれか一つを受信して制御論理回路120に出力する。制御論理回路120は、チップイネーブル信号CEbと制御信号REb、WEb、ALE、CLEに応答して、コマンド信号CMD1、CMD2およびCMD3のいずれか一つまたは外部アドレス信号ADDを受信する。好ましくは、チップイネーブル信号CEbは、ビットB1~BMMは整数を含む。制御論理回路120は、コマンド信号CMD1、CMD2およびCMD3のいずれか一つに応答して、プログラム命令PGM、読出し命令READおよび消去命令ERSのいずれか一つを発生する。好ましくは、制御論理回路120は、ページプログラムセットアップコード例えば80hを含むコマンド信号CMD1に応答して、プログラム命令PGMを発生する。また、読出しコード例えば、00hまたは01hを含むコマンド信号CMD3に応答して、制御論理回路120が読出し命令READを発生する。制御論理回路120は、プログラム命令PGMを発生した後、確認コード例えば、10hを含むコマンド信号CMD2を受信すると、レディー/ビジーバー信号R/Bbを設定された時間T4、図4参照にディスエーブルさせる。その結果、メモリコントローラ図示せずなどの外部制御装置がレディー/ビジーバー信号R/Bbを受信し、フラッシュメモリ装置100がプログラム動作状態であることを認識する。また、制御論理回路120は、読出し命令READを発生した後、外部アドレス信号ADDを受信すると、レディー/ビジーバー信号R/Bbを設定された時間D2、図5参照にディスエーブルさせる。その結果、外部制御装置がレディー/ビジーバー信号R/Bbを受信し、フラッシュメモリ装置100が読出し動作状態であることを認識する。また、制御論理回路120は、コマンド信号CMD1、CMD2とチップイネーブル信号CEbのビットB1~BMに応答して、キャッシュ入力制御信号CIS1~CISMMは整数とキャッシュ出力制御信号COS1~COSMMは整数を発生する。これをより詳しく説明すると、制御論理回路120がコマンド信号CMD1に応答してプログラム命令PGMを発生した後、ビットB1~BMが一つずつ連続的に設定の時間T2、図4を参照に設定された論理値に変更されるとき、キャッシュ入力制御信号CIS1~CISMを一つずつ連続的に設定された時間T2にイネーブルさせる。例えば、設定された論理値は、0に設定することができる。プログラムPGMを発生した後、コマンド信号CMD2を受信し、ビットB1~BMが同時に設定された時間T3、図4を参照に前記設定された論理値に変更されるとき、制御論理回路120は、キャッシュ出力制御信号COS1~COSMを設定された時間T4に同時にイネーブルさせる。制御論理回路120は、コマンド信号CMD3に応答して読出し命令READを発生した後、レディー/ビジーバー信号R/Bbがディスエーブルされる間D2に、キャッシュ出力制御信号COS1~COSMを同時にイネーブルさせる。好ましくは、制御論理回路120がコマンド信号CDM3を受信するとき、ビットB1~BMが設定された論理値に変更され、レディー/ビジーバー信号R/Bbがディスエーブルされる間、設定された論理値に維持される。また、制御論理回路120は、読出し命令READを発生した後、ビットB1~BMが一つずつ連続的に設定された時間D3、図5参照に設定された論理値に変更されるとき、キャッシュ出力制御信号COS1~COSMを一つずつ連続的に設定された時間D3にイネーブルさせる。高電圧発生器130は、プログラム命令PGM、読出し命令READおよび消去命令ERSのいずれか一つに応答して、バイアス電圧VD、VS、VW1~VWKKは整数を発生する。VDは、ドレイン選択ライン図示せずに供給される電圧であり、VSは、ソース選択ライン図示せずに供給される電圧であり、VW1~VWKは、ワードライン図示せずに供給される電圧である。Xデコーダ140は、ロウアドレス信号RADDに基づいて、複数のプレーンPL1~PLMそれぞれのメモリセルブロックMB1~MBnのいずれか一つを選択し、その選択されたメモリセルブロックにバイアス電圧VD、VS、VW1~VWKを供給する。図3に示していないが、Xデコーダ140は、ロウアドレス信号RADDをデコードしてロウデコーディング信号を発生し、ロウデコーディング信号に基づいて複数のプレーンPL1~PLMそれぞれのメモリセルブロックMB1~MBnのいずれか一つを選択する。Yデコーダ150は、カラムアドレス信号CADDをデコードしてカラムデコーディング信号CDECを発生し、カラムデコーディング信号CDECをページバッファPB1~PBMにそれぞれ出力する。ページバッファPB1~PBMは、プレーンPL1~PLMにそれぞれ一つずつ対応するように配置され、キャッシュバッファCB1~CBMにそれぞれ連結される。ページバッファPB1~PBMそれぞれは、対応するキャッシュバッファCB1~CBMのいずれか一つから受信される入力データDi1~DiMのいずれか一つMは整数をラッチしまたはカラムデコーディング信号CDECに応答して対応するプレーンPL1~PLMのいずれか一つのビットライン図示せずの一部または全体を選択し、その選択されたビットラインから受信される出力データDo1~DoMのいずれか一つMは整数をラッチする。ページバッファPB1~PBMのそれぞれは、カラムデコーディング信号CDECに応答して、対応するプレーンPL1~PLMのいずれか一つのビットライン図示せずの一部または全体を選択し、その選択されたビットラインにラッチされたデータを出力し、またはラッチされたデータを対応するキャッシュバッファCB1~CBMのいずれか一つに出力する。キャッシュバッファCB1~CBMは、キャッシュ入力制御信号CIS1~CISMにそれぞれ応答して、データ入出力回路160を介して受信される入力データDi1~DiMをそれぞれ記憶し、またはページバッファPB1~PBMから受信される出力データDo1~DoMをそれぞれ記憶する。好ましくは、キャッシュ入力制御信号CIS1~CISMがイネーブルされるとき、キャッシュバッファCB1~CBMが入力データDi1~DiMまたは出力データDo1~DoMをそれぞれ記憶する。また、キャッシュバッファCB1~CBMは、キャッシュ出力制御信号COS1~COSMにそれぞれ応答して、自分にそれぞれ記憶されたデータDi1~DiMまたはDo1~DoMをページバッファPB1~PBMまたはデータ入出力回路160を介して外部装置図示せずにそれぞれ出力する。好ましくは、キャッシュバッファCB1~CBMは、キャッシュ出力制御信号COS1~COSMがイネーブルされるとき、自己にそれぞれ記憶されているデータDi1~DiMまたはDo1~DoMを出力する。次に、図3および図4を参照して、フラッシュメモリ装置100のプログラム動作を詳細に説明する。図4は、図3に示したフラッシュメモリ装置のプログラム動作に関連する信号のタイミング波形図である。まず、初期にチップイネーブル信号CEbのビットB1~BMの論理値が設定された時間T1に論理0に変更され、制御信号CLE、ALEが連続的にイネーブルされ、制御信号WEbがトグルされる。制御論理回路120は、制御信号CLE、WEbに応答してコマンド信号CMD1を受信し、プログラム命令PGMを発生する。また、制御論理回路120は、制御信号ALE、WEbに応答して外部アドレス信号ADDを受信し、外部アドレス信号ADDに基づいてロウアドレス信号RADDとカラムアドレス信号CADDを発生する。その後、ビットB1~BMの論理値が一つずつ連続的に、設定された時間T2に論理0に変更される。すなわち、ビットB1~BMのいずれか一つの論理値が論理0のとき、残りの論理値は論理1に維持される。制御論理回路120は、ビットB1~BMに応答して、キャッシュ入力制御信号CIS1~CISMを一つずつ連続的に設定された時間T2にイネーブルさせる。例えば、制御論理回路120は、ビットB1が論理0に変更されるとき、キャッシュ入力制御信号CIS1を設定された時間T2にイネーブルさせる。キャッシュ入力制御信号CIS1~CISMに応答して、キャッシュバッファCB1~CBMが一つずつ連続的に入力データDi1~DiMを記憶する。例えば、キャッシュ入力制御信号CIS1がイネーブルされるとき、キャッシュバッファCB1が入力データDi1を記憶する。キャッシュバッファCB1と同様に、キャッシュバッファCB2~CBMは、キャッシュ入力制御信号CIS2~CISMがそれぞれイネーブルされるとき、入力データDi2~DiMをそれぞれ記憶する。キャッシュバッファCB1~CBM全てに入力データDi1~DiMが記憶された後、ビットB1~BMの論理値が設定された時間T3に同時に論理0に変更される。また、制御論理回路120が制御信号CLE、WEbに応答してコマンド信号CMD2を受信し、コマンド信号CMD2に応答してレディー/ビジーバー信号R/Bbを設定された時間T4にディスエーブルする。制御論理回路120は、ビットB1~BMが論理0になり、レディー/ビジーバー信号R/Bbがディスエーブルされる間、キャッシュ出力制御信号COS1~COSMを同時にイネーブルする。キャッシュ出力制御信号COS1~COSMに応答して、キャッシュバッファCB1~CBMが自己に記憶された入力データDi1~DiMを同時にページバッファPB1~PBMにそれぞれ出力する。その結果、ページバッファPB1~PBMが入力データDi1~DiMをそれぞれラッチする。高電圧発生器130は、プログラム命令PGMに応答して、プログラム動作のためのバイアス電圧VD、VS、VW1~VWKを発生する。Xデコーダ140は、ロウアドレス信号RADDに基づいて、プレーンPL1~PLMそれぞれのメモリセルブロックMB1~MBnのいずれか一つを選択する。例えば、Xデコーダ140がプレーンPL1~PLMそれぞれのメモリセルブロックMB1を選択した場合、Xデコーダ140は、プレーンPL1~PLMのメモリセルブロックMB1sにバイアス電圧VD、VS、VW1~VWKを供給する。Yデコーダ150は、カラムアドレス信号CADDをデコードし、カラムデコーディング信号CDECをページバッファPB1~PBMにそれぞれ出力する。ページバッファPB1~PBMそれぞれは、カラムデコーディング信号CDECに応答して、プレーンPL1~PLMそれぞれのビットラインの一部または全体を選択し、その選択されたビットラインにラッチされた入力データDi1~DiMをそれぞれ出力する。その結果、プレーンPL1~PLMのメモリセルブロックMB1sのロウアドレス信号RADDに対応するページが同時にプログラムされる。次に、図3および図5を参照してフラッシュメモリ装置100の読出し動作を詳細に説明する。図5は、図3に示したフラッシュメモリ装置の読出し動作に関連する信号のタイミング波形図である。図5を参照すると、まず、初期にチップイネーブル信号CEbのビットB1~BMの論理値が設定された時間D1に論理0に変更され、制御信号CLE、ALEが連続的にイネーブルされ、制御信号WEbがトグルされる。制御論理回路120は、制御信号CLE、WEbに応答して、コマンド信号CMD3を受信し、読出し命令READを発生する。また、制御論理回路120は、制御信号ALE、WEbに応答して外部アドレス信号ADDを受信し、外部アドレス信号ADDに基づいてロウアドレス信号RADDとカラムアドレス信号CADDを発生する。高電圧発生器130は、読出し命令READに応答して、読出し動作のためのバイアス電圧VD、VS、VW1~VWKを発生する。Xデコーダ140は、ロウアドレス信号RADDに基づいて、プレーンPL1~PLMそれぞれのメモリセルブロックMB1~MBnのいずれか一つを選択する。例えば、Xデコーダ140がプレーンPL1~PLMそれぞれのメモリセルブロックMB2を選択した場合、Xデコーダ140は、プレーンPL1~PLMのメモリセルブロックMB2sにバイアス電圧VD、VS、VW1~VWKを供給する。Yデコーダ150は、カラムアドレス信号CADDをデコードし、カラムデコーディング信号CDECをページバッファPB1~PBMにそれぞれ出力する。ページバッファPB1~PBMそれぞれは、カラムデコーディング信号CDECにそれぞれ応答して、プレーンPL1~PLMそれぞれのビットラインの一部または全体を選択し、その選択されたビットラインから受信される出力データDo1~DoMのいずれか一つをラッチする。結果として、ページバッファPB1~PBMがプレーンPL1~PLMのメモリセルブロックMB2sのロウアドレス信号RADDに対応するページの出力データDo1~DoMをそれぞれラッチする。したがって、プレーンPL1~PLMのメモリセルブロックMB2のロウアドレス信号RADDに対応するページのデータを同時に読み出す。一方、制御論理回路120は、外部アドレス信号ADDを受信すると、設定された時間D2にレディー/ビジーバー信号R/Bbをディスエーブルさせる。この際、制御信号REbがトグルされる。制御論理回路120は、レディー/ビジーバー信号R/Bbがディスエーブルされる間、キャッシュ入力制御回路CIS1~CISMを同時にイネーブルする。その結果、キャッシュバッファCB1~CBMが同時にキャッシュ入力制御信号CIS1~CISMに応答して、ページバッファPB1~PBMによってそれぞれラッチされた出力データDo1~DoMをそれぞれ記憶する。その後、ビットB1~BMの論理値が一つずつ連続的に、設定された時間D3に論理0に変更される。すなわち、ビットB1~BMのいずれか一つの論理値が論理0のとき、残りの論理値は論理1に維持される。制御論理回路120は、ビットB1~BMに応答して、キャッシュ出力制御信号COS1~COSMを一つずつ連続的に、設定された時間D3にイネーブルする。例えば、制御論理回路120は、ビットB1が論理0に変更されるとき、キャッシュ出力制御信号COS1を設定された時間D3にイネーブルする。キャッシュ出力制御信号COS1~COSMに応答して、キャッシュバッファCB1~CBMが、一つずつ連続的に、自己に記憶された出力データDo1~DoMのいずれか一つをデータ入出力回路160を介して外部装置に出力する。結果として、データ入出力回路160から出力データDo1~DoMが連続的に出力される。図6は、この発明に係るフラッシュメモリ装置のプログラム動作によるデータ処理量とシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量を示すグラフである。グラフA1は、この発明に係るフラッシュメモリ装置のプログラム動作によるデータ処理量を示す。グラフA2は、キャッシュバッファを含むシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量を示す。また、グラフA3は、キャッシュバッファを含まないシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量を示す。また、前記グラフA1~A3は、プログラム時間tPROGが200μsのときの各フラッシュメモリ装置のデータ処理量を示す。図6に示すように、この発明に係るフラッシュメモリ装置のデータ処理量がシングルプレーン型フラッシュメモリ装置のデータ処理量より一層大きいことが分かる。これを詳しく説明すると、この発明に係るフラッシュメモリ装置のプログラム動作によるデータ処理量T1とキャッシュバッファを含まないシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量T2は、下記の式[数1]で表現できる。式[数1]によれば、この発明のフラッシュメモリ装置のプログラム動作によるデータ処理量T1が前記シングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量T2より大きいことが分かる。上述したこの発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、この発明を説明するためのものであって、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、この発明は、この発明の技術的思想の範囲内で様々な形態の実施が可能であることを理解できるであろう。