第1導電形のドレイン層と、前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第1導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第2導電形のベース領域と、前記ベース領域の表面から内部にかけてトレンチ状に設けられた第1導電形のソース領域と、前記ドレイン層の裏面に対して略平行な方向に、前記ソース領域の一部から前記ソース領域の前記一部に隣接するベース領域を貫通して前記ドリフト領域の一部にまで到達する第1トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層の表面から内部にかけて設けられた少なくとも1つの第2トレンチ内に第1絶縁膜を介して設けられた第1抵抗体層と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域および前記ベース領域に接続されたソース電極と、を備え、前記第1抵抗体層は、前記ソース電極に電気的に接続され、前記第1抵抗体層の材質は、不純物を含有するポリシリコンであり、前記第1絶縁膜は、少なくとも1つの層を有し、前記層の材質は、酸化ケイ素、窒化ケイ素、アルミナ、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化イットリウム、および酸化ハフニウムイットリウムのいずれかであることを特徴とする半導体装置。第1導電形のドレイン層と、前記第1導電形のドレイン層の表面から内部にかけてトレンチ状に設けられた第1導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第2導電形のベース領域と、前記ベース領域の表面から内部にかけてトレンチ状に設けられた第1導電形のソース領域と、前記ドレイン層の裏面に対して略平行な方向に、前記ソース領域の一部から前記ソース領域の前記一部に隣接するベース領域を貫通して前記ドリフト領域の一部にまで到達する第1トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層の表面から内部にかけて設けられた少なくとも1つの第2トレンチ内に第1絶縁膜を介して設けられた第1抵抗体層と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域および前記ベース領域に接続されたソース電極と、を備え、前記第1抵抗体層は、前記ソース電極に電気的に接続されていることを特徴とする半導体装置。前記第1抵抗体層の材質は、不純物を含有するポリシリコンであることを特徴とする請求項2記載の半導体装置。前記第1絶縁膜は、少なくとも1つの層を有し、前記層の材質は、酸化ケイ素、窒化ケイ素、アルミナ、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化イットリウム、および酸化ハフニウムイットリウムのいずれかであることを特徴とする請求項2または3に記載の半導体装置。前記ドリフト領域の表面から内部にかけて設けられた少なくとも1つの第3トレンチ内に第2絶縁膜を介して第2抵抗体層をさらに備えたことを特徴とする請求項2~4のいずれか1つに記載の半導体装置。前記第2抵抗体層の材質は、不純物を含有するポリシリコンであることを特徴とする請求項5記載の半導体装置。前記第2絶縁膜は、少なくとも1つの層を有し、前記層の材質は、酸化ケイ素、窒化ケイ素、アルミナ、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化イットリウム、および酸化ハフニウムイットリウムのいずれかであることを特徴とする請求項5または6に記載の半導体装置。第1導電形のドレイン層と、前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第1導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第2導電形のベース領域と、前記ベース領域の表面から内部にかけてトレンチ状に設けられた、第1導電形のソース領域と、前記ドレイン層の裏面に対して略平行な方向に、前記ソース領域の一部から前記ソース領域の前記一部に隣接するベース領域を貫通して前記ドリフト領域の一部にまで到達する第1トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドリフト領域の表面から内部にかけて設けられた少なくとも1つの第3トレンチ内に第2絶縁膜を介して設けられた第2抵抗体層と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域および前記ベース領域に接続されたソース電極と、を備え、前記第2抵抗体層は、前記ソース電極に電気的に接続されていることを特徴とする半導体装置。本発明が解決しようとする課題は、オン抵抗が低く、ノイズの発生が抑制された半導体装置を提供することである。実施形態の半導体装置は、第1導電形のドレイン層と、前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第1導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第2導電形のベース領域と、前記ベース領域の表面から内部にかけてトレンチ状に設けられた第1導電形のソース領域と、を備える。さらに、実施形態の半導体装置は、前記ドレイン層の裏面に対して略平行な方向に、前記ソース領域の一部から前記ソース領域の前記一部に隣接するベース領域を貫通して前記ドリフト領域の一部にまで到達する第1トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層の表面から内部にかけて設けられた少なくとも1つの第2トレンチ内に第1絶縁膜を介して設けられた第1抵抗体層と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域および前記ベース領域に接続されたソース電極と、を備える。前記第1抵抗体層は、前記ソース電極に電気的に接続されている。前記第1抵抗体層の材質は、不純物を含有するポリシリコンである。前記第1絶縁膜は、少なくとも1つの層を有する。前記層の材質は、酸化ケイ素、窒化ケイ素、アルミナ、酸化ハフニウム、酸化ハフニウムアルミニウム、酸化イットリウム、および酸化ハフニウムイットリウムのいずれかである。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態図1は、第1実施形態に係る半導体装置の斜視模式図である。図2は、図1の領域90で囲まれた部分の模式図であり、aは斜視模式図、bは、aのX-Y断面図である。図1、図2aでは、後述するドレイン電極40とソース電極41とが表示されていない。第1実施形態に係る半導体装置1Aは、3次元型のMOSFETである。半導体装置1Aは、n形のドレイン層10を有し、ドレイン層10の表面から内部にかけて、トレンチ状に、n-形のドリフト領域11が選択的に設けられている。ドリフト領域11の表面から内部にかけては、トレンチ状に、p形のベース領域12が選択的に設けられている。ベース領域12の表面から内部にかけては、トレンチ状に、n形のソース領域13が選択的に設けられている。半導体装置1Aにおいては、第1トレンチ20tがドレイン層10の裏面10rに対して略平行な方向に、ソース領域13の一部からソース領域13の前記一部に隣接するベース領域12を貫通してドリフト領域11の一部にまで到達するように形成されている。第1トレンチ20tの下端は、ソース領域13の下端よりも高い。第1トレンチ20t内には、ゲート絶縁膜20を介して設けられたゲート電極21が設けられている。半導体装置1Aにおいては、ドレイン層10の表面から内部にかけて、少なくとも1つの第2トレンチ30tが設けられている。第2トレンチ30t内には、第1絶縁膜30を介して設けられた第1抵抗体層31が設けられている。半導体装置1Aにおいては、ドレイン層10にドレイン電極40が接続されている。ソース領域13およびベース領域12にソース電極41が接続されている。ドレイン層10とソース電極41との間、およびドリフト領域11とソース電極41との間には、層間絶縁膜46が介設されている。第1抵抗体層31の上方の層間絶縁膜46は開口されて、第1抵抗体層31は、ソース電極41に電気的に接続されている。ドレイン層10、ドリフト領域11、ベース領域12、およびソース領域13の主成分は、例えば、ケイ素Siである。ドレイン電極40およびソース電極41の材質は、例えば、銅Cu、アルミニウムAl等である。ゲート電極21の材質は、例えば、n形不純物がドープされたポリシリコンpolySi、金属等である。ゲート絶縁膜20の材質は、例えば、酸化ケイ素SiO2である。第1抵抗体層31の材質は、不純物を含有するポリシリコンpolySiである。例えば、その材質は、n形不純物がドープされたポリシリコンpolySiである。このほか、第1抵抗体層31の材質としては、高抵抗の金属等であってもよい。第1抵抗体層31の材質がポリシリコンのとき、第1抵抗体層31内のn形不純物のドープ量が適宜調整されて、第1抵抗体層31の比抵抗が所定の値に設定される。第1絶縁膜30は、誘電体であり、少なくとも1つの層を有する。その層の材質は、例えば、酸化ケイ素SiO2、窒化ケイ素Si3N4、アルミナAl2O3、酸化ハフニウムHfO2、酸化ハフニウムアルミニウムHfAlxOy、酸化イットリウムY2O3、および酸化ハフニウムイットリウムHfYxOy等のいずれかである。実施形態では、n形n-形、n形も含むを第1導電形、p形を第2導電形と呼称してもよい。第1導電形の不純物は、例えば、リンP、ヒ素As等である。第2導電形の不純物は、例えば、ホウ素B等である。図3は、第1実施形態に係る半導体装置の等価回路図である。半導体装置1Aは、ゲート電極G21と、ソース電極S41と、ドレイン電極D40と、を備える。ソース電極41の電位は、例えば、グランド電位であり、ドレイン電極40の電位は、例えば、正電位である。ゲート電極21が閾値以上の電位になると、半導体装置1Aは、オン状態になり、ソース電極41と、ドレイン電極40と、の間に電流が流れる。半導体装置1Aにおいては、ドレイン層10の裏面10rに対して、略垂直な方向に、ソース領域13、ベース領域12、ドリフト領域11がそれぞれ延設されている。さらに、トレンチ型のゲート電極21が設けられている。従って、チャネル領域がドレイン層10の裏面10rと略平行な方向に形成されると共に、チャネル領域がドレイン層10の裏面10rに対し、略垂直な方向にも形成される。このため、半導体装置1Aにおいては、チャネル密度が大幅に向上する。このため、ソース電極41と、ドレイン電極40と、の間のオン抵抗が低減する。また、半導体装置1Aにおいては、ソース電極41に第1抵抗体層31が接続されている。第1抵抗体層31と、ドレイン層10と、の間には、第1絶縁膜30が介設されている。従って、半導体装置1Aにおいては、ソース電極41と、ドレイン電極40と、の間に、抵抗Rと、この抵抗Rに直列に接続された容量Cと、が付加されている。抵抗Rは、第1抵抗体層31の抵抗であり、容量Cは、コンデンサ第1抵抗体層31/第1絶縁膜30/ドレイン層10によって発生した容量である。すなわち、半導体装置1Aには、ソース電極41とドレイン電極40との間に、スナバ回路が付加されている。これにより、半導体装置1Aを高速スイッチングさせる際には、ソース電極41とドレイン電極40との間の電圧Vdsのリンギングが抑制される。これにより、半導体装置1Aにおいては、ノイズ発生が抑制される。半導体装置1Aの製造過程を、図2に例示した半導体装置1Aの部分を用いて説明する。図4は、第1実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、aは、半導体基板の表面にマスクを形成する工程の斜視模式図、bは、半導体基板にエッチング処理をする工程の斜視模式図である。先ず、図4aに示すように、半導体基板半導体ウェーハであるドレイン層10を準備する。ドレイン層10の不純物濃度は、例えば、1×1018cm-3以上である。続いて、ドレイン層10の表面に、選択的にマスク91を形成する。マスク91の材質は、例えば、レジスト、酸化シリコンSiO2等である。次に、図4bに示すように、マスク91から開口されたドレイン層10に選択的なエッチング処理を施す。これにより、ドレイン層10の表面から内部にかけてトレンチ10tが形成される。図5は、第1実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、aは、エピタキシャル層を形成する工程の斜視模式図、bは、マスクを形成する工程の斜視模式図である。図5aに示すように、トレンチ10tの内部に、エピタキシャル成長法によって、n形のドリフト領域11を形成する。ドリフト領域11の不純物濃度は、例えば、1×1012cm-3~1×1013cm-3である。これにより、ドレイン層10の表面から内部にかけてドリフト領域11が形成される。ドリフト領域11については、完全にトレンチ10tを埋設しない。例えば、ドリフト領域11の成長については途中で中断する。これにより、ドリフト領域11内には、トレンチ10tが残存する図示しない。続いて、ドリフト領域11内に残ったトレンチ10t内に、エピタキシャル成長法によって、p形のベース領域12を形成する。これにより、ドリフト領域11の表面から内部にかけてベース領域12が形成される。さらに、ベース領域12の成長を途中で中断し、ベース領域12内に残ったトレンチ10t内に、エピタキシャル成長法によって、n形のソース領域13を形成する。これにより、ベース領域12の表面から内部にかけてソース領域13が選択的に形成される。その後、ドリフト領域11、ベース領域12、およびソース領域13の表面について、適宜、CMPChemicalMechanicalPolishing研磨を施す図示しない。これにより、ドリフト領域11、ベース領域12、およびソース領域13の表面が平坦になる。マスク91については、エッチングやCMP研磨等で除去する。次に、図5bに示すように、ドレイン層10、ドリフト領域11、ベース領域12、およびソース領域13の表面に、選択的にマスク92を形成する。マスク92には、ゲート電極21を形成するための開口部92gと、第1抵抗体層31と、を形成するための開口部92rが選択的に設けられている。マスク92の材質は、例えば、レジスト、酸化シリコンSiO2等である。図6は、第1実施形態に係る半導体装置の製造過程を説明するための斜視模式図であり、aは、半導体基板にエッチング処理をする工程の斜視模式図、bは、ゲート電極および第1抵抗体層を形成する工程の斜視模式図である。次に、図6aに示すように、マスク92から開口部92gを介して開口されたドリフト領域11、ベース領域12、およびソース領域13に選択的なエッチング処理を施す。さらに、マスク92から開口部92rを介して開口されたドレイン層10に選択的なエッチング処理を施す。このエッチング処理により、ドリフト領域11、ベース領域12、およびソース領域13のそれぞれの一部に、第1トレンチ20tが形成されるとともに、ドレイン層10に、第2トレンチ30tが形成される。続いて、第1トレンチ20t内および第2トレンチ30t内を高温下で、酸化性雰囲気に晒す。これにより、図6bに示すように、第1トレンチ20tの側面および底面にゲート絶縁膜20が形成される。さらに、第2トレンチ30tの側面および底面に、第1絶縁膜30が形成される。この例では、ゲート絶縁膜20および第1絶縁膜30の材質は、酸化ケイ素である。続いて、第1トレンチ20t内に、ゲート絶縁膜20を介して、CVDChemicalVaporDepositionによってゲート電極21を形成する。さらに、第2トレンチ30t内に、第1絶縁膜30を介して、CVDによって第1抵抗体層31を形成する。これにより、ベース領域12、ベース領域12に隣接するソース領域13の一部、およびベース領域12を挟み、ソース領域13の前記一部とは反対側のドリフト領域11の一部の表面から内部にかけて、トレンチ状のゲート電極21が選択的に形成される。さらに、ドレイン層10の表面から内部にかけて、第1抵抗体層31が形成される。第1抵抗体層31とドレイン層10との間には、第1絶縁膜30が介設される。ゲート電極21および第1抵抗体層31の材質は、例えば、ポリシリコンである。第1抵抗体層31の材質がポリシリコンのとき、第1抵抗体層31内のn形不純物のドープ量が適宜調整されて、第1抵抗体層31の比抵抗が所定の値に設定される。ゲート電極21および第1抵抗体層31を形成した後、マスク92を除去する。なお、実施形態では、第1トレンチ20tを形成してから、ゲート絶縁膜20、ゲート電極21を形成する工程と、第2トレンチ30tを形成してから第1絶縁膜30、第1抵抗体層31を形成する工程と、を同じ工程で製造する実施形態と、それぞれの工程をずらす実施形態と、の双方を含む。例えば、第1トレンチ20tを製造する専用のマスク92と、第2トレンチ30tを製造する専用のマスク92と、をそれぞれ準備する。そして、第1トレンチ20tを予め形成し、第1トレンチ20t内にゲート絶縁膜20を介してゲート電極21を形成した後に、第2トレンチ30tを形成し、第2トレンチ30t内に第1絶縁膜30を介して第1抵抗体層31をする。あるいは、これとは逆に、第2トレンチ30tを形成し、第2トレンチ30t内に第1絶縁膜30を介して第1抵抗体層31を形成した後に、第1トレンチ20tを形成し、第1トレンチ20t内にゲート絶縁膜20を介してゲート電極21を形成してもよい。このような製造過程であれば、ゲート絶縁膜20の材質と、第1絶縁膜30の材質と、を変えることができる。あるいは、第1抵抗体層31の材質と、ゲート電極21の材質と、を変えることができる。さらに、第2トレンチ30tの深さと、第1トレンチ20tの深さと、を変えることができる。この後、図1、2に示すように、ドレイン層10に、ドレイン電極40を接続する。ソース領域13、ベース領域12および第1抵抗体層31に、ソース電極41を接続する。ソース電極41と、ドレイン層10、ドリフト領域11、ベース領域12、およびソース領域13と、の間には、層間絶縁膜46が介設される。このような製造過程により、半導体装置1Aが形成される。次に、半導体装置1Aの効果について詳細に説明する。半導体装置1Aの効果を説明する前に、参考例に係る半導体装置500について説明する。図7は、参考例に係る半導体装置の模式図であり、aは、断面模式図、bは、等価回路図である。図7aに示す半導体装置500は、トレンチゲート構造のnチャネル型MOSFETである。半導体装置500は、上下電極構造を備える。半導体装置500においては、n形のドレイン層100の上に、n-形のドリフト領域110が設けられている。ドリフト領域110の上には、p形のベース領域120が設けられている。ベース領域120の表面には、n形のソース領域130と、p形のキャリア抜き領域150が設けられている。半導体装置500においては、ソース領域130からベース領域120を貫通して、ドリフト領域110に到達するトレンチ200tが設けられている。トレンチ200t内には、ゲート絶縁膜200を介してゲート電極210が設けられている。さらに、ゲート電極210の下方において、トレンチ200t内には、フィールドプレート絶縁膜250を介してフィールドプレート電極260が設けられている。ドレイン層100には、ドレイン電極400が接続されている。ソース領域130と、キャリア抜き領域150と、には、ソース電極410が接続されている。フィールドプレート電極260は、ソース電極410に電気的に接続されている。半導体装置500の等価回路を、図7bに示す。図7bには、ゲート電極G210と、ソース電極S410と、ドレイン電極D400と、が表示されている。ソース電極410の電位は、例えば、グランド電位であり、ドレイン電極400の電位は、例えば、正電位である。ゲート電極210が閾値以上の電位になると、半導体装置500は、オン状態になり、ソース電極410と、ドレイン電極400と、の間に電流が流れる。半導体装置500においては、ゲート電極210の下方にフィールドプレート電極260を設けたため、ドリフト領域110が空乏化され易く、ドリフト領域110の不純物濃度を高めることができる。これにより、半導体装置500では、高耐圧と低オン抵抗とが実現する。また、フィールドプレート電極260は、所定の抵抗を有することから、ソース電極410と、ドレイン電極400との間には、所定の抵抗Rが存在する。さらに、フィールドプレート電極260と、ドレイン電極400との間には、フィールドプレート絶縁膜250が存在しているので、ソース電極410と、ドレイン電極400との間には、所定の容量Cが存在する。すなわち、ソース電極410と、ドレイン電極400との間には、抵抗Rと、この抵抗Rに直列的に接続された容量Cとが付加されている。従って、半導体装置500においても、実質的にソース電極410と、ドレイン電極400との間に、スナバ回路が形成されていることになる。但し、フィールドプレート絶縁膜250の厚さは、フィールドプレート電極260と、ドリフト領域110との間に印加される電圧に対し耐性を有する程度の厚さである必要があり、かつ、フィールドプレート絶縁膜250からドリフト領域110に向けて、空乏層を充分に延ばすことができる程度の厚さである必要がある。すなわち、半導体装置500特性を実現させるには、耐圧と空乏化の両方の側面から、フィールドプレート絶縁膜250の厚さを決定しなければならない。これに対し、半導体装置1Aにおいては、第1絶縁膜30の厚さは、ドレイン層10と、第1抵抗体層31との間に印加される電圧に対し耐性を有する程度の厚さで足りる。従って、半導体装置1Aにおいては、半導体装置500に比べて第1絶縁膜30の設計自由度が増加する。また、実施形態に係る半導体装置においては、スナバ回路の抵抗と容量とを容易に変更することが可能である。図8は、第1実施形態に係る半導体装置の第1変形例を説明するための斜視模式図である。例えば、図1に示す半導体装置1Aの形態よりも、スナバ回路の容量を大きく、抵抗を小さく設計したいときは、次のようにする。図8aに示す半導体装置1Bでは、半導体装置1Aに比べて、第1絶縁膜30と第1抵抗体層31との密度が高く、第1絶縁膜30と第1抵抗体層31との深さが浅い。これにより、半導体装置1Bにおいては、スナバ回路の容量が半導体装置1Aよりも大きくなり、抵抗が小さくなる。また、図1に示す半導体装置1Aの形態よりも、スナバ回路の容量を小さく、抵抗を大きく設計したいときは、次のようにする。例えば、図8bに示す半導体装置1Cでは、図1に比べて、第1絶縁膜30と第1抵抗体層31との密度が低く、第1絶縁膜30と第1抵抗体層31との深さが深い。これにより、半導体装置1Cにおいては、半導体装置1Aよりも、スナバ回路の容量が小さくなり、抵抗が大きくなる。また、図9は、第1実施形態に係る半導体装置の第2変形例を説明するための斜視模式図である。図9には、ドレイン層10の表面に対し垂直な方向からみた状態が示されている。図9aに示す半導体装置1Dでは、第1抵抗体層31の面積が半導体装置1Aよりも大きくなっている。これにより、第1抵抗体層31とドレイン層10との接触面積が増え、半導体装置1Aに比べてスナバ回路の容量が大きくなる。あるいは、半導体装置1Dとは逆に第1抵抗体層31の面積を半導体装置1Aよりも小さくしてもよい。これにより、第1抵抗体層31とドレイン層10との接触面積が減少し、半導体装置1Aに比べてスナバ回路の容量が小さくなる。図9bに示す半導体装置1Eは、ドレイン層10の裏面10rに対して平行に切断した第1抵抗体層31の形状を4角形等の多角形にしている。このような形態でも、第1抵抗体層31とドレイン層10との接触面積が増し、半導体装置1Aに比べてスナバ回路の容量が増加する。このように、第2変形例によっても、スナバ回路の容量を容易に変更できる。また、第1抵抗体層31の材質がポリシリコンであるとき、ポリシリコンに含有される不純物の濃度を調整することにより、第1抵抗体層31自体の比抵抗を調整することも可能である。また、第1絶縁膜30と第1抵抗体層31とは、ドレイン層10の表面に表出する構造であるため、ゲート電極21の形成した後において、第1絶縁膜30と第1抵抗体層31との設計変更も可能になる。半導体装置500では、フィールドプレート電極260の上にゲート電極210が形成されてしまうため、ゲート電極形成後の設計変更ができない。このように、第1実施形態に係る半導体装置は、オン抵抗が低く、ノイズの発生が抑制されるとともに、スナバ回路の容量と抵抗の設計自由度が増加する。第2実施形態図10は、第2実施形態に係る半導体装置の斜視模式図である。第2実施形態に係る半導体装置2においては、ドリフト領域11の表面から内部にかけて、少なくとも1つの第3トレンチ50tが設けられている。第3トレンチ50t内には、第2絶縁膜50を介して第2抵抗体層51が設けられている。そして、第2抵抗体層51は、ソース電極41に電気的に接続されている。第2抵抗体層51の材質は、第1抵抗体層31の材質と同じである。第2抵抗体層51の材質がポリシリコンのとき、第2抵抗体層51内のn形不純物のドープ量が適宜調整されて、第2抵抗体層51の比抵抗が所定の値に設定される。第2絶縁膜50の材質は、第1絶縁膜30の材質と同じである。半導体装置2においても、ソース電極41と、ドレイン電極40と、の間に、抵抗Rと、この抵抗Rに直列に接続された容量Cと、が付加されている。抵抗Rは、第2抵抗体層51の抵抗であり、容量Cは、コンデンサ第2抵抗体層51/第2絶縁膜50/ドレイン層10によって発生した容量である。すなわち、半導体装置2には、ソース電極41とドレイン電極40との間に、スナバ回路が付加されている。これにより、半導体装置2を高速スイッチングさせる際には、ソース電極41とドレイン電極40との間の電圧Vdsのリンギングが抑制される。これにより、半導体装置2においては、ノイズ発生が抑制される。また、第2絶縁膜50および第2抵抗体層51の設計自由度も、第1絶縁膜30および第1抵抗体層31のように高い。このように、第2実施形態に係る半導体装置は、オン抵抗が低く、ノイズの発生が抑制されるとともに、スナバ回路の容量と抵抗の設計自由度が増加する。第3実施形態図11は、第3実施形態に係る半導体装置の斜視模式図である。第3実施形態に係る半導体装置3は、第1実施形態に係る半導体装置と、第2実施形態に係る半導体装置と、を複合させた形態である。第3実施形態に係る半導体装置3においては、ドレイン層10の表面から内部にかけて、少なくとも1つの第2トレンチ30tが設けられている。第2トレンチ30t内には、第1絶縁膜30を介して設けられた第1抵抗体層31が設けられている。さらに、ドリフト領域11の表面から内部にかけて、少なくとも1つの第3トレンチ50tが設けられている。第3トレンチ50t内には、第2絶縁膜50を介して第2抵抗体層51が設けられている。そして、第1抵抗体層31および第2抵抗体層51は、ソース電極41に電気的に接続されている。このような形態も実施形態に含まれる。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。実施形態では、nチャネル型のMOSFETを例に説明したが、pチャネル型のMOSFETでもよい。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。