ゲートスタック構造体1を含む半導体デバイスであって、前記ゲートスタック構造体1は、n型キャリアで実質的にドープされた半導体を含む少なくとも1つの基板10と、前記基板10上に形成された、シリコンを含む少なくとも1つの不動態化層12と、前記不動態化層12上に形成された少なくとも1つの絶縁体層13と、を含み、前記ゲートスタック構造体1は、前記基板10と前記不動態化層12との間に与えられた少なくとも1つの層間ドーパントをさらに含み、前記層間ドーパントは、前記半導体デバイスが使用中のとき、前記ゲートスタック構造体1に印加可能な閾値電圧の制御を容易にするように選択されるn型ドーパント11を含む、半導体デバイス。前記半導体デバイスが使用中のとき、前記n型ドーパント11は、実質的に、前記基板10内に形成された導電性チャネルに隣接した領域内に与えられる、請求項1に記載の半導体デバイス。前記n型ドーパント11の濃度は、前記閾値電圧の大きさを制御するように選択される、請求項1又は請求項2に記載の半導体デバイス。前記n型ドーパント11は、少なくとも、前記基板10と前記不動態化層12との間の界面に存在する界面電荷を補償するように選択される、請求項1、請求項2又は請求項3に記載の半導体デバイス。前記n型ドーパント11は、少なくとも、前記不動態化層12と前記絶縁体層13との間の界面における界面電荷を補償するように選択される、前記請求項のいずれかに記載の半導体デバイス。前記n型ドーパント11は、少なくとも、前記不動態化層12、前記絶縁体層13、又はこれらの組み合わせの内部の電荷を補償するように選択される、前記請求項のいずれかに記載の半導体デバイス。前記n型ドーパント11は、ヒ素As、燐P、アンチモンSb及びビスマスBiのうちの1つを含む、前記請求項のいずれかに記載の半導体デバイス。前記半導体デバイスは電界効果トランジスタを含む、前記請求項のいずれかに記載の半導体デバイス。前記絶縁体層13は、大きさが7より大きい有効誘電率を有する誘電体材料を含む、前記請求項のいずれかに記載の半導体デバイス。前記基板10は、ゲルマニウムGe、ゲルマニウムオンインシュレータGOI、シリコンゲルマニウムオンインシュレータSiGe-OI又はこれらのいずれかの組み合わせを含む、前記請求項のいずれかに記載の半導体デバイス。半導体デバイス内にゲートスタック構造体を製造する方法であって、n型キャリアで実質的にドープされた半導体を含む少なくとも1つの基板10を形成するステップS1と、前記基板10上に、シリコンを含む少なくとも1つの不動態化層12を形成するステップS3と、前記不動態化層12上に少なくとも1つの絶縁体層13を形成するステップS4と、を含み、前記方法は、前記基板10と前記不動態化層12との間に少なくとも1つの層間ドーパントを与えるステップであって、前記層間ドーパントは、前記半導体デバイスが使用中のとき、前記ゲートスタック構造体1に印加可能な閾値電圧の制御を容易にするように選択されるn型ドーパント11を含む、ステップS2をさらに含む、方法。前記層間ドーパントを与えるステップS2において、前記半導体デバイスが使用中のとき、前記n型ドーパント11は、実質的に、前記基板10内に形成された導電性チャネルに隣接した領域内に与えられる、請求項11に記載の方法。前記層間ドーパントを与えるステップS2において、前記n型ドーパント11の濃度は、前記閾値電圧の大きさを制御するように選択される、請求項11又は請求項12に記載の方法。前記層間ドーパントを与えるステップS2において、前記n型ドーパント11は、少なくとも、前記基板10と前記不動態化層12との間の界面における界面電荷を補償するように選択される、請求項11、請求項12又は請求項13に記載の方法。前記層間ドーパントを与えるステップS2において、前記n型ドーパント11は、少なくとも、前記不動態化層12と前記絶縁体層13との間の界面における界面電荷を補償するように選択される、請求項11から請求項14までのいずれか1項に記載の方法。前記層間ドーパントを与えるステップS2において、前記n型ドーパント11は、少なくとも、前記不動態化層12、前記絶縁体層13又はこれらの組み合わせの内部の電荷を補償するように選択される、請求項11から請求項15までのいずれか1項に記載の方法。前記層間ドーパントを与えるステップS2において、前記n型ドーパント11は、ヒ素As、燐P、アンチモンSb及びビスマスBiのうちの1つを含むように選択される、請求項11から請求項16までのいずれか1項に記載の方法。前記絶縁体層を形成するステップS4において、前記絶縁体層13は、大きさが7より大きい有効誘電率を有する誘電体材料を含むように選択される、請求項11から請求項17までのいずれか1項に記載の方法。前記基板を形成するステップS1において、前記基板10は、ゲルマニウムGe、ゲルマニウムオンインシュレータGOI、シリコンゲルマニウムオンインシュレータSiGe-OI又はこれらのいずれかの組み合わせを含むように選択される、請求項11から請求項18までのいずれか1項に記載の方法。前記ステップS1、S2、S3、S4は真空環境内で実行される、請求項11から請求項19までのいずれか1項に記載の方法。前記ステップS1、S2、S3、S4の少なくとも1つは、分子線エピタキシを用いて実行される、請求項11から請求項20までのいずれか1項に記載の方法。半導体デバイスにおけるゲートスタック構造体1の使用であって、前記ゲートスタック構造体1は、n型キャリアで実質的にドープされた半導体を含む少なくとも1つの基板10と、前記基板10上に形成された、シリコンを含む少なくとも1つの不動態化層12と、前記不動態化層12上に形成された少なくとも1つの絶縁体層13と、を含み、前記ゲートスタック構造体1は、前記基板10と前記不動態化層12との間に与えられた少なくとも1つの層間ドーパントをさらに含み、前記層間ドーパントは、前記半導体デバイスが使用中のとき、前記ゲートスタック構造体1に印加可能な閾値電圧の制御を容易にするように選択されるn型ドーパント11を含む、ゲートスタック構造体1の使用。ゲートスタック構造体を含む半導体デバイス及びその製造方法を提供する。本発明の第1の態様の実施形態によると、ゲートスタック構造体を含む半導体デバイスが提供され、このゲートスタック構造体は、n型キャリアで実質的にドープされた半導体を含む少なくとも1つの基板と、基板上に形成された、シリコンを含む少なくとも1つの不動態化層と、不動態化層上に形成された少なくとも1つの絶縁体層とを含み、ここで、ゲートスタック構造体は、基板と不動態化層との間に与えられた少なくとも1つの層間ドーパントをさらに含み、この層間ドーパントは、半導体デバイスが使用中のとき、ゲートスタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるn型ドーパントを含む。本発明の実施形態においては、層間ドーパントが、本発明の実施形態の層構成における基板と不動態化層との間に与えられる。層間ドーパントはn型ドーパント原子を含み、このn型ドーパント原子がイオン化して、正荷電ドーパントイオンの固定シートになる。正荷電ドーパントイオンの形成に応じて、以前に提案されたデバイス及び/又は本発明の実施形態における層間ドーパントがない場合と比較して、より大きな負の値の閾値電圧値を本発明の実施形態に印加し、基板内に導電性チャネルをもたらすことができる。従って、以前に提案されたデバイス、例えばGeベースのp-チャネルMOSFETにおいて観測された、望ましくない閾値電圧の正シフトの問題が、本発明の実施形態によって対処される。本発明の実施形態は、オン状態とオフ状態の間の制御可能で確実な切り換えが要求される用途及び/又は先進デバイスに適している。以前に提案されたデバイスと比べた本発明の実施形態の利点は、その措置が例えば処理ステップの数を増やす、及びゲート金属とゲートスタック内の層の材料との適合性を評価する必要があるため、使用するゲート金属の選択に制約が加えられるなどの望ましくない結果を招く、金属仕事関数の操作のためにゲート金属を変えることによって、所望の値への閾値電圧のシフトが達成されるのではないことである。本発明の実施形態のさらに別の利点は、その措置がそうした層の縮小を制限する、固定電荷を有する酸化物層の例えば絶縁体層への付加によって、所望の閾値電圧のシフトが促進されるのではないことである。好ましくは、n型ドーパントは、半導体デバイスが使用中のとき、基板内に形成された導電性チャネルに隣接する領域内に実質的に与えられる。従って、閾値電圧の制御を容易にするために導電性チャネルを逆ドープcounterdopeする必要がないので、基板内のキャリア移動度を実質的に保持することができる。逆ドープは、イオン化した不純物が原因で発生するクーロン散乱のためにキャリア移動度を低くする。n型ドーパントの濃度は、閾値電圧の大きさを制御するように選択されることが望ましい。本発明の実施形態において、閾値電圧のシフトの大きさは、単位面積当たりのn型ドーパント原子の数に依存する。n型ドーパントの濃度を上げる又は下げることによって、所望の範囲への閾値電圧のシフトを制御することができる。この特徴の魅力は、多くの場合、製造者が、例えば同じ技術を異なる性能バージョンで提供できると考えることにより、より良く理解することができる。動作の速度増加が最も重要となり得る1つの性能バージョンにおいては、より速い電源投入turnon及びより高い駆動電流を可能にする閾値電圧値が望ましい。他方、低い電力消費をサポートする別の性能バージョンにおいては、より小さいオフ電流を保証する閾値電圧値が好ましい。従って、初めに説明した性能バージョンの閾値電圧値は、後で説明した性能バージョンよりも低い。本発明の実施形態は、n型ドーパントの濃度を介して、閾値電圧値を各バージョンについての適切な値に調整できるという利点、すなわち、対応するn型ドーパントの濃度を選択することによって、異なる性能バージョンによって必要とされるように、閾値電圧値のシフトの範囲をより正又は負に調整できるという利点を提供する。n型ドーパントは、少なくとも、基板と不動態化層との間の界面に存在する界面電荷を補償するように選択されることが好ましい。本発明の実施形態において、n型ドーパント原子がイオン化して、正荷電ドーパントイオンの実質的に固定したシートを形成する。この正電荷の固定シートが、基板と不動態化層との間の界面に存在し得る界面電荷及び/又は欠陥を実質的に補償することができる。このようにして、本発明の実施形態に従って、以前に提案されたデバイスにおける場合よりも、より大きい負の値への閾値電圧のシフトを得ることができる。n型ドーパントは、少なくとも、不動態化層と絶縁体層との間の界面における界面電荷を補償するように選択されることが望ましい。研究により、原子が基板から、不動態化層と絶縁体層との間の界面へ拡散して、その界面に負荷電トラップを形成し得ることが示された。これらの負荷電トラップは、上述した閾値電圧の正シフトの観測をもたらすのに関与している。本発明の実施形態は、正荷電ドーパントイオンが、これらのトラップ上の負電荷を実質的に補償するので、閾値電圧の負シフトを容易にするという利点を提供する。n型ドーパントは、少なくとも、不動態化層、絶縁体層又はこれらの組み合わせの内部の電荷を補償するように選択されることが好ましい。本発明の実施形態は、閾値電圧の正シフトを引き起こすのに関与し得る、不動態化層、絶縁体層又はこれらの組み合わせの内部の電荷を実質的に補償するという利点を提供する。n型ドーパントは、ヒ素As、燐P、アンチモンSb及びビスマスBiのうちの1つを含むことが望ましい。以前に提案されたデバイスにおけるシナリオとは対照的に、正荷電ドーパントイオンの固定シートによる、本発明の実施形態における異なる層の間及び/又はその内部の負荷電の界面電荷及び/又は欠陥の補償は、例えば熱処理による、ゲートスタック構造体又はその特定の層にわたるn型ドーパントの拡散を必要としない。従って、閾値電圧の制御を容易にするのに加えて、n型ドーパント材料は、基板及び/又は不動態化層内で減少した拡散係数値を有するために、層間ドーパントが与えられた後の後続ステップにおける可能な高温処理の際に、基板-不動態化層の界面に留まるようにも選択される。本発明の実施形態において、n型ドーパントは、周期表のV族からの元素、すなわちAs、P、Sb及びBiのうちの1つを含むように選択される。これらの材料は、Ge中の拡散率D特性、すなわちDAs>DSb>DPを有する。n型ドーパントに対してAsを使用することに関しては、Asをソース及びドレイン電極に注入するための技術が開発されているので、チャネル領域の表面ドーパントとしてAsを導入するステップは、本発明の実施形態においてなされるように、製造を必要以上に複雑にすることがないという特別な利点を提供する。半導体デバイスは、電界効果トランジスタを含むことが好ましい。本発明の実施形態において、所望の閾値電圧のシフトは、例えば、不動態化層内のシリコン単層の数を増大させるのではなく、ゲートスタック内に、n型ドーパント含む層間ドーパントを組み込むことによって達成される。従って、本発明の実施形態においては、以前に提案されたデバイスと比べて、ゲートスタック、特に不動態化層内の層の厚さをさらに低減させることができる。以前に提案されたデバイスに比べて、本発明の実施形態により低減した物理的スタック厚及びより低いEOTを達成することができるので、この特徴は、半導体産業における、半導体デバイス、特にFETの横方向サイズの低減への一般的な傾向をサポートするものである。本発明の実施形態は、MOSFET、例えばp-チャネルMOSFETに特に適用可能である。絶縁体層は、大きさが7より大きい有効誘電率を有する誘電体材料を含むことが望ましい。誘電体材料に関して、高k材料は、例えば広範囲の温度にわたって熱的に安定であることを考慮して選択される。絶縁体層内の高k材料には、酸化ハフニウムなどのハフニウムベースの誘電体が用いられることが好ましい。しかしながら、本発明の実施形態はハフニウムベースの誘電体の使用に限定されるものではなく、実際には、大きさが7より大きい有効誘電率を有するいずれかの他の誘電体材料を絶縁体層内に用いてもよい。本発明の実施形態において、絶縁体層は、不動態化層と高k材料との間に配置されたSiO2層をさらに含むことができる。このSiO2層は、不動態化層上への高k材料の堆積のために用いられる処理条件によって形成することができる。本発明の実施形態は、絶縁体層がそのような酸化物層をさらに含まないシナリオも包含する。好ましくは、基板は、ゲルマニウムGe、ゲルマニウムオンインシュレータGOI、シリコンゲルマニウムオンインシュレータSiGe-OI又はこれらの任意の組み合わせを含む。与えられる利点は、正荷電ドーパントイオンが、本発明の実施形態における層の間の異なる界面にある界面電荷及び/又は欠陥を実質的に補償するので、以前に提案されたデバイスにおけるシナリオに比べて、基板内のキャリア移動度を保持する範囲が改善されることである。さらに、選択される基板材料が、半導体産業において、特に高性能用途において広く使用されているために、本発明の実施形態は用途が広い。対応する方法の態様も提供され、従って、本発明の第2の態様の実施形態によると、n型キャリアで実質的にドープされた半導体を含む少なくとも1つの基板を形成するステップと、基板上に、シリコンを含む少なくとも1つの不動態化層を形成するステップと、不動態化層上に少なくとも1つの絶縁体層を形成するステップとを含む、半導体デバイス内にゲートスタック構造体を製造する方法が提供され、本方法は、基板と不動態化層との間に少なくとも1つの層間ドーパントを与えるステップをさらに含み、この層間ドーパントは、半導体デバイスが使用中であるとき、ゲートスタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるn型ドーパントを含む。本発明の第3の態様の実施形態によると、半導体デバイスにおけるゲートスタック構造体の使用が提供され、このゲートスタック構造体は、n型キャリアで実質的にドープされた半導体を含む少なくとも1つの基板と、基板上に形成された、シリコンを含む少なくとも1つの不動態化層と、不動態化層上に形成された少なくとも1つの絶縁体層とを含み、ここで、ゲートスタック構造体は、基板と不動態化層との間に与えられた少なくとも1つの層間ドーパントをさらに含み、この層間ドーパントは、半導体デバイスが使用中のときにゲートスタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるn型ドーパントを含む。本発明の一態様のいずれかの特徴を本発明の別の態様に適用することができ、逆もまた同様である。本発明の一態様の特徴は、本発明の別の態様に適用することができる。いずれかの開示された実施形態を、図示され及び/又は説明された他の実施形態の1つ又は幾つかと組み合せることができる。ここで、例証として添付図面を参照する。説明において、同じ参照数字又は記号は、同じ部品等を示すのに用いられる。ここで、本発明の実施形態によるゲートスタック構造体1を概略的に示す図1を参照する。図1から分かるように、図1は、下から上へ、次の層構成、すなわちn型キャリアで実質的にドープされた半導体を含む基板10と、基板上に形成されたシリコンを含む不動態化層12と、不動態化層12の上に形成された高k材料を含む絶縁体層13とを含み、基板10と不動態化層12との間に、n型ドーパント11を含む層間ドーパントが与えられる。図1に示すように、n型ドーパントについては、この例ではAsが用いられている。この例において、基板10は、例えば、1×1015から1×1018までの間のn型キャリアでドープされたGeを含み、絶縁体層13内の高k材料については、HfO2が用いられている。ここで、図1を参照して、本発明の実施形態の原理を説明する。本発明の実施形態によるゲートスタック構造体内の種々の層が、室温で形成される。この温度において、Asドーパント原子がイオン化して、正荷電ドーパントイオンの固定シートを形成する。ドーパントイオンの正電荷は、ゲートスタック構造体1の層間の異なる界面における界面電荷及び/又は欠陥に関連した負電荷を実質的に補償する。例えば、ドーパントイオンの正電荷は、例えば、基板10から、不動態化層12と絶縁体層13との間の界面へのGeのマイグレーションに起因する荷電欠陥と関連した負電荷、及び同じ界面に存在する双極子を補償する。荷電欠陥と関連した負電荷及び/又は双極子は、以前に提案されたデバイス内の閾値電圧の正シフトをもたらすのに関与しており、従って、本発明の実施形態における補償は、この効果が閾値電圧の負シフトをもたらすという観点から見て望ましいものである。本発明の実施形態の補償効果はまた、それぞれ又は組み合わせて、基板10-不動態化層12の界面における及び/又はゲートスタック構造体1の異なる層内の電荷/欠陥/双極子の補償にも及ぶ。本発明の実施形態はまた、観測される閾値電圧の望ましくない正シフトを引き起こす他の現象、例えば金属仕事関数に対する補正等にも対処することができる。例えば、所望の閾値電圧のシフトを正又は負にする能力にもかかわらず、本発明の実施形態は、このシフトの大きさの制御、即ち、シフトが正又は負である範囲の制御も容易にする。これは、閾値電圧のシフトの大きさが、単位面積当たりのn型ドーパント原子11の数に依存するためである。従って、本発明の実施形態においては、n型ドーパント原子11の濃度を上げる又は下げることにより、所望の範囲への閾値電圧のシフトを制御することができる。前述のように、正荷電ドーパントイオンの固定シートによる、本発明の実施形態における異なる層の間及び/又はその内部にある負荷電の界面電荷及び/又は欠陥の補償には、ゲートスタック構造体1又はその特定の層にわたるn型ドーパント11の拡散を必要としない。n型ドーパント11に関しては、上述の補償効果を容易にすると同時に、基板及び/又は不動態化層内で低減した拡散係数値を有する材料が望ましい。これらの基準を満たし、かつ、本発明の実施形態におけるn型ドーパントのために選択される材料としては、周期表のV族からのAs、P、Sb及びBiが挙げられる。ゲートスタック構造体1を、基板10に対するGeの使用に関連して説明したが、本発明の実施形態は、勿論、そのような材料の使用のみに限定されるものではない。実際には、基板10は、Ge、GOI、SiGe-OI又はこれらの任意の組み合わせを含むことができる。さらに、ゲートスタック構造体1が、絶縁体層13内の誘電体材料に対するHfO2の使用に関連して説明されたが、本発明の実施形態は、HfO2の使用に限定されるものではなく、いずれの他のハフニウムベースの誘電体を用いることもできる。実際には、絶縁体層13内の誘電体材料に対して、大きさが7より大きい有効誘電率を有する任意の誘電体材料を用いることができる。ここで、以前に提案されたゲートスタック構造体と本発明の実施形態を比較するために、図2及び図3を参照する。図2は以前に提案されたゲートスタック構造体を組み込んだGeベースのp-チャネルMOSFETの、ドレイン電流Id対ゲート電圧Vg特性を示す。以前に提案されたゲートスタック構造体の層構成は、下から上に、nドープGeを含む基板、シリコンを含む不動態化層、及びHfO2を含む絶縁体層である。図3は、図1に示され、以下に説明されるもののような、n型ドーパント11としてAsを含む層間ドーパントが基板10と不動態化層12との間に与えられる、本発明の実施形態によるゲートスタック構造体1を組み込んだGeベースのp-チャネルMOSFETのId対Vg特性を示す。閾値電圧を測定するために、それぞれのデバイスが自己整合ゲートファーストリングselfalignedgatefirstringFETプロセスで製造され、ソース及びドレインコンタクトはニッケルNiで作製され、ゲートコンタクトは白金で作製された。図2及び図3の差し込み図から分かるように、両方についてのId対Vg特性は、20mV、40mV及び60mVのドレイン電圧に対してプロットされている。これらのそれぞれのドレイン電圧に対応するのは、図2内のプロット2a、2b及び2c、並びに、図3内のプロット3a、3b及び3cである。本発明の実施形態の性能を、以前に提案されたデバイスによって得られた性能と比較するために、図2及び図3に示されるId-Vgプロットから閾値電圧を抽出した。図2から分かるように、以前に提案されたデバイスについての約2Vの閾値と比べて、本発明の実施形態に関する結果を示す図3から、約-2Vの閾値電圧を抽出することができる。これらの結果は、ゲートスタック構造体1内の異なる層における及び/又はその内部の負電荷/欠陥/双極子を補償することによって、本発明の実施形態におけるn型ドーパント11、この場合にはAsが、閾値電圧の負シフトを容易にすることを確認する。図2及び図3の結果、特にドレイン電流を比較すると、本発明の実施形態によって得られるドレイン電流図3は、以前に提案されたデバイスによって得られるドレイン電流図2よりもかなり低いことが分かる。この結果は、最適化されていないAs濃度による増大したクーロン散乱によって説明することができる、即ち、この特定の場合においてAsの過剰ドーピングが行われた可能性がある。図3に示すデータに関して、閾値電圧が過大評価されているのはほぼ確実であると考えられ、そのことは、閾値電圧が-2Vよりもさらに大きい負の値であり得ることを意味する。ここで、本発明の実施形態による方法を概略的に示す図4を参照する。初めに、n型キャリアで実質的にドープされた半導体を含む基板10が準備される。本例において、基板10は、n型ドープGeを含む。ステップS1において、n型ドープGe基板10の表面のインサイチュinsitu洗浄が行われる。ステップS2において、本例においてはAsであるn型ドーパント11を含む層間ドーパントが、n型ドープGe基板10の洗浄された表面上に与えられる。ステップS2において、概ね1単層までのAs原子を堆積させることができ、これは、例えば2秒間の堆積時間によって達成される。ステップS3において、n型ドーパント11を与えることによって修飾された基板10の上で、シリコンを含む不動態化層12の形成が行われる。本発明の実施形態において、不動態化層12は、例えば、約1.5nmの厚さを有することができる。次のステップS4において、高k材料を含む絶縁体層13の堆積が行われる。本発明の実施形態における高k材料の一例は、例えば、HfO2のようなハフニウムベースの誘電体である。HfO2が絶縁体層13内に用いられる本発明の実施形態において、HfO2層の厚さは、例えば4nmである。前述のように、図1には示されないが、絶縁体層13はまた、不動態化層12と高k誘電体材料の間に配置される二酸化シリコン層を含むこともできる。ステップS4における高k材料の堆積に用いられる処理条件のため、絶縁体層13内の二酸化シリコン層は、不動態化層12内のシリコンの酸化によって形成される。ステップS1乃至S4は、真空環境、具体的には超高真空UHV環境内で、そうした環境を破ることなく行われ、その結果、汚染を低減させる及び/又は回避することができる。ステップS1乃至S4のうちの少なくとも1つは、分子線エピタキシMBEによって実行することができ、この分子線エピタキシは、例えば、室温のような低温における少量の材料の制御可能な堆積を可能にするという利点を提供する。本発明の実施形態による方法において、ステップS1乃至S4は、室温で実行される。ステップS3において、Siが1分間150°Cで堆積され、ステップS4において、HfO2が15分間225°Cで堆積される。ソース及びドレイン活性化アニールのための付加的なステップが、5分間350°Cで行われる。これらの処理温度において、例えば、Asがn型ドーパントに用いられ、Geが基板に用いられるとき、As原子は、実質的にGe-Si界面に留まる。本発明の実施形態による方法は、一度の実行に限定されるものではなく、即ち、ステップS4の完了後に、プロセスは方法の開始に戻り、ステップS1乃至S4を繰り返し実行することができる。本発明の実施形態によるゲート構造体1の層構成が得られれば、ステップS1乃至S4のいずれかを並行して又は厳密なシーケンスの順序を保持することなく行うことができる。当業者には周知のいずれかの適切な技術を、これらステップのいずれかに用いることもできる。さらに、不動態化層12及び絶縁体層13内のHfO2層の厚さは、一例として、それぞれ1.5nm及び4nmとして与えられているが、これらは勿論、例えば、本発明の実施形態を組み込む用途及び/又はデバイスに適するように別の値を有することができる。本発明が単に一例として上述されたが、本発明の範囲内で細部の修正を行うことができる。説明、並びに適切な場合には特許請求の範囲及び図面内に開示された各々の特徴は、独立して又は任意の適切な組み合わせで提供することができる。