"a第1および第2端子を備えたテスト用基板とテスト対象となる半導体装置を準備する工程と、b前記半導体装置を前記テスト用基板上に搭載し、前記半導体装置の送信端子を前記第1端子に、前記半導体装置の受信端子を前記第2端子にそれぞれ電気的に接続する工程と、c前記半導体装置をテストする工程と、を有し、前記テスト用基板は、前記第1端子に一端が接続された第1伝送線路と、前記第2端子に一端が接続された第2伝送線路と、前記第1伝送線路の他端から入力された第1振幅を持つ第1信号を前記第1振幅とは異なる第2振幅を持つ第2信号に変換して前記第2伝送線路の他端に出力する振幅制御回路部とを備え、前記c工程は、c1前記半導体装置に前記送信端子を介した送信動作と共に前記受信端子を介した受信動作を行わせる工程を含むことを特徴とする半導体装置のテスト方法。請求項1記載の半導体装置のテスト方法において、前記c工程は、前記c1工程よりも前に、c2前記振幅制御回路部における前記第2振幅の大きさを予め振幅設定信号によって設定する工程を更に含むことを特徴とする半導体装置のテスト方法。請求項2記載の半導体装置のテスト方法において、前記振幅制御回路部は、前記第1振幅の大きさを検出する検出回路と、前記第1信号を入力として前記第2信号を出力し、前記検出回路の検出結果と前記振幅設定信号に基づいてゲインが制御される可変利得アンプ回路とを有することを特徴とする半導体装置のテスト方法。請求項2記載の半導体装置のテスト方法において、前記振幅制御回路部は、前記第2振幅を検出する検出回路と、前記第1信号を入力として前記第2信号を出力し、前記検出回路の検出結果と前記振幅設定信号に基づいてゲインが制御される可変利得アンプ回路とを有することを特徴とする半導体装置のテスト方法。請求項2記載の半導体装置のテスト方法において、前記振幅制御回路部は、高電位側の第1電源電圧と低電位側の第2電源電圧で動作するドライバ回路を備え、前記第1および第2電源電圧の大きさは、前記振幅設定信号によって設定可能になっていることを特徴とする半導体装置のテスト方法。請求項1記載の半導体装置のテスト方法において、前記振幅制御回路部は、前記第1伝送線路の他端に一端が接続された容量素子と、前記容量素子と他端と固定電圧の間で前記固定電圧側をカソードとして結合された第1ダイオードと、前記容量素子と他端と前記固定電圧の間で前記固定電圧側をアノードとして結合された第2ダイオードとを有することを特徴とする半導体装置のテスト方法。請求項3~6のいずれか一項に記載の半導体装置のテスト方法において、前記第2伝送線路は、前記第1伝送線路よりも短いことを特徴とする半導体装置のテスト方法。請求項1記載の半導体装置のテスト方法において、前記第1および第2信号の周波数は、1GHz以上であることを特徴とする半導体装置のテスト方法。近年、PCI-ExpressやシリアルATAS-ATA等を代表にGHzクラスの高速インタフェースを搭載した半導体装置デバイスが普及している。このような高速なデバイスをテストするためには、通常、非常に高価な試験装置所謂テスタが必要となる。また高速化が更に進むと、場合によっては十分な性能を持つテスタが得られない事態も起こり得る。そこで、特に量産過程においてデバイスを低コストでテストするため、ループバックテストを用いることが有益である。ループバックテストでは、高速なデバイスの出力信号をテスト用基板を介して当該デバイスの入力信号として取り込むことによってテストが行われる。このようなループバックテストでは、入力信号が最小振幅レベルとなる条件でテストを行うことが望ましく、デバイスの出力信号の振幅を例えば8dB程度低下させたものを入力信号とすることが望ましい。そのための負荷をテスト用基板上の配線によって実現するためには、基板材質、配線材料等の条件にもよるが、デバイスの出力端子と入力端子の間の配線長に例えば40cm程度の長さが求められる場合がある。しかしながら、このような配線による負荷を用いると、試験対象となるデバイスにおける高速インタフェースのIOポート数が増大するほど、テスト用基板上での配線の引き回しが困難となり、テスト用基板の大型化等に伴いテストコストが増大する恐れがある。また、高速インタフェースの種類例えば通信速度等が変わると、前述した負荷の条件基板材質、配線材料ならびに配線長等も変わり得るため、高速インタフェースの種類毎にそれぞれ異なるテスト用基板を開発する必要がある。そうすると、開発期間に伴う時間的なコストも含めてテストコストの増大を招き得る。更に、高速インタフェースの種類が同じであったとしても、製造ばらつきやテスト環境温度等等によってデバイス毎に出力信号の振幅にばらつきが生じ、テスト用基板上の負荷にも製造ばらつき等が生じ得るため、テスト条件の精度を確保することが困難となる恐れがある。例えば、デバイスの入力信号の振幅が過小となることによるオーバーキルや、過大となることによるスクリーニング不足などが生じ得る。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、テストコストの低減を実現可能な半導体装置のテスト方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による半導体装置のテスト方法は、ループバック配線を持つテスト用基板上にテスト対象となる半導体装置を搭載し、半導体装置の送信端子からの信号をループバック配線を介して受信端子に戻すことでテストを行うものとなっている。ここで、ループバック配線上には第1振幅の信号を第2振幅の信号に変換する振幅制御回路部が挿入されており、半導体装置にはこの振幅制御回路部を介して振幅変換された信号が戻される。このように、テスト用基板上で振幅変換を行うことで、例えば受信振幅レベルのテスト仕様が異なる半導体装置で当該テスト用基板を共通に使用することなどが可能になる。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、テストコストの低減が実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《半導体テストシステムの全体構成》図1は、本発明の実施の形態1による半導体装置のテスト方法において、それに用いられる半導体テストシステムの概略構成例を示すブロック図である。図1に示す半導体テストシステムは、テスト装置TEQとテスト用基板TBDを備えている。TBD上には、ソケット等を介して被テストデバイス半導体装置DUTが搭載されると共に、ループバック配線伝送線路LNp1,LNn1,LNp2,LNn2が形成され、加えて振幅制御回路ブロックVACTLBK1が実装される。LNp1,LNn1およびLNp2,LNn2は、それぞれ差動対となっている。VACTLBK1は、差動型の可変利得アンプ回路AMP1と電圧検出回路VDET1と振幅制御回路VACTL1を備えている。DUTは、出力インタフェース回路IF_Oと、入力インタフェース回路IF_Iと、自己診断回路BISTBuiltInSelfTest回路BISTCを備えている。IF_O,IF_Iは、例えばPCI-ExpressやシリアルATAS-ATA等を代表とするGHzクラス例えば2.5GHz等の高速シリアルインタフェース回路である。IF_Oは、GHzクラスのクロック信号を生成するフェーズロックドループ回路PLLや、入力されたパラレル信号を当該クロック信号に同期する差動シリアル信号に変換したのちDUTの差動送信端子TXp,TXnから送信するパラレルシリアル変換回路PSC等を含んでいる。IF_Iは、DUTの差動受信端子RXp,RXnから差動シリアル信号を受けてクロック信号およびデータ信号を再生するクロックデータリカバリ回路CDRや、再生されたデータ信号をパラレル信号に変換するシリアルパラレル変換回路SPC等を含んでいる。自己診断回路BISTCは、データ生成回路DGENとデータ判定回路DJDGを備える。DGENはテスト用のデータ信号を生成し、IF_O内のPSCに向けて出力する。DJDGは、IF_I内のSPCからのパラレル信号を受けて当該信号の良否判定に必要な処理を行う。特に限定はされないが、DGENは、例えば擬似乱数データや或いは固定的に定められた時系列データを生成する回路等を備え、DJDGは、DGENのデータに応じた期待値を生成する回路や、SPCの出力を当該期待値と比較する回路等を備える。差動対となるLNp1,LNn1は、一端がTXp,TXnに接続され、他端が可変利得アンプ回路AMP1の差動入力ノードに接続される。差動対となるLNp2,LNn2は、一端がAMP1の差動出力ノードに接続され、他端がRXp,RXnに接続される。電圧検出回路VDET1は、AMP1の差動入力ノードにおける電圧振幅レベルの大きさを検出する。振幅制御回路VACTL1は、VDET1の検出結果を予め入力された振幅設定信号VASETと比較し、VASETが示す電圧振幅よりもVDET1の検出結果が示す電圧振幅の方が大きい場合にはAMP1の利得を下げる制御を行い、逆に小さい場合にはAMP1の利得を上げる制御を行う。これによって、RXp,RXnの電圧振幅レベルは一定に保たれる。なお、AMP1の利得調整は、特に限定はされないが、AMP1のバイアス電流を変更すること等で行われる。テスト装置TEQは、DUTの通信速度よりも遅い速度例えば数百MHz等で動作する半導体テスタ等である。TEQは、テスト用基板TBD上のDUTやVACTLBK1に向けた電源電圧VDDおよび接地電源電圧GNDの供給と、DUTに向けた各種テスト用制御信号TCTLの出力と、DUTからのテスト結果通知信号TRSUTの受信と、振幅制御回路VACTL1に向けた振幅設定信号VASETの出力などを行う。TCTLの中には、低速例えば数百MHz等のクロック信号や、テストモードへの遷移命令等が含まれている。DUTは、TCTLにおけるテストモードへの遷移命令を受けて、自己診断を行うのに必要な各種内部設定を行う。具体的には、IF_O内のPLLがTCTLにおける低速のクロック信号を逓倍することでGHzクラスのクロック信号を生成し、BISTC内のDGENがテストモードへの遷移命令を受けてデータ信号の生成動作を開始する。TRSUTは、例えば自己診断が終了した際にデータ判定回路DJDGによって生成され、TEQはTRSUTに基づいてDUTの最終的な良否を定める。VASETは、前述したようにRXp,RXnにおける電圧振幅レベルを定める信号である。《半導体装置のテスト方法》図2は、本発明の実施の形態1による半導体装置のテスト方法において、その処理内容の一例を示すフロー図である。図2において、まず、ユーザ等がループバックテストを行うためのテスト用基板図1のTBDを準備するS201。次いで、ユーザあるいはハンドラ装置等が、テスト用基板に被テストデバイス図1のDUTを設置することで、テスト用基板を介してDUTの出力ポート図1の差動送信端子TXp,TXnを入力ポート図1の差動受信端子RXp,RXnに電気的に接続するS202。続いて、テスタ等図1のTEQがテスト用基板に電源図1のVDD,GNDを供給するS203。次いで、テスタ等がテスト用基板上の振幅制御回路図1のVACTL1に振幅値図1の振幅設定信号VASETを設定するS204。例えば、この際の振幅値は、図1の差動受信端子RXp,RXnにおいて許容可能とされる最低電圧振幅レベルに設定される。続いて、テスタ等がDUTに向けて低速例えば数百MHz等のクロック信号およびテストモードへの遷移命令を含む各種テスト用制御信号図1のTCTLを出力するS205。DUTは、この各種テスト用制御信号に基づいて自身のインタフェース回路図1のIF_O,IF_Iをテストし、そのテスト結果を保持するS206。具体的には、DUTは、低速クロック信号に基づいて高速クロック信号例えばGHzクラスを生成すると共に、データ生成回路図1のDGENを用いてテスト用データ信号を生成し、TXp,TXnに送信する。そして、DUTは、このテスト用データ信号をRXp,RXnから受信し、データ判定回路図1のDJDGを用いて当該受信データが期待値と等しいか否かを判定し、その判定結果を保持する。この際に、RXp,RXnの電圧振幅レベルは図1の振幅制御回路ブロックVACTLBK1によって例えば最低電圧振幅レベル等に高精度に設定されている。したがって、この場合、主に図1のIF_Iにおけるクロックデータ再生回路CDRをテスト対象として、電圧振幅レベルがワースト条件の際にデータを正しく再生できるか否かのテストが行われる。なお、図1では省略しているが、例えばCDRで再生したクロック信号に対してテスト用のタイミング調整回路を挿入すること等で、電圧振幅レベルに加えてタイミングをワースト条件に設定することも可能である。一連のテストが終了した際には、例えば自己診断回路BISTCからテスタ等TEQに向けて自己診断の終了通知がなされる。これを受けて、テスタ等はBISTC内のデータ判定回路DJDGからテスト結果図1のテスト結果通知信号TRSUTを受け取り、当該DUTが良品か不良品かを最終的に判定するS207。なお、場合によっては、続けて、RXp,RXnの電圧振幅レベルを変えた条件で同様のテストを行うことも可能である。例えば、RXp,RXnにおいて許容可能とされる最高電圧振幅レベルでテストを行うことが有益となる場合がある。この場合、図2のS204に戻って、テスタ等が振幅設定信号VASETを当該最高電圧振幅レベルに設定し、以降同様にしてテストが行われるS208。《本実施の形態の主要な特徴および効果》以上のような半導体テストシステムおよび半導体装置のテスト方法は、主に次のような特徴ならびに効果を備えている。1テスト用基板上に第1振幅を第2振幅に変換する回路図1の振幅制御回路ブロックVACTLBK1を設けることで、テスト用基板上での配線伝送線路の引き回しが容易となる。すなわち、前述したように電圧振幅レベルを調整するため図1のループバック配線伝送線路LNp1,LNn1,LNp2,LNn2に例えば数十cmレベルの配線長を持たせる必要性がなくなり、最小限の配線長で足りることになる。その結果、例えば、テスト用基板の大型化の抑制や、テスト用基板上の被テストデバイスDUTの搭載数同時測定数を増加させることや、あるいは出力ポート数や入力ポート数が多いDUTに容易に対応することなどが可能になる。これによって、代表的にはテストコストの低減が実現可能になる。2テスト用基板上に第1振幅を第2振幅に変換する回路図1のVACTLBK1を設けることで、高速インタフェース回路の種類例えば通信速度等が変わった場合でも同一のテスト用基板を用いることが可能になる。すなわち、例えば差動送信端子および差動受信端子の端子配置が変わらずに通信速度のみが異なるDUTがあった場合、通信速度に応じて電圧振幅レベルも変わり得るため、通常、各DUT毎に専用のテスト用基板が必要となる。一方、本実施の形態の方式を用いると、電圧振幅レベルを設定によって任意に変えることができるため、各DUTでテスト用基板を共通化することができる。その結果、代表的にはテスト用基板の開発期間に伴う時間的なコストも含めてテストコストの低減が実現可能になる。3テスト用基板上に第1振幅を第2振幅に変換する回路図1のVACTLBK1を設けることで、代表的には高精度なループバックテストを実現することが可能になる。図3a、bは、図1の半導体テストシステムにおいて、被テストデバイスのばらつきに応じた各部の電圧波形例を示す説明図である。図3aには、あるインタフェース回路を備えた被テストデバイスDUTを対象としてループバックテストを行った際のTXp,TXnでの波形例、AMP1の差動入力ノードでの波形例、RXp,RXnでの波形例が示されている。図3bには、図3aのDUTと同じインタフェース回路を持つ別のDUTを対象としてループバックテストを行った際の各部の波形例が示されている。インタフェース回路の種類が同じであったとしても、製造ばらつきやテスト環境温度等などに応じてDUT毎にTXp,TXnの電圧振幅レベルにばらつきが生じ得る。図3の例では、図3aのTXp,TXnの電圧振幅レベルは正常な電圧振幅レベルとなっているが、図3bの電圧振幅レベルは正常な電圧振幅レベルよりも小さくなっている。この場合、AMP1の差動入力ノードの電圧振幅レベルも、図3bが図3aに比べて小さくなる。ここで、仮に図3aにおけるAMP1の差動入力ノードの電圧振幅レベルがDUTの仕様上で許容可能な最低電圧振幅レベル例えばTXp,TXnの正常な電圧振幅レベルから-8dB減衰したレベルであるとすると、図3bにおける当該電圧振幅レベルは仕様上の許容範囲外となる。したがって、仮に、図3bにおけるAMP1の差動入力ノードの電圧振幅レベルがそのままRXp,RXnに印加されるものとすると、図3bのDUTではオーバーキルが生じる恐れがある。逆に、図示はしないが、TXp,TXnの電圧振幅レベルが大きい側にばらついた場合、これに応じてRXp,RXnにおける電圧振幅レベルも過大となるため、当該DUTではスクリーニング不足などが生じる恐れがある。一方、本実施の形態の方式を用いると、電圧検出回路VDET1を用いた自己完結型の制御により、前述したDUTのばらつき等に依らずに第2振幅RXp,RXnにおける電圧振幅レベルを一定に保つことが可能になる。図3aの場合には、そのままの電圧振幅レベルがRXp,RXnに印加されるようにAMP1のゲインが制御され、図3bの場合には、AMP1の差動入力ノードの電圧振幅レベルを増幅することで図3aの場合と同等の電圧振幅レベルがRXp,RXnに印加されるようにAMP1のゲインが制御される。なお、ここでは、AMP1が電圧振幅レベルを増大させる動作を行う場合を示しているが、勿論、電圧振幅レベルを減少させる動作を行う場合すなわち減衰アンプ回路として機能する場合もある。4テスト用基板上に第1振幅を第2振幅に変換する回路図1のVACTLBK1を設けると共に、当該回路を可能な限りRXp,RXnの近くに配置することで、代表的には高精度なループバックテストを実現することが可能になる。RXp,RXnでの電圧振幅レベルをより高精度に定めるためには、振幅制御回路ブロックVACTLBK1の配置はRXp,RXnにより近い方が望ましい。そこで、図1に示したように、LNp1,LNn1の配線長よりもLNp2,LNn2の配線長の方が短かくなるような構成を用いることが有益である。5テスト用基板上に第1振幅を第2振幅に変換する回路図1のVACTLBK1を設けることで、被テストデバイスDUTにおける入力電圧振幅レベルのマージナルテストを行うことが可能になる。すなわち、前述したように、DUTの入力電圧振幅レベルを最小電圧振幅レベルのみならず例えば最大電圧振幅レベル等に設定した状態でテストを行うことが可能になる。その結果、不良品の流出をより防止することができる。なお、図1の比較例として、例えば、図1のVACTLBK1と同様な振幅調整機能をDUTの内部に作り込むような方式も考えられる。ただし、この場合、DUTの回路規模が増大する事態や、通常動作時のDUTの入力特性に悪影響が生じる事態などが懸念される。また、図1の場合、例えば、RXp,RXnの電圧波形をオシロスコープ等によって実際に観測することでテスト条件の検証を行うことが可能であるが、DUTの内部に作り込んだ場合にはこのような検証が困難となる恐れがある。このような観点からは、図1のように振幅調整機能をテスト用基板上に設ける方が望ましい。また、ここでは、テスト装置TEQとして低速のテスタを用いたが、必ずしもテスタを用いる必要はない。図1および図2から判るように、TEQとしては、電源を供給する機能と、低速のクロック信号を供給する機能と、低速の各種制御信号を入出力する機能を備えていればよく、これらは例えば電源装置、パルスジェネレータ、パーソナルコンピュータ等で代替えすることも可能である。これによってもテストコストの低減が図れる。《振幅制御回路ブロックの詳細》図4は、図1の半導体テストシステムにおける振幅制御回路ブロックの詳細な構成例を示すものであり、aはその全体の回路図、bおよびcはaにおける電圧検出回路の回路図である。図4aの振幅制御回路ブロックVACTLBK1において、差動対の一方となるTXpとRXpの間には、電圧検出回路VDET1ph,VDET1plと、振幅制御回路VACTL1ph,VACTL1plと、アンプ回路AMP1ph,AMP1pm,AMP1plと、コンパレータ回路CMPph,CMPplと合成回路SYNpが備わっている。同様に、差動対の他方となるTXnとRXnの間には、電圧検出回路VDET1nh,VDET1nlと、振幅制御回路VACTL1nh,VACTL1nlと、アンプ回路AMP1nh,AMP1nm,AMP1nlと、コンパレータ回路CMPnh,CMPnlと合成回路SYNnが備わっている。差動対の一方と他方にはそれぞれ同様の回路が備わっているため、ここでは差動対の一方側に備わる回路を代表として説明を行う。CMPphは、TXpの電圧レベルを参照電圧Vrefを基準として比較判定する。Vrefは、TXpにおける送信信号の中心電圧レベル例えばVDD/2等に設定される。CMPphは、TXpの電圧レベルがVrefよりも高い場合すなわちTXpが‘H’レベルの場合にイネーブル信号ENhを‘H’レベルに駆動する。CMPplは、TXpの電圧レベルをVrefを基準として比較判定し、Vrefよりも低い場合すなわちTXpが‘L’レベルの場合にイネーブル信号ENlを‘H’レベルに駆動する。AMP1pmは、TXpの電圧レベルを所定のゲインで増幅しあるいは減衰させ、SYNpに出力する。AMP1phは、可変利得アンプ回路となっており、ENhが‘L’レベルの際には例えばハイインピーダンス状態の出力を行い、ENhが‘H’レベルの際には、TXpの電圧レベルをゲイン設定信号Gphに応じたゲインで増幅しあるいは減衰させ、SYNpに出力する。AMP1plは、可変利得アンプ回路となっており、ENlが‘L’レベルの際には例えばハイインピーダンス状態の出力を行い、ENlが‘H’レベルの際には、TXpの電圧レベルをゲイン設定信号Gplに応じたゲインで増幅しあるいは減衰させ、SYNpに出力する。VDET1phは、TXpの‘H’レベル側の電圧レベルを検出し、その検出結果となるn1ビットのデジタルコードa<n:0>を出力する。VACTLphは、このデジタルコードa<n:0>と前述した外部からの振幅設定信号VASETとを比較する。そして、VASETが表す‘H’レベル側の電圧レベルがa<n:0>が表す電圧レベルよりも高い場合にはゲイン設定信号Gphを介してAMP1phのゲインを増加させ、逆にa<n:0>が表す電圧レベルよりも低い場合にはGphを介してAMP1phのゲインを減少させる。VDET1phは、具体的には、図4bに示すように、n1個のコンパレータ回路CMPp[0]~CMPp[n]と、n2個の抵抗Rp[0]~Rp[n1]によって構成される。n2個の抵抗は、GNDからVDDに向けて、Rp[0],Rp[1],...,Rp[n1]の順で直列に接続される。CMPp[m]m=0,1,...,nは、Rp[m]とRp[m1]の接続ノードの電圧レベルを基準としてTXpの電圧レベルを比較判定し、その結果となるa<m>を出力する。ここで、Rp[0]とRp[n1]は、可変抵抗となっており、この抵抗値の調整によってTXpの‘H’レベル側の電圧レベルを検出する際の検出範囲が設定され、この検出範囲の中でRp[1]~Rp[n]に伴う分解能でTXpの‘H’レベル側の電圧レベルが検出される。したがって、Rp[0],Rp[n1]の抵抗値を図1のテスト装置TEQからの制御信号図示せずによって適切に設定することでTXpの‘H’レベル側の電圧レベルのみを選択的に検出することが可能になる。なお、この場合、VDET1phは、TXpが‘H’レベルの場合には、その電圧レベルに応じたデジタルコードa<n:0>を出力し、TXpが‘H’レベル以外‘L’レベルの場合には、a<n:0>として全てゼロを出力することになる。VACTL1phは、このa<n:0>が全てゼロの場合を除外することでTXpの‘H’レベル側の電圧レベルを認識する。同様に、VDET1plは、TXpの‘L’レベル側の電圧レベルを検出し、その検出結果となるn1ビットのデジタルコードb<n:0>を出力する。VACTLplは、このb<n:0>と前述した外部からのVASETとを比較する。そして、VASETが表す‘L’レベル側の電圧レベルがb<n:0>が表す電圧レベルよりも高い場合にはゲイン設定信号Gplを介してAMP1plのゲインを増加させ、逆にb<n:0>が表す電圧レベルよりも低い場合にはGplを介してAMP1plのゲインを減少させる。VDET1plは、具体的には、図4cに示すように、n1個のコンパレータ回路CMPn[0]~CMPn[n]と、n2個の抵抗Rn[0]~Rn[n1]によって構成される。n2個の抵抗は、GNDからVDDに向けて、Rn[0],Rn[1],...,Rn[n1]の順で直列に接続される。CMPn[m]m=0,1,...,nは、Rn[m]とRn[m1]の接続ノードの電圧レベルを基準としてTXpの電圧レベルを比較判定し、その結果となるb<m>を出力する。ここで、Rn[0]とRn[n1]は、可変抵抗となっており、この抵抗値の調整によってTXpの‘L’レベル側の電圧レベルを検出する際の検出範囲が設定され、この検出範囲の中でRn[1]~Rn[n]に伴う分解能でTXpの‘L’レベル側の電圧レベルが検出される。したがって、Rn[0],Rn[n1]の抵抗値を図1のテスト装置TEQからの制御信号図示せずによって適切に設定することでTXpの‘L’レベル側の電圧レベルのみを選択的に検出することが可能になる。なお、この場合、VDET1plは、TXpが‘L’レベルの場合には、その電圧レベルに応じたデジタルコードb<n:0>を出力し、TXpが‘L’レベル以外‘H’レベルの場合には、b<n:0>として全てゼロを出力することになる。VACTL1plは、このb<n:0>が全てゼロの場合を除外することでTXpの‘L’レベル側の電圧レベルを認識する。合成回路SYNpは、AMP1ph,AMP1pm,AMP1plの出力電圧を合成し、その合成結果をRXpに向けて出力する。図5は、図4の振幅制御回路ブロックの概略的な動作例を示す説明図である。図5に示すように、TXpが‘H’レベルの場合にはENh/ENl=‘H’レベル/‘L’レベルとなるため、SYNpは、AMP1phの出力電圧とAMP1pmの出力電圧を合成した電圧波形を出力する。一方、TXpが‘L’レベルの場合にはENh/ENl=‘L’レベル/‘H’レベルとなるため、SYNpは、AMP1plの出力電圧とAMP1pmの出力電圧を合成した電圧波形を出力する。ただし、図5に示すように、TXpが‘H’レベルと‘L’レベル間で遷移する過程でENh/ENlの応答速度等に伴いAMP1ph,AMP1plが共に非活性状態となる期間が生じ得るため、この期間において、SYNpはAMP1pmの出力電圧を出力する。なお、図4aでは、2個のコンパレータ回路CMPph,CMPplを設けたが、例えば1個のコンパレータ回路がENhとENlに相補信号を出力するように構成することも可能である。また、VACTL1ph,VACTL1plは、TXpのクロック周期と同等の周期でVDET1ph,VDET1plの検出結果を取り込むことが望ましいが、必ずしも同等の周期である必要はなく、TXpのクロック周期よりも遅い周期であってもよい。また、VDET1ph,VDET1plの検出結果には、時系列的なばらつきが生じ得るため、VACTL1ph,VACTL1plに各デジタルコードを逐次平均化する機能を設け、VACTL1ph,VACTL1plがこの平均化したコードに基づいてゲイン制御を行うように構成してもよい。《振幅制御回路ブロックの変形例[1]》図6は、図1の半導体テストシステムにおける振幅制御回路ブロックの変形例を示すブロック図である。図6に示す振幅制御回路ブロックVACTLBK1’は、図1のVACTLBK1と比較して、電圧検出回路VDET1の検出箇所が異なっている。すなわち、図6のVDET1は、アンプ回路AMP1の差動出力ノードの電圧を検出して、その検出結果を振幅制御回路VACTL1に出力する。図6のVACTLBK1’を用いると、AMP1の実際の出力電圧レベルを観測するため、図1のVACTLBK1と比較してRXp,RXnの電圧振幅レベルをより高精度に設定することが可能になる。なお、ここでは、検出箇所はAMP1の差動出力ノードとしているが、AMP1の差動出力ノードからRXp,RXnの間のノードであればよく、高精度化の観点ではRXp,RXnにより近い方が望ましい。ただし、図6のVACTLBK1’は、AMP1の出力電圧レベルをフィードバックする制御方式を用いているため、ループバックテストの開始時に当該制御が無効な状態でAMP1による出力が行われることになる。したがって、当該制御が有効な状態でループバックテストを行うためには、ループバックテストの開始時にダミー期間が必要となる。一方、図1のVACTLBK1は、AMP1の入力電圧レベルをフィードフォワードする制御方式を用いているため、ループバックテストの開始時から当該制御を有効な状態にすることが可能である。これにより、ループバックテストの開始時に必ずしもダミー期間を設ける必要がなく、テスト時間の短縮等が図れる。実施の形態2《振幅制御回路ブロックの変形例[2]》図7は、本発明の実施の形態2による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図である。図7に示す半導体テストシステムは、図1と比較して、テスト用基板TBD上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図1と同様であるため、詳細な説明は省略する。図7に示す振幅制御回路ブロックVACTLBK2は、図1のVACTLBK1におけるAMP1がアンプ回路AMP2に置き換わり、VACTL1が振幅制御回路VACTL2に置き換わった構成になっている。AMP2は、高電位側の電源電圧VDD2と低電位側の電源電圧VSS2を受けて動作する。VACTL2は、電圧検出回路VDET1の検出結果が表す電圧振幅レベルと、外部からの振幅設定信号VASETが表す電圧振幅レベルとを比較する。そして、VASETの電圧振幅レベルがVDET1の電圧振幅レベルよりも大きい場合にはAMP2のVDD2-VSS2間の電位差を増加させ、逆にVASETの電圧振幅レベルがVDET1の電圧振幅レベルよりも小さい場合にはAMP2のVDD2-VSS2間の電位差を減少させる。これによって等価的にAMP2のゲインが制御され、RXp,RXnの電圧振幅レベルが一定に保たれる。このような構成例によっても、実施の形態1の場合と同様な効果が得られる。なお、図7のVACTLBK2は、前述した図6のような構成例に変更することも可能である。実施の形態3《振幅制御回路ブロックの変形例[3]》図8は、本発明の実施の形態3による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図である。図8に示す半導体テストシステムは、図1と比較して、テスト用基板TBD上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図1と同様であるため、詳細な説明は省略する。図8に示す振幅制御回路ブロックVACTLBK3は、図1のVACTLBK1におけるAMP1がレベルシフト回路LSに置き換わり、VACTL1が振幅制御回路VACTL3に置き換わった構成になっている。LSは、高電位側の出力電圧レベルと低電位側の出力電圧レベルを適宜設定可能なような構成されている。VACTL3は、電圧検出回路VDET1の検出結果が表す電圧振幅レベルと、外部からの振幅設定信号VASETが表す電圧振幅レベルとを比較する。そして、VASETの電圧振幅レベルがVDET1の電圧振幅レベルよりも大きい場合にはLSの高電位側と低電位側の出力電圧レベルの電位差を増加させ、逆にVASETの電圧振幅レベルがVDET1の電圧振幅レベルよりも小さい場合にはLSの高電位側と低電位側の出力電圧レベルの電位差を減少させる。これによってRXp,RXnの電圧振幅レベルが一定に保たれる。このような構成例によっても、実施の形態1の場合と同様な効果が得られる。なお、図7のVACTLBK3は、前述した図6のような構成例に変更することも可能である。実施の形態4《振幅制御回路ブロックの変形例[4]》図9aは、本発明の実施の形態4による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、図9bは、図9aの動作例を示す説明図である。図9aに示す半導体テストシステムは、図1と比較して、テスト用基板TBD上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図1と同様であるため、詳細な説明は省略する。図9aに示す振幅制御回路ブロックVACTLBK4は、AC結合容量Cp1,Cp2,Cn1,Cn2と、ダイオードDph,Dpl,Dnh,Dnlを備えている。Cp1の一端は差動送信端子の一方TXpに接続されたループバック配線伝送線路LNp1に接続され、Cp2の一端は差動受信端子の一方RXpに接続されたループバック配線伝送線路LNp2に接続され、Cp1の他端はループバック配線伝送線路LNp3を介してCp2の他端に接続される。Cn1の一端は差動送信端子の他方TXnに接続されたループバック配線伝送線路LNn1に接続され、Cn2の一端は差動受信端子の他方RXnに接続されたループバック配線伝送線路LNn2に接続され、Cn1の他端はループバック配線伝送線路LNn3を介してCn2の他端に接続される。Dphは、アノードがLNp3に、カソードが固定電圧Vmにそれぞれ接続され、Dplは、アノードがVmに、カソードがLNp3にそれぞれ接続される。Dnhは、アノードがLNn3に、カソードがVmにそれぞれ接続され、Dnlは、アノードがVmに、カソードがLNn3にそれぞれ接続される。このような構成例において、Dph,Dpl,Dnh,Dnlの順方向電圧をVfとすると、図9bに示すように、LNp3およびLNn3には、Vmを中心として‘H’レベル側および‘L’レベル側の電圧振幅レベルがそれぞれVfに制限されたような電圧信号が得られる。Vfは、特に限定はされないが例えば0.4V等である。なお、ここでは、LNp1,LNn1の配線長が短く、Cp1,Cn1の一端における電圧振幅レベルが2×Vfよりも大きい場合を前提としている。Vmは、外部からの振幅設定信号VASETを介して供給され、例えばVDD/2等に設定される。このLNp3およびLNn3の電圧信号は、Cp2およびCn2とLNp2およびLNn2を介してRXp,RXnに伝送される。したがって、LNp2およびLNn2の配線長を短く設計すれば、RXp,RXnには2×Vfの電圧振幅を持つ差動信号が印加される。なお、Cp2,Cn2は、場合によっては省略することも可能である。このような構成例を用いると、図1等の構成例に比べて安価な部品コストでRXp,RXnの電圧振幅レベルを定めることが可能になる。また、仮にLNp1,LNn1における電圧振幅にAC的な揺らぎが存在する場合でも、RXp,RXnの電圧振幅レベルを一定に保つことができる。ただし、RXp,RXnの電圧振幅レベルを可変設定することは困難であり、またVfの製造ばらつき等に伴い電圧振幅レベルの設定誤差が生じ得るため、この観点では、図1等のような方式を用いる方が望ましい。実施の形態5《振幅制御回路ブロックの変形例[5]》図10aは、本発明の実施の形態5による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、図10bは、図10aにおける容量付加回路の構成例を示す回路図である。図10aに示す半導体テストシステムは、図1と比較して、テスト用基板TBD上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図1と同様であるため、詳細な説明は省略する。図10aに示す振幅制御回路ブロックVACTLBK5は、AC結合容量Cp1,Cp2,Cn1,Cn2と、電圧検出回路VDET1及び振幅制御回路VACTL5と、容量付加回路CADDを備えている。Cp1の一端は差動送信端子の一方TXpに接続されたループバック配線LNp1に接続され、Cp2の一端は差動受信端子の一方RXpに接続されたループバック配線LNp2に接続され、Cp1の他端はループバック配線LNp3を介してCp2の他端に接続される。Cn1の一端は差動送信端子の他方TXnに接続されたループバック配線LNn1に接続され、Cn2の一端は差動受信端子の他方RXnに接続されたループバック配線LNn2に接続され、Cn1の他端はループバック配線LNn3を介してCn2の他端に接続される。VDET1は、Cp1,Cn1の一端LNp1,LNn1側の電圧振幅レベルを検出し、VACTL5は、この検出された電圧振幅レベルと外部から入力された振幅設定信号VASETが表す電圧振幅レベルとを比較し、その比較結果に応じた容量付加信号CSETを生成する。容量付加回路CADDは、図10bに示すように、LNp3にk個のスイッチ回路SWp[1]~SWp[k]を介してそれぞれ接続されるk個の容量Cp[1]~Cp[k]と、LNn3にk個のスイッチ回路SWn[1]~SWn[k]を介してそれぞれ接続されるk個の容量Cn[1]~Cn[k]を備えている。Cp[1]~Cp[k],Cn[1]~Cn[k]におけるスイッチ回路と異なる側のノードはGNDに接続される。各スイッチ回路は、前述したCSETによってオンオフが個別に制御される。例えば、VASETが表す電圧振幅レベルがVDET1で検出された電圧振幅レベルよりも大きい場合には、その差分に応じた数のスイッチ回路がCSETを介してオフに制御され、逆に小さい場合には、その差分に応じた数のスイッチ回路がCSETを介してオンに制御される。これによって、LNp3,LNp3に付加される容量値が増加又は減少し、LNp3,LNp3の電圧振幅レベルが減少又は増加する。その結果、RXp,RXnにおける電圧振幅レベルをVASETに応じたレベルに設定することが可能になる。実施の形態6《振幅制御回路ブロックの変形例[6]》図11aは、本発明の実施の形態6による半導体装置のテスト方法において、それに用いられる半導体テストシステムの主要部の概略構成例を示すブロック図であり、図11bは、図11aにおけるドライバ回路ブロックの構成例を示す回路図である。図11aに示す半導体テストシステムは、図1と比較して、テスト用基板TBD上の振幅制御回路ブロックの回路構成が異なっている。これ以外に構成に関しては図1と同様であるため、詳細な説明は省略する。図11aに示す振幅制御回路ブロックVACTLBK6は、AC結合容量Cp1,Cp2,Cn1,Cn2と、ドライバ回路ブロックDRBKを備えている。DRBKは、図11bに示すように、高電位側の電源電圧VOHと低電位側の電源電圧VOLの間で動作する2個のドライバ回路DRp,DRnを備えている。DRp,DRnのそれぞれは、GHzクラスの周波数においてフル振幅VOHとVOLの出力電圧を生成可能な回路となっており、特に限定はされないが、例えば縦続接続された複数段のCMOSインバータ回路等で構成される。Cp1は、一端が差動送信端子の一方TXpに接続されたループバック配線LNp1に接続され、他端がDRpの入力ノードに接続される。Cp2は、一端が差動受信端子の一方RXpに接続されたループバック配線LNp2に接続され、他端がDRpの出力ノードに接続される。Cn1は、一端が差動送信端子の他方TXnに接続されたループバック配線LNn1に接続され、他端がDRnの入力ノードに接続される。Cn2は、一端が差動受信端子の他方RXnに接続されたループバック配線LNn2に接続され、他端がDRnの出力ノードに接続される。DRBKにおいて、VOH,VOLの電圧レベルは、外部からの振幅設定信号VASETによって任意の値に設定される。この際に、例えば、VOHの電圧レベルはDRp,DRnの各入力ノードにおける‘H’側の電圧レベルよりも低く設定され、VOLの電圧レベルをDRp,DRnの各入力ノードにおける‘L’側の電圧レベルよりも高く設定される。これによって、理想的にはDRp,DRnの出力ノードからフル振幅VOHとVOLの電圧信号を得ることが可能になる。このフル振幅の電圧信号は、Cp2,Cn2およびLNp2,LNn2を介してRXp,RXnに伝送される。したがって、LNp2,LNn2の配線長を短く設計すれば、RXp,RXnにはVOH-VOLの電圧振幅を持つ差動信号が印加される。このような構成例を用いることでも、実施の形態1の場合と同様に、RXp,RXnの電圧振幅レベルを任意に定めることが可能になる。また、図1等と比較して、回路構成の簡素化回路面積の低減等が図れる。ただし、テスト用基板TBD上の配線容量等に伴い、DRp,DRnにGHzクラスでフル振幅の動作を行わせることは必ずしも容易ではないため、この観点では、図1等のような方式を用いる方が望ましい。なお、Cp1,Cn1およびCp2,Cn2は、DRp,DRnの動作点を適切に定めるために設けられているが、場合によっては適宜削除することも可能である。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。"