"レギュラセクタ内に配置され、ワードラインに接続されたレギュラセルと、前記レギュラセルからデータを読み出す際使用するレファレンスセルと、前記レファレンスセルに接続されたレファレンスワードラインと、前記レファレンスワードラインの横に設けられたダミーワードラインと、を具備する半導体装置。前記ダミーワードラインが固定電源に接続された請求項1記載の半導体装置。前記レファレンスワードラインと前記ダミーワードラインの間隔は、前記レギュラセクタ内の隣接する前記ワードラインの間隔と概同じである請求項1または2記載の半導体装置。複数の前記レファレンスセルを具備し、データを読み出す前記レギュラセルの有するワードライン距離に応じ、前記複数のレギュラセルのうち1つが選択される請求項1から3のいずれか一項記載の半導体装置。前記レファレンスセルは、それぞれ異なるレファレンスワードライン距離を有する請求項4記載の半導体装置。データを読み出される前記レギュラセルと、選択された前記レファレンスセルとに接続したセンスアンプを具備する請求項4記載の半導体装置。前記レギュラセルの複数のサブセクタを具備し、各サブセクタ内の前記レギュラセルに接続する前記センスアンプは、同一のレファレンスセルに接続された請求項6記載の半導体装置。前記ワードラインの距離に応じ前記レファレンスセルを選択し、前記センスアンプに接続する選択回路を具備する請求項6記載の半導体装置。前記レファレンスワードラインを駆動するレファレンスワードドライバと、前記ワードラインを駆動するワードドライバとを具備し、前記レファレンスワードドライバは前記ワードドライバに隣接して配置された請求項6から8のいずれか一項記載の半導体装置。前記レギュラセルは複数のビットを記憶するセルであり、各レファレンスセルはそれぞれ複数のサブレファレンスセルを有する請求項5記載の半導体装置。同一のレファレンスセルが有するサブレファレンスセルは、同じ前記レファレンスワードラインに接続された請求項10記載の半導体装置。同一のレファレンスセルが有する前記複数のサブレファレンスセルは、それぞれ異なる前記レファレンスワードラインに接続された請求項10記載の半導体装置。前記レギュラセルはフラッシュメモリセルである請求項1から12のいずれか一項記載の半導体装置。従来技術において、チップ面積縮小のためワードドライバ12はレギュラセクタ10の片側に配置される。また、チップ面積縮小のためワードライン14の1本に接続されるレギュラセル16の数が多くなる。このように、チップ面積縮小を達成しようとすると、ワードライン14の長さは長くなる。これにより、以下のような課題が発生する。図1において、ワードライン距離La、Lb,Lcが異なるレギュラセル16a、16bおよび16cを用い説明するワードライン14の長さが長くなると、ワードライン距離La、LbおよびLcの差が大きくなる。そうすると、レギュラセル16に付加されるワードライン14の抵抗、容量の差も大きくなってしまう。これにより、各レギュラセル16a、16bおよび16cからセンスアンプ30への出力の遅延時間が異なってしまう。例えば、レファレンスセル26からセンスアンプ30への出力の遅延時間がレギュラセル16bとほぼ同じになるように設定されている場合を考える。この場合、レギュラセル16aのセンスアンプ30への出力の遅延時間は、レファレンスセル26より早くなる。一方、レギュラセル16cのセンスアンプ30への出力の遅延時間は、レファレンスセル26より遅くなる。このように、各レギュラセル16により遅延時間が異なると、センスアンプ30の動作マージンがなく動作が不安定になってしまう。これを防ぐためには、ワードライン14に接続するレギュラセルの数を制限する。または、センスアンプ30の動作時間を長くすることが必要である。すなわち、チップ面積の縮小化とセンス動作の高速化を両立することが困難である。本発明は、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくし、チップ面積の縮小化またはセンス動作の高速化が可能な半導体装置を提供することは目的とする。本発明は、レギュラセクタ内に配置され、ワードラインに接続されたレギュラセルと、前記レギュラセルからデータを読み出す際使用するレファレンスセルと、前記レファレンスセルに接続されたレファレンスワードラインと、前記レファレンスワードラインの横に配置されたダミーワードラインと、を具備する半導体装置である。本発明によれば、レファレンスワードラインの横にダミーワードラインを設けることで、レギュラセクタ内の隣接するワードライン間の容量に相当する容量を、ダミーワードラインとレファレンスワードラインの間に設けることができる。これにより、レファレンスワードラインに付加される容量が、ワードラインの容量に近くなる。これにより、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。よって、チップ面積の縮小化またはセンス動作の高速化が可能な半導体装置を提供することができる。本発明は、前記ダミーワードラインが固定電源に接続された半導体装置とすることができる。本発明によれば、レファレンスワードラインに付加される容量を、よりワードラインの容量に近くすることができる。本発明は、前記レファレンスワードラインと前記ダミーワードラインの間隔は、前記レギュラセクタ内の隣接する前記ワードラインの間隔と概同じである半導体装置とすることができる。本発明によれば、レファレンスワードラインに付加される容量を、よりワードラインの容量に近くすることができる。本発明は、複数の前記レファレンスセルを具備し、データを読み出す前記レギュラセルの有するワードライン距離に応じ、前記複数のレファレンスセルのうち1つが選択される半導体装置とすることができる。本発明によれば、データを読み出すレギュラセルの有するワードライン距離に応じ、複数のレファレンスセルのうち1つを選択することにより、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。本発明は、レファレンスセルは、それぞれ異なるレファレンスワードライン距離を有する半導体装置とすることができる。本発明によれば、ワードライン距離に対応するレファレンスワードライン距離を有するレファレンスセルを選択することができる。これにより、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差をより小さくできる。本発明は、データを読み出される前記レギュラセルと、選択された前記レファレンスセルとに接続したセンスアンプを具備する半導体装置とすることができる。本発明によれば、データを読み出されるレギュラセルと、対応するレファレンスセルとを、センスアンプに接続することにより、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。本発明は、前記レギュラセルの複数のサブセクタを具備し、各サブセクタ内の前記レギュラセルに接続する前記センスアンプは、同一のレファレンスセルに接続された半導体装置とすることができる。また、本発明は、前記ワードラインの距離に応じ前記レファレンスセルを選択し、前記センスアンプに接続する選択回路を具備する半導体装置とすることができる。本発明によれば、データを読み出されるレギュラセルと、対応するレファレンスセルとを、確実にセンスアンプに接続することができる。本発明は、前記レファレンスワードドライバは前記ワードドライバに隣接して配置された半導体装置とすることができる。本発明によれば、レファレンスワードドライバとワードドライバはともに昇圧回路の近くに配置できる。これにより、レギュラセルと、レファレンスセルのへの出力をほぼ同じタイミングで行うことができる。よって、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。本発明は、前記レギュラセルは複数のビットを記憶するセルであり、各レファレンスセルはそれぞれ複数のサブレファレンスセルを有する半導体装置とすることができる。本発明によれば、セルの微妙な閾値電圧の差でデータを読み出すことが求められている複数のビットを記憶するセルを有する半導体装置において、チップ面積の縮小化またはセンス動作の高速化を可能とすることができる。本発明は、同一のレファレンスセルに属するサブレファレンスセルは、同じ前記レファレンスワードラインに接続された半導体装置とすることができる。また、本発明は、同一のレファレンスセルに属する前記複数のサブレファレンスセルは、それぞれ異なる前記レファレンスワードラインに接続された半導体装置とすることができる。本発明によれば、同一のレファレンスセルに属する前記複数のサブレファレンスセルからセンスアンプへの出力の遅延時間を概同じとすることができる。本発明は、前記レギュラセルはフラッシュメモリセルである半導体装置とすることができる。本発明によれば、ワードライン距離による出力の遅延が大きいフラシュメモリにおいて、チップ面積の縮小化またはセンス動作を高速化することができる。本発明によれば、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくし、チップ面積の縮小化またはセンス動作の高速化が可能な半導体装置を提供することができる。以下、図面を参照に、本発明に係る実施例を説明する。図2aは実施例1に係るフラッシュメモリのレギュラセクタ周辺のブロック図であり、図2bはレファレンスセクタの図である。レギュラセクタ10はサブセクタ11a、11bおよび11cに分かれている。レギュラセクタ10内のレギュラセル16a、16bおよび16cは、それぞれサブセクタ11a、11bおよび11cに配置されている。また、レギュラセル16a、16bおよび16cには、それぞれワードドライバ12に接続するワードライン14a、14bおよび14cが接続され、それぞれセンスアンプ30に接続するビットライン18a、18b、および18cが接続されている。ワードドライバ12は、データの書き込み消去読み出しするレギュラセル16に接続されたワードライン14を駆動する機能を有している。センスアンプ30は書き込み消去読み出しするレギュラセル16に接続されたビットライン18を選択する。さらに、読み出しするレギュラセル16とレファレンスセル26を比較し、データの読み出しを行う。レギュラセル16からデータを読み出す際に使用されるレファレンスセル26a、26bおよび26cはレファレンスセクタ20に配置される。レファレンスワードライン24は、レファレンスワードドライバ22に接続され、矩形波状になっている。同一のレファレンスワードラン24に、レファレンスセル26a、26bおよび26cが接続している。各レファレンスセル26a、26bおよび26cは、各々異なるレファレンスワードライン距離を有している。各レファレンスセル26a、26bおよび26cは、それぞれセンスアンプ30に接続する接続ライン32a、32bおよび32cが接続されている。より詳細には、図2bのように、レファレンスセル26aに、接続領域28であるSとD1がコンタクト部29を介し接続している。これらは、後述するレファレンスセル26aを構成するトランジスタのソース領域およびドレイン領域に接続している。つまり、接続ライン32aはSとD1を介し、レファレンスセル26aに接続している。レファレンスセル26b、26cも同様である。図3はフラッシュメモリのレギュラセル16およびレファレンスセル26を構成するトランジスタのワードラインの幅方向の断面図である。P型のシリコン半導体基板50または、半導体基板内のP型領域内にN型のドレイン領域52およびソース領域53が形成されている。半導体基板50上にトンネル酸化膜54酸化シリコン膜が形成されている。トンネル酸化膜54上には電荷蓄積層としてフローティングゲート55が形成されている。フローティングゲート55の上には絶縁膜58が形成されており、その上にはコントロールゲートを兼ねるワードライン56が形成されている。このトランジスタは、電荷蓄積層としてのフローティングゲート55に電荷を蓄積することにより、不揮発性メモリセルとして機能する。レギュラセル16へのデータの書き込みは、ワードライン56およびドレイン領域52にそれぞれ正の電圧を印加しレギュラセル16に電流を流す。このとき印加する電圧により、ホットエレクトロン高エネルギの電子が発生する。そのホットエレクトロンを電荷蓄積層のフローティングゲート55に注入することにより行う。また、印加する電圧を調整することで、トランジスタの閾値電圧を調整することができる。レギュラセル16のデータ消去は、ワードライン56に負の電圧、半導体基板50に正の電圧を、それぞれ印加する。これにより、電荷蓄積層のフローティングゲート55中に注入された電子を半導体基板50に抜くことにより行う。これにより、トランジスタの閾値電圧を小さくすることができる。データの読み出しは、ワードライン56に所定の電圧を印加し、ソース領域53を接地、ドレイン領域52に正の電圧を印加することにより行う。トランジスタのソース領域53とドレイン領域52間を流れる電流は閾値電圧により異なる。そこで、センスアンプ30がこの電流をレファレンスセル26の電流と比較することにより、データの0、1を判定する。これにより、データの読み出しを行う。そして、データを読み出されるレギュラセル16の有するワードライン距離に応じ、レファレンスセル26のうち1つが選択される。例えば、ワードライン距離Laが短いレギュラセル16aからデータを読み出す際は、レファレンスワードライン距離の短いレファレンスセル26aが選択される。そして、レギュラセル16aと、レファレンスセル16aがセンスアンプ30に接続される。同様に、レギュラセル16b、16cのデータを読み出す際はレファレンスセル26b、26cがそれぞれ選択され、センスアンプ30b、30cにそれぞれ接続される。このとき、レファレンスセル26aの有するレファレンスワードライン距離は、例えばレファレンスセル26aからセンスアンプ30への出力の遅延時間がサブセクタ11a内のレギュラセル16aのセンスアンプ30への出力が平均的な遅延時間となるように定めることができる。このように、レギュラセル16の有するワードライン距離に応じたレファレンスセル26aの選択は、レギュラセル16およびレファレンスセル26からセンスアンプ30への出力の遅延時間に対応して選択することができる。また、レファレンスセル26aからセンスアンプ30への出力の遅延時間をサブセクタ11a内のレギュラセル16aのセンスアンプ30aへの出力が平均的な遅延時間とするため、例えば、レファレンスセル26aのレファレンスワードライン距離が、サブセクタ11a内のレギュラセル16の平均的なワードライン距離となるように定めることもできる。レファレンスセル26b、26cの有するレファレンスワードライン距離についても同様に定めることができる。このように、データを読み出すレギュラセル16の有するワードライン距離に応じ、レファレンスワードライン距離の異なる複数のレファレンスセル26のうち1つを選択し、データを読み出すレギュラセル16と選択されたレファレンスセル26をセンスアンプ30に接続している。これにより、レギュラセル16とレファレンスセル26のセンスアンプ30への出力の遅延時間の差を小さくできる。このため、センスアンプ30の動作マージンを確保できる。よって、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供することができる。次に、レファレンスセル26の接続の方法について説明する。図4は、実施例1のレファレンスセル26の接続方法を説明するためのレギュラセクタ周辺のブロック図である。ワードライン14、レギュラセル16、レファレンスワードドライバ22、レファレンスセクタ20内の詳細は図2と同様であり省略した。レギュラセクタ10はサブセクタ11a、11bおよび11cに分かれている。サブセクタ11a、11bおよび11c内のレギュラセル16a、16bおよび16c図示せずは、それぞれビットライン18a、18bおよび18cを介し、それぞれセンスアンプ30a、30bおよび30cに接続されている。センスアンプ30a、30bおよび30cはそれぞれ接続ライン32a、32bおよび32cを介し、それぞれレファレンスセル26a、26bおよび26cに接続している。このように、レギュラセル16の有するワードライン距離に応じレギュラセクタ10を分割した複数のサブセクタ11a、11bおよび11cを設ける。各サブセクタ11a、11bおよび11c内のレギュラセル16に接続するセンスアンプ30a、30bおよび30cは、それぞれ同一のレファレンスセル26a、26bおよび26cに接続ライン32a、32bおよび32cを用い各々物理的に接続している。このようにして、データを読み出されるレギュラセル16と、選択されたレファレンスセル26を確実にセンスアンプ30aに接続することができる。次に実施例1の変形例として、レファレンスセル26の接続方法の異なるフラッシュメモリについて説明する。図5は、実施例1の変形例に係るフラッシュメモリのレファレンスセル26の接続方法を説明するためのレギュラセクタ周辺のブロック図である。ワードドライバ12、ワードライン14、レギュラセル16、レファレンスワードドライバ22、レファレンスワードライン24の構成は実施例1と同様であり記載していない。レギュラセクタ10をビット長の出力によって区切っている。図5では16ビットごとに、I/O0~I/O15に区切られている。センスアンプ30とレファレンスセル26a、26b、26cおよび26dの間に、レファレンスセル26を選択するための選択回路34が設けられている。センスアンプ30と選択回路34には、コラム選択信号36が入力する。ワードライン距離の短いI/O0、I/O8、I/O1、I/O9内のレギュラセル16のデータの読み出しを行う場合、コラム選択信号36がセンスアンプ30に入力し、これらI/O内のレギュラセルを選択する。コラム選択信号36は、選択回路34にも入力し、レファレンスワードライン距離の短いレファレンスセル26aを選択しセンスアンプ30に接続する。他のI/O内のセルの読み出しを行う際も同様に行うことにより、レギュラセクタ10内のレギュラセル16が有するワードライン距離に対応するレファレンスセル26を選択し、センスアンプ30に接続することができる。このように、選択回路34は、レギュラセル16有するワードライン距離に応じレファレンスセル26のうち1つを選択し、センスアンプ30に接続する機能を有している。実施例1の変形例においてもデータを読み出されるレギュラセル16と、選択されたレファレンスセル26を確実にセンスアンプ30aに接続することができる。実施例1の変形例は、実施例1のように複数の接続ライン32を必要としないが、選択回路34が必要である。そこで、複数の接続ライン32と選択回路34のチップ面積を考慮し、実施例1と変形例のいずれを適用するかを決めることができる。実施例1、変形例は、それぞれレファレンスセル26が3つ、4つの例であるが、レファレンスセル26が複数であれば同様の効果を奏することができる。レファレンスセル26の数が多ければ、レギュラセル16とレファレンスセル26のセンスアンプ30への出力の遅延時間の差をより小さくできる。しかしレファレンスセクタ20や選択回路30の面積が大きくなる。レファレンスセル26の数はこれらを考慮して決められる。実施例2はレギュラセル16が多値4値すなわち複数2ビットを記憶するセルであるフラッシュメモリの例である。レギュラセル16およびレファレンスセル26を構成するトランジスタは実施例1と同じである。図3において、電荷を蓄積するフローティングゲート45に蓄積された電荷量を4分割することで2ビットを記憶することができる。各ビットに電荷が蓄積状態を0、蓄積していない状態を1とし、1セルに、00、01、10および11の4値を記憶することができる。図6は実施例2に係るフラッシュメモリのメモリセル周辺のブロック図である。ワードドライバ12や、ワードライン14、レギュラセル16、レファレンスワードドライバ22、レファレンスワードライン24の構成は実施例1と同様であり記載していない。さらに、実施例1の変形例と同様に、レギュラセクタ10はビット長の出力によってI/O0~I/O15に区切られている。例えば、ワードライン距離の短いI/O0、I/O8、I/O1、I/O9内のレギュラセル16のデータの読み出しを行う場合、選択回路34はコラム選択信号36により、I/O内のレギュラセル16とレファレンスセル26aを選択しセンスアンプ30に接続する。加えて、選択切換回路38、カウンタ40、バッファ42、出力回路44が設けられている。このように、コラム選択信号36により、選択回路34がデータを読み出すレギュラセル16が有するワードライン距離によりレファレンスセル26の1つを選択することは実施例1の変形例と同様である。図7は、選択回路34およびレファレンスセル26を示す図である。レファレンスワードドライバ22およびレファレンスワードライン24は記載していない。ワードライン距離の短いレギュラセルに対応したレファレンスセルRS126aは複数のサブレファレンスセルS127a、S227bおよびS327cを有する。レファレンスセルRS226b、RS326c、RS426dも同様に複数のサブレファレンスセルS1、S2、S3を有する。各サブレファレンスセルS127a、S227bおよびS327cは選択回路34に接続されている。選択回路34は、レファレンスセルRS1、RS2、RS3およびRS4の有するサブレファレンスセルS1、S2およびS3のいずれか1つを選択し、センスアンプ30に接続する。図8はレファレンスセクタ20を説明するための図である。レファレンスセルRS326c、RS426dの部分は省略している。レファレンスワードドライバ22に接続されたレファレンスワードライン24は矩形波状をしており、レファレンスセルRS126a、RS226bに接続されている。同一のレファレンスセルRS126aの有する複数のサブレファレンスセルS127a、S227bおよびS327cは、隣接して配置され、同じレファレンスワードライン24に接続されている。これらは隣接して配置されているため、概同じレファレンスワードライン距離を有する。サブレファレンスセルS127aのドレイン領域、ソース領域には、接続領域D1a28aおよびS28sが、コンタクト部29aおよび29sを介し接続している。同様にサブレファレンスセルS227bにはコンタクト部29bおよび29sを介しD1b28bおよびS28sが、サブレファレンスセル27cにはコンタクト部29cおよび29sを介しD1c28cとS28sがそれぞれ接続している。レファレンスセルRS226bが有するサブレファレンスセルS127a、S227bおよびS327cも同様である。そして、レファレンスセル26bはレファレンスセル26aに比べ長いレファレンスワードライン距離を有する。次に、レギュラセクタ10内のレギュラセル16から多値のデータを読み出す方法について説明する。4値を読み出すために3つのサブレファレンスセルS1、S2およびS3を用いる。まず、レギュラセル16が0か1を判断するために、サブレファレンスセルS2を用いる。次に、レギュラセル16が0の場合は、00、01を判断するためにS1を用いる。レギュラセル16が1の場合は、10、11を判断するためにS3を用いる。以下に、具体的なサブレファレンスセルの選択方法について説明する。まず、アドレスが指定され読み出しが開始された時点で、コラム選択信号36により選択回路34は、レギュラセクタ10内のデータを読み出すレギュラセル16のワードライン距離に応じ、レファレンスセル26を選択する。例えば、レファレンスセルRS126aが選択されたとする。このときカウンタ40に1を入力し、バッファ42に1を入力する。次に、カウンタ40の出力とバッファ42の出力がともに1の場合、選択切換回路38の信号より、レファレンスセルRS126aのうちサブレファレンスセルS227bが選択される。レギュラセル16とS227bがセンスアンプ30に接続され、センスアンプ30は左のビットが0か1を判定する。センスアンプ30から結果の出力の際、カウンタ40に2を入力し、バッファ42にセンスアンプ30の出力を入力する。次に、再度読み出しを行う。この際、カウンタ40が2、バッファ42が0の場合、選択切換回路38により、選択回路34はS127aを選択する。一方、カウンタ40が2、バッファ38が1の場合、選択切換回路38により、選択回路34はS327cを選択する。レギュラセル16とS127aまたはS327cがセンスアンプ30に接続され、センスアンプ30は右のビットが0か1を判定する。センスアンプ30からの2回目の出力カウンタ40の出力2のとき、出力回路44は、バッファ42とセンスアンプ30の出力に応じ、00、01、10または11を出力する。実施例2のように、多値を記憶するレギュラセル16においては、複数のサブレファレンスセル27が必要になる。例えば4値のセルでは3つのサブレファレンスセル27が必要である。前述のように、同一のレファレンスセル26の有する複数のサブレファレンスセル27S1、S2およびS3は概同じレファレンスワードライン距離を有する。これにより、これらサブレファレンスセル27のセンスアンプ30への出力は概同じ遅延時間を有する。概同じ遅延時間とは、同じレファレンスセル26を用いるレギュラセル16からセンスアンプ30への出力の遅延時間の分布に対して十分に、遅延時間の差が小さい程度のことである。これにより、センスアンプ30の動作マージンを考える際、同一のレファレンスセル26の有するサブレファレンスセル27からの出力の遅延時間の差は考慮しなくてよい。よって、センス動作の動作マージンを確保することができる。そして、レギュラセル16の有するワードライン距離に対応するレファレンスセル26を選択することにより、そのレファレンスセル26内のサブレファレンスセル27からセンスアンプ30への出力の遅延時間とレギュラセル16からセンスアンプ30への出力の遅延時間の差を小さくすることができる。よって、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供することができる。レギュラセクタ10内に複数のビットを記憶するレギュラセル16を有するフラッシュメモリは、レギュラセル16の微妙な閾値電圧の差でデータを読み出すことが求められている。そのため、レギュラセル16とレファレンスセル26のセンスアンプ30への出力の遅延時間の差が大きいと、よりセンスアンプ30の動作が不安定となる。そのため、より微細化、高速化の障害となっている。そこで、本発明を適用することにより、よりその効果を発揮することができる。図9は実施例2の変形例に係るフラッシュメモリのレファレンスセクタ20と選択回路34付近の図である。レファレンスセクタ20以外の構成は実施例2と同じである。レファレンスセクタ20a、20bおよび20cが配置されている。レファレンスセクタ20aには、レファレンスセルRS1、RS2、RS3およびRS4のサブレファレンスセルS1が配置されている。レファレンスセクタ20a内の各サブレファレンスセルS1は同一のレファレンスワードライン24aに接続されている。同様に、レファレンスセクタ20b、20c内に、それぞれサブレファレンスセルS2、S3を配置し、それぞれ別のレファレンスワードラインに接続しているレファレンスワードラインは図示していない。同一のレファレンスセルRS1が有するの複数のサブレファレンスセルS1、S2およびS3は概同じレファレンスワードライン距離を有するように配置されている。同様にRS2、RS3、RS4の有する各S1、S2およびS3も概同じレファレンスワードライン距離を有するように配置されている。変形例のように、同一レファレンスセル16の複数のサブレファレンスセル27は、それぞれ異なるレファレンスセクタ20内に配置し、異なるレファレンスワードライン24に接続することもできる。この場合も、実施例2と同様の効果を奏することができる。実施例2および変形例は、多値として4値の場合の例であるが、4値以外であってもよい。実施例3は、レファレンスセクタ20にダミーワードライン25を設けた例である。図10は実施例3に係るフラッシュメモリのレファレンスセクタの図である。ダミーワードライン25が設けてある以外の構成は実施例1の図2bと同様である。図示していないが、実施例1と同様に、ワードラインドライバ12と、レギュラセクタ10内に配置され、ワードライン14に接続されたレギュラセル10を有する。図10のように、レファレンスセクタ20には、レファレンスセル26に接続された矩形波状のレファレンスワードライン24を有している。さらに、レファレンスワードライン24の横にダミーワードライン25が設けられている。メモリセルの微細化が進むと、レギュラセクタ10内のワードライン14の間隔が狭くなる。この場合、隣のワードライン14との容量が大きくなり、レギュラセル16からセンスアンプ30への出力の遅延時間に影響する。しかし、実施例1に係るレファレンスワードライン24には自己の抵抗と容量のみが付加されている。このため、センスアンプ30に接続するレギュラセル16の有するワードライン距離と、レファレンスセル26の有するレファレンスワードライン距離を概等しくしても、レギュラセル16とレファレンスセル26のセンスアンプへの出力の遅延時間に差が生じてしまう。そこで、ダミーワードライン25を設け、隣接するワードライン14間の容量に相当する容量を、ダミーワードライン25とレファレンスワードライン24の間に設ける。これにより、レファレンスワードライン24に付加される容量が、ワードライン14の容量に近くなる。これより、レギュラセル16とレファレンスセル26のセンスアンプ30への出力の遅延時間の差を小さくすることができる。よって、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供することができる。ダミーワードライン25を固定電圧に接続することが好ましい。これにより、レファレンスワードライン24に付加される容量を、ワードライン14の容量により近くすることができる。よって、レギュラセル16とレファレンスセル26のセンスアンプ30への出力の遅延時間の差をより小さくすることができる。レファレンスワードライン24とダミーワードライン25の間隔Lは、セクタ内の隣接するワードライン14の間隔と概同じとすることが好ましい。これにより、レファレンスワードライン24に付加される容量を、ワードライン間の容量と概同じにすることができる。よって、レギュラセル16とレファレンスセル26のセンスアンプ30への出力の遅延時間の差をより小さくすることができる。ダミーワードライン25を設けることは、レファレンスセル26を複数配置する場合以外にも、レファレンスセル25が1つの場合に適用することができる。この場合も、レギュラセル16とレファレンスセル26のセンスアンプ30への出力の遅延時間の差をより小さくすることができる。実施例4はレファレンスセクタ20およびレファレンスワードドライバ22をワードドライバ12に隣接させた例である。図11は実施例4に係るフラッシュメモリの配置を示す図である。ワードドライバ12の両側に複数のレギュラセクタ10が配置され、複数のレギュラセクタ10の下方に対応したセンスアンプ30が配置されている。レファレンスワードドライバ22はワードドライバ12に隣接している。これにより、レファレンスワードドライバとワードドライバはともに昇圧回路の近くに配置できる。これにより、レギュラセルと、レファレンスセルのへの出力をほぼ同じタイミングで行うことができる。よって、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。さらに、レファレンスワードドライバ22はワードドライバ12のセンスアンプ30側に隣接して配置され、レファレンスセクタ20は、センスアンプ30とレファレンスワードドライバ22に隣接して配置されている。これにより、レファレンスセクタ20内のレファレンスセルからセンスアンプ30への出力低下が少なく、センスアンプ30でのセンシングの精度を向上させることができる。実施例1ないし実施例4は、フラッシュメモリを例に説明した。フラッシュメモリにおいては、センスアンプ30はレギュラセル16とレファレンスセル26の電流を比較することによりセンシングを行っている。そのため、差動型のセンスアンプを使用している特許文献1のようにセンスアンプ30からセル、レファレンスセルまでの抵抗や容量による出力の遅延はあまりなく、ワードライン距離による出力の遅延が大きい。そこで、実施例のように、本発明をレギュラセル16およびレファレンスセル26がフラッシュメモリセルである場合に適用することにより、よりその効果を発揮することができる。フラッシュメモリ以外にも、レギュラセル16とレファレンスセル26の電流を比較することによりセンシングを行う半導体記憶装置に適用することにより、よりその効果を発揮することができる。以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"