"入力信号を入力する入力端子と、複数個のキャパシタと、増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路と、第1制御信号に基づき導通状態となり、前記複数個のキャパシタを前記入力端子と第1電圧を供給する第1電圧端子との間に並列に接続する第1スイッチ回路と、第2制御信号に基づき導通状態となり、前記複数個のキャパシタに含まれる第1のキャパシタを前記増幅入力端子と第2電圧を供給する第2電圧端子との間に第1の電流経路を形成するように接続すると共に、前記複数個のキャパシタに含まれる第2のキャパシタを前記増幅入力端子と前記出力端子との間に第2の電流経路を形成するように接続する第2スイッチ回路とを備えたことを特徴とする演算回路。前記第1の電流経路又は前記第2の電流経路の少なくとも一方に複数個のキャパシタが直列接続される請求項1記載の演算回路。前記第1電圧は、変数に基準電圧の電圧値を乗算した値である請求項1又は2記載の演算回路。第3のキャパシタを更に備え、前記第2スイッチ回路は、前記第2制御信号に基づき前記第3のキャパシタの一端を前記増幅入力端子に接続し、他端を第3電圧を供給する第3電圧端子に接続することを特徴とする請求項1又は2記載の演算回路。縦列接続された複数のステージと、前記複数のステージの各々が出力するデジタル信号に基づくデジタル演算を行うデジタル演算器とを備えたA/D変換器であって、前記複数のステージの各々は、アナログ入力信号をデジタル信号に変換するA/D変換回路と、前記デジタル信号をアナログ信号に再変換するD/A変換回路と、前記D/A変換回路が出力したアナログ信号を前記アナログ入力信号から減算した減算信号を出力すると共に、前記減算信号を増幅する演算回路と、を備え、前記演算回路は、入力信号を入力する入力端子と、複数個のキャパシタと、増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路と、第1制御信号に基づき導通状態となり、前記複数のキャパシタを前記入力端子と第1電圧を供給する第1電圧端子との間に並列に接続する第1スイッチ回路と、第2制御信号に基づき導通状態となり、前記複数個のキャパシタに含まれる第1のキャパシタを前記増幅入力端子と第2電圧を供給する第2電圧端子との間に第1の電流経路を形成するように接続すると共に、前記複数個のキャパシタに含まれる第2のキャパシタを前記増幅入力端子と前記出力端子との間に第2の電流経路を形成するように接続する第2スイッチ回路とを備えたことを特徴とするA/D変換器。この実施の形態は、所望の帯域幅を確保しつつ、所望の倍率を正確に得ることができる演算回路を提供するものである。以下に説明する実施の形態の演算回路は、入力信号を入力する入力端子と、複数個のキャパシタと、増幅入力端子と出力端子とを備え増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路とを備えている。第1スイッチ回路は、第1制御信号に基づき導通状態となり、複数のキャパシタを入力端子と第1電圧を供給する第1電圧端子との間に並列に接続する。また、第2スイッチ回路は、第2制御信号に基づき導通状態となり、複数個のキャパシタに含まれる第1のキャパシタを増幅入力端子と第2電圧を供給する第2電圧端子との間に第1の電流経路を形成するように接続すると共に、複数個のキャパシタに含まれる第2のキャパシタを増幅入力端子と前記出力端子との間に第2の電流経路を形成するように接続する。次に、本発明の実施の形態を、図面を参照して詳細に説明する。[第1の実施の形態]図1は、第1の実施の形態による演算回路の構成を示す等価回路図である。この演算回路は、複数個N個のキャパシタ回路111~NとNは2以上の偶数、スイッチ12と、スイッチ13と、OPアンプ14とを備えている。この演算回路は、入力信号Vinが入力される入力端子T1と、OPアンプ14の出力端子T2を備えている。本実施の形態の演算回路は、このキャパシタ回路111~Nに含まれるキャパシタ11の接続を互いに並列接続にして各キャパシタを所定の電圧まで充電した後、続いて縦列接続に切り換えることにより、入力信号Vinを増幅させることを可能にしたものである。キャパシタ回路111~Nは、それぞれ並列接続スイッチ21と、縦列接続スイッチ22と、キャパシタ23容量Cii=1~Nとを備えている。並列接続スイッチ21は、入力端子T1とキャパシタ23の下部電極ボトムプレートとの間に接続される。並列接続スイッチ21は、制御信号Φ1に従って導通状態と非導通状態との間で切り替え可能に構成されているここでは、Φ1=1のとき導通し、Φ1=0のとき非導通状態になるものとして説明する。縦列接続スイッチ22は、キャパシタ回路11i内のキャパシタ23の下部電極と、隣接するキャパシタ回路11i1内のキャパシタ23の上部電極トッププレートとの間に接続される。ただし、N個目のキャパシタ回路11N内の縦列接続スイッチ22は、キャパシタ回路11N内の下部電極と、OPアンプ14の出力端子T2との間に接続されている。以下では、キャパシタ23の2つの電極を上部電極、下部電極と称するが、これは単に説明の便宜のためであり、キャパシタ23の向きを限定する意図ではない。キャパシタ23の一方の電極と他方の電極が水平方向に並んでいる回路又は電極の上下が入れ替わっている回路にも、本実施の形態を適用可能である。また、N/2個目のキャパシタ回路11N/2の縦列接続スイッチ22は、その他端を隣接するキャパシタ回路11N/21にではなく接地端子に接続されている。これにより、縦列接続スイッチ22は、制御信号Φ2に従って導通状態と非導通状態との間で切り替えられるここでは、Φ2=1のとき導通し、Φ2=0のとき非導通状態になるものとして説明する。また、キャパシタ23の上部電極と接地端子固定電圧端子との間には、前述のスイッチ12が接続されている。スイッチ12は、制御信号Φ1に従って導通状態と非導通状態との間で切り替えられる。スイッチ12と並列接続スイッチ21とは、いずれも制御信号Φ1に基づき導通状態となりN個のキャパシタ23を入力端子T1と接地端子GNDとの間に並列に接続する第1スイッチ回路として機能する。なお、接地端子GNDに接続する代わりに、任意の電圧を供給される電圧端子に接続するように変更することも可能である。更に、キャパシタ回路111、及び11N/21のキャパシタ23の上部電極は、制御信号Φ2により導通状態とされるスイッチ13を介してOPアンプ14の入力端子増幅入力端子に接続されている。なお、このスイッチ13は、場合によって省略し、キャパシタ23C1、CN/21とOPアンプ14の入力端子とを短絡することも可能である。スイッチ13と縦列接続スイッチ22は、いずれも制御信号Φ2に基づき導通状態となる。スイッチ13と縦列接続スイッチ22は、N個のキャパシタ23のうちの一部、例えばN/2個のキャパシタ23を、OPアンプ14の入力端子と接地端子GNDとの間に直列に接続すると共に、N個のキャパシタ23のうちの一部、例えば残りのN/2個のキャパシタ23を、OPアンプ14の入力端子と出力端子T2との間に直列接続する第2スイッチ回路として機能する。なお、図1の例では、N個のキャパシタ23のうちの半分のN/2個のキャパシタ23を接地端子とOPアンプの入力端子との間に直列接続し、残りの半分のN/2個をOPアンプ14の入力端子と出力端子T2との間に直列接続している。しかし、両者の数は同一である必要は必ずしもなく、前者が後者よりも多い数でも良いし、逆であってもよい。また、一方の数が単数であってもよい。また、全てのキャパシタ23が同一の容量を有している必要も無い。また、キャパシタ23の上部電極と接地端子GND固定電圧端子との間には、制御信号Φ1に従って導通状態と非導通状態との間で切り替えられるスイッチ12が接続されている。図2は、N=4である場合の等価回路図を示したものである。なお、制御信号Φ1とΦ2は、図3に示すように、排他的なクロック信号であり、一方が1のとき、他方は0である。次に、本実施の形態の演算回路の動作を説明する。ここでは、説明の簡単のため、N=4の場合図2を例にとって説明する。ある時点で制御信号Φ1が1になると、4つのキャパシタ23C1~C4は、図4Aに示すように、入力端子T1入力信号Vinが供給されている端子と接地端子GNDとの間に、下部電極側が入力端子T1側となるように並列接続され、同一の電圧Vinまで充電される。その後、制御信号Φ1が再び0に戻った後、制御信号Φ2は0から1になる。これにより、キャパシタC1~C2は、図4Bに示すように、その下部電極側が接地端子側に向くように、接地端子とOPアンプ14との間に直列接続される。これにより、キャパシタC1~C2は、OPアンプ14の入力端子に電圧2×Vinを与える。一方、キャパシタC3~C4は、図4Bに示すが如く、その下部電極がOPアンプ14の出力端子側を向くように、OPアンプ14の入力端子と出力端子との間に直列接続される。このキャパシタC3~C4は、OPアンプ14の負帰還ループを構成する。このときのOPアンプ14の出力信号は、C1=C2=C3=C4=Cである場合、次式となる。OPアンプ14の増幅率Avが1より遥かに大きい場合Av>>1、Vout≒4Vinとなり、図2の演算回路は、4倍の増幅率となる。図1のようなN個のキャパシタの場合、増幅率はN倍となる。このように、制御信号Φ2が1に切り替わる動作により、入力信号VinがN倍に増幅される。C1=C2=C3=C4=Cであれば、帰還容量Cf=C3C4/C3C4と入力容量CiC1C2/C1C2の比が1となる。従来のスイッチトキャパシタ型負帰還増幅回路では、帰還容量Cfと入力容量Ciの比を大きくすることにより、演算回路の増幅率を増大させることができるが、増幅率を増大させると、代わりに帯域幅が小さくなるという問題があった。しかし、本実施の形態では、キャパシタ23の数Nにより増幅率を決定することができる一方、帰還容量Cfと入力容量Ciとの間の比を変えない限り、帯域幅は一定とすることができる。従って、所望の帯域幅を確保しつつ、所望の増幅率を得ることができる。この図1の演算回路は、一例として図13、図14に示すようなパイプライン型A/D変換器に用いられる演算回路に使用することができる。このパイプライン型A/D変換器の構成を、図13に沿って説明する。このパイプラインA/D変換器は、縦続接続された複数のステージ100、及びデジタル演算部200を備えている。各ステージ100は、外部から入力されたアナログの入力信号Vin、又は前段のステージ100から出力されたアナログの入力信号Vouti-1i=1~3をデジタル信号Doutiに変換してデジタル演算部200に出力する。また、デジタル信号Doutiをアナログ信号に戻した後、このアナログ信号を、入力されたアナログ信号Vin又はVouti-1から減算し、その減算したアナログ信号を所定の増幅率で増幅し、次段のステージ100に供給する。このようにして得られた複数のデジタル信号Dout1~4に基づき、入力信号Vinが数ビットのデジタル信号に変換される。図14は、各ステージ100の構成を示している。各ステージ100は、A/D変換回路101と、D/A変換回路102と、減算器103と、増幅演算回路104とを備えている。この増幅演算回路104として、第1の実施の形態の演算回路を用いることができる。A/D変換回路101は、入力されたアナログ信号Vin又はVouti-1をデジタル信号Diに変換する。このデジタル信号Diは、デジタル演算部200に出力されると共に、D/A変換回路102において再びアナログ信号に戻され、減算器103に入力される。減算器103は、このD/A変換回路102から出力されたアナログ信号を、入力されたアナログ信号Vin又はVouti-1から減算する。増幅演算回路104は、この減算されたアナログ信号を、更に所定の増幅率で増幅して、出力信号Voutiを出力する。図5は、第1の実施の形態の変形例を示す。この変形例は、キャパシタ回路11N/2の縦列接続スイッチ22の他端に、基準電圧Vrefを、デジタル値Dで乗算した値の電圧DVrefが印加されている点で、第1の実施の形態と異なっている。図6は、図5において、N=4とした場合の回路構成を示している。ここでの基準電圧Vrefは、図5の演算回路が、図13、図14に示すようなパイプライン型A/D変換器に用いられる場合において、A/D変換回路101に用いられる参照電圧である。また、デジタル値Dは、A/D変換回路101から出力されるデジタル信号Diである。縦列接続スイッチ22の他端に、このような電圧DVrefが印加されることにより、この電圧DVrefが減算された信号が図5の演算回路により増幅される。デジタル信号Dは、各ステージ100のA/D変換回路101において、何ビットのデジタル信号が生成されるかによって異なる。図15は、各ステージ100のA/D変換回路101において、2ビットのデジタル信号を出力するA/D変換が実行される場合2bit/stageにおける、各ステージ100の伝達特性を示している。また、図16は、各ステージ100のA/D変換回路101が2.5ビット/ステージ構成を採用する場合の伝達特性を示している。2.5ビット/ステージとは、3ビットのデジタル信号8値が生成されるが、そのうちの一部が誤り訂正信号として用いられる方式である。図16の例では、8値の信号のうちの7つがデジタル信号として用いられる例を示している。この図5の演算回路の出力電圧Voutは、N=4の場合において、アンプの増幅率をAvとすると、次のような値となる。増幅率Avが1よりも遥かに大きい値である場合には、出力電圧Vout≒4Vin-DVrefと表すことができ、OPアンプ14の増幅率の変動に拘わらず、キャパシタ23の数Nに応じて、任意の増幅率を得ることができる。しかも、帰還容量Cfと入力容量Ciの比率が変らない限りは、帯域幅も一定にすることができる。すなわち、帯域幅を一定にしつつ、キャパシタ23の数Nに応じて、任意の増幅率を設定することができる。[第2の実施の形態]図7A、図7B、図8は、第2の実施の形態による演算回路の構成を示す等価回路図である。図7Aは、第1の実施の形態と同様に、N個のキャパシタ回路111~Nを有する場合の回路構成を示しており、図7Bは図7Aの変形例を示している。また、図8はN=4の場合の回路構成を示している。なお、図1、図2と同一の構成要素については、図7A、図7B、及び図8で同一の符号を付し、以下ではその詳細な説明は省略する。図7Aに示すように、第2の実施の形態による演算回路は、第1の実施の形態の構成に加え、キャパシタ31、及びスイッチ12’、13’を備えている。キャパシタ31は、その容量が可変の可変容量キャパシタである。キャパシタ31の上部電極は、スイッチ13を介して、OPアンプ14の入力端子に接続可能に構成されている。また、キャパシタ31の下部電極は、制御信号Φ1により制御されるスイッチ12’を介して接地端子に接続されるともに、制御信号Φ2により制御されるスイッチ13’を介して参照電圧Vrefを供給する端子に接続可能にされている。可変容量キャパシタ31を用いる代わりに、図7Bに示すように、容量の異なる複数個、例えば2個のキャパシタ31A容量CA、31B容量CBを設け、スイッチ12A、12B、13A、13Bを選択的に導通させることにより、可変容量を得るようにしてもよい。図8は、図7の回路において、N=4とした場合の回路構成を示している。ただし、キャパシタ31は固定の容量を有するキャパシタである。ただし、キャパシタ回路112のキャパシタ23の一端に入力される信号は、参照電圧Vrefに変数Di1を乗算した電圧値を有しており、また、キャパシタ31に入力される信号は、参照電圧Vrefに変数Di2を乗算した電圧値を有している。変数Di1、Di2は、例えば演算回路が2ビット/ステージのパイプラインA/D変換器に用いられる場合の、出力信号Dの値図15によって定まる。この場合、制御信号Φ2が1で且つ出力信号D=2又は3の場合に変数Di1はDi1=1となり、それ以外ではDi1=0である。また、制御信号Φ2が1で且つ出力信号D=2又は3の場合に変数Di1はDi2=1となり、それ以外ではDi2=0である。この図8の演算回路の動作を図9A及び図9Bを参照して説明する。制御信号Φ1=1のとき、4個のキャパシタ23C1~C4は、並列接続スイッチ21及びスイッチ12が導通することにより、図9Aに示すように、入力端子T1と接地端子との間に並列接続される。その後、制御信号Φ2=1となると、図9Bに示すように、4個のキャパシタ23C1~C4は、第1の実施の形態図4Bと同様に接続される一方、キャパシタ31も、その一端上部電極がOPアンプ14の入力端子に接続され、他端下部電極は前述の信号Di2Vrefを供給される。なお、キャパシタ23容量C2の一端には、信号Di1Vrefが供給される。ここで、5つのキャパシタ23、31の容量C1、C2,C3、C4、C5の容量が全てCであるときC1=C2=C3=C4=C5=C、出力電圧は、アンプの増幅率をAvとすると、次にようになる。増幅率Avが1よりも遥かに大きい値である場合には、出力電圧Vout≒4Vin-Di2Vref-Di1Vrefと表すことができる。OPアンプ14の増幅率の変動に拘わらず、キャパシタ23の数Nに応じて、任意の増幅率を得ることができる。上記の数3から分かるように、キャパシタ31を設けたことにより、出力電圧Voutを、参照電圧Vrefに変数Di2×2を乗算した値を減算した値とすることができる。すなわち、キャパシタ31は、参照電圧Vrefに変数を掛けた値を減算した信号とする参照電圧減算回路として機能する。[第3の実施の形態]図10は、第3の実施の形態による演算回路の構成を示す等価回路図である。第2の実施の形態と同一の構成については、図10において図7Aと同一の符号を付しているので、以下ではその詳細な説明は省略する。この実施の形態の演算回路は、キャパシタ回路11の構成に関しては、第2の実施の形態図7Aと略同様である。ただし、この実施の形態では、キャパシタ31に代えて、キャパシタ回路411~41Mを備えている。このキャパシタ回路411~41Mの組からなるキャパシタ回路群がL個例えば、L<M設けられている。これらのキャパシタ回路411~Mは、キャパシタ31と同様に参照電圧減算回路として機能する。キャパシタ回路41jj=1~Mは、それぞれ並列接続スイッチ51と、縦列接続スイッチ52と、キャパシタ53容量Cj’j=1~mとを備えている。また、各キャパシタ回路41jは、それぞれ接地端子との間にスイッチ12’を接続されている。並列接続スイッチ51は、スイッチ12’と共に制御信号Φ1=1により導通状態となり、複数のキャパシタ53を接地端子と参照電圧Vrefの端子との間に並列接続する。また、縦列接続スイッチ52は、制御信号Φ2に従って導通状態と非導通状態との間で切り替え可能に構成されているここでは、Φ2=1のとき導通し、Φ2=0のとき非導通状態になるものとして説明する。縦列接続スイッチ52は、キャパシタ回路41j内のキャパシタ23の下部電極と、隣接するキャパシタ回路11j1内のキャパシタ23の上部電極トッププレートとの間に接続される。ただし、M個目のキャパシタ回路11M内の縦列接続スイッチ52は、接地端子に接続されている。なお、このようなこのキャパシタ回路411~41Mからなるキャパシタ回路群は、L組設けられている。L組のキャパシタ回路群1~Lのうち、m番目m=1~Lのキャパシタ回路群は、M個のキャパシタ回路411~MのうちのM-m個のキャパシタ回路41が参照電圧Vrefを一端に供給され、残りは接地電圧を両端に供給されている。このようなL個のキャパシタ回路群1~Lのうちの任意の回路群をスイッチ42で選択することにより、出力電圧Voutからの減算量を任意に設定することができる。[第4の実施の形態]図11は、第4の実施の形態による演算回路の構成を示す等価回路図である。第2の実施の形態と同一の構成については、図11において図8と同一の符号を付しているので、以下ではその詳細な説明は省略する。この実施の形態は、キャパシタ回路111~4の構成は、第2の実施の形態図8と略同一である。ただし、キャパシタ回路112の縦列接続スイッチ22の他端は接地されている。なお、この図11ではキャパシタ回路11の数Nが4個である例を示しているが、図7のように、数Nは求められる増幅率に応じて任意の数として良い事は言うまでもない。この第4の実施の形態は、参照電圧減算回路として機能するキャパシタ回路411~41nを備えている点で、第3の実施の形態と近似している。この実施の形態では、キャパシタ回路412~4が、並列接続スイッチ51を介して参照電圧Vrefを与えられる。そして、キャパシタ回路412~4内のキャパシタ53は、制御信号Φ1=1によって並列接続スイッチ51及びスイッチ12’が導通することにより、図12Aに示す如く、参照電圧Vrefを与える端子と接地端子との間に並列接続される。一方、キャパシタ回路411内のキャパシタ53は、制御信号Φ1=1によって並列接続スイッチ51及びスイッチ12’が導通することにより、図12Aに示す如く、両端を接地端子に接続される。その後、制御信号Φ2=1になると、並列接続スイッチ22、52が導通状態とされる。これにより、キャパシタ回路111~4内のキャパシタ23は、図12Bに示すように前述の実施の形態と同様に接続される。一方、キャパシタ回路413、4内の2つのキャパシタ53C3、C4は、OPアンプ14の入力端子と接地端子との間に、スイッチ13Bを介して直列接続される。また、キャパシタ回路411、2内の2つのキャパシタ53C1、C2は、OPアンプ14の入力端子と接地端子との間に、スイッチ13Aを介して直列接続される。スイッチ13A、スイッチ13Bは、上述した変数Di1、Di2に合わせて導通状態と非導通状態との間で切り替わるように構成されている。制御信号Φ2が1で且つ出力信号D=1又は3の場合に変数Di1はDi1=1となり、スイッチ13Aは導通する。それ以外ではDi1=0となり、スイッチ13Aは非導通状態となる。また、制御信号Φ2が1で且つ出力信号D=2又は3の場合に変数Di2はDi2=1となり、スイッチ13Bが導通する。それ以外ではDi2=0であり、スイッチ13Bは非導通状態となる。この実施の形態によれば、参照電圧Vrefは1種類でよく、参照電圧発生回路の回路面積を縮小することが可能になる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"