半導体基板と、前記半導体基板上に設けられたトランジスタとを備え、前記トランジスタは、前記トランジスタのゲートとして機能する導電層と、前記導電層の側面に接するゲート絶縁層と、前記導電層と共に前記ゲート絶縁層を一方の側面で挟み、前記半導体基板に対して垂直方向に延び、前記トランジスタのボディとして機能する半導体層と、前記半導体層の他方の側面に接する酸化層とを備え、前記半導体層は、シリコンゲルマニウムにて構成され、前記酸化層は、酸化シリコンにて構成されることを特徴とする不揮発性半導体記憶装置。前記半導体層中のゲルマニウムの濃度は30以上であることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記導電層は、前記ゲート絶縁層を介して前記半導体層を取り囲み、前記酸化層は、中空を有し、前記トランジスタは、前記中空を埋める内部絶縁層を更に備えることを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。前記半導体層中のゲルマニウムの濃度は、前記酸化層側から前記ゲート絶縁層側へ向かうにしたがって次第に大きくなることを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。トランジスタのゲートとして機能する導電層を形成し、前記導電層を貫通するホールを形成し、前記ホールの側面にゲート絶縁層を形成し、前記ゲート絶縁層の側面に前記トランジスタのボディとして機能し且つシリコンゲルマニウムから構成される半導体層をLPCVD法で形成し、熱を加えて前記半導体層に含まれるシリコンを酸化させる熱酸化処理により、前記半導体層の側面に酸化シリコンから構成される酸化層を形成すると共に、前記半導体層に含まれるゲルマニウムの濃度を濃縮させることを特徴とする不揮発性半導体記憶装置の製造方法。前記熱酸化処理時、前記半導体層の温度を時間経過に伴い低下させることを特徴とする請求項5記載の不揮発性半導体記憶装置の製造方法。本実施の形態は、チャネル移動度を向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。一態様に係る不揮発性半導体記憶装置は、半導体基板、半導体基板上に設けられたトランジスタを有する。トランジスタは、導電層、ゲート絶縁層、半導体層、及び酸化層を有する。導電層は、トランジスタのゲートとして機能する。ゲート絶縁層は、導電層の側面に接する。半導体層は、導電層と共にゲート絶縁層を一方の側面で挟み、半導体基板に対して垂直方向に延び、トランジスタのボディとして機能する。酸化層は、半導体層の他方の側面に接する。半導体層は、シリコンゲルマニウムにて構成される。酸化層は、酸化シリコンにて構成される。以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][概略構成]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイMA、及び周辺回路CCを備える。周辺回路CCは、例えばメモリセルアレイMAに含まれるメモリトランジスタに対して印加する電圧を制御する。メモリセルアレイMAは、図1に示すように、m個のメモリブロックMB1、...MBmを含む。なお、以下において、全てのメモリブロックMB1mを総称する場合には、メモリブロックMBと記載する場合もある。各メモリブロックMBは、それぞれn行2列のマトリクス状に配列されたメモリユニットMU1、1~MU2、nを有する。n行2列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットMU1、1~2、nを区別することなく、単にメモリユニットMUと記載する場合もある。メモリユニットMU1、1~2、nの一端は、ビット線BL1~nに接続され、メモリユニットMU1、1~2、nの他端は、ソース線SLに接続される。ビット線BL1~nは、ロウ方向に所定ピッチをもって、複数のメモリブロックMBを跨ぐようにカラム方向に延びる。以下では、全てのビット線BL1BLnを総称する場合には、ビット線BLと記載する場合もある。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1~8メモリセル、及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~4、MTr5~8は、各々、直列接続される。バックゲートトランジスタBTrは、メモリトランジスタMTr4とメモリトランジスタMTr5との間に接続される。なお、後述する図2に示すように、メモリトランジスタMTr1~8は、ロウ方向、カラム方向、及び積層方向半導体基板に対して垂直方向に3次元的に配列される。メモリトランジスタMTr1~8は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~mにおいて、n行2列のマトリクス状に配列されたメモリトランジスタMTr1~8のゲートには、各々、ワード線WL1~8が共通に接続される。n行2列のバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通に接続される。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSのソースに接続される。ソース側選択トランジスタSSTrのソースはソース線SLに接続される。各メモリブロックMBにおいてロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートには、1本のソース側選択ゲート線SGS1又はSGS2が共通に接続される。なお、以下では、ソース側選択ゲート線SGS1、2を区別せず総称してソース側選択ゲート線SGSと称することもある。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSのドレインに接続される。ドレイン側選択トランジスタSDTrのドレインは、ビット線BLに接続される。各メモリブロックMBにおいてロウ方向に一列に並ぶn個のドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD1又はSGD2が共通に接続される。なお、以下では、ドレイン側選択ゲート線SGD1、2を区別せず総称してドレイン側選択ゲート線SGDと称することもある。[積層構造]1つのメモリブロックMBは、図2及び図3に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図2及び図3に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に板状に広がる。バックゲート導電層31は、例えば、ポリシリコンpoly-Siにて構成される。バックゲート層30は、図3に示すように、メモリゲート絶縁層32、半導体層33、及び酸化層34を有する。半導体層33は、バックゲートトランジスタBTrのボディチャネルとして機能する。メモリゲート絶縁層32は、バックゲート導電層31の側面に接する。半導体層33は、バックゲート導電層31と共にメモリゲート絶縁層32を一方の側面で挟む。半導体層33は、バックゲートトランジスタBTrのボディチャネルとして機能する。半導体層33は、中空Agを有する。半導体層33は、バックゲート導電層31を掘り込むように形成される。半導体層33は、上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層33は、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。半導体層33は、シリコンゲルマニウムSiGeにて構成される。半導体層33中のゲルマニウムの濃度は30以上であり、より好ましくは70以上である。酸化層34の一方の側面は、半導体層33の他方の側面に接する。酸化層34は、中空Agを有する。酸化層34は、後述する製造工程で示すように、半導体層33メモリ半導体層44Aに含まれるシリコンを酸化させて形成される。すなわち、酸化層34は、酸化シリコンSiO2にて構成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層32を介して半導体層33の側面及び下面を取り囲む。メモリ層40は、図2及び図3に示すように、バックゲート層30の上層に形成される。メモリ層40は、4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。同様に、ワード線導電層41b~41dは、各々、ワード線WL1~3、及びメモリトランジスタMTr1~3のゲートとして機能する。また、ワード線導電層41b~41dは、各々、ワード線WL6~8、及びメモリトランジスタMTr6~8のゲートとしても機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層42を挟んで積層される。ワード線導電層41a~41dは、カラム方向にピッチをもってロウ方向図3の紙面垂直方向を長手方向として延びる。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siにて構成される。メモリ層40は、図3に示すように、メモリゲート絶縁層43、柱状半導体層44、及び酸化層45を有する。柱状半導体層44は、メモリトランジスタMTr1~8のボディチャネルとして機能する。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面に接する。メモリゲート絶縁層43は、上述したメモリゲート絶縁層32と連続して一体に形成される。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面側から柱状半導体層44側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成される。ブロック絶縁層43aは、ワード線導電層41a~41dの側壁に所定の厚みをもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2にて構成される。電荷蓄積層43bは、窒化シリコンSiNにて構成される。柱状半導体層44の一方の側面は、ワード線導電層41a~41dと共にメモリゲート絶縁層43を挟む。柱状半導体層44は、中空Agを有する。柱状半導体層44は、ワード線導電層41a~41d、及び層間絶縁層45を貫通する。柱状半導体層44は、半導体基板20に対して垂直方向に延びる。一対の柱状半導体層44は、上述した半導体層33と連続的に一体形成されている。一対の柱状半導体層44は、半導体層33のカラム方向の端部近傍に整合する。柱状半導体層44は、シリコンゲルマニウムSiGeにて構成される。柱状半導体層44中のゲルマニウムの濃度は30以上であり、より好ましくは70以上である。酸化層45の一方の側面は、柱状半導体層44の他方の側面に接する。酸化層45は、中空Agを有する。酸化層45は、上述した酸化層34と連続して一体に形成される。酸化層45は、後述する製造工程で示すように、柱状半導体層44メモリ半導体層44Aに含まれるシリコンを酸化させて形成される。すなわち、酸化層45は、酸化シリコンSiO2にて構成される。上記バックゲート層30、及びメモリ層40において、一対の柱状半導体層44、及びその下端を連結する半導体層33は、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44Aを構成する。メモリ半導体層44Aは、ロウ方向からみてU字状に形成される。上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44の側面を取り囲む。選択トランジスタ層50は、図2及び図3に示すように、ソース側導電層51a、及びドレイン側導電層51bを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層51aは、メモリ半導体層44Aを構成する一方の柱状半導体層44の上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44Aを構成する他方の柱状半導体層44の上層に形成される。複数のソース側導電層51a、及びドレイン側導電層51bは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siにて構成される。選択トランジスタ層50は、図3に示すように、ソース側ゲート絶縁層52a、ソース側柱状半導体層53a、酸化層54a、ドレイン側ゲート絶縁層52b、ドレイン側柱状半導体層53b、及び酸化層54bを有する。ソース側柱状半導体層53aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層53bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層52aは、ソース側導電層51aの側面に接する。ソース側ゲート絶縁層52aは、例えば、酸化シリコンSiO2にて構成される。ソース側柱状半導体層53aは、ソース側導電層51aと共にソース側ゲート絶縁層52aを挟む。ソース側柱状半導体層53aは、ソース側導電層51aを貫通する。ソース側柱状半導体層53aは、一対の柱状半導体層44の一方の上面に接続され、半導体基板20に対して垂直方向に延びる柱状に形成される。また、ソース側柱状半導体層53aは、中空Agを有する。ソース側柱状半導体層53aは、シリコンゲルマニウムSiGeにて構成される。ソース側柱状半導体層53a中のゲルマニウムの濃度は30以上であり、より好ましくは70以上である。酸化層54aの一方の側面は、ソース側柱状半導体層53aの他方の側面に接する。酸化層54aは、中空Agを有する。酸化層54aは、ソース側柱状半導体層53aに含まれるシリコンを酸化させて形成される。すなわち、酸化層54aは、酸化シリコンSiO2にて構成される。ドレイン側ゲート絶縁層52bは、ドレイン側導電層51bの側面に接する。ドレイン側ゲート絶縁層52bは、例えば、酸化シリコンSiO2にて構成される。ドレイン側柱状半導体層53bは、ドレイン側導電層51bと共にドレイン側ゲート絶縁層52bを挟む。ドレイン側柱状半導体層53bは、ドレイン側導電層51bを貫通する。ドレイン側柱状半導体層53bは、一対の柱状半導体層44の一方の上面に接続され、半導体基板20に対して垂直方向に延びる柱状に形成される。また、ドレイン側柱状半導体層53bは、中空Agを有する。ドレイン側柱状半導体層53bは、シリコンゲルマニウムSiGeにて構成される。ドレイン側柱状半導体層53b中のゲルマニウムの濃度は30以上であり、より好ましくは70以上である。酸化層54bの一方の側面は、ドレイン側柱状半導体層53bの他方の側面に接する。酸化層54bは、中空Agを有する。酸化層54bは、ドレイン側柱状半導体層53bに含まれるシリコンを酸化させて形成される。すなわち、酸化層54bは、酸化シリコンSiO2にて構成される。上記選択トランジスタ層50の構成を換言すると、ソース側導電層51aは、ソース側ゲート絶縁層52aを介してソース側柱状半導体層53aの側面を取り囲む。ドレイン側導電層51bは、ドレイン側ゲート絶縁層52bを介してドレイン側柱状半導体層53bの側面を取り囲む。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層53aの上面に接し、ロウ方向に延びる。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層53bの上面に接し、カラム方向に延びる。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属にて構成される。以上、第1の実施の形態において、メモリトランジスタMTrのボディは、シリコンゲルマニウムを材料とするメモリ柱状半導体層44Aにて構成される。よって、メモリトランジスタMTrのボディをポリシリコンアモルファスシリコンで構成する場合と比較して、第1の実施の形態は、チャネル移動度を向上させることができる。また、第1の実施の形態において、ソース側選択トランジスタSSTrのボディは、シリコンゲルマニウムを材料とするソース側柱状半導体層層53aにて構成される。よって、ソース側選択トランジスタSSTrのボディをポリシリコンアモルファスシリコンで構成する場合と比較して、第1の実施の形態は、チャネル移動度を向上させることができる。また、第1の実施の形態において、ドレイン側選択トランジスタSDTrのボディは、シリコンゲルマニウムを材料とするソース側柱状半導体層層53bにて構成される。よって、ドレイン側選択トランジスタSDTrのボディをポリシリコンアモルファスシリコンで構成する場合と比較して、第1の実施の形態は、チャネル移動度を向上させることができる。[メモリ半導体層44A、及び酸化層45の製造方法]次に、図4を参照して、メモリ半導体層44A、及び酸化層45の製造方法について説明する。図4aに示すように、先ず、メモリゲート絶縁層43の側面に、シリコンゲルマニウム層71SiGeをLPCVD処理により形成する。シリコンゲルマニウム層71の平坦性を維持するため、シリコンゲルマニウム層71中のゲルマニウムの濃度は30未満とする。例えば、シリコンゲルマニウム層71の厚みは10nmとされる。図4aのシリコンゲルマニウム層71の形成工程は、シリコンを堆積させる第1工程、そのシリコン上にシリコンゲルマニウムを堆積させる第2工程からなる。第1工程は、410°C、160Torr、H2/Si2H6=20/0.05slmの条件で実行される。第2工程は、410°C、160Torr、H2/Si2H6/GeH4=20/0.05/0.006slmの条件で実行される。次に、図4bに示すように、熱酸化処理により、熱を加えてシリコンゲルマニウム層71に含まれるシリコンのみを酸化させ、酸化層45SiO2が形成される。これに伴い、シリコンゲルマニウム層71中のゲルマニウムは濃縮され、メモリ半導体層44A30以上のゲルマニウムの濃度が形成される。熱酸化処理の温度は、シリコンのみを選択的に酸化できる温度とする。例えば、5nmの厚みだけシリコンゲルマニウム層71を酸化させ、11.4nmの厚みを持つ酸化層45が形成される。図4bの熱酸化処理は、1035~1085°C、760Torr、O2=5slmの条件で実行される。また、熱酸化処理の温度は、時間経過と共に低下させてもよい。これにより、シリコンゲルマニウム層71の温度は時間経過に伴い低下し、シリコンゲルマニウム結晶内の欠陥の数を少なくすることができる。図4bに続いて、シリコンゲルマニウムの融点以上の温度でアニールし、メモリ半導体層44Aシリコンゲルマニウムを溶融固化させてもよい。これにより、シリコンゲルマニウム又はゲルマニウムを大粒径化させることができる。ここで、上記のシリコンゲルマニウムの融点以上の温度とは、図5に示すシリコンゲルマニウムの固相-液相平衡の相図において、固相線より上の温度である。例えば、ゲルマニウムの濃度が50であれば、シリコンゲルマニウムの融点以上の温度は、1100°C以上となる。ここで、本実施の形態の製造方法以外に、スパッタ法でシリコンゲルマニウムを堆積する製造方法も考えられる。しかしながら、この製造方法では、積層方向に延びるシリコンゲルマニウムを形成することは困難である。また、高濃度のシリコンゲルマニウム30以上のゲルマニウムの濃度をLPCVD法により堆積させ、熱酸化処理を実行しない製造方法も考えられる。しかしながら、この製造方法では、シリコンゲルマニウムの表面荒れが大きくなる。このような問題に対して、第1の実施の形態は、上記図4に示す工程により、積層方向に延びるメモリ半導体層44Aを形成することができる。そして、第1の実施の形態は、表面荒れを抑制して膜厚を均一にてして、高濃度のシリコンゲルマニウムでメモリ半導体層44Aを形成することができる。メモリ半導体層44Aは、30以上、より好ましくは70のゲルマニウムの濃度を有するように形成されることで、更に高い効果を有する。また、本実施の形態において、図4に示す製造工程は、ソース側柱状半導体層53a、及びドレイン側柱状半導体層53bの形成にも適用される。図6は、本実施の形態に係る製造工程を実行した場合におけるゲルマニウムの濃度の深さ方向の分布を示す図である。図6に示す一例において、シリコンゲルマニウム層71は、30のゲルマニウムの濃度を有し、約18nmの厚さで形成される分布A。なお、図6におけるシリコンゲルマニウム層71を形成する条件は、図4aにおいて説明した条件と同じとする。上記シリコンゲルマニウム層71に対し熱酸化処理を実行し、そのシリコンゲルマニウム層71を酸化させる量を調整することにより、図6に示すように、ゲルマニウムの濃度は、分布Aから、分布B又は分布Cに変化する。分布Bは、分布Cよりもシリコンゲルマニウムを酸化させる量を大きくしたものである。分布Bでは、酸化層45SiO2の厚さは4nmとなり、メモリ半導体層44ASiGe中のゲルマニウムの濃度は45となる。分布Cでは、酸化層45SiO2の厚さは8nmとなり、メモリ半導体層44ASiGe中のゲルマニウムの濃度は67となる。ゲルマニウムの濃度は、図6の分布Bに示すように、深さ5nm近傍から深くなるにしたがって次第に増加し、深さ10nm近傍でピークを持つ。そして、ゲルマニウムの濃度は、ピークから深くなるにしたがって次第に低下し、深さ17nm近傍で0となる。すなわち、メモリ半導体層44A中のゲルマニウムの濃度は、酸化層45側からメモリゲートゲート絶縁層43側へと向かうにしたがって次第に増加し、ピークを持つ。そして、メモリ半導体層44A中のゲルマニウムの濃度は、ピークからメモリゲート絶縁層43側へと向かうにしたがって次第に低下する。なお、図6の分布Bにおいて、表面から深さ5nmまでの領域には主に酸化シリコンSiO2が存在し、深さ17nmより深い領域には主にシリコンSiが存在する。図6における熱酸化処理の条件は、図4bにおいて説明した条件と同じとする。次に、図7を参照して、本実施の形態と比較例との製造方法を比較する。比較例の製造方法においては、高濃度のシリコンゲルマニウム30以上のゲルマニウムの濃度をLPCVD法により堆積させ、熱酸化処理を実行せず、メモリ半導体層44Aを形成する。比較例の製造方法は、シリコンを堆積させる第1工程、そのシリコン上にゲルマニウムを堆積させる第2工程からなる。比較例に係る第1工程は、410°C、160Torr、H2/Si2H6=20/0.05smlの条件で実行される。第2工程は、300°C、160Torr、H2/GeH4=6/0.01smlの条件で実行される。図7の黒丸は、断面画像に基づき測定したメモリ半導体層44Aシリコンゲルマニウムの膜厚を示す。図7の白四角は、測定した膜厚の最大値と最小値との差を示す。図7に示すように、第1の実施の形態の製造方法によれば、比較例よりもメモリ半導体層44Aシリコンゲルマニウムの膜厚を均一にすることができる。[不揮発性半導体記憶装置の製造方法]次に、図8~図16を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。先ず、図8に示すように、半導体基板20上に、CVD等によって絶縁層31a、及びバックゲート導電層31を堆積させる。続いて、図9に示すように、バックゲート導電層31をエッチングし、バックゲートホールH1を形成する。バックゲートホールH1は、カラム方向及びロウ方向にマトリクス状に形成する。バックゲートホールH1は、上方からみてカラム方向を長手方向とする矩形状とする。次に、図10に示すように、バックゲートホールH1を埋めるように犠牲層81を形成する。続いて、図11に示すように、絶縁層42を介してワード線導電層41a~41dを堆積させ、それらを所定パターンに加工する。次に、図12に示すように、絶縁層42、及びワード線導電層41a~41dをエッチングし、それらを貫通するメモリホールH2を形成する。メモリホールH2は、犠牲層81のカラム方向の両端に整合する位置に形成する。続いて、図13に示すように、例えばウェットエッチングにより、メモリホールH2を介して犠牲層81を選択的に除去する。次に、図14に示すように、CVDによってバックゲートホールH1及びメモリホールH2の側面にメモリゲート絶縁層32、43を形成する。続いて、図15に示すように、上記図4aと同様の工程によりメモリゲート絶縁層32、43の側面にシリコンゲルマニウム層71を形成する。次に、図16に示すように、上記図4bと同様の工程によりシリコンゲルマニウム層71を酸化させ、メモリ半導体層44A、及び酸化層34、45を形成する。以上図8~図16に示す工程により、バックゲート層30、及びメモリ層40が形成される。そして、図16に示す工程の後、メモリ層40の上に、選択トランジスタ層50及び配線層60を形成することにより、第1の実施の形態に係る不揮発性半導体記憶装置が製造される。[第2の実施の形態]次に、図17を参照して、第2の実施の形態に係る不揮発性半導体記憶装置を説明する。なお、第2の実施の形態において、第1の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。図17に示すように、第2の実施の形態は、第1の実施の形態の中空Agを埋める内部絶縁層46を有し、この点で第1の実施の形態と異なる。内部絶縁層46は、例えば、酸化シリコンSiO2にて構成される。このような構成であっても、第2の実施の形態は、第1の実施の形態と同様の効果を奏する。[その他]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態において、ワード線導電層41a~41dは、メモリゲート絶縁層を介してメモリ半導体層44Aを取り囲む。しかしながら、図18に示すように、ワード線導電層41a~41dは、そのカラム方向の端部でメモリゲート絶縁層図示略を介してメモリ半導体層44Aに接するものであってもよい。すなわち、積層方向に延び且つトランジスタのチャネルとして機能する半導体層を有する構成であれば、上記実施の形態は適用できる。