"半導体基板に形成されたライン状に延在する複数の活性領域と、前記活性領域同士を区画するSTI構造を有する素子分離領域と、前記活性領域内を複数の素子領域に区画するために、前記活性領域と交差するように前記半導体基板に設けられた第1素子分離用トレンチと、隣接する前記第1素子分離用トレンチ間に設けられ、前記第1素子分離用トレンチの深さよりも浅く形成されたゲートトレンチと、前記第1素子分離用トレンチ内に成膜された絶縁膜と、前記ゲートトレンチ内に成膜されたゲート絶縁膜と、前記第1素子分離用トレンチおよび前記ゲートトレンチのそれぞれの両側の前記活性領域に形成された不純物拡散領域と、前記絶縁膜を介して、前記第1素子分離用トレンチに埋め込まれた素子分離用電極と、前記ゲート絶縁膜を介して、前記ゲートトレンチに埋め込まれたゲート電極と、を具備してなり、前記素子分離用電極の底部に成膜されている前記絶縁膜の膜厚が、前記ゲート電極の底部に成膜されている前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。隣接する前記第1素子分離用トレンチ間には、2つの前記ゲートトレンチが設けられており、2つの前記ゲートトレンチそれぞれに埋め込まれた前記ゲート電極の間に形成された前記不純物拡散領域はビット線に接続されるとともに、前記素子分離用電極と前記ゲート電極との間に形成された前記不純物拡散領域は容量側コンタクトプラグを介してキャパシタ素子に接続されていることを特徴とする請求項1に記載の半導体装置。前記ビット線に接続される前記不純物拡散領域の不純物濃度が、前記容量側コンタクトプラグに接続される前記不純物拡散領域の不純物濃度よりも高くなるよう調整されていることを特徴とする請求項1または請求項2に記載の半導体装置。前記素子分離用電極及び前記ゲート電極が、上部電極と下部電極からなる積層構造とされており、さらに、上部電極と下部電極はそれぞれ、仕事関数が異なる材料からなることを特徴とする請求項1乃至請求項3のいずれか一項に記載の半導体装置。前記上部電極の仕事関数が4.1~4.4eVの範囲であり、前記下部電極の仕事関数が4.4超5.3eV以下の範囲であることを特徴とする請求項4に記載の半導体装置。前記上部電極を構成する材料が、Nポリシリコン、アルミニウム、導電性カーボンの何れかであり、前記下部電極を構成する材料が、窒化チタンとタングステンとの積層膜またはNポリシリコンであり、且つ、前記上部電極を構成する材料が、前記下部電極を構成する材料よりも仕事関数が低い組み合わせで構成されることを特徴とする請求項4に記載の半導体装置。半導体基板に埋込み絶縁体を埋設して素子分離領域を形成することにより、活性領域をライン状に区画し、前記活性領域内に第1素子分離用トレンチを形成することにより、前記活性領域を複数の素子領域に区画する第一の工程と、前記第1素子分離用トレンチ内に絶縁膜を形成する第二の工程と、前記活性領域に、不純物拡散領域を形成する第三の工程と、隣接する前記第1素子分離用トレンチの間に、前記第1素子分離用トレンチよりも浅い深さを有するゲートトレンチを2つ形成するとともに、前記絶縁膜の一部を除去することにより前記第1素子分離用トレンチの底部に前記絶縁膜が残存する第2素子分離用トレンチを形成する第四の工程と、前記ゲートトレンチと前記第2素子分離用トレンチの内面に熱酸化膜を成膜してから、前記ゲートトレンチ及び前記第2素子分離用トレンチ内にゲート電極及び素子分離用電極をそれぞれ形成する第五の工程と、を具備することを特徴とする半導体装置の製造方法。前記第四の工程において、前記ゲートトレンチと前記第2素子分離用トレンチを同時に形成することを特徴とする請求項7に記載の半導体装置の製造方法。前記第五の工程において、前記ゲート電極及び前記素子分離用電極は、仕事関数がそれぞれ異なる上部電極と下部電極を順次積層することにより形成することを特徴とする請求項7または請求項8に記載の半導体装置の製造方法。前記上部電極として用いる材料の仕事関数が4.1~4.4eVの範囲であり、前記下部電極として用いる材料の仕事関数が4.4超5.3eV以下の範囲であることを特徴とする請求項9に記載の半導体装置の製造方法。前記上部電極として用いる材料が、Nポリシリコン、アルミニウム、導電性カーボンの何れかであり、前記下部電極として用いる材料が、窒化チタン/タングステン積層膜またはNポリシリコンであり、且つ、前記上部電極の材料が、前記下部電極の材料よりも仕事関数が低い組み合わせで構成することを特徴とする請求項9に記載の半導体装置の製造方法。前記第五の工程の後において、前記不純物拡散領域のうち、前記ゲート電極間に形成されている前記不純物拡散領域にさらに高濃度の不純物を導入し、この高濃度の不純物を導入した方の前記不純物拡散領域上に、ビット線を形成するとともに、高濃度の不純物を導入していない方の前記不純物拡散領域上に、容量側コンタクトプラグを形成することを特徴とする請求項7乃至請求項11のいずれか一項に記載の半導体装置の製造方法。以下、従来の構成の埋め込みゲート型のセルトランジスタを備えるDRAM半導体装置について、図28A及び図28Bを参照しながら説明する。図28Aは埋め込みゲート型のセルトランジスタを備えた従来のDRAMセルの平面図である。図28Bは図28Aにおける線分A-A’による断面図である。図28Aに示す例のように、DRAMに備えられる埋め込みゲート型のセルトランジスタは、n型のトランジスタとして構成され、ライン状にパターニングされた活性領域201と、同様にライン状の埋め込みゲート電極パターン202と素子分離用の埋め込みゲート電極パターン203が形成されている。隣接するトランジスタとの素子分離は、STI構造を用いるのが一般的であるが、図28Aに示す半導体装置では、縦方向図28AにおけるY方向の素子間はSTI領域204によって分離され、横方向図28AにおけるX方向に隣接する素子間は埋め込み型のゲート電極によって電気的に分離される。ここで、トランジスタの埋め込みゲート電極パターン202と素子分離用の埋め込みゲート電極パターン203は、同時形成が可能であることから公知のダブルパターニング技術が適用でき、さらなる微細化に好適な構造であることが知られている。なお、このような構造はフィールドシールド構造と呼ばれる。また、図28Bに示すように、窒化チタンとタングステンとの積層膜で構成されるゲート電極254、及び、隣接するセルトランジスタとの分離用である素子分離用ゲート電極255は、p型シリコン基板251の表面よりも深い位置に埋め込まれた構造とされている。なお、詳細な図示を省略するが、容量コンタクトプラグ258はDRAMの容量キャパシタに、また、ビット線側コンタクトプラグ259はビット線に接続されている。また、詳細な図示を省略するが、ゲート電極254及び素子分離用ゲート電極255のそれぞれの両側には不純物拡散領域が形成されており、この不純物拡散領域は容量コンタクトプラグ258およびビット線にそれぞれ接続されている。上述のように、高集積化が求められるDRAMのセルトランジスタではあるが、高集積化と同時に、セル容量への電荷の書き込み読み出しに十分な電流駆動能力を確保することも必要となる。さらに、セル容量に書き込まれた電荷を保持するために、接合リーク電流を低く抑えることも必要となる。図29に、セル容量に電荷を保持している状態のトランジスタの模式図を示す。図29に示すように、トランジスタはセル容量に電荷を蓄えているため、容量側のpn接合は、容量側空乏層端265から基板側空乏層端269までの範囲で空乏化する。なお、ビット線側のpn接合は、ビット線側空乏層端267から基板側空乏層端269までの範囲で空乏化する。ここで、トランジスタの接合リーク電流は、容量側pn接合の空乏層中における生成電流が主な成分であり、これは、接合電界によって生じるTATTrapAssistedTunnelingによって大きく加速される。このため、DRAMセルトランジスタにおいては、容量側の接合電界を低く抑えることが重要となり、容量側の不純物拡散領域の濃度は低く設計されている。従って、容量側の不純物拡散領域のpn接合の深さ261と、ビット線側の不純物拡散領域のpn接合の深さ263とが異なった構造とされている。図30A及び図30Bを用いて、セル容量に電荷が保持されている状態におけるトランジスタ中の電界分布を模式的に説明する。ここで、ゲート電極の埋め込みが深い構造における電界分布を図30Aに、ゲート電極の埋め込みが浅い構造における電界分布を図30Bに示す。図30A、図30Bの各々の不純物濃度プロファイルは同じであるが、図30Bに示すようにゲート電極254及び素子分離用ゲート電極255の埋め込みが浅くなると、容量側pn接合の空乏層中に発生する電界が強くなり、その勾配も急峻になることが判る。これにより、接合リーク電流が増大し、DRAMのリフレッシュ特性が低下する問題がある。従って、埋め込みゲート型トランジスタをDRAMのセルトランジスタに適用する場合には、ゲート電極254及び素子分離用ゲート電極255の埋め込み深さを、接合電界が十分緩和できる深さに設計する必要がある。しかしながら、図30Aに示すように、ゲート電極254及び素子分離用ゲート電極255の埋め込みを深くした場合は、接合リーク電流は抑制できるが、容量側の不純物拡散領域とゲート電極254との距離が大きくなり過ぎ、濃度が低く設計されている容量側の不純物拡散領域の抵抗が増大してしまう。このため、図31のグラフに示すように、図30Aに示すゲート電極の埋め込みが浅い場合Bに対して、ゲート電極の埋め込みを深くした場合Aでは電流駆動能力が大きく減少してしまう。また、上述したように、さらなる微細化に好適であるフィールドシールド構造ではあるが、素子分離としてSTI構造を用いた場合と比較すると以下のような問題がある。図32A及び図32Bを用いて、素子分離をSTI256で行う場合と、素子分離を素子分離用ゲート電極255で行う場合の電荷保持状態におけるトランジスタ中の電界分布を模式的に説明する。なお、素子分離をSTI256で行う場合のトランジスタ中の電界分布を図32Aに、素子分離を素子分離用ゲート電極255で行う場合のトランジスタ中の電界分布を図32Bに示す。図32Bに示したようなフィールドシールド構造を有するDRAMでは、隣接するトランジスタと電気的に分離するために、素子分離用ゲート電極255にはしきい値よりも十分低い電圧、一般的には負電位を印加する必要がある。このため、このような電圧を印加すると、図32Aに示す素子分離をSTI256で行う場合と比較して、容量側コンタクトプラグ258に接続されている不純物拡散領域において接合電界が強くなり、接合リーク電流が増大する問題がある。さらに、接合リーク電流が増大することにより、DRAMのリフレッシュ特性が低下するという問題も発生する。またさらに、このような電圧が印加された素子分離用ゲート電極255近傍のシリコン中では電子密度が低下するため、図33のグラフに示すように、素子分離をSTI256で行う場合Aと比較して、素子分離用ゲート電極255で行う場合Bにはトランジスタのオン電流ドレイン電流が低下する問題も生じる。本発明の半導体装置は、半導体基板に形成されたライン状に延在する複数の活性領域と、前記活性領域同士を区画するSTI構造を有する素子分離領域と、前記活性領域内を複数の素子領域に区画するために、前記活性領域と交差するように前記半導体基板に設けられた第1素子分離用トレンチと、隣接する前記第1素子分離用トレンチ間に設けられ、前記第1素子分離用トレンチの深さよりも浅く形成されたゲートトレンチと、前記第1素子分離用トレンチ内に成膜された絶縁膜と、前記ゲートトレンチ内に成膜されたゲート絶縁膜と、前記第1素子分離用トレンチおよび前記ゲートトレンチのそれぞれの両側の前記活性領域に形成された不純物拡散領域と、前記絶縁膜を介して、前記第1素子分離用トレンチに埋め込まれた素子分離用電極と、前記ゲート絶縁膜を介して、前記ゲートトレンチに埋め込まれたゲート電極と、を具備してなり、前記素子分離用電極の底部に成膜されている前記絶縁膜の膜厚が、前記ゲート電極の底部に成膜されている前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする。上記の構成によれば、隣接するトランジスタ同士は埋め込み型の素子分離用電極によって電気的に分離される。また、この素子分離用電極の底部の絶縁膜が、ゲート絶縁膜の膜厚よりも厚く形成されているため、素子分離用電極のみのしきい値電圧を高くすることができ、結果、素子分離用電極の底部にチャネルが形成されない構造とすることができる。また、電荷が書き込まれた状態のセル容量に印加されたバイアスと同様のバイアスを印加することにより、接合電界を緩和することができる。その結果、接合リーク電流を低減し、さらに、素子分離用電極近傍においての電子密度の低下を抑制し、トランジスタのオン電流の低下を防ぐことが可能となる。また、セル容量への電荷の書き込み読み出しに十分な電流駆動能力を確保できるので、素子特性に優れた半導体装置を得ることが可能となる。以下、本発明を適用した半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。なお本実施形態においては、半導体装置の一例として、n型MOS-FET構造で構成されるメモリセルトランジスタを備えたDRAMに、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。第一実施形態まず、図1Aおよび図1Bに示す、本発明の第一実施形態である半導体装置を適用して得られるDRAM10の構造について説明する。図1Aは本発明の第一実施形態におけるDRAM10の平面模式図である。また、図1Bは、図1Aに示す線分B-B’による断面模式図である。ただし、図1においては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。本実施形態である半導体装置は、図1Aおよび図1Bに示すように、半導体基板1に形成されたライン状に延在する複数の活性領域1Aと、活性領域1A同士を区画するSTI構造を有する素子分離領域4と、活性領域1A内を複数の素子領域に区画するために、活性領域1Aと交差するように半導体基板1に設けられた第1素子分離用トレンチ32Aと、隣接する第1素子分離用トレンチ32A間に設けられ、第1素子分離用トレンチ32Aの深さよりも浅く形成されたゲートトレンチ31Aと、第1素子分離用トレンチ32A内に成膜された絶縁膜25と、ゲートトレンチ31A内に成膜されたゲート絶縁膜26Aと、第1素子分離用トレンチ32Aおよびゲートトレンチ31Aのそれぞれの両側の活性領域1Aに形成された不純物拡散領域61、62と、絶縁膜25を介して、第1素子分離用トレンチ32Aに埋め込まれた素子分離用電極32と、ゲート絶縁膜26Aを介して、ゲートトレンチ31Aに埋め込まれたゲート電極31と、を具備してなり、素子分離用電極32の底部に成膜されている絶縁膜25の膜厚が、ゲート電極31の底部に成膜されているゲート絶縁膜26Aの膜厚よりも厚く形成されている。なお、本実施形態である半導体装置を適用したDRAM10のメモリセルは、ゲート電極31が半導体基板1内に埋設された構造を有する埋め込みゲート型トランジスタT、キャパシタ素子C及び配線層Mとから概略構成される積層構造体である。また、本実施形態で説明するDRAM10は、図1Bに示すように、6F2セル配置Fは最小加工寸法とされている。図1Aに示すように、DRAM10のメモリセル領域には、板状とされた基板である半導体基板不図示上に、素子分離領域4となる埋め込み絶縁体が、図1A中におけるX方向に対して所定の角度を持ってライン状に複数設けられている。このライン状に設けられた複数の素子分離領域4によって活性領域1Aがライン状に区画されている。なお、本実施形態において、半導体基板としては、例えば、p型単結晶シリコン基板を用いることができる。また、活性領域1A内を複数の素子領域に区画するために、活性領域1Aと交差し、かつライン状に延在するように素子分離用電極32が形成されている。なお、隣接する素子分離用電極32間の距離は所定の間隔となるよう配置されている。また、隣接する素子分離用電極32間には、ワード線となるゲート電極31が素子分離用電極32に平行に延在するよう形成されている。このとき、ゲート電極31と素子分離用電極32はX方向に対して周期的に配置されている。なお、図1Aに示すように、本実施形態においては、隣接する素子分離用電極32間に2本にゲート電極31が等間隔となるよう配置されている。さらに、図1A中においては図示を省略するが、ゲート電極31と直交する方向図1中におけるX方向に、図1B中に示すビット線51が所定の間隔で複数配置されている。これにより、ゲート電極31と活性領域1Aとが交差する領域にそれぞれメモリセルが形成されている。次に、ゲート電極31と活性領域1Aとが交差する領域に形成されているメモリセル近傍について詳しく説明する。まず、メモリセルを構成する埋め込みゲート型トランジスタTについて説明する。図1Bに示すように、活性領域1A内の半導体基板1内に第1素子分離用トレンチ32Aが設けられている。また、隣接する第1素子分離用トレンチ32A間にはゲート電極31を形成するためのゲートトレンチ31Aが形成されている。ゲートトレンチ31Aの底面の位置は、第1素子分離用トレンチ32Aの底面の位置よりも高くなるよう形成されている。また、ゲートトレンチ31Aは、隣接する第1素子分離用トレンチ32A間に所定の間隔を有し設けられている。第1素子分離用トレンチ32Aの底部には、酸化シリコンからなる絶縁膜25が形成されている。また、第1素子分離用トレンチ32Aの側面には、絶縁膜25と同様に酸化シリコンからなる熱酸化膜26Bが形成されている。また、ゲートトレンチ31Aの内側面には、絶縁膜25と同様に酸化シリコンからなるゲート絶縁膜26Aが形成されている。また、第1素子分離用トレンチ32A内には、素子分離用電極32が形成されており、ゲートトレンチ31A内にはゲート電極31が形成されている。素子分離用電極32及びゲート電極31の材料としては特に限定されないが、窒化チタンとタングステンとからなる積層膜を例示できる。なお、素子分離用電極32及びゲート電極31の上面及び底面の高さは概略同一となるよう配置されている。つまり、両者は、同材料で同構成となるよう形成されているが、素子分離用電極32は、隣接するトランジスタ間の電気的な分離を図るために機能するものであって、トランジスタのゲート電極としては機能しない。また、素子分離用電極32底部に形成されている絶縁膜25の膜厚は、ゲート電極31の底部に形成されているゲート絶縁膜26Aの膜厚よりも厚くなっている。つまり、上述したように、素子分離用電極32及びゲート電極31の底面に位置は概略同一となるよう配置されているため、第1素子分離用トレンチ32Aとゲートトレンチ31Aの深さの差分、絶縁膜25がゲート絶縁膜26Aよりも厚く形成されている。素子分離用電極32及びゲート電極31の上部には、半導体基板1の表面を覆うとともに、少なくとも一部が素子分離用トレンチ32A及びゲートトレンチ31Aに埋設された、酸化シリコンからなる第1層間絶縁膜41が形成されている。この第1層間絶縁膜41は、素子分離用電極32及びゲート電極31の上面を保護する機能を有している。第1素子分離用トレンチ32Aの両側の活性領域1Aには不純物拡散領域61が形成されている。また、ゲートトレンチ31A間の活性領域1Aには不純物拡散領域62が形成されている。不純物拡散領域61、62ともに、活性領域1A内の不純物とは異なる導電型を有する不純物イオンが注入されている。また、ゲートトレンチ31A間に形成されている不純物拡散領域62は、素子分離用トレンチ32Aの両側に形成されている不純物拡散領域61よりも半導体基板1側に深く形成されている。これは不純物拡散領域62の不純物濃度が、不純物拡散領域61の不純物濃度よりも高くなるよう調整されているため、不純物拡散領域61と62との深さがそれぞれ異なった構造となっている。なお、このように不純物拡散領域61の不純物濃度を低くしているのは、接合リーク電流を増大させないよう、素子分離用電極32近傍の接合電界を低く抑えるためである。また、素子分離用トレンチ31Aの両側に形成されている不純物拡散領域61の底面と素子分離用電極31の上面とは離間するよう形成されている。以下、ゲートトレンチ31A間に形成されている不純物拡散領域62を高濃度不純物拡散領域、素子分離用トレンチ32Aの両側に形成されている不純物拡散領域61を低濃度不純物拡散領域とし、各不純物拡散領域61、62を区別することとする。高濃度不純物拡散領域の上には、ビット線51が形成されている。ビット線51としては、例えば、活性領域1A内の不純物とは異なる導電型を有する不純物イオンが注入されたポリシリコン51Aと、窒化タングステン膜とタングステン膜との積層膜51Bとから構成される。低濃度不純物拡散領域61の上には、容量側コンタクトプラグ52を介して後述するキャパシタ素子Cと接続されている。容量側コンタクトプラグ52としては、例えば、活性領域1A内の不純物とは異なる導電型を有する不純物イオンが注入されたポリシリコンを用いるとよい。なお、本実施形態においては、容量側コンタクトプラグ52に注入されている不純物イオンの濃度は、低濃度不純物拡散領域61における不純物イオンの濃度よりも高く調整されている。また、第1層間絶縁膜41上面及びビット線51を覆うように、シリコン窒化膜からなる第2層間絶縁膜42が成膜されている。さらに、この第2層間絶縁膜42の上には、第3層間絶縁膜43が形成されており、容量側コンタクトプラグ52の上面と概略同一である上面を有している。なお、第3層間絶縁膜43の材料としては酸化シリコンを用いるとよい。次に、キャパシタ素子Cについて説明する。本実施形態において、メモリセル領域全体には、複数のメモリセルが形成されており、これらのメモリセルにはそれぞれ、図1Bに示すキャパシタ素子Cが設けられている。キャパシタ素子Cは、上述したように容量側コンタクトプラグ52を介して、埋め込みゲート型トランジスタTの低濃度不純物拡散領域61に接続されている。また、これらキャパシタ素子Cが接続され、容量側コンタクトプラグ52の上面に形成されている容量コンタクトパッド82は、各々が重ならないように、メモリセル領域内に所定の間隔で配置されている。容量コンタクトプラグ52及び第3層間絶縁膜43の上には、第4層間絶縁膜44が成膜されており、容量コンタクトパッド82の周囲は、この第4層間絶縁膜44により覆われている。第4層間絶縁膜44の上には、第5層間絶縁膜45が形成されており、容量コンタクトパッド82上には、第4層間絶縁膜44及び第5層間絶縁膜45を貫通して、第1電極86及び第2電極88が形成されている。なお、第1電極86と第2電極88との間には、容量絶縁膜87が形成されている。以上の構成により、キャパシタ素子Cが形成されている。なお、本実施形態のキャパシタ素子Cは、第1電極86の内壁のみを電極として利用するシリンダー型を一例として記載しているが、これに限定されるものではない。例えば、第1電極86の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。配線層Mは、上記構成のキャパシタ素子C上に第6層間絶縁膜46を介して設けられており、上部金属配線90及び配線保護膜91から構成されている。本実施形態では、配線層Mが1層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層及び層間絶縁膜から構成される多層配線構造に変更することも可能である。次に、本発明の実施形態であるDRAM10の製造方法について図2~22を参照しながら説明する。なお、図2~図22は、本実施形態である半導体装置の製造方法の一例を説明するための工程断面図であって、各図における断面は、それぞれ、図1A中に示すB-B’線に沿った断面を示している。これらの工程を経て、図1A及び図1Bに示す半導体装置を製造する。本実施形態のDRAM10の製造方法は、半導体基板1に埋込み絶縁体を埋設して素子分離領域4を形成することにより、活性領域1Aをライン状に区画し、活性領域1A内に第1素子分離用トレンチ32Aを形成することにより、活性領域1Aを複数の素子領域に区画する第一の工程と、第1素子分離用トレンチ32A内に絶縁膜25を形成する第二の工程と、活性領域1Aに、不純物拡散領域61、62を形成する第三の工程と、隣接する第1素子分離用トレンチ32Aの間に、第1素子分離用トレンチ32Aよりも浅い深さを有するゲートトレンチ31Aを2つ形成するとともに、絶縁膜25の一部を除去することにより第1素子分離用トレンチ32Aの底部に絶縁膜25が残存する第2素子分離用トレンチ32Bを形成する第四の工程と、ゲートトレンチ31Aと第2素子分離用トレンチ32Bの内面に熱酸化膜26A、26Bを成膜してから、ゲートトレンチ31A及び第2素子分離用トレンチ32B内にゲート電極31及び素子分離電極32をそれぞれ形成する第五の工程と、から概略構成される。以下に、各工程について、詳細に説明する。第一の工程について説明する。まず、図1A参照シリコンからなる半導体基板1の表面に、通常の方法で、活性領域1Aを分離するための素子分離領域4図1A参照を形成する。素子分離領域4の形成は、詳細な図示を省略するが、まず、例えばp型単結晶シリコン基板半導体基板1上に、シリコン酸化膜とマスク用のシリコン窒化膜とを順次堆積する。このときマスク用のシリコン窒化膜はライン状となるよう堆積させる。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン窒化膜、及び、半導体基板1のパターニングを順次行ない、半導体基板1に活性領域1Aを区画するための素子分離溝を形成する。なお、シリコン窒化膜はライン状に形成されているので、素子分離用溝も同様にライン状となる。また、半導体基板1の活性領域1Aとなるシリコン基板表面は、マスク用のシリコン窒化膜で覆われている。次に、STI構造を有する素子分離用溝に埋め込み絶縁体を埋設する。埋め込み絶縁体としては、例えば、HDP-CVDによる酸化膜、又は、SODSpinOnDielectric等の塗布材料を用いることができる。そして、例えば、ウェットエッチング等の方法によって、マスク用のシリコン窒化膜およびシリコン酸化膜を除去する。このようにして、STI構造を有する素子分離領域4を形成するとともに、素子分離領域4によりライン状に区画された活性領域1Aを形成する。次に、図2に示すように、熱酸化法を用いて、半導体基板1の表面に酸化シリコン絶縁膜12を成膜する。なお、本例では、酸化シリコン絶縁膜12の膜厚を10nm程度とする。次に、図3に示すように、リソグラフィとドライエッチング技術を用いて第1素子分離用トレンチ32Aを形成する。この際、第1素子分離用トレンチ32Aの深さとしては、例えば、180nm程度とする。この第1素子分離用トレンチ32Aは、活性領域1Aと交差する所定の方向例えば、図1A中のY方向に延在するライン状のパターンとして形成される。これにより、活性領域1Aが複数の素子トランジスタ領域に区画される。次に、第二の工程について説明する。図4に示すように、第1素子分離用トレンチ32A内に絶縁膜25を埋設する。具体的には、まず、第1素子分離用トレンチ32A内及び半導体基板1上に絶縁膜25を成膜し、続いてCMPにより酸化シリコン絶縁膜12を露出させる。これにより、第1素子分離用トレンチ32A内に残存した絶縁膜25を形成する。なお、絶縁膜25としては、素子分離領域4と同様に、例えば、HDP-CVDによる酸化膜、又は、SODSpinOnDielectric等の塗布材料を用いることができる。次に、第三の工程について説明する。図5に示すように、活性領域1A内の半導体基板1の表層に、活性領域1A内の不純物とは異なる導電型を有する不純物を拡散させることにより不純物拡散領域61を形成する。なお、本例では、活性領域1A内の半導体基板1としてp型単結晶シリコン基板を用いているため、不純物としてはりん等のn型不純物を用いるとよい。具体的には、まず、図5に示すように、酸化シリコン絶縁膜12をマスクとして、半導体基板1に、例えば、りん等のn型不純物を、1.0×1013atoms/cm2程度の濃度で、20keVの加速エネルギーでイオン注入する。そして、窒素雰囲気中で980°C×10秒の熱処理を行うことにより、n型不純物が拡散された不純物拡散領域61を形成する。なお、この不純物拡散領域61は、埋め込みゲート型トランジスタTのソースドレイン領域の一方として機能する。このようにして形成した不純物拡散層領域61は、後述する、ゲート電極31間に形成する不純物拡散領域62と区別するために、以下、低濃度不純物拡散領域とよぶ。次に、第四の工程について図6~図8を参照しながら説明する。本工程では、第一の工程にて形成した第1素子分離用トレンチ32Aの間に、第1素子分離用トレンチ32Aよりも浅い深さを有するゲートトレンチ31Aを形成するとともに、絶縁膜25の一部を除去することにより第1素子分離用トレンチ32Aの底部に絶縁膜25が残存する第2素子分離用トレンチ32Bを形成する以下に、本工程を詳細に説明する。まず、図6に示すように、酸化シリコン膜12を覆うように、LP-CVDを用いて窒化シリコン材料を堆積させ、窒化シリコン膜13を形成する。このとき窒化シリコン膜13は、例えば150nm程度の膜厚で形成する。次に、図7に示すように、液浸露光技術及び材料を用い、幅40nm程度のレジストパターン14を、例えば90nmピッチで形成する。その後、レジストパターン14をマスクとして、窒化シリコン膜13を異方性エッチングする。これにより、第1素子分離用トレンチ32A内に埋設した絶縁膜25の上面および酸化シリコン膜12が露出する。次に、図8に示すように、異方性エッチングによって酸化シリコン膜12を除去し、半導体基板1の上面を露出させる。引き続き、異方性ドライエッチングにより、露出した半導体基板1及び、第1素子分離用トレンチ32A内に埋設した絶縁膜25を同時にエッチングする。このときのエッチング深さは例えば150nm程度し、異方性エッチングとしては、CF4とArの混合ガスにH2を添加したガスを用いるとよい。これにより、第1素子分離用トレンチ32Aの間に、第1素子分離用トレンチ32Aよりも浅い深さを有するゲートトレンチ31Aが形成されるとともに、第1素子分離用トレンチ32A内に、ゲートトレンチ31Aと概略同一となる深さを有する第2素子分離用トレンチ32Bが形成される。なお、ゲートトレンチ31A及び第2素子分離用トレンチ32Bは、活性領域1Aと交差する所定の方向例えば、図1A中のY方向に延在するライン状のパターンとして形成される。ここで、深さが180nm程度である第1素子分離用トレンチ32A内に埋設した絶縁膜25をエッチングする際の深さを150nm程度としているため、第2素子分離用トレンチ32Bの底部には、厚さが30nm程度の絶縁膜25が残存する。次に、第五の工程について説明する。まず、図9に示すように、第四の工程において用いたレジストパターン14を除去した後、ゲートトレンチ31A及び第2素子分離用トレンチ32Bのそれぞれの内面を覆うように、熱酸化膜26A、26Bを成膜する。熱酸化膜26A、26Bは、例えば、4nm程度の膜厚で成膜する。熱酸化膜26A、26Bとしては、例えば、ゲートトレンチ31A及び第2素子分離用トレンチ32Bのそれぞれの内面表層を、ISSGin-situsteamgenerationによって熱酸化することによって形成するとよい。なお、ゲートトレンチ31Aの内面に成膜した熱酸化膜26Aは、ゲート絶縁膜として機能する。また、第2素子分離用トレンチ32Bの内面に成膜した熱酸化膜26Bと区別するため、以下、熱酸化膜26Aをゲート絶縁膜26Aと称することとする。次に、図10に示すように、ゲートトレンチ31A及び第2素子分離用トレンチ32B内ならびに窒化シリコン膜13を覆うように、積層膜31aを形成する。具体的には、まず、ゲートトレンチ31A及び第2素子分離用トレンチ32Bの内部に、例えば、窒化チタンを下層側として堆積させ、その上にタングステンを堆積させることにより、窒化チタンとタングステンとからなる積層膜31aを形成する。この際の膜厚としては、例えば、窒化チタンを5nm程度、タングステンを80nm程度とするとよい。次に、図11に示すように、積層膜31aの一部を、窒化シリコン膜13をマスクとしてドライエッチング等の方法でエッチバックして除去し、ゲートトレンチ31A及び第2素子分離用トレンチ32Bのそれぞれの底部に積層膜31aを残存させる。これにより、ゲートトレンチ31A内にゲート電極31を形成するとともに、第2素子分離用トレンチ32B内に素子分離電極32を形成する。ここで、ゲート電極31及び素子分離用電極32の上面の位置は、低濃度不純物拡散領域61の底面の位置とは離間するよう、ゲートトレンチ31A及び第2素子分離用トレンチ32B内に残存させる積層膜31aを調整する。なお、積層膜31aの一部をエッチバックして除去する際、半導体基板1の表面、即ち、ゲートトレンチ31Aの入口から70nm程度の位置までエッチバックするとよい。次に、図12に示すように、ゲート電極31及び素子分離用電極32の上面及び窒化シリコン膜13の上面に、プラズマ酸化膜を、例えば、140nm程度の膜厚で堆積させる。その後、CMPによって窒化シリコン膜13上面が露出するまで研磨し、プラズマ酸化膜を除去する。これにより、ゲート電極31及び素子分離用電極32の上に、プラズマ酸化膜からなる第1層間絶縁膜41を形成する。次に、第五の工程の後工程について説明する。まず、図13に示すように、リソグラフィ技術を用いてビット線用レジストパターン15を形成し、ドライエッチング技術を用いて窒化シリコン膜13を選択的に除去することにより、後述するビット線51と接続するためのコンタクトホール51Cを形成する。ここで、コンタクトホール51Cは、平面視して、例えば図1Bに示すように、ワード線として設けられるゲート電極31に対して平行に延在するライン状の開口パターンとして形成する。また、コンタクトホール51Cの開口パターンと活性領域1Aとが交差する部分では、コンタクトホール51Cから半導体基板1のシリコン表面が露出する。次に、図13に示すように、ゲート電極31間に形成され、コンタクトホール51Cにより露出している低濃度不純物拡散領域61にさらに高濃度の不純物を導入し、高濃度不純物拡散領域62を形成する。具体的には、コンタクトホール51Cから露出した半導体基板1の表面に、濃度が2.0×1015atoms/cm2程度であるりんを、5keVの加速エネルギーでイオン注入した後、950°Cで10秒の熱処理を行うことにより、高濃度不純物拡散領域62を形成する。この際、第1層間絶縁膜41をマスクとして、不純物をイオン注入する。なお、この高濃度不純物拡散領域62は、埋め込みゲート型トランジスタTのソースドレイン領域の他方として機能する。ここで、高濃度不純物拡散領域62は、低濃度不純物拡散領域61にさらに不純物を注入することにより、半導体基板1側に深く形成される。この際、高濃度不純物拡散領域62の底面の位置が、ゲート電極31の底面の位置よりも深くならないよう、イオン注入の条件を制御する。次に、図14に示すように、ビット線用レジストパターン15を除去した後、高濃度不純物拡散領域62上に、ビット線51を形成する。具体的には、まず、コンタクトホール51Cにより露出している半導体基板1の表面及び第1層間絶縁膜41の表面を覆うように、例えば、n型の不純物であるりんを1×1020/cm3程度の濃度でドープした、膜厚が80nm程度のポリシリコン51Aを形成する。この際、コンタクトホール51C内に、ポリシリコン51Aを確実に埋め込むように形成する。次いで、このポリシリコン51Aの上に、例えば、膜厚が5nm程度の窒化タングステンWNと、膜厚70nm程度のタングステンW膜とを順次堆積させることにより、W/WN膜51Bを形成する。次いで、図14に示すように、リソグラフィ及びドライエッチング技術を用い、W/WN膜51Bおよびポリシリコン51Aからなる積層膜をライン形状にパターニングすることにより、ビット線51を形成する。このビット線51は、コンタクトホール51C内において、高濃度不純物拡散領域62と接続される。即ち、ビット線51を構成するポリシリコン51Aと、コンタクトホール51Cから露出している高濃度不純物拡散領域62とが接続される。このように、本実施形態のビット線51は、埋め込みゲート型トランジスタTのソースドレイン領域の一方であるとともに、高濃度不純物拡散領域62と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、このようなコンタクトプラグの機能を兼ねるビット線51を、上記工程により、一回のリソグラフィ工程で形成一括形成することが可能である。また、本実施形態においてビット線51は、ゲート電極31及び素子分離用電極32と交差する方向図1AにおけるX方向に延在するパターンとして形成されるが、これに限定されるものではなく、例えば、一部を湾曲させた形状として配置してもよい。次に、図15に示すように、LP-CVD法を用いて、半導体基板1の表面及び第1層間絶縁膜41の表面、並びに、ビット線51を覆うように窒化シリコンを堆積させることにより、膜厚が10nm程度の第2層間絶縁膜42を形成する。次に、図15に示すように、後工程で形成する配線層Mとの間に配置される第3層間絶縁膜43を形成する。具体的には、例えば、CVD法を用いて、第2層間絶縁膜42上を覆うように、ボロン及びりんを含有する酸化シリコン膜、即ち、BPSGBoronPhosphorSilicateGlass膜を400nm程度の膜厚で堆積させる。引き続き、750°Cで30分程度のリフロー処理を行うことにより、第3層間絶縁膜43を形成する。次に、図16に示すように、リソグラフィ技術を用いて、容量側レジストパターン16を形成する。引き続き、これをマスクとして、第3層間絶縁膜43を異方性ドライエッチングすることにより、容量側コンタクトホール52Aを形成する。具体的には、まず、第3層間絶縁膜43上に、例えば、ゲート電極31と平行に延在するライン状の開口パターンを有するように、容量側レジストパターン16を形成する。次に、この容量側レジストパターン16から露出する第3層間絶縁膜43、第2層間絶縁膜42、窒化シリコン膜13及び酸化シリコン絶縁膜12を順次エッチングして除去することにより、容量側コンタクトホール52Aを形成する。ここで、図16に示すように、容量側コンタクトホール52Aと活性領域1Aとが重なる部分では、容量側コンタクトホール52Aから半導体基板1のシリコン表面が露出する。次に、LP-CVD法を用いて、第3層間絶縁膜43を覆うように、例えば、n型の不純物であるりんを1×1020/cm3程度の濃度でドープした、膜厚が80nm程度の容量側ポリシリコン52aを堆積させる。この際、容量側コンタクトホール52A内に、容量側ポリシリコン52aを確実に埋め込むように形成する。次いで、図17に示すように、CMP法によって第3層間絶縁膜43上の容量側ポリシリコン52aを研磨除去する。これにより、容量コンタクトホール52A内を充填するように、容量側コンタクトプラグ52を形成する。ここで、以上のような手順で製造された本実施形態におけるトランジスタ埋め込みゲート型トランジスタTの電荷保持状態の容量側における接合電界を、図23Aに示す。横軸が素子分離用電極に印加する電圧である。なお、電荷保持状態の容量の電圧は1Vである。従来は素子分離用電極に0Vまたは負電位の電圧が印加されていたが、本実施形態のように、正電位の電圧を印加することで接合電界が緩和されることが分かる。また、図23Bに、本実施形態におけるトランジスタのオン電流を示す。素子分離用電極に正電位の電圧を印加することで、トランジスタの低濃度不純物拡散領域の電子密度が増加し、オン電流が改善することが分かる。図23A及び図23Bから本実施形態におけるトランジスタでは、素子分離用電極に印加する電圧は1Vが最も好適である。素子分離用電極の底部には厚さ30nm程度の絶縁膜があるため、ゲート電極に1V印加しても、素子分離用のトランジスタがオン状態になることは無い。そして、本発明においては、上記構成の埋め込みゲート型トランジスタT上に、さらに、キャパシタ素子C並びに配線層Mを形成することにより、図1A及び図1Bに示す半導体装置DRAM10を製造することができる。まず、キャパシタ素子Cを形成する。キャパシタ素子Cの形成にあたっては、まず、容量側コンタクトプラグ52を形成した後の基板の表面に、窒化タングステン及びタングステンを順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図18に示すような容量コンタクトパッド82を形成する。ここで、メモリセル領域においては、容量コンタクトパッド82を均等な間隔で形成する必要がある。このため、容量コンタクトパッド82は、平面視して、容量側コンタクトプラグ52の直上からずらした位置に形成されるが、容量コンタクトパッド82の底面と容量側コンタクトプラグ52の上面とが重なる部分で容量コンタクトパッド82が接続される。次に、図19に示すように、基板上に、容量コンタクトパッド82を覆うように、例えば、窒化シリコン膜等を用いて第4層間絶縁膜44を形成する。次に、この第4層間絶縁膜44の上に、例えばシリコン酸化膜等を用いて第5層間絶縁膜45を形成する。次に、図20に示すように、第5層間絶縁膜45と容量コンタクトパッド52上の第4層間絶縁膜44とを貫通するキャパシタ用コンタクトホールC1を形成して、容量コンタクトパッド82の上面の一部を露出させる。次に、キャパシタ用コンタクトホールC1の内壁面と、上面の一部が露出した容量コンタクトパッド82の上面とを覆うようにして、例えば、窒化チタン等を用いてキャパシタ素子Cを構成する第1電極86を形成する。これにより、第1電極86の底面は、容量コンタクトパッド82の上面と接続される。次に、図21に示すように、第5層間絶縁膜45の上に、第1電極86の表面を覆うようにして容量絶縁膜87を形成する。容量絶縁膜87としては、例えば、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3、酸化ハフニウムHfO2及びこれらの積層膜を用いることができる。次に、容量絶縁膜87の表面を覆うように、例えば、窒化チタン等を用いてキャパシタ素子の第2電極88を形成する。以上のようにして、容量コンタクトプラグ52を介して、埋め込みゲート型トランジスタTの低濃度不純物拡散領域61に接続されたキャパシタ素子Cを形成する。次に、キャパシタ素子Cを介して、半導体基板1上に配線層Mを形成する。配線層Mの形成にあたっては、まず、図22に示すように、第2電極88の上に、この第2電極88を覆うようにして、例えば、酸化シリコン膜等からなる第6層間絶縁膜46を形成する。次に、第6層間絶縁膜46の上に、例えばアルミニウムや銅等を用いて上部金属配線90を形成する。その後、上部金属配線90を覆うように配線保護膜91を形成することにより、DRAMのメモリセルを形成することができる。上記各工程により、図1A及び図1Bに示す本実施形態のDRAM10を製造することができる。上述したような、本発明に係る半導体装置によれば、隣接するトランジスタ同士は埋め込み型の素子分離用電極によって電気的に分離される。このとき、素子分離用電極の底部の絶縁膜が、ゲート絶縁膜の膜厚よりも厚く形成されているため、素子分離用電極のみのしきい値電圧を高くすることができ、結果、素子分離用電極の底部にチャネルが形成されない構造とすることができる。また、素子分離用電極の底部の絶縁膜の膜厚が厚く形成されているため、素子分離用電極にゲート電極と同様のバイアスを印加することにより、接合電界を緩和することができる。その結果、接合リーク電流を低減し、さらに、素子分離用電極近傍においての電子密度の低下を抑制し、トランジスタのオン電流の低下を防ぐことが可能となる。また、セル容量への電荷の書き込み読み出しに十分な電流駆動能力を確保できるので、素子特性に優れた半導体装置を得ることが可能となる。また、本発明に係る半導体装置において、容量側の不純物拡散領域の濃度は、ビット線側の不純物拡散領域よりも低く設定されている。これにより、容量側の接合電界を低く抑えることが可能となる。また、本発明に係る半導体装置の製造方法によれば、素子分離用電極を埋設するための第2素子分離用トレンチを形成する前に、第2素子分離用トレンチよりも深く掘り下げた第1素子分離用トレンチを形成し、さらにその底面に絶縁膜を成膜することにより、素子分離用電極の底部に、ゲート絶縁膜よりも膜厚の厚い絶縁膜を形成することができる。つまり、第1素子分離用トレンチを形成し絶縁膜を成膜するための工程のみを追加することで、素子分離用電極にゲート電極と同様のバイアスを印加することで、接合電界を緩和することができる半導体装置を製造することができる。また、さらに、接合リーク電流を低減し、素子分離用電極近傍においての電子密度の低下を抑制し、トランジスタのオン電流の低下を防ぐことが可能となる半導体装置を製造することができる。第二実施形態本発明の第二実施形態である半導体装置の構造について説明する。図24は、本発明の第二実施形態である半導体装置の一例を示す断面模式図である。なお、図24は第一実施形態で示した部材と同一の部材については同一の符号を付して示している。本実施形態の半導体装置110は、図24に示すように、ゲート電極131及び素子分離用電極132が、上部電極131B、132B及び下部電極131A、132Bとからなる積層電極となっている。上部電極131B、132B及び下部電極131A、132Aは、それぞれ仕事関数が異なるゲート材料が用いられており、上部電極131B、132Bが下部電極131A、132Aに比べて仕事関数の低いゲート材料から構成されている。具体的には、上部電極131B、132Bとしては、仕事関数が4.1~4.4eVの範囲である材料からなり、また、下部電極131A、132Aとしては、仕事関数が4.4eV超5.3eV以下の範囲である材料からなることが好ましい。なお、本実施形態では、上部電極131B、132Bと下部電極131A、132Aとして用いられる材料は特に限定されないが、例えば、上部電極131B、132Bとしては、Nポリシリコン、アルミニウム、導電性カーボンの何れかであればよく、下部電極131A、132Aとしては、窒化チタンとタングステンとからなる積層膜、もしくはNポリシリコンであるとよい。また、本実施形態におけるゲート電極131および素子分離用電極132では、これらの材料のうち、上部電極131B、132Bを構成する材料が、下部電極131A、132Aを構成する材料よりも仕事関数が低い組み合わせで構成されることが好ましい。より具体的には、上部電極131B、132B/下部電極131A、132Aの組み合わせを、例えば、Nポリシリコン/メタルTiNとWの積層膜、Al/メタルTiNとWの積層膜、導電性カーボン/Nポリシリコン、導電性カーボン/TiNとWの積層膜等の組み合わせとするとよい。本実施形態である半導体装置の製造方法について説明する。本実施形態である半導体装置の製造方法は、第一実施形態での第五の工程において差異があるのみで、第四の工程図9参照までは同様の工程を採用することができるため、本実施形態における第五の工程以降を説明する。図25~図27は、本実施形態である半導体装置の製造方法の一例を説明する工程断面図であって、これらの工程を経て、図24に示す半導体装置を製造する。なお、図25~図27において、第一実施形態で示した部材と同一の部材については同一の符号を付して示している。まず、図25に示すように、第四の工程において用いたレジストパターン14を除去した後、第一実施形態と同様に、ゲートトレンチ31A及び第2素子分離用トレンチ32Bのそれぞれの内面を覆うように、熱酸化膜26A、26Bを成膜する。熱酸化膜26A、26Bは、例えば、4nm程度の膜厚で成膜する。熱酸化膜26A、26Bとしては、例えば、ゲートトレンチ31A及び第2素子分離用トレンチ32Bのそれぞれの内面表層を、ISSGin-situsteamgenerationによって熱酸化することによって形成するとよい。なお、ゲートトレンチ31Aの内面に成膜した熱酸化膜26Aは、ゲート絶縁膜として機能する。また、第2素子分離用トレンチ32Bの内面に成膜した熱酸化膜26Bと区別するため、以下、熱酸化膜26Aをゲート絶縁膜26Aと称することとする。次に、図25に示すように、まず、ゲートトレンチ31A及び第2素子分離用トレンチ32Aの内部に、例えば、窒化チタンを下層側とて堆積させ、その上にタングステンを堆積させることにより、窒化チタンとタングステンとからなる積層膜131aを形成する。この際、積層膜131aの膜厚としては、第一実施形態と同様、例えば、窒化チタンを5nm程度、タングステンを80nm程度とするとよい。次いで、図26に示すように、窒化シリコン膜13をマスクとして、積層膜131aの一部をドライエッチング等の方法でエッチバックして除去し、ゲートトレンチ31A及び第2素子分離用トレンチ32Aの底部に積層膜131aを残存させることにより、下部電極131A、132Aを形成する。なお、下部電極131A、132Aは、同じ積層膜131aから成るが、有する機能が異なるため、異符号を付して区別することとする。また、積層膜131aの一部をエッチバックして除去する際は、半導体基板1の表面、即ち、ゲートトレンチ31Aの入口から90nm程度の位置までエッチバックするとよい。次いで、図27に示すように、ゲートトレンチ31A及び第2素子分離用トレンチ32Aの底部に形成した下部電極131A、132Aの上に、例えば、りんを1×1020/cm3~1×1022/cm3の濃度、より好ましくは1×1020/cm3でドープしたポリシリコン材料を80nm程度の膜厚で堆積させる。この際、下部電極131A、132Aの上層側のタングステン膜とポリシリコンとの界面がシリサイド化されるが、過度のシリサイド化を抑制するため、ポリシリコン材料の堆積前に、バリア膜及び低抵抗シリサイド膜を形成する構成とすることも可能である。また、ポリシリコン材料を、520°C程度の成膜温度でアモルファス状態として堆積させ、後の熱処理によって結晶化することでシリコン結晶粒を大きくする条件とした場合には、低抵抗化の効果が得られる。そして、窒化シリコン膜13をマスクとして、ドライエッチング技術を用いて、ポリシリコンを半導体基板1の表面から、例えば、70nmの位置までエッチバックすることにより、下部電極131A、132Aの上に、n型ポリシリコンからなる上部電極131B、132Bを形成する。なお、上部電極131B、132Bは、同じn型ポリシリコンから成るが、有する機能が異なるため、異符号を付して区別することとする。以上のような手順により、ゲートトレンチ31A及び第2素子分離用トレンチの内部に、上部電極131B、132B及び下部電極131A、132Aの積層構造からなる、ゲート電極131及び素子分離用電極132をそれぞれ形成する。なお、この後の工程である、第1層間絶縁膜41を形成する工程以降は、第一実施形態と同様である。本実施形態においては、ゲート電極131及び素子分離用電極132を構成する上部電極131B、132B及び下部電極131A、132Aの各々の仕事関数を上述したように規定することにより、窒化チタンとタングステンとからなる積層膜のみで形成した場合と比較して、低濃度不純物拡散領域61からシリコン基板1に向かうポテンシャル変化が緩やかになり、容量側の接合電界が緩和される。これにより接合リーク電流を低く抑えることができ、十分な電流駆動能力を確保することが可能となる。さらに、上部電極131B、132Bの仕事関数が、下部電極131A、132Aよりも低いため窒化チタンとタングステンとからなる積層膜のみで形成した場合と比較して,低濃度不純物拡散領域61中の電子密度が増加し、効果的にオン電流を増大させることが可能となるなお、本実施形態においては、素子分離として設けられる素子分離用電極132のみならず、ワード線として設けられるゲート電極131についても、上述した積層構造として構成しているが、これには限定されない。本実施形態では、工程上、ゲート電極131及び素子分離用電極132を同時に形成することが可能であることから、これら電極を同じ構成としているが、本発明においては、少なくとも素子分離用電極132が上記条件の積層構造とされていれば、上記効果が十分に得られる。例えば、ゲート電極131と素子分離用電極132とを別工程で形成する場合には、素子分離用電極132のみを上記構成とし、ワード線として設けられるゲート電極131を窒化チタンとタングステンとからなる積層膜のみの構成とすることも可能である。第三実施形態本発明の第三実施形態である半導体装置の構造について説明する。本発明の課題の1つとして、隣接するトランジスタと電気的に分離するために、素子分離用電極のみのしきい値電圧を、隣接するトランジスタより十分高くする必要がある。素子分離用電極のしきい値電圧を高くする方法としては、第一実施形態に示した素子分離用電極の底部に形成される絶縁膜を厚くする方法に限らない。本実施形態では、チャネル領域となる素子分離用電極の底部またはゲート電極の底部に、選択的に不純物イオン注入を行ってもよい。また、本実施形態である半導体装置の製造方法は、従来の埋め込みゲート型トランジスタを備えるDRAMの素子分離用電極の底部に、半導体基板と同一の導電型を有する不純物イオンを注入する工程を有する。または、ゲート電極の底部に、半導体基板とは異なる導電型を有する不純物イオンを注入してもかまわない。例えば、半導体基板としてp型単結晶シリコン基板を用いる場合は、素子分離用電極の底部にボロン等のp型不純物イオンを注入する。もしくは、ゲート電極の底部にn型不純物イオンであるりん等を注入する。このような本実施形態における半導体装置では、素子分離用電極の底部に、半導体基板と同一の導電型を有する不純物を注入することにより、第一実施形態における半導体装置と同様の効果を得ることができる。これは、素子分離用電極の底部に半導体基板と同一の導電型を有する不純物を注入することにより、素子分離用電極の底部に、膜厚の厚い絶縁膜を形成する場合と同様の効果をもたらすことができる。すなわち、素子分離用電極の底部に不純物イオンを注入することにより、素子分離用電極の底部にチャネル領域が形成されない構造とすることができる。その結果、素子分離用電極のしきい値電圧を高くすることができる。また、ゲート電極の底部に、半導体基板とは異なる導電型を有する不純物を注入することでも、同様の効果を得ることができる。これは、ゲート電極の底部に相当する、p型単結晶シリコン基板からなる半導体基板に、りん等のn型不純物イオンを注入することにより、ゲート電極の底部にチャネル領域を形成しやすくし、ゲート電極のしきい値電圧を低くすることができる。第四実施形態また、第四実施形態として、素子分離用としては、従来の埋め込みゲート型トランジスタを備えるDRAMにおける素子分離用電極を用い、ゲート電極としては、ゲートトレンチ底部にFinが形成されたFin型埋め込みゲート電極を用いることができる。このように、ゲート電極として上記構造を採用すると、ゲートトレンチ底部に形成されたFinにチャネル領域が形成され、結果、第一実施形態と同様の効果を得ることができる。"