複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、前記メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むNANDセルユニットが配列されるメモリセルアレイと、前記メモリセルに接続されるワード線と、前記NANDセルユニットの第1の端部に接続されるビット線と、前記NANDセルユニットの第2の端部に接続されるソース線と、前記メモリセルのうちの1つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路とを備え、前記制御回路は、データ読み出し動作制御の際、前記選択メモリセルに接続された選択ワード線に、2つの隣接する前記閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、データ書き込み済みの前記メモリセルに接続された第1の非選択ワード線に、データ書き込み済みの前記メモリセルが有する前記複数の閾値電圧分布の種類に関らずデータ書き込み済みの前記メモリセルを導通させ得るように設定された第1の読み出しパス電圧を印加し、前記選択メモリセルがデータ書き込み済みの前記メモリセルの端部にない場合、データが未書き込みのメモリセルに接続された第2の非選択ワード線に、前記読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第2の読み出しパス電圧を印加する前記選択メモリセルがデータ書き込み済みの前記メモリセルの端部にある場合、前記選択ワード線に隣接しない前記第2の非選択ワード線に、前記第2の読み出しパス電圧を印加し、前記選択ワード線に隣接する前記第2の非選択ワード線に、前記最大読み出し電圧以上で前記第1の読み出しパス電圧以下に設定された第3の読み出しパス電圧を印加することを特徴とする不揮発性半導体記憶装置。複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、前記メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むNANDセルユニットが配列されるメモリセルアレイと、前記メモリセルに接続されるワード線と、前記NANDセルユニットの第1の端部に接続されるビット線と、前記NANDセルユニットの第2の端部に接続されるソース線と、前記メモリセルのうちの1つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路とを備え、前記制御回路は、データ読み出し動作制御の際、前記選択メモリセルに接続された選択ワード線に、2つの隣接する前記閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、データ書き込み済みの前記メモリセルに接続された第1の非選択ワード線に、データ書き込み済みの前記メモリセルが有する前記複数の閾値電圧分布の種類に関らずデータ書き込み済みの前記メモリセルを導通させ得るように設定された第1の読み出しパス電圧を印加し、データが未書き込みのメモリセルに接続された第2の非選択ワード線に、前記読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第2の読み出しパス電圧を印加することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記選択メモリセルがデータ書き込み済みの前記メモリセルの端部にない場合、前記第2の非選択ワード線に、前記第2の読み出しパス電圧を印加し、前記選択メモリセルがデータ書き込み済みの前記メモリセルの端部にある場合、前記選択ワード線に隣接しない前記第2の非選択ワード線に、前記第2の読み出しパス電圧を印加し、前記選択ワード線に隣接する前記第2の非選択ワード線に、前記最大読み出し電圧以上で前記第1の読み出しパス電圧以下に設定された第3の読み出しパス電圧を印加することを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記メモリセルの閾値電圧を変化させる書き込み動作及び書き込んだ前記メモリセルのうち1つを選択メモリセルとして選択して閾値電圧を読み出すベリファイ動作を制御し、前記ベリファイ動作制御の際、前記選択メモリセルに接続された選択ワード線にベリファイ電圧を印加し、前記第1の非選択ワード線に、前記第1の読み出しパス電圧を印加し、前記第2の非選択ワード線に、前記第2の読み出しパス電圧を印加し、前記選択メモリセルに隣接し、データが一部書き込み済みのメモリセルに接続された第3の非選択ワード線に、前記最大読み出し電圧以上で前記第1の読み出しパス電圧以下に設定された第3の読み出しパス電圧を印加することを特徴とする請求項2記載の不揮発性半導体記憶装置。以下に記載の実施の形態が解決しようとする課題は、非選択メモリセルの閾値電圧の変動を抑制することのできる読み出し動作を実行することができる不揮発性半導体記憶装置を提供することである。一の実施の形態に係る不揮発性半導体記憶装置は、複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むNANDセルユニットが配列されるメモリセルアレイと、メモリセルに接続されるワード線と、NANDセルユニットの第1の端部に接続されるビット線と、NANDセルユニットの第2の端部に接続されるソース線と、メモリセルのうちの1つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路とを備える。制御回路は、データ読み出し動作制御の際、選択メモリセルに接続された選択ワード線に、2つの隣接する閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、データ書き込み済みのメモリセルに接続された第1の非選択ワード線に、データ書き込み済みのメモリセルが有する複数の閾値電圧分布の種類に関らずデータ書き込み済みのメモリセルを導通させ得るように設定された第1の読み出しパス電圧を印加し、データが未書き込みのメモリセルに接続された第2の非選択ワード線に、読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第2の読み出しパス電圧を印加する。次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][構成]図1は、第1の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、4値記憶方式を採用したNAND型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリクス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電荷を蓄積する電荷蓄積層としての浮遊ゲート電極と、ワード線WLと接続される制御ゲート電極とを有するスタックゲート構造を有し、浮遊ゲート電極への電荷の注入又は放出により電気的にデータを書き換え可能に構成されている。メモリセルMCは、それぞれビット線BLとワード線WLの交点にマトリクス状に配置されている。メモリセルアレイ1には、ビット線BLの電圧を制御するためのビット線制御回路2、及びワード線WLの電圧を制御するためのワード線制御回路6が接続されている。ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出す。また、ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCに制御電圧を印加してメモリセルMCに書き込みを行う。ビット線制御回路2には、カラムデコーダ3及びデータ入出力バッファ4が接続されている。メモリセルアレイ1から読み出されたメモリセルMCのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介してビット線制御回路2に入力され、指定されたメモリセルMCへ書き込まれる。また、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御回路7に接続されている。制御回路7は、制御信号入力端子8に入力される制御信号に従い、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6を制御するための制御信号を発生させる。図2は、図1に示すメモリセルアレイ1の構成を示している。メモリセルアレイ1は、図2に示すように、複数のブロックBにて構成されている。メモリセルアレイ1においては、このブロックB単位でデータが消去されるブロック消去処理。ブロックBは、図2に示すように、複数のメモリユニットMUを含むように構成されている。1つのメモリユニットMUは、直列接続された例えば16個のメモリセルMCからなるメモリストリングMSと、その両端に接続される第1、第2選択ゲートトランジスタS1、S2とにより構成されている。第1選択ゲートトランジスタS1の一端はビット線BLに接続され、第2選択ゲートトランジスタS2の一端はソース線SRCに接続されている。Y方向に一列に配置されたメモリセルMCの制御ゲートはワード線WL1~WL16のいずれかに共通接続されている。また、Y方向に一列に配置された第1選択ゲートトランジスタS1の制御ゲートは選択ゲート線SG1に共通接続され、Y方向に一列に配置された第2選択ゲートトランジスタS2の制御ゲートは選択ゲート線SG2に共通接続されている。また1本のワード線WLに接続された複数のメモリセルMCの集合Pは、1ページ又は複数ページを構成する。この集合P毎にデータが書き込まれ、読み出される。[データ記憶方式]次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルMCの閾値電圧が、4通りの分布を持ち得るように構成されている。図3は、不揮発性半導体記憶装置のメモリセルMCに記憶される2ビットの4値データデータ11、01、10、00とメモリセルMCの閾値電圧分布との関係を示している。図3において、電圧VA、VB、VCは4つのデータを読み出す場合に選択したワード線WLに印加される読み出し電圧である。電圧VAは、閾値電圧分布Eの上限とAの下限との中間程度の電圧で、電圧VA、VB、VCの中で最も低い電圧である。電圧VBは、電圧VAよりも大きく、閾値電圧分布Aの上限とBの下限の中間程度の電圧である。電圧VCは、電圧VBよりも大きく、閾値電圧分布Bの上限とCの下限の中間程度の電圧である。電圧VAV、VBV、VCVは、各閾値電圧分布A、B、Cへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。電圧VAV、VBV、VCVは、それぞれ閾値電圧分布A、B、Cの下限値に設定される。また、電圧Vreadは、データの読み出しを行う場合に、メモリストリングMS中の非選択メモリセルMCに対し印加され、その保持データにかかわらず非選択メモリセルMCを導通させる読み出しパス電圧を示している。さらに、電圧Vevは、メモリセルMCのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルMCに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Vev<VA<VAV<VB<VBV<VC<VCV<Vreadである。ブロック消去後のメモリセルMCの閾値電圧分布Eは、その上限値も負の値であり、データ11が割り当てられる。また、書き込み状態のデータ01、10、00を示すメモリセルMCは、それぞれ正の閾値電圧分布A、B、Cを有するすなわち、分布A、B、Cの下限値も正の値である。データ01の閾値電圧分布Aが最も電圧値が低く、データ00の閾値電圧分布Cが最も電圧値が高く、データ10の閾値電圧分布Bは、閾値電圧分布AとCの中間の電圧値を有する。図3に示すように、1つのメモリセルMCの2ビットデータは、下位ページデータと上位ページデータからなり、データと表記するとき、は上位ページデータを、は下位ページデータを表している。[読み出し動作]まず、比較例におけるデータ読み出し動作と、その問題点について説明する。図4は、比較例の読み出し動作時におけるワード線WLへの電圧印加状態を示している。図4は、メモリストリングMSの途中までデータ書き込み動作が実行されている場合を示している。図4に示すメモリセルMCn-3~MCn及び図示しないn-4以下のメモリセルMCには、既にデータ書き込み動作が行われている。この場合、メモリセルMCn-3~MCnは、それぞれ図3に示す閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。また、図4に示すメモリセルMCn1~MCn3及び図示しないn4以上のメモリセルMCにはデータ書き込み動作が実行されていない。この場合、メモリセルMCn1~MCn3は、すべて図3に示す閾値電圧分布Eに含まれるような閾値電圧を有している。この比較例におけるデータ読み出し動作では、メモリストリングMS内の選択メモリセルMCnの制御ゲート電極ワード線WLnに、複数の閾値電圧分布E、A、B、Cの間の電圧VA、VB、VCのいずれかが印加される。そして、非選択メモリセルMCが接続されたワード線WLには読み出しパス電圧Vread例えば6V~7V程度が印加される。なお、読み出しパス電圧Vreadは、非選択メモリセルMCの保持データによらず非選択メモリセルMCが導通する電圧である。このように、選択ワード線WLnに読み出し電圧VA、VB又はVCが、非選択ワード線WLに読み出しパス電圧Vreadが印加され、この状態においてメモリストリングMSに電流が流れるか否かがビット線制御回路2内のセンスアンプにより検出される。選択ワード線WLnに印加される読み出し電圧が電圧VA、VB、VCのいずれのときにメモリストリングMSに電流が流れるか否かを検出することにより選択メモリセルMCnのデータが読み出される。以上が、比較例におけるNAND型フラッシュメモリにおける読み出し動作であるが、このような比較例におけるNAND型フラッシュメモリの読み出し動作においては、誤書き込みが生じる場合がある。図5に示すように、読み出しパス電圧Vreadが非選択メモリセルMCに印加されると、この読み出しパス電圧Vreadの影響により非選択メモリセルMCの浮遊ゲート電極FGに電子が注入されることがある。電子が浮遊ゲート電極FGに注入されると、非選択メモリセルMCのデータを表す閾値電圧が影響を受ける。この影響は、閾値電圧分布の変動という形で現れる。特に、多値記憶方式を採用した場合には、2値記憶方式と比べて閾値電圧分布の幅と間隔を狭く設定することになるため、閾値電圧分布の変動がデータの信頼性に大きく影響する。特に、データが書き込まれておらず閾値電圧分布Eに含まれるメモリセルMCに対して読み出しパス電圧Vreadが印加されて閾値電圧が変動した場合、その後にメモリセルMCへ書き込み動作が行われると閾値電圧が大きくばらつく。そのため、データ未書き込みの非選択メモリセルMCの閾値電圧の変動を抑制することのできる読み出し動作を実行することが必要とされる。閾値電圧分布の変動を低減するため、本実施の形態の不揮発性半導体記憶装置は、以下に示すような読み出し動作を実行する。[第1の実施の形態に係る不揮発性半導体記憶装置の動作]図6及び図7は、第1の実施の形態の読み出し動作時におけるワード線WLへの電圧印加状態を示している。本実施の形態において、メモリセルMCには図3に示すような4値データが記憶されているものとして説明する。また、図6及び図7も、メモリストリングMSの途中までデータ書き込み動作が実行されている場合を示している。図6及び図7に示すメモリセルMCn-3~MCn及び図示しないn-4以下のメモリセルMCには、既にデータ書き込み動作が行われている。この場合、メモリセルMCn-3~MCnは、それぞれ図3に示す閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。一方、図6及び図7に示すメモリセルMCn1~MCn3及び図示しないn4以上のメモリセルMCにはデータ書き込み動作が実行されていない。すなわち、メモリセルMCn1~MCn3は、すべて図3に示すデータ消去状態の閾値電圧分布Eに含まれるような閾値電圧を有している。図6は、データ書き込み動作が実行されたメモリセルMCの端部にあるメモリセルMCからデータを読み出す場合を示している。図7は、データ書き込み動作が実行されたメモリセルMCの端部以外のメモリセルMCからデータを読み出す場合を示している。まず、図6に示すデータ読み出し動作の例とその効果について説明し、その後、図7に示すデータ読み出し動作の例とその効果について説明する。[選択メモリセルがデータ書き込み済みメモリセルMCの端部である場合]図6に示す読み出し動作の例では、データ書き込み済みのメモリセルMCの最も端にある選択メモリセルMCnからデータを読み出す場合を説明する。このとき選択メモリセルMCnに接続された選択ワード線WLnに、読み出し電圧VthVth=VA、VB、又はVCが印加される。また、非選択ワード線WLには、全てに読み出しパス電圧Vreadを印加するのではなく選択メモリセルMCnに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線WLn以外のデータ書き込み済みのメモリセルMCに接続されたワード線WLn-1~ワード線WLn-3及び図示しないn-4以下のワード線WLには、読み出しパス電圧Vread1が印加される。読み出しパス電圧Vread1は、非選択メモリセルMCの保持データによらず非選択メモリセルMCが導通する電圧である。読み出しパス電圧Vread1は、図3に示した読み出しパス電圧Vreadと同程度の電圧値例えば6~7V程度に設定される。選択ワード線WLnに隣接するワード線WLn1を除く、データ未書き込みのメモリセルMCに接続されたワード線WLn2~ワード線WLn3及び図示しないn4以上のワード線WLには、読み出しパス電圧Vread2が印加される。読み出しパス電圧Vread2は、選択メモリセルMCnに印加される読み出し電圧VthVth=VA、VB、又はVCのうち、最も小さな電圧値Vthmin=VA以上の電圧値に設定される。また、読み出しパス電圧Vread2は、読み出し電圧Vthのうち、最も大きな電圧値Vthmax=VCより小さな電圧値に設定される。読み出し電圧Vthminの電圧値は、例えば、0V程度に設定される。読み出し電圧Vthmaxの電圧値は、例えば、3V程度に設定される。読み出しパス電圧Vread2の電圧値は、例えば、0V程度に設定されるが、読み出し電圧Vthminの電圧値が負の値である場合、読み出しパス電圧Vread2の電圧値を負の値に設定することもできる。読み出しパス電圧Vread2は、未書き込みのメモリセルMCが確実に導通するような値であれば、Vread2≦Vthminに設定されていてもよい。データ未書き込みのメモリセルMCに接続されたワード線WLのうち選択ワード線WLnに隣接するワード線WLn1には、読み出しパス電圧Vread3が印加される。ワード線WLn1に読み出しパス電圧Vread3を印加する理由は、後の効果の項目において述べる。読み出しパス電圧Vread3は、選択メモリセルMCnに印加される読み出し電圧VthVth=VA、VB、又はVCのうち、最も大きな電圧値Vthmax=VC以上の電圧値に設定される。また、読み出しパス電圧Vread3は、非選択メモリセルMCnに印加される読み出しパス電圧Vread1以下の電圧値に設定される。読み出しパス電圧Vread3の電圧値は、例えば、5.5~6V程度に設定される。上記の具体的な電圧値は読み出し動作における1つの例であり、ワード線WLに印加される各電圧の電圧値の大小関係が、Vthmin≦Vread2<Vthmax≦Vread3≦Vread1であればよい。本実施の形態のNAND型フラッシュメモリは、ワード線WLにこのような電圧を印加して、メモリストリングMSに電流が流れるか否かをビット線制御回路2により判定する。なお、図6には図示していないが、選択ゲート線SG1、SG2には、選択ゲートトランジスタS1、S2が導通する程度の電圧Vsgが印加される。[効果]本実施の形態の非選択ワード線WLには、全てに同一の読み出しパス電圧Vreadを印加するのではなく選択メモリセルMCnに対する位置及びデータ書き込み状態に応じた電圧が与えられる。データ未書き込みのメモリセルMCは、閾値電圧分布Eに含まれるような閾値電圧を有しているため、ワード線WLに読み出し電圧VA以上の電圧を印加すればメモリセルMCは導通し、読み出し動作を正常に実行することができる。また、データ未書き込みのメモリセルMCに対して大きな電圧を印加すると、閾値電圧の変動が生じるおそれがある。しかし、実施の形態の読み出し動作では、読み出しパス電圧Vread2の値を読み出し電圧VCより小さな値としているため、データ未書き込みのメモリセルMCの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルMCの閾値電圧の変動を抑制することができる。また、データ未書き込みのメモリセルMCであっても、選択メモリセルMCnに隣接するメモリセルMCn1には読み出しパス電圧Vread3が印加される。微細化の進んだ半導体記憶装置では、選択メモリセルMCnの浮遊ゲート電極FGは、ワード線WLnに印加された読み出し電圧Vthと、隣接ワード線WLn-1、WLn1に印加された電圧との両方の影響により電圧が上昇する。この場合、読み出し電圧Vthは、隣接ワード線WLn-1、WLn1からの影響を考慮した値に設定される。この読み出し動作時に選択メモリセルMCnに隣接する非選択メモリセルMCn1にあまり低い電圧を印加すると、非選択ワード線WLn1からの寄与が少なくなり、正確な読み出し動作が行えない可能性がある。これに対し、本実施の形態では非選択ワード線WLn1に印加する読み出しパス電圧Vread3を、Vthmax≦Vread3≦Vread1となるように設定している。この読み出しパス電圧Vread3による選択メモリセルMCnの浮遊ゲート電極FGへの影響は、電圧Vread1を印加した場合の影響と大きく変わらない。そのため、本実施の形態の読み出し条件は、両隣のワード線WLに電圧Vread1を印加した場合と略同様に揃えることができ、正確な読み出し動作を行うことが可能となる。[選択メモリセルがデータ書き込み済みメモリセルMCの端部でない場合]図7に示す読み出し動作の例では、データ書き込み済みのメモリセルMCの端部ではないメモリセルMCn-2からデータを読み出す場合を説明する。このとき選択メモリセルMCn-2に接続された選択ワード線WLn-2に、読み出し電圧VthVth=VA、VB、又はVCが印加される。また、非選択ワード線WLには、選択メモリセルMCn-2に対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線WLn-2以外のデータ書き込み済みのメモリセルMCに接続されたワード線WLn、WLn-1、ワード線WLn-3及び図示しないn-4以下のワード線WLには、読み出しパス電圧Vread1が印加される。読み出しパス電圧Vread1の設定は上記の実施の形態と同様である。データ未書き込みのメモリセルMCに接続されたワード線WLn1~ワード線WLn3及び図示しないn4以上のワード線WLには、読み出しパス電圧Vread2が印加される。データ書き込み済みのメモリセルMCに隣接するワード線WLn1にも読み出しパス電圧Vread2を印加している点が図6に示す例と異なる。ワード線WLn1に読み出しパス電圧Vread2を印加する理由は、後の効果の項目において述べる。読み出しパス電圧Vread2の設定は上記の実施の形態と同様である。本例の場合、ワード線WLに印加される各電圧の電圧値の大小関係は、Vthmin≦Vread2<Vthmax≦Vread1となる。本例のNAND型フラッシュメモリは、ワード線WLにこのような電圧を印加して、メモリストリングMSに電流が流れるか否かをビット線制御回路2により判定する。なお、図7には図示していないが、選択ゲート線SG1、SG2には、選択ゲートトランジスタS1、S2が導通する程度の電圧Vsgが印加される。[効果]本例でも、データ未書き込みのメモリセルMCは、閾値電圧分布Eに含まれるような閾値電圧を有しているため、ワード線WLに読み出し電圧VA以上の電圧を印加すればメモリセルMCは導通し、読み出し動作を正常に実行することができる。また、読み出しパス電圧Vread2の値を読み出し電圧VCより小さな値としているため、データ未書き込みのメモリセルMCの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルMCの閾値電圧の変動を抑制することができる。また、選択メモリセルMCn-2の両隣はデータ書き込み済みのメモリセルMCであり、ワード線WLn-3、WLn-1には、読み出しパス電圧Vread1が印加されている。選択ワード線WLn-2に印加された読み出し電圧Vthと、隣接ワード線WLn-3、WLn-1に印加された読み出しパス電圧Vread1とにより、所望の条件下で選択メモリセルMCn-2から閾値電圧を読み出すことができる。そして、ワード線WLn1が接続されるメモリセルMCn1は、選択メモリセルMCn-2に隣接していないため、ワード線WLn1に印加する電圧が読み出し動作に与える影響を考慮する必要はない。そのため、ワード線WLn1には、メモリセルMCn1が単に導通する読み出しパス電圧Vread2を印加すればよい。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図8~図11を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態では、選択メモリセルMCに書き込まれているデータを読み出す読み出し動作時のワード線電圧を調整する例を説明した。これに対し、以下の第2の実施の形態では、選択メモリセルMCへの書き込み動作後に行われ、選択メモリセルMCへ正確にデータが書き込まれたか否かを読み出すための書き込みベリファイ動作時のワード線電圧について説明する。以下、書き込み動作とその手順について説明し、その後書き込み動作に付随する書き込みベリファイ動作について説明する。[書き込み動作]まず書き込み動作について簡単に説明する。書き込み動作に先立って、ビット線BLは書き込みデータに応じた電圧にプリチャージされる。具体的には、選択メモリセルMCnに閾値電圧分布A、B又はCのデータを書き込もうとする場合には、ビット線制御回路2からビット線BLに0Vが印加される。一方、選択メモリセルMCnにデータを書き込まない場合には、ビット線制御回路2からビット線BLに電圧Vddが印加される。このビット線電圧は、選択ゲートトランジスタS1及び非選択メモリセルMCを介して、選択ワード線WLnに接続された選択メモリセルMCnのチャネルまで転送される。書き込み動作中、選択ワード線WLnには、書き込み電圧Vpgm約10V~25Vが複数回印加される。また、非選択ワード線WLには書き込みパス電圧Vpass約5V~15Vが印加される。選択メモリセルMCnのチャネルが0Vの場合、書き込み電圧Vpgmにより選択メモリセルMCnのチャネルから浮遊ゲート電極に電荷が注入され、選択メモリセルMCnの閾値電圧が正側にシフトする。一方、選択メモリセルMCnのチャネルが電圧Vddの場合、書き込み電圧Vpgmがワード線WLnに印加されても、チャネル電圧は容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、選択メモリセルMCnの閾値電圧分布はシフトせず、データが書き込まれない。本実施の形態では、1度の書き込み処理により、上位ページデータ/下位ページデータを正確に書き込む例を説明する。4値記憶方式における1度の書き込み処理による書き込み動作を、図8を参照して説明する。図8は、4値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。図8に示すように、全てのメモリセルMCが消去された状態閾値電圧分布Eから、最終的に得ようとする複数の閾値電圧分布A、B、Cの下限値と等しいベリファイ電圧VAV、VBV、VCVを参照して、閾値電圧分布を正方向に移動させ、閾値電圧分布E、A、B、Cを得る。[書き込み動作の手順]1度の書き込み処理によりデータが書き込まれる場合の書き込み手順を図9及び図10を参照して説明する。図9は、4値記憶のフラッシュメモリにおける書き込み動作を説明する図である。図10は、4値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。図9に示すように、書き込み動作はメモリストリングMS内のメモリセルMCに順番に実行される。まず、メモリセルMCn-1に対し書き込み電圧Vpgmが印加され書き込み動作が実行される図10のステップS11。その後、メモリセルMCn-1に正確にデータが書き込まれたか否かを判定する書き込みベリファイ動作が実行されるステップS12。メモリセルMCn-1にデータが書き込まれたと判定された後、メモリセルMCnに対し書き込み電圧Vpgmが印加され書き込み動作が実行されるステップS13。図10のフローチャートでは省略しているが、もしメモリセルMCn-1に所望のデータが書き込まれていなければ、選択メモリセルMCn-1に対して、再度書き込み電圧Vpgmを印加する。以下、メモリセルMCn、メモリセルMCn1に対して順番に書き込み動作と、書き込みベリファイ動作とが実行される。ここで、あるメモリセル例えばメモリセルMCnに書き込みベリファイ動作を実行する場合、メモリセルMCn-1及び図示しないn-2以下のメモリセルMCには、既にデータ書き込み動作が行われている。この場合、メモリセルMCn-1は、閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。一方、メモリセルMCn1及び図示しないn2以上のメモリセルMCにはデータ書き込み動作が実行されていない。すなわち、メモリセルMCn1は、データ消去状態の閾値電圧分布Eに含まれるような閾値電圧を有している。本実施の形態ではこのような状況において、以下に示すような書き込みベリファイ動作を実行する。[書き込みベリファイ動作]書込み動作が行われた後に、選択メモリセルMCの閾値電圧が書き込みデータに対応する閾値電圧分布の下限値以上の電圧となったことを確認するため、書き込みベリファイ動作が実行される。図11は、第2の実施の形態の書き込みベリファイ動作時におけるワード線WLへの電圧印加状態を示している。上述のように、本実施の形態ではメモリストリングMSの途中までデータ書き込み動作が実行されている場合の書き込みベリファイ動作を説明する。図11に示すメモリセルMCn-3~MCn及び図示しないn-4以下のメモリセルMCには、既にデータ書き込み動作が行われている。この場合、メモリセルMCn-3~MCnは、それぞれ閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。一方、図11に示すメモリセルMCn1~MCn3及び図示しないn4以上のメモリセルMCにはデータ書き込み動作が実行されていない。すなわち、メモリセルMCn1~MCn3は、すべてデータ消去状態の閾値電圧分布Eに含まれるような閾値電圧を有している。書き込みベリファイ動作では、選択メモリセルMCnが接続されたワード線WLnに書き込みベリファイ電圧Vvfy図8の電圧VAV、VBV又はVCVが印加される。このとき、選択メモリセルMCnが導通するか否かをビット線制御回路2で検出して、データの判定を行う。選択メモリセルMCnに所望のデータが書き込まれていれば、上述の書き込みベリファイ動作によってもメモリストリングMSには電流が流れない。一方、選択メモリセルMCnの閾値電圧が所望の閾値電圧分布まで到達していないとき、メモリストリングMS内には電流が流れる。図8に示すように、書き込みベリファイ電圧VAV、VBV又はVCVは、選択メモリセルMCnに書き込まれるデータに対応する閾値電圧分布の下限値に設定される。また、非選択ワード線WLには、選択メモリセルMCnに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線WLn以外のデータ書き込み済みのメモリセルMCに接続されたワード線WLn-1~ワード線WLn-3及び図示しないn-4以下のワード線WLには、読み出しパス電圧Vread1が印加される。読み出しパス電圧Vread1は、非選択メモリセルMCの保持データによらず非選択メモリセルMCが導通する電圧である。読み出しパス電圧Vread1は、第1の実施の形態と同様の電圧値例えば6~7V程度に設定される。データ未書き込みのメモリセルMCに接続されたワード線WLn1~ワード線WLn3及び図示しないn4以上のワード線WLには、読み出しパス電圧Vread2が印加される。読み出しパス電圧Vread2は、選択メモリセルMCnに印加される書き込みベリファイ電圧VvfyVvfy=VAV、VBV、又はVCVのうち、最も小さな電圧値Vvfymin=VAV以下の電圧値に設定される。読み出しパス電圧Vread2の電圧値は、例えば、0V程度に設定される。上記の具体的な電圧値は読み出し動作における1つの例であり、ワード線WLに印加される各電圧の電圧値の大小関係が、Vread2≦Vvfymin<Vvfymax≦Vread1であればよい。本実施の形態のNAND型フラッシュメモリは、ワード線WLにこのような電圧を印加して、メモリストリングMSに電流が流れるか否かをビット線制御回路2により判定する。なお、図11には図示していないが、選択ゲート線SG1、SG2には、選択ゲートトランジスタS1、S2が導通する程度の電圧Vsgが印加される。[効果]本実施の形態の非選択ワード線WLには、読み出しパス電圧Vread2が印加される。データ未書き込みのメモリセルMCは、閾値電圧分布Eに含まれるような閾値電圧を有しており、書き込みベリファイ電圧VAV以下の電圧でもメモリセルMCは導通し、書き込みベリファイ動作を正常に実行することができる。また、読み出しパス電圧Vread2の値を書き込みベリファイ電圧VAV以下の値としているため、データ未書き込みのメモリセルMCの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルMCの閾値電圧の変動を抑制することができる。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図12~図16を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第2の実施の形態では、1度の書き込み処理による書き込み動作と、その書き込み動作に伴う書き込みベリファイ動作時の電圧とを説明した。これに対し、以下の第3の実施の形態では、下位ページ書き込み動作と上位ページ書き込み動作との2段階の書き込み処理により書き込み動作を実行する。本実施の形態は、この2段階の書き込み動作後に行われる書き込みベリファイ動作時の電圧を調整する点が、第2の実施の形態と異なる。以下、書き込み動作とその手順について説明し、その後書き込み動作に付随する書き込みベリファイ動作について説明する。[書き込み動作]まず書き込み動作について簡単に説明する。本実施の形態において、下位ページデータと上位ページデータは別々のデータ書き込み処理、すなわち2回のデータ書き込み処理により、メモリセルMCに書き込まれる。まず、下位ページデータの書き込みを、図12を参照して説明する。図12において、全てのメモリセルMCは、消去状態の閾値電圧分布Eを示し、データ11を記憶しているものとする。図12に示すように、下位ページデータの書き込みを行うと、メモリセルMCの閾値電圧分布Eは、下位ページデータの値1又は0に応じて、2つの閾値電圧分布E、B’に分けられる。すなわち、下位ページデータの値が1の場合には、消去状態の閾値電圧分布Eを維持する。一方、下位ページデータの値が0の場合には、メモリセルMCの浮遊ゲート電極に電子を注入して、メモリセルMCの閾値電圧を所定量だけ上昇させる。その結果、メモリセルMCは、書き込み状態データ10に変化する。次に、上位ページデータの書き込みを、図13を参照して説明する。図13に示すように、上位ページデータの値が1の場合には、メモリセルMCの閾値電圧の上昇を防止する。その結果、データ11消去状態の閾値電圧分布EのメモリセルMCは、データ11をそのまま維持し、データ10閾値電圧分布B’のメモリセルMCは、データ10をそのまま維持する。なお、ベリファイ電圧VBV’よりも大きい正規のベリファイ電圧VBVを参照して閾値電圧分布B’の下限値を調整し、これにより閾値電圧分布B’の幅を狭めて、閾値電圧分布Bを形成することもできる。一方、上位ページデータの値が0の場合には、メモリセルMCの浮遊ゲート電極に電子を注入して、メモリセルMCの閾値電圧を所定量だけ上昇させる。その結果、データ11消去状態の閾値電圧分布EのメモリセルMCは、閾値電圧分布Aのデータ01に変化し、データ10のメモリセルMCは、閾値電圧分布Cのデータ00に変化する。以上が、本実施の形態におけるデータ書き込み動作である。[書き込み動作の手順]下位ページ書き込み動作及び上位ページ書き込み動作の2回の書き込み処理によりデータが書き込まれる場合の書き込み手順を図14及び図15を参照して説明する。図14は、4値記憶のフラッシュメモリにおける書き込み動作を説明する図である。図15は、4値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。図14に示すように、メモリセルMCへの上位ページ書き込み動作は、隣接するメモリセルMCへの下位ページ書き込み動作が終了してから実行される。これは、隣接するメモリセルMCへの下位ページ書き込み動作時に、既にデータが書き込まれたメモリセルMCの閾値電圧が影響を受けないようにするためである。この書き込み動作では、メモリセルMCn-1に対し下位ページ書き込み動作が実行される図15のステップS21。次に、メモリセルMCnに対し下位ページ書き込み動作が実行されるステップS22。そして、メモリセルMCn-1に対し上位ページ書き込み動作が実行され、メモリセルMCn-1に正確にデータが書き込まれたか否かを判定する書き込みベリファイ動作が実行されるステップS23。メモリセルMCn-1にデータが書き込まれたと判定された後には、メモリセルMCn1に対し下位ページ書き込み動作が実行されるステップS24。図15のフローチャートでは省略しているが、もしメモリセルMCn-1に所望のデータが書き込まれていなければ、選択メモリセルMCn-1に対して、再度上位ページ書き込み動作を行う。以下、隣接するメモリセルMCに対して下位ページ書き込み動作が終了したメモリセルMCに、上位ページ書き込み動作と書き込みベリファイ動作とが実行される。ここで、あるメモリセル例えばメモリセルMCnに書き込みベリファイ動作を実行する場合、メモリセルMCn-1及び図示しないn-2以下のメモリセルMCには、既にデータ書き込み動作が行われている。この場合、メモリセルMCn-1は、閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。また、メモリセルMCn1には、下位ページデータが書き込まれている。この場合、メモリセルMCn1は、閾値電圧分布E、B’のどちらかに含まれるような閾値電圧を有している。そして、メモリセルMCn2及び図示しないn3以上のメモリセルMCにはデータ書き込み動作が実行されていない。すなわち、メモリセルMCn2は、データ消去状態の閾値電圧分布Eに含まれるような閾値電圧を有している。本実施の形態ではこのような状況において、以下に示すような書き込みベリファイ動作を実行する。[書き込みベリファイ動作]図16は、第3の実施の形態の書き込みベリファイ動作時におけるワード線WLへの電圧印加状態を示している。上述のように、本実施の形態ではメモリストリングMSの途中までデータ書き込み動作が実行されている場合の書き込みベリファイ動作を説明する。図16に示すメモリセルMCn-3~MCn及び図示しないn-4以下のメモリセルMCには、既に上位ページ書き込み動作が行われている。この場合、メモリセルMCn-3~MCnは、それぞれ閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。また、図16に示すメモリセルMCn1には、既に下位ページ書き込み動作が行われている。この場合、メモリセルMCn1は、閾値電圧分布E、B’のどちらかに含まれるような閾値電圧を有している。そして、図16に示すメモリセルMCn2~MCn3及び図示しないn4以上のメモリセルMCにはデータ書き込み動作が実行されていない。すなわち、メモリセルMCn2~MCn3は、すべてデータ消去状態の閾値電圧分布Eに含まれるような閾値電圧を有している。書き込みベリファイ動作では、選択メモリセルMCnが接続されたワード線WLnに書き込みベリファイ電圧Vvfy図13の電圧VAV、VBV又はVCVが印加される。図13に示すように、書き込みベリファイ電圧VAV、VBV又はVCVは、選択メモリセルMCnに書き込まれるデータに対応する閾値電圧分布の下限値に設定される。また、非選択ワード線WLには、選択メモリセルMCnに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線WLn以外のデータ書き込み済みのメモリセルMCに接続されたワード線WLn-1~ワード線WLn-3及び図示しないn-4以下のワード線WLには、読み出しパス電圧Vread1が印加される。読み出しパス電圧Vread1は、非選択メモリセルMCの保持データによらず非選択メモリセルMCが導通する電圧である。読み出しパス電圧Vread1は、第2の実施の形態と同様の電圧値例えば6~7V程度に設定される。選択ワード線WLnに隣接するワード線WLn1を除く、データ未書き込みのメモリセルMCに接続されたワード線WLn2~ワード線WLn3及び図示しないn4以上のワード線WLには、読み出しパス電圧Vread2が印加される。読み出しパス電圧Vread2は、選択メモリセルMCnに印加される書き込みベリファイ電圧VvfyVvfy=VAV、VBV、又はVCVのうち、最も小さな電圧値Vvfymin=VAV以下の電圧値に設定される。読み出しパス電圧Vread2の電圧値は、例えば、0V程度に設定される。ワード線WLのうち選択ワード線WLnに隣接するワード線WLn1には、読み出しパス電圧Vread3が印加される。読み出しパス電圧Vread3は、選択メモリセルMCnに印加される書き込みベリファイ電圧VvfyVvfy=VAV、VBV、又はVCVのうち、最も大きな電圧値Vvfymax=VCV以上の電圧値に設定される。また、読み出しパス電圧Vread3は、非選択メモリセルMCに印加される読み出しパス電圧Vread1以下の電圧値に設定される。読み出しパス電圧Vread3の電圧値は、例えば、5.5~6V程度に設定される。上記の具体的な電圧値は読み出し動作における1つの例であり、ワード線WLに印加される各電圧の電圧値の大小関係が、Vread2≦Vvfymin<Vvfymax≦Vread3≦Vread1であればよい。本実施の形態のNAND型フラッシュメモリは、ワード線WLにこのような電圧を印加して、メモリストリングMSに電流が流れるか否かをビット線制御回路2により判定する。なお、図16には図示していないが、選択ゲート線SG1、SG2には、選択ゲートトランジスタS1、S2が導通する程度の電圧Vsgが印加される。[効果]本実施の形態において、データ未書き込みのメモリセルMCに接続された非選択ワード線WLには、読み出しパス電圧Vread2が印加される。データ未書き込みのメモリセルMCは、閾値電圧分布Eに含まれるような閾値電圧を有しており、書き込みベリファイ電圧VAV以下の電圧でもメモリセルMCは導通し、書き込みベリファイ動作を正常に実行することができる。また、読み出しパス電圧Vread2の値を書き込みベリファイ電圧VAV以下の値としているため、データ未書き込みのメモリセルMCの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルMCの閾値電圧の変動を抑制することができる。本実施の形態では、書き込みベリファイ動作時に選択メモリセルMCnに隣接する非選択メモリセルMCn1には、読み出しパス電圧Vread3が印加される。メモリセルMCn1は、閾値電圧分布E、B’のどちらかに含まれるような閾値電圧を有している。しかし、書き込みベリファイ電圧Vvfymax以上の電圧を印加することによりメモリセルMCn1は導通し、書き込みベリファイ動作を正常に実行することができる。[第4の実施の形態]次に、第4の実施の形態の不揮発性半導体記憶装置を、図17~図19を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第3の実施の形態では、下位ページ書き込み動作と上位ページ書き込み動作の2段階の書き込み処理による書き込み動作と、その書き込み動作に伴う書き込みベリファイ動作時の電圧とを説明した。以下の第4の実施の形態でも、下位ページ書き込み動作と上位ページ書き込み動作との2段階の書き込み処理により書き込み動作を実行する点は第3の実施の形態と同様である。本実施の形態は、メモリセルMCへの上位ページ書き込み動作は、2つ先のメモリセルMCまで下位ページ書き込み動作が終了してから実行される点が、第3の実施の形態と異なる。以下、書き込み動作の手順について説明し、その後書き込み動作に付随する書き込みベリファイ動作について説明する。[書き込み動作の手順]下位ページ書き込み動作及び上位ページ書き込み動作の2回の書き込み処理によりデータが書き込まれる場合の書き込み手順を図17及び図18を参照して説明する。図17は、4値記憶のフラッシュメモリにおける書き込み動作を説明する図である。図18は、4値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。図17に示すように、メモリセルMCへの上位ページ書き込み動作は、2つ先のメモリセルMCへの下位ページ書き込み動作が終了してから実行される。これは、メモリセルMCへの下位ページ書き込み動作時に、既にデータが書き込まれたメモリセルMCの閾値電圧が受ける影響を第3の実施の形態よりも更に小さくするためである。この書き込み動作では、メモリセルMCn-1に対し下位ページ書き込み動作が実行される図18のステップS31。次に、メモリセルMCnに対し下位ページ書き込み動作が実行されステップS32、メモリセルMCn1に対し下位ページ書き込み動作が実行されるステップS33。そして、メモリセルMCn-1に対し上位ページ書き込み動作が実行され、メモリセルMCn-1に正確にデータが書き込まれたか否かを判定する書き込みベリファイ動作が実行されるステップS34。メモリセルMCn-1にデータが書き込まれたと判定された後には、メモリセルMCn2に対し下位ページ書き込み動作が実行されるステップS35。図18のフローチャートでは省略しているが、もしメモリセルMCn-1に所望のデータが書き込まれていなければ、選択メモリセルMCn-1に対して、再度上位ページ書き込み動作を行う。以下、2つ先のメモリセルMCまで下位ページ書き込み動作が終了したメモリセルMCに、上位ページ書き込み動作と書き込みベリファイ動作とが実行される。ここで、あるメモリセル例えばメモリセルMCnに書き込みベリファイ動作を実行する場合、メモリセルMCn-1及び図示しないn-2以下のメモリセルMCには、既にデータ書き込み動作が行われている。この場合、メモリセルMCn-1は、閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。また、メモリセルMCn1、MCn2には、下位ページデータが書き込まれている。この場合、メモリセルMCn1、MCn2は、閾値電圧分布E、B’のどちらかに含まれるような閾値電圧を有している。そして、メモリセルMCn3及び図示しないn4以上のメモリセルMCにはデータ書き込み動作が実行されていない。すなわち、メモリセルMCn3は、データ消去状態の閾値電圧分布Eに含まれるような閾値電圧を有している。本実施の形態ではこのような状況において、以下に示すような書き込みベリファイ動作を実行する。[書き込みベリファイ動作]図19は、第4の実施の形態の書き込みベリファイ動作時におけるワード線WLへの電圧印加状態を示している。上述のように、本実施の形態ではメモリストリングMSの途中までデータ書き込み動作が実行されている場合の書き込みベリファイ動作を説明する。図19に示すメモリセルMCn-3~MCn及び図示しないn-4以下のメモリセルMCには、既に上位ページ書き込み動作が行われている。この場合、メモリセルMCn-3~MCnは、それぞれ閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。また、図16に示すメモリセルMCn1、MCn2には、既に下位ページ書き込み動作が行われている。この場合、メモリセルMCn1、MCn2は、閾値電圧分布E、B’のどちらかに含まれるような閾値電圧を有している。そして、図19に示すメモリセルMCn3及び図示しないn4以上のメモリセルMCにはデータ書き込み動作が実行されていない。すなわち、メモリセルMCn3は、データ消去状態の閾値電圧分布Eに含まれるような閾値電圧を有している。書き込みベリファイ動作では、選択メモリセルMCnが接続されたワード線WLnに書き込みベリファイ電圧Vvfy図13の電圧VAV、VBV又はVCVが印加される。図13に示すように、書き込みベリファイ電圧VAV、VBV又はVCVは、選択メモリセルMCnに書き込まれるデータに対応する閾値電圧分布の下限値に設定される。また、非選択ワード線WLには、選択メモリセルMCnに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線WLn以外のデータ書き込み済みのメモリセルMCに接続されたワード線WLn-1~ワード線WLn-3及び図示しないn-4以下のワード線WLには、読み出しパス電圧Vread1が印加される。読み出しパス電圧Vread1は、非選択メモリセルMCの保持データによらず非選択メモリセルMCが導通する電圧である。読み出しパス電圧Vread1は、第2及び第3の実施の形態と同様の電圧値例えば6~7V程度に設定される。ワード線WLn1、WLn2を除く、データ未書き込みのメモリセルMCに接続されたワード線WLn3及び図示しないn4以上のワード線WLには、読み出しパス電圧Vread2が印加される。読み出しパス電圧Vread2は、選択メモリセルMCnに印加される書き込みベリファイ電圧VvfyVvfy=VAV、VBV、又はVCVのうち、最も小さな電圧値Vvfymin=VAV以下の電圧値に設定される。読み出しパス電圧Vread2の電圧値は、例えば、0V程度に設定される。ワード線WLn1には、読み出しパス電圧Vread3が印加され、ワード線WLn2には、読み出しパス電圧Vread3’が印加される。読み出しパス電圧Vread3、Vread3’は、選択メモリセルMCnに印加される書き込みベリファイ電圧VvfyVvfy=VAV、VBV、又はVCVのうち、最も大きな電圧値Vvfymax=VCV以上の電圧値に設定される。また、読み出しパス電圧Vread3、Vread3’は、非選択メモリセルMCnに印加される読み出しパス電圧Vread1以下の電圧値に設定される。また、読み出しパス電圧Vread3は、読み出しパス電圧Vread3’以上の電圧値に設定される。上記の具体的な電圧値は読み出し動作における1つの例であり、ワード線WLに印加される各電圧の電圧値の大小関係が、Vread2≦Vvfymin<Vvfymax≦Vread3’≦Vread3≦Vread1であればよい。本実施の形態のNAND型フラッシュメモリは、ワード線WLにこのような電圧を印加して、メモリストリングMSに電流が流れるか否かをビット線制御回路2により判定する。なお、図19には図示していないが、選択ゲート線SG1、SG2には、選択ゲートトランジスタS1、S2が導通する程度の電圧Vsgが印加される。[効果]本実施の形態において、データ未書き込みのメモリセルMCに接続された非選択ワード線WLには、読み出しパス電圧Vread2が印加される。データ未書き込みのメモリセルMCは、閾値電圧分布Eに含まれるような閾値電圧を有しており、書き込みベリファイ電圧VAV以下の電圧でもメモリセルMCは導通し、書き込みベリファイ動作を正常に実行することができる。また、読み出しパス電圧Vread2の値を書き込みベリファイ電圧VAV以下の値としているため、データ未書き込みのメモリセルMCの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルMCの閾値電圧の変動を抑制することができる。本実施の形態では、書き込みベリファイ動作時に非選択メモリセルMCn1、MCn2には、読み出しパス電圧Vread3、Vread3’が印加される。メモリセルMCn1、MCn2は、閾値電圧分布E、B’のどちらかに含まれるような閾値電圧を有している。しかし、書き込みベリファイ電圧Vvfymax以上の電圧を印加することによりメモリセルMCn1、MCn2は導通し、書き込みベリファイ動作を正常に実行することができる。[第5の実施の形態]次に、第5の実施の形態の不揮発性半導体記憶装置を、図20~図22を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第1から第4の実施の形態では、読み出し動作時にワード線WLに印加される電圧と、書き込みベリファイ動作時にワード線WLに印加される電圧とを説明した。以下の第5の実施の形態では、読み出し動作時に印加される電圧と、書き込みベリファイ動作時に印加される電圧との関係について説明する。[読み出し動作及び書き込みベリファイ動作]図20は、第5の実施の形態の読み出し動作及び書き込みベリファイ動作時におけるワード線WLへの電圧印加状態を示している。本実施の形態ではメモリストリングMSの途中までデータ書き込み動作が実行されている場合の書き込みベリファイ動作を説明する。図20に示すメモリセルMCn-3~MCn及び図示しないn-4以下のメモリセルMCには、既にデータ書き込み動作が行われている。この場合、メモリセルMCn-3~MCnは、それぞれ閾値電圧分布E、A、B、Cのいずれかに含まれるような閾値電圧を有している。一方、図20に示すメモリセルMCn1~MCn3及び図示しないn4以上のメモリセルMCにはデータ書き込み動作が実行されていない。すなわち、メモリセルMCn1~MCn3は、すべてデータ消去状態の閾値電圧分布Eに含まれるような閾値電圧を有している。まず、読み出し動作では、選択メモリセルMCnが接続されたワード線WLnに読み出し電圧VthVth=VA、VB又はVCが印加される。また、非選択ワード線WLには、選択メモリセルMCnに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線WLn以外のデータ書き込み済みのメモリセルMCに接続されたワード線WLn-1~ワード線WLn-3及び図示しないn-4以下のワード線WLには、読み出しパス電圧Vread1Rが印加される。選択ワード線WLnに隣接するワード線WLn1を除く、データ未書き込みのメモリセルMCに接続されたワード線WLn2及び図示しないn3以上のワード線WLには、読み出しパス電圧Vread2Rが印加される。データ未書き込みのメモリセルMCに接続されたワード線WLのうち選択ワード線WLnに隣接するワード線WLn1には、読み出しパス電圧Vread3Rが印加される。ワード線WLに印加される各電圧の電圧値の大小関係は、Vthmin≦Vread2R<Vthmax≦Vread3R≦Vread1Rである。本実施の形態のNAND型フラッシュメモリは、ワード線WLにこのような電圧を印加して、メモリストリングMSに電流が流れるか否かをビット線制御回路2により判定する。また、書き込みベリファイ動作では、選択メモリセルMCnが接続されたワード線WLnに書き込みベリファイ電圧VvfyVvfy=VAV、VBV又はVCVが印加される。また、非選択ワード線WLには、選択メモリセルMCnに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線WLn以外のデータ書き込み済みのメモリセルMCに接続されたワード線WLn-1~ワード線WLn-3及び図示しないn-4以下のワード線WLには、読み出しパス電圧Vread1Vが印加される。選択ワード線WLnに隣接するワード線WLn1を除く、データ未書き込みのメモリセルMCに接続されたワード線WLn2及び図示しないn3以上のワード線WLには、読み出しパス電圧Vread2Vが印加される。データ未書き込みのメモリセルMCに接続されたワード線WLのうち選択ワード線WLnに隣接するワード線WLn1には、読み出しパス電圧Vread3Vが印加される。ワード線WLに印加される各電圧の電圧値の大小関係は、Vread2V≦Vvfymin<Vvfymax≦Vread3V≦Vread1Vである。本実施の形態のNAND型フラッシュメモリは、ワード線WLにこのような電圧を印加して、メモリストリングMSに電流が流れるか否かをビット線制御回路2により判定する。本実施の形態のNAND型フラッシュメモリは、読み出し動作時の読み出しパス電圧、及び書き込みベリファイ動作時の読み出しパス電圧の大小関係を上述のように定める。これとともに、読み出し動作時の読み出しパス電圧と、書き込みベリファイ動作時の読み出しパス電圧との関係を、Vread3RVread1R=Vread3VVread1Vとなるように設定する。[効果]本実施の形態において、データ未書き込みのメモリセルMCに接続された非選択ワード線WLには、読み出しパス電圧Vread2R、Vread2Vが印加される。データ未書き込みのメモリセルMCは、閾値電圧分布Eに含まれるような閾値電圧を有している。そのため、読み出しパス電圧Vread2R、Vread2Vの電圧でもメモリセルMCは導通し、読み出し動作及び書き込みベリファイ動作を正常に実行することができる。また、読み出しパス電圧Vread2R、Vread2Vの値を、それぞれ読み出し電圧VC、書き込みベリファイ電圧VCVより小さい値としているため、データ未書き込みのメモリセルMCの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルMCの閾値電圧の変動を抑制することができる。また、微細化の進んだ半導体記憶装置では、選択メモリセルMCnの浮遊ゲート電極FGは、ワード線WLnに印加された読み出し電圧Vthと、隣接ワード線WLn-1、WLn1に印加された電圧との両方の影響により電圧が上昇する。そのため、書き込みベリファイ動作時と読み出し動作時とで、隣接ワード線WLn-1、WLn1に印加される電圧が大きく異なると、読み出し条件が変化して、正確な読み出し動作が行えない可能性がある。これに対し、本実施の形態では、読み出し動作時の読み出しパス電圧と、書き込みベリファイ動作時の読み出しパス電圧との関係を、Vread3RVread1R=Vread3VVread1Vとなるように設定している。その結果、読み出し動作時の読み出しパス電圧による選択メモリセルMCnの浮遊ゲート電極FGへの影響は、書き込みベリファイ動作時の読み出しパス電圧の影響と略同一となる。そのため、本実施の形態の不揮発性半導体記憶装置は、書き込みベリファイ動作時と、読み出し動作時とで読み出し条件を揃えることができる。[他の例1]図21は、第5の実施の形態の他の例に係る動作を説明する図である。本例においても、読み出し動作時の電圧及び書き込みベリファイ動作時の電圧は図20に示した電圧印加状態である。本例は、読み出し動作時の読み出しパス電圧Vread3R、Vread1Rと、書き込みベリファイ動作時の読み出しパス電圧Vread3V、Vread1Vとの関係が、図20に示す例と異なる。図21は、書き込み動作後に何らかの要因により閾値電圧分布が正の方向に移動した場合の例を示している。閾値電圧分布が正の方向に移動する要因としては、例えば、ある選択メモリセルMCへの書き込み動作後に、隣接メモリセルMCに書き込み動作が行われ、その際の隣接セル干渉により閾値電圧分布が変動すること等が挙げられる。本例では、閾値電圧分布が正の方向に移動した場合、読み出し動作時の読み出しパス電圧と、書き込みベリファイ動作時の読み出しパス電圧との関係を、Vread3RVread1R>Vread3VVread1Vとなるように設定する。このように、読み出し動作時の読み出しパス電圧Vread3R、Vread1Rの和を、書き込みベリファイ動作時の読み出しパス電圧Vread3V、Vread1Vの和より大きくすることにより、隣接ワード線WLn-1、WLn1が選択ワード線WLnへ与える影響が大きくなる。この影響により読み出し動作時の選択ワード線WLnの電圧値は、所望の値より大きな電圧値になる。その結果、閾値電圧分布が正の方向に移動した場合であっても、正確にデータを読み出すことができる。[他の例2]図22は、第5の実施の形態の他の例に係る動作を説明する図である。本例においても、読み出し動作時の電圧及び書き込みベリファイ動作時の電圧は図20に示した電圧印加状態である。本例も、読み出し動作時の読み出しパス電圧Vread3R、Vread1Rと、書き込みベリファイ動作時の読み出しパス電圧Vread3V、Vread1Vとの関係が、図20に示す例と異なる。図22は、書き込み動作後に何らかの要因により閾値電圧分布が負の方向に移動した場合の例を示している。閾値電圧分布が負の方向に移動する要因としては、例えば、ある選択メモリセルMCへの書き込み動作後に、浮遊ゲート電極から電荷がリークして閾値電圧分布が減少すること等が挙げられる。本例では、閾値電圧分布が負の方向に移動した場合、読み出し動作時の読み出しパス電圧と、書き込みベリファイ動作時の読み出しパス電圧との関係を、Vread3RVread1R<Vread3VVread1Vとなるように設定する。このように、読み出し動作時の読み出しパス電圧Vread3R、Vread1Rの和を、書き込みベリファイ動作時の読み出しパス電圧Vread3V、Vread1Vの和より小さくすることにより、隣接ワード線WLn-1、WLn1が選択ワード線WLnへ与える影響が小さくなる。この影響により読み出し動作時の選択ワード線WLnの電圧値は、所望の値より小さな電圧値になる。その結果、閾値電圧分布が負の方向に移動した場合であっても、正確にデータを読み出すことができる。[その他]以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、4値記憶方式2ビット/セルの不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。また、上述の実施の形態では、下位ページ書き込み動作と上位ページ書き込み動作の2段階の書き込み処理を行う例を説明した。しかし書き込み動作としては、上位ページデータ/下位ページデータの粗い書き込みであるフォギー書き込み処理と、上位ページデータ/下位ページデータの正確な書き込みであるファイン書き込み処理との2段階の書き込み処理を実行する書き込み方式を採用することもできる。フォギー書き込み処理、及びファイン書き込み処理を伴う4値記憶方式における書き込み動作を、図23及び図24を参照して説明する。はじめに、図23に示すように、全てのメモリセルMCが消去された状態閾値電圧分布Eから、あるメモリセルMCに対しフォギー書き込み処理を実行する。フォギー書き込み処理は、最終的に得ようとする各閾値電圧分布E、A、B、Cの下限値よりも小さいベリファイ電圧VAVf、VBVf、VCVfを参照して、閾値電圧分布Af、Bf、Cfを得る書き込み処理である。フォギー書き込み後の閾値電圧分布は、互いに重なり合う閾値電圧分布Af、Bf、Cfとなる。この後、図24に示すように、メモリセルMCに対しファイン書き込み処理を行う。ファイン書き込み処理は、最終的に得ようとする複数の閾値電圧分布A、B、Cの下限値と等しいベリファイ電圧VAV、VBV、VCVを参照して、閾値電圧分布Af、Bf、Cfを正方向に移動させ、閾値電圧分布E、A、B、Cを得る。このファイン書き込み処理後のベリファイ動作時に、上述の実施の形態と同様の動作を採用することができる。