"入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続され、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。さらに遅延回路を備え、前記入力データは、前記遅延回路を介して第2のマスタラッチ回路に入力される、ことを特徴とする請求項1~3のいずれか1項に記載のフリップフロップ回路。第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、第4のCエレメント回路の出力端子と第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノード、第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、第3のCエレメント回路の出力端子と第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、第7~第9の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることを特徴とする請求項1に記載のフリップフロップ回路。第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第7~第9の各ノード間の距離が、0.86μm以上であることを特徴とする請求項2に記載のフリップフロップ回路。第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることを特徴とする請求項3に記載のフリップフロップ回路。請求項1~7のいずれか1項に記載のフリップフロップ回路を備えた半導体装置。請求項8に記載の半導体装置を備えた電子機器。しかしながら、図15に示すフリップフロップ回路FF80では、図13に示すフリップフロップ回路FF70に遅延回路をさらに挿入した構成であるため、遅延時間のオーバーヘッドが増大してしまうという問題がある。また、図16に示すフリップフロップ回路FF90では、図13に示すフリップフロップ回路FF70と比較して、遅延時間の増加なしにCエレメント回路で生じたSETパルスを防ぐことができるが、Cエレメント回路CE91およびウィークキーパー回路WK91を追加しているため、回路面積のオーバーヘッドが大きいという問題がある。また、従来のフリップフロップ回路では、Cエレメント回路およびウィークキーパー回路を構成するトランジスタの製造ばらつきに対する遅延時間の変化が大きいという問題がある。図17は、図13に示すフリップフロップ回路FF70および図16に示すフリップフロップ回路FF90における、遅延時間のばらつきを示すグラフである。同図では、Cエレメント回路およびウィークキーパー回路を構成するトランジスタのゲート長が製造ばらつきにより変化した場合の遅延時間の変化をモンテカルロシミュレーションにより評価したものである。ゲート長は1σ=1nmの正規分布に従ってばらつくと想定し、電源電圧は1.2Vとしている。横軸はフリップフロップ回路FF70FF90の平均遅延時間を1として正規化している。フリップフロップ回路FF70の遅延時間は±3まで分布しており、フリップフロップ回路FF90の遅延時間は±2.5まで分布していることが分かる。本発明は、上記の問題点を解決するためになされたもので、その目的は、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することにある。上記の課題を解決するために、本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続され、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されていることを特徴としている。上記の構成によれば、第1のCエレメント回路は、第1のマスタラッチ回路の反転出力と第2のマスタラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第2のCエレメント回路は、第1のマスタラッチ回路の非反転出力と第2のマスタラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第1および第2のマスタラッチ回路のいずれかの出力が反転しても、第1および第2のCエレメント回路の出力は反転しない。すなわち、第1および第2のインバータ回路は、第1のCエレメント回路からの出力のウィークキーパー回路としての機能と、第2のCエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第1および第2のCエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。同様に、第3のCエレメント回路は、第1のスレーブラッチ回路の反転出力と第2のスレーブラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第4のCエレメント回路は、第1のスレーブラッチ回路の非反転出力と第2のスレーブラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第1および第2のスレーブラッチ回路のいずれかの出力が反転しても、第3および第4のCエレメント回路の出力は反転しない。すなわち、第3および第4のインバータ回路は、第3のCエレメント回路からの出力のウィークキーパー回路としての機能と、第4のCエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第3および第4のCエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。また、ソフトエラーによって第1および第2のCエレメント回路のいずれかの出力が反転しても、反転した出力が第1および第2のスレーブラッチ回路にラッチされることを防止することができる。同様に、ソフトエラーによって第3および第4のCエレメント回路のいずれかの出力が反転しても、反転した出力がフリップフロップ回路から出力されることを防止することができる。また、相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたCエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、第1~第4のCエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路のCエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。よって、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路に比べて、回路面積をさらに小さくすることが可能である。相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたCエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、ばらつきによってウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧が変化しても遅延時間に与える影響が小さい。また、保持データの書き換えが容易であるため、ウィークキーパー回路を構成するトランジスタのサイズを小さくする必要がない。そのため、ウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧のばらつきが小さくなり、遅延時間のばらつきが改善する。したがって、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができる。以上のように、本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続され、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている構成であるので、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができるという効果を奏する。実施形態1本発明の第1の実施形態について図1~図21に基づいて説明すれば以下のとおりである。本実施形態に係るフリップフロップ回路の構成図1は、本実施形態に係るフリップフロップ回路FF10の構成を示す図である。フリップフロップ回路FF10は、組合せ回路COMB11からの入力データINを保持するフリップフロップ回路であって、2つのマスタラッチ回路LAT11LAT12、2つのスレーブラッチ回路LAT13LAT14、4つのCエレメント回路CE11~CE14、5つのインバータ回路INV11~INV15、および遅延回路DEL11を備えている。マスタラッチ回路LAT11LAT12はそれぞれ、特許請求の範囲に記載の第1および第2のマスタラッチ回路に相当する。マスタラッチ回路LAT11の入力端子には、組合せ回路COMB11からの入力データINが入力される。また、マスタラッチ回路LAT12の入力端子には、組合せ回路COMB11からの入力データINが遅延回路DEL11を介して入力される。これにより、マスタラッチ回路LAT11LAT12は、クロックCLKに応じて入力データINをラッチする。Cエレメント回路CE11は、特許請求の範囲に記載の第1のCエレメント回路に相当する。Cエレメント回路CE11の一方の入力端子は、マスタラッチ回路LAT11の反転出力端子バーQに接続されており、Cエレメント回路CE11の他方の入力端子は、マスタラッチ回路LAT12の反転出力端子バーQに接続されている。すなわち、Cエレメント回路CE11には、マスタラッチ回路LAT11の反転出力およびマスタラッチ回路LAT12の反転出力が入力される。Cエレメント回路CE12は、特許請求の範囲に記載の第2のCエレメント回路に相当する。Cエレメント回路CE12の一方の入力端子は、マスタラッチ回路LAT11の非反転出力端子Qに接続されており、Cエレメント回路CE12の他方の入力端子は、マスタラッチ回路LAT12の非反転出力端子Qに接続されている。すなわち、Cエレメント回路CE12には、マスタラッチ回路LAT11の非反転出力およびマスタラッチ回路LAT12の非反転出力が入力される。スレーブラッチ回路LAT13LAT14はそれぞれ、特許請求の範囲に記載の第1および第2のスレーブラッチ回路に相当する。スレーブラッチ回路LAT13のデータ入力端子は、Cエレメント回路CE11の出力端子に接続されており、スレーブラッチ回路LAT13は、Cエレメント回路CE11の出力をラッチする。スレーブラッチ回路LAT14のデータ入力端子は、Cエレメント回路CE12の出力端子に接続されており、スレーブラッチ回路LAT14は、Cエレメント回路CE12の出力をラッチする。Cエレメント回路CE13は、特許請求の範囲に記載の第3のCエレメント回路に相当する。Cエレメント回路CE13の一方の入力端子は、スレーブラッチ回路LAT13の反転出力端子バーQに接続されており、Cエレメント回路CE13の他方の入力端子は、スレーブラッチ回路LAT14の反転出力端子バーQに接続されている。すなわち、Cエレメント回路CE13には、スレーブラッチ回路LAT13の反転出力およびスレーブラッチ回路LAT14の反転出力が入力される。Cエレメント回路CE14は、特許請求の範囲に記載の第4のCエレメント回路に相当する。Cエレメント回路CE14の一方の入力端子は、スレーブラッチ回路LAT13の非反転出力端子Qに接続されており、Cエレメント回路CE14の他方の入力端子は、スレーブラッチ回路LAT14の非反転出力端子Qに接続されている。すなわち、Cエレメント回路CE14には、スレーブラッチ回路LAT13の非反転出力およびスレーブラッチ回路LAT14の非反転出力が入力される。インバータ回路INV11INV12はそれぞれ、特許請求の範囲に記載の第1および第2のインバータ回路に相当する。インバータ回路INV11INV12は、相互接続されていると共に、インバータ回路INV11の入力端子とインバータ回路INV12の出力端子とは、Cエレメント回路CE11の出力端子とスレーブラッチ回路LAT13のデータ入力端子との間の接続点に接続されている。また、インバータ回路INV11の出力端子とインバータ回路INV12の入力端子とは、Cエレメント回路CE12の出力端子とスレーブラッチ回路LAT14のデータ入力端子との間の接続点に接続されている。インバータ回路INV13INV14はそれぞれ、特許請求の範囲に記載の第3および第4のインバータ回路に相当する。インバータ回路INV13INV14は、相互接続されていると共に、インバータ回路INV13の入力端子とインバータ回路INV14の出力端子とは、Cエレメント回路CE13の出力端子に接続されている。また、インバータ回路INV13の出力端子とインバータ回路INV14の入力端子とは、Cエレメント回路CE14の出力端子に接続されている。なお、Cエレメント回路CE11~CE14の構成は、図13のbに示す構成と略同一である。従来構成との比較このように、本実施形態に係るフリップフロップ回路FF10は、図16に示す従来のフリップフロップ回路FF90と同様に、Cエレメント回路を二重化した構造である。また、フリップフロップ回路FF10は、フリップフロップ回路FF90において、ウィークキーパー回路を二重化する代わりに、ウィークキーパー回路を構成していた2つのインバータ回路を、2つのCエレメント回路の間にクロスカップルさせた構成である。これにより、フリップフロップ回路FF10は、フリップフロップ回路FF90に比べてインバータ回路の個数を少なくすることができるので、回路規模を縮小させることができる。図2は、従来のフリップフロップ回路FF60、FF80、FF90および本実施形態に係るフリップフロップ回路FF10における、遅延回路の遅延時間に対するエラー率を示すグラフである。同図に示すように、本実施形態に係るフリップフロップ回路FF10の遅延時間に対するエラー率は、フリップフロップ回路FF80FF90におけるものとほぼ同一である。図3は、従来のフリップフロップ回路FF60、FF80、FF90および本実施形態に係るフリップフロップ回路FF10の、回路面積に対するエラー率を示すグラフである。同図から明らかなように、本実施形態に係るフリップフロップ回路FF10は、従来のフリップフロップ回路FF60、FF80、FF90と比較して、小さい回路面積で高いエラー耐性を有していることが分かる。このように、本実施形態に係るフリップフロップ回路FF10は、従来のフリップフロップ回路と比較して、エラー耐性を低下させることなく、回路規模を縮小することができる。また、本実施形態に係るフリップフロップ回路FF10は、トランジスタの製造ばらつきに対する遅延時間の変化が小さいという利点を有している。図4は、従来のフリップフロップ回路FF70FF90および本実施形態に係るフリップフロップ回路FF10における、遅延時間のばらつきを示すグラフである。フリップフロップ回路FF70FF90の特性は、図17に示すものと同一である。図4において、フリップフロップ回路FF10の遅延時間の分布は、±2の範囲内であり、フリップフロップ回路FF70FF90に比べ、遅延時間の変化が小さいことが分かる。また、本実施形態に係るフリップフロップ回路FF10は、Cエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路FF70FF80FF90のCエレメント回路を構成するトランジスタよりも小さくすることができるという利点がある。以下、図5を参照して説明する。図5のaは、図16に示す従来のフリップフロップ回路FF90の一部の回路構成を示す図であり、図5のbは、本実施形態に係るフリップフロップ回路FF10の一部の回路構成を示す図である。図5のaでは、インバータ回路INV72INV73で構成されるウィークキーパー回路のデータを書き換える場合、インバータ回路INV73の出力がCエレメント回路71からの出力を妨げる。そのため、ウィークキーパー回路のデータ書き換えのために必要なCエレメント回路71の出力は、インバータ回路INV72INV73の出力の約10倍となる。一方、図5のbでは、2つのCエレメント回路CE11CE12の出力によって、インバータ回路INV11INV12で構成されるデータ保持回路のデータ書き換えを行う。そのため、インバータ回路INV11INV12で構成されるデータ保持回路のデータ書き換えのために必要なCエレメント回路11の出力は、インバータ回路INV11INV12の出力の約2倍程度でよい。このように、インバータ回路INV11INV12で構成されるデータ保持回路は、従来のフリップフロップ回路FF90のウィークキーパー回路に比べ、保持データの書き換えが容易である。したがって、本実施形態に係るフリップフロップ回路FF10のCエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路FF90のCエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。したがって、フリップフロップ回路FF10は、従来のフリップフロップ回路に比べて、回路面積をさらに縮小することが可能である。また、本実施形態に係るフリップフロップ回路FF10は、動作電圧が極めて低い場合でも、従来のフリップフロップ回路に比べ性能が低下しないという利点を有している。図6は、図13に示す従来のフリップフロップ回路FF70および本実施形態に係るフリップフロップ回路FF10の、動作電圧に対する遅延時間および出力を示す表である。フリップフロップ回路FF10FF70の回路面積はどちらも同一である。従来のフリップフロップ回路FF70では、動作電圧が0.5Vの場合は、動作電圧が1.2Vの場合に比べて、遅延時間が大きくなっている。これに対し、本実施形態に係るフリップフロップ回路FF10では、動作電圧が0.5Vの場合においても、動作電圧が1.2Vの場合に比べて遅延時間があまり大きくならない。このように、本実施形態に係るフリップフロップ回路FF10は、動作電圧が極めて低い場合でも高い性能を維持することができるので、将来的に実用化が検討されているサブスレシホールド回路等の低電圧回路に好適である。本発明に係るフリップフロップ回路が従来のフリップフロップ回路よりも高いエラー耐性を有していることを証明するための実験を行った。図7に示すように、本発明に係るフリップフロップ回路FF10が8個カスケード接続されたシフトレジスタを構成する。初段のフリップフロップ回路FF10には、2つのセレクタ回路SEL11SEL12が接続されている。セレクタ回路SEL11の一方の入力端子には入力信号SIが入力され、セレクタ回路SEL12の一方の入力端子には反転入力信号バーSIが入力される。また、セレクタ回路SEL11の他方の入力端子には、最終段のフリップフロップ回路FF10の一方のデータ出力端子が接続され、セレクタ回路SEL12の他方の入力端子には、最終段のフリップフロップ回路FF10の他方のデータ出力端子が接続されている。また、セレクタ回路SEL11SEL12には、セレクト信号として信号RSが入力される。これにより、8個のフリップフロップ回路FF10で1つのローカルループユニットを形成する。さらに、このローカルループユニットを複数カスケード接続して、これらのローカルループユニットに対して、241Amが発生するα粒子を照射する。α粒子を照射した状態で、セレクタ回路SEL11SEL12がそれぞれ入力信号SIおよび反転入力信号バーSIを選択するように、信号RSを制御するとともに、図示しないクロックCLKを各フリップフロップ回路FF10に入力することにより、シフト動作を開始させる。続いて、セレクタ回路SEL11SEL12が最終段のフリップフロップ回路FF10の出力を選択するように、信号RSを制御する。これにより、シフト動作が繰り返される。所定時間経過後、シフト動作を停止させて、最終段のフリップフロップ回路FF10の出力SOバーSOを検出する。また、上記構成と比較するため、図13のaに示す従来のフリップフロップ回路FF70を図7と同様に8個カスケード接続してローカルループユニットを構成し、241Amが発生するα粒子をカスケード接続された複数のローカルループユニットに照射した。実験では、1MHz、10MHzおよび160MHzの3種類のクロックCLKでフリップフロップ回路を動作させた。それぞれの周波数で500分動作させながら、10分ごとに保持データを取り出して、エラーの検出を行った。その結果を図8に示す。図8は、ローカルループ状態にし100分間α線を照射した場合のクロック周波数と反転したフリップフロップ数との関係を示すグラフである。同図において、黒棒が本発明に係るフリップフロップ回路FF10のエラー数を示しており、白棒が従来のフリップフロップ回路FF70のエラー数を示している。フリップフロップ回路FF70では、クロック周波数が大きくなるほどエラー数が大きくなっている。これに対し、フリップフロップ回路FF10では、クロック周波数に関わらず殆どエラーが観察されなかった。特に、クロック周波数が160MHzの場合は、フリップフロップ回路FF10のエラー数は、フリップフロップ回路FF70のエラー数の約1/150であり、クロック周波数が高いほどフリップフロップ回路FF10のエラー耐性は従来構成よりも高くなることが分かる。以上の実験により、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路よりも非常に高いエラー耐性を有していることが分かった。図18は、本発明に係るフリップフロップ回路FF10および従来のフリップフロップ回路FF60FF70FF80FF90の回路面積と遅延時間との関係を示すグラフである。同図から、本発明に係るフリップフロップ回路FF10が最も面積遅延積ADPが小さいことが分かる。さらに、本発明の発明者は、中性子線の照射実験も行った。本発明に係るフリップフロップ回路FF10が8個カスケード接続されたシフトレジスタ図7および従来のフリップフロップ回路FF90が8個カスケード接続されたシフトレジスタに対し中性子線を照射し、所定時間におけるエラー数を測定した。その結果、回路の動作周波数が100MHzの場合、フリップフロップ回路FF10で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路FF90で構成されるシフトレジスタにおけるエラー数の約31であった。また、回路の動作周波数が10MHzの場合、フリップフロップ回路FF10で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路FF90で構成されるシフトレジスタにおけるエラー数の約47であった。さらに、回路の動作周波数が1MHzの場合、フリップフロップ回路FF10で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路FF90で構成されるシフトレジスタにおけるエラー数の約6であった。このように、本発明に係るフリップフロップ回路FF10は、従来のフリップフロップ回路に比べ、中性子線に対するエラー耐性も高いことが分かった。続いて、フリップフロップ回路で発振器RingOscillatorを構成した場合の、発振周波数のばらつきを測定した。その結果を図19に示す。図19のaは、本発明に係るフリップフロップ回路FF10で構成された発振器の発振周波数のばらつきを示すグラフであり、図19のbは、従来のフリップフロップ回路FF90で構成された発振器の発振周波数のばらつきを示すグラフである。これらのグラフから、本発明に係るフリップフロップ回路のほうが、発振周波数のばらつきが少ない、すなわち遅延時間のばらつきが小さいことが分かる。エラー耐性をさらに強化するためのレイアウト構造続いて、エラー耐性をさらに強化するためのレイアウト構造について説明する。フリップフロップ回路FF10では、電位が同時に反転すると出力が反転するノードの組合せ以下、センシティブノードと称するが存在する。センシティブノードの具体例を図20に示す。本願発明の発明者は、図20に示すフリップフロップ回路FF10において、ノードn1n2n3の組合せ、n4n5n6の組合せ、n7n8n9の組合せ、および、n10n11n12の組合せがセンシティブノードであることを見出した。これらのノードは、以下のように定義される。ノードn1は、ラッチ回路LAT11の反転出力端子バーQとCエレメント回路CE11の一方の入力端子との間を接続するノードである。ノードn2は、ラッチ回路LAT12の反転出力端子バーQとCエレメント回路CE11の他方の入力端子との間を接続するノードである。ノードn3は、Cエレメント回路CE12の出力端子とインバータ回路INV11の出力端子とインバータ回路INV12の入力端子とラッチ回路LAT14のデータ入力端子との間を接続するノードである。ノードn4は、ラッチ回路LAT11の非反転出力端子QとCエレメント回路CE12の一方の入力端子との間を接続するノードである。ノードn5は、ラッチ回路LAT12の非反転出力端子QとCエレメント回路CE12の他方の入力端子との間を接続するノードである。ノードn6は、Cエレメント回路CE11の出力端子とインバータ回路INV11の入力端子とインバータ回路INV12の出力端子とラッチ回路LAT13のデータ入力端子との間を接続するノードである。ノードn7は、ラッチ回路LAT13の反転出力端子バーQとCエレメント回路CE13の一方の入力端子との間を接続するノードである。ノードn8は、ラッチ回路LAT14の反転出力端子バーQとCエレメント回路CE13の他方の入力端子との間を接続するノードである。ノードn9は、Cエレメント回路CE14の出力端子とインバータ回路INV13の出力端子とインバータ回路INV14の入力端子との間を接続するノードである。ノードn10は、ラッチ回路LAT13の非反転出力端子QとCエレメント回路CE14の一方の入力端子との間を接続するノードである。ノードn11は、ラッチ回路LAT14の非反転出力端子QとCエレメント回路CE14の他方の入力端子との間を接続するノードである。ノードn12は、Cエレメント回路CE13の出力端子とインバータ回路INV13の入力端子とインバータ回路INV14の出力端子との間を接続するノードである。ノードn1~n12はそれぞれ、特許請求の範囲に記載の第1~第12のノードに相当する。このように各ノードを定義した場合、ノードn1n2n3の組合せ、ノードn4n5n6の組合せ、ノードn7n8n9の組合せ、およびノードn10n11n12の組合せが、それぞれセンシティブノードとなる。そのため、放射線により電位が同時に反転しないためにはノードn1n2n3間、ノードn4n5n6間、ノードn7n8n9間、およびノードn10n11n12間のそれぞれの距離を、できるだけ大きくすることが望ましい。ここで、センシティブノード間の距離とソフトエラー発生率との関係について、図21を参照して説明する。図21のaにおいて、横軸は、センシティブノード間の距離であり、縦軸は、SEUに対するMCUの発生率である。図21のbは、図21のaに示すグラフの横軸の一部を拡大したものであり、センシティブノード間の距離が1.5~3.5μmにおける、SEUに対するMCUの発生率を示している。また、実線は、MCUのうち電化共有ChargeSharing,CSによるMCUのSEUに対する発生率を示しており、破線は、MCUのうち連続衝突SuccessiveHits,SHによるMCUのSEUに対する発生率を示している。一点鎖線は、CSとSHとを合わせたMCUのSEUに対する発生率を示している。SEUに対するMCUの発生率以下、エラー率とするは、冗長化されたフリップフロップ回路が通常のフリップフロップ回路に対してどの程度ソフトエラーに耐性があるかを表している。図21のaに示すように、センシティブノード間の距離を0.86μm以上とすれば、エラー率を1/1010以下とすることができる。さらに、図21のbに示すように、センシティブノード間の距離を1.75μm以上とすれば、エラー率を1/1001以下とすることができ、センシティブノード間の距離を3.50μm以上とすれば、エラー率を1/10000.1以下とすることができる。そのため、図20に示すフリップフロップ回路FF10においても、各素子のレイアウトを適切に設定することにより、センシティブノード間の距離を0.86μm以上とすることが好ましい。さらに好ましくは、当該距離を1.75μm以上、さらに好ましくは、当該距離を3.50μm以上とすることにより、さらにソフトエラー耐性を高めることができる。実施形態2本発明の第2の実施形態について図22~図24に基づいて説明すれば以下のとおりである。本実施形態では、第1の実施形態に係るフリップフロップ回路FF10の変形例、および本発明に係るフリップフロップ回路を用いた半導体装置および電子機器について説明する。本実施形態に係るフリップフロップ回路の構成図22は、本実施形態に係るフリップフロップ回路FF20の構成を示す図である。フリップフロップ回路FF20は、第1の実施形態に係るフリップフロップ回路FF10において、Cエレメント回路CE14を省略した構成である。すなわち、フリップフロップ回路FF20は、スレーブラッチ回路LAT13LAT14の出力側に接続される構成が、図13~図16に示す従来のフリップフロップ回路におけるものと同一である。このフリップフロップ回路FF20をカスケード接続してシフトレジスタを構成した場合、Cエレメント回路CE13からSETパルスが生じても、SETパルスが生じたフリップフロップ回路FF20の後段に接続されたフリップフロップ回路FF20において、遅延回路DEL11が設けられていることにより、SETパルスが2つのマスタラッチ回路LAT11LAT12に同時にラッチされることはない。そのため、フリップフロップ回路FF20は、第1の実施形態に係るフリップフロップ回路FF10と同等のエラー耐性を有している。なお、マスタラッチ回路LAT11LAT12とスレーブラッチ回路LAT13LAT14との間を従来構成と同一にした場合、マスタラッチ回路LAT11LAT12の出力側に接続されたCエレメント回路は直接スレーブラッチ回路に接続されているため、当該Cエレメント回路で生じたSETパルスは、スレーブラッチ回路LAT13LAT14の両方に取込まれてしまう。フリップフロップ回路FF20では、スレーブラッチ回路LAT13LAT14の反転出力端子バーQにCエレメント回路CE13が接続されていたが、Cエレメント回路をスレーブラッチ回路LAT13LAT14の非反転出力端子Qに接続させてもよい。その構成を図23に示す。図23は、本実施形態に係るフリップフロップ回路FF30の構成を示す図である。フリップフロップ回路FF30は、第1の実施形態に係るフリップフロップ回路FF10において、Cエレメント回路CE13を省略した構成である。フリップフロップ回路FF30も、第1の実施形態に係るフリップフロップ回路FF10と同等のエラー耐性を有している。また、フリップフロップ回路FF20FF30は、フリップフロップ回路FF10に比べて回路を構成する素子の数が少ない。そのため、フリップフロップ回路FF20FF30は、小型化が必要な電子機器に好適である。また、エラー耐性をさらに高めるために、フリップフロップ回路FF20FF30においても、センシティブノード間の距離をできるだけ大きくすることが望ましい。具体的には、図22に示すフリップフロップ回路FF20では、ノードn1n2n3間、ノードn4n5n6間、およびノードn7n8n9間のそれぞれの距離を、できるだけ大きくすることが望ましい。また、図23に示すフリップフロップ回路FF30では、ノードn1n2n3間、ノードn4n5n6間、およびノードn10n11n12間のそれぞれの距離を、できるだけ大きくすることが望ましい。フリップフロップ回路FF20FF30において、センシティブノード間の距離は、0.86μm以上であることが好ましい。さらに好ましくは、当該距離を1.75μm以上、さらに好ましくは、当該距離を3.50μm以上とすることにより、さらにソフトエラー耐性を高めることができる。フリップフロップ回路を用いた電子機器の一例本発明は、あらゆる電子機器に適用可能であるが、その電子機器が液晶表示装置である場合の例について説明する。図24は、本実施形態に係る液晶表示装置1の要部構成を示すブロック図である。液晶表示装置1は、液晶パネル2、ゲートドライバ3、ソースドライバ4およびコントローラ5を有している。ゲートドライバ3は、コントローラ5から入力される動作クロック等に基づいて、液晶パネル2内のゲートラインを順次走査するための走査信号を出力する。ソースドライバ4は、コントローラ5から入力された表示データを時分割して、時分割された表示データをD/A変換することにより、表示対象画素の明るさに応じた階調表示用のデータ信号を液晶パネル2に出力する。ここで、ゲートドライバ3は、特許請求の範囲に記載の半導体装置に相当するものであり、複数のフリップフロップ回路がカスケード接続されたシフトレジスタで構成されている。各フリップフロップ回路の出力端子は、次段のフリップフロップ回路および液晶パネル2内のゲートラインに接続されている。また、液晶表示装置1では、ゲートドライバ3を構成するフリップフロップ回路として、上述したフリップフロップ回路FF10を用いている。これにより、液晶表示装置1は、ソフトエラーに起因する乱れが殆ど生じることのない高品質の画像を表示することができる。付記事項本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続されている、ことを特徴としている。本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている、ことを特徴としている。上記の構成によれば、第1のCエレメント回路は、第1のマスタラッチ回路の反転出力と第2のマスタラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第2のCエレメント回路は、第1のマスタラッチ回路の非反転出力と第2のマスタラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第1および第2のマスタラッチ回路のいずれかの出力が反転しても、第1および第2のCエレメント回路の出力は反転しない。すなわち、第1および第2のインバータ回路は、第1のCエレメント回路からの出力のウィークキーパー回路としての機能と、第2のCエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第1および第2のCエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。また、ソフトエラーによって第1および第2のCエレメント回路のいずれかの出力が反転しても、反転した出力が第1および第2のスレーブラッチ回路にラッチされることを防止することができる。また、相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたCエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、第1および第2のCエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路のCエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。よって、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路に比べて、回路面積をさらに小さくすることが可能である。相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたCエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、ばらつきによってウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧が変化しても遅延時間に与える影響が小さい。また、保持データの書き換えが容易であるため、ウィークキーパー回路を構成するトランジスタのサイズを小さくする必要がない。そのため、ウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧のばらつきが小さくなり、遅延時間のばらつきが改善する。したがって、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができる。本発明に係るフリップフロップ回路では、さらに遅延回路を備え、前記入力データは、前記遅延回路を介して第2のマスタラッチ回路に入力されることが好ましい。上記の構成によれば、入力データをフリップフロップ回路に出力する組合せ回路等に高エネルギー中性子が衝突することによりソフトエラーが発生しても、遅延回路によって、第1および第2のマスタラッチ回路の両方がエラーパルスをラッチすることを防止することができる。よって、フリップフロップ回路のエラー耐性をさらに高めることができる。本発明に係るフリップフロップ回路では、第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、第4のCエレメント回路の出力端子と第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノード、第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、第3のCエレメント回路の出力端子と第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、第7~第9の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることが好ましい。本発明に係るフリップフロップ回路では、第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第7~第9の各ノード間の距離が、0.86μm以上であることが好ましい。本発明に係るフリップフロップ回路では、第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることが好ましい。上記の構成によれば、センシティブノード間の距離が大きいため、ソフトエラー耐性をさらに強化することができる。本発明に係る半導体装置は、上記のいずれかのフリップフロップ回路を備えている。また、本発明に係る電子機器は、上記の半導体装置を備えている。"