無線周波数キャリアのエンベロープを調整可能な複数の選択可能スイッチングデバイスを有し、入力信号を前記無線周波数キャリアに変換するデジタル制御型電力発生段DPAと、PWM制御信号を生成するよう配置され、前記DPAの前記複数の選択可能スイッチングデバイスに動作上結合可能であるPWM発生器とを有し、前記PWM発生器は、前記PWM制御信号を前記複数の選択可能スイッチングデバイスの一部に入力して、PWM信号が前記DPAから出力されるエンベロープ無線周波数キャリアを調整するようにする、集積回路。前記DPAを有する無線周波数デジタル-振幅変換器RF-DACを有し、前記RF-DACは、デジタルキャリア信号を受信する少なくとも1つの第1クロック入力部と、入力デジタルエンベロープ信号を受信する少なくとも1つの第1データ入力部とを有する、請求項1に記載の集積回路。前記複数の選択可能スイッチングデバイスは、前記第1クロック入力部及び前記第1データ入力部の両方と結合されているデジタル制御スイッチのアレイを有し、前記デジタル制御スイッチのアレイの第1部分は、前記第1データ入力部での信号に略比例する振幅を有して前記DPAから出力される前記無線周波数キャリアのエンベロープを生成し、前記デジタル制御スイッチのアレイの第2部分は、前記PWM信号を介して前記無線周波数キャリアのエンベロープに加えられる付加的な無線周波数信号を生成するよう配置される、請求項2に記載の集積回路。前記PWM発生器は、前記DPAから出力される前記エンベロープ無線周波数キャリアを調整する前記PWM信号を制御する前記PWM制御信号の遅延を制御するよう配置される遅延コントローラを有する、請求項1乃至3のうちいずれか一項に記載の集積回路。前記PWM発生器は複数のインバータを有し、該複数のインバータの数は、前記PWM信号が前記DPAから出力される前記エンベロープ無線周波数キャリアを調整するように前記複数の選択可能スイッチングデバイスの一部に与えられる前記PWM制御信号のパルス幅を設定するよう、動的に選択される、請求項1乃至4のうちいずれか一項に記載の集積回路。前記PWM信号は、前記DPAの信号タイミングを制御するよう、前記DPAから出力される前記エンベロープ無線周波数キャリアに加えられる、請求項1乃至5のうちいずれか一項に記載の集積回路。前記PWM発生器は、前記複数の選択可能スイッチングデバイスの一部に前記PWM制御信号を与えて、中心PWM信号又は非中心PWM信号のどちらかが、前記DPAへの前記入力信号の相対的なパルス位置に依存して、前記DPAから出力される前記エンベロープ無線周波数キャリアを調整するようにする、請求項1乃至6のうちいずれか一項に記載の集積回路。前記中心PWM信号の相対的なパルス位置を制御するように、当該集積回路によって用いられるメインクロック信号の遅延を調整するよう配置されるパルスセンターモジュールを更に有する、請求項7に記載の集積回路。前記PWM発生器に動作上結合可能であるメモリを更に有し、前記メモリは、非中心PWM信号を動的に生成することに付随する複数の振幅及び/又は位相パラメータと、前記DPAに関連する極座標データとを含むグループから少なくとも1つを記憶するよう配置され、前記複数の振幅及び/又は位相パラメータの少なくとも1つに基づいて前記PWM信号がプレディストーションされるようにする、請求項1乃至8のうちいずれか一項に記載の集積回路。前記PWM発生器は、位相変調された無線周波数キャリアのベースバンド振幅が制限されたピーク対最小比を有する場合に、動的非中心インクリメンタルPWM信号を生成するよう配置される、請求項7乃至9のうちいずれか一項に記載の集積回路。前記複数の選択可能スイッチングデバイスの一部は、DPA送信の無線周波数バースト内で、無線周波数周期の正側半サイクルの間、制限された期間にアクティブにされる、請求項1乃至10のうちいずれか一項に記載の集積回路。少なくとも2つのサブメモリ要素を有するメモリに動作上結合される乗算器を更に有し、それにより、第1メモリが、第1出力を生成するよう前記DPAに印加される振幅信号の整数ワードに応答し、かつ、第2メモリが、第2出力を生成するよう分数ワードに応答して、前記非中心PWM信号の生成において適用される位相補償が前記第1メモリ及び前記第2メモリのそれぞれの出力の乗算であるようにする、請求項7乃至11のうちいずれか一項に記載の集積回路。複数の選択可能スイッチングデバイスを有するデジタル制御型電力発生段DPAから出力される無線周波数キャリアのエンベロープを制御する方法であって、PWM制御信号を生成するステップと、前記PWM制御信号を受信するよう前記複数の選択可能スイッチングデバイスの一部を選択し、それに応答して、前記PWM制御信号の無線周波数デューティサイクルを調整することによって、前記DPAから出力されるエンベロープ無線周波数キャリアを調整するPWM信号を生成するステップとを有する方法。入力振幅サンプルを含む、送信される入力信号を受信し、該入力信号を整数部分及び分数部分に分け、前記分数部分をPWM発生器に入力して、前記PWM制御信号を生成するステップと、前記生成されたPWM信号に前記入力信号の前記整数部分を加えるステップとを有するグループから少なくとも1つのステップを実行するステップを更に有する、請求項13に記載の方法。無線周波数キャリアのエンベロープを調整可能な複数の選択可能スイッチングデバイスを有し、入力信号を前記無線周波数キャリアに変換するデジタル制御型電力発生段DPAと、PWM制御信号を生成するよう配置され、前記DPAの前記複数の選択可能スイッチングデバイスに動作上結合可能であるPWM発生器とを有し、前記PWM発生器は、前記PWM制御信号を前記複数の選択可能スイッチングデバイスの一部に入力して、PWM信号が前記DPAから出力されるエンベロープ無線周波数キャリアを調整するようにする、無線通信ユニット。上記を鑑み、RF-DACの改善された振幅分解能及びそのための方法が必要とされる。従って、本発明は、上記の欠点の位置又はそれ以上を1つずつ又は組み合わせて軽減し、緩和し、又は取り除こうとする。本発明の態様は、添付の特許請求の範囲で記載されるような、集積回路コントローラ、デジタル制御型電力増幅器DPAの出力を制御する方法、及び無線通信ユニットを提供する。本発明のこれらの及び他の態様は、以下で記載される実施形態から明らかであり、これらの実施形態を参照して説明される。本発明によれば、RF-DACの改善された振幅分解能のための集積回路、通信ユニット及び方法を提供することが可能となる。本発明の更なる詳細、態様及び実施形態は、単なる一例として、図面を参照して記載される。図中の要素は、明りょうさ及び簡単のために表されており、必ずしも実寸どおりに図示されているわけではない。同じ参照符号が、理解を容易にするために、それぞれの図に含まれている。本発明の例について、パルス幅変調PWMを用いる無線周波数デジタル-振幅変換器RF-DACを有する集積回路ICに関して記載する。本発明の例において、PWMはインクリメント方式で適用される。従って、以下、語インクリメンタルPWMiPWMは、PWM信号に対する調整例えば、インクリメント又はディクリメントを含むよう使用されてよい。RF-DACは、デジタル制御される電力増幅器DPAの概念に基づく。一般に、RF-DACは多数のコンポーネントを有し、そのうちの1つは電力発生段である。以下、かかる電力発生段は、この語が文字通り幅広く使用されるように、DPAとの関連で記載される。上記にもかかわらず、幾つかの例におけるDPAはRF-DACICの外部に設けられている他のコンポーネントを備えるRF-DACと同等であるために、幾つかの例において、これらの2つの語RF-DAC及びDPAが緊密に関連しており、2つの語はこれらから同義的に使用されてよい。完全のために、語DPAは、DPA入力がアナログRF信号ではなく、かつ、利得の概念がここでは不正確であるため、多少誤った名称であると知られている。上述された語の説明にもかかわらず、当業者には当然に、ここで記載される発明概念は、如何なるタイプRF-DAC設計で具現されてもよい。本発明の実施例は、RF-DAC性能の分解能を改善するために、アナログ信号の典型的な電圧分解能よりむしろ、デジタル信号エッジ遷移の時間領域分解能に焦点を当てる。このようなアプローチは、大規模highlyscaledCMOS技術を用いる場合に、特に有用である。本発明の例は、RF-DACとして使用され、デジタルワードをRFキャリアの振幅に変換するよう配置されるデジタル制御型電力増幅器DPAに関しても記載される。このように、本発明の例は、弾性表面波SAWのない実施例えば、必ずしもRF出力ピンに接続されている送信バンドパスフィルタを必要としない設計から恩恵を受けることができる。本発明の例は、第3世代パートナーシッププロジェクト3GPPによって標準化されているEDGEときどき2.5Gとも呼ばれる。動作に関しても記載される。これは、フラットなQノイズがEDGE広帯域ノイズ仕様を満足するよう13ビットの振幅変調AM分解能を必要とする。RF-DAC性能の分解能を改善するためにアナログ信号の電圧分解能を適用する従来の技術を用いることは、デバイスマッチングのみによって10ビットを超えるAM分解能を達成するのは困難であると分かっている。本発明の実施例は、ファーアウトノイズの問題を軽減するのを助け、かつ、高度な変調規格を満足するのみならず、図1のデジタル型のポーラーアーキテクチャをマルチコアRF集積にとってより魅力的なものとするよう、記載される。本発明の実施例は、有意な分解能改善がインクリメンタルPWMによって達成されるRF-DAC構造を提案する。PWMは、信号が、時間領域の情報であるパルスの幅又は存続期間において運ばれるので、時間領域の動作である。現在のCMOS技術において、時間領域の処理は、参照により本願に援用されるRBStaszewski、DigitaldeepsubmicronCMOSfrequencysynthesisforRFwirelessapplication、米国テキサス大学博士論文、2002年7月に記載されるように、スイッチング時間がデバイススケーリングによって改善するので、電圧/電流領域の処理よりも高い分解能を達成することができる。新規かつ進歩的な振幅分解能の改善が、本発明の実施例において、デジタルポーラートランスミッタにより検証されるが、それはデジタル型I/Qアーキテクチャにも適用されてよい。本発明の実施例において、PWMは、相対的なパルス位置に依存して中心PWM及び非中心PWMに分類されてよい。中心PWMによる振幅分解能の改善は、参照により本願に援用される非特許文献10で与えられる。本発明の実施例は、非中心PWMによりPWMスキームを拡張し、それを実施及び性能に関して中心PWMスキームと比較する。本発明の実施例は、DPAの振幅分解能を改善するようPWMスキームの詳細を論じる。中心PWM及び非中心PWMは両方とも、パルス幅が直接的に選択される場合に、不正確なRF信号を生じることが示される。その場合に、正確なRF信号を生成するPWM信号のプレディストーションが与えられる。次いで、非中心PWMスキームのためのLUTサイズ低減技術が続く。中心PWM及び非中心PWMのための異なるポーラートランスミッタアーキテクチャが記載され、各PWMスキームの挙動シミュレーション結果は、記載される方法の利点を示すために与えられる。本発明の実施例は、図3に示されるように、PWM制御信号によって駆動される少なくとも1つの付加的な単位スイッチングデバイスによって拡大されるDPAを記載する。これにより、PWM発生器は、PWM信号がDPAから出力されるエンベロープRFキャリアを調整するように、複数の選択可能なスイッチングデバイスのサブセットにPWM制御信号を入力する。これに関連して、語調整するは、DPAから出力されるエンベロープRFキャリアをPWM制御信号により変更するよう、加えること、減じること、組み合わせること、インクリメントすること、ディクリメントすること、又は他の動作を行うことを含む。なお、幾つかの例において、DPAの振幅分解能は、例えばRF周期の正側の半サイクル内で短時間のインターバルの間にのみ付加されたスイッチングデバイスをオンすることによって、改善する。RF出力振幅は、時間インターバルによって制御され、分解能は、ターニングオンturningon信号の時間精度によって決定されてよい。ここで図3を参照すると、PWM駆動トランジスタを付加した振幅分解能改善回路300が示されている。図3におけるDPAの振幅分解能は、PWMの時間分解能によって制限される。最新のCMOSプロセスでは、スイッチング時間は、通常、技術スケーリングノードにつき0.7×だけ改善されるようになる。従って、時間領域においてより高い分解能を達成することは、電圧/電流領域におけるよりも容易である。65nmCMOSプロセスで、20psecの最小時間分解能は、プロセス、温度、及び電圧の各変動に対して保証するのが容易である。元のシステムにおけるスイッチングデバイスは、デジタル振幅信号の整数ワードintegerwordによって制御される。元のDPAの振幅分解能を高めるために、振幅の分数ワードfractionalwordは、図3における余分のスイッチングデバイスを制御する。このようにして、追加のデバイスが引き起こしうる最大エラーは、元のシステムの量子化ノイズよりも小さい。結果として、PWM信号における追加のノイズ又はジッタは、全体の性能に影響を及ぼさない。ここで図4を参照すると、a水平スライシング、b中心PWMによる垂直スライシング、及びc非中心PWMによる垂直スライシングによる振幅分解能改善の例が図式的に表されている。この問題を説明するよう、図4は、最初に、電圧又は電流信号において余分の3ビットを付加するための3つの異なる量子化方法400を表す。DPAのために、図4における垂直軸は、出力エンベロープに直接的に比例するスイッチングトランジスタの導電性又は電流を表し、その元の分解能は、図1のシステムにおける10ビットである。図4aは、信号の水平スライシングを示し、これは、DACのための従来の量子化方法である。図4b及びcは両方とも、出力振幅が垂直スライス信号の時間インターバルによって制御される場合に、信号の垂直スライシングを示す。図4bにおけるパルスは中心に位置し、一方、図4cにおけるパルスはt=0に整列されることに留意すべきである。この量子化方法は、パルス幅が有限数の量子化されるパルス幅を有するところのPWMである。追加パルスの位置に依存して、垂直スライシング方法は、図4b及びcに示されるように、中心PWM及び非中心PWMとして分類されてよい。水平スライシングスキームに関し、分解能は、デバイス不一致とともに、スイッチングトランジスタの利用可能な面積及び電力によって設定される。これは、最小デバイスサイズを制限する。対照的に、垂直スライシングスキームの分解能は、時間分解能によって設定される。従って、垂直スライシングは、時間分解能がより細かい場合に、同じ最小デバイスサイズを有して、水平スライシングよりも高い分解能を達成することができる。最新のナノメートルスケールのCMOS技術において、時間分解能はより良くなっており、PWMを用いることは、DPAの振幅分解能を改善するためのより良い選択のように思われる。ここで図4の第2の部分450を参照すると、d水平スライシングの分数部分、e中心PWMによる垂直スライシングの分数部分、及びf非中心PWMによる垂直スライシングの分数部分による振幅分解能改善メカニズムが表されている。図4の第2の部分450は、図4の第1の分数部分のみを表す。ここで、Tは、RFキャリア信号の時間周期であり、vは、水平スライシングを用いて単位スイッチングデバイスによって生成される電圧/電流レベルであり、τは、垂直スライシングのパルス幅である。振幅スイッチは、DCO半周期T/2の間にのみオンされることに留意すべきである。単位スイッチングデバイスによって生成される電圧/電流レベルのフルサイズは、1に正規化される。この例で、分数ワードは、8割増振幅レベルを有して、余分の3ビット分解能を加える。PWM信号のパルス位置は、キャリア信号の第1の半サイクルの中央にあってよい中心PWM。あるいは、それは、メインスイッチング波形と整列されてよい非中心PWM。直感的に、図4d、e及びfの全ての信号は、信号の全面積が同じであるから、電力に関して同じである。しかし、参照により本願に援用される非特許文献5で指摘されるように、それらはDCにおいてのみ同等である。水平及び垂直スライシング信号のフーリエ変換は下記の通りである。XHjω、XCjω、及びXNCjωは、それぞれ、水平スライシング信号、中心PWM信号、及び非中心PWM信号である。図4の例で、vは3/8であり、τは3/8×T/2である。図5は、各場合のフーリエ変換の振幅及び位相を表し、それは、水平及び垂直スライシングが1/Tヘルツのキャリア周波数において同じでないことを明示する。最初に、水平スライシングのフーリエ変換の振幅は、垂直スライシングのそれとは異なっている。第2に、非中心PWMによる垂直スライシングの位相は、水平スライシングの位相とは異なっているが、中心PWMの位相は、水平スライシングの位相と同じである。RF-DACは、入力デジタルコードに対応するキャリア周波数で信号を生成することを目的としている。従って、図5における垂直スライシング信号は、たとえそれが正確なDC信号を生成するとしても、不正確なRF信号を生成する。RF-DACによる不正確なRF信号は、より高い量子化ノイズを生じさせる。キャリア周波数ω=2π/Tでのフーリエ変換は、RF-DACのための量子化ノイズ分析のために試験されるべきであり、それらは下記の通りである。図6は、パルス幅及び水平スライシングレベルの関数として1及び2において導出される8レベル水平及び垂直スライシング信号のキャリア周波数での振幅を表す。2及び3の振幅は同じであることに留意すべきである。キャリア周波数での最大振幅は、単純な量子化エラー推定のために1に正規化され、下記の表1は、各入力コードごとのRF振幅及び対応する量子化エラーを示す。表1で、垂直スライシングの量子化エラーの範囲は、1/16=0.0625よりもずっと大きい。それは、垂直スライシングによる量子化ノイズが水平スライシングのそれよりも大きいことを意味する。量子化ノイズ電力は、エラーの確率が均一に分布しているとすると、確率密度関数によって推定可能である。計算されるノイズ電力は、水平スライシングが3ビット分解能を達成し、一方、垂直スライシングが0.9ビット分解能しか達成しないことを示す。従って、PWMによる分解能改善は、図6及び表1に示されるように、垂直スライシング信号のDC振幅が水平スライシング信号のDC振幅と一致するようにパルス幅が選択される場合に、大幅に損なわれる。非中心PWMによる垂直スライシングは、位相不一致により、より一層信号を歪ませる。1及び2におけるフーリエ変換の位相は、v又はτにかかわらず、-π/2であるが、3における位相はτに依存する。従って、水平スライシング信号及び非中心PWM信号のフーリエ変換の位相は、τがT/2でない限り、相違する。このようにして、非中心PWMの位相は、正確なシンボル表現のために、補償されるべきである。位相補償の重要性が図7に提示されている。図7は、位相エラーの有無によるI/Q平面におけるEDGEシンボルの一例の軌跡を表す。図7aは、如何なる振幅/位相量子化も伴わない理想的なシンボル軌跡を示す。図7bは、振幅量子化を伴うシンボル軌跡を示す。この場合には位相エラーは存在せず、それにより、そのスペクトルは、振幅量子化エラーにより、ノイズのみを示す。水平スライシング及び中心PWMは、このシンボル軌跡を示す。図7cは、振幅量子化及び位相エラーを伴う軌跡を示す。たとえそれが図7bと同じ振幅量子化を有するとしても、位相エラーは、起伏のあるシンボル軌跡を生じさせ、これはスペクトルにおいて更なるノイズを引き起こす。[PWM信号のプレディストーションpredistortion]PWMの振幅歪みは、中心及び非中心PWMの両方について存在する。対照的に、位相歪みは、非中心PWMによってのみ引き起こされる。最初に、どのように中心PWMの振幅歪みを回避又は低減するかについて論じる。これは、非特許文献10において簡単に紹介されている。次いで、非中心PWMの位相及び振幅歪みについて論じる。[中心PWMのためのPWM信号のプレディストーション]水平スライシングと中心PWMとの間の振幅不一致に対する1つの解決法は、キャリア周波数での垂直スライシングの振幅が対応する水平スライシングの振幅と同じであるように、垂直スライシングのためのパルス幅を選択することである。式4は、どのように中心PWM信号のためのパルス幅を選択するのかを示す。パルス幅が式4を満足する中心PWM信号は、キャリア周波数で、対応する水平スライシング信号と同じ振幅を有する。中心PWM信号は水平スライシング信号と同じ位相を有することに留意すべきである。このようにして、位相歪みは、中心PWM信号に関しては懸案事項ではない。図8は、式4を満足する中心PWM信号のフーリエ変換の振幅の例である。図8で、キャリア周波数での中心PWM信号の振幅が水平スライシング信号の振幅と同じであることは明らかである。表2はパルス幅の一例を示し、かかる例に関し、キャリア周波数での振幅及び位相は、対応する水平スライシング信号のそれらと同じである。表2に示されているパルス幅を用いる中心PWM信号の振幅分解能も、水平スライシング信号のそれと同じである。あいにく、表2に示されているパルス幅は、高精度のDLL又は高分解能の遅延ライン等の正確な遅延コントローラによらずに生成するのが極めて困難である。従って、このようなPWM生成は実際的ではない。PWM信号は、そのパルス幅がある安定な遅延の整数倍である場合に、より容易に発生する。表3は、パルス幅がT/16の整数倍であるところの例を示す。それは、また、式4を満足する対応する水平スライシング信号を示す。単純な遅延チェーンにより、表3に示されるようなパルス幅は生成され得る。従って、それは、より良い実施上の選択である。しかし、所望の水平スライシング信号と表3に示されるパルス幅との関係は、非線形である。プレディストーションデジタルLUTは、このマッピングを実施するために利用されてよく、プレディストーションLUTの内容は、振幅量子化エラーが最小限とされるように選択されるべきである。表4は、中心PWMの適切なパルス幅に入力コードをマッピングするためのプレディストーションデジタルLUTの一例を示す。表4の例で、LUTは、5ビット入力を8入力パルス幅にマッピングする。LUTマッピングは、振幅量子化エラーが最小限とされるように、キャリア周波数で入力コードと出力振幅との間の関係を線形化する。表4における量子化エラーの範囲は、ときどき、±1/16=±0.0625である理想的な8レベル信号の最大量子化エラーよりも大きいことに留意すべきである。図6は、表4におけるLUTの量子化ノイズがより大きくなる理由をより詳細に説明している。量子化ステップは、図6に示されるように、パルス幅が比較的短い場合に、8レベル水平スライシングのものよりも大きい。従って、プレディストーションLUT及び8レベル中心PWMによる量子化エラーは、理想的な3ビット水平スライシングのものよりも大きい。表4におけるLUTを用いる中心PWMの量子化ノイズ電力は、また、確率密度関数によって計算されてよく、キャリア周波数での計算された振幅分解能は、2.6ビットである。表2及び表3から分かるように、PWM信号のRF電力を線形化する2つのオプション、すなわち、均一なデータ入力を不均一なパルス幅にマッピングすること表2、及び不均一な入力を均一なパルス幅にマッピングすること表3が存在する。明らかに、均一から不均一へのマッピングは、3ビット分解能を達成するための犠牲を必要とせず、一方、不均一から均一へのマッピングは、0.4ビットだけ分解能低下を示す。しかし、表3におけるパルス幅は、単純な遅延チェーンを用いて容易に発生する。プレディストーションLUTは、また、デジタルCMOSプロセスでの実施が容易である。従って、振幅分解能の劣化をほとんど有さずにシステム全体の複雑性を最小限とするのを助ける中心PWMのためのプレディストーションLUTを用いることが提案される。[非中心PWMのためのPWM信号のプレディストーション]中心PWMとは対照的に、水平スライシング信号及び非中心PWM信号のフーリエ変換の位相は相違するので、非中心PWMに関しては、位相補償が必要とされる。従って、非中心PWM信号によって生成される位相エラーは補償されるべきである。新規かつ進歩的なPWMスキームは、RF信号の位相を扱うことができる、PLLを備えたデジタルポーラートランスミッタを有して検証される。PLLは、位相エラーを補償することができるが、位相信号経路のために付加的なLUTを必要とする。非中心PWMのフーリエ変換の位相のみならず振幅も、中心PWM信号のものとは相違する。式1、2及び3は、振幅信号の分数部分のフーリエ変換でしかない。整数部分及び分数部分の両方を含む完全な信号のフーリエ変換は下記の通りである。ここで、[外1]は、それぞれ、整数部分及び分数部分の両方を含む水平スライシング、中心PWM及び非中心PWMのフーリエ変換である。Vは、DPAによって生成される整数部分である。幾つかの実施例において、ここで記載されるように、DPAは、全DPAの組例えば、電力発生段全体の組を含んでよい。式5及び6における整数部分及び分数部分の位相は、同じである。従って、式6における中心PWM信号の分数部分が、式5における目標とする水平スライシング信号のものと同じである場合に、完全な信号の振幅は同じである。言い換えると、中心PWMのためのτはvのみに依存し、Vには依存しない。しかし、式7に示されるように、非中心PWM信号の分数部分の位相は、整数部分の位相とは相違する。従って、最終的な信号の振幅は複素平面におけるベクトル和である。図9は、より明らかに状況を表す。中心及び非中心PWMのための適切なパルス幅τを選択する目的は、整数部分を含む信号全体を、図9aに表されている理想的な水平スライシング信号と同じにすることである。中心PWMに関し、それは、パルス幅τがvによってのみ決定され、整数部分Vとは無関係であるため、単純なタスクである。しかし、非中心PWMに関し、分数部分の位相は整数部分の位相とは同じでない。結果として、信号全体の振幅は、図9cに示されるように、整数部分及び分数部分のベクトル和である。ベクトル和は、整数部分のみならずパルス幅τの関数である。従って、非中心PWMのための振幅プレディストーションLUTは、整数部分を考慮すべきであり、一方、中心PWMのためのLUTは、その入力として分数部分しか取らない。言い換えると、非中心PWMのための振幅プレディストーションのサイズは、中心PWMのためのLUTよりも大きくなければならない。一例として、非中心PWMのための振幅プレディストーションLUTの全長サイズは、振幅の整数ワードが10ビットであり、かつ、分数ワードが5ビットである場合に、32768ワード15ビット=10ビット5ビットであるべきである。しかし、中心PWMのための振幅プレディストーションLUTのサイズは、LUTが入力として分数部分しか取らないために、たった32ワード5ビットである。然るに、非中心PWMは、中心PWMよりもずっと大きい振幅プレディストーションLUTを必要とする。それでもなお、ある条件下で、非中心PWMのための振幅プレディストーションLUTのサイズは、近似によって有意に低減可能である。下記の式に従って、整数部分の位相は、常に虚数であり、分数分の位相は、τに依存する実数部分及び虚数部分の両方を有する。実数部分は分数ワードからのみ派生することに留意すべきである。下記の式は、実数部分及び虚数部分に分けられ、実数部分は、以下のように、整数部分Vが分数部分よりもずっと大きい場合に、無視可能である。式8は、Vが十分に大きい場合に有効である。図10から分かるように、ベースバンド信号の整数部分を表すVが、虚数部分と比較して実数部分が無視できるほど増大する場合に、θは極めて小さくなる。従って、式8は、大きな振幅信号ための極めて良好な近似である。EDGE信号に関し、振幅は、信号のピーク対最小比を約16.4dBに保つために、ある振幅よりも常に大きい。ベースバンド入力信号がEDGE信号である場合に、Vは、式8に係る条件を満足するほど十分に大きくなりうる。EDGE信号に関する式8の有効性は、シミュレーションによって確認され、その結果は後で述べられる。式8が有効である場合、中心PWMと同じサイズの振幅プレディストーションLUTが、非中心PWMの振幅プレディストーションのために用いられてよい。LUTは、下記の式に基づいて実現されるべきである。さらに、図9cは、非中心PWM信号の位相が整数ワードのみならずτにも依存することから、振幅プレディストーションのみならず、位相補償LUTも振幅の整数部分を考慮すべきであることを示す。結果として、位相プレディストーションLUTのサイズは非常に大きい。しかし、特定の近似技術が、そのサイズを低減するのにも役立つことができる。図10は、理想的な水平スライシング信号及び対応する非中心PWM信号の比較1000を示す。複素平面全体は、単純なtan-1近似のために、反時計回りに90度だけ回転される。非中心PWMによる位相歪みの量はθであり、下記の通りである。従って、位相プレディストーションの量は、下記の通りであるべきである。ここで、φは、非中心PWM信号のための必要とされる位相プレディストーションである。テイラー展開によるtan-1の近似は、下記の通りである。図10bに示されるように、整数部分が増大する場合にθは0に収束するから、式12は、整数部分が十分に大きい限りは有効である。かかる近似により、式11は、下記のような単純な閉形表現となる。式13は、位相プレディストーションLUTが2つのより小さいLUT及び乗数に分けられることを暗示する。1つのLUTは、振幅信号の整数ワードをとり、1/Vを計算し、一方、他のLUTは、分数ワードをとり、cosπτ/Tsinπτ/Tを計算する。位相補償の総量は、それら2つの出力の乗算である。このように、位相プレディストーションLUTは、それほど複雑でなく実施可能である。ポーラートランスミッタで、RFPAのAM-PM歪みを補償するLUTは、既にシステムにおいて存在する可能性が高い。この場合に、1/Vに係るLUTは、既存のAM-PMプレディストーションLUTと組み合わされてよく、cosπτ/Tsinπτ/Tを計算する分数ワード入力及び乗数を有する小さなLUTがさらに必要とされる。式13の有効性は、図11に示されるように、確認される。整数ワードは、0から1023の範囲にある10ビットであり、分数ワードは5ビット32レベルである。式13における近似は、入力コードが100を超える場合に、式11とうまく一致するが、それらは、入力コードが6よりも小さい場合は相違する。入力コードは、ポーラートランスミッタにおける入力ベースバンド信号の振幅を表すが、目下、非中心PWMのための位相補償が扱われていることに留意すべきである。EDGE信号に関し、入力コードは、先に説明されたようにそのピーク対最小比を保つために、ある振幅よりも常に大きい。結果として、式13は、後述されるシミュレーションによって確認されるように、EDGEのための極めて良好な近似である。ポーラートランスミッタの位相経路の分解能は、システム全体の複雑さに影響を与える他の制限である。位相プレディストーションLUTのサイズは、入力分解能のみならず、PLLの位相入力となる出力分解能にも依存する。ADPLLが用いられる場合、ADPLLの位相入力の分解能も、例えばDCO、デジタルループフィルタ及びTDC等の構成ブロックの複雑さに影響を与える。非中心PWM方法の必要とされる位相分解能は、シミュレーションによって決定可能であり、種々の位相分解能による結果については後述する。非中心PWMのための位相補償1200は、図12に表されるように、瞬時に起こるべきであるすなわち、十分幅広いバンド幅を有することに留意すべきである。それは、ADPLLが、2点変調等の特別の方法を用いるべきことを意味する。参照により本願に援用される非特許文献9は、瞬間の位相/周波数シフトのためにフィードフォワード経路を用い、さらに、閉ループ反作用closedloopcounteractを補償するためにプレディストーション経路を用いる。従って、図12に示される瞬時の位相シフトが可能である。[PWMを用いる振幅分解能改善]上記の分析を鑑み、PWM発生器を用いるポーラートランスミッタの振幅分解能を改善するためのアーキテクチャについて記載する。中心PWM及び非中心PWMのためのアーキテクチャは、それらの異なった特性のために、相違するはずである。最初に、非特許文献10で開示される中心PWMのためのアーキテクチャについて論じ、次いで、非中心PWMのためのアーキテクチャを紹介する。PWM発生器において使用される単純な遅延チェーンについても記載し、その回路レベルシミュレーション結果を示す。最後に、中心及び非中心PWM方法について比較を行う。[中心PWMを用いるアーキテクチャ]ここで図13を参照すると、中心PWM信号を生成するPWM発生器を備えるポーラートランスミッタのアーキテクチャ1300の一例が、本発明の幾つかの実施例に従って表されている。アーキテクチャ1300は、図1に表されている元のポーラートランスミッタから拡大されていることに留意すべきである。太線で表されている構成ブロックは、元のポーラートランスミッタに加えられ、その振幅分解能を改善する。図13で、PWM発生器1302は、2NのPWMレベルの中心PWM信号を生成する。元の振幅信号はNAビットである。整数部分はNintビットであり、それは直接的にDPAのスイッチングトランジスタを駆動する。Nfracビット信号は、振幅信号の分数部分であり、式4に基づいて実現される中心PWMのための振幅プレディストーションLUT1304に入る。LUT1304は、Nfracビット入力及びNPWMビット出力を有する。それは、最新のCMOSプロセスにおいて、そのサイズがたった2Nfracワードであるから、極めて小さい面積しか占有しない。この実施例において、入力としては5ビット分数ワードが使用され、出力としては12レベル中心PWM信号が使用された。これらは、プレディストーションLUT1304において32個の4ビットデータワードによって表される。従って、中心PWMのために必要とされるLUTのサイズは、25ワード×4ビット=128ビットである。このLUTは、また、面積を最小限とするように、元のポーラートランスミッタにおけるDPAのためのLUTと統合されてよい。ここで図14を参照すると、中心PWM発生器の概念ブロック図1400及びそのタイミング図の例が、本発明の幾つかの実施例に従って表されている。1つの例で、2つのパルス信号d1及びd2は、所望のパルス出力を生成するために、2つの単純な遅延チェーン1402及び1404により調整される。より良いセンタリング能力を達成するために、図13及び図14におけるパルスセンタブロック1306及び1406は、DLL又は高分解能遅延ラインとともに実施されてよく、メインクロック遅延を扱い、それによって、PWM信号のパルス位置を制御する。パルスセンタブロック1306/1406は、プロセス変動に対して図4bに表されるようにPWMの位置をキャリア信号の第1の半サイクルの中心に保つ点で、重要な役割を果たす。PWMが中心に位置しない場合、それは、出力信号の位相歪みを引き起こす。チャネルスイッチングは、パルス位置がクロック周期Tと相対的であることから、もう一つの問題である。従って、相対的なパルス位置は、クロック周期が変化する場合に変化する。パルスセンタブロック1306/1406は、どのTXチャネルが選択されようともパルス位置が常に中心にあるように、PWMのクロック入力clk1の遅延を変化させることができる。ここで図15を参照すると、非中心PWMによるポーラートランスミッタ1500の一例が、本発明の幾つかの実施例に従って表されている。新規のアーキテクチャは、図1における元のポーラートランスミッタから拡大される。図15で、PWM発生器は、2NのPWMレベルの非中心PWM信号を生成する。位相LUT1502は、入力として振幅信号のNfracビット分数ワードとり、式3によりcosπτ/Tsinπτ/Tを計算する。振幅信号のNintビット整数ワードは、逆数を計算する構成ブロック1504に入る。ブロック1504は、算術ロジック又はLUTであってよい。大部分の商用のポーラートランスミッタシステムには、AM-PMLUTが存在する。従って、1/inブロック1504は、単純に、既存のLUTと組み合わされてよい。位相LUT及び1/inブロック1504の組合せは、上述されたように、近似された位相プレディストーション値を計算する。振幅経路のための更なるLUT1506も使用され、それは振幅信号の分数ワードをとる。LUT1506の内容は、近似である式9に従って導出される。非中心PWMは、PWM発生器1508がメインクロックに参照される限りは、メインクロックと常に整列されるので、パルスセンタブロックはこの場合に不必要であることに留意すべきである。ここで図16を参照すると、非中心PWM発生の概念ブロック図1600及びそのタイミング図の例が、本発明の幾つかの実施例に従って表されている。この場合に、生成されるPWMは、メインクロックの立ち上がりと整列される。必要に応じて、図16における構成ブロックは、PWMが立ち上がりに代えてクロックの立ち下がりと整列するように、容易に変形可能である。その場合に、振幅及び位相プレディストーションLUTの内容は変更されるべきであるが、全体のアーキテクチャは同じままである。図16は、図14に示される中心PWM発生器と比較して、ただ1つの遅延チェーン1602しか必要としないことに留意すべきである。従って、図16のアーキテクチャは、全体として実施するのがより一層容易である。図14及び図16におけるPWM発生器は、遅延がデジタル制御可能である遅延チェーン1402/1404/1602を必要とする。PWM発生器のための単純なインバータに基づく遅延チェーン1700について以下に記載する。図17は、そのための回路を表す。インバータinv1、inv2、inv3及びinv4がカスケード接続されており、それらの入力ノードは、一部のインバータがある電圧に保持され、一方、残りのインバータは前の段からの信号を伝播するように、強制的に所望の論理レベルに設定されてよい。インバータinv1乃至inv4の各入力ノードには3つのとり得る状態、すなわち、ハイhigh、ローlow及び局所フローティングがある。インバータinv1、inv2、inv3、又はinv4の入力ノードがフローティングに設定される場合、そのノードの電圧は、前の段によって決定される。従って、そのインバータinv1、inv2、inv3、又はinv4はデジタル信号を伝播する。信号を伝播するインバータの数を制御することによって、回路の全体的な伝播遅延が変更可能である。図18は、どのように当該回路が4インバータ遅延1800を生成するのかを表す。リセット状態で、4つ全てのinv1乃至inv4の入力は、遅延チェーンの出力がローであるように、インバータinv1乃至inv4の入力ノードにあるプリセットデバイスによって、ある電圧に保持される。4インバータ遅延を生成するために、最後の3つのインバータinv2乃至inv4の入力はフローティングに設定される。このとき、最初の段が出力を決定する。従って、第1のインバータinv1の入力がハイになった後、信号は4つのインバータを通って伝播する。総体的な遅延は、delay=tclk-to-start14delayinvである。ここで、delayinvは、インバータ遅延であり、tclk-to-start1は、inv1の入力がハイになるのにかかる時間であり、クロックから信号の開始までの遅延クロックツースタートclocktostart時間である。tclk-to-start1は、プリセットデバイスのうちの1つのサイズP1と、inv1の入力ノードの総キャパシタンスとによって決定される。図19は、3インバータ遅延の場合1900を表す。3インバータ遅延を生成するために、最後の2つのインバータinv3及びinv4の入力はフローティング状態となる。最初の2つのインバータinv1及びinv2の入力がそれぞれ、ハイ及びローに設定される場合、信号は、最後の3つのインバータinv2乃至inv4を通って伝播し、3インバータ遅延を生成する。inv1の入力は、tclk-to-start1の前は依然としてローであることに留意すべきである。従って、inv1は、inv2の入力である出力を、tclk-to-start1の前はハイにしようとし、一方、N2は、inv2の入力をローにしようとする。N2がinv1のサイズよりもずっと大きい場合は、inv2の入力は、tclk-to-start1の前でさえ強制的にローになる。この場合に、inv2の入力がローになるのにかかる時間tclk-to-start2は、N2のサイズ及びinv2の入力ノードキャパシタンスによって決定される。N2のサイズが小さい場合は、inv1の入力がハイになった後にのみinv2の入力はローになることができるので、tclk-to-start2はtclk-to-start1よりも長い。いずれの場合にも、図19の総遅延はdelay=tclk-to-start23delayinvである。プリセットデバイスに対してより小さいインバータを用いることは、クロックツースタート時間を縮めるが、インバータ遅延を増大させる。このトレードオフは、記載される遅延チェーン回路のトランジスタサイジングのために考慮されるべきである。記載される遅延チェーン回路の最終的な伝播遅延は、デジタル信号によって制御される。従って、各段ごとに適切な制御信号を生成するデジタル回路が必要とされる。さらに、それらの信号は、遅延チェーンの出力が遅延されたクロックであるべき点で、クロックを参照されるべきである。図20は、各段ごとに制御信号を生成するようデジタル回路を有する遅延発生器2000の詳細を表す。クロックを供給される1つの入力部を備えたANDゲート及びORゲートが必要とされ、それにより、全ての制御信号はクロックと整列されることに留意すべきである。さらに、図20に示されるように、clk及び[外2]以下、バーclkと称する。の両方が必要とされる。バーclkは、通常、差動LC発振器を用いるPLLで利用可能である。図20の記載される回路の1つの欠点は、インバータ段の数が増えるほど、クロック信号の負荷がますます大きくなることである。しかし、メインクロックは、また、1024個の等価な単位スイッチングトランジスタから成るDPAを駆動しなければならない非特許文献1及び2。スイッチングトランジスタによるクロック負荷と比較して、遅延段によって引き起こされる付加的な負荷は相対的に小さい。従って、付加的なクロック負荷は、従来のDPA回路の際立った設計変更を必要としない。記載される遅延チェーン回路のレイアウト後シミュレーションは、例えば65nmCMOSプロセス等のナノスケールのCMOSプロセスにおいて行われる。設計されるインバータチェーンの総数は25であり、回路シミュレーション結果は、次項で記載されるシステムの挙動レベルシミュレーションに適用される。理想的には、記載される回路によって生成される遅延は、1インバータ遅延の整数倍上に述されたクロックツースタート時間をプラスしたものである。しかし、各インバータの遅延は、デバイス不一致のために相違する。インバータの遅延変動は、スペクトルモンテカルロSpectreMonteCarloシミュレーションによって推定される。推定される遅延変動は、また、次項で記載されるアーキテクチャの挙動シミュレーションのために考慮される。図21は、図20の回路の不整合を平均化された伝播遅延の例2100を図式的に表す。図22は、インバータ段の平均遅延及び標準偏差を表す。図22は、各インバータ段によるインクリメンタル遅延2200を表し、inv25の遅延は、クロックツースタート時間の寄与を含む。より多くのインバータをイネーブルとすることで、総伝播遅延は、1インバータ遅延に相当する約19.5psecずつ増大する。しかし、最小遅延は1インバータ遅延にクロックツースタート遅延をプラスしたものであるから、回路の最小伝播遅延は35psecである。各遅延の標準偏差は、1psecよりも小さい。これは、公称遅延の約5である。この結果は、後述されるように、挙動シミュレーションのために使用される。図23は、inv25を除いた各インバータ段の平均遅延2300を表す。inv25の遅延には、クロックツースタート遅延が含まれる。平均遅延2300は、入力コードが増大するにつれて、遅延が交互に僅かに上下することを示す。これは、インバータの立ち上がり及び立ち下がり時間の遅延不整合のためである。[中心及び非中心PWMの比較]中心及び非中心PWMは、上述されたように、非常に異なった特性を示し、それにより、それらは異なったアーキテクチャを必要とする。各場合のためのPWM発生器も、実際の実施において、異なった機能を示す。さらに、図14及び図16に示される例となるPWM発生が用いられるとすると、各PWM発生器の分解能は、それらが同じ単位遅延を有する同じ遅延チェーンを有する場合でさえ相違する。ここで図24を参照すると、1/8×T/2の単位遅延を有する中心PWM発生器及び非中心PWM発生器の分解能比較の図式的な例2400が、本発明の幾つかの実施例に従って表されているa中心PWM、b非中心PWM。図24は、様々なPWM分解能の理由を説明する。単位遅延時間はT/16である。起こり得る中心PWM信号の数は、パルスが全ての場合において中心に位置すべきであるから、4しかないが、非中心PWMの数は、図示されるように、8である。結果として、非中心PWMの時間分解能は、中心PWMの時間分解能の2倍である。理論上、非中心PWMは、中心PWMよりも良い振幅分解能改善を示すことができる。しかし、デジタルPLLの位相分解能はデジタル制御され、それは通常ほとんど負担なく極めて細かくされるが、非中心PWMの振幅分解能はシステムの位相経路の分解能によっても影響されることに言及する価値がある。非中心PWMの振幅分解能は、また、システムが、近似に基づいてサイズを低減されたLUTよりむしろ、振幅及び位相プレディストーションのためのフルサイズのLUTを用いる場合を除いて、ピーク対最小比が大きい信号等、特定のベースバンド信号について低減しうる。ADPLLを用いるEDGEトランスミッタに関し、非中心PWMは、EDGE信号のベースバンド振幅が上述されるように有限なピーク対最小比を有することから、より良い選択でありうる。表5は、中心及び非中心PWMによる記載されるアーキテクチャの比較をまとめる。位相補償の必要性とPWM発生器の複雑性との間には、PWM選択に係るトレードオフが存在する。明らかに、非中心PWM発生器は、中心PWM発生器よりも実施が容易であり、対応する中心PWMよりも良い時間分解能を達成する。しかし、非中心PWMは位相補償を必要とする。非中心PWMは、位相経路の分解能が十分であり、かつ、ポーラートランスミッタにおけるPLLが2点変調等の瞬間的な位相シフトの能力を有する限りは、内蔵される位相プレディストーションLUTがPWM信号の位相補償のために使用可能であるから、AM-PMプレディストーションLUTを備えたポーラートランスミッタのための好ましい選択でありうる。[PWMスキームによる例となるアーキテクチャの挙動シミュレーション]中心及び非中心PWMを用いる記載される振幅分解能改善の効果は、‘CppSimbehabioursimulatorpackage’httwwwcppsimcomで入手可能においてMPerrottによって著されるような挙動シミュレータによって確認される。シミュレーションファイル及び詳細な記載は、MPark著の文献‘behabiouralsimulationofanamplituderesolutionimprovementforanRFDACemployingPWMscheme’httpwwwcppsimcomtutorialshtmlで入手可能で見つけられる。記載されるアーキテクチャの主な目標は、DPAの振幅分解能を改善することである。従って、振幅経路のみが詳細にモデル化され、一方、位相経路は理想idealとしてモデル化される。ベースバンド入力信号は、EDGE信号の振幅成分である。出力スペクトルは、改善を示すよう元のDPAの挙動モデルのものと比較される。シミュレーションモデルにおいて、DPAへの入力は10ビットであるが、ベースバンドEDGEの振幅信号は15ビットである。従って、Nintは10であり、Nfracは5である。5ビット分数ワードは、PWM信号のパルス幅を制御する。25段遅延チェーンは、CppSimにおいてモデル化され、各段の公称遅延は20psである。これは、65nmCMOSにおけるレイアウト後シミュレーションに基づくインバータ段の最悪の場合の遅延である。DPAの非線形性は、元の10ビットDPA回路に基づいてモデル化される。この非線形性を線形化する振幅プレディストーションLUTは、DPAの測定される非線形性が、一般的に、参照により本願に援用される非特許文献8から知られるならば、シミュレーションモデルに含まれる。遅延チェーンの遅延不整合の影響も挙動シミュレーションに含まれる。スペクトルモンテカルロのシミュレーション結果は約5の遅延不整合を示すが、挙動シミュレーションが保守的であるよう10の遅延不整合が用いられる。[中心PWMによるシミュレーション結果]中心PWMのための振幅プレディストーションLUTは、遅延素子のシミュレーションされた公称遅延に基づいて実施され、その入力データは、Nfracが5であるから、5ビットである。シミュレーションにおけるキャリア周波数は1.0417GHzであり、その周期は960psである。これは、法定のGSM/EDGE周波数ではないが、960psが遅延段の公称遅延20psの整数倍であることから、シミュレーションの便宜上選択されている。図25は、元の10ビットDPA及び中心PWMによるDPAの出力スペクトル2500を示す。それは、また、振幅プレディストーションLUTの有無による中心PWMのスペクトルの比較を示す。DPAの量子化ノイズは、図25に示されるノイズスカートnoiseskirtを生じる。LUTを有する12レベルPWMを用いるシステムの量子化ノイズは、元の10ビットDPAのものよりも約18dB低い。このことは、DPAの振幅分解能が約2.7ビットだけ改善することを意味する。しかし、LUTを有さない中心PWMの量子化ノイズは、LUTを有するPWMのものよりも約10dB悪い。理論上、中心PWMのための振幅プレディストーションLUTは、遅延不整合が存在する場合に、各地縁談の正確な遅延に基づいて構成可能である。しかし、それは、遅延を測定する厳密な方法が必要とされるので、実際的ではない。この実施例において、PWMのためのLUTは、遅延素子の既知の公称遅延に基づいて実施されるとする。言い換えると、LUTは、プロセス変動のみについて較正され、遅延不整合に留意しない。従って、如何なる遅延不整合もLUTによって補償されず、全体の性能を悪化させる。図26は、10の遅延不整合により最大で3dBだけ量子化ノイズが増大することを示す出力スペクトル2600を示す。これは、元の10ビットDPAに対して2.2ビットの分解能改善をもたらす。10の遅延不整合を有してさえ、中心PWM方法のスペクトルは、関連するRXバンドに係る3GPPスペクトルマスクを満足する。図27は、PWMの位置が正確には中心にない場合にどの程度振幅分解能が低下するのかを示す出力スペクトル2700を示す。PWM信号の位置が18psecだけオフセットされる場合、最大で6dBよりも大きい量子化ノイズが予想される。実際の実施において、図13におけるパルスセンタブロック1306は、パルス位置を適切に制御する。従って、パルス位置エラーは性能を制限すべきでない。[非中心PWMに関するシミュレーション結果]図28は、元の10ビットDPA並びに位相補償を有する中心PWM及び位相補償を有さない中心PWMを用いるDPAの出力スペクトル2800を示す。シミュレーションにおいて使用される非中心PWM発生器の時間分解能は、20psである。これは、後述する遅延チェーン回路の公称の単位遅延である。遅延不整合は考慮されない。振幅及び位相プレディストーションは、近似技術を用いずに行われ、各LUTのサイズは、ベースバンド入力データが、後述されるシミュレーションにおいて見られるように15ビットであるから、この場合に215ワードである。非中心PWMを有するDPAの量子化ノイズは、元の10ビットDPAのものよりも20dB以上低い。これは、振幅分解能が少なくとも3ビットだけ改善されることを意味する。中心PWMよりも時間分解能が高いので、振幅分解能改善は、非中心PWMに関してずっと良いが、LUTのオーバーヘッドを必要とする。図28は、非中心PWMによるDPAの量子化ノイズが、位相補償がない場合に、より一層大きくなることを明らかにする。従って、位相補償は、非中心PWMにとって重要である。CppSimシミュレーションにおいて、位相補償は、可変遅延ブロックによって行われる。シミュレーション時間ステップは10psecであるが、位相補償のために必要とされる時間分解能は、図28におけるシミュレーションのためのフェムト秒よりもずっと小さい。シミュレーション時間ステップを低減することに代えて、非特許文献8で消化される信号離散か技術が高速なシミュレーションのために用いられる。図29は、式8で導出される非中心PWMのための近似による振幅プレディストーションがEDGE信号に適していることを示す出力スペクトル2900を示す。理想的な振幅LUT及び近似振幅LUTのそれぞれを有する非中心PWMのためのスペクトル間の差は、±0.2dBよりも小さい。従って、近似によりサイズが低減された振幅LUTが、分解能の低下を伴わずに、より簡単な実施のために用いられ得る。図30は、近似による位相補償もEDGE信号にとって十分に良好であることを証明する出力スペクトル3000を示す。理想的な及び近似された位相補償のスペクトルは、図30ではほとんど同じであり、2つのスペクトルの間の差は±0.4dBよりも小さい。従って、図15に記載される、サイズが低減されたLUTによるアーキテクチャは、EDGE信号にとって十分である。近似に基づいてサイズが低減された振幅及び位相プレディストーションLUTを有してさえ、図24で指摘されたように、主に、非中心PWM発生器の時間分解能が中心PWMのものの2倍もあることから、非中心PWMは中心PWMよりも良い分解能改善を示す。しかし、実際には、デジタルPLLにおける位相経路の分解能は、非中心PWMの場合に関して考慮されるべきである。図31は、様々な位相分解能による出力スペクトル3100を示す。明らかなように、位相分解能が低い場合に、量子化ノイズは増大する。図26と比較して、図31は、PWM発生器が2倍の時間分解能を有しているとしても、位相経路の分解能が0.05°よりも低い場合に、非中心PWMは中心PWMよりも悪いことを示す。従って、PLLの位相分解能は、一般に、非中心PWMにとってもう一つの設計制約である。ADPLLにおける典型的な位相分解能は1.5Hzであり、これはキャリア周波数の1GHzでの0.005°よりも約10000倍良い分解能を生じさせることに留意すべきである。従って、位相分解能は問題ではない。後述されるスペクトルモンテカルロシミュレーション結果は、スペクトルに対する不整合効果を見るために、挙動シミュレーションに適用される。10の標準偏差が、挙動シミュレーションのために使用される。図32は、10の遅延不整合を有する非中心PWMのための出力スペクトル3200の例を示す。位相分解能は、シミュレーションにおいて0.005°である。振幅及び位相LUTは、LUTのサイズを低減するよう、近似に基づいて実現される。遅延不整合は、約3dBだけ量子化ノイズレベルを増大させる。言い換えると、遅延不整合は、約0.5ビットだけ分解能を低下させる。従って、振幅分解能は、10の遅延不整合を有して非中心PWMが用いられる場合に、約2.5ビットだけ改善する。ここで図33を参照すると、無線通信ユニットときどき、第3世代パートナーシッププロジェクト3GPPに関してセルラー通信又はユーザ設備UEに関連してモバイル加入者ユニットMSと呼ばれる。のブロック図が、本発明の幾つかの実施例に従って示されている。無線通信ユニット3300は、望ましくは、MS3000内の送受信チェーン間で分離を提供するデュプレクスフィルタ又はアンテナスイッチ3304に結合されるアンテナ3302を有する。完全のために、当該技術で知られる受信器チェーンは、受信、フィルタリング及び中間又はベースバンド周波数変換を有効に提供する受信器フロントエンド回路3306を有する。フロントエンド回路3306は、信号処理機能部3308に直列結合されている。信号処理機能部3308からの出力は、例えばスピーカ、スクリーン又はフラットパネルディスプレイ等の適切な出力デバイス3310に供給される。コントローラ3314は、全体の加入者ユニット制御を支え、かつ、受信器フロントエンド回路3306及び信号処理機能部3308一般的に、デジタル信号プロセッサDSP3330によって実現される。に結合されている。コントローラ3314は、さらに、例えばデコーディング/エンコーディング関数、同期パターン、コードシーケンス、RSSIデータ等の演算レジメを選択的に記憶するメモリデバイス3316に結合されている。本発明の例に従って、メモリデバイス3316は前述のLUTを有してよい。送信チェーンに関して、これは、本質的に、信号処理モジュール3308に結合され、その後に、デジタル制御される電力増幅器DPA3324及びアンテナ3302に導く、例えばマイクロフォン又はキーパッド等の入力デバイス3320を有する。DPA3324は、コントローラ3314に動作上応答する。コントローラ3314は、一実施例において、動的インクリメンタルPWM信号を生成するよう配置されるPWM発生器を有し、又はそれに動作上結合されている。送信チェーンにおける信号処理機能部3308は、受信チェーンにおけるプロセッサとは区別して実施されてよい。代替的に、信号処理機能部3308は、図33に示されるように、送信信号及び受信信号の両方の処理を実施するよう使用されてよい。明らかに、無線通信ユニット3300内の様々なコンポーネントは、最終的な構造を有して個別的な又は一体化された部品形態で実現可能であり、従って、単に、アプリケーション特有又は設計選択である。図34は、本発明の実施例に従うPWMを用いるRF-DAC3400の例を表す。RF-DAC3400は、デジタル制御発振器DCO3425本例及び多数の更なる例において、外見上RF-DACの一部ではなく、RF-DACICへの入力を提供するよう構成されてよい。に動作上結合されている。DCO3425は、同調ワード入力信号3420を受信する。この信号は、本例において、FREFから数百MHzの範囲にあるサンプリングレートで零次ホールドzeroorderholdZOHである。DCO3425は、最初の入力をRF-DAC3400に提供する複数のコードに基づく~500psecのパルス幅の出力を有する。DCO3425からの出力3430は、整数DPA3435の第1のAND論理モジュール3445へ入力され、振幅制御ワードACW信号と論理積をとられる。第1のAND論理モジュール3445からの出力は、本例では増幅のためのスイッチトランジスタ3450の形をした電力発生段の整数部分に入力される。スイッチングトランジスタ3450の出力3455は整合ネットワーク3460に入力され、整合出力信号3495が生成される。動的インクリメンタルPWM信号は、パルススリマslimmer回路3465と、1又はそれ以上のLSBとともに使用される1又はそれ以上のトランジスタを有する分数DPA3490とを用いて生成される。パルススリマ回路3465は、DCO3425からの出力3430を受信するよう配置され、かつ、遅延制御信号3470によって制御されるDTC3475を有する。DCT3475からの出力3480は、DCO3425からの出力3430とともに、第2のAND論理モジュール3485に入力される。第2のAND論理モジュール3485の出力は、分数DPA3490のトランジスタへ入力される。分数DPA3490の出力は、適切に制御されたデルタエネルギを整合ネットワーク3460に投入することで、スイッチトランジスタ3450の出力を制御する。DPA出力ノードX3455での、すなわち、整合ネットワーク3460の前の信号のグラフィック表現が表される。DPA出力ノードX3455での信号のグラフィック表現は、整数DPA3435における標準のMOSスイッチ3450、及びインクリメンタルPWMiPWMを受ける分数DPA3490における1つのスイッチの和を表す。このように、PWM信号は、LSBビット及びLSBトランジスタに対してのみ適用される。図35は、本発明の実施例に従う図34のPWMを用いる例となるRF-DACのタイミング波形3500を表す。タイミング波形3500は、クロック信号CKV3505と、遅延クロック信号CKV_DLY3515と、第2のAND論理モジュール3485からのPS_Out信号3520とを有する。PS_Out信号3520は、分数DPA3490のトランジスタのスイッチングオンを制御する。第2のAND論理モジュール3485からのPS_Out信号3520のデューティサイクルがグラフ3525に示されており、デューティサイクルは0から50の間で変化する3530。CKVクロック信号3505に対するPS_Out信号3520のエッジの遅延は、波形3540に表されている。波形3540において、各ステップは、約20psec/500psecをLSBステップに与える。従って、付加的なインバータをオンすることによって、タイミング分解能は、約20psecであるよう設定可能である。1GHzのパルス幅は500psであり、従って、20psec/500psは相対分解能又は粒度granularityである。図36は、本発明の実施例を用いるよう適合された遅延セル設計3600の例を表す。この設計3600は、図34の遅延制御信号3480を生成するために用いられてよい。本例における遅延セル設計3600は、複数の直列結合されたr-s回路3640を有する。各r-s回路は、回路3610で示されるように実施されてよい。複数の直列結合されたr-sフリップフロップ3640の設定ポートsは、それぞれ、複数のそれぞれのAND論理モジュール3630から給電される。それぞれのAND論理モジュール3630の入力は、クロックCLK発生源3625及びデータビットd[0]~d[n]から供給される。このように、遅延セル設計3600から出力されるクロック信号遅延は、LUTに記憶されている値に基づいて決定可能なデータビットd[0]~d[n]を介して、動的に制御可能である。図37は、図34のPWMを用いる例となるRF-DACの電圧又は電流信号において余分の3ビット分解能を加えて、本発明の実施例に従うRF-DACの振幅分解能を改善するための2つの異なる量子化方法の例を表す。第1の例となる量子化方法は、水平スライシング3700を用い、第2の例となる量子化方法は、垂直スライシング3725を用いる。DPAに関し、垂直軸3705は、スイッチングトランジスタの電流又は導電性を表し、これは、出力エンベロープに直接的に比例する。水平スライシング3700を用いる第1の量子化方法はDACにとって従来の量子化方法であり、当該方法において、元の分解能はシステム10ビット量子化3710において10ビットであり、付加的な3ビット量子化分解能3715は、EDGEノイズ仕様を満足するのに通常必要とされる理想的な13ビットすなわち、10ビット量子化3710に付加的な3ビット量子化3715をプラスしたものを達成するために、水平スライシングにより与えられる。水平スライシングスキームに関し、分解能は、最小デバイスサイズを制限するデバイス不整合とともにスイッチングトランジスタの利用可能な面積及び電力によって設定される。第2の例となる量子化方法は、出力振幅が垂直にスライスされた信号の時間インターバルによって制御されるところの、信号の垂直スライシング3725を用いる。従って、この量子化方法はPWMに基づき、そのパルス幅は有限数の量子化されたパルス幅を有する。元の分解能はシステム10ビット量子化3710において10ビットであり、付加的な3ビット量子化分解能3740は、EDGEノイズ仕様を満足するのに通常必要とされる理想的な13ビットすなわち、10ビット量子化3710に付加的な3ビット量子化3740をプラスしたものを達成するために、垂直スライシングにより与えられる。従って、垂直スライシングスキームは、時間分解能がより高い場合に、同じ最小デバイスサイズ有して水平スライシングよりも高い分解能を達成することができる。最新のナノメートルスケールのCMOS技術において、時間分解能はますます高くなりつつある。従って、PWMを用いることは、DPAの振幅分解能を改善するためのより良い選択である。図38は、本発明の実施例に従う図34及び図37のPWMを用いるビット量子化の例において3ビット量子化を達成する2つの量子化方法の比較3800を図式的に表す。従って、第1の図式的な例は、水平スライシング3805の分数部分を表す。第2の図式的な例は、垂直スライシング3825の分数部分を表す。時間軸3820、3835で、Tは、RFキャリア信号の時間周期である。水平スライシング3805の第1の図式的な例で、3/8y軸点3810は、単位スイッチングデバイスによって生成される電圧/電流レベルである。垂直スライシング3825の第2の図式的な例で、T/2×3/8は、垂直スライシングのパルス幅3840である。振幅スイッチは、DCO周期の半周期すなわち、T/2の間しかオンされないことに留意すべきである。単位スイッチングデバイスによって生成される電圧/電流レベルのフルサイズは、1に正規化されるよう表されている。この例で、分数ワードは余分の3ビット分解能を付加するので、8割増振幅レベルが得られる。PWM信号のパルス位置は、この場合に、キャリア信号の第1の半サイクルの中心にあると推定される。直感的に、図38に表される両信号は、信号の総面積が同じであることから、電力に関して同じである。しかし、上述されたように、それらはDC3850においてのみ等価である。すなわち、図38は、水平及び垂直スライシングが、1/Tヘルツであるキャリア周波数では同じでないことを明示する。RF-DACは、入力デジタルコードに対応するキャリア周波数で信号を生成することを目的としている。従って、図37及び図38における垂直スライシング信号は、たとえ正確なDC信号が生成されるとしても、不正確なRF信号を生成する。RF-DACからの不正確なRF信号は、より高い量子化ノイズをもたらす。図39は、本発明の実施例に従う図38のPWMパルス幅を選択するためにデジタルプレディストーションを用いるビット量子化3900の例を表す。ここで、3ビット量子化プロセス3920は、8個のそれぞれのパルス幅3935、3940がPWM信号に適用されることを条件として、使用される。3ビット量子化レベル3925のそれぞれは、それぞれのパルス幅3935、3940に対応する3930。ここで図40を参照すると、iPWMを用いるRF-DACの動作のフローチャート4000が、本発明の実施例に従って表されている。フローチャートはステップ4010から始まり、ステップ4020に進む。ステップ4020で、入力信号、例えば、特定の時間インデックス又は時点で送信されるべき振幅サンプルが、ICによって受信される。次いで、振幅サンプルは、ステップ4030に示されるように、構成する整数部分及び分数部分に分けられる。次いで、整数部分は、ステップ4040で、RF-DACの整数部分へ出力され、分数部分は、ステップ4050で、PWM変調器へ出力される。整数部分及び分数部分の内容に従って、PWM変調器出力ごとのRFデューティサイクルは、ステップ4060に示されるように、インクリメンタル又はデクリメンタルPWM信号を得るよう狭められ又は広げられる。RF出力の整数部分及び狭められ又は広げられたRFデューティサイクルは、次いで、ステップ4070で結合され、出力信号が生成される。次いで、ステップ4080で、送信が終了したかどうかの判断がされる。終了しない場合には、処理は、ステップ4090で次の時間インデックス又は時点に進み、ステップ4020へ戻る。ステップ4080で送信が完了した場合は、処理はステップ4085で終了する。このように、本発明の実施例は、キーとなる信号領域として時間を用いてRF-DACの振幅分解能改善のための新しいアーキテクチャを記載してきた。かかる技術は、高精度のインバータ遅延を有して達成されるインクリメンタルPWMを用いる。それは、ナノメートルスケールのCMOS技術の精細なタイミング分解能を利用するので、より厳密なデバイスマッチングを必要としない。さらに、本発明の実施例は、PWMを中心及び非中心PWMに分類し、それらが異なる特性を有することを示してきた。中心PWM及び非中心PWMのための送信器構造について記載する。それらは、性能及び実施方法に関して比較される。詳細な挙動シミュレーションは、非中心PWMを用いるアーキテクチャが、中心PWMのアーキテクチャよりも良いことを示す。非中心PWMに係るシミュレーションは、遅延チェーンの時間粒度を20psecとし、遅延不整合を10とすると、EDGEエンベロープを生成する1GHzRF-DACで約2.5ビットの分解能改善を示す。記載されるアーキテクチャは、大きなアーキテクチャの変更を伴うことなく、デジタル集約型のポーラー/トランスミッタを簡単に増強させることができる。記載されるアーキテクチャに必要とされる構成ブロックは、PWM発生器、高分解能遅延コントローラ、及びPWM信号のための振幅/位相プレディストーションLUTである。本発明の幾つかの態様は、UMTSUniversalMobileTelecommunicationSystemセルラー通信システムのEDGE実施、特に、第3世代パートナーシップ3GPPシステムのUMTS無線通信ユニットへのそれらの適用性に関連して記載されてきたが、当然に、本発明は、この特定のセルラー通信システムに限定されない。上述される概念は、あらゆる他のセルラー通信システムに適用されてよいと想定される。本発明の実施例は、DPAアプローチのインクリメンタルPWMが従来のΣΔノイズ成形アプローチに対して改善された性能を提供することができる、と結論づけた。本発明の実施例は、PWM生成信号が30dBすなわち、10×log101024ノイズ電力低減の分配を受けるので、インクリメンタルPWMアプローチによる位相ノイズ低減の恩恵を受けることができる。本発明の実施例は、通常2nV/sqrtHzを付加する単一インバータノイズ成分の使用から恩恵を受けることができる。本発明の実施例は、単にインクリメンタルPWM信号を1又はそれ以上の最下位ビットLSBトランジスタに適用することから恩恵を受けることができる。本発明の実施例は、主たるデジタル制御電力増幅器構造を保ち、それにインクリメンタルPWM回路又はモジュールを結合することから恩恵を受けることができる。本発明の実施例は、より低い量子化レベルから開始することから恩恵を受けることができるとともに、必要とされるクロックレートがより低いことから恩恵を受けることができる。インクリメンタルPWMアプローチを用いる本発明の実施例は、時間領域における15psec遅延から恩恵を受けることができる。かかる遅延は、>14ビットの振幅分解能に対応する。本発明の実施例は、従来の技術よりもずっと小さいシリコン面積及び電力を用いて達成されて良い。本発明の実施例は、上位の再プログラム可能性から恩恵を受けることができる。本発明の実施例は、マルチラジオ又はマルチモード又はマルチスタンダードシステムに適していることから恩恵を受けることができる。本発明の実施例は、また、例えば、制限された範囲が存在する状況又は適用において、インバータ段を並列に付加してよい。具体的に、上記の発明概念は、半導体製造者によって、例えばメディアテック社のRF-SoCシリーズの無線製品等のように、スイッチトランジスタの形でデジタル制御電力発生段を有するあらゆる集積回路に適用可能であると考えられる。さらに、例えば、半導体製造者は、シリコンオンチップSoCデバイス若しくは特定用途向け集積回路ASIC等のスタンドアローンのデバイス、その他のサブシステム素子及び/又は個別のハードウェア/ファームウェア/ソフトウェアコンポーネントの設計において、発明概念を用いてよい。明りょうさのために、上記記載は、異なる機能ユニット及びプロセッサに関して本発明の実施形態を記載してきたことは明らかである。しかし、当然、異なる機能ユニット又はプロセッサの間での機能性のあらゆる適切な分配は、例えばビーム形成モジュール又はビーム走査モジュールに関して、本発明を損ねることなく使用されてよい。例えば、別々のプロセッサ又はコントローラによって行われると表されている機能性は、同じプロセッサ又はコントローラによって行われてよい。従って、特定の機能ユニットへの言及は、完全な論理的又は物理的構造又は機構を示すというよりも、ただ、記載される機能性を適用するための適切な手段への言及と見なされるべきである。本発明の態様は、ハードウェア、ソフトウェア、ファームウェア又はこれらのあらゆる組合せを含むあらゆる適切な形で実施されてよい。本発明は、任意に、少なくとも部分的に、1又はそれ以上のデータプロセッサ及び/又はデジタル信号プロセッサ、あるいは、FPGAデバイス等の設定可能なモジュールコンポーネントで実行されるコンピュータソフトウェアとして実施されてよい。このように、本発明の実施形態の要素及びコンポーネントは、あらゆる適切な方法で物理的に、機能的に及び論理的に実施されてよい。実際に、機能性は、単一のユニットで、複数のユニットで、又は他の機能ユニットの部分として、実施されてよい。本発明は幾つかの実施形態に関連して記載されてきたが、それは、ここで挙げられている具体的な形態に限定されるものではない。むしろ、本発明の適用範囲は、添付の特許請求の範囲によってのみ限定される。さらに、特徴は、特定の実施形態に関連して記載されるよう思われるが、当業者には当然に、記載される実施形態の様々な特徴は、本発明に従って組み合わされてよい。特許請求の範囲において、語有するcomprisingは、他の要素又はステップの存在を排除しない。さらに、ここに挙げられているとして、複数の手段、要素又は方法ステップは、例えば、単一のユニット又はプロセッサによって実施されてよい。さらに、個々の特徴は異なる請求項に含まれることがあるが、これらは場合により有利に組み合わされてよく、異なる請求項における包含は、特徴の組合せが実行可能でなく及び/又は有利でないことを暗示するものではない。また、1つのカテゴリの請求項における特徴の包含は、このカテゴリへの限定を暗示するものではなく、むしろ、特徴が必要に応じて他の請求項カテゴリに等しく適用可能であることを示すものである。さらに、特許請求の範囲における特徴の順序は、特徴が実行されるべき何らかの具体的な順序を暗示するものではなく、特に、方法の請求項における個々のステップの順序は、それらのステップがこの順序で実行されるべきことを暗示するものではない。むしろ、ステップは、あらゆる適切な順序で実施されてよい。さらに、単数参照は複数を排除しない。従って、1つのa、an、第1のfirst、第2のsecond等の言及は複数を排除しない。このように、RF-DACICの改善された振幅分解能及びそのための方法が記載されてきた。これにより、先行技術による配置に伴う前述の欠点は実質的に解決された。[関連出願の相互参照]本願は、米国特許仮出願第61/329159号明細書出願日:2010年4月29日及び米国特許仮出願第61/407186号明細書出願日:2010年10月27日の優先権を主張するものです。これらの関連出願の全文は、参照により本願に援用される。