半導体基板上にゲート絶縁膜を介して選択ゲートトランジスタの選択ゲート電極用、および、前記選択ゲート電極とは異なる他のゲート電極用の導電膜を形成する工程と、前記導電膜上に加工用の第1膜および第2膜を順次形成する工程と、前記第2膜を加工して互いにスペースを有する複数本のラインパターンを形成する工程と、前記複数本のラインパターンのうち前記選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件で前記複数本のラインパターンの側壁面をスリミングする工程と、前記選択ゲート電極の形成領域のラインパターンから前記他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込む工程であって前記スリミングされたラインパターンの側壁面に沿って前記パターン間膜を形成する工程と、前記選択ゲート電極の形成領域のラインパターンをマスクした条件で前記他のゲート電極の形成領域のラインパターンを除去し前記マスクされたラインパターンを残留させる工程と、前記パターン間膜および前記残留したラインパターンをマスクとして第1膜を異方性エッチングする工程と、前記第1膜をマスクとして前記導電膜をエッチングし、前記選択ゲート電極および前記他のゲート電極を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。前記第1膜および前記第2膜を順次形成する工程では、前記第1膜、第2膜の上にさらに第3膜を形成し、前記第2膜を加工して互いにスペースを有する複数本のラインパターンを形成する工程では、前記第3膜を複数本のラインパターンに形成した後に当該第3膜の側壁面をスリミングし、当該スリミングされた第3膜の側壁面に沿って第4膜を形成し、前記第3膜を除去した後前記第4膜をマスクとして前記第2膜を加工することで前記複数本のラインパターンを形成することを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。前記第2膜を加工して互いにスペースを有する複数本のラインパターンを形成する工程では、複数本のラインパターンとその間隔との比を1対1とすることを特徴とする請求項1または2記載の不揮発性半導体記憶装置の製造方法。選択ゲート電極と当該選択ゲート電極に隣接する他のゲート電極との間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。実施形態は、半導体基板上にゲート絶縁膜を介して選択ゲートトランジスタの選択ゲート電極用、および、他のゲート電極用の導電膜を形成する工程を備える。また、前記導電膜上に加工用の第1膜および第2膜を順次形成する工程を備える。また、前記第2膜を加工して互いにスペースを有する複数本のラインパターンを形成する工程を備える。また、前記複数本のラインパターンのうち前記選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域側のラインパターンにかけてマスクした条件で前記複数本のラインパターンの側壁面をスリミングする工程を備える。また、前記選択ゲート電極の形成領域のラインパターンから前記他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込む工程であって前記スリミングされたラインパターンの側壁面に沿って前記パターン間膜を形成する工程を備える。また、前記選択ゲート電極の形成領域のラインパターンをマスクした条件で前記他のゲート電極の形成領域のラインパターンを除去し前記マスクされたラインパターンを残留させる工程を備える。また、前記パターン間膜および前記残留したラインパターンをマスクとして第1膜を異方性エッチングする工程を備える。また、前記第1膜をマスクとして前記導電膜をエッチングし、前記選択ゲート電極および前記他のゲート電極を形成する工程を備える。第1の実施形態以下、NAND型フラッシュメモリ装置に適用した第1の実施形態について図1ないし図13を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる場合があることに留意する。まず、NAND型のフラッシュメモリ装置の電気的構成を説明する。図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図を示している。NAND型のフラッシュメモリ装置のメモリセルアレイには、NANDセルユニットメモリセルユニットSuがマトリクス状に配置されている。NANDセルユニットSuは、2個の選択ゲートトランジスタTrs1、Trs2、および、2個の選択ゲートトランジスタTrs1、Trs2間に直列接続された複数個例えば64個のメモリセルトランジスタTrmを備える。NANDセルユニットSu内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用する。図1中X方向ワード線方向に配列されたメモリセルトランジスタTrmの制御ゲートは、ワード線制御ゲート線WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1のゲートは選択ゲート線SGL1で共通接続されている。図1中X方向に配列された選択ゲートトランジスタTrs2のゲートは選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは図1中X方向に直交交差するY方向ビット線方向に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。図2は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図2に示すように、半導体基板例えばシリコン基板1には、STIshallowtrenchisolation構造の素子分離領域Sbが形成されている。この素子分離領域Sbは図2中のY方向に沿って形成され、X方向に離間して複数本形成されている。これらの複数本の素子分離領域Sbは、半導体基板1の表層部を複数の活性領域Saに分離する。ワード線WLは、複数の活性領域Sa上を渡りX方向に沿って形成されている。このワード線WLはY方向に離間して複数本形成されている。また、選択ゲートトランジスタTrs1の選択ゲート線SGL1が図2中のX方向に沿って形成されている。一対の選択ゲート線SGL1-SGL1間の活性領域Sa上にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと活性領域Saの平面的な交差領域にはメモリセルトランジスタTrmのゲート電極MGが配置されている。選択ゲート線SGL1と活性領域Saの平面的な交差領域には選択ゲートトランジスタTrs1の選択ゲート電極SGが配置されている。図3は、図2中の切断線A-Aで示す部分の断面図を示している。すなわち、図3は、活性領域Saの延設方向Y方向に沿って切断して示すメモリセルトランジスタTrmのゲート電極MGおよび選択ゲートトランジスタTrs1の選択ゲート電極SGの部分の切断面図を示している。この図3に示すように、半導体基板1上にゲート絶縁膜2を介して複数のゲート電極MGが所定の間隔を存して配置されている。また、1セルユニットSu分のゲート電極MGと隣接する1セルユニットSu分のゲート電極MGとの間に一対のゲート電極SG-SGが配置されている。ここで、ゲート電極MGのY方向幅をW1とし、ゲート電極SGのY方向幅をW2とする。ゲート電極MG-MG間のY方向間隔をD1とし、ゲート電極MG-SG間のY方向間隔をD2とする。また、ゲート電極SG-SG間の間隔をD3とする。このとき、幅W1<幅W2の関係があり、間隔D1<間隔D2<間隔D3の関係がある。ゲート電極MGは、半導体基板1上にゲート絶縁膜2を介して浮遊ゲート電極FG、ゲート間絶縁膜4、制御ゲート電極CGを積層した積層ゲート電極構造となっている。浮遊ゲート電極FGは、例えば不純物がドープされたポリシリコン膜3を用いて形成されている。ゲート間絶縁膜4は、例えばONOOxideNitrideOxide膜を用いて形成されている。制御ゲート電極CGは、例えば不純物がドープされたポリシリコン膜導電膜5を用いて形成されているが、上層側にタングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどを用いたシリサイド層を形成して低抵抗化しても良い。本実施形態ではその特徴部分を特に説明するため、制御ゲート電極CGについてポリシリコン膜5を用いて構成した実施形態を示す。図3に示すように、選択ゲート電極SGは、ゲート電極MGとほぼ同様の構造となっているが、当該ゲート電極MGと異なるところはゲート間絶縁膜4に開口が形成され、この開口を通じてポリシリコン膜3および5が電気的に接触したゲート電極構造となっている。これらの各ゲート電極MG-MG間、選択ゲート電極SG-ゲート電極MG間には、半導体基板1の表層部に位置してソース/ドレイン領域となる不純物拡散領域6が必要に応じて形成されている。選択ゲート電極SG-SG間には、高濃度で深いLDDlightlydopeddrain構造の不純物拡散領域6が形成され、この上にビット線コンタクトCBが電気的に接触している。前述した構造のゲート電極MGおよび選択ゲート電極SGの形成に際しては、以下に説明する側壁転写技術を適用しており、これにより、ゲート電極MGの幅W1、ゲート電極MG-MG間の間隔D1、ゲート電極MGおよび選択ゲート電極SG間の間隔D2は通常のフォトリソグラフィ技術では形成が困難な微細な寸法で形成されている。これにより、ゲート電極MGと選択ゲート電極SGとの境界の間隔D2を狭く形成することができ、メモリセルユニットSuの大きさを縮小化できる。次に、前記した構造を製造する場合の製造工程について図4ないし図13を参照しながら説明する。なお、本実施形態の工程説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば必要に応じて入れ替えても良い。図4は、図3に対応した部分について、加工対象となる積層膜の積層構造を模式的に示している。半導体基板1の活性領域Sa上に、ゲート絶縁膜2が例えばシリコン酸化膜を用いて形成されている。このゲート絶縁膜2の上面上には選択ゲート電極SGの形成領域以下、SG形成領域からメモリセルゲート電極MGの形成領域以下、MG形成領域に渡り、選択ゲート電極SG、メモリセルゲート電極MGの形成用の膜が連続的に積層形成されている。このゲート電極SG、MG形成用の積層膜は、下層からポリシリコン膜3、ゲート間絶縁膜4、ポリシリコン膜5を積層したものである。尚、この場合、SG形成領域においては、ゲート間絶縁膜4に予め開口が形成されており、ポリシリコン膜3および5が当該開口を通じて電気的に接触した構造をなしている。この後、ポリシリコン膜5の上面上に第1膜としてシリコン窒化膜7をLP-CVD法により形成し、その後、このシリコン窒化膜7の上面上に第2膜としてTEOSを用いたシリコン酸化膜8をCVD法により形成する。次に、図4に示すように、シリコン酸化膜8の上面上にレジスト9を形成し当該レジスト9をパターニングする。この場合、このレジスト9のパターンは図4の掲載面の奥行方向に直線状に延びる複数本のラインパターン9aとスペースパターン9bを備える。このラインパターン9aの幅および間隔~数十nmは、ほぼ限界の解像度の通常のリソグラフィ技術を用いてパターニングしたレジストパターンとすることができる。次に、図5に示すように、レジスト9のパターンをマスクとしてRIEReactiveIonEtchingなどの異方性エッチングによりシリコン酸化膜8を加工する。シリコン酸化膜8のラインパターン8aの幅をWa、隣り合うラインパターン8a間の間隔をDaとすると、複数本のラインパターン8aの幅Waはそれぞれほぼ等幅に形成され、複数本のラインパターン8aのそれぞれの間隔Daはほぼ等間隔に形成される。このとき、幅Waと間隔Daの比を1:1とすると素子を微細化する上では良い。このとき、図5に示すように、ラインパターン8aの幅WaはSG形成領域の幅よりも狭い幅であり、SG形成領域には例えば1本のラインパターン8aが形成されている。なお、隣接するSG形成領域のラインパターン8a-8a間の間隔Dbは間隔Daよりも広く幅Waよりも広い。また、このとき形成されるラインパターン8aのうちSG形成領域に形成されたラインパターン8aからMG形成領域側の次のラインパターン8aすなわち幅広の間隔Dbの脇から数えて2本目のラインパターン8aの側壁面8c図5参照が選択ゲート電極SGの側壁面SG形成領域の境界面にほぼ一致するように形成される。次に、図6に示すように、SG形成領域に形成されたラインパターン8aとそのMG形成領域側の次のラインパターン8aとを跨ぐようにレジストパターン10を形成する。本実施形態では幅広の間隔Dbの脇から数えて1本目と2本目複数本目のラインパターン8a-8aを跨ぐようにレジストパターン10を形成する。このレジストパターン10は前述のラインパターン8aの側壁面8cを覆うように第1マスク膜として形成される。次に、図7に示すように、ラインパターン8aをウェットエッチング処理などによってスリミングslimming加工する。このときレジストパターン10が1本目と2本目複数本目のラインパターン8a-8a間を覆っているため、この間のラインパターン8a、8aの内側壁面はスリミング処理されることはない。この場合、1本目と2本目のラインパターン8a、8aの間隔はDaのまま保持される。1本目と2本目のラインパターン8a、8aは片側壁面のみスリミング処理されるため、それらの幅をWbとすると、幅Wa>幅Wbとなる。また、その他のラインパターン以下8bと符号を付すは両側壁面がスリミング処理されるため、それぞれの幅をWcとすると幅Wb>幅Wcとなる。また、ラインパターン8b-8b間の間隔Dcは間隔Daよりも広くなる。その後、レジストパターン10をアッシング処理等により除去する。次に、図8に示すように、ラインパターン8aおよび8bの側壁面および上面並びにシリコン窒化膜7の上面上に沿って、ラインパターン8aおよび8bの側壁面および上面を覆うと共にシリコン窒化膜7の上面を覆うように所定膜厚Wdの非晶質シリコン膜11をパターン間膜側壁材として形成する。このとき、例えば、膜厚Wdと間隔Daと間隔Dcとの関係は、2×膜厚Wd≒間隔Da、3×膜厚Wd≒間隔Dcの関係を満たす膜厚Wdとすると良い。すると、間隔Daを全て非晶質シリコン膜11により埋込むことができると共に、間隔Dbおよび間隔Dc>間隔Daの間において上面に凹窪11aを有する非晶質シリコン膜11を形成できる。次に、図9に示すように、前記のように成膜した非晶質シリコン膜11をRIE法による異方性エッチング処理により加工し、複数に分断する。この場合、シリコン酸化膜8のラインパターン8aおよび8bの上面に沿って形成された非晶質シリコン膜11を除去し、間隔Dcに形成された非晶質シリコン膜11の上面が凹窪11aとなる部分およびその周辺を除去することで、間隔Dcの中央におけるシリコン窒化膜7の上面の一部を露出させる。これにより、複数本の各ラインパターン8aの側壁面に沿ってスペーサ11bが形成される。他方、SG形成領域の間隔Daの領域では、図8に示す非晶質シリコン膜11の成膜工程において当該非晶質シリコン膜11が間隔Da内に埋め込まれている。このため、図9に示す異方性エッチング工程を行った後においても、シリコン酸化膜8のラインパターン8a-8a間に非晶質シリコン膜11が埋め込まれた状態が保持される。すなわち、非晶質シリコン膜11は間隔Da内では埋込膜11cとして残留する。次に、図10に示すように、これらの加工積層構造上にレジストを塗布し、隣接するSG形成領域間に渡り埋込膜11cの一部に側壁を有するようにパターニングしてレジストパターン12を形成する。このレジストパターン12は、SG形成領域に形成されたラインパターン8aの上面を被覆するため第2マスク膜として設けられるパターンであり、前述したラインパターン8aの側壁面8cを覆わないようにパターニングされる。本実施形態の図10では、レジストパターン12は、一対のSG形成領域間に渡りパターニングされている形態を示しているが、必要に応じて各SG形成領域毎に分断されていても良く、ラインパターン8aの側壁面8cを覆わないように形成すれば良い。次に、図11に示すように、レジストパターン12に覆われていないラインパターン8aおよび8bを選択的に除去する。ここでは、スペーサ11b、埋込膜11cが非晶質シリコン膜11を加工した構造であり、下地材がシリコン窒化膜7であるため、レジスト、シリコンおよびシリコン窒化膜に対して高選択性を有する条件を選定してシリコン酸化膜8のラインパターン8aおよび8bをウェットエッチングなどにより除去する。すると、SG形成領域内のシリコン酸化膜8のラインパターン8aを除き、芯材パターンとなるラインパターン8aおよび8bを除去処理できる。この場合、SG形成領域の脇に位置するラインパターン8aが除去される。その後、レジストパターン12をアッシングにより除去する。すると、図11に示すように、SG形成領域の幅を、非晶質シリコン膜11のスペーサ11bの幅≒Dc/3≒Wdと、ラインパターン8aの幅Wbと、埋込膜11cの幅Daとを合計した幅に規定できる。MG形成領域では、各ゲート電極MGの幅をスペーサ11bの幅≒Dc/3≒Wdに規定できる。また、各スペーサ11b間の間隔をほぼDc/3としながら、SG形成領域の埋込膜11cとMG形成領域のスペーサ11bとの間隔をほぼラインパターン8aの幅Wbに設定できる。次に、図12に示すように、これらの加工後の膜をマスクとしてシリコン窒化膜7をRIE法などの異方性エッチング処理により加工する。次に、図13に示すように、加工後のシリコン窒化膜7をマスクとして、ゲート電極MG、選択ゲート電極SGの形成用の積層膜シリコン膜5、ゲート間絶縁膜4、シリコン膜3をRIE法による異方性エッチング処理により加工する。これにより、各ゲート電極MG、SGの積層膜3~5をY方向に分断処理できる。この後、図3に示すように、その他の構造を形成するが、本実施形態の特徴には特に関係しないため詳細には示さないが、各積層膜3~5の間に必要に応じてイオンインプランテーション処理により不純物を導入し、不純物導入領域は後に熱処理することで不純物拡散領域6を形成し、シリコン酸化膜8のラインパターン8a、スペーサ11b、埋込膜11c、シリコン窒化膜7を除去し、各ゲート電極MG、SG間に層間絶縁膜図示せずを形成し、一対のSG形成領域間にビット線コンタクトCBを形成する。その上に多層配線構造を形成することでNAND型のフラッシュメモリ装置の構造を構成できる。本実施形態は、半導体基板1上に選択ゲートトランジスタTrs1の選択ゲート電極SG用、および、メモリセルトランジスタTrmのメモリセルゲート電極MG用の積層膜シリコン膜3、ゲート間絶縁膜4、シリコン膜5を形成する。次に、積層膜3~5の上に加工用のマスク材と芯材用の膜、本実施形態においてはシリコン窒化膜7、シリコン酸化膜8を順次形成する。次に、シリコン酸化膜8を加工して複数本のラインパターン8aを形成する。次に、複数本のラインパターン8aのうちSG形成領域のラインパターン8aからMG形成領域のラインパターン8aにかけてレジストパターン10を形成する。次に、レジストパターン10により被覆された部分を除き複数本のラインパターン8aおよび8bの側壁面をスリミングする。次に、レジストパターン10を除去する。次に、SG形成領域のラインパターン8aからMG形成領域のラインパターン8aにかけて側壁材用の膜、本実施形態においては非晶質シリコン膜11を埋込むと共にスリミングされたラインパターン8bの側壁面に沿って非晶質シリコン膜11を形成する。次に、SG形成領域のラインパターン8aをレジストパターン12により被覆する。次に、非晶質シリコン膜11に対して高選択性を有する条件下でレジストパターン12により被覆されたラインパターン8a以外のラインパターン8aおよび8bを除去することで、SG形成領域のラインパターン8aを残留させる。次に、非晶質シリコン膜11および残留したラインパターン8aをマスクとしてシリコン窒化膜7を異方性エッチングする。次にシリコン窒化膜7をマスクとして選択ゲート電極SGおよびメモリセルゲート電極MGを構成する積層膜シリコン膜3、ゲート間絶縁膜4、シリコン膜5を異方性エッチング処理する。このような工程を経ることによって、SG形成領域およびMG形成領域間の間隔を所望の距離に調整でき、最終的に、選択ゲート電極SGおよびメモリセルゲート電極MG間の間隔を所望の距離に調整できる。第2の実施形態図14ないし図22は、第2の実施形態を示している。この第2の実施形態では、前述実施形態に示した図5に示す構造に至る前にさらに側壁転写技術を用いることにより、シリコン酸化膜8第2膜によるラインパターン8aの幅の縮小化を図る実施形態を示している。前述実施形態と同一部分については同一または類似の符号を付して説明を省略し、以下、異なる部分について説明する。図14~図22は、前述実施形態における図5の構造に至る前の製造工程を模式的に示している。図14に示すように、前述実施形態と同様に、半導体基板1の上面上にゲート絶縁膜2、シリコン膜3、ゲート間絶縁膜4、シリコン膜5を順次積層形成した後、その上に第1膜としてシリコン窒化膜13、第2膜としてシリコン酸化膜14をそれぞれCVD法により順次積層形成する。なお、本実施形態のシリコン酸化膜14が前述実施形態のシリコン酸化膜8に相当する。その後、本実施形態ではさらに非晶質のシリコン膜15をCVD法により堆積し、さらにその上に第3膜としてシリコン酸化膜16をCVD法により形成する。次に、シリコン酸化膜16の上面上にレジストを塗布しレジストパターン17を形成する。本実施形態においては、このときのレジストパターン17はほぼ限界の解像度の通常のリソグラフィ技術を用いてパターニングすることができる。なお、この後図21参照に形成されるシリコン酸化膜14のラインパターン14aの幅を通常のリソグラフィ処理の限界幅よりも狭い幅に形成できるため、最終的に狭幅のゲート電極MGの構造を得ることができる。次に、図15に示すように、レジストパターン17をマスクとしてシリコン酸化膜16をRIE法などの異方性エッチング処理により加工する。このときのシリコン酸化膜16のラインパターン16aの幅をWe、隣り合うラインパターン16a間の間隔をDeとすると、複数本のラインパターン16aの幅Weはそれぞれほぼ等幅に形成され、複数本のラインパターン16a間のそれぞれの間隔Deはそれぞれほぼ等間隔に形成される。このとき、幅Weと間隔Deとの比を1:1とすると素子を微細化する上で良い。次に、図16に示すように、シリコン酸化膜16のラインパターン16aの側壁をウェットエッチング処理などによりスリミングする。スリミング処理後のラインパターン16aの幅をWf、隣り合うラインパターン16a間の間隔をDfとすると、幅Wf<幅Weであり、間隔De<間隔Dfとなる。本実施形態の場合、幅Wf:間隔Df≒1:3とすると良い。この場合、図16に示したように、原理的には、スリミングされたラインパターン16aの中の、一つのラインパターン16aの側壁面がSG形成領域の端部にほぼ一致することになる。次に、図17に示すように、シリコン酸化膜16のラインパターン16aの側壁面および上面、並びに、シリコン膜15の上面に沿ってシリコン窒化膜18を第4膜としてCVD法により形成する。このときのシリコン窒化膜18の膜厚Wgは、間隔Dfよりも短くすると良く、本実施形態では、膜厚Wg≒間隔Df/3に設定すると良い。次に、図18に示すように、RIE法により異方性エッチング処理することでシリコン酸化膜16のラインパターン16aの上面、および、隣り合うシリコン酸化膜16のラインパターン16a間の中央のシリコン窒化膜18を除去する。これにより、シリコン酸化膜16のラインパターン16aの側壁面に沿ってシリコン窒化膜18が残留し、シリコン窒化膜18のラインパターン18aがスペーサとして形成される。シリコン窒化膜18をスペーサとして適用する理由は、当該シリコン窒化膜18がその他の材質例えば非晶質シリコン、シリコン酸化膜よりも硬い膜であるためである。次に、図19に示すように、シリコン膜15およびシリコン窒化膜18に対して高選択な条件下でシリコン酸化膜16のラインパターン16aをウェットエッチング処理して除去する。次に、図20に示すように、シリコン窒化膜18をマスクとしてシリコン膜15、シリコン酸化膜14をRIE法による異方性エッチングにより加工する。これにより、シリコン酸化膜14およびシリコン膜15のラインパターン14a、15aの積層構造を形成できる。なお、本実施の形態ではシリコン窒化膜18をシリコン酸化膜14の加工後に除去しているが、シリコン窒化膜18の除去工程は必要に応じて設ければ良い。次に、図21に示すように、ウェットエッチング処理によりシリコン膜15のラインパターン15aを除去処理する。なお、図21に示したラインパターン15aのウェットエッチング処理工程は必要に応じて設ければよい。次に、図22に示すように、SG形成領域のシリコン酸化膜14のラインパターン14aからその隣のラインパターン14aにかけてレジストパターン10を形成する。図22に示した構造は、前述実施形態における図6に示す構造とほぼ同一構造となる。この後の製造工程は、前述実施形態の製造工程と同一であるため説明を省略する。さて、図20、図21に示した構造の製造段階で形成されるシリコン酸化膜14のラインパターン14aは、その幅Whを、シリコン酸化膜16のラインパターン16aの幅Weよりも狭く形成できるため、シリコン酸化膜16のラインパターン16aの幅Weを予め狭く形成することでより微細なシリコン酸化膜14のラインパターン14aを形成できる。すなわち、本実施形態では、このラインパターン14aを用いて前述実施形態で説明した図6ないし図13に示す製造工程を適用することで、側壁転写技術を2回繰り返すことができる。したがって、本実施形態では、所謂2重側壁転写技術を適用することで、最終的に得られるゲート電極MG、SGの幅を更に微細化できるようになる。本実施形態によれば、選択ゲート電極SG、メモリセルゲート電極MGの形成用の積層膜3~5の上面上にシリコン窒化膜13、シリコン酸化膜14を順次積層した後、さらに、マスク材用の膜、本実施形態においてはシリコン膜15を形成し、さらに芯材用の膜、本実施形態においてはシリコン酸化膜16を形成する。次に、シリコン酸化膜16を複数本のラインパターン16aに形成した後に当該ラインパターン16aの側壁面をスリミングする。次に、スリミングされたラインパターン16aの側壁面に沿って側壁材用の膜、本実施形態においてはシリコン窒化膜18を形成し当該シリコン窒化膜18を加工しラインパターン18aを形成する。次に、シリコン窒化膜18のラインパターン18aをマスクとしてシリコン膜15およびシリコン酸化膜14を加工する。これにより、前述実施形態とほぼ同様の作用効果を奏すると共に、前述実施形態と比較してもより微細構造のシリコン酸化膜14のラインパターン14aを形成できる。他の実施形態以下に示す変形または拡張が可能である。NAND型フラッシュメモリ装置以外に、選択ゲート電極とメモリセルトランジスタのメモリセルゲート電極とを備えた他の不揮発性半導体記憶装置に適用できる。ゲート電極の構造としては、SONOSsiliconoxidenitrideoxidesemiconductor構造、MONOS構造を有するものにも適用できる。第1膜、第2膜、第3膜、第4膜は、エッチング処理で互いに高選択可能な膜とすれば何れの組み合わせで形成しても良い。例えば、前述の実施形態に示したシリコン酸化膜、シリコン窒化膜、非晶質シリコン膜シリコン膜を割り当てて適用すると良い。特に、シリコン窒化膜をスペーサ、側壁材として適用すれば、シリコン酸化膜、非晶質シリコン膜より硬い膜として形成できるため、より微細化に適した組み合わせになる。選択ゲートトランジスタTrs1の選択ゲート電極SGと、メモリセルトランジスタTrmのメモリセルゲート電極MGとの間に、メモリセルトランジスタTrmの閾値電圧調整用にダミートランジスタのゲート電極他のゲート電極に相当を1ないし3個設けた構成に適用しても良い。メモリセルトランジスタTrm、選択ゲートトランジスタTrs1および2、ビット線コンタクトCB、ソース線SLを直列に接続することができれば不純物拡散領域6を省略、または他の構成に置換しても良い。他の構成としては、例えばニッケルシリサイドなどの金属シリサイドを用いる事ができる。本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。