"走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極に第1ラッチ制御信号が入力される第1導電型の第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタとを備え、前記容量制御信号、前記第1ラッチ制御信号、および、前記第2ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、0あるいは1のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。時刻t1から時刻t7の順に時間が経過するものとするとき、前記第2ラッチ制御信号は、0あるいは1のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t7において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、前記容量制御信号は、時刻t2までの期間に、第2電圧レベルの電圧であり、時刻t2において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、前記第1ラッチ制御信号は、時刻t3までの期間において第1電圧レベルの電圧と第2電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻t3において中間電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t5において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t6において、第1電圧レベルの電圧から中間電圧レベルの電圧に変化することを特徴とする請求項1に記載のラッチ回路。前記第1トランジスタは、時刻t3以前はオフであり、時刻3においてオン、時刻t4においてオフとなり、時刻t5において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻t6以降オフとなり、前記第2トランジスタは、時刻t3において前記第1トランジスタがオンとなることによりオン、時刻t4においてオフとなり、時刻t5において前記第1トランジスタがオンのときはオンとなり、時刻t5において前記第1トランジスタがオフのときはオフとなり、前記第1出力端子の電圧は、時刻3において前記第1トランジスタがオンとなるので、時刻t3において中間電圧レベル電圧の電圧に変化した後、時刻t4において第2電圧レベルの電圧に変化し、時刻t5において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t3において前記第2トランジスタがオンとなるので第1電圧レベルに変化し、時刻t5において前記第1トランジスタがオンの場合は時刻t7において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧を維持することを特徴とする請求項2に記載のラッチ回路。走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極に第1ラッチ制御信号が入力される第1導電型の第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタと、前記第1トランジスタの第1電極と第2電極との間に接続され、前記第1ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、前記第1ラッチ制御信号、および、前記第2ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、0あるいは1のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。時刻t1から時刻t5に向かって時間が経過するものとするとき、前記第2ラッチ制御信号は、0あるいは1のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t5において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、前記第1ラッチ制御信号は、時刻t2までの期間において第1電圧レベルの電圧と第2電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻t2において中間電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t3において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t4において、第1電圧レベルの電圧から中間電圧レベルの電圧に変化することを特徴とする請求項1に記載のラッチ回路。前記ダイオードは、時刻t2以前はオフであり、時刻t2において導通状態となった後の時刻t3以降においてオフとなり、前記第1トランジスタは、時刻t3以前はオフであり、時刻t3において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻t4以降オフとなり、前記第2トランジスタは、時刻t1以前において前記第1出力端子の電圧が第1電圧レベルの場合にオン、時刻t1において前記第1出力端子の電圧が第2電圧レベルの場合にオフであり、時刻t3において前記第1トランジスタがオンのときはオンとなり、時刻t3において前記第1トランジスタがオフのときはオフとなり、前記第1出力端子の電圧は、時刻t2において前記ダイオードが導通するので前記第2電圧レベルの電圧に変化し、時刻t3において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t1において前記第2トランジスタがオンの場合に第1電圧レベルの電圧となり、時刻t1において前記第2トランジスタがオフの場合に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオンの場合は時刻t5において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧を維持することを特徴とする請求項5に記載のラッチ回路。前記ダイオードは、ダイオード接続の第1導電型のトランジスタで構成されることを特徴とする請求項4ないし請求項6のいずれか1項に記載のラッチ回路。前記ダイオードは、直列に接続され、ゲートが共通に接続されるとともに、ゲートに前記第1ラッチ制御信号が入力される複数の第1導電型のトランジスタで構成されることを特徴とする請求項4ないし請求項6のいずれか1項に記載のラッチ回路。走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極が後述の第4トランジスタの第2電極に接続される第1導電型の第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタと、ゲートに第3ラッチ制御信号が入力され、第2電極が前記第1トランジスタの第1電極に接続され、第1電極に第1ラッチ制御信号が入力される第1導電型の第4トランジスタと、前記第1トランジスタの第2電極と前記第4トランジスタの第1電極との間に接続され、前記第1ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、前記第1ラッチ制御信号、前記第2ラッチ制御信号、および、前記第3ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、0あるいは1のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。時刻t1から時刻t6に向かって時間が経過するものとするとき、前記第2ラッチ制御信号は、0あるいは1のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t5において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、前記第1ラッチ制御信号は、時刻t3までの期間において第1電圧レベルの電圧であり、時刻t3において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、前記第3ラッチ制御信号は、時刻t2までの期間において第1電圧レベルの電圧であり、時刻t2において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化することを特徴とする請求項9に記載のラッチ回路。前記ダイオードは、時刻t3以前はオフであり、時刻t3において導通状態となった後の時刻t4以降においてオフとなり、前記第1トランジスタは、時刻t3以降および時刻t4以前はオフであり、時刻t3以前および時刻t4以降は、保持容量に保持された電圧に基づきオンあるいはオフとなり、前記第2トランジスタは、時刻t1以前において前記第1出力端子の電圧が第1電圧レベルの場合にオン、時刻t1において前記第1出力端子の電圧が第2電圧レベルの場合にオフであり、時刻t4において前記第1トランジスタがオンのときはオンとなり、時刻t4において前記第1トランジスタがオフのときはオフとなり、前記第1出力端子の電圧は、時刻t3において前記ダイオードが導通するので前記第2電圧レベルの電圧に変化し、時刻t4において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t1において前記第2トランジスタがオンの場合に第1電圧レベルの電圧となり、時刻t1において前記第2トランジスタがオフの場合に時刻t1以前の前記第2出力端子の電圧を維持し、時刻t3において前記第1トランジスタがオンの場合は時刻t5において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧をまたは時刻t1以前の前記第2出力端子の電圧を維持することを特徴とする請求項10に記載のラッチ回路。前記ダイオードは、ダイオード接続の第1導電型のトランジスタで構成されることを特徴とする請求項9ないし請求項11のいずれか1項に記載のラッチ回路。前記ダイオードは、直列に接続され、ゲートが共通に接続されるとともに、ゲートに前記第1ラッチ制御信号が入力される複数の第1導電型のトランジスタで構成されることを特徴とする請求項9ないし請求項11のいずれか1項に記載のラッチ回路。前記入力トランジスタおよび、前記第1トランジスタは、直列に接続され、ゲートが共通に接続された第1導電型の複数のトランジスタで構成され、前記第2トランジスタは、直列に接続され、ゲートが共通に接続された第2導電型の複数のトランジスタで構成されることを特徴とする請求項1ないし請求項13のいずれか1項に記載のラッチ回路。前記第1トランジスタは、n型のトランジスタであり、前記第2トランジスタは、p型のトランジスタであり、前記第2電圧レベルは、第1電圧レベルよりも高電位の電圧レベルであることを特徴とする請求項1ないし請求項14のいずれか1項に記載のラッチ回路。前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項1ないし請求項15のいずれか1項に記載のラッチ回路。前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項1ないし請求項10のいずれか1項に記載の画像表示装置。可動シャッタをそれぞれ有する複数の画素を備え、前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、ラッチ回路を有し、前記ラッチ回路は、前記請求項1ないし請求項12のいずれか1項に記載のラッチ回路であることを特徴とする表示装置。図12に示すような、CMOS回路でラッチ回路を構成することは、現状では、一般的に多用されている、実績のある回路構成である。しかし、例えば、半導体層に多結晶シリコンポリシリコンを使用するMOSトランジスタを用いて、高電圧用途に、図12に示すようなCMOS回路で構成されるラッチ回路を適用しようとすると、ドレインアバランシェ効果により、薄膜トランジスタの特性が劣化し、信頼性上の不安要素が発生することが想定される。本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路、および当該ラッチ回路を使用する表示装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。1本願発明第1の発明は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極に第1ラッチ制御信号が入力される第1導電型の第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタとを備え、前記容量制御信号、前記第1ラッチ制御信号、および、前記第2ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、0あるいは1のデータに対応する電圧に変化させてラッチすることを特徴とする。本願発明第1の発明では、時刻t1から時刻t7に向かって時間が経過するものとするとき、前記第2ラッチ制御信号は、0あるいは1のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t7において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、前記容量制御信号は、時刻t2までの期間に、第2電圧レベルの電圧であり、時刻t2において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、前記第1ラッチ制御信号は、時刻t3までの期間において第1電圧レベルの電圧と第2電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻t3において中間電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t5において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t6において、第1電圧レベルの電圧から中間電圧レベルの電圧に変化する。これにより、前記第1トランジスタは、時刻t3以前はオフであり、時刻3においてオン、時刻t4においてオフとなり、時刻t5において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻t6以降オフとなり、前記第2トランジスタは、時刻t3において前記第1トランジスタがオンとなることによりオン、時刻t4においてオフとなり、時刻t5において前記第1トランジスタがオンときはオンとなり、時刻t5において前記第1トランジスタがオフときはオフとなる。したがって、前記第1出力端子の電圧は、時刻3において前記第1トランジスタがオンとなるので、時刻t3において中間電圧レベル電圧の電圧に変化した後、時刻t4において第2電圧レベルの電圧に変化し、時刻t5において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t3において前記第2トランジスタがオンとなるので第1電圧レベルに変化し、時刻t5において前記第1トランジスタがオンの場合は時刻t7において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧を維持する。2本願発明第2の発明は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極に第1ラッチ制御信号が入力される第1導電型の第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタと、前記第1トランジスタの第1電極と第2電極との間に接続され、前記第1ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、前記第1ラッチ制御信号、および、前記第2ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、0あるいは1のデータに対応する電圧に変化させてラッチすることを特徴とする。本願発明第2の発明では、時刻t1から時刻t5に向かって時間が経過するものとするとき、前記第2ラッチ制御信号は、0あるいは1のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t5において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、前記第1ラッチ制御信号は、時刻t2までの期間において第1電圧レベルの電圧と第2電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻t2において中間電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t3において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t4において、第1電圧レベルの電圧から中間電圧レベルの電圧に変化する。これにより、前記ダイオードは、時刻t2以前はオフであり、時刻t2において導通状態となった後の時刻t3以降においてオフとなり、前記第1トランジスタは、時刻t3以前はオフであり、時刻t3において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻t4以降オフとなり、前記第2トランジスタは、時刻t1以前において前記第1出力端子の電圧が第1電圧レベルの場合にオン、時刻t1において前記第1出力端子の電圧が第2電圧レベルの場合にオフであり、時刻t3において前記第1トランジスタがオンときはオンとなり、時刻t3において前記第1トランジスタがオフときはオフとなる。したがって、前記第1出力端子の電圧は、時刻t2において前記ダイオードが導通するので前記第2電圧レベルの電圧に変化し、時刻t3において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t1において前記第2トランジスタがオンの場合に第1電圧レベルの電圧となり、時刻t1において前記第2トランジスタがオフの場合に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオンの場合は時刻t5において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧を維持する。また、本願発明は、可動シャッタをそれぞれ有する複数の画素を備え、前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、ラッチ回路を有し、前記ラッチ回路は、前述のラッチ回路であることを特徴とする。3本願発明第3の発明は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されとともに、第1電極が後述の第4トランジスタの第2電極に接続される第1導電型の第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタと、ゲートに第3ラッチ制御信号は入力され、第2電極が前記第1トランジスタの第1電極に接続され、第1電極に第1ラッチ制御信号が入力される第1導電型の第4トランジスタと、前記第1トランジスタの第2電極と前記第4トランジスタの第1電極との間に接続され、前記第1ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、前記第1ラッチ制御信号、前記第2ラッチ制御信号、および、前記第3ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、0あるいは1のデータに対応する電圧に変化させてラッチすることを特徴とする。本願発明第3の発明では、時刻t1から時刻t6に向かって時間が経過するものとするとき、前記第2ラッチ制御信号は、0あるいは1のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t5において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、前記第1ラッチ制御信号は、時刻t3までの期間において第1電圧レベルの電圧であり、時刻t3において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、前記第3ラッチ制御信号は、時刻t2までの期間において第1電圧レベルの電圧であり、時刻t2において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化する。前記ダイオードは、時刻t3以前はオフであり、時刻t3において導通状態となった後の時刻t4以降においてオフとなり、前記第1トランジスタは、時刻t3以降および時刻t4以前はオフであり、時刻t3以前および時刻t4以降は、保持容量に保持された電圧に基づきオンあるいはオフとなり、前記第2トランジスタは、時刻t1以前において前記第1出力端子の電圧が第1電圧レベルの場合にオン、時刻t1において前記第1出力端子の電圧が第2電圧レベルの場合にオフであり、時刻t4において前記第1トランジスタがオンのときはオンとなり、時刻t4において前記第1トランジスタがオフのときはオフとなり、前記第1出力端子の電圧は、時刻t3において前記ダイオードが導通するので前記第2電圧レベルの電圧に変化し、時刻t4において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t1において前記第2トランジスタがオンの場合に第1電圧レベルの電圧となり、時刻t1において前記第2トランジスタがオフの場合に時刻t1以前の前記第2出力端子の電圧を維持し、時刻t3において前記第1トランジスタがオンの場合は時刻t5において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧をまたは時刻t1以前の前記第2出力端子の電圧を維持することを特徴とする。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。本発明によれば、ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路、および当該ラッチ回路を使用する表示装置を提供することが可能となる。以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。[実施例1]図1は、本発明の実施例1のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、2個のn型MOSトランジスタNMT1,NMT2と、1個のp型MOSトランジスタPMT3と、1個の保持容量CDとから構成される。なお、本実施例のn型MOSトランジスタNMT1,NMT2と、p型MOSトランジスタPMT3は、半導体層が多結晶シリコンで構成されるMOSトランジスタである。また、図1において、LDは信号線、LGは走査線、LWは容量制御信号φWが供給される容量制御線、LAC1は第1ラッチ制御信号φAC1が供給される第1ラッチ制御線、LAC2は第2ラッチ制御信号φAC2が供給される第2ラッチ制御線である。n型MOSトランジスタNMT1は、信号線LDより供給される信号を、走査パルスφGにより保持容量CDに読み取るための入力トランジスタである。また、n型MOSトランジスタNMT2と、p型MOSトランジスタPMT3とがラッチ機能を呈するためのトランジスタ対である。図2は、図1に示すラッチ回路の走査パルスφG、容量制御信号φW、ラッチ制御信号φAC1,φAC2、および、各ノードN1,N2,N3の時間変化の様子を示すタイミングチャートである。始めに、信号線LD上の電圧dataが、Lowレベル以下、LレベルのVLの電圧の場合について説明する。ここで、時刻t1以前に、ノードN1はHigh以下、HレベルのVDHの電圧、ノードN2はLレベルのVLの電圧、ノードN3はHレベルのVH3の電圧とする。図2に示すように、時刻t1において、走査線LG上の走査パルスφG所謂、信号読み込みパルスゲートパルスが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する所謂、選択走査電圧が入力されると、n型MOSトランジスタ入力トランジスタ;NMT1が、オン状態となり、ノードN1の電圧は、信号線LD上の電圧data;ここでは、VLの電圧となる。このとき、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1の電圧は、中間電圧レベルのVL2の電圧となっており、VL2は、下記1式を満足するように設定されており、ノードN1の電圧が、HレベルのVDHの電圧であるか、LレベルのVLの電圧であるかにかかわらず、n型MOSトランジスタNMT2はオフ状態を維持する。VL2≧VHDVthVthは、トランジスタNMT2の閾値電圧1なお、本明細書では簡単のため、すべてのn型MOSトランジスタの閾値電圧をVth、すべてのp型MOSトランジスタの閾値電圧を-Vthとする。時刻t2において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2が、HレベルのVH3の電圧からLレベルのVLの電圧になる。ここで、p型MOSトランジスタPMT3は、ノードN2の電圧によりオン、オフが決定されるが、時刻t2において、ノードN2は、LレベルのVLの電圧なので、p型MOSトランジスタPMT3はオン状態であり、ノードN3の電圧は、第2ラッチ制御信号φAC2とともに、LレベルのVL3の電圧となる。ここで、VL3=VL--Vth=VLVthである。時刻t3において、容量制御線LW上の容量制御信号φWが、LレベルのVLの電圧からHレベルのVH21の電圧に変化する。フローティング状態のノードN1は保持容量CDを介して、容量制御線LWとつながっているため、容量制御信号φWの電圧上昇とともに、ノードN1の電圧も上昇し、VH22の電圧となる。ノードN1のVH22の電圧はおおむね下記2式に示す電圧となる。VH22~VLVH21-VL×CD/CDCS2ここで、CSは、ノードN1における保持容量CD以外の容量である。VH22の電圧によりn型MOSトランジスタNMT2はオン状態となり、ノードN2は第1ラッチ制御線LAC1に接続されるので、ノードN2は中間電圧レベルのVL2の電圧となる。このときP型MOSトランジスタPMT3もオン状態となるが、ノードN3は、すでにLレベルのVL3の電圧となっているので、ノードN3の電圧は変化しない。時刻t4において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1が中間電圧レベルのVL2の電圧からHレベルのVH3の電圧に変化する。n型MOSトランジスタNMT2はオン状態なので、第1ラッチ制御信号φAC1の電圧上昇に伴いノードN2の電圧も上昇し、HレベルのVH4の電圧になる。そのため、p型MOSトランジスタPMT3はオフ状態となる。ここで、VH4~VH22-Vth但し、VH22-Vth≧VH3ならば、VH4=VH3となる。時刻t5において、容量制御信号φWがHレベルのVH21の電圧からLレベルのVLの電圧に変化すると、ノードN1はおおむねVLの電圧に戻るため、n型MOSトランジスタNMT1はオフ状態となる。時刻t6において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1がHレベルのVH3の電圧からLレベルのVLの電圧に変化するが、n型MOSトランジスタNMT2はオフ状態を維持するので、ノードN2はHレベルのVH4の電圧を維持する。時刻t7において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1はLレベルのVLの電圧から中間電圧レベルのVL2の電圧に変化する。これにより、ノードN1への信号線LDからの書き込み電圧VDH,VLによらず、n型MOSトランジスタNMT2はオフ状態を維持することになる。時刻t8において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。p型MOSトランジスタPMT3のゲート電圧はノードN2の電圧であり、時刻t8において、ノードN2の電圧は、HレベルのVH4の電圧であるので、p型MOSトランジスタPMT3はオフ状態にある。したがって、ノードN3はLレベルのVL3の電圧の状態を維持する。前述した手順により、時刻t1において書き込まれた信号電圧0のデータに対応する電圧に従って、出力端子OUT1の電圧が、Hレベルの電圧=ノードN2の電圧、出力端子OUT2の電圧が、Lレベルの電圧=ノードN3の電圧となり、出力端子OUT1と出力端子OUT2とに差動出力状態がラッチされる。次に、信号線LD上の電圧dataが、HレベルのVDHの電圧の場合について説明する。ここで、時刻t21以前に、ノードN1はLレベルのVLの電圧、ノードN2はHレベルのVH4の電圧、ノードN3はLレベルのVL3の電圧とする。図2に示すように、時刻t21において、走査線LG上の走査パルスφG所謂、信号読み込みパルスゲートパルスが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する所謂、選択走査電圧が入力されると、入力トランジスタNMT1が、オン状態となり、ノードN1の電圧は、信号線LD上の電圧data;ここでは、VDHの電圧となる。このとき、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1の電圧は、中間電圧レベルのVL2の電圧となっており、前述したように、ノードN1の電圧が、HレベルのVDHの電圧であるか、LレベルのVLの電圧であるかにかかわらず、n型MOSトランジスタNMT2はオフ状態を維持するので、出力ラッチ状態に変動はない。時刻t22において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2がLレベルのVLの電圧になるが、p型MOSトランジスタPMT3はオフ状態であり、さらに、出力端子OUT2の電圧=ノードN3の電圧は、時刻t22以前もLレベルのVL3の電圧であるため、出力端子OUT2の電圧は変化しない。時刻t23において、容量制御線LW上の容量制御信号φWが、LレベルのVLの電圧からHレベルのVH21の電圧に変化する。フローティング状態のノードN1は保持容量CDを介して、容量制御線LWとつながっているため、容量制御信号φWの電圧上昇とともに、ノードN1の電圧も上昇する。このときのノードN1のVH23の電圧はおおむね下記3式に示す電圧となる。VH23~VDHVH21-VDH×CD/CDCS3VH23の電圧によりn型MOSトランジスタNMT2はオン状態となり、ノードN2は第1ラッチ制御線LAC1に接続されるので、ノードN2は中間電圧レベルのVL2の電圧となる。このときP型MOSトランジスタPMT3もオン状態となるが、ノードN3は、すでにLレベルのVL3の電圧となっているので、ノードN3の電圧は変化しない。時刻t24において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1が中間電圧レベルのVL2の電圧からHレベルのVH3の電圧に変化する。n型MOSトランジスタNMT2はオン状態なので、第1ラッチ制御信号φAC1の電圧上昇に伴いノードN2の電圧も上昇し、HレベルのVH4の電圧になる。そのため、p型MOSトランジスタPMT3はオフ状態となる。時刻t25において、容量制御信号φWがHレベルのVH21の電圧からLレベルのVLの電圧に変化すると、ノードN1はおおむねVDHの電圧に戻るため、n型MOSトランジスタNMT2はオフ状態になる。時刻t26において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1がLレベルのVLの電圧になると、n型MOSトランジスタNMT2はオン状態になり、ノードN2の電圧は、LレベルのVLの電圧になる。これに伴い、p型MOSトランジスタPMT3はオン状態になる。時刻t27において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1はLレベルのVLの電圧から中間電圧レベルのVL2の電圧に変化する。これにより、ノードN1への信号線LDからの書き込み電圧VDH,VLによらず、n型MOSトランジスタNMT2はオフ状態を維持することになる。また、p型MOSトランジスタPMT3のゲート電圧はノードN2の電圧であり、時刻t27において、ノードN2の電圧は、LレベルのVLであるので、p型MOSトランジスタPMT3はオン状態を維持する。時刻t28において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。このとき、p型MOSトランジスタPMT3はオン状態であるので、第2ラッチ制御信号φAC2の上昇に伴い、ノードN3の電圧もHレベルのVH3の電圧となる。前述した手順により、時刻t21において書き込まれた信号電圧1のデータに対応する電圧に従って、出力端子OUT1の電圧が、Lレベルの電圧=ノードN2の電圧、出力端子OUT2の電圧が、Hレベルの電圧=ノードN3の電圧となり、出力端子OUT1と出力端子OUT2とに差動出力状態がラッチされる。本実施例のラッチ回路により次の効果が得られる。1すべてのトランジスタ動作において、ゲート電圧が印加され、MOSトランジスタがオン状態になったのち、ドレイン電圧がHレベルの電圧pMOSトランジスタの場合は絶対値でLレベルの電圧になるため、ドレインアバランシェが起こりやすい条件を回避でき、高電圧使用時の信頼性を高くできる。2CMOS回路で構成されるラッチ回路に比べて、トランジスタ数が少なく、高精細化に有利である。図3は、図11と同様、本実施例のラッチ回路を、可動シャッタsの位置を電気的に制御して画像表示を行うディスプレイ以下、可動シャッタ方式のディスプレイというの画素回路に適用する際の具体的な回路構成の一例を示す回路図である。また、図4は、本実施例のラッチ回路を適用した、可動シャッタsの位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。なお、図3、図4において、SSCは制御信号生成回路、LSSはシャッタ制御信号φSが供給される可動シャッタ制御線である。図4に示す可動シャッタ方式のディスプレイでは、図3に示す画素回路が、1画素PXとして2次元状に配置されている。ここで、走査線LGは各行単位に設けられ、垂直駆動回路XDRに入力される。また、信号線LDは各列単位に設けられ、水平駆動回路YDRに入力される。制御信号生成回路SSCは、容量制御信号φW、第1ラッチ制御信号φAC1、第2ラッチ制御信号φAC2、および、シャッタ制御信号φSを生成し、それぞれ容量制御線LW、第1ラッチ制御線LAC1、第2ラッチ制御線LAC2、および、可動シャッタ制御線LSSに供給する。図3に示す画素回路を用いる可動シャッタ方式のディスプレイでは、フィールドシーケンシャル方式でカラー画像を表示する。即ち、1/60Hzのフレームは、赤R、緑G、青Bのそれぞれの色のフレームに分割され、そしてそれぞれの色のフレームは、6個以上のサブフレームに分割され、発光時間の長さにより各階調の画像を表示する。本実施例は、CMOSラッチ回路と異なり、差動出力状態のHレベルの電圧、Lレベルの電圧をダイナミックに保持する構成であり、長時間あるいは時間制限のない使用方法では、ダイナミックに保持した電荷がMOSトランジスタのオフ電流などでリークし、電圧変動を起こすため出力が不安定になる懸念があるが、図3に示す画素回路を用いる可動シャッタ方式のディスプレイでは、必ず周期的にそれも極端に短い期間で状態のリセット同じ状態の保持でも、再設定が起こるため、必要な電圧と保持時間を設計することが可能であり、実用に供する。図3に示す画素回路を使用する可動シャッタ方式のディスプレイでは、書き込み期間図2のTA内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間図2のTBに、可動シャッタsを、ノードN2あるいはノードN3に移動させ、表示期間図2のTCに画像を表示する。[実施例2]図5は、本発明の実施例2のラッチ回路の回路構成を示す回路図である。図5に示すラッチ回路は、図1に示すラッチ回路において、高電圧を処理するn型MOSトランジスタNMT1,NMT2と、p型MOSトランジスタPMT3をダブルゲートにし、ソースドレイン耐圧を向上させたものである。即ち、n型MOSトランジスタNMT1を、n型MOSトランジスタNMT1とn型MOSトランジスタNMT11で、NMT2を、n型MOSトランジスタNMT2とn型MOSトランジスタNMT21で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。同様に、p型MOSトランジスタPMT3を、p型MOSトランジスタPMT3とp型MOSトランジスタPMT31で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース-ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。[実施例3]図6は、本発明の実施例3のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、n型MOSトランジスタNMT2のソースとドレインとの間に、ダイオード接続のn型MOSトランジスタNMT3を接続した点と、容量制御線LWにVLの一定の電圧を供給するようにした点で、図1に示す実施例1のラッチ回路と相違する。なお、本実施例のn型MOSトランジスタNMT1,NMT2,NMT3と、p型MOSトランジスタPMT3は、半導体層が多結晶シリコンで構成されるMOSトランジスタである。図7は、図6に示すラッチ回路の走査パルスφG、ラッチ制御信号φAC1,φAC2、および、各ノードN1,N2,N3の時間変化の様子を示すタイミングチャートである。始めに、信号線LD上の電圧dataが、LレベルのVLの電圧の場合について説明する。ここで、時刻t1以前に、ノードN1はHレベルのVDHの電圧、ノードN2はLレベルのVLの電圧、ノードN3はHレベルのVH3の電圧とする。図7に示すように、時刻t1において、走査線LG上の走査パルスφG所謂、信号読み込みパルスゲートパルスが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する所謂、選択走査電圧が入力されると、n型MOSトランジスタ入力トランジスタ;NMT1が、オンとなり、ノードN1の電圧は、信号線LD上の電圧data;ここでは、VLの電圧となる。このとき、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1の電圧は、中間電圧レベルのVL2の電圧となっており、VL2は、下記4式を満足するように設定されており、ノードN1の電圧が、HレベルのVDHの電圧であるか、LレベルのVLの電圧であるかにかかわらず、n型MOSトランジスタNMT2はオフ状態を維持する。VL2≧VHDVthVthは、トランジスタNMT2の閾値電圧4時刻t2において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2が、HレベルのVH3の電圧からLレベルのVLの電圧になる。ここで、p型MOSトランジスタPMT3は、ノードN2の電圧によりオン、オフが決定されるが、時刻t2において、ノードN2は、LレベルのVLの電圧なので、p型MOSトランジスタPMT3はオン状態であり、ノードN3の電圧は、第2ラッチ制御信号φAC2とともに、LレベルのVL3の電圧となる。ここで、VL3=VL--Vth=VLVthである。時刻t3において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1が中間電圧レベルのVL2の電圧からHレベルのVH3の電圧に変化する。これにより、ダイオード接続のn型MOSトランジスタNMT3は導通状態となるので、第1ラッチ制御信号φAC1の電圧上昇に伴いノードN2の電圧も上昇し、HレベルのVH4の電圧になる。ここで、VH4~VH22-Vth時刻t4において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1がHレベルのVH3の電圧からLレベルのVLの電圧に変化するが、n型MOSトランジスタNMT2はオフ状態を維持するので、ノードN2はHレベルのVH4の電圧を維持する。時刻t5において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1はLレベルのVLの電圧から中間電圧レベルのVL2の電圧に変化する。これにより、ノードN1への信号線LDからの書き込み電圧VDH,VLによらず、n型MOSトランジスタNMT2はオフ状態を維持することになる。時刻t6において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。p型MOSトランジスタPMT3のゲート電圧はノードN2の電圧であり、時刻t6において、ノードN2の電圧は、HレベルのVH4の電圧であるので、p型MOSトランジスタPMT3はオフ状態にある。したがって、ノードN3はLレベルのVL3の電圧の状態を維持する。前述した手順により、時刻t1において書き込まれた信号電圧0のデータに対応する電圧に従って、出力端子OUT1の電圧が、Hレベルの電圧=ノードN2の電圧、出力端子OUT2の電圧が、Lレベルの電圧=ノードN3の電圧となり、出力端子OUT1と出力端子OUT2とに差動出力状態がラッチされる。次に、信号線LD上の電圧dataが、HレベルのVDHの電圧の場合について説明する。ここで、時刻t21以前に、ノードN1はLレベルのVLの電圧、ノードN2はHレベルのVH4の電圧、ノードN3はLレベルのVL3の電圧とする。図7に示すように、時刻t21において、走査線LG上の走査パルスφG所謂、信号読み込みパルスゲートパルスが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する所謂、選択走査電圧が入力されると、入力トランジスタNMT1が、オンとなり、ノードN1の電圧は、信号線LD上の電圧data;ここでは、VDHの電圧となる。このとき、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1の電圧は、中間電圧レベルのVL2の電圧となっており、前述したように、ノードN1の電圧が、HレベルのVDHの電圧であるか、LレベルのVLの電圧であるかにかかわらず、n型MOSトランジスタNMT2はオフ状態を維持するので、出力ラッチ状態に変動はない。時刻t22において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2がLレベルのVLの電圧になるが、p型MOSトランジスタPMT3はオフ状態であり、さらに、出力端子OUT2の電圧=ノードN3の電圧は、時刻t22以前もLレベルのVL3の電圧であるため、出力端子OUT2の電圧は変化しない。時刻t23において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1が中間電圧レベルのVL2の電圧からHレベルのVH3の電圧に変化する。これにより、ダイオード接続のn型MOSトランジスタNMT3は導通状態となるので、ノードN2の電圧も上昇するが、ノードN2は、すでにHレベルのVH4の電圧となっているので、ノードN2の電圧は変化しない。また、p型MOSトランジスタPMT3はオフ状態を維持する。時刻t24において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1がLレベルのVLの電圧になると、n型MOSトランジスタNMT2はオン状態になり、ノードN2の電圧は、LレベルのVLの電圧になる。これに伴い、p型MOSトランジスタPMT3はオン状態になる。時刻t25において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1はLレベルのVLの電圧から中間電圧レベルのVL2の電圧に変化する。これにより、ノードN1への信号線LDからの書き込み電圧VDH,VLによらず、n型MOSトランジスタNMT2はオフ状態を維持することになる。また、p型MOSトランジスタPMT3のゲート電圧はノードN2の電圧であり、時刻t25において、ノードN2の電圧は、LレベルのVLであるので、p型MOSトランジスタPMT3はオン状態を維持する。時刻t26において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。このとき、p型MOSトランジスタPMT3はオン状態であるので、第2ラッチ制御信号φAC2の上昇に伴い、ノードN3の電圧もHレベルのVH3の電圧となる。前述した手順により、時刻t21において書き込まれた信号電圧1のデータに対応する電圧に従って、出力端子OUT1の電圧が、Lレベルの電圧=ノードN2の電圧、出力端子OUT2の電圧が、Hレベルの電圧=ノードN3の電圧となり、出力端子OUT1と出力端子OUT2とに差動出力状態がラッチされる。本実施例のラッチ回路も、前述の実施例1と同様の作用効果を得ることが可能である。前述の実施例1、2と同様、本実施例のラッチ回路も、可動シャッタsの位置を電気的に制御して画像表示を行うディスプレイ可動シャッタ方式のディスプレイというの画素回路に適用可能である。なお、本実施例において、可動シャッタ制御線LSS上のシャッタ制御信号φSは、一般に、GNDの電圧あるいは、VDDの電圧であるので、保持容量CDの他端を可動シャッタ制御線LSSに接続するようにしてもよい。[実施例4]図8は、本発明の実施例4のラッチ回路の回路構成を示す回路図である。図8に示すラッチ回路は、図6に示すラッチ回路において、高電圧を処理するn型MOSトランジスタNMT1,NMT2、NMT3と、p型MOSトランジスタPMT3をダブルゲートにし、ソースドレイン耐圧を向上させたものである。即ち、n型MOSトランジスタNMT1を、n型MOSトランジスタNMT1とn型MOSトランジスタNMT11で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。同様に、n型MOSトランジスタNMT2を、n型MOSトランジスタNMT2とn型MOSトランジスタNMT21で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。同様に、n型MOSトランジスタNMT3を、n型MOSトランジスタNMT3とn型MOSトランジスタNMT31で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。同様に、p型MOSトランジスタPMT3を、p型MOSトランジスタPMT3とp型MOSトランジスタPMT31で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース-ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。[実施例5]図9は、本発明の実施例4のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、n型MOSトランジスタNMT2のドレインと第1ラッチ制御線LAC1との間に、n型MOSトランジスタNMT4を接続し、このn型MOSトランジスタNMT4のゲートを第3ラッチ制御線LAに接続し、保持容量CDの一端を第1ラッチ制御線LAC1に接続した点が、実施例2のラッチ回路と相違する。なお、本実施例のn型MOSトランジスタNMT1,NMT2,NMT3、NMT4と、p型MOSトランジスタPMT3は、半導体層が多結晶シリコンで構成されるMOSトランジスタである。図10は、図9に示すラッチ回路の走査パルスφG、ラッチ制御信号φAC1,φAC2、φA、および、各ノードN1,N2,N3、N4の時間変化の様子を示すタイミングチャートである。始めに、信号線LD上の電圧dataが、LレベルのVLの電圧の場合について説明する。ここで、時刻t1以前に、ノードN1はHレベルのVDHの電圧、ノードN2はLレベルのVLの電圧、ノードN3はHレベルのVH3の電圧とする。図10に示すように、時刻t1において、走査線LG上の走査パルスφG所謂、信号読み込みパルスゲートパルスが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する所謂、選択走査電圧が入力されると、n型MOSトランジスタ入力トランジスタ;NMT1が、オンとなり、ノードN1の電圧は、信号線LD上の電圧data;ここでは、VLの電圧となる。時刻t2において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2が、HレベルのVH3の電圧からLレベルのVLの電圧になる。ここで、p型MOSトランジスタPMT3は、ノードN2の電圧によりオン、オフが決定されるが、時刻t2において、ノードN2は、LレベルのVLの電圧なので、p型MOSトランジスタPMT3はオン状態であり、ノードN3の電圧は、第2ラッチ制御信号φAC2とともに、LレベルのVL3の電圧となる。ここで、VL3=VL--Vth=VLVthである。時刻t3において、第3ラッチ制御線LAの電圧が、VLからVH21に変化する。これによりn型MOSトランジスタNMT4は導通状態となるが、n型MOSトランジスタNMT2がオフ状態なので、ノードN2の変化はない。時刻t4において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1はLレベルのVLの電圧からHレベルのVH3の電圧に変化する。ダイオード接続のn型MOSトランジスタNMT3がON状態となるので、ノードN2の電圧はHレベルのVH4になる。保持容量CDの一端は、第1ラッチ制御信号φAC1に接続されているため、ノードN1はVH22となる。ここでVH22は、VH22=VLVH3CD/CDCSである。ノードN4の電圧はVH22-Vthか、VH21-Vthのいずれかの高い電圧VH5になる。時刻t6において、第1ラッチ制御信号φAC1はHレベルのVH3の電圧からLレベルのVLの電圧に変化する。これに伴い、保持容量CDで容量結合したノードN1は、VLの電圧に戻る。したがって、n型MOSトランジスタNMT2はオフ状態となるため、ノードN2はHレベルのVH4の電圧を維持する。このとき、n型MOSトランジスタNMT4はオン状態であるため、ノードN4はVLの電圧になる。時刻t8において、第2ラッチ制御信号φAC2はLレベルのVLの電圧からHレベルのVH3の電圧に変化する。p型MOSトランジスタPMT3のゲート電圧はノードN2の電圧であり、時刻t8において、ノードN2の電圧は、HレベルのVH4の電圧であるので、p型MOSトランジスタPMT3はオフ状態にある。したがって、ノードN3はLレベルのVL3の電圧の状態を維持する。こののち時刻t8直後、第3ラッチ制御信号φAはLレベルのVLの電圧に変わり、n型MOSトランジスタNMT4はオフ状態になる。すなわち、次に第3ラッチ制御信号φAがHレベルに変わるまでは、信号取り込みによりノードN1の電圧が変化しても、ノードN2,N3の電圧に変化は起こらない。厳密には信号によりノードN1がLレベルからHレベルになるとn型MOSトランジスタNMT2がオフ状態からオン状態に変わり、ノードN4の電圧がVLからVHD-Vthに変化しこの変化に必要な電荷QはノードN2から供給され、したがってノードN2の電圧は低下するが、この電圧低下が動作に影響を与えないようにするため、ノードN2ノードN4の容量を設定するか、第1ラッチ制御信号φAC1を調整すればよく、本議論では無視する。前述した手順により、時刻t1において書き込まれた信号電圧0のデータに対応する電圧に従って、出力端子OUT1の電圧が、Hレベルの電圧=ノードN2の電圧、出力端子OUT2の電圧が、Lレベルの電圧=ノードN3の電圧となり、出力端子OUT1と出力端子OUT2とに差動出力状態がラッチされる。次に、信号線LD上の電圧dataが、HレベルのVDHの電圧の場合について説明する。ここで、時刻t21以前に、ノードN1はLレベルのVLの電圧、ノードN2はHレベルのVH4の電圧、ノードN3はLレベルのVL3の電圧とする。図10に示すように、時刻t21において、走査線LG上の走査パルスφG所謂、信号読み込みパルスゲートパルスが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する所謂、選択走査電圧が入力されると、入力トランジスタNMT1が、オンとなり、ノードN1の電圧は、信号線LD上の電圧data;ここでは、VDHの電圧となる。このときn型MOSトランジスタNMT2はオン状態になる。一方n型MOSトランジスタNMT4はオフ状態を維持したままである。これにより、ノードN4はVH6=VDHVthの電圧となる。時刻t22において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2がLレベルのVLの電圧になるが、p型MOSトランジスタPMT3はオフ状態であり、さらに、出力端子OUT2の電圧=ノードN3の電圧は、時刻t22以前もLレベルのVL3の電圧であるため、出力端子OUT2の電圧は変化しない。時刻t23において、第3ラッチ制御線LA上の第3ラッチ制御信号φAがVLの電圧からHレベルのVH21の電圧に変化する。これにより、n型MOSトランジスタNMT4はオン状態となる。このとき、n型MOSトランジスタNMT2もオン状態であるので、ノードN2およびノードN4は、VLの電圧になる。これにより、p型MOSトランジスタPMT3もオン状態となるが、出力端子OUT2の電圧はすでにLレベルのVL3の電圧であるため、出力端子OUT2の電圧は変化しない。時刻t24において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1がHレベルのVH3の電圧になる。このとき、ダイオード接続のn型MOSトランジスタNMT3を介して、ノードN2の電圧はHレベルのVH4になる。同時にノードN4の電圧はVH5になり、ノードN1の電圧はVH23になる。時刻t26において、第1ラッチ制御線LAC1上の第1ラッチ制御信号φAC1はHレベルのVH4の電圧からLレベルであるVLの電圧に変化する。これに伴いノードN1の電圧はVHDに戻るが、n型MOSトランジスタNMT2はオン状態にあり、n型MOSトランジスタNMT4もオン状態であるので、ノードN2はn型MOSトランジスタNMT2、NMT4を介して第1ラッチ制御線LAC1に接続されているため、ノードN2およびノードN4の電圧はともにLレベルのVLになる。このときp型MOSトランジスタPMT3のゲート電圧はノードN2の電圧であり、時刻t25において、ノードN2の電圧は、LレベルのVLであるので、p型MOSトランジスタPMT3はオン状態になる。時刻t28において、第2ラッチ制御線LAC2上の第2ラッチ制御信号φAC2がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。このとき、p型MOSトランジスタPMT3はオン状態であるので、第2ラッチ制御信号φAC2の上昇に伴い、ノードN3の電圧もHレベルのVH3の電圧となる。前述した手順により、時刻t21において書き込まれた信号電圧1のデータに対応する電圧に従って、出力端子OUT1の電圧が、Lレベルの電圧=ノードN2の電圧、出力端子OUT2の電圧が、Hレベルの電圧=ノードN3の電圧となり、出力端子OUT1と出力端子OUT2とに差動出力状態がラッチされる。本実施例のラッチ回路も、前述の実施例1と同様の作用効果を得ることが可能である。前述の実施例1、2と同様、本実施例のラッチ回路も、可動シャッタsの位置を電気的に制御して画像表示を行うディスプレイ可動シャッタ方式のディスプレイというの画素回路に適用可能である。なお、本実施例において、可動シャッタ制御線LSS上のシャッタ制御信号φSは、一般に、GNDの電圧あるいは、VDDの電圧であるので、保持容量CDの他端を可動シャッタ制御線LSSに接続するようにしてもよい。[実施例6]図11は、本発明の実施例6のラッチ回路の回路構成を示す回路図である。図11に示すラッチ回路は、図9に示すラッチ回路において、高電圧を処理するn型MOSトランジスタNMT1,NMT2、NMT3と、p型MOSトランジスタPMT3をダブルゲートにし、ソースドレイン耐圧を向上させたものである。即ち、n型MOSトランジスタNMT1を、n型MOSトランジスタNMT1とn型MOSトランジスタNMT11で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。同様に、n型MOSトランジスタNMT2を、n型MOSトランジスタNMT2とn型MOSトランジスタNMT21で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。同様に、n型MOSトランジスタNMT3を、n型MOSトランジスタNMT3とn型MOSトランジスタNMT31で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。同様に、p型MOSトランジスタPMT3を、p型MOSトランジスタPMT3とp型MOSトランジスタPMT31で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース-ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。なお、n型MOSトランジスタNMT4は実質的にVDHVth以上の電圧がかかることはないので、シングルゲートのままとしたが、これをダブルゲートとしてもよい。なお、前述の説明では、第1トランジスタNMT1、第3トランジスタNMT2第4トランジスタNMT3、第5トランジスタNMT4は、n型の多結晶シリコン薄膜トランジスタを、第2トランジスタPMT3は、p型の多結晶シリコン薄膜トランジスタを使用した場合について説明したが、第1トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタとして、n型の多結晶シリコン薄膜トランジスタに代えて、p型の多結晶シリコン薄膜トランジスタを、第2トランジスタとして、p型の多結晶シリコン薄膜トランジスタに代えて、n型の多結晶シリコン薄膜トランジスタを使用することも可能である。なお、第1トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタとして、p型の多結晶シリコン薄膜トランジスタを、第2トランジスタとして、n型の多結晶シリコン薄膜トランジスタを使用する場合には、これらに印加する電圧関係の正負を逆にする必要があることは言うまでも無い。さらに、第1トランジスタ、第2トランジスタは、結晶化が不要なためより低コストプロセスの適用が可能なアモルファスシリコン薄膜トランジスタを用いることもできる。また、前述の説明では、本発明のラッチ回路を、可動シャッタ方式のディスプレイの画素回路に適用する場合について説明したが、本発明は、可動シャッタ方式のディスプレイの画素回路以外の、同様の動作が必要な他のディスプレイにも応用できることは言うまでもない。以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。"