第1の面を有する材料層と、前記材料層内に設けられ、第1の面に開口部を有する溝と、を備え、前記溝は、前記開口部に接し、1以上のスキャロップ形成溝を有するテーパー部と、おおむね垂直な側壁を有する垂直部と、を有し、前記スキャロップ形成溝の幅が前記垂直部の溝幅よりも大きいことを特徴とする半導体装置。前記テーパー部は、2以上のスキャロップ形成溝を有し、前記開口部に近いスキャロップ形成溝の幅は前記開口部から遠いスキャロップ形成溝の幅よりも大きいことを特徴とする請求項1に記載の半導体装置。前記垂直部は、おおむね同等の幅を有する複数のスキャロップ形成溝を有することを特徴とする請求項1または2に記載の半導体装置。前記スキャロップ形成溝のスキャロップ形成側壁の端部は、とがった先端部のない滑らかな表面を有することを特徴とする請求項1~3の何れか1項に記載の半導体装置。前記溝は半導体基板を貫通するように設けられていることを特徴とする請求項1~4の何れか1項に記載の半導体装置。前記溝には導電材料が埋設されていることを特徴とする請求項1~5の何れか1項に記載の半導体装置。前記溝には絶縁材料が埋設されていることを特徴とする請求項1~5の何れか1項に記載の半導体装置。前記溝は、半導体基板内を貫通するように設けられた貫通電極を囲むように設けられ、絶縁リングを形成していることを特徴とする請求項1~6の何れか1項に記載の半導体装置。前記貫通電極、絶縁リングを備えた半導体基板を複数、有し、前記複数の半導体基板は積層され、前記複数の半導体基板は、前記貫通電極を介して互いに電気的に接続される、請求項8に記載の半導体装置。材料層の第1の面からその厚み方向の内側に向かって、1以上のスキャロップ形成溝を含む溝テーパー部を形成する工程と、前記材料層内の前記溝テーパー部の下におおむね垂直な側壁を有する垂直部を形成する工程と、を有し、前記スキャロップ形成溝は、その幅が前記垂直部の溝幅よりも大きいことを特徴とする半導体装置の製造方法。前記溝テーパー部は、2以上のスキャロップ形成溝を有し、前記第1の面に近いスキャロップ形成溝の幅は前記第1の面から遠いスキャロップ形成溝の幅よりも大きいことを特徴とする請求項10に記載の半導体装置の製造方法。前記垂直部は、おおむね同等の幅を有する複数のスキャロップ形成溝を有することを特徴とする請求項10または11に記載の半導体装置の製造方法。1つの前記スキャロップ形成溝は、下記工程1~3からなるスキャロップ形成溝形成サイクルを1サイクル行うことで形成することを特徴とする請求項10~12の何れか1項に記載の半導体装置の製造方法。1露出している前記材料層を等方性エッチングして第2の溝を形成する工程、2前記第2の溝の内壁上に保護膜を形成する工程、3前記第2の溝の内壁底面上に形成された保護膜を除去する工程。前記溝テーパー部を形成する工程では、前記スキャロップ形成溝形成サイクルを1サイクル行うごとに、前記工程1におけるエッチング時間を減少させることを特徴とする請求項13に記載の半導体装置の製造方法。前記材料層はシリコンからなる半導体基板であって、前記スキャロップ形成溝形成サイクルの工程1では、SF6ガスを用いることを特徴とする請求項13または14に記載の半導体装置の製造方法。前記保護膜はカーボンを含有するポリマーを主成分とし、前記スキャロップ形成溝形成サイクルの工程2では、C4F8ガスを用いることを特徴とする請求項13~15の何れか1項に記載の半導体装置の製造方法。前記溝テーパー部および垂直部を形成した後、前記第2の溝の内壁の保護膜を除去する工程と、前記スキャロップ形成溝の側壁の端部を丸める工程と、を有することを特徴とする請求項13~16の何れか1項に記載の半導体装置の製造方法。前記スキャロップ形成溝の側壁の端部を丸める工程では、等方性エッチングを用いることを特徴とする請求項17に記載の半導体装置の製造方法。前記スキャロップ形成溝の側壁の端部を丸める工程は、第2の材料層を成膜する工程と、エッチング工程と、を含むことを特徴とする請求項17または18に記載の半導体装置の製造方法。プロセッサーと、DRAMメモリモジュールと、前記プロセッサーとDRAMメモリモジュールとを接続するシステムバスと、を備えるデータ処理装置であって、前記データ処理装置に含まれる半導体装置は、第1の面を有する材料層と、前記材料層内に設けられ、第1の面に開口部を有する溝と、を備え、前記溝は、前記開口部に接し、1以上のスキャロップ形成溝を有するテーパー部と、おおむね垂直な側壁を有する垂直部と、を有し、前記スキャロップ形成溝の幅が前記垂直部の溝幅よりも大きいことを特徴とするデータ処理装置。ボッシュプロセスは、半導体基板に10~200μm程度の深い開口を形成する際に用いられる。近年の半導体装置の微細化に伴い、開口のサイズ開口幅も縮小しているため、形成した開口のアスペクト比も増大する傾向にある。このため、図23に示したように、形成した開口に絶縁膜35等をCVD法で充填する際に、開口の上端部で堆積した絶縁膜35の閉塞が生じてしまい、開口の底部に空洞ボイド36が残存する現象が起き易い。開口の内部に残存した空洞は、後の製造工程でクラック等が発生する原因となりやすく、半導体装置の製造歩留まりの低下の原因となっていた。このような開口内部での空洞の残存を抑制するには、開口の上端部分をテーパー形状斜め形状に加工することが有効である。特許文献2には、段差構造を有するマスクパターンを用いて、ボッシュプロセスを適用することで、テーパー形状の開口を形成する方法が示されている。しかしながら、このような段差構造を有するマスクパターンを形成するには、煩雑な手順が必要であった。また、マスクパターンを形成する際にマスクパターン中間の段差部を境にして上部と下部でアライメントずれが発生することもあり、所定の形状の開口を形成することが難しかった。一実施形態は、第1の面を有する材料層と、前記材料層内に設けられ、第1の面に開口部を有する溝と、を備え、前記溝は、前記開口部に接し、1以上のスキャロップ形成溝を有するテーパー部と、おおむね垂直な側壁を有する垂直部と、を有し、前記スキャロップ形成溝の幅が前記垂直部の溝幅よりも大きいことを特徴とする半導体装置に関する。他の実施形態は、材料層の第1の面からその厚み方向の内側に向かって、1以上のスキャロップ形成溝を含む溝テーパー部を形成する工程と、前記材料層内の前記溝テーパー部の下におおむね垂直な側壁を有する垂直部を形成する工程と、を有し、前記スキャロップ形成溝は、その幅が前記垂直部の溝幅よりも大きいことを特徴とする半導体装置の製造方法に関する。他の実施形態は、プロセッサーと、DRAMメモリモジュールと、前記プロセッサーとDRAMメモリモジュールとを接続するシステムバスと、を備えるデータ処理装置であって、前記データ処理装置に含まれる半導体装置は、第1の面を有する材料層と、前記材料層内に設けられ、第1の面に開口部を有する溝と、を備え、前記溝は、前記開口部に接し、1以上のスキャロップ形成溝を有するテーパー部と、おおむね垂直な側壁を有する垂直部と、を有し、前記スキャロップ形成溝の幅が前記垂直部の溝幅よりも大きいことを特徴とするデータ処理装置に関する。テーパー部を有する溝を備えた半導体装置を容易に形成できる。これにより、溝内に空洞が形成されるのを防止でき、製造歩留まりの低下を抑制できる。図27Aは本発明による溝を表す断面図、図27Bは一つのスキャロップ形成溝を表す断面図である。本発明による溝は、図27に示すように、その垂直断面において、溝の外側に凸の弧、または曲線をなす形状をした側壁が溝の深さ方向に複数個、連なった形状をしており、このような波状の形状をスキャロップ形状と呼び、溝の外側に凸の弧、または曲線をなす形状をした側壁、ひとつひとつを、スキャロップ形成側壁と呼び、このスキャロップ形成側壁と、溝の中央垂線から見てほぼ対称な位置にあるスキャロップ形成側壁とで挟まれた溝の一部をスキャロップ形成溝と呼ぶことにする。スキャロップ形成溝およびスキャロップ形成側壁では、側壁の最も外側に位置する点はスキャロップ形成側壁の上端部、下端部の間にある。スキャロップ形成溝が溝の深さ方向に複数個重なって溝を形成している。また、図27Aに示すように、スキャロップ形成溝においてその高さをH、幅をWと定義する。すなわち、水平面上でスキャロップ形成側壁間の距離の最大の距離を幅Wと定義する。溝のテーパー部においては開口部から深み方向に3つのスキャロップ形成溝が設けられ、幅W、高さH共に順次小さくなるよう形成されている。また、溝のテーパー部の下には、おおむね垂直な側壁を有する垂直部が形成されている。第1実施例本実施例を適用した具体的な半導体装置について、図1~図10を参照して説明する。図1に、本実施例に係る半導体装置として、貫通電極TSV:ThroughSiliconViaを備えた半導体チップの断面図を示す。半導体チップは、例えば、DRAM、SRAM、フラッシュメモリ等の記憶デバイスや、MPU、DSP等の演算処理デバイスをあげることができる。図1に示すように、半導体チップ100は、デバイス領域Dと貫通電極形成領域TVを備えている。デバイス領域DにはMOSトランジスタ等の素子が配置され、所定の回路が構成されている。貫通電極形成領域には複数の貫通電極200が配置されている。なお、図1には1つの貫通電極のみを記載している。貫通電極200は上端および下端に接続用のバンプ突起電極を備えており、複数の半導体チップを積層する際に、貫通電極200を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極200は半導体基板50を貫通する貫通プラグVと、半導体基板50上の複数の層間絶縁膜を貫通するコンタクトプラグおよび配線層で構成されている。貫通電極の半導体基板の中に埋設されている部分の周囲には絶縁リング150が設けられており、これによって、個々の貫通電極200と、他の貫通電極および素子形成領域Dとの絶縁が確保される。絶縁リング150は、本実施例の製造方法を用い、半導体基板材料層50に形成したスキャロップ形成溝を有するリング状の溝内にシリコン酸化膜を充填して形成されている。半導体基板50の裏面側図1の下側における貫通電極の端部には、裏面バンプ160が形成されている。すなわち、裏面バンプ160の一部が、半導体基板を貫通している。図26Aは図1の半導体装置の点線で囲まれた部分を拡大する図、図26Bは図26AのA-A方向の断面図である。なお、図26では、スキャロッピングは省略している。図26に示すように、絶縁リング150は、裏面バンプの160の一部を囲むように設けられている。絶縁リング150は、テーパー部Xと、垂直部Yを有する溝内に形成されている。溝は、半導体基板材料層内を貫通するように形成されている。テーパー部Xは複数のスキャロップ形成溝を有し、第1の面5から半導体基板1の厚み方向に向かうにつれて、各スキャロップ形成溝の断面積が徐々に小さくなっている。また、垂直部は複数のスキャロップ形成溝を有し、おおむね垂直な側壁を有する。垂直部を構成する各スキャロップ形成溝は、テーパー部を構成するスキャロップ形成溝の断面積の最小値よりも小さい一定の断面積を有し、第1の面5から半導体基板1の厚み方向に向かう方向において、断面積は変化しない。すなわち、テーパー部のスキャロップ形成溝の幅は、垂直部の溝幅よりも大きくなっている。テーパー部は、複数のスキャロップ形成溝を有し、第1の面5には開口部が設けられている。テーパー部のスキャロップ形成溝の幅は、第1の面5から半導体基板1の厚み方向に向かって徐々に小さくなっており、開口部から近いスキャロップ形成溝の幅は、開口部から遠いスキャロップ形成溝の幅よりも大きくなっている。垂直部を構成するスキャロップ形成溝の幅も、テーパー部を構成するスキャロップ形成溝の幅と同じように定義される。垂直部を構成する各スキャロップ形成溝の幅は、テーパー部を構成する何れのスキャロップ形成溝の幅よりも小さい。また、絶縁リング150は、裏面バンプを囲む内側の側面150a、外側の側面150bの2つの側面を有する。テーパー部では、この2つの側面間の距離L1が第1の面5から半導体基板1の厚み方向に向かって徐々に小さくなっている。垂直部におけるこの2つの側面間の長さL2は一定であり、第1の面5から半導体基板1の厚み方向に向かう方向において変化しない。また、L2は、テーパー部における2つの側面間の長さL1の最小値よりも小さくなっている。半導体基板50の表面側図1の上側における貫通電極の端部には、表面バンプ140が形成されている。裏面バンプ160は、複数の半導体チップを積層する際に、下層のチップに設けられた表面バンプ140と接合する。裏面バンプ160と一体に形成された貫通プラグVは、半導体基板50を貫通して、局所配線ローカル配線層127に接続している。局所配線127はデバイス領域Dにも設けられており、回路を構成する配線層の一部として用いられている。貫通プラグVに接続した局所配線127は第1コンタクトプラグ130を介して、上層の第1配線106に接続している。第1配線106は第2コンタクトプラグ131を介して、上層の第2配線109に接続している。第2配線109は第3コンタクトプラグ132を介して、上層の第3配線112に接続している。第3配線112に接続するように表面バンプ140が形成されている。なお、図示していないが、貫通電極200は、表面バンプ140と裏面バンプ160間が接続されると共に、局所配線127、第1配線106、第2配線109、第3配線112のいずれかを用いて、素子形成領域Dに形成したMOSトランジスタと電気的に接続する内部配線を有していてもよい。また、必要に応じて、第1~第3コンタクトプラグのいずれかを削除して、表面バンプ140と裏面バンプ160間が電気的に接続されていない電極を形成してもよい。以下では、貫通電極を備えた半導体装置の製造方法について説明する。図2に示すように、P型のシリコンSiからなる半導体基板50を用意して、貫通電極形成領域TVに絶縁リング形成のための溝150cを形成する。溝150cは、後に形成する貫通プラグVの周りを囲むように、平面視でリング状に形成される。溝150cは、半導体基板50の第1の面5からその厚み方向に向かって形成され、第1の面5と同じ高さの位置には開口部25を有する。なお、図2では、簡略化のため溝側面のスキャロッピングは記載を省略した図10以降の図面においても同様である。以下では、図3~図9を参照して、絶縁溝150cの具体的な製造方法を説明する。なお、図3~図9においては、説明を明確にするため、スキャロッピングの形状を実際よりも誇張して記載している。図3に示すように、シリコンを用いた半導体基板50上に、開口を備えたマスクパターン2を形成する。マスクパターン2はエッチングに際して耐性を備えていればよく、材料の種類は限定されない。例えば、フォトレジスト膜や、シリコン酸化膜SiO2、シリコン窒化膜Si3N4等を用いてマスクパターン2を形成できる。マスクパターン2で覆われていない半導体基板50の領域にスキャロップ形成溝を形成する。本実施例では、マスクパターン2には特別な段差形状等をあらかじめ形成しておく必要がない。エッチング装置としては、ICP方式誘導結合方式の枚葉型高密度プラズマエッチング装置を用いることができる。第1サイクルにおける第1エッチング工程として、SF6ガスを用いて等方性の強いドライエッチングを行い、深さd1のスキャロップ形成溝3-1を形成する。具体的なエッチング条件として、以下を例示できる。ガス種類:SF6ガス流量:230~270sccm圧力:80~100mTorrソースパワー:2300~2700W。本実施例では、第1サイクルにおいて、エッチング時間を4秒に設定することで、約1μmの深さd1を有するスキャロップ形成溝3-1が形成された。エッチングの工程においては、プラズマの密度を制御するためのソースパワーとは別に、バイアスパワーを調節することで半導体基板に到達するイオンのエネルギーを制御し、等方性の程度を最適に設定することができる。この第1エッチング工程においては、半導体基板側に印加するバイアスパワーを弱く設定例えば50~60Wに設定することで、サイドエッチングを進行させ、等方性の強い状態でエッチングを進行させることができる。図3に示すように、同じエッチング装置を使用し、第1サイクルにおけるデポジション工程として、スキャロップ形成溝3-1の内壁を覆う保護膜4を形成する。具体的なデポジション条件として、以下を例示できる。ガス種類:C4F8ガス流量:230~270sccm圧力:60~80mTorrソースパワー:2300~2700W。このデポジション工程ではバイアスパワーは印加しない。デポジション工程により、フロロカーボン系のポリマーを主成分とする保護膜4が、スキャロップ形成溝3-1の内壁およびマスクパターン2上を覆うように形成される。図4に示すように、同じエッチング装置を使用し、第1サイクルにおける第2エッチング工程として、第1エッチング工程と同じガスを用いて異方性を強めたドライエッチングを行い、スキャロップ形成溝3-1の底面に堆積している保護膜4を除去する。具体的なエッチング条件として、以下を例示できる。ガス種類:SF6ガス流量:230~270sccm圧力:60~80mTorrソースパワー:2300~2700W。この第2エッチング工程においては、半導体基板側に印加するバイアスパワーを第1エッチング工程よりも強く設定例えば150~160Wに設定することで、サイドエッチングを抑制し、異方性を強めた状態でエッチングを進行させることができる。これにより、スキャロップ形成溝3-1の内壁側面に保護膜を残存させ4aと記載、スキャロップ形成溝3-1底面の保護膜を除去することができる。以上の、第1エッチング工程、デポジション工程、第2エッチング工程を順次実施することで、エッチングプロセスの第1サイクルが完了する。図5示すように、スキャロップ形成溝3-1の内壁側面を保護膜4aで覆った状態図5中には、保護膜4aを図示していない。以下の図面でも同様に保護膜4aを図示しない。で、第1サイクルと同様に、第1エッチング工程、デポジション工程、第2エッチング工程からなる第2サイクルを実施する。この際に、使用するガス種類や圧力、印加パワー等は先に説明した第1サイクルの各工程と同じに設定し、第1エッチング工程のエッチング時間のみを所定の時間t1だけ短くなるようにした条件で第1エッチング工程を行う。本実施例ではt1=1秒に設定し、3秒間のエッチングを行った。これにより約0.75μmの深さd2を有するスキャロップ形成溝3-2が形成された。スキャロップ形成溝3-1の内壁側面は保護膜4aで覆われているためサイドエッチングは進行しない。なお、保護膜4aもエッチングによって一部除去される。本実施例では、第2サイクルの方が第1サイクルよりも第1エッチング工程のエッチング時間がt1だけ短くなるように設定した。これにより、スキャロップ形成溝3-2の深さd2がスキャロップ形成溝3-1の深さd1よりも浅くなると共に、スキャロップ形成溝3-2のサイドエッチング量もスキャロップ形成溝3-1のサイドエッチング量よりも小さくすることができる。引き続き第1サイクルと同様に、デポジション工程、第2エッチング工程を順次実施し、第2サイクルが完了する。第2サイクルが完了した時点で、スキャロップ形成溝3-1および3-2の内壁側面は保護膜4aで覆われている。図7に示すように、スキャロップ形成溝3-1、3-2の内壁が保護膜で覆われた状態で、第2サイクルと同様に、第1エッチング工程、デポジション工程、第2エッチング工程からなる第3サイクルを実施する。この際に、使用するガス種類や圧力、印加パワー等は先に説明した第1サイクルと同じに設定し、第1エッチング工程のエッチング時間のみを第2サイクルよりも所定の時間t1だけ短くなるようにした条件で第1エッチング工程を行う。本実施例ではt1=1秒に設定し、2秒間のエッチングを行った。これにより約0.5μmの深さd3を有するスキャロップ形成溝口3-3が形成された。スキャロップ形成溝3-1および3-2の内壁側面は保護膜で覆われているためサイドエッチングは進行しない。本実施例では、第3サイクルの方が第2サイクルよりも第1エッチング工程のエッチング時間がt1だけ短くなるように設定した。これにより、スキャロップ形成溝3-3の深さd3がスキャロップ形成溝3-2の深さd2よりも浅くなると共に、スキャロップ形成溝3-3のサイドエッチング量もスキャロップ形成溝3-2のサイドエッチング量より小さくすることができる。引き続き第2サイクルと同様に、デポジション工程、第2エッチング工程を順次実施し、第3サイクルが完了する。以上の第1~第3サイクルの実施により、溝上端のテーパー部が形成される。なお、本明細書では、上記第1~第3サイクルにおいて1サイクルを行うごとに形成されるそれぞれの溝をスキャロップ形成溝、複数のスキャロップ形成溝から形成されるテーパー状の溝の部分をテーパー部として定義する。図8に示すように、以降のサイクルでは、第3サイクルの第1エッチング工程におけるエッチング時間よりも短い時間で、第1エッチング工程のエッチング時間を固定する。本実施例では第1エッチング工程のエッチング時間を1秒に固定する。時間を固定した第1エッチング工程、デポジション工程、第2エッチング工程を順次、実施するサイクルを複数回、実施することで、所定の深さを有する垂直部が形成される。図8では、第10サイクルまで実施し、スキャロップ形成溝3-10が形成された状態を示す。なお、本明細書では、上記の同一条件の第4~第10サイクルを1サイクル、行うごとに形成されるそれぞれの溝をスキャロップ形成溝、複数のスキャロップ形成溝から形成される内壁側面が略垂直状の溝の部分を垂直部として定義する。第4サイクルから第10サイクルにおいては、それぞれのサイクルで形成されるスキャロップ形成溝の深さd4~d10はほぼ等しくなる。また、サイドエッチングの量もほぼ等しくなる。これにより、第4サイクル以降では、ほぼ垂直形状の溝を形成することができる。図5では、第10サイクルまでしか記載しなかったが、引き続き同じサイクルを繰り返すことで、溝の深さを深くすることができる。第4サイクル以降では、サイドエッチングが行われる第1エッチング工程のエッチング時間が第3サイクルよりも短く設定されているので、スキャロップ形成溝の側面に形成されるスキャロッピングの凹凸形状は十分に小さなものとなる。なお、最後のサイクルにおける第1エッチング工程が終了した後に、溝内に残存している保護膜を除去するため、酸素ガスを用いたアッシングの工程を実施してもよい。最終的に形成された溝の断面図を図9に示す。本実施例では、ボッシュプロセスを用い、上部のテーパー部T1と、それ以外の略垂直状の垂直部T2からなる溝を形成することができる。垂直部T2では、マスクパターン2の開口面積と概略同等の面積を有する溝が形成される。テーパー部T1では、最上端でマスクパターンの開口面積よりも大きい面積を有する開口部が形成される。この開口部は、半導体基板の表面である第1の面と同じ高さに位置する。テーパー部T1に形成された各スキャロップ形成溝は、等方性エッチングによってその形状が形成されるため、各スキャロップ形成溝の内壁側面は凹形状となる。従って、各スキャロップ形成溝は、半導体基板1の厚み方向をその内側の方向11半導体基板の第1の面5からその裏面の第2の面6に進む方向に進むにつれてその厚み方向と垂直な断面の断面積Snは1以上の整数と幅方向の長さが変化している。また、一つのスキャロップ形成溝内において、断面積Sと幅方向の長さは、第1の面5及び開口部に最も近い位置から方向11を進むにつれて徐々に増加し、シリコン基板1の厚み方向の略半分の深さで最大値を有する。上記のように、この幅方向の長さの最大値がスキャロップ形成溝の幅Wと定義される。断面積Sと幅方向の長さは、厚み方向の略半分の深さから更に方向11を進むにつれて徐々に減少する。すなわち、一つのスキャロップ形成溝内において、第1の面と同じ高さの開口部に最も近い位置からシリコン基板1の厚み方向の略半分の深さの位置までの間では、開口部に最も近い位置においてSと幅方向の長さは最も小さくなる。同様に、一つのスキャロップ形成溝内において、シリコン基板1の厚み方向の略半分の深さの位置から開口部に最も遠い位置までの間では、開口部に最も遠い位置において、Sと幅は最も小さくなる。なお、ここでは、開口部からその厚み方向11に向かってn番目のスキャロップ形成溝の断面積をSとする。例えば、1番目のスキャロップ形成溝を例にとると、断面積Sと幅方向の長さは、深さL1の位置で最大値を有する。同様に、開口部からその厚み方向の内側に向かって2番目のスキャロップ形成溝を例にとると、断面積Sと幅方向の長さは、深さL2の位置で最大値を有する。テーパー部T1を形成する第1のサイクルの第1エッチング工程の時間を段階的に短くしていくことにより、サイドエッチングが段階的に小さくなり、厚み方向11へ進むに従って、各スキャロップ形成溝の断面積と幅Wが小さくなるテーパー形状が得られる。このテーパー形状は平滑なテーパー面から構成されるわけではなく、上述したように、等方性エッチングにより各スキャロップ形成溝の側面は凹状となっているため、テーパー形状は表面に凹凸が形成された面から構成される。また、各スキャロップ形成溝の深さは、半導体基板1の厚み方向をその内側の方向11に進むにつれて徐々に小さくなる。垂直部T2に形成された各スキャロップ形成溝は、等方性エッチングによってその形状が形成されるため、各スキャロップ形成溝の内壁側面は凹形状となる。従って、各スキャロップ形成溝は、半導体基板1の厚み方向をその内側の方向11に進むにつれてその厚み方向と垂直な断面の断面積S’aは1以上の整数と幅方向の長さが変化している。また、一つのスキャロップ形成溝内において、断面積S’と幅方向の長さは、第1の面と同じ高さの開口部に最も近い位置から方向11を進むにつれて徐々に増加し、シリコン基板1の厚み方向の略半分の深さで最大値を有する。断面積S’と幅方向の長さは、厚み方向の略半分の深さから更に方向11に進むにつれて徐々に減少する。すなわち、一つのスキャロップ形成溝内において、開口部に最も近い位置からシリコン基板1の厚み方向の略半分の深さの位置までの間では、開口部に最も近い位置においてS’と幅方向の長さは最も小さくなる。同様に、一つのスキャロップ形成溝内において、シリコン基板1の厚み方向の略半分の深さの位置から開口部に最も遠い位置までの間では、開口部に最も遠い位置において、S’と幅方向の長さは最も小さくなる。なお、ここでは、シリコン基板1の厚み方向に関して、開口部に最も近いスキャロップ形成溝の断面積をS’とし、厚み方向11に進むにつれてa番目のスキャロップ形成溝の断面積をS’とする。例えば、1番目のスキャロップ形成溝を例にとると、断面積S’と幅は、シリコン基板1の表面から深さM1の位置で最大値を有する。なお、垂直部の幅方向の長さの最大値を、垂直部の溝幅と定義する。本実施例のように、垂直部が複数のスキャロップ形成溝から形成される場合には、各スキャロップ形成溝の幅方向の長さの最大値を、スキャロップ形成溝の幅と定義する。各スキャロップ形成溝は同一の条件で形成されるため、各スキャロップ形成溝の断面積と幅はおおむね同等の値となる。このため、各スキャロップ形成溝の幅幅方向の長さの最大値が、垂直部の溝幅となる。また、各スキャロップ形成溝の深さも同じ値となる。同一条件で実施されるスキャロップ形成溝の形成を少なくとも2回以上、実施することで、垂直部T2が形成される。以上の説明では3段階のサイクルでテーパー部を形成したが、さらにサイクル数を多くしてテーパー部を形成してもよい。また、第1エッチング工程に使用する時間も任意に設定することが可能である。すなわち、本実施例では、まず第1サイクルにおける第1エッチング工程のエッチング時間を、形成したい溝幅サイドエッチング幅に応じて設定する時間E1とする。また、エッチング時間を減少させていくステップ時間t1を設定する。次に、第nサイクルnは2以上の整数における、第1エッチング工程のエッチング時間Enを、En=E1-t1×n-1となるように設定して、第nサイクルまでを順次実施する。引き続き、テーパー部を形成する工程の最後に実施した第nサイクルでの第1エッチング工程のエッチング時間Enよりも短い時間に固定された時間E0によって第1エッチング工程を実施するサイクルをk回kは2以上の整数実施し、垂直部を形成する。なお、本実施例では、テーパー部の形成を第1サイクルの1回のみ実施することで、上端の溝幅を拡大することも可能であるが、絶縁膜等の埋込性を改善するには、少なくとも2回以上のテーパー部を形成するサイクルを実施n=2以上に設定することが好ましい。これは、テーパー部の形成が第1サイクルのみでは、テーパー部と垂直部との境界で溝幅の変動が急激になり、その境界部分において、埋設する絶縁膜の閉塞現象が起きやすくなるためである。ステップ時間t1を小さく設定し、テーパー形成のサイクル数nを増やすに従い、なだらかなテーパー形状が得られるので、埋込性の改善効果が大きくなる。第1および第2エッチング工程、デポジション工程で説明した製造条件ガス流量、圧力等は一例であって、本発明の主旨を逸脱しない範囲で変更が可能である。スキャロップ形成溝の形状の制御は上述のように各サイクルのエッチング時間の変更で実施することがもっとも容易であるが、等方性の強いエッチングを行う第1エッチング工程でのバイアスパワーの印加条件を、各サイクル毎に徐々に変更すること例えば、1サイクルを行うごとにバイアスパワーを増加させることでも実施可能である。上記で挙げたテーパー部及び垂直部の形成条件は一例であり、テーパー部及び垂直部の深さ、溝幅に応じて適宜、形成条件を変更することができる。例えば、絶縁溝150cの深さ45μm、テーパー部の深さ3~4μm程度、垂直部のスキャロップ形成溝の幅2~3μmに形成することができる。この場合には、上記の条件とは異なり、エッチング時間の初期値E1=4秒、ステップ時間t1=0.5秒に設定し、5段階のサイクルn=5に設定を繰り返すことで、テーパー部を形成することができる。また、垂直部は、第1エッチング工程のエッチング時間E0=1秒に固定したサイクルを200回程度、繰り返すことで形成される。図10に示すように、絶縁溝150cの内壁を覆うようにシリコン窒化膜111をCVD法で形成した後に、絶縁溝150ca内を、CVD法を用いたシリコン酸化膜112で充填する。半導体基板上面のシリコン窒化膜111およびシリコン酸化膜112はエッチングによって除去し、絶縁溝150c内にのみ、シリコン窒化膜111およびシリコン酸化膜112を残存させる。これにより絶縁リング150が形成される。本実施例では、形成した絶縁溝150cのアスペクト比が15~20程度となる。このため、従来の方法で単に垂直形状の溝を形成した場合には、内部に空洞を生じないようにシリコン酸化膜112を充填することが困難であった。これに対して、本実施例では、テーパー部を有するように絶縁溝150cを形成することにより、シリコン酸化膜112を充填する際に内部に空洞が形成されることを防止できる。これにより、製造工程の途中で絶縁リング150を起点としたクラックが発生することを防止できる。図11に示すように、デバイス領域Dにおいて、MOSトランジスタの活性領域を区画するための素子分離領域57を、STI法を用いて形成する。リン等のN型不純物を半導体基板50にイオン注入で導入して、N型ウェル114を形成する。N型ウェル114内には、後の工程でPチャネル型MOSトランジスタが配置される。なお、同様にN型ウェル以外の領域にホウ素Bのイオン注入を行うことでP型ウェルを形成してもよい。清浄な半導体基板50の表面を露出した後に、熱酸化法等によって形成した4~7nmの膜厚のシリコン酸化で、半導体基板50の表面にゲート絶縁膜51を形成する。ゲート絶縁膜51には、High-K膜高誘電体膜を用いてもよい。図12に示すように、Pチャネル型MOSトランジスタのゲート電極GPとP型不純物拡散層120、およびNチャネル型MOSトランジスタのゲート電極GNとN型不純物拡散層121を形成する。P型不純物拡散層120はPチャネル型MOSトランジスタのソース/ドレイン電極として機能する。N型不純物拡散層121はNチャネル型MOSトランジスタのソース/ドレイン電極として機能する。ゲート電極GP、GNの側面にサイドウォール絶縁膜を形成して、ソース/ドレイン電極をLDD構造で形成してもよい。引き続き、半導体基板50上に、ライナー膜83を10~20nmの膜厚のシリコン窒化膜で形成する。次に、スピンナ法でSOD膜SpinOnDirectrics:ポリシラザン等の塗布系絶縁膜を堆積した後に、高温の水蒸気H2O雰囲気中でアニール処理を行い、固体の堆積膜を改質して第1の層間絶縁膜85を形成する。耐酸化性を備えた膜によりライナー膜83を形成しておくことにより、SOD膜のアニール処理に際して、すでに形成されている下層の素子が酸化されてダメージを受けることを防止できる。引き続き、第1の層間絶縁膜85の上面を、CMP処理を行って平坦化した後に、第2の層間絶縁膜86として、CVD法で形成したシリコン酸化膜を形成し、第1の層間絶縁膜85の表面を覆う。第1の層間絶縁膜85と第2の層間絶縁膜86の積層構造の代わりに、CVD法で形成したシリコン酸化膜を一度に堆積してもよい。次に、デバイス領域DのP型不純物拡散層120およびN型不純物拡散層121に到達する周辺コンタクトホール124を、フォトレジスト膜をマスクパターンとして用いた異方性ドライエッチングにより形成する。周辺コンタクトホール124の底部では、半導体基板50のシリコン面が露出する。引き続き、半導体基板50上のシリコンが露出している部分にコバルトシリサイドCoSi等のシリサイド層125を形成する。この後に、周辺コンタクトホール124の内部を充填するようにタングステン等の金属膜を堆積する。CMP処理によって、周辺コンタクトホール124内にのみタングステン等の金属膜93を残存させる。これにより、デバイス領域Dに、トランジスタのソース/ドレイン電極と導通する周辺コンタクトプラグ126が形成される。図13に示すように、窒化タングステンWNおよびタングステンWを順次堆積した積層膜を形成し、パターニングすることで、局所配線127を形成する。デバイス領域Dにおいては、局所配線127は周辺コンタクトプラグ126と接続されている。局所配線127は貫通電極形成領域TVにも配置される。貫通電極形成領域TVに配置した局所配線127は、図示していない部分で他の局所配線127と導通していてもかまわない。貫通電極形成領域TVに配置した局所配線127は後の工程で形成する貫通電極プラグVと接続するためのパッドとして機能する。次に、局所配線127上を覆うように、シリコン窒化膜を用いてライナー膜97を形成したのちに、SOD膜を用いて第3の層間絶縁膜98を形成する。図14に示すように、第4の層間絶縁膜105として、CVD法で形成したシリコン酸化膜を形成し、第3の層間絶縁膜98の表面を覆う。第3の層間絶縁膜98と第4の層間絶縁膜の積層構造105の代わりに、CVD法で形成したシリコン酸化膜を一度に堆積してもよい。この後に、デバイス領域Dの局所配線127に接続する局所コンタクトプラグ130をタングステン等の金属膜で形成する。局所コンタクトプラグ130は、貫通電極形成領域TVに配置された局所配線127にも接続するように形成される。次に、上層の第1配線106をアルミニウムAlや銅Cu等で形成する。デバイス領域Dおよび貫通電極形成領域TVでは、第1配線106は局所コンタクトプラグ130に接続するように形成される。第1配線106を覆うように第5の層間絶縁膜107をシリコン酸化膜等で形成する。第1配線106に接続する第1コンタクトプラグ131をタングステン等の金属膜で形成する。次に、第2配線109をアルミニウムAlや銅Cu等で形成する。デバイス領域Dおよび貫通電極形成領域TVでは、第2配線109は第1コンタクトプラグ131に接続するように形成される。第2配線109を覆うように第6の層間絶縁膜110をシリコン酸化膜等で形成する。貫通電極形成領域TVにおいて、第2配線109に接続する第2コンタクトプラグ132をタングステン等の金属膜で形成する。次に、第3配線112をアルミニウム等で形成する。第3配線112は最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねるので、銅等の自然酸化されやすい金属膜を避けることが好ましい。デバイス領域Dにも第3配線を配置し、第2配線109と接続する配線層として使用してもよい。第3配線112を覆うように表面の保護膜113をシリコン酸窒化膜SiON等で形成する。なお、第2配線109や第3配線112を形成する際に、デュアルダマシン法やアルミリフロー法を用いて、各配線の下面に接続するコンタクトプラグの形成と配線層の形成を同時に行ってもよい。引き続き、貫通電極形成領域TVに、貫通電極を形成するための工程について説明する。図15に示すように、貫通電極形成領域TVに配置された最上層の第3配線112は、表面バンプを形成するためのパッドとして機能する。第3配線112の上面を露出させるように保護膜113に開口ホールを形成し、第3配線に接続する表面バンプ140を形成する。表面バンプ140は、チタンTi膜上に銅を積層したシード膜141、銅バンプ142、表面金属膜143の3層により形成されている。表面金属膜143としては、膜厚2~4μmのスズと銀の合金膜Sn-Ag膜を例示できる。銅バンプ142は高さバンプ膜厚を10~12μm程度になるように、電界メッキ法により形成する。図16に示すように、半導体基板50の表面側図16中の上の面側にアクリル樹脂または石英等のサポート基板図示せずを、接着層を介して貼り付けた後、半導体基板50の裏面側図16中の下の面側を研削バックグラインドし、所定の厚さ例えば40μmまで薄肉化する。この研削工程により、半導体基板50の裏面側には、最初に形成しておいた絶縁リング150の底部が露出する。半導体基板50の裏面側を覆うようにシリコン窒化膜155を200~400nmの膜厚に形成する。シリコン窒化膜155は、後の工程で形成する貫通電極プラグVに使用する銅が製造工程中に半導体基板の裏面側から内部に拡散して、素子特性に影響を与えることを防止する。図17に示すように、貫通電極形成領域TVに配置した局所配線127の裏面側が露出するように、開口ホール151を異方性ドライエッチングにより形成する。開口151はシリコン窒化膜155、半導体基板50、ライナー膜83、第1の層間絶縁膜85、第2の層間絶縁膜86を貫通するように形成され、その底部図17では上側において、局所配線127の裏面側が露出する。開口151を形成するドライエッチングに際しては、半導体基板50のシリコンエッチングと、第1の層間絶縁膜85等の絶縁膜のエッチングを分けて、2段階のステップで実施してもよい。また、半導体基板50のシリコンエッチングに際しては、開口サイズが十分に大きいので、テーパー部を有していない、従来のボッシュプロセスを用いることが出来る。次に、図1に示したように、開口151内を充填する貫通プラグVと一体になった裏面バンプ160を形成する。裏面バンプ160は、チタンTi膜上に銅を積層したシード膜161、銅バンプ162、裏面金属膜163の3層により形成されている。裏面金属膜163としては、ニッケルNi上に金Auを堆積した積層膜Au/Ni膜を膜厚2~4μm程度に形成したものを例示できる。銅バンプ162は、シード膜161を介して開口151内を充填するように、電界メッキ法により形成され、貫通プラグVとしても機能する。半導体基板50の裏面側から突出する高さバンプ高さは、8μm程度以下となるように形成される。裏面バンプ160の露出面側図1の下側表面は平坦になるように形成することが好ましい。裏面バンプ160の形成後に、サポート基板は除去する。以上の工程により、図1に示す構造の貫通電極200を備えた半導体チップの形成が完了し、本実施例の半導体装置が完成する。以上、説明した具体例の他に、本発明は、加速度センサー等のMEMSMicroElectroMechanicalSystems構造のデバイスを形成する際にも、半導体基板にテーパー部を有する溝を形成する方法として使用可能である。また、形成した溝内を充填する材料は絶縁膜には限定されず、導電膜をCVD法を用いて充填する場合にも、本発明を用いることができる。この場合、例えば、コンタクトプラグを形成することができる。また、溝を形成する基板は、シリコン単層の基板には限定されない。絶縁膜上に厚さ10~100μm程度の半導体層を形成したSOISiliconOnInsulator基板において、半導体層に対して加工を行う方法としても使用可能である。本発明で形成する絶縁リング用の溝幅や溝の深さの寸法には特に限定はないが、アスペクト比が10以上となるような溝を形成する際に本発明を適用すれば、埋込性の改善の観点から大きな効果が得られる。以下では、第1実施例の変形例を説明する。第1変形例本変形例は、絶縁溝150cを形成した後、更に、スキャロッピングによる端部を平滑化して丸めるためのエッチング工程を設ける点が第1実施例とは異なる。以下では、第1実施例と異なる工程のみを説明し、その他の工程の説明は省略する。図24Aは、第1実施例の図8の工程を終了した後の断面図を表す。図24Aに示すように、絶縁溝150cの形成後、絶縁溝150cの内壁側面の各スキャロップ形成溝にはスキャロッピングに基づく端部上端、下端7が存在する。図24Bに示すように、絶縁溝150cの内壁のエッチングを行うことにより、この端部7を丸めて尖った先端部のない滑らかな表面とする。本変形例では、第1実施例と比べてテーパー部及び垂直部を更に平滑化することができる。この結果、第1実施例よりも効果的に、絶縁リング内への空洞の形成を防止して、製造歩留まりの低下を効果的に抑制することができる。第2変形例本変形例は、絶縁溝150cを形成した後、更に、絶縁溝150cの内壁側面上に絶縁膜を形成する工程、絶縁溝150cの内壁側面のエッチングを行う工程を有する点が第1実施例とは異なる。以下では、第1実施例と異なる工程のみを説明し、その他の工程の説明は省略する。図25Aに示すように、第1実施例の図8の工程の終了後、全面に絶縁膜を形成した後、エッチバックを行う。これにより、絶縁溝150cの内壁側面上に、スキャロッピングに基づく端部7の一部が露出する程度に、絶縁膜8を形成する。図25Bに示すように、絶縁溝150cの内壁側面のエッチングを行う。この際、絶縁膜8と半導体基板50のエッチングレートの違いにより、端部7が優先的に除去されて丸められる。エッチング条件により、絶縁膜8は除去しても、残留させても良いが、絶縁溝150cの径をできるだけ大きくするために絶縁膜8を除去することが好ましい。絶縁膜としては、TEOS-NSGTetraethylorthosilicateTetraethoxysilane-None-dopedSilicateGlass膜を挙げることができる。エッチング条件としては、SF6とNH3を含むガスを用い、100°C以上の高温に設定した条件を挙げることができる。また、絶縁膜のエッチング後に更に、絶縁溝150cの内壁側面上に絶縁膜を形成することにより、その平滑化を行っても良い。更に、上記の絶縁溝150cの内壁側面上への絶縁膜の形成-絶縁溝150cの内壁側面のエッチング-上記の絶縁溝150cの内壁側面上への絶縁膜の形成、の一連の工程を1サイクルとして、複数回のサイクルを繰り返しても良い。本変形例では、第1実施例と比べてテーパー部及び垂直部を更に平滑化することができる。この結果、第1実施例よりも効果的に、絶縁リング内への空洞の形成を防止して、製造歩留まりの低下を効果的に抑制することができる。以上、説明したように、本発明によれば、開口部が広く、その下におおむね垂直な側壁を有する溝が得られる。より好ましい実施例として、エッチング時間を変化させることで任意のテーパー形状が制御性よく得られることから、たとえば、CVD法で絶縁膜を用いて溝を埋設する場合など、ボイドの発生を抑えることの可能な最適な溝が得られる。さらに好ましい実施例として変形例に示したように、溝の側壁の保護膜を除去し、例えばシリコン基板表面を露出させた後、溝側壁にできた鋭い突起端部を丸める工程を追加することで、さらに、ボイドの発生を抑えることができる。突起を丸める方法の1つとして、等方性エッチングを追加する方法がある。この場合、突起はなめらかになると共に、溝の開口部付近の方が比較的、エッチングレートが速くなる傾向があることから、溝下部から、開口部に向かってなめらかな表面を有しゆるやかに広がる溝形状が得られる。被加工材料がシリコン基板の場合は、気相反応プロセスでFを含むガスを用いる方法がある。例えば、NF3ガスを100sccmの流量で供給し、10Torr、室温の条件でSiを等方的にエッチングすることが可能である。また、HClガスを200sccmの流量で供給し、40Torr、600°Cの条件でもSiを等方的にエッチングすることが可能である。また、スパッタエッチングを用いても突起を除去できる。さらに、突起を丸める他の方法としては、突起の上にCVD膜を被着することでも効果が得られる。エッチングと組み合わせることでさらに効果が得られる。第2実施例次に、第1実施例の応用例について説明する。図18は、第1実施例で説明した方法によって形成した、貫通電極を備えたDRAMチップを2枚積層して、高集積化したパッケージの断面模式図である。半導体チップ323、324は、本実施例を用いて形成したDRAMのコアチップであり、メモリセル回路とメモリセルへのデータ入出力用の周辺回路から形成されている。貫通電極の具体的な構造は先に説明した通りであり、図18では詳細な記載を省略した。また、図18では絶縁リングは省略した。半導体チップ323、324は同じ構造の貫通電極を備えており、半導体チップ323を例として説明すると、裏面側の裏面バンプ323aと、表面側の表面バンプ323bと、表面と裏面のバンプ間を接続する貫通電極323cを、複数備えている。半導体チップ322はインターフェースチップであり、各DRAMコアチップ323、324へのデータの入出力およびパッケージ外部へのデータの入出力を制御する、ロジック回路から形成されている。インターフェースチップ322も、先に説明した本実施例によって貫通電極が形成されており、DRAMコアチップ323、324と同様の表面バンプと裏面バンプを備えている。各半導体チップは貫通電極の形成後に、ダイシングによって個片化されている。積層する半導体チップは、貫通電極の配置が同じであればよく、チップの大きさは異なっていてもよい。最上層の半導体チップ324は、表面バンプを有する面が、アタッチフィルム325によって金属製のリードフレーム326に固定されている。3つの半導体チップの貫通電極の位置を合わせて、低温150~170°C程度の加熱で貫通電極どうしを仮固着することを繰り返して、3つの半導体チップを順次、積層して行く。この際に、最上層の半導体チップ324とリードフレーム326を最初に固定しておくことで、各チップを積層していく際の土台として用いることができる。すべての半導体チップを積層した後に、一定の圧力をかけながら、250~300°C程度の温度を加えることで、各半導体チップを完全に固定する。321はベース基板で、最下層の半導体チップ322とは、端子329を介して接続している。半導体チップ間には樹脂330が充填されて、各半導体チップを保護している。ベース基板321には、複数の半田ボール327を備えており、配線層328および端子329を介して、インターフェースチップ322の貫通電極と接続している。半田ボール327には、外部からの入出力信号、電源電圧等が印加される。なお、3つ以上の半導体チップを積層してもよい。図19は、このようにして製造したDRAMパッケージを備えるメモリモジュールの模式図である。402は、図18のように製造したDRAMパッケージで、プリント基板400上に搭載されている。プリント基板400には、メモリモジュールを外部の装置に電気的に接続するための複数の入出力端子I/O端子401が設けられている。入出力端子401を介して、各DRAMパッケージ402へのデータの入出力が行われる。メモリモジュールには、各DRAMパッケージへのデータの入出力を制御する制御チップ403を備えている。制御チップ403は、メモリモジュールの外部から入力されたクロック信号のタイミング調整や信号波形の整形等を行って、各DRAMパッケージへ供給する機能を有している。なお、制御チップ403をプリント基板400上に配置せず、複数のDRAMパッケージだけを搭載するようにしてもよい。本実施例を用いることにより、微細化に対応した集積度の高いDRAMチップを容易に形成できるため、大容量のデータ記憶に対応したメモリモジュールを形成することが可能となる。本実施例を用いて形成したDRAMチップを備える、上述のメモリモジュールを用いることで、例えば、次に説明するデータ処理装置を形成することができる。第3実施例図20は本実施例のデータ処理装置500の概略構成図である。データ処理装置500には、演算処理デバイスProcessor520とDRAMメモリモジュール530が含まれており、システムバス510を介して相互に接続されている。演算処理デバイス520は、MPUMicroProcessingUnitや、DSPDigitalSignalProcessor等である。DRAMメモリモジュール530は、本実施例を用いて形成したDRAMチップを備えている。また、固定データの格納用に、ROMReadOnlyMemory540がシステムバス510に接続されていてもよい。システムバス510は簡便のため1本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス510を介さずに、ローカルなバスによって相互に接続されてもよい。また、データ処理装置500では、必要に応じて、不揮発性記憶デバイス550、入出力装置560がシステムバス510に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、SSDSolidStateDriveなどを利用できる。入出力装置560には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。データ処理装置500の各構成要素の個数は、図21では簡略化のため1つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。データ処理装置500には、例えばコンピュータシステムを含むが、これに限定されない。本実施例を用いることにより、微細化に対応した集積度の高いDRAMチップを容易に形成できるため、高性能なデータ処理装置を構成することが可能となる。付記1.材料層の第1の面からその厚み方向の内側に向かって、1以上のスキャロップ形成溝を有するテーパー部を形成する工程と、前記材料層内の、前記テーパー部の下に、複数のスキャロップ形成溝を有する垂直部を形成する工程と、を有する半導体装置の製造方法であって、前記テーパー部のスキャロップ形成溝は、前記材料層の厚み方向と垂直な断面における断面積Snは1以上の整数が前記厚み方向を内側に進むにつれて変化すると共に前記Sの最大値Smaxnは1以上の整数を有し、前記垂直部のスキャロップ形成溝は、前記材料層の厚み方向と垂直な断面における断面積S’aは1以上の整数が前記厚み方向を内側に進むにつれて変化すると共に各々の前記スキャロップ形成溝において前記S’の最大値S’maxaは1以上の整数が一定の値となるように、各スキャロップ形成溝を形成する工程を2回以上、繰り返して形成され、前記S’maxは何れのSmaxよりも小さくなるように前記垂直部を形成する、半導体装置の製造方法。2.前記テーパー部を形成する工程は、前記材料層の第1の面上にマスクパターンを設ける工程と、前記マスクパターンを用いたエッチングにより、前記材料層内に、第1のスキャロップ形成溝を設ける工程と、前記第1のスキャロップ形成溝の内壁上に、保護膜を堆積させる工程と、エッチングにより、前記第1のスキャロップ形成溝の底部に堆積された保護膜を除去する工程と、を有する上記1に記載の半導体装置の製造方法。3.前記テーパー部を形成する工程において、2以上のスキャロップ形成溝を形成し、前記材料層の第1の面からその厚み方向の内側に進むにつれて、各スキャロップ形成溝の前記Smaxは徐々に減少し、前記材料層の第1の面からその厚み方向に関して最も離れた最下のスキャロップ形成溝のSmaxは前記S’maxよりも大きい、上記2に記載の半導体装置の製造方法。4.前記保護膜を除去する工程の後に更に、下記工程A1~A3からなるスキャロップ形成溝形成サイクルを1回以上、繰り返すことにより、前記第1のスキャロップ形成溝に連通するように、前記材料層内に1以上のスキャロップ形成溝を設ける工程を有する、上記3に記載の半導体装置の製造方法。A1前記マスクパターン及びスキャロップ形成溝内に残留した保護膜をマスクに用いたエッチングにより、前記材料層の第1の面からその厚み方向に関して最も離れたスキャロップ形成溝の下に、スキャロップ形成溝を新たに設ける工程、A2新たに設けた前記スキャロップ形成溝の内壁上に、保護膜を堆積させる工程、A3エッチングにより、新たに設けた前記スキャロップ形成溝の底部に堆積された保護膜を除去する工程。5.前記スキャロップ形成溝形成サイクルを1サイクル、行うごとに、前記工程A1におけるエッチング時間を減少させる、上記4に記載の半導体装置の製造方法。6.前記垂直部を形成する工程において、前記各スキャロップ形成溝を形成する工程として、下記工程B1~B3からなるスキャロップ形成溝形成サイクルを、2回以上、繰り返すことにより、前記テーパー部に連通するように、前記材料層内に2以上のスキャロップ形成溝を設ける、上記1~5の何れか一つに記載の半導体装置の製造方法。B1前記マスクパターン及びスキャロップ形成溝内に残留した保護膜をマスクに用いたエッチングにより、前記材料層の第1の面からその厚み方向に関して最も離れたスキャロップ形成溝の下に、新たにスキャロップ形成溝を設ける工程と、B2新たに設けた前記スキャロップ形成溝の内壁上に、保護膜を堆積させる工程、B3エッチングにより、新たに設けた前記スキャロップ形成溝の底部に堆積された保護膜を除去する工程。7.最後の前記スキャロップ形成溝形成サイクルを行う場合において、前記工程B1を実施した後に、前記工程B2およびB3の代わりに、前記テーパー部及び垂直部内に保護膜が残留しないように前記保護膜を除去する工程を有する、上記6に記載の半導体装置の製造方法。8.前記材料層がシリコンからなる半導体基板であって、前記テーパー部を形成する工程および前記垂直部を形成する工程において、SF6ガスを用いたドライエッチングを行う工程を含む、上記1~7の何れか一つに記載の半導体装置の製造方法。9.前記保護膜がカーボンを含有したポリマーを主成分とし、前記保護膜を堆積させる工程はC4F8ガスを用いたデポジション工程を含む、上記2~7の何れか一つに記載の半導体装置の製造方法。10.前記テーパー部を形成する工程の前に、材料層内をその厚み方向に貫通する電極を形成する工程を有し、連通した一連の前記テーパー部及び垂直部は、前記材料層内を貫通すると共に前記電極を囲むように形成され、前記テーパー部及び垂直部を形成後に更に、前記テーパー部及び垂直部内に絶縁膜を埋め込むことにより、前記電極の外側を囲む絶縁リングを形成する工程を有する、上記1~9の何れか一つに記載の半導体装置の製造方法。11.材料層と、前記材料層の第1の面からその内側に向かって設けられた1以上のスキャロップ形成溝を有するテーパー部と、前記材料層内の、前記テーパー部の下に設けられた複数のスキャロップ形成溝を有する垂直部と、を有する半導体装置であって、前記テーパー部のスキャロップ形成溝は、前記材料層の厚み方向と垂直な断面における断面積Snは1以上の整数が前記厚み方向を内側に進むにつれて変化すると共に前記Sの最大値Smaxnは1以上の整数を有し、前記垂直部のスキャロップ形成溝は、前記材料層の厚み方向と垂直な断面における断面積S’aは1以上の整数が前記厚み方向を内側に進むにつれて変化すると共に各々の前記スキャロップ形成溝において前記S’の最大値S’maxaは1以上の整数が一定の値であり、前記S’maxは何れのSmaxよりも小さい、半導体装置。12.前記テーパー部は、2以上の前記スキャロップ形成溝を有し、前記材料層の第1の面からその厚み方向の内側を進むにつれて、各スキャロップ形成溝の前記Smaxは徐々に減少し、前記材料層の第1の面からその厚み方向に関して最も離れた最下のスキャロップ形成溝のSmaxは前記S’maxよりも大きい、上記11に記載の半導体装置。13.前記材料層は、その厚み方向を貫通するように設けられた電極を有し、連通した一連の前記テーパー部及び垂直部は、前記材料層をその厚み方向に貫通し、前記テーパー部及び垂直部内には、絶縁膜が埋め込まれ、前記テーパー部及び垂直部内に埋め込まれた絶縁膜は、絶縁リングであり、前記絶縁リングは、前記材料層内を貫通すると共に前記電極の外側を囲むように形成されている、上記11又は12に記載の半導体装置。14.上記13に記載の半導体装置を複数、備えたデータ処理装置であって、前記半導体装置の各々は前記電極を介して相互に接続され、前記データ処理装置は、さらに演算処理デバイスを備え、システムバスを介して、前記演算処理デバイスと前記半導体装置の各々が接続されたデータ処理装置。15.前記半導体装置の各々がDRAMとして記憶動作の可能な半導体チップである、上記14に記載のデータ処理装置。