"書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第2のチャネル形成領域は酸化物半導体を含み、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続され,前記容量素子は前記第2のトランジスタがオフすることにより前記容量素子の電極間の電圧を保持するように構成され、前記第1の駆動回路は、前記ビット線を介して、前記第1のドレイン電極と電気的に接続され、また、前記信号線を介して、前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第2のゲート電極と電気的に接続され、前記第2の駆動回路は、前記書き込みワード線に入力される信号よりも前記信号線に入力される信号を遅らせる機能を有する半導体装置。書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、遅延回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1の駆動回路は、前記ビット線を介して、前記第1のドレイン電極と電気的に接続され、また、前記信号線を介して、前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第2のゲート電極と電気的に接続され、前記遅延回路は前記信号線と電気的に接続された半導体装置。書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1の駆動回路は、前記ビット線を介して、前記第1のドレイン電極と電気的に接続され、また、前記信号線を介して、前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第2のゲート電極と電気的に接続され、前記信号線には第1のバッファ回路が接続され、前記書き込みワード線には第2のバッファ回路が接続され、前記第1のバッファ回路を構成するトランジスタのチャネル長は、前記第2のバッファ回路を構成するトランジスタのチャネル長より大きい半導体装置。前記半導体装置は、前記第2の駆動回路に電源電位より高い電位を出力する電位変換回路を有する請求項1乃至請求項3のいずれか一に記載の半導体装置。前記ビット線と前記ソース線との間に、前記メモリセルの一を含む複数のメモリセルが直列に接続された請求項1乃至請求項4のいずれか一に記載の半導体装置。前記ビット線および前記信号線と出力端子との接続を制御するスイッチと、前記ビット線および前記信号線と入力端子との接続を制御するスイッチと、を有し、前記ビット線と前記信号線とは電気的に接続された請求項5に記載の半導体装置。前記第1のトランジスタの前記第1のチャネル形成領域は、シリコンを含んで構成される請求項1乃至請求項6のいずれか一に記載の半導体装置。前記第2の駆動回路は、前記電位変換回路、および、前記書き込みワード線または前記読み出しワード線と電気的に接続されたレベルシフト回路を有する請求項1乃至請求項7のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1のゲート電極と、第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第1の駆動回路は、ビット線を介して、第1のドレイン電極と電気的に接続され、また、信号線を介して、第2のソース電極と電気的に接続され、第2の駆動回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード線を介して、第2のゲート電極と電気的に接続され、第2の駆動回路は、書き込みワード線に入力される信号よりも信号線に入力される信号を遅らせる機能を有する半導体装置である。また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、遅延回路と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1のゲート電極と、第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第1の駆動回路は、ビット線を介して、第1のドレイン電極と電気的に接続され、また、信号線を介して、第2のソース電極と電気的に接続され、第2の駆動回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード線を介して、第2のゲート電極と電気的に接続され、遅延回路は信号線と電気的に接続される半導体装置である。また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1のゲート電極と、第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第1の駆動回路は、ビット線を介して、第1のドレイン電極と電気的に接続され、また、信号線を介して、第2のソース電極と電気的に接続され、第2の駆動回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード線を介して、第2のゲート電極と電気的に接続され、信号線には第1のバッファ回路が接続され、書き込みワード線には第2のバッファ回路が接続され、第1のバッファ回路を構成するトランジスタのチャネル長は、第2のバッファ回路を構成するトランジスタのチャネル長より大きい半導体装置である。また、上記の構成において、第2の駆動回路に電源電位より高い電位を出力する電位変換回路を有する構成としてもよい。また、上記の構成において、ビット線とソース線との間に、前記複数のメモリセルが直列に接続される。また、上記の構成において、ビット線と直列に接続された複数のメモリセルとの間に、配線が電気的に接続される。また、上記の構成において、ビット線および信号線と出力端子との接続を制御するスイッチと、ビット線および信号線と入力端子との接続を制御するスイッチと、配線と、を有し、ビット線と信号線とは電気的に接続される。また、上記の構成において、第2のトランジスタの第2のチャネル形成領域は、酸化物半導体を含んで構成される。また、上記の構成において、第2の駆動回路は、電位変換回路、および、書き込みワード線または読み出しワード線と電気的に接続されたレベルシフト回路を有する。なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図3を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。基本回路はじめに、基本的な回路構成およびその動作について、図1を参照して説明する。図1A-1に示す半導体装置において、第1の配線1stLineとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図1Bに示すように、容量素子164を設けない構成とすることも可能である。図1A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第2の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第1の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第1の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、各メモリセル間でトランジスタ160がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、各メモリセル間でトランジスタ160がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1A-2のように考えることが可能である。つまり、図1A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROSR1はROS以上、R2≧ROSR2はROS以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROSR1はROS以上、およびR2≧ROSR2はROS以上の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2C1はC2以上の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成するゲート絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164の面積S1と、トランジスタ160におけるゲート容量を持つ領域の面積S2とが、2S2≧S12S2はS1以上、望ましくはS2≧S1S2はS1以上を満たしつつ、C1≧C2C1はC2以上を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、トランジスタ160を構成するゲート絶縁層においては、酸化シリコンを採用して、3≦εr2≦4εr2は3以上4以下とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qをトランジスタ160のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成例えば、15F2~50F2など:Fは最小加工寸法を採用しても十分な記憶容量を確保することができる。応用例1次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2および図3を参照して説明する。図2Aは、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図2中のメモリセル170の構成は、図1A-1と同様である。すなわち、図2Bに示すように、図1A-1における第1の配線が図2Bにおけるビット線BLに相当し、図1A-1における第2の配線が図2Bにおけるソース線SLに相当し、図1A-1における第3の配線が図2Bにおける信号線Sに相当し、図1A-1における第4の配線が図2Bにおける書き込みワード線WWLに相当し、図1A-1における第5の配線が図2Bにおける読み出しワード線RWLに相当する。ただし、図2Aでは、第1行目のメモリセル1701,1~1,nのみがビット線BLと直接接続し、第m行目のメモリセル170m,1~m,nのみがソース線SLと直接接続する。他の行のメモリセル170は、同じ列の他のメモリセル170を介してビット線BLおよびソース線SLと電気的に接続される。図2に示す半導体装置は、m本mは2以上の整数の書き込みワード線WWLと、m本の読み出しワード線RWLと、n本nは2以上の整数のソース線SLと、n本のビット線BLと、n本の信号線Sと、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、n本のビット線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有する。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。その他、第2の駆動回路192には、アドレス選択信号線Aが接続されている。アドレス選択信号線Aは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。図2Aに示す第1の駆動回路190および第2の駆動回路192について、図23を参照して説明する。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。第1の駆動回路190は、読み出し回路211と、制御回路212と、遅延回路213と、バッファ回路214とにより構成されている。入力端子INは、制御回路212、遅延回路213、及びバッファ回路214を介して信号線Sに接続されている。また、ビット線BLに接続される読み出し回路211は、出力端子OUTと接続されている。第2の駆動回路192は、デコーダ回路221と、制御回路222と、バッファ回路223、バッファ回路224とにより構成されている。アドレス選択信号線Aはデコーダ回路221と接続されている。また、デコーダ回路221は、制御回路222と接続されており、制御回路222は、バッファ回路223を介して書き込みワード線WWLに接続されている。また、制御回路222は、バッファ回路224を介して読み出しワード線RWLに接続されている。データの書き込み、保持、および読み出しは、基本的に図1の場合と同様である。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、図2Bおよび図23を参照し、ノードFGに電位V1電源電位VDDより低い電位または基準電位GNDのいずれかを与える場合について説明するが、ノードFGに与える電位の関係はこれに限られない。また、ノードFGに電位V1を与えた場合に保持されるデータをデータ1、ノードFGに基準電位GNDを与えた場合に保持されるデータをデータ0とする。まず、データの書き込みは、書き込み対象のメモリセル170に接続される読み出しワード線RWLの電位をGNDとし、書き込みワード線WWLの電位をV2V1より高い電位、例えばVDDとして書き込み対象のメモリセル170を選択する。メモリセル170にデータ0を書き込む場合には、信号線SにはGNDを与え、メモリセル170にデータ1を書き込む場合には、信号線SにはV2を与える。ここでは書き込みワード線WWLの電位をV2としているため、ノードFGにV1を与えることが可能である。データの保持は、読み出しワード線RWLの電位および書き込みワード線WWLの電位を、GNDとすることにより行われる。読み出しワード線RWLの電位をGNDに固定すると、ノードFGの電位は書き込み時の電位に固定される。つまり、ノードFGにデータ1であるV1が与えられている場合、ノードFGの電位はV1となり、ノードFGにデータ0であるGNDが与えられていれば、ノードFGの電位はGNDとなる。書き込みワード線WWLにはGNDが与えられているため、データ1とデータ0のいずれが書き込まれた場合でも、トランジスタ162はオフ状態となる。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。データの読み出しは、読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位および書き込みワード線WWLの電位をGNDとし、また、読み出し対象ではないメモリセル170に接続される読み出しワード線RWLの電位をV2とし、かつ、書き込みワード線WWLの電位をGNDとすることにより行われる。読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位をGNDとすると、読み出し対象のメモリセル170のノードFGにデータ1であるV1が与えられている場合、トランジスタ160はオン状態となる。一方で、ノードFGにデータ0であるGNDが与えられていれば、トランジスタ160はオフ状態となる。また、読み出し対象ではないメモリセル170に接続される読み出しワード線RWLの電位をV2とし、かつ、書き込みワード線WWLの電位をGNDとすると、読み出し対象ではないメモリセル170にデータ1が書き込まれている場合、および、データ0が書き込まれている場合のいずれにおいても、トランジスタ160はオン状態となる。つまり、上述の読み出し動作により、読み出し対象のメモリセル170にデータ1が書き込まれている場合には、トランジスタ160がオン状態となり、ビット線BLの電位が低下する。また、データ0が書き込まれている場合には、トランジスタ160がオフ状態となり、読み出し開始時のビット線BLの電位が維持されるか、または上昇する。なお、上述の構成を採用する場合には、データの保持動作およびデータの読み出し動作における読み出しワード線RWLの電位および書き込みワード線WWLの電位はGNDである。つまり、対象列における全てのメモリセル170にデータ1が書き込まれている場合には、トランジスタ160がオン状態となり、保持、読み出しの如何に関わらず、ソース線SLとビット線BLが導通してしまう。このため、消費電力の増大が問題になることがある。このような状況に起因する消費電力を十分に抑制するためには、メモリセル170と、ソース線SLまたはビット線BLとの間に選択トランジスタを設けると良い。または、読み出し動作以外において、ソース線SLとビット線BLの電位を等しくすればよい。図3には、図2Aに係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のREAD、A等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。なお、ここでは説明を簡単にするため、メモリセル170が2行×2列に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。図3に示されるタイミングチャートは、全てのメモリセルにデータ1を書き込み書き込み1、その後、書き込まれた全データを読み出し読み出し1、次に、第1行第1列のメモリセルおよび第2行第2列のメモリセルにデータ1を書き込むと共に、第1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ0を書き込み書き込み2、その後、書き込まれた全データを読み出す読み出し2場合の各配線の電位の関係を示すものである。書き込み1においては、WRITEを高電位、READを低電位としてメモリセルへの書き込みが行える状態にする。第2の駆動回路192は、A_1、A_2の電位に応じた行選択信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行目が選択され、A_2が高電位の場合には第2行目が選択されることとする。また、選択された行のWWLは、高電位となり、RWLは、選択、非選択にかかわらず低電位となる。書き込み1においては、全てのメモリセルにデータ1を書き込むため、行選択のタイミングに合わせて、S_1およびS_2を高電位とする。なお、S_1およびS_2の信号入力期間は、WWLの信号入力期間より長くなるようにする。または、S_1およびS_2の信号入力を、WWLの信号入力より遅らせる。S_1およびS_2の信号入力期間が短い、またはS_1およびS_2の信号入力が、WWLの信号入力より早い場合には、メモリセルへの書き込みが不十分となる可能性があるためである。当該動作を実現するためには、例えば、S_1やS_2に遅延回路213を接続して、S_1やS_2の信号入力を、WWLの信号入力より遅らせればよい。または、S_1やS_2に接続されるバッファ回路214を構成するトランジスタのサイズ例えばチャネル長を、WWLに接続されるバッファ回路223を構成するトランジスタのサイズ例えばチャネル長より大きくして、駆動能力を落とすことで、S_1およびS_2の信号入力を、WWLの信号入力より遅らせればよい。または、S_1やS_2に接続されるバッファ回路214を構成するトランジスタのサイズ例えばチャネル幅を、WWLに接続されるバッファ回路223を構成するトランジスタのサイズ例えばチャネル幅より小さくして、駆動能力を落とすことで、S_1およびS_2の信号入力を、WWLの信号入力より遅らせればよい。なお、BL_1およびBL_2の電位は、書き込み時には大きな問題とならない高電位であっても良いし低電位であっても良い。読み出し1においては、WRITEを低電位、READを高電位としてメモリセルからの読み出しが行える状態にする。第2の駆動回路192は、A_1、A_2に応じた行選択信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行目が選択され、A_2が高電位の場合には第2行目が選択される。また、選択された行のRWLは低電位となり、選択されていない行のRWLは高電位となり、WWLは、選択、非選択に関わらず低電位となる。上述の動作により、BL_1およびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与えられる。なお、S_1およびS_2の電位は、読み出し時には問題とならない。書き込み2における各配線の電位の関係は、書き込み1の場合と同様である。ただし、第1行第1列のメモリセルおよび第2行第2列のメモリセルにデータ1を書き込むと共に、第1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ0を書き込むために、行選択のタイミングに合わせて、S_1およびS_2を低電位または高電位とする。読み出し2における各配線の電位の関係は、読み出し1の場合と同様である。BL_1およびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与えられることがわかる。なお、上述の書き込み動作において、書き込みワード線WWLに入力される信号よりも信号線Sに入力される信号を遅らせるためには、例えば、図4に示す遅延回路を第1の駆動回路190内に設け、信号線Sと接続するとよい。遅延回路と信号線Sとを接続することで、書き込みワード線WWLの電位の変化より、信号線Sの電位の変化を遅らせることができ、メモリセル170への書き込みミスを抑制することができる。次に、図23に示す第1の駆動回路190に設けられる遅延回路213について、図4A、B、C、Dおよび図22を参照して説明する。遅延回路213として、図4Aに示すような偶数個のインバータを直列に接続した回路を用いることができる。また、図4Bに示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図4Cに示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。さらに、図4Dに示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。または、上述の書き込み動作において、書き込みワード線WWLに入力される信号よりも信号線Sに入力される信号を遅らせるために、第1の駆動回路190および第2の駆動回路192に設けられるバッファ回路において、第1の駆動回路190が有するバッファ回路214のトランジスタのサイズ例えば、チャネル長を、第2の駆動回路192が有するバッファ回路223のトランジスタのサイズより大きくしても良い。または、第1の駆動回路190が有するバッファ回路214のトランジスタのサイズ例えば、チャネル幅を、第2の駆動回路192が有するバッファ回路223のトランジスタのサイズ例えば、チャネル幅より小さくしても良い。この場合にも、書き込みワード線WWLの電位の変化より、信号線Sの電位の変化を遅らせることができ、メモリセル170への書き込みミスを抑制することができる。次に、図23に示す第2の駆動回路192に設けられる読み出し回路211について、図22を参照して説明する。図22Aに、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線BLに接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。メモリセル170は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル170のトランジスタ160がオン状態の場合には低抵抗状態となり、選択したメモリセル170のトランジスタ160がオフ状態の場合には高抵抗状態となる。メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センスアンプ回路は端子Aの電位に対応する電位データ0を出力する。一方、メモリセルが低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ回路は端子Aの電位に対応する電位データ1を出力する。このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに参照用のビット線が接続される構成としても良い。図22Bに、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子VinとVin-と出力端子Voutを有し、VinとVin-の差を増幅する。Vin>Vin-であればVoutは、概ねHigh出力、Vin<Vin-であればVoutは、概ねLow出力となる。図22Cに、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する。まず、信号SpをHigh、信号SnをLowとして、電源電位Vddを遮断する。そして、比較を行う電位をV1とV2に与える。その後、信号SpをLow、信号SnをHighとして、電源電位Vddを供給すると、比較を行う電位V1inとV2inがV1in>V2inの関係にあれば、V1の出力はHigh、V2の出力はLowとなり、V1in<V2inの関係にあれば、V1の出力はLow、V2の出力はHighとなる。このような関係を利用して、V1inとV2inの差を増幅することができる。応用例2次に、図2に示す回路構成とは異なる回路構成について、図5を参照して説明する。図5Aは、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図5A中のメモリセル170の構成は、図2Bと同様であるため、詳細な説明は省略する。図5Aに示す半導体装置は、m本mは2以上の整数の書き込みワード線WWLと、m本の読み出しワード線RWLと、n本nは2以上の整数のソース線SLと、n本のビット線BLと、n本の信号線Sと、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、電位変換回路180と、n本のビット線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有する。ここで、電位変換回路180は、配線VHLによって第2の駆動回路192と接続され、第2の駆動回路192に電源電位VDDより高い電位高電位:VHを出力する。なお、本実施の形態では、配線WRITEおよび配線READをそれぞれ電位変換回路180に接続することで、第1の駆動回路190の出力に合わせて電位を変換する構成としているが、開示する発明はこれに限定されない。電位変換回路180、第1の駆動回路190、および第2の駆動回路192を、配線WRITEおよび配線READによって接続しない構成としても良い。その他、第2の駆動回路192には、アドレス選択信号線Aが接続されている。アドレス選択信号線Aは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。図5Aに示す第1の駆動回路190および第2の駆動回路192について、図24を参照して説明する。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。また、配線WRITEおよび配線READはそれぞれ電位変換回路180に接続されている。第1の駆動回路190は、読み出し回路211と、制御回路212と、遅延回路213と、バッファ回路214とにより構成されている。入力端子INは、制御回路212、遅延回路213、及びバッファ回路214を介して信号線Sに接続されている。また、ビット線BLに接続される読み出し回路211は、出力端子OUTと接続される。第2の駆動回路192は、デコーダ回路221と、制御回路222と、バッファ回路223と、バッファ回路224と、レベルシフト回路225とにより構成されている。アドレス選択信号線Aは、デコーダ回路221と接続されている。また、デコーダ回路221は、制御回路222と接続されており、制御回路222はレベルシフト回路225及びバッファ回路223を介して書き込みワード線WWLに接続されている。また、制御回路222は、バッファ回路224を介して読み出しワード線RWLに接続されている。なお、読み出し回路211は、図22を参照すればよく、遅延回路213は、図4を参照すればよい。ここで、書き込みワード線WWLには、GNDまたはVHが出力される。データの書き込み、保持、および読み出しは、図2の場合と同様である。ただし、当該構成においては、書き込みの際に、書き込みワード線WWLの電位を電源電位より高い電位VHとすることができる。このため、ノードFGに十分に高い電位を与えることができ、より長期間のデータ保持が可能になる。また、データの識別力が向上する。電位変換回路180の一例として、図6に4段の昇圧を行う昇圧回路の一例を示す。図6において、第1のトランジスタ1300の入力端子ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されている端子をいうには電源電位VDDが供給される。第1のトランジスタ1300の出力端子ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されていない端子をいうには第2のトランジスタ1310の入力端子及び第1の容量素子1350の一方の端子が接続されている。同様に、第2のトランジスタ1310の出力端子には第3のトランジスタ1320の入力端子及び第2の容量素子1360の一方の端子が接続されている。以下、同様であるため詳細な説明は省略するが、第nのトランジスタの出力端子には第nの容量素子の一方の端子が接続されているということもできるn:自然数。図6においては、最終段のトランジスタの出力端子には、電源VDDと接続したトランジスタ1390が接続されているが、この構成に限られない。例えば、接地電位GNDと接続した容量をさらに付加した構成としても良い。なお、図6においては、第5のトランジスタ1340の出力が、昇圧回路の出力VHとなる。さらに、第2の容量素子1360の他方の端子及び第4の容量素子1380の他方の端子には、クロック信号CP_CLKが入力される。また、第1の容量素子1350の他方の端子及び第3の容量素子1370の他方の端子には、クロック信号CP_CLKを反転させたクロック信号CP_CLKBが入力される。すなわち、第2kの容量素子の他方の端子にはクロック信号CP_CLKが入力され、第2k-1の容量素子の他方の端子にはその反転クロック信号CP_CLKBが入力されるといえるk:自然数。もちろん、クロック信号CP_CLKと反転クロック信号CP_CLKBとは、入れ替えて用いることができる。クロック信号CP_CLKがLowである場合、つまり反転クロック信号CP_CLKBがHighである場合には、第2の容量素子1360および第4の容量素子1380が充電され、反転クロック信号CP_CLKBと容量結合するノードN1およびノードN3の電位は、所定の電圧クロック信号CP_CLKのHighとLowの電位差に相当する電圧分だけ引き上げられる。一方で、クロック信号CP_CLKと容量結合するノードN2およびノードN4の電位は、所定の電圧分だけ引き下げられる。これにより、第2のトランジスタ1310、第4のトランジスタ1330を通じて電荷が移動し、ノードN2およびノードN4の電位が所定の値まで引き上げられる。次にクロック信号CP_CLKがHighになり、反転クロック信号がLowになると、ノードN2及びノードN4の電位がさらに引き上げられる。一方で、ノードN1、ノードN3の電位は、所定の電圧分だけ引き下げられる。これにより、第1のトランジスタ1300、第3のトランジスタ1320、第5のトランジスタ1340を通じて電荷が移動し、その結果、ノードN1、ノードN3及びノードN5の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードにおける電位がVN5VN4CP_CLK=High>VN3CP_CLK=Low>VN2CP_CLK=High>VN1CP_CLK=Low>Vddとなることにより、昇圧が行われる。なお、昇圧回路の構成は、4段の昇圧を行うものに限定されない。昇圧回路の段数は適宜変更することができる。なお、昇圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含むトランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。次に、第2の駆動回路192に設けられるレベルシフト回路225レベルシフタについて説明する。図7及び図8に、昇圧用レベルシフト回路図の例を示す。図7に示すレベルシフタの構成は、以下の通りである。第1のp型トランジスタ1200のソース端子と第3のp型トランジスタ1230のソース端子は、共に電位VHを供給する電源に電気的に接続している。第1のp型トランジスタ1200のドレイン端子は、第2のp型トランジスタ1210のソース端子と電気的に接続され、第3のp型トランジスタ1230のドレイン端子は、第4のp型トランジスタ1240のソース端子と電気的に接続されている。第2のp型トランジスタ1210のドレイン端子は、第1のn型トランジスタ1220のドレイン端子及び第3のp型トランジスタ1230のゲート端子に電気的に接続され、第4のp型トランジスタ1240のドレイン端子は、第2のn型トランジスタ1250のドレイン端子及び第1のp型トランジスタ1200のゲート端子と電気的に接続されている。また、第1のn型トランジスタ1220のソース端子と第2のn型トランジスタ1250のソース端子には、共にGND=0[V]が与えられている。図7において、入力信号Iは、第2のp型トランジスタ1210のゲート端子と、第1のn型トランジスタ1220のゲート端子とに入力され、入力信号の反転信号IBは、第4のp型トランジスタ1240のゲート端子と、第2のn型トランジスタ1250のゲート端子とに入力される。出力信号Oは、第4のp型トランジスタ1240のドレイン端子から取り出される。また、第2のp型トランジスタ1210のドレイン端子から出力信号の反転信号OBを取り出すこともできる。図7に示すレベルシフタの基本的な動作を説明する。入力信号IにHighが入力されると、第1のn型トランジスタ1220が導通状態となるため、第3のp型トランジスタ1230のゲート端子に電位GNDが入力され、第3のp型トランジスタ1230が導通状態となるとともに、出力信号の反転信号OBにはLowが出力され、このときの電位はGNDとなる。一方、反転入力信号IBは、このときLowであるから、第4のp型トランジスタ1240は導通状態となり、第2のn型トランジスタ1250は非導通状態となる。ここで、第3のp型トランジスタ1230と第4のp型トランジスタ1240が共に導通状態となるため、出力信号OにはHighが出力され、このときの電位はVHとなる。入力信号Iの電位がLowのときは、図7に示すレベルシフタのトランジスタは上記と逆の動作をし、出力信号OからはLowが出力され、このときの電位は、GNDとなる。このようにして、入力した信号に対して振幅を変換した出力信号Oを得ることができる。すなわち、図7に示すレベルシフタにより、入力信号IのHighとLowの電位差を、出力信号OのHighとLowの電位差に変換することができる。図8は、図7とは異なる昇圧用レベルシフト回路図の例を示す。図8に示すレベルシフタの構成は、以下の通りである。第1のp型トランジスタ1260のソース端子と第2のp型トランジスタ1280のソース端子は、共に電位VHを供給する電源に電気的に接続している。第1のn型トランジスタ1270のドレイン端子は、第1のp型トランジスタ1260のドレイン端子及び第2のp型トランジスタ1280のゲート端子に電気的に接続され、第2のn型トランジスタ1290のドレイン端子は、第2のp型トランジスタ1280のドレイン端子及び第1のp型トランジスタ1260のゲート端子と電気的に接続されている。また、第1のn型トランジスタ1270のソース端子と第2のn型トランジスタ1290のソース端子には、共にGND=0[V]が与えられている。図8において、入力信号Iは、第1のn型トランジスタ1270のゲート端子に入力され、入力信号の反転信号IBは、第2のn型トランジスタ1290のゲート端子に入力される。出力信号Oは、第2のn型トランジスタ1290のドレイン端子から取り出される。また、第1のn型トランジスタ1270のドレイン端子から出力信号の反転信号OBを取り出すこともできる。図8に示すレベルシフタの基本的な動作を説明する。入力信号IにHighが入力されると、第1のn型トランジスタ1270は導通状態となるため、第2のp型トランジスタ1280のゲート端子に電位GNDが入力され、第2のp型トランジスタ1280が導通状態となるとともに、出力信号の反転信号OBにはLowが出力され、このときの電位はGNDとなる。一方、反転入力信号IBは、このときLowであるから、第2のn型トランジスタ1290は非導通状態となる。ここで、第2のp型トランジスタ1280が導通状態となるため、出力信号OにはHighが出力され、このときの電位はVHとなる。入力信号Iの電位がLowのときは、図8に示すレベルシフタのトランジスタは上記と逆の動作をし、出力信号OからはLowが出力され、このときの電位は、GNDとなる。このようにして、入力した信号に対して振幅を変換した出力信号Oを得ることができる。すなわち、図8に示すレベルシフタにより、入力信号IのHighとLowの電位差を、出力信号OのHighとLowの電位差に変換することができる。図6に示す電位変換回路180で高電位へ変換された電位は、第2の駆動回路192に含まれる図7及び図8に示す昇圧用レベルシフタを用いて、書き込みワード線WWLから各メモリセル170へと出力される。さらに、電位変換回路180で高電位へ変換された電位を、第1の駆動回路190に含まれる昇圧用レベルシフタを用いて、信号線Sから各メモリセル170へと出力する構成としてもよい。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図9乃至図13を参照して説明する。半導体装置の断面構成および平面構成図9は、半導体装置の構成の一例である。図9Aには、半導体装置の断面を、図9Bには、半導体装置の平面を、それぞれ示す。ここで、図9Aは、図9BのA1-A2およびB1-B2における断面に相当する。図9Aおよび図9Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図9におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128および絶縁層130が設けられている。なお、高集積化を実現するためには、図9に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120を設けても良い。図9におけるトランジスタ162は、絶縁層130上に設けられたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続されている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、ソース電極またはドレイン電極142aと酸化物半導体層144との間の、ゲート電極148aと重畳する領域の絶縁層143aと、ソース電極またはドレイン電極142bと酸化物半導体層144との間の、ゲート電極148aと重畳する領域の絶縁層143bと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層143aおよび絶縁層143bを設けることが望ましいが、絶縁層143aおよび絶縁層143bを設けない構成とすることも可能である。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、図9のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。図9における容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。なお、図9の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層させることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層144を有しない構成の容量素子164を採用しても良い。また、絶縁層143aと同様に形成される絶縁層を有する構成の容量素子164を採用しても良い。さらに、容量が不要の場合は、容量素子164を設けない構成とすることも可能である。なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。トランジスタ162および容量素子164の上には、絶縁層150が設けられており、絶縁層150上には絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152上には電極154と接続する配線156が形成される。なお、図9では電極154を用いて、ソース電極またはドレイン電極142bと、配線156とを接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極142bを直接、金属化合物領域124に接触させても良い。または、配線156を直接、ソース電極またはドレイン電極142bに接触させても良い。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図10および図11を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図12および図13を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図10A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図10A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図10B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図10C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウムHe、アルゴンAr、クリプトンKr、キセノンXeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図10C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120を形成する図10D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図11A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される図11A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、絶縁層128、絶縁層130を形成する図11B参照。絶縁層128や絶縁層130は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128や絶縁層130に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128や絶縁層130には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128や絶縁層130は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128と絶縁層130の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図11B参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128や絶縁層130にCMP処理を施して、ゲート電極110の上面を露出させる図11C参照。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128や絶縁層130の表面は可能な限り平坦にしておくことが望ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、ゲート電極110、絶縁層128、絶縁層130などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図12A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、絶縁層128や絶縁層130の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、ソース電極またはドレイン電極142aの上に絶縁層143aを、ソース電極またはドレイン電極142bの上に絶縁層143bを、それぞれ形成する図12B参照。絶縁層143aおよび絶縁層143bは、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層143aおよび絶縁層143bは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。絶縁層143aや絶縁層143bは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層143aや絶縁層143bに誘電率の低いlow-k材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。なお、絶縁層143aや絶縁層143bには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低減することが可能である。なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層143aおよび絶縁層143bを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する図12C参照。酸化物半導体層は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、In-Ga-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、一元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などを用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0、m:非自然数で表記されるものがある。また、Gaに代えてMを用い、InMO3ZnOmm>0、m:非自然数のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比を有するものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有する金属酸化物ターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有する金属酸化物ターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有する金属酸化物ターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有する金属酸化物ターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、成膜時に発生する粉状物質パーティクル、ゴミともいうを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層130の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成し、その後、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する図12D参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、絶縁層150および絶縁層152を形成する図13A参照。絶縁層150および絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150や絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150や絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150と絶縁層152の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。次に、ゲート絶縁層146、絶縁層150、絶縁層152に、ソース電極またはドレイン電極142bにまで達する開口を形成する図13B参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、上記開口に電極154を形成し、絶縁層152上に電極154に接する配線156を形成する図13C参照。電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極またはドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、上記導電層の一部を除去して電極を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMP処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極154を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極142aなどと同様である。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図13C参照。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、図2や図5とは異なる構成の半導体装置について、図25乃至図27を参照して説明する。図25Aは、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図25A中のメモリセル170の構成は、図2Bと同様であるため、詳細な説明は省略する。図25Aに示す半導体装置は、図2Aに示す半導体装置と概ね同様の構成を有する。図2Aに示す半導体装置と、図25Aに示す半導体装置の相違は、ビット線BLと電気的に接続される配線195が設けられているか否かにある。つまり、図25Aに示す半導体装置は、ビット線BLと電気的に接続される配線195を有する。当該配線195は、メモリセルに与えられるビット線の電位を、適切な値に保つ機能を有する。開示する発明のように、多数のメモリセルが直列に接続される構成では、メモリセルにおける電圧降下によって情報の読み出しが困難になることがあるからである。例えば、64個のメモリセルを直列に接続した構成をユニットとして、各ユニットに適切な電位が与えられるように、各ユニットに対して配線195を接続する。これにより、多数のメモリセルを有する構成であっても、情報の読み出しを好適に行うことができる。なお、各ユニットが有するメモリセルの数は、64個に限られない。32個、128個など、読み出し動作に影響が出ない範囲で、適宜設定することが可能である。図26は、図25に示す半導体装置の構成の一例である。図26Aには、半導体装置の断面を、図26Bには、半導体装置の平面を、それぞれ示す。ここで、図26Aは、図26BのC1-C2およびD1-D2における断面に相当する。図26に示す構成において特徴的な点は、ソース電極またはドレイン電極142aと電気的に接続される配線156bに加え、配線156aを有する点である。当該配線156aが、図25におけるビット線BLと電気的に接続される配線195に相当する。なお、図26Bでは明示していないが、配線156aと配線156bは、互いに平行に、図26Bの縦方向に伸長する形態で存在している。上記半導体装置の動作は、図2Aの場合と同様である。詳細については、先の実施の形態の、対応する記載を参酌すればよい。なお、図2Aや図5Aの構成を採用する場合であっても、信号線Sを上記配線の代わりに用いることで、同様の効果を得ることが可能である。この場合、例えば、図27に示すように、ビット線BLと信号線Sとを電気的に接続した上で、ビット線BLおよび信号線Sと出力端子OUTとの接続を制御するスイッチ231と、ビット線BLおよび信号線Sと入力端子INとの接続を制御するスイッチ232と、配線SWと、を有する構成を採用することが可能である。この場合、配線SWに供給される信号を用いて、読み出し時にはスイッチ231をオンとし、書き込み時にはスイッチ232をオンとしてやればよい。なお、配線SWに供給される信号は、配線WRITEおよび配線READからの信号を元に、信号生成回路233によって生成される。このような構成を採用する場合には、図25に示す配線195を設ける必要がないため、好適な読み出し動作を維持しつつ、半導体装置の集積度を一層高めることが可能である。なお、図27における、他の構成は図23と同様である。詳細については図23の説明を参酌することができる。なお、本実施の形態に示す構成は、図2Aに示す半導体装置の変形例であるが、図5Aに示す半導体装置の変形例としても良い。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図14Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図14Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図14Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図14Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図14Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図14Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図14Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図15に示す。図15において、横軸はゲート電圧VG、縦軸はドレイン電流IDである。ドレイン電圧VDが1Vまたは10Vの場合、ゲート電圧VGが-5Vから-20Vの範囲では、トランジスタのオフ電流は、検出限界である1×10-12A以下であることがわかった。また、トランジスタのオフ電流ここでは、単位チャネル幅1μmあたりの値は1aA/μm1×10-18A/μm以下となることがわかった。次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である1×10-12A以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値上記測定における測定器の検出限界以下の値を求めた結果について説明する。はじめに、電流測定方法に用いた特性評価用素子について、図16を参照して説明する。図16に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系800は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を有する。トランジスタ804、トランジスタ805、トランジスタ806およびトランジスタ808には、高純度化された酸化物半導体を用いたトランジスタを適用した。測定系800において、トランジスタ804のソース端子およびドレイン端子の一方と、容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の一方は、電源V2を与える電源に接続されている。また、トランジスタ804のソース端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲート端子は、電源V1を与える電源に接続されている。また、トランジスタ805のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の他方とは、接続され、出力端子となっている。なお、トランジスタ804のゲート端子には、トランジスタ804のオン状態と、オフ状態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、トランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。また、出力端子からは電位Voutが出力される。次に、上記の特性評価用素子を用いた電流測定方法について説明する。まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン状態とする電位Vext_b1を入力する。これにより、トランジスタ804のソース端子またはドレイン端子の他方と接続されるノードつまり、トランジスタ808のソース端子およびドレイン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端子に接続されるノードであるノードAに電位V1が与えられる。ここで、電位V1は、例えば高電位とする。また、Vext_b2にトランジスタ804がオフ状態になる電位を与えて、トランジスタ804はオフ状態としておく。その後、トランジスタ808のゲート端子に、トランジスタ808をオフ状態とする電位Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードAとトランジスタ804のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードAとトランジスタ808のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生する。次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ804のソース端子またはドレイン端子の一方の端子の電位つまりV2、および、トランジスタ808のソース端子またはドレイン端子の他方の端子の電位つまりV1は低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しないフローティング状態とする。これにより、トランジスタ804に電荷が流れ、時間の経過と共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動する。上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細タイミングチャートを図17に示す。初期化期間において、まず、電位Vext_b2を、トランジスタ804がオン状態となるような電位高電位とする。これによって、ノードAの電位はV2すなわち低電位VSSとなる。なお、ノードAに低電位VSSを与えるのは必須ではない。その後、電位Vext_b2を、トランジスタ804がオフ状態となるような電位低電位として、トランジスタ804をオフ状態とする。そして、次に、電位Vext_b1を、トランジスタ808がオン状態となるような電位高電位とする。これによって、ノードAの電位はV1、すなわち高電位VDDとなる。その後、Vext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローティング状態となり、初期化期間が終了する。その後の測定期間においては、電位V1および電位V2を、ノードAに電荷が流れ込み、またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V2を低電位VSSとする。ただし、出力電位Voutを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にV1を高電位VDDとすることがある。なお、V1を高電位VDDとする期間は、測定に影響を与えない程度の短期間とする。上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジスタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Voutの電位も変化することとなる。得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。オフ電流の算出に先だって、ノードAの電位VAと、出力電位Voutとの関係を求めておく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ここで、ノードAに接続される容量CAは、容量素子802の容量と他の容量の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは次式のように表される。このように、ノードAに接続される容量CAと、出力端子の出力電位Voutから、ノードAの電流IAを求めることができる。以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流オフ電流を測定することができる。本実施例では、チャネル長L=10μm、チャネル幅W=50μmの、高純度化した酸化物半導体を用いてトランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を作製した。また、並列された各測定系800において、容量素子802の各容量値を、100fF、1pF、3pFとした。なお、本実施例に係る測定では、VDD=5V、VSS=0Vとした。また、測定期間においては、電位V1を原則としてVSSとし、10~300secごとに、100msecの期間だけVDDとしてVoutを測定した。また、素子に流れる電流Iの算出に用いられるΔtは、約30000secとした。図18に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。図18より、時間の経過にしたがって、電位が変化している様子が確認できる。図19には、上記電流測定によって算出された室温25°Cにおけるオフ電流を示す。なお、図19は、ソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図19から、ソース-ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。また、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は10zA/μm以下であることが分かった。なお、1zAは10-21Aを表す。さらに、上記電流測定によって算出された85°Cの温度環境下におけるオフ電流について図20に示す。図20は、85°Cの温度環境下におけるソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図20から、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は100zA/μm以下であることが分かった。以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。開示する発明の一態様に係るメモリセルの書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図21を参照して説明する。調査に用いた半導体装置は、図1A-1に示す回路構成の半導体装置である。ここで、トランジスタ162に相当するトランジスタには酸化物半導体を用いた。容量素子164に相当する容量素子としては、0.33pFの容量値のものを用いた。調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。メモリセルへの情報の保持および情報の書き込みは、図1A-1における第3の配線に相当する配線に0V、または5Vのいずれかを与え、第4の配線に相当する配線に、0V、または5Vのいずれかを与えることにより行った。第4の配線に相当する配線の電位が0Vの場合には、トランジスタ162に相当するトランジスタ書き込み用トランジスタはオフ状態であるから、ノードFGに与えられた電位が保持される。第4の配線に相当する配線の電位が5Vの場合には、トランジスタ162に相当するトランジスタはオン状態であるから、第3の配線に相当する配線の電位がノードFGに与えられる。メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当するトランジスタ読み出し用トランジスタのドレイン電流Idとの関係を示す曲線Vcg-Id曲線の、シフト量ΔVcgをいうものとする。異なる記憶状態とは、ノードFGに0Vが与えられた状態以下、Low状態というと、ノードFGに5Vが与えられた状態以下、High状態というをいう。つまり、メモリウィンドウ幅は、Low状態とHigh状態において、電位Vcgの掃引を行うことで確認できる。図21Aに、初期状態におけるメモリウィンドウ幅と、1×109回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図21Aにおいて、横軸はVcgVを示し、縦軸はIdAを示す。図21Aに示すように、1×109回もの書き込みを行う前後において、High状態の書込みのVcg-Id曲線、Low状態の書込みのVcg-Id曲線には、ほとんど変化が見られない。また、High状態の書込みのVcg-Id曲線とLow状態の書込みのVcg-Id曲線とのシフト量ΔVcgについても、1×109回の書き込みの前後でほとんど変化が見られない。図21Bに、High状態の書込みまたはLow状態の書込みにおいてトランジスタ160をオン状態にするために必要な第5の配線に相当する配線の電位と、書き換え回数の関係を示す。図21Bにおいて、横軸は書き換え回数を示し、縦軸は第5の配線に相当する配線の電位、すなわちトランジスタ160の見かけのしきい値VthVを示す。なお、しきい値は、一般に接線法により算出することができる。具体的には、横軸をゲート電圧Vgとし、縦軸をドレイン電流Idの平方根の値とした曲線に対し、その曲線の傾きが最大となる点における接線を求める。その接線と、横軸ゲート電圧Vgの値との切片をしきい値とする。図21Bにおいても接線法により見かけのしきい値Vthを算出した。表1に、図21Bより算出されるメモリウィンドウ幅を示す。なお、メモリウィンドウ幅は、High状態の書込みにおけるトランジスタ160の見かけのしきい値Vth_Hと、Low状態の書込みにおけるトランジスタ160の見かけのしきい値Vth_Lとの差分を算出して求めた。表1より、本実施例のメモリセルは、書き込みを1×109回行う前後において、メモリウィンドウ幅の変化量が2以内、具体的には1.68であった。したがって、少なくとも1×109回の書き込み前後において、半導体装置が劣化しないことが示された。図21Cに、書き換え回数と、メモリセルの相互コンダクタンスgmの関係を示す。図21Cにおいて、横軸は書き換え回数を示し、縦軸は相互コンダクタンスgm値を示す。メモリセルの相互コンダクタンスgmが低下すると、書き込み状態と消去状態の識別が困難となる等の影響が現れるが、図21Cに示すように、本実施例のメモリセルでは109回書き換えを行った後でもgm値に殆ど変化が見られないことがわかる。よって、本実施例に係る半導体装置は、109回書き換え後でも劣化しない、極めて信頼性の高い半導体装置であると言える。以上示したように、開示する発明の一態様に係るメモリセルは、保持および書き込みを109回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高いメモリセル、及びそれを搭載した極めて信頼性の高い半導体装置が実現されるといえる。"