"半導体基板に設けられたメモリセル部及び周辺回路部を有する半導体記憶装置の製造方法であって、前記メモリセル部及び前記周辺回路部にそれぞれ第1及び第2の層間絶縁層を形成する工程と、前記第1及び第2の層間絶縁層上にそれぞれ、第1及び第2の心材を形成する工程と、前記第1及び第2の心材をスリミングする工程と、前記第1及び第2の心材の側面にそれぞれ、第1及び第2の側壁を形成する工程と、前記第1及び第2の側壁をマスクとして、前記第1及び第2の層間絶縁層を加工する工程と、前記加工された第1の層間絶縁層内に第1の配線層を形成する工程と、前記加工された第2の層間絶縁層内に第2の配線層を形成する工程と、を具備することを特徴とする半導体記憶装置の製造方法。前記第2の心材上に部分的にマスク層を形成する工程と、前記マスク層をマスクとして前記第1及び第2の心材をエッチングし、前記マスク層の下の心材のみ残す工程とをさらに具備し、前記第2の層間絶縁層を加工する工程は、前記第2の側壁及び前記残された心材をマスクとして用いることを特徴とする請求項1に記載の半導体記憶装置の製造方法。複数の側壁のうち隣接するペアは、ループ状に形成されることを特徴とする請求項1又は2に記載の半導体記憶装置の製造方法。前記スリミングされた第1及び第2の心材、前記第1及び第2の側壁、及び前記第1及び第2の配線層は、同じ幅を有することを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置の製造方法。前記メモリセル部は、磁気抵抗素子を含むことを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置の製造方法。半導体基板に設けられたメモリセル部と、前記半導体基板に設けられた周辺回路部と、前記メモリセル部に設けられた第1の層間絶縁層と、前記第1の層間絶縁層内に設けられた第1の配線層と、前記周辺回路部に設けられた第2の層間絶縁層と、前記第2の層間絶縁層内に設けられ、かつ前記第1の配線層と同じレベルに配置された第2の配線層と、を具備し、前記第1及び第2の配線層は、同じ幅及び同じ間隔からなる配線パターンを有することを特徴とする半導体記憶装置。前記第1及び第2の配線層の各々は、ループ状の側壁で囲まれていることを特徴とする請求項6に記載の半導体記憶装置。前記メモリセル部は、磁気抵抗素子を含むことを特徴とする請求項6又は7のいずれかに記載の半導体記憶装置。実施形態は、メモリセル部及び周辺回路部を微細化することが可能な半導体記憶装置及びその製造方法を提供する。実施形態に係る半導体記憶装置の製造方法は、半導体基板に設けられたメモリセル部及び周辺回路部を有する半導体記憶装置の製造方法であって、前記メモリセル部及び前記周辺回路部にそれぞれ第1及び第2の層間絶縁層を形成する工程と、前記第1及び第2の層間絶縁層上にそれぞれ、第1及び第2の心材を形成する工程と、前記第1及び第2の心材をスリミングする工程と、前記第1及び第2の心材の側面にそれぞれ、第1及び第2の側壁を形成する工程と、前記第1及び第2の側壁をマスクとして、前記第1及び第2の層間絶縁層を加工する工程と、前記加工された第1の層間絶縁層内に第1の配線層を形成する工程と、前記加工された第2の層間絶縁層内に第2の配線層を形成する工程とを具備する。実施形態に係る半導体記憶装置は、半導体基板に設けられたメモリセル部と、前記半導体基板に設けられた周辺回路部と、前記メモリセル部に設けられた第1の層間絶縁層と、前記第1の層間絶縁層内に設けられた第1の配線層と、前記周辺回路部に設けられた第2の層間絶縁層と、前記第2の層間絶縁層内に設けられ、かつ前記第1の配線層と同じレベルに配置された第2の配線層とを具備し、前記第1及び第2の配線層は、同じ幅及び同じ間隔からなる配線パターンを有する。以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。図1は、本実施形態に係るMRAM10のレイアウト図である。MRAM10は、メモリセルがマトリクス状に配列されたメモリセル部11と、このメモリセル部11の動作を直接制御する周辺回路部12とを備えている。メモリセル部11及び周辺回路部12は、同一の半導体基板20上に形成される。周辺回路部12には、ワード線を選択するロウデコーダ、ビット線を選択するカラムデコーダ及びカラム選択回路、ビット線からデータを読み出すセンスアンプ、ビット線を介してメモリセルにデータを書き込むライトドライバなどが含まれる。この周辺回路部12は、後述するように、メモリセル部11の配線パターンと同じピッチを有する配線パターンで形成される。なお、周辺回路部12のさらに外側には、配線パターンのピッチがメモリセル部11より大きい周辺回路電源回路や制御回路が配置されるが、図1では図示を省略している。図2は、メモリセル部11の回路図である。図2では、2×2個のメモリセルMCを一例として示している。メモリセル部11には、ロウ方向に延在する複数のワード線WLと、カラム方向に延在する複数のビット線BLとが配設されている。メモリセルMCは、例えば、1個のMTJ素子21と、2個の選択トランジスタ22-1,22-2とを備えている。以後、選択トランジスタ22-1,22-2を纏めて選択トランジスタ22と表記する場合もある。選択トランジスタ22としては、例えば、NチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorが用いられる。MTJ素子21の一端は、ビット線BL1に接続され、MTJ素子21の他端は、選択トランジスタ22-1,22-2の電流経路の一端に接続されている。選択トランジスタ22-1,22-2の電流経路の他端は、ビット線BL2に接続されている。選択トランジスタ22-1,22-2のゲートはそれぞれ、ワード線WL1,WL2に接続されている。メモリセルMCは、選択トランジスタ22-1,22-2がオンすることで選択される。なお、メモリセルMCは、図2の構成に限らず、1個のMTJ素子21と、1個の選択トランジスタ22とから構成されていてもよい。図3は、MTJ素子21の断面図である。MTJ素子21は、記録層記憶層、自由層ともいう21A、非磁性層トンネルバリア層21B、参照層固定層ともいう21Cが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層21A及び参照層21Cはそれぞれ、強磁性材料からなる。トンネルバリア層21Bとしては、MgOなどの絶縁層が用いられる。記録層21A及び参照層21Cはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。なお、記録層21A及び参照層21Cの磁化方向は、膜面に平行であってもよい。記録層21Aは、磁化或いはスピン方向が可変である反転する。参照層21Cは、磁化方向が不変である固定されている。参照層21Cは、記録層21Aよりも十分大きな垂直磁気異方性エネルギーを持つように設定される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層21Aの磁化反転電流を小さくし、参照層21Cの磁化反転電流を記録層21Aのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層21Aと磁化方向が不変の参照層21Cとを備えたMTJ素子21を実現できる。図4は、MTJ素子21の磁化状態を説明する模式図である。本実施形態では、MTJ素子21に直接に書き込み電流を流し、この書き込み電流によってMTJ素子21の磁化状態を制御するスピン注入書き込み方式を採用する。MTJ素子21は、記録層21Aと参照層21Cとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。図4aに示すように、MTJ素子21に対して、記録層21Aから参照層21Cへ向かう書き込み電流を流すと、記録層21Aと参照層21Cとの磁化の相対関係が平行になる。この平行状態の場合、MTJ素子21の抵抗値は最も低くなり、MTJ素子21は低抵抗状態に設定される。MTJ素子21の低抵抗状態を、例えばデータ0と規定する。一方、図4bに示すように、MTJ素子21に対して、参照層21Cから記録層21Aへ向かう書き込み電流を流すと、記録層21Aと参照層21Cとの磁化の相対関係が反平行になる。この反平行状態の場合、MTJ素子21の抵抗値は最も高くなり、MTJ素子21は高抵抗状態に設定される。MTJ素子21の高抵抗状態を、例えばデータ1と規定する。これにより、MTJ素子21を1ビットデータ2値データを記憶可能な記憶素子として使用することができる。MTJ素子21の抵抗状態とデータとの割り当ては任意に設定可能である。MTJ素子21からデータを読み出す場合、センスアンプは、MTJ素子21に読み出し電圧を印加し、この時にMTJ素子21に流れる読み出し電流に基づいてMTJ素子21の抵抗値を検知する。この読み出し電流は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。図5は、メモリセル部11の平面図である。図6は、図5に示したA-A ́線に沿ったメモリセル部11の断面図である。図7は、図5に示したB-B ́線に沿ったメモリセル部11の断面図である。P型半導体基板20内には、素子分離絶縁層30が設けられており、P型半導体基板20の表面領域のうち素子分離絶縁層30が形成されていない領域が素子領域アクティブ領域AAである。素子分離絶縁層30は、例えば、STIShallowTrenchIsolationから構成される。アクティブ領域AAには、選択トランジスタ22が設けられている。具体的には、アクティブ領域AA内には、離間した2つの拡散領域ソース/ドレイン領域22A,22Bが設けられている。拡散領域22A,22Bは、アクティブ領域AA内に高濃度のN型不純物を導入して形成されたN型拡散領域から構成される。拡散領域22A,22B間のアクティブ領域AA上には、ゲート絶縁膜22Cが設けられ、ゲート絶縁膜22C上には、ゲート電極22Dが設けられている。ゲート電極22Dは、ワード線WLとして機能する。ゲート電極22Dは、絶縁性のキャップ層22Eによって覆われている。複数のワード線WLは、Y方向に延在している。複数のワード線WLの幅及び間隔はそれぞれ、使用する製造工程に起因して決定される最小加工寸法minimumfeaturesizeFである。すなわち、複数のワード線WLは、最小加工寸法Fの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。拡散領域22A上には、コンタクトプラグ31が設けられている。コンタクトプラグ31上には、ビアプラグ32が設けられている。ビアプラグ32上には、ビット線BLが設けられている。ビット線BLは、ワード線WLの上方に配置された第1レベル配線層に属している。拡散領域22B上には、コンタクトプラグ33が設けられている。コンタクトプラグ33上には、MTJ素子21が設けられている。MTJ素子21上には、上部電極34が設けられている。上部電極34は、Y方向延在しており、MTJ素子21と反対側の端部には、ビアプラグ35が設けられている。ビアプラグ35上には、ビット線BLが設けられている。ビット線BLの底面及び側面は、バリア膜図示せずで覆われている。半導体基板20の上面からビアプラグ35の上面までの間は、層間絶縁層36で満たされている。層間絶縁層36としては、例えばシリコン酸化物SiO2が用いられる。層間絶縁層36上かつビット線BL間には、層間絶縁層37が設けられている。層間絶縁層37としては、ビット線BL間の容量を低減するために、層間絶縁層36より誘電率が低い絶縁材料が用いられ、例えば、炭素添加シリコン酸化物SiOCが用いられる。層間絶縁層37上かつビット線BL間には、絶縁性の側壁38が設けられている。側壁38としては、例えばシリコン窒化物SiNが用いられる。側壁38は、ビット線BLの周囲を囲むように設けられている。複数のビット線BLは、X方向に延在している。複数のビット線BLの幅及び間隔はそれぞれ、最小加工寸法Fである。すなわち、複数のビット線BLは、最小加工寸法Fの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。ビット線BLは、側壁転写プロセスを用いて形成され、これにより、幅及び間隔が最小加工寸法Fに設定される。前述した側壁38は、複数のビット線BLを側壁転写プロセスで形成する際に使用されるものである。次に、周辺回路部12の構成について説明する。図8は、周辺回路部12の平面図である。図9は、図8に示したC-C ́線に沿った周辺回路部12の断面図である。図10は、図8に示したD-D ́線に沿った周辺回路部12の断面図である。周辺回路部12が配置されるP型半導体基板20内には、メモリセル部11と同様に、素子分離絶縁層30及びアクティブ領域AAが設けられている。アクティブ領域AAには、周辺回路部12を構成する周辺トランジスタ41が設けられている。具体的には、アクティブ領域AA内には、離間した2つの拡散領域ソース/ドレイン領域41A,41Bが設けられている。拡散領域41A,41Bは、アクティブ領域AA内に高濃度のN型不純物を導入して形成されたN型拡散領域から構成される。拡散領域41A,41B間のアクティブ領域AA上には、ゲート絶縁膜41Cが設けられ、ゲート絶縁膜41C上には、ゲート電極41Dが設けられている。ゲート電極41Dは、絶縁性のキャップ層41Eによって覆われている。複数のゲート電極41Dは、Y方向に延在している。複数のゲート電極41Dの幅及び間隔はそれぞれ、最小加工寸法Fである。すなわち、複数のゲート電極41Dは、ワード線WLと同様に、最小加工寸法Fの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。拡散領域41A上には、コンタクトプラグ42が設けられている。コンタクトプラグ42上には、ビアプラグ43が設けられている。ビアプラグ43上には、配線層44が設けられている。配線層44は、ビット線BLと同様に、第1レベル配線層に属している。配線層44の底面及び側面は、バリア膜図示せずで覆われている。拡散領域41B上には、コンタクトプラグ45が設けられている。コンタクトプラグ45は、図示しない任意の配線に電気的に接続される。半導体基板20の上面からビアプラグ43の上面までの間は、層間絶縁層46で満たされている。層間絶縁層46は、メモリセル部11の層間絶縁層36と同じ材料で構成される。層間絶縁層46上かつ配線層44間には、層間絶縁層47が設けられている。層間絶縁層47は、メモリセル部11の層間絶縁層37と同じ材料で構成される。層間絶縁層47上かつ配線層44間には、絶縁性の側壁48が設けられている。側壁48は、メモリセル部11の側壁38と同じ材料が用いられる。側壁48は、配線層44の周囲を囲むように設けられている。複数の配線層44は、X方向に延在している。配線層44のパターンは、周辺回路部12を構成する所望の配線パターンに応じて、複数に分断されている。複数の配線層44の幅及び間隔はそれぞれ、最小加工寸法Fである。すなわち、複数の配線層44は、ビット線BLと同様に、最小加工寸法Fの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。配線層44は、側壁転写プロセスを用いて形成され、これにより、幅及び間隔が最小加工寸法Fに設定される。前述した側壁48は、複数の配線層44を側壁転写プロセスで形成する際に使用されるものである。製造方法次に、MRAM10の製造方法について説明する。本実施形態では、周辺回路部12の第1レベル配線層は、側壁転写プロセスを用いたダマシン法によって形成される。この製造工程を用いると、周辺回路部12の第1レベル配線層をメモリセル部11のビット線BLと同じ密ピッチで形成することができ、また、メモリセル部11及び周辺回路部12の第1レベル配線層を同時に加工することが可能である。半導体基板20に形成されるトランジスタ選択トランジスタ22及び周辺トランジスタ41を含む、及びMTJ素子21は、周知の製造工程によって形成することができる。MRAM10の製造方法では、第1レベル配線層ビット線BL及び配線層44の製造工程を中心に説明する。図11に示すように、CVDChemicalVaporDeposition法又はPVDphysicalvapordeposition法を用いて、メモリセル部11の層間絶縁層36及び周辺回路部12の層間絶縁層46上にそれぞれ、層間絶縁層37及び47を成膜する。続いて、光リソグラフィ法を用いて、層間絶縁層37及び47上にそれぞれ、レジスト層心材50を形成する。レジスト層50の幅及び間隔は、2Fに設定される。2Fは、光露光装置の加工限界である。続いて、図12に示すように、例えばIBEIonBeamEtching法を用いて、レジスト層50をスリミングする。これにより、レジスト層50の幅はF、レジスト層50の間隔は3Fに設定される。続いて、図13に示すように、CVD法又はPVD法を用いて、層間絶縁層37及び47上にそれぞれ、膜厚Fで側壁材38及び48を成膜する。続いて、図14に示すように、例えばIBE法を用いて、側壁材38及び48をエッチバックし、レジスト層50の側面に側壁38及び48を形成する。側壁38及び48の幅は、Fに設定される。続いて、図15に示すように、装置全面に再度レジスト層50を塗布した後、CMPChemicalMechanicalPolishing法を用いて、側壁38及び48の上面が露出するまで装置全面を平坦化する。図16は、図15の断面図のうちメモリセル部11に対応する平面図である。なお、図15は、図16のB-B ́線に沿ったメモリセル部11の断面図に対応する。図11から図15までの製造工程により、1個のレジスト層50を囲む側壁38が形成され、また、2個の側壁38間にもレジスト層50が形成される。すなわち、側壁38は、ループ状に形成される。そして、レジスト層50及び側壁38の幅は、全てFに設定される。周辺回路部12の側壁48も、図16の側壁38と同じ形状である。すなわち、側壁48は、ループ状に形成される。続いて、図17に示すように、装置全面にハードマスク層51を堆積する。ハードマスク層51としては、例えばシリコン酸化物SiO2が用いられる。続いて、光リソグラフィ法及びRIE法を用いて、周辺回路部12のハードマスク層51をパターニングする。図18は、ハードマスク層51のレイアウトを説明する周辺回路部12の平面図である。なお、図17は、図18のD-D ́線に沿った周辺回路部12の断面図に対応する。ハードマスク層51は、配線層44を所望の配線パターンに加工するために使用されるものであり、配線層44を分断する位置に配置される。ハードマスク層51の平面形状は、例えば正方形であり、ハードマスク層51のサイズは、2F×2Fに設定される。一方、メモリセル部11では、ビット線BLを分断しないため、図17のRIE工程において、メモリセル部11のハードマスク層51は全て除去される。続いて、図19に示すように、アッシャー工程により、表面に露出しているレジスト層50を除去する。これにより、ハードマスク層51でマスクされたレジスト層50のみが残り、それ以外のレジスト層50が除去される。続いて、図20に示すように、例えばRIE法を用いて、側壁38及び48をマスクとして、層間絶縁層37及び47を加工する。この層間絶縁層37及び47の加工工程においても、周辺回路部12のレジスト層50は残されるので、レジスト層50直下の層間絶縁層37も残される。また、側壁38及び48、及びハードマスク層51も一部がエッチングされずに残される。続いて、図21に示すように、第1レベル配線層ビット線BL及び配線層44が層間絶縁層37に拡散するのを防ぐために、例えばCVD法を用いて、装置全面に、導電性のバリア膜52を成膜する。バリア膜52としは、例えば窒化チタンTiNが用いられる。続いて、図22に示すように、例えばメッキ法を用いて、導電材料を成膜した後、CMP法を用いて、装置全面を側壁38及び48が露出するまで平坦化する。図23は、メモリセル部11の平面図である。図24は、周辺回路部12の平面図である。なお、図22は、図23のB-B ́線に沿ったメモリセル部11の断面図、及び図24のD-D ́線に沿った周辺回路部12の断面図に対応する。これにより、メモリセル部11に、幅及び間隔がFの複数のビット線BLが形成され、周辺回路部12に、幅及び間隔がFの複数の配線層44が形成される。その後、レジスト層50を除去する。このようにして、本実施形態のMRAM10が製造される。効果以上詳述したように本実施形態では、同一半導体基板20に、磁気抵抗素子21を含むメモリセル部11と、メモリセル部11の動作を直接制御する周辺回路部12とを形成する。そして、側壁転写プロセスを用いて、メモリセル部11の層間絶縁層37内にビット線BLを形成し、周辺回路部12の層間絶縁層47内に配線層44を形成する。このビット線BL及び配線層44は、第1レベル配線層に属し、かつ配線幅及び配線間隔がFのラインアンドスペースパターンで形成される。従って本実施形態によれば、メモリセル部11のビット線BL、及び周辺回路部12の配線層44を、光露光装置の加工限界である2Fより小さいFの配線幅及び間隔を有するラインアンドスペースパターンで形成することができる。これにより、メモリセル部11及び周辺回路部12を微細化することが可能となり、ひいてはMRAM10を微細化することが可能となる。また、メモリセル部11の第1レベル配線層ビット線BLと周辺回路部12の第1レベル配線層配線層44とを同じ製造工程で同時に形成することができる。すなわち、メモリセル部11及び周辺回路部12に対して同時に光リソグラフィ工程が実施されるため、光リソグラフィ工程数を削減することができる。これにより、MRAM10の製造コストを低減することが可能となる。また、X線リソグラフィを用いずに、光源に例えばArFを用いた光リソグラフィを用いて、微細化されたメモリセル部11及び周辺回路部12を有するMRAM10を製造することができる。これにより、X線リソグラフィを用いた場合に比べて、製造コストを低減することができる。なお、本実施形態は、半導体記憶装置としてMRAMを例に説明したが、MRAMに限定されるものではなく、MRAM以外のメモリにも適用可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"