プログラムと前記プログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部と、前記プログラムを実行して前記記憶領域部にバスを介してアクセス要求を発行する機能ブロックと、前記バス上に流れる、前記記憶領域部に対するアクセス要求を示す第1の信号と、前記記憶領域部による前記バスの占有状態を示す第2の信号と、を監視して前記記憶領域部へのアクセスが発生していない期間は前記記憶領域部をスタンバイ状態に制御し、前記記憶領域部へのアクセスが発生している期間は前記記憶領域部を活性状態に制御するバス状態監視回路と、を有し、前記記憶領域部は、前記プログラム又は前記データを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において前記活性状態よりも小さくする半導体装置。前記記憶領域部は、前記スタンバイ状態において、前記低電位側電源電圧の電圧レベルを前記活性状態よりも高くする請求項1に記載の半導体装置。前記記憶領域部は、前記記憶セルの低電位側電源電圧を供給する第1の低電位側電源配線と、前記記憶領域部内の各回路ブロックの低電位側電源電圧を供給する第2の低電位側電源配線と、前記第1の低電位側電源配線と前記第2の低電位側電源配線とを接続し、前記バス状態監視回路からの指示に基づき導通状態と非導通状態が切り換えられる電源スイッチ回路と、前記電源スイッチ回路が非導通状態である場合における前記第1の低電位側電源配線と前記第2の低電位側電源配線との間の電圧差を設定するスタンバイ電圧設定部と、を有する請求項2に記載の半導体装置。前記機能ブロックは、前記プログラムを実行する演算コアと、前記機能ブロック内で利用される情報が格納されるキャッシュと、前記演算コアからの指示に基づき前記キャッシュと、前記記憶領域部と、にアクセスを行うキャッシュコントローラと、を有し、前記キャッシュコントローラは、前記キャッシュに前記演算コアから取得を指示された情報がない場合に前記記憶領域部に前記アクセス供給を発行する請求項1乃至3のいずれ1項に記載の半導体装置。前記バス状態監視回路は、前記機能ブロックからの指示に基づき前記バスの監視動作の有効と無効とが切り換えられる請求項1乃至4のいずれか1項に記載の半導体装置。請求項1乃至5のいずれか1項に記載の半導体装置を有する無線通信端末。プログラムと前記プログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部と、前記プログラムを実行して前記記憶領域部にバスを介してアクセス要求を発行する機能ブロックと、を有する半導体装置における電源制御方法であって、前記バス上に流れる、前記記憶領域部に対する前記アクセス要求と、前記記憶領域部による前記バスの占有状態を示すバス占有許可信号と、を監視し、前記記憶領域部へのアクセスが発生していない期間は前記記憶領域部をスタンバイ状態に制御し、前記記憶領域部へのアクセスが発生している期間は前記記憶領域部を活性状態に制御し、前記プログラム又は前記データを記憶する前記記憶領域部の記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において前記活性状態よりも小さくする半導体装置における電源制御方法。プログラムと前記プログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部と、前記プログラムを実行して前記記憶領域部にバスを介してアクセス要求を発行する機能ブロックと、前記バス上に流れる、前記記憶領域部に対する前記アクセス要求と、前記記憶領域部による前記バスの占有状態を示すバス占有許可信号と、を監視して前記記憶領域部へのアクセスが発生していない期間は前記記憶領域部をスタンバイ状態に制御し、前記記憶領域部へのアクセスが発生している期間は前記記憶領域部を活性状態に制御するバス状態監視回路と、を有し、前記記憶領域部は、前記プログラム又は前記データを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において前記活性状態よりも小さくする半導体装置。本願の発明者等は、半導体装置の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えば無線通信端末等に好適な半導体装置を提供する。さらに詳細な特徴は、本明細書の記述及び添付図面によって明らかにされる。本明細書に開示される一つの態様は半導体装置を含み、当該半導体装置は記憶装置のバスの状態を監視するバス状態監視回路を有する。本発明により、例えば無線通信端末等に好適であって、良質な半導体装置を提供することができる。実施の形態1以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。まず、図1A、1B及び2を参照して、本実施の形態にかかる半導体装置が適用される電子機器として好適な無線通信端末の概要について説明する。図1A及び1Bは、無線通信端末500の構成例を示す外観図である。なお、図1A、1B及び2の構成例では、無線通信端末500が折り畳み式の携帯電話端末である場合について示している。しかしながら、無線通信端末500は、スマートフォン、携帯ゲーム端末、タブレットPCPersonalComputer、ノートPC等のその他の無線通信端末であってもよい。また、当然のことながら、本実施の形態にかかる半導体装置は、無線通信端末以外に適用することも可能である。図1Aは、折り畳み式携帯電話端末としての無線通信端末500の閉状態折り畳み状態を示している。図1Bは、無線通信端末500の開状態を示している。無線通信端末500は、第1の筐体501と第2の筐体502がヒンジ503を介して連結された構造を有する。図1A及び1Bの例では、第1の筐体501には複数の操作ボタンが配置されている。一方、第2の筐体502は、2つのディスプレイデバイス20A及び30Aと、2つのカメラデバイス20B及び30Bを有する。ディスプレイデバイス20A及び30Aは、LCDLiquidCrystalDisplay、又はOLEDOrganicLightEmittingDiodeディスプレイ等である。ディスプレイデバイス20Aは、その表示面が第2の筐体502の内側の主面前面に位置するように配置されている。つまり、ディスプレイデバイス20Aは、開状態とされた無線通信端末500をユーザーが操作する際に当該ユーザーによって視認されるメインディスプレイである。一方、ディスプレイデバイス30Aは、その表示面が第2の筐体502の外側の主面背面に位置するように配置されたサブディスプレイである。カメラデバイス20Bは、そのレンズユニットが第2の筐体502の外側の主面背面に位置するように配置されたメインカメラである。一方、カメラデバイス30Bは、そのレンズユニットが第2の筐体502の内側の主面前面に位置するように配置されたサブカメラである。続いて、図2を参照して、本発明にかかる半導体装置が搭載される電子装置600の構成について説明する。図2は、本発明の実施の形態1にかかる電子装置600の構成例を示すブロック図である。電子装置600は、例えば、図1A、1Bに示した無線通信端末500の内部に搭載される。図2に示すように、電子装置600は、アプリケーションプロセッサ601、ベースバンドプロセッサ602、RFRadioFrequencyサブシステム603、メモリ604、バッテリ605、パワーマネジメントICPMIC:PowerManagementIntegratedCircuit606、表示部607、カメラ部608、操作入力部609、オーディオIC610、マイク611、スピーカ612を含む。アプリケーションプロセッサ601は、メモリ604に格納されたプログラムを読み出して、電子装置600の各種機能を実現するための処理を行う。例えば、アプリケーションプロセッサ601は、メモリ604からOSOperatingSystemプログラムを実行すると共に、このOSプログラムを動作基板とするアプリケーションプログラムを実行する。ベースバンドプロセッサ602は、電子端末が送受信するデータに対して符号化例えば、畳み込み符号やターボ符号等の誤り訂正符号化処理又は復号化処理等を含むベースバンド処理を行う。より具体的には、ベースバンドプロセッサ602は、送信データをアプリケーションプロセッサ601から受け取り、受け取った送信データに対して符号化処理を施して、RFサブシステム603に送信する。また、ベースバンドプロセッサ602は、RFサブシステム603から受信データを受け取り、受け取った受信データに対して復号化処理を施してアプリケーションプロセッサ601に送信する。RFサブシステム603は、電子装置600が送受信するデータに対する変調処理又は復調処理を行う。より具体的には、RFサブシステム603は、ベースバンドプロセッサ602から受け取った送信データを搬送波により変調処理して送信信号を生成し、アンテナを介して送信信号を出力する。また、RFサブシステム603は、アンテナを介して受信信号を受信し、受信信号を搬送波により復調処理して受信データを生成し、当該受信データをベースバンドプロセッサ602に送信する。メモリ604は、アプリケーションプロセッサ601により利用されるプログラム及びデータを格納する。また、メモリ604は、電源が遮断されても記憶したデータを保持する不揮発性メモリと、電源が遮断された場合に記憶したデータがクリアされる揮発性メモリを含む。バッテリ605は、電池であり、電子装置600が外部電源によらずに動作する場合に利用される。なお、電子装置600は、外部電源が接続されている場合においてもバッテリ605の電源を利用してもよい。また、バッテリ605としては、二次電池を利用することが好ましい。パワーマネジメントIC606は、バッテリ605又は外部電源から内部電源を生成する。この内部電源は、電子装置600の各ブロックに与えられる。このとき、パワーマネジメントIC606は、内部電源の供給を受けるブロック毎に内部電源の電圧を制御する。パワーマネジメントIC606は、アプリケーションプロセッサ601からの指示に基づき内部電源の電圧制御を行う。さらに、パワーマネジメントIC606は、ブロック毎に内部電源の供給と遮断とを制御することもできる。また、パワーマネジメントIC606は、外部電源の供給がある場合、バッテリ605への充電制御も行う。表示部607は、例えば、液晶表示装置であって、アプリケーションプロセッサ601における処理に従い様々な画像を表示する。表示部607において表示される画像には、ユーザーが電子装置600に動作指示を与えるユーザーインタフェース画像、カメラ画像、動画等が表される。カメラ部608は、アプリケーションプロセッサからの指示に従い、画像を取得する。操作入力部609は、ユーザーが操作して電子装置600に操作指示を与えるユーザーインタフェースである。オーディオIC610は、アプリケーションプロセッサ601から送信される音声データをデコードしてスピーカ612を駆動すると共に、マイク611から得た音声情報をエンコードして音声データを生成し、当該音声データをアプリケーションプロセッサ601に出力する。次に、本実施の形態にかかる半導体装置について説明する。図3は、実施の形態1にかかる半導体装置1及び電源供給装置2を含むシステムを示すブロック図である。ここで、図3に示す半導体装置1は、例えば図2に示すアプリケーションプロセッサ601に対応し、図3に示す電源供給装置2は図2に示すパワーマネジメントIC606に対応している。図3に示すように、電源供給装置2は、レギュレータ3と、端子4とを備える。そして、電源供給装置2は、端子4を介して、レギュレータ3により生成した電源電圧VDD_INを半導体装置1に与える。なお、図3に示す例では、電源供給装置2から半導体装置1に電源電圧VDD_INを与える経路に電源電圧VDD_INの変動を抑制するバイパスコンデンサC1が設けられている。また、図3に示すように、半導体装置1は、DSPDigitalSignalProcessor電源領域10、RAMRandomAccessMemory電源領域15、CPU電源領域17、内部電源制御回路19、クロック制御回路21、クロック生成回路22、内部バス23を有する。DSP電源領域10には、電源スイッチ回路Tr1が設けられている。そして、電源スイッチ回路Tr1を導通状態とすることで、DSP電源領域10には、低電位側電源電圧VSS_DSPが供給され、DSP電源領域10に配置される回路が動作状態となる。また、電源スイッチ回路Tr1が非導通状態である場合、DSP電源領域10への低電位側電源電圧VSS_DSPの供給が停止され、DSP電源領域10に配置される回路が停止状態となる。電源スイッチ回路Tr1は、後述する内部電源制御回路19により生成されるDSP電源制御信号DP_CNTにより導通状態と非導通状態とが切り換えられる。なお、DSP電源領域10には、半導体装置1の電源配線を介して高電位側電源電圧VDD_DSPが供給される。この高電位側電源電圧VDD_DSPは、電源電圧VDD_INと同じものである。DSP電源領域10には、DSP11が配置される。DSP11は、半導体装置1の機能ブロックの一つである。機能ブロックとして機能するDSP11は、プログラムを実行して記憶領域部例えば、RAM16にバスを介してアクセス要求を発行する。DSP11は、DSPコア12、キャッシュ13、キャッシュコントローラ14を有する。DSPコア12は、DSP11の演算部であって、RAM16から読み出したプログラムを実行して、場合に応じてRAM16へのアクセス要求を発行する。キャッシュ13は、DSP11内の一時記憶装置であって、DSPコア12が利用するプログラム及びデータ以下、プログラムとデータとを含む語として情報との語を用いるを一時的に記憶する。キャッシュコントローラ14は、DSPコア12からの指示に基づきキャッシュ13又はRAM16へのアクセスを行う。より具体的には、キャッシュコントローラ14は、DSPコア12からアクセス要求された情報がキャッシュ13にある場合はキャッシュ13にアクセスを行い、DSPコア12から要求された情報がキャッシュ13にない場合はRAM16にアクセスを行う。なお、DSP11には、DSPクロック信号CLK_DSPに基づき動作する。RAM電源領域15には、電源スイッチ回路Tr2が設けられている。そして、電源スイッチ回路Tr2を導通状態とすることで、RAM電源領域15には、低電位側電源電圧VSS_RAMが供給され、RAM電源領域15に配置される回路が動作状態となる。また、電源スイッチ回路Tr2が非導通状態である場合、RAM電源領域15への低電位側電源電圧VSS_RAMの供給が停止され、RAM電源領域15に配置される回路が停止状態となる。電源スイッチ回路Tr2は、後述する内部電源制御回路19により生成されるRAM電源制御信号RP_CNTにより導通状態と非導通状態とが切り換えられる。なお、RAM電源領域15には、半導体装置1の電源配線を介して高電位側電源電圧VDD_RAMが供給される。この高電位側電源電圧VDD_RAMは、電源電圧VDD_INと同じものである。RAM電源領域15には、RAM16が配置される。RAM16は、半導体装置1の記憶領域部である。記憶領域部として機能するRAM16は、プログラムとプログラムによって利用されるデータとの少なくとも一方が格納される。また、RAM16には、内部バスクロック信号CLK_BUSが入力されており、この内部バスクロック信号CLK_BUSに基づき動作する。また、RAM16には、内部電源制御回路19が出力するRAMスタンバイ制御信号RS_CNTが入力される。RAM16は、このRAMスタンバイ制御信号RS_CNTに基づきスタンバイ状態と活性状態例えば、アクティブ状態とが切り換えられる。RAM16は、プログラム又は前記データを記憶する記憶セルを有する。そして、RAM16は、記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差をスタンバイ状態においてアクティブ状態よりも小さくする。RAM16の詳細については後述する。CPU電源領域17には、電源スイッチ回路Tr3が設けられている。そして、電源スイッチ回路Tr3を導通状態とすることで、CPU電源領域17には、低電位側電源電圧VSS_CPUが供給され、CPU電源領域17に配置される回路が動作状態となる。また、電源スイッチ回路Tr3が非導通状態である場合、CPU電源領域17への低電位側電源電圧VSS_CPUの供給が停止され、CPU電源領域17に配置される回路が停止状態となる。電源スイッチ回路Tr3は、後述する内部電源制御回路19により生成されるCPU電源制御信号CP_CNTにより導通状態と非導通状態とが切り換えられる。なお、CPU電源領域17には、半導体装置1の電源配線を介して高電位側電源電圧VDD_CPUが供給される。この高電位側電源電圧VDD_CPUは、電源電圧VDD_INと同じものである。CPU電源領域17には、CPU18が配置される。CPU18は、半導体装置1の機能ブロックの一つである。機能ブロックとして機能するCPU18は、DSP11と同様に、プログラムを実行して記憶領域部例えば、RAM16にバスを介してアクセス要求を発行する。なお、以下の説明では、DSP11がRAM16にアクセスを行う場合を半導体装置1の動作の例として説明する。そのため、CPUコア18は、DSP11と同様にキャッシュ及びキャッシュコントローラ等の演算機能を実現するための一般的な回路も含まれるが、図1では記載を省略した。内部電源制御回路19は、CPUコア18からの指示、又は、図示しない外部からの指示に基づきDSP11、RAM16、CPUコア18に供給される低電位側電源電圧の供給と遮断とを切り換える電源制御信号例えば、DSP電源制御信号DP_CNT、RAM電源制御信号RP_CNT、CPU電源制御信号CP_CNTを出力する。また、内部電源制御回路19は、CPUコア18からの指示、又は、図示しない外部からの指示に基づきDSP11、CPUコア18へのクロック信号を供給するか停止するかを切り換える指示を行うクロック要求命令例えば、CPU電源クロック要求CLK_REQ_CPU及びDSP電源クロック要求CLK_REQ_DSPを出力する。さらに、内部電源制御回路19は、内部バス23の利用状況に応じてRAM16の動作状態を制御するRAMスタンバイ制御信号RS_CNTを出力する。内部電源制御回路19は、RAMスタンバイ制御信号RS_CNTを生成するためにバス状態監視回路20を有する。バス状態監視回路20は、内部バス23上に流れる、RAM16に対するアクセス要求を示す第1の信号例えば、アクセス要求REQと、RAM16による内部バス23の占有状態を示す第2の信号例えば、バス占有許可信号GNTと、を監視してRAM16へのアクセスが発生していない期間はRAM16をスタンバイ状態に制御し、RAM16へのアクセスが発生している期間はRAM16を活性状態に制御する。より具体的には、バス状態監視回路20は、RAM16をスタンバイ状態に制御する場合、RAMスタンバイ制御信号RS_CNTをイネーブル状態例えば、ロウレベルとし、RAM16を活性状態に制御する場合、RAMスタンバイ制御信号RS_CNTをディスイネーブル状態例えば、ハイレベルとする。RAM16及びバス状態監視回路20の詳細は後述する。クロック制御回路21は、CPUコア18の指示に基づき、PLL発振制御信号PLL_CNT、分周器入力クロック選択信号CLK_SEL、分周制御信号DIV_CNTの値を設定する。PLL発振制御信号PLL_CNT、分周器入力クロック選択信号CLK_SEL及び分周制御信号DIV_CNTは、クロック生成回路22が出力する内部バスクロック信号CLK_BUS、DSPクロック信号CLK_DSP及びCPUクロック信号CLK_CPUの周波数を決定するための信号である。また、クロック制御回路21は、CPU電源クロック要求CLK_REQ_CPU及びDSP電源クロック要求CLK_REQ_DSPに基づき停止制御信号STPを出力する。停止制御信号STPは、DSPクロック信号CLK_DSP及びCPUクロック信号CLK_CPUを供給するか停止するかを指示する信号である。クロック生成回路22は、外部から端子6を介して入力される入力クロック信号CLK_INに基づき内部バスクロック信号CLK_BUS、DSPクロック信号CLK_DSP及びCPUクロック信号CLK_CPUを生成する。このとき、クロック生成回路22は、PLL発振制御信号PLL_CNT、分周器入力クロック選択信号CLK_SEL、分周制御信号DIV_CNTに基づき生成するクロック信号の周波数を設定する。また、クロック生成回路22は、停止制御信号STPに基づきDSPクロック信号CLK_DSP及びCPUクロック信号CLK_CPUの供給と停止とを切り換える。内部バス23は、DSP11、RAM16、CPU18、内部電源制御回路19、及び、クロック制御回路21を互いに接続し、これら回路ブロック間の情報の送受信を仲介する。続いて、バス状態監視回路20の詳細について説明する。そこで、バス状態監視回路20のブロック図を図4に示す。図4に示すように、バス状態監視回路20は、スタンバイ有効状態保持部例えば、Dフリップフロップ30、バス監視部31、スタンバイ制御信号フィルタ部例えば、OR回路35を有する。Dフリップフロップ30は、内部バスクロック信号CLK_BUSの立ち上がりエッジが入力される毎に、そのとき入力されているRAMスタンバイ制御有効化信号RAM_STBY_ENの論理レベルを取り込む。そして、Dフリップフロップ30は、取り込んだRAMスタンバイ制御有効化信号RAM_STBY_ENの論理レベルを出力信号として出力する。つまり、Dフリップフロップ30は、RAMスタンバイ制御有効化信号RAM_STBY_ENの論理レベルを内部バスクロック信号CLK_BUSの立ち上がりエッジの一周期の間保持する。なお、RAMスタンバイ制御有効化信号RAM_STBY_ENは、CPUコア18において実行されるプログラムに基づき設定される、内部電源制御回路19内の信号である。また、RAMスタンバイ制御有効化信号RAM_STBY_ENは、ロウレベルである場合にRAM16のスタンバイ制御のイネーブル状態を示し、ハイレベルである場合にRAM16のスタンバイ制御のディスイネーブル状態を示す。バス監視部31は、RAM16に接続される内部バス23上のRAM16に対するアクセス要求を示すアクセス要求REQと、RAM16による内部バス23の占有状態を示すバス占有許可信号GNTと、を監視して、監視対象の信号の論理レベルに応じてRAMスタンバイ制御信号RS_CNTの論理レベルを決定する。また、バス監視部31には、CPUコア18において実行されるプログラムに基づき設定される、内部電源制御回路19内の信号である自動制御機能有効化信号AUTO_CNT_ENが入力される。バス監視部31は、自動制御機能有効化信号AUTO_CNT_ENがイネーブル状態例えば、ハイレベルである場合には、監視対象の信号の監視動作を行う。一方、バス監視部31は、自動制御機能有効化信号AUTO_CNT_ENがディスイネーブル状態例えば、ロウレベルである場合には、監視対象の信号の監視動作を停止する。図4に示すように、バス監視部31は、Dフリップフロップ32、NOR回路33、AND回路34を有する。Dフリップフロップ32には、自動制御機能有効化信号AUTO_CNT_ENが入力される。そして、Dフリップフロップ32は、内部バスクロック信号CLK_BUSの立ち上がりエッジが入力される毎に、そのとき入力されている自動制御機能有効化信号AUTO_CNT_ENの論理レベルを取り込む。そして、Dフリップフロップ32は、取り込んだ自動制御機能有効化信号AUTO_CNT_ENの論理レベルを出力信号として出力する。つまり、Dフリップフロップ32は、自動制御機能有効化信号AUTO_CNT_ENの論理レベルを内部バスクロック信号CLK_BUSの立ち上がりエッジの一周期の間保持する。NOR回路33には、アクセス要求REQとバス占有許可信号GNTとが入力される。そして、NOR回路33は、アクセス要求REQとバス占有許可信号GNTとの少なくとも一方がハイレベルである場合にRAMスタンバイ制御信号RS_CNTをイネーブル状態例えば、ロウレベルとする。一方、NOR回路33は、アクセス要求REQとバス占有許可信号GNTとの両方がロウレベルである場合にRAMスタンバイ制御信号RS_CNTをディスイネーブル状態例えば、ハイレベルとする。AND回路34は、Dフリップフロップ32の出力信号と、NOR回路33が出力するRAMスタンバイ制御信号RS_CNTと、が入力される。そして、AND回路34は、Dフリップフロップ32の出力信号がハイレベルである場合自動制御機能有効化信号AUTO_CNT_ENがイネーブル状態を示す場合は、NOR回路33が出力するRAMスタンバイ制御信号RS_CNTを出力する。一方、AND回路34は、Dフリップフロップ32の出力信号がロウレベルである場合自動制御機能有効化信号AUTO_CNT_ENがディスイネーブル状態を示す場合は、NOR回路33が出力するRAMスタンバイ制御信号RS_CNTの論理レベルに関わらずロウレベルを出力する。OR回路35は、Dフリップフロップ30の出力信号と、AND回路34の出力信号と、が入力される。そして、OR回路35は、Dフリップフロップ30の出力信号がロウレベルつまり、RAMスタンバイ制御有効化信号RAM_STBY_ENがイネーブル状態である場合に、AND回路34の出力信号の論理レベルを出力する。一方、OR回路35は、Dフリップフロップ30の出力信号がハイレベルつまり、RAMスタンバイ制御有効化信号RAM_STBY_ENがディスイネーブル状態である場合に、AND回路34の出力信号の論理レベルに関わらず出力信号をハイレベルとする。つまり、OR回路35は、RAMスタンバイ制御有効化信号RAM_STBY_ENがイネーブル状態である場合は、監視対象の信号の論理レベルにより状態が決まるRAMスタンバイ制御信号RS_CNTを出力する。一方、OR回路35は、RAMスタンバイ制御有効化信号RAM_STBY_ENがディスイネーブル状態である場合は、RAMスタンバイ制御信号RS_CNTとして出力される信号を常にディスイネーブル状態とする。続いて、RAM16の詳細について説明する。図5にRAM16の概略図を示す。図5に示すRAM16は、例えば、SRAMを記憶セルとして有するものである。図5に示すように、RAM16は、制御回路CONT、ワードドライバWDDR、メモリセルアレイMA、スイッチ配置領域SLSW、アンプ配置領域AMPを有する。制御回路CONTは、内部バス23を介して入力される制御信号アクセス要求REQ、アドレス信号ADDに基づきRAM16を制御すると共に、内部バス23にバス占有許可信号GNTを出力してRAM16のデータの入出力を制御する。ワードドライバWDDRは、アクセス対象の記憶セルを活性化するワード線の電位を制御回路からの指示に基づき制御する。メモリセルアレイMAは、記憶セルがマトリックス状に配置される領域である。スイッチ配置領域SLSWは、記憶セルに接続されるビット線とアンプ配置領域AMPに配置されるアンプとの接続状態を制御するスイッチが配置される領域である。アンプ領域には、記憶セルに入力データを書き込むライトアンプ及び記憶セルに記憶されている情報を読み出すライトアンプが配置される領域である。ここで、図5に示すように、RAM16には、バス状態監視回路20が出力するRAMスタンバイ制御信号RS_CNTが入力される。このRAMスタンバイ制御信号RS_CNTに基づきRAM16は、メモリセルアレイMAに配置される記憶セルをスタンバイ状態とアクティブ状態とのいずれか一方の状態とする。また、図5に示すように、RAM16は、内部バス23を介してアクセス要求REQを受信するが、このアクセス要求REQは、バス状態監視回路20に入力される。また、RAM16は、バス占有許可信号GNTを内部バス23に出力するが、このバス占有許可信号GNTはバス状態監視回路20にも入力される。なお、バス占有許可信号GNTは、内部バス上に配置されたルーターに送信され、ルーターは、バス占有許可信号GNTに基づき内部バス23に接続される一の回路ブロックから他の回路ブロックへの情報の送受信を制御する調停処理を行う。なお、バス占有許可信号GNTをアサートする例えば、ハイレベルとすることで、内部バス23は、RAM16が利用可能な状態バスビジー状態となる。一方、バス占有許可信号GNTをネゲートする例えば、ロウレベルとすることで、内部バス23は、他の回路ブロックが利用可能な状態バスアイドル状態となる。上記説明のように、RAM16は、メモリセルアレイMAをスタンバイ状態とアクティブ状態とに切り換えることができる。そこで、メモリセルアレイMAの構成について説明する。図6にRAM16のメモリセルアレイMAのブロック図を示す。図6に示すように、メモリセルアレイMAには、記憶セルMCがマトリックス状に配置される。そして、記憶セルMCには、第1の低電位側電源配線sslが接続される。なお、図示はしていないが記憶セルMCには高電位側電源電圧VDD_RAMが供給される電源配線が接続される。また、メモリセルアレイMAは、電源スイッチ回路例えば、NMOSトランジスタSWTr、抵抗R1、スタンバイ電圧設定部例えば、NMOSトランジスタM1、第2の低電位側電源配線ssを有する。第2の低電位側電源配線ssには、低電位側電源電圧VSS_RAMが供給される。そして、低電位側電源電圧VSS_RAMは、第2の低電位側電源配線ssを介して記憶領域部内の各回路ブロックに供給される。NMOSトランジスタSWTrは、第1の低電位側電源配線sslと第2の低電位側電源配線ssとを接続し、バス状態監視回路からの指示例えば、RAMスタンバイ制御信号RS_CNTに基づき導通状態と非導通状態が切り換えられる。抵抗R1は、第1の低電位側電源配線sslと第2の低電位側電源配線ssとの間に設けられる。NMOSトランジスタM1は、第1の低電位側電源配線sslと第2の低電位側電源配線ssとの間に設けられる。ここで、NMOSトランジスタM1は、ダイオード接続される。NMOSトランジスタM1は、第1の低電位側電源配線sslにアノードが接続され、第2の低電位側電源配線ssにカソードが接続されるダイオードとして機能する。RAM16では、NMOSトランジスタM1により生じるダイオード電圧例えば、0.4V程度をスタンバイ電圧とする。RAM16では、スタンバイ状態においては、NMOSトランジスタSWTrが非導通状態となるため、第1の低電位側電源配線sslの電圧VSSLが、第2の低電位側電源配線ssの電圧VSS_RAMよりも0.4V程度高くなる。なお、RAM16のスタンバイ状態としては、記憶セルMCに印加される高電位側電源電圧と低電位側電源電圧との電圧差をアクティブ状態よりも小さくできればよい。例えば、高電位側電源電圧VDD_RAMを小さくすることで、スタンバイ状態における高電位側電源電圧と低電位側電源電圧との電圧差をアクティブ状態よりも小さくすることもできる。続いて、記憶セルMCの詳細について説明する。図7に記憶セルMCの回路図を示す。図7に示すように、記憶セルMCは、駆動トランジスタMD1、MD2、負荷トランジスタML1、ML2、転送トランジスタMT1、MT2を有する。また、記憶セルMCには、高電位側電源配線を介して高電位側電源電圧VDD_RAMが印加され、第1の低電位側電源配線sslを介して低電位側電源電圧VSSLが供給される。駆動トランジスタMD1は、ソースが第1の低電位側電源配線ssに接続され、ドレインが負荷トランジスタML1のドレインに接続される。駆動トランジスタMD1のドレインと負荷トランジスタML1のドレインとが接続されるノードが第1の記憶ノードとなる。負荷トランジスタML1のソースは、高電位側電源配線に接続される。駆動トランジスタMD2は、ソースが第1の低電位側電源配線ssに接続され、ドレインが負荷トランジスタML2のドレインに接続される。駆動トランジスタMD2のドレインと負荷トランジスタML2のドレインとが接続されるノードが第2の記憶ノードとなる。負荷トランジスタML2のソースは、高電位側電源配線に接続される。駆動トランジスタMD1のゲートと、負荷トランジスタML1のゲートとは互いに接続されると共に第2の記憶ノードに接続される。駆動トランジスタMD2のゲートと、負荷トランジスタML2のゲートとは互いに接続されると共に第1の記憶ノードに接続される。転送トランジスタMT1は、ソース及びドレインの一方の端子が第1の記憶ノードに接続され、ソース及びドレインの他方の端子がビット線BLTに接続される。また、転送トランジスタMT1のゲートには、ワード線WDが接続される。転送トランジスタMT2は、ソース及びドレインの一方の端子が第2の記憶ノードに接続され、ソース及びドレインの他方の端子がビット線BLBに接続される。また、転送トランジスタMT2のゲートには、ワード線WDが接続される。なお、図7に示す記憶セルMCでは、駆動トランジスタMD1、MD2、転送トランジスタMT1、MT2をNMOSトランジスタで形成する。そのため、駆動トランジスタMD1、MD2、転送トランジスタMT1、MT2のバックゲート端子にはバックゲート電圧bnを供給する。また、図7に示す記憶セルMCは、負荷トランジスタML1、ML2をPMOSトランジスタで形成する。そのため、駆動トランジスタMD1、MD2、転送トランジスタMT1、MT2のバックゲート端子にはバックゲート電圧bpを供給する。図6、図7より、実施の形態1にかかるRAM16では、スタンバイ状態において第1の低電位側電源配線ssの電圧VSSLをアクティブ状態よりも高くすることで、記憶セルMCに印加される高電位側電源電圧と低電位側電源電圧との電圧差をアクティブ状態よりもスタンバイ状態の方が小さくなるようにする。ここで、スタンバイ状態における高電位側電源電圧と低電位側電源電圧との電圧差は、記憶セルMCが情報を保持することはできるが、読み出し等の動作を行うと情報が破壊される可能性がある電圧差とすることが好ましい。また、このような電源電圧の変化によりスタンバイ状態とすることは、DRAMでは難しく、SRAMであれば可能である。これは、DRAMの記憶セルがコンデンサに蓄積された電荷により情報を保持するという動作原理となるため、DRAMではコンデンサからのリーク電流による情報の消失を防ぐためにコンデンサへの再充電この動作をリフレッシュ動作と称すが周期的に必要であるためである。続いて、実施の形態1にかかる半導体装置1の動作について説明する。ここでは、特にDSP11がRAM16にアクセスを行う場合の動作について説明する。図8に実施の形態1にかかる半導体装置1の動作を示すシーケンス図を示す。図8に示すように、半導体装置1では、DSP11が何らかの処理を行い、RAM16へのアクセスが必要になった場合、DSP11のDSPコア12は、キャッシュコントローラ14へデータを要求する。次いで、キャッシュコントローラ14は、キャッシュ13にDSPコア12から要求された情報があるか否かを判断する。そして、キャッシュ13にDSPコア12から要求された情報がない場合、キャッシュミスヒットの状態となるため、キャッシュコントローラ14は、RAM16にデータを要求する。これにより、キャッシュコントローラ14からRAM16にアクセス要求REQが発行される。そして、RAM16にアクセス要求REQが発行されたことに応じてバス状態監視回路20は、RAMスタンバイ制御信号RS_CNTをディスイネーブル状態とする。そして、RAMスタンバイ制御信号RS_CNTがディスイネーブル状態となったことに応じてRAM16は、スタンバイ状態からアクティブ状態に状態を遷移する。そして、キャッシュコントローラ14は、アクセス要求REQを発行後にRAM16にデータを要求する。次いで、RAM16は、データ要求に応じてキャッシュコントローラ14にデータを返却する。その後、RAM16は、バス占有許可信号GNTをネゲートして内部バス23をバスアイドル状態とする。そして、RAM16がバス占有許可信号GNTをネゲートしたことに応じてバス状態監視回路20は、RAMスタンバイ制御信号RS_CNTをイネーブル状態とする。RAMスタンバイ制御信号RS_CNTがイネーブル状態とされたことに応じてRAM16は、アクティブ状態からスタンバイ状態に移行する。続いて、データが返却されたキャッシュコントローラ14は受信したデータによりキャッシュ13のキャッシュを更新すると共にDSPコア12にデータを返却する。次いで、DSPコア12は別の処理を行い、新たなデータ要求をキャッシュコントローラ14に対して行う。次いで、キャッシュコントローラ14は、キャッシュ13にDSPコア12から要求された情報があるか否かを判断する。そして、キャッシュ13にDSPコア12から要求された情報がある場合、キャッシュヒットの状態となるため、キャッシュコントローラ14は、キャッシュ13にデータを要求する。そして、キャッシュ13は、データ要求に応じてデータをキャッシュコントローラ14に返却する。次いで、データが返却されたキャッシュコントローラ14は受信したデータをDSPコア12に返却する。続いて、実施の形態1にかかる半導体装置1において、RAM16の動作状態の切り換え処理についてさらに詳細に説明する。そこで、図9に実施の形態1にかかる半導体装置のRAM及びバス状態監視回路の動作を示すタイミングチャートを示す。図9に示すように、タイミングT1においてRAM16へのアクセス要求REQが発行されると、バス状態監視回路20は、RAMスタンバイ制御信号RS_CNTをディスイネーブル状態例えば、ハイレベルとする。そして、RAMスタンバイ制御信号RS_CNTがディスイネーブル状態となったことに応じて、RAM16では、NMOSトランジスタSWTrを導通状態とし、記憶セルMCに供給される低電位側電源電圧VSSLが接地電圧例えば、0Vとする。これにより、RAM16はスタンバイ状態からアクティブ状態に状態が遷移する。また、タイミングT1においてアクセス要求REQが発行されたことに応じてRAM16は、バス占有許可信号GNTをアサートするハイレベルとする。そして、タイミングT2においてRAM16へのアクセス処理が完了すると、RAM16は、バス占有許可信号GNTをネゲートするロウレベルとする。バス状態監視回路20は、バス占有許可信号GNTがネゲートされたことに応じて、RAMスタンバイ制御信号RS_CNTをイネーブル状態例えば、ロウレベルとする。そして、RAMスタンバイ制御信号RS_CNTがイネーブル状態となったことに応じて、RAM16では、NMOSトランジスタSWTrを非導通状態とし、記憶セルMCに供給される低電位側電源電圧VSSLがスタンバイ電圧Vstby例えば、0.4Vとする。これにより、RAM16はアクティブ状態からスタンバイ状態に状態が遷移する。なお、図9では、タイミングT3~T4の期間においても、タイミングT1~T2の期間と同じ動作が行われる。上記説明より、実施の形態1にかかる半導体装置1は、内部バス23上に流れる、RAM16に対するアクセス要求REQと、RAM16によるバスの占有状態を示すバス占有許可信号GNTと、を監視してRAM16の動作状態を制御するRAMスタンバイ制御信号RS_CNTを生成するバス状態監視回路20を有する。ここで、アクセス要求REQは、RAM16へのアクセスの開始を示す信号であり、バス占有許可信号GNTは、RAM16へのアクセスの終了を示す信号である。バス状態監視回路20は、このような信号を監視することで、RAM16へのアクセスが発生していない期間はRAM16をスタンバイ状態に制御し、RAM16へのアクセスが発生している期間はRAM16をアクティブ状態に制御することができる。また、半導体装置1では、RAM16をスタンバイ状態とする場合には、RAM16に供給される高電位側電源電圧と低電位側電源電圧との電圧差をアクティブ状態よりも小さくする。これにより、半導体装置1のRAM16では、記憶している情報を保持しながら消費電力を小さくすることができる。このような構成を有する半導体装置1は、RAM16へのアクセスが開始されてから例えば、図9のタイミングT1、RAM16へのアクセスが終了するまで例えば、図9のタイミングT2の期間のみRAM16をアクティブ状態とすることができる。そして、実施の形態1にかかる半導体装置1では、RAM16が消費電力の小さなスタンバイ状態となる期間を長くし、全体の消費電力を抑制することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。なお、RAMスタンバイ制御信号RS_CNTをどのような論理レベルによりイネーブル状態とするかは、RAM16の構成に応じて任意に設定することができる。