メモリアレイ領域及びコア領域が設定された記憶装置を構成する集積回路装置であって、半導体基板の上面に形成され、第1方向に延びる複数本のフィンと、前記半導体基板の上面に形成され、前記第1方向に延び、幅が隣り合う2本の前記フィン間の距離及び2本の前記フィンの幅の和に等しい複数本の広幅フィンと、前記フィン及び前記広幅フィンの相互間に配置された素子分離絶縁膜と、前記素子分離絶縁膜上に設けられ、前記第1方向に対して交差した第2方向に延びるゲート電極と、前記フィン及び前記広幅フィンを前記ゲート電極から絶縁する絶縁膜と、を備え、前記第2方向に沿って、第1領域及び第2領域が交互に配列されており、前記第1領域においては、複数本の前記フィンが連続して配列されており、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第1の位置に位置し、前記第2領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第2の位置に位置し、前記素子分離絶縁膜が前記フィンの側面の全体及び前記広幅フィンの側面の全体を覆っており、前記広幅フィンは、少なくとも、前記第1領域と前記第2領域との境界、及び前記メモリアレイ領域と前記コア領域との境界に配置されており、前記絶縁膜のうち、前記フィンの上面と前記ゲート電極との間に位置する部分の電気的膜厚は、前記フィンの側面と前記ゲート電極との間に位置する部分の電気的膜厚よりも厚く、前記第1方向に延び、前記第2方向において周期的に配置され、それぞれが前記フィン又は前記広幅フィンの内部に位置する複数本の仮想的な直線を設定可能であり、各前記フィンは1本の前記直線を内包し、前記広幅フィンは2本の前記直線を内包し、前記直線間のスペースに前記第2方向に沿って順番に番号を付したときに、前記広幅フィンの内部に位置する全ての前記スペースは、奇数番目の前記スペースの少なくとも一部、又は偶数番目の前記スペースの少なくとも一部であることを特徴とする集積回路装置。半導体基板の上面に形成され、第1方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第1方向に対して交差した第2方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備え、連続して配列された複数本の前記フィンが配置された第1領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第1の位置に位置し、前記第1領域から見て前記第2方向に位置する第2領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第2の位置に位置し、前記第2領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っていることを特徴とする集積回路装置。前記半導体基板の上面に形成され、前記第1領域と前記第2領域との境界に配置され、前記第1方向に延び、幅が前記フィンの幅よりも広い広幅フィンをさらに備えたことを特徴とする請求項2記載の集積回路装置。メモリアレイ領域及びコア領域が設定された記憶装置であり、前記半導体基板の上面に形成され、前記第1方向に延び、幅が前記フィンの幅よりも広い広幅フィンをさらに備え、前記メモリアレイ領域の内部には前記フィンが配置されており、前記メモリアレイ領域と前記コア領域との境界には前記広幅フィンが配置されていることを特徴とする請求項2記載の集積回路装置。半導体基板の上面に形成され、第1方向に延びる複数本のフィンと、前記半導体基板の上面に形成され、前記第1方向に延び、幅が前記フィンの幅よりも広い複数本の広幅フィンと、前記フィン及び前記広幅フィンの相互間に配置された素子分離絶縁膜と、前記第1方向に対して交差した第2方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィン及び前記広幅フィンを前記ゲート電極から絶縁する絶縁膜と、を備え、前記フィンが配置された第1領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第1の位置に位置し、前記広幅フィンが配置された第2領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第2の位置に位置し、前記第2領域においては、前記素子分離絶縁膜が前記広幅フィンの側面の全体を覆っていることを特徴とする集積回路装置。メモリアレイ領域及びコア領域が設定された記憶装置であり、前記メモリアレイ領域の内部には前記フィンが配置されており、前記メモリアレイ領域と前記コア領域との境界には前記広幅フィンが配置されていることを特徴とする請求項5記載の集積回路装置。前記コア領域には、前記フィンは配置されておらず、前記素子分離絶縁膜の上面は前記第2の位置に位置していることを特徴とする請求項4または6に記載の集積回路装置。前記第1方向に延び、前記第2方向において周期的に配置され、それぞれが前記フィン又は前記広幅フィンの内部に位置する複数本の仮想的な直線を設定可能であり、各前記フィンは1本の前記直線を内包し、前記広幅フィンは2本の前記直線を内包することを特徴とする請求項3~7のいずれか1つに記載の集積回路装置。前記広幅フィンの幅は、隣り合う2本の前記フィン間の距離及び2本の前記フィンの幅の和に等しいことを特徴とする請求項3~8のいずれか1つに記載の集積回路装置。前記絶縁膜のうち、前記フィンの上面と前記ゲート電極との間に位置する部分の電気的膜厚は、前記フィンの側面と前記ゲート電極との間に位置する部分の電気的膜厚よりも厚いことを特徴とする請求項2~9のいずれか1つに記載の集積回路装置。半導体基板の上面に形成され、第1方向に延びる複数本のフィンと、前記半導体基板の上面に形成され、前記第1方向に延び、幅が前記フィンの幅よりも広い広幅フィンと、前記フィン及び前記広幅フィンの相互間に配置された素子分離絶縁膜と、前記第1方向に対して交差した第2方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備え、前記第1方向に延び、前記第2方向において周期的に配置され、それぞれが前記フィン又は前記広幅フィンの内部に位置する複数本の仮想的な直線を設定可能であり、各前記フィンは1本の前記直線を内包し、前記広幅フィンは2本の前記直線を内包することを特徴とする集積回路装置。前記直線間のスペースに前記第2方向に沿って順番に番号を付したときに、前記広幅フィンの内部に位置する全ての前記スペースは、奇数番目の前記スペースの少なくとも一部、又は偶数番目の前記スペースの少なくとも一部であることを特徴とする請求項8または11に記載の集積回路装置。磁気抵抗ランダムアクセスメモリであることを特徴とする請求項1~12のいずれか1つに記載の集積回路装置。半導体基板上に、第1絶縁膜、前記第1絶縁膜とは組成が異なる第2絶縁膜、前記第2絶縁膜とは組成が異なる第3絶縁膜、及び前記第3絶縁膜とは組成が異なる第4絶縁膜がこの順に積層された積層体上に、第1方向に延び、周期的に配置された複数本の第1レジスト部材を形成する工程と、前記第1レジスト部材をマスクとしてエッチングを施すことにより、前記第4絶縁膜を複数本の芯材に加工する工程と、前記芯材の両側面上に側壁を形成する工程と、少なくとも一部の前記芯材を除去する工程と、前記側壁をマスクとしてエッチングを施すことにより、前記第3絶縁膜及び前記第2絶縁膜を複数本のマスク材に加工する工程と、前記マスク材をマスクとしてエッチングを施すことにより、前記第1絶縁膜を分断すると共に、前記半導体基板の上層部分を前記第1方向に延びる複数本のフィンに加工する工程と、前記フィン間に素子分離絶縁膜を埋め込む工程と、前記第1絶縁膜をストッパとして前記素子分離絶縁膜に対して平坦化処理を施す工程と、連続して配列された複数本の前記フィンが配置された第1領域を露出させ、前記第1領域から見て前記第1方向に対して交差した第2方向に位置する第2領域を覆う第2レジスト部材を形成する工程と、前記第2レジスト部材をマスクとしてエッチングを施すことにより、前記素子分離絶縁膜における前記第1領域に位置する部分の上面を、前記フィンの上端よりも下方に位置させる工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記第2方向に延びるゲート電極を形成する工程と、を備えたことを特徴とする集積回路装置の製造方法。前記側壁を、前記第2方向において周期的に配列させることを特徴とする請求項14記載の集積回路装置の製造方法。一部の前記芯材及びその両側面上に形成された前記側壁を覆う第3レジスト部材を形成する工程をさらに備え、前記芯材を除去する工程において、前記第3レジスト部材によって覆われた前記芯材は残留させ、前記マスク材に加工する工程において、前記芯材もマスクとすることにより、前記第3絶縁膜及び前記第2絶縁膜を、幅が前記マスク材の幅よりも広い広幅マスク材にも加工し、前記フィンに加工する工程において、前記広幅マスク材もマスクとすることにより、前記半導体基板の上層部分を、幅が前記フィンの幅よりも広い広幅フィンにも加工し、前記第2レジスト部材を形成する工程において、前記第2レジスト部材の端縁を、前記広幅フィンの直上域に位置させることを特徴とする請求項14または15に記載の集積回路装置の製造方法。前記素子分離絶縁膜を埋め込む工程は、絶縁材料を堆積させる工程と、前記絶縁材料を加熱する工程と、を有したことを特徴とする請求項14~16のいずれか1つに記載の集積回路装置の製造方法。前記半導体基板及び前記側壁をシリコンにより形成し、前記第1絶縁膜及び前記第3絶縁膜をシリコン窒化物により形成し、前記第2絶縁膜及び前記第4絶縁膜をシリコン酸化物により形成することを特徴とする請求項14~17のいずれか1つに記載の集積回路装置の製造方法。本発明の目的は、FinFETの特性が均一な集積回路装置及びその製造方法を提供することである。実施形態に係る集積回路装置は、半導体基板の上面に形成され、第1方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第1方向に対して交差した第2方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第1領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第1の位置に位置し、前記第1領域から見て前記第2方向に位置する第2領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第2の位置に位置する。また、前記第2領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。実施形態に係る集積回路装置の製造方法は、半導体基板上に、第1絶縁膜、前記第1絶縁膜とは組成が異なる第2絶縁膜、前記第2絶縁膜とは組成が異なる第3絶縁膜、及び前記第3絶縁膜とは組成が異なる第4絶縁膜がこの順に積層された積層体上に、第1方向に延び、周期的に配置された複数本の第1レジスト部材を形成する工程と、前記第1レジスト部材をマスクとしてエッチングを施すことにより、前記第4絶縁膜を複数本の芯材に加工する工程と、前記芯材の両側面上に側壁を形成する工程と、少なくとも一部の前記芯材を除去する工程と、前記側壁をマスクとしてエッチングを施すことにより、前記第1絶縁膜を分断すると共に、前記第3絶縁膜及び前記第2絶縁膜を複数本のマスク材に加工する工程と、前記マスク材をマスクとしてエッチングを施すことにより、前記半導体基板の上層部分を前記第1方向に延びる複数本のフィンに加工する工程と、前記フィン間に素子分離絶縁膜を埋め込む工程と、前記第1絶縁膜をストッパとして前記素子分離絶縁膜に対して平坦化処理を施す工程と、連続して配列された複数本の前記フィンが配置された第1領域を露出させ、前記第1領域から見て前記第1方向に対して交差した第2方向に位置する第2領域を覆う第2レジスト部材を形成する工程と、前記第2レジスト部材をマスクとしてエッチングを施すことにより、前記素子分離絶縁膜における前記第1領域に位置する部分の上面を、前記フィンの上端よりも下方に位置させる工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記第2方向に延びるゲート電極を形成する工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。図1aは、本実施形態に係る集積回路装置を例示する平面図であり、bはaに示すA-A’線による断面図であり、図2は、本実施形態に係る集積回路装置におけるメモリアレイ領域とコア領域との境界領域付近を例示する断面図である。本実施形態に係る集積回路装置は、例えば記憶装置であり、例えばMRAMMagnetoresistiveRandomAccessMemory:磁気抵抗ランダムアクセスメモリである。MRAMにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタはFinFETである。図1a及びb並びに図2に示すように、本実施形態に係る集積回路装置1以下、単に装置1ともいうにおいては、メモリセルがアレイ状に配列されたメモリアレイ領域Raと、メモリセルのゲート電極に電位を供給するか否かを切り替えるスイッチング素子図示せずが設けられたコア領域Rcとが設定されている。メモリアレイ領域Raにおいては、メモリセル領域Rmcとコンタクト領域Rctとが設定されている。メモリセル領域Rmc及びコンタクト領域Rctは、一方向に沿って交互に配列されている。以下、メモリセル領域Rmc及びコンタクト領域Rctの配列方向をX方向という。集積回路装置1においては、半導体材料、例えば、シリコンからなるシリコン基板11が設けられている。そして、メモリアレイ領域Raにおいては、シリコン基板11の上面に、X方向に対して直交した方向以下、Y方向というに延びるフィン12が複数本形成されている。フィン12は、シリコン基板11と一体的に形成されており、その形状は、主面がシリコン基板11の上面に対して垂直な方向以下、Z方向という及びY方向に対して平行な略板状である。但し、フィン12の根本部分の側面はZ方向に対して傾斜しており、根本部分の幅は下方に向かうにつれてテーパー状に広がっている。また、シリコン基板11の上面には、Y方向に延びる広幅フィン13も形成されている。広幅フィン13の高さはフィン12の高さと同じである。また、広幅フィン13の幅は、フィン12の幅よりも広く、隣り合う2本のフィン12間の距離及び2本のフィン12の幅の和にほぼ等しい。広幅フィン13の形状も略板状であり、根本部分がテーパー状に広がっている。各フィン12及び各広幅フィン13の直上域には、シリコン窒化膜14が設けられている。図1a及びbに示すように、メモリセル領域Rmcにおいては、複数本のフィン12が連続して配列されている。また、コンタクト領域Rctにおいても、複数本のフィン12が連続して配列されている。そして、メモリセル領域Rmcとコンタクト領域Rctとの境界には、広幅フィン13が配置されている。そして、装置1においては、Y方向に延び、X方向において周期的に配置され、それぞれがフィン12又は広幅フィン13の内部に位置する複数本の仮想的な直線Lを設定することができる。この場合、各フィン12は1本の直線Lを内包し、各広幅フィン13は2本の直線Lを内包する。また、直線L間のスペースにX方向に沿って順番に番号を付したときに、広幅フィン13の内部に位置する全てのスペースは、奇数番目のスペースの少なくとも一部、又は偶数番目のスペースの少なくとも一部である。例えば、1番目のスペースがある広幅フィン13の内部に位置する場合には、他の広幅フィン13の内部に位置するスペースは、3番目、5番目等の奇数番目のスペースに限られ、偶数番目のスペースが広幅フィン13の内部に位置することはない。フィン12及び広幅フィン13の相互間には、素子分離絶縁膜16が配置されている。素子分離絶縁膜16は絶縁性材料、例えば、シリコン酸化物によって形成されている。メモリセル領域Rmcにおいては、素子分離絶縁膜16の上面16aはフィン12の上端よりも下方の位置PLに位置する。一方、コンタクト領域Rctにおいては、素子分離絶縁膜16の上面16aはフィン12の上端よりも上方の位置PHに位置する。このため、コンタクト領域Rctにおいては、素子分離絶縁膜16がフィン12の側面の全体を覆っている。位置PLは、例えば、フィン12の上端と下端の中間付近の位置である。位置PHは、例えば、シリコン窒化膜14の上面の位置と同じである。素子分離絶縁膜16上には、X方向に延びる複数本のゲート電極17が設けられている。ゲート電極17は導電性材料、例えば金属によって形成されている。ゲート電極17の上面はほぼ平坦である。また、ゲート電極17の下面は素子分離絶縁膜16の上面に接している。メモリセル領域Rmcにおいては、素子分離絶縁膜16の上面16aが位置PLにあるため、ゲート電極17は相対的に厚い。一方、コンタクト領域Rcにおいては、素子分離絶縁膜16の上面16aが位置PHにあるため、ゲート電極17は相対的に薄い。フィン12の側面とゲート電極17との間、及び広幅フィン13の側面とゲート電極17との間には、ゲート絶縁膜18が設けられている。ゲート絶縁膜18は絶縁性材料、例えば、シリコン酸化物によって形成されている。ゲート絶縁膜18は、フィン12の側面及び広幅フィン13の側面における素子分離絶縁膜16によって覆われていない領域を覆っている。一方、フィン12の上面とゲート電極17との間、及び広幅フィン13の上面とゲート電極17との間には、上述のシリコン窒化膜14が介在している。シリコン窒化膜14及びゲート絶縁膜18により、フィン12及び広幅フィン13をゲート電極17から絶縁する絶縁膜が構成されている。シリコン窒化膜14の電気的な膜厚は、ゲート絶縁膜18の電気的な膜厚よりも厚い。また、素子分離絶縁膜16上には、ゲート電極17を覆うように、層間絶縁膜19が形成されている。なお、図1aにおいては、ゲート絶縁膜18及び層間絶縁膜19は図示を省略している。そして、コンタクト領域Rctにおいては、層間絶縁膜19内に、コンタクト20が設けられている。各コンタクト20の下端は各ゲート電極17の一部に接続されている。一方、図2に示すように、広幅フィン13は、メモリアレイ領域Raとコア領域Rcとの境界にも設けられている。また、コア領域Rcにはフィン12は形成されておらず、素子分離絶縁膜16の上面16aは位置PHに位置している。更に、ゲート電極17はメモリアレイ領域Raからコア領域Rcに延出している。コア領域Rcにおいては、素子分離絶縁膜16の上面16aが位置PHにあるため、ゲート電極17は相対的に薄い。メモリセル領域Rmcにおいては、フィン12の上部がゲート絶縁膜18及びシリコン窒化膜14を介してゲート電極17によって囲まれているため、フィン12とゲート電極17との最近接点毎に、FinFETが構成される。一方、コンタクト領域Rctにおいては、フィン12の全体が素子分離絶縁膜16によって覆われているため、FinFETは構成されない。次に、本実施形態に係る集積回路装置の製造方法について説明する。図3a~c、図4a~c、図5a~cは、本実施形態に係る集積回路装置の製造方法を例示する工程断面図であり、メモリアレイ領域を示している。先ず、図3aに示すように、シリコン基板11を用意する。シリコン基板11においては、メモリアレイ領域Ra及びコア領域Rcが設定され、メモリアレイ領域Raにおいては、メモリセル領域Rmc及びコンタクト領域Rctが設定され、X方向に沿って交互に配置されている。そして、シリコン基板11上に、シリコン窒化膜14、シリコン酸化膜21、シリコン窒化膜22及びシリコン酸化膜23をこの順に積層し、積層体25を形成する。次に、積層体25上に、必要に応じて反射防止膜図示せずを形成した後、レジスト膜を形成する。次に、フォトリソグラフィ法により、このレジスト膜をパターニングする。これにより、メモリアレイ領域Raにおいて、Y方向に延び、周期的に配列された複数本のレジスト部材31を形成する。レジスト部材31の配列周期は、例えば、露光技術の限界まで短くする。次に、図3bに示すように、レジスト部材31をマスクとしてエッチング、例えば異方性エッチングを施すことにより、シリコン酸化膜23を選択的に除去して、レジスト部材31のパターンをシリコン酸化膜23に転写する。これにより、シリコン酸化膜23をY方向に延びる複数本の芯材23aに加工する。次に、必要に応じて、ウェット処理を施すことにより、芯材23aをスリミングする。次に、図3cに示すように、シリコン膜を成膜した後、例えばRIEreactiveionetching:反応性イオンエッチングによってエッチバックすることにより、芯材23aの両側面上にシリコンからなる側壁32を形成する。このとき、複数本の側壁32を、X方向において周期的に配列させる。換言すれば、側壁32が周期的に配列されるように、芯材23aの幅及び間隔、並びにシリコン膜の膜厚を調整する。次に、図4aに示すように、レジスト膜を形成し、フォトリソグラフィ法によりパターニングすることによって、メモリセル領域Rmcとコンタクト領域Rctとの境界に位置する各1本の芯材23a及びその両側面上に形成された側壁32を覆うように、レジスト部材33を形成する。次に、シリコン酸化物を溶解するような条件でウェットエッチングを行い、レジスト部材33によって覆われていない芯材23aを除去する。このとき、シリコン窒化膜22、側壁32及びレジスト部材33によって覆われている芯材23aは、除去されずに残留する。その後、レジスト部材33を除去する。次に、図4bに示すように、側壁32及び残留した芯材23aをマスクとしてエッチング、例えば異方性エッチングを施すことにより、側壁32及び芯材23aからなるパターンを、シリコン窒化膜22及びシリコン酸化膜21に転写する。これにより、シリコン窒化膜22及びシリコン酸化膜21を、Y方向に延びる複数本のマスク材34a及び広幅マスク材34bに加工する。このとき、除去された芯材23a図4a参照の両側面上に形成された側壁32図4a参照の直下域にはマスク材34aが形成され、残留した芯材23a及びその両側面上に形成された側壁32の直下域には広幅マスク材34bが形成される。従って、広幅マスク材34bの幅はマスク材34aの幅よりも広い。また、マスク材34a及び広幅マスク材34bの相互間の距離は、相互にほぼ等しい。次に、図4cに示すように、マスク材34a及び広幅マスク材34bをマスクとしてエッチング、例えば異方性エッチングを施すことにより、シリコン窒化膜14及びシリコン基板11の上層部分を選択的に除去する。これにより、シリコン窒化膜14が分断されると共に、シリコン基板11の上層部分が、Y方向に延びる複数本のフィン12及び広幅フィン13に加工される。このとき、マスク材34aの直下域にはフィン12が形成され、広幅マスク材34bの直下域には広幅フィン13が形成される。その後、必要に応じて、マスク材34aの下部及び広幅マスク材34bの下部を構成していたシリコン酸化膜21を除去する。次に、図5aに示すように、例えば塗布法によりシリコン酸化物を堆積させ、このシリコン酸化物を加熱することにより、フィン12及び広幅フィン13の相互間及びこれらの上方に、素子分離絶縁膜16を形成する。このとき、加熱により素子分離絶縁膜16が焼き締められて収縮する。また、素子分離絶縁膜16は、その後の工程における熱処理によっても、焼き締められて収縮する。次に、シリコン窒化膜14をストッパとして、素子分離絶縁膜16に対してCMPchemicalmechanicalpolishing:化学的機械研磨等の平坦化処理を施す。これにより、素子分離絶縁膜16の上面16aの位置が、シリコン窒化膜14の上面と同じ位置PHとなる。次に、図5bに示すように、素子分離絶縁膜16上にレジスト部材36を形成する。レジスト部材36は、メモリセル領域Rmcには配置せず、コンタクト領域Rctに配置する。メモリアレイ領域Raにおいては、レジスト部材36の形状はY方向に延びる帯状である。また、このとき、レジスト部材36のX方向における端縁を、広幅フィン13の直上域に位置させる。これにより、レジスト部材36は、広幅フィン13におけるメモリセル領域Rmc側の部分、メモリセル領域Rmcにおいて連続して配列された複数本のフィン12、及びこれらの相互間を露出させると共に、広幅フィン13におけるコンタクト領域Rct側の部分、コンタクト領域Rctに形成されたフィン12、及びこれらの相互間を覆う。また、コア領域Rcにもレジスト部材36を形成する。次に、レジスト部材36をマスクとしてエッチング、例えばウェットエッチングを施すことにより、素子分離絶縁膜16のリセスを行う。このときのリセス量は、形成しようとするFinFETに必要とされるチャネル幅に応じて決定する。このリセスにより、素子分離絶縁膜16におけるレジスト部材36によって覆われていない部分の上面16aが、フィン12の上端よりも下方の位置PLまで低下する。この結果、メモリセル領域Rmcにおいては、素子分離絶縁膜16の上面16aが位置PLに位置し、フィン12の上部が露出する。一方、コンタクト領域Rctにおいては、上面16aの位置は位置PHのままであり、フィン12は素子分離絶縁膜16によって埋め込まれる。また、コア領域Rcにおいても、上面16aの位置は位置PHのままである。その後、レジスト部材36を除去する。次に、図5cに示すように、フィン12及び広幅フィン13の露出面上にゲート絶縁膜18を形成する。次に、素子分離絶縁膜16上に、フィン12及び広幅フィン13の露出部分を覆うように、導電膜、例えば金属膜を成膜する。次に、この導電膜をパターニングすることにより、X方向に延びるゲート電極17を形成する。次に、図1a及びbに示すように、素子分離絶縁膜16上に、ゲート電極17を覆うように、層間絶縁膜19を形成する。次に、コンタクト領域Rctにおいて、層間絶縁膜19中に、ゲート電極17まで到達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことにより、コンタクト20を形成する。これにより、本実施形態に係る集積回路装置1が製造される。次に、本実施形態の効果について説明する。本実施形態においては、図3aに示す工程において、メモリアレイ領域Ra全体、すなわち、メモリセル領域Rmc及びコンタクト領域Rctの双方にレジスト部材31を形成することにより、図4bに示す工程において、メモリセル領域Rmc及びコンタクト領域Rctの双方に、マスク材34a及び広幅マスク材34bを形成することができる。そして、図4cに示す工程において、マスク材34a及び広幅マスク材34bをマスクとしてエッチングを施すことにより、メモリセル領域Rmc及びコンタクト領域Rctの双方に、フィン12及び広幅フィン13を形成することができる。このように、最終的にFinFETを形成しないコンタクト領域Rctにもフィン12及び広幅フィン13以下、フィン12等ともいうを形成することにより、図4cに示す工程において、マイクロローディング効果を低減させ、メモリアレイ領域Ra全体にわたって均一な条件で、シリコン基板11をエッチングすることができる。この結果、フィン12を均一な形状に形成することができ、FinFETの特性を均一化することができる。より具体的には、フィン12を形成する際のエッチングの効果は、隣のフィン12等との間の距離に依存する。このため、隣のフィン12等との間の距離が大きく異なると、マイクロローディング効果によって加工後のフィン12の形状が大きく変動してしまう。例えば、フィン12を短い周期で配列させる場合に合わせてエッチング条件を最適化すると、隣のフィン12等との距離が大きい場合には、フィン12の根本部分の側面の傾斜が大きくなり、根本部分が太くなってしまう。この結果、フィン12をボディ領域とするFinFETの特性が変動してしまう。これに対して、本実施形態によれば、コンタクト領域Rctにもフィン12等を形成しているため、フィン12等の相互間の距離をほぼ等しくすることができ、エッチングの効果を均一化することができる。この結果、フィン12の形状を均一化することができる。また、コンタクト領域Rctにもフィン12等を設けることにより、コンタクト領域Rctにおいて素子分離絶縁膜16の上面16aを平坦にすることができる。これにより、ゲート電極17の上面が平坦になる。この結果、ゲート電極17の上面を平坦化するための処理、例えばCMP処理が不要となり、装置1の製造コストが低下する。更に、図4cに示す工程において、フィン12等の間隔を一定とすることにより、図5aに示す工程において、素子分離絶縁膜16を均一に形成することができる。例えば、素子分離絶縁膜16を加熱して焼き締める際の収縮率が均一になり、素子分離絶縁膜16の組成が均一になる。この結果、図5bに示す工程において、メモリセル領域Rmcに配置された素子分離絶縁膜16をエッチングする際に、均一なエッチング速度を得ることができ、素子分離絶縁膜16の上面16aを平坦にすることができる。これにより、図5cに示す工程においてゲート電極17を形成したときに、フィン12におけるゲート電極17によって覆われる部分の長さが均一になり、FinFETのチャネル幅が均一になる。この結果、FinFETの特性を均一化することができる。特に、図3aに示す工程においてレジスト部材31の配列周期を調整し、図3bに示す工程において芯材23aの幅を調整することにより、図3cに示す工程において、側壁32の配列周期を一定にすれば、フィン12及び広幅フィン13を形成したときに、図1aに示すような仮想的な直線Lを設定することができる。この結果、フィン12及び広幅フィン13の相互間の距離がより均一になり、FinFETの特性をより一層均一化することができる。更にまた、本実施形態においては、図5aに示す工程において、素子分離絶縁膜16の上面16aの位置をシリコン窒化膜14の上面の位置PHとした後、図5bに示す工程において、コンタクト領域Rctを覆うように、レジスト部材36を形成し、その後、エッチングを施している。これにより、コンタクト領域Rctにおいては素子分離絶縁膜16がエッチングされず、各フィン12の全体が素子分離絶縁膜16によって覆われる。この結果、コンタクト領域RctにはFinFETが形成されない。メモリセルを構成しないダミーのFinFETを形成しないことにより、集積回路装置1の動作が安定する。また、FinFETを形成しないコンタクト領域Rctにおいては、素子分離絶縁膜16の上面16aの位置を相対的に高くし、その分、ゲート電極17を薄くすることにより、ゲート電極17の寄生容量を低減することができる。また、シリコン基板11とゲート電極17との距離を長くすることができるため、シリコン基板11とゲート電極17との間の寄生容量も低減することができる。これにより、集積回路装置1の動作が高速化する。同様に、図2に示すように、コア領域Rcにおいても、素子分離絶縁膜16の上面16aを相対的に高い位置PHとすることにより、ゲート電極17の寄生容量及びシリコン基板11とゲート電極17との間の寄生容量を低減することができる。これによっても、集積回路装置1の動作の高速化を図ることができる。更に、本実施形態においては、フィン12の上面とゲート電極17との間、及び、広幅フィン13の上面とゲート電極17との間に、ゲート絶縁膜18よりも電気的膜厚が厚いシリコン窒化膜14を設けている。これにより、フィン12及び広幅フィン13とゲート電極17との間の容量を低減し、フィン12及び広幅フィン13の上部がトランジスタとして動作することを抑制できる。これによっても、集積回路装置1の動作の高速化及び安定化を図ることができる。更にまた、本実施形態においては、図4aに示す工程において、メモリセル領域Rmcとコンタクト領域Rctとの境界領域に位置する各1本の芯材23a及びその両側面上に形成された側壁32を覆うように、レジスト部材33を形成している。この結果、図4bに示す工程において、広幅マスク材34bが形成され、図4cに示す工程において、広幅フィン13が形成される。このように、隣り合う2本のフィン12をマージ統合することにより、広幅フィン13を容易に形成することができる。また、2本のフィン12をマージして広幅フィン13を形成すれば、広幅フィン13を形成することによって、フィン12及び広幅フィン13の相互間の距離が変動することがない。このため、上述の各効果が損なわれることがない。なお、広幅フィン13は、一部の芯材23a図3c参照の直下域に形成される。一方、図1aに示す直線Lは、側壁32図3c参照の直下域に設定される。側壁32間のスペースのうち、芯材23aが配置されるスペースは1つおきである。このため、直線L間のスペースにX方向に沿って順番に番号を付すと、広幅フィン13の内部に位置する全てのスペースは、奇数番目のスペース又は偶数番目のスペースのいずれかとなる。広幅フィン13は、フィン12と比較して幅が広く、機械的強度が高いため、素子分離絶縁膜16の収縮によって横方向の力が印加されても、屈曲又は倒壊する可能性が低い。すなわち、図5bに示す工程において、素子分離絶縁膜16におけるメモリセル領域Rmcに位置する部分をエッチングした後においては、広幅フィン13の両側面間で、素子分離絶縁膜16に接している面積が異なる。このため、素子分離絶縁膜16が熱処理等によって収縮すると、広幅フィン13には、メモリセル領域Rmc側からコンタクト領域Rct側に向かう横方向の大きな力が加わる。しかしながら、広幅フィン13はフィン12よりも太く、機械的強度が高いため、この力に抗することができ、屈曲又は倒壊する可能性が低い。この結果、集積回路装置1の歩留まりが向上する。同様に、メモリアレイ領域Raとコア領域Rcとの境界においても、素子分離絶縁膜16の収縮に起因して大きな力が発生するが、この境界にフィン12ではなく広幅フィン13を配置することにより、屈曲又は倒壊の可能性が低減する。また、メモリセル領域Rmcとコンタクト領域Rctとの境界領域に、フィン12よりも幅が広い広幅フィン13を設ければ、図5bに示す工程において、レジスト部材36を形成する際に、レジスト部材36の端縁を広幅フィン13の直上域に位置させればよくなる。これにより、レジスト部材36を形成する際の位置合わせが容易になる。この結果、装置1の製造コスト及び生産効率が向上する。次に、本実施形態の変形例について説明する。図6a~cは、本変形例に係る集積回路装置の製造方法を例示する工程断面図であり、メモリアレイ領域を示している。以下、本変形例に係る集積回路装置の製造方法について説明する。先ず、前述の実施形態と同様に、図3a~cに示す工程を実施する。次に、図6aに示すように、シリコン窒化膜22上に、レジスト部材43を形成する。レジスト部材43は、前述の実施形態におけるレジスト部材33図4a参照とは異なり、コンタクト領域Rct全体に形成する。これにより、レジスト部材43は、少なくともその一部がコンタクト領域Rctに配置された全ての芯材23aと、その両側面上の側壁32を覆う。そして、側壁32及びレジスト部材43をマスクとしてエッチングを施す。これにより、図6bに示すように、コンタクト領域Rctにおいては、マスク材34aは形成されず、広幅マスク材34bのみが形成される。次に、前述の実施形態と同様に、図4c~図5cに示す工程を実施する。これにより、図6cに示すように、コンタクト領域Rctにおいては、フィン12は形成されず、広幅フィン13のみが形成される。そして、コンタクト領域Rctにおいては、素子分離絶縁膜16が広幅フィン13の側面の全体を覆っている。なお、本変形例においても、前述の実施形態と同様に、仮想的な直線L図1a参照を設定し、直線L間のスペースにX方向に沿って順番に番号を付すと、広幅フィン13の内部に位置するスペースは、奇数番目のスペースの少なくとも一部、又は偶数番目のスペースの少なくとも一部である。本変形例によれば、図6aに示す工程において、レジスト部材43をレジスト部材33図4a参照よりも大きく形成することができるため、レジスト部材43のパターニングが容易である。本変形例における上記以外の構成、製造方法及び効果は、前述の実施形態と同様である。次に、本実施形態の比較例について説明する。図7aは、本比較例に係る集積回路装置を例示する平面図であり、bはaに示すB-B’線による断面図である。図7a及びbに示すように、本比較例に係る集積回路装置101においては、広幅フィン13図1a及びb参照が形成されていない。また、フィン12はメモリセル領域Rmcのみに形成されており、コンタクト領域Rctには形成されていない。なお、図7aにおいては、ゲート絶縁膜18及び層間絶縁膜19は図示を省略している。本比較例においては、コンタクト領域Rctにおいて、広いスペースにわたってフィン12等が形成されていない。このため、シリコン基板11をエッチングしてフィン12を形成する際に、マイクロローディング効果により、メモリセル領域Rmcとコンタクト領域Rctとの間でエッチングの程度が変動する。この結果、例えば、メモリセル領域Rmcに形成されたフィン12のうち、最もコンタクト領域Rctに近い位置に形成されたフィン12aについては、全体的に他のフィン12よりも太くなり、コンタクト領域Rct側の側面は、根本部分だけでなく上部も含めた全体がテーパー形状となり、根本部分における側面の傾斜はより緩やかとなっている。このため、フィン12aは他のフィン12と比較して、根本部分が太くなる。また、メモリセル領域Rmcとコンタクト領域Rctとでは、素子分離絶縁膜16の焼き締めの程度が異なるため、素子分離絶縁膜16のエッチング速度が異なってしまう。この結果、メモリセル領域Rmcとコンタクト領域Rctとの間で、素子分離絶縁膜16の上面16aの位置が異なり、メモリセル領域Rmc内においても、コンタクト領域Rctからの距離によって変動してしまう。例えば、コンタクト領域Rctにおいては、メモリセル領域Rmcと比較して、素子分離絶縁膜16がより広いスペースに埋め込まれているため、焼き締めが進み、エッチング速度が低くなる。この結果、上面16aの位置が高くなる。これらの要因により、FinFETの特性が、配置される位置によって変動する。特に、コンタクト領域Rctに近い位置に形成されたフィン12aによって構成されるFinFETの特性は、他のFinFETの特性と大きく異なってしまう。なお、前述の実施形態及び変形例においては、集積回路装置がMRAMである例を示したが、これには限定されない。前述の実施形態及び変形例は、高密度にFinFETを配置する必要がある集積回路装置であれば、好適に適用可能である。以上説明した実施形態によれば、FinFETの特性が均一な集積回路装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。