"半導体基板上に導電層と絶縁層とが交互に複数積層され、前記複数の導電層は、それらの端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、前記階段部の各ステップに、積層方向に延びるコンタクトがそれぞれ接続された三次元半導体装置において、前記階段部は、少なくとも最上層から所定の導電層までは、上層の導電層ほど前記ステップの幅が広くなるように形成されていることを特徴とする三次元半導体装置。前記階段部は、前記所定の導電層よりも下層の導電層については、下層の導電層ほど前記ステップの幅が広くなるように形成されていることを特徴とする請求項1記載の三次元半導体装置。前記階段部のステップは、前記半導体基板に平行な第1方向及び前記第1方向と直交する第2方向にマトリクス状に配列されていることを特徴とする請求項1又は請求項2記載の三次元半導体装置。半導体基板上に導電層と絶縁層とを交互に複数積層し、前記導電層と前記絶縁層との積層体の上にレジストを形成し、前記レジストによる前記導電層及び前記絶縁層の選択的なエッチングを、前記レジストを縮小させながら、順次実行して、前記複数の導電層の端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、前記階段部の各ステップに、積層方向に延びるコンタクトをそれぞれ接続する三次元半導体装置の製造方法において、前記階段部の形成は、少なくとも最上層から所定の導電層までは、上層の導電層ほど前記ステップの幅が広くなるように前記レジストの縮小幅を調整しながら実行することを特徴とする三次元半導体装置の製造方法。前記階段部の形成は、前記複数の導電層の端部の位置が上層から下層にかけて第1方向に徐々にずれた一次元階段部を形成したのち、前記一次元階段部を上層から下層にかけて前記第1方向と直交する第2方向に徐々にずれた二次元階段部を形成する工程であることを特徴とする請求項4記載の三次元半導体装置の製造方法。前記階段部の形成は、前記レジストの縮小幅を直前の工程における前記レジストの縮小幅よりも10以上増加させることを特徴とする請求項4又は5記載の三次元半導体装置の製造方法。前記階段部の形成は、前記最上層から前記所定の導電層までは、前記レジストによる前記導電層及び前記絶縁層の選択的なエッチングを、前記レジストを縮小させながら、順次実行して、前記複数の導電層の端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、前記所定の導電層から最下層の導電層については、前記レジストによる前記導電層及び前記絶縁層の選択的なエッチングを、前記レジストを追加塗布して前記レジストの範囲を拡大させながら、順次実行して、前記複数の導電層の端部の位置が上層から下層にかけて徐々にずれた階段部を形成することを特徴とする請求項4乃至6のいずれか1項記載の三次元半導体装置の製造方法。本発明は、導電層とコンタクトの十分な接続を確保可能な三次元半導体装置及びその製造方法を提供する。一態様に係る三次元半導体装置は、半導体基板上に導電層と絶縁層とが交互に複数積層され、前記複数の導電層は、それらの端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、前記階段部の各ステップに、積層方向に延びるコンタクトがそれぞれ接続されたものであり、前記階段部が、少なくとも最上層から所定の導電層までは、上層の導電層ほど前記ステップの幅が広くなるように形成されている。以下、図面を参照して、不揮発性半導体記憶装置の一の実施の形態について説明する。[第1の実施の形態][構成]以下、第1の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置のブロック図である。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ11と、このメモリセルアレイ11の読み出し及び書き込みを制御するロウデコーダ12、13、センスアンプ14、カラムデコーダ15、及び制御信号生成部16を備える。メモリセルアレイ11は、複数のメモリブロックMBから構成されている。各メモリブロックMBは、データを不揮発に記憶する3次元状に配列された複数のメモリトランジスタMTrを有し、データ消去動作を実行する場合において、一括で消去される最小消去単位を構成する。メモリトランジスタMTrは、ロウ方向、カラム方向、及び積層方向にマトリクス状3次元的に配置されている。ロウデコーダ12、13は、図1に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ11を制御する。センスアンプ14は、メモリセルアレイ11からデータを読み出す。カラムデコーダ15は、カラムアドレス信号をデコードし、センスアンプ14を制御する。制御信号生成部16は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ12、13、センスアンプ14、及びカラムデコーダ15を制御する。次に、図2を参照して、メモリブロックMBの具体的構成について説明する。メモリブロックMBは、複数のビット線BL、複数のソース線SL、及びこれらビット線BL及びソース線SLに接続された複数のメモリユニットMUを有する。メモリユニットMUは、NAND型フラッシュメモリを構成し、直列接続されたメモリトランジスタMTr1~MTr8、及びバックゲートトランジスタBTrからなるメモリストリングMSの両端にソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrをそれぞれ接続して構成されている。メモリトランジスタMTr1~MTr8は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じたデータを保持する。カラム方向に並ぶ複数のメモリユニットMUのドレイン側選択トランジスタSDTrのドレインは、共通のビット線BLに接続されている。カラム方向に並ぶ複数のメモリユニットMUのソース側選択トランジスタSSTrのソースは、共通のソース線SLに接続されている。各メモリトランジスタMTr1~MTr8のゲートには、ワード線WL1~8がそれぞれ接続されている。バックゲートトランジスタBTrのゲートには、バックゲート線BGが共通接続されている。ソース側選択トランジスタSSTrのゲートには、ソース側選択ゲート線SGSが接続され、ドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGDが接続されている。次に、図3及び図4を参照して、第1の実施の形態に係るメモリセルアレイの構造について説明する。図3は、1つのメモリブロックMBの一部を図示している。このようなメモリブロックMBが、ビット線BLを共有して、カラム方向に繰り返して形成される。図4は、メモリブロックMB、及びそのメモリブロックMBの周辺に位置するワード線コンタクト部70を示している。なお、図4において、左側がメモリブロックMBのロウ方向から見た断面を示し、右側がワード線コンタクト部70のカラム方向から見た断面を示す。1つのメモリブロックMBは、図3及び図4に示すように、基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~MTr8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図3及び図4に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、基板20と平行なロウ方向及びカラム方向に2次元的に、板状に広がるように形成されている。バックゲート導電層31は、例えば、ポリシリコンpoly-Siにより形成されている。バックゲート層30は、図4に示すように、バックゲートホール32を有する。バックゲートホール32は、バックゲート導電層31を掘り込むように形成されている。バックゲートホール32は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール32は、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成されている。メモリ層40は、図3及び図4に示すように、バックゲート層30の上層に形成されている。メモリ層40は、4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとして機能する。同様に、ワード線導電層41b~41dは、各々、ワード線WL2~WL8、及びメモリトランジスタMTr2~MTr8のゲートとして機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層45を挟んで積層されている。ワード線導電層41a~41dは、カラム方向に所定ピッチをもってロウ方向図4の紙面垂直方向を長手方向として延びるように形成されている。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siにより形成されている。メモリ層40は、図4に示すように、メモリホール42を有する。メモリホール42は、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成されている。メモリホール42は、バックゲートホール32のカラム方向の端部近傍に整合するように形成されている。また、バックゲート層30、及びメモリ層40は、図4に示すように、メモリゲート絶縁層43、及びメモリ半導体層44を有する。メモリ半導体層44は、メモリストリングMSメモリトランジスタMTr1~MTr8、バックゲートトランジスタBTrのボディチャネルとして機能する。メモリゲート絶縁層43は、メモリホール42の側面側からメモリ半導体層44側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成されている。ブロック絶縁層43aは、メモリホール42の側壁に所定の厚みをもって形成されている。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成されている。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成されている。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2等により形成され、電荷蓄積層43bは、窒化シリコンSiN等により形成されている。メモリ半導体層44は、バックゲートホール32、及びメモリホール42を埋めるように形成されている。メモリ半導体層44は、基板20に対して垂直方向に延びる一対の柱状半導体層44A、及び一対の柱状半導体層44Aの下端を連結する連結半導体層44Bを有し、ロウ方向からみてU字状に形成されている。メモリ半導体層44は、例えば、ポリシリコンpoly-Siにより形成されている。上記バックゲート層30は、メモリゲート絶縁層43を介して連結半導体層44Bの側面を取り囲むように形成されている。また、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成されている。選択トランジスタ層50は、図3及び図4に示すように、ソース側導電層51a、及びドレイン側導電層51bを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成されている。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成されている。ソース側導電層51a、及びドレイン側導電層51bは、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siにより形成されている。選択トランジスタ層50は、図4に示すように、ソース側ホール52a、及びドレイン側ホール52bを有する。ソース側ホール52aは、ソース側導電層51aを貫通するように形成されている。ドレイン側ホール52bは、ドレイン側導電層51bを貫通するように形成されている。ソース側ホール52a及びドレイン側ホール52bは、各々、メモリホール42と整合する位置に形成されている。選択トランジスタ層50は、図4に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、及びドレイン側柱状半導体層54bを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側ホール52aの側面に所定の厚みをもって形成されている。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接し、基板20に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siにより形成されている。ドレイン側ゲート絶縁層53bは、ドレイン側ホール52bの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの一方の上面に接し、基板20に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siにより形成されている。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びるように形成されている。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びるように形成されている。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属により形成されている。次に、図4を参照して、メモリブロックMBの周辺に位置するワード線コンタクト部70の構成について説明する。上述したバックゲート導電層31、ワード線導電層41a~41d、及びソース側導電層51aドレイン側導電層51bは、メモリブロックMBからワード線コンタクト部70にまで延びている。バックゲート導電層31、ワード線導電層41a~41d、及びソース側導電層51aドレイン側導電層51bは、図4に示すように、そのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、バックゲート導電層31、ワード線導電層41a~41d、及びソース側導電層51aドレイン側導電層51bのロウ方向の端部は、その端部を階段状に形成された階段部STを構成する。階段部STは、ロウ方向に1列に並ぶステップ段ST1~ST5を有する。ステップST1~ST5は、図4に示すように、下層から上層に並ぶ。ステップST1~ST5は、ロウ方向にステップ幅L1~L5をもって形成されている。ステップ幅L1~L5は、上層ほど広くなっている。すなわち、ステップ幅L1~L5は、L1<L2<L3<L4<L5となるように設定されている。また、階段部STにて、上方から延びるコンタクト層71a~71eが形成されている。コンタクト層71aは、バックゲート導電層31の上面ステップST1に接する。また、コンタクト層71b~71eは、ワード線導電層41a~41dの上面ステップST2~ST5にそれぞれ接する。コンタクト層71a~71eの上面には、各々、基板20と平行な方向に延びる引出配線72が設けられている。コンタクト層71a~71eは、テーパ状に形成されている。コンタクト層71a~71eを形成する際のエッチングでは、底の浅いコンタクトホールの方が、目的とする導電層41に早く到達するので、その分穴径が大きくなる。この点、本実施の形態においては、ステップST1からステップST5へと上層になるにつれ、ステップ幅L1~L5は次第に大きくなるように設定されている。これにより、コンタクト層71の穴径とステップ幅L1~L5とが対応し、穴径が大きくなった分を吸収することができる。[製造方法]次に、図5~図12を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図5~図12は、第1の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。先ず、図5に示すように、基板20の上面にバックゲート層30、メモリ層40、及び選択トランジスタ層50が形成される。そして、選択トランジスタ層50の上にレジスト84が形成される。レジスト84は、ワード線導電層41a~41dの端部からロウ方向に長さL1を持つ領域に亘ってソース側導電層51aドレイン側導電層51bの上面を露出させるように形成される。次に、図6に示すように、レジスト84を介してソース側導電層51aドレイン側導電層51bに対してエッチングが行なわれる。これにより、ソース側導電層51aドレイン側導電層51bは、ワード線導電層41a~41dの端部からカラム方向に長さL1を持つ領域に亘って除去される。続いて、図7に示すように、レジスト84は、ワード線導電層41a~41dの端部からロウ方向に長さL1L2を持つ領域に亘ってソース側導電層51aドレイン側導電層51b、及びワード線導電層41dの上面を露出させるようにロウ方向に幅L2だけ削られる。このとき、レジスト84の縮小幅L2は、L1に対して10以上増加させる。次に、図8に示すように、レジスト84を介してソース側導電層51aドレイン側導電層51b、及びワード線導電層41dに対してエッチングが行なわれる。これにより、ソース側導電層51aドレイン側導電層51bは、ワード線導電層41a~41cの端部からロウ方向に長さL1L2を持つ領域に亘って除去される。ワード線導電層41dは、ワード線導電層41a~41cの端部からロウ方向に長さL1を持つ領域に亘って除去される。続いて、上記図7及び図8と同様の工程を繰り返し、図9に示すように、階段部STが形成される。すなわち、レジスト84をロウ方向に長さL3、L4、L5ずつ削って、エッチングを行なう。このとき、レジスト84の縮小幅L3は、L2に対して10以上増加させ、レジスト84の縮小幅L4は、L3に対して10以上増加させる。また、レジスト84の縮小幅L5は、L4に対して10以上増加させる。次に、図10に示すように、ソース側柱状半導体層54aの上にソース線層61が形成される。また、ソース線層61、選択トランジスタ層50、メモリ層40、及びバックゲート層30を埋めるように、層間絶縁層45が形成される。続いて、図11に示すように、レジスト85が形成される。レジスト85は、階段部STの上方、及びドレイン側柱状半導体層54bの上方にホール85aを有するように形成される。次に、図12に示すように、レジスト85を介して層間絶縁層45をエッチングする。これにより、階段部STにてワード線導電層41a~41dの上面まで達するホール86が形成される。また、ドレイン側柱状半導体層54bの上面まで達するホール86aが形成される。そして、ホール86を埋めるように、コンタクト層71a~71eが形成される。また、ホール86aを埋めるように、プラグ層63が形成される。上記製造工程に示すように、ステップST5は、ステップST1~ST5中で最も多くのレジスト84の加工およびエッチングを経て形成される。一方、ステップST1は、ステップST1~ST5中で最も少ないレジスト84の加工およびエッチングを経て形成される。ここで、レジスト84の加工およびエッチングにはそれぞれバラツキが生じる。よって、レジスト84の加工およびエッチングの回数の増加に伴って、エッチングターゲットの形状のバラツキは増大する。したがって、ステップST5が最も製造工程によるバラツキが大きく、ステップST1が最も製造工程によるバラツキが小さいものと考えられる。そこで、第1の実施の形態において、ステップST1からステップST5へと上層になるにつれ、幅L1~L5は次第に大きくなるようにしている。具体的には、レジスト84の縮小幅を前工程の縮小幅に対して10以上増加させる。これにより、製造工程のバラツキによってステップST1~ST5の幅が想定した値よりも小さくなった場合でも、第1の実施の形態は、ステップST1~ST5にコンタクト層71a~71eを形成可能な幅を確保することができる。したがって、第1の実施の形態は、配線抵抗の増大を抑制することができる。[第2の実施の形態][構成]次に、図13を参照して、第2の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第2の実施の形態は、図13に示すように、ワード線導電層41a~41dに加えて、それらの上層にワード線導電層41e~41hを有する。この実施の形態では、上層側のワード線導電層41e~41hは、上層ほどステップ幅が広くなるが、逆に、下層側のワード線導電層41a~41dは、下層ほどステップ幅が広くなる。この点で、第2の実施の形態は、主に第1の実施の形態と異なり、その他の構成は、後述する階段部STaを除き、第1の実施の形態と略同様である。ワード線導電層41e~41hは、ワード線導電層41a~41dと同様に、メモリゲート絶縁層43を介して柱状半導体層44Aを取り囲むように形成されている。第2の実施の形態においては、ワード線導電層41hの上層に、ソース側導電層51a及びドレイン側導電層51bが形成されている。バックゲート導電層31、ワード線導電層41a~41h、及びソース側導電層51aドレイン側導電層51bは、図13に示すように、そのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、バックゲート導電層31、ワード線導電層41a~41h、及びソース側導電層51aドレイン側導電層51bのロウ方向の端部は、その端部を階段状に形成された階段部STaを構成する。階段部STaは、ロウ方向に1列に並ぶステップ段STa1~STa9を有する。ステップSTa1~STa9は、図20に示すように、下層から上層に並ぶ。ステップSTa1~STa9は、ロウ方向に幅La1~La9をもって形成されている。ステップ幅La1~La4は、下層ほど広くなっている。すなわち、ステップ幅La1~La4は、La1>La2>La3>La4となるように設定されている。また、ステップ幅La5~La9は、上層ほど広くなっている。すなわち、ステップ幅La5~La9は、La9>La8>La7>La6>La5となるように設定されている。これら幅La1~La9は、後述する製造工程で生じるステップSTa1~STa9のバラツキを考慮して定められている。階段部STaには、上方から延びるコンタクト層71a~71iが形成されている。コンタクト層71a~71iは、各々、階段部STaにてバックゲート導電層31、ワード線導電層41a~41hの上面に接する。[製造方法]次に、図14~図24を参照して、第2の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図14~図24は、第2の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。先ず、図14に示すように、第1の実施の形態と同様の工程を実行し、ワード線導電層41a~41hを含むメモリ層40、選択トランジスタ層50が形成される。そして、選択トランジスタ層50の上に、レジスト84Aが堆積される。レジスト84Aは、ワード線導電層41a~41hの端部からロウ方向に長さLa1La2La3La4を持つ領域に亘ってソース側導電層51aドレイン側導電層51bの上面を露出させるように形成される。次に、図15に示すように、レジスト84Aを介してソース側導電層51aドレイン側導電層51bに対してエッチングが行なわれる。これにより、ソース側導電層51aドレイン側導電層51bは、ワード線導電層41a~41hの端部からロウ方向に長さLa1La2La3La4を持つ領域に亘ってエッチングされる。続いて、図16~図18に示すように、第1の実施の形態と同様に、レジスト84Aをロウ方向に長さLa5、La6、La7、La8、La9ずつ削って、ソース側導電層51aドレイン側導電層51b、及びワード線導電層41d~41hに対してエッチングを行なう。これにより、階段部STaのステップSTa5~STa9が形成される。このとき、累積的な製造バラツキを吸収するため、La6は、La5に対して10以上増加させ、La7は、La6に対して10以上増加させ、La8は、La7に対して10以上増加させる。また、La9は、La8に対して10以上増加させる。次に、図19に示すように、レジスト84Aのロウ方向の端部を覆うように、レジスト84B1が、レジスト84A、ソース側導電層51aドレイン側導電層51b、及びワード線導電層41c~41hの上方に堆積される。レジスト84B1は、レジスト84Aのロウ方向の端部よりもロウ方向に長さLa4だけ突出するように形成される。すなわち、レジスト84B1は、ワード線導電層41a~41cの端部からロウ方向に長さLa1La2La3を持つ領域に亘ってワード線導電層41cの上面を露出させるように形成される。次に、図20に示すように、レジスト84B1を介してワード線導電層41cに対してエッチングが行なわれる。これにより、ワード線導電層41cは、ワード線導電層41a、41bの端部からロウ方向に長さLa1La2La3を持つ領域に亘って除去される。続いて、図21に示すように、レジスト84B1のロウ方向の端部を覆うように、レジスト84B2が、レジスト84A、84B1、ソース側導電層51aドレイン側導電層51b、及びワード線導電層41b~41hの上方に堆積される。レジスト84B2は、レジスト84B1のロウ方向の端部よりもロウ方向にLa3だけ突出するように形成される。すなわち、レジスト84B2は、ワード線導電層41a、41bの端部からロウ方向に長さLa1La2を持つ領域に亘ってワード線導電層41bの上面を露出させるように形成される。次に、図22に示すように、レジスト84B2を介してワード線導電層41bに対してエッチングが行なわれる。これにより、ワード線導電層41bは、ワード線導電層41aの端部からロウ方向に長さLa1La2を持つ領域に亘って除去される。続いて、図23に示すように、レジスト84B2のロウ方向の端部を覆うように、レジスト84B3が、レジスト84A、84B1、84B2、ソース側導電層51aドレイン側導電層51b、及びワード線導電層41a~41hの上方に形成される。レジスト84B3は、レジスト84B2のロウ方向の端部よりもロウ方向にLa2だけ突出するように形成される。すなわち、レジスト84B3は、バックゲート導電層31の端部からロウ方向に長さLa1を持つ領域に亘ってワード線導電層41aの上面を露出させるように形成される。次に、図24に示すように、レジスト84B3を介してワード線導電層41aに対してエッチングが行なわれる。これにより、ワード線導電層41aは、バックゲート導電層31の端部からロウ方向に長さLa1を持つ領域に亘って除去される。以上、図19~図24に示す工程により、階段部STaのステップSTa1~STa4が形成される。このとき、累積的な製造バラツキを吸収するため、La4は、La5に対して10以上増加させ、La3は、La4に対して10以上増加させ、La2は、La3に対して10以上増加させ、La1は、La2に対して10以上増加させる。次に、この実施形態の効果について説明する。階段部STを形成する際にエッチングが進行すると、レジスト84Aの厚みも徐々に減少する。したがつて、ワード線導電層41a~41hの積層数が増加すると、階段部STの全てのステップを形成する前にレジスト84Aが消失してしまう可能性がある。この点、本実施形態では、図18に示すように、レジスト84Aの厚みが限界厚みに近づいたら、図18以降に示すように、いわゆるスリミング方式から、レジスト84B1~84B3を追加塗布するデポジット方式に切り替えるので、レジストの消失を抑えることができる。そして、スリミング工程では、上層ほど寸法のバラツキが大きくなるので、上層ほどステップ幅を広くし、デポジット方式では、下層ほど寸法のバラツキが大きくなるので、下層ほどステップ幅を広くするようにしている。このため、第2の実施の形態は、ステップSTa1~STa9にコンタクト層71a~71iを形成可能な幅を確保することができる。したがって、第2の実施の形態は、配線抵抗の増大を抑制することができる。[第3の実施の形態][構成]次に、図25及び図26を参照して、第3の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第3の実施の形態は、第1の実施の形態と同様のメモリブロックMBを有する。よって、第3の実施の形態において、その説明を省略する。第3の実施の形態は、図25及び図26に示すように、ロウ方向及びカラム方向にマトリクス状に配置されたステップSTb1、1~STb5、5をもつ階段部STbを有する。ステップSTb1、1~STb5、5は、バックゲート導電層31、及びワード線導電層41a~41dにより構成されている。図25及び図26に示すように、ステップSTb1,1~STb5,5は、例えば、最下層から最上層まで、STb1,1,STb1,2,...,STb1,5,STb2,1,...STb4,5,STb5,1,...,STb5,5の順に配置されている。よって、どのステップSTbi,jも異なる層に位置する。そして、ステップSTb1,1~STb5,5は、ロウ方向の幅、カラム方向の幅共に上層ほど広くなる。より具体的には、ステップSTb1、n~STb5、nのロウ方向の幅Lbrnは、Lbr1<Lbr2<Lbr3<Lbr4<Lbr5、ステップSTbn、1~STbn、5のカラム方向の幅Lbcnは、Lbc1<Lbc2<Lbc3<Lbc4<Lbc5となっている。[製造方法]次に、図27を参照して、第3の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図27は、第3の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。なお、第3の実施の形態においては、階段部STbを形成する工程のみを説明する。先ず、図27に示すように、第1の実施の形態と同様の工程を用いてバックゲート導電層31、ワード線導電層41a~41d、及びソース側導電層51aドレイン側導電層51bをロウ方向に階段状に加工する。続いて、第1の実施の形態と同様の工程を用いてバックゲート導電層31、ワード線導電層41a~41d、及びソース側導電層51aドレイン側導電層51bをカラム方向に階段状に加工する。これにより、図25及び図26に示す階段部STbが形成される。上記のように階段部STbを形成することにより、第3の実施の形態は、第1の実施の形態と同様に、製造工程のバラツキによってステップSTb1、1~STb5、5の幅が想定した値よりも小さくなった場合でも、ステップSTb1、1~STb5、5にコンタクト層を形成可能な幅を確保することができる。したがって、第3の実施の形態は、配線抵抗の増大を抑制することができる。[第4の実施の形態][構成]次に、図28を参照して、第4の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第4の実施の形態は、第1の実施の形態と同様のメモリブロックMBを有する。よって、第4の実施の形態において、その説明を省略する。第4の実施の形態は、第3の実施の形態のような二次元マトリクス型のステップを、第2の実施の形態のようにスリミング方式の後にデポジット方式を実行することにより形成する例である。図28に示すように、ロウ方向及びカラム方向にマトリクス状に配置されたステップSTc1、1~STc9,9をもつ階段部STcを有する。ステップSTc1、1~STc9、9は、バックゲート導電層31、ワード線導電層41a~41h、及びソース側導電層51aドレイン側導電層51bにより構成されている。図28に示すように、ステップSTc1,1~STc9,9は、例えば、最下層から最上層まで、STc1,1,STc1,2,...,STc1,9,STc2,1,...STc8,9,STc9,1,...,STc9,9の順に配置されている。よって、どのステップSTci,jも異なる層に位置する。そして、ステップSTc1、n~STc9、nのロウ方向の幅Lcrnは、Lcr1>Lcr2>Lcr3>Lcr4、Lcr5<Lcr6<Lcr7<Lcr8<Lcr9、ステップSTcn、1~STcn、9のカラム方向の幅Lccnは、Lcc1>Lcc2>Lcc3>Lcc4、Lcc5<Lcc6<Lcc7<Lcc8<Lcc9となっている。[製造方法]次に、第4の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、第4の実施の形態においては、階段部STcを形成する工程のみを説明する。先ず、第2の実施の形態と同様の工程を用いてバックゲート導電層31、ワード線導電層41a~41h、及びソース側導電層51aドレイン側導電層51bをロウ方向に階段状に加工する。続いて、第2の実施の形態と同様の工程を用いてバックゲート導電層31、ワード線導電層41a~41h、及びソース側導電層51aドレイン側導電層51bをカラム方向に階段状に加工する。これにより、図28に示す階段部STcが形成される。上記のように階段部STcを形成することにより、第4の実施の形態は、第2の実施の形態と同様に、製造工程のバラツキによってステップSTc1、1~STc9、9の幅が想定した値よりも小さくなった場合でも、ステップSTc1、1~STc9、9にコンタクト層を形成可能な幅を確保することができる。したがって、第4の実施の形態は、配線抵抗の増大を抑制することができる。[その他]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"