"互いに積層されたインタフェースチップ及び複数のコアチップと、前記複数のコアチップのうちの少なくとも一部に設けられた少なくとも1つの貫通電極を含んで構成され、前記インタフェースチップと前記複数のコアチップのそれぞれとを接続するデータ用電流パスとを備え、前記インタフェースチップは、前記複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダを有し、前記複数のコアチップはそれぞれ、複数のメモリセルを含むメモリセルアレイと、前記複数のコアチップごとに異なるチップ識別情報のうち、当該コアチップに割り当てられた前記チップ識別情報を記憶するチップ識別情報記憶部と、前記リードコマンドに応じて前記メモリセルアレイからリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、前記データ用電流パスを介して前記インタフェースチップに出力する第1の出力回路とを有することを特徴とする半導体装置。前記複数のコアチップそれぞれの前記第1の出力回路が前記リードデータを出力するタイミングは、それぞれの出力期間が互いに重複しないよう設定されることを特徴とする請求項1に記載の半導体装置。前記データ用電流パスは複数の前記貫通電極を含んで構成され、前記データ用電流パスを構成する前記複数の貫通電極は、平面視で同じ位置に設けられ、かつ互いに短絡していることを特徴とする請求項1又は2に記載の半導体装置。前記第1の出力回路は、前記リードコマンドに応じて前記メモリセルアレイから複数のリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、前記データ用電流パスを介して前記インタフェースチップにバースト出力することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。データ入出力端子をさらに備え、前記インタフェースチップは、前記複数のコアチップそれぞれが出力したリードデータを、前記データ入出力端子から外部に出力する第2の出力回路を有することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。互いに積層されたインタフェースチップ及び複数のコアチップと、それぞれ前記複数のコアチップのうちの少なくとも一部に設けられた少なくとも1つの貫通電極を含んで構成され、前記インタフェースチップと前記複数のコアチップのそれぞれとを接続する複数のデータ用電流パスとを備え、前記インタフェースチップは、前記複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダを有し、前記複数のコアチップはそれぞれ、複数のメモリセルを含むメモリセルアレイと、前記複数のコアチップごとに異なるチップ識別情報のうち、当該コアチップに割り当てられた前記チップ識別情報を記憶するチップ識別情報記憶部と、前記リードコマンドに応じて、前記複数のデータ用電流パスごとに前記メモリセルアレイから複数のリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、対応する前記データ用電流パスを介して前記インタフェースチップに出力する第1の出力回路とを有することを特徴とする半導体装置。データ入出力端子をさらに備え、前記インタフェースチップは、前記複数のデータ用電流パスそれぞれを介してパラレルに供給されるリードデータを、前記データ入出力端子からシリアルに外部に出力する第2の出力回路を有することを特徴とする請求項6に記載の半導体装置。前記複数のコアチップそれぞれの前記第1の出力回路が前記リードデータを出力するタイミングは、前記複数のデータ用電流パスごとに、それぞれの出力期間が互いに重複しないよう設定されることを特徴とする請求項6又は7に記載の半導体装置。前記複数のデータ用電流パスはそれぞれ複数の前記貫通電極を含んで構成され、同一の前記データ用電流パスを構成する前記複数の貫通電極は、平面視で同じ位置に設けられ、かつ互いに短絡していることを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置。ところで、インタフェースチップを用いるタイプの半導体装置では、たとえば、各コアチップのデータ幅よりも大きなデータ幅をインタフェースチップに要求される場合がある。このような例を、貫通電極を用いた積層型半導体装置において、DQが×44DQであるチップを4積層した半導体装置から×1616DQのデータをインタフェースチップに読み出す場合を例に取り、具体的に説明する。1つ目の方法は、データ入出力用の電流パス貫通電極を含む電流パス、以下、データ用電流パスと称する。をコアチップごとに設ける方法である。この方法では、各コアチップはそれぞれ独立した4DQ分のデータ用電流パスによってインタフェースに接続されるため、コアチップ間でリードデータの衝突が発生することはない。したがて、複数のコアチップからリードデータを同時に読み出すことができる。しかし一方で、この方法では、16DQ分すなわち16本のデータ用電流パスが必要となるため、占有面積が大きくなり、コアチップの強度の低下や、チップサイズ増大の原因となる。2つ目の方法は、データ用電流パスは各コアチップに共通とし、各コアチップからシリアルにリードデータを取り出す方法である。具体的には、4本のデータ用電流パスを4チップで共用し、IFチップがそれぞれのチップに対して4回コマンドを出力することによって、それぞれのコアチップから出力される×4のデータを4回に分けて受取り、×16のデータを得ることが考えられる。この方法には、コマンドを4回出力する必要があること、及び、あるコアチップがリードデータを出力した後、次のコアチップがリードデータを出力するまでの間に数クロック分の間隔オーバーヘッドが生じ、制御が複雑になることに加えて動作速度が低下してしまうという問題がある。いずれの方法についても、積層数が大きくなると、問題はさらに大きくなる。すなわち、1つ目の方法では、データ用電流パスがさらに増えることになるため、電流パスの占有面積がさらに大きくなる。また、2つ目の方法では、積層数に応じてオーバーヘッドが加算されることから、動作速度がますます低下することになる。本発明による半導体装置は、互いに積層されたインタフェースチップ及び複数のコアチップと、前記複数のコアチップのうちの少なくとも一部に設けられた少なくとも1つの貫通電極を含んで構成され、前記インタフェースチップと前記複数のコアチップのそれぞれとを接続するデータ用電流パスとを備え、前記インタフェースチップは、前記複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダを有し、前記複数のコアチップはそれぞれ、複数のメモリセルを含むメモリセルアレイと、前記複数のコアチップごとに異なるチップ識別情報のうち、当該コアチップに割り当てられた前記チップ識別情報を記憶するチップ識別情報記憶部と、前記リードコマンドに応じて前記メモリセルアレイからリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、前記データ用電流パスを介して前記インタフェースチップに出力する第1の出力回路とを有することを特徴とする。本発明の他の一側面による半導体装置は、互いに積層されたインタフェースチップ及び複数のコアチップと、それぞれ前記複数のコアチップのうちの少なくとも一部に設けられた少なくとも1つの貫通電極を含んで構成され、前記インタフェースチップと前記複数のコアチップのそれぞれとを接続する複数のデータ用電流パスとを備え、前記インタフェースチップは、前記複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダを有し、前記複数のコアチップはそれぞれ、複数のメモリセルを含むメモリセルアレイと、前記複数のコアチップごとに異なるチップ識別情報のうち、当該コアチップに割り当てられた前記チップ識別情報を記憶するチップ識別情報記憶部と、前記リードコマンドに応じて前記メモリセルアレイから複数のリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、前記複数のデータ用電流パスそれぞれを介して前記インタフェースチップに出力する第1の出力回路とを有することを特徴とする。本発明によれば、各コアチップからシリアルに、しかも間をおかずにリードデータを出力できるので、データ用電流パスをコアチップ間で共有してもリードデータの衝突が発生することはなく、オーバーヘッドも生じない。したがって、データ用電流パスの占有面積を最小化でき、かつ動作速度の低下も抑制できる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施の形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施の形態による半導体装置10は、互いに同一の機能、構造を持ち、互いに同一の製造マスクで製作された8枚のコアチップCC0~CC7と、コアチップとは異なる製造マスクで製作された1枚のインタフェースチップIF及び1枚のインターポーザIPとが積層された構造を有している。コアチップCC0~CC7及びインタフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ThroughSiliconViaTSVによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。通常のメモリチップである周知で一般的な1GbのDDR3DoubleDataRate3型SDRAMSynchronousDynamicRandomAccessMemoryは、フロントエンド部及びバックエンド部を含み、それ自身が単体チップでも動作し、メモリコントローラと直接通信できるよう構成される。フロントエンド部は、外部端子を介して外部とのインターフェイスを行う機能を有する。バックエンド部は、複数の記憶セルを含み、それら記憶セルへアクセスする機能を有する。コアチップCC0~CC7は、このような通常のメモリチップに含まれる回路ブロックのうち、フロントエンド部フロントエンド機能に相当する部分が削除された半導体チップである。言い換えれば、コアチップCC0~CC7は、原則としてバックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックの例としては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路データラッチ回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。バックエンド部に含まれる回路ブロックとしては、情報を記憶するメモリセルアレイなどが挙げられる。フロントエンド部が削除されていることから、コアチップの集積度は、一般的な単体チップの記憶集積度よりも高くなっている。インタフェースチップIFは、フロントエンド部のみが集積された半導体チップである。よって、インタフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップCC0~CC7にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において実施されるウェハテストの際の動作を除き、コアチップCC0~CC7を単体で動作させることはできない。コアチップCC0~CC7を動作させるためには、インタフェースチップIFが必要である。インタフェースチップIFは、外部と第1の動作周波数で通信するフロントエンド機能を有し、コアチップCC0~CC7はそれぞれ、インタフェースチップIFとのみ通信し、且つ第1の動作周波数よりも低い第2の動作周波数で通信するバックエンド機能を有する。コアチップCC0~CC7のそれぞれからインタフェースチップIFへパラレルに供給される一つのI/ODQ当たりのリードデータのビット数は、インタフェースチップIFから各コアチップへ与える一回のリードコマンドに関連している。ここでいうリードデータのビット数は、周知のプリフェッチデータ数に対応する。インタフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部8枚のコアチップCC0~CC7と通信する信号の処理回路、外部から/外部への信号の処理回路として機能する。したがって、半導体装置10と外部の装置との通信は全てインタフェースチップIFを介して行われる。もちろん、データの入出力もインタフェースチップIFを介して行われる。図1に示すように、本実施の形態では、インターポーザIPとコアチップCC0~CC7との間にインタフェースチップIFが配置されている。しかし、インタフェースチップIFの位置はこれに限定されるものではなく、インタフェースチップIFをコアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インタフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで配置する場合、又は、インターポーザIPの裏面IPbにフェースアップで配置する場合には、インタフェースチップIFに貫通電極TSVを設ける必要はない。また、インタフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたDDR3型のSDRAMにおけるそれと同じである。したがって、外部のコントローラからは、半導体装置10を1個のDDR3型のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われている。また、コアチップCC0~CC7及びインタフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、その周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の電流パスが構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インタフェースチップIFから図2aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインタフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されており、貫通電極TSV2によって構成される電流パスは、途中に内部回路5を含むものとなっている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。さらに他の一部の貫通電極TSV群については、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。貫通電極TSV3によって構成される各電流パスは、それぞれいずれか1つのコアチップのみの内部回路6と接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられた貫通電極TSVには、図2a~cに示す3タイプ貫通電極TSV1~貫通電極TSV3が存在する。上述の通り、大部分の貫通電極TSVは図2aに示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図2aに示すタイプの貫通電極TSV1を介して、インタフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプの貫通電極TSV1を介してインタフェースチップIFに入出力される。これに対し、図2b,cに示すタイプの貫通電極TSV2,貫通電極TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプの貫通電極TSV1の構造を示す断面図である。図3に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって貫通電極TSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。なお、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、半導体装置10の回路構成を示すブロック図である。図4に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は、全てインタフェースチップIFに接続されており、電源端子17a,17bを除きコアチップCC0~CC7には直接接続されない。まず、これら外部端子とフロントエンド機能であるインタフェースチップIFとの接続関係、並びに、インタフェースチップIFの回路構成について説明する。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インタフェースチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インタフェースチップIF内の各種回路ブロックに供給される他、貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。また、インタフェースチップIFにはDLL回路22が含まれる。DLL回路22は入出力バッファ回路23のレプリカ回路を有し、このレプリカ回路を利用して入出力用クロック信号LCLKを生成する回路である。具体的には、生成した入出力用クロック信号LCLKをレプリカ回路に供給し、その結果としてレプリカ回路から出力される信号が外部クロック信号CK,/CKと同期するよう、入出力用クロック信号LCLKの位相及びデューティーを調整する。DLL回路22が生成した入出力用クロック信号LCLKは入出力バッファ回路23に供給され、入出力バッファ回路23は、この入出力用クロック信号LCLKに同期してリードデータを出力する。DLL回路22をインタフェースチップIFに設けるのは、半導体装置10がリードデータを外部へ出力するに当たり、その出力タイミングを外部クロック信号CK,/CKに同期させる必要があるからである。外部へのリードデータの出力機能はフロントエンド機能に属するので、バックエンド部であるコアチップCC0~CC7には、DLL機能は不要である。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インタフェースチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インタフェースチップIF内の各種回路ブロックに供給される他、図2aに示すタイプの貫通電極TSV1を介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15,BA0~BA2が供給される端子であり、供給されたアドレス信号A0~A15,BA0~BA2は、インタフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、図2aに示すタイプの貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15はインタフェースチップIFに設けられたモードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インタフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインタフェースチップIF内で行われるためである。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インタフェースチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含み、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0~CC7との間はパラレル接続である。また、データラッチ回路25とコアチップCC0~CC7とは、バンクごとに接続される。したがって、例えば各コアチップCC0~CC7に含まれるバンク数が8バンクであり、プリフェッチ数が8ビットであるとすると、データラッチ回路25とコアチップCC0~CC7との接続は、1つのデータ入出力端子14当たり64ビット8ビット×8バンクとなる。この接続は、図2aに示すタイプの貫通電極TSV1を含む電流パスデータ用電流パスを64本設けることによって実現される。したがって、例えばデータ入出力端子14が16個ある場合には、データ用電流パスの本数は全部で1024本=64×16となる。これら1024本のデータ用電流パスはいずれも、各コアチップCC0~CC7により共通に使用される。このように、データラッチ回路25とコアチップCC0~CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のSDRAMそれは、フロントエンドとバックエンドが1つのチップで構成されるでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7では、インタフェースチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極TSV1を用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSV1の数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なる貫通電極TSV1を用いて入出力するのではなく、コアチップCC0~CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1データ入出力端子14当たり必要な貫通電極TSV1の数を半分32個に削減しても構わない。さらに、データラッチ回路25には、インタフェースチップ単位で試験を行える機能が付加されている。インタフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインタフェースチップの動作試験を行うことができなくなってしまう。これは、インタフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インタフェースチップを試験することを意味する。インタフェースチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施の形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インタフェースチップIFに設けられたパワーオン検出回路43に接続されるとともに、貫通電極TSVを介してコアチップCC0~CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインタフェースチップIFに設けられた層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、本実施の形態による半導体装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施の形態による半導体装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビットDQ0~DQ15に設定することができるが、I/O数がこれに固定されるわけではなく、8ビットDQ0~DQ7又は4ビットDQ0~DQ3に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極TSVを介して各コアチップCC0~CC7に共通に接続されている。また、インタフェースチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図2bに示すタイプの貫通電極TSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。さらに、インタフェースチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図2cに示すタイプの貫通電極TSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。以上が外部端子とインタフェースチップIFとの接続関係、並びに、インタフェースチップIFの回路構成の概要である。次に、コアチップCC0~CC7の回路構成について説明する。図4に示すように、バックエンド機能であるコアチップCC0~CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。なお、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、各バンクは、互いに排他制御で独立に動作し得る。半導体装置10外部からは、各バンクに独立にアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドにより、それぞれ対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係を有している。例えば、バンク1をアクティブワード線とビット線をアクティブに維持しつつ、さらにバンク2をアクティブに制御することができる。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図4においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、貫通電極TSVを介してインタフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。貫通電極TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、貫通電極TSVを介してインタフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/ODQあたり8ビット=プリフェッチ数のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインタフェースチップIFとの間は、コアチップCC0~CC7間で共通の複数本のデータ用電流パスを介してパラレルに接続される。コントロールロジック回路63は、貫通電極TSVを介してインタフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61、カラム制御回路62、及びデータコントロール回路54の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極TSVを介してインタフェースチップIFより供給されるアドレス信号の一部SELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報とを比較することにより行われる。本実施の形態では、コマンドデコーダ32が各コアチップCC0~CC7に対して同時にリードコマンドを供給する場合がある。この場合、層アドレス比較回路47の出力は、すべてのコアチップで、アクセス対象であることを示すデータとなる。これを受けた各コアチップのコントロールロジック回路63は、同時に、ロウ制御回路61、カラム制御回路62、及びデータコントロール回路54の制御を開始する。なお、この場合のアドレス信号は、各コアチップCC0~CC7で共通である。この制御により、各コアチップCC0~CC7で並行してリードデータの読み出しが行われるが、上述したように、各コアチップCC0~CC7が共通のデータ用電流パスを使用するため、仮に各コアチップが同時にリードデータの出力を行うとすると、リードデータの衝突が発生してしまう。そこで、本実施の形態によるデータコントロール回路54は、層アドレスLIDに応じたタイミングで、インタフェースチップIFへのリードデータの出力を行う。これにより、各コアチップCC0~CC7からシリアルに、別の言葉で言えばそれぞれの出力期間が互いに重複しないよう、リードデータが出力されることになるので、衝突の発生が防止される。詳しくは後述する。層アドレス発生回路46は、当該コアチップに割り当てられた層アドレスLIDチップ識別情報を記憶するチップ識別情報記憶部である。層アドレスLIDは各コアチップCC0~CC7に固有のデータであり、各コアチップCC0~CC7が記憶する層アドレスLIDは、半導体装置10の初期化時に設定される。層アドレスLIDの設定方法は次の通りである。まず、半導体装置10が初期化されると、各コアチップCC0~CC7の層アドレス発生回路46に初期値として最小値0,0,0が設定される。コアチップCC0~CC7の層アドレス発生回路46は、図2bに示すタイプの貫通電極TSV2を用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス0,0,0が貫通電極TSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス0,0,1が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスLIDが設定される。層アドレス発生回路46には、貫通電極TSVを介してインタフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図2cに示すタイプの貫通電極TSV3を用いて各コアチップCC0~CC7に供給されるため、各コアチップCC0~CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスLIDではなく、インクリメントされていない層アドレスLIDを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インタフェースチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。さらに、コアチップCC0~CC7には、内部電圧発生回路70が設けられている。内部電圧発生回路70には電源電位VDD,VSSが供給されており、内部電圧発生回路70はこれを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。また、コアチップCC0~CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、貫通電極TSVを介してインタフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。貫通電極TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して、データコントロール回路54を含む各種周辺回路に供給される。以上がコアチップCC0~CC7の基本的な回路構成である。コアチップCC0~CC7には外部とのインターフェイスを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インタフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施の形態では、コアチップCC0~CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インタフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0~CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0~CC7にはテスト用の入出力回路55も設けられている。以上が本実施の形態による半導体装置10の全体構成である。次に、各コアチップCC0~CC7が同時に読み出したリードデータを、各コアチップCC0~CC7からインタフェースチップIFに対し、各コアチップCC0~CC7に共通のデータ用電流パスを用いてシリアルに出力するための構成について説明する。以下では、このようなリードデータの出力を一斉出力と称する。また、以下の説明では、簡単のため、コアチップの積層枚数を4とし、1つのデータ用電流パスを介して出力されるリードデータに着目して説明を進める。さらに、各コアチップが、1つのデータ用電流パスを介して、それぞれ4ビットのリードデータをバースト出力するものとして説明する。図5は、本実施の形態によるデータコントロール回路54の内部構成のうち、一斉出力に関連する部分第1の出力回路を示す略ブロック図である。同図に示すように、データコントロール回路54は、アンド回路100、カウンタ101、シフトレジスタ102,103、デコーダ104、マルチプレクサ105、アンド演算回路106,107、及びFIFOFirstInFirstOut108を有して構成される。アンド回路100は、内部クロック信号ICLKと、クロックイネーブル信号CK_ENを受け、クロック信号CK_00を生成する回路である。クロックイネーブル信号CK_ENは、図4に示したコントロールロジック回路63により、一斉出力を行う直前に活性化され、その活性状態が一斉出力の終了まで維持される信号である。これにより、クロック信号CK_00は、クロックイネーブル信号CK_ENが活性化されている場合にのみ内部クロック信号ICLKに等しい信号となり、それ以外の場合には非活性状態となる。カウンタ101は、クロック信号CK_00に基づき、クロック信号CK0,CK2を生成する回路である。カウンタ101には、コントロールロジック回路63からリセット信号RESETも供給される。このリセット信号RESETは、図4に示したコントロールロジック回路63により、一斉出力を行う直前に一時的に活性化される信号である。図6aは、カウンタ101の回路図である。同図に示すように、カウンタ101は、D型フリップフロップ110~112、エクスクルーシブオア回路113,114、及びアンド回路115を有している。D型フリップフロップ110~112はそれぞれ、入力端子D、相補の出力端子Q,/Q、リセット端子R、及びクロック端子を有している。D型フリップフロップ110~112の機能について簡単に説明すると、まず出力端子Q,/Qは、リセット端子Rの入力が活性化されたことに応じて、それぞれロウ及びハイにリセットされる。この状態は、クロック端子に立ち上がりエッジが到来するまで維持される。クロック端子に立ち上がりエッジが到来すると、出力端子Q,/Qの値はそれぞれ、そのときの入力端子Dの入力値及びその反転値に変化し、次にクロック端子に立ち上がりエッジが到来するまで、その状態が維持される。さて、D型フリップフロップ110~112のクロック端子及びリセット端子Rには、クロック信号CK_00及びリセット信号RESETがそれぞれ供給される。D型フリップフロップ110の出力端子/Qと入力端子Dとは、相互に接続される。D型フリップフロップ110の出力端子Qは、エクスクルーシブオア回路113及びアンド回路115の各一方の入力端子に接続される。D型フリップフロップ111の入力端子Dは、エクスクルーシブオア回路113の出力端子に接続される。D型フリップフロップ111の出力端子Qは、エクスクルーシブオア回路113及びアンド回路115の各他方の入力端子に接続される。D型フリップフロップ112の入力端子Dは、エクスクルーシブオア回路114の出力端子に接続される。D型フリップフロップ112の出力端子Qは、エクスクルーシブオア回路114の一方の入力端子に接続される。アンド回路115の出力端子は、エクスクルーシブオア回路114の他方の入力端子に接続される。各D型フリップフロップ110~112の出力端子Qに現れる信号は、それぞれクロック信号CK0~CK2となる。このうち、クロック信号CK0,CK2が、カウンタ101の出力信号となる。図6bは、カウンタ101に関連する各信号のタイミング図である。同図に示すように、クロック信号CK0,CK1,CK2はそれぞれ、クロック信号CK_00の2倍,4倍,8倍の周期を有するクロック信号となる。図5に戻る。シフトレジスタ102は、クロック信号CK0に基づき、中間信号DSELI0T<3:0>を生成する回路である。なお、DSELI0T<3:0>と表記しているのは、DSELI0T<0>~DSELI0T<3>の意味である。これは、後述する他の信号についても同様である。シフトレジスタ102にも、コントロールロジック回路63からリセット信号RESETが供給される。図7aは、シフトレジスタ102の回路図である。同図に示すように、シフトレジスタ102は、D型フリップフロップ120~123を有している。このうち、D型フリップフロップ121~123の構成は、上述したD型フリップフロップ110~112と同様である。一方、D型フリップフロップ120は、上述したD型フリップフロップ110~112において、リセット端子Rをセット端子Sに置き換えた構成を有している。これにより、D型フリップフロップ120の出力端子Q,/Qは、セット端子Rの入力が活性化されたことに応じて、それぞれハイ及びロウにセットされる。D型フリップフロップ120~123のクロック端子には、クロック信号CK0の反転信号が供給される。また、D型フリップフロップ120のセット端子及びD型フリップフロップ121~123のリセット端子には、リセット信号RESETが供給される。また、D型フリップフロップ120の入力端子DはD型フリップフロップ123の出力端子Qに、D型フリップフロップ121の入力端子DはD型フリップフロップ120の出力端子Qに、D型フリップフロップ122の入力端子DはD型フリップフロップ121の出力端子Qに、D型フリップフロップ123の入力端子DはD型フリップフロップ122の出力端子Qに、それぞれ接続される。中間信号DSELI0T<0>~DSELI0T<3>はそれぞれ、D型フリップフロップ120~123の出力端子Qから取り出される。図7bは、シフトレジスタ102に関連する各信号のタイミング図である。同図に示すように、リセット信号RESETが活性状態である間には、中間信号DSELI0T<0>が活性化されている。リセット信号RESETが非活性に戻ると、クロック信号CK0の次の立ち下がりエッジで、中間信号DSELI0T<0>が非活性となり、代わって中間信号DSELI0T<1>が活性化される。以後同様に、クロック信号CK0の立ち下がりエッジが到来するごとに、中間信号DSELI0T<2>、中間信号DSELI0T<3>、中間信号DSELI0T<0>の順で、順次繰り返し活性化される。各信号の活性期間はクロック信号CK0の1周期分の長さであり、これはクロック信号CK_00の2周期分に相当する。図5に戻る。シフトレジスタ103は、クロック信号CK2に基づき、中間信号DSELIST<3:0>を生成する回路である。シフトレジスタ103にも、コントロールロジック回路63からリセット信号RESETが供給される。図8aは、シフトレジスタ102の回路図である。同図に示すように、シフトレジスタ102は、D型フリップフロップ125~128を有している。このうち、D型フリップフロップ125の構成は、上述したD型フリップフロップ120と同様である。また、D型フリップフロップ126~128の構成は、上述したD型フリップフロップ121~123と同様である。D型フリップフロップ125~128のクロック端子には、クロック信号CK2の反転信号が供給される。また、D型フリップフロップ125のセット端子及びD型フリップフロップ126~128のリセット端子には、リセット信号RESETが供給される。また、D型フリップフロップ125の入力端子DはD型フリップフロップ128の出力端子Qに、D型フリップフロップ126の入力端子DはD型フリップフロップ125の出力端子Qに、D型フリップフロップ127の入力端子DはD型フリップフロップ126の出力端子Qに、D型フリップフロップ128の入力端子DはD型フリップフロップ127の出力端子Qに、それぞれ接続される。中間信号DSELIST<0>~DSELIST<3>はそれぞれ、D型フリップフロップ126,127,128,125の出力端子Qから取り出される。図8bは、シフトレジスタ103に関連する各信号のタイミング図である。同図に示すように、リセット信号RESETが活性状態である間には、中間信号DSELIST<3>が活性化されている。リセット信号RESETが非活性に戻ると、クロック信号CK2の次の立ち下がりエッジで、中間信号DSELIST<3>が非活性となり、代わって中間信号DSELIST<0>が活性化される。以後同様に、クロック信号CK2の立ち下がりエッジが到来するごとに、中間信号DSELIST<1>、中間信号DSELIST<2>、中間信号DSELIST<3>の順で、順次繰り返し活性化される。各信号の活性期間はクロック信号CK2の1周期分の長さであり、これはクロック信号CK_00の8周期分に相当する。図5に戻る。デコーダ104は、図4に示した層アドレス発生回路46に記憶される層アドレスLIDに基づき、スライス識別情報SID<3:0>を生成する回路である。ここではコアチップの積層枚数を4としているので、層アドレスLIDは2ビットの情報である。図9は、デコーダ104の回路図である。同図に示すように、デコーダ104はアンド回路130~133を有しており、アンド回路130には層アドレスLID<0>の反転値と層アドレスLID<1>の反転値とが、アンド回路131には層アドレスLID<0>と層アドレスLID<1>の反転値とが、アンド回路132には層アドレスLID<0>の反転値と層アドレスLID<1>とが、アンド回路133には層アドレスLID<0>と層アドレスLID<1>とが、それぞれ入力される。スライス識別情報SID<3:0>はそれぞれ、アンド回路130~133の出力端子から取り出される。以上の構成により、層アドレスLID<1:0>とスライス識別情報SID<3:0>の対応関係は、次の表1のようになる。図5に戻る。マルチプレクサ105は、中間信号DSELIST<3:0>及びスライス識別情報SID<3:0>を受け、リードデータの出力期間を示す出力期間指示信号DSELSIDTを生成する回路である。図10は、マルチプレクサ105の回路図である。同図に示すように、マルチプレクサ105はスリーステイトバッファ140~143を有している。スリーステイトバッファ140~143の入力端子には、それぞれ中間信号DSELIST<3:0>が入力される。スリーステイトバッファ140~143の制御端子には、それぞれスライス識別情報SID<0>~SID<3>が入力される。出力期間指示信号DSELSIDTは、スリーステイトバッファ140~143それぞれの出力信号の合成信号である。以上の構成により、出力期間指示信号DSELSIDTは、コアチップCC0では中間信号DSELIST<0>に、コアチップCC1では中間信号DSELIST<1>に、コアチップCC2では中間信号DSELIST<2>に、コアチップCC3では中間信号DSELIST<3>に、それぞれ等しい信号となる。図5に戻る。アンド演算回路106は、中間信号DSELI0T<3:0>及び中間信号DSELIST<0>を受け、入力タイミング指示信号DSELIT<3:0>を生成する回路である。また、アンド演算回路107は、中間信号DSELI0T<3:0>及び出力期間指示信号DSELSIDTを受け、出力タイミング指示信号DSELOT<3:0>を生成する回路である。図11a及び図11bはそれぞれ、アンド演算回路106,107の回路図である。また、図12は、入力タイミング指示信号DSELIT<3:0>及び出力タイミング指示信号DSELOT<3:0>、並びに関連する各信号のタイミング図である。図12には、コアチップCC1での各信号を示している。一部の信号の末尾に付した角括弧内の数字は、その信号にかかるコアチップを示している。まず、図11aに示すように、アンド演算回路106はアンド回路150~153を有している。アンド回路150~153には、それぞれ中間信号DSELI0T<3:0>が入力されるとともに、中間信号DSELIST<0>が共通に供給される。入力タイミング指示信号DSELIT<3:0>はそれぞれ、アンド回路150~153の出力端子から取り出される。これにより、図12に示すように、入力タイミング指示信号DSELIT<3:0>は、中間信号DSELIST<0>が活性化されている間、中間信号DSELI0T<3:0>に等しい信号となり、それ以外の期間にはロウに固定される。入力タイミング指示信号DSELIT<3:0>が活性化される期間は、各コアチップで共通となる。次に、図11bに示すように、アンド演算回路107はアンド回路155~158を有している。アンド回路155~158には、それぞれ中間信号DSELI0T<3:0>が入力されるとともに、出力期間指示信号DSELSIDTが共通に供給される。出力タイミング指示信号DSELOT<3:0>はそれぞれ、アンド回路155~158の出力端子から取り出される。これにより、図12に示すように、出力タイミング指示信号DSELOT<3:0>は、出力期間指示信号DSELSIDTが活性化されている間、中間信号DSELI0T<3:0>に等しい信号となり、それ以外の期間にはロウに固定される。出力タイミング指示信号DSELOT<3:0>が活性化される期間は、コアチップごとに異なることになる。具体的には、コアチップCC0からコアチップCC3の順で順次、出力タイミング指示信号DSELOT<3:0>が活性化される。図5に戻る。FIFO108は、カラムデコーダ52を介してメモリセルアレイ50図4に記憶されているデータリードデータを受け取り、データ用電流パスDLを介して、インタフェースチップIF内のデータラッチ回路25に出力する回路である。上述したように、このデータ用電流パスDLは図2aに示すタイプの貫通電極TSV1を含んで構成され、各コアチップにより共通に使用される。また、FIFO108がカラムデコーダ52からリードデータを受け取るタイミングは入力タイミング指示信号DSELIT<3:0>によって制御され、FIFO108がデータ用電流パスDLにリードデータを出力するタイミングは出力タイミング指示信号DSELOT<3:0>によって制御される。図13は、FIFO108の回路図である。また、図14は、カラムデコーダ52からFIFO108に供給されるデータDATA_IN、FIFO108が出力するデータDATA_OUT、及びこれらに関連する各信号のタイミング図である。図13に示すように、FIFO108は、スリーステイトバッファ160~171を有している。スリーステイトバッファ160~163の入力端子には、カラムデコーダ52から供給されるデータDATA_INが共通に供給される。スリーステイトバッファ160~163の制御端子には、それぞれ入力タイミング指示信号DSELIT<0>~DSELIT<3>が供給される。スリーステイトバッファ168~171の入力端子は、それぞれ配線W1~W4を介して、スリーステイトバッファ160~163の出力端子に接続される。スリーステイトバッファ168~171の制御端子には、それぞれ出力タイミング指示信号DSELOT<0>~DSELOT<3>が供給される。スリーステイトバッファ164~167の入力端子はそれぞれ、スリーステイトバッファ168~171の入力端子に接続される。スリーステイトバッファ164の出力端子及び入力端子はともに、配線W1に接続される。ただし、出力端子は、対応する入力端子より配線W1の入力端に近い位置スリーステイトバッファ160の出力端子に近い位置に接続される。スリーステイトバッファ165~167についても、接続先がそれぞれ配線W2~W4であること以外は同様である。スリーステイトバッファ164~167の制御端子には、それぞれ入力タイミング指示信号DSELIT<0>~DSELIT<3>の反転信号が供給される。図14に示すように、データDATA_INは、メモリセルアレイ50図4からバースト出力された、4ビットのデータD0~D3により構成される。各データの活性期間は、図14に示すように、クロック信号CK_00の周期で2周期分である。ここで、図4に示したコントロールロジック回路63は、一斉出力を指示するリードコマンドを受け取った後、まず初めにロウ制御回路61及びカラム制御回路62を制御することにより、アドレス信号が示す4個のメモリセルから各1ビット計4ビット分のデータD0~D3をセンス回路53に取り出して、一時記憶させる。そして、カラムデコーダ52内のカラムスイッチを制御することにより、図14に示すように、入力タイミング指示信号DSELIT<0>~DSELIT<3>がそれぞれ活性化するタイミングに合わせて、FIFO108の入力端子にデータD0~D3をバースト入力する。これにより、FIFO108は、それぞれ入力タイミング指示信号DSELIT<0>~DSELIT<3>が活性化するタイミングで、データD0~D3を受け取ることが可能になる。入力タイミング指示信号DSELIT<0>に同期して入力されたデータD0は、図14に示すように、次に入力タイミング指示信号DSELIT<0>が活性化するまで、配線W1にホールド信号D_FF<0>として保持される。データD1~D3についても同様である。図14には、データD0~D3にそれぞれ対応するホールド信号D_FF<0>~D_FF<3>について、対応するデータを保持している期間を示している。データD0~D3が保持されている期間に出力タイミング指示信号DSELOT<3:0>が活性化されると、それに応じてスリーステイトバッファ168~171が順次活性化する。これにより、図14に示すように、FIFO108から4ビット分のデータDATA_OUTがバースト出力される。以上の構成により、コアチップCC0~CC3がそれぞれ出力するデータDATA_OUTリードデータは、シリアルに出力されることになる。つまり、図14に示すように、まず初めにコアチップCC0から4ビット分のリードデータがバースト出力され、続けてコアチップCC1から4ビット分のリードデータがバースト出力され、さらに続けてコアチップCC2から4ビット分のリードデータがバースト出力され、最後にコアチップCC3から4ビット分のリードデータがバースト出力されることになる。こうして各コアチップからシリアルに出力されたリードデータは、図2aに示したタイプの貫通電極TSV1を含む電流パスを介して、図4に示したデータラッチ回路25に供給される。上述したように、以上の説明は1つのデータ用電流パスに着目して行ったものである。データラッチ回路25には、この1つのデータ用電流パスを介して、16ビット=コアチップ数4×バースト出力ビット数4のリードデータがシリアルに供給される。しかし実際には、上述したように、バンク数、プリフェッチ数、及びデータ入出力端子の数を乗算することにより得られる数のデータ用電流パスが存在し、それぞれを経由して、各コアチップから16ビットのリードデータがシリアルに供給される。データラッチ回路25及び入出力バッファ回路23は、こうして各コアチップから複数本のデータ用電流パスを介してパラレルに供給されるリードデータを、各データ入出力端子14を介して外部に出力する出力回路第2の出力回路として機能する。具体的には、まずデータラッチ回路25は、各コアチップから供給されるリードデータを、データ入出力端子14ごとにシリアル変換し、入出力バッファ回路23に供給する。そして、入出力バッファ回路23が入出力用クロック信号LCLKに同期した出力動作を行うことにより、各コアチップから出力されたリードデータは、外部クロック信号CK,/CKに同期して、各データ入出力端子14から出力される。以上説明したように、本実施の形態による半導体装置10によれば、各コアチップからシリアルに、しかも間をおかずにリードデータを出力できるので、データ用電流パスをコアチップ間で共有してもリードデータの衝突が発生することはなく、オーバーヘッドも生じない。したがって、データ用電流パスの占有面積を最小化でき、かつ動作速度の低下も抑制できる。以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施の形態では、各コアチップが、1つのデータ用電流パスを介して、それぞれ4ビットのリードデータをバースト出力するとしたが、各コアチップが1つのデータ用電流パスを介して出力するリードデータは、それぞれ1ビット以上であればよい。各コアチップは、こうして出力するリードデータのビット数が2以上である場合に、バースト出力を行うことになる。"