"メモリセルの列に対応して配置される一対の第1のビット線に接続される2つのデータ保持ノードを有してクロスカップル接続された一対のインバータからなるラッチ回路と、上記一対の第1のビット線と上記一対のインバータの各データ保持ノードとの間にそれぞれ設けられた一対の第1のスイッチ部と、上記一対の第1のスイッチ部の導通を制御する第1のワード線とを備えて構成される半導体記憶装置のメモリセルであって、複数個の上記メモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して1ビットが1個の上記メモリセルで構成される第1のモードと、複数個の上記メモリセルの各データ保持ノードを並列に接続して1ビットが複数個の上記メモリセルで構成される第2のモードを選択的に切り換える第2のスイッチ部とを備えた半導体記憶装置において、第2のワード線からの信号に応答して、複数個の上記メモリセルの各データ保持ノードのうちの1つのデータ保持ノードを第2のビット線に接続する第3のモードと、接続しない第4のモードとを選択的に切り換える第3のスイッチ部をさらに備えたことを特徴とする半導体記憶装置。上記第2のモードは、2個の上記メモリセルの各データ保持ノードを並列に接続して1ビットが第1及び第2のメモリセルで構成されたことを特徴とする請求項1記載の半導体記憶装置。上記第3のスイッチ部は、上記第3のモードにおいて、上記第2のワード線からの信号に応答して、上記第1のメモリセルの各データ保持ノードのうちの1つのデータ保持ノードを一対の第2のビット線のうちの一方のビット線に接続し、上記第2のメモリセルの各データ保持ノードのうちの1つのデータ保持ノードを一対の第2のビット線のうちの他方のビット線に接続したことを特徴とする請求項2記載の半導体記憶装置。上記第3のスイッチ部は、上記第3のモードにおいて、上記第2のワード線からの信号に応答して、上記第1のメモリセルの各データ保持ノードのうちの1つのデータ保持ノードを一対の第2のビット線のうちの一方のビット線に接続し、上記第2のメモリセルの各データ保持ノードのうちの1つのデータ保持ノードを一対の第2のビット線のうちの一方のビット線に接続したことを特徴とする請求項2記載の半導体記憶装置。上記第2のスイッチ部により上記第1のモードが設定されかつ上記第3のスイッチ部により上記第4のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第1のスイッチ部及び上記一対の第1のビット線を介して差動で読み出され、上記第2のスイッチ部により上記第1のモードが設定されかつ上記第3のスイッチ部により上記第3のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第3のスイッチ部及び上記一対の第2のビット線を介してシングルエンドで読み出され、上記第2のスイッチ部により上記第2のモードが設定されかつ上記第3のスイッチ部により上記第4のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第1のスイッチ部及び上記一対の第1のビット線を介して差動で読み出され、上記第2のスイッチ部により上記第2のモードが設定されかつ上記第3のスイッチ部により上記第3のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第3のスイッチ部及び上記一対の第2のビット線を介して差動で読み出されることを特徴とする請求項3記載の半導体記憶装置。所定の第1の方向で互いに隣接する上記各メモリセルで上記第1のビット線を共有するように構成したことを特徴とする請求項1乃至5のうちのいずれか1つに記載の半導体記憶装置。上記第1の方向に実質的に直交する第2の方向で互いに隣接する上記各メモリセルで上記第1のワード線を共有するように構成したことを特徴とする請求項6記載の半導体記憶装置。すなわち、第1の従来例では、SRAMの低電圧動作性能がシステム全体の低電源電圧特性を制限してしまい、低電源電圧で動かなくなるという問題点があった。これに対する解法として、容量が半分になるが1ビット当たりのトランジスタを倍増させることで、低電圧特性を強化する第2の従来例に係る半導体記憶装置が提案されている。しかしながら、第2の従来例に係る半導体記憶装置における7T/14TSRAMの構成はシングルポートであり、信号処理用途で特に必要とされるマルチポートには対応していない。7T/14TSRAMの構成のままでは、複数の同時読み書き要求を個別に処理せざるを得ず、読み書き時間が必要とし、それが遅延時間となるという問題点があった。本発明の目的は以上の問題点を解決し、第2の従来例に係る半導体記憶装置において、信号処理で重要となるマルチポート半導体記憶装置を提供することにある。本発明に係る半導体記憶装置は、メモリセルの列に対応して配置される一対の第1のビット線に接続される2つのデータ保持ノードを有してクロスカップル接続された一対のインバータからなるラッチ回路と、上記一対の第1のビット線と上記一対のインバータの各データ保持ノードとの間にそれぞれ設けられた一対の第1のスイッチ部と、上記一対の第1のスイッチ部の導通を制御する第1のワード線とを備えて構成される半導体記憶装置のメモリセルであって、複数個の上記メモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して1ビットが1個の上記メモリセルで構成される第1のモードと、複数個の上記メモリセルの各データ保持ノードを並列に接続して1ビットが複数個の上記メモリセルで構成される第2のモードを選択的に切り換える第2のスイッチ部とを備えた半導体記憶装置において、第2のワード線からの信号に応答して、複数個の上記メモリセルの各データ保持ノードのうちの1つのデータ保持ノードを第2のビット線に接続する第3のモードと、接続しない第4のモードとを選択的に切り換える第3のスイッチ部をさらに備えたことを特徴とする。上記半導体記憶装置において、上記第2のモードは、2個の上記メモリセルの各データ保持ノードを並列に接続して1ビットが第1及び第2のメモリセルで構成されたことを特徴とする。また、上記半導体記憶装置において、上記第3のスイッチ部は、上記第3のモードにおいて、上記第2のワード線からの信号に応答して、上記第1のメモリセルの各データ保持ノードのうちの1つのデータ保持ノードを一対の第2のビット線のうちの一方のビット線に接続し、上記第2のメモリセルの各データ保持ノードのうちの1つのデータ保持ノードを一対の第2のビット線のうちの他方のビット線に接続したことを特徴とする。さらに、上記半導体記憶装置において、上記第3のスイッチ部は、上記第3のモードにおいて、上記第2のワード線からの信号に応答して、上記第1のメモリセルの各データ保持ノードのうちの1つのデータ保持ノードを一対の第2のビット線のうちの一方のビット線に接続し、上記第2のメモリセルの各データ保持ノードのうちの1つのデータ保持ノードを一対の第2のビット線のうちの一方のビット線に接続したことを特徴とする。またさらに、上記半導体記憶装置において、上記第2のスイッチ部により上記第1のモードが設定されかつ上記第3のスイッチ部により上記第4のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第1のスイッチ部及び上記一対の第1のビット線を介して差動で読み出され、上記第2のスイッチ部により上記第1のモードが設定されかつ上記第3のスイッチ部により上記第3のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第3のスイッチ部及び上記一対の第2のビット線を介してシングルエンドで読み出され、上記第2のスイッチ部により上記第2のモードが設定されかつ上記第3のスイッチ部により上記第4のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第1のスイッチ部及び上記一対の第1のビット線を介して差動で読み出され、上記第2のスイッチ部により上記第2のモードが設定されかつ上記第3のスイッチ部により上記第3のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第3のスイッチ部及び上記一対の第2のビット線を介して差動で読み出されることを特徴とする。さらに、上記半導体記憶装置において、所定の第1の方向で互いに隣接する上記各メモリセルで上記第1のビット線を共有するように構成したことを特徴とする。またさらに、上記半導体記憶装置において、上記第1の方向に実質的に直交する第2の方向で互いに隣接する上記各メモリセルで上記第1のワード線を共有するように構成したことを特徴とする。本発明に係る半導体記憶装置によれば、従来技術に比較してより低い電源電圧で動作するマルチポート半導体記憶装置を提供することができる。特に、追加の読み出しポート回路を設けたのでいわゆるディスターブフリーの読み出し動作のための静的ノイズマージンを気にせずに動作させることができる。その結果、しきい値電圧変動のもとで従来技術に比較して安定して動作することができる。本発明者による65nmのトリプルウェルプロセスを使用して試作された試作デバイスによる測定結果によれば、追加の読み出しポート回路を使用して高信頼性モードの読み出し動作では、しきい値電圧の変動を抑制することができ、動作電圧を0.45Vに低下させることができた。これに対して、従来の内部読み出しポートを使用した高信頼性モードの読み出し動作では、0.54Vの動作電圧を必要とした。さらに、記半導体記憶装置において、所定の第1の方向で互いに隣接する上記各メモリセルで上記第1のビット線を共有するように構成し、もしくは、上記第1の方向に実質的に直交する第2の方向で互いに隣接する上記各メモリセルで上記第1のワード線を共有することにより、従来技術に比較して占有面積を大幅に削減できる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。図1は本発明の一実施形態に係るSRAMの2個のメモリセルMC0,MC1の構成を示す回路図である。本発明に係る実施形態のSRAMは、第2の従来例に係る図19のSRAMに比較して、専用の読み出しポート回路RP1,RP0をそれぞれさらに含むメモリセルMC1,MC0を備え、9T/18TデュアルポートSRAMを構成したことを特徴としている。ここで、追加の読み出しポート回路RP1,RP0は、ディスターブフリーDisturbfreeであることにより、第2の従来例に係る7T/14TSRAMより低い電圧で動作することができる。ここで、ディスターブフリーとは、読み出し時に内部データの破壊がないこと、すなわち、外部回路からの影響なしに内部データを読み出すことができるという特有の効果を有する。提案されたSRAMは、1対の9個のトランジスタを用いて標準電圧で動作する通常モードと、18個のトランジスタを用いて上記標準電圧よりも低い低電圧で動作する高信頼性モードとを有する。ここで、2つのモードを組み込むために、インターリーブされたビット線方式を採用しており、当該提案された9T/18TSRAMは、マルチメディアプロセッサやマルチコアDSPのアーキテクチャでの使用に適している。図1において、本実施形態に係るSRAMは、SRAMに用いられるメモリセルMC0,MC1を2個連結した回路構成を有する。ここで、メモリセルMC0,MC1は、各々の出力端子データ保持ノードが当該メモリセルの列に対応して配置される一対のビット線BL,/BLの各々に至る経路に接続されるクロスカップル接続された一対のインバータV2,V1それぞれMOSトランジスタP1,P2,N1,N2、及びMOSトランジスタP5,P6,N5,N6で構成される。からなるラッチ回路と、ビット線BL,/BLとインバータの出力端子との間に設けられた転送ゲートである一対のスイッチ部MOSトランジスタN3,N4、及びMOSトランジスタN7,N8で構成される。と、スイッチ部の導通を制御し得る2本のワード線WL0,WL1とから構成される。制御線/CLをローレベル以下、Lレベルという。としたとき、MOSトランジスタP3,P4がオンされて各インバータV1,V3の各出力端子が導通しかつ各インバータV2,V4の各出力端子が導通することにより、2個のメモリセルMC0,MC1が連結して1ビット領域となり、1ビット/2セルモードのブロック高信頼性モードのブロック:図18ではブロックBLK4~BLK5を構成する。一方、制御線/CLをハイレベル以下、Hレベルという。としたとき、MOSトランジスタP3,P4がオフされて各インバータV1,V3の各出力端子が遮断されかつ各インバータV2,V4の各出力端子が遮断されることにより、2個のメモリセルMC0,MC1が遮断されてそれぞれで1ビットで合計2ビット領域となり、それぞれ1ビット/1セルモードのブロック通常モードのブロック:図18ではブロックBLK0~BLK3を構成する。2個のメモリセルMC0,MC1を連結したものを1ビット領域とする1ビット/2セルモードにおいては、2個のメモリセルMC0,MC1には同じデータが保持ざれるため、読み出し又は書き込み動作の際は、2本のワード線WL0,WL1がハイモードHにドライブされるWL0=H,WL1=H。なお、1ビット/1セルモードと1ビット/2セルモードの両方のモードにおいて、ワード線WL0,WL1の制御を除いて、読み出しアクセスと書き込みアクセスは同じ処理となる。インバータV2の出力端子は読み出しポート回路RP1のMOSトランジスタN10,N9を介して追加のビット線/RBLに接続され、インバータV3の出力端子は読み出しポート回路RP0のMOSトランジスタN11,N12を介して追加のビット線/RBLに接続される。データの読み出し時には、MOSトランジスタN9,N11の各ゲートに接続された読み出しワード線RWLはHレベルにセットされ、データの読み出しのためのプリチャージによりビット線/RBLはHレベルに充電されるが、格納データがHレベルのときはビット線/RBLはHレベルのままとなり当該データがセンスアンプに読み出される一方、格納データがLレベルのときはビット線/RBLは放電されることによりLレベルとなり当該データがセンスアンプに読み出される。以上説明したように、本実施形態に係るSRAMにおいては、制御線/CLは、通常モード/CL=H及び高信頼性モード/CLは=Lに切り替えるために設けられ、高信頼性モードでは、14Tビットセルペア又は18Tビットセルペアは、単一のビットセルとして機能し、9T/18Tビットセルでは、4つのNMOSトランジスタN9~N12と専用の読み出しビット線RBL及び/RBLが7T/14Tビットセルに追加されている。読み出しワード線RWLを読み出しポート回路RP1,RP0の制御のために追加されている。図2は図1のメモリセルを用いて構成された9T/18TSRAMの構成を示す回路図である。図2において、提案された9T/18TSRAMの読み出しポート回路RP1,RP0を有するインターリーブビット線の配列構造を示しており、追加のビット線RBLは、左上と右下又は右上、左下のビットセルで共有されている。読み出しワード線RWLはまた共有されているが、他のすべてのビットセルに接続されている。図2から明らかなように、左右方向で互いに隣接する各メモリセルでビット線を共有し、上下方向で互いに隣接する各メモリセルでワード線を共有することで、本実施形態に係る9T/18TSRAMの面積を縮小し、その面積のオーバーヘッドを低減するために、読み出しポート回路RP1,RP0のインターリーブビット線の配列構造を使用している。左右のビットセルのペアが追加のビット線RBLを共有しており、その代わりに、2本の読み出しワード線RWLは、ビットセルアレイの各行を介して相互接続する必要がある。例えば、図2の読み出しワード線RWL0がアサートされると、Row0及びRow1における偶数列の読み出しポートはアクティブになる。格納されているデータは、ビット線RBLを介して読み出される。制御線/CLがアサートされるとき、すべてのビット線RBLのペアは差動読み出しのために使用される。その結果、追加のマルチプレクサ図示せず。をシングルエンド又は差動読み出しを選択するために必要とする。さらに、提案された9T/18TSRAMは他方の内側読み出しポート回路を有する。なぜならば、当該SRAMはデュアルポートSRAMであり、データは内側のビット線BLのペアから読み出されるとともに、外側の読み出しポート回路RP1,RP0を介して読み出される。従って、9T/18TSRAMは7T/14TSRAMより広いメモリ帯域幅を実現している。これは、ビデオ処理、マルチコアDSPアーキテクチャなどのマルチメディアプロセッサ用に有用である。図2においては、左右方向で互いに隣接する各メモリセルでビット線を共有し、上下方向で互いに隣接する各メモリセルでワード線を共有しているが、本発明はこれに限らず、所定の第1の方向で互いに隣接する各メモリセルでビット線を共有し、上記第1の方向に実質的に直交する第2の方向で互いに隣接する上記各メモリセルでワード線を共有してもよい。図3aはシングルポートSRAMと2個のプロセッサPRA,PRBとの間の1リードライトのメモリアクセスを示す回路図であり、図3bは図3aのメモリアクセス時の読み出し又は書き込みの時分割アクセスを示すタイミングチャートである。また、図4aはデュアルポートSRAMと2個のプロセッサPRA,PRBとの間の2リードライトのメモリアクセスを示す回路図であり、図4bは図4aのメモリアクセス時の読み出し又は書き込みの同時アクセスを示すタイミングチャートである。図3及び図4において、PRA,PRBはプロセッサを示し、BUSはデータバスを示す。従来技術では、図3の1リードライトのメモリアクセスであるが、本実施形態に係るSRAMでは2リードライトのメモリアクセスであり、デュアルポートで1サイクルで同時に複数のプロセッサPRA,PRBがそれぞれバスBUSA,BUSBを介してSRAMにアクセスすることができるという作用効果を有する。本実施形態に係る9T/18TSRAMは、4種類の読み出しモードを有しており、それらを図5及び図6に示す。図5aは図1のSRAMの通常モード標準電圧動作時において、内側ビット線BL,/BLを介した差動読み出しを示す回路図であり、図5bは図1のSRAMの通常モード標準電圧動作時において、外側ビット線RBL,/RBLを介したシングルエンド読み出しを示す回路図である。また、図6aは図1のSRAMの高信頼性モード低電圧動作時において、内側ビット線BL,/BLを介した差動読み出しを示す回路図であり、図6bは図1のSRAMの高信頼性モード低電圧動作時において、外側ビット線RBL,/RBLを介した差動読み出しを示す回路図である。図5の通常モード標準電圧動作時において、制御線/CLはHレベルとなり、MOSトランジスタP3,P4がオフされ、1ビット/1セルモードとなっている。ここで、ワード線WL1をHレベルとすれば、図5aに示すように、インバータV1,V2からなるラッチ回路から格納データがそれぞれビット線BL,/BLを介してセンスアンプSAに差動読み出しで読み出される。また、読み出しワード線RWLをHレベルとすれば、図5bに示すように、インバータV1,V2からなるラッチ回路から格納データがそれぞれ読み出しポート回路RP1,RP0及びビット線/RBL,RBLを介してセンスアンプSA1,SA2にそれぞれシングルエンドで読み出される。図6の高信頼性モード低電圧動作時において、制御線/CLはLレベルとなり、MOSトランジスタP3,P4がオンされ、1ビット/2セルモードとなっている。ここで、ワード線WL1をHレベルとすれば、図6aに示すように、インバータV1,V2からなるラッチ回路から格納データがそれぞれビット線BL,/BLを介してセンスアンプSAに差動読み出しで読み出される。また、読み出しワード線RWLをHレベルとすれば、図6bに示すように、インバータV1,V2からなるラッチ回路から格納データがそれぞれ読み出しポート回路RP1,RP0及びビット線/RBL,RBLを介してセンスアンプSAに差動読み出しで読み出される。以上説明したように、本実施形態によれば、書き込み動作については、標準動作モードと高信頼性モードとの間に相違点があり、通常モードの書き込み動作では、その条件は、従来の6TSRAMのと同様である。高信頼性モードの書き込み動作では、アクセストランジスタのコンダクタンスを確保するために、ビットセルのペアの両方のワード線がイネーブルされ、その結果、アクセストランジスタのコンダクタンスは、平均化されており、しきい値電圧のばらつきが抑制されることを示している。これにより、書き込みマージンが大きくなる。図7は本発明の第1の変形例に係るSRAMの2個のメモリセルMC0a,MC1aの構成を示す回路図である。図7の第1の変形例に係るSRAMは、図1の実施形態に比較して、以下の点が異なる。aNMOSトランジスタN9,N10からなる読み出しポート回路RP1に代えて、PMOSトランジスタP9,P10からなる読み出しポート回路RP1aを備えたこと。bNMOSトランジスタN11,N12からなる読み出しポート回路RP0に代えて、PMOSトランジスタP11,P12からなる読み出しポート回路RP0aを備えたこと。c読み出しワード線RWLに代えてその反転信号の信号線である読み出しワード線/RWLを備えたこと。以上のように構成しても、実施形態と同様の作用効果を有する。図8は本発明の第2の変形例に係るSRAMの2個のメモリセルMC0b,MC1の構成を示す回路図である。図8の第2の変形例に係るSRAMは、図1の実施形態に比較して、以下の点が異なる。aNMOSトランジスタN11,N12からなる読み出しポート回路RP0に代えて、ビット線/RBLに接続された、NMOSトランジスタN11a,N12aからなる読み出しポート回路RP0bを備えたこと。これにより、同一のビット線/RBLからデータの読み出しを行う。以上のように構成しても、上記の読み出し動作を除いて実施形態と同様の作用効果を有する。図9は本発明の第3の変形例に係るSRAMの2個のメモリセルMC0,MC1の構成を示す回路図である。図9の第3の変形例に係るSRAMは、図1の実施形態に比較して、以下の点が異なる。aNMOSトランジスタN9,N10からなる読み出しポート回路RP1に加えて、読み出しワード線RWL-1及びビット線/RBL-1に接続された、NMOSトランジスタN9-1,N10-1からなる読み出しポート回路RP1-1、...、読み出しワード線RWL-N-1及びビット線/RBL-N-1に接続された、NMOSトランジスタN9-N-1,N10-N-1からなる読み出しポート回路RP1-N-1を備え、複数N個の読み出しポート回路を備えたこと。bNMOSトランジスタN11,N12からなる読み出しポート回路RP0に加えて、読み出しワード線RWL-1及びビット線RBL-1に接続された、NMOSトランジスタN11-1,N12-1からなる読み出しポート回路RP0-1、...、読み出しワード線RWL-N-1及びビット線RBL-N-1に接続された、NMOSトランジスタN11-N-1,N12-N-1からなる読み出しポート回路RP0-N-1を備え、複数N個の読み出しポート回路を備えたこと。以上のように構成すると、3以上の複数ポート以上のマルチポートSRAMを構成できる。図10は本発明の一実施例に係る65nmプロセスにより試作された9T/18Tビットセルペアのレイアウトを示す平面図である。設計は以下の論理設計ルールに基づいており、すべてのトランジスタは最小サイズW/L=170/60μmを有する。このペアセルの面積は3.075×1.100μm2であり、それぞれ7T/14TSRAMの面積=2.43×1.1μm2及び2ビット8Tメモリセル=2.70×1.1μm2と比較して、26.54及び12.20のオーバーヘッドを有する。図10に示すように、左上部には別のメモリセルを挿入する一方、右下部には別のメメモリセルを挿入するように入れ子構造にすることで、SRAM全体の面積を小さくすることができる。図11は図10の9T/18Tビットセルペアを用いた9T/18TSRAMのマクロレイアウトを示す写真である。本発明者らは、測定及び評価のために65nmプロセス技術で128KbのSRAMマクロを試作した。9T/18TSRAMマクロのコアのサイズは1130×413μm2である。当該マクロは8つのブロックブロックサイズ、141×413μm2を含み、それぞれが16kbアレイ128行×8列×16ビットと、アドレスデコーダと、ライトドライバと、外側のシングルエンド読み出し用ビット線のためのインバータと、内側及び外側差動読み出し用ビット線のための2組のセンスアンプとを備えて構成される。センスアンプ回路では、一般的に使用されるラッチ型のセンスアンプを採用している。図12は試作された9T/18TSRAMにおいて4個の読み出し動作時の動作電圧に対するビット誤り率BERを示すグラフである。なお、周波数は1MHzであった。図12から明らかなように、通常モードの内側差動読み出しビット線及び外側シングルエンドビット線の場合において、最小動作電圧はそれぞれ0.67Vと0.72Vであった。ここで、シングルエンドビット線の場合における最小動作電圧は差動ビット線の場合に比較して50mVだけ悪化している。これは、シングルエンドビット線の場合はフルスイングを必要とするからである。しかしながら、高信頼性モードでは、外側ビット線の場合は、いわゆるディスターブフリーの差動読み出しのために、最小動作電圧を0.45V90mVの低下に低下させている一方、内側差動ビット線の場合は、最小動作電圧として0.54Vを必要としている。この最小動作電圧の低下は低電圧領域において消費電力量を大幅に低下させるという特有の効果を有する。基板バイアスを適用しかつ種々のプロセスコーナーでの動作を評価するために、SRAMマクロがトリプルウェルプロセスで設計された。言い換えれば、基板バイアス制御はグローバルなしきい値電圧変動を与え、このことはグローバルなしきい値変動のもとでの信頼性を評価できるといえる。しきい値電圧制御の精度を保証するために、特性測定のためにチップ上にPMOS及びNMOSのテストトランジスタを形成した。表1は、4つのプロセスコーナーFF、FS、SF及びSSがエミュレートされた基板バイアス設定を示す。ΔVtnは製造されたCCトランジスタからのNMOSトランジスタのしきい値電圧差を表し、Δ|Vtp|は製造されたCCトランジスタからのPMOSトランジスタのしきい値電圧差を表す。図13は試作された9T/18TSRAMにおいて通常モードの内側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Vddを示すグラフである。また、図14は試作された9T/18TSRAMにおいて通常モードの外側ビット線を介したシングルエンド読み出し時のアクセス時間に対する電源電圧Vddを示すグラフである。さらに、図15は試作された9T/18TSRAMにおいて高信頼性モードの内側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Vddを示すグラフである。またさらに、図16は試作された9T/18TSRAMにおいて高信頼性モードの外側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Vddを示すグラフである。図13~図16は、基板バイアスを表1に従って印加したときのアクセス時間に対する電源電圧を示す。アクセス時間は、クロックが立ち上がったときから出力が固定されるまでの時間であり、当該時間には、デコーダ、ワード線、ビット線のチャージ及びディスチャージ、センスアンプ、ターミナル入出力バッファにおける遅延時間を含む。基板バイアス電圧がビットセルアレイのみならず、入出力バッファを除くすべての周辺回路に対しても印加される。図13はノーマルモードにおける内側差動読み出しの結果を示しており、しきい値電圧変動の影響を最も大きく受けており、各動作電圧は広く変化している。図14はノーマルモードにおける外側シングルエンド読み出しの結果を示しており、データ読み出しのインバータはフルスイングを必要としており、これにより、FF及びSFのプロセスコーナーにおいて特に遅い動作を生じさせている。このことは、Hレベルの読み出し時でさえより強力なPMOSトランジスタがビット線をディスチャージするからであり、これにより、読み出し動作でエラーが発生する可能性がある。図15及び図16はそれぞれ高信頼性モードにおける内側差動読み出し及び外側差動読み出しの場合の結果を示す。外側差動読み出しの場合はいわゆるディスターブフリーの特徴により、より改善された性能を示しているが、内側差動読み出しの場合においては、特にSFのプロセスコーナーでより遅い結果となっている。以上説明したように、本実施形態によれば、従来の7T/14TSRAMよりもより改善された動作電圧マージンを有する9T/18TSRAMを提供することができる。本実施形態に係る9T/18Tビットセルのトポロジーは、従来の7T/14Tセルと、追加の読み出しポート回路RP0,RP1で構成されている。9T/18TSRAMにおいて、追加の読み出しポート回路RP0,RP1がいわゆるディスターブフリーの読み出し動作のための静的ノイズマージンを気にせずに動作させることができる。その結果、9T/18TSRAMは、しきい値電圧変動のもとで7T/14TSRAMよりも安定して動作するという結果を得た。本発明者らは、65nmのトリプルウェルプロセスを使用して本実施形態に係るSRAMを試作した。測定結果は、追加の読み出しポート回路RP0,RP1を使用して高信頼性モードの読み出し動作では、しきい値電圧の変動を抑制することができ、動作電圧を0.45Vに低下させることができた。これに対して、従来の内側ポートを使用した高信頼性モードの読み出し動作では、0.54Vの動作電圧を必要とした。さらに、基板バイアス制御は従来の7T/14TSRAMの脆弱性を暴露し、本実施形態に係る9T/18TSRAMは、7T/14TSRAMより、種々のアンバランスなプロセスコーナー、特にSFのプロセスコーナーに対して、高い信頼性を有することを明らかにした。"