ホールを有する第1層間絶縁膜と、前記ホールの内壁面を覆うとともに、前記第1層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜と、前記ホール内において前記サイドウォール絶縁膜を介して埋め込まれたコンタクトプラグと、前記コンタクトプラグ及び前記サイドウォール絶縁膜を含む前記第1層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極と、前記下部電極を含む前記第1層間絶縁膜上を覆う第2層間絶縁膜と、前記コンタクトプラグ及び前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記第2層間絶縁膜を貫通し、前記下部電極の側端面の一部が表れ、かつ、前記第1層間絶縁膜の所定深さまで形成された開口部と、前記開口部を含む前記第2層間絶縁膜上の所定の領域に配されるとともに、前記開口部にて前記下部電極の側端面の一部と接続され、かつ、相変化材料よりなる相変化材料層と、前記相変化材料層上に配された上部電極と、を備えることを特徴とする半導体装置。ホールを有する第1層間絶縁膜と、前記ホール内に埋め込まれたコンタクトプラグと、前記コンタクトプラグを含む前記第1層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極と、前記下部電極を含む前記第1層間絶縁膜上を覆う第2層間絶縁膜と、前記コンタクトプラグが配された領域とは異なる領域の前記第2層間絶縁膜に形成されるとともに、前記下部電極に通ずる凹部と、前記下部電極上にて前記凹部の内壁面を覆うとともに、前記第1層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜と、前記凹部の領域内の前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記下部電極の側端面の一部が表れ、かつ、前記第1層間絶縁膜の所定深さまで形成された開口部と、前記サイドウォール絶縁膜及び前記開口部を含む前記第2層間絶縁膜上の所定の領域に配されるとともに、前記開口部にて前記下部電極の側端面の一部と接続され、かつ、相変化材料よりなる相変化材料層と、前記相変化材料層上に配された上部電極と、を備えることを特徴とする半導体装置。前記ホールは、マトリックス状に複数配され、前記開口部は、一方向に並んだ前記ホール間の1つ置きに形成され、各前記下部電極は、側端面の1箇所で前記相変化材料層と接続されることを特徴とする請求項1又は2記載の半導体装置。前記ホールは、マトリックス状に複数配され、前記開口部は、一方向に並んだ前記ホール間の全てに形成され、各前記下部電極は、側端面の2箇所で前記相変化材料層と接続されることを特徴とする請求項1又は2記載の半導体装置。前記相変化材料層及び前記上部電極は、前記一方向に連続して形成されていることを特徴とする請求項3又は4記載の半導体装置。前記相変化材料層及び前記上部電極は、前記一方向において島状に所定の間隔をおいて形成されていることを特徴とする請求項3又は4記載の半導体装置。前記開口部は、前記一方向に対する直角方向に延びた溝であることを特徴とする請求項3乃至6のいずれか一に記載の半導体装置。前記開口部は、前記一方向に対する直角方向に延びていないホールであることを特徴とする請求項3乃至6のいずれか一に記載の半導体装置。前記コンタクトプラグ及び前記下部電極は、シリコンピラーを用いた縦型トランジスタの前記シリコンピラーの真上に配されていることを特徴とする請求項1乃至8のいずれか一に記載の半導体装置。第1層間絶縁膜にホールを形成する工程と、前記ホールの内壁面を覆うとともに、前記第1層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜を形成する工程と、前記ホール内において前記サイドウォール絶縁膜を介してコンタクトプラグを埋め込む工程と、前記コンタクトプラグ及び前記サイドウォール絶縁膜を含む前記第1層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように下部電極を形成する工程と、前記下部電極を含む前記第1層間絶縁膜上に第2層間絶縁膜を成膜する工程と、前記コンタクトプラグ及び前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記第2層間絶縁膜を貫通し、前記下部電極の側端面の一部が表れ、かつ、前記第1層間絶縁膜の所定深さまで形成された開口部を形成する工程と、前記開口部を含む前記第2層間絶縁膜上に相変化材料よりなる相変化材料層を成膜する工程と、前記相変化材料層上に上部電極を成膜する工程と、前記上部電極及び前記相変化材料層の所定の領域をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法。第1層間絶縁膜にホールを形成する工程と、前記ホール内においてコンタクトプラグを埋め込む工程と、前記コンタクトプラグを含む前記第1層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極を形成する工程と、前記下部電極を含む前記第1層間絶縁膜上に第2層間絶縁膜を成膜する工程と、前記コンタクトプラグが配された領域とは異なる領域の前記第2層間絶縁膜において前記下部電極に通ずる凹部を形成する工程と、前記下部電極上にて前記凹部の内壁面を覆うとともに、前記第1層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜を形成する工程と、前記凹部の領域内の前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記下部電極の側端面の一部が表れ、かつ、前記第1層間絶縁膜の所定深さまで形成された開口部を形成する工程と、前記サイドウォール絶縁膜及び前記開口部を含む前記第2層間絶縁膜上に相変化材料よりなる相変化材料層を成膜する工程と、前記相変化材料層上に上部電極を成膜する工程と、前記上部電極及び前記相変化材料層の所定の領域をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法。前記下部電極を形成する工程では前記開口部となる領域にも形成され、前記開口部を形成する工程では前記前記開口部を形成する際に前記下部電極の一部がエッチングされることを特徴とする請求項10又は11記載の半導体装置の製造方法。本発明者は、非特許文献1に記載されている従来のエッジコンタクト型メモリセルについて分析検討を行った結果、以下のような問題点のあることを見出した。図43に非特許文献1から引用した図面を示す。図43のエッジコンタクト型メモリセルでは、層間絶縁膜101にコンタクトプラグ102が埋め込まれ、層間絶縁膜101上にコンタクトプラグ102と接続されるシート形状の下部電極103が形成され、下部電極103を含む層間絶縁膜101上に層間絶縁膜104が形成され、層間絶縁膜101、104においてコンタクトプラグ102と抵触しない領域に下部電極103の端面が露出した凹部105が形成され、凹部105を含む層間絶縁膜104上に相変化材料膜106が形成され、相変化材料膜106上に上部電極107が形成され、相変化材料膜106及び上部電極107を含む層間絶縁膜104上に層間絶縁膜108が形成され、層間絶縁膜108において上部電極107に通ずるコンタクトビア109が形成されている。下部電極103は、コンタクトプラグ102を介して、さらに下層に配置されたMOSトランジスタ等の選択デバイス図示せずに電気的に接続される。相変化材料膜106は、層間絶縁膜101、104に形成された凹部105に埋め込むように設けられる。凹部105内の相変化材料膜106の側面は、下部電極103のエッジが接触している。下部電極103の膜厚tを薄くすることで、下部電極103と相変化材料膜106との接触面積を低減できるので、PRAMの動作特性を改善することができる。ここで、凹部105は、コンタクトプラグ102との接触を防止するために、コンタクトプラグ102から距離dだけ離れた領域位置に形成される。PRAMのメモリセルの配置領域をできるだけ小さくして高密度化するには、距離dを小さくすることが考えられる。距離dを小さくする手法として、選択デバイスとして配置するMOSトランジスタを、4F2型Fは設計ルールと称するレイアウトに配置することが考えられる。4F2型のレイアウトは、シリコンピラーを用いた縦型トランジスタを用いることで実現できる例えば、特許文献1参照。しかしながら、図43に示したエッジコンタクト型メモリセルの記憶素子部は、製造ばらつきを考慮すると、コンタクトプラグ102と凹部105との間の距離dを縮小することが難しく、4F2型のレイアウトに対応させることが困難である。そのため、メモリセル領域の縮小が難しく、PRAMの高集積化を行うことが困難であった。従来のRRAMを有する半導体装置では、PRAMの高集積化を行うことが困難であった。本発明の第1の視点においては、PRAMを有する半導体装置において、ホールを有する第1層間絶縁膜と、前記ホールの内壁面を覆うとともに、前記第1層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜と、前記ホール内において前記サイドウォール絶縁膜を介して埋め込まれたコンタクトプラグと、前記コンタクトプラグ及び前記サイドウォール絶縁膜を含む前記第1層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極と、前記下部電極を含む前記第1層間絶縁膜上を覆う第2層間絶縁膜と、前記コンタクトプラグ及び前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記第2層間絶縁膜を貫通し、前記下部電極の側端面の一部が表れ、かつ、前記第1層間絶縁膜の所定深さまで形成された開口部と、前記開口部を含む前記第2層間絶縁膜上の所定の領域に配されるとともに、前記開口部にて前記下部電極の側端面の一部と接続され、かつ、相変化材料よりなる相変化材料層と、前記相変化材料層上に配された上部電極と、を備えることを特徴とする。本発明の第2の視点においては、PRAMを有する半導体装置において、ホールを有する第1層間絶縁膜と、前記ホール内に埋め込まれたコンタクトプラグと、前記コンタクトプラグを含む前記第1層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極と、前記下部電極を含む前記第1層間絶縁膜上を覆う第2層間絶縁膜と、前記コンタクトプラグが配された領域とは異なる領域の前記第2層間絶縁膜に形成されるとともに、前記下部電極に通ずる凹部と、前記下部電極上にて前記凹部の内壁面を覆うとともに、前記第1層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜と、前記凹部の領域内の前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記下部電極の側端面の一部が表れ、かつ、前記第1層間絶縁膜の所定深さまで形成された開口部と、前記サイドウォール絶縁膜及び前記開口部を含む前記第2層間絶縁膜上の所定の領域に配されるとともに、前記開口部にて前記下部電極の側端面の一部と接続され、かつ、相変化材料よりなる相変化材料層と、前記相変化材料層上に配された上部電極と、を備えることを特徴とする。本発明の第3の視点においては、PRAMを有する半導体装置の製造方法において、第1層間絶縁膜にホールを形成する工程と、前記ホールの内壁面を覆うとともに、前記第1層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜を形成する工程と、前記ホール内において前記サイドウォール絶縁膜を介してコンタクトプラグを埋め込む工程と、前記コンタクトプラグ及び前記サイドウォール絶縁膜を含む前記第1層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように下部電極を形成する工程と、前記下部電極を含む前記第1層間絶縁膜上に第2層間絶縁膜を成膜する工程と、前記コンタクトプラグ及び前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記第2層間絶縁膜を貫通し、前記下部電極の側端面の一部が表れ、かつ、前記第1層間絶縁膜の所定深さまで形成された開口部を形成する工程と、前記開口部を含む前記第2層間絶縁膜上に相変化材料よりなる相変化材料層を成膜する工程と、前記相変化材料層上に上部電極を成膜する工程と、前記上部電極及び前記相変化材料層の所定の領域をエッチングする工程と、を含むことを特徴とする。本発明の第4の視点においては、PRAMを有する半導体装置の製造方法において、第1層間絶縁膜にホールを形成する工程と、前記ホール内においてコンタクトプラグを埋め込む工程と、前記コンタクトプラグを含む前記第1層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極を形成する工程と、前記下部電極を含む前記第1層間絶縁膜上に第2層間絶縁膜を成膜する工程と、前記コンタクトプラグが配された領域とは異なる領域の前記第2層間絶縁膜において前記下部電極に通ずる凹部を形成する工程と、前記下部電極上にて前記凹部の内壁面を覆うとともに、前記第1層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜を形成する工程と、前記凹部の領域内の前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記下部電極の側端面の一部が表れ、かつ、前記第1層間絶縁膜の所定深さまで形成された開口部を形成する工程と、前記サイドウォール絶縁膜及び前記開口部を含む前記第2層間絶縁膜上に相変化材料よりなる相変化材料層を成膜する工程と、前記相変化材料層上に上部電極を成膜する工程と、前記上部電極及び前記相変化材料層の所定の領域をエッチングする工程と、を含むことを特徴とする。本発明によれば、コンタクトプラグと開口部との距離が小さくても、開口部を形成する際に、サイドウォール絶縁膜によって確実に開口部がコンタクトプラグに接続しないようにすることができるので、開口部に表れる下部電極の側端面を相変化材料層に接続したエッジコンタクト型の不揮発性メモリ素子と、シリコンピラーを用いた縦型トランジスタとからなるメモリセルを4F2型レイアウトに配置することができるようになる。これにより、メモリセルの配置領域占有面責を削減し、集積度の高いPRAMを製造することができる。[実施形態1]本発明の実施形態1に係る半導体装置について図面を用いて説明する。図1は、n行m列のマトリックス構造のPRAMを有する半導体装置のメモリセルアレイの一例を模式的に示した回路図である。図2は、本発明の実施形態1に係る半導体装置におけるPRAMの構成を模式的に示した図3~図5のA-A間の断面図である。図3は、本発明の実施形態1に係る半導体装置におけるPRAMの構成を模式的に示した図2、図5のB-B間の断面図である。図4は、本発明の実施形態1に係る半導体装置におけるPRAMの構成を模式的に示した図2、図5のC-C間の断面図である。図5は、本発明の実施形態1に係る半導体装置におけるPRAMの構成を模式的に示した図2~図4のD-D間の略透視平面図、及び、上面図である。PRAMを有する半導体装置では、不揮発性メモリ素子の記録層を構成する相変化材料の相状態によってデータを記憶しており、記録層を構成する相変化材料は、アモルファス相非晶質相及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。つまり、PRAMに用いている相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、この現象を利用して、データを記録することができる。相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。相変化材料をアモルファス状態とするためには、高電圧で短いパルスを加え、融点以上の温度に一旦加熱した後、急冷すればよい。一方、相変化材料を結晶状態とするためには、低電圧で長いパルスを加え、結晶化温度以上、融点未満の温度に保持すればよい。加熱は通電によって行い、加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。図1に示すように、このPRAMは、n本のワード線W1~Wnと、m本のビット線B1~Bmと、これらのワード線W1~Wnとビット線B1~Bmの各交点に配置されたメモリセルMC1、1~MCn、mと、を備えている。ワード線W1~Wnは、電圧を制御するロウデコーダ201に接続されて、ビット線B1~Bmは、電圧を制御するカラムデコーダ202に接続されている。各メモリセルMC1、1~MCn、mは、夫々対応するビット線B1~Bmとグランド205との間に直列に接続されたトランジスタ203及び不揮発性メモリ素子204によって構成されている。トランジスタ203の制御端子は、夫々対応するワード線W1~Wnに接続されている。ワード線W1~Wnは、2FのピッチFは設計ルールで配置され、ビット線も2Fのピッチで配置されることで4F2型レイアウトを構成している。このような構成のPRAMを有する半導体装置不揮発性半導体記憶装置は、ロウデコーダ201によってワード線W1~Wnのいずれか一つを活性化し、この状態でビット線B1~Bmの少なくとも1本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタがオンするため、対応するビット線は、不揮発性メモリ素子204を介してグランド205に接続された状態となる。従って、この状態で所定のカラムデコーダ202により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子204に含まれる記憶層を相変化させることができる。データの読み出しを行う場合も、ロウデコーダ201によってワード線W1~Wnのいずれか一つを活性化し、この状態で、ビット線B1~Bmの少なくとも1本に読み出し電流を流せばよい。記録層がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層の相状態を把握することができる。このような構成のPRAMにおいて、実施形態1では、図2~図5に示すように、PRAM100Aは、半導体基板1以降、シリコン基板1と表記の上部にて柱状の複数の半導体ピラー3以降、シリコンピラー3と表記が隣接して位置しており、シリコンピラー3には縦型MOSトランジスタが設けられている。なお、シリコンピラー3は、2FFは設計ルールのピッチでX軸方向に配置されている。シリコンピラー3に設けられた縦型MOSトランジスタは、シリコン基板1に設けられた素子分離領域となるSTIShallowTrenchIsolation2に囲まれた活性領域4内に位置しており、シリコンピラー3の側面部に設けられたゲート絶縁膜5と、ゲート絶縁膜5を覆うゲート電極6と、シリコンピラー3の下部周辺に設けられた第1の拡散層7と、シリコンピラー3上に設けられた第2の拡散層8と、で構成される。なお、STI2上には絶縁膜51が形成されており、縦型MOSトランジスタ及び絶縁膜51を含むシリコン基板1上は、第1の層間絶縁膜11で覆われている。また、第1の拡散層7は、シリコンピラー3の真下の領域ではなく、シリコンピラー3が設けられていないシリコン基板1の平坦領域に位置している。図2では、説明の便宜上、3個のMOSトランジスタを記載しているが、実際には、数千~数十万個のMOSトランジスタが配置されるものである。シリコンピラー3は、縦型MOSトランジスタ用のチャネル領域となる部分であって、シリコン基板1の主面に対してほぼ垂直に設けられており、Y軸方向に隣接している2つのシリコンピラー3の間の距離は、ゲート電極6の膜厚の2倍未満に設定されている。Y軸方向に隣接するシリコンピラー3をこのように配置することで、図3に示すように一方のシリコンピラー図2の3の側面に設けられたゲート電極6と、他方のシリコンピラー図2の3のY軸方向にずれた位置にあるものの側面に設けられたゲート電極6とを接触させることができ、両者の電気的接続を確実にすることができる。シリコンピラー3は、Y軸方向に2Fのピッチで配置されている。一方、X軸方向に隣接している2つのシリコンピラー3の間の距離は、隣接するシリコンピラー3の側面を覆うゲート電極6同士が接触しない距離に配置されている。このような配置により、ゲート電極6はY軸方向に隣接する電極同士が接触して、1つの配線層ワード配線として機能する。ゲート電極6は、シリコンピラー3の側面に設けられたゲート絶縁膜5と、シリコンピラー3上に位置している第2の拡散層8の側面部に設けられたサイドウォール絶縁膜9と、を覆うように設けられている。さらに詳細には、ゲート電極6は、ゲート絶縁膜5の外周囲を覆うとともに、サイドウォール絶縁膜9を介して第2の拡散層8の外周囲を覆うように位置しており、筒状上面から見てリング状に形成されている。ゲート電極6は、第3のコンタクトプラグ13ゲートコンタクトとも表記するに接続されている。ゲート電極6は、第3のコンタクトプラグ13を介して第1の配線層12と電気的に接続されている。第3のコンタクトプラグ13は、第1の層間絶縁膜11を貫通するように設けられており、ゲート電極6と接続されている。第3のコンタクトプラグ13は、上部にて第1の配線層12に接続されている。第1の配線層12は、第1の層間絶縁膜11に形成された溝凹部に埋め込まれている。第1の配線層12は、Y軸方向に延在するワード配線として機能し、第3のコンタクトプラグ13を介してゲート電極6に所定の電位を供給する。第1の拡散層7は、グランド配線となる。第1の拡散層7は、活性領域4の底部、すなわち、第1の層間絶縁膜11によって覆われたシリコンピラー3の下部周辺に設けられている。第1の拡散層7とゲート電極6の底部の間には絶縁膜50が設けられている。これにより、ゲート電極6と第1の拡散層7とは、電気的に分離される。第1の拡散層7は、シリコン基板1における不純物とは反対導電型を有するように設定されている。第2の拡散層8は、シリコンピラー3上に設けられている。第2の拡散層8は、シリコン基板1における不純物とは反対導電型を有するように設定されている。第2の拡散層8は、シリコンピラー3の上部に位置したLDDLightlyDopedDrain領域10と接続するように位置している。第2の拡散層8の外壁面には、ゲート電極6との間を隔てる筒状のサイドウォール絶縁膜9が位置している。これにより、第2の拡散層8とゲート電極6との間の絶縁性が確保される。なお、LDD領域10は、ゲート絶縁膜5及びサイドウォール絶縁膜9によってゲート電極6と絶縁されている。第2の拡散層8は、第1のコンタクトプラグ15に接続されている。第2の拡散層8は、第1のコンタクトプラグ15及び第2のコンタクトプラグ18を介して下部電極19と電気的に接続されている。第1のコンタクトプラグ15は、第1の層間絶縁膜11と第2の層間絶縁膜14とを貫通するように設けられており、第2の拡散層8に接続されている。なお、第2の層間絶縁膜14は、第1の配線層12を含む第1の層間絶縁膜11上に設けられている。第1のコンタクトプラグ15は、上面にて第2のコンタクトプラグ18に接続されている。第2のコンタクトプラグ18は、第3の層間絶縁膜16を貫通するように設けられており、第1のコンタクトプラグ15に接続されている。第2のコンタクトプラグ18の側面部は、サイドウォール絶縁膜17で覆われている。これにより、第2のコンタクトプラグ18と記録層20との絶縁性を確保している。なお、第3の層間絶縁膜16は、第2の層間絶縁膜14上に設けられている。第2のコンタクトプラグ18は、上面にて記憶素子不揮発性メモリ素子の下部電極19に接続されている。下部電極19は、第2のコンタクトプラグ18及びサイドウォール絶縁膜17上に設けられており、側端面の一部が記録層20と接続されている。なお、下部電極19を含む第3の層間絶縁膜16上は、第4の層間絶縁膜23で覆われている。なお、第1のコンタクトプラグ15の直径、及び、第2のコンタクトプラグ18の直径、並びに、下部電極19の幅は、いずれもシリコンピラー3の側面部を覆うゲート電極6の最外周部分の幅よりも小さくなるように設定されている。第2のコンタクトプラグ18及びサイドウォール絶縁膜17を含む第3の層間絶縁膜16上には、シリコンピラー3に設けられたMOSトランジスタ数と同じ個数の不揮発性メモリ素子が設けられている。不揮発性メモリ素子は、下部電極19と、記録層20と、上部電極21と、で構成されている。ここで、記録層20と上部電極21とは、積層状態となっている。これ以降において、記録層20と上部電極21による積層膜を積層膜22と称することがある。積層膜22は、下部電極19を覆うように設けられた第4の層間絶縁膜23上において、X軸方向に延在して設けられている。積層膜22は、その一部が下方に突出した凸部22aを有している。凸部22aは、第4の層間絶縁膜23を貫通して、第2のコンタクトプラグ18が位置している第3の層間絶縁膜16まで達している。凸部22aにおける記録層20が隣接する下部電極19の側端面に接続されている。なお、実施形態1では、記録層20と上部電極21を充填するための開口部分凹部、溝部をラインパターンとして形成している。開口部分の形成方法の詳細は、後述する。実施形態1では、X軸方向における凸部22aは、それを構成する記録層20及び上部電極21のそれぞれの底面が、共に第3の層間絶縁膜16の膜中に位置している。凹部22aの上部の側壁面は、第4の層間絶縁膜23と接しており、凹部22aの中間部の側壁面は、下部電極19に接しており、凹部22aの下部の側壁面はサイドウォール絶縁膜17と接している。なお、記録層20は、下部電極19の全ての側端面に接続するのでは無く、矩形状の下部電極19の側端面を構成している4面の1つだけに接続するように設けるものである。従って、凸部22aは、X軸方向において下部電極19の1つ置きに設けられている。なお、図中において、下部電極19Aと下部電極19Bは、1つの凸部22aAにおける記録層20を共有しているが、下部電極19Cには、隣接する下部電極が存在しないので、1つの凸部22aBの記録層20を占有している。このような構造は、X軸方向において、下部電極19が奇数個存在する場合、必ず生ずる構造である。つまり、下部電極19が偶数個存在する場合、1つの凸部22aにおける記録層20は、隣接する2つの下部電極19の間に位置して必然的に共有されることになるが、下部電極19が奇数個存在する場合、最終的に1つの下部電極19が余剰となるため、その余った下部電極19だけは1つの凸部22aにおける記録層20を占有することになる。積層膜22を含む第4の層間絶縁膜23上には、第5の層間絶縁膜24が位置している。第5の層間絶縁膜24には、貫通した穴に第4のコンタクトプラグ25が埋め込まれている。第4のコンタクトプラグ25は、上部電極21に接続されている。さらに、第4のコンタクトプラグ25を含む第5の層間絶縁膜24上の所定の位置には、ビット線となる複数の第2の配線層26が設けられている。第2の配線層26は、対応する第4のコンタクトプラグ25を介して、不揮発性メモリを構成する上部電極21と電気的に接続されている。なお、記録層20には、例えば、Ge2Sb2Te5GSTを用いることができ、その他、カルコゲナイド材料を使用してもよい。カルコゲナイド材料とは、ゲルマニウムGe、アンチモンSb、テルルTe、インジウムIn、セレンSe等の元素を少なくとも一つ以上含む合金を指す。一例として、GaSb、InSb、InSe、Sb2Te3、GeTe等の2元系元素、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe等の3元系元素、AgInSbTe、GeSnSbTe、GeSbSeTe、Te81Ge15Sb2S2等の4元系元素を挙げることができる。また、4F2メモリセルは、縦型トランジスタを用いた2F×2FFは最小加工寸法のメモリセルである。また、上部電極21と記録層20とが積層した積層膜22は、図2のようにX軸方向にライン状に繋がった構成とする代わりに、図6のようにX軸方向に4Fピッチでエッチングして島状に分割した構成としてもよい。島状に分割した各積層膜22における上部電極21は、第4のコンタクトプラグ25を介して第2の配線層26に電気的に接続される。次に、本発明の実施形態1に係る半導体装置の製造方法について図面を用いて説明する。図7~図16は、本発明の実施形態1に係る半導体装置におけるPRAMの製造工程を模式的に示した断面図、及び、上面図である。なお、図7~図12、及び、図14~図16に関し、A-A間の断面図は、上面図のA-A間における断面図に対応する。また、図13のE-E間における断面図は、図13の上面図のE-E間における断面図に対応し、図13の上面図のA-A間における断面図は、図12のA-A間の断面図と同様である。また、図7~図16の上面図において、透視した構成要素の符号を括弧付で表示している。まず、シリコン基板1上に公知の方法例えば、特許文献1参照によって、縦型のMOSトランジスタを形成するステップA1、図7参照。なお、トランジスタの構造及びその製造方法は、特に限定されない。ここでは、図2~図5に示したPRAM100Aにおいて、シリコン基板1に素子分離領域となるSTI2を形成した後に、活性領域を除く部分のSTI2及びシリコン基板1上に絶縁膜51を形成し、その後、シリコン基板1における活性領域4の所定の部分をエッチングして複数のシリコンピラー3を形成し、その後、縦型のMOSトランジスタを構成するゲート絶縁膜5、ゲート電極6、絶縁膜50、第1の拡散層7、LDD領域10、第2の拡散層8、及びサイドウォール絶縁膜9を形成する。その後、縦型のMOSトランジスタ及び絶縁膜51を含むシリコン基板1上に第1の層間絶縁膜11を成膜し、その後、第1の配線層12と、第1の配線層12とゲート電極6とを電気的に接続する第3のコンタクトプラグ図3の13に相当と、を形成し、その後、第1の配線層12を含む第1の層間絶縁膜11上に第2の層間絶縁膜14を成膜し、その後、第2の層間絶縁膜14及び第1の層間絶縁膜11を貫通して第2の拡散層8に接続された第1のコンタクトプラグ15を形成する。なお、第1の層間絶縁膜11及び第2の層間絶縁膜14には、酸化シリコン膜を用いることができる。次に、第1のコンタクトプラグ15を含む第2の層間絶縁膜14上に、CVDChemicalVaporDeposition法によって180nm厚のシリコン酸化膜である第3の層間絶縁膜16を成膜し、その後、フォトリソグラフィ法及びドライエッチング法を用いて、第1のコンタクトプラグ15が露出するように、第3の層間絶縁膜16に直径65nmのホール16aを形成し、その後、ホール16aを含む第3の層間絶縁膜16上に、CVD法によって、10nm厚のシリコン窒化膜サイドウォール絶縁膜17を形成するためのものを成膜し、その後、エッチバックすることで、ホール16aの内壁にサイドウォール絶縁膜17を形成するステップA2、図8参照。なお、サイドウォール絶縁膜17には、第3の層間絶縁膜16に用いられる材料とはエッチングレートが異なる材料が用いられる。次に、第1のコンタクトプラグ15及びサイドウォール絶縁膜17を含む第3の層間絶縁膜16上に、スパッタ法による100nm厚のタングステンW、第2のコンタクトプラグ18となるものを成膜して、ホール16aを埋め込み、その後、CMPChemicalMechanicalPolishing法によって、第3の層間絶縁膜16上で余剰となっているタングステンを除去して、第2のコンタクトプラグ18を形成するステップA3、図9参照。このとき、第2のコンタクトプラグ18は、サイドウォール絶縁膜17によって側壁が囲まれており、第1のコンタクトプラグ15を介して第2の拡散層8と電気的に接続している。なお、CMP法によって第3の層間絶縁膜16を70nmオーバー研磨するため、第3の層間絶縁膜16の膜厚は、110nmとなる。次に、第2のコンタクトプラグ18及びサイドウォール絶縁膜17を含む第3の層間絶縁膜16上にスパッタ法によって5nm厚の窒化チタンTiN、仮下部電極19a、19bとなるものを成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、窒化チタンをパターニングすることで、仮下部電極19a、19bを形成するステップA4、図10参照。このときのドライエッチングは、窒化チタンの下地となっている第3の層間絶縁膜16までオーバーエッチングして、窒化チタンを完全に分離する。このパターニングによって、窒化チタンは、横寸法X4が210nm、X5が140nm、縦寸法Y1が70nmとなった仮下部電極19aと19bに分離される。このとき、仮下部電極19aは、2つの隣接した第2のコンタクトプラグ18Aと18Bの上面を完全に覆っているのに対して、仮下部電極19bでは、第2のコンタクトプラグ18Cの上面を完全に覆っている。また、仮下部電極19aと19bの隙間であるX6は70nmとなっている。本発明では、設計ルールFを用いて、X4=3F、X5=2F、X6=F、Y1=F、となるように設定することができる。次に、仮下部電極19aと19bを覆うように、第3の層間絶縁膜16上へCVD法によって、40nm厚のシリコン酸化膜である第4の層間絶縁膜23を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、不揮発性メモリを構成する記録層図12の20と上部電極図12の21を形成する際の型枠となる溝23aを形成するステップA5、図11参照。ここで、溝23aは、第4の層間絶縁膜23を貫通して、仮下部電極19aの中央部と仮下部電極19bの右側の領域を除去して形成しており、その底面は第3の層間絶縁膜16に達している。このとき、溝23aの幅X7は70nm、深さZ1は75nmとなっており、Y軸方向に延在している。本発明では、設計ルールFを用いて、X7=Fとなるように設定することができる。なお、溝23aの形成は、下部電極19の形成を兼ねて、仮下部電極19aと19bをエッチングしており、仮下部電極19aと19bの側端面部を露出させることで、下部電極19が完成する。なお、下部電極19の全ての側端面部を露出させる必要はなく、矩形状の下部電極19の側端面を構成する4面のうちの1つだけを露出させるものである。従って、溝23aは、隣接した下部電極19に囲まれた全ての領域に形成するのではなく、X軸方向における下部電極19の1つ置きに形成している。ここで、下部電極19の側端面部を露出させても、第2のコンタクトプラグ18の側壁面部が露出することはない。これは、ドライエッチングで除去され難いサイドウォール絶縁膜17で、第2のコンタクトプラグ18の側壁面部が囲まれているためである。以上の工程により、1辺の寸法が設計ルールFと概略等しい正方形のパターンの下部電極19が配置されることになる。次に、溝図11の23aを含む第4の層間絶縁膜23上にスパッタ法によって20nm厚の相変化材料である記録層20を成膜し、その後、記録層20上にスパッタ法によって60nm厚の窒化チタンである上部電極21を成膜するステップA6、図12参照。これにより、記録層20と上部電極21とが積層した積層膜22が形成される。なお、記録層20は、溝図11の23aの内壁にも堆積されるが、完全に埋め込むまでには至らず、溝図11の23aは新たな溝20aとして残存する。また、溝20aは上部電極21によって完全に埋め込まれるが、他の部分との段差が生じるので、CMP法によって平坦化すると、上部電極21の膜厚は40nm膜減りして20nmとなる。これ以降、記録層20と上部電極21との積層膜を積層膜22と称することがある。また、溝図11の23aに埋め込まれた積層膜22を凸部22aと称する。従って、凸部22aAでは、記録層20が、下部電極19Aと19Bに並んでY軸方向へ配置された下部電極19に接続されるが、凸部22aBの記録層20では、下部電極19Cに並んでY軸方向へ配置された下部電極19に接続されている。ここで、相変化材料とは、加熱方法に応じて2つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。実施形態1においては、具体的な相変化材料としてGe2Sb2Te5GSTを例示できる。次に、フォトリソグラフィ法及びドライエッチング法によって、積層膜22を幅Y2が70nmとなるように完全に分断して、X軸方向に延在させるステップA7、図13参照。なお、図13の上面図におけるA-A間の断面図は、図12のA-A間の断面図と同じである。このとき、隣接した積層膜22の隙間の底部は、図13のE-E間の断面図に示すように、第4の層間絶縁膜23の上面となっており、同様に凸部22aの隙間の底部は、第3の層間絶縁膜16の膜中に再生された溝23aの底部となっている。また、Y軸方向に配置されて同じ記録層20に接続していた下部電極図12の19は、夫々がX軸方向で分断されて別々となった記録層20と接続することになる。これで、不揮発性メモリ素子が完成し、第2のコンタクトプラグ18と接している下部電極19は、その1つの側端面部で、凸部22aの上部電極21を取り囲んでいる記録層20と電気的に接続している。なお、第2のコンタクトプラグ18と記録層20の間には、サイドウォール絶縁膜17が介在して、両者を電気的に絶縁している。次に、積層膜22を含む第4の層間絶縁膜23上にCVD法によって60nm厚のシリコン窒化膜である第5の層間絶縁膜24を成膜し、その後、フォトリソグラフィ法及びドライエッチング法により、第5の層間絶縁膜24を貫通して、上部電極21の少なくとも一部を露出させることにより、直径70nmのホール24aを形成するステップA8、図14参照。次に、第5の層間絶縁膜24上に、ホール24aを埋め込むように、スパッタ法によって、120nm厚のタングステンを成膜し、その後、CMP法によって、第5の層間絶縁膜24上で余剰となっているタングステンを除去して、第4のコンタクトプラグ25を形成するステップA9、図15参照。ここで、第4のコンタクトプラグ25は、上部電極21と接続している。なお、第4のコンタクトプラグ25の形成位置と個数は、図15実施形態1のように限定されるものではなく、適宜変更することができる。次に、第4のコンタクトプラグ25を含む第5の層間絶縁膜24上にスパッタ法を用いて、270nm厚のアルミニウム26Alを成膜するステップA10、図16参照。最後に、フォトリソグラフィ法及びドライエッチング法により、アルミニウム26のパターニングを行うと、X軸方向に延在した第2の配線層26が完成するステップA11、図2~図5参照。ここで、第2の配線層26は、第4のコンタクトプラグ25を介して、上部電極21と電気的に接続している。以上により、PRAM100Aが完成する。実施形態1の構造によれば、コンタクトプラグ18と溝23aとの距離が小さくても、溝23aを形成する際に、サイドウォール絶縁膜17によって確実に溝23aがコンタクトプラグ18に接続しないようにすることができるので、溝23aに表れる下部電極19の側端面を相変化材料層に接続したエッジコンタクト型の不揮発性メモリ素子204下部電極19/記録層20/上部電極21と、トランジスタ203ゲート電極6、拡散層7、8とからなるメモリセルMC1、1~MCn、mを4F2型レイアウトに配置することができるようになる。これにより、メモリセルMC1、1~MCn、mの配置領域占有面責を削減し、集積度の高いPRAM100Aを製造することができる。また、実施形態1の構造によれば、PRAM100Aでは、不揮発性メモリ素子204を構成している下部電極19がシリコンピラー3の上方に位置しており、さらに下部電極19の幅がシリコンピラー3を覆うゲート電極6の外周を規定する幅よりも小さくなるように設けられている。また、不揮発性メモリ素子204を構成している記録層20と上部電極21を積層した積層膜22が、第4の層間絶縁膜23を介して下部電極19の上方に位置しており、さらにその一部である凸部22aが下部電極19よりも下方に突出して、隣接する下部電極19の間に介在するように設けられて、下部電極19の側端面部と凸部22a22b、22cの記録層20が接続する構造となっている。この構造によって、4F2型レイアウトに配置した縦型MOSトランジスタ203ゲート電極6、拡散層7、8の位置に対応するように、不揮発性メモリ素子204の下部電極19と記録層20を配置することが可能となる。この構造によれば、シリコンピラー3を用いた縦型MOSトランジスタ203ゲート電極6、拡散層7、8の占有面積を拡大することなく、4F2型レイアウトに従って不揮発性メモリ素子204およびMOSトランジスタ203を配置することができる。これにより集積度の高いPRAM100Aを容易に形成することができる。また、実施形態1の構造によれば、下部電極19と記録層20の接触面積は、下部電極19の厚さで規定されることになる。従って、下部電極19を薄くして接触面積を小さくすると、単位面積あたりの電流密度が増加し、その結果、下部電極19による加熱温度が上昇して、記録層20の相状態の変更を効率よく行うことができる。また、実施形態1に係るPRAMの製造方法では、第2のコンタクトプラグ18上に形成した下部電極19を覆うように第4の層間絶縁膜23を成膜し、第4の層間絶縁膜23と第2のコンタクトプラグ18が形成されている第3の層間絶縁膜16とに、下部電極19の一部を除去しながら、記録層20と上部電極21を埋め込む溝23aを形成している。この製造方法によれば、記録層20は必然的に下部電極19の側端面に接続されることになり、さらに下部電極19と記録層20との接触面積は、下部電極19の成膜厚で規定されるので、接触面積の制御が容易になって、PRAM100Aの動作を安定させることができる。また、実施形態1に係るPRAMの製造方法では、下部電極19をゲート電極6の外周を規定する幅よりも小さくなるようにしてシリコンピラー3の上方に形成しており、さらに隣接した下部電極19の間に収まるように、溝23aを形成している。この製造方法によれば、シリコンピラー3に形成しているトランジスタ203ゲート電極6、拡散層7、8の占有面積を拡大させることなく、4F2型レイアウトに従って不揮発性メモリ素子204下部電極19/記録層20/上部電極21を形成できるので、PRAM100Aの高集積化を図ることができる。[実施形態2]本発明の実施形態2に係る半導体装置について図面を用いて説明する。図17は、本発明の実施形態2に係る半導体装置におけるPRAMの構成を模式的に示した図18~図20のA-A間の断面図である。図18は、本発明の実施形態2に係る半導体装置におけるPRAMの構成を模式的に示した図17、図20のB-B間の断面図である。図19は、本発明の実施形態2に係る半導体装置におけるPRAMの構成を模式的に示した図17、図20のC-C間の断面図である。図20は、本発明の実施形態2に係る半導体装置におけるPRAMの構成を模式的に示した図17~図19のD-D間の略透視平面図、及び、上面図である。実施形態2は、実施形態1の変形例であり、下部電極19と記録層20との間の接触抵抗を低減するために、下部電極19におけるX軸方向にある両側の側端面と記録層20を接続したものである。図17~図20に示すように、実施形態2に係るPRAM100Bは、シリコン基板1の上部にて柱状の複数のシリコンピラー3が隣接して位置しており、シリコンピラー3には縦型MOSトランジスタが設けられている。ここで、シリコンピラー3などが位置している第1の層間絶縁膜11と、第1のコンタクトプラグ15が位置している第2の層間絶縁膜14と、第2のコンタクトプラグ18が位置している第3の層間絶縁膜16と、第4のコンタクトプラグ25が位置している第5の層間絶縁膜24と、第2の配線層26とは、実施形態1に係るPRAM図2の100Aと同じ構造であるので、説明は割愛する。第2のコンタクトプラグ18上には、シリコンピラー3に設けられたMOSトランジスタ図1の203に相当の個数と同じ個数の不揮発性メモリ素子図1の204に相当が設けられている。不揮発性メモリ素子は、下部電極19と記録層20と上部電極21とで構成されている。ここで、記録層20と上部電極21は積層状態となっており、これ以降において、記録層20と上部電極21とによる積層膜を積層膜22と称することがある。積層膜22は、下部電極19を覆うように設けられた第4の層間絶縁膜23上において、X軸方向に延在して設けられている。積層膜22は、その一部が下方に突出した凸部22aを有している。凸部22aは、第4の層間絶縁膜23を貫通して、第2のコンタクトプラグ18が位置している第3の層間絶縁膜16まで達しており、凸部22aを構成している記録層20が隣接する下部電極19の側端面部に接続されている。さらに詳細に述べると、X軸方向における凸部22aは、それを構成する記録層20及び上部電極21の夫々の底面が、共に第3の層間絶縁膜16の膜中に位置しており、凸部22aの上部は第4の層間絶縁膜23と接続されており、凸部22aの中間部は下部電極19の側端面と接続されており、凸部22aの下部はサイドウォール絶縁膜17と接続されている。なお、記録層20は、下部電極19の全ての側端面に接続するのでは無く、矩形状の下部電極19の側端面を構成している4面のうち、X軸方向で向き合っている2面に接続するように設けるものである。従って、凸部22aは、X軸方向において下部電極19の両側に設けられている。なお、図中において、下部電極19Aは凸部22aAと22aBの記録層20と接続しており、下部電極19Bは凸部22aBと22aCの記録層20と接続しており、下部電極19Cは凸部22aCと22aDの記録層20と接続している。このような構造は、XYのいずれの方向において、下部電極19が偶数個あるいは奇数個存在しても構成することができる。次に、本発明の実施形態2に係る半導体装置の製造方法について図面を用いて説明する。図21~図24は、本発明の実施形態2に係る半導体装置におけるPRAMの製造工程を模式的に示した断面図、及び、上面図である。なお、図21~図23に関し、A-A間の断面図は、上面図のA-A間における断面図である。また、図24のE-E間における断面図は、図24の上面図のE-E間における断面図であり、図24の上面図のA-A間における断面図は、図23のA-A間の断面図と同じである。また、図21~図24の上面図において、透視した構成要素の符号を括弧付で表示している。また、図21より前の製造工程は、実施形態1に係るPRAM100Aの製造工程と同じであるので、図7~図9の説明を参照されたい。まず、実施形態1のステップA1~ステップA3図7~図9参照により、表面において、第3の層間絶縁膜16に形成されたホールにサイドウォール絶縁膜17を介して第2のコンタクトプラグ18を埋め込んだものを作成する。次に、第3の層間絶縁膜16上にスパッタ法によって5nm厚の窒化チタンTiN、仮下部電極19cとなるものを成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、窒化チタンをパターニングすることにより、X軸方向に延在した仮下部電極19cを形成するステップB1、図21参照。このときのドライエッチングは、窒化チタンの下地となっている第3の層間絶縁膜16までオーバーエッチングして、窒化チタンを完全に分離する。このパターニングによって、窒化チタンは、横寸法X8が490nm、縦寸法Y3が70nmとなった仮下部電極19cに分離されて、X軸方向に延在する。このとき、仮下部電極19cは、X軸方向で隣接した第2のコンタクトプラグ18の上面を完全に覆っている。本発明では、設計ルールFを用いて、Y3=Fに設定することができる。また、X8は、X軸方向に沿ってメモリセル領域の端部に位置するシリコンピラー上を覆う位置まで達するように設定される。次に、仮下部電極19cを覆うように、第3の層間絶縁膜16上へCVD法によって、40nm厚のシリコン酸化膜である第4の層間絶縁膜23を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、不揮発性メモリ図1の204に相当を構成する記録層図23の20と上部電極図23の21を形成する際の型枠となる溝23aを形成するステップB2、図22参照。溝23aは、第2のコンタクトプラグ18のX軸方向の両側の領域にて、第4の層間絶縁膜23を貫通して、仮下部電極19aの中央部と仮下部電極19bの左右側の領域を除去して形成しており、溝23aの底面は第3の層間絶縁膜16に達している。このとき、溝23aのX軸方向の幅X7は70nm、深さZ1は75nmとなっており、Y軸方向に延在している。本発明ではX7=Fに設定することができる。なお、溝23aの形成は、下部電極19の形成を兼ねて、仮下部電極19cをエッチングしており、仮下部電極19cの側端面部を露出させることで、下部電極19が完成する。なお、下部電極19の全ての側端面部を露出させる必要はなく、矩形状の下部電極19の側端面を構成する4面のうち、X軸方向で向き合っている2面だけを露出させるものである。従って、溝23aは、隣接した下部電極19に囲まれた全ての領域に形成するのではなく、X軸方向における下部電極19の両脇に形成している。ここで、下部電極19の側端面部を露出させても、第2のコンタクトプラグ18の側壁面部が露出することはない。これは、ドライエッチングで除去され難いサイドウォール絶縁膜17で、第2のコンタクトプラグ18の側壁面部が囲まれているためである。次に、溝図22の23aを含む第4の層間絶縁膜23上にスパッタ法によって20nm厚の相変化材料よりなる記録層20を成膜し、その後、記録層20上にスパッタ法によって60nm厚の窒化チタンよりなる上部電極21を成膜して、記録層20と上部電極21とが積層した積層膜を形成するステップB3、図23参照。ここで、記録層20は、溝図22の23aの内壁にも堆積されるが、完全に埋め込むまでには至らず、溝図22の23aは新たな溝20aとして残存する。また、溝20aは上部電極21によって完全に埋め込まれるが、他の部分との段差が生じるので、CMP法によって平坦化すると、上部電極21の膜厚は40nm膜減りして20nmとなる。なお、これ以降、記録層20と上部電極21の積層膜を積層膜22と称することがある。また、溝図22の23aに埋め込まれた積層膜22を凸部22aと称する。従って、凸部22aBでは、記録層20が2つの下部電極19Aと19Bに並んでY軸方向へ配置された下部電極19に接続され、同様に、凸部22aCでも下部電極19Bと19Cに並んでY軸方向へ配置された下部電極19に接続されている。これに対して、凸部22aAでは、記録層20が下部電極19Aに並んでY軸方向へ配置された下部電極19に接続され、同様に、凸部22aDでも下部電極19Cに並んでY軸方向へ配置された下部電極19に接続されている。ここで、相変化材料とは、2つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。実施形態2においては相変化材料として、Ge2Sb2Te5GSTを例示できる。次に、フォトリソグラフィ法及びドライエッチング法によって、積層膜22を幅Y2が70nmとなるように完全に分断して、X軸方向に延在させるステップB4、図24参照。ここで、図24の上面図のA-A間の断面図は、図23のA-A間の断面図と同じである。このとき、隣接した積層膜22の隙間の底部は、図24のE-E間の断面図に示すように、第4の層間絶縁膜23の上面となっており、同様に、凸部22aの隙間の底部は、第3の層間絶縁膜16の膜中に再生された溝23aの底部となっている。また、Y軸方向に配置されて同じ記録層20に接続していた下部電極図23の19は、夫々がX軸方向で分断されて別々となった記録層20と接続することになる。これで、不揮発性メモリ素子が完成し、第2のコンタクトプラグ18と接している下部電極19は、その1つの側端面部で、凸部22aの上部電極21を取り囲んでいる記録層20と電気的に接続している。なお、第2のコンタクトプラグ18と記録層20の間には、サイドウォール絶縁膜17が介在して、両者を電気的に絶縁している。以降、第2の配線層図17~図20の26までの製造工程は、実施形態1のPRAM図2の100Aの製造工程ステップA8~A11と同じであるので、図14~図16、図2~図5の説明を参照されたい。実施形態2によれば、実施形態1と同様な効果を奏するとともに、凸部22aの両側X軸方向の両側の下部電極19を介して電流を流すことができるので、接触抵抗を低減することができる。[実施形態3]本発明の実施形態3に係る半導体装置について図面を用いて説明する。図25は、本発明の実施形態3に係る半導体装置におけるPRAMの構成を模式的に示した図26~図28のA-A間の断面図である。図26は、本発明の実施形態3に係る半導体装置におけるPRAMの構成を模式的に示した図25、図28のB-B間の断面図である。図27は、本発明の実施形態3に係る半導体装置におけるPRAMの構成を模式的に示した図25、図28のC-C間の断面図である。図28は、本発明の実施形態3に係る半導体装置におけるPRAMの構成を模式的に示した図25~図27のD-D間の略透視平面図、及び、上面図である。実施形態3は、実施形態1の変形例であり、層間絶縁膜23、16にY軸方向に延在したライン状の溝図11の23aを形成する代わりに凹状のホール23bを形成したものである。図25~図28に示すように、実施形態3に係るPRAM100Cは、シリコン基板1の上部にて柱状の複数のシリコンピラー3が隣接して位置しており、シリコンピラー3には縦型MOSトランジスタが設けられている。ここで、シリコンピラー3などが位置している第1の層間絶縁膜11と、第1のコンタクトプラグ15が位置している第2の層間絶縁膜14と、第2のコンタクトプラグ18が位置している第3の層間絶縁膜16と、第4のコンタクトプラグ25が位置している第5の層間絶縁膜24と、第2の配線層26とは、実施形態1に係るPRAM図2の100Aと同じ構造であるので、説明は割愛する。第2のコンタクトプラグ18上には、シリコンピラー3に設けられたMOSトランジスタ図1の203に相当の個数と同じ個数の不揮発性メモリ素子図1の204に相当が設けられている。不揮発性メモリ素子は、下部電極19と記録層20と上部電極21とで構成されている。ここで、記録層20と上部電極21は積層状態となっており、これ以降において、記録層20と上部電極21とによる積層膜を積層膜22と称することがある。積層膜22は、下部電極19を覆うように設けられた第4の層間絶縁膜23上において、X軸方向に延在して設けられている。積層膜22は、その一部が下方に突出した凸部22bを有しており、凸部22bは、第4の層間絶縁膜23を貫通して、第2のコンタクトプラグ18が位置している第3の層間絶縁膜16まで達しており、凸部22bを構成している記録層20が隣接する下部電極19の側端面部に接続されている。実施形態3においては、記録層20と上部電極21を充填するための開口部分をホールパターンとして形成する。実施形態3では、X軸方向における凸部22bは、それを構成する記録層20及び上部電極21の夫々の底面が共に第3の層間絶縁膜16の膜中に位置しており、凸部22bの上部は第4の層間絶縁膜23と接続されており、凸部22bの中間部は下部電極19と接続されており、凸部22bの下部はサイドウォール絶縁膜17と接続されている。また、Y軸方向における凸部22bの記録層20は、第3の層間絶縁膜16と第4の層間絶縁膜23で囲まれたホール23bの表面を覆うように設けられており、またホール23bの表面を覆った記録層20で構成されたホール20bを覆うように、上部電極21が設けられている図27参照。なお、記録層20は、下部電極19の全ての側端面に接続するのでは無く、矩形状の下部電極19の側端面を構成している4面の1つだけに接続するように設けるものである。従って、凸部22bは、X軸方向において下部電極19の1つ置きに設けられている。なお、図中において、下部電極19Aと下部電極19Bは、1つの凸部22bAの記録層20を共有しているが、下部電極19Cには、隣接する下部電極が存在しないので、1つの凸部22bBの記録層20を占有している。このような構造は、X軸方向において、下部電極19が奇数個存在する場合、必ず生ずる構造である。つまり、下部電極19が偶数個存在する場合、1つの凸部22bにおける記録層20は、隣接する2つの下部電極19の間に位置して必然的に共有されることになるが、下部電極19が奇数個存在する場合、最終的に1つの下部電極19が余剰となるため、その余った下部電極19だけは、1つの凸部22bにおける記録層20を占有することになる。次に、本発明の実施形態3に係る半導体装置の製造方法について図面を用いて説明する。図29~図31は、本発明の実施形態3に係る半導体装置におけるPRAMの製造工程を模式的に示した断面図、及び、上面図である。なお、図29、図30に関し、A-A間の断面図は、上面図のA-A間における断面図である。また、図31のE-E間における断面図は、図31の上面図のE-E間における断面図であり、図31の上面図のA-A間における断面図は、図30のA-A間の断面図と同じである。また、図29~図31の上面図において、透視した構成要素の符号を括弧付で表示している。まず、実施形態1のステップA1~ステップA4図7~図10参照により、表面において、第3の層間絶縁膜16上に仮下部電極図10の19a、19bを形成したものを作成する。仮下部電極図10の19a、19bを覆うように、第3の層間絶縁膜16上へCVD法によって、40nm厚のシリコン酸化膜である第4の層間絶縁膜23を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、不揮発性メモリ図1の204に相当を構成する記録層図30の20と上部電極図30の21を形成する際の型枠となるホール23bを形成するステップC1、図29参照。ここで、ホール23bは、第4の層間絶縁膜23を貫通して、仮下部電極19aの中央部と仮下部電極19bの右側の領域を除去して形成しており、その底面は第3の層間絶縁膜16に達している。このとき、ホール23bは、横寸法X9を70nm、縦寸法Y4を70nm、深さZ2を75nmとしており、XY軸方向に配置している。なお、ホール23bの形成は、下部電極19の形成を兼ねて、仮下部電極図10の19a、19bをエッチングしており、仮下部電極図10の19a、19bの側端面部を露出させることで、下部電極19が完成する。なお、下部電極19の全ての側端面部を露出させる必要はなく、矩形状の下部電極19の側端面を構成する4面のうちの1つだけを露出させるものである。従って、ホール23bは、隣接した下部電極19に囲まれた全ての領域に形成するのではなく、X軸方向における下部電極19の1つ置きに形成している。また、下部電極19の側端面部を露出させても、第2のコンタクトプラグ18の側面部が露出することはない。これは、ドライエッチングで除去され難いサイドウォール絶縁膜17で、第2のコンタクトプラグ18の側壁面部が囲まれているためである。なお、本発明では、設計ルールFを用いて、X9=F、Y4=Fとなるようにコンタクトホール23bのサイズを設定することができる。次に、ホール図29の23bを含む第4の層間絶縁膜23上にスパッタ法によって20nm厚の相変化材料である記録層20を成膜し、その後、記録層20上にスパッタ法によって60nm厚の窒化チタンである上部電極21を成膜して、記録層20との積層膜を形成するステップC2、図30参照。ここで、記録層20は、ホール図29の23bの内壁にも堆積されるが、完全に埋め込むまでには至らず、ホール23bは新たなホール20bとして残存する。相変化材料とは、2つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。実施形態3においては相変化材料として、Ge2Sb2Te5GSTを例示できる。また、ホール20bは、上部電極21によって完全に埋め込まれるが、他の部分との段差が生じるので、CMP法によって平坦化すると、上部電極21の膜厚は40nm膜減りして20nmとなる。なお、これ以降、記録層20と上部電極21の積層膜を積層膜22と称することがある。また、ホール図29の23bに埋め込まれた積層膜22を凸部22bと称する。従って、凸部22bAの記録層20では、X軸方向の両側に配された下部電極19Aと19Bに接続されるが、凸部22bBの記録層20では、X軸方向の片側に配された下部電極19Cに接続されている。次に、フォトリソグラフィ法及びドライエッチング法によって、積層膜22を幅Y2が70nmとなるように完全に分断して、X軸方向に延在させるステップC3、図31参照。ここで、図31の上面図のA-A間の断面図は、図30のA-A間の断面図と同じである。このとき、隣接した積層膜22の隙間の底部は、図31のE-E間の断面図に示すように、第4の層間絶縁膜23の上面となっており、凸部図30の22b間の隙間の底部も、同様に、第4の層間絶縁膜23の上面となっている。また、Y軸方向に配置されて同じ記録層20に接続していた下部電極は、夫々がX軸方向で分断されて別々となった記録層20と接続することになる。これより、不揮発性メモリ素子図1の204に相当が完成し、第2のコンタクトプラグ図30の18と接している下部電極図30の19は、その1つの側面部で、凸部図30の22bの上部電極21を取り囲んでいる記録層20と電気的に接続している。なお、第2のコンタクトプラグ図30の18と記録層20の間には、サイドウォール絶縁膜17が介在して、両者を電気的に絶縁している。以降、第2の配線層図25~図28の26までの製造工程は、実施形態1のPRAM図2の100Aの製造工程ステップA8~A11と同じであるので、図14~図16、図2~図5の説明を参照されたい。実施形態3によれば、実施形態1と同様な効果を奏するとともに、さらに、PRAM100Cの製法では、ホール23bを形成しているために、積層膜22を分断させる際に、実施形態1に係るPRAM図2の100Aのように溝図13の23aの底面までドライエッチングする必要がなく、実施形態1に係るPRAM図2の100Aよりもエッチング量を低減できる。その結果、レジストマスクを薄くすることができて、積層膜22を精度よく加工できる。[実施形態4]本発明の実施形態4に係る半導体装置について図面を用いて説明する。図32は、本発明の実施形態4に係る半導体装置におけるPRAMの構成を模式的に示した図33~図35のA-A間の断面図である。図33は、本発明の実施形態4に係る半導体装置におけるPRAMの構成を模式的に示した図32、図35のB-B間の断面図である。図34は、本発明の実施形態4に係る半導体装置におけるPRAMの構成を模式的に示した図32、図35のC-C間の断面図である。図35は、本発明の実施形態4に係る半導体装置におけるPRAMの構成を模式的に示した図32~図34のD-D間の略透視平面図、及び、上面図である。実施形態4は、実施形態1の変形例であり、第2のコンタクトプラグ18の側面部をサイドウォール絶縁膜図2の17で覆うのをやめ、その代わりに下部電極19上にサイドウォール絶縁膜29を形成し、サイドウォール絶縁膜29によって凸部22cを形成するための溝図40の23dが第2のコンタクトプラグ18に接続しないようにしたものである。また、溝図40の23d内を記録層20で完全に充填している。図32~図35に示すように、実施形態4に係るPRAM100Dは、シリコン基板1の上部にて柱状の複数のシリコンピラー3が隣接して位置しており、シリコンピラー3には縦型MOSトランジスタが設けられている。ここで、シリコンピラー3などが位置している第1の層間絶縁膜11と、第1のコンタクトプラグ15が位置している第2の層間絶縁膜14と、第4のコンタクトプラグ25が位置している第5の層間絶縁膜24と、第2の配線層26は、実施形態1に係るPRAM図2の100Aと同じ構造であるので、説明は割愛する。PRAM100Dでは、図32に示すように、下部電極19に接続している第2のコンタクトプラグ18が、第3の層間絶縁膜16を貫通するように設けられている。第2のコンタクトプラグ18の側面部は、第3の層間絶縁膜16と接続しており、第2のコンタクトプラグ18の側面部と記録層20の絶縁性を確保している。なお、第2のコンタクトプラグ18の直径と下部電極19の幅は、シリコンピラー3を覆うゲート電極6の幅よりも小さくなるように設定されている。第2のコンタクトプラグ18上には、シリコンピラー3に設けられたMOSトランジスタ図1の203に相当の個数と同じ個数の不揮発性メモリ素子図1の204に相当が設けられている。不揮発性メモリ素子は、下部電極19と記録層20と上部電極21で構成されている。ここで、記録層20と上部電極21は積層状態となっており、これ以降において、記録層20と上部電極21による積層膜を積層膜22と称することがある。下部電極19の幅図38のY1は、第2のコンタクトプラグ18の直径よりも大きく、夫々の差分に相当する幅図40のtのサイドウォール絶縁膜29が、対峙する下部電極19の上端部に位置している。積層膜22は、下部電極19を覆うように設けられた第4の層間絶縁膜23上において、X軸方向に延在して設けられている。積層膜22は、その一部が下方に突出した凸部22cを有している。凸部22cは、第4の層間絶縁膜23を貫通して、第2のコンタクトプラグ18が位置している第3の層間絶縁膜16まで達しており、凸部22cを構成している記録層20が隣接する下部電極19の側端面部に接続されている。さらに詳細に述べると、X軸方向における凸部22cは、それを構成する記録層20の底面が、第3の層間絶縁膜16の膜中に位置しており、凸部22cの上部はサイドウォール絶縁膜29に接続されており、凸部22cの中間部は下部電極19に接続されており、凸部22cの下部は第3の層間絶縁膜16と接続されている。なお、記録層20は、下部電極19の全ての側面に接続するのでは無く、矩形状の下部電極19の側面を構成している4面の1つだけに接続するように設けるものである。従って、凸部22cは、X軸方向において下部電極19の1つ置きに設けられている。なお、図中において、下部電極19Aと下部電極19Bは、1つの凸部22cAの記録層20を共有しているが、下部電極19Cには、隣接する下部電極が存在しないので、1つの凸部22cBの記録層20を占有している。このような構造は、X軸方向において、下部電極19が奇数個存在する場合、必ず生ずる構造である。つまり、下部電極19が偶数個存在する場合、1つの凸部22cにおける記録層20は、隣接する2つの下部電極19の間に位置して必然的に共有されることになるが、下部電極19が奇数個存在する場合、最終的に1つの下部電極19が余剰となるため、その余った下部電極19だけは1つの凸部22cにおける記録層20を占有することになる。次に、本発明の実施形態4に係る半導体装置の製造方法について図面を用いて説明する。図36~図42は、本発明の実施形態4に係る半導体装置におけるPRAMの製造工程を模式的に示した断面図、及び、上面図である。なお、図36~図41に関し、A-A間の断面図は、上面図のA-A間における断面図である。また、図42のE-E間における断面図は、図42の上面図のE-E間における断面図であり、図42の上面図のA-A間における断面図は、図41のA-A間の断面図と同じである。また、図36~図42の上面図において、透視した構成要素の符号を括弧付で表示している。まず、実施形態1のステップA1図7参照により、表面において、第2の層間絶縁膜14に形成された穴に第1のコンタクトプラグ15を埋め込んだものを作成する。次に、第1のコンタクトプラグ15を含む第2の層間絶縁膜14上にCVD法によって180nm厚のシリコン酸化膜である第3の層間絶縁膜16を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、第1のコンタクトプラグ15が露出するように、第3の層間絶縁膜16に直径65nmのホール16aを形成するステップD1、図36参照。次に、ホール図36の16aを含む第3の層間絶縁膜16上にスパッタ法による100nm厚のタングステンWを成膜して、ホール図36の16aを埋め込み、その後、CMP法によって、第3の層間絶縁膜16上で余剰となっているタングステンを除去して、第2のコンタクトプラグ18を形成するステップD2、図37参照。このとき、第2のコンタクトプラグ18は、第1のコンタクトプラグ15を介して、第2の拡散層8と接続している。なお、CMP法によって第3の層間絶縁膜16を70nmオーバー研磨するため、第3の層間絶縁膜16の膜厚は、110nmとなる。次に、第2のコンタクトプラグ18及びサイドウォール絶縁膜17を含む第3の層間絶縁膜16上にスパッタ法によって5nm厚の窒化チタンTiN、仮下部電極19a、19bとなるものを成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、窒化チタンをパターニングすることで、仮下部電極19a、19bを形成するステップD3、図38参照。ステップD3は、ステップA4図10参照と同様である。次に、仮下部電極19aと19bを覆うように、第3の層間絶縁膜16上へCVD法によって、40nm厚のシリコン酸化膜である第4の層間絶縁膜23を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、仮下部電極19aと19bの一部が露出するように、第4の層間絶縁膜23に幅X10が70nmの溝23cを形成し、その後、溝23cを含む第4の層間絶縁膜23上にCVD法によって、10nm厚のシリコン窒化膜を成膜し、その後、エッチバックすることで、溝23cの内壁にサイドウォール絶縁膜29を形成するステップD4、図39参照。なお、本発明では設計ルールFを用いて、X10=Fに設定できる。また、溝23cのサイドウォール絶縁膜29間の底部には、仮下部電極19aと19bが露出している。次に、フォトリソグラフィ法及びドライエッチング法によって、不揮発性メモリ図1の204に相当を構成する記録層図41の20を形成する際の型枠となる溝23dを形成するステップD5、図40参照。ここで、溝23dは、仮下部電極19aの中央部と仮下部電極19bの右側の領域を除去して形成しており、その底面は第3の層間絶縁膜16に達している。このとき、溝23dの幅X11は50nm、深さZ3は75nmとなっており、Y軸方向に延在している。なお、溝23dの形成は、下部電極19の形成を兼ねて、仮下部電極19aと19bをエッチングしており、仮下部電極19aと19bの側端面部を露出させることで、下部電極19が完成する。なお、下部電極19の全ての側端面部を露出させる必要はなく、矩形状の下部電極19の側面を構成する4面のうちの1つだけを露出させるものである。従って、溝23dは、隣接した下部電極19に囲まれた全ての領域に形成するのではなく、X軸方向における下部電極19の1つ置きに形成している。ここで、下部電極19の側端面部を露出させても、第2のコンタクトプラグ18の側壁面部が露出することはない。これは、ドライエッチングの際、レジストパターンと下部電極19の位置ずれが生じていても、サイドウォール絶縁膜29が下部電極19と第3の層間絶縁膜16の端部における保護膜となり、第2のコンタクトプラグ18と接している第3の層間絶縁膜16が、サイドウォール絶縁膜29と同じ厚さt=10nmで残留して、第2のコンタクトプラグ18の側壁面部を覆っているためである。次に、第4の層間絶縁膜23上へスパッタ法によって30nm厚の相変化材料である記録層20を成膜し、その後、記録層20上にスパッタ法によって20nm厚の窒化チタンである上部電極21を成膜して、記録層20と上部電極21とが積層した積層膜を形成するステップD6、図41参照。ここで、記録層20は、溝図40の23dに完全に埋め込まれている。相変化材料とは、2つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。実施形態4においては、Ge2Sb2Te5GSTを選択することができる。なお、これ以降、記録層20と上部電極21の積層膜を積層膜22と称することがある。また、溝図40の23dに埋め込まれた積層膜22を凸部22cと称する。従って、凸部22cAでは、記録層20が、下部電極19Aと19Bに並んでY軸方向へ配置された下部電極19に接続されるが、凸部22cBの記録層20では、下部電極19Cに並んでY軸方向へ配置された下部電極19に接続されている。次に、フォトリソグラフィ法及びドライエッチング法によって、積層膜22を幅Y2が70nmとなるように完全に分断して、X軸方向に延在させるステップD7、図42参照。ここで、Y軸方向に配置されて同じ記録層20に接続していた下部電極図41の19は、夫々がX軸方向で分断されて別々となった記録層20と接続することになる。これで、不揮発性メモリ素子が完成し、第2のコンタクトプラグ18と接している下部電極19は、その1つの側端面部で、凸部22cの記録層20と電気的に接続している。なお、第2のコンタクトプラグ18と記録層20の間には、第3の層間絶縁膜16が介在して、両者を電気的に絶縁している。以降、第2の配線層図32~図35の26までの製造工程は、実施形態1のPRAM図2の100Aの製造工程ステップA8~A11と同じであるので、図14~図16、図2~図5の説明を参照されたい。実施形態4によれば、実施形態1と同様な効果を奏するとともに、PRAM100Dの製法では、実施形態1に係るPRAM図2の100Aにおけるサイドウォール絶縁膜図2の17を廃止して、サイドウォール絶縁膜29に置き換えて形成している。すると、溝23dを形成する際のドライエッチング対象膜が、第3の層間絶縁膜16だけとなって、実施形態1に係るPRAM図2の100Aよりもエッチング量を低減できる。その結果、レジストマスクを薄くすることができて、溝23dの加工精度が向上するので、高密度化した場合でも製造が容易となる。なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。また、本発明の全開示請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、実施形態1乃至3によれば、上部電極21の一部が例えば図2、図12、図25で示されるように溝23a、ホール23b等の開口部に埋め込まれているが、そうである必要は無い。つまり、開口部は記録層20に埋め込まれ、上部電極21は開口部を埋めること無しにその外に設けられても良い。また、実施形態4によれば、上部電極21は例えば図32で示されるように、開口部の外側の上部に設けられているが、上部電極21の一部が開口部に埋め込まれていても良い。