第1方向に沿ってそれぞれ延出した第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間に位置し第1方向に沿って延出した補助容量線と、第1方向に交差する第2方向に沿ってそれぞれ延出した第1ソース配線及び第2ソース配線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、前記第1ソース配線のエッジの直上に位置し第2方向に沿って延出した帯状の第1主画素電極、前記第2ソース配線のエッジの直上に位置し第2方向に沿って延出した帯状の第2主画素電極、及び、前記補助容量線の直上に位置し前記スイッチング素子と接続されるとともに前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の第1副画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極と前記第2主画素電極との間に位置し第2方向に沿って延出した帯状の第1主共通電極、前記第1ソース配線の上方に位置し第2方向に沿って延出した帯状の第2主共通電極、及び、前記第2ソース配線の上方に位置し第2方向に沿って延出した帯状の第3主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記第1副画素電極は、前記第1ゲート配線のエッジの直上に位置することを特徴とする請求項1に記載の液晶表示装置。前記画素電極は、さらに、前記第2ゲート配線のエッジの直上に位置し前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の第2副画素電極を備えたことを特徴とする請求項1または2に記載の液晶表示装置。前記画素電極は、さらに、前記第1ゲート配線のエッジの直上に位置し前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の第2副画素電極、及び、前記第2ゲート配線のエッジの直上に位置し前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の第3副画素電極を備えたことを特徴とする請求項1に記載の液晶表示装置。第1方向に沿ってそれぞれ延出した第1ゲート配線及び第2ゲート配線と、第1方向に交差する第2方向に沿ってそれぞれ延出した第1ソース配線及び第2ソース配線と、前記第1ソース配線のエッジの直上に位置し第2方向に沿って延出した帯状の第1主画素電極及び前記第2ソース配線のエッジの直上に位置し第2方向に沿って延出した帯状の第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極と前記第2主画素電極との間に位置し第2方向に沿って延出した帯状の第1主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記画素電極は、さらに、前記第1ゲート配線のエッジの直上に位置し前記第1主画素電極及び前記第2主画素電極を繋ぐとともに第1方向に沿って延出した帯状の第1副画素電極、及び、前記第2ゲート配線のエッジの直上に位置し前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の第2副画素電極を備えたことを特徴とする請求項5に記載の液晶表示装置。前記第1基板は、さらに、前記第1ゲート配線と前記第2ゲート配線との間に位置し第1方向に沿って延出した補助容量線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、を備え、前記第1副画素電極は、前記第1ゲート配線及び前記補助容量線に跨って位置し前記スイッチング素子と接続されたことを特徴とする請求項6に記載の液晶表示装置。前記画素電極は、さらに、前記第1ゲート配線のエッジの直上に位置し前記第1主画素電極及び前記第2主画素電極を繋ぐとともに第1方向に沿って延出した帯状の第1副画素電極、前記第2ゲート配線のエッジの直上に位置し前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の第2副画素電極、及び、前記第1副画素電極と前記第2副画素電極との間に位置し前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の第3副画素電極を備えたことを特徴とする請求項5に記載の液晶表示装置。前記第1基板は、さらに、前記第1ゲート配線と前記第2ゲート配線との間の略中間に位置し第1方向に沿って延出した補助容量線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、を備え、前記第3副画素電極は、前記補助容量線の直上に位置し前記スイッチング素子と接続されたことを特徴とする請求項8に記載の液晶表示装置。前記第1基板は、さらに、前記第1ゲート配線及び前記第2ゲート配線とそれぞれ対向し前記共通電極と同電位のゲートシールド電極を備えたことを特徴とする請求項5に記載の液晶表示装置。前記画素電極は、さらに、前記第1ゲート配線と前記第2ゲート配線との間に位置し前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の副画素電極を備えたことを特徴とする請求項10に記載の液晶表示装置。前記第1基板は、さらに、前記第1ゲート配線と前記第2ゲート配線との間に位置し第1方向に沿って延出した補助容量線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、を備え、前記副画素電極は、前記補助容量線の直上に位置し前記スイッチング素子と接続されたことを特徴とする請求項10に記載の液晶表示装置。前記第2基板は、さらに、前記第1ソース配線の上方に位置し第2方向に沿って延出した帯状の第2主共通電極、及び、前記第2ソース配線の上方に位置し第2方向に沿って延出した帯状の第3主共通電極を備えたことを特徴とする請求項5乃至12のいずれか1項に記載の液晶表示装置。前記第2基板は、さらに、前記第1ゲート配線の上方に位置し第1方向に沿って延出した帯状の第1副共通電極、及び、前記第2ゲート配線の上方に位置し第1方向に沿って延出した帯状の第2副共通電極を備えたことを特徴とする請求項13に記載の液晶表示装置。前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記液晶層の液晶分子の初期配向方向は、第2方向と略平行であることを特徴とする請求項1乃至14のいずれか1項に記載の液晶表示装置。第1方向に沿って延出したゲート配線と、第1方向に交差する第2方向に沿って延出したソース配線と、前記ソース配線の一方のエッジの直上に位置し第2方向に沿って延出した帯状の第1主画素電極を備えた第1画素電極と、前記第1画素電極の第1方向に隣接し且つ互いに離間し前記ソース配線の他方のエッジの直上に位置し第2方向に沿って延出した帯状の第2主画素電極を備えた第2画素電極と、を備えた第1基板と、前記第1主画素電極及び前記第2主画素電極を挟んだ両側に位置しそれぞれ第2方向に沿って延出した帯状の第1主共通電極及び第2主共通電極、及び、前記ソース配線の上方に位置し第2方向に沿って延出した帯状の第3主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記第1画素電極は、さらに、前記ゲート配線の一方のエッジの直上に位置し前記第1主画素電極に繋がり第1方向に沿って延出した帯状の第1副画素電極を備え、前記第2画素電極は、さらに、前記ゲート配線の一方のエッジの直上に位置し前記第2主画素電極に繋がり第1方向に沿って延出した帯状の第2副画素電極を備えたことを特徴とする請求項16に記載の液晶表示装置。本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。本実施形態によれば、第1方向に沿ってそれぞれ延出した第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間に位置し第1方向に沿って延出した補助容量線と、第1方向に交差する第2方向に沿ってそれぞれ延出した第1ソース配線及び第2ソース配線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、前記第1ソース配線のエッジの直上に位置し第2方向に沿って延出した帯状の第1主画素電極、前記第2ソース配線のエッジの直上に位置し第2方向に沿って延出した帯状の第2主画素電極、及び、前記補助容量線の直上に位置し前記スイッチング素子と接続されるとともに前記第1主画素電極及び前記第2主画素電極を繋ぎ第1方向に沿って延出した帯状の第1副画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極と前記第2主画素電極との間に位置し第2方向に沿って延出した帯状の第1主共通電極、前記第1ソース配線の上方に位置し第2方向に沿って延出した帯状の第2主共通電極、及び、前記第2ソース配線の上方に位置し第2方向に沿って延出した帯状の第3主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿ってそれぞれ延出した第1ゲート配線及び第2ゲート配線と、第1方向に交差する第2方向に沿ってそれぞれ延出した第1ソース配線及び第2ソース配線と、前記第1ソース配線のエッジの直上に位置し第2方向に沿って延出した帯状の第1主画素電極及び前記第2ソース配線のエッジの直上に位置し第2方向に沿って延出した帯状の第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極と前記第2主画素電極との間に位置し第2方向に沿って延出した帯状の第1主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿って延出したゲート配線と、第1方向に交差する第2方向に沿って延出したソース配線と、前記ソース配線の一方のエッジの直上に位置し第2方向に沿って延出した帯状の第1主画素電極を備えた第1画素電極と、前記第1画素電極の第1方向に隣接し且つ互いに離間し前記ソース配線の他方のエッジの直上に位置し第2方向に沿って延出した帯状の第2主画素電極を備えた第2画素電極と、を備えた第1基板と、前記第1主画素電極及び前記第2主画素電極を挟んだ両側に位置しそれぞれ第2方向に沿って延出した帯状の第1主共通電極及び第2主共通電極、及び、前記ソース配線の上方に位置し第2方向に沿って延出した帯状の第3主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、n本の補助容量線CC1~Cn、m本のソース配線SS1~Smなどを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って略直線的に延出した信号配線に相当する。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX-Y平面あるいは基板主面に対してわずかに傾いた斜め電界あるいは、基板主面にほぼ平行な横電界である。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。アレイ基板ARは、共通電極CEに電圧を印加するための給電部VSを備えている。この給電部VSは、例えば、アクティブエリアACTの外側に形成されている。対向基板CTの共通電極CEは、アクティブエリアACTの外側に引き出され、図示しない導電部材を介して、給電部VSと電気的に接続されている。図2は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。アレイ基板ARは、ゲート配線G1、ゲート配線G2、補助容量線C1、ソース配線S1、ソース配線S2、スイッチング素子SW、画素電極PE、第1配向膜AL1などを備えている。図示した例では、画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い縦長の長方形状である。ゲート配線G1及びゲート配線G2は、第2方向Yに沿って第1ピッチで配置され、それぞれ第1方向Xに沿って延出している。補助容量線C1は、ゲート配線G1とゲート配線G2との間に位置し、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第1方向Xに沿って第2ピッチで配置され、それぞれ第2方向Yに沿って延出している。図示した画素PXにおいて、ソース配線S1は左側端部に配置され、ソース配線S2は右側端部に配置されている。厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。つまり、画素PXの第1方向Xに沿った長さは、ソース配線間の第2ピッチに相当する。また、画素PXにおいて、ゲート配線G1は上側端部に配置され、ゲート配線G2は下側端部に配置されている。厳密には、ゲート配線G1は当該画素PXとその上側に隣接する画素との境界に跨って配置され、ゲート配線G2は当該画素PXとその下側に隣接する画素との境界に跨って配置されている。つまり、画素PXの第2方向Yに沿った長さは、ゲート配線間の第1ピッチに相当する。第1ピッチは、第2ピッチよりも大きい。また、図示した画素PXにおいては、補助容量線C1は、ゲート配線G1の側よりもゲート配線G2の側に偏在している。つまり、補助容量線C1とゲート配線G2との第2方向Yに沿った間隔は、補助容量線C1とゲート配線G1との第2方向Yに沿った間隔よりも小さい。スイッチング素子SWは、図示した例では、ゲート配線G1及びソース配線S1に電気的に接続されている。このスイッチング素子SWは、ゲート配線G1とソース配線S1の交点に設けられている。スイッチング素子SWのゲート電極WGはゲート配線G1と電気的に接続され、ソース電極WSはソース配線S1と電気的に接続され、ソース配線S1及び補助容量線C1に沿って延長されたドレイン配線に接続されたドレイン電極WDは補助容量線C1と重なる領域に形成されたコンタクトホールCHを介して画素電極PEと電気的に接続されている。このようなスイッチング素子SWは、ソース配線S1及び補助容量線C1と重なる領域に設けられ、ソース配線S1及び補助容量線C1と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。画素電極PEは、互いに電気的に接続された主画素電極PA及び副画素電極PBを備えている。ここに示した例では、画素電極PEは、2本の主画素電極PAすなわち主画素電極PA1及び主画素電極PA2と、2本の副画素電極PBすなわち副画素電極PB1及び副画素電極PB2を備えている。これらの主画素電極PA1、主画素電極PA2、副画素電極PB1、及び、副画素電極PB2は、一体的あるいは連続的に形成され、互いに電気的に接続されている。すなわち、主画素電極PA1及び主画素電極PA2は、それぞれ第2方向Yに沿って延出している。図示した例では、主画素電極PA1は、画素PXの左側端部付近に位置しており、ソース配線S1の内側のエッジS1Aの直上に位置している。また、主画素電極PA1は、ゲート配線G1とソース配線S1との交差部からゲート配線G2とソース配線S1との交差部に亘って直線的に延出している。このような主画素電極PA1は、第1方向Xに沿って略同一の幅を有する帯状に形成されている。主画素電極PA2は、画素PXの右側端部付近に位置しており、ソース配線S2の内側のエッジS2Aの直上に位置している。また、主画素電極PA2は、ゲート配線G1とソース配線S2との交差部からゲート配線G2とソース配線S2との交差部に亘って直線的に延出している。このような主画素電極PA2は、第1方向Xに沿って略同一の幅を有する帯状に形成されている。これらの主画素電極PA1及び主画素電極PA2のそれぞれの幅は、略同等であり、しかも、ソース配線間の第2ピッチあるいは画素PXの第1方向Xに沿った長さよりも小さい。なお、コンタクトホールCHは、これらの主画素電極PA1と主画素電極PA2との略中間に位置している。換言すると、コンタクトホールCHから主画素電極PA1までの第1方向Xに沿った間隔は、コンタクトホールCHから主画素電極PA2までの第1方向Xに沿った間隔と略同一である。副画素電極PB1及び副画素電極PB2は、それぞれ第1方向Xに沿って延出している。図示した例では、副画素電極PB1は、画素PXの上側端部付近に位置しており、ゲート配線G1の内側のエッジG1Aの直上に位置している。また、副画素電極PB1は、ゲート配線G1とソース配線S1との交差部からゲート配線G1とソース配線S2との交差部に亘って直線的に延出しており、主画素電極PA1の一端部と主画素電極PA2の一端部とを繋いでいる。このような副画素電極PB1は、第2方向Yに沿って略同一の幅を有する帯状に形成されている。副画素電極PB2は、画素PXの下側端部付近に位置しており、ゲート配線G2の内側のエッジG2Aの直上に位置している。また、副画素電極PB2は、ゲート配線G2とソース配線S1との交差部からゲート配線G2とソース配線S2との交差部に亘って直線的に延出しており、主画素電極PA1の他端部と主画素電極PA2の他端部とを繋いでいる。このような副画素電極PB2は、第2方向Yに沿って略同一の幅を有する帯状に形成されている。この副画素電極PB2の幅は、副画素電極PB1の幅よりも大きい。図示した例では、副画素電極PB2は、補助容量線C1の直上にも位置している。つまり、副画素電極PB2は、ゲート配線G2及び補助容量線C1に跨って位置している。このような副画素電極PB2においては、コンタクトホールCHを介してドレイン電極WDにコンタクトしている。これらの副画素電極PB1及び副画素電極PB2のそれぞれの幅は、ゲート配線間の第1ピッチあるいは画素PXの第2方向Yに沿った長さよりも小さい。上記のような構成の画素電極PEは、ロの字形に形成されている。ここで、ソース配線S1のエッジS1A及びソース配線S2のエッジS2Aは第2方向Yに沿って延出しており、ゲート配線G1のエッジG1A及びゲート配線G2のエッジG2Aは第1方向Xに沿って延出している。これらのエッジS1A、エッジS2A、エッジG1A、及び、エッジG2Aは、当該画素PXの内側に位置し、当該画素PXのスイッチング素子SWと画素電極PEとが電気的に接続されるコンタクトホールCHに面する側のエッジである。当該画素PXの画素電極PEと、当該画素PXに隣接する画素の画素電極との位置関係について説明する。当然のことながら、当該画素PXの画素電極PEに対して第1方向Xに隣接する画素の画素電極は互いに離間し、電気的に絶縁されている。例えば、ソース配線S2を挟んで第1方向Xに隣接する画素間に着目すると、当該画素PXの画素電極PEの主画素電極PA2はソース配線S2の一方のエッジS2Aの直上に位置し、この画素電極PEに隣接する画素電極PE2の主画素電極PA3はソース配線S2の他方のエッジS2Bの直上に位置している。このソース配線S2の上方において画素電極PEと画素電極PE2との間には、いずれの導電層や画素電極によっても覆われない隙間が形成されている。同様に、当該画素PXの画素電極PEに対して第2方向Yに隣接する画素の画素電極は互いに離間し、電気的に絶縁されている。例えば、ゲート配線G2を挟んで第2方向Yに隣接する画素間に着目すると、当該画素PXの画素電極PEの副画素電極PB2はゲート配線G2の一方のエッジG2Aの直上に位置し、この画素電極PEに隣接する画素電極PE3の副画素電極PB3はゲート配線G2の他方のエッジG2Bの直上に位置している。このゲート配線G2の上方において画素電極PEと画素電極PE3との間には、いずれの導電層や画素電極によっても覆われない隙間が形成されている。このように、アクティブエリアにおいては、いずれのソース配線Sもゲート配線Gとの交差部を除いて、それらのエッジにはいずれかの画素電極PEの主画素電極PAが対向している。このため、ソース配線Sのエッジから画素電極PEまでの間に隙間が形成されることはない。同様に、いずれのゲート配線Gもソース配線Sとの交差部を除いて、それらのエッジにはいずれかの画素電極PEの副画素電極PBが対向している。このため、ゲート配線Gのエッジから画素電極PEまでの間に隙間が形成されることはない。このようなアレイ基板ARにおいては、画素電極PEは、第1配向膜AL1によって覆われている。この第1配向膜AL1には、液晶層LQの液晶分子を初期配向させるために、第1配向処理方向PD1に沿って配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1は、主画素電極PAの延出方向である第2方向Yと略平行である。図3は、図1に示した対向基板CTにおける一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の主要部である画素電極PE、ソース配線S、ゲート配線G、補助容量線Cなどを破線で示している。共通電極CEは、対向基板CTに主共通電極CAを備えている。図示した例では、共通電極CEは、さらに、対向基板CTに副共通電極CBを備えている。これらの主共通電極CA及び副共通電極CBは、一体的あるいは連続的に形成され、互いに電気的に接続されている。但し、副共通電極CBは省略しても良い。主共通電極CAは、主画素電極PAの延出方向と略平行な第2方向Yに沿って直線的に延出している。あるいは、主共通電極CAは、ソース配線Sの上方、及び、主画素電極PA間にそれぞれ1本ずつ配置されるとともに主画素電極PAの延出方向と略平行な第2方向Yに沿って延出している。このような主共通電極CAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。図示した例では、主共通電極CAは、第1方向Xに間隔をおいて3本平行に並んでいる。すなわち、一画素あたり、3本の主共通電極CAが第1方向Xに沿って等ピッチで配置されている。画素PXにおいて、主共通電極CALは左側端部に配置され、主共通電極CARは右側端部に配置され、主共通電極CACは画素中央部に配置されている。厳密には、主共通電極CALは当該画素PXとその左側に隣接する画素との境界に跨って配置され、主共通電極CARは当該画素PXとその右側に隣接する画素との境界に跨って配置されている。主共通電極CALはソース配線S1の上方に位置し、主共通電極CARはソース配線S2の上方に位置し、主共通電極CACはコンタクトホールCHの上方を通り主画素電極PA1と主画素電極PA2との間に位置している。換言すると、主共通電極CALは、当該画素PXとその左側に隣接する画素とのそれぞれの画素電極PEに跨って配置されるとともに、双方の画素電極間の隙間でソース配線S1と対向している。また、主共通電極CARは、当該画素PXとその右側に隣接する画素とのそれぞれの画素電極PEに跨って配置されるとともに、双方の画素電極間の隙間でソース配線S2と対向している。画素中央部に配置された主共通電極CACは、主画素電極PA1と主画素電極PA2との略中間に位置している。つまり、X-Y平面において、主画素電極PA1と主共通電極CACとの第1方向Xに沿った電極間隔は、主画素電極PA2と主共通電極CACとの第1方向Xに沿った電極間隔と略同等である。副共通電極CBは、ゲート配線Gの上方にそれぞれ位置するとともに主共通電極CAと繋がり第1方向Xに沿って直線的に延出している。このような副共通電極CBは、第2方向Yに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極CBは、主共通電極CAと一体的あるいは連続的に形成され、主共通電極CAと電気的に接続されている。つまり、対向基板CTにおいては、共通電極CEは格子状に形成されている。図示した例では、副共通電極CBは、第2方向Yに間隔をおいて2本平行に並んでおり、画素PXの上下両端部にそれぞれ配置されている。すなわち、一画素あたり、2本の副共通電極CBが配置されている。図示した画素PXにおいて、副共通電極CBUは上側端部に配置され、副共通電極CBBは下側端部に配置されている。厳密には、副共通電極CBUは当該画素PXとその上側に隣接する画素との境界に跨って配置され、副共通電極CBBは当該画素PXとその下側に隣接する画素との境界に跨って配置されている。副共通電極CBUはゲート配線G1の上方に位置し、副共通電極CBBはゲート配線G2の上方に位置している。換言すると、副共通電極CBUは、当該画素PXとその上側に隣接する画素とのそれぞれの画素電極PEに跨って配置されるとともに、双方の画素電極間の隙間でゲート配線G1と対向している。また、副共通電極CBBは、当該画素PXとその下側に隣接する画素とのそれぞれの画素電極PEに跨って配置されるとともに、双方の画素電極間の隙間でゲート配線G2と対向している。このような構成において、実質的に表示に寄与する領域で液晶分子LMを駆動するための主たる電界は、主画素電極PAと主共通電極CACとの間に形成される。但し、ソース配線S上の主共通電極CAL及び主共通電極CARやゲート配線G上の副共通電極CBと画素電極PEとの間に形成される電界も液晶分子LMに作用する。図示した主共通電極CAL及び主共通電極CARの第2方向Yに沿ったエッジは、それぞれ主画素電極PAの直上に位置しており、主画素電極PAよりも当該画素PXの内側までは延在していない。また、図示した副共通電極CBの第1方向Xに沿ったエッジは、それぞれ副画素電極PBの直上に位置しており、副画素電極PBよりも当該画素PXの内側までは延在していない。これらの主共通電極CAのエッジや副共通電極CBのエッジと画素電極PEとの相対的な位置関係は、液晶分子LMを駆動するのに必要な画素電極PEと共通電極CEとの間の主たる電界に影響を及ぼすため、液晶層LQに所望の配向状態を形成するように設定される。このため、場合によっては、主共通電極CAL及び主共通電極CARのエッジが主画素電極PAよりも当該画素PXの内側まで延在していても良いし、副共通電極CBのエッジが副画素電極PBよりも当該画素PXの内側まで延在していても良い。このような対向基板CTにおいては、共通電極CEは、第2配向膜AL2によって覆われている。この第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるために、第2配向処理方向PD2に沿って配向処理例えば、ラビング処理や光配向処理がなされている。第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、第1配向処理方向PD1とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第2配向処理方向PD2は、第2方向Yと平行であり、X-Y平面内において、第1配向処理方向PD1とは互いに平行であって、互いに同じ向きである。図4は、図3のA-B線で切断した液晶表示パネルLPNの断面構造を概略的に示す断面図である。図5は、図3のC-D線で切断した液晶表示パネルLPNの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。このアレイ基板ARは、第1絶縁基板10の内側、つまり、対向基板CTと対向する側においてゲート配線G1、ゲート配線G2、補助容量線C1、ソース配線S1、ソース配線S2、画素電極PE、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第1配向膜AL1などを備えている。ゲート配線G1、ゲート配線G2、及び、補助容量線C1は、第1絶縁膜11の上に形成され、第2絶縁膜12によって覆われている。ソース配線S1及びソース配線S2は、第2絶縁膜12の上に形成され、第3絶縁膜13によって覆われている。つまり、第2絶縁膜12は、ゲート配線G1、ゲート配線G2、補助容量線C1と、ソース配線S1、ソース配線S2との間の層間絶縁膜に相当する。画素電極PEの主画素電極PA及び副画素電極PBは、同一絶縁膜の上面、すなわち、第3絶縁膜13の上面に形成されている。主画素電極PA1はソース配線S1のエッジS1Aの直上に位置し、主画素電極PA2はソース配線S2のエッジS2Aの直上に位置している。副画素電極PB1はゲート配線G1のエッジG1Aの直上に位置し、副画素電極PB2はゲート配線G2のエッジG2Aの直上に位置している。また、副画素電極PB2は、ゲート配線G2から補助容量線C1に跨って配置され、その一部は補助容量線C1の直上に位置している。隣接する画素の画素電極PENは、当該画素PXの画素電極PEと同様に第3絶縁膜13の上面に形成されているが、画素電極PEから離間している。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第1配向膜AL1は、画素電極PEなどを覆っており、第3絶縁膜13の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、第2絶縁基板20の内側、つまり、アレイ基板ARと対向する側においてブラックマトリクスBM、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。ブラックマトリクスBMは、各画素PXを区画し、開口部APを形成する。すなわち、ブラックマトリクスBMは、ソース配線S、ゲート配線G、補助容量線C、スイッチング素子SWなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスBMは、ソース配線S1及びソース配線S2の上方に位置し第2方向Yに沿って延出した部分と、ゲート配線G1及びゲート配線G2の上方に位置し第1方向Xに沿って延出した部分を備えており、格子状に形成されている。このブラックマトリクスBMは、第2絶縁基板20のアレイ基板ARに対向する内面20Aに配置されている。なお、このようなブラックマトリクスBMは省略しても良い。カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20AにおいてブラックマトリクスBMによって区画された内側に配置されるとともに、その一部がブラックマトリクスBMに乗り上げている。第1方向Xに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、赤色に着色された樹脂材料からなる赤色カラーフィルタは赤色画素に対応して配置され、青色に着色された樹脂材料からなる青色カラーフィルタは青色画素に対応して配置され、緑色に着色された樹脂材料からなる緑色カラーフィルタは緑色画素に対応して配置されている。これらのカラーフィルタCF同士の境界は、ソース配線S1の上方に位置するブラックマトリクスBMと重なる位置にある。オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。共通電極CEの主共通電極CAL、主共通電極CAC、主共通電極CAR、副共通電極CBU、副共通電極CBBなどは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。主共通電極CALは、ブラックマトリクスBMの直下に位置し、しかも、ソース配線S1の直上に位置している。この主共通電極CALは、画素電極PEの主画素電極PA1と隣接する画素電極PENとに跨って対向している。主共通電極CARは、ブラックマトリクスBMの直下に位置し、しかも、ソース配線S2の直上に位置している。この主共通電極CARは、画素電極PEの主画素電極PA2と隣接する画素電極PENとに跨って対向している。副共通電極CBUは、ブラックマトリクスBMの直下に位置し、しかも、ゲート配線G1の直上に位置している。この副共通電極CBUは、画素電極PEの副画素電極PB1と隣接する画素電極PENとに跨って対向している。副共通電極CBBは、ブラックマトリクスBMの直下に位置し、しかも、ゲート配線G2の直上に位置している。この副共通電極CBBは、画素電極PEの副画素電極PB2と隣接する画素電極PENとに跨って対向している。上記の開口部APにおいて、画素電極PEと共通電極CEとの間の領域、つまり、主共通電極CACと主画素電極PA1との間の領域、及び、主共通電極CACと主画素電極PA2との間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極CEやオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば2~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材によって貼り合わせられている。液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正ポジ型の液晶材料によって構成されている。なお、主画素電極PAと主共通電極CAとの第1方向Xに沿った間隔は、液晶層LQの厚みよりも大きく、主画素電極PAと主共通電極CAとの間隔は、液晶層LQの厚みの2倍以上の大きさを持つ。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸あるいは第1吸収軸AX1を有する第1偏光板PL1を含んでいる。なお、第1偏光板PL1と第1絶縁基板10との間に位相差板などの他の光学素子が配置されても良い。対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸あるいは第2吸収軸AX2を有する第2偏光板PL2を含んでいる。なお、第2偏光板PL2と第2絶縁基板20との間に位相差板などの他の光学素子が配置されていても良い。第1偏光板PL1の第1偏光軸AX1と、第2偏光板PL2の第2偏光軸AX2とは、略直交する位置関係クロスニコルにある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極PAあるいは主共通電極CAの延出方向と略平行または略直交するように配置されている。つまり、主画素電極PAあるいは主共通電極CAの延出方向が第2方向Yである場合、一方の偏光板の偏光軸は、第2方向Yと略平行であるつまり、第1方向Xと略直交する、あるいは、第2方向Yと略直交するつまり、第1方向Xと略平行である。あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と平行または直交するように配置されている。初期配向方向が第2方向Yと平行である場合、一方の偏光板の偏光軸は、第1方向Xと平行、あるいは、第2方向Yと平行である。図3において、aで示した例では、第1偏光板PL1は、その第1偏光軸AX1が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第2偏光板PL2は、その第2偏光軸AX2が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。また、図3において、bで示した例では、第2偏光板PL2は、その第2偏光軸AX2が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第1偏光板PL1は、その第1偏光軸AX1が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。次に、上記構成の液晶表示パネルLPNの動作について説明する。すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電界が形成されていない状態OFF時には、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX-Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第2方向Yと略平行な方向である。OFF時においては、液晶分子LMは、X-Y平面内において、図3に破線で示したように、その長軸が第2方向Yと略平行な方向に初期配向する。図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。このように液晶分子LMがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第1配向膜AL1の近傍の液晶分子LMと第2配向膜AL2の近傍の液晶分子LMとにより光学的に補償される。したがって、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向するホモジニアス配向。このようなOFF時において、バックライト4からのバックライト光の一部は、第1偏光板PL1を透過し、第1偏光軸AX1と直交する直線偏光となって、液晶表示パネルLPNに入射する。このような直線偏光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって変化するが、OFF時においては、液晶層LQを通過した直線偏光の偏光状態はほとんど変化しない。このため、液晶表示パネルLPNを透過した直線偏光は、第1偏光板PL1に対してクロスニコルの位置関係にある第2偏光板PL2によって吸収される黒表示。一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電界が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。液晶分子LMは、画素電極PEと共通電極CEとの間の電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。図3に示した例では、画素PXの左側半分の領域、つまり、主画素電極PA1と主共通電極CACとの間の透過領域内では、液晶分子LMは、主に第2方向Yに対して反時計回りに回転し図中の右下を向くように配向する。また、画素PXの右側半分の領域、つまり、主画素電極PA2と主共通電極CACとの間の透過領域内では、液晶分子LMは、主に第2方向Yに対して時計回りに回転し図中の左下を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、画素電極PEと重なる位置あるいは共通電極CEと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光の一部は、第1偏光板PL1を透過し、第1偏光軸AX1と直交する直線偏光となって、液晶表示パネルLPNに入射する。このような直線偏光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態に応じて変化する。例えば、第1方向Xに平行な直線偏光が液晶表示パネルLPNに入射すると、X-Y平面内において、液晶層LQを通過する際に第1方向Xに対して45°-225°方位あるいは135°-315°方位に配向した液晶分子LMによりλ/2の位相差の影響を受ける但し、λは液晶層LQを透過する光の波長である。これにより、液晶層LQを通過した光の偏光状態は、第2方向Yに平行な直線偏光となる。このため、ON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、OFF時と同様に黒表示となる。本実施形態によれば、画素電極PEは主画素電極PA1及び主画素電極PA2を備え、共通電極CEは主画素電極PA1と主画素電極PA2との間に位置する主共通電極CACを備えている。そして、主共通電極CACと主画素電極PA1及び主画素電極PA2との間の電界を主として利用して、液晶分子を駆動することによって画像を表示する。一方で、主画素電極PAは、ソース配線Sのエッジの直上に位置している。つまり、ソース配線Sのエッジから画素電極PEまでの間に透過領域となり得る隙間が形成されない。また、ソース配線Sは不透明な導電材料に形成されており、また、画素電極PEは上記の通り例え透明な導電材料で形成されていたとしても画素電極PEと重なる領域の液晶分子LMはON時及びOFF時を問わず初期配向状態を維持しており透過領域とはなりえない。このため、例えソース配線Sと画素電極PEとの間に不所望な電界が形成されたとしても、液晶分子LMが不所望な方向に配向したことに起因した透過領域での光漏れを抑制することが可能となる。つまり、ソース配線Sから液晶層LQに対して不所望なバイアスが印加されたとしても、クロストーク例えば、当該画素PXが黒を表示する画素電位に設定されている状態で、当該画素PXに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素PXの一部から光漏れが生じて輝度の上昇を招く現象などの表示不良の発生を抑制することが可能となる。また、ソース配線Sからの不所望な電界を遮蔽するための他のシールド電極を配置する必要がなく、また、画素電極PEとシールド電極とのショートに対するリスクも解消される。また、画素電極PEは、ゲート配線Gのエッジの直上に位置する副画素電極PBを備えている。つまり、ゲート配線Gのエッジから画素電極PEまでの間に透過領域となり得る隙間が形成されない。また、ゲート配線Gは不透明な導電材料に形成されており、また、画素電極PEと重なる領域は透過領域とはなりえない。このため、例えゲート配線Gと画素電極PEとの間に不所望な電界が形成されたとしても、液晶分子LMが不所望な方向に配向したことに起因した透過領域での光漏れを抑制することが可能となる。つまり、ゲート配線Gから液晶層LQに対して不所望なバイアスが印加されたとしても、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。また、ゲート配線Gからの不所望な電界を遮蔽するための他のシールド電極を配置する必要がなく、また、画素電極PEとシールド電極とのショートに対するリスクも解消される。また、本実施形態によれば、共通電極CEは、ソース配線Sの上方に位置する主共通電極CAを備えている。このため、第1方向Xに隣接する画素電極間においてはソース配線Sと主共通電極CAとの間、及び、第2方向Yに隣接する画素電極間においてはゲート配線Gと副共通電極CBとの間で、X-Y平面に垂直な法線方向Zに沿った縦電界が形成される。画素の境界付近の液晶分子LMは、このような縦電界によって法線方向Zに沿って配向するが、上記の通り、ソース配線S上、ゲート配線G上、及び、画素電極PE上は透過領域とはならないため、このような縦電界に起因した光漏れを抑制することが可能である。また、このような縦電界が形成されることにより、ソース配線S及びゲート配線Gの直上に位置する共通電極CEの位置よりも当該画素PXの外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じない。したがって、隣接する画素間でカラーフィルタCFの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、本実施形態によれば、画素電極PEと共通電極CEとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極PAと主共通電極CAとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極PAと主共通電極CAとの間の電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、主画素電極PAを挟んだ両側の主共通電極CAとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタCFの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。なお、上記の例では、画素電極PEは、主画素電極PA1及び主画素電極PA2に加えて、副画素電極PB1及び副画素電極PB2を備えたロの字形に形成されたが、副画素電極PB2がゲート配線G2の双方のエッジG2A及びエッジG2Bを覆うように配置されても良く、この場合には、副画素電極PB1は省略され、Uの字形の画素電極となる。また、上記の例では、液晶分子LMの初期配向方向が第2方向Yと平行である場合について説明したが、液晶分子LMの初期配向方向は、第1方向X及び第2方向Yを斜めに交差する斜め方向であっても良い。また、上記の例では、液晶層LQが正ポジ型の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層LQは、誘電率異方性が負ネガ型の液晶材料によって構成されていても良い。なお、ON時においても、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されないあるいは、液晶分子LMを駆動するのに十分な電界が形成されないため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、画素電極PE及び共通電極CEがITOなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムAl、チタンTi、銀Ag、モリブデンMo、タングステンW、クロムCrなどの不透明な導電材料を用いて形成しても良い。画素電極PE及び共通電極CEの少なくとも一方が上記の不透明な導電材料によって形成された場合、液晶表示パネルLPNに入射した直線偏光は、画素電極PEや共通電極CEのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な導電材料によって形成されているゲート配線G、補助容量線C、及び、ソース配線Sの延出方向は、液晶表示パネルLPNに入射した直線偏光と略平行であるあるいは略直交する。このため、画素電極PEや共通電極CE、ゲート配線G、補助容量線C、及び、ソース配線Sのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第1偏光板PL1を透過した際の偏光面を維持することができる。したがって、OFF時において、液晶表示パネルLPNを透過した直線偏光は、検光子である第2偏光板PL2で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、画素電極PEや共通電極CEの周辺での光漏れ対策のためにブラックマトリクスの幅を拡張する必要がなく、透過領域の面積の低減、ON時の透過率の低減を抑制することが可能となる。次に、本実施形態の他の構造例について説明する。図6は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、補助容量線C1がゲート配線G1とゲート配線G2との略中間に位置している点、及び、画素電極PEが主画素電極PA1及び主画素電極PA2に加えて、副画素電極PB1、副画素電極PB2、及び、副画素電極PB3を備えている点で相違している。すなわち、補助容量線C1とゲート配線G2との第2方向Yに沿った間隔は、補助容量線C1とゲート配線G1との第2方向Yに沿った間隔と略同等である。画素電極PEにおいて、主画素電極PA1、主画素電極PA2、副画素電極PB1、副画素電極PB2、及び、副画素電極PB3は、一体的あるいは連続的に形成され、互いに電気的に接続されている。副画素電極PB1、副画素電極PB2、及び、副画素電極PB3は、それぞれ第1方向Xに沿って延出し、帯状に形成されている。副画素電極PB1は、ゲート配線G1のエッジG1Aの直上に位置し、主画素電極PA1と主画素電極PA2のそれぞれの一端部を繋いでいる。副画素電極PB2は、ゲート配線G2のエッジG2Aの直上に位置し、主画素電極PA1と主画素電極PA2のそれぞれの他端部を繋いでいる。副画素電極PB3は、画素PXの略中央部、すなわち、副画素電極PB1と副画素電極PB2との略中間に位置している。また、この副画素電極PB3は、補助容量線C1の直上に位置している。このような構成の画素電極PEは、8の字形である。スイッチング素子SWは、ソース配線S1及び補助容量線C1と重なる領域に形成され、補助容量線C1の直上に位置するドレイン電極WDがコンタクトホールCHを介して副画素電極PB3と電気的に接続されている。このような画素電極PEを備えたアレイ基板ARに対しては、図3に示した共通電極CEを備えた対向基板CTを組み合わせることが可能である。この場合、例えば、画素電極PEとの間で電界を形成する主共通電極CACは、コンタクトホールCHの直上を通り、主画素電極PA1と主画素電極PA2との略中間に位置する。このような構造例においては、上記の構造例と同様の効果が得られる。さらに、画素電極PEと主共通電極CACとの間に電界が形成されたON時には、一画素PX内において、画素電極PEと主共通電極CACとで区切られた4つの領域で液晶分子LMの主要な配向方向が異なり、4つのドメインが形成される。そして、法線方向から傾いた視角方向においては、これらの4つのドメインのうちの2つのドメインによって光学的に補償されるため、さらなる広視野角化が可能となる。図7は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、ゲート配線G1及びゲート配線G2とそれぞれ対向し図示を省略した共通電極CEと同電位のゲートシールド電極GSを備えた点で相違している。画素電極PEにおいて、主画素電極PA1、主画素電極PA2、副画素電極PB1、及び、副画素電極PB2は、一体的あるいは連続的に形成され、互いに電気的に接続されている。副画素電極PB1は、図示した画素PXの上側に位置するが、ゲート配線G1と重なることはなく、ゲート配線G1とゲート配線G2との間に位置しており、主画素電極PA1と主画素電極PA2のそれぞれの一端部を繋いでいる。副画素電極PB2は、図示した画素PXの下側に位置するが、ゲート配線G2と重なることはなく、ゲート配線G1とゲート配線G2との間に位置しており、主画素電極PA1と主画素電極PA2のそれぞれの他端部を繋いでいる。この副画素電極PB2は、補助容量線C1の直上に位置し、スイッチング素子と電気的に接続されている。このような構成の画素電極PEは、ロの字形である。なお、このような画素電極PEにおいて、副画素電極PB1を省略し、Uの字形に形成しても良い。ゲートシールド電極GSは、画素電極PEから離間している。ゲートシールド電極GS1は、ゲート配線G1の直上に位置しており、副画素電極PB1との間に隙間を形成している。つまり、このゲートシールド電極GS1は、ゲート配線G1のエッジG1Aの直上にも位置している。ゲートシールド電極GS2は、ゲート配線G2の直上に位置しており、副画素電極PB2との間に隙間を形成している。つまり、このゲートシールド電極GS2は、ゲート配線G2のエッジG2Aの直上にも位置している。これらのゲートシールド電極GS1及びゲートシールド電極GS2は、ともに第1方向Xに沿って直線的に延出しており、帯状に形成されている。なお、このようなゲートシールド電極GSの第2方向Yに沿った幅については、必ずしも一定でなくても良い。このゲートシールド電極GSは、共通電極CEと電気的に接続されている。また、ゲートシールド電極GSは、画素電極PEと同一層である第3絶縁膜13の上面に形成されるため、画素電極PEと同一材料例えば、ITOなどを用いて形成することが可能である。このような構造例のアレイ基板ARは、図3に示した対向基板CTと組み合わせた際に、ゲートシールド電極GS1が副共通電極CBUと対向し、ゲートシールド電極GS2が副共通電極CBBと対向する。このような構造例によれば、画素電極PEの形状によらず、ゲートシールド電極GSがゲート配線Gと対向するため、ゲート配線Gからの不所望な電界を遮蔽することが可能となる。図8は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図6に示した構造例と比較して、ゲート配線G1及びゲート配線G2とそれぞれ対向し図示を省略した共通電極CEと同電位のゲートシールド電極GSを備えた点で相違している。画素電極PEにおいて、主画素電極PA1、主画素電極PA2、副画素電極PB1、副画素電極PB2、及び、副画素電極PB3は、一体的あるいは連続的に形成され、互いに電気的に接続されている。副画素電極PB1は、図示した画素PXの上側に位置するが、ゲート配線G1と重なることはなく、ゲート配線G1とゲート配線G2との間に位置しており、主画素電極PA1と主画素電極PA2のそれぞれの一端部を繋いでいる。副画素電極PB2は、図示した画素PXの下側に位置するが、ゲート配線G2と重なることはなく、ゲート配線G1とゲート配線G2との間に位置しており、主画素電極PA1と主画素電極PA2のそれぞれの他端部を繋いでいる。副画素電極PB3は、補助容量線C1の直上に位置し、スイッチング素子と電気的に接続されている。このような構成の画素電極PEは、8の字形である。なお、このような画素電極PEにおいて、副画素電極PB1及び副画素電極PB2を省略し、Hの字形に形成しても良い。ゲートシールド電極GSは、図7に示した例と同様に、画素電極PEから離間している。ゲートシールド電極GS1は、ゲート配線G1の直上に位置しており、副画素電極PB1との間に隙間を形成している。つまり、このゲートシールド電極GS1は、ゲート配線G1のエッジG1Aの直上にも位置している。ゲートシールド電極GS2は、ゲート配線G2の直上に位置しており、副画素電極PB2との間に隙間を形成している。つまり、このゲートシールド電極GS2は、ゲート配線G2のエッジG2Aの直上にも位置している。このゲートシールド電極GSは、共通電極CEと電気的に接続されている。このような構造例によれば、画素電極PEの形状によらず、ゲートシールド電極GSがゲート配線Gと対向するため、ゲート配線Gからの不所望な電界を遮蔽することが可能となる。上記の各構造例では、1個の画素電極PEが2本の主画素電極PAを備える構成について説明したが、この例に限らない。1画素あたりに必須の主共通電極CAは、主画素電極PAの間に位置するものである。このため、1画素あたり1個の画素電極PEが備える主画素電極PAの本数をa本とした場合、1画素あたりに配置すべき主共通電極CAはa-1本となり、隣接する主画素電極PAの間に1本の主共通電極CAが配置される但し、aは正数である。なお、各画素PXの両端部に位置するあるいは、ソース配線Sの上方に位置する主共通電極CAの本数を含めると、1画素あたりに配置すべき主共通電極CAはa1本となる。図9は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した画素電極PEは、3本の主画素電極PAを備えている。すなわち、画素電極PEは、ソース配線S1のエッジS1Aの直上に位置する主画素電極PA1、ソース配線S2のエッジS2Aの直上に位置する主画素電極PA2、及び、主画素電極PA1と主画素電極PA2との間の略中間に位置する主画素電極PA3を備えている。主画素電極PA1と主画素電極PA3との第1方向Xに沿った距離と、主画素電極PA2と主画素電極PA3との第1方向Xに沿った距離とは略同等である。これらの3本の主画素電極PAは、副画素電極PBに繋がっている。このような画素電極PEに対して、必須の主共通電極CAは2本である。すなわち、主共通電極CAC1は主画素電極PA1と主画素電極PA3との間に配置され、主共通電極CAC2は主画素電極PA2と主画素電極PA3との間に配置されている。なお、ソース配線S1の上方に位置する主共通電極CAL及びソース配線S2の上方に位置する主共通電極CARを含めると、一画素PXあたり4本の主共通電極CAが必要となる。なお、4本以上の主画素電極PAを備えた画素電極PEを適用することも可能であり、この場合の一画素あたりの主共通電極CAの本数については上記の通りである。以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。