"フィン型電界効果トランジスタを有する半導体装置の製造方法であって、半導体基板上に延伸し、第1のフィンおよび第2のフィンの間にシャロートレンチアイソレーションSTI領域を有するフィン、前記STI領域の上面上の前記第1と第2のフィンとの間に定められる間隙、前記STI領域の上面と前記第1および第2のフィンの上面の間に定められる第1の高さを形成するステップ、流動性の誘電材料を前記間隙内に堆積させ、前記誘電材料は、前記STI領域の上面上に上面を有して、前記誘電材料の上面と前記第1および第2のフィンの上面との間を第2の高さとし、前記第2の高さは、前記第1の高さより低い流動性の誘電材料を堆積するステップ、前記誘電材料の堆積のステップの後、前記第1および第2のフィン上でそれぞれ前記誘電材料の上方に、前記第1および第2のフィンの延伸をエピタキシャル成長で形成するステップを含む半導体装置の製造方法。前記第2の高さは、十分な量で前記第1の高さより小さく、前記エピタキシャル形成のステップの間、前記第1および第2のフィンの延伸の結合を防ぐ請求項1記載の方法。前記誘電材料の堆積のステップは、約20°Cの温度および約100kPaの圧力で行われる低圧化学気相成長LPCVDプロセスを含む請求項1記載の方法。前記誘電材料の堆積のステップ後、約200°Cの温度および約600Torrの圧力で約10分、オゾンの固化ステップを実行し、かつ約400°Cの温度で約20秒、O2のプラズマ処理ステップを行うステップをさらに含む請求項3記載の方法。前記第2の高さと第1の高さの比は、50~67の間である請求項1記載の方法。前記エピタキシャル成長で形成のステップは、前記第1および第2のフィンの少なくとも1つの上面にSiGeを成長させるステップを含む請求項1記載の方法。前記第1および第2のフィンの1つの上面に、凹部を形成するステップをさらに含み、前記エピタキシャル成長で形成するステップは、SiGeを成長させて前記凹部を充填するステップを含む請求項1に記載の方法。フィン型FETを有する半導体装置であって、半導体基板上に延伸し、第1のフィンおよび第2のフィンの間にシャロートレンチアイソレーションSTI領域を有し、前記STI領域の上面上の前記第1と第2のフィンとの間に間隙が形成され、前記フィンは、第1の縦方向を有する第1および第2のフィン、前記第1のフィン上にあり、前記第1の縦方向に垂直な第2の縦方向を有する第1のゲート電極、前記STI領域の上面にあり、前記STI領域の上面と前記第1および第2のフィンの上面との間の距離より小さい、誘電材料の上面と前記第1および第2のフィンの上面との間のステップ高を形成する流動性誘電材料層、前記誘電材料層の上方にあり、かつ、それぞれ前記第1および第2のフィン上でフィンの延伸が前記誘電材料層の上面の下方の前記フィンの側端を超えて横向きに延伸し、エピタキシャルSiGeからなる第1および第2の横方向フィン延伸を含むフィン型FETを有する半導体装置。前記第1および第2のフィンの少なくとも1つは、その上部分に凹部を有し、前記凹部は、エピタキシャルSiGeで充填される請求項8記載のフィン型FETを有する半導体装置。前記距離とステップ高の比は、約50~約67である請求項8記載のフィン型FETを有する半導体装置。本発明は、フィン型電界効果トランジスタフィン型FETを有する半導体装置において、エピタキシャル形成された半導体層の横方向延伸を減少し、素子サイズを小さくすることができる半導体装置およびその製造方法を提供する。本発明の半導体装置の製造方法は、半導体基板上に延びる第1のフィンおよび第2のフィンを有し、その間にシャロートレンチアイソレーションSTI領域を形成するステップを含んでいる。間隙は、STI領域の表面上の第1と第2のフィンとの間に形成defineされている。第1の高さは、STI領域の上面と第1および第2のフィンの上面の間と定められている。流動性の誘電材料が、間隙内に堆積されている。誘電材料は、STI領域の表面上に上面を有し、誘電材料の上面と第1および第2のフィンの上面との間に第2の高さが定められている。第2の高さは、第1の高さより低い。第1および第2のフィンの延伸は、堆積のステップの後、第1および第2のフィン上でそれぞれ誘電体の上方にエピタキシャル形成される。本発明の製造方法は、また、半導体基板上に延びる第1のフィンおよび第2のフィンを有し、その間にシャロートレンチアイソレーションSTI領域を有するフィンを形成するステップを含んでいる。間隙は、STI領域の表面上の第1と第2のフィンとの間に定められる。第1の高さは、STI領域の上面と第1および第2のフィンの上面の間に定められる。第1および第2のフィンは、第1の縦方向を有する。第1のゲート電極は、第1のフィン上に形成される。第1のゲート電極は、第1の縦方向に垂直な第2の縦方向を有する。流動性シリコン酸化物またはシリコン窒化物の誘電材料が間隙内に堆積される。誘電材料は、STI領域の表面上に上面を有し、誘電材料の上面と第1および第2のフィンの上面との間に第2の高さを定められる。第2の高さは、第1の高さより低い。第1および第2のフィンの延伸は、堆積のステップの後、第1および第2のフィン上でそれぞれ誘電体の上方にエピタキシャル形成される。本発明のフィン型FETを有する半導体装置は、半導体基板上に延伸し、第1のフィンおよび第2のフィンと、その間にシャロートレンチアイソレーションSTI領域を有している。間隙は、STI領域の表面上の第1と第2のフィンとの間に定められる。フィンは、第1の縦方向を有する。第1のゲート電極は、第1のフィン上にある。第1のゲート電極は、第1の縦方向に垂直な第2の縦方向を有する。流動性誘電材料層は、STI領域の上面に設けられ、STI領域の上面と第1および第2のフィンの上面との間の距離より小さい、誘電材料の上面と第1および第2のフィンの上面との間のステップ高を規定する。第1と第2のエピタキシャルSiGeの横方向フィンの延伸は、第1および第2のフィン上でそれぞれ誘電体の上方に設けられる。フィンの延伸は、誘電材料の表面の下方でフィンの側端を超えて横向きに延伸する。本発明によれば、STI領域の表面に誘電材料層を形成していることにより、エピタキシャル形成される半導体層の横方向延伸を小さくすることができ、対向するNMOSとPMOSの横方向に延伸する半導体層の接触を避けることができるため、素子サイズを小さくすることができる。本発明の実施の形態の説明は、添付の図面と併せて解釈され、完全な明細書の一部であると考えられる。空間的に相対的な用語、例えば下方上方水平垂直上の下の上下上部底部などと、その派生語例えば水平に下方に上方になどは、明細書の記載において図に説明された、または表されたような方向を指すものと解釈される。これらの相対的な用語は、説明の便宜を図ったものであり、その装置が特定の方向で構成または動作されることを要求するものではない。例えば、接続および相互接続などの接続、接合などの用語は、記述されない限り、その中の構造物が介在物を介する構造によって、直接または間接的にもう1つのものと固定されるか、または取り付けられる関係、および可動な、または固定した接続または関係の両方も指している。先進技術のノード例えば22nm以下において、フィン型FETのフィンにエピタキシャルSiGeを形成するのは、NMOSとPMOSのトランジスタの隣接するフィンの横方向延伸間のウィンドウを狭めるため、深刻な場合、ブリッジbridgingが発生する可能性があることが発明者により見出されている。ブリッジが形成されていなくても、隣接するフィンの延伸間のウィンドウ空間の狭まりは、能動素子のプロセスが完了した後、堆積される第1の層間誘電体IMD層に空隙voidsを発生させる可能性がある。このような空隙は、隣接するPMOSとNMOSのフィン延伸の下方、およびその間で生じ得る。図4~15は、エピタキシャル形成されたSiGeの横方向延伸を減少する方法および構成の例を表している。流動性の誘電材料は、減圧化学気相成長LPCVDプロセスによってSTI領域上に堆積され、STIの上部とフィンODの上部との間のこのステップ高を減少することで、SiGeの目標量は、減少された横方向フィン延伸を有するフィンに形成され得る。よって、隣接するフィンの横方向延伸間のウィンドウの狭まりは、減少されるか、または避けられる。各一対の隣接図図4~15の各aとbにおいて、左の図aは、フィン205、206の縦方向がページ内に延伸した正面図1AのX軸参照図である。対応する右の図bは、フィンの縦方向が図面の平面の左から右に延伸した側面図1AのY軸参照図である。図4は、フィン205、206、多結晶シリコンゲート導体208、側壁スペーサ210、およびハードマスク212が設けられ、低ドープのドレインLDDのイオン注入が行われた後のNMOSおよびPMOS構造を含むデバイス200を表している。デバイス200は、半導体基板201の上方の第1縦方向に延伸した第1のフィン205および第2のフィン206を含み、第1のフィン205と第2のフィン206との間にシャロートレンチアイソレーションSTI領域202を有する。また、間隙207は、STI領域の表面上の第1と第2のフィン205、206との間に定められ、第1の高さ207aは、STI領域202の上面と第1および第2のフィン205、206の上面の間に定められる。ゲート電極208は、第1および第2のフィン205、206の上方に形成される。ゲート電極208は、第1の縦方向に垂直な第2の縦方向を有する。薄いゲート誘電体層図示されないは、フィン205、206とゲート電極208の間に形成される。半導体基板201は、バルクシリコン、バルクシリコンゲルマニウムSiGe、または他のIII-V族化合物基板であり得る。基板は、フィン205、206の間のSTI領域202を含んでいる。STI形成は、一般的に、Si基板に凹部を形成するのと、例えば低圧化学気相成長法LPCVDまたはプラズマ化学気相成長法PECVDなどのCVDプロセスを用いて酸化膜の形成を含み、次いで化学機械研磨CMPを用いて、余分なSTI酸化膜を除去する。STI領域は、TEOS、SiO、SiNなどで充填され得る。1つの実施の形態において、STI誘電体は、500°C以上の温度で、LPCVDプロセスによって堆積される。STI形成の結果、STI領域202の上部とフィン205、206の上部との間にステップ高207a第1の高さがある。図5は、減圧化学気相成長LPCVDプロセスによる、形状不敏感nontopographysensitiveの流動性の誘電膜214の堆積を表している。誘電膜は、STI誘電体202の上部より高い高さを有し、かつスペース207を少なくとも部分的に充填する。いくつかの実施の形態において、誘電膜214が、まず堆積されて、フィンOD205、206の上面上に平坦面214sを有する。誘電膜214は、例えば、シリコン酸化物SiOxまたはシリコン窒化物SiNxであり得る。シリコンとSiNxの格子サイズの誤差により、窒化物材料の使用は、圧縮応力領域を形成することになり得、NMOSIdsatに対して実質的な劣化もなく、キャリア移動度を向上させ、かつPMOSのドレイン飽和電流Idsat特性を向上させるのに望ましい。同様に、他の実施の形態では、流動性の誘電体にSiOxを用いると、引張応力領域となり、NMOS特性を向上させ得る。流動性のCVDプロセスは、約20°Cの温度および約100kPaの圧力で行われ得る。堆積後、オゾンO3のキュアリングステップが、約200°Cの温度および約600Torrの圧力で約10分、行われる。O2のプラズマ処理ステップは、約400°Cの温度で約20秒行われ、流動性のCVDの薄膜質の密度を高くする。O2のプラズマ処理後、100:1の希薄されたフッ酸HFを用いたエッチング率は、約80減少することができる。堆積されたフィルム214の表面214sは、フィン205、206の上面より約10nm高い、高さ207bを有する。図6は、フィン205、206の上面の下方に流動性のCVD薄膜214の上面がバックエッチングされたエッチバックステップ後の構造200を表している。このステップは、希釈フッ化水素酸DHF、プラズマドライエッチ、または化学的ドライエッチ方法などの化学的ウェットエッチを用いて、CVD薄膜214を部分的に除去するように行われ得る。これにより形成されたエッチバック薄膜214eが、図6に表されている。エッチバックプロセスは、フィン205、206の上面上のCVD薄膜214の上部分を除去し、SiGeの凹部のソースドレインプロセスのためのフィンを準備し、薄膜をフィン205、206の上面の下方のレベルにまでさらにエッチバックし得る。エッチバックステップは、誘電体材料の上面と第1および第2のフィン205、206の上面との間の第2の高さ207cを定める。第2の高さ207cは、第1の高さ207aより小さい。第2の高さ207cは、十分な量で第1の高さ207aより小さく、後に続くエピタキシャル形成のステップの間、第1および第2のフィンの延伸の結合を防ぐ。いくつかの実施の形態において、第1の高さに対する第2の高さの比は、約67以下である。ある実施の形態において、第1の高さに対する第2の高さの比は、約50である。1つの実施例において、20nmの幅を有するフィン205、206では、初期ステップの高さ207aは、30nmであり、第2の高さ207aは、20nmである。よって、第1の高さ207aに対する第2の高さ207cの比は、67である。もう1つの実施例において、20nmの幅を有するフィン205、206では、初期ステップの高さ207aは、40nmであり、第2の高さ207cは、20nmである。よって、第2の高さ207cと第1の高さ207aの比は、50である。図7は、ダミー側壁DSWの堆積を表し、後に続く選択的なエピタキシャル成長をさせる。まず、等方性の酸化物SiOx層216は、デバイス全体上に形成される。等方性の窒化物SiN層218は、酸化物層216上に形成される。LDDアニールステップも行われる。図8に表されるように、フォトレジスト220が、基板上に堆積され、フォトリソグラフィープロセスが行われ、NMOS上のフォトレジスト220を選択的に除去する。次に、異方性エッチング例えばドライエッチが、NMOSゲート電極208に隣接して形成されたダミー側壁スペーサ以外の酸化物層216および窒化物層218を除去するように行われる。次いで、図9に示されるように、フォトレジスト220例えば、アッシングによってが除去される。図10は、二重エピタキシャルプロセスの第1の部分を表している。エピタキシャルSi、SiP、またはSiC層206eは、NMOSのフィン206の露出した上端と側端上に成長される。流動性CVD214eの上部とフィン206の上部との間の減少したステップ高第2の高さ207c図6aのため、フィン206のエピタキシャル成長は、横方向延伸距離109図3aより小さい横方向延伸距離209図10aとなる。いくつかの実施の形態において、エピタキシャル成長は、Si、SiP、またはSiC層206eの上部をNMOSシリコンフィン206の上部より約20nm高くする。20nm高いこの層206eは、図3aに示された層106eの対応する高さと同じであるが、図3aのステップ高107に対応する、減少されたステップ高207cにより、層206e上の横方向延伸は、より小さい。図11において、窒化物層218は、異方性エッチング例えばウェットエッチによって、選択的にエッチングされる。図12において、もう1つの等方性の窒化物層222がデバイス200全体上に形成される。次に、図13に示されるように、フォトレジスト224が堆積され、かつ、フォトリソグラフィープロセスがNMOS上のフォトレジスト224を残したまま、PMOS上のフォトレジストを除去する。次いで、異方性エッチング例えばドライエッチが、PMOSフィン205の上部部分をエッチングするように行われ、PMOSフィン205の上部部分に凹部223を形成する。このエッチングステップは、PMOSのゲート上の窒化物222も除去する。図14に表されたようにエッチングに続いて、フォトレジスト224が除去される例えば、アッシングによって。次いで、第2のエピタキシャル成長ステップが行われ、PMOSフィン205の上部にSiGe224を成長させる。上述のNMOSの場合と同じように、PMOSの横方向延伸は、PMOSフィン延伸124Lの長さより小さい延伸の長さ211で、PMOSフィン205の側端を超えて延伸する。ある実施の形態において、図13bに示されるように、エピタキシャル成長は、SiGe構造224の上部をPMOSシリコンフィン205の上部より約20nm高くする。図15に示されるように、窒化物のハードマスク222は、選択的なエッチングによって除去される。次いで、ソース/ドレインのイオン注入が行われ、トランジスタが形成される。表1は、異なる条件における横方向延伸間の比較を表している。5行の全ては、20nmのフィン幅に対応する。また、5行の全ては、エピタキシャルプロセスの前のフィンの初期の上面より20nm高い、最後のSiGeの上面に対応している。公称間隙nominalspaceは、エピタキシャルプロセス前で、フィン205、206の間の約50nmである。表1において、3行目は、図3の構造の公称条件nominalconditionsに対応し、STI領域の上面とフィン106e、124の上部との間に30nmのステップ高を有する。フィンの両側にある、SiGe成長による横方向延伸は、24.7nmである。5行目は、最悪の場合の条件40nmのステップ高を有するに対応する。フィンの両側にある、横方向延伸は、28.2nmである。この条件は、フィン延伸間のウィンドウの減少により、隣接のフィンの結合を招くか、またはSiGeの横方向延伸の下方に空隙voidsを発生させる可能性がある。1行目は、図15に対応し、流動性の誘電体層214eの上面とフィン205、206の上部との間のステップ高は、20nmだけである。横方向延伸は、21.2nmに減少して、隣接のフィン間の結合を防ぎ、かつ、フィンの間に十分なウィンドウ空間を残すため、フィン型FET上に順次に堆積されたエッチストップ層図示されていないおよびIMD図示されていないがフィン延伸間の間隙に進入して充填し、IMDの空隙の形成を避けることができる。このステップ高さ図4a,図6aの207a,207cを小さくすることにより横方向延伸量が小さくなる理由は、図15aにおいて、NMOSフィン206eの横方向延伸は、フィン206の突出する部分が高いほど多くなり、その一方、フィンの突出部分が減少することに伴い、横方向延伸の量が小さくなるからである。図4~15に示された実施の形態において、SiGeの凹部のプロセスは、PMOSPMOSSiGeの凹部のソースドレイン、またはPSSDステップにだけ行われる。図15に示されるように、PSSDステップは、フィン205の上部の代わりに凹部を形成してより大きなSiGeの体積を得て、かつ、PSSDエッチは、元のSi表面上で停止する。他の実施の形態図示されていないにおいて、NMOSSi、SiP、またはSiCの凹部のソースドレインNSSDステップがNMOSフィン206に実行され、NMOSフィンの上部の代わりに凹部も形成する。NSSDステップを有する実施の形態において、より大きなSi、SiP、またはSiCの体積がNMOSに形成される。他の実施の形態図示されていないにおいて、単一のエピタキシャル成長のステップが用いられ、PMOSフィンは、NMOSフィンと同じ方法で処理される。以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。"