2種類の分周比で分周可能であって、入力される周期信号を指定された上記分周比で分周して生成した第1の分周信号を出力する可変分周器と、上記可変分周器が出力した上記第1の分周信号のサイクル数を初期値からカウントして得たカウント値を出力するとともに、リセットされるとカウント動作を初期値から再開するカウンタ回路と、上記カウント値を比較基準値と比較して上記カウント値が上記比較基準値と一致する度にHighとLowとを反転させるように生成したパルス信号を、上記周期信号に対する第2の分周信号として出力するとともに上記可変分周器において指定する上記分周比の切替信号として上記可変分周器に供給し、上記カウント値が上記比較基準値と一致する度に上記カウンタ回路にリセット信号を出力して上記カウンタ回路をリセットする比較器と、上記比較器に上記比較基準値を供給する制御回路とを備えていることを特徴とする分周回路。上記比較基準値に関する情報が格納されるメモリを備えており、上記制御回路は、上記メモリから上記比較基準値に関する情報を読み出して上記比較器に上記比較基準値を供給することを特徴とする請求項1に記載の分周回路。上記比較基準値に関する情報の外部からの入力を受け付ける設定回路を備えており、上記制御回路は、上記設定回路に入力された上記比較基準値に関する情報に基づいて、上記比較器に上記比較基準値を供給することを特徴とする請求項1または2に記載の分周回路。請求項1から3までのいずれか1項に記載の分周回路と、発振周波数が可変であり上記周期信号としての発振信号を出力する発振回路と、基準周波数信号を発生する基準信号発振器と、上記第2の分周信号と上記基準周波数信号との位相差を検出する位相比較器と、上記位相比較器が検出した上記位相差を電圧信号または電流信号に変換して出力するチャージポンプ回路と、上記チャージポンプ回路の出力をフィルタリングして上記発振回路の上記発振周波数を制御する信号を出力するループフィルタとを備えていることを特徴とするPLL回路。請求項1から3までのいずれか1項に記載の分周回路と、発振周波数が可変であり上記周期信号としての発振信号を出力する発振回路とを備える半導体集積回路であって、上記可変分周器と、上記カウンタ回路と、上記比較器と、上記制御回路と、上記発振回路とが同一半導体基板上に形成されていることを特徴とする半導体集積回路。さらに、上記第2の分周信号と基準周波数信号との位相差を検出する位相比較器と、上記位相比較器が検出した上記位相差を電圧信号または電流信号に変換して出力するチャージポンプ回路とが、上記可変分周器と上記カウンタ回路と上記比較器と上記制御回路と上記発振回路とが形成された半導体基板上に形成されていることを特徴とする請求項5に記載の半導体集積回路。特許文献1のPLL回路では、分周器102、分周器103、および比較器104でパルススワローカウンタ回路が構成されていると見なせる。そして、nおよびAの設定を可変にすると周波数シンセサイザとして動作する。ここで例えばn=1とすると、A=0に設定することになり、図4aに示すように、分周器103が2個をカウントする間の1個ずつのカウント期間が、1/N1の分周期間と1/Nの分周期間とのそれぞれに割り当てられる。この場合のパルススワローカウンタ回路全体の分周比XはN1×1N×1=2N1となる。分周器103から出力される分周信号は、分周器103の2個のカウント期間を1周期とする信号となる。また、例えば、n=3とすると、A=0、1、2の3通りの設定が可能である。分周器103から出力される分周信号は、分周器103の4個のカウント期間を1周期とする信号となる。以下に、n=3においてAの値による動作の違いを説明する。n=3、A=0の場合には、図4bに示すように、分周器103が4個をカウントする間の1個のカウント期間が1/N1の分周期間に割り当てられるとともに、3個のカウント期間が1/Nの分周期間に割り当てられる。この場合のパルススワローカウンタ回路全体の分周比XはN1×1N×3=4N1となる。n=3、A=1の場合には、図4cに示すように、分周器103が4個をカウントする間の2個ずつのカウント期間が1/N1の分周期間と1/Nの分周期間とのそれぞれに割り当てられる。この場合のパルススワローカウンタ回路全体の分周比XはN1×2N×2=4N2となる。n=3、A=2の場合には、図4dに示すように、分周器103が4個をカウントする間の3個のカウント期間が1/N1の分周期間に割り当てられるとともに、1個のカウント期間が1/Nの分周期間に割り当てられる。この場合のパルススワローカウンタ回路全体の分周比XはN1×3N×1=4N3となる。特許文献1のパルススワローカウンタ回路で、分周器103のnに1~3の設定が可能であるとすると、最も小さい分周比はn=1、A=0の場合のX=2N1であり、最も大きい分周比はn=3、A=2の場合のX=4N3である。しかしながら、多くの局部発振周波数をPLL回路で設定したい場合に、上記の可変分周比では足りない場合がある。その場合、可変分周器の出力を数える回数特許文献1の例では分周器103のカウント数を増やす必要があるが、数える回数を増やすことは回路規模の増大につながること、さらには消費電力増大に繋がるため好ましくない。本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路、およびそれを備えたPLL回路、並びに半導体集積回路を実現することにある。本発明の分周回路は、上記課題を解決するために、2種類の分周比で分周可能であって、入力される周期信号を指定された上記分周比で分周して生成した第1の分周信号を出力する可変分周器と、上記可変分周器が出力した上記第1の分周信号のサイクル数を初期値からカウントして得たカウント値を出力するとともに、リセットされるとカウント動作を初期値から再開するカウンタ回路と、上記カウント値を比較基準値と比較して上記カウント値が上記比較基準値と一致する度にHighとLowとを反転させるように生成したパルス信号を、上記周期信号に対する第2の分周信号として出力するとともに上記可変分周器において指定する上記分周比の切替信号として上記可変分周器に供給し、上記カウント値が上記比較基準値と一致する度に上記カウンタ回路にリセット信号を出力して上記カウンタ回路をリセットする比較器と、上記比較器に上記比較基準値を供給する制御回路とを備えていることを特徴としている。上記の発明によれば、可変分周器は入力される周期信号を最初に指定された一方の分周比で分周する。可変分周器が出力する第1の分周信号はカウンタ回路によってカウントされ、カウンタ回路はカウント値として比較基準値までのカウント値を順次比較器に出力する。比較器は、入力されたカウント値が比較基準値に一致していない場合には、パルス信号をHighまたはLowのままとする。比較器は、入力されたカウント値が比較基準値に一致している場合には、パルス信号をHighとLowとの間で反転させる。このパルス信号は可変分周器に切替信号として入力され、可変分周器は分周比を次に指定された他方の分周比に切り替える。また、比較器は同時にカウンタ回路にリセット信号を出力する。リセットされたカウンタ回路は可変分周器が出力する第1の分周信号のカウント動作を初期値から再開し、比較基準値までのカウント値を順次比較器に出力する。比較器は、入力されたカウント値が比較基準値に一致していない場合には、パルス信号をLowまたはHighのままとする。比較器は、入力されたカウント値が比較基準値に一致している場合には、パルス信号をHighとLowとの間で反転させる。このパルス信号は可変分周器に切替信号として入力され、可変分周器は分周比を再び上記一方の分周比に切り替える。また、比較器は同時にカウンタ回路にリセット信号を出力する。こうして、パルス信号は一方の分周比によるカウンタ回路の比較基準値までのカウント期間分の分周期間と他方の分周比によるカウンタ回路の比較基準値までのカウント期間分の分周期間との和で構成される周期を有する第2の分周信号となる。このとき、分周回路の入力信号である周期信号に対する分周回路の出力信号である第2の分周信号の最大分周比は非常に大きなものとなり、最小分周比は従来と同等のものとなる。以上により、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路を実現することができるという効果を奏する。本発明の分周回路は、上記課題を解決するために、上記比較基準値に関する情報が格納されるメモリを備えており、上記制御回路は、上記メモリから上記比較基準値に関する情報を読み出して上記比較器に上記比較基準値を供給することを特徴としている。上記の発明によれば、制御回路がメモリに格納されている比較基準値に関する情報を読み出し、比較器に比較基準値を入力するので、複数の比較基準値に対応する比較基準値に関する情報をメモリに格納して、分周回路の分周比を複数通りに設定することができるという効果を奏する。本発明の分周回路は、上記課題を解決するために、上記比較基準値に関する情報の外部からの入力を受け付ける設定回路を備えており、上記制御回路は、上記設定回路に入力された上記比較基準値に関する情報に基づいて、上記比較器に上記比較基準値を供給することを特徴としている。上記の発明によれば、分周回路の外部から分周比の設定を行うことが可能になるという効果を奏する。本発明のPLL回路は、上記課題を解決するために、上記分周回路と、発振周波数が可変であり上記周期信号としての発振信号を出力する発振回路と、基準周波数信号を発生する基準信号発振器と、上記第2の分周信号と上記基準周波数信号との位相差を検出する位相比較器と、上記位相比較器が検出した上記位相差を電圧信号または電流信号に変換して出力するチャージポンプ回路と、上記チャージポンプ回路の出力をフィルタリングして上記発振回路の上記発振周波数を制御する信号を出力するループフィルタとを備えていることを特徴としている。上記の発明によれば、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできるPLL回路を実現することができるという効果を奏する。また、比較基準値を可変とすることにより、PLL回路を周波数シンセサイザとして機能させることが可能になるという効果を奏する。本発明の半導体集積回路は、上記課題を解決するために、上記分周回路と、発振周波数が可変であり上記周期信号としての発振信号を出力する発振回路とを備える半導体集積回路であって、上記可変分周器と、上記カウンタ回路と、上記比較器と、上記制御回路と、上記発振回路とが同一半導体基板上に形成されていることを特徴としている。上記の発明によれば、可変分周器、カウンタ回路、比較器、制御回路、および発振回路が同一半導体基板上に形成されていることにより、回路の小型化、作製コストの低減、プロセスの簡略化、および信号品質の向上を図ることができるという効果を奏する。本発明の半導体集積回路は、上記課題を解決するために、さらに、上記第2の分周信号と上記基準周波数信号との位相差を検出する上記位相比較器と、上記位相比較器が検出した上記位相差を電圧信号または電流信号に変換して出力する上記チャージポンプ回路とが、上記可変分周器と上記カウンタ回路と上記比較器と上記制御回路と上記発振回路とが形成された半導体基板上に形成されていることを特徴としている。上記の発明によれば、より一層の回路の小型化、作製コストの低減、プロセスの簡略化、および信号品質の向上を図ることができるという効果を奏する。本発明の分周回路は、以上のように、2種類の分周比で分周可能であって、入力される周期信号を指定された上記分周比で分周して生成した第1の分周信号を出力する可変分周器と、上記可変分周器が出力した上記第1の分周信号のサイクル数を初期値からカウントして得たカウント値を出力するとともに、リセットされるとカウント動作を初期値から再開するカウンタ回路と、上記カウント値を比較基準値と比較して上記カウント値が上記比較基準値と一致する度にHighとLowとを反転させるように生成したパルス信号を、上記周期信号に対する第2の分周信号として出力するとともに上記可変分周器において指定する上記分周比の切替信号として上記可変分周器に供給し、上記カウント値が上記比較基準値と一致する度に上記カウンタ回路にリセット信号を出力して上記カウンタ回路をリセットする比較器と、上記比較器に上記比較基準値を供給する制御回路とを備えている。以上により、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路を実現することができるという効果を奏する。本発明の実施形態について図1および図2を用いて説明すれば、以下の通りである。本実施形態に係るPLL回路の構成図1に、本実施形態に係るPLL回路20の構成を示す。PLL回路20は、パルススワロー方式のPLL回路であり、発振回路1、可変分周器2、カウンタ回路3、比較器4、制御回路5、位相検出器6、基準信号発振器7、チャージポンプ回路8、ループフィルタ9、および、メモリ10を備えている。可変分周器2、カウンタ回路3、比較器4、制御回路5、および、メモリ10は、パルススワローカウンタ回路分周回路を構成している。発振回路1は発振周波数が複数の周波数に可変の電圧制御発振器であり、ループフィルタ9の出力電圧により発振周波数が制御された発振信号周期信号s5を出力する。可変分周器2は、いわゆる、デュアルモジュラスプリスケーラであり、入力される周期信号を指定された分周比で分周して生成した第1の分周信号を出力する。具体的には、可変分周器2は1/N1と1/Nとの2種類の分周比で分周可能であって、選択設定されることによって指定されたいずれかの分周比によって、発振回路1から入力される発振信号s5を分周して得た分周信号第1の分周信号c1をカウンタ回路3に出力する。ここでは、分周信号c1は1サイクルに1つのパルスを有するパルス信号である。可変分周器2には、分周比を選択設定するための切替信号となるパルス信号s1が比較器4から入力される。可変分周器2は切替信号の指示に従って分周比を1/N1と1/Nとの間で切り替える。可変分周器2において、N=3の場合、すなわち可変分周器2が3/4分周器となる場合の構成を図5に例示する。図5に示す可変分周期2は、二つのDフリップフロップ21および22と一つのアンド回路23と一つのスイッチ24とにより構成されており、発振信号s5はフリップフロップ21および22のクロック入力端子に入力される。フリップフロップ21の出力は、アンド回路23の二つの入力のうちの一つとなる。アンド回路23の出力は、フリップフロップ22のD入力端子に入力される。フリップフロップ22の出力は、分周信号c1として可変分周器2の出力となると共に、フリップフロップ21のD入力端子に入力される尚、フリップフロップ21の出力を分周信号c1として可変分周器2の出力としても良い。アンド回路23の他方の入力は、スイッチ24を介してフリップフロップ22の出力またはGND電位に接続される。スイッチ24は、後述する比較器4からのパルス信号s1によって切替動作が行われるものであり、図5の回路構成における可変分周期2は、スイッチ24が左GND電位につながっているときは4分周動作、右フリップフロップ22の出力につながっているときは3分周動作を行う。すなわち、可変分周器2は、パルス信号s1によってスイッチ24を切り替えることにより、3分周と4分周とを切り替えることができる。尚、図5では、可変分周器2が3/4分周器の場合N=3の場合を例示したが、本発明はこれに限定されるものではなく、N=3の場合以外の可変分周器が用いられてもよい。可変分周器2は、N=3の場合以外であっても、その構成は周知である。カウンタ回路3はスワローカウンタであり、可変分周器2から入力される分周信号c1のパルス数を加算カウントあるいは減算カウントすることによって分周信号c1のサイクル数をカウントし、カウントした結果をカウント値c2として比較器4に出力する。カウンタ回路3には、比較器4からリセット信号rが入力され、リセットされるとカウント動作を初期値から再開する。カウンタ回路3はディジタルカウンタで構成することができる。カウンタ回路3を非同期式バイナリカウンタによって構成した場合の構成を図6に例示する。図6に示すカウンタ回路3は、複数のDフリップフロップ31を接続してなる構成であり、Dフリップフロップ31の個数はカウンタ回路3が出力するカウント値c2のビット数ここでは、n1ビットと等しい。1段目のDフリップフロップ31のクロック入力端子には、可変分周器2から出力される分周信号c1が入力され、2段目以降のDフリップフロップ31のクロック入力端子には、前段のDフリップフロップ31からの反転出力信号が入力される。また、各段のDフリップフロップ31の反転出力信号は自段へのセット入力にもなる。図6の回路構成におけるカウンタ回路3では、各段のDフリップフロップ31の出力がカウント値c2を示すビット信号を形成する。すなわち、1段目のDフリップフロップ31の出力がカウント値c2の下位から1ビット目の信号を形成し、2段目のDフリップフロップ31の出力がカウント値c2の下位から2ビット目の信号を形成し、最終段のDフリップフロップ31の出力がカウント値c2の下位からn1ビット目の信号を形成する。さらに、Dフリップフロップ31のそれぞれには、後述する比較器4からのリセット信号rが入力される。これにより、カウンタ回路3は、リセット信号rがHighとなった時に、カウント値c2がリセットされて0に戻る。尚、本発明のカウンタ回路3は、図6に示すような非同期式バイナリカウンタに限定されるものではなく、他の周知の構成のカウンタを用いても良い。例えば、カウンタ回路3は、同期式であってもよく、また、グレイカウンタあるいはその他の構成のカウンタを用いても構わない。比較器4は、カウンタ回路3から入力されるカウント値c2を、制御回路5から設定信号として入力される比較基準値aと比較し、カウント値c2が比較基準値aと一致する度に、HighとLowとの間で反転するパルス信号s1をパルススワローカウンタ回路全体の分周信号第2の分周信号として位相比較器6に出力する。すなわち、パルス信号s1はパルススワローカウンタ回路全体の分周信号であると同時に、可変分周器2の分周比の切替信号でもある。切替信号としてのパルス信号s1は、HighとLowとの間での各反転が分周比の切替指示を意味する。比較器4の具体的構成の一例を図7に示す。図7に示す比較器4は、複数の1段目のアンド回路41と2段目のアンド回路42とTフリップフロップ43とにより構成されている。1段目のアンド回路41の個数は、カウンタ回路3が出力するカウント値c2のビット数ここでは、n1ビットと等しい。それぞれのアンド回路41は2つの入力を有し、一方の入力にはカウント値c2の何れかのビット信号が入力され、他方の入力には比較基準値aとして設定されている何れかのビット値が入力される。それぞれのアンド回路41において、入力されるカウント値c2のビット信号と比較基準値aとして設定されているビット値とは互いに対応している。1段目のアンド回路41の全ての出力は、2段目のアンド回路42に入力される。これにより、アンド回路42の出力は、1段目のアンド回路41の全ての出力がHighとなる時、すなわちカウント値c2と比較基準値aとが一致した時にHighとなり、カウント値c2と比較基準値aとが一致しない場合にはLowとなる。また、2段目のアンド回路42の出力はその後段に設けられたTフリップフロップ43に入力され、Tフリップフロップ43の出力はパルス信号s1として出力される。すなわち、比較器4から出力されるパルス信号s1は、カウント値c2と比較基準値aとが一致するたびにHighとLowとが切り替えられる。さらに、比較器4は、カウンタ回路3へのリセット信号も出力するが、このリセット信号はカウント値c2と比較基準値aとが一致するときにHighとなる信号であればよいため、アンド回路42の出力をリセット信号rとして出力すればよい。制御回路5は、メモリ10に格納されている分周比設定情報比較基準値に関する情報dを読み出し、分周比設定情報dに基づいて、設定するパルススワローカウンタ回路全体の分周比に応じた比較基準値aを比較器4に入力する。比較基準値aは分周比設定情報dに用意された数だけ可変であり、複数の比較基準値aに対応する分周比設定情報dがメモリ10に格納される場合には、PLL回路20は周波数シンセサイザとして機能することが可能である。分周比設定情報dは、例えば、制御回路5がパルススワローカウンタ回路に設定しようとする分周比と比較基準値aとの対応を記述したルックアップテーブルの形態でメモリ10に格納され、制御回路5が設定しようとする分周比をメモリ10に読み出しアクセスすると、ルックアップテーブルから対応する比較基準値aが読み出されるという処理が行われる。あるいは、例えば、分周比設定情報dとして予め決められた比較基準値aの時間的な切り替わりシーケンスがメモリ10に格納されていて、制御回路5がメモリ10に読み出しアクセスすると、メモリ10から当該シーケンスで複数の比較基準値aが順次読み出されるという処理が行われる。また、メモリ10に代えて、あるいはメモリ10に追加して、分周比設定情報dの入力を、PLL回路20の外部すなわちパルススワローカウンタ回路の外部から受け付けるインタフェースとなる設定回路図示せずを備えていてもよい。これは、PLL回路20を搭載した機器内部の別の制御回路による分周比の設定や、機器のユーザからの分周比に関する入力指示などに対応するものである。この場合に、制御回路5は、設定回路に入力された分周比設定情報dに関する情報に基づいて、比較器4に比較基準値aを供給する。位相比較器6は、比較器4から入力されるパルス信号s1と水晶発振器などから構成された基準信号発振器7が発生する基準周波数信号s0との位相差を検出し、検出した結果を位相差信号s2としてチャージポンプ回路8に出力する。チャージポンプ回路8は、位相比較器6から入力される位相差信号s2を電圧信号または電流信号に変換して、信号s3としてループフィルタ9に出力する。ループフィルタ9はローパスフィルタで構成され、チャージポンプ回路8から入力される信号s3をフィルタリングして直流成分を抽出し、電圧信号としての信号s4を発振回路1に出力する。発振回路1は信号s4によって発振周波数が制御される。半導体集積回路としての構成上記の構成のPLL回路20において、発振回路1、可変分周器2、カウンタ回路3、比較器4、および、制御回路5は同一半導体基板上に形成されて1つの半導体集積回路を構成していてもよい。また、位相比較器6とチャージポンプ回路8とは他の同一半導体基板上に形成されて1つの半導体集積回路を構成していてもよい。また、ループフィルタ9がさらに他の半導体基板に形成されて1つの半導体集積回路を構成していてもよい。また、基準信号発振器7、位相比較器6、チャージポンプ回路8、ループフィルタ9、メモリ10、および設定回路の、全部あるいは任意の一部が、発振回路1、可変分周器2、カウンタ回路3、比較器4、および、制御回路5と同一半導体基板上に形成されて1つの半導体集積回路を構成していてもよい。同一半導体基板上に集積される回路が多いと、それだけ回路の小型化、作製コストの低減、プロセスの簡略化、および信号品質の向上を図ることができる。PLL回路の動作次に、図2を参照して、PLL回路20の動作を、特にパルススワローカウンタ回路の動作に着目しながら説明する。PLL回路20において、カウンタ回路3は4回までカウントが可能な構成であるとする。この場合に、カウント値が0から3まで変化可能であるとすると、比較基準値aは0、1、2、3の4通りに設定することが可能である。以下では、PLL回路20が搭載された例えば通信装置において電源が投入され、装置内で使用することが決められた高周波回路の周波数の設定に従って、制御回路5がメモリ10から分周比設定情報dを読み出して比較基準値aを比較器4に供給した後の動作を考える。発振回路1は自走周波数からロック状態に制御されているとする。まず、制御回路5が比較基準値a=0を比較器4に供給したとする図2a参照。カウンタ回路3は装置電源の投入とともに初期化されてカウント動作を0から開始する。可変分周器2は発振回路1の出力する発振信号s5をまず1/N1の分周比で分周する。可変分周器2が出力する分周信号c1はカウンタ回路3によってカウントされ、カウンタ回路3はカウント値c2として0を比較器4に出力する。比較器4は、入力されたカウント値c2が比較基準値aに一致していることから、図2aに示すようにパルス信号s1をLowからHighに反転させる。このHighは可変分周器2に切替信号として入力され、可変分周器2は分周比を1/Nに切り替える。また、比較器4は同時にカウンタ回路3にリセット信号rを出力する。リセットされたカウンタ回路3は可変分周器2が出力する分周信号c1を0からカウントし直し、カウント値c2として0を比較器4に出力する。比較器4は、入力されたカウント値c2が比較基準値aに一致していることから、パルス信号s1をHighからLowに反転させる。このLowは可変分周器2に切替信号として入力され、可変分周器2は分周比を再び1/N1に切り替える。また、比較器4は同時にカウンタ回路3にリセット信号rを出力する。こうして、パルス信号s1は1/N1によるカウンタ回路3の1カウント期間分の分周期間と1/Nによるカウンタ回路3の1カウント期間分の分周期間との和で構成される周期を有する信号となる。このとき、パルススワローカウンタ回路の入力信号である発振信号s5に対するパルススワローカウンタ回路の出力信号であるパルス信号s1の分周比Ys1は、N1×1N×1=2N1となる。この分周比Ys1はPLL回路20の最小の分周比であり、図3および図4に示した従来のPLL回路のX=2N1と同じである。当該パルス信号s1は位相比較器6に入力され、基準信号発振器7から供給される基準周波数信号s0との位相差が検出される。位相比較器6が出力する位相差信号s2はチャージポンプ回路8に入力されて電圧信号または電流信号に変換される。チャージポンプ回路8が出力する信号s3はループフィルタ9に入力され、ループフィルタ9によって直流成分が抽出される。当該直流成分は電圧信号として発振回路1に入力され、この電圧信号によって発振回路1の発振周波数がパルス信号s1と基準周波数信号s0との位相差を打ち消すように制御される。位相比較器6、チャージポンプ回路8、ループフィルタ9、および、発振回路1の各動作は、以後の例でも同様である。次に、制御回路5が比較基準値a=1を比較器4に供給したとする図2b参照。カウンタ回路3は装置電源の投入とともに初期化されてカウント動作を0から開始する。可変分周器2は発振回路1の出力する発振信号s5をまず1/N1の分周比で分周する。可変分周器2が出力する分周信号c1はカウンタ回路3によってカウントされ、カウンタ回路3は最初のカウント値c2として0を比較器4に出力する。比較器4は、入力されたカウント値c2が比較基準値aに一致していないことから、パルス信号s1をLowのままとする。カウンタ回路3が次のカウント値c2として1を比較器4に出力すると、比較器4は、入力されたカウント値c2が比較基準値aに一致していることから、パルス信号s1をLowからHighに反転させる。このHighは可変分周器2に切替信号として入力され、可変分周器2は分周比を1/Nに切り替える。また、比較器4は同時にカウンタ回路3にリセット信号rを出力する。リセットされたカウンタ回路3は可変分周器2が出力する分周信号c1を0からカウントし直し、カウント値c2として0、1を順次比較器4に出力する。比較器4は、入力されたカウント値c2が1になるとカウント値c2が比較基準値aに一致していることから、パルス信号s1をHighからLowに反転させる。このLowは可変分周器2に切替信号として入力され、可変分周器2は分周比を再び1/N1に切り替える。また、比較器4は同時にカウンタ回路3にリセット信号rを出力する。こうして、パルス信号s1は1/N1によるカウンタ回路3の2カウント期間分の分周期間と1/Nによるカウンタ回路3の2カウント期間分の分周期間との和で構成される周期を有する信号となる。このとき、パルススワローカウンタ回路の入力信号である発振信号s5に対するパルススワローカウンタ回路の出力信号であるパルス信号s1の分周比Ys1は、N1×2N×2=4N2となる。次に、制御回路5が比較基準値a=2を比較器4に供給したとする図2c参照。カウンタ回路3は装置電源の投入とともに初期化されてカウント動作を0から開始する。可変分周器2は発振回路1の出力する発振信号s5をまず1/N1の分周比で分周する。可変分周器2が出力する分周信号c1はカウンタ回路3によってカウントされ、カウンタ回路3はカウント値c2として0、1、2を順次比較器4に出力する。比較器4は、入力されたカウント値c2が0および1の場合にはカウント値c2が比較基準値aに一致していないことから、パルス信号s1をLowのままとする。比較器4は、入力されたカウント値c2が2の場合にはカウント値c2が比較基準値aに一致していることから、パルス信号s1をLowからHighに反転させる。このHighは可変分周器2に切替信号として入力され、可変分周器2は分周比を1/Nに切り替える。また、比較器4は同時にカウンタ回路3にリセット信号rを出力する。リセットされたカウンタ回路3は可変分周器2が出力する分周信号c1を0からカウントし直し、カウント値c2として0、1、2を順次比較器4に出力する。比較器4は、入力されたカウント値c2が2になるとカウント値c2が比較基準値aに一致していることから、パルス信号s1をHighからLowに反転させる。このLowは可変分周器2に切替信号として入力され、可変分周器2は分周比を再び1/N1に切り替える。また、比較器4は同時にカウンタ回路3にリセット信号rを出力する。こうして、パルス信号s1は1/N1によるカウンタ回路3の3カウント期間分の分周期間と1/Nによるカウンタ回路3の3カウント期間分の分周期間との和で構成される周期を有する信号となる。このとき、パルススワローカウンタ回路の入力信号である発振信号s5に対するパルススワローカウンタ回路の出力信号であるパルス信号s1の分周比Ys1は、N1×3N×3=6N3となる。次に、制御回路5が比較基準値a=3を比較器4に供給したとする図2d参照。カウンタ回路3は装置電源の投入とともに初期化されてカウント動作を0から開始する。可変分周器2は発振回路1の出力する発振信号s5をまず1/N1の分周比で分周する。可変分周器2が出力する分周信号c1はカウンタ回路3によってカウントされ、カウンタ回路3はカウント値c2として0、1、2、3を順次比較器4に出力する。比較器4は、入力されたカウント値c2が0、1、および2の場合にはカウント値c2が比較基準値aに一致していないことから、パルス信号s1をLowのままとする。比較器4は、入力されたカウント値c2が3の場合にはカウント値c2が比較基準値aに一致していることから、パルス信号s1をLowからHighに反転させる。このHighは可変分周器2に切替信号として入力され、可変分周器2は分周比を1/Nに切り替える。また、比較器4は同時にカウンタ回路3にリセット信号rを出力する。リセットされたカウンタ回路3は可変分周器2が出力する分周信号c1を0からカウントし直し、カウント値c2として0、1、2、3を順次比較器4に出力する。比較器4は、入力されたカウント値c2が3になるとカウント値c2が比較基準値aに一致していることから、パルス信号s1をHighからLowに反転させる。このLowは可変分周器2に切替信号として入力され、可変分周器2は分周比を再び1/N1に切り替える。また、比較器4は同時にカウンタ回路3にリセット信号rを出力する。こうして、パルス信号s1は1/N1によるカウンタ回路3の4カウント期間分の分周期間と1/Nによるカウンタ回路3の4カウント期間分の分周期間との和で構成される周期を有する信号となる。このとき、パルススワローカウンタ回路の入力信号である発振信号s5に対するパルススワローカウンタ回路の出力信号であるパルス信号s1の分周比Ys1は、N1×4N×4=8N4となる。上記の比較基準値aが0~3の例では、a=3の場合のYs1=8N4が最大の分周比となる。これは、図3および図4に示した従来のPLL回路においてスワローカウンタを4回カウント可能とした場合の最大分周比X=4N3よりも大きい。本実施形態では、比較基準値aとしてカウンタ回路3に設定されるカウント値のリミットが、1/N1による分周期間と1/Nによる分周期間とのそれぞれにおいてカウントされて、両分周期間の和が最終的な分周信号の周期を決定するので、非常に大きな分周比を設定することが可能になる。スワローカウンタのカウント可能回数をkkは自然数で表すと、一般に、図3および図4の従来のPLL回路ではX=N1×k-1N×1=kNk-1の最大分周比が得られるのに対して、本実施形態ではYs1=N1×kN×k=2kNkの最大分周比が得られる。従来のPLL回路では図3および図4のものに限らず、パルススワローカウンタ回路の最終的な分周出力の1周期分がスワローカウンタのカウント可能回数kを一通りカウントする期間までに制限されてしまうため、最大分周比におけるNの項の乗数がkとなる。本実施形態における最大分周比は、パルススワローカウンタ回路の最終的な分周出力の1周期分に、スワローカウンタのカウント可能回数kを一通りカウントする期間の2倍の期間を割り当てることができるので、最大分周比におけるNの項の乗数が2kとなり、非常に大きな最大分周比が得られる。一方、本実施形態における最小分周比は、従来のPLL回路と同様にパルススワローカウンタ回路の最終的な分周出力の最小の1周期分がスワローカウンタの2カウント分の期間で決まることから、従来と同様の小さい値をそのまま実現可能である。以上により、本実施形態によれば、回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路、およびそれを備えたPLL回路、並びに半導体集積回路を実現することができる。なお、上記例では、本発明を基準周波数の整数倍で発振器をコントロールするInteger-N型PLL回路の動作に基づいて説明したが、本発明を基準周波数の分数倍で発振器をコントロールするFractional-N型PLL回路に適用しても良い。本発明は上記の実施形態に限定されるものではなく、上記実施形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施形態に含まれる。