VLIWVeryLongInstructionWordプロセッサであって、第1の比較演算器と、第2の比較演算器と、第1の演算器と、第2の演算器と、第3の演算器と、レジスタとを備え、前記第1の比較演算器は、第1の比較演算信号と第1の入力信号と第2の入力信号とが入力され、該第1の入力信号と該第2の入力信号に対して前記第1の比較演算信号が示す比較を行い、該比較の結果を出力し、前記第2の比較演算器は、第2の比較演算信号と第3の入力信号と第4の入力信号とが入力され、該第3の入力信号と該第4の入力信号に対して前記第2の比較演算信号が示す比較を行い、該比較の結果を出力し、前記第1の演算器は、第1の制御信号と、前記第1の比較演算器による比較の結果と、前記レジスタが既に保持している値とが入力され、前記第1の制御信号に応じて、前記第1の比較演算器による比較の結果と、該比較の結果と前記レジスタの値の論理積と、該比較の結果と前記レジスタの値の論理和とのいずれか1つを第1の演算結果として出力し、前記第2の演算器は、第2の制御信号と、前記第2の比較演算器による比較の結果と、前記レジスタが既に保持している値とが入力され、前記第2の制御信号に応じて、前記第2の比較演算器による比較の結果と、該比較の結果と前記レジスタの値の論理積と、該比較の結果と前記レジスタの値の論理和とのいずれか1つを第2の演算結果として出力し、前記第3の演算器は、第3の制御信号と、前記第1の演算結果と、前記第2の演算結果とが入力され、前記第3の制御信号に応じて、前記第1の演算結果と、前記第1の演算結果と前記第2の演算結果の論理積と、前記第1の演算結果と前記第2の演算結果の論理和とのいずれか1つを実行結果として前記レジスタに出力し、前記レジスタは、前記第3の演算器からの前記実行結果を新たに保持し、出力することを特徴とするVLIWプロセッサ。第1の比較命令と、前記第1の比較命令に対応し、合成しない、論理積、論理和のいずれかを示す第1の合成指定と、第2の比較命令と、前記第2の比較命令に対応し、合成しない、論理積、論理和のいずれかを示す第2の合成指定と、論理積、論理和のいずれかを示す第3の合成指定とを含む1つのVLIW命令を実行するものであって、前記第1の比較命令に含まれる比較演算子と2つの入力オペランドを夫々示す信号を、前記第1の比較演算信号と前記第1の入力信号と前記第2の入力信号として前記第1の比較演算器に入力し、前記第2の比較命令に含まれる比較演算子と2つの入力オペランドを夫々示す信号を、前記第2の比較演算信号と前記第3の入力信号と前記第4の入力信号として前記第2の比較演算器に入力し、前記第1の合成指定に応じた前記第1の制御信号と、前記第2の合成指定に応じた前記第2の制御信号と、前記第3の合成指定に応じた前記第3の制御信号とを、前記第1の演算器と、前記第2の演算器と、前記第3の演算器とに夫々入力する制御部をさらに備えることを特徴とする請求項1に記載のVLIWプロセッサ。前記制御部は、前記第2の比較命令が空であるときと、前記第3の合成指定が空であるときのいずれか一方に該当する場合に、前記第1の比較命令に応じた前記第1の比較演算信号と前記第1の入力信号と前記第2の入力信号を前記第1の比較演算器に入力し、前記第1の演算結果を前記実行結果として出力することを示す前記第3の制御信号を前記第3の演算器に入力することを特徴とする請求項2に記載のVLIWプロセッサ。前記第1の演算器は、前記第1の比較演算器による比較の結果と前記レジスタが既に保持している値が入力される第1のANDゲートと第1のORゲートと、前記第1の制御信号と、前記第1の比較演算器による比較の結果と、前記第1のANDゲートの出力と、前記第1のORゲートの出力とが入力される第1のセレクタとを有し、前記第1のセレクタは、前記第1の制御信号に応じて、3つの入力のうちの1つを前記第1の演算結果に選択して出力することを特徴とする請求項1から3のいずれか1項に記載のVLIWプロセッサ。前記第2の演算器は、前記第2の比較演算器による比較の結果と前記レジスタが既に保持している値が入力される第2のANDゲートと第2のORゲートと、前記第2の制御信号と、前記第2の比較演算器による比較の結果と、前記第2のANDゲートの出力と、前記第2のORゲートの出力とが入力される第2のセレクタとを有し、前記第2のセレクタは、前記第2の制御信号に応じて、3つの入力のうちの1つを前記第2の演算結果に選択して出力することを特徴とする請求項1から4のいずれか1項に記載のVLIWプロセッサ。前記第3の演算器は、前記第1の演算結果と前記第2の演算結果が入力される第3のANDゲートと第3のORゲートと、前記第3の制御信号と、前記第1の演算結果と、前記第3のANDゲートの出力と、前記第3のORゲートの出力とが入力される第3のセレクタとを有し、前記第3のセレクタは、前記第3の制御信号に応じて、3つの入力のうちの1つを前記実行結果に選択して出力することを特徴とする請求項1から5のいずれか1項に記載のVLIWプロセッサ。前記レジスタは、プレディケイトレジスタであることを特徴とする請求項1から6のいずれか1項に記載のVLIWプロセッサ。VLIW命令の命令構造であって第1の比較命令を格納する第1の比較命令フィールドと、第1の合成指定を格納する第1の合成指定フィールドと、第2の比較命令を格納する第2の比較命令フィールドと、第2の合成指定を格納する第2の合成指定フィールドと、第3の合成指定を格納する第3の合成指定フィールドとを含み、前記第1の合成指定は、前記第1の比較命令が示す比較の結果と、前記比較の結果と1つ前のVLIW命令の実行結果の論理積と、前記比較の結果と1つ前のVLIW命令の実行結果の論理和とのいずれを第1の演算結果とするかを示すものであり、前記第2の合成指定は、前記第2の比較命令が示す比較の結果と、前記比較の結果と1つ前のVLIW命令の実行結果の論理積と、前記比較の結果と1つ前のVLIW命令の実行結果の論理和とのいずれを第2の演算結果とするかを示すものであり、前記第3の合成指定は、前記第1の演算結果と、前記第1の演算結果と前記第2の演算結果の論理積と、前記第1の演算結果と前記第2の演算結果の論理和とのいずれを今回のVLIW命令の実行結果とするかを示すものであることを特徴とする命令構造。前記第2の比較命令フィールドと、前記第3の合成指定フィールドとのいずれか一方が空であることは、前記第1の演算結果を今回のVLIW命令の実行結果とすることを示すことを特徴とする請求項8に記載のVLIW命令。第1の比較命令と、第2の比較命令と、合成しない、論理積、論理和のいずれか1つを示す第1と第2の合成指定と、論理積と論理和のいずれかを示す第3の3つの合成指定とを含むVLIW命令が入力され、レジスタを備えるVLIWプロセッサにおけるVLIW命令の実行方法であって、前記第1の合成指定が合成しないを示す場合には、前記第1の比較命令が示す比較の結果を第1の演算結果として出力し、他の場合には、前記第1の合成指定が示す論理演算を、前記第1の比較命令が示す比較の結果と前記レジスタが既に保持している値とに対して行って得た値を前記第1の演算結果として出力し、前記第2の合成指定が合成しないを示す場合には、前記第2の比較命令が示す比較の結果を第2の演算結果として出力し、他の場合には、前記第2の合成指定が示す論理演算を、前記第2の比較命令が示す比較の結果と前記レジスタが既に保持している値とに対して行って得た値を前記第2の演算結果として出力し、前記第3の合成指定が示す論理演算を、前記第1の演算結果と前記第2の演算結果に対して行って得た値を今回のVLIW命令の実行結果として前記レジスタに出力し、前記レジスタにより前記実行結果を新たに保持し、出力することを特徴とする実行方法。前記第2の比較命令と、前記第3の合成指定とのいずれか一方が空であるときに、前記第1の演算結果を今回のVLIW命令の実行結果として前記レジスタに出力することを特徴とする請求項10に記載の実行方法。特許文献1による手法は、プレディケイトレジスタを条件分岐の代わりに利用したものであり、演算器間のレジスタファイルの転送の回数を減らすためには有用であるが、式1と式2に示すような、階層の構成が複雑な条件判定文の場合には、効率向上の効果が限定されている。特許文献2による手法は、積和標準形で表すことができるあらゆる条件の組合せを1サイクルで評価できるようにするものであり、画像処理など、条件の組合せがある程度限定されていてもよい場合にはハードウェアが必要以上に肥大化する問題がある。特許文献3に開示された手法は、複数ビットから成る条件コードセットにより複数の分岐先への分岐を効率的に実現することができるが、例えば、式1に示すエッジ検出フィルタのような、分岐先が1つしかない場合には非効率的である。特許文献4に開示された手法は、現在の比較命令と前のサイクルの比較命令から生成される状態情報のブール組合せの結果を求めることができる。しかし、例えば、式1と式2に示すような処理は、複数の比較命令の結果の組合せ例えば論理演算をする必要があり、特許文献4の手法による効率化が困難である。1サイクルに複数の命令を実行可能であるVLIWプロセッサの特性を生かし、小さな回路規模で、式1と式2が示すような、複雑な条件判定処理を効率良く実行できる技術が望まれている。本発明の1つの態様は、VLIWプロセッサである。該VLIWプロセッサは、第1の比較演算器、第2の比較演算器、第1の演算器、第2の演算器、第3の演算器、レジスタを備える。第1の比較演算器は、第1の比較演算信号と第1の入力信号と第2の入力信号とが入力され、該第1の入力信号と該第2の入力信号に対して第1の比較演算信号が示す比較を行い、該比較の結果を出力する。第2の比較演算器は、第2の比較演算信号と第3の入力信号と第4の入力信号とが入力され、該第3の入力信号と該第4の入力信号に対して第2の比較演算信号が示す比較を行い、該比較の結果を出力する。第1の演算器は、第1の制御信号と、第1の比較演算器による比較の結果と、レジスタが既に保持している値とが入力され、第1の制御信号に応じて、第1の比較演算器による比較の結果と、該比較の結果とレジスタの値の論理積と、該比較の結果とレジスタの値の論理和とのいずれか1つを第1の演算結果として出力する。第2の演算器は、第2の制御信号と、第2の比較演算器による比較の結果と、レジスタが既に保持している値とが入力され、第2の制御信号に応じて、第2の比較演算器による比較の結果と、該比較の結果とレジスタの値の論理積と、該比較の結果とレジスタの値の論理和とのいずれか1つを第2の演算結果として出力する。第3の演算器は、第3の制御信号と、第1の演算結果と、第2の演算結果とが入力され、第3の制御信号に応じて、第1の演算結果と、第1の演算結果と第2の演算結果の論理積と、第1の演算結果と第2の演算結果の論理和とのいずれか1つを実行結果としてレジスタに出力する。レジスタは、第3の演算器からの実行結果を新たに保持し、出力する。本発明の別の態様は、VLIW命令の命令構造である。この命令構造は、第1の比較命令を格納する第1の比較命令フィールドと、第1の合成指定を格納する第1の合成指定フィールドと、第2の比較命令を格納する第2の比較命令フィールドと、第2の合成指定を格納する第2の合成指定フィールドと、第3の合成指定を格納する第3の合成指定フィールドを含む。第1の合成指定は、第1の比較命令が示す比較の結果と、該比較の結果と1つ前のVLIW命令の実行結果の論理積と、該比較の結果と1つ前のVLIW命令の実行結果の論理和とのいずれを第1の演算結果とするかを示すものである。第2の合成指定は、第2の比較命令が示す比較の結果と、該比較の結果と1つ前のVLIW命令の実行結果の論理積と、該比較の結果と1つ前のVLIW命令の実行結果の論理和とのいずれを第2の演算結果とするかを示すものである。第3の合成指定は、第1の演算結果と、第1の演算結果と第2の演算結果の論理積と、第1の演算結果と第2の演算結果の論理和とのいずれを今回のVLIW命令の実行結果とするかを示すものである。本発明のさらなる別の態様は、第1の比較命令と、第2の比較命令と、合成しない、論理積、論理和のいずれか1つを示す第1と第2の合成指定と、論理積と論理和のいずれかを示す第3の合成指定とを含むVLIW命令が入力され、レジスタを備えるVLIWプロセッサにおけるVLIW命令の実行方法である。該実行方法は、第1の合成指定が合成しないを示す場合には、第1の比較命令が示す比較の結果を第1の演算結果として出力し、他の場合には、第1の合成指定が示す論理演算を、第1の比較命令が示す比較の結果とレジスタが既に保持している値とに対して行って得た値を第1の演算結果として出力する。また、第2の合成指定が合成しないを示す場合には、第2の比較命令が示す比較の結果を第2の演算結果として出力し、他の場合には、第2の合成指定が示す論理演算を、第2の比較命令が示す比較の結果とレジスタが既に保持している値とに対して行って得た値を第2の演算結果として出力する。さらに、第3の合成指定が示す論理演算を、第1の演算結果と第2の演算結果に対して行って得た値を今回のVLIW命令の実行結果としてレジスタに出力する。レジスタにより、該実行結果を新たに保持し、出力する。なお、上記態様のVLIWプロセッサを装置やシステムに置換えて表現したものや、上記態様の命令構造を有するVLIW命令や、該VLIW命令を含むプログラムや、該VLIW命令及び上記態様の方法を実行するVLIWプロセッサなども、本発明の態様としては有効である。本発明にかかる技術によれば、VLIWプロセッサにおいて、小さな回路規模で複雑な条件判定処理を効率良く実行することができる。以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。本発明の具体的な実施の形態を説明する前に、まず、図1~図5を参照して本発明にかかる技術の原理を説明する。図1に示すVLIWプロセッサ10は、第1の比較演算器122、第2の比較演算器124、第1の演算器130、第2の演算器140、第3の演算器150、レジスタ50を備える。第1の比較演算器122と第2の比較演算器124は、通常のプロセッサに備えられた、算術演算のための加減算器やALUArithmeticLogicUnitであってもよい。第1の比較演算器122は、第1の比較演算信号V1、第1の入力信号V11、第2の入力信号V12が入力され、第1の入力信号V11と第2の入力信号V12に対して第1の比較演算信号V1が示す比較を行い、該比較の結果を出力する。第1の比較演算器122による比較の結果を、第1の比較結果CMP1という。第2の比較演算器124は、第2の比較演算信号V2、第3の入力信号V21、第4の入力信号V22が入力され、第3の入力信号V21と第4の入力信号V22に対して第2の比較演算信号V2が示す比較を行い、該比較の結果を出力する。第2の比較演算器124による比較の結果を、第2の比較結果CMP2という。第1の演算器130は、第1の制御信号ctr1と、第1の比較結果CMP1と、レジスタ50が既に保持している値PRとが入力され、第1の制御信号ctr1に応じて、第1の比較結果CMP1、第1の比較結果CMP1とレジスタ50の値PRの論理積と、第1の比較結果CMP1とレジスタの値PRの論理和とのいずれか1つを第1の演算結果CR1として出力する。第2の演算器140は、第2の制御信号ctr2と、第2の比較結果CMP2と、レジスタ50の値PRとが入力され、第2の制御信号ctr2に応じて、第2の比較結果CMP2、第2の比較結果CMP2とレジスタ50の値PRの論理積と、第2の比較結果CMP2とレジスタの値PRの論理和とのいずれか1つを第2の演算結果CR2として出力する。第3の演算器150は、第3の制御信号ctr3と、第1の演算結果CR1と、第2の演算結果CR2とが入力され、第3の制御信号ctr3に応じて、第1の演算結果CR1と、第1の演算結果CR1と第2の演算結果CR2の論理積と、第1の演算結果CR1と第2の演算結果CR2の論理和とのいずれか1つを実行結果PRとしてレジスタ50に出力する。レジスタ50は、第3の演算器150からの実行結果PRを新たに保持し、必要に応じて出力する。レジスタ50に保持していた値PRは、この実行結果PRにより上書される。VLIWプロセッサ10は、図2に示す構造のVLIW命令を実行することができる。ここで、図2~図3を参照して、VLIWプロセッサ10が実行するVLIW命令の構造を説明する。図2に示すように、該VLIW命令は、第1の比較命令COMPARE1を格納する第1比較命令フィールド、該第1の比較命令COMPARE1に対応する第1の合成指定CMB1を格納する第1の合成指定フィールド、第2の比較命令COMPARE2を格納する第2の比較命令フィールド、該第2の比較命令COMPARE2に対応する第2の合成指定CMB2を格納する第2の合成指定フィールド、第3の合成指定CMB3を格納する第3の合成指定フィールド含む。第1の比較命令COMPARE1と第2の比較命令COMPARE2は、通常の比較命令であり、2つの入力オペランドと1つの比較演算子opにより構成される。2つの入力オペランドは、該1つの比較演算子opが示す比較演算の比較対象に該当する。図3は、第1の比較命令COMPARE1と第2の比較命令COMPARE2に含まれる比較演算子opの例を示す。図示のように、比較演算子opは、LT、LE、EQ、NE、GT、GEなどがあり、夫々LittleThan、LittleThanorEqualTo、EqualTo、NotEqualTo、GreaterThan、GreaterThanorEqualToを意味する。第1の比較命令COMPARE1による比較の結果は、図1に示すVLIWプロセッサ10における第1の比較結果CMP1に対応し、第2の比較命令COMPARE2による比較の結果は、図1に示すVLIWプロセッサ10における第2の比較結果CMP2に対応する。また、第1の比較命令COMPARE1と第1の合成指定CMB1により決まる演算結果は、VLIWプロセッサ10における第1の演算結果CR1に対応し、第2の比較命令COMPARE2と第2の合成指定CMB2により決まる演算結果は、VLIWプロセッサ10における第2の演算結果CR2に対応する。今回のVLIW命令の実行結果は、VLIWプロセッサ10における実行結果PRに対応し、1つ前のVLIW命令の実行結果は、VLIWプロセッサ10における実行結果PRに対応する。これに関して、後に図4と図5を参照して詳細に説明する。第1の合成指定CMB1は、第1の比較命令COMPARE1が示す比較の結果第1の比較結果CMP1と、該第1の比較結果CMP1と実行結果PRの論理積と、該第1の比較結果CMP1と実行結果PRの論理和とのいずれを演算結果第1の演算結果CR1とするかを示す。第2の合成指定CMB2は、第2の比較命令COMPARE2が示す比較の結果第2の比較結果CMP2と、該第2の比較結果CMP2と実行結果PRの論理積と、該第2の比較結果CMP2と実行結果PRの論理和とのいずれを演算結果第2の演算結果CR2とするかを示す。第3の合成指定CMB3は、第1の演算結果CR1と第2の演算結果CR2の論理積と、第1の演算結果CR1と第2の演算結果CR2の論理和とのいずれを今回のVLIW命令の実行結果実行結果PRとするかを示す。図4と図5は、図2に示すVLIW命令の各構成要素の具体例と、VLIWプロセッサ10が夫々の具体例のVLIW命令を実行する際における各信号との対応関係を示す。図4は、VLIW命令に関して、第3の合成指定CMB3を除いた部分を示し、VLIWプロセッサ10に関しては、第1の制御信号ctr1と第2の制御信号ctr2を示す。図5は、LIW命令とVLIWプロセッサ10に、第3の合成指定CMB3と第3の制御信号ctr3を示す。第1の比較命令COMPARE1は、前述したように、通常の比較命令と同様に、1つの比較演算子と2つの入力オペランドから構成される。VLIWプロセッサ10において、第1の比較命令COMPARE1に含まれる比較演算子が示す比較演算を指示する信号は、第1の比較演算信号V1として第1の比較演算器122に入力される。また、第1の比較命令COMPARE1に含まれる2つのオペランドは、第1の入力信号V11と第2の入力信号V12として、第1の比較演算器122に入力される。第1の合成指定CMB1は、合成しない、論理積AND、論理和ORのいずれかを示す。合成しないは、第1の比較結果CMP1を第1の演算結果CR1とすることを示す。なお、合成をしないを示す第1の合成指定CMB1は、合成をしないを示すことができれば、如何なる文字であってもよく、図4の例では、空である第1の合成指定CMB1により、合成しないを示す。第1の合成指定CMB1が合成しないを示すときに、VLIWプロセッサ10において、第1の比較結果CMP1を第1の演算結果CR1として出力するよう指示第1の制御信号ctr1が第1の演算器130に入力される。第1の合成指定CMB1が合成しない以外、すなわち論理積と論理和のいずれかの論理演算を示すときに、VLIWプロセッサ10において、第1の比較結果CMP1と前回の実行結果PRに対して、第1の合成指定CMB1が示す論理演算を行って得た結果を第1の演算結果CR1として出力するよう指示する第1の制御信号ctr1が第1の演算器130に入力される。第2の比較命令COMPARE2も、前述したように、通常の比較命令と同様に、1つの比較演算子と2つの入力オペランドから構成される。VLIWプロセッサ10において、第2の比較命令COMPARE2に含まれる比較演算子が示す比較演算を指示する信号は、第2の比較演算信号V2として第2の比較演算器124に入力される。また、第2の比較命令COMPARE2に含まれる2つのオペランドは、第3の入力信号V21と第4の入力信号V22として、第2の比較演算器124に入力される。第2の合成指定CMB2は、第1の合成指定CMB1と同様に、合成しない、論理積AND、論理和ORのいずれかを示す。合成しないは、第2の比較結果CMP2を第2の演算結果CR2とすることを示す。なお、合成をしないを示す第2の合成指定CMB2も、合成をしないを示すことができれば、如何なる文字であってもよく、図4の例では、空である第2の合成指定CMB2により、合成しないを示す。第2の合成指定CMB2が合成しないを示すときに、VLIWプロセッサ10において、第2の比較結果CMP2を第2の演算結果CR2として出力するよう指示第2の制御信号ctr2が第2の演算器140に入力される。第2の合成指定CMB2が合成しない以外、すなわち論理積と論理和のいずれかの論理演算を示すときに、VLIWプロセッサ10において、第2の比較結果CMP2と前回の実行結果PRに対して、第2の合成指定CMB2が示す論理演算を行って得た結果を第2の演算結果CR2として出力するよう指示する第2の制御信号ctr2が第2の演算器140に入力される。第3の合成指定CMB3は、論理積AND、論理和ORのいずれかの論理演算を示す。VLIWプロセッサ10において、第1の演算結果CR1と第2の演算結果CR2に対して、第3の合成指定CMB3が示す論理演算の結果を実行結果PRとして出力するように指示する第3の制御信号ctr3が第3の演算器150に入力される。なお、第2の比較命令フィールドと、第3の合成指定フィールドは、空である場合もある。図5に示すように、COMPARE命令が1つしかないとき、すなわち第2に比較命令フィールドが空であるときに、第3の合成指定CMB3が参照されず、第1の演算結果CR1を今回の命令の実行結果PRとして出力するよう指示する第3の制御信号ctr3が第3の演算器150に入力される。また、第3の合成指定CMB3が無いときにも同様に、第1の演算結果CR1を今回の命令の実行結果PRとして出力するよう指示する第3の制御信号ctr3が第3の演算器150に入力される。この2つの場合において、第2の比較演算器124、第2の演算器140による演算がなされない。図2に示すVLIW命令に対応するVLIWプロセッサ10によれば、小さな回路規模で、複数の比較処理が含まれる条件判定処理を効率良く行うことができる。これに関して、以下の実施の形態を用いて詳細に説明する。図6は、本発明の実施の形態にかかるVLIWプロセッサ100を示す。重複を避けるため、図6において、図1に示す構成要素信号を含むと同様のものについて同様の符号を付与しており、これらの構成要素に関しては、必要があるときにのみ説明する。VLIWプロセッサ100は、制御部110、第1の比較演算器122、第2の比較演算器124、第1の演算器130、第2の演算器140、第3の演算器150、プレディケイトレジスタ160を備える。制御部110は、入力されたVLIW命令を格納する命令レジスタ図示せずを有し、該命令レジスタに格納されたVLIW命令に基づいて、第1の比較演算信号V1、第1の入力信号V11、第2の入力信号V12、第2の比較演算信号V2、第3の入力信号V21、第4の入力信号V22、第1の制御信号ctr1、第2の制御信号ctr2、第3の制御信号ctr3を出力する。具体的には、制御部110は、第1の比較命令COMPARE1に含まれる比較演算子と2つのオペランドを夫々示す第1の比較演算信号V1、第1の入力信号V11、第2の入力信号V12を第1の比較演算器122に出力する。また、制御部110は、第2の比較命令COMPARE2に含まれる比較演算子と2つのオペランドを夫々示す第2の比較演算信号V2、第3の入力信号V21、第4の入力信号V22を第2の比較演算器124に出力する。また、制御部110は、第1の合成指定CMB1に応じた第1の制御信号ctr1、第2の合成指定CMB2に応じた第2の制御信号ctr2、第3の合成指定CMB3に応じた第3の制御信号ctr3を、第1の演算器130、第2の演算器140、第3の演算器150に夫々出力する。なお、第2の比較命令COMPARE2及び第2の合成指定CMB2が空であるときと、第3の合成指定CMB3が空であるときのいずれか一方に該当する場合には、制御部110は、第3の合成指定CMB3を合成しないであると理解してその旨を示す第3の制御信号ctr3信号を第3の演算器150に出力する。第1の比較演算器122は、比較演算を行って第1の比較結果CMP1を第1の演算器130に出力する。第2の比較演算器124は、比較演算を行って第2の比較結果CMP2を第2の演算器140に出力する。図7は、第1の演算器130を示す。第1の演算器130は、ANDゲート132、ORゲート134、セレクタ136を備える。ANDゲート132とORゲート134は、第1の比較演算器122からの第1の比較結果CMP1と、プレディケイトレジスタ160からの実行結果PRが入力され、夫々論理積と論理和をセレクタ136に出力する。セレクタ136には、ANDゲート132からの論理積、ORゲート134からの論理和、第1の比較結果CMP1、制御部110からの第1の制御信号ctr1が入力され、第1の制御信号ctr1に従って、入力された3つの値のうちの1つを選択して第3の演算器150に出力する。セレクタ136の出力は、第1の演算結果CR1となる。具体的には、第1の演算器130は、第1の制御信号ctr1が合成しないを示すときに、第1の比較結果CMP1を第1の演算結果CR1として出力する。一方、第1の制御信号ctr1が論理積を示すときには、ANDゲート132の出力を第1の演算結果CR1として出力し、第1の制御信号ctr1が論理和を示すときには、ORゲート134の出力を第1の演算結果CR1として出力する。図8は、第2の演算器140を示す。第2の演算器140は、ANDゲート142、ORゲート144、セレクタ146を備える。ANDゲート142とORゲート144は、第2の比較演算器124からの第2の比較結果CMP2と、プレディケイトレジスタ160からの実行結果PRが入力され、夫々論理積と論理和をセレクタ146に出力する。セレクタ146には、ANDゲート142からの論理積、ORゲート144からの論理和、第2の比較結果CMP2、制御部110からの第2の制御信号ctr2が入力され、第2の制御信号ctr2に従って、入力された3つの値のうちの1つを選択して第3の演算器150に出力する。セレクタ146の出力は、第2の演算結果CR2となる。具体的には、第2の演算器140は、第2の制御信号ctr2が合成しないを示すときに、第2の比較結果CMP2を第2の演算結果CR2として出力する。一方、第2の制御信号ctr2が論理積を示すときには、ANDゲート142の出力を第2の演算結果CR2として出力し、第2の制御信号ctr2が論理和を示すときには、ORゲート144の出力を第2の演算結果CR2として出力する。図9は、第3の演算器150を示す。第3の演算器150は、ANDゲート152、ORゲート154、セレクタ156を備える。ANDゲート152とORゲート154は、第1の演算器130からの第1の演算結果CR1と第2の演算器140からの第2の演算結果CR2が入力され、夫々論理積と論理和をセレクタ156に出力する。セレクタ156には、ANDゲート152からの論理積、ORゲート154からの論理和、第1の演算結果CR1、制御部110からの第3の制御信号ctr3が入力され、第3の制御信号ctr3に従って、入力された3つの値のうちの1つを選択してプレディケイトレジスタ160に出力する。セレクタ156の出力は、実行結果PRとなる。具体的には、第3の演算器150は、第3の制御信号ctr3が合成しないを示すときに、第1の演算結果CR1を実行結果PRとして出力する。一方、第3の制御信号ctr3が論理積を示すときには、ANDゲート152の出力を実行結果PRとして出力し、第3の制御信号ctr3が論理和を示すときには、ORゲート154の出力を実行結果PRとして出力する。プレディケイトレジスタ160は、第3の演算器150からの最新の実行結果PRを保持する。すなわち、今回のVLIW命令の実行結果の実行結果PRは、次のVLIW命令の実行時には、実行結果PRとなる。図10~図13を参照して、図2に示すVLIW命令における各比較命令と合成指定の組合せのパターン毎に、VLIWプロセッサ100が実行する処理を説明する。<パターンA>パターンAは、VLIW命令に第1の比較命令COMPARE1と第2の比較命令COMPARE2が共にあると共に、全ての合成指定CMB1、CMB2、CMB3が、論理積と論理和のいずれかを示すパターンである。パターンAは、パターンA1~パターンA4の4つが含まれる。図10に示すように、パターンA1は、全ての合成指定がANDを示すVLIW命令COMPARE1_ANDCOMPARE2_ANDANDの場合である。該パターンA1のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と第2の比較結果CMP2の論理積と、実行結果PR1つ前の実行結果との論理積である。パターンA2は、全ての合成指定がORを示すVLIW命令COMPARE1_ORCOMPARE2_ORORの場合である。該パターンA2のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と第2の比較結果CMP2の論理和と、実行結果PRとの論理和である。パターンA3は、第1の合成指定CMB1と第2の合成指定CMB2が共にANDを示し、第3の合成指定CMB3がORを示すVLIW命令COMPARE1_ANDCOMPARE2_ANDORの場合である。該パターンA3のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と第2の比較結果CMP2の論理和と、実行結果PRとの論理積である。パターンA4は、第1の合成指定CMB1と第2の合成指定CMB2が共にORを示し、第3の合成指定CMB3がANDを示すVLIW命令COMPARE1_ORCOMPARE2_ORANDの場合である。該パターンA4のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と第2の比較結果CMP2の論理積と、実行結果PRとの論理和である。すなわち、該パターンAの命令の場合に、VLIWプロセッサ100は、1サイクルで、2つの比較命令の実行と、第1の比較命令が示す比較の結果と実行結果PRとの論理演算と、第2の比較命令が示す比較の結果と実行結果PRとの論理演算と、該2つの論理演算の結果のさらなる論理演算を行うことができる。<パターンB>パターンBは、VLIW命令に第1の比較命令COMPARE1と第2の比較命令COMPARE2が共にあり、第1の合成指定CMB1と第2の合成指定CMB2のいずれか一方が空であり、第3の合成指定CMB3が論理積と論理和のいずれかを示すパターンである。パターンBは、パターンB1~パターンB4の4つが含まれる。図11に示すように、パターンB1は、第1の合成指定CMB1がANDを示し、第2の合成指定CMB2が空であり、第3の合成指定CMB3がORを示すVLIW命令COMPARE1_ANDCOMPARE2_ORの場合である。該パターンB1のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と実行結果PRとの論理積と、第2の比較結果CMP2との論理和である。パターンB2は、第1の合成指定CMB1が空であり、第2の合成指定CMB2がANDを示し、第3の合成指定CMB3がORを示すVLIW命令COMPARE1_COMPARE2_ANDORの場合である。該パターンB2のときに、VLIWプロセッサ100が得た実行結果PRは、第2の比較結果CMP2と実行結果PRの論理積と、第1の比較結果CMP1との論理和である。パターンB3は、第1の合成指定CMB1がORであり、第2の合成指定CMB2が空であり、第3の合成指定CMB3がANDを示すVLIW命令COMPARE1_ORCOMPARE2_ANDの場合である。該パターンB3のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と実行結果PRとの論理和と、第2の比較結果CMP2との論理積である。パターンB4は、第1の合成指定CMB1が空であり、第2の合成指定CMB2がORを示し、第3の合成指定CMB3がANDを示すVLIW命令COMPARE1_COMPARE2_ORANDの場合である。該パターンB4のときに、VLIWプロセッサ100が得た実行結果PRは、第2の比較結果CMP2と実行結果PRの論理積と、第1の比較結果CMP1との論理和である。すなわち、該パターンBの命令の場合に、VLIWプロセッサ100は、1サイクルで、2つの比較命令の実行と、片方の比較命令が示す比較の結果と実行結果PRの論理演算と、該論理演算の結果と他方の比較命令の実行結果の更なる論理演算を行うことができる。<パターンC>パターンCは、VLIW命令に第1の比較命令COMPARE1と第2の比較命令COMPARE2が共にあり、第1の合成指定CMB1と第2の合成指定CMB2のいずれも空であり、第3の合成指定CMB3が論理積と論理和のいずれかを示すパターンである。パターンCは、パターンC1~パターンC2の4つが含まれる。図12に示すように、パターンC1は、第3の合成指定CMB3がANDを示すVLIW命令COMPARE1_COMPARE2_ANDの場合である。該パターンC1のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と第2の比較結果CMP2の論理積である。パターンC2は、第3の合成指定CMB3がORを示すVLIW命令COMPARE1_COMPARE2_ORの場合である。該パターンC2のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と第2の比較結果CMP2の論理和である。すなわち、該パターンCの命令の場合に、VLIWプロセッサ100は、1サイクルで、2つの比較命令の実行と、該2つの比較命令が夫々示す比較の結果の論理演算を行うことができる。<パターンD>上述したパターンA~Cのいずれの場合においても、VLIW命令に2つの比較命令が含まれる。本パターンDは、1つの比較命令第1の比較命令COMPARE1のみを含むVLIW命令の場合である。パターンDは、パターンD1~パターンD3の3つが含まれる。図13に示すように、パターンD1は、第1の比較命令COMPARE1に対応する第1の合成指定CMB1がANDを示すVLIW命令COMPARE1_ANDの場合である。該パターンD1のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と実行結果PRの論理積である。パターンD2は、第1の比較命令COMPARE1に対応する第1の合成指定CMB1がORを示すVLIW命令COMPARE1_ORの場合である。該パターンD2のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1と実行結果PRの論理和である。パターンD3は、第1の比較命令COMPARE1に対応する第1の合成指定CMB1が空であるVLIW命令COMPARE1の場合である。該パターンD3のときに、VLIWプロセッサ100が得た実行結果PRは、第1の比較結果CMP1である。すなわち、該パターンDの命令の場合に、VLIWプロセッサ100は、1サイクルで、1つの比較命令の実行を行うことができる。ここで、VLIWプロセッサ100への実装例を説明する。なお、以下において、プログラムの具体例の中で、分かりやすいように、論理積と論理和を示す第3の合成指定CMB3を夫々FandとForで表わす。また、各プログラムの例において、1ラインは1サイクルの処理を示す。図14に示すように、式1が示す処理を、5つの比較演算A1~A5、4つの論理演算B1~B4、処理の結果をセットするC1に分割することができる。本実施の形態におけるVLIW命令及びVLIWプロセッサ100によれば、1サイクルにおいて、2つの比較命令の並列実行、夫々の比較命令が示す比較の結果と1つ前の実行結果PRプログラムの視点からは1ライン前の処理結果との論理演算、2つの論理演算のさらなる論理演算が可能であるため、式1に示す処理を図14に示すように分割し、分岐命令を使用せずにVLIWプロセッサ100へ実装することができる。図15は、式1に示す処理をVLIWプロセッサ100へ実装する際のプログラムの例を示す。該プログラムの1ライン目が示す処理は、第1の比較SC==0と、第2の比較SC==2を並列に行うと共に、2つの比較結果を論理和演算して、該論理和演算の結果をプレディケイトレジスタ160に格納する処理である。なお、2つのcompareは、第1の比較命令と第2の比較命令であり、第1の合成指定CMB1と第2の合成指定CMB2のいずれも空であり、合成をしないを示す。これは、図12に示すパターンC2の処理である。2ライン目が示す処理は、第1の比較val==bと、第2の比較val>bを並列に実行すると共に、第1の比較結果と1ライン目の実行結果プレディケイトレジスタ160の値の論理積と、第2の比較結果との論理和を得てプレディケイトレジスタ160に格納する処理である。これは、図11に示すパターンB1の処理である。3ライン目が示す処理は、第1の比較val>cを実行すると共に、第1の比較結果と2ライン目の実行結果との論理積を得てプレディケイトレジスタ160に格納する処理である。これは、図13に示すパターンD1の処理である。4ライン目が示す処理は、プレディケイトレジスタ160の値に応じて引数resに1を格納する命令msetを実行する処理である。このように、本実施の形態のVLIWプロセッサ100によれば、式1が示す処理を4サイクルで完了することができる。前述したように、式1が示す処理を従来のVLIWプロセッサに分岐命令により実装する際に、分岐ペナルティを2サイクルである場合には、9サイクルが必要である図18。また、図16は、式2が示す処理を分割した態様を示す。図示のように、式2が示す処理を、6つの比較演算A1~A6、5つの論理演算B1~B5、処理の結果をセットする処理C1に分割することができる。図17は、式2が示す処理を図16に示すように分割して、VLIWプロセッサ100へ実装する際のプログラムの例を示す。該プログラムの1ライン目が示す処理は、第1の比較d02≠0と、第2の比較d12==0を並列に行うと共に、2つの比較結果を論理積演算して、該論理積演算の結果をプレディケイトレジスタ160に格納する処理である。これは、図12に示すパターンC1の処理である。2ライン目が示す処理は、第1の比較d00≠0と、第2の比較d10=0を並列に実行すると共に、第1の比較結果と1ライン目の実行結果の論理和と、第2の比較結果と1ライン目の実行結果の論理和との論理積を得てプレディケイトレジスタ160に格納する処理である。これは、図10に示すパターンA4の処理である。3ライン目が示す処理は、第1の比較d11≠0と、第2の比較d01=0を並列に実行すると共に、第1の比較結果と2ライン目の実行結果の論理積と、第2の比較結果と2ライン目の実行結果の論理積との論理積を得てプレディケイトレジスタ160に格納する処理である。これは、図10に示すパターンA1の処理である。4ライン目が示す処理は、プレディケイトレジスタ160の値に応じて引数resに1を格納する命令msetを実行する処理である。このように、本実施の形態のVLIWプロセッサ100によれば、式2が示す処理を4サイクルで完了することができる。前述したように、式2に示す処理を従来のVLIWプロセッサに分岐命令により実行する際に、分岐ペナルティを2サイクルである場合には、12サイクルが必要である図19。このように、本実施の形態のVLIWプロセッサ100によれば、複数の比較処理が含まれる条件判定処理を効率良く行うことができる。本願発明者は、画像に対するエッジ検出処理における条件判定処理をVLIWプロセッサ100に実行させた結果、通常のVLIWプロセッサの2倍ほどの速度を得ることを確認した。以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した実施の形態に対してさまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、VLIWプロセッサ100において、最新の実行結果PRを保持するレジスタとしてプレディケイトレジスタ160が用いられている。一般的に、プレディケイトレジスタは1ビットであり、汎用レジスタは16ビットまたは32ビットである。VLIWプロセッサ100において、VLIW命令の実行結果が1ビットであるため、プレディケイトレジスタ160を用いることにより、さらに回路規模を抑制することができる。勿論、最新の実行結果PRを保持するレジスタとして汎用レジスタを用いてもよい。また、例えば、上述したように、1つの比較命令のみを実行する場合には、第3の合成指定CMB3が空であってもよい。この場合、第3の合成指定フィールドを空にせず、他の命令の即値フィールドなどの別の用途に用いてもよい。