"2つのCMOSインバータ回路がループを形成するラッチ回路にアクセスゲートを設け、さらに読出し専用トランジスタを設けてワードラインを読出し用ワードラインRWLと書込み用ワードラインWWLとに分離し、読出し用ワードラインRWLのみを活性化することにより読出し用ビットラインRBLからメモリセルの保持データを読出すことができるメモリセルを、アレイ状に複数個配置した半導体記憶装置において、列方向のメモリセル群の各メモリセルの読出し用ビットラインRBLから保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットラインWBLを駆動するビットラインハーフ駆動回路と、ビットラインハーフ駆動回路のイネーブル信号と列選択信号とを入力してビットラインハーフ駆動回路を活性化させる選択信号回路と、列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路と、を備えたことを特徴とする半導体記憶装置。前記ビットラインハーフ駆動回路は、メモリセルの書込み用ビットラインWBLをプルアップ及びプルダウンするドライバ部分が、nMOSで構成されており、プルアップされるビットラインの電圧レベルは、電源電圧からnMOSのしきい値分だけ低下した電圧でクランプされることを特徴とする請求項1に記載の半導体記憶装置。前記ビットラインハーフ駆動回路は、メモリセルの書込み用ビットラインWBLをプルアップ及びプルダウンするドライバ部分が、インバータで構成され、インバータの電源電圧をメモリセルの電源電圧より所定電圧低くすることにより、プルアップされるビットラインの電圧レベルは、電源電圧から前記所定電圧だけ低下した電圧でクランプされることを特徴とする請求項1に記載の半導体記憶装置。前記ビットラインハーフ駆動回路において、書込み用ビットラインを駆動する際のビットラインの振幅量が、カラムデコーダにより選択されたメモリセルのビットラインの振幅量よりも、カラムデコーダにより選択されないハーフセレクト列のメモリセルのビットラインの振幅量が小さいことにより、消費電力を低減し得ることを特徴とする請求項2又は3に記載の半導体記憶装置。前記イコライザー回路は、nMOSとpMOSとが並列に接続され、それぞれの中間ノードをメモリセルの書込み用ビットラインに接続した構成であることを特徴とする請求項1に記載の半導体記憶装置。前記イコライザー回路は、メモリセルの書込み用ビットラインの間にnMOSまたはpMOSが接続された構成であることを特徴とする請求項1に記載の半導体記憶装置。前記メモリセルの書込み用ビットラインは、スタンバイ時には書込み用ビットラインはフローティング状態となり、メモリセルのリーク電流によって書込み用ビットラインは中間電位に保たれることを特徴とする請求項1に記載の半導体記憶装置。前記選択信号回路は、CMOSNORゲートまたはCMOSNANDゲートを用いて構成され、ビットラインハーフ駆動回路のイネーブル信号および列選択信号を入力とし、ビットラインハーフ駆動回路とメモリセルの書込み用ビットラインの間に配置されるアクセストランジスタのゲートに出力されることを特徴とする請求項1に記載の半導体記憶装置。前記ビットラインハーフ駆動回路の前記イネーブル信号の動作後に、書込み用ワードラインを活性化することを特徴とする請求項1に記載の半導体記憶装置。微細化されたプロセスにおいて有利な8TSRAMにおいては、従来のライトバック手法を用いることにより、ハーフセレクト問題を解決することができ、低電圧における動作信頼性が確保できる。しかしながら、従来のライトバック手法においては、全ての書込み用ビットラインがフルスイングすることから、書込み動作時のハーフセレクト列における充放電電力の増加が問題となっていた。上記状況に鑑みて、本発明は、8TSRAMにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現できる半導体記憶装置を提供することを目的とする。上記目的を達成すべく、本発明の半導体記憶装置は、2つのCMOSインバータ回路がループを形成するラッチ回路にアクセスゲートを設け、さらに読出し専用トランジスタを設けてワードラインを読出し用ワードラインRWLと書込み用ワードラインWWLとに分離し、読出し用ワードラインRWLのみを活性化することにより読出し用ビットラインRBLからメモリセルの保持データを読出すことができるメモリセルを、アレイ状に複数個配置した半導体記憶装置において、下記1~3を備えた構成とされる。1列方向のメモリセル群の各メモリセルの読出し用ビットラインRBLから保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットラインWBLを駆動するビットラインハーフ駆動回路2ビットラインハーフ駆動回路のイネーブル信号と列選択信号とを入力してビットラインハーフ駆動回路を活性化させる選択信号回路3列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路かかる構成によれば、8TSRAMにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力を削減できる。2つのCMOSインバータ回路がループを形成するラッチ回路にアクセスゲートを設け、さらに読出し専用トランジスタを設けてワードラインを読出し用ワードラインRWLと書込み用ワードラインWWLとに分離し、読出し用ワードラインRWLのみを活性化することにより読出し用ビットラインRBLからメモリセルの保持データを読出すことができるメモリセルは、8TSRAMやその類似構成のメモリセルのことである。また、上記1のビットラインハーフ駆動回路は、具体的には、メモリセルの書込み用ビットラインWBLをプルアップ及びプルダウンするドライバ部分が、nMOSで構成されており、プルアップされるビットラインの電圧レベルは、電源電圧からnMOSのしきい値分だけ低下した電圧でクランプされる。或いは、上記1のビットラインハーフ駆動回路は、メモリセルの書込み用ビットラインWBLをプルアップ及びプルダウンするドライバ部分が、インバータで構成され、インバータの電源電圧をメモリセルの電源電圧より所定電圧低くすることにより、プルアップされるビットラインの電圧レベルは、電源電圧から前記所定電圧だけ低下した電圧でクランプされる。これにより、ビットラインハーフ駆動回路では、書込み用ビットラインを駆動する際のビットラインの振幅量が、カラムデコーダにより選択されたメモリセルのビットラインの振幅量よりも、カラムデコーダにより選択されないハーフセレクト列のメモリセルのビットラインの振幅量が小さくなる。これにより、消費電力を低減する。また、上記2の選択信号回路は、具体的には、CMOSNORゲートまたはCMOSNANDゲートを用いて構成され、ビットラインハーフ駆動回路のイネーブル信号および列選択信号を入力とし、ビットラインハーフ駆動回路とメモリセルの書込み用ビットラインの間に配置されるアクセストランジスタのゲートに出力される。また、上記3のイコライザー回路は、具体的には、nMOSとpMOSとが並列に接続され、それぞれの中間ノードをメモリセルの書込み用ビットラインに接続した構成である。或いは、上記3のイコライザー回路は、メモリセルの書込み用ビットラインの間にnMOSまたはpMOSが接続された構成である。これにより、メモリセルの書込み用ビットラインは、スタンバイ時には書込み用ビットラインはフローティング状態となり、メモリセルのリーク電流によって書込み用ビットラインは中間電位に保たれることになる。また、上記の本発明の半導体記憶装置では、ビットラインハーフ駆動回路のイネーブル信号の動作後に、書込み用ワードラインを活性化することにより、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現している。なお、ビットラインハーフ駆動回路は、8×2n-1個nは自然数などの複数のメモリセルを1つのメモリセル群とした中に1つ設ければよい。ビットラインハーフ駆動回路を追加することによる面積オーバヘッドを最小限とすべく、多数のメモリセルを1つのメモリセル群とした中に1つ設けられる。例えば8個のメモリセル、16個のメモリセル、32個のメモリセル、64個のメモリセル、128個のメモリセル、256個のメモリセルのいずれかのメモリセル群に1つ設けられる。読出し用ビットラインによる保持データの減衰や、書込み用ビットラインの駆動を鑑みて、最適な個数とすればよい。本発明によれば、8TSRAMにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現でき、低消費電力のSRAMを構築できるといった効果がある。以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。先ず、しきい値のランダムばらつきの影響について、図20を参照して説明する。図201は6TSRAMのメモリセルにおける保持データを読出すMOSトランジスタPassgateを示している。プロセスの微細化に伴って、図202に示すように、MOSトランジスタのしきい値電圧のばらつきが増大する。しきい値電圧のばらつきは、ゲート長の変動、不純物の揺らぎ、温度、LERLineEdgeRoughnessなどの要因で発生する。図203に示すように、しきい値電圧のばらつきの影響により、Passgateのオン電流のばらつきも増大する。図2にSRAMのブロック図、図3に一般的な6TSRAMのメモリセルの回路図を示す。従来の6TSRAMのメモリセルは、ロードトランジスタPL0,PL1,アクセストランジスタNA0,NA1,ドライブトランジスタND0,ND1で構成される。また、メモリセルを横方向に貫通する行選択線ワードライン、縦方向に貫通するデータ線ビットラインがある。読出し時の動作としては、先ずビットラインBLをプリチャージしHighの状態とする。そして、入力したアドレス信号からXデコーダ図示せずで選択された行のワードラインWLを立上げる。Xデコーダ回路図示せずによって選択された行のメモリセルのアクセストランジスタNA0,NA1をオン状態とし、保持データをビットラインBLに出力する。Yデコーダ回路によって選択された列のビットラインBLをセンスアンプ回路図示せずに出力して微小電位差を増幅する。増幅された信号をデータラッチ回路図示せずで保持しデータを出力する。また、書込み動作としては、入力したアドレス信号からXデコーダ回路図示せずで選択された行のワードラインWLを立ち上げ、Yデコーダ回路図示せずがビットラインを選択する。書込むデータに応じて、一方のビットラインBLNを書込みドライバ回路図示せずで接地GNDさせ、他方のビットラインBLを電源電圧VDDに駆動する。図41に示すように、Xデコーダ回路図示せずによって選択された行のメモリセルのアクセストランジスタNA0,NA1がオン状態となり、Yデコーダ回路によって選択された列の書込み対象セルに対してビットラインからデータを書込む。しかし、上述したように、プロセスの微細化が進むにつれて従来の6TSRAMのメモリセルの動作の信頼性が失われつつある。上述の如く、プロセスの微細化に伴って、MOSトランジスタのしきい値電圧のばらつきが増大する。従来の6TSRAMは、大容量化及び高速化の面で大きなアドバンテージをもつが、その一方で、図42に示すように、書込み対象でない非選択セルに対してディスターブ電流が発生する。この時、アクセストランジスタNA0、NA1のしきい値が高くばらついた場合は書込みマージンが小さくなり、低くばらついた場合は読出しマージンが小さくなる。つまり、従来の6TSRAMでは、読出し及び書込みマージンのトレードオフを解決できず、微細化が進むにつれて低電圧動作が難しくなる。一方で、8TSRAMでは、専用の読出しポートを保持することから、読出しマージンを考慮する必要が無く、低電圧での歩留まりが確保しやすい。このため、微細化が進むにつれてその必要性が上がっている。図5に、8TSRAMのメモリセルの回路図を示す。8TSRAMのメモリセルでは、データ保持ノードN1の電位の状態VDDまたは0Vに応じて読出しポートのドライブトランジスタNRDのON/OFFが切り替わり、読出し用ビットラインRBLにプリチャージされた電荷の放電の有無が変化する。図6に、8TSRAMのメモリセルの読出し時の回路図を示す。データ保持ノードN1の電位がVDDのとき、読出しドライブトランジスタNRDがONとなり、読出し用ワードラインRWLが立ち上がると、読出し用ビットラインRBLから読出しアクセストランジスタNRA,読出しドライブトランジスタNRDを通してグラウンドGNDへの放電パスが生じる。放電パスが生じることにより、読出し用ビットラインRBLの電位がVDDから徐々に低下する。読出し用ビットラインRBLの電位が後段のアンプ部図示せずの論理しきい値電圧に達することによりデータ出力が決定する。8TSRAMのメモリセルの読出しポートでは、データ保持ノードN1の電位を読出しドライブトランジスタNRDのゲートで受けて直接、読出し用ビットラインRBLに伝達することから、読出し動作により保持データが破壊されることはない。すなわち、8TSRAMのメモリセルの設計においては読出しマージンを考慮する必要がない。また、8TSRAMのメモリセルの書込み動作は、上述した6TSRAMのメモリセルの書込み動作と同一である。図7に、書込み動作時の選択セル及び非選択セルの回路図を示す。8TSRAMのメモリセルに対する書込みは、行方向に選択されたワードライン及び列方向に選択されたビットラインを通じて行われる。選択されたビットラインは、書込みドライバによって、VDDまたはGNDレベルに固定され、選択されたワードラインが駆動されることによりメモリセルに書込みが行われる。この時、選択されたワードライン上には、書込み非対象なメモリセルハーフセレクトセルが存在することになる。このハーフセレクトセルのビットラインはVDDにプリチャージされているため、GNDレベルを保持するノードに対し、ディスターブ電流が流れこむことになる。その結果、低電圧においてマージンの低下したセルではビット不良が発生するというハーフセレクト問題がある。8TSRAMのメモリセルのハーフセレクト列におけるメモリセルの不安定性を回避する手法の一つにライトバック手法がある。図8に示すような従来から知られたライトバック回路を参照して、ライトバック手法について説明する。ライトバック手法では、書込みサイクルの前半において、読出し動作を行う点を特徴とする。図8の回路では、8TSRAMの読出しポートにより、メモリセルから保持データの読出し動作時のディスターブを排除し、ライトバック回路で、書込み動作時のディスターブを排除している。8TSRAMのメモリセルの書込み時には、図9に示すように、先ず読出し用ワードラインRWLが立ち上がり、選択行に属する全列のメモリセル保持データが読出し用ビットラインRBLを通じてラッチ回路D-latchに読出される。図10に示すように、マルチプレクサ2:1MUXでは、列アドレスに応じて、書込むデータの割当てが行われる。選択列に対しては外部からの入力データDatainが割当てられ、非選択列に対しては読出されたデータDataoutが割当てられる。この時、従来のライトバック手法では、書込み用ビットラインWBLはVDDにプリチャージされており、割り当てられたデータに応じて、各列の書込みドライバWritedriverが、対となるビットラインのどちらか一方をGNDレベルまで駆動する。次に、書込み用ワードラインWWLが立ち上がり、割当てられたデータがメモリセルに書込まれる。これにより、選択列に対しては外部からの入力データが書込まれる。一方、非選択列においては読出されたデータDataoutが書き戻される形となるため、非選択列におけるディスターブ電流が生じず、データが保持されることになる。このように、従来のライトバック手法を用いることにより、ハーフセレクト問題を解決することができ、低電圧における8TSRAMの動作信頼性が確保できる。しかしながら、従来のライトバック手法では、書込み用ワードラインWWLが立ち上がり、選択列も非選択列も、それぞれ割当てられたデータがメモリセルに書込まれることから、全ての書込み用ビットラインWBLがVDDからGNDレベルまでフルスイングする。この時、列アドレスがNビットとすると、非選択列は選択列の2N-1倍となる。つまり、列アドレスが8ビットとすると、非選択列における充放電電力は選択列における充放電電力の28-1=255倍となる。その結果、書込み動作時において、ハーフセレクト列における充放電電力の増加が問題となる。そこで、本発明のライトバック手法を実現する半導体記憶装置は、図1に示すように、2つのCMOSインバータ回路がループを形成するラッチ回路にアクセスゲートを設け、さらに読出し専用トランジスタを設けてワードラインを読出し用ワードラインRWLと書込み用ワードラインWWLとに分離し、読出し用ワードラインRWLのみを活性化することにより読出し用ビットラインRBLからメモリセルの保持データを読出すことができるメモリセル1を、アレイ状に複数個配置した半導体記憶装置において、列方向のメモリセル群の各メモリセルの読出し用ビットラインRBLから保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットラインを駆動するビットラインハーフ駆動回路2と、ビットラインハーフ駆動回路のイネーブル信号DRNと列選択信号CLEとを入力してビットラインハーフ駆動回路を活性化させる選択信号回路3と、列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路4とから構成されるようにした。ビットラインハーフ駆動回路2により、書込み用ビットラインWBLの振幅を制限し、イコライザー回路4により、書込み用ビットラインWBLを、プリチャージを行わずに常時フローティング状態とすることができる。これにより、従来のライトバックによる動作電圧の下限を低減できるといったメリットを保ちつつ、低消費電力化を実現できる。本発明のライトバック手法を実現する半導体記憶装置の特徴は、書込み用ビットラインWBLをプリチャージレスの点と、書込み用ビットラインWBLの振幅量に制限を加える点である。本発明のライトバック手法を実現する半導体記憶装置の実施方法は、以下の通りである。先ず、選択列のデータを読出して、ビットラインハーフ駆動回路に入力する。そして、非選択カラムの書込み用ビットラインWBLを、ビットラインハーフ駆動回路により充放電を行う。そして、選択列の書込みを行う。最後に、書込み用ビットラインWBLはイコライズを行った後で、フローティング状態とする。以下、具体的な回路を例に挙げて、詳細に説明する。本発明のライトバック手法を実現する一実施例として、図11にビットラインハーフ駆動回路およびイコライザー回路を搭載した回路構成図を示す。イコライザー回路4は、nMOSとpMOSとが並列に接続され、それぞれの中間ノードがメモリセルの書込み用ビットラインに接続されている回路である。書込み用ビットラインWBLのプリチャージを行わず、メモリセルの書込み用ビットラインは、スタンバイ時には書込み用ビットラインはフローティング状態となる。しかし、メモリセルのリーク電流によって書込み用ビットラインは中間電位に保たれることになる。ビットラインハーフ駆動回路2は、読出し用ビットラインRBLの読出し回路の後段に位置し、読出されたデータに応じて書込み用ビットラインWBLをドライブする。図13に示すように、ビットラインハーフ駆動回路2は、メモリセルの書込み用ビットラインWBLをプルアップ及びプルダウンするドライバ部分が、4個のnMOSN1,N2,N3,N4で構成され、2個のアクセストランジスタN5,N6を介して書込み用ビットラインWBLに接続されている。上述したように、ビットラインハーフ駆動回路が動作する前のタイミングでは、書込み用ビットラインWBLはnMOSのしきい値よりも低い中間電位に保たれているため、図に示すようにトランジスタN1,N4,N5,N6のスイッチがONされると、プルアップされるビットラインの電圧レベルは、電源電圧からnMOSのしきい値分だけ低下した電圧でクランプされるようになっている。これにより、ビットラインハーフ駆動回路では、書込み用ビットラインWBLを駆動する際のビットラインの振幅量が、カラムデコーダにより選択されたメモリセルのビットラインの振幅量よりも、カラムデコーダにより選択されないハーフセレクト列のメモリセルのビットラインの振幅量が小さくできる。また、選択信号回路3は、CMOSNORゲートを用いて構成され、ビットラインハーフ駆動回路のイネーブル信号DRNおよび列選択信号CLEを入力とし、ビットラインハーフ駆動回路2とメモリセルの書込み用ビットラインWBLの間に配置されるアクセストランジスタN5,N6のゲートに接続される。図12は、本発明の8TSRAMのブロック図である。また、図14は、ビットラインハーフ駆動回路の動作説明図である。書込み時は、選択された行の読出し用ワードラインRWLが駆動されて、データが読出し用ビットラインRBLに伝わる。この時、書込みを行う選択列においては、列選択信号CLEが駆動される。次に、選択された行において、ドライバイネーブル信号DRNが駆動される。ビットラインハーフ駆動回路は、列選択信号CLEが駆動されていない非選択列において、ドライバイネーブル信号DRNの駆動をもって書込み用ビットラインWBLの駆動を行う。その結果、書込み対象列ではビットラインハーフ駆動回路が書込み用ビットラインWBLを駆動せず、ハーフセレクト列のビットラインのみを駆動するようになる。書込み対象列は、CMOSで構成される書込みドライバWritedriverによって駆動されるため、書込み用ビットラインWBLはVDDとGNDレベルに固定され、従来と同様にデータの書込みが行われる。図14に示される動作波形を用いて、従来技術と本発明の差異について詳しく述べる。本発明と従来方式においては、書込み用ビットラインWBLの電圧波形について異なる点が2点ある。まず1点目は、選択列Selected及び非選択列Unselectedの書込み用ビットラインWBLは、本発明ではフローティング状態となり中間電位に保たれるが、従来技術ではVDDにプリチャージされている点である。2点目は、本発明では、非選択列におけるプルアップされる書込み用ビットラインWBLの電位が、VDDからnMOSのしきい値分だけ低下した電位でクランプされるが、従来技術ではVDDにプリチャージされた書込み用ビットラインWBLのどちらか一方がGNDレベルまでプルダウンされる点である。列選択信号CLEとドライバイネーブル信号DRNによって、書込み用ビットラインWBLの駆動タイミングが決定される点は同じである。従来技術では全ての書込み用ビットラインWBLがフルスイングしている一方で、本発明では非選択列において書込み用ビットラインWBLの振幅量が削減されていることがわかる。ハーフセレクト列の書込み用ビットラインWBLにメモリセルのデータが反映された後に、書込み用ワードラインWWLが駆動され、書込みが行われる。この時、本発明においては、プルアップされる書込み用ビットラインWBLの電位がVDD以下となるために、High側を保持するノードから書込み用ビットラインWBLに電流パスが発生する。しかし、Low側を保持するノードがLow側書込み用ビットラインWBLによって保持されるため、ハーフセレクトセルDisturbedcellにおける安定性は保たれる。本発明を用いたことによるに歩留まりについては、後述するシミュレーション結果を示す。これらの動作により、ハーフセレクト問題を解決でき、同時に従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現できることになる。シミュレーション実施例1のSRAM回路では、プルアップされる書込み用ビットラインWBLはVDD以下となるために、High側を保持するノードから書込み用ビットラインWBLに電流パスが発生することが懸念される。そこで、実施例1のSRAM回路に関して歩留まりのシミュレーションを行った。下記表1は、ハーフセレクトセルにおけるFailbitcountシミュレーション結果を示す。各グローバルコーナ及び温度において、100万回のモンテカルロシミュレーションを試行した。シミュレーションの結果、ワーストコーナSSコーナかつ低温において4.29σの歩留まりを確保可能であり、その他のコーナ及び温度条件では4.89σ以上の歩留まりを得られた。図15に、実施例1のSRAM回路と従来のライトバック方式の8TSRAMのリーク電力削減効果について示す。実施例1のSRAM回路では、書込み用ビットラインWBLを常時フローティング状態とするため、アクティブ状態におけるリーク電力を削減できる。図15に示すように、書込み用ビットラインのフローティングによって、FFコーナ,高温,0.5V動作時のリーク電力を33削減することが可能となる。図16に、各グローバルコーナにおける書込み時アクティブ電力低減効果を示す。FFコーナ,CCコーナ,SSコーナにおいて、それぞれ32,47,60のアクティブ電力が低減できることがわかる。また、図17から、nMOS-fastコーナでは、アシスト効果が大きい一方で、振幅幅が大きく、消費電力の削減効果が小さいことがわかる。反対に、nMOS-slowコーナでは、振幅幅が小さく、消費電力の削減効果が大きいことがわかる。40nmプロセスによる試作実施例1のSRAM回路を、40nmプロセスを用いて試作した。SRAMメモリ容量は512Kbであり、16Kbブロック内において、ローカル読出し回路は16セル毎、ビットラインハーフ駆動回路は32セル毎、書込みドライバは128セル毎に1つである。8TSRAMでは読出しポートと書込みポートが分割されているため、読出し用ビットラインの階層化による消費電力の低減と高速化を実現できることになる。下記表2は、試作したSRAM回路の仕様である。アクセスタイムは読出し動作によって決定されるため、実施例のSRAM回路のビットラインハーフ駆動回路やイコライザー回路に起因する速度オーバヘッドは生じることはない。0.8V時に4.5nsのアクセスタイムを実現し、0.5V単一電源による動作が可能であった。図18はアクティブリーク電力の削減効果を示している。従来と比べて、実施例1のSRAM回路では、0.5V動作時においてリーク電力を26削減できることがわかる。また、図19は書込み時のアクティブ電力削減効果を示している。従来と比べて、実施例1のSRAM回路では、0.5V動作時において、アクティブ電力を35削減できることがわかる。その他の実施例上記の実施例1では、ビットラインハーフ駆動回路は、メモリセルの書込み用ビットラインWBLをプルアップ及びプルダウンするドライバ部分が、nMOSで構成されており、プルアップされるビットラインの電圧レベルを電源電圧VDDからnMOSのしきい値分だけ低下した電圧でクランプさせるものであってが、これ以外の構成であっても構わない。例えば、図21abに示すように、メモリセルの書込み用ビットラインWBLをプルアップ及びプルダウンするドライバ部分が、インバータで構成され、インバータの電源電圧をメモリセルの電源電圧VDDより所定電圧αだけ低くすることにより、プルアップされるビットラインの電圧レベルを電源電圧VDDから所定電圧αだけ低下した電圧でクランプさせる構成でも構わない。図21abに示すビットラインハーフ駆動回路は、インバータの電源電圧をメモリセルの電源電圧より低くすることにより、書込み用ビットラインWBLの振幅を抑制することが可能で、具体的には、VDD-αの電源電圧をインバータの電源に加えることで、プルアップされる書込み用ビットラインWBLがVDD-αまで駆動されることになる。ここで、図21aの場合、ビットラインハーフ駆動回路を活性化させる選択信号回路は、CMOSNORゲートとNOTゲートで構成され、ビットラインハーフ駆動回路のイネーブル信号および列選択信号をNORゲートの入力とし、ビットラインハーフ駆動回路とメモリセルの書込み用ビットラインの間に配置されるnMOSのアクセストランジスタのゲートにNORゲートの出力が、また、ビットラインハーフ駆動回路とメモリセルの書込み用ビットラインの間に配置されるpMOSのアクセストランジスタのゲートにNOTゲートの出力が、それぞれ出力される。この時、選択信号回路として、図23のように、NANDゲートを用いても同様の論理を構築できる。また、図21bの場合、ビットラインハーフ駆動回路を活性化させる選択信号回路は、CMOSNORゲートとNOTゲートで構成され、ビットラインハーフ駆動回路のイネーブル信号および列選択信号をNORゲートの入力とし、ビットラインハーフ駆動回路を構成する上述のインバータの中間ノードとnMOSの間の導通スイッチnMOSのゲートにNORゲートの出力が、また、インバータの中間ノードとpMOSの間の導通スイッチpMOSのゲートにNOTゲートの出力が、それぞれ出力される。この時、選択信号回路として、図23のように、NANDゲートを用いても同様の論理を構築できる。また、上記の実施例1では、イコライザー回路は、nMOSとpMOSとが並列に接続され、それぞれの中間ノードをメモリセルの書込み用ビットラインに接続した構成を示したが、列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないものであれば、これ以外の構成であっても構わない。例えば、図22abに示すように、イコライザー回路は、メモリセルの書込み用ビットラインの間にnMOSまたはpMOSが接続された構成とすることができる。"