"本質的に半導体材料又は無機誘電材料のうちの少なくとも1つから構成される第1の素子と、超小型電子素子であって、前記第1の素子の表面が該超小型電子素子の主面に面するように前記第1の素子に取り付けられ、前記主面において露出する複数の導電性パッドを有し、内部に能動半導体デバイスを有する、超小型電子素子と、前記第1の素子の露出面から前記超小型電子素子に面する前記第1の素子の表面に向かって延在する第1の開口部、及び該第1の開口部から前記導電性パッドのうちの第1の導電性パッドまで延在する第2の開口部であって、該第1の開口部及び該第2の開口部が交わる場所で、該第1の開口部及び該第2の開口部の内面が、前記超小型電子素子の主面に対して異なる角度で延在する、第1の開口部及び第2の開口部と、前記第1の開口部及び前記第2の開口部内に延在し、かつ前記少なくとも1つの導電性パッドと接触する導電性素子と、を具備する、超小型電子アセンブリ。本質的に半導体材料又は無機誘電材料のうちの少なくとも1つから構成される第1の素子と、超小型電子素子であって、前記第1の素子の表面が該超小型電子素子の主面に面するように前記第1の素子に取り付けられ、前記主面において露出する複数の導電性パッドを有し、内部に能動半導体デバイスを有する、超小型電子素子と、前記第1の素子の露出面から前記超小型電子素子に面する前記第1の素子の表面に向かって延在する第1の開口部、及び該第1の開口部から前記導電性パッドのうちの第1の導電性パッドを貫通して延在する第2の開口部であって、該第1の開口部及び該第2の開口部が交わる場所で、該第1の開口部及び該第2の開口部の内面が、前記超小型電子素子の主面に対して異なる角度で延在する、第1の開口部及び第2の開口部と、前記第1の開口部及び前記第2の開口部内に延在し、かつ前記少なくとも1つの導電性パッドと接触する導電性素子と、を具備する超小型電子アセンブリ。前記導電性素子は、前記第1の開口部及び前記第2の開口部のうちの少なくとも一方の内面の輪郭に沿う、請求項1又は2に記載の超小型電子アセンブリ。前記導電性素子は、前記第1の開口部及び前記第2の開口部のうちの少なくとも一方の内面の輪郭とは無関係に決定される形状を有している、請求項1又は2に記載の超小型電子アセンブリ。前記導電性素子は、円柱形状又は円錐台形状のうちの少なくとも一方を有している、請求項1又は2に記載の超小型電子アセンブリ。前記第1の素子は、内部に能動半導体デバイスを有していないキャリアである、請求項1又は2に記載の超小型電子アセンブリ。前記第1の素子は、内部に少なくとも1つの受動回路素子を更に備えている、請求項5に記載の超小型電子アセンブリ。前記少なくとも1つの受動回路素子は、インダクタ、抵抗器、又はコンデンサからなる群から選択された少なくとも1つを含む、請求項7に記載の超小型電子アセンブリ。前記キャリアは、前記超小型電子素子を機械的に支持する、請求項6に記載の超小型電子アセンブリ。前記第1の素子は第1の厚さを有し、前記超小型電子素子は、前記第1の厚さ以下の第2の厚さを有している、請求項1又は2に記載の超小型電子アセンブリ。前記超小型電子素子の主面はその前面であり、前記超小型電子素子は、前記前面とは反対側の背面と、該背面から延在しかつ前記導電性パッドのうちの少なくとも1つの少なくとも一部分を露出させる開口部と、を有し、第2の導電性素子は、前記超小型電子素子の開口部内に延在し、かつ前記導電性パッドに電気的に接続されている、請求項1又は2に記載の超小型電子アセンブリ。前記超小型電子素子は、複数の前記開口部を有し、前記超小型電子アセンブリは、前記第2の開口部内に延在しかつ前記導電性パッドに電気的に接続される複数の第2の導電性素子を備える、請求項11に記載の超小型電子アセンブリ。前記第2の導電性素子は、前記導電性パッドのうちの対応する導電性パッドに電気的に接続されている、請求項12に記載の超小型電子アセンブリ。本質的に半導体材料又は無機誘電材料のうちの少なくとも1つから構成される第1の素子と、超小型電子素子であって、前記第1の素子の表面が該超小型電子素子の主面に面するように前記第1の素子に取り付けられ、前記主面において露出する上面と、該上面とは反対側の下面と、を有する複数の導電性パッドを有し、内部に能動半導体デバイスを有する超小型電子素子と、前記第1の素子の第1の開口部内に延在し、かつ前記導電性パッドのうちの少なくとも1つにおける前記上面と接触する第1の導電性素子と、前記超小型電子素子の第2の開口部を通して延在し、かつ前記少なくとも1つの導電性パッドと接触する第2の導電性素子と、を具備し、前記第1の導電性素子及び前記第2の導電性素子は、前記超小型電子アセンブリの外部の少なくとも1つのコンポーネントとの導電性相互接続のために、前記超小型電子アセンブリの反対側の面において露出している、超小型電子アセンブリ。前記第1の開口部及び前記第2の開口部の内面は、前記少なくとも1つの導電性パッドのそれぞれ前記上面及び前記下面から離れる方向に、異なる第1の角度及び第2の角度で延在している、請求項14に記載の超小型電子アセンブリ。前記超小型電子素子は複数の前記第2の開口部を有し、前記超小型電子アセンブリは、前記第2の開口部内に延在しかつ前記導電性パッドに電気的に接続される複数の前記第2の導電性素子を備え、該第2の導電性素子は、前記第1の開口部内に延在する対応する第1の導電性素子に電気的に接続されている、請求項14に記載の超小型電子アセンブリ。前記第1の素子は、内部に少なくとも1つの受動回路素子を更に備えている、請求項14に記載の超小型電子アセンブリ。前記第1の素子の開口部は、前記第1の素子の背面から前面に向かって延在する第3の開口部を含み、該第3の開口部から延在しかつ前記導電性パッドのうちの少なくとも1つにおける前記上面の少なくとも一部分を露出させる第4の開口部を更に含み、前記第1の導電性素子は、前記少なくとも1つの導電性パッドの上面と接触するように、少なくとも前記第3の開口部内にかつ前記第4の開口部を通して延在している、請求項14に記載の超小型電子アセンブリ。前記導電性素子は、前記第1の開口部及び前記第2の開口部のうちの少なくとも一方の内面の輪郭とは無関係に決定される形状を有している、請求項1又は2に記載の超小型電子アセンブリ。前記導電性素子は、円柱形状又は円錐台形状のうちの少なくとも一方を有している、請求項1又は2に記載の超小型電子アセンブリ。前記導電性素子は、前記第1の素子の露出面に隣接する第1の幅から、前記超小型電子素子の導電性パッドに隣接する第2の幅まで一様に先細りになっている、請求項20に記載の超小型電子アセンブリ。前記導電性素子は、前記第1の開口部及び前記第2の開口部のうちの少なくとも一方の内面の輪郭に沿う、請求項1又は2に記載の超小型電子アセンブリ。前記第2の開口部内の前記導電性素子の一部分は、該第2の開口部の内面の輪郭に沿う、請求項1又は2に記載の超小型電子アセンブリ。前記第1の開口部及び前記第2の開口部内に延在する前記導電性素子の一部分は、円柱形状又は円錐台形状のうちの少なくとも一方を有している、請求項23に記載の超小型電子アセンブリ。前記導電性素子の第1の部分は、前記第1の素子の前記露出面に隣接する第1の幅から前記第2の開口部内の第1の位置における第2の幅まで一様に先細りになり、前記導電性素子の第2の部分は、前記超小型電子素子の背面に隣接する第3の幅から前記第1の位置における第4の幅まで一様に先細りになっている、請求項20に記載の超小型電子アセンブリ。前記超小型電子素子の前記第2の開口部は、前記超小型電子素子の背面から前記導電性パッドを貫通して延在し、前記第2の導電性素子は、前記導電性パッドを貫通して延在し、かつ前記第1の開口部内の位置において前記第1の導電性素子に電気的に結合されている、請求項14に記載の超小型電子アセンブリ。前記第1の導電性素子は、前記超小型電子素子の前記第2の開口部の輪郭に沿う、請求項26に記載の超小型電子アセンブリ。前記第1の導電性素子は、前記超小型電子素子の前記第2の開口部の輪郭とは無関係な輪郭を有している、請求項26に記載の超小型電子アセンブリ。請求項1、2、又は14に記載の構造体と、該構造体に電気的に接続された1つ又は複数の他の電子コンポーネントと、を具備するシステム。ハウジングを更に具備し、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項29に記載のシステム。超小型電子アセンブリを形成する方法であって、a本質的に半導体材料又は無機誘電材料のうちの少なくとも1つから構成される第1の素子に、超小型電子素子を、前記第1の素子の第1の表面が該超小型電子素子の主面に面するように取り付けるステップであって、前記超小型電子素子は、前記主面において露出する上面を有する少なくとも1つの導電性パッドを有し、前記超小型電子素子は、前記主面に隣接して能動半導体デバイスを有している、ステップと、b次いで、前記第1の素子を貫通して延在しかつ前記少なくとも1つの導電性パッドの前記上面に接触する第1の導電性素子を形成するステップと、cステップbの前に又は後に、前記超小型電子素子を貫通して延在する第2の導電性素子を形成するステップであって、該第2の導電性素子は、前記主面において前記第1の導電性パッド又は第2の導電性パッドのうちの少なくとも一方と接触する、ステップと、を含む、方法。前記第1の導電性素子及び前記第2の導電性素子は、前記超小型電子アセンブリの反対側の面において露出する、請求項31に記載の方法。前記超小型電子素子は、ダイシングレーンにおいて合わせて取り付けられる複数のチップを含み、前記方法は、前記超小型電子アセンブリを、前記ダイシングレーンに沿って、各々が前記複数のチップのうちの少なくとも1つを含む個々のユニットに切断するステップを更に含む、請求項31に記載の方法。前記第1の素子は、内部に能動半導体デバイスを有していないキャリアである、請求項33に記載の方法。前記第1の素子は、内部に少なくとも1つの受動デバイスを更に備える、請求項34に記載の方法。前記キャリアは、前記超小型電子素子を機械的に支持する、請求項34に記載の方法。前記第1の導電性素子を形成するステップは、前記取り付けるステップの後に前記第1の素子の厚さを貫通して延在する開口部を形成するステップと、次いで、少なくとも前記第1の素子の前記開口部内に金属層を堆積させるステップであって、前記金属層は前記開口部内に露出する前記少なくとも1つの導電性パッドの前記上面に接触する、ステップと、を含む、請求項32に記載の方法。前記第2の導電性素子を形成するステップは、少なくとも前記第2の開口部内に第2の金属層を堆積させるステップであって、該第2の金属層は、前記超小型電子素子の前記開口部内に露出する前記少なくとも1つの導電性パッドの下面と接触する、ステップ、を含む、請求項31に記載の方法。超小型電子アセンブリを形成する方法であって、a本質的に半導体材料又は無機誘電材料のうちの少なくとも1つから構成される第1の素子に、超小型電子素子を、前記第1の素子の第1の表面が該超小型電子素子の主面に面するように取り付けるステップであって、前記超小型電子素子は、前記主面において露出する上面を有する複数の導電性パッドを有し、前記超小型電子素子は、前記主面に隣接して能動半導体デバイスを有している、ステップと、b次いで、前記第1の素子を貫通して延在しかつ少なくとも1つの導電性パッドの前記上面に接触する第1の導電性素子を形成するステップと、cステップbの前に又は後に、前記超小型電子素子をその背面から薄化すること、又は前記超小型電子素子に前記背面から延在する開口部を形成することのうちの少なくとも一方を行うステップであって、それにより、前記超小型電子素子内の第2の導電性素子が前記背面において露出するようにする、ステップと、を含む、方法。ステップcは、前記超小型電子素子を薄化するステップを含む、請求項39に記載の方法。ステップcは、前記超小型電子素子の背面から延在しかつ前記第2の導電性素子を露出させる開口部を形成するステップを含む、請求項39に記載の方法。ステップcは、前記薄化を行った後に、前記超小型電子素子の前記薄化した背面から延在しかつ前記第2の導電性素子を露出させる開口部を形成するステップを更に含む、請求項40に記載の方法。前記第1の開口部を形成するステップは、前記第1の素子に、該第1の素子の第1の表面から前記主面に向かって延在する初期開口部を形成するステップと、次いで、前記第1の素子に、前記初期開口部から延在しかつ前記少なくとも1つの導電性パッドを少なくとも部分的に露出させる更なる開口部を形成するステップと、を含み、前記初期開口部及び前記更なる開口部は、角度をなして交差する内面を有する、請求項31又は39に記載の方法。前記超小型電子素子は第1の超小型電子素子であり、前記方法は、第2の超小型電子素子の主面を前記第1の超小型電子素子の背面に取り付けるステップと、次いで、前記第2の超小型電子素子を貫通して延在し、かつ前記第2の導電性素子を少なくとも部分的に露出させる第3の開口部を形成するステップと、少なくとも前記第3の開口部内にかつ前記第2の導電性素子と接触する第3の導電性素子を形成するステップと、を更に含む、請求項31に記載の方法。前記第1の導電性素子及び前記第3の導電性素子は、前記超小型電子アセンブリの反対側の面において露出する、請求項44に記載の方法。超小型電子アセンブリを形成する方法であって、第1の素子の第1の表面から少なくとも部分的に該第1の素子を貫通して該第1の表面から離れる第2の表面に向かって延在する少なくとも第1の開口部内に、前記第1の表面において露出した部分を有する第1の導電性素子を形成するステップと、次いで、前記第1の素子に、内部に能動半導体デバイスを有する超小型電子素子を、前記第1の素子の前記第1の表面が前記超小型電子素子の主面に面するように、かつ前記第1の導電性素子が前記超小型電子素子の前記主面において露出する第2の導電性素子の上に少なくとも部分的に重なるように、取り付けるステップと、前記超小型電子素子の開口部を通して、及び前記少なくとも1つの第2の導電性素子を貫通して延在し、かつ前記第1の導電性素子と接触する、第3の導電性素子を形成するステップと、前記取り付けるステップの後に、前記第1の素子の前記第2の表面において露出するコンタクトを設けるように更に処理するステップであって、前記コンタクトは前記第3の導電性素子と電気的に接続される、ステップと、を含む、方法。前記第1の導電性素子は、前記第1の素子を部分的にのみ通して延在するように形成され、前記コンタクトを形成するステップは、前記第1の素子をその露出面から、前記第1の導電性素子の一部分が前記露出面において露出するまで薄化するステップを含み、前記コンタクトは、前記第1の素子の前記開口部と位置合せされる、請求項46に記載の方法。前記コンタクトを設けるステップは、前記第1の導電性素子の一部分が所望の距離、前記露出面の上方に突出し、かつ前記超小型電子アセンブリの外部のコンポーネントとの電気的相互接続のためのポストとして露出するまで、前記第1の素子の材料を前記露出面から除去するステップを含む、請求項47に記載の方法。前記第1の素子に、前記第2の表面から該第1の素子の前記開口部まで延在する少なくとも1つの更なる開口部を形成するステップを更に含み、前記コンタクトを形成するステップは、前記更なる開口部を通して延在するビアを形成するステップを含み、該ビアは、前記第1の導電性素子と電気的に接続される、請求項47に記載の方法。前記第1の導電性素子の一部分は、前記第1の素子の前記主面に沿って延在し、少なくとも1つの導電性パッドは前記一部分の上に重なり、前記第2の導電性素子は前記一部分に接合される、請求項46に記載の方法。前記第1の導電性素子を形成するステップは、少なくとも前記第1の素子の前記開口部内に第3の導電性素子を同時に形成するステップを含み、前記第2の導電性素子を形成するステップは、前記超小型電子素子の前記開口部を通して、及び前記導電性パッドのうちの第2の導電性パッドを貫通して延在する第4の導電性素子を形成するステップを含み、該第4の導電性素子は前記第3の導電性素子に接触する、請求項47に記載の方法。超小型電子アセンブリを形成する方法であって、ai少なくとも、第1の表面から第1の素子を少なくとも部分的に通して、前記第1の表面から離れる第2の表面に向かって延在する開口部内に、前面において露出する一部分を有する第1の導電性素子を形成し、ii前記第1の素子の表面に沿って延在し、前記第1の導電性素子から離れる方向に延在する金属再配線層RDLを形成するステップと、b次いで、前記第1の素子に、内部に能動半導体デバイスを有する超小型電子素子を、前記第1の素子の前記第1の表面が前記超小型電子素子の主面に面し、かつ前記金属再配線層RDLが、前記超小型電子素子の前記主面において露出する複数の導電性パッドのうちの少なくとも1つの導電性パッドと並置されるように、取り付けるステップと、c次いで、前記超小型電子素子の開口部を通して、及び前記少なくとも1つの導電性パッドを貫通して延在し、かつ前記金属再配線層RDLと接触する第2の導電性素子を形成するステップと、d前記取り付けるステップの後に、前記第1の素子の前記第2の表面において露出するコンタクトを形成するステップであって、該コンタクトは前記第1の導電性素子と電気的に接続される、ステップと、を含む、方法。詳細な説明図1は、本発明の一実施形態による超小型電子パッケージ100を示す。超小型電子パッケージは、超小型電子素子102、例えば半導体チップで具現化される集積回路を備え、それは、シリコン、シリコンの合金、又はIII-V族半導体材料若しくはII-VI族半導体材料等の他の半導体材料を含むことができる。図1Aの拡大図に見られるように、チップ102は、チップの主面である、コンタクト支持面とも呼ばれる前面104を有しており、前面においてチップの誘電体層105が露出している。誘電体層105は、チップの半導体領域107の上に重なり、半導体領域107には、能動半導体デバイス、例えばトランジスタ、ダイオード又は他の能動デバイスが設けられる。図1に更に見られるように、前面104において複数の導電性パッド106が露出している。特定の実施形態では、誘電体層105は、超小型電子素子に対して電気的相互接続を提供する金属配線パターンの間にかつその周囲に、誘電率が低い誘電材料の1つ又は複数の層、すなわちlow-k誘電体層を含むことができる。low-k誘電材料としては、特に、多孔質二酸化ケイ素、炭素ドープ二酸化ケイ素、高分子誘電体及び多孔質高分子誘電体が挙げられる。多孔質low-k誘電体層では、誘電体層は実質的な多孔性を有することができ、それにより、同じ材料の非多孔質層に比較して誘電材料の誘電率が低下する。誘電材料は、一般に、誘電率が約1.0を著しく上回るが、多孔質誘電材料内の開放空間を占有する空気は、誘電率が約1.0である。このように、幾つかの誘電材料は、実質的な多孔性を有することにより、誘電率の低下を達成することができる。しかしながら、高分子誘電材料及び多孔質誘電材料等の幾つかのlow-k誘電材料は、従来の誘電材料より、耐えられる機械的応力がはるかに小さい。超小型電子素子を試験することができる特定のタイプの動作環境及び方法は、low-k誘電材料が許容できる限界か又はその近くの応力を与える可能性がある。本明細書に記載する超小型電子アセンブリは、超小型電子素子に応力が加えられる位置をlow-k誘電体層105から離れるように移動させることにより、超小型電子素子のlow-k誘電体層に対する保護を改善する。このように、製造、動作及び試験がlow-k誘電体層に加える応力をはるかに低下させることができ、したがって、low-k誘電体層が保護される。図1に更に見られるように、第1の素子110の表面103が、接着剤等の誘電材料108によって前面104に接合されている。他のあり得る接合材料としてはガラスを挙げることができ、ガラスは、特定の実施形態では、ドープすることができ、かつ500°C未満のガラス転移温度を有することができる。第1の素子は本質的に、半導体材料若しくは無機誘電材料、又は熱膨張係数CTEが10ppm/°C未満である他の材料から構成されることができる。通常、第1の素子110は本質的に、チップと同じ半導体材料から構成されるか、又は本質的に、CTEがチップのCTEであるか若しくはそれに近い誘電材料から構成される。こうした場合、第1の素子を、チップとCTE整合するCTEmatchedと言うことができる。図1に更に見られるように、第1の素子110は、チップの導電性パッド106との導電性接続を提供する複数の段状ビアを有することができる。例えば、第1の素子は、露出した外側に面する表面118からチップ前面104に向けて延在する複数の第1の開口部111を有することができる。複数の第2の開口部113が、それぞれの第1の開口部111からチップのそれぞれの導電性パッド106まで延在することができる。図1Aに更に見られるように、第1の開口部及び第2の開口部が交わる位置において、第1の開口部の内面121及び第2の開口部の内面123は、主面104によって画定される平面に対して異なる角度140、142で延在し、その角度は、主面に対して平行なあらゆる平面125に対する角度140、142と同じである。複数の導電性素子114が、第1の開口部及び第2の開口部内に延在し、導電性パッド106と電気的に結合されている。導電性素子114は、第1の素子の露出した外側に面する表面118において露出している。一例では、導電性素子114は、導電性パッド106の露出面と接触して金属を堆積させることによって形成される金属構造物featureを有することができる。後に更に詳細に説明するように、様々な金属堆積ステップを使用して、導電性素子を形成することができる。第1の素子は、1つ又は複数の受動回路素子、例えばコンデンサ、抵抗器若しくはインダクタ又はそれらの組合せを含むことができ、それらは、図1には特に示さないが、チップ及びパッケージ100の機能に更に寄与することができる。パッケージ100によって更に提供されるように、第1の素子は、チップを機械的に支持するキャリアとして機能することができる。チップの厚さ112は、通常、第1の素子の厚さ116以下である。第1の素子及びチップがCTE整合し、第1の素子がチップの前面に接合される場合、チップを、第1の素子に比較して相対的に薄くすることができる。例えば、第1の素子が、CTEがチップと整合する場合、チップの厚さ112をわずかに数ミクロンμmとすることができ、それは、導電性素子114に加えられる応力が、導電性パッド106に直接加えられるのではなく、第1の素子の寸法及び厚さ116にわたって分散されるためである。例えば、特定の実施形態では、チップの半導体領域107の厚さ120を、1ミクロンμmから数ミクロンμm未満とすることができる。チップ、チップに接合される第1の素子、及び導電性素子114は、合わせて超小型電子アセンブリ122を提供し、それを、超小型電子パッケージに実装し更に相互接続することができる。図1に更に見られるように、導電性素子114を、フリップチップ式と同様に、ボンドメタル、例えばはんだ、錫、インジウム又はそれらの組合せの塊128等を介して、誘電体素子126のコンタクト接点124に導電接合することができる。そして、誘電体素子は、誘電体素子126から突出している導体塊132、例えばはんだボール等を介して、パッケージ100を、回路パネル134の対応するコンタクト136に更に電気的に接続する複数の端子130を有することができる。図2は、超小型電子アセンブリ122の構造体を更に示す部分断面図である。第1の素子が半導体材料から作製される場合、誘電体層138を、第1の開口部111の内面121及び第2の開口部113の内面123の輪郭に沿うことができるコーティングとして設けることができる。一例では、第1の素子が本質的に半導体材料から構成される場合、こうしたコンフォーマルな誘電体層138を、後に更に詳細に説明するように、開口部111、113の内面及び第1の素子の露出面148に対する電気泳動堆積により、選択的に形成することができる。その後、例えば、導電性パッド106及び誘電体層138に接触して金属又は金属の導電性化合物を堆積させること等により、開口部内に導電性層114Aを形成することができる。その後、導電性層を形成した後に開口部111、113内に残っている容積を、誘電材料150で充填することができる。そして、その後、誘電材料150の上に導電性材料、例えば金属を堆積させることにより、誘電材料150の上に導電性コンタクト114Bを形成することができる。図3は、図2に示す実施形態の変形形態を示す。この変形形態では、第2の導電性素子154が、導電性パッド106に電気的に結合され、チップの主面152において、特に、前面104から離れているチップの背面において露出している。チップの背面152から開口部153が延在し、導電性パッド106の少なくとも一部を露出させることができる。誘電体層158が、チップの開口部153を裏打ちし、第2の導電性素子154をチップの半導体領域107から電気的に絶縁することができる。図3に示す特定の実施形態では、誘電体層158は、開口部153内に露出している半導体領域の内面159の輪郭に沿うことができる。さらに、導電性素子114のように、第2の導電性素子は、誘電体層158に沿って延在する導電性層154Aを含むことができ、それもまた、開口部153内の半導体領域の内面159の輪郭に沿うことができる。特に図3に示すように、上述した第1の導電性コンタクト114図2と同様に、導電性層154Aの上に誘電材料160を堆積させることができ、誘電材料の上に重なる外部導電性コンタクト154Bを設けることができる。図3に示すように、第2の導電性コンタクト154Bは、それが直接又は間接的に電気的に結合される導電性パッド106の少なくとも一部の上に重なることができる。図3に更に見られるように、パッケージ層の開口部の内面123及びウェハの開口部の内面159は、誘電体層138、158が沿い、かつ導電性層114A、154Aが沿う輪郭を有している。内面123、159は、ウェハの前面すなわち主面から離れる方向にそれぞれ実質的に異なる角度162、163で延在することができる。その結果、導電性層114A、154Aが導電性パッドと交わる開口部113の幅190及び開口部153の幅192を、それぞれ、導電性パッド106からそれぞれの方向181、183における実質的な距離における開口部113の幅191及び開口部153の幅193より小さくすることができる。特定の実施形態では、開口部113、153は、開口部が導電性パッド106のそれぞれの表面と交わる場所で、それらの最小幅190、192を有することができる。更に理解されるように、第2の導電性素子154Bは、ウェハ200の表面において露出しており、超小型電子アセンブリ図3と超小型電子アセンブリの外部のコンポーネントとの間に導電性相互接続を形成するのに利用することができる。例えば、図3Aに更に見られるように、超小型電子アセンブリのチップ102の幾つかの導電性パッド106Aは、チップの背面において露出している導電性素子154を有することができ、第2の誘電体素子196の導電性パッド等の導電性構造物194に、ボンドメタル155、例えばはんだによって電気的に相互接続することができる。誘電体素子196は、パッドと電気的に接続することができる導電性トレース198等、他の構造物を更に備えることができる。図3Aに更に見られるように、導電性パッドのうちの他の導電性パッド106Bは、それに接続されかつチップ102の背面において露出される導電性素子154を有していない場合もある。図4は、第2の導電性素子164が中実の導電性構造体として設けられる更なる変形形態を示す。この場合、第2の導電性素子164は、コンフォーマル誘電体コーティング158を形成した後に残るチップの開口部内の容積を少なくとも実質的に充填する。図4に更に見られるように、第2の導電性素子の導電性コンタクト又はパッド部分164Bは、チップの背面152に沿って開口部153を越えて延在することができる。図5は、第2の導電性素子が誘電体層158に沿って延在する導電性層166を含む更に別の変形形態を示す。上述した実施形態のように、誘電体層158及び導電性層166は、開口部の内面159の輪郭に沿うことができる。図5に更に示すように、ボンドメタル、例えばはんだ、錫、インジウム又はそれらの組合せとすることができる導体塊168を導電性層に接合することができる。導体塊168は、開口部を少なくとも実質的に充填することができ、図5に示すように、チップの背面152を越えて突出することができる。図6を参照して、ここで、上述した実施形態のうちの任意のものによる超小型電子アセンブリを製造する方法について説明する。図6に見られるように、半導体ウェハ200又はウェハの一部は、ダイシングレーン201において互いに取り付けられる複数の半導体チップ102を含むことができる。各チップは、通常、その前面104において複数の導電性パッド106が露出している。図7に見られるように、パターニングされていない半導体ウェハ若しくはガラスウェハ、又はCTEが10ppm/°C未満である他の素子等のパッケージ層110が、接着剤108、又は、500°C未満の温度等、比較的溶融温度が低いドープガラス等の他の誘電接合材料等により、前面104に接合される。パッケージ層110は、通常、CTEが、半導体ウェハ200のCTEに近いか又はそれに等しい。例えば、半導体ウェハ200が本質的にシリコンから構成される場合、パッケージ層110は本質的に、ウェハ200とCTE整合するシリコンから構成されることができる。代替的に、ドープガラスのパッケージ層110を、半導体ウェハ200とCTE整合させることができる。特定の実施形態では、パッケージ層110がウェハ200とCTE整合される場合、誘電接合材料もまたウェハ200とCTE整合されることができる。パッケージ層110をウェハ200に接合した後、図8に示すように、パッケージ層110の厚さを、元の厚さから減少した厚さ116まで減少させることができる。パッケージ層110の厚さを、研削、ラップ仕上げ若しくは研磨又はそれらの組合せのプロセスによって減少させることができる。一実施形態では、このプロセス中に達する減少した厚さ116を、パッケージ層110の最終厚さとすることができる。以下、一連の部分断面図を使用して、本発明の一実施形態による超小型電子アセンブリを製造する方法における段階を例示する。そこに示すステップを、通常、ウェハレベルで、すなわち半導体ウェハ図6を個々のチップ102に切断する前に行うことができるが、各図では、個々のチップの一部のみしか現れていない場合もある。超小型電子アセンブリを製造する方法の以下の説明は、チップレベル製造技法又はウェハレベル製造技法のいずれも、それが特に記載されていてもいなくても、かつ以下の説明がウェハ又はチップに関して行われるプロセスを言及していてもいなくても、包含するように理解されるべきである。図9は、図8に示す段階に続く製造の段階を示す。そこに示すように、パッケージ層110の外面148から、導電性パッド106の上に重なる誘電体接合層108の表面108Aまで延在する開口部170が形成される。開口部170を、パッケージ層110の露出面148からチップ前面104に向かって延在する第1の開口部111、及び第1の開口部からチップ前面104に向かって更に延在する第2の開口部113として、段階的に形成することができる。一実施形態では、第1の開口部111及び第2の開口部113を、エッチング、レーザアブレーション、又はサンドブラスト加工、すなわち微細研磨粒子の流れをパッケージ層に向けること等により、第1の開口部を形成することによって、形成することができる。その後、プロセスは、第1の開口部111の内面を裏打ちする誘電体層図示せずを形成することと、こうした誘電体層に孔を形成することと、その後、接合層108の表面が露出するまで孔を通してパッケージ層をエッチングすることにより、第2の開口部113を形成することと、を更に含むことができる。パッケージ層110をエッチングして第2の開口部を形成するとき、第1の開口部における誘電体層はマスクとして機能することができ、それにより、パッケージ層は、誘電体層の孔内に露出した場所をエッチングされ、誘電体層が、パッケージ層の孔から離れた部分をエッチングから保護する。その後、図10に示すように、チップ102から離れる方向に外側に面しているパッドの上面172の少なくとも一部を露出させるように、第2の開口部113内に露出しかつ導電性パッド106の上に重なる接合層108の一部が除去される。第1の開口部及び第2の開口部を形成するプロセスを、米国特許出願公開第20080246136号、又は各々が2010年7月23日に出願された、米国特許出願第12/842,717号、同第12/842,612号、同第12/842,669号、同第12/842,692号、同第12/842、587号のいずれか又は全てに概略的に記載されているようなものとすることができ、それらの開示内容は、参照することにより本明細書の一部をなすものとするが、ただし、第1の開口部及び第2の開口部は、チップではなくパッケージ層及び接合層を貫通して延在し、第2の開口部は、導電性パッドの下面ではなく外側に面する上面の一部を露出させることを除く。図11に更に見られるように、第1の開口部の内面121及び第2の開口部の内面123それぞれに沿って延在し、かつパッケージ層110の外側に面する表面148の上に重なる、誘電体層138を形成することができる。一例では、電気泳動堆積技法を使用して、開口部の内面121、123及びパッケージ層表面148に対してコンフォーマルに誘電体コーティング138を形成することができる。このように、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性表面及び半導性表面のみに堆積することができる。堆積中、半導体デバイスウェハは所望の電位で保持され、液槽を異なる望ましい電位で保持するために、槽内に電極が浸漬される。そして、限定されないが外側に面する表面148、第1の開口部111の内面121、及び第2の開口部113の内面123に沿って、導電性又は半導性であるデバイスウェハの露出面上に、電着されたコンフォーマル誘電体層138を形成するために十分な時間、アセンブリは、適切な条件下で槽内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と槽との間に十分に強力な電場が維持される限り発生する。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる或る厚さに達した後に堆積を停止するという点で自己限定的である。電気泳動堆積は、アセンブリの導電性及び/又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。加えて、電気泳動コーティングは、その誘電非導電特性に起因して、導電性パッド106の上面172の上に重なる誘電体接合層108の表面108A上に生じないように堆積することができる。言い換えれば、電気泳動堆積の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、電気泳動堆積が、導体の上に重なる誘電材料の層の上に生じないということである。通常、電気泳動堆積は、約10ミクロンμmを超え数10ミクロンμmまでの厚さの誘電体層の上では発生しない。コンフォーマル誘電体層138を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。以下の表1に、種々の電気泳動コーティング前駆体組成及び供給業者を列挙する。別の例では、誘電体層を電解で形成することができる。このプロセスは、電気泳動堆積法に類似しているが、堆積される層の厚さはそれが形成される導電性又は半導性表面に近接していることによって制限されない点が異なる。このように、電解堆積誘電体層を、要件に基づいて選択される厚さになるように形成することができ、処理時間は、達成される厚さの係数である。このように形成された誘電体層138は、第1の開口部の内面121及び第2の開口部の内面123の輪郭に沿うことができる。誘電体層138を形成した後、開口部111、113内に導電性層114A図11を形成することができ、それもまた、コンフォーマル誘電体層138の上に形成されるとき、第1の開口部の内面121及び第2の開口部の内面123の輪郭に沿うことができる。更なる誘電体層150の堆積及び誘電体層150の上に重なる金属層114Bの形成により、パッケージ層の外側に面する表面において露出する導電性素子114が完成する。導電性素子は、第1の開口部111及び第2の開口部113内に延在し、導電性パッド106に電気的に結合される。複数のこうした導電性素子114を、パッケージ層のそれぞれの開口部内に同時に形成することができ、導電性素子は、ウェハ200のそれぞれの導電性パッド106に電気的に結合される。その後、図12に見られるように、仮キャリア180又はハンドルウェハを、導電性素子114の露出したコンタクト114Bの上に重ねつつパッケージ層110の露出面に取り付けることができる。キャリア180を、例えば、後述するように後続する処理の後に除去することができる接着剤182を使用して取り付けることができる。図13に更に示すように、ウェハ200の厚さを、ウェハの最終厚さ112であり得る値まで減少させることができる。研削、ラップ仕上げ又は研磨を使用して、ウェハ厚さを減少させることができる。特定の実施形態では、減少した厚さを、0.5ミクロンμmからわずか数ミクロンμmまでの範囲とすることができる。1つのあり得る実施態様では、ウェハ200の最終厚さ112を、前面に隣接し厚さ112を有するウェハの上方部分186を、そこから反対側の下方部分188から分離する、ウェハ200内に埋め込まれた誘電体層184図12の存在によって制御することができる。一実施形態では、埋め込まれた誘電体層184を、ウェハ200内で能動半導体デバイスを製造する前にウェハ200の半導体オンインシュレータSOI:semiconductoroninsulator又はシリコンオンインシュレータsilicononinsulatorウェハ構造に設けられた埋込酸化物とすることができる。こうした場合、下方ウェハ部分188を、単結晶又は多結晶半導体材料とすることができる。そして、図13に示す製造段階に達した後、キャリア180及び接着剤182を構造体から除去することができ、結果として図2に示す超小型電子アセンブリ122がもたらされる。代替的に、パッケージ層110からキャリアを取り外すことなく、図3に見られるような第2の導電性素子154を更に含む超小型電子アセンブリを製造するステップを行うことができる。特に図14に見られるように、ウェハ200の半導体領域の厚さを貫通して延在する開口部153を形成することができる。図14に見られるように、ウェハの誘電体層105に対して選択的な方法で、開口部を形成することができる。誘電体層105は、金属配線が設けられる複数の層間誘電体ILD層、ILD層の上に重なる1つ若しくは複数のパッシベーション層、又はその両方を含むことができる。したがって、開口部153は、誘電体層105を貫通して延在することなく、該誘電体層105の一部を露出させる。次に、図15に見られるように、開口部153は、誘電体層105を貫通して延在して、導電性パッド106の下面174の少なくとも一部を露出させる。下面174は、図15に示すように、第1の導電性素子114が延在するパッドの上面172とは反対側である。その後、図16に見られるように、コンフォーマル誘電体層158、次いで、通常は金属又は導電性金属化合物のコンフォーマル導電性層を形成することができ、それは、導電性パッド106に電気的に結合され、通常は誘電体層158によってウェハ200から電気的に絶縁される導電性層を含む、第2の導電性素子154を形成するように、開口部内に少なくとも部分的に延在する。更なる処理は、導電性層154Aの上に重なる誘電体層160の形成を含むことができ、その後、誘電体層160の上に重なる、通常は金属又は導電性金属化合物から構成される導電性コンタクト154Bを形成することができる。その後、キャリア及び接合層182を取り外すことができ、結果として図3に見られるような超小型電子アセンブリがもたらされる。上述した実施形態の変形形態では、誘電体層158の上にコンフォーマル導電性層154Aを形成し、その後、図16に見られるように、ウェハ200の開口部内の導電性層の上に重なる更なる誘電体層160を形成する代りに、ウェハの背面152において露出し、かつコンタクト164を導電性パッドから分離する更なる誘電体層160なしに導電性パッド106まで延在する、導電性コンタクト164を設けるように、導電性層164図4を形成することができる。図17は、図16に見られる実施形態の変形形態を示し、そこでは、パッケージ層110内の第2の開口部213が第1の導電性パッド及び第2の導電性パッド206を露出させている。図17に更に見られるように、それぞれの導電性パッド206からパッケージ層110の外側に面する露出面218の上に重なる表面まで延在する、複数の導電性素子214を形成することができる。第1の開口部211及び第2の開口部213の内面に沿って延在している誘電体層138と、開口部211、213内の残りの容積を実質的に又は完全に充填することができる更なる誘電体層250と、によって、導電性素子214を互いから電気的に絶縁することができる。図17に見られるように、導電性素子214の一部は、開口部211内の更なる誘電体層250の上のパッド又はトレースとして延在することができる。しかしながら、代替実施形態では、導電性素子は、パッケージ層の開口部211を越える位置においてのみ露出する部分を有することができる。さらに、上述した実施形態図2、図3におけるように、任意選択的な第2の導電性素子254が、導電性パッド206から延在し、ウェハ又はチップ102の背面において露出することによって、外部コンポーネントへの電気的相互接続が形成されるのを可能にすることができる。図18は、実施形態図17の変形形態を示し、そこでは、第2の導電性素子を形成するときに誘電体充填材料が省略され、それにより、導電性パッド206と、外部コンポーネントとの相互接続に対して露出している導電性材料の表面254Aと、の間で、導電性材料が連続している。特定の実施形態では、第2の導電性素子254Aは、図5を参照して上述したような構造体を有することができ、そこでは、ボンドメタル168が開口部内の導電性層166に接合され、超小型電子アセンブリの表面152において露出している。図19は、更なる変形形態を示し、そこでは、複数の第2の開口部313A、313Bがパッケージ層110の特定の第1の開口部311から延在している。第2の開口部を、レーザドリル加工又は他の実質的垂直パターニング方法、例えば反応性イオンエッチングRIEによって形成することができ、その後、第2の開口部の内面を裏打ちするように誘電体層328が形成される。導電性素子314A、314Bは、誘電体層328を形成した後、第2の開口部313A、313B内に残っている容積を実質的に又は完全に充填することができる。図19に更に見られるように、導電性素子314A、314Bは、ウェハ200の表面において露出している導電性パッド306の縁と接触することができる。ウェハの背面において露出している第2の導電性素子354が開口部内の誘電体層360の上に重なることができるか、又は第2の導電性素子356が、図20に見られるように、導電性パッドと導電性素子の露出面との間に誘電体層を含む必要がない構造体を有することができる。図21は、本発明の別の実施形態による超小型電子アセンブリを示し、そこでは、パッケージ層410の外面418において露出しているコンタクトパッド416を有している導電性素子414が、内側に凹んだ輪郭を有している。言い換えれば、導電性素子414は、ウェハ401の導電性パッド406に隣接する相対的に大きい幅420と、パッケージ層の露出面418に隣接する相対的に小さい幅421と、の間で変化する形状を有することができる。上記実施形態例えば図1、図3におけるように、パッケージ層は本質的に、半導体材料から構成されることができ、パッケージ層内の開口部411の内面と導電性素子414との間に誘電体層416が配置されている。図21に更に見られるように、ウェハ401の外面において露出している第2の導電性素子454は、パッド406の厚さ408の方向において導電性パッド406を貫通して延在することができる。一実施形態では、図21に見られるように、第2の導電性素子454は接続部分412を有することができ、それは、ウェハ401の隣接表面とパッケージ層410との間のアセンブリの高さにおいて第1の導電性素子414と電気的に接触する。ここで、超小型電子アセンブリ図21を形成することができるプロセスについて説明する。製造の初期段階図22~図23では、半導体ウェハ等のパッケージ層410の主面から、そこから反対側のパッケージ層の第2の主面423に向かって延在する開口部411が形成される。その後、図24に見られるように、開口部の内面を裏打ちしかつ主面403の上に重なる誘電体層を形成することができる。その後、開口部内に金属層若しくは金属の導電性化合物又は両方を堆積させて、開口部を充填し第1の導電性素子430を形成することができる。ウェハの表面403から表面423に向かって延在する、複数のこうした導電性素子430を同時に形成することができる。その後、図25に示すように、パッケージ層410をデバイスウェハ400に接合することができ、デバイスウェハ400は、内部に能動半導体デバイスと、その前面404において露出している複数の導電性パッド406とを有している。パッケージ層410の導電性素子430を、デバイスウェハの対応する導電性パッド406に合わせることができ、それにより、導電性素子430は、少なくとも部分的にそれぞれの導電性パッド406の上に重なる。その後、図26に示すように、デバイスウェハ400の厚さを、図2に対して上述したような厚さ416まで減少させて薄化ウェハ401を提供することができる。そして、図27に見られるように、ウェハ401の半導体領域を貫通して延在する開口部453を形成することができる。例えば、誘電体層図示せず、例えば、導電性パッドの下面406Aの下に位置することができる一連のILD層及びパッシベーション層に関して選択的に行われるエッチングプロセスを使用することができる。次に、図28に示すように、誘電体層図示せず、導電性パッド406、及び薄化ウェハ401とパッケージ層410との間の接合層405を貫通して延在する更なる開口部を形成することができる。そして、図29に示すように、上述したように電解技法等により、開口部内に誘電体層452が形成される。そして、第1の導電性素子430と接触して、第2の導電性素子454を形成することができる。第2の導電性素子454の一部が薄化ウェハ401の背面453の上に重なることができ、半導体領域と第2の導電性素子454との間に誘電体層452が配置される。図30に見られるように、仮接着剤418を使用して、ウェハ401の背面453に仮支持ウェハ又はキャリア440を接合することができる。その後、図31に見られるように、第1の導電性素子430の少なくとも幾つかがパッケージ層410の露出面411において少なくとも部分的に露出するまで、パッケージ層410の厚さを、例えば研削、ラップ仕上げ又は研磨により減少させることができる。そして、更なる誘電体層434及び導電性パッド432図32を、任意選択的に、誘電体層434の上にかつ第1の導電性素子と接触して形成し、図32に示すような構造体を提供することができる。その後、デバイスウェハ401から仮キャリア440を取り外して、例えば図21に見られるような完成した超小型電子アセンブリを提供することができる。ここで図33を参照すると、上述した製造方法図21~図32の変形形態において、図28に示す処理とともに、ウェットエッチングステップ又は他のエッチングステップを行うことができる。ウェットエッチングステップを、第1の導電性素子430及び導電性パッド406の露出面において露出している材料を侵食しないように行うことができる。そうした場合、ウェットエッチングステップは、第1の導電性素子430とそれに隣接する導電性パッド406との間にアンダーカット領域442を生成することができる。その後、図34に示すように、次いで誘電体層452を形成することができ、金属又は金属の導電性化合物の領域464を、第1の導電性素子430の上に堆積させ、アンダーカット領域内にかつ導電性パッド406及び誘電体層452の表面の上に堆積させて、図34に見られるような構造体を生成することができる。アンダーカット領域442内に第2の導電性素子の金属領域464が堆積することにより、金属領域は、ウェハ401の導電性パッド406と接触する、より広い表面積を有することができる。このように、導電性パッド406と第1の導電性素子及び第2の導電性素子との間の最終的な構造的接続において、プロセス許容度processtoleranceの向上又は信頼性の向上を達成することを可能とすることができる。その後、上述したような更なる処理図31~図32を行うことにより、図35に見られるような超小型電子アセンブリを生成することができる。別の変形形態では、図36に見られるようにパッケージ層410を薄化する場合、パッケージ層の厚さ460を更に減少させることができ、それにより、デバイスウェハ前面404からのパッケージ層の残りの高さ462が、デバイスウェハ前面からの第1の導電性素子430の最大高さ464未満となる。その後、パッケージ層の低減した高さ462の上方に露出する誘電体層428の部分を、構造体から除去して、図37に表されているような構造体を生成することができ、そこでは、複数の導電性ポスト470の大部分が、パッケージ層の露出面421の上方に突出している。さらに、ポスト470が、例えば銅、ニッケル、アルミニウム等、通常のチップ動作温度範囲において実質的に剛性を有する金属、耐熱金属、例えばタングステン、チタン、等を、電気めっきするか又は堆積させることによって形成される場合、ポスト470を実質的に剛性にすることができる。図38は、こうした変形形態図36~図37からもたらされる超小型電子アセンブリのあり得る更なる相互接続構成を更に示す。図38に見られるように、超小型電子アセンブリ480の実質的に剛性の導電性ポスト470を、はんだ塊482を介して、誘電体素子426上の対応するコンタクト484に取り付けることにより、超小型電子パッケージ490を形成することができる。そして、コンタクト484を、誘電体素子426の下面488において露出している接合ユニット486、例えば、はんだボール、又は錫若しくはインジウム若しくはそれらの組合せ等のボンドメタルの他の塊によって、電気的に接続することができる。図38に更に示すように、接合ユニット486を使用して、パッケージ490を、回路パネル494の表面493において露出している対応するコンタクト492に接合することができる。図39は、更なる変形形態による超小型電子アセンブリ590を示し、ウェハ501の導電性パッド、特に導電性パッド506Aの全てを第1の導電性素子530に接続する必要はないことを示す。アセンブリ590を形成するために、パッケージ層510の第1の導電性素子を形成するとき、パッド506Aに対応する位置における第1の導電性素子を省略することができる。図27に関して上述したように、デバイスウェハをパッケージ層に接合し、導電性パッドの上に重なる開口部453を形成した後、レジストパターン等のブロッキング層を使用して、導電性層が導電性パッド506Bを貫通して延在する位置と、導電性パッド506Aに穴が開けられるべきではない他の位置とを制御することができる。図40は、更に別の変形形態を示し、そこでは、パッケージ層610の上に堆積した誘電体層の表面上に重なる導電性再配線層RDL640を形成することができる。RDLは、導電性トレース642及びパッド644を含むことができる。図40に見られるように、トレース642は、第1の導電性素子630のうちの1つ又は複数を導電性パッド644のうちの1つ又は複数に電気的に接続することができ、導電性パッド644のうちの1つ又は複数は、次いで、第2の導電性素子654Aのうちの1つ又は複数に接続される。特定の実施形態では、図40に示すように、第2の導電性素子654Bのうちの幾つかは、アセンブリ690の第1の導電性素子に電気的に接続されない場合がある。図40に更に見られるように、第2の導電性素子のうちの幾つかを、そこに接触している導電性金属層656を介してグランド等の基準電位源に電気的に接続することができる。特定の実施形態では、金属層656を、はんだ、錫、インジウム又はそれらの組合せの接合層とすることができる。さらに、一実施形態では、金属層656を使用して、第2の導電性素子のうちの1つ又は複数を金属接地面と電気的に接続しかつ接合することができ、金属接地面はまた、超小型電子アセンブリ690用の熱伝導性ヒートスプレッダとしても機能することができる。誘電体層658は、アセンブリ690の接合層656から第2の導電性素子654Aを電気的に絶縁することができる。上述した実施形態図21~図32の他の変形形態による超小型電子アセンブリを、図41及び図42において更に見られるようなものとすることができ、そこでは、2つ以上の第1の導電性素子714A、714Bがパッケージ層710の開口部711の内面に沿って延在し、第1の導電性素子は、第1の開口部711とアセンブリ790の誘電体層の露出面718との間の別個の開口部を通して延在する部分716A、716Bを含む。第1の導電性素子714A、714Bは、誘電体層718の表面718において露出するそれぞれの導電性パッド720A、720Bを含むことができ、それらは、図41及び図42に示すように、誘電体層718の上に重なることができる。図41に示すアセンブリの第2の導電性素子754A、754Bは、図17及び図18に関して上述した実施形態における第2の導電性素子と同様、図42に示す第2の導電性素子755A、755Bとは異なり、特に、パッド754A、754B図41の露出したコンタクト面が、それらが接続されるそれぞれのパッド706A、706Bの上方の誘電体層の上に重なっている一方で、図42のアセンブリでは、それらは重なっていないという点で異なる。図43は、更なる変形形態を示し、そこでは、複数の第1の導電性素子814A、814Bが、パッケージ層810の段状開口部の内面に沿って、ウェハの導電性パッド806A、806Bへの接続部から延在しており、パッケージ層の上に露出した導電性パッド832を含む。この場合、段状開口部は、デバイスウェハ801に隣接するパッケージ層810の第1の主面812から延在する第1の開口部811と、第1の開口部811から少なくとも第1の主面から離れているパッケージ層810の第2の主面816まで延在する第2の開口部813と、を含む。第1の開口部及び第2の開口部は、表面821、823を有することができ、それらは、異なる方向に延在してそれらの表面821、823が交わる頂点826を画定する。誘電材料850が、通常、第1の導電性素子814A、814Bを覆う。第1の導電性素子814A、814Bの導電性パッド806A、806Bへの相互接続を、図41に関して上述したもののようにすることができる。図44は、上述した実施形態図42に類似する実施形態図43の変形形態を示し、そこでは、第2の導電性素子855A、855Bが、誘電材料によって導電性パッド806A、806Bから分離されないコンタクト面を有している。図45は、図2に関して上述した実施形態の変形形態による超小型電子アセンブリ990を示す。この変形形態では、デバイスウェハ901の導電性パッド906から延在する第1の導電性素子914は、パッケージ層の厚さの方向922においてパッケージ層910を貫通して合わせて延在する開口部911、913の内面の輪郭に沿わない。図45に見られるように、第1の導電性素子は、形状が円柱状又は円錐台状である部分を有することができ、それは、パッケージ層の厚さの方向に延在して導電性パッド906の上面907と接触する。開口部911、913内に誘電体領域928が設けられ、それは、通常、導電性パッド906の上面907と接触し、第1の導電性素子が誘電体領域を貫通して延在している。誘電体領域の部分928Aが、パッケージ層の外側に面している表面926の上に重なることができる。誘電体領域928の表面において露出している導電性パッド916を、導電性素子914の一部として設けることができ、誘電体領域928の上に配置することができる。代替的に、導電性パッド916を省くことができる。図6~図13を参照して上述した処理に類似するが、開口部911、913を充填するように誘電材料を堆積させることによって誘電体領域928が形成される点が異なる、処理により、超小型電子アセンブリ990を製造することができる。こうした誘電体領域928は、通常、本質的にポリマー材料からなり、それは、材料の弾性係数及び誘電体領域の厚さの組合せによって決まるように、コンプライアントとすることができる。誘電体領域を形成した後、導電性パッド906の少なくとも一部を露出させるように誘電体領域928を貫通して延在する開口を形成することができる。開口は、特に、円柱形状又は円錐台形状のうちの少なくとも1つを有することができる。そして、開口に、導電性層又は充填材、例えば金属又は金属の導電性化合物を設けることにより、第1の導電性素子914の垂直に延在する部分を形成することができる。その後、次いで、誘電体層928の表面の上方に、露出した導電性パッド部分916を形成することができる。図46は、図45に示す実施形態の変形形態を示し、そこでは、図4に関連して上述した第2の導電性素子164に類似する第2の導電性素子954が、デバイスウェハ901の露出面において露出し、導電性パッド906に電気的に接触する。図47は、図46に示す実施形態の変形形態を示し、そこでは、第2の誘電体領域938が、導電性パッド906の、上面907とは反対側の下面909の上に重なる。この場合、第1の導電性素子の垂直に延在する円柱状又は円錐台状部分914Aが、導電性パッド906を貫通して、デバイスウェハ901の外側に面する背面950において露出する導電性パッド部分918まで延在することができる。この場合、垂直に延在する部分914Aは、パッケージ層及びデバイスウェハそれぞれにおいて開口部911、913及び915のいずれの内面の輪郭にも沿わない場合がある。超小型電子アセンブリ図47の製造は、誘電体領域928、938が開口部911、913、915に形成され、その後、レーザアブレーション、微細研磨粒子流例えばサンドブラスト加工、又は他の技法等により、導電性パッド906及び誘電体領域928、938を貫通して延在する、円柱状又は円錐台状開口部が形成される、という点で異なる。その後、一実施形態では、超小型電子アセンブリの反対側の面において露出させることができる導電性パッド916、918を形成することができる。図48は、図47に示す実施形態の変形形態による超小型電子アセンブリ1090を示し、そこでは、第2の導電性素子1054が導電性パッド1006の厚さを貫通して延在することができる。一実施形態では、超小型電子アセンブリ1090の製造は、デバイスウェハ1001に開口部1015を形成することを含むことができ、それは、デバイスウェハ1001の下面1050からの方向において、例えばエッチング、レーザアブレーション、微細研磨粒子流等により、導電性パッド1006をパターニングすることを含む。こうしたパターニングを、デバイスウェハとパッケージ層1010との間に接合層1008が存在することによって制限することができる。開口部1015に誘電体層1038を形成した後、次いで、開口部1015内に延在する第2の導電性素子1054を形成することができる。図49は、更なる変形形態を示し、そこでは、第1の導電性素子1114及び第2の導電性素子1154が、パッケージ層1110の厚さ内の位置で交わっている。この場合、第2の導電性素子1154は、デバイスウェハ1101の導電性パッド1106を貫通して延在している。図50に更に見られるように、実施形態図49の変形形態では、第2の導電性素子1254は、デバイスウェハ1201の開口部1215の内面の輪郭に沿う部分1254Bを含むことができる。しかしながら、図50に見られるように、パッケージ層1210の厚さ内に延在する部分1254Aは、部分1254Aが内部に延在する開口部1213の内面の輪郭に沿わない場合もある。図51は、上述した実施形態図43の変形形態による超小型電子アセンブリを示し、そこでは、超小型電子素子1301の第1の導電性パッド1306A及び第2の導電性パッド1306Bは、第1の素子1310の相対的に広い貫通開口部1313内に少なくとも実質的に露出している。パッドに対する別個の導電性素子1314A、1314Bが、開口部の内面に沿って延在し、第1の素子の主面1320の上に重なる誘電体層1318の開口部1316A、1316B内に露出することができる。図52は、上述した実施形態図51の更に別の変形形態における導電性素子の方法の一段階を示す。この場合、第1の素子の厚さを通して延在する開口部1313が形成され、その後、開口部1313に、上述した技法のうちの1つ等により、誘電材料1318で充填される。そして、図53に見られるように、導電性パッド1306A、1306Bと接触するように誘電体領域1318を貫通して延在する、上述したもの図45に類似する導電性素子1314を形成することができる。任意選択的に、導電性素子1314A、1314Bの上に導電性パッド1315A、1315Bを設けることができ、これらは、通常、外部コンポーネントとの相互接続のために露出している。ここで、図54以下を参照して、上述した実施形態図22~図34の変形形態による超小型電子アセンブリを製造する方法について説明する。図54に見られるように、第1の素子1410例えば、CTEが10ppm/°C未満である素子の主面から延在する開口部1413が形成される。一例では、第1の素子は本質的に、半導体又は誘電材料から構成されることができる。そして、第1の素子1410に、誘電材料1418が充填され、それは、第1の素子の主面1420の上に重なる層を形成することができる。図55を参照すると、その後、第1の素子1410が、上に導電性パッド1406図55ではそのうちの1つを示すがある超小型電子素子1402に取り付けられ、例えば接合される。そして、上述した方法図26ように、図56に見られるように、超小型電子素子の減少した厚さ1411を、上述したように、研削、ラップ仕上げ若しくは研磨、又はそれらの組合せによって達成することができる。そして、その構造体をキャリア1430図57に取り付けることができ、開口部1413の上方の第1の素子1410の厚さを、開口部が第1の素子図58の表面1417において露出するまで減少させることができる。そして、図59に見られるように、表面1417の上に誘電体層1419を形成することができる。その後、表面1417図60の上方及び開口部1416内の両方の誘電材料を貫通して延在して導電性パッド1406の一部を露出させる、開口部1432を形成することができる。通常、上面1409すなわち、超小型電子素子1402から離れる方向に面している表面の一部は、開口部1432内に露出する。しかしながら、場合によっては、開口部1432はパッド1406を貫通して延在することができ、それにより、パッド1406の開口部の内面を露出させることができる。図61は後続する段階を示し、そこでは、1つ又は複数のステップにおいて金属が堆積して、導電性素子1414と導電性素子1414の上に重なる導電性パッド1420が形成されている。パッド1420は、第1の素子の表面1417及び誘電体層1419の上に重なる場合もあれば重ならない場合もある。図61は、導電性素子が非中空である、すなわち内部全体に金属が充填されている例を示す。図61に示す段階に達した後、超小型電子素子1402からキャリアを除去することができ、その結果、図62に見られるような構造体がもたらされる。図63は、図62に見られる実施形態の更なる変形形態を示し、そこでは、導電性素子1424を、開口部1432の内面に裏打ちするように金属を堆積させることによって形成されるような中空構造体とすることができる。図62の変形形態又は図63の変形形態のいずれかにおける導電性素子は、通常、誘電材料の開口部1432の輪郭に沿うが、第1の素子1410に最初に作製された開口部1413には沿わない、環状構造体の形態となる。導電性パッド1430が、導電性素子1424の上に重なることができ、そこから離れるように1つ又は複数の横方向1440に延在することができ、横は、第1の素子の表面1417が延在する方向である。超小型電子アセンブリの構造及び製造並びにそれを高レベルアセンブリ内に組み込むことは、各々が2010年12月2日に出願された、以下の本願と同一の所有者によって所有される同時係属米国特許出願、すなわち米国仮特許出願第61/419,037号及び米国非仮特許出願第12/958,866号、並びに、各々が2010年7月23日に出願された以下の米国特許出願、すなわち米国特許出願第12/842,717、同第12/842,651号、同第12/842,612号、同第12/842,669号、同第12/842,692号及び同第12/842,587号のうちの1つ又は複数に記載されている構造及び製造ステップを含むことができ、全てのこうした出願の開示内容は、参照することにより本明細書の一部をなすものとする。上述した構造体は、並外れた3次元相互接続機能を提供する。これらの機能をあらゆるタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることができる。すなわち、iプロセッサ及びプロセッサとともに使用されるメモリ、ii同じタイプの複数のメモリチップ、iiiDRAM及びSRAM等の異なるタイプの複数のメモリチップ、iv画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、v特定用途向け集積回路ASIC及びメモリである。上述した構造体を、別の電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム1500は、他の電子コンポーネント1508及び1510とともに上述したような構造体1506を含む。説明した例では、コンポーネント1508は半導体チップであり、コンポーネント1510が表示画面であるが、他のあらゆるコンポーネントを使用することができる。当然ながら、例示を明確にするために図64には2つの追加のコンポーネントのみを示すが、本システムは、あらゆる数のこうしたコンポーネントを含むことができる。上述した構造体1506を、例えば、図1、又は図2~図63のいずれかに関連して上述したような超小型電子アセンブリ100とすることができる。更なる変形形態では、両方を提供することができ、あらゆる数のこうした構造体を使用することができる。構造体1506並びにコンポーネント1508及び1510は、破線で概略的に示す共通ハウジング1501内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル1502を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体1504を含み、それらのうちの1つのみを図64に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらすあらゆる適当な構造を使用することができる。ハウジング1501は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面1510は、ハウジングの表面において露出している。構造体1506が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ1511又は他の光学デバイスもまた提供することができる。この場合もまた、図64に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、好ましい実施形態の上述した説明は、本発明を限定するものではなく例示するものとして受け取られるべきである。上記説明は、特定の用途に対する例示的な実施形態を参照するが、請求項に記載の発明はそれに限定されないことが理解されるべきである。当業者及び本明細書に提供する教示を利用できる者は、添付の特許請求の範囲内で更なる変形形態、応用形態及び実施形態を理解するであろう。"