第1LDMOS素子を有する出力ポートと、前記出力ポートを静電放電から保護し、第2LDMOS素子及びバイポーラトランジスタを有する静電放電保護素子と、を備え、前記第2LDMOS素子の絶縁破壊電圧は、前記第1LDMOS素子の絶縁破壊電圧と同一またはそれより低いことを特徴とする半導体装置。前記第1LDMOS素子は、基板上の第1ゲートと、前記第1ゲートの一側に形成される第1導電型の第1ソース領域と、前記第1ソース領域の下部に形成され、前記第1ソース領域を囲む第1導電型と異なる第2導電型の第1ボディ領域と、前記第1ボディ領域内に形成される第2導電型の第1ボディコンタクト領域と、前記第1ゲートの他側に形成される第1導電型の第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間の前記基板内に形成され、前記第1ゲートと一部重なる第1素子分離領域と、前記第1ボディ領域の下部に配置される第2導電型の第1ディープウェルと、前記第1ディープウェルの下部に配置される第1導電型の第1埋没層と、を備えることを特徴とする請求項1に記載の半導体装置。前記第2LDMOS素子は、前記基板上の第2ゲートと、前記第2ゲートの一側に形成される第2導電型の第2ボディ領域と、前記第2ボディ領域内に形成される第2導電型の第2ボディコンタクト領域と、前記第2ゲートの他側に形成される第1導電型の第2ドレイン領域と、前記第2ボディ領域と前記第2ドレイン領域との間の前記基板内に形成され、前記第2ゲートと一部重なる第2素子分離領域と、前記第2ボディ領域の下部に配置される第2導電型の第2ディープウェルと、前記第2ディープウェルの下部に配置される第1導電型の第2埋没層と、を備えることを特徴とする請求項2に記載の半導体装置。前記第2LDMOS素子は、前記第2ボディ領域内に形成された第1導電型の第2ソース領域を備えることを特徴とする請求項3に記載の半導体装置。前記バイポーラトランジスタは、前記第2ボディ領域と離隔して形成される第1導電型のエミッタ領域と、前記エミッタ領域の下部に形成され、前記エミッタ領域を囲む第2導電型のベース領域と、前記第2ドレイン領域と、を備えることを特徴とする請求項3に記載の半導体装置。前記バイポーラトランジスタは、前記ベース領域の下部にエピタキシャル層を備えることを特徴とする請求項5に記載の半導体装置。前記ベース領域は、前記第2ディープウェルと非オーバーラップの関係であることを特徴とする請求項5に記載の半導体装置。前記ベース領域のドーピング濃度は、前記第2ディープウェルのドーピング濃度より高く、前記第2ボディ領域のドーピング濃度より低いことを特徴とする請求項5に記載の半導体装置。前記基板の下部面から前記ベース領域の下部面までの第1高さは、前記基板の下部面から前記第2ボディ領域の下部面までの第2高さより高いことを特徴とする請求項5に記載の半導体装置。前記第1LDMOS素子は、前記第1素子分離領域及び前記第1ドレイン領域の下部に位置し、前記第1素子分離領域及び前記第1ドレイン領域を囲む第1導電型の第1ドリフト領域を備え、前記第2LDMOS素子は、前記第2素子分離領域及び前記第2ドレイン領域の下部に位置し、前記第2素子分離領域及び前記第2ドレイン領域を囲む第1導電型の第2ドリフト領域を備えることを特徴とする請求項5に記載の半導体装置前記第2素子分離領域の長さは、前記第1素子分離領域の長さと同一またはそれより短いことを特徴とする請求項5に記載の半導体装置。前記第2素子分離領域と前記第2ディープウェルとが重なる第2長さは、前記第1素子分離領域と前記第1ディープウェルとが重なる第1長さと同一またはそれより長いことを特徴とする請求項5に記載の半導体装置。前記ベース領域の一部と前記第2ディープウェルとの一部は互いに重なることを特徴とする請求項5に記載の半導体装置。前記ベース領域の全領域は、前記第2ディープウェルと非オーバーラップの関係にあることを特徴とする請求項13に記載の半導体装置。前記バイポーラトランジスタは、前記第2ボディ領域内に形成される第1導電型のエミッタ領域と、前記エミッタ領域を囲む前記第2ボディ領域と、前記第2ドレイン領域と、を備えることを特徴とする請求項3に記載の半導体装置。第1LDMOS素子を含む出力ポートと、前記出力ポートを静電放電から保護し、第2LDMOS素子及びシリコン制御整流器を含む静電放電保護素子と、を備え、前記第2LDMOS素子の絶縁破壊電圧は、前記第1LDMOS素子の絶縁破壊電圧と同一またはそれより低いことを特徴とする半導体装置。前記シリコン制御整流器は、NPNバイポーラトランジスタ及びPNPバイポーラトランジスタを備えることを特徴とする請求項16に記載の半導体装置。前記第1LDMOS素子は、基板上に形成される第1ゲートと、前記第1ゲートの一側に形成される第1導電型の第1ソース領域と、前記第1ソース領域の下部に形成され、前記第1ソース領域を囲む第1導電型と異なる第2導電型の第1ボディ領域と、前記第1ボディ領域内に形成される第2導電型の第1ボディコンタクト領域と、前記第1ゲートの他側に形成される第1導電型の第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間の前記基板内に形成され、前記第1ゲートと一部重なる第1素子分離領域と、前記第1ボディ領域の下部に配置される第2導電型の第1ディープウェルと、前記第1ディープウェルの下部に配置される第1導電型の第1埋没層と、を備えることを特徴とする請求項17に記載の半導体装置。前記第2LDMOS素子は、前記基板上の第2ゲートと、前記第2ゲートの一側に形成される第2導電型の第2ボディ領域と、前記第2ボディ領域内に形成される第2導電型の第2ボディコンタクト領域と、前記第2ゲートの他側に形成される第1導電型の第2ドレイン領域と、前記第2ボディ領域と前記第2ドレイン領域との間の前記基板内に形成され、前記第2ゲートと一部重なる第2素子分離領域と、前記第2ボディ領域の下部に配置される第2導電型の第2ディープウェルと、前記第2ディープウェルの下部に配置される第1導電型の第2埋没層と、を備えることを特徴とする請求項18に記載の半導体装置。前記第2素子分離領域の長さは、前記第1素子分離領域の長さと同一またはそれより短いことを特徴とする請求項19に記載の半導体装置。前記第2素子分離領域と前記第2ディープウェルとが重なる第2長さは、前記第1素子分離領域と前記第1ディープウェルとが重なる第1長さと同一またはそれより長いことを特徴とする請求項19に記載の半導体装置。前記NPNバイポーラトランジスタは、前記第2ボディ領域と離隔され形成される第1導電型のエミッタ領域と、前記エミッタ領域の下部に形成され前記エミッタ領域を囲む第2導電型のベース領域と、前記第2ドレイン領域と、を備え、前記PNPバイポーラトランジスタは、前記第2ドレイン領域と前記第2素子分離領域との間に形成される第2導電型のエミッタ領域と、前記第2埋没層上に形成される第1導電型のエピタキシャル層と、前記第2ボディコンタクト領域と、を備えることを特徴とする請求項19に記載の半導体装置。前記静電放電保護素子は、前記第2素子分離領域と前記第2導電型のエミッタ領域との間にある第1導電型の不純物領域を備えることを特徴とする請求項22に記載の半導体装置。前記第2ボディコンタクト領域と接続するポーリ抵抗をさらに備えることを特徴とする請求項23に記載の半導体装置。前記NPNバイポーラトランジスタは、前記第2ドレイン領域と、前記第2ボディ領域の一側に形成される第2導電型のベース領域と、前記ベース領域と前記第2ボディ領域上に形成され、前記ベース領域と前記第2ボディ領域にかけて形成された第1導電型のエミッタ領域と、を備え、前記PNPバイポーラトランジスタは、前記第2ドレイン領域と前記第2素子分離領域との間にある第2導電型のエミッタ領域と、前記第2埋没層上にある第1導電型のエピタキシャル層と、前記第2ボディコンタクト領域と、を備えることを特徴とする請求項19に記載の半導体装置。前記第2ドレイン領域と前記第2導電型のエミッタ領域との間に第3素子分離領域をさらに備えることを特徴とする請求項25に記載の半導体装置。出力ポートの第1LDMOS素子が形成される第1領域と、第2LDMOS素子及びバイポーラトランジスタを含む静電放電保護素子が形成される第2領域と、が定義された基板を提供する段階と、前記基板内に第1導電型の不純物を注入して前記第1領域に第1埋没層を形成し、前記第2領域に第2埋没層を形成する段階と、前記基板内に第2導電型の不純物を注入して前記第1領域に第1ディープウェルを形成し、前記第2領域に第2ディープウェルを形成する段階と、前記第1領域内に第1素子分離領域を形成し、前記第2領域内に第2素子分離領域を形成する段階と、前記第1領域の前記基板上に第1ゲートを形成し、前記第2領域の前記基板上に第2ゲートを形成する段階と、前記基板内に第2導電型の不純物を注入して前記第1領域に第1ボディ領域を形成し、前記第2領域に第2ボディ領域を形成する段階と、前記基板内に第1導電型及び第2導電型の不純物を各々注入して前記第1ボディ領域内に第2導電型の第1ボディコンタクト領域を形成し、前記第2ボディ領域内に第2導電型の第2ボディコンタクト領域を形成し、前記第1領域内に第1導電型の第1ソース領域及び第1ドレイン領域を形成し、前記第1領域内に第1導電型のエミッタ領域を形成し、前記第2領域内に第1導電型の第2ドレイン領域を形成する段階と、を含むことを特徴とする半導体装置の製造方法。前記第2素子分離領域の長さは、前記第1素子分離領域の長さと同一またはそれより短く形成されることを特徴とする請求項27に記載の半導体装置の製造方法。前記第2素子分離領域と前記第2ディープウェルとが重なる第2長さは、前記第1素子分離領域と前記第1ディープウェルとが重なる第1長さと同一またはそれより長く形成されることを特徴とする請求項27に記載の半導体装置の製造方法。前記第1素子分離領域及び第2素子分離領域を形成した後、前記第1ゲート及び前記第2ゲートを形成する前に前記基板内に第2導電型の不純物を注入して前記第2領域にベース領域を形成する段階をさらに含むことを特徴とする請求項27に記載の半導体装置の製造方法。前記ベース領域の一部は、前記第2ディープウェルと一部が重なるように形成され、前記ベース領域の他の部分は、前記第2ディープウェルとは非オーバーラップの関係にあるように形成されることを特徴とする請求項30に記載の半導体装置の製造方法。前記ベース領域のドーピング濃度は、前記第2ディープウェルのドーピング濃度より高く、前記第2ボディ領域のドーピング濃度よりは低くなるように形成されることを特徴とする請求項31に記載の半導体装置の製造方法。前記基板の下部面から前記ベース領域の下部面までの第1高さは、前記基板の下部面から前記第2ボディ領域の下部面までの第2高さより高く形成されることを特徴とする請求項31に記載の半導体装置の製造方法。前記第1ディープウェル及び前記第2ディープウェルを形成した後、前記第1素子分離領域及び前記第2素子分離領域を形成する前に前記基板内に前記第1導電型の不純物を注入する第2工程によって前記第1領域に第1ドリフト領域を形成し、前記第2領域に第2ドリフト領域を形成する段階をさらに含むことを特徴とする請求項27に記載の半導体装置の製造方法。前記第1埋没層及び前記第2埋没層を形成した後、前記第1ディープウェル及び前記第2ディープウェルを形成する前に前記第1埋没層及び前記第2埋没層上に第1導電型のエピタキシャル層を形成する段階をさらに含むことを特徴とする請求項27に記載の半導体装置の製造方法。前記基板内に第2導電型の不純物を注入して前記第2ボディ領域内に第2導電型の第2ボディコンタクト領域を形成するとき、前記第2領域に第2導電型のエミッタ領域を形成する段階をさらに含むことを特徴とする請求項27に記載の半導体装置の製造方法。前記第1素子分離領域及び前記第2素子分離領域を形成するとき、前記第2領域に第3素子分離領域を形成する段階をさらに含むことを特徴とする請求項36に記載の半導体装置の製造方法。本発明の目的は、製造段階での基準値に対する偏差processdeviationが発生しても出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置、及びその製造方法を提供するものである。本発明の課題は、以上で言及した課題に制限されない。また、言及されていない他の課題は、次の記載から当業者に明確に理解できるであろう。本発明によると、半導体装置は、第1LDMOS素子を含む出力ポートと、出力ポートを静電放電から保護し、第3LDMOS素子及びバイポーラトランジスタで構成される静電放電保護素子と、を備え、第2LDMOS素子の絶縁破壊電圧は、第1LDMOS素子の絶縁破壊電圧と同一またはそれより低い。本発明によると、半導体装置は、第1LDMOS素子を含む出力ポートと、出力ポートを静電放電から保護し、第2LDMOS素子及びシリコン制御整流器を含む静電放電保護素子と、を備え、第2LDMOS素子の絶縁破壊電圧は、第1LDMOS素子の絶縁破壊電圧と同一またはそれより低い。本発明によると、半導体装置の製造方法は、出力ポートの第1LDMOS素子が形成される第1領域と、第2LDMOS素子およびバイポーラトランジスタを備える静電放電保護素子が形成される第2領域とが定義された基板を提供する段階と、基板内に第1導電型の不純物を注入して第1領域に第1埋没層を形成し、第2領域に第2埋没層を形成する段階と、基板内に第2導電型の不純物を注入して第1領域に第1ディープウェルを形成し、第2領域に第2ディープウェルを形成する段階と、第1領域内に第1素子分離領域を形成し、第2領域内に第2素子分離領域を形成する段階と、第1領域の基板上に第1ゲートを形成し、第2領域の基板上に第2ゲートを形成する段階と、基板内に第2導電型の不純物を注入して第1領域に第1ボディ領域を形成し、第2領域に第2ボディ領域を形成する段階と、基板内に第1導電型及び第2導電型の不純物を各々注入して第1ボディ領域内に第2導電型の第1ボディコンタクト領域を形成し、第2ボディ領域内に第2導電型の第2ボディコンタクト領域を形成し、第1領域内に第1導電型の第1ソース領域及び第1ドレイン領域を形成し、第1領域内に第1導電型のエミッタ領域と、第2領域内に第1導電型の第2ドレイン領域を形成する段階と、を含む。本発明の利点、特徴、およびそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されうる。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者が発明を実施できる程度に本発明を開示するものであり、本発明は、特許請求の範囲によってのみ定義される。したがって、いくつかの実施形態で、公知の工程段階、公知の構造及び公知の技術は、本発明が曖昧に解釈されることを避けるために詳細な説明はしない。一つの素子elementsが、他の素子と接続されたconnectedtoまたはカップリングされたcoupledtoと参照されるときは、他の素子と直接接続またはカップリングされた場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、一つの素子が異なる素子と直接接続されたdirectlyconnectedtoまたは直接カップリングされたdirectlycoupledtoと参照されるときは、間に他の素子を介在させないことを表わす。明細書全体にかけて、同一の参照符号は、同一の構成要素を参照する。および/またはは、言及されたアイテムの各々および一つ以上のすべての組合せを含む。第1、第2等が、多様な素子、構成要素を説明するために使用される。しかしながら、これら素子、構成要素および/またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第1構成要素は、本発明の技術的思想内で第2構成要素であり得ることはもちろんである。本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される含むcomprisesまたは/または含むcomprisingは、言及した構成要素、段階、動作または素子に対する、一つ以上の他の構成要素、段階、動作または素子の存在または追加を排除しない。また、明細書全体にかけて同一の参照符号は同一構成要素を指し、および/またはは言及されたアイテムの各々および一つ以上のすべての組合せを含む。他に定義されなければ、本明細書で使用されるすべての用語技術および科学的用語を含むは、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。第1実施形態以下図1~図3を参照して本発明の第1実施形態による半導体装置について説明する。図1は、本発明の第1実施形態による半導体装置の等価回路図である。図2は、本発明の第1実施形態による半導体装置の断面図である。図3は、図2の断面図に組み込まれた図1の等価回路図を図示する図である。図1と図2を参照すると、本発明の第1実施形態による半導体装置は、出力ポートの第1LDMOSLateralDoublediffusedMOS素子1と出力ポートを静電放電から保護する静電放電保護素子2と、を含む。静電放電保護素子2は、バイポーラトランジスタ3と第2LDMOS素子4と、を含む。本明細書でLDMOS素子は、ゲート、第1導電型のドレイン領域、第2導電型のボディ領域、及び第1導電型のドレイン領域と第2導電型のボディ領域との間に形成された素子分離領域を含む素子を意味する。図1及び図2は、説明の便宜のため、第1LDMOS素子1がN型LDMOSトランジスタであり、バイポーラトランジスタ3がNPNバイポーラトランジスタであり、第2LDMOS素子2がN型ドレイン領域を有する場合を図示するが、P型LDMOSトランジスタ、PNPバイポーラトランジスタ、またはP型ドレイン領域を有する場合も本発明を適用できることは自明であり、このような場合、N型とP型が互いに換わり得ることも自明である。図2を参照すると、基板10は、出力ポートの第1LDMOS素子1が形成される第1領域Iと静電放電保護素子2が形成される第2領域IIを含む。第2領域IIは、バイポーラトランジスタ領域IV及び/または第2LDMOS素子領域Vを含む。基板10は、P型バルク基板100とP型バルク基板100上に形成されたN型エピタキシャル層epitaxiallayer、200と、を含む。P型バルク基板100は、例えば、シリコン半導体基板、ガリウムヒ素半導体基板、シリコンゲルマニウム半導体基板、セラミック半導体基板、石英半導体基板、またはディスプレイ用ガラス半導体基板などを含み得る。N型エピタキシャル層200は、第1領域Iと第2領域IIに形成され得る。以下では第1領域Iに形成された第1LDMOS素子1について説明する。第1ゲート180は、第1ドリフト領域120及び第1素子分離領域130の一部上に形成され、例えば、ポリシリコンで形成され得る。しかし、これに限定されるものではなく、例えば、金属または金属とポリシリコンの組合せなど多様な導電物質を使用することができる。また、第1ゲート180の下部には第1ゲート絶縁膜133が形成され、第1ゲート180と基板10を電気的に分離させることができる。ここで、第1素子分離領域130は、第1ゲート180とN型第1ドレイン領域170が離隔して分離するようにすることができ、第1ゲート180は、第1素子分離領域130によってN型第1ドレイン領域170と分離することができる。第1素子分離領域130は、例えば、シャロートレンチアイソレーションSTI工程により形成されるが、これに制限されない。例えば、第1素子分離領域130は、局部的なシリコン酸化localoxidationofsilicon、LOCOS工程によって形成され得る。N型第1ドレイン領域170に、例えば、高電圧が印加される場合、N型第1ドレイン領域170と第1ゲート180のエッジとの間に形成される高い電界による半導体装置の信頼性劣化を遅らせるか、または防止する。N型第1ソース領域160は、第1ゲート180の一側に形成される。図面に図示していないが、N型第1ソース領域160とソース電極との間の抵抗が減少するように、N型第1ソース領域160の上部にはシリサイド膜が形成され得る。第1ゲート180は、N型第1ソース領域160の一部とオーバーラップし得る。N型第1ドレイン領域170は、第1ゲート180の他側から分離して形成され得る。図示しないシリサイド膜は、例えば、N型第1ドレイン領域170とドレイン電極との間の抵抗を減らすため、N型第1ドレイン領域170上に形成され得る。P型第1ボディ領域151は第1ゲート180の一側に形成される。具体的には、P型第1ボディ領域151は、N型第1ソース領域160の下部にN型第1ソース領域160を囲むように形成される。このようなP型第1ボディ領域151は、N型第1ソース領域160とN型第1ドレイン領域170に比べ、相対的に低いドーピング濃度を有するため、例えば、P型第1ボディ領域151は低くドーピングされたボディであり得る。ここでドーピング濃度は、各領域にドーピングされたまたは注入された不純物の濃度であり得る。P型第1ボディ領域151内にはP型第1ボディコンタクト領域152が形成され得る。P型第1ボディコンタクト領域152は、N型第1ソース領域160に近接または隣接して形成され得る。P型第1ボディ領域151の一部はP型第1ボディコンタクト領域152とN型第1ソース領域160との間に配置され得る。P型第1ボディコンタクト領域152の深さは、N型第1ソース領域160の深さを考慮し、例えば、P型第1ボディ領域151内で所定の深さを有するP型第1ボディコンタクト領域152とN型第1ソース領域160が形成され得る。N型第1ドリフト領域120は、基板10内のP型第1ボディ領域151からN型第1ドレイン領域170に延長して形成される。具体的には、N型第1ドリフト領域120は、第1素子分離領域130及びN型第1ドレイン領域170を囲むように形成され得る。またN型第1ドリフト領域120は、P型第1ディープウェル140から離隔してN型エピタキシャル層200の上部に形成され得る。このようなN型第1ドリフト領域120は、N型エピタキシャル層200と同一導電型を有し、N型第1ドレイン領域170及びP型第1ボディ領域151に比べ、低いドーピング濃度を有し得る。これによって、N型第1ソース領域160とN型第1ドレイン領域170に逆バイアスが印加される場合、P型第1ボディ領域151とN型第1ドレイン領域170との間の領域、例えば、N型第1ドリフト領域120、N型エピタキシャル層200に基板10の水平方向に空乏領域depletionregionがより容易に形成され得る。N型第1ドリフト領域120は、N型エピタキシャル層200に比べて高いドーピング濃度を有するため、N型第1ソース領域160とN型第1ドレイン領域170にしきい電圧以上の電圧が印加される場合、N型エピタキシャル層200に比べて電流がよく流れる。これによって、N型第1ソース領域160とN型第1ドレイン領域170にしきい電圧以上の電圧が印加される場合、電流がN型第1ドリフト領域120を利用した電流パスによりN型第1ソース領域160から第1ドレイン領域170により容易に流れることができ、半導体装置のターンオン抵抗が低くなる。P型第1ボディ領域151とN型第1ドレイン領域170との間には十分に低いドーピング濃度を有するN型エピタキシャル層200と、N型エピタキシャル層200よりは多少高いドーピング濃度を有するN型第1ドリフト領域120とが形成されているため、半導体装置がターンオンする前にはP型第1ボディ領域151とN型第1ドレイン領域170との間の領域に空乏領域がより容易に形成され、しきい電圧が高まるだけでなく、半導体装置がターンオンした以後にはN型第1ドリフト領域120を利用した電流パスを提供してターンオン抵抗が低くなる。P型第1ディープウェル140は、N型第1ドリフト領域120とN型第1埋没層110との間に配置される。このようなP型第1ディープウェル140は、P型第1ボディ領域151と実質的に接触することができ、P型第1ボディ領域151の下部に直接位置することができる。これにより、ソース電圧を利用して半導体装置に垂直方向の電界を形成することができる。すなわち、P型第1ボディ領域151とN型第1ドレイン領域170との間の領域、具体的には、N型第1ドリフト領域120及びN型エピタキシャル層200に基板10の水平方向だけでなく、垂直方向の電界が形成され、RESURFreducedsurfacefiled効果をもたらす。水平及び垂直電界は、交差する方向に形成され得る。例えば、P型第1ディープウェル140は、P型第1ボディ領域151とN型第1ドレイン領域170との間の領域に垂直方向に空乏領域を形成し、さらに垂直方向に形成された空乏領域によってP型第1ボディ領域151とN型第1ドレイン領域170との間の領域に水平方向に空乏領域がより効果的に形成され得る。これによって、P型第1ボディ領域151とN型第1ドレイン領域170との間の領域に空乏領域が完全に形成される場合、しきい電圧がP型第1ボディ領域151とN型第1ドレイン領域170との間に配置された領域のドーピング濃度に相対的に大きく依存しないため、半導体装置の降伏抵抗を高めながらも、ターンオン抵抗を効果的に下げることができる。一方、N型第1埋没層110は、前述したようにP型第1ボディ領域151とN型第1ドレイン領域170との間の領域に空乏領域が垂直方向により容易に形成されるように、N型第1ドリフト領域120及びN型エピタキシャル層200に比べ、高いドーピング濃度を有し得る。第1領域Iに形成された第1LDMOS素子1と第2領域IIに形成された静電放電保護素子2との間にはP型の絶縁層300が形成され得る。P型絶縁層300は、第1領域Iと第2領域II内に形成され、例えば、第1LDMOS素子1と静電放電保護素子2に隣接して形成され得る。第1領域Iに形成されたN型第1埋没層110と第2領域IIに形成されたN型第2埋没層210との間にP型の埋没層301が形成され得る。P型埋設層301は、P型絶縁層300の下部、例えば、直接的な下部に位置することができる。以下、第2領域IIに形成された静電放電保護素子2について説明する。静電放電保護素子2はバイポーラトランジスタ領域IV及び第2LDMOS素子領域Vを含む。例えば、バイポーラトランジスタ領域IVは第2領域IIのLDMOS素子領域Vに隣接することができる。バイポーラトランジスタ領域IVにはバイポーラトランジスタ3図1参照の構成要素が形成され、第2LDMOS素子領域Vには第2LDMOS素子4図1参照の構成要素が形成される。第2LDMOS素子領域Vは、第1LDMOS素子1と類似に、第2ゲート280、第2ゲート絶縁膜233、N型第2ドリフト領域220、第2素子分離領域230、N型第2ドレイン領域270、P型第2ボディ領域251、P型第2ボディコンタクト領域252、N型エピタキシャル層200、P型第2ディープウェル240、及びN型第2埋没層210を含み得る。第2LDMOS素子領域Vは、第1領域Iとは異なり、N型ソース領域を含まないこともある。第2LDMOS素子領域Vの各構成要素についての説明は第1領域Iと同一であるため、省略する。第2LDMOS素子領域VのP型第2ボディ領域251の一側にバイポーラトランジスタ領域IVが形成される。具体的にはバイポーラトランジスタ領域IVは、第2LDMOS素子領域VのP型第2ボディ領域251とP型の絶縁層300との間に形成され得る。バイポーラトランジスタ領域IVは、N型エミッタ領域290、P型ベース領域295及びN型エピタキシャル層200を含み得る。N型エピタキシャル層200はP型ベース領域295とN型エミッタ領域290の下部に位置することができる。N型エミッタ領域290は、P型第2ボディ領域251と離隔している。P型ベース領域295は、N型エミッタ領域290の下部にN型エミッタ領域290を囲むように形成され得る。P型ベース領域295とP型第2ボディ領域251は、互いに接触することができる。P型ベース領域295のドーピング濃度は、P型第2ディープウェル240のドーピング濃度より高く、P型第2ボディ領域251のドーピング濃度よりは低いこともある。P型ベース領域295とP型第2ディープウェル240は、互いに重ならないように、すなわち、非オーバーラップの関係を有して形成される。また基板10の上部面からP型ベース領域295の下部面までの深さは、基板10の上部面からP型第2ボディ領域251の下部面までの深さより浅く形成され得る。基板10の床面からP型ベース領域295までの高さは、基板10の床面からP型第2ボディ領域251までの高さより高い。P型ベース領域295がバイポーラトランジスタ3図1参照のベース役割を果たすため、P型ベース領域295のドーピング濃度を低くし、ジャンクション深さを減らすと、静電放電保護素子2の電流能力を高めることができる。図1および図3を参照すると、N型第1ソース領域160、N型第1ドレイン領域170、及び第1ゲート180は、各々第1LDMOS素子1のソース、ドレイン、及びゲートとなる。N型エミッタ領域290、P型ベース領域295、N型第2ドレイン領域270は、各々バイポーラトランジスタ3のエミッタ、ベース、及びコレクタとなる。N型第2ドレイン領域270及び第2ゲート280は、各々第2LDMOS素子4のドレイン及びゲートとなる。第1LDMOS素子1のドレインは、図示しない出力パッドに接続され、ゲートは図示しない駆動回路に接続され、ソースは接地電圧に接続される。出力パッドと接地電圧との間で第1LDMOS素子1と並列接続される静電放電保護素子2を含む。第2LDMOS素子4のドレインは、出力パッドにより電源電圧に接続され、第2LDMOS素子4のゲートはボディ領域と接続され得る。またはこれとは異なり、ゲートは接地電圧と接続されることもある。バイポーラトランジスタ3のエミッタは接地電圧と接続され得ることができる。R1は、P型第2ボディ領域251の抵抗であり得る。またはバイポーラトランジスタ3のターンオン電流を低くするため、追加して外部のポーリ抵抗を使用することができる。外部のポーリ抵抗は、第2LDMOS素子4に使用される第2ゲート280を形成するためのポリシリコンを使用して作ることができ、受動素子として提供される抵抗を使用することができる。図1~図3を参照すると、静電放電保護素子2の絶縁破壊電圧BV:BreakdownVoltageは、半導体装置の動作電圧よりは高く、出力ポートの第1LDMOS素子1の絶縁破壊電圧よりは低く設計する。このため、第2LDMOS素子4の絶縁破壊電圧は、第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低く設計する。静電放電保護素子2で絶縁破壊電圧は第2LDMOS素子4から発生する。ここで、第1LDMOS素子1と第2LDMOS素子4は、両方ともLDMOS素子で構成されるため、絶縁破壊電圧が発生する原因が同一である。したがって、第2LDMOS素子4の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧より低いように設計すると、製造段階での基準値に対する偏差が発生しても第2LDMOS素子4の絶縁破壊電圧は、第1LDMOS素子1の絶縁破壊電圧より常に低い値を有し、静電放電保護素子2の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧より常に低い値を有し得る。したがって、静電放電による不良を防止することができる。一方、静電放電保護素子2は、バイポーラトランジスタ3を含むため、第2LDMOS素子4の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧と同一であっても静電放電保護素子2の絶縁破壊電圧は第1LDMOS素子1より常に低くなる。したがって、第2LDMOS素子4の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧と同一である場合も静電放電による不良を防止することができる。本発明による第1実施形態では、第2LDMOS素子4の絶縁破壊電圧を第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低く設計するため、第2LDMOS素子領域Vの第2素子分離領域230の長さL2を第1LDMOS素子1の第1素子分離領域130の長さL1と同一またはそれより短く形成する。ここで、第1素子分離領域130及び第2素子分離領域230の長さL1、L2は、P型第1ボディ領域151及び第2ボディ領域251からN型第1ドレイン領域170及び第2ドレイン領域270に向かう方向と同一な方向への長さをいう。図2と、図22~図29を参照して本発明の第1実施形態による半導体装置の製造方法について説明する。図22~図29は、本発明の第1実施形態による半導体装置の製造方法について説明するための工程の中間段階の構造物に対する断面図である。図22を参照すると、P型バルク基板100内にN型第1埋没層110とN型第2埋没層210を形成する。具体的には、P型バルク基板100上にN型第1埋没層110とN型第2埋没層210が形成される領域が定義された図示しないマスクパターンを形成し、P型バルク基板100の上部にN型不純物を注入した後、マスクパターンを除去してN型第1埋没層110とN型第2埋没層210を形成することができる。続いて、N型第1埋没層110とN型第2埋没層210との間にP型の埋没層301を形成することができる。具体的には、P型バルク基板100上にP型の埋没層301が形成される領域が定義されたマスクパターンを形成し、P型バルク基板100の上部にP型不純物を注入した後、マスクパターンを除去してP型の埋没層301を形成することができる。図23を参照すると、P型バルク基板100上にN型エピタキシャル層200を形成する。例えば、選択エピタキシャル成長SelectiveEpitaxialGrowth、SEG法、固相エピタキシャル成長SolidPhaseEpitaxialと、SPE法などを利用してN型エピタキシャル層200を形成することができる。続いて、第1領域I及び第2領域IIの境界領域にP型の絶縁層300を形成する。P型不純物をイオン注入した後、拡散させると、P型絶縁層300を形成することができる。マスク数を減少させるため、P型ディープウェル140、240図24参照、またはP型ベース領域295図27参照形成時にP型絶縁層300を形成することもできる。続いて、図24を参照すると、N型のエピタキシャル層200内にP型第1ディープウェル140及びP型第2ディープウェル240を形成する。具体的には、N型のエピタキシャル層200上にP型第1ディープウェル140及びP型第2ディープウェル240が形成される領域が定義されたマスクパターンを形成した後、P型不純物を基板10内にN型第1埋没層110及びN型第2埋没層210の上部まで注入し、マスクパターンを除去してP型第1ディープウェル140及びP型第2ディープウェル240を形成する。P型第1ディープウェル140及びP型第2ディープウェル240を形成するP型不純物のドーピング濃度は、約1×1015~約5×1016atoms/cm2であり得る。P型不純物の濃度は、例えば、約2×1015~約4×1016atoms/cm2、約3×1015~約3×1016atoms/cm2、約9×1015~約1×1016atoms/cm2などを含むより狭い領域であり得るが、これに制限されない。続いて、図25を参照すると、N型エピタキシャル層200上にN型第1ドリフト領域120とN型第2ドリフト領域220を形成する。具体的にはN型第1ドリフト領域120及びN型第2ドリフト領域220が形成される領域が定義されたマスクパターンを形成した後、N型不純物をN型エピタキシャル層200の上部に注入し、マスクパターンを除去してN型第1ドリフト領域120とN型第2ドリフト領域220を形成する。N型第1ドリフト領域120及びN型第2ドリフト領域220を形成するN型不純物のドーピング濃度は、約5×1015~約7×1016atoms/cm2であり得る。N型不純物の濃度は、例えば、約7×1015~約6×1016atoms/cm2、約9×1015~約5×1016atoms/cm2、約2×1016~約7×1016atoms/cm2などを含むより狭い領域であり得るが、これに制限されない。図26を参照すると、N型第1ドリフト領域120及びN型第2ドリフト領域220内に第1素子分離領域130及び第2素子分離領域230を各々形成する。ここで、第1素子分離領域130と第2素子分離領域230は、STIで形成されるが、これに限定されず、LOCOSなどで形成されることもある。ここで、図2に図示する半導体装置を形成するため、第1素子分離領域130の長さを第2素子分離領域230の長さと同一またはそれより長く形成することができる。図27を参照すると、第2領域IIにP型絶縁層300とN型第2ドリフト領域220との間にP型ベース領域295を形成する。具体的にはP型ベース領域295が形成される領域が定義された図示しないマスクパターンを形成した後、P型不純物を基板10に注入し、マスクパターンを除去してP型ベース領域295を形成することができる。本発明の第1実施形態による半導体装置が、CMOS素子が形成される基板上に形成される場合にはP型ベース領域295は、CMOS素子のP-well形成時共に形成され得る。P型ベース領域295を形成するためのP型不純物のドーピング濃度は、約1×1016~約5×1017atoms/cm2であり得る。N型不純物の濃度は、例えば、約2×1016~約4×1017atoms/cm2、約5×1016~約1×1017atoms/cm2、約9×1016~約3×1017atoms/cm2などを含むより狭い領域であり得るが、これに制限されない。図28を参照すると、N型第1ドリフト領域120及び第1素子分離領域130上に第1ゲート絶縁膜133及び第1ゲート180を形成し、N型第2ドリフト領域220及び第2素子分離領域230上に第2ゲート絶縁膜233及び第2ゲート280を形成する。具体的には、基板10上に例えば、シリコン酸化物のようなフリーゲート絶縁膜及びポリシリコンのようなフリーゲートを順次に積層した後、フリーゲート絶縁膜及びフリーゲートをパターニングし、第1ゲート絶縁膜133及び第1ゲート180と、第2ゲート絶縁膜233及び第2ゲート280を形成することができる。図29を参照すると、第1ゲート180の一側にP型第1ボディ領域151及び第2ゲート280の一側にP型第2ボディ領域251を形成する。具体的には、P型第1ボディ領域151及びP型の第2ボディ領域251が形成される領域が定義された図示しないマスクパターンを形成してP型不純物を注入し、マスクパターンを除去してP型第1ボディ領域151及びP型の第2ボディ領域251を形成することができる。P型第1ボディ領域151及びP型の第2ボディ領域251を形成するP型不純物のドーピング濃度は、約5×1016~約8×1017atoms/cm2であり得る。N型不純物の濃度は、例えば、約6×1016~約7×1017atoms/cm2、約9×1016~約4×1017atoms/cm2、約1×1017~約3×1017atoms/cm2などを含むより狭い領域であり得るが、これに制限されない。続いて、図2を参照すると、基板10内にP型不純物を注入してP型第1ボディ領域151内にP型第1ボディコンタクト領域152と、P型第2ボディ領域251内にP型第2ボディコンタクト領域252を形成し、N型不純物を注入してN型第1ソース領域160、N型第1ドレイン領域170、N型エミッタ領域290、及びN型第2ドレイン領域270を形成する。図1~図3を参照して静電放電ESD:ElectroStaticDischargeが発生した際の半導体装置の動作について説明する。静電放電が発生すると、第1LDMOS素子1及び第2LDMOS素子4のドレイン電圧が増加する。ここで、第2LDMOS素子4の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低いため、第1LDMOS素子1ではない第2LDMOS素子4で絶縁破壊が発生する。第2LDMOS素子4で絶縁破壊が発生すると、第2LDMOS素子4には衝突イオン化impactionizationによる電流が流れる。第2LDMOS素子4のP型第2ボディコンタクト領域252に流れた電流がR1に流れ、R1の間に電圧降下が発生する。R1の間の電圧が、バイポーラトランジスタ3のターンオン電圧以上になると、バイポーラトランジスタ3が動作して静電放電によって発生した電流がすべてバイポーラトランジスタ3に流れる。これにより、出力ポートの第1LDMOS素子1を保護することができる。本発明による第1実施形態によれば、静電放電保護素子2が出力ポートの第1LDMOS素子1と類似の構造の第2LDMOS素子4を含むように形成し、静電放電発生時、ブレークダウンが発生するメカニズムが同一であるように形成することができる。その結果、製造段階での基準値に対する偏差が発生しても静電放電保護素子2の絶縁破壊電圧が常に低いため、静電放電から第1LDMOS素子1を保護することができる。また、本発明の半導体装置の製造方法では、出力ポートと静電放電保護素子にLDMOS素子を備えることによって、同一マスクを利用してこれらLDMOS素子を形成することができる。したがって、静電放電保護素子のLDMOS素子の絶縁破壊電圧を出力ポートのLDMOS素子の絶縁破壊電圧と同一またはそれより低く設計すると、製造段階での基準値に対する偏差が発生しても静電放電保護素子のLDMOS素子の絶縁破壊電圧は、常に出力ポートのLDMOS素子の絶縁破壊電圧と同一またはそれより低い。したがって、静電放電保護素子の絶縁破壊電圧が出力ポートの絶縁破壊電圧より常に低い。第2実施形態図4を参照して本発明の第2実施形態による半導体装置について説明する。図4は、本発明の第2実施形態による半導体装置の断面図である。図4に図示する半導体装置の等価回路図は図1と同一である。図1~図3と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。図4を参照すると、本発明の第2実施形態による半導体装置では、第2LDMOS素子4の絶縁破壊電圧を第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低く設計するための他の設計方案として第2素子分離領域230とP型第2ディープウェル240が重なる長さO2が第1素子分離領域130とP型第1ディープウェル140が重なる長さO1と同一またはそれより長く形成する。例えば、第1素子分離領域130が第1方向に下部のP型第1ディープウェル140と重なる長さより第2素子分離領域230が第1方向に下部のP型第2ディープウェル240と重なる長さがより長いこともある。本発明の第2実施形態による半導体装置の製造方法は、図22~図29を参照して説明した本発明の第1実施形態による半導体装置の製造方法から当業者が類推可能であるため、以下では差異点を中心に簡略に説明する。図4に図示する本発明の第2実施形態による半導体装置の製造方法では、第2素子分離領域230とP型第2ディープウェル240が重なる長さO2が第1素子分離領域130とP型第1ディープウェル140が重なる長さO1と同一またはそれより長く形成する。第3実施形態図5を参照して本発明の第3実施形態による半導体装置について説明する。図5は、本発明の第3実施形態による半導体装置の断面図である。図5に図示する半導体装置の等価回路図は図1と同一である。図1~図4と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。図5を参照すると、本発明の第3実施形態による半導体装置では、図2に図示する半導体装置とは異なり、P型第2ディープウェル240がP型ベース領域295と一定部分重なるように形成することができる。P型第2ディープウェル240は、P型ベース領域295の一部と重なることがある。例えば、P型第2ディープウェル240は、N型エミッタ領域290の側面を囲むP型第2ディープウェル240の一面と重なることがある。P型第2ディープウェル240がP型ベース領域295の全領域と重なると、バイポーラトランジスタ3の電流能力を減少させることができる。したがって、P型第2ディープウェル240がP型ベース領域295の全体領域とは重ならないようにした方が良い。図5に図示する本発明の第3実施形態による半導体装置の製造方法では、P型第2ディープウェル240がP型ベース領域295と一定部部分が重なるように形成する。第4実施形態図6を参照して本発明の第4実施形態による半導体装置について説明する。図6は、本発明の第4実施形態による半導体装置の断面図である。図6に図示する半導体装置の等価回路図は図1と同一である。図1~図5と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。図6を参照すると、本発明の第4実施形態による半導体装置では、図2に図示する半導体装置とは異なり、P型ベース領域図2の295を形成せず、P型第2ボディ領域251がN型エミッタ領域290まで囲むように延長して形成され得る。これと関連し、P型第2ボディ領域251は、N型エミッタ領域290とP型第2ボディコンタクト領域252を囲む。実施形態によって、P型第2ボディ領域251のドーピング濃度は、P型第2ディープウェル240のドーピング濃度より高いこともある。P型第2ボディ領域251は、P型第2ボディコンタクト領域252の下部でP型第2ディープウェル240と接続する第1部分とN型エミッタ領域290の下部でP型第2ディープウェル240と接続しない関係にある第2部分を含む。図6に図示する本発明の第4実施形態による半導体装置の製造方法では、図27のP型ベース領域295を形成する工程を省略し、P型第2ボディ領域251がN型エミッタ領域290まで囲むように形成する。第5実施形態図7を参照して本発明の第5実施形態による半導体装置について説明する。図7は、本発明の第5実施形態による半導体装置の断面図である。図7に図示する半導体装置の等価回路図は図1と同一である。図1~図6と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。図7を参照すると、本発明の第5実施形態による半導体装置では、図2に図示する半導体装置とは異なり、第2LDMOS素子領域Vが第2ゲート280の一側に形成されたN型第2ソース領域260を含む。これにより、第2LDMOS素子領域Vの第2LDMOS素子4はLDMOSトランジスタとして構成され得る。静電放電保護素子2がバイポーラトランジスタ3を含むと、第2LDMOS素子4がLDMOSトランジスタで構成されても静電放電保護素子2は、バイポーラトランジスタ3を備えるため、静電放電が発生した時、電流はバイポーラトランジスタ3に流れる。図7に図示された本発明の第5実施形態による半導体装置の製造方法では、基板10内にN型不純物を注入してN型第1ソース領域160、N型第1ドレイン領域170、N型エミッタ領域290、及びN型第2ドレイン領域270を形成する時、N型第2ソース領域260も形成する。第6実施形態図8~図10を参照して本発明の第6実施形態による半導体装置について説明する。本発明の第3実施形態による半導体装置は、静電放電保護素子がシリコン制御整流器SCR、SiliconContrilledRectifierを含む。図8は、本発明の第6実施形態による半導体装置の等価回路図である。図9は、本発明の第6実施形態による半導体装置の断面図である。図10は、図9に組み込まれた図8の等価回路図を図示する図である。図8と図9を参照すると、本発明の第6実施形態による半導体装置は、出力ポートの第1LDMOS素子1及び出力ポートを静電放電から保護する静電放電保護素子5を含む。静電放電保護素子5は、シリコン制御整流器6と第3LDMOS素子7を含む。本明細書でシリコン制御整流器6は、PNPバイポーラトランジスタ8及びNPNバイポーラトランジスタ9を含む素子を意味する。図8と図9は、説明の便宜のため、第1LDMOS素子1はN型LDMOSトランジスタであり、第3LDMOS素子7はN型ドレイン領域を有する場合を図示するが、本発明はP型LDMOSトランジスタまたはP型ドレイン領域を有する場合も適用できることは自明であり、このような場合、N型とP型が互いに換わり得ることも自明である。図9を参照すると、基板10は、出力ポートの第1LDMOS素子1が形成される第1領域Iと静電放電保護素子5が形成される第3領域IIIとを含む。第1領域Iに形成された第1LDMOS素子1は、図2に図示する第1LDMOS素子1と同一であるため、詳細な説明は省略する。以下では第3領域IIIに形成された静電放電保護素子5について説明する。第3ゲート480は、N型第3ドリフト領域420及び第3素子分離領域430の一部上に形成される。第3ゲート480の下部には第3ゲート絶縁膜433が形成される。P型第3ボディ領域451は第3ゲート480の一側に形成される。P型第3ボディ領域451内には、例えば、第3ゲート絶縁膜433に隣接してP型第3ボディコンタクト領域452が形成され得る。第3ゲート480はP型第3ボディコンタクト領域452と重なることがある。N型第3ドレイン領域470は、第3ゲート480の他側に形成され、ドレイン電圧が印加される。第3素子分離領域430とN型第3ドレイン領域470との間にN型不純物領域491及びP型エミッタ領域493が順次に形成され得る。N型不純物領域491は、N型第3ドレイン領域470にドレイン電圧印加時、P型第3ディープウェル440とN型エピタキシャル層200との間で生成された空乏領域がP型エミッタ領域493まで拡張され、パンチスルーpunch-through電流が流れることを防止するためである。N型第3ドリフト領域420は、基板10内のP型第3ボディ領域451からN型第3ドレイン領域470に延長して形成される。具体的にはN型第3ドリフト領域420は、第3素子分離領域430、N型不純物領域491、P型エミッタ領域493、及びN型第3ドレイン領域470を囲むように形成され得る。N型第3ドリフト領域420は、P型第3ディープウェル440から離隔してN型エピタキシャル層200の上部に形成され得る。P型第3ディープウェル440は、N型第3ドリフト領域420とN型第3埋没層410との間に配置される。P型第3ディープウェル440は、P型第3ボディ領域451と実質に接触することができる。例えば、P型第3ボディ領域451の実質の全体床面は、P型第3ディープウェル440と直接的に接続することができる。P型第3ボディ領域451とP型の絶縁層300との間にN型エミッタ領域490及びN型エミッタ領域490の下部にN型エミッタ領域490を囲むP型ベース領域495が形成される。本発明の第1実施形態による半導体装置で説明したように、P型ベース領域495とP型第3ディープウェル440は、互いに重ならないように形成され得る。また基板10の上部面からP型ベース領域495の下部面までの深さは、基板10の上部面からP型第3ボディ領域451の下部面までの深さより浅く形成される。基板10の床面からP型ベース領域495の床面までの距離は、基板10の床面からP型第3ボディ領域451の床面までの距離より長いこともある。P型ベース領域495とP型第3ボディ領域451は、互いに接することができ、例えば、隣接関係にあり得る。P型ベース領域495がバイポーラトランジスタのベース役割をするため、P型ベース領域495のドーピング濃度を低くしてジャンクション深さを減らすと、静電放電保護素子5の電流能力を高くすることができる。図8及び図10を参照すると、N型第1ソース領域160、N型第1ドレイン領域170、及び第1ゲート180は、各々第1LDMOS素子1のソース、ドレイン、及びゲートとなる。N型第3ドレイン領域470及び第3ゲート480は、各々第3LDMOS素子7のドレイン及びゲートとなる。P型エミッタ領域493、N型エピタキシャル層200、P型第3ボディコンタクト領域452は、各々PNPバイポーラトランジスタ8のエミッタ、ベース、及びコレクタとなる。N型エミッタ領域490、P型ベース領域495、及びN型第3ドレイン領域470は、各々NPNバイポーラトランジスタ9のエミッタ、ベース、及びコレクタとなる。抵抗R2は、P型第3ボディコンタクト領域452と接続された外部のポーリ抵抗を使用することができる。外部のポーリ抵抗は、第3ゲート480を形成するためのポリシリコンを使用して作ることができ、受動素子として提供される抵抗を使用することができる。抵抗R3は、N型第3ドリフト領域420の抵抗であり、抵抗R4はP型ベース領域495の抵抗であり得る。第3LDMOS素子7のN型第3ドレイン領域470とPNPバイポーラトランジスタ8のP型エミッタ領域493は、出力パッドにより電源電圧に接続され得る。抵抗R2とNPNバイポーラトランジスタ9のN型エミッタ領域490は接地電圧に接続され得る。P型第3ボディコンタクト領域452、P型第3ボディ領域451、及びP型ベース領域495は互いに接続され得る。図8~図10を参照すると、静電放電保護素子5の絶縁破壊電圧は、半導体装置の動作電圧より高く、出力ポートの第1LDMOS素子1の絶縁破壊電圧よりは低く設計される。このため、第3LDMOS素子7の絶縁破壊電圧は、第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低く設計される。静電放電保護素子5の絶縁破壊電圧は第3LDMOS素子7から発生する。ここで、第1LDMOS素子1と第3LDMOS素子7は、両方ともLDMOS素子で構成されるため、絶縁破壊電圧が発生する原因が同一である。したがって、第3LDMOS素子7の絶縁破壊電圧を第1LDMOS素子1の絶縁破壊電圧より低く設計すると、製造段階での基準値に対する偏差が発生しても第3LDMOS素子7の絶縁破壊電圧は第1LDMOS素子1の絶縁破壊電圧より常に低い値を有し得、静電放電保護素子5の絶縁破壊電圧は第1LDMOS素子1の絶縁破壊電圧より常に低い値を有し得る。したがって、静電放電による不良を防止することができる。一方、静電放電保護素子5は、PNPバイポーラトランジスタ8及びNPNバイポーラトランジスタ9で構成されるシリコン制御整流器6を含んでいるため、第3LDMOS素子7の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧と同一であっても静電放電保護素子5の絶縁破壊電圧は第1LDMOS素子1より常に低い。したがって、第3LDMOS素子7の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧と同一な場合も静電放電による不良を防止することができる。第3LDMOS素子7の絶縁破壊電圧を第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低く設計するため、本発明の第3実施形態では、第3素子分離領域430の長さL3を第1素子分離領域130の長さL1と同一またはそれより短く形成する。図8~図10を参照して、静電放電が発生した時の半導体装置の動作について説明する。静電放電が発生すると、第1LDMOS素子1及び第3LDMOS素子7のドレイン電圧が増加する。ここで、第3LDMOS素子7の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低いため、第1LDMOS素子1ではない第3LDMOS素子7で絶縁破壊が発生する。第3LDMOS素子7で絶縁破壊が発生すると、第3LDMOS素子7には衝突イオン化による電流が流れる。第3LDMOS素子7のP型第3ボディコンタクト領域452に流れた電流が抵抗R2に流れて抵抗R2の間に電圧降下が発生する。抵抗R2の間の電圧がNPNバイポーラトランジスタ9のターンオン電圧以上になれば、NPNバイポーラトランジスタ9が動作する。衝突イオン化のため、電流が継続して増加すると、抵抗R3の間に流れる電流のため、抵抗R3の間に電圧降下が発生する。抵抗R3の間の電圧がPNPバイポーラトランジスタ8のターンオン電圧以上になると、PNPバイポーラトランジスタ8が動作する。PNPバイポーラトランジスタ8及びNPNバイポーラトランジスタ9がいずれも動作すると、ポジティブフィードバックフィードバックpositivefeedback状態になり、電流が急激に増加する。したがって、静電放電によって発生した電流がすべてPNPバイポーラトランジスタ8及びNPNバイポーラトランジスタ9に流れる。これにより出力ポートの第1LDMOS素子1を保護することができる。図11~図14を参照して図9に図示する本発明の第6実施形態による半導体装置の変形例について説明する。図11~図14は、本発明の第6実施形態による半導体装置の変形例の断面図である。図11~図14に図示する半導体装置の等価回路図は図8と同一である。図8~図10と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。図11を参照すると、第3LDMOS素子7の絶縁破壊電圧を第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低く設計するための他の設計方案として第3素子分離領域430とP型第3ディープウェル440が重なる長さO3が第1素子分離領域130とP型第1ディープウェル140が重なる長さO1と同一またはそれより長く形成する。第1素子分離領域130は、第3素子分離領域430の長さと同一または長い長さを有し得る。例えば、P型第1ディープウェル140が第1素子分離領域130と重なることよりもP型第3ディープウェル440が第3分離領域430と重なる長さが大きいこともある。P型第1ディープウェル140が第1ゲート180と重なることよりもP型第3ディープウェル440が第3ゲート480と重なる長さが大きいこともある。図12を参照すると、P型第3ディープウェル440がP型ベース領域495と一定部分重なるように形成することができる。しかし、P型第3ディープウェル440がP型ベース領域495の全領域と重なると、シリコン制御整流器6の電流能力を減少させることができる。したがって、P型第3ディープウェル440がP型ベース領域495の全体領域とは重複しないようにした方が良い。図13を参照すると、P型ベース領域495図9参照を形成せず、P型第3ボディ領域451がN型エミッタ領域490まで囲むように延長して形成されることもある。これと関連し、P型第3ボディ領域451はN型エミッタ領域490とP型第3ボディコンタクト領域452を囲むことができる。P型第3ボディ領域451のドーピング濃度は、P型第3ディープウェル440のドーピング濃度より高いことがある。P型第3ボディ領域は、P型第3ボディコンタクト領域の下部452でP型第3ディープウェル440と接続する第1部分とN型エミッタ領域の下部452でP型第3ディープウェル440と接続しない第2部分を含み得る。図14を参照すると、第3ゲート480の一側にP型第3ボディ領域451内にN型第3ソース領域460を形成することができる。これにより第3LDMOS素子7はLDMOSトランジスタとして構成され得る。ここで第3LDMOS素子7がLDMOSトランジスタで構成されても静電放電保護素子5は、バイポーラトランジスタ8、9で構成されるシリコン制御整流器6を備えるため、静電放電が発生した時の電流はシリコン制御整流器6に流れる。図9に図示する本発明の第6実施形態による半導体装置の製造方法では、基板10内にP型不純物を注入してP型第1ボディコンタクト領域152及びP型第3ボディコンタクト領域452の形成時、P型エミッタ領域493を形成し、基板10内にN型不純物を注入してN型第1ソース領域160、N型第1ドレイン領域170、N型エミッタ領域490、及びN型第3ドレイン領域470の形成時、N型不純物領域491を形成する。図11~図14に図示する本発明の第6実施形態による半導体装置の製造方法は、図4~図7に図示する本発明の第2実施形態から第5実施形態による半導体装置の製造方法を参照する。第7実施形態図15~図17を参照して本発明の第7実施形態による半導体装置について説明する。本発明の第7実施形態による半導体装置は、図8~図10を参照して説明したように静電放電保護素子がシリコン制御整流器を含むものである。図15は、本発明の第7実施形態による半導体装置の等価回路図である。図16は、本発明の第7実施形態による半導体装置の断面図である。図17は、図16に組み込まれた図15の等価回路図を図示する図である。図8~図10と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。以下では図8~図10との差異点を中心に説明する。図15と図16を参照すると、静電放電保護素子11では第3素子分離領域430とN型第3ドレイン領域470との間にP型エミッタ領域493及び第4素子分離領域435が順次に形成され得る。またN型エミッタ領域490がP型第3ボディ領域451及びP型ベース領域495上にP型第3ボディ領域451及びP型ベース領域495にかけて形成される。N型エミッタ領域490の一側にP型ベースコンタクト領域497が形成され得る。P型ベースコンタクト領域497は、P型ベース領域495内に形成され、例えば、P型ベースコンタクト領域497は、P型ベース領域495の一部によってN型エミッタ領域490と離隔することができる。一方、P型第3ボディコンタクト領域452と接続される外部のポーリ抵抗は形成しなくてもよい。図15と図17を参照すると、N型第1ソース領域160、N型第1ドレイン領域170、及び第1ゲート180は、各々第1LDMOS素子1のソース、ドレイン、及びゲートとなる。N型第3ドレイン領域470及び第3ゲート480は、各々第3LDMOS素子7のドレイン及びゲートとなる。P型エミッタ領域493、N型エピタキシャル層200、P型第3ボディコンタクト領域452は、各々PNPバイポーラトランジスタ8のエミッタ、ベース、及びコレクタとなる。N型エミッタ領域490、P型ベース領域495、及びN型第3ドレイン領域470は、各々NPNバイポーラトランジスタ9のエミッタ、ベース、及びコレクタとなる。抵抗R3は、N型第3ドリフト領域420の抵抗であり、抵抗R4はP型ベース領域495の抵抗であり得る。第3LDMOS素子7のN型第3ドレイン領域470とPNPバイポーラトランジスタ8のP型エミッタ領域493は、出力パッドにより電源電圧に接続され得る。NPNバイポーラトランジスタ9のN型エミッタ領域490とP型ベースコンタクト領域497は接地電圧に接続される。P型第3ボディコンタクト領域452、P型第3ボディ領域451、及びP型ベース領域495は互いに接続され得る。図15~図17を参照すると、静電放電保護素子11の絶縁破壊電圧は、半導体装置の動作電圧より高く出力ポートの第1LDMOS素子1の絶縁破壊電圧よりは低く設計する。このため、第3LDMOS素子7の絶縁破壊電圧は、第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低く設計する。第3LDMOS素子7の絶縁破壊電圧を第1LDMOS素子1の絶縁破壊電圧と同一、またはそれより低く設計するため、本発明の第7実施形態では、図8~図10に図示する本発明の第6実施形態のように第3素子分離領域430の長さL3を第1素子分離領域130の長さL1と同一またはそれより短く形成する。図15~図17を参照して、静電放電が発生した時の半導体装置の動作について説明する。静電放電が発生すると、第1LDMOS素子1及び第3LDMOS素子7のドレイン電圧が増加する。ここで、第3LDMOS素子7の絶縁破壊電圧が第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低いため、第1LDMOS素子1ではない第3LDMOS素子7で絶縁破壊が発生する。第3LDMOS素子7で絶縁破壊が発生すると、第3LDMOS素子7には衝突イオン化による電流が流れる。第3LDMOS素子7のP型第3ボディコンタクト領域452に流れた電流が抵抗R4に流れ、抵抗R4の間に電圧降下が発生する。抵抗R4の間の電圧がNPNバイポーラトランジスタ9のターンオン電圧以上になると、NPNバイポーラトランジスタ9が動作する。衝突イオン化により電流が継続して増加すると、抵抗R3の間に流れる電流により抵抗R3間に電圧降下が発生する。抵抗R3の間の電圧がPNPバイポーラトランジスタ8のターンオン電圧以上になると、PNPバイポーラトランジスタ8が動作する。PNPバイポーラトランジスタ8及びNPNバイポーラトランジスタ9がいずれも動作すると、ポジティブフィードバックフィードバック状態になり、電流が急激に増加する。したがって、静電放電によって発生した電流がすべてPNPバイポーラトランジスタ8及びNPNバイポーラトランジスタ9に流れる。これにより、出力ポートの第1LDMOS素子1を保護することができる。図18~図21を参照して図16に図示する本発明の第7実施形態による半導体装置の変形例について説明する。図18~図21は、本発明の第7実施形態による半導体装置の変形例の断面図である。図18~図21に図示する半導体装置の等価回路図は図15と同一である。図15~図17と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。図18を参照すると、第3LDMOS素子7の絶縁破壊電圧を第1LDMOS素子1の絶縁破壊電圧と同一またはそれより低く設計するための他の設計案として第3素子分離領域430とP型第3ディープウェル440とが重なる長さO3が、第1素子分離領域130とP型第1ディープウェル140とが重なる長さO1と同一またはそれより長く形成する。図19を参照すると、P型第3ディープウェル440がP型ベース領域495と一定部分重なるように形成することができる。しかし、P型第3ディープウェル440がP型ベース領域495の全領域と重なると、シリコン制御整流器6の電流能力を減少させることができる。したがって、P型第3ディープウェル440がP型ベース領域495の全体領域とは重ならないように方が良い。図20を参照すると、P型ベース領域495図16参照を形成せず、P型第3ボディ領域451がN型エミッタ領域490まで囲むように延長して形成される。ここで、P型ベースコンタクト領域497図16参照は省略することができる。図21を参照すると、第3ゲート480の一側にP型第3ボディ領域451内にN型第3ソース領域460を形成することができる。これにより、第3LDMOS素子7がLDMOSトランジスタとして構成される。ここで、第3LDMOS素子7がLDMOSトランジスタで構成されても静電放電保護素子11は、バイポーラトランジスタ8、9で構成されるシリコン制御整流器6を備えるため、静電放電が発生した時の電流はシリコン制御整流器6に流れる。図16に図示する本発明の第7実施形態による半導体装置の製造方法では、第1素子分離領域130と第3素子分離領域430の形成時、第4素子分離領域435を形成し、基板10内にP型不純物を注入してP型第1ボディコンタクト領域152とP型第3ボディコンタクト領域452の形成時、P型エミッタ領域493とP型ベースコンタクト領域497を形成する。図18~図21に図示する本発明の第7実施形態による半導体装置の製造方法は、図4~図7に図示する本発明の第2実施形態から第5実施形態による半導体装置の製造方法を参照する。以上添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態は、すべての面で例示的なものであり、限定的でないものと理解しなければならない。