第1の半導体層の少なくとも一部に接し、前記第1の半導体層に含まれる不純物の固溶度が、前記第1の半導体層より高い第1の犠牲層を形成する第1犠牲層形成工程と、前記第1の犠牲層および前記第1の半導体層をアニールするアニール工程と、前記第1の犠牲層をウェットプロセスで除去する除去工程と、前記除去工程の後に、前記第1の半導体層の少なくとも一部を覆う絶縁層を形成する絶縁層形成工程および前記第1の半導体層の一部をエッチングするエッチング工程の少なくとも一の工程と、前記第1の半導体層に電気的に接続された電極層を形成する電極形成工程と、を備える半導体装置の製造方法。前記第1の半導体層が、III-V族化合物半導体からなる請求項1に記載の半導体装置の製造方法。前記第1の半導体層が、窒化ガリウム系半導体からなる請求項2に記載の半導体装置の製造方法。前記電極形成工程において、ソース電極およびドレイン電極を形成する請求項3に記載の半導体装置の製造方法。前記犠牲層形成工程の前に、第2の半導体層を形成し、前記第2の半導体層上に前記第1の半導体層を形成する半導体層形成工程と、前記エッチング工程で、前記エッチングが前記第2の半導体層を露出する請求項1から4のいずれか一項に記載の半導体装置の製造方法。エッチング工程で露出した前記第2の半導体層に接し、前記第2の半導体層に含まれる不純物の固溶度が、前記第2の半導体層より高い第2の犠牲層を形成する第2犠牲層形成工程と、前記第2の犠牲層および前記第2の半導体層をアニールし、しかる後、前記第2の犠牲層をウェットプロセスで除去する第2犠牲層処理工程と、をさらに備える請求項5に記載の半導体装置の製造方法。前記絶縁層形成工程と前記電極形成工程との間に、前記絶縁層の一部を除去する絶縁層除去工程を更に備える請求項1から4のいずれか一項に記載の半導体装置の製造方法。前記第2犠牲層処理工程の後に、前記第2の半導体層を絶縁層で覆う絶縁層形成工程をさらに備える請求項6に記載の半導体装置の製造方法。前記絶縁層は、ゲート絶縁膜である請求項7または8に記載の半導体装置の製造方法。前記第1の犠牲層が500°C以下で形成される請求項3から9のいずれか一項に記載の半導体装置の製造方法。前記第1の犠牲層が、SiOX0<X≦2、AlOX0<X≦1.5、SiNX0<X≦4/3、GaOX0<X≦1.5、HfOX0<X≦2、GdOX0<X≦1.5、MgOX0<X≦1、ScOX0<X≦1.5、ZrOX0<X≦2、TaOX0≦X≦2.5、TiOX0≦X≦2、NiOX0≦X≦1.5、およびVのいずれか一つ以上からなる請求項3から10のいずれか一項に記載の半導体装置の製造方法。前記第1の犠牲層は、CVD法、スパッタリング、又は蒸着により成膜される請求項1から11のいずれか一項に記載の半導体装置の製造方法。前記アニール工程が、600°C以上で行われる請求項3から12のいずれか一項に記載の半導体装置の製造方法。前記第1犠牲層形成工程、前記アニール工程、および前記除去工程を2回以上繰り返す、請求項1から13のいずれか一項に記載の半導体装置の製造方法。しかし、GaN系の半導体は安定なので、ウェットプロセスではGaNを十分にエッチングすることができない。このため、半導体表面の不純物の除去が、ウェットプロセスでは十分ではなかった。また、エッチングを容易にするべく、半導体表面をICPで酸化すると、誘電結合プラズマは電子温度が高いので、半導体に高エネルギーのイオンが衝突して、半導体がダメージを受ける。酸化した部分をフッ酸で除去しても半導体にダメージが残る。上記課題を解決するために、本発明の第1の態様においては、第1の半導体層の少なくとも一部に接し、第1の半導体層に含まれる不純物の固溶度が、第1の半導体層より高い第1の犠牲層を形成する第1犠牲層形成工程と、第1の犠牲層および第1の半導体層をアニールするアニール工程と、第1の犠牲層をウェットプロセスで除去する除去工程と、除去工程の後に、第1の半導体層の少なくとも一部を覆う絶縁層を形成する絶縁層形成工程および第1の半導体層の一部をエッチングするエッチング工程の少なくとも一の工程と、第1の半導体層に電気的に接続された電極層を形成する電極形成工程と、を備える半導体装置の製造方法を提供する。本発明の第2の態様においては、第1の半導体層と、第1の半導体層の一部が除去されたリセス部と、第1の半導体層の下に形成され、GaN系半導体からなる第2の半導体層と、を備え、リセス部における、第2の半導体層のリセス面に存在するハロゲンが3atom以下であるGaN系半導体装置を提供する。本発明の第3の態様においては、GaN系半導体からなる第1の半導体層を形成する第1半導体層形成工程と、第1の半導体層の一部を、臭素系ガスを用いて、マイクロ波プラズマプロセスでドライエッチングして、リセス部を形成するリセス部形成工程と、を備えるGaN系半導体装置を製造する半導体装置の製造方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1または第2の実施形態に係る製造方法で製造した半導体装置100の模式的な断面図である。半導体装置100は、例えば、GaN系MOS型電界効果トランジスタである。半導体装置100は、基板102、バッファ層104、チャネル層106、ドリフト層108、電子供給層110、ゲート絶縁膜120、ソース電極122、ドレイン電極124、およびゲート電極126を備える。基板102は、111面を主表面とするシリコン基板であってよい。また、基板102は、0001c面を主表面とするサファイア基板であってもよい。さらに、基板102は、SiC基板、または、GaN基板であってもよい。バッファ層104は、基板102上に形成される。バッファ層104は、例えば、GaNからなる半導体層と、AlNからなる半導体層とを、交互に、それぞれ8層ずつ積層した半導体層である。GaNからなる半導体層の厚さは、例えば、200nmである。AlNからなる半導体層の厚さは、例えば、20nmである。チャネル層106はバッファ層104上に形成される。チャネル層106は、例えば、Mgが1×1017cm-3程度にドープされた、厚さ500nmのp型GaNからなる半導体層である。チャネル層106におけるドーパントは、ZnあるいはBeでもよい。ドリフト層108は、チャネル層106上に形成される。ドリフト層108は、例えば、厚さ20nmのアンドープのGaNからなる半導体層u-GaN層である。ドリフト層108には、チャネル層106よりもp型の不純物濃度が低いGaNからなる半導体層を用いてもよい。電子供給層110は、ドリフト層108上に形成される。電子供給層110は、例えば、厚さ20nmのAlYGa1-YNY=0.25からなる半導体層である。電子供給層110におけるAlの組成比は、0<Y<1の範囲で設定してよい。AlYGa1-YNは、GaNよりバンドギャップが大きい。バンドギャップの差とピエゾ効果によって、ドリフト層108の、電子供給層110との界面付近に、2次元電子ガスが形成される。ソース電極122とドレイン電極124との間の一部に、リセス部116が形成されている。リセス部116では、電子供給層110およびドリフト層108の一部が、除去されている。また、電子供給層110およびドリフト層108の下に形成された、チャネル層106の表面の一部が除去され、リセス面128を形成している。ゲート絶縁膜120は、チャネル層106のリセス面128、ドリフト層108の側面、および、電子供給層110の側面と表面に接して、これらを覆って形成される。ゲート絶縁膜120は、例えば、厚さ60nmのSiO2膜である。ただし、ソース電極122およびドレイン電極124が形成される部分では、ゲート絶縁膜120は除去されている。ソース電極122およびドレイン電極124は、電子供給層110上の一部分に形成される。ソース電極122およびドレイン電極124は、例えば、いずれも厚さ25nmのTi層上に、厚さ300nmのAl層を形成した複合層である。ソース電極122およびドレイン電極124は電子供給層110上の全体にわたって形成されていてもよい。ソース電極122およびドレイン電極124は、仕事関数の大きい他の金属材料でよく、例えば、Ti/AlSi/Moからなる複合層であってもよい。ゲート電極126は、リセス部116における、ゲート絶縁膜120上に形成される。ゲート電極126は、例えば、厚さ25nmのTi層上に、厚さ300nmのAl層を形成した複合層である。ゲート電極126はTi/Auからなる複合層であってもよい。電子供給層110およびドリフト層108は、半導体装置100の端部で除去され、隣接する他の素子と絶縁されている。さらに、チャネル層106およびバッファ層104の全部又は一部を、半導体装置100の端部で除去して、隣接する他の素子との絶縁性を高めてもよい。図2A~図2Cは、図1に示した半導体装置100の、本発明の第1の実施形態に係る製造方法を示す。図2A~図2Cにおいて図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有してよい。図2Aは、基板102上に、バッファ層104、チャネル層106、ドリフト層108、および、電子供給層110が形成された状態を示す。基板102上に、GaN層とAlN層が複数積層されたバッファ層104、およびp型GaNからなるチャネル層106を、トリメチルガリウムTMGa、トリメチルアルミニウムTMAl、およびアンモニアNH3を用いて、MOCVD法によりエピタキシャル成長してよい。チャネル層106のMgのドーピング源として、ビスシクロペンタジエニルマグネシウムCp2Mgを用いてよい。チャネル層106上に、u-GaNからなるドリフト層108を、TMGaおよびNH3を用いて、MOCVD法によりエピタキシャル成長してよい。また、ドリフト層108上に、AlYGa1-YNからなる電子供給層を、TMGa、TMAlおよびNH3を用いて、MOCVD法によりエピタキシャル成長してよい。バッファ層104、チャネル層106、ドリフト層108および電子供給層110の成長温度は1050°Cとし、キャリアガスに水素ガスを使用してよい。図2Bは、図2Aに示した電子供給層110上にマスク層114を形成した状態を示す。マスク層114は、例えば、アモルファスシリコンからなる。電子供給層110上に、プラズマ化学気相成長PCVD法を用いて、厚さ500nmのアモルファスシリコンa-Si層を形成する。形成したa-Si層を、フォトリソグラフィーおよびCF4ガスを用いたドライエッチングによってパターニングして、マスク層114とする。図2Cは、リセス部116を形成した状態を示す。図2Bに示したマスク層114を形成した後に、臭素系ガスを用いて、マイクロ波プラズマプロセスでドライエッチングし、リセス部116を形成する。マイクロ波プラズマプロセスとは、マイクロ波によりプラズマ化されたエッチング用ガスで、対象をエッチングするプロセスである。電子供給層110およびドリフト層108の、マスク層114で覆われていない部分が、ドライエッチングされて、深さ方向に貫通し、ドリフト層108の下に形成されているチャネル層106が、当該部分で部分的に露出して、リセス面128を形成してよい。さらに、チャネル層106の表面の一部分を、ドライエッチングして、チャネル層106のリセス面128を形成してよい。ドライエッチングによって、マスク層114も同時にエッチングされるので、電子供給層110およびドリフト層108のエッチング中に、マスク層114がすべてエッチングされてしまわないように、マスク層114が十分な厚さを有することが好ましい。臭素系のエッチング用ガスは、例えば、臭化水素HBrである。臭素系のエッチング用ガスは、臭素Br2、三臭化ホウ素BBr3あるいはこれらの混合ガスでもよい。その後、残ったマスク層114を除去し、ゲート絶縁膜120、ソース電極122、ドレイン電極124、およびゲート電極126を形成して、半導体装置100とする。SiO2からなるゲート絶縁膜120は、SiH4およびN2Oを原料ガスとして、PCVD法で形成してよい。ゲート絶縁膜120の一部分をフッ酸で除去して、電子供給層110を露出してよい。電子供給層110が露出した部分にソース電極122およびドレイン電極124を、リフトオフ法により、形成してよい。リセス部116のゲート絶縁膜120上にゲート電極126を、リフトオフ法により形成してよい。図3は、マイクロ波プラズマプロセスによるドライエッチングを行う、マイクロ波プラズマ装置250の模式的な断面図である。マイクロ波プラズマ装置250は、ステージ254、マイクロ波を供給するアンテナ262、マイクロ波を導入する誘電体256、誘電体と処理基板との間にエッチング用ガスを導入するシャワーヘッド260、および、プラズマを用いた処理を行う処理室258を備える。ステージ254上に、処理基板252を配置する。誘電体256から導入したマイクロ波により、シャワーヘッド260から導入された臭素系ガスがプラズマ化して、処理基板252上に形成された半導体層をドライエッチングする。アンテナ262は、例えば、複数のスロット形状の孔を有する平面アンテナである。アンテナ262は、RLSAラジアンラインスロットアンテナでよい。マイクロ波プラズマプロセスには、例えば、周波数915MHzのマイクロ波を用いる。他に、周波数900MHzから2.5GHzの間の周波数のマイクロ波を用いることができる。例えば、1.98GHz、または、2.45GHzのマイクロ波を用いることができる。図4は、図2Cに示すプロセスにより形成された、チャネル層106のリセス面128のAFM写真である。マイクロ波プラズマプロセスは、均一性に優れるので、チャネル層106のリセス面128の算術平均粗さRaが1nm以下、リセス面128の断面曲線の最大山高さと最大谷深さの差P-Vが15nm以下、および、リセス面128の二乗平均粗さRMSが1.4nm以下のいずれかとなる。第1の実施形態に係る製造方法で製造した半導体装置においては、リセス面128の算術平均粗さRaが0.6773nm、断面曲線の最大山高さと最大谷深さの差P-Vが11.61nm、二乗平均粗さRMSが1.235nmとなった。図5は、比較例として、電子供給層110およびドリフト層108の一部のエッチング、およびチャネル層106の表面の一部のエッチングを、ICP-RIEで行って図2Cの状態にしたときの、リセス面128のAFM写真である。リセス面128の算術平均粗さRaが1.1112nm、断面曲線の最大山高さと最大谷深さの差P-Vが16.27nm、二乗平均粗さRMSが1.436nmとなった。誘電結合プラズマは電子温度が高く、リセス面128に高エネルギーのイオン種が衝突するので、エッチングされた表面の凹凸が大きくなる。表1は、図4に示したリセス面128の元素の組成を、X線光電子分光XPSで分析した結果である。比較例として、電子供給層110およびドリフト層108の一部、並びにチャネル層106の表面の一部を、塩素ガスCl2を用いたマイクロ波プラズマプロセスでドライエッチングし、図2Cの状態にしたときの、リセス面128の表面組成を示す。表1において、0.0atomと記載されている元素は、XPS分析で検出下限以下であった。臭素系のガスをエッチング用ガスに使用すると、チャネル層のリセス面128に存在するハロゲンが3atom以下となる。第1の実施形態に係る製造方法では、HBrをエッチング用ガスに用いて、リセス面128に存在するハロゲンが0.2atomとなった。これに対して、塩素系のガスをエッチング用ガスに使用すると、エッチング後にGaN系半導体の表面に、多くのハロゲンが残留する。表1の比較例では、リセス面128に4.6atomの塩素が残留した。これは、塩素が半導体表面に残留しやすいことによる。チャネル層106の表面にハロゲン原子が残留していると、キャリアの電界効果移動度が低下する。したがって、チャネル層106の表面に残留するハロゲンを少なくすることが好ましい。図6A~図6Eは、図1の半導体装置100の、本発明の第2の実施形態に係る製造方法を示す。図6A~図6Eにおいて図1または図2A~図2Cと同一の符号を付した要素は、図1または図2A~図2Cにおいて説明した要素と同一の機能および構成を有してよい。図6Aは、基板102上に、バッファ層104、チャネル層106、ドリフト層108、および、電子供給層110を形成した状態である。図6Bは、図6Aに示した電子供給層110上に接して、第1の犠牲層112を形成した状態を示す。第1の犠牲層112は、第1の犠牲層112の下に接して形成されている半導体層である電子供給層110に含まれる不純物の固溶度が、電子供給層110より高い。ここで半導体層の不純物には、半導体層の表面が酸化されて形成された酸化物、その他、半導体層の表面に存在する不純物が含まれる。電子供給層110はAlYGa1-YNで形成してよい。AlYGa1-YNからなる電子供給層110の表面には、蒸気圧の高い窒素が選択的に離脱して、AlおよびGaが化学量論よりも多く存在し、不純物となっている。また、AlYGa1-YNからなる電子供給層110の表面に、ガリウム酸化物、アルミニウム酸化物などが不純物として存在する。ここで、例えば、SiO2は、当該不純物の固溶度が、AlYGa1-YNより高い。したがって、第1の犠牲層112はSiO2からなってよい。第1の犠牲層112は、電子供給層110の全面に接してよい。または、電子供給層110の一部を処理するために、第1の犠牲層112を電子供給層110の一部に接して形成してよい。例えば、SiO2からなる第1の犠牲層112を、SiH4およびN2Oを原料ガスとして、PCVD法で形成する。第1の犠牲層112の膜厚は、例えば、60nmである。第1の犠牲層112および電子供給層110をアニールしてよい。アニールの温度は600°C以上であってよい。例えば、窒素雰囲気中において、第1の犠牲層112および電子供給層110を800°Cで30分間、アニールする。アニールには電気炉を使用してよい。電子供給層110の不純物の固溶度が、電子供給層110よりも、第1の犠牲層112に対して高いので、アニール中に電子供給層110から第1の犠牲層112に当該不純物が拡散する。例えば、AlYGa1-YNからなる電子供給層110の不純物である、電子供給層110の表面のガリウムおよびガリウム酸化物が第1の犠牲層112に拡散する。第1の犠牲層112および電子供給層110をアニールした後、第1の犠牲層112をウェットプロセスで除去する。当該ウェットプロセスでは、電子供給層110に対して、第1の犠牲層112を選択的にウェットエッチングできるエッチャントを使用する。SiO2を選択的にエッチングできるフッ酸をエッチャントして用いることができる。例えば、液温23°Cに制御したバッファードフッ酸を用いる。ウェットエッチングによって、第1の犠牲層112に拡散した電子供給層110の不純物が、第1の犠牲層112と共に除去される。これにより、清浄でかつ平坦な、電子供給層110の表面が得られる。変形例として、第1の犠牲層112を形成する工程、第1の犠牲層112と電子供給層110をアニールする工程、および第1の犠牲層112を除去する工程を、2回以上繰り返してもよい。これにより、電子供給層110の表面をさらに清浄にすることができる。図6Cは、図6Bに示した電子供給層110上に、マスク層114を形成した状態を示す。マスク層114はa-Siで形成してよい。マスク層114は、図2Bに示したマスク層114と同一の方法で形成してよい。図6Dは、リセス部116を形成した状態を示す。本例のリセス部116は、図2Cのリセス部116と同一の方法で形成してよい。チャネル層106の一部が露出して、リセス面128を形成してよい。電子供給層110およびドリフト層108の一部をドライエッチングする前に、電子供給層110の表面における不純物を除去したので、平坦なリセス面128を形成することができる。図6Eは、第2の犠牲層118を形成した状態を示す。第2の犠牲層118は、チャネル層106の、露出しているリセス面128に接して形成される。第2の犠牲層118は、第2の犠牲層118の下に接して形成されている半導体層であるチャネル層106に含まれる不純物の固溶度が、チャネル層106より高い。チャネル層106はp型GaNで形成してよい。p型GaNからなるチャネル層106の表面には、蒸気圧の高い窒素が選択的に離脱して、Gaが化学量論よりも多く存在し、不純物となっている。また、p型GaNからなるチャネル層106の表面に、ガリウム酸化物などが不純物として存在する。なお、ここでいうチャネル層の不純物は、p型GaNのドーパントを含まない。例えば、SiO2は、当該不純物の固溶度が、p型GaNより高い。したがって、第2の犠牲層118はSiO2からなってよい。第2の犠牲層118は、チャネル層106が露出しているリセス面128に接する。第2の犠牲層118は、パターニングされたドリフト層108および電子供給層110も覆ってよい。例えば、SiO2からなる第2の犠牲層118を、SiH4およびN2Oを原料ガスとして、PCVD法で形成する。第2の犠牲層118の膜厚は、例えば、60nmである。その後、第2の犠牲層118およびチャネル層106のアニール、および第2の犠牲層118の除去を、第1の犠牲層112と同様に行う。チャネル層106のリセス面128の不純物が、第2の犠牲層118およびチャネル層のアニールで第2の犠牲層118に拡散する。当該アニールで、チャネル層106の不純物であるGaおよびGa酸化物などが、第2の犠牲層118に拡散する。当該不純物が、第2の犠牲層118をウェットプロセスで除去するときに、第2の犠牲層118と共に除去され、清浄で、かつ、平坦な、チャネル層106のリセス面128が得られる。その後、ゲート絶縁膜120を、チャネル層106のリセス面128、ドリフト層108の側面、および、電子供給層110の側面と表面に接して、これらを覆って形成してよい。電子供給層110の表面の一部でゲート絶縁膜120を除去して、ゲート絶縁膜120が除去された部分にソース電極122およびドレイン電極124を形成し、図1の半導体装置100を製造してよい。変形例として、第2の犠牲層118を形成する工程、第2犠牲層118とチャネル層106をアニールする工程、および第2の犠牲層118を除去する工程を、2回以上繰り返してもよい。上記以外の製造方法は、第1の実施形態に係る製造方法と同様である。こうして、図1の半導体装置100が得られる。第1の犠牲層112および第2の犠牲層118は、基板102の温度が500°C以下で形成するのが好ましい。基板102の温度が500°Cを超えると、GaN系半導体から窒素Nが離脱して、組成が化学量論からずれることがある。第1の犠牲層112および第2の犠牲層118は、CVDで成膜したSiO2に限られず、CVD法、スパッタリング、又は蒸着により成膜した、SiOX0<X≦2、AlOX0<X≦1.5、SiNX0<X≦4/3、GaOX0<X≦1.5、HfOX0<X≦2、GdOX0<X≦1.5、MgOX0<X≦1、ScOX0<X≦1.5、ZrOX0<X≦2、TaOX0≦X≦2.5、TiOX0≦X≦2、NiOX0≦X≦1.5、およびバナジウムVのいずれか一つ以上からなる膜でよい。GaN系半導体の不純物の固溶度は、GaN系不純物よりも、これらの材料に対して高いためである。さらに好ましくは、SiOX0<X≦2、AlOX0<X≦1.5、SiNX0<X≦4/3、GaOX0<X≦1.5、HfOX0<X≦2、GdOX0<X≦1.5、MgOX0<X≦1、ScOX0<X≦1.5、ZrOX0<X≦2、TaOX0<X≦2.5、TiOX0<X≦2、およびNiOX0<X≦1.5のいずれか一つ以上からなる、第1の犠牲層112または第2の犠牲層118は、CVD法により形成してよい。また、Ta、Ti、Ni、およびVのいずれか一つ以上からなる、第1の犠牲層112または第2の犠牲層118は、スパッタ法あるいは蒸着法により形成してよい。図7は、図6Dに示したプロセスで形成された、チャネル層106のリセス面128のAFM写真である。マイクロ波プラズマプロセスが均一性に優れる。また、第1の犠牲層112を用いた前処理によって電子供給層110の表面が清浄かつ平坦になる。これによって、チャネル層106のリセス面128の算術平均粗さRaが0.5nm以下、リセス面128の断面曲線の最大山高さと最大谷深さの差P-Vが10nm以下、および、リセス面128の二乗平均粗さRMSが1.1nm以下のいずれかとなる。したがって、電子供給層110およびドリフト層108の一部分のドライエッチングを、均一に行うことができる。第2の実施形態に係る製造方法で製造した半導体装置においては、リセス面128の算術平均粗さRaが0.4322nm、断面曲線の最大山高さと最大谷深さの差P-Vが5.618nm、二乗平均粗さRMSが0.5494nmとなった。図8は、第1および第2の実施形態に係る製造方法で製造した半導体装置100のゲート電極126と、チャネル層106の間の電圧-容量特性C-V特性を示す。破線が第1の実施形態、実線が第2の実施形態で製造した半導体装置100に、それぞれ対応する。C-V特性の測定は、1MHzで行った。ゲート電圧Vgが0Vのとき、第1の実施形態で製造した半導体装置100では、C/Coxが0.9である。第2の実施形態で製造した半導体装置100では、C/Coxが0.95を超えている。C-V特性曲線の傾きが、第1の実施形態で製造した半導体装置100より、第2の実施形態で製造した半導体装置100で大きい。これは、第1の実施形態で製造した半導体装置100より、第2の実施形態で製造した半導体装置100で、チャネル層106とゲート絶縁膜120の界面の、界面準位密度が小さいことを示す。図9は、第1および第2の実施形態に係る製造方法で製造した半導体装置100のJ-E特性を示す。横軸はチャネルの電界強度、縦軸はチャネルの電流密度を表す。破線が第1の実施形態、実線が第2の実施形態で製造した半導体装置100に、それぞれ対応する。第1の実施形態で製造した半導体装置100では、電界強度が4.5MV/cm2近辺から電流密度が立ち上がり始め、11MV/cm2で降伏現象が起こる。第2の実施形態で製造した半導体装置100では、電界強度が6.5MV/cm2近辺から電流密度が立ち上がり始め、降伏現象が起こるのは、電界強度が12MV/cm2を超えてからである。図10は、第1および第2の実施形態に係る製造方法で製造した半導体装置100の伝達特性を示す。破線が第1の実施形態、実線が第2の実施形態で製造した半導体装置100に、それぞれ対応する。ソース電極122と、ドレイン電極124との間の電圧Vdsを0.1V、チャネル長を6μm、チャネル幅を0.84mmとした。チャネル長は、図1において、ソース電極122下に形成されたドリフト層108のゲート電極126側に近い端部と、ドレイン電極124下に形成されたドリフト層108のゲート電極126側に近い端部との、間の長さに対応する。第1の実施形態で製造した半導体装置100では、ゲート電圧が10Vでドレイン電流が0.37mA、ゲート電圧が15Vでドレイン電流が0.7mAである。第2の実施形態で製造した半導体装置100では、ゲート電圧が10Vでドレイン電流が0.5mA、ゲート電圧が15Vでドレイン電流が0.9mAである。図11は、第1および第2の実施形態に係る製造方法で製造した半導体装置100の、キャリアの電界効果移動度を示す。黒い四角形が第1の実施形態、中の白い四角形が第2の実施形態で製造した半導体装置100に、それぞれ対応する。ソース電極122と、ドレイン電極124との間の電圧Vdsを0.1Vとした。第1の実施形態で製造した半導体装置100は、チャネル長が30μm以上で、キャリアの電界効果移動度が140cm2/Vsを超えており、チャネル長が50μmで、電界効果移動度が160cm2/Vsとなる。第2の実施形態で製造した半導体装置100では、チャネル長が15μm以上となるとキャリアの電界効果移動度が140cm2/Vsを超えており、チャネル長が30μmで電界効果移動度が170cm2/Vs以上、チャネル長が50μmで電界効果移動度が190cm2/Vsとなる。図12は、本発明の第3の実施形態に係るHFET130GaN系ヘテロ接合電界効果トランジスタの模式的な断面図である。図12において図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有してよい。HFET130は、基板102、バッファ層104、電子走行層132、電子供給層110、絶縁層134、ソース電極122、ドレイン電極124、およびゲート電極126を備える。基板102として、111面を主表面とするシリコン基板を用いてよい。サファイア基板、SiC基板、または、GaN基板を用いることもできる。バッファ層104は、基板102上に形成される。バッファ層104は、AlGaNからなる半導体層でよい。電子走行層132は、バッファ層104上に形成される。電子走行層132は、GaNからなる半導体層でよい。電子供給層110は、電子走行層132上に形成される。電子供給層110は、Al0.25Ga0.75Nからなる半導体層であってよい。電子走行層132の、電子供給層110との界面付近に、2次元電子ガスが形成される。ソース電極122、ドレイン電極124、およびゲート電極126は、電子供給層110上の一部分に形成される。HFET130は以下のようにして形成してよい。以下の説明において、図6A~図6Eと同一の符号を用いて説明した要素は、図6A~図6Eにおいて説明した要素と同一の機能および構成を有してよい。まず、基板102上に、バッファ層104、電子走行層132、および電子供給層110を形成する。その後、電子供給層110に接して、電子供給層110の不純物の固溶度が、電子供給層110より高い第1の犠牲層を形成する。電子供給層110および第1の犠牲層をアニールした後、第1の犠牲層をウェットプロセスで除去する。これにより、電子供給層110の不純物を除去し、電子供給層110の表面を平坦にする。第1の犠牲層を用いた前処理は、第2の実施形態に係る製造方法と同様に行ってよい。電子供給層110の表面を、第1の犠牲層で前処理した後に、絶縁層134を、電子供給層110上に形成する。絶縁層134は、CVD法で形成したSiO2膜でよい。ソース電極122、ドレイン電極124、およびゲート電極126を形成する部分の絶縁層134を除去する。当該除去は、臭素系のエッチング用ガスを用いた、マイクロ波プラズマプロセスによるドライエッチングで行ってよい。マイクロ波プラズマプロセスは第1の実施形態に係る製造方法と同様に行ってよい。臭素系のエッチング用ガスを用いたマイクロ波プラズマプロセスによって、電子供給層110の表面が平坦となり、表面に残留するハロゲンの量が少なくなる。絶縁層134を除去した部分の電子供給層110上に、ソース電極122、ドレイン電極124、およびゲート電極126が形成される。ソース電極122、ドレイン電極124、およびゲート電極126は、蒸着法で形成したTi/Al/Auであってよい。以上の実施形態では、GaN系のMOS型電界効果トランジスタおよびGaN系ヘテロ接合電界効果トランジスタの製造方法を説明したが、これに限られず、III-V族化合物半導体を含む、他の半導体を用いたMOS型電界効果トランジスタおよびヘテロ接合電界効果トランジスタにも、第1および第2の実施形態に係る製造方法で説明した犠牲層を適用することができる。例えば、GaAsおよびAlGaAsなどのGaAs系半導体装置において、GaAs系半導体層の表面に、Asが化学量論よりも過剰に存在し、不純物となる。また、As酸化物がGaAs系半導体層の表面に存在する。そこで、GaAs系半導体層の不純物の固溶度が、GaAs系半導体層よりも高い犠牲層を、GaAs系半導体層上に形成してよい。GaAs系半導体層および当該犠牲層をアニールした後、当該犠牲層をウェットプロセスで除去することができる。したがって、GaAs系半導体層の表面を、犠牲層で前処理して、GaAs系半導体層の表面を清浄でかつ平坦にすることができる。GaAs系半導体層に用いる当該犠牲層は、例えば、Asの固溶度が、GaAs系半導体層より高いポリシリコン膜、あるいはアモルファスシリコン膜でよい。また、マイクロ波プラズマを用いたエッチング、および犠牲層を用いた前処理を、MISFET、バイポーラトランジスタ、ショットキーダイオードその他の半導体デバイスの製造方法に用いることができる。図13は、基板102上に、バッファ層104、チャネル層106、ドリフト層108、電子供給層110、および第1の犠牲層112を形成した状態を示す。図13において図6Bと同一の符号を付した要素は、図6Bにおいて説明した要素と同一の機能および構成を有してよい。本例においては、バッファ層104はGaN層およびAlN層を交互に積層した複合層である。チャネル層106は、p型GaNからなる。ドリフト層108は、u-GaNからなる。電子供給層110は、AlYGa1-YN0<Y<1からなる。第1の犠牲層112は厚さ60nmのSiO2からなる。この構成は、図6Bに示す電子供給層110上に第1の犠牲層112を形成した状態に相当する。図14のグラフは、図13に示した状態で、シリコン、酸素およびガリウムの原子の深さ方向分布をSIMS分析により測定した結果を示す。SIMS分析の一次イオンにはセシウムイオンを用いた。グラフの横軸が表面からの深さ、縦軸がイオンカウントを表す。グラフにおいて、二点鎖線は、第1の犠牲層112を形成して、アニールを行う前に測定した結果を示す。一点鎖線は、第1の犠牲層112を形成して、800°Cで30分間、窒素雰囲気中でアニールした状態で測定した結果を示す。アニール後に、バッファードフッ酸で第1の犠牲層112を除去し、もう一度、第1の犠牲層112を形成して、SIMS分析を行った結果を、実線で示す。その後、800°Cで30分間、窒素雰囲気中でアニールして、SIMS分析を行った結果を破線で示す。SIMS分析の結果から、アニールにより、AlYGa1-YNからなる電子供給層110の表面から、SiO2からなる第1の犠牲層112に、Ga原子が拡散していることがわかる。ここで、電子供給層110の表面には、化学量論より過剰なGaが不純物として存在し、また、Gaの酸化物が不純物として存在する。SIMS分析の結果は、第1の犠牲層112に、当該不純物がゲッタリングされたことを示す。これは、Gaの固溶度が、AlYGa1-YNよりも、SiO2に対して高いことによる。また、図14に示したSIMS分析の結果は、第1の犠牲層112を形成して、第1の犠牲層112および電子供給層110をアニールし、その後、第1の犠牲層112を除去することにより、電子供給層110の表面の酸化物が除去されていることを示す。当該結果は、第1の犠牲層112を用いた前処理を繰り返すことによって、AlYGa1-YNの不純物の除去が進んで、電子供給層110の表面が、清浄になることを示す。図15は、基板102上に、GaN層およびAlN層を交互に積層したバッファ層104、p型GaNからなるチャネル層106、および厚さ60nmのSiO2からなる第2の犠牲層118を、形成した状態を示す。図15において図6Eと同一の符号を付した要素は、図6Eにおいて説明した要素と同一の機能および構成を有してよい。この構成は、図6Eに示すチャネル層106のリセス面128上に第2の犠牲層118を形成した状態に相当する。図16のグラフは、図15に示した状態で、シリコン、酸素およびガリウムの原子の深さ方向分布をSIMSで測定した結果を示す。SIMS分析は図14に示した分析と同様に行った。二点鎖線は、第2の犠牲層118を形成し、アニールを行う前に測定した結果を示す。一点鎖線は、第2の犠牲層118を形成して、800°Cで30分間、窒素雰囲気中でアニールした状態で測定した結果を示す。アニール後に、バッファードフッ酸で第2の犠牲層118を除去し、もう一度、第2の犠牲層118を形成して、SIMS分析を行った結果を実線で示す。その後、800°Cで30分間、窒素雰囲気中でアニールして、SIMS分析を行った結果を、破線で示す。SIMS分析の結果から、アニールにより、p型GaNからなるチャネル層106の表面から、SiO2からなる第2の犠牲層118に、Ga原子が拡散していることがわかる。ここで、チャネル層106の表面には、化学量論より過剰なGaが不純物として存在し、また、Gaの酸化物が不純物として存在する。SIMS分析の結果は、第2の犠牲層118に、当該不純物がゲッタリングされたことを示す。これは、Gaの固溶度が、p型GaNよりも、SiO2に対して高いことによる。また、図16に示したSIMS分析の結果は、第2の犠牲層118を形成して、第2の犠牲層118およびチャネル層106をアニールし、その後第2の犠牲層118を除去することにより、チャネル層106の表面の酸化物が除去されていることを示す。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。