データを記憶するラッチと、前記ラッチの入出力ノードに接続されたリアル転送トランジスタとを有するリアルメモリセルと、前記リアル転送トランジスタを介して前記入出力ノードに接続されたビット線と、前記リアル転送トランジスタのゲートに接続されたワード線と、前記ビット線をプリチャージするプリチャージ回路とを備え、前記プリチャージ回路は、少なくとも前記リアルメモリセルの非アクセス時に、ゲートで前記ワード線のハイレベル電圧と同じ値の第1ハイレベル電圧を受け、ドレインで第2ハイレベル電圧を受け、ソースに生成されるプリチャージ電圧を前記ビット線に供給するレプリカ転送トランジスタを含み、前記リアルメモリセルと同じ構造を有するレプリカメモリセルを備えていることを特徴とする半導体メモリ。マトリックス状に配置された前記リアルメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周囲に配置されるダミーメモリセルの列とを備え、前記レプリカメモリセルは、前記メモリセルアレイと前記ダミーメモリセルの列との間であって、前記ワード線の配線方向に並び、前記メモリセルアレイの外側に配置された前記リアルメモリセルの各々に隣接して配置されることを特徴とする請求項1に記載の半導体メモリ。前記第1ハイレベル電圧を受けて動作し、前記ワード線を前記第1ハイレベル電圧に設定する第1ワードドライバと、前記第1ワードドライバと同じ構造を有し、前記第1ハイレベル電圧を受けて動作し、前記レプリカ転送トランジスタのゲートに接続される信号線を前記第1ハイレベル電圧に設定する第2ワードドライバとを備えていることを特徴とする請求項1または請求項2に記載の半導体メモリ。前記レプリカ転送トランジスタのゲートに供給される前記第1ハイレベル電圧を、前記リアルメモリセルのアクセス/非アクセスに拘わりなく生成する電圧生成回路を備え、前記プリチャージ回路は、前記レプリカメモリセルと前記ビット線の間に配置され、前記リアルメモリセルの非アクセス時にオンし、前記リアルメモリセルのアクセス時にオフするプリチャージスイッチを含むことを特徴とする請求項1または請求項2に記載の半導体メモリ。請求項1ないし請求項4のいずれか1項に記載の半導体メモリと、前記半導体メモリにアクセスするコントローラとを備えていることを特徴とするシステム。例えば、ビット線のプリチャージ電圧を電源電圧より低くする場合、プリチャージされたビット線の電圧は、メモリセルのラッチに保持されているハイレベル電圧より低くなる。この状態で、メモリセルにアクセスするためにワード線をハイレベル電圧に設定し、転送トランジスタを介してメモリセルのハイレベルノードからビット線に電流が流れると、メモリセルのデータ保持特性の1つであるスタティックノイズマージンが悪化するおそれがある。本発明の目的は、メモリセルのスタティックノイズマージンが悪化することを防止することである。本発明の一形態では、半導体メモリは、データを記憶するラッチと、ラッチの入出力ノードに接続されたリアル転送トランジスタとを有するリアルメモリセルと、リアル転送トランジスタを介して入出力ノードに接続されたビット線と、リアル転送トランジスタのゲートに接続されたワード線と、ビット線をプリチャージするプリチャージ回路とを備え、プリチャージ回路は、少なくともリアルメモリセルの非アクセス時に、ゲートでワード線のハイレベル電圧と同じ第1ハイレベル電圧を受け、ドレインで第2ハイレベル電圧を受け、ソースに生成されるプリチャージ電圧をビット線に供給するレプリカ転送トランジスタを含み、リアルメモリセルと同じ構造を有するレプリカメモリセルを備えている。ビット線のプリチャージ電圧を、ワード線のハイレベル電圧に対して転送トランジスタの閾値電圧だけ低い値に設定でき、メモリセルのスタティックノイズマージンが悪化することを防止できる。以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾にXが付いている信号は、負論理を示している。二重の四角印は、外部端子を示している。外部端子は、例えば、半導体マクロの端子、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリMEMの例を示している。例えば、半導体メモリMEMは、SRAMStaticRandomAccessMemoryである。半導体メモリMEMは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリMEMは、メモリセルMC、メモリセルMCに接続されたビット線BIT、ビット線BITに接続されたレプリカメモリセルRMCを含むプリチャージ回路PREを有している。メモリセルMCは、リアルメモリセルの一例である。メモリセルMCは、データを保持するラッチLTと、ラッチLTの一方の入出力ノードND1に接続された転送トランジスタT1とを有している。転送トランジスタT1は、リアル転送トランジスタの一例である。例えば、転送トランジスタT1は、ゲートをワード線WLに接続したnMOSトランジスタである。例えば、ラッチLTは、一対のインバータを有しており、一方のインバータの出力は他方のインバータの入力に接続されている。例えば、各インバータの2つの電源端子は、電源線VDDと接地線VSSにそれぞれ接続されている。なお、メモリセルMCは、ラッチLTの他方の入出力ノードND2に接続される転送トランジスタを有していてもよい。この場合、メモリセルMCは、相補のビット線対に接続される。電源線VDDに供給される電源電圧VDDは、外部電源電圧でもよく、半導体メモリMEMの内部に形成される電圧生成回路により外部電源電圧を用いて生成されてもよい。レプリカメモリセルRMCは、ゲートをプリチャージワード線PWLに接続し、ソースをビット線BITに接続したレプリカ転送トランジスタRT1と、レプリカラッチRLTとを有している。レプリカメモリセルRMCは、メモリセルMCと基本的に同じ構造を有している。例えば、レプリカ転送トランジスタRT1の素子構造は、転送トランジスタT1の素子構造と同じであり、レプリカラッチRLTを形成するCMOSインバータの素子構造は、ラッチLTを形成するCMOSインバータの素子構造と同じである。レプリカ転送トランジスタRT1は、転送トランジスタT1と同様にnMOSトランジスタであり、レプリカ転送トランジスタRT1の閾値電圧は、転送トランジスタT1の閾値電圧と同じである。これは、プリチャージ回路PRE内のレプリカ転送トランジスタRT1を、レプリカメモリセルRMCとともに形成しているためである。すなわち、製造条件の変動等があっても、リアルメモリセルMCとレプリカメモリセルRMCの閾値電圧を同じにできるためである。例えば、レプリカラッチRLTは、レプリカ転送トランジスタRT1のドレインに接続される一方の入出力ノードRND1を電源線VDDに接続し、他方の入出力ノードRND2を接地線VSSに接続している。入出力ノードRND1に供給される電源電圧VDDは、第2ハイレベル電圧の一例である。例えば、レプリカラッチRLTの各インバータの2つの電源端子は、電源線VDDと接地線VSSにそれぞれ接続されている。なお、レプリカラッチRLTは、インバータ対の各入力をハイレベルまたはロウレベルに固定し、インバータ対の各出力をオープン状態に設定してもよい。この場合、レプリカ転送トランジスタRT1のレプリカラッチRLT側のノードすなわち、ドレインは、電源線VDDに直接接続される。なお、図1では、レプリカラッチRLTの一対のインバータにそれぞれ電源線VDDと接地線VSSを接続する例を示しているが、これらのインバータは電源線VDDや接地線VSSに接続しなくてもよい。この場合、例えば、レプリカ転送トランジスタRT1のドレインは、レプリカラッチRLTから切り離され、電源線VDDのみに接続される。例えば、ワード線WLのハイレベル電圧は電源電圧VDDである。プリチャージワード線PWLは、少なくともメモリセルMCの非アクセス時に、ワード線WLのハイレベル電圧と同じ電源電圧VDDに設定される。ワード線WLおよびプリチャージワード線PWLに供給される電源電圧VDDは、第1ハイレベル電圧の一例である。プリチャージワード線PWLが電源電圧VDDに設定されるとき、ビット線BITは、レプリカ転送トランジスタRT1を介して電源電圧VDDに対してレプリカ転送トランジスタRT1の閾値電圧だけ低い電圧にプリチャージされる。転送トランジスタT1およびレプリカ転送トランジスタRT1の閾値電圧をVthとすると、ビット線BITのプリチャージ電圧は、VDD-Vthになる。メモリセルMCに論理1が記憶されているとき、入出力ノードND1はハイレベル電圧VDDであり、入出力ノードND2はロウレベルVSSであるとする。この記憶状態で、ワード線WLがハイレベル電圧VDDに設定されると、転送トランジスタT1のゲートソース間電圧はVth=VDD-VDD-Vthになる。ここで、転送トランジスタT1のソースは、ビット線BITに接続されている。ビット線BITの電圧は、常にVDD-Vthに維持されるため、転送トランジスタT1のゲートソース間電圧がVthを超えることはない。このため、転送トランジスタT1はオフ状態を維持し、ドレインソース間に電圧差があっても、入出力ノードND1からビット線BITに電流はほとんど流れない。一方、入出力ノードND1をハイレベルに維持するために、電源電流がラッチLTから入出力ノードND1に供給される。したがって、ワード線WLがハイレベル電圧VDDに維持されても、入出力ノードND1のハイレベル電圧が転送トランジスタT1のリーク電流により低下することはなく、メモリセルMCに保持されている論理が反転することを防止できる。この実施形態では、ワード線WLのハイレベル電圧とビット線BITのプリチャージ電圧との差は、常に転送トランジスタの閾値電圧Vthと同じ値になる。このため、ビット線BITのプリチャージ電圧が、メモリセルMCのラッチLTに供給される電源電圧VDDより低いときにも、転送トランジスタT1がオンすることを防止でき、メモリセルMCのスタティックノイズマージンが低下することを防止できる。ここで、スタティックノイズマージンは、ワード線WLがハイレベル電圧に設定されているときのメモリセルMCのデータ保持マージンである。半導体メモリMEMの製造条件が変動するとき、レプリカ転送トランジスタRT1の閾値電圧Vthは、転送トランジスタT1の閾値電圧Vthとともに変化する。このため、製造条件の変動に拘わりなく、ビット線BITのプリチャージ電圧を、ワード線WLのハイレベル電圧に対して転送トランジスタT1の閾値電圧Vthだけ低い値に常に設定できる。また、電源電圧VDDが変動するときや、動作温度が変動するときにも、ビット線BITのプリチャージ電圧を、ワード線WLのハイレベル電圧に対して転送トランジスタT1の閾値電圧Vthだけ低い値に常に設定できる。したがって、製造条件の変動、電源電圧VDDの変動、動作温度の変動に拘わりなく、転送トランジスタT1がオンすることを防止でき、メモリセルMCのスタティックノイズマージンが低下することを防止できる。なお、転送トランジスタT1のオン抵抗を上げて、スタティックノイズマージンを向上するために、ワード線WLのハイレベル電圧は、電源電圧VDDより低い値例えば、VDD2とするに設定されてもよい。このとき、プリチャージワード線PWLは、ワード線WLのハイレベル電圧と同じ電源電圧VDD2に設定される。プリチャージ回路PREによるビット線BITのプリチャージ電圧は、VDD2-Vthになる。電源電圧VDD2は、第1ハイレベル電圧の別の例である。したがって、メモリセルMCに論理1が記憶されている状態で、ワード線WLがハイレベル電圧に設定されると、転送トランジスタT1のゲートソース間電圧はVth=VDD2-VDD2-Vthになる。このため、ワード線WLがハイレベル電圧に設定されるときに、転送トランジスタT1がオンすることを防止でき、入出力ノードND1の電圧がビット線BITへのリーク電流により低下することを防止できる。以上、この実施形態では、プリチャージ回路PREは、メモリセルMCと同じ構造を有するレプリカメモリセルRMCのレプリカ転送トランジスタRT1を利用して、電源電圧VDDに対して転送トランジスタT1の閾値電圧Vthだけ低いプリチャージ電圧を生成する。これにより、ワード線WLがハイレベル電圧に設定されるときに、入出力ノードND1のハイレベル電圧が転送トランジスタT1のオンにより低下することを防止でき、メモリセルMCのスタティックノイズマージンが悪化することを防止できる。半導体メモリMEMの製造条件の変動、電源電圧VDDの変動、動作温度の変動が発生したときにも、メモリセルMCのスタティックノイズマージンが悪化することを防止できる。図2は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、SRAMである。半導体メモリMEMは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリMEMは、プリチャージ回路PREが、図1に示したプリチャージ回路PREと相違している。また、半導体メモリMEMは、プリチャージワード線PWLをワード線WLのハイレベル電圧と同じ値に設定する電圧生成回路VGENを有している。半導体メモリMEMのその他の構成は、図1と同じである。プリチャージ回路PREは、図1のプリチャージ回路PREにプリチャージスイッチPSWを追加している。プリチャージスイッチPSWは、レプリカ転送トランジスタRT1とビット線BITとの間に配置される。プリチャージスイッチPSWは、ハイレベルの制御信号COLを受けたときにオフし、ロウレベルの制御信号COLを受けたときにオンする。例えば、プリチャージスイッチPSWは、ゲートで制御信号COLを受けるpMOSトランジスタにより形成される。制御信号COLは、ワード線WLがハイレベルに設定されるときにハイレベルに設定され、ワード線WLがロウレベルに設定されるときにロウレベルに設定される。すなわち、プリチャージスイッチPSWは、メモリセルMCの非アクセス時にオンし、メモリセルMCのアクセス時にオフする。電圧生成回路VGENは、レプリカ転送トランジスタRT1のゲートに供給されるハイレベル電圧を、メモリセルMCのアクセス/非アクセスに拘わりなく常に生成し、プリチャージワード線PWLに供給する。電圧生成回路VGENが生成するハイレベル電圧は、ワード線WLのハイレベル電圧と同じであり、電源電圧VDDと同じ値または電源電圧VDDより低い値である。例えば、電圧生成回路VGENは、ワード線WLのハイレベル電圧を生成するワードドライバと同じ回路を用いて、プリチャージワード線PWLに供給するハイレベルを生成してもよい。これにより、レプリカ転送トランジスタRT1のソースに接続されたプリチャージ電圧線VPRは、メモリセルMCのアクセス/非アクセスに拘わりなく、ワード線WLのハイレベル電圧に対して転送トランジスタT1の閾値電圧Vthだけ低い値に常に設定される。例えば、プリチャージ電圧線VPRと接地線VSSの間に電荷を保持するためのキャパシタを配置することで、プリチャージ電圧VPRのビット線BITへの供給能力を安定させることができる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レプリカ転送トランジスタRT1がプリチャージスイッチPSWを介してビット線BITに接続される場合、プリチャージワード線PWLを常にハイレベル電圧に設定することで、プリチャージ電圧VPRを安定して生成できる。すなわち、レプリカ転送トランジスタRT1のソースに接続されたプリチャージ電圧線VPRの電圧が、メモリセルMCのアクセス毎に変化することを防止できる。また、プリチャージ電圧線VPRは、電圧生成回路VGENにより常にハイレベル電圧に維持される。このため、メモリセルMCのアクセス毎に、プリチャージ電圧線VPRの電荷が放電および充電されることが防止でき、電源ノイズによる電源電圧VDDの変動を防止できる。この結果、メモリセルMCのスタティックノイズマージンが低下することを防止できる。図3は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、SRAMである。半導体メモリMEMは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリMEMは、図1の構成に加えて、ワード線WLを駆動するワードドライバDRV1と、プリチャージワード線PWLを駆動するワードドライバDRV2とを有している。ワードドライバDRV1、DRV2は、同じ構造である。このため、半導体メモリMEMの製造条件が変動するとき、ワードドライバDRV1、DRV2の電気的特性は、一緒に変化し、常に同じになる。したがって、ワードドライバDRV1、DRV2が出力するハイレベル電圧は互いに同じであり、電源電圧VDDと同じ値または電源電圧VDDより低い値である。電源電圧VDDの変動または動作温度の変動が発生したときにも、ワードドライバDRV1、DRV2が出力するハイレベル電圧は互いに同じになる。ワードドライバDRV1は、メモリセルMCのアクセス時にハイレベルに設定されるワード駆動信号WLONを受けて、ワード線WLをハイレベル電圧に設定する。ワードドライバDRV1は、メモリセルMCの非アクセス時にロウレベルに設定されるワード駆動信号WLONを受けて、ワード線WLをロウレベルに設定する。ワードドライバDRV2は、ワード駆動信号WLONをインバータで反転した信号を受けて動作する。すなわち、ワードドライバDRV2は、ワードドライバDRV1がハイレベル電圧を出力するときにプリチャージワード線PWLをロウレベル電圧に設定し、ワードドライバDRV1がロウレベル電圧を出力するときにプリチャージワード線PWLをハイレベル電圧に設定する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワードドライバDRV1と同じ構造のワードドライバDRV2を用いることで、製造条件の変動、電源電圧VDDの変動または動作温度の変動が発生したときにも、プリチャージワード線PWLのハイレベル電圧をワード線PWLのハイレベル電圧と同じできる。図4は、別の実施形態における半導体メモリMEMの要部の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、SRAMである。半導体メモリMEMは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリMEMは、マトリックス状に配置された複数のメモリセルMCと、レプリカメモリセルRMCを各々含む複数のプリチャージ回路PREとを有している。図3の横方向に並ぶメモリセルMCの列は、共通のワード線WLWL1またはWL2に接続されており、メモリセルMCの複数の列により、メモリセルアレイMCAが形成されている。レプリカメモリセルRMCは、最も端のメモリセルMC図4の上側の列に隣接して、ワード線WL1の配線方向に沿って配置されている。レプリカメモリセルRMCの列は、共通のプリチャージワード線PWLに接続されており、レプリカメモリセルRMCの列によりプリチャージ電圧生成部PVGENが形成されている。プリチャージ回路PREは、レプリカメモリセルRMCと同様に、ワード線WL1の配線方向に沿って配置されている。メモリセルMCは、一般的なSRAMのメモリセルであり、負荷トランジスタL1、L2pMOSトランジスタ、駆動トランジスタD1、D2nMOSトランジスタおよび転送トランジスタT1、T2nMOSトランジスタを有している。負荷トランジスタL1および駆動トランジスタD1によるインバータと、負荷トランジスタL2および駆動トランジスタD2によるインバータによりラッチが形成されている。なお、負荷トランジスタL1、L2の代わりに高抵抗素子が配置されてもよい。ラッチの各インバータの2つの電源端子は、電源線VDDと接地線VSSにそれぞれ接続されている。ラッチの一対の入出力ノードは、転送トランジスタT1、T2を介して、ビット線BITBIT1またはBIT2、BITXBIT1XまたはBIT2Xにそれぞれ接続されている。転送トランジスタT1、T2のゲートは、ワード線WLWL1またはWL2に接続されている。レプリカメモリセルRMCは、メモリセルMCと同じ素子構造を有しており、負荷トランジスタL1、L2、駆動トランジスタD1、D2およびレプリカ転送トランジスタRT1、RT2を有している。例えば、レプリカメモリセルRMCのレイアウトパターンは、素子を接続する配線パターンを除いてメモリセルMCのレイアウトパターンと同じに設計されている。換言すれば、メモリセルMCに隣接するメモリセルアレイMCAの端のメモリセルの列が、レプリカメモリセルRMCとして利用される。例えば、レプリカメモリセルRMCのレプリカ転送トランジスタRT1、RT2のチャネルの向きは、メモリセルMCの転送トランジスタT1、T2のチャネルの向きと同じになる。ここで、チャネルの向きが同じとは、トランジスタのゲート配線の延在方向を同じにすることである。ゲート配線の延在方向を同じにすることで、トランジスタの電気的特性を等しくできる。これにより、レプリカメモリセルRMCのトランジスタの大きさ、閾値電圧、膜厚、材質、配線層等は、メモリセルMCのそれ等と同じにでき、レプリカメモリセルRMCの電気的特性は、メモリセルMCの電気的特性と等しくできる。したがって、半導体メモリMEMの製造条件の変動、電源電圧VDDの変動、動作温度の変動が発生したときに、レプリカメモリセルRMCおよびメモリセルMCの電気的特性は、同じ向きに同じ値だけ変化する。すなわち、転送トランジスタT1、T2およびレプリカ転送トランジスタRT1、RT2の閾値電圧を、常に互いに等しくできる。レプリカメモリセルRMCにおいても、ラッチの各インバータの2つの電源端子は、電源線VDDと接地線VSSにそれぞれ接続されている。レプリカメモリセルRMCでは、ラッチのインバータの一方を形成する負荷トランジスタL1またはL2および駆動トランジスタD1またはD2のゲートは、接地線VSSに接続されている。これにより、ラッチの入出力ノードに接続されるレプリカ転送トランジスタRT1、RT2のドレインは、オンする負荷トランジスタL1、L2を介して電源線VDDに接続される。なお、レプリカ転送トランジスタRT1、RT2のドレインは、ラッチに接続せずに、電源線VDDに直接接続してもよい。レプリカ転送トランジスタRT1、RT2のソースは、プリチャージ電圧線VPRに接続されている。例えば、プリチャージ電圧線VPRと接地線VSSの間に電荷を保持するためのキャパシタを配置することで、プリチャージ電圧VPRのビット線BIT、BITXへの供給能力を安定させることができる。レプリカ転送トランジスタRT1、RT2のゲートに接続されるプリチャージワード線PWLは、ワード線WLのハイレベル電圧と同じハイレベル電圧に設定される。例えば、ワード線WLおよびプリチャージワード線PWLのハイレベル電圧は、電源電圧VDDより低く設定される。プリチャージ回路PREは、プリチャージ電圧線VPRをビット線BIT、BITXにそれぞれ接続するpMOSトランジスタP1、P2と、ビット線対BIT、BITXを互いに接続するpMOSトランジスタP3とを有している。pMOSトランジスタP1、P2は、メモリセルMCの非アクセス時にオンし、メモリセルMCのアクセス時にオフするプリチャージスイッチの一例である。pMOSトランジスタP1、P2、P3は、インバータIVを介してカラム選択信号COLXCOL1XまたはCOL2Xの反転信号を受けて動作する。pMOSトランジスタP1、P2、P3は、カラム選択信号COLXがハイレベルのときにオンし、ビット線対BIT、BITXにプリチャージ電圧VPRを供給する。pMOSトランジスタP1、P2、P3は、カラム選択信号COLXがロウレベルのときにオフし、ビット線対BIT、BITXとプリチャージ電圧線VPRとの接続を解除する。この実施形態では、カラム選択信号COL1X、COL2Xのアドレスの割り当ては、互いに異なっており、カラム選択信号COL1X、COL2Xが同時にロウレベルに変化することはない。換言すれば、ビット線対BIT1、BIT1Xに接続されたメモリセルMCと、ビット線対BIT2、BIT2Xに接続されたメモリセルMCとは、アドレスの割り当てが互いに異なっており、同時にアクセス動作ライト動作、リード動作が実行されることはない。例えば、ワード線WL1およびカラム選択信号COL1Xにより選択されるメモリセルMCにデータを書き込むときライト動作、カラム選択信号COL1Xがロウレベルに変化され、ビット線対BIT1、BIT1Xとプリチャージ電圧線VPRとの接続が解除される。これにより、ビット線対BIT1、BIT1Xは、ハイレベルのフローティング状態に設定される。また、ビット線BIT1、BIT1Xの一方がライトアンプ等によりロウレベルに設定され、ワード線WL1が電源電圧VDDより低いハイレベル電圧に設定される。これにより、転送トランジスタT1、T2の一方がオンし、メモリセルMCのラッチの入出力ノードの一方の電荷は、ビット線BIT1、BIT1Xの一方に引き抜かれ、メモリセルMCにデータが書き込まれる。ワード線WL1およびカラム選択信号COL1Xにより選択されるメモリセルMCのライト動作中に、ワード線WL1およびカラム選択信号COL2Xに対応するメモリセルMCの転送トランジスタT1、T2のゲートは、ハイレベル電圧を受ける。例えば、ワード線WL1に接続され、ライト動作が実行されないメモリセルMCにおいて、転送トランジスタT1側の入出力ノードがハイレベル電圧であり、転送トランジスタT2側の入出力ノードがロウレベルであるとする。転送トランジスタT2側の入出力ノードには、オンする転送トランジスタT2によりビット線BIT2Xから電荷が供給される。しかし、ワード線WL1のハイレベル電圧は電源電圧VDDより低いため、転送トランジスタT2のオン抵抗は高く、転送トランジスタT2側の入出力ノードの電圧は、ほとんど上昇しない。上述した実施形態と同様に、ビット線BIT2のプリチャージ電圧は、ワード線WLのハイレベル電圧に対して転送トランジスタT1の閾値電圧Vthだけ低い値に設定される。このため、転送トランジスタT1はオンすることはなく、ハイレベルに設定される転送トランジスタT1側の入出力ノードからビット線BITにリーク電流が流れることはない。したがって、ハイレベル電圧のワード線WL1に接続され、ライト動作が実行されないメモリセルMCに保持されているデータが破壊されることはない。すなわち、メモリセルMCのスタティックノイズマージンが低下することを防止できる。一方、ワード線WL1およびカラム選択信号COL1Xにより選択されるメモリセルMCからデータを読み出すときリード動作、カラム選択信号COL1Xがロウレベルに変化される。ワード線WL1は、ビット線対BIT1、BIT1Xがハイレベルのフローティング状態に設定された状態でハイレベル電圧に設定される。例えば、ワード線WL1に接続され、リード動作が実行されるメモリセルMCにおいて、転送トランジスタT1側の入出力ノードがハイレベル電圧であり、転送トランジスタT2側の入出力ノードがロウレベルであるとする。メモリセルMCのラッチにおけるロウレベルの入出力ノードに接続された転送トランジスタT2がオンし、ビット線BIT1Xの電荷は、駆動トランジスタD2を介して引き抜かれる。そして、ハイレベルを維持するビット線BIT1と電圧が低下したビット線BIT1Xの電圧差に応じて、メモリセルMCに保持されているデータの論理が読み出される。ライト動作時と同様に、ビット線BIT2のプリチャージ電圧は、ワード線WL1のハイレベル電圧に対して転送トランジスタT1の閾値電圧Vthだけ低い値に設定される。このため、転送トランジスタT1はオンすることはなく、ハイレベルに設定される転送トランジスタT1側の入出力ノードからビット線BITにリーク電流が流れることはない。したがって、ハイレベル電圧のワード線WL1に接続され、リード動作が実行されないメモリセルMCに保持されているデータが破壊されることはない。すなわち、メモリセルMCのスタティックノイズマージンが低下することを防止できる。図5は、図4に示した半導体メモリMEMの全体ブロックの例を示している。半導体メモリMEMは、メモリセルアレイMCA、プリチャージ電圧生成部PVGEN、プリチャージ部PREU、ワードデコーダWDEC、カラムデコーダCDEC、カラムスイッチ部CSWU、センスアンプ部SAUおよび制御回路CNT1、CNT2を有している。網掛けの領域は、ダミー領域DMYを示している。ダミー領域DMYは、例えば、メモリセルアレイMCAの周囲、プリチャージ部PREUの左右両側、カラムスイッチ部CSWUの左右両側、およびセンスアンプ部SAUの左右両側に形成される。ダミー領域DMYは、半導体メモリMEMのアクセス動作に使用される各回路ブロックと同じ回路構成を有している。例えば、メモリセルアレイMCAの周囲のダミー領域DMYは、周囲の各辺に配置されたメモリセル図4のメモリセルMCと同じ構造の列を有している。プリチャージ部PREUのダミー領域DMYは、図5に示すプリチャージ回路PREと同じ回路を有している。ダミー領域DMYは、アクセス動作ライト動作、リード動作に使用される回路ブロックのパターン形状を、位置に依存せず均一に製造するために形成される。ここで、パターン形状は、ゲート配線、拡散層、コンタクト等の形状と、パターン間の位置関係を含む。プリチャージ部PREUは、図4に示したpMOSトランジスタP1、P2、P3を有している。プリチャージ部PREUおよびプリチャージ電圧生成部PVGENにより、図4に示したプリチャージ回路PREの各々が形成される。プリチャージ電圧生成部PVGENレプリカメモリセルRMCは、メモリセルアレイMCAの端図4の上側のメモリセルの列を利用して形成される。なお、レプリカメモリセルRMCによるビット線BIT、BITXへのプリチャージ電圧の供給能力が足りない場合、プリチャージ電圧生成部PVGENに複数列にわたってレプリカメモリセルRMCを形成してもよい。プリチャージ電圧生成部PVGENをメモリセルアレイMCAのダミー領域DMYの内側に配置することで、レプリカメモリセルRMCのパターン形状が崩れることを防止できる。この結果、レプリカメモリセルRMCの電気的特性をメモリセルMCの電気的特性と一致させることができる。ここで、電気的特性は、トランジスタの閾値電圧、トランジスタのゲート電圧に対する電流特性等である。カラムスイッチ部CSWUは、図4に示した各ビット線対BIT、BITXに接続されたカラムスイッチを含む。センスアンプ部SAUは、カラムスイッチを介してビット線対BIT、BITXの少なくとも一方に接続されるセンスアンプSAを含む。ワードデコーダWDECは、アクセス動作において、アドレス端子で受けるアドレス信号に応じて図4に示したワード線WLの1つを選択するデコード部と、選択したワード線WLをハイレベル電圧に設定するドライバ部とを有している。また、ワードデコーダWDECは、図4に示したプリチャージワード線PWLをハイレベル電圧に設定するための回路を有している。ワードデコーダWDECの例は、図6に示す。カラムデコーダCDECは、アクセス動作において、アクセスするメモリセルMCを選択するために、アドレス端子で受けるアドレス信号に応じて図4に示したカラム選択信号COLXの1つを活性化する。制御回路CNT1は、例えば、カラム選択信号COLXを伝達するバッファを有している。制御回路CNT2は、例えば、コマンド端子で受けるコマンド信号CMDをデコードするコマンドデコーダを有しており、リード動作またはライト動作を実行するためのタイミング信号を生成する。また、制御回路CNT2は、データ信号をデータ端子I/Oに対して出力または入力するデータ入出力回路を有している。なお、データ端子は、出力用と入力用に分けて形成してもよい。図6は、図5に示したワードデコーダWDECの例を示している。ここでは、説明を簡単にするために、ワードデコーダWDECが3ビットのアドレス信号RARA0、RA1、RA2を受けるものとする。ワードデコーダWDECは、デコード部DECと、デコード部DECからの出力信号に応じてワード線WLを駆動するドライバ部DRVとを有している。デコード部DECは、デコード回路として機能する8つの4入力のアンド回路AND1と、プリチャージワード線PWLをハイレベル電圧に設定するための4入力のアンド回路AND2とを有している。デコード部DECは、電源電圧VDDおよび接地電圧VSSを受けて動作する。アンド回路AND1は、アドレス信号RARA0、RA1、RA2およびアドレス信号RAを反転した信号のうちの3ビットを受け、全てのビットがハイレベルのとき、ワード駆動信号WLONのハイレベル期間にハイレベルを出力する。アドレス信号RAは、図5に示したアドレス端子ADで受けるアドレス信号のうち、ワード線WLを選択するために使用されるロウアドレスである。アクセス動作において、8つのアンド回路AND1のうち、全ての入力でハイレベルを受ける1つのアンド回路AND1がハイレベルを出力し、他のアンド回路AND1はロウレベルを出力する。アンド回路AND2は、全ての入力でハイレベルVDDを受け、ハイレベルを常に出力する。ドライバ部DRVは、アンド回路AND1の出力に接続されたワードドライバDRV1と、アンド回路AND2の出力に接続されたワードドライバDRV2とを有している。ドライバ部DRVは、電源電圧WVDDおよび接地電圧VSSを受けて動作する。ワードドライバDRV1、DRV2は互いに同じ回路であり、電気的特性は同じである。電源電圧WVDDは、第1ハイレベル電圧の一例であり、電源電圧VDDより低い値である。例えば、電源電圧WVDDは、半導体メモリMEMの内部に形成される内部電圧生成回路により生成される。ワードドライバDRV1は、アンド回路AND1からハイレベルを受けたときに、対応するワード線WLWL1-WL8のいずれかをハイレベル電圧WVDDに設定する。ワードドライバDRV2は、アンド回路AND2からのハイレベルを受け、プリチャージワード線PWLを常にハイレベル電圧WVDDに設定する。ワードドライバDRV2は、レプリカ転送トランジスタRT1、RT2のゲートに供給されるハイレベル電圧WVDDを生成する電圧生成回路の一例である。各ワードドライバDRV1、DRV2は、ハイレベルの入力電圧VDDをハイレベルの出力電圧WVDDに変換するレベルシフタの機能を有している。なお、デコード部DECにアンド回路AND2を形成せずに、ドライバ部DRVのワードドライバDRV2の入力を電源線VDDに直接接続してもよい。プリチャージワード線PWLのハイレベル電圧は、ワード線WLを駆動するワードドライバDRV1と同じ回路構成のワードドライバDRV2を用いて生成される。また、ワードドライバDRV1、DRV2は、1つの会路ブロックであるドライバ部DRV内に隣接して形成され、共通の電源電圧WVDDを受けて動作する。これにより、プリチャージワード線PWLのハイレベル電圧を、ワード線WLのハイレベル電圧と同じ値に設定できる。例えば、半導体メモリMEMの製造条件が変動するとき、ワードドライバDRV1、DRV2の電気的特性は、一緒に変化し、常に同じになる。したがって、ワードドライバDRV1、DRV2が出力するハイレベル電圧は互いに同じになる。電源電圧VDD、WVDDの変動または動作温度の変動が発生したときにも、ワードドライバDRV1、DRV2が出力するハイレベル電圧は互いに同じになる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レプリカメモリセルRMCは、メモリセルMCと同じ素子構造を有しており、メモリセルMCが形成されるメモリセルアレイMCAとダミー領域DMYとの間に、メモリセルMCに隣接して配置される。これにより、レプリカメモリセルRMCの電気的特性をメモリセルMCの電気的特性と等しくでき、レプリカ転送トランジスタRT1、RT2の閾値電圧を転送トランジスタT1、T2の閾値電圧と等しくできる。例えば、半導体メモリMEMの製造条件の変動、電源電圧VDDの変動、動作温度の変動が発生したときにも、レプリカメモリセルRMCとメモリセルMCの電気的特性の変動量を同じにできる。さらに、互いに隣接して形成され、同じ回路構成のワードドライバDRV1、DRV2を用いることで、ワード船WLおよびプリチャージワード線PWLのハイレベル電圧WVDDを互いに同じ値に設定できる。この結果、ワード線WLがハイレベル電圧に維持されるときにも、メモリセルMCの入出力ノードのハイレベル電圧が転送トランジスタT1のオンにより低下することを防止でき、メモリセルMCのスタティックノイズマージンが悪化することを防止できる。図7は、別の実施形態における半導体メモリMEMの要部の例を示している。図4と同じ要素については、詳細な説明は省略する。この実施形態では、プリチャージ回路PREは、図4に示したプリチャージ回路PREからpMOSトランジスタP1、P2、P3を削除して形成されている。このため、レプリカメモリセルRMCの転送トランジスタRT1、RT2のソースは、ビット線BIT、BITXに直接接続されている。例えば、プリチャージワード線PWLは、図3と同様に、ワード線WLと反対のレベルに設定される。但し、この実施形態では、複数のワード線WLWL1、WL2が形成される。このため、プリチャージワード線PWLは、ワード線WLの1つがハイレベルに設定されているときに、ロウレベルに設定され、全てのワード線WLがロウレベルに設定されているときにハイレベルに設定される。この実施形態では、ビット線対BIT1、BIT1Xに接続されるメモリセルMCの1つと、ビット線対BIT2、BIT2Xに接続されるメモリセルMCの1つとは、同時にライト動作またはリード動作が実行される。プリチャージ回路PREは、図3に示したプリチャージ回路PREと同様に動作する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図8は、上述した実施形態の半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を形成する。システムSYSは、シリコン基板上に複数のマクロが集積されたシステムオンチップSoCを有している。あるいは、システムSYSは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージMCPを有している。あるいは、システムSYSは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージSiPを有している。さらに、システムSYSは、チップオンチップCoCあるいはパッケージオンパッケージPoPの形態で形成されてもよい。例えば、システムSYSは、CPUCentralProcessingUnit、ROMReadOnlyMemory、周辺回路I/Oおよび半導体メモリMEMを有している。CPU、ROM、周辺回路I/Oおよび半導体メモリMEMは、システムバスSBUSにより互いに接続されている。CPUは、ROM、周辺回路I/Oおよび半導体メモリMEMをアクセスするとともにシステム全体の動作を制御する。CPUは、ライト動作を実行させるためにコマンド信号CMD、アドレス信号AD、ライトデータ信号I/Oを半導体メモリMEMに出力する。CPUは、リード動作を実行させるためにコマンド信号CMD、アドレス信号ADを半導体メモリMEMに出力し、半導体メモリMEMからリードデータ信号I/Oを受ける。システムSYSの最小構成は、CPUと半導体メモリMEMである。以上の実施形態において説明した発明を整理して、付記として開示する。付記1データを記憶するラッチと、前記ラッチの入出力ノードに接続されたリアル転送トランジスタとを有するリアルメモリセルと、前記リアル転送トランジスタを介して前記入出力ノードに接続されたビット線と、前記リアル転送トランジスタのゲートに接続されたワード線と、前記ビット線をプリチャージするプリチャージ回路とを備え、前記プリチャージ回路は、少なくとも前記リアルメモリセルの非アクセス時に、ゲートで前記ワード線のハイレベル電圧と同じ値の第1ハイレベル電圧を受け、ドレインで第2ハイレベル電圧を受け、ソースに生成されるプリチャージ電圧を前記ビット線に供給するレプリカ転送トランジスタを含み、前記リアルメモリセルと同じ構造を有するレプリカメモリセルを備えていることを特徴とする半導体メモリ。付記2マトリックス状に配置された前記リアルメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周囲に配置されるダミーメモリセルの列とを備え、前記レプリカメモリセルは、前記メモリセルアレイと前記ダミーメモリセルの列との間であって、前記ワード線の配線方向に並び、前記メモリセルアレイの外側に配置された前記リアルメモリセルの各々に隣接して配置されることを特徴とする付記1に記載の半導体メモリ。付記3前記第1ハイレベル電圧を受けて動作し、前記ワード線を前記第1ハイレベル電圧に設定する第1ワードドライバと、前記第1ワードドライバと同じ構造を有し、前記第1ハイレベル電圧を受けて動作し、前記レプリカ転送トランジスタのゲートに接続される信号線を前記第1ハイレベル電圧に設定する第2ワードドライバとを備えていることを特徴とする付記1または付記2に記載の半導体メモリ。付記4前記レプリカ転送トランジスタのゲートに供給される前記第1ハイレベル電圧を、前記リアルメモリセルのアクセス/非アクセスに拘わりなく生成する電圧生成回路を備え、前記プリチャージ回路は、前記レプリカメモリセルと前記ビット線の間に配置され、前記リアルメモリセルの非アクセス時にオンし、前記リアルメモリセルのアクセス時にオフするプリチャージスイッチを含むことを特徴とする付記1または付記2に記載の半導体メモリ。付記5前記リアルメモリセルのアクセス時に前記ワード線を前記第1ハイレベル電圧に設定し、前記リアルメモリセルの非アクセス時に前記ワード線をロウレベル電圧に設定する第1ワードドライバと、前記第1ワードドライバが前記第1ハイレベル電圧を出力するときに前記レプリカ転送トランジスタのゲートをロウレベル電圧に設定し、前記第1ワードドライバがロウレベル電圧を出力するときに前記レプリカ転送トランジスタのゲートを前記第1ハイレベル電圧に設定する第2ワードドライバとを備えていることを特徴とする付記1または付記2に記載の半導体メモリ。付記6付記1ないし付記5のいずれか1項に記載の半導体メモリと、前記半導体メモリにアクセスするコントローラとを備えていることを特徴とするシステム。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。