シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、前記画素の駆動する駆動部とを備え、前記画素は、前記シリコン基板に配線層が積層される第1の面に対して反対側となる第2の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、前記第2の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部とを有する固体撮像素子。前記画素は、前記第1の面に接して形成される浮遊拡散領域と、前記駆動部の制御に従って、前記光電変換部において光電変換された電荷を前記浮遊拡散領域に転送する転送部とをさらに有する請求項1に記載の固体撮像素子。前記転送部は、前記光電変換部と前記浮遊拡散領域との間で前記第1の面から前記第2の面に向かう縦方向に沿って形成される電極を有して構成される請求項2に記載の固体撮像素子。前記画素は、前記光電変換部の前記浮遊拡散領域側から前記第1の面に向かって延びるように、前記光電変換部と同型の不純物により形成された半導体領域をさらに有し、前記転送部は、前記半導体領域と前記浮遊拡散領域との間の前記第1の面に積層される平面型の電極を有して構成される請求項2に記載の固体撮像素子。前記第1の面側に設けられた電圧供給部から、前記第2の面側に形成された前記オーバーフロー部へ電圧を供給するための電極またはイオン注入プラグが形成される請求項1に記載の固体撮像素子。前記電極または前記イオン注入プラグは、前記画素アレイ部において複数の画素が配置される領域の外側に形成される請求項5に記載の固体撮像素子。複数の前記画素において、それぞれの画素が有する前記光電変換部が共通の前記オーバーフロー部に接続される請求項1に記載の固体撮像素子。前記第1の面から前記第2の面に向かう縦方向に並んで複数の前記光電変換部が形成される請求項1に記載の固体撮像素子。前記シリコン基板の前記第2の面側に積層され、入射光に応じた電荷を発生する光電変換層をさらに備える請求項8に記載の固体撮像素子。前記シリコン基板の前記第2の面側のうちの、前記電位障壁部に対応する位置に配置され、前記電位障壁部のポテンシャルを調整する電極部をさらに備える請求項1に記載の固体撮像素子。シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、前記画素の駆動する駆動部とを備え、前記画素は、前記シリコン基板に配線層が積層される第1の面に対して反対側となる第2の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、前記第2の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部とを有する固体撮像素子が組み込まれる電子機器。ところで、上述したような縦型の転送トランジスタを用いて電荷を読みだす構造においては、シリコン基板の表面に形成されるオーバーフロードレインに、シリコン基板の裏面近傍に形成されたPDからオーバーフローすることは困難であった。本開示は、このような状況に鑑みてなされたものであり、PDからのオーバーフローを安定的に行うことができるようにするものである。本開示の一側面の固体撮像素子は、シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、前記画素の駆動する駆動部とを備え、前記画素は、前記シリコン基板に配線層が積層される第1の面に対して反対側となる第2の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、前記第2の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部とを有する。本開示の一側面の電子機器は、シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、前記画素の駆動する駆動部とを備え、前記画素は、前記シリコン基板に配線層が積層される第1の面に対して反対側となる第2の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、前記第2の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部とを有するが組み込まれる。本開示の一側面においては、シリコン基板の第2の面の近傍に形成された光電変換部で入射光に応じて発生した電荷が、電荷に対する障壁となる電位障壁部を介して、第2の面に接して形成され、所定の電圧で固定されるオーバーフロー部にオーバーフローする。本開示の一側面によれば、PDからのオーバーフローを安定的に行うことができる。以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。図1に示すように、撮像素子11はCMOS型固体撮像素子であり、画素アレイ部12、垂直駆動部13、カラム処理部14、水平駆動部15、出力部16、駆動制御部17を備えて構成される。画素アレイ部12は、アレイ状に配置された複数の画素21を有しており、画素21の行数に応じた複数の水平信号線22を介して垂直駆動部13に接続され、画素21の列数に応じた複数の垂直信号線23を介してカラム処理部14に接続されている。即ち、画素アレイ部12が有する複数の画素21は、水平信号線22および垂直信号線23が交差する点にそれぞれ配置されている。画素21は、例えば、図1の右側に拡大して示されているように構成されており、光電変換部であるPD24で発生した電荷は、垂直駆動部13による駆動に従って転送トランジスタ25を介して、浮遊拡散領域であるFD27に転送される。その後、画素21が読み出し対象となると、垂直駆動部13による駆動に従って選択トランジスタ28がオンにされ、FD27に蓄積されている電荷に応じたレベルの画素信号が、増幅トランジスタ26から選択トランジスタ28を介して垂直信号線23に出力される。また、リセットトランジスタ29をオンにすることでFD27に蓄積されている電荷がリセットされ、リセットレベルの画素信号が、増幅トランジスタ26から選択トランジスタ28を介して垂直信号線23に出力される。垂直駆動部13は、画素アレイ部12が有する複数の画素21の行ごとに、それぞれの画素21を駆動転送や、選択、リセットなどするための駆動信号を、水平信号線22を介して順次供給する。カラム処理部14は、垂直信号線23を介して、それぞれの画素12から出力される画素信号に対してCDS処理を施すことで画素信号の信号レベルを抽出し、画素21の受光量に応じた画素データを取得する。水平駆動部15は、画素アレイ部12が有する複数の画素21の列ごとに、それぞれの画素21から取得された画素データをカラム処理部14から出力させるための駆動信号を、カラム処理部14に順次供給する。出力部16には、水平駆動部15の駆動信号に従ったタイミングでカラム処理部14から画素データが供給され、出力部16は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。駆動制御部17は、撮像素子11の内部の各ブロックの駆動を制御する。例えば、駆動制御部17は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。次に、図2を参照して、画素21の第1の構成例について説明する。図2Aには、画素21の平面的な構成が示されており、図2Bには、画素21の断面的な構成が示されており、図2Cには、画素21の断面的なポテンシャルが示されている。画素21は、図2Bに示すように、シリコン基板31の裏面近傍に形成されたPD24を有している。なお、撮像素子11は、例えば、シリコン基板31に対して配線層などが積層される表面第1の面に対して反対側となる裏面第2の面から入射光が照射される、いわゆる裏面照射型のCMOSセンサである。PD24は、例えば、シリコン基板31のP型ウェルに形成されたN領域であり、シリコン基板31の裏面に接触しないように、その裏面から所定の間隔を隔てたシリコン基板31の内部に配置されている。また、画素21は、PD24に隣接するように形成されたN-領域からなる電位障壁部32、および、電位障壁部32に隣接するように形成されたN領域からなるオーバーフロードレイン33を有している。即ち、画素21では、PD24とオーバーフロードレイン33とが電位障壁部32を介して接続されるように、PD24の近傍にオーバーフロードレイン33が形成されている。電位障壁部32は、PD24およびオーバーフロードレイン33と比較して、低濃度のN型領域である。従って、電位障壁部32において、図2Cに示すように、電位障壁部32の周囲のP型ウェルよりも大きく、かつ、PD24およびオーバーフロードレイン33よりも小さいポテンシャルが形成される。また、電位障壁部32は、シリコン基板31の裏面に接触しない構造とされ、シリコン基板31の裏面部分におけるP型領域によりピンニングすることにより、暗電流の発生を抑制することができる。オーバーフロードレイン33は、シリコン基板31の裏面に接触するように形成されており、例えば、オーバーフロードレイン33の裏面側の端面に接続される配線を介して、PD24に電荷が蓄積したときにPD24に生じる電位よりも高い電圧に固定される。これにより、図2Cに示すように、PD24において電荷の蓄積時間中に飽和した電荷はオーバーフロードレイン33にオーバーフローして流れ出て排出される。なお、オーバーフロードレイン33の電圧を固定する構成については、図3を参照して後述する。また、オーバーフロードレイン33は、シリコン基板31の表面側または裏面側からのイオン注入により形成される。また、画素21では、シリコン基板31の裏面近傍に形成されたPD24で発生した電荷を、シリコン基板31の表面側に接して形成されているFD27に転送するために、転送トランジスタ25は、縦型電極34を有して構成される。縦型電極34は、シリコン基板31の表面から、PD24が形成される裏面近傍までのシリコン基板31の縦方向に沿って形成される。縦型電極34に所定の電圧が印加されることにより転送トランジスタ25がオンとなり、光電変換によってPD24で発生した電荷がFD27に転送される。このように画素21は構成されており、PD24から信号を読み出すときには、転送トランジスタ25が電荷を転送する経路となり、PD24が飽和したときには、電位障壁部32が電荷をオーバーフローする経路となる。即ち、画素21では、信号を読み出すための経路と、電荷をオーバーフローさせるための経路とが異なるように構成されている。従って、画素21では、例えば、PD24から信号を読み出すときに電荷が転送される経路を利用してオーバーフローするような構成と比較して、より安定的に電荷をオーバーフローさせることができる。また、オーバーフロードレイン33がPD24の近傍に配置されるため、容易に形成可能な構造となっている。また、従来、CCDおよび表面照射型のCMOSセンサでは、PDよりも深い位置の基板側へ電荷をオーバーフローさせる構造が一般的に採用されている。一方、裏面照射型のCMOSセンサでは、PDよりも深い位置に基盤がないため、従来のような構造を採用することは困難であり、PDからFDなどのN型領域に電荷をオーバーフローさせる構造が採用されていた。このような構造において、PDとオーバーフロードレインとの間のポテンシャルを他よりも高くして、電荷が優先的に流れ出るようにするように経路が形成されていた。しかしながら、このような構造を、シリコン基板31の裏面近傍にPD24が形成された撮像素子11で採用すると、PD24とFD27との距離が非常に大きいため、PD24から溢れ出した電荷が他の画素21に入り込む現象、ブルーミングが発生することが想定される。そこで、撮像素子11では、PD24の近傍のシリコン基板31の裏面側にオーバーフロードレイン33を設けることで、ブルーミングが発生することを回避することができる。これにより、例えば、出力画像で輝点の周囲に光が滲み出るように見えることが回避され、結果、画質を向上させることができる。また、画素21では、シリコン基板31の裏面側に形成されるオーバーフロードレイン33に電圧を供給する電圧供給部がシリコン基板31の表面側に形成されている場合には、シリコン基板31を貫通して電圧が供給される。即ち、画素21は、PD24から電位障壁部32を介してオーバーフローする電荷を、オーバーフロードレイン33からシリコン基板31の表面側に排出することができるように構成される。次に、図3を参照して、PD24から電位障壁部32を介してオーバーフローする電荷を排出する構成例について説明する。図3A乃至図3Dには、それぞれ異なる構成の画素21A-1乃至21A-4が示されている。なお、画素21A-1乃至21A-4において、図2の画素21と共通する構成については同一の符号を付し、その詳細な説明は省略する。図3Aには、シリコン基板31を貫通するように形成された縦穴にTSVThroughSiliconVia:シリコン貫通電極41が形成された構成の画素21A-1が示されている。TSV41は、導電部分42の周囲が絶縁膜43により覆われて構成されており、導電部分42としては、金属や、高濃度の不純物を含んだ半導体を採用することができる。また、シリコン基板31の裏面側には、TSV41とオーバーフロードレイン33とを接続する配線45が配設されている。また、シリコン基板31の表面側には、図示しない電源に接続された電圧供給部44が形成されており、TSV41と電圧供給部44とを接続する配線46が配設されている。このような構成により、画素21A-1では、シリコン基板31の表面側からTSV41を介して、オーバーフロードレイン33を所定の電圧に固定することができる。従って、画素21A-1は、PD24から電位障壁部32を介してオーバーフロードレイン33にオーバーフローした電荷を、TSV41を介して、シリコン基板31の表面側に排出することができる。図3Bには、シリコン基板31の表面および裏面に接触するようにイオン注入プラグ51が形成された構成の画素21A-2が示されている。イオン注入プラグ51は、例えば、シリコン基板31の表面側または裏面側から加速電圧を変更してイオン注入を複数回行うことにより形成された高濃度の半導体領域N領域である。なお、図3Bに示すように、イオン注入プラグ51はシリコン基板31の内部に直接的絶縁膜で覆われずに形成される他、イオン注入プラグ51を形成する高濃度の半導体領域の周囲を、図示しない絶縁膜で覆うように形成してもよい。また、シリコン基板31の裏面側には、イオン注入プラグ51とオーバーフロードレイン33とを接続する配線45が配設されており、シリコン基板31の表面側には、イオン注入プラグ51と電圧供給部44とを接続する配線46が配設されている。このような構成により、画素21A-2では、シリコン基板31の表面側からイオン注入プラグ51を介して、オーバーフロードレイン33を所定の電圧に固定することができる。従って、画素21A-2は、PD24から電位障壁部32を介してオーバーフロードレイン33にオーバーフローした電荷を、イオン注入プラグ51を介して、シリコン基板31の表面側に排出することができる。図3Cには、シリコン基板31の表面および裏面に接触するようにイオン注入プラグ51’が形成された構成の画素21A-3が示されている。図3Cに示すように、画素21A-3では、オーバーフロードレイン33が形成されておらず、画素21A-3は、PD24が電位障壁部32を介してイオン注入プラグ51’に接続される構成とである。即ち、画素21A-3では、イオン注入プラグ51’が、シリコン基板31を貫通する配線としての機能と共に、PD24からの電荷がオーバーフローするオーバーフロードレインとしての機能を備えている。従って、画素21A-3は、PD24から電位障壁部32を介してイオン注入プラグ51’にオーバーフローした電荷を、イオン注入プラグ51’を介して、シリコン基板31の表面側に排出することができる。図3Dには、シリコン基板31の裏面側に電圧を供給する電圧供給部を有する基板52を有する構成の画素21A-4が示されている。このように、シリコン基板31の裏面側に基板52が積層された構成では、TSV41やイオン注入プラグ51などが不要な構成となる。図3Dに示すように、基板52とオーバーフロードレイン33とは、シリコン基板31の裏面側に配設される配線45により接続されている。基板52は、例えば、ウェハもしくはチップの貼り合せによりシリコン基板31に積層される。このような構成により、画素21A-4では、基板52の電圧供給部から配線45を介して、オーバーフロードレイン33を所定の電圧に固定することができる。従って、画素21A-4は、PD24から電位障壁部32を介してオーバーフロードレイン33にオーバーフローした電荷を、基板52に排出することができる。なお、図3に示すように、画素21ごとにTSV41やイオン注入プラグ51などを配置する構成の他、複数の画素21でTSV41やイオン注入プラグ51など共有する構成としてもよい。図4には、複数の画素21でTSV41を共有する画素アレイ部12の構成例が示されている。上述したように、画素アレイ部12は、複数の画素21がアレイ状に配置されており、画素21が配置されている領域であるアレイ領域の外側に、TSV41が形成される。例えば、画素21の行ごとに、その行の両端の外側にTSV41が形成される。そして、シリコン基板31の裏面側には、それぞれの画素21のオーバーフロードレイン33に接続された配線45が配設され、配線45の両端が、TSV41の裏面側の端面にそれぞれ接続される。このように複数の画素21でTSV41を共有する構成により、画素アレイ部12においてTSV41が占有する面積を、画素21ごとにTSV41を形成する構成よりも、削減することができる。なお、図4では、TSV41を利用した構成例が示されているが、図3Bに示したようなイオン注入プラグ51を利用した構成を採用してもよい。また、複数の画素21が、オーバーフロードレイン33を共有する構成とすることもできる。例えば、図5には、2つの画素211および画素212でオーバーフロードレイン33を共有する構成例が示されている。図5に示すように、隣接する画素211および画素212において、画素211のPD241が電位障壁部321を介してオーバーフロードレイン33に接続され、画素212のPD242が電位障壁部322を介してオーバーフロードレイン33に接続されている。そして、画素211において飽和した電荷と画素212において飽和した電荷とが、共有するオーバーフロードレイン33にオーバーフローする。このような構成により、画素アレイ部12においてオーバーフロードレイン33が占有する面積を、画素21ごとにオーバーフロードレイン33を形成する構成よりも、削減することができる。なお、オーバーフロードレイン33を共有する構成は、例えば、図3に示した各構成例に適用することができる。次に、図6を参照して、画素21の第2の構成例および第3の構成例について説明する。なお、図2の画素21と共通する構成については同一の符号を付し、その詳細な説明は省略する。図6Aには、第2の構成例である画素21Bが示されている。画素21Bは、シリコン基板31の裏面近傍に形成されたPD24が電位障壁部32を介してオーバーフロードレイン33に接続され、縦型電極34を有して構成される転送トランジスタ25を介してFD27に電荷が転送される構成である点で、図2の画素21と共通する。そして、画素21Bでは、転送トランジスタ25に沿うように、PD24のFD27側からシリコン基板31の表面付近まで延びるようにイオン注入プラグ61が形成されている点で、図2の画素21と異なる構成となっている。イオン注入プラグ61は、PD24と同じN型の半導体領域である。例えば、イオン注入プラグ61は、シリコン基板31の表面側または裏面側から加速電圧を変更してイオン注入を複数回行うことにより形成された高濃度の半導体領域である。このような構成により、画素21Bでは、イオン注入プラグ61を利用してシリコン基板31の表面付近までPD24からの電荷を移動させることができ、PD24からFD27への電荷の転送を、画素21よりも効率よく行うことができる。図6Bには、第2の構成例の変形例である画素21B’が示されている。画素21B’では、シリコン基板31の表面側に形成された平面型縦型ではない形状のゲート電極34’を有して転送トランジスタ25が形成されている点で、画素21Bと異なる構成となっている。このような構成の画素21B’においては、転送トランジスタ25がオンになると、PD24に蓄積されている電荷はイオン注入プラグ61を経由してシリコン基板31の表面側に移動した後に、転送トランジスタ25を介してFD27に転送される。図6Cには、第3の構成例である画素21Cが示されている。画素21Cは、電位障壁部32、オーバーフロードレイン33、縦型電極34を有する転送トランジスタ25、およびFD27を備えて構成される点で、図2の画素21と共通する。そして、画素21Cでは、PD24’が、シリコン基板31の裏面近傍から、シリコン基板31の表面近傍まで拡張されている点で、図2の画素21と異なる構成となっている。なお、PD24は、シリコン基板31の表面側に向かうに従い不純物濃度が高く、シリコン基板31の裏面側に向かうに従い不純物濃度が薄くなるような濃度の勾配を有して形成される。図6Dには、第3の構成例の変形例である画素21C’が示されている。画素21C’では、シリコン基板31の表面側に形成された平面型のゲート電極34’を有して転送トランジスタ25が形成されている点で、画素21Cと異なる構成となっている。以上のように、画素21は、画素21Bおよび画素21Cのように、縦型電極34を有した転送トランジスタ25を備える構成、および、平面型のゲート電極34’を有した転送トランジスタ25を備える構成のどちらの構成を採用してもよい。次に、図7を参照して、画素21の第4の構成例について説明する。なお、図2の画素21と共通する構成については同一の符号を付し、その詳細な説明は省略する。図7Aには、第4の構成例である画素21Dが示されている。画素21Dは、シリコン基板31の縦方向に並んで2つのPD24-1およびPD24-2が配置された構成となっている。PD24-1は、シリコン基板31の裏面近傍に形成されており、電位障壁部32を介してオーバーフロードレイン33に接続されている。PD24-2は、シリコン基板31の中央から表面近傍にかけて形成されている。また、画素21Dでは、PD24-1から電荷を読み出すために、縦型電極34を有した転送トランジスタ25-1を備えるとともに、PD24-2から電荷を読み出すために、平面型のゲート電極34’を有した転送トランジスタ25-2を備えている。一般的に、光入射側の近くに形成されたフォトダイオードは短波長側の光を光電変換し、光入射側から遠くに形成されたフォトダイオードは、長波長側の光を光電変換する。従って、画素21Dにおいては、PD24-1が短波長側の光を光電変換し、短波長側の光の受光量に応じた電荷が転送トランジスタ25-1を介してFD27-1に転送される。また、PD24-2が長波長側の光を光電変換し、長波長側の光の受光量に応じた電荷が転送トランジスタ25-2を介してFD27-2に転送される。このように、画素21Dでは、PD24-1およびPD24-2の信号を別々に読み出すことができ、画素21Dに入射する入射光を分光することができる。または、PD24-1およびPD24-2から読み出した信号を合算することにより、画素21Dの飽和電荷量を拡大することができる。図7Bには、第4の構成例の変形例である画素21D’が示されている。画素21D’は、シリコン基板31の裏面側にカラーフィルタ71を設ける点で、画素21Dと異なって構成されている。画素21D’では、カラーフィルタ71を透過した光が、PD24-1およびPD24-2において光電変換される。即ち、カラーフィルタ71により、PD24-1およびPD24-2に入射する光の波長が選択される。そして、カラーフィルタ71が透過させる波長域の光の受光量に応じた電荷が、転送トランジスタ25-1および25-3を介してFD27-1および25-2にそれぞれ転送される。図7Cには、第4の構成例のさらなる変形例である画素21D’’が示されている。画素21D’’は、縦型電極34を有して転送トランジスタ25-2が構成される点で、画素21Dと異なっている。転送トランジスタ25-1と転送トランジスタ25-2とは長さが異なっている。転送トランジスタ25-1は、シリコン基板31の表面からPD24-1が形成されるシリコン基板31の裏面近傍までの長さとされ、転送トランジスタ25-2は、シリコン基板31の表面からPD24-2が形成されている領域に応じた深さまでの長さとされる。なお、画素21Dでは、2つのPD24-1およびPD24-2が配置された構成例が示されているが、2つ以上の複数のPD24がシリコン基板31の縦方向に並んで配置される構成としてもよい。次に、図8を参照して、画素21の第5の構成例について説明する。なお、図2の画素21と共通する構成については同一の符号を付し、その詳細な説明は省略する。図8に示されている画素21Eは、シリコン基板31の縦方向に並んで2つのPD24-1およびPD24-2が配置されるとともに、シリコン基板31の裏面側に光電変換膜81が積層されて構成されている。PD24-1は、シリコン基板31の裏面近傍に形成されており、電位障壁部32を介してオーバーフロードレイン33に接続されている。また、PD24-1の電荷をFD27-1に転送するために、縦型電極34を有する転送トランジスタ25-1が形成されている。PD24-2は、シリコン基板31の中央から表面近傍にかけて形成されており、PD24-2の電荷をFD27-2に転送するために、平面型のゲート電極34’を有した転送トランジスタ25-2が形成されている。光電変換膜81は、透明な導電性の材料からなる上部電極82および下部電極83に挟まれており、上部電極82が配線を介してイオン注入プラグ51に接続されるとともに、下部電極83が定電圧源84に接続されている。また、定電圧源84により光電変換膜81に印加される電圧により、光電変換膜81において光電変換された電荷が上部電極82を介してイオン注入プラグ51に読み出し可能な状態とされる。そして、平面型のゲート電極34’に電圧が印加されて転送トランジスタ25-3がオンになると、光電変換膜81で光電変換された電荷がFD27-3に転送される。また、イオン注入プラグ51は、電位障壁部32’を介してオーバーフロードレイン33に接続されており、光電変換膜81およびイオン注入プラグ51において飽和した電荷は、電位障壁部32’を介してオーバーフロードレイン33にオーバーフローする。即ち、画素21Eでは、PD24-1と光電変換膜81とがオーバーフロードレイン33を共有する構成となっている。このように構成されている画素21Eでは、入射光のうちの光電変換膜81において光電変換された光を出力として取り出すことができるとともに、光電変換膜81を透過した光を、PD24-1およびPD24-2により取り出すことができる。従って、PD24-1、PD24-2、および光電変換膜81の信号を別々に読み出すことで、画素21Dの入射光を分光することができる。例えば、光電変換膜81は緑色の光を光電変換し、PD24-1は青色の光を光電変換し、PD24-2は赤色の光を光電変換するように構成することができる。また、光電変換膜81の信号と、PD24-1およびPD24-2の信号とを合算することにより、画素21Eの飽和電荷量を拡大することができる。なお、光電変換膜81から電荷を読み出すための半導体領域として、シリコン基板31の裏面側に形成されるオーバーフロードレイン33を利用してもよい。次に、図9を参照して、画素21の第6の構成例について説明する。なお、図2の画素21と共通する構成については同一の符号を付し、その詳細な説明は省略する。図9Aには、画素21Fの断面的な構成が示されており、図9Bには、画素21Fの断面的なポテンシャルが示されている。画素21Fは、シリコン基板31の裏面に裏面側ゲート91が設けられている点で、図2の画素21と異なる構成となっている。裏面側ゲート91は、電位障壁部32に対応するシリコン基板31の裏面に配置されており、裏面側ゲート91に電圧を印加することにより、図9Bに破線で示すように、電位障壁部32のポテンシャルが変化する。これにより、画素21Fでは、電位障壁部32のポテンシャルを調整して、PD24からオーバーフロードレイン33へのオーバーフローのし易さを制御することができる。ここで、上述したような撮像素子11は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。図10は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図10に示すように、撮像装置101は、光学系102、シャッタ装置103、撮像素子104、駆動回路105、信号処理回路106、モニタ107、およびメモリ108を備えて構成され、静止画像および動画像を撮像可能である。光学系102は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子104に導き、撮像素子104の受光面センサ部に結像させる。シャッタ装置103は、光学系102および撮像素子104の間に配置され、駆動回路105の制御に従って、撮像素子104への光照射期間および遮光期間を制御する。撮像素子104としては、上述した実施の形態における構成例および変形例の撮像素子11のいずれかが適用される。撮像素子104には、光学系102およびシャッタ装置103を介して受光面に結像される像に応じて、一定期間、信号電荷が蓄積される。そして、撮像素子104に蓄積された信号電荷は、駆動回路105から供給される駆動信号タイミング信号に従って転送される。駆動回路105は、撮像素子104の転送動作、および、シャッタ装置103のシャッタ動作を制御する駆動信号を出力して、撮像素子104およびシャッタ装置103を駆動する。信号処理回路106は、撮像素子104から出力された信号電荷に対して各種の信号処理を施す。信号処理回路106が信号処理を施すことにより得られた画像画像データは、モニタ107に供給されて表示されたり、メモリ108に供給されて記憶記録されたりする。このように構成されている撮像装置101では、撮像素子104として、上述したような撮像素子11を適用することにより、より画質を向上させることができる。また、本技術における撮像素子11の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD型固体撮像素子に採用することができる。なお、本技術は以下のような構成も取ることができる。1シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、前記画素の駆動する駆動部とを備え、前記画素は、前記シリコン基板に配線層が積層される第1の面に対して反対側となる第2の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、前記第2の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部とを有する固体撮像素子。2前記画素は、前記第1の面に接して形成される浮遊拡散領域と、前記駆動部の制御に従って、前記光電変換部において光電変換された電荷を前記浮遊拡散領域に転送する転送部とをさらに有する上記1に記載の固体撮像素子。3前記転送部は、前記光電変換部と前記浮遊拡散領域との間で前記第1の面から前記第2の面に向かう縦方向に沿って形成される電極を有して構成される上記1または2に記載の固体撮像素子。4前記画素は、前記光電変換部の前記浮遊拡散領域側から前記第1の面に向かって延びるように、前記光電変換部と同型の不純物により形成された半導体領域をさらに有し、前記転送部は、前記半導体領域と前記浮遊拡散領域との間の前記第1の面に積層される平面型の電極を有して構成される上記1または2に記載の固体撮像素子。5前記第1の面側に設けられた電圧供給部から、前記第2の面側に形成された前記オーバーフロー部へ電圧を供給するための電極またはイオン注入プラグが形成される上記1から4までのいずれかに記載の固体撮像素子。6前記電極または前記イオン注入プラグは、前記画素アレイ部において複数の画素が配置される領域の外側に形成される上記1から5までのいずれかに記載の固体撮像素子。7複数の前記画素において、それぞれの画素が有する前記光電変換部が共通の前記オーバーフロー部に接続される上記1から6までのいずれかに記載の固体撮像素子。8前記第1の面から前記第2の面に向かう縦方向に並んで複数の前記光電変換部が形成される上記1から7までのいずれかに記載の固体撮像素子。9前記シリコン基板の前記第2の面側に積層され、入射光に応じた電荷を発生する光電変換層をさらに備える上記1から8までのいずれかに記載の固体撮像素子。なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。