"複数の画素を有するイメージセンサであって、前記複数の画素は、それぞれ、光電変換を行う光電変換部と、参照電圧保持容量と、前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが2つの入力ノードにそれぞれ入力され、前記2つの入力ノード間の電圧差を増幅して出力する差動増幅器と、前記光電変換部の出力電圧を所定の電圧にリセットするリセット回路と、前記差動増幅器の前記2つの入力ノード間に設けられ、導通することにより、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするスイッチとを備えるイメージセンサ。請求項1に記載のイメージセンサにおいて、前記差動増幅器は、波形整形機能を有するイメージセンサ。請求項1に記載のイメージセンサにおいて、前記差動増幅器は、第1デュアルゲートトランジスタと、第2デュアルゲートトランジスタとを有し、前記第1デュアルゲートトランジスタのゲートの1つは、前記第2デュアルゲートトランジスタのドレインに接続され、前記第2デュアルゲートトランジスタのゲートの1つは、前記第1デュアルゲートトランジスタのドレインに接続されているイメージセンサ。請求項1に記載のイメージセンサにおいて、前記複数の画素は、それぞれ、前記差動増幅器の出力が所定の値になったことを検出すると、前記光電変換部をリセットするセルフリセット回路と、前記差動増幅器の出力のパルス数をカウントするカウンタと、前記カウンタのカウント値を格納し、出力するメモリとを更に備えるイメージセンサ。それぞれが、光電変換部と、参照電圧保持容量と、前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが2つの入力ノードにそれぞれ入力される差動増幅器と、リセット回路とを有する、複数の画素を有するイメージセンサの駆動方法であって、前記光電変換部の出力電圧を所定の電圧にリセットするステップと、前記差動増幅器の前記2つの入力ノード間をスイッチにより導通させて、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするステップと、前記スイッチを開くステップと、前記光電変換部が光電変換を行うステップと、前記差動増幅器が、前記2つの入力ノード間の電圧差を増幅して出力するステップとを備えるイメージセンサの駆動方法。請求項5に記載のイメージセンサの駆動方法において、前記光電変換部へ飛来したフォトンをカウンタによりカウントし、所定時間毎に前記カウンタをリセットするステップと、前記所定時間毎に前記カウンタのカウント値をメモリに格納するステップと、前記メモリのデータを出力するステップとを更に備えるイメージセンサの駆動方法。特許文献1及び2のイメージセンサでは、フォトダイオードに入射したフォトン1個により発生した電荷がフォトダイオードの容量とその寄生容量との合成容量Cによって表される電圧変化e/Ceは電荷素量を検出してカウンタを動作させる。しかし、微細加工技術を駆使して容量Cの小さいフォトダイオードを作成したとしても、電圧変化e/Cはせいぜい100μV~1mV程度である。フォトンにより発生した電荷はすぐに抵抗を介して電源に放電されるため、電圧変動は過渡的に起こるが、すぐに定常状態に戻る。このような微弱な、かつ極めて短い時間の過渡的な信号により直接カウンタを駆動することは困難である。前述の従来例のように、増幅回路でこのような微弱信号を増幅することによってカウンタを動作させることも可能ではあるが、このような信号をカウンタを動作させるまでに増幅するためには、高い増幅率と低い出力インピーダンスを有する増幅回路が必要である。消費電力や画素面積の増大という観点から、一般的なイメージセンサにこのような増幅回路を用いることは極めて困難である。また、個々の増幅回路の入力範囲をフォトダイオードの出力の電圧範囲に合わせることが必要であるが、半導体素子のばらつきを考慮するとこれも極めて困難である。フォトダイオードにアバランシェ増倍型のフォトダイオードを用い、フォトダイオードからの信号を増倍する方法もあるが、一般に入射フォトンが100アバランシェ増倍されるわけではないので、入射フォトンを正確にカウントすることができない。フォトダイオードに高電界を与えるので暗電流が増加するという問題もある。本発明は、半導体素子の特性にばらつきがあっても、入射フォトンのカウントを低消費電力で行うイメージセンサを提供することを目的とする。本開示によるイメージセンサは、複数の画素を有するイメージセンサであって、前記複数の画素は、それぞれ、光電変換を行う光電変換部と、参照電圧保持容量と、前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが2つの入力ノードにそれぞれ入力され、前記2つの入力ノード間の電圧差を増幅して出力する差動増幅器と、前記光電変換部の出力電圧を所定の電圧にリセットするリセット回路と、前記差動増幅器の前記2つの入力ノード間に設けられ、導通することにより、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするスイッチとを有する。これによると、フォトンが入射する前の光電変換部の電圧とフォトン入射後の光電変換部の電圧との差を差動増幅するので、差動増幅器の出力信号がフォトン入射を示す期間が比較的長い。このため、差動増幅器の出力インピーダンスが高くても、差動増幅器は後段のカウンタ等を駆動することができる。したがって、差動増幅器の低消費電力化を図ることができる。本開示によるイメージセンサの駆動方法は、それぞれが、光電変換部と、参照電圧保持容量と、前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが2つの入力ノードにそれぞれ入力される差動増幅器と、リセット回路とを有する、複数の画素を有するイメージセンサの駆動方法であって、前記光電変換部の出力電圧を所定の電圧にリセットするステップと、前記差動増幅器の前記2つの入力ノード間をスイッチにより導通させて、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするステップと、前記スイッチを開くステップと、前記光電変換部が光電変換を行うステップと、前記差動増幅器が、前記2つの入力ノード間の電圧差を増幅して出力するステップとを有する。本開示によれば、半導体素子の特性にばらつきがあっても、入射フォトンのカウントを低消費電力で行うフォトンカウント型のイメージセンサが得られる。以下、本発明の実施の形態について、図面を参照しながら説明する。図面において同じ参照番号で示された構成要素は、同一の又は類似の構成要素である。本明細書において、接続は、直接的又は間接的な電気的接続を表す。図1は、本発明の実施形態に係るイメージセンサのフォトン検出回路10の構成例を示すブロック図である。このイメージセンサは、例えばマトリクス状に配置された複数の画素を有し、各画素は、図1のフォトン検出回路10を有する。フォトン検出回路10の出力電圧はカウンタに入力され、カウンタはこの出力電圧のパルスをカウントする。カウンタのカウント値が、この画素の値として出力される。図1のフォトン検出回路10は、光電変換部としてのフォトダイオード12と、リセット回路としてのリセットトランジスタ14と、増幅部30とを有する。増幅部30は、差動増幅器20と、リセットトランジスタ32と、参照電圧保持容量34と、スイッチトランジスタ36とを有する。リセットトランジスタ14,32及びスイッチトランジスタ36は、NMOSnchannelmetaloxidesemiconductorトランジスタである。フォトダイオード12は、差動増幅器20の入力ノードN1とグラウンドとの間に接続されており、光電変換を行う。具体的には、フォトダイオード12は、入力されたフォトンを高電位側の端子入力ノードN1の電圧フォトダイオード12の出力電圧の変動に変換する。リセットトランジスタ14は、リセット電源PRと入力ノードN1との間に接続されている。リセットトランジスタ14は、リセット信号φVMRのパルスにより導通して、フォトダイオード12をほぼリセット電源PRの電圧にリセットする。フォトダイオード12の出力電圧は差動増幅器20の入力ノードN1に与えられる。参照電圧保持容量34は、差動増幅器20の入力ノードN2とグラウンドとの間に接続されている。差動増幅器20は、入力ノードN1と入力ノードN2との間の電圧差を増幅して出力する。差動増幅器20は、負荷トランジスタ21,22と、デュアルゲートトランジスタ23,24と、電流源トランジスタ26とを有する。これらのトランジスタは、いずれもNMOSトランジスタである。デュアルゲートトランジスタ23及び24は、いずれも、ソース側のゲートとドレイン側のゲートとを有する。デュアルゲートトランジスタ23のソース側のゲートは入力ノードN1であり、デュアルゲートトランジスタ24のソース側のゲートは入力ノードN2である。デュアルゲートトランジスタ23のドレイン側のゲートは、デュアルゲートトランジスタ24のドレインに接続されている。デュアルゲートトランジスタ24のドレイン側のゲートは、デュアルゲートトランジスタ23のドレインに接続されており、差動増幅器20の出力ノードNOとなっている。つまり、正帰還がかかるようになっている。デュアルゲートトランジスタ23のソースは、デュアルゲートトランジスタ24のソースと接続されている。デュアルゲートトランジスタ23の2つのゲートを入れ換え、デュアルゲートトランジスタ24の2つのゲートを入れ換えてもよい。負荷トランジスタ21は、電源PDAとデュアルゲートトランジスタ23のドレインとの間に接続され、負荷トランジスタ22は、電源PDAとデュアルゲートトランジスタ24のドレインとの間に接続されている。電流源トランジスタ26は、デュアルゲートトランジスタ23のソースとグラウンドとの間に接続されている。スイッチトランジスタ36は、入力ノードN1と入力ノードN2との間に接続されており、信号φVMCのパルスにより導通して、参照電圧保持容量34の電圧をリセットする。すなわち、スイッチトランジスタ36は、入力ノードN1の電圧と入力ノードN2の電圧とがほぼ等しくなるようにする。リセットトランジスタ32は、リセット電源PDRと出力ノードNOとの間に接続されている。リセットトランジスタ32は、リセット信号φVDRのパルスにより導通して、差動増幅器20の出力ノードNOの電圧をリセットする。参照電圧保持容量34がフォトン入射前の光電変換部12の電圧を保持し、差動増幅器20は、この電圧とフォトン入射後の光電変換部12の電圧との差を差動増幅するので、フォトン入射による光電変換部12の電圧の微弱な変化を検出することができる。差動増幅器20を構成する素子のばらつきの影響を受けなくなるので、フォトン検出の際の誤動作を防ぐことができる。また、差動増幅器20の出力信号VOがフォトン入射を示す期間が比較的長くなり、差動増幅器20の出力インピーダンスが高くても、差動増幅器20は後段のカウンタ等を駆動することができる。したがって、差動増幅器20の低消費電力化を図ることができる。図2は、図1の差動増幅器20の入出力特性の例を示すグラフである。図2の横軸は、参照電圧ノードN2の電圧VRと入力電圧VIノードN1の電圧との差入力電圧差であり、縦軸は、出力信号VOの電圧出力ノードNOの電圧である。図2のように、入力電圧差が上昇して所定の閾値VTHに達すると、出力信号VOはローレベルからハイレベルに変化する。また、この状態から入力電圧差が下降し、所定の閾値VTLに達すると、ハイレベルからローレベルに変化する。このように、差動増幅器20が、ヒステリシスを有する急峻な入出力特性を有するので、誤動作を防ぐことができる。また、図2のオフセットは、差動増幅器20を構成するトランジスタの閾値のばらつきなどに起因する、回路の非対称性による閾値電圧のずれを表している。このように、差動増幅器20は、波形整形機能を有する。このため、差動増幅器20の出力信号VOを用いると、誤動作の少ないフォトンの検出が可能となる。また、デュアルゲートトランジスタ23のゲートの1つは、デュアルゲートトランジスタ24のドレインに接続され、デュアルゲートトランジスタ24のゲートの1つは、デュアルゲートトランジスタ23のドレインに接続されている。これにより、素子の数を特に増やすことなく、差動増幅器20に波形整形機能を盛り込むことが可能となり、図2の特性を得ることができる。図3は、図1のフォトン検出回路10における信号の例を示すタイミングチャートである。時刻T1において、リセット信号φVMRがハイレベルになると、リセットトランジスタ14が導通し、フォトダイオード12の電圧がほぼリセット電源PRの電圧にリセットされる。時刻T2において、リセット信号φVDRがハイレベルになると、リセットトランジスタ32が導通し、差動増幅器20がリセットされる。この動作は、差動増幅器20を強制的に初期状態出力信号VOがハイレベルにするために行われる。図2を参照して説明したように、差動増幅器20はヒステリシスを持った回路であるので、フォトダイオード12のリセット動作を行って入力電圧差VR-VIが0になっても、出力信号VOが以前のままであるからである。時刻T3において、リセットトランジスタ14がリセットを行っているときに、信号φVMCがハイレベルになる。すると、スイッチトランジスタ36が導通し、入力ノードN1と入力ノードN2との間が短絡される。これにより、参照電圧保持容量34の電圧ノードN2の電圧がフォトダイオード12の出力電圧ノードN1の電圧及びリセット電源PRの電圧とほぼ同電圧にリセットされる。その後、リセット信号φVMR及びφVDRをローレベルにする。時刻T4において、信号φVMCをローレベルにすると、スイッチトランジスタ36がオフになる。この状態でフォトンの飛来を待つ。時刻T5において、フォトンがフォトダイオードに飛来しPH、フォトンにより発生した電子がフォトダイオード12に蓄積され、その結果、フォトダイオード12の電圧VIが変動する。差動増幅器20の入力電圧差VR-VIが所定の閾値VTHを超えるので、出力信号VOが反転する。このように、図1の回路で1個のフォトンを検出するためには、差動増幅器20に入力される電圧差がVTHを超える必要がある。このため、フォトダイオード12が有する固有の容量と寄生容量との合成容量をC、電荷素量をeとすると、入力電圧差ΔVが、ΔV=e/C>VTHという条件を満たす必要がある。また入力電圧差VR-VIが0の状態で、差動増幅器20を強制リセットするためには、VTL<0という条件を満たす必要もある。半導体微細加工技術を用いることによりフォトダイオード12の容量Cを極力小さくすると、1個のフォトンで発生した1個の電子で発生する電圧を、数百μV~数mVまで高めることができる。また、精密な不純物濃度制御技術や原子レベルの膜厚制御技術などにより、トランジスタ等の特性ばらつきも極力小さくすると、上記の条件を満たすことは可能である。これは、差動増幅器20を用いたことから得られる効果である。差動増幅器20内の近接する半導体素子のばらつきは極めて少なく、かつ、差動形式となっているからである。通常の増幅器を用いる場合には、チップ全域又はウエハ全域にわたって素子のばらつきが低いことが要求されるのに対して、有利であるということができる。また、従来のようにフォトンの飛来とともに発生する過渡的な現象をとらえるのではなく、フォトダイオードに蓄積された電子による電圧変動を検出することが可能となる。この結果、カウンタを駆動するための増幅器の駆動能力を抑えることが可能となり、低消費電力の増幅器を用いることが可能となる。具体的には、フォトンカウントに必要な最短の周期に合わせて、カウンタを駆動するに足る出力電流が得られるように、差動増幅器20に流す電流を電流源トランジスタ26のパラメータで決定すればよいこととなる。図1の回路では、フォトダイオード12の飽和電子数はフォトン1個であればよいので、フォトダイオードを小型にすることが可能になる。また、フォトダイオード12のリセット電圧は、フォトン1個分をリセットする振幅があれば十分であるので、100mVもあれば十分である。差動増幅器20への入力電圧差は、大きくても数mVであるので、電源電圧も極めて低くすることができ、更に低消費電力化が可能となる。図1のフォトン検出回路10と出力選択回路とで構成された画素を、マトリクス状に配置し、所定の周期で走査して各画素の出力パルスをカウントすれば、低消費電力で誤動作の少ないフォトンカウント型のイメージセンサを実現できる。なお、図1ではデュアルゲートトランジスタ23,24を用いたが、これに代えて、通常のトランジスタ2個を直列に接続して用いてもよい。この場合、一方のトランジスタのゲートを入力ノードとして、もう一方のトランジスタのゲートを正帰還をかけるために用いる。そうすることで、構成素子の数は増加するが、汎用のトランジスタを用いることができ、設計加工が容易にできる。また、図1では、フォトダイオード12の出力を差動増幅器20に直接入力する形態をとったが、初段を正帰還の機能のない通常の差動増幅器とし、次段を差動増幅器20としてもよい。そうすることで増幅度が増加するので、フォトダイオード12の出力信号が微弱であってもフォトンカウントができるようになる。また、図1では差動増幅器20に電界効果トランジスタを用いたが、バイポーラトランジスタを用いてもよい。そうすることで、閾値電圧のばらつきが少なくなり、更に誤動作の少ないフォトンカウントが可能になる。図4は、本発明の実施形態に係るフォトン検出部60の構成例を示すブロック図である。図4のフォトン検出部60は、図1のフォトン検出回路10と、セルフリセット回路40とを有する。フォトン検出回路10の出力信号VOは、セルフリセット回路40に入力信号VDIとして入力される。セルフリセット回路40の出力信号VD1は、フォトン検出回路10にリセット信号φVMR,φVDRとして入力される。セルフリセット回路40の出力信号VD2は、フォトン検出回路10に信号φVMCとして入力される。このように、図1のフォトン検出回路10をセルフリセット回路40と組み合わせて用いてもよい。図5は、図4のセルフリセット回路40の構成例を示すブロック図である。セルフリセット回路40は、微分回路42と、インバータ44,46,48を有する。微分回路42は、容量51と、抵抗52とを有する。インバータ44は、電源PIVとグラウンドとの間に直列に接続された、PMOSpchannelmetaloxidesemiconductorトランジスタ53と、NMOSトランジスタ54とを有する。同様に、インバータ46は、PMOSトランジスタ55と、NMOSトランジスタ56とを有し、インバータ48は、PMOSトランジスタ57と、NMOSトランジスタ58とを有する。微分回路42は、入力信号VDIの微分信号V1を出力する。インバータ44は、微分信号V1を反転するとともに波形整形して、得られた出力信号VD1を出力する。インバータ46は出力信号VD1を反転して出力し、インバータ48はインバータ46の出力を反転して、出力信号VD2として出力する。図6は、図4のフォトン検出部60における信号の例を示すタイミングチャートである。図1、図4、及び図5を参照して説明する。時刻T21では、リセット信号φVMR,φVDR出力信号VD1によって初期リセットが行われる。このとき、フォトダイオード12のリセットと同時に、差動増幅器20の強制リセットが行われ、出力信号VOがハイレベルになる。その所定の時間後に、φVMC出力信号VD2によってスイッチトランジスタ36が導通し、フォトン待機状態となる。時刻TP22でフォトンが飛来すると、出力信号VOが反転する。この出力信号VOを受けたセルフリセット回路40は、時刻T23において出力信号VD1としてパルスを出力し、フォトダイオード12及び差動増幅器20のリセットを行う。その後、セルフリセット回路40は、出力信号VD2としてパルスを出力し、スイッチトランジスタ36を導通させ、再びフォトン待機状態となる。このような、フォトン検出回路10の出力信号VOによってフォトン検出回路10自身がリセットされる動作を、セルフリセット動作と称する。時刻TP24でフォトンが飛来すると、出力信号VOが反転し、同様にセルフリセット動作が行われ、再びフォトン待機状態となる。このように、フォトン検出部60は、フォトンの飛来毎に、出力信号VOとしてパルスを出力する。これをカウンタでカウントすれば、容易にフォトンカウントを行うことができる。図7は、本発明の実施形態に係る画素70の構成例を示すブロック図である。図7の画素70は、図4のフォトン検出部60と、非同期カウンタ72と、メモリ74とを有する。本発明の実施形態に係るイメージセンサは、複数の画素70を有し、これらの複数の画素70は、半導体基板上に例えばマトリクス状に形成される。フォトン検出部60は、出力信号VOを非同期カウンタ72に出力する。非同期カウンタ72は、出力信号VOのパルスをカウントし、カウント値CVをメモリ74に出力する。メモリ74は、読み出し/書き込み切り替え信号R/W信号RWSが書き込みを示している時には、カウント値CVを格納する。選択線82は画素70の各行に配置されており、データ線84は画素70の各列に配置されている。メモリ74は、選択線82によって選択されている場合であって、R/W信号RWSが読み出しを示している時には、格納している値をデータ線84に出力する。フォトン検出部60及び非同期カウンタ72にはフレーム毎にフレームリセット信号φVRが入力され、この信号はフォトン検出部60及び非同期カウンタ72をリセットする。フレームリセット時には、フレームリセット信号φVRは、フォトン検出回路10にリセット信号φVMRとして入力される。フォトン検出回路10を強制的にリセットした後には、フレームリセット信号φVRはフォトン検出回路10には入力されなくなり、セルフリセット回路40の出力信号VD1がリセット信号φVMRとしてフォトン検出回路10に入力される。このように、フレームリセット信号φVRは、フレームリセット動作のためにハイレベルになる期間付近でのみ、フォトン検出回路10に入力される。図8は、図7の画素70における信号の例を示すタイミングチャートである。ここでは、第N行第M列N及びMは2以上整数の画素の信号を例として示している。時刻TF1から時刻TF2までが1フレーム分の期間である。時刻TF1では、フレームリセット信号φVRが立ち上がり、イメージセンサの全ての画素70のフォトン検出部60及び非同期カウンタ72をリセットする。この動作をフレームリセットと呼ぶ。フレームリセット完了後、フォトンの待機状態になり蓄積が開始される。時刻TP1,TP2,TP3,TP4,TP5,及びTP6のそれぞれでフォトンが飛来し、フォトン検出部60は非同期カウンタ72にパルスを送出するので、非同期カウンタ72のカウント値はフォトンの飛来毎にインクリメントされる。図8の場合は、カウント値CV=6となる。次に、時刻TWでは、R/W信号RWSが書き込みWを示す。メモリ74は、カウント値CVを格納する。その後、時刻TF2では、再びフレームリセット信号φVRが立ち上がり、フレームリセットが行われる。第fフレームの蓄積期間ATにおいては、その前の第f-1フレームのデータDT=3がメモリ74に格納されている。このデータは、図8に示すように、第N行選択線から第N行データ書出パルスが来たタイミングで、第M列データ線を介して伝送される。第fフレームの蓄積期間中にカウントされたフォトンの数のデータDT=6は、次の第f1フレーム期間中に同様に伝送される。このように、あるフレームの所定の蓄積時間中に入射したフォトンの数をカウントし、そのデータをメモリに保持して次のフレームで書き出すという動作を繰り返すことで、フォトンカウント型の撮像素子が実現できる。本実施形態では、全画素の蓄積時間を同一時刻から開始し、同一時刻で終わることができるので、所謂グローバルシャッタ動作が可能となる。なお、本実施形態のイメージセンサを半導体基板に形成する場合には、通常のCMOSセンサプロセスにより全ての素子を基板の同一面に形成してもよいし、裏面照射型のCMOSセンサプロセスにより、機能素子を基板の表面に形成し、フォトダイオードを基板の裏面に形成してもよい。また、1画素のトランジスタ数は比較的多いので、本実施形態のイメージセンサを作成する場合は、3次元実装などの方法で積層構造にしてもよく、そうすることにより1画素の面積を小さくすることができる。また、本実施形態のカウンタ及びメモリとしてマルチレベルセルを有するメモリを用いると、画素を小さくすることができる。以上のように、本実施形態によると、光電変換部と参照電圧保持容量を同時にリセットし、光電変換部と参照電圧保持容量の電位差を波形整形機能を有する差動増幅器で増幅することで、フォトン1個をカウントをするもので、従来に比べ低消費電力で誤動作の少ないフォトンカウント型イメージセンサを実現することができる。また、本発明ではフォトンの検出と同時に、光電変換部をリセットする機能を有するセルフリセット回路を備えたフォトンカウントユニット、カウンタ、メモリにより構成された画素を2次元マトリクス状に配置することで、所定時間のフレームレートで動画をグローバルシャッタ方式で撮像できることができるフォトンカウント型のイメージセンサを実現できる。本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。"