入力電圧を駆動信号に変換し、負荷に供給する負荷駆動回路であって、その2次巻き線側に前記負荷が接続されるメイントランスと、前記負荷の電気的状態を示す検出信号と所定の第1基準電圧との誤差に応じたフィードバック信号を生成する第1誤差増幅器と、電流生成用トランジスタと、前記電流生成用トランジスタと固定電圧端子の間に設けられた電流生成用抵抗と、その第1入力端子に前記電流生成用トランジスタと前記電流生成用抵抗の接続点の電位が入力され、その第2入力端子に所定の第2基準電圧が入力され、その出力端子が前記電流生成用トランジスタの制御端子に接続された第2誤差増幅器と、前記電流生成用トランジスタと前記電流生成用抵抗の接続点と、前記第1誤差増幅器の出力端子の間に設けられた調節用抵抗と、前記電流生成用トランジスタに流れる周波数制御電流に応じた充電電流によってキャパシタを充電する状態と、前記キャパシタを放電する状態を繰り返し、充放電の遷移と同期したエッジを有するパルス周波数変調信号を出力するオシレータと、前記パルス周波数変調信号にもとづき前記メイントランスの1次巻き線を駆動するメイントランス駆動部と、を備えることを特徴とする負荷駆動回路。前記オシレータは、一端の電位が固定されたキャパシタと、前記電流生成用トランジスタに流れる周波数制御電流に比例した充電電流を前記キャパシタに供給する充電回路と、前記キャパシタと固定電圧端子の間に設けられた放電用トランジスタと、前記キャパシタの他端に生ずる電圧が所定のしきい値電圧に達すると、セット信号をアサートするピーク検出コンパレータと、前記セット信号がアサートされてから、ある遅延時間の経過後に、リセット信号をアサートする最大デューティ比設定回路と、前記セット信号と前記リセット信号がアサートされるたびにレベルが遷移する出力信号を生成し、前記放電用トランジスタの制御端子に出力するフリップフロップと、を含むことを特徴とする請求項1に記載の負荷駆動回路。前記最大デューティ比設定回路は、遅延時間を前記周波数制御電流に反比例するように調節することを特徴とする請求項2に記載の負荷駆動回路。前記最大デューティ比設定回路は、前記遅延時間に下限値を設定することを特徴とする請求項3に記載の負荷駆動回路。前記メイントランス駆動部は、前記メイントランスの1次巻き線と接続されるハーフブリッジ回路と、前記ハーフブリッジ回路のハイサイドトランジスタを駆動するハイサイドドライバと、前記ハーフブリッジ回路のローサイドトランジスタを駆動するローサイドドライバと、その2次巻き線が、前記ハイサイドドライバおよび前記ローサイドドライバと接続されるパルストランスと、前記パルストランスの1次巻き線に、前記パルス周波数変調信号に応じた駆動パルスを印加するパルストランス駆動部と、を含むことを特徴とする請求項1から4のいずれかに記載の負荷駆動回路。前記パルストランスの2次巻き線、前記ハイサイドドライバ、前記ローサイドドライバ、前記ハーフブリッジ回路および前記メイントランスの1次巻き線は、1次領域に配置され、その他の構成要素は、前記1次領域と絶縁された2次領域に配置されることを特徴とする請求項5に記載の負荷駆動回路。前記負荷は蛍光ランプであり、前記負荷駆動回路は、前記メイントランスの2次巻き線に生ずる駆動信号によって、前記負荷を駆動することを特徴とする請求項1から6のいずれかに記載の負荷駆動回路。前記負荷は発光ダイオードであり、前記メイントランスの2次巻き線は、それぞれの一端が接地され、極性が反対となるように設けられた第1コイルと第2コイルを含み、前記負荷駆動回路は、一端が接地された出力キャパシタと、前記第1コイルの他端と前記出力キャパシタの他端の間に設けられた第1ダイオードと、前記第2コイルの他端と前記出力キャパシタの他端の間に設けられた第2ダイオードと、をさらに備え、前記出力キャパシタによって平滑化された駆動信号によって、前記発光ダイオードを駆動することを特徴とする請求項1から6のいずれかに記載の負荷駆動回路。発光デバイスと、前記発光デバイスを駆動する請求項1から6のいずれかに記載の負荷駆動回路と、を備えることを特徴とする発光装置。前記発光デバイスは、蛍光ランプであることを特徴とする請求項9に記載の発光装置。前記発光デバイスは、発光ダイオードであることを特徴とする請求項9に記載の発光装置。液晶パネルと、前記液晶パネルの背面にバックライトとして配置される請求項9から11のいずれかに記載の発光装置と、を備えることを特徴とするディスプレイ装置。入力電圧を駆動信号に変換し、負荷に供給する負荷駆動回路であって、その2次巻き線側に前記負荷が接続されるメイントランスと、前記負荷の電気的状態を示す検出信号と所定の第1基準電圧との誤差に応じたフィードバック信号を生成する第1誤差増幅器と、前記フィードバック信号に応じた周波数を有するパルス周波数変調信号を生成するオシレータと、消灯期間と点灯期間を指示するパルス変調されたバースト調光制御信号を受け、前記バースト調光制御信号が前記消灯期間を示すとき、前記検出信号が入力される端子に電流を供給し、前記フィードバック信号のレベルが、前記オシレータの周波数が高くなるように変化させるバースト用電流源と、前記フィードバック信号を所定のしきい値電圧と比較し、比較結果に応じたバースト信号を生成するコンパレータと、前記バースト信号が第1レベルのとき、前記パルス周波数変調信号にもとづき前記メイントランスの1次巻き線を駆動し、前記バースト信号が第2レベルのとき、前記メイントランスの1次巻き線の駆動を停止するメイントランス駆動部と、を備えることを特徴とする負荷駆動回路。前記メイントランス駆動部は、消灯期間から点灯期間に遷移するとき、前記メイントランスの1次巻き線に供給する駆動パルスのデューティ比を時間とともに増加させることを特徴とする請求項13に記載の負荷駆動回路。前記メイントランス駆動部は、点灯期間から消灯期間に遷移するとき、前記メイントランスの1次巻き線に供給する駆動パルスのデューティ比を時間とともに低下させることを特徴とする請求項13または14に記載の負荷駆動回路。前記オシレータは、前記パルス周波数変調信号に加えて、それと同期したランプ波形を有する周期信号を出力するよう構成され、前記負荷駆動回路は、前記バースト信号のレベル遷移を契機として時間とともに電圧レベルが変化するスロープ電圧を生成するスロープ電圧生成部と、前記スロープ電圧を前記周期信号と比較し、時間とともにデューティ比が変化するパルス幅変調信号を生成するパルス幅変調コンパレータと、をさらに備え、前記メイントランス駆動部は、前記パルス幅変調信号にもとづき前記駆動パルスのデューティ比を変化させることを特徴とする請求項14または15に記載の負荷駆動回路。前記スロープ電圧生成部は、一端の電位が固定されたキャパシタと、前記バースト信号のレベル遷移を契機として、前記キャパシタを充電する状態と放電する状態とが交互に切りかえられる充放電回路と、を含み、前記キャパシタに生ずる電圧を前記スロープ電圧として出力することを特徴とする請求項16に記載の負荷駆動回路。入力電圧を駆動信号に変換し、負荷に供給する負荷駆動回路であって、その2次巻き線側に前記負荷が接続されるメイントランスと、前記負荷の電気的状態を示す検出信号と所定の第1基準電圧との誤差に応じたフィードバック信号を生成する第1誤差増幅器と、前記フィードバック信号に応じた周波数を有するパルス周波数変調信号を生成するオシレータと、消灯期間と点灯期間を指示するパルス変調されたバースト調光制御信号を受け、前記バースト調光制御信号が前記消灯期間を示すとき、前記検出信号が入力される端子に電流を供給し、前記フィードバック信号のレベルが、前記オシレータの周波数が高くなるように変化させるバースト用電流源と、前記パルス周波数変調信号にもとづき前記メイントランスの1次巻き線を駆動するメイントランス駆動部と、を備え、前記メイントランス駆動部は、消灯期間から点灯期間に遷移するとき、前記メイントランスの1次巻き線に供給する駆動パルスのデューティ比を時間とともに増加させ、点灯期間から消灯期間に遷移するとき、前記駆動パルスのデューティ比を時間とともに低下させることを特徴とする負荷駆動回路。前記オシレータは、前記パルス周波数変調信号に加えて、それと同期したランプ波形を有する周期信号を出力するよう構成され、前記負荷駆動回路は、前記バースト調光制御信号のレベル遷移を契機として時間とともに電圧レベルが変化するスロープ電圧を生成するスロープ電圧生成部と、前記スロープ電圧を前記周期信号と比較し、時間とともにデューティ比が変化するパルス幅変調信号を生成するパルス幅変調コンパレータと、をさらに備え、前記メイントランス駆動部は、前記パルス幅変調信号にもとづき、前記駆動パルスのデューティ比を変化させることを特徴とする請求項18に記載の負荷駆動回路。前記スロープ電圧生成部は、一端の電位が固定されたキャパシタと、前記バースト調光制御信号のレベル遷移を契機として、前記キャパシタを充電する状態と放電する状態とが交互に切りかえられる充放電回路と、を含み、前記キャパシタに生ずる電圧を、前記スロープ電圧として出力することを特徴とする請求項19に記載の負荷駆動回路。前記負荷は蛍光ランプであり、前記負荷駆動回路は、前記メイントランスの2次巻き線に生ずる駆動信号によって、前記負荷を駆動することを特徴とする請求項13から20のいずれかに記載の負荷駆動回路。前記負荷は発光ダイオードであり、前記メイントランスの2次巻き線は、それぞれの一端が接地され、極性が反対となるように設けられた第1コイルと第2コイルを含み、前記負荷駆動回路は、一端が接地された出力キャパシタと、前記第1コイルの他端と前記出力キャパシタの他端の間に設けられた第1ダイオードと、前記第2コイルの他端と前記出力キャパシタの他端の間に設けられた第2ダイオードと、をさらに備え、前記出力キャパシタによって平滑化された駆動信号によって、前記発光ダイオードを駆動することを特徴とする請求項13から20のいずれかに記載の負荷駆動回路。発光デバイスと、前記発光デバイスを駆動する請求項13から20のいずれかに記載の負荷駆動回路と、を備えることを特徴とする発光装置。前記発光デバイスは、蛍光ランプであることを特徴とする請求項23に記載の発光装置。前記発光デバイスは、発光ダイオードであることを特徴とする請求項23に記載の発光装置。液晶パネルと、前記液晶パネルの背面にバックライトとして配置される請求項23から25のいずれかに記載の発光装置と、を備えることを特徴とするディスプレイ装置。1負荷の電気的状態を調節する方法としては、パルス幅変調PWM方式やパルス周波数変調PFM方式が知られている。PFM制御では、負荷に供給される信号の周波数がある範囲内でダイナミックに変動するが、セットの設計の観点からは、周波数変動範囲を自由に設定できることが望ましい。本発明はこうした状況においてなされたものであり、そのある態様の例示的な目的のひとつは、周波数の変動範囲を調節可能な負荷駆動回路の提供にある。2また負荷が発光素子である場合に、その輝度を調節する方法として、点灯期間と消灯期間を交互に繰り返し、そのデューティ比を変化させるバースト調光が知られている。本発明はこうした状況においてなされたものであり、そのある態様の例示的な目的のひとつは、PFM制御とバースト調光を併用可能な負荷駆動回路の提供にある。1.本発明のある態様は、入力電圧を駆動信号に変換し、負荷に供給する負荷駆動回路に関する。負荷駆動回路は、その2次巻き線側に負荷が接続されるメイントランスと、負荷の電気的状態を示す検出信号と所定の第1基準電圧との誤差に応じたフィードバック信号を生成する第1誤差増幅器と、電流生成用トランジスタと、電流生成用トランジスタと固定電圧端子の間に設けられた電流生成用抵抗と、その第1入力端子に電流生成用トランジスタと電流生成用抵抗の接続点の電位が入力され、その第2入力端子に所定の第2基準電圧が入力され、その出力端子が電流生成用トランジスタの制御端子に接続された第2誤差増幅器と、電流生成用トランジスタと電流生成用抵抗の接続点と、第1誤差増幅器の出力端子の間に設けられた調節用抵抗と、電流生成用トランジスタに流れる周波数制御電流に応じた充電電流によってキャパシタを充電する状態と、キャパシタを放電する状態を繰り返し、充放電の遷移と同期したエッジを有するパルス周波数変調信号を出力するオシレータと、パルス周波数変調信号にもとづきメイントランスの1次巻き線を駆動するメイントランス駆動部と、を備える。第2基準電圧をVRT、電流生成用抵抗の抵抗値をRRTと書くとき、電流生成用抵抗に流れる電流IRTは、IRT=VRT/RRTで与えられる。また、フィードバック信号の電圧レベルをVFB、調整用抵抗の抵抗値をRADJと書くとき、調整用抵抗に流れる電流IADJは、IADJ=VRT-VFB/RADJで与えられる。電流生成用トランジスタに流れる周波数制御電流ICTは、2つの電流IRT、IADJの和である。ICT=IRTIADJオシレータが発生する周波数変調信号のパルス幅、言い換えれば、パルス周波数変調信号の周波数は、周波数制御電流ICTに応じて変化する。この態様によれば、検出信号が第1基準電圧と一致するように、電流IADJがフィードバックによって調節されるため、パルス周波数変調信号の周波数を、負荷の電気的状態が目標値に近づくように制御することができる。また、周波数の変化する範囲を、調整用抵抗および電流生成用抵抗の抵抗値に応じて調節することができる。オシレータは、一端の電位が固定されたキャパシタと、電流生成用トランジスタに流れる周波数制御電流に比例した充電電流をキャパシタに供給する充電回路と、キャパシタと固定電圧端子の間に設けられた放電用トランジスタと、キャパシタの他端に生ずる電圧が所定のしきい値電圧に達すると、セット信号をアサートするピーク検出コンパレータと、セット信号がアサートされてから、ある遅延時間の経過後に、リセット信号をアサートする最大デューティ比設定回路と、セット信号とリセット信号がアサートされるたびにレベルが遷移する出力信号を生成し、放電用トランジスタの制御端子に出力するフリップフロップと、を含んでもよい。この態様によれば、遅延時間によって周波数変調信号のローレベル期間を設定でき、それをデッドタイムとして利用できる。最大デューティ比設定回路は、遅延時間を周波数制御電流に反比例するように調節してもよい。この場合、パルス周波数変調信号のデューティ比を、その周波数によらず一定に保つことができる。最大デューティ比設定回路は、遅延時間に下限値を設定してもよい。これにより、パルス周波数変調信号の周波数が高くなった場合に、デッドタイムが消失するのを防止でき、回路の信頼性を高めることができる。メイントランス駆動部は、メイントランスの1次巻き線と接続されるハーフブリッジ回路と、ハーフブリッジ回路のハイサイドトランジスタを駆動するハイサイドドライバと、ハーフブリッジ回路のローサイドトランジスタを駆動するローサイドドライバと、その2次巻き線が、ハイサイドドライバおよびローサイドドライバと接続されるパルストランスと、パルストランスの1次巻き線に、パルス周波数変調信号に応じた駆動パルスを印加するパルストランス駆動部と、を含んでもよい。この態様によれば、パルス周波数変調信号のデューティ比を高くすることにより、ハイサイドトランジスタおよびローサイドトランジスタが同時にオフするデッドタイムを短くすることができる。デッドタイムが短くなることにより、ハイサイドトランジスタおよびローサイドトランジスタにおける損失を小さくできる。パルストランスの2次巻き線、ハイサイドドライバ、ローサイドドライバ、ハーフブリッジ回路およびメイントランスの1次巻き線は、1次領域に配置され、その他の構成要素は、1次領域と絶縁された2次領域に配置されてもよい。この場合、検出信号が1次領域と2次領域を跨がないため、フォトカプラなどを用いる必要がなくなり、フィードバックの安定性を高めることができる。負荷は蛍光ランプであってもよい。負荷駆動回路は、メイントランスの2次巻き線に生ずる駆動信号によって、負荷を駆動してもよい。負荷は発光ダイオードであってもよい。メイントランスの2次巻き線は、それぞれの一端が接地され、極性が反対となるように設けられた第1コイルと第2コイルを含んでもよい。負荷駆動回路は、一端が接地された出力キャパシタと、第1コイルの他端と出力キャパシタの他端の間に設けられた第1ダイオードと、第2コイルの他端と出力キャパシタの他端の間に設けられた第2ダイオードと、をさらに備え、出力キャパシタによって平滑化された駆動信号によって、発光ダイオードを駆動してもよい。本発明の別の態様は、発光装置である。この装置は、発光デバイスと、発光デバイスを駆動する上述のいずれかの負荷駆動回路と、を備える。発光デバイスは、蛍光ランプであってもよい。発光デバイスは、発光ダイオードであってもよい。本発明のさらに別の態様は、ディスプレイ装置である。この装置は、液晶パネルと、液晶パネルの背面にバックライトとして配置される上述の発光装置と、を備える。2.本発明の別の態様は、入力電圧を駆動信号に変換し、負荷に供給する負荷駆動回路に関する。負荷駆動回路は、その2次巻き線側に負荷が接続されるメイントランスと、負荷の電気的状態を示す検出信号と所定の第1基準電圧との誤差に応じたフィードバック信号を生成する第1誤差増幅器と、フィードバック信号に応じた周波数を有するパルス周波数変調信号を生成するオシレータと、消灯期間と点灯期間を指示するパルス変調されたバースト調光制御信号を受け、バースト調光制御信号が消灯期間を示すとき、検出信号が入力される端子に電流を供給することにより、オシレータの周波数が高くなるようにフィードバック信号のレベルを変化させるバースト用電流源と、フィードバック信号を所定のしきい値電圧と比較し、比較結果に応じたバースト信号を生成するコンパレータと、バースト信号が第1レベルのとき、パルス周波数変調信号にもとづきメイントランスの1次巻き線を駆動し、バースト信号が第2レベルのとき、メイントランスの1次巻き線の駆動を停止するメイントランス駆動部と、を備える。PFM制御のみでは、負荷に供給する電力をゼロにできない状況がある。この負荷駆動回路によれば、かかる状況においても、メイントランス駆動部がバースト信号にもとづいてメイントランスを間欠的に駆動するため、負荷に供給される電力を間欠的に制御できる。メイントランス駆動部は、消灯期間から点灯期間に遷移するとき、メイントランスの1次巻き線に供給する駆動パルスのデューティ比を時間とともに増加させてもよい。メイントランス駆動部は、点灯期間から消灯期間に遷移するとき、メイントランスの1次巻き線に供給する駆動パルスのデューティ比を時間とともに低下させてもよい。PFM制御に加えて、PWM制御を併用することにより、負荷電流のオーバーシュートおよび/またはトランスの音鳴きを抑制することができる。オシレータは、パルス周波数変調信号に加えて、それと同期したランプ波形を有する周期信号を出力するよう構成されてもよい。負荷駆動回路は、バースト信号のレベル遷移を契機として時間とともに電圧レベルが変化するスロープ電圧を生成するスロープ電圧生成部と、スロープ電圧を周期信号と比較し、時間とともにデューティ比が変化するパルス幅変調信号を生成するパルス幅変調コンパレータと、をさらに備えてもよい。メイントランス駆動部は、パルス幅変調信号にもとづき、駆動パルスのデューティ比を変化させてもおよい。スロープ電圧生成部は、一端の電位が固定されたキャパシタと、バースト信号のレベル遷移を契機として、キャパシタを充電する状態と放電する状態とが交互に切りかえられる充放電回路と、を含み、キャパシタに生ずる電圧をスロープ電圧として出力してもよい。本発明の別の態様も、入力電圧を駆動信号に変換し、負荷に供給する負荷駆動回路に関する。この負荷駆動回路は、その2次巻き線側に負荷が接続されるメイントランスと、負荷の電気的状態を示す検出信号と所定の第1基準電圧との誤差に応じたフィードバック信号を生成する第1誤差増幅器と、フィードバック信号に応じた周波数を有するパルス周波数変調信号を生成するオシレータと、消灯期間と点灯期間を指示するパルス変調されたバースト調光制御信号を受け、バースト調光制御信号が消灯期間を示すとき、検出信号が入力される端子に電流を供給することにより、オシレータの周波数が高くなるようにフィードバック信号のレベルを変化させるバースト用電流源と、パルス周波数変調信号にもとづきメイントランスの1次巻き線を駆動するメイントランス駆動部と、を備えてもよい。メイントランス駆動部は、消灯期間から点灯期間に遷移するとき、メイントランスの1次巻き線に供給する駆動パルスのデューティ比を時間とともに増加させ、点灯期間から消灯期間に遷移するとき、駆動パルスのデューティ比を時間とともに低下させる。この態様によれば、バースト調光の点灯期間と消灯期間の切りかえに際して、PFM制御とPWM制御を併用することにより、負荷電流のオーバーシュートおよび/またはトランスの音鳴きを抑制することができる。オシレータは、パルス周波数変調信号に加えて、それと同期したランプ波形を有する周期信号を出力するよう構成されてもよい。負荷駆動回路は、バースト調光制御信号のレベル遷移を契機として時間とともに電圧レベルが変化するスロープ電圧を生成するスロープ電圧生成部と、スロープ電圧を周期信号と比較し、時間とともにデューティ比が変化するパルス幅変調信号を生成するパルス幅変調コンパレータと、をさらに備えてもよい。メイントランス駆動部は、パルス幅変調信号にもとづき、駆動パルスのデューティ比を変化させてもよい。この場合、パルス周波数変調信号とパルス幅変調信号の周波数を揃え、かつそれらを同期させることができる。これによりメイントランス駆動部における信号処理を簡潔化できる。スロープ電圧生成部は、一端の電位が固定されたキャパシタと、バースト調光制御信号のレベル遷移を契機として、キャパシタを充電する状態と放電する状態とが交互に切りかえられる充放電回路と、を含み、キャパシタに生ずる電圧を、スロープ電圧として出力してもよい。負荷は蛍光ランプであってもよい。負荷駆動回路は、メイントランスの2次巻き線に生ずる駆動信号によって、負荷を駆動してもよい。負荷は発光ダイオードであってもよい。メイントランスの2次巻き線は、それぞれの一端が接地され、極性が反対となるように設けられた第1コイルと第2コイルを含んでもよい。負荷駆動回路は、一端が接地された出力キャパシタと、第1コイルの他端と出力キャパシタの他端の間に設けられた第1ダイオードと、第2コイルの他端と出力キャパシタの他端の間に設けられた第2ダイオードと、をさらに備え、出力キャパシタによって平滑化された駆動信号によって、発光ダイオードを駆動してもよい。本発明の別の態様は、発光装置である。この装置は、発光デバイスと、発光デバイスを駆動する上述のいずれかの負荷駆動回路と、を備える。発光デバイスは、蛍光ランプであってもよい。発光デバイスは、発光ダイオードであってもよい。本発明のさらに別の態様は、ディスプレイ装置である。この装置は、液晶パネルと、液晶パネルの背面にバックライトとして配置される上述の発光装置と、を備える。なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、パルス周波数変調により負荷の電気的状態を調節することができ、周波数の変化範囲を調節することができる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aと部材Bが接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。第1の実施の形態図1は、本発明の第1の実施の形態に係る負荷駆動回路4を備える電子機器1の構成を示す回路図である。負荷2は、たとえばEEFLやCCFLをはじめとする蛍光ランプ、あるいは発光ダイオードLEDなどの発光素子が例示されるが、特に限定はされない。本実施の形態では、負荷2が発光素子であり、負荷駆動回路4および負荷2は発光装置を構成する。この発光装置は、たとえば照明機器や、液晶パネルのバックライトとして利用される。負荷駆動回路4は入力電圧PVINを受け、それを負荷2に適した駆動信号VDRVに変換し、負荷2へと供給する。負荷2が蛍光ランプの場合、駆動信号VDRVは交流信号であり、負荷2がLEDの場合、駆動信号VDRVは直流信号である。負荷駆動回路4は、主として制御IC100、メイントランス駆動部10、メイントランス20、出力回路30、フィードバックライン32を備える。メイントランス20の2次巻き線側には、直接的あるいは間接的に負荷2が接続される。メイントランス20と負荷2の間には、必要に応じて、負荷2の種類や駆動形式に応じたトポロジーを有する出力回路30が設けられる。フィードバックライン32は、負荷2の電気的状態を示す検出信号をフィードバックする。検出信号が示す電気的状態は、負荷駆動回路4による調節対象となるべき状態であり、たとえば負荷2に印加される電圧であってもよいし、負荷2に流れる電流であってもよい。検出信号は、出力回路30から取り出してもよいし、負荷2から直接検出してもよい。本明細書において、電圧を示す検出信号をVS、電流を示す検出信号をISと表記する。図1では、電流を示す検出信号ISがフィードバックされている。つまり負荷駆動回路4はフィードバックによって、負荷2に流れる電流を負荷2である発光素子の目標輝度に応じたレベルに安定化させる。制御IC100は、ひとつの半導体基板に集積化された機能ICである。制御IC100は、I/O端子として、電流検出端子ISIS端子ともいう、フィードバック端子FBFB端子ともいう、電流調節端子RTRT端子ともいう、出力端子N1、N2を有する。また制御IC100は、第1誤差増幅器40、電流生成用トランジスタM3、第2誤差増幅器42、パルストランス駆動部44、オシレータ50を備える。検出信号IS以下、IS信号ともいうは、抵抗RISを介して制御IC100のIS端子へと入力される。第1誤差増幅器IS_EAMP40は、負荷2の電気的状態を示す検出信号ISと所定の第1基準電圧VREFとの誤差に応じたフィードバック信号FBFB信号ともいうを生成する。第1誤差増幅器40の出力端子は、FB端子と接続される。FB端子とIS端子の間には、フィードバックキャパシタCIS_FBが外付けされる。第1誤差増幅器40、抵抗RISおよびキャパシタCIS_FBは、いわゆる積分器を構成する。電流生成用トランジスタM3はNチャンネルMOSFETであり、そのソースはRT端子と接続される。電流生成用抵抗RRTは、RT端子と外部の固定電圧端子接地端子の間に外付けされる。第2誤差増幅器RT_EAMP42の第1入力端子反転入力端子-には、トランジスタM3と抵抗RRTの接続点、つまりRT端子の電位が入力される。また第2誤差増幅器42の第2入力端子非反転入力端子には、所定の第2基準電圧VRTが入力される。第2誤差増幅器42の出力端子は、トランジスタM3の制御端子ゲートに接続される。トランジスタM3と抵抗RRTの接続点RT端子と、第1誤差増幅器40の出力端子RB端子の間には、調節用抵抗RADJが外付けされる。トランジスタM3には、抵抗RRTに流れる電流IRTと、抵抗RADJに流れる電流IADJを合成した周波数制御電流ICTが流れる。電流生成用抵抗RRTに流れる電流IRTは、IRT=VRT/RRT...1で与えられる。調整用抵抗に流れる電流IADJは、IADJ=VRT-VFB/RADJ...2で与えられる。電流生成用トランジスタM3に流れる周波数制御電流ICTは、2つの電流IRT、IADJの和である。ICT=IRTIADJ...3式3に、式1、2を代入すると、式4を得る。ICT=VRT/RRTVRT-VFB/RADJ...4オシレータ50は、トランジスタM3に流れる周波数制御電流ICTに応じた充電電流ICTによって、一端の電位の固定されたキャパシタCCTを充電する充電状態と、キャパシタCCTを放電する放電状態を繰り返す。オシレータ50は、充放電の遷移と同期したエッジを有するパルス周波数変調信号PFM信号S3を出力する。充電電流ICTは、式5で与えられる。ICT={VRT/RRTVRT-VFB/RADJ}={VRT/RRTVRT/RADJ-VFB/RADJ}...5具体的にはオシレータ50は、トランジスタM4~M6、キャパシタCCT、コンパレータ52、最大デューティ設定部54、フリップフロップ56を備える。トランジスタM5、M6は、たとえばミラー比が1のカレントミラー回路を構成しており、周波数制御電流ICTをコピーして折り返す。キャパシタCCTの一端は接地され、その電位は固定されている。カレントミラー回路M5、M6は、充電回路として機能し、充電電流ICTによってキャパシタCCTを充電する。トランジスタM4は、キャパシタCCTを放電するスイッチであり、キャパシタCCTと並列に設けられる。充電状態トランジスタM4がオフの期間、充電状態となり、キャパシタCCTが充電電流ICTで充電される。その結果、キャパシタ電圧VCTは一定の傾きで上昇する。コンパレータ52は、キャパシタCCTに生ずる電圧VCTを、所定のしきい値電圧VCOMPと比較し、キャパシタ電圧VCTがしきい値電圧VCOMPに達すると、その出力信号セット信号S1をアサートハイレベルする。信号S1がアサートされると、フリップフロップ56がセットされ、その出力Qがハイレベルとなる。放電状態出力Qがハイレベルとなると、トランジスタM4がオンし、キャパシタCCTが放電される。そうすると、キャパシタ電圧VCTが接地電圧付近まで低下する。最大デューティ設定部54は、コンパレータ52の出力信号S1がアサートされてからある遅延時間τ経過後にその出力信号リセット信号S2をアサートする。遅延時間τは、充電電流ICTに反比例することが望ましい。たとえば最大デューティ設定部54は、オシレータ50と同様に、キャパシタ、充電回路、コンパレータを含んで構成できる。この場合、容量値、充電電流の値、しきい値電圧の組み合わせによって、遅延時間τを設定できる。なお最大デューティ設定部54は、遅延時間τに下限値を設定することが好ましい。たとえば下限値は200nsである。トランジスタM4がオンしてキャパシタCCTが放電された後、遅延時間τ経過後に、フリップフロップ56はリセットされ、出力信号Qはローレベルとなる。その結果、トランジスタM4はオフし、充電状態に戻る。オシレータ50は、充電状態と放電状態を交互に繰り返す。その結果、キャパシタCCTには、ランプ状の周期信号VCTが発生する。オシレータ50は、フリップフロップ56の出力信号Qに応じた、具体的にはそれを反転したPFM信号S3を出力する。メイントランス駆動部10は、PFM信号S3にもとづき、メイントランス20の1次巻き線を駆動する。メイントランス駆動部10は、ハーフブリッジ回路12、ハイサイドドライバ14、ローサイドドライバ16、パルストランス18、パルストランス駆動部44を含む。ハーフブリッジ回路12は、ハイサイドトランジスタM1、ローサイドトランジスタM2、第1キャパシタC1、第2キャパシタC2を含む。ハイサイドトランジスタM1およびローサイドトランジスタM2は、入力電圧PVINと接地電圧の間に順に直列に設けられる。同様に第1キャパシタC1および第2キャパシタC2も、入力電圧PVINと接地電圧の間に順に直列に設けられる。メイントランス20の1次巻き線の一端は、トランジスタM1とM2の接続点と接続される。またメイントランス20の1次巻き線の他端は、キャパシタC1とC2の接続点と接続される。ハイサイドドライバ14は、ハーフブリッジ回路12のハイサイドトランジスタM1を駆動する。ローサイドドライバ16は、ハーフブリッジ回路12のローサイドトランジスタM2を駆動する。パルストランス18の2次巻き線は、ハイサイドドライバ14およびローサイドドライバ16と接続される。パルストランス18は、第1パルストランス18a、第2パルストランス18bを含む。逆相の駆動パルスN1、N2がパルストランス18の1次巻き線に印加されると、ハイサイドドライバ14とローサイドドライバ16には、交互に駆動パルスが供給される。ハイサイドドライバ14およびローサイドドライバ16は、パルストランス18を介して入力された駆動パルスN1、N2にもとづいて、ハイサイドトランジスタM1とローサイドトランジスタM2を交互にオンオフさせる。パルストランス18の1次巻き線は、出力端子N1、N2と接続される。パルストランス駆動部44は、パルストランス18の1次巻き線に、PFM信号S3に応じた駆動パルスN1、N2を印加する。パルストランス駆動部44は、駆動ロジック部46、出力バッファBUF1、BUF2を備える。駆動ロジック部46は、PFM信号S3を受け、それと同じパルス幅を有し、かつ互いに逆相の駆動パルスN1、N2を発生する。具体的には、PFM信号S3に含まれるパルスを、駆動パルスN1、N2に交互に振り分ける。つまり駆動パルスN1、N2の周波数FOUTは、PFM信号S3の周波数FPFMの1/2となる。出力バッファBUF1、BUF2は、駆動パルスN1、N2を出力端子N1、N2から出力する。以上が負荷駆動回路4の構成である。続いてその動作を説明する。図2は、図1の負荷駆動回路4の動作を示す波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。区間Iにおいて、充電電流ICTは、第1のレベルを有している。周期信号VCTの傾きは、充電電流ICTに比例するため、PFM信号S3のパルス幅THは充電電流ICTに反比例する。TH=VCOMP/ICTまた、PFM信号S3のローレベルの期間TLに対応する遅延時間τも、充電電流ICTに反比例する。したがって、PFM信号S3の周期THTLも充電電流ICTに反比例する。言い換えれば、PFM信号S3の周波数FPFM=1/THTLは、充電電流ICTに比例する。FPFM=K1×ICT...6区間IIにおいて、充電電流ICTが第1レベルより小さな第2レベルとなると、それに比例してPFM信号S3の周波数FPFMは低くなる。PFM信号S3は、交互に駆動パルスN1、N2に振り分けられる。駆動パルスN1がハイレベルの期間、ハイサイドトランジスタM1がオンし、駆動パルスN2がハイレベルの期間、ローサイドトランジスタM2がオンする。その結果、ハイサイドトランジスタM1とローサイドトランジスタM2が交互にオンし、メイントランス20が駆動される。電流IADJは、検出信号ISの電圧レベルVISが第1基準電圧VREFと一致するようにフィードバックによって調節され、それに応じて充電電流ICTの大きさも調節される。充電電流ICTに比例するPFM信号S3の周波数FPFMが調節されると、メイントランス20から負荷2に供給されるエネルギーが調節され、負荷2の電気的状態を目標値に近づけることができる。つまり負荷2の輝度を、PFM制御によって目標値に保つことができる。このようなPFM制御を行う負荷駆動回路4は、PWM制御を行う別の回路に比べて以下の利点を有する。メイントランス20を駆動するためのパワートランジスタを、PWM制御する場合には、パワートランジスタのオン、オフのデューティ比がダイナミックに変化するため、オン時間が短くなると、電力損失が大きくなるというデメリットがある。これに対して図1の負荷駆動回路4は、PFM信号S3が周期のうち、デッドタイムを除く大部分の期間、パワートランジスタがオンするため、損失を大幅に低減することができる。駆動パルスN1とN2がともにローレベルの区間は、ハイサイドトランジスタM1およびローサイドトランジスタM2がともにオフするデッドタイムとなる。このデッドタイムは、最大デューティ設定部54により設定された遅延時間τに他ならない。したがって遅延時間τを短くするほど、パワートランジスタの損失を低減することができる。PWM制御を行う負荷駆動回路では、フルブリッジHブリッジ回路が用いられることが多かった。この要因のひとつとして、電力損失による発熱を分散させるためにパワートランジスタの個数を増やす必要性が挙げられる。これに対して、PFM制御を行う場合には、損失が小さいためハーフブリッジ回路を用いることが可能となり、トランジスタの個数を減らすことができるという利点もある。なお遅延時間τを短くしすぎると、実効的なデッドタイムが消失し、ハイサイドトランジスタM1とローサイドトランジスタM2が同時オンして貫通電流が流れるおそれがある。そこで遅延時間τに下限値を設定することにより、回路の信頼性を高めることができる。これらに加えて、図2の負荷駆動回路4は以下のような利点を有する。式5および6から、PFM信号S3の周波数FPFMは、式7で与えられる。FPFM=K1×{VRT/RRTVRT/RADJ-VFB/RADJ}...7図3は、FB信号の電圧レベルVFBとPFM信号S3の周波数FPFMの関係を示す図である。式7から、直線の傾きは、調整用抵抗RADJに応じて変化させることが分かる。また、Y切片は、電流生成用抵抗RRTに応じて変化させることができる。つまり、図1の負荷駆動回路4によれば、FB信号の電圧範囲が定まれば、調整用抵抗RADJおよび電流生成用抵抗RRTによって、周波数の範囲を自由に決めることが可能となる。図4は、動作周波数と負荷電流ランプ電流ILAMPの関係を示す図である。動作周波数FOUTは、駆動パルスN1、N2の周波数であり、PFM信号S3の周波数FPFMの1/2である。図4に示すように、動作周波数FOUTが高くなるにしたがい、ランプ電流ILAMPは減少する。なお、動作周波数を抵抗RADJ、RRTによって調節することが可能であるため、負荷駆動回路4はランプ電流ILAMPの範囲が調節可能であるともいえる。図1の負荷駆動回路4は、一点鎖線3で囲まれる回路素子が、1次領域に、その他の回路素子が、1次領域と絶縁された2次領域に配置される。したがって、負荷2の状態を示す検出信号を制御IC100にフィードバックするためのフィードバックライン32が、1次領域と2次領域を跨がないため、フォトカプラが不要となる。これにより、フィードバックの安定性が高まるという利点も有する。第2の実施の形態発光デバイスの輝度を調節する方法として、点灯期間と消灯期間を交互に繰り返し、そのデューティ比を変化させるバースト調光が知られている。第2の実施の形態では、上述のPFM制御と組み合わせて、バースト調光を行う技術を説明する。図5は、第2の実施の形態に係る負荷駆動回路4aの一部を示す回路図である。制御IC100aは、バースト調光制御信号以下、PWMIN信号というPWMINが入力されるPWMIN端子を備える。PWMIN信号は、図示しないDPSDigitalSignalProcessorから供給され、ハイレベルが発光期間に、ローレベルが消灯期間に割り当てられる。バースト用電流源60は、PWMIN信号が消灯期間を示すとき、つまりローレベルのとき、IS端子に電流Icを流し込みソース、その電位VISを上昇させる。PWMIN信号が点灯期間を指示するとき、つまりハイレベルのとき、バースト用電流源60の出力電流はゼロとなる。バースト用コンパレータ62は、FB信号の電圧レベルVFBを所定の第1しきい値電圧VTH1と比較し、比較結果に応じたバースト信号S4を出力する。バースト信号S4は、VFB>VTH1のときローレベル、VFB<VTH1のときハイレベルとなる。バースト信号S4は、駆動ロジック部46に入力される。たとえばしきい値電圧VTH1=0.5Vである。駆動ロジック部46は、バースト信号S4がローレベルのとき、駆動パルスN1、N2を出力し、それがハイレベルのとき、駆動パルスN1、N2を停止する。以上が負荷駆動回路4aの基本構成である。続いてその動作を説明する。図6は、図5の負荷駆動回路4aの基本動作を示すタイムチャートである。PWMIN信号がハイレベルの期間、FB信号の電圧レベルVFBは、あるレベルに安定化されている。時刻t1にPWMIN信号がローレベルに遷移すると、IS端子に定電流Icが流し込まれ、FB信号の電圧レベルVFBは低下する。電圧レベルVFBの低下にともない、PFM信号S3の周波数FPFMは低下していき、負荷2の輝度が低下する。時刻t2に電圧レベルVFBがしきい値電圧VTH1より低くなると、バースト信号S4がハイレベルとなり、駆動ロジック部46は、駆動パルスN1、N2を停止する。その結果、負荷2に対する電力供給が停止し、負荷2は消灯する。時刻t3にPWMIN信号がハイレベルに戻ると、バースト用電流源60からの定電流Icが停止し、フィードバック電圧VFBがもとのレベルに向けて上昇し始める。時刻t4にフィードバック電圧VFBがしきい値電圧VTH1を超えると、駆動パルスN1、N2が再び出力される。その後、PFM信号S3の周波数FPFMは、負荷2の輝度が目標値に達するまで上昇する。以上が負荷駆動回路4aの基本動作である。PFM制御を行う負荷駆動回路では、図4に示すように周波数制御のみでランプ電流をゼロにすることができない。そこで、フィードバック電圧VFBとしきい値電圧VTH1の比較結果にもとづきバースト信号S4を生成し、期間t1~t2では、PFM制御により輝度を低下させ、ある程度輝度が低下した後に、バースト信号S4を用いてメイントランス20の駆動を停止する。これにより、消灯期間のランプ電流をゼロとすることができる。図6に示すように、PFM制御とバースト調光を同時に行うと、ランプ電流ILAMPがオーバーシュートし、これがトランスの音鳴きの原因となる場合がある。この現象は特に負荷がEEFLの場合に顕著である。この音鳴きを低減するために、図5の負荷駆動回路4aは、PFM制御に加えて、PWM制御を行う。以下、PWM制御に関する構成を説明する。負荷駆動回路4aは、スロープ電圧生成部64、PWMコンパレータ66をさらに備える。スロープ電圧生成部64は、バースト信号S4のレベル遷移を契機として、時間とともに緩やかに変化するスロープ電圧VPWMCMPを生成する。スロープ電圧生成部64は、キャパシタCPWMCMPと、キャパシタCPWMCMPを充放電する充放電回路68を含む。キャパシタCPWMCMPは、PWMCMP端子に外付けされる。充放電回路68は、バースト信号S4がハイレベルのとき、キャパシタCPWMCMPから電流を引き抜くシンク。反対に、バースト信号S4がローレベルのとき、キャパシタCPWMCMPに電流を供給するソース。たとえば充放電回路68は、ソース電流源68a、シンク電流源68bを含む。ソース電流源68aは、キャパシタCPWMCMPに定電流Idを供給する。シンク電流源68bは、バースト信号S4に応じてオンオフが切りかえ可能であり、オン状態において、定電流Idより大きな電流Ieを、キャパシタCPWMCMPから引き抜く。オシレータ50aは、図1のオシレータ50と電流生成用トランジスタM3、第2誤差増幅器42を機能的に示している。つまりオシレータ50aは、RT端子から制御IC100の外部に流出する周波数制御電流ICTに比例した周波数を有するPFM信号S3を生成するとともに、それと同期したランプ波形を有する周期信号VCTを出力する。PWMコンパレータ66は、周期信号VCTをスロープ電圧VPWMCMPと比較し、パルス幅変調されたPWM信号S5を出力する。PWM信号S5とPFM信号S3は同じ周波数を有し、かつ同期している。駆動ロジック部46は、PWM信号S5とPFM信号S3を演算し、その結果得られる信号を、駆動パルスN1、N2に交互に振り分ける。以上が負荷駆動回路4aのPWM制御に関する説明である。続いて、その動作を説明する。図7は、図5の負荷駆動回路4aの動作を示すタイムチャートである。PWMIN信号がハイレベルに遷移すると、FB信号の電圧レベルVFBが時間とともに上昇し始める。これにともない、PFM信号S3および周期信号VCTの周波数は、時間とともに低下する。時刻t1に電圧VFBがしきい値電圧VTH1に達すると、バースト信号S4がローレベルとなりスロープ電圧VPWMCMPが上昇し始める。PWM信号S5の周波数は、時間とともに低下し、またそのデューティ比も時間とともに増加し、やがて100となる。駆動ロジック部46は、PFM信号S3およびPWM信号S5を論理演算により合成し、駆動パルスN1、N2を生成する。駆動パルスN1、N2の周波数FOUTは時間とともに低下する。またそれらのデューティ比は時間とともに増加していき、やがてPFM信号S3が有する最大デューティ比に達する。バースト信号S4がローレベルに遷移すると、駆動パルスN1、N2によるメイントランス20の駆動が開始する。そして駆動パルスN1、N2の周波数の低下にともない、ランプ電流ILAMPは増加していく。このとき、駆動パルスN1、N2のデューティ比が緩やかに増加していくため、ランプ電流ILAMPの増加は、PWM制御を行わない場合に比べて緩やかとなる。その結果、ランプ電流ILAMPのオーバーシュートを抑制でき、コイルの音鳴きを抑制することができる。バースト信号S4からハイレベルからローレベルに遷移すると、図7の波形図とは反対に、スロープ電圧VPWMCMPが時間とともに低下していき、それに応じてPWM信号S5のデューティ比が時間とともに低下していく。その結果、ランプ電流ILAMPを時間とともに緩やかに減少させ、消灯させることができる。以上が、バースト調光およびPWM制御に関する説明である。変形例上述のように、PWM制御を行う場合には、駆動パルスN1、N2のデューティ比を0~100の範囲で制御することができる。ここで駆動パルスN1、N2のデューティ比がゼロであれば、負荷2には電力が供給されないため、バースト信号S4を用いなくても、ランプ電流ILAMPをゼロにすることができる。このことから、PWM制御を併用する場合には、消灯期間におけるPWM信号S5を0にまで低下させて、駆動ロジック部46に入力するバースト信号S4を省略してもよい。またこの場合には、充放電回路68に対する制御信号として、バースト信号S4ではなく、PWMIN信号を用いればよい。最後に、第1、第2の実施の形態に係る負荷駆動回路の特徴を具備した制御IC100について説明する。図8は、制御IC100bの構成を示すブロック図である。まず、端子ピンについて説明する。1.1電源端子VCC外部からの電源電圧VCCが入力される。1.2スタンバイ端子STB制御IC100bのスタンバイ状態の制御信号が入力される。STB信号がハイレベルのとき、制御IC100bは動作状態、ローレベルのときスタンバイ状態となる。1.3接地端子GND外部からの接地電圧が入力される。1.4抵抗接続端子RTすでに説明した電流生成用抵抗RRTを接続するための端子である。1.5フィードバック端子FBすでに説明した第1誤差増幅器40の出力端子が接続される端子である。1.6電流検出端子IS負荷からの検出信号のうち、負荷電流ランプ電流を示すIS信号がフィードバックされる端子である。1.7電圧検出端子VS負荷からの検出信号のうち、駆動電圧を示す検出信号VS信号ともいうがフィードバックされる端子である。1.8スロープ電圧用端子PWMCMPスロープ電圧生成用のキャパシタCPWMCMPを接続するための端子である。1.9タイマ用端子CPタイマCPタイマ用のキャパシタCCPを接続するための端子である。1.10バースト調光制御端子PWMIN上述したPWMIN信号が入力される端子である。1.11シャットダウン端子SDONシャットダウン用タイマのキャパシタCSDONを接続するための端子である。1.12ソフトスタート端子SSソフトスタート用キャパシタCSSを接続するための端子である。1.13フェイル端子FAIL制御ICが検出したフェイル状態を外部に通知するための端子である。1.14過電圧検出端子COMPSD過電圧保護の対象となる電圧を入力するための端子である。この端子に入力された電圧が、所定のしきい値電圧VTH2を超えると、CPタイマが測定する時間経過後に、回路保護がかかる。1.15過電圧検出端子COMP過電圧保護の対象となる電圧を入力するための端子である。この端子に入力された電圧が、所定のしきい値電圧VTH3を超えると、ただちに回路保護がかかる。1.16パワー接地端子PGND出力段の回路ブロックに供給される接地電圧が入力される端子である。1.17出力端子N1駆動パルスN1を出力するための端子である。1.18出力端子N2駆動パルスN2を出力するための端子である。以上が、入出力ピンに関する説明である。続いて制御IC100bの内部の構成を説明する。基準電圧源70は、STB信号がハイレベルとなると、基準電圧VREFを生成する。基準電圧VREFが立ち上がると、基準電圧源70はスタンバイ低電圧ロックアウトSTB-UVLO解除信号SRをアサートする。ロジックブロック71は、駆動ロジック部46と、ORゲート46aを含む。ORゲート46aは、電流異常状態においてアサートされるISL信号は、電圧異常状態においてアサートされるVSL信号、過電圧状態でアサートされるCOMP信号の少なくともひとつがアサートされると、保護検出信号STをアサートする。オシレータブロック72は、すでに説明したオシレータ50およびPWMコンパレータ66を含む。ドライバブロック73は、すでに説明した出力バッファBUF1、出力バッファBUF2を含む。調光ブロック74は、PWMIN信号を所定のしきい値電圧と比較するコンパレータCLKCOMPを含む。コンパレータCLKCOMPの出力信号は、バースト信号SBとして出力される。このバースト信号SBは、PWMIN信号と同じ意味を持つ。エラーアンプブロック76は、すでに説明した第1誤差増幅器40、バースト用電流源60、バースト用コンパレータ62、充放電回路68を含む。その他、エラーアンプブロック76は以下の回路を含む。第3誤差増幅器VS_EAMP78は、負荷2の電気的状態を示す検出信号VSと所定の第1基準電圧VREFとの誤差に応じたフィードバック信号FBFB信号ともいうを生成する。VS端子とFB端子の間には、キャパシタCVS_FBが外付けされる。第3誤差増幅器78の出力端子と第1誤差増幅器40の出力端子は共通に接続されており、それぞれの出力電圧のうち、低い方が優先されてFB端子に現れる。この構成により制御IC100は、起動直後においては負荷2の電圧が目標値に近づくようにフィードバック制御を行い、その後、負荷電流が目標値に近づくようにフィードバック制御を行う。ISコンパレータ80は、IS信号を所定のしきい値電圧VTH4と比較し、電流異常状態を検出する。ISL信号は、電流異常状態においてアサートされる。VSコンパレータ82は、VS信号を所定のしきい値電圧VTH5と比較し、電圧異常状態を検出する。VSH信号は、電圧異常状態たとえばランプのオープン故障状態においてアサートされる。バースト用電流源60には、保護検出信号STが入力される。後述するが、保護検出信号STは、保護すべき期間においてハイレベルをとる信号である。インバータ84はバースト信号SBを反転する。ORゲート86は、反転されたバースト信号SBは論理反転を示すと、保護検出信号STの論理和を生成する。IS端子には、ダイオードD11を介して電流源90が接続される。スイッチ88は、ORゲート86の出力がハイレベルのときオン、ローレベルのときオフする。スイッチ88がオンすると、電流源90が生成する電流がスイッチ88に引きこまれるため、IS端子の電圧VISは上昇しない。スイッチ88がオフすると、電流源90が生成する電流がIS端子に供給され、その電圧VISが時間とともに上昇する。これにより、上述したバースト調光が行われる。ソフトスタートブロック92は、ソフトスタート電圧VSSを発生するソフトスタート回路94と、タイマ回路96を含む。ソフトスタート回路94は、解除信号SRのアサートを契機として、SS端子に外付けされるキャパシタを充電することにより、時間とともに上昇するソフトスタート電圧VSSを生成する。コンパレータ95は、ソフトスタート電圧VSSがしきい値電圧VTH6まで上昇すると、ソフトスタートの完了を示すSS_END信号をアサートする。ソフトスタート電圧VSSは、第1誤差増幅器40および第3誤差増幅器78に供給される。第1誤差増幅器40は、基準電圧VREFとソフトスタート電圧VSSの低い方と、IS信号の電圧VISとの誤差を増幅する。第3誤差増幅器78は、基準電圧VREFとソフトスタート電圧VSSの低い方と、VS信号の電圧VVSとの誤差を増幅する。これにより、起動時に負荷に供給される電圧および電流が、ソフトスタート電圧VSSに追従して緩やかに上昇する。タイマ回路96は、解除信号SRがアサートされてから、所定時間経過後にアサートされる信号S6を出力する。コンパレータブロック98は、過電圧状態の検出と、フェイル信号の出力を行う。コンパレータ102は、COMMPSD端子の電圧をしきい値電圧VTH8と比較する。カウンタ104は、過電圧状態が所定時間持続すると、COMPSD信号をアサートする。コンパレータ106は、COMP端子の電圧をしきい値電圧VTH9と比較し、過電圧状態が検出されるとCOMP信号をアサートする。出力トランジスタ108のドレインはFAIL端子に接続され、そのゲートにはラッチ信号SLが入力される。ラッチ信号SLは、制御IC100が異常を検出するとアサートハイレベルされる。FAIL端子は、制御IC100の正常状態においてハイインピーダンスとなり、異常状態においてローレベルとなる。タイマブロック110は、保護検出信号STが異常状態ハイレベルを示すとき時間測定を行う。異常状態が、タイマブロック110に設定される時間以上持続すると、フリップフロップ112がセットされる。ORゲート114は、COMPSD信号とフリップフロップ112の出力Qの論理和であるラッチ信号SLを生成する。解除信号SRがアサートされるとフリップフロップ112はリセットされる。ORゲート116は保護検出信号STを、SS_END信号を用いてマスクする。それにより、ソフトスタート完了前における異常の誤検出が防止される。またORゲート116にラッチ信号SLを入力することにより、一旦、ラッチ信号SLがアサートされた後に、繰り返しタイマブロック110が動作するのを防止できる。以上が制御IC100bの構成である。続いて、その周辺回路について説明する。図9は、図8の制御IC100bの周辺回路図である。図9は、負荷2が蛍光ランプの場合を示す。出力回路30は、電圧検出部200、202、電流検出部204、206を含む。電圧検出部200、202はそれぞれ、負荷2の一端P1、P2に生ずる電圧を分圧し、整流することにより、VS信号を生成する。電流検出部204、206は、負荷2に流れる電流を、検出抵抗Rs1、Rs2によって電圧に変換し、それを整流してIS信号を生成する。また、検出抵抗Rs1、Rs2に生ずる電圧は、フィルタ208を介してCOMPSD端子に入力される。これにより、制御IC100bは、ランプ電流の異常を検出できる。この構成によれば、蛍光ランプを好適に駆動することができる。なお図9では、端子P1、P2の間に、負荷2を設ける場合を示すが、端子P1、P2それぞれに、負荷2を接続してもよい。図10は、制御IC100cの周辺回路図である。図10は、負荷2がLEDの場合を示す。図10の制御IC100cは、PWMCMP端子に代えて、あるいはそれに加えて、PWMCOMP端子を備える。PWMCOMP端子は、図8のPWMコンパレータ66が生成するパルス幅変調されたPWM信号S5を出力するために設けられる。出力回路30は、直流変換用の出力回路30aと、電流ドライバ30bを含む。出力回路30aは、整流用ダイオードD1、D2と、出力キャパシタCo、平滑回路31を含む。電流ドライバ30bは、負荷2の経路上に設けられたPWMトランジスタ210および検出電流Rsを含む。検出抵抗Rsには、LED電流に比例した電圧降下が発生する。この電圧降下が、検出信号ISとしてフィードバックされる。また、PWMトランジスタ210のゲートは、ダーリントン接続されたトランジスタQ1、Q2を介して、PWMCOMP端子と接続される。この構成によれば、LEDを好適に駆動できる。図8の制御IC100bにおいて、あるいは別のICにおいて、端子耐圧の向上がユーザから求められる場合がある。この場合に、高耐圧が要求される端子に接続される、トランジスタ、抵抗をはじめとする回路素子の耐圧を高めると、回路面積が増大する。また、耐圧を高めることにより、もとの耐圧の素子と比べて、特性が異なる場合があるため、設計の再検証が必要となる。そこで、ある端子に高耐圧が要求される場合、その端子に接続される内部回路は変更せずに耐圧を高めることができれば便宜である。図11は、保護回路200の構成を示す回路図である。高耐圧が要求されるI/O端子P3は、たとえばRT端子、PWMCMP端子、FB端子、SS端子、SDON端子、CP端子などが例示されるが、特に限定されない。保護回路200は、保護対象のI/O端子P3と内部回路202の間に設けられる。図11には、プッシュプルの出力段を有する内部回路200が示されるが、内部回路の構成はそれに限定されない。保護回路200は、I/O端子P3と内部回路202の出力端子P4の間に設けられたスイッチSW1と、スイッチSW1と並列に設けられた抵抗R1と、内部回路202の出力端子P4と接地端子の間に、カソードが出力端子P4側となる向きで設けられたツェナーダイオードD3と、を備える。スイッチSW1は、I/O端子P3の電圧があるしきい値より低いときにオン、高いときにオフするよう構成される。たとえばスイッチSW1は、ゲートに固定電圧電源電圧VDDが印加され、バックゲートが接地されたNチャンネルMOSFETである。このスイッチSW1は、ある程度耐圧が高い素子を用いる必要がある。ツェナーダイオードD3のツェナー電圧VZは5.5V程度、抵抗R1の抵抗値は100kΩ程度が好ましい。以上が保護回路200の構成である。I/O端子P3の電位が低い状態においては、スイッチSW1がオンするため、I/O端子P3と出力端子P4の間は低いインピーダンスで接続され、保護回路200の影響は無視しうる。I/O端子P3の電位がしきい値より高くなると、スイッチSW1がオフし、出力インピーダンスが高くなる。そして、ツェナーダイオードD3によって出力端子P4の電位がクランプされるとともに、I/O端子P3の電位も、ツェナーダイオードD3および抵抗R1によってクランプされる。このように、図11の保護回路200を用いれば、内部回路200を構成する素子の耐圧を変更することなく、要求耐圧を満たすことができる。またこれにともなう回路面積の増加もごくわずかであるという利点がある。図12は、図10の変形例を示す回路図である。負荷2は、出力回路30aの一方の出力端子と、他方の出力端子の間に設けられる。整流用ダイオードD2は、図10と反対の向きに設けられる。この変形例によっても、LEDを好適に駆動できる。図13は、図10変形例を示す回路図である。図13では、2個の負荷2が駆動される。出力回路30aは、キャパシタCo1~Co3、ダイオードD1~D4を含む。2個の負荷2それぞれのアノードは、出力回路30aの2つの出力端子それぞれと接続される。2個の負荷2のカソードは、電流ドライバ30bのPWMトランジスタ210のドレインに共通に接続される。この変形例によれば、複数のLEDを同時に駆動できる。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。メイントランス駆動部10のトポロジーは図1のそれには限定されない。たとえばパルストランス18を用いずに、ブリッジ回路を直接駆動してもよい。あるいは、ハーフブリッジ回路12に代えて、フルブリッジ回路を用いてもよい。本実施の形態において、ロジック回路のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められることはいうまでもない。