同一基板上に、Pウェルまたは第1のNウェルと、第1のゲート絶縁膜と、第1のゲート電極とを有するMOS型トランジスタと、第1の電位が印加される第2のNウェルと、第2の電位が印加される第2のゲート電極と第2のゲート絶縁膜とを有し、前記第1の電位と第2の電位の電圧差に応答する可変な容量特性を有するMOS型バラクタ素子とが形成された半導体集積回路装置において、前記MOS型バラクタ素子の第2のゲート絶縁膜が、前記MOS型トランジスタの第1のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いことを特徴とする半導体集積回路装置。前記MOS型バラクタ素子の前記第2のゲート電極と前記第2のNウェルとの間に印加される電圧の最大値が、前記MOS型トランジスタに印加されるゲート電圧の最大値よりも低いことを特徴とする請求項1に記載の半導体集積回路装置。前記MOS型トランジスタ及び前記MOS型バラクタ素子が同一の半導体基板の表面に形成されており、前記MOS型トランジスタの第1のゲート絶縁膜及び前記MOS型バラクタ素子の第2のゲート絶縁膜が前記半導体基板上に形成されていることを特徴とする請求項1又は2に記載の半導体集積回路装置。前記MOS型バラクタ素子の前記第2のゲート電極と前記第2のNウェルとの間に印加される電圧は、印加電圧と容量とのカーブの関係の変動範囲をカバーし、且つ、前記MOS型トランジスタに印加されるゲート電圧の最大値よりも低い、ことを特徴とする請求項1、2又は3に記載の半導体集積回路装置。しかしながら、前述の従来の技術には、以下に示すような問題点がある。特許文献1に記載された技術においては、容量値の変化率は制御することができるものの、容量可変範囲を広げることはできず、また、単位面積当たりの容量値を増大させることもできない。また、図5に示すように、容量可変範囲を広げるために不純物濃度を低くすると、最大容量値が大きくなるのではなく、最小容量値が小さくなるため、可変容量範囲は広くなるものの、単位面積当たりの容量値を増加させることはできない。このため、所望の容量値を得るための容量素子の面積が大きいものとなり、場合によっては、新たにバラクタ素子専用のウエルを形成する必要が生じ、レイアウト面積が大きくなってしまう。本発明はかかる問題点に鑑みてなされたものであって、可変容量範囲が広く、単位面積当たりの容量値が大きいMOS型バラクタ素子を備えた半導体集積回路装置を提供することを目的とする。本発明に係る半導体集積回路装置は、同一基板上に、Pウェルまたは第1のNウェルと、第1のゲート絶縁膜と、第1のゲート電極とを有するMOS型トランジスタと、第1の電位が印加される第2のNウェルと、第2の電位が印加される第2のゲート電極と第2のゲート絶縁膜とを有し、前記第1の電位と第2の電位の電圧差に応答する可変な容量特性を有するMOS型バラクタ素子とが形成された半導体集積回路装置において、前記MOS型バラクタ素子の第2のゲート絶縁膜が、前記MOS型トランジスタの第1のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いことを特徴とする。本発明においては、MOS型バラクタ素子の第2のゲート絶縁膜をMOS型トランジスタの第1ゲート絶縁膜よりも薄くすることにより、MOS型バラクタ素子の容量の最大値を大きくすることができる。これにより、単位面積あたりの容量値を増加させることができると共に、このMOS型バラクタ素子の容量可変範囲を広くすることができる。また、前記MOS型バラクタ素子の前記第2のゲート電極と前記第2のNウェルとの間に印加される電圧の最大値が、前記MOS型トランジスタに印加されるゲート電圧の最大値よりも低いことが好ましい。これにより、MOS型トランジスタの特性を確保したまま、MOS型バラクタ素子のゲート絶縁膜が印加される電圧により破壊されることを防止できる。本発明によれば、半導体集積回路装置のMOS型バラクタ素子の可変容量範囲を広くすることができ、単位面積当たりの容量値を大きくすることができる。以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態について説明する。図1a乃至cは、本実施形態に係る半導体集積回路装置を示す断面図であり、aはMOS型のNチャネルトランジスタを示し、bはMOS型のPチャネルトランジスタを示し、cはMOS型バラクタ素子を示す。なお、本実施形態の構成要素のうち、図4a乃至cに示す従来の半導体集積回路装置の構成要素と等価な要素には同じ符号を付し、詳細な説明を省略する。図1a乃至cに示す各素子は、同一の半導体集積回路装置中に設けられたものであり、従って、同一の半導体基板に形成されている。図1a乃至cに示すように、この半導体集積回路装置においては、例えばP型シリコンからなるP型基板PSubが設けられている。そして、このP型基板PSubの表面に、MOS型のNチャネルトランジスタ1、MOS型のPチャネルトランジスタ2及びMOS型のバラクタ素子3が設けられている。図1a及びbに示すNチャネルトランジスタ1及びPチャネルトランジスタ2の構成は、図4a及びbに示す従来の半導体集積回路装置におけるNチャネルトランジスタ1及びPチャネルトランジスタ2の構成と同じである。図1cに示すように、バラクタ素子3において、P型基板PSub、NウエルNW2、n拡散領域N4及びN5、並びにp拡散領域P6の構成は、前述の図4cに示す従来の半導体集積回路装置のバラクタ素子23と同様である。即ち、n拡散領域N4及びN5は、Nチャネルトランジスタ1のn拡散領域N1及びN2並びにPチャネルトランジスタ2のn拡散領域N3と同時に形成されたものである。また、p拡散領域P6は、Nチャネルトランジスタ1のp拡散領域P1及びP2並びにPチャネルトランジスタ2のp拡散領域P3乃至P5と同時に形成されたものである。バラクタ素子3においては、NウエルNW2上にはゲート絶縁膜14が形成されている。そして、このゲート絶縁膜14は、図1a及びbに示すNチャネルトランジスタ1及びPチャネルトランジスタ2のゲート絶縁膜4と同層で形成されており、ゲート絶縁膜14の膜厚はゲート絶縁膜4の膜厚よりも薄くなっている。ゲート絶縁膜14は例えばシリコン酸化膜により形成されており、その膜厚は例えば6.0nmである。なお、Nチャネルトランジスタ1及びPチャネルトランジスタ2のゲート絶縁膜4の膜厚は、例えば8.0nmである。ゲート絶縁膜14上には、例えばポリシリコンからなるゲート電極5が形成されている。このゲート電極5は、図1aに示すNチャネルトランジスタ1のゲート電極5、及び図1bに示すPチャネルトランジスタ2のゲート電極5と同時に形成されたものである。そして、n拡散領域N4及びN5はウエル端子Vbに接続され、ゲート電極5はゲート端子Vg3に接続され、p拡散領域P6は接地電位配線GNDに接続されている。なお、図1a乃至cにおいては、ゲート電極5の直下域にのみゲート絶縁膜4又は14が示されているが、ゲート絶縁膜4及び14はP型基板PSub上における各拡散領域の直上域を除く全領域に形成されていてもよい。なお、本実施形態に係る半導体集積回路装置において、ゲート絶縁膜4とゲート絶縁膜14とは、マルチオキサイドの形成方法により作り分けることができる。例えば、P型基板PSub上に厚さが3.0nmのシリコン酸化膜を形成した後、これをパターニングして、ゲート絶縁膜4を形成する予定の領域のみにこのシリコン酸化膜を残留させる。次に、厚さが6.0nmのシリコン酸化膜を形成し、これをパターニングして、ゲート絶縁膜4及び14を形成する予定の領域のみにこのシリコン酸化膜を残留させる。これにより、ゲート絶縁膜14として厚さが6.0nmのシリコン酸化膜が形成されると共に、前の工程において形成した厚さが3.0nmのシリコン酸化膜が更に成長して、ゲート絶縁膜4として厚さが8.0nmのシリコン酸化膜が形成される。次に、本実施形態に係る半導体集積回路装置の動作について説明する。本実施形態におけるNチャネルトランジスタ1及びPチャネルトランジスタ2の動作は、前述の図4a乃至cに示す従来の半導体集積回路装置と同様である。図2は横軸にゲート端子とウエル端子との間の電圧をとり、縦軸にゲート端子とウエル端子との間の容量をとって、MOS型バラクタ素子の高周波C-V特性を示すグラフ図である。図2に示す破線20は、本実施形態のMOS型バラクタ素子のC-V特性を示し、実線21は、図5の実線21に示す従来の半導体集積回路装置のバラクタ素子のC-V特性を示す。図1c及び図2に示すように、バラクタ素子3において、ゲート端子Vg3とウエル端子Vbとの間に印加する電圧ゲート電圧を変化させることにより、ゲート電極5とNウエルNW2との間の容量を変化させることができる。即ち、ゲート端子Vg3に正電位を印加し、ウエル端子Vbに負電位を印加して、両端子間の電圧を十分に大きくすると、バラクタ素子はアキュムレーション状態となって、バラクタ素子の容量値はほぼゲート絶縁膜14の容量値となり、最大値となる。このとき、MOS型バラクタ素子3のゲート絶縁膜14は、従来のMOS型バラクタ素子23のゲート絶縁膜4よりも薄いため、MOS型バラクタ素子3の最大容量値は、MOS型バラクタ素子23の最大容量値よりも大きくなる。この状態から、ゲート端子Vg3の電位を負に変化させていくと、NウエルNW2におけるゲート電極5の直下域に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量が減少していく。そして、ゲート端子Vg3の電位を十分に低くすると、空乏層の拡がりが飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。このとき、最小容量値は空乏層の厚さによって決まるため、MOS型バラクタ素子3の最小容量値は、MOS型バラクタ素子23の最小容量値とほぼ等しくなる。なお、このとき、MOS型バラクタ素子3に印加するゲート電圧の最大値は、Nチャネルトランジスタ1及びPチャネルトランジスタ2に印加するゲート電圧よりも小さい値とする。例えば、Nチャネルトランジスタ1及びPチャネルトランジスタ2の各端子に印加する電位の範囲を0=GND~3.3V=VDDとするとき、MOS型バラクタ素子3のゲート端子Vg3及びウエル端子Vbに印加する電位の範囲は例えば0~2.5Vとする。本実施形態においては、MOS型バラクタ素子3のゲート絶縁膜14の膜厚がNチャネルトランジスタ1及びPチャネルトランジスタ2のゲート絶縁膜4の膜厚よりも薄いため、MOS型バラクタ素子3の容量の最大値を高くすることができる。これにより、図2に示すように、容量の最大値をCmax、最小値をCminとすると、MOS型バラクタ素子3においては、破線20に示すように、比Cmax/Cminは6.5となる。これは、実線20に示す従来の半導体集積回路装置のMOS型バラクタ素子における比Cmax/Cminの値5.0の1.3倍となる。このように、MOS型バラクタ素子3の容量の最大値を高くすることにより、単位面積当たりの容量値を増加させることができると共に、容量可変範囲を大きくすることができる。また、ゲート絶縁膜14の膜厚を薄くすると、その耐圧が低下するが、本実施形態においては、MOS型バラクタ素子3のゲート端子Vg3及びウエル端子Vbに印加する電位を、Nチャネルトランジスタ1及びPチャネルトランジスタ2の各端子に印加する電位よりも低くすることにより、Nチャネルトランジスタ1及びPチャネルトランジスタ2の特性を維持したまま、ゲート絶縁膜14が破壊されることを防止することができる。Nチャネルトランジスタ1及びPチャネルトランジスタ2においては、オン/オフ制御を行うことが多く、この場合、ゲート電圧の範囲をしきい値電圧が安定する範囲に設定する必要がある。この範囲の幅は例えば3.3Vである。これに対して、MOS型バラクタ素子3においては、ゲート電圧範囲を、ゲート電圧に対して容量値が大きく変化する範囲とすればよいため、C-Vカーブの安定領域を必要以上に含む必要がない。このため、ゲート電圧範囲を、図2に示す電圧範囲25のように、従来の電圧範囲24よりも狭い範囲に設定しても、容量可変範囲が制限されることはない。即ち、従来のMOS型バラクタ素子23図4c参照においては、ゲート端子Vg3とウエル端子Vbとの間の電圧Vgb=Vg-Vbの取り得る値は、-3.3≦Vgb≦3.3Vとなり、その絶対値は|Vgb|≦3.3Vとなるが、本実施形態のMOS型バラクタ素子3においては、-2.5≦Vgb≦2.5Vとなり、|Vgb|≦2.5Vとなる。このため、ゲート絶縁膜14をゲート絶縁膜4よりも薄くしても、電圧により破壊されることがない。また、このとき、図2に示す従来の電圧範囲24の幅は6.6Vとなる。一方、本実施形態の電圧範囲25の幅は5.0Vとなり、従来の電圧範囲24よりも狭くなるが、図2に示すように、電圧範囲25は破線20により示されるC-Vカーブの変動範囲を十分にカバーしており、バラクタ素子3の容量可変範囲が制限されることはない。更に、本実施形態においては、バラクタ素子3におけるゲート絶縁膜14以外の部分を、Nチャネルトランジスタ1及びPチャネルトランジスタ2を形成する工程において同時に形成することができる。また、前述の如く、ゲート絶縁膜4を形成する工程に、各1回の酸化工程及びパターニング工程を追加すれば、ゲート絶縁膜14を形成することができる。このため、本実施形態に係る半導体集積回路装置は、従来の半導体集積回路装置の製造プロセスに大きな修正を加えることなく、製造することができる。なお、本実施形態においては、Nチャネルトランジスタ1及びPチャネルトランジスタ2におけるゲート絶縁膜4の膜厚を1水準8.0nmとしたが、本発明はこれに限定されず、各トランジスタに要求する特性に応じて、ゲート絶縁膜4の膜厚を相互に異ならせて、複数水準設定してもよい。この場合、ゲート絶縁膜14の膜厚は、ゲート絶縁膜4のうち最も薄い膜よりも薄くする。次に、本発明の第2の実施形態について説明する。図3は本実施形態に係る半導体集積回路装置のMOS型バラクタ素子を示す断面図である。図3に示すように、本実施形態に係る半導体集積回路装置においては、Nチャネルトランジスタ1図1a参照、Pチャネルトランジスタ2図1b参照及びMOS型バラクタ素子13が設けられている。Nチャネルトランジスタ1及びPチャネルトランジスタ2の構成は、前述の第1の実施形態と同様である。また、MOS型バラクタ素子13においては、P型基板PSubの表面にNウエルNW2が形成されている。また、このNウエルNW2上にはゲート絶縁膜14が形成されている。このゲート絶縁膜14は前述の第1の実施形態におけるゲート絶縁膜14と同じものであり、例えば膜厚が6.0nmのシリコン酸化膜により形成されている。そして、ゲート絶縁膜14上には、ゲート電極5が形成されている。また、P型基板PSubの表面に垂直な方向から見て、NウエルNW2の表面におけるゲート電極5を挟む2ヶ所の領域には、夫々p拡散領域P7及びP8が形成されている。このp拡散領域P7及びP8においては、P型不純物として例えばBボロンが注入されている。更に、NウエルNW2の表面におけるゲート電極5の直下域並びにp拡散領域P7及びP8から離隔した領域には、n拡散領域N6が形成されている。更にまた、P型基板PSubの表面におけるNウエルNW2が形成されていない領域の一部には、p拡散領域P9が形成されている。そして、ゲート電極5はゲート端子Vg3に接続され、n拡散領域N6はウエル端子Vbに接続され、p拡散領域P7及びP8並びにP9は接地電位配線GNDに接続されている。次に、本実施形態に係る半導体集積回路装置の動作について説明する。図3に示すように、バラクタ素子13において、p拡散領域P9に接地電位配線GNDを介して接地電位を印加することにより、P型基板PSubの電位を接地電位とする。そして、ゲート端子Vg3に正電位を印加し、ウエル端子Vbに負電位を印加することにより、NウエルNW2とゲート電極5との間に容量が形成される。そして、ゲート端子Vg3とウエル端子Vbとの間の電圧を変化させることにより、容量値を変化させることができる。また、p拡散領域P7及びP8に接地電位を印加することにより、p拡散領域P7及びP8がNウエルNW2内の正孔を吸収し、バラクタ素子の容量値を安定化することができる。本実施形態における上記以外の動作及び効果は、前述の第1の実施形態と同様である。以上詳述したように、本発明によれば、MOS型バラクタ素子のゲート絶縁膜をMOS型トランジスタのゲート絶縁膜よりも薄くしているため、MOS型バラクタ素子の容量の最大値を大きくすることができ、これにより、バラクタ素子の単位面積あたりの容量値を増加させることができると共に、このMOS型バラクタ素子の容量可変範囲を広くすることができる。上記の実施例の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1同一基板上にMOS型トランジスタ及びMOS型バラクタ素子が形成された半導体集積回路装置において、前記MOS型バラクタ素子のゲート絶縁膜が、前記MOS型トランジスタのゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いことを特徴とする半導体集積回路装置。付記2前記MOS型バラクタ素子に印加されるゲート電圧の最大値が、前記MOS型トランジスタに印加されるゲート電圧の最大値よりも低いことを特徴とする付記1に記載の半導体集積回路装置。付記3前記MOS型トランジスタ及び前記MOS型バラクタ素子が同一の半導体基板の表面に形成されており、前記MOS型トランジスタのゲート絶縁膜及び前記MOS型バラクタ素子のゲート絶縁膜が前記半導体基板上に形成されていることを特徴とする付記1又は2に記載の半導体集積回路装置。