保護素子領域並びに第1及び第2のトランジスタ領域が設定された半導体装置であって、基板と、前記基板上における前記保護素子領域並びに前記第1及び第2のトランジスタ領域に形成された第1導電形の半導体層と、前記保護素子領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第1埋込層と、前記保護素子領域における前記半導体層上に形成された第2導電形の第1ウェルと、前記保護素子領域における前記半導体層上であって、前記第1ウェルから離隔し、前記第1埋込層の直上域に形成された第1導電形の第1コンタクト層と、前記第1ウェル上に形成された第2導電形の第2コンタクト層と、前記第1ウェル上であって、前記第1コンタクト層と前記第2コンタクト層との間に形成された第1導電形の第3コンタクト層と、前記第1埋込層と前記第1コンタクト層との間に形成され、前記第1コンタクト層に接した第1導電形の第1ディープ層と、前記第1のトランジスタ領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第2埋込層と、前記第1のトランジスタ領域における前記半導体層上に形成された第2導電形の第2ウェルと、前記第1のトランジスタ領域における前記半導体層上であって、前記第2ウェルから離隔し、前記第2埋込層の直上域に形成された第1導電形の第4コンタクト層と、前記第2ウェル上に形成された第2導電形の第5コンタクト層と、前記第2ウェル上であって、前記第4コンタクト層と前記第5コンタクト層との間に形成された第1導電形の第6コンタクト層と、前記第2埋込層と前記第4コンタクト層との間に形成され、前記第4コンタクト層に接した第1導電形の第2ディープ層と、前記第2のトランジスタ領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第3埋込層と、前記第2のトランジスタ領域における前記半導体層上に形成された第2導電形の第3ウェルと、前記第2のトランジスタ領域における前記半導体層上であって、前記第3ウェルから離隔し、前記第3埋込層の直上域に形成された第1導電形の第7コンタクト層と、前記第3ウェル上に形成された第2導電形の第8コンタクト層と、前記第3ウェル上であって、前記第7コンタクト層と前記第8コンタクト層との間に形成された第1導電形の第9コンタクト層と、を備え、前記第1ディープ層は、第1部分と、前記第1部分に接し、前記第1部分よりも浅い第2部分と、を有し、前記第2コンタクト層は前記第3コンタクト層にオーミック接続されており、上下方向に延び、前記第1埋込層及び前記第1ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第1埋込層と前記第1ディープ層との間の極小点の値は、上下方向に延び、前記第2埋込層及び前記第2ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第2埋込層と前記第2ディープ層との間の極小点の値よりも低く、前記半導体層の実効的な不純物濃度と同程度であり、前記第7コンタクト層は前記半導体層に接しており、前記第1埋込層と前記第1部分との間には、前記半導体層が介在しており、前記第1コンタクト層と前記第3コンタクト層との間にサージ電流が印加されたときに、前記第1埋込層内を流れる電流は、前記第1埋込層内を介さずに前記半導体層内を流れる電流よりも大きい半導体装置。保護素子領域及びトランジスタ領域が設定された半導体装置であって、基板と、前記基板上における前記保護素子領域及び前記トランジスタ領域の双方に形成された第1導電形の半導体層と、前記保護素子領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第1埋込層と、前記保護素子領域における前記半導体層上に形成された第2導電形の第1ウェルと、前記保護素子領域における前記半導体層上であって、前記第1ウェルから離隔し、前記第1埋込層の直上域に形成された第1導電形の第1コンタクト層と、前記第1ウェル上に形成された第2導電形の第2コンタクト層と、前記第1ウェル上であって、前記第1コンタクト層と前記第2コンタクト層との間に形成された第1導電形の第3コンタクト層と、前記第1埋込層と前記第1コンタクト層との間に形成され、前記第1コンタクト層に接した第1導電形の第1ディープ層と、前記トランジスタ領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第2埋込層と、前記トランジスタ領域における前記半導体層上に形成された第2導電形の第2ウェルと、前記トランジスタ領域における前記半導体層上であって、前記第2ウェルから離隔し、前記第2埋込層の直上域に形成された第1導電形の第4コンタクト層と、前記第2ウェル上に形成された第2導電形の第5コンタクト層と、前記第2ウェル上であって、前記第4コンタクト層と前記第5コンタクト層との間に形成された第1導電形の第6コンタクト層と、前記第2埋込層と前記第4コンタクト層との間に形成され、前記第4コンタクト層に接した第1導電形の第2ディープ層と、を備え、前記第2コンタクト層は前記第3コンタクト層にオーミック接続されており、上下方向に延び、前記第1埋込層及び前記第1ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第1埋込層と前記第1ディープ層との間の極小点の値は、上下方向に延び、前記第2埋込層及び前記第2ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第2埋込層と前記第2ディープ層との間の極小点の値よりも低い半導体装置。保護素子領域及びトランジスタ領域が設定された半導体装置であって、基板と、前記基板上における前記保護素子領域及び前記トランジスタ領域の双方に形成された第1導電形の半導体層と、前記保護素子領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第1埋込層と、前記保護素子領域における前記半導体層上に形成された第2導電形の第1ウェルと、前記保護素子領域における前記半導体層上であって、前記第1ウェルから離隔し、前記第1埋込層の直上域に形成された第1導電形の第1コンタクト層と、前記第1ウェル上に形成された第2導電形の第2コンタクト層と、前記第1ウェル上であって、前記第1コンタクト層と前記第2コンタクト層との間に形成された第1導電形の第3コンタクト層と、前記第1埋込層と前記第1コンタクト層との間に形成され、前記第1コンタクト層に接した第1導電形の第1ディープ層と、前記トランジスタ領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第2埋込層と、前記トランジスタ領域における前記半導体層上に形成された第2導電形の第2ウェルと、前記トランジスタ領域における前記半導体層上であって、前記第2ウェルから離隔し、前記第2埋込層の直上域に形成された第1導電形の第4コンタクト層と、前記第2ウェル上に形成された第2導電形の第5コンタクト層と、前記第2ウェル上であって、前記第4コンタクト層と前記第5コンタクト層との間に形成された第1導電形の第6コンタクト層と、を備え、前記第2コンタクト層は前記第3コンタクト層にオーミック接続されており、前記第4コンタクト層は前記半導体層に接している半導体装置。前記第1ディープ層は、第1部分と、前記第1部分に接し、前記第1部分よりも浅い第2部分と、を有した請求項2または3に記載の半導体装置。前記第1コンタクト層と前記第3コンタクト層との間にサージ電流が印加されたときに、前記第1埋込層内を流れる電流は、前記第1埋込層内を介さずに前記半導体層内を流れる電流よりも大きい請求項2~4のいずれか1つに記載の半導体装置。上下方向に延び、前記第1埋込層及び前記第1ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第1埋込層と前記第1ディープ層との間の極小点の値は、前記半導体層の実効的な不純物濃度と同程度である請求項2~5のいずれか1つに記載の半導体装置。基板と、前記基板上に形成された第1導電形の半導体層と、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の埋込層と、前記半導体層上に形成された第2導電形のウェルと、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第1導電形の第1コンタクト層と、前記ウェル上に形成された第2導電形の第2コンタクト層と、前記ウェル上であって、前記第1コンタクト層と前記第2コンタクト層との間に形成された第1導電形の第3コンタクト層と、前記埋込層と前記第1コンタクト層との間に形成され、前記第1コンタクト層に接した第1導電形のディープ層と、を備え、前記ディープ層は、第1部分と、前記第1部分に接し、前記第1部分よりも浅い第2部分と、を有し、前記第2コンタクト層は前記第3コンタクト層にオーミック接続されており、上下方向に延び、前記埋込層及び前記第2部分を通過する直線に沿った実効的な不純物濃度のプロファイルには、前記埋込層と前記第1部分との間に極小点が存在する半導体装置。前記第1コンタクト層と前記第3コンタクト層との間にサージ電流が印加されたときに、前記埋込層内を流れる電流は、前記埋込層内を介さずに前記半導体層内を流れる電流よりも大きい請求項6記載の半導体装置。前記極小点の値は、前記半導体層の実効的な不純物濃度と同程度である請求項7または8に記載の半導体装置。本発明の目的は、ホールド電圧が高いエミッタベース短絡型の保護素子が設けられた半導体装置を提供することである。実施形態に係る半導体装置には、保護素子領域及びトランジスタ領域が設定されている。前記半導体装置は、基板と、前記基板上における前記保護素子領域及び前記トランジスタ領域の双方に形成された第1導電形の半導体層と、を備える。また、前記半導体装置は、前記保護素子領域においては、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第1埋込層と、前記半導体層上に形成された第2導電形の第1ウェルと、前記半導体層上であって、前記第1ウェルから離隔し、前記第1埋込層の直上域に形成された第1導電形の第1コンタクト層と、前記第1ウェル上に形成された第2導電形の第2コンタクト層と、前記第1ウェル上であって、前記第1コンタクト層と前記第2コンタクト層との間に形成された第1導電形の第3コンタクト層と、前記第1埋込層と前記第1コンタクト層との間に形成され、前記第1コンタクト層に接した第1導電形の第1ディープ層と、を備える。更に、前記半導体装置は、前記トランジスタ領域においては、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第2埋込層と、前記トランジスタ領域における前記半導体層上に形成された第2導電形の第2ウェルと、前記トランジスタ領域における前記半導体層上であって、前記第2ウェルから離隔し、前記第2埋込層の直上域に形成された第1導電形の第4コンタクト層と、前記第2ウェル上に形成された第2導電形の第5コンタクト層と、前記第2ウェル上であって、前記第4コンタクト層と前記第5コンタクト層との間に形成された第1導電形の第6コンタクト層と、前記第2埋込層と前記第4コンタクト層との間に形成され、前記第4コンタクト層に接した第1導電形の第2ディープ層と、を備える。そして、前記第2コンタクト層は前記第3コンタクト層にオーミック接続されている。また、上下方向に延び、前記第1埋込層及び前記第1ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第1埋込層と前記第1ディープ層との間の極小点の値は、上下方向に延び、前記第2埋込層及び前記第2ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第2埋込層と前記第2ディープ層との間の極小点の値よりも低い。実施形態に係る半導体装置には、保護素子領域及びトランジスタ領域が設定されている。前記半導体装置は、基板と、前記基板上における前記保護素子領域及び前記トランジスタ領域の双方に形成された第1導電形の半導体層と、を備える。また、前記半導体装置は、前記保護素子領域においては、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第1埋込層と、前記半導体層上に形成された第2導電形の第1ウェルと、前記半導体層上であって、前記第1ウェルから離隔し、前記第1埋込層の直上域に形成された第1導電形の第1コンタクト層と、前記第1ウェル上に形成された第2導電形の第2コンタクト層と、前記第1ウェル上であって、前記第1コンタクト層と前記第2コンタクト層との間に形成された第1導電形の第3コンタクト層と、前記第1埋込層と前記第1コンタクト層との間に形成され、前記第1コンタクト層に接した第1導電形の第1ディープ層と、を備える。更に、前記半導体装置は、前記トランジスタ領域においては、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の第2埋込層と、前記トランジスタ領域における前記半導体層上に形成された第2導電形の第2ウェルと、前記トランジスタ領域における前記半導体層上であって、前記第2ウェルから離隔し、前記第2埋込層の直上域に形成された第1導電形の第4コンタクト層と、前記第2ウェル上に形成された第2導電形の第5コンタクト層と、前記第2ウェル上であって、前記第4コンタクト層と前記第5コンタクト層との間に形成された第1導電形の第6コンタクト層と、を備える。そして、前記第2コンタクト層は前記第3コンタクト層にオーミック接続されている。また、前記第4コンタクト層は前記半導体層に接している。実施形態に係る半導体装置は、基板と、前記基板上に形成された第1導電形の半導体層と、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第1導電形の埋込層と、前記半導体層上に形成された第2導電形のウェルと、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第1導電形の第1コンタクト層と、前記ウェル上に形成された第2導電形の第2コンタクト層と、前記ウェル上であって、前記第1コンタクト層と前記第2コンタクト層との間に形成された第1導電形の第3コンタクト層と、前記埋込層と前記第1コンタクト層との間に形成され、前記第1コンタクト層に接した第1導電形のディープ層と、を備える。また、前記ディープ層は、第1部分と、前記第1部分に接し、前記第1部分よりも浅い第2部分と、を有する。前記第2コンタクト層は前記第3コンタクト層にオーミック接続されている。上下方向に延び、前記埋込層及び前記第2部分を通過する直線に沿った実効的な不純物濃度のプロファイルには、前記埋込層と前記第1部分との間に極小点が存在する。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1a~cは、本実施形態に係る半導体装置を例示する断面図であり、図2は、横軸に上下方向の位置をとり、縦軸に実効的な不純物濃度をとって、実効的な不純物濃度のプロファイルを例示するグラフ図であり、図3は、本実施形態に係る半導体装置の保護素子の動作を例示する模式的断面図であり、図4は、横軸に保護素子に印加される電圧をとり、縦軸に保護素子に流れる電流をとって、本実施形態における保護素子のI-V特性を模式的に例示するグラフ図である。図1a~cに示すように、本実施形態に係る半導体装置1には、ESDElectrostaticDischarge:静電気放電等のサージ電流から半導体装置1を保護する保護素子が形成された保護素子領域Rp、並びに、バイポーラトランジスタが形成されたトランジスタ領域Rt1及びRt2が設定されている。図1aは保護素子領域Rpを示し、図1bはトランジスタ領域Rt1を示し、図1cはトランジスタ領域Rt2を示す。図2は、図1a~cに示す直線L1、L2、L3に沿った実効的な不純物濃度のプロファイルを示している。なお、本明細書において実効的な不純物濃度とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。図1a~cに示すように、半導体装置1においては、導電形がp形であるp形シリコン基板10が設けられている。p形シリコン基板10上の全面には、半導体層として、導電形がn形のn形エピタキシャル層11が設けられている。n形エピタキシャル層11は、p形シリコン基板10の上面上に、ドナーを含むシリコンがエピタキシャル成長して形成されたものである。また、n形エピタキシャル層11を貫通してp形シリコン基板10の上部に到達するように、シリコン酸化物等の絶縁材料からなるDTIdeeptrenchisolation:深溝素子分離体12が、上方から見て枠状に設けられている。DTI12によって囲まれた領域が、保護素子領域Rp、トランジスタ領域Rt1及びRt2となっている。p形シリコン基板10及びn形エピタキシャル層11は、保護素子領域Rp、トランジスタ領域Rt1及びRt2に共通して設けられている。次に、保護素子領域Rp、トランジスタ領域Rt1及びRt2以下、各領域ともいうに共通の構成について説明する。図1a~cに示すように、保護素子領域Rp、トランジスタ領域Rt1及びRt2においては、それぞれ、p形シリコン基板10とn形エピタキシャル層11との間に、n形埋込層13が形成されている。n形埋込層13の導電形はn形であり、その実効的な不純物濃度はn形エピタキシャル層11の実効的な不純物濃度よりも高い。n形埋込層13は、p形シリコン基板10の上部及びn形エピタキシャル層11の下部にドナーとなる不純物を導入することにより、p形シリコン基板10の上部及びn形エピタキシャル層11の下部の双方にわたって形成されたものである。n形埋込層13は、DTI12によって囲まれた領域の全体に形成されており、その端部はDTI12によって囲まれた領域の外側にはみ出している。また、各領域においては、それぞれ、n形エピタキシャル層11上に、導電形がp形のp-形ウェル14が設けられている。p-形ウェル14は、各領域のそれぞれの一部に形成されている。各領域において、p-形ウェル14はn形埋込層13から離隔しており、p-形ウェル14とn形埋込層13との間には、n形エピタキシャル層11が介在している。p-形ウェル14は、n形エピタキシャル層11の上部に、アクセプタとなる不純物を選択的に導入することにより、形成されたものである。更に、各領域においては、コンタクト層として、n形コレクタ層15、p形ベース層16及びn形エミッタ層17が形成されている。n形コレクタ層15は、n形エピタキシャル層11上であって、p-形ウェル14から離隔し、n形埋込層13の直上域である位置に形成されている。n形コレクタ層15の導電形はn形であり、その実効的な不純物濃度はn形エピタキシャル層11の実効的な不純物濃度よりも高い。p形ベース層16は、p-形ウェル14上に形成されている。p形ベース層16の導電形はp形であり、その実効的な不純物濃度はp-形ウェル14の実効的な不純物濃度よりも高い。n形エミッタ層17は、p-形ウェル14上であって、n形コレクタ層15とp形ベース層16との間に形成されている。n形エミッタ層17の導電形はn形であり、その実効的な不純物濃度はn形エピタキシャル層11の実効的な不純物濃度よりも高い。n形コレクタ層15、p形ベース層16及びn形エミッタ層17の表面には、シリサイド層図示せずが形成されている。n形エピタキシャル層11上におけるn形コレクタ層15とn形エミッタ層17との間には、STIshallowtrenchisolation:浅溝素子分離体20が設けられている。STI20の下面は、n形コレクタ層15、p形ベース層16及びn形エミッタ層17の各下面よりも下方であって、p-形ウェル14の下面よりも上方に位置している。n形エピタキシャル層11、DTI12及びSTI20の上方には、全面にわたって、層間絶縁膜21が設けられている。層間絶縁膜21におけるn形コレクタ層15の直上域には、コレクタコンタクト22が設けられており、n形コレクタ層15に接続されている。層間絶縁膜21におけるp形ベース層16の直上域には、ベースコンタクト23が設けられており、p形ベース層16に接続されている。層間絶縁膜21におけるn形エミッタ層17の直上域には、エミッタコンタクト24が設けられており、n形エミッタ層17に接続されている。コレクタコンタクト22、ベースコンタクト23及びエミッタコンタクト24は、上下方向に延びる柱形であり、金属により形成されている。次に、保護素子領域Rp、トランジスタ領域Rt1、トランジスタ領域Rt2の相互間において、相互に異なる構成について説明する。図1aに示すように、保護素子領域Rpにおいては、n形埋込層13とn形コレクタ層15との間に、ディープn形層18が形成されている。ディープn形層18の導電形はn形であり、その実効的な不純物濃度はn形エピタキシャル層11の実効的な不純物濃度よりも高く、n形埋込層13の実効的な不純物濃度と同程度であり、n形コレクタ層15の実効的な不純物濃度よりも低い。ディープn形層18はn形コレクタ層15に接しており、n形埋込層13には接していない。すなわち、ディープn形層18とn形埋込層13との間には、n形エピタキシャル層11が介在している。また、層間絶縁膜21上には、コレクタ電極26及びエミッタベース電極27が設けられている。コレクタ電極26はコレクタコンタクト22に接続されており、エミッタベース電極27はベースコンタクト23及びエミッタコンタクト24に共通接続されている。これにより、保護素子領域Rpにおいては、p形ベース層16が、ベースコンタクト23、エミッタベース電極27及びエミッタコンタクト24を介して、n形エミッタ層17にオーミック接続されている。図1bに示すように、トランジスタ領域Rt1においては、n形埋込層13とn形コレクタ層15との間に、ディープn形層19が形成されている。ディープn形層19の導電形はn形であり、その実効的な不純物濃度はn形エピタキシャル層11の実効的な不純物濃度よりも高く、n形埋込層13の実効的な不純物濃度と同程度であり、n形コレクタ層15の実効的な不純物濃度よりも低い。ディープn形層19はn形コレクタ層15に接しており、n形埋込層13にも接している。図1cに示すように、トランジスタ領域Rt2においては、n形埋込層13とn形コレクタ層15との間に、ディープn形層は形成されていない。このため、n形コレクタ層15はn形エピタキシャル層11に接している。また、図1b及びcに示すように、トランジスタ領域Rt1及びRt2のそれぞれにおいては、層間絶縁膜21上に、コレクタ電極26、ベース電極28及びエミッタ電極29が設けられている。コレクタ電極26はコレクタコンタクト22に接続されており、ベース電極28はベースコンタクト23に接続されており、エミッタ電極29はエミッタコンタクト24に接続されている。これにより、トランジスタ領域Rt1及びRt2においては、p形ベース層16とn形エミッタ層17とがオーミック接続されておらず、n形コレクタ層15、p形ベース層16及びn形エミッタ層17に相互に独立して電位を印加することができる。そして、図1a~c及び図2に示すように、保護素子領域Rpにおいて、上下方向に延び、n形埋込層13及びディープn形層18を通過する直線L1に沿った実効的な不純物濃度のプロファイルには、n形埋込層13とディープn形層18との間に極小点P1が存在する。また、トランジスタ領域Rt1において、上下方向に延び、n形埋込層13及びディープn形層19を通過する直線L2に沿った実効的な不純物濃度のプロファイルには、n形埋込層13とディープn形層19との間に極小点P2が存在する。そして、極小点P1の値は、極小点P2の値よりも低い。また、極小点P1の値は、トランジスタ領域Rt3の直線L3に示すn形エピタキシャル層11の実効的な不純物濃度と同程度である。例えば、極小点P1における実効的な不純物濃度は、n形エピタキシャル層11の実効的な不純物濃度の1倍以上50倍以下である。次に、本実施形態に係る半導体装置の動作について説明する。図3は、図1aと同じ断面を示しているが、半導体装置1内を流れるサージ電流を矢印で表している。図4は、保護素子領域Rpに形成された保護素子の挙動を表しており、実線は本実施形態に係る半導体装置1を示し、破線は後述する第1の比較例に係る半導体装置101を示し、一点鎖線は後述する第2の比較例に係る半導体装置102を示す。図3に示すように、保護素子領域Rpのコレクタ電極26とエミッタベース電極27との間に、コレクタ電極26を正極とし、エミッタベース電極27を負極としたサージ電圧が印加されたとする。サージ電流は、例えば、ESD電流である。このとき、コレクタ電極26とエミッタベース電極27との間においては、p-形ウェル14とn形エピタキシャル層11との界面がpn界面となっており、このpn界面に逆方向電圧が印加される。このため、図4の状態S1に示すように、サージ電圧がこのpn界面の降伏電圧Vt0未満であると、電流は流れない。サージ電圧が降伏電圧Vt0を超えると、図3及び図4の状態S2に示すように、n形コレクタ層15からp形ベース層16に向かって、降伏電流I1が流れる。降伏電流I1が流れると、p-形ウェル14の抵抗によって、降伏電流I1の経路に沿って電圧降下が発生し、p-形ウェル14におけるn形エミッタ層17に接した部分の電位が、n形エミッタ層17の電位よりも高くなる。これにより、p-形ウェル14とn形エミッタ層17との間のpn界面に順方向電圧が印加され、n形コレクタ層15とn形エミッタ層17との間のnpnバイポーラトランジスタが導通し始める。この結果、n形コレクタ層15からn形エミッタ層17に向かって、バイポーラ電流I2が流れ始める。このとき、バイポーラ電流I2は、n形コレクタ層15、ディープn形層18、n形埋込層13、n形エピタキシャル層11、p-形ウェル14及びn形エミッタ層17を通過する。また、図4の状態S3に示すように、コレクタ電極26とエミッタベース電極27との間の電圧は、npnバイポーラトランジスタのターンオン電圧Vt1から減少する。そして、n形コレクタ層15とn形エミッタ層17との間のnpnバイポーラトランジスタが完全に導通状態になると、抵抗がほぼ一定となり、図4の状態S4に示すように、電流の増加に伴って電圧も増加する。このとき、バイポーラ電流I2は降伏電流I1よりも大きい。このため、n形埋込層13内を流れる電流は、n形埋込層13を介さずにn形エピタキシャル層11内を流れる電流よりも大きく、例えば、サージ電流全体の98程度がn形埋込層13内を流れる。そして、状態S3から状態S4に移行する際に、コレクタ電極26とエミッタベース電極27との間の電圧は極小値をとるが、この極小値がホールド電圧Vhとなる。一方、トランジスタ領域Rt1及びRt2においては、npnトランジスタが形成され、通常の回路素子として機能する。次に、本実施形態の効果について説明する。本実施形態においては、保護素子領域Rpにおいて、n形コレクタ層15とn形埋込層13との間にディープn形層18が設けられているため、バイポーラ電流I2をn形埋込層13内に確実に導くことができる。そして、n形埋込層13内に導かれたバイポーラ電流I2は、n形エピタキシャル層11及びp-形ウェル14を介して、n形エミッタ層17に向けて流れる。このように、ディープn形層18の存在により、バイポーラ電流I2の電流経路を規制することができるため、サージ電流が増加しても、ホールド電圧Vhが下がり過ぎることがない。また、保護素子領域Rpにおいては、ディープn形層18とn形埋込層13とが離隔しており、これらの間にn形エピタキシャル層11が介在しているため、上述のバイポーラ電流I2の電流経路において、ある程度の抵抗を実現できる。これによっても、所定のホールド電圧Vhを確保することができる。このように、本実施形態に係る半導体装置においては、保護素子領域Rpにおいて、所定のホールド電圧Vhを確保しつつ、サージ電流を流すことができるため、サージ電流の電力を保護素子領域Rp内で消費し、被保護回路を効果的に保護することができる。なお、被保護回路には、トランジスタ領域Rt1及びRt2に形成されたnpnバイポーラトランジスタが含まれていてもよい。また、本実施形態によれば、保護素子領域Rpに形成する保護素子の構成を、トランジスタ領域Rt1及びRt2に形成するnpnバイポーラトランジスタの構成と、ほぼ同じにすることができる。これにより、保護素子をnpnバイポーラトランジスタと共通の工程で形成することができ、保護素子を形成するためのコストを抑えることができる。次に、本実施形態の比較例について説明する。図5aは、第1の比較例に係る半導体装置の保護素子領域を例示する断面図であり、bは、第2の比較例に係る半導体装置の保護素子領域を例示する断面図である。先ず、第1の比較例について説明する。図5aに示すように、第1の比較例に係る半導体装置101においては、保護素子の構成が、図1bに示すnpnバイポーラトランジスタと類似した構成になっている。すなわち、保護素子領域Rpにおいて、n形コレクタ層15とn形埋込層13との間にディープn形層19が設けられている。ディープn形層19は、n形コレクタ層15及びn形埋込層13の双方に接している。第1の比較例に係る半導体装置101においては、バイポーラ電流I2が、n形コレクタ層15、ディープn形層19、n形埋込層13、n形エピタキシャル層11、p-形ウェル14及びn形エミッタ層17の経路で流れるが、ディープn形層19がn形埋込層13に接しているため、この電流経路の抵抗が低い。このため、図4の状態S5に示すように、npnバイポーラトランジスタが導通状態となった後の電圧が低くなる。この結果、図4に破線で示すように、ホールド電圧Vhが低くなってしまう。次に、第2の比較例について説明する。図5bに示すように、第2の比較例に係る半導体装置102においては、保護素子の構成が、図1cに示すnpnバイポーラトランジスタと類似した構成になっている。すなわち、保護素子領域Rpにおいて、n形コレクタ層15とn形埋込層13との間にディープn形層が設けられていない。第2の比較例に係る半導体装置102においては、ディープn形層が設けられていないため、バイポーラ電流I2の電流経路をn形埋込層13内を通過する経路に規制する作用が弱い。このため、図4の状態S6に示すように、npnバイポーラトランジスタが完全に導通状態となった後に、n形埋込層13内を介さずに、n形エピタキシャル層11内を流れるバイポーラ電流I3が増加する。バイポーラ電流I3は、図5bに示す断面において、n形エピタキシャル層11内の広い経路を流れる。なお、図5bにおいては、バイポーラ電流I3の経路を、2本の矢印で代表して示している。この結果、図4の状態S7に示すように、コレクタ電極26とエミッタベース電極27との間の電圧が再び低下し始める。最終的には、例えば、サージ電流全体の約半分が、バイポーラ電流I3として、n形埋込層13内を介さずにn形エピタキシャル層11内をショートカットする。その後、n形埋込層13及びn形エピタキシャル層11内の電流分布が安定すると、図4の状態S8に示すように、電流の増加に伴って電圧が増加する。図4に一点鎖線で示すように、保護素子がこのような挙動を示すことにより、ホールド電圧Vhは低くなってしまう。次に、第2の実施形態について説明する。図6は、本実施形態に係る半導体装置の保護素子領域を例示する断面図である。図6に示すように、本実施形態に係る半導体装置2は、前述の第1の実施形態に係る半導体装置1図1参照と比較して、保護素子領域Rpにおいて、ディープn形層18図1参照の替わりに、ディープn形層30が形成されている点が異なっている。ディープn形層30においては、部分31及び部分32が設けられている。部分31及び部分32は水平方向に沿って配列されており、相互に接している。部分31は部分32よりも深く、部分31における実効的な不純物濃度は、部分32における実効的な不純物濃度よりも高い。但し、部分31は、n形埋込層13には接しておらず、部分31とn形埋込層13との間には、n形エピタキシャル層11が介在している。すなわち、上下方向に延び、n形埋込層13及び部分31を通過する直線L4に沿った実効的な不純物濃度のプロファイルには、図2に示す極小点P1と同様に、n形埋込層13と部分31との間に極小点が存在する。この極小点の値は、n形エピタキシャル層11における実効的な不純物濃度と同程度であり、例えば、1倍以上50倍以下である。一方、部分32の深さは、例えば、n形エピタキシャル層11の深さの半分以上である。また、上方から見て、例えば、部分31の面積は部分32の面積よりも小さく、例えば50以下である。更に、上方から見て、部分31及び部分32は、n形コレクタ層15の中心に関して非対称に配置されている。ディープn形層30は、例えば、以下の方法によって形成することができる。すなわち、別々のマスクを用いて、相互に異なる加速電圧により不純物をイオン注入することにより、部分31及び32を形成することができる。この場合は、部分31を形成する際のイオン注入の加速電圧を、部分32を形成する際のイオン注入の加速電圧よりも高くする。又は、部分31に相当する部分の被覆率が相対的に低く、部分32に相当する部分の被覆率が相対的に高い1枚のマスクを用いて、不純物をイオン注入してもよい。この場合は、n形エピタキシャル層11における部分31に相当する領域に注入される不純物のドーズ量は、部分32に相当する領域に注入される不純物のドーズ量よりも多くなる。そして、熱処理を行うことにより、注入した不純物を拡散させる。このとき、部分31においては、部分32よりも深くまで不純物が拡散し、相対的に深い部分31と相対的に浅い部分32とが形成される。又は、n形エピタキシャル層11における部分31及び32に相当する領域に、ドナーとなる不純物をイオン注入することにより、部分31に相当する深さまで不純物注入部分を形成し、その後、この不純物注入部分における部分32となる部分の直下域に相当する部分に、アクセプタとなる不純物をイオン注入する。これにより、部分32の直下域に相当する部分においては、打ち返しにより実効的な不純物濃度が低下する。この結果、部分31及び部分32が形成される。次に、本実施形態の動作について説明する。本実施形態においても、前述の第1の実施形態と同様に、コレクタ電極26とエミッタベース電極27との間にサージ電圧が印加されたときは、先ず、n形コレクタ層15とp形ベース層16との間にpnダイオードの降伏電流I1図1参照が流れ、これによって、npnバイポーラトランジスタが導通状態となり、n形コレクタ層15とn形エミッタ層17との間にバイポーラ電流I2図1参照が流れる。ディープn形層30においては、バイポーラ電流I2は主として部分31内を流れる。このとき、サージ電流全体のうち、n形埋込層13内を流れる電流は、n形埋込層13内を介さずにn形エピタキシャル11内を流れる電流よりも大きい。次に、本実施形態の効果について説明する。本実施形態においては、ディープn形層30を相対的に深い部分31と相対的に浅い部分32により構成することにより、ディープn形層30を形成する際のイオン注入の制御性を向上させることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。なお、第2の実施形態において、部分31及び部分32は、それぞれ複数設けてもよい。また、部分31と部分32との相対的な位置関係は、特に限定されない。また、前述の第1及び第2の実施形態においては、半導体装置に、npn構造のEB短絡型保護素子、ディープ層のあるnpnバイポーラトランジスタ、ディープ層がないnpnトランジスタの3種類の素子が設けられている例を示したが、これには限定されず、保護素子及びディープ層のあるnpnバイポーラトランジスタだけが設けられていてもよく、保護素子及びディープ層がないnpnバイポーラトランジスタだけが設けられていてもよく、保護素子と他の種類の被保護回路が設けられていてもよく、保護素子が単独で設けられていてもよい。以上説明した実施形態によれば、ホールド電圧が高いエミッタベース短絡型の保護素子が設けられた半導体装置を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。