入力信号に基づいて発光する発光素子と、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイと接続された出力用MOSFETと、半導体スイッチング素子を有し、前記フォトダイオードアレイで発生する光起電力に基づいて、前記半導体スイッチング素子のオン/オフを切り換えることにより、前記出力用MOSFETのゲートの充電と放電とを切り換えて、前記出力用MOSFETを開閉する充放電回路とを備えた半導体リレー装置において、前記充放電回路と前記フォトダイオードアレイとを複数備え、これらの充放電回路とフォトダイオードアレイの全てが、前記出力用MOSFETのゲートソース間に接続されており、前記複数の充放電回路が直列に接続されており、これらの充放電回路の各々に、前記複数のフォトダイオードアレイの各々が並列に接続されていることを特徴とする半導体リレー装置。前記複数のフォトダイオードアレイの各々で発生する光起電力は、各フォトダイオードアレイに並列に接続されている充放電回路に含まれる前記半導体スイッチング素子の耐圧よりも低いことを特徴とする請求項1に記載の半導体リレー装置。前記複数のフォトダイオードアレイの各々は、それぞれのフォトダイオードアレイに並列に接続されている充放電回路と同一のチップに集積化されていることを特徴とする請求項1又は請求項2に記載の半導体リレー装置。前記複数の充放電回路と前記複数のフォトダイオードアレイとが、全て同一のチップに集積化され、前記複数のフォトダイオードアレイの全てが、同一の発光素子と光結合されていることを特徴とする請求項3に記載の半導体リレー装置。上記従来の半導体リレー装置には、近年の省電力化の要求の高まりに伴い、リレーが閉じた状態出力端子間の導通時における電力損失を防ぐために、出力用MOSFETの低オン抵抗化が求められている。この出力用MOSFETの低オン抵抗化を図るためには、出力用MOSFETのゲートに印加する電圧を大きくして、出力用MOSFETのチャネルの断面積を大きくすればよい。ところが、出力用MOSFETのゲートに印加可能な電圧の大きさは、出力用MOSFETのゲートに接続されている、充放電回路内の半導体スイッチング素子図2中のMOSFET108に相当の耐圧降伏電圧に制限される。上記の充放電回路内の半導体スイッチング素子の耐圧を向上させるためには、特殊なプロセスが必要になる。例えば、半導体スイッチング素子がMOSFETである場合には、このMOSFETのゲート酸化膜を厚くするためのプロセスが必要になる。このような特殊のプロセスの存在は、半導体リレー装置の製造コストの上昇につながる。そこで、充放電回路内に複数の半導体スイッチング素子を設けて、これらのスイッチング素子の耐圧を合わせて充放電回路全体の耐圧を、これらのスイッチング素子の耐圧の合計にすることにより、充放電回路全体の耐圧を向上させることが考えられる。しかしながら、上記特許文献2の第1図に示されるように、単純に、充放電回路内に複数の半導体スイッチング素子を設けて、これらのスイッチング素子を直列接続しただけでは、これらの半導体スイッチング素子の間で、出力用MOSFETのゲートソース間の電圧が均等には分圧されない。このため、充放電回路全体の耐圧が、これらのスイッチング素子のうちで最も大きな電圧がかかる印加されるスイッチング素子の耐圧に制約されてしまうので、充放電回路全体の耐圧を向上させることが難しい。従って、出力用MOSFETのゲートに印加する電圧を大きくすることが難しいので、出力用MOSFETの低オン抵抗化を図ることが難しい。本発明は、上記課題を解決するものであり、特殊なプロセスを用いることなく、充放電回路全体の耐圧を向上させることができるようにして、低コストで出力用MOSFETの低オン抵抗化を図ることが可能な半導体リレー装置を提供することを目的とする。上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づいて発光する発光素子と、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイと接続された出力用MOSFETと、半導体スイッチング素子を有し、前記フォトダイオードアレイで発生する光起電力に基づいて、前記半導体スイッチング素子のオン/オフを切り換えることにより、前記出力用MOSFETのゲートの充電と放電とを切り換えて、前記出力用MOSFETを開閉する充放電回路とを備えた半導体リレー装置において、前記充放電回路と前記フォトダイオードアレイとを複数備え、これらの充放電回路とフォトダイオードアレイの全てが、前記出力用MOSFETのゲートソース間に接続されており、前記複数の充放電回路が直列に接続されており、これらの充放電回路の各々に、前記複数のフォトダイオードアレイの各々が並列に接続されていることを特徴とする。この半導体リレー装置において、前記複数のフォトダイオードアレイの各々で発生する光起電力は、各フォトダイオードアレイに並列に接続されている充放電回路に含まれる前記半導体スイッチング素子の耐圧よりも低いことが望ましい。この半導体リレー装置において、前記複数のフォトダイオードアレイの各々は、それぞれのフォトダイオードアレイに並列に接続されている充放電回路と同一のチップに集積化されていることが望ましい。この半導体リレー装置において、前記複数の充放電回路と前記複数のフォトダイオードアレイとが、全て同一のチップに集積化され、前記複数のフォトダイオードアレイの全てが、同一の発光素子と光結合されていることが望ましい。本発明の半導体リレー装置によれば、出力用MOSFETのゲートソース間に複数の充放電回路を直列に接続し、これらの充放電回路の各々に、複数のフォトダイオードアレイの各々を並列に接続した。この構成においては、各フォトダイオードアレイの光起電力に相当する電圧が、そのフォトダイオードアレイに並列に接続された充放電回路内の半導体スイッチング素子のみにかかり、それ以外の充放電回路内の半導体スイッチング素子にはかからない。従って、複数の充放電回路全体の耐圧出力用MOSFETのゲートソース間に印加可能な電圧の大きさを、これらの充放電回路に含まれる、複数の半導体スイッチング素子の耐圧の合計にすることができる。これにより、特殊なプロセスを用いることなく、複数の充放電回路全体の耐圧を向上させることができるので、半導体リレー装置の製造コストを上昇させることなく、出力用MOSFETのゲートに印加可能な電圧を大きくすることができる。従って、低コストで出力用MOSFETの低オン抵抗化を図ることができる。以下、本発明の一実施形態に係る半導体リレー装置について、図面を参照して説明する。図1は、本実施形態の半導体リレー装置の回路構成を示す。本実施形態の半導体リレー装置1は、入力端子IT1、IT2から入力される入力信号に基づいて発光するLED2請求項における発光素子と、LED2からの光を受光して、光起電力を発生する2つのフォトダイオードアレイ3a、3bとを備えている。これらのフォトダイオードアレイ3a、3bは、それぞれ複数の直列に接続されたフォトダイオードセル4a、4bを有している。また、半導体リレー装置1は、2つの充放電回路7a、7bと、出力用MOSFET5とを備えている。充放電回路7aは、nチャネル型でデプレッション型のMOSFET8aと、抵抗9aとを備えており、また、充放電回路7bは、nチャネル型でデプレッション型のMOSFET8bと、抵抗9bとを備えている。MOSFET8a、8bは、請求項における半導体スイッチング素子に相当する。MOSFET8aのドレインとゲートとは、それぞれフォトダイオードアレイ3aのアノード側とカソード側とに接続されており、また、MOSFET8bのドレインとゲートとは、それぞれフォトダイオードアレイ3bのアノード側とカソード側とに接続されている。詳細は後述するが、MOSFET8a、8bは、それぞれフォトダイオードアレイ3a、3bで発生する光起電力に基づいてオン/オフが切り換えられる。上記の抵抗9aは、その一端が、MOSFET8aのソース、MOSFET8bのドレイン、及びフォトダイオードアレイ3bのアノード側に接続されており、他端が、MOSFET8aのゲート、及びフォトダイオードアレイ3aのカソード側に接続されている。一方、抵抗9bは、その一端が、MOSFET8bのソース、及び出力用MOSFET5のソースに接続されており、他端が、MOSFET8bのゲート、及びフォトダイオードアレイ3bのカソード側に接続されている。抵抗9a、9bは、いずれも数MΩという高い抵抗値を有しており、これらの抵抗に流れる電流が微小例えば1μA以下であっても、デプレッション型のMOSFET8a、8bをオフするのに必要な電位差を生じさせることができる。本半導体リレー装置1における受光側の回路群は、フォトダイオードアレイ3aと充放電回路7aとを含む受光回路群11と、フォトダイオードアレイ3bと充放電回路7bとを含む受光回路群12とから構成されている。上記の出力用MOSFET5のゲートソース間には、2つの充放電回路7a、7bと、2つのフォトダイオードアレイ3a、3bとが、接続されている。図1に示されるように、2つの充放電回路7a、7bは、直列に接続されており、充放電回路7a、7bには、それぞれ、フォトダイオードアレイ3a、3bが並列に接続されている。充放電回路7a、7bは、各フォトダイオードアレイ3a、3bで発生する光起電力に基づいて、各MOSFET8a、8bのオン/オフを切り換えることにより、出力用MOSFET5のゲートの充電と放電とを切り換えて、出力用MOSFET5を開閉する。これにより、外部出力端子OT1、OT2間の導通と遮断とが、切り換えられる。なお、図中のD1は、出力用MOSFET5の寄生ダイオードを示す。次に、本半導体リレー装置1において行われる、外部出力端子OT1、OT2間の導通と遮断との切り替え処理について詳細に説明する。入力端子IT1、IT2から信号が入力されると、この入力信号に基づいて、LED2が発光する。フォトダイオードアレイ3a、3bは、LED2からの光を受光すると、光起電力を発生する。これにより、受光側回路群11では、電流が図中の矢印A1の方向に流れ、受光側回路群12では、電流が図中の矢印A2の方向に流れる。この時点では、各受光側回路群11、12において、デプレッション型のMOSFET8a、8bが導通状態のままであるので、各フォトダイオードアレイ3a、3bから矢印A1、A2の方向に流れた電流は、それぞれ矢印B1、B2の経路に流れる。これにより、各抵抗9a、9bの両端に、図に示されるような電位差が生じる。そして、各抵抗9a、9bにおける側と-側の電位差が所定のレベル以上に達すると、デプレッション型のMOSFET8a、8bのゲートが所定のマイナス電位になり、MOSFET8a、8bがオンからオフに切り換わる。このため、フォトダイオードアレイ3aから矢印A1の方向に流れた電流は、矢印B1の経路に流れず、矢印Eの経路に沿って流れるようになる。また、フォトダイオードアレイ3bから矢印A2の方向に流れた電流は、矢印B2の経路に流れず、矢印Cの経路に沿って流れた後、フォトダイオードアレイ3aからの電流と合流して、矢印Eの経路に流れるようになる。このフォトダイオードアレイ3a、3bからの電流により、出力用MOSFET5のゲートに電荷が蓄積されるので、出力用MOSFET5のゲートソース間に電位差が発生して、出力用MOSFET5は、オン導通状態閉じた状態になり、外部出力端子OT1、OT2間は導通され、リレーが閉じられる。これに対して、入力端子IT1、IT2から信号が遮断されて、LED2が発光しなくなると、フォトダイオードアレイ3a、3bにおいて光起電力が生じなくなる。これにより、各受光側回路群11、12において、外部出力端子OT1、OT2間が導通した状態においては存在した、抵抗9a、9bにおける側と-側の電位差が無くなってしまうので、デプレッション型のMOSFET8a、8bのゲートに負の電圧がかからなくなり、MOSFET8a、8bがオフからオンに切り換わる。これにより、出力用MOSFET5のゲートに蓄積されていた電荷が、MOSFET8a、8bのドレインソース間を通って、出力用MOSFET5のソース側に流れ、放電されるので、出力用MOSFET5は、オフ非導通状態開いた状態になる。このため、外部出力端子OT1、OT2間は遮断されて、リレーが開放される。次に、本半導体リレー装置1に採用されている、出力用MOSFET5の低オン抵抗化を図るための工夫について説明する。本半導体リレー装置1では、フォトダイオードアレイ3a、3bで発生する光起電力の合計を、出力用MOSFET5のゲート閾値電圧Vthよりもずっと大きくして例えば、出力用MOSFET5のゲート閾値電圧の10倍以上にして、出力用MOSFET5のゲートソース間の電圧を大きくし、出力用MOSFET5のチャネルの断面積を大きくすることにより、出力用MOSFET5のオン抵抗を小さくしている。ここで、ゲート閾値電圧とは、いわゆるパワーMOSFETに属する出力用MOSFET5がオンし始めるゲートソース間の電圧である。上記のように、出力用MOSFET5のゲートに大きな電圧を印加することにより、出力用MOSFET5の低オン抵抗化を図った場合には、従来の充放電回路の耐圧に比べて、充放電回路7a、7bの全体の耐圧を高くしなければならない。本半導体リレー装置1では、従来と異なり、特殊なプロセスを用いることなく、2つの充放電回路7a、7bの全体の耐圧を向上させている。具体的には、本半導体リレー装置1では、上記のように、出力用MOSFET5のゲートソース間に配された2つの充放電回路7a、7bを直列に接続し、これらの充放電回路7a、7bの各々に、フォトダイオードアレイ3a、3bの各々を並列に接続した。この構成においては、フォトダイオードアレイ3aの光起電力に相当する電圧が、そのフォトダイオードアレイ3aに並列に接続された充放電回路7a内のMOSFET8aにのみかかり、それ以外の充放電回路7b内のMOSFET8bにはかからない。また、フォトダイオードアレイ3bの光起電力に相当する電圧が、そのフォトダイオードアレイ3bに並列に接続された充放電回路7b内のMOSFET8bにのみかかり、それ以外の充放電回路7a内のMOSFET8aにはかからない。従って、2つの充放電回路7a、7bの全体の耐圧出力用MOSFET5のゲートソース間に印加可能な電圧の大きさを、これらの充放電回路7a、7bに含まれる、2つのMOSFET8a、8bの耐圧の合計にすることができる。これにより、特殊なプロセスを用いることなく、2つの充放電回路7a、7bの全体の耐圧を向上させることができるので、半導体リレー装置1の製造コストを上昇させることなく、出力用MOSFET5のゲートに印加可能な電圧を大きくすることができる。従って、低コストで出力用MOSFET5の低オン抵抗化を図ることができる。本半導体リレー装置1では、フォトダイオードアレイ3aで発生する光起電力が、フォトダイオードアレイ3aに並列に接続されている充放電回路7aに含まれるMOSFET8aの耐圧よりも低くなるように設定されている。また、フォトダイオードアレイ3bで発生する光起電力が、フォトダイオードアレイ3bに並列に接続されている充放電回路7bに含まれるMOSFET8bの耐圧よりも低くなるように設定されている。これにより、各MOSFET8a、8bの耐圧以上の電圧が、そのMOSFET8a、8bにかかる印加されることがなくなるので、MOSFET8a、8bの絶縁破壊を防ぐことができる。従って、半導体リレー装置1の故障を防ぐことができる。また、本半導体リレー装置1では、2つの充放電回路7a、7bと2つのフォトダイオードアレイ3a、3bとを受光側回路群11と受光側回路群12とを、全て同一のチップ例えば、同一の誘電体分離チップに集積化して形成するようにした。これにより、これらの回路を、別々のチップに形成した場合と比べて、装置全体の製造コストを削減することができる。また、本半導体リレー装置1では、2つのフォトダイオードアレイ3a、3bが、いずれも同一のLED2と光結合されている。これにより、2つのフォトダイオードアレイ3a、3bに光を照射する発光素子LEDを共通化することができるので、装置全体の製造コストをより削減することが可能になる。なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、請求項における充放電回路内の半導体スイッチング素子が、デプレッション型のMOSFETである場合の例を示したが、半導体スイッチング素子は、これに限られない。例えば、エンハンスメント型のMOSFETであってもよいし、バイポーラトランジスタであってもよい。また、上記の実施形態では、2つの充放電回路7a、7bと2つのフォトダイオードアレイ3a、3bとを2つの受光側回路群11、12を、出力用MOSFET5のゲートソース間に接続した場合の例を示した。けれども、出力用MOSFETのゲートソース間に、3つ以上の充放電回路とフォトダイオードアレイとを3つ以上の受光側回路群を接続してもよい。また、上記実施形態では、2つの充放電回路7a、7bと2つのフォトダイオードアレイ3a、3bとを2つの受光側回路群11、12を、全て同一のチップに形成した場合の例を示したが、充放電回路7aとフォトダイオードアレイ3aとから構成される受光側回路群11と、充放電回路7bとフォトダイオードアレイ3bとから構成される受光側回路群12とを、別々のチップに形成して、これらの受光側回路群11と受光側回路群12との間をワイヤボンディング等で接続してもよい。さらにまた、出力用MOSFETのゲートソース間に3つ以上の受光側回路群を接続する場合には、これらの受光側回路群のうちのいくつかを集積化したチップと、他の受光側回路群が形成されたチップとの間をワイヤボンディング等で接続してもよい。