マルチビットデータを保存する複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法において、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットをプログラムする下位ビットLSBプログラムを遂行する段階と、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットMSBプログラムを遂行する段階と、を含み、前記上位ビットプログラムを遂行する段階は、前記複数のマルチレベルセルのうち、複数の目標プログラム状態のうち最上位目標プログラム状態にプログラムされる第1マルチレベルセルに対するMSBプリプログラムを遂行する段階と、前記複数のマルチレベルセルを前記マルチビットデータに相応する前記複数の目標プログラム状態にプログラムするMSBメインプログラムを遂行する段階と、を含むことを特徴とする不揮発性メモリ装置のプログラム方法。前記MSBプリプログラムを遂行する段階は、前記第1マルチレベルセルにワンショットone-shotパルスを印加し前記第1マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプログラムする段階を含むことを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。前記MSBプリプログラムを遂行する段階は、前記第1マルチレベルセルに増加型ステップパルスを印加する段階と、前記第1マルチレベルセルが前記最上位目標プログラム状態に相応する中間プログラム状態にプログラムされたかの可否を検証するように前記第1マルチレベルセルにプリプログラム検証電圧を印加する段階と、を含むことを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。前記MSBプリプログラムを遂行する段階は、前記第1マルチレベルセルを第1中間プログラム状態にプログラムする段階と、前記第1中間プログラム状態を複数の区間で区分する段階と、前記複数の区間により前記第1マルチレベルセルのスレッショルド電圧を互いに異なる大きさに増加させて、前記第1マルチレベルセルを前記第1中間プログラム状態より狭い幅を有する第2中間プログラム状態にプログラムする段階と、を含むことを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。前記第1マルチレベルセルを前記第1中間プログラム状態にプログラムする段階は、前記第1マルチレベルセルに第1ワンショットパルスを印加する段階を含むことを特徴とする請求項4に記載の不揮発性メモリ装置のプログラム方法。前記第1中間プログラム状態を複数の区間で区分する段階は、前記第1マルチレベルセルに少なくとも一つの区分電圧を印加して前記第1マルチレベルセルのそれぞれが属した区間を決める段階を含むことを特徴とする請求項4に記載の不揮発性メモリ装置のプログラム方法。前記複数の区間は、第1区間、第2区間、及び第3区間を含み、前記第1マルチレベルセルを前記第2中間プログラム状態にプログラムする段階は、前記第1区間に属する前記第1マルチレベルセルに接続されたビットラインにローレベルの第1電圧を印加する段階と、前記第2区間に属する前記第1マルチレベルセルに接続されたビットラインにフォーシング電圧を印加する段階と、前記第3区間に属する前記第1マルチレベルセルに接続されたビットラインにハイレベルの第2電圧を印加する段階と、選択されたワードラインに第2ワンショットパルスを印加する段階と、を含むことを特徴とする請求項4に記載の不揮発性メモリ装置のプログラム方法。前記第1電圧は低電源電圧であり、前記第2電圧は高電源電圧であり、前記フォーシング電圧は、前記第1電圧より高く前記第2電圧より低いことを特徴とする請求項7に記載の不揮発性メモリ装置のプログラム方法。前記選択されたワードラインに前記第2ワンショットパルスが印加される時、前記第3区間に属する前記第1マルチレベルセルのスレッショルド電圧は実質的に増加されず、前記第2ワンショットパルスによる前記第1区間に属する前記第1マルチレベルセルのスレッショルド電圧増加は、前記第2ワンショットパルスによる前記第2区間に属する前記第1マルチレベルセルのスレッショルド電圧増加より大きいことを特徴とする請求項7に記載の不揮発性メモリ装置のプログラム方法。マルチビットデータを保存する複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法において、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットをプログラムする下位ビットLSBプログラムを遂行する段階と、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットMSBプログラムを遂行する段階と、を含み、前記上位ビットプログラムを遂行する段階は、前記複数のマルチレベルセルのうち、複数の目標プログラム状態のうち少なくとも一つの目標プログラム状態にプログラムされる第1マルチレベルセルに対するMSBプリプログラムを遂行する段階と、前記複数のマルチレベルセルを前記マルチビットデータに相応する前記複数の目標プログラム状態にプログラムするMSBメインプログラムを遂行する段階と、を含むことを特徴とする不揮発性メモリ装置のプログラム方法。前記少なくとも一つの目標プログラム状態は、前記複数の目標プログラム状態のうち、最上位目標プログラム状態を含むことを特徴とする請求項10に記載の不揮発性メモリ装置のプログラム方法。前記少なくとも一つの目標プログラム状態は、前記複数の目標プログラム状態を全て含むことを特徴とする請求項10に記載の不揮発性メモリ装置のプログラム方法。前記MSBプリプログラムを遂行する段階は、前記複数のマルチレベルセルに複数の中間プログラム状態にそれぞれ相応する複数のワンショットパルスを順次に印加して、前記複数のマルチレベルセルを前記複数の目標プログラム状態にそれぞれ相応する前記複数の中間プログラム状態にプログラムする段階を含むことを特徴とする請求項12に記載の不揮発性メモリ装置のプログラム方法。前記MSBプリプログラムを遂行する段階は、前記複数のマルチレベルセルに増加型ステップパルスを印加する段階と、前記複数のマルチレベルセルが前記複数の目標プログラム状態に相応する複数の中間プログラム状態にプログラムされたのかの可否を検証するように前記複数のマルチレベルセルに複数のプリプログラム検証電圧を順次に印加する段階と、を含むことを特徴とする請求項12に記載の不揮発性メモリ装置のプログラム方法。前記MSBプリプログラムを遂行する段階は、前記複数のマルチレベルセルを前記複数の目標プログラム状態にそれぞれ相応する第1複数の中間プログラム状態にプログラムする段階と、前記第1複数の中間プログラム状態それぞれを複数の区間に区分する段階と、前記複数の区間により互いに異なる大きさで前記複数のマルチレベルセルのスレッショルド電圧を増加させて、前記複数のマルチレベルセルを前記第1複数の中間プログラム状態よりそれぞれ狭い幅を有する第2複数の中間プログラム状態にプログラムする段階と、を含むことを特徴とする請求項12に記載の不揮発性メモリ装置のプログラム方法。不揮発性メモリ装置の複数のマルチレベルセルにマルチビットデータをプログラムする方法において、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットをプログラムする段階と、前記複数のマルチレベルセルのそれぞれに対して複数の目標電圧レベルのうち、各マルチレベルセルに相応する目標電圧レベルの検証電圧を利用して前記各マルチレベルセルのスレッショルド電圧を検証することによって、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットをプログラムする段階と、を含み、前記上位ビットをプログラムする段階は、前記複数のマルチレベルセルのうち第1マルチレベルセルそれぞれに対して前記相応する目標電圧レベルより低い中間電圧レベルの検証電圧を利用して、各第1マルチレベルセルを検証するMSBプリプログラムを遂行する段階と、前記MSBプリプログラムを遂行した後、複数のマルチレベルセルそれぞれに対して前記各マルチレベルセルに相応する前記目標電圧レベルの検証電圧を利用して前記各マルチレベルセルのスレッショルド電圧を検証するMSBメインプログラムを遂行する段階と、を含むことを特徴とする不揮発性メモリ装置のプログラム方法。不揮発性メモリ装置の複数のマルチレベルセルにマルチビットデータをプログラムする方法において、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットをプログラムする段階と、前記複数のマルチレベルセルのうち、第1マルチレベルセルそれぞれに対して、各第1マルチレベルセルに第1プログラムパルスを印加し、複数のスレッショルド電圧領域のうち前記各第1マルチレベルセルが属するスレッショルド電圧領域を決め、前記複数のスレッショルド電圧領域のうち前記各第1マルチレベルセルが属する前記スレッショルド電圧領域に基づいて複数の互いに異なる電圧レベルのうち選択された電圧レベルを有する第2プログラムパルスを印加するMSBプリプログラムを遂行する段階と、前記MSBプリプログラムを遂行した後、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットをプログラムする段階と、を不揮発性メモリ装置のプログラム方法。前記のような問題点を解決するために、本発明の一目的はメモリセル間のカップリング、及び/または、プログラムディスターブによるスレッショルド電圧分布の増加を最小化できる不揮発性メモリ装置のプログラム方法を提供することにある。前記一目的を達成するために、マルチビットデータを保存する複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法で、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットをプログラムする下位ビットLSBプログラムを遂行し、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットMSBプログラムを遂行する。前記上位ビットプログラムをするように、前記複数のマルチレベルセルのうちで複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる第1マルチレベルセルに対するMSBプリプログラムを遂行し、前記複数のマルチレベルセルを前記マルチビットデータに相応する前記複数の目標プログラム状態にプログラムするMSBメインプログラムを遂行する。一実施形態において、前記MSBプリプログラムが遂行されるように、前記第1マルチレベルセルにワンショットone-shotパルスを印加して前記第1マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプログラムすることができる。一実施形態において、前記MSBプリプログラムが遂行されるように、前記第1マルチレベルセルに増加型ステップパルスを印加し、前記第1マルチレベルセルが前記最上位目標プログラム状態に相応する中間プログラム状態にプログラムされたかの可否を検証するように前記第1マルチレベルセルにプリプログラム検証電圧を印加できる。一実施形態において、前記MSBプリプログラムが遂行されるように、前記第1マルチレベルセルを第1中間プログラム状態にプログラムし、前記第1中間プログラム状態を複数の区間に区分し、前記複数の区間に従がって前記第1マルチレベルセルのスレッショルド電圧を互いに異なる大きさで増加させて前記第1マルチレベルセルを前記第1中間プログラム状態より狭い幅を有する第2中間プログラム状態にプログラムできる。一実施形態において、前記第1マルチレベルセルを前記第1中間プログラム状態にプログラムするように、前記第1マルチレベルセルに第1ワンショットパルスを印加することができる。一実施形態において、前記第1中間プログラム状態を複数の区間に区分するように、前記第1マルチレベルセルに少なくとも一つの区分電圧を印加して前記第1マルチレベルセルそれぞれが属した区間を決定できる。一実施形態において、前記複数の区間は、第1区間、第2区間、及び第3区間を含むことができる。前記第1マルチレベルセルを前記第2中間プログラム状態にプログラムするように、前記第1区間に属する前記第1マルチレベルセルに接続されたビットラインにローレベルの第1電源電圧を印加し、前記第2区間に属する前記第1マルチレベルセルに接続されたビットラインにフォーシング電圧を印加し、前記第3区間に属する前記第1マルチレベルセルに接続されたビットラインにハイレベルの第2電源電圧を印加し、選択されたワードラインに第2ワンショットパルスを印加できる。一実施形態において、前記第1電圧は低電源電圧であり、前記第2電圧は高電源電圧であり、前記フォーシング電圧は、前記第1電源電圧より高く前記第2電圧より低いことができる。一実施形態において、前記選択されたワードラインに前記第2ワンショットパルスが印加される時、前記第3区間に属する前記第1マルチレベルセルのスレッショルド電圧は実質的に増加されず、前記第2ワンショットパルスによる前記第1区間に属する前記第1マルチレベルセルのスレッショルド電圧増加は、前記第2ワンショットパルスによる前記第2区間に属する前記第1マルチレベルセルのスレッショルド電圧増加より大きいこともある。前記一目的を達成するために、マルチビットデータを保存する複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法で、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットをプログラムする下位ビットLSBプログラムを遂行し、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットMSBプログラムを遂行する。前記上位ビットプログラムを遂行するように、前記複数のマルチレベルセルのうち、複数の目標プログラム状態のうち少なくとも一つの目標プログラム状態にプログラムされる第1マルチレベルセルに対するMSBプリプログラムを遂行し、前記複数のマルチレベルセルを前記マルチビットデータに相応する前記複数のプログラム状態にプログラムするMSBメインプログラムを遂行する。一実施形態において、前記少なくとも一つの目標プログラム状態は、前記複数の目標プログラム状態のうち最上位目標プログラム状態を含むことができる。一実施形態において、前記少なくとも一つの目標プログラム状態は、前記複数の目標プログラム状態を全て含むことができる。一実施形態において、前記MSBプリプログラムを遂行するように、前記複数のマルチレベルセルに複数の中間プログラム状態にそれぞれ相応する複数のワンショットパルスを順次に印加して前記複数のマルチレベルセルを前記複数の目標プログラム状態にそれぞれ相応する前記複数の中間プログラム状態にプログラムできる。一実施形態において、前記MSBプリプログラムを遂行するように、前記複数のマルチレベルセルに増加型ステップパルスを印加し、前記複数のマルチレベルセルが前記複数の目標プログラム状態に相応する複数の中間プログラム状態にプログラムされたかの可否を検証するように前記複数のマルチレベルセルに複数のプリプログラム検証電圧を順次に印加することができる。一実施形態において、前記MSBプリプログラムを遂行するように、前記複数のマルチレベルセルを前記複数の目標プログラム状態にそれぞれ相応する第1複数の中間プログラム状態にプログラムし、前記第1複数の中間プログラム状態それぞれを複数の区間に区分し、前記複数の区間により互いに異なる大きさで前記複数のマルチレベルセルのスレッショルド電圧を増加させて、前記複数のマルチレベルセルを前記第1複数の中間プログラム状態よりそれぞれ狭い幅を有する第2複数の中間プログラム状態にプログラムできる。前記一目的を達成するために、不揮発性メモリ装置の複数のマルチレベルセルにマルチビットデータをプログラムする方法で、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットがプログラムされる。前記複数のマルチレベルセルそれぞれに対して複数の目標電圧レベルのうち、各マルチレベルセルに相応する目標電圧レベルの検証電圧を利用して前記各マルチレベルセルのスレッショルド電圧を検証することによって、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットがプログラムされる。前記上位ビットをプログラムするように、前記複数のマルチレベルセルのうち、第1マルチレベルセルそれぞれに対し前記相応する目標電圧レベルより低い中間電圧レベルの検証電圧を利用して各第1マルチレベルセルを検証するMSBプリプログラムを遂行し、前記MSBプリプログラムを遂行した後、前記複数のマルチレベルセルそれぞれに対して前記各マルチレベルセルに相応する前記目標電圧レベルの検証電圧を利用して前記各マルチレベルセルのスレッショルド電圧を検証するMSBメインプログラムを遂行する。前記一目的を達成するために、不揮発性メモリ装置の複数のマルチレベルセルにマルチビットデータをプログラムする方法で、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットがプログラムされる。前記複数のマルチレベルセルのうち、第1マルチレベルセルそれぞれに対して、各第1マルチレベルセルに第1プログラムパルスを印加し、複数のスレッショルド電圧領域のうち前記各第1マルチレベルセルが属するスレッショルド電圧領域を決め、前記複数のスレッショルド電圧領域のうち、前記各第1マルチレベルセルが属する前記スレッショルド電圧領域に基づいて複数の互いに異なる電圧レベルのうち選択された電圧レベルを有する第2プログラムパルスを印加するMSBプリプログラムを遂行する。前記MSBプリプログラムを遂行した後、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットがプログラムされる。本発明の実施形態に係る不揮発性メモリ装置のプログラム方法は、メモリセル間のカップリング及びプログラムディスターブによるスレッショルド電圧分布の増加を最小化することができる。また、本発明の実施形態に係る不揮発性メモリ装置のプログラム方法はスレッショルド電圧分布の幅を減少させることができる。本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解するべきである。本明細書において、第1、第2等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。前記用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第1構成要素は第2構成要素と命名することができ、同様に第2構成要素も第1構成要素と命名することができる。ある構成要素が他の構成要素に連結されている、または接続されていると言及された場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に直接連結されている、または直接接続されていると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、すなわち~間にとすぐに~間にまたは~に隣接すると~に直接隣接する等も同じように解釈すべきである。本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、含むまたは有する等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用する。図1は本発明の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。図1を参照すれば、マルチビットデータを保存するマルチレベルセルを含む不揮発性メモリ装置において、前記マルチレベルセルに前記マルチビットデータの下位ビットLeastSignificantBit;LSBをプログラムする下位ビットプログラムが遂行されるS110。ここで、前記マルチビットデータは2ビット以上のデータを示し、マルチレベルセルはセルごとに2ビット以上のデータを保存する不揮発性メモリセルを示す。例えば、前記マルチレベルセルに接続されたビットラインに前記マルチビットデータの前記下位ビットにより第1電源電圧例えば、低電源電圧、または、接地電圧、または、第2電源電圧例えば、高電源電圧が選択的に印加し、前記マルチレベルセルに接続されたワードラインにプログラム電圧を印加することによって前記下位ビットプログラムが遂行できる。一実施形態において、前記下位ビットプログラムは増加型ステップパルスプログラムIncrementalStepPulseProgram;ISPP方式で遂行できる。例えば、前記マルチレベルセルに、プログラムループごとに所定の電圧レベル程増加する増加型ステップパルスを印加し、前記マルチレベルセルに前記下位ビットがプログラムされたかを確認するように前記マルチレベルセルに前記下位ビットに相応する検証電圧を印加することによって、前記下位ビットプログラムが遂行できる。実施形態により、前記ISPP方式で遂行されるLSBメインプログラム前にLSBプリプログラムが遂行できる。前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットMostSignificantBit;MSBをプログラムする上位ビットプログラムが遂行されるS120。前記上位ビットプログラムはMSBプリプログラム及びMSBメインプログラムを含む。前記マルチレベルセルのうち、少なくとも一つの目標プログラム状態にプログラムされるマルチレベルセルを、前記少なくとも一つの目標プログラム状態より低い電圧レベルを有する少なくとも一つの中間プログラム状態にプログラムすることによって、前記MSBプリプログラムが遂行できるS130。一実施形態において、前記マルチビットデータに相応する目標プログラム状態のうち、最も高い電圧レベルを有する最上位目標プログラム状態にプログラムされるマルチレベルセルに対するMSBプリプログラムが遂行できる。他の実施形態において、前記目標プログラム状態にプログラムされるマルチレベルセル全てに対するMSBプリプログラムが遂行できる。また他の実施形態において、前記上位ビットの値に従がって前記目標プログラム状態のうち、一部状態にプログラムされるマルチレベルセルに対するMSBプリプログラムが遂行できる。前記マルチレベルセルを前記マルチビットデータに相応する前記目標プログラム状態にプログラムすることによって、前記MSBメインプログラムが遂行できるS150。一実施形態において、前記MSBメインプログラムはISPP方式で遂行できる。例えば、前記マルチレベルセルにプログラムループごとに所定の電圧レベル程増加する増加型ステップパルスを印加し、前記マルチレベルセルが前記目標プログラム状態にプログラムされたかを確認するように前記マルチレベルセルに前記目標プログラム状態にそれぞれ相応する検証電圧を印加することによって、前記MSBメインプログラムが遂行できる。上述した通り、本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法で、最上位目標プログラム状態にプログラムされるマルチレベルセルに対する前記MSBプリプログラムを遂行した後、前記目標プログラム状態に対する前記MSBメインプログラムを遂行することによって、カップリングcoupling、ディスターブdisturb等による消去状態のマルチレベルセルのスレッショルド電圧分布の増加を最小化することができる。また、本発明の他の実施形態に係る不揮発性メモリ装置のプログラム方法で、前記プログラム状態にプログラムされるマルチレベルセルに対する前記プリプログラムを遂行した後前記プログラム状態に対する前記メインプログラムを遂行することによって、前記マルチレベルセルのスレッショルド電圧分布それぞれの幅を最小化することができる。図2は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の一例を示す図面である。図1及び図2を参照すれば、下位ビットプログラムが遂行されればS110、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、第1中間プログラム状態IP1を有することができる。例えば、マルチレベルセルにプログラムされる前記マルチビットデータの前記下位ビットが1の場合、前記マルチレベルセルは消去状態E0を有することができる。また、マルチレベルセルにプログラムされる前記マルチビットデータの前記下位ビットが0の場合、前記マルチレベルセルは第1中間プログラム状態IP1を有することができる。MSBプリプログラムが遂行されればS130、最上位目標プログラム状態P3にプログラムされるマルチレベルセルは、最上位目標プログラム状態P3に相応する中間プログラム状態P3’を有することができる。第1中間プログラム状態IP1を有するマルチレベルセルのうち、第2目標プログラム状態P2にプログラムされるマルチレベルセルのスレッショルド電圧は実質的に増加しないで、第1中間プログラム状態IP1を有するマルチレベルセルのうち、第3目標プログラム状態P3、すなわち、最上位目標プログラム状態にプログラムされるマルチレベルセルのスレッショルド電圧は前記MSBプリプログラムによって増加できる。MSBメインプログラムが遂行されればS150、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2または、第3目標プログラム状態P3を有することができる。例えば、前記MSBメインプログラムによって、消去状態E0を有するマルチレベルセルのうち、少なくとも一部は前記マルチビットデータにより第1検証電圧VVRF1に相応する第1目標プログラム状態P1にプログラムされ、第1中間プログラム状態IP1を有するマルチレベルセルは第2検証電圧VVRF2に相応する第2目標プログラム状態P2にプログラムされ、第3目標プログラム状態P3に相応する中間プログラム状態P3’を有するマルチレベルセルは第3目標プログラム状態P3にプログラムできる。例えば、消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2及び第3目標プログラム状態P3は、マルチビットデータ11、01、00及び10にそれぞれ相応することができる。実施形態により、状態E0、P1、P2、P3にそれぞれ割り当てられるマルチビットデータのロジック値は多様にすることができる。消去状態E0を有するマルチレベルセルの望まないスレッショルド電圧変化shiftは、主に、前記マルチレベルセルと同じワードラインに接続されたマルチレベルセルが第1プログラム状態P1及び第2目標プログラム状態P2にプログラムされる時発生するプログラムディスターブ、及び前記マルチレベルセルと隣接したメモリセルが最上位目標プログラム状態P3にプログラムされることにより発生するカップリングに起因する。一方、前記プログラムディスターブによる前記スレッショルド電圧変化の大きさは消去状態E0を有する前記マルチレベルセルのスレッショルド電圧の値によって変わるか、或いは、前記カップリングによる前記スレッショルド電圧変化の大きさは、消去状態E0を有する前記マルチレベルセルのスレッショルド電圧の値と実質的に関係がない。本発明の実施形態に係るプログラム方法で、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに対する前記MSBプリプログラムが遂行されることによって、消去状態E0を有する前記マルチレベルセルが前記カップリングによる影響を受けた後、前記プログラムディスターブによる影響を受ける。これに伴い、消去状態E0を有する前記マルチレベルセルのスレッショルド電圧が前記カップリングによって増加した後、前記プログラムディスターブによる影響を受けるので、前記マルチレベルセルの全体的なスレッショルド電圧変化が減少できる。また、本発明の実施形態に係るプログラム方法で、最上位目標プログラム状態P3にプログラムされるマルチレベルセルが前記MSBプリプログラムによって最上位目標プログラム状態P3に相応する検証電圧VVRF3と相対的に近いスレッショルド電圧を有するので、前記MSBマルチレベルセルが前記メインプログラムで相対的に低い電圧レベルを有する初期のプログラムパルスによって最上位目標プログラム状態P3にプログラムできる。これに伴い、前記MSBメインプログラムが速かに完了することができ、最上位目標プログラム状態P3の幅が減少できる。図3は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の他の例を示す図面である。図1及び図3を参照すれば、下位ビットプログラムが遂行されればS110、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0、または、第1中間プログラム状態IP1を有することができる。MSBプリプログラムが遂行されればS130、目標プログラム状態P1、P2、P3にプログラムされるマルチレベルセルは目標プログラム状態P1、P2、P3に相応する中間プログラム状態P1’、P2’、P3’を有することができる。例えば、前記MSBプリプログラムによって、消去状態E0を有するマルチレベルセルのうち、第1目標プログラム状態P1にプログラムされるマルチレベルセルは第1目標プログラム状態P1に相応する中間プログラム状態P1’にプログラムされ、第1中間プログラム状態IP1を有するマルチレベルセルのうち第2目標プログラム状態P2にプログラムされるマルチレベルセルは第2目標プログラム状態P2に相応する中間プログラム状態P2’にプログラムされ、第1中間プログラム状態IP1を有するマルチレベルセルのうち第3目標プログラム状態P3にプログラムされるマルチレベルセルは、第3目標プログラム状態P3に相応する中間プログラム状態P3’にプログラムされることができる。MSBメインプログラムが遂行されればS150、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2または、第3目標プログラム状態P3を有することができる。例えば、前記MSBメインプログラムによって、第1目標プログラム状態P1に相応する中間プログラム状態P1’を有するマルチレベルセルは第1目標プログラム状態P1にプログラムされ、第2目標プログラム状態P2に相応する中間プログラム状態P2’を有するマルチレベルセルは第2目標プログラム状態P2にプログラムされ、第3目標プログラム状態P3に相応する中間プログラム状態P3’を有するマルチレベルセルは第3目標プログラム状態P3にプログラムできる。メモリセルがプログラムされた後、前記メモリセルに隣接したメモリセルがプログラムなれば、前記メモリセルのスレッショルド電圧は前記隣接したメモリセルとのカップリングによって望まないのに増加することができる。本発明の実施形態に係るプログラム方法で、目標プログラム状態P1、P2、P3にプログラムされるマルチレベルセルが前記MSBプリプログラムによって目標プログラム状態P1、P2、P3に相応する検証電圧VVRF1、VVRF2、VVRF3と相対的に近いスレッショルド電圧を有するので、前記MSBメインプログラム時、前記マルチレベルセルのスレッショルド電圧増加が相対的に小さいこともある。これに伴い、カップリングによる望まないスレッショルド電圧増加が減少し、目標プログラム状態P1、P2、P3それぞれが相対的に狭い幅を有することができる。例えば、第1メモリセル犠牲セル、victimcellに隣接した第2メモリセル攻撃セル、aggressorcellが第3目標プログラム状態P3にプログラムされる場合、前記第2メモリセルは、前記MSBプリプログラムによって第3検証電圧VVRF3に近接したスレッショルド電圧を有し、前記MSBメインプログラムの間の前記第2メモリセルのスレッショルド電圧増加は相対的に小さい。これに伴い、前記MSBメインプログラムの間、前記第1メモリセルが前記第2メモリセルより先にプログラム完了しても、前記第2メモリセルのスレッショルド電圧増加が大きくないので、前記第2メモリセルとのカップリングによる前記第1メモリセルの望まないスレッショルド電圧増加が減少することができる。図4は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。図1及び図4を参照すれば、下位ビットプログラムが遂行されればS110、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、第1中間プログラム状態IP1を有することができる。中間ビットIntermediateSignificantBit;ISBプログラムが遂行されれば、前記マルチレベルセルは前記マルチビットデータの中間ビット、及び、前記下位ビットにより消去状態E0、第2中間プログラム状態IP2、第3中間プログラム状態IP3、または、第4中間プログラム状態IP4を有することができる。例えば、消去状態E0、第2中間プログラム状態IP2、第3中間プログラム状態IP3、及び第4中間プログラム状態IP4は、これに限定されないが、前記中間ビット及び前記下位ビット11、01、00及び10にそれぞれ相応することができる。実施形態により、状態E0、IP2、IP3、IP4にそれぞれ割り当てられるマルチビットデータのロジック値は多様なこともある。一実施形態において、前記中間ビットプログラムはISPP方式で遂行できる。例えば、前記マルチレベルセルに、プログラムループごとに所定の電圧レベル程増加する増加型ステップパルスを印加し、前記マルチレベルセルが第2中間プログラム状態IP2、第3中間プログラム状態IP3、第4中間プログラム状態IP4にプログラムされたか、を確認できるように前記マルチレベルセルに第2中間状態IP2、第3中間状態IP3、第4中間プログラム状態IP4に相応する検証電圧を印加することによって、前記中間ビットプログラムが遂行できる。MSBプリプログラムが遂行されればS130、最上位目標プログラム状態P7にプログラムされるマルチレベルセルは最上位目標プログラム状態P7に相応する中間プログラム状態P7’を有することができる。第4中間プログラム状態IP4を有するマルチレベルセルのうち第6目標プログラム状態P6にプログラムされるマルチレベルセルのスレッショルド電圧は実質的に増加しないで、第4中間プログラム状態IP4を有するマルチレベルセルのうち第7目標プログラム状態P7、即ち、最上位目標プログラム状態にプログラムされるマルチレベルセルのスレッショルド電圧は前記MSNプリプログラムによって増加することができる。MSBメインプログラムが遂行されればS150、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2、第3目標プログラム状態P3、第4目標プログラム状態P4、第5目標プログラム状態P5、第6目標プログラム状態P6または、第7目標プログラム状態P7を有することができる。例えば、前記MSBメインプログラムによって、消去状態E0を有するマルチレベルセルのうち、少なくとも一部は前記マルチビットデータにより第1検証電圧VVRF1に相応する第1目標プログラム状態P1にプログラムされ、第2中間プログラム状態IP2を有するマルチレベルセルは第2検証電圧VVRF2に相応する第2目標プログラム状態P2または、第3検証電圧VVRF3に相応する第3目標プログラム状態P3にプログラムされ、第3中間プログラム状態IP3を有するマルチレベルセルは、第4検証電圧VVRF4に相応する第4目標プログラム状態P4、または、第5検証電圧VVRF5に相応する第目標5プログラム状態P5にプログラムされ、第4中間プログラム状態IP4を有するマルチレベルセルは第6検証電圧VVRF6に相応する第6目標プログラム状態P6にプログラムされ、第7目標プログラム状態P7に相応して中間プログラム状態P7’を有するマルチレベルセルは第7目標プログラム状態P7にプログラムできる。例えば、消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2、第3目標プログラム状態P3、第4目標プログラム状態P4、第5目標プログラム状態P5、第6目標プログラム状態P6及び第7目標プログラム状態P7は、マルチビットデータの111、011、001、101、100、000、010及び110にそれぞれ相応することができる。実施形態により、状態E0、P1、P2、P3、P4、P5、P6、P7にそれぞれ割り当てられるマルチビットデータのロジック値は多様にする。本発明の実施形態に係るプログラム方法で、最上位目標プログラム状態P7にプログラムされるマルチレベルセルに対する前記MSBプリプログラムが遂行されることによって、消去状態E0を有するマルチレベルセルの全体的なスレッショルド電圧変化が減少することができ、最上位目標プログラム状態P7の幅が減少することができる。図5は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。図1及び図5を参照すれば、下位ビットプログラムが遂行されればS110、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0、または、第1中間プログラム状態IP1を有することができる。中間ビットプログラムが遂行されれば、前記マルチレベルセルは前記マルチビットデータの中間ビット及び前記下位ビットにより消去状態E0、第2中間プログラム状態IP2、第3中間プログラム状態IP3、または、第4中間プログラム状態IP4を有することができる。MSBプリプログラムが遂行されればS130、目標プログラム状態P1、P2、P3、P4、P5、P6、P7にプログラムされるマルチレベルセルは目標プログラム状態P1、P2、P3、P4、P5、P6、P7に相応する中間プログラム状態P1’、P2’、P3’、P4’、P5’、P6’、P7’を有することができる。例えば、前記MSBプリプログラムによって、消去状態E0を有するマルチレベルセルのうち第1目標プログラム状態P1にプログラムされるマルチレベルセルは第1プログラム状態P1に相応する中間プログラム状態P1’にプログラムされ、第2中間プログラム状態IP2を有するマルチレベルセルのうち第2目標プログラム状態P2にプログラムされるマルチレベルセルは、第2目標プログラム状態P2に相応する中間プログラム状態P2’にプログラムされ、第2中間プログラム状態IP2を有するマルチレベルセルのうち第3目標プログラム状態P3にプログラムされるマルチレベルセルは第3目標プログラム状態P3に相応する中間プログラム状態P3’にプログラムされ、第3中間プログラム状態IP3を有するマルチレベルセルのうち第4目標プログラム状態P4にプログラムされるマルチレベルセルは第4目標プログラム状態P4に相応する中間プログラム状態P4’にプログラムされ、第3中間プログラム状態IP3を有するマルチレベルセルのうち第5目標プログラム状態P5にプログラムされるマルチレベルセルは第5目標プログラム状態P5に相応する中間プログラム状態P5’にプログラムされ、第4中間プログラム状態IP4を有するマルチレベルセルのうち第6目標プログラム状態P6にプログラムされるマルチレベルセルは第6目標プログラム状態P6に相応する中間プログラム状態P6’にプログラムされ、第4中間プログラム状態IP4を有するマルチレベルセルのうち第7目標プログラム状態P7にプログラムされるマルチレベルセルは、第7目標プログラム状態P7に相応する中間プログラム状態P7’にプログラムできる。MSBメインプログラムが遂行されればS150、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2、第3目標プログラム状態P3、第4目標プログラム状態P4、第5目標プログラム状態P5、第6目標プログラム状態P6または、第7目標プログラム状態P7を有することができる。本発明の実施形態に係るプログラム方法で、目標プログラム状態P1、P2、P3、P4、P5、P6、P7にプログラムされるマルチレベルセルに対する前記MSBプリプログラムが遂行されることによって、カップリングによる望まないスレッショルド電圧増加が減少し、目標プログラム状態P1、P2、P3、P4、P5、P6、P7のそれぞれが相対的に狭い幅を有することができる。図4及び図5に図示はしていないが、前記中間ビットプログラムもまたプリプログラムを含むことができる。図6は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。図1及び図6を参照すれば、下位ビットプログラムが遂行されればS110、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、第1中間プログラム状態IP1を有することができる。中間ビットプログラムが遂行されれば、前記マルチレベルセルは前記マルチビットデータの中間ビット及び前記下位ビットにより消去状態E0、第2中間プログラム状態IP2、第3中間プログラム状態IP3、または、第4中間プログラム状態IP4を有することができる。前記中間ビットプログラムは、前記中間ビットに対するプリプログラム及び前記中間ビットに対するメインプログラムを含むことができる。前記中間ビットに対する前記プリプログラムによって、第2中間プログラム状態IP2、第3中間プログラム状態IP3、及び第4中間プログラム状態IP4にプログラムされるマルチレベルセルが中間プログラム状態IP2’、IP3’、IP4’にプログラムされ、前記中間ビットに対するメインプログラムによって、中間プログラム状態IP2’、IP3’、IP4’にプログラムされたマルチレベルセルが第2中間プログラム状態IP2、第3中間プログラム状態IP3、及び第4中間プログラム状態IP4にプログラムできる。図6には第2中間プログラム状態IP2、第3中間プログラム状態IP3、第4中間プログラム状態IP4にプログラムされるマルチレベルセル全てが中間プログラム状態IP2’、IP3’、IP4’にプリプログラムされる例が図示されているが、実施形態により、前記中間ビットに対する前記プリプログラムは、第2中間プログラム状態IP2、第3中間プログラム状態IP3、第4中間プログラム状態IP4のうち一部状態にプログラムされるマルチレベルセルが中間状態にプログラムできる。MSBプリプログラムが遂行されればS130、目標プログラム状態P1、P2、P3、P4、P5、P6、P7にプログラムされるマルチレベルセルは目標プログラム状態P1、P2、P3、P4、P5、P6、P7に相応する中間プログラム状態P1’、P2’、P3’、P4’、P5’、P6’、P7’を有することができる。MSBメインプログラムが遂行されればS150、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2、第3目標プログラム状態P3、第4目標プログラム状態P4、第5目標プログラム状態P5、第6目標プログラム状態P6または、第7目標プログラム状態P7を有することができる。図2及び図3には2ビットのデータを保存するマルチレベルセルに対するプログラム方法の例が図示されていて、図4~図6には3ビットのデータを保存するマルチレベルセルに対するプログラム方法の例が図示されているが、実施形態により、本発明の実施形態に係るプログラム方法は、4ビット以上のデータを保存するマルチレベルセルに適用することができる。図7は本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図8は図7のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。図7及び図8を参照すれば、下位ビットプログラムが遂行されればS210、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、中間プログラム状態IP1を有することができる。前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行されるS220。前記上位ビットプログラムはMSBプリプログラム及びMSBメインプログラムを含む。前記マルチレベルセルのうち、最上位目標プログラム状態P3にプログラムされるマルチレベルセルにワンショットone-shotパルスOSPを印加することによって、前記MSBプリプログラムが遂行されるS230。ここで、ワンショットパルスOSPは、一回印加される一つのパルスを意味する。例えば、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに接続されたビットラインに第1電源電圧例えば、低電源電圧、または、接地電圧を印加し、残りマルチレベルセルに接続されたビットラインに第2電源電圧例えば、高電源電圧を印加し、前記マルチレベルセルに接続されたワードライン即ち、選択されたワードラインにワンショットパルスOSPを印加することによって、前記MSBプリプログラムが遂行できる。前記MSBプリプログラムが遂行されれば、最上位目標プログラム状態P3にプログラムされるマルチレベルセルは最上位目標プログラム状態P3に相応する中間プログラム状態P3’を有することができる。MSBメインプログラムが遂行されればS250、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2または、第3目標プログラム状態P3を有することができる。上述した通り、本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法で、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに対する前記MSBプリプログラムを遂行することによって、カップリング、ディスターブなどによる消去状態のマルチレベルセルの望まないスレッショルド電圧分布の増加を最小化できて、目標プログラム状態P1、P2、P3の幅を減少させることができる。図9は本発明の他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図10は図9のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。図9及び図10を参照すれば、下位ビットプログラムが遂行されればS310、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、中間プログラム状態IP1を有することができる。前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行されるS320。前記上位ビットプログラムはMSBプリプログラム及びMSBメインプログラムを含む。前記マルチレベルセルに目標プログラム状態P1、P2、P3にそれぞれ相応する複数のワンショットパルスOSP1、OSP2、OSP3を印加することによって、前記MSBプリプログラムが遂行されるS330。例えば、第1目標プログラム状態P1にプログラムされるマルチレベルセルに第1ワンショットパルスOSP1を印加して第1目標プログラム状態P1に相応する中間プログラム状態P1’にプログラムし、第2目標プログラム状態P2にプログラムされるマルチレベルセルに第2ワンショットパルスOSP2を印加して第2目標プログラム状態P2に相応する中間プログラム状態P2’にプログラムし、第3目標プログラム状態P3にプログラムされるマルチレベルセルに第3ワンショットパルスOSP3を印加して第3目標プログラム状態P3に相応する中間プログラム状態P3’にプログラムできる。第1ワンショットパルスOSP1、第2ワンショットパルスOSP2、第3ワンショットパルスOSP3は、順次に印加することができる。例えば、第1目標プログラム状態P1にプログラムされるマルチレベルセルに接続されたビットラインに第1電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに第2電源電圧を印加し、選択されたワードラインに第1ワンショットパルスOSP1を印加して第1目標プログラム状態P1にプログラムされるマルチレベルセルをプリプログラムすることができる。その後、第2目標プログラム状態P2にプログラムされるマルチレベルセルに接続されたビットラインに前記第1電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに前記第2電源電圧を印加し、選択されたワードラインに第2ワンショットパルスOSP2を印加して第2目標プログラム状態P2にプログラムされるマルチレベルセルをプリプログラムすることができる。その後、第3プログラム状態P3にプログラムされるマルチレベルセルに接続されたビットラインに前記第1電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに前記第2電源電圧を印加し、選択されたワードラインに第3ワンショットパルスOSP3を印加して第3目標プログラム状態P3にプログラムされるマルチレベルセルをプリプログラムすることができる。MSBメインプログラムが遂行されればS350、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2または、第目標3プログラム状態P3を有することができる。上述した通り、本発明の他の実施形態に係る不揮発性メモリ装置のプログラム方法で、目標プログラム状態P1、P2、P3にプログラムされるマルチレベルセルに対する前記MSBプリプログラムを遂行することによって、状態E0、P1、P2、P3の幅を減少させることができる。図11は本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図12は図11のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。図11及び図12を参照すれば、下位ビットプログラムが遂行されればS410、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、中間プログラム状態IP1を有することができる。前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行されるS420。前記上位ビットプログラムはMSBプリプログラム及びMSBメインプログラムを含む。前記マルチレベルセルのうち、最上位目標プログラム状態P3にプログラムされるマルチレベルセルがISPP方式でプリプログラムされるS430。例えば、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに接続されたビットラインに第1電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに第2電源電圧を印加し、選択されたワードラインに増加型ステップパルスを印加することによって、最上位目標プログラム状態P3にプログラムされるマルチレベルセルが最上位目標プログラム状態P3に相応する中間プログラム状態P3’にプログラムできる。また、前記選択されたワードラインにプリプログラム検証電圧VPREVRFを印加することによって、最上位目標プログラム状態P3にプログラムされるマルチレベルセルが最上位目標プログラム状態P3に相応する中間プログラム状態P3’にプログラムされたか、を検証することができる。また、前記検証段階においてプログラムされていないことと判断したマルチレベルセルに接続されたビットラインに前記第1電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに前記第2電源電圧を印加し、前記選択されたワードラインにステップ電圧程増加した前記増加型ステップパルスを印加するプログラム段階が再び遂行できる。その後、前記検証段階が再び遂行できる。これと共に、前記プログラム段階及び前記検証段階は、最上位目標プログラム状態P3にプログラムされるマルチレベルセルのスレッショルド電圧がプリプログラム検証電圧以上になるまで反復できる。前記ISPP方式のMSBプリプログラムが遂行されれば、最上位目標プログラム状態P3にプログラムされるマルチレベルセルは最上位目標プログラム状態P3に相応する中間プログラム状態P3’を有することができる。実施形態により、中間プログラム状態P3’に相応するプリプログラム検証電圧VPREVRFは最上位目標プログラム状態P3に相応する検証電圧VVRF3より低い電圧レベルを有することができる。また、マルチレベルセルを中間プログラム状態P3’にプログラムするためのISPP開始電圧は前記マルチレベルセルを最上位目標プログラム状態P3にプログラムするためのISPP開始電圧より低い電圧レベルを有することができる。MSBメインプログラムが遂行されればS450、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2または、第3目標プログラム状態P3を有することができる。上述した通り、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法で、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに対する前記MSBプリプログラムを遂行することによって、カップリング、ディスターブなどによる消去状態のマルチレベルセルの望まないスレッショルド電圧分布の増加を最小化でき、目標プログラム状態P1、P2、P3の幅を減少させることができる。図13は本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図14は図13のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。図13及び図14を参照すれば、下位ビットプログラムが遂行されればS510、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、中間プログラム状態IP1を有することができる。前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行されるS520。前記上位ビットプログラムはMSBプリプログラム及びMSBメインプログラムを含む。前記マルチレベルセルがISPP方式でプリプログラムされるS530。例えば、第1目標プログラム状態P1にプログラムされるマルチレベルセルが前記ISPP方式で第1目標プログラム状態P1に相応する中間プログラム状態P1’にプリプログラムされ、第2目標プログラム状態P2にプログラムされるマルチレベルセルが前記ISPP方式で第2目標プログラム状態P2に相応する中間プログラム状態P2’にプリプログラムされ、第3目標プログラム状態P3にプログラムされるマルチレベルセルが前記ISPP方式で第3目標プログラム状態P3に相応する中間プログラム状態P3’にプリプログラムできる。実施形態により、第1目標プログラム状態P1、第2目標プログラム状態P2、及び第3目標プログラム状態P3に対するISPP方式のMSBプリプログラムは同時に遂行できる。例えば、同じ増加型ステップパルスを印加することによって、第1目標プログラム状態P1、第2目標プログラム状態P2、及び第3目標プログラム状態P3に対するプリプログラムが遂行できる。前記MSBプリプログラムは、プリプログラム検証電圧VPREVRF1、VPREVRF2、VPREVRF3を順次に印加する検証段階を含むことができる。前記MSBプリプログラムによって、第1目標プログラム状態P1にプログラムされるマルチレベルセルのスレッショルド電圧が第1プリプログラム検証電圧VPREVRF1以上になり、第2目標プログラム状態P2にプログラムされるマルチレベルセルのスレッショルド電圧が第2プリプログラム検証電圧VPREVRF2以上になり、第3目標プログラム状態P3にプログラムされるマルチレベルセルのスレッショルド電圧が第3プリプログラム検証電圧VPREVRF3以上になることができる。実施形態により、中間プログラム状態P1’、P2’、P3’に相応するプリプログラム検証電圧VPREVRF1、VPREVRF2、VPREVRF3は第1目標プログラム状態P1、第2目標プログラム状態P2、及び第3目標プログラム状態P3に相応する検証電圧VVRF1、VVRF2、VVRF3よりそれぞれ低い電圧レベルを有することができる。また、マルチレベルセルを中間プログラム状態P1’、P2’、P3’にプログラムするためのISPP開始電圧は前記マルチレベルセルを第1目標プログラム状態P1、第2目標プログラム状態P2、及び第3目標プログラム状態P3にプログラムするためのISPP開始電圧より低い電圧レベルを有することができる。MSBメインプログラムが遂行されればS550、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2または、第3目標プログラム状態P3を有することができる。上述した通り、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法で、目標プログラム状態P1、P2、P3にプログラムされるマルチレベルセルに対する前記MSBプリプログラムを遂行することによって、状態E0、P1、P2、P3の幅を減少させることができる。図15は本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図16は図15のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。図15及び図16を参照すれば、下位ビットプログラムが遂行されればS610、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、中間プログラム状態IP1を有することができる。前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行されるS620。前記上位ビットプログラムはMSBプリプログラム及びMSBメインプログラムを含む。前記マルチレベルセルのうち、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに第1ワンショットパルスOSP1を印加することによって、最上位目標プログラム状態P3にプログラムされるマルチレベルセルが最上位目標プログラム状態P3に相応する第1中間プログラム状態P3にプリプログラムされるS631。例えば、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに接続されたビットラインに第1電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに第2電源電圧を印加し、選択されたワードラインに第1ワンショットパルスOSP1を印加することによって、最上位目標プログラム状態P3にプログラムされるマルチレベルセルが最上位目標プログラム状態P3に相応する第1中間プログラム状態P3にプリプログラムできる。第1中間プログラム状態P3にプリプログラムされたマルチレベルセル661、662、663に少なくとも一つの電圧を印加することによって、第1中間プログラム状態P3が複数の区間S1、S2、S3に区分されることができるS633。例えば、前記少なくとも一つの電圧は第1電圧V1及び第1電圧V1より高い電圧レベルを有する第2電圧V2を含み、第1中間プログラム状態P3は第1電圧V1より低い電圧レベルを有する第1区間S1、第1電圧V1より高く第2電圧V2より低い電圧レベルを有する第2区間S2、及び第2電圧V2より高い電圧レベルを有する第3区間S3に区分されることができる。また、前記選択されたワードラインに第1電圧V1及び第2電圧V2を順次に印加することによって、第1中間プログラム状態P3にプリプログラムされたマルチレベルセル661、662、663のそれぞれが、第1区間S1、第2区間S2または、第3区間S3のうち、何れの区間に属するのか、が確認できる。複数の区間S1、S2、S3により互いに異なる大きさでスレッショルド電圧を増加させることによって、第1中間プログラム状態P3にプリプログラムされたマルチレベルセルが第1中間プログラム状態P3より狭い幅を有する第2中間プログラム状態P3’にプリプログラムできるS635。例えば、第1区間S1に属するマルチレベルセル661に接続されたビットラインに前記第1電源電圧を印加し、第2区間S2に属するマルチレベルセル662に接続されたビットラインにフォーシング電圧を印加し、第3区間S3に属するマルチレベルセル663に接続されたビットラインに前記第2電源電圧を印加し、前記選択されたワードラインに第2ワンショットパルスOSP2を印加することによって、第1中間プログラム状態P3にプリプログラムされたマルチレベルセルが第2中間プログラム状態P3’にプリプログラムできる。前記第1電源電圧は低電源電圧または、接地電圧であり、前記第2電源電圧は高電源電圧であり、前記フォーシング電圧は前記第1電源電圧より高く前記第2電源電圧より低い電圧レベルを有することができる。例えば、前記フォーシング電圧は、第1区間S1と第2区間S2を区分するための第1電圧V1と、第2区間S2と第3区間S3とを区分するための第2電圧V2と、の電圧レベル差に相応する電圧レベルを有することができる。前記フォーシング電圧によって、第2区間S2に属するマルチレベルセル662のチャネル電圧が増加することによって、マルチレベルセル662に対する第2ワンショットパルスOSP2の有効電圧が減少することができる。これに伴い、第2区間S2に属するマルチレベルセルのスレッショルド電圧増加は第1区間S1に属するマルチレベルセル661のスレッショルド電圧増加はより小さいこともある。また、第3区間S3に属するマルチレベルセル663に接続されたビットラインに前記第2電源電圧が印加されることによって、第3区間S3に属するマルチレベルセル663のスレッショルド電圧は実質的に増加しないことがある。このように、第1ワンショットパルスOSP1の印加、複数の区間S1、S2、S3への区分、及び第2ワンショットパルスOSP2の印加によって、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに対する前記MSBプリプログラムが遂行できるS630。上述した通り、複数の区間S1、S2、S3により互いに異なる大きさでスレッショルド電圧が増加することによって、最上位目標プログラム状態P3にプログラムされるマルチレベルセルが狭い幅を有する第2中間プログラム状態P3’にプリプログラムできる。MSBメインプログラムが遂行されればS650、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2または、第3目標プログラム状態P3を有することができる。上述した通り、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法で、最上位目標プログラム状態P3にプログラムされるマルチレベルセルに対する前記MSBプリプログラムを遂行することによって、カップリング、ディスターブなどによる消去状態のマルチレベルセルの望まないスレッショルド電圧分布の増加を最小化でき、目標プログラム状態P1、P2、P3の幅を減少させることができる。図17は本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図18は図17のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。図17及び図18を参照すれば、下位ビットプログラムが遂行されればS710、マルチレベルセルはマルチビットデータの下位ビットにより消去状態E0または、中間プログラム状態IP1を有することができる。前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行されるS720。前記上位ビットプログラムはMSBプリプログラム及びMSBメインプログラムを含む。前記マルチレベルセルに複数の第1ワンショットパルスOSP1_1、OSP1_2、OSP1_3を印加することによって、前記マルチレベルセルが目標プログラム状態P1、P2、P3に相応する第1中間プログラム状態P1、P2、P3にプリプログラムされるS731。複数の第1ワンショットパルスOSP1_1、OSP1_2、OSP1_3は選択されたワードラインに順次に印加することができる。第1中間プログラム状態P1、P2、P3のそれぞれが複数の区間に区分されることができるS733。例えば、第1目標プログラム状態P1に相応する第1中間プログラム状態P1が第1電圧V1_1及び第2電圧V2_1を利用して3つの区間に区分し、第2目標プログラム状態P2に相応する第1中間プログラム状態P2が第1電圧V1_2及び第2電圧V2_2を利用して3つの区間に区分し、第3目標プログラム状態P3に相応する第1中間プログラム状態P3が第1電圧V1_3及び第2電圧V2_3を利用して3つの区間に区分することができる。第1中間プログラム状態P1、P2、P3それぞれの前記複数の区間により互いに異なる大きさでスレッショルド電圧を増加させることによって、第1中間プログラム状態P1、P2、P3にプリプログラムされたマルチレベルセルが第1中間プログラム状態P1、P2、P3よりそれぞれ狭い幅を有する第2中間プログラム状態P1’、P2’、P3’でプリプログラムできるS735。第1中間プログラム状態P1、P2、P3それぞれの第1区間には第1電源電圧が印加さて、第1中間プログラム状態P1、P2、P3それぞれの第2区間にはフォーシング電圧が印加され、第1中間プログラム状態P1、P2、P3それぞれの第3区間には第2電源電圧が印加されることができる。また、前記選択されたワードラインに複数の第2ワンショットパルスOSP2_1、OSP2_2、OSP2_3が順次に印加することができる。第1中間プログラム状態P1、P2、P3それぞれの第2区間に属するマルチレベルセルのスレッショルド電圧増加は第1中間プログラム状態P1、P2、P3それぞれの第1区間に属するマルチレベルセルのスレッショルド電圧増加よりそれぞれ小さいこともある。また、第1中間プログラム状態P1、P2、P3それぞれの第3区間に属するマルチレベルセルのスレッショルド電圧は実質的に増加しないことがある。このように、複数の第1ワンショットパルスOSP1_1、OSP1_2、OSP1_3の印加、各状態P1、P2、P3を複数の区間への区分、及び複数の第2ワンショットパルスOSP2_1、OSP2_2、OSP2_3の印加によって、前記マルチレベルセルに対する前記MSBプリプログラムが遂行できるS730。上述した通り、各状態に対し複数の区間により互いに異なる大きさでスレッショルド電圧が増加することによって、前記マルチレベルセルがそれぞれ狭い幅を有する第2中間プログラム状態P1’、P2’、P3’にプリプログラムできる。MSBメインプログラムが遂行されればS750、前記マルチレベルセルは前記マルチビットデータにより消去状態E0、第1目標プログラム状態P1、第2目標プログラム状態P2または、第3目標プログラム状態P3を有することができる。上述した通り、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法で、目標プログラム状態P1、P2、P3にプログラムされるマルチレベルセルに対する前記MSBプリプログラムを遂行することによって、状態E0、P1、P2、P3の幅を減少させることができる。図7~図18には2ビットのデータを保存するマルチレベルセルに対するプログラム方法の実施形態が図示されているが、本発明の実施形態に係るプログラム方法は3ビット以上のデータを保存するマルチレベルセルに適用されることができる。図19は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのプログラム順序を説明するための表である。図19を参照すれば、次のワードラインすなわち、現在ワードラインに隣接したワードラインに対する下位ビットプログラムが遂行された後、現在ワードラインに対する上位ビットプログラムを遂行する。例えば、第1ワードラインWL1に対する下位ビットプログラムを遂行し、第2ワードラインWL2に対する下位ビットプログラムを遂行する。その後、第1ワードラインWL1に対する上位ビットプログラムを遂行する。前記下位ビットプログラム、及び/または、前記上位ビットプログラムはプリプログラム及びメインプログラムを含むことができる。前記プリプログラム及び前記メインプログラムは一回のシークエンスで遂行できる。その後、第3ワードラインWL3に対する下位ビットプログラムを遂行し、第2ワードラインWL2に対する上位ビットプログラムが遂行できる。これと共に、次のワードラインに対する下位ビットプログラムを遂行した後、現在ワードラインに対する上位ビットプログラムを遂行することによって、ワードラインカップリングが最小化されることができる。図20は本発明の実施形態に係る不揮発性メモリ装置を示すブロック図である。図20を参照すれば、不揮発性メモリ装置800はメモリセルアレイ810、ページバッファ部820、ローデコーダ830、電圧生成器840及び制御回路850を含む。メモリセルアレイ810は、ワードライン及びビットラインに接続したマルチレベルセルを含む。前記マルチレベルセルのそれぞれは2ビット以上を有するマルチビットデータを保存することができる。図1~図19に図示された本発明の実施形態に係るプログラム方法によって、前記マルチレベルセルに前記マルチビットデータがプログラムできる。前記マルチレベルセルに対するプログラムは下位ビットプログラム及び上位ビットプログラムを含む。前記上位ビットプログラムは、MSBプリプログラム及びMSBメインプログラムを含む。前記MSBプリプログラムは少なくとも一つの状態にプログラムされるマルチレベルセルに対し遂行できる。例えば、最上位目標プログラム状態または、全ての目標プログラム状態に対するマルチレベルセルがプリプログラムできる。実施形態により、前記MSBプリプログラムは、ワンショットパルスを印加したり、ISPPを利用したり、ワンショットパルス印加後複数の区間別にスレッショルド電圧を増加させたり、することによって遂行できる。これに伴い、本発明の実施形態に係るプログラム方法で、状態それぞれの幅が減少することができる。ページバッファ部820は、動作モードにより書き込みドライバとして、または、感知増幅器として動作できる。例えば、ページバッファ部820は読み出し動作モードで感知増幅器として動作し、プログラム動作モードで書き込みドライバとして動作できる。ページバッファ部820は前記ビットラインに接続され、前記マルチビットデータを一時的に保存するページバッファを含むことができる。前記ページバッファのそれぞれは、前記ビットラインのうち相応するビットラインに接続し、相応するマルチビットデータを一時的に保存データラッチを含むことができる。ローデコーダ830はローアドレスに応答してワードラインを選択することができる。ローデコーダ830は電圧生成器840から提供されるワードライン電圧を選択及び非選択されたワードラインで伝達する。プログラム動作時にローデコーダ830は選択されたワードラインにプログラム電圧を伝達し、非選択されたワードラインにパス電圧を伝達できる。電圧生成器840は制御回路850の制御によりプログラムのためのプログラム電圧、パス電圧、プリプログラム検証電圧、検証電圧及び読み出し電圧のようなワードライン電圧を生成できる。制御回路850は前記マルチビットデータをメモリセルアレイ810にプログラムするためにページバッファ部820、ローデコーダ830及び電圧生成器840を制御することができる。制御回路850は前記下位ビットプログラム、前記MSBプリプログラム及び前記MSBメインプログラムを遂行するようにページバッファ部820、ローデコーダ830及び電圧生成器840を制御することができる。例えば、制御回路850は、プログラム動作時に、選択されたワードラインにワンショットパルス、増加型ステップパルス、プリプログラム検証電圧または、検証電圧を印加し、非選択されたワードラインにパス電圧が印加されるようにローデコーダ830及び電圧生成器840を制御することができる。不揮発性メモリ装置800は少なくとも一つの状態に対するMSBプリプログラムを遂行する。これに伴い、不揮発性メモリ装置800のマルチレベルセルは狭い幅を有する状態にプログラムできる。図21は本発明の実施形態に係るメモリシステムを示すブロック図である。図21を参照すれば、メモリシステム900はメモリコントローラ910及び不揮発性メモリ装置920を含む。不揮発性メモリ装置200はメモリセルアレイ921及びページバッファ部922を含む。ページバッファ部922はビットラインに接続され、マルチビットデータを一時的に保存するページバッファを含むことができる。メモリセルアレイ921は、ワードライン及び前記ビットラインに接続されたマルチレベルセルを含むことができる。前記マルチレベルセルは下位ビットプログラム、MSBプリプログラム、及びメインプログラムによって狭い幅を有するスレッショルド電圧分布を有することができる。メモリコントローラ910は不揮発性メモリ装置920を制御する。メモリコントローラ910は外部のホスト図示せずと不揮発性メモリ装置920との間のデータ交換を制御することができる。メモリコントローラ910は中央処理装置911、バッファメモリ912、ホストインターフェース913及びメモリインターフェース914を含むことができる。中央処理装置911は前記データ交換のための動作を遂行できる。バッファメモリ912は、DRAMDynamicrandomaccessmemory、SRAMStaticrandomaccessmemory、PRAMPhaserandomaccessmemory、FRAM登録商標Ferroelectricrandomaccessmemory、RRAM登録商標Resistiverandomaccessmemory、またはMRAMMagneticrandomaccessmemoryで具現できる。バッファメモリ912は、中央処理装置911の動作メモリであることができる。実施形態により、バッファメモリ912はメモリコントローラ910の内部または、外部に位置することができる。ホストインターフェース913は前記ホストと接続し、メモリインターフェース914は不揮発性メモリ装置920と接続する。中央処理装置911はホストインターフェース913を通じて前記ホストと通信できる。例えば、ホストインターフェース913はUSBUniversalSerialBus、MMCMulti-MediaCard、PCI-EPeripheralComponentInterconnect-Express、SASSerial-attachedSCSI、SATASerialAdvancedTechnologyAttachment、PATAParallelAdvancedTechnologyAttachment、SCSISmallComputerSystemInterface、ESDIEnhancedSmallDiskInterface、IDEIntegratedDriveElectronicsなどのような多様なインターフェースプロトコルのうち、少なくとも一つを通じてホストと通信するように構成できる。また、中央処理装置911はメモリインターフェース914を通じて不揮発性メモリ装置920と通信することができる。実施形態により、メモリコントローラ910は、スタートアップコードを保存する不揮発性メモリ装置図示せずをさらに含むことができ、エラー訂正のためのエラー訂正ブロック915をさらに含むことができる。一実施形態において、メモリコントローラ910は不揮発性メモリ装置920にビルトインbuilt-inして具現されることができる。メモリコントローラ910がビルトインして具現されたNANDフラッシュメモリ装置を、つまり、OneNANDメモリ装置One-NANDmemorydeviceと命名できる。メモリシステム900は、メモリカードmemorycard、ソリッドステートドライブsolidstatedriveなどのような形態で具現できる。不揮発性メモリ装置920、メモリコントローラ910、及び/または、メモリシステム900は、多様な形態のパッケージを利用して具現することができるが、例えば、PackageonPackagePoP、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlacticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatPackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatPackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSPなどのようなパッケージを利用して具現することができる。実施形態により、マルチレベルセルは、電荷保存層を有する多様なセル構造野原のうちの何れか一つを利用して具現ができる。電荷保存層を有するセル構造は、電荷タラップ層を利用する電荷タラップフラッシュ構造、アレイが多層で積層されるスタックフラッシュ構造、ソースドレーンのないフラッシュ構造、ピンタイプフラッシュ構造などが適用できる。図22は本発明の実施形態に係るメモリシステムがメモリカードに応用した例を示す図面である。図22を参照すれば、メモリシステム1000は複数の接続ピン1010、メモリコントローラ1020及び不揮発性メモリ装置1030を含む。ホスト図示せずとメモリシステム1000との間の信号が送受信するように複数の接続ピン1010はホストに接続できる。複数の接続ピン1010はクロックピン、コマンドピン、データピン、及び/または、リセットピンを含むことができる。メモリコントローラ1020は、前記ホストからデータを受信し、前記受信されたデータを不揮発性メモリ装置1030に保存できる。不揮発性メモリ装置1030はマルチレベルセルを含む。前記マルチレベルセルは、下位ビットプログラム、プリプログラム及びメインプログラムによって狭いスレッショルド電圧分布を有するようにプログラムできる。図22のメモリシステム1000はメモリカードであることができる。例えば、メモリシステム1000は、MMCMultiMediaCard、eMMCembeddedMultiMediaCard、hybrideMMChybridembeddedMultiMediaCard、SDSecureDigitalカード、マイクロSDカード、メモリスティックMemoryStick、IDカード、PCMCIAPersonalComputerMemoryCardInternationalAssociationカード、チップカードChipCard、USBカード、スマートカードSmartCard、CFカードCompactFlash登録商標Cardなどのようなメモリカードであることができる。実施形態により、メモリシステム1000は、コンピュータ、ノートパソコン、携帯電話機、スマートフォンsmartphone、MP3プレーヤー、PDAPersonalDigitalAssistants、PMPPortableMultimediaPlayer、デジタルTV、デジタルカメラ、ポータブルゲーム機Portablegameconsoleなどのようなホストに装着することができる。図23は本発明の実施形態に係るメモリシステムが、ソリッドステートドライブに応用された例を示す図面である。図23を参照すれば、メモリシステム1100は、SSDSolidStateDriveであることができる。メモリシステム1100はメモリコントローラ1110及び複数の不揮発性メモリ装置1120を含む。メモリコントローラ1110は、ホスト図示せずからデータを受信し、前記受信されたデータを複数の不揮発性メモリ装置1120に保存できる。複数の不揮発性メモリ装置1120はマルチレベルセルを含む。前記マルチレベルセルは、下位ビットプログラム、MSBプリプログラム及びMSBメインプログラムによって狭いスレッショルド電圧分布を有するようにプログラムできる。実施形態により、メモリシステム1100は、コンピュータ、ノートパソコン、携帯電話機、スマートフォン、MP3プレーヤー、PDA、PMP、デジタルTV、デジタルカメラ、ポータブルゲーム機などのようなホストに装着することができる。図24は本発明の実施形態に係るコンピューティングシステムを示すブロック図である。図24を参照すれば、コンピューティングシステム1200は、プロセッサ1210、メモリ1220、ユーザインタフェース1230及びメモリシステム900を含む。実施形態により、コンピューティングシステム1200は、ベースバンドチップセットbasebandchipsetのようなモデム1240をさらに含むことができる。プロセッサ1210は、特定計算または、タスクを実行する特定ソフトウェアを実行するように多様なコンピューティング機能を実行できる。例えば、プロセッサ1210は、マイクロプロセッサまたは、中央処理装置CPUであることができる。プロセッサ1210はアドレスバス、制御バス、及び/または、データバスのようなバス1250を介してメモリ1220に接続できる。例えば、メモリ1220は、DRAM、SRAM、PRAM、FRAM登録商標、RRAM登録商標及び/またはMRAMで具現されることができる。また、プロセッサ1210は、周辺構成要素相互接続peripheralcomponentinterconnect;PCIバスのような拡張バスに接続できる。これに伴い、プロセッサ1210はキーボードまたは、マウスのような一つ以上の入力装置、プリンタまたは、ディスプレイ装置のような一つ以上の出力装置を含むユーザインタフェース1230を制御することができる。モデム1240は、外部装置と無線でデータを送受信することができる。不揮発性メモリ装置920にはプロセッサ1210によって処理されたデータまたは、モデム1240を介して受信されたデータなどがメモリコントローラ910を介して保存されることができる。コンピューティングシステム1200は、動作電圧を供給するためのパワーサプライをさらに含むことができる。また、コンピューティングシステム1200は、実施形態により応用チップセットapplicationchipset、カメライメージプロセッサcameraimageprocessor;CISなどをさらに含むことができる。不揮発性メモリ装置920に含まれたマルチレベルセルは、下位ビットプログラム、MSBプリプログラム及びMSBメインプログラムによって狭いスレッショルド電圧分布を有するようにプログラムすることができる。以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。