補助電極構造を備えた立体型DRAMにおいて、基板10と、少なくとも一つのビット線11であって、該基板10上に形成され、該ビット線11は該基板10上にドーパントをドープし並びに拡散を実行して形成され、且つ該ビット線11は成長領域111と間隔領域112とを備えた、上記ビット線11と、少なくとも一つの柱状体20であって、該ビット線11の該成長領域111上に形成され、該ビット線11より遠く離れた上壁21と該ビット線11と該上壁21の間に介在する側壁22とを備え、且つ該側壁22が該ビット線11に垂直である、上記柱状体20と、第1誘電層30であって、該ビット線11の間隔領域112及び該柱状体20の表面に形成され、並びに該柱状体20の上壁21において開口31を形成する、上記第1誘電層30と、少なくとも一つの補助電極40であって、該第1誘電層30の、該間隔領域112に対応する表面に形成され、並びに該柱状体20に隣接する、上記補助電極40と、第2誘電層50であって、該第1誘電層30と接続され並びに該補助電極40を被覆する、上記第2誘電層50と、少なくとも一つのワード線60であって、該基板10の表面に平行であり且つ該ビット線11に平行であり、該第1誘電層30の該側壁22より離れた表面に形成され、並びに該補助電極40との間に該第2誘電層50が介在する、上記ワード線60と、少なくとも一つのコンデンサ70であって、該柱状体20の該上壁21に形成され、並びに該開口31を通して該柱状体20と接続された、上記コンデンサ70と、を包含したことを特徴とする、補助電極構造を備えた立体型DRAM。請求項1記載の補助電極構造を備えた立体型DRAMにおいて、該第1誘電層30と該第2誘電層50は異なる材質とされたことを特徴とする、補助電極構造を備えた立体型DRAM。請求項1記載の補助電極構造を備えた立体型DRAMにおいて、該成長領域111及び該間隔領域112はそれぞれ複数個が設けられ、且つ相互に間隔を以て配列され、該柱状体20は該成長領域111に対応して複数個が設けられることを特徴とする、補助電極構造を備えた立体型DRAM。請求項3記載の補助電極構造を備えた立体型DRAMにおいて、該ワード線60は第1ワード線61と第2ワード線62を包含し、該第1ワード線61と該第2ワード線62はそれぞれ複数の該柱状体20の隣り合う該側壁22の一側に設けられ、且つ相互に未接触であることを特徴とする、補助電極構造を備えた立体型DRAM。請求項3記載の補助電極構造を備えた立体型DRAMにおいて、該ビット線11は複数個が設けられ、且つ相互に平行で間隔を以て設置されたことを特徴とする、補助電極構造を備えた立体型DRAM。請求項5記載の補助電極構造を備えた立体型DRAMにおいて、該補助電極40は複数個が設けられ且つ複数の該柱状体20の間に設けられ、並びに該基板10の表面に平行であり且つ該ビット線11に垂直であることを特徴とする、補助電極構造を備えた立体型DRAM。請求項1記載の補助電極構造を備えた立体型DRAMにおいて、該ドーパントは3A或いは5A族元素とされ、該ビット線11にP型或いはN型半導体を形成させることを特徴とする、補助電極構造を備えた立体型DRAM。請求項1記載の補助電極構造を備えた立体型DRAMにおいて、該ビット線11はイオンレイアウト、炉管を使用したドープ拡散、或いはプラズマ拡散の方式により該ドーパントを該基板10にドープし並びに拡散を実行することにより形成されることを特徴とする、補助電極構造を備えた立体型DRAM。本発明の主要な目的は、イオンドープ式のビット線の高抵抗の問題を解決することにある。上述の目的を達成するため、本発明は補助電極構造を備えた立体型DRAMを提供し、それは、基板、該基板上に形成された少なくとも一つのビット線、該ビット線上に形成された少なくとも一つの柱状体、第1誘電層、少なくとも一つの補助電極、第2誘電層、該基板に平行で且つ該ビット線に垂直な少なくとも一つのワード線、及び少なくとも一つのコンデンサを包含する。該ビット線は該基板上にドーパントをドープし、並びに拡散を実行することで形成される。且つ該ビット線は成長領域と間隔領域を有する。該柱状体は該ビット線の該成長領域上に形成され、並びに該ビット線より離れた上壁と、該ビット線と該上壁の間に介在する側壁とを有し、且つ該側壁は該ビット線に垂直である。該第1誘電層は該ビット線の該間隔領域及び該柱状体の表面に形成され、並びに該柱状体の該上壁に、該コンデンサに接続された開口が形成される。該補助電極は該第1誘電層の該間隔領域に対応する表面に形成され、並びに該柱状体に隣接し、該第2誘電層と該第1誘電層は接続され並びに該補助電極を被覆する。該ワード線は該第1誘電層の該側壁から離れた表面に形成され、並びに該補助電極との間が該第2誘電層で隔てられている。以上の説明から分かるように、本発明は該補助電極が該間隔領域に設置されたことで、該第1誘電層により該ビット線の抵抗の大きさを制御でき、これにより該ビット線の導電能力を改善することができる。このほか、本発明の工程構造及びステップは垂直式柱状トランジスタの製造ステップに類似し、これにより高い工程の互換性を有する。本発明の技術内容、構造特徴、達成する目的を詳細に説明するため、以下に実施例を挙げ並びに図面を組み合わせて説明する。図2A及び図2Bを参照されたい。図2Bは図2A中のA-A断面図である。本発明は補助電極構造を備えた立体型DRAMとされ、それは基板、該基板上に形成された少なくとも一つのビット線、該ビット線上に形成された少なくとも一つの柱状体、第1誘電層、少なくとも一つの補助電極、第2誘電層、該基板に平行で且つ該ビット線に垂直な少なくとも一つのワード線、及び少なくとも一つのコンデンサを包含する。該ビット線は該基板上にドーパントをドープし、並びに拡散を実行することで形成される。該ドーパントは3A或いは5A族の元素とされ、該ビット線にP型或いはN型半導体を形成させ、ドープ拡散の方式は、イオンレイアウト、炉管ドープ拡散或いはプラズマ拡散等とされ、且つ該ビット線は成長領域と間隔領域を具備する。本実施例では、該ビット線は複数の成長領域と複数の間隔領域を有し、且つ複数の該成長領域と複数の該間隔領域が相互に間隔を取って配列され、該ビット線は複数個が設けられ得て、且つ該基板上に、相互に平行に間隔を以て配列される。該柱状体は該ビット線の該成長領域上に形成され、並びに該ビット線より離れた上壁と該ビット線と該上壁の間に介在する側壁とを有し、且つ該側壁は該ビット線に垂直である。この実施例では、該柱状体は該成長領域に対応して複数個設けられる。該第1誘電層は該ビット線の該間隔領域及び該柱状体の表面に形成され、並びに該柱状体の上壁は開口を形成する。該補助電極は該第1誘電層の該間隔領域に対応する表面に形成され、並びに該柱状体に隣接する。そのうち該補助電極は、隣り合った該柱状体の間に位置し、並びに該基板の表面に平行で且つ該ビット線に垂直な方式で設置され、該第2誘電層と該第1誘電層は接続され、並びに該間隔領域の領域範囲内に該補助電極を被覆し、これにより該補助電極とその他の素子の電気的導通を防止する。該ワード線は第1ワード線と第2ワード線を包含し、それは該第1誘電層の該側壁より離れた表面に形成される。さらに詳しくは、該第1ワード線及び該第2ワード線はそれぞれ複数の該柱状体の隣り合った該側壁の一側に設置され、並びに補助電極との間が該第2誘電層で隔てられ、且つ相互に未接触とされる。本実施例では、該ワード線は該ビット線に対応して複数個が設けられ、該ビット線とアレイ方式の配列を形成している。該コンデンサは該柱状体の上壁に形成され、並びに該開口を通して該柱状体と接続されている。図3Aに示されるように、製造する時は、まず、該基板上にドーパントをドープし並びに拡散を実行することで、該ビット線を形成する。ドープ拡散の方式は、イオンレイアウト、炉管ドープ拡散、或いはプラズマ拡散等とされる。且つ、該ワード線上に複数の該柱状体を形成する。図3Bも合わせて参照されたい。該第1誘電層を該柱状体及び該ビット線の表面に形成し、続いて、図3Cのように、複数の該柱状体の間の領域に該補助電極を形成し、すなわち、該間隔領域に対応する位置に、該補助電極を形成する。その後、図3Dに示されるように、該補助電極の表面に該第2誘電層を形成し、且つ該第2誘電層と該第1誘電層は接続し並びに該補助電極を被覆するようにする。そのうち、該第1誘電層と該第2誘電層の材質は同じか或いは異なる材質組成とする。該第2誘電層の設置完成後、図3Eも参照されたいが、該第2誘電層の上に該ワード線を形成し、並びにエッチングの方式で、該柱状体の隣り合った該側壁の表面に、該第1ワード線と該第2ワード線を形成し、且つ該第1ワード線と該第2ワード線は相互に未接触とする。特に説明しておくべきことは、該柱状体は実際上、ドープ可能な元素をトランジスタのソース或いはドレインとして使用でき、該第1ワード線及び該第2ワード線はトランジスタのゲートとして使用できるということであるが、ソースとドレインのドープ或いは設置方式は本領域における通常の知識であるため、ここでは詳しくは説明しない。本発明において、該第1ワード線と該第2ワード線が相互に未接触であるとは、複数の該柱状体の隣り合う側壁上の第1ワード線と第2ワード線に関することであり、同一の柱状体の両側の側壁上にそれぞれ設置された第1ワード線と第2ワード線は相互に電気的に接続され、トランジスタのゲートとして使用される。最後に、図3Fを参照されたい。コンデンサを該柱状体上に設置して垂直式のDRAM構造を形成する。図4を参照されたい。これは本発明の構造を利用した電流及び伝統的構造の電流の量子化標準差sigma比較図であり、図示されるように、周知構造の量子化標準差は比較的不安定であり、且つ電流は明かに本発明の構造より小さく、ほぼ本発明の構造の電流量の三分の一であり、本発明の横座標は、対数座標で電流量の大きさを表現し、並びに、本発明の構造の量子化標準差の曲線は比較的平坦であり、工程後の誤差が比較的小さいことを表し、これにより、全体の安定性と歩留りをアップできる。総合すると、本発明は、該補助電極を利用してドープ拡散で形成する該ビット線の抵抗の大きさを制御し、それにより該ビット線の導電能力をアップし、よって該コンデンサ中に保存される電荷損失を防止する。このほか、本発明の工程構造及びステップは垂直式柱状トランジスタの工程ステップに類似するため、高い工程の互換性を有し、並びに実際の測定数値の表現により、本発明の構造は周知の技術よりも安定性が極めて高い。このため本発明は極めて進歩性を有し、特許の要件に符合する。以上述べたことは、本発明の実施例にすぎず、本発明の実施の範囲を限定するものではなく、本発明の特許請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本発明の権利のカバーする範囲内に属するものとする。