基準電圧を、複数の抵抗器で分圧して複数の比較用電圧を生成する電圧生成部と、前記複数の比較用電圧のうちの何れかの前記比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力する複数の比較器と、を備え、前記複数の比較器の各々は、2つの入力の電位差を検出する差動対回路を含み、前記差動対回路は、第1回路部と第2回路部とを有し、前記第1回路部は、一方の前記入力がゲートに供給される第1入力トランジスタと、前記第1入力トランジスタと直列に接続される抵抗器とを含み、前記第2回路部は、他方の前記入力がゲートに供給されるとともに、前記第1入力トランジスタと差動対を形成する第2入力トランジスタと、前記第2入力トランジスタと直列に接続される可変抵抗器とを含み、前記可変抵抗器は、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含む、アナログ/デジタル変換器。前記複数の可変抵抗素子の各々の抵抗値は、前記第1入力トランジスタの入出力特性と前記第2入力トランジスタの入出力特性とが揃うように設定される、請求項1のアナログ/デジタル変換器。前記制御信号は、前記複数の可変抵抗素子と1対1に対応する複数のビットで表され、前記複数の可変抵抗素子の各々は、当該可変抵抗素子に対応する前記ビットに応じて、2種類の抵抗値のうちの何れかの値に設定される、請求項1のアナログ/デジタル変換器。前記複数の可変抵抗素子の各々を形成する膜の面積値は互いに相違する、請求項3のアナログ/デジタル変換器。前記可変抵抗素子は磁気抵抗素子である、請求項3のアナログ/デジタル変換器。前記磁気抵抗素子は、磁気トンネル接合素子である、請求項5のアナログ/デジタル変換器。前記磁気抵抗素子は、GMR素子である、請求項5のアナログ/デジタル変換器。前記制御信号に応じて、磁気抵抗素子の抵抗値を可変に設定する書き換え回路をさらに備え、前記磁気抵抗素子は、対応する信号線を流れる電流に起因して発生する磁界により磁化状態が変化して抵抗値が変化し、前記書き換え回路は、前記制御信号に応じて前記信号線に流れる電流を制御する、請求項5のアナログ/デジタル変換器。前記制御信号に応じて、磁気抵抗素子の抵抗値を可変に設定する書き換え回路と、電源線からの電流を前記磁気抵抗素子へ供給するか否かを切り替える選択トランジスタと、をさらに備え、前記磁気抵抗素子は、オン状態に変化した前記選択トランジスタを介して供給される電流によって磁化状態が変化して抵抗値が変化し、前記書き換え回路は、前記制御信号に応じて前記選択トランジスタのオンオフを制御する、請求項5のアナログ/デジタル変換器。本発明が解決しようとする課題は、回路規模の増大を抑制しつつ変換精度が高いアナログ/デジタル変換器を提供することである。実施形態のアナログ/デジタル変換器は、電圧生成部と複数の比較器とを備える。電圧生成部は、基準電圧を、複数の抵抗器で分圧して複数の比較用電圧を生成する。各比較器は、複数の比較用電圧のうちの何れかの比較用電圧とアナログの入力電圧との比較結果に応じたデジタル信号を出力する。各比較器は、2つの入力の電位差を検出する差動対回路を含む。差動対回路は、第1回路部と第2回路部とを有する。第1回路部は、第1入力トランジスタと、第1入力トランジスタと直列に接続される抵抗器とを含む。第2回路部は、第1入力トランジスタと差動対を形成する第2入力トランジスタと、第2入力トランジスタと直列に接続される可変抵抗器とを含む。可変抵抗器は、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含む。以下、添付図面を参照しながら、本発明に係るアナログ/デジタル変換器以下の説明では、ADコンバータと呼ぶの実施の形態を詳細に説明する。本実施形態のADコンバータは、並列比較型フラッシュ型のADコンバータである。最初に、図1に示されるような並列比較型のADコンバータ1の原理と分解能について説明する。図1に示すように、ADコンバータ1は、電圧生成部2と、複数の比較器コンパレータ3と、エンコーダ4とを含んで構成される。電圧生成部2は、直列に接続された複数の抵抗R抵抗ラダーを含む。そして、電圧生成部2は、外部から与えられた基準電圧VREFを、抵抗ラダーで分圧することで複数の比較用電圧を生成する。電圧生成部2で生成された複数の比較用電圧は、それぞれ対応する比較器3に入力される。また、各比較器3には、アナログの制御信号入力電圧が共通に入力される。各比較器3は、当該比較器3に入力された比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号をエンコーダ4へ出力する。エンコーダ4は、各比較器3から出力されたデジタル信号をエンコード符号化して得られたデジタル値を出力する。図1では、抵抗Rと比較器3の数は省略して描かれているが、抵抗Rと比較器3の数が増大するほど分解能は向上する。ADコンバータの変換精度を向上させるという観点からすれば、本発明は、10ビット以上の分解能を有するADコンバータに適用することが特に有効であるが、以下では、説明の便宜上、低ビットの分解能を有するADコンバータを例に挙げて説明する場合もある。ADコンバータ1からの出力値変換されたデジタル値としては、基準電圧VREFの範囲内を均等に分割8ビットの場合は256、10ビットの場合は1024して整数値化したものが読み出される。また、基準電圧として、VREFが与えられる場合と、±VREFが与えられる場合があるが、VREFが与えられる場合は、VREFを2NNは出力値のビット数で割った値すなわちVREF/2Nが、図2に示す階段状の入出力特性の1つの階段ステップの高さに相当する±VREFが与えられる場合は、2VREF/2Nとなる。この場合の階段ステップ数は2のN乗-1個になる。3ビットを例に挙げると、図2に示すように、アナログの入力電圧は2の3乗=8個に分割され、階段ステップ数は7個となり、0電圧も含めてそれぞれの電圧レベルがデジタル値として出力される。電圧最小単位をLSBとすると、最下位ビットのみ1/2LSB分の範囲がある。なお、LSBLeastsignificantbitとは、本来2進数の最下位の桁を指すものである。逆に2進数の最上位の桁をMSBと呼ぶ。ADコンバータ1内部では、アナログの入力電圧と、基準電圧VREFを抵抗ラダーで分圧したものとを比較し、そこで得られたコンパレータ出力となる温度計コードを、またエンコーダ4にてバイナリコードに変換して出力デジタル出力する。ここで、ADコンバータ1の精度は、各比較器3による電圧比較の精度で決まる。8ビットを例に挙げると、±VREF=±0.5Vを印加した抵抗ラダーから取り出される比較用電圧の間隔は4mVもの小さな値となる。この階段状の電圧誤差の最大値を2mV1/2LSB以下に抑えなければならない。抵抗ラダーはCMOS技術を用いた場合、一般にはSi基板のフィールドLOCOSやSTIのSiO2などの絶縁部分上に多結晶シリコンを用いて製造される。加工精度を高めるため、抵抗ラダーの近くにダミー抵抗を発生させるなどの工夫がされる。さらに抵抗でのジュール熱が微分非線形誤差DNLや積分非線形誤差INLに影響を与えることもある。基板発熱の影響を避けるには、Si基板のFEOLFrontEndOfLineの層ではなく、層間絶縁膜上のBEOLBackEndOfLineの層で可変抵抗を形成すればよい。DNLの影響があると図2の階段状の線入出力特性を示す線が左右方向にずれた形になる。DNLの影響が積分されると、全体が階段状にうねるINLと呼ばれる形になる。通常、ADコンバータ1は高分解能を実現しつつ、DNLとINLの影響を抑えて1/2LSB以下となるように製造されなければならない。なお、基準電圧VREFの精度や安定度もADコンバータの値の信頼性に大きな影響を与えるため、本発明ではCMOS回路で参照電源として一般に用いられるバンドギャップ参照電源などを用いることを想定していて、基準電圧VREF自身にも誤差1ビット分未満の高い精度を確保しているものとする。以上のように、並列比較型ADコンバータの性能は、比較器コンパレータによる電圧比較の精度で決まるので、高分解能を得るためには、比較器による電圧比較の精度を高めることが重要である。ここで、並列比較型のADコンバータでは、その分解能をnビットとすると2のn乗-1個のコンパレータ比較器が必要となる。8ビットを例にすると、±VREF=±0.5Vを印加した抵抗ラダーから取り出される電圧の間隔は4mVもの小さな値となる。この階段状の電圧誤差の最大値を2mV1/2LSB以下に抑えなければならない。ここで、閾値のばらつきも2mV以内に抑えなければ信号を正しく判別することができない。しかし、小さな面積で設計した差動型CMOSコンパレータはMOS素子の閾値ばらつきやgmのばらつきによるオフセット電圧が問題となる。例えば、ゲート絶縁膜厚が10nmのMOS素子では、5mVのばらつき制御のためにゲート長Lと幅Wの積L×Wが16×16μm2=256μm2必要となる。閾値ばらつきは、L×Wの平方根に逆比例し、以下の式1で表すことができる。δΔVth=A/√L×W1式1のδΔVthは、閾値ばらつきを示す。式1によれば、2mV以内のオフセット電圧に抑えるためには、L×Wが40×40μm2=1600μm2もの大きな面積が必要となる。8ビットのADコンバータではこれが255個必要となるので、コンパレータだけで1mm×0.4mmもの大きな面積を占めることになる。そこで、本実施形態では、回路規模を抑制しつつ変換精度が高いADコンバータを提供することを目的として、ADコンバータに含まれるコンパレータの差動対となる2つの入力トランジスタのうちの一方に、制御信号に応じて抵抗値が可変に設定される可変抵抗器を組み合わせて構成し、ADコンバータの製造後においても、差動対となる2つの入力トランジスタの入出力特性の調整を可能にしている。以下、具体的に説明する。図3は、本実施形態のADコンバータ100の概略構成例を示すブロック図である。図3に示すように、ADコンバータ100は、電圧生成部10と、比較器群20と、エンコーダ30と、書き換え回路40とを含んで構成される。ここでは、ADコンバータ100は書き換え回路40を含んで構成される例を説明するが、これに限らず、例えばADコンバータ100は書き換え回路40を含まなくてもよい。この場合、例えばパッケージされたADコンバータ100のチップには、電圧生成部10、比較器群20、エンコーダ30、および、書き換え回路40と接続される端子が搭載される構成であってもよい。これにより、ADコンバータ100の製造後においても、端子を介して書き換え回路40を接続することができるので、後述の抵抗調整を自由に行うことができる。図4は、ADコンバータ100の詳細な構成を説明するための図である。この図では、書き換え回路40の図示は省略している。図4に示すように、電圧生成部10は、直列に接続される複数の抵抗器Rを含む。そして、電圧生成部10は、外部から与えられる基準電圧VREFを、複数の抵抗器Rにより分圧して複数の比較用電圧を生成する。図3に示された比較器群20は、複数の比較器コンパレータ21で構成される。電圧生成部10で生成された複数の比較用電圧は、それぞれ対応する比較器21に入力される。また、各比較器21には、アナログの制御信号入力電圧が共通に入力される。各比較器21は、入力された比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号をエンコーダ30へ出力する。エンコーダ30は、各比較器21から出力されたデジタル信号をエンコードして得られたデジタル値を出力する。各比較器21およびエンコーダ30には、駆動電圧Vddが供給される。次に、比較器21の特性を調整する方法の原理を説明する。各比較器21は、図5に示す差動増幅器22を含んで構成される。図5に示すように、差動増幅器22は、駆動電圧Vddが供給される電源線200と、接地電位GNDが供給される接地線210との間に配置される。そして、差動増幅器22は、カレントミラー部23と、差動対回路部24と、定電流源25とを備える。カレントミラー部23は、各々を流れる電流値が等しくなるように設定された2つのトランジスタ26aおよび26bを含んで構成される。本実施形態では、トランジスタ26aおよび26bの各々は、Pチャネル型の電界効果トランジスタP型のMOSFETである。トランジスタ26aおよび26bの各々のゲートは互いに接続される。また、トランジスタ26aおよび26bの各々のソースは、駆動電圧Vddが供給される電源線200に接続される。定電流源25は、一定の電流を流し続ける機能を実現するための要素であり、トランジスタ27を含んで構成される。本実施形態では、トランジスタ27は、Nチャネル型の電界効果トランジスタN型のMOSFETである。トランジスタ27のソースは、接地電位GNDが供給される接地線210に接続される。また、トランジスタ27のゲートには、外部からバイアス電位VBiasが供給される。外部からのバイアス電位VBiasを変化させることで、定電流の値を可変に設定することができる。差動対回路部24は、2つの入力Vin、Vin-の電位差を検出する機能を実現するための要素であり、カレントミラー部23と定電流源25との間に配置される。図5に示すように、差動対回路部24は、第1回路部50と第2回路部60とを有する。第1回路部50は、第1入力トランジスタ51と、抵抗器Rrefとを含む。本実施形態では、第1入力トランジスタ51は、Nチャネル型のトランジスタN型のMOSFETである。第1入力トランジスタ51のゲートには、一方の入力Vinが供給される。ここでは、一例として、第1入力トランジスタ51のゲートには、アナログの入力電圧が供給される。なお、これに限らず、例えば第1入力トランジスタ51のゲートには、比較用電圧が供給されてもよい。また、第1入力トランジスタ51のソースは、抵抗器Rrefと接続される。抵抗器Rrefは、固定抵抗である。さらに、第1入力トランジスタ51のドレインは、カレントミラー部23に含まれる一方のトランジスタ26aのドレインと接続される。第2回路部60は、第2入力トランジスタ61と、可変抵抗器Rvとを含む。本実施形態では、第2入力トランジスタ61は、Nチャネル型のトランジスタN型のMOSFETである。第2入力トランジスタ61のゲートには、他方の入力Vin-が供給される。ここでは、一例として、第2入力トランジスタ61のゲートには、比較用電圧が供給される。なお、これに限らず、例えば第2入力トランジスタ61のゲートには、アナログの入力電圧が供給されてもよい。また、第2入力トランジスタ61のソースは、可変抵抗器Rvと接続される。可変抵抗器Rvは、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含む。この詳細な内容は後述する。さらに、第2入力トランジスタ61のドレインは、差動増幅器22の出力Voutが取り出されるノードNdを介して、カレントミラー部23に含まれる他方のトランジスタ26bのドレインと接続される。なお、差動増幅器22に含まれる各トランジスタのチャネルタイプは図5の例に限定されるものではなく、それぞれ任意に変更可能である。図6は、第1回路部50および第2回路部60の詳細な構成の一例を示す図である。図6に示すように、第1回路部50の抵抗器Rrefは、互いに直列に接続される固定抵抗Roおよび固定抵抗rで構成される。また、第2回路部60の可変抵抗器Rvは、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子Rjを含んで構成される。図6の例では、可変抵抗器Rvは、固定抵抗Roと、複数の可変抵抗素子Rjとが直列に接続されて構成される。本実施形態では、複数の可変抵抗素子Rjの各々の抵抗値を可変に設定することで、可変抵抗器Rvの全体の抵抗値を所望の値に設定することができる。例えば図7に示すように、第1入力トランジスタ51と第2入力トランジスタ61との間で、チャネル長Lおよびチャネル幅Wの各々の値が3程度ずれた場合を想定する。図7では、第1入力トランジスタ51のL/Wが130nm/300nm、第2入力トランジスタ61のL/Wが134nm/309nmとなった場合を例示している。この場合、第1入力トランジスタ51の入出力特性ゲート電位Vgと、ドレイン-ソース間を流れるドレイン電流Idとの関係は、図7の実線部分A1となる。比較器21による電圧比較の精度を高めるためには、差動対を形成する第1入力トランジスタ51および第2入力トランジスタ61の各々の入出力特性を揃えることが重要であるので、本来であれば、第2入力トランジスタ61の入出力特性は、図7の点線部分B1であることが望ましい。しかしながら、この例では、上述したように3程度の製造誤差が発生しているので、第1入力トランジスタ51および第2入力トランジスタ61の各々の入出力特性は互いにずれた状態となる。そこで、本実施形態では、第1入力トランジスタ51の入出力特性と第2入力トランジスタ61の入出力特性とが揃うように、可変抵抗器Rvの抵抗値を可変に設定する。図8において、可変抵抗器Rvのうち、直列に接続される複数の可変抵抗素子Rjの部分を可変抵抗部RJと表記する。図8に示すように、第2入力トランジスタ61の入出力特性は、可変抵抗部RJの抵抗値に応じて変化する。例えば可変抵抗部RJの抵抗値が、RlowからRhigh>Rlowに設定された場合、同じゲート電位Vgに対応するドレイン電流Idの値は減少する。これは、可変抵抗器Rvの抵抗値が増大することによってソースドレイン電圧が減少する効果と、実効的にゲート電位が低下するように見える効果とが組み合わされて発生する可変の特性である。反対に、可変抵抗部RJの抵抗値が、RhighからRlowに設定された場合、同じゲート電位Vgに対応するドレイン電流Idの値は増大する。以上のように、可変抵抗部RJの抵抗値を可変に設定することで、第2入力トランジスタ61の入出力特性を変化させることができる。再び図7に戻って説明を続ける。例えば第2入力トランジスタ61の入出力特性が図7の一点鎖線C1である場合を想定する。この場合、可変抵抗器Rvの抵抗値が減少するように、複数の可変抵抗素子Rjの各々の抵抗値を設定することで、第2入力トランジスタ61の入出力特性C1を入出力特性B1に近づけることができる。また、例えば第2入力トランジスタ61の入出力特性が図7の一点鎖線D1である場合を想定する。この場合、可変抵抗器Rvの抵抗値が増大するように、複数の可変抵抗素子Rjの各々の抵抗値を設定することで、第2入力トランジスタ61の入出力特性D1を入出力特性B1に近づけることができる。以上のように、第1入力トランジスタ51の入出力特性と第2入力トランジスタ61の入出力特性とが揃うように、複数の可変抵抗素子Rjの各々の抵抗値を可変に設定することで、比較器21による電圧比較の精度を高めることができる。次に、可変抵抗器Rvに含まれる可変抵抗素子Rjについて説明する。一例として、本実施形態では、可変抵抗素子Rjは磁気抵抗素子である。磁気抵抗素子は薄膜形成と微細加工プロセスにより作成され、薄膜の種類が同一であれば面積抵抗率はほぼ同一である。ここでは、磁気抵抗素子の一例として、磁気トンネル接合MagneticTunnelJunction、以下ではMTJと呼ぶ素子を例に挙げて説明する。以下では、可変抵抗素子RjをMTJ素子Rjと表記する。図9に示すように、MTJ素子Rjは、磁性膜11、トンネル絶縁膜12および磁性膜13の3層構造で構成される。例えば、磁性膜11としてCoFeBを採用し、トンネル絶縁膜12としてMgОを採用し、磁性膜13としてCoFeBを採用することもできる。図9の例では、下側の磁性膜11は、磁化方向を変更可能な磁化フリー層である。上側の磁性膜13には、反強磁性体のIrMnを積層させ、磁化方向を変更不可能な磁化固定層とした。磁化フリー層磁性膜11の磁化方向と磁化固定層磁性膜13の磁化方向が同じ場合磁化平行の場合、図9に示すように、MTJ素子Rjの抵抗は低抵抗値に変化する。また、磁化フリー層の磁化方向と磁化固定層の磁化方向が反対の場合磁化反平行の場合、図9に示すように、MTJ素子Rjの抵抗は高抵抗値に変化する。このように、MTJ素子Rjの抵抗値は、当該MTJ素子Rjの磁化状態に応じて、2種類の抵抗値高抵抗値、低抵抗値のうちの何れかの値に変化する。ここで、磁化平行の場合の抵抗値低抵抗値と磁化反平行の場合の抵抗値高抵抗値との比率は磁気抵抗比以下、MR比と呼ぶと呼ばれ、以下の式2で定義される。MR比=高抵抗値-低抵抗値/低抵抗値2例えば磁化平行から磁化反平行への変化に伴い、抵抗値が2倍変化した場合すなわち高抵抗値が低抵抗値の2倍の場合は、MR比が1001となる。また、例えば抵抗値が10倍変化した場合は、MR比が9009となる。MTJ素子の場合、室温で100のMR比を有する素子を容易に製造することができる。上述の磁性膜11、トンネル絶縁膜12および磁性膜13の各々の膜厚は、所望のMR比が得られるように設定される。例えばCoFeB磁性膜11および13の膜厚を3nm前後、MgOトンネル絶縁膜12の膜厚を1nm前後に設定することで、10Ωμm2程度の面積抵抗RA、100程度のMR比を得ることができる。これらの値は成膜条件やその後の加熱プロセスで変動するため製造者が予め条件を求めておく必要がある。しかし、MTJの特質として、一度求められたRAやMR比の再現性は極めて高い。図9に示したように、MTJは外部磁場に依存して抵抗が変化し、磁化平行の場合と磁化反平行の場合とで抵抗値は明瞭に2値状態を取る。なお、磁性膜の材料はCoFeBに限定されず、Fe、Coを含む合金などでも良い。所望のMR比を得るためには、ホイスラー合金や酸化物磁性体などの高スピン偏極材料を用いても良い。トンネル絶縁膜もMgOに限定されず、所望のMR比が得られるならばAlOxなどのトンネル絶縁膜を用いても良い。なお、磁化固定のための反強磁性膜の種類はIrMnに限らないし、フリー層と固定層が上下逆であっても良い。公知のMRAMやHDD読み出しヘッドなどでMTJが形成された構成をとることが可能である。以上のように各膜の膜厚を決定して成膜を行った後に面積を決める微細加工を施し、直列接続のMTJ素子Rjを構成する。図10の例では、サイズがA1、A2、A3のように異なる3種類のMTJ素子Rjが形成されている。各MTJ素子Rjは、1回の成膜で積層される。加工後の膜を上方から俯瞰したものが図11である。この例では、A2の面積はA1の2倍、A3の面積はA1の4倍であり、A1の面積を1とすると、A2は2、A3は4と表すことができる。または、図12のように、a1を単位面積として、a2はa1が2個、a3はa1が4個というように、a1の個数で面積を定義しても良い。この場合、それぞれのMTJ素子Rjは必ずしも限界まで隣接してある必要はなく、互いに加工の影響を与えない程度の距離をあけて配置しても良い。こうすることで、MTJ素子Rjの加工ばらつきやエッジ部のプロセスダメージの影響を抑えることができる。それぞれのMTJ素子Rjは、MTJ素子Rjの形成の前後の配線形成工程によって直列に接続される。より具体的には、図13に示すように、各MTJ素子Rjは、配線層IRを介して直列に接続される。このようにして互いに面積の異なる複数のMTJ素子Rjの直列接続が形成される。図13は、可変抵抗器Rvに含まれるMTJ素子可変抵抗素子Rjの数が3個である場合の第2回路部60図6参照の断面図である。図13に示すように、シリコンなどで構成される半導体基板62上には、第2入力トランジスタ61が形成される。また、半導体基板62に設けられた、素子を分離するためのフィールド酸化膜63上には、絶縁層64を介して多結晶Siが形成される。多結晶Siは、図6の固定抵抗Roに相当する。図13に示すように、第2入力トランジスタ61のソース電極S図6のSに相当は、配線層IRを介して、MTJ素子Rjや多結晶Siに接続される。なお、図13の例では、直列に接続される複数のMTJ素子Rjは、半導体基板62のうち多結晶Siが形成される領域と重なるように形成される。図13の例では、各MTJ素子Rjを形成する各膜磁性膜、トンネル絶縁膜は、それぞれ同じ層である。例えば2つのMTJ素子Rjに着目すると、一方のMTJ素子Rjの磁性膜と他方のMTJ素子Rjの磁性膜とは同じ層であり、一方のMTJ素子Rjのトンネル絶縁膜と他方のMTJ素子Rjのトンネル絶縁膜とは同じ層である。ただし、これに限らず、例えば各MTJ素子Rjを形成する各膜磁性膜、トンネル絶縁膜が、それぞれ異なる層であってもよい。すなわち、複数のMTJ素子Rjは、高さ方向に順次に積層されることで構成されてもよい縦積みの構成であってもよい。次に、可変抵抗器Rvの抵抗値の調整方法を説明する。図3に示す書き換え回路40は、各比較器21の可変抵抗器Rvの抵抗値を、外部信号に応じて可変に設定する。本実施形態では、可変抵抗器Rvに含まれるMTJ素子Rjは、対応する信号線を流れる電流に起因して発生する磁界を受けることで磁化状態が変化抵抗値が変化する。書き換え回路40は、外部信号に応じて、信号線を流れる電流を制御することで、MTJ素子Rjの抵抗値を可変に設定する。より具体的には以下のとおりである。ここでは、各可変抵抗器Rvは、直列に接続される7個のMTJ素子Rjを含む場合を例に挙げて説明する。以下、図14を参照しながら、ひとつの可変抵抗器Rvに着目して説明する。なお、図14では、ひとつの可変抵抗器Rvのみが例示されているが、他の可変抵抗器Rvも同様の構成である。図14の例では、ひとつの可変抵抗器Rvに含まれる7個のMTJ素子Rjの各々は、行方向に延在するワード線101と、列方向に並列に延在する複数のビット線102との各交差に対応して形成される。書き換え回路40は、外部信号に応じて、ワード線101およびビット線102を流れる電流を制御電流の方向や値を制御することで、各MTJ素子Rjの磁化状態を変化させる。この例では、MTJ素子Rjは、ワード線101およびビット線102を流れる電流に起因して発生する磁界ワード線101およびビット線102から外部に漏れ出す磁界を受けることにより、その磁化状態が変化する。なお、MTJ素子Rjに磁界を与えるための信号線の配置は図14の例に限定されるものではない。例えば7個のMTJ素子Rjの各々は、1本のビット線102と、行方向に並列に延在する複数のワード線101との各交差に対応して形成されてもよい。要するに、各MTJ素子Rjは、当該MTJ素子Rjに対応するワード線101およびビット線102の近傍に配置され、当該MTJ素子Rjに対応するワード線101およびビット線102の各々を流れる電流に起因して発生する磁界を受けることで磁化状態が可変に制御される形態であればよい。図14の例では、各MTJ素子Rjは、予め外部からリセット用の磁場が印加されて磁化平行の状態に設定リセットされている。そして、書き換え回路40は、入力された外部信号によって磁化反平行が指定後述されたMTJ素子Rjについては、当該MTJ素子Rjに対応するワード線101およびビット線102の各々に所定の電流が流れるように制御する。例えば図14において、右から数えて第3番目のMTJ素子Rj3の磁化状態として磁化反平行が指定された場合、書き換え回路40は、図14に示すように、ワード線101および右から数えて第3列目のビット線1023の各々に所定の電流が流れるように制御する。これにより、MTJ素子Rj3には、ワード線101および第3列目のビット線1023の各々を流れる電流に起因して発生する磁界合成磁界が与えられ、当該MTJ素子Rj3の磁化状態は、磁化平行から磁化反平行に変化する。なお、以上は一例であり、MTJ素子Rjの磁化状態を磁化平行あるいは磁化反平行に変化させる方法は任意である。例えば外部からリセット用の磁場を印加させずに、書き換え回路40が、ワード線101およびビット線102を流れる電流を個別に制御することで、各MTJ素子Rjの磁化状態を磁化平行にリセット個別にリセットすることもできる。ここで、書き換え回路40に入力される外部信号は、複数の比較器21と1対1に対応する複数の制御信号で構成されている。各制御信号は、対応する比較器21の可変抵抗器Rvに含まれる複数のMTJ素子Rjと1対1に対応する複数のビットで表される。そして、各MTJ素子Rjは、当該MTJ素子Rjに対応するビットに応じて、2種類の抵抗値高抵抗値、低抵抗値のうちの何れかの値に設定される。いま、図15に示すように、ひとつの可変抵抗器Rvが、直列に接続された3個のMTJ素子Rj1~Rj3を含んで構成される場合を例に挙げて説明する。図15の例では、MTJ素子Rj1のサイズ膜の面積値は上述のA1、MTJ素子Rj2のサイズは上述のA2、MTJ素子Rj3のサイズは上述のA3であるとする。抵抗値は面積値に反比例するので、磁化状態が同じ場合、Rj1の抵抗値はRj2の抵抗値の2倍である。また、Rj1の抵抗値はRj3の抵抗値の4倍である。図15の可変抵抗器Rvに対応する制御信号は3ビットで表され、下位ビットから数えて第3番目のビット最上位のビットは、抵抗値が最も大きいMTJ素子Rj1に対応する。また、下位ビットから数えて第2番目のビットは、第2番目に抵抗値が大きいMTJ素子Rj2に対応する。さらに、下位ビットから数えて第1番目のビット最下位のビットは、抵抗値が最も小さいMTJ素子Rj3に対応する。書き換え回路40は、図15の可変抵抗器Rvに対応する3ビットの制御信号に応じて、当該可変抵抗器Rvの抵抗値を可変に設定する。図15の例では、MTJ素子Rjに対応するビットが1の場合は、当該MTJ素子Rjの磁化状態として磁化反平行が指定されるので、書き換え回路40は、当該MTJ素子Rjの磁化状態が磁化反平行になるように、ワード線101およびビット線102を流れる電流を制御する。これにより、当該MTJ素子Rjの抵抗値は高抵抗値に設定される。一方、MTJ素子Rjに対応するビットが0の場合は、当該MTJ素子Rjの磁化状態として磁化平行が指定されるので、書き換え回路40は、当該MTJ素子Rjの磁化状態が磁化平行になるように、ワード線101およびビット線102を流れる電流を制御する。これにより、当該MTJ素子Rjの抵抗値は低抵抗値に設定される。なお、これに限らず、例えばMTJ素子Rjに対応するビットが1の場合は、当該MTJ素子Rjの磁化状態として磁化平行が指定され、対応するビットが0の場合は、当該MTJ素子Rjの磁化状態として磁化反平行が指定されてもよい。要するに、各MTJ素子Rjは、当該MTJ素子Rjに対応するビットに応じて、2種類の抵抗値高抵抗値、低抵抗値のうちの何れかの値に設定されるものであればよい。ここで、図15の可変抵抗器Rvのうち、複数のMTJ素子Rjが直列に接続された部分可変抵抗部RJの抵抗値は、以下の式3で表される。抵抗値=Rp×Σ1MR比×aj×2N3式3において、Rpは磁化平行の場合の面積抵抗を示す。また、ajは下位ビットから数えてj番目この例では1≦j≦3のビットに対応するMTJ素子Rjの磁化状態を示し、磁化平行の場合は0、磁化反平行の場合は1に設定される。Nこの例では0≦N≦2はビットの桁数重みを示す。一例として、Rpが単位面積当たり1Ω、MR比が100、図15の可変抵抗器Rvに対応する制御信号が101である場合を想定する。この場合、書き換え回路40は、MTJ素子Rj1の磁化状態が磁化反平行、MTJ素子Rj2の磁化状態が磁化平行、MTJ素子Rj3の磁化状態が磁化反平行となるように、ワード線101およびビット線102を流れる電流を制御する。そして、図15の可変抵抗器Rvのうち、複数のMTJ素子Rjが直列に接続された部分の抵抗値は、1×{1100×1×221100×0×211100×1×20}=12Ωとなる。以上のように、図15の可変抵抗器Rvのうち、複数のMTJ素子Rjが直列に接続された部分の抵抗値は、3ビットの制御信号に応じて可変に設定される。図16は、3ビットの制御信号と、可変抵抗器RvのうちMTJ素子Rjが直列に接続された部分の抵抗値との対応関係を示す図である。この例では、3ビットの制御信号を調整することで、可変抵抗器Rvのうち、MTJ素子Rjが直列に接続された部分の抵抗値を多段階に調整することができる。なお、ここでは、可変抵抗器Rvに含まれるMTJ素子可変抵抗素子Rjの数が3個である場合を例に挙げて説明したが、これに限らず、可変抵抗器Rvに含まれるMTJ素子Rjの数は、製造したいADコンバータ100の分解能に応じて決定することができる。例えば可変抵抗器Rvの抵抗値として1.1kΩを得るのに、多結晶シリコン固定抵抗Ro1kΩと、合計抵抗値が1Ωに設定された複数の可変抵抗素子Rjとを組み合わせる場合を想定する。この場合、多結晶シリコンが1の加工ばらつきを持っていて、製造後に999Ωであることが判明したとすると、複数の可変抵抗素子Rjの抵抗値が1Ωから2Ωに変化するように制御信号を設定することで、可変抵抗器Rvの全体の抵抗値を1.1kΩに設定することができる。以上に説明したように、本実施形態では、ADコンバータ100に含まれる比較器21の差動対となる2つの入力トランジスタ第1入力トランジスタ51、第2入力トランジスタ61のうちの一方第2入力トランジスタ61に、制御信号に応じて抵抗値が可変に設定される可変抵抗器Rvを組み合わせて構成する。そして、ADコンバータ100の製造後においても、制御信号を調整することで、2つの入力トランジスタの入出力特性が揃うように可変抵抗器Rvの抵抗値を可変に設定することができるので、2つの入力トランジスタの入出力特性のばらつきを抑制するために各々のチャネル長Lおよびチャネル幅Wを大きい値に設定することなく、比較器21による分圧精度を向上させることができる。したがって、回路規模の増大を抑制しつつADコンバータ100の変換精度を向上させることができる。また、本実施形態では、可変抵抗器Rvに含まれる複数のMTJ素子Rjの各々を形成する膜の面積値が互いに相違する各々の抵抗値が互いに相違するので、可変抵抗器Rvに含まれる複数のMTJ素子Rjの各々を形成する膜の面積値が同じ値に設定される場合に比べて、可変抵抗器Rvの抵抗値をより多段階に調整できるという利点もある。以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。以下に変形例を記載する。以下の変形例は、任意に組み合わせることが可能である。1変形例1上述の実施形態では、各可変抵抗器Rvは、固定抵抗Roと、複数の可変抵抗素子Rjとが直列に接続されて構成されているが、これに限らず、例えば図17に示すように、可変抵抗器Rvには固定抵抗Roが含まれない構成であってもよい。要するに、各可変抵抗器Rvは、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子Rjを含むものであればよい。図18は、可変抵抗器Rvが、固定抵抗Roを含まずに、直列に接続される3個のMTJ素子可変抵抗素子Rjで構成される場合の第2回路部60の断面図である。図13とは異なり、半導体基板62上には多結晶Si固定抵抗Roは形成されない。複数のMTJ素子Rjは、半導体基板62のうち、第2入力トランジスタ61が形成される領域と重なるように配置される。第2入力トランジスタ61のソース電極Sは、配線層IRを介してMTJ素子Rjと接続される。2変形例2上述の実施形態では、可変抵抗素子RjはMTJ素子である例を説明したが、これに限らず、例えば可変抵抗素子RjはGMRGiantMagnetoResistance素子であってもよい。GMR素子は、トンネル絶縁膜の代わりに非磁性膜が用いられる点でMTJ素子と相違する。つまり、GMR素子は、磁性膜、非磁性膜および磁性膜の3層構造で構成される。例えば、磁性膜としてCoを採用し、非磁性膜としてCuを採用することもできる。なお、磁性膜の材料はCoに限定されるものではなく、一般的なFe、Coを含む合金の磁性膜あるいはホイスラー合金や酸化物磁性体などの高スピン偏極材料を用いることもできる。非磁性膜の材料もCuに限定されるものではなく、例えばAgやCrなどを採用することもできる。すなわち、従来のHDD読み出しヘッドなどに形成されるGMR素子の構成を採用することができる。ところで、MTJ素子の場合はトンネル電流が流れるため、図19に示すようにI-V特性が非線形となる。一方、GMR素子のI-V特性は、図20に示すように線形となる。上述の実施形態では2つ以上のMTJ素子が直列に接続されるため、分圧されて1つのMTJ素子に印加される電圧が小さくなって非線形性は緩和されるが、例えばアナログの入力信号が高周波のときにI-V特性の非線形性が問題となる場合は、MTJ素子の代わりにGMR素子を用いることが好適である。これにより、図20のような線形のI-V特性が得られる。また、MTJ素子は、トンネル抵抗を利用するため、その抵抗値の絶対値がトンネル絶縁膜の厚さに指数関数的に依存する。これに対し、各層が金属膜で構成されるGMR素子の方が、容易に低抵抗を得ることができる。ただし、GMR素子の場合は一般的にMTJ素子よりもMR比が小さいので、ホイスラー合金などの高いスピン偏極率を有する磁性薄膜を用いてMR比を高めるための工夫が必要となる。要するに、可変抵抗素子Rjとして用いられる磁気抵抗素子の種類は任意である。そして、MTJ素子やGMR素子のように、磁化状態に応じて抵抗値が2値に変化する磁気抵抗素子を用いることで、可変抵抗器Rvの抵抗値を可変に制御するためのデジタル制御を実現できる。3変形例3MTJ素子磁気抵抗素子の磁化状態を可変に制御する方法は任意である。例えばMTJ素子に対して供給される電流の大きさや方向を制御することで当該MTJ素子の磁化状態を変化させるスピン注入磁化反転方式を用いることもできる。スピン注入磁化反転方式を採用する場合、図21に示すように、MTJ素子に対して選択的に電流を供給するための選択トランジスタTsが設けられる。図21の例では、ひとつの可変抵抗器Rvに含まれる複数の可変抵抗素子Rjが例示されており、固定抵抗Roなどの図示は省略されている。他の可変抵抗器Rvについても同様の構成である。書き換え回路40は、図21の可変抵抗器Rvに対応する制御信号に応じて選択トランジスタTsのオンオフを制御し、MTJ素子Rjは、オン状態に変化した選択トランジスタTsを介して供給される電流によって磁化状態が変化抵抗値が変化する。より具体的には以下のとおりである。いま、図22に示すように、特定のMTJ素子Rjxに着目して説明する。図22に示すように、第1電位V1が供給される第1電源線111と、第2電位V2が供給される第2電源線112との間には、第1選択トランジスタTs1、特定のMTJ素子Rjxおよび第2選択トランジスタTs2が直列に接続されていると捉えることができる。第1選択トランジスタTs1は、第1電源線111とMTJ素子Rjxとの間に配置される。第1選択トランジスタTs1のゲートは、MTJ素子Rjxに対応するワード線101に接続される。また、第2選択トランジスタTs2は、第2電源線112とMTJ素子Rjxとの間に配置される。第2選択トランジスタTs2のゲートは、MTJ素子Rjxに対応するビット線102に接続される。要するに、選択トランジスタTsは、電源線111、112からの電流をMTJ素子Rjxへ供給するか否かを切り替える手段である。不図示の書き換え回路40は、MTJ素子Rjxに対する電流の供給を制御することで、当該MTJ素子Rjxの磁化状態を変化させる。例えば第1電源線111から第2電源線112へ向かって流れる所定の大きさの電流がMTJ素子Rjxに対して供給される場合を想定する。この場合、まず書き換え回路40は、MTJ素子Rjxに対応するワード線101およびビット線102を選択する。これにより、第1選択トランジスタTs1および第2選択トランジスタTs2の各々はオン状態に遷移するので、第1電源線111からMTJ素子Rjxを介して第2電源線112へ至る電流経路が形成される。そして、書き換え回路40は、所定の大きさの電流が第1電源線111から第2電源線112へ向かって流れるように第1電位V1および第2電位V2の各々の値を設定するこの場合V1>V2。これにより、第1電源線111から第2電源線112へ向かって流れる所定の大きさの電流がMTJ素子Rjxに対して供給され、MTJ素子Rjxの磁化状態は、当該電流に応じて変化する。また、例えば第2電源線112から第1電源線111へ向かって流れる所定の大きさの電流がMTJ素子Rjxに対して供給される場合を想定する。この場合、まず書き換え回路40は、MTJ素子Rjxに対応するワード線101およびビット線102を選択する。そして、書き換え回路40は、所定の大きさの電流が第2電源線112から第1電源線111へ向かって流れるように第1電位V1および第2電位V2の各々の値を設定するこの場合V2>V1。これにより、第2電源線112から第1電源線111へ向かって流れる所定の大きさの電流がMTJ素子Rjxに対して供給され、MTJ素子Rjxの磁化状態は、当該電流に応じて変化する。例えば、図21の可変抵抗器Rvに対応する制御信号によってMTJ素子Rjxの磁化状態が磁化反平行に指定された場合、書き換え回路40は、MTJ素子Rjxの磁化状態が磁化反平行になるように、第1選択トランジスタTs1および第2選択トランジスタTs2の各々のオンオフを制御するとともに、第1電源線111および第2電源線112の各々の電位を制御する。また、例えば制御信号によってMTJ素子Rjxの磁化状態が磁化平行に指定された場合、書き換え回路40は、MTJ素子Rjxの磁化状態が磁化平行になるように、第1選択トランジスタTs1および第2選択トランジスタTs2の各々のオンオフを制御するとともに、第1電源線111および第2電源線112の各々の電位を制御する。なお、ここでは、特定のMTJ素子Rjxを例に挙げて説明したが、他のMTJ素子Rjについても同様である。また、図21および図22の構成は一例であり、ワード線101やビット線102の接続方法はこれに限定されるものではない。要するに、MTJ素子Rjに対して選択的に電流を供給することで当該MTJ素子Rjの磁化状態を可変に設定可能な構成であればよい。4変形例4MTJ素子に含まれる磁性膜は任意であり、例えば図23に示すように垂直磁化を有する薄膜を磁性膜として用いることもできる。この場合、CoやFeに対してPtやPdを含有させた垂直膜を磁性膜として採用することもできるし、GdやTbなどを含む垂直膜を磁性膜として採用することもできる。磁化状態を可変に制御する方法としては、例えば図17に示すように、MTJ素子の真横に配置された書き込み配線を流れる電流の大きさや方向を可変に制御することで、当該MTJ素子の磁化状態を変化させることもできる。すなわち、書き込み配線を流れる電流に起因して発生する磁界書き込み配線から外部に漏れ出す磁界をMTJ素子に与えることで、当該MTJ素子の磁化状態を変化させることができる。また、これに限らず、例えば上述のスピン注入磁化反転方式によりMTJ素子の磁化状態を可変に変化させる構成であってもよい。5変形例5上述の実施形態では、可変抵抗器Rvに含まれる複数のMTJ素子Rjの各々を形成する膜の面積値が互いに相違する各々の抵抗値が互いに相違するが、これに限らず、可変抵抗器Rvに含まれる複数のMTJ素子Rjの各々を形成する膜の面積値が同じ値に設定される構成であってもよい。ただし、本実施形態のように、可変抵抗器Rvに含まれる複数のMTJ素子Rjの各々を形成する膜の面積値が互いに相違する構成を採用すれば、複数のMTJ素子Rjの各々を形成する膜の面積値が同じ値に設定される構成に比べて、可変抵抗器Rvの抵抗値をより多段階に調整できる。6変形例6上述の実施形態では、可変抵抗器Rvは、第2入力トランジスタ61のソース側に接続されているが図6参照、これに限らず、例えば可変抵抗器Rvは、第2入力トランジスタ61のドレイン側に接続されてもよい。この構成であっても、第2入力トランジスタ61の入出力特性は、可変抵抗器Rvの抵抗値に応じて変化する。例えば可変抵抗器Rvの抵抗値が、R1からR2>R1に設定された場合、同じゲート電位Vgに対応するドレイン電流Idの値は減少する。これは、ドレイン側に接続された可変抵抗器Rvの抵抗値が増大することによってソースドレイン電圧が減少することにより発生する可変の特性である。ただし、第2入力トランジスタ61のソース側に可変抵抗器Rvが接続される場合に比べて、入出力特性の変化の度合い調整幅は小さい。7変形例7各比較器21は、入力される比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力するものであればよく、その構成は任意に変更可能である。例えば図24に示すように、図5の差動増幅器22を前段とし、ゲインとドライブ能力を高めるための出力回路70を後段として組み合わせることで比較器21を構成することもできる。図24に示すように、出力回路70は、電源線200と接地線210との間に直列に接続されるトランジスタ71およびトランジスタ72を含む。トランジスタ72は、電流源として機能する。図24の例では、トランジスタ72は、Nチャネル型の電界効果トランジスタN型のMOSFETである。トランジスタ72のゲートには、外部からバイアス電位VBiasが供給される。トランジスタ72のドレインには、トランジスタ71の一方の電極が接続される。また、トランジスタ71は、Nチャネル型の電界効果トランジスタN型のMOSFETである。トランジスタ71のゲートは、前述のノードNdと接続される。トランジスタ71のソースは電源線200に接続され、ドレインはトランジスタ72のドレインと接続される。図24の例では、差動増幅器22の出力は、トランジスタ71で増幅されて出力される。また、例えば図25に示すように、全差動型のコンパレータ80を前段として、方差動型のコンパレータ90を後段として組み合わせることで比較器21を構成することもできる。図25に示すように、コンパレータ80は差動対回路部81を有し、コンパレータ90は差動対回路部91を有する。コンパレータ80の差動対回路部81は、第1入力トランジスタ82および第2入力トランジスタ83の各々が、Pチャネル型の電界効果トランジスタP型のMOSFETである点で上述の実施形態と相違する。この例では、2つの入力トランジスタはPチャネル型であるが、上述の実施形態と同様に、第1入力トランジスタ82のソース側に抵抗器Rref1が接続され、第2入力トランジスタ83のソース側に可変抵抗器Rv1が接続される。可変抵抗器Rv1の構成は、上述の可変抵抗器Rvと同様である。また、コンパレータ90の差動対回路部91の構成は、上述の実施形態と同様である。8変形例8上述の実施形態では、可変抵抗器Rvに含まれる可変抵抗素子Rjの一例として、磁気抵抗素子であるMTJ素子を挙げて説明したが、これに限らず、可変抵抗素子Rjとして採用される素子の種類は任意である。要するに、複数の可変抵抗器Rvの各々は、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子Rjを含むものであればよい。そして、可変抵抗器Rvに対応する制御信号は、当該可変抵抗器Rvに含まれる複数の可変抵抗素子Rjと1対1に対応する複数のビットで表され、各可変抵抗素子Rjは、当該可変抵抗素子Rjに対応するビットに応じて、2種類の抵抗値のうちの何れかの値に設定される形態であればよい。