Nを任意の自然数とし、DをNを割り切る自然数、k=1、2、...、D-1としたとき、データ入力をD回検出するごとにインクリメントして0~N/D-1のカウント値を出力する列カウンタを備え、前記列カウンタからの出力を第1のアドレスとして出力する第1のアドレス生成手段と、前記データ入力をN回検出するごとにインクリメントし、k番目の行カウンタは0~k-1のカウント値を出力するD-1個の行カウンタ、前記データ入力を検出するごとに前記D-1個の行カウンタを昇順に選択してカウント値を出力するセレクタ、前記データ入力を検出するごとにインクリメントして0~D-2のカウント値を出力するD進カウンタ、前記データ入力を検出するごとに保持している累算値を出力する累算値保持手段、前記データ入力を検出するごとに前記D進カウンタからの出力と前記累算値保持手段からの出力との和を演算し、前記演算の結果である演算値を用いて前記累算値保持手段が保持している累積値を更新すると共に該演算値を出力する演算器および、前記データ入力を検出するごとに前記演算器からの出力に前記セレクタからの出力を加算して出力する加算器、を備え、前記加算器からの出力を第2のアドレスとして出力する第2のアドレス生成手段と、を備えることを特徴とするアドレス生成回路。前記データ入力をD回検出するごとに、前記セレクタ、前記演算器および前記加算器は処理を一回分停止すると共に前記累算値保持手段は累積値を0にリセットすることを特徴とする請求項1記載のアドレス生成回路。Nを任意の自然数とし、DをNを割り切る自然数、k=1、2、...、D-1としたとき、データ入力をD回検出するごとにインクリメントして0~N/D-1のカウント値を出力する列カウンタを備え、前記列カウンタからの出力を第1のアドレスとして出力する第1のアドレス生成手段と、前記データ入力をN回検出するごとにインクリメントし、k番目の行カウンタは0~k-1のカウント値を出力するD-1個の行カウンタ、前記データ入力を検出するごとに前記D-1個の行カウンタを降順に選択してカウント値を出力するセレクタ、前記データ入力を検出するごとにデクリメントしてD-1~1のカウント値を出力するD進カウンタ、前記データ入力を検出するごとに保持している累算値を出力する累算値保持手段、前記データ入力を検出するごとに前記D進カウンタからの出力と前記累算値保持手段からの出力との和を演算し、前記演算の結果である演算値を用いて前記累算値保持手段が保持している累積値を更新すると共に該演算値を出力する演算器および、前記データ入力を検出するごとに前記演算器からの出力に前記セレクタからの出力を加算して出力する加算器、を備え、前記加算器からの出力を第2のアドレスとして出力する第2のアドレス生成手段と、を備えることを特徴とするアドレス生成回路。前記データ入力をD回検出するごとに、前記セレクタ、前記演算器および前記加算器は処理を一回分停止すると共に前記累算値保持手段は累積値をDD-1/2にリセットすることを特徴とする請求項3記載のアドレス生成回路。データの入力を検出するごとに第1の信号を、データ入力をD回検出するごとに第2の信号を、データ入力をN回検出するごとに第3の信号を出力するクロック生成手段と、前記第1乃至3の信号に基づいて前記データ入力を検出する請求項1乃至4のいずれか1項記載のアドレス生成回路と、N/D列、DD-1/2行のメモリ領域を有し、D-1個のメモリバンクに分割されたメモリ手段と、第1の信号が入力するごとに、前記アドレス生成回路から入力した第1のアドレスおよび第2のアドレスを用いて前記メモリ手段にアクセスしてデータを読み出して出力すると共に前記入力したデータを書き込む出力制御手段と、を備えることを特徴とするインタリーブ回路。k=1、2、...、D-1としたとき、k番目のメモリバンクはk行のメモリ領域を有することを特徴とする請求項5記載のインタリーブ回路。前記出力制御手段は、第1の信号と共に第2の信号が入力した場合、前記メモリ手段にアクセスせずに、前記入力したデータを出力することを特徴とする請求項5または6記載のインタリーブ回路。しかしながら、特許文献1のメモリ使用技術を適用する場合、上位アドレスをカウントするための回路には、増加値と減少値との両方を出力する回路を適用する必要がある。さらに、特許文献1のメモリ使用技術を適用する場合、Nが大きくなると下位アドレスの最大値が大きくなり、下位アドレスをカウントするための回路の規模が大きくなる。本発明は上記の問題に鑑みてなされたものであり、必要最小限のメモリ領域のみを使用しながらも回路を単純にできるアドレス生成回路およびインタリーブ回路を提供することを目的とする。上記目的を達成するために本発明に係る第1のアドレス生成回路は、Nを任意の自然数とし、DをNを割り切る自然数、k=1、2、...、D-1としたとき、データ入力をD回検出するごとにインクリメントして0~N/D-1のカウント値を出力する列カウンタを備え、列カウンタからの出力を第1のアドレスとして出力する第1のアドレス生成手段と、データ入力をN回検出するごとにインクリメントし、k番目の行カウンタは0~k-1のカウント値を出力するD-1個の行カウンタ、データ入力を検出するごとにD-1個の行カウンタを昇順に選択してカウント値を出力するセレクタ、データ入力を検出するごとにインクリメントして0~D-2のカウント値を出力するD進カウンタ、データ入力を検出するごとに保持している累算値を出力する累算値保持手段、データ入力を検出するごとにD進カウンタからの出力と累算値保持手段からの出力との和を演算し、演算の結果である演算値を用いて累算値保持手段が保持している累積値を更新すると共に該演算値を出力する演算器および、データ入力を検出するごとに演算器からの出力にセレクタからの出力を加算して出力する加算器、を備え、加算器からの出力を第2のアドレスとして出力する第2のアドレス生成手段と、を備えることを特徴とする。上記目的を達成するために本発明に係る第2のアドレス生成回路は、Nを任意の自然数とし、DをNを割り切る自然数、k=1、2、...、D-1としたとき、データ入力をD回検出するごとにインクリメントして0~N/D-1のカウント値を出力する列カウンタを備え、列カウンタからの出力を第1のアドレスとして出力する第1のアドレス生成手段と、データ入力をN回検出するごとにインクリメントし、k番目の行カウンタは0~k-1のカウント値を出力するD-1個の行カウンタ、データ入力を検出するごとにD-1個の行カウンタを降順に選択してカウント値を出力するセレクタ、データ入力を検出するごとにデクリメントしてD-1~1のカウント値を出力するD進カウンタ、データ入力を検出するごとに保持している累算値を出力する累算値保持手段、データ入力を検出するごとにD進カウンタからの出力と累算値保持手段からの出力との和を演算し、演算の結果である演算値を用いて累算値保持手段が保持している累積値を更新すると共に該演算値を出力する演算器および、データ入力を検出するごとに演算器からの出力にセレクタからの出力を加算して出力する加算器、を備え、加算器からの出力を第2のアドレスとして出力する第2のアドレス生成手段と、を備えることを特徴とする。上記目的を達成するために本発明に係るインタリーブ回路は、データの入力を検出するごとに第1の信号を、データ入力をD回検出するごとに第2の信号を、データ入力をN回検出するごとに第3の信号を出力するクロック生成手段と、第1乃至3の信号に基づいてデータ入力を検出する上述の第1または第2のアドレス生成回路と、N/D列、DD-1/2行のメモリ領域を有し、D-1個のメモリバンクに分割されたメモリ手段と、第1の信号が入力するごとに、アドレス生成回路から入力した第1のアドレスおよび第2のアドレスを用いてメモリ手段にアクセスしてデータを読み出して出力すると共に入力したデータを書き込む出力制御手段と、を備えることを特徴とする。本発明に係るアドレス生成回路およびインタリーブ回路は、N/D列、DD-1/2行に区分された領域を指定するアドレスを生成する。この場合、列カウンタとして単純なアップカウンタを適用することができる。さらに、第2のアドレスの生成を、指定領域を含むメモリバンクの最上段の座標の生成と、該メモリバンクの中での座標の生成との2段階に分けることにより、第2のアドレスの生成に使用するカウンタの回路規模を小さくすることができる。第1の実施形態第1の実施形態について説明する。本実施形態に係るアドレス生成回路のブロック構成図の一例を図1に示す。図1おいて、本実施形態に係るアドレス生成回路10は、第1のアドレス生成手段20および第2のアドレス生成手段30を備える。第1のアドレス生成手段20は、列カウンタ21を備え、列カウンタ21から出力されたカウンタ値を第1のアドレスとして出力する。列カウンタ21は、Nを任意の自然数とし、DをNを割り切る自然数、M=N/Dとしたとき、データ入力D回毎にインクリメントし、0~M-1のカウント値を出力するアップカウンタである。第2のアドレス生成手段30は、D-1個の行カウンタ31、セレクタ32、D進カウンタ33、累算値保持手段34、演算器35および加算器36を備え、加算器36からの出力値を第2のアドレスとして出力する。行カウンタ31は、データがN回入力する毎にインクリメントするアップカウンタである。k=1、2、...、D-1としたとき、行カウンタ31-kは0~k-1のカウント値を出力する。すなわち、行カウンタ31-1は、カウント値として常に0を出力する。また、行カウンタ31-2は0~1のカウント値を出力し、行カウンタ31-D-1は0~D-2のカウント値を出力する。セレクタ32は、データが入力する毎にD-1個の行カウンタ31からの出力を順次選択して加算器36へ出力する。つまり、セレクタ32は、1番目のデータが入力した時は行カウンタ31-1から出力されたカウンタ値を、2番目のデータが入力した時は行カウンタ31-2から出力されたカウンタ値を選択して加算器36へ出力する。そして、セレクタ32は、行カウンタ31-D-1から出力されたカウント値を選択した後、再び行カウンタ31-1から出力されたカウンタ値を選択して加算器36へ出力する。D進カウンタ33は、データが入力する毎にインクリメントし、0~D-2のカウント値を演算器35へ出力するアップカウンタである。累算値保持手段34は、データが入力する毎に保持している累算値を演算器35へ出力する。演算器35は、データが入力される毎にD進カウンタ33から出力されたカウンタ値と、累算値保持手段34から出力された累積値との和を演算する。そして、演算器35は、累算値保持手段34が保持している累積値を演算した演算値へ更新すると共に演算値を加算器36へ出力する。加算器36は、データが入力する毎に演算器35から出力された演算値にセレクタ32から出力されたカウンタ値を加算して出力する。なお、データがD回入力する毎に、D進カウンタ33はインクリメントを停止し、セレクタ32、演算器35および加算器36は上記の処理を一回分停止し、累算値保持手段34は累積値を0にリセットする。以上のようにして出力された第1のアドレスおよび第2のアドレスは、N/D列、DD-1/2行に区分された2次元方形状のメモリの各メモリ領域のアドレスを表す。本実施形態に係るアドレス生成回路10から出力されるアドレスによってメモリ領域が指定されるメモリの一例を図2に示す。図2において、メモリ40は、M列、DD-1/2行に分割されたメモリ領域を有する。そしてこれらのメモリ領域は、1段ずつ段数が増加するD-1個のメモリバンク1~D-1に分割されている。メモリバンク1には0行目の1段が、メモリバンク2には1行目~2行目の2段が、以下同様に、メモリバンクkにはkk-1/2行目~kk1/2-1行目のk段が割り当てられる。そして、本実施形態に係るアドレス生成回路10の列カウンタ21から出力されるカウント値第1のアドレスは、図2のメモリ40において指定するメモリ領域の列アドレスと一致する。また、演算器35から出力される演算値は指定するメモリ領域を含むメモリバンクの最上段の行アドレスと一致し、セレクタ32から出力される行カウンタ31-kのカウンタ値は該メモリバンクの最上段から数えた段数と一致する。従って、加算器36から出力される出力値第2のアドレスは、図2のメモリ40において指定するメモリ領域の行アドレスと一致する。以上のように、本実施形態に係るアドレス生成回路10は、第1のアドレスの生成をM進アップカウンタ列カウンタ21を使用したインクリメントのみで実現できる。さらに、第2のアドレスの生成を、指定するメモリ領域を含んでいるメモリバンクの最上段のアドレスの演算と、該メモリバンクの中での段数の演算と、の2段階することにより、一番段数の多いメモリバンクD-1に対応する行カウンタ31-D-1でもD-2までカウントできればよく、行カウンタ31の回路規模を削減することができる。なお、上述のアドレス生成回路10は、インタリーブ回路に適用する場合について説明した。該アドレス生成回路10はデインタリーブ回路に適用することもできる。デインタリーブ回路に適用する場合、D進カウンタ33としてデータが入力する毎にデクリメントし、D-1~1のカウント値を出力するダウンカウンタを適用する。そして、セレクタ32において、行カウンタ31-D-1、行カウンタ31-D-2、...、行カウンタ31-1の順番で行カウンタ31を選択すると共に、演算器35において、累算値保持手段34から出力された累積値からD進カウンタ33から出力されたカウンタ値を減算する演算する。さらに、データがD回入力する毎に、D進カウンタ33はデクリメントを停止し、セレクタ32、演算器35および加算器36は処理を一回分停止し、累算値保持手段34は保持している累積値をDD-1/2にリセットする。第2の実施形態第2の実施形態に係るインタリーブ回路について説明する。本実施形態に係るインタリーブ回路は、Nバイトのデータを深さDでインタリーブする。なお、Nは任意の自然数、DはNを割り切る自然数、M=N/Dである。本実施形態に係るインタリーブ回路のブロック構成図の一例を図3示す。図3において、インタリーブ回路50は、クロック生成手段60、アドレス生成手段70、出力制御手段80およびメモリ手段90を備える。クロック生成手段60は、所定の間隔で信号を出力する第1のクロック61、第2のクロック62および第3のクロック63を備え、データが入力するタイミングをカウントする。第1のクロック61はデータが入力する毎に第1の信号を出力してアドレス生成手段70および出力制御手段80へ出力する。第2のクロック62はデータがD回入力する毎に第2の信号を出力してアドレス生成手段70および出力制御手段80へ出力する。第3のクロック63はデータがN回入力する毎に第3の信号を出力してアドレス生成手段70へ出力する。アドレス生成手段70は、第1の実施形態で説明したアドレス生成回路10を適用することができ、クロック生成手段60から第1の信号が入力する毎に第1のアドレスおよび第2のアドレスを生成して出力制御手段80へ出力する。以下、簡単にアドレス生成手段70の動作を説明する。第1のアドレス生成手段71は、クロック生成手段60から第2の信号が入力した場合にインクリメントし、第1の信号が入力する毎にカウント値0~M-1出力する列カウンタ72を備え、列カウンタ72から出力されたカウント値を第1のアドレスとして出力制御手段80へ出力する。第2のアドレス生成手段73において、D-1個の行カウンタ74は、クロック生成手段60から第3の信号が入力する毎にインクリメントし、第1の信号が入力する毎にカウント値0~k-1を出力する。セレクタ75は、第1の信号が入力する毎に行カウンタ74からの出力を順次選択して加算器79へ出力する。D進カウンタ76は、第1の信号が入力する毎にインクリメントし、カウント値0~D-2を出力する。そして、累算値保持手段77、演算器78および加算器79は、第1の信号が入力する毎に第1の実施形態で説明した処理を行い、生成した第2のアドレスを出力制御手段80へ出力する。なお、第1の信号と共に第2の信号が入力した場合、セレクタ75、D進カウンタ76、演算器78および加算器79は上記の処理を行わず、累算値保持手段77は累積値を0にリセットする。出力制御手段80は、クロック生成手段60から第1の信号が入力する毎に、アドレス生成手段70から入力した第1のアドレスおよび第2のアドレスを用いてメモリ手段90へアクセスする。そして、アドレスに対応するメモリ領域からデータを読み出してデータ出力端子82から外部へ出力した後、データ入力端子81から入力したデータを該メモリ領域へ書き込む。なお、出力制御手段80は、第1の信号と共に第2の信号が入力した場合、メモリ手段90にアクセスせずに、データ入力端子81から入力したデータをそのままデータ出力端子82から外部へ出力する。メモリ手段90は、第1の実施形態で説明したメモリ40を適用することができる。すなわち、メモリ70は、MDD-1/2のメモリ領域を有し、D-1個のメモリバンクに分割されている。以上のように構成したインタリーブ回路50は、第1の実施形態で説明したのと同様のアドレス生成手段70およびメモリ手段90を備えることから、必要最小限のメモリ領域のみを使用しながらも回路を単純にできるインタリーブ回路を提供することができる。第3の実施形態第3の実施形態に係るインタリーブ回路について説明する。本実施形態に係るインタリーブ回路は、Nバイトのデータを深さDでインタリーブする。なお、Nは任意の自然数、DはNを割り切る自然数、M=N/Dである。本実施形態に係るインタリーブ回路100のブロック構成図の一例を図4示す。図4において、インタリーブ回路100は、データ入力端子200、メモリ手段300、データセレクタ400、データ出力端子500、制御信号生成手段600およびアドレス生成手段700を備える。ここで、制御信号生成手段600が請求項のクロック生成手段に相当する。データ力端子200にはインタリーブするデータが入力され、入力したデータはメモリ手段300とデータセレクタ400とへ出力される。メモリ手段300は、データ入力端子200から入力した入力データを一時的に保存する。メモリ手段300は、メモリ書き込み手段310、メモリ320およびメモリ読み出し手段330を備える。メモリ書き込み手段310は、制御信号生成手段600のメモリ制御手段650から入力したメモリ制御信号に基づいて、入力端子200から入力した入力データをメモリ320に書き込む。メモリ320には入力端子200から入力した入力データが一時的に保存される。本実施形態において、メモリ320は第1の実施形態の図2で説明した、MDD-1/2のメモリ領域を有し、D-1個のメモリバンクに分割されたメモリ40を適用することができる。メモリ読み出し手段330は、メモリ制御手段650から入力したメモリ制御信号に基づいてメモリ320に保存されているデータを読み出し、読み出したデータをデータセレクタ400へ出力する。データセレクタ400は、制御信号生成手段600のデータ選択手段660から入力したデータ選択信号に基づいて、メモリ手段300から読み出されたデータと、データ入力端子200からメモリ手段300を介さずに伝送されてきたデータと、のどちらか一方を選択し、選択したデータをデータ出力端子500へ出力する。データ出力端子500は、データセレクタ400から入力したデータを出力する。ここで、データ出力端子500からは、インタリーブされたデータが出力される。制御信号生成手段600は各種制御信号を生成して、生成した制御信号をメモリ手段300、データセレクタ400およびアドレス生成手段700へ出力する。図4において、制御信号生成手段600は、カウンタ1制御手段610、カウンタ群制御手段620、セレクタ制御手段630、累算器制御手段640、メモリ制御手段650およびデータ選択手段660を備える。カウンタ1制御手段610は、データがD回入力する度に、カウント値をインクリメントするためのカウンタ1制御信号を生成し、生成したカウンタ1制御信号をアドレス生成手段700のアドレス1生成手段710へ出力する。カウンタ群制御手段620は、データがN回入力される度に、カウント値をインクリメントするためのカウンタ群制御信号を生成し、生成したカウンタ群制御信号をアドレス生成手段700のアドレス2-1生成手段730へ出力する。セレクタ制御手段630は、データが入力される度に、その入力データが振り分けられるパス番号を表すセレクタ制御信号0~D-1を生成し、生成したセレクタ制御信号をアドレス生成手段700のアドレス2-1生成手段730、メモリ制御手段650およびデータ選択手段660へ出力する。累算器制御手段640は、データが入力される度に、累算器制御信号を生成し、生成した累算器制御信号をアドレス生成手段700のアドレス2-2生成手段740へ出力する。メモリ制御手段650は、セレクタ制御手段630から入力したセレクタ制御信号に基づいてメモリ制御信号を生成し、生成したメモリ制御信号をメモリ手段300へ出力する。本実施形態において、メモリ制御手段650は、パス0のセレクタ制御信号が入力した場合、アクセス不可を意味するメモリ制御信号を生成する。一方、パス1~D-1のセレクタ制御信号が入力した場合、読み出しアクセス可/書き込みアクセス可を意味するメモリ制御信号を生成する。データ選択手段660は、セレクタ制御手段630から入力したセレクタ制御信号に基づいてデータ選択信号を生成し、生成したデータ選択信号をデータセレクタ400へ出力する。本実施形態において、データ選択手段660は、パス0のセレクタ制御信号が入力した場合、データ入力端子200からのデータを選択するデータ選択信号を生成する。一方、パス1~D-1のセレクタ制御信号が入力した場合、メモリ手段300からのデータを選択するデータ選択信号を生成する。アドレス生成手段700は、制御信号生成手段600から入力した各種制御信号に基づいてメモリ手段300のメモリ320にアクセスするためのアドレス1およびアドレス2を生成し、生成したアドレス1およびアドレス2を、メモリ書き込み手段310およびメモリ読み出し手段330へ出力する。アドレス生成手段700のブロック構成図の一例を図5に示す。図5において、アドレス生成手段700は、アドレス1を生成するアドレス1生成手段710、アドレス2を生成するアドレス2生成手段720を備える。アドレス1生成手段710は、カウンタ1制御手段610から入力したカウンタ1制御信号に基づいて、アドレス1を生成してメモリ手段300へ出力する。本実施形態において、アドレス1生成手段710は、カウンタ1711を備え、カウンタ1711は、0~M-1のカウント値をとるM進のアップカウンタである。カウンタ1711は、カウンタ1制御信号が入力されることによってインクリメントする。カウンタ1711からの出力がアドレス1となる。ここで、アドレス1は、メモリ320の何列目のデータへアクセスするかを表す列アドレスである。アドレス2生成手段720は、カウンタ群制御手段620から入力したカウンタ群制御信号およびセレクタ制御手段630から入力したセレクタ制御信号に基づいてアドレス2-1を生成するアドレス2-1生成手段730、累算器制御手段640から入力した累算器制御信号に基づいてアドレス2-2を生成するアドレス2-2生成手段740、および、生成したアドレス2-1およびアドレス2-2からアドレス2を生成して出力する加算器750を備える。以下、アドレス2の生成手順について説明する。図5において、アドレス2-1生成手段730は、カウンタ群731およびセレクタ732を備える。カウンタ群731は、カウンタ群制御手段620から入力したカウンタ群制御信号に基づいてカウンタ値を生成し、生成したカウンタ値をセレクタ732へ出力する。本実施形態において、カウンタ群731は、定数値生成手段とD-2個のカウンタ2~D-1とを備える。定数値生成手段はパス1に対応し、常に定数値0のカウンタ値を出力する。カウンタ2はパス2に対応し、0~1のカウント値を出力するアップカウンタである。カウンタ3はパス3に対応し、0~2のカウント値を出力するアップカウンタである。同様に、カウンタD-1はパスD-1に対応し、0~D-2のカウント値を出力するアップカウンタである。該カウンタ2~D-1は、カウンタ群制御信号が入力されることによってインクリメントする。セレクタ732は、セレクタ制御手段630から入力したセレクタ制御信号に基づいて、定数値生成手段およびカウンタ2~D-1から出力されたカウンタ値のうちの1つを選択し、選択したカウンタ値をアドレス2-1として加算器750へ出力する。セレクタ732は、インタリーブの際はカウンタ2、カウンタ3、...の順番で出力されたカウンタを選択し、デインタリーブの際はカウンタD-1、カウンタD-2、...の順番で出力されたカウンタ値を選択する。一方、アドレス2-2生成手段740は、カウンタD741、累算値保持手段742および演算器743を備える。カウンタD741は、累算器制御手段640から入力した累算器制御信号に基づき、インタリーブの際はデータが入力される毎にインクリメントして0~D-2のカウント値を演算器743へ出力し、デインタリーブの際はデータが入力される毎にデクリメントしてD-1~1のカウント値を演算器743へ出力する。累算値保持手段742は、累積値を保持し、データが入力される毎に保持している累積値を演算器743へ出力する。なお、累算値保持手段742は、初期値として、インタリーブの際は0を、デインタリーブの際はDD-1/2を、演算器743へ出力する。演算器743は、インタリーブの際は、カウンタD741から入力したカウント値と、累算値保持手段742から入力した1サイクル前の演算値と、の和を求める加算を行い、累算値保持手段742が保持している累積値を演算した演算値へ更新すると共に演算値を加算器750へ出力する。一方、演算器743は、デインタリーブの際は、累算値保持手段742から入力した累積値からカウンタD741から入力したカウント値を減算する減算を行う。そして、加算器750は、セレクタ732から入力したアドレス2-1と、演算器743から入力したアドレス2-2との和を計算することによりアドレス2を生成し、生成したアドレス2をメモリ手段300へ出力する。ここで、アドレス2は、メモリ320の何行目のデータへアクセスするかを示す行アドレスである。以上のように構成したインタリーブ回路100は、パス1~パスD-1へ流すデータに対しては、メモリ320からデータの読み出し、メモリ320への書き込みの順に行う。制御信号生成手段600において、メモリ制御手段650はセレクタ制御手段630から入力されたセレクタ制御信号に基づいて読み出しアクセス可を意味するメモリ制御信号を生成してメモリ手段300へ出力し、データ選択手段660はメモリ手段300から読み出されたデータを選択するデータ選択信号を生成してデータセレクタ400へ供給する。一方、アドレス生成手段700は、制御信号生成手段600から入力した各種制御信号に基づいてメモリ手段300のメモリ320にアクセスするためのアドレス1およびアドレス2を生成してメモリ書き込み手段310およびメモリ読み出し手段330へ出力する。この時、メモリ320からアドレス生成手段700により生成された該アドレス位置に保存されていたデータが読み出され、データセレクタ400はメモリ手段300からのデータを選択してデータ出力端子500に出力し、インタリーブ結果が出力される。さらに、メモリ320の該アドレス位置に、データ入力端子200から入力されたインタリーブ前の入力データが書き込まれる。一方、パス0の入力データに対しては、メモリ320に対して読み出しアクセスや書き込みアクセスは行わない。制御信号生成手段600において、メモリ制御手段650はセレクタ制御手段630から入力されたセレクタ制御信号に基づいてアクセス不可を意味するメモリ制御信号をメモリ手段300へ出力し、データ選択手段660はデータ入力端子200からメモリ手段300を介さずに伝送されてきたデータを選択するデータ選択信号を生成してデータセレクタ400へ供給する。また、このとき、アドレス生成手段700はアドレス1およびアドレス2の出力を行わない。このため、メモリ手段300には書き込み動作読出し動作は行われず、データ出力端子500にはメモリ320を介さずにそのままデータ入力端子200から入力されたデータが現れる。以上のように、畳み込みインタリーブ処理においてシフトレジスタの段数が等差数列状に増加し、合計のメモリ領域が階差数列状になる性質を利用して、パス1、2、...、パスD-1にそれぞれ、メモリ320の1行、2行、...、D-1行を与える構成にする。この構成にすることにより、列アドレスの生成を、M進のアップカウンタを使用したインクリメントのみで実現できるため、アドレス1生成手段710の回路構成が単純化される。さらに、カウンタ群731の各カウンタに最小値を設定する必要がなくなり、その設定のための配線を設置する必要がなくなるため、カウンタ群の回路規模が削減される。また、アドレス2の生成を、各メモリバンクの最上端のアドレスの生成と、その最上端のアドレスからの差分アドレスの生成とに分割したことから、差分アドレスを生成するカウンタ群731の各カウンタのカウント値は、一番段数の多いパスD-1に対応するカウンタでも最大値がD-1となり、カウンタ群の回路規模が削減される。第4の実施形態第4の実施形態について説明する。本実施形態では、パラメータとして、特許文献1の説明で用いたのと同じN=18、D=6を設定する。なお、M=N/D=3とする。この場合、インタリーブ処理に必要なメモリ所要量はN/2D-1=45バイトである。本実施形態に係るメモリのメモリ領域の使用状態の一例を図6に、主要信号の動作タイミングの一例を図7に示す。なお、図6a~fはそれぞれ、入力データA0~A17、B0~B17、C0~C17、D0~D17、E0~E17、F0~F17の順に計108バイト入ってきた場合のメモリ領域の状況、図7は入力データA0~A17、B1が入力した時の状況を示す。図6において、メモリはメモリバンク1~5を有し、メモリ所要量45バイトを有する。パス1にはメモリバンク10行目が、パス2にはメモリバンク21~2行目が、パス3にはメモリバンク33~5行目が、パス4にはメモリバンク46~9行目が、パス5にはメモリバンク510~14行目が与えられる。なお、パス0に入力されたデータはメモリにアクセスせずにそのまま出力されるので、対応するメモリ領域は確保されない。ここで、斜線の入った領域は新たに書き込まれたデータを表し、斜線の入っていないデータ領域はそれより以前に書き込まれたデータを表す。空白の領域は、データが書き込まれていないか、もしくは意味を持たないデータが入っている状況を表す。一方、図7において、データ入力信号およびデータ出力信号は、それぞれ、第3の実施形態のデータ入力端子200およびデータ出力端子500に表れるデータ信号を表す。列アドレス、行アドレスはそれぞれ、アドレス生成手段700が生成したアドレス1およびアドレス2を表す。メモリ制御信号はメモリ制御手段650で生成されるメモリ制御信号であり、IDLE、RDおよびWRはそれぞれ、アクセス不可、読み出しアクセス可および書き込みアクセス可を意味する。データ選択信号はデータ選択手段660で生成されるデータ選択信号であり、Highの場合にデータセレクタ400はデータ入力端子200側の信号を選択する。そして、読み出しデータおよび書き込みデータはそれぞれ、メモリ320から読み出されたデータ信号および書き込むデータ信号を表す。図6および図7を用いて、各データが入力された時のメモリの状態および現れる信号について説明する。まず、データA0がインタリーブ回路に入力された時、図7に示すように、列アドレス、行アドレスは生成されず、また、メモリ制御信号がアクセス不可IDLEなので、メモリ320へ何も供給されない。さらに、データ選択信号がHighなので、データセレクタ400はデータ入力端子200側の入力を選択し、入力データA0はそのままデータ出力端子500から出力される。すなわち、A0はパス0を通過してメモリ320には書き込まれず、図6aには表れない。次に、データA1がインタリーブ回路に入力された時、図7に示した列アドレス、行アドレスがメモリ手段300に供給される。そして、メモリ制御信号が、読み出しアクセス可RD書き込みアクセス可WRの順にメモリ手段300に供給されることにより、読み出しデータにはメモリアドレス0、0に入っていたR1のデータが現れ、書き込みデータには入力されたA1が現れる。すなわち、図6aの0、0にA1が現れる。また、データ選択信号がLowなので、データセレクタ400はメモリ読み出し手段330側が選択され、メモリ手段300から読み出されたデータR1がデータ出力信号に表れる。アドレス生成手段700は、入力データA0、A1、...、A17がインタリーブ回路に入力されることにより、列アドレス、行アドレス=0、0、0、0、0、1、0、3、0、6、0、10、1、0、1、0、1、1、1、3、1、6、1、10、2、0、2、0、2、1、2、3、2、6、2、10の順に2次元状のアドレスを生成する。A0、A6、A12はパス0を通過してメモリ320には書き込まれず、A1~A5、A7~A11、A13~A17はパス1~パス5を通過することにより、図6aの状態となる。そして、入力データA0~A17がインタリーブ回路に入力された後、カウンタ群制御手段620からカウンタ群731の各カウンタのカウント値をインクリメントするためのカウンタ群制御信号が発生し、カウンタ群731の全カウント値が一斉にインクリメントする。なお、初期状態の時に書き込まれていたデータR1~R17は意味を持たない任意のデータである。次に、アドレス生成手段700は、入力データB0、B1、...、B17がインタリーブ回路に入力されることにより、列アドレス、行アドレス=0、0、0、0、0、2、0、4、0、7、0、11、1、0、1、0、1、2、1、4、1、7、1、11、2、0、2、0、2、2、2、4、2、7、2、11の順に2次元状のアドレスを生成する。入力されたデータのうちB0、B6、B12を除いた、B1~B5、B7~B11、B13~B17がメモリ領域に書き込まれ、図6bの状態となる。そして、入力データB0~B17がインタリーブ回路に入力された後、カウンタ群731の全カウント値が一斉にインクリメントする。なお、アドレス0、0、1、0、2、0を読み出したときには、先ほど書き込んだ入力データA1、A7、A13が読み出される。以下同様に、図6cはデータC0、C1、...、C17がインタリーブ回路に入力された後の状態、図6dはデータD0、D1、...、D17がインタリーブ回路に入力された後の状態、図6eはデータE0、E1、...、E17がインタリーブ回路に入力された後の状態を表す。図6eの時、メモリの全領域が入力されたデータによって埋められる。そして、図6fは、入力データF0、F1、...、F17がインタリーブ回路に入力された後の状態を示しており、この最後の18バイトのデータが入力された時、インタリーブ回路から読み出されるデータは、F0、E1、D2、C3、B4、A5、F6、E7、D8、C9、B10、A11、F12、E13、D14、C15、B16、A17となり、特許文献1の出力系列と同じ出力系列になる。なお、本実施形態に係るアドレス生成回路は、上述のパラメータN=18、D=6、M=3や地上デジタル音声放送のパラメータN=204、D=12、M=17のみに適用されるものではなく、他の同様のインタリーブデインタリーブ処理を必要とするデジタル通信にも応用することができる。また、本発明のアドレス生成回路は、畳み込みインタリーブデインタリーブ処理を実施例として示したが、ブロックインタリーブ処理にも応用することができる。また、本記実施形態ではバイト=8ビット単位で処理を行ったが、バイト単位の処理に限定されるものではなく、8ビット以外のある一定のビット数をひと組とした単位での処理に適用することができる。