"基板上に設けられた第1の配線、第2の配線、第3の配線、第4の配線と、複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、前記第1の配線と前記第2の配線、および前記第3の配線と前記第4の配線はそれぞれ平行であり、前記第1の配線と前記第3の配線は直交し、前記記憶セルの少なくとも1つは、第1のトランジスタと第2のトランジスタとキャパシタを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートは前記第1の配線に接続し、前記第1のトランジスタのソース及び前記第2のトランジスタのソースは前記第3の配線に接続し、前記第2のトランジスタのドレインは前記第4の配線に接続し、前記キャパシタの他方の電極は前記第2の配線に接続し、前記第3の配線は前記第1の配線と前記基板の間に設けられていることを特徴とする半導体メモリ装置。前記第4の配線は前記第3の配線と同じ材料で形成されていることを特徴とする請求項1の半導体メモリ装置。前記第2のトランジスタのゲートは前記第3の配線と同じ材料で形成されていることを特徴とする請求項1あるいは2の半導体メモリ装置。前記第2のトランジスタのゲートは前記第1のトランジスタの半導体層と接していることを特徴とする請求項1乃至3の半導体メモリ装置。前記第3の配線は前記第1のトランジスタの半導体層と接していることを特徴とする請求項1乃至4の半導体メモリ装置。前記基板は半導体基板であることを特徴とする請求項1乃至5の半導体メモリ装置。前記第2の配線の幅が前記第1の配線の幅の0.5倍以上1.5倍以下であることを特徴とする請求項1乃至6記載の半導体メモリ装置。請求項1乃至7記載の半導体メモリ装置において、データの書き込み時には、前記第4の配線の電位を前記第3の配線の電位より高くすることを特徴とする半導体メモリ装置の駆動方法。基板上に形成された第1のゲート絶縁膜上に第1の配線と、前記第1の配線と接しない溝状の開口部を形成する工程と、前記溝状の開口部に導電性の材料を形成する工程と、前記導電性の材料をエッチングすることにより平坦化して、第2の配線を形成する工程と、前記第1および第2の配線に接して、半導体層を形成する工程と、前記半導体層上に第2のゲート絶縁膜を形成する工程と、を有することを特徴とする半導体装置の作製方法。上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。メモリ装置においては、低消費電力がまず求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、あるいは、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、書き換え回数の制限がないことが好ましく、10億回以上の書き換えができることが望まれる。もちろん、集積度の高いことも必要である。この点、DRAMは常時、リーク電流を生じ、リフレッシュをおこなっているため消費電力の点で難があった。一方、SRAMでは、消費電力の問題はある程度解消できるものの、1つの記憶セルに6つのトランジスタを有するため集積度を上げられないという別の問題がある。また、FGNVMにおいては消費電力や集積度の点では問題はなかったが、書き換え回数が10万回以下であった。上記に鑑み、記憶セルで記憶保持のために使用される電力をDRAMよりも削減すること、記憶セルに用いるトランジスタの数を5つ以下とすること、書き換え回数を100万回以上とすること、という3つの条件を克服することが第一の課題となる。また、電力の供給がない状態で、データを10時間以上、好ましくは、100時間以上保持することと、書き換え回数を100万回以上とすること、という2つの条件を克服することが第二の課題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の90となる時間と定義する。本発明では、上記の課題に加えて、新規の半導体装置、特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置、特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置、特に、半導体メモリ装置の作製方法を提供することを課題とする。本発明では上記課題の少なくともひとつを解決する。本明細書で用いる用語について簡単に説明する。トランジスタのソースとドレインについては、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。本発明の第1は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ読み出しトランジスタおよび、キャパシタで1つの記憶セルを構成する。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線、バイアス線という5種類の配線を用意する。そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシタの他方の電極を読み出しワード線に接続する。書き込みトランジスタのオフ状態nチャネル型にあっては、ゲートの電位がソース、ドレインのいずれの電位よりも低い状態でのソースとドレイン間のリーク電流は、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-24A以下、あるいは85°Cで1×10-20A以下とする。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、酸化物半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが3電子ボルト以上、好ましくは、3電子ボルト以上3.6電子ボルト未満であるものが望ましい。また、電子親和力が4電子ボルト以上、好ましくは、4電子ボルト以上4.9電子ボルト未満であるものが望ましい。このような材料において、さらに、キャリア濃度が1×1014cm-3未満、好ましくは、1×1011cm-3未満であるものが望ましい。読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイッチングスピードが10nsec以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流ゲートとソースあるいはゲートとドレイン間のリーク電流が極めて低いことが求められ、また、キャパシタも内部リーク電流電極間のリーク電流が低いことが求められる。いずれのリーク電流も、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-24A以下であることが望ましい。また、読み出しトランジスタのゲートに印加される電圧は、読み出しワード線の電圧に応じて変化するが、キャパシタの容量/読み出しトランジスタのゲート容量キャパシタの容量に比例するので、キャパシタの容量が読み出しトランジスタのゲート容量よりも大きいと、読み出しワード線の電圧をそれほど変動させなくとも、読み出しトランジスタのゲートに適切な電圧を印加できる。逆に、キャパシタの容量がゲート容量よりも小さいと、同様な電圧を読み出しトランジスタのゲートに印加するためには、読み出しワード線の電圧を大きく変動させなければならない。したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは2倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は10fF以下とすることが望ましい。書き込みワード線、書き込みビット線、読み出しビット線、バイアス線および読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ましい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。図1Aに、上記の構造を有する記憶セルの例を図示する。ここでは、第n行第m列の記憶セルについて説明する。図1Aでは、書き込みトランジスタTr1n,mと読み出しトランジスタTr2n,mとキャパシタCn,mからなる記憶セルが示されている。ここで、書き込みトランジスタTr1n,mのドレインは読み出しトランジスタTr2n,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,mのソースは書き込みビット線Rmに、読み出しトランジスタTr2n,mのソースは読み出しビット線Omに、読み出しトランジスタTr2n,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図1Aでは、書き込みワード線Qnと読み出しワード線Pnは平行であり、また、書き込みビット線Rm、読み出しビット線Om、バイアス線Smは平行である。そして、書き込みワード線Qnと読み出しワード線Pnは、書き込みビット線Rm、読み出しビット線Om、バイアス線Smと直交する。図1Bは第n行第m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり2本、1列あたり3本の配線が必要であるので、N行M列のマトリクスでは2N3M本の配線が必要である。図1Aに示す記憶セルにデータを書き込むには、書き込みワード線Qnに適切な電位を与えて、書き込みトランジスタTr1n,mをオン状態とする。その際の書き込みビット線Rmの電位により、書き込みトランジスタTr1n,mのドレイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Rmの電位、読み出しトランジスタTr2n,mのゲート容量、キャパシタCn,mの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。次に、書き込みワード線Qnに別の適切な電位を与えることによって、書き込みトランジスタTr1n,mをオフ状態とする。オフ状態での書き込みトランジスタTr1n,mのソースドレイン間を流れる電流を1×10-20A以下とすることにより、相当の長時間にわたり、書き込みトランジスタTr1n,mのドレイン側の電荷はそのまま保持される。読み出す際には、読み出しワード線Pnに適切な電位を与え、読み出しトランジスタTr2n,mがどのような状態となるかをモニタする。例えば、データとして、書き込みトランジスタTr1n,mのドレイン側に電荷がないか、正の電荷があるかという2つの状態を考える。読み出しトランジスタTr2n,mがn型であり、バイアス線Smを適切な正の電位に保ち、読み出しワード線Pnに、読み出しトランジスタTr2n,mのしきい値以下の適切な電位を与えるものとする。電荷がない場合には、読み出しトランジスタTr2n,mのゲートの電位はしきい値以下であるので、読み出しトランジスタTr2n,mはオフ状態であるため、ソースとドレイン間の抵抗は極めて大きい。このため、読み出しビット線Omの電位は、バイアス線Smの電位とは大きく異なる。しかし、書き込みトランジスタTr1n,mのドレイン側に正の電荷があれば、読み出しワード線Pnの電位がしきい値に達していなくても読み出しトランジスタTr2n,mはオン状態となることがあり、読み出しビット線Omの電位がバイアス線Smの電位と同じもしくは非常に近いものとなることがある。このようにして、どのようなデータが保持されているかを知ることができる。同じ原理を用いて、1つの記憶セルに蓄えられた電荷量の大小を知ることができる。図4Aは、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビット線Rmの電位を変化させることにより、電荷Qを4段階の値Q0、Q1、Q2、Q3、Q0<Q1<Q2<Q3とする。読み出し時には、書き込みトランジスタTr1n,mは、絶縁体とみなせるので、書き込みワード線Qn、書き込みビット線Rmとともに図面からは削除してある。電荷Qの値に応じて、読み出しトランジスタTr2n,mのみかけの特性が変化する。読み出しビット線Omの電位を0、バイアス線Smの電位をVSH>0とし、読み出しワード線Pnの電位を変化させると、読み出しトランジスタTr2n,mを流れる電流量が変化する。その様子を図4Bに示す。電荷がもっとも多く保持されている場合Q=Q3は、Vgが負であっても十分大きな電流が流れ、オン状態となる。例えば、Vg=VP1とすればオン状態となる。これをオフ状態とするには、Vgを十分大きな負の値例えば、VPLとする必要がある。電荷量が2番目の場合Q=Q2は、左から二番目の曲線となる。このとき、Vg=VP1ではオフ状態である。しかし、Vg=VP2ではオン状態となる。電荷量が3番目の場合Q=Q1は、Vg=VP2ではオフ状態であるが、Vg=VP3ではオン状態となる。Q=Q0であれば、Vg=VP3でもオフ状態である。すなわち、読み出しワード線Pnに何段階かの電位を与えることにより、保持されている電荷量を知ることができる。最初、Vg=VPLとしておく。この場合、保持されている電荷量にかかわらずオフ状態である。次に、Vg=VP1とすると、保持されている電荷量がQ3の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場合は、保持されていた電荷量はQ3であったと判断できる。Vg=VP2とすると、保持されている電荷量がQ3もしくはQ2の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はQ2であったと判断できる。Vg=VP3とすると、保持されている電荷量がQ3もしくはQ2もしくはQ1の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はQ1であったと判断できる。また、この段階でもオン状態とならなかった場合には、電荷量はQ0であったと判断できる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。このように、記憶セルに保持される電荷量を複数段階とすることによって多くのデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。電荷量のばらつきが大きいと、図4BのVPL、VP1、VP2、VP3の間隔を大きくすることが必要となるためである。本発明の第1に示したマトリクス状の半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。本発明の第2は、上記本発明の第1の構成における読み出しビット線を書き込みビット線で代用するものである。図5Aに、上記の構造を有する記憶セルを図示する。ここでは、第n行第m列の記憶セルを例にして説明する。図5Aでは、書き込みトランジスタTr1n,mと読み出しトランジスタTr2n,mとキャパシタCn,mからなる記憶セルが示されており、書き込みトランジスタTr1n,mのドレインは読み出しトランジスタTr2n,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,mのソースは書き込みビット線Rmに、読み出しトランジスタTr2n,mのソースも書き込みビット線Rmに、読み出しトランジスタTr2n,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図5Bは第n行第m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり2本、1列あたり2本の配線が必要であるので、N行M列のマトリクスでは2N2M本の配線が必要である。このように、本発明の第1の読み出しビット線を書き込みビット線で代用することにより、本発明の第1よりも配線数を減らすことができる。本発明の第3は、上記本発明の第2の構成におけるバイアス線と隣接する列のバイアス線とを共用するものである。図14Aに、上記の構造を有する記憶セルを図示する。ここでは、第n行第2m-1列の記憶セルおよび第n行第2m列の記憶セルを例にして説明する。図14Aでは、書き込みトランジスタTr1n,2m-1と読み出しトランジスタTr2n,2m-1とキャパシタCn,2m-1からなる記憶セルと、それに隣接する書き込みトランジスタTr1n,2mと読み出しトランジスタTr2n,2mとキャパシタCn,2mからなる記憶セルが示されている。書き込みトランジスタTr1n,2m-1のドレインは読み出しトランジスタTr2n,2m-1のゲートおよびキャパシタCn,2m-1の一方の電極に接続され、同様に、書き込みトランジスタTr1n,2mのドレインは読み出しトランジスタTr2n,2mのゲートおよびキャパシタCn,2mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,2m-1のゲートおよび書き込みトランジスタTr1n,2mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,2m-1のソースと読み出しトランジスタTr2n,2m-1のソースは書き込みビット線R2m-1に、書き込みトランジスタTr1n,2mのソースと読み出しトランジスタTr2n,2mのソースは書き込みビット線R2mに、読み出しトランジスタTr2n,2m-1のドレインと読み出しトランジスタTr2n,2mのドレインはバイアス線Smに、キャパシタCn,2m-1およびキャパシタCn,2mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。すなわち、第n行第2m-1列の記憶セルと第n行第2m列の記憶セルはバイアス線Smを共有している。図14Bは第n行第2m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり2本、2列あたり3本の配線が必要であるので、N行2M列のマトリクスでは2N3M本の配線が必要である。同じ規模のマトリクスであれば、本発明の第1では、2N6M本の配線が必要であり、本発明の第2では、2N4M本の配線が必要である。このように、本発明の第2のバイアス線を隣接する列のバイアス線と共用することにより、本発明の第2よりも、さらに配線数を減らすことができる。以上、課題解決手段として3つの構成を示したが、本明細書では、それ以外の解決手段も開示している。また、上記3つの構成やその他の本明細書に開示された解決手段に、当業者にとって自明な変更を加えても課題を解決できる。したがって、課題解決手段は上記の3つの構成に限られるものではない。上記の構成のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。従って、上記の構成では、書き込み回数を大きくすることが出来る。条件の最適化により、10億回の書き換えにおいても、トランジスタの主要な特性しきい値電圧、オン電流、S値等に測定誤差範囲あるいは1未満の変動しか観測されない。図15は、従来のFGNVMのメモリセルと本発明の第1のメモリセルとの書き換えに伴う読み出しトランジスタのしきい値の変動の様子を比較した図である。FGNVMのメモリセルにおいては、書き換え回数が千回を超えると、書き込むデータが、0すなわち、フローティングゲートには電子が注入されない場合であっても、1すなわち、フローティングゲートに電子が注入される場合であっても、明確に変化し始め、1万回では、しきい値の差が、3ボルト以下となる。これに対し、本発明の第1のメモリセルでは、10億回の書き換えにおいても、当初から目立った変化が認められない。図16は、従来のFGNVMのメモリセルと本発明の第1のメモリセルとの書き換えに伴うトランジスタの導電性コンダクタンスの変動の様子を比較した図である。FGNVMのメモリセルにおいては、書き換え回数が百回を超えると、導電性は顕著に低下し始める。1万回では、当初の20以下となる。このことは、トランジスタのオン抵抗が高まることを意味する。すなわち、書き換え回数が増大するにしたがって、メモリセルの応答速度が低下する。これに対し、本発明の第1のメモリセルでは、10億回の書き換えにおいても、当初から目立った変化が認められない。このように、本発明の半導体メモリ装置は実質的に書き換え回数の制限がない。また、データの保存できる期間に関しても、本発明は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を10時間以上、好ましくは100時間以上保持できる。さらには、条件を最適化することにより、1ヶ月以上、あるいは1年以上保持できる。リークにより電荷が減少した場合は、従来のDRAMと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、1ヶ月に1度あるいは1年に1度となる。従来のDRAMで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。なお、従来のDRAMでは、データの読み出しの度に、再度、データを書き込む操作が必要であったが、本発明の半導体メモリ装置では、データを読み出す操作により、データが消えることがないため、そのような操作は不要である。従来、このような特徴はSRAMでのみ実現できるものであったが、本発明の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタは従来のSRAMより少なく、5つ以下、典型的には2つである。しかも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。本発明では、記憶セルに必要な容量の絶対値を低減させることができるため、集積度を高くすることが出来る。例えば、DRAMにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、30fFの容量は必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと1つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。そのため、DRAMでは特殊な形状や材料を用いて大きな容量を得る必要があった。これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、同時に読み出しトランジスタのゲート容量が小さくなるので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。さらに、上記構成を有する半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない。FGNVMのうち、いわゆるフラッシュメモリ特にNANDは集積度の点でSRAMやDRAMより有利であるが、1つでもデータの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、本発明の半導体メモリ装置では行ごとの書き込み書き換えであるので、必要最小限の操作で完了する。また、FGNVMにおいては、フローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、4段階2ビット程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。これに対し、本発明の構成では、電荷の注入が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを0.5ボルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを1つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、4ビット16段階のデータの書き込みや読み出しに際して、使用する電圧を10ボルト以下とできる。このような比較的低い電圧であるため、隣接する素子との干渉あるいは隣接する素子への信号もれのような現象は、FGNVMよりも生じにくい。このような本発明の効果をさらに高めるためには、使用するトランジスタのS値を使用時の温度で59mV/dec以上70mV/dec以下、好ましくは、59mV/dec以上63mV/dec以下とするとよい。かくすることにより、必然的に半導体メモリ装置全体のしきい値のばらつきを低減できる。特に書き込みトランジスタにおいて、上記の範囲のS値を有すると、データの書き込みの際の電荷量のばらつきが狭まる。また、読み出しトランジスタにおいて、上記の範囲のS値を有すると、読み出しの際に読み出しワード線に印加する電位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上で有効である。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう。実施の形態1本実施の形態では、図1AおよびBに示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、ともにn型であるものとする。まず、書き込み方法について、図2を用いて説明する。書き込み時においては、読み出しビット線、Om-1、Om、Om1、、バイアス線、Sm-1、Sm、Sm1、、読み出しワード線、Pn-1、Pn、Pn1、は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここですべての電位を0ボルトとする。この状態で、書き込みワード線、Qn-1、Qn、Qn1、に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されない場合の書き込みワード線の電位をVQLとし、印加されるパルスの電位をVQHとする。図2Aに示すように、それぞれの行に順次、パルスを印加することにより、行ごとに書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジスタの特性を考慮して決定すればよい。図では、各パルスが印加される時間は重ならないようにしているが、例えば、Qn-1にパルスが印加される時間の一部がQnにパルスが印加される時間と重なってもよい。また、VQLは、書き込みトランジスタTr1のしきい値以下であることが必要であり、例えば-2ボルトとすることができる。また、VQHは書き込みトランジスタTr1のしきい値以上であることが必要であり、例えば2ボルトとすることができる。このとき、同時に書き込みビット線、Rm-1、Rm、Rm1、にも信号を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、さまざまとすることができる。ここでは、VRL、VRLα、VRL2α、VRL3αα>0という4段階とする。これらのパルスは書き込みワード線のパルスと完全に同期するのではなく、書き込みワード線のパルスが開始して、一定の時間τ1をおいた後、開始することが好ましい。また、書き込みワード線のパルスが終了した後、一定の時間τ2をおいた後、終了することが好ましい。ここで、τ1<τ2あるいはτ1>τ2としてもよいが、回路設計上、τ1=τ2となるように設定することが好ましい。図2Bは、第n行第m列の記憶セルの状態を示しているが、ここでは、書き込みワード線Qnの電位がVQHとなったため、書き込みトランジスタTr1n,mがオン状態となっている。そのため、書き込みトランジスタTr1n,mのドレインすなわち、読み出しトランジスタTr2n,mのゲートの電位は、そのときの書き込みビット線Rmの電位、VRL3αと同じ、あるいはそれに近い電位となる。このようにして、各記憶セル内部の電位が決定される。内部の電位により、各書き込みトランジスタTr1のドレイン側に生じる電荷量が決定される。ここで、電位VRL、VRLα、VRL2α、VRL3αに対応する電荷量を、それぞれ、Q0、Q1,Q2,Q3とすると、各記憶セルの電荷量は、表1のようになる。電荷量Q0、Q1,Q2,Q3は図4Bで説明した電荷量Q0、Q1,Q2,Q3に相当するものとする。これらの電荷は相当の長時間10時間以上にわたって保持されうる。次に読み出し方法について、図3AおよびBを用いて説明する。図3Bに示すように、読み出し時には、書き込みワード線、Qn-1、Qn、Qn1、および書き込みビット線、Rm-1、Rm、Rm1、には、それぞれ一定の電位を与える。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を与える必要がある。ここでは、書き込みワード線の電位はVQL、書き込みビット線の電位はVRLに保持するが、それ以外の電位としてもよい。また、バイアス線、Sm-1、Sm、Sm1、も一定の電位VSHに保持する。VSHとしては、例えば1ボルトとすることができる。さらに、読み出しビット線、Om-1、Om、Om1、の先には適切な大きさの負荷抵抗を接続し、負荷の先端の電位は一定の値ここでは0Vに保つものとする。また、読み出しワード線の電位は、パルス印加時以外、VPLに保たれている。そして、図3Aに示すように、読み出しワード線、Pn-1、Pn、Pn1、に順次、パルスを印加する。パルスの高さは、最初、VP1とし、これをすべての行に印加した後、次は、高さVP2のパルスを順次、読み出しワード線に印加する。最後に、高さVP3のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、VPL、VP1、VP2、VP3は、図4Bで説明した、VPL、VP1、VP2、VP3に相当するものとする。すると、パルスの印加によって、読み出しトランジスタTr2がオン状態となる場合がある。例えば、図4Bで説明したように、もっとも低い高さVP1のパルスでオン状態となるのは、電荷量がQ3であるセルの読み出しトランジスタTr2であるので、読み出しビット線、Om-1、Om、Om1、の電位を観測していれば、電荷量がQ3であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス線の電位に近づくからである。図3Aでは、読み出しワード線Pn-1にパルスが印加された際に、読み出しビット線Om1の電位が上昇パルスが発生し、また、読み出しワード線Pnにパルスが印加された際に、読み出しビット線Omの電位が上昇する。このことから、第n-1行第m1列および第n行第m列の記憶セルの電荷量がQ3であると特定できる。次に、読み出しワード線に高さVP2のパルスが印加された場合、電荷量がQ3あるいはQ2の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの電荷量がQ3あるいはQ2であるかを知ることができる。同じく、読み出しワード線に高さVP3のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の電位が変動する。以上で読み出しは終了するが、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き込まれていたデータを知ることができる。例えば、図3Aによれば、第n行第m列の記憶セルは、一連の読み出しにおいて、3回パルスを発生させている。これは、保持されていた電荷がQ3であったために、読み出しワード線Pnに印加されるすべてのパルスに応答して、オン状態となり、読み出しビット線Omの電位がバイアス線Smの電位に近い値となったためである。逆に、第n1行第m-1の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セルの電荷量がQ0と最も少なかったため、もっとも高いVP3のパルスでもオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集計すると表2のようになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができる。以上の例では、行ごとに順次、データを読み出す例を示したが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。実施の形態2本実施の形態では、図5AおよびBに示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、ともにn型であるものとする。本実施の形態は、実施の形態1の読み出しビット線を書き込みビット線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態1の場合よりも削減できる。書き込み方法は、実施の形態1とほぼ同じである。バイアス線、Sm-1、Sm、Sm1、、読み出しワード線、Pn-1、Pn、Pn1、は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべての電位を0ボルトとする。そして、図2Aに示すように、書き込みワード線、Qn-1、Qn、Qn1、に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線、Rm-1、Rm、Rm1、に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態1と同様に表1のようになる。次に読み出し方法について、図6AおよびBを用いて説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。図6Bに示すように、読み出し時には、書き込みワード線、Qn-1、Qn、Qn1、には一定の電位を与える。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を与える必要がある。ここでは、書き込みワード線の電位はVQLに保持するが、それ以外の電位としてもよい。また、バイアス線、Sm-1、Sm、Sm1、も一定の電位VSHに保持する。VSHとしては、例えば、1ボルトとすることができる。さらに、書き込みビット線、Rm-1、Rm、Rm1、の先には適切な大きさの負荷抵抗を接続し、負荷の先端の電位は一定の値ここでは0Vに保つものとする。また、読み出しワード線、Pn-1、Pn、Pn1、の電位は、パルス印加時以外、VPLに保たれている。そして、図6Aに示すように、読み出しワード線、Pn-1、Pn、Pn1、に順次、パルスを印加する。パルスの高さは、最初、VP1とし、これをすべての行に印加した後、次は、高さVP2のパルスを順次、読み出しワード線に印加する。最後に、高さVP3のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、VPL、VP1、VP2、VP3は、図4Bで説明した、VPL、VP1、VP2、VP3に相当するものとする。このとき、書き込みビット線Rmの電位をモニタすることにより読み出しワード線のパルスに応じた読み出しトランジスタTr2の状態オン状態あるいはオフ状態を知ることができる。詳細は実施の形態1と同じであるので省略する。実施の形態3本実施の形態では、実施の形態2で説明した半導体メモリ装置の形状や作製方法について説明する。本実施の形態では、書き込みトランジスタTr1は、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタTr2としては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタTr1は読み出しトランジスタTr2の上に積層して設けられる。すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタTr2とし、その上に、酸化物半導体を半導体層として用いたトランジスタを形成して、これを書き込みトランジスタTr1とする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。図7に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図7Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域102を形成する。また、素子分離領域102以外の部分には、導電性の材料やドーピングされたシリコン等を用いた配線を形成し、その一部は、読み出しトランジスタTr2のソース106a、ドレイン106bとなる。ドレイン106bから続く配線はバイアス線となる。ソース106a、ドレイン106bは読み出しトランジスタTr2のゲート電極104で分離されている。ソース106aには書き込みビット線109bが接続する。図7Bは、図7Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域110と書き込みワード線112a、読み出しワード線112bを形成する。書き込みワード線112aの一部は酸化物半導体領域110と重なって、書き込みトランジスタTr1のゲート電極となる。また、酸化物半導体領域110は、下層のゲート電極104と接続する。読み出しワード線112bは、ゲート電極104との重なりの部分において、キャパシタを形成する。ゲート電極104の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Wが酸化物半導体の電子親和力φ酸化物半導体の伝導帯の下限と真空準位の間のエネルギー差とほぼ同じか小さい材料が挙げられる。すなわち、W<φ0.3[電子ボルト]の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。図7AおよびBを重ね合わせると、図7Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図7A乃至Cの点A、B、Cは同じ位置を示すものである。このような素子のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を10nm以上0.4μm以下、チャネル長を10nm以上0.4μm以下とするとよい。なお、図7においては、読み出しワード線112bがゲート電極104と重なる部分すなわち、キャパシタにおける読み出しワード線112bの幅を書き込みトランジスタの書き込みワード線の幅とほぼ同じとしたが、0.5倍以上1.5倍以下とすることが好ましい。以下、上記の構造の半導体メモリ装置の作製方法について説明する。図8および図9は図7の点A、点B、点Cを結ぶ断面である。まず、公知の半導体製造技術を用いて、図8Aに示すように、単結晶シリコン基板101上に素子分離領域102,ドーピングされたシリコン領域不純物領域を有するソース106a、ドレイン106b、ゲート絶縁膜103、ゲート電極104を形成する。図8Aでは、ゲート電極104が2カ所表示されているが、図7から明らかなように、これらは、ひと続きのものである。ゲート電極104の側面には、図に示すようにサイドウォールを設けてもよい。ゲート絶縁膜103の厚さはリーク電流を抑制するために厚さ10nm以上であることが好ましい。また、ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜103の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。不純物領域を有するソース106a、ドレイン106b上には、シリサイド領域105a、105bを設けて導電性を高めてもよい。本明細書では、このようにして設けられたシリサイド領域も含めて、ソース106a、ドレイン106bと呼ぶ。また、上述のように、ドレイン106bはバイアス線の一部となる。次に、層間絶縁物107を形成する。層間絶縁物107は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。そして、化学的機械的研磨CMP法により、層間絶縁物107を平坦化する。そして、層間絶縁物107に、図8Bに示すように、シリサイド領域105aに達する溝状の開口部108を形成する。溝状の開口部108の深さはゲート電極104の高さの2倍以上4倍以下とするとよい。なお、溝状の開口部108は図7の書き込みビット線109bを形成するためのものである。そして、単層あるいは多層の導電性材料の膜109を堆積する。図8Cに示すように、溝状の開口部108が完全に埋まる状態となるような厚さおよび成膜方法を採用する。導電性材料としては、ゲート電極104と同様に、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。そして、異方性のドライエッチング法により、導電性材料の膜109をエッチングする。このとき、図8Dに示すように、導電性材料の膜109のうち層間絶縁物107上にあるものは残らずエッチングされ、溝状の開口部108の内部には残るようにする。溝状の開口部108に残った導電性材料の膜109aの表面の最下部は、ゲート電極104の最上部より高くなるようにする。溝状の開口部108の深さが、ゲート電極104の高さの2倍未満であると、上記のエッチングの工程において、溝状の開口部108の内部に残る導電性材料の膜109aがゲート電極よりも低くなってしまうことがある。このような状態は、その後のプロセスにおいて好ましくない。次に、層間絶縁物107および、ゲート電極104、導電性材料の膜109aをCMP法で平坦化しつつエッチングし、図9Aに示すように、ほぼ同じ高さの導電性の表面を有するゲート電極104、書き込みビット線109bを形成する。その後、層間絶縁物107の表面付近に含まれる水素を低減させるために、アルゴンプラズマによる表面処理をおこなう。層間絶縁物107の水素濃度が低ければ、その処理は必要ない。ついで、厚さ3乃至30nmの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体は亜鉛とインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、1×1018cm-3未満、好ましくは1×1016cm-3未満とするとよい。この酸化物半導体膜をエッチングして島状の酸化物半導体領域110を形成する。半導体特性を改善するため酸化物半導体領域110に熱処理を施してもよい。かくして、ゲート電極104と酸化物半導体領域110および書き込みビット線109bと酸化物半導体領域110が接触する。その後、図9Bに示すようにゲート絶縁膜111をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜111の厚さは10nm以上が好ましく、また、ゲート絶縁膜中の水素濃度は、1×10-19cm-3以下が好ましい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。ゲート絶縁膜111は、ゲート電極104と読み出しワード線112bとの間で形成されるキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が10以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも酸化物半導体領域110の特性を改善するため熱処理をしてもよい。その後、図9Cに示すように、導電性材料により書き込みワード線112aと読み出しワード線112bを形成する。書き込みワード線112aの一部は酸化物半導体を用いたトランジスタのゲート電極となる。書き込みワード線112aと読み出しワード線112bの材料としては、その仕事関数が酸化物半導体の電子親和力より0.5電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、p型シリコン等である。以上で、基本的な素子構造は完成する。その後、単層もしくは多層の薄膜よりなる層間絶縁物113を形成する。かくして、図9Dに示されるように、書き込みトランジスタ114、キャパシタ115、読み出しトランジスタ116を有する半導体メモリ装置の記憶セルが作製される。ゲート電極104と読み出しワード線112bの間に、ゲート絶縁膜111を誘電体とするキャパシタが形成される。このキャパシタの容量はゲート電極104と読み出しワード線112bの重なりで定義されるが、その面積は100nm2以上0.01μm2以下とすることが好ましい。半導体メモリ装置の集積度をあげる観点からはキャパシタの面積は、読み出しトランジスタ116のチャネル幅とチャネル長で定義される面積Sの2倍以下、好ましくは、面積Sの1/10以上かつ面積Sの1倍以下とすることが好ましい。実施の形態4本実施の形態では、実施の形態3とは異なる作製方法について説明する。図10に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。基本構造は、図7と同じである。図10Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域202が形成される。また、素子分離領域202以外の部分には、導電性の材料やドーピングされたシリコンによる領域を形成し、その一部は、読み出しトランジスタTr2のソース206a、ドレイン206bとなる。ソース206a、ドレイン206bは読み出しトランジスタTr2のゲート電極209aで分離されている。ソース206aには書き込みビット線209bが接続する。また、ドレイン206bにはバイアス線209cが接続する。書き込みビット線209bおよびバイアス線209cは層間絶縁物中に形成された溝の中に埋め込まれた状態である。図10Bは、図10Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域210と書き込みワード線212a、読み出しワード線212bを形成する。書き込みワード線212aの一部は酸化物半導体領域210と重なって、書き込みトランジスタTr1のゲート電極となる。また、酸化物半導体領域210は、下層のゲート電極209aと接続する。読み出しワード線212bは、ゲート電極209aとの重なりの部分において、キャパシタを形成する。図10AおよびBを重ね合わせると、図10Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図10A乃至Cの点A、B、Cは同じ位置を示すものである。以下、上記の構造の半導体メモリ装置の作製方法について説明する。図11および図12は図10の点A、点B、点Cを結ぶ断面である。まず、公知の半導体製造技術を用いて、図11Aに示すように、単結晶シリコン基板201上に素子分離領域202,ドーピングされたシリコン領域不純物領域を有するソース206a、ドレイン206b、ゲート絶縁膜203、ダミーゲート204を形成する。ソース206a、ドレイン206bはその上にシリサイド領域205a、205bを設けて導電性を高めてもよい。ダミーゲート204の側面には、サイドウォールを設けてもよい。ダミーゲート204としては、多結晶シリコンを用いるとよい。次に、図11Bに示すように、層間絶縁物207を形成する。層間絶縁物207は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。最上層の膜は、スピンコーティング法によって平坦な膜とすると、その後の工程で有利である。ここでは、層間絶縁物207として、スピンコーティング法により得られる単層の平坦な酸化シリコン膜を用いる。そして、ドライエッチング法により、層間絶縁物207をエッチングする。ダミーゲート204の上面が現れた時点でドライエッチングをやめ、以後は、CMP法により、平坦化とエッチングをおこなう。図11Cに示すように、一定の程度まで、ダミーゲート204をエッチングする。CMP法による平坦化を停止する目安としては、ダミーゲート204のもっともエッチングされた部分の高さが、当初の1/2以上2/3以下となった時点とするとよい。その後、層間絶縁物207を選択的にエッチングして、図11Dに示すように、シリサイド領域205a、205bに到達するような溝状の開口部208a、208bを形成する。溝状の開口部208aと溝状の開口部208bは、平行に設けるとよい。次に、ダミーゲート204を選択的にエッチングして、図12Aに示すように、開口部208cを形成する。エッチングには、ダミーゲート204の材料として多結晶シリコンを使用している場合には、2乃至40、好ましくは、20乃至25のTMAH水酸化テトラメチルアンモニウムを用いればよい。そして、単層あるいは多層の導電性材料の膜209を堆積する。図12Bに示すように、溝状の開口部208a、208bおよび開口部208cが完全に埋まる状態となるような厚さおよび成膜方法を採用するとよい。導電性材料としては、実施の形態3で、導電性材料の膜109で示したものを用いればよい。次に、導電性材料の膜209をCMP法で平坦化しつつエッチングする。この作業は、層間絶縁物207が露出した時点で停止するとよい。かくして、図12Cに示すように、ゲート電極209a、書き込みビット線209b、バイアス線209cが形成される。ついで、厚さ3乃至30nmの酸化物半導体膜をスパッタ法により形成し、これをエッチングして島状の酸化物半導体領域210を形成する。さらに、ゲート絶縁膜211をスパッタ法等の公知の成膜方法で形成する。その後、図12Dに示すように、導電性材料により書き込みワード線212aと読み出しワード線212bを形成する。書き込みワード線212aの一部は酸化物半導体を用いたトランジスタのゲート電極となる。書き込みワード線212aと読み出しワード線212bの材料は、実施の形態3の書き込みワード線112aと読み出しワード線112bの材料を用いればよい。以上で、半導体メモリ装置の基本的な素子構造が完成する。実施の形態3では、バイアス線として、シリコン基板上に形成した不純物領域やシリサイド領域を用いたが、本実施の形態では、より導電性の高い材料でバイアス線を形成できるので、半導体メモリ装置の高速駆動に関して有利である。実施の形態5実施の形態2で示した半導体メモリ装置は、実施の形態1で示した半導体メモリ装置の読み出しビット線を書き込みビット線で代用したものである。しかしながら、この構成では、以下の理由により、書き込み時に消費電力が多くなるという問題がある。以下では、読み出しトランジスタがNチャネル型であるとして説明する。例えば、第n行第m列の記憶セルに正の電荷が保持された結果、当該セルの読み出しトランジスタTr2n,mがオン状態となることがある。このトランジスタのドレインはバイアス線Smに、ソースは書き込みビット線Rmに接続されている。書き込み時にはバイアス線Smは一定の電位に保たれている。実施の形態2においては、一例として、0ボルトとした。一方、書き込みビット線Rmは、同じ列の他の記憶セルにデータを書き込むため常に電位が変動し、VRLx[ボルト]と表現できる。VRLxは正の値となることがあり、書き込み時には、書き込みトランジスタTr1n,mがオン状態であるので、読み出しビット線の電位はすなわち、読み出しトランジスタTr2n,mのゲートの電位である。その際には、読み出しトランジスタTr2n,mのゲートとバイアス線との間の電位差は読み出しトランジスタTr2n,mのしきい値以上となることもある。すなわち、読み出しトランジスタTr2n,mがオン状態となる。この結果、図13Aに示すように、書き込み時には、読み出しトランジスタTr2n,mのソースとドレインの間に電流が流れることとなる。このような電流を防止するためには、バイアス線Smの電位を書き込みビット線Rmの最大電位と同じあるいはそれ以上になるようにすればよい。かくすると、書き込み時すなわち、書き込みトランジスタTr1n,mがオン状態であるときには、書き込みビット線Rmの電位がいかに変動しても、読み出しトランジスタTr2n,mのゲートの電位は、ソースやドレインの電位と同じかそれ以下である。すなわち、読み出しトランジスタTr2n,mは常にオフ状態となる。この結果、図13Bに示すように、読み出しトランジスタTr2n,mのソースとドレインの間に電流が流れない。なお、この場合は、読み出しトランジスタTr2n,mのゲート容量C2をデータの保持には利用できないので、キャパシタCn,mの容量C1を読み出しトランジスタTr2n,mのゲート容量と同じか、好ましくは2倍以上としておくことが望まれる。読み出し時には、読み出しトランジスタTr2n,mのゲート容量が直列に現れるため、読み出しトランジスタTr2n,mのゲートの電位が、書き込み時に比較して低下する。その程度は、C1/C1C2に比例する。したがって、C1がC2よりも十分に大きいと、電位の低下は少なくて済む。このような書き込み方法は図14に示されるような、バイアス線を隣接する列のバイアス線で共用する方式の半導体メモリ装置で有効である。例えば、図5に示されるような、各列にバイアス線が設けられている場合には、書き込みビット線の電位と同じ電位を、バイアス線に与えることにより、読み出しトランジスタTr2のソースとドレイン間の電流を防止することもできるが、図14のように、バイアス線を共用する場合には、バイアス線の電位を書き込みビット線の電位と同じとすることはできないからである。なお、当該行の書き込み時以外においては、読み出しワード線の電位を書き込みトランジスタのドレイン側の電荷量にかかわらず、読み出しトランジスタがオフ状態となるように低く保持することにより、書き込みビット線の電位の如何に関わらず、読み出しトランジスタをオフ状態とすることができる。"