容量を有するデータ保持回路と、複数の画素を有する表示部とが第1支持基板上に形成された表示装置において、前記画素には、それぞれ画素電極が設けられ、前記第1支持基板と対向する第2支持基板が設けられており、前記第2支持基板における前記第1支持基板側の面には、前記データ保持回路に対向する領域に、導電膜が存在しないことを特徴とする表示装置。前記第2支持基板における前記第1支持基板側の面の前記データ保持回路に対向する領域には、非導電体で形成された遮光膜が設けられていることを特徴とする請求項1に記載の表示装置。前記第1支持基板の前記データ保持回路が設けられた領域と前記第2支持基板との間に周波数に応じて誘電率及び誘電異方性が変化する媒体が狭持されていることを特徴とする請求項1又は2に記載の表示装置。前記媒体は、前記表示部の表示媒体と同一材料であることを特徴とする請求項3に記載の表示装置。前記周波数に応じて誘電率及び誘電異方性が変化する前記媒体は、周波数の上昇に伴い誘電率が小さくなる媒体であることを特徴とする請求項3又は4に記載の表示装置。前記第2支持基板における前記第1支持基板側の面の前記データ保持回路に対向する領域には、導電膜が設けられていることを特徴とする請求項3乃至5のいずれか1項に記載の表示装置。しかしながら、これらの従来技術による駆動回路一体型液晶表示装置は、液晶モジュールに対して1フレーム時間毎に全ての画素の表示データをシリアルに高速転送しているため、高精細化し、画素数が多くなる程必要な転送レートが高くなり、高速転送の結果、ドライバICにも高速性が要求され、回路素子を構成する多数のCMOSComplementaryMetalOxideSemiconductorに貫通電流等が生じ、動作速度の上昇と共に消費電力が増大する。高速動作をするICは、価格も増大する。そして、階調数が増大すると回路構成の複雑化及び転送速度の更なる増大が生じ、消費電力の更なる増大及びコストの増大を招く。即ち、ディスプレイの高精細化及び多階調化に伴いドライバICの価格及び消費電力が上昇するため、システム全体の消費電力及び価格を抑える必要性から、画素数及び階調数が制限されるという問題点がある。また、表示デバイス基板101の上の各回路ブロックに使用する電圧が夫々異なるため、複数の電圧に対応したプロセスを併用する必要性があり、製造プロセスコストが高くなるという問題点もある。また、これらの駆動回路一体型液晶表示装置は、コントローラIC及びインタフェース回路114が表示デバイス基板の外部に実装されているため、表示装置の縮小ができない、という問題点もある。そこで、本発明者らは、支持基板上への各種回路の集積を進め、支持基板上にメモリを集積する構造及びこの駆動方法の発明を既に特許出願した特願2004-272638号。この技術によって、ポリシリコンTFT等のSOISilicononInsulator構造のMOSMetalOxideSemiconductor型トランジスタを集積した回路において、履歴効果による動作不良を抑制し、これらのMOS型トランジスタを構成要素として含むラッチ型センスアンプ回路及びラッチ回路の感度を向上させることが可能である。このように、先願発明は、初期の目的を達成したものの、支持基板上にメモリを集積する構造においては、ビット線の寄生容量の低減が困難であるため、メモリセルの容量を小さくすることに限界があり、フレームメモリの回路面積を減少させることが難しい。この結果、このフレームメモリを使用した表示装置の大きさを小さくしにくい。また、この技術は、メモリセルの容量が大きいため充放電に必要な電流が大きく、また、回路面積が大きいため配線抵抗による電位の低下及び配線の寄生容量の充放電等による消費電力が大きく、消費電力を下げることには限界がある。本発明はかかる問題に鑑みてなされたものであって、液晶モジュールに対して1フレーム時間毎に全ての画素の表示データをシリアルに高速転送する場合と、高速転送しない場合とに限らず、コントローラIC及びインタフェース回路が表示デバイス基板と一の基板上に形成されるため小型化が可能で、また、メモリセルの容量を小さくすることによって回路面積が小さく、低消費電力化が可能であり、メモリ部の動作の信頼度が高く、低コストである表示装置を提供することを目的とする。本発明に係る表示装置は、容量を有するデータ保持回路と、複数の画素を有する表示部とが第1支持基板上に形成された表示装置において、前記画素には、それぞれ画素電極が設けられ、前記第1支持基板と対向する第2支持基板が設けられており、前記第2支持基板における前記第1支持基板側の面には、前記データ保持回路に対向する領域に、導電膜が存在しないことを特徴とする。本発明においては、データ保持回路に対向する支持基板上に導電体膜がないため、データ保持回路の寄生容量が小さい。この表示装置において、前記第2支持基板における前記第1支持基板側の面の前記データ保持回路に対向する領域には、非導電体で形成された遮光膜が設けられていてもよい。従来、光リーク電流が発生すると、データ保持回路の容量に蓄積された電荷が保持用回路に生じたリーク電流により減少し、データの消去等が発生していたが、この非導電体による遮光膜により、データ保持回路への光入射によるエラーの発生を防ぐことが可能である。また、光リーク電流による電荷の漏洩が無いために、リークに対する対策としてしばしば使用される高電圧の印加や、短い周期でのリフレッシュ等が必要でなくなるために、消費電力を大きく削減することができる。また、この遮光膜が非導電体であるため、データ保持回路の寄生容量が小さい。前記第1支持基板の前記データ保持回路が設けられた領域と前記第2支持基板との間に周波数に応じて誘電率及び誘電異方性が変化する媒体が狭持されていることが好ましい。なお、前記媒体は、前記表示部の表示媒体と同一材料とすることもできる。前記周波数に応じて誘電率及び誘電異方性が変化する前記媒体は、周波数の上昇に伴い誘電率が小さくなる媒体であることが好ましい。前記第2支持基板における前記第1支持基板側の面の前記データ保持回路に対向する領域には、導電膜が設けられていてもよい。本発明によれば、データ保持回路の寄生容量を小さくすることによってデータ保持回路自体の容量を小さくすることができ、この結果回路のレイアウト面積を小さくすることができる。また、非導電性の遮光膜を設けることで回路部への光照射の影響を受けず、光リーク電流による電荷の漏洩が無いために、リークに対する対策としてしばしば使用される高電圧の印加や、短い周期でのリフレッシュ等が必要でなくなるために、消費電力を大きく削減することができる。また、機器との間の寄生容量とデータ保持回路内の容量との比が大きいため、機器との間の寄生容量の影響をほとんど受けず、極めて安定した動作が得られる。更に、データ保持回路の容量を、表示部を駆動する駆動回路のトランジスタのゲート酸化膜と同じ膜で形成することによりプロセス増を抑えることができる。次に、本発明の実施形態について、添付の図面を参照して具体的に説明する。図1aは、本発明の第1実施形態に係る表示装置を示す斜視図、図1bは、図1aのA-A’線に沿った断面図である。第1の支持基板1の上に、容量図示せずを備えるデータ保持回路3と表示部4とが一定の間隔を設けて平行に並べられている。また、表示部4のデータ保持回路3に最も近い辺とその対向する辺とには、これらの2辺に沿うようにスペーサ5がデータ保持回路3と接することなく、また第1の支持基板1の端部より外側に存在することなく、表示部4の厚さよりも厚く形成されている。表示部4の上方には、第1の支持基板1と対向する第2の支持基板2が設けられ、スペーサ5によって第1の支持基板との間に一定の間隔が設けられているが、データ保持回路3が配置された領域の上方には対向基板が存在しない。このように構成された表示装置においては、データ保持回路3の容量と直列又は並列に接続される対向する支持基板が存在しないため、データ保持回路3の容量と対向する支持基板との間の寄生容量が存在しない。そのため、データ保持回路3の容量に付随する寄生容量が小さく、結果、データ保持回路3の容量とデータ保持回路3の容量に付随する寄生容量の比を一定にした場合、データ保持回路3の容量を小さくすることができる。また、データ保持回路3の容量を小さくできるため、データ保持回路3のレイアウトに必要な面積が小さい。次に、本発明の第2実施形態について説明する。図2aは、本発明の第2実施形態に係る表示装置を示す斜視図、図2bは、図2aのA-A’線に沿った断面図である。図2において、図1と同一構成物には同一符号を付して、その詳細な説明は省略する。上述の第1実施形態では、表示部4の上方に第1の支持基板1と対向する第2の支持基板2が設けられ、データ保持回路3が配置された領域の上方には対向基板が存在しない構造であったのに対し、本実施形態では第1の支持基板1と対向する第2の支持基板2がデータ保持回路3の上にも存在するように設けられている点が異なり、それ以外は同様の構造である。なお、第2の支持基板2のデータ保持回路3と平面視で交差する部分のうちデータ保持回路3側の面の反対側の面には導電体膜図示せずが存在していてもよい。このように構成された表示装置においては、データ保持回路3の容量と直列又は並列に接続される対向する第2の支持基板2との間の寄生容量が、第2の支持基板2のデータ保持回路3と対向する面のデータ保持回路3に対向する領域に導電体膜を有する場合に比べて小さい。そのため、データ保持回路3の容量に付随する寄生容量が小さく、結果、データ保持回路3の容量とデータ保持回路3の容量に付随する寄生容量の比を一定にした場合、データ保持回路3の容量を小さくすることができる。また、データ保持回路3の容量を小さくできるため、データ保持回路3のレイアウトに必要な面積が小さい。次に、本発明の第3実施形態について説明する。図3aは、本発明の第3実施形態に係る表示装置を示す斜視図、図3bは、図3aのA-A’線に沿った断面図である。図3において、図1及び図2と同一構成物には同一符号を付して、その詳細な説明は省略する。上述の第2実施形態では、第1の支持基板1と対向する第2の支持基板2がデータ保持回路3の上にも存在するように設けられていたが、本実施形態においては、この第2の支持基板2のデータ保持回路3側の面のデータ保持回路3に対向する領域に、非導電体による遮光膜6が設けられている点が異なり、それ以外は同様の構造である。遮光膜6は、透過する光の強度を弱くする機能を有していればよく、非導電体であれば特に材料、膜厚及び膜構成等を問わない。また、透過しようとする光を吸収することによって遮光の機能を持たせてもよいし、反射させることによって遮光の機能を持たせてもよい。このように構成された表示装置においては、データ保持回路3の領域に第2の支持基板2側から光が照射されても、光リーク電流等の悪影響を生じにくい。また、万が一、光リーク電流が生じた場合でも、その電流の大きさは遮光膜6が存在しないときよりもはるかに小さい。同時に、遮光膜6が非導電体から形成されているため、データ保持回路3の容量に付随する寄生容量が小さく、その結果、データ保持回路3の容量とデータ保持回路3の容量に付随する寄生容量の比を一定にした場合、データ保持回路3の容量を小さくすることができる。また、データ保持回路3の容量を小さくできるため、データ保持回路3のレイアウトに必要な面積が小さい。次に、本発明の第4実施形態について説明する。上述の第2実施形態において、第1の支持基板と第2の支持基板との間には、データ保持回路3、表示部4及びスペーサ5しか存在しなかったのに対し、本実施形態においては、データ保持回路3の近辺の第1の支持基板1と第2の支持基板2との間に、周波数に応じて誘電率及び誘電異方性が変化する媒体が存在するように構成されている点が異なり、それ以外は同様の構造を有している。このデータ保持回路3の近辺の第1の支持基板1と第2の支持基板2との間に存在する媒体は、特に、周波数に応じて誘電率が小さくなる性質を有するものが好ましい。また、この媒体が誘電異方性を有する場合、周波数によって誘電異方性の符号が変わるほど大きな変化を示すことが好ましい。このような材料の一例として、2周波駆動液晶等の名前で呼ばれる液晶物質がある。この材料は、低周波下では誘電異方性が正であるが、高周波下では誘電異方性が負となる。即ち、ある周波数クロスオーバー周波数と呼ばれるで、誘電率の符号が逆転するクロスオーバー現象と呼ばれる現象が生じる。この結果、低周波下と高周波下とで誘電率の値が異なり、高周波下で誘電率が低下する。このような材料の誘電異方性と周波数の関係を図4に示す。このような材料は、高周波下では誘電異方性の符号が変化すると共に、通常、その絶対値は低周波下の値に比べて小さい。このクロスオーバー周波数は、材料によって異なるが、一般的には数MHzメガヘルツである。例えば、データ保持回路3へのアクセス信号が1MHz以上の場合には、上記媒体の誘電率が低下し始める領域であり、アクセス信号によって同一基板上の他の配線との間の電界が発生し、その電界方向の誘電率が低下する。このため、データ保持回路3の上の媒体の誘電率は、データ保持回路3の動作時に小さくなり、その結果、データ保持回路3の容量に付随する寄生容量が小さくなる。次に、本発明の第5実施形態について説明する。上述の第3実施形態において、第2の支持基板2のデータ保持回路3側の面のデータ保持回路3に対向する領域に非導電体による遮光膜6が設けられており、第1の支持基板と第2の支持基板との間には、データ保持回路3、表示部4、スペーサ5及び非導電体による遮光膜6しか存在しなかったのに対し、本実施形態においては、それに加えて、第4実施形態と同様に、データ保持回路3の近辺の第1の支持基板1と第2の支持基板2との間に、周波数に応じ誘電率及び誘電異方性が変化する媒体が存在するように構成されている点が異なり、それ以外は同様の構造である。このように構成された表示装置においては、上述の第3実施形態と同様に、データ保持回路3の領域に第2の支持基板2側から光が照射されても、光リーク電流等の悪影響を生じにくい。また、万が一、光リーク電流が生じた場合でも、その電流の大きさは遮光膜6が存在しないときよりもはるかに小さい。同時に、遮光膜6が非導電体から形成されているため、データ保持回路3の容量に付随する寄生容量が小さく、その結果、データ保持回路3の容量とデータ保持回路3の容量に付随する寄生容量の比を一定にした場合、データ保持回路3の容量を小さくすることができる。また、データ保持回路3の容量を小さくできるため、データ保持回路3のレイアウトに必要な面積が小さい。また、上述の第4実施形態と同様に、データ保持回路3の近辺の第1の支持基板1と第2の支持基板2との間に備える媒体に、クロスオーバー周波数が数MHzである2周波駆動液晶を選択することにより、データ保持回路3の容量に付随する寄生容量を小さくすることができる。次に、本発明の第6実施形態について説明する。図5aは、本発明の第6実施形態に係る表示装置を示す斜視図、図5bは、図5aのA-A’線に沿った断面図である。図5において、図1乃至3と同一構成物には同一符号を付して、その詳細な説明は省略する。上述の第5実施形態において、第2の支持基板2のデータ保持回路3側の面のデータ保持回路3に対向する領域に非導電体による遮光膜6が設けられていたのに対し、本実施形態においては、非導電体による遮光膜6ではなく導電体膜7が設けられている点が異なり、それ以外は同様の構造である。このように構成された表示装置において、第1の支持基板1の上に設けられたデータ保持回路3と第2の支持基板2の上に設けられた導電体膜7との間に電界が生じる場合、クロスオーバー周波数が数MHzである2周波駆動液晶が設けられていることによって、データ保持回路3へのアクセス信号が例えば1MHz以上の場合には、電界方向の誘電率が小さくなる。その結果、データ保持回路3の容量に付随する寄生容量を小さくすることができる。次に、本発明の第7実施形態について説明する。本実施形態においては、上述の第4乃至7実施形態で使用される周波数に応じ誘電率及び誘電異方性が変化する媒体が、データ保持回路3の近辺の第1の支持基板1と第2の支持基板2との間だけでなく、表示部4を覆うように第1の支持基板1と第2の支持基板2との間に設けられ、この媒体が表示部4の表示媒体を兼ねる構造となっている。この媒体は、上述の2周波駆動液晶を使用することが好ましい。表示部4の駆動周波数は一般的に数十乃至数百Hzであり、2周波駆動液晶は誘電率が高く、誘電異方性が例えば正であり、且つその値が大きい特性を有する領域である。一方、データ保持回路3のアクセス信号は上述のように例えば1MHz以上であり、2周波駆動液晶の誘電率が低い領域である。このため、本発明の表示装置の動作時は、表示部4では高い誘電異方性により平均的に高い誘電率となっている一方、データ保持回路3の近辺では誘電率が小さくなっている。これにより、高い誘電異方性により表示信号に対し十分な応答が得られると共に、データ保持回路3では低い誘電率のためデータ保持回路3の容量に付随する寄生容量が小さくなっている。この結果、本実施形態の表示装置によって良好な表示を安定して得ることができる。次に、本発明の第8実施形態について説明する。図6aは、本発明の第8実施形態に係る表示装置を示す斜視図、図6bは、図6aのA-A’線に沿った断面図である。図6において、図1乃至5と同一構成物には同一符号を付して、その詳細な説明は省略する。上述の第6実施形態において、第2の支持基板2のデータ保持回路3側の面のデータ保持回路3に対向する領域に導電体膜7が設けられていたのに対し、本実施形態においては、第2の支持基板2のデータ保持回路3と対向する面のデータ保持回路3に対向する領域ではなく、第2の支持基板2の第1の支持基板と対向する面の反対側の面の全面に導電体膜8が設けられている点が異なり、それ以外は同様の構造である。このように設けられる導電体膜8としては、例えば、タッチパネルのセンサ用途の導電体膜又はIPSInPlaceSwitching方式の表示モード等で外部の電界の影響を表示部に与えないために使用される導電体膜等を使用することが好ましい。本実施形態においては、第2の支持基板2の第1の支持基板と対向する面の反対側の面の全面に上述のような導電体膜8が設けられていても、第2の支持基板2の厚みが存在するために、データ保持回路3の容量に付随する寄生容量を小さく抑えることが可能である。次に、本発明の第9実施形態について説明する。本発明の第9実施形態は、第1乃至8実施形態の表示装置の容量図示せずを有するデータ保持回路3に、2つのノード間の電位の大小を増幅してラッチするセンスアンプ回路を設けるというものである。センスアンプ回路を使用することで、データ保存手段3の容量に蓄積されたデータを容易に読み出すことが可能になる。図7は、センスアンプ付メモリセルアレイ121の1ビット線分の回路図の一例、図8は、メモリの構成の一例を示す図である。この回路は、ビット線対XB、B、2本のビット線に交互に接続された240個のメモリセル161、プリチャージ回路162、センスアンプ回路160等によって構成されている。データ書き込み時、データ線163のデータは、列デコーダ123からの信号で選択されたビット線対XB、Bに書き込まれる。ビット線対XB、Bに書き込まれたデータは、選択されたワード線図示例では、W[239]、W[118]、W[1]、W[0]のメモリセル161に書き込まれる。一方、データ読み出し時には、選択されたワード線のデータがビット線対XB、Bに読み出され、センスアンプ回路160で増幅され、出力レジスタ側に出力される。図7に示すようなビット線対XB、B間に容量によるデータ保持回路メモリセル161が配置される場合、ビット線対の寄生容量とセンスアンプ回路160の動作に関して次のような関係を導くことができる。まず、読み出し時にデータ保持回路メモリセル161の容量に保持されたデータはビット線対に読み出されるが、そのとき、信号を増幅し得るべき電圧値をVDD、データ保持回路の容量をCs、ビット線対の寄生容量をCbとすると、読み出される電圧ΔVは、下記数式1によって与えられる。このビット線対に読み出される電圧ΔVがセンスアンプ回路160の感度SAより大きいとき、図7に示すようなビット線回路が正常に動作する。ここで、センスアンプ160の感度SAとは、センスアンプ回路160が誤動作するかしないかの境界であり、電圧値で与える場合、この値が小さいほど感度が良いことになる。これより、データ保持回路の容量Csと、ビット線対の寄生容量Cbの間に下記数式2に示す関係が得られる。即ち、ビット線対の寄生容量Cbが大きくなると、データ保持回路の容量Csを大きくする必要があり、ビット線対の寄生容量Cbが小さくなると、データ保持回路の容量Csを小さくすることができる。図8は、メモリの構成を示す図である。フレームメモリのコア部分は、センスアンプ付メモリセルアレイ121、行デコーダ122及び列デコーダ123から構成される。センスアンプ付メモリセルアレイ121は、行デコーダ122によって行アドレスを、列デコーダ123によって列アドレスを指定することによって特定のメモリセルにアクセスすることが可能である。また、メモリセルから読み出されたデータ信号は、センスアンプを介してデータ出力される。上述のフレームメモリ回路が、ガラス基板120上に形成されている。次に、本発明の第10実施形態について説明する。図9乃至10は、本実施形態のビット線回路の構成を示すブロック図である。図示の便宜上、2つの図に分割しているが、図9DRAM回路図上部及び図10DRAM回路図下部に示した点J同士、点K同士を接続することにより、1つのビット線回路が構成される。本実施形態のビット線回路は、上述の第9実施形態において、容量図示せずを有するデータ保持回路3に、2つのノード間の電位の大小を増幅してラッチするセンスアンプ回路が1つ設けられていたのに対し、本実施形態では、センスアンプ回路が2段構成、即ちノード間の電位差を比較的小さな振幅値まで増幅する第1の回路である小振幅プリアンプ回路4902及び小振幅プリアンプ回路によって得られた電位差を本来必要とされる振幅値まで増幅する第2の回路であるフルスイングアンプ回路4903によって構成される。小振幅プリアンプ回路4902を形成する素子4901a及び4901bにフルスイング時の電圧がかからないようにするため、フルスイングアンプ回路4903を動作させる前にスイッチM03及びM04をオフにして小振幅プリアンプ回路4902をビット線から切り離す。このように、小振幅プリアンプ回路4902とフルスイングアンプ回路4903とで構成し、フルスイングアンプ回路4903で増幅された高い電圧、即ち最終的に必要とされる出力電圧が小振幅プリアンプ回路4902に印加されないよう駆動しているので、小振幅プリアンプ回路4902を構成する素子に印加される電圧が低く抑えられる。更に、本実施形態では小振幅プリアンプ回路4902とフルスイングアンプ回路4903の2段構成とするため、センスアンプの感度を良くできる。通常は、フルスイングアンプ回路4903の感度でSAが決定されるが、本実施形態では小振幅プリアンプ回路4902を有することによりフルスイングアンプ回路4903の感度より小さい値の感度がSAとなる。すなわち、本実施の形態では、数式2においてSAの値が小さくなり、データ保持回路の容量Csを第9実施形態より小さくすることが可能である。このように、本実施形態は、2段構成のセンスアンプ回路の効果によりビット線対の寄生容量Cbを小さくできるとともに、第2の支持基板2との容量が小さく抑えられるため、データ保持回路3の容量に付随する寄生容量を小さくできる。次に、本発明の第11実施形態について説明する。本実施形態においては、データ保持回路3と表示部4を有する第1の支持基板1の上に、駆動回路が設けられる。また、データ保持回路3の容量を構成する誘電体と、表示部4の画素の蓄積容量を形成する誘電体とは、駆動回路を形成するトランジスタのゲート絶縁膜と同じ膜で形成される。これにより、データ保持回路3の容量を形成するために特別なプロセスを採用する必要がなく、このため、低コストで本発明の表示装置を形成することができる。次に、本発明の第12実施形態について説明する。本実施形態は、第1乃至11実施形態において、データ保持回路3を読み出し動作のみでリフレッシュ可能なメモリセルを使用したDRAMDynamicRandomAccessMemoryとしたものである。このとき、メモリセルは読み出し動作のみでリフレッシュ可能とするために、読み出しの繰り返し期間より長いリテンション時間保持期間、記憶期間を有するメモリセルを使用する。また、メモリセルのトランジスタの一部に両側LDDLightlyDopedDrain構造を使用することが好ましい。特に、メモリ容量に接続されるトランジスタに両側LDD構造を使用することが好ましい。これにより、メモリセルの容量のリテンション時間を長くすることができる。本発明の第12実施形態によれば、従来のDRAMと異なり、リフレッシュ動作の回数を大きく低減することが可能である。例えば16.7ミリ秒に1回の読み出し動作の場合、16.7ミリ秒に1回のリフレッシュ動作しか行われない。これによって、リフレッシュ動作に伴う消費電力が大きく削減され、低消費電力な表示装置が得られる。また、トランジスタのソース側もドレイン側もLDD構造とした両側LDD構造を用いることによってリーク電流を大きく抑えることができる。この結果、リテンション時間が長くなる。両側LDD構造のLDDの構成は単純なLDD構造としてもよいし、ゲート電極がLDD領域に重なっているGOLDGateOverlappedLDD構造としてもよい。一例として、本発明のメモリセル、特に1トランジスタ1容量構造のメモリセルでの容量のリテンション時間の測定結果の一例を図12に示す。また、図11は、この測定に用いたメモリセルの構造を示す概略図である。このメモリセルは、1トランジスタと1容量とで構成され、トランジスタのゲートにワード線が接続されているこのノードをNWとする。また、トランジスタのソース又はドレインの、容量と接続されない側にビット線が接続されているこのノードをNBとする。トランジスタと容量との間のノードをNSとする。図12に示す測定ではNW=0Vとし、NS=5VでNB=0VとしたときのNSの電圧、及びNS=0VでNB=5VとしたときのNSの電圧の時間変化を示す。図12から分かるように、この構造でのリテンション時間は、通常の表示での読み出し時間16.7ミリ秒より十分に長い。この結果、読み出し部にのみリフレッシュされる機能があってもデータが保存可能である。次に、本発明の第13実施形態について説明する。本実施形態は、上述の第1乃至12実施形態の表示装置を使用した機器に関するものである。機器に使用される場合、表示装置の周囲に機器内の導電体層が配置されることがある。例えば、機器のケースの内部の一部又は全部が金属めっきされていたり、一部領域に電磁シールド用の薄い銅箔が使用されていたりする場合などである。この場合では、機器の表示装置の周囲の導電体層とデータ保持回路3の容量との間の距離が、前記データ保持回路3の容量の誘電体の膜厚の100倍より大きいことが好ましい。また、1000倍大きいことがより好ましい。これにより、機器とデータ保持回路3の間の寄生容量を減らすことができ、回路面積を小さくすることが可能である。次に、本発明の第14実施形態について説明する。本実施形態は、上述の第1乃至12実施形態の表示装置を使用した機器に関するものである。機器の内壁と表示装置とを固定したり衝撃に対する緩衝力を与えたりするために、表示装置と機器との間に誘電体層が設けられることがある。即ち、この誘電体層は表示装置と機器とを固定する接着剤であり、又は、機器の内壁と表示装置との間の緩衝材である。この場合では、上述の誘電体層はlow-k材料を使用する。low-k材料とは、低誘電率材料のことであり、通常、低誘電率の基準としては、酸化シリコン膜SiO2の比誘電率より小さいものとされる。酸化シリコン膜の比誘電率は、石英結晶で4.2であり、通常のプラズマCVDChemicalVaporDeposition成膜では3.8程度となる。このため、比誘電率が4より低いものを一般的にlow-k材料と呼ぶ。このように構成された表示装置においては、機器とデータ保持回路3の間の寄生容量を減らすことができ、回路面積を小さくすることが可能である。次に、本発明の第15実施形態について説明する。本実施形態は、上述の第1乃至第12実施形態の表示装置を使用した機器に関するものであり、本実施形態においては上述の第14実施形態において述べた誘電体層がlow-k材料ではなく、空気からなることを特徴とする。空気層の比誘電率は約1であり、極めて小さい。このように構成された表示装置においては、機器とデータ保持回路3の間の寄生容量を減らすことができ、回路面積を小さくすることが可能である。次に、本発明の第1実施例について説明する。本実施例では、本発明の第3実施形態に係る表示装置の第1の支持基板1をガラス基板とし、表示部4及びデータ保持回路3をポリシリコンのTFTアレイで作製した。具体的には、第1の支持基板1としてのガラス基板上に酸化シリコン膜を形成した後、アモルファスシリコンを成長させた。次にエキシマレーザを使用してこのアモルファスシリコンをアニールしてポリシリコン化させ、更に100Å10nmの酸化シリコン膜を成長させた。ガラス基板上に上述の工程によって形成したシリコン膜を所望の形状にパターニングした後、フォトレジストをパターニングし、リンイオンをドーピングすることによりソースとドレイン領域とを形成した。更に、900Å90nmの酸化シリコン膜を成長させた後、マイクロクリスタルシリコンμ-c-SiとタングステンシリサイドWSiを成長させ、ゲート形状にパターニングした。酸化シリコン膜と窒化シリコン膜を連続成長させた後、コンタクト用の穴をあけ、アルミニウム膜とチタン膜とをスパッタで形成し、これをパターニングした。窒化シリコン膜を形成し、コンタクト用の穴をあけ、画素電極用に透明電極であるITOIndiumTinOxide:酸化インジウムを形成しパターニングした。このようにしてプレーナ型のTFT画素スイッチを形成し、TFTアレイを形成した。周辺回路部は、上述の画素スイッチの形成方法と同様にnチャンネルTFTと共に、nチャンネルTFTとほぼ同様の形成方法でイオンドーピングによってpチャンネルとしたpチャンネルTFTとを作りこんだ。データ保持回路3はTFTで形成されたDRAMとし、1つのメモリセルは1つのトランジスタと1つの容量とで形成した。このメモリセルは、ビット線とワード線に接続される。このようなメモリセルを二つのビット線間に交互に配置することで、ビット線対とメモリセルとで構成されるメモリセルアレイを形成した。以上の工程によって形成されたTFT基板上の表示部4のデータ保持回路3に最も近い辺とその対向する辺とに、これらの辺に沿うようにパターニングされた4μmの柱を形成し、セルギャップを保つためのスペーサ5として使用すると同時に耐衝撃力を有するようにした。また、第2の支持基板2において、TFT基板と対向させたときに画素領域部4と対向する領域にITOをパターニングし、DRAM部データ保持回路3と対向する領域には非導電体の光吸収性樹脂による遮光膜6を設け、同一の面のそれ以外の領域には紫外線硬化用のシール材を塗布した。TFT基板の表示部4に液晶をディスペンサで滴下し、TFT基板と第2の支持基板2とを合わせ、シール部に紫外線を照射して接着した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、TNTwistedNematic型とした。本実施例では、ポリシリコン膜の形成にエキシマレーザを用いたが、他のレーザ、例えば、連続発振するCWContinuousWaveOscillationレーザ等を使用してもよい。次に、本発明の第2実施例について説明する。本実施例では、本発明の第1実施形態に係る表示装置の第1の支持基板1をガラス基板とし、表示部4及びデータ保持回路3をポリシリコンのTFTアレイで作製した。本実施形態は、第2の支持基板2がDRAM部データ保持回路3の上には存在しない構造である。第2の支持基板2をTFT基板と対向させるとき、画素領域部4に対向する領域にITOをパターニングし、またこの面の画素領域部4の周辺部に対向する領域に4μmの樹脂スペーサを形成した。実施例1と同様の工程によって形成されたTFT基板の画素領域部4の外周には熱硬化用のシール材を塗布した。TFT基板と第2の支持基板2とを熱印加により接着した後、樹脂スペーサ5によって設けられている隙間に液晶を注入した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、TN型とした。上述の実施例2と比較する目的で、TFT基板のDRAM部データ保持回路3に対向する領域にITOを有する第2の支持基板2が存在する構成の表示装置を作製した。これを比較例1とする。なお、比較例1と本発明の実施例2では、データ保持回路3の容量は各々最適化した。本発明の実施例2と比較例1とを比較すると、ビット線1ミクロン当たりの寄生容量は、比較例1で0.30fFに対し、実施例2では0.25fFと16減少している。この効果により、メモリセルアレイ部のレイアウト長さWは、比較例1で4.4mmであったのに対し、実施例2では2.3mmと大きく減少した。減少率は、47を超える。寄生容量の差以上にメモリセルアレイ部のレイアウト長さが異なるのは、寄生容量が大きいと必要なメモリセルの容量が大きく、ビット線の長さが長くなり、ビット線の長さが長くなるとビット線全体での寄生容量が増え、必要なメモリセルの容量が大きくなる、という関係を有するため、設計においてビット線1ミクロン当たりの寄生容量、ビット線長及びメモリセルの容量をパラメータとし、最適化することで、メモリセルアレイ部のレイアウト長さが決定されるためである。このような最適化の結果、上述のように、実施例2と比較例1とではメモリセルアレイ部のレイアウト長さに大きな差が生じた。次に、本発明の第3実施例について説明する。上述の実施例1において、第2の支持基板2のTFT基板と対向する面の反対側の面には膜が設けられていなかったのに対し、本実施例においては、第2の支持基板2のTFT基板側の面の反対側の面に導電体膜8が設けられている点が異なり、それ以外は同様の構造である。このような構成であっても、本実施例の表示装置は上述の比較例1と比較して小さな回路面積が得られた。ここで、第2の支持基板2に設けられている導電体膜7又は8データ保持回路3側の面に設けられているかデータ保持回路3側の面の反対側の面に設けられているかを問わないとDRAM部データ保持回路3との距離をd、DRAM部データ保持回路3の容量の誘電体膜の膜厚をtとして、図13に比較例1のDRAM部データ保持回路3の回路面積と本発明のDRAM部データ保持回路3の回路面積の比と、上述のdとtの比が満たすべき関係を示す。図13から分かるように、DRAM部データ保持回路3の容量の誘電体膜の膜厚tに比べて、第2の支持基板2に設けられている導電体膜6又は7とDRAM部データ保持回路3との距離dが大きくなるにつれて、DRAM部データ保持回路3の回路面積を小さくすることができる。特に、t:dが1:100を超えると、DRAM部データ保持回路3の回路面積を比較例1の3/4以下にすることが可能であり、更にt:dが1:1000を超えると、回路面積の縮小がほぼ飽和するため、最も回路面積を小さくする構成が可能である。即ち、例えばDRAM部データ保持回路3の容量の誘電体膜厚が200nmのときは、第2の支持基板2の導電体膜7又は8との距離を200μm以上とすると最小の回路面積が実現できる。また、DRAM部データ保持回路3の容量の誘電体膜厚が50nmのときは、第2の支持基板2の導電体膜7又は8との距離を50μm以上とすると最小の回路面積が実現できる。第2の支持基板2として薄い基板を使用した場合、例えばその基板厚が50μmより薄いとき、最小の回路面積を実現したい場合にはDRAM部データ保持回路3の容量の誘電体膜厚を50nmより薄くするとよい。このような薄い基板は、例えば、ガラス基板の研磨、フッ酸等の薬液処理及びレーザーアブレーションによる剥離等によって得られる。また、プラスチック基板を使用してもよい。一方、DRAM部データ保持回路3の容量の誘電体膜厚が例えば200nmの場合は、本発明の表示装置を機器内に設置する場合に、DRAM部データ保持回路3と機器の構造物との間に200μm以上の空間を設け、この空間に導電体を介在させないことで、回路面積を最小にすることができる。次に、本発明の第4実施例について説明する。本実施例では、本発明の第1実施形態に基づき2段構成のセンスアンプを使用する第9実施形態を実施した。TFT基板の形成方法は、上述の実施例1で説明した方法と同様である。以下、特にDRAM部データ保持回路3の回路の構成とその動作を説明する。本実施例のビット線回路の構成について図9及び図10を参照して説明する。図示の便宜上、2つの図に分割しているが、図9DRAM回路図上部及び図10DRAM回路図下部に示した点J同士、点K同士を接続することにより、1つのビット線回路が構成される。第1の回路、即ち小振幅プリアンプ回路4902と、第2の回路、即ちフルスイングアンプ回路4903とがビット線対に接続される。ビット線ODDにはワードアドレスが奇数の場合に選択されるメモリセルが接続される。一例としてNチャネルのMOSMetalOxideSemiconductor型トランジスタM12と容量C2とで構成されるメモリセル5303がWL_ODDで選択されるセルとして図中に示されている。同様に、ビット線EVNにはワードアドレスが偶数の場合に選択されるメモリセルが接続される。一例としてNチャネルのMOS型トランジスタM13と容量C1とで構成されるメモリセル5304がワード線WL_EVNで選択されるセルとして図中に示されている。それ以外の複数のメモリセルは省略されている。更に、ビット線対にはNチャネルのMOS型トランジスタM14乃至16で構成されるプリチャージ回路5302が接続され、PCノードに与える信号でこれらのMOS型トランジスタのオンオフが制御される。PCSにはVDD1/2が与えられており、制御線PCにハイレベルが与えられたとき、ビット線対はVDD1/2に設定される。データ読み出し用に、ビット線EVNにはMTG3A、MXTG3Aで構成されたトランスファゲートが接続され、これは制御線TG3AとXTG3ATG3Aと相補関係の信号が与えられるでオンオフする。また、ビット線ODDにはMTG3B、MXTG3Bで構成されたトランスファゲートが接続され、これは制御線TG3BとXTG3Bでオンオフする。これら2つのトランスファゲートはデータをOUTノードに読み出す際に活性化される。読み出すメモリセルのワードアドレスが偶数か奇数かに応じていずれか一方のみのトランスファゲートがオンするよう制御される。データ書き込み用にビット線EVNにはアナログスイッチMTG1Aが接続され、これは制御線TG1Aでオンオフする。また、ビット線ODDにはアナログスイッチMTG1Bが接続され、これは制御線TG1Bでオンオフする。これら2つのアナログスイッチはデータを書き込む際に活性化される。書き込むメモリセルのワードアドレスが偶数か奇数かに応じてどちらか一方のみのアナログスイッチがオンするよう制御される。MDRGT及びMXDRGTで構成されるトランスファゲートはカラムデコーダ図示せずでオンオフが制御される。書き込み動作時で且つカラムアドレスがそのビット線回路に相当する場合DRGTがオンされ、データバスの信号をスイッチMTG1A、MTG1Bに転送し、どちらか一方のスイッチを経てビット線に書き込む。本実施例では電源電圧をVDD1とした。また、小振幅プリアンプ回路4902及びフルスイングアンプ回路4903のSANノードはVSS=0Vに接続した。また、SAPはVDD1に接続した。メモリセル5303及び5304内の容量のMOS型トランジスタに接続されない側の端子VplateはVDD1/2に接続して、容量端子間の電圧ストレスを最小限にした。図12には各ビット線の寄生容量としてCdを記載した。次に、図14を参照して本実施例のDRAM回路の動作について説明する。まず、メモリセル5303及び5304からOUTノードにデータを読み出す場合の動作について説明する。AのタイミングでPCを立ち上げることで、プリチャージ回路5302によりビット線対ODD、EVNはVDD1/2にプリチャージされる。ビット線対がプリチャージされたBのタイミングでPASにハイレベルを与えスイッチM03及びM04をオンにする。すると、ノードA及びBがこのVDD1/2にプリチャージされる。その後、Cのタイミングで1つのワード線に高電圧を与える。ここでは例としてWL_EVNに高電圧を与える。これによりビット線EVNには、メモリセル5304のC1によって保持されていた電圧によりΔVの電圧が読み出される。このC1によって保持されていた電圧がVDDの場合は、VDD1/2|ΔV|の電圧、C1によって保持されていた電圧が0の場合は、VDD1/2―|ΔV|の電圧がビット線EVNに現れる。|ΔV|の値は上述の数式1で示される値である。以下、メモリセル5304のC1によって保持されていた電圧がVDD1であり、WL_EVNに高電圧を与えたとき、ビット線EVNにVDD1/2|ΔV|の電圧が現れた場合について説明する。Dのタイミングで、SE3にハイレベルを与えることで小振幅プリアンプ回路4902が増幅ラッチ動作を開始する。EVNの電圧がVDD1/2|ΔV|、ODDの電圧がVDD1/2であるため、小振幅プリアンプ回路4902のセンス動作によりODDの電圧はVSS=0Vまで引き下げられる。一方、EVNの電圧はほとんど下がらず、たとえばVDD1/2-β程度となる。ここでβは、VDD1/2と、電圧が高いほうのノードが安定した電圧との差を示す。小振幅プリアンプ回路4902によって、EVNとODDの電位差ΔVが所望の電位差に増幅され、ビット線対ODD、EVNに書き込みが完了すれば、Eで示すようにPASをロウレベルとして、スイッチM03、M04をオフにして小振幅プリアンプ回路4902をビット線対から切り離す。その後、小振幅プリアンプ回路4902にはM01及びM02のボディ電位をリセットするためのボディ電位リセットパルスが与えられる。一方、小振幅プリアンプ回路4902で増幅されてビット線対に保持されている電圧0、VDD1/2-βはタイミングFにおいて、フルスイングアンプ回路4903によって0、VDD1に増幅される。電源電圧まで増幅された信号はMTG3A等で構成されるトランスファゲートをオンすることでOUTノードに読み出される。ここまでが1周期の動作であり、再び読み出すか又は書き込む場合はビット線のプリチャージに動作を戻す。ここではOUTノードにデータを読み出す動作を説明したが、このときメモリセル5303及び5304のリフレッシュ動作も同時に行われている。即ち、SE1及びSE2によってフルスイングアンプ回路4903がFのタイミングで活性化される際、ワード線ここではWL_EVNはハイレベルが与えられているので、電源電圧まで増幅されたビット線の信号はそのままメモリセルここでは5304に書き込まれ、メモリセルのデータはリフレッシュされる。次に、データバスからメモリセル5304内の容量C1に0Vを書き込む際の動作について説明する。AのタイミングからFのタイミング及び小振幅プリアンプ回路4902にボディ電位リセットパルスが与える駆動は、上述のメモリセル5303及び5304からOUTノードにデータを読み出す場合の動作と同様であるので、ここではFのタイミング以降について説明する。GのタイミングでMTG1Aをオンにする。このときカラムデコーダ図示せずによってMDRGT等で構成されるトランスファゲートはオンにされており、また、WL_EVNによりM13がオンにされているので、データバスからビット線EVN、M13のパスでデータバスに現れている0Vを容量C1に書き込むことができる。このとき、フルスイングアンプ4903はラッチ状態であるが、データバス、MDRGT等で構成されるトランスファゲート及びMTG1Aのインピーダンスが十分低く、ラッチ状態を反転させることが可能であり、これによってデータを書き込む。ここまでが1周期の動作であり、再び読み出すか又は書き込む場合はビット線のプリチャージに動作を戻す。ボディ電位リセット動作を行うことでラッチ型センスアンプ回路の感度が高くなり、ΔVの絶対値が小さい場合であっても誤動作せず安定した読み出し動作が可能となった。そのため、1組のビット線対に接続可能なメモリセル数を増やすことが可能となり、単位面積あたりのメモリ容量メモリセルの容量値ではなく、メモリできる情報量を向上させることが可能になる。なお、電源投入後はメモリセルへの書き込み動作が、メモリセルからの読み出し動作より先に行われる。この書き込み動作時に小振幅プリアンプ回路4902のMOS型トランジスタ4901a及び4901bにボディ電位リセットパルスが与えられるので、電源投入後最初の読み出しであってもラッチ型センスアンプの誤動作を避けることができる。更に、センスアンプが2段構成であるため、ラッチ型センスアンプ回路全体の感度が向上し、ΔVの絶対値が小さい場合であっても安定した読み出し動作が可能となった。そのため、1組のビット線対に接続可能なメモリセル数を増やすことが可能となり、単位面積あたりのメモリ容量を向上させることが可能となる。更に、第2の支持基板2とのこれらの容量との間の寄生容量が存在しないため、DRAM部データ保持回路3の容量に付随する寄生容量を大きく減らすことができる。その結果、メモリセル内の容量のサイズを小さくすることができ、1組のビット線対に接続可能なメモリセル数を増やすことが可能となり、よって、単位面積あたりのメモリ容量を向上させることが可能となる。上述の実施例では、本発明を判りやすく説明するために、データ保持回路3としてDRAMを使用しているが、他の容量を使用するデータ保持回路であってもよい。また、その容量の構造は、基板面に垂直な方向に2つの電極を有する構成であってもよいし、基板面に平行な方向に2つの電極を有する構成であってもよい。