出力バッファを有するオペアンプであつて、バッファの出力と接地間に、入力信号が接地から電源電圧まで変化されるMOSトランジスタを有し、オフセット電位が接地となることを特徴とするオペアンプ補償回路。MOSトランジスタが、Nチャンネルトランジスタと、Pチャンネルトランジスタとを並列接続した構成で、それぞれ入力信号と反転された入力信号が入力されていることを特徴とする請求項1に記載のオペアンプ補償回路。入力信号が、オペアンプの入力と同じ信号が入力している比較回路の出力信号であることを特徴とする請求項1または請求項2に記載のオペアンプ補償回路。以上のような問題点から本願発明は、出力バッファを有するオペアンプであつて、オフセット電位を従来よりも抑えられるオペアンプ補償回路を提供することを課題とする。本発明は係る課題に鑑みなされたものであり、請求項1の発明は、出力バッファを有するオペアンプであつて、バッファの出力と接地間に、入力信号が接地から電源電圧まで変化されるMOSトランジスタを有し、オフセット電位が接地となることを特徴とするオペアンプ補償回路としたものである。本発明の請求項2の発明は、MOSトランジスタが、Nチャンネルトランジスタと、Pチャンネルトランジスタとを並列接続した構成で、それぞれ入力信号と反転された入力信号が入力されていることを特徴とする請求項1に記載のオペアンプ補償回路としたものである。本発明の請求項3の発明は、入力信号が、オペアンプの入力と同じ信号が入力している比較回路の出力信号であることを特徴とする請求項1または請求項2に記載のオペアンプ補償回路としたものである。本発明のオペアンプ補償回路は以上のような構成であるので、出力バッファを有するオペアンプであつて、オフセット電位を従来よりも抑えられるオペアンプ補償回路とすることができる。以下本発明を実施するための形態につき説明する。図8は、本発明のオペアンプ補償回路の第一実施形態を示す説明図である。本オペアンプ補償回路は、出力バッファを有するオペアンプA1であつて、バッファの出力と接地間に、入力信号が接地から電源電圧まで変化されるNMOSトランジスタを有している。入力信号が電源電圧の大きさで入力することによってオフセット電位が接地となる。図8は、出力バッファを有するオペアンプ回路A1に抵抗R1、R2、R3、R4を接続した減算回路を構成している。そしてこのオペアンプの出力と接地間にNMOSトランジスタT1が接続されている。NMOSトランジスタT1には接地から電源電圧まで変化する入力信号が入力する。減算回路の入力Vrefは、図1と同様に、通常は、Vref端子の電圧は基準電圧となる為、固定電圧となる。Vinは0VからVDD電圧の幅で入力される。Vref>=Vin時にNMOSトランジスタT1をON、Vref<=Vin時にOFFさせる。このNMOSトランジスタT1のゲート電圧は0V~VDD電圧幅で振幅する為、NMOSのゲート電圧を高く取ることが出来、ON抵抗を小さくすることができる。そして、ノードAmpoutを0[V]までダウンさせる。NMOSトランジスタT1のサイズは、Wはレイアウト面積に問題ないように可能な限り大きくし、Lはプロセスの最小で設計するとよい。図9は、本発明のオペアンプ補償回路の第二の実施形態を示す説明図である。図で示すように、第一の実施形態のNMOSトランジスタT1を、NチャンネルトランジスタTN1と、PチャンネルトランジスタTP1とを並列接続したものとしている。そして、それぞれ入力信号と、インバータINV1を介して反転された入力信号とが入力されている。NMOS素子単体ではなく、NチャンネルトランジスタTN1と、PチャンネルトランジスタTP1とを並列接続したSW構成にすることにより、レイアウト面積は大きくなるが、オフセット電圧をNMOS単体の場合より抑えることが可能となる。図10は、本発明のオペアンプ補償回路の第三の実施形態を示す説明図である。図で示すように、本実施形態は、第二の実施形態の入力信号を、オペアンプA1の入力と同じ信号Vref、Vinが入力している比較回路A2の出力信号Compoutとしている。NMOSトランジスタTN1のゲートに、VinとVrefのコンパレータの出力Compoutを接続することにより、Vin>Vref時、コンパレータの出力CompoutはL、Vref>=Vin時、Hを出力する。コンパレータの出力は0V⇔VDDの電圧幅を確保出来るため、Vref>=Vin時、オペアンプ単体の場合より、Ampoutを0Vに近づけることが可能となる。Vin>Vref時、NMOSトランジスタTN1はオフしているため、影響しない。図11に本第三の実施形態の動作を示す。オペアンプA1の出力は、AB級バッファを例示している。Vref>=Vinの場合、Compout電圧はHとなり、CMOSSWはONとなる。これにより、AmpoutをLとする経路が、図11の抵抗とバッファトランジスタを経由して接地する経路1と、抵抗とCMOSSWを経由して接地する経路2との2つとなる。経路2の効果により、Ampoutの電位浮きが改善される。本実施の形態例のコンパレータを追加することにより、図3の2の区間で発生するオフセット電圧をキャンセルすることが可能となる。1の区間では図9のCMOSSWはOFFしている為、影響を与えない。図10で本発明の実施の形態例を示しているように、コンパレータの追加により減算回路部のオフセットをなくすことにより、後段に接続される回路にオフセットが伝搬しない点が有効である。なお以上の動作は、図8の第一の実施の形態でも、コンパレータの出力をNMOSトランジスタTN1に入力することにより同様の動作が得られる。コンパレータにはヒステリシスを有する回路があるが、本実施形態に利用するコンパレータには使用できない。図13は、本実施形態でヒステリシスを有するコンパレータを用い、入力Vref電圧は固定電圧とし、Vinを0VからVDD電圧の幅で入力した場合の各電圧変化を示している。このとき、入力Vinの印加の仕方Vin=VDD⇒0V、またはVin=0V⇒VDDによって出力Ampoutが、コンパレータのヒステリシスのため図のように変化する。Vin=VDD⇒0Vの印加の場合、コンパレータのヒステリシス幅の影響によりCMOSSWがOFFしている為、数mVのオフセットが発生してしまう。本回路の特徴であるオフセットキャンセルが出来ていない区間が発生してしまう。Vin=0V⇒VDDの印加の場合、Vin電圧がコンパレータのヒステリシス分の電圧を超えないと、CMOSSWがOFFしない。その為、CMOSSWがONしており、Ampoutの電圧を0Vまで引っぱってしまう。このように、コンパレータはヒステリシス有りを使用出来ない為、図12に示すように容量Cを追加する。容量Cを追加することにより、コンパレータの応答特性を下げ、高周波のノイズをキャンセルすることが出来る。容量Cの大きさは、キャンセルするノイズの周波により調整する。図14は、オペアンプ補償回路の一構成例の説明図で、減算回路とボルテージフォロワの回路構成に本発明のオペアンプ補償回路とコンパレータを接続した回路構成である。減算回路のオフセットをキャンセルすることにより、ボルテージフォロワの出力にオフセットが出力されないようにしている。図15は、本発明のオペアンプ補償回路の他の構成例の説明図で、減算回路とVI変換回路の回路構成に本発明のオペアンプ補償回路とコンパレータを接続した回路構成である。減算回路のオフセットをキャンセルすることにより、VI変換回路の出力にオフセットが出力されないようにしている。