"少なくとも1つの記憶用抵抗素子と少なくとも1つの選択トランジスタと、を含むメモリセルから記憶されたデータを読み出すメモリデータ読み出し回路であって、上記メモリセルにデータを書き込みまたは読み出しするビット線の動作点電位を設定する手段と、上記メモリセルからの読み出しデータを増幅する差動アンプの入力の動作点電位を設定するための手段と、上記ビット線と上記差動アンプの入力とを互いに接続する手段と、を備えることを特徴とする、メモリデータ読み出し回路。前記ビット線の動作点電位を設定する手段は、前記記憶用抵抗素子に接続されるトランジスタからなることを特徴とする、請求項1に記載のメモリデータ読み出し回路。前記差動アンプの入力の動作点電位を設定するための手段は、該入力に接続されるトランジスタからなることを特徴とする、請求項1に記載のメモリデータ読み出し回路。前記ビット線と前記差動アンプの入力とを互いに接続する手段は、電流伝達回路からなることを特徴とする、請求項1に記載のメモリデータ読み出し回路。前記電流伝達回路は、トランジスタのソース-ドレイン間に流れる電流を用いる回路からなることを特徴とする、請求項1に記載のメモリデータ読み出し回路。前記ビット線の動作点電位が、前記差動アンプ入力の動作点電位よりも低く設定されることを特徴とする、請求項1~5の何れかに記載のメモリデータ読み出し回路。しかしながら、従来のスピントルクメモリの読み出し回路には次の課題がある。先ず、BL電位の高い領域では、メモリセル103における総抵抗の1/0比が小さくなる。これは、セルトランジスタ102が飽和領域で動作、所謂定電流源となることにより、TMR素子101の抵抗RTMRが低いときデータ0にはセルトランジスタ102の抵抗Rtrが高くなる。逆に、TMR素子101の抵抗RTMRが高いときデータ1にはセルトランジスタ102の抵抗Rtrが低くなるという効果による。すなわち、セルトランジスタ102が飽和領域で動作していることにより、セルトランジスタ102の抵抗Rtrは、TMR素子101の抵抗RTMRに対してメモリセル総抵抗Rtotal=RtrRTMRをキャンセルする方向で動作してしまう。一方、ビット線電位が低い領域では、TMRの1/0抵抗比は得られるものの、ビット線電位が低いこと自体が、差動アンプ105の入力電位差を小さくする。このトレードオフは、この従来型のセンス回路の動作範囲、即ちマージンを狭くしている。本発明は、上記課題に鑑み、大きな読み出し信号が得られるメモリデータ読み出し回路を提供することを目的としている。上記目的を達成するため、本発明は、少なくとも1つの記憶用抵抗素子と少なくとも1つの選択トランジスタと、を含むメモリセルから記憶されたデータを読み出すメモリデータ読み出し回路であって、メモリセルにデータを書き込みまたは読み出しするビット線の動作点電位を設定する手段と、メモリセルからの読み出しデータを増幅する差動アンプの入力の動作点電位を設定するための手段と、ビット線と差動アンプの入力とを互いに接続する手段と、を備えることを特徴とする。上記構成において、ビット線の動作点電位を設定する手段は、好ましくは、記憶用抵抗素子に接続されるトランジスタからなる。差動アンプの入力の動作点電位を設定するための手段は、好ましくは、入力に接続されるトランジスタからなる。ビット線と差動アンプの入力とを互いに接続する手段は、好ましくは、電流伝達回路からなる。電流伝達回路は、好ましくは、トランジスタのソース-ドレイン間電流をもって電流を伝える回路からなる。ビット線の動作点電位は、好ましくは、差動アンプ入力の動作点電位よりも低く設定される。本発明のメモリデータ読み出し回路によれば、従来の読み出し回路に比較して大きな読み出し信号が得られる。以下、図面を参照しながら本発明の実施形態を具体的に説明する。図1は、本発明のメモリデータ読み出し回路1の基本構成を示す回路図であり、図2~図4は、本発明のメモリデータ読み出し回路1の具体例を示す回路図である。図1に示すように、本発明のメモリデータ読み出し回路1は、少なくとも1つの記憶用抵抗素子13と少なくとも1つの選択トランジスタ14と、を含むメモリセル10から記憶されたデータを読み出すメモリデータ読み出し回路であって、メモリデータ読み出し回路1は、差動アンプ20を含み、メモリセル10にデータを書き込みまたは読み出しするビット線BL1、BL2の動作点電位を設定する手段30と、メモリセル10からの読み出しデータを増幅する差動アンプ20の入力D1、D2の動作点電位を設定するための手段40と、ビット線と上記差動アンプ20の入力とを互いに接続する手段50と、を備えている。メモリセル10は、記憶用セル11と参照用セル12とから構成されている。記憶用セル11は、記憶用抵抗素子13と記憶用抵抗素子13に接続される選択トランジスタ14とから構成されている。選択トランジスタ14のソースはソースラインSL1に接続されている。選択トランジスタ14のドレインは記憶用抵抗素子13の一端に接続されている。選択トランジスタ14のゲートには選択信号WLが印加される。記憶用抵抗素子13の他端は、ビット線BL1の動作点電位を設定する手段30にビット線BL1を介して接続されている。参照用セル12は、参照用抵抗素子15と参照用抵抗素子15に接続される選択トランジスタ16とから構成されている。選択トランジスタ16のソースはソースラインSL2に接続されている。選択トランジスタ16のドレインは参照用抵抗素子15の一端に接続されている。選択トランジスタ16のゲートには選択用信号WLrefが印加される。参照用抵抗素子15の他端は、ビット線BL2の動作点電位を設定する手段30にビット線BL2を介して接続されている。具体的には、メモリデータ読み出し回路1は、記憶用セル11と参照用セル12の抵抗側13,15に接続されるメモリセル動作点設定用負荷回路30と、記憶用セル11と参照用セル12の抵抗側13,15に接続される電流伝達回路50と、電流伝達回路50に接続される差動アンプ動作点設定用負荷回路40と、から構成されている。ビット線BL1、BL2の動作点電位を設定する手段30は、メモリセル動作点設定用負荷回路で構成することができ、記憶用セル11に接続される選択トランジスタ14,16を線形領域で動作するように、ビット線、ワード線等のメモリセル10に関する節点電位を設定する。上記メモリセル10からの読み出しデータを増幅する差動アンプ20の入力D1、D2の動作点電位を設定するための手段40は、例えば、差動アンプ動作点設定用負荷回路で構成することができる。差動アンプ動作点設定用負荷回路40は、メモリセル10からの読み出し信号の電位差を増幅する差動アンプ回路20の入力電位を、この差動アンプ回路の増幅率が十分にとれるほど高い電位に設定する。メモリセル10からの読み出し信号は、記憶用セル11と参照用セル12とから出力される信号である。差動アンプ20は、センスアンプ回路とも呼ばれている。電流伝達回路50は、例えばトランジスタのソース-ドレイン間を流れる電流によってトランジスタのソースとドレインに接続される回路に電流を伝える回路からなる。電流伝達回路50は、メモリセル動作点設定用負荷回路30からの負荷電流をメモリセル10側へ伝える作用を有している。電流伝達回路50は、仮想的な短絡となるBL及びBLrefという二つの出力端子を有している。この機能によって、記憶用セル11と参照用セル12とからなる差動増幅器に対して大きな電圧を発生する。一方、BL電圧は低いレベルとされるので、記憶用セル11の抵抗値がRAPのときのRtotalと、RPのときのRtotalとの間には大きな差が得られる。記憶用セル10の選択トランジスタ14,16を線形領域で動作させるために、本発明のメモリデータ読み出し回路1では、回路の電位設定例のひとつとして、記憶用セル11内の記憶用抵抗素子13が接続されるビット線の電位を低く設定し、その一方で、前記差動アンプ20の入力における動作点電位をビット線の電位より高く設定するという方式がある。図2は、本発明のメモリデータ読み出し回路1の具体例1を示す回路図である。図2に示すように、本発明のメモリデータ読み出し回路1Aは、pMOSFET31,32からなるメリセル動作点設定用負荷回路30Aと、pMOSFET41,42からなる差動アンプ動作点設定用付加回路40Aと、nMOSFET51~54からなる電流伝達回路50Aとから構成されている。メモリセル動作点設定用負荷回路30Aは、記憶用セル11の記憶用抵抗素子13に接続される第1のpMOSFET31と参照用セル12の参照用抵抗素子15に接続される第2のpMOSFET32とから構成されている。pMOSFET32は、pチャンネルの絶縁ゲートMOSFETである。第1のpMOSFET31において、ドレインは記憶用抵抗素子13に接続され、ソースは電源に接続されている。第2のpMOSFET32において、ドレインは参照用抵抗素子15に接続され、ソースは電源に接続されている。第1のpMOSFET31のゲートと、第2のpMOSFET32のゲートとは、互いに接続され、第1の読み出し動作活性化信号REB1が印加される。差動アンプ動作点設定用付加回路40Aは、差動アンプ20の第1の入力D1に接続される第1のpMOSFET41と差動アンプ20の第2の入力D2に接続される第2のpMOSFET42とから構成されている。第1のpMOSFET41において、ドレインは差動アンプ20の第1の入力D1に接続され、ソースは電源に接続されている。第2のpMOSFET42において、ドレインは差動アンプ20の第2の入力D2に接続され、ソースは電源に接続されている。第1のpMOSFET41のゲートと、第2のpMOSFET42のゲートとは、互いに接続され、第2の読み出し動作活性化信号REB2が印加される。電流伝達回路50Aは、差動アンプ20の第1の入力D1に接続される第1のnMOSFET51及び第1のnMOSFET51に直列に接続される第2のnMOSFET52と、差動アンプ20の第2の入力D2に接続される第3のnMOSFET53及びこの第3のnMOSFET53に直列に接続される第4のnMOSFET54と、から構成されている。nMOSFET51~54は、nチャンネルの絶縁ゲートMOSFETである。第1のnMOSFET51のドレインは、差動アンプ20の第1の入力D1に接続されると共に、差動アンプ動作点設定用付加回路40の第1のpMOSFET41のドレインに接続されている。第1のnMOSFET51のソースは、第2のnMOSFET52のドレインに接続されている。第1のnMOSFET51のゲートは、第3のnMOSFET53のゲートに接続され、ビット線選択信号SELが印加されている。第2のnMOSFET52のドレインは、第1のnMOSFET51のソースに接続されると共に、第4のnMOSFET54のゲートに接続されている。第2のnMOSFET52のソースは、記憶用セル11の記憶用抵抗素子13に接続されている。第2のnMOSFET52のゲートは、第3のnMOSFET53のソースに接続されている。第3のnMOSFET53のドレインは、差動アンプ20の第2の入力D2に接続されると共に、差動アンプ動作点設定用付加回路40の第2のpMOSFET42のドレインに接続されている。第3のnMOSFET53のソースは、第4のnMOSFET54のドレインに接続されている。第3のnMOSFET53のゲートは、第1のnMOSFET51のゲートに接続され、ビット線選択信号SELが印加されている。第4のnMOSFET54のドレインは、第3のnMOSFET53のソースに接続されると共に、第2のnMOSFET52のゲートに接続されている。第4のnMOSFET54のソースは、参照用抵抗素子15に接続されている。第4のnMOSFET54のゲートは、第2のnMOSFET52のドレインに接続されている。図3は、本発明のメモリデータ読み出し回路1の具体例2を示す回路図である。図3に示すように、本発明のメモリデータ読み出し回路1Bは、nMOSFET33,34からなるメモリセル動作点設定用負荷回路30Bと、nMOSFET43,44からなる差動アンプ動作点設定用付加回路40Bと、pMOSFET55,56,57,58からなる電流伝達回路50Bとから構成されている。本発明のメモリデータ読み出し回路1Bにおいて、メモリセル動作点設定用負荷回路30B及び差動アンプ動作点設定用付加回路40Bが、nMOSFETで構成さている点が、図2に示すメモリデータ読み出し回路1Aとは異なっている。図4は、本発明のメモリデータ読み出し回路1の具体例3を示す回路図である。図4に示すように、本発明のメモリデータ読み出し回路1Cが図2に示すメモリデータ読み出し回路1と異なるのは、電流伝達回路50Cである。この電流伝達回路50Cは、図2においてクロスカップルの接続がされるnMOSFET52,54がダイオード接続されたnMOSFET52A,54Aから構成されている。記憶用抵抗素子次に、メモリセル10に使用する抵抗変化型の記憶用抵抗素子13について説明する。抵抗変化型の記憶用抵抗素子13としては、MTJ素子、TMR素子や相変化型の素子を用いることができる。電流だけでスピン注入磁化反転ができるMTJ素子は、不揮発性、高速書き換えが可能で、原理的には無限の書き換え回数を有している。MTJ素子の書き込み電流は素子の微細化と共に縮小可能であり、Si基板等上に形成されるCMOS集積回路と共に同一基板上に製作できるという利点を有している。図5は、MTJ素子60の構造を示す図であり、それぞれ、AはMTJ素子60において固定層62と自由層63の磁化方向が平行状態の場合、BはMTJ素子60において固定層62と自由層63の磁化方向が反平行の場合、Cは等価回路図である。図6は、MTJ素子60の抵抗変化を示す図である。図5A,Bに示すように、MTJ素子60は、トンネル障壁層61で隔てられた強磁性体からなる固定層62及び強磁性体からなる自由層63によって構成されている。固定層62は、図の矢印↓で示す磁化方向、つまりスピンの向きが固定されている層であり、強磁性固定層とも呼ばれている。自由層63は磁化の向きが固定されていない層であり、強磁性自由層とも呼ばれている。トンネル障壁層61は、MgOやAl2O3の薄膜で形成され、固定層62及び自由層63は、鉄FeやコバルトCo等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。さらに、図5に示すように、自由層63には上部電極64が、固定層62には下部電極65が形成されている。MTJ素子60の抵抗値は、固定層62及び自由層63の磁化方向の相対的向きによって変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。この抵抗変化を評価するパラメータとして、トンネル磁気抵抗比TMR比はMTJ素子60の重要なパラメータである。図5Aに示すように、固定層62と自由層63の磁化の向きがそろっている状態を平行状態と呼び、このときのMTJ素子60の抵抗値が最小となり、RPと表す。図5Bに示すように、固定層62と自由層63の磁化の向きが逆を向いている状態を反平行状態と呼び、このときのMTJ素子60の抵抗値が最大となり、RAPと表す。自由層63の磁化の状態を固定層62に対して平行又は反平行に制御することにより0、1の記録、つまり、書き込みができる。TMR比は、下記1式で表される。TMR比=RAP-RP/RP×1001次に、MTJ素子60の動作原理について述べる。図5Cに示すように、反平行状態から平行状態に書き込むためには、自由層63から固定層62の向きで電流Iを印加する。このとき、電子は電流と逆向きに流れる。これにより、固定層62から自由層63へ多数スピンの注入が起きる。スピン分極された電流が自由層63の磁化に作用し、自由層63の磁化が固定層62と同じ向きに反転し、平行状態になる。逆に、平行状態から反平行状態に書き込むためには、固定層62から自由層63への向きで電流を流す。注入されたスピンは、自由層63で相殺されるが、トンネル障壁層61で反射した電子は、自由層63と逆向きの磁化を持つ。トンネル障壁層61で反射したスピンは自由層63の磁化を反転させ、反平行状態になる。このように、スピン注入方式では、MTJ素子60に流す電流の向きを反転することで自由層63の磁化方向を反転させるので、スピン注入磁化反転とも呼ばれている。図6に示すように、MTJ素子60は流す電流の向きによって、自由層63の磁化方向を固定層62の磁化方向に対して反転させ、磁化の向きが互いに平行の場合には、磁気抵抗RPが小さくなる。一方、自由層63の磁化方向を固定層62の磁化方向に対して互いに反平行状態になると、磁気抵抗RAPが大きくなる。このように、MTJ素子60は、自由層63の磁化の状態によって異なる2値の抵抗を持つ可変抵抗素子である。スピン注入方式以外に自由層63の磁化を反転させる方法として、従来の磁界書き込み方式がある。磁界の印加は、MTJ素子60の近傍に外部磁界を発生させる電流配線を配置して、この配線に電流を流して行うことができる。スピン注入方式は、MTJ素子60に流す電流で自由層63の磁化反転ができるので、外部磁場が不要である。このため、外部磁場を発生させる電流配線が不要となる。さらに、MTJ素子60の面積を微細化すると、スピン注入による磁化反転に必要な電流も低下するので、例えばスピントルクメモリの高集積化が図れる。次に、PCRAMPhaseChangeRandomAccessMemory、相変化メモリ非特許文献6参照について説明する。図7は、PCRAMのメモリセル70の構造を示す断面図である。図7に示すように、PCRAMのメモリセル70は、下部電極71と、ヒーター層72と、カルコゲナイド層73と、上部電極74と、が順に積層されて構成されている。図8は、PCRAMのメモリセル70の動作を示す図である。図8の横軸は時間任意目盛であり、縦軸はメモリセル70の温度任意目盛である。図8に示すように、PCRAMのメモリセル70では、ヒーター層72により温度を上昇させた後、急激に冷却するアモルファス化パルスが印加されると、カルコゲナイド層73がアモルファスの高抵抗状態RESETとなる。一方、PCRAMのメモリセル70では、ヒーター層72により温度を上昇させた後、ゆっくり冷やす結晶化パルスが印加されると、カルコゲナイド層73が結晶の低抵抗状態SETとなる。このように、PCRAMのメモリセル70は、図7に示されるPCRAMのメモリセル70のカルコゲナイド層73がアモルファス化しているか結晶化しているかにより異なる抵抗値を1と0に対応させて記憶させる。図9は、PCRAMのメモリセル70の抵抗変化例を示す図である。図9に示すように、PCRAMのメモリセル70では、上記のカルコゲナイド層73の高抵抗状態と低抵抗状態とを1と10に対応させて記憶させることができる。次に、ReRAMResistanceRandomAccessMemory、抵抗変化メモリ非特許文献7参照について説明する。図10はReRAMのメモリセル80の構造を示す断面図である。図10に示すように、ReRAMのメモリセル80は、下部電極81と、金属酸化物層82と、上部電極83と、が順に積層されて構成されている。金属酸化物層82としては、NiO、FeO、TiO2等を用いる。下部電極81及び上部電極83は、Pt等を用いる。ReRAMのメモリセル80では、下部電極81と上部電極83との間に電圧を印加したときの金属酸化物層82の抵抗値が変わる現象を用いている。図11は、ReRAMのメモリセル80の抵抗変化例を示す図である。図11に示すように、ReRAMのメモリセル80は、2Vで100nsのパルス幅を有しているパルスを印加すると低抵抗RL状態となる。低抵抗RL状態は、-2Vで100nsのパルス幅を有しているパルスを印加すると、高抵抗RH状態に移行する。これにより、ReRAMのメモリセル80は、図10に示されるReRAMのメモリセル80の金属酸化物層82における高抵抗状態と低抵抗状態とを、1と0に対応させて記憶させることができる。メモリデータ読み出し回路のシミュレーション本発明の図2に示すメモリデータ読み出し回路1Aのシミュレーションを、ソフトウェアとしてSPICESimulationProgramwithIntegratedCircuitEmphasisを用いて行った。nチャネル及びpチャネルのMOSFET11,13,31,32等は、90nmプロセスにおける標準トランジスタを用いた。標準トランジスタの寸法は、ゲート幅W/ゲート長L=Wmin/Lminを、最少加工寸法が90nmプロセスで許容される最小サイズとした。これは、メモリセル10が一般に高集積化するために小面積であることが要求されるためである。記憶用抵抗素子11としては、TMR素子13を用いた。TMR素子13の抵抗状態としては、高抵抗RHRAP=4kΩ及び低抵抗RLRP=2kΩと仮定した。図12は本発明の従来回路に対する効果を示す図である。すなわち、本発明の図2に示すメモリデータ読み出し回路1Aのシミュレーション結果実線及び図14に示す従来の回路のシミュレーション結果点線を示す図である。図14の従来回路は、図2の本発明のメモリデータ読み出し回路1Aに対して、本発明の特徴であるpMOSFET41,42からなる差動アンプ動作点設定用負荷回路40AとnMOSFET51~54からなる電流伝達回路50Aを使用していない回路である。図12の横軸はビット線BL1電圧Vであり、縦軸はシミュレーションにより求めた差動アンプ20の入力電圧Vである。図12の横軸のビット線BL1電圧は設計パラメータであり、これを0V~1V電源電圧の範囲で変化させたとき、最大の差動アンプ20の入力電圧が、読み出し回路の動作マージン値に相当する。図12から明らかなように、90nmCMOSプロセスを想定した回路シミュレーションによれば、本発明のメモリデータ読み出し回路1Aでは、読み出し信号電位差が約370mV、一方、従来回路に対しては約120mVとなった。上記した本発明及び比較例のメモリデータ読み出し回路のシミュレーション結果から、本発明のメモリデータ読み出し回路によれば、比較例の約3倍以上の信号電圧が得られることが判明した。本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。"