"第1のゲート及び第2のゲートを有する第1のトランジスタ、並びに第2のトランジスタを備える記憶回路を具備し、前記記憶回路は、導電型を付与する不純物元素を含有する一対の不純物領域を有し、前記第2のトランジスタのチャネル形成層としての機能を有する第1の層と、前記第1の層と同時に形成され且つ同じ材料であり、前記第1の層と離間し、前記不純物元素を含有し、前記第1のトランジスタの前記第2のゲートとしての機能を有する第2の層と、前記第1の層及び前記第2の層の上に設けられ、前記第2のトランジスタのゲート絶縁層としての機能を有する第1の絶縁層と、前記第1の絶縁層を介して前記第1の層に重畳し、前記第2のトランジスタのゲートとしての機能を有する第1の導電層と、前記第1の絶縁層を介して前記第2の層に重畳し、前記第1の層と異なる材料であり、前記第1のトランジスタのチャネル形成層としての機能を有する半導体層と、前記半導体層に電気的に接続され、前記第1のトランジスタのソース及びドレインの一方としての機能を有する第2の導電層と、前記第1の導電層及び前記半導体層に電気的に接続され、前記第1のトランジスタのソース及びドレインの他方としての機能を有する第3の導電層と、前記半導体層、前記第2の導電層、及び前記第3の導電層の上に設けられ、前記第1のトランジスタのゲート絶縁層としての機能を有する第2の絶縁層と、前記第2の絶縁層を介して前記半導体層に重畳し、前記第1のトランジスタの前記第1のゲートとしての機能を有する第4の導電層と、を含む半導体装置。請求項1において、前記第1の層及び前記第2の層は、シリコンを含む層であり、前記半導体層は、酸化物半導体層である半導体装置。請求項1又は請求項2において、前記第3の導電層は、前記第1の導電層に接する半導体装置。I行Iは2以上の自然数J列Jは自然数に配列され、第1のゲート及び第2のゲートを有する第1のトランジスタ、並びに第2のトランジスタをそれぞれが備える複数のメモリセルを具備し、前記メモリセルは、それぞれ導電型を付与する不純物元素を含有する一対の不純物領域を有し、前記第2のトランジスタのチャネル形成層としての機能を有する第1の層と、前記第1の層と同時に形成され且つ同じ材料であり、前記第1の層と離間し、前記不純物元素を含有し、前記第1のトランジスタの前記第2のゲートとしての機能を有する第2の層と、前記第1の層及び前記第2の層の上に設けられ、前記第2のトランジスタのゲート絶縁層としての機能を有する第1の絶縁層と、前記第1の絶縁層を介して前記第1の層に重畳し、前記第2のトランジスタのゲートとしての機能を有する第1の導電層と、前記第1の絶縁層を介して前記第2の層に重畳し、前記第1の層と異なる材料であり、前記第1のトランジスタのチャネル形成層としての機能を有する半導体層と、前記半導体層に電気的に接続され、前記第1のトランジスタのソース及びドレインの一方としての機能を有する第2の導電層と、前記第1の導電層及び前記半導体層に電気的に接続され、前記第1のトランジスタのソース及びドレインの他方としての機能を有する第3の導電層と、前記半導体層、前記第2の導電層、及び前記第3の導電層の上に設けられ、前記第1のトランジスタのゲート絶縁層としての機能を有する第2の絶縁層と、前記第2の絶縁層を介して前記半導体層に重畳し、前記第1のトランジスタの前記第1のゲートとしての機能を有する第4の導電層と、前記第2の絶縁層及び前記第4の導電層の上に設けられた第3の絶縁層と、前記第1の絶縁層乃至前記第3の絶縁層を貫通して設けられた第1の開口部を介して前記第1の層における一対の不純物領域の一方に電気的に接続され、前記第2の絶縁層及び前記第3の絶縁層を貫通して設けられた第2の開口部を介して第3の導電層に電気的に接続された第5の導電層と、を含む半導体記憶装置。I行Iは2以上の自然数J列Jは自然数に配列され、第1のゲート及び第2のゲートを有する第1のトランジスタ、並びに第2のトランジスタをそれぞれが備える複数のメモリセルを具備し、前記メモリセルは、それぞれ導電型を付与する不純物元素を含有する一対の不純物領域を有し、前記第2のトランジスタのチャネル形成層としての機能を有する第1の層と、前記第1の層と同時に形成され且つ同じ材料であり、前記第1の層と離間し、前記不純物元素を含有し、前記第1のトランジスタの前記第2のゲートとしての機能を有する第2の層と、前記第1の層及び前記第2の層の上に設けられ、前記第2のトランジスタのゲート絶縁層としての機能を有する第1の絶縁層と、前記第1の絶縁層を介して前記第1の層に重畳し、前記第2のトランジスタのゲートとしての機能を有する第1の導電層と、前記第1の絶縁層を介して前記第2の層に重畳し、前記第1の層と異なる材料であり、前記第1のトランジスタのチャネル形成層としての機能を有する半導体層と、前記半導体層に電気的に接続され、前記第1のトランジスタのソース及びドレインの一方としての機能を有する第2の導電層と、前記第1の導電層及び前記半導体層に電気的に接続され、前記第1のトランジスタのソース及びドレインの他方としての機能を有する第3の導電層と、前記半導体層、前記第2の導電層、及び前記第3の導電層の上に設けられ、前記第1のトランジスタのゲート絶縁層としての機能を有する第2の絶縁層と、前記第2の絶縁層を介して前記半導体層に重畳し、前記第1のトランジスタの前記第1のゲートとしての機能を有する第4の導電層と、を含み、同じ列に配置されるメモリセルにおいて、前記第1の層は、同じ層である半導体記憶装置。請求項5において、前記同じ列に配置されるメモリセルにおいて、k行目kは2以上I以下の自然数のメモリセルの前記第2の導電層は、k-1行目のメモリセルの半導体層に電気的に接続される半導体記憶装置。請求項4乃至請求項6のいずれか一項において、前記第1の層及び前記第2の層は、シリコンを含む層であり、前記半導体層は、酸化物半導体層である半導体記憶装置。請求項4乃至請求項7のいずれか一項において、前記第3の導電層は、前記第1の導電層に接する半導体記憶装置。しかしながら、特許文献1に示すような従来の半導体装置は、メモリトランジスタにデータが書き込まれた後に、電荷のリークによりデータが消失してしまうといった問題があった。データの記憶が可能な半導体装置において、データの保持期間は、より長いことが望ましい。また、従来の半導体装置は、動作させるために必要な電圧が高いため、消費電力が大きく、また、印加される電圧により記憶素子が劣化してしまうといった問題があった。また、従来の半導体装置では、データの書き込みの際に、メモリトランジスタにおいてトンネル電流が生じ、記憶素子が劣化するため、繰り返しデータを書き込むと、記憶素子にデータが書き込めなくなるといった問題があった。本発明の一態様では、半導体装置又は半導体記憶装置におけるデータの保持期間を長くすることを課題の一つとする。また、本発明の一態様では、消費電力を低減することを課題の一つとする。また、本発明の一態様では、記憶素子へのデータの書き込み可能回数を増やすことを課題の一つとする。本発明の一態様は、選択トランジスタ及び出力トランジスタを備える記憶回路を有し、該選択トランジスタは、第1のゲート及び第2のゲートを有するものである。第1のゲート及び第2のゲートの電圧により選択トランジスタの閾値電圧を必要に応じて調整し、選択トランジスタがオフ状態のときに選択トランジスタのソース及びドレインの間に流れる電流を極力少なくし、記憶回路におけるデータの保持時間を長くすることを図る。さらに、本発明の一態様において、上記出力トランジスタのチャネル形成層と上記選択トランジスタのゲートとしての機能を有する層は、同じ材料である。これにより、同一工程により上記出力トランジスタのチャネル形成層と上記選択トランジスタのゲートとしての機能を有する層とを形成することを可能にし、製造工程数の増加の抑制を図る。本発明の一態様は、I行Iは2以上の自然数J列Jは自然数に配列され、第1のゲート及び第2のゲートを有する第1のトランジスタ、並びに第2のトランジスタをそれぞれが備える複数のメモリセルを具備し、メモリセルは、それぞれ導電型を付与する不純物元素を含有する一対の不純物領域を有し、第2のトランジスタのチャネル形成層としての機能を有する第1の層と、第1の層と同時に形成され且つ同じ材料であり、第1の層と離間し、不純物元素を含有し、第1のトランジスタの第2のゲートとしての機能を有する第2の層と、第1の層及び第2の層の上に設けられ、第2のトランジスタのゲート絶縁層としての機能を有する第1の絶縁層と、第1の絶縁層を介して第1の層に重畳し、第2のトランジスタのゲートとしての機能を有する第1の導電層と、第1の絶縁層を介して第2の層に重畳し、第1の層と異なる材料であり、第1のトランジスタのチャネル形成層としての機能を有する半導体層と、半導体層に電気的に接続され、第1のトランジスタのソース及びドレインの一方としての機能を有する第2の導電層と、第1の導電層及び半導体層に電気的に接続され、第1のトランジスタのソース及びドレインの他方としての機能を有する第3の導電層と、半導体層、第2の導電層、及び第3の導電層の上に設けられ、第1のトランジスタのゲート絶縁層としての機能を有する第2の絶縁層と、第2の絶縁層を介して半導体層に重畳し、第1のトランジスタの第1のゲートとしての機能を有する第4の導電層と、第2の絶縁層及び第4の導電層の上に設けられた第3の絶縁層と、第1の絶縁層乃至第3の絶縁層を貫通して設けられた第1の開口部を介して第1の層における一対の不純物領域の一方に電気的に接続され、第2の絶縁層及び第3の絶縁層を貫通して設けられた第2の開口部を介して第3の導電層に電気的に接続された第5の導電層と、を含む半導体記憶装置である。本発明の一態様は、I行Iは2以上の自然数J列Jは自然数に配列され、第1のゲート及び第2のゲートを有する第1のトランジスタ、並びに第2のトランジスタをそれぞれが備える複数のメモリセルを具備し、メモリセルは、導電型を付与する不純物元素を含有する一対の不純物領域を有し、第2のトランジスタのチャネル形成層としての機能を有する第1の層と、第1の層と同時に形成され且つ同じ材料であり、第1の層と離間し、不純物元素を含有し、第1のトランジスタの第2のゲートとしての機能を有する第2の層と、第1の層及び第2の層の上に設けられ、第2のトランジスタのゲート絶縁層としての機能を有する第1の絶縁層と、第1の絶縁層を介して第1の層に重畳し、第2のトランジスタのゲートとしての機能を有する第1の導電層と、第1の絶縁層を介して第2の層に重畳し、第1の層と異なる材料であり、第1のトランジスタのチャネル形成層としての機能を有する半導体層と、半導体層に電気的に接続され、第1のトランジスタのソース及びドレインの一方としての機能を有する第2の導電層と、第1の導電層及び半導体層に電気的に接続され、第1のトランジスタのソース及びドレインの他方としての機能を有する第3の導電層と、半導体層、第2の導電層、及び第3の導電層の上に設けられ、第1のトランジスタのゲート絶縁層としての機能を有する第2の絶縁層と、第2の絶縁層を介して半導体層に重畳し、第1のトランジスタの第1のゲートとしての機能を有する第4の導電層と、を含み、同じ列に配置されるメモリセルにおいて、第1の層が同じ層の半導体記憶装置である。本発明の一態様により、半導体装置又は半導体記憶装置におけるデータ保持期間を長くすることができる。また、本発明の一態様により、製造工程数の増加を抑制することができる。本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。また、構成要素の混同を避けるために第1、第2などの序数を付しているが、各構成要素の数は、序数の数に限定されない。実施の形態1本実施の形態では、一定期間データを記憶することが可能な記憶回路を具備する半導体装置の例について説明する。なお、記憶回路とは、一定期間データとなる電荷を保持することが可能な回路のことをいう。本実施の形態における半導体装置の一例は、記憶回路を具備する。さらに、記憶回路の例について、図1を用いて説明する。まず、本実施の形態の半導体装置における記憶回路の回路構成例について、図1Aを用いて説明する。図1Aに示す記憶回路は、トランジスタ111と、トランジスタ112と、を備える。なお、半導体装置において、トランジスタは、2つの端子と、印加される電圧により該2つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、2つの電流端子のそれぞれを第1の電流端子及び第2の電流端子ともいう。また、半導体装置において、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第1の電流端子は、ソース及びドレインの一方であり、第2の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。また、一般的に電圧とは、ある二点間における電位の差電位差ともいうのことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルトVで表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位基準電位ともいうとの電位差を、該一点の電圧として用いる場合がある。トランジスタ111は、ソース、ドレイン、第1のゲート、及び第2のゲートを有する。第1のゲート又は第2のゲートの電圧により、トランジスタ111の閾値電圧電圧Vthともいうが制御される。例えば、トランジスタ111がN型トランジスタの場合、トランジスタ111の第2のゲートの電圧が低くなるほど、トランジスタ111の閾値電圧が正の方向にシフトする。トランジスタ111は、記憶回路にデータを入力するか否かを選択する選択トランジスタとしての機能を有する。トランジスタ111としては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。上記酸化物半導体層は、シリコンよりバンドギャップが高く、真性I型ともいう、又は実質的に真性である半導体層であり、キャリアの数が極めて少なく、キャリア濃度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅1μmあたり10aA1×10-17A以下、好ましくはチャネル幅1μmあたり1aA1×10-18A以下、さらには好ましくはチャネル幅1μmあたり10zA1×10-20A以下、さらに好ましくはチャネル幅1μmあたり1zA1×10-21A以下、さらに好ましくはチャネル幅1μmあたり100yA1×10-22A以下である。また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトランジスタは、温度が変化した場合であっても、オフ電流が低い。例えばトランジスタの温度が150°Cであっても、オフ電流を、チャネル幅1μmあたり100zAとすることもできる。また、上記酸化物半導体層としては、例えば層表面に垂直に配向c軸配向ともいうした結晶を含む酸化物半導体層を用いることもできる。例えば、基板温度を100°C以上500°C以下にして酸化物半導体膜を成膜し、その後加熱処理を行い、酸化物半導体層を形成することにより、層表面に垂直に配向した結晶を含む酸化物半導体層を形成することができる。また、酸化物半導体層は複数の酸化物半導体層の積層であってもよい。上記層表面に垂直に配向した結晶を含む酸化物半導体層を用いることにより、例えば光によるトランジスタの電気特性の変化を抑制することができる。トランジスタ112のゲートは、トランジスタ111のソース又はドレインに接続される。なお、本明細書において、2つ以上の構成要素が電気的に接続されていれば、該2つ以上の構成要素が接続されているとみなすことができる。トランジスタ112としては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層を含むトランジスタを用いることができる。次に、図1Aに示す記憶回路の駆動方法例について説明する。データを記憶回路に書き込む場合、まずトランジスタ111をオン状態にする。例えば、トランジスタ111における第1のゲート電圧及び第2のゲート電圧を所定の値に設定することにより、トランジスタ111をオン状態にすることができる。トランジスタ111がオン状態のとき、トランジスタ111のソース及びドレインを介してトランジスタ112のゲートにデータ信号が入力され、トランジスタ112のゲートの電圧は、入力されるデータ信号の電圧と同等の値になる。その後、トランジスタ111をオフ状態にする。このとき、トランジスタ111のソース及びドレインの間に流れる電流は、少ないほど好ましい。そこで、トランジスタ111の第2のゲートの電圧を所定の値にし、トランジスタ111の閾値電圧を調整し、トランジスタ111がオフ状態のときにトランジスタ111のソース及びドレインの間に流れる電流を極力少なくする。上記トランジスタ111の閾値電圧の調整例について、図1Bを用いて説明する。図1Bに示すように、例えばトランジスタ111の第2のゲートの電圧が接地電位GNDと同等の値のとき、トランジスタ111の第1のゲート及びソースの間に印加される電圧電圧Vgsともいうと、トランジスタ111のソース及びドレインの間に流れる電流電流Idともいうとの関係が曲線130で表されるとする。このとき、トランジスタ111の閾値電圧は、Vth_Aである。一方、トランジスタ111の第2のゲートの電圧を所定の値の電圧VAとしたとき、電圧Vgsと電流Idとの関係は、曲線131で表すことができる。このとき、トランジスタ111の閾値電圧は、電圧Vth_Aより正に大きい値の電圧Vth_Bである。以上のように、トランジスタ111の第2のゲートの電圧を調整することにより、トランジスタ111の閾値電圧を調整することができる。さらに、トランジスタ112のソース及びドレインの間の抵抗値は、トランジスタ112のゲートの電圧に応じて決まる。よって、トランジスタ112のソース及びドレインの一方の電圧を所定の値の電圧VBにしたときに、トランジスタ112のソース及びドレインの間に流れる電流に応じて設定されるトランジスタ112のソース及びドレインの他方の電圧をデータとして記憶回路から読み出すこともできる。また、トランジスタ112のソース及びドレインの他方の電圧をデータとして記憶回路から複数回読み出すこともできる。さらに、図1Aに示す記憶回路の構造例について、図1Cを用いて説明する。図1Cは、図1Aに示す記憶回路の構造例を示す模式図である。なお、図1Cでは、出力トランジスタがトップゲート型のトランジスタである場合について説明するが、これに限定されず、出力トランジスタをボトムゲート型のトランジスタとしてもよい。図1Cに示す記憶回路は、半導体層152aと、半導体層152bと、絶縁層153と、導電層154と、絶縁層155と、導電層157aと、導電層157bと、絶縁層158と、導電層159と、を含む。なお、必ずしも絶縁層155を設けなくてもよい。半導体層152a及び半導体層152bのそれぞれは、絶縁層151を介して基板150の一平面に設けられる。基板150としては、例えばガラス基板、石英基板、半導体基板、又はプラスチック基板を用いることができる。絶縁層151としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層151に適用可能な材料の層の積層により絶縁層151を構成することもできる。なお、絶縁層151に基板150からの不純物元素の拡散を防止する機能を付加させることもできる。半導体層152aは、それぞれ不純物元素を含有する一対の不純物領域を有する。半導体層152aは、一対の不純物領域の間にチャネル形成領域が設けられ、記憶回路における出力トランジスタとしての機能を有するトランジスタのチャネルが形成される層チャネル形成層ともいうとしての機能を有する。不純物元素としては、N型の導電型を付与する不純物元素又はP型の導電型を付与する不純物元素が挙げられる。また、半導体層152aに不純物元素の濃度が異なる複数の不純物領域を設けてもよい。このとき、相対的に不純物元素の濃度の低い領域を低濃度不純物領域という。低濃度不純物領域を設けることにより局所的な電界の集中を抑制することができる。半導体層152aとしては、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体を含む層を用いることができる。半導体層152aとしては、例えば元素周期表における第14族の半導体シリコンなどを含有する半導体層を用いることができる。半導体層152bは、不純物元素を含有する。不純物元素としては、N型の導電型を付与する不純物元素又はP型の導電型を付与する不純物元素が挙げられる。半導体層152bは、記憶回路における選択トランジスタとしての機能を有するトランジスタの第2のゲートとしての機能を有する。なお、トランジスタの第2のゲートとしての機能を有する導電層を第2のゲート電極又は第2のゲート配線ともいう。半導体層152bとしては、半導体層152aと同じ材料の層を用いることができる。例えば、絶縁層151の上に半導体層152a及び半導体層152bに適用可能な材料の半導体層を形成する。さらに、上記半導体層の一部をエッチングすることにより、半導体層152aとなる半導体層及び半導体層152bとなる半導体層を形成する。さらに、半導体層152aとなる半導体層の一部、及び半導体層152bとなる半導体層に不純物元素を添加することにより、同一工程で同一の膜から半導体層152a及び半導体層152bを形成することができる。なお、半導体層152bは、導電型を付与する不純物元素を導電層として機能できる程度に含むため、導電層とみなすことができる。絶縁層153は、半導体層152a及び半導体層152bの上に設けられる。絶縁層153は、記憶回路における出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。絶縁層153としては、例えば絶縁層151に適用可能な材料の層、若しくはポリイミド又はアクリルなどの有機絶縁材料などを用いることができる。また、絶縁層153に適用可能な材料の層の積層により絶縁層153を構成してもよい。なお、基板150として半導体基板を用いる場合には、絶縁層151、半導体層152a、及び半導体層152bを設けずに、互いに絶縁分離され、半導体層152aに相当する第1の半導体領域及び半導体層152bに相当する第2の半導体領域を含む半導体基板を用い、第1の半導体領域及び第2の半導体領域の上に絶縁層153を形成してもよい。導電層154は、絶縁層153を介して半導体層152aチャネル形成領域一対の不純物領域の間の領域を含むに重畳する。導電層154は、記憶回路における出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。導電層154としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料を含む材料の層を用いることができる。また、導電層154に適用可能な材料の層の積層により、導電層154を構成することもできる。絶縁層155は、絶縁層153の上に設けられる。絶縁層155を設けることにより、例えば導電層154による段差を平坦化することができ、上部への層の形成が容易になる。絶縁層155としては、例えば絶縁層151に適用可能な材料の層を用いることができる。また、絶縁層155に適用可能な材料の層の積層により絶縁層155を構成してもよい。半導体層156は、絶縁層153及び絶縁層155を介して半導体層152bに重畳する。半導体層156は、記憶回路における選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。半導体層156としては、例えばIn系酸化物、Sn系酸化物、又はZn系酸化物などを用いることができる。上記金属酸化物としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。四元系金属酸化物としては、例えばIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、又はIn-Hf-Al-Zn系酸化物などを用いることができる。三元系金属酸化物としては、例えばIn-Ga-Zn系酸化物IGZOともいう、In-Sn-Zn系酸化物ITZOともいう、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、はIn-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、又はIn-Lu-Zn系酸化物などを用いることができる。二元系金属酸化物としては、例えばIn-Zn系酸化物IZOともいう、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Sn系酸化物、又はIn-Ga系酸化物などを用いることができる。In-Zn-O系金属酸化物を用いる場合、例えば、In:Zn=50:1乃至In:Zn=1:2モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=1:4、好ましくはIn:Zn=20:1乃至In:Zn=1:1モル数比に換算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2、さらに好ましくはIn:Zn=15:1乃至In:Zn=1.5:1モル数比に換算するとIn2O3:ZnO=15:2乃至In2O3:ZnO=3:4の組成比である酸化物ターゲットを用いてIn-Zn-O系金属酸化物の半導体層を形成することができる。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=P:Q:Rのとき、R>1.5PQとする。Inの量を多くすることにより、トランジスタの移動度を向上させることができる。また、酸化物半導体としては、InLO3ZnOmmは0より大きい数で表記される材料を用いることもできる。InLO3ZnOmのLは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。導電層157aは、半導体層156に電気的に接続される。導電層157aは、記憶回路における選択トランジスタとしての機能を有するトランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。導電層157aとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料を含む層を用いることができる。また、導電層157aとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnOなどの金属酸化物、又はシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる。また、導電層157aに適用可能な材料の層の積層により、導電層157aを構成することもできる。導電層157bは、導電層154及び半導体層156に電気的に接続される。なお、図1Cでは、導電層157bが導電層154に接している。必ずしもこれに限定されないが、導電層157bが導電層154に接する構造にすることにより、開口部を有する絶縁層の開口部を介して導電層157bが導電層154に電気的に接続される場合と比較してコンタクト面積を大きくすることができるため、コンタクト抵抗を低減することができる。導電層157bは、記憶回路における選択トランジスタとしての機能を有するトランジスタのソース及びドレインの他方としての機能を有する。導電層157bとしては、例えば導電層157aと同じ材料の層を用いることができる。また、導電層157aに適用可能な材料の層の積層により、導電層157bを構成することもできる。例えば、導電層154、絶縁層155、及び半導体層156の上に、導電層157a及び導電層157bに適用可能な材料の導電層を形成する。さらに、上記導電層の一部をエッチングすることにより、同一工程で同一の層から導電層157a及び導電層157bを形成することができる。絶縁層158は、半導体層156、導電層157a、及び導電層157bの上に設けられる。絶縁層158は、記憶回路における選択トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。絶縁層158としては、絶縁層151に適用可能な材料の層を用いることができる。また、絶縁層151に適用可能な材料の層の積層により、絶縁層158を構成することもできる。また、絶縁層158としては、元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。半導体層156が第13族元素を含む場合に、半導体層156に接する絶縁層として第13族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。第13族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上の物質のことをいう。例えば、AlOxx=3α、αは0より大きく1より小さい値、GaOx、又はGaXAl2-XO3αXは0より大きく2より小さい値、αは0より大きく1より小さい値で表記される材料を用いることもできる。例えば、絶縁層158として、酸化ガリウムを含む絶縁層を用いることにより、絶縁層158と、半導体層156との界面における水素又は水素イオンの蓄積を低減することができる。また、例えば、絶縁層158として、酸化アルミニウムを含む絶縁層を用いることにより、絶縁層158と、半導体層156との界面における水素又は水素イオンの蓄積を低減することができる。また、酸化アルミニウムを含む絶縁層は、水が通りにくいため、酸化アルミニウムを含む絶縁層を用いることにより、該絶縁層を介して酸化物半導体層への水の侵入を抑制することができる。また、例えば、複数のGaOxで表記される酸化ガリウムを含む層の積層により絶縁層158を構成してもよい。また、GaOxで表記される酸化ガリウムを含む絶縁層及びAlOxで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層158を構成してもよい。導電層159は、絶縁層158を介して半導体層156に重畳する。導電層159は、記憶回路における選択トランジスタとしての機能を有するトランジスタの第1のゲートとしての機能を有する。なお、トランジスタの第1のゲートとしての機能を有する導電層を第1のゲート電極又は第1のゲート配線ともいう。導電層159としては、導電層157aに適用可能な材料の層を用いることができる。また、導電層159に適用可能な材料の層の積層により、導電層159を構成してもよい。以上が図1Aに示す記憶回路の構造例である。図1を用いて説明したように、本実施の形態における半導体装置の一例は、記憶回路を具備する構成である。さらに、本実施の形態における半導体装置の一例の上記記憶回路は、電界効果トランジスタである選択トランジスタ及び出力トランジスタを少なくとも備える構成である。さらに、本実施の形態における半導体装置の一例の上記記憶回路において、選択トランジスタは、第1のゲートと、第2のゲートと、を有する構成である。さらに、本実施の形態における半導体装置の一例の上記記憶回路は、選択トランジスタにおける第2のゲートとしての機能を有し、出力トランジスタのチャネル形成層としての機能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成である。上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力してデータを書き込むことができるため、データの書き込み可能回数を増やすことができる。また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタのチャネル形成層としての機能を有する半導体層と、選択トランジスタの第2のゲートとしての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制することができ、製造コストの増加を抑制することができる。実施の形態2本実施の形態では、上記実施の形態における半導体装置の一例として、NOR型の半導体記憶装置の例について説明する。本実施の形態における半導体記憶装置の例は、I行Iは2以上の自然数J列Jは自然数にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図2を用いて説明する。まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図2Aを用いて説明する。図2Aに示すメモリセルアレイは、i行iは3以上の自然数j列jは3以上の自然数のマトリクス状に配列された複数のメモリセル200と、i本のワード線WLワード線WL_1乃至ワード線WL_iと、i本の容量線CL容量線CL_1乃至容量線CL_iと、i本のゲート線BGLゲート線BGL_1乃至ゲート線BGL_iと、j本のビット線BLビット線BL_1乃至ビット線BL_jと、ソース線SLと、を具備する。さらに、MMはi以下の自然数行NNはj以下の自然数列目のメモリセル200メモリセル200M,Nともいうは、トランジスタ211M,Nと、容量素子213M,Nと、トランジスタ212M,Nと、を備える。なお、半導体記憶装置において、容量素子は、第1の容量電極、第2の容量電極、並びに第1の容量電極及び第2の容量電極に重畳する誘電体層により構成される。容量素子は、第1の容量電極及び第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。トランジスタ211M,Nは、Nチャネル型トランジスタであり、ソース、ドレイン、第1のゲート、及び第2のゲートを有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ211をNチャネル型トランジスタにしなくてもよい。トランジスタ211M,Nのソース及びドレインの一方は、ビット線BL_Nに接続され、トランジスタ211M,Nの第1のゲートは、ワード線WL_Mに接続され、トランジスタ211M,Nの第2のゲートは、ゲート線BGL_Mに接続される。トランジスタ211M,Nのソース及びドレインの一方がビット線BL_Nに接続される構成にすることにより、1個以上のメモリセルから選択的にデータを読み出すことができる。トランジスタ211M,Nは、メモリセル200M,Nにおいて選択トランジスタとしての機能を有する。トランジスタ211M,Nとしては、例えば上記実施の形態1の半導体装置におけるトランジスタ111に適用可能な酸化物半導体層を含むトランジスタを用いることができる。トランジスタ212M,Nは、Pチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ212をPチャネル型トランジスタにしなくてもよい。トランジスタ212M,Nのソース及びドレインの一方は、ソース線SLに接続され、トランジスタ212M,Nのソース及びドレインの他方は、ビット線BL_Nに接続され、トランジスタ212M,Nのゲートは、トランジスタ212M,Nのソース及びドレインの他方に接続される。トランジスタ212M,Nは、メモリセル200M,Nにおいて、出力トランジスタとしての機能を有する。トランジスタ212M,Nとしては、上記実施の形態1の半導体装置におけるトランジスタ112に適用可能な第14族の半導体シリコンなどを含有する半導体層を含むトランジスタを用いることができる。容量素子213M,Nの第1の容量電極は、容量線CL_Mに接続され、容量素子213M,Nの第2の容量電極は、トランジスタ211M,Nのソース及びドレインの他方に接続される。容量素子213M,Nは、保持容量としての機能を有する。ワード線WL_1乃至ワード線WL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ビット線BL_1乃至ビット線BL_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。容量線CL_1乃至容量線CL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ゲート線BGL_1乃至ゲート線BGL_iのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。ゲート線駆動回路は、例えばダイオード及び容量素子を備える回路により構成される。このとき、上記容量素子の第1の容量電極は、上記ダイオードのアノード及びゲート線BGLに電気的に接続される。さらに、図2Aに示すメモリセルアレイの駆動方法例について、図2Bを用いて説明する。図2Bは、図2Aに示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例として1行1列目のメモリセル2001,1と2行2列目のメモリセル2002,2に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明する。なお、図2Bに示すタイミングチャートの中で、電圧Vhは、トランジスタ211の閾値電圧より大きい電圧であり、また斜線部は、電圧が電圧Vh又は接地電位GNDと同等の値のいずれの場合でもよい部分である。まず、図2Bにおける期間t21に示すように、ワード線WL_1の電圧を電圧Vhにする。このとき、容量線CL_1の電圧を接地電位GNDと同等の値にする。また、ワード線WL_1以外のワード線WLの電圧を基準電位である接地電位GNDと同等の値にし、容量線CL_1以外の容量線CLの電圧を電圧Vhにする。また、ソース線SLの電圧を接地電位GNDと同等の値にする。このとき、1行目のメモリセル200メモリセル2001,1乃至メモリセル2001,jにおいて、トランジスタ2111,1乃至トランジスタ2111,jがオン状態になる。トランジスタ2111,1乃至トランジスタ2111,jがオン状態のとき、トランジスタ2111,1を介してビット線BL_1からトランジスタ2121,1のゲート及び容量素子2131,1の第2の容量電極にメモリデータ信号が入力される。このとき、トランジスタ2121,1のゲート及び容量素子2131,1の第2の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、1行1列目のメモリセル2001,1は、書き込み状態になる。ここでは、一例としてビット線BL_1の電圧が接地電位GNDと同等の値であるとする。1行1列目のメモリセル2001,1を含む1行目のメモリセル200にデータが書き込まれた後、ワード線WL_1の電圧を接地電位GNDと同等の値にし、容量線CL_1の電圧を例えば接地電位GNDのままにする。このとき、ワード線WL_1以外のワード線WLの電圧は接地電位GNDと同等の値であり、容量線CL_1以外の容量線CLの電圧を例えば電圧Vhのままにする。また、1行目のゲート線BGL_1の電圧をVlにする。電圧Vlは、接地電位GND以下の値の電圧である。このとき、トランジスタ2111,1乃至トランジスタ2111,jは、オフ状態になる。さらに、トランジスタ2111,1乃至トランジスタ2111,jの閾値電圧は、正の値になる。よって、容量素子2131,1乃至容量素子2131,jの第2の容量電極の電圧及びトランジスタ2121,1乃至トランジスタ2121,jのゲートの電圧は、一定期間保持される。次に、図2Bにおける期間t22に示すように、ワード線WL_2の電圧を電圧Vhにし、容量線CL_2の電圧を接地電位GNDと同等の値にする。このとき、ワード線WL_2以外のワード線WLの電圧を接地電位GNDと同等の値にし、容量線CL_2以外の容量線CLの電圧を電圧Vhにする。また、ソース線SLの電圧を接地電位GNDと同等の値にする。このとき、2行目のメモリセル200メモリセル2002,1乃至メモリセル2002,jにおいて、トランジスタ2112,1乃至トランジスタ2112,jがオン状態になる。トランジスタ2112,1乃至トランジスタ2112,jがオン状態のとき、トランジスタ2112,2を介してビット線BL_2からトランジスタ2122,2のゲート及び容量素子2132,2の第2の容量電極にメモリデータ信号が入力される。このとき、トランジスタ2122,2のゲート及び容量素子2132,2の第2の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、2行2列目のメモリセル2002,2は、書き込み状態になる。ここでは、一例としてビット線BL_2の電圧が接地電位GNDと同等の値であるとする。2行1列目のメモリセル2002,1を含む2行目のメモリセル200にデータが書き込まれた後、ワード線WL_2の電圧を接地電位GNDと同等の値にし、容量線CL_2の電圧を例えば接地電位GNDと同等の値にする。このとき、ワード線WL_2以外のワード線WLの電圧は接地電位GNDと同等の値であり、容量線CL_2以外の容量線CLの電圧を例えば電圧Vhにする。また、ゲート線BGL_2の電圧をVlにする。また、ビット線BL_1及びビットBL_2の電圧は、接地電位GNDと同等の値であるとする。このとき、トランジスタ2112,1乃至トランジスタ2112,jは、オフ状態になる。さらに、トランジスタ2112,1乃至トランジスタ2112,jの閾値電圧は、正の値になる。よって、容量素子2132,1乃至容量素子2132,jの第2の容量電極の電圧及びトランジスタ2122,1乃至トランジスタ2122,jのゲートの電圧は、一定期間保持される。さらに、図2Bにおける期間t23に示すように、ソース線SLの電圧を電圧Vrにし、容量線CL_1の電圧を接地電位GNDと同等の値にする。このとき、ワード線WL_1乃至ワード線WL_iの電圧を接地電位GNDと同等の値にし、容量線CL_1以外の容量線CLの電圧を電圧Vhにする。電圧Vrは、接地電位GND以上電圧Vh以下の値の電圧である。このとき、1行1列目のメモリセル2001,1において、トランジスタ2121,1のソース及びドレインの間の抵抗値は、トランジスタ2121,1のゲートの電圧に応じた値になる。よって、トランジスタ2121,1のゲートの電圧に応じた値の電圧がデータとしてビット線BL_1を介して出力されることにより、メモリセル2001,1からデータが読み出される。次に、図2Bにおける期間t24に示すように、ソース線SLの電圧を電圧Vrにし、容量線CL_2の電圧を接地電位GNDと同等の値にする。このとき、ワード線WL_1乃至ワード線WL_iの電圧を接地電位GNDと同等の値にし、容量線CL_2以外の容量線CLの電圧を電圧Vhにする。このとき、2行2列目のメモリセル2002,2において、トランジスタ2122,2のソース及びドレインの間の抵抗値は、トランジスタ2122,2のゲートの電圧に応じた値になる。よって、トランジスタ2122,2のゲートの電圧に応じた値の電圧がデータとしてビット線BL_1を介して出力されることにより、メモリセル2002,2からデータが読み出される。以上が図2Aに示すメモリセルアレイの駆動方法例である。次に、図2Aに示すメモリセルアレイにおけるメモリセル200の構造例について、図3を用いて説明する。図3Aは、上面図であり、図3Bは、図3Aにおける線分A-Bの断面図である。図3A及び図3Bに示すメモリセルは、半導体層252aと、半導体層252bと、絶縁層253と、導電層254と、絶縁層255と、半導体層256と、導電層257aと、導電層257bと、絶縁層258と、導電層259aと、導電層259bと、絶縁層260と、導電層261と、を含む。なお、本実施の形態の半導体記憶装置において、必ずしも絶縁層255を設けなくてもよい。半導体層252a及び半導体層252bは、絶縁層251を介して基板250の一平面に設けられる。基板250としては、上記実施の形態1に示す基板150に適用可能な基板を用いることができる。絶縁層251としては、例えば酸化絶縁層を用いることができ、例えば酸化シリコン層又は酸化窒化シリコン層などを用いることができる。また、上記酸化絶縁層がハロゲンを含んでいてもよい。なお、絶縁層251に適用可能な材料の層を積層することにより絶縁層251を構成することもできる。半導体層252aは、一対の不純物領域を有する。半導体層252aは、一対の不純物領域の間にチャネル形成領域が設けられる。不純物元素としては、P型の導電型を付与する不純物元素が挙げられるが、これに限定されず、N型の導電型を付与する不純物元素を用いてよい。また、半導体層252aに不純物元素の濃度が異なる複数の不純物領域を設けてもよい。このとき、相対的に不純物元素の濃度の低い領域を低濃度不純物領域という。低濃度不純物領域を設けることにより局所的な電界の集中を抑制することができる。半導体層252aは、ソース線及び各メモリセルにおける出力トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。半導体層252bは、半導体層252aにおける不純物領域と同じ不純物元素を含む。半導体層252bは、半導体層252aと離間する。なお、半導体層252bは、導電型を付与する不純物元素を導電層として機能できる程度に含むため、導電層とみなすことができる。半導体層252bは、ゲート線BGL及び各メモリセルにおける選択トランジスタとしての機能を有するトランジスタの第2のゲートとしての機能を有する。半導体層252a及び半導体層252bとしては、例えば上記実施の形態における半導体層152a及び半導体層152bに適用可能な材料の層を用いることができる。絶縁層253は、半導体層252a及び半導体層252bの上に設けられる。絶縁層253は、各メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。絶縁層253としては、例えば上記実施の形態1における絶縁層151に適用可能な材料の層を用いることができる。また、絶縁層253に適用可能な材料の層の積層により絶縁層253を構成することもできる。導電層254は、絶縁層253を介して半導体層252aチャネル形成領域を含むに重畳する。なお、導電層254の側面をテーパにしてもよい。導電層254の側面をテーパにすることにより、上部の層を形成しやすくすることができる。導電層254は、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。導電層254としては、上記実施の形態1における導電層154に適用可能な材料の層を用いることができる。また、導電層254に適用可能な材料の層の積層により、導電層254を構成することもできる。絶縁層255は、絶縁層253の上に設けられる。絶縁層255を設けることにより、例えば導電層254による段差を平坦化することができ、上部への層の形成が容易になる。絶縁層255としては、例えば上記実施の形態1における絶縁層151に適用可能な材料の層を用いることができる。また、絶縁層255に適用可能な材料の層の積層により絶縁層255を構成してもよい。例えば、酸化窒化シリコン層、窒化酸化シリコン層、及び酸化シリコン層の積層により絶縁層255を構成することができる。半導体層256は、絶縁層253及び絶縁層255を介して半導体層252bに重畳する。半導体層256は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。半導体層256としては、例えば上記実施の形態1における半導体層156に適用可能な材料の層を用いることができる。導電層257aは、半導体層256に電気的に接続される。導電層257aは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの一方としての機能を有する。導電層257bは、導電層254及び半導体層256に電気的に接続される。また、導電層257bが導電層254に接する構造にすることにより、開口部を有する絶縁層の該開口部を介して導電層257bが導電層254に電気的に接続される場合と比較してコンタクト面積を大きくすることができるため、コンタクト抵抗を低減することができる。導電層257bは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの他方、及びメモリセルにおける保持容量としての機能を有する容量素子の第2の容量電極としての機能を有する。導電層257a及び導電層257bとしては、例えば上記実施の形態1における導電層157a及び導電層157bに適用可能な材料の層を用いることができる。また、導電層157a及び導電層157bに適用可能な材料の層の積層により、導電層257a及び導電層257bを構成することもできる。絶縁層258は、半導体層256、導電層257a、及び導電層257bの上に設けられる。絶縁層258は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲート絶縁層、及びメモリセルにおける保持容量としての機能を有する容量素子の誘電体層としての機能を有する。絶縁層258としては、上記実施の形態1における絶縁層158に適用可能な材料の絶縁層を用いることができる。また、絶縁層258に適用可能な材料の層の積層により絶縁層258を構成することもできる。導電層259aは、絶縁層258を介して導電層257bに重畳する。導電層259aは、メモリセルにおける保持容量としての機能を有する容量素子の第1の容量電極としての機能を有する。導電層259bは、絶縁層258を介して半導体層256に重畳する。導電層259bは、ワード線WL及びメモリセルにおける選択トランジスタとしての機能を有するトランジスタの第1のゲートとしての機能を有する。導電層259a及び導電層259bとしては、上記実施の形態1における導電層159に適用可能な材料の層を用いることができる。また、導電層259a及び導電層259bに適用可能な材料の層の積層により、導電層259a及び導電層259bを構成することもできる。絶縁層260は、絶縁層258、導電層259a、及び導電層259bの上に設けられる。絶縁層260としては、例えば絶縁層255に適用可能な材料の層を用いることができる。また、絶縁層260に適用可能な材料の層の積層により絶縁層260を構成することもできる。導電層261は、絶縁層258、及び絶縁層260に設けられた開口部を介して導電層257aに接し、絶縁層253、絶縁層255、絶縁層258、及び絶縁層260に設けられた開口部を介して半導体層252aにおける一対の不純物領域の一方に接する。導電層261は、メモリセルにおけるビット線BLとしての機能を有する。導電層261としては、例えば導電層254に適用可能な材料の層を用いることができる。また、導電層261に適用可能な材料の層の積層により導電層261を構成することもできる。また、導電層261の上に絶縁層を設け、該絶縁層の上に、該絶縁層に設けられた開口部を介して導電層261に電気的に接続された別の導電層を設けてもよい。なお、本実施の形態の半導体記憶装置におけるメモリセルでは、必要に応じて選択トランジスタとしての機能を有するトランジスタの閾値電圧を所望の値にシフトさせることができるように、第2のゲートに印加される電圧の値又は絶縁層255の膜厚が適宜設定される。次に、図3に示すメモリセルの作製方法例について、図4乃至図7を用いて説明する。図4乃至図7は、図3に示すメモリセルの作製方法例を示す断面図である。まず、図4Aに示すように、基板250を準備し、基板250の一平面に絶縁層251を形成し、絶縁層251を介して基板250の一平面に半導体層242を形成する。なお、予め基板250の上に酸化絶縁層又は窒化絶縁層を形成してもよい。基板250の一平面に絶縁層251及び半導体層242を形成する例について以下に説明する。例えば、基板250と、上面に絶縁層251を形成した半導体基板を準備する。例えば、熱酸化法、CVD法、又はスパッタリング法などにより、酸化物絶縁膜を形成することにより、酸化物絶縁層を形成することができる。例えば、熱酸化法における熱酸化処理により上記半導体基板の上に酸化シリコン膜を形成することにより酸化物絶縁層を形成することができる。さらに、半導体基板に電界で加速されたイオンでなるイオンビームを注入し、該半導体基板の表面から一定の深さの領域に、脆化領域を形成する。なお、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などを調節することにより上記脆化領域の深さを調節する。例えば、イオンドーピング装置又はイオン注入装置を用いて上記半導体基板にイオンを注入することができる。また、注入するイオンとしては、例えば水素又はヘリウムの一つ又は複数を用いることができる。例えば、イオンドーピング装置を用いて水素イオンを注入する場合、注入するイオンにおいて、H3の比率を高くすることにより、イオン注入の効率を高めることができる。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにすることが好ましい。さらに、半導体基板に設けられた絶縁層を介して基板250と半導体基板を貼り合わせる。なお、基板250にも絶縁層を設けた場合には、半導体基板に設けられた絶縁層及び基板250に設けられた絶縁層を介して基板250及び半導体基板を貼り合わせる。このとき、基板250及び半導体基板の間に設けられた絶縁層が絶縁層251となる。さらに、加熱処理を行い、脆化領域を劈開面として半導体基板を分離する。これにより、絶縁層251を介して基板250の一平面に半導体層242を形成することができる。なお、半導体層242の表面にレーザ光を照射することにより、半導体層242の表面の平坦性を向上させることができる。なお、半導体層242を形成後、半導体層242にP型又はN型の導電型を付与する不純物元素を添加してもよい。P型又はN型の導電型を付与する不純物元素を半導体層242に添加することにより、半導体層242を用いて作製されるトランジスタの閾値電圧の制御が容易になる。また、上記形成方法に限定されず、絶縁層251の上にCVD法を用いて多結晶、微結晶、非晶質の半導体層を形成することにより、半導体層242を形成してもよい。次に、図4Bに示すように、半導体層242の一部をエッチングすることにより、互いに離間する半導体層242a及び半導体層242bを形成する。例えば、フォトリソグラフィ工程により層又は膜の一部の上にレジストマスクを形成し、レジストマスクを用いて層又は膜の一部をエッチングすることができる。なお、この場合、エッチング後にレジストマスクを除去する。また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク多階調マスクともいうを用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、半導体記憶装置の作製に使用するレジストマスクの数を低減することができる。次に、図4Cに示すように、半導体層242a及び半導体層242bの上に絶縁層253を形成する。例えば、スパッタリング法やプラズマCVD法などを用いて絶縁層253に適用可能な材料の膜を形成することにより絶縁層253を形成することができる。また、絶縁層253に適用可能な材料の膜を積層させることにより絶縁層253を形成することもできる。また、高密度プラズマCVD法例えばμ波例えば、周波数2.45GHzのμ波を用いた高密度プラズマCVD法を用いて絶縁層253を形成することにより、絶縁層253を緻密にすることができ、絶縁層253の絶縁耐圧を向上させることができる。また、熱処理熱酸化処理や熱窒化処理など又は高密度プラズマ処理により絶縁層253を形成することができる。例えば、He、Ne、Ar、Kr、又はXeなどの希ガス、若しくは酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて高密度プラズマ処理を行うことができる。なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室で予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理逆スパッタともいうを行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質パーティクル、ごみともいうを除去することができる。また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。なお、絶縁層253を形成した後に半導体層242a及び半導体層242bの一部にP型又はN型の導電型を付与する不純物元素を添加してもよい。次に、図4Dに示すように、絶縁層253を介して少なくとも半導体層242aの一部の上に第1の導電膜を形成し、第1の導電膜の一部をエッチングすることにより導電層254を形成する。例えば、スパッタリング法を用いて導電層254に適用可能な材料の膜を形成することにより第1の導電膜を形成することができる。また、導電層254に適用可能な材料の膜を積層させ、第1の導電膜を形成することもできる。次に、図5Aに示すように、導電層254をマスクとしてP型又はN型の導電型を付与する不純物元素を半導体層242a及び半導体層242bに添加することにより、半導体層242aにおける導電層254と重畳する部分にチャネル形成領域を形成し、それ以外の部分に不純物領域を形成し、半導体層242bにおいて不純物領域を形成することにより、半導体層252a及び半導体層252bを形成する。次に、図5Bに示すように、絶縁層253及び導電層254の上に第3の絶縁膜を形成することにより絶縁層255を形成する。例えば、絶縁層253及び導電層254の上に酸化窒化シリコン膜を形成し、該酸化窒化シリコン膜の上に窒化酸化シリコン膜を形成し、該窒化酸化シリコン膜の上に酸化シリコン膜を形成することにより、絶縁層255を形成することができる。次に、図5Cに示すように、絶縁層255の一部を除去して導電層254の上面を露出させる。例えば、CMP化学的機械研磨処理やエッチング処理を行うことにより絶縁層255の一部を除去して導電層254の上面を露出させることができる。例えば、酸化窒化シリコン膜、窒化酸化シリコン膜、及び酸化シリコン膜を順に形成することにより絶縁層253を形成する場合には、CMP処理により窒化酸化シリコン膜の上面を露出させ、さらに、ドライエッチングにより導電層254の上面を露出させてもよい。次に、図5Dに示すように、絶縁層255の上に酸化物半導体膜を形成し、該酸化物半導体膜の一部をエッチングすることにより半導体層256を形成する。例えば、スパッタリング法を用いて半導体層256に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例えば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半導体膜を形成することができる。また、スパッタリングターゲットとして、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。また、作製される酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合相対密度ともいうは、90以上100以下、さらには95以上99.9であることが好ましい。相対密度の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。また、スパッタリング法を用いて酸化物半導体膜を形成する際に、基板250を減圧状態にし、基板250を100°C以上600°C以下、好ましくは200°C以上400°C以下に加熱してもよい。基板250を加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。次に、図6Aに示すように、導電層254、絶縁層255、及び半導体層256の上に第2の導電膜を形成し、第2の導電膜の一部をエッチングすることにより、導電層257a及び導電層257bを形成する。例えば、スパッタリング法などを用いて導電層257a及び導電層257bに適用可能な材料の膜を形成することにより第2の導電膜を形成することができる。また、導電層257a及び導電層257bに適用可能な材料の膜を積層させることにより第2の導電膜を形成することもできる。次に、図6Bに示すように、半導体層256に接するように絶縁層258を形成する。なお、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第2の導電膜を形成した後、第2の導電膜の一部をエッチングした後、又は絶縁層258を形成した後に例えば400°C以上750°C以下、又は400°C以上基板の歪み点未満の温度で加熱処理を行ってよい。なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGRTAGasRapidThermalAnnealing装置又はLRTALampRapidThermalAnnealing装置などのRTARapidThermalAnnealing装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体例えば窒素を用いることができる。また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下の雰囲気を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、半導体層256に酸素が供給され、半導体層256中の酸素欠乏に起因する欠陥を低減することができる。さらに、上記加熱処理とは別に、絶縁層258を形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行ってもよい。また、絶縁層258形成後、酸化物半導体膜形成後、選択トランジスタとしての機能を有するトランジスタのソース又はドレインとしての機能を有する導電層形成後、絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば2.45GHzの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層258を、化学量論的組成比より酸素が多い状態にする。これにより、絶縁層中の過剰な酸素が半導体層256に供給されやすくなる。よって、半導体層256中、又は絶縁層258と、半導体層256との界面における酸素欠陥を低減することができるため、半導体層256のキャリア濃度をより低減することができる。例えば、絶縁層258として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をGaOxにすることができる。また、絶縁層258として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をAlOxにすることができる。また、絶縁層258として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をGaxAl2-xO3αとすることができる。以上の工程により、半導体層256から、水素、水、水酸基、又は水素化物水素化合物ともいうなどの不純物を排除し、且つ半導体層256に酸素を供給することにより、半導体層256を高純度化させることができる。次に、図6Cに示すように、絶縁層258の上に第3の導電膜を形成し、第3の導電膜の一部をエッチングすることにより導電層259a及び導電層259bを形成する。例えば、スパッタリング法を用いて導電層259a及び導電層259bに適用可能な材料の膜を形成することにより第3の導電膜を形成することができる。また、導電層259a及び導電層259bに適用可能な材料の膜を積層させ、第3の導電膜を形成することもできる。次に、図7Aに示すように、絶縁層258、導電層259a、及び導電層259bの上に第5の絶縁膜を形成することにより絶縁層260を形成する。例えば、スパッタリング法やプラズマCVD法などを用いて絶縁層260に適用可能な材料の膜を形成することにより第5の絶縁膜を形成することができる。次に、図7Bに示すように、絶縁層253、絶縁層255、絶縁層258、及び絶縁層260の一部をエッチングすることにより、半導体層252aに達する第1の開口部を形成し、絶縁層258及び絶縁層260の一部をエッチングすることにより、導電層257aに達する第2の開口部を形成する。次に、図7Cに示すように、絶縁層260の上に、第1の開口部を介して半導体層252aにおける不純物領域に接するように、且つ第2の開口部を介して導電層257aに接するように第4の導電膜を形成することにより導電層261を形成する。例えば、スパッタリング法などを用いて導電層261に適用可能な材料の膜を形成することにより第4の導電膜を形成することができる。また、導電層261に適用可能な材料の膜を積層させることにより第4の導電膜を形成することもできる。以上が図3に示すメモリセルの作製方法例である。図2乃至図7を用いて説明したように、本実施の形態における半導体記憶装置の一例は、複数のメモリセルを具備するメモリセルアレイを具備する構成である。さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、電界効果トランジスタである選択トランジスタ及び出力トランジスタと、保持容量と、を少なくとも備える構成である。さらに、選択トランジスタは、チャネルが形成される酸化物半導体層を含み、該チャネルが形成される酸化物半導体層は、高純度化させることによりI型又は実質的にI型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅1μmあたりのオフ電流を10aA1×10-17A以下にすること、さらには、チャネル幅1μmあたりのオフ電流を1aA1×10-18A以下、さらにはチャネル幅1μmあたりのオフ電流を10zA1×10-20A以下、さらにはチャネル幅1μmあたりのオフ電流を1zA1×10-21A以下、さらにはチャネル幅1μmあたりのオフ電流を100yA1×10-22A以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのチャネル幅1μmあたりのオフ電流の下限値は、約10-30A/μmであると見積もられる。また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが好ましい。例えば、チャネルが形成される酸化物半導体層にナトリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、5×1016/cm3以下、さらには、1×1016/cm3以下、さらには1×1015/cm3以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、5×1015/cm3以下、さらには、1×1015/cm3以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるカリウムの濃度は、5×1015/cm3以下、さらには、1×1015/cm3以下であることが好ましい。例えば、ナトリウムは、酸化物半導体層に接する絶縁層が酸化物である場合、酸化物絶縁層内に入り、トランジスタの特性の劣化例えば閾値電圧のシフト、移動度の低下などが起こる。さらに、複数のトランジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度を少なくすることにより、アルカリ金属に起因するトランジスタの特性の劣化を抑制することができる。さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルにおいて、選択トランジスタは、第1のゲートと、第2のゲートと、を有する構成である。さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、選択トランジスタにおける第2のゲートとしての機能を有し、出力トランジスタのチャネル形成層としての機能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成である。上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくすることができる。よって、メモリセルにおけるデータの保持期間を長くすることができる。また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の半導体記憶装置より低くすることができるため、消費電力を低減することができる。また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力することによりデータを書き込むことができるため、データの書き込み可能回数を増やすことができる。また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタのチャネル形成層としての機能を有する半導体層と、選択トランジスタの第2のゲートとしての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制することができ、製造コストの増加を抑制することができる。実施の形態3本実施の形態では、上記実施の形態における半導体装置の一例として、NAND型の半導体記憶装置の例について説明する。本実施の形態における半導体記憶装置の例は、I行Iは2以上の自然数J列Jは自然数にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図8を用いて説明する。まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図8Aを用いて説明する。図8Aに示すメモリセルアレイは、i行iは3以上の自然数j列jは3以上の自然数にマトリクス状に配列された複数のメモリセル300と、i本のワード線WLワード線WL_1乃至ワード線WL_iと、i本の容量線CL容量線CL_1乃至容量線CL_iと、j本のゲート線BGLゲート線BGL_1乃至ゲート線BGL_jと、j本のビット線BLビット線BL_1乃至ビット線BL_jと、ソース線SLと、選択線SEL_Aと、選択線SEL_Bと、j個のトランジスタ301トランジスタ301_1乃至トランジスタ301_jと、j個のトランジスタ302トランジスタ302_1乃至トランジスタ302_jと、を具備する。なお、本実施の形態の半導体記憶装置において、選択線SEL_A、選択線SEL_B、i個のトランジスタ301、及びi個のトランジスタ302を必ずしも設けなくてもよい。トランジスタ301_NNはj以下の自然数のソース及びドレインの一方は、ビット線BL_Nに接続され、トランジスタ301_Nのゲートは、選択線SEL_Aに接続される。さらに、MMはi以下の自然数行N列目のメモリセル300メモリセル300M,Nともいうは、トランジスタ311M,Nと、容量素子313M,Nと、トランジスタ312M,Nと、を備える。トランジスタ311M,Nは、Nチャネル型トランジスタであり、ソース、ドレイン、第1のゲート、及び第2のゲートを有する。トランジスタ311M,Nの第1のゲートは、ワード線WL_Mに接続され、トランジスタ311M,Nの第2のゲートは、ゲート線BGL_Nに接続される。さらに、1行目のメモリセル300メモリセル3001,1乃至メモリセル300i,1において、トランジスタ3111,Nのソース及びドレインの一方は、ビット線BL_Nに接続される。また、K行目Kは2以上i-1以下の自然数のメモリセル300メモリセル300K,1乃至メモリセル300K,jにおいて、トランジスタ311のソース及びドレインの一方は、K-1行目のメモリセルメモリセル300K-1,1乃至メモリセル300K-1,jにおけるトランジスタ311のソース及びドレインの他方に接続される。また、i行目のメモリセル300メモリセル300i,1乃至メモリセル300i,jにおいて、トランジスタ311のソース及びドレインの一方は、i-1行目のメモリセルメモリセル300i-1,1乃至メモリセル300i-1,jにおけるトランジスタ311のソース及びドレインの他方に接続される。トランジスタ311M,Nは、メモリセル300M,Nにおいて選択トランジスタとしての機能を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ311をNチャネル型トランジスタにしなくてもよい。トランジスタ311M,Nとしては、例えば上記実施の形態1におけるトランジスタ111に適用可能な酸化物半導体層を含むトランジスタを用いることができる。トランジスタ312M,Nは、Nチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ312をNチャネル型トランジスタにしなくてもよい。トランジスタ312M,Nのゲートは、トランジスタ311M,Nのソース及びドレインの他方に接続される。さらに、1行目のメモリセル300メモリセル3001,1乃至メモリセル3001,jにおいて、トランジスタ3121,Nのソース及びドレインの一方は、トランジスタ301_Nのソース及びドレインの他方に電気的に接続される。また、K行目のメモリセル300メモリセル300K,1乃至メモリセル300K,jにおいて、トランジスタ312のソース及びドレインの一方は、K-1行目のメモリセルメモリセル300K-1,1乃至メモリセル300K-1,jにおけるトランジスタ312のソース及びドレインの他方に接続される。また、i行目のメモリセル300メモリセル300i,1乃至メモリセル300i,jにおいて、トランジスタ312のソース及びドレインの一方は、i-1行目のメモリセルメモリセル300i-1,1乃至メモリセル300i-1,jにおけるトランジスタ312のソース及びドレインの他方に接続される。トランジスタ312M,Nは、メモリセル300M,Nにおいて、出力トランジスタとしての機能を有する。トランジスタ312M,Nとしては、上記実施の形態1の半導体装置におけるトランジスタ112に適用可能な第14族の半導体シリコンなどを含有する半導体層を含むトランジスタを用いることができる。容量素子313M,Nの第1の容量電極は、容量線CL_Mに接続され、容量素子313M,Nの第2の容量電極は、トランジスタ311M,Nのソース及びドレインの他方に接続される。容量素子313M,Nは、保持容量としての機能を有する。トランジスタ302_Nのソース及びドレインの一方は、i行目のメモリセル300メモリセル300i,1乃至メモリセル300i,jにおけるトランジスタ312i,Nのソース及びドレインの他方に接続され、トランジスタ302_Nのソース及びドレインの他方は、ソース線SLに接続される。ワード線WL_1乃至ワード線WL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ビット線BL_1乃至ビット線BL_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。容量線CL_1乃至容量線CL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ゲート線BGL_1乃至ゲート線BGL_jのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。ゲート線駆動回路は、例えばダイオード及び容量素子を備える回路により構成される。このとき、上記容量素子の第1の容量電極は、上記ダイオードのアノード及びゲート線BGLに電気的に接続される。さらに、図8Aに示すメモリセルアレイの駆動方法例について、図8Bを用いて説明する。図8Bは、図8Aに示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例として1行1列目のメモリセル3001,1と2行2列目のメモリセル3002,2にデータを書き込み、その後書き込まれたデータを読み出す場合について説明する。なお、図8Bに示すタイミングチャートの中で、電圧Vhは、トランジスタ311の閾値電圧より大きい電圧である。まず、図8Bにおける期間t31に示すように、ワード線WL_1及びワード線WL_2の電圧を電圧Vhにし、選択線SEL_Aの電圧を基準電位である接地電位GNDと同等の値にし、選択線SEL_Bの電圧を電圧Vhにする。このとき、ワード線WL_1及びワード線WL_2以外のワード線WLの電圧を接地電位GNDと同等の値にし、容量線CL_1乃至容量線CL_iの電圧を接地電位GNDと同等の値にする。また、ソース線SLの電圧を接地電位GNDと同等の値にする。このとき、1行目のメモリセル300メモリセル3001,1乃至メモリセル3001,jにおいて、トランジスタ3111,1乃至トランジスタ3111,jがオン状態になり、2行目のメモリセル300メモリセル3002,1乃至メモリセル3002,jにおいて、トランジスタ3112,1乃至トランジスタ3112,jがオン状態になる。トランジスタ3111,1乃至トランジスタ3111,j及びトランジスタ3112,1乃至トランジスタ3112,jがオン状態のとき、トランジスタ3111,2及びトランジスタ3112,2を介してビット線BL_2からトランジスタ3122,2のゲート及び容量素子3132,2の第2の容量電極にメモリデータ信号が入力される。このとき、トランジスタ3122,2のゲート及び容量素子3132,2の第2の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、2行2列目のメモリセル3002,2は、書き込み状態になる。ここでは、一例としてビット線BL_2の電圧が電圧Vhであるとする。2行2列目のメモリセル3002,2を含む2行目のメモリセル300にデータが書き込まれた後、ワード線WL_2の電圧を接地電位GNDと同等の値にする。このとき、ワード線WL_3乃至ワード線WL_iの電圧は、接地電位GNDと同等の値であり、容量線CL_1乃至容量線CL_iの電圧は、接地電位GNDと同等の値である。また、2行目のゲート線BGL_2の電圧を電圧Vlにする。このとき、トランジスタ3112,1乃至トランジスタ3112,jは、オフ状態になる。さらに、トランジスタ3112,1乃至トランジスタ3112,jの閾値電圧は、正の値になる。よって、容量素子3132,1乃至容量素子3132,jの第2の容量電極の電圧及びトランジスタ3122,1乃至トランジスタ3122,jのゲートの電圧は、一定期間保持される。次に、図8Bにおける期間t32に示すように、ワード線WL_1の電圧を電圧Vhにする。このとき、ワード線WL_1以外のワード線WLの電圧を接地電位GNDと同等の値にし、容量線CL_1乃至容量線CL_iの電圧を接地電位GNDと同等の値にする。このとき、1行目のメモリセル300メモリセル3001,1乃至メモリセル3001,jにおいて、トランジスタ3111,1乃至トランジスタ3111,jがオン状態になる。トランジスタ3111,1乃至トランジスタ3111,jがオン状態のとき、トランジスタ3111,1を介してビット線BL_1からトランジスタ3121,1のゲート及び容量素子3131,1の第2の容量電極にメモリデータ信号が入力される。このとき、トランジスタ3121,1のゲート及び容量素子3131,1の第2の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、1行1列目のメモリセル3001,1は、書き込み状態になる。ここでは、一例として1行目のビット線BL_1の電圧が電圧Vhであるとする。1行1列目のメモリセル3001,1を含む1行目のメモリセル300にデータが書き込まれた後、ワード線WL_1の電圧を接地電位GNDと同等の値にする。このとき、ワード線WL_1以外のワード線WLの電圧は、接地電位GNDと同等の値であり、容量線CL_1乃至容量線CL_iの電圧は、接地電位GNDと同等の値である。また、1行目のゲート線BGL_1の電圧を電圧Vlにする。このとき、トランジスタ3111,1乃至トランジスタ3111,jは、オフ状態になる。さらに、トランジスタ3111,1乃至トランジスタ3111,jの閾値電圧は、正の値になる。よって、容量素子3131,1乃至容量素子3131,jの第2の容量電極の電圧及びトランジスタ3121,1乃至トランジスタ3121,jのゲートの電圧は、一定期間保持される。さらに、図8Bにおける期間t33に示すように、容量線CL_1の電圧を接地電位GNDと同等の値にし、選択線SEL_Aの電圧を電圧Vhにし、選択線SEL_Bの電圧を電圧Vhにする。このとき、ワード線WL_1乃至ワード線WL_iの電圧を接地電位GNDと同等の値にし、容量線CL_1以外の容量線CLの電圧を電圧Vhにする。また、ソース線SLの電圧は、接地電位GNDと同等の値である。なお、期間t33の前にビット線BL_1の電圧を電圧Vhにしておく。このとき、メモリセル3001,1乃至メモリセル300i,1において、トランジスタ312のソース及びドレインの間の抵抗値は、トランジスタ312のゲートの電圧に応じた値になる。さらに、メモリセル3001,1乃至メモリセル300i,1において、トランジスタ312がオン状態になると、ビット線BL_1の電圧が接地電位GNDと同等の値になり、ビット線BL_1の電圧がデータとして出力され、データが読み出される。次に、図8Bにおける期間t34に示すように、容量線CL_2の電圧を接地電位GNDと同等の値にし、選択線SEL_Aの電圧を電圧Vhにし、選択線SEL_Bの電圧を電圧Vhにする。このとき、ワード線WL_1乃至ワード線WL_iの電圧を接地電位GNDと同等の値にし、容量線CL_2以外の容量線CLの電圧を電圧Vhにする。また、ソース線SLの電圧は、接地電位GNDと同等の値である。なお、期間t34の前にビット線BL_2の電圧を電圧Vhにしておく。このとき、メモリセル3001,2乃至メモリセル300i,2において、トランジスタ312のソース及びドレインの間の抵抗値は、トランジスタ312のゲートの電圧に応じた値になる。さらに、メモリセル3001,2乃至メモリセル300i,2において、トランジスタ312がオン状態になると、ビット線BL_2の電圧が接地電位GNDと同等の値になり、ビット線BL_2の電圧がデータとして出力され、データが読み出される。以上が図8Aに示すメモリセルアレイの駆動方法例である。次に、図8Aに示すメモリセルアレイにおけるメモリセル300の構造例について、図9を用いて説明する。図9は、本実施の形態の半導体記憶装置におけるメモリセルの構造例を示す図であり、図9Aは、上面図であり、図9Bは、図9Aにおける線分C-Dの断面図である。なお、図9では、2つのメモリセルの構造例を示している。図9A及び図9Bに示すメモリセルは、半導体層352aと、半導体層352bと、絶縁層353と、導電層354と、絶縁層355と、半導体層356と、導電層357aと、導電層357bと、絶縁層358と、導電層359aと、導電層359bと、絶縁層360と、導電層361と、を含む。なお、本実施の形態の半導体記憶装置において、必ずしも絶縁層355を設けなくてもよい。半導体層352a及び半導体層352bは、絶縁層351を介して基板350の一平面に設けられる。基板350としては、上記実施の形態1に示す基板150に適用可能な基板を用いることができる。絶縁層351としては、上記実施の形態2に示す絶縁層251に適用可能な材料の層を用いることができる。なお、絶縁層351に適用可能な材料の層を積層することにより絶縁層351を構成することもできる。半導体層352aは、一対の不純物領域を有する。半導体層352aは、一対の不純物領域の間にチャネル形成領域が設けられる。また、半導体層352aに不純物元素の濃度が異なる複数の不純物領域を設けてもよい。さらに、同じ行に配置されるメモリセルにおいて、半導体層352aは、同じ層である。半導体層352aは、ソース線及び各メモリセルにおける出力トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。半導体層352bは、半導体層352aにおける不純物領域と同じ不純物元素を含む。半導体層352bは、半導体層352aと離間する。なお、半導体層352bは、導電型を付与する不純物元素を導電層として機能できる程度に含むため、導電層とみなすことができる。半導体層352bは、ゲート線BGL及び各メモリセルにおける選択トランジスタとしての機能を有するトランジスタの第2のゲートとしての機能を有する。半導体層352a及び半導体層352bとしては、例えば上記実施の形態1における半導体層152a及び半導体層152bに適用可能な材料の層を用いることができる。絶縁層353は、半導体層352a及び半導体層352bの上に設けられる。絶縁層353は、各メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。絶縁層353としては、例えば上記実施の形態1における絶縁層151に適用可能な材料の層を用いることができる。また、絶縁層151に適用可能な材料の層の積層により絶縁層353を構成することもできる。導電層354は、絶縁層353を介して半導体層352aチャネル形成領域を含むに重畳する。なお、導電層354の側面をテーパにしてもよい。導電層354の側面をテーパにすることにより、上部の層を形成しやすくすることができる。導電層354は、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。導電層354としては、上記実施の形態1における導電層154に適用可能な材料の層を用いることができる。また、導電層354に適用可能な材料の層の積層により、導電層354を構成することもできる。絶縁層355は、絶縁層353の上に設けられる。絶縁層355を設けることにより、例えば導電層354による段差を平坦化することができ、上部への層の形成が容易になる。絶縁層355としては、例えば上記実施の形態1における絶縁層151に適用可能な材料の層を用いることができる。また、絶縁層355に適用可能な材料の層の積層により絶縁層355を構成してもよい。例えば、酸化窒化シリコン層、窒化酸化シリコン層、及び酸化シリコン層の積層により絶縁層355を構成することができる。半導体層356は、絶縁層353及び絶縁層355を介して半導体層352bに重畳する。半導体層356は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。半導体層356としては、例えば上記実施の形態1における半導体層156に適用可能な材料の層を用いることができる。導電層357aは、半導体層356に電気的に接続される。さらに、同じ列に配置されるメモリセルにおいて、k行目kは2以上I以下の自然数のメモリセルの導電層357aは、k-1行目のメモリセルの半導体層356に電気的に接続される。これにより、配線数を少なくすることができるため、半導体記憶装置の面積を小さくすることができる。なお、本実施の形態の半導体記憶装置において、必ずしもこれに限定されない。導電層357aは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの一方としての機能を有する。導電層357bは、導電層354及び半導体層356に電気的に接続される。また、導電層357bが導電層354に接する構造にすることにより、開口部を有する絶縁層の開口部を介して導電層357bが導電層354に電気的に接続される場合と比較してコンタクト面積を大きくすることができるため、コンタクト抵抗を低減することができる。導電層357bは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの他方、及びメモリセルにおける保持容量としての機能を有する容量素子の第2の容量電極としての機能を有する。導電層357a及び導電層357bとしては、例えば上記実施の形態1における導電層157a及び導電層157bに適用可能な材料の層を用いることができる。また、導電層357a及び導電層357bに適用可能な材料の層の積層により、導電層357a及び導電層357bを構成することもできる。絶縁層358は、半導体層356、導電層357a、及び導電層357bの上に設けられる。絶縁層358は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲート絶縁層、及びメモリセルにおける保持容量としての機能を有する容量素子の誘電体層としての機能を有する。絶縁層358としては、上記実施の形態1における絶縁層158に適用可能な材料の絶縁層を用いることができる。また、絶縁層158に適用可能な材料の層の積層により絶縁層358を構成することもできる。導電層359aは、絶縁層358を介して導電層357aに重畳する。導電層359aは、メモリセルにおける保持容量としての機能を有する容量素子の第1の容量電極としての機能を有する。導電層359bは、絶縁層358を介して半導体層356に重畳する。導電層359bは、ワード線WL及びメモリセルにおける選択トランジスタとしての機能を有するトランジスタの第1のゲートとしての機能を有する。導電層359a及び導電層359bとしては、上記実施の形態1における導電層159に適用可能な材料の層を用いることができる。また、導電層359a及び導電層359bに適用可能な材料の層の積層により、導電層359a及び導電層359bを構成することもできる。絶縁層360は、絶縁層358、導電層359a、及び導電層359bの上に設けられる。絶縁層360としては、例えば絶縁層355に適用可能な材料の層を用いることができる。また、絶縁層360に適用可能な材料の層の積層により絶縁層360を構成することもできる。導電層361は、絶縁層358、及び絶縁層360に設けられた開口部を介して導電層357bに接し、絶縁層353、絶縁層355、絶縁層358、及び絶縁層360に設けられた開口部を介して半導体層352aにおける不純物領域に接する。導電層361は、メモリセルにおけるビット線としての機能を有する。導電層361としては、例えば導電層354に適用可能な材料の層を用いることができる。また、導電層361に適用可能な材料の層の積層により導電層361を構成することもできる。また、導電層361の上に絶縁層を設け、該絶縁層の上に、該絶縁層に設けられた開口部を介して導電層361に電気的に接続された別の導電層を設けてもよい。なお、本実施の形態の半導体記憶装置におけるメモリセルでは、必要に応じて選択トランジスタとしての機能を有するトランジスタの閾値電圧を所望の値にシフトさせることができるように、第2のゲートに印加される電圧の値又は絶縁層355の膜厚が適宜設定される。次に、図9に示すメモリセルの作製方法例について、図10乃至図13を用いて説明する。図10乃至図13は、図9に示すメモリセルの作製方法例を示す断面図である。まず、図10Aに示すように、基板350を準備し、基板350の一平面に絶縁層351を形成し、絶縁層351を介して基板350の一平面に半導体層342を形成する。なお、予め基板350の上に酸化絶縁層又は窒化絶縁層を形成してもよい。例えば、上記実施の形態2における基板250の一平面に絶縁層251及び半導体層242を形成する例と同じ方法で基板350の上に絶縁層351及び半導体層342を形成することができる。なお、半導体層342を形成後、半導体層342にP型又はN型の導電型を付与する不純物元素を添加してもよい。P型又はN型の導電型を付与する不純物元素を半導体層342に添加することにより、半導体層342を用いて作製されるトランジスタの閾値電圧の制御が容易になる。また、上記形成方法に限定されず、絶縁層351の上にCVD法を用いて多結晶、微結晶、非晶質の半導体層を形成することにより、半導体層342を形成してもよい。次に、図10Bに示すように、半導体層342の一部をエッチングすることにより、互いに離間する半導体層342a及び半導体層342bを形成する。次に、図10Cに示すように、半導体層342a及び半導体層342bの上に絶縁層353を形成する。例えば、絶縁層253に適用可能な膜と同じ方法で絶縁層353に適用可能な材料の膜を形成することにより絶縁層353を形成することができる。また、絶縁層353に適用可能な材料の膜を積層させることにより絶縁層353を形成することもできる。なお、絶縁層353を形成した後に半導体層342a及び半導体層342bの一部にP型又はN型の導電型を付与する不純物元素を添加してもよい。次に、図10Dに示すように、絶縁層353を介して少なくとも半導体層342aの一部の上に第1の導電膜を形成し、第1の導電膜の一部をエッチングすることにより導電層354を形成する。例えば、スパッタリング法を用いて導電層354に適用可能な材料の膜を形成することにより第1の導電膜を形成することができる。また、第1の導電膜に適用可能な材料の膜を積層させ、第1の導電膜を形成することもできる。次に、図11Aに示すように、導電層354をマスクとしてP型又はN型の導電型を付与する不純物元素を半導体層342a及び半導体層342bに添加することにより、半導体層342aにおける導電層354と重畳する部分にチャネル形成領域を形成し、それ以外の部分に不純物領域を形成し、半導体層342bにおいて不純物領域を形成することにより、半導体層352a及び半導体層352bを形成する。次に、図11Bに示すように、絶縁層353及び導電層354の上に第3の絶縁膜を形成することにより絶縁層355を形成する。例えば、絶縁層353及び導電層354の上に酸化窒化シリコン膜を形成し、該酸化窒化シリコン膜の上に窒化酸化シリコン膜を形成し、該窒化酸化シリコン膜の上に酸化シリコン膜を形成することにより、絶縁層355を形成することができる。次に、図11Cに示すように、絶縁層355の一部を除去して導電層354の上面を露出させる。例えば、CMP化学的機械研磨処理やエッチング処理を行うことにより絶縁層355の一部を除去して導電層354の上面を露出させることができる。例えば、酸化窒化シリコン膜、窒化酸化シリコン膜、及び酸化シリコン膜を順に形成することにより絶縁層353を形成する場合には、CMP処理により窒化酸化シリコン膜の上面を露出させ、さらに、ドライエッチングにより導電層354の上面を露出させてもよい。次に、図12Aに示すように、絶縁層355の上に酸化物半導体膜を形成し、該酸化物半導体膜の一部をエッチングすることにより半導体層356を形成する。例えば、スパッタリング法を用いて半導体層356に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例えば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半導体膜を形成することができる。また、スパッタリングターゲットとして、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。また、作製される酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合相対密度ともいうは、90以上100以下、さらには95以上99.9であることが好ましい。また、スパッタリング法を用いて酸化物半導体膜を形成する際に、基板350を減圧状態にし、基板350を100°C以上600°C以下、好ましくは300°C以上400°C以下に加熱してもよい。基板350を加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。次に、図12Bに示すように、導電層354、絶縁層355、及び半導体層356の上に第2の導電膜を形成し、第2の導電膜の一部をエッチングすることにより、導電層357a及び導電層357bを形成する。例えば、スパッタリング法などを用いて導電層357a及び導電層357bに適用可能な材料の膜を形成することにより第2の導電膜を形成することができる。また、導電層357a及び導電層357bに適用可能な材料の膜を積層させることにより第2の導電膜を形成することもできる。次に、図12Cに示すように、半導体層356に接するように絶縁層358を形成する。なお、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第2の導電膜を形成した後、第2の導電膜の一部をエッチングした後、又は絶縁層358を形成した後に例えば400°C以上750°C以下、又は400°C以上基板の歪み点未満の温度で加熱処理を行ってよい。なお、上記加熱処理を行う加熱処理装置としては、上記実施の形態2における作製方法に適用可能な加熱処理装置を用いることができる。また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下の雰囲気を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、半導体層356に酸素が供給され、半導体層356中の酸素欠乏に起因する欠陥を低減することができる。さらに、上記加熱処理とは別に、絶縁層358を形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理好ましくは300°C以上400°C以下、例えば300°C以上350°C以下を行ってもよい。また、絶縁層358形成後、酸化物半導体膜形成後、選択トランジスタとしての機能を有するトランジスタのソース又はドレインとしての機能を有する導電層形成後、絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば2.45GHzの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。例えば、絶縁層358として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をGaOxにすることができる。また、絶縁層358として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をAlOxにすることができる。また、絶縁層358として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をGaxAl2-xO3αとすることができる。以上の工程により、半導体層356から、水素、水、水酸基、又は水素化物水素化合物ともいうなどの不純物を排除し、且つ半導体層356に酸素を供給することにより、半導体層356を高純度化させることができる。次に、図13Aに示すように、絶縁層358の上に第3の導電膜を形成し、第3の導電膜の一部をエッチングすることにより導電層359a及び導電層359bを形成する。例えば、スパッタリング法を用いて導電層359a及び導電層359bに適用可能な材料の膜を形成することにより第3の導電膜を形成することができる。また、導電層359a及び導電層359bに適用可能な材料の膜を積層させ、第3の導電膜を形成することもできる。次に、図13Bに示すように、絶縁層358、導電層359a、及び導電層359bの上に第5の絶縁膜を形成することにより絶縁層360を形成する。例えば、スパッタリング法やプラズマCVD法などを用いて絶縁層360に適用可能な材料の膜を形成することにより第5の絶縁膜を形成することができる。次に、図13Cに示すように、絶縁層360の上に導電層361を形成する。このとき、導電層361と、同じ列の1行目のメモリセルの半導体層352aにおける不純物領域に接するように、開口部を設けておく。例えば、スパッタリング法などを用いて導電層361に適用可能な材料の膜を形成することにより第4の導電膜を形成することができる。また、導電層361に適用可能な材料の膜を積層させることにより第4の導電膜を形成することもできる。以上が図9に示すメモリセルの作製方法例である。図8乃至図13を用いて説明したように、本実施の形態における半導体記憶装置の一例は、複数のメモリセルを具備するメモリセルアレイを具備する構成である。さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、電界効果トランジスタである選択トランジスタ及び出力トランジスタと、保持容量と、を少なくとも備える構成である。さらに、選択トランジスタは、チャネルが形成される酸化物半導体層を含み、該チャネルが形成される酸化物半導体層は、高純度化させることによりI型又は実質的にI型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅1μmあたりのオフ電流を10aA1×10-17A以下にすること、さらには、チャネル幅1μmあたりのオフ電流を1aA1×10-18A以下、さらにはチャネル幅1μmあたりのオフ電流を10zA1×10-30A以下、さらにはチャネル幅1μmあたりのオフ電流を1zA1×10-31A以下、さらにはチャネル幅1μmあたりのオフ電流を100yA1×10-22A以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのチャネル幅1μmあたりのオフ電流の下限値は、約10-30A/μmであると見積もられる。また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが好ましい。例えばチャネルが形成される酸化物半導体層にナトリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、5×1016/cm3以下、さらには、1×1016/cm3以下、さらには1×1015/cm3以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、5×1015/cm3以下、さらには、1×1015/cm3以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるカリウムの濃度は、5×1015/cm3以下、さらには、1×1015/cm3以下であることが好ましい。例えば、酸化物半導体層に接する絶縁層が酸化物である場合、ナトリウムは、酸化物絶縁層内に入り、トランジスタの特性の劣化例えば閾値電圧のシフト、移動度の低下などが起こる。さらに、複数のトランジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度を少なくすることにより、アルカリ金属に起因するトランジスタの特性の劣化を抑制することができる。さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルにおいて、選択トランジスタは、第1のゲートと、第2のゲートと、を有する構成である。さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、選択トランジスタにおける第2のゲートとしての機能を有し、出力トランジスタのチャネル形成層としての機能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成である。上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくすることができる。よって、メモリセルにおけるデータの保持期間を長くすることができる。また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の半導体記憶装置より低くすることができるため、消費電力を低減することができる。また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力することによりデータを書き込むことができるため、データの書き込み可能回数を増やすことができる。また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタのチャネル形成層としての機能を有する半導体層と、選択トランジスタの第2のゲートとしての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制することができ、製造コストの増加を抑制することができる。実施の形態4本実施の形態では、上記実施の形態の半導体記憶装置におけるゲート線駆動回路の構成例について説明する。本実施の形態におけるゲート線駆動回路の回路構成例について、図14を用いて説明する。図14に示すゲート線駆動回路は、s段sは2以上i以下の自然数の単位ゲート線駆動回路を有する。z段目zは2以上s以下の自然数の単位ゲート線駆動回路は、トランジスタ511_zと、容量素子512_zと、を備える。トランジスタ511_zのソース及びドレインの一方には、電圧VCが選択的に入力され、トランジスタ511_zのソース及びドレインの他方は、トランジスタ511_zのゲートに接続される。トランジスタ511_zは、ダイオードとしての機能を有する。このとき、トランジスタ511_zのソース及びドレインの一方がカソードであり、ソース及びドレインの他方がアノードである。なお、トランジスタ511_zとして、第1のゲート及び第2のゲートを有するトランジスタを用いることもできる。この場合、トランジスタ511_zのソース及びドレインの他方は、トランジスタ511_zの第1のゲート及び第2のゲートに接続される。容量素子512_zの第1の容量電極は、トランジスタ511_zのソース及びドレインの他方に接続され、容量素子512_zの第2の容量電極には、接地電位GNDが入力される。さらに、単位ゲート線駆動回路において、トランジスタ511_zのソース及びドレインの他方は、I本のゲート線BGLのうち、互いに異なるゲート線BGLに電気的に接続される。例えば、1段目の単位ゲート線駆動回路において、トランジスタ511_1のソース及びドレインの他方は、1行目のゲート線BGL_1乃至p行目pは3以上i-2以下の自然数のゲート線BGL_pに接続され、s段目の単位ゲート線駆動回路において、トランジスタ511_sのソース及びドレインの他方は、ps-11行目のゲート線BGL_ps-11乃至i行目のゲート線BGL_iに接続される。接続されるゲート線BGLの電圧が電圧VCより一定以上高い場合、該ゲート線BGLからトランジスタ511_zのソース及びドレインを介して電流が流れる。そのため、上記ゲート線BGLの電圧は、電圧VCよりトランジスタ511_zの閾値電圧分だけ高い電圧に設定される。ゲート線BGLの電圧を、メモリセルの選択トランジスタのソースの電圧より十分低くなるように設定できれば、選択トランジスタの閾値電圧は高い方にシフトする。従って、メモリセルの保持特性を向上させることができる。なお、ゲート線駆動回路への電圧VCの供給を停止し、ゲート線BGLの電圧が電圧VCより低くなった場合は、トランジスタ511_zには逆方向バイアスの電圧がかかるため、トランジスタ511_zに流れる電流はオフ電流のみになる。このオフ電流によって容量素子512_zは充電され、時間の経過と共にゲート線BGLの電圧が上昇する。その後、メモリセルにおける選択トランジスタの電圧Vgsが小さくなるため、トランジスタの閾値電圧をシフトさせることができなくなる。しかし、容量素子512_zは、セルアレイの外部に配置することができるので、メモリセル内の保持容量に比べて容量値を大きくすることができる。よって、一定期間、トランジスタ511_1のソース及びドレインの一方に電圧VCの供給を停止しても各メモリセルに書き込んだデータを保持することができる。図14を用いて説明したように、本実施の形態におけるゲート線駆動回路の一例は、複数段の単位ゲート線駆動回路を備え、複数段の単位ゲート線駆動回路のそれぞれは、ダイオード接続されたトランジスタと、容量素子と、を備える構成である。上記構成にすることにより、ゲート線駆動回路への電圧の供給を一時停止させた場合であっても、ゲート線BGLの電圧を一定期間保持することができる。実施の形態5本実施の形態では、半導体記憶装置の構成例について説明する。本実施の形態における半導体記憶装置の構成例について、図15を用いて説明する。図15は、本実施の形態における半導体記憶装置の構成例を示すブロック図である。図15に示す半導体記憶装置は、複数のメモリセルMCともいう811を具備するメモリセルアレイMCAともいう812と、第1の駆動回路IDRVともいう813_1と、第2の駆動回路JDRVともいう813_2と、駆動制御回路DCTLともいう813_3と、を具備する。メモリセルアレイの構成としては、上記実施の形態2に示すメモリセルアレイの構成を適用することができる。第1の駆動回路813_1には、行アドレス信号が入力される。第1の駆動回路813_1は、入力された行アドレス信号に従ってワード線WLを選択し、選択したワード線WLの電圧を設定する機能を有する。第1の駆動回路813_1は、例えばデコーダを用いて構成される。デコーダは、入力された行アドレス信号に従ってワード線WLを選択する機能を有する。なお、本実施の形態の半導体記憶装置を、複数の第1の駆動回路813_1を具備する構成にしてもよい。第2の駆動回路813_2には、メモリデータ信号及び列アドレス信号が入力される。第2の駆動回路813_2は、ビット線BLの電圧を設定する機能を有する。また、第2の駆動回路813_2は、読み出し信号に従って、容量線CLの電圧を設定し、メモリセル811に記憶されたデータを選択的に読み出す機能を有する。第2の駆動回路813_2は、例えばデコーダ、複数のアナログスイッチ、読み出し信号出力回路、及び読み出し回路を用いて構成される。デコーダは、ビット線BLを選択する機能を有し、複数のアナログスイッチは、デコーダから入力される信号に応じてメモリデータ信号を出力するか否かを制御する機能を有し、読み出し信号出力回路は、読み出し信号を生成して出力する機能を有し、読み出し回路は、読み出し信号により選択したメモリセル811に記憶されたデータを読み出す機能を有する。駆動制御回路813_3には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路813_3は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、第1の駆動回路813_1及び第2の駆動回路813_2の動作を制御する信号を生成して出力する機能を有する。例えば、駆動制御回路813_3は、アドレス信号に応じて複数の行アドレス信号を第1の駆動回路813_1に出力し、複数の列アドレス信号を第2の駆動回路813_2に出力する機能を有する。図15を用いて説明したように、本実施の形態における記憶装置の一例は、複数のメモリセルを具備するメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、駆動制御回路と、を具備する構成である。上記構成にすることにより、所定のメモリセルへのデータの書き込み及び読み出しを行うことができる。実施の形態6本実施の形態では、上記実施の形態における半導体記憶装置を備えた電子機器の例について説明する。本実施の形態における電子機器の構成例について、図16A乃至図16Dを用いて説明する。図16Aに示す電子機器は、携帯型情報端末の例である。図16Aに示す情報端末は、筐体1001aと、筐体1001aに設けられた表示部1002aと、を具備する。なお、筐体1001aの側面1003aに外部機器に接続させるための接続端子、及び図16Aに示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。図16Aに示す携帯型情報端末は、筐体1001aの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。図16Aに示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。図16Bに示す電子機器は、折り畳み式の携帯型情報端末の例である。図16Bに示す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた表示部1002bと、筐体1004と、筐体1004に設けられた表示部1005と、筐体1001b及び筐体1004を接続する軸部1006と、を具備する。また、図16Bに示す携帯型情報端末では、軸部1006により筐体1001b又は筐体1004を動かすことにより、筐体1001bを筐体1004に重畳させることができる。なお、筐体1001bの側面1003b又は筐体1004の側面1007に外部機器に接続させるための接続端子、及び図16Bに示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。また、表示部1002b及び表示部1005に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部1005を必ずしも設けなくてもよく、表示部1005の代わりに、入力装置であるキーボードを設けてもよい。図16Bに示す携帯型情報端末は、筐体1001b又は筐体1004の中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図16Bに示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。図16Bに示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。図16Cに示す電子機器は、設置型情報端末の例である。図16Cに示す設置型情報端末は、筐体1001cと、筐体1001cに設けられた表示部1002cと、を具備する。なお、表示部1002cを、筐体1001cにおける甲板部1008に設けることもできる。また、図16Cに示す設置型情報端末は、筐体1001cの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図16Cに示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。さらに、図16Cに示す設置型情報端末における筐体1001cの側面1003cに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。図16Cに示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末マルチメディアステーションともいう、又は遊技機としての機能を有する。図16Dは、設置型情報端末の例である。図16Dに示す設置型情報端末は、筐体1001dと、筐体1001dに設けられた表示部1002dと、を具備する。なお、筐体1001dを支持する支持台を設けてもよい。なお、筐体1001dの側面1003dに外部機器に接続させるための接続端子、及び図16Dに示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。また、図16Dに示す設置型情報端末は、筐体1001dの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図16Dに示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。図16Dに示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。上記実施の形態の半導体記憶装置は、例えば電子機器の記憶回路の一つとして用いられ、例えば図16A乃至図16Dに示す電子機器の記憶回路の一つとして用いられる。図16を用いて説明したように、本実施の形態における電子機器の一例は、上記実施の形態における半導体記憶装置が用いられた記憶回路を具備する構成である。上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、信頼性が向上し、消費電力を低減することができる。また、図16に示す構成に限定されず、上記実施の形態の半導体記憶装置を用いて、コネクタが設けられた携帯型の半導体記憶装置などを構成することもできる。"