"所定の数のビットからなるデータページを複数有する不揮発性メモリと、前記ビットの状態出力を要求するコントローラと、を有し、前記不揮発性メモリは、前記ビットの状態出力の要求を受けた際に、前記ビットの論理値を検査する論理回路を有する記憶装置。前記論理回路は、AND回路で構成されており、前記ビットが全て書き込み可を示す前記論理値であれば書き込み可を示す前記論理値を前記コントローラに出力し、前記ビットが全て書き込み不可を示す前記論理値であれば書き込み不可を示す前記論理値を前記コントローラに出力する請求項1に記載の記憶装置。前記論理回路は、前記データページ内の書き込み可または書き込み不可を示す前記ビットの個数をカウントする回路で構成されており、前記カウントの結果を前記コントローラへ出力する請求項1に記載の記憶装置。データページの読み込み時間の短縮を可能にする記憶装置を提供することである。実施形態の記憶装置は、所定の数のビットからなるデータページを複数有する不揮発性メモリと、前記ビットの状態出力を要求するコントローラとを有し、前記不揮発性メモリは、前記ビットの状態出力の要求を受けた際に、前記ビットの論理値を検査する論理回路を有する。以下、本発明の実施形態について図面を参照しながら説明する。なお、本発明の記憶装置の一例として、メモリカード1を挙げて説明する。第1の実施形態図1は第1の実施形態に係るメモリカード1の構成を示すブロック図を示している。メモリカード1は、例えばデジタルカメラ本体等のホスト装置2に接続された時に動作し、ホスト装置2からの要求に応じたアクセス処理を行う。また、メモリカード1とホスト装置2は、バスインターフェース30を介して接続される。ホスト装置2はメモリカード1に対してアクセスを行うためのハードウェア及びソフトウェア、及びメモリカード1に電源を供給するための電源回路を備えている。メモリカード1は、ホスト装置2との間でバスインターフェース30を介してデータの授受を行う。メモリカード1は、不揮発性メモリの一種であるNAND型フラッシュメモリ100、及びNAND型フラッシュメモリ100を制御するコントローラ110が設けられている。なお、不揮発性メモリとしては、NAND型フラッシュメモリ100に限定されず、様々な種類の不揮発性メモリを使用することが可能である。コントローラ110は、例えば、NAND型フラッシュメモリ100内のどこの物理ブロックアドレスに何番目の論理セクタアドレスのデータが含まれているか、あるいはどこのブロックが消去状態であるか等の、NAND型フラッシュメモリ100内部の物理状態を管理する。コントローラ110の内部には、ホストインターフェースホストI/F111、MPUMicroProcessingUnit112、ROMReadOnlyMemory113、RAMRandomAccessMemory114、バッファ115、メモリインターフェースメモリI/F116、ECCErrorCheckandCorrect回路117等が設けられている。ホストインターフェース111は、所定のプロトコルに従ってコントローラ110とホスト装置2との間のインターフェース処理を行う。メモリインターフェース116は、所定のプロトコルに従ってコントローラ110とNAND型フラッシュメモリ100との間のインターフェース処理を行う。MPU112は、メモリカード1全体の動作を制御する。MPU112は、例えばメモリカード1が動作する時に、ROM113に格納されているファームウェア制御プログラムをRAM114上に読み出して所定の処理を実行することにより、各種のテーブルをRAM114上に作成する。また、MPU112は、ホスト装置2から書き込みコマンド、読み出しコマンド、消去コマンド等を受け取り、NAND型フラッシュメモリ100に対して所定の処理を実行し、バッファ115を通じたデータ転送処理を制御する。ROM113は、MPU112により制御される制御プログラム等を格納する。RAM114は、MPU112の作業エリアとして使用され、ROM113からロードされた制御プログラムや各種のテーブルを記憶する。メモリインターフェース116は、コントローラ110とNAND型フラッシュメモリ100との間のインターフェース処理を行う。バッファ115は、ホスト装置2から送られてくるデータをNAND型フラッシュメモリ100に書き込む際に、ホストインターフェースに基づく一定量のデータを一時的に記憶し、また、NAND型フラッシュメモリ100から読み出されるデータをホスト装置2へ送り出す際に、一定量のデータを一時的に記憶する。ECC回路117は、ホスト装置2から送られる書き込みデータに対しては、所定のビット数からなるデータ部分ごとにエラー訂正符号を生成する。各エラー訂正符号は、これに対応するデータ部分とともにNAND型フラッシュメモリ100に格納される。また、ECC回路117は、NAND型フラッシュメモリ100から送られる読み出しデータに対しては、エラー訂正符号を用いて、データ部分ごとにエラーの検出及び訂正を行う。エラーの訂正を行った後、ECC回路117は、エラー訂正符号を取り除いた状態でデータをバッファ115に送る。従って、ホスト装置2には、エラー訂正符号を含まない読み出しデータがメモリカード1から送られる。図2は第1の実施形態に係るNAND型フラッシュメモリ100の構成を示す概念図、図3は第1の実施形態に係るNAND型フラッシュメモリ100のページ102の構造例を示す概念図、及び図4は第1の実施形態に係るNAND型フラッシュメモリ100の構成を示す回路図を示している。NAND型フラッシュメモリ100は、データ消去単位である複数のデータブロック101を備えている。各データブロック101は、データ書き込み単位あるいはデータ読み出し単位である複数のデータページ102から構成される。図2に示すように、第1の実施形態に係るNAND型フラッシュメモリ100はAND回路103が設けられており、AND回路103はデータページバッファ104の各ビットに接続している。ここで、AND回路103とは、論理回路の1つであり、論理積の演算を行う回路である。2個以上の入力端子と、1個の出力端子を持ち、全ての入力端子に特定の信号が加えられた時のみ、出力端子から出力信号が出力される。例えば、全ての入力が1の場合は1を出力するが、1つでも0を入力した場合は0を出力する。図3に示すように、本実施形態のNAND型フラッシュメモリ100内の各データページ102は、データ部と冗長部で構成されている。一般に、データ部には通常のデータを格納し、冗長部にはECCデータ等の管理情報が格納される。本実施形態では、一例として、512バイト分のデータ領域を4つと、10バイト分のECC領域を4つ、24バイト分のSpace領域での計2112バイトで構成されている。従って、上述したAND回路103は2112バイト分に接続している。ここで、NAND型フラッシュメモリ100は、一度書き込まれたデータページ102に再度書き込みをするといった書き換え動作はできない。よって、書き込みを実施するデータページ102は必ず消去状態OxFFでなければならない。すなわち、消去状態OxFFであるデータページ102は書き込み可能と判断される。図4に示すように、コントローラ110がNAND型フラッシュメモリ100へ指示をした際、例えば既定のコマンドを発行した際に、NAND型フラッシュメモリ100は指定されたデータページ102の全ビットのANDをAND回路103で取り、最終的に出力結果0または1のみをコントローラ110へ返す。ここで、指定されたデータページ102の全ビットのANDをAND回路103が取るのは、コントローラ110から指示を受けた瞬間だけでなく、しばらく後であっても構わない。コントローラ110は、NAND型フラッシュメモリ100から入力した結果が1ならば、指定されたデータページ102が消去済みOxFFと判断して、そのデータページ102は書き込み可能状態であると認識する。一方、コントローラ110は、NAND型フラッシュメモリ100から入力した結果が0ならば、指定されたページ102は既に使用されていると判断して、そのデータページ102は書き込み不可状態であると認識する。図5は第1の実施形態におけるNAND型フラッシュメモリ100からコントローラ110への読み出し動作時の信号波形を示している。NAND型フラッシュメモリ100へ読み出し指示をするためには決められた信号形態があり、入出力バスInput-OutputBus:I/Oバスを介してCMD00hAddressCMD30hをNAND型フラッシュメモリ100へ送る必要がある。コントローラ110からNAND型フラッシュメモリ100への入力信号バスCLE,ALE,/REを通る信号により、NAND型フラッシュメモリ100はI/Oバスを通る信号の識別を行っている。ここで、/REはREの反転信号を示している。まず、CLECommandLatchEnableがHレベルを示した場合、I/Oバスを通る信号が制御コマンドであると識別する。次に、ALEAddressLatchEnableがHレベルを示した場合、I/Oバスを通る信号が記憶領域にアクセスするためのアドレス情報であると識別する。ここで、CLEとALEの信号レベルは、排他的関係にある。/REReadEnableがLレベルを示した場合、I/Oバスを通る信号がNAND型フラッシュメモリ100からコントローラ110へ読み出されたデータ情報であると識別する。/RE信号をToggleさせることにより、1データページ分のデータを読み出す。また、I/Oバスは8ビットあるため、1回のToggleで8ビット転送することが可能である。図5に示すように、第1の実施形態のメモリシステムの場合、/RE信号を1回トグルさせるのみで、コントローラ110から指定されたデータページ102の全てのビットが1OxFFであるか、0であるかを知ることができる。ここで、従来のNAND型フラッシュメモリ100を比較例として挙げる。図6は第1の実施形態の比較例のNAND型フラッシュメモリ100の構成を示す概念図、図7は第1の実施形態の比較例におけるNAND型フラッシュメモリ100からコントローラ110への読み出し動作時の信号波形を示している。この比較例について、図2に示す第1の実施形態に係るNAND型フラッシュメモリ100の構成と同一部分は同一符号で示す。第1の実施形態と比較例の異なる点は、NAND型フラッシュメモリ100内にAND回路103が設けられていない点である。この比較例においては、コントローラ110から確認指示されたデータページ102が書き込み可能であるかを判別するために、対象データページ102のデータをNAND型フラッシュメモリ100からコントローラ110へ読み込む必要がある。よって、対象データページ102のデータは、まずNAND型フラッシュメモリ100内のデータページバッファ104に読み出され、その後、コントローラ110内のバッファ115へと読み込まれる。そして、MPU112がバッファ115に読み出された対象データページ102のデータの全ビットを検査する。その際、第1の実施形態の場合と同様に、対象データページ102のデータの全ビットが1であるならば、対象データページ102は消去済みOxFF、すなわち、書き込み可能ページとして判定される。一方、対象データページ102のデータの内1つでも0のビットがあるならば、対象データページ102は既に使用されている、すなわち、書き込み不可ページとして判定される。比較例ではこのような動作によって、NAND型フラッシュメモリ100内のデータページ102の書き込み可否が判定される。従って、図7に示すように、コントローラ110へ1データページ分の2112バイトのデータを読み出すためには、/REの信号を2112回トグルさせる必要がある。/RE信号が40MHzでトグルすると仮定した場合、2112バイト分のデータを読み出すための使用時間は、約52.8μsとなる。上述したように、第1の実施形態のメモリシステムの場合、NAND型フラッシュメモリ100の周辺回路領域10にAND回路103を設けることにより、/RE信号をトグルさせる回数が1回のみで済む。従って、従来の読み込み形態である比較例のメモリシステムと比べて、データの読み込み時間を大幅に短縮することが可能となり、微細化大容量化が進むNAND型フラッシュメモリ100におけるコントローラ110の制御負担を軽減させることができる。第2の実施形態図8は第2の実施形態に係るメモリカード1の構成を示すブロック図を示している。第2の実施形態について、図2に示す第1の実施形態に係るNAND型フラッシュメモリ100の構成と同一部分は同一符号で示す。第2の実施形態が第1の実施形態と異なる点は、NAND型フラッシュメモリ100の周辺回路領域10に設けられていたAND回路103をサーチ回路105にした点である。ここで、サーチ回路105はカウント機能を有するように構成した回路のことである。第2の本実施形態において、サーチ回路105は、データページバッファ104の全ビットの中からデータが0であるビットの個数をカウントする機能を有する回路である。図8に示すように、サーチ回路105がデータページバッファ104の全てのビットに接続されている。コントローラ110がNAND型フラッシュメモリ100へ指示をした場合、例えば既定のコマンドを発行した場合に、NAND型フラッシュメモリ100は指定されたデータページ102の全ビットの中からデータ0であるビットの個数情報をコントローラ110へ返す。そして、コントローラ110は、この0の個数が一定の数を超えていた場合、その対象のデータページ102は既に使用されていると判定する。一方、0の個数が一定の数以下である場合、コントローラ110はその対象のデータページ102が書き込み可能と判定する。ここで、書き込み可否の判断基準となるデータ0の個数は、使用するメモリシステムのECC回路117のエラー訂正許容ビット数や、NAND型フラッシュメモリ100の書き込み/読み出しWrite/Read:W/R回数の上限またはデータ保持DataRetention:D/R時間の寿命等によって各々定められる。ここで、NAND型フラッシュメモリ100からコントローラ110へのレスポンスはデータ0の個数情報である。よって、レスポンスのデータ長は、使用するメモリシステムにより定めることができる。図9は第2の実施形態に係るレスポンスのデータ長の概念図、図10は第2の実施形態におけるNAND型フラッシュメモリ100からコントローラ110への読み出し動作時の信号波形を示している。データ長は、書き込み可否Flagを1ビットと、使用するメモリシステムにより任意にビット長を定めることができるCountビットで構成される。データ0の個数がCountビットで表現できる上限を超えた場合に、Flagビットは0となる。一方、データ0の個数がCountビットで表現できる場合は、Flagビットは1となる。コントローラ110は、レスポンスデータのFlagビットが0、またはカウントしたデータ0の個数が判断基準を超える場合、対象のデータページ102は既に使用されていると判定する。一方、カウントしたデータ0の個数が判断基準以内の場合、対象のデータページ102は書き込み可能と判定される。ここで、一例として512バイト分のデータ領域を4つと、10バイト分のECC領域を4つ、24バイト分のSpace領域での計2112バイトで考える。メモリコントローラ110から指定された、NAND型フラッシュメモリ100のデータページ102の書き込み可否の判断基準となるデータ0の個数が24個までと定めたと仮定する。一般に、nビットでは2のn乗個までの選択肢からなる情報を表現することができる。よって、Countビットは最大で31個を表現できる5ビット以上確保すべきである。さらに、Flagビット用に1ビット確保する必要があるので、ビット長は6ビット以上確保する必要がある。よって、データ0の個数が32個以上である場合、Flagビットが0に設定されるため、コントローラ110は対象のデータページ102が既に使用されていると判定する。また、データ0の個数が25~31個の間である場合、Flagビットは1を示すが、Countビットの個数が24個以上であるため、コントローラ110は対象のデータページ102が既に使用されていると判定する。一方、Flagビットが1であり、且つCountビットの個数が24個以下である場合、コントローラ110は対象のデータページ102が書き込み可能であると判定する。ここで、上述したように、I/Oバスは8ビットあるため、1回のトグルで8ビット転送することが可能である。従って、第2の実施形態において、レスポンスデータ長が6ビットである場合、図10に示すように、コントローラ110がNAND型フラッシュメモリ100からレスポンスデータを受け取るためには、/RE信号を1回トグルさせるだけで読み出すことができる。以上のように、NAND型フラッシュメモリ100の周辺回路領域10にサーチ回路105を設けることにより、/RE信号をトグルさせる回数は、任意に定めるレスポンスデータ長により変化させることができる。従って、第1の実施形態の場合と同様に、第2の実施形態においても、従来のメモリシステムよりも、データの読み込み時間を短縮することが可能となり、微細化大容量化が進むNAND型フラッシュメモリ100におけるコントローラ110の制御負担を軽減させることができる。第2の実施形態において更に期待できる効果として、コントローラ110から確認要求を受けたデータページ102内のメモリセルトランジスタのデータ化けに対応できることが挙げられる。NAND型フラッシュメモリ100の微細化が進むにつれて、D/Rが厳しくなっているだけではなく、メモリセルトランジスタ個々の電圧レベルを均一に制御することが困難になってきている。その結果、NAND型フラッシュメモリ100を消去Eraseし、消去済み状態OxFFにしたとしても、読み出しReadをした際に、一部のメモリセルトランジスタのデータ化けが生じてしまうことがある。すなわち、対象のデータページ102のビットが全て1であるはずにも拘わらず、一部が0となってしまうことがある。よって、上述したように、従来のNAND型フラッシュメモリ100は、そのようなデータ化けを許容して使用するために、コントローラ110内にECC回路117が設けられる。第1の実施形態の場合では、NAND型フラッシュメモリ100の周辺回路領域10にAND回路103を設け、対象のデータページ102の全ビットが1である場合に、出力結果1のみをコントローラ110へ出力している。そして、コントローラ110が対象のデータページ102が消去済み状態OxFFと判定し、書き込み可能状態であると認識していた。よって、対象のデータページ102内のメモリセルトランジスタが1つでもデータ化けしていた場合も、書き込み不可と判定されてしまう。第2の実施形態の場合では、対象データページ102の全ビットの0の個数をメモリコントローラ110へ出力するため、製品ごとに定める書き込み可否判断の0の個数以下であればビット化けをしたメモリセルトランジスタが存在しても、コントローラ110は対象のデータページ102が書き込み可能と判定する。すなわち、一部のメモリセルトランジスタのデータ化けを許容することが可能である。ここで、第2の実施形態の変形例として、レスポンスデータ長をCountビットのみで構成した例を挙げる。第2の実施形態では、対象データページ102の全ビットの0の個数をコントローラ110へ出力していたが、第2の実施形態の変形例では、単純に対象データページ102の全ビットの0または1の個数をコントローラ110へ出力している。図11は第2の実施形態の変形例に係るレスポンスのデータ長の概念図、図12は第2の実施形態の変形例におけるNAND型フラッシュメモリ100からコントローラ110への読み出し動作時の信号波形を示している。Countビットのレスポンスデータ長は、使用するNAND型フラッシュメモリ100の最大1ページ分のビット数を表現できるように定める必要がある。本実施形態の場合、NAND型フラッシュメモリ100の各データページ102のビット数は2112バイトである。1バイトは8ビットであることから、2112バイトが表現できる情報数は16896個である。また、一般に、nビットでは2のn乗個までの選択肢からなる情報を表現することができる。よって、Countビットのレスポンスデータ長は、図11に示すように、32768個の情報を表現することができる15ビット確保する必要がある。よって、第2の実施形態の変形例においては、図12に示すように、コントローラ110がNAND型フラッシュメモリ100からレスポンスデータを受け取るためには、/RE信号を2回トグルさせることで読み出すことができる。第2の実施形態の変形例の場合も、第2の実施形態の場合と同様に、NAND型フラッシュメモリ100の周辺回路領域10にサーチ回路105を設けることにより、/RE信号をトグルさせる回数は、任意に定めるレスポンスデータ長により変化させることができる。従って、第1の実施形態と第2の実施形態の場合と同様に、第2の実施形態の変形例においても、従来のメモリシステムよりも、データの読み込み時間を短縮することが可能となり、微細化大容量化が進むNAND型フラッシュメモリ100におけるコントローラ110の制御負担を軽減させることができる。上記各実施形態ではNAND型の不揮発性メモリを例に挙げて説明したが、これ以外にも、NOR型、AND型、DINORDividedbit-lineNOR型の不揮発性メモリにも適用可能である。また、本実施形態では不揮発性メモリ内の周辺回路領域10に、AND回路103またはサーチ回路105を設けてデータページ102の読み込み可否を判断したが、これ以外にもOR回路等の論理回路を組み合わせることでも実施可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"