電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、前記セルユニット内の行方向の記憶素子を選択する行選択手段と、前記セルユニットの各々に接続されたビット線を選択するビット線選択回路とを有し、前記ビット線選択回路は、偶数ビット線または奇数ビット線をセンス回路に選択的に接続するための選択トランジスタを含む第1の選択部と、偶数ビット線または奇数ビット線をバイアス電圧を供給する電圧源に選択的に接続するためのバイアストランジスタを含む第2の選択部とを有し、前記バイアストランジスタは、前記メモリアレイの記憶素子と共通のウエル内に形成される、半導体記憶装置。前記バイアストランジスタは、偶数ビット線と前記電圧源との間に接続された偶数バイアストランジスタと、奇数ビット線と前記電圧源との間に接続された奇数バイアストランジスタとを含み、前記偶数バイアストランジスタおよび奇数バイアストランジスタは、それぞれ並列接続された複数のトランジスタを含む、請求項1に記載の半導体記憶装置。前記偶数バイアストランジスタおよび奇数バイアストランジスタのゲート絶縁膜の膜厚は、前記記憶素子を構成するトランジスタのゲート絶縁膜と等しい、請求項1または2に記載の半導体記憶装置。前記偶数バイアストランジスタおよび奇数バイアストランジスタは、偶数ビット線および奇数ビット線のうち非選択とされたビット線にバイアス電圧を与えるように制御される、請求項1ないし3いずれか1つに記載の半導体記憶装置。前記電圧源は、半導体ウエル上に、行方向に延在するストリップ部分を含み、前記偶数バイアストランジスタのゲート電極は、前記電圧源の一方の側に配置され、前記奇数バイアストランジスタのゲート電極は、前記電圧源の前記一方と対向する他方の側に配置され、前記電圧源は、前記偶数バイアストランジスタおよび前記奇数バイアストランジスタの一方の拡散領域に電気的に接続され、偶数ビット線および奇数ビット線は、電圧源と交差する列方向に延在するストリップ部分を含み、偶数ビット線は、偶数バイアストランジスタの他方の拡散領域に接続され、奇数ビット線は、奇数バイアストランジスタの他方の拡散領域に接続される、請求項1ないし4いずれか1つに記載の半導体記憶装置。一対の電圧源が形成されるとき、一対の電圧源の間に一対の偶数バイアストランジスタのゲート電極が配置される、請求項4に記載の半導体記憶装置。一対の電圧源が形成されるとき、一対の電圧源の間に一対の奇数バイアストランジスタのゲート電極が配置される、請求項5または6に記載の半導体記憶装置。前記第2の選択部は、メモリアレイ内の1つのブロック内または当該1つのブロックに隣接して形成され、当該1つのブロックは、行方向に配置された複数のセルユニットから構成される、請求項1ないし7いずれか1つに記載の半導体記憶装置。メモリアレイ内に複数のブロックが形成されているとき、前記第2の選択部は、複数のブロックの中間に位置する1つのブロック内またはこれに隣接して形成される、請求項1ないし7いずれか1つに記載の半導体記憶装置。偶数および奇数バイアストランジスタのゲート酸化膜の膜厚は、前記選択トランジスタのゲート酸化膜の膜厚よりも薄い、請求項1ないし9いずれか1つに記載の半導体記憶装置。偶数および奇数バイアストランジスタのゲート長は、前記選択トランジスタのゲート長よりも小さい、請求項1ないし10いずれか1つに記載の半導体記憶装置。前記電圧源は、読出し、プログラムまたは消去の動作状態に応じたバイアス電圧を供給する、請求項1ないし11いずれか1つに記載の半導体記憶装置。フラッシュメモリの小型化で高集積化を実現する上で、ビット線選択回路の占有面積を低減することは重要である。非特許文献1のように、第2の選択部320Aの低電圧トランジスタBLSe、BLSo、BIASe、BIASoをセルウエル内に配置することは、1つの解決策ではあるが、非特許文献1は、この低電圧トランジスタをどのような形態でセルウエル内に配置するのかを具体的に教示していない。本発明の目的は、メモリセルアレイ内に最適に組み込まれたビット線選択回路を含む半導体記憶装置を提供することを目的とする。さらに本発明の目的は、ビット線選択回路の小型化を図るとともにビット線の駆動をより高速に行うことができる半導体記憶装置を提供することを目的とする。本発明に係る半導体記憶装置は、電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、前記セルユニット内の行方向の記憶素子を選択する行選択手段と、前記セルユニットの各々に接続されたビット線を選択するビット線選択回路とを有し、前記ビット線選択回路は、偶数ビット線または奇数ビット線をセンス回路に選択的に接続するための選択トランジスタを含む第1の選択部と、偶数ビット線または奇数ビット線をバイアス電圧を供給する電圧源に選択的に接続するためのバイアストランジスタを含む第2の選択部とを有し、前記バイアストランジスタは、前記メモリアレイの記憶素子と共通のウエル内に形成される。好ましくは前記バイアストランジスタは、偶数ビット線と前記電圧源との間に接続された偶数バイアストランジスタと、奇数ビット線と前記電圧源との間に接続された奇数バイアストランジスタとを含み、前記偶数バイアストランジスタおよび奇数バイアストランジスタは、それぞれ並列接続された複数のトランジスタを含む。好ましくは前記偶数バイアストランジスタおよび奇数バイアストランジスタは、偶数ビット線および奇数ビット線のうち非選択とされたビット線にバイアス電圧を与えるように制御される。好ましくは前記電圧源は、半導体ウエル上に、行方向に延在するストリップ部分を含み、前記偶数バイアストランジスタのゲート電極は、前記電圧源の一方の側に配置され、前記奇数バイアストランジスタのゲート電極は、前記電圧源の前記一方と対向する他方の側に配置され、前記電圧源は、前記偶数バイアストランジスタおよび前記奇数バイアストランジスタの一方の拡散領域に電気的に接続され、偶数ビット線および奇数ビット線は、電圧源と交差する列方向に延在するストリップ部分を含み、偶数ビット線は、偶数バイアストランジスタの他方の拡散領域に接続され、奇数ビット線は、奇数バイアストランジスタの他方の拡散領域に接続される。一対の電圧源が形成されるとき、一対の電圧源の間に一対の偶数バイアストランジスタのゲート電極が配置されることができる。また、一対の電圧源が形成されるとき、一対の電圧源の間に一対の奇数バイアストランジスタのゲート電極が配置されるようにしてもよい。好ましくは前記第2の選択部は、メモリアレイ内の1つのブロック内に形成され、1つのブロックは、行方向に配置された複数のセルユニットから構成される。好ましくは、メモリアレイ内に複数のブロックが形成されているとき、前記第2の選択部は、複数のブロックの中間に位置する1つのブロック内に形成される。好ましくは偶数および奇数バイアストランジスタのゲート酸化膜の膜厚は、前記選択トランジスタのゲート酸化膜の膜厚よりも薄い。好ましくは偶数および奇数バイアストランジスタのゲート長は、前記選択トランジスタのゲート長よりも小さい。好ましくは前記電圧源は、読出し、プログラムまたは消去の動作状態に応じたバイアス電圧を供給する。本発明によれば、第2の選択部を構成するバイアストランジスタをメモリアレイの記憶素子と共通のウエル内に形成することにより、ビット線選択回路の占有面積を削減することができ、これにより、小型でありかつ高集積の半導体記憶装置を提供することができる。さらに、第2の選択部のバイアストランジスタを並列接続することで、電圧源とビット線間の抵抗を低減し、バイアストランジスタの駆動能力を増加させ、ビット線の駆動の高速化を図ることも可能になる。次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、NAND型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。図3は、典型的なフラッシュメモリの構成を示すブロック図である。ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。本実施例のフラッシュメモリ10は、行列状に配列された複数のメモリセルを有するメモリアレイ100と、外部入出力端子I/Oに接続され入出力データを保持する入出力バッファ110と、入出力バッファ110からのアドレスデータを受け取るアドレスレジスタ120と、入出力されるデータを保持するデータレジスタ130、入出力バッファ110からのコマンドデータや外部制御信号に基づき各部を制御する制御信号C1、C2、C3等を供給するコントローラ140と、アドレスレジスタ120からの行アドレス情報Axをデコードしデコード結果に基づきブロックの選択およびワード線の選択を行うワード線選択回路150と、ワード線選択回路150によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ/センス回路160と、アドレスレジスタ120からの列アドレス情報Ayをデコードし当該デコード結果に基づきページバッファ内の列データを選択する列選択回路170と、データの読出し、プログラムおよび消去等のために必要な電圧書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versを生成する内部電圧発生回路180とを含んで構成される。メモリアレイ100は、列方向に配置されたm個のメモリブロックBLK、BLK、、BLKを有する。図4は、メモリブロック内に形成されるNANDストリングの構成を示す回路図である。1つのメモリブロックは、複数のメモリセルを直列に接続したNANDストリング以下、セルユニットNUというを複数含み、各セルユニットNUは行方向に配置される。行方向に配置された複数のセルユニットが1つのメモリブロックを構成する。図の例では、1つのセルユニットNUは、直列に接続された32個のメモリセルMCiと、その両端に接続された選択トランジスタTR1、TR2とを含んで構成される。選択トランジスタTR1のドレインは、対応する1つのビット線GBLに接続され、選択トランジスタTR2のソースは、共通ソース線SLに接続される。メモリセルは、典型的に、N型の拡散領域であるソース/ドレインと、ソース/ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート電荷蓄積層と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むMOS構造を有する。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ1が書き込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ0が書き込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。メモリセルMCiのコントロールゲートは、ワード線WLiに対応する。選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに対応する。ワード線選択回路150は、行アドレスAxに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTR1、TR2を選択的に駆動する。セルユニットNUに接続されたビット線GBL1、GBL1、、GBLnは、ビット線選択回路を介してページバッファ/センス回路160に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ/センス回路160に接続する。1つのセンス回路160は、一対の偶数ビット線および奇数ビット線で共有され、偶数ビット線および奇数ビット線がそれぞれ1ページを構成するならば、ページバッファ/センス回路160は、1ページ分のセンス回路を含む。センス回路160は、読出し時に、偶数ビット線または奇数ビット線の電位を感知し、プログラム時に、偶数ビット線または奇数ビット線に書込むデータを保持する。次に、本実施例のビット線選択回路について説明する。図5は、本実施例のビット線選択回路の一部を示すであり、図5は、一対のグローバルな偶数ビット線GBLeと奇数ビット線GBLoのみを例示しているが、実際には、グローバルビット線GBL0~GBLnのnビット線を選択する回路が含まれることに留意すべきである。さらに図5には、1つのブロックのみを例示していることに留意すべきである。ビット線選択回路200は、偶数ビット線GBLeと奇数ビット線GBLoをセンス回路160に接続するための第1の選択部210と、偶数ビット線GBLeおよび奇数ビット線GBLoに所定のバイアス電圧を印加する第2の選択部220とを含んで構成される。第1の選択部210は、偶数ビット線GBLeに接続された偶数選択トランジスタSELeと、奇数ビット線GBLoに接続された奇数選択トランジスタSELoと、偶数選択トランジスタGBLeおよび奇数選択トランジスタGBLoの共通ノードN1とセンス回路との間に接続されたビット線選択トランジスタBLSとを有する。第1の選択部210を構成するトランジスタSELe、SELo、BLSは、N型のMOSトランジスタであり、ページバッファ/センス回路160などの周辺回路を構成するPウエル内に形成される。第1の選択部210を構成するトランジスタは、高電圧HVで動作可能な高耐圧トランジスタである。偶数および奇数選択トランジスタSELe、SELo、ならびにビット線選択トランジスタBLSのゲートには、コントローラ140からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的に駆動される。例えば、選択されたページの読出しが行われる場合であって、偶数ビット線GBLeが選択されるとき、奇数ビット線GBLoが非選択とされ、偶数選択トランジスタSELe、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSELoがオフする。また、奇数ビット線GBLoが選択されるとき、偶数ビット線GBLeが非選択とされ、奇数選択トランジスタSELo、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSELeがオフする。こうして、1つのセンス回路は、2本のビット線GBLeおよびGBLoに共通に使用される。第2の選択部220は、偶数ビット線GBLeと仮想電位VPREとの間に接続された偶数バイアストランジスタYSELeと、奇数ビット線GBLoと仮想電位VPREとの間に接続された奇数バイアストランジスタYSELoとを有する。偶数および奇数バイアストランジスタYSELe、YSELoは、N型のMOSトランジスタであり、メモリ素子またはメモリブロックを形成するPウエル内に形成される。第2の選択部220を構成するトランジスタは、第1の選択部210のトランジスタと異なり、低電圧LVで動作可能な低耐圧トランジスタである。従って、第2の選択部220を構成する偶数および奇数バイアストランジスタYSELe、YSELoのゲート酸化膜Toxは、メモリ素子のゲート酸化膜Goxと等しく、偶数および奇数バイアストランジスタYSELe、YSELoとメモリ素子とは、同一の製造工程にて形成される。偶数バイアスおよび奇数バイアストランジスタYSELe、YSELoのゲートには、コントローラ140からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的に駆動される。また、仮想電位VPREには、コントローラ140の制御により内部電圧発生回路180から動作状態に応じたバイアス電圧またはプリチャージ電圧が供給される。例えば、ページ読出しの際に、偶数ビット線GBLeが選択され、奇数ビット線GBLoが非選択されるとき、偶数バイアストランジスタYSELeがオフし、奇数バイアストランジスタYSELoがオンし、仮想電位VPREにシールド電位が供給される。また、偶数ビット線GBLeが非選択され、奇数ビット線GBLoが選択されるとき、偶数バイアストランジスタYSELeがオンし、奇数バイアストランジスタYSELoがオフし、偶数ビット線GBLeにシールド電位が供給される。シールド電圧は、例えば接地電位である。プログラム時には、仮想電位VPREにはプログラム禁止電圧が供給され、非選択のビット線のメモリセルのチャンネルは、書込み禁止電圧にバイアスまたはプリチャージされる。本実施例において1つの特徴的な点は、偶数バイアストランジスタYSELeおよび奇数バイアストランジスタYSELoがメモリアレイまたはメモリブロック内に形成され、メモリセルを形成するときに同時に形成され、また、これらのトランジスタは、第1の選択部210を構成するトランジスタよりも、ゲート酸化膜の膜厚を薄くし、チャンネル長を短くした低電圧駆動のトランジスタから構成されることである。これにより、本実施例のビット線選択回路200は、図1に示す従来のビット線選択回路300と比較して、その占有面積を小さくすることができる。また、偶数および奇数バイアストランジスタYSELe、YSELoを小さくすることで、個々のトランジスタの駆動能力が小さくなるが、これを補うため、偶数および奇数バイアストランジスタYSELe、YSELoは、複数のトランジスタを並列に接続して構成され、事実上、トランジスタのチャンネル幅を増加させている。これにより、本実施例のビット線選択回路200は、図2に示す従来のビット線選択回路300Aと比較して、ビット線を所望のバイアス電圧に高速に充電または放電することができる。次に、本実施例のビット線選択回路200の第2の選択部220のレイアウトについて説明する。図6は、メモリアレイに組み込まれた第2の選択部220のレイアウトを模式的に示した平面図であり、図7Aは、A1-A1線、A2-A2線の断面図、図7Bは、B1-B1線、B2-B2線の断面図、図7Cは、C1-C1線の断面図を示している。好ましい態様では、メモリアレイ100は、N型のシリコン半導体基板もしくはウエル内に形成されたP型のウエル内に形成される。各メモリブロックは、ブロック単位での一括消去を可能にするため、個々のPウエル内に形成される。第2の選択部220を構成するトランジスタは、メモリブロックを形成するPウエル内にメモリ素子と同時に形成される。第2の選択部220は、好ましくは1つのメモリブロックに隣接して形成される。但し、複数のメモリブロックに隣接して形成することも可能である。図6は、4ビットのビット線GBL0~GBL4のレイアウトを例示している。ここに例示する第2の選択部220では、偶数および奇数バイアストランジスタYSELe、YSELoが2つの並列接続されたトランジスタを構成するように、一対の仮想電位VPREと、一対の仮想電位VPREに接続される一対の偶数および奇数バイアストランジスタYSELe、YSELoを有する。Pウエル内には、列方向に延在するストリップ状のトレンチアイソレーションSTIが形成され、これにより、トレンチアイソレーションSTIによって分離されたP型の活性領域が規定される。偶数および奇数バイアストランジスタYSELe、YSELoのゲート電極は、ポリシリコン層から構成され、ポリシリコン層をマスクに活性領域内にN-の拡散領域が形成される。N-の拡散領域は、偶数および奇数トランジスタのソース、ドレインを形成する。また、仮想電位VPREと接続される領域には、不純物濃度が高いNのコンタクト領域が形成される。仮想電位VPREは、図7Aに示すように、タングステンプラグまたはタングステンレール等のメタル電極M1により構成される。メタル電極M1は、活性領域と直交する行方向にストリップ状に延在し、メタル電極M1は、Nのコンタクト領域にオーミック接続される。仮想電極VPRE上には、層間絶縁膜MLOを介して仮想電極VPREと直交する方向にストリップ状に延在するビット線GBL0~GBL4が形成される。ビット線GBL0~GBL4が延在する方向は、メモリブロック1、2、mが配置される方向である。ビット線GBL0~GBL4のピッチは、活性領域のピッチに略等しく、AlまたはAl合金等のメタル電極M2により構成される。メタル電極M2は、図7Cに示すように、セルユニットNUの選択トランジスタTR1のドレインに、タングステンプラグ等のコンタクトCTを介してオーミック接続される。仮想電位VPREを挟むように偶数および奇数バイアストランジスタYSELe、YSELoが配置される。図6のレイアウトでは、一対の奇数バイアストランジスタYSELoが隣接するように配置され、一対の偶数バイアストランジスタYSELeが離間されるように配置される。偶数および奇数バイアストランジスタYSELe、YSELoのゲート電極は、活性領域上のゲート酸化膜Goxを介して形成されたポリシリコン層Polyから構成され、ポリシリコン層Polyは、活性領域と直交するように行方向にストリップ状に延在する。このポリシリコン層Polyは、セルユニットNUを構成するメモリセルのフローティングゲートと同時に形成される層であっても良いし、フローティングゲートとコントロールゲートとを積層する場合には、その間に介在するONOの一部または全部を除去し両者が電気的に接続されるようにしてもよい。偶数ビット線GBL0、GBL2は、図7Bに示すように、タングステンプラグ等のコンタクトCTを介して偶数バイアストランジスタYSELeのNの拡散領域ソースに接続され、奇数ビット線GBL1、GBL3は、奇数バイアストランジスタYSELoのNの拡散領域ソースに接続される。こうして、仮想電位VPREと偶数ビット線GBLeおよび奇数ビット線GBLoとの間には、複数の並列に接続されたトランジスタYSELe、YSELoが形成される。図7Cは、セルユニットNUの断面を示している。選択トランジスタTR1とTR2のゲート電極SGD、SGSは、2層のポリシリコン層を積層して形成される。他方、メモリセルMC0~MC31は、ゲート絶縁膜Gox上に形成された1層目のポリシリコン層Poly1からなるフローティングゲートと、誘電体膜と、当該誘電体膜上に形成された2層目のポリシリコン層Poly2からなるコントロールゲートとを含んで構成される。誘電体膜は、例えば、シリコン窒化膜をシリコン酸化膜で挟んだONO構造から構成され、2層目のポリシリコン層Poly2は、ワード線を構成する。選択トランジスタTR1、TR2を構成するゲート電極は、ポリシリコン層Poly1とポリシリコン層Poly2とが電気的に接続されたものか、Poly1から構成される。偶数ビット線が選択ビット線、奇数ビット線が非選択ビット線であるときの動作を説明する。読出し時、ビット線選択トランジスタBLS、偶数選択トランジスタSELeがオンし、偶数バイアストランジスタYSELoがオフし、選択ビット線がセンス回路に接続される。一方、奇数選択トランジスタSELoがオフし、奇数バイアストランジスタYSELoがオンし、非選択ビット線には、仮想電位VPREによりシールド電位GNDが印加される。プログラム時、初めに、ビット線選択トランジスタBLS、偶数および奇数選択トランジスタSELe、SELo、偶数バイアストランジスタYSELeがオフし、奇数バイアストランジスタYSELoがオンし、非選択ビット線には、仮想電位VPREから書き込み禁止電圧が印加され、非選択ビット線のセルユニットのメモリセルのチャンネルが書き込み禁止電圧にプリチャージされる。次に、ビット線選択トランジスタBLS、偶数選択トランジスタSELeがオンし、選択ビット線がセンス回路に接続され、選択ビット線には、書込むデータ0または1に応じた電圧が印加される。また、奇数バイアストランジスタYSELo、奇数選択トランジスタSELo、選択トランジスタTR1、TR2はオフし、非選択ビット線はフローティングされるため、コントロールゲートとチャンネルの容量結合によりフローティングゲートへの電子の書き込みは行われない。消去時、ビット線選択トランジスタBLS、偶数および奇数選択トランジスタSELe、SELoがオフし、偶数および奇数バイアストランジスタYSELe、YSELoがオンし、選択ビット線および非選択ビット線には、仮想電位VPREから消去電圧20Vがプリチャージされる。次に、選択トランジスタTR1、TR2がフローティングされ、選択されたメモリブロックのコントロールゲートが0V、Pウエルに20Vの消去電圧が印加される。第2の選択部220の活性領域は、セルユニットNUの活性領域の延長であり、第2の選択部220の偶数および奇数バイアストランジスタYSELe、YSELoは、メモリセルを構成するトランジスタと互換性のあるプロセスで構成することができる。第2の選択部220を構成する偶数および奇数バイアストランジスタYSELe、YSELoのゲート酸化膜Goxは、メモリセルを構成するゲート酸化膜Goxと同じ膜厚であり、第1の選択部210の偶数および奇数選択トランジスタSELe、SELoのゲート酸化膜Goxよりも薄く、かつチャンネル長も短くすることができる。これにより、ビット線選択回路の占有面積を削減し、フラッシュメモリの小型化および高集積化を図ることができる。本発明の好ましい実施例では、第2の選択部220は、複数のメモリブロックの中の選択された1つのメモリブロック内にもしくはこれに隣接して形成される。例えば、第2の選択部220は、図3に示すメモリアレイ100内のページバッファ/センス回路160に近接したメモリブロックBLK内またはこれに隣接するように形成される。また、メモリブロックのmが2以上であるとき、すなわち、メモリブロックの数が3個以上のとき、第2の選択部220は、複数のメモリブロックの中間またはほぼ中央に形成することができる。例えば、m=2であるとき、第2の選択部220は、m=1のメモリブロック内またはこれに隣接して形成され、m=3であるとき、第2の選択部220は、m=1またはm=2内にまたはこれに隣接して形成することができる。第2の選択部220をm個のメモリブロックのほぼ中間に形成することで、第2の選択部220をメモリブロックの端部例えば、メモリブロックBLKに形成するときと比較して、選択されるブロックまでの偶数ビット線GBLeまたは奇数ビット線GBLoの実質的な容量または距離を低減することができる。本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。