"半導体基板と、前記半導体基板上に形成される半導体層と、前記半導体層中に形成され、第1方向を長手方向とする複数の素子分離絶縁膜と、前記素子分離絶縁膜により分離して形成され、メモリストリングが形成される複数の素子形成領域と、前記素子形成領域で構成される複数の素子形成領域群と、を有し、前記第1方向と直交する第2方向において、前記素子形成領域群の間隔は前記素子形成領域群の中の前記素子形成領域の間隔より大きいメモリセルアレイと、前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する制御回路とを備えることを特徴とする不揮発性半導体記憶装置。前記素子形成領域間の間隔が周期的に変化する請求項1記載の不揮発性半導体記憶装置。2つの前記素子形成領域群に挟まれた前記素子分離絶縁膜の深さは、前記素子形成領域群の中の前記素子形成領域に挟まれた前記素子分離絶縁膜の深さよりも大きいことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記制御回路は、前記第2方向から見て奇数番目に位置する前記素子形成領域群に対する書き込み動作と、前記第2方向から見て偶数番目に位置する前記素子形成領域群に対する書き込み動作と、を別々に実行するよう構成されたことを特徴とする請求項1乃至3記載の不揮発性半導体記憶装置。前記第2の間隔は、前記第1の間隔よりも10以上大きいことを特徴とする請求項1乃至4に記載の不揮発性半導体記憶装置。この発明は、正確に書き込み動作を行うことができる不揮発性半導体記憶装置を提供することを目的とする。以下に説明する実施の形態の不揮発性半導体記憶装置は、半導体層を備える。複数の素子分離絶縁膜は、半導体層中に形成され、第1方向を長手方向とする。複数の素子形成領域は、素子分離絶縁膜により分離して形成される。素子形成領域にはメモリストリングが形成される。複数の素子形成領域群が素子形成領域により構成される。メモリセルアレイは、第1方向と直交する第2方向において、前記素子形成領域群の間隔が前記素子形成領域群の中の前記素子形成領域の間隔より大きくされている。制御回路は、前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する。次に、本発明の実施の形態に係る不揮発性半導体記憶装置を図面に基づいて説明する。[第1の実施の形態]まず、図1A及び図1Bを参照して、第1の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。図1Aは、第1実施形態に係る不揮発性半導体記憶装置NAND型フラッシュメモリの構成を示すブロック図である。図1Bは、メモリセルアレイ111の構成を示す等価回路図である。なお、図1Bにおいて、ワード線WLが延びる方向をワード線方向と、ビット線BLが延びる方向をビット線方向と称する。第1実施形態に係る不揮発性半導体記憶装置は、図1Aに示すように、メモリセルアレイ111、センスアンプ112、ロウデコーダ113、データ線114、I/Oバッファ115、制御信号発生回路116、アドレスレジスタ117、カラムデコーダ118、内部電圧発生回路119、及び基準電圧発生回路120を有する。メモリセルアレイ111は、図1Bに示すように、NANDセルユニットNUをマトリクス配列して構成されている。各NANDセルユニットNUは、例えば64個の直列接続された電気的書き換え可能な不揮発性メモリセルMC0~MC63メモリストリングと、そのメモリストリングの両端をそれぞれビット線BLと共通ソース線CELSRCに接続するための選択トランジスタSG1、SG2を有する。NANDセルユニットNU内のメモリセルM0~M63の制御ゲートは、異なるワード線WL0~WL63に接続されている。選択トランジスタSG1、SG2のゲートは、それぞれ選択ゲート線SGD、SGSに接続されている。1つのワード線WLを共有するNANDセルユニットNUの集合は、データ消去の単位となるブロックBLKを構成する。図示は省略するが、複数のブロックBLKが、ビット線方向に配列されている。各ビット線BLは、図1Aに示すセンスアンプ112に接続される。1つのワード線WLに共通に接続された複数のメモリセルMCが1ページ、または複数ページを構成する。センスアンプ112は、図1Aに示すように、メモリセルアレイ111のビット線方向に配置され、ビット線BLに接続されてページ単位のデータ読み出しを行うと共に、1ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンンプ112には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路図示せずが設けられている。ロウデコーダ113は、図1に示すように、メモリセルアレイ111のワード線方向に配置され、ロウアドレスに従ってワード線WL及び選択ゲート線SGD、SGSを選択駆動する。このロウデコーダ113は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ112内のカラム選択ゲート回路を制御するカラムデコーダ118が、センスアンプ112に付随して設けられている。ロウデコーダ113、カラムデコーダ118及びセンスアンプ112は、メモリセルアレイ111のデータ読み出しと書き込みを行うための読み出し/書き込み回路を構成している。外部入出力ポートI/Oとセンスアンプ112との間では、入出力バッファ115及びデータ線114によりデータ転送が行われる。即ち、センスアンプ112に読み出されたページデータは、データ線114に出力され、入出力バッファ115を介して入出力ポートI/Oに出力される。また入出力ポートI/Oから供給される書き込みデータは、入出力バッファ115を介し、センスアンプ112にロードされる。入出力ポートI/Oから供給されるアドレスデータAddは、アドレスレジスタ117を介してロウデコーダ113及びカラムデコーダ118に供給される。入出力ポートI/Oから供給されるコマンドデータComはデコードされて制御信号発生回路116にセットされる。チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、読み出しイネーブル信号/REの各外部制御信号は、制御信号発生回路116に供給される。制御信号発生回路116は、コマンドCom及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路119を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。また、制御信号発生回路116は、基準電圧生成回路20から基準電圧を印加される。制御信号発生回路116は、ソース線SL側の選択メモリセルMから書き込みを行ない且つ読み出し動作を制御する。図1C及び図1Dは、メモリセルMC及び選択トランジスタSG1、SG2の概略の断面構造を示している。図示しない半導体基板上に形成されたp型ウェル2には、n型のソース、ドレイン拡散層15が形成されている。2つの拡散層15に挟まれたp型ウェル2の領域は、メモリセルMCを構成するMOSFETのチャネル領域として機能する。またp型ウェル2にはゲート絶縁膜10を介して浮遊ゲートFG11が形成される。浮遊ゲート11は、その中に電荷を保持可能に構成され、その電荷量によってメモリセルMCの閾値電圧が決まる。なお、浮遊ゲートの代わりの電荷蓄積膜として、電荷トラップ膜を用いてもよい。この浮遊ゲート11の上にはゲート間絶縁膜12を介して制御ゲートCG13が形成されている。選択トランジスタSG1、SG2は、図示しない半導体基板上に形成されたp型ウェル2と、このp型ウェル2の表面に形成されたn型のソースドレイン拡散層15を備えている。なお、拡散層の代わりに、フリンジ電界を利用したソースドレインを用いてもよい。p型ウェル2の上にはゲート絶縁膜10を介して制御ゲート11 ́が形成されている。図1Eは、メモリセルアレイ1内の1つのNANDセルユニットNUの概略の断面図を示している。この例において、1つのNANDセルユニットNUは、図1Cに示す構成を有する64個のメモリセルMCと、図1Dの構成を有する選択トランジスタSG1、SG2が直列接続されて構成されている。次に、このように構成されたNAND型フラッシュメモリにおける多値記憶方式について図2~図4を参照して説明する。NAND型フラッシュメモリにおいては、図2に示すように、1つのメモリセルにおいて閾値電圧の値を例えば4通りに制御して、2ビットのデータを1つのメモリセルMCに記憶させることができる。以下では、4値データ記憶方式を例にとって説明する。それ以外の8値データ3ビットあるいはそれ以上の多値データ記憶方式を採用する場合でも、閾値電圧分布の数が異なるのみであり、基本原理は同様である。2ビットの情報を記憶するためには、11、01、10、00の4通りのデータに対応して4種類の閾値電圧分布E、A~Cが設けられ、情報の書き込み及び読み出しを行うものである。すなわち、4通りの閾値電圧分布E、A~Cの各々に4通りのビット情報11、01、10、00のいずれかが割り付けられている。この2ビットのデータに対応して2つのサブページが形成される。即ち、上位ページUPPER、下位ページLOWERの2つである。この4通りのデータの読み出し動作時には、メモリセルMCに接続された選択ワード線WLに読み出し電圧を印加して、メモリセルMCの導通非導通を検出して行う。選択ワード線WLに印加される読み出し電圧の電圧値は、メモリセルの4通りの閾値電圧分布に対応して、図2に示すような各閾値電圧分布の上限と下限との間の電圧VA、VR、VC3通りに設定され得る図2参照。読み出し電圧VAは最も低い電圧で、VB,VCの順に電圧値が大きくなる。なお、リード動作時に非選択メモリセルMCに印加される電圧Vreadは、データ10が割り付けられた閾値電圧分布Cの上限値よりも大きな電圧とされる。すなわち電圧Vreadは、データの読み出しを行う場合に、NANDセル中の非選択メモリセルに対し印加される電圧であり、その保持データに拘わらず当該非選択メモリセルを導通させる。図2において、電圧VAV、VBV、VCVは、各閾値電圧分布への書き込みを行う場合において書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。さらに、Vevは、メモリセルのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルに印加される消去ベリファイ電圧であり、負の値を有する。その大きさは、隣接メモリセルの干渉の影響を考慮して決定される。上述の各電圧の大小関係は、Vev<VA<VAV<VB<VBV<VC<VCV<Vreadである。なお、消去ベリファイ電圧Vevは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルMCの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値である。すなわち、実際の消去ベリファイ動作においては、メモリセルMCのバックゲートに正の電圧を与え、メモリセルMCの制御ゲートには、ゼロ又はバックゲート電圧より小さい正の値の電圧を印加している。ブロック消去後のメモリセルの閾値電圧分布Eは、その上限値も負の値であり、データ11が割り当てられる。また、書き込み状態のデータ01、10、00のメモリセルは、それぞれ正の閾値電圧分布A、B、Cを有するA、B、Cの下限値も正の値である。データ01の閾値電圧分布Aが最も電圧値が低く、データ00の閾値電圧分布Cが最も電圧値が高く、データ10の閾値電圧分布Bは、データ01とデータ00の中間の電圧値を有する。なお、図2に示す閾値電圧分布はあくまでも一例である。例えば、図2は閾値電圧分布A,B,Cは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Aは負の電圧の分布であり、閾値電圧分布B、Cが正の電圧の分布であってもよい。また、閾値電圧分布Eが正の電圧の分布であってもよい。1つのメモリセルの2ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々の書き込み動作、つまり、2回の書き込み動作により、メモリセルに書き込まれる。データと標記するとき、は上位ページデータを、は下位ページデータを表している。まず、下位ページデータの書き込みを、図3を参照して説明する。全てのメモリセルは、消去状態の閾値電圧分布Eを有し、データ11を記憶しているものとする。図3に示すように、下位ページデータの書き込みを行うと、メモリセルの閾値電圧分布Eは、下位ページデータの値1、或いは0に応じて、2つの閾値電圧分布E、B ́に分けられる。すなわち、下位ページデータの値が1の場合には、消去状態の閾値電圧分布Eを維持する。一方、下位ページデータの値が0の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Vthを所定量だけ上昇させる。具体的には、ベリファイ電位VBV ́を設定し、このベリファイ電圧VBV ́以上の閾値電圧となるまで書き込み動作が繰り返される。その結果、メモリセルは、書き込み状態データ10に変化する。次に、上位ページデータの書き込みを、図4を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ上位ページデータと、メモリセルに既に書き込まれている下位ページデータとに基づいて行われる。即ち、図4に示すように、上位ページデータの値が1の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Vthの上昇を防止する。その結果、データ11消去状態の閾値電圧分布Eのメモリセルは、データ11をそのまま維持し、データ10閾値電圧分布B ́のメモリセルは、データ10をそのまま維持する。ただし、上述のベリファイ電圧VBV ́よりも大きい正規のベリファイ電圧VBVを用いて閾値電圧分布の下限値を調整し、これにより閾値電圧分布の幅を狭めた閾値電圧分布Bを形成する。一方、上位ページデータの値が0の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Vthを所定量だけ上昇させる。その結果、データ11消去状態の閾値電圧分布Eのメモリセルは、閾値電圧分布Aのデータ01に変化し、データ10のメモリセルは、閾値電圧分布Cのデータ00に変化する。このとき、ベリファイ電圧VAV、VCVが用いられて、閾値電圧分布A、Cの下限値が調整される。以上が、一般的な4値記憶方式におけるデータ書き込み方式の一例である。これはあくまでも一例であり、閾値電圧分布に対するデータの割り付け、書き込み動作の手順などは、これ以外にも様々な方法が採用され得る。また、3ビット以上の多ビット記憶方式においても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を8通りに分割する動作が加わるのみであるので、基本的な動作は同様である。図5は、メモリセルアレイ111の平面レイアウトを示している。ワード線WL13とビット線BL25とが互いに交差して配設され、それらの各交差部11にメモリセルMCが形成される。ビット線方向に並ぶ複数のメモリセルMCは後述するように直列接続されてNANDセルユニットNUを構成する。NANDセルユニットNUの一端は、選択ゲートトランジスタSG1を介してビット線BLに接続される。選択ゲートトランジスタSG1のゲートは、ワード線WLと並行する選択ゲート線SGD13Aとして連続的に配設される。ビット線方向におけるワード線13と選択ゲート線13Aとの間の幅は、ワード線13間の幅よりも広く設定されている。図5では省略されているが、NANDセルユニットNUの他端は選択ゲートトランジスタSG2を介して、ソース線CELSRCに接続される。図6は、図5のワード線WLに沿ったI-I′断面図であり、図7は同じくビット線BLに沿ったII-II′断面図である。p型シリコン基板100上のセルアレイ領域には、n型ウェル1、p型ウェル2が形成されている。このp型ウェル2には、所定の間隔D、dでトレンチ3が形成されており、このトレンチ3には素子分離絶縁膜4が形成されている。この素子分離絶縁膜4に挟まれたp型ウェル2には、メモリセルMCが形成される。すなわち、素子分離絶縁膜4に挟まれたp型ウェル2は、メモリセルMC等が形成されビット線方向を長手方向として延びる素子形成領域2Aとして機能する。複数の素子形成領域2Aは、後述するように、側壁転写プロセスにより形成され、それらの間の間隔は、距離d、又は距離D>dである。距離d、距離Dは周期的に表れる。その理由は後述する。また、距離Dの部分のトレンチ3の深さHよりも、距離dの部分のトレンチの深さhは小さくされている。これは、トレンチ3の幅が小さいと、その分トレンチ3の深さも小さくなるからである。なお、距離dの部分のトレンチ3の深さhは、ある深さh1以下の深さである。そして、深さHは、この深さh1よりも大きい。そして、これら素子形成領域2Aは、複数の素子形成領域群Group1、Group2に分類されている。素子形成領域群Group1は、ワード線方向からみて奇数番目にあり、素子形成領域群Group2は、ワード線方向からみて偶数番目にある。これらの素子形成領域群Group1、Group2は、書き込み動作を行う場合に同時に書き込み動作が行われる一単位を示している。1つの素子形成領域群Groupは、本実施の形態では2つの素子形成領域2Aを含む。素子形成領域2Aの表面には、トンネル酸化膜10を介して多結晶シリコン膜からなる浮遊ゲート11が形成され、この浮遊ゲート11上にゲート間絶縁膜12例:ONO膜を介して制御ゲート13が形成されている。制御ゲート13は、多結晶シリコン膜13aとタングステンW膜13bの積層膜やニッケルシリサイドNiSixにより形成され得る。制御ゲート13は、ワード線方向を長手方向として連続的にパターニングされて、ワード線WLとなる。制御ゲート13と浮遊ゲート11は、シリコン窒化膜SiN膜14をマスクとして同時にパターニングされ、これをマスクとしてイオン注入を行って、図7に示すソースドレイン拡散層15が形成される。拡散層15は、隣接するメモリセルMCで共有されて、複数のメモリセルMCが直列接続されたNANDストリングが形成され、このNANDストリングの両端に選択ゲートトランジスタが接続されてNANDセルユニットNUが形成される。こうして形成されたメモリセルアレイ111の各ゲート電極間は、層間絶縁膜16により平坦に埋め込まれ、更にメモリセルアレイ111を覆うようにSiN膜17が堆積される。メモリセルアレイ111上は、層間絶縁膜20で覆われる。この層間絶縁膜20にコンタクトプラグ21と第1層メタルのタングステンW配線22が埋め込まれる。更に層間絶縁膜23が積層される。この層間絶縁膜23にコンタクトプラグ24が埋め込まれ、この上に第2層メタルであるAl膜によるビット線BL25が形成される。図7では、ビット線側のコンタクト部のみ示しており、W配線22はビット線のための中継配線となるが、ソース線側はW配線22と同じ膜でソース配線が形成される。ビット線25上には、パシベーション膜として、シリコン酸化膜26、プラズマCVDによるSiN膜27及びポリイミド膜28が堆積されている。本実施の形態では、トレンチ3やビット線BL、ワード線WL等の形成の際に、いわゆる側壁転写プロセスが用いられる。ここで、図8~図14を参照して、トレンチ3を側壁転写プロセスを用いて形成する場合の手順を示す。ビット線BL、ワード線WL等も同様の手法で形成可能であるので、説明は省略する。まず、図8に示すように、p型シリコン基板100上に、n型ウェル1、p型ウェル2が順に形成され、その上に、トンネル酸化膜10の材料となるシリコン酸化膜10 ́、浮遊ゲート11の材料となる多結晶シリコン膜11 ́が順に形成される。さらに、p型ウェル2、シリコン酸化膜10 ́及び多結晶シリコン膜11 ́をエッチングするために用いる第1ハードマスク30が堆積される。第1ハードマスク30は、一例として、シリコン窒化膜SiN、BSG膜、TEOS膜、BSG膜等を堆積した複合膜により形成することができる。これはあくまでも一例であり、エッチング条件やマスク材料等を考慮して、様々な形式層数、各層の厚さ、材料等のものが用いられ得る。この第1ハードマスク30の上に更に、第1ハードマスク30とは異なる組成を有する第2ハードマスク40が形成される。第2のハードマスク40は、例えばアモルファスシリコンで形成され得る。次に、この第2ハードマスク40の全面に反射防止膜図示せずとレジストを塗布した後、フォトリソグラフィ法により、最小加工寸法F解像限界のラインアンドスペースパターンにレジストを現像し、ラインアンドスペースパターン形状を有するレジスト50を形成する。続いて図9に示すように、等方性エッチングにより、図示しない反射防止膜をエッチングすると同時にレジスト50をスリミング処理して、フォトリソグラフィの最小加工寸法F解像限界以下の幅までレジスト50を細化させる。例えば、メモリセルアレイ部分でのレジスト50のライン幅が約1/2F、スペース幅が約3/2F程度になるようにする。続いて図10に示すように、スリミング処理されたレジスト50をマスクとした異方性エッチングにより、第2ハードマスク40をエッチングする。エッチング後は、レジスト50は剥離される。続いて、図11に示すように、第2ハードマスク40をマスクとした異方性エッチングにより、第1ハードマスク30をエッチングする。その後、第2ハードマスク40を等方性エッチングにより剥離する。次に、第1ハードマスク30上の全面に、シリコン窒化膜をCVD法により堆積させる。その後、図12に示すように、異方性エッチングにより、第1ハードマスク30の側壁のみにシリコン窒化膜が残るようにエッチングを行う。その後、図13に示すように、ウエットエッチングを行ってハードマスク30を除去しつつ、側壁のシリコン窒化膜を側壁膜31として残存させる。このような側壁膜31のみをマスクとしたエッチングにより、図14に示す如く、幅、間隔が最小加工寸法F以下である複数のトレンチ3が形成される。このように微細化されたメモリセルアレイにおいては、書き込み動作において隣接するメモリセルからの干渉効果に従って誤書き込み等が生じる虞が従来に比べ大きくなっている。すなわち、図23に示すように、1本のワード線WLに沿った複数のメモリセルMCに書き込みを行う場合、メモリセルMCが形成される素子形成領域2Aの電位は、そのメモリセルMCに書き込むべきデータの種類に応じて、接地電位G又はブースト状態Bのいずれかとなる。書き込みが禁止されるNANDセルユニットNUが存在する素子形成領域2Aはブースト状態Bを与えられる。ブースト状態Bは、選択トランジスタSG1、SG2を非導通状態とすることで素子形成領域2Aをフローティング状態とした後、ワード線WLの電位が例えば電圧Vreadなどに上昇することにより、カップリング効果により得られるものである。このとき、ブースト状態Bにある素子形成領域2Aが接地電位Gにある素子形成領域2Aと隣接していると、素子形成領域間の容量結合によりブースト状態Bにある素子形成領域2Aの電位が低下し、誤書き込みを生じさせる虞があるという問題がある。特に、ブースト状態Bの素子形成領域2Aの両隣に接地電位Gの素子形成領域2Aがあると影響が大となる。このように、ブースト状態Bの素子形成領域2Aが接地電位Gの素子形成領域2Aに両側から挟まれた状態を、以下ではGBG状態と称する。このようなGBG状態が生じることは、誤書き込みの発生を抑制する観点から極力避けなければならない。微細化が進展すると、この影響は更に大きくなる。そこで、この実施の形態では、側壁転写プロセスを用いて、図14に示すように、幅dのトレンチ3と、これよりも大きい幅Dのトレンチ3とを意図的に交互に生じさせる。距離dのトレンチ3と、距離Dのトレンチ3とは、この例では1つずつ交互に現れる。換言すれば、複数の素子形成領域2Aは、側壁転写プロセスが用いられることに起因して、その間の間隔D、dが周期的に変化する。幅dと、幅Dとは、一例として10かそれ以上の差とすることができる。なお、図13に示すステップにおいて除去される第1ハードマスク30の部分においてより大きい幅Dのトレンチ3を生じさせることもできるし、そうでなく、小さい幅dのトレンチ3を生じさせることもできる。いずれの場合にも、幅D、dを等しくせず、例えば10以上の幅の差を与えることは同様である。図14は、第1ハードマスク30を除去した部分に幅dのトレンチ3を生じさせる場合を図示しているが、これに限られるものではないことはいうまでもない。なお、幅Dのトレンチ3は、幅d<Dのトレンチ3よりも、その深さhが大きくなるh1>h2。本実施の形態では、このようにトレンチ3の幅d、Dの差を意図的に生じさせ、更にこれを積極的に利用して書き込み動作を正確に行う。本実施の形態は、次のような書き込み動作を実行する。すなわち、本実施の形態の不揮発性半導体記憶装置は、トレンチ3に埋め込まれた素子分離絶縁膜4により互いに絶縁分離される複数の素子形成領域2Aを、図15A~図15Dに示すように、複数のグループ、例えば2つのグループGroup1、2に分類する。以下、このようなグループを、素子形成領域群Group1、Group2のように称する。素子形成領域群Group1、2は、ワード線方向に交互に形成される。図8~図14に示すような側壁転写プロセスを用いてトレンチ3を形成する場合、1つの素子形成領域群Groupは、2つの素子形成領域2Aを含む。そして、1つの素子形成領域群Group1又は2の中の2つの素子形成領域2Aの間の間隔はdである。一方、2つの素子形成領域群Group1、Group2の間の間隔は、dよりも大きいDである。間隔d、Dは、いずれもある程度のばらつきを有する値である。要するに、dの中央値が、Dの中央値よりも10かそれ以上大きい値であればよい。また、素子形成領域群Groupの中の素子形成領域2Aを分離する素子分離絶縁膜4の深さhは、2つの素子形成領域群Group1、Group2を分離する素子分離絶縁膜4の深さHよりも小さい。第1の実施の形態では、書き込み動作を実行する場合において、2つの素子形成領域群Group1、Group2の書き込み動作を、それぞれ別々に実行する。換言すれば、2つの素子形成領域群Group1、Group2のいずれか一方のみに書き込みのための電圧を印加し、残りの一方の素子形成領域群Groupには書き込みを禁止するような電圧を印加する動作を行う。以下、図115A~図15Dを参照して、第1の実施の形態の書き込み動作を説明する。図15A、図15Bは、第1の実施の形態の書き込み動作を、等価回路図を用いて説明したものである。また、図15C、図15Dは、書き込み動作をI-I ́断面図を用いて説明したものである。図15A、図15Cは、素子形成領域群Group1を書き込み動作の対象とする一方、素子形成領域群Group2は書き込み禁止とする場合の動作を示したものである。図15B、図15Dは、これとは逆に素子形成領域群Group2を書き込み動作の対象とする一方、素子形成領域群Group1は書き込み禁止とする場合の動作を示したものである。1素子形成領域群Group1への書き込み動作まず、素子形成領域群Group1を書き込み動作の対象とする一方、素子形成領域群Group2は書き込み禁止とする場合の動作を、図15A、図15Cを参照して説明する。ワード線WL0~63のうち、書き込み対象とされる書込み対象メモリセルMCsに接続される選択ワード線WLsには、プログラム電圧Vpgm20V以上が印加される。一方、書き込みの対象とされない残りのメモリセル非書込み対象メモリセルMCnsに接続される非選択ワード線WLnsには、非書込み対象メモリセルMCnsをその保持データにかかわらず導通させることが可能な程度のパス電圧Vpass8V~10V程度が印加される。また、ソース線CELSRCには電源電圧Vdd例えば1.8Vが印加される一方、選択ゲート線SGSには接地電圧Vssが印加される。このため、選択ゲートトランジスタSG2は非導通状態OFFとされる。図15Aに示すように、素子形成領域群Group1に形成される2つのNANDセルユニットNUに接続されるビット線BLには、書き込みデータに応じて、電源電圧Vdd又は接地電圧Vssが与えられる。すなわち、書込み対象メモリセルMCsにデータ0を書き込む場合には、ビット線BLには接地電圧Vssが印加される。この場合、選択ゲート線SGDに電源電圧Vddが与えられることで選択ゲートトランジスタSG1は導通状態ONとなり、対応する素子形成領域2Aは接地電圧Vssまで充電される。このため、選択ワード線WLsに印加されるプログラム電圧Vpgmと接地電圧Vssとの間の電位差に基づき、書込み対象メモリセルMCsの浮遊ゲート11に電子が注入され、これにより書込み対象メモリセルMCsの閾値電圧が上昇する。一方、書込み対象メモリセルMCsの保持データを1に維持する場合書き込み禁止する場合には、ビット線BLには接地電圧Vddが印加される。この場合、選択ゲート線SGDに電源電圧Vddが与えられることで選択ゲートトランジスタSG1は非導通状態OFFとなり、対応する素子形成領域2Aはフローティング状態となる。この状態において、ワード線WLにプログラム電圧Vpgm又はパス電圧Vpassが印加されることで、素子形成領域2Aの電位はカップリングにより更に上昇するブースト状態。したがって、書込み対象メモリセルMCsの浮遊ゲート11には電子が注入されず、書込み対象メモリセルMCsの閾値電圧は上昇しない。一方、書き込みが禁止される素子形成領域群Group2では、図15Aに示すように、すべてのビット線BLに電源電圧Vddが印加される。したがって、素子形成領域群Group2の選択ゲートトランジスタSG1は全て非導通状態OFFとなり、素子形成領域群Group2内の素子形成領域2Aは、すべてフローティング状態とされ、更にはワード線WLに高電圧Vpgmが印加されることにより、カップリング効果で電位が上昇しブースト状態、メモリセルMCsの閾値電圧は上昇しない。図15Cに示すように、素子形成領域群Group1における素子形成領域2Aは、書き込むデータの種類に応じて、接地電位G又はブースト状態Bのいずれかとなる。また、素子形成領域群Group2の素子形成領域2Aは、すべてブースト状態Bとなる。後に説明するように、ブースト状態Bの素子形成領域2Aが、接地電位Gを与えられた2つの素子形成領域2Aに挟まれる状態以下、GBG状態というは発生しない。2素子形成領域群Group2への書き込み動作次に、素子形成領域群Group2を書き込み動作の対象とする一方、素子形成領域群Group1は書き込み禁止とする場合の動作を、図15B、図15Dを参照して説明する。この場合の動作は、ビット線BLに印加する電圧が第1の実施の形態とは異なるのみで、実質的には同一である。第1の実施の形態の効果次に、第1の実施の形態の効果を説明する。素子形成領域群Group1,2を上記のように定め、素子形成領域群Group1、2のいずれか一方のみを書き込み対象とし、他方の書き込みを禁止している。素子形成領域2Aの間隔を上記のような間隔とすることにより、書き込み動作を正確に実行することができる。この点を図16を参照して更に詳しく説明する。本実施の形態では、1つの素子形成領域群Groupに含まれる2つの素子形成領域2Aの間の間隔dよりも、素子形成領域群Group1とGroup2の間の間隔Dの方が大きい。したがって、図16に示すように、1つの素子形成領域群Group1又はGroup2に含まれる2つの素子形成領域2Aの間の寄生容量Cinは、2つの素子形成領域群Group1とGroup2の間の寄生容量Cadよりも大きい。しかし、寄生容量Cinは大きくても、図15A~図15Dで説明したような書き込み動作が行われるのであれば、閾値電圧の変動等の虞は少ない。1つの素子形成領域群Group1またはGroup2の中の2つの素子形成領域2Aは同時に書き込み動作の対象とされるので、これらの間でセル間干渉が生じたとしても、その影響は当該書き込み動作の実行中に吸収することができる。したがって、閾値電圧分布の幅が想定外に広がったり、誤書き込み等を生じさせたりする虞は少ない。一方、寄生容量Cadは小さいので、例えば素子形成領域群Group1の書き込み動作が終了した後、素子形成領域群Group2の書き込み動作を開始したとしても、この寄生容量Cadに基づくセル間干渉効果が小さいため、影響は抑制される。一方、この実施の形態では、上述のような素子形成領域群Groupが形成され、図15A~図15Dのような書き込み動作が実行されるので、GBG状態は生じない。したがって、誤書き込みが発生する虞が抑制されている。[第2の実施の形態]次に、第2の実施の形態に係る不揮発性半導体記憶装置を、図17を参照して説明する。第2の実施の形態の不揮発性半導体記憶装置の概略構成は、図1A~図1Eと略同一で良いので、詳細な説明は省略する。ただし、この第2の実施の形態では、1つの素子形成領域群Group1またはGroup2は、4つの素子形成領域2Aを含んでいる。第1の実施の形態と同様に、1つの素子形成領域群Group内の4つの素子形成領域2Aの間の間隔はdであり、2つの素子形成領域群Groupの間の間隔はDである。ただし、1つの素子形成領域群Group内の距離dには差があってもよい。例えば、3つの間隔のうち、両端の間隔は間隔d1であり、真ん中の間隔のみがd1よりも大きいd2であってもよい。そして、このような位置関係を有した素子形成領域2Aは、後述する4重側壁転写プロセスを用いることにより形成することができる。次に、第2の実施の形態の書き込み動作を、図18A及び図18Bを参照して説明する。図18Aは、素子形成領域群Group1を書き込み動作の対象とする一方、素子形成領域群Group2は書き込み禁止とする場合の動作を示したものである。図18Bは、素子形成領域群Group2を書き込み動作の対象とする一方、素子形成領域群Group1は書き込み禁止とする場合の動作を示したものである。ワード線WL、ビット線BL、ソース線CELSRC、選択ゲート線SGD、SGSへの電圧の印加方法は、第1の実施の形態と略同様図15A,図15Bであるので、詳細な説明は省略する。素子形成領域群Group1を書き込み動作の対象とする一方、素子形成領域群Group2は書き込み禁止とする場合には、図18Aに示すように、素子形成領域群Group1においては、書き込みデータに応じて、素子形成領域2Aをブースト状態B又は接地電位Gのいずれかとする。一方、素子形成領域群Group2では、すべての素子形成領域2Aをブースト状態Bにする。逆に、素子形成領域群Group2を書き込み動作の対象とする一方、素子形成領域群Group1は書き込み禁止とする場合には、図18Bに示すように、素子形成領域群Group2においては、書き込みデータに応じて、素子形成領域2Aをブースト状態B又は接地電位Gのいずれかとする。一方、素子形成領域群Group1では、すべての素子形成領域2Aをブースト状態Bにする。本実施の形態によれば、素子形成領域群Group間の距離が大きくされているので、第1の実施の形態と同様の効果を得ることができる。すなわち、素子形成領域群Groupの端の素子形成領域間の容量結合Cadが小さいので、例えば素子形成領域群Group1の書き込み動作が終了した後、素子形成領域群Group2の書き込み動作を開始したとしても、影響は抑制される。また、各素子形成領域群Groupの両端に位置するセルについて見ると、例えば素子形成領域群Group1の右端のメモリセルと、これに隣接する素子形成領域Group2の左端のメモリセルとの間でGBG状態が発生することは抑制することができる。一方、各素子形成領域群Groupの両端に位置するセル以外においては、上述のGBG状態が生じることがあるので、その限りにおいてブースト状態Bの素子形成領域2Aにおいて、容量結合に基づく電位低下が生じることが生じ得る。このため、誤書き込みが生じる虞は第1の実施の形態に比べて若干高くなっている。しかし、第1の実施の形態と同様に、各素子形成領域群Groupの両端に位置するセルではGBGパターンが発生しないため、GBG状態が発生する確率は従来に比べ低くされている。図19A~図19Dを参照して、第2の実施の形態に係る素子形成領域2Aを形成するための製造工程を説明する。この製造工程は、第1の実施の形態と同様の側壁転写プロセスである。ただし、芯材に対する側壁膜の形成、及び当該芯材の除去を2回繰り返す4重側壁転写プロセスである点で、第1の実施の形態の製造工程二重側壁転写プロセスとは異なっている。図8~図13までと同様の工程を実施した後ただし、図8~13と比べ、ハードマスク61および62が追加されている、図19A、図19Bに示すように、残存した側壁膜31をマスクとして用いてハードマスク61をエッチングする。その後、このハードマスク61の側壁に側壁膜63を形成した後、ハードマスク61をウエットエッチングで除去する。この側壁膜63は、最小加工寸法Fに比べ約1/4の線幅を有している。この側壁膜63を用いて、ハードマスク62をエッチングする。そして、このハードマスク62をマスクとした異方性エッチングにより、その下層の材料膜をエッチングする。このような側壁膜63をマスクとした異方性エッチングを実行することにより、第1の実施の形態よりも更に更に小さい幅及びピッチでトレンチ3を形成することができる。この際、側壁膜31および側壁膜63の厚さを調節することにより、素子形成領域間の間隔d1、d2、Dを所望の値に制御することが出来る。[第3の実施の形態]次に、第3の実施の形態に係る不揮発性半導体記憶装置を、図20を参照して説明する。第3の実施の形態の不揮発性半導体記憶装置の概略構成は、図1A~図1Eと略同一で良いので、詳細な説明は省略する。この第3の実施の形態では、第2の実施の形態と同様に、4重側壁転写プロセスを用いて素子形成領域2Aが形成される。ただし、この実施の形態では、第1の実施の形態と同様に、1つの素子形成領域群Groupに含まれる素子形成領域2Aの数を2つとする。これにより、第2の実施の形態では生じていたGBG状態を発生させないようにすることができる。4重側壁転写プロセスを用いる場合、図20に示す如く、3種類の幅d1、d2、d3のトレンチ3が形成されるd1<d2<d3。ただし、d1、d2、d3とも、ある値を中心としてバラツキを有する値である。この場合、1つの素子形成領域群Groupは、もっとも小さな間隔d1をもって配置される素子形成領域2Aの群として定義される。このように素子形成領域群Groupが定められることにより、第1の実施の形態と同様の効果を得ることができる。書き込み動作時における電圧の印加方法は、第1の実施の形態と同様でよい。図21は、4重側壁転写プロセスにより得られた素子形成領域2Aの別の例である。素子形成領域間の間隔として3種類の値d1’、d2’、d3’が用いられており、それらの間にはd2’、d3’<d1’の関係がある。この場合は、1つの素子形成領域群Groupは、最も小さな間隔d2’、d3’をもって配置される素子形成領域2Aの群として定義される。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上述の実施の形態では、2重側壁転写プロセス、又は4重側壁転写プロセスにより素子形成領域2Aを形成する例を示したが、本実施の形態は、側壁転写プロセスを用いて最小加工寸法以下の寸法で素子形成領域2Aを形成する場合一般に適用可能である。例えば、図22A、図22Bに示すような側壁転写プロセスにより形成される素子形成領域2Aにも、本発明は適用可能である。すなわち、図8~図12の工程を実行した後、側壁膜31の外側に、更に第1ハードマスク30と同一の材料により側壁膜33を形成する。そして、ウエットエッチング等により側壁膜31のみを除去し、側壁膜33及び第1ハードマスク30を残存させ、この側壁膜31と第1ハードマスク30をマスクとしたエッチングを行うことができる。このような側壁転写プロセスにより形成された素子形成領域2Aも、前述の実施の形態と同様の手法により素子形成領域群を定義し、この素子形成領域群ごとに書き込み動作を行うことができる。"