"第1の出力ノードと、第2の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第1の差動トランジスタの出力端が上記第1の出力ノードに接続され、第2の差動トランジスタの出力端が上記第2の出力ノードに接続された少なくとも一つの差動増幅部と、上記第1の出力ノードに接続された第1の負荷トランジスタおよび上記第2の出力ノードに接続された第2の負荷トランジスタを含む負荷部と、上記第1の負荷トランジスタの制御端子に接続された第1のサンプリング容量および上記第2の負荷トランジスタの制御端子に接続された第2のサンプリング容量を含むサンプリング部と、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態、非接続状態を切り替える第1の切替部と、上記第1の出力ノードの信号を上記第2の負荷トラジスタの制御端子に正帰還させ、上記第2の出力ノードの信号を上記第1の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との非接続状態に切り替える正帰還増幅器。複数の上記差動増幅部を含み、上記各差動増幅部は、上記第1の差動トランジスタの出力端が上記第1の出力ノードに共通に接続され、上記第2の差動トランジスタの出力端が上記第2の出力ノードに共通に接続されている請求項1記載の正帰還増幅器。上記リセットフェーズにおいて、上記第1のサンプリング容量および第2のサンプリング容量は、アナログ信号とオフセットをサンプリングし、上記比較フェーズにおいて、上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第1のサンプリング容量および第2のサンプリング容量に保持された情報に応じて信号を増幅する請求項1記載の正帰還増幅器。上記差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第2の切替部を含む請求項1記載の正帰還増幅器。上記差動増幅部の上記第1の差動トランジスタおよび上記第2の差動トランジスタは、ソース同士が電流源に接続された第1導電型の電界効果トランジスタにより形成され、上記負荷部はの上記第1の負荷トランジスタおよび上記第2の負荷トランジスタは、第2導電型の電界効果トランジスタにより形成され、上記第1の差動トランジスタのドレインと上記第1の負荷トランジスタのドレインが接続され、当該接続点により上記第1の出力ノードが形成され、上記第2の差動トランジスタのドレインと上記第2の負荷トランジスタのドレインが接続され、当該接続点により上記第2の出力ノードが形成されている請求項1記載の正帰還増幅器。上記第1の切替部により上記第1の負荷トランジスタおよび第2の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される請求項5記載の正帰還増幅器。入力される複数の信号により補間信号を生成する正帰還増幅器を有し、上記正帰還増幅器は、第1の出力ノードと、第2の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第1の差動トランジスタの出力端が上記第1の出力ノードに共通に接続され、第2の差動トランジスタの出力端が上記第2の出力ノードに共通に接続された複数の差動増幅部と、上記第1の出力ノードに接続された第1の負荷トランジスタおよび上記第2の出力ノードに接続された第2の負荷トランジスタを含む負荷部と、上記第1の負荷トランジスタの制御端子に接続された第1のサンプリング容量および上記第2の負荷トランジスタの制御端子に接続された第2のサンプリング容量を含むサンプリング部と、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態、非接続状態を切り替える第1の切替部と、上記第1の出力ノードの信号を上記第2の負荷トラジスタの制御端子に正帰還させ、上記第2の出力ノードの信号を上記第1の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との非接続状態に切り替えるインターポレーション回路。上記リセットフェーズにおいて、上記第1のサンプリング容量および第2のサンプリング容量は、アナログ信号とオフセットをサンプリングし、上記比較フェーズにおいて、上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第1のサンプリング容量および第2のサンプリング容量に保持された情報に応じて合成した信号を増幅する請求項7記載のインターポレーション回路。上記各差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第2の切替部を含む請求項7記載のインターポレーション回路。上記差動増幅部の上記第1の差動トランジスタおよび上記第2の差動トランジスタは、ソース同士が電流源に接続された第1導電型の電界効果トランジスタにより形成され、上記負荷部はの上記第1の負荷トランジスタおよび上記第2の負荷トランジスタは、第2導電型の電界効果トランジスタにより形成され、上記第1の差動トランジスタのドレインと上記第1の負荷トランジスタのドレインが接続され、当該接続点により上記第1の出力ノードが形成され、上記第2の差動トランジスタのドレインと上記第2の負荷トランジスタのドレインが接続され、当該接続点により上記第2の出力ノードが形成されている請求項7記載のインターポレーション回路。上記第1の切替部により上記第1の負荷トランジスタおよび第2の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される請求項10記載のインターポレーション回路。ところで、上述した正帰還増幅器では増幅器のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。そのため、上記した正帰還増幅器では、入力にノイズが入ると、比較フェーズ時は正帰還をかけているため正常に増幅するまで時間を要してしまうという不利益がある。また、インターポレーションを行うときは正帰還増幅器の手前で容量インターポレーションやAMPインターポレーションを構成する必要があることから、面積、電力の増大を招くという不利益がある。また、プリアンプに高ゲインの増幅器を用いたインターポレーションを行うとき、インターポレーションに必要な線形性を損なってしまい、正確に補間信号を生成することができないという不利益がある。本技術は、ノイズ耐性の向上を図れ、信号情報のみを増幅することができ、インターポレーション回路に適用した場合に、面積、電力の低減を図ることが可能な正帰還増幅器およびインターポレーション回路を提供することにある。本技術は、少ない素子数でインターポレーションに必要な線形性を維持することが可能で、面積、電力の低減を図ることが可能で、しかも正確な補間信号を生成することが可能な正帰還増幅器およびインターポレーション回路を提供することにある。本発明の第1の観点の正帰還増幅器は、第1の出力ノードと、第2の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第1の差動トランジスタの出力端が上記第1の出力ノードに接続され、第2の差動トランジスタの出力端が上記第2の出力ノードに接続された少なくとも一つの差動増幅部と、上記第1の出力ノードに接続された第1の負荷トランジスタおよび上記第2の出力ノードに接続された第2の負荷トランジスタを含む負荷部と、上記第1の負荷トランジスタの制御端子に接続された第1のサンプリング容量および上記第2の負荷トランジスタの制御端子に接続された第2のサンプリング容量を含むサンプリング部と、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態、非接続状態を切り替える第1の切替部と、上記第1の出力ノードの信号を上記第2の負荷トラジスタの制御端子に正帰還させ、上記第2の出力ノードの信号を上記第1の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との非接続状態に切り替える。本発明の第2の観点のインターポレーション回路は、入力される複数の信号により補間信号を生成する正帰還増幅器を有し、上記正帰還増幅器は、第1の出力ノードと、第2の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第1の差動トランジスタの出力端が上記第1の出力ノードに共通に接続され、第2の差動トランジスタの出力端が上記第2の出力ノードに共通に接続された複数の差動増幅部と、上記第1の出力ノードに接続された第1の負荷トランジスタおよび上記第2の出力ノードに接続された第2の負荷トランジスタを含む負荷部と、上記第1の負荷トランジスタの制御端子に接続された第1のサンプリング容量および上記第2の負荷トランジスタの制御端子に接続された第2のサンプリング容量を含むサンプリング部と、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態、非接続状態を切り替える第1の切替部と、上記第1の出力ノードの信号を上記第2の負荷トラジスタの制御端子に正帰還させ、上記第2の出力ノードの信号を上記第1の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との非接続状態に切り替える。本技術によれば、ノイズ耐性の向上を図れ、信号情報のみを増幅することができ、インターポレーション回路に適用した場合に、面積、電力の低減を図ることが可能な正帰還増幅器を実現できる。本技術によれば、少ない素子数でインターポレーションに必要な線形性を維持することが可能で、面積、電力の低減を図ることが可能で、しかも正確な補間信号を生成することが可能なインターポレーション回路を実現できる。以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.正帰還増幅器の構成例2.インターポレーション機能を備えた高ゲインの正帰還増幅器の第1の構成例3.インターポレーション機能を備えた高ゲインの正帰還増幅器の第2の構成例4.インターポレーション回路の第1の構成例5.インターポレーション回路の第2の構成例<1.正帰還増幅器の構成例>図1は、本実施形態に係る正帰還増幅器の構成例を示す回路図である。図2は、本実施形態に係る正帰還増幅器のリセットフェーズと比較フェーズにおける動作概要を示す図である。本実施形態に係る正帰還増幅器10は、差動増幅部11、負荷部12、第1の切替部13、サンプリング部14、帰還部15、第2の切替部16、ノードND11~ND16、入力端子TIMP,TINM、および出力端子TOUTP,TOUTMを有する。なお、ノードND11が第1の出力ノードを形成し、ND12が第2の出力ノードを形成している。本実施形態の正帰還増幅器10は、リセットフェーズと比較フェーズを有し、リセットフェーズ動作と比較フェーズ動作を繰り返す。差動増幅部11は、リセットフェーズにおいて信号、たとえば差動信号を入力し、比較フェーズで入力がリセットされ、サンプリング容量にサンプリング保持された信号情報のみを増幅する。差動増幅部11は、差動対トランジスタを形成する第1導電型の電界効果トランジスタである2つのpチャネルMOSPMOSトランジスタPT11,PT12、および電流源I11を含んで構成されている。PMOSトランジスタPT11が第1の差動トランジスタを形成し、PMOSトランジスタPT12が第2の差動トランジスタを形成している。PMOSトランジスタPT11およびPT12のソースが電流源I11に接続され、電流源I11は電源電圧VDDが供給される電源電圧源LVDDに接続されている。PMOSトランジスタPT11のドレインが出力端子TOUTPに接続された第1の出力ノードND11に接続され、ゲート制御端子が正側入力ラインLINPにより正側入力端子TINPに接続されている。PMOSトランジスタPT12のドレインが出力端子TOUTMに接続された第2の出力ノードND12に接続され、ゲート制御端子が負側入力ラインLINMにより負側入力端子TINMに接続されている。本実施形態において、PMOSトランジスタPT11,PT12のトランスコンダクタンスはgmpであるとする。負荷部12は、第2導電型の電界効果トランジスタであるnチャネルMOSNMOSトランジスタNT11,NT12を含んで構成されている。NMOSトランジスタNT11が第1の負荷トランジスタを形成し、NMOSトランジスタNT12が第2の負荷トランジスタを形成する。第1の負荷トランジスタとしてのNMOSトランジスタNT11のソースが基準電位VSSたとえば接地電位GNDの基準電位源LVSSに接続され、ドレインがノードND15に接続され、ゲートがノードND13に接続されている。ノードND15は、差動増幅部11のPMOSトランジスタPT11のドレインに接続された出力ノードND11に接続されている。第2の負荷トランジスタとしてのNMOSトランジスタNT12のソースが基準電位VSSたとえば接地電位GNDの基準電位源LVSSに接続され、ドレインがノードND16に接続され、ゲートがノードND14に接続されている。ノードND16は、差動増幅部11のPMOSトランジスタPT12のドレインに接続された出力ノードND12に接続されている。本実施形態において、NMOSトランジスタNT11,NT12のトランスコンダクタンスはgmnであるとする。第1の切替部13は、第1のスイッチSW11および第2のスイッチSW1を含んで構成されている。第1のスイッチSW11はノードND13とノードND15との間に接続されている。すなわち、第1のスイッチSW11はNMOSトランジスタNT11のゲートとドレイン間に接続されており、第1のスイッチSW11がオン状態のときNMOSトランジスタNT11はダイオード接続される。第2のスイッチSW12はノードND14とノードND16との間に接続されている。すなわち、第2のスイッチSW12はNMOSトランジスタNT12のゲートとドレイン間に接続されており、第2のスイッチSW12がオン状態のときNMOSトランジスタNT12はダイオード接続される。第1のスイッチSW11および第2のスイッチSW12は、フェーズ信号Φがハイレベルとのきオン状態に保持され、ローレベルのときオフ状態に保持される。フェーズ信号Φはリセットフェーズでハイレベルに設定され、比較フェーズでローレベルに設定される。したがって、本実施形態において、第1のスイッチSW11および第2のスイッチSW12はリセットフェーズでオン状態に保持され、比較フェーズでオフ状態に保持される。第1のスイッチSW11および第2のスイッチSW12は、電界効果トランジスタ、たとえばNMOSトランジスタにより形成される。サンプリング部14は、第1のサンプリング容量サンプリングキャパシタC11および第2のサンプリング容量サンプリングキャパシタC12を含んで構成されている。第1のサンプリング容量C11はノードND13と基準電位源LVSSとの間に接続されている。第2のサンプリング容量C12はノードND14と基準電位源LVSSとの間に接続されている。第1のサンプリング容量C11および第2のサンプリング容量C12は、リセットフェーズ時に差動増幅部11に入力される入力アナログ信号と、オフセットをサンプリングする。なお、第1のサンプリング容量C11および第2のサンプリング容量C12は、寄生容量により形成することも可能である。帰還部15は、第1の帰還容量帰還キャパシタC13および第2の帰還容量帰還キャパシタC14を含んで構成されている。第1の帰還容量C13は出力ノードND11とノードND14との間に接続され、第2の帰還容量C14は出力ノードND12とノードND13との間に接続されている。第1の帰還容量C13および第2の帰還容量C14は、正帰還増幅器10の出力ノードND11、ND12に発現する出力信号を負荷トランジスタであるNMOSトランジスタNT11,NT12のゲートに正帰還させている。これにより、出力信号がNMOSトランジスタNT11,NT12で増幅される。第2の切替部16は、第3のスイッチSW13~第9のスイッチSW19を含んで構成されている。第3のスイッチSW13は、正側入力端子TINPと差動増幅部11のPMOSトランジスタPT11のゲートとを接続する正側入力ラインLINPに接続挿入されている。第4のスイッチSW14は、負側入力端子TINMと差動増幅部11のPMOSトランジスタPT12のゲートとを接続する負側入力ラインLINMに接続挿入されている。第3のスイッチSW13および第4のスイッチSW14は、フェーズ信号Φがハイレベルのときオン状態に保持され、ローレベルのときオフ状態に保持される。上述したように、フェーズ信号Φはリセットフェーズでハイレベルに設定され、比較フェーズでローレベルに設定される。したがって、本実施形態において、第3のスイッチSW13および第4のスイッチSW14はリセットフェーズでオン状態に保持され、比較フェーズでオフ状態に保持される。第5のスイッチSW15は、正側入力ラインLINPのうち入力端子TINPと第3のスイッチSW13とを接続する正側入力ラインLINP1と基準電位VSSたとえば接地電位GNDとの間に接続されている。第6のスイッチSW16は、負側入力ラインLINMのうち入力端子TINMと第4のスイッチSW14とを接続する負側入力ラインLINM1と基準電位VSSたとえば接地電位GNDとの間に接続されている。第7のスイッチSW17は、正側入力ラインLINPのうちPMOSトランジスタPT11のゲートと第3のスイッチSW13とを接続する正側入力ラインLINP2と基準電位VSSたとえば接地電位GNDとの間に接続されている。第8のスイッチSW18は、負側入力ラインLINMのうちPMOSトランジスタPT12のゲートと第4のスイッチSW14とを接続する負側入力ラインLINM2と基準電位VSSたとえば接地電位GNDとの間に接続されている。第9のスイッチSW19は、PMOSトランジスタPT11,PT12側の正側入力ラインLINP2と負側入力ラインLINM2との間に接続されている。第5~第9のスイッチSW15~SW19は、フェーズ信号Φとは逆相の逆相信号/Φがハイレベルとのきオン状態に保持され、ローレベルのときオフ状態に保持される。上述したように、フェーズ信号の逆相信号/Φはリセットフェーズでローレベルに設定され、比較フェーズでハイレベルに設定される。したがって、本実施形態において、第5~第9のスイッチSW15~SW19はリセットフェーズでオフ状態に保持され、比較フェーズでオン状態に保持される。ここで逆相とは、フェーズ信号Φがハイレベルのとき逆相信号/Φはローレベルをとり、フェーズ信号Φがローレベルのとき逆相信号/Φはハイレベルをとるような、位相が180°ずれているような関係をいう。第3~第9のスイッチSW13~SW19は、電界効果トランジスタ、たとえばNMOSトランジスタにより形成される。第2の切替部16において、リセットフェーズでは第3のスイッチSW13および第4のスイッチSW14がオン状態となり、第5~第9のスイッチSW15~SW19がオフ状態となることから、アナログ信号が差動増幅部11に入力される。比較フェーズでは、第3のスイッチSW13および第4のスイッチSW14がオフ状態となり、第5~第9のスイッチSW15~SW19がオン状態となることから、差動増幅部11の入力がリセットされる。[正帰還増幅器の動作説明]次に、上記構成を有する正帰還増幅器10の動作を、図3および図4に関連付けて説明する。図3は、本実施形態に係る正帰還増幅器10のリセットフェーズ時の動作を説明するための図である。図4は、本実施形態に係る正帰還増幅器10の比較フェーズ時の動作を説明するための図である。[リセットフェーズ時の動作]リセットフェーズでは、第1の切替部13および第2の切替部16に、フェーズ信号Φがハイレベルで供給され、その逆相信号/Φがローレベルで供給される。これにより、図3に示すように、第1の切替部13では、第1のスイッチSW11および第2のスイッチSW12がオン状態となる。その結果、負荷トランジスタとしてのNMOSトランジスタNT11およびNT12がダイオード接続される。また、第2の切替部16では、第3のスイッチSW13および第4のスイッチSW14がオン状態となり、第5~第9のスイッチSW15~SW19がオフ状態となる。その結果、入力端子TINP、TINMを介して入力された差動信号が差動増幅部11に入力される。このように、リセットフェーズでは、正帰還増幅器10の負荷部12を形成するNMOSトランジスタNT11,NT12がダイオード接続となり、正帰還増幅器10の帯域が非常に高い。これはgmCで表すことができ、サブミクロンプロセスになるとGHzオーダーまで帯域が伸びる。したがって、高速信号までサンプリング容量にサンプリングすることができる。そのサンプリングされた信号情報と正帰還増幅器10の出力オフセットをサンプリング容量C11,C12に保持する。ここで、差動増幅部11のPMOSトランジスタPT11,PT12への入力信号電圧をΔV,-ΔVとし、サンプリング容量C11,C12への保持電圧は、[-gmp/gmnΔV]、[gmp/gmnΔV]となる。ここで、gmp/gmnはNMOSトランジスタNT11,NT12がダイオード接続された場合の利得を示す。[比較フェーズ時の動作]比較フェーズでは、第1の切替部13および第2の切替部16に、フェーズ信号Φがローレベルで供給され、その逆相信号/Φがハイレベルで供給される。これにより、図4に示すように、第1の切替部13では、第1のスイッチSW11および第2のスイッチSW12がオフ状態となる。その結果、負荷トランジスタとしてのNMOSトランジスタNT11およびNT12のダイオード接続状態が解除される。また、第2の切替部16では、第3のスイッチSW13および第4のスイッチSW14がオフ状態となり、第5~第9のスイッチSW15~SW19がオン状態となる。その結果、差動増幅部11の入力がリセットされる。これに伴い、差動増幅部11のPMOSトランジスタPT11,PT12は電流源として機能する。また、第1の帰還容量C13および第2の帰還容量C14により、正帰還増幅器10の出力ノードND11、ND12に発現する出力信号が負荷トランジスタであるNMOSトランジスタNT11,NT12のゲートに正帰還される。これにより、サンプリング容量C11,C12にサンプリングされた信号に応じて信号情報のみがNMOSトランジスタNT11,NT12で増幅される。このように、正帰還増幅器10において、比較フェーズ時に差動増幅部11の入力をリセットすることで、信号情報のみを増幅することができる。換言すれば、オフセットを圧縮できる。正帰還増幅器においては、図1と同様の構成で、増幅器のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅するように構成することも可能である。この動作モードを第1のモードとする。しかし、第1のモードの場合、入力にノイズが入ると、比較フェーズ時は正帰還をかけているため正常に増幅するまで時間を要してしまう。これに対し、上記した本実施形態に係る正帰還増幅器の構成では、上記第1のモードとは異なる第2のモードで動作する。すなわち、第2のモードでは、増幅器のリセットフェーズで信号をサンプリングすることから、増幅器自体の帯域が非常に高いため、入力信号にノイズが入っても高速に入力信号に追従し、信号を保存保持することができる。比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行うため、ノイズ耐性が非常に強くなる効果が得られる。<2.インターポレーション機能を備えた高ゲインの正帰還増幅器の第1の構成例>次に、正帰還増幅器をインターポレーション回路に応用した例を説明する。図1の回路構成の正帰還増幅器10を基本構成として、入力を多入力にすることで、インターポレーション機能を備えた高ゲインハイゲイン増幅器を構成することができる。図5は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の第1の構成例を示す回路図である。図5の正帰還増幅器10Aが図1の正帰還増幅器10と異なる点は、入力部を形成する差動増幅部が複数配置され、多入力の増幅器として構成されていることにある。また、正帰還増幅器10Aでは、出力ノードND11が負側出力端子TOUTMに接続され、出力ノードND12が正側出力端子TOUTPに接続されている。図5の正帰還増幅器10Aでは、一例として2入力構成で、2つの差動増幅部11-1および11-2が配置されている。入力は3入力以上であってもよく、その場合、差動増幅部の数が入力数に応じて増加する。差動増幅部11-1は、差動対トランジスタを形成する2つのPMOSトランジスタPT11-1,PT12-1、および電流源I11-1を含んで構成されている。PMOSトランジスタPT11-1およびPT12-1のソースが電流源I11-1に接続され、電流源I11-1は電源電圧VDDが供給される電源電圧源LVDDに接続されている。PMOSトランジスタPT11-1のドレインが出力端子TOUTMに接続されたノードND11に接続され、ゲートが正側入力ラインLINP11により正側入力端子TINP1に接続されている。PMOSトランジスタPT12-1のドレインが出力端子TOUTPに接続されたノードND12に接続され、ゲートが負側入力ラインLINM11により負側入力端子TINM1に接続されている。差動増幅部11-2は、差動対トランジスタを形成する2つのPMOSトランジスタPT11-2,PT12-2、および電流源I11-2を含んで構成されている。PMOSトランジスタPT11-2およびPT12-2のソースが電流源I11-2に接続され、電流源I11-2は電源電圧VDDが供給される電源電圧源LVDDに接続されている。PMOSトランジスタPT11-2のドレインが出力端子TOUTMに接続されたノードND11に接続され、ゲートが正側入力ラインLINP12により正側入力端子TINP2に接続されている。PMOSトランジスタPT12-2のドレインが出力端子TOUTPに接続されたノードND12に接続され、ゲートが負側入力ラインLINM12により負側入力端子TINM2に接続されている。この例において、PMOSトランジスタPT11-1,PT11-2,PT12-1,PT12-2のトランスコンダクタンスはgmpである。図5において、差動増幅部11-1のPMOSトランジスタPT11-1,PT12-1への入力信号電圧をΔV1,-ΔV1とし、差動増幅部11-2のPMOSトランジスタPT11-2,PT12-2への入力信号電圧をΔV2,-ΔV2とする。この多入力の正帰還増幅器10Aにおいては、2つの信号を合成加算し、合成信号加算信号[-Δ1Δ2]、[Δ1Δ2]を利得gmP/gmnをもって増幅した補間信号が生成される。<3.インターポレーション機能を備えた高ゲインの正帰還増幅器の第2の構成例>図6は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の第2の構成例を示す回路図である。図6の正帰還増幅器10Bが図5の正帰還増幅器10Aと異なる点は、各差動増幅部の電流源の電流量を変えて、電流比を持たせることで、2つの出力信号に任意に重み付けした信号として出力可能に構成されていることにある。正帰還増幅器10Bは、構成によって種々選択できるが、たとえば2つの出力信号に3:5の重み付けをして出力するなど、任意に重み付けして信号を出力することが可能である。正帰還増幅器10Bは、たとえばAD変換器の比較器の精度を緩和するために、2つの出力信号に冗長電圧を持たせて出力することが可能となっている。<4.インターポレーション回路の第1の構成例>図7は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器を適用したインターポレーション回路の第1の構成例を示す図である。図7のインターポレーション回路20は、2入力の正帰還増幅器21-1,21-2,21-3、第2の切替部22-1,22-2、入力端子TINP21,TINP22、および出力端子TOUT21,TOUT22,TOUT23を有する。なお、図7では説明を簡単化するために正側の入力信号に対応する構成として示されている。2入力の正帰還増幅器21-1,21-2,21-3は、基本的に図5または図6と同様の構成を有する。正帰還増幅器21-1は、切替部22-1を介して入力端子TINP21から入力される信号INP1以降、Bとするの入力、および入力のリセットが行われ、信号Bを所定の利得gmp/gmnをもって増幅し、出力端子TOUT21に出力する。正帰還増幅器21-2は、切替部22-1を介して入力端子TINP21から入力される信号Bおよび切替部22-1を介して入力端子TINP21から入力される信号INP2以降、Aとするの入力、および入力のリセットが行われる。正帰還増幅器21-2は、信号Aおよび信号Bを合成し、所定の利得gmp/gmnをもって増幅して補間信号C=AB=INP1INP2を生成し、出力端子TOUT22に出力する。正帰還増幅器21-3は、切替部22-1を介して入力端子TINP22から入力される信号Aの入力、および入力のリセットが行われ、信号Aを所定の利得gmp/gmnをもって増幅し、出力端子TOUT23に出力する。切替部22-1は、サンプリング用キャパシタC21-1、スイッチSW21-1,SW22-1,SW23-1、およびノードND21-1、ND22-1を含んで構成されている。キャパシタC21-1が入力端子TINP21とノードND21-1との間に接続されている。スイッチSW21-1がノードND21-1とノードND22-1との間に接続されている。ノードND22-1は正帰還増幅器21-1の2入力および正帰還増幅器21-2の一方の入力に接続されている。スイッチSW22-1がノードND21-1と固定電位VCとの間に接続されている。ここで、固定電位とは接地電位GNDである。スイッチSW22-1がノードND22-1と固定電位VCとの間に接続されている。切替部22-1において、スイッチSW21-1はフェーズ信号Φによりオン、オフさされ、スイッチSW22-1,SW23-1はフェーズ信号Φの逆相信号/Φによりオン、オフされる。切替部22-1において、フェーズ信号Φがローレベルで、逆相信号/Φがハイレベルのとき、スイッチSW21-1がオフ状態となり、スイッチSW22-1,SW23-1がオン状態となる。このとき、切替部22-1においては、ノードND21-1とノードND22-1が電気的に切り離される。そして、切替部22-1は、スイッチSW22-1がオン状態となって、ノードND21-1が固定電位VCに接続された状態で、キャパシタC21-1に入力信号Bをサンプリングする。また、切替部22-1は、スイッチSW23-1がオン状態となって、ノードND22-1が固定電位VCに接続された状態で、正帰還増幅器21-1の2入力および正帰還増幅器21-2の一方の入力をリセットする。切替部22-1において、フェーズ信号Φがハイレベルで、逆相信号/Φがローレベルのとき、スイッチSW21-1がオン状態となり、スイッチSW22-1,SW23-1がオフ状態となる。このとき、切替部22-1においては、ノードND21-1とノードND22-1が電気的に接続される。また、切替部22-1は、スイッチSW22-1,SW23-1がオフ状態となって、リセット状態が解除される。そして、切替部22-1は、キャパシタC21-1にサンプリングした信号Bを正帰還増幅器21-1の2入力および正帰還増幅器21-2の一方の入力に供給する。切替部22-2は、サンプリング用キャパシタC21-2、スイッチSW21-2,SW22-2,SW23-2、およびノードND21-2、ND22-2を含んで構成されている。キャパシタC21-2が入力端子TINP22とノードND21-2との間に接続されている。スイッチSW21-2がノードND21-2とノードND22-2との間に接続されている。ノードND22-2は正帰還増幅器21-3の2入力および正帰還増幅器21-2の他方の入力に接続されている。スイッチSW22-2がノードND21-2と固定電位VCとの間に接続されている。スイッチSW22-2がノードND22-2と固定電位VCとの間に接続されている。切替部22-2において、スイッチSW21-2はフェーズ信号Φによりオン、オフさされ、スイッチSW22-2,SW23-2はフェーズ信号Φの逆相信号/Φによりオン、オフされる。切替部22-2において、フェーズ信号Φがローレベルで、逆相信号/Φがハイレベルのとき、スイッチSW21-2がオフ状態となり、スイッチSW22-2,SW23-2がオン状態となる。このとき、切替部22-2においては、ノードND21-2とノードND22-2が電気的に切り離される。そして、切替部22-2は、スイッチSW22-2がオン状態となって、ノードND21-2が固定電位VCに接続された状態で、キャパシタC21-2に入力信号Aをサンプリングする。また、切替部22-2は、スイッチSW23-2がオン状態となって、ノードND22-2が固定電位VCに接続された状態で、正帰還増幅器21-3の2入力および正帰還増幅器21-2の他方の入力をリセットする。切替部22-2において、フェーズ信号Φがハイレベルで、逆相信号/Φがローレベルのとき、スイッチSW21-2がオン状態となり、スイッチSW22-2,SW23-2がオフ状態となる。このとき、切替部22-2においては、ノードND21-2とノードND22-2が電気的に接続される。また、切替部22-2は、スイッチSW22-2,SW23-2がオフ状態となって、リセット状態が解除される。そして、切替部22-2は、キャパシタC21-2にサンプリングした信号Bを正帰還増幅器21-23の2入力および正帰還増幅器21-2の他方の入力に供給する。以上の構成を有するインターポレーション回路20は、基本的に前述した第1のモードMD1と第2のモードMD2のいずれのモードでも動作可能である。第1のモードMD1は、正帰還増幅器21-1~21-3のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。この第1のモードMD1では、図1および図5の正帰還増幅器10および10Aにおいて、第1の切替部13の第1のスイッチSW11および第2のスイッチSW12がフェーズ信号Φではなくその逆相信号/Φでオン、オフされる。第2のモードMD2は、増幅器のリセットフェーズで信号をサンプリングし、比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行う。この第2のモードND2では、図1および図5の正帰還増幅器10および10Aに示すように、第1の切替部13の第1のスイッチSW11および第2のスイッチSW12がフェーズ信号Φでオン、オフされる。以上のように、インターポレーション回路20に多入力の正帰還増幅器を適用したことにより、以下の効果を得ることができる。図8は、単入力の正帰還増幅器を適用したインターポレーション回路を示す図である。図8のインターポレーション回路30は、単入力の正帰還増幅器31-1~31-3、増幅器アンプ32-1~32-3、および切替部33-1,33-2を有する。図8の単入力の正帰還増幅器は、第1のモードMD1で動作するように制御される例を示している。図8のインターポレーション回路30では、インターポレーションを行うときは正帰還増幅器31-1~31-3の手前で増幅器32-1~32-3によるアンプインターポレーションを行う必要がある。なお、アンプインターポレーションに代えて容量インターポレーションが行われる。これに対して、本実施形態に係るインターポレーション回路20は多入力の高ゲイン正帰還増幅器を適用していることから、アンプインターポレーションや容量インターポレーションが不要となり、プリアンプを多段に接続する必要がない。このように、本実施形態のインターポレーション回路では、正帰還増幅器自体で高ゲインを実現することができるため、多段に接続していたプリアンプが不要となるため、面積電力が大きく削減できるという効果がある。また、正帰還増幅器は、オフセットを圧縮する機能を持っているため、入力換算オフセットが比較器コンパレータのオフセットで決まる。また、正帰還増幅器自体が高ゲインを持っているため、コンパレータ自体のオフセットも大きく設計してもほとんど特性に見えないため、小さく設計することができるという効果が得られる。また、図8に示すように、インターポレーションを行うときは正帰還増幅器の手前で容量インターポレーションやAMPインターポレーションを行うように構成していた理由には次の理由が含まれる。すなわち、第1のモードMD1で動作する正帰還増幅器でインターポレーションを行うと、入力される信号のセトリング差により正帰還が早くかかる信号と、遅くかかる信号が発生し正常なインターポレーション動作を行うことができなくなることがあるからである。より具体的に図9および図10に関連付けて説明する。図9は、第1のモードMD1で動作する正帰還増幅器でインターポレーションを行う場合の課題を説明するための図である。図10は、第2のモードMD2で動作する正帰還増幅器でインターポレーションを行う場合の利点を説明するための図である。なお、図9中、trは第2のモードMD2で動作する正帰還増幅器10Aのリセット終了時刻を示している。第1のモードMD1で動作する正帰還増幅器でインターポレーションを行う場合、図9に示すように、補間信号Cの積分動作を行うため、信号Aと信号Bのセトリング差を積分することになってしまう。その結果、セトリングが見えないような工夫が必要となる。これに対して、第2のモードMD2で動作する正帰還増幅器10Aでインターポレーションを行う場合、正帰還増幅器のリセット時に信号をサンプリングすることで、セトリング差に対して耐性が向上する。その理由は、図10に示すように、サンプリングした信号、つまり信号の最終到達点のみが重要となり、セトリング時の帯域差は見えてこないためである。<5.インターポレーション回路の第2の構成例>図11は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器を適用したインターポレーション回路の第2の構成例を示す図である。図11のインターポレーション回路20Aが図7のインターポレーション回路20と異なる点は次の通りである。図7のインターポレーション回路20は、正帰還増幅器21-1~21-3の動作モードが固定で、第1のモードMD1か第2のモードMD2のいずれかで動作するように構成されている。これに対して、図11のインターポレーション回路20Aは、モード信号MDに応じて正帰還増幅器21-1~21-3が第1のモードMD1または第2のモードMD2で選択的に動作可能に構成されている。図12A~Cは、図11のインターポレーション回路における第1のモード時の正帰還増幅器、インターポレーション回路の構成、および動作概要波形を示す図である。図13A~Cは、図11のインターポレーション回路における第2のモード時の正帰還増幅器、インターポレーション回路の構成、および動作概要波形を示す図である前述したように、第1のモードMD1は、正帰還増幅器21-1~21-3のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。この第1のモードMD1では、図12Aに示すように、第1の切替部13の第1のスイッチSW11および第2のスイッチSW12がフェーズ信号Φではなくその逆相信号/Φでオン、オフされる。第2のモードMD2は、増幅器のリセットフェーズで信号をサンプリングし、比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行う。この第2のモードND2では、図13Aに示すように、第1の切替部13の第1のスイッチSW11および第2のスイッチSW12がフェーズ信号Φでオン、オフされる。ここで、第1のモードMD1でのインターポレーションと第2のモードMD2でのインターポレーションとを比較する。第1のモードMD1でのインターポレーションでは、フェーズ信号Φの逆相信号/Φのタイミングで、オフセットをサンプリング容量C11、C12に保持し、フェーズ信号Φのタイミングでアナログ信号を増幅する。したがって、第1のモードMD1でのインターポレーションでは、レイテンシとして、アナログ信号に対して遅延がない。第2のモードND2でのインターポレーションでは、フェーズ信号Φのタイミングで、オフセットおよびアナログ信号をサンプリング容量C11,C12に保持し、フェーズ信号Φの逆相信号/Φのタイミングでアナログ信号を増幅する。したがって、第2のモードMD2でのインターポレーションでは、レイテンシとして、アナログ信号に対して、半クロック遅延がある。第2のモードMD2のインターポレーションが第1のモードMD2のインターポレーションに対して優位な点は次の通りである。第1のモードMDでのインターポレーションでは、入力されるアナログ信号を増幅するため、補間信号Cのセトリングが見えてしまい、誤差信号を増幅してしまう可能性がある。これに対して、第2のモードMD2でのインターポレーションでは、サンプリングされたアナログ信号を増幅するため、その点の課題がない。上述した実施形態では、正帰還増幅器において、第1の導電型をpチャネル、第2の導電型をnチャネルとし、差動増幅部の差動対トランジスタをPMOSトランジスタで形成し、負荷部の負荷トランジスタをNMOSトランジスタで形成している。本技術は、図14および図15の正帰還増幅器10C,10Dのように示すように、逆極性の場合にも適用することが可能である。すなわち、正帰還増幅器10C,10Dにおいて、第1の導電型をnチャネル、第2の導電型をpチャネルとし、差動増幅部の差動対トランジスタをNMOSトランジスタで形成し、負荷部の負荷トランジスタをPMOSトランジスタで形成することも可能である。ただし、差動増幅部および負荷部が接続される電源系は図1等とは逆となる。なお、本技術は以下のような構成もとることができる。1第1の出力ノードと、第2の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第1の差動トランジスタの出力端が上記第1の出力ノードに接続され、第2の差動トランジスタの出力端が上記第2の出力ノードに接続された少なくとも一つの差動増幅部と、上記第1の出力ノードに接続された第1の負荷トランジスタおよび上記第2の出力ノードに接続された第2の負荷トランジスタを含む負荷部と、上記第1の負荷トランジスタの制御端子に接続された第1のサンプリング容量および上記第2の負荷トランジスタの制御端子に接続された第2のサンプリング容量を含むサンプリング部と、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態、非接続状態を切り替える第1の切替部と、上記第1の出力ノードの信号を上記第2の負荷トラジスタの制御端子に正帰還させ、上記第2の出力ノードの信号を上記第1の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との非接続状態に切り替える正帰還増幅器。2複数の上記差動増幅部を含み、上記各差動増幅部は、上記第1の差動トランジスタの出力端が上記第1の出力ノードに共通に接続され、上記第2の差動トランジスタの出力端が上記第2の出力ノードに共通に接続されている上記1記載の正帰還増幅器。3上記リセットフェーズにおいて、上記第1のサンプリング容量および第2のサンプリング容量は、アナログ信号とオフセットをサンプリングし、上記比較フェーズにおいて、上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第1のサンプリング容量および第2のサンプリング容量に保持された情報に応じて信号を増幅する上記1または2記載の正帰還増幅器。4上記差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第2の切替部を含む上記1から3のいずれか一に記載の正帰還増幅器。5上記差動増幅部の上記第1の差動トランジスタおよび上記第2の差動トランジスタは、ソース同士が電流源に接続された第1導電型の電界効果トランジスタにより形成され、上記負荷部はの上記第1の負荷トランジスタおよび上記第2の負荷トランジスタは、第2導電型の電界効果トランジスタにより形成され、上記第1の差動トランジスタのドレインと上記第1の負荷トランジスタのドレインが接続され、当該接続点により上記第1の出力ノードが形成され、上記第2の差動トランジスタのドレインと上記第2の負荷トランジスタのドレインが接続され、当該接続点により上記第2の出力ノードが形成されている上記1から4のいずれか一に記載の正帰還増幅器。6上記第1の切替部により上記第1の負荷トランジスタおよび第2の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される上記5記載の正帰還増幅器。7入力される複数の信号により補間信号を生成する正帰還増幅器を有し、上記正帰還増幅器は、第1の出力ノードと、第2の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第1の差動トランジスタの出力端が上記第1の出力ノードに共通に接続され、第2の差動トランジスタの出力端が上記第2の出力ノードに共通に接続された複数の差動増幅部と、上記第1の出力ノードに接続された第1の負荷トランジスタおよび上記第2の出力ノードに接続された第2の負荷トランジスタを含む負荷部と、上記第1の負荷トランジスタの制御端子に接続された第1のサンプリング容量および上記第2の負荷トランジスタの制御端子に接続された第2のサンプリング容量を含むサンプリング部と、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態、非接続状態を切り替える第1の切替部と、上記第1の出力ノードの信号を上記第2の負荷トラジスタの制御端子に正帰還させ、上記第2の出力ノードの信号を上記第1の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第1の切替部は、上記第1の出力ノードと上記第1のサンプリング容量、並びに上記第2の出力ノードと上記第2のサンプリング容量との非接続状態に切り替えるインターポレーション回路。8上記リセットフェーズにおいて、上記第1のサンプリング容量および第2のサンプリング容量は、アナログ信号とオフセットをサンプリングし、上記比較フェーズにおいて、上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第1のサンプリング容量および第2のサンプリング容量に保持された情報に応じて合成した信号を増幅する請求項7記載のインターポレーション回路。9上記各差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第2の切替部を含む上記7または8記載のインターポレーション回路。10上記差動増幅部の上記第1の差動トランジスタおよび上記第2の差動トランジスタは、ソース同士が電流源に接続された第1導電型の電界効果トランジスタにより形成され、上記負荷部はの上記第1の負荷トランジスタおよび上記第2の負荷トランジスタは、第2導電型の電界効果トランジスタにより形成され、上記第1の差動トランジスタのドレインと上記第1の負荷トランジスタのドレインが接続され、当該接続点により上記第1の出力ノードが形成され、上記第2の差動トランジスタのドレインと上記第2の負荷トランジスタのドレインが接続され、当該接続点により上記第2の出力ノードが形成されている上記7から9のいずれか一に記載のインターポレーション回路。11上記第1の切替部により上記第1の負荷トランジスタおよび第2の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される上記10記載のインターポレーション回路。"