"画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、前記比較部での比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部とを備える固体撮像装置。前記比較部の比較の結果を保持する保持部をさらに備え、前記カウント部は、保持された前記比較結果に基づいて、先に得られるカウント値と後に得られるカウント値を選択する請求項1に記載の固体撮像装置。前記生成部は、前記画素リセットレベル読み出し時においては、第1の初期値から前記第1のゲインの第1の参照信号と第2の初期値から前記第2のゲインの第2の参照信号を生成し、前記画素データレベル読み出し時においては、前記第1の初期値から前記第1のゲインの第3の参照信号と前記第2の初期値から前記第2のゲインの第4の参照信号を生成する請求項2に記載の固体撮像装置。前記カウント部は、前記第1のゲインの一方の前記参照信号と他方の前記参照信号との間に、前記第2の参照信号が生成される場合、前記第1のゲインの一方の前記参照信号に基づく前記カウント値を保持し、他方の前記参照信号に基づくカウント時にカウント値の初期値とする請求項3に記載の固体撮像装置。前記第1のゲインと前記第2のゲインのうち、大きい方の前記参照信号による前記画素リセットレベル読み出し時と前記画素データレベル読み出し時の前記カウント処理を隣接するタイミングで行う請求項4に記載の固体撮像装置。前記カウント部により選択された前記カウント値の前記ゲインに基づいて、前記第1のゲインの前記参照信号と前記第2のゲインの前記参照信号の大きさによるデジタル値分解能の差を補正する補正部をさらに備える請求項5に記載の固体撮像装置。前記カウント部は、前記第1のゲインと前記第2のゲインの比の分だけ倍にして前記カウントを行う請求項5に記載の固体撮像装置。前記生成部は、前記画素データレベル読み出し時においては、前記第1のゲインの前記参照信号と前記第2のゲインの前記参照信号のうちの一方の生成を省略して、他方だけを生成し、生成された前記他方の参照信号に基づく前記カウント値から光学的黒レベルのデータが減算される請求項2に記載の固体撮像装置。画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、前記比較部での比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部とを備える撮像装置。画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、前記アナログの画素信号のレベルと前記参照信号とを比較し、前記比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得する撮像方法。しかしながら、先の提案においては、ゲインの切り替え付近のデータに線形性が失われ、出力画像にギャップができるおそれがある。その要因としては、第1に、ゲインが異なることでコンパレータ出力遅延時間が異なってしまうことにより、CDSした結果にゲイン間のコンパレータ遅延差が含まれてしまうことにある。コンパレータ出力遅延時間とは、コンパレータが比較する2つの信号が一致してからコンパレータの出力が反転するまで遅延時間のことを言う。カウント実行部においては、コンパレート出力がインアクティブ正転状態のときには、カウント動作が実行され、コンパレート出力がアクティブ反転状態のときには、カウントが停止される。コンパレータの入力信号は、一方が画素信号電圧で理想的には一定電圧であり、もう一方が階段状の参照信号であり、後者を変化させて比較動作が行なわれる。つまり、2つの信号が一致する時点でコンパレート出力が反転する。しかしながら実際には、2つの信号の大きさが一致してから所定の時間をおいて出力が反転するというコンパレータ出力遅延時間が存在する。この遅延時間分だけ遅れてカウント動作は停止されるので、実際にはP相のカウント値とD相のカウント値には、コンパレータ出力遅延時間分のカウント数が含まれる。さらにこのコンパレータ出力遅延時間は参照信号の変化量つまりゲインによって変化する。よって従来の方式では、画素データレベルをゲインAで読んでいる領域では、カウント値TrstAとカウント値Tsigにそれぞれに含まれるコンパレータ出力遅延時間分のカウント数は同等である。従って、CDSのカウントダウン/アップによってP相とD相のカウント値のコンパレータ出力遅延時間分は相殺される。しかし、ゲインBに切り替わってしまうと、ゲインAとゲインBのコンパレータ出力遅延時間は異なるために、カウント値にその遅延時間の差分が残ってしまい、ゲイン切り替え点での画素信号値に対するAD変換値の連続性が失われてしまう。第2の要因としては、ゲインの切り替えによって参照信号を発生しているDACの特性としてゲイン切り替え時に参照信号の傾きが鈍り、線形性が保たれないため、データの連続性が崩れる現象が考えられる。通常この傾きの鈍りはP相とD相のいずれにおいても、参照信号の発生開始直後から短時間の間で起こるために、画素信号との一致点では関係なく、鈍りによるカウント増分もP相とD相のCDS演算によって相殺される。しかしながら、従来方式の場合、D相カウントの最中にゲインを切り替えているために、D相データ中にゲインAとゲインBの鈍り分のカウント値が含まれ、CDSによってゲインA分の鈍り分のカウント値は相殺されるが、ゲインB分の鈍り分のカウント値は残ってしまう。本技術は、このような状況に鑑みてなされたものであり、より正確にAD変換処理を行うことを目的とする。本技術に係る固体撮像装置は、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、前記比較部での比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部とを備える固体撮像装置である。前記比較部の比較の結果を保持する保持部をさらに備え、前記カウント部は、保持された前記比較結果に基づいて、先に得られるカウント値と後に得られるカウント値を選択することができる。前記生成部は、前記画素リセットレベル読み出し時においては、第1の初期値から前記第1のゲインの第1の参照信号と第2の初期値から前記第2のゲインの第2の参照信号を生成し、前記画素データレベル読み出し時においては、前記第1の初期値から前記第1のゲインの第3の参照信号と前記第2の初期値から前記第2のゲインの第4の参照信号を生成することができる。前記カウント部は、前記第1のゲインの一方の前記参照信号と他方の前記参照信号との間に、前記第2の参照信号が生成される場合、前記第1のゲインの一方の前記参照信号に基づく前記カウント値を保持し、他方の前記参照信号に基づくカウント時にカウント値の初期値とすることができる。前記第1のゲインと前記第2のゲインのうち、大きい方の前記参照信号による前記画素リセットレベル読み出し時と前記画素データレベル読み出し時の前記カウント処理を隣接するタイミングで行うことができる。前記カウント部により選択された前記カウント値の前記ゲインに基づいて、前記第1のゲインの前記参照信号と前記第2のゲインの前記参照信号の大きさによるデジタル値分解能の差を補正する補正部をさらに備えることができる。前記カウント部は、前記第1のゲインと前記第2のゲインの比の分だけ倍にして前記カウントを行うことができる。前記生成部は、前記画素データレベル読み出し時においては、前記第1のゲインの前記参照信号と前記第2のゲインの前記参照信号のうちの一方の生成を省略して、他方だけを生成し、生成された前記他方の参照信号に基づく前記カウント値から光学的黒レベルのデータが減算されることができる。本技術に係る撮像装置は、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、前記比較部での比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部とである。本技術に係る撮像方法は、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、前記アナログの画素信号のレベルと前記参照信号とを比較し、前記比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得する撮像方法である。本技術に係る固体撮像装置においては、生成部が、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、比較部が、前記アナログの画素信号のレベルと前記参照信号とを比較し、カウント部が、前記比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得する。本技術によれば、正確にAD変換処理を行うことができる。以下、本技術を実施するための形態以下、実施の形態というについて説明する。なお、説明は以下の順序で行う。1固体撮像装置の全体概要2参照信号生成部とカラムAD回路の詳細3画素部の構成4電圧比較部とカウンタ部の構成5カウント実行部の構成6AD変換の動作7撮像装置8その他本技術は、物理量分布検知の半導体装置の一例である固体撮像装置およびこの固体撮像装置を利用した撮像装置に関する。固体撮像装置は、例えば光や放射線などの外部から入力される電磁波に対して感応性を有する複数の単位構成要素が配列されている。そして、単位構成要素によって電気信号に変換された物理量分布がアナログの電気信号として読み出され、デジタルデータに変換してから、外部に出力される。以下、図面を参照して本技術の実施の形態について詳細に説明する。なお、以下においては、X-Yアドレス型の固体撮像装置の一例である、CMOS固体撮像装置をデバイスとして使用した場合を例に説明する。また、CMOS固体撮像装置は、全ての画素がNMOSよりなるものであるとして説明する。ただしこれは一例であって、対象となるデバイスはMOS型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施の形態が同様に適用できる。<固体撮像装置の全体概要>図1は、本技術の固体撮像装置の一実施の形態であるCMOS固体撮像装置の概略構成図である。固体撮像装置1は、入射光量に応じた信号を出力する受光素子電荷生成部の一例を含む複数個の画素が行および列に配列されたすなわち2次元マトリクス状の画素部を有する。また固体撮像装置1は、各画素からの信号出力が電圧信号であって、CDS回路などをカラム処理部26と同一の半導体領域に設けることも可能である。カラム処理部26の前段でAGCを行なう場合にはアナログ増幅、カラム処理部26の後段でAGCを行なう場合にはデジタル増幅となる。nビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。駆動制御部7は、画素アレイ部10の信号を順次読み出すための制御回路機能を備えている。例えば駆動制御部7としては、列アドレスや列走査を制御する水平走査回路列走査回路12と、行アドレスや行走査を制御する垂直走査回路行走査回路14と、内部クロックを生成するなどの機能を持つ通信タイミング制御部20とを備えている。なお、図示を省略するが、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部を設けるようにしてもよい。通信タイミング制御部20は、端子5aを介して入力される入力クロックマスタークロックCLK0やクロック変換部で生成された高速クロックに基づいて内部クロックを生成する。クロック変換部で生成された高速クロックを源とする信号を用いることで、AD変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。さらに、カラム処理部26から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データD1を出力することもできる。こうすることで、AD変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。この単位画素3は、典型的には、受光素子電荷生成部としてのフォトダイオードと、増幅用の半導体素子例えばトランジスタを有する画素内アンプとから構成される。画素内アンプとしては、単位画素3の電荷生成部で生成蓄積された信号電荷を電気信号として出力することができるものであればよく、様々な構成を採ることができるが、一般的には、フローティングディフュージョンアンプ構成のものが用いられる。例えば、電荷生成部に対して、電荷読出部転送ゲート部/読出ゲート部の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、CMOSセンサとして汎用的な4つのトランジスタからなる構成のものを使用することができる例えば後述の図2を参照。あるいは、特許第2708455号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線DRNに接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線TRFを介して走査される読出選択用トランジスタ転送ゲート部を有する、3つのトランジスタからなる構成のものを使用することもできる。なお、固体撮像装置1は、色分解色分離フィルタを使用することで、画素アレイ部10をカラー撮像対応にすることができる。すなわち、画素アレイ部10における各電荷生成部フォトダイオードなどの電磁波本例では光が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタを、例えばいわゆるベイヤBayer配列などにして設けることで、カラー画像撮像対応とする。単位画素3は、行選択のための行制御線15を介して垂直走査部14と、また垂直信号線19を介してカラムAD回路25が垂直列ごとに設けられているカラム処理部26と、それぞれ接続されている。ここで、行制御線15は垂直走査部14から画素に入る配線全般を示す。水平走査回路12は、カラム処理部26からカウント値を水平信号線18へ読み出す読出走査部の機能を持つ。水平走査部12や垂直走査回路14などの駆動制御部7の各要素は、画素アレイ部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる1チップもの同一の半導体基板上に設けられているものとして、半導体システムの一例であるCMOSイメージセンサとして、本実施の形態の固体撮像装置1の一部をなすように構成される。なお、固体撮像装置1は、このように各部が半導体領域に一体的に形成された1チップとして形成された形態であってもよい。また、図示を省略するが、画素アレイ部10、駆動制御部7、カラム処理部26などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。水平走査部12や垂直走査部14は、例えばデコーダを含んで構成され、通信タイミング制御部20から与えられる制御信号CN1,CN2に応答してシフト動作走査を開始するようになっている。このため、例えば、行制御線15には、単位画素3を駆動するための種々のパルス信号例えば、画素リセットパルスRST、転送パルスTRG、ドレイン線制御パルスDRNなどが含まれる。通信タイミング制御部20は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG読出アドレス制御装置の一例の機能ブロックを有する。また通信タイミング制御部20は、端子5aを介して外部の主制御部例えば後述する図16のカメラ制御部900から供給されるマスタークロックCLK0を受け取り、また端子5bを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置1の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。例えば、水平アドレス信号を水平デコーダ12aへ、また垂直アドレス信号を垂直デコーダ14aへ出力し、各デコーダ12a,14aは、それを受けて対応する行もしくは列を選択する。この際、単位画素3を2次元マトリックス状に配置してあるので、画素信号生成部5により生成され垂直信号線19を介して列方向に出力されるアナログの画素信号を行単位で列並列でアクセスし取り込む垂直スキャン読みが行なわれる。そしてその後に、垂直列の並び方向である行方向にアクセスし画素信号本例ではデジタル化された画素データを出力側へ読み出す水平スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素3を直接にアドレス指定することで、必要な単位画素3の情報のみを読み出すランダムアクセスも可能である。また、通信タイミング制御部20では、端子5aを介して入力される入力クロックマスタークロックCLK0と同じ周波数のクロックCLK1や、それを2分周したクロックやより分周した低速のクロックをデバイス内の各部、例えば水平走査部12、垂直走査部14、カラム処理部26などに供給する。以下、2分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2とも言う。垂直走査部14は、画素アレイ部10の行を選択し、その行に必要なパルスを供給するものである。例えば、垂直方向の読出行を規定する画素アレイ部10の行を選択する垂直デコーダ14aと、垂直デコーダ14aにて規定された読出アドレス上行方向の単位画素3に対する行制御線15にパルスを供給して駆動する垂直駆動部14bとを有する。なお、垂直デコーダ14aは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。水平走査部12は、低速クロックCLK2に同期してカラム処理部26のカラムAD回路25を順番に選択し、その信号を水平信号線水平出力線18に導くものである。例えば、水平方向の読出列を規定するカラム処理部26内の個々のカラムAD回路25を選択する水平デコーダ12aと、水平デコーダ12aにて規定された読出アドレスに従って、カラム処理部26の各信号を水平信号線18に導く水平駆動部12bとを有する。なお、水平信号線18は、例えばカラムAD回路25が取り扱うビット数nnは正の整数分、例えば10=nビットならば、そのビット数分に対応して10本配置される。このような構成の固体撮像装置1において、単位画素3から出力された画素信号は、垂直列ごとに、垂直信号線19を介して、カラム処理部26のカラムAD回路25に供給される。カラム処理部26の各カラムAD回路25は、1列分の画素のアナログ信号Soを受けて、そのアナログ信号Soを処理する。例えば、各カラムAD回路25は、アナログ信号を、例えば低速クロックCLK2を用いて、例えば10ビットのデジタル信号に変換するADC回路を持つ。カラム処理部26におけるAD変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムAD回路25を使用して、行ごとに並列にAD変換する方法を採る。この際には、シングルスロープ積分型あるいはランプ信号比較型のAD変換の手法を使用する。この手法は、簡単な構成でAD変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。シングルスロープ積分型のAD変換に当たっては、変換開始から参照信号Vslopと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ電圧比較部252にランプ状の参照信号Vslopを供給するとともに、クロック信号でのカウント計数を開始する。そして、垂直信号線19を介して入力されたアナログの画素信号を参照信号Vslopと比較することによって、比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでAD変換を行なう。また、この際、回路構成を工夫することで、AD変換とともに、いわゆるCDS処理を行うことができる。すなわち、垂直信号線19を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベルノイズレベルもしくはリセットレベルと称すると真の受光光量に応じた信号レベルVsigとの差分をとる処理を行なうことができる。これにより、固定パターンノイズFPN;FixedPatternNoiseやリセットノイズと言われるノイズ信号成分を取り除くことができる。<参照信号生成部とカラムAD回路の詳細>参照信号生成部27は、DA変換回路DAC;DigitalAnalogConverter27aを有して構成されている。参照信号生成部27は、通信タイミング制御部20からの制御データCN4で示される初期値からカウントクロックCKdacに同期して、階段状の鋸歯状波である参照信号Vslopを生成する。生成された階段状の鋸歯状波の参照信号Vslopは、カラム処理部26の個々のカラムAD回路25に、AD変換用の参照電圧ADC基準信号として供給される。なお、図示を省略しているが、ノイズ防止用のフィルタを設けるとよい。なお、この参照信号Vslopは、例えば逓倍回路で生成される逓倍クロックを基に生成される高速クロックを基準とすることで、端子5aを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。通信タイミング制御部20から参照信号生成部27のDA変換回路27aに供給する制御データCN4は、比較処理ごとの参照信号Vslopが基本的には同じ傾き変化率となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックCKdacに同期して、単位時間ごとに1ずつカウント値を変化させ、そのカウント値を電流加算型のDA変換回路で電圧信号に変換するようにする。本実施の形態のDA変換回路27aは、通信タイミング制御部20の制御の下で参照信号Vslopの変化特性具体的には傾きを変更可能になっている。参照信号Vslopの傾き調整は、例えばカウントクロックCKdacの周波数クロック周期を変更する手法を採ることで、高精度に調整することができる。例えば、DA変換回路27aに供給するカウントクロックCKdacを、カウントクロックCKOと同じにしたり、カウントクロックCKOに対して2倍速、4倍速にするなど、カウントクロックCKOに対して2^k倍速にすることができる。なお、^は、べき乗を表す。なお、ここで示した参照信号Vslopの傾き変更手法は一例であって、このような手法に限定されない。例えば、参照信号生成部27に与えるカウントクロックCKdacの周期を一定にしつつ、カウンタ出力値をx、制御データCN4に含まれている参照信号Vslopの傾き変化率をβ、電位の初期値をαとして、次式1によって算出される電位yを出力することができる。y=α-βx1また、制御データCN4に含まれているランプ電圧の傾き変化率を指示する情報により、1つのカウントクロックCKdacごとの電圧変化分ΔSLPを調整するなど、任意の回路を用いることができる。参照信号Vslopの傾きの調整は、例えばクロック周期を変える以外に、単位電流源の電流量を変えることによって、クロック当たりのΔSLPを調整することでも実現できる。カラムAD回路25は、電圧比較部コンパレータ252とカウンタ部254とを備えて構成され、nビットAD変換機能を有している。電圧比較部コンパレータ252は、参照信号生成部27のDA変換回路27aで生成される参照信号Vslopと、行制御線15V0,V1,...ごとに単位画素3から垂直信号線19H0,H1,...を経由し得られるアナログの画素信号を比較する。カウンタ部254は、電圧比較部252が比較処理を完了するまでの時間をカウントし、その結果を保持する。本実施の形態では、列ごとに配された電圧比較部252にDA変換回路27aから参照信号Vslopが共通に供給され、各電圧比較部252が処理を担当する画素信号電圧Vxについて、共通の参照信号Vslopを使用して比較処理を行なうようになっている。通信タイミング制御部20は、電圧比較部252が画素信号のリセットレベルVrstと信号成分Vsigの何れについて比較処理を行なっているのかに応じてカウンタ部254におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信タイミング制御部20から各カラムAD回路25のカウンタ部254には、カウンタ部254がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するため等の制御信号CN5が入力されている。制御信号CN5は、後述する図3のカウントモード制御信号UDC、データ保持制御パルスHLDC、カウントクロック制御信号TH等を含んでいる。電圧比較部252の一方の入力端子RAMPは、他の電圧比較部252の入力端子RAMPと共通にされている。この入力端子RAMPには、参照信号生成部27で生成される階段状の参照信号Vslopが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線19が接続され、画素アレイ部10からの画素信号電圧が個々に入力される。電圧比較部252の出力信号はカウンタ部254に供給される。カウンタ部254のクロック端子CKには、他のカウンタ部254のクロック端子CKと共通に、通信タイミング制御部20からカウントクロックCKOが入力されている。このカウンタ部254は、その構成については図示を省略するが、ラッチで構成されたデータ記憶部256の配線形態を同期カウンタ形式に変更することで実現でき、1本のカウントクロックCKOの入力で、内部カウントを行なうようになっている。カウントクロックCKOも、参照信号Vslopと同様に、逓倍回路で生成される逓倍クロック高速クロックを使用することができ、この場合、端子5aを介して入力されるマスタークロックCLK0を使用するよりも高分解能にできる。カウンタ部254は、カウントモードに拘わらず共通のアップダウンカウンタU/DCNTを用いて、ダウンカウント動作とアップカウント動作とを切り替えて具体的には交互にカウント処理を行なうことが可能に構成されている。また、本実施の形態のカウンタ部254としては、カウント出力値がカウントクロックCKOに同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップカウンタ基本要素であって、例えば後述する図4のフリップフロップ511の動作がカウントクロックCKOで制限される。よって、より高周波数動作が要求される場合には、カウンタ部254としては、その動作制限周波数が最初のフリップフロップカウンタ基本要素の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。カウンタ部254には、水平走査回路12から制御線12cを介して制御パルスが入力される。カウンタ部254は、カウント結果を保持するラッチ機能を有しており、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。個々のカラムAD回路25の出力側は、例えば、カウンタ部254の出力を水平信号線18に接続することができる。あるいは、図示のように、カウンタ部254の後段に、このカウンタ部254の保持したカウント結果を保持するnビットのメモリ装置としてのデータ記憶部256と、カウンタ部254とデータ記憶部256との間に配されたスイッチ258とを備える構成を採ることもできる。データ記憶部256を備える構成を採る場合、スイッチ258には、他の垂直列のスイッチ258と共通に、通信タイミング制御部20から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスCN8が供給される。スイッチ258は、メモリ転送指示パルスCN8が供給されると、対応するカウンタ部254のカウント値をデータ記憶部256に転送する。データ記憶部256は、転送されたカウント値を保持記憶する。なお、カウンタ部254のカウント値を所定のタイミングでデータ記憶部256に保持させる仕組みは、両者間にスイッチ258を配する構成に限られない。例えば、カウンタ部254とデータ記憶部256とを直接に接続しつつ、カウンタ部254の出力イネーブルをメモリ転送指示パルスCN8で制御することで実現することもできる。あるいは、データ記憶部256のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスCN8を用いることでも実現できる。データ記憶部256には、水平走査回路12から制御線12cを介して制御パルスが入力される。データ記憶部256は、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ部254から取り込んだカウント値を保持する。水平走査回路12は、カラム処理部26の各電圧比較部252とカウンタ部254とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部256が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部256の出力は、水平信号線18に接続されている。水平信号線18は、カラムAD回路25のビット幅であるnビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したn個のセンス回路を経由して出力回路28に接続される。特に、データ記憶部256を備えた構成とすれば、カウンタ部254が保持したカウント結果を、データ記憶部256に転送することができる。このため、カウンタ部254のカウント動作、すなわちAD変換処理と、カウント結果の水平信号線18への読出動作とを独立して制御可能であり、AD変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。このような構成において、カラムAD回路25は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部252では、参照信号生成部27からのランプ波形電圧の参照信号と、垂直信号線19を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部252のコンパレート出力が反転する。例えば、電圧比較部252は、電源電位などのHレベルをインアクティブ状態として、画素信号電圧と参照信号Vslopとが一致したときに、Lレベルのアクティブ状態へ遷移する。カウンタ部254は、参照信号生成部27から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始する。コンパレート出力の反転した情報がカウンタ部254に通知されると、カウンタ部254はカウント動作を停止し、その時点のカウント値を画素データとしてラッチ保持記憶することでAD変換を完了する。その後、カウンタ部254は、所定のタイミングで水平走査回路12から制御線12cを介して入力される水平選択信号CHiによるシフト動作に基づいて、記憶保持した画素データを、順次、カラム処理部26外や画素アレイ部10を有するチップ外へ出力端子5cから出力する。なお、本実施の形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置1の構成要素に含まれる。<画素部の構成>図2は、図1に示した単位画素3の構成例を示す図である。画素アレイ部10内の単位画素画素セル3の構成は、通常のCMOSイメージセンサと同様であり、本実施の形態では、CMOSセンサとして汎用的な4TR構成のものを使用することができる。また例えば、特許第2708455号公報に記載のように、3つのトランジスタからなる3TR構成のものを使用することもできる。もちろん、これらの画素構成は一例であり、通常のCMOSイメージセンサのアレイ構成であれば、何れのものでも使用できる。画素内アンプとしては、例えばフローティングディフュージョンアンプ構成のものが用いられる。例えば、電荷生成部に対して、電荷読出部転送ゲート部/読出ゲート部の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、CMOSセンサとして汎用的な4つのトランジスタからなる構成すなわち4TR構成のものを使用することができる。例えば、図2に示す4TR構成の単位画素3は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部32を有する。そして、電荷生成部32に対して、電荷読出部転送ゲート部/読出ゲート部の一例である読出選択用トランジスタ転送トランジスタ34、リセットゲート部の一例であるリセットトランジスタ36、垂直選択用トランジスタ40、およびフローティングディフュージョン38の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ42を有する。この単位画素3は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン38とからなるFDAFloatingDiffusionAmp構成の画素信号生成部5を有するものとなっている。フローティングディフュージョン38は寄生容量を持った拡散層である。読出選択用トランジスタ第2の転送部34は、転送信号φTRGが供給される転送駆動バッファBF1により転送配線読出選択線TX55を介して駆動されるようになっている。リセットトランジスタ36は、リセット信号φRSTが供給されるリセット駆動バッファBF2によりリセット配線RST56を介して駆動されるようになっている。垂直選択用トランジスタ40は、垂直選択信号φVSELが供給される選択駆動バッファBF3により垂直選択線SEL52を介して駆動されるようになっている。各駆動バッファは、垂直走査部14の垂直駆動部14bによって駆動可能になっている。画素信号生成部5におけるリセットトランジスタ36は、ソースがフローティングディフュージョン38に、ドレインが電源Vddにそれぞれ接続され、ゲートリセットゲートRGには画素リセットパルスRSTがリセット駆動バッファから入力される。垂直選択用トランジスタ40は、一例として、ドレインが増幅用トランジスタ42のソースに、ソースが画素線51にそれぞれ接続され、ゲート特に垂直選択ゲートSELVというが垂直選択線52に接続されている。なおこのような接続構成に限らず、ドレインが電源Vddに、ソースが増幅用トランジスタ42のドレインにそれぞれ接続され、垂直選択ゲートSELVが垂直選択線52に接続されるようにしてもよい。垂直選択線52には、垂直選択信号SELが印加される。増幅用トランジスタ42は、ゲートがフローティングディフュージョン38に接続され、ドレインが垂直選択用トランジスタ40を介して電源Vddに、ソースは画素線51に接続され、さらに垂直信号線5319に接続されるようになっている。さらに垂直信号線53は、その一端がカラム処理部26側に延在するとともに、その経路において、読出電流源部24が接続され、増幅用トランジスタ42との間で、略一定の動作電流読出電流が供給されるソースフォロワ構成が採られるようになっている。具体的には、読出電流源部24は、各垂直列に設けられたNMOS型のトランジスタ特に負荷MOSトランジスタという242と、全垂直列に対して共用される電流生成部245およびゲートおよびドレインが共通に接続されソースがソース線248に接続されたNMOS型のトランジスタ246を有する基準電流源部244とを備えている。各負荷MOSトランジスタ242は、ドレインが対応する列の垂直信号線53に接続され、ソースが接地線であるソース線248に共通に接続されている。これにより、各垂直列の負荷MOSトランジスタ242は基準電流源部244のトランジスタ246との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線19に対し電流源として機能するように接続されている。ソース線248は、水平方向の端部図1の左右の垂直列で基板バイアスである接地GNDに接続され、負荷MOSトランジスタ242の接地に対する動作電流読出電流が、チップの左右両端から供給されるような構成となっている。電流生成部245には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部245は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ42に接続された負荷MOSトランジスタ242によって、予め決められた定電流を流し続けるようになっている。つまり、負荷MOSトランジスタ242は、選択行の増幅用トランジスタ42とソースフォロアを組んで読出電流を増幅用トランジスタ42に供給することで垂直信号線53への信号出力をさせる。このような4TR構成では、フローティングディフュージョン38は増幅用トランジスタ42のゲートに接続されている。その結果、増幅用トランジスタ42はフローティングディフュージョン38の電位以下FD電位というに対応した信号を電圧モードで、画素線51を介して垂直信号線1953に出力する。リセットトランジスタ36は、フローティングディフュージョン38をリセットする。読出選択用トランジスタ転送トランジスタ34は、電荷生成部32にて生成された信号電荷をフローティングディフュージョン38に転送する。垂直信号線19には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ40をオンする。すると選択画素のみが垂直信号線19と接続され、垂直信号線19には選択画素の信号が出力される。<電圧比較部とカウンタ部の構成>図3は、電圧比較部252およびカウンタ部254の構成を示すブロック図である。図3において横方向に示されている各垂直信号線19は、図1において縦方向に示されている。各垂直信号線19に対応する各列の電圧比較部252は、画素アレイ部10から読み出された画素信号電圧Vxが参照信号生成部27から供給された参照信号Vslopeと一致したとき、コンパレート出力VCOをインアクティブ状態からアクティブ状態に反転する。カウンタ部254は、ラッチ部501、クロッククリア制御部502、およびカウント実行部503を備える。本技術においては、異なるゲインの読み出しが行なわれるが、どのゲインの結果を選択、出力させるかは、次のように制御される。すなわちD相期間の読み出しのうち、先の第1のゲインでの読み出し時にコンパレート出力VCOが反転したかがラッチ部501に保持される。そして、後の第2のゲインでの読み出しの前にラッチ部出力Vrstが反転している場合アクティブ状態となっている場合、前の読み出し時の結果が最終結果として出力される。これに対して、ラッチ部出力Vrstが反転していない場合インアクティブ状態となっている場合、前のCDS結果がリセットされ、後のゲインでのD相が読み出される。その際、D相の信号からP相の信号を減算処理するCDS演算が必要であり、かつ、その減算するP相の信号はD相の信号と同じゲインで読み出したものである必要がある。一般的にP相の信号はD相の信号よりも先に読み出すために、先に読んだ同じゲインのP相の信号を記憶しておく必要がある。このために、P相の信号のカウントを保持するラッチ部PREG51300~51309図4を参照して後述するがカウント実行部503に設けられている。クロッククリア制御部502は、ラッチ部501の出力Vrstに基づいて、AD変換制御部20Aから供給されるカウントクロックCKOおよびクリア信号CLRのカウント実行部503への出力を制御する。カウント実行部503は、クロッククリア制御部502からのカウントクロックCINおよびクリア信号CLRに基づいてカウント動作をする。通信タイミング制御部20により構成されるAD変換制御部20Aは、参照信号生成部27にゲイン変更指示信号CHNGを供給する。また、AD変換制御部20Aはカウント実行部503に、カウントモード制御信号UDC、データ保持制御パルスHLDC、カウントクロック制御信号TH、スルー信号RT、およびホールド信号RHを供給する。なお、ゲイン変更指示信号CHNGには、画素や回路のノイズ特性などに適したゲインを設定する値が用いられ、ゲイン設定のオン/オフタイミングは外部の主制御部から供給される。またその他の制御信号のオン/オフタイミングも外部の主制御部から供給される。本技術では、1H、すなわち1水平走査期間中に複数のゲインのAD変換を行なうが、最終的にカウンタ部254から出力されるAD変換出力結果は、1つのゲインのAD変換結果である。どのゲインの結果を出力するかは、先に実行するD相読み出し時のコンパレート出力VCOの状態によって決定される。そのために電圧比較部252のコンパレート出力VCOの結果がラッチ部501に記憶される。そしてクロッククリア制御部502は、ラッチ部501の出力Vrstに基づいて、後に実行する別のゲインでのAD変換動作時のカウントクロックCKO、クリア信号CLOの出力を制御し、カウント実行部503を動作させるか否かを制御する。クロッククリア制御部502は、コンパレータ出力VCOラッチ部501の出力Vrstがインアクティブ状態にあるとき、入力されたカウントクロックCKOをそのままカウントクロックCINとしてカウント実行部503に伝達する。一方、コンパレート出力VCOラッチ部501の出力Vrstがアクティブ状態に反転したとき、クロッククリア制御部502は、カウントクロックCKOの伝達すなわちカウントクロックCINの出力を停止する。カウントクロックCINの出力が停止されることにより、カウント実行部503は、カウンタの動作を停止し、その時点の画素信号電圧Vxを反映したカウント値を保持する。すなわちカウント実行部503は、画素信号電圧Vxをデジタルデータに変換して保持することとなる。<カウント実行部の構成>図4は、カウンタ部254のカウント実行部503の一構成例を示す図である。ここでは、10ビットに対応した構成で示している。図4において、D型のフリップフロップFF51100~51109を含む横方向に示されている構成要素のグループにより、1本の垂直信号線19に対応する1つのカウント実行部503が構成される。なお、フリップフロップ51100~51109を個々に区別する必要が無い場合、単にフリップフロップ511と記載する。他の構成要素についても同様とする。各垂直信号線19に対応する各列のカウント実行部503は、基本構成としては、D型のフリップフロップ51100~51109を縦続接続し、前段のカウント出力を後段のクロック端子CKに入力する非同期カウンタの構成を採っている。また、フリップフロップ511のそれぞれは、自身の反転出力NQをD入力端子に戻す際に、反転出力NQに対するホールド機能のオン/オフを制御可能な構成を採る。加えて、段間には、カウントモードをアップカウントとダウンカウントの何れかに切り替える機能部と、カウントクロックを前段のカウント出力に基づくパルスとするのかクロッククリア制御部502からのカウントクロックCINとするのかを切り替える機能部とを有する。具体的には、カウント実行部503は、先ず、フリップフロップ51100~51109を有する。またカウント実行部503においては、フリップフロップ51100~51109の反転出力端子NQ図ではQの上にバーを付して示すとD入力端子との間に、反転出力端子NQのデータを保持可能なデータ保持部HOLD51200~51209を有する。各データ保持部51200~51209は、各別のデータ保持制御パルスHLDC00~09によって制御されるようになっている。データ保持部512は、フリップフロップ511の入力の状態を問わずカウント出力を保持する機能を持ち、例えば排他的論理和で実現できる。例えば、データ保持部512は、データ保持制御パルスHLDCがアクティブHH:ハイレベルのとき入力データフリップフロップ511の反転出力NQを保持し、インアクティブLL:ローレベルのとき保持動作を解除して、入力データフリップフロップ511の反転出力NQをそのままフリップフロップ511のD入力端子に伝達する。また、フリップフロップ51100~51109の反転出力端子NQとD入力端子との間に、反転出力端子NQのデータを保持可能なラッチ部51300~51309が設けられている。各ラッチ部51300~51309は、各別のホールド信号RH00~09と、スルー信号RT00~09によって制御されるようになっている。ラッチ部513は、ホールド信号RHが入力されたとき入力データフリップフロップ511の反転出力NQを保持する。そしてラッチ部513は、スルー信号RTが入力されたとき保持動作を解除して、入力データフリップフロップ511の反転出力NQをそのままフリップフロップ511のD入力端子に伝達する。つまり、保持されたデータがフリップフロップ511に初期値として設定される。各フリップフロップ511のリセット端子Rには、リセット制御信号CLRが共通に入力されるようになっている。フリップフロップ511は、例えば、リセット制御信号CLRがアクティブHのときには非反転出力QをLレベルに、反転出力NQをHレベルにセットする。また、カウント実行部503は、各フリップフロップ511の段間に、カウントモードをアップカウントとダウンカウントの何れか一方に切り替えるカウントモード切替部U/D51400~51408を有する。カウントモード切替部514は、前段のフリップフロップ511の反転出力端子NQのデータをそのまま出力するのか、反転して出力するのかを、カウントモード制御信号UDCに基づいて切り替える。このカウントモード切替部514は、例えば排他的論理和で実現できる。例えば、カウントモード切替部514は、カウントモード制御信号UDCがハイレベルのときにはカウント実行部503がアップカウント動作をし、ローレベルのときにはダウンカウント動作をするように、フリップフロップ511の反転出力端子NQのデータの反転/非反転を切り替える。また、カウント実行部503は、各フリップフロップ511の段間において、カウントモード切替部514の後段に、カウントクロック切替部SEL51500~51508を有する。カウントクロック切替部SEL51500~51508は、カウントモード切替部514の出力パルスと、クロッククリア制御部502からのカウントクロックCINとを、カウントクロック制御信号TH00~TH08に基づいて切り替えて、後段のフリップフロップ511のクロック端子CKに供給する。各カウントクロック切替部51500~51508は、各別のカウントクロック制御信号TH00~TH08によって制御されるようになっている。カウントクロック制御信号TH00~TH08は、前段側が先にアクティブになり、順次遅れた所定のタイミングで後段側がアクティブになるようになっている詳細は後述する。例えば、カウントクロック切替部515は、カウントクロック制御信号THがインアクティブLのときにはカウントモード切替部514の出力を伝達する。カウントクロック制御信号THがアクティブHに切り替わると、カウントクロック切替部515は、クロッククリア制御部502からのカウントクロックCINを伝達する。カウントクロック切替部515は、クロッククリア制御部502からのカウントクロックCINの取込み形態として、図4に示す例では、カラム別に、前段のフリップフロップ511に入力されるクロックパルスを取り扱うように配線されている。図4に示す例では、カウントクロックCINを順次上位ビット側のフリップフロップ511に伝達する際、下位側のフリップフロップ511のデータ出力自体は無効なものとして取り扱われるものの、実際には動作したままとなっている。カウント実行部503は、非同期バイナリカウンタとして動作するようになっている。また、カウント実行部503は、カウントクロック切替部515をカウントクロック制御信号THに基づいて動作させる。これによりカウント実行部503は、各段のフリップフロップ511それぞれのクロック入力を後段側上位ビット側のフリップフロップ511のクロック入力に伝達する機能を持つ。換言すれば、下位ビット出力に使用されていたより高速のクロックを順次所定のタイミングで後段側上位ビット側に伝達していくことで、カウントクロックCINに対する上位ビット出力の分周動作を順次高速にしていくようになっている。例えば、切替え前にカウントクロックCINに対して1/4分周動作をしていたものを、切替え後にはカウントクロックCINに対して1/2分周動作をするように変更することができる。カウントクロックの切替え後には、それまでのクロックより高速のクロックでカウント動作分周動作をすることになるので、参照信号Vslopの傾きとの関係を調整することで、AD変換の線形性を保持しつつ高速なAD変換が可能となる。この点については、後で詳しく説明する。なお、カウンタ部254に供給されるカウントクロックCKOは周波数を変更せずに、カウンタ部254内での上述のような対処でビット別に分周動作を高速化させる仕組みを採っているので、高速化に伴ってカウンタ部254内で消費電力が大きく増加してしまうような事態は発生しない。分周動作を高速化させる仕組みとしてカウントクロックCKOの周波数を高速にすることも考えられるが、この場合、カウンタ部254全体が高速で動作することになり、消費電力が増加してしまう。参照信号Vslopの傾きを大きくする際、通信タイミング制御部20からDAC27aに供給されるカウントクロックCKdacの周波数が高速にされる。この場合にも、同様に参照信号生成部27では消費電力が増加するが、カラム処理部26ではカウンタ部254が各列に配置されているので、消費電力が増加の度合いが、カラム処理部26の方が参照信号生成部27よりも比べものにならないほど大きい。このようなことを踏まえると、参照信号生成部27ではカウントクロックCKdacの周波数を高速にする手法を採って参照信号Vslopの傾きを精度よく大きくするが、カウンタ部254では、カラム処理部26での消費電力増加を招かぬようにするのが好ましい。そのために、カウントクロックCKOの周波数を一定にしたままで、カウンタ部254内での上述のような対処でビット別に分周動作の高速化を図る仕組みをとることが有効である。<AD変換の動作>図5は、カラムAD回路25における動作を説明するためのタイミングチャートである。以下この図5を参照して、AD変換動作時のカラムAD回路25における信号取得差分処理について説明する。時刻t1において、垂直駆動回路14bは、画素選択信号VSELをアクティブHにし、画素リセット信号RSTをアクティブHにすることで、読み出し画素をリセットさせる。この画素のリセット電圧をSrstとする。また、このとき同時にAD変換制御部20Aは、クリア信号CLOをアクティブHにし、カウント実行部503のカウント値を0にする。すなわち、クロッククリア制御部502は、AD変換制御部20Aからのクリア信号CLOがアクティブHになったとき、クリア信号CLRを出力し、各フリップフロップ511をクリアさせる。次にゲインa後述するゲインbより小さいゲインでリセット電圧を読み出す処理が行われる。すなわち時刻t10において、AD変換制御部20Aは、ゲイン変更指示信号CHNGを参照信号生成部27に出力し、参照信号として、初期値SLPiniaの電圧からゲインaのランプ波を発生させる。カウンタ動作もランプ波のクロックと同期することで、参照信号Vslopが画素リセット電圧Srstと一致するまでカウンタはカウントクロックCINをカウントダウンする。カウントダウン動作を実行させるため、AD変換制御部20Aは、カウントモード切替部514にインアクティブLのカウントモード制御信号UDCを出力している。またこのとき、AD変換制御部20Aは、データ保持部512に供給するデータ保持制御パルスHLDCをインアクティブLとし、入力データフリップフロップ511の反転出力NQを保持させず、そのままD入力端子に入力させる。時刻t12において、参照信号Vslopと画素リセット電圧Srstが一致すると、所定のコンパレータ出力遅延時間を経てコンパレート出力VCOがハイレベルHからローレベルLに反転する。このときクロッククリア制御部502は、カウントクロックCINのカウント実行部503への供給を停止する。これによりカウント動作は停止し、画素リセットレベルVrstaがカウント値DrstaにAD変換される。カウントダウンされているため、このカウント値Drstaは負の値である。次に、時刻t14において、AD変換制御部20Aは、ホールド信号RHをアクティブHにし、ラッチ部513にリセットレベルDrstaを記憶させる。この記憶された値は、後述する時刻t36において読み出され、フリップフロップ511にカウント値の初期値として設定される。以上により、P相のゲインaでのAD変換処理が行われたことになる。次にゲインb上述したゲインaより大きいゲイン、すなわち参照信号Vslopの傾きが小さいゲインでリセット電圧を読み出す処理が行われる。時刻t16において、AD変換制御部20Aは、カウンタクリア信号CLOをアクティブHにする。これによりカウンタはクリアされ、カウント値は0になる。ランプ電圧がゲインbの初期値SLPinibゲインaの初期値SLPiniaとは異なる値になったところで、時刻t20においてAD変換制御部20Aは、ゲイン変更指示信号CHNGを参照信号生成部27に出力し、初期値SLPinibの電圧からゲインbの参照信号Vslopを発生させる。カウンタ動作もランプ波のクロックと同期することで、参照信号Vslopが画素リセット電圧Srstと一致するまでカウンタはカウントダウンする。カウントダウン動作を実行させるため、AD変換制御部20Aは、カウントモード切替部514にインアクティブLのカウントモード制御信号UDCを出力している。時刻t21において参照信号Vslopが画素電圧Vx0と一致すると、コンパレート出力VCOは反転する。このときカウントは停止し、ゲインbでのリセット電圧レベルVrstbがカウント値DrstbとしてAD変換されたことになる。カウントダウンされているため、このカウント値Drstbは負の値である。以上により、P相のゲインbでのAD変換処理が行われたことになる。次に電荷生成部32に蓄積された光チャージをフローティングディフュージョン38に転送する処理が行われる。つまり、D相の読み出しが行われる。そのために先ず時刻t22において、AD変換制御部20Aは、カウンタにカウントアップ動作を実行させるために、カウントモード切替部514のカウントモード制御信号UDCをアクティブHにする。時刻t24~t26の期間において、垂直駆動回路14bは、画素転送信号TRGをアクティブHにする。これにより画素光信号量に応じた電圧分だけ画素電圧Vx0が変化する。時刻t30において、直前のP相の読み出し時におけるゲインと同じゲインbでのAD変換処理が開始される。この場合においても、直前のP相の読み出し時と同様に、参照信号Vslopがゲインbの初期値SLPinibになったところで、AD変換制御部20Aは、ゲイン変更指示信号CHNGを参照信号生成部27に出力し、初期値SLPinibの電圧からゲインbの参照信号Vslopを発生させる。量子化ステップの概念に基づき、画素電圧のどの電圧までを大きいゲインbで読むのかが予め決められており、その電圧までのカウント分だけカウントが行われる。図5の例においては、画素電圧Vx0はゲインbでの全カウント値Dsigbよりも電圧レベルが大きいため、参照信号Vslopは画素電圧Vx0と一致せず、時刻t32まで、全カウント分のカウントアップが行われている。このためコンパレート出力VCOは反転しない。この場合、後述するように、より小さいゲインaでの読み出しがさらに行われるので、予め決められた閾値の電圧が、ゲイン切り替え点となる。以上により、D相のゲインbでのAD変換処理が行われたことになる。ただし、このとき得られるカウント値Dsigbは、画素電圧Vx0が参照信号Vslopと一致しない状態の値なので、画素データレベルを表していない。カウント動作終了直後の時刻t34において、AD変換制御部20Aは、ラッチ部501のラッチ信号VCOHLをアクティブHにする。これにより、ラッチ部501は、電圧比較部252のコンパレート出力VCOをラッチする。いまの場合、コンパレート出力VCOが反転していないことが記憶される。時刻t36において、AD変換制御部20Aは、ラッチ部513にスルー信号RTを出力する。いまラッチ部501の出力Vrstは、電圧比較部252のコンパレート出力VCOが反転していないことを表している。そこで時刻t14においてラッチ部513に保持された、ゲインaの画素リセットレベルのカウント値Drstaがフリップフロップ511に強制的に設定される。時刻t40において、ゲインaでのAD変換処理が開始される。この場合においても、最初のゲインaでのP相の読み出し時と同様に、ランプ電圧がゲインaの初期値SLPiniaになったところで、AD変換制御部20Aは、ゲイン変更指示信号CHNGを参照信号生成部27に出力し、初期値SLPiniaの電圧からゲインaの参照信号Vslopを発生させる。時刻t42において、参照信号Vslopが画素電圧Vx0と一致し、所定のコンパレータ出力遅延時間を経てコンパレート出力VCOが反転するまでカウントアップされる。これによりゲインaで画素データレベルVrstaがカウント値DsigとしてAD変換されたことになる。このカウント値Dsigが、最終的に出力されるカウント値となる。ゲインaでカウントダウンされた画素リセットレベルDrstaからカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインaでの画素リセットレベルと画素データレベルの差分電圧のAD変換、つまり同一ゲインでのCDSを行った値になる。その結果、固定パターンノイズ、リセットノイズといったノイズ信号成分を取り除くことができる。また、画素リセットレベルのカウント値Drstaと、画素データレベルのカウント値Dsigのカウント時のゲインは、いずれもゲインaであるから、コンパレータ出力遅延時間は同じである。従って、CDS処理によりコンパレータ出力遅延時間は相殺される。また参照信号Vslop発生直後の傾きの鈍りによる影響も、CDS処理により相殺される。一方、図6は、図5と同じAD変換動作において、時刻t30から開始された画素データレベルの読み出し時の画素電圧Vx0の値が小さく、ゲインbの読み出し領域内の大きさであった場合の例を表している。図6の例の場合、時刻t30において、ゲインbでのAD変換処理が開始される。この場合においても、直前のP相の読み出し時と同様に、参照信号Vslopがゲインbの初期値SLPinibになったところで、AD変換制御部20Aは、ゲイン変更指示信号CHNGを参照信号生成部27に出力し、初期値SLPinibの電圧からゲインbの参照信号Vslopを発生させる。時刻t32において、参照信号Vslopが画素電圧Vx0と一致するので、そのときから所定のコンパレータ出力遅延時間を経てコンパレート出力VCOが反転し、カウントは停止する。これによりゲインbで画素データレベルVsigがカウント値DsigとしてAD変換されたことになる。ゲインbでカウントダウンされた画素リセットレベルのカウント値Drstbからカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインbでの画素リセットレベルと画素データレベルの差分電圧のAD変換、つまり同一ゲインでのCDSを行った値になる。その結果、固定パターンノイズ、リセットノイズといったノイズ信号成分を取り除くことができる。次に時刻t34においてラッチ信号VCOHLがアクティブHとされ、電圧比較部252のコンパレート出力VCOがラッチ部501に保持される。電圧比較部252のコンパレート出力VCOは反転しているので、ラッチ部501の出力Vrstも反転する。ラッチ部501の出力Vrstが反転すると、クロッククリア制御部502は、カウントクロックCKOをそのままカウントクロックCINとして出力するのを停止する。これにより、カウント動作は行われず、その後の時刻t36におけるラッチ部513のスルー信号RTは実質的に無効化され、時刻t32で保持されたカウント値はそのまま維持される。つまり時刻t40から時刻t42におけるゲインaでのAD変換読み出しのカウント動作は実行されない。結果的に時刻t32で保持されたAD変換のカウント値Dsigが最終的なCDS読み出し値となる。このより大きいゲインbでの読み出しに関しては、画素リセット信号の読み出し時間と画素データ信号の読み出しタイミングが隣接しており、CDSのカットオフ周波数特性によりノイズ除去効果が期待できる。また、画素リセットレベルのカウント値Drstbと、画素データレベルのカウント値Dsigのカウント時のゲインは、いずれもゲインbであるから、コンパレータ出力遅延時間は同じである。従って、CDS処理によりコンパレータ出力遅延時間は相殺される。また参照信号Vslop発生直後の傾きの鈍りによる影響も、CDS処理により相殺される。図5と図6を比較して明らかなように、本技術では、明るい画素は図5に示されるように、大きいゲインでAD変換が行われ、暗い画素は図6に示されるように、小さいゲインでAD変換が行われる。図5と図6の例の、その他の効果を挙げると次のようになる。1アナログCDSに比べて、高ゲイン読み出しのサンプリング周波数を上げたデジタルCDSでAD変換を行うために、ノイズ除去の効果が高い。2低ゲイン読み出しでのCDSについては、信号読み出しのゲイン切り替え点を背景ノイズが無視できる様な領域で設定しているために、CDSにおけるノイズ除去効果が低いサンプリング周波数であっても問題がない。3読み出しゲインの設定方法は、背景ノイズと光ショットノイズの関係から最適な量子化ステップおよびゲイン切り替えポイントが設定される。一方、従来の方式ではそのセンサに実装されるAD変換器のビット幅のフルカウント値が画素飽和信号量をカバーできるような量子化ステップを、そのセンサの0dBゲインとして設定している。よって本方式の低ゲイン側の量子化ステップは、従来の方式の0dBゲインよりも量子化ステップが粗く設定されるので、低ゲイン側のフルカウント値は従来方式のフルカウント値よりも小さくなる。これによりAD変換の総カウント値を削減することが可能であり、AD変換時間および消費電力は軽減される。4高ゲイン読み出しカウントは、光ショットノイズと背景ノイズの関係によりゲイン切り替えポイントが設定されるが、そのカウント値は低く抑えられる。低ゲインのカウント値については上述のとおりカウント値は小さい。更にコンパレータ反転信号を後段回路に送り、後段回路にてゲインによるデータの重みの違いを合わせる処理をする場合、AD変換器ではそれぞれのゲインでの読み出しカウント値のビット幅を保障していれば良い。即ちAD変換器のビット数は本方式が画素信号量をAD変換して表現可能なビット幅よりも少ないビット幅に抑えられるということになる。これによりAD変換器の回路部品の数を少なく抑えることが可能である。5従来方式では、被写体が明るい箇所と暗い箇所が混在していた場合、暗いところを撮像したい場合には高ゲインで読み出しを行うために明るいところは白く飛んでしまっていた。逆に明るいところを撮像したい場合には、暗いところは階調がとれず黒つぶれしてしまった。ところが、本方式は暗い場所は高ゲイン読み出しで行い、明るい場所は低ゲインで読み出すことになり、暗い箇所も階調がとれ撮像可能でありながら、明るい箇所も読み出せるために読み出しレンジも広くカバーできることになる。つまり、今まで必要としたゲインの設定が不要となる。図7は、ゲインaでの読み出しの際にカウント動作するカウント最小分解能を、ゲインaとゲインbの比で乗算したものでカウントした例を示す。すなわち、図5と図6の実施の形態では、ゲインaとゲインbのカウントの最小分解能は1であった。つまり、単位時間当たりの電圧の変化、すなわち1カウント当たりの電位差は1であった。その結果、ゲインaでの読み出し結果だった場合、水平転送後にAD変換結果のカウント値をゲイン比b/a倍して補正を加える必要がある。このため、例えば後述する図16に示されるように補正部301を設けることができる。しかしながら、図7の実施の形態のように、カウント自体をゲイン比倍でカウントすれば、水平転送後の処理は不要になり、構成を簡略化することができる。つまり、図7のカウント値Drstaは、図5と図6のカウント値Drstaのb/a倍の値であり、図7のカウント値Dsigは、図5のカウント値Dsigのb/a倍の値である。図8は、AD変換動作の異なる方式の実施の形態を示す。この方式では、まずゲインbでの画素リセットレベルと画素データレベルの読み出しからなるCDS読み出しが行われる。この例では、ゲインbでの時刻t10からの読み出しで、カウントダウンにより画素リセットレベルVrstbのカウント値Drstbが得られる。そして、時刻t16においてカウントモード制御信号UDCがアクティブHにされ、カウントアップモードが設定される。時刻t20からの読み出しで、カウントアップにより画素データレベルのカウント値が得られる。ただし、画素データレベルの読み出し時の画素電圧Vx0の値が大きく、画素電圧Vx0と参照信号Vslopとは交叉していない。従って、この画素データレベルのカウント値は実際の画素データレベルに対応していない。そこで、画素データレベルの読み出しが行われた直後、時刻t24においてラッチ信号VCOHLがアクティブHにされる。図8の例の場合、画素データレベルはゲインbの全カウント分の電圧に達しておらず、電圧比較部252のコンパレート出力VCOは反転せず、ラッチ部501内のデータもそのままである。そして、時刻t26において、カウンタのリセット信号CLOをアクティブHにすることにより、カウント値が0にクリアされる。次にゲインaでの画素データレベルの読み出しと画素リセットレベルの読み出しが行われる。時刻t30において初期値SLPiniaの電圧からゲインaの参照信号Vslopが発生される。時刻t32において、参照信号Vslopが画素電圧Vx0と一致するので電圧比較部252のコンパレート出力VCOは反転し、カウントアップ動作は停止する。これによりカウント値が得られる。さらに、時刻t33において画素リセットが行なわれ、画素電圧Vx0は画素リセットレベルSrstとなる。時刻t36でカウントモード制御信号UDCがインアクティブLにされ、カウントダウンモードが設定される。時刻t40において初期値SLPiniaの電圧からゲインaの参照信号Vslopが発生され、画素リセットレベルSrstと比較される。時刻t42において電圧比較部252のコンパレート出力VCOが反転したところでカウントダウン動作は停止する。カウント値から画素リセットレベルのカウント値Drstaの分だけカウントダウンされるので、カウント値Dsigが得られる。ゲインbでのAD変換結果は時刻t26においてクリアされており、ゲインaでの画素データ信号と画素リセット信号の差分カウントDsigが最終的なカウント値となる。図9は、図8と同じAD変換動作において、時刻t20から開始されたゲインbでの画素データレベルが小さく、ゲインbの読み出し領域内であった場合の例を表している。時刻t20において初期値SLPinibの電圧からゲインbの参照信号Vslopが発生される。時刻t22において、参照信号Vslopが画素電圧Vx0と一致するので電圧比較部252のコンパレート出力VCOは反転し、カウントアップ動作は停止する。これによりカウント値が得られる。さらに時刻t24においてラッチ信号VCOHLがアクティブHにされ、ラッチ部501内のデータは反転する。これにより、カウンタのクリア信号CLO、カウンタクロック信号はゲートされる。よって、時刻t26において、カウンタのクリア信号CLOはアクティブHにされるが、カウント値としてはゲインbのCDS結果Dsigが保持される。更にその後のゲインaでの画素データ信号および画素リセット信号の読み出しカウント動作も停止され、結果的にゲインbのCDS結果が出力される。図8と図9の方式は、図5と図6の実施の形態で必要であった低ゲインつまりゲインaの画素リセットレベルの読み出し結果を記憶するラッチ部513が不要であり、回路部品の増加を低く抑えられる方式となる。低ゲインの読み出しでは、画素リセットレベルの読み出しと画素データレベルの読み出しとの間に、画素リセット図8の時刻t33における画素リセットがあるためにkTCノイズすなわち画素リセットノイズがCDSによってキャンセルされないため残存するが、信号レベルが比較的高い領域から読み出し結果が使用されるためにノイズ成分は目立たない。図10は、図8と図9の読み出し方式におけるカウント実行部503の構成例を示すブロック図である。この構成は、図4に示されるカウント実行部503におけるラッチ部513を省略した構成であり、その他の構成は、図4に示されるカウント実行部503と同様である。すなわち、図5乃至図7の読み出し方式の場合、ゲインaのP相とD相の読み出しの間に、ゲインbのP相とD相の読み出しが行われるので、ゲインaのP相の読み出しの結果を、D相の読み出しの時まで保持しておく必要がある。このためラッチ部513が必要となる。それに対して、図8と図9の読み出し方式の場合、ゲインbのP相の読み出しに続いてD相の読み出しが行われ、ゲインaのP相の読み出しに続いてD相の読み出しが行われる。従って、ラッチ部513が不要となる。従って、図10のカウント実行部503は、図4に示される場合より、構成が簡略化され、低コストにすることができる。図11は、さらに別のAD変換動作方式の実施の形態を示す。この実施の形態においては、まず時刻t10,t20において、ゲインbでのCDS読み出しが行なわれる。すなわち、時刻t10において初期値SLPinibの電圧からゲインbの参照信号Vslopが発生される。時刻t12において、参照信号Vslopが画素電圧Vx0と一致するので電圧比較部252のコンパレート出力VCOは反転し、カウントダウン動作は停止する。これによりカウント値Drstbが得られる。さらに時刻t14~t18の期間において、垂直駆動回路14bは、画素転送信号TRGをアクティブHにする。これにより画素光信号量に応じた電圧分だけ画素電圧Vx0が変化する。時刻t20において初期値SLPinibの電圧からゲインbの参照信号Vslopが発生される。時刻t22において、参照信号Vslopが画素電圧Vx0と一致する前に最大値に達したので、カウントアップ動作は停止する。これによりカウント値が得られる。ただし、電圧比較部252のコンパレート出力VCOは反転しておらず、このカウント値は、画素データレベルに対応していない。次に時刻t24において、ラッチ信号VCOHLがアクティブHにされ、電圧比較部252のコンパレート出力VCOがラッチされる。この場合、コンパレート出力VCOは反転していないため、ラッチ部501内のデータも反転せず、時刻t26におけるカウンタクリアCLOにより、カウント値は0にクリアされる。次にゲインaで画素データレベルを読み出す処理が実行される。時刻t30において初期値SLPiniaの電圧からゲインaの参照信号Vslopが発生される。時刻t32において、参照信号Vslopが画素電圧Vx0と一致するので電圧比較部252のコンパレート出力VCOは反転し、カウントアップ動作は停止する。これによりカウント値DrstaDsigが得られる。水平駆動回路12bによるAD変換結果の水平転送後、予めラインバッファなどに記憶された水平方向の光学的黒レベルOPBOpticalBlack領域のデータが画素リセットレベルとして補正部301によりAD変換結果から減算され、擬似的にCDSが行なわれる。つまり、光学的黒レベルの値Vobは、画素リセットレベルDrstaの値とほぼ等しいので、補正部301が有するラインバッファに記憶されている光学的黒レベルの値Vobをカウント値DrstaDsigから減算することで、擬似的にCDSを行うことができる。なおその場合、ゲインaでの読み出しと判別できる様に、電圧比較部252のコンパレート出力VCOのラッチデータも水平転送され、それが反転しているときOPBデータと減算処理が行なわれる。水平OPBを代用する場合は、1フレーム期間中に水平OPB領域をゲインを変えた読み出しが可能な機能を追加し、ゲインbのデータだけでなく、ゲインaのデータも必要であり、ゲインbおよびゲインaの読み出しができるようにする。OPB領域のゲインbおよびゲインaでの読み出しを行うために、次のような方法が考えられる。例えばOPB領域のゲインbでの読み出しは、図11に示されるように行い、OPB領域のゲインaでの読み出しは、次の図12に示されるように行うことができる。図12の例においては、時刻t1に画素リセット信号RSTをアクティブHにすることで、読み出し画素がリセットされ、画素電圧Vx0が画素リセットレベルSrstになる。時刻t14に画素転送信号TRGがアクティブHとされ、画素電圧Vx0が画素リセットレベルSrstから画素データレベルVsigに変化する。時刻t30においてゲインbの初期値SLPiniaの電圧からゲインaの参照信号Vslopが発生される。時刻t32において、参照信号Vslopが画素電圧Vx0と一致し、所定のコンパレータ出力遅延時間を経てコンパレート出力VCOが反転するまでカウントアップされる。これによりゲインaで画素データレベルVsigがカウント値DsigとしてAD変換されたことになる。このカウント値Dsigが、OPB領域のゲインaでの読み出し結果となる。また、OPB領域のゲインaおよびゲインbでの読み出しを行うために、図11に示されるような読み出しをして、ゲインaでのOPB領域でのカウント値を得る場合には、ゲインbでのコンパレート出力VCOの反転を無視して、ゲインaでの画素データレベルVsigの読み出しを行う方法が考えられる。図13は、この場合の例を表している。図13の例においては、時刻t1に画素リセット信号RSTをアクティブHにすることで、読み出し画素がリセットされ、画素電圧Vx0が画素リセットレベルSrstになる。時刻t10においてゲインbの初期値SLPinibの電圧からゲインbの参照信号Vslopが発生される。時刻t12において、参照信号Vslopが画素電圧Vx0と一致するので電圧比較部252のコンパレート出力VCOは反転し、カウントダウン動作は停止する。これによりカウント値Drstbが得られる。時刻t14に画素転送信号TRGがアクティブHとされ、画素電圧Vx0が画素リセットレベルSrstから画素データレベルVsigに変化する。さらに時刻t20においてゲインbの初期値SLPinibの電圧からゲインbの参照信号Vslopが発生される。時刻t22において、参照信号Vslopが画素電圧Vx0と一致するので電圧比較部252のコンパレート出力VCOは反転し、カウントアップ動作は停止する。ゲインbでカウントダウンされた画素リセットレベルDrstbからカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインbでの画素リセットレベルと画素データレベルの差分電圧のAD変換、つまり同一ゲインでのCDSを行った値になる。ただし後述するように、この例では、このカウント値は利用されない。すなわち、次に時刻t26において、カウンタのリセット信号CLOをアクティブHにすることにより、カウント値が0にクリアされる。その後、時刻t30においてゲインaの初期値SLPiniaの電圧からゲインaの参照信号Vslopが発生される。時刻t32において、参照信号Vslopが画素電圧Vx0と一致するので電圧比較部252のコンパレート出力VCOは反転し、カウントアップ動作は停止する。リセットされたレベル0からカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインaでの画素リセットレベルのAD変換値になる。図14は、図11と同じAD変換動作において、時刻t20から開始されたゲインbでの画素信号の読み出しレベルが小さく、ゲインbの読み出し領域内であった場合の例を表している。この場合、最終的なAD変換の結果はゲインbでのCDS読み出し結果となる。すなわち、時刻t20において、ゲインbでの画素データレベルのAD変換処理が開始される。この場合においても、直前の画素リセットレベルの読み出し時と同様に、参照信号Vslopがゲインbの初期値SLPinibになったところで、AD変換制御部20Aは、ゲイン変更指示信号CHNGを参照信号生成部27に出力し、初期値SLPinibの電圧からゲインbの参照信号Vslopを発生させる。時刻t22において、参照信号Vslopが画素電圧Vx0と一致するので、そのときから所定のコンパレータ出力遅延時間を経てコンパレート出力VCOが反転し、カウントは停止する。これによりゲインbで画素データレベルVsigがカウント値DsigとしてAD変換されたことになる。ゲインbでカウントダウンされた画素リセットレベルDrstbからカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインbでの画素リセットレベルと画素データレベルの差分電圧のAD変換、つまり同一ゲインでのCDSを行った値になる。その結果、固定パターンノイズ、リセットノイズといったノイズ信号成分を取り除くことができる。また、画素リセットレベルのカウント値Drstbと、画素データレベルのカウント値Dsigのカウント時のゲインは、いずれもゲインbであるから、コンパレータ出力遅延時間は同じである。従って、CDS処理によりコンパレータ出力遅延時間は相殺される。また参照信号Vslop発生直後の傾きの鈍りによる影響も、CDS処理により相殺される。次に時刻t24においてラッチ信号VCOHLがアクティブHとされ、電圧比較部252のコンパレート出力VCOがラッチ部501に保持される。電圧比較部252のコンパレート出力VCOは反転しているので、ラッチ部501の出力Vrstも反転する。これにより、カウンタのクリア信号CLO、カウンタクロック信号はゲートされる。よって、時刻t26において、カウンタのクリア信号CLOはアクティブHにされるが、無効化され、カウント値としてはゲインbのCDS結果Dsigが保持される。さらにカウントクロックもゲートされるために、時刻t30から時刻t32におけるゲインaでのAD変換読み出しのカウント動作も停止され、カウント値は保持される。結果的に時刻t22で保持されたAD変換のカウント値Dsigが最終的なCDS読み出し値となる。このゲインbでの読み出しに関しては、画素リセット信号の読み出し時間と画素データ信号の読み出し時間が隣接しており、CDSのカットオフ周波数特性によりノイズ除去効果が期待できる。また、画素リセットレベルDrstbのカウント時と、画素データレベルのカウント値Dsigのカウント時のゲインは、いずれもゲインbであるから、コンパレータ出力遅延時間は同じである。従って、CDS処理によりコンパレータ出力遅延時間は相殺される。また参照信号Vslop発生直後の傾きの鈍りによる影響も、CDS処理により相殺される。図11における場合と同様に、電圧比較部252のコンパレート出力VCOのラッチデータが水平転送される。しかし、この例の場合、コンパレート出力VCOのラッチデータは反転していないので、OPBデータの減算処理は行われない。図11と図14の例の場合、カウント実行部503は、図10に示される構成すなわち、ラッチ部513を有しない構成となる。図11と図14の方式は、低ゲインの画素リセットレベルの読み出しがない代わりに水平OPB画素を低ゲインで読み出し、その結果を各列の低ゲインの画素データレベルカウント値から差し引くことでCDSを行なう方式である。このため、1H毎に低ゲインの画素リセットレベルを読み出す必要が無いので、全画素を読むための総読み出し時間を短縮することができる。ただし、後段に低ゲイン読み出しでの水平OPB読み出し結果を記憶するラインバッファが必要となる。また、1フレーム毎に、水平OPB領域をゲインを変えて読み出し、ラインバッファに記憶しておく必要がある。また水平OPBとの差分により、画素のVthばらつき成分すなわち、トランジスタのランダムばらつき成分やkTCノイズ成分がCDSによりキャンセルできないが、信号レベルが比較的高い領域からデータが使用されるために画質的には目立たない。図15は、ゲインの違う読み出しを3回行った場合を説明するタイミングチャートである。最初に、ゲインa,b,cでP相の読み出しが行われ、次にゲインc,b,aでD相の読み出しが行われる。ゲインa,b,cでの読み出しのうち、どのゲインでのデータを使用するかは、D相の電圧比較部252の反転の有無により判断される。すなわち、直前のD相結果結果的にはCDSの結果を使用するか、カウント値をクリアして、次のゲインの読み出しをカウントするかの判断を行なえば、2種類以上のゲインでの読み出しが可能である。他の読み出し方法についても同様に適用できる。図15の例の場合、カウント実行部503は、図4に示される構成すなわち、ラッチ部513を有する構成となる。図15の方式は、3種類のゲインで読み出す方式である。これと同じ様にゲインの異なる読み出しを増やすことで4以上の複数のゲインでの読み出しも可能である。これにより量子化ステップの最適化がさらに進み、色再現などの効果を上げることができる。<撮像装置>図16は、上述の固体撮像装置1と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置8は、可視光カラー画像を得る撮像装置になっている。上述した固体撮像装置1の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、信号成分Vsigの大きさに合わせて、参照信号Vslopの傾きを変化させるとともに、参照信号Vslopの傾き変化に合わせてカウンタの分周動作を変化させるより高速にしていく。さらに、分周動作を変化させる際には、下位ビット出力を順次無効にして残りの上位ビット出力の分周動作のみを変化させる仕組みを採ることができる。これにより、参照信号Vslopの傾き変化に伴うAD変換結果に対する補正を要することなく、また実質的な変換精度を損なうことなく、AD変換を高速に実現できるようになる。この際、参照信号Vslopの傾き変化点や傾きの大きさの制御、並びに傾き変化を相殺するためのカウンタの分周速度の高速化の制御は、外部の主制御部において任意に指定できるようにする。すなわち、光ショットノイズと量子化ノイズとの関係に基づいてより高精度を求めるか高速性を求めるかといった目的に応じたモード切替指示を通信タイミング制御部20に対するデータ設定で任意に指定できるようにする。具体的には、撮像装置8は、蛍光灯などの照明装置801の下にある被写体Zの像を担持する光Lを撮像装置側に導光して結像させる撮影レンズ802、および光学ローパスフィルタ804を備える。また、例えばR,G,Bの色フィルタがベイヤ配列とされている色フィルタ群812、画素アレイ部10、および画素アレイ部10を駆動する駆動制御部7を備える。さらに、画素アレイ部10から出力された画素信号に対してCDS処理やAD変換処理などを施すカラム処理部26、カラム処理部26に参照信号Vslopを供給する参照信号生成部27、水平転送されてきたカウント値をゲイン倍に補正したり、光学的黒レベルのデータを画素データレベルのカウント値から減算処理する補正部301、およびカラム処理部26から出力された撮像信号を処理するカメラ信号処理部810を備えている。光学ローパスフィルタ804は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、図中に点線で示しように、光学ローパスフィルタ804と合わせて、赤外光成分を低減させる赤外光カットフィルタ805を設けることもできる。この点は、一般的な撮像装置と同様である。カラム処理部26の後段に設けられたカメラ信号処理部810は、撮像信号処理部820と、撮像装置8の全体を制御する主制御部として機能するカメラ制御部900とを有する。撮像信号処理部820は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部26のAD変換機能部から供給されるデジタル撮像信号をR赤,G緑,B青の原色信号に分離する原色分離機能を具備した信号分離部822を有する。また、信号分離部822によって分離された原色信号R,G,Bに基づいて色信号Cに関しての信号処理を行なう色信号処理部830を有する。また撮像信号処理部820は、信号分離部822によって分離された原色信号R,G,Bに基づいて輝度信号Yに関しての信号処理を行なう輝度信号処理部840と、輝度信号Y/色信号Cに基づいて映像信号VDを生成するエンコーダ部860とを有する。色信号処理部830は、図示を省略するが、例えば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。ホワイトバランスアンプは、図示しないホワイトバランスコントローラから供給されるゲイン信号に基づき、信号分離部822の原色分離機能部から供給される原色信号のゲインを調整ホワイトバランス調整し、ガンマ補正部および輝度信号処理部840に供給する。ガンマ補正部は、ホワイトバランスが調整された原色信号に基づいて、忠実な色再現のためのガンマγ補正を行ない、ガンマ補正された各色用の出力信号R,G,Bを色差マトリクス部に入力する。色差マトリクス部は、色差マトリクス処理を行なって得た色差信号R-Y,B-Yをエンコーダ部860に入力する。輝度信号処理部840は、図示を省略するが、例えば、信号分離部822の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号YHを生成する高周波輝度信号生成部を有する。また、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号YLを生成する低周波輝度信号生成部と、2種類の輝度信号YH,YLに基づいて輝度信号Yを生成しエンコーダ部860に供給する輝度信号生成部とを有する。エンコーダ部860は、色信号副搬送波に対応するデジタル信号で色差信号R-Y,B-Yをデジタル変調した後、輝度信号処理部840にて生成された輝度信号Yと合成して、デジタル映像信号VD=YSC;Sは同期信号、Cはクロマ信号に変換する。エンコーダ部860から出力されたデジタル映像信号VDは、さらに後段の図示を省略したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、DA変換によってデジタル映像信号VDがアナログ映像信号Vに変換される。本実施の形態のカメラ制御部900は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたCPUCentralProcessingUnitを代表例とする電子計算機の中枢をなすマイクロプロセッサmicroprocessor902を有する。また読出専用の記憶部であるROMReADOnlyMemory904、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるRAMRandomAccessMemory906、図示を省略したその他の周辺部材を有している。マイクロプロセッサ902、ROM904、およびRAM906を纏めて、マイクロコンピュータmicrocomputerとも称する。なお、上記において揮発性の記憶部とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、不揮発性の記憶部とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を不揮発性を呈するように構成するものであってもよい。また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。例えば、ハードディスク装置を不揮発性の記憶部として利用できる。また、CD-ROMなどの記録媒体から情報を読み出す構成を採ることでも不揮発性の記憶部として利用できる。カメラ制御部900は、システム全体を制御するものであり、特に上述のAD変換処理の高速化との関係においては、参照信号生成部27における参照信号Vslopの傾き変化制御やカウンタ部254における分周速度制御のための各種の制御パルスのオン/オフタイミングを調整する機能を有している。ROM904にはカメラ制御部900の制御プログラムなどが格納されているが、特に本例では、カメラ制御部900によって、各種の制御パルスのオン/オフタイミングを設定するためのプログラムが格納されている。RAM906にはカメラ制御部900が各種処理を行なうためのデータなどが格納されている。また、カメラ制御部900は、メモリカードなどの記録媒体924を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。例えば、カメラ制御部900は、マイクロプロセッサ902、ROM904、およびRAM906の他に、メモリ読出部907および通信I/Fインタフェース908を備える。記録媒体924は、例えば、マイクロプロセッサ902にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部840からの輝度系信号に基づく測光データDLの収束範囲や露光制御処理電子シャッタ制御を含むのために利用される。また参照信号生成部27における参照信号Vslopの傾き変化制御やカウンタ部254における分周速度制御のための各種の制御パルスのオン/オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。メモリ読出部907は、記録媒体924から読み出したデータをRAM906に格納インストールする。通信I/F908は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。なお、このような撮像装置8は、駆動制御部7およびカラム処理部26を、画素アレイ部10と別体にしてモジュール状のもので示しているが、固体撮像装置1について述べたように、これらが画素アレイ部10と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置1を利用してもよいのは言うまでもない。また、撮像装置8は、画素アレイ部10、駆動制御部7、カラム処理部26、参照信号生成部27、カメラ信号処理部810の他に、撮影レンズ802、光学ローパスフィルタ804、あるいは赤外光カットフィルタ805などの光学系をも含む状態で図示されている。この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。上述の固体撮像装置1におけるモジュールとの関係においては、図示のように、画素アレイ部10撮像部と、AD変換機能や差分CDS処理機能を具備したカラム処理部26などの画素アレイ部10側と密接に関連した信号処理部カラム処理部26の後段のカメラ信号処理部は除くが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置1を提供するようにし、そのモジュール状の形態で提供された固体撮像装置1の後段に、残りの信号処理部であるカメラ信号処理部810を設けて撮像装置8の全体を構成するようにしてもよい。または、図示を省略するが、画素アレイ部10と撮影レンズ802などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置1を提供するようにし、そのモジュール状の形態で提供された固体撮像装置1に加えて、カメラ信号処理部810もモジュール内に設けて、撮像装置8の全体を構成するようにしてもよい。また、固体撮像装置1におけるモジュールの形態として、カメラ信号処理部200に相当するカメラ信号処理部810を含めてもよく、この場合には、事実上、固体撮像装置1と撮像装置8とが同一のものと見なすこともできる。このような撮像装置8は、撮像を行なうための、例えば、カメラや撮像機能を有する携帯機器として提供される。なお、撮像は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。このような構成の撮像装置8においては、上述の固体撮像装置1の全ての機能を包含して構成されており、上述の固体撮像装置1の基本的な構成および動作と同様とすることができる。また、参照信号Vslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なう仕組みを採ることで、参照信号Vslopの傾き変化に伴うAD変換結果に対する補正を要することなく、また実質的な変換精度を損なうことなく、AD変換を高速に実現できる。例えば、上述した処理をコンピュータに実行させるプログラムは、フラッシュメモリ、ICカード、あるいはミニチュアーカードなどの不揮発性の半導体メモリカードなどの記録媒体924を通じて配布される。さらに、サーバなどからインターネットなどの通信網を経由して前記プログラムをダウンロードして取得する、あるいは更新してもよい。記録媒体924の一例としてのICカードやミニチュアーカードなどの半導体メモリには、上記実施の形態で説明した固体撮像装置1特に参照信号Vslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なうAD変換高速化処理に関わる機能における処理の一部または全ての機能を格納することができる。したがって、プログラムや当該プログラムを格納した記憶媒体を提供することができる。例えば、参照信号Vslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なうAD変換高速化処理用のプログラム、すなわちRAM906などにインストールされるソフトウェアは、固体撮像装置1について説明したAD変換高速化処理と同様に、AD変換処理の高速化を実現するための制御パルス設定機能をソフトウェアとして備える。ソフトウェアは、RAM906に読み出された後にマイクロプロセッサ902により実行される。例えばマイクロプロセッサ902は、記録媒体の一例であるROM904およびRAM906に格納されたプログラムに基づいて制御パルス設定処理を実行することにより、参照信号Vslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なうことでAD変換処理を高速化する機能をソフトウェア的に実現することができる。以上、本技術について実施の形態を用いて説明したが、本技術の技術的範囲は上記実施の形態に記載の範囲には限定されない。技術の要旨を逸脱しない範囲で上記実施の形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本技術の技術的範囲に含まれる。また、上記の実施の形態は、クレーム請求項に係る技術を限定するものではなく、また実施の形態の中で説明されている特徴の組合せの全てが技術の解決手段に必須であるとは限らない。上述した実施の形態には種々の段階の技術が含まれており、開示される複数の構成要件における適宜の組合せにより種々の技術を抽出できる。実施の形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が技術として抽出され得る。<その他>本技術は、以下のような構成もとることができる。1画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、前記比較部での比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部とを備える固体撮像装置。2前記比較部の比較の結果を保持する保持部をさらに備え、前記カウント部は、保持された前記比較結果に基づいて、先に得られるカウント値と後に得られるカウント値を選択する前記1に記載の固体撮像装置。3前記生成部は、前記画素リセットレベル読み出し時においては、第1の初期値から前記第1のゲインの第1の参照信号と第2の初期値から前記第2のゲインの第2の参照信号を生成し、前記画素データレベル読み出し時においては、前記第1の初期値から前記第1のゲインの第3の参照信号と前記第2の初期値から前記第2のゲインの第4の参照信号を生成する前記1または2に記載の固体撮像装置。4前記カウント部は、前記第1のゲインの一方の前記参照信号と他方の前記参照信号との間に、前記第2の参照信号が生成される場合、前記第1のゲインの一方の前記参照信号に基づく前記カウント値を保持し、他方の前記参照信号に基づくカウント時にカウント値の初期値とする前記1、2または3に記載の固体撮像装置。5前記第1のゲインと前記第2のゲインのうち、大きい方の前記参照信号による前記画素リセットレベル読み出し時と前記画素データレベル読み出し時の前記カウント処理を隣接するタイミングで行う前記1乃至4のいずれかに記載の固体撮像装置。6前記カウント部により選択された前記カウント値の前記ゲインに基づいて、前記第1のゲインの前記参照信号と前記第2のゲインの前記参照信号の大きさによるデジタル値分解能の差を補正する補正部をさらに備える前記1乃至5のいずれかに記載の固体撮像装置。7前記カウント部は、前記第1のゲインと前記第2のゲインの比の分だけ倍にして前記カウントを行う前記1乃至6のいずれかに記載の固体撮像装置。8前記生成部は、前記画素データレベル読み出し時においては、前記第1のゲインの前記参照信号と前記第2のゲインの前記参照信号のうちの一方の生成を省略して、他方だけを生成し、生成された前記他方の参照信号に基づく前記カウント値から光学的黒レベルのデータが減算される前記1乃至7のいずれかに記載の固体撮像装置。9画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、前記比較部での比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部とを備える撮像装置。10画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第1のゲインの前記参照信号と、前記第1のゲインと異なる第2のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、前記アナログの画素信号のレベルと前記参照信号とを比較し、前記比較処理と並行してカウント処理を行ない、前記第1のゲインの前記参照信号または前記第2のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得する撮像方法。"