"基板と、該基板上に積層された窒化物系III-V族化合物半導体単結晶層と、前記基板と前記窒化物系III-V族化合物半導体単結晶層との間に設けられた、不純物元素を5x1017cm3以上2x1019cm3以下含有する層とを備えることを特徴とする半導体基板。前記不純物元素を含有する層は、前記不純物元素を1x1018cm3以上2x1019cm3以下含有することを特徴とする請求項1に記載の半導体基板。前記不純物元素を含有する層は、前記不純物元素を4x1018cm3以上2x1019cm3以下含有することを特徴とする請求項1又は2のいずれか1項に記載の半導体基板。前記不純物元素を含有する層の厚さは、0.3nm以上、200nm以下であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体基板。前記前記不純物元素を含有する層の厚さは、0.3nm以上、150nm以下であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体基板。前記前記不純物元素を含有する層の厚さは、5nm以上、150nm以下であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体基板。前記不純物元素を含有する層はn型不純物元素を含有することを特徴とする請求項1乃至6のいずれか1項に記載の半導体基板。前記不純物元素を含有する層はSiを含有することを特徴とする請求項1乃至7のいずれか1項に記載の半導体基板。前記基板はn型GaN基板であり、前記不純物元素を含有する層はn型不純物元素を含有することを特徴とする請求項1乃至8のいずれか1項に記載の半導体基板。基板と、該基板上に積層された窒化物系III-V族化合物半導体単結晶層と、該窒化物系III-V族化合物半導体単結晶層上に設けられ窒化物系III-V族化合物からなる発光層と、前記基板と前記窒化物系III-V族化合物半導体単結晶層との間に設けられた、不純物元素を5x1017cm3以上2x1019cm3以下含有する層とを備えることを特徴とする半導体発光素子。前記不純物元素を含有する層は、前記不純物元素を1x1018cm3以上2x1019cm3以下含有することを特徴とする請求項10に記載の半導体発光素子。前記不純物元素を含有する層は、前記不純物元素を4x1018cm3以上2x1019cm3以下含有することを特徴とする請求項10または11に記載の半導体発光素子。前記不純物元素を含有する層の厚さは、0.3nm以上、200nm以下であることを特徴とする請求項10乃至12のいずれか1項に記載の半導体発光素子。前記前記不純物元素を含有する層の厚さは、0.3nm以上、150nm以下であることを特徴とする請求項10乃至13のいずれか1項に記載の半導体発光素子。前記前記不純物元素を含有する層の厚さは、5nm以上、150nm以下であることを特徴とする請求項10乃至14のいずれか1項に記載の半導体発光素子。前記不純物元素を含有する層はn型不純物元素を含有することを特徴とする請求項10乃至15のいずれか1項に記載の半導体発光素子。前記不純物元素を含有する層はSiを含有することを特徴とする請求項10乃至16のいずれか1項に記載の半導体発光素子。前記基板はn型GaN基板であり、前記単結晶層はn型窒化物系III-V族化合物半導体からなることを特徴とする請求項10乃至17のいずれか1項に記載の半導体発光素子。前記単結晶層と前記発光層の間に挿入された窒化物系III-V族化合物半導体からなるn型クラッド層と、前記発光層上の窒化物系III-V族化合物半導体からなるp型クラッド層とを更に備えることを特徴とする請求項10乃至18のいずれか1項に記載の半導体発光素子。前記n型クラッド層及び前記発光層の間に挿入された窒化物系III-V族化合物半導体からなるn型光ガイド層と、前記p型クラッド層及び前記発光層の間に挿入された窒化物系III-V族化合物半導体からなるp型光ガイド層とを更に備えることを特徴とする請求項19に記載の半導体発光素子。前記基板はn型GaN基板であり、前記不純物元素を含有する層はn型不純物元素を含有することを特徴とする請求項10乃至請求項20のいずれか1項に記載の半導体発光素子。本発明は、GaN基板上に結晶成長する各半導体層の平坦性が、半導体素子の寸法相当において向上した半導体基板を提供し、更には、この半導体基板を基礎として、特性の高性能化された半導体発光素子を提供することを目的とする。上記目的を達成するために、本発明の第1の特徴は、基板と、この基板上に積層された窒化物系III-V族化合物半導体単結晶層と、基板と窒化物系III-V族化合物半導体単結晶層との間に設けられた、不純物元素を5x1017cm3以上2x1019cm3以下含有する層とを備える半導体基板であることを要旨とする。本発明の第2の特徴は、基板と、この基板上に積層された窒化物系III-V族化合物半導体単結晶層と、この窒化物系III-V族化合物半導体単結晶層上に設けられ窒化物系III-V族化合物からなる発光層と、基板と窒化物系III-V族化合物半導体単結晶層との間に設けられた、不純物元素を5x1017cm3以上2x1019cm3以下含有する層とを備える半導体発光素子であることを要旨とする。本発明によれば、GaN基板上に結晶成長する各半導体層の平坦性が、半導体素子の寸法相当において向上した半導体基板を提供可能となり、更には、この半導体基板を基礎として、特性の高性能化された半導体発光素子を提供することができる。本発明者らがGaN基板上に種々の窒化物系III-V族化合物半導体素子の試作を繰り返すうちに、本来期待される高性能な窒化物系III-V族化合物半導体素子のデバイス特性が得られない場合があった。例えば、GaN基板上に窒化物系III-V族化合物半導体のレーザ構造を結晶成長させた場合、成長後の表面モホロジーをノマルスキー顕微鏡で観察すると、数十~数百μmオーダで巨大ステップが観測されることがあった。このような窒化物系III-V族化合物半導体のウェハについてデバイスプロセスを進め、窒化物系III-V族化合物青紫色レーザダイオードダイオードを試作すると、光が伝播する面内において界面揺らぎが生じているため、利得分布に広がりを生じさせ、又損失が増大することにより、結果としてしきい値電流が増大してしまうことがあった。即ち、GaN基板上に窒化物系III-V族化合物半導体素子を製造する際には、窒化物系III-V族化合物半導体の結晶成長層の表面に数十~数百μmオーダで巨大ステップが出現しないようにしなければ、期待される窒化物系III-V族化合物半導体の性能が実現できないことが判明した。以下に、窒化物系III-V族化合物半導体の結晶成長層の表面に巨大ステップが出現しないようにして平坦性を向上し、これにより素子特性の高性能化を実現した例を、本発明の第1~第3の実施の形態として図面を参照しながら説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第1~第3の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。なお、以下の第1~第3の実施の形態の説明から理解できるように、素子構造部とは、レーザダイオードやLEDでは発光層活性層及びその周辺の構造、HBTでは電流制御をするベース領域近傍の構造部等、電子半導体素子電子デバイスや光半導体素子の主動作を担う主要な構造部分が含まれていれば良く、必ずしも電子半導体素子電子デバイスや光半導体素子の素子構造の全体を意味するものではないことに留意されたい。第1の実施形態本発明の第1の実施の形態に係る半導体素子は、図1に示すように、n型GaN基板11上に、シリコンSi等のn型不純物がドープされたn型GaN層12が積層された積層基体11,12を基礎としている。なお、n型GaN層12は、例示であり、より、一般的には、InxGa1xyAlyN層等の他の窒化物系III-V族化合物半導体のn型単結晶層でも良い。n型GaN基板11は、0001面から方向へのオフ角度Δθ1100の絶対値、及び0001面から方向へのオフ角度Δθ1120の絶対値がそれぞれの面方位を有している。この積層基体11,12上に、レーザダイオードの素子構造部が形成される。第1の実施の形態では、積層体11,12を、エピタキシャル成長基板11,12と呼び、更にこの上に素子構造部を連続エピタキシャル成長する。素子構造部は、n型クラッド層13と、n型クラッド層13上のn型GaNガイド層14と、n型GaNガイド層14上の発光層活性層15と、発光層活性層15上のp型GaN第1ガイド層16と、p型GaN第1ガイド層16上のオーバーフロー防止層17と、オーバーフロー防止層17上のp型GaN第2ガイド層18と、p型GaN第2ガイド層18上のp型クラッド層19と、p型クラッド層19上のp型GaNコンタクト層20とからなる積層構造13,14,15,16,17,18,19,20を基礎として構成され、最下層のn型クラッド層13が、エピタキシャル成長基板11,12のn型GaN層12の表面に接している。なお、第1の実施の形態に係る半導体素子において、素子構造部とは、図1に示した積層構造13,14,15,16,17,18,19,20を基礎として構成されるレーザダイオードの主動作を担う主要な構造部分を意味し、その下部のn型コンタクト層として機能する積層基体11,12を含まない。即ち、既に説明したように、素子構造部とは、光半導体素子の主動作を担う主要な構造部分が含まれていれば良く、必ずしも光半導体素子の素子構造の全体を意味するものではない。n型クラッド層13は、アンドープAl01Ga09N層とSi等のn型不純物が1×1018cm3程度ドープされたGaN層とからなる超格子であるが、これに限定されず、例えばAl0.05Ga095N層等からなるn型の窒化物系III-V族化合物半導体の単層厚膜膜厚1.5μm程度でも構わない。又、アンドープAl01Ga09N層とn型不純物元素がドープされたGaN層とからなる超格子を用いたが、Al01Ga09N層とGaNの両方に、Si等のn型不純物をドープしても、本発明の効果に変わりはない。n型GaNガイド層14は、Si等のn型不純物が1×1018cm3程度ドープされた膜厚0.1μm程度のGaN層であるが、より一般的にはInxGa1xyAlyN等のn型の窒化物系III-V族化合物半導体層とすることが可能である。発光層活性層15は、膜厚3.5nm程度のアンドープのIn01Ga09N層からなる3層の量子井戸QW層と、この量子井戸を挟む膜厚7nm程度のアンドープのIn001Ga099N層からなる障壁層とを交互に積層した多重量子井戸MQWを構成している。MQWを構成するInxGa1xN層のIn組成xは、一例であり、QW層のIn組成xが、障壁層のIn組成xより大きければ、他の値を用いても本発明の効果に変わりはない。例えば、QW層にIn008Ga092N層を用い、障壁層にIn002Ga098N層等を用いても良い。発光層活性層15上に設けられたp型GaN第1ガイド層16は、膜厚0.03μmに形成すれば良い。オーバーフロー防止層17は、マグネシウムMg等のp型不純物元素が5×1018cm3、程度にドープされた膜厚10nm程度のAl02Ga08N層からなる電子のオーバーフローを防止する層である。p型GaN第2ガイド層18は、Mg等のp型不純物元素が5~10×1018cm3程度ドープされた、膜厚0.1μm程度のGaN層であるが、より一般的にはInxGa1xyAlyN等のp型の窒化物系III-V族化合物半導体層とすることが可能である。p型クラッド層19は、アンドープAl01Ga09N層とMg等のp型不純物元素がドープされたGaN層とからなる超格子であるが、これに限定されず、例えばAl0.05Ga095N層等からなるMg濃度1×1019cm3程度にドープされたp型の窒化物系III-V族化合物半導体の単層厚膜膜厚0.6μm程度でも構わない。又、アンドープAl01Ga09N層とp型不純物元素がドープされたGaN層とからなる超格子を用いたが、Al01Ga09N層とGaNの両方にMg等のp型不純物元素をドープしても、本発明の効果に変わりはない。p型GaNコンタクト層20は、Mg等のp型不純物元素が2×1020cm3程度ドープされた膜厚0.05μm程度のGaN層であるが、より一般的にはInxGa1xyAlyN等のp型の窒化物系III-V族化合物半導体層とすることが可能である。なお、結晶成長には有機金属気相成長法MOCVDを用いた。その後、デバイスプロセスとして、エッチングにより幅2μmのリッジ構造が形成されている。図1の断面図に示すように、p型クラッド層19とp型GaNコンタクト層20との積層構造は、中央部が凸部をなし、この凸部の周辺の平坦部をp型クラッド層19が構成している。即ち、p型クラッド層19自身が、凸部と、この凸部の土台をなす平坦部からなる段差構造として構成されている。そして、p型クラッド層19がなす凸部の上部にp型GaNコンタクト層20が配置されている。p型クラッド層19とp型GaNコンタクト層20とがなす凸部積層構造は、紙面に垂直方向に延伸する。なお、凸部積層構造は、図1に示すように、断面が垂直側壁を有する矩形に限定されず、メサ型の斜面を有して台形の凸部をなしても構わない。凸部の周辺の平坦部となるp型クラッド層19上には、リッジ凸部を挟むように絶縁膜41が電流ブロック層として形成され、電流ブロック層により横モードが制御される。電流ブロック層の膜厚は設計により任意に選択できるが、0.3μm~0.8μm程度の値、例えば、0.5μm程度に設定すれば良い。この電流ブロック層には、AlN膜、Al02Ga08N膜等の高比抵抗半導体膜を用いても良く、プロトン照射した半導体膜、シリコン酸化膜SiO2膜、酸化ジルコニウム膜ZrO2膜等が使用可能である。更に、例えば、SiO2膜とZrO2膜とによる多層膜でも構わない。即ち、電流ブロック層としては、発光層活性層15に用いている窒化物系III-V族化合物半導体よりも屈折率が低いものであれば種々の材料が採用可能である。絶縁膜41の代わりに、n型GaNやn型AlyGa1yNなどn型の半導体層を用いて、pn接合分離しても電流ブロック層として機能できる。p型GaNコンタクト層20上には、例えば、パラジウム-白金-金Pd/Pt/Auの複合膜からなるp側電極32が配置されている。例えば、Pd膜は膜厚0.05μm、Pt膜は膜厚0.05μm、Au膜は膜厚1.0μmである。n型GaN基板11の裏面には、チタン-白金-金Ti/Pt/Auの複合膜等からなるn側電極31が形成されている。n側電極31は、例えば、膜厚0.05μmのTi膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜から構成可能である。レーザ共振器の端面は劈開により形成した。光を取り出す前方端面とは逆側の後方端面には、高反射率コートが施されている。なお、素子構造部を形成するn型クラッド層13、n型GaNガイド層14、発光層活性層15、p型GaN第1ガイド層16、オーバーフロー防止層17、p型GaN第2ガイド層18、p型クラッド層19、p型GaNコンタクト層20は例示であり、これらの材料に限定される必要はなく、より、一般的には、InxGa1xyAlyN層等の他の窒化物系III-V族化合物半導体の単結晶層が適宜使用可能である。したがって、上記のInxGa1xN層のIn組成xやAlyGa1yN層のAl組成yは一例として理解すべきで、他の値を用いても、以下のような効果が得られることは勿論である。本発明の第1の実施の形態に係る半導体素子レーザダイオードの電流-光出力特性を、25°C連続発振状態で比較例と比較した結果を図2に示す。図2の実線で示す電流-光出力特性は、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たす面方位のGaN基板11上に、図11に示すδドープ層10を有する場合の結果であり、レーザダイオードのしきい値電流は平均45mAである。図2で一点鎖線で示したδドープ層10を有さない場合のしきい値電流は、平均55mA程度である。図2で破線で示した比較例は、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たさない0001面n型GaN基板11上に、上記レーザ構造を結晶成長し作製したレーザダイオードである。この比較例に係るレーザダイオードの電流-光出力特性から求められるしきい値電流は、平均106mAであり、第1の実施の形態に係る半導体素子よりも高いことが分かる。比較例の構造で、しきい値電流が高くなるのは、光が伝播する面内において界面揺らぎが生じているためである。このため、比較例の構造では、利得分布に広がりが生じ、損失が増大していることが分かる。又、第1の実施の形態に係る半導体素子レーザダイオードの結晶成長後のウェハ図6参照。をX線回折により比較した。図3a及びbは0002面におけるω/2θスキャンの結果である。ここで、図3a及びbの右端に示される0arcsecがGaN層からのピークである。n型クラッド層13、p型クラッド層19ともAl01Ga09N層とGaN層とからなる超格子であるので、0次回折のピークの他に、超格子周期に対応した-1次や1次などのサテライトピークが検出される。図3a及びbで-3200arcsec付近に観察されるピークが、Al01Ga09N/GaN超格子による-1次サテライトピークである。図3aに示すように、オフ角度Δθ1100及びΔθ1120が、それぞれ式1及び2の関係を満たす面方位のGaN基板11上に、上記レーザ構造を結晶成長したウェハのサテライトピークの半値幅は145arcsecである。一方、図3bに示すように、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たさない0001面n型GaN基板11上に、上記レーザ構造を結晶成長したウェハのサテライトピークの半値幅は367arcsecと広い。半値幅が広いということは、超格子界面における急峻性やクラッド層全体で見たときの膜の平坦性が劣っていることを意味する。結晶成長後のウェハをノマルスキー顕微鏡により観察した結果を図4に示す。図4では、面から[1100]方向へのオフ角度Δθ1100の絶対値を横軸に、面から[1120]方向へのオフ角度Δθ1120の絶対値を縦軸に示している。図4において、白抜き円〇、白抜き三角△及び白抜き四角□の印で示したように、オフ角度Δθ1100の絶対値が0.12°以上0.35°以下で、且つ、オフ角度Δθ1120の絶対値が0.00°以上0.06°以下である場合には、巨大ステップが観測されず、平坦性が良好であることが分かる。更に、図4の白抜き三角△及び白抜き円〇で示したように、オフ角度Δθ1100の絶対値が0.12°以上0.30°以下で、且つ、オフ角度Δθ1120の絶対値が0.00°以上0.06°以下であれば、表面が平坦且つ、図3におけるX線回折スペクトル半値幅が200~250arcsecとなり、結晶性が良好となるので好ましい。特に、図4の白抜き円〇で示したように、オフ角度Δθ1100の絶対値が0.14°以上0.28°以下であって、且つ、オフ角度Δθ1120の絶対値が0.00°以上0.06°以下である場合には、表面が平坦、且つ、図3におけるX線回折スペクトル半値幅が150arcsec程度となり、非常に優れた結晶性を示し、又表面に巨大ステップも観察されないので更に好ましい。即ち、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たす面方位のGaN基板11上に、上記レーザ構造を結晶成長したウェハの表面モホロジーは、素子の寸法相当において表面が非常にスムーズ且つ平坦であるが、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たさない0001面n型GaN基板11上に、図1に示すレーザ構造を結晶成長したウェハの表面モホロジーは、数十~数百μmオーダで巨大ステップが観測され、平坦性が悪いことが分かる。以上のように、第1の実施の形態に係るエピタキシャル成長基板によれば、GaN基板11を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にGaN基板11の面方位が最適化されているので、表面モホロジーや平坦性が良好な窒化物系III-V族化合物半導体の結晶成長層を得ることができる。又、第1の実施の形態に係る半導体素子レーザダイオードは、この高い平坦性を有するエピタキシャル成長基板を用いているので、光の損失の少ない導波路を作製でき、しきい値電流を低減し、動作寿命を長くし、信頼性を向上することができる。又、第1の実施の形態に係る半導体素子レーザダイオードによれば、利得分布の空間的な広がりを抑えることができ、素子の高性能化が実現できる。図5~図11を用いて、本発明の第1の実施の形態に係る半導体素子レーザダイオードの製造方法を説明する。なお、以下に述べる半導体素子の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。例えば、第1の実施の形態に係る半導体素子の製造方法に使用する成長装置はMOCVD装置であるとして説明するが、分子線エピタキシーMBE装置等他の装置を用いた他の方法でも製造可能である。イ先ず、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たす面方位のGaN基板11を図5aに示すように用意する。次に、GaN基板11をMOCVD装置のサセプタ上に載置する。V族原料であるアンモニアNH3ガスを含む雰囲気で加熱を開始し、1000~1100°Cの基板温度で、有機金属Ga化合物、例えばトリメチルガリウムGaCH33、或いはトリエチルガリウムGaC2H53を水素H2でバブリングして導入し、図5bに示すように、n型GaN層12を成長し、エピタキシャル成長基板11,12を得る。n型GaN層12の成長に際しては、V/III比を数100以上と高い比率にすることが望ましい。n型ドーピング用原料としては、Si水素化物例えばモノシランSiH4ガス或いは有機金属Si化合物ガス例えばテトラメチルシランSiCH34ガスを用いれば良い。ロ次に、基板温度を1000°Cから1080°Cに設定した後、エピタキシャル成長基板11,12のn型GaN層12上に、レーザダイオードの素子構造部を連続エピタキシャル成長する。即ち、図5cに示すように、n型GaN層12上に、n型クラッド層13を、同一反応管内で連続エピタキシャル成長する。更に、n型クラッド層13に引き続き、図6に示すように、n型GaNガイド層14、発光層活性層15、p型GaN第1ガイド層16、オーバーフロー防止層17、p型GaN第2ガイド層18、p型クラッド層19、p型GaNコンタクト層20を順に連続エピタキシャル成長し、ダブルヘテロ構造部を形成する。III族原料としては、有機金属Ga化合物例えばトリメチルガリウムGaCH33、或いはトリエチルガリウムGaC2H53、有機金属Al化合物、例えばトリメチルアルミニウムAlCH33、或いはトリエチルアルミニウムAlC2H53、有機金属In化合物、例えばトリメチルインジウムInCH33、或いはトリエチルインジウムInC2H53を用いることができる。これらの各エピタキシャル成長層14~29の成長に際しては、V/III比を数100以上と高い比率にすることが望ましい。n型クラッド層13は、Si濃度1×1018cm3、膜厚1.5μmのエピタキシャル成長層で、n型GaNガイド層14は、Si濃度1×1018cm3、膜厚0.1μmのエピタキシャル成長層である。n型GaNガイド層14上に設けられた発光層活性層15は3層のIn01Ga09N層からなる量子井戸QW層と、5層のIn001Ga099N層からなる障壁層とを交互に積層した3周期MQW構造である。発光層活性層15上に設けられたp型GaN第1ガイド層16は、膜厚0.03μmのエピタキシャル成長層で、オーバーフロー防止層17は、Mg濃度5×1018cm3、膜厚10nmのエピタキシャル成長層で、p型GaN第2ガイド層18は、Mg濃度5~10×1018cm3、膜厚01μmのエピタキシャル成長層で、p型クラッド層19は、Mg濃度1×1019cm3、膜厚0.6μmのエピタキシャル成長層で、p型GaNコンタクト層20は、Mg濃度2×1020cm3、膜厚0.05μmのエピタキシャル成長層である。これらのp型ドーピング用原料としては、有機金属Mg化合物、例えばビスシクロペンタディエニールマグネシウムCp2Mg又はビスメチルシクロペンタディエニールマグネシウムM2Cp2Mgを使用することが可能である。ハ次に、図7に示すように、フォトレジスト51をマスクとして、p型クラッド層19、p型GaNコンタクト層20を反応性イオンエッチングRIEにより溝部50a,50bを選択的に形成し、この溝部50a,50bに囲まれた凸部を残留させる。p型クラッド層19とp型GaNコンタクト層20とがなす台形の凸部は、紙面に垂直方向に延伸し、リッジ構造をなしている。p型クラッド層19の厚さが0.6μm、p型GaNコンタクト層20の厚さが0.05μmの場合は、溝部50a,50bの深さは、0.5μm程度にすれば良い。ニ次に、図8に示すように、フォトレジスト51を除去後、溝部50a,50bを埋め、p型クラッド層19とp型GaNコンタクト層20とがなすリッジ凸部を挟むように厚さ0.6~1μmの絶縁膜41を全面に堆積する。絶縁膜41としては、AlN膜等の高比抵抗半導体膜をエピタキシャル成長しても良く、酸化膜SiO2膜等をCVDで堆積しても良い。次に、図9に示すように、p型GaNコンタクト層20上の絶縁膜41のみを、p型GaNコンタクト層20が露出するまでエッチングする。ホ次に、図10に示すように、p型GaNコンタクト層20上に、Pd/Pt/Auの複合膜からなるp側電極32をリフトオフ法により形成する。即ち、p側電極32のパターンに対応した窓部を有するフォトレジスト膜をp型GaNコンタクト層20及びp型GaNコンタクト層20の両側の絶縁膜41に形成後、膜厚0.05μmのPd膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜を真空蒸着法若しくはスパッタリング法等により、連続的に堆積し、その後、フォトレジスト膜を剥離すれば、窓部の位置にp側電極32が形成される。更に、酸化膜SiO2膜、窒化膜Si3N4膜、ポリイミド膜等のパッシベーション膜42をCVDで堆積する。そして、エッチバックにより、p側電極32を露出させる。その後、GaN基板11の裏面にTi/Pt/Auの複合膜を真空蒸着法若しくはスパッタリング法等により堆積する。例えば、膜厚0.05μmのTi膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜を連続的に堆積する。その後、熱処理シンタリングをすれば、p側電極32とn側電極31の双方のコンタクト抵抗が低減する。更に、劈開若しくは、ダイアモンドブレード等の切断手段で、所望の大きさに切り出せば、図1に示す半導体素子レーザダイオードが完成する。以上説明したように、本発明の第1の実施の形態に係る半導体素子の製造方法によれば、GaN基板11を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にGaN基板11の面方位が最適化されているので、表面モホロジーや平坦性が良好である。したがって、高品質の窒化物系III-V族化合物半導体エピタキシャル成長層をn型GaN基板11上に均一に形成することが可能である。このため、高性能な窒化物系III-V族化合物半導体素子を歩留まり良く安価に提供することができる。本発明の第1の実施の形態の変形例に係る半導体素子レーザダイオードは、図11に示すように、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たす面方位のGaN基板11上に、δドープ層10を介して、n型GaN層12が積層された積層基体11,10,12を基礎としている点が、図1に示す第1の実施の形態に係る半導体素子と異なる点である。n型GaN層12上に、レーザダイオードの素子構造部として、n型クラッド層13、n型GaNガイド層14、発光層活性層15、p型GaN第1ガイド層16、オーバーフロー防止層17、p型GaN第2ガイド層18、p型クラッド層19、p型GaNコンタクト層20を順に積層した構造やリッジや電極等の構造は、図1に示す第1の実施の形態に係る半導体素子と同様であり、重複した説明を省略する。δドープ層10は、Si等のn型不純物元素を5x1017cm3以上2x1019cm3以下、望ましくは1x1018cm3以上2x1019cm3以下、更に望ましくは4x1018cm3以上2x1019cm3以下でドープした厚さ200nm未満のGaN層である。δドープ層10の厚さの下限は1原子層の厚さであるので、約0.3nm程度である。δドープ層10の厚さは、望ましくは1原子層の厚さ以上150nm以下、更に望ましくは5nm以上150nm以下が良い。δドープ層10の不純物密度が、2x1019cm3を越えると、その上に成長するn型GaN層12の表面が荒れてしまう。即ち、望ましい形態としてSi等のn型不純物元素を4x1018cm3以上2x1019cm3以下ドープした層を1原子層以上200nm未満の厚みで形成すると、基板面内方向への結晶成長速度を促進させることができ、結果として表面の平坦性が向上する。しかし、不純物密度が4x1018cm3を下回るとその効果が顕著ではなくなる。不純物密度が1x1018cm3を下回ると更に効果が低減し、不純物密度が5x1017cm3を下回ると、結晶成長速度の促進効果や、表面の平坦性向上の効果を得ることがより困難になる。このように、第1の実施の形態の変形例に係る半導体素子レーザダイオードにおいては、n型GaN層12とn型GaN基板11の間にδドープ層10を存在させることにより、n型GaN基板11面内方向への結晶成長速度を促進させ、成長したウェハの表面モホロジーを、図1に示す第1の実施の形態に係る半導体素子に比し、更に平坦性を向上させている。その結果、図2に示したように、第1の実施の形態に係る半導体素子レーザダイオードのしきい値電流は平均45mAまで低減し、動作寿命も長く、信頼性が更に向上する。第1の実施の形態の変形例に係る半導体素子レーザダイオードの製造方法は、図12に示すように、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たす面方位のGaN基板11上に、δドープ層10を介して、n型GaN層12を積層し、引き続き、n型クラッド層13、n型GaNガイド層14、発光層活性層15、p型GaN第1ガイド層16、オーバーフロー防止層17、p型GaN第2ガイド層18、p型クラッド層19、p型GaNコンタクト層20を順に連続エピタキシャル成長すれば、その後の工程は、図7~図10に示す手順と実質的に同様であり、重複した説明を省略する。第2の実施の形態本発明の第2の実施の形態に係る半導体素子は、図13に示すように、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たすn型GaN基板11上に、n型GaN層12が積層された積層基体11,12を基礎としている点では、第1の実施の形態に係る半導体素子と同様であるが、第2の実施の形態に係る半導体素子では、この積層基体11,12上に、発光ダイオードLEDの素子構造部が形成される。第1の実施の形態で説明したように、n型GaN層12は、例示であり、より、一般的には、InxGa1xyAlyN層等の他の窒化物系III-V族化合物半導体のn型単結晶層でも良いことは勿論である。即ち、図13に示すように、この積層基体11,12の最上層のn型GaN層12上に、直接、Siド-プAl005Ga095N層からなるn型クラッド層13がエピタキシャル成長され、更に、n型クラッド層13上に、InxGa1xN層からなる発光層活性層21、Mgド-プAl005Ga095N層からなるp型クラッド層19、Mgド-プGaN層からなるp型GaNコンタクト層20が順に積層されている。33は透明電極p側電極である。n型クラッド層13、InxGa1xN発光層活性層21、p型クラッド層19、p型GaNコンタクト層20等の発光ダイオードLEDの素子構造部の詳細は、第1の実施の形態に係る半導体素子で説明した内容と基本的に同様であるので、重複した説明を省略する。又、第2の実施の形態に係る半導体素子において、素子構造部とは、図13に示した積層構造13,21,19,20を基礎として構成されるLEDの主動作を担う主要な構造部分を意味し、その下部のn型コンタクト層として機能する積層基体11,12を含まない。即ち、素子構造部とは、光半導体素子の主動作を担う主要な構造部分が含まれていれば良く、必ずしも光半導体素子の素子構造の全体を意味するものではないことは、第1の実施の形態に係る半導体素子と同様である。第1の実施の形態で説明したように、素子構造部を形成するn型クラッド層13、InxGa1xN発光層活性層21、p型クラッド層19、p型GaNコンタクト層20は例示であり、これらの材料に限定される必要はない。つまり、より一般的には、InxGa1xyAlyN層等の他の窒化物系III-V族化合物半導体の単結晶層が適宜、素子構造部を形成する各層に使用可能である。本発明の第2の実施の形態に係るエピタキシャル成長基板によれば、GaN基板11を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にGaN基板11の面方位が最適化されているので、表面モホロジーや平坦性が良好な窒化物系III-V族化合物半導体の結晶成長層を得ることができる。又、第2の実施の形態に係る半導体素子LEDは、この高い平坦性を有するエピタキシャル成長基板を用いているので、低動作電圧化、高輝度化、高発光効率化等の特性改善が得られる。図示を省略しているが、本発明の第2の実施の形態に係る半導体素子LEDにおいても、図11と同様に、δドープ層10を介して、n型GaN層12をn型GaN基板11上に積層するのが好ましい。δドープ層10は、第1の実施の形態で説明したように、n型不純物元素を5x1017cm3以上2x1019cm3以下、望ましくは1x1018cm3以上2x1019cm3以下、更に望ましくは4x1018cm3以上2x1019cm3以下でドープした厚さ200nm未満のGaN層である。δドープ層10の厚さは、望ましくは1原子層の厚さ以上150nm以下、更に望ましくは5nm以上150nm以下が良い。δドープ層10の不純物密度が、2x1019cm3を越えると、その上に成長するn型GaN層12の表面が荒れてしまうので好ましくない。n型不純物元素を4x1018cm3以上2x1019cm3以下ドープした層を1原子層以上200nm未満の厚みで形成すると、基板面内方向への結晶成長速度を促進させることができ、表面の平坦性が向上する。不純物密度が4x1018cm3を下回るとその効果が顕著ではなくなる。不純物密度が1x1018cm3を下回ると更に効果が低減し、不純物密度が5x1017cm3を下回ると、殆ど、結晶成長速度の促進効果や、表面の平坦性向上の効果を得ることがより困難になる。δドープ層10をn型GaN層12とn型GaN基板11の間に挿入することにより、表面モホロジーや平坦性が更に改善され、この結果、第2の実施の形態に係る半導体素子LEDの低動作電圧化、高輝度化、高発光効率化等の特性改善が更に促進される。本発明の第2の実施の形態に係る半導体素子の製造方法は、基本的には、図5~図10に示した第1の実施の形態に係る半導体素子の製造方法と同様であるが、より簡略化されている。イ先ず、図14に示すように、エピタキシャル成長基板としての積層基体11,12の最上層のn型GaN層12上に、直接、Siド-プAl005Ga095N層からなるn型クラッド層13がエピタキシャル成長され、更に、n型クラッド層13上に、InxGa1xN発光層活性層21、p型クラッド層19、p型GaNコンタクト層20が順に連続エピタキシャル成長される。ロ更に、p型GaNコンタクト層20上に、錫Snをドープした酸化インジウムIn2O3膜ITO、インジウムInをドープした酸化亜鉛ZnO膜IZO、ガリウムGaをドープした酸化亜鉛膜GZO、酸化錫SnO2等の透明電極からなるp側電極33を形成する。或いは金AuやニッケルNi等の金属膜を透光性が維持できる程度に薄く堆積して透明電極としても良い。ハその後、図13に示すように、n型GaN基板11の裏面にTi/Pt/Auの複合膜を真空蒸着法若しくはスパッタリング法等により堆積する。例えば、膜厚0.05μmのTi膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜を連続的に堆積する。その後、熱処理シンタリングをし、n側電極31のコンタクト抵抗を低減させる。更に、劈開若しくは、ダイアモンドブレード等の切断手段で、所望の大きさに切り出せば、図13に示す半導体素子発光ダイオードLEDが完成する。以上説明したように、本発明の第2の実施の形態に係る半導体素子の製造方法によれば、GaN基板11を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にGaN基板11の面方位が最適化されているので、表面モホロジーや平坦性が良好である。したがって、高品質の窒化物系III-V族化合物半導体エピタキシャル成長層をn型GaN基板11上に均一に形成することが可能である。このため、高性能な窒化物系III-V族化合物半導体素子を歩留まり良く安価に提供することができる。第3の実施の形態本発明の第3の実施の形態に係る半導体素子は、図15に示すように、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たすn型GaN基板11上に、Siド-プGaN層からなるn型ドリフト層24、Mgド-プInxGa1xN層からなるp型ベース層25、Siド-プ層からなるn型エミッタ層26が順に積層されてヘテロ接合バイポーラトランジスタHBTを構成している。n型GaN基板11は、コレクタ層コレクタコンタクト層として機能する。n型ドリフト層24は、Si濃度1×1014~5×1016cm3、膜厚0.3~1.5μmの窒化物系III-V族化合物半導体の単結晶層である。p型ベース層25のMg濃度と膜厚は、HBTの動作周波数と耐圧を考慮して決めれば良いが、例えば、Mg濃度5×1018~7×1019cm3、膜厚5~80nmに選択すれば良い。n型エミッタ層26は、Si濃度3×1018~6×1018cm3、膜厚0.2~0.5μmの窒化物系III-V族化合物半導体の単結晶層である。図15に示すように、n型エミッタ層26上にチタン-白金-金Ti/Pt/Auの複合膜からなるエミッタ電極45が形成されている。エミッタ電極45は、例えば、膜厚0.04μmのTi膜、膜厚0.04μmのPt膜及び膜厚0.5μmのAu膜から構成可能である。更に、n型エミッタ層26を貫通しp型ベース層25の表面の一部を露出するベース電極取り出し溝が形成され、このベース電極取り出し溝の底部において、p型ベース層25にベース電極44がオーミック接触している。ベース電極44は、例えば、パラジウム-白金-金Pd/Pt/Auの複合膜からなり、Pd膜は膜厚0.05μm、Pt膜は膜厚0.05μm、Au膜は膜厚02μm程度の値が採用可能である。n型GaN基板11の裏面に、チタン-白金-金Ti/Pt/Auの複合膜からなるコレクタ電極43が形成されている。コレクタ電極43は、エミッタ電極45と同様に、例えば、膜厚0.04μmのTi膜、膜厚0.04μmのPt膜及び膜厚0.5μmのAu膜の組み合わせを採用可能である。以上のように、第3の実施の形態に係るエピタキシャル成長基板によれば、GaN基板11を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にGaN基板11の面方位が最適化されているので、表面モホロジーや平坦性が良好な窒化物系III-V族化合物半導体の結晶成長層を得ることができる。又、第3の実施の形態に係る半導体素子HBTは、この高い平坦性を有するエピタキシャル成長基板を用いているので、電流増幅率βが高く、高周波特性が向上し、電流遮断周波数fTが向上する。なお、第1及び第2の実施の形態で説明したように、素子構造部を形成するn型ドリフト層24、p型ベース層25、n型エミッタ層26の各材料は例示であり、より一般的には、InxGa1xyAlyN層等の他の窒化物系III-V族化合物半導体の単結晶層を、HBTとして必要な禁制帯幅の関係を満足するように、選定すれば、使用可能である。即ち、n型エミッタ層26の禁制帯幅がp型ベース層25の禁制帯幅より広いワイドバンドギャップエミッタの条件となるように、選定すれば、種々の窒化物系III-V族化合物半導体の単結晶層が、各層24,25,26として、選定可能である。例えば、n型GaN基板11上に、GaN層からなるn型ドリフト層24、GaN層からなるp型ベース層25、AlyGa1yN層からなるn型エミッタ層26を用いても良い。なお、本発明の第3の実施の形態に係る半導体素子において、素子構造部とは、n型ドリフト層24、p型ベース層25、n型エミッタ層26を意味し、コレクタ層コレクタコンタクト層として機能するn型GaN基板11を含まない。即ち、第3の実施の形態に係る半導体素子の素子構造部とは、電子半導体素子電子デバイスの主動作を担う主要な構造部分が含まれていれば良く、必ずしも半導体素子の素子構造の全体を意味するものではないことは、第1及び第2の実施の形態に係る半導体素子において説明した事情と同様である。図示を省略しているが、本発明の第3の実施の形態に係る半導体素子HBTにおいても、図11と同様に、δドープ層10を介して、n型ドリフト層24をn型GaN基板11上に積層するのが好ましい。δドープ層10は、第1の実施の形態で説明したように、n型不純物元素を5x1017cm3以上2x1019cm3以下、望ましくは1x1018cm3以上2x1019cm3以下、更に望ましくは4x1018cm3以上2x1019cm3以下でドープした厚さ200nm未満のGaN層である。δドープ層10の厚さは、望ましくは一原子層の厚さ以上150nm以下、更に望ましくは5nm以上150nm以下が良い。δドープ層10を用いることにより、更に表面モホロジーや平坦性が良好となるので、第3の実施の形態に係る半導体素子HBTの電流増幅率βは更に高く、高周波特性も更に向上する。本発明の第3の実施の形態に係る半導体素子の製造方法は、基本的には、第1及び第2の実施の形態に係る半導体素子の製造方法と同様である。イ先ず、MOCVD装置の内部にn型GaN基板11を挿入し、第2の実施の形態に係る半導体素子の製造方法で説明したと同様に、n型GaN基板11上に、Siド-プGaN層からなるn型ドリフト層24、Mgド-プIn01Ga09N層からなるp型ベース層25、Siド-プGaN層からなるn型エミッタ層26を順に連続エピタキシャル成長する。n型GaN基板11上に、n型ドリフト層24を成長した積層体が、第1及び第2の実施の形態におけるエピタキシャル成長基板11,12に対応するが、n型GaN基板11、n型ドリフト層24、p型ベース層25、n型エミッタ層26からなる積層体11,24,25,26の全体をエピタキシャル成長基板と呼んでも良い。この連続エピタキシャル成長は、図14を用いて説明した第2の実施の形態に係る半導体素子の製造方法と基本的に同様であるので、重複した説明を省略する。ロこの後、先ず、ベース電極取り出し溝形成用フォトレジスト膜のパターンをフォトリソグラフィ技術によりn型エミッタ層26の表面に形成し、このフォトレジスト膜のパターンをエッチングマスクとして、n型エミッタ層26を貫通しp型ベース層25の表面の一部を露出するベース電極取り出し溝をRIEでエッチングして形成する。ハそして、n型エミッタ層26上にチタン-白金-金Ti/Pt/Auの複合膜からなるエミッタ電極45を、n型GaN基板11の裏面にチタン-白金-金Ti/Pt/Auの複合膜からなるコレクタ電極43のパターンを形成する。その後、熱処理シンタリングをすれば、エミッタ電極45及びコレクタ電極43の双方のコンタクト抵抗が低減する。ニ更に、図15に示すように、リフトオフ法を用いて、p型ベース層25上に、Pd/Pt/Auの複合膜からなるベース電極44をリフトオフ法により形成する。即ち、ベース電極44のパターンに対応した窓部を有するフォトレジスト膜を形成後、膜厚0.04μmのTi膜、膜厚0.04μmのPt膜及び膜厚0.5μmのAu膜を真空蒸着法若しくはスパッタリング法等により、連続的に堆積し、その後、フォトレジスト膜を剥離すれば、窓部の位置にベース電極44が形成される。以上説明したように、本発明の第3の実施の形態に係る半導体素子の製造方法によれば、GaN基板11を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にGaN基板11の面方位が最適化されているので、表面モホロジーや平坦性が良好である。したがって、高品質の窒化物系III-V族化合物半導体エピタキシャル成長層をn型GaN基板11上に均一に形成することが可能である。このため、高性能な窒化物系III-V族化合物半導体素子を歩留まり良く安価に提供することができる。その他の実施の形態上記のように、本発明は第1~第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、本発明は、第1、第2及び第3の実施の形態において説明したレーザダイオード、LED、HBTに限定されるものではなく、その他、高電子移動度トランジスタHEMT、接合型電界効果トランジスタFET、ショットキーゲート型FETMESFET、静電誘導トランジスタSIT等の種々の電子半導体素子電子デバイス、或いは光検出器等の光半導体素子等を含めた、種々の半導体素子に適用可能である。この種の電子半導体素子の例として、図17に、HEMTの模式的な構造を示す。図17に示すHEMTは、素子構造部62、63、64、65、66を備える。素子構造部62、63、64、65、66は、GaN基板61上に、故意には不純物をドープしていない以下においてノンドープという。GaN層第1の単結晶層62及びノンドープAlxGa1xN層第2の単結晶層63を連続的に堆積することによって形成される。GaN基板61は、オフ角度Δθ1100及びΔθ1120が、式1及び2の関係を満たす高比抵抗基板又は半絶縁性基板である。ノンドープGaN層62は、約0.8~4.5μmの厚みを有した単結晶層である。ノンドープAlxGa1xN層63は、約60~150nmの厚みを有した単結晶層である。二次元電子雲64は、ノンドープGaN層62の大きな電子親和力のために、ノンドープGaN層62の上面に形成される。n型ソース領域65及びn型ドレイン領域66は、ノンドープAlxGa1xN層63を貫通してノンドープGaN層62の表面の一部にまで及ぶように形成される。例えば、ソース領域65及びドレイン領域66は約1×1017cm3以上、約1×1019cm3以下の不純物密度を有するように、Si原子のようなn型不純物原子を、高濃度に添加される。図17に示すように、チタンアルミニウムTi/Al複合膜からなるソース電極71及びドレイン電極72は、それぞれ、n型ソース領域65及びn型ドレイン領域66の上に形成されている。白金金Pt/Au複合膜からなるT形のゲート電極73は、n型ソース領域65及びn型ドレイン領域66間のノンドープAlxGa1xN層63上にショットキバリアゲートを構成するために形成される。ノンドープAlxGa1xN層63はヘテロ構造界面の近くで可動電荷が完全に空乏化し、あたかもMOSFETのゲート酸化膜と同様に作用する。Pt/Auゲート電極ショットキバリアゲート73の存在下で、空乏層はPt/Auゲート電極ショットキバリアゲート73の下で形成される。ゲート電極ショットキバリアゲート73に対する負のバイアスの印加は、ゲート空乏層領域をヘテロ構造界面まで広げ、電子の流れに対する電位障壁を高め、ドレイン-ソース電流主電流を、静電的にピンチオフする。このような構造により、本発明の他の実施の形態に係る半導体基板63、62、61においては、GaN基板61を有するので、貫通転位などの欠陥及び格子不整合と関連するひび割れ等の問題は、エピタキシャル成長層62、63及びGaN基板61の間に、本質的に生じない。更に、GaN基板61の結晶面方位が最適化されているので、良好な表面モホロジー及び表面平坦性を有するエピタキシャル成長されたノンドープGaN層62及びノンドープAlxGa1xN層63が提供できる。更に、本発明の他の実施の形態によれば、優れた表面平坦性を有する半導体基板63、62、61を用いて製造されるので、HEMTの相互コンダクタンスgmが増加し、更に、高周波特性も改善され、電流遮断周波数fTが向上する。既に、第1~第3の実施の形態で説明したように、第1の単結晶層ノンドープGaN層62及び第2の単結晶層ノンドープAlxGa1xN層63のそれぞれの材料は、単なる例示である。例えば、AlxGa1xN層63の代わりに、6nmの厚みのAlN膜と100-250nmの厚みのGaN膜との複合膜を使用しても良い。より一般的には、HEMTに必要な第1及び第2の単結晶層間のヘテロ接合を実現することが可能な禁制帯幅の関係を考慮して、InxGa1xyAlyN層のような他の窒化物系III-V族化合物半導体を、第1及び第2の単結晶層として選択することができる。本発明の他の実施の形態に係る半導体素子では、素子構造部は、ノンドープGaN層第1の単結晶層62,ノンドープAlxGa1xN層第2の単結晶層63、n型ソース領域65及びドレイン領域66を意味し、n型GaN基板61を含まない。換言すれば、第1~第3の実施の形態に係る半導体素子において既に説明したと同様に、本発明の他の実施の形態に係る半導体素子の素子構造部は、電子半導体素子の主動作に必要な構造を含んでいれば良く、必ずしも半導体素子の全構造を意味する必要はない。なお、本発明の他の実施の形態に係るHEMTでも、図示を省略したが、図11に示したのと同様に、ノンドープGaN層62をδドープ層10を介してn型GaN基板61に堆積することが好ましい。本発明の他の実施の形態に係るHEMTの製造方法は、基本的には、第1~第3の実施の形態に係る半導体素子の製造方法において既に説明した方法と同様である。即ち、先ず、n型GaN基板61がMOCVD炉に挿入され、n型GaN基板61上に、図18に示すように、ノンドープGaN層第1の単結晶層62及びノンドープAlxGa1xN層第2の単結晶層63が連続してエピタキシャル成長される。ここで、n型GaN基板61及びn型GaN基板61に成長されたノンドープGaN層62を含んだ積層構造61、62は、第1~第3の実施の形態に係る半導体素子の半導体基板11、12に対応させることができる。しかし、n型GaN基板61及びノンドープGaN層62を含む全積層構造61、62、63を、半導体基板として呼んでも良い。連続エピタキシャル成長は、基本的に第1~第3の実施の形態に係る半導体素子の製造方法と同様であるので、重複する説明は省略する。その後、フォトレジスト膜のパターンをイオン注入マスクとし、Siイオンのようなn型不純物イオンを積層構造61、62、63に対し、選択的にイオン注入する。イオン注入マスクを除去した後に、積層構造61、62、63は、n型ソース領域65及びドレイン領域66を形成するために熱処理される。その後、チタンアルミニウムTi/Al複合膜からなるソース電極71及びドレイン電極72が、リフトオフ法を用いて選択的にn型ソース領域65及びドレイン領域66に形成される。そして、熱処理シンタリングにより、ソース電極71及びドレイン電極72の接触抵抗を低減させる。次に、白金金Pt/Au複合膜からなるT形のゲート電極73を、n型ソース領域65とn型ドレイン領域66の間のノンドープAlxGa1xN層63上に、図17に示すように、リフトオフ法を使用して形成すれば、本発明の他の実施の形態に係るHEMTが完成する。更に、本発明の他の実施の形態に係る電子半導体素子は、図15及び17に示したような単純な構造に限られるものではない。例えば、大電流動作を達成するために電力用半導体素子において一般的になされているように、複数の単位素子を交叉指状、格子状、或いは蛇行メアンダラインゲート形状等の形状で配置したり、マルチチャネル形状に配置しても良い。更に、電子半導体素子電子デバイスとしては、第3の実施の形態で説明したようなディスクリート素子だけではなく、集積回路にも適用できることは勿論である。例えば、第3の実施の形態で説明したHBTであれば、オフ角度Δθ1100及びΔθ1120が式1及び2の関係を満たすn型GaN基板11上に、IIL型の論理回路等種々の論理回路や記憶装置を集積化することが可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。"