行列状に配置された複数のメモリセルと、前記メモリセルの行に対応して設けられた複数のワード線と、前記メモリセルの列に対応して設けられた複数のビット線対と、前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチと、前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路とを備える半導体記憶装置。前記ポンピング回路により前記非注目ワード線を昇圧した後、前記注目メモリセルが接続された注目ワード線が活性化され当該メモリセルの検査が実行される請求項1に記載の半導体記憶装置。PMOSトランジスタ及びNMOSトランジスタからなるインバータ回路を有する、前記ワード線を駆動するワードドライバをさらに備え、前記ポンピング回路は、前記ワード線に接続されたポンピング容量を備え、前記スイッチは、前記NMOSトランジスタとGNDとの間に形成されていることを特徴とする請求項1又は2に記載の半導体記憶装置。前記メモリセルの端部に形成され、当該メモリセルと略同一形状のダミーメモリセルをさらに備え、前記ポンピング回路は、前記ダミーメモリセル領域内のトランジスタを用いて形成されることを特徴とする請求項1~3のいずれか1項に記載の半導体記憶装置。前記メモリセルの検査を行うTEST信号を出力するBIST回路と、前記TEST信号に基づき、前記スイッチ及び前記ポンピング回路を制御する制御信号を発生する制御回路と、をさらに備える請求項1~4のいずれか1項に記載の半導体記憶装置。特許文献1に記載の半導体記憶装置は、図6に示すように、ワード線WLnの活性化からセンスアンプ6の活性化までのタイミングを変更可能な制御回路Rde2を備えている。これにより、図8に示すような、検査時にワード線WLnの活性化の時間T1から、センスアンプ6の活性化までのタイミングを通常動作時の時間T2から検査時の時間T3に早め、不安定なデバイスの不良をスクリーニングできる。しかし、近年見られるサブスレッショルドリーク電流による不良メモリセルが存在した場合に、センスアンプ6の活性化までのタイミングを早めるだけでは、不良をリジェクトすることが出来ず、デバイスの信頼性の確保が出来ないという問題がある。その理由を、図9、10を参照して説明する。図9は、特許文献1に記載の検査方法により、セル電流が低下し、Lデータを出力する能力が低下している異常なメモリセルを読み出して検査する場合のビット線BL0、NBL0の電圧変化を示している。特許文献1に記載の検査方法では、ビット線BL0と対となるビット線NBL0の電位レベルは、時間T1以降、電圧変化がなくHレベルが確保された状態で検査が実行される。しかし、サブスレッショルドリーク電流による不良メモリセルが存在する場合は、ビット線NBL0の電位レベルは低下する。図9に示すように、時間T2において、Hレベルにプリチャージされたビット線NBL0の電圧レベルはメモリセルを介したGNDへのリーク電流により下がり、HプリチャージVDDレベルから降下電圧Vd1分ドロップする。ビット線NBL0の降下電圧Vd1により、センスアンプ6に入力されるビット線BL0、NBL0の差電位は減少して低下電圧Vsa1-3となる。能力不足の異常なメモリセルではビット線BL0の電圧降下の傾きが低下しているため、低下電圧Vsa1-3がセンスアンプ6の最低保証電圧Vaよりも小さくなり、読み出し不良が発生する。このため、能力不足の異常なメモリセルを読みだす場合には、特許文献1に記載の検査方法によって不良デバイスのリジェクトは可能である。一方、図10は、特許文献1に記載の検査方法により、同一ビット線上にリーク電流による不良メモリセルがある条件の正常なメモリセルを読み出して検査する場合のビット線BL0、NBL0の電圧変化を示している。図10に示すように、時間T1でHレベルにプリチャージされていたビット線NBL0の電圧レベルは、時間T2で不良メモリセルによるリーク電流により降下電圧Vd3分ドロップし、VDD-Vd3レベルの点bになる。このときのビット線BL0とビット線NBL0の電位差は、低下電圧Vsa1-4となる。また、ビット線NBL0の電圧レベルは、時間T3で不良メモリセルによるリーク電流により降下電圧Vd2分ドロップし、VDD-Vd2レベルの点aになる。このときのビット線BL0とビット線NBL0の電位差は、低下電圧Vsa2-4となる。上述したように、正常なメモリセルでは、通常動作時の時間T2、検査時の時間T3のいずれにおいても最低保証電圧Va以上の電圧を十分確保できるように遅延値が設定されている。このため、時間T2における低下電圧Vsa1-4のみならず、センスアンプ6の活性化までの時間を早めた時間T3における低下電圧Vsa2-4のいずれもが、センスアンプ6の最低保証電圧Vaよりも大きくなり、リーク不良のメモリセルを有するデバイスをリジェクトすることができない場合がある。サブスレッショルドリーク電流は、温度パラメータに対してログスケール的な依存を持っている。このため、実使用時には、サブスレッショルドリーク電流の変動により、ビット線NBL0のドロップ量が変動する場合がある。特許文献1では、通常動作時は時間T2でセンスアンプ6が活性化される。図10に示すように、降下電圧がVd3からVd4に変動すると、ビット線NBL0の電圧レベルが点bから点cに変動し、ビット線BL0とビット線NBL0の電位差は低下電圧Vsa1-5となる。この低下電圧Vsa1-5が最低保証電圧Va以下となると、読み出し不良が発生する。このように、特許文献1に記載の検査方法では、能力不足の異常なメモリセルは不良としてリジェクトできるが、能力が正常なメモリセルを読み出して検査を行った場合は、サブスレッショルドリーク電流による不良があってもリジェクトできないおそれがある。本発明の第1の態様に係る半導体記憶装置は、行列状に配置された複数のメモリセルと、前記メモリセルの行に対応して設けられた複数のワード線と、前記メモリセルの列に対応して設けられた複数のビット線対と、前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチと、前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路とを備えるものである。非注目ワード線を昇圧した後、注目メモリセルが接続された注目ワード線を駆動して当該注目メモリセルを読み出して検査を実行することにより、ビット線へのリーク電流を増大させることができ、メモリセルのリーク電流の影響で不良になるデバイスを選別検査の工程内でリジェクトすることが可能となる。本発明によれば、メモリセルのサブスレッショルドリーク電流の影響によって不良となるデバイスを選別検査で確実にリジェクトすることが可能となる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。本発明は、メモリセルのサブスレッショルドリーク電流の影響によって不良となるデバイスをスクリーニングするテスト回路を備える半導体記憶装置に関する。本発明に係る半導体記憶装置は、複数のSRAMメモリセルと、これにそれぞれ接続される複数のワード線、複数のビット線対を備えている。ワード線をフローティングとし、当該ワード線を昇圧することで、ビット線へのリーク電流を増加させ、より厳しい条件でメモリセルの検査を行う。これにより、製造ばらつきに依存せずに、メモリセルのリーク電流不良を確実に検出することができる。実施の形態1.本発明の実施の形態1に係る半導体記憶装置について、図を参照して説明する。図1は、実施の形態1に係る半導体記憶装置の構成を示す図である。図1に示すように、実施の形態1の半導体記憶装置は、BISTBuiltInSelfTest回路101、アドレスバッファ102、行プリデコーダ103、制御回路104、データ出力バッファ105、メモリアレイ部106を備えている。BIST回路101は、選別検査時のSRAMStaticRandomAccessMemoryの動作を制御するための信号を出力する。BIST回路101は、アドレスバッファ102に入力するアドレス信号Anと、制御回路104に入力するテスト制御信号TEST、クロック信号CLK、メモリ制御信号CEN、リードライト制御信号WENを出力する。アドレスバッファ102は、メモリセルのアドレスを選択するため、行プリデコーダ103へのTrue、Barの内部アドレス信号AnT、AnBを出力する。制御回路104は、BIST回路101からの入力信号に基づいて、内部クロック信号ICLK、スイッチ制御信号NSW、ポンピング容量制御信号PCE、プリチャージ制御信号PC、センスアンプ活性信号SONを生成する。内部クロック信号ICLKは行プリデコーダ103に入力され、スイッチ制御信号NSW、ポンピング容量制御信号PCE、プリチャージ制御信号PC、センスアンプ活性信号SONはメモリアレイ部106に入力される。行プリデコーダ103は、制御回路104から出力された内部クロック信号ICLKに基づき、内部アドレス信号AnT、AnBをデコードし、アドレスプリデコード信号WL0B、WL1B、WL2B、WL3B、WL4Bをメモリアレイ部106に出力する。メモリアレイ部106はセンスアンプ出力信号QN0、QN1をデータ出力バッファ105に出力する。データ出力バッファ105は、出力信号Q0、Q1をBIST回路101に出力する。出力信号Q0、Q1は、BIST回路101で期待値と照合される。図2は、図1中のメモリアレイ部106の構成の一例を示す。図2に示すように、メモリアレイ部106は、メモリセルアレイ107、ワードドライバ111~115、ポンピング容量POC0~POC4、センスアンプ121、122、プリチャージ回路123、124を有している。図2に示す例では、メモリセルアレイ107は、5×2の行列状に配列される複数のメモリセル130~139を有する。メモリセル130~139の行に対応してワード線WL0、WL1、WL2、WL3、WL4が設けられている。メモリセル130~139の列に対応してビット線対BT0、BB0及びBT1、BB1が設けられている。ワードドライバ111~115は、選択されたアドレスの各ワード線WL0~WL4をそれぞれ制御する。ワードドライバ111~115には、行プリデコーダ103からのアドレスプリデコード信号WL0B~WL4Bがそれぞれ入力される。また、ワードドライバ111~115には、制御回路104からスイッチ制御信号NSWが入力される。ワードドライバ111~115は、アドレスプリデコード信号WL0B~WL4Bのそれぞれに基づき、ワード線WL0~WL4をそれぞれ駆動する信号をメモリセルアレイ107に出力する。ポンピング容量POC0~POC4のゲートには、制御回路104からのポンピング容量制御信号PCEが入力される。ポンピング容量POC0~POC4のソース及びドレインは、各ワード線WL0~WL4にそれぞれ接続されている。ポンピング容量POC0~POC4は、ポンピング容量制御信号PCEに応じて、各ワード線WL0~WL4をそれぞれ設定電圧にする。センスアンプ121、122には、制御回路104からのセンスアンプ活性信号SONが入力される。センスアンプ121はビット線BT0、BB0の差電位を増幅し、センスアンプ出力信号QN0をデータ出力バッファ105に出力する。センスアンプ122は、ビット線BT1、BB1の差電位を増幅し、センスアンプ出力信号QN1をデータ出力バッファ105に出力する。プリチャージ回路123、124には制御回路104からのプリチャージ制御信号PCが入力される。プリチャージ回路123は、ビット線BT0、BB0をプリチャージする。プリチャージ回路124は、ビット線BT1、BB1をプリチャージする。ワードドライバの構成について、ワードドライバ111を代表して説明する。ワードドライバ111は、PMOSトランジスタMP0、NMOSトランジスタMN1、NMOSトランジスタMN0を備える。PMOSトランジスタMP0のゲートにはアドレスプリデコード信号WL0Bが入力され、ソースは電源に接続、ドレインはワード線WL0に接続されている。NMOSトランジスタMN1のゲートには制御回路104からのスイッチ制御信号NSWが入力され、ソースがGNDに接地、ドレインが内部ノードN1に接続されている。NMOSトランジスタMN0のゲートにはアドレスプリデコード信号WL0Bが入力され、ソースは内部ノードN1に接続、ドレインはワード線WL0に接続されている。PMOSトランジスタMP0及びNMOSトランジスタMN0はインバータ回路を構成する。NMOSトランジスタMN1は、NMOSトランジスタMN0とGNDとの間に形成される。NMOSトランジスタMN1が、スイッチ制御信号NSWに応じて、各ワード線WL0~WL4をGND側からフローティングとするスイッチトランジスタとなる。ポンピング容量POC0のソース及びドレインは、ワードドライバ111のPMOSトランジスタMP0のドレインに接続されている。すなわち、ポンピング容量POC0は、ポンピング容量制御信号PCEに応じて、ワード線WL0を昇圧するポンピング回路の機能を果たす。ここで、図3を参照して、メモリセルの構成についてメモリセル130を代表として説明する。図3は、メモリセル130の構成の一例を示す図である。図3に示すように、メモリセル130は一般的な6トランジスタのメモリセルである。メモリセル130は、PMOSロードトランジスタMP1とNMOSドライバトランジスタMN3とからなるインバータ回路と、PMOSロードトランジスタMP2とNMOSドライバトランジスタMN2とからなるインバータ回路を有している。各インバータ回路の出力内部ノードNT、NBは、それぞれ他方のインバータ回路の入力に接続されている。メモリセル130は、さらにNMOSアクセストランジスタMN5、NMOSアクセストランジスタMN4を有している。NMOSアクセストランジスタMN5のゲート入力がワード線WL0、ドレインがビット線BT0、ソースが内部ノードNTに接続されている。NMOSアクセストランジスタMN4のゲート入力がワード線WL0、ドレインがビット線BB0、ソースが内部ノードNB接続されている。NMOSアクセストランジスタMN4、MN5は、ワードドライバからの駆動信号に応じてONとなる。ここで、図1~4を参照して、実施の形態1に係る半導体記憶装置の動作を説明する。図4は、実施の形態1に係る半導体記憶装置の動作を説明するためのタイミングチャートである。製造ばらつきにより、複数のメモリセルにリーク不良がある場合を想定する。この場合、リーク電流によるディスターブのワースト条件となるように、あらかじめ検査対象メモリセル以外のメモリセルには、検査対象メモリセルに対して逆データの書き込みを行う必要がある。検査対象以外のメモリセルに逆データを書き込むことでリーク電流によるディスターブがワースト条件になる理由について、図3を参照して説明する。メモリセル130を検査対象とし0を読み出す場合、ビット線BT0がLレベルに引かれる動作をし、対となるビット線BB0はHレベル状態である。このとき、ビット線BT0、BB0に接続される検査対象以外のメモリセル132、134、136、138には逆データが書き込まれているので、各メモリセルの内部ノードNBはGNDレベルである。このため、これらのメモリセルの各アクセストランジスタMN4のゲートに接続されるワード線WL1~WL4の電位レベルがGNDの場合でも、アクセストランジスタMN4を介してリーク電流が発生する。ビット線BB0に接続される検査対象以外のメモリセル132、134、136、138のリーク電流による影響を受け、本来Hレベル状態を維持するべきビット線BB0の電位レベルがリーク電流により下がる。これにより、ディスターブをワースト条件にできる。以下の説明においては、メモリセル130、131に0データ、メモリセル132~139に1データを書き込んだ状態で説明する。まず、図4のタイミングチャートを使って時間t0からt7まで通常のリード動作を説明する。以下の説明において、電源レベルをHレベル、GNDレベルをLレベルとする。また、検査対象メモリセル130、131を注目メモリセルとし、検査対象以外のメモリセル132~139を非注目メモリセルとする。また、注目メモリセルが接続されるワード線を注目ワード線、非注目メモリセルが接続されるワード線を非注目ワード線とする。時間t0は、初期状態を示し、BIST回路101から出力されるテスト制御信号TESTはLレベル、制御回路104から出力されるスイッチ制御信号NSWはHレベル、制御回路104からのポンピング容量制御信号PCEはLレベル、ワード線WL0~WL4はLレベル、制御回路104からのセンスアンプ活性信号SONはLレベル、制御回路104からのプリチャージ制御信号PCはLレベル、ビット線BT0、BT1、BB0、BB1はHレベルとなっている。時間t3でプリチャージ制御信号PCをLレベルからHレベルにすることにより、プリチャージ回路123、124により電源電圧にプリチャージされていたビット線BT0、BT1、BB0、BB1がフローティング状態となる。同時間t3に注目ワード線WL0をLレベルからHレベルにし、注目メモリセル130、131の保持データが、ビット線BT0、ビット線BB0に出力される。注目メモリセル130、131には、0データが書き込まれている為、ビット線BT0がLレベルに引かれ、対となるビット線BB0はHレベル状態を維持する。時間t4になると、制御回路104から出力されるセンスアンプ活性信号SONがLレベルからHレベルとなり、センスアンプ121、122が活性化され、ビット線BT0、ビット線BB0の差電位が所望のデータに増幅される。時間t5になると、ワード線WL0がHレベルからLレベルとなり、メモリセル130、131の読み出し動作が終了する。時間t6になると、プリチャージ信号PCと、センスアンプ活性信号SONがHレベルからLレベルとなり、ビット線BT0、ビット線BB0がHプリチャージされる。時間t7になると、初期状態に戻る。続いて、ディスターブテスト時の動作の説明を行う。図4の時間t7から時間t12がディスターブテスト時の動作である。時間t8になると、BIST回路101からのテスト制御信号TESTがLレベルからHレベルとなり、ディスターブテストモードとなる。テスト制御信号TESTの変化を受け、制御回路104から出力されるNMOSトランジスタMN1のスイッチ制御信号NSWがHレベルからLレベルとなる。これにより、ワードドライバ111~115のNMOSトランジスタMN1のゲートレベルがHレベルからLレベルとなり、NMOSトランジスタMN1がOFFし、ワード線WL0~WL4はフローティング状態となる。時間t9になると、制御回路104から出力されるポンピング容量POC0~POC4を制御する制御信号PCEがLレベルからHレベルとなり、ワード線WL0~WL4がLレベルから設定電圧Vpのレベルになる。ワード線WL0の容量値をWC0、ポンピング容量POC0の容量値をPC0とすると、ワード線WL0の設定電圧VpW0は、VpW0=電源電圧×PC0/WC0となる。本発明のメモリセルアレイ107において、ワード線WL0~WL4、ポンピング容量POC0~POC4はそれぞれ形状が同じであるため、ワード線容量値WC0~WC4、ポンピング容量値PC0~PC4はそれぞれ同じである。従って、ワード線WL0~WL4の設定電圧Vpは全て同じ値となる。図3のような構成を有するメモリセル132~139では、ワード線WL1~WL4を設定電圧Vpレベルにすることにより、アクセストランジスタMN4のゲートレベルが設定電圧Vpになる。メモリセルの内部ノードNBがLレベルである為、ビット線BB0、BB1に対して、アクセストランジスタMN4を介したリーク電流が増加する。ポンピング容量POC0~POC4により非注目ワード線が昇圧された後、時間t10になると、制御回路104から出力されたプリチャージ制御信号PCがLレベルからHレベルになり、ビット線BT0、BB0がフローティング状態となる。同時間t10に注目メモリセル130、131のワード線WL0が設定電圧VpレベルからHレベルとなって活性化され、当該注目メモリセルの読み出し動作が行われる。初期状態では、注目メモリセル130、131以外の非注目メモリセル132~139には1データが書き込まれている。プリチャージレベルのビット線BB0、BB1にメモリセル132~139のアクセストランジスタMN4を介したリーク電流が発生すると、ビット線BB0、BB1の差電位はVDD-Vdとなる。時間t11で制御回路104から出力されるセンスアンプ活性信号SONがLレベルからHレベルとなり、ビット線BT0、BB0とビット線BT1、BB1の差電位が増幅される。リーク不良があった場合、ディスターブセルである非注目メモリセルのリーク電流が増幅されることとなる。図10に示す例において、例えば、ディスターブセルのリーク電流によって、ビット線NBL0の電位が点bから点cに降下する。このため、差電位レベルがセンスアンプ121、122の動作可能な最低保証電圧Vaを下回り、センスアンプ121、122が誤動作し、期待値と異なるデータがデータ出力バッファ105に出力される。これにより、正常なメモリセルを読み出して検査している場合でも、不良メモリセルを有するデバイスをリジェクトすることが可能となる。このように、実施の形態1に係る半導体記憶装置には、ワード線WL0~WL4を駆動するワードドライバ111~115に、ワード線WL0~WL4をフローティングにするスイッチトランジスタMN1が設けられている。また、ワード線WL0~WL4に、ワード線WL0~WL4を設定電圧Vpにするポンピング容量POC0~POC4が設けられている。これにより、選別検査時に、BIST回路101から出力されるテスト制御信号TESTによって制御し、注目メモリセル130、131のワード線WL0以外に接続されるディスターブセルであるメモリセル132~139のアクセストランジスタのワード線WL1~WL4を設定電圧Vpに浮かせる動作をし、メモリセル132~139のサブスレッショルドリーク電流を増幅させた状態で、注目メモリセル130、131の読み出し動作を行うことが可能である。このため、サブスレッショルドリーク電流による不安定なデバイスをリジェクトすることが可能となり、不良の市場流出を防止できるとともに、デバイスの信頼性動作保証の確保が出来るようになる。なお、本実施の形態においては、全てのワード線WL0~WL4をフローティングとして、ポンピング容量POC0~POC4により昇圧する構成としたが、これに限定されない。検査対象である注目メモリセル以外の非注目メモリセルが接続される非注目ワード線をフローティングとして昇圧することにより、リーク電流を増加させて、より厳しい条件で注目メモリセルの検査を実行することが可能である。また、ワード線の設定電圧値Vpは任意に上記の例に限定されるものではなく、任意に設定することができる。実施の形態2.本発明の実施の形態2に係る半導体記憶装置の構成について説明する。図5は、実施の形態2に係る半導体記憶装置のメモリアレイ部106の構成を示す図である。なお、メモリアレイ部106以外の構成については、実施の形態1と同様であるため説明を省略する。通常、メモリセルアレイ107の端部には、半導体プロセスにおける製造歩留まりを向上させるために、図3に示すメモリセルと同一形状の回路素子がダミーメモリセル領域DMに配置されている。実施の形態2では、図5に示すように、ポンピング容量POC0~POC4はダミーセル領域DM内に形成される。例えば、ダミーセル領域内に配置される図3に示すメモリセルと同一形状の回路素子において、NMOSドライバトランジスタMN3の接続を変更することにより、ポンピング容量POCとすることができる。NMOSトランジスタMN3のソース及びドレインをワード線に接続し、ゲートにポンピング容量制御信号PCEを供給することができる。これにより、実施の形態1と同様に、リーク不良のデバイスをリジェクトすることができるとともに、ポンピング容量を形成するための面積の増大を抑制することができる。以上、本発明について実施の形態をもとに説明したが、上記の実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にある事は当業者に理解されるところである。