第1方向に沿って延出したゲート配線と、第1方向に直交する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第1層間絶縁膜と、前記第1層間絶縁膜上に形成されるとともに前記ソース配線と対向する位置に第2方向に延出した開口部が形成され前記開口部のエッジが前記ソース配線上に位置する共通電極と、前記共通電極の上に配置された第2層間絶縁膜と、前記第2層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置に第2方向に延出したスリットが形成された画素電極と、を備えた第1基板と、前記ソース配線の上方に位置するブラックマトリクスを備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置。前記画素電極は、第2方向に沿って延出し前記ソース配線よりも画素の内側に位置する長辺を有することを特徴とする請求項1に記載の液晶表示装置。前記共通電極は、前記ゲート配線と前記ソース配線との交差部上に延在したことを特徴とする請求項1または2に記載の液晶表示装置。第1方向に沿って延出したゲート配線と、第1方向に直交する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第1層間絶縁膜と、前記第1層間絶縁膜上に形成されるとともに前記ソース配線上に延在した共通電極と、前記共通電極の上に配置された第2層間絶縁膜と、前記第2層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置にスリットが形成された画素電極と、前記第2層間絶縁膜上において前記ソース配線と対向し前記画素電極から離間し前記共通電極と同電位の第1シールド電極と、を備えた第1基板と、前記第1シールド電極の上方に位置するブラックマトリクスを備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置。前記第1シールド電極は、前記画素電極と同一材料によって形成されたことを特徴とする請求項4に記載の液晶表示装置。前記画素電極と前記第1シールド電極との第1方向に沿った間隔は、前記スリットの幅よりも小さいことを特徴とする請求項4または5に記載の液晶表示装置。前記第1基板は、さらに、前記第2層間絶縁膜上において前記ゲート配線と対向し前記第1シールド電極と繋がった第2シールド電極を備えたことを特徴とする請求項4乃至6のいずれか1項に記載の液晶表示装置。第1方向に沿って延出したゲート配線と、第1方向に直交する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第1層間絶縁膜と、前記第1層間絶縁膜上に形成された共通電極と、前記共通電極の上に配置された第2層間絶縁膜と、前記第2層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置にスリットが形成された画素電極と、を備えた第1基板と、前記ソース配線の上方に位置し前記共通電極と同電位の第1シールド電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置。前記共通電極には、前記ソース配線と対向する位置に第2方向に延出した開口部が形成され、前記開口部のエッジが前記ソース配線上に位置することを特徴とする請求項8に記載の液晶表示装置。前記第1基板は、さらに、前記第2層間絶縁膜上において前記ソース配線と対向し前記画素電極から離間し前記共通電極と同電位の第2シールド電極を備えたことを特徴とする請求項8に記載の液晶表示装置。本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。本実施形態によれば、第1方向に沿って延出したゲート配線と、第1方向に直交する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第1層間絶縁膜と、前記第1層間絶縁膜上に形成されるとともに前記ソース配線と対向する位置に第2方向に延出した開口部が形成され前記開口部のエッジが前記ソース配線上に位置する共通電極と、前記共通電極の上に配置された第2層間絶縁膜と、前記第2層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置に第2方向に延出したスリットが形成された画素電極と、を備えた第1基板と、前記ソース配線の上方に位置するブラックマトリクスを備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿って延出したゲート配線と、第1方向に直交する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第1層間絶縁膜と、前記第1層間絶縁膜上に形成されるとともに前記ソース配線上に延在した共通電極と、前記共通電極の上に配置された第2層間絶縁膜と、前記第2層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置にスリットが形成された画素電極と、前記第2層間絶縁膜上において前記ソース配線と対向し前記画素電極から離間し前記共通電極と同電位の第1シールド電極と、を備えた第1基板と、前記第1シールド電極の上方に位置するブラックマトリクスを備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿って延出したゲート配線と、第1方向に直交する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第1層間絶縁膜と、前記第1層間絶縁膜上に形成された共通電極と、前記共通電極の上に配置された第2層間絶縁膜と、前記第2層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置にスリットが形成された画素電極と、を備えた第1基板と、前記ソース配線の上方に位置し前記共通電極と同電位の第1シールド電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態の液晶表示装置を構成する液晶表示パネルLPNの構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの透過型の液晶表示パネルLPNを備えている。液晶表示パネルLPNは、アレイ基板ARと、アレイ基板ARに対向して配置された対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。アレイ基板ARは、アクティブエリアACTにおいて、第1方向Xに沿ってそれぞれ延出したn本のゲート配線GG1~Gn及びn本の容量線CC1~Cn、第1方向Xに直交する第2方向Yに沿ってそれぞれ延出したm本のソース配線SS1~Sm、各画素PXにおいてゲート配線G及びソース配線Sと電気的に接続されたスイッチング素子SW、各画素PXにおいてスイッチング素子SWに各々電気的に接続された画素電極PE、画素電極PEと向かい合う共通電極CEなどを備えている。共通電極CEは、複数の画素PXに亘って共通に形成されている。画素電極PEは、各画素PXにおいて島状に形成されている。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。各容量線Cは、アクティブエリアACTの外側に引き出され、補助容量電圧が供給される電圧印加部VCSと電気的に接続されている。共通電極CEは、コモン電圧が供給される給電部VSと電気的に接続されている。ゲートドライバGD及びソースドライバSDは、例えばその少なくとも一部がアレイ基板ARに形成され、駆動ICチップ2と接続されている。図示した例では、液晶表示パネルLPNを駆動するのに必要な信号源としての駆動ICチップ2は、液晶表示パネルLPNのアクティブエリアACTの外側において、アレイ基板ARに実装されている。また、図示した例の液晶表示パネルLPNは、FFSモードに適用可能な構成であり、アレイ基板ARに画素電極PE及び共通電極CEを備えている。このような構成の液晶表示パネルLPNでは、画素電極PE及び共通電極CEの間に形成される横電界例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界を主に利用して液晶層LQを構成する液晶分子をスイッチングする。図2は、図1に示したアレイ基板ARにおける画素PXの構造を対向基板CTの側から見た概略平面図である。なお、ここでは、説明に必要な主要部のみを図示している。ゲート配線G1及びゲート配線G2は、第1方向Xに沿ってそれぞれ延出している。このようなゲート配線G1及びゲート配線G2は、第2方向Yに沿って第1ピッチで配置されている。容量線C1は、ゲート配線G1とゲート配線G2との間において、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第2方向Yに沿ってそれぞれ延出している。このようなソース配線S1及びソース配線S2は、第1方向Xに沿って第1ピッチよりも小さい第2ピッチで配置されている。ゲート配線G1及びゲート配線G2とソース配線S1及びソース配線S2とで規定された第1画素PX1は、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い縦長の長方形状である。第1画素PX1に隣接する第2画素PX2についても同一形状である。つまり、第1画素PX1及び第2画素PX2の第2方向Yに沿った長さはゲート配線間の第1ピッチに相当し、第1画素PX1及び第2画素PX2の第1方向Xに沿った長さはソース配線間の第2ピッチに相当する。ここでは、第1方向Xに隣接する第1画素PX1及び第2画素PX2は、それぞれ異なる色を表示する。第1画素PX1は、スイッチング素子SW1及び画素電極PE1を備えている。第2画素PX2は、スイッチング素子SW2及び画素電極PE2を備えている。なお、いずれの画素についても同一構成であり、ここでは、図中の左側の第1画素PX1の構成について説明する。第1画素PX1において、スイッチング素子SW1は、ゲート配線G2とソース配線S1との交差部付近に配置され、ゲート配線G2及びソース配線S1と電気的に接続されている。このスイッチング素子SW1は、例えば薄膜トランジスタTFTである。このスイッチング素子SW1は、ポリシリコンやアモルファスシリコンによって形成された半導体層SCを備えている。なお、スイッチング素子SW1は、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。このようなスイッチング素子SW1は、ゲート配線G2と電気的に接続されたゲート電極WG、ソース配線S1と電気的に接続され半導体層SCにコンタクトしたソース電極WS、及び、半導体層SCにコンタクトしたドレイン電極WDを備えている。なお、図示した例では、ゲート電極WGはゲート配線G2と一体的に形成されており、また、ソース電極WSはソース配線S1と一体的に形成されている。共通電極CEは、第1方向Xに隣接する複数の画素にわたって共通に形成されるとともに、第2方向Yに隣接する複数の画素にわたって共通に形成されている。図示した例では、共通電極CEは、第1方向Xに隣接する第1画素PX1及び第2画素PX2にそれぞれ配置されるとともに互いに繋がっている。図示した例では、共通電極CEは、ゲート配線G1及びゲート配線G2の上に延在し、第1方向X及び第2方向Yに隣接するそれぞれの画素にわたって形成されている。このような共通電極CEには、ソース配線Sと対向する位置に第2方向Yに延出した開口部OPが形成されている。この開口部OPのエッジOPEは、対向するソース配線S上に位置している。ここに示した共通電極CEには、図示したソース配線S1及びソース配線S2と対向する位置にそれぞれ開口部OPが形成されており、他の図示しないソース配線Sと対向する位置にもそれぞれ開口部が形成されている。ソース配線S1と対向する位置に形成された開口部OPは、ゲート配線G1とソース配線S1との交差部と、ゲート配線G2とソース配線S1との交差部との間において、第2方向Yに沿って直線的に延出しており、そのエッジOPEはいずれもソース配線S1の上に位置している。同様に、ソース配線S2と対向する位置に形成された開口部OPは、ゲート配線G1とソース配線S2との交差部と、ゲート配線G2とソース配線S2との交差部との間において、第2方向Yに沿って直線的に延出しており、そのエッジOPEはいずれもソース配線S2の上に位置している。これらの開口部OPあるいはそのエッジOPEの形状は、図示した例では、長方形状であるが、この例に限らない。このように、開口部OPは、ゲート配線Gとソース配線Sとの交差部で途切れている。換言すると、共通電極CEは、ゲート配線Gとソース配線Sとの交差部に延在し、隣接する画素間で電気的に接続されている。第1画素PX1の画素電極PE1は、共通電極CEの上方に配置されている。この画素電極PE1は、第1画素PX1において長方形状の画素形状に対応した島状に形成されている。図示した例では、画素電極PE1は、第1方向Xに沿って延出した短辺及び第2方向Yに沿って延出した長辺を有する概略長方形状に形成されている。このような画素電極PE1は、スイッチング素子SW1のドレイン電極WDと電気的に接続されている。例えば、画素電極PE1は、ソース配線S1側に位置する長辺L1及びソース配線S2側に位置する長辺L2を有している。長辺L1は、ソース配線S1よりも第1画素PX1の内側に位置しており、ソース配線S1及び開口部OPとは重ならず、共通電極CEと重なっている。同様に、長辺L2は、ソース配線S2よりも第1画素PX1の内側に位置しており、ソース配線S2及び開口部OPとは重ならず、共通電極CEと重なっている。つまり、ソース配線S1及びソース配線S2と画素電極PE1との間には、透過領域が形成されている。また、この画素電極PE1には、共通電極CEと向かい合う複数のスリットPSLが形成されている。図示した例では、スリットPSLのそれぞれは、第2方向Yに沿って延出しており、第2方向Yと平行な長軸を有している。画素電極PEのスリットPSLは、いずれもソース配線S1とソース配線S2との間に位置している。また、いずれのスリットPSLも共通電極CEの上方に位置している。第2画素PX2の画素電極PE2についても、画素電極PE1と同一形状であり、スイッチング素子SW2と電気的に接続されている。図3は、図2に示したアレイ基板ARをIII-III線で切断したときの液晶表示パネルLPNの断面構造を概略的に示す図である。なお、ここでは、説明に必要な主要部のみを図示している。すなわち、アレイ基板ARは、ガラス基板などの光透過性を有する第1絶縁基板10を用いて形成されている。このアレイ基板ARは、第1絶縁基板10の内面すなわち対向基板CTに対向する側10Aにスイッチング素子、共通電極CE、画素電極PE1、画素電極PE2などを備えている。第1絶縁基板10の内面10Aに形成された第1絶縁膜11の上には、ソース配線S1及びソース配線S2が形成されている。なお、図示しないスイッチング素子のソース電極及びドレイン電極も、第1絶縁膜11の上に形成されている。第1絶縁基板10と第1絶縁膜11との間には、図示しないゲート配線及びゲート電極が形成されている。このようなソース配線S1及びソース配線S2は、第2絶縁膜12によって覆われている。この第2絶縁膜12は、第1絶縁膜11の上にも配置されている。このような第2絶縁膜12は、スイッチング素子、ソース配線S1及びソース配線S2を覆う第1層間絶縁膜として機能する。なお、この第2絶縁膜12は、例えば、透明な樹脂材料によって形成されている。共通電極CEは、第2絶縁膜12の上に形成されている。このような共通電極CEは、透明な導電材料、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどによって形成されている。この共通電極CEに形成された開口部OPは、それぞれソース配線S1及びソース配線S2の上方に位置している。例えば、ソース配線S2のエッジの直上には、共通電極CEが位置しており、開口部OPのエッジOPEはソース配線S2の上方に位置している。つまり、エッジOPE付近の共通電極CEは、第2絶縁膜12を介してソース配線S2に対向している。この共通電極CEの上には、第3絶縁膜13が配置されている。また、この第3絶縁膜13は、開口部OPにおいて第2絶縁膜12の上にも配置されている。このような第3絶縁膜13は、共通電極CEの上に配置された第2層間絶縁膜として機能する。なお、第3絶縁膜13は、例えば、シリコン窒化物SiNxによって形成されている。画素電極PE1及び画素電極PE2は、第3絶縁膜13の上に形成され、共通電極CEと対向している。これらの画素電極PE1及び画素電極PE2には、それぞれスリットPSLが形成されている。このような画素電極PE1及び画素電極PE2は、透明な導電材料、例えば、ITOやIZOなどによって形成されている。これらの画素電極PE1及び画素電極PE2は、いずれもソース配線Sの直上の位置、及び、開口部OPのエッジOPEの直上の位置には延在していない。共通電極CEは、画素電極PE1よりも第1画素PX1の外方に向かって延在し、同様に、画素電極PE2よりも第2画素PX2の外方に向かって延在している。このような画素電極PE1及び画素電極PE2は、第1配向膜AL1によって覆われている。また、この第1配向膜AL1は、第3絶縁膜13も覆っている。このような第1配向膜AL1は、水平配向性を示す材料によって形成され、アレイ基板ARの液晶層LQに接する面に配置されている。一方、対向基板CTは、ガラス基板などの光透過性を有する第2絶縁基板30を用いて形成されている。この対向基板CTは、第2絶縁基板30の内面すなわちアレイ基板ARに対向する側30Aに、各画素PXを区画するブラックマトリクス31、カラーフィルタ32、オーバーコート層33などを備えている。ブラックマトリクス31は、第2絶縁基板30の内面30Aにおいて、アレイ基板ARに設けられたゲート配線Gやソース配線S、さらにはスイッチング素子SWなどの配線部に対向するように形成されている。図示した例では、ブラックマトリクス31は、ソース配線S1及びソース配線S2の上方に位置している。このようなブラックマトリクス31は、黒色の樹脂材料や、遮光性の金属材料によって形成されている。カラーフィルタ32は、第2絶縁基板30の内面30Aに形成され、ブラックマトリクス31の上にも延在している。このカラーフィルタ32は、互いに異なる複数の色、例えば赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。異なる色のカラーフィルタ32間の境界は、ブラックマトリクス31上に位置している。図示したように、第1画素PX1及び第2画素PX2にそれぞれ配置されるカラーフィルタ32は互いに異なる色のカラーフィルタであり、それらの境界はブラックマトリクス31と重なっている。オーバーコート層33は、カラーフィルタ32を覆っている。このオーバーコート層33は、ブラックマトリクス31やカラーフィルタ32の表面の凹凸を平坦化する。このようなオーバーコート層33は、透明な樹脂材料によって形成されている。また、オーバーコート層33は、第2配向膜AL2によって覆われている。この第2配向膜AL2は、水平配向性を示す材料によって形成され、対向基板CTの液晶層LQに接する面に配置されている。上述したようなアレイ基板ARと対向基板CTとは、第1配向膜AL1及び第2配向膜AL2が向かい合うように配置されている。このとき、アレイ基板ARと対向基板CTの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ARと対向基板CTとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層LQは、これらのアレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間に形成されたセルギャップに封入された液晶分子LMを含む液晶組成物によって構成されている。このような構成の液晶表示パネルLPNに対して、その背面側には、バックライトBLが配置されている。バックライトBLとしては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARの外面、すなわち第1絶縁基板10の外面10Bには、第1偏光板PL1を含む第1光学素子OD1が配置されている。また、対向基板CTの外面、すなわち第2絶縁基板30の外面30Bには、第2偏光板PL2を含む第2光学素子OD2が配置されている。第1偏光板PL1の第1偏光軸あるいは第1吸収軸と第2偏光板PL2の第2偏光軸あるいは第2吸収軸とは、例えば、クロスニコルの位置関係にある。第1配向膜AL1及び第2配向膜AL2は、図2に示したように、基板主面あるいは、X-Y平面と平行な面内において、互いに平行な方位に配向処理例えば、ラビング処理や光配向処理されている。第1配向膜AL1は、スリットPSLの長軸図2に示した例では第2方向Yに対して45°以下の鋭角に交差する方向に沿って配向処理されている。第1配向膜AL1の配向処理方向R1は、例えば、スリットPSLが延出した第2方向Yに対して5°~15°の角度をもって交差する方向である。また、第2配向膜AL2は、第1配向膜AL1の配向処理方向R1と平行な方向に沿って配向処理されている。第1配向膜AL1の配向処理方向R1と第2配向膜AL2の配向処理方向R2とは互いに逆向きである。なお、このとき、第1偏光板PL1の第1偏光軸は、例えば、第1配向膜AL1の配向処理方向R1と平行な方位に設定され、第2偏光板PL2の第2偏光軸は、第1配向膜AL1の配向処理方向R1と直交する方位に設定されている。以下に、上記構成の液晶表示装置における動作について説明する。画素電極PEと共通電極CEとの間に電位差を形成するような電圧が印加されていないOFF時においては、液晶層LQに電圧が印加されていない状態であり、画素電極PEと共通電極CEとの間に電界が形成されていない。このため、液晶層LQに含まれる液晶分子LMは、図2に実線で示したように、X-Y平面内において、第1配向膜AL1及び第2配向膜AL2の配向処理方向R1及びR2に初期配向する液晶分子LMが初期配向する方向を初期配向方向と称する。OFF時には、バックライトBLからのバックライト光の一部は、第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光は、第1偏光板PL1の第1偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、OFF時の液晶表示パネルLPNを通過した際にほとんど変化しない。このため、液晶表示パネルLPNを透過した直線偏光は、第1偏光板PL1に対してクロスニコルの位置関係にある第2偏光板PL2によって吸収される黒表示。一方、画素電極PEと共通電極CEとの間に電位差を形成するような電圧が印加されたON時においては、液晶層LQに電圧が印加された状態であり、画素電極PEと共通電極CEとの間にフリンジ電界が形成される。このため、液晶分子LMは、図2に破線で示したように、X-Y平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、液晶分子LMは、電界と略平行な方向つまり、スリットPSLの長軸と略直交する方向に配向する。このようなON時には、第1偏光板PL1の第1偏光軸と直交する直線偏光は、液晶表示パネルLPNに入射し、その偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態に応じて変化する。このため、ON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。例えば、第1画素PX1において、ON時に形成されるフリンジ電界は、図3に示したように、画素電極PE1からスリットPSLを介して共通電極CEに向かって形成される。このとき、画素電極PE1とソース配線S1との間、及び、画素電極PE1とソース配線S2との間の領域においても、画素電極PE1から共通電極CEに向かうフリンジ電界が形成される。このようなフリンジ電界により、スリットPSL付近のみならず、画素電極PEとソース配線S1及びソース配線S2との間の領域においても高い透過率が得られる。また、図3に示したように、画素電極PE1からの共通電極CEに向かうフリンジ電界は、第1方向Xに隣接する他の画素に向かって広がるが、隣接画素間に開口部OPが形成されているため、その広がりが抑制される。例えば、第1画素PX1のソース配線S2近傍においては、第2画素PX2に向かってフリンジ電界が広がるが、第1画素PX1と第2画素PX2との境界においては、ソース配線S2に対向する開口部OPが形成されているため、コモン電位の共通電極CEが途切れている。つまり、第1画素PX1と第2画素PX2との境界付近において、画素電極PE1から共通電極CEに向かうフリンジ電界は、開口部OPのエッジOPE付近に収束する一方で、開口部OPを超えた第2画素PX2側への広がりは抑制される。同様に、画素電極PE2から共通電極CEに向かうフリンジ電界は、ソース配線S2に対向する開口部OPのエッジOPE付近に収束する一方で、開口部OPを超えた第1画素PX1側への広がりは抑制される。したがって、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となる。また、1画素サイズの縮小に伴って隣接画素間のスペースが小さくなっても、共通電極CEに開口部OPを形成した構成を適用することにより、不所望な漏れ電界の影響を緩和することが可能となる。これにより、画素電極の周縁付近での透過率の低下を抑制することが可能となるとともに、画素境界での透過率の上昇を抑制することが可能となる。このため、画素電極周縁での透過率の低下に起因した1画素当たりの輝度の低下を抑制することができる。また、画素境界での透過率の上昇に起因した混色の発生を抑制することができる。したがって、表示品位の良好な液晶表示装置を提供することができる。また、共通電極CEの開口部OPは、ソース配線Sと対向する位置に形成され、しかも、開口部OPのエッジOPEはソース配線Sの上に位置している。つまり、開口部OPの第1方向Xに沿った幅は、ソース配線Sの第1方向Xに沿った幅よりも小さく、ソース配線Sのエッジ付近は、コモン電位の共通電極CEと対向している。このため、ソース配線Sと画素電極PEとの間に電位差が形成された状態であっても、その間に介在する共通電極CEによってソース配線Sからの電界をシールドすることが可能となる。このため、ソース配線Sと画素電極PEとの間に表示不良の原因となる不所望な電界が形成されるのを抑制することが可能となる。一方で、ソース配線Sと共通電極CEとの間には、第2絶縁膜12が介在しているが、この第2絶縁膜12の膜厚は、例えば2~3μm程度であり、第3絶縁膜13などの膜厚と比較して厚い。このため、ソース配線Sと共通電極CEとの間に電位差が形成された状態であっても、これらの間に形成される電界は微小であって、各画素の表示に及ぼす影響は極めて小さい。また、共通電極CEは、ゲート配線Gとソース配線との交差部上に延在して第1方向X及び第2方向Yに隣接する画素に亘って共通に形成されている。特に、共通電極CEは、ゲート配線Gと対向するようにゲート配線Gの上を第1方向Xに沿って延在している。このため、ゲート配線Gからの電界をシールドすることが可能である。また、共通電極CEの一部で断線が生じたとしても、冗長化されているため、一部の画素にコモン電位が供給されないことに起因した表示不良の発生を抑制することが可能となる。次に、本実施形態の他の構成例について説明する。図4は、本実施形態の他の構成例のアレイ基板ARにおける画素PXの構造を対向基板CTの側から見た概略平面図である。図5は、図4に示したアレイ基板ARをV-V線で切断したときの液晶表示パネルLPNの断面構造を概略的に示す図である。なお、ここでは、説明に必要な主要部のみを図示している。ここに示した構成例は、図2及び図3に示した構成例と比較して、共通電極CEにはソース配線Sに対向する開口部が形成されず、アレイ基板ARが第3絶縁膜13の上においてソース配線Sと対向し画素電極PEから離間し共通電極CEと同電位のシールド電極SE1を備えた点で相違している。図示した例では、シールド電極SE1は、第3絶縁膜13の上に形成され、第2方向Yに沿って直線的に延出し、ソース配線S1及びソース配線S2とそれぞれ対向している。例えば、ソース配線S2と対向するシールド電極SE1は、画素電極PE1と画素電極PE2との間に位置しており、画素電極PE1及び画素電極PE2の双方から離間している。つまり、シールド電極SE1と画素電極PE1との間、及び、シールド電極SE1と画素電極PE2との間には、それぞれ第1方向Xに沿って略同等の間隔D1が形成されている。この間隔D1は、スリットPSLの第1方向Xに沿った幅D2よりも小さい。このようなシールド電極SE1は、画素電極PEと同一材料例えば、ITOなどによって形成され、アクティブエリアACTの外側、あるいは、アクティブエリア内において、共通電極CEあるいは給電部VSと電気的に接続されている。また、図示した例では、アレイ基板ARは、さらに、第3絶縁膜13上においてゲート配線Gと対向しシールド電極SE1と繋がったシールド電極SE2を備えている。このシールド電極SE2は、第1方向Xに沿って直線的に延出し、いずれの画素電極PEからも離間している。このようなシールド電極SE2は、シールド電極SE1及び画素電極PEと同一材料によって形成され、ゲート配線とソース配線との交差部においてシールド電極SE1と一体的あるいは連続的に形成されている。つまり、シールド電極SE1及びシールド電極SE2は、アレイ基板ARにおいて格子状に形成されている。このような構成のアレイ基板ARに対して、対向基板CTは、上記構成例と同一構成であり、ブラックマトリクス31は、図5に示したように、シールド電極SE1の上方に位置している。このような構成例によれば、ソース配線S及びゲート配線Gと対向する位置には、コモン電位の共通電極CEが配置されているため、ソース配線S及びゲート配線Gからの不所望な電界をシールドすることが可能となる。また、画素電極PEが形成される第3絶縁膜13上において、ソース配線Sと対向する位置にシールド電極SE1が形成されている。このシールド電極SE1は共通電極CEと電気的に接続されているため、コモン電位である。このため、第1画素PX1の画素電極PE1から第1方向Xに隣接する第2画素PX2に向かって広がるフリンジ電界は、シールド電極SE1に向かって収束する一方で、シールド電極SE1と画素電極PE2との間には間隔D1が形成されているため、当該フリンジ電界のシールド電極SE1を超えた第2画素PX2側への広がりは抑制される。同様に、第2画素PX2の画素電極PE2から第1画素PX1に向かって広がるフリンジ電界は、シールド電極SE1に向かって収束し、シールド電極SE1を超えた第1画素PX1側への広がりは抑制される。したがって、上記構成例と同様に、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となり、表示品位の良好な液晶表示装置を提供することができる。また、シールド電極SE1は、画素電極PEと同一材料によって形成されるため、シールド電極を形成するために別途工程を設ける必要がない。また、画素電極PEとシールド電極SE1との第1方向Xに沿った間隔D1は、スリットPSLの幅D2よりも小さいため、画素電極PEから第1方向Xに広がる電界を、隣接する画素のより手前側で収束させることが可能となる。また、ゲート配線Gと対向する位置には、シールド電極SE2が形成されているため、シールド電極SE1の断線に対する冗長性を向上することが可能となる。次に、本実施形態の他の構成例について説明する。図6は、本実施形態の他の構成例の液晶表示パネルLPNの断面構造を概略的に示す図である。ここに示した構成例は、図4及び図5に示した構成例と比較して、対向基板CTがソース配線Sの上方に位置し共通電極CEと同電位のシールド電極SE11を備えた点で相違している。図示した例では、シールド電極SE11は、対向基板CTのオーバーコート層33のアレイ基板ARと対向する側に形成され、第2方向Yに沿って直線的に延出し、ソース配線S1及びソース配線S2のそれぞれの上方に位置している。また、このシールド電極11は、ブラックマトリクス31の直下に位置している。このようなシールド電極SE1は、例えば、ITOなどによって形成され、アクティブエリアACTの外側、あるいは、アクティブエリア内において、共通電極CEあるいは給電部VSと電気的に接続されているため、コモン電位である。このような構成例によれば、アレイ基板AR側においては、ソース配線S及びゲート配線Gは、コモン電位の共通電極CEと対向しているため、ソース配線S及びゲート配線Gからの不所望な電界をシールドすることが可能となる。また、対向基板CTにおいて、ソース配線Sと対向する位置に、共通電極CEと電気的に接続されたシールド電極SE11が形成されているため、第1画素PX1の画素電極PE1から第1方向Xに隣接する第2画素PX2に向かって広がるフリンジ電界は、画素電極PE1と画素電極PE2との間の共通電極CEに向かって収束するとともにシールド電極SE11に向かって収束する一方で、シールド電極SE11を超えた第2画素PX2側への広がりは抑制される。同様に、第2画素PX2の画素電極PE2から第1画素PX1に向かって広がるフリンジ電界は、共通電極CE及びシールド電極SE11に向かって収束し、シールド電極SE11を超えた第1画素PX1側への広がりは抑制される。したがって、上記構成例と同様に、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となり、表示品位の良好な液晶表示装置を提供することができる。なお、対向基板CTは、シールド電極SE11に加えて、ゲート配線Gの上方に位置し第1方向Xに沿って直線的に延出しシールド電極SE11と繋がったシールド電極SEを備えていても良い。この場合には、シールド電極SE11の断線に対する冗長性を向上することが可能となる。図7は、本実施形態の他の構成例の液晶表示パネルLPNの断面構造を概略的に示す図である。ここに示した構成例は、図6に示した構成例と比較して、アレイ基板ARの共通電極CEに開口部OPが形成された点で相違している。なお、この開口部OPについては、図2及び図3に示した構成例と同一であり、説明を省略する。このような構成例によれば、第1画素PX1の画素電極PE1から第2画素PX2に向かって広がるフリンジ電界は、画素電極PE1と画素電極PE2との間の共通電極CEに向かって収束するとともにシールド電極SE11に向かって収束する一方で、シールド電極SE11及び開口部OPを超えた第2画素PX2側への広がりは抑制される。同様に、第2画素PX2の画素電極PE2から第1画素PX1に向かって広がるフリンジ電界は、共通電極CE及びシールド電極SE11に向かって収束し、シールド電極SE11及び開口部OPを超えた第1画素PX1側への広がりは抑制される。したがって、上記構成例と同様に、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となり、表示品位の良好な液晶表示装置を提供することができる。図8は、本実施形態の他の構成例の液晶表示パネルLPNの断面構造を概略的に示す図である。ここに示した構成例は、図6に示した構成例と比較して、アレイ基板ARのソース配線Sと対向する位置にシールド電極SE1が形成された点で相違している。なお、このシールド電極SE1については、図4及び図5に示した構成例と同一であり、説明を省略する。このような構成例によれば、第1画素PX1の画素電極PE1から第2画素PX2に向かって広がるフリンジ電界は、画素電極PE1と画素電極PE2との間のシールド電極SE1に向かって収束するとともに対向基板CTのシールド電極SE11に向かって収束する一方で、シールド電極SE1及びシールド電極SE11を超えた第2画素PX2側への広がりは抑制される。同様に、第2画素PX2の画素電極PE2から第1画素PX1に向かって広がるフリンジ電界は、シールド電極SE1及びシールド電極SE11に向かって収束し、シールド電極SE1及びシールド電極SE11を超えた第1画素PX1側への広がりは抑制される。したがって、上記構成例と同様に、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となり、表示品位の良好な液晶表示装置を提供することができる。以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することができる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施形態において、アレイ基板ARがシールド電極SE2を備えている場合には、ブラックマトリクス31は、シールド電極SE2の上方の位置に設けても良い。また、上記の実施形態においては、画素電極PEのスリットPSLは第2方向Yに平行な長軸を有するような直線状に形成したが、第1方向Xに平行な長軸を有するように形成しても良いし、第1方向X及び第2方向Yに交差する方向に平行な長軸を有するように形成しても良いし、くの字形に屈曲した形状に形成しても良い。