その上部領域内に配置されたウェル領域12Bを有する半導体基板12と、下から上に、半導体含有バッファ層15及び非ドープ半導体含有チャネル層16を含む半導体材料スタック14であって、前記半導体材料スタックの前記半導体含有バッファ層は前記ウェル領域の上面上に直接配置される、半導体材料スタック14と、前記非ドープ半導体含有チャネル層16の上面上に直接配置され、下から上に、高kゲート誘電体層20、仕事関数金属層22、及びポリシリコン層24を含む、ゲート材料スタック18と、を含む半導体構造体100。前記ウェル領域はn型ドーパントを含み、かつ、5×1018原子/cm3又はそれより大きいドーパント濃度を有する、請求項1に記載の半導体構造体。前記半導体含有バッファ層は非ドープSiを含み、前記非ドープ半導体含有チャネル層はSiGe合金を含む、請求項2に記載の半導体構造体。前記仕事関数金属層は、シリコン価電子帯端金属を含むpFET仕事関数金属層である、請求項3に記載の半導体構造体。前記シリコン価電子帯端金属は、Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN、又はこれらの合金を含む、請求項4に記載の半導体構造体。前記ウェル領域はp型ドーパントを含み、かつ、5×1018原子/cm3又はそれより大きいドーパント濃度を有する、請求項1に記載の半導体構造体。前記半導体含有バッファ層は非ドープ又はp型ドープSiCを含み、前記非ドープ半導体含有チャネル層はSiを含む、請求項6に記載の半導体構造体。前記仕事関数金属層は、シリコン伝導帯端金属を含むnFET仕事関数金属層である、請求項7に記載の半導体構造体。前記シリコン伝導帯端金属は、Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Ni、In、Lu、Sm、V、Zr、Ga、Mg、Gd、TiAl、又はこれらの合金を含む、請求項8に記載の半導体構造体。内部に配置された少なくとも1つのpFETデバイス領域102及び少なくとも1つのnFETデバイス領域104を有する半導体基板12を含み、前記少なくとも1つのpFETデバイス領域は、前記半導体基板12の上部領域内に配置されたnウェル領域106と、下から上に、第1の非ドープ半導体含有バッファ層120及び第1の非ドープ半導体含有チャネル層122を含む第1の半導体材料スタックであって、第1の半導体材料スタックの前記第1の非ドープ半導体含有バッファ層は前記nウェル領域106の上面上に直接配置される、第1の半導体材料スタック118と、前記第1の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第1の高kゲート誘電体層112、pFET仕事関数金属層114及び第1のポリシリコン層116を含むpFETゲート材料スタックとを含み、前記少なくとも1つのnFETデバイス領域104は、前記半導体基板12の別の上部領域内に配置されたpウェル領域106’と、下から上に、第2の半導体含有バッファ層120’及び第2の非ドープ半導体含有チャネル層122’を含む第2の半導体材料スタックであって、第2の半導体材料スタックの前記第2の半導体含有バッファ層は、前記pウェル領域の上面上に直接配置される、第2の半導体材料スタック118’と、前記第2の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第2の高kゲート誘電体層、nFET仕事関数金属層及び第2のポリシリコン層を含むnFETゲート材料スタックとを含む、半導体構造体100。前記nウェル領域はn型ドーパントを含み、かつ、5×1018原子/cm3又はそれより大きいドーパント濃度を有し、前記pウェル領域はp型ドーパントを含み、かつ、5×1018原子/cm3又はそれより大きいドーパント濃度を有する、請求項10に記載の半導体構造体。前記第1の非ドープ半導体含有バッファ層はSiを含み、前記第1の非ドープ半導体含有チャネル層はSiGe合金を含む、請求項10に記載の半導体構造体。前記pFET仕事関数金属層はシリコン価電子帯端金属を含む、請求項10に記載の半導体構造体。前記シリコン価電子帯端金属は、Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN、又はこれらの合金を含む、請求項13に記載の半導体構造体。前記第2の半導体含有バッファ層は非ドープ又はp型ドープSiCを含み、前記第2の非ドープ半導体含有チャネル層はSiを含む、請求項10に記載の半導体構造体。前記nFET仕事関数金属層はシリコン伝導帯端金属を含む、請求項10に記載の半導体構造体。前記シリコン伝導帯端金属は、Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Ni、In、Lu、Sm、V、Zr、Ga、Mg、Gd、TiAl、又はこれらの合金を含む、請求項16に記載の半導体構造体。半導体構造体100を製造する方法であって、その上部領域内に配置されたウェル領域12Bを有する半導体基板12を準備することと、前記ウェル領域の上に半導体材料スタック14を形成することであって、前記半導体材料スタックは、下から上に、半導体含有バッファ層15及び非ドープ半導体含有チャネル層16を含み、前記半導体材料スタックの前記半導体含有バッファ層15は前記ウェル領域の上面上に直接配置される、形成することと、前記非ドープ半導体含有チャネル層16の上面上に直接ゲート材料スタック18を形成することであって、前記ゲート材料スタックは、下から上に、高kゲート誘電体層20、仕事関数金属層22及びポリシリコン層24を含む、形成することと、を含む方法。前記ウェル領域は、前記基板の前記上部領域内に5×1019原子/cm3を上回る濃度でn型ドーパントを導入することによって形成される、請求項18に記載の方法。前記半導体材料スタックを形成することは、非ドープSi層を前記半導体含有バッファ層としてエピタキシャルに成長させることと、SiGe合金層を前記非ドープ半導体含有チャネル層としてエピタキシャルに成長させることとを含む、請求項18に記載の方法。前記ゲート材料スタックを形成することは、pFET仕事関数金属層を前記仕事関数金属層として選択し、堆積させることを含み、前記pFET仕事関数金属層はシリコン価電子帯端金属である、請求項18に記載の方法。前記ウェル領域は、前記基板の前記上部領域内に5×1018原子/cm3を上回る濃度でp型ドーパントを導入することによって形成される、請求項18に記載の方法。前記半導体材料スタックを形成することは、非ドープ又はp型ドープSiC層を前記半導体含有バッファ層としてエピタキシャルに成長させることと、Si層を前記非ドープ半導体含有チャネル層としてエピタキシャルに成長させることとを含む、請求項18に記載の方法。前記ゲート材料スタックを形成することは、nFET仕事関数金属層を前記仕事関数金属層として選択し、堆積させることを含み、前記nFET仕事関数金属層はシリコン伝導帯端金属である、請求項18に記載の方法。前記半導体基板の上部領域内に配置された別のウェル領域を準備することと、前記別のウェル領域の上に別の半導体材料スタックを形成することであって、前記別の半導体材料スタックは、下から上に、別の半導体含有バッファ層及び別の非ドープ半導体含有チャネル層を含み、前記別の半導体材料スタックの前記別の半導体含有バッファ層は前記別のウェル領域の上面上に直接配置される、形成することと、前記別の非ドープ半導体チャネル層の上面上に直接別のゲート材料スタックを形成することであって、前記別のゲート材料スタックは、下から上に、別の高kゲート誘電体層、別の仕事関数金属層及び別のポリシリコン層を含む、形成することと、をさらに含む、請求項18に記載の方法。半導体デバイスを縮小scalingし続けるために、高k/金属ゲートスタックを用いて、ゲート誘電体層の有効厚及びゲート漏れを低減させてきた。しかしながら、高性能の相補型金属酸化膜半導体CMOS用途の懸念事項は、より高い閾値電圧Vt望ましくない金属ゲート仕事関数に起因する及びより高い容量である。上記の懸念事項は、特に、安定した帯端bandedge金属ゲートが現在利用可能でないp型FETにおいては一般的である。本開示は、高k/金属ゲートスタックが半導体基板上に配置された、少なくとも1つの電界効果トランジスタFETを含む半導体構造体を提供する。本開示において提供されるFETは、所望の閾値電圧値を有し、短チャネル制御が改善され、反転キャリア移動度が改善され、外部抵抗が低減される。本開示はまた、そのような半導体構造体を形成する方法を提供する。例えば、本開示の実施形態において、ミッドギャップ仕事関数のゲートスタック、SiGeチャネル及び超急峻レトログレードウェルsupersteepretrogradewell、SSRWによって、所望のpFET閾値電圧が達成される。特に、SiGeチャネルVtシフトは約300mV及びSSRWVtシフトは、短チャネル効果を低下させずに、約200mVを用いることにより、ミッドギャップ金属ゲート高kpFETにおいて、閾値電圧が中心に置かれる。閾値電圧を中心に置くために、SiGeチャネルにおいてドーピングもカウンタードーピングも必要とせず、そのため、Vtの変動が低減され、反転キャリア移動度が増大し、外部抵抗が低減される。本出願人らは、ミッドギャップ仕事関数ゲートスタック、SiGeチャネル及びSSRWの組み合わせを用いて、pFETの所望の閾値電圧を達成できることを明らかにした。本出願人らはさらに、ミッドギャップ仕事関数ゲートスタック、SiGeチャネル及びSSRWのうちの1つだけを用いる場合、pFETについての所望の閾値電圧を達成するのが困難であることを明らかにした。本出願人らはまた、ミッドギャップ仕事関数ゲートスタック、SiGeチャネル及びSSRWのうちの2つの組み合わせを用いる場合、pFETについての所望の閾値電圧を達成するのが困難であることも明らかにした。nFETについても同様に、本開示において同様の達成をもたらすことができる。本開示の一態様において、半導体構造体が、その上部領域内に配置されたウェル領域を有する半導体基板を含む。ウェル領域上に、半導体材料スタックが配置される。半導体材料スタックは、下から上に、半導体含有バッファ層及び非ドープ半導体含有チャネル層を含み、半導体材料スタックの半導体含有バッファ層は、ウェル領域の上面上に直接配置される。この構造体はまた、非ドープ半導体含有チャネル層の上面上に直接配置されたゲート材料スタックも含む。本開示において用いられるゲート材料スタックは、下から上に、高kゲート誘電体層、仕事関数金属層及びポリシリコン層を含む。本開示において、バッファ層は、SiGeチャネルpFETにおいては非ドープシリコン層、又は、SiチャネルnFET若しくはSiGeチャネルpFETにおいてはSiC層とすることができる。SiCバッファ層の場合、これはドープされても、又は非ドープであってもよい。バッファ層の目的は、ウェルから非ドープ半導体含有チャネル層内に不純物原子が拡散するのを防止する/低減させることである。本開示の別の実施形態において、少なくとも1つのpFETデバイス領域及び少なくとも1つのnFETデバイス領域が内部に配置された半導体基板を含む半導体構造体が提供される。少なくとも1つのpFETデバイス領域は、半導体基板の上部領域内に配置されたnウェル領域と、下から上に、第1の半導体含有バッファ層及び第1の非ドープ半導体含有チャネル層を含む第1の半導体材料スタックであって、第1の半導体材料スタックの第1の半導体含有バッファ層はnウェル領域の上面上に直接配置される第1の半導体材料スタックと、第1の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第1の高kゲート誘電体層、pFET仕事関数金属層及び第1のポリシリコン層を含むpFETゲート材料スタックとを含む。少なくとも1つのnFETデバイス領域は、半導体基板の別の上部領域内に配置されたpウェル領域と、下から上に、第2の半導体含有バッファ層及び第2の非ドープ半導体含有チャネル層を含む第2の半導体材料スタックであって、第2の半導体材料スタックの第2の半導体含有バッファ層はpウェル領域の上面上に直接配置される第2の半導体材料スタックと、第2の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第2の高kゲート誘電体層、nFET仕事関数金属層及び第2のポリシリコン層を含むnFETゲート材料スタックとを含む。上記の構造体に加えて、本出願はまた、それらを製造する方法も提供する。本明細書で提供される方法は、その上部領域内に配置されたウェル領域を有する半導体基板を準備することを含む。ウェル領域の上に、半導体材料スタックが形成される。形成される半導体材料スタックは、下から上に、半導体含有バッファ層及び非ドープ半導体含有チャネル層を含み、ここで、半導体材料スタックの半導体含有バッファ層は、ウェル領域の上面上に直接配置される。ゲート材料スタックが、非ドープ半導体含有チャネル層の上面上に直接形成される。ゲート材料スタックは、下から上に、高kゲート誘電体層、仕事関数金属層及びポリシリコン層を含む。ここで、以下の説明及び本出願に添付の図面を参照することにより、高k/金属ゲートスタックが半導体基板上に配置され、所望の閾値電圧値を有し、短チャネル制御が改善され、反転キャリア移動度が改善され、外部抵抗が低減された、少なくとも1つの電界効果トランジスタFETを含む半導体構造体、並びにその製造方法を提供する本発明をより詳細に説明する。図面は単なる例示の目的で提供されるものであり、一定の縮尺で描かれていないことに留意されたい。以下の説明において、本開示を説明するように、特定の構造体、コンポーネント、材料、寸法、処理ステップ及び技術といった、多くの具体的な詳細が記載される。しかしながら、当業者であれば、これらの具体的な詳細がなくても本開示の種々の実施形態を実施できることを認識するであろう。他の例においては、周知の構造体又は処理ステップは、本開示の種々の実施形態を曖昧にしないように、詳細には説明されていない。層、領域又は基板としての要素が、別の要素上にon又はの上方にover存在するものとして言及されるときは、その要素は、他方の要素の上に直接存在することができることも、間に介在する要素が存在してもよいことも、理解されるであろう。対照的に、要素が、別の要素上に直接directlyon又は、の上方に直接directlyover存在しているものとして言及されるときには、間に介在する要素は存在しない。要素が、別の要素に接続されるconnected又は結合されるcoupledものとして言及されるときには、その要素は、他の要素に直接的に接続若しくは結合することができることも、間に介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が、別の要素に直接接続されるdirectlyconnected又は直接結合されるdirectlycoupledものとして言及されるときには、間に介在する要素は存在しない。図1を参照すると、本開示の実施形態に従って用いることができる初期構造体10が示される。図1に示す初期構造体10は、ウェル領域12Bが半導体基板12の上部領域内に配置された半導体基板12を含む。ウェル領域12Bは、半導体材料で構成される半導体基板12の下部領域12Aの上に存在する。本開示において用いることができる半導体基板12ウェル領域12Bを除いたとして、バルク基板、絶縁体オンインシュレータSOI基板、又はハイブリッド配向半導体基板を挙げることができる。バルク半導体基板が半導体基板12として用いられる場合、バルク半導体基板は、これらに限定されるものではないが、Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP又は他の同様のIII/V族化合物半導体を含む、いずれかの半導体材料で構成される。これらの半導体材料の多層をバルク半導体の半導体材料として用いることもできる。一実施形態において、バルク半導体基板はSiで構成される。SOI基板が半導体基板12として用いられる場合、SOI基板は、ハンドル基板、ハンドル基板の上面上に配置された埋込み絶縁層、及び埋込み絶縁層の上面上に配置された半導体層を含む。SOI基板のハンドル基板及び半導体層は同じ又は異なる半導体材料を含むことができる。半導体という用語は、ハンドル基板及び半導体層の半導体材料に関連して本明細書で用いられる場合、例えば、Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP又は他の同様のIII/V族化合物半導体を含む、いずれかの半導体材料を意味する。これらの半導体材料の多層をハンドル基板及び半導体層の半導体材料として用いることもできる。一実施形態において、ハンドル基板及び半導体層は両方ともSiで構成される。ハンドル基板及び半導体層は、同じ又は異なる結晶配向を有することができる。例えば、ハンドル基板及び/又は半導体層の結晶配向は、{100}、{110}、又は{111}とすることができる。これらの具体的に示したものに加えて、本開示において他の結晶配向を用いることもできる。SOI基板のハンドル基板及び/又は半導体層は、単結晶半導体材料、多結晶材料、又は非晶質材料とすることができる。典型的には、少なくとも半導体層は単結晶半導体材料である。SOI基板の埋込み絶縁層は、結晶又は非結晶酸化物若しくは窒化物とすることができる。一実施形態において、埋込み絶縁層は酸化物である。埋込み絶縁層は連続的であってもよく、又は不連続であってもよい。不連続な埋込み絶縁領域が存在する場合、この絶縁領域は、半導体材料で囲まれた隔離されたアイランドとして存在する。SOI基板は、例えば、SIMOXseparationbyionimplantationofoxygen、酸素イオン注入による分離又は層転写を含む標準的プロセスを用いて形成することができる。層転写プロセスを用いる場合、2つの半導体ウェハを互いに接合することに続いて随意的な薄層化ステップを行うことができる。随意的な薄層化ステップは、半導体層の厚さを、より望ましい厚さを有する層に低減させる。SOI基板の半導体層の厚さは、典型的には、100Åから1000Åまでであり、500Åから700Åまでの厚さがより典型的である。半導体層の厚さが上記の範囲のうちの1つに入らない場合、例えば、平坦化又はエッチングなどの薄層化ステップを用いて、半導体層の厚さを上記の範囲のうちの1つに入る値に低減させることができる。SOI基板の埋込み絶縁層は、典型的には、10Åから2000Åまでの厚さを有し、1000Åから1500Åまでの厚さがより典型的である。SOI基板のハンドル基板の厚さは、本開示には重要でない。幾つかの他の実施形態においては、異なる結晶配向の異なる表面領域を有するハイブリッド半導体基板を半導体基板12として用いることができる。ハイブリッド基板を用いる場合、nFETは、典型的には、100結晶面上に形成され、pFETは、典型的には、110結晶面上に形成される。ハイブリッド基板は、当技術分野において周知の技術によって形成することができる。例えば、各々の内容全体を引用により本明細書に組み入れる特許文献1、特許文献22005年6月2日出願及び特許文献3を参照されたい。用いられる基板の型を選択した後、ウェル領域12Bが、半導体基板12の上部領域内に形成される。ウェル領域12Bは、イオン注入、気相ドーピング、及び、基板上に形成され、外方拡散プロセス後に除去される、ドーパントを含む犠牲層からの外方拡散のうちの1つによって形成することができる。一実施形態において、ウェル領域を形成する際に、イオン注入が用いられる。本開示において形成されるウェル領域12Bは、n型ドーパント即ち、例えばP及びAsのような、元素周期表のVA族からの元素又はp型ドーパント即ち、例えばB、Al及びInのような、元素周期表のIIIA族からの元素を含むことができる。ウェル領域12B内に存在するドーパントの型は、その上に作製されるデバイスの型によって決まる。例えば、pFETデバイスがウェル領域12Bの上に形成される場合、n型ドーパントが半導体基板12の上部領域内に組み込まれる。別の例において、nFETデバイスがウェル領域12Bの上に形成される場合、p型ドーパントが半導体基板12の上部領域内に組み込まれる。半導体基板12の上部領域内に形成されるウェル領域12Bは、1×1018原子/cm3又はそれより大きいドーピング濃度を有する。より特定的には、半導体基板12の上部領域内に形成されるウェル領域12Bは、5×1018原子/cm3から2×1019原子/cm3までのドーピング濃度を有する。本開示の幾つかの実施形態において、ウェル注入後にアニールプロセスを適用して、エピタキシプロセスの前に結晶損傷を修復し、半導体含有バッファ層及び非ドープ半導体含有チャネル層を成長させることができる。本開示の幾つかの実施形態において、プロセスのこの時点で又はウェル領域の形成前に、半導体基板12内に分離領域を形成することができる。本開示の別の実施形態においては、基板12の上に半導体材料スタックを形成した後、構造体内に分離領域を形成することができる。後者の手法は、半導体材料スタックが分離領域によって妨げられない均一なウェル領域上にエピタキシャル成長されるため、より良好な半導体材料スタック品質をもたらし得る。明確にするために、本開示の図1-図6内に、少なくとも1つの分離領域は示されないいつ分離領域が形成されるかにかかわらず、少なくとも1つの分離領域は、トレンチ分離領域又は電界酸化物分離領域とすることができる。トレンチ分離領域は、当業者には周知の通常のトレンチ分離プロセスを用いて形成することができる。例えば、トレンチ分離領域を形成する際に、リソグラフィ、エッチング、及び、酸化物などのトレンチ誘電体でのトレンチの充填を用いることができる。随意的に、トレンチ充填の前にトレンチ内にライナを形成することができ、トレンチ充填後に緻密化ステップを行うことができ、トレンチ充填後に、平坦化プロセスを行うこともできる。いわゆるシリコンプロセスの局部酸化法を用いて、電界酸化物分離領域を形成することもできる。少なくとも1つの分離領域は、典型的には、隣接するゲートが逆の導電性、即ち、nFET及びpFETを有するときに必要とされる、隣接するゲート領域間の分離をもたらすことに留意されたい。従って、少なくとも1つの分離領域が、pFETデバイス領域からnFETデバイス領域を分離する。以下でより詳細に説明される図7は、内部に分離領域103を含む構造体を示す。図2を参照すると、半導体基板12のウェル領域12Bの上に半導体材料スタック14を形成した後の図1の構造体が示される。半導体材料スタック14は、下から上に、半導体含有バッファ層15及び非ドープ半導体含有チャネル層16を含む。図示するように、半導体含有バッファ層15は、ウェル領域12Bの上面上に配置されてこれと直接接触し、非ドープ半導体含有チャネル層16は半導体含有バッファ層15の上面上に配置されてこれと直接接触する。半導体材料スタックは非ドープ半導体含有チャネル層16から成り、ウェル領域12Bは高濃度にドープされているので、ドーパント濃度がウェル領域12B内で高く、かつ、非ドープ半導体含有チャネル層16内の低ドーパント濃度まで減少する、ドーパントプロファイルが存在するため、上述のウェル領域12Bは、超急峻レトログレードウェルと呼ぶことができる。また、薄い半導体含有バッファ層を横切るドーパント濃度の変化は非常に急峻である。急峻とは、5nm/decadeより急峻なドーパント勾配を意味する。用いられる半導体含有バッファ層15は、ウェル領域12Bから非ドープ半導体含有チャネル領域へのドーパントの拡散を遅らせるいずれかの半導体材料である。従って、半導体含有バッファ層15はまた、本明細書では、ドーパント拡散障壁、即ち半導体含有障壁層と呼ぶこともできる。従って、用いられる半導体材料の型は、ドーパントの型、即ち、ウェル領域12B内に存在するn型ドーパント又はp型ドーパントによって変化し、それによって決まる。一実施形態において、pFETデバイスが形成され、ウェル領域12Bがヒ素などのn型ドーパントを含むとき、非ドープシリコンSiを半導体含有バッファ層15として用いることができる。別の実施形態において、nFETデバイスが形成され、ウェル領域12Bがホウ素などのp型ドーパントを含むとき、炭化シリコンSiCを半導体含有バッファ層15として用いることができる。SiCバッファ層は、非ドープとすることができ、又はp型ドーパントでドープすることもできる。一実施形態においては、エピタキシャル成長プロセス中に、バッファ層内にインサイチュinsituでp型ドーパントを導入することができる。別の実施形態においては、当業者には周知のイオン注入及び/又は気相ドーピングなどの技術を用いて、半導体含有バッファ層15をエピタキシャル成長させた後、p型ドーパントを導入することができる。SiCバッファ層内のp型ドーパントの濃度は、典型的には、5×1018原子/cm3から2×1019原子/cm3までである。SiCが半導体含有バッファ層15として用いられる実施形態においては、炭化シリコン合金内の炭素の原子濃度は、0.1から5までの間の一定値とすることができ、典型的には、0.5から2までである。代替的に、炭化シリコン合金内の炭素の原子濃度は、垂直方向に勾配を付けることができる。いずれかの周知の半導体含有前駆物質を用いることができるいずれかの通常のエピタキシャル成長プロセスを用いて、半導体含有バッファ層15が形成される。半導体含有バッファ層15を形成するのにエピタキシが用いられるので、層15は、下にある基板12のものと同じ結晶配向を有する単結晶半導体材料となる。半導体含有バッファ層15の厚さは、典型的には、2nmから20nmまでであり、5nmから10nmまでの厚さがより典型的である。半導体含有バッファ層15が、下にあるウェル領域12Bから非ドープ半導体含有チャネル層16内へのドーパントの拡散を遅らせる能力を維持する限り、他の厚さを用いることもできる。用いられる非ドープ半導体含有チャネル層16は、デバイスチャネルとして機能し、その上に形成されるデバイスの閾値電圧の調節を助けることができる、いずれかの半導体材料である。従って、非ドープ半導体含有チャネル層16として用いられる半導体材料の型は変化する。一実施形態において、pFETデバイスが形成されるとき、シリコンゲルマニウムSiGe合金を非ドープ半導体含有チャネル層16として用いることができる。別の実施形態において、nFETデバイスが形成されるとき、シリコンSiを非ドープ半導体含有チャネル層16として用いることができる。いずれかの周知の半導体含有前駆物質を用いることができるいずれかの通常のエピタキシャル成長プロセスを用いて、非ドープ半導体含有チャネル層16が形成される。非ドープ半導体含有チャネル層16を形成するのにエピタキシが用いられるので、層16は、下にある基板12のものと同じ結晶配向を有する単結晶半導体材料となる。非ドープ半導体含有チャネル層16の厚さは、典型的には、2nmから20nmまでであり、5nmから10nmまでの厚さがより典型的である。本開示においては他の厚さを用いることもできる。SiGeが非ドープ半導体含有チャネル層16として用いられる実施形態において、シリコンゲルマニウム合金内のゲルマニウムの原子濃度は、20から50までの間、典型的には、30から40までの一定値とすることができる。代替的に、シリコンゲルマニウム合金内のゲルマニウムの原子濃度は、垂直方向に勾配を付けることができる。例えば、シリコンゲルマニウム合金層内のゲルマニウムの原子濃度は、半導体含有バッファ層15とシリコンゲルマニウム合金の間の界面からの距離とともに徐々に増加し、平坦域を含むことも又は含まないこともあるピークに達し、次に、ひとたび距離がピーク及び/又は平坦域を超えて増加すると、半導体含有バッファ層15とシリコンゲルマニウム合金との間の界面からの距離とともに減少する。厚さ及びゲルマニウム原子濃度プロファイルは、ゲルマニウム原子濃度プロファイルが一定であっても又は勾配が付けられていても、非ドープ半導体含有チャネル層16の全体が単結晶のままであるように選択され、歪み緩和に起因する欠陥密度は無視できるレベルである、即ち、半導体材料スタック14内、特に非ドープ半導体含有チャネル層16内の電荷キャリア移動度に悪影響を与える程には重要でない。図3を参照すると、半導体材料スタック14の上面上、即ち、非ドープ半導体含有チャネル層16の上にゲート材料スタック18を形成した後の図2の構造体が示される。ゲート材料スタック18は、下から上に、高kゲート誘電体層20、仕事関数金属層22及びポリシリコン層24を含む。ゲート材料スタック18の高kゲート誘電体層20は、例えば3.9など、酸化シリコンの誘電率より大きい誘電率を有する、いずれかの誘電体材料を含む。典型的には、高kゲート誘電体層20は、4.0より大きい誘電率を有し、8.0より大きい誘電率がさらにより典型的である。高kゲート誘電体層20として用いることができる例示的な高k誘電体材料として、これらに限定されるものではないが、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、これらのシリケート、及びこれらの合金が挙げられる。一実施形態において、HfO2などのHf含有高k材料が、高kゲート誘電体層20として用いられる。これらの高k材料の多層スタックを高kゲート誘電体層20として用いることもできる。各々のxの値は独立に0.5から3までであり、各々のyの値は独立に0から2までである。高kゲート誘電体層20の厚さは、それを形成するのに用いられる技術に応じて変化し得る。しかしながら、典型的には、高kゲート誘電体層20は、0.5nmから10nmまでの厚さを有し、1.0nmから5nmまでの厚さがさらにより典型的である。用いられる高kゲート誘電体層20は、1nm又はそれより薄い有効酸化物厚を有することができる。高kゲート誘電体層20は、例えば、化学気相堆積CVD、物理気相堆積PVD、分子ビーム堆積MBD、パルスレーザ堆積PLD、液体ミスト化学堆積LSMCD、原子層堆積ALD、及び他の同様の堆積プロセスを含む、当技術分野において周知の方法によって形成することができる。仕事関数金属層22は、仕事関数を有する金属を含む。仕事関数金属層22の金属は、後に形成されるトランジスタの性能を最適にするように選択される。一実施形態において、仕事関数金属層22は、Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN、及びこれらの合金などのシリコン価電子帯端金属を含む。シリコン価電子帯端金属は、シリコンの伝導帯端に対応する仕事関数、即ち4.00eVよりも、シリコンの価電子帯端に対応する仕事関数、即ち5.10eVに近い仕事関数を有する金属である。従って、シリコン価電子帯端金属は、4.55eVより大きい仕事関数を有する。例えば、仕事関数金属層22は、TiNの層とすることができる。そのような仕事関数金属は、典型的には、pFETデバイスと共に用いるのに適している。別の実施形態において、仕事関数金属層22は、Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、及びTiAl、並びにこれらの合金のような、シリコン伝導帯端金属を含む。シリコン伝導帯端金属は、シリコンの価電子帯端に対応する仕事関数よりもシリコンの伝導帯端に対応する仕事関数に近い仕事関数を有する金属である。従って、シリコン伝導帯端金属は、4.55eVより小さい仕事関数を有する。例えば、仕事関数金属層22は、TiAlの層とすることができる。そのような仕事関数金属は、典型的には、nFETデバイスと共に用いるのに適している。仕事関数金属層22は、例えば、物理気相堆積、化学気相堆積、又は原子層堆積ALDによって形成することができる。典型的には、仕事関数金属層22の厚さは、1nmから30nmまでであり、2nmから10nmまでの厚さがより典型的である。ポリシリコン層24は、例えば、化学気相堆積、プラズマ強化化学気相堆積、化学溶液堆積及び蒸着を含む、いずれかの通常の堆積プロセスを用いて形成することができる。ポリシリコン層24は、堆積プロセス自体の間にインサイチュでドープすることができる。代替的に、イオン注入又は気相ドーピングによって、ポリシリコン層の堆積後にドーパントをポリシリコン層に導入することができる。ポリシリコン層24の厚さは、それを形成するのに用いられる技術に応じて変わり得る。典型的には、ポリシリコン層24は、10nmから100nmまでの厚さを有し、20nmから50nmまでの厚さがより典型的である。図4を参照すると、ゲート材料スタック18をパターン形成して、半導体材料スタック14上に少なくとも1つのパターン形成されたゲートスタック18’を提供した後の図3の構造体が示される。図は単一のパターン形成されたゲートスタックの形成を示すが、本開示は、複数のパターン形成されたゲートスタックを形成する際に用いることもできる。ゲート材料スタック18のパターン形成には、リソグラフィ及びエッチングが含まれる。リソグラフィステップは、初めに、ゲート材料スタック18の上面の上、即ちポリシリコン層24の上面の上にフォトレジスト図示せずを準備することを含む。フォトレジストは、各々が当業者には周知のものである、ポジ型positivetoneフォトレジスト材料、ネガ型negativetoneフォトレジスト材料、又はハイブリッドフォトレジスト材料を含むことができる。フォトレジストは、例えば、スピンオンコーティング、スプレーコーティング、又は蒸着などのいずれかの通常のレジスト堆積プロセスを用いて形成することができる。ゲート材料スタック18の上面上にフォトレジストを塗布した後、フォトレジストを所望の放射パターンに露光し、その後、通常のレジスト現像剤を用いて露光されたレジストを現像する。この結果、ゲート材料スタック18の上にパターン形成されたフォトレジスト図示せずがもたらされる。パターン形成されたフォトレジストは、下にあるゲート材料スタック18の一部の下にある部分を保護し、ゲート材料スタック18の下にある他の部分は露出したままにする。次に、乾式エッチング、湿式エッチング、又はそれらの組み合わせを用いて、下にあるゲート材料スタック18の露出部分がエッチングされる。乾式エッチングとして、反応性イオンエッチング、プラズマエッチング、イオンビームエッチング、又はレーザアブレーションが挙げられる。湿式エッチングには、ゲート材料スタック18の層の少なくとも1つを選択的に除去する化学エッチング液が含まれる。パターン形成されたレジストは、例えばアッシングashingなどの通常のレジスト除去プロセスを用いて、ゲート材料スタック18の層の1つに転写された後ならいつでも、除去することができる。代替的に、パターン形成されたレジストは、ゲート材料スタック18の露出部分の除去中にゲート材料スタックの上に残留し、例えばアッシングなどの通常のレジスト除去プロセスを用いて、ゲート材料スタック18の露出部分を完全に除去した後に、除去することができる。エッチングは、単一のエッチング又は複数のエッチングを含み得るエッチングは、半導体材料スタック14の上面上で停止する。図5を参照すると、少なくとも1つのパターン形成されたゲートスタック18’の側壁上に内側スペーサ26が形成された後、且つ、半導体材料スタック14内に延長領域28が形成された後の図4の構造体が示される。幾つかの実施形態において、内側スペーサ26は、構造体から省略される。存在する場合、内側スペーサ26は、例えば、酸化物、窒化物、酸窒化物及びそれらの多層を含む誘電体材料で構成される。一実施形態において、内側スペーサ26は、例えば、酸化シリコンなどの酸化物で構成される。別の実施形態において、内側スペーサ26は、例えば、窒化シリコンなどの窒化物で構成される。内側スペーサ26は、誘電体層の堆積及びその後のエッチングによって形成することができる。代替的に、内側スペーサ26は、例えば酸化又は窒化などの熱プロセスによって形成することができる。幾つかの実施形態において、内側スペーサ26を形成する際に、上述のプロセスの組み合わせを用いることができる。内側スペーサ26は、その基部から測定された、典型的には3nmから20nmまでの幅を有し、5nmから10nmまでの幅がより典型的である。延長領域28は、本明細書ではソース/ドレイン延長領域とも呼ぶことができ、少なくともパターン形成されたゲートスタック18’及び随意的に内側スペーサ26をイオン注入マスクとして用いるいずれかの周知の拡張イオン注入プロセスを用いて形成することができる。従って、延長領域28は、各々のパターン形成されたゲートスタック18’の設置面積に形成される。拡張イオン注入の後、アニールを用いて、注入された拡張イオンを活性化することができる。幾つかの実施形態においては、延長領域28の活性化は、ソース/ドレイン領域32が形成された後まで遅らせることができる。延長領域28の深さは、イオン注入の条件及び用いられる活性化アニールによって変化し得る。典型的には、延長領域28は、半導体材料スタック14内に、5nmから20nmまでの、その上面から測定された深さに形成される。図6を参照すると、外側スペーサ30を形成した後、且つ、ソース領域及びドレイン領域本明細書では、まとめてソース/ドレイン領域32と呼ぶを半導体材料スタック14内に形成した後の図5の構造体が示される。幾つかの実施形態において、図6に示すように、内側スペーサ26に隣接して、外側スペーサ30を形成することができる。他の実施形態において、外側スペーサ30は、各々のパターン形成されたゲートスタック18’の側壁上に形成することができる。外側スペーサ30は、例えば、酸化物、窒化物、酸窒化物及びそれらの多層を含む誘電体材料で構成され得る。一実施形態において、外側スペーサ30は、例えば、酸化シリコンなどの酸化物で構成される。別の実施形態において、外側スペーサ30は、例えば、窒化シリコンなどの窒化物で構成される。外側スペーサ30は、典型的には、必ずしも常にではないが、内側スペーサ26とは異なる誘電体材料で構成される。外側スペーサ30は、誘電体層の堆積及びその後のエッチングによって形成することができる。代替的に、外側スペーサ30は、例えば、酸化又は窒化などの熱プロセスによって形成することができる。幾つかの実施形態において、外側スペーサ30を形成する際に、上述のプロセスの組み合わせを用いることができる。外側スペーサは、典型的には、その基部から測定された、内側スペーサ26の幅より広い幅を有する。典型的には、外側スペーサ30は、10nmから50nmまでの幅を有し、15nmから30nmまでの幅がより典型的である。ソース/ドレイン領域32は、少なくともパターン形成されたゲートスタック18’、随意的に内側スペーサ26及び外側スペーサ30をイオン注入マスクとして用いるいずれかの周知のソース/ドレインイオン注入プロセスを用いて形成することができる。従って、ソース/ドレイン領域32は、各々のパターン形成されたゲートスタック18’の設置面積に形成される。ソース/ドレインイオン注入の後、アニールを用いて、注入されたドーパントイオンを活性化することができる。延長領域28のものよりもずっと深い、ソース/ドレイン領域32の深さは、イオン注入の条件及び用いられる活性化アニールによって変化し得る。典型的には、ソース/ドレイン領域32は、半導体材料スタック14と共に、典型的には、ウェル領域12Bの上部内に形成される。材料スタック14の上面から測定されるソース/ドレイン領域32の深さは、典型的には、20nmから100nmまでである。幾つかの実施形態においては、ここで、半導体材料スタック14の上に金属半導体合金を形成することができるいずれかのプロセスを用いて、金属半導体合金コンタクトを形成することができる。一実施形態において、金属半導体合金コンタクトは、シリサイドプロセスを用いて形成することができる。シリサイドプロセスは、外側スペーサ30の外縁部に自己整合することができる。シリサイドプロセスは、半導体材料と反応したときに金属半導体合金を形成することができる金属を形成することを含む。金属半導体合金コンタクトを形成する際に用いられる金属は、これらに限定されるものではないが、タンタル、チタン、タングステン、ルテニウム、コバルト、ニッケル、又はこれらの材料のいずれかの適切な組み合わせを含むことができる。金属の上に、窒化チタン又は窒化タンタルのような拡散障壁を形成することができる。アニールを実施して、金属と下にある半導体材料との間の反応を生じさせ、金属半導体合金領域を形成する。典型的には、アニールは、少なくとも250°C又はそれより高い温度で実施される。単一のアニールステップ又は複数のアニールステップを用いることができる。アニールを実施した後、あらゆる反応しなかった金属及び随意的な拡散障壁を除去する。幾つかの実施形態において、本開示のこのステップ中に、パターン形成されたゲートスタック18’上に直接、金属半導体合金コンタクトを形成することができる。本開示の幾つかの実施形態において、通常のブロックマスク技術と共に上記の処理ステップを用いて、例えば図7に示されようなCMOS構造体100を形成することができる。図7に示す構造体100は、分離領域103によって分離された少なくとも1つのpFETデバイス領域102及び少なくとも1つのnFETデバイス領域を有する半導体基板12を含む。半導体基板12は、半導体材料で構成される下部領域12Aと、上部ウェル領域とを含む。少なくとも1つのpFETデバイス領域102内のウェル領域は106と表記され、少なくとも1つのnFETデバイス領域104内のウェル領域は106’と表記される。ウェル領域106及び106’は、ウェル領域12Bに関して上述したように作製される。少なくとも1つのpFETデバイス領域102内のウェル領域106はn型ドーパントを内部に含み、少なくとも1つのnFETデバイス領域104内のウェル領域106’はp型ドーパントを内部に含むことが留意される。他のデバイス領域内にウェル領域を形成する間、デバイス領域の1つを選択的にブロックするためのブロックマスクを用いて、異なる導電性のウェル領域106及び106’を形成することができる。図7に示される構造体100はまた、少なくとも1つのpFETデバイス領域102内に配置された少なくとも1つのpFET108と、少なくとも1つのnFETデバイス領域104内に配置された少なくとも1つのnFET110とを含む。各々のFET、即ちpFET108及びnFET110は、高kゲート誘電体層112及び112’と表記される、仕事関数金属層114及び114’と表記される、及びポリシリコン層116及び116’と表記されるを含む。少なくとも1つのpFET108の高kゲート誘電体層112は、少なくとも1つのnFET110の高kゲート誘電体層112’と同じであっても又は異なってもよい。ブロックマスク技術を用いて、異なる高kゲート誘電体層を達成することができる。高kゲート誘電体層112、112’は、高kゲート誘電体層20に関して上述した高k材料のうちの1つを含むことができる。また、高kゲート誘電体層112、112’は、高kゲート誘電体層20に関して上述したように作製し、そのような厚さを有することができる。少なくとも1つのpFET108内に含まれる仕事関数金属層114は、pFETデバイスと共に用いるのに適した、仕事関数金属層22に関して上述した仕事関数金属のうちの1つを含む。同様に、少なくとも1つのnFET110内に含まれる仕事関数金属層114’は、nFETデバイスと共に用いるのに適した、仕事関数金属層22に関して上述した仕事関数金属のうちの1つを含む。仕事関数金属層114及び114’は、仕事関数金属層22に関して上述したプロセスのうちの1つを用いて形成することができる。また、仕事関数金属層114及び114’は、仕事関数金属層22に関して上述した範囲内の厚さを有することができる。再び、仕事関数金属層114及び114’を形成する際に、ブロックマスク技術を用いることができる。ポリシリコン層116、116’は、ポリシリコン層24に関して上述したように形成し、そのような厚さを有することができる。ポリシリコン層116は、内部に存在するドーパントの型に関してポリシリコン層116’と同じであっても又は異なってもよい。例えば、ポリシリコン層116は典型的にはp型ドーパントを含み、ポリシリコン層116’は典型的にはn型ドーパントを含む。再び、ポリシリコン層116、116’を形成する際に、ブロックマスク技術を用いることができる。他の実施形態において、ポリシリコン層116及び116’の両方をp型ドーパント又はn型ドーパントによってドープすることができる。図7に示される各々のFETはまた、上述のように形成され、そのような材料を含む内部スペーサ26及び外部スペーサ30を含む。半導体材料スタック118上に少なくとも1つのpFET108が配置され、半導体材料スタック118’の上に少なくとも1つのnFET110が配置される。半導体材料スタック118は、下から上に、非ドープ半導体含有典型的にはSiバッファ層120及び非ドープ半導体含有典型的にはSiGe合金チャネル層122を含む。半導体材料スタック118’は、下から上に、非ドープ又はドープ半導体含有典型的にはSiCバッファ層120’及び非ドープ半導体含有典型的にはSiチャネル層122’を含む。半導体材料スタック118、118’は、半導体材料スタック14に関して上述したのと同じ技術を用いて作製することができる。図7に示される構造体はまた、ソース/ドレイン延長領域24及びソース/ドレイン領域32を形成するのに上述したのと同じ技術を用いて形成される、ソース/ドレイン延長領域124、124’及びソース/ドレイン領域126、126’を含む。ソース/ドレイン延長領域124/124’及びソース/ドレイン領域126/126’は、内部に作製されるデバイスの型に適するようにドープされる。本開示は、その種々の実施形態に関して特に示され、説明されたが、当業者であれば、本開示の趣旨及び範囲から逸脱することなく、形態及び細部における上記及びその他の変更を行い得ることを理解するであろう。従って、本開示は、説明され、示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図される。