"3又は3以上の所定の複数をNで表わし、第1の所定の自然数をFで表わしたときに、第1電位から第N電位まで番号順に電位が高くなって行き、第1数値から第N数値まで番号順に数値が上がって行く又は下がって行くN個の数値と互いに番号順に1対1ずつ対応すると定義されたN個の電位を供給する第1電位供給手段~第N電位供給手段と、N進法、F桁表示の数値と対応づけられ、桁ごとに分割されたF個の入力信号と、前記N個の電位それぞれを基準にしたプラス側しきい値電位またはマイナス側しきい値電位に基づいて前記F個の入力信号の各電位に対応する各数値が前記第1数値から前記第N数値までの数値に該当するかどうかをその数値ごとにその桁ごとに識別し、その識別結果を識別出力信号にして1つずつ出力する1桁目~F桁目の第1数値識別手段~第N数値識別手段と、その数値識別手段ごとにその識別出力信号を共通の基準電位を基準にした信号に変換し、その変換結果を変換出力信号にして1つずつ出力する1桁目~F桁目の第1信号変換手段~第N信号変換手段と、その桁ごとにN個の前記変換出力信号のうち1つを取り出して組み合わせたF個の前記変換出力信号の組合せを互いに異なる組合せにしてNのF乗組つくり、その組ごとにそのF個の変換出力信号すべてが該当すると示しているかどうかを前記基準電位を基準にして判断し、その判断結果を判断出力信号にして1つずつ出力する第1該当判断手段~第NのF乗該当判断手段を有することを特徴とする多値デコーディング手段。前記第1数値~前記第N数値が順々に数値0~数値N-1であることを特徴とする請求項1記載の多値デコーディング手段。前記第1該当判断手段~前記第NのF乗該当判断手段それぞれがF入力2値のAND回路またはNAND回路であることを特徴とする請求項1又は2記載の多値デコーディング手段。前記第1該当判断手段~前記第NのF乗該当判断手段が全部無く、これらのうち所定数しか無いことを特徴とする請求項1、2又は3記載の多値デコーディング手段。第2の所定の自然数をGで表わしたときに、請求項1、2、3又は4記載の多値デコーディング手段を多値アドレスデコーダとして使用し、前記N進法、F桁表示の数値をアドレスとして扱い、全前記判断出力信号を同数の選択信号として伝送する同数の選択信号伝送手段を設け、データ信号を伝送するデータ信号伝送手段とそのすべての一端が前記データ信号伝送手段に接続され、各前記選択信号によって1つずつオン駆動される、それら選択信号と同数の選択スイッチング手段の組合せをG組設け、各前記選択スイッチング手段の他端にその記憶内容を前記第1電位~前記第N電位の1電位に対応させて記憶し、そこから読出し信号を出力する出力手段を持つ多値記憶手段を1つずつその出力手段のところで接続したことを特徴とする多値記憶回路。そのFをFxで表わした請求項1、2、3又は4記載の多値デコーディング手段を第1多値アドレスデコーダとして使用し、そのFをFyで表わした請求項1、2、3又は4記載の多値デコーディング手段を第2多値アドレスデコーダとして使用し、前者の前記N進法、Fx桁表示の数値をアドレスとして扱い、後者の前記N進法、Fy桁表示の数値をアドレスとして扱い、前者のすべての前記判断出力信号を同数の第1選択信号として伝送する同数の第1選択信号伝送手段を設け、後者のすべての前記判断出力信号を同数の第2選択信号として伝送する同数の第2選択信号伝送手段を設け、データ信号を伝送するデータ信号伝送手段にそのすべての一端が接続され、前記第1選択信号1つずつと前記第2選択信号1つずつの組合せによって1つずつオン駆動される、両前記選択信号の総数同士の積と同数の選択スイッチング手段を設け、各前記選択スイッチング手段の他端にその記憶内容を前記第1電位~前記第N電位の1電位に対応させて記憶し、そこから読出し信号を出力する出力手段を持つ多値記憶手段を1つずつその出力手段のところで接続したことを特徴とする多値記憶回路。そのFをFxで表わした請求項1、2、3又は4記載の多値デコーディング手段を第1多値アドレスデコーダとして使用し、そのFをFyで表わした請求項1、2、3又は4記載の多値デコーディング手段を第2多値アドレスデコーダとして使用し、前者の前記N進法、Fx桁表示の数値をアドレスとして扱い、後者の前記N進法、Fy桁表示の数値をアドレスとして扱い、前者のすべての前記判断出力信号を同数の第1選択信号として伝送する同数の第1選択信号伝送手段を設け、後者のすべての前記判断出力信号を同数の第2選択信号として伝送する同数の第2選択信号伝送手段を設け、各前記第1選択信号によって1つずつオン駆動される、それら第1選択信号と同数の第1選択スイッチング手段の組合せをそれら第2選択信号と同数設け、すべての前記第1選択スイッチング手段の一端をデータ信号を伝送するデータ信号伝送手段に接続し、その組合せごとに違う前記第2選択信号を選び、その組の各前記第1選択スイッチング手段の他端にその選んだ第2選択信号によって同時にオン駆動される、それら第1選択信号と同数の第2選択スイッチング手段を1つずつその第2選択スイッチング手段の一端のところで接続し、各前記第2選択スイッチング手段の他端にその記憶内容を前記第1電位~前記第N電位の1電位に対応させて記憶し、そこから読出し信号を出力する出力手段を持つ多値記憶手段を1つずつその出力手段の所で接続したことを特徴とする多値記憶回路。請求項5記載の多値記憶回路において、F個の前記入力信号と1対1ずつ対応するF個の多値同期式ラッチ手段が有って、各前記入力信号を対応する前記多値同期式ラッチ手段を介して前記多値デコーディング手段に入力させ、1つの入力情報又は複数の入力情報を組み合わせた組合せ入力情報が示す入力内容を前記N進法、F桁表示の数値と対応させ、その入力内容ごとに対応する前記N進法、F桁表示の数値が示すアドレスが指定する前記多値記憶手段G個にその入力内容に対応する、1つの出力情報又は複数の出力情報を組み合わせた組合せ出力情報の出力内容を記憶させておくことを特徴する多値情報処理手段。第2の所定の自然数をGで表わしたときに、各前記入力信号とFxとFyが同しG個の請求項6又は7記載の多値記憶回路を使い、FxFy個の前記入力信号と1対1ずつ対応するFxFy個の多値同期式ラッチ手段が有って、各前記入力信号を対応する前記多値同期式ラッチ手段を介してその入力信号の前記多値デコーディング手段に入力させ、1つの入力情報又は複数の入力情報を組み合わせた組合せ入力情報が示す入力内容を前記N進法、FxFy桁表示の数値と対応させ、その入力内容ごとに対応する前記N進法、FxFy桁表示の数値が示すアドレスが指定する前記多値記憶手段G個にその入力内容に対応する、1つの出力情報又は複数の出力情報を組み合わせた組合せ出力情報の出力内容を記憶させておくことを特徴する多値情報処理手段。3又は3以上の所定の複数をNで表わしたときに、第1電位から第N電位まで番号順に電位が高くなって行くN個の電位を供給する第1電位供給手段~第N電位供給手段と、番号で隣同士となる2つの前記電位供給手段の間それぞれに1つずつ設けられ、そこから入力信号を入力する各入口手段を1つにまとめて共通入口手段としたN-1個の2値NOT手段から成る入力電位判別手段と、そこからバッファ出力信号を出力する第1出口手段と前記第1電位供給手段~前記第N電位供給手段それぞれの間に1つずつ設けられ、前記入力電位判別手段の出力信号に基づき、そのいずれか1つがプルアップ又はプルダウン動作するN個のプル手段から成るプル手段群と、前記第1出口手段とそこから3ステート出力信号を出力する第2出口手段の間に接続され、出力制御信号に基づき両前記出口手段の間を双方向にオン、オフする多値トランスファゲート手段を有することを特徴とする多値3ステートバッファ手段。複数の請求項10記載の多値3ステートバッファ手段すべての第2出口手段を接続したことを特徴とする多値マルチプレクサ手段。請求項1、2、3又は4記載の多値デコーディング手段のすべての前記判断出力信号を同数の前記多値3ステートバッファ手段の出力制御信号として扱うことを特徴とする請求項11記載の多値マルチプレクサ手段。複数の請求項10記載の多値3ステートバッファ手段すべての共通入口手段を接続したことを特徴とする多値デマルチプレクサ手段。請求項1、2、3又は4記載の多値デコーディング手段のすべての前記判断出力信号を同数の前記多値3ステートバッファ手段の出力制御信号として扱うことを特徴とする請求項13記載の多値デマルチプレクサ手段。■■第1発明が解決しようとする課題■■従って、多値数≧3に応じてその構成が変わっても良いから、少ない部品点数と簡単な構成で、あらゆる多値に対応できる多値デコーティング手段が望まれる。という問題点が有る。課題そこで、第1発明は、多値数に応じてその構成が変わっても良いから、少ない部品点数と簡単な構成で、あらゆる多値に対応できる多値デコーディング手段を提供することを目的としている。第1発明の目的■■第2発明が解決しようとする課題■■従って、第1発明の多値デコーディング手段を多値アドレスデコーダとして使用し、多値メモリーセルと組み合わせたワード選択方式の多値記憶回路が望まれる。という問題点が有る。課題そこで、第2発明は第1発明の多値デコーディング手段を多値アドレスデコーダとして使用し、多値メモリーセルと組み合わせたワード選択方式の多値記憶回路を提供することを目的としている。第2発明の目的ただし、1ワードが1個の多値メモリーセルから成る場合も有る。■■第3発明が解決しようとする課題■■従って、第1発明の多値デコーディング手段を多値アドレスデコーダとして使用し、多値メモリーセルと組み合わせたXY選択方式の多値記憶回路が望まれる。という問題点が有る。課題そこで、第3発明は第1発明の多値デコーディング手段を多値アドレスデコーダとして使用し、多値メモリーセルと組み合わせたXY選択方式の多値記憶回路を提供することを目的としている。第3発明の目的■■第4発明が解決しようとする課題■■従って、第1発明の多値デコーディング手段を多値アドレスデコーダとして使用し、第3発明と一部違う構成で多値メモリーセルと組み合わせたXY選択方式の多値記憶回路が望まれる。という問題点が有る。課題そこで、第4発明は第3発明と一部違う構成で第1発明の多値デコーディング手段を多値アドレスデコーダとして使用し、多値メモリーセルと組み合わせたXY選択方式の多値記憶回路を提供することを目的としている。第4発明の目的■■第5発明が解決しようとする課題■■従って、第2発明の多値記憶回路と1つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段又は多値データ処理手段が望まれるという問題点が有る。課題そこで、第5発明は、第2発明の多値記憶回路と1つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段又は多値データ処理手段を提供することを目的としている。第5発明の目的■■第6発明が解決しようとする課題■■従って、1つ又は複数個の第3又は第4発明の多値記憶回路と1つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段又は多値データ処理手段が望まれるという問題点が有る。課題そこで、第6発明は、1つ又は複数個の第3又は第4発明の多値記憶回路と1つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段又は多値データ処理手段を提供することを目的としている。第6発明の目的■■第7発明が解決しようとする課題■■従って、多値3ステートバッファ手段が望まれるという問題点が有る。課題そこで、第7発明は、多値3ステートバッファ手段を提供することを目的としている。第7発明の目的■■第8発明が解決しようとする課題■■従って、第7発明の多値3ステートバッファ手段を利用した多値マルチプレクサ手段が望まれるという問題点が有る。課題そこで、第8発明は、第7発明の多値3ステートバッファ手段を利用した多値マルチプレクサ手段を提供することを目的としている。第8発明の目的■■第9発明が解決しようとする課題■■従って、第7発明の多値3ステートバッファ手段を利用した多値デマルチプレクサ手段が望まれるという問題点が有る。課題そこで、第9発明は、第7発明の多値3ステートバッファ手段を利用した多値デマルチプレクサ手段を提供することを目的としている。第9発明の目的■■第1発明が課題を解決するための手段■■すなわち、第1発明は請求項1に記載の通りの多値デコーディング手段である。その桁ごとにその桁の第1~第N数値識別手段がそのN個の電位それぞれを基準にしたプラス側またはマイナス側しきい値電位に基づいてその桁の入力信号に対応する数値がその第1~第N数値に該当するかどうかをその数値ごとにを識別し、その識別結果を識別出力信号にして1つずつ出力する。その桁ごとにその桁の第1~第N信号変換手段がその数値識別手段ことにその識別出力信号を共通の基準電位を基準にした信号に変換し、その変換結果を変換出力信号にして1つずつ出力する。その第1~第NのF乗該当判断手段がその桁ごとにその桁の前記N個の変換出力信号のうち1つを取り出して組み合わせたF個の変換出力信号の組合せを互いに異なる組合せにしてNのF乗組つくり、その組ごとにそのF個の変換出力信号すべてが該当すると示しているかどうかをその共通の基準電位を基準にして判断し、その判断結果を判断出力信号にして1つずつ出力する。もちろん、1つの構成手段が複数の上記手段の役割を果たしても構わない。■■第2発明が課題を解決するための手段■■すなわち、第2発明は請求項5に記載の通りの多値記憶回路である。第1発明の多値デコーディング段をアドレスデコーダとして使って、G≧1個ずつ多値記憶手段と選択スイッチング手段が形成する多値メモリーセルを指定する。その総指定数はその該当判断手段の総数と同じである。なお、通常Gは複数であるが、1の場合もあるので、1ワードが1個の多値メモリーセルから成る場合も有る。■■第3発明が課題を解決するための手段■■すなわち、第3発明は請求項6に記載の通りの多値記憶回路である。第1発明の多値デコーディング手段2つを2つのアドレスデコーダとして使い、1個ずつ多値記憶手段と選択スイッチンク手段が形成する多値メモリーセルを指定する。その総指定数は前者の全該当判断手段の総数と後者の全該当判断手段の総数の積と同じである。なお、XY選択方式でも複数個の多値記憶回路を組み合わせれば複数桁を記憶できる。■■第4発明が課題を解決するための手段■■すなわち、第4発明は請求項7に記載の通りの多値記憶回路である。第1発明の多値デコーディング手段2つを2つのアドレスデコーダとして使い、第3発明と一部違う構成で1個ずつ多値記憶手段と選択スイッチング手段が形成する多値メモリーセルを指定する。その総指定数は前者の全該当判断手段の総数と後者の全該当判断手段の総数の積と同じである。なお、XY選択方式でも複数個の多値記憶回路を組み合わせれば複数桁を記憶できる。■■第5発明が課題を解決するための手段■■すなわち、第5発明は請求項8に記載した通りの多値情報処理手段である。その1つ入力情報又は入力データもしくは複数の入力情報を組み合わせた組合せ入力情報又は組合せ入力データが示す入力内容又は入力値はアドレス扱いされている前記N進法、F桁表示の数値と対応しているので、その各入力内容とその各アドレスは1対1ずつ対応する。また、各アドレスの前記多値記憶手段G≧1個にはそのアドレスに対応する入力内容に対応する、その1つ出力情報又は出力データもしくは複数の出力情報を組み合わせた組合せ出力情報又は組合せ出力データの出力内容を1つずつ記憶してある。入力内容に対応する出力内容とはこの多値情報処理手段の使用者が自由に決めた情報処理をその入力内容に行った結果の内容である。その使用者はその情報処理内容を例えば実験的、経験的、機械で自動的、計算的もしくは論理的等に割り出す。一方、電気信号の面ではイベント入力例:ポーリング、割り込み等。やイベント出力などの各種同期信号や各種トリガー信号等に基づいて、そのF個の多値同期式ラッチ手段がアドレス信号扱いとなるそのF個の入力信号を同時に又は別々にラッチして、アクセス時の各アドレス信号を固定したり、そのアドレス信号でその多値記憶回路にアクセスしたり、そのアクセスに従い1つ又は複数の出力信号となる多値情報読み出し信号を出力=読み出ししたり、ラッチする各入力信号を更新したり、等する。ただし、ラッチに続けてアクセスが有ったり、アクセスに続けて出力が有ったり等、複数の動作がほぼ同時の場合も有る。■■第6発明が課題を解決するための手段■■すなわち、第6発明は請求項9に記載した通りの多値情報処理手段である。その1つ入力情報又は入力データもしくは複数の入力情報を組み合わせた組合せ入力情報又は組合せ入力データが示す入力内容又は入力値はアドレス扱いされている前記N進法、FxFy桁表示の数値と対応しているので、その各入力内容とその各アドレスは1対1ずつ対応する。そして、各アドレスの前記多値記憶手段G≧1個にはそのアドレスに対応する入力内容に対応する、その1つ出力情報又は出力データもしくは複数の出力情報を組み合わせた組合せ出力情報又は組合せ出力データの出力内容を1つずつ記憶してある。入力内容に対応する出力内容とはこの多値情報処理手段の使用者が自由に決めた情報処理をその入力内容に行った結果の内容である。その使用者はその情報処理内容を例えば実験的、経験的、機械で自動的、計算的もしくは論理的等に割り出す。一方、電気信号の面ではイベント入力例:ボーリング、割り込み等。やイベント出力などの各種同期信号や各種トリガー信号等に基づき、そのF個の多値同期式ラッチ手段がアドレス信号扱いとなるそのF個の入力信号を同時に又は別々にラッチして、アクセス時の各アドレス信号を固定したり、そのアドレス信号でその多値記憶回路にアクセスしたり、そのアクセスに従い1つ又は複数の出力信号となる多値情報読み出し信号を出力=読み出ししたり、ラッチする各入力信号を更新したり等する。ただし、ラッチに続けてアクセスが有ったり、アクセスに続けて出力が有ったり等、複数の動作がほぼ同時の場合も有る。■■第7発明が課題を解決するための手段■■すなわち、第7発明は請求項10に記載した通りの多値3ステートバッファ手段である。その入力電位判別手段とそのプル手段群が多値バッファ手段を構成し、その多値トランスファゲート手段が3番目の出力を開放するという出力機能をもたらす。■■第8発明が課題を解決するための手段■■すなわち、第8発明は請求項11に記載した通りの多値マルチプレクサ手段である。複数の第7発明の多値3ステートバッファ手段すべての第2出口手段を接続した多値マルチプレクサ手段である。■■第9発明が課題を解決するための手段■■すなわち、第9発明は請求項13に記載した通りの多値デマルチプレクサ手段である。複数の第7発明の多値3ステートバッファ手段すべての共通入口手段を接続した多値デマルチプレクサ手段である。■■第1発明の効果■■このことによって各入力信号に対応する数値が第1数値~第N数値の各数値に該当するかどうかを識別ずるのに最適な多値の数値識別手段複数個、自分の数値に該当しているかどうかを判断するのに最適な該当判断手段複数個、及び、両手段群を活かす為に両手段群の入力出力間を電位的にマッチングさせる信号変換手段複数個を使用したので、第1発明の多値デコーディンク手段は多値数に応じてその構成が変わっても良いから、あらゆる多値に対応できるという効果を持つ。しかも、すべての該当判断手段が判断する時の基準電位を共通化したので、少ない部品点数と簡単な構成であるという効果もそれは持つ。なぜなら、例えばその基準電位が該当判断手段ごとに違うと、識別出力信号1つに対する変換出力信号を該当判断手段ごとに用意しなければならない結果、部品点数が多くなり、構成が複雑になる、からである。■■第2発明の効果■■このことによって、そのN進法、F桁表示の数値によって指定されたアドレスのG個の多値記憶手段のそれぞれは自分と導通しているデータ信号伝送手段にその記憶内容に対応する読み出し信号を出力できるので、第2発明の回路はワード選択方式の多値記憶回路として機能することができる。■■第3発明の効果■■このことによって、そのN進法、FxFy桁表示の数値によって指定されたアドレスの多値記憶手段はそのテータ信号伝送手段にその記憶内容に応じた読み出し信号を出力できるので、第3発明の回路はXY選択方式の多値記憶回路として機能できる。■■第4発明の効果■■このことによって、そのN進法、FxFy桁表示の数値によって指定されたアドレスの多値記憶手段はデータ信号伝送手段にその記憶内容に応じた読み出し信号を出力できるので、第4発明の回路はXY選択方式の多値記憶回路として機能できる。■■第5発明の効果■■このことによって、各アドレスの前記多値記憶手段G個にそのアドレスに対応する入力内容に対して多値情報処理又は多値データ処理をした出力内容が記憶されており、その多値情報処理の内容はその記憶容量が許す範囲でその使用者が自由に何でも設定することができる。その結果、その多値記憶回路がRAM型、固定記憶型、半固定記憶型、フラッシュ型など何であろうとも、その書き込む記憶内容に基づいてその多値情報処理又は多値データ処理の内容を自由に設定することができるので、第5発明の手段は機能自由設定型の多値情報処理手段または多値データ処理手段として機能することができる。その機能設定の自由度はその記憶容量の増大と共に増加する。■■第6発明の効果■■このことによって、各アドレスの前記多値記憶手段G個にそのアドレスに対応する入力内容に対して多値情報処理又は多値データ処理をした出力内容が記憶されており、その多値情報処理の内容はその記憶容量が許す範囲でその使用者が自由に何でも設定することができる。その結果、その多値記憶回路がRAM型、固定記憶型、半固定記憶型、フラッシュ型など何であろうとも、その書き込む記憶内容に基づいてその多値情報処理又は多値データ処理の内容を自由に設定することができるので、第6発明の手段は機能自由設定型の多値情報処理手段または多値データ処理手段として機能することができる。その機能設定の自由度はその記憶容量の増大と共に増加する。■■第7発明の効果■■このことによって、第7発明の手段は多値3ステートバッファ手段として機能することができる。■■第8発明の効果■■このことによって、第8発明の手段はその複数の出力制御信号に基づいて多値マルチプレクサ手段として機能することができる。■■第9発明の効果■■このことによって、第9発明の手段はその複数の出力制御信号に基づいて多値デマルチプレクサ手段として機能することができる。各発明をより詳細に説明するために以下添附図面に従ってこれらを説明する。なお、電源線V-1の電位を電位v-1で表わし、電源線V0の電位を電位v0で表わし、電源線V1の電位を電位v1で表わし、あとは同様に電源線V2から電源線Vnまで電位v2~電位vnで表わす。また、電位v-1から電位vnまで順々に電位は高くなって行き、nが請求項1記載中のNに相当し、電位v0~電位n-1の各電位と前述した第1数値~第n数値の各数値は番号順に互いに1対1ずつ対応する。図1に示す実施例1は、第1発明の多値デコーディング手段の回路ブロック図の1例で、10値3桁表示の入力数値が数値000から999に渡って数値ごとに該当するかどうかを判断し、各判断結果を2値で1つずつ出力する。図2~図8の各図はその各構成手段となる数値識別手段、信号変換手段および該当判断手段の各構成手段の例後で各例を説明する。である。従って、前述したNは10で、前述したFは3で、図1等に示す各構成手段などは以下の通り請求項1記載中の各構成手段などに相当する。★a電位v0から電位v9それぞれが順々に同項記載中の第1電位~第N=10電位それぞれに。★b数値0~数値9それぞれが順々に同項記載中の第1数値~第N=10数値それぞれに。●従って、数値0が電位v0に対応し、数値1が電位v1に対応し、あとは同様に数値2から数値9までの各数値と電位v2から電位v9までの各電位が互いに1対1ずつ対応する。★c電源線V0~電源線V9それぞれが順々に同項記載中の第1電位供給手段~第N=10電位供給手段それぞれに。★d入力端子Flinの1桁目入力信号、入力端子F2inの2桁目入力信号および入力端子F3inの3桁目入力信号が、同項記載中のF=3個の入力信号に。★e数値識別手段D10~D19それぞれが、同項記載中の1桁目の第1数値識別手段~第N数値識別手段N=10それぞれに。★f数値識別手段D20~D29それぞれが、同項記載中の2桁目の第1数値識別手段~第N数値識別手段N=10それぞれに。★g数値識別手段D30~D39それぞれが、同項記載中の3桁目の第1数値識別手段~第N数値識別手段N=10それぞれに。★h信号変換手段C10~C19それぞれが、同項記載中の1桁目の第1信号変換手段~第N信号変換手段N=10それぞれに。★i信号変換手段C20~C29それぞれが、同項記載中の2桁目の第1信号変換手段~第N信号変換手段N=10それぞれに。★j信号変換手段C30~C39それぞれが、同項記載中の3桁目の第1信号変換手段~第N信号変換手段N=10それぞれに。★k該当判断手段J000~J999それぞれが、同項記載中の第1該当判断手段~第NのF乗1000該当判断手段それぞれに。●ただし、NのF乗=1,000。N=10、F=3。■■発明で使う構成手段の第1例■■図2に示す構成手段の第1例では2値CMOSNOT回路が第1発明の第1数値識別手段と第1信号変換手段を兼ねる。2電源線V1V0間に接続した2値3入力AND回路はその2値CMOSNOT回路の変換出力信号を入力する該当判断手段の1つに相当する。そして、電源線V0の電位v0が請求項1記載中の共通の基準電位に相当し、nが請求項1記載中のNに相当する。■■発明で使う構成手段の第2例■■図3に示す構成手段の第2例では、2値CMOSNOT回路が第1発明の第1数値識別手段に相当し、ゲート接地のPMOSとその負荷抵抗=プルダウン抵抗の直列回路が第1発明の第1信号変換手段に相当する。2電源線V0V-1間に接続した2値3入力AND回路はその直列回路の変換出力信号を入力する該当判断手段の1つに相当し、nが請求項1記載中のNに相当する。この場合、電源線V-1の電位v-1が請求項1記載中の共通の基準電位に相当する。■■発明で使う構成手段の第3例■■図4に示す構成手段の第3例ではnが請求項1記載中のNに相当し、n-1>m>0の関係が有る。つまり、構成手段の第3例は第1数値と第n数値の中間数値を識別する第2数値識別手段~第n-1数値識別手段の少なくとも1つとして使われる。電源線Vmにゲート接地、ドレイン接地およびソース接地の3MOSFETとゲートソース間抵抗の接続体が第1発明の第m1数値識別手段に相当し、電位vmは第m1数値と対応する。電源線V0に接続のプルダウン抵抗と2値NOT回路の接続体が第1発明の第m1信号変換手段に相当する。2電源線V1V0間に接続した2値3入力AND回路はその2値NOT回路等の変換出力信号を入力する該当判断手段の1つに相当する。また、電源線V0の電位v0が請求項1記載中の共通の基準電位に相当するので、例えば図2の構成手段の第1例と共に使用される。■■発明で使う構成手段の第4例■■図5に示す構成手段の第4例ではnが請求項1記載中のNに相当し、n-1>m>0の関係が有る。つまり、構成手段の第4例も第1数値と第n数値の中間数値を識別する第2数値識別手段~第n-1数値識別手段の少なくとも1つとして使われる。電源線Vmにゲート接地、ドレイン接地およびソース接地の3MOSFETとゲートソース間抵抗の接続体が第1発明の第m1数値識別手段に相当し、電位vmは第m1数値と対応する。電源線V-1に接続のプルダウン抵抗と2値NOT回路の接続体が第1発明の第m1信号変換手段に相当する。2電源線V0V-1間に接続した2値3入力AND回路はその2値NOT回路等の変換出力信号を入力する該当判断手段の1つに相当する。そして、電源線V-1の電位v-1が請求項1記載中の共通の基準電位に相当するので、例えば図3の構成手段の第2例と共に使用される。■■発明で使う構成手段の第5例■■図6に示す構成手段の第5例では、nが請求項1記載中のNに相当し、当然、n≧3の関係が有り、2値CMOSNOT回路が第1発明の第N数値識別手段に相当する。また、電源線Vn-1にソース接地の2段目PMOSと電源線V0に接続のプルダウン抵抗の接続体が第1発明の第N信号変換手段に相当する。2電源線V1V0間に接続した2値3入力AND回路はその2段目PMOS等の変換出力信号を入力する該当判断手段の1つに相当する。さらに、電源線V0の電位v0が請求項1記載中の共通の基準電位に相当するので、例えば図2の構成手段の第1例または図4の構成手段の第3例と共に使用される。■■発明で使う構成手段の第6例■■図7に示す構成手段の第6例では、nが請求項1記載中のNに相当し、当然、n≧3の関係が有り、2値CMOSNOT回路が第1発明の第N数値識別手段に相当する。また、電源線Vn-1にソース接地の2段目PMOSと電源線V-1に接続のプルダウン抵抗の接続体が第1発明の第N信号変換手段に相当する。2電源線V0V-1間に接続した2値3入力AND回路はその2段目PMOS等の変換出力信号を入力する該当判断手段の1つに相当する。さらに、電源線V-1の電位v-1が請求項1記載中の共通の基準電位に相当するので、例えば図3の構成手段の第2例または図5の構成手段の第4例と共に使用される。■■発明で使う構成手段の第7例■■図8に示す構成手段の第7例ではn≧3が請求項1記載中のNに相当し、n-2≧m≧1の関係が有る。つまり、構成手段の第7例も図5の構成手段の第4例と同様に第1数値と第n数値の中間数値を識別する第2数値識別手段~第n-1数値識別手段の少なくとも1つとして使われる。2電源線Vm1Vm-1に接続した3MOSFETとソースゲート間抵抗の接続体が第1発明の第m1数値識別手段に相当し、電源線Vm図示せず。の電位vmは第m1数値と対応する。電源線V-1に接続したプルダウン抵抗が第1発明の第m1信号変換手段に相当し、2電源線V0V-1間に接続した2値3入力CMOSNAND回路はそのプルダウン抵抗の変換出力信号を入力する該当判断手段の1つに相当する。また、電源線V-1の電位v-1が請求項1記載中の共通の基準電位に相当するので、例えば図3の構成手段の第2例、図5の構成手段の第4例または図7の構成手段の第6例と共に使用される。もちろん図8の構成手段の第7例において、そのプルダウン抵抗を電源線V-1から電源線V0に接続し直し、そのCMOSNAND回路を2電源線V0V-1間から2電源線V1V0間に接続し直して、その共通の基準電位をv-1からv0に変更した構成手段例も可能である。なお、図8の構成手段の第7例では電源線Vm1にソース接地のPMOSのオンオフしきい値電位は構成手段例1~6の場合に比べて大き目で、電源線Vmは図示してないが、電位vmと電位vm1の真ん中電位と電位vmの間に設定される。また、電源線Vm-1にソース接地のNMOSのオンオフしきい値電位も構成手段例1~6の場合に比べて大き目で、電源線Vmは図示してないが、電位vmと電位vm-1と電位vmの真ん中電位の間に設定される。つまり、電位vmを基準にしたプラス側しきい値電位とマイナス側しきい値電位に基づいて入力信号に対応する数値が第m1数値例:数値m。に該当するかどうかを図8の構成手段の第7例は識別する。同様に図4の構成手段の第3例も、図5の構成手段の第4例も、電位vmを基準にしたプラス側しきい値電位とマイナス側しきい値電位に基づいて同じ様に識別する。一方、図2の構成手段の第1例と図3の構成手段の第2例は電位v0を基準にしたプラス側しきい値電位に基づいて入力信号に対応する数値が第1数値例:数値0。に該当するかどうか識別し、図6の構成手段の第5例と図7の構成手段の第6例は電位vn-1を基準にしたマイナス側しきい値電位に基づいて入力信号に対応する数値が第n数値{例:数値n-1。}に該当するかどうか識別する。図9に示す実施例2第1発明は、例えば0、1、2の3進法2桁表示の数値が10進法表示の0から8までの数値ごとに該当するかどうかを判断し、その判断結果を判断出力信号にして1つずつ出力する第1発明の多値デコーディング手段で、図2の構成手段の第1例、図4の構成手段の第3例および図6の構成手段の第5例を利用しており、全2値AND回路は2電源線V1V0間に接続されている。なお、2値AND回路9つの代わりに2値NAND回路9つを使うこともできる。また、3進法表示の数値はもちろん-1、0、1等でも構わない。図10に示す実施例3第1発明も、例えば0、1、2の3進法2桁表示の数値が10進法表示の0から8までの数値ごとに該当するかどうかを判断し、その判断結果を判断出力信号にして1つずつ出力する第1発明の多値デコーディング手段であるが、図3の構成手段の第2例、図5の構成手段の第4例および図7の構成手段の第6例を利用しており、全2値AND回路は2電源線V0V-1間に接続されている。なお、2値AND回路9つの代わりに2値NAND回路9つを使うこともできる。また、3進法表示の数値はもちろん-1、0、1等でも構わない。さらに、図5の構成手段の第4例を使っているが、それぞれの代わりに図8の構成手段の第7例を1つずつ使うこともできる。図11~図12両図に示す実施例4第1発明は、例えば0、1、2、3の4進法2桁表示の数値が10進法表示の00から15までの数値ごとに該当するかどうかを判断し、その判断結果を判断出力信号にして1つずつ出力する第1発明の多値デコーディング手段で、図中、同じ符号を付けた導線同士は接続状態にある。本発明者は正論理のNOR回路16個を負論理でNAND回路として使用する為に、数値0の第1数値識別手段を図3の構成手段の第2例と違う構成にし、数値3の第4数値識別手段を図7の構成手段の第6例と違う構成にし、さらに、数値1と数値2の第2、第3数値識別手段を図5の構成手段の第4例において2値NOT回路を取り外す等した構成にしている。図15に示す実施例5は、第2発明の多値記憶回路の1例で、多値デコーディング手段1に図1の第1発明の実施例1を使っている。F1~F3は10進法3桁表示の数値に対応する入力信号3つが入力する3つの入力線である。ワード線000~999は請求項5記載中の同数の選択信号伝送手段に相当し、gは同項記載中のG≧1に相当し、データ線DL0~DLg-1は同項記載中のデータ信号伝送手段に相当する。また、1,000×g個の四角のそれぞれは多値メモリセル=多値記憶セルである。その各多値メモリセルに次に述べる図13の構成手段の第8例を使っている。■■発明で使う構成手段の第8例■■図13に示す構成手段の第8例は、第2発明の構成手段となる多値メモリセルの1例で、図15の実施例5で使用する。図左側ほぼ半分は10値の多値記憶手段を示し、請求項5記載中の多値記憶手段に相当し、データ線入出力端子Tio間に接続された、MOSFET2つと抵抗1つから或る双方向性スイッチング手段=多値トランスファゲート手段は請求項5記載中の選択スイッチング手段に相当する。その10値記憶手段は後述する図17左側半分に示す多値バッファ手段の入力端子と出力端子を接続して入出力端子Tioとする等した10値記憶手段である。図16に示す実施例6は第3発明または第4発明の多値記憶回路の1例で、多値デコーディング手段2、3それぞれに図1の第1発明の実施例1を簡略化した10進法、2桁表示タイプを使用している。Fx1~Fx2とFy1~Fy2どちらも10進法2桁表示の数値に対応する入力信号2つが入力する入力線2つである。X選択線X00~X99は請求項6または7記載中の同数の第1選択信号伝送手段に相当し、Y選択線Y00~Y99は請求項6または7記載中の同数の第2選択信号伝送手段に相当し、データ線DLは請求項6又は7記載中のデータ信号伝送手段に相当する。100×100個の四角それぞれは多値メモリセル=多値記憶セルである。その各多値メモリセルに次に述べる図14の構成手段の第9例または図13の構成手段の第8例において入出力端子Tioとデータ線の間に接続する選択スイッチング手段を1つ追加したもの=下記の構成手段の第10例を使用している。■■発明で使う構成手段の第9例■■図14に示す構成手段の第9例は、第3発明の構成手段となる多値メモリセルの1例で、図16の実施例6で使う。図左側ほぼ半分は10値の多値記憶手段を示し、請求項6記載中の多値記憶手段に相当し、データ線入出力端子Tio間に接続されている、MOSFET4つ、ダイオード1つ及び抵抗1つから成る双方向性スイッチング手段=多値トランスファゲート手段は請求項6記載中の選択スイッチング手段に相当する。X選択信号は請求項6記載中の第1選択信号に相当し、Y選択信号は請求項6記載中の第2選択信号に相当し、その10値記憶手段は後述する図17左側半分に示す多値バッファ手段の入力端子と出力端子を接続して入出力端子Tioとする等した10値記憶手段である。■■発明で使う構成手段の第10例■■図13の構成手段の第8例において入出力端子Tioとデータ線の間に接続する選択スイッチング手段を1つ追加したものが第4発明の構成手段となる多値メモリセルの1例で、図16の実施例6で使う。その選択信号2つが請求項7記載中の第1、第2選択信号に相当する。図17に示す実施例7は第7発明の多値3ステートバッファ手段である。入力端子In、第1出力端子Out1及び第2出力端子Out2それぞれが請求項10記載中の共通入口手段、第1出口手段および第2出口手段それぞれに相当する。入力端子Inと第1出力端子Out1の間に接続された構成手段が同項記載中の入力電位判別手段と同項記載中のプル手段群が構成する多値バッファ手段である。第1出力端子Out1と第2出力端子Out2の間に接続された双方向性スイッチング手段が請求項10記載中の多値トランスファゲート手段に相当する。図左端の9組の2値CMOSNOT回路の接続体が請求項10記載中の入力電位判別手段に相当し、電源線V0~電源線V9それぞれと第1出力端子Out1の間に1つずつ接続されているプル手段が請求項10記載中のプルアップ又はプルダウン動作するN個のプル手段に相当する。但し、電源線V9第1出力端子Out1間のプル手段はPMOS1個であり、電源線V0第1出力端子Out1間のプル手段はNMOS1個であり、電源線V1~電源線V8それぞれと第1出力端子Out1の間の各プル手段はNMOSとPMOSの直列回路が1個ずつである。NMOSとPMOSの直列回路の場合、両MOSが同時オンとなった時プルアップ又はプルダウン動作をするが、どちらか一方だけオンとなった時はプルアップもプルダウンもしない。例えば、入力端子Inの電位が電位v7のとき電位v7のプル手段は双方向にオンで、出力電位も電位v7になるが、電位v1~電位v6の各プル手段ではそのPMOSはオンである一方、そのNMOSはオフであり、反対に電位v8~電位v9の各プル手段ではそのNMOSはオンである一方、そのPMOSはオフである。この事は出力電位がv1~v8のどの電位でも同様である。出力電位がv0又はv9の時もその両MOS直列回路のプル手段それぞれは同様に動作する。なお、各NMOSとPMOSを直列接続したプル手段に関して図13や図14に示す多値記憶手段の様に両MOSの直列接続の位置が互いに入れ換わっても構わない。図17に示す多値3ステートバッファ手段の実施例7の入力端子Inを図15や図16の多値記憶回路のデータ線に接続すれば、実施例7を情報読み出しアンプ手段として使うことができる。一方、図17に示す多値3ステートバッファ手段の実施例7の第2出力端子Out2を図15や図16の多値記憶回路のデータ線に接続すれば、実施例7を情報書き込みアンプ手段として使うことができる。また、図17に示す多値3ステートバッファ手段の実施例7の2つを入力端子Inと第2出力端子Out2のところで逆並列接続すれば、双方向性の多値3ステートバッファ手段になる。第8発明の実施例。図17の多値3ステートバッファ手段の実施例7を複数個用意して、そのすべての第2出力端子Out2を接続すれば、請求項11記載の多値マルチプレクサ手段第8発明になる。その多値マルチプレクサ手段を第1発明の多値デコーディング手段で制御すれば、請求項12記載の多値マルチプレクサ手段になる。第9発明の実施例。図17の多値3ステートバッファ手段の実施例7を複数個用意して、そのすべての入力端子Inを接続すれば、請求項13記載の多値デマルチプレクサ手段第9発明になる。その多値デマルチプレクサ手段を第1発明の多値デコーディング手段で制御すれば、請求項14記載の多値デマルチプレクサ手段になる。第5発明の実施例。図15の多値記憶回路の実施例5第2発明の入力線F1~F3それぞれに後述する図18の多値同期式ラッチを1つずつその出力端子Outのところで接続すれは、第5発明の多値情報処理手段になる。図18の多値同期式ラッチが請求項8記載中の多値同期式ラッチ手段に相当する。第6発明の実施例。図16の多値記憶回路の実施例6第3又は第4発明の入力線Fx1~Fx2、Fy1~Fy2それぞれに後述する図18の多値同期式ラッチを1つずつその出力端子Outのところで接続すれば、第6発明の多値情報処理手段になる。図18の多値同期式ラッチが請求項9記載中の多値同期式ラッチ手段に相当する。■■発明で使う構成手段の第11例■■図18の構成手段の第11例は、第5発明や第6発明の各構成手段となる多値同期式ラッチ手段の1例で、2つの多値同期式ラッチを直列接続してマスタースレーブ型にしたものであるが、どちらか一方だけでも良い。4端子のPMOSとNMOSを並列接続した双方向スイッチそれぞれは2つのNMOS、ダイオード及び抵抗から成る3端子スイッチ参考:特開昭50-98763号。2つと2電源線V1V0間または2電源線V0V-1間に接続された2値NOT回路によって制御される。図19に示す多値メモリは図17左側半分に示す多値バッファ手段の2つを用意し、両2値CMOSNOT回路9個を共通化して1つにまとめ、一方の出力端子を入力端子に接続して新しい入力端子Inとし、他方の出力端子をそのまま新しい出力端子Outとしたものである。●特許文献9:特願2005-195524その結果、少ない部品点数と簡単化した構成で、その出力信号がその入力信号に影響を与えることを防止できる。例えば、その読み出し信号電流を書き込み信号電流より大きく設定できる。なお、図18中のSSinはイベント入力例:ポーリング、割り込み等。またはイベント出力などの各種同期信号や各種トリガー信号など例:クロック信号、単一パルス等。を入力する入力端子である。■■■最後の補足説明■■■★a説明の便宜上、入力端子や出力端子特許請求の範囲中での入口手段や出口手段に相当。や入出力端子と呼んだが、実際には端子として存在せず、単なる導線、電極又は導電板等である場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベースリード線又は単にベース等という呼び方がされるのと同様である。★b各実施例などにおいて各ダイオードの代わりにそのコレクタとベースを直結したバイポーラトランジスタ、そのドレインとソースを直結した接合型FET、そのドレインとゲートを直結したバイポーラモードのSIT又はGTBT、そのゲート、バックゲート及びソースを接続したノーマリィオフ型MOSFET又はそのドレインバックゲート間、そのソースバックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したノーマリィオフ型MOSFETを1つずつ使用できる。★c各実施例において各電源電位の高低を正反対にして、各可制御スイッチング手段をそれと相補関係に有る可制御スイッチング手段例:Nチャネル型MOSFETに対するPチャネル型MOSFETで1つずつ置換え、方向性または極性の有る各構成要素例:ダイオードの向きを逆にした元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例もまた可能である。但し、その場合、その機能が元と同じ場合も有るし、違う場合も有る。★d前述段落番号0021の入力内容[a0~a7]の並べ方は別に順々でなくても良く、ランダム例:[a3a7a4a0a6a2a5a1]。でも良いが、そのランダム順を固定する必要が有る。結局メモリ中のどの記憶セル群に記憶されても、組合せ入力内容に対応する組合せ出力内容が常に出力されれば良いのである。勿論a0~a7の並べ方は順々である方が扱い易いし、それが普通であるが、多値メモリの記憶容量の節約等の為にその並べ方を順々にしない事も考えられる。例えば10進法で、入力内容1が0から500までの範囲に限定され、入力内容2が0~600の範囲に限定され、入力内容3が0~50の範囲に限定される場合、各入力内容の最高位a0、a3、a6は10値でなくても良く、6値でも良い。この場合a0、a3、a6とa1、a2、a4、a5、a7それぞれにまとめ、アドレス線数が同じである3桁6値メモリと7桁10値メモリーを組み合わせる。★e前述段落番号0004の入出力パターン記憶型略してI/Oパターン記憶型10進法又は2進法コンピューター等にはノイマン型コンピューターの常識は当てはまらないと考えられる。先ず第1に消費エネルギーの点で、前者の方が情報処理動作中にオンとなるトランジスタ数が極めて少ない。なぜなら、オンとなるトランジスタは多値ラッチ、多値デコーダーの一部および特定の多値メモリーセルに限定されるからである。だから、MOSFETのゲートソース間静電容量などの充放電によるエネルギー消費が極めて少ない。このため、各電源電圧を大きくできるので、各MOSFETのオンオフしきい値電圧も大きくして漏洩電流を小さくし、漏洩電流によるエネルギー消費も極めて少なくできる。その結果、発熱量も少なくなる為、冷却の面やIC3次元化で有利となる。また第2に相対的な情報処理速度の高速化の点で、情報処理の桁数が多くなればなる程、ノイマン型に対するI/Oパターン記憶型の相対的処理速度は高速になる。なぜなら、I/Oパターン記憶型コンピューターが情報処理に掛かる時間はラッチ時間とアクセスから読み出しまでの時間位しか掛からず、しかも、そのトータル時間は情報処理の桁数に関係無くほぼ一定と考えられる、からである。その結果、情報処理の桁数が多くなればなる程、その相対的処理速度は量子型でない通常ノイマン型コンピューターに対して高速になる。その上、I/Oパターン記憶型はプログラムのソースコードの行数増加による情報処理遅れに全く無縁である。時間制約入力間制約、出力間制約、入出力間制約に強く、リアルタイム処理に有利となる。●非特許文献9:日経ものづくり2005年3月号、日経BP社が2005年3月1日発行。p.121~p.124の組み込みソフト玉手箱第03回。筆者:田丸喜一郎。参考:イベント入力とイベント出力。入力と処理と出力の関係。●それから第3にトランジスタ数の点で、I/Oパターン記憶型コンピューターの場合、確かに記憶容量をノイマン型コンピューターに比較してぼう大にする必要が有る。しかし、そもそも、CPUやその関連IC等が必要無い為、それらに使うトランジスタ分をその記憶容量の方に回せるので、総トランジスタ数が最終的にどうなるか分からない。でも単調なICパターンで設計容易。★f3次元化IC技術や低電圧化技術等は多進法論理回路、多進法演算回路、多進法記憶回路、多進法コンピューター等の実用化を強力にアシストする。もし将来3次元化IC技術、低電圧駆動と耐電圧維持の両立技術、省エネルギー技術、冷却技術等がどんどん進歩すれば、64進法、100進法、128進法の論理回路、演算回路、記憶回路またはコンピューター等も可能になり、64進法、100進法、128進法の超超......超ウルトラスーパーコンピューターが出現するかもしれない。★g前述段落番号0026の多値情報処理の種類数の超爆発的ぼう大さに関する数学的説明において、控え目に10値3桁2入力または10値2桁3入力で10の100万乗種類の多値情報処理としても超天文学的数字である。実用上は無限と言っても良い位で、何でも有り、できない情報処理は無い位である。一方、量子的コヒーレント性を保つことが非常に難しいと言われている将来の2進法の量子コンピューターの場合、計算速度が速いと言っても約200個の量子素子を互いに量子的コヒーレント性を保ってようやく10の数十乗倍である。このため、超天文学的数字の多値情報処理の多種多様性と10の数十乗倍の計算速度は互いに直接比較の対象にならないが、もしかして10進法コンピューターの方が有利かもしれない。前述段落番号0027の根拠、理由。★h10進法でも10値とは限らない。数字0~9の他に出力を開放するという出力の仕方が有る為、この様な場合その基数部は10ではなく11になるので、上記10値3桁2入力または10値2桁3入力は11値3桁2入力または11値2桁3入力になり、11の100万乗種類の多値情報処理になる。"