第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2つの前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含み、前記第1軸に沿って延在する第1貫通ホールが設けられた第1積層体と、前記第1貫通ホールの内側に埋め込まれ、前記第1軸に沿って延在する第1半導体ピラーと、前記第1軸に対して直交する第2軸に沿って前記第1積層体と並置され、第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2つの前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含み、前記第1軸に沿って延在する第2貫通ホールが設けられた第2積層体と、前記第2貫通ホールの内側に埋め込まれ、前記第1軸に沿って延在する第2半導体ピラーと、前記第1半導体ピラーと前記第2半導体ピラーとを電気的に接続する接続部と、前記複数の第1電極膜と前記第1半導体ピラーとの間、及び、前記複数の第2導電膜と前記第2半導体ピラーとの間、に設けられたメモリ膜と、前記第1積層体と前記第2積層体との間に設けられ、前記複数の第1電極膜と前記複数の第2電極膜とを分断する分断絶縁層と、を備え、前記第1貫通ホールの前記分断絶縁層の側の側面、及び、前記第2貫通ホールの前記分断絶縁層の側の側面の少なくともいずれかは、前記第1軸と前記第2軸とに直交する第3軸を含み前記第1軸を含む平面に対して平行な部分を有することを特徴とする不揮発性半導体記憶装置。前記複数の第1電極膜の前記分断絶縁層の側の端と前記分断絶縁層との間の前記第2軸に沿った距離は、前記複数の第2電極膜の前記分断絶縁層の側の端と前記分断絶縁層との間の前記第2軸に沿った距離と同じであることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記第1貫通ホールの前記分断絶縁層とは反対側の側面、及び、前記第2貫通ホールの前記分断絶縁層とは反対側の側面は、前記第1軸に対して平行な曲面形状を有することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2つの前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含み、前記第1軸に沿って延在する第1貫通ホールが設けられた第1積層体と、前記第1貫通ホールの内側に埋め込まれ、前記第1軸に沿って延在する第1半導体ピラーと、前記第1軸に対して直交する第2軸に沿って前記第1積層体と並置され、第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2つの前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含み、前記第1軸に沿って延在する第2貫通ホールが設けられた第2積層体と、前記第2貫通ホールの内側に埋め込まれ、前記第1軸に沿って延在する第2半導体ピラーと、前記第1半導体ピラーと前記第2半導体ピラーとを電気的に接続する接続部と、前記第1積層体と前記第2積層体との間に設けられ、前記複数の第1電極膜と前記複数の第2電極膜とを分断する分断絶縁層と、前記複数の第1電極膜と前記第1半導体ピラーとの間、及び、前記複数の第2導電膜と前記第2半導体ピラーとの間、に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、前記第1積層体及び前記第2積層体となる積層母体に前記分断絶縁層を形成し、前記分断絶縁層の一部の側壁に側壁マスク層を形成し、前記側壁マスク層をマスクの一部として用いて、前記積層母体に前記第1貫通ホール及び前記第2貫通ホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。前記第1貫通ホール及び前記第2貫通ホールの前記形成は、前記第1貫通ホールの前記分断絶縁層とは反対側の側面の形状に対応した曲面形状、及び、前記第2貫通ホールの前記分断絶縁層とは反対側の側面の形状に対応した曲面形状、を有する開口部を有するマスクを用いて前記積層母体を加工することを含むことを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。本発明の実施形態は、記憶密度を高めた不揮発性半導体記憶装置及びその製造方法を提供する。本発明の実施形態によれば、第1積層体と、第1半導体ピラーと、第2積層体と、第2半導体ピラーと、接続部と、メモリ膜と、分断絶縁層と、を備えた不揮発性半導体記憶装置が提供される。前記第1積層体は、第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2つの前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含み、前記第1軸に沿って延在する第1貫通ホールが設けられる。前記第1半導体ピラーは、前記第1貫通ホールの内側に埋め込まれ、前記第1軸に沿って延在する。前記第2積層体は、前記第1軸に対して直交する第2軸に沿って前記第1積層体と並置され、第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2つの前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含み、前記第1軸に沿って延在する第2貫通ホールが設けられる。前記第2半導体ピラーは、前記第2貫通ホールの内側に埋め込まれ、前記第1軸に沿って延在する。前記接続部は、前記第1半導体ピラーと前記第2半導体ピラーとを電気的に接続する。前記メモリ膜は、前記複数の第1電極膜と前記第1半導体ピラーとの間、及び、前記複数の第2導電膜と前記第2半導体ピラーとの間、に設けられる。前記分断絶縁層は、前記第1積層体と前記第2積層体との間に設けられ、前記複数の第1電極膜と前記複数の第2電極膜とを分断する。前記第1貫通ホールの前記分断絶縁層の側の側面、及び、前記第2貫通ホールの前記分断絶縁層の側の側面の少なくともいずれかは、前記第1軸と前記第2軸とに直交する第3軸を含み前記第1軸を含む平面に対して平行な部分を有する。以下に、各実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。図1は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。図1においては、図を見易くするために、導電部分を図示し、絶縁部分は省略している。図1に表したように、実施形態に係る不揮発性半導体記憶装置110は、メモリセルアレイ部MCUを備える。メモリセルアレイ部MCUには、複数のメモリセルMCが設けられる。メモリセルMCの構成の例については、後述する。メモリセルアレイ部MCUは、例えば基板11の主面11aの上に設けられる。基板11には、例えば半導体基板が用いられる。基板11には、例えばシリコン基板が用いられる。ここで、基板11の主面11aに対して垂直な軸をZ軸第1軸とする。Z軸に対して垂直な1つの軸をY軸第2軸とする。Z軸とY軸とに対して垂直な軸をX軸第3軸とする。メモリセルアレイ部MCUは、積層体MLと、半導体ピラーSPと、図示しないメモリ膜と、を含む。積層体MLは、Z軸に沿って積層された複数の電極膜61と、複数の電極膜61どうしの間に設けられた電極間絶縁膜図1では図示しないと、を含む。本願明細書において、積層は、互いに接して重ねられる場合の他に、間に他の要素が挿入されて重ねられる場合も含む。半導体ピラーSPは、積層体MLをZ軸に沿って貫通する。すなわち、半導体ピラーSPは、電極膜61をZ軸に沿って貫通する。後述するように、メモリ膜は、複数の電極膜61と半導体ピラーSPとの間に設けられる。複数の電極膜61と半導体ピラーSPとが交差する部分に、メモリセルMCメモリセルトランジスタが形成される。具体的には、複数の積層体MLは、例えば第1~第4積層体ML1~ML4などを含む。複数の積層体MLは、例えば、X軸に沿って延在する部分を有する。複数の積層体MLは、例えば、Y軸に沿って並ぶ。複数の積層体MLのそれぞれは、Z軸に沿って積層された複数の電極膜61と、Z軸に沿って隣り合う2つの電極膜61の間に設けられた電極間絶縁膜この図では図示しないと、を含む。第1積層体ML1は、複数の第1電極膜61aを含む。第2積層体ML2は、複数の第2電極膜61bを含む。この例では、第3積層体ML3に含まれる複数の電極膜61は、複数の第2電極膜61bのそれぞれと連続している。第2積層体ML2と第3積層体ML3は互いに連続しているが、便宜的に、それぞれを第2積層体ML2と第3積層体ML3と呼ぶ。さらに、後述するように、この例では、第4積層体ML4に含まれる複数の電極膜61は、複数の第1電極膜61aと電気的に接続される。複数の電極膜61は、X軸に沿って延在する部分を有する。図1においては、図を見易くするために、電極膜61の数が4である場合が描かれているが、実施形態において、電極膜61の数は任意である。例えば、複数の半導体ピラーSPを第1~第4半導体ピラーSP1~SP4とする。第1~第4半導体ピラーSP1~SP4のそれぞれは、第1~第4積層体ML1~ML4のそれぞれを貫通する。第1~第4半導体ピラーSP1~SP4は、例えば、Y軸に沿って並ぶ。第1半導体ピラーSP1と第4半導体ピラーSP4との間に第2半導体ピラーSPが配置される。第2半導体ピラーSP2と第4半導体ピラーSP4との間に第3半導体ピラーSP3が配置される。上記の一端は、基板11の側の端である。第1半導体ピラーSP1の一端と、第2半導体ピラーSP2の一端と、は、第1接続部CP1接続部CPにより電気的に接続される。第3半導体ピラーSP3の一端と、第4半導体ピラーSP4の一端と、は、第2接続部CP2により電気的に接続されている。第1半導体ピラーSP1の他端は、コンタクトビア22aによりビット線BLに接続される。第4半導体ピラーSP4の他端は、コンタクトビア22bによりビット線BLに接続される。第2半導体ピラーSP2の他端及び第3半導体ピラーSPの他端は、ソース線SLに接続される。第1積層体ML1とビット線BLとの間、第2積層体ML2とソース線SLとの間、第3積層体ML3とソース線SLとの間、及び、第4積層体ML4とビット線BLとの間に、それぞれ、第1~第4選択ゲート電極SG1~SG4が設けられる。第1~第4選択ゲート電極SG1~SG4は、複数の選択ゲート電極SGのうちのいずれかである。第1~第4選択ゲート電極SG1~SG4は、X軸に沿って延在する。例えば、複数の積層体MLにZ軸に延在する貫通ホールTHが設けられる。貫通ホールTHの内側に半導体材料を埋め込むことにより、半導体ピラーSPが形成される。1つの電極膜61に対して、X軸に沿って並ぶ複数の半導体ピラーSPを設けることができる。複数の半導体ピラーSPは、X軸とY軸とに沿ってマトリクス状に設けられる。Z軸に沿って積層される複数の電極膜61と複数の半導体ピラーSPとが交差する部分のそれぞれにメモリセルMCが形成される。メモリセルMCは、Z軸とX軸とY軸とに沿って、3次元マトリクス状に設けられる。接続部CPには、例えば半導体ピラーSPに用いられる半導体材料が用いられる。メモリセルアレイ部MCUは、接続部CPに対向する接続部導電層CPCをさらに含むことができる。例えば、接続部導電層CPCにトレンチが設けられ、トレンチの内側に半導体材料を埋め込むことで接続部CPが形成される。接続部導電層CPCの電位を制御することで、接続部CPのそれぞれに接続された2つの半導体ピラーSPが互いに電気的に接続される。接続された第1半導体ピラーSP1及び第2半導体ピラーSP2がメモリストリングとなる。接続された第3半導体ピラーSP3及び第4半導体ピラーSP4が別のメモリストリングとなる。図2は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図2は、図1のA1-A2線断面の一部を例示している。図2に表したように、第1積層体ML1は、Z軸に沿って積層された複数の第1電極膜61aと、Z軸に沿って隣り合う2つの第1電極膜61aの間に設けられた第1電極間絶縁膜62aと、を含む。第1積層体ML1には、Z軸に沿って延在する第1貫通ホールTH1が設けられる。第1半導体ピラーSP1は、第1貫通ホールTH1の内側に埋め込まれ、Z軸に沿って延在する。第2積層体ML2は、例えば、Y軸に沿って第1積層体ML1と並置される。第2積層体ML2は、Z軸に沿って積層された複数の第2電極膜61bと、Z軸に沿って隣り合う2つの第2電極膜61bの間に設けられた第2電極間絶縁膜62bと、を含む。第2積層体ML1には、Z軸に沿って延在する第2貫通ホールTH2が設けられる。第2半導体ピラーSP2は、第2貫通ホールTH2の内側に埋め込まれ、Z軸に沿って延在する。メモリ膜SIFは、複数の第1電極膜61aと第1半導体ピラーSP1との間、及び、複数の第2電極膜61bと第2半導体ピラーSP2との間に設けられる。メモリ膜SIFは、半導体ピラーSPのZ軸に沿う側面の周りに設けられる。メモリ膜SIFは、接続部CP例えば第1接続部CP1と接続部導電層CPCとの間に延在している。例えば、メモリ膜SIFは、電荷保持膜48と、内側絶縁膜42と、外側絶縁膜43と、を含む。電荷保持膜48は、電極膜61と半導体ピラーSPとの間、及び、接続部導電層CPCと接続部CPとの間に設けられる。内側絶縁膜42は、半導体ピラーSPと電荷保持膜48との間、及び、接続部CPと電荷保持膜48との間に設けられる。外側絶縁膜43は、電荷保持膜48と電極膜61との間、及び、電荷保持膜48と接続部導電層CPCとの間に設けられる。図2に表したように、第1積層体ML1と第2積層体ML2とを分断する分断絶縁層ILが設けられる。分断絶縁層ILは、複数の第1電極膜61aと複数の第2電極膜61bとを分断する。分断絶縁層ILは、X軸に沿って延在する部分を含む。図2に例示したように、この例では、基板11と接続部導電層CPCとの間に絶縁膜13が設けられている。複数の電極膜61と接続部導電層CPCとの間に層間絶縁膜14が設けられている。さらに、層間絶縁膜15が設けられている。複数の電極膜61は、層間絶縁膜14と層間絶縁膜15との間に配置されている。便宜上、層間絶縁膜14及び15も積層体MLに含まれるものとする。電極膜61及び接続部導電層CPCには、例えばポリシリコンが用いられる。ただし、実施形態において、電極膜61及び接続部導電層CPCに用いられる材料は任意である。電極間絶縁膜62、内側絶縁膜42、外側絶縁膜43、並びに、絶縁膜13、層間絶縁膜14及び層間絶縁膜15には、例えば酸化シリコンが用いられる。ただし、実施形態において、電極間絶縁膜62、内側絶縁膜42、外側絶縁膜43及び層間絶縁膜に用いられる材料は任意である。電荷保持膜48には、例えば、窒化シリコンが用いられる。ただし、実施形態において、電荷保持膜48に用いられる材料は任意である。電荷保持膜48は、メモリセルMCにおいて、電荷を蓄積し、情報を格納する部分として機能することができる。内側絶縁膜42は、例えばトンネル絶縁膜として機能することができる。外側絶縁膜43は、ブロック絶縁膜として機能することができる。メモリセルMCは、例えばMONOS構成を有するトランジスタである。複数の電極膜61は、ワード電極として機能することができる。図3は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。図3においては、図を見易くするために、1つの電極膜61に対して、X軸に沿って並ぶ3つの半導体ピラーSPが描かれているが、実施形態において、X軸に沿って並ぶ半導体ピラーSPの数は任意である。図3に表したように、例えば、第1半導体ピラーSP1に貫通される第1積層体ML1の第1電極膜61aと、第4半導体ピラーSP4に貫通される第4積層体ML4の第4電極膜61dと、が、X軸の一方の端例えば第1コンタクト部CU1において接続される。接続された第1電極膜61a及び第4電極膜61dが、第1連結電極膜61Aとなる。既に説明したように、第2半導体ピラーSP2に貫通される第2積層体ML2の第2電極膜61bと、第3半導体ピラーSP3に貫通される第3積層体ML3の第3電極膜61cと、が接続されている。ただし、第2電極膜61bと第3電極膜61cとがX軸の他方の端第2コンタクト部CU2において接続されても良い。接続された第2電極膜61b及び第3電極膜61cが、第2連結電極膜61Bとなる。図4は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図4には、メモリセルアレイ部MCUに関して、図1のA1-A2線に対応する断面と、図1のB1-B2線に対応する断面と、が例示されている。また、図4には、第1コンタクト部CU1が例示されている。図4においては、図を見易くするために、電極膜61の数が4である場合が描かれているが、実施形態において、電極膜61の数は任意である。図4に例示したように、基板11において、例えば、メモリ領域MRと、周辺領域PRと、が設けられる。周辺領域PRは、主面11a上において、メモリ領域MRと並置されている。周辺領域PRには、例えば、メモリセルMCを動作させるための周辺回路PR1が設けられる。メモリ領域MRには、例えば、メモリ部MUと、メモリ部周辺回路部MPUと、が設けられる。例えば、基板11の主面11a上にメモリ部周辺回路部MPUが設けられ、メモリ部周辺回路部MPUの上にメモリ部MUが設けられる。メモリ部MUには、例えば、メモリセルアレイ部MCUと、コンタクト部CU例えば第1コンタクト部CU1などと、が設けられる。コンタクト部CUは、X-Y平面内において、メモリセルアレイ部MCUと並置される。図4に表したように、メモリセルアレイ部MCUにおいて、主面11a上の接続部導電層CPCの上に積層体MLが設けられる。積層体MLの上に複数の選択ゲート電極SGが設けられる。複数の選択ゲート電極SGどうしの間に層間絶縁膜17が設けられる。本具体例では、選択ゲート電極SGと層間絶縁膜15との間に層間絶縁膜16が設けられている。層間絶縁膜15及び層間絶縁膜16のいずれかは省略しても良い。選択ゲート電極SGと半導体ピラーSPとの間に選択ゲート絶縁膜SGIが設けられる。複数の選択ゲート電極SGと複数の半導体ピラーSPとの交差部に選択ゲートトランジスタが形成される。なお、半導体ピラーSPのうちで積層体MLを貫通する部分と、選択ゲート電極SGを貫通する部分と、は、一括して形成されても良く、異なる工程で形成されても良い。ソース線SLと選択ゲート電極SGとの間には、層間絶縁膜18が設けられている。ソース線SLとビット線BLとの間には、層間絶縁膜23が設けられている。コンタクトビア22a及び22bは、層間絶縁膜23をZ軸に沿って貫通する。選択ゲート電極SGには、例えばポリシリコンが用いられる。選択ゲート絶縁膜SGIには、例えば、酸化シリコンが用いられる。また、選択ゲート絶縁膜SGIには、内側絶縁膜42、電荷保持膜48及び外側絶縁膜43の少なくとも一部となる材料を用いても良い。層間絶縁膜16、層間絶縁膜17、層間絶縁膜18及び層間絶縁膜23には、例えば酸化シリコンを用いることができる。ソース線SL、ビット線BL、並びに、コンタクトビア22a及び22bには、例えば金属材料等が用いられる。ただし、ソース線SL、ビット線BL、並びに、コンタクトビア22a及び22bには、任意の導電材料を用いることができる。第1コンタクト部CU1においては、積層された複数の第1電極膜61a第1連結電極膜61AのX軸に沿った長さが、階段状に変化している。そして、複数の第1電極膜61a第1連結電極膜61Aのそれぞれに、コンタクト電極31が接続される。コンタクト電極31は、Z軸に沿って延在する。コンタクト電極31は、複数の第1電極膜61a第1連結電極膜61Aのそれぞれと、ワード配線32と、を接続する。なお、図示しないが、第2コンタクト部CU2においても、積層された複数の電極膜61第2連結電極膜61BのX軸に沿った長さが、例えば階段状に変化する。積層された複数の電極膜61第2連結電極膜61Bのそれぞれに、コンタクト電極31が接続される。図4に例示したように、接続部導電層CPCは、コンタクト電極33によりバックゲート配線34と接続される。図5は、実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図5は、不揮発性半導体記憶装置110のメモリセルアレイ部MCUの構成を例示している。図5は、図2のC1-C2線断面図である。図5に表したように、第1積層体ML1すなわち第1電極膜61aと第2積層体ML2すなわち第2電極膜61bとの間に分断絶縁層ILが設けられている。第1積層体ML1には、Z軸に沿って延在する第1貫通ホールTH1が設けられている。第1貫通ホールTH1の内側に第1半導体ピラーSP1が設けられている。同様に、第2積層体ML2には、Z軸に沿って延在する第2貫通ホールTH2が設けられている。第2貫通ホールTH2の内側に第2半導体ピラーSP2が設けられている。第1半導体ピラーSP1と第1電極膜61aとの間、及び、第2半導体ピラーSP2と第2電極膜61bとの間にメモリ膜SIFが設けられている。図5に表したように、第1貫通ホールTH1の分断絶縁層ILの側の側面は、X軸を含みZ軸を含む平面X-Z平面に対して平行な部分を有している。第2貫通ホールTH2の分断絶縁層ILの側の側面は、X軸を含みZ軸を含む平面X-Z平面に対して平行な部分を有している。なお、実施形態はこれに限らず、後述するように、第1貫通ホールTH1の分断絶縁層ILの側の側面、及び、第2貫通ホールTH2の分断絶縁層ILの側の側面の少なくともいずれかが、X-Z平面に対して平行な部分を有することができる。図5に例示したように、メモリ膜SIFの分断絶縁層ILの側の側面は、X-Z平面に対して平行な部分を有している。例えば、外側絶縁膜43の分断絶縁層ILの側の側面、電荷保持膜48の分断絶縁層ILの側の側面、内側絶縁膜42の分断絶縁層ILの側の側面の少なくともいずれかは、X-Z平面に対して平行な部分を有することができる。例えば、第1半導体ピラーSP1の分断絶縁層ILの側の側面、及び、第2半導体ピラーSP2の分断絶縁層ILの側の側面の少なくともいずれかは、X-Z平面に対して平行な部分を有することができる。一方、第1貫通ホールTH1の分断絶縁層ILとは反対側の側面、及び、第2貫通ホールTH2の分断絶縁層ILとは反対側の側面は、Z軸に対して平行な曲面形状例えばZ軸に沿って延在する円筒状の一部を有する。具体的には、第1貫通ホールTH1の分断絶縁層ILとは反対側の側面は、分断絶縁層ILから第1貫通ホールTH1に向かう方向に突出する凸形状を有している。第2貫通ホールTH2の分断絶縁層ILとは反対側の側面は、分断絶縁層ILから第2貫通ホールTH2に向かう方向に突出する凸形状を有している。例えば、メモリ膜SIFの分断絶縁層ILとは反対側の側面は、Z軸に対して平行な曲面に対して平行な曲面の形状を有している。例えば、内側絶縁膜42の分断絶縁層ILとは反対側の部分における曲率は、外側絶縁膜43の分断絶縁層ILとは反対側の部分における曲率よりも高い。これにより、内側絶縁膜42の分断絶縁層ILとは反対側の部分における電界を、外側絶縁膜43の分断絶縁層ILとは反対側の部分における電界よりも高くすることができる。これにより、動作が安定化する。図5に表したように、複数の第1電極膜61aの分断絶縁層ILの側の端と、分断絶縁層ILと、の間のY軸に沿った距離第1距離d1は、複数の第2電極膜61bの分断絶縁層ILの側の端と、分断絶縁層ILと、の間のY軸に沿った距離第2距離d2と実質的に同じである。例えば、第1半導体ピラーSP1の分断絶縁層ILの側の端と、分断絶縁層ILと、の間のY軸に沿った距離第3距離d3は、複数の第2半導体ピラーSP2の分断絶縁層ILの側の端と、分断絶縁層ILと、の間のY軸に沿った距離第4距離d4と実質的に同じである。貫通ホールTHの内壁面にメモリ膜SIFを形成し、残余の空間に半導体材料を埋め込むことで半導体ピラーSPが形成される。このため、メモリ膜SIFをX-Y平面で切断した形状は、貫通ホールTHをX-Y平面で切断した形状を反映している。そして、メモリ膜SIFの厚さは、例えば均一である。このため、半導体ピラーSPをX-Y平面で切断した形状は、貫通ホールTHをX-Y平面で切断した形状を反映している。後述するように、貫通ホールTHは、例えば、分断絶縁層ILの一部の側壁に設けられた側壁マスク層をマスクとして用いた加工により形成される。側壁マスク層の厚さは一定であるため、貫通ホールTHの壁面と分断絶縁層ILとの距離は一定である。このため、実施形態においては、例えば、加工のためのフォトマスクの位置合わせのずれのための設計マージンを省略すことができる。これにより、貫通ホールTHと分断絶縁層ILとの距離を小さくできる。すなわち、メモリセルMCどうしの間隔を小さくできる。これにより、1つのメモリセルMC当たりのサイズをより小さくできる。実施形態によれば、記憶密度を高めた不揮発性半導体記憶装置が提供できる。以下、不揮発性半導体記憶装置110の製造方法の例について説明する。図6a~図6c、図7a~図7c、図8a~図8c、図9a~図9c、図10a~図10c、図11a~図11c、図12a~図12c、図13a~図13c、及び、図14a~図14cは、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。これらの図は、メモリセルアレイ部MCUに対応する。図6a、図7a、図8a、図9a、図10a、図11a、図12a、図13a及び図14aは、模式的平面図である。図6b、図7b、図8b、図9b、図10b、図11b、図12b、図13b及び図14bは、それぞれ図6a、図7a、図8a、図9a、図10a、図11a、図12a、図13a及び図14aのB1-B2線断面図である。図6c、図7c、図8c、図9c、図10c、図11c、図12c、図13c及び図14cは、それぞれ図6a、図7a、図8a、図9a、図10a、図11a、図12a、図13a及び図14aのA1-A2線断面図である。図6a~図6cに表したように、基板11例えばシリコン基板の主面11a上に絶縁膜13を形成する。なお、必要に応じて、基板11の主面11a上に周辺回路PR1及びメモリ部周辺回路部MPUを形成し、それらの上に絶縁膜13を形成しても良い。絶縁膜13の上に、接続部導電層CPCとなる接続部導電膜CPCfを形成する。すなわち、接続部導電膜CPCfとなる、例えば、ポリシリコン膜を形成する。接続部導電膜CPCfの上に、絶縁膜f2を形成する。絶縁膜f2は、CPMのストッパ膜として機能する。図7a~図7cに表したように、フォトリソグラフィ法により、接続部CPのパターンに対応する第1パターンを有する第1フォトレジストを形成し、第1フォトレジストをマスクとして、絶縁膜f2及び接続部導電膜CPCfを加工する。この加工には、例えばRIE法が用いられる。これにより、接続部CPのパターンに対応するトレンチが形成される。接続部導電膜CPCfポリシリコン膜の表面に、絶縁膜f3を形成する。絶縁膜f3は、例えばシリコン酸化膜である。絶縁膜f3の形成には、例えばRTORapidThermalOxidation法を用いることができる。加工体の表面上に、アモルファスシリコン膜f4を形成する。アモルファスシリコン膜f4は、トレンチの内側の内壁の絶縁膜f3上に形成される。アモルファスシリコン膜f4の形成には、例えばLPCVD法が用いられる。絶縁膜f2をストッパとして用い、アモルファスシリコン膜f4を例えばRIE法によりエッチングし、平坦化する。図8a~図8cに表したように、層間絶縁膜14を形成する。層間絶縁膜14には、シリコン酸化膜が用いられている。層間絶縁膜14の形成には、例えばLPCVD法が用いられる。層間絶縁膜14の上に、第1層61f及び第2層62fを交互に積層する。第1層61fのエッチング速度は、第2層62fのエッチング速度とは異なる。例えば、第1層61fが電極膜61となり、第2層62fが電極間絶縁膜62となる。または、例えば、第1層61fが電極間絶縁膜62となり、第2層62fが電極膜61となる。または、例えば、第1層61fが電極膜61となり、第2層62fが除去され、除去された部分に形成された別の層第3層が電極間絶縁膜62となる。または、例えば、第2層62fが電極間絶縁膜62となり、第1層61fが除去され、除去された部分に形成された別の層第3層が電極膜61となる。本具体例では、第1層61fには、例えば、不純物が添加されたアモルファスシリコン膜が用いられる。不純物としては、例えば、ボロンが用いられる。第2層62fには、例えば、ノンドープのアモルファスシリコン膜が用いられる。なお、図8b及び図8cには、図を見易くするために、第1層61fが3つ描かれているが、実施形態において、第1層61fの数は任意である。第1層61f及び第2層62fの積層膜の上に、層間絶縁膜15を形成する。層間絶縁膜15には、シリコン酸化膜が用いられる。これにより、積層体MLとなる積層母体MLfが形成される。図9a~図9cに表したように、層間絶縁膜15の上に、ボロン添加シリコン酸化膜f5を成膜する。ボロン添加シリコン酸化膜f5は、後の工程においてマスクとして使用される。ボロン添加シリコン酸化膜f5の上に、フォトリソグラフィ法により所望の第2パターンを有する第2フォトレジストを形成する。第2パターンは、例えば、第1パターン接続部CPのパターンの位置を基準として位置合わせされる。第2フォトレジストをマスクとして、ボロン添加シリコン酸化膜f5をRIE法によりエッチングする。その後、第2フォトレジストを除去する。次に、ボロン添加シリコン酸化膜f5をマスクとして、積層母体MLfをRIE法によりエッチングする。これにより、分断絶縁層ILが形成されるトレンチILtが形成される。トレンチILtは、X軸に沿って延在する帯状の形状を有する。その後、シリコン酸化膜を成膜する。シリコン酸化膜は、トレンチILtの中に埋め込まれる。そして、このシリコン酸化膜をRIE法によりエッチバックし、平坦化する。これにより、分断絶縁層ILが形成される。そして、例えばVPC弗酸蒸気法によりボロン添加シリコン酸化膜f5を除去する。図10a~図10cに表したように、加工体の表面に絶縁膜f6を形成する。絶縁膜f6には、例えばシリコン酸化膜が用いられる。絶縁膜f6の形成には、例えばPLCVD法が用いられる。さらに、カーボン膜f7を形成する。カーボン膜f7の上に絶縁膜f8を形成する。絶縁膜f8には、例えばシリコン酸化膜が用いられる。カーボン膜f7及び絶縁膜f8の形成には、例えば、塗布法またはCVD法が用いられる。図11a~図11cに表したように、フォトリソグラフィ法により第3パターンを有する第3フォトレジストf9を形成する。第3パターンは、例えば、第1パターン接続部CPのパターンの位置を基準として位置合わせされる。第3フォトレジストf9をマスクとして、絶縁膜f8を例えばRIE法によりエッチングする。その後、第3フォトレジストf9を除去する。図12a~図12cに表したように、絶縁膜f8をマスク材として、カーボン膜f7を例えばRIE法によりエッチングする。図13a~図13cに表したように、カーボン膜f7をマスクとして用い、絶縁膜f6を例えばRIE法によりエッチングする。このとき、図13cに例示したように、分断絶縁層ILの側壁には、絶縁膜f6が残る。このように、分断絶縁層ILの一部の側壁に側壁マスク層f6sを形成する。分断絶縁層ILの側壁に残る絶縁膜f6側壁マスク層f6sのY軸に沿った厚さ厚さt11及び厚さt12は、例えば、絶縁膜f6の厚さを反映した厚さである。図14a~図14cに表したように、カーボン膜f7及び絶縁膜f6をマスクとして用い、積層母体MLfを例えばRIE法によりエッチングする。これにより、積層母体MLfに、貫通ホールTH第1貫通ホールTH1及び第2貫通ホールTH2などが形成される。その後、例えば、貫通ホールTH1を介して第2層62fを除去する。このとき、アモルファスシリコン膜f4も一緒に除去する。そして、第2層62fが存在していた場所に、例えば、シリコン酸化膜を埋め込む。このシリコン酸化膜が、電極間絶縁膜62となる。そして、第1層61fが、電極膜61となる。なお、このとき形成したシリコン酸化膜は、接続部CPにおいてメモリ膜SIFの少なくとも一部と見なすことができる。この後、例えば、貫通ホールTHの内側に、外側絶縁膜43、電荷保持膜48及び内側絶縁膜42を順次形成する。これにより、メモリ膜SIFが形成される。さらに、貫通ホールTHの残余の空間に半導体材料を埋め込む。これにより、半導体ピラーSP及び接続部CPが形成される。この後、選択ゲート電極SG、各種の配線、及び、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置110が形成される。図15は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。本製造方法は、第1軸に沿って積層された複数の第1電極膜61aと、第1軸に沿って隣り合う2つの第1電極膜61aの間に設けられた第1電極間絶縁膜62aと、を含み、Z軸に沿って延在する第1貫通ホールTH1が設けられた第1積層体ML1と、第1貫通ホールTH1の内側に埋め込まれ、Z軸に沿って延在する第1半導体ピラーSP1と、Z軸に対して直交するY軸に沿って第1積層体ML1と並置され、Z軸に沿って積層された複数の第2電極膜61bと、Z軸に沿って隣り合う2つの第2電極膜61bの間に設けられた第2電極間絶縁膜62bと、を含み、Z軸に沿って延在する第2貫通ホールTH2が設けられた第2積層体ML2と、第2貫通ホールTH2の内側に埋め込まれ、Z軸に沿って延在する第2半導体ピラーSP2と、第1半導体ピラーSP1と第2半導体ピラーSP2とを電気的に接続する接続部CPと、複数の第1電極膜61aと第1半導体ピラーSP1との間、及び、複数の第2電極膜61bと第2半導体ピラーSP2との間に設けられたメモリ膜と、第1積層体ML1と第2積層体ML2との間に設けられ、複数の第1電極膜61aと複数の第2電極膜61bとを分断する分断絶縁層ILと、を含む不揮発性半導体記憶装置例えば不揮発性半導体記憶装置110の製造方法である。図15に表したように、第1積層体ML1及び第2積層体ML2となる積層母体MLfに分断絶縁層ILを形成するステップS110。すなわち、例えば、図9a~図9cに関して説明した処理を実施する。そして、分断絶縁層ILの一部の側壁に側壁マスク層f6sを形成するステップS120。すなわち、例えば、図13a~図13cに関して説明した処理を実施する。そして、側壁マスク層f6sをマスクの一部として用いて、積層母体MLfに第1貫通ホールTH1及び第2貫通ホールTH2を形成するステップS130。すなわち、例えば、図14a~図14cに関して説明した処理を実施する。このように、本製造方法においては、貫通ホールTHは、分断絶縁層ILの一部の側壁に設けられた側壁マスク層f6sをマスクとして用いた加工により形成される。側壁マスク層f6sの厚さは、例えば、絶縁膜f6の厚さと実質的に同じである。図14cに例示した、第1貫通ホールTH1の側の側壁マスク層f6sのY軸に沿った厚さt11は、図5に例示した第1距離d1と実質的に同じである。そして、第2貫通ホールTH2の側の側壁マスク層f6sのY軸に沿った厚さt12は、図5に例示した第2距離d2と実質的に同じである。このようにして、本製造方法により製造された不揮発性半導体記憶装置110においては、第1距離d1は第2距離d2と実質的に等しくされる。すなわち、実施形態においては、貫通ホールTHが、分断絶縁層ILに対して自己整合的に形成される。このため、実施形態に係る不揮発性半導体記憶装置及びその製造方法においては、加工のためのフォトマスクの位置合わせのずれを考慮した設計マージンを小さくできる。これにより、貫通ホールTHと分断絶縁層ILとの距離を小さくでき、メモリセルMCどうしの間隔を小さくできる。これにより、1つのメモリセルMC当たりのサイズをより小さくでき、記憶密度を高めることができる。図16は、参考例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。図16に表したように、参考例の不揮発性半導体記憶装置119においては、第1電極膜61aの分断絶縁層ILの側の端と、分断絶縁層ILと、の間のY軸に沿った距離第1距離d1は、第2電極膜61bの分断絶縁層ILの側の端と、分断絶縁層ILと、の間のY軸に沿った距離第2距離d2とは異なっている。このような不揮発性半導体記憶装置119は、積層母体MLfに第1貫通ホールTH1及び第2貫通ホールTH2を形成する工程において、側壁マスク層f6sをマスクの一部として用いていない。例えば、貫通ホールTHに対応する開口部を有する第4パターンを有するマスク材のみを用いて、積層母体MLfに貫通ホールTHを形成する。この方法においては、第4パターンの位置は、分断絶縁層ILの加工のパターン例えば第2パターンの位置に対してずれる。このため、貫通ホールTHの位置は、分断絶縁層ILの位置に対して相対的にずれる。そして、このずれは、貫通ホールTHと分断絶縁層ILとの間の距離を変化させる。このような不揮発性半導体記憶装置119においては、例えば、図16に例示したように、貫通ホールTHのいずれかが分断絶縁層ILに近づき過ぎることが発生する。この例では第1貫通ホールTH1が分断絶縁層ILに近づき過ぎ、第1貫通ホールTH1と分断絶縁層ILとの間の第1電極膜61aの幅が非常に狭くなっている。例えば、第1貫通ホールTH1と分断絶縁層ILとの間において、第1電極膜61aが分断される場合も発生し得る。このため、第1貫通ホールTH1と分断絶縁層ILとの間の部分において、第1電極膜61aの電気的抵抗が高い。これにより、所望の電気的特性を得ることが困難になる。このため、参考例においては、第1貫通ホールTH1と第2貫通ホールTH2との距離を大きく設定することが必要になる。参考例においては、1つのメモリセルMC当たりのサイズを十分に縮小することが困難である。これに対し、実施形態に係る不揮発性半導体記憶装置110及びその製造方法においては、貫通ホールTHが、分断絶縁層ILに対して自己整合的に形成される。これにより、1つのメモリセルMC当たりのサイズをより小さくでき、記憶密度を高めることができる。図17a及び図17bは、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。図17aに表したように、実施形態に係る別の不揮発性半導体記憶装置111においては、第1貫通ホールTH1及び第2貫通ホールTH2をX-Y平面で切断した形状は、半円と長方形とを合体させた形状である。すなわち、第1貫通ホールTH1の分断絶縁層ILの側の側壁の平面部分のX軸に沿った長さは、第1貫通ホールTH1のX軸及びY軸に沿った長さとほぼ等しい。第2貫通ホールTH2の分断絶縁層ILの側の側壁の平面部分のX軸に沿った長さは、第2貫通ホールTH2のX軸及びY軸に沿った長さとほぼ等しい。この場合も、第1貫通ホールTH1の分断絶縁層ILの側の側面、及び、第2貫通ホールTH2の分断絶縁層ILの側の側面は、X-Z平面に対して平行な部分を有する。そして、第1貫通ホールTH1の分断絶縁層ILとは反対側の側面、及び、第2貫通ホールTH2の分断絶縁層ILとは反対側の側面は、Z軸に対して平行な曲面形状を有する。そして、第1電極膜61aの分断絶縁層ILの側の端と分断絶縁層ILとの間のY軸に沿った距離第1距離d1は、第2電極膜61bの分断絶縁層ILの側の端と分断絶縁層ILとの間のY軸に沿った距離第2距離d2と実質的に同じである。図17bに表したように、実施形態に係る別の不揮発性半導体記憶装置112においては、第1貫通ホールTH1の分断絶縁層ILの側の側面は、X-Z平面に対して平行な部分を有している。一方、第2貫通ホールTH2の分断絶縁層ILの側の側面は、X-Z平面に対して平行な部分を有していない。すなわち、この例では、第2貫通ホールTH2をX-Y平面で切断した形状は、円形扁平円を含むである。この構成は、例えば、貫通ホールTHを形成するためのマスクの位置合わせのずれ量が大きいときに生成される。この例では、第1貫通ホールTH1のY軸に沿った幅は、第2貫通ホールTH2のY軸に沿った幅とは異なる。このように、マスクの位置合わせのずれ量が大きいときにおいても、第1貫通ホールTH1と分断絶縁層ILとの間の第1距離d1、及び、第2貫通ホールTH2と分断絶縁層ILとの間の第2距離d2は、一定に維持される。このように、不揮発性半導体記憶装置112においても、第1電極膜61aの分断絶縁層ILの側の端と分断絶縁層ILとの間のY軸に沿った第1距離d1は、第2電極膜61bの分断絶縁層ILの側の端と分断絶縁層ILとの間のY軸に沿った第2距離d2と実質的に同じである。すなわち、第1貫通ホールTH1と分断絶縁層ILとの間、及び、第2貫通ホールTH2と分断絶縁層ILとの間が、所定の距離に設定される。このため、電極膜61において所望の電気的特性が得られる。従って、所定の特性を維持したまま、1つのメモリセルMC当たりのサイズをより小さくでき、記憶密度を高めることができる。図18は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。すなわち、図18は、実施形態に係る別の不揮発性半導体記憶装置113のメモリセルアレイ部MCUの構成を例示している。図19は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。図19は、図18のC1-C2線断面図である。図18及び図19に表したように、不揮発性半導体記憶装置113においては、複数の第1電極膜61aは、メモリ膜SIFに接しシリサイドを含む部分第1シリサイド化部分61saを含む。複数の第2電極膜61bは、メモリ膜SIFに接しシリサイドを含む部分第2シリサイド化部分61sbを含む。このように、電極膜61は、メモリ膜SIFに接しシリサイドを含むシリサイド化部分61sを含むことができる。これにより、電極膜61の電気的特性が向上し、メモリセルMCの動作特性が向上する。不揮発性半導体記憶装置113の製造方法の例について説明する。図20a~図20cは、実施形態に係る不揮発性半導体記憶装置の別の製造方法のを例示する模式図である。すなわち、これらの図は、図14a~図14cに例示した工程の後の工程を例示している。図20aは、模式的平面図である。図20bは、図20aのB1-B2線断面図である。図20cは、図20aのA1-A2線断面図である。図14a~図14cに関して説明したように、電極間絶縁膜62及び電極膜61を含む積層体MLを形成する。その後、図20a~図20bに表したように、貫通ホールTH第1貫通ホールTH1及び第2貫通ホールTH2などを介して、電極膜61の一部をシリサイド化する。これにより、貫通ホールTHの内側面の表面部分の電極膜61にシリサイド化部分61sが形成される。この後、既に説明した方法と同様に、貫通ホールTHの内側に、外側絶縁膜43、電荷保持膜48及び内側絶縁膜42を順次形成し、メモリ膜SIFを形成する。さらに、貫通ホールTHの残余の空間に半導体材料を埋め込み、半導体ピラーSP及び接続部CPを形成する。この後、選択ゲート電極SG、各種の配線、及び、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置113が形成される。不揮発性半導体記憶装置113においても1つのメモリセルMC当たりのサイズをより小さくでき、記憶密度を高めることができる。さらに、メモリセルMCの動作特性を向上させることができる。上記の製造方法において、第1貫通ホールTH1及び第2貫通ホールTH2の形成ステップS130は、第1貫通ホールTH1の分断絶縁層ILとは反対側の側面の形状に対応した曲面形状第1曲面形状、及び、第2貫通ホールTH2の分断絶縁層ILとは反対側の側面の形状に対応した曲面形状第2曲面形状、を有する開口部を有するマスク例えばカーボン膜f7などを用いて積層母体MLfを加工することを含む。例えば、第1曲面形状は、分断絶縁層ILから第1貫通ホールTH1に向かう方向に突出する凸形状を含み、第2曲面形状は、分断絶縁層ILから第2貫通ホールTH2に向かう方向に突出する凸形状を含む。これにより、第1貫通ホールTH1の分断絶縁層ILとは反対側の側面を、分断絶縁層ILから第1貫通ホールTH1に向かう方向に突出する凸形状にすることができる。そして、第2貫通ホールTH2の分断絶縁層ILとは反対側の側面を、分断絶縁層ILから第2貫通ホールTH2に向かう方向に突出する凸形状にすることができる。これにより、内側絶縁膜42の分断絶縁層ILとは反対側の部分における曲率は、外側絶縁膜43の分断絶縁層ILとは反対側の部分における曲率よりも高くなる。これにより、内側絶縁膜42の電界と、外側絶縁膜43の電界と、の関係を適正化でき、動作が安定化する。実施形態によれば、記憶密度を高めた不揮発性半導体記憶装置及びその製造方法が提供される。なお、本願明細書において、垂直及び平行は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる積層体、電極膜、電極間絶縁膜、電荷保持膜、メモリ膜、接続部、分断絶縁層、基板及び配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。