"SiO2からなる下層膜上に、下側TiN/Ti膜、AlCu膜および上側TiN/Ti膜を順に積層することによってAlCu配線層を形成する工程と、前記AlCu配線層上に、CまたはNを含有する無機膜からなる最上層を有する積層膜を形成する工程と、前記積層膜をパターニングすることによって、前記積層膜からなるハードマスクを形成する工程と、前記ハードマスクを利用して前記AlCu配線層をドライエッチングすることにより、当該エッチングにより前記無機膜から解離したCまたはNを含む反応生成物を含む側壁保護膜を、エッチング途中の前記AlCu膜の側面に形成しながら前記AlCu配線層をパターニングすることによって、前記下層膜上に複数のAlCu配線を形成する工程と、前記ハードマスクを残したまま、前記下層膜における互いに隣り合う前記AlCu配線間の部分をドライエッチングすることにより、前記下層膜に、前記AlCu配線に接する前記下層膜の表面に対して当該AlCu配線間を一段低くするように低段部を形成する工程と、前記低段部の形成後、前記AlCu配線を埋めるように、前記下層膜上に、SiO2からなる上層膜を形成する工程とを含む、半導体装置の製造方法。前記積層膜を形成する工程は、前記AlCu配線層のドライエッチング終了時に前記無機膜が完全に無くなる厚さで、前記無機膜を形成する工程を含む、請求項1に記載の半導体装置の製造方法。前記無機膜を形成する工程は、下記式1で表される厚さTSiCで前記無機膜を形成する工程を含む、請求項2に記載の半導体装置の製造方法。式1:厚さTSiC=選択比TiN×TiNの厚さt1選択比Ti×Tiの厚さt2選択比AlCu×AlCu膜の厚さt3式1中、選択比TiNは無機膜のエッチングレート/TiNのエッチングレートを示し、選択比Tiとは無機膜のエッチングレート/Tiのエッチングレートを示し、選択比AlCuとは無機膜のエッチングレート/AlCuのエッチングレートを示している。また、厚さt1は下側TiN/Ti膜および上側TiN/Ti膜それぞれのTiNの合計の厚さを示し、厚さt2は下側TiN/Ti膜および上側TiN/Ti膜それぞれのTiの合計の厚さを示している。前記複数のAlCu配線を形成する工程は、85nm~180nm幅のAlCu配線を、85nm~180nm間隔で配列するように形成する工程を含む、請求項1~3のいずれか一項に記載の半導体装置の製造方法。前記複数のAlCu配線を形成する工程は、互いに第1の間隔を空けて配列された密集パターン、および当該密集パターンから前記第1の間隔よりも広い第2の間隔を隔てて形成された孤立パターンを形成する工程とを含む、請求項1~4のいずれか一項に記載の半導体装置の製造方法。前記積層膜を形成する工程は、前記AlCu配線層上にSiO2膜を形成し、当該SiO2膜上にSiC膜を形成することにより、前記SiC膜からなる最上層を有する2層膜を形成する工程を含む、請求項1~5のいずれか一項に記載の半導体装置の製造方法。前記積層膜を形成する工程は、前記AlCu配線層上にSiO2膜を形成し、当該SiO2膜上にSiOC膜を形成することにより、前記SiOC膜からなる最上層を有する2層膜を形成する工程を含む、請求項1~5のいずれか一項に記載の半導体装置の製造方法。前記積層膜を形成する工程は、前記AlCu配線層上にSiO2膜を形成し、当該SiO2膜上にSiN膜を形成することにより、前記SiN膜からなる最上層を有する2層膜を形成する工程を含む、請求項1~5のいずれか一項に記載の半導体装置の製造方法。前記ハードマスクを形成する工程は、アスペクト比ハードマスクの高さ/ハードマスクの幅が3未満のハードマスクを形成する工程を含む、請求項1~8のいずれか一項に記載の半導体装置の製造方法。SiO2からなる下層膜と、前記下層膜上に形成され、それぞれが下側TiN/Ti膜、AlCu膜および上側TiN/Ti膜がこの順に積層されることによって形成されており、各AlCu膜の側面にCまたはNを含む側壁保護膜を有する複数のAlCu配線と、前記下層膜における互いに隣り合う前記AlCu配線間において、前記AlCu配線に接する前記下層膜の表面に対して一段低く形成された低段部と、前記AlCu配線を埋めるように、前記下層膜上に形成されたSiO2からなる上層膜とを含み、前記複数のAlCu配線は、それぞれが85nm~180nm幅を有し、85nm~180nm間隔で配列された密集パターンを含む、半導体装置。各前記AlCu配線の高さは、140nm~205nmである、請求項10に記載の半導体装置。前記AlCu膜の高さは、80nm~120nmである、請求項10または11に記載の半導体装置。前記下側TiN/Ti膜の高さは、20nm~30nmである、請求項10~12のいずれか一項に記載の半導体装置。前記上側TiN/Ti膜の高さは、40nm~55nmである、請求項10~13のいずれか一項に記載の半導体装置。本発明の半導体装置の製造方法は、SiO2酸化シリコンからなる下層膜上に、下側TiN窒化チタン/Tiチタン膜、AlCu膜および上側TiN/Ti膜を順に積層することによってAlCu配線層を形成する工程と、前記AlCu配線層上に、CまたはNを含有する無機膜からなる最上層を有する積層膜を形成する工程と、前記積層膜をパターニングすることによって、前記積層膜からなるハードマスクを形成する工程と、前記ハードマスクを利用して前記AlCu配線層をドライエッチングすることにより、当該エッチングにより前記無機膜から解離したCまたはNを含む反応生成物を含む側壁保護膜を、エッチング途中の前記AlCu膜の側面に形成しながら前記AlCu配線層をパターニングすることによって、前記下層膜上に複数のAlCu配線を形成する工程と、前記ハードマスクを残したまま、前記下層膜における互いに隣り合う前記AlCu配線間の部分をドライエッチングすることにより、前記下層膜に、前記AlCu配線に接する前記下層膜の表面に対して当該AlCu配線間を一段低くするように低段部を形成する工程と、前記低段部の形成後、前記AlCu配線を埋めるように、前記下層膜上に、SiO2からなる上層膜を形成する工程とを含む。この方法によれば、AlCu配線層をドライエッチングするときのマスクとして、有機フォトレジストに比べてエッチング耐性の強い、ハードマスクを使用する。そのため、フォトレジストを使用した場合とは異なり、エッチング途中に、マスクがエッチングガスに耐えられなくなって消失することを防止することができる。また、ハードマスクは、薄くても十分なエッチング耐性を発揮できるので、微細配線を形成する際にも、マスクのアスペクト比を小さく抑えることができる。その結果、アスペクト比が高く、エッチング対象物の上方に細長く延びるマスクが、エッチング途中にバランスを崩して倒れる、いわゆるマスク倒れを防止することもできる。一方、マスクとして有機フォトレジストを用いずにAlCu配線層をエッチングする場合、レジストがエッチングされて発生する生成物Cを含む生成物が、エッチング途中にAlCu膜の側面に形成される側壁保護膜に含まれない。そのため、十分な厚さの側壁保護膜が形成されず、このような側壁保護膜では、エッチングガスに含まれるCl塩素イオンやClラジカルに対する防御力が不十分である。そのため、有機フォトレジストを用いない場合には、たとえば、AlCu配線層のエッチング後、AlCu配線間の下層膜を掘り下げるときに、行き場を失ったClイオンやClラジカルによって側壁保護膜が侵食され、結果的に、AlCu配線配線のAlCu膜の部分がサイドエッチングされるおそれがある。そこで、本発明では、ハードマスクを積層膜として形成し、その積層膜の最上層をCまたはNを含有する無機膜とする。これにより、AlCu配線層のドライエッチング時、当該無機膜から解離したCまたはNを含む反応生成物により、側壁保護膜を厚くすることができる。その結果、側壁保護膜の下層膜に低段部を形成する際に、ClイオンやClラジカルが配線間に入り込んでも、AlCu膜の側面を、分厚くなった側壁保護膜により防御することができる。よって、AlCu配線のサイドエッチングを防止することができる。なお、本発明においてAlCu配線とは、主成分たとえば、99.0~99.7重量のAlがCuと合金化した金属からなる配線であり、一般にはAl配線と称される場合がある。このAlCu配線は、抵抗値ではCuを主成分とするCu配線に及ばないが、Cuに比べて非常に低コストである。また、本発明では、前記積層膜を形成する工程は、前記AlCu配線層のドライエッチング終了時に前記無機膜が完全に無くなる厚さで、前記無機膜を形成する工程を含むことが好ましい。これにより、AlCu配線に接続するビアを上層膜に形成するためのビアエッチング時に、AlCu配線上にCまたはNを含有する無機膜が残っていないので、当該エッチング深さのばらつきを防止して、当該エッチングを上側TiN/Ti膜のTiNで一様に止めることができる。その結果、ビアエッチング時にAlCu配線への侵食を防止できるので、AlCu配線上のビアの大きさのばらつきを少なくすることができる。よって、ビア抵抗のばらつきを少なくすることができる。前記AlCu配線層のドライエッチング終了時に前記無機膜が完全に無くなる厚さにするには、具体的には、前記無機膜を形成する工程において、下記式1で表される厚さTSiCで前記無機膜を形成する工程を実行すればよい。式1:厚さTSiC=選択比TiN×TiNの厚さt1選択比Ti×Tiの厚さt2選択比AlCu×AlCu膜の厚さt3式1中、選択比TiNは無機膜のエッチングレート/TiNのエッチングレートを示し、選択比Tiとは無機膜のエッチングレート/Tiのエッチングレートを示し、選択比AlCuとは無機膜のエッチングレート/AlCuのエッチングレートを示している。また、厚さt1は下側TiN/Ti膜および上側TiN/Ti膜それぞれのTiNの合計の厚さを示し、厚さt2は下側TiN/Ti膜および上側TiN/Ti膜それぞれのTiの合計の厚さを示している。そして、本発明によれば、前記複数のAlCu配線を形成する工程が、85nm~180nm幅のAlCu配線を、85nm~180nm間隔で配列するように形成する工程を含む場合、すなわち、配線幅および間隔ラインアンドスペースが上記範囲の微細配線を形成する場合でも、マスクのアスペクト比を小さく抑えてマスク倒れを防止することができる。よって、微細配線を有する半導体装置の製造方法として、好適に使用することができる。また、前記複数のAlCu配線を形成する工程は、互いに第1の間隔を空けて配列された密集パターン、および当該密集パターンから前記第1の間隔よりも広い第2の間隔を隔てて形成された孤立パターンを形成する工程とを含んでいてもよい。たとえば、AlCu配線層が密集パターンと孤立パターンの複数種のパターンに成形される場合、通常、密集パターンから第2の間隔を隔てて離れた孤立パターンが、第1の間隔で密集した密集パターンに比べて、比較的速く成形される。その結果、AlCu配線層が孤立パターンに成形された時点では、密集パターンは未だ成形されていない場合がある。このような場合に、AlCu配線層のエッチングに適したCl系ガスでエッチングを続けると、孤立パターンの周辺密集パターンと孤立パターンとの間の部分ではCl系ガスのエッチング対象となるAlCu配線層が残っていないため、Cl系ガス中のClイオンやClラジカルにより孤立パターンのAlCu膜の側面が攻撃されるおそれがある。そこで、本発明によれば、孤立パターンのように、隣り合うAlCu配線との間に比較的広いスペースが形成され、下層膜に対して水平な成分のClイオンやClラジカルに衝突されやすいAlCu配線にも、分厚い側壁保護膜が形成されるので、AlCu配線のサイドエッチングを効果的に防止することができる。また、本発明では、前記積層膜を形成する工程は、前記AlCu配線層上にSiO2膜を形成し、当該SiO2膜上にSiC膜を形成することにより、前記SiC膜からなる最上層を有する2層膜を形成する工程を含んでいてもよいし、当該SiO2膜上にSiOC膜を形成することにより、前記SiOC膜からなる最上層を有する2層膜を形成する工程を含んでいてもよいし、当該SiO2膜上にSiN膜を形成することにより、前記SiN膜からなる最上層を有する2層膜を形成する工程を含んでいてもよい。また、本発明では、前記ハードマスクを形成する工程は、アスペクト比ハードマスクの高さ/ハードマスクの幅が3未満のハードマスクを形成する工程を含むことが好ましい。ハードマスクのアスペクト比が3未満であれば、マスク倒れを確実に防止することができる。そして、本発明の半導体装置の製造方法により、本発明の半導体装置、すなわち、SiO2からなる下層膜と、前記下層膜上に形成され、それぞれが下側TiN/Ti膜、AlCu膜および上側TiN/Ti膜がこの順に積層されることによって形成されており、各AlCu膜の側面にCまたはNを含む側壁保護膜を有する複数のAlCu配線と、前記下層膜における互いに隣り合う前記AlCu配線間において、前記AlCu配線に接する前記下層膜の表面に対して一段低く形成された低段部と、前記AlCu配線を埋めるように、前記下層膜上に形成されたSiO2からなる上層膜とを含み、前記複数のAlCu配線は、それぞれが85nm~180nm幅を有し、85nm~180nm間隔で配列された密集パターンを含む、半導体装置を製造することができる。本発明の半導体装置においては、各前記AlCu配線の高さは、140nm~205nmであってもよい。また、前記AlCu膜の高さは、80nm~120nmであってもよい。また、前記下側TiN/Ti膜の高さは、20nm~30nmであってもよい。さらに、前記上側TiN/Ti膜の高さは、40nm~55nmであってもよい。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。<半導体装置の全体構成>図1は、本発明の一実施形態に係る半導体装置の模式的な断面図である。半導体装置1は、n型のシリコン基板2と、当該シリコン基板2上に積層されたn-型のシリコンからなるエピタキシャル層3とを含んでいる。エピタキシャル層3には、複数のMOSFET4MetalOxideSemiconductorFieldEffectTransistorが互いに隣り合って形成されている。各MOSFET4は、素子分離部5により、それぞれ周囲から絶縁分離されている。素子分離部5は、エピタキシャル層3にその表面から比較的浅く掘り下がったトレンチシャロートレンチ6:深さ180nm程度を形成し、そのシャロートレンチ6の内面に熱酸化法により熱酸化膜7を形成した後、CVDChemicalVaporDeposition:化学気相成長法によりSiO2酸化シリコン8をシャロートレンチ6内に堆積させることにより形成されており、いわゆるSTIShallowTrenchIsolation構造を有している。シャロートレンチ6は、たとえば、その底部へ向かって幅が狭まる断面視等脚台形状に形成され、その最小幅底部の幅は90nm程度である。エピタキシャル層3の表層部には、チャネル領域9を挟んで、p型のソース領域10およびp型のドレイン領域11が形成されている。ソース領域10およびドレイン領域11のチャネル領域9側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、MOSFET4では、LDDLightlyDopedDrain構造が適用されている。チャネル領域9上には、たとえば、SiO2からなるゲート絶縁膜12が形成されており、このゲート絶縁膜12上に、たとえば、多結晶シリコンポリシリコンからなるゲート電極13が形成されている。ゲート電極13の幅は、たとえば、90nm程度である。また、ゲート電極13の表面上面には、シリサイド14が形成されている。ゲート絶縁膜12およびゲート電極13の周囲には、たとえば、SiN窒化シリコンからなるサイドウォール15が形成されている。エピタキシャル層3上には、SiO2からなる第1~第4層間膜16~19が、この順に積層されている。各層間膜16~19の厚さは、たとえば、第1層間膜16が400nm~580nmであり、第2層間膜17が350nm~450nmであり、第3層間膜18が260nm~560nmであり、第4層間膜19が260nm~560nmである。下層膜としての第2層間膜17および上層膜としての第3層間膜18上には、複数の第1AlCu配線20第1メタルおよび複数の第2AlCu配線21第2メタルが、それぞれ形成されている。これにより、エピタキシャル層3上には、多層配線構造が形成されている。第1AlCu配線20と、ソース領域10およびドレイン領域11との間は、第1層間膜16および第2層間膜17を貫通する、Wタングステンからなるコンタクトプラグ22により接続されている。コンタクトプラグ22は、第1層間膜16を貫通する下側部分23と、第2層間膜17を貫通する上側部分24との2段構造を有しており、図2に示すように、上側部分24は、その下面の径D1が上面の径D2よりも小さくなる断面視逆台形テーパ状に形成されているD1<D2。たとえば、径D160nm~110nmであり、径D2は110nm~130nmである。たとえば、コンタクトプラグ22の上側部分24を、第2層間膜17のコンタクトホールにタングステンを堆積させる工程と、堆積したタングステンをCMPChemicalMechanicalPolishing:化学機械研磨により研磨する工程とを行って形成する場合、当該CMP処理により第2層間膜17の膜厚が2/3~4/5程度になるので、D1<D2のテーパであれば、タングステンの堆積時にD2 ́あった上面の径を、径D2まで小さくすることができる。そのため、CMP処理により第2層間膜17が膜減りしても上側部分24の上面の径が変化しないD1=D2の場合に比べて、CMP処理後における、隣のコンタクトプラグ22に対するマージンを広くすることができる。その結果、第1AlCu配線20のリソグラフィが横方向に多少ずれても、当該第1AlCu配線20が、隣のコンタクトプラグ22上側部分24に接触することを防止することができる。また、第2AlCu配線21と第1AlCu配線20との間は、第3層間膜18を貫通する、Wタングステンからなるビア25により接続されている。<第1AlCu配線の要部構成>図2は、図1の二点鎖線Aで囲まれる部分の拡大図であって、第1AlCu配線が形成された層の要部を表す図である。前述のように、第2層間膜17上には、複数の第1AlCu配線20が、互いに間隔を空けて形成されている。複数の第1AlCu配線20の配線幅および間隔は、一様に揃っていてもよいし、不揃いであってもよい。この実施形態では、複数の第1AlCu配線20の配線幅および間隔は不揃いであり、たとえば、複数の第1AlCu配線20は、第1の幅W1具体的には、90nmを有し、互いに第1の間隔S1具体的には、90nmを空けて配列された密集パターン26と、密集パターン26から第1の間隔S1よりも広い第2の間隔S2具体的には、2000nmを隔てて形成され、第1の幅W1よりも広い第2の幅W2具体的には、5000nmを有する孤立パターン27とを含んでいる。すなわち、密集パターン26では、配線幅W1および間隔S1ラインアンドスペースが90nm/90nmである。このようにパターン化された複数の第1AlCu配線20の各間には、各第1AlCu配線20に接する第2層間膜17の表面に対して一段低くされた低段部28が、第2層間膜17に形成されている。低段部28は、第2層間膜17をエッチングで掘り下げることにより形成されるものであり、互いに隣り合う第1AlCu配線20間における、第2層間膜17の表面に沿う表面距離を、直線距離S1,S2よりも長くする。これにより、第2層間膜17における表面リーク電流を低減することができるので、ラインアンドスペースが90nm/90nmのような微細配線においても、隣り合う第1AlCu配線20間の短絡ショートを防止することができる。また、各低段部28は、たとえば、その底部へ向かって幅が狭まる断面視等脚台形状に形成されている。各第1AlCu配線20は、それぞれ下側TiN/Ti膜29、AlCu膜30および上側TiN/Ti膜31がこの順に積層されることにより、AlCu膜30からなる配線AlCu配線を上下両側からTiN/Ti膜29,31からなるバリア膜で挟んだ構造を有している。各膜の厚さは、たとえば、下側TiN/Ti膜29が20nm~30nm具体的には、25nmであり、AlCu膜30が80nm~120nm具体的には、100nmであり、上側TiN/Ti膜31が40nm~55nm具体的には、47nmである。なお、第1AlCu配線20において、TiN/Ti膜とは、Tiチタン膜およびTiN窒化チタン膜がこの順に積層されることによって形成された膜である。また、AlCu配線とは、主成分たとえば、99.0~99.7重量のAlがCuと合金化した金属からなる配線であり、一般にはAl配線と称される場合がある。AlCu配線は、抵抗値ではCuを主成分とするCu配線に及ばないが、Cuに比べて非常に低コストである。各第1AlCu配線20の側面には、上側TiN/Ti膜31、AlCu膜30、下側TiN/Ti膜29および低段部28の側壁に跨るように側壁保護膜32が形成されている。各側壁保護膜32は、その隣りの第1AlCu配線20の側壁保護膜32に対して隙間が空くような厚さで形成されており、当該隙間を第3層間膜18が埋め尽くしている。この実施形態では、各側壁保護膜32は、後述するAlCu配線層34のエッチング時図3D,3E参照にSiC膜35から解離したCを含む反応生成物たとえば、CClx、第2層間膜17に低段部28を形成するためのエッチング時図3F参照に供給されるF系ガス中のCHF3の重合物等を含んでいる。むろん、側壁保護膜32は、上に例示した成分以外の成分を含んでいてもよい。また、各第1AlCu配線20の上面には、SiO2膜33が形成されている。このSiO2膜33は、後述するハードマスク37の下層膜SiO2膜33がエッチング完了後に除去されずに、第1AlCu配線20の上面に残存したものである。そして、第2層間膜17上には、第1AlCu配線20全体を埋めるように、SiO2からなる第3層間膜18が積層されている。第3層間膜18は、互いに隣り合う第1AlCu配線20の各間を埋め尽くしている。なお、図2では、第3層間膜18とSiO2膜33との間に明確な境界が表れているが、これらの膜はいずれもSiO2からなるので、実際には、製造過程においてこれらの膜が一体化して境界がない場合もある。また、第1AlCu配線20に対して上側から接続されるビア25は、第3層間膜18およびSiO2膜33を貫通して、上側TiN/Ti膜31のTiNの上面に接続されている。一方、第1AlCu配線20に対して下側から接続されるコンタクトプラグ22上側部分24は、第2層間膜17を貫通して、下側TiN/Ti膜29のTiの下面に接続されている。<半導体装置の製造方法>図3A~図3Gは、図1の半導体装置の製造工程の一部を工程順に示す図である。前述の半導体装置1を製造するには、たとえば、公知の方法により、シリコン基板2上に、エピタキシャル層3を成長させた後、STI構造を有する素子分離部5を形成する。次に、エピタキシャル層3に複数のMOSFET4を形成した後、当該エピタキシャル層3上に、第1層間膜16を積層し、コンタクトプラグ22下側部分23を形成する。次に、第1層間膜16上に、第2層間膜17を積層した後、コンタクトプラグ22上側部分24を形成することにより、2層構造のコンタクトプラグ22を形成する。次に、図3Aに示すように、たとえば、スパッタ法により、第2層間膜17の上面全域に、下側TiN/Ti膜29、AlCu膜30および上側TiN/Ti膜31を順に積層することにより、AlCu配線層34を形成する。次に、図3Bに示すように、たとえば、プラズマCVD法により、SiO2膜33およびSiC膜35をこの順に積層することにより、AlCu配線層34上に、SiO2膜33からなる下層とSiC膜35からなる上層とを含む2層構造の積層膜36を形成する。この際、全体としての厚さTtotalが、90nm~250nmとなるように積層膜36を形成する。具体的には、たとえば、50nm~150nmの厚さTSiO2でSiO2膜33を形成し、後述するAlCu配線層34のドライエッチング終了時に完全に無くなる厚さTSiCたとえば、40nm~100nmでSiC膜35を形成する。次に、図3Cに示すように、公知のリソグラフィ技術およびエッチング技術により、積層膜36をパターニングすることにより、SiO2膜33およびSiC膜35の2層構造の積層膜36からなるハードマスク37を形成する。このとき、前の工程で積層膜36全体の厚さTtotalが90nm~250nmとされているので、ハードマスク37のアスペクト比Ttotal/W1またはW2を3未満たとえば、0.5~2.9にすることができる。そのため、後述するAlCu配線層34のエッチング途中にハードマスク37がバランスを崩して倒れる、いわゆるマスク倒れを防止することができる。次に、図3Dに示すように、ハードマスク37を利用してAlCu配線層34をドライエッチングする。このドライエッチングには、AlCuのエッチングに適したCl系ガスClを主成分として含む混合ガス、たとえば、Cl2,CH4,C2H4,BCl3およびArを、Cl2:CH4:C2H4:BCl3:Ar=70~100:4~7:5~8:100~180:450~600の比率で混合した混合ガスを、エッチングガスとして供給する。むろん、Cl系ガスは、この混合ガスに限らず、たとえば、CCl4四塩化炭素等を含む混合ガスを用いることもできる。このとき、CH4メタンの空気中爆発範囲が5~15であり、C2H4エチレンの空気中爆発範囲が2.7~36であるため、それ以下になるようにArで希釈する。このようなCl系ガスを用いた場合の、エッチングされる金属膜とハードマスク37のSiC膜35との選択比SiC膜35のエッチングレート/金属膜のエッチングレートは、たとえば、選択比TiNが0.5~0.85であり、選択比Tiが0.5~0.85であり、選択比AlCuが0.05~0.2である。そして、供給されたCl系ガスは、上側TiN/Ti膜31からAlCu膜30へ向かってAlCu配線層34を上層から下層へ順にエッチングしていくと同時に、ハードマスク37の最上層であるSiC膜35にも衝突してSiC膜35のC炭素を解離させ、このCを含む反応生成物たとえば、CClx等を含む側壁保護膜32を形成する。すなわち、AlCu配線層34のエッチング過程では、AlCu配線層34のパターン成形第1AlCu配線20の形成と、側壁保護膜32の形成とが同時進行で行われる。また、SiC膜35は、Cの解離などにより、その膜厚がTSiCからT ́SiC<TSiCへと次第に薄くなる。その後、図3Eに示すように、AlCu配線層34のエッチングが終了下側TiN/Ti膜29のエッチングが終了して第1AlCu配線20が形成されるまで、Cl系ガスの供給を続ける。そして、AlCu配線層34のエッチング終了に伴い、次第に薄くなっていたSiC膜35が完全に無くなり、さらに、エッチングガスを、Cl系ガスから、SiO2のエッチングに適したF系ガスFフッ素を主成分として含む混合ガス、たとえば、CHF3およびCl2を、CHF3:Cl2=1~3:1~1.5の比率で混合した混合ガス、Cl2BCl3およびCF4を、Cl2BCl3:CF4=6~8:2~4の比率で混合した混合ガス、C2F6およびCl2を、CHF3:Cl2=1~3:2~3の比率で混合した混合ガス等に切り替える。ガスの切替えのタイミングは、たとえば、AlCu配線層34が少なくとも1つの第1AlCu配線20に成形された時点で行う。この理由は、たとえば、孤立パターン27の第1AlCu配線20に対する、Cl系ガスの攻撃を低減するためである。具体的には、この実施形態のように、AlCu配線層34が密集パターン26と孤立パターン27の複数種のパターンに成形される場合、通常、密集パターン26から第2の間隔S2を隔てて離れた孤立パターン27が、第1の間隔S1で密集した密集パターン26に比べて、比較的速く成形される。その結果、AlCu配線層34が孤立パターン27に成形された時点では、密集パターン26は完全に成形されていない場合がある。このような場合に、Cl系ガスでエッチングを続けると、孤立パターン27の周辺密集パターン26と孤立パターン27との間の部分ではCl系ガスのエッチング対象となるAlCu配線層34が残っていないため、エッチング対象を失った行き場を失ったCl系ガス中のClイオンやClラジカルにより孤立パターン27のAlCu膜30の側面が攻撃されるおそれがある。このようなCl系ガスによる攻撃を低減するために、上記のタイミングでCl系ガスからF系ガスへの切替えを行う。そして、図3Fに示すように、供給されたF系ガスは、互いに隣り合う配線20間の第2層間膜17をエッチングしていくと同時に、その成分であるCHF3の重合物を側壁保護膜32に定着させる。また、この際、エッチング対象である第2層間膜17と同じ材料からなるSiO2膜33も、その頂部の一部分がF系ガスによりエッチングされる。その後、F系ガスの供給を所定時間続けることにより、第2層間膜17に低段部28が形成される。その後、図3Gに示すように、たとえば、CVD法により、第2層間膜17上に、第3層間膜18を形成する。次に、第3層間膜18およびSiO2膜33を貫通するビア25を形成した後、第2AlCu配線21および第4層間膜19を形成する。以上の工程を経ることにより、図1および図2に示す半導体装置1を得ることができる。以上説明した半導体装置1の製造方法によれば、AlCu配線層34をドライエッチングするときのマスクとして、有機フォトレジストに比べてエッチング耐性の強い、SiO2膜33およびSiC膜35の2層構造の無機膜ハードマスク37を使用する。そのため、フォトレジストを使用した場合とは異なり、エッチング途中たとえば、図3Dおよび図3Eの工程に、マスク37がエッチングガスに耐えられなくなって消失することを防止することができる。また、ハードマスク37は、薄くても十分なエッチング耐性を発揮できるので、密集パターン26のような微細配線ラインアンドスペースが90nm/90nmを形成する際にも、ハードマスク37のアスペクト比を3未満に抑えることができる。その結果、アスペクト比が高く、エッチング対象物の上方に細長く延びるマスクが、エッチング途中にバランスを崩して倒れる、いわゆるマスク倒れを防止することもできる。一方、マスクとして有機フォトレジストを用いずにAlCu配線層をエッチングする場合、レジストがエッチングされて発生する生成物Cを含む生成物が、エッチング途中にAlCu配線層の側面に形成される側壁保護膜に含まれない。そのため、十分な厚さの側壁保護膜が形成されず、このような側壁保護膜では、Cl系ガスに含まれるClイオンやClラジカルに対する防御力が不十分である。そのため、有機フォトレジストを用いない場合には、たとえば、第2層間膜17に低段部28を形成するとき図3Fの工程に、行き場を失ったClイオンやClラジカルによって側壁保護膜が侵食され、結果的に、AlCu配線がサイドエッチングされるおそれがある。そこで、この実施形態では、ハードマスク37を、SiO2膜33およびSiC膜35の2層構造の無機膜として形成する。これにより、AlCu配線層34のドライエッチング時、SiCから解離したCを含む反応生成物により、側壁保護膜32を厚くすることができる。その結果、第2層間膜17に低段部28を形成する際に、ClイオンやClラジカルが第1AlCu配線20の間に入り込んでも、第1AlCu配線20の側面を、分厚くなった側壁保護膜32により防御することができる。よって、第1AlCu配線20のサイドエッチングを防止することができる。とくに、孤立パターン27のように、隣り合う第1AlCu配線20との間に比較的広いスペースが形成され、シリコン基板2に対して水平な成分のClイオンやClラジカルに衝突されやすい第1AlCu配線20にも、分厚い側壁保護膜32が形成されるので、第1AlCu配線20のサイドエッチングを効果的に防止することができる。また、この実施形態では、SiC膜35の厚さTSiCを、AlCu配線層34のドライエッチング終了時に完全に無くなる厚さで形成する。具体的には、下記式1で表される厚さTSiCで形成することができる。式1:厚さTSiC=選択比TiN×TiNの厚さt1選択比Ti×Tiの厚さt2選択比AlCu×AlCu膜30の厚さt3式1中、厚さt1は下側TiN/Ti膜29および上側TiN/Ti膜31それぞれのTiNの合計の厚さを示し、厚さt2は下側TiN/Ti膜29および上側TiN/Ti膜31それぞれのTiの合計の厚さを示している。これにより、第1AlCu配線20に接続するビア25を第3層間膜18に形成するためのビアエッチング時に、第1AlCu配線20上にSiC膜35が残っていないので、当該エッチング深さのばらつきを防止して、当該エッチングを上側TiN/Ti膜31のTiNで一様に止めることができる。その結果、ビアエッチング時に第1AlCu配線20への侵食を防止できるので、第1AlCu配線20上のビア25の大きさのばらつきを少なくすることができる。よって、ビア抵抗のばらつきを少なくすることができる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、前述の半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。また、前述の実施形態では、多層配線構造の一例として2層配線構造のみ例示したが、本発明は、3層、4層およびそれ以上の多層配線構造にも好適に適用することができる。また、ハードマスク37となる積層膜36は、SiO2膜33の上に、SiOC膜38図4参照、SiN膜39図5参照を積層することにより形成される2層膜であってもよいし、最上層にSiC膜35、SiOC膜38、SiN膜39などのCやNを含む無機膜が配置されるのであれば、たとえば、3層、4層およびそれ以上の多層膜であってもよい。また、エピタキシャル層3には、MOSFET4に限らず、たとえば、CMOSComplementaryMetalOxideSemiconductor、IGBTInsulatedGateBipolarTransistor、コンデンサなどの各種能動素子および受動素子を形成してもよい。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"