半絶縁性半導体基板上に形成され、表面に、側壁が傾いたテーパ状のリセス領域を有する、活性層を含む半導体層と、この半導体層上に形成され、側壁が前記リセス領域の側壁の傾き角より小さい角度で傾いたテーパ状でありかつ前記リセス領域を全て露出させる貫通孔を有する絶縁膜と、前記リセス領域および前記貫通孔を埋めるように形成されたゲート電極と、前記半導体層上のうち、前記リセス領域を挟む位置に形成されたドレイン電極およびソース電極と、を具備することを特徴とする半導体装置。前記リセス領域および前記貫通孔は、前記リセス領域の上端と前記貫通孔の下端とが互いに離間するように形成されたことを特徴とする請求項1に記載の半導体装置。前記リセス領域および前記貫通孔は、前記リセス領域の上端と前記貫通孔の下端とが一致するように形成されたことを特徴とする請求項1に記載の半導体装置。前記リセス領域の側壁の傾き角は、20°~85°の範囲であることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記貫通孔の側壁の傾き角は、10°~80°の範囲であることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。前記ゲート電極は、前記絶縁膜の表面上に形成されるように、前記貫通孔から上方に突出して形成されたことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。前記ゲート電極を覆うように前記絶縁膜上に形成され、前記絶縁膜と同一材料からなる表面保護層をさらに具備することを特徴とする請求項1乃至6のいずれかに記載の半導体装置。半絶縁性半導体基板上に形成された、活性層を含む半導体層上に、絶縁膜を形成する工程と、この絶縁膜の表面上に、第1の開口部を有する第1のレジスト膜を形成する工程と、この第1のレジスト膜をマスクとして用いて前記絶縁膜を除去した後、前記半導体層の表面に、側壁が傾いたテーパ状のリセス領域を形成する工程と、前記第1のレジスト膜をマスクとして用いて、前記絶縁膜に、側壁が前記リセス領域の側壁の傾き角より小さい角度で傾いたテーパ状でありかつ前記リセス領域を全て露出させる貫通孔を形成する工程と、前記絶縁膜の表面上に、前記貫通孔を全て露出する第2の開口部を有する第2のレジスト層を形成する工程と、この第2のレジスト膜をマスクとして用いて、前記リセス領域および前記貫通孔を埋めるように金属を蒸着する工程と、を具備することを特徴とする半導体装置の製造方法。前記貫通孔を形成する工程は、前記貫通孔を、前記リセス領域の上端と前記貫通孔の下端とが互いに離間するように形成する工程であることを特徴とする請求項8に記載の半導体装置の製造方法。前記貫通孔を形成する工程は、前記貫通孔を、前記リセス領域の上端と前記貫通孔の下端とが一致するように形成する工程であることを特徴とする請求項8に記載の半導体装置の製造方法。前記リセス領域を形成する工程は、ウェットエッチングによって前記半導体層の表面に前記リセス領域を形成する工程であり、かつ前記半導体層の結晶方位若しくは前記ウェットエッチングに用いられるエッチング液の組成を制御することにより、前記リセス領域の側壁の傾き角が20°~85°の範囲になるように制御して形成する工程であることを特徴とする請求項8乃至10のいずれかに記載の半導体装置の製造方法。前記貫通孔を形成する工程は、バッファードフッ酸を用いたウェットエッチングによって前記絶縁膜に前記貫通孔を形成する工程であり、かつ前記バッファードフッ酸の濃度若しくは、前記第1のレジスト膜と前記絶縁膜との密着強度を制御することにより、前記貫通孔の側壁の傾き角が10°~80°の範囲になるように制御して形成する工程であることを特徴とする請求項8乃至10のいずれかに記載の半導体装置の製造方法。前記絶縁膜を形成する工程は、前記半導体層上の互いに離間した位置にドレイン電極およびソース電極を形成した後に、前記半導体層上のうち、前記ドレイン電極と前記ソース電極との間に前記絶縁膜を形成する工程であり、前記金属を蒸着する工程は、ゲート電極を形成する工程であることを特徴とする請求項8乃至12のいずれかに記載の半導体装置の製造方法。前記第2のレジスト層を形成する工程は、前記貫通孔およびこの貫通孔の周囲の前記絶縁膜を露出する第2の開口部を有する第2のレジスト層を形成する工程であり、前記ゲート電極を形成する工程は、前記貫通孔およびこの貫通孔の周囲の前記絶縁膜を露出する第2の開口部を有する前記第2のレジスト層をマスクとして用いて、前記リセス領域および前記貫通孔を埋め、かつ前記絶縁膜の表面上に形成されるように前記貫通孔から上方に突出するようにゲート電極を形成する工程であることを特徴とする請求項13に記載の半導体装置の製造方法。さらに、前記ゲート電極を覆うように前記絶縁膜上に、前記絶縁膜と同一材料からなる表面保護層を形成する工程を具備することを特徴とする請求項13または14に記載の半導体装置の製造方法。実施形態は、性能の劣化を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。実施形態に係る半導体装置は、半導体層、絶縁膜、ゲート電極、ドレイン電極およびソース電極、を具備する。前記半導体層は、半絶縁性半導体基板上に形成され、表面に、側壁が傾いたテーパ状のリセス領域を有する。この半導体層は、活性層を含む。前記絶縁膜は、前記半導体層上に形成されたものであり、前記リセス領域を全て露出する貫通孔を有する。この貫通孔は、側壁が前記リセス領域の側壁の傾き角より小さい角度で傾いたテーパ状である。前記ゲート電極は、前記リセス領域および前記貫通孔を埋めるように形成されたものである。前記ドレイン電極およびソース電極は、前記半導体層上のうち、前記リセス領域を挟む位置に形成されたものである。また、実施形態に係る半導体装置の製造方法は、絶縁膜を形成する工程、第1のレジスト膜を形成する工程、リセス領域を形成する工程、貫通孔を形成する工程、第2のレジスト膜を形成する工程、および金属を蒸着する工程、を具備する。前記絶縁膜を形成する工程は、半絶縁性半導体基板上に形成された、活性層を含む半導体層上に、絶縁膜を形成する工程である。前記第1のレジスト膜を形成する工程は、前記絶縁膜の表面上に、第1の開口部を有する第1のレジスト膜を形成する工程である。前記リセス領域を形成する工程は、前記第1のレジスト膜をマスクとして用いて前記絶縁膜を除去した後、前記半導体層の表面に、側壁が傾いたテーパ状のリセス領域を形成する工程である。前記貫通孔を形成する工程は、前記第1のレジスト膜をマスクとして用いて、前記絶縁膜に、側壁が前記リセス領域の側壁の傾き角より小さい角度で傾いたテーパ状でありかつ前記リセス領域を全て露出させる貫通孔を形成する工程である。前記第2のレジスト膜を形成する工程は、前記絶縁膜の表面上に、前記貫通孔を全て露出する第2の開口部を有する第2のレジスト層を形成する工程である。前記金属を蒸着する工程は、前記第2のレジスト膜をマスクとして用いて、前記リセス領域および前記貫通孔を埋めるように金属を蒸着する工程である。以下に、実施形態に係る半導体装置および半導体装置の製造方法について、図面を参照して詳細に説明する。以下に示す実施形態に係る半導体装置は、GaAsを用いた電界効果型トランジスタ以下、FETと称するである。第1の実施形態図1は、第1の実施形態に係る半導体装置10を模式的に示す断面図である。なお、説明の都合上、図1に示す半導体装置10は、実際の寸法とは異なっている。実際の半導体装置10の寸法の一例については、後述する。図1に示すように、第1の実施形態に係る半導体装置10において、半絶縁性半導体基板11の表面上には、半導体層12が形成されている。半導体層12は、少なくとも電子が流れる活性層14を含んでおり、下から順に、バッファ層13、活性層14、ショットキ接合層15、およびオーミック接触層16a、16bからなる。半絶縁性半導体基板11は、例えばGaAs基板からなり、半導体層12は、GaAsをベースとする材料からなる。バッファ層13は、半絶縁性半導体基板11の表面上に形成されている。バッファ層13は、例えばGaAsとAlGaAsとを積層したものである。活性層14は、バッファ層13の表面上に形成されている。活性層14は、電子走行層であり、この層の表面付近には、2次元電子ガス層が形成される。このガス層内の電子が移動することにより、ドレインとソースとの間が導通状態になる。この活性層14は、例えばn型のGaAsからなる。ショットキ接合層15は、活性層14の表面上に形成されている。ショットキ接合層15は、活性層14、すなわち電子走行層に電子を供給するための電子供給層である。ショットキ接合層15は、例えばAlGaAsからなる。このショットキ接合層15は、この層15上に形成される後述の絶縁膜17との境界部分に発生する界面準位が、活性層14の表面付近に発生する2次元電子ガス層に影響することを抑制するために、厚く形成される。このショットキ接合層15は、表面に、凹状のリセス領域18を有する。リセス領域18の断面形状は、側壁が傾いた、いわゆるテーパ状である。ここで、リセス領域18の側壁の傾き角θ1を、図示するようにリセス領域18の底面と側壁とのなす角θ1と定義すると、この角度θ1は、小さい方が好ましく、20°~85°の範囲であることが好ましい。オーミック接触層16a、16bは、ショットキ接合層15の表面上において、互いに離間した位置に形成されている。これらのオーミック接触層16a、16bは、ショットキ接合層15の表面上であって、リセス領域18を挟む位置に形成されている。本実施形態において、これらのオーミック接触層16a、16bは、例えば、リセス領域18がこれらのオーミック接触層16の中間位置より一方に寄った位置図において左に寄った位置に配置されるように、形成されている。それぞれ例えばn型のGaAsからなる。一方のオーミック接触層16a図における右側のオーミック接触層16aの表面上には、この層16aとオーミック接触するドレイン電極19が形成されており、他方のオーミック接触層16b図における左側のオーミック接触層16bの表面上には、この層16bとオーミック接触するソース電極20が形成されている。これらの電極19、20は、例えば、AuGe、Niがこの順で積層されたものである。なお、上述のオーミック接触層16a、16bは、リセス領域18が上述のオーミック接触層16a、16bの間に形成されていればよく、例えばリセス領域18が、上述のオーミック接触層16a、16bの中間位置に形成されるように、上述のオーミック接触層16a、16bを形成してもよい。ドレイン電極19とソース電極20との間には、絶縁膜17が形成されている。すなわち、絶縁膜17は、オーミック接触層16a、16bの表面上の一部を含むショットキ接合層15の表面上に形成されている。絶縁膜17は、例えばSiNからなる。なお、ショットキ接合層15は例えばAlGaAsからなるのに対し、絶縁膜17は例えばSiNからなり、両者の材料が異なるため、これらの境界面に、上述した界面準位が発生する。この絶縁膜17は、貫通孔21を有する。貫通孔21は、リセス領域18が貫通孔21から露出する位置に形成されている。本実施形態において、貫通孔21は、リセス領域18の位置に対応するように、例えば絶縁膜17の中央部分から僅かにソース電極20側に寄った位置に形成されている。また、本実施形態において、貫通孔21は、リセス領域21の上端Prを露出するとともに、このリセス領域21の周囲のショットキ接合層15の表面を露出する位置に形成されている。従って、貫通孔21は、貫通孔21の下端Poとリセス領域の上端Prとが互いに離間する位置に形成されている。この貫通孔21の断面形状は、側壁が傾いた、いわゆるテーパ状である。ここで、貫通孔21の側壁の傾き角θ2を、図示するようにショットキ接合層15の表面と貫通孔21の側壁とのなす角θ2と定義すると、この角度θ2は、少なくともリセス領域18の側壁の傾き角θ1より小さい。なお、貫通孔21の側壁の傾き角θ2は、θ1より小さい条件の下、小さい方が好ましく、10°~80°の範囲であることが好ましい。リセス領域18および貫通孔21の内部を含み、これらの間から露出するショットキ接合層15の表面上および絶縁膜17の表面上の一部には、ゲート電極22が形成される。ゲート電極22は、リセス領域18および貫通孔21を埋めるとともに、貫通孔21から上方に突出し、一部が絶縁膜17の表面上に乗り上げるように形成されている。ゲート電極22のうち、貫通孔21から上方に突出した部分の断面形状は、台形状であって、その上辺中央部分は、下に凹状になっている。すなわち、ゲート電極22の断面形状は、略Y字状である。このゲート電極22は、例えばTi、Pt、Auをこの順で積層したものである。ゲート電極22は、リセス領域18および貫通孔21を埋めるように形成されるため、リセス領域18の上端Prと貫通孔の下端Poとの間のショットキ接合層15に接触している。このゲート電極22のうち、ショットキ接合層15に接触する部分は、ゲートフィールドプレート電極と同等の機能を有する。従って、ゲート電極22がリセス領域18の上端Prと貫通孔21の下端Poとの間のショットキ接合層15に接触することにより、半導体装置10の耐圧が向上する。ゲート電極22および絶縁膜17を含むドレイン電極19とソース電極20との間には、表面保護層23が形成されている。すなわち、表面保護層23は、絶縁膜17の表面上に、ゲート電極22を覆うように形成されている。表面保護層は23、例えばSiNからなる。なお、表面保護層23は、絶縁膜17に接するため、同じ材料によって形成されることが好ましいが、異なる材料によって形成されてもよい。このような半導体装置10において、バッファ層13、活性層14、ショットキ接合層15、オーミック接触層16の厚さは、例えばこの順に、1μm、0.05μm、0.1μm、0.02μm程度である。また、ドレイン電極19とソース電極20との間の距離は、例えば10μm程度、ゲート電極22のうち絶縁膜17の貫通孔21から上方に突出した部分の幅は、例えば1μm程度、リセス領域18の上端Prの幅は、例えば0.5μm程度である。さらに、例えばこのような寸法の半導体装置10において、絶縁膜17の貫通孔21の下端Poと、リセス領域18の上端Prと、の距離Lは、例えば0.01μmから0.50μm程度である。なお、この距離Lが長いほど、リセス領域18と絶縁膜17の貫通孔21との相対的な位置精度の点において製造が容易になるが、その半面、ゲート電極22とショットキ接合層15との接触面積が増加するため、寄生容量が増加する。本実施形態に係る半導体装置10が、マイクロ波帯で使用されるFETである場合、製造の容易性と、寄生容量の増加による装置10の性能の劣化を考慮すると、貫通孔21の下端Poとリセス領域18の上端Prとの距離Lは、0.1μm程度であることが好ましい。次に、本実施形態に係る半導体装置10の製造方法を、図2乃至図7を参照して説明する。図2乃至図7はそれぞれ、図1に示す半導体装置10の製造方法を説明するための、図1に相当する断面図である。まず図2に示すように、半絶縁性半導体基板11の表面上に、バッファ層13、活性層14、ショットキ接合層15、およびオーミック接触層16a、16bをこの順に形成する。さらに、オーミック接触層16a、16bの表面上にドレイン電極19およびソース電極20を形成するとともに、これらの電極19、20の間に、絶縁膜17を形成する。バッファ層13、活性層14、ショットキ接合層15、およびオーミック接触層16a、16bは、それぞれ例えばエピタキシャル成長させる等して形成し、ドレイン電極19およびソース電極20は、例えばリフトオフ法により形成し、絶縁膜17は、例えばCVD法ChemicalVaporDepositionにより形成する。次に、図3に示すように、ドレイン電極19およびソース電極20を含む絶縁膜17の表面上に第1のレジスト膜24を塗布し、この第1のレジスト膜24の所定位置に第1の開口部25を形成する。第1の開口部25は、後の工程において、ショットキ接合層15にリセス領域18図1を形成するとともに、絶縁膜17に貫通孔21図1を形成するためのものである。第1の開口部25は、例えば第1のレジスト膜24をパターニングすることにより形成する。なお、第1の開口部25の幅Woは、後のリセス領域18図1を形成するためのエッチング工程におけるエッチングレートを考慮して、少なくともゲート電極22図1のゲート長より長くなるように形成される。次に、図4に示すように、第1のレジスト膜24の第1の開口部25から露出する絶縁膜17を除去する。絶縁膜の除去は、例えばRIEを用いたエッチングにより行われる。この絶縁膜17を除去する工程においてRIEエッチングを採用することにより、第1のレジスト膜24の第1の開口部25を、精度良く絶縁膜17に転写することができる。従って、後の工程により形成されるゲート電極22図1は、所望のゲート長からずれて形成されることが抑制される。この結果、ゲート長が微細であっても、製造された半導体装置10は、所望の特性からずれることが抑制される。続いて、図4に示すように、第1の開口部25を有する第1のレジスト膜24をマスクとして用いて、ショットキ接合層15の表面の一部を除去することにより、リセス領域18を形成する。リセス領域18は、例えばウェットエッチングによって、側壁が所望の傾き角θ1を有するように形成する。さらにリセス領域18は、所望の深さを有するように形成する。この工程において採用されるウェットエッチングは、ショットキ接合層15の下方に向かってエッチングが進行するとともに、ショットキ接合層15に対して平行な方向に向かってエッチングが進行する。従って、ウェットエッチングが行われると、エッチング時間長くなるほど、リセス領域18は深くなるとともに、リセス領域18の幅Wrは広がる。従って、形成されるリセス領域18は、この上端Prが絶縁膜17の下に回り込むようにテーパ状に形成される。このリセス領域18を形成する工程において、形成されるリセス領域18の側壁の傾き角θ1は、ショットキ接合層15の結晶方位、エッチング液の組成を制御することにより制御可能である。ショットキ接合層15の結晶方位、エッチング液の組成を制御し、下方に進行するエッチングレートを遅く、かつ平行方向に進行するエッチングレートを速くするほど、リセス領域18の側壁の傾き角θ1は小さくなる。他方、下方に進行するエッチングレートを速く、かつ平行方向に進行するエッチングレートを遅くするほど、リセス領域18の底面の幅を、第1のレジスト膜の第1の開口部の幅Woに一致する。さらに、このリセス領域18を形成する工程において、形成されるリセス領域18の深さは、上述のエッチングレートの制御とともに、エッチング時間を調整することにより制御可能である。エッチング時間を長くするほど、リセス領域18の深さは深くなる。すなわち、リセス領域18は、所望の深さを有するとともに、側壁が所望の傾き角θ1を有し、かつリセス領域18の底面の幅が所望の幅=ゲート電極22図1のゲート長になるように、エッチングレートおよびエッチング時間を制御して形成する。次に、図5に示すように、第1の開口部25を有する第1のレジスト膜24をマスクとして用いて絶縁膜17をさらに除去することにより、絶縁膜17にテーパ状の貫通孔21を形成する。貫通孔21は、例えばバッファードフッ酸を用いた所定の時間後退エッチングによって、側壁が所望の傾き角θ2<θ1を有するように形成する。さらに貫通孔21は、この下端Poと、リセス領域18の上端Prとが、所望の距離Lだけ離間するように形成する。この工程において採用される時間後退エッチングは、いわゆるウェットエッチングであって、ウェットエッチングと同様に、絶縁膜17の下方に向かってエッチングが進行するとともに、絶縁膜17に対して平行な方向に向かってエッチングが進行する。従って、形成される貫通孔21は、テーパ状に形成される。この貫通孔21を形成する工程において、形成される貫通孔21の側壁の傾き角θ2は、第1のレジスト膜24と絶縁膜17との密着強度、バッファードフッ酸の濃度を調整することにより制御可能である。第1のレジスト膜24と絶縁膜17との密着強度、バッファードフッ酸の濃度を制御し、下方に進行するエッチングレートを遅く、かつ平行方向に進行するエッチングレートを速くするほど、貫通孔21の側壁の傾き角θ2は小さくなる。さらに、この貫通孔21を形成する工程において、貫通孔21の下端Poとリセス領域18の上端Prとの距離Lは、上述のエッチングレートの制御とともに、エッチング時間を調整することにより制御可能である。エッチング時間を長くするほど、貫通孔21の下端Poとリセス領域の上端Prとの距離Lは長くなる。すなわち、貫通孔21は、側壁が所望の傾き角θ2を有し、かつ貫通孔の下端Poとリセス領域の上端Prとの距離Lが所望の距離を有するように、エッチングレートおよびエッチング時間を制御して形成する。次に、第1のレジスト膜24を除去した後、図6に示すように、ドレイン電極19およびソース電極20を含む絶縁膜17の表面上に第2のレジスト膜26を塗布し、この第2のレジスト膜26の所定位置に第2の開口部27を形成する。第2の開口部27は、後の工程において、リセス領域18および絶縁膜17の貫通孔21を埋めるようにゲート電極22図1を形成するためのものである。従って、第2の開口部27は、貫通孔21が露出するように、貫通孔21上に形成される。この第2の開口部27は、例えば第2のレジスト膜26をパターニングすることにより形成する。次に、図7に示すように、第2の開口部27を有する第2のレジスト膜26をマスクとして用いて、ゲート電極22となる複数の金属膜28、例えばTi、Pt、Auをこの順で蒸着する。これにより、ゲート電極22を形成する。この蒸着工程において、リセス領域18の側壁および絶縁膜17の貫通孔21の側壁が共に傾いているため、各金属膜28は、これらの側壁上に蒸着される。従って、ゲート電極22は、リセス領域18および絶縁膜17の貫通孔21を埋めるように形成される。さらに、この蒸着工程において、第2のレジスト膜26の第2の開口部27の側壁がほぼ垂直であるため、各金属膜28は、この側壁上には蒸着され難い。従って、ゲート電極22のうち、貫通孔21から上方に突出した部分の断面形状は、台形状になる。以上に説明したゲート電極22の形成工程前に、ショットキ接合層15の表面の大部分は絶縁膜17で覆われている。従って、ゲート電極22の形成工程、およびこの後の各製造工程において、ショットキ接合層15の表面が汚染されることは、抑制される。なお、この工程において、仮にリセス領域18の側壁が垂直、すなわち、この側壁の傾き角θ1が90°であった場合、各金属膜28は、リセス領域18の側壁上に蒸着されない。従って、ゲート電極22は、リセス領域18を埋めるように形成されず、この側壁から離間するように形成される。この結果、リセス領域18の側壁とゲート電極22との間には隙間が形成され、リセス領域18内においてショットキ接合層15が露出する。この露出部分が、後の各製造工程において汚染される。また、上述の蒸着工程において、仮に絶縁膜17の貫通孔21の側壁が垂直、すなわち、この側壁の傾き角θ2が90°であった場合、各金属膜28は、貫通孔21の側壁上には蒸着されず、貫通孔21の周囲の絶縁膜17上に乗り上げるように形成される。従って、ゲート電極22は、貫通孔21を埋めるように形成されず、貫通孔21の側壁とゲート電極22との間に空間ボイドが生ずる。最後に、リフトオフ法を用いて、第2のレジスト膜26およびこのレジスト膜26上の各金属膜28を除去する。この後、ゲート電極22含む絶縁膜17の表面上に、表面保護層23を形成する。表面保護層23は、例えばCVD法により形成する。以上の各工程を経て、図1に示す半導体装置10を製造することができる。以上に説明した本実施形態に係る半導体装置10および半導体装置10の製造方法によれば、リセス領域18を、この側壁が傾くように形成される。これにより、リセス領域18に、ゲート電極22を隙間なく埋め込むように形成することができる。従って、ゲート電極22が形成された後に、リセス領域18内においてショットキ接合層15が露出することを抑制することができる。この結果、この後に第2のレジスト膜26を除去し、表面保護層23を形成する工程において、ショットキ接合層15が汚染されることを抑制することができる。さらに、本実施形態に係る半導体装置10および半導体装置10の製造方法によれば、絶縁膜17の貫通孔21を、この側壁が傾くように形成される。これにより、絶縁膜17の貫通孔21に、ゲート電極22を隙間なく埋め込むように形成することができる。従って、ゲート電極22と絶縁膜17の貫通孔21との間に空間ボイドが生ずることを抑制することができる。この結果、空間ボイドに起因してゲート電極22に亀裂が発生することを抑制することができる。すなわち、本実施形態に係る半導体装置10および半導体装置10の製造方法によれば、ショットキ接合層15が汚染されることを抑制することができ、さらにゲート電極22に亀裂が発生することを抑制することができる。従って、半導体装置10の特性劣化を抑制することができる。また、本実施形態に係る半導体装置10および半導体装置10の製造方法によれば、リセス領域18および絶縁膜17の貫通孔21に、ゲート電極22を隙間なく埋め込むように形成することができる。従って、リセス領域および絶縁膜の貫通孔とゲート電極との間に隙間を有する従来の半導体装置と比較して、ゲート長を保ったまま、ゲート電極22の断面積を広げることができる。この結果、ゲート電極22の低抵抗化が図れ、半導体装置10を高性能化することができる。さらに、本実施形態に係る半導体装置10および半導体装置10の製造方法によれば、ゲート電極22と絶縁膜17の貫通孔21との間に空間ボイドが形成されない。従って、空間ボイド内における空気等の気体が装置10の温度上昇に伴って膨張し、これによるゲート電極22の破損、若しくは剥がれを抑制することができる。すなわち、従来の半導体装置および半導体装置の製造方法によれば、絶縁膜の貫通孔の側壁が垂直であるため、貫通孔とゲート電極との間に空間ボイドが形成される。この空間ボイドは、装置の製造後であっても残る。従って、装置が動作する際に発生する熱によって、空間ボイド内の空気等の気体は膨張する。従って、ゲート電極が破損したり、若しくはショットキ接合層から剥がれたりする可能性がある。しかし、本実施形態に係る半導体装置10および半導体装置10の製造方法によれば、空間ボイドが形成されないため、ゲート電極22の破損、若しくは剥がれを抑制することができる。第1の実施形態の変形例図8は、第1の実施形態の変形例に係る半導体装置10 ́を模式的に示す断面図である。この半導体装置10 ́は、第1の実施形態に係る半導体装置10と比較して、耐圧をより向上させるために、ショットキ接合層15に、2段状のリセス領域18 ́を設けている点が異なる。すなわち、図8に示すように、第1の実施形態の変形例に係る半導体装置30において、ショットキ接合層15は、表面に、第1のリセス領域18a、および第2のリセス領域18bを有する。第1のリセス領域18aの幅Wraは、第2のリセス領域18bの幅Wrbより広く形成されており、このような第1のリセス領域18aは、第2のリセス領域18b上に形成されている。第1のリセス領域18aおよび第2のリセス領域18bの断面形状はそれぞれ、側壁が傾いた、いわゆるテーパ状である。ここで、第1のリセス領域の傾き角θ1a、および第2のリセス領域の傾き角θ1bは、共に小さいことが好ましく、これらの角度θ1a、θ1bは、それぞれ20°~85°の範囲であることが好ましい。ゲート電極22 ́は、このような2段状のリセス領域18 ́および絶縁膜17の貫通孔21を埋めるとともに、貫通孔21から上方に突出し、一部が絶縁膜17の表面上に乗り上げるように形成されている。このような半導体装置10 ́の製造方法は、2段状のリセス領域18 ́を形成する工程以外は、第1の実施形態に係る半導体装置10の製造方法と同様に製造することができる。そこで、以下に、2段状のリセス領域18 ́の形成工程について、図9および図10を参照して説明する。図9および図10は、変形例に係る半導体装置10 ́の製造方法を説明するための図であって、図8に相当する断面図である。まず図9に示すように、第1のレジスト膜24 ́の第1の開口部25 ́から露出する絶縁膜17を、例えばRIEを用いたエッチングにより除去する。この工程は、図4に示す工程と同様である。続いて、図9に示すように、第1の開口部25 ́を有する第1のレジスト膜24 ́をマスクとして用いて、ショットキ接合層15の表面の一部を除去することにより、第1のリセス領域18aを形成する。この第1のリセス領域18aは、図4に示す工程と同様に例えばウェットエッチングによって、側壁が所望の傾き角θ1aを有するように形成するが、この際、図4に示すウェットエッチングと比較して、水平方向に進行するエッチングのエッチングレートを速く、垂直方向に進行するエッチングのエッチングレートを遅くする。これにより、第1の実施形態に係る半導体装置10が有するリセス領域18図1と比較して、リセス幅Wraが広く、かつ深さ方向に浅い第1のリセス領域18aが形成される。次に、第1のレジスト膜24 ́を除去した後、図10に示すように、第1の開口部25 ́ ́を有する第1のレジスト膜24 ́ ́を形成し、これをマスクとして用いて、第1のリセス領域18aの底面の一部を除去することにより、第2のリセス領域18bを形成する。この第2のリセス領域18bも、例えばウェットエッチングによって、側壁が所望の傾き角θ1bを有するように形成するが、この際、図9に示すウェットエッチングと比較して、水平方向に進行するエッチングのエッチングレートを遅くする。これにより、第1のリセス領域18aと比較して、リセス幅Wrbが狭い第2のリセス領域18bが形成される。このように第1のリセス領域18aおよび第2のリセス領域18bからなる2段状のリセス領域18 ́を形成した後の各工程は、第1の実施形態に係る半導体装置10の製造方法と同様である。従って、説明を省略する。以上に説明した変形例に係る半導体装置10 ́および半導体装置10 ́の製造方法であっても、第1、第2のリセス領域18a、18b、および絶縁膜17の貫通孔21を、これらの側壁が傾くように形成される。従って、第1の実施形態に係る半導体装置10および半導体装置10の製造方法と同様の理由により、リセス領域18 ́内のショットキ接合層15が汚染されることを抑制することができ、さらに、ゲート電極22 ́に亀裂が発生することを抑制することができる。従って、半導体装置10 ́の特性劣化を抑制することができる。また、変形例に係る半導体装置10 ́および半導体装置10 ́の製造方法であっても、第1、第2のリセス領域18a、18bおよび絶縁膜17の貫通孔21に、ゲート電極22 ́を隙間なく埋め込むように形成することができる。従って、第1の実施形態に係る半導体装置10および半導体装置10の製造方法と同様の理由により、ゲート電極22 ́の低抵抗化が図れ、半導体装置10 ́を高性能化することができ、さらに、ゲート電極22 ́の破損若しくはゲート電極22 ́がショットキ接合層15から剥がれることを抑制することができる。第2の実施形態図11は、第2の実施形態に係る半導体装置30を模式的に示す断面図である。この半導体装置30は、第1の実施形態に係る半導体装置10と比較して、リセス領域18の上端Prと、絶縁膜17の貫通孔31の下端Poとが一致するように、貫通孔31が設けられている点が異なる。すなわち、図11に示すように、第2の実施形態に係る半導体装置30において、絶縁膜17の貫通孔31は、リセス領域18が貫通孔31から露出する位置に形成されている。本実施形態において、この貫通孔31は、この下端Poが、リセス領域18の上端Prに一致するように形成されている。この貫通孔31の断面形状は、側壁が傾いた形状であり、側壁の傾き角θ2 ́は、少なくともリセス領域18の側壁の傾き角θ1より小さい。なお、貫通孔31の側壁の傾き角θ2 ́は、θ1より小さい条件の下、小さい方が好ましく、10°~80°の範囲であることが好ましい。この点は、第1の実施形態に係る半導体装置10に設けられた貫通孔21図1とほぼ同様である。ゲート電極32は、このようなリセス領域18および貫通孔31を埋めるとともに、貫通孔31から上方に突出し、一部が絶縁膜17の表面上に乗り上げるように形成されている。なお、リセス領域18の上端Prと、絶縁膜17の貫通孔31の下端Poとが一致するため、ゲート電極32は、リセス領域18内のみにおいてショットキ接合層15に接触し、それ以外の領域では、ショットキ接合層15に接触しない。このような半導体装置30の製造方法は、絶縁膜17に貫通孔31を形成する工程以外は、第1の実施形態に係る半導体装置10の製造方法と同様に製造することができる。そこで、以下に、絶縁膜17に貫通孔31を形成する工程について、図12を参照して説明する。図12は、第2の実施形態に係る半導体装置30の製造方法を説明するための図であって、図11に相当する断面図である。まず、図4に示す工程と同様に、ショットキ接合層15にリセス領域18を形成する。この後、図12に示すように、第1の開口部25を有する第1のレジスト膜24をマスクとして用いて絶縁膜17を除去することにより、絶縁膜17に貫通孔31を形成する。貫通孔31は、例えばバッファードフッ酸を用い所定の時間後退エッチングによって、側壁が所望の傾き角θ2 ́<θ1を有するように形成する。この点は、図5に示す工程とほぼ同様である。しかし、本実施形態に係る半導体装置30の製造方法において、貫通孔31は、この下端Poと、リセス領域18の上端Prとが、一致するように形成する。具体的には、第1のレジスト膜24と絶縁膜17との密着強度、バッファードフッ酸の濃度を調整することにより、第1の実施形態に係る半導体装置10の製造方法と比較して、例えば水平方向に進行するエッチングのエッチングレートを遅くする。これにより、貫通孔31の下端Poとリセス領域18の上端Prとが一致するように、貫通孔31を形成すればよい。なお、貫通孔31を形成する工程において、第1の実施形態に係る半導体装置10の製造方法と比較して、エッチングレートはそのままに、エッチング時間を短くし、これによって貫通孔31の下端Poとリセス領域18の上端Prとを一致させてもよい。このように絶縁膜17に貫通孔31を形成した後の各工程は、第1の実施形態に係る半導体装置10の製造方法と同様である。従って、説明を省略する。以上に説明した第2の実施形態に係る半導体装置30および半導体装置30の製造方法であっても、リセス領域18、および絶縁膜17の貫通孔31を、これらの側壁が傾くように形成される。従って、第1の実施形態に係る半導体装置10および半導体装置10の製造方法と同様の理由により、リセス領域18内のショットキ接合層15が汚染されることを抑制することができ、さらに、ゲート電極32に亀裂が発生することを抑制することができる。従って、半導体装置30の特性劣化を抑制することができる。また、第2の実施形態に係る半導体装置30および半導体装置30の製造方法であっても、リセス領域18および絶縁膜17の貫通孔31に、ゲート電極32を隙間なく埋め込むように形成することができる。従って、第1の実施形態に係る半導体装置10および半導体装置10の製造方法と同様の理由により、ゲート電極32の低抵抗化が図れ、半導体装置30を高性能化することができ、さらに、ゲート電極32の破損若しくはゲート電極32がショットキ接合層15から剥がれることを抑制することができる。さらに、第2の実施形態に係る半導体装置30および半導体装置30の製造方法によれば、貫通孔31の下端Poとリセス領域18の上端Prとが一致するため、リセス領域18の内部を除いて、ショットキ接合層15の表面は全て絶縁膜17に覆われている。従って、ゲート電極32の形成工程、およびこの後の各製造工程において、ショットキ接合層15の表面が汚染されることは、さらに抑制され、半導体装置30の性能の劣化をさらに抑制することができる。以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。