シリコンを含む基板と、前記基板上に形成され、浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を有した複数のメモリセルと、を備え、前記制御ゲートは、前記制御ゲートの上層に形成されニッケルシリサイドを含む上層部と、前記上層部の下方に形成されポリシリコンを含む下層部と、前記上層部と前記下層部との間に形成されヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部と、を有したことを特徴とする半導体記憶装置。前記偏析部は、隣接する前記メモリセル同士の間の上部開口領域に形成されたことを特徴とする請求項1記載の半導体記憶装置。前記下層部は、隣接する前記メモリセル同士の間に形成されたことを特徴とする請求項1または2に記載の半導体記憶装置。前記偏析部におけるヒ素またはアンチモンのピーク濃度は、前記上層部におけるヒ素またはアンチモンのピーク濃度よりも高いことを特徴とする請求項1~3のいずれか1つに記載の半導体記憶装置。前記偏析部におけるヒ素またはアンチモンのピーク濃度は、5×1019atoms/cm3以上、5×1020atoms/cm3以下であることを特徴とする請求項1~4のいずれか1つに記載の半導体記憶装置。前記偏析部におけるニッケルの濃度は、前記上層部におけるニッケルの濃度よりも低いことを特徴とする請求項1~5のいずれか1つに記載の半導体記憶装置。前記偏析部におけるニッケルの濃度は、前記下層部の側に向かうにつれ漸減することを特徴とする請求項1~6のいずれか1つに記載の半導体記憶装置。前記制御ゲートはリンを含み、前記偏析部において前記リンが偏析していないことを特徴とする請求項1~7のいずれか1つに記載の半導体記憶装置。シリコンを含む基板上に、浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を有した複数のメモリセルを備えた半導体記憶装置の製造方法であって、前記制御ゲートを形成する工程は、リンとポリシリコンとを含む膜を形成する工程と、前記リンとポリシリコンとを含む膜を前記制御ゲートの形状に加工する工程と、前記制御ゲートの形状に加工された膜にヒ素およびアンチモンの少なくともいずれかを注入する工程と、前記制御ゲートの形状に加工された膜の上にニッケルを含む膜を形成し、熱処理を行うことでニッケルシリサイドを含む上層部を形成する工程と、を有し、前記ニッケルシリサイドを含む上層部を形成する工程において、前記上層部の下方にポリシリコンを含む下層部と、前記上層部と前記下層部との間にヒ素およびアンチモンの少なくともいずれかが偏析した偏析部と、が形成されることを特徴とする半導体記憶装置の製造方法。前記ヒ素およびアンチモンの少なくともいずれかを注入する工程において、イオン注入のドーズ量を1013atoms/cm2以上、1015atoms/cm2以下とすることを特徴とする請求項9記載の半導体記憶装置の製造方法。前記ヒ素およびアンチモンの少なくともいずれかを注入する工程において、前記ヒ素およびアンチモンの少なくともいずれかを前記基板に注入することでソースドレイン領域を形成することを特徴とする請求項9または10に記載の半導体記憶装置の製造方法。本発明が解決しようとする課題は、制御ゲートの低抵抗化を図ることができる半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置は、シリコンを含む基板と、前記基板上に形成され、浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を有した複数のメモリセルと、を備えている。そして、前記制御ゲートは、前記制御ゲートの上層に形成されニッケルシリサイドを含む上層部と、前記上層部の下方に形成されポリシリコンを含む下層部と、前記上層部と前記下層部との間に形成されヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部と、を有している。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。なお、半導体記憶装置1には、データを記憶する複数のメモリセル6が形成されたメモリ領域と、メモリ領域のメモリセル6を駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。第1の実施形態図1~図3は、第1の実施形態に係る半導体記憶装置を例示するための模式図である。図1~図3は、一例として、半導体記憶装置1がNAND型フラッシュメモリである場合を例示するものである。図1は、半導体記憶装置1のメモリ領域を例示するための模式平面図、図2は図1におけるI-I断面GCGateConductor断面の模式断面図、図3は図1におけるII-II断面AAActiveArea断面の模式断面図である。なお、図2、図3は、メモリセル6の部分を表す模式断面図であり、コンタクトプラグ、ビアプラグ、ビット線BL、選択線Sなどは省略している。また、図1~図3におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板7の主面に平行な方向、Z方向は基板7の主面に直交する方向積層方向としている。図1に示すように、半導体記憶装置1には、X方向に伸びる複数のビット線BLと、Y方向に伸びる複数のワード線WL、Y方向に伸びる複数の選択線Sが設けられている。この場合、後述するメモリセル6の制御ゲート5がY方向に共通接続されてワード線WLを構成している。また、図示しない選択トランジスタの制御ゲートがY方向に共通接続されて選択線Sを構成している。メモリセルアレイ領域101においては、ビット線BLとワード線WLとが交差する位置に後述するメモリセル6セルトランジスタが設けられている。メモリセル6は、ビット線BLとワード線WLとに電気的に接続されている。選択トランジスタ領域102においては、ビット線BLと選択線Sとが交差する位置に、図示しない選択トランジスタが設けられている。選択トランジスタは、ビット線BLと選択線Sとに電気的に接続されている。また、半導体記憶装置1には、素子分離領域103と、活性領域ActiveArea104が設けられている。素子分離領域103と活性領域104とは、X方向に伸びており、Y方向において交互に設けられている。メモリセル6と選択トランジスタとは、いずれも活性領域104上に設けられている。図2、図3に示すように、メモリセル6には、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5がこの順で積層されるようにして設けられている。シリコンを含む基板7の上層領域には、n形シリコン領域n-Well8が形成されている。そして、メモリセル6は、n形シリコン領域n-Well8に囲まれたp形シリコン領域p-Well9上に設けられている。半導体装置1をこのような構成とすれば、基板7から独立してp形シリコン領域9に電圧を印加することができるようになるので、データ消去時の消費電力を抑えることができるようになる。メモリセル6の両側には、n形拡散層を用いたソースドレイン領域10が設けられている。ソースドレイン領域10は、隣接するメモリセル6により共有されている。また、メモリセル6の下方であってソースドレイン領域10同士の間がチャネル領域11となる。また、ソースドレイン領域10の下方には、チャネル領域11よりも不純物濃度の高いp形シリコン領域12が設けられている。p形シリコン領域12を設けるようにすれば、いわゆるハローイオン注入またはポケットイオン注入を行うことができるので閾電圧Vthの低下や閾電圧Vthのばらつきの抑制を図ることができる。メモリセル6は、層間絶縁膜13で覆われている。層間絶縁膜13は、例えば、シリコン酸化膜などとすることができる。メモリセル6に設けられたトンネル絶縁膜2は、例えば、厚みが3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。なお、トンネル絶縁膜2は、熱酸化法などを用いて基板7の上層部に形成するようにすることができる。浮遊ゲート3は、例えば、厚みが10nm~500nm程度のポリシリコン膜などとすることができる。なお、浮遊ゲート3は、例えば、CVDChemicalVaporDeposition法などを用いて形成するようにすることができる。この場合、導電性を得るための不純物として、例えば、リンやヒ素Asなどが、1018atoms/cm3~1021atoms/cm3程度の濃度となるようにドープされるようにすることができる。ゲート間絶縁膜4は、例えば、厚みが5nm~30nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。この場合、ゲート間絶縁膜4は、例えば、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜ONO膜や、HfAlO、AlO、HfSiO、ZrSiOなどを用いた積層膜とすることもできる。ゲート間絶縁膜4は、例えば、CVD法などを用いて形成するようにすることができる。制御ゲート5は、制御ゲート5の上層に形成されニッケルシリサイドを含む上層部5bと、上層部5bの下方に形成されポリシリコンを含む下層部5aと、上層部5bと下層部5aとの間に形成されヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部5cと、を有している。この場合、図3に示すように、下層部5aはY方向において隣接するメモリセル6同士の間に形成され、上層部5bは下層部5aの上方及びメモリセル6の上方に形成されている。また、偏析部5cは、Y方向において隣接するメモリセル6同士の間の上部開口領域6aに形成されるようにすることができる。下層部5aは、リンがドープされたポリシリコンを含むものとすることができる。この場合、リンが、1018atoms/cm3~1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。上層部5bは、ニッケルシリサイドを含むものとすることができる。この場合、上層部5bは、リンがドープされたポリシリコンとニッケルNiとから形成されたものとすることができる。例えば、CVD法、イオン注入法などを用いて、リンがドープされたポリシリコンを含む下層部5aとなる部分と上層部5bとなる部分とを一体的に形成した後、上層部5bとなる部分の上にスパッタリング法などを用いてニッケルの膜を成膜し、熱処理を行うことでニッケルシリサイドを含む上層部5bを形成するようにすることができる。ここで、上層部5bを形成する際に、上層部5bと下層部5aとの界面領域にボイドなどの欠陥部が形成されてしまう場合がある。この場合、ボイドなどの欠陥部は、Y方向において隣接するメモリセル6同士の間の上部開口領域6aの近傍に形成されやすくなる。ボイドなどの欠陥部が形成された場合には、欠陥部が形成された部分における電気抵抗が上昇するのでメモリセル6の側方における電界の強度が弱くなる。そして、メモリセル6の側方における電界の強度が弱くなると、制御ゲート5と浮遊ゲート3との電気的なカップリングが弱まって書き込み不良が発生するおそれがある。そのため、本実施の形態においては、上層部5bと下層部5aとの間にヒ素およびアンチモンSbの少なくともいずれかを偏析させた偏析部5cを設けるようにしている。図4は、制御ゲート5における元素の濃度分布を例示するための模式グラフ図である。縦軸は制御ゲート5における深さ寸法制御ゲート5の上面からの寸法、横軸は制御ゲート5における元素の濃度を表している。また、図4中のPはリン、Niはニッケル、Sbはアンチモンを表している。図4に示すように、制御ゲート5の上層においてはニッケルの濃度が高くニッケルシリサイドを含む上層部5bが形成されていることが分かる。また、制御ゲート5の下層においてはニッケルの濃度が低くリンがドープされたポリシリコンを含む下層部5aが形成されていることが分かる。また、上層部5bと下層部5aとの界面領域においては、ニッケルの濃度が急激に低下するとともにアンチモンの濃度が急激に上昇していることが分かる。すなわち、ニッケルシリサイドを形成する際に雪かき効果snowploweffectを利用してドープされたアンチモンをニッケルシリサイドを含む層とポリシリコンを含む層との界面領域に偏析させることができることが分かる。つまり、上層部5bと下層部5aとの界面領域にアンチモンを偏析させた偏析部5cを形成することができることが分かる。一方、ドープされたリンの濃度は、上層部5b、下層部5a、偏析部5cにおいてほぼ一定であることが分かる。すなわち、リンの濃度分布に影響を与えることなく、ボイドなどの欠陥が発生しやすいニッケルシリサイドを含む層とポリシリコンを含む層との界面領域にアンチモンを偏析させた偏析部5cを形成することができることが分かる。なお、図4に例示をしたものは、アンチモンを偏析させた偏析部5cを形成した場合であるが、ヒ素を偏析させた偏析部5cを形成した場合も同様である。すなわち、リンの濃度分布に影響を与えることなく、ボイドなどの欠陥が発生しやすいニッケルシリサイドを含む層とポリシリコンを含む層との界面領域にヒ素を偏析させた偏析部5cを形成することができる。また、ヒ素とアンチモンとを偏析させる場合も同様である。この場合、上層部5b、下層部5a、偏析部5cにはほぼ一定の濃度でリンが含まれているので、リンは制御ゲート5全体を低抵抗とするために作用する。また、ボイドなどの欠陥部が形成されやすいニッケルシリサイドを含む層とポリシリコンを含む層との界面領域に偏析した不純物ヒ素、アンチモンは、界面領域を低抵抗とするために作用する。すなわち、図4に例示をしたものから分かるように、偏析部5cにおけるヒ素またはアンチモンのピーク濃度は、上層部5bにおけるヒ素またはアンチモンのピーク濃度よりも高くなっている。この場合、偏析部5cにおけるヒ素またはアンチモンのピーク濃度は、5×1019atoms/cm3以上、5×1020atoms/cm3以下となっている。偏析部5cにおけるニッケルの濃度は、上層部5bにおけるニッケルの濃度よりも低くなっている。偏析部5cにおけるニッケルの濃度は、下層部5aの側に向かうにつれ漸減するようになっている。制御ゲート5はリンを含み、偏析部5cにおいてリンは偏析していない。図5は、偏析部を設けた場合の効果を例示するための模式グラフ図である。図中の21はニッケルシリサイドを含む上層部5bとリンがドープされたポリシリコンを含む下層部5aとの間にボイドなどの欠陥部がない場合である。22はニッケルシリサイドを含む上層部5bとリンがドープされたポリシリコンを含む下層部5aとの間にボイドが形成された場合である。この場合、ボイドはY方向において隣接するメモリセル6同士の間の上部開口領域6aの近傍図3において偏析部5cが形成される領域に形成されたものとしている。23は上部開口領域6aの近傍にボイドが形成された場合であって、上部開口領域6aの近傍にヒ素を偏析させた偏析部5cをさらに形成した場合である。すなわち、図3に例示をした偏析部5cを形成した場合である。この場合、偏析部5cの形成にはイオン注入法を用い、ヒ素イオン注入のドーズ量を5×1014atoms/cm2程度、加速電圧を30keVとした。なお、偏析部5cの形成に関する詳細は後述する。ボイドが形成されるとボイドのある部分における電気抵抗が上昇する。そのため、ボイドがない場合21の場合よりもボイドがある場合22の場合の方が、制御ゲート電位に対する浮遊ゲート電位の上昇が小さくなる。このことは、ボイドなどの欠陥部があると電気抵抗が上昇するので、制御ゲート5と浮遊ゲート3との電気的なカップリングが弱まることを意味する。そして、制御ゲート5と浮遊ゲート3との電気的なカップリングが弱まると書き込み不良が発生するおそれがある。これに対し、偏析部5cを形成した場合23の場合は、単にボイドがある場合22の場合よりも制御ゲート電位に対する浮遊ゲート電位の上昇を大きくすることができる。このことは、偏析部5cを形成すれば電気抵抗の上昇を抑制することができ、その結果として、制御ゲート5と浮遊ゲート3との電気的なカップリングを強めることができることを意味する。そして、制御ゲート5と浮遊ゲート3との電気的なカップリングを強めることができるので書き込み不良の発生を抑制することができる。なお、図5に例示をしたものは、ヒ素を偏析させた偏析部5cを形成した場合であるが、アンチモンを偏析させた偏析部5cを形成した場合も同様の効果を生じさせることができる。また、ヒ素とアンチモンとを偏析させる場合も同様である。本実施の形態においては、上層部5bと下層部5aとの間にヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部5cを設けるようにしているので、上層部5bと下層部5aとの界面領域における電気抵抗の上昇を抑制することができる。この場合、上層部5bと下層部5aとの界面領域にボイドなどの欠陥部が形成されたとしても界面領域における電気抵抗の上昇を抑制することができる。そのため、制御ゲート5の低抵抗化を図ることができる。そして、制御ゲート5と浮遊ゲート3との電気的なカップリングを強めることができるので、書き込み不良の発生を抑制することができる。第2の実施形態図6~図8は第2の実施形態に係る半導体記憶装置の製造方法を例示するための模式工程断面図である。まず、基板7の上面側から不純物を注入してn形シリコン領域8を形成し、その後、n形シリコン領域8の上層部分の一部に不純物を注入してp形シリコン領域9を形成する。次に、図6aに示すように、基板7上にトンネル絶縁膜2となる膜32、浮遊ゲート3となる膜33、及びマスク41となる膜42をこの順に形成する。トンネル絶縁膜2となる膜32は、例えば、厚みが3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。浮遊ゲート3となる膜33は、例えば、厚みが10nm~500nm程度のポリシリコン膜などとすることができる。そして、イオン注入法を用いて、膜33に1018atoms/cm3~1021atoms/cm3程度の濃度となるようにリンやヒ素などをドープする。マスク41となる膜42は、例えば、シリコン酸化膜とすることができる。膜32は、例えば、熱酸化法などを用いて形成することができる。膜33、膜42は、例えば、CVD法などを用いて形成することができる。次に、図6bに示すように、PEPPhotoEngravingProcessを用いて所望の形状を有するマスク41を形成する。そして、RIEReactiveIonEtching法などを用いて、素子分離用のトレンチT1を形成する。トレンチT1は、X方向ビット線BLに平行な方向に伸びるようにして形成される。トレンチT1は、膜32、膜33を貫通し、n形シリコン領域8よりも下方に達している。次に、図6cに示すように、トレンチT1に素子分離絶縁膜43を埋め込む。素子分離絶縁膜43は、例えば、シリコン酸化膜とすることができる。素子分離絶縁膜43の埋め込みは、CVD法を用いて基板7の全面に素子分離絶縁膜43となる膜を形成し、形成された膜の上面をCMPChemicalMechanicalPolishing法を用いて平坦化することにより行うようにすることができる。平坦化は、膜33の上面が露出するまで行われるようにすることができる。このようにしてトレンチT1の内部にのみ素子分離絶縁膜43を残存させ、STIShallowTrenchIsolation構造の素子分離領域103を形成する。次に、図7に示すように、素子分離絶縁膜43をエッチバックして素子分離絶縁膜43の上面を後退させる。そして、ゲート間絶縁膜4となる膜34、制御ゲート5となる膜35、及びレジストパターン44となる膜45をこの順に形成する。ゲート間絶縁膜4となる膜34は、例えば、厚みが5nm~30nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。制御ゲート5となる膜35は、ポリシリコン膜とすることができる。この場合、膜35は、低抵抗な膜とするためにリンが1018atoms/cm3~1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。レジストパターン44となる膜45は、レジスト膜とすることができる。膜34、膜35は、例えば、CVD法などを用いて形成することができる。膜45は、例えば、スピンコート法などを用いて形成することができる。そして、フォトリソグラフィ法を用いて膜45を加工することで所望の形状を有するレジストパターン44を形成する。次に、図7に示すように、レジストパターン44をマスクとし、RIE法などを用いて、制御ゲート5となる膜35、ゲート間絶縁膜4となる膜34、浮遊ゲート3となる膜33、トンネル絶縁膜2となる膜32を順次エッチングして、制御ゲート5、ゲート間絶縁膜4、浮遊ゲート3、トンネル絶縁膜2を有するメモリセル6を形成する。その後、ドライアッシング法やウェットアッシング法を用いてレジストパターン44を除去する。なお、図示しない選択トランジスタも同様にして形成することができる。この場合、制御ゲート5がY方向に共通接続されてワード線WLが形成される。また、図示しない選択トランジスタも同様にして形成され、図示しない選択トランジスタの制御ゲートがY方向に共通接続されて選択線Sが形成される。次に、図7に示すように、制御ゲート5に上層部5b、下層部5a、偏析部5cを形成する。まず、イオン注入法を用いて、制御ゲート5にヒ素およびアンチモンの少なくともいずれかを注入する。この場合、イオン注入のドーズ量を1013atoms/cm2以上、1015atoms/cm2以下とすることができる。この際、加速電圧を余り高くするとゲート間絶縁膜4やトンネル絶縁膜2にダメージを生じさせるおそれがある。そのため、加速電圧は10keV以上、45keV以下とすることができる。次に、注入された不純物ヒ素、アンチモンの活性化を行う。例えば、赤外線ランプなどを用いた熱処理を行い注入された不純物の活性化を行うようにすることができる。この場合、熱処理としては、例えば、1000°C程度の温度で20秒間程度加熱することを例示することができる。次に、ニッケルシリサイド化を行うことで上層部5bを形成する。例えば、スパッタ法などを用いて、制御ゲート5の上面にニッケルからなる膜を20nm程度成膜する。そして、熱処理を行うことでポリシリコン膜中にニッケルを拡散させる。この場合、熱処理としては、例えば、300°C程度の温度で1分間程度加熱することを例示することができる。その後、Ni2Siよりもニッケルの濃度が高い層をウェット処理を用いて除去する。この場合、ウェット処理としては、硫酸と過酸化水素水の混合液を用いた処理SH処理などを例示することができる。そしてさらに、結晶構造をNixSiyからNiSiニッケルシリサイドとするための熱処理を行う。ニッケルシリサイドとするための熱処理としては、例えば、500°C程度の温度で1分間程度加熱することを例示することができる。上層部5bを形成する際に、制御ゲート5に注入された不純物ヒ素、アンチモンが雪かき効果によりニッケルシリサイドを含む層とポリシリコンを含む層との界面領域に偏析することで偏析部5cが形成される。この場合、偏析部5cの下方が下層部5aとなる。前述したように、上層部5b、下層部5a、偏析部5cにはほぼ一定の濃度でリンが含まれている。そのため、リンは制御ゲート5全体が低抵抗となるように作用し、ボイドなどの欠陥部が形成されやすいニッケルシリサイドを含む層とポリシリコンを含む層との界面領域に偏析した不純物ヒ素、アンチモンは界面領域の電気抵抗の上昇を抑制するように作用する。この様にして、ニッケルシリサイドを含む上層部5bと、リンがドープされたポリシリコンを含む下層部5aと、上層部5bと下層部5aとの間に設けられたヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部5cと、を形成することができる。すなわち、制御ゲート5を形成する工程は、リンとポリシリコンとを含む膜を形成する工程と、リンとポリシリコンとを含む膜を制御ゲート5の形状に加工する工程と、制御ゲート5の形状に加工された膜にヒ素およびアンチモンの少なくともいずれかを注入する工程と、制御ゲート5の形状に加工された膜の上にニッケルを含む膜を形成し、熱処理を行うことでニッケルシリサイドを含む上層部5bを形成する工程と、を有している。そして、ニッケルシリサイドを含む上層部5bを形成する工程において、上層部5bの下方にポリシリコンを含む下層部5aと、上層部5bと下層部5aとの間にヒ素およびアンチモンの少なくともいずれかが偏析した偏析部5cと、が形成される。次に、図8に示すように、イオン注入法を用いてp形不純物を注入し、p形シリコン領域12を形成する。そしてさらに、イオン注入法を用いてn形不純物を注入し、p形シリコン領域12の上方にソースドレイン領域10を形成する。p形シリコン領域12、ソースドレイン領域10は、X方向において隣接するメモリセル6間に形成される。この場合、ソースドレイン領域10を形成するための不純物の注入と、制御ゲート5への不純物ヒ素、アンチモンの注入とを兼用させることができる。例えば、p形シリコン領域12を形成した後、ソースドレイン領域10を形成するための不純物ヒ素、アンチモンの注入と制御ゲート5への不純物ヒ素、アンチモンの注入とを兼用して行い、その後に前述したニッケルシリサイド化などを行うようにすることもできる。すなわち、前述したヒ素およびアンチモンの少なくともいずれかを注入する工程において、ヒ素およびアンチモンの少なくともいずれかを基板7に注入することでソースドレイン領域10をも形成するようにすることができる。次に、図8に示すように、メモリセル6を覆うようにシリコン酸化膜などを成膜して層間絶縁膜13を形成する。その後、図示しないコンタクトプラグ、ビアプラグ、ビット線BLなどを形成する。以上のようにして、データを記憶するメモリセル6が設けられたメモリ領域が形成される。一方、メモリ領域のメモリセル6を駆動する図示しない周辺回路を形成することで周辺回路領域か形成される。なお、コンタクトプラグ、ビアプラグ、ビット線BLなどの形成や周辺回路の形成には既知の技術を適用することができるので詳細な説明は省略する。以上に例示をした実施形態によれば、制御ゲートの低抵抗化を図ることができる半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。