処理システムにおける共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法であって、前記共用メモリへの現在スケジュールされているアクセスをルックアヘッドするステップと、前記現在スケジュールされているアクセスの特性に基づいて、バスマスタからの前記要求のレイテンシを予測するステップと、前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするステップとを含む方法。前記現在スケジュールされているアクセスの前記特性は、前記要求を処理するためにアクセスされる必要がある前記共用メモリのページである、請求項1に記載の方法。前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするステップは、ページヒット率を高めるようにバスマスタからの前記要求をスケジュールするステップを含む、請求項1に記載の方法。前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするステップは、前記共用メモリに対する読取りトランザクションと書込みトランザクションとのバランスをとるようにバスマスタからの前記要求をスケジュールするステップを含む、請求項1に記載の方法。前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするステップは、バスマスタからの前記要求の一部分を選択するステップを含む、請求項1に記載の方法。前記共用メモリへのアクセスを開始する前に、前記処理システムのスレーブ側で前記要求の前記選択された一部分を並べ替えるステップをさらに含む、請求項5に記載の方法。共用メモリシステムと、前記共用メモリシステムにアクセスすることを求める将来の要求を生成するように構成されたバスマスタと、現在スケジュールされている要求を処理するように構成されたメモリコントローラと、前記メモリコントローラによって現在スケジュールされている要求の特性に基づいてレイテンシを予測するように構成されたレイテンシ予測器と、前記予測されたレイテンシに少なくとも部分的に基づいて、前記将来の要求の少なくとも一部分を選択するように構成されたアービタとを含む処理システム。現在スケジュールされている要求の前記特性は、前記要求を処理するためにアクセスされる必要がある前記共用メモリのページである、請求項7に記載の処理システム。前記予測されたレイテンシに少なくとも部分的に基づいて前記将来の要求の少なくとも一部分を選択し、それにより前記選択された一部分がページヒット率を高めるように前記アービタが構成される、請求項7に記載の処理システム。前記予測されたレイテンシに少なくとも部分的に基づいて前記将来の要求の少なくとも一部分を選択し、それにより前記選択された一部分が、前記共用メモリに対する読取りトランザクションと書込みトランザクションとのバランスをとるように前記アービタが構成される、請求項7に記載の処理システム。前記メモリコントローラは、前記選択された要求を、前記要求が前記アービタから受信された順序で記憶するためのコマンド待ち行列と、ページヒット率が高まるように、前記コマンド待ち行列に記憶された要求の前記順序を並べ替えるための並べ替えユニットと、前記共用メモリへの現在のアクセスをステージングするためのメモリ待ち行列とをさらに含む、請求項7に記載の処理システム。共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションするための処理システムであって、前記共用メモリへの現在スケジュールされているアクセスをルックアヘッドするための手段と、前記現在スケジュールされているアクセスの特性に基づいて、バスマスタからの前記要求のレイテンシを予測するための手段と、前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするための手段とを含む処理システム。前記現在スケジュールされているアクセスの前記特性は、前記共用メモリのページである、請求項12に記載の処理システム。前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするための手段は、ページヒット率を高めるようにバスマスタからの前記要求をスケジュールするための手段を含む、請求項12に記載の処理システム。前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするための手段は、前記共用メモリに対する読取りトランザクションと書込みトランザクションとのバランスをとるようにバスマスタからの前記要求をスケジュールするための手段を含む、請求項12に記載の処理システム。前記共用メモリへのアクセスを開始する前に、前記処理システムのスレーブ側で前記要求の選択された一部分を並べ替えるための手段をさらに含む、請求項12に記載の処理システム。処理システムにおける共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法であって、前記共用メモリへの現在スケジュールされているアクセスをルックアヘッドするためのステップと、前記現在スケジュールされているアクセスの特性に基づいて、バスマスタからの前記要求のレイテンシを予測するためのステップと、前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするためのステップとを含む方法。前記現在スケジュールされているアクセスの前記特性は、前記共用メモリのページである、請求項17に記載の方法。前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするためのステップは、ページヒット率を高めるようにバスマスタからの前記要求をスケジュールするためのステップを含む、請求項17に記載の方法。前記予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするためのステップは、前記共用メモリに対する読取りトランザクションと書込みトランザクションとのバランスをとるようにバスマスタからの前記要求をスケジュールするためのステップを含む、請求項17に記載の方法。前記共用メモリへのアクセスを開始する前に、前記処理システムのスレーブ側で前記要求の選択された一部分を並べ替えるためのステップをさらに含む、請求項17に記載の方法。したがって、当技術分野では、ページヒット率を高め、読取りと書込みとのバランスをとるために、スレーブ側でスケジュールされたトランザクションを考慮することによって、メモリアクセスレイテンシを低減できる技法が必要である。例示的な実施形態は、共用メモリシステムにおけるメモリトランザクションのアクセスレイテンシを低減するアービトレーション技法のためのシステムおよび方法を対象とする。たとえば、例示的な実施形態は、処理システムにおける共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法を対象とし、本方法は、共用メモリへの現在スケジュールされているアクセスをルックアヘッドするステップと、現在スケジュールされているアクセスの特性に基づいて、バスマスタからの要求のレイテンシを予測するステップと、予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの要求をスケジュールするステップとを含む。別の例示的な実施形態は、処理システムを対象とし、本処理システムは、共用メモリシステムと、共用メモリシステムへのアクセスを求める将来の要求を生成するように構成されたバスマスタと、現在スケジュールされている要求を処理するように構成されたメモリコントローラと、メモリコントローラによって現在スケジュールされている要求の特性に基づいてレイテンシを予測するように構成されたレイテンシ予測器と、予測されたレイテンシに少なくとも部分的に基づいて、将来の要求の少なくとも一部分を選択するように構成されたアービタとを含む。さらに別の例示的な実施形態は、共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションするための処理システムを対象とし、本処理システムは、共用メモリへの現在スケジュールされているアクセスをルックアヘッドするための手段と、現在スケジュールされているアクセスの特性に基づいて、バスマスタからの要求のレイテンシを予測するための手段と、予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの要求をスケジュールするための手段とを含む。例示的な実施形態は、処理システムにおける共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法も対象とし、本方法は、共用メモリへの現在スケジュールされているアクセスをルックアヘッドするためのステップと、現在スケジュールされているアクセスの特性に基づいて、バスマスタからの要求のレイテンシを予測するためのステップと、予測されたレイテンシに少なくとも部分的に基づいて、バスマスタからの要求をスケジュールするためのステップとを含む。添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。本発明の態様は、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。例示的なという言葉は、一例、実例または例としてを意味するために本明細書で使用される。例示的として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されない。同様に、実施形態または本発明の実施形態という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、様々な実施形態を限定するものではない。本明細書で使用する単数形a、an、およびtheは、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する含む、含んでいる、含む、およびまたは含んでいるという用語は、述べられた特徴、整数、ステップ、動作、要素、およびまたは構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、およびまたはそれらのグループの存在または追加を排除しないことを理解されたい。さらに、多くの実施形態については、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行できることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形式のコンピュータ可読記憶媒体内で全体として実施すべきものと見なすことができる。したがって、本発明の様々な態様は、すべてが特許請求される主題の範囲内に入ることが企図されているいくつかの異なる形式で実施できる。さらに、本明細書で説明する実施形態ごとに、そのような実施形態の対応する形式を、たとえば、記載のアクションを実行するように構成された論理として本明細書で説明することがある。図1は、従来の共用メモリシステム100を示している。バスマスタM1~MNは、相互接続102を通じてメモリアクセス要求を行う。バスアービタ104は、ラウンドロビンまたはトークンベースのスケジューリングなどの技法に従って、要求をスケジュールする。スレーブメモリコントローラ106は、図示のように、ダブルデータレートメモリ108などの共用メモリリソースと通信することによって、スケジュールされた要求を処理する。メモリコントローラ106は待ち行列を維持することもあり、この場合、スケジュールされたトランザクションは、処理される前に維持される。バスアービタ104は、低レイテンシ要件を伴うバスマスタに対しより高い優先順位を割り当てることによって、バスマスタM1~MNのレイテンシ要件に対応しようとすることがある。しかしながら、システム100は、スケジューリングプロセスにおいて、スケジュールされるトランザクションのコンテキストや、ページミスがレイテンシに及ぼす影響を考慮していない。本明細書で説明する本発明の技法によれば、アービトレーションプロセスは、現在スケジュールされているメモリトランザクションから導出されるレイテンシ予測に少なくとも部分的に基づく。図2は、例示的な一実施形態である。システム100のような従来型システムの構成要素に加えて、メモリシステム200はレイテンシ予測器205を含む。レイテンシ予測器205はバスアービタ204に対し、現在スケジュールされているトランザクションに関する情報を通信する。図示のように、メモリコントローラ206はコマンド待ち行列210、並べ替えユニット212およびメモリ待ち行列214を含む。以下では、これらの構成要素の動作および詳細について、非限定的に例示するコンテキストで説明する。初期条件は現在スケジュールされているメモリトランザクションを反映していないと仮定する。前述のように、バスアービタ204はバスマスタM1~MNからメモリアクセス要求を受信し、メモリアクセスをスケジュールする要求の少なくとも一部分を選択する。この例では、アービタ204は、スケジュールするM2、M0およびM3からのメモリ要求を選択する。M2からの要求を最初に、M0からの要求を次に、M3からの要求を最後に処理するようにスケジュールする。要求のメモリアドレスに基づき、これらの要求を処理するには、共用メモリ208におけるページP2、P0およびP3にそれぞれアクセスする必要があることが把握されている。一般に、選択された要求は、コマンド待ち行列210に入り、並べ替えユニット212を通過して、メモリ待ち行列214に入る。メモリ待ち行列214は、現在処理中のトランザクションを有するステージング領域である。メモリ待ち行列214におけるトランザクションを処理することで、メモリ208内のページP0が提示された場合、次のページP2の要求をスケジュールすると、ページミスが生じる。ページミスの結果さらなる遅延が発生し、そのような遅延は、低レイテンシ特性を有するバスマスタにとってとりわけ不利であることを、当業者は理解しよう。しかしながら、M0からの要求が最初にスケジュールされるように、コマンド待ち行列210における選択された要求を並べ替えることによって、ページP0へのアクセスが必要となり、ページヒットが生じる。並べ替えユニット212は、選択された要求を、コマンド待ち行列210から受信された順序に関係なく並べ替える機能を実行し、その結果、コマンド待ち行列210からの順序で要求を処理する場合よりも低いレイテンシが生じる。並べ替えユニット212はレイテンシ予測器205と連携して、メモリコントローラ206内で選択された要求を並べ替える。レイテンシ予測器205はメモリ待ち行列214をルックアヘッドして、処理されている現在の要求およびメモリ内の対応するページを判断する。次いでレイテンシ予測器205はコマンド待ち行列210をチェックして、コマンド待ち行列210内の選択された要求がページヒットをもたらすか否かを判断する。そのようなスケジュールされたトランザクションが存在し、それが列内で1番目でない場合、並べ替えユニット212は当該要求を列から外し、メモリ待ち行列214においてメモリアクセスを次にスケジュールする。したがって、ページヒット率に基づいて、メモリコントローラ内で選択された要求に対しメモリアクセスの優先順位が割り当てられ、レイテンシ全体が低くなる。システムが定常状態の動作モードに達し、選択された要求の初期セットがメモリコントローラ206のスケジューリングパイプラインにある場合、レイテンシ予測器205は、バスアービタ204に対するバスマスタM1~MNからの将来の要求に関する有用な情報を作成する。レイテンシ予測器205はバスアービタ204に対し、スレーブ側のメモリコントローラ206におけるトランザクションの予想されるレイテンシに関する情報を通信する。これでバスアービタ204は、バスマスタM1~MNからの将来のメモリ要求をアービトレーションしスケジュールする際には、この情報を備えていることになる。バスアービタは、レイテンシ予測器205からの情報に基づくメモリ要求の予測されるレイテンシ値に沿って従来のアービトレーション方式によりメモリ要求に割り当てられた優先順位値を重み付けする。メモリ要求ごとに統合優先順位値が生成され、メモリ要求はそれに応じてスケジュールされる。初期条件および定常状態の動作モードに関する上記の説明は、説明のためのものにすぎず、システムは、将来の要求をアービトレーションする際にレイテンシ予測情報を利用する前に、所定の数の選択済み要求がスケジュールされるのを待機することに限定されないことが理解されよう。さらに別の例示的な実施形態では、レイテンシ予測器205は、読取り要求および書込み要求に関する情報も考慮して、スレーブメモリコントローラ206によって処理される読取りアクセスと書込みアクセスとのバランスをとるのを支援する。ロードを効率的に管理するために、システムバス上で読取りトラフィックと書込みトラフィックとのバランスをとることの大切さを、当業者は諒解されよう。図3は、例示的な実施形態による定常状態における本発明の技法を示すフローチャートを示している。ブロック302において、バスマスタM1~MNによってメモリアクセス要求が行われる。ブロック304において、バスアービタ204は、要求の少なくとも一部分を選択し、レイテンシ予測器205からのレイテンシ予測に少なくとも部分的に基づいて、要求に優先順位を割り当てる。ブロック305において、選択された要求がスケジューリングのためにスレーブメモリコントローラ206に送られる。ブロック306において、メモリ待ち行列214のルックアヘッド、およびコマンド待ち行列210内の要求に基づいて、コマンド待ち行列内でスケジュールされている要求のうちいずれかが次にスケジュールされた場合にページヒットをもたらすか否かが判断される。ブロック307において、この情報に基づいてレイテンシ予測器205が更新される。コマンド待ち行列による順序からずれた要求をスケジュールするとページヒットが生じると判断された場合、並べ替えユニットは、順序からずれた要求を、次にスケジュールされるようにメモリ待ち行列に送る。一方、コマンド待ち行列内のスケジュールされている要求のいずれも、ページヒットをもたらさないと判断された場合、スケジュールが維持される。ブロック310において、メモリ要求は、メモリ待ち行列214内でメモリアクセスに向けてステージングされる。開示する実施形態は、従来のアービトレーション方式によりも有利な点を提供しており、その手段としてメモリスケジューリングを容易にする一方でスケジュールされ得るトランザクションを増やし、メモリアクセスレイテンシの低下、および読取りと書込みとのバランスの改善をもたらしている。したがって、ページヒット率の改善を目的として要求をスケジュールするバスアービトレーション方式は、メモリシステムの帯域幅利用の改善ももたらす。情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者なら、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。本明細書で開示した実施形態と関連して説明した方法、シーケンス、およびまたはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CDROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。したがって、実施形態は、メモリアクセスレイテンシを低減するバスアービトレーションのための方法を実施するコンピュータ可読媒体を含むことができる。したがって、様々な実施形態は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も様々な実施形態中に含まれる。上記の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよびまたは動作は、特定の順序で実行される必要はない。さらに、様々な実施形態の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。