"入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化回路において、前記入力フレームに含まれる所定のデータの数に対応する第1の情報とフレーム長に対応する第2の情報とを入力されると、データ位置とスタッフ位置を示す信号を出力するシグマデルタ演算器、を有し、前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力することを特徴とするデータ平滑化回路。請求項1記載のデータ平滑化回路において、前記第1及び第2の情報を保持するレジスタと、を有し、前記入力フレームの種類に応じて前記レジスタに保持する前記第1及び第2の情報を変更することを特徴とするデータ平滑化回路。入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化方法において、前記入力フレームに含まれる所定のデータの数に対応する第1の情報とフレーム長に対応する第2の情報とを入力されると、データ位置とスタッフ位置を示す指示信号をシグマデルタ演算により生成し、前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力することを特徴とするデータ平滑化方法。請求項3記載のデータ平滑化方法において、前記第1及び第2の情報をレジスタに保持し、前記入力フレームの種類に応じて前記レジスタに保持する前記第1及び第2の情報を変更することを特徴とするデータ平滑化方法。図6A及び図6Bに図4のデータ平滑化回路の各部の信号タイミングチャートを示す。FIFO32のライト側は、図6Aにおいて、入力されるI_FP、I_ENを基にWADWriteaddressの生成を行い、I_EN=’1’で示される有効データについてのみ書き込みが行われる。FIFO32のリード側は、図6Bにおいて、入力されるI_FPをFIFO読み出しタイミング調整分シフトしたI_FP_SFTを基にカウントするバイトカウンタ33の出力値からデータ/スタッフの判断を行いRENの生成を行う。バイトカウンタ33の出力値をROMテーブル34aのアドレスとして判定表の情報を読み出す。ROMテーブル34aから読み出した値が’1’の場合はデータなのでREN=’1’となり、FIFO32のリードが行われる。ROMテーブル34aから読み出した値が’0’の場合、REN=’0’となり、スタッフバイトの挿入を行う。このデータ/スタッフ判定器34は、扱うフレームの種類、例えばOTU1フレームの場合には2040バイト分のROMテーブル34aを準備する必要がある。また、フレームの種類毎にサイズと値の異なるROMテーブル34aを個別に用意する必要がある。また、読み出し側制御用のバイトカウンタ33も必要となる。このため、データ平滑化回路としての回路規模が増大するという問題があった。開示のデータ平滑化回路は、読み出し制御を行う部分の回路規模を削減することを目的とする。開示の一実施形態によるデータ平滑化回路は、入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化回路において、前記入力フレームに含まれる所定のデータの数に対応する第1の情報とフレーム長に対応する第2の情報とを入力されると、データ位置とスタッフ位置を示す信号を出力するシグマデルタ演算器、を有し、前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力する。本実施形態によれば、読み出し制御を行う部分の回路規模を削減することができる。以下、図面に基づいて実施形態を説明する。<データ平滑化回路>図7にデータ平滑化回路40の一実施形態の構成図を示す。データ平滑化回路40は図3におけるデータ平滑化回路25として用いられる。データ平滑化回路40には端子41,42,43からデータイネーブルI_EN、データI_DT、クロックCLOCKが入力される。書き込み制御部44は、入力されたデータイネーブルI_EN、クロックCLOCKを基にFIFO45のライトアドレスWAD及びライトイネーブルWENを生成して、FIFO45にデータWDTを書き込む。データイネーブルI_ENはギャップとしてのフレームヘッダ領域及びFEC領域ではディスエーブルつまり値0となる。シグマデルタ演算器46はレジスタ47,48からパラメータPS,Cmを供給される。なお、パラメータPS,Cmは制御部20から設定される値であり、Cmはフレーム内に含まれる有効データ数バイト数つまり第1の情報に対応し、PSはフレーム長バイト数つまり第2の情報に対応する。シグマデルタ演算器46はクロックCLOCKを供給されてシグマデルタ演算を行うことで、値1でデータを指示し、値0でスタッフを指示する指示信号としてのイネーブル信号ENを生成する。このイネーブル信号ENは読み出し制御部49に供給される。上記イネーブル信号ENによってスタッフを指示することで、ギャップをスタッフとして有効データ内に分散配置して平滑化したデータを読み出すことが可能となる。読み出し制御部49はイネーブル信号EN、クロックCLOCKを基にFIFO45のリードアドレスRAD及びリードイネーブルRENを生成して、FIFO45からデータRDTを読み出す。読み出されたデータRDTは端子52からデータO_DTとして出力される。また、読み出し制御部49からのリードイネーブルRENはフリップフロップ50で1クロック分遅延されてデータRDTと位相同期をとって端子51からイネーブルO_ENとして出力される。<シグマデルタ回路>図8にシグマデルタ回路46の一実施形態の構成図を示す。また、図9にPS=5,Cm=2の場合の信号タイミングチャートを示す。ここで、パラメータCmは平滑化分子であり、有効データのバイト数に対応する。また、パラメータPSは平滑化分母であり、フレームのバイト数つまりフレーム長に対応する。そして、Cm/PSは間引き率と呼ばれる。図8において、シグマデルタ回路は加算器61と比較器減算器62とフリップフロップ63,64を有している。加算器61はCmと、フリップフロップ64からの前回余りを加算して比較器減算器62に供給する。比較器減算器62は前回余りCmをPSと比較して、前回余りCmがPS以上の場合は、データを指示する値1の信号Ansをフリップフロップ63に供給すると共に、前回余りCmmodPS、つまり前回余りCm-PSを次回余りとしてフリップフロップ64に供給する。一方、前回余りCmがPS未満の場合は、スタッフを指示する値0の信号Ansをフリップフロップ63に供給すると共に、前回余りCmを次回余りとしてフリップフロップ64に供給する。フリップフロップ64は次回余りを1クロック分遅延し前回余りとして加算器61に供給する。フリップフロップ63は信号Ansをクロックに同期してラッチし、イネーブル信号ENとして出力する。これにより、図9に示す時刻t0で前回余りが0とすると、時刻t3,t5においてデータ出力を指示する値1の信号Ansが出力される。図10にシグマデルタ回路の動作を模式的に示す。図10において、円筒容器の容量はPS=5に相当し、各時刻にCm=2だけの液体が円筒容器に供給され、円筒容器から液体が溢れるときにAns=1となる。時刻t1ではCm/PSが2/5であるのでAns=0であり、時刻t2ではCm/PSが4/5であるのでAns=0であり、時刻t3ではCm/PSが6/5であるのでAns=1となり、その結果、Cm/PS=1/5となる。このように、シグマデルタアルゴリズムを使用することにより、Ansにおける1/0の連続性を分散させることができる。この結果、データをFIFO45から読み出す際のリードイネーブル=0リードディスエーブルを均一に発生させることができる。<OTU1フレーム>インタフェース処理回路21に入力されるフレームがOTU1である場合について説明する。図11にOTU1フレームのフレームフォーマットを示す。OTU1フレームは、OTUオーバーヘッド部とペイロード部とFEC部を有する。オーバーヘッド部は第1列目~第14列目の14バイト×4行のOTU/ODUオーバーヘッドと、第15列目~第16列目の2バイト×4行のOPUオーバーヘッドを有する。ペイロード部は第17列目~第3824列目の3808バイト×4行を有する。FEC部は第3825列目~第4080列目の256バイト×4行を有する。インタフェース処理回路21の入力インタフェース23に入力されたOTU1フレームのうち、図において梨地で示すOTU/ODUオーバーヘッドとFEC部は終端回路24で終端され、OPUオーバーヘッドとペイロード部が有効データとなる。この場合、1クロックで2TSTributarySlot、つまり2バイトを処理する場合を想定すると、パラメータPS,Cmは次の通りになる。PS=4080/2=2040Cm=4080-14-256/2=1905図12A,図12Bに図7のデータ平滑化回路でOTU1フレームのデータ平滑化を行う場合の信号タイミングチャートを示す。図12AのaにはデータイネーブルI_EN、データI_DTと、イネーブルO_EN,データO_DTを示しており、データI_DTにおけるFEC部などのギャップDon‘tcareを平滑化したイネーブルO_ENを生成することを示している。図12Aのbにはaに対して時間軸を拡大して、クロックCLOCK、データイネーブルI_EN、データI_DT、ライトアドレスWAD、ライトイネーブルWEN、データWDTを示す。図12Bのaにはシグマデルタ回路46におけるパラメータCm、パラメータPS、前回余りCm、信号Ans、イネーブル信号ENそれぞれを示している。また、図12BのbにはリードアドレスRAD,リードイネーブルREN,読み出しデータRDT,イネーブルO_EN,出力データO_DTそれぞれを示している。OTU1の場合、Cm=1905バイト,PS=2040バイトであるので、図12Bのaに示すように、時点t11で前回余りが0、つまり、前回余りCm=2040であれば、次の時点t12では0Cm=1905<PSとなり、スタッフ挿入なのでEN=’0’となる。次の時点t13では1905Cm=3810≧PSなのでデータ読み出しとなりEN=’1’となる。これにより、図12Bのbに示すように、リードイネーブルRENは時点t13で’0’となり、リードアドレスRADは時点t13,t14で1となる。また、イネーブルO_ENは時点t14で’0’となり、次の時点t15に読み出しデータRDTとしてD1が出力される。<OTU2フレーム>インタフェース処理回路21に入力されるフレームがOTU2である場合について説明する。OTU2のフレームフォーマットはOTU1のフレームフォーマットと同じであるが1クロックで8TSの処理を行うため、パラメータPS,Cmは次の通りになる。PS=4080/8=510Cm=4080-14-256/8=477図13A,図13Bに図7のデータ平滑化回路でOTU2フレームのデータ平滑化を行う場合の信号タイミングチャートを示す。図13AのaにはデータイネーブルI_EN、データI_DTと、イネーブルO_EN,データO_DTを示しており、データI_DTにおけるFEC部などのギャップ部分を平滑化したイネーブルO_ENを生成することを示している。図13Aのbにはaに対して時間軸を拡大して、クロックCLOCK、データイネーブルI_EN、データI_DTと、ライトアドレスWAD、ライトイネーブルWEN、データWDTを示す。図13Bのaにはシグマデルタ回路46におけるパラメータCm、パラメータPS、前回余りCm、信号Ans、イネーブル信号ENそれぞれを示している。また、図13BのbにはリードアドレスRAD,リードイネーブルREN,読み出しデータRDT,イネーブルO_EN,出力データO_DTそれぞれを示している。OTU2の場合、Cm=477バイト,PS=510バイトであるので、図13Bのaに示すように、時点t21で前回余りが0、つまり、前回余りCm=510であれば、次の時点t22では0Cm=477<PSとなり、スタッフ挿入なのでEN=’0’となる。次の時点t23では477Cm=954≧PSなのでデータ読み出しとなりEN=’1’となる。これにより、図13Bのbに示すように、リードイネーブルRENは時点t23で’0’となり、リードアドレスRADは時点t23,t24で1となる。また、イネーブルO_ENは時点t24で’0’となり、次の時点t25から読み出しデータRDTとしてD1が出力される。ところで、図14にインタフェース処理回路21に入力されるフレームがOTU1,OTU2,OTU3,OTU4それぞれの場合にレジスタ47,48に設定するパラメータPS,Cmの値を示す。前述のように、OTU1ではPS=2040,Cm=1905となる。OTU2ではPS=510,Cm=477となる。また、OTU3ではPS=255,Cm=240となる。OTU4ではPS=102,Cm=95となる。なお、入力されるフレームの種類はOTU1~OTU4に限定されるものではない。制御部20はインタフェース処理回路21に入力されるフレームの種類に応じてレジスタ47,48に設定するパラメータPS,Cmの値を変えることで、入力フレームの種類に応じて最適なデータ平滑化を行うことができる。上記実施形態では、データ/スタッフ判定をCm有効データ数、PSフレーム長のパラメータにより動的に演算することで、個別テーブルやフレーム周期制御が不要となり、コンパクトかつ再利用性の高い回路で容易にFIFOの読み出し制御を行うことができる。これにより、図4のデータ平滑化回路で必要とされていたROMテーブル34aを用いたデータ/スタッフ判定器34を削除することができ、読み出し制御を行う部分の回路規模が小さくなる。また、回路規模を削減できるため、消費電力を低減することが可能となり省電力化に貢献することができる。付記1入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化回路において、前記入力フレームに含まれる所定のデータの数に対応する第1の情報とフレーム長に対応する第2の情報とを入力されると、データ位置とスタッフ位置を示す信号を出力するシグマデルタ演算器、を有し、前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力することを特徴とするデータ平滑化回路。付記2付記1記載のデータ平滑化回路において、前記第1及び第2の情報を保持するレジスタと、を有し、前記入力フレームの種類に応じて前記レジスタに保持する前記第1及び第2の情報を変更することを特徴とするデータ平滑化回路。付記3入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化方法において、前記入力フレームに含まれる所定のデータの数に対応する第1の情報とフレーム長に対応する第2の情報とを入力されると、データ位置とスタッフ位置を示す指示信号をシグマデルタ演算により生成し、前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力することを特徴とするデータ平滑化方法。付記4付記3記載のデータ平滑化方法において、前記第1及び第2の情報をレジスタに保持し、前記入力フレームの種類に応じて前記レジスタに保持する前記第1及び第2の情報を変更することを特徴とするデータ平滑化方法。付記5付記1又は2記載のデータ平滑化回路と、前記データ平滑化回路から出力されるデータを前記入力フレームのクロックでメモリに書き込み、光ネットワークの光転送ユニットフレームに対応した中間クロックで前記メモリから前記データを読み出して前記光転送ユニットフレームにマッピングし、前記光転送ユニットフレームを共通のシステムクロックに乗せて出力する乗せ換え回路と、前記乗せ換え回路から出力される光転送ユニットフレームをクロスコネクトするクロスコネクト回路と、を有することを特徴とするネットワーク装置"