"NNは2以上の整数層の導体層とN-1層の絶縁層とが交互に積層され、最上面と最下面が導体層で構成されると共に、最上面の導体層が、半導体装置が備えるMMは2以上の整数本のリードピンを当接接合可能なSSは1以上前記M以下の整数個の接合領域で構成された半導体装置用多層配線基板であって、前記接合領域の下部に位置する前記導体層は2次元アレイ状に整列配置された複数個の孤立パタンで構成されることを特徴とする、半導体装置用多層配線基板。請求項1に記載された半導体装置用多層配線基板であって、前記リードピンの長さをPmとし、前記N層の導体層の同一層内で、前記リードピンの軸心に対し平行な方向にて隣接する前記孤立パタン間の距離をDpとし、前記N層の導体層の同一層内で、前記リードピンの軸心に対し垂直な方向にて隣接する前記孤立パタン間の距離をDvとしたときに、Dp<Dv、あるいはDp<Dv<Pmの関係を満たすことを特徴とする、半導体装置用多層配線基板。請求項2に記載された半導体装置用多層配線基板であって、前記N層の導体層にて、上下方向で隣接すると共に、最近接する前記孤立パタン間の距離をDdとしたときに、Dp<Dd、あるいはDp<Dd<Pmの関係を満たすことを特徴とする、半導体装置用多層配線基板。請求項1乃至請求項3の何れか一項に記載の半導体装置用多層配線基板であって、前記孤立パタンは、円形、あるいは多角形状であることを特徴とする、半導体装置用多層配線基板。請求項1乃至請求項4の何れか一項に記載された半導体装置用多層配線基板であって、前記接合領域の近傍にて、表裏を貫通する貫通スリットが設けられることを特徴とする、半導体装置用多層配線基板。しかしながら、特許文献1に記載の手法は、配線パタン密度が低い多層配線基板に対し有効な手法であるものの、高密度配線パタンが求められる昨今の多層配線基板への適用は比較的困難であった。特許文献2に記載の手法は、材料を有効に利用する観点において課題があり、また熱冷却が定常的に発生する要求への対応には限界が生じていた。特許文献3に記載の方式は、一面銅箔層であるが故に、多層配線基板内で生じたひずみがもたらす内部応力は、銅箔が備える剛性によって、一面銅箔層に亘って応力分布を形成するため、ハンダ実装部の応力低減に限界があった。特許文献4に記載の方式では、多層配線基板上面に備えられる半導体装置の角部に実質的に限定されると共に、導体層の膜厚や絶縁層の膜厚自由度が高周波線路パタン設計の観点で限定される課題が残っていた。以上のことから、本発明は上述したような課題を解決するために為されたものであって、リードピンへの応力の集中を抑制すると共に、張り合わせ時のボイドの発生を抑制することができる半導体装置用多層配線基板を提供することを目的としている。上述した課題を解決する本発明に係る半導体装置用多層配線基板は、NNは2以上の整数層の導体層とN-1層の絶縁層とが交互に積層され、最上面と最下面が導体層で構成されると共に、最上面の導体層が、半導体装置が備えるMMは2以上の整数本のリードピンを当接接合可能なSSは1以上前記M以下の整数個の接合領域で構成された半導体装置用多層配線基板であって、前記接合領域の下部に位置する前記導体層は2次元アレイ状に整列配置された複数個の孤立パタンで構成されることを特徴とする。上述した課題を解決する本発明に係る半導体装置用多層配線基板は、前述の発明に係る半導体装置用多層配線基板であって、前記リードピンの長さをPmとし、前記N層の導体層の同一層内で、前記リードピンの軸心に対し平行な方向にて隣接する前記孤立パタン間の距離をDpとし、前記N層の導体層の同一層内で、前記リードピンの軸心に対し垂直な方向にて隣接する前記孤立パタン間の距離をDvとしたときに、Dp<Dv、あるいはDp<Dv<Pmの関係を満たすことを特徴とする。上述した課題を解決する本発明に係る半導体装置用多層配線基板は、前述の発明に係る半導体装置用多層配線基板であって、前記N層の導体層にて、上下方向で隣接すると共に、最近接する前記孤立パタン間の距離をDdとしたときに、Dp<Dd、あるいはDp<Dd<Pmの関係を満たすことを特徴とする。上述した課題を解決する本発明に係る半導体装置用多層配線基板は、前述の発明に係る半導体装置用多層配線基板であって、前記孤立パタンは、円形、あるいは多角形状であることを特徴とする。上述した課題を解決する本発明に係る半導体装置用多層配線基板は、前述の発明に係る半導体装置用多層配線基板であって、前記接合領域の近傍にて、表裏を貫通する貫通スリットが設けられることを特徴とする。本発明に係る半導体装置用多層配線基板によれば、接合領域の下部に位置する導体層は2次元アレイ状に整列配置された孤立パタン群で構成されることにより、ハンダ実装した後の熱冷却時にひずみが生じようとするが、前記導体層が絶縁層と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピンやハンダに掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。また、導体層があることにより、多層配線基板の張り合わせ時に空気を排出して層間にて隙間ボイドの発生を抑制することができる。本発明に係る半導体装置用多層配線板を実施するための形態について、各実施例にて具体的に説明する。なお、すべての実施例において多層配線基板に備えられる導体層を銅箔、絶縁層をFR4、そして半導体装置をセラミック、半導体装置に備えられるリードピンをコバールとして図示しているが、それぞれの材料をこれに限ることなく、その他の材料に適用可能であることはいうまでもない。本発明の第1の実施例に係る半導体装置用多層配線基板について、図1a、図1bおよび図2を参照して具体的に説明する。本実施例に係る半導体装置用多層配線基板100には、図1aおよび図1bに示すように、半導体装置10が実装される。半導体装置用多層配線基板100では、導体層101,102a,102b,103~108と、誘電体層絶縁層111~117とが交互に積層される。半導体装置10は、パッケージ筐体13と、パッケージ筐体13の側面部の下部側に設けられた複数のリードピン図示例では3つ11,12a,12bとを備える。これらリードピン11,12a,12bは、中心間隔Pmで配置され、高周波入出力が可能な構造を持っている。つまり、半導体装置はコプレーナ構造を備えている。よって、2つのグランドリードピン12a,12bと1つのシグナルリードピン11が高周波リードピンにおける基本構成となる。上述のリードピン11,12a,12bをそれぞれハンダ14,15,15によって当接接合可能なように、多層配線基板100の上面には、1つのシグナルパタン101と2つのグランドパタン102a,102bとが設けられる。シグナルパタン101とグランドパタン102a,102bは、多層配線基板100の上面に備えられる導体層表層パタンを構成している。グランドパタン102a,102bとシグナルパタン101は同一面内でギャップが設けられている。リードピン11,12a,12bと表層パタン101,102a,102bが当接接合された際に、ひとつの高周波線路を構成するように、ここでは底面側にグランド103を備えるグランデッドコプレーナ線路が形成可能な構造としている。多層配線基板100は、リードピン接合領域121と伝送線路領域122とを備える。リードピン接合領域121はリードピン11,12a,12bの長さで決定される有限の領域を備えており、伝送線路領域122と電気的に接続されている。本実施例では、伝送線路領域122に形成される伝送路をマイクロストリップ線路構造としている。リードピン接合領域121の下部に位置する5層の導体層104~108は、それぞれ2次元アレイ状に整列配置された孤立パタン導体ドットで構成される。これら導体層104~108の孤立パタンは、平面にて円形状をなしている。ここで、導体層104の同一層内で隣接する孤立パタン間の距離を、リードピン11,12a,12bの軸心に対し平行な方向にてDp1とし、リードピン11,12a,12bの軸心に対し垂直な方向にてDv1とする。導体層105の同一層内で隣接する孤立パタン間の距離を、リードピン11,12a,12bの軸心に対し平行な方向にてDp2とし、リードピン11,12a,12bの軸心に対し垂直な方向にてDv2とする。これら導体層104,105の孤立パタンは、Dp<Dv、あるいはDp<Dv<Pmの関係を満たす位置に配置される。導体層104,105にて、上下方向で隣接すると共に、最近接する孤立パタン間の距離をDdとしたとき、導体層104,105の孤立パタンは、Dp<Dd、あるいはDp<Dd<Pmの関係を満たす位置に配置される。また、上面からN層とN2層Nは1以上5以下の整数の導体層の孤立パタンは垂直方向にも整列されている。つまり、導体層106,108の孤立パタンは、導体層104の孤立パタンに対し垂直方向に整列配置される。導体層107の孤立パタンは、導体層105の孤立パタンに対し垂直方向に整列配置される。つまり、本実施例では、リードピン11,12a,12b直下には、応力が加わっても比較的影響が小さなリードピン11,12a,12bの軸心に対し平行な方向に導体層104~108の孤立パタンを並べ、直下にくる導体層104~108の総数をなるべく少なくなるようにしている。これにより、リードピン11,12a,12bの軸心に対し垂直な方向に加わる応力は多層配線基板100の誘電体層111~117に逃げる形となり、また張り合わせ時には、島状、かつ直線的に配置されている導体層104~108の部分を伝わって空気が逃げるようになる。なお、多層配線基板100の表層に形成されたグランドパタン102a,102bとグランデッドコプレーナ線路のグランド底面となるグランド面103は貫通ビア図示省略で電気的に接続されている。本実施例において、半導体装置10を構成するパッケージ筐体13とリードピン11,12a,12bとはそれぞれセラミックとコバールであり線膨張係数は5~7ppmと低い値を備える。多層配線基板100を構成する誘電体層111~117と、パタン101,102a,102bおよび導体層103~109とは、それぞれFR4と銅箔であり線膨張係数は14~16ppmと大きくなる。よって、熱冷却時におけるリードピン11,12a,12bは多層配線基板100の熱膨張収縮の効果によって、曲げ応力が付与される。特にパッケージ筐体13が機構的に固定されている場合、リードピンへ11,12a,12bの応力付与が最大になる。本実施例の断面構造から明らかなように、リードピン11,12a,12bの軸心に対し平行な方向に銅箔密度が高く、垂直方向、3次元斜め方向には低くなるように設計されている。これにより、リードピン11,12a,12bの軸心に対し垂直方向、斜め方向での応力付与は、リードピンの軸心方向よりも自動的に低くなる。さらに、FR4と銅箔のヤング率はそれぞれ7.2GPa、110GPaと大きく異なる特徴を有しており、リードピンの軸心方向に対し垂直方向でのひずみを緩和させる効果を構造的に備えている。ひずみが低減されることにより、その反力から生じるリードピンの軸心に対し垂直な方向への応力低減が得られる。この2つの効果により、リードピンの軸心に対し垂直な方向に掛かる応力を低下させることができ、ハンダへの応力付与を下げ、当接接合の信頼性が向上される。なお、導体層の孤立パタンを得るための残銅率は50未満であることが望ましい。残銅率が高い場合、例え孤立パタンであっても、リードピンの軸心に対し平行方向、垂直方向の間での熱膨張率、ヤング率の明瞭な差が得られなくなるためである。本実施例では、最下層の導体層109が一様の銅箔を構成している。これは断面構造の全体に亘って対称性を確保し、マクロな視点で熱膨張係数の偏りを減少させるためであり、電気的にもグランド面、あるいは比較的太いパタン幅を必要とする電源線路へ適用されるのが一般であるため、実際の用途においても好適となる。ここで、上述した構成を具備する半導体装置用多層配線基板100によるリードピン根元での相当応力とリードピン11,12a,12bと平行な方向に配列している導体層の孤立パタン間隔Dp1/Pmとの関係について図2を参照して説明する。図2において、横軸はリードピン間隔Pmで規格化した。ただし、残銅率は30、40とし、Dp1=Dp2、Dv1=Dv2、Dv1<Pmとし計算を行った。図2に示すように、残銅率が30および40の何れの場合においても、相当応力は単調に増加する傾向が見られることが明らかとなった。なお、Dp1、Dp2の上限値は残銅率から与えられるため、残銅率毎にDp1の最大値が異なる。したがって、本実施例に係る半導体装置用多層配線基板100によれば、リードピン接合領域121の下部に位置する導体層104~108は2次元アレイ状に整列配置された複数個の孤立パタンで構成されるようにしたことで、ハンダ実装した後の熱冷却時にひずみが生じようとするが、導体層104~108が誘電体層111~117と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピン11,12a,12bやハンダ14,15に掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。導体層104~108があることにより、半導体装置用多層配線基板100の張り合わせ時に空気を排出して層間にて隙間ボイドの発生を抑制することができる。上述の導体層104~108の孤立パタンがDp<Dv、あるいはDp<Dv<Pmの関係を満たす位置に配置されることにより、リードピンの軸心方向に対し平行な方向において、前記孤立パタンがより適切な位置に配置されることになり、広範囲な温度変化に対するリードピン11,12a,12bやハンダ14,15に掛かる応力をより効果的に低減し、半導体装置の動作温度を拡大することができると共に、信頼性をより確実に向上さることができる。さらに、上述の導体層104~108の孤立パタンがDp<Dd、あるいはDp<Dd<Pmの関係を満たす位置に配置されることにより、リードピンの軸心方向に対し垂直な方向においても、前記孤立パタンがより適切な位置に配置されることになり、広範囲な温度変化に対するリードピン11,12a,12bやハンダ14,15に掛かる応力をより効果的に低減し、半導体装置の動作温度を拡大することができると共に、信頼性をより一層確実に向上さることができる。本発明の第2の実施例に係る半導体装置用多層配線基板について、図3aおよび図3bを参照して具体的に説明する。本実施例は、差動線路を構成していることのみ上述した第1の実施例に係る半導体装置用多層配線基板と異なり、それ以外は同一の構成を備えている。本実施例では、上述した第1の実施例に係る半導体装置用多層配線基板と同じものには同一符号を付記している。本実施例に係る半導体装置用多層配線基板200には、図3aおよび図3bに示すように、半導体装置20が実装される。半導体装置20は、パッケージ筐体13と、パッケージ筐体13の側面部の下部側に設けられた複数のリードピン図示例では4つ21a,21b,12a,12bとを備える。これらリードピン21a,21b,12a,12bは、中心間隔Pmで配置される。リードピン21a,21b,12a,12bはハンダ24,24,15,15によって後述するシグナルパタン201a,201b、グランドパタン202a,202bにそれぞれ固定当接接合されている。本実施例に係る半導体装置用多層配線基板200は、図3aおよび図3bに示すように、2つのシグナルパタン差動線路201a,201bと、2つのグランドパタン202a,202bとを備える。これらパタン201a,201b,202a,202bは、リードピン接合領域221と伝送線路領域222で電気的に接続されている。パタン201a,201b,202a,202bには、半導体装置20のリードピン21a,21b,12a,12bがそれぞれ接合接続される。なお、グランドパタン202a,202bと差動線路のグランド底面となるグランド面103は貫通ビア図示省略で電気的に接続されている。本実施例に係る半導体装置用多層配線基板200は、上述した第1の実施例に係る半導体装置用多層配線基板100と同様に、リードピン接合領域221の下部に位置する5層の導体層104~108は、それぞれ2次元アレイ状に整列配置された孤立パタン導体ドットで構成される。これら導体層104~108の孤立パタンは、平面にて円形状をなしている。導体層104の同一層内で隣接する孤立パタン間の距離を、リードピン21a,21b,12a,12bの軸心に対し平行な方向にてDp1とし、リードピン21a,21b,12a,12bの軸心に対し垂直な方向にてDv1とする。導体層105の同一層内で隣接する孤立パタン間の距離を、リードピン21a,21b,12a,12bの軸心に対し平行な方向にてDp2とし、リードピン21a,21b,12a,12bの軸心に対し垂直な方向にてDv2とする。これら導体層104,105の孤立パタンは、Dp<Dv、あるいはDp<Dv<Pmの関係を満たす位置に配置される。導体層104,105にて、上下方向で隣接すると共に、最近接する孤立パタン間の距離をDdとしたとき、導体層104,105の孤立パタンは、Dp<Dd、あるいはDp<Dd<Pmの関係を満たす位置に配置される。また、上面からN層とN2層Nは1以上5以下の整数の導体層の孤立パタンは垂直方向にも整列されている。つまり、導体層106,108の孤立パタンは、導体層104の孤立パタンに対し垂直方向に整列配置される。導体層107の孤立パタンは、導体層105の孤立パタンに対し垂直方向に整列配置される。つまり、本実施例でも、上述した第2の実施例に係る半導体装置用多層配線基板100と同様、リードピン21a,21b,12a,12b直下には、応力が加わっても比較的影響が小さなリードピン21a,21b,12a,12bの軸心に対し平行な方向に導体層104~108の孤立パタンを並べ、直下にくる導体層104~108の総数をなるべく少なくなるようにしている。これにより、リードピン21a,21b,12a,12bの軸心に対し垂直な方向に加わる応力は多層配線基板200の誘電体層111~117に逃げる形となり、また張り合わせ時には、島状、かつ直線的に配置されている導体層104~108の部分を伝わって空気が逃げるようになる。したがって、本実施例に係る半導体装置用多層配線基板200によれば、上述した第1の実施例に係る半導体装置用多層配線基板100と同様に、リードピン接合領域221の下部に位置する導体層104~108は2次元アレイ状に整列配置された複数個の孤立パタンで構成されるようにしたことで、ハンダ実装した後の熱冷却時にひずみが生じようとするが、導体層104~108が誘電体層111~117と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピン12a,12b,21a,21bやハンダ15,24に掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。導体層104~108があることにより、半導体装置用多層配線基板200の張り合わせ時に空気を排出して層間にて隙間ボイドの発生を抑制することができる。本発明の第3の実施例に係る半導体装置用多層配線基板について、図4、図5、図6を参照して具体的に説明する。本実施例は、貫通スリットを備えることのみ上述した第1の実施例に係る半導体装置用多層配線基板と異なり、それ以外は同一の構成を備えている。本実施例では、上述した第1の実施例に係る半導体装置用多層配線基板と同じものには同一符号を付記している。本実施例に係る半導体装置用多層配線基板300は、図4、図5、図6に示すように、パタン101,102a,102bの近傍に設けられ、表裏を貫通する貫通スリット330を備える。貫通スリット330は、第一パタン平行方向スリット部331、第二パタン平行方向スリット部332、パタン垂直方向スリット部333を備える。第一パタン平行方向スリット部331は、グランドパタン102aとの間に隙間を有しグランドパタン102aの延在方向に対し平行に延在する。第二パタン平行方向スリット部332は、グランドパタン102bとの間に隙間を有しグランドパタン102bの延在方向に対し平行に延在する。パタン垂直方向スリット部333は、第一パタン方向スリット部331および第二パタン方向スリット部332に対し直交方向に延在する。つまり、貫通スリット330は、平面視にて略H形状をなしている。リードピンが多数本ある場合、すべてのリードピンを収容するために横幅が拡張することになるため、左右両端に位置するリードピンおよび接合しているハンダへのひずみは中央に位置するリードピンに対して線形比例で増加する。しかしながら実際には、多層配線基板毎に中央位置が異なるため、熱膨張収縮時でのひずみは左右どちらかのリードピンにのみ発生する場合がある。このひずみがもたらす応力がリードピンおよび接合しているハンダに掛かり、その結果として故障をもたらすことがある。よって、リードピンおよび接合しているハンダへのひずみの解放機構を備えることが望ましいことになる。本実施例では、上述した通り、リードピン接合領域321の半導体装置側に位置する端部に貫通スリット330を設けている。これにより、特にリードピン11,12a,12bの根元、根元に位置する接合ハンダ図示省略に掛かる応力が低減され、信頼性が向上する。したがって、本実施例に係る半導体装置用多層配線基板300によれば、上述した第1の実施例に係る半導体装置用多層配線基板100と同様な作用効果を奏する上に、リードピン接合領域321に貫通スリット330を設けたことにより、リードピン11,12a,12bの根元、根元に位置する接合ハンダに掛かる応力がより一層確実に低減され、信頼性が向上する。なお、シングルコプレーナ高周波電極や差動コプレーナ高周波電極の他に、シングルエンドサイドカップル高周波電極やこれらを組み合わせたり、さらに、この組み合わせに加えて、低周波信号電極、DC電極も備えたりする構成とすることも可能である。なお、上記では、平面にて円形状をなす導体層の孤立ドットを備えた半導体装置用多層配線基板を用いて説明したが、平面にて例えば五角形などの多角形状をなす導体層の孤立ドットを備えた半導体装置用多層配線基板とすることも可能である。また、導体層の層数については、各実施例においてN層ないしN2層Nは1以上5以下の整数の例を説明したが、本発明では半導体装置用多層配線基板の張り合わせ時に空気を排出して層間にて隙間ボイドの発生を抑制する効果を得られるため、より多くの層を容易に積層することが可能である。すなわち、NNは2以上の整数層の導体層とN-1層の絶縁層とを交互に積層し、かつ最上面と最下面が導体層となる構成でもよい。"