"設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成する第1の生成部と、前記第1の情報を記憶する記憶部と、前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、前記記憶部に記憶されている前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する第2の生成部と、を有することを特徴とする設計支援装置。前記第1の生成部は、前記半導体集積回路の論理接続情報に含まれる配線の種別に応じて前記第1の情報を生成することを特徴とする請求項1記載の設計支援装置。前記第1の生成部は、さらに、前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて前記第1の情報を生成することを特徴とする請求項1記載の設計支援装置。前記第1の生成部は、さらに、前記半導体集積回路の各配線の遅延時間の情報を含む配線遅延情報を用いて前記第1の情報を生成することを特徴とする請求項1記載の設計支援装置。前記第1の生成部は、さらに、前記半導体集積回路の各配線の遅延時間の情報を含む配線遅延情報を用いて前記テスト回路の挿入が困難であることを示す論理接続情報に関する第3の情報を生成し、前記第3の情報を表示装置に表示する表示部をさらに有することを特徴とする請求項1記載の設計支援装置。前記表示部は、前記第2の情報と前記第3の情報とを区別し得る態様で前記第3の情報を前記表示装置に表示することを特徴とする請求項5記載の設計支援装置。コンピュータが、設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成し、前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、生成された前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する、ことを特徴とする設計支援方法。コンピュータに、設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成し、前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する、処理を実行させることを特徴とする設計支援プログラム。設計者は、例えば可制御性、可観測性等を示す数値が悪いと判断したデータパスに論理回路の動作をテストするため、制御を容易にするテスト回路を挿入することで、論理回路の動作検証を容易にすることができる。しかしながら、データパスを構成するネットがクロックラインやスキャンネットである等、データパスを構成するネットの種類によってはテスト回路を挿入することができない。また、テスト回路を挿入したデータパスの信号伝達時間がクリティカルパスの遅延時間を超える場合があるという問題がある。クリティカルパスの遅延時間を超えると、後の設計工程で手戻りが発生する可能性がある。1つの側面では、本発明は、テスト回路を挿入するネットを特定可能とすることを目的とする。上記目的を達成するために、開示の設計支援装置が提供される。この設計支援装置は、第1の生成部と、記憶部と、第2の生成部とを有している。第1の生成部は、設計対象の半導体集積回路の論理接続情報を用いて、半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成する。記憶部は、第1の情報を記憶する。第2の生成部は、半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている第1の情報により示される論理接続情報を除外して、テスト回路を挿入する論理接続情報を示す第2の情報を生成する。1態様では、テスト回路を挿入するネットを特定することが可能となる。以下、実施の形態の設計支援装置を、図面を参照して詳細に説明する。<第1の実施の形態>図1は、第1の実施の形態の設計支援装置を示す図である。第1の実施の形態の設計支援装置コンピュータ1は、第1の生成部1aと、テスト困難情報生成部1bと、第2の生成部1cと、表示部1dとを有している。なお、第1の生成部1a、テスト困難情報生成部1b、第2の生成部1cおよび表示部1dは、設計支援装置1が有するCPUCentralProcessingUnitが備える機能により実現することができる。第1の生成部1aは、論理接続情報記憶部2に記憶されている設計対象の半導体集積回路の論理接続情報回路における端子間の結線情報を用いて半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報の識別名を有する第1の情報3を生成する。例えば第1の生成部1aは、論理接続情報に含まれる配線の種別がクロックラインである論理接続情報を、テスト回路を挿入しない論理接続情報であると判断する。そして、第1の生成部1aは、テスト回路を挿入しないと判断した論理接続情報の識別名ネットAを有する第1の情報3を生成する。また、第1の生成部1aは、配線レイアウト情報記憶部4に記憶されている設計対象の半導体集積回路の配線レイアウト情報を用いてテスト回路を挿入しない論理接続情報を特定する。例えば、第1の生成部1aは、配線レイアウト情報を解析し、隣接する配線の幅が所定値以下の論理接続情報を、テスト回路を挿入しない論理接続情報であると判断する。そして、第1の生成部1aは、テスト回路を挿入しないと判断した論理接続情報の識別名ネットBを第1の情報3に追加する。また、第1の生成部1aは、配線遅延情報記憶部5に記憶されている設計対象の半導体集積回路の配線遅延情報を用いてテスト回路を挿入しない論理接続情報を特定する。例えば、第1の生成部1aは、配線遅延情報を解析し、ある配線を通過するラッチ間の遅延時間が最も長いパスをトレースする。そして、トレースしたパスの遅延時間を配線遅延情報から算出する。そして、算出した遅延時間が、テスト回路を挿入するゲートをパスに追加するとクリティカルパスの遅延時間よりも大きくなる場合、そのパスを構成する論理接続情報を、テスト回路を挿入しない論理接続情報であると判断する。そして、第1の生成部1aは、テスト回路を挿入しないと判断した論理接続情報の識別名ネットCを第1の情報3に追加する。なお、第1の情報3は、図示しない記憶部に記憶する。なお、論理接続情報記憶部2、配線レイアウト情報記憶部4、配線遅延情報記憶部5および第1の情報3を記憶する記憶部は、ハードディスクドライブHDDHardDiskDrive等で構成することができる。テスト困難情報生成部1bは、各論理接続情報の可制御性および可観測性を示す数値を算出する。なお、可制御性および可観測性を示す数値の算出方法の一例を第2の実施の形態にて説明する。設計支援装置1は、可制御性、可観測性等を示す数値を、半導体集積回路の動作をテストするテストデータを作成する際にそれぞれの論理接続情報におけるテストデータを容易に作成できるか否かを判断する情報として用いる。一例では、テスト困難情報生成部1bは、論理接続情報記憶部2に記憶されている設計対象の半導体集積回路の論理接続情報を用いて半導体集積回路の信号の可制御性と可観測性のうち少なくとも一方が所定の値以下である論理接続情報を特定したテスト困難情報6を生成する。テスト困難情報6には、特定した論理接続情報の識別名ネットA、ネットB、ネットC、ネットD、およびネットEが含まれている。なお、所定の値は、設計者が制御または観測が困難であると判断した値に予め設定することができる。テスト困難情報6に含まれる論理接続情報は、テストデータの生成が困難な論理接続情報であることを示している。言い換えると、テスト困難情報6に含まれる論理接続情報は、テスト回路を挿入する必要性が高い情報であることを示している。第2の生成部1cは、テスト困難情報6に含まれる論理接続情報から、第1の生成部1aが生成した第1の情報3に含まれる論理接続情報を除外してテスト回路を挿入する論理接続情報を示す第2の情報7を生成する。第2の情報7には、テスト回路を挿入する論理接続情報の識別名ネットD、ネットEが含まれている。表示部1dは、設計対象の半導体集積回路の論理回路図を作成し、作成した論理回路図上で、特定部が特定したネットD、ネットEの論理接続情報を、他の論理接続情報と区別し得る態様で表示装置8に表示する。表示装置8としては、CRTCathodeRayTubeを用いた装置や、液晶表示装置等が挙げられる。設計支援装置1によれば、第1の生成部1aが第1の情報3を生成した。そして、第2の生成部1cが、テスト困難情報6に含まれる論理接続情報から、第1の生成部1aが生成した第1の情報3に含まれる論理接続情報を除外してテスト回路を挿入可能な論理接続情報の識別名ネットD、ネットEを特定した。これにより、テスト回路が配置可能な論理接続情報を特定することができる。また、表示部1dが作成した論理回路図上で、ネットD、ネットEの論理接続情報を、他の論理接続情報と区別し得る態様で表示装置8に表示した。従って、例えば設計者は、表示装置8に表示されたネットD、ネットEの論理接続情報にテスト回路を挿入し、これ以外の論理接続情報にテスト回路を挿入しないようにすることで、テスト回路を挿入可能な論理接続情報以外にテスト回路を挿入することを抑制することができる。なお、本実施の形態では、設計者がテスト回路を挿入する例を説明したが、設計支援装置1が、第2の生成部1cが特定した論理接続情報にテスト回路を挿入する構成であってもよい。また、本実施の形態では、テスト回路を挿入しない論理接続情報としてクロックラインを例示したが、これに限らず、スキャンScanネット、0や1等の値を固定するFixライン等もテスト回路を挿入しない論理接続情報として例示することができる。また、本実施の形態では、第1の生成部1aは、配線レイアウト情報および配線遅延情報を用いてテスト回路を挿入しない論理接続情報を特定したが、配線レイアウト情報および配線遅延情報を用いるか否かは、設計者が任意に決定することができる。以下、第2の実施の形態において、開示の設計支援装置をより具体的に説明する。<第2の実施の形態>図2は、第2の実施の形態の設計支援装置のハードウェア構成を示す図である。設計支援装置10は、CPU101によって装置全体が制御されている。CPU101には、バス108を介してRAMRandomAccessMemory102と複数の周辺機器が接続されている。RAM102は、設計支援装置10の主記憶装置として使用される。RAM102には、CPU101に実行させるOSOperatingSystemのプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM102には、CPU101による処理に使用する各種データが格納される。バス108には、ハードディスクドライブ103、グラフィック処理装置104、入力インタフェース105、ドライブ装置106、および通信インタフェース107が接続されている。ハードディスクドライブ103は、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しを行う。ハードディスクドライブ103は、設計支援装置10の二次記憶装置として使用される。ハードディスクドライブ103には、OSのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。グラフィック処理装置104には、モニタ104aが接続されている。グラフィック処理装置104は、CPU101からの命令に従って、画像をモニタ104aの画面に表示させる。モニタ104aとしては、CRTを用いた表示装置や、液晶表示装置等が挙げられる。入力インタフェース105には、キーボード105aとマウス105bとが接続されている。入力インタフェース105は、キーボード105aやマウス105bから送られてくる信号をCPU101に送信する。なお、マウス105bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、例えばタッチパネル、タブレット、タッチパッド、トラックボール等が挙げられる。ドライブ装置106は、例えば、光の反射によって読み取り可能なようにデータが記録された光ディスクや、USBUniversalSerialBusメモリ等の持ち運び可能な記録媒体に記録されたデータの読み取りを行う。例えば、ドライブ装置106が光学ドライブ装置である場合、レーザ光等を利用して、光ディスク200に記録されたデータの読み取りを行う。光ディスク200には、Blu-ray登録商標、DVDDigitalVersatileDisc、DVD-RAM、CD-ROMCompactDiscReadOnlyMemory、CD-RRecordable/RWReWritable等が挙げられる。通信インタフェース107は、ネットワーク50に接続されている。通信インタフェース107は、ネットワーク50を介して、他のコンピュータまたは通信機器との間でデータを送受信する。以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。図2に示すようなハードウェア構成の設計支援装置10内には、以下のような機能が設けられる。図3は、第2の実施の形態の設計支援装置の機能を示すブロック図である。設計支援装置10は、設計対象のLSILargeScaleIntegrationの設計時に、LSI内の診断が困難な箇所等を条件により絞り込み、絞り込んだ箇所にLSIの動作テストを行うテスト回路を挿入する。LSIのテスト時には、このテスト回路に所定の信号を与えることで、LSIの動作テストを行う。設計支援装置10は、テスタビリティ解析部11と、テスタビリティ情報記憶部12と、解析部13と、TC挿入不可情報記憶部14と、TC挿入困難情報記憶部15と、表示データ生成部16とを有している。解析部13は、第1の生成部の一例であり、表示データ生成部16は、第2の生成部および表示部の一例である。テスタビリティ解析部11は、論理接続情報記憶部301に記憶されている論理接続情報からテスタビリティ情報を作成し、テスタビリティ情報記憶部12に記憶する。ここで論理接続情報には設計対象のLSIのネットの接続関係とネットの属性とが含まれる。ネットの属性としては、クロックラインやスキャンScanネット、0や1等の値を固定するFixラインが挙げられる。また、論理接続情報には、ネット毎に故障が設定できるか否かネットに故障が起こり得るかを示す情報が含まれる。図4は、テスタビリティ情報記憶部に記憶されるテスタビリティ情報の一例を示す図である。テスタビリティ情報記憶部12には、情報がテーブル化されて記憶されている。テスタビリティ情報テーブル121には、ネット番号、論理段数、0可制御性、1可制御性、可観測性、およびテストコストの欄が設けられている。横方向に並べられた情報同士が互いに関連づけられている。ネット番号の欄には、ネットを識別する番号が設定されている。論理段数の欄には、論理接続情報から計算された論理段数が設定されている。論理段数の計算は、LSIテスタで論理設定値を自由に制御することが可能な箇所であるLSIの外部入力ピンプライマリインプットPrimaryInputや、スキャンラッチScanLatchを初期値0に設定し、ゲートを通過する毎に論理段数をプラス1することで行う。0可制御性の欄には、ネットの0可制御性を示す値が設定されている。可制御性の算出は、COPControllabilityObservabilityProgram等の従来から知られている手法を用いて計算を行う。COPでは0可制御性はネットの論理が0に設定される確率を算出している。1可制御性はネットの論理が1に設定される確率を算出している。プライマリインプットやスキャンラッチの0可制御性と1可制御性に初期値0.5を設定することで、50の確率でネットの論理を0、1にできる。例えば、2入力ANDゲートの1可制御性がどちらも0.5の場合、そのANDゲートの出力部の1可制御性は0.25となる。また、そのANDゲートの出力部の0可制御性は0.75となる。1可制御性の欄には、ネットの1可制御性を示す値が設定されている。可観測性の欄には、ネットの可観測性を示す値が設定されている。可観測性は、LSIの外部出力ピンプライマリアウトプットPrimaryOutputの初期値を1に設定し、出力ゲートの可観測性と故障を伝搬させるために必要な可制御性とを乗算することで、順々に求めていく。図5は、可制御性および可観測性を算出した結果の一例を示す図である。AND回路21、OR回路22、およびOR回路23それぞれの入出力端子に関連づけられた各括弧内の数字は、左から、0可制御性、1可制御性、可観測性を示している。例えば、AND回路21の出力端子の可観測性0.75は、OR回路22の出力端子の可観測性1×OR回路22の入力端子の1可制御性0.75で求めることができる。また、AND回路21の入力端子の可観測性0.37は、AND回路21の出力端子の可観測性0.75×AND回路21の入力端子の1可制御性0.5で求めることができる。再び図4に戻って説明する。テストコストの欄には、テストデータを生成することの困難性を示す指標であるテストコストが設定されている。テストコストの値が大きいネットほどテストデータの生成が困難な箇所であることを示している。言い換えると、テストコストの値が大きいネットほどテスト回路を挿入する必要性が高いネットであることを示している。テストコストの算出は、前述した論理段数、可制御性、可観測性等の情報を用いて行う。例えば、可観測性の逆数と0可制御性とを掛け合わせることで0故障の診断困難性を求める。また、可観測性の逆数と1可制御性とを掛け合わせることで1故障の診断困難性を求める。そして、0故障の診断困難性と1故障の診断困難性と論理段数との和をテストコストとする。例えば、ネット番号1のテストコストは、121×0.751×0.25で求めることができる。また、ネット番号2のテストコストは、84×0.254×0.75で求めることができる。再び図3に戻って説明する。解析部13は、論理接続情報解析部131と、実装情報解析部132と、ディレイ情報解析部133とを有している。論理接続情報解析部131は、論理接続情報記憶部301に記憶されている論理接続情報を解析し、テスト回路を挿入しないネットを特定する。具体的には、論理接続情報解析部131は、配線種別がクロックライン、スキャンネット、Fixラインであるネットは、テスト回路を挿入しないテスト回路が挿入できないネットであると判断する。これは、これらの配線種別にテスト回路を挿入すると、設計者が意図したとおりにLSIが動作しなくなる等の理由によるものである。そして、論理接続情報解析部131は、テスト回路を挿入しないと判断したネットのネット番号をTCTestCircuit挿入不可情報記憶部14に記憶する。また、論理接続情報解析部131は、テスト回路の挿入時には考慮しない代表故障以外のネットのネット番号をTC挿入不可情報記憶部14に記憶する。ここで、代表故障は、等価故障のグループから選択された1つの故障である。実装情報解析部132は、実装情報記憶部302に記憶されている実装情報を解析し、テスト回路を挿入しないネットを特定する。ここで、実装情報は、レイアウト後の配置配線情報である。例えば実装情報は、設計対象のLSIのネットと当該ネットに隣接するネット間の幅とを関連づけた情報を有している。また、実装情報は、当該LSIのゲート密度の情報も有している。例えば、実装情報解析部132は、実装情報から1つのネットを選択する。そして、選択したネットの両サイドの近傍に別のネットが配線されている場合、ネット間の幅を測定する。そして、測定したネット間の幅の値が、テスト回路を余裕を持って挿入できる幅以下、余裕幅と言うの値より小さい値である場合、選択したネットは、テスト回路が挿入できないネットであると判断し、選択したネットのネット番号をTC挿入不可情報記憶部14に記憶する。なお、余裕幅の下限値はLSIのテクノロジによって決定することができる。例えば、45nmテクノロジLSIの配線の幅が45nmであれば、余裕幅の下限値は、100nm50nm×2に決定することができる。また、実装情報解析部132は、実装情報に含まれるLSIのゲート密度を参照し、ネットにテスト回路を挿入するゲートが配置できるか否かを判断する。そして、ゲートが配置できないと判断したネットのネット番号をTC挿入不可情報記憶部14に記憶する。ディレイ情報解析部133は、ディレイ情報記憶部303に記憶されているディレイ情報を解析し、テスト回路を挿入しないネットおよびテスト回路の挿入が困難であるネットを判断する。ディレイ情報は、設計対象のLSIのネットと、ネットを通過するパス毎の遅延時間が含まれている。具体的には、ディレイ情報解析部133は、ディレイ情報から1つのネットを選択する。そして、ディレイ情報解析部133は、選択したネットを通過するラッチからラッチの遅延時間が最大となるパスをトレースする。そして、トレースしたパスの遅延時間を、ディレイ情報を用いて算出する。そして、トレースしたパスにテスト回路を挿入したゲートを追加した場合の遅延時間を算出する。そして、ディレイ情報解析部133は、テスト回路を挿入した場合の遅延時間が、パスの遅延時間の制限値以上になるか否かを判断する。テスト回路を挿入した場合の遅延時間が、パスの遅延時間の制限値以上になる場合、選択したネットのネット番号をTC挿入不可情報記憶部14に記憶する。ここで、TC挿入不可情報記憶部14に記憶されるネット番号は、第1の情報の一例である。また、テスト回路を挿入した場合の遅延時間が、パスの遅延時間の制限値未満であっても、遅延時間に余裕がない場合には、テスト回路の挿入が困難であると判断し、選択したネットのネット番号をTC挿入困難情報記憶部15に記憶する。ここで、TC挿入困難情報記憶部15に記憶されるネット番号は、第3の情報の一例である。遅延時間に余裕がないネットをテスト回路の挿入が困難であると判断する理由は、遅延時間に余裕がないネットにテスト回路を挿入した場合、配置配線のレイアウトによってはパスの遅延時間の制限値を超える場合があるためである。例えばクロック周波数が2GHzのLSIにおいて、テスト回路を挿入することによるゲート遅延が15psであった場合、設計者はパスの遅延時間の制限値を485ps=1/2GHz-15psに決定する。この場合、ディレイ情報解析部133は、パスの遅延時間が485ps以上であれば、テスト回路が挿入できないと判断し、選択したネットのネット番号をTC挿入不可情報記憶部14に記憶する。また、パスの遅延時間が制限値を超えなくても、テスト回路を挿入した場合にパスの遅延時間に余裕がなくなり、配置配線の結果によっては、エラーが発生する可能性があるパスの遅延時間を設計者は決定する。例えば、設計者は、470ps≦パスの遅延時間<485psに決定する。この場合、ディレイ情報解析部133は、470ps≦パスの遅延時間<485psであれば、テスト回路の挿入が困難であると判断する。そして、ディレイ情報解析部133は、選択したネットのネット番号をTC挿入困難情報記憶部15に記憶する。図6は、TC挿入不可情報記憶部およびTC挿入困難情報記憶部に記憶される情報の一例を示す図である。図6に示すTC挿入不可情報テーブル141は、TC挿入不可情報記憶部14に記憶されるテーブルの一例である。図6aに示すTC挿入不可情報テーブル141には、テスト回路が挿入できないと判断されたネットのネット番号が格納される。図6bに示すTC挿入困難情報テーブル151には、テスト回路の挿入が困難であると判断されたネットのネット番号が格納される。再び図3に戻って説明する。次に表示データ生成部16は、モニタ104aに表示する論理回路図を生成する。また、表示データ生成部16は、生成した論理回路図のネット上にテストコストの数値の大きさに応じて表示するバブルの半径と色とを決定する。バブルの決定に際し、表示データ生成部16は、TC挿入不可情報記憶部14に記憶しているネット番号のネット上には、バブルを作成しない。また、表示データ生成部16は、TC挿入困難情報記憶部15に記憶しているネット番号のネット上のバブルには、テスト回路の挿入が困難であることを識別する色を着色する。表示データ生成部16は、バブルが表示された論理回路図をモニタ104aに出力する。なお、バブルが表示された論理回路図は、第2の情報の一例である。次に、設計支援装置10の全体処理を説明する。図7は、第2の実施の形態の設計支援装置の全体処理を示すフローチャートである。[ステップS1]テスタビリティ解析部11は、論理接続情報記憶部301に記憶されている論理接続情報に基づいてテスタビリティ情報を生成するテスタビリティ情報生成処理を実行する。そして、テスタビリティ解析部11は、生成したテスタビリティ情報をテスタビリティ情報記憶部12に記憶する。その後、ステップS2に遷移する。なお、テスタビリティ情報生成処理については、後に詳述する。[ステップS2]解析部13は、TC挿入不可情報テーブル141およびTC挿入困難情報テーブル151を作成する。具体的には、論理接続情報解析部131は、論理接続情報記憶部301に記憶されている論理接続情報を解析し、テスト回路が挿入できないネットを特定する。実装情報解析部132は、実装情報記憶部302に記憶されている実装情報を解析し、テスト回路が挿入できないネットを特定する。ディレイ情報解析部133は、ディレイ情報記憶部303に記憶されているディレイ情報を解析し、テスト回路が挿入できないネットとテスト回路の挿入が困難なネットを特定する。そして解析部13は、テスト回路が挿入できないと判断したネットのネット番号を含むTC挿入不可情報テーブル141を生成し、TC挿入不可情報記憶部14に記憶する。また、解析部13は、テスト回路の挿入が困難であると判断したネットのネット番号を含むTC挿入困難情報テーブル151を生成し、TC挿入困難情報記憶部15に記憶する。その後、ステップS3に遷移する。なお、ステップS1の処理とステップS2の処理の順序は、特に限定されない。[ステップS3]表示データ生成部16は、表示データ生成処理を実行する。具体的には、表示データ生成部16は、ステップS1にて生成されたテスタビリティ情報テーブル121とステップS2にて生成されたTC挿入不可情報テーブル141およびTC挿入困難情報テーブル151とを用いて、バブルが表示された論理回路図を生成する。そして、表示データ生成部16は生成したバブルが表示された論理回路図をモニタ104aに出力する。その後、図7の処理を終了する。なお、表示データ生成処理については、後にさらに詳述する。次に、図7のステップS1のテスタビリティ情報生成処理を説明する。図8は、テスタビリティ情報生成処理を示すフローチャートである。[ステップS1a]テスタビリティ解析部11は、論理接続情報記憶部301からネットを1つ選択し、選択したネットの論理段数を計算する。その後、ステップS1bに遷移する。[ステップS1b]テスタビリティ解析部11は、ステップS1aにて選択したネットの可制御性を算出する。その後、ステップS1cに遷移する。[ステップS1c]テスタビリティ解析部11は、ステップS1aにて選択したネットの可観測性を算出する。その後、ステップS1dに遷移する。[ステップS1d]テスタビリティ解析部11は、ステップS1a、S1b、S1cにて得られた論理段数、可制御性、および可観測性の情報を用いてテストコストを計算する。そして、テスタビリティ解析部11は、ステップS1a~S1dの処理によって得られた論理段数、可制御性、可観測性、およびテストコストをステップS1aにて選択したネットのネット番号と関連づけてテスタビリティ情報テーブル121に記憶する。テスタビリティ解析部11は、論理接続情報記憶部301に記憶されている全てのネットについてステップS1a~S1dの処理を行った後に図8の処理を終了する。次に、図7のステップS2にて説明した解析部13の処理を詳しく説明する。図9は、論理接続情報解析部の処理を示すフローチャートである。[ステップS11]論理接続情報解析部131は、論理接続情報記憶部301に記憶されている未処理のネットを1つ選択する。その後、ステップS12に遷移する。[ステップS12]論理接続情報解析部131は、ステップS11にて選択したネットの配線種別がクロックラインか否かを判断する。クロックラインである場合ステップS12のYes、ステップS16に遷移する。クロックラインではない場合ステップS12のNo、ステップS13に遷移する。[ステップS13]論理接続情報解析部131は、ステップS11にて選択したネットの配線種別がスキャンネットか否かを判断する。スキャンネットである場合ステップS13のYes、ステップS16に遷移する。スキャンネットではない場合ステップS13のNo、ステップS14に遷移する。[ステップS14]論理接続情報解析部131は、ステップS11にて選択したネットの配線種別がFixラインか否かを判断する。Fixラインである場合ステップS14のYes、ステップS16に遷移する。Fixラインではない場合ステップS14のNo、ステップS15に遷移する。[ステップS15]論理接続情報解析部131は、論理接続情報に含まれる、ネット毎に故障が設定できるか否かを示す情報を参照し、ステップS11にて選択したネットに故障が設定できるか否かを判断する。ステップS11にて選択したネットに故障が設定できる場合ステップS15のYes、ステップS11に遷移し、ステップS11以降の処理を引き続き実行する。ステップS11にて選択したネットに故障が設定できない場合ステップS15のNo、ステップS16に遷移する。[ステップS16]論理接続情報解析部131は、ステップS11にて選択したネットのネット番号を、TC挿入不可情報テーブル141に登録する。その後、ステップS17に遷移する。[ステップS17]論理接続情報解析部131は、未処理のネットが論理接続情報記憶部301に存在するか否かを判断する。未処理のネットが論理接続情報記憶部301に存在する場合ステップS17のYes、ステップS11に遷移し、ステップS11以降の処理を引き続き実行する。未処理のネットが論理接続情報記憶部301に存在しない場合ステップS17のNo、図9の処理を終了する。次に、実装情報解析部132の処理を、フローチャートを用いて説明する。図10は、実装情報解析部の処理を示すフローチャートである。[ステップS21]実装情報解析部132は、実装情報記憶部302に記憶されている未処理のネットを1つ選択する。その後、ステップS22に遷移する。[ステップS22]実装情報解析部132は、ステップS21にて選択したネットの隣接する配線との幅Lが、余裕幅Lxより大きいか否かを判断する。幅Lが、余裕幅Lxより大きい場合ステップS22のYes、ステップS23に遷移する。幅Lが、余裕幅Lx以下である場合ステップS23のNo、ステップS24に遷移する。[ステップS23]実装情報解析部132は、ステップS21にて選択したネットのゲート密度cが、実装情報に含まれるLSIのゲート密度Cx以下か否かを判断する。ゲート密度cが、ゲート密度Cx以下である場合ステップS23のYes、ステップS24に遷移する。ゲート密度cが、ゲート密度Cxより大きい場合ステップS23のNo、ステップS21に遷移し、ステップS21以降の処理を引き続き実行する。[ステップS24]実装情報解析部132は、ステップS21にて選択したネットのネット番号を、TC挿入不可情報テーブル141に登録する。その後、ステップS25に遷移する。[ステップS25]実装情報解析部132は、未処理のネットが論理接続情報記憶部301に存在するか否かを判断する。未処理のネットが論理接続情報記憶部301に存在する場合ステップS25のYes、ステップS21に遷移し、ステップS21以降の処理を引き続き実行する。未処理のネットが論理接続情報記憶部301に存在しない場合ステップS25のNo、図10の処理を終了する。次に、ディレイ情報解析部133の処理を、フローチャートを用いて説明する。図11は、ディレイ情報解析部の処理を示すフローチャートである。[ステップS31]ディレイ情報解析部133は、ディレイ情報記憶部303に記憶されている未処理のネットを1つ選択する。その後、ステップS32に遷移する。[ステップS32]ディレイ情報解析部133は、ステップS31にて選択したネットを通過するラッチからラッチの遅延時間が最大となるパスをトレースする。その後、ステップS33に遷移する。[ステップS33]ディレイ情報解析部133は、ステップS32にてトレースしたパスの遅延時間dをディレイ情報記憶部303に記憶されているディレイ情報から算出する。その後、ステップS34に遷移する。[ステップS34]ディレイ情報解析部133は、遅延時間dが、パスの遅延時間の困難値dy以上であるか否かを判断する。ここで困難値dyは、クリティカルパスのディレイ制限値dxよりも小さい値で、設計者が任意に設定することができる。前述した470psは、困難値dyの一例である。遅延時間dが、困難値dy以上である場合ステップS34のYes、ステップS35に遷移する。遅延時間dが、困難値dy未満である場合ステップS34のNo、ステップS31に遷移し、ステップS31以降の処理を引き続き実行する。[ステップS35]ディレイ情報解析部133は、遅延時間dが、パスの遅延時間の制限値dx以上であるか否かを判断する。前述した485psは、制限値dxの一例である。遅延時間dが、制限値dx以上である場合ステップS35のYes、ステップS36に遷移する。遅延時間dが、制限値dx未満である場合ステップS35のNo、ステップS37に遷移する。[ステップS36]ディレイ情報解析部133は、ステップS31にて選択したネットのネット番号を、TC挿入不可情報テーブル141に記憶する。その後、ステップS38に遷移する。[ステップS37]ディレイ情報解析部133は、ステップS31にて選択したネットのネット番号を、TC挿入困難情報テーブル151に記憶する。その後、ステップS38に遷移する。[ステップS38]ディレイ情報解析部133は、未処理のネットがディレイ情報記憶部303に存在するか否かを判断する。未処理のネットがディレイ情報記憶部303に存在する場合ステップS38のYes、ステップS31に遷移し、ステップS31以降の処理を引き続き実行する。未処理のネットがディレイ情報記憶部303に存在しない場合ステップS38のNo、図11の処理を終了する。次に、図7のステップS3の表示データ生成処理を詳しく説明する。図12は、表示データ生成処理を示すフローチャートである。[ステップS41]表示データ生成部16は、論理回路図を作成する論理回路図作成処理を実行する。論理回路図ができあがると、ステップS42に遷移する。[ステップS42]表示データ生成部16は、ステップS41にて作成した論理回路図にバブルを作成するバブル作成処理を実行する。その後、図12の処理を終了する。次に、ステップS41の論理回路図作成処理を説明する。図13は、論理回路図作成処理を示すフローチャートである。[ステップS41a]表示データ生成部16は、論理接続情報記憶部301から未処理のゲートを1つ選択する。その後、ステップS41bに遷移する。[ステップS41b]表示データ生成部16は、ステップS41aにて選択したゲートを配置する論理回路図上でのX座標を決定する。例えば、表示データ生成部16は、論理回路図上に原点0,0を設定し、信号の入力側がX座標の原点に近く、信号の出力側がX座標の原点から遠くなるように、選択したゲートのX座標を決定する。その後、ステップS41cに遷移する。[ステップS41c]表示データ生成部16は、ステップS41aにて選択したゲートを配置する論理回路図上でのY座標を決定する。その後、ステップS41dに遷移する。[ステップS41d]表示データ生成部16は、未処理のゲートが論理接続情報記憶部301に存在するか否かを判断する。未処理のゲートが論理接続情報記憶部301に存在する場合ステップS41dのYes、ステップS41aに遷移し、ステップS41a以降の処理を引き続き実行する。未処理のゲートが論理接続情報記憶部301に存在しない場合ステップS41dのNo、図13の処理を終了する。次に、ステップS42のバブル作成処理を詳しく説明する。図14は、バブル作成処理を示すフローチャートである。[ステップS42a]表示データ生成部16は、テスタビリティ情報記憶部12に記憶されているテスタビリティ情報テーブル121のテストコストの欄に設定されている値のうち、最も大きな値以下、MAX値と言うを検索する。その後、ステップS42bに遷移する。[ステップS42b]表示データ生成部16は、論理接続情報記憶部301に記憶されている未処理のネットを1つ選択する。その後、ステップS42cに遷移する。[ステップS42c]表示データ生成部16は、論理回路図の各ネットに表示するバブルを作成する。具体的には、表示データ生成部16は、ステップS42aにて検索したMAX値の大きさを相対値1として、論理回路図上に表示するバブルの最大半径に決定する。次に、各ネットのテストコストをMAX値で除算することで、各ネットに表示するバブルの半径を決定する。但し、表示データ生成部16は、TC挿入不可情報テーブル141に設定されているネット番号のネットについては、バブルを作成しない。その後、ステップS42dに遷移する。[ステップS42d]表示データ生成部16は、ステップS42cにて論理回路上に表示されたバブルの色を決定する。具体的には、ステップS42cの除算結果が、0.8以上であれば赤、0.2以上0.8未満であれば青、0.2未満であれば黒をバブルに着色する。その後、表示データ生成部16は、赤に着色したバブルのネットと、TC挿入困難情報テーブル151に記憶されているネットとを比較する。そして、TC挿入困難情報テーブル151に含まれているネットに一致するネットの赤に着色したバブルの色を黄に変更する。その後、ステップS42eに遷移する。[ステップS42e]表示データ生成部16は、ステップS42c、42dの処理を行っていない未処理のネットが論理接続情報記憶部301に存在するか否かを判断する。未処理のネットが論理接続情報記憶部301に存在する場合ステップS42eのYes、ステップS42bに遷移し、ステップS42b以降の処理を引き続き実行する。未処理のネットが論理接続情報記憶部301に存在しない場合ステップS42eのNo、図14の処理を終了する。図15は、モニタに表示される論理回路図の一例を示す図である。図15aは、表示データ生成部16がモニタ104aに表示した画面40を示している。論理回路図41中、バブル411は、図14のステップ42dにて赤に着色したバブルを示している。また、バブル412、413は、図14のステップ42dにて黄に着色したバブルを示している。図15bに示す画面42は、画面40に対する比較例であり、ステップS42cにてTC挿入不可情報テーブル141を用いずにバブルを作成し、ステップS43cにてTC挿入困難情報テーブル151を用いずにバブルに着色した画面を示している。バブル431、432、433は、それぞれバブル411、412、413に対応するバブルであるが、バブル431、432、433はいずれも赤に着色されている。また、バブル434は、実際はテスト回路が挿入できないネットに作成されたバブルの一例である。以上述べたように、設計支援装置10によれば、画面40、42に示したように、バブルがネットに表示された論理回路図41、43を作成することにより、設計者は、テスト回路の挿入箇所を容易に把握することができる。さらに、実装情報およびタイミング情報を考慮し、テスト回路が挿入可能な箇所に限定したバブルがネットに表示された論理回路図41によれば、設計者は、ディレイやノイズの影響を受けにくいテスト回路の挿入箇所を容易に把握することができる。また、設計者は、論理回路図41に表示された色が黄のバブルの箇所に着目することにより、テスト回路を挿入するか否かの検討が可能となる。また、設計者が、論理回路図41を用いてバブルが表示された箇所にテスト回路を挿入することで、後工程での手戻りが少ない設計を行うことが可能となる。なお、設計支援装置10が論理回路図41の赤で着色されたバブルが表示されたネットに自動的にテスト回路を挿入し、設計者が論理回路図41の黄で着色されたバブルが表示されたネットに手動でテスト回路を挿入するようにしてもよい。図16および図17は、テスト回路の挿入例を示す図である。図16は、0可制御性を向上させるテスト回路51をネットN1のテスト回路挿入箇所P1に挿入した例を示している。テスト回路51は、ANDゲートで構成されている。ORゲート52の入力端子の論理が1の部分にテスト回路51を挿入し、テスト回路51の入力端子に0を与えることで、ORゲート52の入力端子の論理を0にすることが可能となる。図17は、可観測性を向上させるテスト回路53をネットN2のテスト回路挿入箇所P2に挿入した例を示している。ORゲート52の入力端子の論理が1の部分にテスト回路53を挿入することで、ネットN2の論理を観測可能になることを示している。<第3の実施の形態>次に、第3の実施の形態の設計支援装置について説明する。以下、第3の実施の形態の設計支援装置について、前述した第2の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。図18は、第3の実施の形態の設計支援装置の機能を示すブロック図である。第3の実施の形態の設計支援装置10aは、テスタビリティ解析部11aおよび表示データ生成部16aの機能が第2の実施の形態と異なっている。また、設計支援装置10aは、TC挿入情報記憶部17をさらに有している。なお、テスタビリティ解析部11aは、第3の生成部の一例である。表示データ生成部16aは、表示データ生成部16が備える機能に加え、さらに、生成した論理回路図において、設計者が挿入したテスト回路の種別およびテスト回路を挿入したネットを識別するテスト回路挿入情報を生成する。そして、表示データ生成部16aは、生成したテスト回路挿入情報をTC挿入情報記憶部17に記憶する。テスタビリティ解析部11aは、テスタビリティ解析部11が備える機能に加え、さらに、TC挿入情報記憶部17から、設計者が指定したテスト回路挿入情報を読み込む。テスタビリティ解析部11aは、読み込んだテスト回路挿入情報が示すテスト回路の挿入箇所に基づいて、テスト回路を論理接続情報記憶部301に記憶されている論理接続情報に設定する。図19は、第3の実施の形態のテスト回路の挿入例を示す図である。図19は、テスト回路61をネットN3のテスト回路挿入箇所P3に挿入した例を示している。テスト回路61は、NORゲートで構成されている。ORゲート62の入力端子の論理が1の部分にテスト回路61を挿入し、テスト回路61の入力端子に0を与えることで、ORゲート62の入力端子の論理を1または0にすることが可能となる。また、テスト回路61の出力端子の論理を観測することで、ネットN3の論理を観測可能になる。テスタビリティ解析部11aは、テスト回路挿入情報が反映された論理接続情報を用いて、第2の実施の形態と同様の方法を用いてテスタビリティ情報を算出する。次に、第3の実施の形態の設計支援装置10aの全体処理を説明する。図20は、第3の実施の形態の設計支援装置の全体処理を示すフローチャートである。[ステップS51]テスタビリティ解析部11aは、論理接続情報記憶部301に記憶されている論理接続情報とTC挿入情報記憶部17に記憶されているテスト回路挿入情報とに基づいてテスタビリティ情報テーブル121を生成するテスタビリティ情報生成処理を実行する。そして、テスタビリティ解析部11aは、生成したテスタビリティ情報テーブル121をテスタビリティ情報記憶部12に記憶する。その後、ステップS52に遷移する。なお、テスタビリティ情報生成処理については、後に詳述する。[ステップS52]解析部13は、図7に示すステップS2と同様の処理を実行する。その後、ステップS53に遷移する。[ステップS53]表示データ生成部16aは、図7に示すステップS3と同様の処理を実行する。その後、ステップS54に遷移する。[ステップS54]表示データ生成部16aは、テスト回路を挿入したネットを識別するテスト回路挿入情報を生成する。そして、表示データ生成部16aは、生成したテスト回路挿入情報をTC挿入情報記憶部17に記憶する。その後、図20の処理を終了する。次に、図20のステップS51のテスタビリティ情報生成処理を説明する。図21は、第3の実施の形態のテスタビリティ情報生成処理を示すフローチャートである。[ステップS51a]テスタビリティ解析部11aは、TC挿入情報記憶部17に記憶されているテスト回路挿入情報が示すテスト回路の挿入箇所に基づいて、テスト回路を論理接続情報記憶部301に記憶されている論理接続情報に設定する。その後、ステップS51bに遷移する。[ステップS51b]テスタビリティ解析部11aは、テスト回路が挿入された論理接続情報に対し、図8に示すステップS1aと同様の処理を実行する。その後、ステップS51cに遷移する。[ステップS51c]テスタビリティ解析部11aは、図8に示すステップS1bと同様の処理を実行する。その後、ステップS51dに遷移する。[ステップS51d]テスタビリティ解析部11aは、図8に示すステップS1cと同様の処理を実行する。その後、ステップS51eに遷移する。[ステップS51e]テスタビリティ解析部11aは、図8に示すステップS1dと同様の処理を実行する。その後、図21の処理を終了する。第3の実施の形態の設計支援装置10aによれば、第2の実施の形態の設計支援装置と同様の効果が得られる。そして、第3の実施の形態の設計支援装置によれば、さらに、設計のやり直し時に、設計者がテスト回路を挿入しなおす手間を軽減することができる。なお、設計支援装置10、10aが行った処理が、複数の装置によって分散処理されるようにしてもよい。例えば、1つの装置が、テスタビリティ情報テーブル121、TC挿入不可情報テーブル141およびTC挿入困難情報テーブル151を生成しておき、他の装置が、これらのテーブルを用いて表示データを生成するようにしてもよい。以上、本発明の設計支援装置、設計支援方法および設計支援プログラムを、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。また、本発明は、前述した各実施の形態のうちの、任意の2以上の構成特徴を組み合わせたものであってもよい。なお、上記の処理機能は、コンピュータによって実現することができる。その場合、設計支援装置1、10、10aが有する機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスクドライブ、フレキシブルディスクFD、磁気テープ等が挙げられる。光ディスクには、DVD、DVD-RAM、CD-ROM/RW等が挙げられる。光磁気記録媒体には、MOMagnetoOpticaldisk等が挙げられる。プログラムを流通させる場合には、例えば、そのプログラムが記録されたDVD、CD-ROM等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。また、上記の処理機能の少なくとも一部を、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、PLDProgrammableLogicDevice等の電子回路で実現することもできる。以上の第1~第3の実施の形態に関し、さらに以下の付記を開示する。付記1設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成する第1の生成部と、前記第1の情報を記憶する記憶部と、前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、前記記憶部に記憶されている前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する第2の生成部と、を有することを特徴とする設計支援装置。付記2前記第1の生成部は、前記半導体集積回路の論理接続情報に含まれる配線の種別に応じて前記第1の情報を生成することを特徴とする付記1記載の設計支援装置。付記3前記第1の生成部は、さらに、前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて前記第1の情報を生成することを特徴とする付記1記載の設計支援装置。付記4前記第1の生成部は、さらに、前記半導体集積回路の各配線の遅延時間の情報を含む配線遅延情報を用いて前記第1の情報を生成することを特徴とする付記1記載の設計支援装置。付記5前記第1の生成部は、さらに、前記半導体集積回路の各配線の遅延時間の情報を含む配線遅延情報を用いて前記テスト回路の挿入が困難であることを示す論理接続情報に関する第3の情報を生成し、前記第3の情報を表示装置に表示する表示部をさらに有することを特徴とする付記1記載の設計支援装置。付記6前記表示部は、前記第2の情報と前記第3の情報とを区別し得る態様で前記第3の情報を前記表示装置に表示することを特徴とする付記5記載の設計支援装置。付記7前記第2の生成部が生成した前記第2の情報を表示装置に表示する表示部をさらに有することを特徴とする付記1記載の設計支援装置。付記8前記第2の情報を用いて、前記半導体集積回路内を伝達する信号の制御と観測とのうち少なくとも一方が困難である論理接続情報を生成する第3の生成部をさらに有することを特徴とする請求項1記載の設計支援装置。付記9コンピュータが、設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成し、前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、生成された前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する、ことを特徴とする設計支援方法。付記10コンピュータに、設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成し、前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する、処理を実行させることを特徴とする設計支援プログラム。"