"データ信号ミラーリングのための方法であって、メモリコンポーネントのいくつかのデータ入力/出力上で特定のデータパターンを受信することと、前記特定のデータパターンのミラーリングされたバージョンが前記メモリコンポーネントによって受信されるという判断に応答して、前記いくつかのデータ入力/出力をミラーリングされるように構成することとを含む方法。前記いくつかのデータ入力/出力をミラーリングされるように構成することが、前記メモリコンポーネントによって受信された後続のデータ信号をミラーリングすることを含む、請求項1に記載の方法。前記メモリコンポーネントが、メモリデバイスを含み、かつ、前記特定のデータパターンを受信することが、前記メモリデバイスに結合されたメモリコントローラからデータバスを経由して前記特定のデータパターンを受信することを含む、請求項1に記載の方法。前記特定のデータパターンがコンフィグレーションコマンドに対応する、請求項1~請求項3のいずれか1つに記載の方法。前記特定のデータパターンがリードステータスコマンドに対応する、請求項4に記載の方法。前記特定のデータパターンがリセットコマンドに対応する、請求項1~請求項3のいずれか1つに記載の方法。前記特定のデータパターンが、リセットコマンドの後で、前記メモリコンポーネントによって受信された第1のコマンドに対応する、請求項1~請求項3のいずれか1つに記載の方法。前記特定のデータパターンがミラーリング可能な初期化コマンドに対応する、請求項1~請求項3のいずれか1つに記載の方法。前記いくつかのデータ入力/出力を構成することが、前記メモリコンポーネント内のミラーリングコンポーネントを使用して、前記いくつかのデータ入力/出力をミラーリングされるように構成することを含む、請求項1~請求項3のいずれか1つに記載の方法。前記ミラーリングコンポーネントを使用して、前記メモリコンポーネントによって受信された後続のデータ信号をミラーリングすることを含む、請求項9に記載の方法。データ信号をミラーリングするための方法であって、ミラーリングコンポーネントを含むメモリコンポーネントのいくつかのデータ入力/出力に対して特定のデータパターンを受信することと、前記メモリコンポーネントで前記特定のデータパターンのミラーリングされたバージョンの受信に応答して、前記ミラーリングコンポーネントのデータミラーリング機能を起動することとを含む方法。前記データミラーリング機能を起動することが、前記いくつかのデータ入力/出力をミラーリングされるように構成することを含む、請求項11に記載の方法。前記メモリコンポーネントによってその後に受信されたデータ信号を電気的にミラーリングすることを含む、請求項11~請求項13のいずれか1つに記載の方法。データ信号を受信するためのいくつかのデータ入力/出力と、前記いくつかのデータ入力/出力によって受信された特定のデータパターンが、前記メモリコンポーネントに送信された特定のデータパターンのミラーリングされたバージョンであるという判断に応答して、前記メモリコンポーネントによってその後に受信されたデータ信号を電気的にミラーリングするためのデータミラーリングコンポーネントとを備えるメモリコンポーネント。前記メモリコンポーネントに送信された前記特定のデータパターンが、ミラーリング可能な初期化コマンドに対応する、請求項14に記載のメモリコンポーネント。前記メモリコンポーネントに送信された前記特定のデータパターンが、リセットコマンドの後の第1のコマンドに対応する、請求項14に記載のメモリコンポーネント。前記メモリコンポーネントに送信された前記特定のデータパターンが、リードステータスコマンドに対応する、請求項14に記載のメモリコンポーネント。前記メモリコンポーネントがメモリデバイスである、請求項14~請求項17のいずれか1つに記載のメモリコンポーネント。前記いくつかのデータ入力/出力が、メモリコントローラに結合されたデータバスを経由して、前記データ信号を受信する、請求項18に記載のメモリコンポーネント。前記メモリコンポーネントがメモリコントローラである、請求項14~請求項17のいずれか1つに記載のメモリコンポーネント。各々がいくつかのデータ入力/出力を含む、いくつかのメモリデバイスと、前記いくつかのメモリデバイスに結合されたメモリコントローラであって、前記いくつかのメモリデバイスの少なくとも1つが、前記メモリコントローラから前記少なくとも1つのメモリデバイスに送信された特定のデータパターンが、前記特定のデータパターンのミラーリングされたバージョンであるか否かを判断し、かつ前記少なくとも1つのメモリデバイスに送信された前記特定のデータパターンが、前記特定のデータパターンの前記ミラーリングされたバージョンであるという判断に応答して、前記少なくとも1つのメモリデバイスによって受信された後続のデータ信号を電気的にミラーリングするように構成された、ミラーリングコンポーネントを含む、メモリコントローラとを備えるメモリシステム。前記少なくとも1つのメモリデバイスの前記いくつかの入力/出力が、他のメモリデバイスのうちの少なくとも1つの前記いくつかの入力/出力に、ミラーリングされた態様で結合されている、請求項21に記載のメモリシステム。前記少なくとも1つのメモリデバイスおよび前記他のメモリデバイスのうちの前記少なくとも1つが、プリント回路基板の反対側に配置されている、請求項22に記載のメモリシステム。前記反対側が、前記プリント回路基板の上面および底面に対応する、請求項23に記載のメモリシステム。前記いくつかのメモリデバイス間で外部的にルーティングされるデータバスを含む、請求項21~請求項24のいずれか1つに記載のメモリシステム。前記いくつかのメモリデバイスの対応する入力/出力が一緒に結合されるように、前記データバスがルーティングされている、請求項25に記載のメモリシステム。前記データ信号が、前記メモリコントローラからデータバスを経由して前記いくつかのメモリデバイスに提供される、請求項21~請求項24のいずれか1つに記載のメモリシステム。各々がいくつかのデータ入力/出力を含む、いくつかのメモリデバイスと、前記いくつかのメモリデバイスに結合され、かつ、データ信号を前記いくつかのメモリデバイスに提供するように構成された、メモリコントローラとを備えるメモリシステムであって、前記いくつかのメモリデバイスのうちの少なくとも1つが、それに対して提供された特定のデータパターンのミラーリングされたバージョンの受信に応答して起動する、データミラーリング機能を有する、ミラーリングコンポーネントを含む、メモリシステム。前記ミラーリングコンポーネントが、前記いくつかのデータ入力/出力をミラーリングされるように構成する、請求項28に記載のメモリシステム。前記ミラーリングコンポーネントが、前記少なくとも1つのメモリデバイスによってその後に受信されるデータ信号を電気的にミラーリングするように構成されている、請求項28に記載のメモリシステム。前記メモリシステムが、ホストインタフェースを経由してホストに結合されている、請求項28~請求項30のいずれか1つに記載のメモリシステム。前記いくつかのメモリデバイスのうちの少なくとも2つが、プリント回路基板の反対側に配置されている、請求項28~請求項30のいずれか1つに記載のメモリシステム。本開示は、データ信号ミラーリングのための方法、デバイス、およびシステムを含む。1つまたは複数の方法は、メモリコンポーネントのいくつかのデータ入力/出力上で例えば、データバスを経由して特定のデータパターンを受信すること、および特定のデータパターンのミラーリングされたバージョンがメモリコンポーネントによって受信されるという判断に応答して、そのいくつかのデータ入力/出力をミラーリングされるように構成することを含む。本開示の実施形態は、従来のアプローチと比較して、同じプリント回路基板PCBに結合されたメモリデバイス間の改善されたルーティングのみならず、メモリデバイス内の信号品位の維持および/または改善など、様々な利益を提供できる。実施形態は、従来のシステムと比較して、メモリシステムのメモリ容量の増加および/またはメモリシステムコントローラに関連したピンカウントの減少などの利益も提供できる。本開示の以下の詳細な説明では、その一部を形成する添付の図を参照するが、図中では、本開示の1つまたは複数の実施形態がどのように実施され得るかを例として示す。これらの実施形態は、当業者が本開示の実施形態を実施できるように十分に詳細に説明され、また、他の実施形態が利用され得ること、ならびに、本開示の範囲から逸脱することなく、プロセス、電気的および/または構造的変更が行われ得ることが理解される。本明細書では、指示子NおよびMは、特に、図における参照番号に関して、そのように指定されたいくつかの特定の機能が、本開示の1つまたは複数の実施形態に含まれ得ることを示す。本明細書の図は、最初の数字が図の番号に対応し、残りの数字が図中の要素またはコンポーネントを識別するという、番号付け規約に従う。異なる図の間での同様のコンポーネントは、同様の数字を使用して識別され得る。例えば、104は、図1の参照コンポーネント04であり得、同様のコンポーネントは図2では204として参照され得る。理解されるように、本明細書の様々な実施形態に示す要素は、本開示のいくつかの追加の実施形態を提供するために、追加、交換、および/または除外することができる。さらに、理解されるように、図で提供されている要素の比率および相対的な大きさは、本開示の実施形態を説明することが意図されており、制限する意味にとられるべきでない。図1は、本開示の1つまたは複数の実施形態に従ったコンピューティングシステムの機能ブロック図である。コンピューティングシステム100は、ホスト102に通信的に結合された、例えば、1つまたは複数のソリッドステートドライブSSDなどのメモリシステム104を含む。メモリシステム104は、例えば、バックプレーンまたはバスなどのインタフェース106を通じて、ホスト102と通信的に結合できる。ホスト例102は、他のホストシステムの中で特に、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録再生装置、携帯電話、PDA、メモリカードリーダー、およびインタフェースハブを含むことができる。インタフェース106は、他のコネクタおよびインタフェースの中で特に、シリアルATASATA:serialadvancedtechnologyattachment、PCIExpressPCIe:peripheralcomponentinterconnectexpress、またはユニバーサルシリアルバスUSBを含むことができる。しかし、一般に、ホストインタフェース106は、メモリシステム104とホスト102との間の制御、アドレス、データ、および他の信号の通過のためのインタフェースを提供できる。ホスト102は、メモリおよびバス制御107に通信的に結合された、1つまたは複数のプロセッサ105例えば、並列プロセッサ、コプロセッサなどを含むことができる。プロセッサ105は、1つもしくは複数のマイクロプロセッサ、または、例えば、1つもしくは複数の特定用途向け集積回路ASICなど、何らかの他のタイプの制御回路であり得る。コンピューティングシステム100の他のコンポーネントもプロセッサを有し得る。メモリおよびバス制御107は、それに直接通信的に結合されたメモリおよび他のコンポーネント、例えば、ダイナミックランダムアクセスメモリDRAM111、グラフィックユーザーインタフェース118、または他のユーザーインタフェース例えば、ディスプレイモニター、キーボード、マウスなどなど、を有することができる。メモリおよびバス制御107は、それに通信的に結合された周辺およびバス制御109も有することができ、それらは、同様に、ユニバーサルシリアルバスUSBインタフェースを使用するフラッシュドライブ119、不揮発性メモリホスト制御インタフェースNVMHCIフラッシュメモリ117、またはメモリシステム104などのメモリシステムに接続できる。理解されるように、メモリシステム104は、いくつかの異なるコンピューティングシステムにおいて、ハードディスクドライブHDDに追加して、またはその代わりに、使用できる。図1に示すコンピューティングシステム100は、かかるシステムの一例であるが、本開示の実施形態は、図1に示す構成に限定されない。企業向けソリッドステートストレージアプライアンスは、テラバイトのストレージおよび、例えば、100MB/秒、100Kの1秒あたりの入力/出力IOPSなど、高速性能によって現在特徴付けることができるメモリシステムのクラスである。本開示の1つまたは複数の実施形態によれば、企業向けソリッドステートストレージアプライアンスは、ソリッドステートドライブSSDコンポーネントを使用して構成できる。例えば、図1に関して、メモリシステム104は、1つまたは複数のコンポーネントSSDを使用して実施された企業向けソリッドステートストレージアプライアンスであり得、その1つまたは複数のSSDは、メモリシステムコントローラによってメモリシステムとして運用されている。図2は、本開示の1つまたは複数の実施形態に従って、少なくとも1つのメモリシステム204を含む、コンピューティングシステム200のブロック図である。一例として、メモリシステム204は、ソリッドステートドライブSSDであり得る。メモリシステム204は、ホストインタフェース206を経由してホスト202に結合でき、メモリシステムコントローラ215例えば、メモリ制御回路、ファームウェア、および/またはソフトウェア、ならびにシステムコントローラ215に結合された1つまたは複数のメモリデバイス230-1、...、230-Nを含むことができる。1つまたは複数の実施形態では、メモリコントローラ215は、プリント回路基板に結合された特定用途向け集積回路ASICであり得る。メモリシステム204は、メモリデバイス230-1、...、230-Nとシステムコントローラ215との間で、様々な信号例えば、データ信号、制御信号、および/またはアドレス信号を送信/受信するために、バス220を含む。図2に示す例は信号バス220を含むが、メモリシステム204は、いくつかの実施形態では、別個のデータバスDQバス、制御バス、およびアドレスバスを含むことができる。バス220は、OpenNANDFlashInterfaceONFI、コンパクトフラッシュ登録商標インタフェース、マルチメディアカードMMC、セキュアデジタルSD、CE-ATA、業界標準アーキテクチャISA、マイクロチャネルアーキテクチャMSA、拡張ISAEISA、インテリジェントドライブエレクトロニクスIDE、VESAローカルバスVLB、PCIPeripheralComponentInterconnect、カードバス、ユニバーサルシリアルバスUSB、アドバンストグラフィックスポートAGP、PCメモリカード国際協会バスPCMCIA:PersonalComputerMemoryCardInternationalAssociation、ファイアーワイヤIEEE1394、および小規模コンピュータシステムインタフェースSCSIに関連したバス構造を含むが、それらに限定されず、様々なタイプのバス構造を有することができる。図2に示すように、メモリデバイス230-1、...、230-Nは、メモリシステム204に対して記憶ボリュームを提供するいくつかのメモリユニット212-1、212-2、...、212-Mを含むことができる。メモリユニット212-1、212-2、...、212-Mは、ダイまたはチップであり得、それは、論理ユニットLUNと呼ぶことができる。そのため、メモリデバイス230-1、...、230-Nは、様々な実施形態において、いくつかのダイ212-1、212-2、...、212-Mを含むマルチチップパッケージMCPであり得る。一例として、また、図3A~図3Eに示すように、MCP230-1、...、230-Nは、例えば、プリント回路基板PCBのどちらの側例えば、上面または底面にも結合できる。メモリユニット212-1、212-2、...、212-Mは、1つまたは複数のメモリセルのアレイを含むことができる。1つまたは複数の実施形態では、メモリユニット212-1、212-2、...、212-Mは、NANDアーキテクチャを有するフラッシュアレイを含むが、実施形態は、特定のタイプのメモリアレイまたはアレイアーキテクチャに限定されない。様々な実施形態では、また、図2に示すように、メモリデバイス230-1、...、230-Nは、システムコントローラ215からバス220を経由して信号例えば、制御信号および/またはデータ信号を受信および処理するように構成された回路機構214を含む。図2には示していないが、メモリデバイス230-1、...、230-Nは、バス220を経由して信号を受信するためのデータ入力/出力例えば、DQピンを含むことができる。図3に関連して以下でさらに説明するように、データバス例えば、DQバスは、メモリデバイス230-1、...、230-N例えば、MCP間を外部的にルーティングされ得る。DQバスは、メモリデバイス230-1、...、230-Nの対応するDQピンが一緒に結合されるようにルーティングされ得る。例えば、メモリデバイス230-1、...、230-Nの各々がDQ0~DQ7の番号が付けられた8つのDQピンをもつと仮定すると、メモリデバイス230-1、...、230-NのDQ0ピンが一緒に結合され、DQ1ピンが一緒に結合され、DQ2ピンが一緒に結合され、と以下同様に続く。しかし、メモリデバイス230-1、...、230-Nが、例えば、PCBの上面および底面に配置されると、同等に番号が付けられたDQピンを一致させるためにPCBを通ってルーティングされる信号の逆スクランブルが必要とされるように、DQピンが互いに反対方向にされflip、それは、通常、PCB上でルーティングする信号の複雑性を増大させる。結果として、PCBの上面上のメモリデバイスによって受信されたデータ信号に対応するデータパターンが、PCBの底面上のメモリデバイスによって、ミラーリングされていない方法で受信されるであろう。例えば、バイナリデータパターン11100000に対応するデータ信号が、PCBの上面上のメモリデバイスによって受信されると、同じバイナリデータパターンが、PCBの底面上のメモリデバイスによって11100000として受信される。しかし、PCB上の信号を逆スクランブルすることによるのではなく、それらを、ミラーリングされた方法で逆に結合することにより、PCBの信号ルーティングの複雑性を低減することが可能である。結果として、PCBの上面上のメモリデバイスによって受信され、そのDQピンによって受信されたデータ信号に対応するデータパターンが、PCBの底面上のメモリデバイスによって、ミラーリングされた方法で受信されるであろう。例えば、バイナリデータパターン11100000に対応するデータ信号がPCBの上面上のメモリデバイスによって受信されると、同じバイナリデータパターンが、PCBの底面上のメモリデバイスによって00000111として受信される。そのため、底面上のメモリデバイスは、ミラーリングされたデバイスと呼ばれ得る。いくつかの以前のアプローチでは、メモリデバイス230-1、...、230-Nは、余分の入力/出力ピンを含み得、それは、特定のメモリデバイスがミラーリングされたか否かを示すために、Hi/Loに設定され得る。そのため、余分の入力/出力ピンの状態は、デバイスがミラーリングされたか否かを判断するためにポーリングされ得る。本開示の1つまたは複数の実施形態では、メモリデバイス230-1、...、230-Nの回路機構214は、ミラーリングコンポーネントを含むことができる。ミラーリングコンポーネント214は、いくつかのデータ入力/出力例えば、DQピンによって受信された特定のデータパターンが、メモリデバイスに送信された特定のデータパターンのミラーリングされたバージョンであるという判断に応答して、メモリデバイス230-1、...、230-Nによってその後に受信されたデータ信号を電気的にミラーリングするように構成できる。例えば、メモリデバイス230-1、...、230-Nがバイナリデータパターン01111000を期待していて、バイナリデータパターン00011110を受信すると、ミラーリングコンポーネント214は、バス220がミラーリングされていると判断でき、後続のコンポーネント例えば、回路、論理などに対してそれをミラーリングされていないように見せるため、バス220上で受信された後続のデータを電気的にミラーリングできる。1つまたは複数の実施形態では、特定のデータパターンは、メモリシステムコントローラ215から提供されたミラーリング可能な初期化コマンドに対応できる。例えば、初期化時に、メモリデバイス230-1、...、230-Nは、初期化コマンドに対応する特定のデータパターンを期待しているであろう。メモリデバイスによって受信されたデータパターンが、期待していた初期化コマンドに対応するデータパターンのミラーリングされたバージョンであれば、ミラーリングコンポーネントは、そのバス上のデバイスに対して受信される後続のデータがミラーリングされ、後続のコンポーネントに対してミラーリングされていないように見えるように、バスがミラーリングされていると判断するであろう。1つまたは複数の実施形態では、特定のデータパターンは、メモリシステムコントローラ215から提供されたリセットコマンドまたはリセットコマンドの後に受信された第1のコマンドに対応できる。1つまたは複数の実施形態では、特定のデータパターンは、メモリシステムコントローラ215から送信されたコンフィグレーションコマンド例えば、リードステータスコマンドに対応できる。一例として、11100000のデータパターンに対応するデータ信号が、バス220を経由して例えば、システムコントローラ215からメモリデバイス230-1、...、230-Nに提供されると仮定する。ミラーリングされていないデバイスのミラーリングコンポーネント214は、データパターンが、メモリデバイスが受信すると期待するものと同じである例えば、データ入力/出力DQ0~DQ7がデータパターンの適切なビットに対応するので、受信したデータパターンがミラーリングされていないと判断するであろう。しかし、ミラーリングされたデバイスのミラーリングコンポーネント214は、データパターン11100000のミラーリングされたバージョンを受信するであろう例えば、ミラーリングされたデバイスは00000111を受信するであろう。受信したデータパターンは、メモリデバイスに提供されたデータパターンのミラーリングされたバージョンであるという、ミラーリングコンポーネント214による判断に基づき、ミラーリングコンポーネント214は、ミラーリングされたメモリデバイスによって受信された後続のデータ信号を電気的にミラーリングできる。例えば、ミラーリングコンポーネント214が、受信したデータパターンがミラーリングされたバージョンであると判断すると、その後に受信されたデータ信号は、コンポーネント214によって自動的にミラーリングできる。そのため、メモリデバイス230-1、...、230-Nのミラーリングコンポーネント214は、デバイスのデータ入力/出力を、受信したデータ信号に応じて、ミラーリングされるか、またはミラーリングされないように構成できる。1つまたは複数の実施形態では、メモリデバイス230-1、...、230-Nの回路機構214は、ミラーリングコンポーネントに加えて、回路機構を含むことができる。一例として、回路機構214は、メモリデバイス230-1、...、230-Nのメモリユニット212-1、212-2、...、212-M上のデータ読取り、書込み、および消去動作などの動作を実行するための制御回路を含むことができる。図3A~図3Eは、本開示の1つまたは複数の実施形態に従って、電気的に接続されたメモリコンポーネントを示す。メモリコンポーネントは、例えば、図2で説明した、メモリデバイス230-1、...、230-Nなどのメモリデバイスおよび/またはシステムコントローラ215などのメモリコントローラであり得る。しかし、実施形態は、メモリコンポーネントの特定のタイプに限定されない。図3A~図3Eにはデータバス例えば、DQバスのみが示されているが、当業者は、図示するメモリコンポーネント間で他の信号が接続できることを理解するであろう。図3Aは、2つの電気的に接続されたメモリコンポーネント、AおよびBを示す。この例では、両方のメモリコンポーネントがPCBの上面に配置されている。DQバスは、コンポーネントAとBとの間で外部的にルーティングされる。DQバス上の同等に命名されたDQ信号が一致される例えば、コンポーネントAのDQ1がコンポーネントBのDQ1と一致される、などので、メモリコンポーネントAとBとの間の接続は、直線で示される。そのため、DQ入力/出力の間のルーティングは、単純であり、PCBを通じた信号の逆スクランブルは必要とされない。図3Bは、2つの電気的に接続されたメモリコンポーネント、AおよびBを示す。この例では、メモリコンポーネントAがPCBの上面に配置され、メモリコンポーネントBがPCBの底面に配置されている。DQバスは、コンポーネントAとBとの間で外部的にルーティングされる。メモリコンポーネントBは、メモリコンポーネントAとはPCBの反対側にあるので、コンポーネントAおよびBに対応する同等に命名されたDQ信号を接続するため、メモリコンポーネントBに対応するデータ信号が反対方向にされる。コンポーネントAおよびBの同等に番号付けされたDQ入力/出力を接続するため、PCB上のビアが、PCBの上面から底面へのルーティングを提供するために使用される。そのため、DQ入力/出力間のルーティングは、例えば、図3Aに示すものよりもさらに複雑であり、PCB上での逆スクランブルを必要とし得る。図3Cは、3つの電気的に接続されたメモリコンポーネント、A、B、およびCを示す。この例では、メモリコンポーネントAおよびBがPCBの上面に配置され、メモリコンポーネントCがPCBの底面に配置されている。メモリコンポーネントBおよびCの両方が、反対側のメモリコンポーネントAに外部的にルーティングされるDQバスを含む。DQバス上の同等に命名されたDQ信号が一致される例えば、コンポーネントAのDQ1がコンポーネントBのDQ1と一致される、などので、メモリコンポーネントAとBとの間の接続は、直線で示される。しかし、メモリコンポーネントCは、メモリコンポーネントAおよびBとはPCBの反対側にあるので、コンポーネントA、B、およびCに対応する同等に命名されたDQ信号を接続するため、メモリコンポーネントCに対応するデータ信号が反対方向にされる。そのため、PCBの上面上の信号は逆スクランブルを必要としないが、底面上の信号は逆スクランブルを必要とする。図3Dは、2つの電気的に接続されたメモリコンポーネント、AおよびBを示す。この例では、メモリコンポーネントAがPCBの上面に配置され、メモリコンポーネントBがPCBの底面に配置されている。DQバスは、コンポーネントAとBとの間で外部的にルーティングされる。図3Dには示されていないが、メモリコンポーネントBはミラーリングコンポーネント例えば、図2に示すコンポーネント214などを含む。そのため、データ信号がDQバスを通じてメモリコンポーネントBに提供される場合、コンポーネントBのミラーリングコンポーネントが、信号がミラーリングされていることを判断識別でき、DQ7がDQ0、DQ6がDQ1、DQ5がDQ2、DQ4がDQ3、DQ3がDQ4、DQ2がDQ5、DQ1がDQ6、そしてDQ0がDQ7になるように、そのデータ入力/出力を構成できる。そのため、コンポーネントAとBとの間の電気的ルーティングは、逆スクランブルする必要がない例えば、メモリコンポーネントAとBとの間の接続が直線として示されている。本明細書に記載する実施形態に従ったミラーリングコンポーネントがなければ、メモリコンポーネントAとBとの間のルーティングは、図3Bに示すものと同様になるであろう。従って、図3Dに示すメモリコンポーネントAとBとの間の物理的ルーティングは、例えば、図3Bに示す物理的ルーティングに比較して単純化される。図3Eは、3つの電気的に接続されたメモリコンポーネント、A、B、およびCを示す。この例では、メモリコンポーネントAおよびBがPCBの上面に配置され、メモリコンポーネントCがPCBの底面に配置されている。メモリコンポーネントBおよびCの両方が、反対側のメモリコンポーネントAに外部的にルーティングされるDQバスを含む。図3Eには示されていないが、コンポーネントBおよびCの両方はミラーリングコンポーネント例えば、図2に示すコンポーネント214などを含むことができる。一例として、データ信号がDQバスを通じてメモリコンポーネントCに提供される場合、コンポーネントCのミラーリングコンポーネントが、信号がミラーリングされていることを判断でき、DQ7がDQ0、DQ6がDQ1、DQ5がDQ2、DQ4がDQ3、DQ3がDQ4、DQ2がDQ5、DQ1がDQ6、そしてDQ0がDQ7になるように、そのデータ入力/出力を構成できる例えば、メモリコンポーネントCのミラーリング機能が、データパターンのミラーリングされたバージョンの受信に応答して起動できる。対照的に、同じデータ信号がDQバスを通じてメモリコンポーネントBに提供される場合、デバイスB内のミラーリングコンポーネントは、データ信号をミラーリングされていないとして受信し、従って、AとBとの間の電気的ルーティングは逆スクランブルされる必要がないので、メモリコンポーネントBのミラーリング機能は起動されない。本明細書に記載する実施形態に従ったミラーリングコンポーネントがなければ、メモリコンポーネントAとCとの間のルーティングは、図3Cに示すものと同様になるであろう。従って、図3Eに示すメモリコンポーネントAとCとの間の物理的ルーティングは、例えば、図3Cに示す物理的ルーティングに比較して単純化される。図4は、従来技術に従ったメモリシステムの一部のブロック図である。図4に示すメモリシステムは、システムコントローラ425を含む。システムコントローラ425は、いくつかのメモリチャネルにわたるアクセスを制御できる。この例では、コントローラ425は、各々がそれぞれのメモリチャネルへのアクセスを制御する、いくつかのチャネルコントローラ427-0、427-1、...、427-Nを含む。図4に示す例では、チャネルコントローラ427-Nが、バス422例えば、データおよび制御バスを経由して、第1のメモリデバイス432-1および第2のメモリデバイス432-2に結合される。メモリデバイス432-1および432-2の各々は、8つのメモリユニット412-0~412-7を含む。メモリユニット412-0~412-7は、メモリダイであり得、メモリデバイス432-1および432-2は、一例として、マルチチップパッケージであり得る。この例では、メモリデバイス432-1および432-2の各々は、チップイネーブルCE信号をチャネルコントローラ427-Nから受信する4つのチップイネーブルCEピン438-1CE1、438-2CE2、438-3CE3、および438-4CE4を含む。そのため、システムコントローラ425は、CE信号のメモリデバイス432-1および432-2への提供専用の8つのCEピンを含む。図4には示されていないが、チャネルコントローラ427-0~427-Nの各々がいくつかのメモリデバイス例えば、この例では2つに結合できる。そのため、システムコントローラ425が、各チャネルが2つのメモリデバイスに対応する32のチャネルを含む場合、CEピンの総数は256になるであろう。図5は、本開示の1つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。図5に示す実施形態は、図4に関連して前述したような以前のメモリシステムに比較して、削減されたピンカウントを提供できる。図5に示すメモリシステムは、システムコントローラ525を含む。システムコントローラ525は、いくつかのメモリチャネルにわたるアクセスを制御できる。この例では、コントローラ525は、各々がそれぞれのメモリチャネルへのアクセスを制御する、いくつかのチャネルコントローラ527-0、527-1、...、527-Nを含む。図5に示す例では、チャネルコントローラ527-Nが、バス522例えば、データおよび制御バスを経由して、いくつかのメモリデバイス530-1、...,530-Mに結合される。この実施形態では、メモリデバイス530-1、...,530-Mの各々は、8つのメモリユニット例えば、ダイ512-0~512-7を含む。メモリデバイス530-1、...,530-Mは、一例として、マルチチップパッケージであり得る。図5に示すシステムでは、メモリデバイス530-1、...,530-Mの各々は、デバイスコントローラ514を含む。デバイスコントローラ514は、システムコントローラ525からの信号に応答して、メモリデバイス530-1、...,530-Mのメモリユニット512-0~512-7上で様々な動作を実行できる。この例では、メモリデバイス530-1、...,530-Mの各々は、チップイネーブルCE信号をチャネルコントローラ527-Nから受信する4つのチップイネーブルCEピン538-1CE1、538-2CE2、538-3CE3、および538-4CE4を含む。しかし、図4に示す例とは違って、システムコントローラ525の単一のピン例えば、528-0からのCE信号が、特定のメモリチャネル例えば、チャネルNに対応するいくつかのメモリデバイス530-1、...,530-Mによって共有される。そのため、チャネルコントローラ527-Nに関連した残りのCEピン例えば、528-1~528-7が、他の目的のために使用できるか、またはシステムコントローラ525に関連した総ピンカウントを削減するために除外できる。例えば、図4に示す例と比較すると、システムコントローラ525は、256例えば、32のチャネルの各々に対して8つのCEピンの代わりに、32のCEピン例えば、32のチャネルの各々に対して1つのCEピンを含むであろう。図6は、本開示の1つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。図6に示す実施形態は、いくつかのメモリデバイス630-0、630-1、630-2、および630-3を含み、本開示の1つまたは複数の実施形態に従ったピン削減のためのトポロジ例を示す。メモリデバイス630-0、630-1、630-2、および630-3は、図5に示すデバイス530-1~530-Mなどのメモリデバイスであり得る。一例として、メモリデバイス630-0、630-1、630-2、および630-3は、NANDメモリデバイスであり得る。図6に示す例では、デバイス630-0、630-1、630-2、および630-3の各々は、イネーブル入力ピン639およびイネーブル出力ピン641を含む。例えば、デバイス630-0は、イネーブル入力ピン639-0ENi_0およびイネーブル出力ピン641-0ENo_0を含み、デバイス630-1は、イネーブル入力ピン639-1ENi_1およびイネーブル出力ピン641-1ENo_1を含み、デバイス630-2は、イネーブル入力ピン639-2ENi_2およびイネーブル出力ピン641-2ENo_2を含み、また、デバイス630-3は、イネーブル入力ピン639-3ENi_3およびイネーブル出力ピン641-3ENo_3を含む。図示するように、メモリデバイス630-0、630-1、630-2、および630-3の間にデイジーチェーン構成が作成できる。この例では、デバイス630-0のイネーブル入力ピン639-0およびデバイス630-3のイネーブル出力ピン641-3が接続されていないNC。図6に示すようなデイジーチェーン構成では、他のデバイスのイネーブル入力ピン639が前のデバイスのイネーブル出力ピン641に接続される。図6に示すように、また、図5に関連して前述したように、メモリデバイス630-0、630-1、630-2、および630-3の各々は、システムコントローラ例えば、図5に示すシステムコントローラ525からの共通のCEピンを共有する。例えば、チップイネーブルピン644CE0_nは、メモリデバイス630-0、630-1、630-2、および630-3の各々のチップイネーブルピン638-1CE1によって共有される。メモリデバイス630-0、630-1、630-2、および630-3の各々のCE1ピンは、特定の対象ボリューム613-0、613-1、613-2、613-3に対応する。対象ボリュームは、メモリデバイス内で特定のCE信号を共有するいくつかのメモリユニット例えば、ダイまたはLUNを指し得る。対象ボリュームの各々には、ボリュームアドレスを割り当てることができる。この例では、対象ボリューム613-0はボリュームアドレスH0N0を割り当てられ、対象ボリューム613-1はボリュームアドレスH0N1を割り当てられ、対象ボリューム613-2はボリュームアドレスH0N2を割り当てられ、また、対象ボリューム613-3はボリュームアドレスH0N3を割り当てられている。1つまたは複数の実施形態では、ボリュームアドレスは、メモリシステムの初期化時に特定の対象ボリュームに割り当てることができる。動作時に、イネーブル入力ピン639-0、639-1、639-2、および639-3の状態が、それぞれのメモリデバイス630-0、630-1、630-2、および630-3がコマンドを受け付けることができるかどうかを判断する。例えば、特定のデバイスのイネーブル入力ピンがHighで、そのデバイスのCEピン638-1がLowであれば、その特定のデバイスはコマンドを受け付けることができる。特定のデバイスのイネーブル入力がLowであるか、またはCEピン638-1がHighであれば、そのデバイスはコマンドを受け付けることができない。ボリューム選択コマンドは、システムコントローラの特定のCEピン644に結合された特定の対象ボリューム例えば、613-0、613-1、613-2、613-3を選択するために、システムコントローラによって発行できる。このように、ボリュームアドレス指定は、メモリデバイス630-0、630-1、630-2、および630-3の対象ボリュームにアクセスするために使用できる。本開示の実施形態は、図6に示すトポロジに限定されない。例えば、実施形態は、デイジーチェーントポロジに限定されない。結論本開示は、データ信号ミラーリングのための方法、デバイス、およびシステムを含む。1つまたは複数の方法は、例えば、データバスを経由してメモリコンポーネントのいくつかのデータ入力/出力上で特定のデータパターンを受信すること、および特定のデータパターンのミラーリングされたバージョンがメモリコンポーネントによって受信されることの判断に応答して、そのいくつかのデータ入力/出力がミラーリングされるように構成することを含む。要素が別の要素上であるか、別の要素と接続されているまたは結合されていると言及されている場合、それは、別の要素の直接上であるか、別の要素と直接接続されているかもしくは結合されているか、または介在する要素が存在し得ることが理解されるであろう。対照的に、要素が別の要素の直接上にある、別の要素と直接接続されているまたは直接結合されていると言及されている場合、介在する要素または層は存在しない。本明細書では、および/またはという用語は、関連するリストされた項目の1つまたは複数のあらゆる組合せを含む。本明細書では、またはという用語は、特に指示のない限り、論理的に包含的ORを意味する。すなわち、AまたはBは、Aのみ、Bのみ、またはAとBの両方を含むことができる。言い換えれば、AまたはBは、Aおよび/またはBまたはAおよびBのうちの1つまたは複数を意味し得る。本明細書では特定の実施形態を図示および説明してきたが、当業者は、同じ結果を達成するために計算された配列が、示した特定の実施形態と置き換えられ得ることを理解するであろう。本開示は、本開示の1つまたは複数の実施形態の適合または変形をカバーすることが意図される。前述の説明は、制限的なものではなく、実例として行われていることを理解されたい。前述した実施形態の組合せ、および本明細書で具体的に説明されていない他の実施形態は、前述の説明を検討すれば、当業者には明らかであろう。本開示の1つまたは複数の実施形態の範囲は、前述の構造および方法が使用される他の用途を含む。従って、本開示の1つまたは複数の実施形態の範囲は、添付の請求項に関連し、かかる請求項が認められる均等物の完全な範囲とともに、判断されるべきである。前述の発明を実施するための形態では、いくつかの特徴が、本開示を簡素化する目的で、単一の実施形態にまとめられている。開示のこの方法は、本開示の開示した実施形態が、各請求項で明示的に詳述されているよりも多くの特徴を使用する必要があるという意図の反映として解釈されるものではない。むしろ、次の請求項が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴にはない。従って、次の請求項は、本明細書により発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として権利を主張する。"