基板の上に形成された第1の半導体層と、前記第1の半導体層の上に形成された第2の半導体層と、前記第2の半導体層の上に形成された第3の半導体層と、前記第3の半導体層の上に形成されたゲート電極と、前記第2の半導体層に接して形成されたソース電極及びドレイン電極と、を有し、前記第3の半導体層には、半導体材料にp型不純物元素がドープされており、前記第3の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。前記第3の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている領域下における厚さよりも薄いことを特徴とする請求項1に記載の半導体装置。前記第3の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている端部から、前記ドレイン電極が設けられている方向に向かって、徐々に膜厚が薄くなっていることを特徴とする請求項1に記載の半導体装置。前記第3の半導体層と前記ゲート電極との間には、絶縁膜が設けられていることを特徴とする請求項1から3のいずれかに記載の半導体装置。前記p型の不純物元素は、Mgであることを特徴とする請求項1から4のいずれかに記載の半導体装置。前記第1の半導体層、前記第2の半導体層及び前記第3の半導体層は、窒化物半導体により形成されているものであることを特徴とする請求項1から5のいずれかに記載の半導体装置。基板の上に、第1の半導体層及び第2の半導体層を順次成膜する工程と、第2の半導体層の上の所定の領域にp型の不純物元素が含まれている第3の半導体層を形成する工程と、前記第2の半導体層に接しソース電極及びドレイン電極を形成する工程と、前記第3の半導体層の上にゲート電極を形成する工程と、を有し、前記第3の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする半導体装置の製造方法。前記第3の半導体層の上において、前記ドレイン電極側における前記ゲート電極が形成されていない領域は、張出領域であって、前記第3の半導体層を形成する工程の後、前記張出領域における第3の半導体層を前記ゲート電極の直下における第3の半導体層の厚さよりも薄くする工程を有していることを特徴とする請求項7に記載の半導体装置の製造方法。前記第3の半導体層の上において、前記ゲート電極が形成されていない領域であって、前記ドレイン電極側における領域は張出領域であって、前記第3の半導体層を形成する工程の後、前記基板に対し斜め方向よりイオンを入射させるドライエッチングにより、前記ゲート電極の設けられている側から前記ドレイン電極が設けられている側に向かって、徐々に膜厚が薄くなるように、前記第3の半導体層の一部が除去することを特徴とする請求項7に記載の半導体装置の製造方法。前記第3の半導体層の上に、絶縁膜を形成する工程を有し、前記ゲート電極は、前記絶縁膜を介した前記第3の半導体層上に形成されるものであることを特徴とする請求項7から9のいずれかに記載の半導体装置の製造方法。具体的に、図1に基づき、従来からあるp-GaN層を有するHEMTの一例について説明する。この構造のHEMTは、Si等の基板911上に、バッファ層912、電子走行層913、電子供給層914が形成され、電子供給層914の上においてゲート電極921が形成される領域には、p-GaN層915が形成されている。ゲート電極921は、p-GaN層915の上に形成されており、ソース電極922及びドレイン電極923は、電子供給層914の上に形成されている。この構造のHEMTでは、電子走行層913において、電子走行層913を形成しているi-GaNと、電子供給層914を形成しているi-AlGaNとの界面近傍には、2DEG913aが発生する。しかしながら、p-GaN層915を形成することにより、ゲート電極直下における2DEG913aの電子を消失させることができるため、ノーマリーオフにすることができる。尚、通常、このような構造のHEMTにおいては、ゲート電極921の直下の2DEG913aにおける電子を消失させることが求められているため、p-GaN層915は、ゲート電極921と略同じ形状で形成されている。ところで、図1aに示すようなp-GaN層915が形成されたHEMTに、ソースドレイン間に電圧を印加した場合、図1bに示されるような電界分布が生じる。具体的には、ソースドレイン間に印加された電圧により、ゲート電極921のドレイン電極923側において電界が高くなり、この部分に電界が集中した状態となる。このように電界が集中すると、HEMTにおける全体の耐圧が低下するため、HEMTの信頼性が低下し、ソースドレイン間に印加された電圧により、HEMTが破壊されてしまう場合がある。このため、半導体材料としてGaN等の窒化物半導体を用いた半導体装置において、オン抵抗を増加させることなく、ノーマリーオフにすることのできる信頼性の高い半導体装置及び半導体装置の製造方法が求められている。本実施の形態の一観点によれば、基板の上に形成された第1の半導体層と、前記第1の半導体層の上に形成された第2の半導体層と、前記第2の半導体層の上に形成された第3の半導体層と、前記第3の半導体層の上に形成されたゲート電極と、前記第2の半導体層に接して形成されたソース電極及びドレイン電極と、を有し、前記第3の半導体層には、半導体材料にp型不純物元素がドープされており、前記第3の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする。また、本実施の形態の他の一観点によれば、基板の上に、第1の半導体層及び第2の半導体層を順次成膜する工程と、第2の半導体層の上の所定の領域にp型の不純物元素が含まれている第3の半導体層を形成する工程と、前記第2の半導体層に接しソース電極及びドレイン電極を形成する工程と、前記第3の半導体層の上にゲート電極を形成する工程と、を有し、前記第3の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする。開示の半導体装置及び半導体装置の製造方法によれば、半導体材料としてGaN等の窒化物半導体を用いた半導体装置において、信頼性が高く、オン抵抗を増加させることなく、ノーマリーオフにすることができる。実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。第1の実施の形態半導体装置第1の実施の形態における半導体装置について図2に基づき説明する。図2aに示されるように、本実施の形態における半導体装置は、基板11上に、バッファ層12、第1の半導体層である電子走行層13、第2の半導体層である電子供給層14が順次形成されている。電子供給層14上の所定の領域には、第3の半導体層であるp-GaN層15が形成されており、p-GaN層15の上には、ゲート電極21が形成されており、電子供給層14の上には、ソース電極22及びドレイン電極23が形成されている。尚、本実施の形態では、p-GaN層15には、p型となる不純物元素としてMgがドープされたGaNが用いられている。よって、本実施の形態においては、p-GaN層15はp型となる不純物がドープされた層と記載する場合がある。また、第3の半導体層は、p型となる窒化物半導体により形成されているものであればよい。本実施の形態においては、p-GaN層15とゲート電極21は、ドレイン電極23の側におけるp-GaN層15の端部15aがゲート電極21の端部21aよりも、ドレイン電極23に近い位置となるように形成されている。尚、本実施の形態における説明では、ソース電極22側において、p-GaN層15の端部15bの位置とゲート電極21の端部21bの位置とが一致している場合について説明するが、端部15bと端部21bとの位置は、必ずしも一致していなくともよい。このため、p-GaN層15におけるソース電極22からドレイン電極23に向かう方向における幅15Wは、ゲート電極21におけるソース電極22からドレイン電極23に向かう方向における幅21Wよりも長くなるように形成されている。このように、p-GaN層15においては、ゲート電極21よりもドレイン電極23の側に張出している張出領域16が形成される。この張出領域16において、ドレイン電極23に向かう方向における幅W1は、p-GaN層15の端部15bの位置とゲート電極21の端部21bの位置とは一致している場合には、15W-21Wとなる。本実施の形態における半導体装置においては、このような構造とすることにより、図2bにおける線2Aに示されるような電位分布が生じる。尚、破線1Aは、図1bに示されるものであり、図1aに示す構造のものである。本実施の形態における半導体装置では、実線2Aに示されるように、電界が集中する部分が、ゲート電極21の端部21aの近傍と、p-GaN層15の端部15aの近傍の2ヶ所となるため、電界が集中する部分における電界強度のピークを低くすることができる。このように、電界が集中する部分が2ヶ所となるのは、後述するようにゲート電極21の直下の領域もp-GaN層15の直下の領域においても2DEG13aにおける電子が減少するため、電界分布が分散されるものと推察される。よって、ドレイン側23におけるp-GaN層15の端部15aをゲート電極21の端部21aよりも、ドレイン電極23に近い位置となるように形成することにより、電界強度のピークを低くすることができ、半導体素子における全体の耐圧を高くすることができる。従って、本実施の形態においては、電子走行層13には、電子走行層13と電子供給層14との界面近傍に、p-GaN層15の直下の領域において電子が消失している2DEG13aが形成される。尚、p-GaN層15の端部15aは、ゲート電極21の端部21aに対し、あまりドレイン電極23側に形成した場合、2DEG13aにおいて電子が消失する領域が増えてしまい、オン抵抗が増加するため好ましくはない。よって、ゲート電極21とドレイン電極23との間隔をDとした場合、張出領域16における幅W1は、W1≦0.8×D、更には、W1≦0.5×Dであることが好ましい。また、0<W1であれば、本実施の形態における効果を得ることができるが、p-GaN層15の端部15aとゲート電極21の端部21aとがあまりに近いと、電界集中が緩和されない。よって、張出領域16における幅W1は、100nm≦W1、更には、200nm≦W1であることが好ましい。半導体装置の製造方法次に、第1の実施の形態における半導体装置の製造方法について、図3~図4に基づき説明する。最初に、図3aに示すように、基板11上に、バッファ層12、電子走行層13、電子供給層14及びp-GaN層15を形成するためのp-GaN膜15Aの窒化物半導体層をMOVPE法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層12は、例えば、最初に膜厚が約160nmのAlNバッファ層を形成し、AlNバッファ層の上に、膜厚が約500nmのAlGaNバッファ層を形成したものにより形成されている。また、第1の半導体層である電子走行層13は膜厚が約1μmのGaNにより形成されており、第2の半導体層である電子供給層14は膜厚が約20nmのAlGaNにより形成されている。第3の半導体層であるp-GaN層15を形成するためのp-GaN膜15Aは膜厚が約100nmとなるように形成されており、不純物元素としてMgがドープされている。尚、p-GaN膜15Aは、更に、InやAl等を含むものであってもよい。これら窒化物半導体層をMOVPEにより成膜する際には、Alの原料ガスにはTMAトリメチルアルミニウムが用いられ、Gaの原料ガスにはTMGトリメチルガリウムが用いられ、Nの原料ガスにはNH3アンモニアが用いられる。また、Mgの原料ガスにはCp2Mgシクロペンタジエニルマグネシウムが用いられる。尚、これらの原料ガスは、水素H2をキャリアガスとしてMOVPE装置の反応炉に供給される。また、窒化物半導体層を形成する際に供給されるアンモニアガスは、100sccm~10000sccmの流量で供給され、窒化物半導体層を形成する際の成長圧力は50Torr~300Torrであり、成長温度は1000°C~1200°Cである。尚、上述した半導体層は、MOVPEに代えて、MBEMolecularBeamEpitaxyにより成膜してもよい。基板11は、例えば、サファイア基板、Si基板、SiC基板を用いることができる。本実施の形態においては、基板11として、Si111基板が用いられている。バッファ層12におけるAlGaNバッファは、AlXGa1-XNと表わした場合に、Xの値が、0.2<X<0.8となるように形成されている。電子供給層14は、AlXGa1-XNと表わした場合に、Xの値が0.1~0.3になるように形成されている。尚、本実施の形態では、Xの値が0.2、即ち、Al0.2Ga0.8Nとなるように形成されている。また、電子供給層14は、i-AlGaNであっても、n-AlGaNであってもよい。n-AlGaNを形成する場合には、不純物元素としてSiがドープされており、Siの濃度が1×1018cm-3~1×1020cm-3、例えば、1×1019cm-3となるようにSiがドープされている。この際、Siの原料ガスとしては、例えば、SiH4等が用いられる。p-GaN層15を形成するためのp-GaN膜15Aは、不純物濃度が、5×1018cm-3~5×1020cm-3となるように不純物元素としてMgがドープされたGaNにより形成されている。本実施の形態においては、p-GaN膜15Aには、不純物濃度が、1×1019cm-3となるようにMgがドープされている。尚、成膜直後におけるp-GaN膜15Aは、膜中に水素を含んでおり、この水素とMgとが結合しているため、Mgは活性化されてはおらず、高抵抗になっている。よって、成膜後に窒素雰囲気中において熱処理等を行なうことにより、p-GaN膜15Aの膜中より水素を脱離させてp型にする。本実施の形態における半導体装置では、p-GaN膜15Aは、膜厚が10nm~150nmの範囲で形成されている。次に、図3bに示すように、p-GaN膜15Aの上に、レジストパターン31を形成する。具体的には、p-GaN膜15Aの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、p-GaN層15が形成される領域上にレジストパターン31を形成する。次に、図3cに示すように、RIEReactiveIonEtching等によるドライエッチングを行ない、レジストパターン31が形成されていない領域の露出しているp-GaN膜15Aを除去することにより、p-GaN層15を形成する。このようにして、電子供給層14の上の所定の領域にp-GaN層15を形成することができる。尚、RIE等のドライエッチングにおいては、エッチングガスとして、Cl2、BCl3等の塩素系のガスを用いて行なう。この後、レジストパターン31は有機溶剤等により除去する。次に、図4aに示すように、電子供給層14の上にソース電極22及びドレイン電極23を形成する。具体的には、電子供給層14の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極22及びドレイン電極23が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ti/Alによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ti/Alによるソース電極22及びドレイン電極23を形成する。尚、Ti/Alによる積層金属膜は、Tiの膜厚が約30nm、Alの膜厚が約300nmである。この後、約600°Cの温度でラピッドサーマルアニールRTA:Rapidthermalannealを行なうことにより、オーミックコンタクトされる。次に、図4bに示すように、p-GaN層15の上にゲート電極21を形成する。ゲート電極21は、p-GaN層15において所定の張出領域16が形成されるように形成する。具体的には、p-GaN層15の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極21が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ni/Auによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ni/Auによる積層金属膜によるゲート電極21を形成する。尚、Ni/Auによる積層金属膜は、Niの膜厚が約100nm、Auの膜厚が約300nmである。このように形成された本実施の形態による半導体装置においては、p-GaN層15における張出領域16の幅W1は、約2μmである。本実施の形態における半導体装置のドレイン電圧とドレイン電流との関係を実施例1として図5に示す。尚、比較例1は、図1に示す構造の半導体装置であり、p-GaN層915において張出領域が形成されていないことを除き、実施例1と略同一の条件で作製したものである。図5に示されるように、比較例1における半導体装置の耐圧が約40Vであるのに対し、本実施の形態である実施例1における半導体装置の耐圧は約90V以上であり、絶縁耐圧を向上させることができる。このように、実施例1における半導体装置において、絶縁耐圧が向上しているのは、p-GaN層15において張出領域16を設けることにより、電界集中が緩和されていることによるものである。第2の実施の形態次に、第2の実施の形態における半導体装置について説明する。図6に示されるように、本実施の形態における半導体装置は、基板11上に、バッファ層12、第1の半導体層となる電子走行層13、第2の半導体層となる電子供給層14が順次形成されている。電子供給層14上の所定の領域には、第3の半導体層となるp-GaN層115が形成されており、p-GaN層115の上には、ゲート電極21が形成されており、電子供給層14の上には、ソース電極22及びドレイン電極23が形成されている。尚、本実施の形態では、p-GaN層115には、p型となる不純物元素としてMgがドープされたGaNが用いられている。p-GaN層115には、ドレイン電極23の側において、p-GaN層115の端部115aがゲート電極21の端部21aよりも、ドレイン電極23の側に張出しており、張出領域116が形成されている。この張出領域116は、ドレイン電極23側におけるゲート電極21の端部21aと一致しているp-GaN層115の部分115cから端部115aの間に形成されている。尚、この張出領域116において、ドレイン電極23に向かう方向における幅、即ち、p-GaN層115において部分115cから端部115aにおける幅をW2とする。また、p-GaN層115における張出領域116の厚さ、即ち、p-GaN層115における部分115cから端部115aまでの領域の厚さH2は、ゲート電極21直下におけるp-GaN層115における厚さH1よりも薄く形成されている。また、ソース電極22側において、p-GaN層115の端部115bの位置とゲート電極21の端部21bの位置とは一致している。本実施の形態における半導体装置では、張出領域116の厚さを薄くすることにより、張出領域116の直下における2DEG13aには、p-GaN層115が形成されていない領域の直下よりも電子の密度は低いものの、電子を存在させることができる。これにより、電界集中を緩和させつつ、より一層、オン抵抗の増加を防ぐことができる。尚、p-GaN層115の端部115aは、ゲート電極21の端部21aに対し、あまりドレイン電極23側に形成した場合、2DEG13aにおいて電子が減少している領域が増えてしまい、オン抵抗が増加するため好ましくはない。従って、ゲート電極21とドレイン電極23との間隔をDとした場合、張出領域116における幅W2は、W2≦0.8×D、更には、W2≦0.5×Dであることが好ましい。また、0<W2であれば、本実施の形態における効果を得ることができるが、p-GaN層115の端部115aとゲート電極21の端部21aとがあまりに近いと、電界集中が緩和されない。従って、張出領域116における幅W2は、100nm≦W2、更には、200nm≦W2であることが好ましい。半導体装置の製造方法次に、第2の実施の形態における半導体装置の製造方法について、図7~図9に基づき説明する。最初に、図7aに示すように、基板11上に、バッファ層12、電子走行層13、電子供給層14及びp-GaN層115を形成するためのp-GaN膜115Aの窒化物半導体層をMOVPE法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層12は、例えば、最初に膜厚が約160nmのAlNバッファ層を形成し、AlNバッファ層の上に、膜厚が約500nmのAlGaNバッファ層を形成したものにより形成されている。また、第1の半導体層である電子走行層13は膜厚が約1μmのGaNにより形成されており、第2の半導体層である電子供給層14は膜厚が約20nmのAlGaNにより形成されている。第3の半導体層であるp-GaN層115を形成するためのp-GaN膜115Aは膜厚が約100nmとなるように形成されており、不純物元素としてMgがドープされている。尚、p-GaN膜115Aは、更に、InやAl等を含むものであってもよい。次に、図7bに示すように、p-GaN膜115Aの上に、レジストパターン31を形成する。具体的には、p-GaN膜115Aの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、p-GaN層115が形成される領域上にレジストパターン31を形成する。次に、図7cに示すように、RIE等によるドライエッチングを行ない、レジストパターン31が形成されていない領域において露出しているp-GaN膜115Aを除去することにより、p-GaN層115を形成する。尚、RIE等のドライエッチングにおいては、エッチングガスとして、Cl2、BCl3等の塩素系のガスを用いて行なう。この後、レジストパターン31は有機溶剤等により除去する。次に、図8aに示すように、p-GaN層115において、張出領域116が形成される領域に開口を有するレジストパターン132を形成する。具体的には、p-GaN層115の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、張出領域116が形成される領域に開口を有するレジストパターン132を形成する。次に、図8bに示すように、RIE等によるドライエッチングを行なうことにより、レジストパターン132が形成されていない領域において露出しているp-GaN層115の一部を除去し薄くすることにより、張出領域116を形成する。この後、レジストパターン132は有機溶剤等により除去する。これにより、電子供給層14の上の所定の領域に、張出領域116を有するp-GaN層115を形成することができる。次に、図8cに示すように、電子供給層14の上にソース電極22及びドレイン電極23を形成する。具体的には、電子供給層14の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極22及びドレイン電極23が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ti/Alによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ti/Alによるソース電極22及びドレイン電極23を形成する。尚、Ti/Alによる積層金属膜は、Tiの膜厚が約30nm、Alの膜厚が約300nmである。この後、約600°Cの温度でラピッドサーマルアニールを行なうことにより、オーミックコンタクトさせる。次に、図9に示すように、p-GaN層115の上において、張出領域116が形成されている領域を除いた領域に、ゲート電極21を形成する。具体的には、p-GaN層115の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極21が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ni/Auによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ni/Auによる積層金属膜によるゲート電極21を形成する。尚、Ni/Auによる積層金属膜は、Niの膜厚が約100nm、Auの膜厚が約300nmである。このように形成された本実施の形態による半導体装置では、p-GaN層115において、ゲート電極21の端部よりもドレイン電極23側に張り出している領域、即ち、p-GaN層115における張出領域116の幅W2は、約2μmである。本実施の形態における半導体装置において、p-GaN層115における張出領域116の厚さH2と、耐圧となるドレイン電圧Vsdとの関係を図10に示す。図10に示されるように、張出領域116は厚さH2が10nm以上となるように形成することにより、約100V以上のドレイン電圧を得ることができる。本実施の形態においては、p-GaN層115における張出領域116を階段状に形成してもよい。具体的には、図8aにおいて所望のレジストパターンを形成する工程と、図8bにおいてドライエッチングを行なう工程とを繰り返し行なうことにより、張出領域116を階段状に形成することができる。尚、上記以外の内容については、第1の実施の形態と同様である。第3の実施の形態次に、第3の実施の形態における半導体装置について説明する。図11に示されるように、本実施の形態における半導体装置は、基板11上に、バッファ層12、第1の半導体層である電子走行層13、第2の半導体層である電子供給層14が順次形成されている。電子供給層14上の所定の領域には、第3の半導体層となるp-GaN層215が形成されており、p-GaN層215の上には、ゲート電極21が形成されており、電子供給層14の上には、ソース電極22及びドレイン電極23が形成されている。尚、本実施の形態では、p-GaN層215には、p型となる不純物元素としてMgがドープされたGaNが用いられている。p-GaN層215には、ドレイン電極23の側において、p-GaN層215の端部215aがゲート電極21の端部21aよりも、ドレイン電極23の側に張出しており、張出領域216が形成されている。この張出領域216は、ドレイン電極23側におけるゲート電極21の端部21aと一致しているp-GaN層215の部分215cから端部215aの間に形成されている。尚、ソース電極22側において、p-GaN層215の端部215bの位置とゲート電極21の端部21bの位置とは一致している。また、この張出領域216は、部分215cから端部215aに向かって、即ち、ゲート電極21側よりドレイン電極23が設けられている方向に向かって、徐々に膜厚が薄くなるように形成されている。このように、張出領域216の膜厚を徐々に薄くなるように形成することにより、張出領域216の直下における2DEG13aの電子の分布を端部215aの直下から部分215cの直下に向けて徐々に減少するように形成することができる。これにより、より一層電界集中を緩和させつつ、オン抵抗が増加することを防ぐことができる。尚、この張出領域216において、ドレイン電極23に向かう方向における幅、即ち、p-GaN層215において部分215cから端部215aにおける幅をW3とする。尚、p-GaN層215の端部215aは、ゲート電極21の端部21aに対し、あまりドレイン電極23側に形成した場合、2DEG13aにおいて電子が消失する領域が増えてしまい、オン抵抗が増加するため好ましくはない。従って、ゲート電極21とドレイン電極23との間隔をDとした場合、張出領域216における幅W3は、W3≦0.8×D、更には、W3≦0.5×Dであることが好ましい。また、0<W3であれば、本実施の形態における効果は得ることができるが、p-GaN層215の端部215aとゲート電極21の端部21aとがあまりに近いと、電界集中が緩和されない。従って、張出領域216における幅W3は、100nm≦W3、更には、200nm≦W3であることが好ましい。半導体装置の製造方法次に、第3の実施の形態における半導体装置の製造方法について、図12~図14に基づき説明する。最初に、図12aに示すように、基板11上に、バッファ層12、電子走行層13、電子供給層14及びp-GaN層215を形成するためのp-GaN膜215Aの窒化物半導体層をMOVPE法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層12は、例えば、最初に膜厚が約160nmのAlNバッファ層を形成し、AlNバッファ層の上に、膜厚が約500nmのAlGaNバッファ層を形成したものにより形成されている。また、第1の半導体層である電子走行層13は膜厚が約1μmのGaNにより形成されており、第2の半導体層である電子供給層14は膜厚が約20nmのAlGaNにより形成されている。第3の半導体層であるp-GaN層215を形成するためのp-GaN膜215Aは膜厚が約100nmとなるように形成されており、不純物元素としてMgがドープされている。尚、p-GaN膜215Aは、更に、InやAl等を含むものであってもよい。次に、図12bに示すように、p-GaN膜215Aの上に、レジストパターン31を形成する。具体的には、p-GaN膜215Aの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、p-GaN層215が形成される領域上にレジストパターン31を形成する。次に、図12cに示すように、RIE等によるドライエッチングを行ない、レジストパターン31が形成されていない領域において露出しているp-GaN膜215Aを除去することにより、p-GaN層215を形成する。尚、RIE等のドライエッチングにおいては、エッチングガスとして、Cl2、BCl3等の塩素系のガスを用いて行なう。この後、レジストパターン31は有機溶剤等により除去する。次に、図13aに示すように、p-GaN層215において、張出領域216が形成される領域に開口を有するレジストパターン232を形成する。具体的には、p-GaN層215の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、張出領域216が形成される領域に開口を有するレジストパターン232を形成する。次に、図13bに示すように、RIE等によるドライエッチングを行なうことにより、レジストパターン232が形成されていない領域において露出しているp-GaN層215の一部を傾斜状に除去し、張出領域216を形成する。具体的には、基板11面に対し、斜め方向よりイオンを入射させてドライエッチングを行なうことにより傾斜形状を有する張出領域216を形成する。この後、レジストパターン232は有機溶剤等により除去する。これにより、電子供給層14の上の所定の領域に、張出領域216を有するp-GaN層215を形成することができる。次に、図13cに示すように、電子供給層14の上にソース電極22及びドレイン電極23を形成する。具体的には、電子供給層14の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極22及びドレイン電極23が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ti/Alによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ti/Alによるソース電極22及びドレイン電極23を形成する。尚、Ti/Alによる積層金属膜は、Tiの膜厚が約30nm、Alの膜厚が約300nmである。この後、約600°Cの温度でラピッドサーマルアニールを行なうことにより、オーミックコンタクトさせる。次に、図14に示すように、p-GaN層215の上において、張出領域216が形成されている領域を除いた領域に、ゲート電極21を形成する。具体的には、p-GaN層215の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極21が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ni/Auによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ni/Auによる積層金属膜によるゲート電極21を形成する。尚、Ni/Auによる積層金属膜は、Niの膜厚が約100nm、Auの膜厚が約300nmである。このように形成された本実施の形態による半導体装置では、p-GaN層215において、ゲート電極21の端部よりもドレイン電極23側に張り出している領域、即ち、p-GaN層215における張出領域216の幅W3は、約2μmである。尚、上記以外の内容については、第2の実施の形態と同様である。第4の実施の形態半導体装置第4の実施の形態における半導体装置について図15に基づき説明する。図15に示されるように、本実施の形態における半導体装置は、基板11上に、バッファ層12、第1の半導体層である電子走行層13、第2の半導体層である電子供給層14が順次形成されている。電子供給層14上の所定の領域には、第3の半導体層となるp-GaN層15が形成されており、p-GaN層15の上には、ゲート絶縁膜となる絶縁膜350が形成されており、絶縁膜350を介したp-GaN層15の上には、ゲート電極21が形成されている。また、電子供給層14の上には、ソース電極22及びドレイン電極23が形成されている。尚、本実施の形態では、p-GaN層15には、p型となる不純物元素としてMgがドープされたGaNが用いられている。本実施の形態においては、p-GaN層15及びゲート電極21は、ドレイン電極23の側におけるp-GaN層15の端部15aがゲート電極21の端部21aよりも、ドレイン電極23に近い位置となるように形成されている。尚、本実施の形態における説明では、ソース電極22側において、p-GaN層15の端部15bの位置とゲート電極21の端部21bの位置とは一致している場合について説明するが、端部15bの位置と端部21bの位置は、必ずしも一致していなくともよい。このように、p-GaN層15には、ゲート電極21よりもドレイン電極23の側に張出している張出領域16が形成されている。尚、この張出領域16において、ドレイン電極23に向かう方向における幅、即ち、p-GaN層15において、ゲート電極21の端部21aからp-GaN層15の端部15aにおける幅はW1である。本実施の形態における半導体装置では、ゲート絶縁膜となる絶縁膜350が形成されているため、更に、ゲートリーク電流を減らすことができる。従って、本実施の形態においては、第1の実施の形態と同様に、電子走行層13には、電子走行層13と電子供給層14との界面近傍には、p-GaN層15の直下の領域において電子が消失している2DEG13aが形成される。半導体装置の製造方法次に、第4の実施の形態における半導体装置の製造方法について、図16~図18に基づき説明する。最初に、図16aに示すように、基板11上に、バッファ層12、電子走行層13、電子供給層14及びp-GaN層15を形成するためのp-GaN膜15Aの窒化物半導体層をMOVPE法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層12は、例えば、最初に膜厚が約160nmのAlNバッファ層を形成し、AlNバッファ層の上に、膜厚が約500nmのAlGaNバッファ層を形成したものにより形成されている。また、第1の半導体層である電子走行層13は膜厚が約1μmのGaNにより形成されており、第2の半導体層である電子供給層14は膜厚が約20nmのAlGaNにより形成されている。第3の半導体層であるp-GaN層15を形成するためのp-GaN膜15Aは膜厚が約100nmとなるように形成されており、不純物元素としてMgがドープされている。尚、p-GaN層15には、更に、InやAl等を含むものであってもよい。次に、図16bに示すように、p-GaN膜15Aの上に、レジストパターン31を形成する。具体的には、p-GaN膜15Aの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、p-GaN層15が形成される領域上にレジストパターン31を形成する。次に、図16cに示すように、RIE等によるドライエッチングを行なうことにより、レジストパターン31が形成されていない領域の露出しているp-GaN膜15Aを除去することにより、p-GaN層15を形成する。このようにして、電子供給層14の上の所定の領域にp-GaN層15を形成することができる。尚、RIE等のドライエッチングにおいては、エッチングガスとして、Cl2、BCl3等の塩素系のガスを用いて行なう。この後、レジストパターン31は有機溶剤等により除去する。次に、図17aに示すように、電子供給層14の上にソース電極22及びドレイン電極23を形成する。具体的には、電子供給層14の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極22及びドレイン電極23が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ti/Alによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ti/Alによるソース電極22及びドレイン電極23を形成する。尚、Ti/Alによる積層金属膜は、Tiの膜厚が約30nm、Alの膜厚が約300nmである。この後、約600°Cの温度でラピッドサーマルアニールを行なうことによりオーミックコンタクトさせる。次に、図17bに示すように、p-GaN層15上にゲート絶縁膜となる絶縁膜350を形成する。具体的には、ALDAtomicLayerDepositionにより、酸化アルミニウム膜を膜厚が約10nmとなるように成膜することにより形成する。次に、図17cに示すように、絶縁膜350を介したp-GaN層15の上にゲート電極21を形成する。ゲート電極21は、p-GaN層15において所定の張出領域16が形成されるように形成する。具体的には、絶縁膜350の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極21が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ni/Auによる積層金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ni/Auによる積層金属膜によるゲート電極21を形成する。尚、Ni/Auによる積層金属膜は、Niの膜厚が約100nm、Auの膜厚が約300nmである。このように形成された本実施の形態による半導体装置では、p-GaN層15における張出領域16の幅W1は、約2μmである。尚、上記以外の内容については、第1の実施の形態と同様である。第5の実施の形態次に、第5の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。本実施の形態における半導体デバイスは、第1から第4の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図18に基づき説明する。尚、図18は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第1から第4の実施の形態に示されているものとは、異なっている。最初に、第1から第4の実施の形態において製造された半導体装置をダイシング等により切断することにより、GaN系の半導体材料のHEMTの半導体チップ410を形成する。この半導体チップ410をリードフレーム420上に、ハンダ等のダイアタッチ剤430により固定する。尚、この半導体チップ410は、第1から第4の実施の形態における半導体装置に相当するものである。次に、ゲート電極411をゲートリード421にボンディングワイヤ431により接続し、ソース電極412をソースリード422にボンディングワイヤ432により接続し、ドレイン電極413をドレインリード423にボンディングワイヤ433により接続する。尚、ボンディングワイヤ431、432、433はAl等の金属材料により形成されている。また、本実施の形態においては、ゲート電極411はゲート電極パッドであり、第1から第4の実施の形態における半導体装置のゲート電極21と接続されている。また、ソース電極412はソース電極パッドであり、第1から第4の実施の形態における半導体装置のソース電極22と接続されている。また、ドレイン電極413はドレイン電極パッドであり、第1から第4の実施の形態における半導体装置のドレイン電極23と接続されている。次に、トランスファーモールド法によりモールド樹脂440による樹脂封止を行なう。このようにして、GaN系の半導体材料を用いたHEMTのディスクリートパッケージされている半導体デバイスを作製することができる。次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第1から第4の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。最初に、図19に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置460は、高圧の一次側回路461、低圧の二次側回路462及び一次側回路461と二次側回路462との間に配設されるトランス463を備えている。一次側回路461は、交流電源464、いわゆるブリッジ整流回路465、複数のスイッチング素子図19に示す例では4つ466及び一つのスイッチング素子467等を備えている。二次側回路462は、複数のスイッチング素子図19に示す例では3つ468を備えている。図19に示す例では、第1から第4の実施の形態における半導体装置を一次側回路461のスイッチング素子466及び467として用いている。尚、一次側回路461のスイッチング素子466及び467は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路462において用いられているスイッチング素子468はシリコンにより形成される通常のMISFETmetalinsulatorsemiconductorfieldeffecttransistorを用いている。次に、図20に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器470は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器470は、ディジタルプレディストーション回路471、ミキサー472、パワーアンプ473及び方向性結合器474を備えている。ディジタルプレディストーション回路471は、入力信号の非線形歪みを補償する。ミキサー472は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ473は、交流信号とミキシングされた入力信号を増幅する。図20に示す例では、パワーアンプ473は、第1から第4の実施の形態におけるいずれかの半導体装置を有している。方向性結合器474は、入力信号や出力信号のモニタリング等を行なう。図20に示す回路では、例えば、スイッチの切り替えにより、ミキサー472により出力信号を交流信号とミキシングしてディジタルプレディストーション回路471に送出することが可能である。以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。上記の説明に関し、更に以下の付記を開示する。付記1基板の上に形成された第1の半導体層と、前記第1の半導体層の上に形成された第2の半導体層と、前記第2の半導体層の上に形成された第3の半導体層と、前記第3の半導体層の上に形成されたゲート電極と、前記第2の半導体層に接して形成されたソース電極及びドレイン電極と、を有し、前記第3の半導体層には、半導体材料にp型不純物元素がドープされており、前記第3の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。付記2前記張出領域において、前記ドレイン電極に向かう方向における幅は、100nm以上であって、前記ゲート電極と前記ドレイン電極との間隔をDとした場合、0.8×D以下であることを特徴とする付記1に記載の半導体装置。付記3前記第3の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている領域下における厚さよりも薄いことを特徴とする付記1または2に記載の半導体装置。付記4前記張出領域における厚さは、10nm以上であることを特徴とする付記3に記載の半導体装置。付記5前記第3の半導体層において、前記張出領域における厚さは、前記ゲート電極が形成されている端部から、前記ドレイン電極が設けられている方向に向かって、徐々に膜厚が薄くなっていることを特徴とする付記1または2に記載の半導体装置。付記6前記第3の半導体層と前記ゲート電極との間には、絶縁膜が設けられていることを特徴とする付記1から5のいずれかに記載の半導体装置。付記7前記絶縁膜は酸化アルミニウムにより形成されていることを特徴とする付記6に記載の半導体装置。付記8前記p型の不純物元素は、Mgであることを特徴とする付記1から7のいずれかに記載の半導体装置。付記9前記第1の半導体層、前記第2の半導体層及び前記第3の半導体層は、窒化物半導体により形成されているものであることを特徴とする付記1から8のいずれかに記載の半導体装置。付記10前記第3の半導体層における半導体材料は、GaNを含む材料であることを特徴とする付記1から9のいずれかに記載の半導体装置。付記11前記第1の半導体層は、GaNを含む材料により形成されていることを特徴とする付記1から10のいずれかに記載の半導体装置。付記12前記第2の半導体層は、AlGaNを含む材料により形成されていることを特徴とする付記1から12のいずれかに記載の半導体装置。付記13付記1から12のいずれかに記載の半導体装置を有することを特徴とする電源装置。付記14付記1から13のいずれかに記載の半導体装置を有することを特徴とする増幅器。付記15基板の上に、第1の半導体層及び第2の半導体層を順次成膜する工程と、第2の半導体層の上の所定の領域にp型の不純物元素が含まれている第3の半導体層を形成する工程と、前記第2の半導体層に接しソース電極及びドレイン電極を形成する工程と、前記第3の半導体層の上にゲート電極を形成する工程と、を有し、前記第3の半導体層における前記ドレイン電極側の端部は、前記ゲート電極における前記ドレイン電極側の端部よりも、前記ドレイン電極の近くに形成されていることを特徴とする半導体装置の製造方法。付記16前記第3の半導体層を形成する工程は、前記第2の半導体層の上にp型の不純物元素が含まれている膜を成膜した後、前記所定の領域における前記p型の不純物元素が含まれている膜を除去することにより形成されるものであることを特徴とする付記15に記載の半導体装置の製造方法。付記17前記第3の半導体層の上において、前記ドレイン電極側における前記ゲート電極が形成されていない領域は、張出領域であって、前記第3の半導体層を形成する工程の後、前記張出領域における第3の半導体層を前記ゲート電極の直下における第3の半導体層の厚さよりも薄くする工程を有していることを特徴とする付記15または16に記載の半導体装置の製造方法。付記18前記第3の半導体層の上において、前記ゲート電極が形成されていない領域であって、前記ドレイン電極側における領域は張出領域であって、前記第3の半導体層を形成する工程の後、前記基板に対し斜め方向よりイオンを入射させるドライエッチングにより、前記ゲート電極の設けられている側から前記ドレイン電極が設けられている側に向かって、徐々に膜厚が薄くなるように、前記第3の半導体層の一部が除去することを特徴とする付記15または16に記載の半導体装置の製造方法。付記19前記第3の半導体層の上に、絶縁膜を形成する工程を有し、前記ゲート電極は、前記絶縁膜を介した前記第3の半導体層上に形成されるものであることを特徴とする付記15から18のいずれかに記載の半導体装置の製造方法。付記20前記p型の不純物元素は、Mgであることを特徴とする付記15から19のいずれかに記載の半導体装置の製造方法。