光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、前記垂直信号線の電位をシフトさせるレベルシフト回路と、前記垂直信号線の電位をシフトさせるシフト量を制御するレベルシフト制御回路と、前記レベルシフト制御回路を制御する制御信号を発生するタイミング制御回路と、前記レベルシフト回路にてシフトされた垂直信号線の電位を基準とした時の前記垂直信号線の電位変化に基づいて前記画素信号の出力を制御する画素信号出力制御部とを備えることを特徴とする固体撮像装置。前記レベルシフト回路は、前記画素から前記垂直信号線を介してリセットレベルが読み出される時に前記垂直信号線の電位をシフトさせることを特徴とする請求項1に記載の固体撮像装置。前記画素信号出力制御部は、前記垂直信号線の電位のシフトを解除した時に前記垂直信号線の電位変化分が前記垂直信号線の電位のシフト量以上になった場合、前記画素信号として飽和信号を出力させることを特徴とする請求項2に記載の固体撮像装置。前記レベルシフト回路は、前記垂直信号線の電位をシフトさせるレベルシフトトランジスタを備え、前記レベルシフト制御回路は、前記レベルシフトトランジスタをオン/オフさせるスイッチを備えることを特徴とする請求項1から3にいずれか1項に記載の固体撮像装置。前記レベルシフト制御回路は、前記レベルシフトトランジスタをオンさせる時に印加される電圧を変化させる可変電圧源を備えることを特徴とする請求項4に記載の固体撮像装置。前記レベルシフト回路は、前記画素アレイ部の垂直方向の両端に設けられていることを特徴とする請求項1から5のいずれか1項に記載の固体撮像装置。前記画素は、光電変換を行うフォトダイオードと、前記フォトダイオードからフローティングディフュージョンに信号を転送する読み出しトランジスタと、前記フローティングディフュージョンに蓄積されている信号をリセットするリセットトランジスタと、前記フローティングディフュージョンの電位を検出する増幅トランジスタとを備えることを特徴とする請求項1から6のいずれか1項に記載の固体撮像装置。前記増幅トランジスタとの間でソースフォロアを構成する負荷トランジスタを備えることを特徴とする請求項7に記載の固体撮像装置。光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、前記垂直信号線の電位をシフトさせるレベルシフト回路と、前記垂直信号線の電位をシフトさせるシフト量を制御するレベルシフト制御回路と、前記レベルシフト制御回路を制御する制御信号を発生するタイミング制御回路と、前記レベルシフト回路にてシフトされた垂直信号線の電位を基準とした時の前記垂直信号線の電位変化に基づいて黒点検出情報を記憶する黒点検出情報記憶部と、前記黒点検出情報に基づいて前記画素信号の出力を切り替える画素信号切り替え部とを備えることを特徴とする固体撮像装置。前記レベルシフト回路は、前記画素から前記垂直信号線を介してリセットレベルが読み出される時に前記垂直信号線の電位をシフトさせることを特徴とする請求項9に記載の固体撮像装置。前記黒点検出情報記憶部は、前記垂直信号線の電位のシフトを解除した時に前記垂直信号線の電位変化分が前記垂直信号線の電位のシフト量以上になった場合、前記黒点検出情報を記憶することを特徴とする請求項10に記載の固体撮像装置。光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、前記垂直信号線の電位を2段階以上にシフトさせるレベルシフト加速回路と、前記垂直信号線の電位をシフトさせるシフト量を制御するレベルシフト加速制御回路と、前記レベルシフト加速制御回路を制御する制御信号を発生するタイミング制御回路と、前記レベルシフト回路にてシフトされた垂直信号線の電位を基準とした時の前記垂直信号線の電位変化に基づいて前記画素信号の出力を制御する画素信号出力制御部とを備えることを特徴とする固体撮像装置。光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、前記画素から読み出された信号を垂直方向に伝送する垂直信号線と、前記垂直信号線の電位を制御できる負荷回路と、前記負荷回路の負荷量を制御するレベルシフト加速制御回路と、前記レベルシフト加速制御回路を制御する制御信号を発生するタイミング制御回路と、前記負荷回路にて制御された垂直信号線の電位を基準とした時の前記垂直信号線の電位変化に基づいて前記画素信号の出力を制御する画素信号出力制御部とを備えることを特徴とする固体撮像装置。前記負荷回路は、前記垂直信号線に接続された負荷トランジスタと、前記負荷トランジスタのゲートに印加させる電圧を3段階以上に切り替えるスイッチとを備えることを特徴とする請求項13に記載の固体撮像装置。前記負荷トランジスタは、前記画素から信号が読み出される時に前記画素との間でソースフォロアを構成することを特徴とする請求項14に記載の固体撮像装置。本発明の一つの実施形態の目的は、黒点発生の検出精度の劣化を抑制しつつ、黒点発生の検出にかかる時間を短くすることが可能な固体撮像装置を提供することである。実施形態の固体撮像装置によれば、画素アレイ部と、垂直信号線と、レベルシフト回路と、レベルシフト制御回路と、コンパレータと、画素信号出力制御部とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。垂直信号線は、前記画素から読み出された画素信号を垂直方向に伝送する。レベルシフト回路は、前記垂直信号線の電位をシフトさせる。レベルシフト制御回路は、前記垂直信号線の電位をシフトさせるシフト量を制御する。コンパレータは、前記レベルシフト回路にてシフトされた時の前記垂直信号線の電位に基づいて動作点が設定される。画素信号出力制御部は、前記コンパレータによる前記垂直信号線の電位と基準電圧との比較結果に基づいて前記画素信号の出力を制御する。以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る固体撮像装置の概略構成を示すブロックである。図1において、この固体撮像装置には、光電変換した電荷を蓄積する画素PCがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部1-1、読み出し対象となる画素PCを垂直方向に走査する行走査回路2、画素PCから読み出された画素信号に垂直信号線Vlinの電位を追従させる負荷回路3-1、各画素PCの画素信号成分をCDSにてデジタル化するカラムADC回路4、カラムADC回路4にてデジタル化された各画素PCの画素信号成分を1ライン分だけ保存するラインメモリ5、読み出し対象となる画素PCを水平方向に走査するカラム走査回路6、各画素PCの読み出しや蓄積のタイミングを制御するタイミング制御回路7、カラムADC回路4にランプ信号Vrampを出力するDAコンバータ8、垂直信号線Vlinの電位をシフトさせるレベルシフト回路10-1、10-2および垂直信号線Vlinの電位をシフトさせるシフト量を制御するレベルシフト制御回路9が設けられている。なお、タイミング制御回路7には、マスタークロックMCKが入力されている。ここで、レベルシフト回路10-1、10-2は、画素アレイ部1-1の垂直方向の両端に設けられている。また、レベルシフト回路10-1、10-2は、画素PCから垂直信号線Vlinを介してリセット信号が読み出される時に垂直信号線Vlinの電位をシフトさせることができる。また、カラムADC回路4には、画素信号出力制御部4aが設けられている。画素信号出力制御部4aは、レベルシフト回路10-1、10-2にてシフトされた垂直信号線Vlinの電位を基準とした時の垂直信号線Vlinの電位変化に基づいて画素信号の出力を制御することができる。ここで、画素アレイ部1-1において、ロウ方向には画素PCの読み出し制御を行う水平制御線Hlinが設けられ、カラム方向には画素PCから読み出された信号を伝送する垂直信号線Vlinが設けられている。そして、行走査回路2にて画素PCが垂直方向に走査されることで、ロウ方向の画素PCが選択され、その画素PCから読み出された信号は垂直信号線Vlinを介してカラムADC回路4に伝送される。ここで、負荷回路3-1では、画素PCから信号が読み出される時にその画素PCとの間でソースフォロアが構成されることで、垂直信号線Vlinの電位が画素PCから読み出された信号に追従される。そして、カラムADC回路4において、各画素PCの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルと読み出しレベルとの差分がとられることで各画素PCの信号成分がCDSにてデジタル化され、ラインメモリ5を介して出力信号Voutとして出力される。この時、レベルシフト回路10-1、10-2において、画素PCからリセット信号が読み出される時に垂直信号線Vlinの電位がシフトされる。そして、画素信号出力制御部4aにおいて、垂直信号線Vlinの電位のシフトが解除された後に垂直信号線Vlinの電位変化分が垂直信号線Vlinの電位のシフト量以上になった場合、出力信号Voutとして飽和信号が出力されるようにカラムADC回路4が制御される。これにより、リセット時にシフトされた垂直信号線Vlinの電位を基準として垂直信号線Vlinの電位変化を監視することができる。このため、リセット時の垂直信号線Vlinの電位にばらつきがある場合においても、その電位のばらつきに対するマージンを確保することなく、垂直信号線Vlinの電位から過大光の入射を検知することができる。この結果、黒点の発生を確実に検知できるようにするために、リセット時の垂直信号線Vlinの電位が過大に変化されるまで長時間待機させる必要がなくなることから、黒点発生の検出にかかる時間を短くするこができる。図2は、図1の固体撮像装置の1カラム分の概略構成を示す回路図である。図2において、画素アレイ部1-1には画素PCn、PCn1が設けられ、画素PCn、PCn1には、フォトダイオードPD、行選択トランジスタTa、増幅トランジスタTb、リセットトランジスタTcおよび読み出しトランジスタTdがそれぞれ設けられている。また、増幅トランジスタTbとリセットトランジスタTcと読み出しトランジスタTdとの接続点には検出ノードとしてフローティングディフュージョンFDが形成されている。そして、画素PCn、PCn1において、読み出しトランジスタTdのソースは、フォトダイオードPDに接続され、読み出しトランジスタTdのゲートには、読み出し信号READn、READn1がそれぞれ入力される。また、リセットトランジスタTcのソースは、読み出しトランジスタTdのドレインに接続され、リセットトランジスタTcのゲートには、リセット信号RESETn、RESETn1がそれぞれ入力され、リセットトランジスタTcのドレインは、電源電位VDDに接続されている。また、行選択トランジスタTaのゲートには、行選択信号ADRESn、ADRESn1がそれぞれ入力され、行選択トランジスタTaのドレインは、電源電位VDDに接続されている。また、増幅トランジスタTbのソースは、垂直信号線Vlinに接続され、増幅トランジスタTbのゲートは、読み出しトランジスタTdのドレインに接続され、増幅トランジスタTbのドレインは、行選択トランジスタTaのソースに接続されている。なお、図1の水平制御線Hlinは、読み出し信号READn、READn1、リセット信号RESETn、RESETn1および行選択信号ADRESn、ADRESn1をロウごとに画素PCに伝送することができる。また、負荷回路3-1には、負荷トランジスタTLおよびバイアス電源VTLが設けられている。そして、負荷トランジスタTLのドレインは、垂直信号線Vlinに接続され、負荷トランジスタTLのゲートには、バイアス電源VTLが接続されている。なお、負荷トランジスタTLは増幅トランジスタTbとの組み合わせでソースフォロワを構成し、定電流動作をすることができる。カラムADC回路4には、コンデンサC1、C2、コンパレータPA、スイッチトランジスタTsw1、Tsw2、インバータV1、アップダウンカウンタUDがカラムごとに設けられている。アップダウンカウンタUDには論理積回路N1が設けられている。ラインメモリ5には、メモリMがカラムごとに設けられている。また、カラムADC回路4には画素信号出力制御部4aが設けられている。画素信号出力制御部4aには、ラッチ回路RH、インバータV2および論理和回路N2が設けられている。そして、コンパレータPAの反転入力端子にはコンデンサC1を介して垂直信号線Vlinが接続され、コンパレータPAの非反転入力端子にはランプ信号Vrampが入力される。コンパレータPAの反転入力端子と出力端子との間にはスイッチトランジスタTsw1が接続されている。コンパレータPAの出力端子はコンデンサC2を介してインバータV1の入力端子に接続され、インバータV1の出力端子は論理和回路N2の一方の入力端子に接続されている。インバータV1の入力端子と出力端子との間にはスイッチトランジスタTsw2が接続されている。また、インバータV1の出力端子は、ラッチ回路RHを介してインバータV2の入力端子に接続され、インバータV2の出力端子は、論理和回路N2の他方の入力端子に接続されている。論理和回路N2の出力端子は、論理積回路N1の一方の入力端子に接続され、論理積回路N1の他方の入力端子には基準クロックCKCが入力される。アップダウンカウンタUDの出力端子はメモリMに接続されている。レベルシフト回路10-1、10-2には、レベルシフトトランジスタTBL1、TBL2がそれぞれ設けられている。そして、レベルシフトトランジスタTBL1、TBL2のドレインは垂直信号線Vlinに接続され、レベルシフトトランジスタTBL1、TBL2のソースは接地されている。レベルシフト制御回路9には、スイッチSWBLおよび可変電圧源VBLが設けられている。スイッチSWBLの端子T1はレベルシフトトランジスタTBL1、TBL2のゲートに接続され、スイッチSWBLの端子T2は可変電圧源VBLに接続され、スイッチSWBLの端子T3は接地されている。図3は、図2の固体撮像装置の1画素分の読み出し動作を示すタイミングチャートである。なお、ランプ信号Vrampの細点線は、コンパレータPAのコンパレータ動作における反転入力のVsig信号波形とのレベル関係を示す。図3は、図2の固体撮像装置の黒点未発生時の1画素分の読み出し動作を示すタイミングチャートである。図3において、行選択信号ADRESnがロウレベルの場合、行選択トランジスタTaがオフ状態となりソースフォロワ動作しないため、垂直信号線Vlinに信号は出力されない。この時、読み出し信号READnとリセット信号RESETnがハイレベルになると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに排出される。そして、リセットトランジスタTcを介して電源VDDに排出される。フォトダイオードPDに蓄積されていた電荷が電源VDDに排出された後、読み出し信号READnがロウレベルになると、フォトダイオードPDでは、有効な信号電荷の蓄積が開始される。次に、行選択信号ADRESnがハイレベルになると、画素PCの行選択トランジスタTaがオンし、増幅トランジスタTbのドレインに電源電位VDDが印加される。この時、リセット信号RESETnが立ち上がる前は、スイッチSWBLが端子T3に切り替えられることで、切替信号PBLが接地電位に設定される。そして、切替信号PBLがレベルシフトトランジスタTBL1、TBL2のゲートに印加され、レベルシフトトランジスタTBL1、TBL2がオフする。このため、行選択信号ADRESnがハイレベルになると、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成される。そして、リセット信号RESETnが立ち上がると、リセットトランジスタTcがオンし、フローティングディフュージョンFDにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンFDのリセットレベルに応じた電圧が増幅トランジスタTbのゲートにかかる。ここで、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、リセットレベルの出力電圧Vsigが垂直信号線Vlinに出力される。ここで、リセット信号RESETnが立ち上がると、スイッチSWBLが端子T2側に切り替えられ、可変電圧源VBLがスイッチSWBLが端子T1に接続されることで、切替信号PBLが立ち上げられる。そして、切替信号PBLがレベルシフトトランジスタTBL1、TBL2のゲートに印加されることで、レベルシフトトランジスタTBL1、TBL2がオンし、垂直信号線Vlinの出力電圧Vsigが定常電圧Vrからシフト電圧Vb分だけシフトされる。そして、垂直信号線Vlinの出力電圧Vsigがシフトされている時に、コンパレータゼロセットパルスADSW1がスイッチトランジスタTsw1のゲートに印加されると、コンパレータPAの反転入力端子の入力電圧が出力電圧でクランプされ、コンパレータPAの動作点が設定される。また、垂直信号線Vlinの出力電圧Vsigがシフトされている時に、コンパレータゼロセットパルスADSW2がスイッチトランジスタTsw2のゲートに印加されると、インバータV1の入力端子の入力電圧が出力電圧でクランプされ、インバータV1の動作点が設定される。この時、垂直信号線Vlinの出力電圧Vsigがシフトされている時のシフト電圧Vbに対応した電荷がコンデンサC1、C2に保持されることで、コンパレータPAおよびインバータV1の入力電圧がゼロ設定される。そして、コンパレータゼロセットパルスADSW1、ADSW2が立ち下がった後t1、t2、スイッチSWBLが端子T3に切り替えられることで、切替信号PBLが接地電位に設定される。そして、切替信号PBLがレベルシフトトランジスタTBL1、TBL2のゲートに印加されることで、レベルシフトトランジスタTBL1、TBL2がオフし、垂直信号線Vlinの出力電圧Vsigのシフトが解除される。そして、垂直信号線Vlinの出力電圧Vsigのシフトが解除された後、リセット信号RESETnが立ち下がることで、リセットトランジスタTcがオフされる。この時、黒点が発生しない条件では、出力電圧Vsigは定常電圧Vrに収束し、出力電圧Vsigはランプ信号Vrampよりも大きな状態で維持される。このため、コンパレータPAの出力電圧はロウレベルに維持され、コンパレータPAの出力電圧がインバータV1にて反転されることで、インバータV1の出力電圧Vcompはハイレベルに維持される。そして、リセット信号RESETnが立ち下がった後、黒点検出パルスBLACKPがラッチ回路RHに入力されることで、出力電圧Vcompのレベルがラッチされ、インバータV2を介して論理和回路N2に入力されるt4。ここで、黒点が発生しない条件では、出力電圧Vcompはハイレベルに維持されているため、インバータV2の出力電圧LOUTはロウレベルに維持され、インバータV1の出力電圧Vcompが論理和回路N2を介してそのままアップダウンカウンタUDに入力される。そして、黒点検出パルスBLACKPが立ち下がると、正確なリセットレベルを取り込ませるために、コンパレータゼロセットパルスADSW1がスイッチトランジスタTsw1のゲートに再度印加されるとともにt5、コンパレータゼロセットパルスADSW2がスイッチトランジスタTsw2のゲートに再度印加されるt6。そして、コンパレータゼロセットパルスADSW1、ADSW2が立ち下がった後、リセットレベルの出力電圧VsigがコンデンサC1を介してコンパレータPAに入力された状態で、ランプ信号Vrampとして三角波が与えられ、リセットレベルの出力電圧Vsigとランプ信号Vrampとが比較される。そして、コンパレータPAの出力電圧はインバータV1にて反転され、インバータV1の出力電圧Vcompは論理和回路N2を介して論理積回路N1の一方の入力端子に入力される。また、論理積回路N1の他方の入力端子には基準クロックCKCが入力される。そして、リセットレベルの出力電圧Vsigがランプ信号Vrampのレベルより小さい場合は、出力電圧Vcompがハイレベルとなる。このため、基準クロックCKCが論理積回路N1を通過し、通過後の基準クロックCKCiがアップダウンカウンタUDにてダウンカウントされる。そして、リセットレベルの出力電圧Vsigがランプ信号Vrampのレベルと一致すると、コンパレータPAの出力電圧が立ち下がり、出力電圧Vcompがロウレベルとなる。このため、基準クロックCKCが論理積回路N1にて遮断され、アップダウンカウンタUD1にてダウンカウントが停止されることで、リセットレベルの出力電圧Vsigがデジタル値Dに変換され、アップダウンカウンタUDに保持される。次に、読み出し信号READnが立ち上がると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDの信号レベルに応じた電圧が増幅トランジスタTbのゲートにかかる。ここで、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、読み出しレベルの出力電圧Vsigとして垂直信号線Vlinに出力される。そして、読み出しレベルの出力電圧VsigがコンデンサC1を介してコンパレータPAに入力された状態で、ランプ信号Vrampとして三角波が与えられ、読み出しレベルの出力電圧Vsigとランプ信号Vrampとが比較されるt7。そして、コンパレータPAの出力電圧はインバータV1にて反転され、インバータV1の出力電圧Vcompは論理和回路N2を介して論理積回路N1の一方の入力端子に入力される。そして、読み出しレベルの出力電圧Vsigがランプ信号Vrampのレベルより小さい場合は、出力電圧Vcompがハイレベルとなる。このため、基準クロックCKCが論理積回路N1を通過し、通過後の基準クロックCKCiがアップダウンカウンタUDにて今度はアップカウントされる。そして、読み出しレベルの出力電圧Vsigがランプ信号Vrampのレベルと一致すると、コンパレータPAの出力電圧が立ち下がり、出力電圧Vcompがロウレベルとなる。このため、基準クロックCKCが論理積回路N1にて遮断され、アップダウンカウンタUDにてアップカウントが停止されることで、読み出しレベルの出力電圧Vsigとリセットレベルの出力電圧Vsigとの差分がデジタル値Dに変換され、ラインメモリMに送られるt9。図4は、図2の固体撮像装置の黒点発生時の1画素分の読み出し動作を示すタイミングチャートである。図4において、黒点が発生しない条件では、リセット信号RESETnが立ち下がると、出力電圧Vsigは定常電圧Vrに収束し、出力電圧Vsigはランプ信号Vrampよりも大きな状態で維持される。一方、黒点が発生する条件では、リセット信号RESETnが立ち下がると、出力電圧Vsigは定常電圧Vrより小さくなり、定常電圧Vrからの電位変化分がシフト電圧Vb以上になる。このため、コンパレータPAの出力電圧はハイレベルになり、コンパレータPAの出力電圧がインバータV1にて反転されることで、インバータV1の出力電圧Vcompはロウレベルになるt3。ここで、プロセスバラツキや電源変動による検出部の電位変化が発生し、垂直信号線Vlinの電位がばらつく場合においても、シフト電圧Vbはほぼ一定の値を維持することができる。なお、シフト電圧Vbは、レベルシフトトランジスタTBL1、TBL2に印加される可変電圧源VBLの電圧で設定することができる。そして、リセット信号RESETnが立ち下がった後、黒点検出パルスBLACKPがラッチ回路RHに入力されることで、出力電圧Vcompのレベルがラッチされ、インバータV2を介して論理和回路N2に入力されるt4。ここで、黒点が発生する条件では、出力電圧Vcompはロウレベルに維持されているため、インバータV2の出力電圧LOUTはハイレベルに維持され、インバータV1の出力電圧Vcompに関係なく論理和回路N2の出力電圧はハイレベルになる。このため、論理積回路N1の一方の入力端子は常にハイレベルに維持され、基準クロックCKCがそのまま論理積回路N1を通過し、通過後の基準クロックCKCiがアップダウンカウンタUDにてダウンカウントされることで、リセットレベルの出力電圧Vsigがダウンカウントの最大値―127のデジタル値Dに変換され、アップダウンカウンタUDに保持される。次に、読み出し信号READnが立ち上がると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDの信号レベルに応じた電圧が増幅トランジスタTbのゲートにかかる。ここで、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、読み出しレベルの出力電圧Vsigとして垂直信号線Vlinに出力される。ここで、黒点が発生する条件では、インバータV2の出力電圧LOUTはラッチ回路RHにてハイレベルに維持され、インバータV1の出力電圧Vcompに関係なく論理和回路N2の出力電圧はハイレベルになる。このため、論理積回路N1の一方の入力端子は常にハイレベルに維持され、基準クロックCKCがそのまま論理積回路N1を通過し、通過後の基準クロックCKCiがアップダウンカウンタUDにてアップカウントされることで、リセットレベルの-127からカウントアップ動作しデジタル値Dは飽和信号レベルの1023までカウントアップする。よって、飽和信号レベルの1023のデジタル値Dに変換され、ラインメモリMに送られる。これにより、黒点が発生する条件では、基準クロックCKCのカウント動作にてデジタル値Dは飽和信号レベルの1023を生成することができ、画素信号として飽和信号を出力させることができる。また、レベルシフト回路10-1、10-2にてシフトされた垂直信号線Vlinの出力電圧Vsigに基づいて黒点検出条件を設定することができ、リセット時の垂直信号線Vlinの電位のばらつきを黒点検出条件に取り込ませることが可能となる。このため、黒点の発生を確実に検知できるようにするために、垂直信号線Vlinの出力電圧Vsigが過大に変化されるまで長時間待機させる必要がなくなることから、黒点発生の検出にかかる時間を短くするこができる。例えば検出時刻t4を時刻t3に大幅に近づけて動作させることができる。なお、図1の例では、レベルシフト回路10-1、10-2を画素アレイ部1-1の垂直方向の両端に設ける方法について説明したが、画素アレイ部1-1の垂直方向の一端のみに設けるようにしてもよい。第2実施形態図5は、第2実施形態に係る固体撮像装置の概略構成を示すブロックである。図5において、この固体撮像装置では、図1の固体撮像装置のカラムADC回路4の代わりにカラムADC回路4 ́、黒点検出情報記憶部21および画素信号切り替え部22が設けられている。カラムADC回路4 ́は、カラムADC回路4から画素信号出力制御部4aが除去されている。黒点検出情報記憶部21は、レベルシフト回路10-1、10-2にてシフトされた垂直信号線Vlinの電位を基準とした時の垂直信号線Vlinの電位変化に基づいて黒点検出情報PBPを記憶することができる。画素信号切り替え部22は、黒点検出情報記憶部21に記憶された黒点検出情報PBPに基づいて画素信号の出力を切り替えることができる。ここで、画素信号切り替え部22には、黒点検出情報PBPに基づいて出力信号Voutと飽和出力VHとを切り替えるスイッチW1が設けられている。そして、レベルシフト回路10-1、10-2において、画素PCからリセット信号が読み出される時に垂直信号線Vlinの電位がシフトされる。そして、黒点検出情報記憶部21において、垂直信号線Vlinの電位のシフトが解除された後に垂直信号線Vlinの電位変化分が垂直信号線Vlinの電位のシフト量以上になった場合、黒点検出情報PBPが記憶される。そして、画素信号切り替え部22において、黒点検出情報PBPが記憶されていない時は、出力信号Voutが補正出力Voutpとして出力され、黒点検出情報PBPが記憶されている時は、飽和出力VHが補正出力Voutpとして出力される。これにより、図1の画素信号出力制御部4aをカラムごとに設ける必要がなくなり、図1の構成に比べて回路規模を低減しつつ、黒点の検出および補正を行わせることができる。図6は、図5の固体撮像装置の1カラム分の概略構成を示す回路図である。図6において、この固体撮像装置では、カラムADC回路4から画素信号出力制御部4aが除去されるとともに、黒点検出情報記憶部21が設けられている。図7は、図6の固体撮像装置の黒点発生時の1画素分の読み出し動作を示すタイミングチャートである。図7において、図2の固体撮像装置では、黒点が発生する条件では、黒点検出パルスBLACKPがラッチ回路RHに入力されることで、出力電圧Vcompのレベルがラッチ回路RHにラッチされる。これに対して、図6の固体撮像装置では、黒点が発生する条件では、黒点検出パルスBLACKPが黒点検出情報記憶部21に入力されることで、黒点検出情報PBPにはLOレベルが記憶される。そして、コンパレータゼロセットパルスADSW1、ADSW2が立ち下がった後t5、t6、リセットレベルの出力電圧VsigがコンデンサC1を介してコンパレータPAに入力された状態で、ランプ信号Vrampとして三角波が与えられ、リセットレベルの出力電圧Vsigとランプ信号Vrampとが比較される。そして、コンパレータPAの出力電圧はインバータV1にて反転され、インバータV1の出力電圧Vcompは論理積回路N1の一方の入力端子に入力される。また、論理積回路N1の他方の入力端子には基準クロックCKCが入力される。そして、リセットレベルの出力電圧Vsigがランプ信号Vrampのレベルより小さい場合は、出力電圧Vcompがハイレベルとなる。このため、基準クロックCKCが論理積回路N1を通過し、通過後の基準クロックCKCiがアップダウンカウンタUDにてダウンカウントされる。そして、リセットレベルの出力電圧Vsigがランプ信号Vrampのレベルと一致すると、コンパレータPAの出力電圧が立ち上がり、出力電圧Vcompがロウレベルとなる。このため、基準クロックCKCが論理積回路N1にて遮断され、アップダウンカウンタUDにてダウンカウントが停止されることで、リセットレベルの出力電圧Vsigがデジタル値Dに変換され、アップダウンカウンタUDに保持される。例えばデジタル値Dはー100となる。次に、読み出し信号READnが立ち上がると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDの信号レベルに応じた電圧が増幅トランジスタTbのゲートにかかる。ここで、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、読み出しレベルの出力電圧Vsigとして垂直信号線Vlinに出力される。そして、読み出しレベルの出力電圧VsigがコンデンサC1を介してコンパレータPAに入力された状態で、ランプ信号Vrampとして三角波が与えられ、読み出しレベルの出力電圧Vsigとランプ信号Vrampとが比較される。そして、コンパレータPAの出力電圧はインバータV1にて反転され、インバータV1の出力電圧Vcompは論理積回路N1の一方の入力端子に入力される。そして、読み出しレベルの出力電圧Vsigがランプ信号Vrampのレベルより小さい場合は、出力電圧Vcompがハイレベルとなる。このため、基準クロックCKCが論理積回路N1を通過し、通過後の基準クロックCKCiがアップダウンカウンタUDにて今度はアップカウントされる。そして、読み出しレベルの出力電圧Vsigがランプ信号Vrampのレベルと一致すると、コンパレータPAの出力電圧が立ち上がり、出力電圧Vcompがロウレベルとなる。このため、基準クロックCKCが論理積回路N1にて遮断され、アップダウンカウンタUDにてアップカウントが停止されることで、読み出しレベルの出力電圧Vsigとリセットレベルの出力電圧Vsigとの差分がデジタル値Dに変換され、メモリMに送られる。例えば、デジタル値Dは-100からカウントアップし200になる。この状態では飽和信号のはずが、デジタル値Dは飽和信号とならずに黒レベルが発生する。ここで、図5の画素信号切り替え部22を設けることにより、出力電圧Vsigに基づいてアップダウンカウンタUDが動作される場合においても、黒点の補正を行わせることが可能となる。黒点検出情報記憶部のデータLOにより、先の信号デジタル値Dの200は、スイッチW1がL側となるため、飽和信号の1023に切換えて出力することができる。すなわち、第一の実施例と同様に黒点発生を短時間に高精度で検出し、飽和信号レベルに補正することができる。第3実施形態図8は、第3実施形態に係る固体撮像装置の概略構成を示すブロックである。図8において、この固体撮像装置では、図1の構成に加速回路12-1、12-2および加速制御回路11が追加されている。加速回路12-1、12-2は、画素PCから信号が読み出される前に垂直信号線Vlinの電位を予めシフトさせることができる。加速制御回路11は、垂直信号線Vlinの電位を予めシフトさせるタイミングを制御することができる。具体的には、加速制御回路11は、画素PCのリセット動作時もしくは直前および画素PCの読み出し動作時もしくは直前に垂直信号線Vlinの電位を予めシフトさせることができる。そして、行走査回路2にて画素PCが垂直方向に走査されることで、ロウ方向の画素PCが選択され、その画素PCから読み出された信号は垂直信号線Vlinを介してカラムADC回路4に伝送される。ここで、画素PCから信号が読み出される場合、加速回路12-1、12-2において、画素PCから信号が読み出された時に直信号線Vlinの電位がシフトする方向に垂直信号線Vlinの電位が予めシフトされる。そして、カラムADC回路4において、各画素PCの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素PCの信号成分がCDSにてデジタル化され、ラインメモリ5を介して出力信号Voutとして出力される。ここで、画素PCから信号が読み出される時に垂直信号線Vlinの電位を予めシフトさせることにより、垂直信号線Vlinの電位がリセットレベルまたは読み出しレベルに収束する時間を短縮することができる。このため、画素PCから読み出された信号を伝送する垂直信号線Vlinの応答性を向上させることができ、固体撮像装置の読み出し時の高速化を図ることができる。また、レベルシフト回路10-1、10-2において、画素PCからリセット信号が読み出される時に垂直信号線Vlinの電位がシフトされる。そして、画素信号出力制御部4aにおいて、垂直信号線Vlinの電位のシフトが解除された後に垂直信号線Vlinの電位変化分が垂直信号線Vlinの電位のシフト量以上になった場合、出力信号Voutとして飽和信号が出力されるようにカラムADC回路4が制御される。これにより、リセット時にシフトされた垂直信号線Vlinの電位を基準として垂直信号線Vlinの電位変化を監視することができる。このため、リセット時の垂直信号線Vlinの電位にばらつきがある場合においても、その電位のばらつきに対するマージンを確保することなく、垂直信号線Vlinの電位から過大光の入射を検知することができる。この結果、黒点の発生を確実に検知できるようにするために、リセット時の垂直信号線Vlinの電位が過大に変化されるまで長時間待機させる必要がなくなることから、黒点発生の検出にかかる時間を短くするこができる。図9は、図8の固体撮像装置の1カラム分の概略構成を示す回路図である。図9において、この固体撮像装置では、図2の構成に加速回路12-1、12-2および加速制御回路11が追加されている。加速回路12-1、12-2には、加速トランジスタTHS1、THS2がそれぞれ設けられている。そして、加速トランジスタTHS1、THS2のドレインは垂直信号線Vlinに接続され、加速トランジスタTHS1、THS2のソースは接地されている。加速制御回路11には、スイッチSWHSおよび可変電圧源VHSが設けられている。スイッチSWHSの端子T1は加速トランジスタTHS1、THS2のゲートに接続され、スイッチSWHSの端子T2は可変電圧源VHSに接続され、スイッチSWHSの端子T3は接地されている。図10は、図9の固体撮像装置の黒点発生時の1画素分の読み出し動作を示すタイミングチャートである。図10において、図9の固体撮像装置の動作は、リセット動作時および信号読み出し動作時において加速トランジスタTHS1、THS2のゲートに加速用パルスPHSが印加され、垂直信号線Vlinの電位が引き下げられる点以外は、図4の動作と同様である。すなわち、選択信号ADRESnがハイレベルの状態でリセット動作時にスイッチSWHSが端子T3から端子T2に切り替えられることで、加速トランジスタTHS1、THS2のゲートに加速用パルスPHSが印加され、加速トランジスタTHS1、THS2がオンされる。そして、加速トランジスタTHS1、THS2がオンされると、垂直信号線Vlinの電位がグランドレベルに引っぱられ、垂直信号線Vlinの電位が引き下げられる。そして、垂直信号線Vlinの電位が引き下げられた状態で、リセット信号RESETnが立ち上がると、リセットトランジスタTcがオンし、フローティングディフュージョンFDにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンFDのリセットレベルに応じた電圧が増幅トランジスタTbのゲートにかかり、リセットレベルの出力電圧Vsigが垂直信号線Vlinに出力される。また、画素PCnの行選択トランジスタTaがオンの状態で信号読み出し動作時にスイッチSWHSが端子T3から端子T2に切り替えられることで、加速トランジスタTHS1、THS2のゲートに加速用パルスPHSが印加され、加速トランジスタTHS1、THS2がオンされる。そして、加速トランジスタTHS1、THS2がオンされると、垂直信号線Vlinの電位がグランドレベルに引っぱられ、垂直信号線Vlinの電位が引き下げられる。そして、垂直信号線Vlinの電位が引き下げられた状態で、読み出し信号READnが立ち上がると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに転送される。そして、フローティングディフュージョンFDの信号レベルに応じた電圧が増幅トランジスタTbのゲートにかかり、読み出しレベルの出力電圧Vsigとして垂直信号線Vlinに出力される。ここで、リセット信号RESETnが立ち上がった時に変化する垂直信号線Vlinのレベル分を低下させるように加速用パルスPHSの電圧VSH1を設定することで、リセット動作直後の垂直信号線Vlinの電位を安定させることができ、垂直信号線Vlinの応答性を向上させることができる。例えば、画素サイズ14umの800万画素のCMOSイメージセンサでは、リセット動作時に加速用パルスPHSを印加した場合、加速用パルスPHSを印加しない場合に比べて垂直信号線Vlinの応答性を約1/4の0.2uSに短くすることができる。また、垂直信号線Vlinの電位が暗時の信号レベルと飽和信号レベルの中間レベルになるように、信号読み出し動作時に印加される加速用パルスPHSの電圧VSH2を設定することにより、垂直信号線Vlinの充電量を約1/2とすることができ、垂直信号線Vlinの応答時間を約1/2の0.4uSに短くすることができる。このように黒点を検するための時間と垂直信号線の応答性の両方を改善することで、高速動作を実現できる。さらに、暗い環境では、ランプ信号Vrampの振幅を小さくすることで、アナログゲインが上昇され、フォトダイオードPDの有効な飽和信号量が小さくなる。この時は、この飽和信号レベルに応じて加速用パルスPHSの電圧VHS2を変化させることで、垂直信号線Vlinの応答性をさらに向上させることができる。合せて、2回目のADC動作開始時間を早めることで、1/fRTSノイズをさらに低減することができる。なお、図9の例では、加速回路12-1、12-2を画素アレイ部1-1の垂直方向の両端に設ける方法について説明したが、画素アレイ部1-1の垂直方向の一端のみに設けるようにしてもよい。第4実施形態図11は、第4実施形態に係る固体撮像装置の1カラム分の概略構成を示す回路図である。図11において、この固体撮像装置では、図2の画素アレイ部1-1の代わりに画素アレイ部1-2が設けられている。画素アレイ部1-2には、画素PCnの代わりに画素PCn ́が設けられている。画素PCn ́では、読み出しトランジスタTdの代わりに読み出しトランジスタTd1~Td4が設けられ、フォトダイオードPDの代わりにフォトダイオードPD1~PD4が設けられている。フォトダイオードPD1~PD4は読み出しトランジスタTd1~Td4にそれぞれ接続され、1個の増幅トランジスタTbが4画素分のフォトダイオードPD1~PD4で共用されている。ここで、複数の画素で増幅トランジスタTbを共用させることにより、垂直信号線Vlinに接続される増幅トランジスタTbの個数を減らすことができ、垂直信号線Vlinの負荷容量を低減できるため応答性を向上させることができる。なお、図11の例では、4画素を1個の増幅トランジスタTbで共用させる方法について説明したが、任意の個数の画素を1個の増幅トランジスタTbで共用させるようにしてもよい。第5実施形態図12は、第5実施形態に係る固体撮像装置の概略構成を示すブロックである。図12において、この固体撮像装置では、図1の固体撮像装置のレベルシフト回路10-1、10-2およびレベルシフト制御回路9の代わりにレベルシフト加速回路32およびレベルシフト加速制御回路31が設けられている。レベルシフト加速回路32は、垂直信号線Vlinの電位を2段階以上にシフトさせることができる。なお、レベルシフト加速回路32の1段階目のシフトは、図8のレベルシフト回路10-1、10-2によるシフトに対応させ、レベルシフト加速回路32の2段階目のシフトは、図8の加速回路12-1、12-2によるシフトに対応させることができる。レベルシフト加速制御回路31は、垂直信号線Vlinの電位をシフトさせるシフト量を制御することができる。図13は、図12の固体撮像装置の1カラム分の概略構成を示す回路図である。図13において、この固体撮像装置では、図2のレベルシフト回路10-1、10-2およびレベルシフト制御回路9の代わりにレベルシフト加速回路32およびレベルシフト加速制御回路31が設けられている。レベルシフト加速回路32には、レベルシフト加速トランジスタTHBが設けられている。そして、レベルシフト加速トランジスタTHBのドレインは垂直信号線Vlinに接続され、レベルシフト加速トランジスタTHBのソースは接地されている。また、レベルシフト加速トランジスタTHBのゲートは、スイッチSWHBの端子T0に接続されている。レベルシフト加速制御回路31には、スイッチSWHBおよび可変電圧源VHB1~VHB3が設けられている。スイッチSWHBの端子T0はレベルシフト加速トランジスタTHBのゲートに接続され、スイッチSWHBの端子T1は可変電圧源VHB1に接続され、スイッチSWHBの端子T2は可変電圧源VHB2に接続され、スイッチSWHBの端子T3は可変電圧源VHB3に接続されている。なお、可変電圧源VHB1~VHB3の電圧は、VHB1<VHB2<VHB3とすることができる。図14は、図13の固体撮像装置の黒点発生時の1画素分の読み出し動作を示すタイミングチャートである。図14において、選択信号ADRESnがハイレベルの状態でリセット動作時にスイッチSWHBが端子T3に切り替えられることで、切替信号PHBのレベルがVHB3に設定され、レベルシフト加速トランジスタTHBのゲートに印加される。そして、レベルシフト加速トランジスタTHBのゲート電位がVHB3に設定されると、垂直信号線Vlinの電位がグランドレベルに引っぱられ、垂直信号線Vlinの電位が引き下げられる。そして、垂直信号線Vlinの電位が引き下げられた状態で、リセット信号RESETnが立ち上がると、リセットトランジスタTcがオンし、フローティングディフュージョンFDにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンFDのリセットレベルに応じた電圧が増幅トランジスタTbのゲートにかかり、リセットレベルの出力電圧Vsigが垂直信号線Vlinに出力される。そして、リセットレベルの出力電圧Vsigが垂直信号線Vlinに出力された状態で、スイッチSWHBが端子T1に切り替えられることで、切替信号PHBのレベルがVHB1に設定され、レベルシフト加速トランジスタTHBのゲートに印加される。そして、レベルシフト加速トランジスタTHBのゲート電位がVHB1に設定されると、垂直信号線Vlinの出力電圧Vsigが定常電圧Vrからシフト電圧Vb分だけシフトされる。この時、コンパレータゼロセットパルスADSW1がスイッチトランジスタTsw1のゲートに印加されることで、コンパレータPAの動作点が設定されるとともに、コンパレータゼロセットパルスADSW2がスイッチトランジスタTsw2のゲートに印加されることで、インバータV1の動作点が設定される。この時、垂直信号線Vlinの出力電圧Vsigがシフトされている時のシフト電圧Vbに対応した電荷がコンデンサC1、C2に保持されることで、コンパレータPAおよびインバータV1の入力電圧がゼロ設定される。また、画素PCnの行選択トランジスタTaがオンの状態で信号読み出し動作時にスイッチSWHSが端子T2に切り替えられることで、切替信号PHBのレベルがVHB2に設定され、レベルシフト加速トランジスタTHBのゲートに印加される。そして、レベルシフト加速トランジスタTHBのゲート電位がVHB2に設定されると、垂直信号線Vlinの電位がグランドレベルに引っぱられ、垂直信号線Vlinの電位が引き下げられる。そして、垂直信号線Vlinの電位が引き下げられた状態で、読み出し信号READnが立ち上がると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに転送される。そして、フローティングディフュージョンFDの信号レベルに応じた電圧が増幅トランジスタTbのゲートにかかり、読み出しレベルの出力電圧Vsigとして垂直信号線Vlinに出力される。ここで、レベルシフト加速トランジスタTHBのゲート電位を3段階にシフトさせることで、レベルシフト動作および加速動作を1個のレベルシフト加速トランジスタTHBにて兼用させることができ、図10と同様に黒点検出時間と垂直信号線の応答性を改善することができる。また、図9の構成に比べて回路規模を低減させることができる。第6実施形態図15は、第6実施形態に係る固体撮像装置の1カラム分の概略構成を示す回路図である。図15において、この固体撮像装置では、図13の画素アレイ部1-1、負荷回路3-1およびレベルシフト加速回路32の代わりに画素アレイ部1-3およびレベルシフト加速負荷回路33が設けられている。画素アレイ部1-3には、垂直信号線Vlinの代わりに垂直信号線Vlin1、Vlin2が設けられている。そして、画素PCnは垂直信号線Vlin1に接続され、画素PCn1は垂直信号線Vlin2に接続されている。また、スイッチSWsigの端子T0はコンデンサC1に接続され、スイッチSWsigの端子T1は垂直信号線Vlin1に接続され、スイッチSWsigの端子T2は垂直信号線Vlin2に接続されている。レベルシフト加速負荷回路33には、レベルシフト加速トランジスタTHB1、THB2、負荷トランジスタTL1、TL2およびバイアス電源VTLが設けられている。そして、レベルシフト加速トランジスタTHB1のドレインは垂直信号線Vlin1に接続され、レベルシフト加速トランジスタTHB2のドレインは垂直信号線Vlin2に接続され、レベルシフト加速トランジスタTHB1、THB2のソースは接地されている。また、レベルシフト加速トランジスタTHB1、THB2のゲートは、スイッチSWsigの端子T0に接続されている。また、負荷トランジスタTL1のドレインは垂直信号線Vlin1に接続され、負荷トランジスタTL2のドレインは垂直信号線Vlin2に接続され、負荷トランジスタTL1、TL2のソースは接地されている。そして、画素PCnのリセット動作および信号読み出し動作が行われる時は、スイッチSWsigは端子T1に切り替えられる。そして、画素PCnのリセットレベルおよび読み出しレベルの出力電圧Vsig1が垂直信号線Vlin1を介して出力される。一方、画素PCn1のリセット動作および信号読み出し動作が行われる時は、スイッチSWsigは端子T2に切り替えられる。そして、画素PCn1のリセットレベルおよび読み出しレベルの出力電圧Vsig2が垂直信号線Vlin2を介して出力される。これにより、図13の垂直信号線Vlinにかかる負荷に対して垂直信号線Vlin1、Vlin2にかかる負荷を半減させることができ、垂直信号線Vlinの応答性を向上させることが可能となる。なお、図15の例では、2本の垂直信号線Vlin1、Vlin2を1カラムごとに設ける方法について説明したが、NNは2以上の整数本の垂直信号線を1カラムごとに設けるようにしてもよい。この場合、同一の垂直信号線に対してカラム方向にN-1個おきに画素を接続することができる。第7実施形態図16は、第7実施形態に係る固体撮像装置の概略構成を示すブロックである。図16において、この固体撮像装置では、図12の固体撮像装置のレベルシフト加速回路32および負荷回路3-1の代わりに負荷回路3-2が設けられている。負荷回路3-2は、垂直信号線Vlinの電位を制御することができる。なお、負荷回路3-2を介して設定される1段階目の電位は、図8の負荷回路3-1による垂直信号線Vlinの電位に対応させ、負荷回路3-2を介して設定される2段階目の電位は、図8のレベルシフト回路10-1、10-2による垂直信号線Vlinの電位に対応させ、負荷回路3-2を介して設定される3段階目の電位は、図8の加速回路12-1、12-2によるシフトに対応させることができる。図17は、図16の固体撮像装置の1カラム分の概略構成を示す回路図である。図17において、この固体撮像装置では、図13のレベルシフト加速回路32および負荷回路3-1の代わりに負荷回路3-2が設けられている。負荷回路3-2には、負荷回路3-1の構成にスイッチW2が追加されている。そして、スイッチW2の端子T11は負荷トランジスタTLのゲートに接続され、スイッチW2の端子T12はバイアス電源VTLに接続され、スイッチW2の端子T13はスイッチSWHBの端子T0に接続されている。そして、図14において、選択信号ADRESnがハイレベルの状態でリセット動作時にスイッチW2が端子T13に切り替えられた上でスイッチSWHBが端子T3に切り替えられることで、切替信号PHBのレベルがVHB3に設定され、負荷トランジスタTLのゲートに印加される。そして、負荷トランジスタTLのゲート電位がVHB3に設定されると、垂直信号線Vlinの電位がグランドレベルに引っぱられ、垂直信号線Vlinの電位が引き下げられる。そして、垂直信号線Vlinの電位が引き下げられた状態で、リセット信号RESETnが立ち上がると、リセットトランジスタTcがオンし、フローティングディフュージョンFDにリーク電流などで発生した余分な電荷がリセットされる。その後、スイッチSWHBが端子T1に切り替えられることで、切替信号PHBのレベルがVHB1に設定され、負荷トランジスタTLのゲートに印加される。そして、負荷トランジスタTLのゲート電位がVHB1に設定されると、垂直信号線Vlinの出力電圧Vsigが定常電圧Vrからシフト電圧Vb分だけシフトされる。この時、コンパレータゼロセットパルスADSW1がスイッチトランジスタTsw1のゲートに印加されることで、コンパレータPAの動作点が設定されるとともに、コンパレータゼロセットパルスADSW2がスイッチトランジスタTsw2のゲートに印加されることで、インバータV1の動作点が設定される。この時、垂直信号線Vlinの出力電圧Vsigがシフトされている時のシフト電圧Vbに対応した電荷がコンデンサC1、C2に保持されることで、コンパレータPAおよびインバータV1の入力電圧がゼロ設定される。そして、スイッチW2が端子T12に切り替えられることで、負荷トランジスタTLのゲートにバイアス電源VTLが接続され、垂直信号線Vlinの出力電圧Vsigのシフトが解除されるとともに、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成される。そして、垂直信号線Vlinの出力電圧Vsigのシフトが解除された後、リセット信号RESETnが立ち下がることで、リセットトランジスタTcがオフされる。この時、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、リセットレベルの出力電圧Vsigが垂直信号線Vlinに出力される。また、画素PCnの行選択トランジスタTaがオンの状態で信号読み出し動作時にスイッチW2が端子T13に切り替えられた上でスイッチSWHSが端子T2に切り替えられることで、切替信号PHBのレベルがVHB2に設定され、負荷トランジスタTLのゲートに印加される。そして、負荷トランジスタTLのゲート電位がVHB2に設定されると、垂直信号線Vlinの電位がグランドレベルに引っぱられ、垂直信号線Vlinの電位が引き下げられる。そして、垂直信号線Vlinの電位が引き下げられた状態で、読み出し信号READnが立ち上がると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに転送される。そして、スイッチW2が端子T12に切り替えられることで、負荷トランジスタTLのゲートにバイアス電源VTLが接続され、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成される。そして、フローティングディフュージョンFDの信号レベルに応じた電圧が増幅トランジスタTbのゲートにかかり、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従することで、読み出しレベルの出力電圧Vsigとして垂直信号線Vlinに出力される。ここで、負荷トランジスタTLのゲート電位を3段階以上に変化させることで、負荷動作、レベルシフト動作および加速動作を1個の負荷トランジスタTLにて兼用させることができ、図13の構成に比べて回路規模を低減させることができる。なお、上述した実施形態では、コンパレータゼロセットパルスADSW1、ADSW2を2回ずつ印加する方法について説明した。この時、コンデンサC2に蓄積される電荷は、1回目のコンパレータゼロセットパルスADSW2の印加時と、2回目のコンパレータゼロセットパルスADSW2の印加時とでほぼ同じになるため、2回目のコンパレータゼロセットパルスADSW2は印加しないようにしてもよい。さらに、2回目のコンパレータゼロセットパルスADSW1も省略するようにしてもよい。この時、リセットレベルがシフト電圧Vb分だけシフトするが、アップダウンカウンタUDによるダウンカウント動作を多少長くすることで、このシフト分をキャンセルさせることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。