第1および第2の入力クロック信号がそれぞれ有する第1および第2の位相の間の範囲内で、前記第1および第2の入力クロック信号にそれぞれ対応する第1および第2の位相補間制御信号に応じた位相を有する位相補間信号を設定するための中間電圧制御信号を生成する第1の論理回路と、前記中間電圧制御信号に基づいて調整された中間電圧を出力する中間電圧生成回路と、前記第1および前記第2の入力クロック信号ならびに前記第1および前記第2の位相補間制御信号を入力して、前記第1および前記第2の位相補間制御信号に対する前記第1または前記第2の入力クロック信号の一方の影響だけで前記位相補間信号の位相が決定する場合に、前記第1または前記第2の入力クロック信号の他方の影響を排除することができるリセット信号を生成する第2の論理回路と、前記リセット信号に応じて前記中間電圧を所定の電圧に固定するリセット回路とを具備する位相補間装置。請求項1に記載の位相補間装置において、前記中間電圧生成回路は、前記中間電圧制御信号に応じて第1の電流を生成する第1の電流源回路部と、前記第1の電流源回路部および前記容量素子の間に接続されて、前記第1の入力クロック信号がHigh状態のときに導通する第1のトランジスタと、前記中間電圧制御信号に応じて第2の電流を生成する第2の電流源回路部と、前記第2の電流源回路部および前記容量素子の間に接続されて、前記第2の入力クロック信号がHigh状態のときに導通する第2のトランジスタと、前記第1および前記第2の電流によって放電される容量素子とを具備し、前記中間電圧は、前記容量素子のゲート電圧である位相補間装置。請求項2に記載の位相補間装置において、前記第1および前記第2の位相補間制御信号は、一連の0または一連の1もしくは一連の0および一連の1の組み合わせとして所定ビット数でバイナリ表記されたサーモメトリックコードを具備し、前記第1の論理回路は、前記中間電圧制御信号として前記第1、第2の位相補間制御信号を出力し、前記第1の電流源回路部は、並列に接続された第1の複数の電流源と、ソースおよびドレインが、前記第1のトランジスタおよび前記複数の電流源のそれぞれの間に直列に接続されて、ゲートが、前記第1の位相補間制御信号の前記複数のビットをそれぞれ入力する第1の複数のトランジスタとを具備し、前記第2の電流源回路部は、並列に接続された第2の複数の電流源と、ソースおよびドレインが、前記第2のトランジスタおよび前記複数の電流源のそれぞれの間に直列に接続されて、ゲートが、前記第2の位相補間制御信号の前記複数のビットをそれぞれ入力する第2の複数のトランジスタとを具備し、前記第2の論理回路は、前記第2の位相補間制御信号における最下位ビットおよび最上位ビットを入力する第1のNAND回路と、前記第1の位相補間制御信号における最下位ビットおよび最上位ビットを入力する第2のNAND回路と、前記第1の入力クロック信号および前記第1のNAND回路の出力信号を入力する第3のNAND回路と、前記第2の入力クロック信号および前記第2のNAND回路の出力信号を入力する第4のNAND回路と、前記第3のNAND回路の出力信号および前記第4のNAND回路の出力信号を入力して前記リセット信号を出力する第5のNAND回路とを具備する位相補間装置。請求項1に記載の位相補間装置において、前記中間電圧生成回路は、前記中間電圧制御信号に基づいて調整された内部中間電圧を生成する内部中間電圧調整回路と、前記中間電圧を、前記内部中間電圧から所定の遅延を伴って出力するフィルタ回路とをさらに具備し、前記フィルタ回路は、容量素子と、前記容量素子および前記内部中間電圧調整回路の間に接続された抵抗素子とを具備し、前記抵抗素子の抵抗値および前記容量素子の容量値から、前記所定の遅延に対応する時定数が算出され、前記抵抗値および前記容量値のうち少なくとも一方は調整可能である位相補間装置。請求項1または4に記載の位相補間装置において、前記内部中間電圧調整回路は、電源およびグランドの間に直列に接続された複数の抵抗素子と、前記複数の抵抗素子の両端にドレインおよびソースがそれぞれ接続された複数のトランジスタとを具備し、前記複数のトランジスタのそれぞれは、前記複数の抵抗素子のそれぞれを、ゲートに入力した前記中間電圧制御信号に応じて個別に短絡する位相補間装置。請求項5に記載の位相補間装置において、前記第1および前記第2の位相補間制御信号は、複数のビットを有するサーモメトリックコードを具備し、前記第1の論理回路は、前記複数のビットにそれぞれ対応する複数の論理回路部を具備し、前記複数の論理回路部のそれぞれは、前記第1の入力クロック信号および前記第1の位相補間制御信号における対応ビットを入力する第1のNAND回路と、前記第2の入力クロック信号および前記第2の位相補間制御信号における対応ビットを入力する第2のNAND回路と、前記第1のNAND回路の出力信号および前記第2のNAND回路の出力信号を入力し、前記中間電圧制御信号における対応ビットを出力するAND回路とを具備し、前記第2の論理回路は、前記第2の位相補間制御信号における最下位ビットおよび最上位ビットを入力する第1のNAND回路と、前記第1の位相補間制御信号における最下位ビットおよび最上位ビットを入力する第2のNAND回路と、前記第1の入力クロック信号および前記第1のNAND回路の出力信号を入力する第3のNAND回路と、前記第2の入力クロック信号および前記第2のNAND回路の出力信号を入力する第4のNAND回路と、前記第3のNAND回路の出力信号および前記第4のNAND回路の出力信号を入力して前記リセット信号を出力するAND回路とを具備する位相補間装置。請求項1~6のいずれかに記載の位相補間装置において、前記中間電圧を所定の閾値電圧と比較して前記位相補間信号を生成するバッファ回路をさらに具備する位相補間装置。請求項7に記載の位相補間装置において、前記第1および前記第2の論理回路の前段に接続されて、同じ周波数および異なる位相を有する複数の入力クロック信号を入力して、前記第1および前記第2の入力クロック信号を選択的に出力するクロックセレクタをさらに具備する位相補間装置。請求項8に記載の位相補間装置と、入力したデータ信号の減衰を回復して出力するイコライザと、前記イコライザの後段に接続されて、前記位相補間装置が出力する前記位相補間信号を用いて前記データの収集を実施するサンプラーと、前記サンプラーによるデータ収集の結果を基に、前記位相補間信号および前記データの位相関係を判定する位相比較器と、位相補間信号およびデータの位相関係が揃うように生成した位相補間制御信号を前記第1および前記第2の論理回路に向けて出力する位相制御回路と、前記複数の入力クロック信号を生成するPLLPhaseLockedLoopとを具備するクロックデータリカバリー回路。第1および第2の位相をそれぞれ有する第1および第2の入力クロック信号ならびに前記第1および前記第2の入力クロック信号にそれぞれ対応する第1および第2の位相補間制御信号を入力するステップと、前記第1および前記第2の位相の間の範囲内で、前記第1および前記第2の位相補間制御信号に応じた位相を設定するための中間電圧制御信号を生成するステップと、前記中間電圧制御信号に基づいて調整された中間電圧を、所定の遅延を伴って出力するステップと、前記第1および前記第2の位相補間制御信号に対する前記第1または前記第2の入力クロック信号の一方の影響だけで前記位相補間信号の位相が決定する場合に、前記第1または前記第2の入力クロック信号の他方の影響を排除することができるリセット信号を生成するステップと、前記リセット信号に応じて前記中間電圧を所定の電圧に固定するステップとを具備する位相補間方法。上記に示した2つの従来技術における問題点について説明する。まず、特許文献1に記載のタイミング差分割回路では、実際には、同じ周波数で位相の異なる複数のクロック信号から、位相が隣接する2つのクロック信号を選択して、第1、第2の入力クロック信号として用いる。そして、これら2つの入力クロック信号を合成することで、中間の位相を補間した信号を生成する。図3は、特許文献1の従来技術における、各信号の波形の例を示すタイムチャートである。図3は、上から順にa~fの合計6つの波形を示している。図3aは、位相が0degdegree:度のクロック信号の波形を示している。図3bは、位相が60degのクロック信号の波形を示している。図3cは、位相が120degのクロック信号の波形を示している。図3dは、位相が60degのクロック信号である第1の入力信号IN1の波形を示している。図3eは、位相が120degのクロック信号から位相が0degのクロック信号に切り替わる第2の入力信号IN2の波形を示している。図3fは、第1、第2の入力信号IN1、IN2を合成して得られる信号N1の波形を示している。すなわち、図3の例では、60degごとに位相のずれた6つのクロック信号から、第1の入力信号IN1として60degのクロック信号を選択し、第2の入力信号IN2として最初は120degの信号を、途中からは0degの信号を選択している。図3eにおいて、第2の入力信号IN2の位相が切り替え時刻41で切り替わるとき、選択されたクロック信号が切り替わる際に、図3fにおいてパルスの消失42が発生する場合がある。より具体的には、このとき、位相が60degの第1の入力信号IN1だけに位相補間の重み付けがされており、かつ、出力信号の位相を進めるために第2の入力信号IN2として位相120degのクロック信号から位相0degのクロック信号に切り替える場合を想定している。すると、切り替え時刻41において、第2の入力信号IN2の位相が120degから0degに切り替わった結果、ノードN1における出力信号においてパルスの消失42が発生する。すなわち、本来なら、第1、第2の入力信号IN1、IN2の双方がLowになることで、ノードN1における出力信号は充電リセットされる。しかし、切り替え時刻41で第2の入力信号IN2のLowパルスが消えたために、ノードN1における出力信号はリセットが出来なくなり、パルスの消失42が発生する。次に、特許文献2における問題点について説明する。特許文献2に記載のタイミング信号発生回路では、入力クロック信号としてCMOSクロック信号の波形を用いるときに、正しく位相補間出来ない場合がある。ここで、CMOSクロック信号の波形とは、電源電圧Vddと、接地電圧GNDとの間でフルに振幅する波形である。特許文献2に記載のタイミング信号発生回路は、複数のインバータ出力を抵抗で接続するだけの構成である。より具体的には、このタイミング信号発生回路は、1つ目の入力クロック信号が立ち上がってから2つ目の入力クロック信号が立ち上がるまでの間に、抵抗比に応じた電圧を補完するだけである。ここで、入力クロック信号としてSinSinus:正弦波などを用いれば、電圧と時間の対応が成立する。しかし、入力クロック信号としてCMOSクロック信号の波形を用いる場合には、図4に示すにように正常な動作が得られない。図4は、特許文献2に記載の従来技術において位相補間を行った場合の各信号の波形の例を示すタイムチャートである。図4は、a~cの合計3つのグラフを示している。図4aは、第1の入力クロック信号INaの波形を示している。図4bは、第2の入力クロック信号INbの波形を示している。図4cは、出力部Outから出力される出力クロック信号の、5つの異なる抵抗比に応じた波形における変動例を示している。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による位相補間装置は、第1の論理回路L1、L1aと、中間電圧生成回路CP、BUFまたはINV、などと、第2の論理回路L1、L1bと、リセット回路MPrst、MP1とを具備する。ここで、第1の論理回路L1、L1aは、第1および第2の入力クロック信号CLKA、CLKBがそれぞれ有する第1および第2の位相の間の範囲内で、第1および第2の入力クロック信号CLKA、CLKBにそれぞれ対応する第1および第2の位相補間制御信号PCON、PCONBに応じた位相を有する位相補間信号を設定するための中間電圧制御信号PCONSWを生成する。中間電圧生成回路CP、BUFまたはINV、などは、中間電圧制御信号PCONSWに基づいて調整された中間電圧Vyを出力する。第2の論理回路L1、L1bは、第1および第2の入力クロック信号CLKA、CLKBならびに第1および第2の位相補間制御信号PCON、PCONBを入力して、第1および第2の位相補間制御信号PCON、PCONBに対する第1または第2の入力クロック信号CLKA、CLKBの一方の影響だけで位相補間信号の位相が決定する場合に、第1または第2の入力クロック信号CLKA、CLKBの他方の影響を排除することができるリセット信号RST、RSTBを生成する。リセット回路MPrst、MP1は、リセット信号RST、RSTBに応じて中間電圧Vyを所定の電圧に固定する。本発明による位相補間方法は、第1および第2の位相をそれぞれ有する第1および第2の入力クロック信号CLKA、CLKBならびに第1および第2の入力クロック信号CLKA、CLKBにそれぞれ対応する第1および第2の位相補間制御信号PCON、PCONBを入力するステップと、第1および第2の位相の間の範囲内で、第1および第2の位相補間制御信号PCON、PCONBに応じた位相を設定するための中間電圧制御信号PCONSWを生成するステップと、中間電圧制御信号PCONSWに基づいて調整された中間電圧Vyを、所定の遅延を伴って出力するステップと、第1および第2の位相補間制御信号PCON、PCONBに対する第1または第2の入力クロック信号CLKA、CLKBの一方の影響だけで位相補間信号の位相が決定する場合に、第1または第2の入力クロック信号CLKA、CLKBの他方の影響を排除することができるリセット信号RST、RSTBを生成するステップと、リセット信号RST、RSTBに応じて中間電圧Vyを所定の電圧に固定するステップとを具備する。本発明では、同じ周波数と異なる位相を有する2つの入力クロック信号から、これら異なる位相の間の範囲で調節した位相を有する位相補間信号を生成するにあたって、一方の入力クロック信号の位相が途中で切り替わった場合でも、2つの入力クロック信号が電源電圧および接地電圧の間でフルに振幅する場合でも、正常に動作する位相補間装置を提供する。添付図面を参照して、本発明による位相補間装置と、この位相補間装置を用いたクロックデータリカバリー回路および位相補間方法とを実施するための形態を以下に説明する。第1の実施形態図5は、本発明の第1の実施形態による位相補間装置の全体的な構成を示すブロック図である。図5の位相補間装置は、論理回路L1と、位相補間回路PI1とを具備している。なお、本実施形態による位相補間装置は、クロックセレクタCS1をさらに具備しても良い。クロックセレクタCS1と、論理回路L1と、位相補間回路PI1とは、この順番に、直列に接続されている。図5の位相補間装置の動作、すなわち本実施形態による位相補間方法について、概略的に説明する。まず、クロックセレクタCS1は、多層クロック信号を入力する。多層クロック信号に含まれる各信号は、同じ周波数および同じ波形を共有する一方で、それぞれ異なる位相を有している。多層クロック信号は、循環的に等位相差であることが一般的であるが、このことは本発明においては必ずしも必要な条件ではない。クロックセレクタCS1は、入力した多層クロック信号のうち、2つのクロック信号を選択的に出力する。これら2つのクロック信号としては、多層クロック信号の中で位相が隣接するもの同士が選択されることが一般的であるが、このことは本発明においては必ずしも必要な条件ではない。次に、論理回路L1は、クロックセレクタCS1から出力された2つのクロック信号と、さらに外部から供給される位相制御信号とを入力とする。位相制御信号は、本発明による位相補間装置が最終的に出力する位相補間信号の位相を制御するためのものである。位相制御信号は、後述する第1、第2の位相補間制御信号PCON、PCONBのように、複数のビット数を含むパラレル信号であることが望ましい。論理回路L1は、リセット信号RSTと、中間電圧制御信号PCONSWとを生成して出力する。中間電圧制御信号PCONSWは、位相補間信号の位相を調整するために、後述する電圧調整回路に用いられるものである。リセット信号RSTは、位相補間信号の位相を、クロックセレクタCS1から出力された2つのクロック信号のいずれかと同じに設定する場合に用いられるものである。なお、中間電圧制御信号PCONSWは、後述するように、複数のビット数を含むパラレル信号であることが望ましい。次に、位相補間回路PI1は、論理回路L1から出力されたリセット信号RSTおよび中間電圧制御信号PCONSWを入力とし、位相補間信号を生成して出力する。図6Aは、本実施形態による論理回路L1および位相補間回路PI1の詳細な構成を示す回路図である。図6Bは、本実施形態による論理回路L1のうち、1ビットの中間電圧制御信号PCONSWを生成する論理回路部L1aの詳細な構成を示す論理回路図である。図6Cは、本実施形態による論理回路L1のうち、リセット信号を生成する論理回路部L1bの詳細な構成を示す論理回路図である。図6Aの論理回路L1は、第1の入力クロック信号CLKAと、第2の入力クロック信号CLKBと、第1の位相補間制御信号PCONと、第2の位相補間制御信号PCONBとを入力し、中間電圧制御信号PCONSWと、リセット信号RSTとを出力する。ここで、第1、第2の入力クロック信号CLKA、CLKBは、クロックセレクタCS1から出力された2つのクロック信号に対応する。また、第1、第2の位相補間制御信号PCON、PCONBは、外部から供給される位相制御信号に対応する。ここで、第1、第2の位相補間制御信号PCON、PCONBおよび中間電圧制御信号PCONSWは、それぞれ、第0~第Nの合計N1ビットを有するパラレル信号である。また、図6Aの論理回路L1は、図6Bの論理回路部L1aをN1個、図6Cの論理回路部L1bを1個、具備している。図6Bの論理回路部L1aは、3つのNAND回路を具備している。第1のNAND回路は、第1の入力クロック信号CLKAと、第1の位相補間制御信号PCONの第nビットとを入力する。第2のNAND回路は、第2の入力クロック信号CLKBと、第2の位相補間制御信号PCONBの第nビットとを入力する。第3のNAND回路は、第1、第2のNAND回路のそれぞれにおけるNAND演算結果を入力する。図6Bの論理回路部L1aは、第3のNAND回路のNAND演算結果を、中間電圧制御信号PCONSWの第nビットとして出力する。図6Cの論理回路部L1bは、4つのNAND回路と、1つのAND回路とを具備している。第1のNAND回路は、第2の位相補間制御信号PCONBにおける第0ビットおよび第Nビットを入力する。第2のNAND回路は、第1の位相補間制御信号PCONにおける第0ビットおよび第Nビットを入力する。第3のNAND回路は、第1の入力クロック信号CLKAと、第1のNAND回路のNAND演算結果とを入力する。第4のNAND回路は、第2の入力クロック信号CLKBと、第2のNAND回路のNAND演算結果とを入力する。AND回路は、第3、第4のNAND回路のそれぞれにおけるNAND演算結果を入力する。図6Cの論理回路部L1bは、AND回路のAND演算結果を、リセット信号RSTとして出力する。次に、位相補間回路PI1の詳細な構成について説明する。位相補間回路PI1は、内部中間電圧調整回路と、リセット回路と、フィルタ回路と、バッファ回路とに分けて考えることが出来る。内部中間電圧調整回路は、電源部Vccと、合計N1個の抵抗素子R0a~RNaからなる第1の抵抗素子群と、合計N1個のP型MOSトランジスタMP0~MPNからなる第1のスイッチ群と、合計N1個の抵抗素子R0b~RNbからなる第2の抵抗素子群と、合計N1個のN型MOSトランジスタMN0~MNNからなる第2のスイッチ群と、グランドGNDとを具備する。第1、第2の抵抗素子群において、全ての抵抗素子が同じ抵抗値を有する必要性は無いが、RiaとRibのように番号が同じ抵抗素子は同じ抵抗値を有することが望ましい。リセット回路は、リセット信号用N型MOSトランジスタMNrstを具備している。フィルタ回路は、可変抵抗素子RPと、容量素子CPとを具備している。なお、容量素子CPの代わりに可変容量素子を用いても良い。さらには、抵抗素子および可変容量素子の組み合わせを用いても構わない。いずれの場合も、後述するように、フィルタ回路の時定数が調整可能であることが望ましい。バッファ回路は、閾値Vthを有する。内部中間電圧調整回路において、電源部Vccと、第1の抵抗素子群と、第2の抵抗素子群と、グランドGNDとは、この順番に直列に接続されている。第1の抵抗素子群において、第0~第Nの抵抗素子R0a~RNaは、この順番に直列に接続されている。第2の抵抗素子群において、第0~第Nの抵抗素子R0b~RNbは、この順番に直列に接続されている。なお、抵抗素子R0aの一方の端部は電源部Vccに接続されており、抵抗素子RNaおよび抵抗素子R0bのそれぞれにおける一方の端部は可変抵抗素子RPにおける一方の端部に接続されており、抵抗素子RNbの一方の端部はグランドGNDに接地されている。以降、抵抗素子RNa、R0bおよび可変抵抗RPが接続されたノードにおける電圧を、内部中間電圧Vxと呼ぶ。第1のスイッチ群および第1の抵抗素子群において、第0~第NのP型MOSトランジスタMP0~MPNのそれぞれにおけるドレインは、第0~第Nの抵抗素子R0a~RNaのそれぞれにおける一方の端部に接続されている。同様に、第0~第NのP型MOSトランジスタMP0~MPNのそれぞれにおけるソースは、第0~第Nの抵抗素子R0a~RNaのそれぞれにおける他方の端部に接続されている。なお、第0~第NのP型MOSトランジスタMP0~MPNのそれぞれにおけるゲートは、中間電圧制御信号PCONSWにおける第0~第Nのビットをそれぞれ入力する。第2のスイッチ群および第2の抵抗素子群において、第0~第NのN型MOSトランジスタMN0~MNNのそれぞれにおけるソースは、第0~第Nの抵抗素子R0b~RNbのそれぞれにおける一方の端部に接続されている。同様に、第0~第NのN型MOSトランジスタMN0~MNNのそれぞれにおけるドレインは、第0~第Nの抵抗素子R0b~RNbのそれぞれにおける他方の端部に接続されている。なお、第0~第NのN型MOSトランジスタMN0~MNNのそれぞれにおけるゲートは、中間電圧制御信号PCONSWにおける第0~第Nのビットをそれぞれ入力する。フィルタ回路において、可変抵抗素子RPの他方の端部、すなわち抵抗素子RNa、R0bと接続されていない方の端部は、容量素子CPにおける一方の端部と、リセット信号用N型MOSトランジスタMNrstにおけるドレインと、バッファBUFにおける入力部とに接続されている。容量素子CPにおける他方の端部は、グランドGNDに接地されている。つまり、このフィルタ回路は、時定数=RP×CPを有するRCResistor-Capacitor回路である。以降、可変抵抗素子RP、容量素子CP、リセット信号用N型MOSトランジスタMNrstおよびバッファBUFが接続されたノードの電圧を、中間電圧Vyと呼ぶ。言い換えれば、中間電圧Vyは、容量素子CPのゲート電圧である。リセット回路において、リセット信号用N型MOSトランジスタMNrstにおいて、ソースはグランドGNDに接地されており、ゲートは論理回路L1からリセット信号RSTを入力する。バッファ回路において、バッファBUFの出力部は、本実施形態による位相補間装置の出力部Outに接続されている。本実施形態による位相補間装置の動作、すなわち位相補間方法について、より詳細に説明する。まず、第1のスイッチ群および第1の抵抗素子群において、第iのP型MOSトランジスタMPiは、ゲートに印加される電圧に応じて、ドレインソース間に接続された抵抗素子Riaの両端部を短絡する。ここで、iは、0以上N以下の任意の整数を表す。同様に、第2のスイッチ群および第2の抵抗素子群において、第iのN型MOSトランジスタMNiは、ゲートに印加される電圧に応じて、ドレインソース間に接続された抵抗素子Ribの両端部を短絡する。このとき、第1、第2のスイッチ群のMOSトランジスタは極性が異なるので、第iの抵抗素子Ria、Ribのペアを考えるとき、常にいずれか一方だけが短絡される。さらに、第1、第2の位相補間制御信号PCON、PCONBとして、サーモメトリックコードを用いるものとする。ここで、サーモメトリックコードとは、数値をバイナリで表す際に用いられる表記の一種である。Nビットのサーモメトリックコードでは、0~Nビットの連続した0と、0~Nビットの連続した1を組み合わせることで、最大2N種類の値を表現することが出来る。このとき、第1、第2の位相補間制御信号PCON、PCONBは、いずれもN1ビットの信号であり、一例としてN=3の場合は、0000、0001、0011、0111、1111、1110、1100、1000からなる合計8種類のうちいずれかの値を取る。また、第1および第2の位相補間制御信号PCONおよびPCONBは反転信号であり、たとえば第1の位相補間制御信号PCONBが0000の場合に第2の位相補間制御信号PCONBは1111となる。このとき、図6Aの論理回路L1は、中間電圧制御信号PCONSWとして、やはり0000、0001、0011、0111、1111、1110、1100、1000のうちいずれかの値を出力する。その結果、第1および第2の入力クロック信号CLKAおよびCLKBの両方がLowである状態からいずれか一方だけがHighになったとき、第1の抵抗素子群のうち、番号の小さい方から0~N1個の抵抗素子が短絡されて、また、第2の抵抗素子群のうち、番号の大きい方から0~N1個の抵抗素子が短絡される。このとき、いずれの場合においても、第1、第2の抵抗素子群のうち、合計N1個の抵抗素子が短絡されて、残る合計N1個の抵抗素子が電源部VccおよびグランドGNDの間に直列に接続された状態になる。ここで、第1および第2の入力クロック信号CLKAおよびCLKBの両方がLowである状態からいずれか一方だけがHighになったときの内部中間電圧Vxに注目すると、中間電圧制御信号PCONSWの5種類の値にそれぞれ対応する5種類の電圧値を取る。すなわち、PCONSW=1111のとき、Vx=0PCONSW=1110のとき、Vx=Vcc×R0b/R1aR2aR3aR0bPCONSW=1100のとき、Vx=Vcc×R0bR1b/R2aR3aR0bR1bPCONSW=1000のとき、Vx=Vcc×R0bR1bR2b/R3aR0bR1bR2bPCONSW=0000のとき、Vx=Vccとなる。ここで、Vccは電源部Vccの電圧を表す。次に、リセット信号用N型MOSトランジスタMNrstは、リセット信号RSTがオン状態になると、容量素子CPをグランドGNDに短絡する。すなわち、リセット信号RSTがオン状態のとき、中間電圧Vyは、内部中間電圧Vxの値に関係なく、ゼロになる。図7は、図6Aの位相補間回路PI1の動作を概略的に説明するための等価回路の回路図である。図6Aの位相補間回路PI1が、図7の等価回路と同じ機能を有していることについて説明する。図7の等価回路は、電源部Vccと、第0~第Nの抵抗素子R0~RNと、グランドGNDと、抵抗値切替スイッチSWresと、抵抗素子RPと、容量素子CPと、リセット信号用スイッチSWrstと、バッファBUFとを具備している。グランドGNDと、第0の抵抗素子R0と、第1の抵抗素子R1と、...、第Nの抵抗素子RNと、電源部Vccとは、この順番に直列に接続されている。抵抗値切替スイッチSWresは、単極N1投スイッチであり、1個の共通端部と、第0~第N1の合計N1個の端部とを具備している。抵抗値切替スイッチSWresにおいて、第0の端部は第0の抵抗素子R0におけるグランドGND側の端部に接続されており、第1の端部は第1の抵抗素子R1における第0の抵抗素子R0側の端部に接続されている。以下同様に、第Nの端部は第Nの抵抗素子RNにおける第N-1の抵抗素子RN-1側の端部に接続されている。最後に、第N1の端部は、第Nの抵抗素子RNにおける電源部Vcc側の端部に接続されている。なお、抵抗値切替スイッチSWresの共通端部は、抵抗素子RPにおける一方の端部に接続されている。ここで、抵抗値切替スイッチSWresの共通端部における電圧を内部中間電圧Vxと呼ぶ。抵抗素子RPにおける他方の端部は、リセット信号用スイッチSWrstにおける一方の端部と、容量素子CPにおける一方の端部と、バッファBUFにおける入力部とに接続されている。リセット信号用スイッチSWrstにおける他方の端部と、容量素子CPにおける他方の端部とは、いずれもグランドGNDに接地されている。ここで、容量素子CPの電圧を中間電圧Vyと呼ぶ。図6Aにおける第1、第2の抵抗素子群R0a~RNa、R0b~RNbおよび図7におけるR0~RNにおいて、同じ番号を有する全ての抵抗素子の抵抗値が同じであれば、内部中間電圧Vxが取り得る電圧値も図6Aおよび図7で同じとなる。また、図7のリセット信号用スイッチSWrstによって中間電圧Vyを任意にゼロに出来ることも、図6aの場合と同じである。以上に説明したように、図7の等価回路は図6Aの位相補間回路PI1と同様に動作する。図7および下記のタイムチャートを用いて、本実施形態による位相補間回路PI1の動作についてさらに詳細に説明する。図8は、本発明の第1の実施形態による位相補間回路PI1の動作を説明するためのタイムチャートである。図8は、a~cの、合計3つのグラフを示している。図8aは、第1の入力クロック信号CLKAの波形の一例を示すグラフである。図8bは、第2の入力クロック信号CLKBの波形の一例を示すグラフである。図8cは、中間電圧Vyの波形の一例を示すグラフである。図8cには、第1~第3のグラフ8A~8Cが描かれており、第1および第2の入力クロック信号CLKAおよびCLKBが両方ともLowである状態からいずれか一方だけがHighになったときの内部中間電圧Vxの電圧値によって、以下のように場合分けしている。第1のグラフ8Aは、内部中間電圧Vxが電源部Vccの電圧に等しい場合の、中間電圧Vyの時間変化を示している。第2のグラフ8Bは、内部中間電圧Vxがゼロである場合の、中間電圧Vyの時間変化を示している。第3のグラフ8Cは、内部中間電圧VxがVcc/2である場合の、中間電圧Vyの時間変化を示している。図8のタイムチャートは、第1~第5の、合計5つの時間帯に分けられている。まず、第1の時間帯では、第1、第2の入力クロック信号CLKA、CLKBが両方ともLow状態にある。図6Cの論理回路から分かるように、この場合、リセット信号RSTはオン状態になる。したがって、中間電圧VyはLow状態に固定されている。これは、第5の時間帯でも同じである。次に、第2の時間帯は、第1の入力クロック信号CLKAだけがHigh状態に立ち上がった時刻から、第2の入力クロック信号CLKBがHigh状態に立ち上がる時刻までの時間帯である。この時間をΔTと置く。ここで、時間ΔTは、第1、第2の入力クロック信号CLKA、CLKBの位相差に対応している。この間、内部中間電圧Vxは、中間電圧調整信号PCONSWに応じて、すなわち第1、第2の位相補間制御信号PCON、PCONBに応じて、所望の電圧に設定されている。中間電圧Vyは、RC回路として動作するフィルタ回路の時定数RP×CPに基づいて、内部中間電圧Vxに追従する。ここで、第2の時間帯における中間電圧Vyの時間変化は、次の式で表される。Vyt=Vx×1-exp-t/RP×CPここで、tは、第1の入力クロック信号CLKAの立ち上がりから始まる時間を意味する変数である。さらに一般化すると、第2の時間帯における中間電圧Vyの時間変化は、次の式で表される。Vyt=Vcc×n/N1×1-exp-t/RP×CPこの式は、電源部VccおよびグランドGNDの間に直列に接続された各抵抗素子の全てにおいてその抵抗値が同じであることを前提としている。また、nは、抵抗値切替スイッチSWresの端部およびグランドGNDの間に接続された抵抗素子の総数を意味する変数であり、0≦n≦N1である。図6Aの場合、第1、第2の位相補間制御信号PCON、PCONBを適宜に設定することによって、所望の変数nを設定することが、すなわち所望の内部中間電圧Vxを設定することが可能となっている。次に、第3の時間帯は、第1の入力クロック信号CLKAに続いて、第2の入力クロック信号CLKBがHigh状態に立ち上がった時刻から、第1の入力クロック信号CLKAがLow状態に立ち下がる時刻までの時間帯である。第3の時間帯の開始時における初期条件について説明する。n=N1の場合における、第2の時間帯の終了時の中間電圧Vyを、電圧V1と呼ぶ。電圧V1は、次の式で表される。V1=Vcc×1-exp-ΔT/RP×CP第3の時間帯の開始時において、第2の入力クロック信号CLKBがHigh状態に立ち上がると、内部中間電圧Vxのノードは電源部Vccに短絡され、Vx=Vccとなる。これは、図6Aにおける第1のスイッチ群MP0~MPNの全てがオン状態になるからである。そのため、中間電圧Vyは、時定数RP×CPに基づいて、Vccまで上昇しようとする。中間電圧Vyの時間変化は、次の式で表される。VyΔTt=V1×n/N1Vcc-V1×n/N1×1-exp-t/RP×CPただし、tの基準は、第3の時間帯の開始時刻、すなわち第1、第2の入力クロック信号CLKA、CLKBが両方ともHigh状態になった時刻である。中間電圧Vyが、次段のバッファ回路における閾値Vthを超える時刻をτと置くと、次の方程式が得られる。Vth=V1×n/N1Vcc-V1×n/N1×1-exp-τ/RP×CPこの方程式をτで解くと、次の式が得られる。τ=-RP×CP×lnVcc-Vth-lnVcc-V1×n/N1したがって、nの値を0~Nの範囲で調整することで、τの値を調整することが可能である。ここで、nの値を1段階だけ動かした場合の、τの変化を計算する。τをnで偏微分すると、次の式が得られる。∂τ/∂n=-RP×CP/N1/VDD/V1-n/N1したがって、nの値を1段階だけ動かした場合の、位相補間信号における位相変動量に対応する時間ズレ量Δτは、次の式で得られる。Δτ=∂τ/∂n×Δn=-RP×CP/N1/VDD/V1-n/N1×Δnここで、Δnは、抵抗接続を1段階変えた場合の変動量を表する。例えば、図7のR0~RNが全て同じであれば、または図6AのR0a~RNaおよびR0b~RNbが全て同じであれば、Δn=1である。ここで、一例として、Vcc/V1=3の場合について考える。上記のとおり、nは0~N1の範囲で変動するので、n/N1の値は0~1の範囲で変動することになる。このとき、Δτにおける最大値および最小値の比率は、1.5倍となる。Δτの変動幅を抑えるためには、∂τ/∂nの値に応じてΔnを変えれば良い。具体的には、図7における抵抗素子R0~RNの抵抗値を、R0>R1>R2>...>RN、の順に小さく設定することで、Δτの値を一定に近づけることが可能になる。次に、第4の時間帯は、第1の入力クロック信号CLKAがLow状態に立ち下がった時刻から、第2の入力クロック信号CLKBがLow状態に立ち下がるまでの時間帯である。第4の時間帯の開始時刻において、第1の入力クロック信号CLKAがLow状態に立ち下がると、この立ち下がりに同期して図6Aにおける第1、第2のスイッチ群の導通状態が切り替わる。その結果、抵抗値切替スイッチSWresが、図7における抵抗素子群R0~RNの、電源部Vcc側から数えてn番目およびn1番目の抵抗素子の間に接続される。つまり、内部中間電圧Vxが、抵抗素子群R0~RNの、電源部Vcc側から数えてn番目およびn1番目の抵抗素子の間の電圧に設定される。なお、厳密には、第4の時間帯における図7の抵抗素子群の順番は逆に、すなわちRNをグランドGND側に、R0を電源Vcc側に、記すべきである。しかし、位相補間動作は第2~第3の時間帯で完了しているので、このままで特に問題は無い。このとき、図8cの第3のグラフ8Cのように、中間電圧Vyは、フィルタ回路を挟んだ内部中間電圧Vxに向かって変動を始める。ただし、図8cの第1のグラフ8Aのように、中間電圧Vyの立ち上りが第1の入力クロック信号CLKAの立ち上りタイミングだけに依存し、第2の入力クロック信号CLKBの影響を受けないときは、第1の入力クロック信号CLKAがLow状態に立ち下がると同時にリセットがかかる。すなわち、リセット信号用スイッチSWrstが導通状態になり、容量素子CPが放電し、中間電圧VyはLow状態になる。この動作は、図6Bに示された論理回路によって実現される。例として、N=3で、第1および第2の位相補間制御信号PCONおよびPCONBが0000、0001、0011、0111、1111、1110、1100、1000のように変化するサーモメトリックコードである場合について考える。この場合、第1の位相補間制御信号PCONにおける最上位ビットPCON[N]および最下位ビットPCON[0]に注目するだけで、全ビットが1になっているかどうかを判定できる。第1の位相補間制御信号PCONの全ビットが1になっているとき、出力クロック信号における立ち上がりおよび立ち下がりのタイミングは、第1の入力クロック信号CLKAだけで決まり、第2の入力クロック信号CLKBは出力クロック信号に影響しない。また、図6Cに示された論理回路の出力を、中間電圧Vyにつながるリセット信号用N型MOSトランジスタMNrstのゲートに入力すると、第1の位相補間制御信号PCONにおける全ビットが1のとき第1の入力クロック信号CLKAがLowになることで、リセットがかかる。ここで、リセットのタイミングは第1の入力クロック信号CLKAにおける立ち上がりのタイミングだけで決定し、第2の入力クロック信号CLKBの出力によらない。反対に、出力クロック信号が第2の入力クロック信号CLKBだけで決まるときは、第2の位相補間制御信号PCONBにおける全ビットが1になり、以下、リセットに係る動作は、第1のクロック信号CLKAおよび第1の位相補間制御信号PCONの場合と同様である。次に、第5の時間帯は、第1の入力クロック信号CLKAに続いて、第2の入力クロック信号CLKBがLow状態に立ち下がった時刻から、第1の入力クロック信号CLKAがHigh状態に再度立ち上がる時刻までの時間帯である。第5の時間帯は、第1の時間帯と同じである。すなわち、第1、第2の入力クロック信号CLKA、CLKBは、両方ともLow状態になっているので、図7におけるリセット信号用スイッチSWrstはオン状態であり、中間電圧VyはLow状態に固定されている。以上、図8のタイミングチャートを参照して、本実施形態による位相補間装置の動作、すなわち本実施形態による位相補間方法について説明した。図9Aおよび図9Bは、本実施形態による位相補間装置における複数のポリシリコン抵抗素子90-1~90-Xのレイアウトの例を示す平面図である。複数のポリシリコン抵抗素子90-1~90-Xそれぞれは、ポリシリコン91と、シリサイドブロック層92と、コンタクト93とを具備している。上記の説明で、図6Aや図7などで直列に接続されている複数の抵抗素子R0a~RNa、R0b~RNb、R0~RNにおいて、各抵抗素子の抵抗値がそれぞれ異なる場合について述べた。複数のポリシリコン抵抗素子90-1~90-Xそれぞれは、シリサイドブロック層92の長さに応じた抵抗値を有している。図9Aの例では、第1~第Xのポリシリコン抵抗素子90-1~90-Xは全て同じ形状であって、その全てが一列に配置されている。図9Bの例では、第1~第Xのポリシリコン抵抗素子90-1~90-Xは、それぞれ異なる長さであって、第1および第Xのポリシリコン抵抗素子90-1および90-X、第2および第X-1のポリシリコン抵抗素子90-2および90-X-1、のように合計の長さが同様となるペアごとに、幅方向に一列に配置されている。図9Aの例では、ポリシリコン91の長さを一定にすることでレイアウトを簡略化している。また、図9Bの例では、シリサイドブロック層92の長さに合わせてポリシリコン91の長さを変えることで、レイアウトの面積を最小化している。本発明の第1の実施形態によって得られる効果についてまとめる。本実施形態における第1の効果は、CMOSクロック信号の補間が可能となることである。特許文献2の従来技術では、入力信号の立ち上がりが出力信号に直接影響するため、フル振幅するCMOSクロック信号などの補間が上手く機能しないことがある。本発明では、入力信号がHigh状態に立ち上がってから中間電圧Vyが立ち上がるまでの時間は、フィルタ回路の時定数RP×CPで決定される。よって、入力クロック信号の立ち上がり時間に依存することなく、位相補間信号を生成することが出来る。本実施形態における第2の効果は、入力クロック信号の切替時における誤動作を回避できることである。本実施形態では、位相補間回路PI1のゲート入力信号を、第1、第2の入力クロック信号CLKA、CLKBおよび第1、第2の位相補間制御信号PCON、PCONBを入力する論理回路で生成した。位相補間信号が、第1の入力クロック信号CLKAのタイミングのみで決定されるとき、第2の入力クロック信号CLKBとして用いる信号を別の信号に切り替えると、特許文献1の従来技術ではリセットに必要な信号が入力されないことがあった。しかし、本実施形態では、この論理回路により、リセット信号用N型MOSトランジスタMNrstのゲート電圧を第1の入力クロック信号CLKAの電圧のみで決めることで、第2の入力クロック信号CLKBが期待しない動作をしたときの誤動作を回避した。本実施形態における第3の効果は、位相補間量の線形性である。特許文献1の従来技術では、電流源として、飽和領域で動作するトランジスタを用いている。このトランジスタは、その動作上、ドレインソース電圧Vdsが0V近辺まで落ちるため、線形領域の動作を強いられる。しかし、これが位相補間ステップのずれにつながっていた。本実施形態では、抵抗および容量によって決定する時定数を用いているため、トランジスタの動作領域が原因となる、理想状態からのズレは、発生しない。ただし、抵抗および容量によって決定する時定数を用いているので、電圧の変化は線形ではない。しかし、時定数から求められる式において抵抗素子R0~RNの抵抗値を適宜に調整し、位相補間量を均一に近付けることが可能である。第2の実施形態図10Aは、本発明の第2の実施形態による位相補間装置の構成を示す回路図である。本実施形態による位相補間装置は、本発明の第1の実施形態による位相補間装置のうち、位相補間回路PI1の部分を特許文献1の位相補間回路に置き換えたものに等しい。図10Aの位相補間装置は、論理回路L2と、位相補間回路PI2とを具備している。論理回路L2は、第1~第8の入力部と、第1~第5のNAND回路とを具備している。位相補間回路PI2は、電源部Vccと、グランドGNDと、第1のP型MOSトランジスタMP1と、第1、第2のN型MOSトランジスタMN1、MN2と、第1、第2の電流源回路部IO1、IO2と、容量素子CPと、インバータINVと、出力部Outとを具備している。第1の入力部は、第1のNAND回路における第1の入力部に接続されている。第2の入力部は、第1のNAND回路における第2の入力部に接続されている。第3の入力部は、第2のNAND回路における第1の入力部に接続されている。第4の入力部は、第2のNAND回路における第2の入力部に接続されている。第5の入力部は、第3のNAND回路における第1の入力部と、第1のN型MOSトランジスタMN1におけるゲートとに接続されている。第6の入力部は、第4のNAND回路における第1の入力部と、第2のN型MOSトランジスタMN2におけるゲートとに接続されている。第7の入力部は、第1の電流源回路部IO1における制御信号入力部に接続されている。第8の入力部は、第2の電流源回路部IO2における制御信号入力部に接続されている。第1のNAND回路における出力部は、第3のNAND回路における第2の入力部に接続されている。第2のNAND回路における出力部は、第4のNAND回路における第2の入力部に接続されている。第3のNAND回路における出力部は、第5のNAND回路における第1の入力部に接続されている。第4のNAND回路における出力部は、第5のNAND回路における第2の入力部に接続されている。第5のNAND回路における出力部は、P型MOSトランジスタMP1におけるゲートに接続されている。P型MOSトランジスタMP1におけるソースは、電源部Vccに接続されている。P型MOSトランジスタMP1におけるドレインは、第1、第2のN型MOSトランジスタMN1、MN2のそれぞれにおけるドレインと、容量素子CPにおける一方の端部と、インバータINVにおける入力部とに接続されている。第1のN型MOSトランジスタMN1におけるソースは、第1の電流源回路部IO1における入力部に接続されている。第2のN型MOSトランジスタMN2におけるソースは、第2の電流源回路部IO2における入力部に接続されている。第1の電流源回路部IO1における出力部は、グランドGNDに接地されている。第2の電流源回路部IO2における出力部は、グランドGNDに接地されている。容量素子CPにおける他方の端部は、グランドGNDに接地されている。インバータINVにおける出力部は、出力部Outに接続されている。図10Bは、本実施形態による第7、第8の入力部および第1、第2の電流源回路部IO1、IO2の詳細な構成を示す回路図である。第1の電流源回路部IO1は、第0~第Nの電流源IO1-0~IO1-Nと、第0~第NのN型MOSトランジスタMN1-0~MN1-Nとを具備している。同様に、第2の電流源回路部IO2は、第0~第Nの電流源IO2-0~IO2-Nと、第0~第NのN型MOSトランジスタMN2-0~MN2-Nとを具備している。第1の電流源回路部IO1における第0~第NのN型MOSトランジスタMN1-0~MN1-Nのドレインは、第1のN型MOSトランジスタMN1のソースに共通接続されている。同様に、第2の電流源回路部IO2における第0~第NのN型MOSトランジスタMN2-0~MN2-Nのドレインは、第2のN型MOSトランジスタMN2のソースに共通接続されている。第1の電流源回路部IO1における第0~第NのN型MOSトランジスタMN1-0~MN1-Nのゲートは、第1の位相補間制御信号PCONにおける第0~第Nビットを、それぞれ入力する。同様に、第2の電流源回路部IO2における第0~第NのN型MOSトランジスタMN2-0~MN2-Nのゲートは、第2の位相補間制御信号PCONBにおける第0~第Nビットを、それぞれ入力する。第1の電流源回路部IO1において、第0~第NのN型MOSトランジスタMN1-0~MN1-Nのソースは、第0~第Nの電流源IO1-0~IO1-Nの一方の端部にそれぞれ接続されている。同様に、第2の電流源回路部IO2において、第0~第NのN型MOSトランジスタMN2-0~MN2-Nのソースは、第0~第Nの電流源IO2-0~IO2-Nの一方の端部にそれぞれ接続されている。第1の電流源回路部IO1において、第0~第Nの電流源IO1-0~IO1-Nの他方の端部は、グランドGNDに接地されている。同様に、第2の電流源回路部IO2において、第0~第Nの電流源IO2-0~IO2-Nの他方の端部は、グランドGNDに接地されている。第1の入力部は、第2の位相補間制御信号PCONBにおける最下位ビットPCONB[0]を入力する。第2の入力部は、第2の位相補間制御信号PCONBにおける最上位ビットPCONB[N]を入力する。第3の入力部は、第1の位相補間制御信号PCONにおける最下位ビットPCON[0]を入力する。第4の入力部は、第1の位相補間制御信号PCONにおける最上位ビットPCON[N]を入力する。第5の入力部は、第1の入力クロック信号CLKAを入力する。第6の入力部は、第2の入力クロック信号CLKBを入力する。第7の入力部は、第1の位相補間制御信号PCONの全ビットを入力する。第8の入力部は、第2の位相補間制御信号PCONBの全ビットを入力する。論理回路L2における、第1~第5のNAND回路からなる回路部は、本発明の第1の実施形態における図6Cの論理回路部L1bを基に、その出力信号を反転したものに等しい。このように構成されたことで、第5のNAND回路の出力は、リセット信号RSTBとして用いられる。ただし、本実施形態によるリセット信号RSTBは、本発明の第1の実施形態によるリセット信号RSTとは反転している。これは、リセット信号をゲートで受けるMOSトランジスタが、本発明の第1の実施形態ではN型であったのに対して、本実施形態ではP型であるからである。リセット信号RSTBがオン状態のとき、中間電圧Vyは、第1、第2の電流源回路部IO1、IO2の動作によらず、強制的にオン状態になる。このとき、中間電圧VyはVccに設定されていることが望ましい。リセット信号RSTBがオフ状態のとき、中間電圧Vyは、第1、第2の入力クロック信号CLKA、CLKBおよび第1、第2の位相補間制御信号PCON、PCONBに応じて決定する。すなわち、まず、第1、第2の入力クロック信号CLKA、CLKBに応じて、第1、第2のN型MOSトランジスタMN1、MN2のそれぞれにおけるソースドレイン間が導通状態または遮断状態になる。第1、第2のN型MOSトランジスタのそれぞれにおけるソースドレイン間が導通状態にあるとき、第1、第2の電流源回路部IO1、IO2における電流に応じて容量素子CPが放電され、中間電圧Vyが変動する。インバータINVは、中間電圧Vyの変動を閾値電圧と比較した結果を出力クロック信号として出力する。第1、第2の電流源回路部IO1、IO2が、第1、第2の位相補間制御信号PCON、PCONBにそれぞれ応じて動作することについて、図10Bを参照して説明する。本発明の第1の実施形態の場合と同様に、第1、第2の位相補間制御信号PCON、PCONBとして、それぞれ、N1ビットのサーモメトリックコードを用いる。第1の電流源回路部IO1における第0~第NのN型MOSトランジスタMN1-0~MN1-Nのそれぞれは、第1の位相補間制御信号PCONにおける第0~第NのビットがLow状態なら遮断状態になり、High状態なら導通状態になる、スイッチとして動作する。その結果、High状態になった第0~第NのN型MOSトランジスタMN1-0~MN1-Nに接続された第0~第Nの電流源IO1-0~IO1-Nの電流だけが、第1の電流源回路部IO1の電流に寄与する。第2の電流源回路部IO2の場合も同様に動作するので、詳細な説明を省略する。なお、中間電圧Vyの制御を簡単にするためには、第1、第2の電流源回路部IO1、IO2において、第0~第Nの電流源IO1-0~IO1-N、第0~第Nの電流源IO2-0~IO2-Nが全て同じ特性を有していることが好ましい。本実施形態と、本発明の第1の実施形態との対応関係について、詳細に説明する。まず、本発明の第1の実施形態における第1の論理回路部L1aは、本実施形態における第5~第8の入力部から第1、第2のN型MOSトランジスタMN1、MN2および第1、第2の電流源回路部IO1、IO2への配線に対応している。すなわち、本実施形態において、第1、第2の位相補間制御信号PCON、PCONBは、そのまま中間電圧制御信号PCONSWとしても用いられている。また、本発明の第1の実施形態における第2の論理回路部L1bは、本実施形態における第1~第6の入力部からP型MOSトランジスタMP1のゲートへつながる5つのNAND回路に対応している。すなわち、本発明の第1の実施形態におけるリセット信号RSTは、本実施形態におけるリセット信号RSTBに対応している。次に、本発明の第1の実施形態における第1、第2のスイッチ群は、本実施形態の第1、第2の電流源回路部IO1、IO2における第0~第NのN型MOSトランジスタMN0~MNNに対応している。また、本発明の第1の実施形態における電源部Vcc、第1、第2の抵抗素子群R0a~RNa、R0b~RNb、可変抵抗素子RPおよびグランドGNDは、本実施形態における電源部Vcc、第1、第2の電流源回路部IO1、IO2のそれぞれにおける第0~第Nの電流源IO1-0~IO1-N、IO2-0~IO2-NおよびグランドGND、に相当する。次に、本発明の第1の実施形態における容量素子CPは、本実施形態における容量素子CPに対応し、本発明の第1の実施形態におけるバッファBUFは、本実施形態におけるインバータINVに対応し、本発明の第1の実施形態におけるリセット回路は、本実施形態によるリセット回路に対応する。このように、本発明の第2の実施形態によっても、本発明の第1の実施形態と同様の動作が得られ、すなわち同様の効果が得られる。第3の実施形態図11は、本発明の第3の実施形態による位相補間装置の構成を示す回路図である。本実施形態による位相補間装置は、図6Aに示した、本発明の第1の実施形態による位相補間装置に、以下の変更を加えたものに等しい。すなわち、本発明の第1の実施形態による位相補間回路PI1に以下の変更を加えて位相補間回路PI3とする。より具体的には、第0~第NのP型MOSトランジスタMP0~MPNからなる第1のスイッチ群と、第0~第Nの抵抗素子R0a~RNaからなる第1の抵抗素子群とを取り除き、代わりに電流源IOを設ける。ここで、電流源IOの入力部は電源部Vccに接続されており、電流源IOの出力部は、可変抵抗素子RP、第2の抵抗素子群における第0の抵抗素子R0bおよび第2のスイッチ群における第0のN型MOSトランジスタMN0のドレインの接続点に接続されている。なお、本実施形態による論理回路L3は、本発明の第1の実施形態による論理回路L1と同じ構成であって良い。内部中間電圧Vxは、最低値はグランドGNDと同じ電圧であり、最高値は電流源IOが出力する電流IOおよび抵抗素子R0~RNの抵抗値の総和の積である。リセット信号RSTがオフ状態のとき、内部中間電圧Vxの実際の値は、抵抗素子R0~RNのうち、N型MOSトランジスタMN0~MNNによって短絡されていないものの抵抗値の総和および電流源IOの出力電流IOの積に等しい。本実施形態による位相補間装置のその他の構成、動作および効果は、本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。第4の実施形態図12は、本発明の第4の実施形態によるクロックデータリカバリー回路の構成を示す回路図である。図12のクロックデータリカバリー回路は、第1、第2のデータ信号入力部DATAA、DATABと、イコライザ121と、サンプラー122と、位相比較器123と、位相制御回路124と、位相補間回路125と、PLLPhaseLockedLoop126と、データ信号出力部DATAとを具備している。イコライザ121における第1の入力部は、第1のデータ信号入力部DATAAに接続されている。イコライザ121における第2の入力部は、第2のデータ信号入力部DATABに接続されている。イコライザ121における第1、第2の出力部は、サンプラー122における第1、第2の入力部にそれぞれ接続されている。サンプラー122における第1の出力部は、データ信号出力部DATAに接続されている。サンプラー122における第2の出力部は、位相比較器123における入力部に接続されている。位相比較器123における出力部は、位相制御回路124における入力部に接続されている。位相制御回路124における出力部は、位相補間回路125における第1の入力部に接続されている。PLL126における出力部は、位相補間回路125における第2の入力部に接続されている。位相制御回路124における出力部は、サンプラー122における第3の入力部に接続されている。本実施形態によるクロックデータリカバリー回路の動作について説明する。位相補間回路125として、本発明の第1~第3の実施形態のいずれかによる位相補間装置を用いる。PLL126は、同じ周波数および異なる位相を有する複数のクロック信号からなる多層クロック信号を生成し、位相補間回路125のクロックセレクタCS1に向けて出力する。イコライザ121は、ケーブルから入力したデータ信号の減衰を回復して、サンプラー122に向けて出力する。サンプラー122は、位相補間回路125が出力する位相補間信号を用いて、イコライザ121から入力したデータの収集を実施する。位相比較器123および位相制御回路124は、サンプラー122によるデータ収集の結果を基に、クロックおよびデータの位相関係を判定する。位相制御回路124は、位相補間信号およびデータの位相関係が揃うように生成した位相制御信号としての第1、第2の位相補間制御信号PCON、PCONBを、位相補間回路125の論理回路L1~L3に向けて出力する。以上のように動作することで、本実施形態によるクロックデータリカバリー回路は、Serdesなどの高速I/F回路においても正しく機能する。