"互いに縦列に多段で接続された複数のA/Dコンバータから出力されたディジタル出力信号を合成する演算回路と、前記演算回路により合成されたディジタル出力信号を所定の設定利得で増幅するディジタルプログラマブルゲインアンプと、前記複数のA/Dコンバータの回路動作を制御する制御部と、を備え、さらに、前記複数のA/Dコンバータのうちの、少なくとも1つのA/Dコンバータは、その内部のA/Dサブコンバータから出力されるコンバータ出力値を固定させるように動作する出力値固定部を備え、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とするパイプライン型A/Dコンバータ。前記パイプライン型A/Dコンバータのうちの先頭からi段目iは、任意の1以上の整数とする。のA/Dコンバータの変換ビット数が、ni0.5ビットnは、任意の1以上の整数とする。である時、前記制御部は、先頭からm段目mは、任意の1以上の整数とする。のA/Dコンバータの前記コンバータ出力値を固定する際、前記ディジタルディジタルプログラマブルゲインアンプの設定利得が2n1n2......nm倍以上である場合に、m段目のA/Dコンバータから出力されたアナログ出力信号が出力レンジを超えない範囲で、前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする請求項1に記載のパイプライン型A/Dコンバータ。前記パイプライン型A/Dコンバータのうちの先頭から1段目および2段目のA/Dコンバータの変換ビット数が、1.5ビットである時、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得が2倍以上4倍未満である時、先頭から1段目のA/Dコンバータの前記コンバータ出力値が固定され、前記ディジタルプログラマブルゲインアンプの設定利得が4倍以上8倍未満である時、さらに、先頭から2段目のA/Dコンバータの前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする請求項2に記載のパイプライン型A/Dコンバータ。前記出力値固定部は、アナログ入力信号および定電圧のうちのいずれかの電圧が入力されるように切り替える出力値固定用スイッチング素子であって、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて前記コンバータ出力値が固定されるように、前記出力値固定用スイッチング素子の導通状態を制御することを特徴とする請求項1~3のいずれか1項に記載のパイプライン型A/Dコンバータ。前記出力値固定用スイッチング素子は、前記定電圧が入力される端子と、A/Dサブコンバータの入力端子との間に接続された第1のスイッチング素子と、前記アナログ入力信号が入力される端子と、A/Dサブコンバータの入力端子との間に接続された第2のスイッチング素子とであって、前記制御部は、前記コンバータ出力値を固定しない時、前記第1のスイッチング素子の導通状態がオフ状態になり、前記第2のスイッチング素子の導通状態がオン状態になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の導通状態を制御し、前記コンバータ出力値を固定する時、前記第1のスイッチング素子の導通状態がオン状態になり、前記第2のスイッチング素子の導通状態がオフ状態になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の導通状態を制御することを特徴とする請求項4に記載のパイプライン型A/Dコンバータ。上記で説明したようなパイプライン型A/Dコンバータにおいては、その各ステージにおいて処理途中の信号に加減算される基準電圧を切り替えることによって、例えば、演算増幅器の有限利得に影響を与えたり、スイッチトキャパシタ回路のキャパシタのミスマッチが生じたりする。これらの原因により、パイプライン型A/Dコンバータの信号処理において、エラー誤差を生じるようになり、このエラーが最終的に不連続な線形性エラー、特に微分非直線性DifferentialNonlinearity;DNLエラーとなる。このような線形性エラーが、パイプライン型A/Dコンバータの特性に影響を与えることがあった。従って、パイプライン型A/Dコンバータの後段側にディジタルPGAが接続されている場合においては、ディジタルPGAが、パイプライン型A/Dコンバータで生成された信号だけではなく、この不連続な線形性エラーも合わせてそのまま増幅してしまう。このため、ディジタルPGAの利得が高くなるほど、パイプライン型A/Dコンバータ自身に高い線形性を要求することになる。そして、高い線形性をそのまま要求しようとすると、集積エリアや消費電力が増大することにつながることがあった。また、上記のような線形性エラーは、ディジタル出力信号の最上位ビットMostSignificantBit;MSB側を処理するステージ、つまり先頭側のステージほど顕著に生じることが多い。さらには、このような不連続な線形性エラーは、特に画像センサ向けのLSILargeScaleIntegrationにおいてA/D変換処理を行う場合に、画像センサの特性に影響を与えることが多い。そこで、本発明は、上記の課題に鑑み、ディジタルPGAを含むパイプライン型A/Dコンバータであっても、ディジタルPGAの利得に関係なく、線形性エラーが発生することを抑えて、パイプライン型A/Dコンバータで生成された信号だけを増幅することができるパイプライン型A/Dコンバータを提供することを目的とする。本発明によるパイプライン型A/Dコンバータは、上記の目的を達成するために、次のように構成される。本発明のある態様による第1のパイプライン型A/Dコンバータは、互いに縦列に多段で接続された複数のA/Dコンバータから出力されたディジタル出力信号を合成する演算回路と、前記演算回路により合成されたディジタル出力信号を所定の設定利得で増幅するディジタルプログラマブルゲインアンプと、前記複数のA/Dコンバータの回路動作を制御する制御部と、を備え、さらに、前記複数のA/Dコンバータのうちの、少なくとも1つのA/Dコンバータは、その内部のA/Dサブコンバータから出力されるコンバータ出力値を固定させるように動作する出力値固定部を備え、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて、前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする。上記の第1のパイプライン型A/Dコンバータによれば、複数のA/Dコンバータのうちの少なくとも1つのA/Dコンバータが、その内部のA/Dサブコンバータから出力されるコンバータ出力値を固定させるように動作する出力値固定部を備える。そして、制御部が、ディジタルプログラマブルゲインアンプの利得に応じて、出力値固定部を備えるA/Dコンバータから出力されるコンバータ出力値が固定されるように、出力値固定部の動作状態を制御する。つまり、ディジタルプログラマブルゲインアンプによって信号を、例えば、2倍、さらに4倍のように増幅した時に、パイプライン型A/DコンバータのA/Dコンバータのうちの少なくとも1つのA/Dコンバータ内部のA/Dサブコンバータのコンバータ出力値を固定しておく。これにより、通常動作状態のように処理途中の信号に加減算される基準電圧が切り替わらないようにする。これにより、各A/Dコンバータで、基準電圧を切り替えることにより生じる不連続な線形性エラーが発生することを抑えることが可能となる。つまり、パイプライン型A/Dコンバータの後段側にディジタルプログラマブルゲインアンプが接続されている場合においても、ディジタルPGAが、パイプライン型A/Dコンバータで生成された信号だけではなく、この不連続な線形性エラーも合わせてそのまま増幅することがない。本発明のある態様による第2のパイプライン型A/Dコンバータは、前記パイプライン型A/Dコンバータのうちの先頭からi段目iは、任意の1以上の整数とする。のA/Dコンバータの変換ビット数が、ni0.5ビットnは、任意の1以上の整数とする。である時、前記制御部は、先頭からm段目mは、任意の1以上の整数とする。のA/Dコンバータの前記コンバータ出力値を固定する際、前記ディジタルディジタルプログラマブルゲインアンプの設定利得が2n1n2......nm倍以上である場合に、m段目のA/Dコンバータから出力されたアナログ出力信号が出力レンジを超えない範囲で、前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする。上記の第2のパイプライン型A/Dコンバータによれば、ディジタルプログラマブルゲインアンプの利得が所定倍されると、A/Dコンバータの入力レンジは狭くなる。そこで、i段目のA/Dコンバータの変換ビットをni0.5ビットとする時に、ディジタルディジタルプログラマブルゲインアンプの設定利得が2n1n2......nm倍以上である場合に、制御部が、自段のA/Dコンバータのアナログ出力信号が出力レンジ、つまり、次段のA/Dコンバータの入力レンジを超えない範囲で、A/Dコンバータのコンバータ出力値を適切な値に固定するように出力値固定用スイッチング素子の動作状態を制御する。つまり、多数ビット型のA/Dコンバータから構成されたパイプライン型A/Dコンバータや、異なるビット数のA/Dコンバータを組み合わせて構成されたパイプライン型A/Dコンバータ等のどのようなパイプライン型A/Dコンバータであっても、コンバータ出力値を固定する際には、自段のA/Dコンバータのアナログ出力信号が出力レンジ、つまり、次段のA/Dコンバータの入力レンジを超えない範囲で、コンバータ出力値を適切な値に固定すれば良い。これにより、通常動作状態のように各ステージにおいて処理途中の信号に加減算される基準電圧を切り替えることにより生じる各A/Dコンバータでの不連続な線形性エラーを抑えることが可能となる。本発明のある態様による第3のパイプライン型A/Dコンバータは、前記パイプライン型A/Dコンバータのうちの先頭から1段目および2段目のA/Dコンバータの変換ビット数が、1.5ビットである時、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得が2倍以上4倍未満である時、先頭から1段目のA/Dコンバータの前記コンバータ出力値が固定され、前記ディジタルプログラマブルゲインアンプの設定利得が4倍以上8倍未満である時、さらに、先頭から2段目のA/Dコンバータの前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする。上記の第3のパイプライン型A/Dコンバータによれば、具体的に、先頭から1段目および2段目のA/Dコンバータの変換ビット数が、1.5ビットであれば、制御部は、ディジタルプログラマブルゲインアンプの設定利得が2倍以上4倍未満である時、先頭から1段目のA/Dコンバータのコンバータ出力値が固定されるように、出力値固定部の動作状態を制御すれば良い。また、制御部は、設定利得が4倍以上8倍未満である時、さらに、先頭から2段目のA/Dコンバータのコンバータ出力値も固定されるように、出力値固定部の動作状態を制御すれば良い。本発明のある態様による第4のパイプライン型A/Dコンバータは、前記出力値固定部は、アナログ入力信号および定電圧のうちのいずれかの電圧が入力されるように切り替える出力値固定用スイッチング素子であって、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて前記コンバータ出力値が固定されるように、前記出力値固定用スイッチング素子の導通状態を制御することを特徴とする。上記の第4のパイプライン型A/Dコンバータによれば、複数のA/Dコンバータのうちの少なくとも1つのA/Dコンバータが、自回路に入力される信号をアナログ入力信号および定電圧のうちのいずれかの電圧に切り替えるための出力値固定用スイッチング素子を備える。そして、制御部が、ディジタルプログラマブルゲインアンプの設定利得に応じて、出力値固定用スイッチング素子の導通状態を制御することで、出力値固定用スイッチング素子を備えるA/Dコンバータの内部のA/Dサブコンバータから出力されるコンバータ出力値を固定させることが可能となる。本発明のある態様による第5のパイプライン型A/Dコンバータは、前記出力値固定用スイッチング素子は、前記定電圧が入力される端子と、A/Dサブコンバータの入力端子との間に接続された第1のスイッチング素子と、前記アナログ入力信号が入力される端子と、A/Dサブコンバータの入力端子との間に接続された第2のスイッチング素子とであって、前記制御部は、前記コンバータ出力値を固定しない時、前記第1のスイッチング素子の導通状態がオフ状態になり、前記第2のスイッチング素子の導通状態がオン状態になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の導通状態を制御し、前記コンバータ出力値を固定する時、前記第1のスイッチング素子の導通状態がオン状態になり、前記第2のスイッチング素子の導通状態がオフ状態になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の導通状態を制御することを特徴とする。上記の第5のパイプライン型A/Dコンバータによれば、出力値固定用スイッチング素子は、上記のような第1のスイッチング素子と第2のスイッチング素子との2つのスイッチング素子である。よって、制御部が、第1のスイッチング素子の導通状態がオン状態になり、第2のスイッチング素子の導通状態がオフ状態になるように制御する。すると、自段のA/Dコンバータのアナログ出力信号が出力レンジ、つまり、次段のA/Dコンバータの入力レンジを超えない範囲で、コンバータ出力値を固定することが可能となる。また、コンバータ出力値を固定しない時には、制御部が、第1のスイッチング素子の導通状態がオフ状態になり、第2のスイッチング素子の導通状態がオン状態になるように制御すれば良い。本発明によれば、ディジタルPGAの利得に応じてA/Dコンバータのコンバータ出力値を適切な値に固定することにより、パイプライン型A/Dコンバータから出力された信号を増幅した際に生じる不連続な線形性エラーが発生することを抑える。そして、ディジタルPGAは、不連続な線形性エラーの少ないA/D変換された信号を増幅することができる。ここからは、添付した図面を参照しながら、本発明のパイプライン型A/Dコンバータの好適な実施形態を詳細に説明する。パイプライン型A/Dコンバータ10の回路構成最初に、図1を参照して、本発明の一実施形態であるパイプライン型A/Dコンバータ10の回路構成を説明する。図1は、本実施形態に係るパイプライン型A/Dコンバータ10の回路構成を示すブロック図である。図1に示すパイプライン型A/Dコンバータ10は、パイプライン型A/Dコンバータ本体部201 ́と、ディジタルPGA202と、リミッタ203とを備えて構成される。図1に示すパイプライン型A/Dコンバータ10と、図8に示したパイプライン型A/Dコンバータ200とでは、ディジタルPGA202と、リミッタ203とを備えている点で同じである。但し、パイプライン型A/Dコンバータ10が有するパイプライン型A/Dコンバータ本体部201 ́は、パイプライン型A/Dコンバータ200が有するパイプライン型A/Dコンバータ本体部201と回路構成が異なっている。パイプライン型A/Dコンバータ本体部201 ́は、図5に示したパイプライン型A/Dコンバータ100と同様に、サンプルホールド回路101と、縦列接続されたk個のA/Dコンバータ102-1 ́,102-2 ́,102-3~102-kと、メモリ103と、演算回路104と、制御部105 ́とを備えて構成される。制御部105 ́は、図5に示したパイプライン型A/Dコンバータ100の制御部105に対応する回路部であり、制御部105がもつ機能を有する。但し、制御部105 ́は、それらの機能に加えて、コンパレータ出力制御信号CP1,CP1 ́,CP2,CP2 ́を生成して、A/Dコンバータ102-1 ́,102-2 ́に出力する機能を有する。具体的に、制御部105 ́は、コンパレータ出力制御信号CP1を所定の電圧レベルであるHレベル、またはHレベルよりも低い電圧レベルであるLレベルでA/Dコンバータ102-1 ́に出力する。同様に、制御部105 ́は、コンパレータ出力制御信号CP1 ́をHレベルまたはLレベルでA/Dコンバータ102-1 ́に出力する。但し、コンパレータ出力制御信号CP1 ́は、コンパレータ出力制御信号CP1の反転信号となるようにA/Dコンバータ102-1 ́に出力する。つまり、コンパレータ出力制御信号CP1の電圧レベルがHレベルである時には、コンパレータ出力制御信号CP1 ́の電圧レベルはLレベルである。一方、コンパレータ出力制御信号CP1の電圧レベルがLレベルである時には、コンパレータ出力制御信号CP1 ́の電圧レベルはHレベルである。また、制御部105 ́は、コンパレータ出力制御信号CP2,CP2 ́をA/Dコンバータ102-2 ́に出力するが、コンパレータ出力制御信号CP2,CP2 ́の電圧レベルについても、上記のコンパレータ出力制御信号CP1,CP1 ́と同じである。また、A/Dコンバータ102-1 ́,102-2 ́は、図5に示したパイプライン型A/Dコンバータ100のA/Dコンバータ102-1,102-2に対応する回路部であり、A/Dコンバータ102-1,102-2がもつ機能を有する。但し、A/Dコンバータ102-1 ́,102-2 ́は、それらの機能に加えて、その内部のA/Dサブコンバータから出力されるコンパレータ出力値が、制御部105 ́から出力されたコンパレータ出力制御信号CP1,CP1 ́,CP2,CP2 ́に基づいて固定されるように制御する機能をもつ。つまり、パイプライン型A/Dコンバータ10は、制御部105 ́がコンパレータ出力制御信号CP1,CP1 ́,CP2,CP2 ́を生成するとともに、コンパレータ出力制御信号CP1,CP1 ́,CP2,CP2 ́に基づいて、A/Dコンバータ102-1 ́,102-2 ́のA/Dサブコンバータのコンパレータ出力値を固定させるように制御するコンパレータ出力値制御機能をもっている。A/Dコンバータ102-1 ́の回路構成続いて、図2を参照して、A/Dコンバータ102-1 ́の回路構成を説明する。図2は、パイプライン型A/Dコンバータ10を構成するA/Dコンバータ102-1 ́の回路構成を示す回路図である。図2に示すA/Dコンバータ102-1 ́は、図6に示したA/Dコンバータ102-1と同様の回路部や素子を有して構成される。但し、A/Dコンバータ102-1 ́は、さらに、出力値固定用スイッチング素子151,152を有している点で、A/Dコンバータ102-1と異なる。なお、A/Dコンバータ102-2 ́においても、A/Dコンバータ102-2と同様の回路部や素子に加えて、出力値固定用スイッチング素子151,152と同じ機能を有するスイッチング素子を備えて構成される。また、A/Dコンバータ102-2 ́においても、制御部105 ́から出力されたコンパレータ出力制御信号CP2,CP2 ́が入力される。但し、A/Dコンバータ102-2 ́の回路構成および回路動作については、A/Dコンバータ102-1 ́と実質同じであるため、回路構成については、A/Dコンバータ102-1 ́の回路構成のみを説明する。出力値固定用スイッチング素子151,152は、コンパレータ出力制御信号CP1,CP1 ́の電圧レベルによって、その導通状態がオン状態またはオフ状態に切り替わる。具体的に、出力値固定用スイッチング素子151は、コンパレータ出力制御信号CP1の電圧レベルがHレベルである時に、その導通状態がオン状態になる。一方で、コンパレータ出力制御信号CP1の電圧レベルがLレベルである時に、その導通状態がオフ状態になる。また、出力値固定用スイッチング素子152は、コンパレータ出力制御信号CP1 ́の電圧レベルがHレベルである時に、その導通状態がオン状態になる。一方で、コンパレータ出力制御信号CP1 ́の電圧レベルがLレベルである時に、その導通状態がオフ状態になる。上記で既に説明したように、コンパレータ出力制御信号CP1 ́は、コンパレータ出力制御信号CP1の反転信号である。よって、出力値固定用スイッチング素子151の導通状態がオン状態である時には、出力値固定用スイッチング素子152の導通状態はオフ状態になる。また、出力値固定用スイッチング素子151の導通状態がオフ状態である時には、出力値固定用スイッチング素子152の導通状態はオン状態になる。A/Dコンバータ102-1 ́,102-2 ́の回路動作続いて、図3および図4を参照して、A/Dコンバータ102-1 ́,102-2 ́の回路動作を説明する。図3は、コンパレータ出力値を制御することが可能であるA/Dコンバータ102-1 ́の入出力特性を示すグラフである。また、図4は、コンパレータ出力値を制御することが可能であるA/Dコンバータ102-2 ́の入出力特性を示すグラフである。図3に示すグラフ中には、ディジタルPGA202の利得が2倍である時の各A/Dコンバータ102-1 ́の入力レンジR12 ́、ディジタルPGA202の利得が4倍である時の各A/Dコンバータ102-1 ́の入力レンジR14 ́をそれぞれ示している。また、図4に示すグラフ中には、ディジタルPGA202の利得が4倍である時の各A/Dコンバータ102-1 ́の入力レンジR24 ́を示している。パイプライン型A/Dコンバータ10において、基本的な回路構成や回路動作については、背景技術で説明した図8に示したパイプライン型A/Dコンバータ200と同じである。但し、パイプライン型A/Dコンバータ10においては、制御部105 ́から出力されたコンパレータ出力制御信号CP1,CP1 ́,CP2,CP2 ́によって導通状態が制御される出力値固定用スイッチング素子を有している。そして、パイプライン型A/Dコンバータ10は、ディジタルPGA202の利得に応じて、それらのスイッチング素子の導通状態を制御することによって、ディジタルPGA202によって所定の利得に応じて信号を増幅した時に、A/Dコンバータ102-1 ́,102-2 ́のA/Dサブコンバータのコンパレータ出力値を固定させることができるようになっている。なお、コンパレータ出力値を固定させるためには、制御信号CP1,CP1 ́,CP2,CP2 ́の電圧レベルを変化させて、A/Dコンバータ102-1 ́,102-2 ́の入力、つまりA/Dコンバータ102-1 ́,102-2 ́の入力信号を、アナログ入力信号Vinから、グランド電圧や電源電圧等の定電圧に切り替えれば良い。また、この回路動作の説明においては、パイプライン型A/Dコンバータ10は、0~2k-1の出力値を出力するものとして説明する。まず、ディジタルPGA202の利得が2倍未満である時には、A/Dコンバータ102-1 ́の回路動作は、背景技術で説明したA/Dコンバータ102-1の回路動作と同じである。よって、制御部105 ́は、電圧レベルがLレベルであるコンパレータ出力制御信号CP1を出力する。すると、出力値固定用スイッチング素子151の導通状態は、オフ状態になる。一方で、制御部105 ́は、電圧レベルがHレベルであるコンパレータ出力制御信号CP1 ́を出力する。すると、出力値固定用スイッチング素子152の導通状態は、オン状態になる。よって、A/Dコンバータ102-1 ́には、アナログ入力信号Vinが入力される。なお、A/Dコンバータ102-2 ́の回路動作についても、A/Dコンバータ102-1と同じである。また、ディジタルPGA202の利得が2倍以上4倍未満になると、制御部105 ́は、A/Dコンバータ102-1 ́に対して、電圧レベルがHレベルであるコンパレータ出力制御信号CP1を出力する。すると、出力値固定用スイッチング素子151の導通状態は、オン状態になる。一方で、制御部105 ́は、A/Dコンバータ102-1 ́に対して、電圧レベルがLレベルであるコンパレータ出力制御信号CP1 ́を出力する。すると、出力値固定用スイッチング素子152の導通状態は、オフ状態になる。よって、A/Dコンバータ102-1 ́には、グランド電圧が入力される。これにより、自段のA/Dコンバータから出力されたアナログ出力信号Voutが、自段のA/Dコンバータの出力レンジ、つまり、次段のA/Dコンバータの入力レンジの範囲内で、A/Dコンバータ102-1 ́のA/Dサブコンバータ129のコンパレータ出力値を変えないで、最小値の-1に固定したままにしておく。この時のA/Dコンバータ102-1 ́の入出力特性であるが、図3に示すようになる。まず、コンパレータ出力値が固定されているため、A/Dコンバータ102-1 ́の入力レンジ内において、通常動作状態のように、アナログ入力信号Vinの電圧に応じて基準電圧が切り替えられて、処理途中の信号に加減算される基準電圧が切り替えられることがない。このため、アナログ出力Voutが、図3中に示す矢印Aの箇所で、図9に示したように折り返されていない。従って、背景技術で説明したように、各ステージにおいて処理途中の信号に加減算される基準電圧を切り替えることによって生じる不連続な線形性エラーが発生することがない。パイプライン型A/Dコンバータ本体部201 ́の後段にはディジタルPGA202が接続されているため、A/Dコンバータ102-1 ́の入力レンジはディジタルPGA202の利得に応じて図3に示したように狭くなる。そして、その入力レンジを超えた分の信号値は、当然無視されてしまう。そこで、入力レンジの有効な信号値を処理する際には、あえて処理途中の信号に加減算される基準電圧を切り替えないようにすることで、できる限り不連続な線形性エラーが生じないようにしている。また、基準電圧を切り替えることがないが、当然、A/Dコンバータ102-1 ́の出力がそのまま次段の入力レンジとなっていることに変わりはないため、各A/Dコンバータにおいて変換ミスが生じることもない。さらに、ディジタルPGA202の利得が4倍以上8倍未満になると、A/Dコンバータ102-1 ́だけではなく、さらにA/Dコンバータ102-2 ́のA/Dサブコンバータのコンパレータ出力値も最小値の-1に固定する。制御部105 ́は、A/Dコンバータ102-2 ́に対して、電圧レベルがHレベルであるコンパレータ出力制御信号CP2を出力する。また、制御部105 ́は、A/Dコンバータ102-2 ́に対して、電圧レベルがLレベルであるコンパレータ出力制御信号CP2 ́を出力する。すると、A/Dコンバータ102-2 ́には、A/Dコンバータ102-1 ́と同様に、グランド電圧が入力される。これにより、さらにA/Dコンバータ102-2 ́のA/Dサブコンバータのコンパレータ出力値も、最小値の-1に固定される。この時のA/Dコンバータ102-2 ́の入出力特性であるが、図4に示すように、A/Dコンバータ102-2 ́の入力レンジ内において、通常動作状態のように処理途中の信号に加減算される基準電圧が切り替えられていない。このため、アナログ出力Voutが、図4中に示す矢印Bの箇所で、図10に示したように折り返されていない。従って、A/Dコンバータ102-2 ́においても、背景技術で説明したように、各ステージにおいて処理途中の信号に加減算される基準電圧が切り替えられて、処理途中の信号が折り返されることによって生じる不連続な線形性エラーが発生することがない。同様に、基準電圧を切り替えなくても、A/Dコンバータ102-2 ́の出力がそのまま次段の入力レンジとなっいることに変わりはないため、各A/Dコンバータにおいて変換ミスが生じることもない。このように、ディジタルPGA202の利得を2倍、さらに4倍のように高くしていった時にも、各A/Dコンバータにおいて、自段のA/Dコンバータのアナログ出力信号Voutが自段のA/Dコンバータの出力レンジ、つまり、次段のA/Dコンバータの入力レンジを超えない範囲で、コンパレータ出力値を最小値に固定しておく。これにより、通常動作状態のように処理途中の信号に加減算される基準電圧が切り替わらないようにして、処理途中の信号が折り返されないようになっている。このため、処理途中の信号を折り返すことによって生じる各A/Dコンバータでの不連続な線形性エラーをなくすことができる。上記で説明した一連の効果については、パイプライン型A/Dコンバータ10を構成するA/Dコンバータのうち、特に、不連続な線形性エラーの影響を大きく受けやすいディジタル出力信号DoutのMSB側を処理するA/Dコンバータほど高くなる。本実施形態の説明では、A/Dコンバータ102-1 ́,102-2 ́のみのコンパレータ出力値を固定することができるようにしたが、ディジタルPGA202の利得がさらに高い場合には、勿論、それ以降のA/Dコンバータ102-3~102-nの各コンパレータ出力値を固定することができるようにしても良い。また、本実施形態の説明では、パイプライン型A/Dコンバータ10の出力値が0~2k-1であるものとして説明したが、パイプライン型A/Dコンバータの出力値はこれに限定されない。例えば、パイプライン型A/Dコンバータの出力値の範囲に負の値も含めて、パイプライン型A/Dコンバータの出力値を-2k-1~2k-1-1としても良い。この場合には、ディジタルPGA202は、パイプライン型A/Dコンバータの出力値の0を中心に信号を増幅する。このため、コンパレータ出力値を固定する時には、最小出力値の-1に固定するのではなく、最大出力値と最小出力値との中間値の0に固定すれば良い。つまり、コンパレータ出力値を固定する場合には、パイプライン型A/Dコンバータの出力レンジがどのようなレンジであっても、ディジタルPGA202の利得を増幅して入力レンジが狭くなった時に、自段のA/Dコンバータのアナログ出力信号Voutが自段のA/Dコンバータの出力レンジ、つまり、次段のA/Dコンバータの入力レンジを超えない範囲で、コンパレータ出力値を適切な値に固定すれば良い。また、本実施形態の説明では、1.5ビット型のA/Dコンバータに限定して説明を行ったが、勿論これに限定されるものではない。1.5ビット型以外の多数ビット型のA/Dコンバータから構成されたパイプライン型A/Dコンバータや、異なるビット数のA/Dコンバータを組み合わせて構成されたパイプライン型A/Dコンバータにおいても、同様に実施することが可能である。具体的に、先頭側からi段目iは、任意の1以上の整数とする。のA/Dコンバータのビット数がni0.5ビットnは、任意の1以上の整数とする。である時、先頭側から数えてm段目mは、任意の1以上の整数とする。のA/Dコンバータにおいては、ディジタルPGA202の利得が2n1n2......nm倍以上である時に、自段のA/Dコンバータのアナログ出力信号Voutが自段のA/Dコンバータの出力レンジ、つまり、次段のA/Dコンバータの入力レンジを超えない範囲で、コンパレータ出力値を固定させれば良い。さらに、本実施形態の説明では、制御部105 ́が、A/Dコンバータ102-1 ́,102-2 ́に入力される電圧が切り替わるように、A/Dコンバータ102-1 ́,102-2 ́が有する出力値固定用スイッチング素子の導通状態を制御することで、A/Dサブコンバータのコンパレータ出力値コンバータ出力値を固定させていた。但し、A/Dサブコンバータのコンバータ出力値を固定させる方法は、これに限定されない。例えば、A/Dサブコンバータの内部に出力値固定部として、出力値固定用スイッチング素子の代わりになる回路を設けておき、制御部105 ́がその回路の動作状態を制御することで、ディジタルPGA202の設定利得に応じて、A/Dコンバータ102-1 ́,102-2 ́のコンバータ出力値を固定させることもできる。各実施形態の説明のまとめ上記で説明したように、パイプライン型A/Dコンバータ10は、基本的な回路構成や回路動作については、背景技術で説明した図8に示したパイプライン型A/Dコンバータ200と同じである。但し、パイプライン型A/Dコンバータ10においては、ディジタルPGA202の利得に応じて、A/Dコンバータ102-1 ́,102-2 ́のA/Dサブコンバータのコンパレータ出力値を固定させたままにしておくことができるようにした。このため、ディジタルPGAによって所定の利得に応じて信号を増幅した時に、パイプライン型A/DコンバータのA/Dコンバータのうち、ディジタル出力信号DoutのMSB側を処理するA/DコンバータのA/Dサブコンバータのコンパレータ出力値を固定したままにしておく。これにより、A/Dコンバータで、通常動作状態のように処理途中の信号に加減される基準電圧が切り替わらないようにしている。これにより、パイプライン型A/Dコンバータ10においては、その各ステージにおいて、処理途中の信号に加減算される基準電圧が切り替えられて、処理途中の信号が折り返されることによって生じるパイプライン型A/Dコンバータにおけるエラーを生じにくくし、不連続な線形性エラーが発生することを抑えている。よって、線形性エラーが、パイプライン型A/Dコンバータの特性に影響を与えることを抑えることができる。そして、ディジタルPGAは、不連続な線形性エラーの少ないA/D変換された信号を増幅することができる。"