"半導体基板内に形成された第1導電型の第1から第4の拡散層と、前記半導体基板内に形成された第2導電型の第5から第8の拡散層と、前記第1と前記第2の拡散層と、前記第5と前記第6の拡散層の間の上方に形成された第1の電極と、前記第3と前記第4の拡散層と、前記第7と前記第8の拡散層の間の上方に形成された第2の電極と、前記第6の拡散層と前記第7の拡散層との間の上方に形成された絶縁膜と、第3の電極を備え、前記第3の電極は、第1電位に接続されていることを特徴とする半導体装置。前記第1電位より高電位の第2電位が供給されることを特徴とする請求項1記載の半導体装置。前記第1及び前記第3の拡散層は前記第2電位に接続されることを特徴とする請求項2に記載の半導体装置。前記第2の拡散層と前記第3の拡散層は素子分離構造により分離され、前記第1の電極と前記第3の電極との間隔は、前記第1の電極と前記素子分離構造との間隔よりも長いことを特徴とする請求項1記載の半導体装置。前記第2の拡散層と前記第3の拡散層は素子分離構造により分離され、前記第2の電極と前記第3の電極との間隔は、前記第2の電極と前記素子分離構造との間隔よりも長いことを特徴とする請求項1記載の半導体装置。前記第2の拡散層と前記第3の拡散層の間の素子分離構造として前記第3の電極の下方にある前記絶縁膜の厚さよりも厚い酸化膜を形成したことを特徴とする請求項1記載の半導体装置。STIで素子分離を行うことにより発生するストレス以下、STIストレスと参照されるは、結晶構造に変化をもたらす。この結晶構造の変化は、トランジスタの特性、例えばトランジスタの駆動能力に影響を与える。近年、素子の微細化が進み、このSTIストレスが問題になってきている。つまり、トランジスタの駆動能力に影響を与えるSTIストレスが、素子の微細化されるにつれ、無視できないファクターの一つとなってきている。例えば、STIストレスの変化に応じて、トランジスタのオン電流Ionドレイン電流の大きさが変動することが知られている。このSTIストレスは、STI間の距離である上述の拡散層長DLに依存するため、拡散層長DLがオン電流Ionの大きさに影響を与えるとも言える。図2は、オン電流Ionの拡散層長DLに対する依存性を示している。縦軸には、NMOSトランジスタのオン電流IonN、及びPMOSトランジスタのオン電流IonPが示されている。横軸には、拡散層長DLが示されている。図2に示されるように、PMOSトランジスタに関しては、拡散層長DLが小さいほどオン電流IonPが大きくなる。一方、NMOSトランジスタに関しては、拡散層長DLが大きいほどオン電流IonNが大きくなる。つまり、PMOSトランジスタに関しては、拡散層長DLが小さいほど特性が良くなり、NMOSトランジスタに関しては、拡散層長DLが大きいほど特性が良くなる。素子の微細化を鑑み、PMOSトランジスタとNMOSトランジスタの両方に関して、オン電流ドレイン電流の特性を可能な限り向上させることができる技術が望まれている。ここで、NMOSトランジスタに関して、拡散層長DLがただ単に延長された場合、STIに挟まれた領域に多数のNMOSトランジスタが並ぶことになる。その場合、その多数のNMOSトランジスタの中の所望の数のNMOSトランジスタだけを使うことができない。言い換えれば、拡散層長DLがただ単に延長された場合、所望の数の素子だけを分離することができないので、所望の数の素子をハンドリングすることができない。一実施形態において、半導体装置は、半導体基板内に形成された第1導電型の第1から第4の拡散層と、半導体基板内に形成された第2導電型の第5から第8の拡散層と、第1と第2の拡散層の間及び第5と第6の拡散層の間の上方に形成された第1の電極と、第3と第4の拡散層の間及び第7と第8の拡散層の間の上方に形成された第2の電極と、第6の拡散層と第7の拡散層との間の上方に形成された絶縁膜及び第3の電極を備える。第3の電極は、第1電位に接続されている。本発明によれば、半導体装置において、所望の数のトランジスタをハンドリングすることが可能となる。添付図面を参照して、本発明による半導体装置、半導体装置の製造方法、及び半導体装置の設計プログラムを説明する。本発明に係る半導体装置は、PMOSトランジスタとNMOSトランジスタを有している。第1の実施の形態図3は、本発明の第1の実施の形態に係る半導体装置1の構造を示す上面図である。図3において、電源電位VDDを供給するための電源線2と、グランド電位GNDを供給するためのグランド線3が、X方向に沿って配置されている。電源線2は、基板電位を印加するためのN型拡散層4に、コンタクト6を介して接続されている。また、グランド線3は、基板電位を印加するためのP型拡散層5に、コンタクト7を介して接続されている。電源線2とグランド線3に挟まれた領域に、複数のPMOSトランジスタP1~P6及び複数のNMOSトランジスタN1~N6が形成されている。具体的には、PMOS領域において、複数のPMOSトランジスタP1~P6が、X方向に沿って整列するように形成されている。また、NMOS領域において、複数のNMOSトランジスタN1~N6が、X方向に沿って整列するように形成されている。また、複数のPMOSトランジスタP1~P6、及び複数のNMOSトランジスタN1~N6のそれぞれに対応して、複数のゲート電極10が形成されている。このゲート電極10は、X方向に直交するY方向に沿って形成されている。また、1つのゲート電極10は、1つのPMOSトランジスタと1つのNMOSトランジスタによって共有されている。PMOS領域においては、ゲート電極10を挟むようにP型拡散層12が形成されている。また、NMOS領域においては、ゲート電極10を挟むようにN型拡散層13が形成されている。また、素子間を分離するための素子分離構造として、STI20が形成されている。本発明によれば、PMOS領域において、複数のPMOSトランジスタP1~P6の各々が、STI20によって囲まれる。例えば、PMOSトランジスタP1及びP2の間には、STI20が形成されている。一方、NMOS領域においては、複数のNMOSトランジスタN1~N6が、全体としてSTI20によって囲まれる。例えば、NMOSトランジスタN2とN3の間には、STI20が形成されていない。つまり、複数のNMOSトランジスタN1~N6は、互いに隣接して連続的に形成され、NMOSトランジスタ群を構成している。言い換えれば、1つのNMOSトランジスタ群は、多数のNMOSトランジスタを含んでいる。一方、1つのPMOSトランジスタ群は、1つのPMOSトランジスタだけからなる。1つのトランジスタ群のX方向の幅が、拡散層長DLと定義される。また、拡散層長DLは、STI20間のX方向に沿った距離と定義され得る。本発明によれば、NMOSトランジスタに関する拡散層長DLは、PMOSトランジスタに関する拡散層長DLよりも長くなる。以上に示されたように、PMOSトランジスタに関しては、STI20を用いることによって、1つずつ素子分離がなされている。NMOSトランジスタ群を構成する複数のNMOSトランジスタに関しても、素子分離がなされることが必要である。ここで、拡散層長DLを可能な限り長くするため、STI20以外の手法が採用されるべきである。そのため、本発明によれば、図3に示されるように、NMOS領域中の所定の位置にゲート構造30が形成されている。このゲート構造30は、隣接するNMOSトランジスタの間の領域に位置している。また、このゲート構造30は、ゲート電極10と同様に、N型拡散層13に挟まれるようにY方向に沿って形成されている。そして、このゲート構造30は、コンタクト31を介して、グランド線3あるいはグランド線3につながるP型拡散層5に接続されている。つまり、ゲート構造30は接地されており、その電位は、グランド電位GNDに固定されている。ゲート構造30の電位はグランド電位であるため、そのゲート構造30はOFFトランジスタに相当する。従って、NMOS領域の中の所定の位置において、STI20を用いることなく、NMOSトランジスタ同士を分離することが可能となる。例えば、ゲート構造30aは、NMOSトランジスタN1,N2と、NMOSトランジスタN3,N4を分離している。また、ゲート構造30bは、NMOSトランジスタN3,N4と、NMOSトランジスタN5,N6を分離している。このように、本発明によれば、STI20の代わりにゲート構造30を用いることによって、NMOSトランジスタに対する素子分離が実現される。図4Aは、図3における線A-A’に沿った構造を示す断面図である。図4Aに示されるように、PMOSトランジスタP3、P4が、基板8のN型領域8n上に隣接して形成されている。各PMOSトランジスタにおいて、ゲート電極10が、基板8上にゲート絶縁膜9を介して形成されている。また、ゲート電極10下の領域に隣接するように、P型拡散層12が基板8のN型領域8n中に形成されている。各々のPMOSトランジスタは、STI20によって囲まれており、PMOSトランジスタP3とP4の間の基板8中には、STI20が形成されている。STI20で囲まれる領域の幅が、拡散層長DLである。また、図4Bは、図3における線B-B’に沿った構造を示す断面図である。図4Bに示されるように、NMOSトランジスタN3、N4が、基板8のP型領域8p上に隣接して形成されている。各NMOSトランジスタにおいて、ゲート電極10が、基板8上にゲート絶縁膜9を介して形成されている。このゲート電極10下の領域に隣接するように、N型拡散層13が基板8のP型領域8p中に形成されている。更に、ゲート構造30a、30bが、基板8上にゲート絶縁膜9を介して形成されている。このゲート構造30下の領域に隣接するように、N型拡散層13が基板8のP型領域8p中に形成されている。また、ゲート構造30a、30bには、グランド電位GNDが印加されている。以上に示された半導体装置1を用い、PMOSトランジスタとNMOSトランジスタの間を適宜接続することによって、様々な論理回路が実現される。図1に示された半導体装置1は、ゲートアレイ的に用いられてもよい。また、図1に示された半導体装置1は、ASICApplicationSpecificIntegratedCircuitの下地層として提供されてもよい。ASICの場合、その下地層は共通に用いられ、下地層の上層であるカスタマイズ層に、ユーザの要求に応じた配線が形成される。これにより、短期間で所望のLSIが得られる。以上に説明されたように、本実施の形態に係る半導体装置1によれば、PMOSトランジスタは、1つずつ素子分離構造20によって囲まれるように形成される。そのため、拡散層長DLが最小になり、図2に示されるように、オン電流の特性が良くなる。一方、NMOSトランジスタは連続して配置され、NMOSトランジスタ群が構成される。そのNMOSトランジスタ群において、1つずつのNMOSトランジスタは、STI20によっては分離されない。そのため、拡散層長DLが大きくなり、図2に示されるように、オン電流の特性が良くなる。このように、PMOSトランジスタとNMOSトランジスタの両方に関して、オン電流の特性が向上する。PMOSトランジスタとNMOSトランジスタの両方の駆動能力が向上するので、遅延時間が低減される。また、本実施の形態によれば、NMOS領域に形成されるゲート構造30の電位が、グランド電位GNDに固定される。これにより、そのゲート構造30の位置において、隣接するNMOSトランジスタを電気的に分離することが可能となる。つまり、オン電流の特性の悪化に関係するSTI20を用いることなく、ゲート構造30を用いることによって、素子分離を行うことが可能となる。本実施の形態に係るゲート構造30により、NMOS領域における拡散層長DLを延長することと、NMOS領域において素子分離を実現することの両方が達成される。そして、NMOS領域において素子分離が実現されるので、上記NMOSトランジスタ群の中の所望の数のNMOSトランジスタだけをハンドリングすることが可能となる。従って、設計の自由度が向上する。例えば2個単位でトランジスタを用いたい場合は、図3に示される位置に、ゲート構造30a及び30bが形成されればよい。このように、本実施の形態によれば、拡散層長DLの影響を気にすることなく素子分離を行うことが可能である。従って、オン電流の特性が向上し、且つ、設計の自由度が向上する。更に、本実施の形態によればレイアウト性の低下が防止される。その理由が以下に示される。PMOSトランジスタに関する拡散層長DLが短縮され、NMOSトランジスタに関する拡散層長DLが延長されるので、拡散層長DLが、PMOS領域とNMOS領域とで異なってくる。ここで、NMOSトランジスタに対して素子分離がなされないと、1つのPMOSトランジスタの寸法と、1つのNMOSトランジスタの寸法が異なってくる。よって、1つのPMOSトランジスタに1つのNMOSトランジスタが割り当てられる場合、その寸法差によって無駄な領域が生じてしまう。しかしながら、本実施の形態によれば、ゲート構造30によって素子分離が実現されるので、図3に示されるように、1つのPMOSトランジスタの寸法と1つのNMOSトランジスタの寸法をそろえることができる。無駄な領域が生じないので、レイアウト性の低下が防止される。第2の実施の形態本発明に係る半導体装置1は、セルベース技術によって設計され、また製造され得る。例えば、図3に示された構成は、第1セル41、第2セル42、及び第3セル43の組み合わせによって実現され得る。第1セル41は、PMOSトランジスタP1、P2、NMOSトランジスタN1、N2、及びゲート構造30aの半分を含んでいる。第2セル42は、PMOSトランジスタP3、P4、NMOSトランジスタN3、N4、ゲート構造30aの半分、及びゲート構造30bの半分を含んでいる。第3セル43は、PMOSトランジスタP5、P6、NMOSトランジスタN5、N6、及びゲート構造30bの半分を含んでいる。第1セル41と第2セル42は、互いに隣接した時にゲート構造30a同士が整列するように構成される。また、第2セル42と第3セル43は、互いに隣接した時にゲート構造30b同士が整列するように構成される。また、本発明に係る半導体装置1は、別の種類のセル群の組み合わせによっても実現され得る。図5は、本発明の第2の実施の形態に係るセルの配置を示す上面図である。図5に示されるように、複数の第4セル44と複数の第5セル45が、X方向に沿って配置されている。第4セル44は、基本セルである。一方、第5セル45は、素子分離に用いられる素子分離セルである。素子分離セル45は、複数の基本セル44のいずれかに隣接して配置される。基本セル第4セル44には、図3に示されたPMOSトランジスタとNMOSトランジスタが形成されている。具体的には、ゲート電極10が、X方向に直交するY方向に沿って直線的に形成されている。1つのゲート電極10は、1つのPMOSトランジスタと1つのNMOSトランジスタによって共有されている。また、PMOS領域においては、ゲート電極10を挟むようにP型拡散層12が形成され、NMOS領域においては、ゲート電極10を挟むようにN型拡散層13が形成されている。N型拡散層群13は、X方向に沿って形成されており、基本セル44のX方向における端部まで延在している。つまり、N型拡散層13は、基本セル44の対向する2辺のいずれかに接している。尚、PMOSトランジスタは、STI20によって囲まれている。素子分離セル第5セル45には、図3に示されたゲート構造30が形成されている。具体的には、ゲート構造30は、2つのN型拡散層13N型拡散層群に挟まれる領域に位置している。その2つのN型拡散層13は、素子分離セル45のX方向における端部まで延在している。つまり、2つのN型拡散層13のそれぞれは、素子分離セル45の対向する2辺に接している。ゲート構造30は、グランド線3に接続されており、その電位はグランド電位GNDに固定されている。図5に示されるように、ある基本セル44のN型拡散層13は、他の基本セル44のN型拡散層13とX方向に沿って整列している。また、基本セル44のN型拡散層13は、素子分離セル45のN型拡散層13とX方向に沿って整列している。逆に言えば、基本セル44及び素子分離セル45は、X方向に沿って連続的に配置された時に、N型拡散層13同士が整列するように構成されている。従って、基本セル44及び素子分離セル45を繰り返し配置することによって、NMOS領域において、拡散層長DLを所望の長さまで長くすることが可能となる。素子分離セル45は、電気的な分離が必要な位置に適宜挿入されればよい。図6は、図5における線A-A’及び線B-B’に沿った構造を示す断面図であり、各セルの断面構造を示している。基本セル44において、PMOSトランジスタ及びNMOSトランジスタが基板8上に形成されている。具体的には、PMOSトランジスタは基板8のN型領域8nの上に、NMOSトランジスタは基板8のP型領域8pの上にそれぞれ形成されている。各トランジスタにおいて、ゲート電極10が、基板8上にゲート絶縁膜9を介して形成されている。ゲート電極10下の領域に隣接するように、P型拡散層12及びN型拡散層13が基板8中に形成されている。また、PMOSトランジスタは、STI20によって囲まれており、隣接するPMOSトランジスタ間の基板8中には、STI20が形成されている。この基本セル44のX方向に沿った幅は、Waであるとする。また、素子分離セル45において、ゲート構造30が、基板8上にゲート絶縁膜9を介して形成されている。このゲート構造30下の領域に隣接するように、NMOSトランジスタの拡散層であるN型拡散層13が形成されている。この素子分離セル45のX方向に沿った幅は、Wbであるとする。図5に示された例によれば、1個の基本セル44には、2個のPMOSトランジスタと2個のNMOSトランジスタが含まれている。しかしながら、各トランジスタの数は2個に限られない。例えば、1個の基本セル44に、PMOSトランジスタとNMOSトランジスタが1個ずつ含まれてもよい。また、1個の基本セル44に、PMOSトランジスタとNMOSトランジスタが4個ずつ含まれてもよい。以上に示された基本セル44及び素子分離セル45を適宜配置することによって、半導体装置1の設計が行われる。図7は、半導体装置1を設計するためのシステムCADを示すブロック図である。この半導体装置設計システム50は、セルライブラリ40、演算処理装置51、メモリ52、設計プログラム53、入力装置54、及び表示装置55を備えている。セルライブラリ40には、複数のセルを示すデータがライブラリとして格納されている。その複数のセルには、上述の第4セル44及び素子分離用の第5セル45が含まれている。また、その複数のセルとして、上述の第1セル41~第3セル43が用いられてもよい。このセルライブラリ40は、例えばハードディスク装置により実現される。メモリ52は、レイアウトが行われる作業領域として用いられ、それにはレイアウト空間が構築される。演算処理装置51は、セルライブラリ40やメモリ52にアクセス可能である。設計プログラム自動レイアウトツール53は、演算処理装置51によって実行されるコンピュータプログラムソフトウェアプロダクトである。入力装置54としては、キーボードやマウスが例示される。ユーザ設計者は、表示装置55に表示された情報を参照しながら、入力装置54を用いて様々なコマンドを入力することが可能である。このような、半導体装置設計システム50によって、ユーザは、半導体装置1のレイアウトを示すレイアウトデータを作成することができる。演算処理装置51は、設計プログラム53の命令に従って、次のような動作を実行する。まず、演算処理装置51は、メモリ52上にレイアウト空間を構築する。次に、演算処理装置51は、使用するセルを示すデータをセルライブラリ40から読み出す。そのセルは、レイアウト空間上の所定の位置に配置される。例えば、図5に示されるように、基本セル44が、X方向に繰り返し配置される。そして、所定の位置において、素子分離セル45が、配置された基本セル44と隣接するように配置される。このように、基本セル44及び素子分離セル45を繰り返し配置することによって、NMOS領域において、拡散層長DLを所望の長さまで長くすることが可能となる。素子分離セル45は、電気的な分離が必要な位置に適宜挿入されればよい。その後、設計製造したい論理回路に応じて、トランジスタ間を接続する配線が施される。図8Aは、例えばインバータを構成する場合の配線例を示している。PMOSトランジスタP1のソースは、配線61によって電源線に接続されている。PMOSトランジスタP2のソースは、配線62によって電源線に接続されている。NMOSトランジスタN1のソースは、配線63によってグランド線に接続されている。NMOSトランジスタN2のソースは、配線64によってグランド線に接続されている。PMOSトランジスタP1のドレインは、配線65によってNMOSトランジスタN1のドレインに接続されている。PMOSトランジスタP2のドレインは、配線66によってNMOSトランジスタN2のドレインに接続されている。また、配線65と配線66は、互いに接続されている。更に、PMOSトランジスタP1及びNMOSトランジスタN1のゲート電極10-1と、PMOSトランジスタP2及びNMOSトランジスタN2のゲート電極10-2は、配線67を介して接続されている。これにより、×2インバータが構成されている。また、PMOSトランジスタP3のソースは、配線71によって電源線に接続されている。PMOSトランジスタP4のソースは、配線72によって電源線に接続されている。NMOSトランジスタN3のソースは、配線73によってグランド線に接続されている。NMOSトランジスタN4のソースは、配線74によってグランド線に接続されている。PMOSトランジスタP3のドレインは、配線75によってNMOSトランジスタN3のドレインに接続されている。PMOSトランジスタP4のドレインは、配線76によってNMOSトランジスタN4のドレインに接続されている。また、配線75と配線76は、互いに接続されている。更に、PMOSトランジスタP3及びNMOSトランジスタN3のゲート電極10-3と、PMOSトランジスタP4及びNMOSトランジスタN4のゲート電極10-4は、配線77を介して接続されている。これにより、×2インバータが構成されている。図8Bは、インバータを構成する場合の他の配線例を示している。図8Bにおいて、図8Aと同様の構成には同じ符号が付され、その説明は適宜省略される。図8Bにおいては、ゲート電極10-1~10-4は、配線80を介して互いに接続されている。これにより、×4インバータが構成されている。つまり、図8Aに示されたインバータよりも大きな駆動能力を有するインバータが実現されている。LSIにおいては、インバータに対して様々な駆動能力が要求される。本実施の形態によれば、トランジスタ間の配線を変更することによって、様々な駆動能力を有するインバータを実現することが可能である。また、更に×8インバータが必要とされる場合は、基本セル44の繰り返し数が変更されればよい。インバータに限らず、基本セル44の繰り返し数や素子分離セル45の位置を変更することによって、様々な論理回路を設計製造することが可能である。また、ゲート構造30を有する素子分離セル45を、所望の位置に挿入することによって、拡散層長DLの影響を気にすることなく素子分離を行うことが可能である。このように、本発明によれば、設計の自由度が向上する。従って、ユーザの要望にきめ細やかに対応することが可能となる。尚、図5に示されたように、ゲート電極10は、Y方向に沿って直線的に形成されていると好適である。近年、DFMDesignforManufacturingという考え方が注目されている。DFMにおいては、製造プロセスを考慮してデザインルールが作成される。例えば、回路面積を低減するために複雑な経路を通るゲート電極が設計された場合、実際の製造段階において、ゲートポリシリコンの幅にばらつきが発生する可能性がある。つまり、複雑な形状のゲート電極は、トランジスタのゲート長Lの製造時ばらつきの原因となる。ゲート長Lのばらつきは、トランジスタの特性のばらつきの一因である。そのため、DFMという考え方によれば、設計段階でゲート電極10が直線的に設計されることが好ましい。これにより、実際の製造段階において、ゲート長Lのばらつきが抑制される。従って、製造されるトランジスタの性能が向上する。本発明によれば、拡散層長DLSTIストレスの影響や、ゲート長Lのばらつきを考慮する手間が省かれる。第3の実施の形態図9は、本発明の第3の実施の形態に係る半導体装置の構造を示す上面図である。図9において、図3に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係る半導体装置1’においては、グランド線3に接続されるゲート構造30の代わりに、ゲート構造90が用いられる。例えば図9においては、ゲート構造90aが、NMOSトランジスタN2及びN3の間に配置されている。また、ゲート構造90bが、NMOSトランジスタN3及びN4の間に配置されている。これらゲート構造90は、電源線2に接続されており、その電位は電源電位VDDに固定されている。図10Aは、図9における線A-A’に沿った構造を示す断面図である。図10Aに示されるように、PMOSトランジスタP3、P4が、基板8のN型領域8n上に隣接して形成されている。各PMOSトランジスタにおいて、ゲート電極10が、基板8上にゲート絶縁膜9を介して形成されている。また、ゲート電極10下の領域に隣接するように、P型拡散層12が基板8のN型領域8n中に形成されている。各々のPMOSトランジスタは、STI20によって囲まれており、PMOSトランジスタP3とP4の間の基板8中には、STI20が形成されている。更に、ゲート構造90a、90bが、STI20上にゲート絶縁膜9を介して形成されている。また、図10Bは、図9における線B-B’に沿った構造を示す断面図である。図10Bに示されるように、NMOSトランジスタN3、N4が、基板8のP型領域8p上に隣接して形成されている。各NMOSトランジスタにおいて、ゲート電極10が、基板8上にゲート絶縁膜9を介して形成されている。このゲート電極10下の領域に隣接するように、N型拡散層13が基板8のP型領域8p中に形成されている。更に、ゲート構造90a、90bが、基板8上にゲート絶縁膜9を介して形成されている。このゲート構造90下の領域に隣接するように、N型拡散層13が基板8中に形成されている。また、ゲート構造90a、90bには、電源電位VDDが印加されている。このようなゲート構造90を用いることによって、PMOSトランジスタの数とNMOSトランジスタの数が非対称な回路を実現することが可能である。例えば、2個のPMOSトランジスタと4個のNMOSトランジスタからなる回路を実現することが可能である。当然、電気的な分離が必要な位置には、第1の実施の形態と同様に、接地されたゲート構造30が形成されればよい。これにより素子分離も実現される。このような構造は、NMOS領域にSTI20が形成されていないからこそ可能となる。隣接するNMOSトランジスタ間には、STI20の代わりにゲート構造が形成されており、所望の回路に応じて、そのゲート構造に印加される電位が決定されればよい。本実施の形態によれば、第1の実施の形態と同様に、PMOSトランジスタとNMOSトランジスタの両方に関して、オン電流の特性が向上する。PMOSトランジスタとNMOSトランジスタの両方の駆動能力が向上するので、遅延時間が低減される。また、第2の実施の形態と同様に、半導体装置1’は、セルベース技術によって設計製造されてもよい。その場合、第4セル基本セル44と第5セル素子分離セル45に加えて、図9に示される第6セル46が用いられればよい。第4セル44を繰り返し配置し、所望の位置に第5セル45あるいは第6セル46を挿入することによって、様々な論理回路を実現することが可能となる。"