"第1主面およびその裏側の第2主面を有する半導体基板と、前記半導体基板の第1主面に配置された主回路形成領域と、前記半導体基板の第1主面に配置された不揮発性メモリ領域とを備え、前記不揮発性メモリ領域には、前記半導体基板の主面に形成された第1導電型の第1ウエルと、前記第1導電型とは反対の導電型を有する第2導電型のウエルであって、前記第1ウエルに内包されるように配置された第2ウエルと、前記第2導電型のウエルであって、前記第2ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第3ウエルと、前記第2導電型のウエルであって、前記第2ウエルおよび前記第3ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第4ウエルと、前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、前記不揮発性メモリセルは、前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように第1方向に延在して配置された浮遊ゲート電極と、前記浮遊ゲート電極が前記第2ウエルに平面的に重なる第1位置に形成されたデータ書き込みおよび消去用の素子と、前記浮遊ゲート電極が前記第3ウエルに平面的に重なる第2位置に形成されたデータ読み出し用の電界効果トランジスタと、前記浮遊ゲート電極が前記第4ウエルに平面的に重なる第3位置に形成された容量素子とを有し、前記データ書き込みおよび消去用の素子は、前記浮遊ゲート電極の前記第1位置に形成される第1電極と、前記第1電極および前記半導体基板の間に形成される第1絶縁膜と、前記第2ウエル内において前記第1電極を挟み込む位置に形成される一対の半導体領域と、前記第2ウエルとを有し、前記データ読み出し用の電界効果トランジスタは、前記浮遊ゲート電極の前記第2位置に形成される第2電極と、前記第2電極および前記半導体基板の間に形成される第2絶縁膜と、前記第3ウエル内において前記第2電極を挟み込む位置に形成された第1導電型の一対の半導体領域とを有し、前記容量素子は、前記浮遊ゲート電極の前記第3位置に形成される第3電極と、前記第3電極および前記半導体基板の間に形成される第3絶縁膜と、前記第4ウエル内において前記第3電極を挟み込む位置に形成される一対の半導体領域と、前記第4ウエルとを有し、前記データ書き込みおよび消去用の素子の前記一対の半導体領域は、互いに逆の導電型とされており、前記容量素子の前記一対の半導体領域は、いずれも前記第2導電型とされていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記データ書き込みおよび消去用の素子の配置領域の前記浮遊ゲート電極には、前記第1導電型の半導体領域と前記第2導電型の半導体領域との両方が形成されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記データ書き込みおよび消去用の素子の配置領域の前記浮遊ゲート電極の前記第1導電型の半導体領域と前記第2導電型の半導体領域とは、前記浮遊ゲート電極の導電型が、前記第1方向に交差する第2方向に沿って前記第1導電型と前記第2導電型とに分かれ、前記浮遊ゲート電極の導電型が、前記第1方向に沿って前記第1導電型と前記第2導電型とに分かれないように配置されていることを特徴とする半導体装置。請求項3記載の半導体装置において、前記データ書き込みおよび消去用の素子の配置領域の前記浮遊ゲート電極の前記第1導電型の半導体領域と前記第2導電型の半導体領域との境界は、前記第2方向の中央に配置されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記一対の半導体領域と、前記容量素子の前記一対の半導体領域の上面にはシリサイド層が形成されており、前記浮遊ゲート電極の上面には絶縁膜が形成されシリサイド層が形成されていないことを特徴とする半導体装置。請求項1記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記一対の半導体領域の各々は、その各々に前記第1導電型と前記第2導電型との境界が形成されないように、1つの導電型で形成されていることを特徴とする半導体装置。第1主面およびその裏側の第2主面を有する半導体基板と、前記半導体基板の第1主面に配置された主回路形成領域と、前記半導体基板の第1主面に配置された不揮発性メモリ領域とを備え、前記不揮発性メモリ領域には、前記半導体基板の主面に形成された第1導電型の第1ウエルと、前記第1導電型とは反対の導電型を有する第2導電型のウエルであって、前記第1ウエルに内包されるように配置された第2ウエルと、前記第2導電型のウエルであって、前記第2ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第3ウエルと、前記第2導電型のウエルであって、前記第2ウエルおよび前記第3ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第4ウエルと、前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、前記不揮発性メモリセルは、前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように第1方向に延在して配置された浮遊ゲート電極と、前記浮遊ゲート電極が前記第2ウエルに平面的に重なる第1位置に形成されたデータ書き込みおよび消去用の素子と、前記浮遊ゲート電極が前記第3ウエルに平面的に重なる第2位置に形成されたデータ読み出し用の電界効果トランジスタと、前記浮遊ゲート電極が前記第4ウエルに平面的に重なる第3位置に形成された容量素子とを有し、前記データ書き込みおよび消去用の素子は、前記浮遊ゲート電極の前記第1位置に形成される第1電極と、前記第1電極および前記半導体基板の間に形成される第1絶縁膜と、前記第2ウエル内において前記第1電極を挟み込む位置に形成される一対の半導体領域と、前記第2ウエルとを有し、前記データ読み出し用の電界効果トランジスタは、前記浮遊ゲート電極の前記第2位置に形成される第2電極と、前記第2電極および前記半導体基板の間に形成される第2絶縁膜と、前記第3ウエル内において前記第2電極を挟み込む位置に形成された第1導電型の一対の半導体領域とを有し、前記容量素子は、前記浮遊ゲート電極の前記第3位置に形成される第3電極と、前記第3電極および前記半導体基板の間に形成される第3絶縁膜と、前記第4ウエル内において前記第3電極を挟み込む位置に形成される一対の半導体領域と、前記第4ウエルとを有し、前記容量素子の前記一対の半導体領域は、互いに逆の導電型とされており、前記データ書き込みおよび消去用の素子の前記一対の半導体領域は、いずれも前記第2導電型とされていることを特徴とする半導体装置。請求項7記載の半導体装置において、前記容量素子の配置領域の前記浮遊ゲート電極には、前記第1導電型の半導体領域と前記第2導電型の半導体領域との両方が形成されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記容量素子の配置領域の前記浮遊ゲート電極の前記第1導電型の半導体領域と前記第2導電型の半導体領域とは、前記浮遊ゲート電極の導電型が、前記第1方向に交差する第2方向に沿って前記第1導電型と前記第2導電型とに分かれ、前記浮遊ゲート電極の導電型が、前記第1方向に沿って前記第1導電型と前記第2導電型とに分かれないように配置されていることを特徴とする半導体装置。請求項9記載の半導体装置において、前記容量素子の配置領域の前記浮遊ゲート電極の前記第1導電型の半導体領域と前記第2導電型の半導体領域との境界は、前記第2方向の中央に配置されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記一対の半導体領域と、前記容量素子の前記一対の半導体領域の上面にはシリサイド層が形成されており、前記浮遊ゲート電極の上面には絶縁膜が形成されシリサイド層が形成されていないことを特徴とする半導体装置。請求項7記載の半導体装置において、前記容量素子の前記一対の半導体領域の各々は、その各々に前記第1導電型と前記第2導電型との境界が形成されないように、1つの導電型で形成されていることを特徴とする半導体装置。第1主面およびその裏側の第2主面を有する半導体基板と、前記半導体基板の第1主面に配置された主回路形成領域と、前記半導体基板の第1主面に配置された不揮発性メモリ領域とを備え、前記不揮発性メモリ領域には、前記半導体基板の主面に形成された第1導電型の第1ウエルと、前記第1導電型とは反対の導電型を有する第2導電型のウエルであって、前記第1ウエルに内包されるように配置された第2ウエルと、前記第2導電型のウエルであって、前記第2ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第3ウエルと、前記第2導電型のウエルであって、前記第2ウエルおよび前記第3ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第4ウエルと、前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、前記不揮発性メモリセルは、前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように第1方向に延在して配置された浮遊ゲート電極と、前記浮遊ゲート電極が前記第2ウエルに平面的に重なる第1位置に形成されたデータ書き込みおよび消去用の素子と、前記浮遊ゲート電極が前記第3ウエルに平面的に重なる第2位置に形成されたデータ読み出し用の電界効果トランジスタと、前記浮遊ゲート電極が前記第4ウエルに平面的に重なる第3位置に形成された容量素子とを有し、前記データ書き込みおよび消去用の素子は、前記浮遊ゲート電極の前記第1位置に形成される第1電極と、前記第1電極および前記半導体基板の間に形成される第1絶縁膜と、前記第2ウエル内において前記第1電極を挟み込む位置に形成される一対の半導体領域と、前記第2ウエルとを有し、前記データ読み出し用の電界効果トランジスタは、前記浮遊ゲート電極の前記第2位置に形成される第2電極と、前記第2電極および前記半導体基板の間に形成される第2絶縁膜と、前記第3ウエル内において前記第2電極を挟み込む位置に形成された第1導電型の一対の半導体領域とを有し、前記容量素子は、前記浮遊ゲート電極の前記第3位置に形成される第3電極と、前記第3電極および前記半導体基板の間に形成される第3絶縁膜と、前記第4ウエル内において前記第3電極を挟み込む位置に形成される一対の半導体領域と、前記第4ウエルとを有し、前記容量素子の前記一対の半導体領域は、互いに逆の導電型とされており、前記データ書き込みおよび消去用の素子の前記一対の半導体領域は、互いに逆の導電型とされていることを特徴とする半導体装置。請求項13記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極には、前記第1導電型の半導体領域と前記第2導電型の半導体領域との両方が形成されていることを特徴とする半導体装置。請求項14記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極の前記第1導電型の半導体領域と前記第2導電型の半導体領域とは、前記浮遊ゲート電極の導電型が、前記第1方向に交差する第2方向に沿って前記第1導電型と前記第2導電型とに分かれ、前記浮遊ゲート電極の導電型が、前記第1方向に沿って前記第1導電型と前記第2導電型とに分かれないように配置されていることを特徴とする半導体装置。請求項15記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極の前記第1導電型の半導体領域と前記第2導電型の半導体領域との境界は、前記第2方向の中央に配置されていることを特徴とする半導体装置。請求項14記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記一対の半導体領域と、前記容量素子の前記一対の半導体領域の上面にはシリサイド層が形成されており、前記浮遊ゲート電極の上面には絶縁膜が形成されシリサイド層が形成されていないことを特徴とする半導体装置。請求項13記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記一対の半導体領域の各々は、その各々に前記第1導電型と前記第2導電型との境界が形成されないように、1つの導電型で形成されており、前記容量素子の前記一対の半導体領域の各々は、その各々に前記第1導電型と前記第2導電型との境界が形成されないように、1つの導電型で形成されていることを特徴とする半導体装置。ところで、本発明者は上記不揮発性メモリにおいて、書き込み用電界効果トランジスタにチャネル全面のFNトンネル電流によりデータを書き込むことについて検討した。その結果、上記FNトンネル電流によりデータ書き込みを行うと、書き込み用電界効果トランジスタのソースドレイン用の半導体領域とウエルとの接合耐圧が持たずブレークダウンし書き込み用電界効果トランジスタが劣化する問題、データ書き換えが不安定になる問題およびデータを上手く書き込むことができない問題等が生じることを見出した。そこで、本発明の目的は、不揮発性メモリセルのデータ書き込みおよび消去用の素子において、チャネル全面のFNトンネル電流によりデータを書き換えることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本発明は、共通の浮遊ゲート電極をゲート電極とするデータ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを有する不揮発性メモリセルにおいて、上記データ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを互いに電気的に分離された同一導電型のウエル内に設け、データ書き込みおよび消去用の素子の一対の半導体領域をウエルと同一導電型の半導体領域により形成したものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、共通の浮遊ゲート電極をゲート電極とするデータ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを有する不揮発性メモリセルにおいて、上記データ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを互いに電気的に分離された同一導電型のウエル内に設け、データ書き込みおよび消去用の素子の一対の半導体領域をウエルと同一導電型の半導体領域により形成する。これにより、不揮発性メモリセルのデータ書き込みおよび消去用の素子において、チャネル全面のFNトンネル電流によりデータを書き換えることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1まず、本発明者が検討したフラッシュメモリの構成およびそのフラッシュメモリにおけるデータ書き込み時の問題について説明する。図1は本発明者が検討したフラッシュメモリのメモリセルMCの平面図、図2および図3は図1のY1-Y1線の断面図であってチャネル全面のFNトンネル電流によりデータ書き込みを行う場合のそれぞれ異なる例を示したものである。なお、符号のYは第1方向でローカルデータ線の延在方向、符号のXは第1方向に直交する第2方向でワード線の延在方向を示している。半導体チップを構成する半導体基板以下、単に基板という1Sは、例えばp型第2導電型のシリコンSi単結晶により形成されている。この基板1Sの主面には分離部TIが配置されている。この分離部TIは、活性領域LL1,L2,L3,L4,L5を規定する部分である。ここでは分離部TIが、例えば基板1Sの主面に掘られた浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、いわゆるSGIShallowGrooveIsolationまたはSTIShallowTrenchIsolationと称する溝形の分離部とされている。上記基板1Sには、その主面から所望の深さに渡ってn型第1導電型の埋込ウエルDNWが形成されている。この埋込ウエルDNWには、p型のウエルHPWa,HPWbおよびn型のウエルHNWが形成されている。p型のウエルHPWa,HPWbは、n型のウエルHNWにより互いに電気的に分離された状態で埋込ウエルDNWに内包されている。このp型のウエルHPWa,HPWbには、例えばホウ素等のようなp型を示す不純物が含有されている。このp型のウエルHPWaの上層一部には、p型の半導体領域4aが形成されている。p型の半導体領域4aには、p型のウエルHPWaと同じ不純物が含有されているが、p型の半導体領域4aの不純物濃度の方が、p型のウエルHPWaの不純物濃度よりも高くなるように設定されている。このp型の半導体領域4aの表層一部には、例えばコバルトシリサイドCoSix等のようなシリサイド層5aが形成されている。このp型の半導体領域4aは、シリサイド層5aを介して、基板1Sの主面上の絶縁層6に形成されたコンタクトホールCT内の導体部7aに電気的に接続されている。絶縁層6は、絶縁層6aとその上に堆積された絶縁層6bとを有している。下層の絶縁層6aは、例えば窒化シリコンSi3N4からなり、上層の絶縁層6bは、例えば酸化シリコンSiO2からなる。また、上記n型のウエルHNWには、例えばリンPまたはヒ素As等のようなn型を示す不純物が含有されており、その不純物濃度は、上記の埋込ウエルDNWよりも高い濃度で形成されている。このn型のウエルHNWの上層一部には、n型の半導体領域8aが形成されている。n型の半導体領域8aには、n型のウエルHNWと同じ不純物が含有されているが、n型の半導体領域8aの不純物濃度の方が、n型のウエルHNWの不純物濃度よりも高くなるように設定されている。このn型の半導体領域8aは、その表層一部に形成されたシリサイド層5aを介して、上記絶縁層6に形成されたコンタクトホールCT内の導体部7bに電気的に接続されている。上記フラッシュメモリのメモリセルMCは、浮遊ゲート電極FGと、データ書き込み消去用のMISFETMetalInsulatorSemiconductorFieldEffectTransistorQWと、データ読み出し用のMISFETQRと、容量部Cとを有している。浮遊ゲート電極FGは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極FGは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態他の導体と絶縁された状態で形成されている。また、この浮遊ゲート電極FGは、図1に示すように、互いに隣接する上記p型のウエルHPWa,HPWbの両方に平面的に重なるように第1方向Yに沿って延在した状態で形成されている。この浮遊ゲート電極FGがp型のウエルHPWaの活性領域L1に平面的に重なる位置には、上記データ書き込み消去用のMISFETQWが配置されている。データ書き込み消去用のMISFETQWは、ゲート電極FGWと、ゲート絶縁膜10aと、一対のソース用のn型の半導体領域11SWおよびドレイン用のn型の半導体領域11DWとを有している。データ書き込み消去用のMISFETQWのチャネルは、上記ゲート電極FGWと活性領域L1とが平面的に重なる上記p型のウエルHPWaの上層に形成される。ゲート電極FGWは、上記浮遊ゲート電極FGの一部により形成されている。上記ゲート絶縁膜10aは、例えば酸化シリコンからなり、ゲート電極FGWと基板1Sp型のウエルHPWaとの間に形成されている。ゲート絶縁膜10aの厚さは、例えば13.5nm程度である。上記ソース用の半導体領域11SWおよびドレイン用の半導体領域11DWは、p型のウエルHPWa内においてゲート電極FGWを挟み込む位置にゲート電極FGWに対して自己整合的に形成されている。この半導体領域11SW,11DWは、それぞれチャネル側のn-型の半導体領域と、その各々に接続されたn型の半導体領域とを有している。このn-型の半導体領域およびn型の半導体領域には、例えばリンまたはヒ素As等のような同一導電型の不純物が含有されているが、n型の半導体領域の不純物濃度の方が、n-型の半導体領域の不純物濃度よりも高くなるように設定されている。このような半導体領域11SW,11DWは、その表層一部に形成されたシリサイド層5aを介して、上記絶縁層6に形成されたコンタクトホールCT内の導体部7cに電気的に接続されている。また、上記浮遊ゲート電極FGがp型のウエルHPWaの活性領域L2に平面的に重なる位置には、上記データ読み出し用のMISFETQRが配置されている。データ読み出し用のMISFETQRは、ゲート電極FGRと、ゲート絶縁膜10bと、一対のn型の半導体領域12R,12Rとを有している。データ読み出し用のMISFETQRのチャネルは、上記ゲート電極FGRと活性領域L2とが平面的に重なる上記p型のウエルHPWaの上層に形成される。ゲート電極FGRは、上記浮遊ゲート電極FGの一部により形成されている。上記ゲート絶縁膜10bは、例えば酸化シリコンからなり、ゲート電極FGRと基板1Sp型のウエルHPWとの間に形成されている。ゲート絶縁膜10bの厚さは、例えば13.5nm程度である。上記一対のn型の半導体領域12R,12Rは、p型のウエルHPWa内においてゲート電極FGRを挟み込む位置にゲート電極FGRに対して自己整合的に形成されている。一対のn型の半導体領域12R,12Rは、それぞれチャネル側のn-型の半導体領域と、その各々に接続されたn型の半導体領域とを有している。このn-型の半導体領域およびn型の半導体領域には、例えばリンPまたはヒ素As等のような同一導電型の不純物が含有されているが、n型の半導体領域の不純物濃度の方が、n-型の半導体領域の不純物濃度よりも高くなるように設定されている。このような半導体領域12R,12Rは、その表層一部に形成されたシリサイド層5aを介して、上記絶縁層6に形成されたコンタクトホールCT内の導体部7dに電気的に接続されている。また、上記浮遊ゲート電極FGが上記p型のウエルHPWbに平面的に重なる位置には、上記容量部Cが形成されている。この容量部Cは、制御ゲート電極CGWと、容量電極FGCと、容量絶縁膜10cと、p型の半導体領域13aとを有している。制御ゲート電極CGWは、浮遊ゲート電極FGが対向するp型のウエルHPWb部分により形成されている。一方、容量電極FGCは、上記制御ゲート電極CGWに対向する浮遊ゲート電極FG部分により形成されている。このようにメモリセルMCのゲート構成を単層構成とすることにより、フラッシュメモリのメモリセルMCと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。また、容量電極FGCの第2方向Xの長さは、上記データ書き込み消去用のMISFETQWや上記データ読み出し用のMISFETQRのゲート電極FGW,FGRの第2方向Xの長さよりも長くなるように形成されている。これにより、容量電極FGCの平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート配線CGWからの電圧供給効率を向上させることが可能となっている。上記容量絶縁膜10cは、例えば酸化シリコンからなり、上記制御ゲート電極CGWと容量電極FGCとの間に形成されている。この容量絶縁膜10cは、上記ゲート絶縁膜10a,10bを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば13.5nm程度である。また、上記ゲート絶縁膜10a,10bおよび容量絶縁膜10cは、主回路における相対的に厚いゲート絶縁膜を持つ高耐圧MISFETと相対的に薄いゲート絶縁膜を持つ低耐圧MISFETのうち、高耐圧MISFETのゲート絶縁膜と同工程により形成されている。これにより、フラッシュメモリの信頼性を向上させることができる。上記p型の半導体領域13aは、p型のウエルHPWb内において容量電極FGCを挟み込む位置に容量電極FGCに対して自己整合的に形成されている。この半導体領域13aには、例えばホウ素B等のような上記p型のウエルHPWbと同一導電型の不純物が含有されているが、p型の半導体領域13aの不純物濃度の方が、p型のウエルHPWbの不純物濃度よりも高くなるように設定されている。この半導体領域13aは、その表層一部に形成されたシリサイド層5aを介して、上記絶縁層6に形成されたコンタクトホールCT内の導体部7eに電気的に接続されている。ところで、このような構成のフラッシュメモリの書き込み消去用のMISFETQWにおいて、チャネル全面のFNトンネル電流により、データを書き込む際には、図2および図3に示すように、書き込み消去用のMISFETQWのソースおよびドレイン用のn型の半導体領域11SW,11DWを、例えばオープンOPENに設定するか、または9Vに設定する。しかし、オープンにする場合図2は、ソースおよびドレイン用のn型の半導体領域11SW,11DWの両側にカットオフするためのトランジスタが必要となり半導体装置の小型化を阻害する問題があることを見出した。一方、n型の半導体領域11SW,11DWに9Vを印加する場合は図3、ソースおよびドレイン用のn型の半導体領域11SW,11DWの接合耐圧が9Vより低いと、接合耐圧が持たずブレークダウンし書き込み消去用のMISFETQWが劣化する問題が生じる。また、データ書き換え領域とデータ読み出し領域とが同一のウエル内に形成されていること等により、データ書き換えが不安定になりデータを上手く書き込むことができない問題が生じることを見出した。そこで、上記構成のフラッシュメモリでは、ソースおよびドレイン用のn型の半導体領域11SW,11DWに耐圧以上の電圧がかからないようにタイミング設計が必要となる。図4~図6はフラッシュメモリのデータ消去動作時における電圧印加のタイミングを示す説明図を示している。まず、図4に示すように、p型のウエルHPWaに9Vの電圧が印加されるのに先立ってデータ書き込み消去用のMISFETQWのドレインに9Vの電圧を印加する。また、データ書き込み消去用のMISFETQWのドレイン電圧を0Vに戻すのに先立ってp型のウエルHPWaの電圧を0Vに戻すと、双方の電位差V1が上記接合耐圧を超えてしまい接合破壊を引き起こしてしまう。そこで、データ消去動作時においては、図5および図6に示すようなタイミングでp型のウエルHPWaおよびデータ書き込み消去用のMISFETQWのドレインn型半導体領域11DWに電圧を印加し、双方の電位差V1が約7V以上とならないようにする。例えば図5に示すように、p型のウエルHPWaの電圧を立ち上げるのに先立ってMISFETQWのドレインの電圧を立ち上げる。この時、双方の電圧は、急峻に立ち上げずに緩やかに上昇させ、双方の電位差V1が上記接合耐圧を超えないようにする。また、MISFETQWのドレイン電圧を0Vに戻すのに先立ってp型のウエルHPWaの電圧を0Vに戻し、この時の双方の電圧変化も急峻とならないようにすることにより、双方の電位差V1が上記接合耐圧を超えないようにする。また、例えば図6に示すように、p型のウエルHPWaの電圧を立ち上げるのに先立ってMISFETQWのドレインの電圧を立ち上げ、9Vまで上昇させる前に4Vもしくは5Vとし、その間にp型のウエルHPWaの電圧を立ち上げても良い。この時、p型のウエルHPWaの電圧は、タイミングが異なるだけでMISFETQWのドレインの電圧と同様に変化させる。それにより、双方の電位差V1が上記接合耐圧を超えないようにすることができる。また、MISFETQWのドレイン電圧およびp型のウエルHPWaの電圧を0Vに戻す際には、MISFETQWのドレイン電圧を低下させるのに先立ってp型のウエルHPWaの電圧を低下させ、その際の電圧変化は、電圧を上昇させる際の変化過程を逆に経るようにすれば良い。このように上記構成のフラッシュメモリの書き込み消去用のMISFETQWにおいてチャネル全面のFNトンネル電流によりデータの書き換えを行うべく、そのソースおよびドレイン用のn型の半導体領域11SW,11DWに9Vを印加する場合、上記のようなタイミング設計が必要となる。しかし、上記のようなタイミング設計を実現するためには、同一の基板1S上に形成する周辺回路の規模が大きくなり、半導体装置の小型化を阻害する問題があることを見出した。次に、本実施の形態1の半導体装置について説明する。本実施の形態1の半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶するフラッシュメモリ不揮発性メモリとが形成されているものである。上記主回路には、例えばDRAMDynamicRandomAccessMemory、やSRAMStaticRAM等のようなメモリ回路、CPUCentralProcessingUniteやMPUMicroProcessingUnite等のような論理回路、これらメモリ回路および論理回路の混在回路あるいはLCDLiquidCrystalDeviceドライバ回路等がある。また、上記所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効使用素子の配置アドレス情報、メモリやLCDの救済の際に使用する有効メモリセル不良のないメモリセルや有効LCD素子の配置アドレス情報、LCD画像調整時に使用する調整電圧のトリミングタップ情報あるいは半導体装置の製造番号等がある。この半導体装置半導体チップ、半導体基板の外部から供給される外部電源は、単一電源とされている。単一電源の電源電圧は、例えば3.3V程度である。図7は本実施の形態1の半導体装置におけるフラッシュメモリの要部回路図を示している。このフラッシュメモリは、メモリセルアレイMRと周辺回路領域PRとを有している。メモリセルアレイMRには、第1方向Yに延在する複数のデータ書き込み消去用のビット線WBLWBL0,WBL1と、データ読み出し用のビット線RBLRBL0,RBL2とが第2方向Xに沿って配置されている。また、メモリセルアレイMRには、上記ビット線WBL,RBLに対して直交する第2方向Xに沿って延在する複数の制御ゲート配線ワード線CGCG0,CG1と、複数のソース線SLと、複数の選択線GSとが第1方向Yに沿って配置されている。各データ書き込み消去用のビット線WBLは、上記周辺回路領域PRに配置されたデータ0/1入力用のインバータ回路INVに電気的に接続されている。また、各データ読み出し用のビット線RBLは、上記周辺回路領域PRに配置されたセンスアンプ回路SAに電気的に接続されている。センスアンプ回路SAは、例えばカレントミラー形とされている。そして、このようなビット線WBL,RBLと、制御ゲート配線CG、ソース線SLおよび選択線GSとの格子状交点の近傍に、1ビット分のメモリセルMCが電気的に接続されている。ここでは、1ビットが2つのメモリセルMCで構成されている場合が例示されている。各メモリセルMCは、データ書き込み消去用の容量部電荷注入放出部CWEと、データ読み出し用のMISFETQRと、容量部Cと、選択MISFETQSとを有している。各ビットの2つのメモリセルMCの各々のデータ書き込み消去用の容量部CWE,CWEは、互いに並列になるように電気的に接続されている。その各々のデータ書き込み消去用の容量部CWEの一方の電極は、データ書き込み消去用のビット線WBLに電気的に接続されている。また、その各々のデータ書き込み消去用の容量部CWEの他方の電極浮遊ゲート電極FGは、それぞれ別々のデータ読み出し用のMISFETQR,QRのゲート電極浮遊ゲート電極FGに電気的に接続されるとともに、容量部C,Cの一方の電極浮遊ゲート電極FGに電気的に接続されている。そして、その容量部C,Cは他方の電極制御ゲート電極CGWは制御ゲート配線CGに電気的に接続されている。一方、各ビットの2つのメモリセルMCのデータ読み出し用のMISFETQR,QRは、互いに直列に電気的に接続されており、そのドレインは、選択MISFETQSを介してデータ読み出し用のビット線RBLに電気的に接続され、ソースはソース線SLに電気的に接続されている。選択MISFETQSのゲート電極は、選択線GSに電気的に接続されている。次に、このようなフラッシュメモリにおけるデータ書き込み動作例を図8~図11により説明する。図8は図7のフラッシュメモリのデータ書き込み動作時における各部への印加電圧を示している。破線S1はデータ書き込み対象のメモリセルMC以下、選択メモリセルMCsというを示している。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義するが、その逆に浮遊ゲート電極の電子を抜き取ることをデータ書き込みと定義することもできる。データの書き込み時には、上記選択メモリセルMCsの上記容量部Cの他方の電極が接続されている制御ゲート配線CG0CGに、例えば9V程度の正の制御電圧を印加する。それ以外の制御ゲート配線CG1CGには、例えば0Vの電圧を印加する。また、選択メモリセルMCsの上記データ書き込み消去用の容量部CWEの一方の電極が電気的に接続されているデータ書き込み消去用のビット線WBL0WBLに、例えば-9V程度の負の電圧を印加する。それ以外のデータ書き込み消去用のビット線WBL1WBLには、例えば0Vの電圧を印加する。また、選択線GS、ソース線SLおよびデータ書き込み用のビット線RBLに、例えば0Vを印加する。これにより、選択メモリセルMCsのデータ書き込み消去用の容量部CWE,CWEの浮遊ゲート電極にチャネル全面のFNトンネル電流により電子を注入し、データを書き込む。次に、図9は図7のフラッシュメモリのデータ一括消去動作時における各部への印加電圧を示している。破線S2はデータ一括消去対象の複数のメモリセルMC以下、選択メモリセルMCse1というを示している。なお、ここでは、浮遊ゲート電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極に電子を注入することをデータ消去と定義することもできる。データ一括消去時には、上記複数の選択メモリセルMCse1の上記容量部Cの他方の電極が接続されている制御ゲート配線CG0,CG1CGに、例えば-9V程度の負の制御電圧を印加する。また、選択メモリセルMCse1の上記データ書き込み消去用の容量部CWEの一方の電極が電気的に接続されているデータ書き込み消去用のビット線WBL0,WBL1WBLに、例えば9V程度の負の電圧を印加する。また、選択線GS、ソース線SLおよびデータ書き込み用のビット線RBLに、例えば0Vを印加する。これにより、データ一括消去を行う複数の選択メモリセルMCse1のデータ書き込み消去用の容量部CWE,CWEの浮遊ゲート電極に蓄積された電子をチャネル全面のFNトンネル電流により放出し、複数の選択メモリセルMCse1のデータを一括消去する。次に、図10は図7のフラッシュメモリのデータビット単位消去動作時における各部への印加電圧を示している。破線S3はデータ括消去対象のメモリセルMC以下、選択メモリセルMCse2というを示している。データビット単位消去時には、上記選択メモリセルMCse2の上記容量部Cの他方の電極が接続されている制御ゲート配線CG0CGに、例えば-9V程度の負の制御電圧を印加する。それ以外の制御ゲート配線CG1CGには、例えば0Vの電圧を印加する。また、選択メモリセルMCse2の上記データ書き込み消去用の容量部CWEの一方の電極が電気的に接続されているデータ書き込み消去用のビット線WBL0WBLに、例えば9V程度の正の電圧を印加する。それ以外のデータ書き込み消去用のビット線WBL1WBLには、例えば0Vの電圧を印加する。また、選択線GS、ソース線SLおよびデータ書き込み用のビット線RBLに、例えば0Vを印加する。これにより、データ消去対象の選択メモリセルMCse2のデータ書き込み消去用の容量部CWE,CWEの浮遊ゲート電極に蓄積された電子をチャネル全面のFNトンネル電流により放出し、データ消去対象の選択メモリセルMCse2のデータを消去する。次に、図11は図7のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示している。破線S4はデータ読み出し対象のメモリセルMC以下、選択メモリセルMCrというを示している。データ読み出し時には、上記選択メモリセルMCrの上記容量部Cの他方の電極が接続されている制御ゲート配線CG0CGに、例えば3V程度の制御電圧を印加する。それ以外の制御ゲート配線CG1CGには、例えば0Vの電圧を印加する。また、選択メモリセルMCrの上記データ書き込み消去用の容量部CWEの一方の電極が電気的に接続されているデータ書き込み消去用のビット線WBL0,WBL0WBLに、例えば0V程度の電圧を印加する。また、上記選択メモリセルMCrの上記選択MISFETQSのゲート電極が電気的に接続されている選択線GSに、例えば3V程度の電圧を印加する。そして、データ書き込み用のビット線RBLに、例えば1V程度の電圧を印加する。さらに、ソース線SLに、例えば0Vを印加する。これにより、データ読み出し対象の選択メモリセルMCrのデータ読み出し用のMISFETQRをオン条件とし、そのデータ読み出し用のMISFETQRのチャネルにドレイン電流が流れるか否かにより、選択メモリセルMCrに記憶されているデータが0/1のいずれなのかを読み出す。次に、図12は本実施の形態1の半導体装置におけるフラッシュメモリの1ビット分のメモリセルMCの平面図、図13は図12のY2-Y2線の断面図である。なお、図12では図面を見易くするために一部にハッチングを付した。p型の基板1Sの主面には、活性領域LL1,L2,L3,L4,L5を規定する上記溝形の分離部TIが形成されている。この基板1Sに形成されたn型第1導電型の埋込ウエル第1ウエルDNWには、p型第2導電型のウエルHPW1,HPW2,HPW3およびn型のウエルHNWが形成されている。p型のウエルHPW1,HPW2,HPW3は、埋込ウエルDNWおよびn型のウエルHNWにより互いに電気的に分離された状態で埋込ウエルDNWに内包されている。このp型のウエルHPW1~HPW3には、例えばホウ素B等のようなp型を示す不純物が含有されている。p型のウエルHPW3の上層一部には、p型の半導体領域4aが形成されている。p型の半導体領域4aには、p型のウエルHPW3と同じ不純物が含有されているが、p型の半導体領域4aの不純物濃度の方が、p型のウエルHPW3の不純物濃度よりも高くなるように設定されている。このp型の半導体領域4aは、基板1Sの主面上の絶縁層6に形成されたコンタクトホールCT内の導体部7aに電気的に接続されている。この導体部7aが接するp型の半導体領域4aの表層一部に上記シリサイド層5aを形成しても良い。また、上記n型のウエルHNWには、例えばリンPまたはヒ素As等のようなn型を示す不純物が含有されている。このn型のウエルHNWの上層一部には、n型の半導体領域8aが形成されている。n型の半導体領域8aには、n型のウエルHNWと同じ不純物が含有されているが、n型の半導体領域8aの不純物濃度の方が、n型のウエルHNWの不純物濃度よりも高くなるように設定されている。n型の半導体領域8aは、上記p型のウエルHPW1~HPW3に接触しないように、p型のウエルHPW1~HPW3から離れている。すなわち、n型の半導体領域8aとp型のウエルHPW1~HPW3との間にはn型の埋込ウエルDNWの一部が介在されている。このようなn型の半導体領域8aは、上記絶縁層6に形成されたコンタクトホールCT内の導体部7bに電気的に接続されている。この導体部7bが接するn型の半導体領域8aの表層一部にシリサイド層5aを形成しても良い。本実施の形態1のフラッシュメモリのメモリセルMCは、浮遊ゲート電極FGと、データ書き込み消去用の容量部CWEと、データ読み出し用のMISFETQRと、容量部Cとを有している。浮遊ゲート電極FGは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極FGは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態他の導体と絶縁された状態で形成されている。また、この浮遊ゲート電極FGは、図12に示すように、互いに隣接する上記p型のウエルHPW1,HPW2,HPW3に平面的に重なるように第1方向Yに沿って延在した状態で形成されている。この浮遊ゲート電極FGがp型のウエル第2ウエルHPW2の活性領域L2に平面的に重なる第1位置には、上記データ書き込み消去用の容量部CWEが配置されている。データ書き込み消去用の容量部CWEは、容量電極第1電極FGC1と、容量絶縁膜第1絶縁膜10dと、p型の半導体領域15,15と、p型のウエルHPW2とを有している。容量電極FGC1は、上記浮遊ゲート電極FGの一部により形成されており、容量部CWEの上記他方の電極を形成する部分である。上記容量絶縁膜10dは、例えば酸化シリコンからなり、容量電極FGC1と基板1Sp型のウエルHPW2との間に形成されている。容量絶縁膜10dの厚さは、例えば10nm以上、20nm以下とされている。ただし、本実施の形態1の容量部CWEでは、データの書き換えにおいて、電子をp型のウエルHPW2から容量絶縁膜10dを介して容量電極FGC1に注入したり、容量電極FGC1の電子を容量絶縁膜10dを介してp型のウエルHPW2に放出したりするので、容量絶縁膜10dの厚さは薄く、具体的には、例えば13.5nm程度の厚さに設定されている。容量絶縁膜10dの厚さを10nm以上とする理由は、それより薄いと容量絶縁膜10dの信頼性を確保できないからである。また、容量絶縁膜10dの厚さを20nm以下とする理由は、それより厚いと電子を通過させることが難しくなり、データの書き換えが上手くできないからである。容量部CWEのp型の半導体領域15は、p型のウエルHPW2内において容量電極FGC1を挟み込む位置に容量電極FGC1に対して自己整合的に形成されている。この半導体領域15は、それぞれチャネル側のp-型の半導体領域15aと、その各々に接続されたp型の半導体領域15bとを有している。このp-型の半導体領域15aおよびp型の半導体領域15bには、例えばホウ素B等のような同一導電型の不純物が含有されているが、p型の半導体領域15bの不純物濃度の方が、p-型の半導体領域15aの不純物濃度よりも高くなるように設定されている。このp型の半導体領域15は、p型のウエルHPW2と電気的に接続されている。p型の半導体領域15およびp型のウエルHPW2は、容量部CWEの上記一方の電極を形成する部分である。このp型の半導体領域15は、上記絶縁層6に形成されたコンタクトホールCT内の導体部7cに電気的に接続されている。この導体部7cは、上記データ書き込み消去用のビット線WBLに電気的に接続されている。この導体部7cが接するp型の半導体領域15bの表層一部にシリサイド層5aを形成しても良い。また、上記浮遊ゲート電極FGがp型のウエル第3ウエルHPW3の活性領域L1に平面的に重なる第2位置には、上記データ読み出し用のMISFETQRが配置されている。データ読み出し用のMISFETQRの構成は図1~図3で説明したものと同じである。すなわち、データ読み出し用のMISFETQRは、ゲート電極第2電極FGRと、ゲート絶縁膜第2絶縁膜10bと、一対のn型の半導体領域12,12とを有している。データ読み出し用のMISFETQRのチャネルは、上記ゲート電極FGRと活性領域L1とが平面的に重なる上記p型のウエルHPW3の上層に形成される。ゲート電極FGRは、上記浮遊ゲート電極FGの一部により形成されている。上記ゲート絶縁膜10bは、例えば酸化シリコンからなり、ゲート電極FGRと基板1Sp型のウエルHPW3との間に形成されている。ゲート絶縁膜10bの厚さは、例えば13.5nm程度である。上記データ読み出し用のMISFETQRの一対のn型の半導体領域12,12は、p型のウエルHPW3内においてゲート電極FGRを挟み込む位置にゲート電極FGRに対して自己整合的に形成されている。データ読み出し用のMISFETQRの一対のn型の半導体領域12,12は、それぞれチャネル側のn-型の半導体領域12aと、その各々に接続されたn型の半導体領域12bとを有している。このn-型の半導体領域12aおよびn型の半導体領域12bには、例えばリンPまたはヒ素As等のような同一導電型の不純物が含有されているが、n型の半導体領域12bの不純物濃度の方が、n-型の半導体領域12aの不純物濃度よりも高くなるように設定されている。このようなデータ読み出し用のMISFETQRの半導体領域12,12の一方は、上記絶縁層6に形成されたコンタクトホールCT内の導体部7dに電気的に接続されている。この導体部7dは、上記ソース線SLに電気的に接続されている。この導体部7dが接するn型の半導体領域12bの表層一部にシリサイド層5aを形成しても良い。一方、データ読み出し用のMISFETQRの半導体領域12,12の他方は、上記選択MISFETQSのソースおよびドレイン用のn型の半導体領域12の一方と共有とされている。選択MISFETQSは、ゲート電極FGSと、ゲート絶縁膜10eと、ソースドレイン用の一対のn型の半導体領域12,12とを有している。選択MISFETQSのチャネルは、上記ゲート電極FGSと活性領域L1とが平面的に重なる上記p型のウエルHPW3の上層に形成される。上記ゲート電極FGSは、例えば低抵抗な多結晶シリコンにより形成されている。このゲート電極FGSは、上記絶縁層6に形成されたコンタクトホールCT内の導体部7fに電気的に接続されている。この導体部7fは、上記選択線GSに電気的に接続されている。上記ゲート絶縁膜10eは、例えば酸化シリコンからなり、ゲート電極FGSと基板1Sp型のウエルHPW3との間に形成されている。このゲート絶縁膜10eの厚さは、例えば13.5nm程度である。選択MISFETQSの一対のn型の半導体領域12,12の構成は、上記データ読み出し用のMISFETQRのn型の半導体領域12と同じである。選択MISFETQSの他方のn型の半導体領域12は、上記絶縁層6に形成されたコンタクトホールCT内の導体部7gに電気的に接続されている。この導体部7gには、上記データ読み出し用のビット線RBLに電気的に接続されている。この導体部7gが接するn型の半導体領域12bの表層一部にシリサイド層5aを形成しても良い。また、上記浮遊ゲート電極FGが上記p型のウエル第4ウエルHPW1に平面的に重なる位置には、上記容量部Cが形成されている。この容量部Cの構成は図1~図3で説明したものと同じである。すなわち、この容量部Cは、制御ゲート電極CGWと、容量電極第3電極FGC2と、容量絶縁膜第3絶縁膜10cと、p型の半導体領域13と、p型のウエルHPW1とを有している。容量電極FGC2は、上記制御ゲート電極CGWに対向する浮遊ゲート電極FG部分により形成されており、上記容量部Cの一方の電極を形成する部分である。このようにメモリセルMCのゲート構成を単層構成とすることにより、フラッシュメモリのメモリセルMCと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。また、容量電極FGC2の第2方向Xの長さは、上記データ書き込み消去用の容量部CWEの容量電極FGC1や上記データ読み出し用のMISFETQRのゲート電極FGRの第2方向Xの長さよりも長くなるように形成されている。これにより、容量電極FGC2の平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート配線CGWからの電圧供給効率を向上させることが可能となっている。上記容量絶縁膜10cは、例えば酸化シリコンからなり、容量電極FGC2と基板1Sp型のウエルHPW1との間に形成されている。容量絶縁膜10cは、上記ゲート絶縁膜10b,10e、容量絶縁膜10dを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば13.5nm程度である。容量部Cのp型の半導体領域13は、p型のウエルHPW1内において容量電極FGC2を挟み込む位置に容量電極FGC2に対して自己整合的に形成されている。この半導体領域13は、それぞれチャネル側のp-型の半導体領域13bと、その各々に接続されたp型の半導体領域13aとを有している。このp-型の半導体領域13bおよびp型の半導体領域13aには、例えばホウ素B等のような同一導電型の不純物が含有されているが、p型の半導体領域13aの不純物濃度の方が、p-型の半導体領域13bの不純物濃度よりも高くなるように設定されている。このp型の半導体領域13は、p型のウエルHPW1と電気的に接続されている。p型の半導体領域13およびp型のウエルHPW1は、容量部Cの制御ゲート電極CGW上記他方の電極を形成する部分である。このp型の半導体領域13は、上記絶縁層6に形成されたコンタクトホールCT内の導体部7eに電気的に接続されている。この導体部7eは、上記制御ゲート配線CGに電気的に接続されている。この導体部7cが接するp型の半導体領域15bの表層一部にシリサイド層5aを形成しても良い。次に、図14は本実施の形態1のフラッシュメモリのデータ書き込み動作時の上記選択メモリセルMCsでの各部への印加電圧の一例を示す図12のY2-Y2線の断面図である。ここでは導体部7bを通じてn型のウエルHNWおよびn型の埋込ウエルDNWに、例えば9V程度の電圧を印加して基板1Sとp型のウエルHPW1~HPW3との電気的な分離を行う。また、上記制御ゲート配線CGから導体部7eを通じて容量部Cの制御ゲート電極CGWに、例えば9V程度の正の制御電圧を印加する。また、上記データ書き込み消去用のビット線WBLから導体部7cを通じて容量部CWEの一方の電極p型の半導体領域15およびp型のウエルHPW2に、例えば-9V程度の負の電圧を印加する。また、導体部7aを通じて、p型のウエルHPW3に、例えば0Vを印加する。また、上記選択線GSから導体部7fを通じて選択MISFETQSのゲート電極FGSに、例えば0Vを印加する。また、上記ソース線SLから導体部7dを通じてデータ読み出し用のMISFETQRの一方のn型の半導体領域12に、例えば0Vを印加する。また、データ書き込み用のビット線RBLから導体部7gを通じて、選択MISFETQSの一方のn型の半導体領域12に、例えば0Vを印加する。これにより、選択メモリセルMCsのデータ書き込み消去用の容量部CWEのp型のウエルHPW2の電子eを、チャネル全面のFNトンネル電流により容量絶縁膜10dを通じて容量電極FGC1浮遊ゲート電極FGに注入し、データを書き込む。次に、図15は本実施の形態1のフラッシュメモリのデータ消去動作時における各部への印加電圧を示す図12のY2-Y2線の断面図である。ここでは導体部7bを通じてn型のウエルHNWおよびn型の埋込ウエルDNWに、例えば9V程度の電圧を印加して基板1Sとp型のウエルHPW1~HPW3との電気的な分離を行う。また、上記制御ゲート配線CGから導体部7eを通じて容量部Cの制御ゲート電極CGWに、例えば-9V程度の負の制御電圧を印加する。また、上記データ書き込み消去用のビット線WBLから導体部7cを通じて容量部CWEの一方の電極p型の半導体領域15およびp型のウエルHPW2に、例えば9V程度の正の電圧を印加する。また、導体部7aを通じて、p型のウエルHPW3に、例えば0Vを印加する。また、上記選択線GSから導体部7fを通じて選択MISFETQSのゲート電極FGSに、例えば0Vを印加する。また、上記ソース線SLから導体部7dを通じてデータ読み出し用のMISFETQRの一方のn型の半導体領域12に、例えば0Vを印加する。また、データ書き込み用のビット線RBLから導体部7gを通じて、選択MISFETQSの一方のn型の半導体領域12に、例えば0Vを印加する。これにより、選択メモリセルMCse1MCse2のデータ書き込み消去用の容量部CWEの容量電極FGC1浮遊ゲート電極FGに蓄積された電子eを、チャネル全面のFNトンネル電流により容量絶縁膜10dを通じてp型のウエルHPW2に放出し、データを消去する。次に、図16は本実施の形態1のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示す図12のY2-Y2線の断面図である。ここでは導体部7bを通じてn型のウエルHNWおよびn型の埋込ウエルDNWに、例えば3V程度の電圧を印加して基板1Sとp型のウエルHPW1~HPW3との電気的な分離を行う。また、上記制御ゲート配線CGから導体部7eを通じて容量部Cの制御ゲート電極CGWに、例えば3V程度の正の制御電圧を印加する。これにより、データ読み出し用のMISFETQRのゲート電極FGRに正の電圧を印加する。また、導体部7aを通じて、p型のウエルHPW3に、例えば0Vを印加する。また、上記選択線GSから導体部7fを通じて選択MISFETQSのゲート電極FGSに、例えば3Vを印加する。また、上記ソース線SLから導体部7dを通じてデータ読み出し用のMISFETQRの一方のn型の半導体領域12に、例えば0Vを印加する。また、データ書き込み用のビット線RBLから導体部7gを通じて、選択MISFETQSの一方のn型の半導体領域12に、例えば1Vを印加する。また、上記データ書き込み消去用のビット線WBLから導体部7cを通じて容量部CWEの一方の電極p型の半導体領域15およびp型のウエルHPW2に、例えば0Vの電圧を印加する。これにより、選択メモリセルMCrのデータ読み出し用のMISFETQRをオン条件とし、そのデータ読み出し用のMISFETQRのチャネルにドレイン電流が流れるか否かにより、選択メモリセルMCrに記憶されているデータが0/1のいずれなのかを読み出す。このような本実施の形態1によれば、データ書き換え領域容量部CWE、データ読み出し領域データ読み出し用のMISFETQRおよび容量結合領域容量部Cをそれぞれ別々のp型のウエルHPW1~HPW3内に形成し、それぞれをn型のウエルHNWおよびn型の埋込ウエルDNWにより分離する。データ書き換えは、容量素子で行う。これにより、フラッシュメモリのデータ書き換え領域において、上記カットオフ用のトランジスタを設ける必要がなくなるので、半導体装置の小型化を推進できる。また、データ書き換え用の素子を容量素子で形成し、チャネル全面のFNトンネル電流によるデータ書き換えにおいて、p型の半導体領域15とp型のウエルHPW2とは同電位になるので、上記接合耐圧の問題が生じることもない。このため、フラッシュメモリのメモリセルMCの劣化を抑制または防止でき、フラッシュメモリの動作信頼性を向上させることができる。また、上記のようなタイミング設計が不要となるので、フラッシュメモリの周辺回路の規模を小さく抑えることができるので、半導体装置の小型化を推進できる。また、データ書き換えを、最も消費電流が小さく、低電圧における単一電源書き換えに適したチャネル全面のFNトンネル電流により行えるので、内部昇圧回路による、単一電源化が容易である。さらに、データ書き込みおよび消去において、ホール発生のないチャネルFNトンネル電流を使用するため、データの書き換え回数を向上させることができる。また、データ書き換え領域容量部CWEと、データ読み出し領域データ読み出し用のMISFETQRとをそれぞれ別々のp型のウエルHPW2,HPW3内に形成したことにより、データ書き換えを安定化させることができる。このため、フラッシュメモリの動作信頼性を向上させることができる。実施の形態2本実施の形態2では、例えばLCDドライバ回路主回路が形成された半導体チップに、その主回路に関する比較的小容量の所望の情報を記憶するフラッシュメモリが形成されている半導体装置の製造方法の一例を図17~図28により説明する。図17~図28は、本実施の形態2の半導体装置の製造工程中における同一の基板1Sここでは、半導体ウエハと証する平面円形状の半導体薄板の要部断面図である。高耐圧部および低耐圧部は、LCDドライバ回路を構成するMISFETの形成領域である。高耐圧部のMISFETの動作電圧は、例えば25V程度である。また、低耐圧部のMISFETの動作電圧は、例えば6.0V程度である。また、低耐圧部のMISFETには、上記の動作電圧が6.0Vのものの他に、動作電圧が1.5VのMISFETがある。この動作電圧が1.5VのMISFETは、動作電圧が6.0VのMISFETよりも高速に動作する目的で設けられ、他のMISFETと共に上記のLCDドライバ回路を構成する。また、動作電圧が1.5VのMISFETは、そのゲート絶縁膜が動作電圧が6.0VのMISFETのゲート絶縁膜よりも薄く、その膜厚が1~3nm程度で構成されている。以降の図面および明細書文中では、説明の簡略化のため、主として動作電圧が25Vの高耐圧部のMISFETと、動作電圧が6.0Vの低耐圧部のMISFETとを図示し、動作電圧が1.5VのMISFETは図示しない。なお、本実施の形態2の半導体装置半導体チップ、基板1Sにおいても外部から供給される電源は、単一電源とされている。まず、図17および図18に示すように、p型の基板1S半導体ウエハを用意し、その高耐圧部に、p型の埋込ウエルDPWをフォトリソグラフィ以下、単にリソグラフィという工程およびイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト以下、単にレジストという膜の塗布、露光および現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て基板1Sの主面上に形成されたレジストパターンをマスクとして、基板1Sの所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。続いて、高耐圧部、低耐圧部およびフラッシュメモリのメモリセル形成領域に、n型の埋込ウエルDNWをリソグラフィ工程およびイオン注入工程等により同時に形成する。その後、基板1Sの主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離部TIを形成する。これにより、活性領域を規定する。次いで、図19および図20に示すように、高耐圧部のnチャネル型のMISFET形成領域に、n型の半導体領域NVをリソグラフィ工程およびイオン注入工程等により形成する。このn型の半導体領域NVはn型の埋込ウエルDNWよりも高い不純物濃度を有する領域である。続いて、高耐圧部のpチャネル型のMISFET形成領域に、p型の半導体領域PVをリソグラフィ工程およびイオン注入工程等により形成する。このp型の半導体領域PVはp型の埋込ウエルDPWよりも高い不純物濃度を有する領域である。続いて、低耐圧部のnチャネル型のMISFET形成領域に、p型のウエルPWをリソグラフィ工程およびイオン注入工程等により形成する。このp型のウェルPWはp型の埋込ウエルDPWよりも高い不純物濃度を有する領域であり、p型の半導体領域PVよりも高い不純物濃度を有する領域である。続いて、低耐圧部のpチャネル型のMISFET形成領域に、n型のウエルNWをリソグラフィ工程およびイオン注入工程等により形成する。このn型のウェルNWはn型の埋込ウエルDNWよりも高い不純物濃度を有する領域であり、n型の半導体領域NVよりも高い不純物濃度を有する領域である。続いて、フラッシュメモリのメモリセル形成領域に、p型のウエルHPW1~HPW3をリソグラフィ工程およびイオン注入工程等により同時に形成する。このp型のウェルHPW1~HPW3はp型の埋込ウエルDPWよりも高い不純物濃度を有する領域であり、p型の半導体領域PVと同程度の不純物濃度を有する領域である。また、これらn型の埋込ウエルDNW、p型の埋込ウエルDPW、n型の半導体領域NV、p型の半導体領域PV、n型のウェルNW、p型のウェルPW、p型のウェルHPW1~HPW3の不純物濃度の大小関係は、後述の実施の形態においても同様である。その後、ゲート絶縁膜10b,10e,10f,10gおよび容量絶縁膜10c,10dを熱酸化法等により形成した後、基板1S半導体ウエハの主面上に、例えば低抵抗な多結晶シリコンからなる導体膜20をCVDChemicalVaporDeposition法等により形成する。このとき、高耐圧部のMISFETのゲート絶縁膜10fは、25Vの耐圧に耐えられるように、低耐圧部のMISFETのゲート絶縁膜10gよりも厚い膜厚のゲート絶縁膜で形成する。高耐圧のMISFETのゲート絶縁膜10fの厚さは、例えば50~100nmである。上記の熱酸化法による酸化膜の他に、CVD法などによって堆積した絶縁膜を積層させることも出来る。また、本実施の形態においては、不揮発性メモリのゲート絶縁膜10b,10eおよび容量絶縁膜10c,10dは、低耐圧部のMISFETここでは動作電圧が、例えば6.0VのMISFETのゲート絶縁膜10gと同じ工程によって形成されており、不揮発性メモリのゲート絶縁膜10b,10eおよび容量絶縁膜10c,10dの厚さは、上記低耐圧部のMISFETのゲート絶縁膜10gと同じ厚さで形成されている。前述の実施の形態1の絶縁膜10a等と同様の理由から、ゲート絶縁膜10b,10e,10gおよび容量絶縁膜10c,10dの膜厚は10nm以上であって20nm以下が好ましく、例えば13.5nmで形成されている。次いで、上記した導体膜20を図21および図22に示すように、リソグラフィ工程およびエッチング工程によりパターニングすることにより、ゲート電極FGH,FGL,FGSおよび浮遊ゲートFGゲート電極FGRおよび容量電極FGC1,FGC2を同時に形成する。続いて、高耐圧部のpチャネル型のMISFET形成領域、容量部Cの形成領域およびデータ書き込み消去用の容量部CWEの形成領域に、p-型の半導体領域21a,13b,15aをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、高耐圧部のnチャネル型のMISFET形成領域、データ読み出し用のMISFETQRの形成領域および選択MISFETQSの形成領域に、n-型の半導体領域22a,12aをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、低耐圧部のpチャネル型のMISFET形成領域に、p-型の半導体領域23aをリソグラフィ工程およびイオン注入法等によりに形成する。続いて、低耐圧部のnチャネル型のMISFET形成領域に、n-型の半導体領域24aをリソグラフィ工程およびイオン注入法等により形成する。次いで、図23および図24に示すように、基板1S半導体ウエハの主面上に、例えば酸化シリコンからなる絶縁膜をCVD法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、ゲート電極FGH,FGL,FGR,FGSおよび容量電極FGC1,FGC2の側面にサイドウォールSWを形成する。続いて、高耐圧部および低耐圧部のpチャネル型のMISFET形成領域と、容量部および書き込み消去用容量部形成領域と、p型のウエルHPW3の引き出し領域とに、p型の半導体領域21b,23b,13a,15b,4aをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のp型の半導体領域21を形成し、pチャネル型のMISFETQPHを形成する。また、低耐圧部に、ソースおよびドレイン用のp型の半導体領域23を形成し、pチャネル型のMISFETQPLを形成する。また、容量部形成領域に、p型の半導体領域13を形成し、容量部Cを形成する。また、書き込み消去用容量部形成領域に、p型の半導体領域15を形成し、データ書き込み消去用の容量部CWEを形成する。続いて、高耐圧部、低耐圧部、読み出し部および選択部のnチャネル型のMISFET形成領域に、n型の半導体領域22b,24b,12bをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のn型の半導体領域22を形成し、nチャネル型のMISFETQNHを形成する。また、低耐圧部に、ソースおよびドレイン用のn型の半導体領域24を形成し、nチャネル型のMISFETQNLを形成する。また、読み出し部および選択部に、n型の半導体領域12を形成し、データ読み出し用のMISFETQRおよび選択MISFETQSを形成する。次いで、図25および図26に示すように、シリサイド層5aを選択的に形成する。このシリサイド層5aの形成工程に先立って、メモリセルMCの領域においては、浮遊ゲート電極FG容量電極FGC1,FGC2、ゲート電極FGRおよびゲート電極FGSの上面にキャップ絶縁膜28を形成するとともに、基板1Sの一部上に絶縁膜を形成することで、その部分にシリサイド層5aが形成されないようにする。続いて、図27および図28に示すように、基板1S半導体ウエハの主面上に、例えば窒化シリコンからなる絶縁層6aをCVD法等により堆積した後、その上に、例えば酸化シリコンからなる絶縁層6bを絶縁層6aよりも厚くCVD法等により堆積し、さらに絶縁層6bに化学的機械的研磨ChemicalMechanicalPolishingCMP処理を施し絶縁層6bの上面を平坦化する。その後、絶縁層6にコンタクトホールCTをリソグラフィ工程およびエッチング工程により形成する。その後、基板1S半導体ウエハの主面上に、例えばタングステンW等からなる導体膜をCVD法等により堆積した後、それをCMP法等により研磨することでコンタクトホールCT内に導体部7a,7c~7kを形成する。これ以降は通常の配線形成工程、検査工程および組立工程を経て半導体装置を製造する。本実施の形態2によれば、LCDドライバ回路用のMISFETQPH,QNH,QPL,QNLの構成部と、メモリセルMCの容量部C,CWEおよびMISFETQR,QSの構成部とを同時に形成することができるので、半導体装置の製造工程を簡略化することができる。これにより、半導体装置の製造時間を短縮できる。また、半導体装置のコストを低減できる。また、半導体装置の外部単一電源電圧例えば3.3VをLCDドライバ回路用の負電圧昇圧回路内部昇圧回路により、メモリセルMCのデータ書き込み時に使用する電圧例えば-9Vに変換できる。また、外部単一電源電圧例えば3.3VをLCDドライバ回路用の正電圧昇圧回路内部昇圧回路により、メモリセルMCのデータ消去時に使用する電圧例えば9Vに変換できる。すなわち、フラッシュメモリ用に新たに内部昇圧回路を設ける必要がない。このため、半導体装置の内部の回路規模を小さく抑えることができるので、半導体装置の小型化を推進できる。実施の形態3図29は本実施の形態3の半導体装置のLCDドライバ回路主回路領域の要部断面図、図30は図29と同じ基板1Sに形成されたフラッシュメモリ領域の要部断面図を示している。本実施の形態3では、図29および図30に示すように、容量部C,CWEのp型のウエルHPW1,HPW2内にp型のウエルPWが形成されている。これにより、容量電極FGC1,FGC2の直下の基板1S部分のp型不純物の濃度が高くなるので、データ書き換え書き込み消去時において、容量電極FGC1,FGC2の直下の基板1S部分の空乏化を抑制または防止することができる。このため、容量絶縁膜10c,10dに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。図31は、データの書き込み消去特性を示している。実線A1,B1はそれぞれ本実施の形態3の書き込み特性および消去を、実線A0,B0はそれぞれp型のウエルHPW1,HPW2内にp型のウエルPWを形成しない場合の書き込み特性および消去特を示している。本実施の形態3の場合、データの書き込み消去時間を短縮できることが分かる。このようなフラッシュメモリ領域におけるp型のウエルHPW1,HPW2内のp型のウエルPWは、LCDドライバ回路領域の低耐圧部のnチャネル型のMISFETQNLの形成領域のp型のウエルPWを形成する際に同時に形成されている。すなわち、フラッシュメモリ領域および低耐圧部のp型のウエルPWの形成領域が露出され、それ以外の領域が覆われるようなレジストパターンを形成後、そのレジストパターンをマスクとして、p型の不純物を基板1Sに導入することで形成されている。これにより、p型のウエルHPW1,HPW2内にp型のウエルPWを形成するからといって製造工程が増えることもない。これ以外の製造工程は前記実施の形態2と同じである。また、上記以外の効果は、前記実施の形態1,2と同じなので説明を省略する。実施の形態4図32は本実施の形態4の半導体装置のLCDドライバ回路主回路領域の要部断面図、図33は図32と同じ基板1Sに形成されたフラッシュメモリ領域の要部断面図を示している。本実施の形態4では、図32および図33に示すように、容量部C,CWEのウエルが、LCDドライバ回路領域の低耐圧部のnチャネル型のMISFETQNLの形成領域のウエルであるp型のウエルPWにより形成されている。このp型のウエルPWのp型の不純物濃度の方が、p型のウエルHPW3のp型の不純物濃度よりも高く設定されている。これにより、容量部C,CWEの容量電極FGC1,FGC2の直下の基板1S部分のp型不純物の濃度が高くなるので、データ書き換え書き込み消去時において、容量電極FGC1,FGC2の直下の基板1S部分の空乏化を抑制または防止することができる。このため、容量絶縁膜10c,10dに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。このようなフラッシュメモリ領域におけるp型のウエルPWは、前記実施の形態3と同様に、LCDドライバ回路領域の低耐圧部のnチャネル型のMISFETQNLの形成領域のp型のウエルPWを形成する際に同時に形成されている。これにより、メモリセルMCにp型のウエルPWを形成するからといって製造工程が増えることもない。これ以外の製造工程は前記実施の形態2と同じである。また、上記以外の効果は、前記実施の形態1,2と同じなので説明を省略する。実施の形態5図34は本実施の形態5の半導体装置のLCDドライバ回路主回路領域の要部断面図、図35は図34と同じ基板1Sに形成されたフラッシュメモリ領域の要部断面図を示している。本実施の形態5では、図34および図35に示すように、容量部C,CWE、データ読み出し用のMISFETQRおよび選択MISFETQSのウエルが、LCDドライバ回路領域の高耐圧部のpチャネル型のMISFETQPHのp型の半導体領域PVにより形成されている。この容量部C,CWE、データ読み出し用のMISFETQRおよび選択MISFETQSのウエルを形成するp型の半導体領域PVは、LCDドライバ回路領域の高耐圧部のpチャネル型のMISFETQPHのp型の半導体領域PVを形成する際に同時に形成されている。すなわち、フラッシュメモリ領域および高耐圧部のp型の半導体領域PVの形成領域が露出され、それ以外の領域が覆われるようなレジストパターンを形成後、そのレジストパターンをマスクとして、p型の不純物を基板1Sに導入することで形成されている。これにより、フラッシュメモリの上記p型のウエルHPW1~HPW3の形成のためのリソグラフィ工程レジスト塗布、露光および現像等のような一連の処理および露光時に使用するフォトマスクの製造工程を削減できるので、半導体装置の製造時間を短縮できる。また、半導体装置の製造コストを低減できる。これ以外の製造工程は前記実施の形態2と同じである。また、上記以外の効果は、前記実施の形態1,2と同じなので説明を省略する。実施の形態6図36は本実施の形態6の半導体装置のLCDドライバ回路主回路領域の要部断面図、図37は図36と同じ基板1Sに形成されたフラッシュメモリ領域の要部断面図を示している。本実施の形態6では、図36および図37に示すように、容量部C,CWE、データ読み出し用のMISFETQRおよび選択MISFETQSのウエルが、LCDドライバ回路領域の高耐圧部のpチャネル型のMISFETQPHのp型の半導体領域PVにより形成されている。この容量部C,CWE、データ読み出し用のMISFETQRおよび選択MISFETQSのウエルを形成するp型の半導体領域PVは、前記実施の形態5と同様に、LCDドライバ回路領域の高耐圧部のpチャネル型のMISFETQPHのp型の半導体領域PVを形成する際に同時に形成されている。これにより、前記実施の形態5と同様に、フラッシュメモリの上記p型のウエルHPW1~HPW3の形成のためのリソグラフィ工程を削減できるので、半導体装置の製造時間を短縮できる。また、半導体装置の製造コストを低減できる。また、容量部C,CWEのウエルを形成するp型の半導体領域PV内に、p型のウエルPWが形成されている。これにより、容量部C,CWEの容量電極FGC1,FGC2の直下の基板1S部分のp型不純物の濃度が高くなるので、データ書き換え書き込み消去時における、容量電極FGC1,FGC2の直下の基板1S部分の空乏化を抑制または防止することができる。このため、容量絶縁膜10c,10dに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。また、メモリ領域の容量部C,CWEのp型の半導体領域PV内のp型のウエルPWは、前記実施の形態3と同様に、LCDドライバ回路領域の低耐圧部のnチャネル型のMISFETQNLの形成領域のp型のウエルPWを形成する際に同時に形成されている。これにより、容量部C,CWEのウエルを形成するp型の半導体領域PV内にp型のウエルPWを形成するからといって製造工程が増えることもない。これ以外の製造工程は前記実施の形態2と同じである。また、上記以外の効果は、前記実施の形態1,2と同じなので説明を省略する。実施の形態7図38は本実施の形態7の半導体装置のLCDドライバ回路主回路領域の要部断面図、図39は図38と同じ基板1Sに形成されたフラッシュメモリ領域の要部断面図を示している。本実施の形態7では、図38および図39に示すように、容量部C,CWEのウエルが、LCDドライバ回路領域の低耐圧部のnチャネル型のMISFETQNLの形成領域のウエルであるp型のウエルPWにより形成されている。このp型のウエルPWのp型の不純物濃度の方が、上記p型のウエルHPW1~HPW3のp型の不純物濃度よりも高く設定されている。これにより、容量部C,CWEの容量電極FGC1,FGC2の直下の基板1S部分のp型不純物の濃度が高くなるので、データ書き換え書き込み消去時において、容量電極FGC1,FGC2の直下の基板1S部分の空乏化を抑制または防止することができる。このため、容量絶縁膜10c,10dに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。このようなフラッシュメモリ領域におけるp型のウエルPWは、前記実施の形態3と同様に、LCDドライバ回路領域の低耐圧部のnチャネル型のMISFETQNLの形成領域のp型のウエルPWを形成する際に同時に形成されている。これにより、メモリセルMCにp型のウエルPWを形成するからといって製造工程が増えることもない。また、本実施の形態7では、データ読み出し用のMISFETQRおよび選択MISFETQSのウエルが、LCDドライバ回路領域の高耐圧部のpチャネル型のMISFETQPHのp型の半導体領域PVにより形成されている。このデータ読み出し用のMISFETQRおよび選択MISFETQSのウエルを形成するp型の半導体領域PVは、前記実施の形態5と同様に、LCDドライバ回路領域の高耐圧部のpチャネル型のMISFETQPHのp型の半導体領域PVを形成する際に同時に形成されている。すなわち、本実施の形態7では、前記実施の形態5と同様に、フラッシュメモリの上記p型のウエルHPW1~HPW3の形成のためのリソグラフィ工程を削減できるので、半導体装置の製造時間を短縮できる。また、半導体装置の製造コストを低減できる。これ以外の製造工程は前記実施の形態2と同じである。また、上記以外の効果は、前記実施の形態1,2と同じなので説明を省略する。実施の形態8図40は本実施の形態8の半導体装置のフラッシュメモリ形成領域の要部平面図を示している。本実施の形態8の半導体装置の断面構成は前記実施の形態1~7で示したものと同じなので図示および説明を省略する。本実施の形態8においては、半導体チップを構成する基板1Sの主面第1主面のフラッシュメモリ領域には、例えば8×2ビット構成の複数の上記メモリセルMCがアレイ状行列状に規則的に並んで配置されている。p型のウエルHPW1~HPW2は、第2方向Xに延びて形成されている。p型のウエルHPW1には、複数のビット分の容量部Cが配置されている。また、p型のウエルHPW2には、複数のビット分のデータ書き込み消去用の容量部CWEが配置されている。また、p型のウエルHPW3には、複数のビット分のデータ読み出し用のMISFETQRおよび選択MISFETQSが配置されている。このようなアレイ構成にすることにより、フラッシュメモリの占有領域を縮小することができるので、主回路が形成された半導体チップのサイズ増大を招くことなく、半導体装置の付加価値を向上させることができる。実施の形態9本実施の形態9においては、前記フラッシュメモリのメモリセルの選択MISFETを、例えばLCDドライバ回路主回路の動作電圧が1.2Vまたは1.5Vの相対的に低耐圧なMISFET以下、1.2V系のMISFETともいうにより形成した場合について説明する。前記実施の形態においては、前記フラッシュメモリのメモリセルMCの選択MISFETQSが、作り易さを優先して、データ読み出し用のMISFETQRと同じく、動作電圧が6VのMISFET以下、6V系のMISFETともいうにより形成されている。しかし、本実施の形態のフラッシュメモリの構成においては、メモリセルMCのデータ読み出し用のMISFETQRに印加されるドレイン電圧が、例えば~1.0V程度である。すなわち、データ読み出し用のMISFETQRの選択MISFETQSのドレインには、例えば1.0V程度しか印加されない。また、選択MISFETQSのゲート電極はメモリセルMCの浮遊ゲート電極FGとも接続されておらず電荷保持能力に対する影響が無い。そこで、本実施の形態9においては、図41および図42に示すように、データ読み出し用のMISFETQRの選択MISFETQS2を、例えばLCDドライバ回路の上記1.2V系のMISFETにより形成した。図41は本実施の形態9の半導体装置におけるフラッシュメモリのメモリセルMCの一例の平面図、図42は図41のY3-Y3線の断面図である。なお、図41では図面を見易くするために一部にハッチングを付した。基板1Sの選択部には、p型のウエルPW2が形成されている。この選択部のp型のウエルPW2は、上記メモリセルMCの上記p型のウエルHPW3に取り囲まれている。すなわち、p型のウエルPW2は、p型のウエルHPW3に内包されている。この選択部のp型のウエルPW2は、上記LCDドライバ回路の上記1.2V系のMISFETの配置領域のp型のウエルと同じものである。すなわち、選択部のp型のウエルPW2は、LCDドライバ回路の1.2V系のMISFET用のp型のウエルと同工程時にp型の不純物のホウ素が導入されることで形成されており、p型のウエルPW2の不純物濃度は、LCDドライバ回路の1.2V系のMISFET用のp型のウエルの不純物濃度と同じである。このp型のウエルPW2には、上記選択MISFETQS2のソースドレイン用の一対のn型の半導体領域12,12を構成するn-型の半導体領域12cが形成されている。このn-型の半導体領域12cは、選択MISFETQS2のチャネル形成領域を挟んでチャネル形成領域の両側に配置されており、n型の半導体領域12bに電気的に接続されている。このn-型の半導体領域12cおよびn型の半導体領域12bには、例えばリンPまたはヒ素As等のような同一導電型の不純物が含有されているが、n型の半導体領域12bの不純物濃度の方が、n-型の半導体領域12cよりも不純物濃度が高くなっている。本実施の形態9において選択MISFETQS2のn-型の半導体領域12cの構成は、上記LCDドライバ回路の上記1.2V系のMISFETのソースドレイン用の一対の半導体領域を構成するn-型の半導体領域の構成と同じである。すなわち、選択MISFETQS2のn-型の半導体領域12cは、LCDドライバ回路の上記1.2V系のMISFETのn-型の半導体領域と同工程時にn型の不純物が導入されることで形成されており、n-型の半導体領域12cの不純物濃度は、LCDドライバ回路の1.2V系のMISFET用のn-型の半導体領域の不純物濃度と同じである。上記p型のウエルPW2が形成された基板1Sの主面チャネル形成領域上には、選択MISFETQS2のゲート絶縁膜10hが形成されている。この選択MISFETQS2のゲート絶縁膜10hの構成は、上記LCDドライバ回路の上記1.2V系のMISFETのゲート絶縁膜の構成と同じである。すなわち、選択MISFETQS2のゲート絶縁膜10hは、例えば酸化シリコンにより形成されている。また、選択MISFETQS2のゲート絶縁膜10hは、LCDドライバ回路の1.2V系のMISFETのゲート絶縁膜と同工程時に形成されている。このため、選択MISFETQS2のゲート絶縁膜10hの厚さは、上記LCDドライバ回路の上記1.2V系のMISFETのゲート絶縁膜の厚さと等しい。ただし、選択MISFETQS2のゲート絶縁膜10hの厚さは、2種ゲートプロセスによって、上記選択MISFETQSのゲート絶縁膜10eや上記データ読み出し用のMISFETQRのゲート絶縁膜10bよりも薄く形成されている。2種ゲートプロセスは、例えば以下の工程を有している。まず、基板1Sに対して第1回目の熱酸化処理を施すことにより、基板1Sの厚膜部および薄膜部の両方の主面上に所定の厚さの第1ゲート絶縁膜を同時に形成する。続いて、薄膜部の第1ゲート絶縁膜のみを選択的に除去する。その後、厚膜部に第1ゲート絶縁膜を残したまま、基板1Sに対して第2回目の熱酸化処理等を施す。この第2回目の熱酸化処理では、薄膜部に形成するゲート絶縁膜の厚さが所望の厚さになるように酸化処理を施す。これにより、薄膜部に相対的に薄いゲート絶縁膜を形成すると同時に、厚膜部に相対的に厚いゲート絶縁膜を形成する。このようなゲート絶縁膜10h上には、選択MISFETQS2のゲート電極FGS2が形成されている。この選択MISFETQS2のゲート電極FGS2の構成は、上記LCDドライバ回路の上記1.2V系のMISFETのゲート電極の構成と同じである。すなわち、選択MISFETQS2のゲート電極FGS2は、例えば低抵抗なn型の多結晶シリコンにより形成されている。また、選択MISFETQS2のゲート電極FGS2は、LCDドライバ回路の1.2V系のMISFETのゲート電極と同工程時に形成されている。この選択MISFETQS2のゲート電極FGS2のゲート長ゲート電極FGS2の短方向の長さであって、ドレイン電流が流れる方向の長さLgは、上記LCDドライバ回路の上記1.2V系のMISFETのゲート長さLgミニマム寸法と等しく、上記選択MISFETQSのゲート長や上記データ読み出し用のMISFETQRのゲート長よりも小さい。また、本実施の形態9においては、浮遊ゲート電極FGすなわち、容量電極FGC、ゲート電極FGW,FGRの上面、サイドウォールSWの表面全体およびその外周の基板1Sの主面一部を覆うように、キャップ絶縁膜28bが形成されている。このキャップ絶縁膜28bは、例えば酸化シリコンからなり、窒化シリコンからなる絶縁層6aが浮遊ゲート電極FGの上面に直接接しないように、浮遊ゲート電極FGの上面と絶縁層6bとの間に形成されている。これは、以下の理由からである。すなわち、窒化シリコンからなる絶縁層6aをプラズマ化学気相成長ChemicalVaporDepositionCVD法等により堆積する場合、絶縁層6aは、その堆積の初期段階においてシリコンリッチな膜になり易い。このため、絶縁層6aが浮遊ゲート電極FGの上面に直接接した状態で形成されていると、浮遊ゲート電極FG中の電荷が絶縁層6aのシリコンリッチな部分を通じて基板1S側に流れ、プラグを通じて放出されてしまう場合がある。その結果、フラッシュメモリのデータ保持特性が低下するので、そのような不具合を抑制または防止するためである。また、このキャップ絶縁膜28bは、半導体基板1Sの他の領域に設けられた抵抗素子図示せずの上にも形成されている。この抵抗素子は、例えば、前述の容量電極FGCおよびゲート電極FGW,FGR,FGS,FGS2等と同工程で形成することができ、多結晶シリコン膜から成る。このような抵抗素子上にキャップ絶縁膜28bを設けることで、抵抗素子上にシリサイド層5aが形成される領域と形成されない領域とを選択的に作り分けることができ、これにより所望の抵抗値を有する抵抗素子を形成することができる。すなわち、本実施の形態では、キャップ絶縁膜28bを用いることで、抵抗素子上にシリサイド層5aを作り分けるための絶縁膜と、浮遊ゲート電極FG上の絶縁層6aとの間に設ける絶縁膜を同工程で形成している。これにより、各々の絶縁膜を別工程で形成する必要がなく、製造工程の簡略化を図れる。本実施の形態9では、浮遊ゲート電極FGの上面と絶縁層6bとの間にキャップ絶縁膜28bを形成したことにより、上記のような電荷の放出を抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。また、上記シリサイド層5aは、キャップ絶縁膜28bをパターン形成した後に形成されている。このため、シリサイド層5aは、基板1Sの主面p型の半導体領域13a,15b、n型の半導体領域12b上には形成されているが、浮遊ゲート電極FGの上面には形成されていない。このように本実施の形態9においては、前記実施の形態で得られた効果の他に、以下の効果を得ることができる。すなわち、選択MISFETQS2のゲート長が、上記選択MISFETQSのゲート長より小さく、また、ゲート絶縁膜10hの膜厚が、上記選択MISFETQSのゲート絶縁膜10eよりも薄いことにより、同じ電圧で駆動させた場合、より大きな電流ドレイン電流Idsを得ることができる。このため、データの読み出し電流を増大させることができるので、回路的なマージンを拡大することができる。また、選択MISFETQS2の占有面積を小さくすることができるので、フラッシュメモリの占有面積を小さくできる。特に、複数のメモリセルMCをアレイ状に配置する場合に、フラッシュメモリの占有面積を縮小することができる。実施の形態10本実施の形態10においては、フラッシュメモリでのデータの消去時や書き込み時に基板1Sに空乏層が形成されるのを抑制または防止するための構成について説明する。図43は本実施の形態10の半導体装置におけるフラッシュメモリのメモリセルMCの一例の平面図、図44は図43のY4-Y4線の断面図である。なお、図43では図面を見易くするために一部にハッチングを付した。本実施の形態10においては、データ書き込み消去用の容量部CWEに、p型の半導体領域15とn型の半導体領域30との異なる導電型の半導体領域が形成されている。すなわち、データ書き込み消去用の容量部CWEにおいては、容量電極FGC1の左右の半導体領域の導電型が非対称になっている。n型の半導体領域30は、互いに電気的に接続されたn-型の半導体領域30aとn型の半導体領域30bとを有している。n-型の半導体領域30aは、容量電極FGC1の一方の端部辺りから基板1Sの主面に沿ってサイドウォールSWの幅分程度延びて終端している。n型の半導体領域30bは、上記n-型の半導体領域30aの終端で一部重なり、その重なり位置から基板1Sの主面に沿って所望の長さ分だけ延びて分離部TIで終端している。このn-型の半導体領域30aおよびn型の半導体領域30bには、例えばリンPまたはヒ素As等のような同一導電型の不純物が含有されているが、n型の半導体領域30bの不純物濃度の方が、n-型の半導体領域30aよりも不純物濃度が高くなっている。本実施の形態10では、上記n型の半導体領域30が、図43に示すように、互いに隣接する2つの浮遊ゲート電極FGの隣接間に形成されている。すなわち、n型の半導体領域30は、2つのデータ書き込み消去用の容量部CWEの共有領域になっている。また、本実施の形態10においては、容量部Cに、p型の半導体領域13とn型の半導体領域31との異なる導電型の半導体領域が形成されている。すなわち、容量部Cにおいては、容量電極FGC2の左右の半導体領域の導電型が非対称になっている。n型の半導体領域31は、互いに電気的に接続されたn-型の半導体領域31aとn型の半導体領域31bとを有している。n-型の半導体領域31aは、容量電極FGC2の一方の端部辺りから基板1Sの主面に沿ってサイドウォールSWの幅分程度延びて終端している。n型の半導体領域31bは、上記n-型の半導体領域31aの終端で一部重なり、その重なり位置から基板1Sの主面に沿って所望の長さ分だけ延びて分離部TIで終端している。このn-型の半導体領域31aおよびn型の半導体領域31bには、例えばリンPまたはヒ素As等のような同一導電型の不純物が含有されているが、n型の半導体領域31bの不純物濃度の方が、n-型の半導体領域31aよりも不純物濃度が高くなっている。本実施の形態10では、上記n型の半導体領域31が、図43に示すように、互いに隣接する2つの浮遊ゲート電極FGの隣接間に形成されている。すなわち、n型の半導体領域31は、2つの容量部Cの共有領域になっている。上記したn-型の半導体領域30a,31aは、上記データ読み出し用のMISFETQRおよび選択MISFETQSのn-型の半導体領域12aの形成工程時に同時に形成されている。また、上記したn型の半導体領域30b,31bは、上記データ読み出し用のMISFETQRおよび選択MISFETQSのn型の半導体領域12bの形成工程時に同時に形成されている。次に、このような構成にした理由を図45~図48により説明する。なお、図45~図48において、符号35は反転層、符号36は空乏層、e-は電子を示している。まず、電荷注入放出部について説明する。図45は前記実施の形態のメモリセルMCの電荷注入放出部の基板1Sの第2方向Xに沿った断面図を示している。データ書き込みに際して、電荷注入放出部のp型のウエルHPW2には、例えば-9V程度の負電圧が印加される。このため、容量絶縁膜10dの直下に空乏層36が形成される。その結果、カップリング容量が低下する。また、注入される電子も枯渇しており、注入効率が低下すると考えられる。したがって、データの書き込み速度が低下する。また、データの書き込み速度にバラツキが生じる。一方、図46は本実施の形態10のメモリセルMCの電荷注入放出部の基板1Sの第2方向Xに沿った断面図を示している。上記のようにn型の半導体領域30bを追加したことにより、反転層35の形成が促進される。また、電子はp型半導体では少数キャリアであるのに対してn型半導体では多数キャリアである。このため、n型の半導体領域30bを設けたことにより、注入電子を容量電極FGC1の直下の反転層35に容易に供給することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極FGC1浮遊ゲート電極FGの電位を効率的にコントロールすることができる。したがって、データの書き込み速度を向上させることができる。また、データ書き込み速度のバラツキも低減できる。次に、容量部について説明する。図47は前記実施の形態のメモリセルMCの容量部の基板1Sの第2方向Xに沿った断面図を示している。データ消去に際して、容量部のp型のウエルHPW1には、例えば-9V程度の負電圧が印加されるため、容量絶縁膜10cの直下に空乏層36が形成される。その結果、実質的なカップリング容量が低下し、データの消去が遅くなる。また、データの消去速度にバラツキが生じる。一方、図48は本実施の形態10のメモリセルMCの容量部の基板1Sの第2方向Xに沿った断面図を示している。上記のようにn型の半導体領域31bを追加したことにより、電子を容量絶縁膜10cの直下にスムーズに供給することができる。このため、反転層35を素早く形成することができるので、p型のウエルHPW1を素早く-9Vに固定することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極FGC2浮遊ゲート電極FGの電位を効率的にコントロールすることができる。したがって、データ消去速度を向上させることができる。また、データ消去速度のバラツキも低減できる。このように本実施の形態10によれば、電荷注入放出部および容量部に、p型の半導体領域15b,13bおよびn型の半導体領域30b,31bの両方を設けたことにより、電荷注入放出部ではn型の半導体領域30bが電荷注入時の電子の供給源として作用し、容量部ではn型の半導体領域31bが反転層への電子の供給源として作用するので、データの書き込み速度および消去速度を向上させることができる。ここで、図49は、本実施の形態10の場合と前記実施の形態の場合とでデータの書き込み消去特性を比較して示している。また、図50はデータ書き込み特性を抜き出して示し、図51はデータ消去特性を抜き出して示している。実線A2,B2はそれぞれ本実施の形態10のデータ書き込み特性およびデータ消去特性を示し、実線A01,B01はn型の半導体領域30b,31bを形成せず、p型の半導体領域15b,13bのみの場合のデータ書き込み特性およびデータ消去特性を示している。本実施の形態10の場合、データの書き込み時間を1.5桁ほど短くすることができた。また、データの消去時間を2桁ほど短くすることができた。以上の説明では、電荷注入放出部および容量部の両方において、p型の半導体領域15b,13bおよびn型の半導体領域30b,31bの両方を設けた場合について説明したが、これに限定されるものではない。例えばデータの消去のみを高速化する場合、容量部にはp型の半導体領域13p型の半導体領域13bおよびn型の半導体領域31n型の半導体領域31bの両方を設け、電荷注入放出部にはp型の半導体領域15p型の半導体領域15bのみを設けるようにしても良い。また、データの書き込みのみ高速化する場合、電荷注入放出部にはp型の半導体領域15p型の半導体領域15bおよびn型の半導体領域30n型の半導体領域30bの両方を設け、容量部にはp型の半導体領域13p型の半導体領域13bのみを設けるようにしても良い。また、基板1Sの空乏化を抑制または防止する観点について、本実施の形態10で説明した構成と前記実施の形態3で説明した構成とを組み合わせても良い。すなわち、本実施の形態10においても、容量部C,CWEのp型のウエルHPW1,HPW2内にp型のウエルPWを設けても良い。次に、上記n型の半導体領域30,31の形成方法の一例を図52~図54により説明する。図52は本実施の形態10の半導体装置のフラッシュメモリにおけるメモリセルMCにn型の半導体領域30,31およびp型の半導体領域13,15を形成する際のマスクを示したメモリセルMCの平面図を示している。図52に示す開口部NA,NBは、本実施の形態10の半導体装置の製造工程中において基板1Sこの段階ではウエハと称する平面円形状の半導体薄板の主面上に堆積された第1レジスト膜マスクに形成された平面四角形状の開口部である。この開口部NA,NBは、それぞれ上記n型の半導体領域30,31を形成するためのn型不純物の導入領域になる。また、2つの開口部PAおよび2つの開口部PBは、本実施の形態10の半導体装置の製造工程中において基板1Sこの段階では上記ウエハの主面上に堆積された第2レジスト膜マスクに形成された平面四角形状の開口部である。この開口部PA,PBは、それぞれ上記p型の半導体領域15,13を形成するためのp型不純物の導入領域になる。なお、上記第1レジスト膜および上記第2レジスト膜はそれぞれ別々に塗布された別々のレジスト膜であるが、ここでは開口部NA,NB,PA,PBの相対的な平面位置関係を示すため同一の図に示した。上記電荷注入放出部に配置される上記開口部NAは、その第2方向Xの両端部が、互いに隣接する2つの容量電極FGC1浮遊ゲート電極FGの一部に重なった状態で、互いに隣接する2つの容量電極FGC1浮遊ゲート電極FGの間に配置されている。この開口部NAは、互いに隣接する2つの容量電極FGC1の間の活性領域L2部分を内包するように配置されている。開口部NAの第2方向Xの長さは、互いに隣接する2つの容量電極FGC1のうち、一方の容量電極FGC1の第2方向X短方向の中央から他方の容量電極FGC1の第2方向X短方向の中央まで延在している。また、開口部NAの第2方向Yの長さは、p型のウエルHPW2の第2方向Yの長さとほぼ一致する程度となっている。このため、開口部NAからは、互いに隣接する容量電極FGC1の間の活性領域L2部分の全体と、2つの容量電極FGC1の各々の第2方向X短方向の半分の部分とが露出される。一方、上記電荷注入放出部に配置される上記2つの開口部PAの各々は、その第2方向Xの一端部が、互いに隣接する2つの容量電極FGC1浮遊ゲート電極FGの各々の一部に重なるように配置されている。この2つの開口部PAの各々の第2方向Xの一端は、互いに隣接する2つの容量電極FGC1の各々の第2方向X短方向の中央で終端している。このため、2つの開口部PAの各々からは、p型の半導体領域15の形成領域活性領域L2の他、2つの容量電極FGC1の各々の第2方向X短方向の半分の部分が露出される。このため、互いに隣接する2つの容量電極FGC1の各々には、開口部NAからのn型不純物の導入により形成されるn型の半導体領域と、開口部PAからのp型不純物の導入により形成されるp型の半導体領域とが第2方向X短方向に沿って半分ずつ並んで形成されている。ただし、この容量電極FGC1のn型の半導体領域と、p型の半導体領域との接合面境界面が、浮遊ゲート電極FGの長手方向第2方向Yに対して交差することのないように形成されている。すなわち、この容量電極FGC1のn型の半導体領域と、p型の半導体領域との接合面は、浮遊ゲート電極FGの長手方向第2方向Yに対して沿うように配置される。これは、仮に容量電極FGC1のn型の半導体領域と、p型の半導体領域との接合面が、浮遊ゲート電極FGの長手方向第2方向Yに対して交差するように形成されると、そのpn接合面が電位の供給方向に対して交差するので、電位の伝達が劣化し、データの書き込み消去特性あるいは読み出し特性が劣化してしまうからである。ここで、浮遊ゲート電極FGの上面にシリサイド層が形成されている場合は、容量電極FGC1の長手方向に対して交差するように上記pn接合面が形成されていたとしてもシリサイド層を通じて電位の供給ができる。これに対して、本実施の形態10の場合、上記のように浮遊ゲート電極FGの上面にシリサイド層が形成されていないので、上記pn接合面が容量電極FGC1の長手方向に対して交差するように形成されていると、上記電位の伝達の劣化が生じ易い。したがって、本実施の形態10の場合は、特に容量電極FGC1に形成される上記pn接合面が容量電極FGC1の長手方向に交差しないように配置することが好ましい。なお、浮遊ゲート電極FGは、上記開口部NA,PAからの不純物導入工程前は、前記したようにn型の多結晶シリコンにより形成されている。上記容量部に配置される上記開口部NBは、その第2方向Xの両端部が、互いに隣接する2つの容量電極FGC2浮遊ゲート電極FGの一部に重なった状態で、互いに隣接する2つの容量電極FGC2浮遊ゲート電極FGの間に配置されている。この開口部NBは、互いに隣接する2つの容量電極FGC2の間の活性領域L3部分を内包するように配置されている。開口部NBの第2方向Xの長さは、互いに隣接する2つの容量電極FGC2のうち、一方の容量電極FGC2の第2方向X短方向の所望位置から他方の容量電極FGC2の第2方向X短方向の所望位置まで延在している。また、開口部NBの第2方向Yの長さは、p型のウエルHPW1の第2方向Yの長さとほぼ一致する程度となっている。このため、開口部NBからは、互いに隣接する容量電極FGC2の間の活性領域L3部分の全体と、2つの容量電極FGC2の各々の大半部分とが露出される。ここでは、浮遊ゲート電極FGのネック部分FAくびれ部分、浮遊ゲート電極FGの幅広の部分容量電極FGC2と、幅の狭い部分との境界部分も開口部NBから露出される。一方、上記容量部に配置される上記2つの開口部PBの各々は、その第2方向Xの一端部が、互いに隣接する2つの容量電極FGC2浮遊ゲート電極FGの各々の一部に重なるように配置されている。2つの開口部PBの各々からは、p型の半導体領域13の形成領域活性領域L3の他、2つの容量電極FGC2の各々の第2方向X短方向の一部分が露出される。このため、互いに隣接する2つの容量電極FGC2の各々には、開口部NBからのn型不純物の導入により形成されるn型の半導体領域と、開口部PBからのp型不純物の導入により形成されるp型の半導体領域とが第2方向X短方向に沿って隣接した状態で並んで形成されている。なお、この容量電極FGC2のn型の半導体領域とp型の半導体領域との接合面は、浮遊ゲート電極FGの長手方向第2方向Yに対して沿うように容量電極FGC2に形成される。ただし、本実施の形態10においては、浮遊ゲート電極FGの上記ネック部分FAにn型の半導体領域とp型の半導体領域との接合面境界面が形成されないようにしている。このため、開口部NBは、その長辺浮遊ゲート電極FGの長手方向に交差する第2方向Xに沿う辺が浮遊ゲート電極FGの幅の細いところで横切るように形成される。これは、仮に浮遊ゲート電極FGのネック部分FAにおいて、n型の半導体領域とp型の半導体領域との接合面が、浮遊ゲート電極FGの長手方向第2方向Yに対して交差するように形成されてしまうと、そのpn接合面が電位の供給方向に対して交差するので、電位の伝達が劣化し、データの書き込み消去特性あるいは読み出し特性が劣化してしまうからである。図53は、上記ネック部分FAに上記pn接合面が形成される場合の一例を示している。なお、この場合もn型不純物導入時のマスクとなるレジスト膜と、p型不純物導入時のマスクとなるレジスト膜とはそれぞれ別々に塗布された別々のレジスト膜である。開口部NCはn型不純物導入用の開口部を示している。この開口部NCは、その第2方向Xの両端部が、互いに隣接する2つの容量電極FGC2浮遊ゲート電極FGの一部に重なった状態で、互いに隣接する2つの容量電極FGC2浮遊ゲート電極FGの間に配置されている。ただし、開口部NCの第2方向Yの長さは、活性領域L3の第2方向Yの長さよりも小さく、この開口部NCからはネック部分FAが露出されない。一方、開口部PCはp型不純物導入用の開口部を示している。この開口部PCは、その第2方向Xの両端部が、互いに隣接する2つの容量電極FGC2浮遊ゲート電極FGの一部に重なった状態で、互いに隣接する2つの容量電極FGC2浮遊ゲート電極FGの間に配置されている。開口部PCからは、互いに隣接する2つの容量電極FGC2間の活性領域L3の全体と、2つの容量電極FGC2の各々の第2方向X短方向の大半部分とが露出される他、上記ネック部分FAも露出される。この例では、2つの容量電極FGC2の間の1つの活性領域L3内に、n型の半導体領域31とp型の半導体領域13とが形成されるようになる。このため、上記基板1Sの空乏層の問題については効果的である。しかし、上記のように浮遊ゲート電極FGはn型の多結晶シリコンにより形成されているので、図53の例の場合、ネック部分FAに、pn接合面が浮遊ゲート電極FGの長手方向に対して交差するように形成されてしまう。このため、そのpn接合面が電位の供給方向に対して交差するように形成されるので、電位の伝達が劣化し、データの書き込み消去特性あるいは読み出し特性が劣化してしまう。ここで、浮遊ゲート電極FGの上面にシリサイド層が形成されている場合は、浮遊ゲート電極FGの長手方向に交差するように上記pn接合面が存在していてもシリサイド層を通じて電位の供給ができるので問題が生じない。これに対して、本実施の形態10の場合、上記のように浮遊ゲート電極FGの上面にシリサイド層が形成されていないので、上記pn接合面が浮遊ゲート電極FGの長手方向に対して交差して形成されていると、上記電位の伝達の劣化が生じ易い。したがって、本実施の形態10の場合は、特にネック部分FAに上記pn接合面が形成されないようにすることが好ましい。また、図54は、上記ネック部分FAに上記pn接合面が形成されないようにする他の一例を示している。なお、この場合もn型不純物導入時のマスクとなるレジスト膜と、p型不純物導入時のマスクとなるレジスト膜とはそれぞれ別々に塗布された別々のレジスト膜である。開口部NDはn型不純物導入用の開口部を示している。この開口部NDは、互いに隣接する2つの容量電極FGC2浮遊ゲート電極FGおよび活性領域L3の上側部分に重なるように配置されている。この開口部NDの第2方向Yの長さは、活性領域L3の第2方向Yの長さよりも小さいが、この開口部NDからは上記ネック部分FAが露出されている。一方、開口部PD,PEはp型不純物導入用の開口部を示している。この例では、2つの容量電極FGC2の間の1つの活性領域L3内に、n型の半導体領域31とp型の半導体領域13とが形成されるので、上記基板1Sの空乏層の問題については効果的である。また、上記ネック部分FAにはpn接合面が形成されないので、上記電位の伝達の劣化に起因するデータの書き込み消去特性あるいは読み出し特性の劣化の問題についても効果的である。しかし、この場合のように、一つの活性領域L3内に、n型の半導体領域31とp型の半導体領域13とが形成される。この場合、以下の問題がある。すなわち、ウエットエッチング時や洗浄時に、n型の半導体領域31とp型の半導体領域13とで形成されるpn接合部に光が当たると光起電力が生じ、p型の半導体領域31とn型の半導体領域13とでエッチングレートが変わってしまう不具合が生じる。このため、このような場合には、ウエットエッチング時や洗浄時に基板1Sのn型の半導体領域31とp型の半導体領域13とで形成されるpn接合部に光が当たらないようにする。このように図54に示したようにすることも可能ではあるが、一つの活性領域L3内にpn接合部が形成されないようにする方が好ましい。実施の形態11本実施の形態11においては、フラッシュメモリの浮遊ゲート電極に、導電型の異なる半導体領域を形成する他の構成例について説明する。図55は本実施の形態11の半導体装置のフラッシュメモリにおけるメモリセルMCにn型の半導体領域30,31およびp型の半導体領域13,15を形成する際のマスクを示したメモリセルMCの平面図を示している。なお、この場合もn型不純物導入時のマスクとなるレジスト膜と、p型不純物導入時のマスクとなるレジスト膜とはそれぞれ別々に塗布された別々のレジスト膜である。図55に示す本実施の形態11のフラッシュメモリのメモリセルMCにおいて、上記図52のメモリセルMCの構成と異なるのは、容量部の開口部NB2の構成である。この開口部NB2は、本実施の形態11の半導体装置の製造工程中において基板1Sこの段階では上記ウエハの主面上の上記第1レジスト膜マスクに形成された平面四角形状の開口部であって、上記n型の半導体領域31を形成するためのn型不純物の導入領域になる。この開口部NB2の第2方向Yの寸法や配置は、上記図52で説明した構成と同じである。異なるのは、開口部NB2の第2方向Xの長さが、互いに隣接する2つの容量電極FGC2のうち、一方の容量電極FGC2の第2方向X短方向の中央から他方の容量電極FGC2の第2方向X短方向の中央まで延在していることである。このため、開口部NB2からは、互いに隣接する容量電極FGC2の間の活性領域L3部分の全体と、2つの容量電極FGC2の各々の第2方向X短方向の半分の部分とが露出される。次に、図56は本実施の形態11の半導体装置のフラッシュメモリにおけるメモリセルMCの電荷注入放出部の基板1Sの第2方向Xに沿った要部断面図、図57は本実施の形態11の半導体装置のフラッシュメモリにおけるメモリセルMCの容量部の基板1Sの第2方向Xに沿った要部断面図である。図56および図57に示すように、電荷注入放出部および容量部の容量電極FGC1,FGC2の各々には、n型の半導体領域40a,40bとp型の半導体領域41a,41bとが第2方向Xに沿って半分ずつ並んで形成されている。なお、浮遊ゲート電極FGにおいて、容量部CWE,C以外の部分はn型となっている。これ以外の構成は前記実施の形態10と同じである。このような構成にした理由は、容量電極FGC1,FGC2の導電型が単一であると、p型のウエルHPW1,HPW2に印加される電圧によって、容量電極FGC1,FGC2の下部全面が空乏化してしまう場合が生じるからである。例えば容量電極FGC1,FGC2の全体がn型の場合、p型のウエルHPW1,HPW2に正の電圧が印加される場合は良いが、p型のウエルHPW1,HPW2に負の電圧が印加されると、容量電極FGC1,FGC2の下部ゲート絶縁膜10c,10dに接する部分側全体に空乏層が形成されてしまう。この結果、実効的なカップリング容量が低下するので、容量電極FGC1,FGC2浮遊ゲート電極FGの電位の制御効率が低下する。したがって、データの書き込み速度および消去速度が遅くなる。また、データ書き込み速度および消去速度にバラツキが生じる。これに対して、本実施の形態11によれば、容量電極FGC1,FGC2にp型とn型との両方の導電型の半導体領域を形成したことにより、p型のウエルHPW1,HPW2に正負いずれの電圧が印加されても、容量電極FGC1,FGC2の下部の半分のいずれか一方は空乏化されずに済む。これにより、実効的なカップリング容量を増大させることができるので、容量電極FGC1,FGC2浮遊ゲート電極FGの電位を効率的にコントロールすることができる。したがって、データの書き込み速度および消去速度を向上させることができる。また、データ書き込み速度および消去速度のバラツキも低減できる。このメモリセルMCのデータ書き込み消去時の容量部の様子の一例を図58および図59により説明する。なお、ここではメモリセルMCの容量部Cの様子を説明するが、電荷注入放出部容量部CWEでも同様になる。まず、図58は本実施の形態11のメモリセルMCのデータ書き込み時の容量部Cの基板1Sの第2方向Xに沿った要部断面図を示している。データ書き込みに際して、容量部Cのp型のウエルHPW1には、例えば9V程度の正電圧が印加される。この場合、容量電極FGC2のp型の半導体領域41bには空乏層43が形成されるが、容量電極FGC2のn型の半導体領域40bには空乏層43が形成されない。このため、実効的なカップリング容量を確保することができるので、容量電極FGC2浮遊ゲート電極FGの電位を効率的にコントロールすることができる。したがって、データ書き込み速度を向上させることができる。また、データ書き込み速度のバラツキも低減できる。次に、図59は本実施の形態11のメモリセルMCのデータ消去時の容量部Cの第2方向Xに沿った基板1Sの要部断面図を示している。データ消去に際して、容量部Cのp型のウエルHPW1には、例えば-9V程度の負電圧が印加される。この場合、容量電極FGC2のn型の半導体領域40bには空乏層43が形成されるが、容量電極FGC2のp型の半導体領域41bには空乏層43が形成されない。このため、実効的なカップリング容量を確保することができるので、容量電極FGC2浮遊ゲート電極FGの電位を効率的にコントロールすることができる。したがって、データ消去速度を向上させることができる。また、データ消去速度のバラツキも低減できる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンの製造方法にも適用できる。この場合、マイクロマシンが形成された半導体基板に上記フラッシュメモリを形成することでマイクロマシンの簡単な情報を記憶することができる。"