"第1の方向に配置される一対の選択ゲートトランジスタ間に複数のメモリセルトランジスタが直列に接続されるメモリユニットが、半導体基板上にマトリックス状に配置され、前記第1の方向に直交する第2の方向に隣接する前記メモリセルトランジスタ間を結ぶワード線と、前記第2の方向に隣接する前記選択ゲートトランジスタ間を結ぶ選択ゲート線とを含む配線のパターン形成方法において、前記メモリセルトランジスタおよび前記選択ゲートトランジスタを構成する被処理体上に、芯材膜を形成する芯材膜形成工程と、前記第1の方向に隣接する前記メモリユニットの対向する一対の前記選択ゲート線が含まれる領域が開口するように前記芯材膜を選択的に除去する除去工程と、前記芯材膜が選択的に除去された前記被処理体上にマスク膜をコンフォーマルに形成するマスク膜形成工程と、前記芯材膜の上面が露出するように前記マスク膜をエッチバックし、前記芯材膜の側面に第1の幅の前記マスク膜を残す第1エッチバック工程と、フォトリソグラフィ技術によって側面に前記マスク膜が残された前記芯材膜上における前記ワード線の形成領域にレジストパターンを形成し、前記レジストパターンをマスクに前記芯材膜をエッチングして、前記第1の幅よりも小さい第2の幅のラインアンドスペース状の芯材パターンを形成する芯材パターン形成工程と、前記マスク膜と前記芯材パターンが形成された前記被処理体上に、側壁膜をコンフォーマルに形成する側壁膜形成工程と、前記芯材パターンの上面が露出するように前記側壁膜をエッチバックする第2エッチバック工程と、前記芯材パターンを除去して、前記被処理体上に前記マスク膜と前記側壁膜とからなる加工マスクを形成する加工マスク形成工程と、前記加工マスクを用いて前記被処理体をエッチングし、前記マスク膜の位置に前記選択ゲート線を形成し、前記側壁膜の位置に前記ワード線を形成するエッチング工程と、を含むことを特徴とするパターン形成方法。被処理体上に第1芯材膜を形成する芯材膜形成工程と、前記第1芯材膜の所定の領域に開口パターンを形成する開口パターン形成工程と、前記開口パターンが形成された前記被処理体上に第1マスク膜をコンフォーマルに形成する第1マスク膜形成工程と、前記第1芯材膜の上面が露出するように前記第1マスク膜をエッチバックし、前記第1芯材膜の側面に第1の幅の前記第1マスク膜を残す第1エッチバック工程と、フォトリソグラフィ技術によって前記開口パターンの形成領域以外の領域に、前記第1芯材膜からなり前記第1の幅よりも小さい第2の幅のラインアンドスペース状の第1芯材パターンを形成する第1芯材パターン形成工程と、前記第1マスク膜と前記第1芯材パターンが形成された前記被処理体上に、第1側壁膜をコンフォーマルに形成する第1側壁膜形成工程と、前記第1芯材パターンの上面が露出するように前記第1側壁膜をエッチバックする第2エッチバック工程と、前記第1芯材パターンを除去して、前記被処理体上に第1側壁膜からなる第1側壁パターンを形成する第1側壁パターン形成工程と、前記第1マスク膜と前記第1側壁パターンとを用いて前記被処理体をパターニングするパターニング工程と、を含むことを特徴とするパターン形成方法。前記芯材膜形成工程で、前記被処理体と前記第1芯材膜の間に、前記第1芯材膜とは材質の異なる第2芯材膜を形成し、前記パターニング工程は、前記第1マスク膜と前記第1側壁パターンとを用いて前記第2芯材膜をエッチングし、第2芯材パターンを形成する第2芯材パターン形成工程と、前記第2芯材パターンをスリミングした後、前記第2芯材パターンが形成された前記被処理体上に、第2側壁膜をコンフォーマルに形成する第2側壁膜形成工程と、前記第2芯材パターンの上面が露出するように前記第2側壁膜をエッチバックする第3エッチバック工程と、前記第1マスク膜の形成位置に対応する前記第2芯材パターン以外の前記第2芯材パターンを除去し、前記第2側壁膜からなる第2側壁パターンを形成する第2側壁パターン形成工程と、前記第2芯材パターンと前記第2側壁パターンとを用いて前記被処理体をエッチングするエッチング工程と、を含むことを特徴とする請求項2に記載のパターン形成方法。被処理体上に第1マスク膜を形成する第1マスク膜形成工程と、前記第1マスク膜の所定の領域に開口パターンを形成する開口パターン形成工程と、前記開口パターンが形成された前記被処理体上に前記第1マスク膜とは異なる材質の第2マスク膜をコンフォーマルに形成する第2マスク膜形成工程と、前記第1マスク膜の上面が露出するように前記第2マスク膜をエッチバックし、前記第1マスク膜の側面に第1の幅の前記第2マスク膜を残す第1エッチバック工程と、前記第1マスク膜の側面に前記第2マスク膜が残された後の前記被処理体上の全面に、前記第1マスク膜と同じ材質の第3マスク膜を形成する第3マスク形成工程と、前記第2マスク膜をストッパとして前記第3マスク膜の上面を平坦化する平坦化工程と、前記第3マスク膜が平坦化された後の前記被処理体上に、芯材膜を形成する芯材膜形成工程と、フォトリソグラフィ技術によって前記開口パターンの形成領域以外の領域に、前記芯材膜からなり前記第1の幅よりも小さい第2の幅のラインアンドスペース状の芯材パターンを形成する芯材パターン形成工程と、前記芯材パターンが形成された前記被処理体上に、側壁膜をコンフォーマルに形成する側壁膜形成工程と、前記芯材パターンの上面が露出するように前記側壁膜をエッチバックするエッチバック工程と、前記芯材パターンを除去して、前記側壁膜からなる側壁パターンを形成する側壁パターン形成工程と、前記側壁パターンを用いて前記第1マスク膜と前記第3マスク膜をエッチングしてマスクパターンを形成するマスクパターン形成工程と、前記第2マスク膜と前記マスクパターンとをマスクとして、前記被処理体を加工する加工工程と、を含むことを特徴とするパターン形成方法。前記マスク膜形成工程では、前記芯材膜の側面における厚さが、前記選択ゲート線の幅から所定の本数分の前記ワード線の幅を引いた値に設定されることを特徴とする請求項1に記載のパターン形成方法。ところで、上記のようにフォトリソグラフィ技術を用いてマスクを形成し、RIE法によってマスクを用いて被加工膜を加工する場合には、一般的にマスクの寸法に比して加工されたパターンの寸法の方が大きくなる変換差が生じてしまい、より精度の高いパターン形成の障害になっているという問題点があった。本発明の一つの実施形態は、微細なパターンと比較的サイズが大きめのパターンとを有するパターン形成方法で、サイズが大きめのパターンを従来に比して精度よく形成することができるパターン形成方法を提供することを目的とする。本発明の一つの実施形態によれば、芯材膜形成工程と、開口パターン形成工程と、第1マスク膜形成工程と、第1エッチバック工程と、第1芯材パターン形成工程と、第1側壁膜形成工程と、第2エッチバック工程と、第1側壁パターン形成工程と、パターニング工程と、を含むパターン形成方法が提供される。まず、前記芯材膜形成工程で、被処理体上に第1芯材膜を形成し、前記開口パターン形成工程で、前記第1芯材膜の所定の領域に開口パターンを形成し、前記第1マスク膜形成工程で、前記開口パターンが形成された前記被処理体上に第1マスク膜をコンフォーマルに形成する。ついで、前記第1エッチバック工程で、前記第1芯材膜の上面が露出するように前記第1マスク膜をエッチバックし、前記第1芯材膜の側面に第1の幅の前記第1マスク膜を残す。その後、第1芯材パターン形成工程で、フォトリソグラフィ技術によって前記開口パターンの形成領域以外の領域に、前記第1芯材膜からなり前記第1の幅よりも小さい第2の幅のラインアンドスペース状の第1芯材パターンを形成する。ついで、前記第1側壁膜形成工程で、前記第1マスク膜と前記第1芯材パターンが形成された前記被処理体上に、第1側壁膜をコンフォーマルに形成する。続いて、前記第2エッチバック工程で、前記第1芯材パターンの上面が露出するように前記第1側壁膜をエッチバックし、前記第1側壁パターン形成工程で、前記第1芯材パターンを除去して、前記被処理体上に第1側壁膜からなる第1側壁パターンを形成する。そして、前記パターニング工程で、前記第1マスク膜と前記第1側壁パターンとを用いて前記被処理体をパターニングする。以下に添付図面を参照して、実施形態にかかるパターン形成方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。第1の実施形態以下では、NAND型フラッシュメモリ装置に実施形態を適用した場合について説明する。NAND型フラッシュメモリ装置は、メモリセルトランジスタ以下、メモリセルともいうが多数マトリクス状に配置されるメモリセル領域と、メモリセルを駆動するための周辺回路トランジスタを含む周辺回路領域と、を有する。図1は、NAND型フラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタST1,ST2と、これらの選択ゲートトランジスタST1,ST2間に複数個たとえば、2n乗個nは正の整数のメモリセルMCが直列接続されたメモリセル列とからなるNANDセルユニットメモリユニットSuが行列状に配置されることによって構成されている。NANDセルユニットSu内において、複数個のメモリセルMCは隣接するもの同士でソース/ドレイン領域を共用して形成されている。図1中のX方向ワード線方向、ゲート幅方向に相当に配列されたメモリセルMCは、ワード線制御ゲート線WLにより共通接続されている。また、図1中のX方向に配列された選択ゲートトランジスタST1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタST2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタST1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBの一方の端は、図1中のX方向に直交するY方向ビット線方向、ゲート長方向に相当に延びるビット線BLに接続されている。また、選択ゲートトランジスタST2は、ソース領域を介して図1中のX方向に延びるソース線SLに接続されている。図2はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板1に、素子分離領域としてのSTIShallowTrenchIsolation2が図2中のY方向に延在して、X方向に所定の間隔で複数本形成され、これによって隣接する活性領域3が図2中のX方向に分離された状態となっている。活性領域3と直交する図2中のX方向に延在して、Y方向に所定間隔でメモリセルMCのワード線WLが形成されている。また、図2中のX方向に延在した2本の選択ゲート線SGL1が、隣接して並行に形成されている。隣接する2本の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。この例ではビット線コンタクトCBは、隣接する活性領域3にY方向の位置を交互に変えて配置されている。すなわち、2本の選択ゲート線SGL1の間において、一方の選択ゲート線SGL1側に寄せて配置されるビット線コンタクトCBと、他方の選択ゲート線SGL1側に寄せて配置されたビット線コンタクトCBとが、交互に配置された、いわゆる千鳥状に配置された状態である。選択ゲート線SGL1と所定本数のワード線WLを存した位置に、選択ゲート線SGL1の場合と同様にして、図2中のX方向に延在した2本の選択ゲート線SGL2が並行して形成されている。そして、2本の選択ゲート線SGL2間の活性領域3にはソース線コンタクトCSが配置されている。ワード線WLと交差する活性領域3上にはメモリセルMCの積層ゲート構造MGが形成され、選択ゲート線SGL1,SGL2と交差する活性領域3上には選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2が形成されている。図3は、図2のA-A断面図である。すなわち、活性領域3における選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2と、2つの選択ゲートトランジスタST1,ST2間に配置されたメモリセルMCの積層ゲート構造MGと、を示したものである。この図3において、シリコン基板などの半導体基板1上に形成されたメモリセルMCの積層ゲート構造MGおよび選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2は、トンネル絶縁膜11を介して浮遊ゲート電極膜12と、電極間絶縁膜13と、制御ゲート電極膜14とが順次積層された構造を有する。なお、選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2の電極間絶縁膜13には、浮遊ゲート電極膜12と制御ゲート電極膜14とを導通するための開口13aが形成され、この開口13a内に制御ゲート電極膜14が埋め込まれている。これによって、選択ゲートトランジスタST1,ST2では、浮遊ゲート電極膜12と制御ゲート電極膜14とでゲート電極が構成される。トンネル絶縁膜11としては、熱酸化膜や熱酸窒化膜、CVDChemicalVaporDeposition酸化膜やCVD酸窒化膜、あるいはSiを挟んだ絶縁膜やSiがドット状に埋め込まれた絶縁膜などを用いることができる。浮遊ゲート電極膜12としては、N型不純物もしくはP型不純物がドーピングされた多結晶シリコンや、Mo,Ti,W,AlもしくはTaなどを用いたメタル膜もしくはポリメタル膜、または窒化膜などを用いることができる。電極間絶縁膜13としては、シリコン酸化膜やシリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層構造のONOOxideNitrideOxide膜、酸化アルミニウム膜や酸化ハフニウム膜などの高誘電率膜、またはシリコン酸化膜もしくはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造などを用いることができる。制御ゲート電極膜14としては、N型不純物もしくはP型不純物がドーピングされた多結晶シリコンやMo,Ti,W,AlもしくはTaなどを用いたメタル膜もしくはポリメタル膜、または多結晶シリコン膜と金属シリサイド膜との積層構造などを用いることができる。積層ゲート構造MG-MG間、積層ゲート構造MG-ゲート構造SG1,SG2間の半導体基板1の表面付近にはソース/ドレイン領域となる不純物拡散領域15aが形成されている。また、隣接するゲート構造SG1-SG1間、SG2-SG2間の半導体基板1の表面付近には、不純物拡散領域15aと同じくソース/ドレイン領域となる不純物拡散領域15bがそれぞれ形成されている。隣接する一対の積層ゲート構造MG-MG間や、積層ゲート構造MG-ゲート構造SG1,SG2間、ゲート構造SG1-SG1間、SG2-SG2間の側壁面には、たとえばシリコン酸化膜からなる側壁絶縁膜16が形成されている。ここでは、積層ゲート構造MG-MG間と積層ゲート構造MG-ゲート構造SG1,SG2間には、側壁絶縁膜16が埋め込まれるように形成されているが、ゲート構造SG1-SG1間、SG2-SG2間には、完全には側壁絶縁膜16が埋め込まれておらず、対向する側壁面に側壁絶縁膜16が設けられるように形成されている。ゲート構造SG1-SG1間、SG2-SG2間の対向する側壁絶縁膜16間の半導体基板1の表面付近には、ビット線コンタクトCBおよびソース線コンタクトCSのコンタクト抵抗を下げるための不純物拡散領域15cが形成されている。この不純物拡散領域15cは、不純物拡散領域15bよりも幅寸法が狭く、拡散深さpn接合の深さが深く形成されており、LDDLightlyDopedDrain構造とされている。また、側壁絶縁膜16が形成された積層ゲート構造MG上とゲート構造SG1,SG2上には、層間絶縁膜17が形成されている。メモリセルMCの列の一方の端部に配置される隣接するゲート構造SG1-SG1間には、層間絶縁膜17の上面から半導体基板1の表面に達するビット線コンタクトCBが形成されている。前述のように、ビット線コンタクトCBは平面視上、千鳥状に交互に配置されており、図3の場合には右側に寄った位置に形成されている。また、メモリセルMCの列の他方の端部に配置される隣接するゲート構造SG2-SG2間には、層間絶縁膜17の上面から半導体基板1の表面に達するソース線コンタクトCSが、ビット線BL間を横断するように形成される。つぎに、パターン形成方法について不揮発性半導体記憶装置の製造を例に挙げて説明する。図4-1~図4-13は、第1の実施形態によるパターン形成方法の一例を模式的に示す図であり、aは一部断面図であり、bは一部上面図である。なお、aは、bのB-B断面図に相当している。また、ここでは、2つのメモリユニットSuがビット線方向に隣接して配置される部分を図示している。まず、所定の導電型のシリコン基板などの半導体基板1上に、トンネル絶縁膜11と浮遊ゲート電極膜12とを形成し、フォトリソグラフィ技術とRIE法などのエッチング技術によって、半導体基板に至るトレンチを形成する。このトレンチは、Y方向ビット線方向に延在し、X方向ワード線方向に所定の間隔で形成される。ついで、トレンチ内に、シリコン酸化膜などの絶縁膜を埋め込み、STI2を形成する。その後、半導体基板1上の全面に、電極間絶縁膜13を形成し、フォトリソグラフィ技術とエッチング技術とを用いて、選択ゲート線SGL1,SGL2の形成領域に電極間絶縁膜13を貫通する開口を形成する。そして、半導体基板1上の全面に、制御ゲート電極膜14を形成する。なお、加工対象は、半導体基板1上に形成されたトンネル絶縁膜11、浮遊ゲート電極膜12、電極間絶縁膜13および制御ゲート電極膜14であるが、以下の図では、加工対象として最上層の制御ゲート電極膜14のみを図示して説明を行う。また、制御ゲート電極膜14として、Siが用いられるものとする。ついで、図4-1に示されるように、加工対象制御ゲート電極膜14上の全面に、芯材膜31を形成する。芯材膜31として、たとえば厚さ200nmのTEOSTetraethoxysilane膜を用いることができる。その後、図4-2に示されるように、芯材膜31上に図示しないレジストを塗布し、フォトリソグラフィ技術によって、隣接するメモリユニットSu間の選択ゲートトランジスタST1,ST2の形成領域を含む領域Rが開口したレジストパターンを形成する。この開口31aは、Y方向の幅が、一対の選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2が含まれる幅とし、X方向の長さはワード線WLと略同一の長さとする。ここでは、Y方向の寸法を200nmとし、X方向の寸法を4000nmとする。そして、RIE法によって、レジストパターンをマスクとして芯材膜31をエッチングする。このとき、エッチングガスとして、たとえば制御ゲート電極膜14のSiと選択比をとりやすいC4F8などを用いることができる。これによって、X方向に延在する開口31aが形成される。ついで、図4-3に示されるように、選択ゲート線SGL1,SGL2をエッチングする際のマスク材となるマスク膜32を、加工対象および芯材膜31上に形成する。ここでは、開口31aにおける段差がコンフォーマルに被覆されるように、マスク膜32を形成する。マスク膜32として、たとえばSiN膜を用いることができる。マスク膜32の幅芯材膜31の側面上の厚さとして、図2の選択ゲート線SGL1,SGL2の幅から所望のワード線WLの幅この例では2本分を引いた値にすることが望ましく、ここでは50nm成膜するものとする。これは、後の工程でワード線WLと幅の同じ側壁膜を形成するので、その分だけ予め小さく形成しておくものである。続いて、図4-4に示されるように、RIE法などの異方性エッチングによって、成膜したマスク膜32を、少なくとも芯材膜31が露出するまでエッチバックする。加工ガスとして、たとえばCH2F2ガスなどを用いることができる。これによって芯材膜31の側面にマスク膜32が選択的に残り、図2の選択ゲート線SGL1,SGL2を形成する際のマスクが形成される。その後、図4-5に示されるように、加工対象上にレジスト33を塗布し、その上にマスク膜34を形成する。さらにその上にフォトレジストを塗布し、リソグラフィ技術によってレジストパターン35を形成する。レジストパターン35として、芯材膜31が形成された領域上における側壁転写プロセスの芯材形成用のレジストパターン35aと、領域Rを覆うレジストパターン35bと、を形成する。なお、つぎのエッチング工程で、芯材膜31に比して制御ゲート電極膜14がエッチングされ難い条件でエッチングを行う場合には、レジストパターン35bは不要である。ここでは、芯材形成用のレジストパターン35aの幅を50nmとし、芯材形成用のレジストパターン35a間の距離も同じく50nmとする。また、ここでは、多層レジストプロセス構造となっている。この構造は、レジストパターン35を一度マスク膜34に転写し、さらにマスク膜34をマスクにしてレジスト33を加工することで、より厚い、パターニングされたレジストを形成するものであるが、必ずしもこの構造とする必要はない。ついで、図4-6に示されるように、RIE法を用いて、レジストパターン35をマスクとして、芯材形成用のレジストパターン35aを芯材膜31に転写する。このとき、加工対象の制御ゲート電極膜14やマスク膜32と選択比をとりやすいC4F8系のガスを用いることができる。その後、図4-7に示されるように、レジスト剥離技術によって、レジスト33を除去する。たとえばO2を主体としたガスを用いて、芯材膜31/マスク膜32/加工対象制御ゲート電極膜14と選択比を取り、レジスト33のみを除去する。ついで、図4-8に示されるように、等方性エッチングによって、芯材膜31をほぼ半分の幅ここでは、25nmとなるまでスリミングする。等方性エッチングとして、たとえばフッ酸を用いたウエットエッチングを用いることができる。なお、図4-8において芯材膜31をスリミングする代わりに、図4-5で形成したレジストパターン35をスリミングした後にスリミングされたレジストパターン35を芯材膜31に転写してもよいし、レジストパターン35を芯材膜31に転写する際にレジストパターン35と芯材膜31の間に形成されたいずれかの膜についてスリミングが行われるか、または芯材膜31自体のスリミングが進行するような条件でRIEを行ってもよい。あるいは、芯材膜31のスリミングとレジストパターン35などとのスリミングを組み合わせて、芯材形成用のレジストパターン35aの幅のほぼ半分の幅の芯材膜31が得られるようにしてもよい。続いて、図4-9に示されるように、加工対象上の全面に側壁膜36を形成する。側壁膜36は、加工対象上に形成された芯材膜31とマスク膜32とをコンフォーマルに覆うように形成される。側壁膜36として、たとえばSiN膜を用いることができ、膜厚として、芯材膜31の幅とほぼ同じ25nmとすることができる。ついで、図4-10に示されるように、RIE法などの異方性エッチングによって、成膜した側壁膜36を、芯材膜31の上面が露出するまでエッチバックする。加工ガスとして、たとえばCH2F2ガスなどを用いることができる。これによって、芯材膜31の周囲にループ状の側壁膜36が形成される。また、マスク膜32の周囲にもループ状の側壁膜36が形成され、両側に形成された側壁膜36の厚さ50nmだけマスク膜32の寸法が大きくなる。なお、以下では、側壁膜36が形成されたマスク膜32をマスク膜321とする。その後、図4-11に示されるように、エッチング処理によって制御ゲート電極膜14とマスク膜321と選択比を取り、芯材膜31のみを除去する。エッチング処理として、フッ酸を用いたウエットエッチングを用いることができる。これによって、芯材膜31の側壁に成膜された側壁膜36が新たにラインパターンとして形成され、図2中のワード線WLを形成するためのマスクが作成されたことになる。ここではワード線形成用のマスクの寸法と隣接するワード線形成用のマスク間の距離とがともに25nmとなり、選択ゲート線形成用のマスクの寸法は100nmとなる。なお、このままでは、側壁膜36およびマスク膜321は閉ループ構造を有しており、隣接する一対のワード線WLおよび隣接する一対の選択ゲート線SGL1,SGL2のX方向の端部が接続された状態となっている。そこで、図4-12に示されるように、半導体基板1上の全面にレジストを塗布し、リソグラフィ技術によって、ワード線形成用のマスク側壁膜36と選択ゲート線形成用のマスクマスク膜321のX方向端部以外が覆われるようにレジストパターン37を形成する。そして、図4-13に示されるように、RIE法などの異方性エッチング処理で、ワード線形成用のマスクと選択ゲート線形成用のマスクのX方向端部を除去する。これによって、ラインアンドスペース状に規則正しく配列したワード線形成用パターン36aと、ワード線形成用パターン36aに比して寸法の大きな選択ゲート線形成用パターン321aとが形成される。その後、このワード線形成用パターン36aと選択ゲート線形成用パターン321aとをマスクとして、たとえばRIE法などの異方性エッチングによって、加工対象がエッチングされ、X方向に延在した一対の選択ゲート線SGL1,SGL2間に、X方向に延在し、Y方向に所定の間隔で配列したワード線WLが形成される。第1の実施形態では、選択ゲート線SGL1,SGL2を形成する領域が段差となるように開口31aを形成した芯材膜31上に選択ゲート線形成用のマスクとなるマスク膜32を形成した後に、加工対象上にレジストを塗布し、側壁転写プロセスの芯材形成用のレジストパターン35aを形成し、異方性エッチング処理によって芯材膜31を加工した後、側壁転写プロセスによってワード線形成用のマスクを形成した。ここで、マスク膜32のY方向の寸法は、マスク膜32の形成時の厚さと側壁膜36の厚さとによって決定され、マスク膜32と側壁膜36の膜厚は成膜技術で精密に所望の厚さに制御することができる。そのため、リソグラフィ技術とエッチング技術を用いてパターンを形成した場合の変換差が生じず、選択ゲート線形成用マスクの寸法制御を精密に行うことができる。また、選択ゲート線形成用のマスクの寸法制御を精密に行うことができるので、フォトリソグラフィ技術とエッチング技術とを用いて膜を加工する従来の方法では余裕を見ていた変換差の分だけ、不揮発性半導体記憶装置の面積を小さくすることができるという効果も有する。さらに、従来の方法に比較して作業工程数をそれほど増加させずに、処理対象を加工することができる。第2の実施形態第1の実施形態では、最初に形成する芯材パターンのサイズ幅の1/2のサイズ幅のラインアンドスペース状のパターンを形成する場合を説明したが、第2の実施形態では、最初に形成する芯材膜のサイズの1/4のサイズのラインアンドスペース状のパターンを形成する場合を説明する。図5-1~図5-20は、第2の実施形態によるパターン形成方法の一例を模式的に示す図であり、aは一部断面図であり、bは一部上面図である。なお、aは、bのC-C断面図に相当している。また、ここでは、2つのメモリユニットSuがビット線方向に隣接して配置される部分を図示している。さらに、この例でも、半導体基板1上に形成されたトンネル絶縁膜11、浮遊ゲート電極膜12、電極間絶縁膜13および制御ゲート電極膜14の積層膜を加工して、ワード線WLおよび選択ゲート線SGL1,SGL2を形成する場合について説明する。また、制御ゲート電極膜14はSiで構成されるものとする。まず、図5-1に示されるように、加工対象制御ゲート電極膜14上の全面に、マスク膜51、芯材膜52および芯材膜53を順に形成する。マスク膜51および芯材膜53として、たとえば厚さ200nmのTEOS膜を用いることができる。また、芯材膜52として、たとえば厚さ50nmのSi膜を用いることができる。その後、図5-2に示されるように、第1の実施形態の図4-2と同様に、フォトリソグラフィ技術とRIE技術とを用いて、隣接するメモリユニットSu間の選択ゲートトランジスタST1,ST2の形成領域を含む領域Rの芯材膜53に開口53aを形成する。この開口53aは、Y方向の幅が、一対の選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2が含まれる幅とし、X方向の長さはワード線WLと略同一の長さとする。ここでは、Y方向の寸法を200nmとし、X方向の寸法を4000nmとする。また、エッチングガスとして、たとえば芯材膜52のSiと選択比をとりやすいC4F8などを用いることができる。ついで、図5-3に示されるように、選択ゲート線SGL1,SGL2をエッチングする際のマスク材となるマスク膜54を、芯材膜52,53上にコンフォーマルに形成する。マスク膜54として、たとえばSiN膜を用いることができる。マスク膜54の幅として、図2の選択ゲート線SGL1,SGL2の幅から所望のワード線WLの幅を引いた値にすることが望ましく、ここでは50nm成膜することにする。続いて、図5-4に示されるように、RIE法などの異方性エッチングによって、成膜したマスク膜54を、少なくとも芯材膜53が露出するまでエッチバックする。加工ガスとして、たとえばCH2F2ガスなどを用いることができる。これによって図2の選択ゲート線SGL1,SGL2を形成する際のマスクが形成される。その後、図5-5に示されるように、加工対象上にレジスト55を塗布し、その上にマスク膜56を形成する。さらにその上にフォトレジストを塗布し、リソグラフィ技術によってレジストパターン57を形成する。レジストパターン57として、芯材膜53が形成された領域上における側壁転写プロセスの芯材形成用のレジストパターン57aと、領域Rを覆うレジストパターン57bと、を形成する。なお、つぎのエッチング工程で、芯材膜53に比して芯材膜52がエッチングされ難い条件でエッチングを行う場合には、レジストパターン57bは不要である。ここでは、芯材形成用のレジストパターン57aの幅を50nmとし、芯材形成用のレジストパターン57a間の距離も同じく50nmとする。ついで、図5-6に示されるように、RIE法を用いて、レジストパターン57をマスクとして、芯材形成用のレジストパターン57aを芯材膜53に転写する。このとき、芯材膜52、マスク膜54と選択比をとりやすいC4F8系のガスを用いることができる。その後、図5-7に示されるように、たとえばO2を主体としたガスを用いたレジスト剥離技術によってレジスト55のみを除去する。ついで、図5-8に示されるように、等方性エッチングによって、芯材膜53をほぼ半分の幅となるまでスリミングする。等方性エッチングとして、たとえばフッ酸を用いたウエットエッチングを用いることができる。続いて、図5-9に示されるように、加工対象上の全面に側壁膜58を形成する。側壁膜58は、芯材膜52上に形成された芯材膜53とマスク膜54とをコンフォーマルに覆うように形成される。側壁膜58として、たとえば芯材膜53の幅とほぼ同じ25nmの厚さを有するSiN膜を用いることができる。ついで、図5-10に示されるように、RIE法などの異方性エッチングによって、成膜した側壁膜58を、芯材膜53の上面が露出するまでエッチバックし、芯材膜53の周囲にループ状の側壁膜58を形成する。加工ガスとして、たとえばCH2F2ガスなどを用いることができる。以下では、側壁膜58が形成されたマスク膜54をマスク膜541とする。その後、図5-11に示されるように、エッチング処理によって芯材膜53のみを除去する。エッチング処理として、フッ酸を用いたウエットエッチングを用いることができる。これによって、芯材膜52に転写する芯材膜加工用パターンが形成される。ここでは、芯材膜加工用パターンの側壁膜58のY方向の幅と、隣接する側壁膜58間の距離は、ともに25nmとなる。ついで、図5-12に示されるように、芯材膜加工用パターンをマスクとして、RIE法などのエッチング技術を用いて芯材膜52をエッチングし、芯材膜加工用パターンを芯材膜52に転写する。加工ガスとして、たとえばClを含むガスなどを用いることができる。続いて図5-13に示されるように、エッチングによって、マスク膜541および側壁膜58を除去する。芯材膜52がSiからなり、マスク膜541および側壁膜58がSiNからなり、マスク膜51がTEOSからなる場合には、芯材膜52上のマスク膜541と側壁膜58を芯材膜52と選択比を取るように、燐酸を用いたウエットエッチングなどを用いることができる。その後、図5-14に示されるように、等方性エッチングによって、ワード線WLの形成領域の芯材膜52の幅がほぼ半分の幅となるまでスリミングする。等方性エッチングとして、ウエットエッチングやCDEChemicalDryEtchingを用いることができる。ここではワード線WLの形成領域に形成されているパターンの幅が12.5nmとなるまでエッチングする。続いて、図5-15に示されるように、加工対象上の全面に側壁膜59をコンフォーマルに形成する。側壁膜59として、たとえば芯材膜52の幅とほぼ同じ12.5nmの膜厚を有するSiN膜を用いることができる。その後、図5-16に示されるように、RIE法などの異方性エッチングによって、成膜した側壁膜59を、芯材膜52の上面が露出するまでエッチバックする。加工ガスとして、たとえばCH2F2ガスなどを用いることができる。これによって、芯材膜52の周囲にループ状の側壁膜59が形成される。ついで、図5-17に示されるように、図示しないフォトレジストを加工対象上の全面に塗布し、リソグラフィ技術で隣接するメモリユニットSuの対向する選択ゲート線SGL1,SGL2を含む領域を覆い隠すように、レジストパターン60を形成する。その後、図5-18に示されるように、エッチング処理によってワード線WLの形成領域の芯材膜52のみを除去する。エッチング処理として、コリンを用いたウエットエッチングを用いることができる。これによって、芯材膜52の側壁に成膜された側壁膜59が新たにラインパターンとして形成され、図2中のワード線WLを形成するためのマスクが作成されたことになる。ここではワード線形成用のマスクの寸法と隣接するワード線形成用のマスク間の距離がともに12.5nmとなる。ついで、図5-19に示されるように、たとえばO2を主体としたガスを用いたレジスト剥離技術によってレジストパターン60のみを除去する。続いて、図5-20に示されるように、ワード線WLの形成領域では側壁膜59をマスクとして、選択ゲート線SGL1,SGL2の形成領域では芯材膜52と側壁膜59とをマスクとして、RIE法などの異方性エッチングでマスク膜51をエッチングする。これによって、ワード線形成用マスクと選択ゲート線形成用のマスクとが得られる。加工ガスとして、C4F8などのガスを用いることができる。その後、第1の実施形態の図4-12~図4-13で示したように、フォトリソグラフィ技術とエッチング技術とを用いて、閉ループ構造となっているワード線形成用のマスクと選択ゲート線形成用のマスクのX方向端部を切断する。これによって、一対のライン状の選択ゲート線形成用パターンの間に、ラインアンドスペース状のワード線形成用パターンが形成される。そして、これらの選択ゲート線形成用パターンとワード線形成用パターンとを用いて、加工対象である制御ゲート電極膜14からトンネル絶縁膜11までをRIE法などの異方性エッチングによって加工することで、X方向に延在した一対の選択ゲート線SGL1,SGL2間に、X方向に延在し、Y方向に所定の間隔で配列したワード線WLが形成される。第2の実施形態では、まず、加工対象上に芯材膜52と芯材膜53とを重ねて形成し、選択ゲート線SGL1,SGL2を形成する領域の芯材膜53を除去して開口53aを形成し、マスク膜54をコンフォーマルに形成した後エッチバックして、選択ゲート線SGL1,SGL2形成時のマスクを形成する。ついで、ワード線WLの形成領域上の芯材膜53を、最終的なワード線の幅のほぼ4倍となる幅にフォトリソグラフィ技術とエッチング技術とを用いて加工した後、等方性エッチングによって幅がほぼ半分となるようにスリミングを行う。その後、側壁膜58を形成し、エッチバックして芯材膜53を除去して、芯材膜加工用パターンを形成した後、この芯材膜加工用パターンを芯材膜52に転写し、さらに芯材膜加工用パターンの幅がほぼ半分となるようにスリミングする。その後、側壁膜59を形成後、エッチバックしてワード線の形成領域の芯材膜52を除去して、ワード線形成用のマスクと選択ゲート線形成用のマスクとを形成した。このように、選択ゲート線形成用のマスクの寸法が、マスク膜54と側壁膜58の膜厚、芯材膜52のスリミング量、および側壁膜59の膜厚によって制御されるので、リソグラフィ技術と異方性エッチング技術とを用いてパターンを形成する場合に比して、選択ゲート線形成用マスクの寸法制御を精密に行うことができる。また、従来の方法に比較して作業工程数をそれほど増加させずに、処理対象を加工することができる。第3の実施形態第3の実施形態では、最初に形成する芯材膜のサイズの1/4のサイズのラインアンドスペース状のパターンを形成する第2の実施形態とは異なる方法について説明する。図6-1~図6-21は、第3の実施形態によるパターン形成方法の一例を模式的に示す図であり、aは一部断面図であり、bは一部上面図である。なお、aは、bのD-D断面図に相当している。また、ここでは、2つのメモリユニットSuがビット線方向に隣接して配置される部分を図示している。さらに、この例でも、半導体基板1上に形成されたトンネル絶縁膜11、浮遊ゲート電極膜12、電極間絶縁膜13および制御ゲート電極膜14の積層膜を加工して、ワード線WLおよび選択ゲート線SGL1,SGL2を形成する場合について説明する。また、制御ゲート電極膜14が、Siで形成されるものとする。まず、図6-1に示されるように、加工対象制御ゲート電極膜14上の全面に、マスク膜71を形成する。マスク膜71として、たとえば厚さ200nmのTEOS膜を用いることができる。ついで、図6-2に示されるように、第1の実施形態の図4-2と同様に、フォトリソグラフィ技術とRIE技術とを用いて、隣接するメモリユニットSu間の選択ゲートトランジスタST1,ST2の形成領域を含む領域Rのマスク膜71に開口71aを形成する。この開口71aは、Y方向の幅が、一対の選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2が含まれる幅とし、X方向の長さはワード線WLと略同一の長さとする。ここでは、Y方向の寸法を200nmとし、X方向の寸法を4000nmとする。また、エッチングガスとして、たとえば制御ゲート電極膜14のシリコンと選択比をとりやすいC4F8などを用いることができる。その後、図6-3に示されるように、選択ゲート線SGL1,SGL2をエッチングする際のマスク材となるマスク膜72を、制御ゲート電極膜14上およびマスク膜71上にコンフォーマルに形成する。マスク膜72として、たとえばSiN膜を用いることができる。マスク膜72の幅として、図2の選択ゲート線SGL1,SGL2の幅と同じ値にすることが望ましく、ここでは50nm成膜することにする。続いて、図6-4に示されるように、RIE法などの異方性エッチングによって、成膜したマスク膜72を、少なくともマスク膜71が露出するまでエッチバックする。加工ガスとして、たとえばCH2F2ガスなどを用いることができる。これによって図2の選択ゲート線SGL1,SGL2を形成する際のマスクが形成される。その後、図6-5に示されるように、閉ループ状のマスク膜72内を埋め込むように、半導体基板1上の全面にマスク膜73を形成する。マスク膜73として、たとえば厚さ200nmのTEOS膜を用いることができる。なお、以下では同じ材質のマスク膜71,73をまとめてマスク膜711と表記する。さらに、図6-6に示されるように、CMPChemicalMechanicalPolishing法によって、マスク膜711の上面を平坦化する。このとき、マスク膜72をストッパとして平坦化を行う。その後、図6-7に示されるように、芯材膜74を半導体基板1上の全面に形成する。芯材膜74として、たとえば厚さ50nmのシリコンを用いることができる。さらに、図6-8に示されるように、芯材膜74上に芯材膜75を形成する。芯材膜75として、たとえば厚さ200nmのTEOS膜を用いることができる。ついで、図6-9に示されるように、加工対象上にレジスト76を塗布し、その上にマスク膜77を形成する。さらにその上にフォトレジストを塗布し、リソグラフィ技術によってワード線WLの形成領域上に側壁転写プロセスの芯材形成用のレジストパターン78を形成する。ここでは、芯材形成用のレジストパターン78の幅を50nmとし、芯材形成用のレジストパターン78間の距離も同じく50nmとする。その後、図6-10に示されるように、RIE法を用いて、レジストパターン78を芯材膜75に転写する。このとき、芯材膜74,75と選択比をとりやすい条件でエッチングを行う。ここでは、芯材膜74がSiで構成され、芯材膜75がTEOSで構成されているので、Siと選択比のとれるC4F8系のガスを用いることができる。その後、たとえばO2を主体としたガスを用いたレジスト剥離技術によってレジスト76を除去する。ついで、図6-11に示されるように、等方性エッチングによって、芯材膜75をほぼ半分の幅となるまでスリミングする。等方性エッチングとして、たとえばフッ酸を用いたウエットエッチングを用いることができる。これによって、芯材膜53の幅は、25nmとなる。続いて、図6-12に示されるように、加工対象上の全面に側壁膜79を形成する。側壁膜79は、芯材膜74上に形成された芯材膜75をコンフォーマルに覆うように形成される。側壁膜79として、たとえば芯材膜75の幅とほぼ同じ25nm厚さのSiN膜を用いることができる。ついで、図6-13に示されるように、RIE法などの異方性エッチングによって、成膜した側壁膜79を、芯材膜75の上面が露出するまでエッチバックし、芯材膜75の周囲にループ状の側壁膜79を形成する。加工ガスとして、たとえばCH2F2ガスなどを用いることができる。その後、図6-14に示されるように、エッチング処理によって芯材膜75のみを除去する。エッチング処理として、フッ酸を用いたウエットエッチングを用いることができる。これによって、芯材膜74に転写する芯材膜加工用パターンが形成される。ここでは、芯材膜加工用パターンは、フォトリソグラフィ処理で形成された芯材形成用のレジストパターン78の1/2の寸法を有し、芯材加工用パターンである側壁膜79の幅と隣接する側壁膜79間の距離が25nmとなる。さらに、図6-15に示されるように、RIE法によって、側壁膜79によって構成される芯材膜加工用パターンを、芯材膜74に転写する。続いて、図6-16に示されるように、芯材膜加工用パターンを構成する側壁膜79をウエットエッチングによって除去する。このとき、側壁膜79と、選択ゲート線形成用のマスクパターンとなるマスク膜72とは同じ材料SiNによって構成されているので、マスク膜72が完全に除去されない程度にエッチング時間が調整される。ウエットエッチングとして、たとえば燐酸を含む溶液を用いたウエットエッチングを例示することができる。その後、図6-17に示されるように、等方性エッチングによって、ワード線WLの形成領域の芯材膜74の幅がほぼ半分の幅となるまでスリミングする。等方性エッチングとして、ウエットエッチングやCDEを用いることができる。ここではワード線WLの形成領域に形成されている芯材膜加工用パターンの幅が12.5nmとなるまでエッチングする。続いて、図6-18に示されるように、加工対象上の全面に側壁膜80をコンフォーマルに形成する。側壁膜80として、たとえば芯材膜74の幅とほぼ同じ12.5nm厚さのSiN膜を用いることができる。その後、図6-19に示されるように、RIE法などの異方性エッチングによって、成膜した側壁膜80を、芯材膜74の上面が露出するまでエッチバックする。加工ガスとして、たとえばCH2F2ガスなどを用いることができる。これによって、芯材膜74の周囲にループ状の側壁膜80が形成される。また、以下では、マスク膜72と側壁膜80とを合わせて、マスク膜721と表記する。その後、図6-20に示されるように、エッチング処理によって芯材膜74のみを除去する。エッチング処理として、コリンを用いたウエットエッチングを用いることができる。これによって、芯材膜74の側壁に成膜された側壁膜80が新たにラインパターンとして形成され、図2中のワード線WLを形成するためのマスクが作成されたことになる。ここではワード線形成用のマスクの寸法と隣接するワード線形成用のマスク間の距離がともに12.5nmとなる。また、選択ゲート線形成用のマスク膜721の寸法は50nmとなる。ついで、図6-21に示されるように、ワード線WLの形成領域では側壁膜80をマスクとして、RIE法などの異方性エッチングでマスク膜711をエッチングする。加工ガスとして、C4F8などのガスを用いることができる。これによって、マスク膜721によって、選択ゲート線形成用のマスクが形成され、マスク膜711と側壁膜80によってワード線形成用のマスクが形成される。その後、第1の実施形態の図4-12~図4-13で示したように、フォトリソグラフィ技術とエッチング技術とを用いて、閉ループ構造となっているワード線形成用のマスクと選択ゲート線形成用のマスクのX方向端部を切断する。これによって、一対のライン状の選択ゲート線形成用パターンの間に、ラインアンドスペース状のワード線形成用パターンが形成される。そして、これらの選択ゲート線形成用パターンとワード線形成用パターンとを用いて、加工対象である制御ゲート電極膜14からトンネル絶縁膜11までをRIE法などの異方性エッチングによって加工することで、X方向に延在した一対の選択ゲート線SGL1,SGL2間に、X方向に延在し、Y方向に所定の間隔で配列したワード線WLが形成される。第3の実施形態では、最初に選択ゲート線形成用のパターンを形成した後、その上に芯材膜74,75を形成して選択ゲート線形成用のパターンを埋め込み、ワード線形成用のパターンを形成しているので、選択ゲート線形成用のパターンの周囲には、ワード線形成用のパターンの形成時に形成される側壁膜79,80が形成されない。その結果、選択ゲート線形成用のパターンの寸法が側壁膜79,80の膜厚に左右されないので、選択ゲート線形成用のパターンの寸法の制御が第2の実施形態に比して容易になるという効果を、第2の実施形態の効果に加えて得ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"