"第1導電層および当該第1導電層よりも深く配置された第2導電層を内部に有する基板と、前記基板の表面側に前記第1導電層および前記第2導電層に重なる大きさの開口を有し、底部の一部に当該第1導電層が露出された大径凹部と、前記大径凹部の底部から掘り下げて延設され、底部に前記第2導電層が露出された小径凹部と、前記大径凹部と前記小径凹部からなる接続孔内に設けられ、前記第1導電層と前記第2導電層を接続する導電部材とを備える半導体装置。前記基板は、前記第1導電層を含む基板と前記第2導電層を含む基板とを貼り合わせた貼合せ基板である請求項1記載の半導体装置。第1導電層および当該第1導電層よりも深く配置された第2導電層を内部に有する基板上に、当該第1導電層および第2導電層の上部を露出する開口を有する大径レジストパターンを形成することと、前記大径レジストパターンをマスクにしたエッチングに基づいて、前記第1導電層を底部に露出させた大径凹部を、前記基板に形成することと、前記基板上に、前記第2導電層の上部を露出する開口を前記大径凹部の形成範囲内に有する小径レジストパターンを形成することと、前記小径レジストパターンをマスクにしたエッチングに基づいて、前記第2導電層を底部に露出させた小径凹部を、前記基板に形成することとを含む半導体装置の製造方法。前記大径凹部を形成した後、前記第1導電層を覆う状態で前記小径レジストパターンを形成し、前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成する請求項3記載の半導体装置の製造方法。前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、次いで前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第2導電層を露出させない深さで前記基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングを行うことによって、前記第2導電層を露出させて当該小径凹部を形成すると共に、前記第1導電層を露出させて前記大径凹部を形成する請求項3記載の半導体装置の製造方法。前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第2導電層上における前記小径凹部のエッチング残膜厚を、前記第1導電層上における前記大径凹部のエッチング残膜厚に一致させる請求項5記載の半導体装置の製造方法。前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記第1導電層を露出させない深さで前記基板をエッチングする請求項5記載の半導体装置の製造方法。前記基板は、前記第1導電層上に層間絶縁膜と半導体層とを備え、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする請求項5記載の半導体装置の製造方法。前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、さらに前記第1導電層を露出させない深さで前記基板をエッチングし、次いで前記大径レジストパターンを除去して前記基板の凹部に埋込部材を埋め込んで平坦化し、その後前記小径レジストパターンを形成し、前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第2導電層を露出させない深さで前記埋込部材で埋め込まれた基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングによって、当該小径凹部の底部に前記第2導電層を露出させると共に第1導電層を露出させた大径凹部を形成する請求項3記載の半導体装置の製造方法。前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成し、前記大径レジストパターンを形成する際には、前記小径凹部内に前記第2導電層を覆う状態でレジスト材料を残す請求項3記載の半導体装置の製造方法。前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記第2導電層を露出させない深さで前記基板をエッチングし、その後前記大径凹部を形成する際には、前記大径レジストパターンをマスクにしたエッチングを行うことによって、前記第1導電層を露出させて当該大径凹部を形成すると共に、前記第2導電層を露出させて前記小径凹部を形成する請求項3記載の半導体装置の製造方法。前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第2導電層上における前記小径凹部のエッチング残膜厚を、前記第1導電層上における前記大径凹部のエッチング残膜厚に一致させる請求項11記載の半導体装置の製造方法。前記基板は、前記第1導電層上に層間絶縁膜と半導体層とを備え、前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする請求項11記載の半導体装置の製造方法。前記大径凹部および前記小径凹部を形成した後、当該前記大径凹部と当該小径凹部とで構成された接続孔内に、前記第1導電層および第2導電層に接続された導電部材を形成する請求項3記載の半導体装置の製造方法。しかしながら、従来のシェアードコンタクト構造の接続孔を開口する工程では、層間絶縁膜のエッチング中に、先に露出した浅い導電材料層がプラズマに長時間曝されるため、浅い導電材料層への過剰なエッチングが発生する。その結果、接続孔の側壁に金属系の堆積物が生成される。この金属系の堆積物はアッシングや薬液後処理による剥離ができずに残存し、パーティクルが生成されるので、歩留まり低下の問題点が生じる。さらに、この浅い導電材料層への過剰なエッチングにより導電材料層が完全に突き抜ける場合もある。この場合、接続孔内に最終的な金属を埋め込んだ際に導電材料層の側面しか接触できず、抵抗増大の問題点が生じる。そこで本技術は、ひとつの接続孔内に高さの異なる導電材料層を露出させた構成において、浅い導電材料層への過剰なエッチングを抑制して、歩留まりの向上が図られた半導体装置を提供することを目的とする。また本技術は、この半導体装置の製造方法を提供することを目的とする。上記課題を解決するため、本技術の半導体装置は、第1導電層および第1導電層よりも深く配置された第2導電層を有する基板と、大径凹部および小径凹部からなる接続孔とを備える。大径凹部は、基板の一主面側に第1導電層および第2導電層に重なる大きさの開口を有し、底部の一部に第1導電層が露出される。小径凹部は、大径凹部の底部から掘り下げて延設され、底部に第2導電層が露出される。このような大径凹部および小径凹部からなる接続孔内に、第1導電層と第2導電層を接続する導電部材が設けられる。また本技術は、上述した構成の半導体装置の製造方法でもあり、次の手順を含む。第1導電層および第1導電層よりも深く配置された第2導電層を内部に有する基板上に、第1導電層および第2導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第1導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第2導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第2導電層を底部に露出させた小径凹部を、基板に形成する。以上の手順により、上述した構成の半導体装置が得られる。以上のような構成の半導体装置およびその製造方法では、接続孔を構成する大径凹部および小径凹部の形成において、大径レジストパターンおよび小径レジストパターンをマスクとしたエッチングを行なう。これにより、異なる深さに配置された第1導電層および第2導電層が接続孔内に露出される。この際、大径凹部の底部に露出した第1導電層をマスクとしたエッチングではなく、第1導電層を覆う独自の小径レジストパターンをマスクとしたエッチングを行なう。したがって、第1導電層が過剰にエッチング雰囲気に長時間曝されることを抑制し、第1導電層が過剰にエッチングされることを防止できる。以上の結果、本技術によれば、異なる深さに位置する第1導電層および第2導電層が露出された接続孔の形成において、第2導電層よりも浅い位置の第1導電層への過剰なエッチングが防止できる。そして、第1導電層への過剰なエッチングによる膜減りが防止され、第1導電層の導電性、および第1導電層と埋込部材との接続を確保することが可能となる。この結果、半導体装置の歩留まりの向上を図ることが可能となる。以下本技術の実施形態について図面を参照して、次に示す順に説明する。1.第1実施形態半導体装置の構成2.第1実施形態先に形成した大径凹部の底部に露出した第1配線を小径レジストパターンで覆う製造方法3.第2実施形態第1配線および第2配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法4.第3実施形態層間絶縁膜をエッチングストッパとしてエッチングを途中止めする製造方法5.第4実施形態エッチングを途中止めして形成された凹部内に埋込部材を埋め込む製造方法6.第5実施形態先に形成した小径凹部内に第2配線を覆うレジスト材料を残す製造方法7.第6実施形態第1配線および第2配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法8.第7実施形態第1配線および第2配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めし、ハードマスクを使用する製造方法なお、また各実施形態および変形例において共通の構成要素には同一の符号を付し、重複する説明は省略する。<1.第1実施形態半導体装置の構成>図1は、第1実施形態の半導体装置の構成を示す要部断面図である。以下、この要部断面図に基づいて、第1実施形態の半導体装置の詳細な構成を説明する。図1に示す半導体装置1は、第1基板10と第2基板20とがその間に狭持された接合部30によって貼り合わせられた基板を備えている。第1基板10は内部に第1配線12を有し、第2基板20は内部に第2配線22を有している。さらに、第1基板10の第1配線12と第2基板20の第2配線22とが、第1基板10を貫通して設けられた接続孔40を介して接続されている。なおここで第1配線および第2配線は導電層の形態のひとつである。第1実施形態においては、接続孔40の構成および製造方法が特徴的である。以下、半導体装置1の構成の詳細を第1基板10、第2基板20、接合部30の順に説明する。[第1基板10]第1基板10は、半導体層11と、半導体層11の第2基板20側に積層された配線層13とで構成される。半導体層11は、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層11における配線層13との界面側には、ここでの図示を省略したトランジスタのソース/ドレインなどが設けられている。配線層13における半導体層11との界面側には、ここでの図示を省略したトランジスタのゲート電極などが設けられている。これらの電極は例えば酸化シリコンからなる層間絶縁膜14で覆われており、この層間絶縁膜14に設けられた溝パターン内に、例えば銅からなる埋込配線が複数設けられている。複数の埋込配線のひとつが第1配線第1導電層12である。またここでの図示を省略したが、これらの埋込配線の一部は、トランジスタのソース/ドレイン、ゲート電極に接続されている。なお配線層13は多層配線構造であってもよく、その場合、第1配線12がどの深さの層に設けられていてもよい。[第2基板20]第2基板20は、第1基板10と同様に、半導体層21と、半導体層21の第1基板10側に積層された配線層23とで構成される。半導体層21は、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層21における配線層23との界面側には、ここでの図示を省略したトランジスタのソース/ドレインなどが設けられている。配線層23における半導体層21との界面側には、ここでの図示を省略したトランジスタのゲート電極などが設けられている。これらの電極は例えば酸化シリコンからなる層間絶縁膜24で覆われており、この層間絶縁膜24に設けられた溝パターン内に、例えば銅からなる埋込配線が複数設けられている。複数の埋込配線のひとつが第2配線第2導電層22である。またここでの図示を省略したが、これらの埋込配線の一部は、トランジスタのソース/ドレイン、ゲート電極に接続されている。なお配線層23は多層配線構造であってもよく、その場合、第2配線22がどの深さの層に設けられていてもよい。さらにこの第2基板20には、半導体層21を貫通して貫通ビア25が設けられており、配線層23内の埋込配線の一部に接続されている。この貫通ビア25は、例えば銅からなる。[接合部30]接合部30は、接着性を有する膜からなり、第1基板10と第2基板20とを貼り合わせている。第1基板10側の配線層13と第2基板20側の配線層23との間に、この接合部30が狭持された状態で、第1基板10と第2基板20とが貼り合わされている。[接続孔40]接続孔40は、その底部に第1配線12と第2配線22とを露出させる状態で、第1基板10と接合部30とを貫通して設けられている。このような接続孔40は、大径凹部41と、その大径凹部41の底部からさらに掘り下げて延設された小径凹部42とで構成されている。大径凹部41の開口は、半導体層11の露出面以下、表面11aと称する側に、第1配線12および第2配線22に重なる大きさで設けられている。つまり、大径凹部41の開口は、基板を平面視的に見た場合に第1配線12および第2配線22のコンタクト部分を覆う大きさであり、第1配線12および第2配線22の一部分に重なっていればよい。また大径凹部41の深さt1は、半導体層11の表面11aから、第1配線12に到達するまでの深さとなっている。この深さt1は、オーバーエッチングにより第1配線12を多少堀り込んだ深さとなっていてもよい。大径凹部41の深さt1に位置する底部には、第1配線12と共に層間絶縁膜14とが露出しており、さらに小径凹部42の開口が設けられている。つまり、大径凹部41の深さt1に位置する底部は、第1配線12と層間絶縁膜14とで構成されている。一方、小径凹部42は大径凹部41の底部から掘り下げて延設されている。小径凹部42の深さt2は、大径凹部41の底部から、第2配線22に到達するまでの深さとなっている。小径凹部42の底部には、第2配線22が露出している。なお、この小径凹部42の底部には、第2配線22に加えて層間絶縁膜24も合わせて露出していてもよい。以上のとおり、接続孔40の深さt1に位置する底部は、第1配線12のみで構成されるのではなく、第1配線12と共に層間絶縁膜14とで構成されているところが特徴的である。さらに接続孔40内には、第1配線12と第2配線22とを接続する導電部材43が設けられている。つまり導電部材43は、接続孔40の異なる深さ位置に露出された第1配線と第2配線とを接続している。このような導電部材43としては、例えば、接続孔40を埋め込む埋込金属であってもよく、接続孔40の内壁に設けられた導電膜であってもよい。[第1実施形態の半導体装置による効果]以上説明した第1実施形態の半導体装置1は、接続孔40の深さt1に位置する底部に、第1配線12と共に層間絶縁膜14を露出させた構成である。つまり、接続孔40を構成する小径凹部42は、大径凹部41の底部に露出している第1配線12をマスクとしたエッチングで形成されたものではなく、独自のパターンをマスクとしたエッチングで形成されたものとなっている。したがって、以降の製造方法の実施形態で詳細に説明するように、この半導体装置1は、深さt1に露出させた第1配線12の過剰なエッチングが防止された接続孔40を備え、この過剰なエッチングに起因する不具合が防止され、歩留まりの向上が図られたものとなる。<2.第1実施形態先に形成した大径凹部の底部に露出した第1配線を小径レジストパターンで覆う製造方法>上述した第1実施形態の半導体装置1の製造方法を図2および図3の断面工程図に基づいて説明する。図2Aに示すように、半導体層11の一主面側に第1配線12を含む配線層13を設けた第1基板10と、半導体層21の一主面側上に第2配線22を含む配線層23を設けた第2基板20とを作製する。これらの第1基板10と第2基板20とを、配線層13と配線層23の間に接合部30を挟持させて貼り合わせて、貼合せ基板を作製する。なお、ここまでの工程は、特に手順が限定されることはなく、通常の技術を適用して行なうことができる。これ以降の接続孔を形成する工程が、第1実施形態の特徴的なところである。図2Bに示すように、作製した貼合せ基板における半導体層11の露出面表面11a上に、大径レジストパターン100を形成する。この大径レジストパターン100は、第1配線12および第2配線22の上部を露出する開口100aを有する。つまり開口100aは、半導体層11をその表面11a側から平面視的に見た場合に、第1配線12および第2配線22のコンタクト部分を覆う位置に形成される。図2Cに示すように、大径レジストパターン100をマスクにしたエッチングによって、貼合せ基板に大径凹部41をパターン形成する。この際、大径レジストパターン100をマスクにして半導体層11をエッチングし、さらに第1配線12が露出するまで層間絶縁膜14をエッチングし、第1配線12を検知した時点でエッチングを終了する。ここでは、例えばエッチングガスとしてCF4/ArまたはCF4/Ar/O2を用いたエッチングを行なうが、これに限らない。エッチング終了後に、大径レジストパターン100を除去する。以上により、第1配線12および第2配線22に重なる大きさの開口を有し、底部の一部に第1配線12が露出された大径凹部41が形成される。図2Dに示すように、半導体層11の表面11a上に、新たな小径レジストパターン102を形成する。この小径レジストパターン102は、貼合せ基板における大径凹部41の形成範囲内において、第1配線12とは重ならずかつ第2配線22の上部を露出する開口102aを有する。つまり小径レジストパターン102は、大径凹部41の底部に露出した第1配線12を完全に覆い、一方、小径レジストパターン102に形成された開口102aは、大径凹部41の底部において、第2配線22の上部に位置する層間絶縁膜14を露出させる。図3Eに示すように、小径レジストパターン102をマスクにしたエッチングによって、大径凹部41の底部に小径凹部42をパターン形成する。この際、第1配線12を覆う小径レジストパターン102をマスクにして層間絶縁膜14をエッチングし、さらに接合部30をエッチングして、第2配線22を検知した時点でエッチングを終了する。ここでは、例えばエッチングガスとして、CF4/ArまたはCF4/Ar/O2を用いたエッチングを行なうが、これに限らない。以上により、大径凹部41の底部から掘り下げて延設され、底部に第2配線22が露出された小径凹部42が形成される。図3Fに示すように、レジストパターン102を除去する。これにより、底部に第1配線12および第2配線22が露出された接続孔40が完成される。図3Gに示すように、接続孔40内に導電部材として例えば銅からなる埋込金属43を埋め込み、この埋込金属43の埋め込まれた接続孔40を介して、異なる深さに位置する第1配線12と第2配線22とを接続する。なおここでは導電部材のひとつとして埋込金属43を用いるが、これに限定されず、接続孔40の内壁に導電膜を形成してもよい。以上により、図1を用いて説明した第1実施形態の半導体装置1が得られる。[第1実施形態の半導体装置の製造方法による効果]以上説明した第1実施形態の製造方法では、接続孔40を構成する大径凹部41および小径凹部42のパターン形成において、それぞれ異なる大径レジストパターン100,102をマスクとしたエッチングを行なう。小径凹部42をパターン形成する際には、大径凹部41の底部に露出した第1配線12をマスクとしたエッチングではなく、すでに露出された第1配線12を覆う独自の小径レジストパターン102をマスクとしたエッチングを行なう。これにより、第1配線12が過剰にエッチング雰囲気に曝されることを防止できる。したがって、第1配線12の過剰なエッチングによる反応生成物が接続孔40の側壁へ堆積することを防止できる。さらに第1配線12の過剰なエッチングによる膜減りが防止され、第1配線12の導電性、および第1配線12と埋込金属43との接続を確保することが可能になる。この結果、半導体装置1の歩留まりの向上を図ることが可能になる。また、大径凹部41および小径凹部42に対応した2つのレジストパターンを用いたエッチングを行なうので、ひとつのレジストパターンを終始用いてエッチングする場合に比べると、レジスト膜厚が薄くても充分である。これにより接続孔40形成のためのレジストパターンのパターニング精度が向上し、半導体装置の微細化を図ることが可能になる。<3.第2実施形態第1配線および第2配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法>第2実施形態の半導体装置1の製造方法を図4および図5の断面工程図に基づいて説明する。なお、最終的な半導体装置1の構成は、第1実施形態の半導体装置と同様の構成である。まず、第1実施形態と同様に、第1基板10と第2基板20とが接合部30を挟持して貼り合わせられた貼合せ基板を作製する。これ以降の接続孔40を形成する工程が、第2実施形態の特徴的なところである。次に図4Aに示すように、作製した貼合せ基板における半導体層11の表面11a上にハードマスク層200を成膜する。このハードマスク層200は、エッチングによるパーティクルが付着しにくい材料からなり、例えば窒化チタンTiNを用いる。さらにハードマスク層200上に、第1配線12および第2配線22の上部を露出する開口100aを有する大径レジストパターン100を形成する。図4Bに示すように、大径レジストパターン100をマスクにしてハードマスク層200をエッチングし、ハードマスク200aを形成する。引き続き、大径レジストパターン100をマスクにして半導体層11をエッチングし、貼合せ基板に大径凹部41-2をパターン形成する。この際、第1配線12に達する前に、半導体層11のエッチングを終了させ、第1配線12の上部に半導体層11および層間絶縁膜14を残す。ここでは、例えばエッチングガスとして、窒化チタンTiNからなるハードマスク層200に対してはCl2/BCl3を用いて、シリコンSiからなる半導体層11に対してはCl2/O2を用いたエッチングを行なう。エッチング終了後に、大径レジストパターン100を除去する。以上により、第1配線12および第2配線22に重なる大きさの開口を有し、第1配線12の上部にエッチング残膜厚aを残した大径凹部41-2を形成する。図4Cに示すように、ハードマスク200a上に、新たに小径レジストパターン102を形成する。この小径レジストパターン102は、貼合せ基板における大径凹部41-2の形成範囲内において、第1配線12とは重ならずかつ第2配線22の上部を露出する開口102aを有する。図4Dに示すように、小径レジストパターン102をマスクとしたエッチングによって、大径凹部41-2の底部に小径凹部42-2をパターン形成する。この際、小径レジストパターン102をマスクにして半導体層11、層間絶縁膜14、および接合部30を順にエッチングしていき、第2配線22に達する前にエッチングを終了させる。ここでは、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるまでエッチングを行なう。例えば、予めa=bとなるエッチング時間を設定し、この所定時間が経過した時点でエッチングを終了する。図5Eに示すように、レジストパターン102を除去する。これにより、第1配線12を露出させない深さの大径凹部41-2と、第2配線22を露出させない深さの小径凹部42-2とを有し、半導体層11の表面11a上に大径凹部41-2の開口に一致するハードマスク200aが設けられた状態となる。この状態においては、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになる。図5Fに示すように、ハードマスク200a上からのエッチングにより、大径凹部41-2の底部および小径凹部42-2の底部を同時に掘り進める。この際、半導体層11、層間絶縁膜14、接合部30をエッチングして、第1配線12および第2配線22が共に露出するまでエッチングを行なう。ここでは、半導体層11、層間絶縁膜14、接合部30が同等のエッチング速度で掘り進められる条件でエッチングを行なう。例えば、エッチングガスとしてCF4/ArまたはCF4/Ar/O2を用いたエッチングを行なう。エッチング終了後、必要に応じてハードマスク200aを除去する。以上により、底部に第1配線12および第2配線22の露出した接続孔40が完成する。図5Gに示すように、接続孔40内に導電部材として例えば銅からなる埋込金属43を埋め込み、この埋込金属43の埋め込まれた接続孔40を介して、異なる深さに位置する第1配線12と第2配線22とを接続する。なおここでは導電部材のひとつとして埋込金属43を用いるが、これに限定されず、接続孔40の内壁に導電膜を形成してもよい。以上の工程により、第2実施形態の半導体装置1が完成される。[第2実施形態の半導体装置の製造方法による効果]以上説明した第2実施形態の製造方法では、図5Eに示すように、まず第1配線12および第2配線22を露出させることなく大径凹部41-2の底部から小径凹部42-2を延設した形状を形成する。この際、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるようエッチングする。この状態から、半導体層11、層間絶縁膜14、接合部30を同等のエッチング速度でエッチングする。これにより、第1配線12が露出すると同時に第2配線22も露出してエッチングが終了するので、露出した第1配線12がエッチング雰囲気に長時間曝されることがない。したがって第1実施形態と同様に、第1配線12の過剰なエッチングによる反応生成物が接続孔40の側壁へ堆積することを防止できる。さらに第1配線12の過剰なエッチングによる膜減りが防止され、第1配線12の導電性、および第1配線12と埋込金属43との接続を確保することが可能になる。この結果、半導体装置1の歩留まりの向上を図ることが可能になる。さらに第2実施形態の製造方法では、図4Bに示すように、第1配線12に達していない大径凹部41-2の深さは、図1で説明した底部に第1配線12が露出している大径凹部41の深さt1よりも小さい。このため特に、浅い大径凹部41-2のパターン形成に使用する大径レジストパターン100のレジスト膜厚をさらに薄くできるので、大径レジストパターン100の作製において、パターンニング精度が向上する。加えて、図4Cに示すように、浅い大径凹部41-2が形成された半導体層11の表面11a上に小径レジストパターン102を作製する際、段差の少ないレジスト膜に対してリソグラフィーを行なうので、パターンニング精度がよい。この結果、半導体装置のさらなる微細化を図ることが可能になる。<4.第3実施形態層間絶縁膜をエッチングストッパとしてエッチングを途中止めする製造方法>第3実施形態の半導体装置1の製造方法を図6および図7の断面工程図に基づいて説明する。なお、最終的な半導体装置1の構成は、第1実施形態の半導体装置と同様の構成である。まず、第1基板10と第2基板20とが接合部30を挟持して貼り合わせられた貼合せ基板を作製する。次に図6Aに示すように、作製した貼合せ基板における半導体層11の表面11a上にハードマスク層200を成膜する。さらにハードマスク層200上に、第1配線12および第2配線22の上部を露出する開口100aを有する大径レジストパターン100を形成する。ここまでは第2実施形態と同様の製造方法である。次に説明する大径凹部のパターン形成におけるエッチング終了のタイミングが、第3実施形態の特徴的なところである。図6Bに示すように、大径レジストパターン100をマスクにしてハードマスク層200をエッチングし、ハードマスク200aを形成する。引き続きエッチング条件を変え、大径レジストパターン100をマスクにして半導体層11をエッチングし、貼合せ基板に大径凹部41-3をパターン形成する。この際、層間絶縁膜14をエッチングストッパとし、層間絶縁膜14が露出した時点でエッチングを終了させる。これにより、第1配線12上に層間絶縁膜14をエッチング残膜厚aとして残す。エッチング終了後に、大径レジストパターン100を除去する。以上により、第1配線12および第2配線22に重なる大きさの開口を有し、底部が半導体層11と層間絶縁膜14との界面に位置する大径凹部41-3を形成する。図6Cに示すように、ハードマスク200a上に、新たに小径レジストパターン102を形成する。この小径レジストパターン102は、貼合せ基板における大径凹部41-3の形成範囲内において、第1配線12とは重ならずかつ第2配線22の上部を露出する開口102aを有する。図6Dに示すように、小径レジストパターン102をマスクとしたエッチングによって、大径凹部41-3の底部に小径凹部42-3をパターン形成する。この際、小径レジストパターン102をマスクにして層間絶縁膜14および接合部30を順にエッチングし、第2配線22に達する前にエッチングを終了させる。ここでは、第2実施形態と同様に、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚a=bになるまでエッチングを行なう。図7Eに示すように、レジストパターン102を除去する。これにより、第1配線12を露出させない深さの大径凹部41-3と、第2配線22を露出させない深さの小径凹部42-3とを有し、半導体層11の表面11a上に大径凹部41-3の開口に一致するハードマスク200aが設けられた状態となる。この状態においては、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚a=bとなる。図7Fに示すように、ハードマスク200a上からのエッチングにより、大径凹部41-3の底部および小径凹部42-3の底部を同時に掘り進める。この際、層間絶縁膜14、接合部30をエッチングし、第1配線12および第2配線22が共に露出するまでエッチングを行なう。ここでは、層間絶縁膜14、接合部30を同等のエッチング速度で掘り進める条件でエッチングを行なう。エッチング終了後、必要に応じてハードマスク200aを除去する。以上により、底部に第1配線12および第2配線22の露出した接続孔40が完成する。図7Gに示すように、接続孔40内に導電部材として例えば銅からなる埋込金属43を埋め込み、この埋込金属43の埋め込まれた接続孔40を介して、異なる深さに位置する第1配線12と第2配線22とを接続する。なおここでは導電部材のひとつとして埋込金属43を用いるが、これに限定されず、接続孔40の内壁に導電膜を形成してもよい。以上の工程により、第3実施形態の半導体装置1が完成される。[第3実施形態の半導体装置の製造方法による効果]以上説明した第3実施形態の製造方法では、図7Eに示すように、まず第1配線12および第2配線22を露出させることなく大径凹部41-3の底部から小径凹部42-3を延設した形状を形成する。この際、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚a=bになるようエッチングする。この状態から、半導体層11、層間絶縁膜14、接合部30を同等のエッチング速度でエッチングする。これにより、第1配線12が露出すると同時に第2配線22も露出してエッチングが終了するので、露出した第1配線12がエッチング雰囲気に長時間曝されることがない。したがって第1実施形態と同様に、第1配線12の過剰なエッチングによる反応生成物が接続孔40の側壁へ堆積することを防止できる。さらに第1配線12の過剰なエッチングによる膜減りが防止され、第1配線12の導電性、および第1配線12と埋込金属43との接続を確保することが可能になる。さらに第3実施形態の製造方法では、図6Bに示すように、大径凹部41-3のパターン形成において、層間絶縁膜14をエッチングストッパとして、層間絶縁膜14が露出した時点でエッチングを終了させる。これにより、制御性よくエッチングを停止できる。この結果、半導体装置1の歩留まりの向上を図ることが可能になる。また第3実施形態の製造方法では、図6Bに示すように、第1配線12に達していない大径凹部41-2の深さは、図1で説明した底部に第1配線12が露出している大径凹部41の深さt1よりも小さい。したがって、第2実施形態と同様に、大径レジストパターン100および小径レジストパターン102を形成する際のパターニング精度が向上する。この結果、半導体装置のさらなる微細化を図ることが可能になる。<5.第4実施形態エッチングを途中止めして形成された凹部内に埋込部材を埋め込む製造方法>第4実施形態の半導体装置1の製造方法を図8および図9の断面工程図に基づいて説明する。なお、最終的な半導体装置1の構成は、第1実施形態の半導体装置と同様の構成である。まず、第1基板10と第2基板20とが接合部30を挟持して貼り合わせられた貼合せ基板を作製する。次に図8Aに示すように、作製した貼合せ基板における半導体層11の表面11a上にハードマスク層200を成膜する。このハードマスク層200は、以後に形成する埋込材料に対してエッチングマスクとなる材料が用いられる。このような材料として、例えば窒化チタンTiN、または窒化シリコンSiNがあり、ここでは一例として、窒化シリコンSiNを用いることとする。次にハードマスク層200上に、第1配線12および第2配線22の上部を露出する開口100aを有する大径レジストパターン100を形成する。図8Bに示すように、大径レジストパターン100をマスクにしてハードマスク層200をエッチングし、ハードマスク200aを形成する。引き続き、大径レジストパターン100をマスクにして半導体層11をエッチングし、貼合せ基板に大径凹部41-4をパターン形成する。この際、第1配線12が露出する前にエッチングを終了し、第1配線12の上部に半導体層11、層間絶縁膜14を残す。図示した例では、層間絶縁膜14のみを残したが、半導体層11も合わせて残してもよい。ここでは、例えばエッチングガスとしてCl2/O2を用いたエッチングを行なう。エッチング終了後に、大径レジストパターン100を除去する。以上により、第1配線12および第2配線22に重なる大きさの開口を有し、底部が半導体層11と層間絶縁膜14との界面に位置する大径凹部41-4が形成される。ここまでは、第3実施形態と同様の製造方法である。次に説明する大径凹部41-4内を埋め込む工程が、第4実施形態の特徴的なところである。図8Cに示すように、大径凹部41-4内に埋込部材400を埋め込んで平坦化する。埋込部材400は、次に行なうエッチング工程において、ハードマスク200aに対してエッチング選択比の大きい材料とする。このような材料として、例えば酸化シリコンSiO2を用いる。図8Dに示すように、ハードマスク200a上に、新たな小径レジストパターン102を形成する。この小径レジストパターン102は、貼合せ基板における大径凹部41-4の形成範囲内において、第1配線12とは重ならずかつ第2配線22の上部を露出する開口102aを有する。図9Eに示すように、小径レジストパターン102をマスクとしたエッチングによって、埋込部材400の埋め込まれた基板に小径凹部42-4をパターン形成する。この際、小径レジストパターン102をマスクにして埋込部材400をエッチングし、第2配線22に達する前にエッチングを終了させる。ここでは、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるまでエッチングを行なう。このため、必要に応じて層間絶縁膜14もエッチングする。図9Fに示すように、レジストパターン102を除去する。これにより、大径凹部41-4内に埋込部材400が設けられ、この埋込部材400に小径凹部42-4が設けられ、半導体層11の表面11a上に大径凹部41-4の開口に一致するハードマスク200aが設けられた状態となる。この状態においては、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになっている。図9Gに示すように、ハードマスク200a上からのエッチングにより、埋込部材400および小径凹部42-4の底部を同時に掘り進める。この際、埋込部材400、層間絶縁膜14、接合部30をエッチングして、第1配線12および第2配線22が共に露出するまでエッチングを行なう。ここでは、埋込部材400、層間絶縁膜14、接合部30を同等のエッチング速度で掘り進める条件でエッチングを行なう。例えば、エッチングガスとしてC4F8/Ar/O2を用いたエッチングを行なう。エッチング終了後、必要に応じてハードマスク200aを除去する。以上により、底部に第1配線12および第2配線22の露出した接続孔40が完成する。図9Hに示すように、接続孔40内に導電部材として例えば銅からなる埋込金属43を埋め込み、この埋込金属43の埋め込まれた接続孔40を介して、異なる深さに位置する第1配線12と第2配線22とを接続する。なおここでは導電部材のひとつとして埋込金属43を用いるが、これに限定されず、接続孔40の内壁に導電膜を形成してもよい。以上の工程により、第4実施形態の半導体装置1が完成される。[第4実施形態の半導体装置の製造方法による効果]以上説明した第4実施形態の製造方法では、図9Fに示すように、まず第1配線12および第2配線22を露出させることなく埋込部材400に小径凹部42-4が設けられた形状を形成する。この際、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるようエッチングする。この状態から、埋込部材400、層間絶縁膜14、接合部30を同等のエッチング速度でエッチングする。これにより、第1配線12が露出すると同時に第2配線22も露出してエッチングが終了するので、露出した第1配線12がエッチング雰囲気に長時間曝されることがない。したがって、第1配線12への過剰なエッチングが抑制できる。したがって第1実施形態と同様に、第1配線12の過剰なエッチングによる反応生成物が接続孔40の側壁へ堆積することを防止できる。さらに第1配線12の過剰なエッチングによる膜減りが防止され、第1配線12の導電性、および第1配線12と埋込金属43との接続を確保することが可能になる。この結果、半導体装置1の歩留まりの向上を図ることが可能になる。また第4実施形態の製造方法では、大径凹部41-4に埋込部材400を埋め込むところが特徴的である。これにより図8Dに示すように、ハードマスク200a上に小径レジストパターン102を形成する際、埋込部材400の表面とハードマスク200aの表面からなる平坦面上にレジスト膜を成膜できる。段差のないレジスト膜に対してリソグラフィーを行なうので、パターンニング精度が向上し、小型の凹部であっても高精度に形成可能である。この結果、半導体装置のさらなる微細化を図ることが可能になる。<6.第5実施形態先に形成した小径凹部内に第2配線を覆うレジスト材料を残す製造方法>第5実施形態の半導体装置1の製造方法を図10および図11の断面工程図に基づいて説明する。なお、最終的な半導体装置1の構成は、第1実施形態の半導体装置と同様の構成である。まず、第1基板10と第2基板20とが接合部30を挟持して貼り合わせられた貼合せ基板を作製する。次に図10Aに示すように、作製した貼合せ基板における半導体層11の表面11a上に、小径レジストパターン102を形成する。この小径レジストパターン102は、第2配線22の上部を露出する開口102aを有する。図10Bに示すように、小径レジストパターン102をマスクにしたエッチングによって、貼合せ基板に小径凹部42-5をパターン形成する。この際、小径レジストパターン102をマスクにして半導体層11、層間絶縁膜14,接合部30を順にエッチングし、第2配線22が露出された時点でエッチングを終了する。エッチング終了後に、小径レジストパターン102を除去する。以上により、底部に第2配線22が露出した小径凹部42-5を形成する。図10Cに示すように、半導体層11の表面11a上に、大径レジストパターン100を形成する。この大径レジストパターン100は、すでに形成された小径凹部42-5の開口を含む範囲で第1配線12および第2配線22の上部を露出する開口100aを有する。この大径レジストパターン100を形成する際には、小径凹部42-5内に露出された第2配線22を覆うレジスト材料100bを残す。図11Dに示すように、大径レジストパターン100をマスクにしたエッチングによって、貼合せ基板に大径凹部41-5をパターン形成する。この際、大径レジストパターン100をマスクにして半導体層11、層間絶縁膜14を順にエッチングし、第1配線12が露出された時点でエッチングを終了する。この大径凹部41-5を形成するエッチング工程中に、小径凹部42-5内に残っていたレジスト材料100bは、エッチングされ膜減りしていく。エッチング終了時点において、レジスト材料100bが無くなっていても、一部残っていても構わない。以上により、第1配線12および第2配線22に重なる大きさの開口を有し、底部の一部に第1配線12が露出された大径凹部41を形成する。図11Eに示すように、レジストパターン100図11Dに示すを除去する。この際、レジスト材料100b図11Dに示すが残っていれば、これも同時に除去する。これにより、底部に第1配線12および第2配線22が露出した接続孔40が完成する。図11Fに示すように、接続孔40内に導電部材として例えば銅からなる埋込金属43を埋め込み、この埋込金属43の埋め込まれた接続孔40を介して、異なる深さに位置する第1配線12と第2配線22とを接続する。なおここでは導電部材のひとつとして埋込金属43を用いるが、これに限定されず、接続孔40の内壁に導電膜を形成してもよい。以上の工程により、第5実施形態の半導体装置1が完成される。[第5実施形態の半導体装置の製造方法による効果]以上説明した第5実施形態の製造方法では、先に小径凹部42-5を形成して第2配線22を露出させ、その後、大径凹部41-5を形成して第1配線12を露出させている。よって、第1配線12が過剰にエッチングされることはない。さらに大径凹部41-5をパターン形成するために大径レジストパターン100を形成した際、小径凹部42-5の底部に露出された第2配線22はレジスト材料100bにより覆われた状態である。このように第2配線22が覆われた状態で、大径レジストパターン100をマスクにしたエッチングを行ない、第1配線12が露出されるまでエッチングを行なう。この間、第2配線22を覆うレジスト材料100bもエッチングされ膜減りするが、エッチング終了または途中までレジスト材料100bが残っているので、第2配線22が過剰にエッチングされることを抑制できる。したがって第1実施形態と同様に、第1配線12の過剰なエッチングによる反応生成物が接続孔40の側壁へ堆積することを防止できる。さらに第1配線12の過剰なエッチングによる膜減りが防止され、第1配線12の導電性、および第1配線12と埋込金属43との接続を確保することが可能になる。この結果、半導体装置1の歩留まりの向上を図ることが可能になる。また第5実施形態の製造方法では、図11Dに示すように、半導体層11の表面11aから第1配線12に達するまでのエッチングを途中止めすることなく1工程で行ない、第1配線12を露出させる。これに対して、第2実施形態~第4実施形態の製造方法では、第1配線12に達する前にエッチングを途中で止め、再度エッチングすることで第1配線12を露出させる。つまり半導体層11の表面11aから第1配線12に達するまでのエッチングを2工程で行ない、第1配線12を露出させる。したがって、第5実施形態の製造方法では、第2実施形態~第4実施形態よりも少ない工程数で半導体装置1を作製できる。<7.第6実施形態第1配線および第2配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法>第6実施形態の半導体装置1の製造方法を図12および図13の断面工程図に基づいて説明する。なお、最終的な半導体装置1の構成は、第1実施形態の半導体装置と同様の構成である。まず、第1基板10と第2基板20とが接合部30を挟持して貼り合わせられた貼合せ基板を作製する。次に図12Aに示すように、作製した貼合せ基板における半導体層11の表面11a上に、小径レジストパターン102を形成する。この小径レジストパターン102は、第2配線22の上部を露出する開口102aを有する。図12Bに示すように、小径レジストパターン102をマスクにしたエッチングによって、貼合せ基板に小径凹部42-6をパターン形成する。この際、小径レジストパターン102をマスクにして半導体層11、層間絶縁膜14を順にエッチングし、第2配線22に達する前にエッチングを終了させる。ここでは、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるまでエッチングを行なう。エッチング終了後に、小径レジストパターン102を除去する。以上により、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bとなる小径凹部42-6を形成する。図12Cに示すように、半導体層11の表面11a上に、新たに大径レジストパターン100を形成する。この大径レジストパターン100は、すでに形成された小径凹部42-6を含む範囲で第1配線12および第2配線22の上部を露出する開口100aを有する。図13Dに示すように、大径レジストパターン100をマスクにしたエッチングによって、貼合せ基板に大径凹部41-6をパターン形成すると共に、小径凹部42-6の底部を掘り進める。この際、大径レジストパターン100をマスクにして半導体層11、層間絶縁膜14、接合部30をエッチングし、第1配線12および第2配線22が共に露出するまでエッチングを行なう。ここでは、半導体層11、層間絶縁膜14、接合部30が同等のエッチング速度で掘り進められる条件でエッチングを行なう。以上により、第1配線12および第2配線22に重なる大きさの開口を有し、底部の一部に第1配線12が露出された大径凹部41-6を形成すると共に、小径凹部42-6の底部に第2配線22を露出する。図13Eに示すように、レジストパターン100を除去する。これにより、底部に第1配線12および第2配線22が露出した接続孔40が完成する。図13Fに示すように、接続孔40内に導電部材として例えば銅からなる埋込金属43を埋め込み、この埋込金属43の埋め込まれた接続孔40を介して、異なる深さに位置する第1配線12と第2配線22とを接続する。なおここでは導電部材のひとつとして埋込金属43を用いるが、これに限定されず、接続孔40の内壁に導電膜を形成してもよい。以上の工程により、第6実施形態の半導体装置1が完成される。[第6実施形態の半導体装置の製造方法による効果]以上説明した第6実施形態の製造方法では、図12Bに示すように、第1配線12および第2配線22を露出させることなく小径凹部42-6を形成する。この際、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるようエッチングする。これにより、第1配線12が露出すると同時に第2配線22も露出してエッチングが終了するので、露出した第1配線12がエッチング雰囲気に長時間曝されることがない。したがって第1実施形態と同様に、第1配線12の過剰なエッチングによる反応生成物が接続孔40の側壁へ堆積することを防止できる。さらに第1配線12の過剰なエッチングによる膜減りが防止され、第1配線12の導電性、および第1配線12と埋込金属43との接続を確保することが可能になる。この結果、半導体装置1の歩留まりの向上を図ることが可能になる。また第6実施形態の製造方法では、図13Dに示すように、半導体層11の表面11aから第1配線12に達するまでのエッチングを途中止めすることなく1工程で行ない、第1配線12を露出させる。よって、第5実施形態と同様に、このエッチングを2工程で行なう第2実施形態~第4実施形態よりも少ない工程で半導体装置1を作製できる。<8.第7実施形態第1配線および第2配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めし、ハードマスクを使用する製造方法>第7実施形態の半導体装置1の製造方法を図14および図15の断面工程図に基づいて説明する。なお、最終的な半導体装置1の構成は、第1実施形態の半導体装置と同様の構成である。まず、第1基板10と第2基板20とが接合部30を挟持して貼り合わせられた貼合せ基板を作製する。次に図14Aに示すように、作製した貼合せ基板の半導体層11の表面11a上に、例えば窒化チタンTiNからなるハードマスク層200を成膜する。次にハードマスク層200上に、第2配線22の上部を露出する開口102aを有する小径レジストパターン102を形成する。図14Bに示すように、小径レジストパターン102をマスクにしたエッチングにより、貼合せ基板に小径凹部42-7をパターン形成する。この際、小径レジストパターン102をマスクにしてハードマスク層200、半導体層11、層間絶縁膜14を順にエッチングし、第2配線22に達する前にエッチングを終了させる。ここでは、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるまでエッチングを行なう。エッチング終了後に、小径レジストパターン102を除去する。以上により、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bとなる小径凹部42-7を形成する。図14Cに示すように、ハードマスク層200上に、新たに大径レジストパターン100を形成する。この大径レジストパターン100は、すでに形成された小径凹部42-6を含む範囲で第1配線12および第2配線22の上部を露出する開口100aを有する。ここで大径レジストパターン100を形成する際に、段差の大きいレジスト膜に対してリソグラフィー行なうため、小径凹部42-7内の底部付近にレジスト材料100bが除去されずに残ってもよい。次に、大径レジストパターン100をマスクにしてハードマスク層200をエッチングして、ハードマスク200aを形成する。図15Dに示すように、レジストパターン100を除去する。この際、小径凹部42-7内に残っていたレジスト材料100bも同時に除去する。これにより、半導体層11の表面11a上に、第1配線12および第2配線22の上部を露出する開口を有するハードマスク200aを露出させる。図15Eに示すように、ハードマスク200aをマスクにしたエッチングによって、貼合せ基板に大径凹部41-7をパターン形成すると共に、小径凹部42-7の底部を掘り進める。この際、ハードマスク200aをマスクにして半導体層11、層間絶縁膜14、接合部30をエッチングし、第1配線12および第2配線22が共に露出するまでエッチングを行なう。ここでは、半導体層11、層間絶縁膜14、接合部30が同等のエッチング速度で掘り進められる条件でエッチングを行なう。エッチング終了後、必要に応じてハードマスク200aを除去する。以上により、第1配線12および第2配線22に重なる大きさの開口を有し、底部の一部に第1配線12が露出された大径凹部41-7が形成され、接続孔40が完成される。図15Fに示すように、接続孔40内に導電部材として例えば銅からなる埋込金属43を埋め込み、この埋込金属43の埋め込まれた接続孔40を介して、異なる深さに位置する第1配線12と第2配線22とを接続する。なおここでは導電部材のひとつとして埋込金属43を用いるが、これに限定されず、接続孔40の内壁に導電膜を形成してもよい。以上の工程により、第7実施形態の半導体装置1が完成される。[第7実施形態の半導体装置の製造方法による効果]以上説明した第7実施形態の製造方法では、図14Bに示すように、第1配線12および第2配線22を露出させることなく小径凹部42-7を形成する。この際、第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるようエッチングする。これにより、図15Eで説明した工程のエッチングにおいては、第1配線12が露出すると同時に第2配線22も露出してエッチングが終了するので、露出した第1配線12がエッチング雰囲気に長時間曝されることがない。したがって第1実施形態と同様に、第1配線12の過剰なエッチングによる反応生成物が接続孔40の側壁へ堆積することを防止できる。さらに第1配線12の過剰なエッチングによる膜減りが防止され、第1配線12の導電性、および第1配線12と埋込金属43との接続を確保することが可能になる。この結果、半導体装置1の歩留まりの向上を図ることが可能になる。さらに第7実施形態の製造方法では、図15Dに示すように、大径凹部41-7のパターン形成において、大径レジストパターン100ではなく、ハードマスク200aを用いたエッチングを行なう。これにより図14Cに示すように、大径レジストパターン100を形成する際、先に形成した小径凹部42-7内に第2配線22を覆うレジスト材料100bが残った場合においても、その後の大径凹部41-7をパターン形成するエッチングに支障がない。つまり、大径凹部41-7のパターン形成前に、大径レジストパターン100を除去すると同時に残っていたレジスト材料100bも除去し、その後ハードマスク200aを用いて大径凹部41-7のパターン形成を行う。したがって、大径レジストパターン100の形成において、大きな段差の下部に対するリソグラフィー精度を考慮する必要がなく、リソグラフィー条件の設定が容易になる。また第7実施形態の製造方法では、図15Eに示すように、半導体層11の表面11aから第1配線12に達するまでのエッチングを途中止めすることなく1工程で行ない、第1配線12を露出させる。よって、第5実施形態と同様に、このエッチングを2工程で行なう第2実施形態~第4実施形態よりも少ない工程で半導体装置1を作製できる。なお、上述の第7実施形態では、小径凹部42-7の形成後、図14Cに示すように、大径レジストパターン100をマスクにしたエッチングによってハードマスク200aを形成するが、これに限らない。例えば、手順を入替え、小径凹部42-7の形成前に、ハードマスク200aを形成してもよい。この際、まずハードマスク層200上に大径レジストパターン100を形成してエッチングを行ない、ハードマスク200aを形成する。この後、大径レジストパターン100を除去し、ハードマスク200a上に新たに小径レジストパターン102を形成し、小径凹部42-7を形成する。また、第2~第4実施形態および第7実施形態の製造方法では、まず第1配線12上のエッチング残膜厚aと、第2配線22上のエッチング残膜厚bとが、同じ膜厚つまりa=bになるように調整する。この状態において、第1配線12および第2配線22上のエッチング残膜が異なる材料からなる膜であっても、これらのエッチング残膜を同等のエッチング速度で掘り進められる条件でエッチングを行なう。第1配線12および第2配線22を同時に露出させ、エッチングを終了する場合を説明した。しかしながら、第2~第4実施形態および第7実施形態の製造方法は、第1配線12および第2配線22上のエッチング残膜に対するエッチング速度が異なる場合にも適用可能である。この場合、膜ごとのエッチング速度の違いを加味した上で、第1配線12上のエッチング残膜をエッチングし第1配線12を露出させるまでの時間Aと、第2配線22上のエッチング残膜をエッチングし第2配線22を露出させるまでの時間Bとが同じになるよう調整すればよい。つまりエッチング時間Aとエッチング時間Bが同じになるよう、エッチング残膜厚aおよびエッチング残膜厚bを調整すればよい。この手順でも第2~第4実施形態および第7実施形態と同じ効果が得られる。また以上説明した各実施形態は、大径凹部41の底部に層間絶縁膜14と共に1つの第1配線12を露出させ、大径凹部41の底部から掘り下げて設けられた小径凹部42の底部に1つの第2配線22を露出させた接続孔40の構成およびその製造方法を説明した。しかしながら本技術は、このような構成への適用に限定されることはなく、大径凹部41の底部に層間絶縁膜14と共に複数の第1配線12を露出させた構成、または小径凹部42の底部に複数の第2配線22を露出させた構成に対しても適用可能である。このような構成であっても、同様の製造方法で製造することが可能であって、同様の効果を得ることができる。さらに、大径凹部41の底部が2段階の深さに形成されていて、それぞれの深さ位置にそれぞれ第1配線12を露出させた構成に対しても適用可能である。このような構成であっても、同様の製造方法で製造することが可能であり、大径凹部41の底部における最も深い位置においてのみ、層間絶縁膜14と共に第1配線12が露出した状態となり、浅い底部は第1配線12のみで構成されることになる。このような場合であっても、大径凹部41における浅い底部に露出している第1配線12の過剰なエッチングが多少は発生するものの、さらに深く位置する第2配線22を露出させるためのエッチングの影響を受けることは防止可能であり、同様の効果を得ることが可能である。なお、同様に小径凹部42の底部が2段階の深さに形成されていて、それぞれの深さ位置にそれぞれ第2配線22を露出させた構成に対しても適用可能であり、同様の製造方法で製造することが可能である。また以上説明した各実施形態は、貼り合わせ基板において、第1基板10に配置された第1配線12と、第2基板20に配置された第2配線22とを接続孔40内に露出させた構成および製造方法を説明した。しかしながら本技術は、このような構成への適用に限定されることはなく、一枚の半導体層において、第1配線と、これより深く配置された第2配線とを接続孔内に露出させた構成に対しても適用可能である。このような構成であっても、同様の製造方法で作製することが可能であって、同様の効果を得ることができる。また以上説明した各実施形態は、第1導電層および第2導電層が配線である場合を説明したが、本技術はこのような構成への適用に限定されることはない。例えば第1導電層および第2導電層は、半導体層内に形成された拡散層であってもよい。この場合においても、同様の効果を得ることができる。なお、本技術は以下のような構成も取ることができる。1異なる深さに位置する第1導電層および第2導電層を有する基板と、前記基板の一主面側に前記第1導電層および前記第2導電層に重なる大きさの開口を有し、底部の一部に前記第1導電層が露出された大径凹部と、前記大径凹部の底部から掘り下げて延設され、底部に前記第2導電層が露出された小径凹部と、前記大径凹部と前記小径凹部からなる接続孔内に設けられ、前記第1導電層と前記第2導電層を接続する導電部材とを備える半導体装置。2前記基板は、前記第1導電層を含む基板と前記第2導電層を含む基板とを貼り合わせた貼合せ基板である1記載の半導体装置。3第1導電層および第2導電層を内部に有する基板の一主面上に、当該第1導電層および第2導電層の上部を露出する開口を有する大径レジストパターンを形成することと、前記大径レジストパターンをマスクにしたエッチングに基づいて、前記第1導電層を底部に露出させた大径凹部を、前記基板に形成することと、前記基板の一主面上に、前記第2導電層の上部を露出する開口を前記大径凹部の形成範囲内に有する小径レジストパターンを形成することと、前記小径レジストパターンをマスクにしたエッチングに基づいて、前記第1導電層よりも深く位置する前記第2導電層を底部に露出させた小径凹部を、前記基板に形成することとを含む半導体装置の製造方法。4前記大径凹部を形成した後、前記第1導電層を覆う状態で前記小径レジストパターンを形成し、前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成する3記載の半導体装置の製造方法。5前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、次いで前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第2導電層を露出させない深さで前記基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングを行うことによって、前記第2導電層を露出させて当該小径凹部を形成すると共に、前記第1導電層を露出させて前記大径凹部を形成する3記載の半導体装置の製造方法。6前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第2導電層上における前記小径凹部のエッチング残膜厚を、前記第1導電層上における前記大径凹部のエッチング残膜厚に一致させる5記載の半導体装置の製造方法。7前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記第1導電層を露出させない深さで前記基板をエッチングする5または6に記載の半導体装置の製造方法。8前記基板は、前記第1導電層上に層間絶縁膜と半導体層とを備え、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする5~7の何れかに記載の半導体措置の製造方法。9前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、さらに前記第1導電層を露出させない深さで前記基板をエッチングし、次いで前記大径レジストパターンを除去して前記基板の凹部に埋込部材を埋め込んで平坦化し、その後前記小径レジストパターンを形成し、前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第2導電層を露出させない深さで前記埋込部材で埋め込まれた基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングによって、当該小径凹部の底部に前記第2導電層を露出させると共に第1導電層を露出させた大径凹部を形成する3に記載の半導体装置の製造方法。10前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成し、前記大径レジストパターンを形成する際には、前記小径凹部内に前記第2導電層を覆う状態でレジスト材料を残す3記載の半導体装置の製造方法。11前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記第2導電層を露出させない深さで前記基板をエッチングし、その後前記大径凹部を形成する際には、前記大径レジストパターンをマスクにしたエッチングを行うことによって、前記第1導電層を露出させて当該大径凹部を形成すると共に、前記第2導電層を露出させて前記小径凹部を形成する3記載の半導体装置の製造方法。12前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第2導電層上における前記小径凹部のエッチング残膜厚を、前記第1導電層上における前記大径凹部のエッチング残膜厚に一致させる11記載の半導体装置の製造方法。13前記基板は、前記第1導電層上に層間絶縁膜と半導体層とを備え、前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする11または12に記載の半導体措置の製造方法。14前記大径凹部および前記小径凹部を形成した後、当該前記大径凹部と当該小径凹部とで構成された接続孔内に、前記第1導電層および第2導電層に接続された導電部材を形成する3~13の何れかに記載の半導体装置の製造方法。"