"入力される第1のパルス信号に由来する第1の入力信号と、入力される第2のパルス信号に由来する第2の入力信号と、を入力とするラッチ回路と、前記ラッチ回路の出力を前記第2のパルス信号に依存するタイミングで後段へ出力する出力回路と、前記第2のパルス信号に基づいて、前記第1の入力信号のパルス幅を前記第1のパルス信号のパルス幅よりも大きくして前記ラッチ回路へ供給するか、または、前記第2の入力信号のパルス幅を前記第2のパルス信号のパルス幅よりも大きくして前記ラッチ回路へ供給する前処理回路と、を備えることを特徴とする半導体装置。前記第2のパルス信号に基づいて、当該第2のパルス信号の周期のN倍の周期を持ち、かつ前記第2のパルス信号の周期に相当する位相差を持つN個のポインタ信号を前記第2のパルス信号として生成するポインタ生成回路をさらに有し、前記ラッチ回路は、N個の主ラッチ部を含み、前記出力回路は、前記N個の主ラッチ部に夫々対応するN個の出力部を含み、前記前処理回路は、前記N個の主ラッチ部に夫々対応するN個の信号処理部を含み、前記N個の信号処理部の各々は、前記N個のポインタ信号のうち前記第2のパルス信号の周期に相当する位相差を持つ2個のポインタ信号と、前記第1のパルス信号とから前記第1の入力信号を生成するとともに、前記2個のポインタ信号から前記第2の入力信号を生成する、ことを特徴とする請求項1に記載の半導体装置。前記N個の信号処理部の各々は、前記第2のパルス信号の周期に相当する位相差を持つ2個のポインタ信号に基づいて、前記第2のパルス信号の周期に等しいパルス幅を持つ予備信号を生成する予備信号生成部と、前記予備信号と前記第1のパルス信号とに応じて前記第1の入力信号を生成する第1の入力信号生成部と、前記第2のパルス信号の周期に相当する位相差を持つ2個のポインタ信号のうち位相が後の信号と前記予備信号とに応じて前記第2の入力信号を生成する第2の入力信号生成部と、を備え、前記N個の出力部は対応する信号処理部に供給される2個のポインタ信号のうち位相が後の信号に応じて、対応するラッチ回路の出力を後段へ出力する、ことを特徴とする請求項2に記載の半導体装置。前記前処理回路は、前記第2のパルス信号に基づいて前記第1のパルス信号のパルス幅を広げ、前記第1の入力信号として出力することを特徴とする請求項1に記載の半導体装置。前記第2のパルス信号に基づいて、当該第2のパルス信号の周期のN倍の周期を持ち、かつ前記第2のパルス信号の周期に相当する位相差を持つN個のポインタ信号を前記第2のパルス信号として生成するポインタ生成回路をさらに有し、前記ラッチ回路は、N個の主ラッチ部を含み、前記出力回路は、前記N個の主ラッチ部に夫々対応するN個の出力部を含み、前記N個のポインタ信号は、前記第2の入力信号として前記N個の主ラッチ部に夫々供給されるとともに、対応する出力部へも供給されることを特徴とする請求項3又は4に記載の半導体装置。関連する半導体装置に含まれる回路の大部分は、外部電圧を降圧した降圧電圧を電源電圧として動作する。降圧電圧は、外部電圧の変動の影響を受けることなく一定値を保つように生成される。このため、降圧電圧を電源電圧とする回路は、外部電圧の変動の影響を受けることなく動作することができる。これに対して、外部クロックを遅延させて出力用内部クロックを生成するDLLは、遅延ループ内に外部電圧を電源電圧とする外部電源動作部を含んでいる。このため、DLLは外部電圧の変動の影響を受け、DLLから出力される出力用内部クロックの位相は、外部電圧の変動に伴い変動する。一方、関連する半導体装置に含まれるコマンドラッチ回路には、リードコマンドと出力用内部クロックとが供給される。このうちリードコマンドは、外部クロックに同期しており、外部電圧の変動の影響を受けない。これに対して、出力用内部クロックには前述のように外部電圧に依存する位相変動がある。したがって、コマンドラッチ回路に入力されるリードコマンドとクロックとの間には外部電圧に依存して変動する位相差が存在する。そして、このような位相差変動は、リードコマンドのパルス幅が狭い場合には、リードコマンドをラッチし損なうラッチミスを引き起こし、リードコマンドのパルス幅が広い場合には、同一のパルスを2度ラッチする2重ラッチを引き起こす原因となるおそれがある。つまり、関連する半導体装置には、外部電圧の変動によってリードコマンドのラッチに失敗するおそれがあるという問題点がある。本発明は、外部電圧変動によるコマンドラッチミスの発生を防止することができる半導体装置を提供しようとするものである。本発明の一形態に係る半導体装置は、入力される第1のパルス信号に由来する第1の入力信号と、入力される第2のパルス信号に由来する第2の入力信号と、を入力とするラッチ回路と、前記ラッチ回路の出力を前記第2のパルス信号に依存するタイミングで後段へ出力する出力回路と、前記第2のパルス信号に基づいて、前記第1の入力信号のパルス幅を前記第1のパルス信号のパルス幅よりも大きくして前記ラッチ回路へ供給するか、または、前記第2の入力信号のパルス幅を前記第2のパルス信号のパルス幅よりも大きくして前記ラッチ回路供給する前処理回路とを備えている。本発明によれば、前処理回路によって、ラッチ回路に入力される第1の入力信号と第2の入力信号のうちの一方の信号のパルス幅を元の信号のパルス幅よりも広くするようにしたことで、第1の入力信号を第2の入力信号でラッチし損なうラッチミスの発生を防止することができる。このとき、パルス幅の拡大を第2のパルス信号に基づいて行うようにしたので、第1のパルス信号の1つのパルスを、第2のパルス信号の連続する2つのパルスによってそれぞれラッチする、という誤ラッチ二重ラッチの発生は防止される。以下、図面を参照して本発明の実施の形態について詳細に説明する。まず、図1を参照して、本発明が適用され得る半導体装置の一例について説明する。図1は、半導体装置の一つであるDRAMDynamicRandomAccessMemory装置100の概略構成の一例を示すブロック図である。図示のDRAM装置100は、外部からのクロックCLKやコマンドRASB,CASB,WEB及びCSBをそれぞれ受ける複数の入力バッファを含む入力バッファ群101、コマンドデコーダ102、1ショットパルス生成器103、1ショットコマンド生成器104、遅延線を含むDLLDelayLockedLoop回路105、メモリセルアレイ106、メモリセルアレイ制御回路107、FIFOFirstInFirstOut制御回路108、入力レジスタ及び出力レジスタを有するFIFO回路109、出力バッファ110及び複数の1個のみ示すDQデータ入出力端子111を備えている。入力バッファ群101に含まれる複数の入力バッファは、夫々対応付けられた外部からの入力信号、即ち、クロックCLKやコマンドRASB,CASB,WEB又はCSB、を受けて一時的に保持する。コマンドデコーダ102は、入力バッファ群101に保持されたコマンドRASB,CASB,WEB及びCSBをデコードする。1ショットパルス生成器103は、クロックCLKに同期する1ショットパルス信号を生成する。1ショットコマンド生成器104は、1ショットパルス生成器103からの1ショットパルス信号に応じて、コマンドデコーダ102でデコードされたコマンドに基づく1ショットコマンドを生成する。DLL回路105は、入力バッファ群101に保持されたクロックCLKを遅延させた出力用内部クロックOut.CLKを出力する。メモリセルアレイ106は、配列形成された複数のメモリセル図示せずを有し、メモリセルアレイ制御回路107の制御の下、各メモリセルにデータを格納する。メモリセルアレイ制御回路107は、1ショットコマンド生成器104からの1ショットコマンドに応じてメモリセルアレイ106へのデータの書き込み、メモリセルアレイ106からのデータの読み出し、及びその他の動作を制御する。FIFO制御回路108は、1ショットコマンド生成器104からの1ショットコマンドに応じてFIFO回路109を制御するFIFO制御信号を生成する。FIFO回路109は、FIFO制御回路108からのFIFO制御信号に応じて、メモリセルアレイ106へ書き込もうとするデータを一時的に保持し、メモリセルアレイ106から読み出されたデータを一時的に保持する。出力バッファ110は、FIFO回路109の出力レジスタに保持されたデータを一時的に保持し、その後DQ端子111へ出力する。次に、FIFO制御回路108について詳細に説明する。FIFO制御回路108は、図示しないレイテンシカウンタを含んでいる。レイテンシカウンタは、複数のコマンドラッチ部を含むポイントシフト型FIFO回路と、このポインタイシフト型FIFO回路を制御する入力ポインタ群及び出力ポインタ群を生成するFIFOポインタ生成回路とを備えている。FIFOポインタ生成回路は、DLL回路105からの出力用内部クロックOut.CLKに基づいて出力ポインタ群を生成する。出力ポインタ群は、コマンドラッチ部の数に等しい数のパルス信号列として生成される。即ち、コマンドラッチ部の数がN個N:2以上の整数であれば、FIFOポインタ生成回路N個の信号系列を生成する。各信号系列は、出力用内部クロックOut.CLKの周期tCKのN倍の繰返し周期を持つ周期パルス列である。FIFOポインタ生成回路は、また、生成した出力ポインタ群の各パルス信号系列を所定時間遅延させた入力ポインタ群を生成する。FIFOポインタ生成回路としては、公知のものが利用できる。図2は、入力ポインタ群及び出力ポインタ群について詳細に説明するための波形図である。図2には、外部クロックExt.CLK、外部コマンドExt.CMD、出力用内部クロックOut.CLK、出力ポインタoutput_pointer0-7、1ショットコマンド1shot.CMD、入力ポインタinput_pointer0-7及び出力制御信号FIFO制御信号DRC0Tの波形が示されている。なお、図2において入力ポインタ群及び出力ポインタ群に含まれる信号系列の数は、夫々8個N=8であるが、これに限らず、ポイントシフト型FIFO回路の構成コマンドラッチ部の数Nに応じて任意に設定可能である。図2に示すように、外部クロックExt.CLKと外部コマンドExt.CMDとは互いに同期してDRAM装置100に入力される。出力用内部クロックOut.CLKは、外部クロックExt.CLKをDLL回路105で遅延させたものであり、外部クロックExt.CLKの周期tCKと同一の周期を持つ。出力用内部クロックOut.CLKの遅延量は、DRAM装置100の動作に要する時間、例えば、DLL回路105からクロックが出力されてからそのクロックに対応するデータがDQ端子に出力されるまでの時間に設定される。ただし、DLL回路105が外部電源電圧依存性を有しているため、外部クロックExt.CLKに対する出力用内部クロックOut.CLKの遅延量は外部電源電圧に応じて変動する。出力ポインタoutput_pointer0-7は、出力用内部クロックOut.CLKを分周し、分周されたクロックをカウントするなどして生成される。各出力ポインタは、前述のように外部クロックExt.CLKの周期tCKのN倍の周期を持つ。また、N個の出力ポインタoutput_pointer0-7の位相は互いに異なっており、外部クロックExt.CLKの周期tCKに等しい時間ずつずれている。入力ポインタinput_pointer0-7は、出力ポインタoutput_pointer0-7を所定時間遅延させて生成される。その遅延時間は、N個のコマンドラッチ部のいずれかが入力される入力ポインタinput_pointer0-7のいずれかに応じて、1ショットコマンド1shot.CMDをラッチできるように設定される。具体的には、1ショットコマンド1shot.CMDのパルスの立ち下がりエッジといずれかの入力ポインタの立ち上がりエッジとが一致するように調整される。これらのエッジの間にずれがあっても、コマンドをラッチすることができる範囲をコマンドラッチマージンという。以下、コマンドラッチマージンについて説明する。関連する半導体装置のコマンドラッチ部は、SRセット-リセットフリップフロップを用いて構成されている。図3にSRフリップフロップを用いたコマンドラッチ部の一例を示す。図3のコマンドラッチ部は、一対のNAND回路301,302からなるSRフリップフロップとその出力側に接続されたNAND回路303及びインバータ回路304で構成されている。なお、SRフリップフロップの入力の一方には、遅延回路305が、必要に応じて接続される。図3のコマンドラッチ部を用いて1ショットコマンド1shot.CMDをラッチするには、1ショットコマンド1shot.CMDの両エッジが図4a及びbに示す範囲内になければならない。即ち、1ショットコマンド1shot.CMDのリーディングエッジここでは、立ち下がりエッジは、図4aに示すOKの範囲内に、トレーリングエッジここでは、立ち上がりエッジは、図4bに示すOKの範囲内になければならない。具体的には、1ショットコマンド1shot.CMDのリーディングエッジは、ラッチに用いられる入力ポインタのパルス以下、ターゲットパルスというの一つ前のパルスこのパルスは、別のコマンドラッチ部に供給されるのトレーリングエッジここでは、立ち下がりエッジよりも後であって、ターゲットパルスのトレーリングエッジよりも前になければならない。また、1ショットコマンド1shot.CMDのトレーリングエッジは、ターゲットパルスのリーディングエッジよりも後であって、一つ後のパルスこのパルスは、さらに別のコマンドラッチ部に供給されるのリーディングエッジよりも前になければならない。このように、1ショットコマンド1shot.CMDのリーディングエッジ及びトレーリングエッジは、それぞれターゲットパルスに対して所定の範囲内に存在しなければならない。そして、これらの範囲から定まる範囲から1ショットコマンド1shot.CMDのパルス幅を差し引いたものがコマンドラッチマージンとなる。コマンドラッチマージンは、入力ポインタ群のパルスのパルス幅及び周期が一定の場合、1ショットコマンド1shot.CMDのパルス幅に依存する。図5に、入力ポインタのパルス幅が0.5tCKに等しい場合の、1ショットコマンド1shot.CMDのパルス幅とラッチマージンとの関係を示す。図5から理解されるように、図3のコマンドラッチ部を用いた場合、1ショットコマンド1shot.CMDのパルス幅が外部クロックの周期tCKの1/2に等しいとき、リーディングエッジの動作範囲とトレーリングエッジの動作範囲が最大となり、コマンドラッチマージンは最大=1tCKとなる。そして、1ショットコマンド1shot.CMDのパルス幅が0.5tCKよりも大きくなるに従いトレーリングエッジの動作範囲が縮小するため、コマンドラッチマージンは減少し、パルス幅が1.5tCKのときコマンドラッチマージンは無くなる。また、1ショットコマンド1shot.CMDのパルス幅が0.5tCKよりも小さくなるに従いリーディングエッジの動作範囲が縮小するため、コマンドラッチマージンは減少する。したがって、関連する半導体装置では、外部電圧の変動に対応するため、大きなコマンドラッチマージンを確保することを目的として、1ショットコマンド1shot.CMDのパルス幅は0.5tCKに設定される。しかしながら、半導体装置に対する高速化や低消費電力化電源の低電圧化の要求に伴い、1ショットコマンド1shot.CMDのパルス幅を精度よく0.5tCKに制御することはますます困難になっている。そこで、本実施の形態では、最大コマンドラッチマージンが得られる1ショットコマンド1shot.CMDのパルス幅の範囲を拡大する。図6に、本発明の第1の実施の形態に係るDRAM装置600のコマンドラッチ回路610の概略構成を示す。DRAM装置600の全体の構成は、図1のDRAM装置100と同様である。図6に示すように、コマンドラッチ回路610は、前処理回路611と、主ラッチ回路612と、出力回路613とを含む。主ラッチ回路612にはN個の主ラッチ部612-1~612-Nが含まれ、出力回路613には同数の出力部613-1~613-Nが含まれる。主ラッチ部612-1~612-Nと出力部613-1~613-Nとは一対一に対応付けられる。主ラッチ部612-1~612-Nと出力部613-1~613-Nの組合せの各々は、関連する半導体装置のコマンドラッチ部図3参照と同様に構成される。しかし、本実施の形態では、前処理回路611を含むコマンドラッチ回路610全体として、関連する半導体装置のコマンドラッチ部に求められる機能を実現する。コマンドラッチ回路610には、1ショットコマンド生成器図1の104からの1ショットコマンド1shot.CMD第1のパルス信号と、ポインタ生成回路620で生成された出力ポインタ群を遅延回路630で所定時間遅延させて生成された入力ポインタ群とが供給される。1ショットコマンド1shot.CMDは、コマンド入力に応じて随時生成されるパルス信号であり、入力ポインタ群は出力用内部クロックOut.CLK第2のパルス信号から生成された周期的なパルス信号の集まりである。前処理回路611は、1ショットコマンド1shot.CMDと入力ポインタ群とに基づいて1ショットコマンド1shot.CMDに由来する信号を生成し、第1の入力信号として主ラッチ回路612へ出力する。ここで、1ショットコマンド1shot.CMDに由来する信号は、1ショットコマンド1shot.CMDが活性化されたことを表す信号である。また、前処理回路611は、入力ポインタ群から出力用内部クロックOut.CLKのパルス幅よりも広いパルス幅を持つパルス信号を生成し、第2の入力信号として主ラッチ回路612へ出力する。第2の入力信号は、出力用内部クロックOut.CLKに基づいて生成された入力ポインタ群から生成された信号であり、出力用内部クロックOut.CLKに由来する信号である。この信号のパルス幅は、出力用内部クロックOut.CLKに基づいて、同クロックのパルス幅よりも広げられている。図7に、前処理回路611の内部構成を示す。図示のように、前処理回路611は、主ラッチ回路612に含まれる主ラッチ部と同数N個の信号処理部700-1~700-Nを有している。これらの信号処理部700-1~700-Nは主ラッチ部612-1~612-Nと、一対一に対応付けられる。信号処理部700-1~700-Nの各々は、予備信号生成部701、第1の入力信号生成部702及び第2の入力信号生成部703を含んでいる。予備信号生成部701には、入力ポインタ群に含まれるN個の入力ポインタパルス信号系列のうちの2個の入力ポインタが供給される。これら2個の入力ポインタは、一方の入力ポインタに含まれるパルスと他方の入力ポインタに含まれるパルスとの位相差が、出力用内部クロックOut.CLKの周期tCKに等しいものである。例えば、図2の例でいえば、連続する番号が付与された2個の入力ポインタ又は最後と最初の番号7と0が付与された2個の入力ポインタである。なお、2つの入力ポインタのうち、位相が後の信号は、対応する出力部にも供給される。即ち、第nn:0,1,,又は7の信号処理部に入力ポインタinput_pointern-1及びnを供給するものとすると、入力ポインタinput_pointernは、対応する出力部613-nにも供給される。予備信号生成部701は、2個の入力ポインタから出力用内部クロックOut.CLKの周期に実質的に等しいパルス幅を持つパルス信号を予備信号として生成する。第1の入力信号生成部702は、予備信号と1ショットコマンド1shot.CMDとから第1の入力信号を生成する。第1の入力信号は、予備信号が活性化されている間に、1ショットコマンド1shot.CMDが活性化されたことを示す信号である。第2の入力信号生成部703は、予備信号と2個の入力ポインタのうち位相が後の入力ポインタとから第2の入力信号を生成する。第2の入力信号は、2個の入力ポインタのうち位相が前の入力ポインタが活性化されてから位相が後の入力ポインタが不活性とされるまでに相当するパルス幅を持つ信号である。第1の入力信号と第2の入力信号が主ラッチ回路612の対応する主ラッチ部へ供給されると、主ラッチ部は、第1の信号の活性化に応じてセットされ、第2の信号の不活性化に応じてリセットされる。主ラッチ部がセットされている間に、対応する出力部に入力される入力ポインタが活性化されると、対応する出力部から制御信号が活性化される。この構成によれば、図8に示すように、1ショットコマンド1shot.CMDのリーディングエッジここでは、立ち上がりエッジが、2つの連続する入力ポインタinput_pointern-1及びnにより定まるクロック周期tCKに等しい区間内に存在すればよい。この区間内に1ショットコマンド1shot.CMDのリーディングエッジが存在すれば、1ショットコマンド1shot.CMDのパルス幅が0.5tCKより大きくても小さくても、最大コマンドラッチマージン=1tCKを確保することができる。次に、図9及び図10を参照して、コマンドラッチ回路610についてさらに詳細に説明する。コマンドラッチ回路610は、例えば、図9に示すように構成される。図9の構成において、予備信号発生部701は、遅延回路901、インバータ回路902、NOR回路903及びSRフリップフロップ904を有している。また、第1の入力信号生成部702はNAND回路905を有している。さらに第2の入力信号生成部は、OR回路NOR回路906インバータ回路907を有している。主ラッチ部612-n及び出力部613-nは、図3と同様に構成される。図9の回路の各点における信号波形図を図10に示す。予備信号発生部701は、入力ポインタinput_pointern-1の立ち上がりに応じて立ち上がり、入力ポインタinput_pointernの立ち下がりに応じて立ち下がる信号FF1Sを予備信号として出力する。信号FF1Sは、出力用内部クロックOut.CLKの周期に実質的に等しいパルス幅を有する。第1の入力信号生成部702は、1ショットコマンド1shot.CMDと信号FF1SとのNANDを求め、信号FF2|0としてを出力する。信号FF2|0は、予備信号が活性化されている間に1ショットコマンド1shot.CMDが活性化されたことを示す信号である。この信号は、主ラッチ部612nへ第1の入力信号として供給され、主ラッチ部612-nのSRフリップフロップをセットする。第2の入力信号生成部703は、入力ポインタinput_pointernと信号FF1SとのORを求め、信号FF2|1として出力する。信号FF2|1は、入力ポインタinput_pointernのパルス幅を広げた信号に相当する。この信号は、主ラッチ部612nへ第2の入力信号として供給され、主ラッチ部612-nのSRフリップフロップをリセットする。主ラッチ部612-nは、信号FF2|0の立ち下がりに応じて立ち上がり、信号FF2|1の立ち上がりに応じて立ち下がる信号FF2Sを出力部613-nへ出力する。図9の構成では、主ラッチ部612-nに入力される第2の入力信号FF2|1がハイレベルの間に第1の入力信号FF2|0がローレベルになれば、コマンドをラッチした状態になる。第2の入力信号FF2|1のパルス幅は、1ショットコマンド1shot.CMDパルスから所望の入力ポインタinput_pointernまでの時間と実質的に等しい。例えば、入力ポインタinput_pointernのパルス幅が0.5tCKであれば、第2の入力信号FF2|1のパルス幅は、最大で、約1.5tCKとなる。これにより、1ショットコマンド1shot.CMDのパルス幅が0.5tCKよりも狭い場合でも、コマンドラッチマージン1tCKを確保することができる。また、第1の入力信号FF2|0のパルス幅は、最大で1ショットコマンド1shot.CMDのパルス幅に等しい。つまり、1ショットコマンド1shot.CMDのパルス幅が0.5tCKを超えていても、所望の入力ポインタinput_pointernを超えない限り、第1の入力信号FF2|0は、第2の入力信号FF2|1のパルス幅を超えない。したがって、1ショットコマンド1shot.CMDのパルス幅が0.5tCKを超える場合でも、コマンドラッチマージン1tCKを確保することが可能となる。図11に、本実施の形態に係る半導体装置における1ショットコマンド1shot.CMDのパルス幅と、コマンドラッチマージンとの関係を示す。図11は、入力ポインタinput_pointernのパルス幅が0.5tCKの場合を示している。また、破線は関連する半導体装置における1ショットコマンド1shot.CMDのパルス幅と、コマンドラッチマージンとの関係を示している。図11から理解されるように、1ショットコマンド1shot.CMDのパルス幅が変動しても安定して最大コマンドラッチマージ=1tCKを確保することができる。したがって、1ショットコマンド1shot.CMDのパルス幅を、例えば、0.3~0.5tCK程度に設定しておけば、パルス幅の変動によるコマンドラッチミスはほとんど生じない。入力ポインタinput_pointernのパルス幅が0.5tCKとは異なる場合であっても、入力ポインタinput_pointernのパルス幅と1ショットコマンド1shot.CMDのパルス幅の合計が1tCKよりも小さくなくように、1ショットコマンド1shot.CMDのパルス幅を制御することにより同様の効果が得られる。図12に、入力ポインタ群のパルスと1ショットコマンド1shot.CMDとの間の位相差が変化した場合における、第1の入力信号と出力信号とのシミュレーション波形を示す。図12から理解されるように、入力ポインタと1ショットコマンド1shot.CMDとの間の位相差が変化しても、コマンドラッチミスが発生することなく制御信号出力が得ることができる。また、1ショットコマンド1shot.CMDが、入力ポインタ群の2つのパルスによって二重にラッチされることもない。このようの本実施の形態に係る半導体装置では、コマンドが失われるコマンドラッチミスや、1つのコマンドを二重にラッチする誤ラッチの発生が防止される。次に、本発明の第2の実施の形態に係る半導体装置のコマンドラッチ回路ついて説明する。図13に、本実施の形態に係るDRAM装置800に含まれるコマンドラッチ回路810の概略構成を示す。コマンドラッチ回路810と図6のコマンドラッチ回路610との相違は、前処理回路611とは内部構成が異なる前処理回路811を備えている点である。前処理回路811には、入力ポインタ群の代わりに出力用内部クロックOut.CLKが入力される。前処理回路811は、1ショットコマンド1shot.CMDと出力用内部クロックOut.CLKとから、主ラッチ回路612用の第1の入力信号を生成する。図6の前処理回路611は、N個の信号処理部700を備え、主ラッチ回路612の主ラッチ部612-1~612-Nに対して個々に第1の入力信号と第2の入力信号を供給していた。しかしながら、前処理回路811は、主ラッチ部612-1~612-Nに対して共通に第1の入力信号を供給する。前処理回路811は、主ラッチ部612-1~612-Nに対して第2の入力信号を供給せず、入力ポインタ群に含まれる入力ポインタが第2の信号として主ラッチ部612-1~612-Nにそれぞれ供給される。前処理回路811から主ラッチ部612-1~612-Nに供給される第1の入力信号は、入力される1ショットコマンド1shot.CMDのパルス幅を拡大したものである。1ショットコマンド1shot.CMDのパルス幅を拡大するに当たって、出力用内部クロックOut.CLKを利用することで、入力ポインタの連続する2つのパルスによって夫々コマンドがラッチされてしまう誤ラッチ二重ラッチの発生を防止する。具体的には、拡大された1ショットコマンド1shot.CMDのパルス幅と入力ポインタのパルス幅の合計が、出力用内部クロックOut.CLKの周期tCKを超えないようにする。前処理回路811は、例えば、図14に示すように構成される。即ち、図14に示すコマンドラッチ回路に含まれる前処理回路811は、3個のインバータ回路1401,1402,1403と、3個の遅延回路1404,1405,1406と、一対のNAND回路1407,1408を用いて構成されるSRフリップフロップと、NOR回路1409とを有している。次に、図14のコマンドラッチ回路の動作について図15a~cをも参照して説明する。なお、図15a~cは、図14に示すコマンドラッチ回路の各点における信号波形を表す図である。図15aは、1ショットコマンド1shot.CMDと出力用内部クロックOut.CLKの位相が適切な状態にある場合、図15bは、外部電源が低下して出力用内部クロックOut.CLKの位相に遅れが生じている場合、図15cは、外部電源が上昇して出力用内部クロックOut.CLKの位相に進みが生じている場合を夫々示している。入力される1ショットコマンド1shot.CMDを論理反転し2つの遅延回路1404,1405で遅延を与えることで、1ショットコマンド1shot.CMDの立ち下がりエッジに対応する第1の入力信号CMD0の立ち下がりエッジを生成する。その一方で、入力される1ショットコマンド1shot.CMDを2個のインバータ1401,1402と1個の遅延回路1404で遅延させた信号によりSRフリップフロップ1407,1408をセットする。また、出力用内部クロックOut.CLKを一個の遅延回路1406で遅延させるとともにインバータ回路1403で論理反転させた信号によりSRフリップフロップ1407,1408をリセットする。この構成により、第1の入力信号CMD0の立ち上がりエッジは、第2のノードnode2の立ち上がりエッジ、若しくは、第2のノードnode2の立ち上がりエッジ後の、第3のノードnode3の最初の立ち下がりエッジに応じて生成される。ここで、主ラッチ部612において、第1の入力信号CMD0をラッチする所望の入力ポインタinput_pointernのハイレベル期間と第3のノードの立ち下がりエッジとがオーバラップするように遅延回路Delay0,31404,1406の遅延量を調整しておくことにより、所望の入力ポインタinput_pointernで確実にコマンドをラッチさせることができる。また、1ショットコマンド1shot.CMDの立ち下がりエッジと、所望の入力ポインタinput_pointernの直前の入力ポインタinput_pointern-1の立ち下がりエッジとのスキューが最小となるように外部電源電圧を設定しておけば、誤ラッチ及び2重ラッチが生じることもない。また、入力ポインタ群及び出力ポインタ群は、出力用内部クロックOut.CLKから生成されるため、そのパルス幅は出力用内部クロックOut.CLKのデューティ比に依存する。例えば、出力用内部クロックOut.CLKのデューティ比が50であれば、入力ポインタinput_pointerのパルス幅は0.5tCKとなり、出力用内部クロックOut.CLKのデューティ比が45であれば、入力ポインタinput_pointerのパルス幅は0.55tCKとなる。そこで、本実施の形態では、第1の入力信号CMD0のパルスの立ち上がりエッジを、出力用内部クロックOut.CLKのパルスを反転した信号第3のノードnode3の信号を用いて生成するようにした。これにより、第1の入力信号CMD0のパルス幅は、入力ポインタinput_pointerの出力用内部クロックOut.CLKのディーティ比に対する依存性をキャンセルするように定まる。その結果、本実施の形態では、出力用内部クロックOut.CLKのディーティ比に依存することなくラッチマージンを確保することができる。主ラッチ部612-1~612-Nと出力部613-1~613-Nの各組み合わせの動作は、関連する半導体装置のコマンドラッチ部図3参照と同様である。即ち、入力ポインタを第2の入力信号として、第1の入力信号をラッチするとともに、第2の入力信号に応じてラッチ信号出力制御信号を出力部より後段へ出力する。以上のように、本実施の形態では、ノード1を通るパスで1ショットコマンド1shot.CMDを主ラッチ部へ伝送することで、関連する半導体装置と同一のコマンドラッチマージンを確保する。これに加え、ノード4を通るパスで1ショットコマンド1shot.CMDのパルス幅を拡大した効果を実現する。これにより、図15a~cのいずれの場合においても、コマンドをラッチすることができる。即ち、コマンドラッチミスの発生を防止することができる。図16に、第1の入力信号のパルス幅とコマンドラッチマージンとの関係を示す。また、図17に、関連する半導体装置における第1の入力信号のパルス幅とコマンドラッチマージンとの関係を示す。図16及び図17から理解されるように、1ショットコマンド1shot.CMDのパルス幅と入力ポインタのパルス幅の合計が1tCKよりも大きい場合には、コマンドパルス幅の増加に伴い、コマンドラッチマージンは減少する。一方、1ショットコマンド1shot.CMDのパルス幅と入力ポインタのパルス幅の合計が1tCK以下の場合には、コマンドパルス幅が0.1tCK程度以上あれば、そのパルス幅に関わらず、最大ラッチマージン=tCKが得られる。したがって、1ショットコマンド1shot.CMDのパルス幅の制御精度が緩和される。例えば、関連する半導体装置では、入力ポインタのパルス幅が0.5tCKの場合、1ショットコマンド1shot.CMDのパルス幅も同じく0.5tCKでなければ最大コマンドラッチマージンは得られなかった。これに対して、本実施の形態では、入力ポインタのパルス幅が0.5tCKの場合、1ショットコマンド1shot.CMDのパルス幅が0.1~0.5tCKであれば、コマンドラッチマージンとして1tCKが得られる。したがって、1ショットコマンド1shot.CMDのパルス幅を0.3~0.4tCK程度に設定しておくことで、ほぼ完全にコマンドラッチミスの発生を防止することができる。しかも、本実施の形態に係る半導体装置では、入力ポインタ群の連続する2つパルスにより1つの1ショットコマンド1shot.CMDをラッチするという誤ラッチ二重ラッチの発生もない。以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。例えば、コマンドラッチ回路の回路構成は、上記構成に限定されず、種々の回路構成を採用することができる。また、論理回路を構成する際には、正論理及び負論理のいずれを採用してもよい。"