"入力端子、出力端子及び共通端子を有する第1~第4の半導体スイッチ素子を含んでおり、前記第1の半導体スイッチ素子の出力端子と前記第3の半導体スイッチ素子の出力端子とが接続され、前記第2の半導体スイッチ素子の共通端子と前記第4の半導体スイッチ素子の共通端子とが接続され、前記第1の半導体スイッチ素子の共通端子と前記第2の半導体スイッチ素子の出力端子が接続され、前記第3の半導体スイッチ素子の共通端子と前記第4の半導体スイッチ素子の出力端子とが接続され、前記第1及び第4の半導体スイッチ素子がON状態のとき前記第2及び第3の半導体スイッチ素子がOFF状態となると共に、前記第1及び第4の半導体スイッチ素子がOFF状態のとき前記第2及び第3の半導体スイッチ素子がON状態となるように、前記第1~第4の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路であって、前記第2の半導体スイッチ素子の出力端子と前記第4の半導体スイッチ素子の入力端子との間に接続される第1のキャパシタンス素子と、前記第2の半導体スイッチ素子の入力端子と前記第4の半導体スイッチ素子の出力端子との間に接続される第2のキャパシタンス素子と、を備え、前記第1のキャパシタンス素子は、前記第4の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第4の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、前記第1のキャパシタンス素子を接続しない場合より低減する容量を有し、前記第2のキャパシタンス素子は、前記第2の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第2の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、前記第2のキャパシタンス素子を接続しない場合より低減する容量を有する、スイッチング回路。前記第1のキャパシタンス素子の容量は前記第4の半導体スイッチ素子の入力端子と出力端子との間の寄生容量に略等しく、前記第2のキャパシタンス素子の容量は、前記第2の半導体スイッチ素子の入力端子と出力端子との間の寄生容量に略等しい、請求項1記載のスイッチング回路。しかしながら、オーバードライブでは、半導体スイッチ素子の駆動に必要な電圧又は電流より多くの電圧又は電流を供給する必要があることから、半導体スイッチ素子が破壊され得る場合もあると共に、スイッチング回路の電力効率が低下しやすい。本発明は、オーバードライブによらずに、スイッチング速度の向上を図ると共に、電力効率の向上を図り得るスイッチング回路を提供することを目的とする。本発明の一側面に係るスイッチング回路は、入力端子、出力端子及び共通端子を有する第1~第4の半導体スイッチ素子を含んでおり、第1の半導体スイッチ素子の出力端子と第3の半導体スイッチ素子の出力端子とが接続され、第2の半導体スイッチ素子の共通端子と第4の半導体スイッチ素子の共通端子とが接続され、第1の半導体スイッチ素子の共通端子と第2の半導体スイッチ素子の出力端子が接続され、第3の半導体スイッチ素子の共通端子と第4の半導体スイッチ素子の出力端子とが接続され、第1及び第4の半導体スイッチ素子がON状態のとき第2及び第3の半導体スイッチ素子がOFF状態となると共に、第1及び第4の半導体スイッチ素子がOFF状態のとき第2及び第3の半導体スイッチ素子がON状態となるように、第1~第4の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路である。このスイッチング回路は、第2の半導体スイッチ素子の出力端子と第4の半導体スイッチ素子の入力端子との間に接続される第1のキャパシタンス素子と、第2の半導体スイッチ素子の入力端子と第4の半導体スイッチ素子の出力端子の間に接続される第2のキャパシタンス素子とを備える。第1のキャパシタンス素子は、第4の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、第4の半導体スイッチ素子に供給されるパルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、第1のキャパシタンス素子を接続しない場合より低減する容量を有し、第2のキャパシタンス素子は、第2の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、第2の半導体スイッチ素子に供給されるパルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、第2のキャパシタンス素子を接続しない場合より低減する容量を有する。上記構成では、第1及び第2のキャパシタンス素子によって、第4及び第2の半導体スイッチ素子に存在する寄生容量であって入力端子と出力端子との間の寄生容量自体の影響を低減している。そのため、オーバードライブによらず、スイッチング速度の向上が図られ得ると共に、電力効率を向上し得る。上記第1のキャパシタンス素子の容量は第2の半導体スイッチ素子の入力端子と出力端子との間の寄生容量に略等しいとし得る。また、第2のキャパシタンス素子の容量は、第4の半導体スイッチ素子の入力端子と出力端子との間の寄生容量に略等しいとし得る。この形態では、第1及び第2のキャパシタンス素子によって、第4及び第2の半導体スイッチ素子に存在する寄生容量であって入力端子と出力端子との間の寄生容量自体の影響をより確実に低減し得る。本発明によれば、オーバードライブによらずに、スイッチング速度の向上を図ると共に、電力効率の向上を図り得るスイッチング回路を提供され得る。以下、図面を参照して本発明の実施形態について説明する。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。図1は、本発明の一実施形態に係るスイッチング回路の概略構成を示す回路図である。スイッチング回路10Aは、差動型のスイッチング回路である。スイッチング回路10Aは、4つの半導体スイッチ素子20,20,20,20を有する。半導体スイッチ素子20は、MOS型電界効果トランジスタMOSFETである。MOSFETの例はパワーMOSFETを含む。半導体スイッチ素子20は、入力端子としてのゲート端子21、出力端子としてのドレイン端子22、共通端子としてのソース端子23を有する。以下の説明では、4つの半導体スイッチ素子20を区別して説明する場合、4つの半導体スイッチ素子20,20,20,20を半導体スイッチ素子20a,20b,20c,20dとも称す。半導体スイッチ素子20の構成要素及び半導体スイッチ素子20に対応して設けられた構成要素についても同様とする。スイッチング回路10Aにおいて、半導体スイッチ素子第1の半導体スイッチ素子20aのドレイン端子22aと半導体スイッチ素子第3の半導体スイッチ素子20cのドレイン端子22cとが接続されている。半導体スイッチ素子第2の半導体スイッチ素子20bのソース端子23bと半導体スイッチ素子第4の半導体スイッチ素子20dのソース端子23dとが接続されている。ドレイン端子22aとドレイン端子22cの接続点及びソース端子23bとソース端子23dの接続点には、それぞれ第1の電源P1及び第2の電源P2が接続される。第1の電源P1は、ドレイン端子22a,22cに正電圧VDDを供給する。第2の電源P2は、ソース端子23b,23dに負電圧VSSを供給する。半導体スイッチ素子20aのソース端子23aと半導体スイッチ素子20bのドレイン端子22bとが接続されている。半導体スイッチ素子20cのソース端子23cと半導体スイッチ素子20dのドレイン端子22dとが接続されている。すなわち、半導体スイッチ素子20aと半導体スイッチ素子20b及び半導体スイッチ素子20cと半導体スイッチ素子20dとはそれぞれ直列接続されている。ソース端子23aとドレイン端子22bの接続点と、ソース端子23cとドレイン端子22dの接続点とは負荷40を介して接続されている。負荷40は、インダクタンス素子といった誘導負荷でもよし、抵抗負荷でもよい。スイッチング回路10Aは、各半導体スイッチ素子20a,20b,20c,20dをスイッチングするための駆動回路30を有し得る。駆動回路30は各半導体スイッチ素子20a~20dをパルス幅変調PulseWidthModulationPWM制御するゲートドライブ回路である。駆動回路30は、各半導体スイッチ素子20a~20dにPWM信号を供給する。以下の説明では、駆動回路30のうち半導体スイッチ素子20a~20dに対してそれぞれPWM信号を供給する部分を、半導体スイッチ素子20a~20dとの対応関係を明確にするために、図1に示すように、駆動回路30a~30dとも称す。駆動回路30は、半導体スイッチ素子20a~20dに共通に設けられてもよいが、半導体スイッチ素子20a~20d毎に設けられてもよい。駆動回路30a,30dの各々は半導体スイッチ素子20a,20dのゲート端子21a,21cに正相のPWM信号を供給する。同様に、駆動回路30b,30dの各々は半導体スイッチ素子20b,20cのゲート端子21b,21cに逆相のPWM信号を供給する。PWM信号は、変調周波数fMと、各半導体スイッチ20a~20dをスイッチングするスイッチング周波数としてのクロック周波数fCLKを有する。PWM信号は、変調周波数fMを有する信号波例えば正弦波とクロック周波数fCLKを有する三角波とを比較器などで比較することで生成され得る。ゲート端子21a~21dに供給されるPWM信号のクロック周波数fCLKは、同じである。各半導体スイッチ素子20a~20dと、対応する駆動回路30a~30dとの間に示される抵抗RCOは、各半導体スイッチ素子20a~20dのゲート端子21a~21dに接続された駆動回路30a~30dの出力インピーダンスを表している。各半導体スイッチ素子20a~20dのソース端子23a~23dと駆動回路30a~30dとの間には、第3の電源P3a~P3dが接続されている。第3の電源P3a~P3dの正極は、対応するソース端子23a~23dに接続され、第3の電源P3a~P3dの負極は、対応する駆動回路30a~30dに接続されている。これにより、駆動回路30a~30dに、ソース端子23a~23dを基準とした所定の負電圧が供給される。この所定の負電圧の大きさの例は-11Vである。上記構成では、駆動回路30a及び駆動回路30dによって半導体スイッチ素子20a,20dに正相のPWM信号が供給される一方、駆動回路30b及び駆動回路30cによって、半導体スイッチ素子20b,20cに逆相のPWM信号が供給される。従って、半導体スイッチ素子20a,20dがON状態のとき半導体スイッチ素子20b,20cがOFF状態になり、図1中の矢印A1の方向に電流が流れる。一方、半導体スイッチ素子20a,20dがOFF状態のとき半導体スイッチ素子20b,20cがON状態になり、図1中の矢印A2の方向に電流が流れる。従って、PWM信号に応じて、負荷40に流れる電流の方向がスイッチされ得る。よって、負荷40として誘導負荷を採用することで、スイッチング回路10Aをインバータに適用可能である。また、負荷40として例えばモータを接続することによって、スイッチング回路10Aによってモータを駆動し得る。このスイッチングに伴う電力効率の向上のために、スイッチング回路10Aは、半導体スイッチ素子20a,20cにそれぞれ接続される容量抑制素子部50を備えると共に、キャパシタンス素子60,61を備える。各半導体スイッチ素子20a,20cに接続される容量抑制素子部50を容量抑制素子部50a,50cとも称す。図2は、半導体スイッチ素子に存在する寄生容量と容量抑制素子部との関係を説明するための図面である。図2に示すように、半導体スイッチ素子20の各端子間には、寄生容量CGS,CGD,CDSが存在する。寄生容量CGSは、ゲート端子21とソース端子23との間の寄生容量である。寄生容量CGDは、ゲート端子21とドレイン端子22との間の寄生容量である。寄生容量CDSは、ドレイン端子22とソース端子23との間の寄生容量である。図2では、寄生容量CGS,CGD,CDSをキャパシタンス素子として表している。半導体スイッチ素子20には、寄生容量CGS,CGD,CDSの少なくとも一つを抑制するために、少なくとも一つの容量抑制素子部50が接続されている。容量抑制素子部50は、抑制すべき寄生容量CGS,CGD,CDSが存在する端子間に接続される。この場合、容量抑制素子部50は、抑制すべき寄生容量CGS,CGD,CDSに並列接続される。図2では、一例として、ゲート端子21とドレイン端子22との間に容量抑制素子部50を接続し、寄生容量CGDを抑制する場合の形態を示している。寄生容量CGS,CGD,CDSのうち、容量抑制素子部50によって抑制されるべき寄生容量を寄生容量CXと称す。容量抑制素子部50は、PWM信号のクロック周波数のN倍Nは1以上の整数の周波数において半導体スイッチ素子20の寄生容量CXを抑制する。容量抑制素子部50は、次の条件を満たすように構成されている。条件:PWM信号のクロック周波数のN次高調波の角周波数において、寄生容量CXのインピーダンスと、容量抑制素子部50のインピーダンスの大きさが等しく且つそれらの符号が異なる。条件:半導体スイッチ素子20のゲート端子21に接続される駆動回路30の出力インピーダンスRC0が、半導体スイッチ素子20の入力インピーダンスより十分小さい。図1に示した回路構成において、半導体スイッチ素子20a~20dに対する出力インピーダンスは、駆動回路30a~30dの出力インピーダンスであり、半導体スイッチ素子20a~20dと対応する駆動回路30a~30dとの間に表された抵抗RCOの抵抗値に対応する。容量抑制素子部50のリアクタンスを角周波数ωの関数としてXωとしたとき、上記は式1で表され、は式2で表される。すなわち、容量抑制素子部50は、式1及び式2を満たすように構成されている。以下の説明では、Xωを容量抑制素子部50のリアクタンス曲線とも称す。式1及び式2においてjは虚数単位を示す。ω0はPWM信号のクロック周波数fCLKと2πとの積である。ωMは、PWM信号の変調周波数fMと2πとの積である。CXは、容量抑制素子部50が接続される半導体スイッチ素子20の端子間の寄生容量である。例えば、容量抑制素子部50がゲート端子21及びドレイン端子22の間に接続される場合、Cx=CGDである。RCOは、前述したように、半導体スイッチ素子20のゲート端子21に接続される駆動回路30の出力インピーダンスである。式1において、αは1より十分大きければよいが、例えば、αは10以上とし得る。また、αは100以上とし得る。半導体スイッチ素子20の端子間の寄生容量CGS,CGD,CDSのうち打ち消したい寄生容量CXの端子間に容量抑制素子部50を接続すれば、その寄生容量CXに対して容量抑制素子部50は並列に接続されることになる。容量抑制素子部50が式1及び式2を満たしていれば、容量抑制素子部50とそれに並列する寄生容量CXとの合成インピーダンスは、PWM信号のクロック周波数fCLKのN次高調波で非常に大きな値例えば無限大∞になる。よって、式1及び式2を満たす容量抑制素子部50が接続された半導体スイッチ素子20では、容量抑制素子部50が接続された端子間の寄生容量CXが実質的に存在しない場合と同様に動作し得る。すなわち、半導体スイッチ素子20の動作上、容量抑制素子部50は、半導体スイッチ素子20の寄生容量CXを、低減し得る。図3は、容量抑制素子部のリアクタンス曲線と寄生容量のリアクタンス曲線との関係を示す図面であり、式1の関係を示す図に対応する。図3は、一例としてN=3の場合を示している。図3中において、横軸は角周波数ωを示しており、縦軸はリアクタンスΩを示している。図3中の実線は、容量抑制素子部50のリアクタンス曲線Xωを示している。図3中の一点鎖線は、寄生容量のリアクタンス曲線1/ωCXを表す。図3において、寄生容量CXのリアクタンス曲線は、寄生容量CXのリアクタンスの絶対値を示す曲線である。ωpnは、直流すなわち、ω=0からn番目の極の角周波数である。ωzn-1は、Xω=0を満たす角周波数であって、直流からn番目の角周波数である。図3を参照すれば、容量抑制素子部50を構成する素子数最小の容量抑制素子部50のリアクタンス関数Xωは、式3を満たし得る。式3中において、tを1~N-1の整数としたとき、ωpt、ωz0、ωztは、0<ωz0<ω0、及び、tω0<ωpt<ωzt<t1ω0を満たし、且つ、式1及び式2を満たすように決定される値である。βは、式1及び式2を満たすように決定される任意の値である。図4は、式3を満たす容量抑制素子部50の回路構成の一例を示す図面である。容量抑制素子部50は、容量抑制素子部50の端子51,52の間に、直列に接続されたN個の第1~第Nの回路部531~53Nを有する。第1の回路部531は、キャパシタンス素子C0と、インダクタンス素子L0とが直列に接続されてなる。この場合、第1の回路部531は直列回路である。N=1の場合、容量抑制素子部50は、第1の回路部531のみから構成され得る。Nが2以上の場合、第2~第Nの回路部53Nのうちの第iの回路部53iiは2~Nの整数は、キャパシタンス素子Ci-1とインダクタンス素子Li-1とが並列に接続されてなる。図4に示すように、第iの回路部53iは、並列共振回路を構成している。この図4に示した構成では、並列共振回路を一段増加させることによって、別の高調波に対して寄生容量を低減し得る。また、回路構成から理解されるようにN次高調波に対して寄生容量を低減できる場合、並列共振回路の段数を増加させることにより、N次以外の任意の高調波に対しても寄生容量を低減し得る。なお、次数の低い高調波の順に寄生容量を低減しなくてもよい。しかも隣接する次数の高調波に限定しなくてもよい。例えば、1,3,5,7のように1次おきに奇数次の高調波に対して寄生容量を低減するだけでもよい。図4に示した構成において、容量抑制素子部50が有するキャパシタンス素子C0、C1、CN-1及びインダクタンス素子L0,L1,LN-1の素子値の算出方法の一例を説明する。図4に示した構成では、式3は式4のように変形され得る。ただし、L1=1/C1ωp12、L2=1/C2ωp22、、LN-1=1/CN-1ωpN-12である。式4を式1及び式2に代入した後、行列計算を行うことによって、式5を得る。0<ωz0<ω0、及び、tω0<ωpt<ωzt<t1ω0ただし、tは1~N-1の整数の範囲内でωp1~ωpN-1を与えることによって、式5より各素子値を得ることができる。以下、N=3の場合において具体的に説明する。この場合、式4及び式5は、次の式6及び式7のように表される。PWM信号の変調周波数fMを60HzとしてωM=120πrad/sとし、更に、ω0=240000πrad/s、Rco=30Ω、α=100、C=1.9nF、ωp1=264000rad/s、ωp2=504000rad/sとしたとき、L0、C0、L1、C1、L2、C2は以下の通りである。L0=136.9μHC0=882.3nFL1=133.4μHC1=10.9nFL2=9.4μHC2=28.2nF次に、キャパシタンス素子60,61について説明する。キャパシタンス素子60は、半導体スイッチ素子20bのドレイン端子22bと半導体スイッチ素子20dのゲート端子21dとの間に接続されている。キャパシタンス素子第1のキャパシタンス素子60の容量C60は、PWM信号のN次高調波において、半導体スイッチ素子20dのゲート端子21d及びドレイン端子22dの間の寄生容量CGDにほぼ等しい。また、キャパシタンス素子61は、半導体スイッチ素子20bのゲート端子21bと半導体スイッチ素子20dのドレイン端子22dとの間に接続されている。キャパシタンス素子第2のキャパシタンス素子61の容量C61は、PWM信号のN次高調波において、半導体スイッチ素子20bのゲート端子21b及びドレイン端子22bの間の寄生容量CGDにほぼ等しい。この構成では、キャパシタンス素子60,61によって、半導体スイッチ素子20b,20dの各々の寄生容量CGDを抑制できる。この点について、図5を参照して説明する。図5は、キャパシタンス素子の接続により、半導体スイッチ素子の寄生容量が抑制され得る原理を説明するための図面である。図5は、半導体スイッチ素子20dにおいてゲート端子21dから見込んだ容量成分を計算するモデル図である。図5に示した回路モデルでは、第1端子70と第2端子71との間にキャパシタンス素子72が接続され、第1端子70と第3端子73との間にキャパシタンス素子72と同様の容量を有するキャパシタンス素子74が接続されている。キャパシタンス素子72は、半導体スイッチ素子20dの寄生容量CGDを表しており、キャパシタンス素子72は、キャパシタンス素子60に対応する。第1端子70には、信号源75が接続され、第2端子71及び第3端子73にはそれぞれ電圧源76,77が接続されている。図5に示したモデルにおいて、第1端子70は、半導体スイッチ素子20dのゲート端子21dに対応する。第1端子70には、ゲート端子21dへのPWM信号の入力を表すために、信号源75によりゲート電圧Vxが供給される。第2端子71は、半導体スイッチ素子20dのドレイン端子22dに対応する。第2端子71には、ドレイン端子22dの電圧を表すために、電圧源76により電圧VDが供給される。第3端子73は、半導体スイッチ素子20bのドレイン端子22bに対応する。半導体スイッチ素子20bのドレイン端子22bのドレイン電位は半導体スイッチ素子20dのドレイン端子22dのドレイン電位と逆相であると仮定して、第3端子73には、電圧源77により、ドレイン電圧-VDが供給される。このとき、ゲート端子21dとしての第1端子70に第2端子71及び第3端子73から流れ込む電荷量は、CGDVD-VXCGD-VD-VX=-2CGDVXである。よって、等価的にゲートドレイン間の寄生容量CGDは存在せず、ゲート端子21dと接地すなわち、ソース端子との間に2CGDの値を有する容量が存在しているように見えることになる。従って、キャパシタンス素子60を図1に示したように設けることによって、PWM信号のN次高調波N=1の場合は、いわゆる基本波において、等価的にゲートドレイン間の寄生容量CGDは存在しないので、半導体スイッチ素子20dの寄生容量CGDの影響を中和又は打ち消し得る。半導体スイッチ素子20dを中心にして説明したが、半導体スイッチ素子20bについても同様である。すなわち、キャパシタンス素子61を図1に示したように設けることによって、PWM信号のN次高調波において、半導体スイッチ素子20bの寄生容量CGDの影響を中和又は打ち消し得る。ここでは、キャパシタンス素子60,61が、寄生容量CGDの影響を中和するとして説明したが、キャパシタンス素子60,61は、寄生容量CGDの影響を低減又は抑制できていればよい。例えば、キャパシタンス素子60,61の容量は、キャパシタンス素子60,61を接続することによる等価容量が、元々の寄生容量Cxに比べて1/10以下となるような値とし得る。また、キャパシタンス素子60,61の容量は、上記等価容量が元々の寄生容量Cxに比べて半分以下となるような値であってもよい。スイッチング回路10Aでは、半導体スイッチ素子20a,20cについては、容量抑制素子部50a,50cによって、PWM信号のクロック周波数fCLKのN次高調波において、寄生容量Cx図1及び図2に示した一例ではCX=CGDが実質的に存在しない状態と見なしえる。また、半導体スイッチ素子20b,20dについては、PWM信号のクロック周波数fCLKのN次高調波において、キャパシタンス素子60,61によって、寄生容量CGDが実質的に存在しない状態と見なし得る。従って、スイッチングにおける上記寄生容量CX及び寄生容量CGDの充放電に要する時間を低減できるので、半導体スイッチ素子20a~20dにおけるスイッチングの高速化を図ることができる。その結果、スイッチング回路10Aのスイッチング速度を速められると共に、スイッチング回路10Aの電力効率の向上を図ることができる。更に、半導体スイッチ素子20b,20dについてはキャパシタンス素子60,61を用いて寄生容量CGDの影響の低減を図っているので、スイッチング回路10Aの設計がより容易である。半導体スイッチ素子20a~20dを利用したスイッチング回路10Aのスイッチングの高速化を図る方法としては、オーバードライブを行うことも考え得る。しかしながら、この場合、オーバードライブを行うために、オーバードライブを行わない場合に比べて駆動回路30a~30dの構成が複雑化する場合がある。また、オーバードライブを行うために、駆動回路30a~30dの電流容量も大きくする必要がある。そのため、駆動回路30a~30dがオーバードライブを行わない場合に比べて大型化したり、駆動回路30a~30dを含むスイッチング回路10Aの電力効率の低下につながる。この場合、オーバードライブによって高速スイッチングを実現したとしても、高速スイッチング自体による電力効率の向上が望めない場合があり得た。これに対して、スイッチング回路10Aでは、容量抑制素子部50a、50cで半導体スイッチ素子20a,20cの寄生容量CX自体の影響を低減する共に、キャパシタンス素子60、61によって、半導体スイッチ素子20b,20dの寄生容量CGD自体の影響を低減することによって、高速スイッチングを実現している。そのため、オーバードライブを行わなくても、前述したように、スイッチング回路10Aのスイッチング速度の高速化と共に、電力効率の向上をより図り得る。本実施形態では、スイッチング回路10Aは容量抑制素子部50を備える形態について説明したが、スイッチング回路10Aは、図6に示すスイッチング回路10Bのように容量抑制素子部50を備えなくてもよい。スイッチング回路10Bは、容量抑制素子部50を備えない点以外は、スイッチング回路10Aの構成と同じである。スイッチング回路10Bにおいてキャパシタンス素子60,61を設けることにより、スイッチング速度が向上する点について、シミュレーション結果を参照して説明する。シミュレーションは、NGSPICEを用いて行った。図7は、シミュレーション用の半導体スイッチ素子のモデルを示す図である。半導体スイッチ素子20としては、MOS型電界効果トランジスタを仮定した。半導体スイッチ素子20には、寄生容量CGS,CDS,CGDの他に寄生抵抗RG、RIが存在すると仮定した。半導体スイッチ素子20のデバイスパラメータは次のように設定した。閾値電圧VT=2V伝達コンダクタンスパラメータK=420mS/Vチャネル長変調係数λ=0mV-1ゲートソース間の寄生容量CGS=700pFドレインソース間の寄生容量CDS=77pFゲートドレイン間の寄生容量CGD=63pF寄生抵抗RG=1mΩ寄生抵抗RI=1mΩ図8は、図1に示したスイッチング回路10Aに対応するシミュレーション用のモデルである。以下、説明の便宜のため、図6に対応する要素には同様の符号を付して説明する。図8に示した回路モデルでは、負荷40は、インダクタンス素子LL1、抵抗RL及びインダクタンス素子LL2の直列回路で表した。シミュレーションでは、半導体スイッチ素子20aのソース端子23aと半導体スイッチ素子20bのドレイン端子22bとの接続点の接地に対する電圧を出力電圧Voutとした。シミュレーション用回路モデルにおいて、キャパシタンス素子60,61の容量は、上述したゲートドレイン間の寄生容量CGDと同じ63pFとした。図8に示したシミュレーション用回路モデルにおける素子値などは次のように設定した。駆動回路30a~30dから供給されるPWM信号のクロック周波数fCLK=120kHz駆動回路30a~30dから供給されるPWM信号の変調周波数fM=60kHz抵抗RCOの抵抗値:30Ωドレイン端子22a,22cに供給する正電圧VDD=400Vソース端子23b,23dに供給する負電圧VSS=-400V第3の電源P3a~P3dによって、ソース端子23a~23dを基準として駆動回路30a~30dに供給される電圧:-13Vインダクタンス素子LL1,LL2の素子値インダクタンス:2.5×1/2mH抵抗RLの素子値抵抗値:10Ωシミュレーションとして、以下のシミュレーション1,2を実施した。[シミュレーション1]キャパシタンス素子60、61を接続しない場合を想定して、すなわち、キャパシタンス素子60,61の容量を0と設定してシミュレーションを行った。このシミュレーションでは、各半導体スイッチ素子20a~20dにおいてすべての寄生容量をデバイスパラメータとして示した値に設定した。[シミュレーション2]キャパシタンス素子60、61を接続したことを想定して、すなわち、キャパシタンス素子60,61の容量を63pFとしてシミュレーションを行った。図9及び図10は、シミュレーション1,2の結果をそれぞれ示す図面である。図9及び図10では、時間に対する半導体スイッチ素子20a,20bのゲートソース間の電圧VGSa,VGSaと出力電圧Voutの変化を示している。横軸は時間[μs]を示し、縦軸は、ゲートソース間の電圧VGS[V]及び出力電圧Vout[V]を示す。図9及び図10では、図8において左上の半導体スイッチ素子20aにおけるVGSとしてのVGSa、図8の左下の半導体スイッチ素子20bにおけるVGSとしてのVGSb、及び、半導体スイッチ素子20aと半導体スイッチ素子20bとの接続点の接地に対する電圧としての出力電圧Voutを示している。図9及び図10を比較すれば、キャパシタンス素子60,61を接続した図10の場合の方が、図9の場合より、半導体スイッチ素子20bのゲートソース間の電圧VGS及び出力電圧Voutの電圧変化がより急峻になっており、スイッチング速度の向上が図れていることが理解され得る。その結果、キャパシタンス素子60,61を設けることにより、電力効率の向上も図り得る。以上、本発明の種々の実施形態について説明したが、本発明は、上記に例示した種々の実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、スイッチング回路が備える半導体スイッチ素子は、例示したMOS型電界効果トランジスタに限定されない。例えば、半導体スイッチ素子は、絶縁ゲート型バイポーラトランジスタでもよいし、接合型電界効果トランジスタでもよいし、接合型バイポーラトランジスタでもよいし、又は、半導体スイッチ素子はサイリスタでもよい。半導体スイッチ素子が絶縁ゲート型バイポーラトランジスタ又は接合型バイポーラトランジスタである場合、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はコレクタ端子であり、共通端子はエミッタ端子である。半導体スイッチ素子が接合型電界トランジスタの場合、MOS型電界効果トランジスタの場合と同様に、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はドレイン端子であり、共通端子はソース端子である。半導体スイッチ素子がサイリスタである場合、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はアノード端子であり、共通端子はカソード端子である。また、スイッチング回路が備える第1及び第2のキャパシタンス素子の構成又は容量は同じとして説明したが、第1及び第2のキャパシタンス素子によって抑制される寄生容量を有する半導体スイッチ素子の構成に応じて互いに異なっていてもよい。また、図1中における下側の2つの半導体スイッチ素子に対して、容量抑制素子部を更に接続することによって、第1及び第2のキャパシタンス素子によって抑制される寄生容量以外の寄生容量を抑制してもよい。更に、第1及び第2のキャパシタンス素子によって、等価的に存在するように見えるゲート端子と接地との間の容量であって2CGDの値を有する容量の影響を、容量抑制素子部を更に接続することによって実質的に低減することもできる。また、図1中における上側の2つの半導体スイッチ素子の各々に接続される容量抑制素子部の構成も異なっていてもよい。前述した種々の実施形態では、半導体スイッチ素子に供給されるパルス状信号はPWM信号としたが、半導体スイッチ素子のON/OFFが制御され得るパルス状信号であればよい。"