"一導電型半導体層と、前記一導電型半導体層表面に設けられた逆導電型のチャネル層と、前記一導電型半導体層に設けられた複数のトレンチと、前記トレンチ内に設けられた絶縁膜と、前記トレンチに埋設されたゲート電極と、前記チャネル層表面に設けられた一導電型のソース領域と、前記チャネル層の外側を囲んで前記一導電型半導体層表面に設けられた高濃度の逆導電型不純物領域とを具備し、前記トレンチのうち少なくとも最外部のトレンチは少なくとも一の側壁が前記逆導電型不純物領域と接することを特徴とする絶縁ゲート型半導体装置。前記一の側壁に隣接する領域に前記ソース領域は配置されないことを特徴とする請求項1に記載の絶縁ゲート型半導体装置。前記一の側壁においてトランジスタ動作を行わないことを特徴とする請求項1または請求項2に記載の絶縁ゲート型半導体装置。前記最外部のトレンチは、前記逆導電型不純物領域と接しない他の側壁を有し該他の側壁に前記ソース領域が設けられることを特徴とする請求項1から請求項3のいずれかに記載の絶縁ゲート型半導体装置。一導電型半導体層を準備し該一導電型半導体層の周辺領域の表面に高濃度の逆導電型不純物領域を形成する工程と、該逆導電型不純物領域より内側の前記一導電型半導体層表面に逆導電型のチャネル層を形成する工程と、前記一導電型半導体層に複数のトレンチを形成する工程と、該トレンチ内を絶縁膜で被覆する工程と前記トレンチ内にゲート電極を埋設する工程と、前記チャネル層表面に一導電型のソース領域を形成する工程と、を具備し、前記トレンチのうち少なくとも最外部のトレンチは少なくとも一の側壁が前記逆導電型不純物領域と接して形成されることを特徴とする絶縁ゲート型半導体装置の製造方法。前記ソース領域の不純物注入工程において、前記一の側壁の上方をマスクで覆うことを特徴とする請求項5に記載の絶縁ゲート型半導体装置の製造方法。図10Cに示すMOSFETにおいて耐圧を高める手法の一つに、ガードリング125を制御する方法がある。一例を挙げると、同じ導電型nチャネル型のMOSFETにおいて、ガードリング125の拡散深さを深くすることによって、耐圧を高めることができる。図11は、素子領域121のパターンソース領域115、ボディ領域114等の形成位置を維持して図10Cのガードリング125の拡散深さを深くした場合のMOSFET100’の断面図である。ガードリング125は不純物の拡散領域であり、拡散深さを深くすると、基板SBの主面に水平方向の拡散いわゆる横拡散も進行する。この場合、ガードリング125から直近のソース領域後の工程で形成される最外周のソース領域115までの距離が小さい場合、ソース領域115と重畳してしまう。具体的には、ガードリング125から最外周のトレンチ108までの距離が例えば4μmの場合、耐圧を高めるためにガードリング125を深く4μm拡散すると、横方向にも4μm拡散し、最外周のソース領域115と重畳する。ソース領域115すなわちトランジスタセルの一部にガードリング125が重畳または接触すると、正常なトランジスタ動作を行わないおそれがあり、特にトランジスタセルがストライプ状の場合には、素子領域端部の一列又は複数列のトランジスタセルの動作が不安定または不均一になる問題があった。このため、あるMOSFET100の製造方法において、耐圧の変更に対応して、ガードリング125に接触しないようガードリング125の端部から所定の距離を確保できるよう、素子領域121トランジスタセルの形成領域を変える必要があった。すなわち、それぞれに対応してソース領域115およびボディ領域114やチャネル層104などを形成するマスクが必要であった。本発明はかかる課題に鑑みてなされ、第1に、一導電型半導体層と、前記一導電型半導体層表面に設けられた逆導電型のチャネル層と、前記一導電型半導体層に設けられた複数のトレンチと、前記トレンチ内に設けられた絶縁膜と、前記トレンチに埋設されたゲート電極と、前記チャネル層表面に設けられた一導電型のソース領域と、前記チャネル層の外側を囲んで前記一導電型半導体層表面に設けられた高濃度の逆導電型不純物領域とを具備し、前記トレンチのうち少なくとも最外部のトレンチは少なくとも一の側壁が前記逆導電型不純物領域と接することにより解決するものである。第2に、一導電型半導体層を準備し該一導電型半導体層の周辺領域の表面に高濃度の逆導電型不純物領域を形成する工程と、該逆導電型不純物領域より内側の前記一導電型半導体層表面に逆導電型のチャネル層を形成する工程と、前記一導電型半導体層に複数のトレンチを形成する工程と、該トレンチ内を絶縁膜で被覆する工程と、前記トレンチ内にゲート電極を埋設する工程と、前記チャネル層表面に一導電型のソース領域を形成する工程と、を具備し、前記トレンチのうち少なくとも最外部のトレンチは少なくとも一の側壁が前記逆導電型不純物領域と接して形成されることにより解決するものである。本発明の絶縁ゲート型半導体装置に依れば、耐圧向上のためにガードリングを深く形成する構造であっても、ガードリングに近い素子領域の端部のトランジスタセルにおいてソース領域とガードリングとの接触を回避でき、トランジスタ動作を安定させることができる。また本発明の絶縁ゲート型半導体装置の製造方法に依れば、耐圧向上のためにガードリングを深く形成する場合に、ガードリングに近い素子領域の端部のトランジスタセルにおいてソース領域とガードリングとの接触を回避する半導体装置の製造方法を提供できる。更に、耐圧を変える場合であっても、少ないマスク変更で対応でき、複数のシリーズを揃える半導体装置を製造する場合であってもマスク変更の増加を防止し、製造コストの低減が実現する。本発明の実施の形態を、MOSFETMetalOxideSemiconductorFieldEffectTransistorの場合を例に図1から図8を参照して説明する。まず、図1から図4を参照して本発明の第1の実施形態について説明する。図1は、第1の実施形態のMOSFET50の構造を示す。図1Aはチップ全体の平面図であり、図1Bは図1Aのa-a線の断面図である。図1Aを参照してMOSFET50のチップは、チップを構成する基板SBの表面に素子領域21とそれを囲む周辺領域22とが設けられる。素子領域21には、多数のMOSFETのトランジスタセルCが例えばストライプ状に配列されている。ソース電極17は、素子領域21上の全面を覆って設けられ、素子領域21のソース領域不図示と接続して設けられる。周辺領域22の基板SB表面には、高濃度のp型不純物拡散領域であるガードリング25が設けられる。ガードリング25は素子領域21の外側を囲む環状に設けられる。ガードリング25上にはこれと重畳するように導電層13cが設けられる。導電層13cは素子領域21のゲート電極8と接続する。また導電層13cと重畳してゲート配線18が設けられる。ゲート配線18は導電層13cを介してゲート電極13と接続する。ゲート配線18は、基板SB表面に設けられたゲートパッド電極19に接続する。図1Bを参照して、基板SBはn型シリコン半導体基板1上にn-型半導体層2を積層してなる。n-型半導体層2は例えばn型シリコン半導体基板1上にエピタキシャル成長によって形成したシリコン半導体層である。n-型半導体層2表面にはp型のチャネル層4が設けられる。チャネル層4の外周を囲んで、チャネル層4よりも深く高濃度のp型不純物の拡散領域であるガードリング25が設けられ、チャネル層4周端における空乏層の曲率を緩和して電界集中を抑制している。n-型半導体層2をエッチングして複数のトレンチ7が設けられる。第1トレンチ71は素子領域20内のn-型半導体層2をエッチングして設けられ、両側壁がチャネル層4と隣接する。第1トレンチ71は複数設けられ既知のトレンチ構造のトランジスタセルCを構成する。第2トレンチ72はここでは複数のトレンチ7のうち最外部に位置するトレンチ最外部のトレンチ7oである。第2トレンチ72は一方の側壁ここでは右側の側壁がガードリング25と接し、他方の側壁ここでは左側の側壁がチャネル層4と隣接する。トレンチ7の内側には熱酸化膜などによるゲート絶縁膜11が設けられ、ゲート電極13が埋設される。ゲート電極13は不純物が導入されたポリシリコン層である。第1トレンチ71に隣接するチャネル層4表面にはn型不純物領域であるソース領域15が配置される。またソース領域15間のチャネル層4表面にはp型不純物領域であるボディ領域14が配置される。ソース領域15はチャネル層4表面に設けられる。素子領域21の端部に配置された第2トレンチ72最外部のトレンチ7oは、一方の側壁がガードリング25と接しておりソース領域15は配置されないが、素子領域21側の他方の側壁にソース領域15が配置される。尚、本実施形態では、ガードリング25側にはボディ領域14およびチャネル層4が配置される場合を示しているが、ガードリング25側にこれらが配置されなくてもよい。第1トレンチ71および第2トレンチ72で囲まれた領域にトランジスタセルCが構成される。第1トレンチ71は両側壁にソース領域15が配置され、両側壁に沿ってMOSトランジスタのチャネル反転領域が形成される。つまり、第1トレンチ71はゲート電極13を挟んで両側がトランジスタとして動作する。一方、第2トレンチ72は、ソース領域15が配置された図1Bでは片側左半分側の側壁に沿ってMOSトランジスタのチャネルが形成されトランジスタとして動作するが、他の片側右半分側はトランジスタとして動作しない。つまり素子領域21の内側から、両側壁に沿ってトランジスタセルCが配置される第1トレンチ71片側の側壁のみに沿ってトランジスタセルCが配置される第2トレンチ72形成される。本実施形態では、ソース領域15が配置される領域、すなわちトランジスタ動作を行うトランジスタセルCが配置される領域までを素子領域21と称する。つまり図1Bでは破線より左側の領域が素子領域21であり、第2トレンチ72は素子領域21の端部を構成する。ゲート電極13上は層間絶縁膜16で覆われ、層間絶縁膜16に設けられたコンタクトホールCHからソース領域15の一部とボディ領域14が露出する。これらはコンタクトホールCHを介して、素子領域21の全面を覆って設けられたソース電極17とコンタクトする。ゲート電極13は周辺領域22において、導電層13cによって基板SB表面に引き出される。導電層13cはゲート電極13と同材料のポリシリコン層であり、素子領域21の例えば外側を囲むにように基板SB表面に延在し、例えば保護ダイオード不図示の一端に接続する。導電層13c上にはこれと重畳しまた電気的に接続するゲート配線18が設けられる。ゲート配線18はゲートパッド電極19に接続し、MOSFETにゲート電圧を印加する。ソース電極17、ゲート配線18およびゲートパッド電極19は例えばアルミニウムなどの金属のスパッタにより同一の金属層として半導体基板SBの全面に設けられ、所定の形状にパターンニングされてなる。ソース電極17は、全てのトレンチ8上を覆って設けられており、本実施形態ではガードリング25の内周端部素子領域21側の端部がソース電極17の下方に配置される。n型シリコン半導体基板1の裏面には、蒸着金属層などによってドレイン電極20が設けられる。本実施形態では、n-型半導体層2に複数のストライプ状のトレンチ7が設けられ、少なくとも最外部のトレンチ7oここでは第2トレンチ72は、少なくとも一の側壁ここでは右側の側壁がガードリング25と接する。また第2トレンチ72の一方の側壁にはソース領域15が配置されず、他方の側壁ここでは左側の側壁のみにソース領域15が配置される。つまり、ソース領域15はガードリング25と接する第2トレンチ72の側壁上が覆われるような開口部を有さないマスクを用いて形成されるこれについては後述する。これにより素子領域21の端部のトランジスタセルC第1トレンチ71と第2トレンチ72間のトランジスタセルCであってもガードリング25とソース領域15が重畳することを回避でき、安定したトランジスタ動作を行うことができる。また図1Bでは第2トレンチ72の中央付近までガードリング25が達している場合を示しているが、ガードリング25の端部が達する位置はこれに限らない。ガードリング25は、耐圧に応じて設計され、例えばその端部は第2トレンチ72の右側の側壁部分とほぼ一致するものであってもよい。次に、図2から図4を参照して第1の実施形態のMOSFET50の製造方法について説明する。まず図2Aを参照して、n型シリコン半導体基板1上にn-型半導体層2を積層するなどした基板SBを準備する。一例として、n型シリコン半導体基板1上にエピタキシャル成長などによりn-型半導体層2を積層する。基板の全面を熱酸化例えば1000°C程度し、n-型半導体層2の表面に、酸化膜不図示を形成し、フォトリソグラフィ工程によってガードリングの形成領域を露出させる。これをマスクとして、p型不純物例えばボロンBをイオン注入する。一例として注入エネルギーは50keV、ドーズ量は1×1014/cm2である。その後、熱処理1000°C~1200°Cを施し、注入したp型不純物を拡散する。これにより、n-型半導体層2の外周付近に環状のガードリング25を形成する図1A参照。これらの形成深さは例えば4μm~5μmである。次に、再び全面に酸化膜不図示を設けるなどしてフォトリソグラフィ工程によってチャネル層の形成領域を露出させる。これをマスクとして全面にp型不純物例えばBをイオン注入する。注入エネルギーは例えば120keV~450keVであり、ドーズ量は、例えば2×1012/cm2である。その後熱処理1100°Cによりp型不純物を拡散し、p型のチャネル層4を形成する。図2Bを参照して、全面にCVD法によりNSGNon-dopedSilicateGlassのCVD酸化膜不図示を生成する。その後、トレンチの開口部分を除いてレジスト膜によるマスクを形成する。CVD酸化膜をドライエッチングして部分的に除去し、チャネル層4が露出したトレンチ開口部を形成する。CVD酸化膜をマスクとしてトレンチ開口部のn-型半導体層2をCF系およびHBr系ガスによりドライエッチングし、複数のトレンチ7第1トレンチ71および第2トレンチ72を形成する。第1トレンチ71はチャネル層4を貫通してn-型半導体層2まで達する。すなわち第1トレンチ71は両側壁がチャネル層4と接する。第2トレンチ72は最外部のトレンチ7oであり一方の側壁がチャネル層4と接し、他方の側壁がガードリング25と接する。ダミー酸化をしてトレンチ7内壁とチャネル層4表面に酸化膜図示せずを形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とCVD酸化膜をエッチングにより除去する。更に、全面を酸化してトレンチ7内壁にゲート酸化膜11を駆動電圧に応じて例えば厚み約300Å~700Åに形成する。その後、不純物を含むポリシリコン層を全面に堆積する。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入してもよい。引き続き周辺領域22において基板SB表面に所望の形状のポリシリコン層が残存するようなマスクを設けてドライエッチングを行う。これにより、トレンチ7に埋設されたゲート電極13が形成される。同時にゲート電極13を基板SB表面に引き出し、周辺領域22の基板SB表面に延在する導電層13cが形成される。導電層13cはこの断面において、これまでの工程において周辺領域22に形成された残存したCVD酸化膜やゲート酸化膜11等の絶縁膜30の上に形成される。また必要に応じて保護ダイオード不図示を構成するポリシリコン層が形成される。図3Aを参照して、ボディ領域となる部分を露出したレジスト膜によるマスクM11を設けて、選択的にp型不純物例えばボロンBを例えばドーズ量2.0×1015/cm2でイオン注入する。図3Bを参照してソース領域となる部分を露出した新たなレジスト膜によるマスクM12を設けて、選択的にn型不純物例えばヒ素Asを例えばドーズ量5.0×1015/cm2程度でイオン注入する。このときのマスクM12の開口部すなわちソース領域が形成される領域は、第2トレンチ72より内側のみに設けられる。つまり全てのトレンチについてこれに隣接する領域が開口されている従来のマスクと異なり、本実施形態のマスクM12では第2トレンチ72からガードリング25までの領域には、ソース領域形成のための開口部は設けられていない。尚、ソース領域を形成するためのイオン注入工程はボディ領域を形成するためのイオン注入工程より先に行ってもよい。図4Aを参照して、マスクM12を除去し、全面にNSG又はPSG不図示及びBPSGBoronPhosphorusSilicateGlass層の絶縁膜16’をCVD法により堆積する。この時の熱処理により、ボディ領域とソース領域のそれぞれの形成領域に注入したp型不純物およびn型不純物を拡散し、ボディ領域14とソース領域15を形成する。ガードリング25に隣接する第2トレンチ72の一方ここでは右側の側壁にはソース領域15及びボディ領域14が形成されず、ガードリング25とこれらの領域とが重畳することを回避できる。これによりトレンチ8に囲まれた領域がトランジスタセルCとなり多数のMOSFETのトランジスタセルCが配置された素子領域21が形成される。図4Bを参照して、レジスト膜によるマスク不図示を設けて絶縁膜16’をエッチングし、ゲート電極13上を覆う層間絶縁膜16を形成するとともにソース領域15の一部とボディ領域14が露出するコンタクトホールCHを形成する。その後アルミニウム等をスパッタ装置で全面に付着して、所望の形状にパターンニングし、素子領域21全面を覆い、ソース領域15およびボディ領域14にコンタクトするソース電極17を形成する。ソース電極17は素子領域21の端部付近においてガードリング25の一部、および第2トレンチ72上を覆う。更に、n型シリコン半導体基板1の裏面に金属蒸着などによりドレイン電極を形成し、図1に示す最終構造を得る。本発明のMOSFETは、複数のトレンチ7のうち少なくとも最外部のトレンチ7oは少なくとも一の側壁がガードリング25と接し、当該一の側壁にはソース領域15を配置しないものである。これにより、そのトレンチ7o側壁部分においてはトランジスタ動作を行わず、ガードリング25と接した場合でも不安定な動作を回避できる。従って、最外部のトレンチ7oは上記の構成に限らない。図5は、本発明の第2の実施形態を示す図であり、図1Aのa-a線の断面に相当する図である。図5Aの如く、最外部のトレンチ7oは、両側壁がガードリング25と接しても良い。すなわち、第2トレンチ72の外側に最外部のトレンチ7oとなる第3トレンチ73が設けられてもよい。ガードリング25は第2トレンチ72まで達しており、第3トレンチ73はガードリング25の外周端と内周端の間に位置し、すなわち第3トレンチ73は両側壁がガードリング25と接している。この場合、第3トレンチ73の両側壁にソース領域15は配置されない。当該第3トレンチ73内も絶縁膜ゲート絶縁膜11で覆われポリシリコン層ゲート電極13が埋設されるが、ソース領域15は両側壁に配置されないためトランジスタ動作は行わない。つまり素子領域21の内側から、両側壁に沿ってトランジスタセルCが配置される第1トレンチ71片側の側壁のみに沿ってトランジスタセルCが配置される第2トレンチ72、そして両側壁ともにトランジスタセルCが配置されない第3トレンチ73が形成される。またソース電極17は当該第3トレンチ73上も覆っている。またトランジスタ動作を行わない第3トレンチ73は、複数設けられてもよい。側壁にソース領域15が形成されない第3トレンチ73を設けることにより、ガードリング25を更に深く幅を広く形成することができる。この場合、ソース領域15を形成するマスクは、第3トレンチ73の両側壁と第2トレンチ72の一方の側壁が覆われたマスクを用いる。また、図5Bの如く、ガードリング25の端部はトレンチ7の間に位置してもよい。この場合、ガードリング25の端部とは接しないが近接するトレンチ7は、その両側壁にソース領域15が設けられてトランジスタ動作を行う第1トレンチ71となってもよいし、ガードリング25と近接しない側の側壁にのみソース領域15が設けられて片側のみトランジスタ動作を行う第2トレンチ72となってもよい。つまり破線のソース領域15は、形成の有無が任意であることを示す。ガードリング25端部から直近のソース領域15までの距離が十分確保できれば第1トレンチ71とし、距離が不足する場合は第2トレンチ72とすればよい。尚、ここではガードリング25内の第3トレンチ73は複数の場合を示しているが1つであってもよい。ソース領域15を設けなければその領域側壁でトランジスタ動作を行なわず、ガードリング25が接することによる不安定動作を回避できる。つまり、チャネル層4、トレンチ7及びボディ領域14を形成するマスクは従前のマスクを使用し、これらがガードリング25と接して又は重畳して形成されても問題はない。ソース領域15形成のマスクM22のみパターンを変更することで、マスクパターンの変更は最小限ですむ。尚、本発明は、トランジスタ動作を行わせない領域へのチャネル層4およびボディ領域14の形成を排除するものではない。このように、ソース領域15の配置はソース領域15形成のマスクのパターンで選択できる。つまり、耐圧の異なるMOSFETを製造する場合において素子領域21のパターンはガードリング25の拡散幅に応じて、ソース領域15を形成するマスクのマスク変更のみで対応できる。以下、図6から図8を参照して本実施形態の製造方法について説明する。図6は、異なる耐圧のMOSFETを示す断面図であり、図6Aが例えば第1の実施形態図1Bの100V~150Vの耐圧のMOSFET以下低耐圧MOSFET51であり、図6Bが例えば第2の実施形態図5Aの200V~250Vの耐圧のMOSFET以下高耐圧MOSFET52である。これは以降の図7及び図8についても同様である。これらを比較すると、図6Bの高耐圧MOSFET52では耐圧が高いため、図6Aの低耐圧MOSFET51よりガードリング25が深く形成され、横拡散も大きい。従って素子領域21のソース領域15のパターン形成領域のみ変更することで、2つの耐圧のMOSFETの製造工程において、ソース領域15形成以外のマスクを共通化できる。尚、ボディ領域14およびチャネル層4形成のマスクをガードリング25の形成領域に合わせてそれぞれ変更してもよいが、ソース領域15のマスクのみ変更することでマスクのパターン変更の枚数を最小限にできる。図7および図8は主にソース領域およびボディ領域を形成する工程について示しており、これ以外の製造工程は第1の実施形態と同様である。また低耐圧のMOSFET51図7Aと高耐圧MOSFET52図7Bを並べて記載しているが図8も同様、マスク共通化が可能となることを説明するためのものであり、これらが同時に製造されるということではない。図7を参照して、ガードリングの形成領域が露出した酸化膜をマスクとして、p型不純物をそれぞれの耐圧に応じた条件でイオン注入する。次に、図示しないマスクを設けてp型不純物をイオン注入、及び拡散し、チャネル層4を形成する。以降は第1の実施形態と同様の工程を行い、トレンチ7第1トレンチ71、第2トレンチ72、第3トレンチ73、ゲート絶縁膜11およびゲート電極13導電層13cを形成する。その後、ボディ領域の形成領域が露出したマスクM21を設けてp型不純物をイオン注入する。このようにチャネル層4、トレンチ7およびボディ領域14を形成するマスクは、共用できる。図8を参照して、ソース領域の形成領域が露出した新たなマスクM22a,M22bを設けてn型不純物をイオン注入する。この時、低耐圧MOSFET51と高耐圧MOSFET52はソース領域15の形成領域が異なるため別のマスクM22a,M22bを用いる。このように、本発明では耐圧の異なるMOSFETに対して少ないマスク変更本実施形態ではソース形成用のマスク変更のみで可能にした。従って、複数の耐圧に対応したシリーズ化したMOSFETの製造方法であっても、マスク変更を削減し、製造コストを低減することができる。以上、本発明の実施の形態ではnチャネル型MOSFETを例に説明したが、導電型を逆にしたpチャネル型MOSFETに関しても同様に実施でき、同様の効果が得られる。また、MOSFETに限らず、MOSFETのn型シリコン半導体基板1の下にp型半導体層を配置したIGBTInsulatedGateBipolarTransistor等の絶縁ゲート型半導体素子であっても同様に実施でき、同様の効果が得られる。"