"表面側に機能素子と配線層が形成され、且つ配線層の下層にエッチング停止層を有するシリコン基板の表面側に支持基板を取着する工程と、前記支持基板に取着された前記シリコン基板の裏面側を研削して該シリコン基板の厚みを減少させる工程と、前記厚みが減少された前記基板の裏面側に、前記配線層の一部とコンタクトする貫通電極形成のためのビアホール用の開口と、該開口よりも径の小さいダミーホール用の開口とを有するマスクを形成する工程と、前記基板の裏面側から前記マスクの開口に露出した部分をエッチングすることにより、前記配線層の一部に達するビアホールを形成すると共に、前記基板の途中までダミーホールを形成する工程と、前記ビアホールの側面に絶縁膜を形成する工程と、前記絶縁膜が形成された前記ビアホール内に配線材料を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記ビアホール及び前記ダミーホールを形成する工程として、反応ガスを用いた反応性イオンエッチング法で前記シリコン基板をビアホール部分で前記エッチング停止層に達するまで選択エッチングした後、前記反応ガスを変えて前記エッチング停止層を選択エッチングすることを特徴とする請求項1記載の半導体装置の製造方法。前記エッチング停止層は、前記基板の表面部に設けたシリコン酸化膜からなるゲート絶縁膜であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記ダミーホールは、前記基板貫通のためのビアホールの開口径の1/2以下の開口径を有することを特徴とする請求項1~3の何れかに記載の半導体装置の製造方法。表面側に機能素子と配線層が形成され、且つ配線層の一部に対向する表面領域にIII族元素のイオン注入領域が形成されたシリコン基板の表面側に支持基板を取着する工程と、前記支持基板に取着された前記シリコン基板の裏面側を研削して該シリコン基板の厚みを減少させる工程と、前記厚みが減少された前記シリコン基板を、前記イオン注入領域の一部を含む領域で該基板の裏面側から選択エッチングすることにより、前記配線層の一部とコンタクトする貫通電極形成のためのビアホールを形成する工程と、前記ビアホールの側面に絶縁膜を形成する工程と、前記絶縁膜が形成された前記ビアホール内に配線材料を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記イオン注入層を形成するためのイオンとしてBを用いたことを特徴とする請求項5記載の半導体装置の製造方法。表面の少なくとも一部にエッチング停止層が形成されたシリコン基板の表面側に支持基板を取着する工程と、前記シリコン基板を裏面側から選択エッチングして、前記エッチング停止層に達する第1のホール、及びホールの開口よりも径が小さく前記エッチング停止層に達しない第2のホールを形成する工程と、を含むことを特徴とする半導体装置の製造方法。表面の少なくとも一部にIII族元素のイオン注入層が形成され、該イオン注入層上にエッチング停止層が形成されたシリコン基板の表面側に支持基板を取着する工程と、前記シリコン基板を裏面側から選択エッチングして、前記エッチング停止層に達するホールを形成する工程と、を含むことを特徴とする半導体装置の製造方法。発明が実施しようとする課題は、シリコン基板を貫通するビアホールの形成時におけるノッチの発生を抑制することができ、製造歩留まりの向上に寄与し得る半導体装置の製造方法を提供することである。実施形態によれば、シリコン基板貫通電極を有する半導体装置の製造方法であって、表面側に機能素子と配線層が形成され、且つ配線層の下層にエッチング停止層を有するシリコン基板の表面側に支持基板を取着する工程と、前記支持基板に取着された前記シリコン基板の裏面側を研削して該シリコン基板の厚みを減少させる工程と、前記厚みが減少された前記基板の裏面側に、前記配線層の一部とコンタクトする貫通電極形成のためのビアホール用の開口と、該開口よりも径の小さいダミーホール用の開口とを有するマスクを形成する工程と、前記基板の裏面側から前記マスクの開口に露出した部分をエッチングすることにより、前記配線層の一部に達するビアホールを形成すると共に、前記基板の途中までダミーホールを形成する工程と、前記ビアホールの側面に絶縁膜を形成する工程と、前記絶縁膜が形成された前記ビアホール内に配線材料を形成する工程と、を含むことを特徴とする。以下、実施の形態について、図面を参照して説明する。第1の実施形態図1~図7は、第1の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図2~図5では、配線層の途中から上層を省略して示している。まず、図1に示すように、表面側にMOSFET等からなる機能素子と配線層が形成されたシリコン基板10を用い、基板10の表面側を接着剤20によりガラス等の支持基板30に接着する。ここで、図中の11は素子分離のためのSTIshallowTrenchIsolation領域、12は熱酸化膜等からなるゲート絶縁膜、13はポリSi等からなるゲート電極、14a,14b,14cはシリコン酸化膜等からなる層間絶縁膜、15a,15b,15cはCuやAl等からなる配線層、16はTEOS等の保護絶縁膜、17はSiNからなる中間絶縁膜、18はポリイミド等の平坦化用絶縁膜、19は表面バンプ、80は接続電極を示している。STI領域11はCVD酸化膜等からなるものである。ゲート電極13は、基板10上にゲート絶縁膜12を介して形成されている。そして、ゲート電極13を挟んで基板10の表面部にソース/ドレイン領域図示せずを形成することによりMOSFETが構成されている。第1配線層15aは第1層間絶縁膜14a上に形成され、基板10内のソース/ドレイン領域に接続されている。そして、ビアホールを形成すべき領域に位置する配線層15aが接続電極80として機能するようになっている。第2配線層15bは第2層間絶縁膜14b上に形成され、第1配線層15aと接続されている。第3配線層15cは第3層間絶縁膜14c上に形成され、第2配線層15bと接続されている。第3配線層15c及び第3層間絶縁膜14c上には絶縁膜16,17,18が形成されている。そして、絶縁膜16,17,18にコンタクト穴が設けられ、このコンタクト穴を埋め込むようにCu等からなる表面バンプ19が設けられている。なお、図には示さないが、配線層15a,15b,15cは、TiN等のバリア層を介して設けるようにしても良い。また、基板10の表面側に形成する機能素子は、CMOSセンサやCCDセンサ等の固体撮像素子を形成したものであっても良いし、半導体メモリを形成したものであっても良い。固体撮像素子の場合、表面バンプを利用することにより基板の裏面側から配線接続することができる。半導体メモリの場合は、ビアホールに形成する基板貫通電極を利用することにより、複数のメモリを積層して記憶容量の増大をはかることができる。このように、基板表面側に形成する機能素子は何ら限定されるものではなく、各種の素子を用いることができる。さらに、基板表面側の機能素子及び配線層の製造工程も何ら限定されるものではない。次に、図2に示すように、シリコン基板10の裏面側を研削して厚さ数十μmまで薄くする。具体的には、基板10の裏面をグラインダー等で研削した後に、仕上げのためにCMPで研磨すればよい。次に、図3に示すように、基板10の裏面側にRIEのマスクを形成する。具体的には、基板10の裏面側にレジスト41を形成した後、リソグラフィ技術により、ビアホール用の開口及び該開口よりも径の小さいダミーホール用の開口を設ける。ビアホール用の開口は、接続電極80に対応する位置に設ける。このレジスト41を用いて、RIEにより基板10を選択エッチングすることにより、ビアホール42とダミーホール43を形成する。このとき、ビアホール部分でゲート絶縁膜12又は層間絶縁膜14aが完全に露出するまでオーバーエッチングする。これは、ビアホール42を複数個設けるため、ばらつきを考慮してオーバーエッチングが必要となるためである。一方、ダミーホール43は開口径が小さいのでエッチング速度が遅く、ビアホール42の部分でオーバーエッチングを行ってもエッチング深さは基板10の途中までとなる。RIEに用いる反応ガスとしては、ゲート絶縁膜12及び層間絶縁膜14aのシリコン酸化膜に対してSiの十分な選択比を得るためにSF6,O2,HBr等の混合ガスを用いればよい。ここで、ビアホール形成のためのRIEによる問題点を図8a~cを参照して説明する。先の反応ガスを用いたエッチングでは、図8aに示すように、Siが異方的にエッチングされる。このとき、SiのエッチングによりSiF4やSiBr4等が生成され、これら及びその酸化物がエッチング側壁に付着することになる。即ち、エッチングの進行と同時にビアホール42の側壁に前述の付着物による保護膜51が形成されることになる。これにより、ビアホール42の側壁がラジカルによってエッチングされることがなくなり、エッチングが深さ方向のみに進むことになる。エッチングが進行して、図8bに示すようにシリコン酸化膜からなるゲート絶縁膜12又は層間絶縁膜14aに達すると、Siの消費がなくなるためにSiF4やSiBr4等は生成されない。この状態で更にオーバーエッチングを続けると、図8cに図8bの拡大図を示すように、側壁の保護膜51が形成されなくなることから、ラジカルによるビアホール底部の横方向のエッチングが進行し、ビアホール42の底部にノッチ52が発生する。このようなノッチ52が生じると、後述する側壁保護のためのCVD酸化膜44やCuシード層46のカバーレッジが悪くなり、十分な絶縁性が確保できなかったり、メッキが不十分になったりする。また、ノッチ52の部分に膜が形成されずに、いわゆるすが発生することもある。これに対し本実施形態では、ビアホール部分をオーバーエッチングしている間に、ダミーホール部分ではSiのエッチングが進行するため、ハロゲン系ガスとSiとの反応生成物であるSiF4やSiBr4等及びその酸化物が生成され、これがビアホール部分の側壁にも付着することになる。従って、ビアホール42がゲート絶縁膜12又は層間絶縁膜14aに達した後にエッチングを続けても、ビアホール42の側壁をラジカルから保護することができ、ノッチ52の発生を抑制することができる。Siのエッチングにおいては、穴径が小さくなるにつれてアスペクト比が大きくなるにつれてエッチレートが低減する、いわゆるμローディング効果があるため、ダミーホール43は本来のビアホール42よりも穴の開口径が小さく設けられているためエッチレートが低い。前記図3のように、ビアホール42もダミーホール43も加工は同時に行われるため、本来のビアホール42がゲート絶縁膜12又は層間絶縁膜14aに到達しても、穴径の小さなダミーホール43は、シリコン基板10を貫通することは無くハロゲン系ガスとシリコンとの反応生成物を供給し続ける。これにより、本来のビアホール42へもハロゲン系ガスとシリコンとの反応生成物が供給されるため、本来のビアホール42の底部の側壁は保護され、過剰なオーバーエッチングに対してもノッチの発生が低減される。図9は、ビアホール42の径とエッチング深さとの関係を示す特性図である。SF6,O2,HBr等の混合ガスを用いたRIEで一定時間エッチングしたときに、径の異なる複数のビアホールの深さがどのように変化しているかを示している。図9から分かるように、ビアホール42の径が大きくなるに伴いエッチング深さが大きくなっている。ビアホール42のオーバーエッチングでもダミーホール43がゲート絶縁膜12及び層間絶縁膜14aに達しない条件としては、例えば次のように計算すればよい。ビアホール42としてφ10μm、深さ40μm貫通を想定し、このビアホール42でオーバーエッチング20とすると、ビアホール42として408=48μm分をエッチングする時にダミーホール43は深さ40μmSi厚さのバラツキ含めると36μm以下の深さであればよい。このときのダミーホール43に関するエッチングレートは、36/48=3/4以下となる。また、ダミーホール43から供給される生成物の量がエッチングされる体積で決まると仮定すると、本来のビアホール42の単位時間当たりのエッチング体積の1/10程度の体積がダミーホール43においてエッチングされれば、ノッチ抑制に効果があるといえる。従って、ビアホール42が複数個あってもビアホール42と同じ数のダミーホール43を形成する必要はなく、ダミーホール43は1つ又はビアホール42よりも少ない個数で十分である。以上の点を踏まえると、図9から、φ10μmをビアホール42の狙い寸法に選べば、ダミーホール43の径としてφ4μm以下が望ましいことになる。但し、上記の条件は十分すぎるほどの余裕を見たものであり、実際にはダミーホールの径としてφ5μm以下が望ましいことになる。即ち、ダミーホール43の径をビアホールの径の1/2以下にすればよい。次に、図4に示すように、ビアホール部分の底部に露出したゲート絶縁膜12及び層間絶縁膜14aをエッチングする。このエッチングは、RIEのための反応ガスを変更すればよい。即ち、シリコン酸化膜のエッチングに際してSiに対して十分な選択比が得られる、CF4やCHF3等を用いればよい。次に、図5に示すように、レジスト41を除去し、CVDによりシリコン酸化膜を形成した後に、エッチバックすることにより、ホール側面に酸化膜44を残す。このとき、基板10の裏面にも酸化膜44が残ることになる。即ち、CVDで酸化膜を2.5μm堆積したときに、ビアホール42の底部では1μm程度となり、底部の酸化膜を除去するためのエッチバックを行うと、ホール側面と共に基板10の裏面に酸化膜44が残ることになる。次に、図6に示すように、基板10の裏面側にスパッタによりTiN等のバリア層46、Cuシード層47を形成する。続いて、基板10の裏面側にマスクとしてのレジスト45を形成した後に、リソグラフィによりビアホール42を内包する開口を設ける。そして、メッキによりCuを形成することにより、基板貫通電極48を形成する。次に、図7に示すように、レジスト45を除去した後にバリア層46及びCuシード層47を除去することにより、半導体装置が完成することになる。このように本実施形態によれば、シリコン基板10を貫通するビアホール42と共に基板10を貫通しないダミーホール43を設けることにより、ビアホール42の形成時におけるノッチ52の発生を抑制することができ、製造歩留まりの向上をはかることができる。また、ビアホール形成用のマスクにダミーホール形成用の開口を形成しておくだけでよいので、ダミーホール43を形成するために工程が増えることもない。第2の実施形態図10~図14は、第2の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図11,12では、配線層の途中から上層を省略して示している。また、図1~図7と同一部分には同一符号を付して、その詳しい説明は省略する。本実施形態が先に説明した第1の実施形態と異なる点は、ダミーホールを形成する代わりに、ビアホールの底部に位置する部分にBのイオン注入層を形成しておくことにある。図10は、表面側にMOSFET等からなる機能素子と配線層が形成されたシリコン基板10の表面側を、接着剤20により支持基板30に接着した状態である。第1の実施形態の図1と異なる点は、ビアホール部分の接続電極の下層にBのイオン注入層61が形成されている点である。ここで、Bのイオン注入層61は、例えば図14a~dに示す工程により作製される。まず、図14aに示すように、シリコン基板10の表面上に素子分離領域の開口を有するレジスト71を形成する。このとき、通常の素子分離とは別に、基板貫通ビアホールを形成すべき領域にも開口を形成する。次いで、図14bに示すように、レジスト71をマスクにRIEで基板10の表面側を選択エッチングすることにより素子分離用溝72を形成する。次いで、レジスト71を一旦除去した後に、図14cに示すように、ビアホールを形成すべき領域上に開口を有するレジスト73を形成する。実際には、ビアホール形成時の位置ずれ等を考慮して、レジスト73の開口径をビアホールの径よりも少し大きく設定する。この状態で、Bをイオン注入することにより、ビアホールを形成すべき領域にイオン注入領域61を形成する。このイオン注入領域61は、後述するRIE工程において、イオン注入されていないSi基板領域よりもエッチングレートが遅くなる。次いで、レジスト73を除去した後に、図14dに示すように、CVD酸化膜74を堆積することにより、素子分離用溝72を酸化膜74で埋め込む。そして、表面をエッチバックすることにより、酸化膜74を素子分離用溝72内のみに残す。これにより、STI領域11が形成されることになる。前記図10の構造は、このような基板を用いてMOSFETの形成、各種配線層の形成、表面バンプの形成を行った後に、基板10の表面側を接着剤20により支持基板30に接着したものである。次に、図11に示すように、第1の実施形態と同様に、基板10の裏面を研削して薄くした後に、基板10の裏面にビアホール用の開口を有するレジスト41を形成する。続いて、レジスト41をマスクとしてRIEで基板10をゲート絶縁膜12又は層間絶縁膜14aに達するまで選択エッチングすることにより、ビアホール42を形成する。ここで、ビアホール42は複数個設けるため、ばらつきを考慮してオーバーエッチングが必要となる。また、RIEに用いる反応ガスとしては、先の実施形態と同様にSF6,O2,HBr等の混合ガスを用いればよい。従来方法では、ビアホール42のオーバーエッチング時にノッチが発生したが、本実施形態ではイオン注入層61を設けたことにより、このノッチの発生を抑制することができる。即ち、ビアホール42の底部はイオン注入層61となっているため、エッチングがイオン注入層61に達するとエッチング速度が遅くなる。ビアホール底部でエッチング速度が遅くなるので、仮に側壁保護膜が形成されない状態であっても、ラジカルによる横方向のエッチングも極めて少ない。このため、ビアホール底部におけるノッチの発生を抑制することができる。次に、図12に示すように、ビアホール部分の底部に露出したゲート絶縁膜12及び層間絶縁膜14aを選択エッチングする。このエッチングは、RIEの反応ガスCF4やCHF3等に変更すればよい。次に、図13に示すように、レジスト41を除去した後、第1の実施形態と同様に、ビア絶縁のために酸化膜44を形成し、更にバリア層46、Cuシード層47を形成する。続いて、メッキによりCuを形成することにより、基板貫通電極48を形成する。これにより、半導体装置が完成することになる。このように本実施形態によれば、基板裏面側から開けるビアホール部分の底部にBのイオン注入層61を形成しておくことにより、ビアホール42を形成した際のノッチの発生を抑制することができる。このため、先の第1の実施形態と同様に、製造歩留まりの向上及び信頼性の向上をはかることができる。また、第2の実施形態における特徴であるイオン注入層を設けることに加え、第1の実施形態と同様にダミーホールを形成することにより、ノッチの発生を更に抑制することも可能となる。変形例なお、本発明は上述した各実施形態に限定されるものではない。シリコン基板に形成する機能素子は固体撮像素子や半導体メモリに限るものではなく、ロジック素子であっても良い。この場合、異なる機能素子を搭載したシリコン基板を積層して一体化することにより、小さい面積でロジックシステムを構成することも可能となる。その他にも、基板を貫通するビアホールを必要とするものに適用可能である。また、実施形態ではバルク基板を用いた例を説明したが、これに限らずSOI基板を用いたMEMSMicroElectroMechanicalSystemの製造に適用することも可能である。SOI基板でMEMSを作製する場合、SOI基板の基部にビアホールを形成する工程が必要となり、このときにノッチが発生する場合がある。このような場合も先の実施形態に説明したようなダミーホールやイオン注入層を形成しておくことにより、ノッチの発生を抑制することが可能となる。第2の実施形態ではイオン注入層としてBを注入したが、注入イオンは必ずしもBに限るものではなく、イオン注入していないSiに対してエッチング速度が遅くなるものであればよい。具体的には、Bの他にIn等のIII族元素であれば用いることが可能である。シリコン基板をエッチングする際のガスはSF6,O2,HBr等の混合ガスに限るものではなく、例えばNF3,Cl2等や添加ガスとして形状制御のためCF4,CHF3等を混合したような条件が考えられる。さらに、エッチングストップ層をエッチングする際のガスはCF4やCHF3に限るものではなく、例えばC4F8やC4F6等を用いることができ、更にこれらに添加ガスとしてCH3F,He,Ar等を混合したような条件が考えられる。本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"