"第1ゲートを有し前記第1ゲートからの信号でオンオフが制御される第1素子部と、第2ゲートを有し前記第2ゲートからの信号でオンオフが制御される第2素子部と、を有する半導体素子と、前記第1ゲート及び前記第2ゲートに接続され、前記半導体素子をターンオンするときは前記第1素子部と前記第2素子部を同時にターンオンし、前記半導体素子をターンオフするときは前記第2素子部を前記第1素子部よりも遅延してターンオフするように前記第1ゲートと前記第2ゲートに信号を伝送する信号伝送手段と、を備えたことを特徴とする半導体装置。前記第2素子部は前記第1素子部よりも大面積であることを特徴とする請求項1に記載の半導体装置。前記第2素子部は前記第1素子部を囲むように形成されたことを特徴とする請求項1又は2に記載の半導体装置。前記第2素子部は前記第1素子部よりも高速でスイッチングするように構成されたことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。前記半導体素子はコレクタ層からドリフト層にキャリアを注入する伝導度変調型の半導体素子であり、前記第1素子部に形成された第1コレクタ層と、前記第2素子部に形成された第2コレクタ層と、を備え、前記第2コレクタ層の不純物濃度は前記第1コレクタ層の不純物濃度より低いことを特徴とする請求項4に記載の半導体装置。前記第2素子部には、前記第1素子部よりも高密度でキャリアのライフタイムキラーが形成されたことを特徴とする請求項4に記載の半導体装置。前記半導体素子に形成されたセンスパッドを備えたことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。それぞれ個別にゲートが形成された複数の素子部を有する半導体素子と、前記半導体素子のすべてのゲートに接続され、前記半導体素子をターンオンするときは前記複数の素子部のすべてを同時にターンオンし、前記半導体素子をターンオフするときは前記複数の素子部を順次ターンオフする信号伝送手段と、を備えたことを特徴とする半導体装置。前記半導体素子はワイドバンドギャップ半導体によって形成されたことを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイアモンドであることを特徴とする請求項9に記載の半導体装置。第1ゲートからの信号でオンオフが制御される第1素子部と、第2ゲートからの信号でオンオフが制御され、前記第1素子部に対して遅延して動作するように構成された第2素子部と、を備えたことを特徴とする半導体素子。前記半導体素子はワイドバンドギャップ半導体によって形成されたことを特徴とする請求項11に記載の半導体素子。前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイアモンドであることを特徴とする請求項12に記載の半導体素子。半導体素子がスイッチングするとスイッチング損失が生じる。スイッチング損失を低減するためには、ターンオン損失とターンオフ損失を低減する必要がある。しかしながら、ターンオン損失とターンオフ損失はトレードオフの関係にあるため、スイッチング損失を低減できない。本発明は、上述のような課題を解決するためになされたもので、スイッチング損失を低減できる半導体装置及び半導体素子を提供することを目的とする。本発明に係る半導体装置は、第1ゲートを有し該第1ゲートからの信号でオンオフが制御される第1素子部と、第2ゲートを有し該第2ゲートからの信号でオンオフが制御される第2素子部と、を有する半導体素子と、該第1ゲート及び該第2ゲートに接続され、該半導体素子をターンオンするときは該第1素子部と該第2素子部を同時にターンオンし、該半導体素子をターンオフするときは該第2素子部を該第1素子部よりも遅延してターンオフするように該第1ゲートと該第2ゲートに信号を伝送する信号伝送手段と、を備えたことを特徴とする。本発明に係る半導体装置は、それぞれ個別にゲートが形成された複数の素子部を有する半導体素子と、該半導体素子のすべてのゲートに接続され、該半導体素子をターンオンするときは該複数の素子部のすべてを同時にターンオンし、該半導体素子をターンオフするときは該複数の素子部を順次ターンオフする信号伝送手段と、を備えたことを特徴とする。本発明に係る半導体素子は、第1ゲートからの信号でオンオフが制御される第1素子部と、第2ゲートからの信号でオンオフが制御され、該第1素子部に対して遅延して動作するように構成された第2素子部と、を備えたことを特徴とする。本発明によれば、複数の素子部を順次ターンオフするため、半導体装置のスイッチング損失を低減できる。実施の形態1.図1は、本発明の実施の形態1に係る半導体装置を示す回路図である。本発明の実施の形態1に係る半導体装置は、第1素子部10と第2素子部12を備えている。第1素子部10と第2素子部12で1つの半導体素子を形成している。第1素子部10のゲート第1ゲートと称すると第2素子部12のゲート第2ゲートと称するは、信号伝送手段14に接続されている。信号伝送手段14は、第1ゲートと第2ゲートに個別に信号を供給する部分である。信号伝送手段14は駆動信号DriveSignalを受けるIC16を備えている。IC16は駆動信号に応じて出力1と出力2から信号を出力する。出力1からの信号は、スイッチQ1とQ2をオンさせて、第1素子部10と第2素子部12をターンオンする。出力2からの信号は、スイッチQ3とQ4をオンさせて、第1素子部10と第2素子部12をターンオフする。図2は、本発明の実施の形態1に係る半導体装置の半導体素子を示す図である。第1素子部10と第2素子部12が1チップに形成されて1つの半導体素子20となっている。第1素子部10と第2素子部12の素子面積は等しい。第1素子部10は、第1ゲートG1からの信号でオンオフが制御される。第2素子部12は、第2ゲートG2からの信号でオンオフが制御される。すなわち、第1素子部10と第2素子部12は、異なる信号で制御される。図3は、図2の破線部における断面図である。ゲートなどの最表面の構造は簡略化している。半導体素子20はIGBTで形成されている。半導体素子20は、n-層ドリフト層30を備えている。n-層30の表面にはベース層32とチャネル層34がこの順に形成されている。第1素子部10にはベース層32とチャネル層34を貫くようにゲート36aが形成されている。ポリシリコンゲート36aは第1ゲートG1と接続されている。第2素子部12にはベース層32とチャネル層34を貫くようにポリシリコンゲート36bが形成されている。ポリシリコンゲート36bは第2ゲートG2に接続されている。n-層30の裏面にはバッファ層38とコレクタ層40がこの順に形成されている。次に、本発明の実施の形態1に係る半導体装置の動作について説明する。図4は、本発明の実施の形態1に係る半導体装置の動作を示すタイミングチャートである。時刻t1は、半導体素子20をターンオンする時刻である。時刻t1では、外部からIC16へ駆動信号DSが伝送される。IC16は出力1から信号を出して第1ゲートG1と第2ゲートG2の信号を同時にHIGHとする。これにより第1素子部10と第2素子部12を同時にターンオンする。時刻t2は第1素子部10をターンオフする時刻である。時刻t2では、外部からIC16への駆動信号DSが遮断される。そして、IC16の出力2が信号を出して第1ゲートG1の信号をLOWとする。これにより第1素子部10がターンオフする。時刻t2から時刻t3までは、出力1と出力2の両方から信号が出力される期間である。この期間は、出力2からの信号が遅延回路DLY2により遅延されスイッチQ4はオフ状態となる。従ってこの期間中、第2素子部12はオン状態を維持する。時刻t3は第2素子部12をターンオフする時刻である。時刻t3では、出力1からの信号が遮断される。そして、出力2からの信号が第2素子部12をターンオフする。時刻t3にて第1素子部10と第2素子部12がともにターンオフされ、半導体素子20のターンオフを完了する。このように、半導体素子20をターンオンするときは第1素子部10と第2素子部12を同時にターンオンする。一方、半導体素子20をターンオフするときは第2素子部12を第1素子部10よりも遅延してターンオフする。本発明の実施の形態1に係る半導体装置は、ターンオン時及びターンオフ時のスイッチング損失を低減したものである。まず、ターンオン時のスイッチング損失ターンオン損失と称するについて説明する。図5は、ターンオン損失を示す図である。図5において、2P同時ターンオンとは、第1素子部10と第2素子部12を同時にターンオンすることである。2P時差ターンオンとは第1素子部10と第2素子部12の何れか一方を他方に対して遅延させてターンオンするものである。図5から、ターンオン損失を低減できるのは、2P同時ターンオンの場合であることが分かる。すなわち、大面積の素子部で半導体素子をターンオンするとターンオン損失を低減できる。本発明の実施の形態1に係る半導体装置によれば、第1素子部10と第2素子部12を同時にターンオンするので、ターンオン損失を低減できる。次いで、ターンオフ時のスイッチング損失ターンオフ損失と称するについて説明する。図6は、ターンオフ損失を示す図である。図6において、2P同時ターンオフとは、第1素子部10と第2素子部12を同時にターンオフすることである。2P時差ターンオフとは第2素子部12を第1素子部10よりも遅延させてターンオフするものである。図6から、ターンオフ損失を低減できるのは、2P時差ターンオフの場合であることが分かる。2P時差ターンオフは、実質的には第2素子部12のみでターンオフ動作することとなり、第1第2素子部両方でターンオフするときよりは素子面積は小面積となる。つまり、ターンオフ時の素子部の面積を小さくするほど、ターンオフ損失を低減できる。本発明の実施の形態1に係る半導体装置によれば、第2素子部12を第1素子部10よりも遅延してターンオフするので、ターンオフ損失を低減できる。図7は、ターンオフ損失と素子部の面積の関係を示す図である。素子A、素子B、及び素子Cの3つの素子を用いてターンオフ損失を測定した。素子Aの面積を100とすると、素子Bの面積は66.7であり、素子Cの面積は33.3である。図7から、素子面積が小さい程、ターンオフ損失EOFFを低減できることが分かる。この結果からも、素子面積の小さい半導体素子ほどターンオフ損失を低減できることが分かる。本発明の実施の形態1に係る半導体装置によれば、ターンオン損失とターンオフ損失の双方を低減できるので、半導体装置のスイッチング損失を低減できる。本発明の実施の形態1に係る半導体装置は、様々な変形が可能である。半導体素子20は第1素子部10と第2素子部12の2つの素子部に分割したが、これをそれぞれが個別にゲートが形成された3以上の複数の素子部に分割してもよい。この場合、半導体素子をターンオンするときはすべての素子部を同時にターンオンし、半導体素子をターンオフするときは各素子部を順次ターンオフする。図8は、本発明の実施の形態1に係る半導体装置の変形例を示す図である。図8には第1素子部10にセンスパッド10aが形成された半導体素子60が示されている。センスパッド10aを設けることにより、半導体素子のターンオン時の短絡有無を検査し、過電流保護などができる。実施の形態2.図9は、本発明の実施の形態2に係る半導体装置の半導体素子を示す図である。半導体素子70は第1素子部72と第2素子部74を有している。第2素子部74は第1素子部72よりも大面積となるように形成されている。半導体装置のうち図9に示さない部分、及び半導体装置の動作については実施の形態1と同様である。実施の形態1に係る半導体素子では、ターンオフ時に第2素子部の電流密度が上昇し第2素子部が劣化することがあった。ところが、本発明の実施の形態2に係る半導体素子によれば、第2素子部74が比較的大面積となっているためターンオフ時の電流密度を低減できる。よって第2素子部74の劣化を防止できる。また、実施の形態1と同様にスイッチング損失を低減できる。なお、本発明の実施の形態2に係る半導体素子は、少なくとも実施の形態1と同程度の変形は可能である。実施の形態3.図10は、本発明の実施の形態3に係る半導体装置の半導体素子を示す図である。半導体素子80は第1素子部82と第2素子部84を有している。第2素子部84は第1素子部82を囲むように形成されている。第1素子部82の面積と第2素子部84の面積は等しい。半導体装置のうち図10に示さない部分、及び半導体装置の動作については実施の形態1と同様である。ターンオフ損失により半導体素子は発熱する。半導体素子の中央部は、放熱が難しく高温になりやすい。一方、半導体素子の外周部は、半導体素子の周囲に放熱できるので高温になりにくい。よって、半導体素子の中央部が高温になって半導体素子を劣化させることがあった。ところが、本発明の実施の形態3に係る半導体素子では、半導体素子80の中央部の第1素子部82が第2素子部84よりも先にターンオフするので、第1素子部82の発熱量は第2素子部84の発熱量より少ない。よって、半導体素子80の中央部が高温になることを防止できる。図11は、図10の破線部における温度分布を示す図である。実線は第1素子部82を先にターンオフし、その後に第2素子部84をターンオフした場合の温度分布を示す。破線は第1素子部82と第2素子部84を同時にターンオフした場合の温度分布を示す。図11より、半導体素子80の中央部P2の第1素子部82を先にターンオフすると半導体素子80の中央部P2の温度を低減できることが分かる。図12は、本発明の実施の形態3に係る半導体素子の変形例を示す図である。半導体素子90の中央部には第1素子部92が形成されている。半導体素子90の外周部には第2素子部94が形成されている。第2素子部94の面積は第1素子部92の面積よりも大面積となっている。これにより、第1素子部92の発熱量をさらに低減し、半導体素子90の中央部の温度を低減できる。また、第2素子部94が大面積であるので、第2素子部94の温度も低減できる。図13は、本発明の実施の形態3に係る半導体素子の変形例を示す図である。第1素子部82にはセンスパッド82aが形成されている。センスパッド82aを設けることにより、半導体素子のターンオン時の短絡有無を検査し、過電流保護などができる。なお、本発明の実施の形態3に係る半導体素子は、少なくとも実施の形態1と同程度の変形は可能である。実施の形態4.本発明の実施の形態4に係る半導体素子は第1素子部と第2素子部でスイッチング速度を変化させたことを特徴とする。図14は、本発明の実施の形態4に係る半導体素子の断面図である。半導体素子は、コレクタ層40a及び40bからドリフト層30へキャリアを注入する伝導度変調型の半導体素子である。図14に示す断面図と図3に示す断面図との相違点はコレクタ層である。なお、半導体装置のうち図14に示さない部分、及び半導体装置の動作については実施の形態1と同様である。第1素子部10は、第1コレクタ層40aの不純物濃度を高めて低速仕様となるように形成されている。低速仕様とは、定常損失EVceが低くターンオフ損失Eoffが高い仕様である。他方、第2素子部12は第2コレクタ層40bの不純物濃度を第1コレクタ層40aより減らして高速仕様となるように形成されている。高速仕様とは、定常損失EVceが高く、ターンオフ損失が低い仕様である。図15は、第1素子部10と第2素子部12の仕様の違いを示す図である。第1素子部10は低速仕様であり、第2素子部12は高速仕様である。第2素子部12は第1素子部10よりも高速でスイッチングするので、ターンオフ損失Eoffが低くなる。ところで、半導体装置のターンオフ損失の大部分を占めるのは、第1素子部10よりも遅れてターンオフする第2素子部12である。図16は、第1素子部と第2素子部のターンオフ損失Eoffなどをシミュレーションした結果を示す図である。図16の破線は第1素子部10の波形であり、実線は第2素子部12の波形である。Eoff波形から、半導体装置のターンオフ損失はほとんど第2素子部12で生じていることが分かる。これは第1素子部10を先にターンオフすることにより、第1素子部10と第2素子部12に分担されていた電流が第2素子部12に集中するためである。本発明の実施の形態4に係る半導体装置によれば、ターンオフ損失の大部分を占める第2素子部12が高速仕様で形成されているので、第2素子部12のターンオフ損失は低減できる。よって、半導体装置全体のスイッチング損失を低減できる。本発明の実施の形態4に係る半導体素子では、第2コレクタ層40bの不純物濃度を第1コレクタ層40aの不純物濃度より低くした。しかしながら、他の方法で低速仕様の素子部と高速仕様の素子部を形成してもよい。例えば、ゲートの間隔、チャネル長、バッファ層の厚みや濃度、又はコレクタ層の厚さを変更することにより低速仕様の素子部と高速仕様の素子部を形成することができる。図17は、キャリアのライフタイム制御のためにn-層にライフタイムキラーを形成したことを示す図である。第2素子部12のn-層30bには、ライフタイムキラー110が形成されている。ライフタイムキラー110は、AuやPtの導入、又は電子線照射により形成される。ライフタイムキラー110により第2素子部12は第1素子部10よりも少数キャリアのライフタイムが短くなる。従って第2素子部12を第1素子部10よりも高速仕様とすることができる。なお、第2素子部12のライフタイムキラーよりも低密度であれば、第1素子部10のn-層30aにもライフタイムキラーを形成しても良い。すなわち、第2素子部12には、第1素子部10よりも高密度でキャリアのライフタイムキラーが形成されていれば本発明の効果を得ることができる。また、本発明の実施の形態4に係る半導体素子は、少なくとも実施の形態1と同程度の変形は可能である。実施の形態5.本発明の実施の形態5に係る半導体素子は第1素子部と第2素子部の閾値電圧が異なることを特徴とする。図18は、本発明の実施の形態5に係る半導体素子の断面図である。ゲートG1及びG2には同一の信号が伝送される。第1素子部10は第1の閾値電圧となるように形成されている。また、第2素子部12は第1の閾値電圧より高い第2の閾値電圧を有するように形成されている。閾値電圧の差は、チャネル層34aの不純物濃度をチャネル層34bの不純物濃度よりも低くすることにより生じさせている。本発明の実施の形態5に係る半導体素子によれば、第1ゲートG1と第2ゲートG2に対して同一の信号を用いつつ、第2素子部12を第1素子部10に対して遅延して駆動させることができる。すなわち、第2素子部12を第1素子部10に対して遅延させてターンオフさせることができる。よって、スイッチング損失を低減できる。また、第1素子部10と第2素子部12に同一の信号を用いることができるので信号伝送手段の構成を簡素化できる。本発明の実施の形態5に係る半導体素子では、チャネル層の不純物濃度を調整したが本発明はこれに限定されない。ゲートに信号が伝送されてオンオフの制御を行う第1素子部と、当該信号と同一の信号によりオンオフの制御を行い、第1素子部に対して遅延して動作するように構成された第2素子部と、を備える限りにおいて本発明の効果を得ることができる。図19は、本発明の実施の形態5に係る半導体素子の変形例を示す図である。第1素子部10のゲート酸化膜39aは第2素子部12のゲート酸化膜39bよりも薄く形成されている。よって、第2素子部12を第1素子部10に対して遅延してターンオフさせることができる。実施の形態6.本発明の実施の形態6に係る半導体素子は、第1素子部と第2素子部のCR時定数が異なることを特徴とする。図20は、本発明の実施の形態6に係る半導体素子の断面図である。第1ゲートG1及び第2ゲートG2には同一の信号が伝送される。ポリシリコンゲート36aとポリシリコンゲート36bは異なる材料で形成されている。そのため、第1素子部10よりも第2素子部12の方がゲート抵抗が高くなっている。さらに、第1素子部10のベース層32aの不純物量は、第2素子部12のベース層32bの不純物量よりも少ない。また、チャネル層34aの不純物量は、チャネル層34bの不純物量よりも少ない。そのため、第1素子部10よりも第2素子部12の方が内部容量が高くなっている。従って、第1素子部10は第1のCR時定数を有し、第2素子部12は第1のCR時定数より大きい第2のCR時定数を有する。これにより、第2素子部12を第1素子部10に対して遅延してスイッチングさせることができる。第2素子部12を第1素子部よりも遅延させてターンオフできるので、半導体素子のスイッチング損失を低減できる。また、第1素子部10と第2素子部12に同一の信号を用いることができるので信号伝送手段の構成を簡素化できる。ここまでのすべての実施の形態において、半導体素子は少数キャリアバイポーラデバイスであるIGBTとした。しかしながら、半導体素子としてMOSFETのような多数キャリアユニポーラデバイスを用いてもよい。多数キャリアデバイスはスイッチング速度が速いため,少数キャリアデバイスよりもスイッチング損失の低減が期待できる。半導体素子は珪素によって形成してもよいが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイアモンドがある。"