"第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成された第1ウェルコンタクトホール、および、前記第2ウェル領域上に前記フィールド絶縁膜を貫通して形成された第2ウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたことを特徴とする電力用半導体装置。第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記フィールド絶縁膜を貫通して形成された第2ウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたことを特徴とする電力用半導体装置。半導体基板は、炭化珪素半導体基板であり、ドリフト層は、炭化珪素材料で構成されていることを特徴とする請求項1または請求項2に記載の電力用半導体装置。第2ウェル領域の表層に、前記第2ウェル領域の不純物濃度より高い第2導電型の不純物を有する高濃度注入領域を備えたことを特徴とする請求項1または請求項2に記載の電力用半導体装置。第2ウェル領域の第2ウェルコンタクトホールからゲート絶縁膜側への張り出し長さは、100μm以下とすることを特徴とする請求項2に記載の電力用半導体装置。ドレイン電極の電圧のスイッチング速度が10V/nsec以上の速度でスイッチオフするときに、第2ウェル領域とゲート電極との間に挟まれたゲート絶縁膜に誘起される電界が3MV/cm以下であることを特徴とする請求項1または請求項2に記載の電力用半導体装置。第1導電型の半導体基板の第1の主面に上に第1導電型のドリフト層を形成する工程と、前記ドリフト層の表層の一部に、複数の第2導電型の第1ウェル領域を形成する工程と、前記第1ウェル領域の各々の表層の一部に第1導電型のソース領域を形成する工程と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して第2導電型の第2ウェル領域を形成する工程と、前記第2ウェル領域上の前記第1ウェル領域側とは反対側にフィールド絶縁膜を形成する工程と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に前記フィールド絶縁膜より膜厚の小さなゲート絶縁膜を形成する工程と、前記フィールド絶縁膜上および前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第1ウェル領域上の前記ゲート絶縁膜を貫通してソースコンタクトホールを形成する工程と、前記第2ウェル領域上の前記ゲート絶縁膜を貫通して第1ウェルコンタクトホールを形成する工程と、前記第2ウェル領域上の前記フィールド絶縁膜を貫通して第2ウェルコンタクトホールを形成する工程と、前記ソースコンタクトホール、前記第1ウェルコンタクトホール、および、前記第2ウェルコンタクトホールを介して、前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドを形成する工程と、前記ゲート電極と電気的に接続されたゲートパッドを形成する工程と、前記半導体基板の第2の主面にドレイン電極を形成する工程とを備えたことを特徴とする電力用半導体装置の製造方法。第1導電型の半導体基板の第1の主面に上に第1導電型のドリフト層を形成する工程と、前記ドリフト層の表層の一部に、複数の第2導電型の第1ウェル領域を形成する工程と、前記第1ウェル領域の各々の表層の一部に第1導電型のソース領域を形成する工程と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して第2導電型の第2ウェル領域を形成する工程と、前記第2ウェル領域上の前記第1ウェル領域側とは反対側にフィールド絶縁膜を形成する工程と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に前記フィールド絶縁膜より膜厚の小さなゲート絶縁膜を形成する工程と、前記フィールド絶縁膜上および前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第1ウェル領域上の前記ゲート絶縁膜を貫通してソースコンタクトホールを形成する工程と、前記第2ウェル領域上の前記フィールド絶縁膜を貫通して第2ウェルコンタクトホールを形成する工程と、前記ソースコンタクトホール、および、前記第2ウェルコンタクトホールを介して、前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドを形成する工程と、前記ゲート電極と電気的に接続されたゲートパッドを形成する工程と、前記半導体基板の第2の主面にドレイン電極を形成する工程とを備えたことを特徴とする電力用半導体装置の製造方法。フィールド絶縁膜を形成する工程は、前記フィールド絶縁膜を部分的に形成する工程、または、前記フィールド絶縁膜を全面に形成した後に部分的に前記フィールド絶縁膜を除去する工程であり、第2ウェルコンタクトホールを形成する位置に前記フィールド絶縁膜を残さないことを特徴とする請求項7または請求項8に記載の電力用半導体装置の製造方法。本発明が解決すべき問題点を、特許文献1の図2に基づき以下に説明する。特許文献1に記載の電力用半導体装置のMOSFETをオン状態からオフ状態にスイッチングするときに、MOSFETのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、場合によっては数百V程度にまで達することがある。このドレイン電圧の上昇により、オフ状態時になるとPウェルとNドレイン層との間にできる空乏層容量を介して、ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する。この変位電流は、PウェルまたはPウェルと同様にP型の領域がNドレイン層中に設けられている箇所であれば、MOSFETのPウェルにだけでなくダイオードにも発生する。このようにして発生した変位電流は、ドレイン電極側に発生したものはそのままドレイン電極に流れるが、ソース電極側に発生したものは、PウェルまたはP型の領域を経由してソース電極にまで流れる。特許文献1に示されるような電力用半導体装置の場合、その従来例の説明に記載されているようにソース電極とフィールドプレートとは電気的に接続されているので、例えば図2Cに示される断面において、ゲートパッド下のPウェルに内に流れ込んだ変位電流は、ゲートパッド下のPウェル内をMOSFETセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。ここで、MOSFETセルのPウェルとダイオードセルのPウェルの面積に対してゲートパッド下のPウェルの面積は非常に大きいので、ゲートパッド下のPウェルに変位電流が流れると、面積が大きなPウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために、Pウェル内に無視し得ない値の電圧が発生する。その結果、Pウェルがフィールドプレートを介してソース電極通常アース電位に接続されると電気的に接続されている箇所コンタクトホールから平面方向の距離が大きなPウェル内の位置では比較的大きな電位が発生することになる。この電位は、変位電流が大きくなる程大きくなり、上記ドレイン電圧Vの時間tに対する変動dV/dtが大きくなる程大きくなる。このようなMOSFETを備えた電力用半導体装置において、MOSFETのゲート絶縁膜がPウェルとゲート電極とに挟まれている箇所で、MOSFETをオン状態からオフ状態へスイッチングした直後にゲート電極の電圧が0V付近になったときに、前述のようにPウェルに高い電圧が発生し、その高電圧による高電界によってゲート絶縁膜が破壊される場合があった。この発明は、このような問題を解決するためになされたもので、高速でスイッチングするMOSFETを備えた電力用半導体装置において、スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる、信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とする。本発明の電力用半導体装置は、第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記フィールド絶縁膜を貫通して形成された第2ウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたものである。また、本発明の電力用半導体装置の製造方法は、第1導電型の半導体基板の第1の主面に上に第1導電型のドリフト層を形成する工程と、前記ドリフト層の表層の一部に、複数の第2導電型の第1ウェル領域を形成する工程と、前記第1ウェル領域の各々の表層の一部に第1導電型のソース領域を形成する工程と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して第2導電型の第2ウェル領域を形成する工程と、前記第2ウェル領域上の前記第1ウェル領域側とは反対側にフィールド絶縁膜を形成する工程と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に前記フィールド絶縁膜より膜厚の小さなゲート絶縁膜を形成する工程と、前記フィールド絶縁膜上および前記ゲート絶縁膜上にゲート電極を形成する工程と、前記前記第2ウェル領域上に前記ゲート絶縁膜を貫通して第1ウェルコンタクトホールを形成する工程と、前記第2ウェル領域上の前記フィールド絶縁膜を貫通して第2ウェルコンタクトホールを形成する工程と、前記ソースコンタクトホール、前記第1ウェルコンタクトホール、および、前記第2ウェルコンタクトホールを介して、前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドを形成する工程と、前記ゲート電極と電気的に接続されたゲートパッドを形成する工程と、前記半導体基板の第2の主面にドレイン電極を形成する工程とを備えたものである。本発明の電力用半導体装置によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜が絶縁破壊することを抑制でき、より信頼性の高い電力用半導体装置を提供することができる。実施の形態1.本発明の実施の形態1においては、電力用半導体装置の一例として縦型のn型チャネル炭化珪素MOSFETを主としたものを用いて説明する。また、下記各実施の形態では、第1導電型をn型、第2導電型をp型として説明するが、半導体の導電型については、その逆であっても構わない。図1は、本発明の実施の形態1の電力用半導体装置である炭化珪素MOSFETを主とした電力用半導体装置を上面から模式的に見た平面図である。図1において、電力用半導体装置の上面の中央部には、ソースパッド10が設けられている。ソースパッド10を上面から見た一方の側には、ゲートパッド11が設けられている。また、ゲートパッド11から延伸してソースパッド10を取り囲むように、ゲート配線12が設けられている。ソースパッド10は、ソースパッド10の下部に複数設けられたMOSFETのユニットセルのソース電極に電気的に接続されたものであり、ゲートパッド11およびゲート配線12は、ユニットセルのゲート電極に電気的に接続され、外部の制御回路から供給されたゲート電圧をゲート電極に印加するものである。図2は、図1に示した本実施の形態における電力用半導体装置のソースパッド10、ゲートパッド11などの層より下部の層を上部から透視した平面図である。図2において、図1に示したソースパッド10の周囲の下部には、ソースパッド10の下部全面に設けられた層間絶縁膜図示せずおよびその下のフィールド絶縁膜図示せずを貫通して、第2ウェルコンタクトホール63と呼ぶ孔が形成されている。また、第2ウェルコンタクトホール63の内側には、層間絶縁膜図示せずおよびその下のゲート絶縁膜図示せずを貫通して、第1ウェルコンタクトホール62が形成されている。第1ウェルコンタクトホール62と第2ウェルコンタクトホール63との間には、層間絶縁膜の下部に形成されたゲート絶縁膜とフィールド絶縁膜の境界ゲート絶縁膜フィールド絶縁膜境界33が位置している。第2ウェルコンタクトホール63および第1ウェルコンタクトホール62の下部の炭化珪素で構成された層には、p型炭化珪素の第2ウェル領域42、43が形成されている。また、第2ウェル領域42、43の外側にはp型の接合終端構造JunctionTerminationExtension:JTE領域40が設けられている。JTE領域40のさらに外側には、所定の間隔をおいてn型炭化珪素のフィールドストッパー領域81が形成されている。図2の平面図において、第2ウェルコンタクトホール63、第1ウェルコンタクトホール62および第2ウェル領域42、43で囲まれた内側には、前述のユニットセルが多数設けられたセル領域が設けられている。セル領域には、層間絶縁膜に形成された複数のソースコンタクトホール61およびそれぞれの下部のp型炭化珪素の第1ウェル領域41がある。また、第2ウェル領域42、43の上部の一部には、ゲート絶縁膜またはフィールド絶縁膜を介して、ゲート電極図示せずが形成されており、ゲートパッド11、ゲート配線12とゲート電極とを電気的に接続する孔であるゲートコンタクトホール64が、層間絶縁膜を貫通して形成されている。図3および図4は、それぞれ、図2の平面図のA-A’部分の断面、B-B部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。図3および図4において、n型で低抵抗の炭化珪素で構成される半導体基板20の表面上に、n型の炭化珪素で構成されるドリフト層21が形成されている。図2で説明したゲートパッド11およびゲート配線12が設けられている領域にほぼ対応する位置のドリフト層21の表層部には、p型の炭化珪素で構成される第2ウェル領域42、43が設けられている。図3の第2ウェル領域43の両側、図4の第2ウェル領域42の右側、すなわちB’側図2において第2ウェル領域42、43に取り囲まれた内側のドリフト層21の表層部には、第2ウェル領域42、43から少なくとも所定の間隔を置いて、p型の炭化珪素で構成された第1ウェル領域41が複数設けられている。第1ウェル領域41などが形成された領域が、図2で説明したセル領域に対応する。第1ウェル領域41のそれぞれの表層部には、第1ウェル領域41の外周から所定の間隔だけ内部に入った位置に、n型の炭化珪素で構成されるソース領域80が形成されている。また、第1ウェル領域41のソース領域80で囲まれた内部の表層部には、炭化珪素で構成される、低抵抗p型の第1ウェルコンタクト領域46が設けられている。また、第2ウェル領域42、43の表層部の第1ウェルコンタクトホール62、第2ウェルコンタクトホール63の下部には、それぞれ、炭化珪素で構成される、低抵抗p型の、第2ウェルコンタクト領域47、第3ウェルコンタクト領域48が設けられている。図4の第2ウェル領域42の左側B側、図2の外側のドリフト層21の表層部には、炭化珪素で構成される、p型のJTE領域40が形成されている。図4のJTE領域40のさらに左側B側、図2の外側には、所定の間隔をおいて、炭化珪素で構成される、n型のフィールドストッパー領域81が形成されている。第1ウェル領域41、第2ウェル領域42、43、ソース領域80、第1ウェルコンタクト領域46、第2ウェルコンタクト領域47、第3ウェルコンタクト領域48およびフィールドストッパー領域81が形成されたドリフト層21の上に接して、二酸化珪素で構成されるゲート絶縁膜30、または、二酸化珪素で構成されるフィールド絶縁膜31が形成されている。ゲート絶縁膜30が形成されているのは、セル領域である第1ウェル領域41およびその周囲の上部と、第2ウェル領域42の上部の第1ウェル領域41側であり、フィールド絶縁膜31が形成されているのは、第2ウェル領域42の上部の第1ウェル領域41側とは反対側図3の内側、図4の左側、B側、図2の外側である。本実施の形態の電力用半導体装置においては、ゲート絶縁膜30とフィールド絶縁膜31との境界であるゲート絶縁膜フィールド絶縁膜境界33は、第2ウェル領域42、43の上部に形成されている。ゲート絶縁膜30およびフィールド絶縁膜31の上部の一部には、ゲート絶縁膜30、フィールド絶縁膜31に接して、ゲート電極50が形成されている。ゲート電極50は、第1ウェル領域41の外周の上のゲート絶縁膜30の上などに設けられ、ゲート絶縁膜30上の部分からフィールド絶縁膜31上の部分まで電気的に接続されている。また、ゲート電極50は、フィールド絶縁膜31上で、フィールド絶縁膜31上に形成された層間絶縁膜32を貫通して形成されたゲートコンタクトホール64によってゲートパッド11またはゲート配線12と接続されている。第1ウェル領域41内のソース領域80および第1ウェルコンタクト領域46の上部には、層間絶縁膜32およびゲート絶縁膜30を貫通して設けられたソースコンタクトホール61が設けられている。また、第2ウェル領域42、43の第2ウェルコンタクト領域47、48の上部には、それぞれ、層間絶縁膜32を含む絶縁膜を貫通して設けられた第1ウェルコンタクトホール62および第2ウェルコンタクトホール63が設けられている。第1ウェルコンタクトホール62は、層間絶縁膜32およびゲート絶縁膜30を貫通して設けられ、第2ウェルコンタクトホール63は、層間絶縁膜32およびフィールド絶縁膜31を貫通して設けられている。第1ウェル領域41、第2ウェル領域42、43は、オーミック電極71をそれぞれ間に介して、ソースコンタクトホール61、第1ウェルコンタクトホール62および第2ウェルコンタクトホール63内のソースパッド10により互いに電気的に接続されている。また、半導体基板20の裏面側には、裏面オーミック電極72を介してドレイン電極13が形成されている。次に、図5、図6を用いて、本実施の形態の電力用半導体装置の製造方法を説明する。図5および図6は、本実施の形態の電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表した断面図であり、図5および図6において、それぞれ、aは図2のA-A’断面部、bは図2のB-B’断面部の断面図に対応する。以下、本実施の形態の電力用半導体装置の製造方法を順を追って説明する。まず、n型で低抵抗の炭化珪素の半導体基板20上の表面第1の主面上に化学気相堆積ChemicalVaporDeposition:CVD法により1×1013cm3~1×1018cm3のn型の不純物濃度、4~200μmの厚さの炭化珪素で構成されるドリフト層21をエピタキシャル成長する。炭化珪素の半導体基板20は、第1の主面の面方位が0001面で4Hのポリタイプを有しc軸方向に対して8°以下に傾斜されているものを用いたが、他の面方位、ポリタイプ、傾斜角度であってもよく、また、傾斜していなくてもよい。つづいて、図5に示すように、ドリフト層21の表層の所定の位置に、イオン注入法により、p型の第1ウェル領域41、p型の第2ウェル領域42、43、p型のJTE領域40、n型のソース領域80、n型のフィールドストッパー領域81、p型の第1ウェルコンタクト領域46、p型の第2ウェルコンタクト領域47およびp型の第3ウェルコンタクト領域48を形成する。イオン注入するp型不純物としては、AlアルミニュームまたはB硼素が好適であり、イオン注入するn型不純物としては、N窒素またはP燐が好適である。また、イオン注入時の半導体基板20の加熱は、積極的に行なわなくてもよいし、200~800°Cで加熱を行なってもよい。第1ウェル領域41、第2ウェル領域42、43の各々の深さは、エピタキシャル成長層であるドリフト層21の底面より深くならないように設定する必要があり、例えば、0.3~2μmの範囲の値とする。また、第1ウェル領域41、第2ウェル領域42、43の各々のp型不純物濃度は、ドリフト層21の不純物濃度より高く、かつ、1×1015cm3~1×1019cm3の範囲内に設定される。ソース領域80の深さについては、その底面が第1ウェル領域41の底面を越えないように設定し、そのn型不純物濃度は、第1ウェル領域41のp型不純物濃度より高く、かつ、1×1017cm3~1×1021cm3の範囲内に設定される。フィールドストッパー領域81については、ソース領域80と同様の条件で形成すればよい。ただし、ドリフト層21の最表面近傍に限っては、MOSFETのチャネル領域における導電性を高めるために、第1ウェル領域41、第2ウェル領域42、43の各々のp型不純物濃度がドリフト層21のn型不純物濃度より低くなってもよい。第1ウェルコンタクト領域46、第2ウェルコンタクト領域47、第3ウェルコンタクト領域48については、オーミック電極71を間に挟んでそれぞれ、第1ウェル領域41および第2ウェル領域42、43とソースパッド10との良好な電気的接触を得るために設けるもので、第1ウェル領域41および第2ウェル領域42、43のp型不純物濃度より高濃度の不純物濃度に設定することが望ましい。また、これら高濃度の不純物をイオン注入する際には、第1ウェルコンタクト領域46、第2ウェルコンタクト領域47および第3ウェルコンタクト領域48を低抵抗化する上で、半導体基板20を150°C以上に加熱してイオン注入することが望ましい。つづいて、アルゴンArガスまたは窒素ガスなどの不活性ガス雰囲気中、または、真空中で、1500~2200°Cの温度範囲、0.5~60分の範囲の時間のアニールを行ない、イオン注入された不純物を電気的に活性化させる。このアニールを行なう際に、半導体基板20およびこれに形成された膜を炭素膜で覆った状態でアニールしてもよい。炭素膜で覆ってアニールすることにより、アニール時における装置内の残留水分や残留酸素などによって発生する炭化珪素表面の荒れの発生を防止することができる。次に、上記のようにイオン注入されたドリフト層21の表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層21の表面変質層を除去して清浄な面を露出させる。つづいて、CVD法、フォトリソグラフィー技術などを用いて、上述のセル領域にほぼ対応した位置以外の領域にフィールド絶縁膜31と呼ぶ膜厚が0.5~2μm程度の二酸化珪素膜を形成する。このとき、例えば、フィールド絶縁膜31を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜31をフォトリソグラフィー技術、エッチングなどで除去すればよい。つづいて、セル領域を中心とする領域に、熱酸化法または堆積法を用いて、フィールド絶縁膜31より厚さが小さく、例えば、厚さがフィールド絶縁膜31の1/10程度の二酸化珪素膜で構成されるゲート絶縁膜30を形成する。ゲート絶縁膜30の膜厚としては、30nm以上300nm以下であれば良く、より好ましくは50nm以上150nm以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でMOSFETを駆動スイッチング動作させるかに依存し、好ましくはゲート電界ゲート絶縁膜30に印加される電界として3MV/cm以下の大きさであればよい。つづいて、図6にその断面図を示すように、ゲート絶縁膜30およびフィールド絶縁膜31の上に、CVD法、フォトリソグラフィー技術などを用いて、所定の箇所に多結晶シリコン材料のゲート電極50を形成する。このゲート電極50に用いられる多結晶シリコンは、PやBが含まれて低抵抗であることが望ましい。PやBは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。また、ゲート電極50は、多結晶シリコンと金属との多層膜、または、多結晶シリコンと金属シリサイドとの多層膜であってもよい。なお、ゲート電極50の最外端面は、フィールド絶縁膜31上にあるように配置してもよい。このようにすることで、ドライエッチング処理による端面のオーバーエッチングによって端面でむき出しになるゲート絶縁膜30の品質劣化を防ぐことができる。次に、ゲート電極50などの上に、CVD法などの堆積法により二酸化珪素膜で構成される層間絶縁膜32を形成する。つづいて、フォトリソグラフィー技術、ドライエッチング技術を用いて、ソースコンタクトホール61、第1ウェルコンタクトホール62、第2ウェルコンタクトホール63となる箇所の層間絶縁膜32を除去する。次に、スパッタ法などによるNiを主成分とする金属膜の形成につづいて600~1100°Cの温度の熱処理を行ない、Niを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の層間絶縁膜32上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。このようにしてソースコンタクトホール61、第1ウェルコンタクトホール62、第2ウェルコンタクトホール63内に形成されたシリサイドは、図3、図4に示したオーミック電極71a、71b、71cとなり、ソース領域80などのn型の炭化珪素領域と、第1ウェル領域41などのp型の炭化珪素領域の両方に対してオーミック接続する。さらに、フォトリソグラフィー技術、ドライエッチング技術を用いて、ゲートコンタクトホール64となる箇所の層間絶縁膜32を除去する。つづいて、半導体基板20の裏面第2の主面にNiを主成分とする金属を形成、熱処理することにより、半導体基板20の裏側に裏面オーミック電極72を形成する。その後、ここまで処理してきた半導体基板20の表面にスパッタ法または蒸着法によりAl等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド10、ゲートパッド11およびゲート配線12を形成する。さらに、基板の裏面の裏面オーミック電極72の表面上に金属膜を形成することによりドレイン電極13を形成し、図3、図4にその断面図を示した電力用半導体装置が完成する。次に、本実施の形態の電力用半導体装置の動作について説明する。まず、本実施の形態の電力用半導体装置を電気回路的に見た構成を説明しておく。本実施の形態の電力用半導体装置において、第1ウェルコンタクトホール62および第2ウェルコンタクトホール63によってソースパッド10に接続された第2導電型本実施の形態ではp型の第2ウェル領域42、43と、半導体基板20と裏面オーミック電極72とを介してドレイン電極13に接続された第1導電型本実施の形態ではn型のドリフト層21との間に、ダイオードが形成されている。また、第1導電型のソース領域80と第1導電型のドリフト層21との間にある第2導電型の第1ウェル領域41でゲート絶縁膜30に接した領域チャネル領域の導通をゲート絶縁膜30上のゲート電極50の電圧により制御でき、これらが縦型のMOSFETを構成する。本実施の形態の電力用半導体装置においては、MOSFET本実施の形態ではn型MOSFETのソースとゲートとがpnダイオードの第2導電型の電極と、また、MOSFETのドレインがpnダイオードの第1導電型の電極と、それぞれ一体になっており、MOSFETのソースとドレインとの間にダイオードが並列に接続されている構成となっている。つづいて、図7を用いて動作について説明する。図7のa、bはそれぞれ図3、図4に対応する本実施の形態の電力用半導体装置の断面模式図であり、図中の矢印は電流の流れを示す。本実施の形態の電力用半導体装置において、MOSFETのゲート本実施の形態においてはゲートパッド11に印加する電圧を、MOSFETがオン状態からオフ状態にスイッチングするように変化させたとき、MOSFETのドレイン本実施の形態においてはドレイン電極13の電圧が急激に上昇し、略0Vから数百Vにまで変化する。そうすると、p型の第1ウェル領域41、第2ウェル領域42、43、JTE領域40と、n型のドリフト層21との間のそれぞれに発生する寄生容量を介して、図7に示すように、変位電流がp型、n型の両方の領域に流れる。p型の領域では、図7の実線矢印で模式的に示すように、p型の第1ウェル領域41、第2ウェル領域42などから、オーミック電極71を経てソースパッド10に向けて変位電流が流れる。n型の領域では、図7の破線矢印で模式的に示すように、n型のドリフト層21から半導体基板20、裏面オーミック電極72を経てドレイン電極13に向けて変位電流が流れる。これらの変位電流により、変位電流が流れる領域の抵抗値、および、変位電流の値、で決まる電圧が発生するが、第1ウェル領域41の面積は大きくないため、その領域の抵抗値も大きくなく、発生する電圧もある程度の値に留まる。これに対して、第2ウェル領域42、43とこれにつながるJTE領域40とを合わせたp型の領域は、面積が大きいため、面積に相応した大きな電流が流れる。また、第1ウェルコンタクトホール62、第2ウェルコンタクトホール63から距離の離れた第2ウェル領域42、43およびJTE領域40が存在する。このように、第2ウェル領域42、43から第3ウェルコンタクト領域48、第2ウェルコンタクトホール63のオーミック電極71cを経由してソースパッド10にまで大きな電流値の変位電流が流れるとき、コンタクトホール近傍の接触抵抗をも含む電流経路の抵抗値が比較的大きいため、電流経路で発生する電圧が大きな値となる。この電流経路で発生する電圧は、上記ドレイン電圧Vの時間tに対する変動dV/dtが大きくなる程大きくなる。本実施の形態の電力用半導体装置においては、第2ウェル領域42、43およびJTE領域40からソースパッド10に向けて流れる変位電流の大部分が、膜厚の大きなフィールド絶縁膜31を貫通して形成された第2ウェルコンタクトホール63を経由してソースパッド10に流れるように構成したため、ゲート絶縁膜30の下部の第2ウェル領域42、43には大きな電圧は発生せず、ゲート絶縁膜30に高電界が印加されない。したがって、MOSFETをオフ状態にしてゲート電極50の電圧が略0Vになった場合においても、ゲート電極50がゲート絶縁膜30を介してウェル領域と対向している箇所でゲート絶縁膜30が絶縁破壊することを防止できる。また、高dV/dt条件で動作させたとしてもゲート絶縁膜30に発生する電界を小さくでき、信頼性の高い電力用半導体装置を得ることができる。ここで、あらためて、炭化珪素などのワイドバンドギャップ半導体材料を用いたMOSFETを高速駆動、すなわち、高dV/dtで駆動することについて説明しておく。従来のSiシリコンを用いたユニポーラ素子であるSi-MOSFETにおいては、動作速度としては20V/nsec以上と比較的高速で動作させているが、1kV前後からそれ以上の高い電圧で動作させると導通損失が非常に大きくなることから、その動作電圧は数10から数100Vに限られていた。そのため、1kV前後からそれ以上の高電圧領域では、もっぱらSi-IGBTInsulatedGateBipolarTransistorが利用されてきた。ところが、IGBTはバイポーラ素子であるために、少数キャリアの影響で、ユニポーラ素子のような高速スイッチング特性を得ることは難しかった。すなわち、dV/dtを増加させてもスイッチング損失を大きく減らすことができないため、高dV/dtで駆動する必要はなく、せいぜい数V/nsec程度の動作速度で使用されていた。これに対して、炭化珪素などのワイドバンドギャップ半導体材料を用いたMOSFETでは、1kV以上の高電圧領域においても低い導通損失を得ることができ、また、ユニポーラ素子であるので高速動作が可能であり、高速スイッチングによりスイッチング損失を低減できるので、インバータ動作時の損失をより一層低減することができる。このような、1kV以上の高電圧領域動作で例えば10V/nsec以上の高速スイッチングという、従来のSi素子では無かった動作環境において、特許文献1の例で説明したようなスイッチング時の変位電流によりPウェルに発生する電圧は、より顕著になる。さらに、炭化珪素半導体材料を用いてこのようなMOSFETを形成した場合、炭化珪素のバンドギャップ内に十分に浅いp型の不純物レベルをもつ元素が存在しないために、室温近傍で抵抗率の低いp型炭化珪素が得られず、また、このp型炭化珪素と金属との接触抵抗も高くなる。したがって、炭化珪素を用いてMOSFET電力用半導体装置を構成した場合、特にp型炭化珪素で構成されるPウェルおよびこれと金属との接触抵抗の値が大きくなり、変位電流により発生する電圧も大きくなる。このような理由で、ワイドバンドギャップ半導体材料、なかでも、炭化珪素を用いたMOSFET電力用半導体装置を高dV/dtで駆動した場合に、スイッチング時の変位電流によって発生する電圧がとりわけ大きくなる。これに対し、ワイドバンドギャップ半導体材料で構成された本実施の形態の電力用半導体装置によれば、10V/nsecなどの高dV/dt条件で動作させたとしてもゲート絶縁膜30である二酸化珪素膜に印加される電界を3MV/cm以下程度に小さくでき、信頼性の高い電力用半導体装置を得ることができる。次に、本発明の効果を確認するために、半導体装置を等価回路でモデル化し、このモデルを使用して、ゲート絶縁膜に発生する電界を求める数値シミュレーションを行なった。モデルとして、第1ウェル領域41、第2ウェル領域42、43などのウェル領域を含む領域を表す4種類の等価回路を用いた。4種類の等価回路は、半導体基板20の第1の主面に平行で互いに直交するx方向、y方向に対して、上面から見てx方向、y方向の微小長Δx、Δyの2辺で囲まれる構造を、その中心で代表化させたものである。図8は、ウェル領域の各部分に対応する等価回路であり、図8aは、ウェル領域のうちソースパッド10およびオーミック電極71が形成された領域の微小平面の等価回路、図8bは、ウェル領域のうちウェル領域上にゲート絶縁膜30を介してゲート電極50が形成された領域の微小平面の等価回路、図8cは、ウェル領域のうちウェル領域上にフィールド絶縁膜31を介してゲート電極50が形成された領域の微小平面の等価回路、図8dは、ウェル領域のうちウェル領域上にソースパッド10およびゲート電極50がない領域の微小平面の等価回路である。図8において、x方向,y方向に対するウェル領域の抵抗成分ΔRSHx、ΔRSHyは、下記数式1、数式2により求めることができる。ここで、RSHはウェル領域のシート抵抗を表す。また、図8に記載のVDはドレイン電極の電圧ドレイン電圧を表す。図8aのΔCDは、ΔxとΔyとで決まる微小平面当たりの、第1導電型のドリフト層と第2導電型のウェル領域の接合によって形成されるpn接合の空乏層容量を示し、下記数式3により求めることができる。ここで、CDは単位面積当たりの空乏層容量を表し、第1導電型のキャリア濃度、第2導電型のキャリア濃度などから次の数式4で求めることができる。ただし、qは素電荷、ε0は真空の誘電率、εrは炭化珪素の比誘電率、NDは第1導電型領域のキャリア濃度、NAは第2導電型領域のキャリア濃度、Vdはpn接合の拡散電位、Vはpn接合に印加される電圧である。また、図8aに記載のΔRcは、ΔxとΔyとで決まる微小平面当たりの、ウェル領域とソース電極との間のコンタクト抵抗を表し、下記数式5により求めることができる。ここで、ρCはウェル領域とソース電極との間の固有コンタクト抵抗を表す。図8bに記載のΔCOXは、ウェル領域、ゲート絶縁膜30、ゲート電極50によって構成される、ΔxとΔyとで決まる微小平面当たりのゲート絶縁膜容量を表し、下記数式6により求めることができる。ここで、εOXはゲート絶縁膜30の比誘電率、doxはゲート絶縁膜30の膜厚を示す。図8cに記載のΔCFLは、ウェル領域、フィールド絶縁膜31、ゲート電極50で構成される、ΔxとΔyとで決まる微小平面当たりのフィールド絶縁膜容量を表し、下記数式7により求めることができる。εFLはフィールド絶縁膜31の比誘電率、dFLはフィールド絶縁膜31の膜厚を示す。次に、図8に示した等価回路モデルの妥当性を評価するために、図9に示した簡易素子100を作製し、この素子の過渡応答特性の実測値と計算値モデルによるシミューレーションとを比較した。図9は、簡易素子100の平面図および断面図であり、図9において、aは、簡易素子100の平面図であり、bは、その断面図である。図9に示すように、簡易素子100において、炭化珪素のn型半導体基板101上に炭化珪素のn型層102がエピタキシャル成長され、n型層102の表層の中央部に上部から見て円形のp型ウェル領域103が形成されている。p型ウェル領域103の表層の中央部には円形のp型ウェルコンタクト104が形成され、n型層102およびp型ウェル領域103上には二酸化珪素で構成されるゲート絶縁膜111、層間絶縁膜105が下から順に形成されている。ゲート絶縁膜111上のp型ウェル領域103に対向する箇所にはドーナツ状のゲート電極112が形成されている。p型ウェルコンタクト104上にはゲート絶縁膜111および層間絶縁膜105を貫通するコンタクトホール107が形成されており、その内部にp型ウェルコンタクト104側から順にオーミック電極110、上部電極106が形成されている。ゲート電極112の上部には層間絶縁膜105を貫通するコンタクトホールを介してゲート上部電極113が形成されている。n型半導体基板101の裏面側には、裏面オーミック電極109を介して裏面電極108ドレイン電極が形成されている。この簡易素子100の上部電極106を0Vとして、簡易素子100の裏面電極108に0Vから数百Vに増加する上昇電圧を印加すると、p型ウェル領域103とn型層102との間に形成されるpn接合容量を充電するための充電電流変位電流がp型ウェル領域103およびn型層102に発生し、この充電電流変位電流がp型領域103、p型ウェルコンタクト104を通って上部電極106に流れることにより、p型ウェル領域103の電位が変化する。図10は、図9に示した簡易素子100の上部電極106とゲート上部電極113の電位を0Vとした状態で、0.3μsecの間に0Vから100Vに変化する上昇電圧を裏面電極108に印加した場合に、p型ウェル領域103から上部電極106に流れる電流の時間依存性の実測値と計算値を示したものである。図10において、実線が実測値、破線が計算値であり、横軸tは時間、縦軸Iは電流値である。図10の計算値は、図9の簡易素子100を図8のa~dの等価回路モデルを組み合わせた回路と見なし、VDに0Vから100Vに0.3μsecで変化する上昇電圧を印加したときに各ΔRcに流れる電流を合計することにより求めた。なお、ΔCox、RSH、ρCなどの値は、専用評価素子で測定して求めた値などを用いた。図10の実測値実線と計算値破線との結果を比較すると、両者が良く一致していることがわかる。このことから、図8に示した等価回路モデルが妥当であることが確認できる。次に、図8のa~dに示した等価回路モデルを用いて、図3、図4に示した本発明の実施の形態1の構造と、本発明を用いない構造、すなわち、図3、図4の構造からウェルコンタクト領域48とオーミック電極71cを除いた構造とを等価回路に置き換え、両者のドレイン電極13の電圧を30V/nsecでオン状態からオフ状態に移行した場合のゲート絶縁膜30に発生する電界強度を計算した。例えば、本実施の形態の構造の図3の断面図部分においては、図11の断面図のa,b、c、dの領域に対して、図8のa、b、c、dの等価回路モデルを適用した。計算の結果、本発明を用いない構造においては、ゲート絶縁膜30に発生する電界として16MV/cmと高い電界強度が算出されたのに対し、本発明の実施の形態1の構造においては、ゲート絶縁膜30に発生する電界強度が1.4MV/cmと劇的に小さくなる結果が得られた。このことから、実際の縦型MOSFET構造においても、本発明の有効性が定量的に示された。このように、本発明の本実施の形態の構造によれば、第2ウェル領域42、43上のゲート絶縁膜フィールド絶縁膜境界33よりも第1ウェル領域41とは反対側に、すなわち、フィールド絶縁膜31を貫通して、第2ウェル領域42、43からソースパッド10への接続箇所を形成することによって、高速でスイッチオフした場合においても、変位電流によって発生する電圧をゲート絶縁膜30近傍で低減することができ、ゲート絶縁膜30に印加される電界強度を小さくすることができる。そして、面積の大きな第2ウェル領域42、43などのウェル領域の上部の絶縁膜が絶縁破壊するのを防止できる。したがって、本発明の本実施の形態の電力用半導体装置によれば、高速でスイッチングした場合においてもゲート絶縁膜30の絶縁不良が発生せず、高い信頼性の半導体装置を得ることができる。なお、本実施の形態の電力用半導体装置においては、図1に示したように、ソースパッド10を取り囲むようにゲートパッド11およびゲート配線12を配置した例を示したが、ゲートパッド11、ソースパッド10などの配置は、この配置と異なる配置であってもよい。例えば、図12に示すように、ゲートパッド11よりも線幅の細い1本以上のゲート配線12を活性領域と互い違いに配置してもよい。図12に示したようなゲートパッド11、ソースパッド10の配置の場合であっても、ゲート絶縁膜フィールド絶縁膜境界33のフィールド絶縁膜31側に、すなわち、フィールド絶縁膜31を貫通して、第2ウェル領域42、43からソースパッド10への接続箇所を形成することによって、高速でスイッチングした場合にもゲート絶縁膜30の絶縁不良が発生せず、高い信頼性の半導体装置を得ることができる。このように、ゲートパッド11の位置、個数およびソースパッド10の形状等も多種多様のケースが有り得るが、本実施の形態の電力用半導装置の効果に何ら影響を及ぼすものではない。また、第2ウェル領域42、43は、第1ウェルコンタクトホール62、第2ウェルコンタクトホール63それぞれの下部にあるものが一体ではなく、分離して設けられてもよい。また、本実施の形態の電力用半導体装置の製造方法において、図13にその製造工程の途中の電力用半導体装置の断面模式図を示すように、第2ウェルコンタクトホール63を形成する箇所のフィールド絶縁膜31を、ゲート絶縁膜30を形成するセル領域と同じようにあらかじめエッチングしておくとよい。図13は、図5に示した工程の後にフィールド絶縁膜31を形成して第2ウェルコンタクトホール63となる箇所をエッチング後にゲート絶縁膜30を形成した段階の断面模式図であり、図6に示した段階に対応するものである。第2ウェル領域42、43上のフィールド絶縁膜31のうち第2ウェルコンタクトホール63となる位置のフィールド絶縁膜31もあらかじめ除去しておくことにより、第2ウェルコンタクトホール63の形成を、例えば、ソースコンタクトホール61の形成と同じ条件で同時に行なうことができ、本発明の特徴である第2ウェルコンタクトホール63を形成しない従来の電力用半導体装置を製造する場合と比較して製造工程を増加させることなく、本実施の形態の電力用半導体装置を製造することができる。また、本実施の形態の電力用半導体装置においては、オーミック電極71と第1ウェル領域41、第2ウェル領域42、43それぞれとの間の接触抵抗を下げるために第1ウェルコンタクト領域46、第2ウェルコンタクト領域47、第3ウェルコンタクト領域48を設けたものを説明したが、これらのウェルコンタクト領域は必須のものではなく、なくてもよい。すなわち、オーミック電極71を形成する金属をp型炭化珪素に適したものに変更するなどして十分に接触抵抗の低いコンタクト抵抗が得られれば、これらウェルコンタクト領域46~48を形成する必要はない。また、フィールドストッパー領域81についても、同様に必須のものではなく、なくてもよい。さらに、本実施の形態の電力用半導体装置の製造方法の説明において、ソースコンタクトホール61、第1ウェルコンタクトホール62、第2ウェルコンタクトホール63の形成とゲートコンタクトホール64の形成とは別々に行なうこととしたが、ソースコンタクトホール61、第1ウェルコンタクトホール62、第2ウェルコンタクトホール63の形成とゲートコンタクトホール64の形成とを同時に行なってもよい。ソースコンタクトホール61、第1ウェルコンタクトホール62、第2ウェルコンタクトホール63の形成とゲートコンタクトホール64形成とを同時に行なうことにより、工程を削減でき製造時のコスト削減が可能になる。このとき、各構成の材料の選択によっては、ゲートコンタクトホール64の底面のゲート電極50表面にシリサイドが形成される場合がある。また、本実施の形態の電力用半導体装置の製造方法の説明において、表面側のオーミック電極71の形成の熱処理と、裏面側の裏面オーミック電極72の形成の熱処理は、別々に行なうとしたが、表面側と裏面側との両方にNiを主成分とする金属を形成した後に熱処理し、表面側のオーミック電極71と裏面側の裏面オーミック電極72とを同時に形成してもよい。このようにすることによっても、工程を削減でき製造時のコスト削減が可能になる。また、オーミック電極71a、71b、71cは、全て同一の金属間化合物からなっていてもよいし、それぞれに適した別々の金属間化合物からなっていてもよい。特に、オーミック電極71aは、ソース領域80に対しても低抵抗でオーミック接続する必要があり、他のオーミック電極と異なる金属間化合物を用いてもよい。また、オーミック電極71、裏面オーミック電極72は本発明に必須のものではなく、オーミック電極71、裏面オーミック電極72がなくても低抵抗なオーミック接触が得られれば良い。なお、表面側のオーミック電極71を形成する際に、層間絶縁膜32上に残留した金属を除去した後に、再アニールを行なってもよい。再アニールによって、さらに低抵抗なオーミック接触を得ることができる。さらに、電力用半導体装置においては、温度センサー用の電極および電流センサー用の電極が電力用半導体装置の一部に形成される場合があるが、本実施の形態における電力用半導体装置にこれらの電極が形成されていてもよい。温度センサー用の電極、電流センサー用の電極の有無が、本実施の形態の電力用半導装置の効果に何ら影響を及ぼすものではない。また、図示して説明はしないが、電力用半導体装置の上部表面のソースパッド10、ゲートパッド11、ゲート配線12を、外部の制御回路と接続できるような開口を残して、シリコン窒化膜やポリイミドなどの保護膜で覆っても良い。さらに、本実施の形態の電力用半導体装置においては、ゲート電極50の材料として不純物添加多結晶シリコンを使用した例を説明したが、不純物添加多結晶シリコンの抵抗は十分に低くないため、ゲートパッド11との接続位置から離れた箇所のゲート電極50の電位は、ゲートパッド11、ゲート配線12の電位との間に時間的なずれを生じる場合がある。この時間的なずれは、ゲート電極50の抵抗などの抵抗成分およびソースパッド10などとの間にできる寄生容量で定まる時定数によって決まる。本実施の形態においては、外周部のゲート電極50に低抵抗のゲート配線12を並列に設けているので、上記のような時間的ずれの発生が抑制されている。また、本実施の形態の電力用半導体装置においては、第1ウェル領域41、第2ウェル領域42、43の各々のp型不純物濃度および深さが同一であるように説明し図示したが、これらの領域の不純物濃度および深さは同一である必要はなく、それぞれ別々の値であってもよい。さらに、セル領域内のユニットセルの配置方法は、正方形のユニットセルが格子状に並んだ図2に示したものである必要はなく、例えば、隣接する列のユニットセルが互い違いに配置されてもよい。また、ユニットセルの形状は正方形である必要はなく、長方形、六角形、三角形などであってもよい。また、本実施の形態の電力用半導体装置においては、ウェルコンタクト領域はコンタクトホールの下部に個別に位置するように説明したが、第1ウェルコンタクト領域62、第2ウェルコンタクト領域63は、断面奥行き方法に連続して形成されてもよい。さらに、本実施の形態の電力用半導体装置においては、最外周のウェルのウェルコンタクトホールである第2ウェルコンタクトホール63より外側にゲート配線12を配置しているために、ゲート配線12の外側にフィールドプレートを形成する必要がなく、電力用半導体装置の大きさを縮小でき、電力用半導体装置のコストを低減することができる。実施の形態2.図14は、本発明の実施の形態2の電力用半導体装置を上面から透視した平面図である。また、図15は、図14のC-C’断面の断面図であり、図16は、図14のD-D’断面の断面図である。本実施の形態の電力用半導体装置は、実施の形態1の電力用半導体装置から第1ウェルコンタクトホール62および第2オーミック電極71bを除いたものである。その他の部分については、実施の形態1で説明したものと同様であるので説明を省略する。本実施の形態の電力用半導体装置においても、電力用半導体装置をオン状態からオフ状態にスイッチングしたときに、第2ウェル領域42、43に発生する変位電流の大部分が、ゲート絶縁膜30が形成された領域の第1ウェル領域41側とは反対側に設けられたフィールド絶縁膜31を貫通する第2ウェルコンタクトホール63を経由してソースパッド10に流れる。このため、本実施の形態の電力用半導体装置を高速スイッチングした場合であっても、ゲート絶縁膜30に高電界が印加されない。また、第1ウェルコンタクトホール62を設けることなく、より簡易な構成で、信頼性の高い電力用半導体装置を得ることができる。このように、本実施の形態の電力用半導体装置によれば、実施の形態1の第2ウェル領域43にもうけていた第1ウェルコンタクトホール62、第2ウェルコンタクト領域47、および、第2オーミック電極71bを削除することで、電力用半導体装置の断面横方向サイズを縮小でき、電力用半導体装置を小型化できる。なお、ゲート絶縁膜30に高い電界が印加されるのを防ぐため、第2ウェル領域42、43のゲート絶縁膜30側への張り出し長さは、大きくても第2ウェルコンタクトホール63から10~20μm程度以下にすることが望ましく、最大でも100μm以下にすることが望ましい。実施の形態3.図17および図18は、実施の形態1の電力用半導体装置の第2ウェル領域42、43の断面横方向の抵抗を小さくするために、実施の形態1の電力用半導体装置の第2ウェル領域42、43の表層部に、第2導電型の不純物を高濃度に添加した高不純物濃度ウェル領域45を設けた、本実施の形態の電力用半導体装置の断面模式図である。その他の部分については、実施の形態1で説明したものと同様であるので詳しい説明を省略する。図19に、本実施の形態の電力用半導体装置の上面図を示す。図17、図18はそれぞれ図19のE-E’断面の断面図、F-F’断面の断面図に相当する。ここで、高不純物濃度ウェル領域45の不純物濃度は、専用のフォトリソグラフィー工程により高不純物濃度ウェル領域45に適した不純物濃度を設定する場合には、第2ウェル領域42、43の不純物濃度より高く、1×1020cm-3程度に設定すればよく、多くとも1×1021cm3程度とするのが望ましい。また、図20および図21にその断面図を示すように、実施の形態1の電力用半導体装置の第1~第3ウェルコンタクト領域46、47、48をイオン注入法により形成する際に、第2ウェルコンタクト領域47および第3ウェルコンタクト領域48のイオン注入マスクパターンを第2ウェル領域42、43と同じパターンに変更することにより、フォトリソグラフィー工程を増加させることなく、第2ウェル領域42、43の断面横方向の抵抗を低減することができる。本実施の形態の電力用半導体装置によれば、第2ウェル領域42、43の表層部に高不純物濃度ウェル領域45を設けているために、オン状態からオフ状態にスイッチングしたときに、第2ウェル領域42、43に発生する電流のよって発生する電圧を低減することができ、また、変位電流の大部分がフィールド絶縁膜31を貫通して設けられた第2ウェルコンタクトホール63を経由してソースパッド10に流れる。このため、高速スイッチングした場合であっても、ゲート絶縁膜30のみならずフィールド絶縁膜31にも高電界が印加されることを抑制でき、信頼性の高い電力用半導体装置を得ることができる。実施の形態4.図22は、本実施の形態の電力用半導体装置を上面から透視して見た平面図である。また、図23および図24は、それぞれ、図22の平面図のG-G’部分の断面、H-H’部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。本実施の形態の電力用半導体装置においては、実施の形態1の電力用半導体装置の第2ウェル領域42、43のうち、ゲート電極50、ゲートパッド11、ゲート配線12などが設けられている領域で、ゲート酸化膜30が形成されている領域の下部を除いた部分にのみ、第2導電型の不純物を高濃度に添加した高不純物濃度ウェル領域45を設けている。その他の部分については、実施の形態1で説明したものと同様であるので詳しい説明を省略する。本実施の形態の電力用半導体装置は、第2ウェル領域42、43のうち、ゲート電極50、ゲートパッド11、ゲート配線12などが設けられている領域で、ゲート酸化膜30が形成されている領域の下部を除いた部分に、第2導電型の不純物を高濃度に添加した高不純物濃度ウェル領域45を設けているために、実施の形態1の電力用半導体装置より第2ウェル領域42、43の断面横方向の抵抗値を低減することができ、スイッチング時の変位電流によって発生する電圧を低減することができる。また、実施の形態3の電力用半導体装置と比較すると、高濃度に不純物を添加した炭化珪素層の上にゲート絶縁膜30を形成することを避けることができ、ゲート絶縁膜30の絶縁性の信頼性を高くすることができる。特に、ゲート絶縁膜30を熱酸化法で形成した場合には、イオン注入法により高濃度に不純物を添加した炭化珪素層を熱酸化して形成したゲート絶縁膜30の絶縁信頼性が低下する場合がある。このため、本実施の形態の構造を採ることにより、より信頼性の高い電力用半導体装置を得ることができる。なお、高不純物濃度ウェル領域45の不純物濃度は3×1018cm-3以上1×1021cm-3以下の範囲とするのが好ましい。また、第1~第3ウェルコンタクト領域46、47、48を形成する際のフォトリソグラフィー工程と同時に高不純物濃度ウェル領域45を形成することにより、工程を増加させることなく、高不純物濃度ウェル領域45を形成することができる。実施の形態5.図25および図26は、本実施の形態の電力用半導体装置の断面を模式的に表した断面模式図であり、それぞれ、実施の形態2の図14の平面図のC-C’部分の断面、D-D’部分の断面に対応したものである。本実施の形態の電力用半導体装置においては、実施の形態2の電力用半導体装置の第2ウェル領域42、43のうち、ゲート電極50、ゲートパッド11、ゲート配線12などが設けられている領域で、ゲート酸化膜30が形成されている領域の下部を除いた部分にのみ、第2導電型の不純物を高濃度に添加した高不純物濃度ウェル領域45が設けられている。その他の部分については、実施の形態2で説明したものと同様であるので詳しい説明を省略する。本実施の形態の電力用半導体装置によれば、第2ウェル領域42、43のうち、ゲート電極50、ゲートパッド11、ゲート配線12などが設けられている領域で、ゲート酸化膜30が形成されている領域の下部を除いた部分に高不純物濃度ウェル領域45が設けているので、実施の形態2の電力用半導体装置と比較して、高濃度に不純物を添加した炭化珪素層の上にゲート絶縁膜30を形成することを避けることができ、ゲート絶縁膜30の絶縁性の信頼性を高くすることができる。本実施の形態の電力用半導体装置においては、高不純物濃度ウェル領域45の不純物濃度は3×1018cm-3以上1×1021cm-3以下の範囲とするのが好ましい。また、第1ウェルコンタクト領域46、第2ウェルコンタクト領域47、第3ウェルコンタクト領域48を形成する際のフォトリソグラフィー工程と同時に高不純物濃度ウェル領域45を形成することにより、工程を増加させることなく、高不純物濃度ウェル領域45を形成することができる。なお、上記実施の形態1~5では、セル領域に形成する半導体素子が縦型のMOSFETである場合を開示しているが、例えば図3の半導体基板20と裏面側の裏面オーミック電極72との間に第2導電型のコレクタ層を設けることによりIGBTのセル領域を有する半導体素子を構成しても、上述した本発明の効果がIGBTのセル領域を有する半導体素子に対しても同様に奏される。したがって、本発明の効力が及ぶ範囲は、MOSFETあるいはIGBT等のMOS構造を有するスイッチング素子としての半導体素子である。なお、半導体素子がIGBTの場合には、MOSFETのドレイン電極がコレクタ電極に相当し、MOSFETのソース電極がエミッタ電極に相当する。また、チャネル領域が半導体基板20表面と垂直に形成されるトレンチ型MOSFETにおいても、フィールド絶縁膜31の端部とゲート絶縁膜30の接続部よりもゲートパッド11またはゲート配線12に近い側に第2ウェル領域42、43からソースパッド10への接続箇所を形成することによって、高速でスイッチオフした場合においても、ゲート絶縁膜30近傍で変位電流によって発生する電圧を低減することができ、信頼性の高い電力用半導体装置を得ることができる。さらに、上記実施の形態1~5で示される電力用半導体装置の構造を備えれば、本発明の効果はその製造方法に依存するものではなく、実施の形態1~5で説明した製造方法以外の製造方法を用いて製造した電力用半導体装置構造においても、信頼性の高い電力用半導体装置構造を得ることができる。また、上記実施の形態1~5では、主に炭化珪素材料で構成された電力用半導体装置の例を説明したが、本発明は、炭化珪素構成された電力用半導体装置に限るものではなく、窒化ガリウムなどのワイドバンドギャップ半導体材料やガリウム砒素材料、Si材料などの他の半導体材料で構成された電力用半導体装置であっても、同様の効果を奏する。また、実施の形態1~5で縦型MOSFETと説明した電力用半導体装置のゲート絶縁膜30は、必ずしもMOSの名の通りの二酸化珪素などの酸化膜である必要はなく、窒化珪素膜、酸化アルミニューム膜などの絶縁膜であってもよい。さらに、本発明においては、実施の形態1~5で記載したMOSFET構造を有する半導体素子自体を狭義の意味で半導体装置と定義するほかに、例えば、このMOSFET構造を有する半導体素子と、この半導体素子に対して逆並列に接続されるフリーホイールダイオードと、この半導体素子のゲート電圧を生成、印加する制御回路等と共にリードフレームに搭載して封止されたインバータモジュールのような、半導体素子を組み込んだパワーモジュール自体をも、広義の意味で半導体装置と定義することもできる。"