"N次元のベクトル演算を実行するために、半導体チップに実装されているベクトル機能ユニットであって、それぞれが論理回路を含むN個の機能ユニットと、前記N個の機能ユニットのうち選択されたものから出力結果の提示を行わせるマスキング回路とを備え、前記論理回路は、第1の整数乗算加算計算の最上位側のビット部分は提示するが最下位側のビット部分は提示しない第1の整数乗算加算命令と、第2の整数乗算加算計算の最下位側のビット部分は提示するが最上位側のビット部分は提示しない第2の整数乗算加算命令とを実行する、ベクトル機能ユニット。前記N個の機能ユニットはそれぞれ、さらに、浮動小数点乗算加算命令を実行する論理回路を含む、請求項1に記載のベクトル機能ユニット。前記N個の機能ユニットはそれぞれ、32ビット演算および64ビット演算を両方ともサポートする、請求項1または2に記載のベクトル機能ユニット。前記N個の機能ユニットはそれぞれ、加算器の前の第1のシフトレジスタと、前記加算器の後の第2のシフトレジスタとを含む、請求項1から3のいずれか一項に記載のベクトル機能ユニット。前記加算器は、前記第1の整数乗算加算命令および前記第2の整数乗算加算命令のいずれのスカラー演算結果のビット幅よりも大きなビット幅の出力を持つ、請求項4に記載のベクトル機能ユニット。前記第1のシフトレジスタおよび前記第2のシフトレジスタは、ABの項の指数値およびC項の指数値の差を計算する論理回路に連結されている、請求項4または5に記載のベクトル機能ユニット。方法であって、半導体チップでベクトル演算を実行する段階を備え、前記実行する段階は、前記半導体チップに実装されているベクトル機能ユニットで第1のベクトル命令を実行する段階と、前記ベクトル機能ユニットで第2のベクトル命令を実行する段階とを有し、前記ベクトル機能ユニットは、ベクトル演算を実行するために要素をマスキングして、前記第1のベクトル命令は、第1の整数乗算加算計算の最上位側のビット部分は提示するが最下位側のビット部分は提示しない第1のベクトル整数乗算加算命令であり、前記第2のベクトル命令は、第2の整数乗算加算計算の最下位側のビット部分は提示するが最上位側のビット部分は提示しない第2のベクトル整数乗算加算命令である、方法。前記第1のベクトル命令の結果、および、前記第2のベクトル命令の結果を、コンピューティングシステムのそれぞれ異なる格納位置に格納する段階をさらに備える、請求項7に記載の方法。ベクトル浮動小数点乗算加算命令を、前記ベクトル機能ユニットで実行する段階をさらに備える、請求項7または8に記載の方法。同じ加算器を利用して、前記第1のベクトル整数乗算加算命令および前記第2のベクトル整数乗算加算命令、並びに、前記ベクトル浮動小数点乗算加算命令のそれぞれについてAB項とC項との合計を実行する段階をさらに備える、請求項9に記載の方法。前記第1のベクトル整数乗算加算命令の結果は、前記第2のベクトル整数乗算加算命令の結果より多いビットを提供する、請求項7から10のいずれか一項に記載の方法。前記第1のベクトル整数乗算加算命令は64ビットを提供し、前記第2のベクトル整数乗算加算命令は32ビットを提供する、請求項11に記載の方法。ハードディスクドライブと、N次元のベクトル演算を実行するために、半導体チップに実装されているプロセッサとを備え、前記プロセッサは、それぞれが論理回路を含むN個の機能ユニットと、前記N個の機能ユニットのうち選択されたものから出力結果の提示を行わせるマスキング回路とを有し、前記論理回路は、第1の整数乗算加算計算の最上位側のビット部分は提示するが最下位側のビット部分は提示しない第1の整数乗算加算命令と、第2の整数乗算加算計算の最下位側のビット部分は提示するが最上位側のビット部分は提示しない第2の整数乗算加算命令とを実行する、コンピューティングシステム。前記N個の機能ユニットはそれぞれ、さらに、浮動小数点乗算加算命令を実行する論理回路を含む、請求項13に記載のコンピューティングシステム。前記機能ユニットはそれぞれ、32ビット演算および64ビット演算を両方ともサポートする、請求項13または14に記載のコンピューティングシステム。前記機能ユニットはそれぞれ、加算器の前の第1のシフトレジスタと、前記加算器の後の第2のシフトレジスタとを含む、請求項13から15のいずれか一項に記載のコンピューティングシステム。前記加算器は、前記第1の整数乗算加算命令および前記第2の整数乗算加算命令のいずれのスカラー演算結果のビット幅よりも大きなビット幅の出力を持つ、請求項16に記載のコンピューティングシステム。前記第1のシフトレジスタおよび前記第2のシフトレジスタは、ABの項の指数値およびC項の指数値の差を計算する論理回路に連結されている、請求項16または17に記載のコンピューティングシステム。コンピュータシステムには、乗算加算演算が必要となるものがある。乗算加算演算は、計算ABCを実行する演算のことであり、ここでA、B,およびCがそれぞれ入力オペランドとなる。図2は、ベクトル乗算加算命令VMADDを実行することができるベクトル処理機能ユニット200の高レベルアーキテクチャ図である。図2からわかるように、機能ユニットは、それぞれがスカラー乗算加算演算を入力ベクトルのそれぞれの要素に実行するN個のスカラー論理ユニット200_1から200_Nを含んでいる。ここで、入力レジスタ203は、入力ベクトルAが、A_1、A_2、...、A_Nを保持しており、入力レジスタ204が、B=B_1、B_2、...、B_Nを保持しており、入力レジスタ205が、C=C_1、C_2、...、C_Nを保持している。スカラー論理ユニット200_1は、C1を行い、スカラー論理ユニット200_2は、C2を行い、スカラー論理ユニット200_Nは、CNを行う。一実施形態では、各スカラー論理ユニットが、32ビットのオペランド演算モードと、64ビットのオペランド演算モードとを両方サポートしている。論理ユニット200_1から200_Nにより生成される個々の結果202_1から202_Nが、ベクトル機能ユニット200が生成して出力レジスタに格納されている出力ベクトルの個々の要素に対応している。図2は、SIMD演算に対してベクトル演算を実行するために、マスキングレイヤが出力回路206に組み込まれてよいことも示している。ベクトル演算は、SIMD演算とは別のものとしてみられており、入力オペランドの次元が、ベクトルマシンについては可変であるが、SIMDマシンについては固定されている。図2のベクトルマシンの要素数を変化させる能力は、出力206で実行されうるマスキングにより表される。具体的に、各出力要素が、銘々の書き込み論理回路で書き込まれてよい不図示。一実施形態では、書き込み論理回路は、どの出力要素位置にも書き込むことができる。一実施形態では、書き込み論理回路を、有効なベクトルオペランド要素に対応する要素のみに対して有効とすることで、可変長のベクトルを処理することができる。これは、有効なベクトル要素に対応するスカラー機能ユニット2001から200Nのもののみ演算を本質的に有効とする効果もある。さらに、マスクによって、提示する有効な要素について検知される算術的例外がイネーブルされ、同時に、無効な要素の例外が抑制される。以下に詳述するように、ベクトル乗算加算命令を計算すること以外にも、機能ユニット200はさらに、iベクトル乗算加算計算の上位ビットを提供する整数オペランドのベクトル乗算加算高命令VMADDH、iiベクトル乗算加算計算の下位ビットを提供する整数オペランドのベクトル乗算加算VMADDL、iii入力ベクトルCを受け付けて、入力ベクトルCの要素の先頭ゼロカウントにそれぞれ要素が対応している出力ベクトルを結果として提供するベクトルカウント先頭ゼロ命令VCLZ、iv入力ベクトルCを受け付けて、入力ベクトルCの要素の末尾ゼロカウントにそれぞれ要素が対応している出力ベクトルを結果として提供するベクトルカウント末尾ゼロ命令VCTZ、v入力ベクトルCを受け付けて、入力ベクトルCの個々の要素の1のカウントにそれぞれ個々の要素が対応している出力ベクトルを結果として提供するベクトルカウント命令VCNT、vi入力ベクトルCを受け付けて、入力ベクトルCの個々の要素のパリティステータス偶数または奇数にそれぞれ個々の要素が対応している出力ベクトルを結果として提供するベクトルパリティ命令VPARのうちの1以上のような、複数のさらなるベクトル命令の計算も可能である。VMADD命令においては、上で数えた各命令が、ベクトル入力A、B,およびCのそれぞれの入力オペランド要素のスカラー実行により達成される。さらなる実施形態では、これも後述するが、機能ユニット200が実行する命令のいずれか、またはすべてが、浮動小数点および整数のオペランドで動作可能である。図3は、図2のスカラー論理ユニットの1つの実施形態を示している。この実施形態で記載するように、スカラー論理ユニットは、上述したVMADDVMADDHVMADDLVCLZVTLZVCNTおよびVPAR命令のいずれかをサポートする入力ベクトルA、B,およびCのそれぞれの要素に対してスカラー演算を実行することができる。入力ベクトルA、B,Cの要素および出力ベクトルRの要素が浮動小数点で指定されているときのVMADD命令の演算について説明する。当技術分野で知られているように、浮動小数点の数値の表現は、符号仮数mantissa指数の形式をとり、符号の値は、数値が正か負かを示しており、仮数の値は、値の数を示しており、指数の値は、値のオーダを指定している。すると、VMADD命令は、で示すことができる。図3を参照すると、乗算器301は、少なくともの明示的な計算としての項を計算している。積の符号は、iA_sgnおよびB_sgnが同じ値である場合に正、iiA_sgnおよびB_sgnが異なる値の場合には、負、として簡単に計算することができる。積の指数ブロック302は、iA_exponentB_exponentと、iiC_exponentとのうち大きいほうをとることで、最終結果の指数の最初の計算を決定する。つまり、Cの値がAおよびBの積よりもかなり大きい場合には、Cの項のオーダが最終結果のオーダを支配する。同様に、ABがCよりもかなり大きい場合には、ABのオーダが最終結果のオーダを支配することになる。加算器305が、ABCの加算を行う。しかし顕著なことに、加算を浮動小数点の形態で行う前に、一実施形態では、ABの項の指数つまり、乗算器301の出力に関する指数を、C項の指数と同じにしておく。指数差ブロック303およびシフタ304を利用してこのプロセスを実行する。具体的には、指数差ブロック303が、AB項の指数とC項の指数との差をとるつまりiA_exponentB_exponentと、iiC_exponentとの間の差をとる。2つの項のうち小さいほうも特定するたとえば、積指数ブロック302の出力を分析することで。次に、2つの項のうち小さいほうの仮数のバイナリポイントの位置つまり、AB積の項またはCの項小さいほうの指数項の仮数のバイナリポイントの位置を、左に、差ブロック303が決定する2つの項の間の指数差に対応するビット数位置分シフトする。シフトした項および他方の、シフトしていない項を加算器305に渡す。一例として、ABの積の項は、5.5555E8に対応しており、Cの項は、2.2222E6に対応しており、Cの項の仮数のバイナリポイント位置2.2222は、シフタ304により左に2桁分0.02222シフトされて、加算器305が同じ指数値を持つ2つの数の仮数を適切に加算する。この例では、加算器305が、5.5555E8と0.02222E8とを適切に加算する。したがって一実施形態では、シフタ304が差ブロック303の出力に連結され、ABの項およびCの項のいずれかの仮数のバイナリポイント位置に適用するのに適したシフトの量が決定される。さらなる実施形態では、ABの項およびCの項の一方の仮数のバイナリポイント位置をシフトさせ、他方はシフトさせない。次に、シフトしたほうの仮数の値およびシフトさせなかった仮数の値を、加算器305に提示する。もちろん、差ブロック303がABの項およびCの項の指数が同じであると判断すると、シフトは行われず、ABの項とCの項両方の仮数をシフトしないで加算器305に渡す。一実施形態では、ABの項とCの項の符号の値も、加算器305に渡して、たとえばCの項の符号が負である場合には、AB-Cの減算が実際に実行できるようにする。2つの項の減算が実際に実行できる場合つまり、ABの項の符号がCの項の符号と異なっている場合、かつ、2つの項の絶対値がほぼ等しい場合、加算器305の出力は、ゼロに近い数であってよい。したがって、加算器305の出力の仮数の値は、最初の1が現れる前に0の列をもつ。この場合、より高い精度の結果を生成するために、加算器305の出力の仮数の値のバイナリポイントをシフトして、最初の値として、整数を有する仮数を生成する。たとえば加算器が、ABの仮数と符号の項-5555566...と、Cの仮数と符号の項5.555555...とを提示された場合、加算器305は、-0.000011...を生成する。最終結果の精度を高めるために、加算器305からの結果のバイナリポイントを、5桁右にシフトして、1.111111...とする必要がある。バイナリポイントの右へのシフトは、指数の値の変更に対応しているので、指数値を変更する必要もある。この特定の例においては、仮数のバイナリポイントを右に5桁シフトすることは、指数値を5減らすことに対応している。したがって加算器305の出力で提供される仮数の項に最初にゼロがある場合には、バイナリポイントを右にシフトさせる必要があるばかりでなく、積の指数ブロック303の出力の指数の項を減らす必要もある。ここで先頭の1の予測ブロック306、正規化シフタ307、および指数加算器308を利用してこれらのタスクを遂行する。具体的には、先頭の1の予測ブロック306は、加算器の出力の最初一番左の1の位置にフラグをつけて、正規化シフタ307に対して、加算器出力が右にシフトすべきバイナリポイントの数を示し、指数加算器308に、指数ブロック302からいくつ指数値を減らせばいいかを示す。一実施形態では、加算器の出力のバイナリポイントの右への移動が、実際には、加算器の出力の数値内容を左に移動させることで達成される場合もある。同じ実施形態または別の実施形態では、加算器308が、先頭の1の予測器306から届く値が、積の指数302の出力値から減算すべきであると理解する。一実施形態では、先頭の1つの予測器が以下のように動作する。加算器305に提供される2つの入力オペランドのうちつまりABの項の仮数とCの項の仮数、先頭の1の予測器306が、これらの項の先頭の1の位置を個々に決定して、先頭の1の位置の左端のビット位置にフラグをたてる。たとえばAB項の仮数が0001100101...であり、Cの項の仮数が0000100000...である場合には、先頭の1の予測器306は4番目のビット位置にフラグを立てる。これは、4番目のビット位置がABの仮数の項のうち、2つのオペランドのうち、左端のまたは最上位の先頭の1であるからである。この決定を、次に、加算器305の出力の先頭の1の位置として仮定する。多くの場合この仮定が正しく、これを正規化シフタ307が加算器の出力のシフト量の決定に利用して、さらに、加算器308が実行する指数減算量の決定に利用する。場合によってはこの仮定が正しくない場合もある。先ほど述べた例で提供された2つのオペランドは、加算器により加算されて、0010000101...という加算器の出力が生成される。仮定が正しくない場合、この例では、2つのオペランドの加算によって、先頭の1の予測器が特定するビット位置で繰り上げが生じるつまり、先頭の1の予測器が特定する加算器の出力のビット位置が0であるので、先頭の1の予測器が特定する位置から1つ位置を左にずらしたビット位置は1である。したがって、一実施形態では、先頭の1のインジケータ306がフラグをつける仮定値を、加算器の出力をシフトしてその指数を減算する量として解放する前に、論理回路は、i先頭の1のインジケータが特定する加算器305の出力の位置が0であることをしらべること、ii先頭の1のインジケータが特定する位置のすぐ左の加算器305の出力の位置が1であることをしらべること、のうちいずれかまたは両方をチェックとして実行する。これら条件のいずれかが真である場合には、正しい解は、先頭の1のインジケータ306のフラグするビット位置ではなくて、先頭の1のインジケータがフラグするビット位置のすぐ左のビット位置ということになる。この場合には、先頭の1のインジケータは、本質的に仮定を正して、正しい情報をシフタ307と加算器308とに与える。ここで、先頭の1の予測器を利用する理由が、先頭の1の判断プロセスが包括的であるために、1以上のクロックサイクルを消費する可能性があることであることは言及に値する。同様に、加算器305が実行する加算も包括的であるために、1以上のクロックサイクルを消費する可能性がある。先頭の1の決定が、加算器305に後続して行われるよう設計されている場合には、2以上のクロックサイクルが消費されて、ABCの合計と、合計の先頭の1の位置とが決定される。しかし図3のアーキテクチャでは、加算器305の合計および予測器306の先頭の1の決定の大部分が並列で行われるので、直列で行われる場合よりも、消費されるクロックサイクル時間全体が短くなる。さらに、先頭の1の予測器306の結果が間違っており、チェックされたとしても、上述したチェック演算は比較的単純であり、実行に利用される論理も比較的短いエントツーエンドであるために、チェック演算の時間ペナルティが許容可能であり、全体としてより良い解決法が維持される。シフタ307が加算器305の結果をシフトして、加算器308が指数の値を減らすとシフトおよび指数の低減が可能な場合、FMADD命令ABCの解が本質的に決定されたことになる。最終的な処理は、所望の精度および適切なフォーマットで解を表現するために実行される。この処理の一部には、仮数の値の丸め処理が含まれる。一実施形態では、命令は、単精度または倍精度という2つの異なるレベルの精度のいずれかを指定することができる。さらなる実施形態では、倍精度の値は、単精度の値が表現するビット数の二倍のビット数で表現される。さらなる実施形態では、単精度のフォーマットは、32ビットであり、内訳が、符号用の1ビットと、仮数用の23ビットと、指数用の8ビットとであり、倍精度のフォーマットは、64ビットであり、内訳が、符号用の1ビットと、仮数用の52ビットと、指数用の11ビットとである。またさらなる実施形態では、機能ユニット300内で、仮数が128ビットまでの精度で計算される。ここで乗算器301の出力幅が、2つの64ビットの整数値の整数倍を処理できるよう128ビットとして接続される。同様に加算器305の出力およびシフタ307の出力も128ビットである。従い、様々な実施形態で、結果の仮数のための機能ユニット300により内部で計算されたビット数が、最終結果の仮数部として実際に提示されるビット数を超える場合がある。したがって、ラウンド処理は、最終的に提示される仮数を下回るビットいずれかが1である場合スティッキービットと称されるに行われることになる。図3のアーキテクチャでは、末尾ゼロ論理ブロック309は、シフタ307の出力の末尾のゼロの数を決定する。この数は、機能300による計算のさらなるビットの数と比較すると、最終的に提示される仮数のビットを下回る1がある場合に示される。仮数が左にシフトされ、先頭のゼロが削除され、同時に末尾のゼロがシフトされると、さらなる末尾のゼロの数さらなる末尾のゼロの数であり、先頭の1ブロック306が計算する左のシフト数に等しいを考慮に入れる必要がある。ここで、シフタ307の出力の末尾のゼロの数を正確に計算するために、末尾のゼロの検知器309は、先頭の1の予測器306が課すシフトを認知している必要があり、このために、末尾のゼロの検知器309も、先頭の1の予測器306からの入力を受け付けるものとして観察される。最下位右端ビットの位置から、上位のビットの位置に1ビットずつ左に移動するゼロの数は、1の最下位右端値の位置まで決定される。末尾のゼロの数が、任意の精度の仮数の最下位右端の位置を超える左方向へ場合、最下位ビット位置を現在の値で維持するつまりラウンドアップ処理を行わない。逆に、ラウンドアップ処理を行う場合、利用可能な精度の仮数の最下位ビット位置をi0から1に、またはii1から0に増分すると、次に上のビット位置まで到達する繰り上げ項が生じる。加算器310のラウンドアップ処理は、適用可能な精度でシフタ307の結果の仮数の最下位ビット位置に1の値を足す場合に利用される。加算器310の出力は、所望の精度への最終的な仮数値の対象として捉えられる。一実施形態では、加算器310の出力は常に所望の精度の最終的な仮数値の対象として捉えられ、ラウンドアップ処理を行わない場合には、シフタ307の出力に値0を追加して、ラウンドアップ処理を行う場合には、この任意の精度で右端の位置のシフタ307の出力の値1を追加する。図3からわかるように、スティッキービットの計算論理311は、末尾のゼロの検知論理309の出力と、所望の精度とに基づいてラウンドアップ処理が必要であるか否かを判断して、ラウンドアップ処理制御論理312は、このスティッキービットの決定に基づいて加算器310の所望の精度の最下位ビット位置に0または1を追加するラウンドアップ処理を行わない場合には0を加算し、ラウンドアップ処理を行う場合には1を加算する。図3の実施形態に示すように、末尾のゼロの検知論理309は、加算器305に提示されるオペランドに対して動作して、先頭の1の予測器306同様に、加算器305と並列で処理を実行することができる。別の実施形態では、末尾のゼロの検知器は、各オペランドの最下位右端のビットの値1を特定して、この2つのオペランドのうち最下位ビットの位置を、加算器305の出力の末尾のゼロの数を求める基礎としてフラグする。先頭の1の予測器が生じさせるシフトはさらに、末尾のゼロの検知器309によっても説明がつく。つまり、ある精度において、加算器305のシフトはいずれも、シフタ307の出力の最下位ビットを超えるか否か判断される前にいくつのゼロを検知する必要があるかに影響を与える。この末尾のゼロの検知方法は、数学的にはエラーの可能性がないために、エラーのチェック先頭の1の予測器を必要としない点に留意されたい。上述した記載は、VMADD命令の浮動小数点計算を考慮に入れて記載された。整数のVMADDの命令の場合には、整数のオペランドは、乗算器301の入力に単に提示される。ここで53bの倍精度の浮動小数点の仮数計算をサポートする実施形態では、乗算器が64bの整数乗算を処理するよう設計されている。したがい、乗算器の出力は128ビットの幅である。一実施形態では、64ビットの整数演算の場合、Cの項の左側が64個のゼロでパディングされて、最下位ビットが乗算器301の出力の最下位ビットと位置合わせされるようにする。つまり、加算器305に提供されるCの項のオペランドは、左半分の64ビットのゼロを有し、右半分に64ビットのCの入力オペランドを有する。実施形態では、1個の倍精度または64bの整数および2つの単精度または2つの32bの整数演算の計算をサポートしているので、32bの整数について、2つのCの項のそれぞれの上半分各32bをゼロでパディングして、64b幅とすることができる。32ビットの整数演算の場合、Cの項に適宜パディングを行う。一実施形態では、ゼロのパディングは、Cの項をシフタ304で右にシフトさせることで効果的に達成される。さらなる実施形態では、整数演算について、整数計算のための精度に応じてシフト量を指定する目的に指数差ブロック303が利用される。つまりたとえば64ビットの整数演算では、指数差ブロック303が、64ビットの整数演算の場合には、シフタ304に、Cの項の64ビットを右にシフトさせるための入力信号をシフタ304に送信して、32ビットの演算の場合には、指数差ブロック303を、シフタ304にCの項の96ビットを右にシフトさせるための入力信号をシフタ304に送信するよう構成する。加算器305は、乗算器の出力、および、シフトされて位置合わせされたCの項の値を加算して、ABCの整数値を決定する。ABCの整数値の次元が、最終結果として許容範囲のビット幅を超えると、一実施形態では、加算器305の出力の上半分および下半分をシフタ307により最終結果として渡す。たとえば、加算器305の出力が128ビット幅であり、64ビットの整数演算が適用される一実施形態では、命令の結果は、64ビット幅しかないが、内部機能ユニットは128整数値であるとして計算する。したがい、整数演算についてVMADDHおよびVMADDLという2つの異なるVMADD命令が存在してしまう。VMADDHは、128ビット加算器の出力の最上位64ビットを表し、VMADDLは、128ビット加算器の出力の最下位64ビットを表す。整数のVMADD演算の場合には、積の指数ブロック302、先頭の1の予測器307、指数加算器308、末尾のゼロの検知器309、スティッキービット論理311、および、ラウンドアップ制御論理312は、些末なゼロを加算器310に加算する程度にしか利用できない。図4Aは、上述した機能ユニットの浮動小数点VMADD演算の一実施形態を示し、図4Bは、上述した機能ユニットの整数のVMADDL/H演算の一実施形態を示す。図4Aを参照すると、オペランドAおよびBのそれぞれの仮数値が乗算される401。続いて、並列処理として、AB項およびC項の指数の値の間の差をとり402、AB項の指数とC項の指数の最大値を、結果の最初の指数として適用する403。決定されたABの項およびCの項の指数の差に基づいて、小さいほうの指数を有する項の仮数をシフトして404、大きいほうの指数を有する項の仮数と位置合わせする。そして、ABの項およびCの項の位置合わせされた仮数を加算する405。そして実質的に並列に、加算器の結果の先行する1を予測する406。先行する1の予測は、ABCの合計結果との比較でチェックされる407。先行する1の決定に基づいて、ABCの仮数の合計結果を、整数値と合うようにシフトして408、命令の指数の結果を調節する409。ラウンドアップは必要に応じて行われ410、仮数の値を指定された精度に基づいて提示する。図4Bを参照すると、整数AおよびBの項を乗算して411、Cの項をパディングして、412、ABの積と位置合わせする。ABおよびCの整数の項を加算する413。命令が上位部分を特定している場合には、ABCの上位部分を提示し、または、命令が下位部分を特定している場合には、ABCの下位部分を提示する。VMADDHをVMADDLと連続実行して、別々の場所に結果を格納することで、システムにABCの値全体を保持させる。機能ユニット300に関する上記記載が、ベクトル乗算加算命令VMADDを実行するために、ベクトル機能ユニットで複数回インスタンス化されうる機能ユニットに関するものである点は繰り返し言及する価値がある。図3の向上した機能ユニット300は、i入力ベクトルCを受け付けて、入力ベクトルCの要素の先頭ゼロカウントにそれぞれ要素が対応している出力ベクトルを結果として提供するベクトルカウント先頭ゼロ命令VCLZ、ii入力ベクトルCを受け付けて、入力ベクトルCの要素の末尾ゼロカウントにそれぞれ要素が対応している出力ベクトルを結果として提供するベクトルカウント末尾ゼロ命令VCTZ、iii入力ベクトルCを受け付けて、入力ベクトルCの個々の要素の1のカウントにそれぞれ個々の要素が対応している出力ベクトルを結果として提供するベクトルカウント命令VCNT、iv入力ベクトルCを受け付けて、入力ベクトルCの個々の要素のパリティステータス偶数または奇数にそれぞれ個々の要素が対応している出力ベクトルを結果として提供するベクトルパリティ命令VPARのうちの任意の1以上のような、スカラー部分の実行のために利用されてもよい。図5は、VCLZ、VCTZ,VCNT,およびVPAR命令のスカラー部分を実行するための、図3に示されている論理および配線の上に更なる論理および配線を含む、向上した機能ユニット500を示す。一実施形態では、これら命令に対して、図5の機能ユニット500が処理するベクトルの要素を、ABC命令のCオペランドを受信するデータ経路で受信する。これは1つの方法にすぎず、設計上の変形例として、VCLZ、VCTZ,VCNT,およびVPAR命令のいずれかについてのオペランドは、ABC命令のA、B,およびCオペランドのいずれかのデータ経路で受信されてもよい。便宜上、VMADD命令を実行するための様々な論理ブロック間の相互接続は示していない。これら相互接続が存在している点は理解されたい図3にみられるように。もちろん、図3および図5両方に示されるブロックのいずれかは半導体論理回路で実装可能である。図5の具体例に示すように、VCLZ、VCTZ,VCNT,およびVPAR命令のいずれかのオペランドを、Cオペランドのデータ経路で受信して、オペランドを位置合わせシフタ504で受信するここで、シフタのいずれかをシフトレジスタとして実装可能であることに留意されたい。命令がVCLZ、VCTZ,VCNT,およびVPAR命令のいずれかを特定している場合VMADD命令と反対に、位置合わせシフタは、指数差ユニット503からの入力を無視して、単にCオペランドを、少なくともそれぞれの命令に適用可能な論理に提示する。つまり、VCLZ命令の論理506、VCTZ命令の論理509、および、VCNT命令の論理530である。加えて位置合わせシフタ504は、VMADD命令のABの項の仮数を持ち越すデータ経路のゼロの良性の値benignvalueを提示している。今のオペランドの先行するゼロカウントを提示するVCLZ命令に関しては、図5では、図3と異なり、論理506が先行する1および先行する0の論理回路として実装されている図3の、先行する1の予測論理回路306参照。ここで、オペランドの先行する0の数は、オペランドの先行する1の位置に関連している点に留意されたい。具体的には、既知のビット幅のオペランドについて、先行する0の数が、オペランドのビット幅と、そのオペランドの先行する1のビット位置との間の差に等しい。ここで、先行する1の予測器306が、VMADD命令のABおよびCの仮数の項両方において先行する1の位置を決定して、これら2つの項の最上位左端の先行する1の位置にフラグを立てる。ここでは、位置合わせシフタ504が、VLCZ命令のAB項の0の値を表すことから、Cの項の先行する1の位置VLCZ命令のオペランドにフラグをたてる。このことから、オペランドの先行するゼロの数を決定することができる。異なるオペランドビット長たとえば32ビットまたは64ビットも、適用可能なビット長が特定されていたり、わかっていたりすれば、簡単に処理することができる。一定の状況下では最初の解が正しくない可能性があることから、図3の先行する1の予測器306が予測器となることがあることを思い出されたい。具体的には、加算器305の出力をチェックする必要があった。しかしVCLZ命令の場合には、加算器305を利用しないために、この問題は生じない。したがい、論理506からの解が正しいものとなり、チェックの必要がない。先行するゼロのカウントを最終的にフォーマット論理513に渡し、命令に適したフォーマットで解を提示する。一実施形態では、先行するゼロのカウントたとえばVMADD命令の先行する1のカウントを、指数調節加算器508に渡し、フォーマット論理513へ転送させる。入力オペランドの末尾のゼロのカウントを提示するVCTZ命令に関しては、オペランドCを末尾のゼロの決定論理509に渡す。図3の説明で、末尾のゼロの決定論理309が、各オペランドでABおよびC、1の最下位右端ビット値を特定して、2つのオペランドのうち最下位ビット位置に、加算器305の出力の末尾のゼロの数を決定する基本としてフラグを立てたことを想起されたい。同じ演算は、Cの項VCTZ命令のオペランドのみが、論理509が提供する最終解を制御することができるようABの項をゼロに設定するという注意書きとともに、VCTZ命令の処理にも応用できる。解は、最終的には命令に解を提示するフォーマッティング論理513にもルーティングされる解は、指数調節加算器508等の別のブロックにより前もって処理されてもよい。VCNT命令に関しては、1のカウント論理520が、Cオペランドに提示される1の数をカウントして、解を最終的にフォーマッティング論理513にルーティングする。VPAR命令に関しては、パリティ論理530が、Cオペランドのパリティ値を決定してたとえばオペランドに奇数および偶数個の1があるか、最終的には解が、命令の解を提示するフォーマッティング論理513にルーティングされる。図6A-図6Dは、図5の機能ユニット500について上述した演算が、ベクトル演算に対して並列にN回実行されるときの図2の機能ユニット200の演算を示す。VCLZ命令については、図6Aに示すように、オペランド/要素の入力ベクトルを受け付け601a、各オペランドの先行する0の数を決定し602a、各オペランドの最後の0カウントを有する出力ベクトルを提示する603a。VCTZ命令については、図6Bに示すように、オペランド/要素の入力ベクトルを受け付け601b、各オペランドの先行する0の数を決定し602b、各オペランドの先行する0カウントを有する出力ベクトルを提示する603b。VCNT命令については、図6Cに示すように、オペランド/要素の入力ベクトルを受け付け601c、各オペランドの1の数を決定し602c、各オペランドの1を有する出力ベクトルを提示する603c。VPAR命令については、図6Dに示すように、オペランド/要素の入力ベクトルを受け付け601d、各オペランドのパリティを決定し602d、各オペランドのパリティを有する出力ベクトルを提示する603d。上述したように、この機能ユニットは、半導体プロセッサの命令実行ユニット内に実装されてもよい。図7は、CISC、RISCおよびVLIW等の数多くの異なる種類の処理コアアーキテクチャを記述すると思われる一般的処理コア700を示している。図7の一般的処理コア700は、1たとえばキャッシュおよび/またはメモリから命令をフェッチするフェッチユニット703、2命令を復号する復号ユニット704、3実行ユニット706に命令発行のタイミングおよび/または順序を決定するスケジュールユニット705特に、スケジューラは任意である、4命令を実行する実行ユニット706通常の命令実行ユニットには、分岐実行ユニット、整数算術実行ユニットALU、浮動小数点算術実行ユニットFPU、およびメモリアクセス実行ユニットが含まれる、および、5命令が無事完了したことを表すリタイヤユニット707を含む。特に、処理コア700は、マイクロコード708を利用してもしなくてもよい。上述した機能ユニットは、ハードワイヤデータ経路の端から端まで表しているが、上述した処理のいずれか、またはすべてを、専用論理というよりはマイクロコードで実装することもできる。マイクロコード化されたプロセッサの場合いは、マイクロオペが通常は、プロセッサが構築されている半導体チップ内の不揮発性機械可読媒体ROM等に格納されており、プロセッサ内の実行ユニットに、命令が呼び出す所望の機能を実行させる。上述した機能を有しているプロセッサは、様々なコンピューティングシステムでの実装も可能である。図8は、あるコンピューティングシステムたとえばコンピュータの一実施形態を示す。図8のコンピューティングシステムの例には、1ベクトル論理減算命令を含むよう設計されてよい1以上のプロセッサ801、2メモリコントロールハブMCH802、3システムメモリ803DDRRAM、EDORAM等の様々なタイプが存在する、4キャッシュ804、5I/OコントロールハブICH805、6グラフィックプロセッサ806、7ディスプレイ/スクリーン807陰極管CRT、フラットパネル、薄膜トランジスタTFT、液晶ディスプレイLCD、DPL等の様々なタイプが存在する、および、1以上のI/Oデバイス808が含まれる。1以上のプロセッサ801は、命令を実行して、コンピューティングシステムが実装するソフトウェアルーチンを実行する。多くの命令が、データに対して実行される複数の種類の処理に関している。データおよび命令は両方ともシステムメモリ803およびキャッシュ804に格納される。キャッシュ804は通常、システムメモリ803より短い待ち時間を有するよう設計されている。たとえばキャッシュ804は、プロセッサと同じシリコンチップに集積されてよく、および/または、高速SRAMセルで構築されてよく、一方でシステムメモリ803は、遅いDRAMセルで構築されていてもよい。より頻繁に利用する命令およびデータは、システムメモリ803ではなくキャッシュ804に格納するような構成とすることで、コンピューティングシステムのパフォーマンス効率全体が向上する。システムメモリ803を、コンピューティングシステム内の他のコンポーネントに利用可能にする際には、慎重性が期されてよい。たとえばコンピューティングシステムに対して様々なインタフェースから受信されたデータたとえばキーボードおよびマウス、プリンタポート、LANポート、モデムポート等経由で、または、コンピューティングシステムたとえばハードディスクドライブの内部格納要素から取得されたデータは、ソフトウェアプログラムの実装のために1以上のプロセッサ801による処理を受ける前に、一次的にシステムメモリ803に保管される場合が多い。同様に、コンピューティングシステムから、コンピューティングインタフェースのいずれかを介して外部実体に送信されたり、または、内部格納要素に格納されたりすべきであるとソフトウェアプログラムが決定するデータは、実際の送信または格納の前にシステムメモリ903に一次的に待ち状態に保管される。ICH805は、これらデータがシステムメモリ803と適切な対応するコンピュータシステムインタフェースコンピューティングシステムの設計によっては内部格納デバイスとの間で適切に交換される。MCH802は、プロセッサ801、インタフェース、内部格納要素の間で、互いに時間的に近接して行われる、競合するシステムメモリ803へのアクセスを管理する役割を担っている。1以上のI/Oデバイス808は、通常のコンピューティングシステムに実装される。I/Oデバイスの通常の役割は、データをコンピューティングシステムたとえばネットワーキングアダプタとの間で、または、コンピューティングシステムの大規模の不揮発性ストレージたとえばハードディスクドライブとの間で、データをやりとりすることである。ICH805は、ICH自身と、観察されたI/O808との間の双方向のポイントツーポイントリンクを有する。本明細書では、本発明を具体的な実施形態に基づいて記載してきた。しかし、添付請求項に述べる本発明の広義の精神および範囲を逸脱せずとも様々な修正および変更を行うことが可能であることは明らかである。したがって明細書および図面はあくまで例示として捉えられるべきであり、限定として捉えられるべきではない。"