"基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成する第1回路と、前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する第2回路と、を有することを特徴とするクロック生成回路。前記第1回路は、低レベルから高レベルへ変化する立ち上がりエッジの駆動電流を周期的に変化させて前記第1信号を生成する、ことを特徴とする請求項1に記載のクロック生成回路。請求項1または2に記載のクロック生成回路を有するスペクトラム拡散クロックジェネレータと、前記スペクトラム拡散クロックジェネレータにより生成されたクロックが入力される内部回路と、を有することを特徴とする半導体集積回路。基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成し、前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する、ことを特徴とするクロック生成方法。前記第1信号を、低レベルから高レベルへ変化する立ち上がりエッジの駆動電流を周期的に変化させ、または、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させ、または、低レベルから高レベルへ変化する立ち上がりエッジの駆動電流、および、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させて生成する、ことを特徴とする請求項4に記載のクロック生成方法。前述したように、従来、クロック生成回路としては、様々なものが提案されているが、例えば、フェーズインターポレータPhaseInterpolator:位相補正回路を用いて、PLLの位相補正位相変調を行ってスペクトラム拡散クロックを生成している。しかしながら、従来のクロック生成回路は、占有面積や定常位相誤差が大きく、クロックが安定するまでに時間がかかるといった問題がある。一実施形態によれば、基準信号を受け取って、立ち上がりエッジの傾き、および/または、立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成する第1回路と、第2回路と、を有することを特徴とするクロック生成回路が提供される。すなわち、前記第1の回路は、基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成する。前記第2回路は、前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する。開示のクロック生成回路、クロック生成方法および半導体集積回路は、占有面積や定常位相誤差の増大、並びに、クロックが安定するまでに長時間を要することなく、スペクトラム拡散クロックを生成してEMI対策を行うことができるという効果を奏する。まず、クロック生成回路の実施例を詳述する前に、クロック生成回路およびその問題点を図1および図2を参照して説明する。図1は、クロック生成回路の一例を示すブロック図であり、図2は、図1のクロック生成回路の動作を説明するための図である。図1において、参照符号101はスペクトラム拡散クロックジェネレータSSCG:クロック生成回路、102はPLL回路を示す。SSCG101は、位相比較器PFD111、チャージポンプCP112、ローパスフィルタLPF113、電圧制御発振器VCO114、位相制御回路115および分周器116を有する。PFD111は、入力する基準クロックCKrと、VCO114からの出力クロックCK10を分周器116で1/N分周した信号とを比較する。PFD111の出力は、CP112およびLPF113を介してVCO114に入力され、出力クロックCK10を出力する。出力クロックCK10は、VCO114を制御する位相制御回路115に入力され、例えば、クロックエッジを三角波や正弦波で位相変調する。具体的に、図2に示されるように、VCO114からの出力クロックCK10は、例えば、クロックの立ち上がりエッジおよび立ち下がりエッジクロックエッジが三角波で位相変調される。SSCG101の出力クロックCK10は、PLL回路102に入力され、このPLL回路102で、例えば、2逓倍されてスペクトラム拡散クロックCK20として、半導体集積回路における様々な内部回路に入力される。ここで、PLL回路102は、2逓倍するものに限定されず、そのままの周波数を出力するもの、或いは、様々に逓倍または分周して出力してもよい。このように、図1に示すクロック生成回路は、PLLに対して位相制御回路115による位相制御機能を追加したSSCG101と、逓倍または、分周を行うPLL回路102のカスケード接続により所望のクロックを生成する。これにより、クロックの周波数成分のピークを抑えて、その周波数およびその高調波での輻射を低減し、EMI対策を行っている。しかしながら、上述した図1に示すクロック生成回路は、例えば、SSCG101でも、PLLと同様にLPF113を構成する容量等が使用されるため、占有面積が大きくなってしまう。また、SSCG101およびPLL回路102におけるフィードバック処理のため定常位相誤差が大きくなり、クロックが安定するまでに時間がかかるといった問題がある。以下、クロック生成回路、クロック生成方法および半導体集積回路の実施例を、添付図面を参照して詳述する。図3は、本実施例のクロック生成回路を示すブロック図である。図3において、参照符号1はPLL回路、2は16ビットカウンタ、3は16:4エンコーダ、4は信号の立ち上がり,および/または,立ち下がりの傾きを調整するバッファTrTf調整バッファ、並びに、5はTrTfに依存する遅延時間調整バッファを示す。参照符号61~64は、例えば、半導体集積回路チップに設けられた各内部回路でクロックを受け取るフリップフロップを示す。すなわち、クロックCK3は、フリップフロップ内部回路61~64を介して、半導体集積回路内の様々な回路へ入力される。ここで、TrTf調整バッファ4は、後で詳述するように、制御コードにより、信号の立ち上がりTrの傾き駆動電流,信号の立ち下がりTfの傾き,或いは、信号の立ち上がりおよび立ち下がりの両方の傾きを調整する。図3に示されるように、本実施例のクロック生成回路において、基準クロックCKrが入力されたPLL回路1の出力CK1は、16ビットカウンタ2に入力されると共に、TrTf調整バッファ4に入力される。カウンタ2の出力は、16:4エンコーダ制御コード生成回路3に入力されて4ビットの制御コードSEL30に変換され、その制御コードSEL30は、TrTf調整バッファ4に入力される。TrTf調整バッファ4は、プリインバータ41、並びに、並列に接続されたインバータ42および430~433を有する。インバータ42および430~433は、それぞれpチャネル型MOSトランジスタpMOSトランジスタおよびnMOSトランジスタによるCMOSインバータとして構成されている。インバータ430~433には、それぞれ制御コードSEL0~SEL3により制御されるスイッチSWp0~SWp3,SWn0~SWn3が設けられている。具体的に、例えば、インバータ430のpMOSトランジスタのソースと高電位電源線Vddとの間にはスイッチSWp0が設けられ、インバータ430のnMOSトランジスタのソースと低電位電源線Vssとの間にはスイッチSWn0が設けられている。なお、インバータ42のpMOSトランジスタのソースは、そのまま高電位電源線Vddに接続され、インバータ42のnMOSトランジスタのソースは、そのまま低電位電源線Vssに接続されている。ここで、インバータ42および430~433は、例えば、全てのpおよびnMOSトランジスタのサイズゲート幅を同様に形成することで、同じ駆動能力電流供給能力を持たせてもよいが、駆動能力に差を持たせてもよい。具体的に、インバータ42および430~433の駆動能力を、インバータ42<インバータ433<インバータ432<インバータ431<インバータ430例えば、駆動能力の比率が1:2:4:8:16となるように設定することができる。以上により、TrTf調整バッファ4は、4ビットの制御コードSEL0~SEL3によりインバータ430~433の接続を制御することで、1つのインバータ42だけによる駆動から5つのインバータ42および430~433による駆動を制御する。図3では、4ビットの制御コードSEL0~SEL3は、インバータ430~433の各スイッチSWp0,SWn0~SWp3,SWn3を制御するようになっている。すなわち、具体的に、SEL30={0000}のとき、SWp0~SWp3は全てオフし、信号CK2IN1の立ち上がりは、インバータ42だけで駆動されるため、信号CK2の傾きは緩やか立ち上がりの遅延は160psecになる。また、具体的に、SEL30={1111}のとき、SWp0~SWp3は全てオンし、信号CK2の立ち上がりは、インバータ42および430~433の全てにより駆動されるため、信号CK2の立ち上がりの傾きは急峻立ち上がりの遅延は10psecになる。ここで、制御コードによる制御は、後で詳述する図12~図14と同様に、例えば、スイッチSWp0~SWp3を制御してインバータ430~433におけるpMOSトランジスタによる信号の立ち上がりの傾きを制御するがそれに限定されるものではない。すなわち、制御コードによる制御は、後で図15および図16を参照して詳述するように、例えば、スイッチSWn0~SWn3を制御してインバータ430~433におけるnMOSトランジスタによる信号の立ち下がりの傾きを制御してもよい。さらに、制御コードによる制御は、後で図17~図21を参照して詳述するように、例えば、スイッチSWp0~SWp5およびSWn0~SWn5を制御してインバータ430~433におけるpおよびnMOSトランジスタの両方を制御してもよい。この場合、各インバータにおけるpおよびnMOSトランジスタは、立ち上がりと立ち下がりで異なる傾き遅延の特性を有するため、クロック周波数の変動が可能になる。なお、生成されるスペクトラム拡散クロックは、後で図22~図24を参照して詳述するように、例えば、基準クロックに対して周波数が高くなる方向および低くなる方向の両方に周波数位相を変動させるセンタースプレッド制御により生成することができる。また、生成されるスペクトラム拡散クロックは、後で図25および図26を参照して詳述するように、例えば、基準クロックに対して周波数が低くなる方向のみ周波数を変動させるダウンスプレッド制御により生成することもできる。さらに、後で図27を参照して詳述するように、これらスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータSSCGは、半導体集積回路における複数のクロックドメインに対してそれぞれ設けることもできる。なお、TrTf調整バッファ4においてスイッチング制御されるインバータの数、並びに、制御コードSEL30を生成するための16ビットカウンタ2および16:4エンコーダ3等は、図3のものに限定されず、適宜変更することができるのはいうまでもない。図4は、図3に示すクロック生成回路における制御コードとTrTfの関係を示す図である。図3において、各制御コードSEL0~SEL3において、0は対応するスイッチSWp0~SWp3SWn0~SWn3をオフすることを示し、また、1はオンすることを示す。図4に示されるように、TrTf調整バッファ4によるTrTfの遅延傾きは、制御コードSEL0~SEL3により10psec~160psecの遅延を10psecの間隔で制御することができる。図5および図6は、図4に示す制御コードと立ち上がりエッジの関係を説明するための図である。図5に示されるように、制御コードSEL30を{1111}→{1100}→{1000}→{0011}→{0000}→{0011}→{1000}→{1100}→{1111}と制御することにより、TrTfの遅延を10→40→80→130→160→130→80→40→10psecと変化させることができる。また、図6に示されるように、制御コードSEL30を、{0000}および{1111}と制御することにより、TrTfの遅延を、160psecおよび10psecと変化させることができる。ここで、図5および図6では、立ち上がりエッジTrの傾き遅延の変化を示しているが、立ち下がりエッジTfの傾きの変化を利用することもでき、それは、例えば、図15および図16を参照して後に詳述する。なお、図3は、TrTf調整バッファ4で、制御コードSEL30を{0000}および{1111}と制御してTrTfの遅延を160psecおよび10psecと変化させ、遅延時間調整バッファ5によりTrTf依存の遅延時間が異なるクロックCK3を出力する様子を示している。図7は、本実施例のクロック生成回路の適用例を説明するための図であり、図7a~図7cは、それぞれ遅延時間調整バッファ5から出力されるクロックCK3の遅延TrTf依存の遅延の様子を示す。図7aは、偶数周期ではTrTf調整バッファ4に入力する信号CK1と同じ第1周波数のクロックが生成され、奇数周期では第1周波数とは異なる第2周波数のクロックが生成される様子を示す。これは、例えば、図6を参照して説明したTrTf調整バッファ4により、制御コードSEL30を{0000}および{1111}と制御して得られる160psecおよび10psecの信号CK2を利用して実現することができる。図7bは、偶数周期では第1周波数のクロックが生成され、奇数周期では第1周波数とは異なる第2および第3周波数のクロックが生成される様子を示す。ここで、図7aと図7bの違いは、図7aにおける奇数周期では、常に第2周波数のクロックだけが生成されるのに対して、図7bにおける奇数周期では、異なる周波数第2および第3周波数のクロックが順番に生成されるようになっている。なお、図7bにおいて、奇数周期で生成されるクロックの周波数は2種類とされているが、これは、2種類に限定されないのはいうまでもない。図7cは、図1および図2を参照して説明したのと同様に、時間の経過に従って各クロックの周波数を順に変化させる様子を示す。これは、例えば、図5を参照して説明したTrTf調整バッファ4の制御により得られる遅延が順次変化する信号CK2を利用して実現することができる。なお、図7aおよび図7bにおいて、偶数周期および奇数周期は逆にしてもよい。すなわち、第1周波数のクロックを奇数周期で生成し、偶数周期で第1周波数と異なる周波数のクロックを生成してもよい。さらに、例えば、第1周波数のクロックを生成するのは、偶数または奇数の1周期毎でなくてもよく、例えば、2周期毎や4周期毎のように適宜変更することができる。また、図7cにおいて、周期的に変化する異なる周波数のクロックは、異なる周波数の12個のクロックで1周期を構成するものに限定されず、様々に変化させることができる。図8は、本実施例のクロック生成回路の変形例を示すブロック図である。図8と、前述した図3との比較から明らかなように、本変形例のクロック生成回路では、TrTf調整バッファ4に入力する4ビットの制御コードSEL30を、外部から直接与えられる。すなわち、本変形例は、図3に示す本実施例のクロック生成回路において、4ビットの制御コードSEL30を生成するための16ビットカウンタ2および16:4エンコーダ3を不要とし、外部から直接4ビットの制御コードSEL30を入力している。図9~図11は、本実施例のクロック生成回路による効果を説明するための図であり、図9はFFTFastFourierTransform:高速フーリエ変換入力波形を示し、図10はFFT結果を示し、図11は周波数分布を示す。図9a,図10aおよび図11aは、奇数周期で周波数を周期的に変動した場合図7bに対応を示し、図9b,図10bおよび図11bは、偶数周期と奇数周期で異なる周波数に固定した場合図7aに対応を示す。すなわち、図9a,図10aおよび図11aは、奇数周期におけるTrTf調整を、制御コードを変化させて行う。ここで、TrTf調整を行うための制御コードは、周期性を有している。また、図9b,図10bおよび図11bは、奇数周期におけるTrTf調整を、固定の制御コードで行う。なお、図9c,図10cおよび図11cは、スペクトラム拡散クロックSSC:SpreadSpectrumClock技術を適用しない場合基本波形:例えば、100MHzを示す。図9a,図10aおよび図11aと、図9c,図10cおよび図11cとの比較から明らかなように、奇数周期で周波数周期を周期的に変動した場合、FFT結果および周波数分布は、ピークが抑制されて幅が広がっている。具体的に、図11aでは、例えば、100MHz,123MHz,133MHzおよび177MHzのクロック成分が出現し、図11cよりも、100MHzのピーク出現率が大幅に低減されているのが分かる。図9b,図10bおよび図11bと、図9c,図10cおよび図11cとの比較から明らかなように、偶数周期と奇数周期で異なる周波数に固定した場合、FFT結果および周波数分布は、ピークが抑制されて幅が広がっている。具体的に、図11bでは、例えば、100MHzおよび123MHzのクロック成分が出現し、図11cよりも、100MHzのピークが抑制されているのが分かる。このように、奇数周期で周波数を周期的に変動したとき、並びに、偶数周期と奇数周期で異なる周波数に固定したときは、SSC技術を適用しない基本波形の場合よりも、大幅に振幅のピークを抑制することができる。本実施例のクロック生成回路によれば、占有面積や定常位相誤差の増大、並びに、クロックが安定するまでに長時間を要することなく、スペクトラム拡散クロックを生成してEMI対策を行うことが可能になる。図12は、第1実施例のクロック生成回路の要部を示すブロック図である。図12に示されるように、TrTf調整バッファ4は、論理を調整するためのインバータ40、プリインバータ41、固定のインバータ42、並びに、スイッチSWp0,SWp1およびpMOSトランジスタ430p,431pを有する。なお、遅延時間調整バッファ5は、例えば、前述した図3と同様のものである。ここで、TrTf調整バッファ4による遅延NET0からNET1の遅延を遅延1Delay1とし、遅延時間調整バッファ5による遅延NET1からNET2の遅延を遅延2Delay2とする。図12に示されるように、トランジスタ430pのソースは、スイッチSWp0を介して高電位電源線Vddに接続され、トランジスタ431pのソースは、スイッチSWp1を介して高電位電源線Vddに接続される。TrTf調整バッファ4に入力された制御コードSEL10は、インバータ40で反転増幅され、信号NetSEL0はスイッチSWp0を制御し、信号NetSEL1はスイッチSWp1を制御する。TrTf調整バッファ4の端子INに入力するクロックCK1NET0は、プリインバータ41で反転され、さらに、インバータ42およびpMOSトランジスタ320p,431pにより反転されると共に、立ち上がりエッジの傾き駆動電流が制御される。すなわち、TrTf調整バッファ4の端子OUTから出力されるクロックCK2NET1は、制御コードSEL10に従って立ち上がりエッジの傾きTr依存遅延が制御された信号として出力される。具体的に、例えば、信号NetSEL0およびNetSEL1が高レベル1のとき、スイッチSWp0およびSWp1がオンしてトランジスタ430pおよび431pがトランジスタ42pと並列に接続され、これにより信号NET1の立ち上がりエッジが急峻になる。そして、信号NetSEL0,NetSEL1のレベルによりスイッチSWp0,SWp1のスイッチングを制御して、トランジスタ42pと並列接続されるトランジスタ430pおよび431pによる駆動電流を制御して信号NET1の立ち上がりエッジを調整する。ここで、pMOSトランジスタ430pのサイズゲート幅は、例えば、pMOSトランジスタ431pのサイズの2倍程度とされている。図13および図14は、図12に示すクロック生成回路の動作を説明するための図である。図13は、TrTf調整バッファ4の出力信号NET1CK2が1周期毎に一定の傾き遅延:Delayとなる場合を示し、図14は、TrTf調整バッファ4の出力信号NET1が1周期毎に変化する遅延となる場合を示す。なお、図13および図14において、1周期Cycletimeは、信号例えば、NET1の任意の立ち上がりタイミングから次の立ち上がりタイミングまでの周期とする。すなわち、図13は、奇数周期のTrTf調整バッファ4の出力信号NET1CK2が1周期毎に一定の遅延となる場合を示し、図14は、TrTf調整バッファ4の出力信号NET1が1周期毎に変化する遅延となる場合を示す。具体的に、図13の場合、例えば、奇数周期C1,C3,...において、信号NETSEL0を高レベル1で信号NETSEL1を低レベル0とし、pMOSトランジスタ42pおよび430pによる駆動電流を利用して立ち上がりエッジの傾きを規定する。なお、偶数周期C2,C4,...においては、信号NETSEL0およびNETSEL1を高レベル1とし、pMOSトランジスタ42p,430pおよび431pによる駆動電流を利用して立ち上がりエッジの傾きを規定する。すなわち、信号NET1の立ち上がりの正の傾きは、奇数周期ではpMOSトランジスタ431pによる駆動電流が利用できないため少し緩やかになり、偶数周期ではpMOSトランジスタ42p,430pおよび431pの全ての駆動により急峻になる。その結果、遅延時間調整バッファ5の出力信号NET2クロックCK3は、例えば、奇数周期で8.75nsecとなり、偶数周期で11.25nsecとなって、これら異なる周波数のクロックが奇数周期と偶数周期で変化することになる。一方、図14の場合、例えば、第1の奇数周期C1において、信号NETSEL0を高レベル1で信号NETSEL1を低レベル0とし、第2の奇数周期C3において、信号NETSEL0を低レベル0で信号NETSEL1を高レベル1とする。さらに、第3の奇数周期C5において、信号NETSEL0およびNETSEL1を低レベル0とする。これにより、信号NET1の立ち上がりの正の傾きは、第1の奇数周期C1ではトランジスタ42pおよび430pによる駆動で少し緩やかになり、第2の奇数周期C1ではトランジスタ42pおよび431pによる駆動でさらに緩やかになる。すなわち、トランジスタ430pのゲート幅は、例えば、トランジスタ431pのゲート幅の2倍程度とされているため、トランジスタ42pおよび431pの方がトランジスタ42pおよび430pよりも駆動電流が小さいため、傾きが緩やかになる。そして、第3の奇数周期C1ではトランジスタ42pだけにより駆動されるため、さらに傾きが緩やかになる。なお、偶数周期C2,C4,...においては、図13の場合と同様に、信号NETSEL0およびNETSEL1を高レベル1とし、pMOSトランジスタ42p,430pおよび431pによる駆動電流を利用して立ち上がりエッジの傾きを規定する。その結果、遅延時間調整バッファ5の出力信号NET2クロックCK3は、例えば、周期の順に、8.75nsec,12.5nsec,7.5nsec,13.75nsec,...と変化することになる。以上において、図12では、インバータ42のpMOSトランジスタ42pと並列に接続されるpMOSトランジスタの数は、説明を簡略化するために2個430p,431pとしているがその数は適宜変更することができる。また、pMOSトランジスタ42p,430p,431pのゲート幅は、所定の比率例えば、4:2:1として形成してもよいが、例えば、全て同じサイズとして形成することもできる。さらに、nMOSトランジスタ42nのサイズに関しては、例えば、pMOSトランジスタ42p,430p,431pを合計したサイズとして形成してもよいが、それに限定されるものではない。また、図12では、入力される制御コードSEL10をインバータ40で反転し、その反転した信号NetSEL0,NetSEL1によりスイッチSWp0,SWp1を制御しているが、この信号の論理も図示のものに限定されるものではない。図15は、第2実施例のクロック生成回路の要部を示すブロック図であり、図16は、図15に示すクロック生成回路の動作を説明するための図である。図15と前述した図12との比較から明らかなように、本第2実施例のクロック生成回路において、TrTf調整バッファ4は、複数のpMOSトランジスタ430p,431pの代わりに複数のnMOSトランジス430n,430nを有する。なお、遅延時間調整バッファ5は、例えば、前述した図12図3と同様のものである。ここで、TrTf調整バッファ4による遅延NET0からNET1の遅延をDelay1とし、遅延時間調整バッファ5による遅延NET1からNET2の遅延をDelay2とする。図15に示されるように、トランジスタ430nのソースは、スイッチSWn0を介して低電位電源線Vssに接続され、トランジスタ431nのソースは、スイッチSWn1を介して低電位電源線Vssに接続される。TrTf調整バッファ4に入力された制御コードSEL10は、バッファ40’で増幅され、信号NetSEL0はスイッチSWn0を制御し、信号NetSEL1はスイッチSWn1を制御する。TrTf調整バッファ4の端子INに入力するクロックCK1NET0は、プリインバータ41で反転され、さらに、インバータ42およびnMOSトランジスタ320n,431nにより反転されると共に、立ち下がりエッジの傾き駆動電流が制御される。すなわち、TrTf調整バッファ4の端子OUTから出力されるクロックCK2NET1は、制御コードSEL10に従って立ち下がりエッジの傾きTf依存遅延が制御された信号として出力される。具体的に、図16の場合、例えば、奇数周期C1,C3,...において、信号NETSEL0を高レベル1で信号NETSEL1を低レベル0とし、nMOSトランジスタ42nおよび430nによる駆動電流を利用して立ち下がりエッジの傾きを規定する。なお、偶数周期C2,C4,...においては、信号NETSEL0およびNETSEL1を高レベル1とし、nMOSトランジスタ42n,430nおよび431nによる駆動電流を利用して立ち下がりエッジの傾きを規定する。すなわち、信号NET1の立ち下がりの負の傾きは、奇数周期ではnMOSトランジスタ42nおよび430nによる駆動で少し緩やかになり、偶数周期ではnMOSトランジスタ42n,430nおよび431nによる駆動で急峻になる。その結果、遅延時間調整バッファ5の出力信号NET2クロックCK3は、例えば、奇数周期で8.75nsecとなり、偶数周期で11.25nsecとなって、これら異なる周波数のクロックが奇数周期と偶数周期で変化することになる。なお、前述した図14と同様に、本第2実施例のクロック生成回路においても、信号NET1の立ち下がりの負の傾きを、各奇数周期で順に変化させ、信号NET2の周波数を周期的に変化させることもできる。なお、本第2実施例のクロック生成回路においても、インバータ42のnMOSトランジスタ42nと並列に接続されるnMOSトランジスタの数は、2個430n,431nに限定されず、適宜変更することができる。また、nMOSトランジスタ42n,430n,431nのゲート幅は、所定の比率として形成してもよいが、例えば、全て同じサイズとして形成することもできる。さらに、pMOSトランジスタ42pのサイズに関しては、例えば、nMOSトランジスタ42n,430n,431nを合計したサイズとして形成してもよいが、それに限定されるものではない。図17は、第3実施例のクロック生成回路を示すブロック図であり、図18は、図17に示すクロック生成回路の動作を説明するための図である。図17と前述した図3との比較から明らかなように、本第3実施例のクロック生成回路において、カウンタ2は、11ビットカウンタとされ、エンコーダ制御コード生成回路3は、11:7エンコーダとされている。TrTf調整バッファ4は、プリインバータ41、並列に接続されたインバータ42および430~435、並びに、差動の制御コードを生成するためのインバータ44を有する。インバータ42および430~435は、それぞれpMOSトランジスタおよびnMOSトランジスタによるCMOSインバータとして構成されている。インバータ44は、6ビットの制御コードSEL50を受け取って、差動の制御コードSEL0~SEL5およびSEL0~SEL5を生成し、それぞれスイッチ430p~435pおよび430n~435nのスイッチングを制御する。本第3実施例のクロック生成回路では、インバータ430~435におけるpまたはnMOSトランジスタの一方を制御して信号CK2の立ち上がりまたは立ち下がりの傾き遅延を制御するのではなく、両方のトランジスタの接続を制御する。すなわち、信号CK2を生成駆動するのに使用するインバータ430~435を制御する。なお、インバータ430~435は、pMOSトランジスタ430p~435pおよびnMOSトランジスタ430n~435nのサイズがそれぞれ同様とされ、全て同じ駆動能力を有するようになっている。図18において、○印で示す領域は、例えば、TrTf調整バッファ4に入力するクロックCK1基本周波数:100MHzに対応した1周期10nsecを示し、△印で示す領域は、遅延時間調整バッファ5の出力クロックCK3のデフォルト周期を示す。なお、デフォルト周期は、TrTf調整バッファ4におけるインバータ42および430~435が全てオンしたときの周期である。また、図18において、□印で示す領域は、例えば、5個のインバータをオフしたときの遅延時間調整バッファ5の出力クロックCK3の周期を示す。図18に示されるように、本第3実施例のクロック生成回路は、制御コードSEL50によりインバータ430~435の接続を制御し、位相保持を行うために1周期毎に前の周期の制御コードに対してコードを上乗せする図18における△印の領域。また、クロックCK3の周波数を変動させるために位相をずらす際は、制御コードをさらに1コード上乗せする図18におけるCC個所を参照。図19は、図17に示すクロック生成回路におけるカウンタおよびエンコーダの動作を説明するための図であり、図20は、図17に示すクロック生成回路におけるエンコーダの動作を説明するための図である。図19に示されるように、11ビットカウンタ2は、PLL回路1の出力クロックCK1をカウントし、カウント値COUNT100を出力する。具体的に、11ビットカウンタ2は、例えば、基本周波数クロックCK1=100MHz1周期=10nsec×211で、変調周波数SSC周波数=50KHz1周期=20μsecを数える。すなわち、20μsec/10nsec=2000≒2048=211となり、基本周波数とスペクトラム拡散クロックSSCの周波数の比で決まる。なお、11ビットのカウント値COUNT100における最上位ビットCOUNT10は、アップ/ダウンUpDownモードを示し、下位の10ビットCOUNT90がアップまたはダウンのカウント数を示す。すなわち、図19に示されるように、最上位ビットCOUNT10が0のときは、カウントアップモードで、カウント値COUNT90は{0000000000}から順にカウントアップされる。そして、カウント値90は{1111111111}で最大となり、その後、最上位ビットCOUNT10が1となってカウントダウンモードに変化し、それ以降、{0000000000}までカウントダウンされる。11ビットカウンタ2の出力は、10:7エンコーダ3に入力され、例えば、カウント値を10フェーズエラーゲイン:PhaseErrorGain毎に纏めた7ビットの制御コードSEL60に変換される。具体的に、図19に示されるように、例えば、COUNT100が{00000000000}~{00000001001}のとき、SEL60は{0000000}となり、COUNT100が{00000001010}~{00000010011}のとき、SEL60は{0000001}となる。エンコーダ3の出力制御コードSEL60のビット数は、アップまたはダウンモードにおけるカウント数×フェーズエラーゲインで決まる。図17の例では、アップまたはダウンモードのカウント数は1024で、フェーズエラーゲインが10なので、1024÷10=102.4=27で7ビットのエンコーダ10:7エンコーダとなる。なお、図20に示されるように、10:7エンコーダ3から出力される制御コードSEL60において、冗長なビットSEL60={1100111}~{1110011}は不使用Unusedとして扱う。そして、エンコーダ3から出力される制御コードSEL60のうち、6ビットの制御コードSEL50により、TrTf調整バッファ4におけるインバータ430~435の接続を制御する。図21は、図17に示すクロック生成回路の仕様の一例を示す図であり、上述した例を纏めて示すものである。すなわち、図21に示されるように、図17に示すクロック生成回路の仕様の一例は、次の通りである。I基本周波数CK1は10000E06Hz100MHzで、周期は1000E09sec10nsec。IISSC周波数変調周波数は5000E03Hz50KHzで、周期は2000E06sec20μsec。IIISSC変調度は1で、フェーズエラーPhaseErrorPEは10000E12sec100psec。IV1カウンタビット幅CounterBitWidth:CBWは11ビット100=211。なお、最上位ビット10は、アップ/ダウンの符号を示し、ビット90は、カウント値を示す。IV2フェーズエラーゲインPhaseErrorGain:PEGは10.0。VSSC分解能は、1ステップがPE/CBE/2PEGで、1ステップの位相ずれは、976562500000E15sec0.9765625psec。ここで、SSC分解能は、例えば、図1を参照して説明したPLLベースのクロック生成回路がアナログ線形動作であるのに対して、本実施例のクロック生成回路がデジタル離散動作になるために規定する値である。なお、図21に示すクロック生成回路の仕様は、単なる例であり、様々に変更することができるのはいうまでもない。図22~図24は、図17に示すクロック生成回路の具体的な動作の一例を説明するための図である。図22および図23において、ステップ51,52,...,101,102,101,...は、前述した図19のステップ1~205に対応する。また、時間timesecは、入力クロックCK1の立ち上がりエッジの傾き遅延を示す時間であり、時間[変調後]secは、変調後生成されるスペクトラム拡散クロックの立ち上がりエッジの遅延を示す時間である。なお、フェーズエラーPhaseErrorsecは、時間timesecから時間[変調後]secを差し引いた値になる。図24は、図22および図23による制御動作を、横軸に変調周期を取り、縦軸にフェーズエラーを取って描いたものである。図22~図24に示されるように、フェーズエラーは、変調周期が000E00sec,1023E06secおよび2047E06secで000E00sec零となり、512E06secで頂点極大となり、1535E06secで底極小となる。このように、生成されるスペクトラム拡散クロックCK3の周期周波数は、基準クロックCK1に対して周波数が高くなる方向および低くなる方向の両方に変動させるセンタースプレッド制御により生成することができる。図25および図26は、図17に示すクロック生成回路の具体的な動作の他の例を説明するための図である。ここで、図25は、前述した図22および図23に対応し、図26は、前述した図24に対応する。図25および図26に示されるように、フェーズエラーは、変調周期が000E00secおよび1047E06secで000E00sec零となり、1023E06secで頂点極大となる。このように、生成されるスペクトラム拡散クロックCK3の周期周波数は、基準クロックCK1に対して周波数が低くなる方向のみ周波数を変動させるダウンスプレッド制御により生成することができる。なお、図24および図26に示されるように、上述した例では、スペクトラム拡散クロックの周波数が三角波に従って変化する場合を説明したが、三角波に限定されないのはもちろんである。図27は、図17に示すクロック生成回路を適用した半導体集積回路の一例を示すブロック図である。図27において、参照符号500は半導体集積回路チップ、BLOCK-A~-Dはクロックドメイン、PLL-A,-BはPLL回路、MP-C,-Dは逓倍器、そして、SEL-A~-Dはセレクタを示す。ここで、PLL-Aは、100MHzのクロック基準周波数FcAを生成し、PLL-Bは、133MHzのクロックFcBを生成する。逓倍器MP-CおよびMP-Dは、それぞれ入力クロックを4逓倍して出力する。セレクタSEL-A~-Dは、それぞれ制御信号のレベル0または1に従って、基準周波数のクロック、または、SSCGにより処理されたスペクトラム拡散クロックを選択して各クロックドメインBLOCK-A~-Dに出力する。すなわち、各クロックドメインBLOCK-A~-Dにおいて、セレクタSEL-A~-Dにより選択されたクロックは、例えば、それぞれバッファを介してフリップフロップ内部回路へ入力される。なお、各SSCGにおけるカウンタ2およびエンコーダ3のビット数は、適宜、最適な数に設定することができる。また、各クロックドメインBLOCK-A~-DにおけるSSCG変調度設定は同一とし、Fs=50KHz,3とする。以下、具体的な場合を例示して、動作を説明する。まず、EMI違反電磁波干渉による問題が無い場合、全てのクロックドメインBLOCK-A~-DにおけるSSCGはオフして、各セレクタSEL-A~-DはSSC変調無しのクロックを選択して出力する。すなわち、次のようになる。すなわち、SEL-A~-Dは、SEL-A=0,SEL-B=0,SEL-C=0,SEL-D=0を選択する。これにより、BLOCK-A~Dの周波数は、以下のようになる。BLOCK-A:Fca=100MHzBLOCK-B:Fcb=133MHzBLOCK-C:Fcc=400MHzBLOCK-D:Fcd=533MHz次に、EMI違反が100MHz系クロックPLL-Aで発生した場合、100MHz系クロックを使用するBLOCK-AおよびBLOCK-CのSSCGをオンして、BLOCK-BおよびBLOCK-DのSSCGをオフする。そして、セレクタSEL-AおよびSEL-CはSSC変調有りのクロックを選択し、SEL-BおよびSEL-DはSSC変調無しのクロックを選択して出力する。すなわち、SEL-A~-Dは、SEL-A=1,SEL-B=0,SEL-C=1,SEL-D=0を選択する。これにより、BLOCK-A~Dの周波数は、以下のようになる。BLOCK-A:Fca=100MHz,Fs=50KHz,3BLOCK-B:Fcb=133MHzBLOCK-C:Fcc=400MHz,Fs=50KHz,3BLOCK-D:Fcd=533MHz一方、EMI違反が133MHz系クロックPLL-Bで発生した場合、133MHz系クロックを使用するBLOCK-BおよびBLOCK-DのSSCGをオンして、BLOCK-AおよびBLOCK-CのSSCGをオフする。そして、セレクタSEL-AおよびSEL-CはSSC変調無しのクロックを選択し、SEL-BおよびSEL-DはSSC変調有りのクロックを選択して出力する。すなわち、SEL-A~-Dは、SEL-A=0,SEL-B=1,SEL-C=0,SEL-D=1を選択する。これにより、BLOCK-A~Dの周波数は、以下のようになる。BLOCK-A:Fca=100MHzBLOCK-B:Fcb=133MHz,Fs=50KHz,3BLOCK-C:Fcc=400MHzBLOCK-D:Fcd=533MHz,Fs=50KHz,3さらに、EMI違反がBLOCK-Aで発生した場合、BLOCK-AのSSCGだけをオンして、BLOCK-B~-DのSSCGをオフする。そして、セレクタSEL-AはSSC変調有りのクロックを選択し、SEL-B~-DはSSC変調無しのクロックを選択して出力する。これにより、BLOCK-A~Dの周波数は、以下のようになる。BLOCK-A:Fca=100MHz,Fs=50KHz,3BLOCK-B:Fcb=133MHzBLOCK-C:Fcc=400MHzBLOCK-D:Fcd=533MHzまた、EMI違反が全てのBLOCK-A~-Dで発生した場合、BLOCK-A~-Dの全てのSSCGをオンする。そして、セレクタSEL-A~-Dは、全てSSC変調有りのクロックを選択して出力する。これにより、BLOCK-A~Dの周波数は、以下のようになる。BLOCK-A:Fca=100MHz,Fs=50KHz,3BLOCK-B:Fcb=133MHz,Fs=50KHz,3BLOCK-C:Fcc=400MHz,Fs=50KHz,3BLOCK-D:Fcd=533MHz,Fs=50KHz,3以上の説明では、全てのクロックドメインBLOCK-A~-DにおけるSSCG変調度が、Fs=50KHz,3と全て同じに設定された場合を説明したが、次に、BLOCK-A~-DにおけるSSCG変調度の設定が全て異なる場合を説明する。具体的に、BLOCK-A~-DにおけるSSCG変調度を、順に、Fs=20KHz,5、Fs=30KHz,4、Fs=40KHz,3、Fs=50KHz,2と設定した場合を説明する。このとき、EMI違反が全てのBLOCK-A~-Dで発生すると、BLOCK-A~-Dの全てのSSCGをオンし、セレクタSEL-A~-Dは、全てSSC変調有りのクロックを選択して出力する。これにより、BLOCK-A~Dの周波数は、以下のようになる。BLOCK-A:Fca=100MHz,Fs=20KHz,5BLOCK-B:Fcb=133MHz,Fs=30KHz,4BLOCK-C:Fcc=400MHz,Fs=40KHz,3BLOCK-D:Fcd=533MHz,Fs=50KHz,2このように、半導体集積回路500において、複数のクロックドメインBLOCK-A~-DのSSCGは、EMI違反の状態等により個別にSSCスペクトラム拡散クロックの生成を制御することができる。なお、クロックドメインの数やPLL回路の数、および、各クロックドメインで使用する周波数等は、様々に変更することができるのはいうまでもない。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成する第1回路と、前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する第2回路と、を有することを特徴とするクロック生成回路。付記2前記基準信号を生成するPLL回路を有する、ことを特徴とする付記1に記載のクロック生成回路。付記3前記第1回路は、低レベルから高レベルへ変化する立ち上がりエッジの駆動電流を周期的に変化させて前記第1信号を生成する、ことを特徴とする付記1または付記2に記載のクロック生成回路。付記4前記第1回路は、第1pチャネル型MOSトランジスタおよび第1nチャネル型MOSトランジスタを有するインバータと、前記第1pチャネル型MOSトランジスタと並列に設けられ、スイッチで接続が制御される少なくとも1つの第2pチャネル型MOSトランジスタと、を有し、少なくとも1つの前記第2pチャネル型MOSトランジスタのスイッチを周期的に制御する、ことを特徴とする付記3に記載のクロック生成回路。付記5少なくとも1つの前記第2pチャネル型MOSトランジスタのスイッチを、偶数または奇数の一方の周期において、第1のスイッチング状態となるように制御し、偶数または奇数の他方の周期において、前記第1のスイッチング状態とは異なる第2のスイッチング状態となるように制御する、ことを特徴とする付記4に記載のクロック生成回路。付記6前記第1回路は、前記第2pチャネル型MOSトランジスタを、少なくとも2つ有し、前記第2のスイッチング状態を、前記偶数または奇数の他方の周期において、周期的に変化させる、ことを特徴とする付記5に記載のクロック生成回路。付記7前記第1回路は、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させて前記第1信号を生成する、ことを特徴とする付記1または付記2に記載のクロック生成回路。付記8前記第1回路は、第1pチャネル型MOSトランジスタおよび第1nチャネル型MOSトランジスタを有するインバータと、前記第1nチャネル型MOSトランジスタと並列に設けられ、スイッチで接続が制御される少なくとも1つの第2nチャネル型MOSトランジスタと、を有し、少なくとも1つの前記第2nチャネル型MOSトランジスタのスイッチを周期的に制御する、ことを特徴とする付記7に記載のクロック生成回路。付記9少なくとも1つの前記第2nチャネル型MOSトランジスタのスイッチを、偶数または奇数の一方の周期において、第3のスイッチング状態となるように制御し、偶数または奇数の他方の周期において、前記第3のスイッチング状態とは異なる第4のスイッチング状態となるように制御する、ことを特徴とする付記8に記載のクロック生成回路。付記10前記第1回路は、前記第2nチャネル型MOSトランジスタを、少なくとも2つ有し、前記第4のスイッチング状態を、前記偶数または奇数の他方の周期において、周期的に変化させる、ことを特徴とする付記9に記載のクロック生成回路。付記11前記第1回路は、低レベルから高レベルへ変化する立ち上がりエッジの駆動電流、および、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させて前記第1信号を生成する、ことを特徴とする付記1または付記2に記載のクロック生成回路。付記12前記第1回路は、pチャネル型MOSトランジスタおよびnチャネル型MOSトランジスタを有する第1インバータと、前記第1インバータと並列に設けられ、スイッチで接続が制御される少なくとも1つの第2インバータと、を有し、少なくとも1つの前記第2インバータのスイッチを周期的に制御する、ことを特徴とする付記11に記載のクロック生成回路。付記13少なくとも1つの前記第2インバータのスイッチを、偶数または奇数の一方の周期において、第5のスイッチング状態となるように制御し、偶数または奇数の他方の周期において、前記第5のスイッチング状態とは異なる第6のスイッチング状態となるように制御する、ことを特徴とする付記12に記載のクロック生成回路。付記14前記第1回路は、前記第2インバータを少なくとも2つ有し、前記第4のスイッチング状態を、前記偶数または奇数の他方の周期において、周期的に変化させる、ことを特徴とする付記13に記載のクロック生成回路。付記15前記基準信号をカウントするカウンタと、前記カウンタの出力に従って、前記第1信号の立ち上がりエッジまたは立ち下がりエッジの傾きを制御する制御コードを生成する制御コード生成回路と、を有することを特徴とする付記1~付記14のいずれか1項に記載のクロック生成回路。付記16前記制御コードは、付記4~6のいずれか1項に記載の少なくとも1つの前記第2pチャネル型MOSトランジスタのスイッチを制御するか、付記8~10のいずれか1項に記載の少なくとも1つの前記第2nチャネル型MOSトランジスタのスイッチを制御するか、或いは、付記12に~14のいずれか1項に記載の少なくとも1つの前記第2インバータのスイッチを制御する、ことを特徴とするクロック生成回路。付記17付記1~付記16のいずれか1項に記載のクロック生成回路を有するスペクトラム拡散クロックジェネレータと、前記スペクトラム拡散クロックジェネレータにより生成されたクロックが入力される内部回路と、を有することを特徴とする半導体集積回路。付記18前記スペクトラム拡散クロックジェネレータは、複数設けられ、それぞれの前記スペクトラム拡散クロックジェネレータは、個別に制御される、ことを特徴とする付記17に記載の半導体集積回路。付記19基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成し、前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する、ことを特徴とするクロック生成方法。付記20前記第1信号を、低レベルから高レベルへ変化する立ち上がりエッジの駆動電流を周期的に変化させ、または、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させ、または、低レベルから高レベルへ変化する立ち上がりエッジの駆動電流、および、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させて生成する、ことを特徴とする付記19に記載のクロック生成方法。"