"データを格納する複数のメモリと、前記メモリを制御する各信号を入出力する制御手段と、前記メモリと前記制御手段との間に設けられ、前記各信号を接続/切断可能なスイッチと、を備え、前記制御手段は、セルフリフレッシュモードへの移行時に、前記スイッチを切り替えて前記複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリと、セルフリフレッシュモード時に電源遮断されるメモリと、に分け、前記電源遮断されるメモリ上における保持が必要なデータを前記電源供給するメモリ上に格納することを特徴とするメモリ制御装置。前記制御手段は、セルフリフレッシュモードへの移行前において、前記保持が必要なデータを、上位ビット、または下位ビットのいずれかにのみ格納しておくことを特徴とする請求項1に記載のメモリ制御装置。前記制御手段は、セルフリフレッシュモードからの復帰後に、前記電源供給するメモリ上に格納した前記電源遮断されるメモリのデータを、そのまま使用することを特徴とする請求項1に記載のメモリ制御装置。セルフリフレッシュモードへの移行に必要な制御信号を個別に接続/切断可能な信号別スイッチを備え、前記制御手段は、セルフリフレッシュモードへの移行時に、前記信号別スイッチを切り替えた後、当該制御手段への電源供給を停止することを特徴とする請求項1に記載のメモリ制御装置。請求項1から4までのいずれかに記載のメモリ制御装置を備え、該メモリ制御装置により、当該装置の通常動作モードから省エネルギーモードへの移行、および/または、前記省エネルギーモードから前記通常動作モードへの復帰時におけるメモリ制御を行うことを特徴とする画像形成装置。上述のようにDDRメモリ等におけるセルフリフレッシュモード制御では、1消費電流量が多く、2メモリ容量を増やすと、セルフリフレッシュモードを保持する為のコストが高くなる大容量の電池や、DDRメモリ低消費電力品が必要となるためという問題があった。これに対し、上記特許文献1に記載の技術では、セルフリフレッシュ時の制御で消費電力を減少させて上記1の課題の解決を図っているが、メモリ容量を増やすと、DDRメモリ内部を分割して細かな電源供給、電源制御する仕組みが必要となるため、上記2の課題を解決できていない。そこで本発明は、複数のメモリについて、少なくとも1のメモリをセルフリフレッシュ制御して、その他のメモリの電源をオフにすることにより、簡易な構成により低コストで消費電流量を削減可能なメモリ制御装置および該メモリ制御装置を備えた画像形成装置を提供することを目的とする。かかる目的を達成するため、請求項1に記載のメモリ制御装置は、データを格納する複数のメモリと、メモリを制御する各信号を入出力する制御手段と、メモリと制御手段との間に設けられ、各信号を接続/切断可能なスイッチと、を備え、制御手段は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリと、セルフリフレッシュモード時に電源遮断されるメモリと、に分け、電源遮断されるメモリ上における保持が必要なデータを電源供給するメモリ上に格納するものである。また、請求項2に記載の発明は、請求項1に記載のメモリ制御装置において、制御手段は、セルフリフレッシュモードへの移行前において、保持が必要なデータを、上位ビット、または下位ビットのいずれかにのみ格納しておくものである。また、請求項3に記載の発明は、請求項1に記載のメモリ制御装置において、制御手段は、セルフリフレッシュモードからの復帰後に、電源供給するメモリ上に格納した電源遮断されるメモリのデータを、そのまま使用するものである。また、請求項4に記載の発明は、請求項1に記載のメモリ制御装置において、セルフリフレッシュモードへの移行に必要な制御信号を個別に接続/切断可能な信号別スイッチを備え、制御手段は、セルフリフレッシュモードへの移行時に、信号別スイッチを切り替えた後、当該制御手段への電源供給を停止するものである。また、請求項5に記載の画像形成装置は、請求項1から4までのいずれかに記載のメモリ制御装置を備え、該メモリ制御装置により、当該装置の通常動作モードから省エネルギーモードへの移行、および/または、省エネルギーモードから通常動作モードへの復帰時におけるメモリ制御を行うものである。本発明によれば、簡易な構成によりセルフリフレッシュモード時の消費電流量を低減させることができる。以下、本発明に係る構成を図1から図11に示す実施の形態に基づいて詳細に説明する。本実施形態に係るメモリ制御装置100は、データを格納する複数のメモリDDR2-SDRAM2,3と、メモリ2,3を制御する各信号を入出力する制御手段メモリコントローラ1と、メモリと制御手段との間に設けられ、各信号を接続/切断可能なスイッチSW20と、を備え、制御手段は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリメモリ2と、セルフリフレッシュモード時に電源遮断されるメモリメモリ3と、に分け、電源遮断されるメモリ上における保持が必要なデータを電源供給するメモリ上に格納するものである。メモリ制御装置の構成図1にメモリ制御装置100の概略構成図を示す。メモリ制御装置100は、メモリコントローラ1により、複数のメモリ、本実施形態では、DDR2-SDRAM2とDDR2-SDRAM3以下、メモリ2,3とも記すの2つのメモリを制御する。なお、以下の実施形態では、メモリ2,3として、DDR2-SDRAMを例に説明するが、メモリの種別規格は、これに限られるものではなく、DDR-SDRAM、DDR3-SDRAMや、その他のセルフリフレッシュ動作が可能なメモリであってもよいのは勿論である。メモリ制御装置100への電源供給は、VTT終端用電源9、Vref基準電圧10によりなされ、メモリコントローラ1と、メモリ2,3との間では、CLK4、制御系信号5、アドレス6、データ7、CKE8等の各信号の送受信がなされる。なお、CLK4は転送速度の基準となるクロック信号、制御系信号5は、ライトイネーブルやアドレス指定に用いられるRASRowAddressStrobe信号等である。また、CKE8は、CLK制御をオンオフし、かつ、セルフリフレッシュ動作時に使用する信号である。本実施形態では、メモリ23としてDDR2-SDRAMを用いる例について説明するため、メモリコントローラ1とメモリ2,3との間の信号は、SSTL_2インターフェースに準拠する。なお、動作電源電圧は、DDR2-SDRAMでは、VTT:1.8V,Vref:0.9Vであるが、DDR-SDRAMでは、VTT:2.5V,Vref:1.25V、DDR3-SDRAMでは、VTT:1.5V,Vref:0.75Vと異なる。先ず、図2及び図3を参照して、本発明の前提となるメモリ制御装置およびセルフリフレッシュ制御について説明する。図2は、前提となるメモリ制御装置100の構成図を示している。メモリ2,3は、メモリコントローラ1により制御されるが、メモリ2はセルフリフレッシュモード時に電源供給されるメモリであり、メモリ3はセルフリフレッシュモード時に電源遮断されるメモリである。また、VTT9はSSTL_2インターフェースの各信号を、抵抗終端抵抗13を介して終端するための終端電源であり、Vref10はSSTL_2インターフェースの各信号、メモリコントローラ1、メモリ2,3の基準電圧である。また、抵抗11,12は、メモリコントローラ1とメモリ2,3との間のインピーダンスを制御するための抵抗である。また、抵抗13は、SSTL_2インターフェースの各信号の終端抵抗である。図3は、図2に示すメモリ制御装置100が実行するセルフリフレッシュ制御を示すフローチャートである。先ず、通常アクセス時においては、メモリコントローラ1はメモリ2,3に対して、リード/ライト動作が可能であり、各種のデータの格納や読み出しを行い、各メモリ制御を実施できる。消費電力を抑えたい省エネモード等の際に、メモリ2,3のデータを保持するだけのモードセルフリフレッシュモードに移行する場合S002:Yは、メモリコントローラ1は、CKE_NをHighからLowに制御し、かつ、制御信号であるCS_N,RAS_N,CAS_NをLowに、WE_NをHighにすることで、セルフリフレッシュモードが開始するS003。セルフリフレッシュモードでは、CKE_Nの信号をLowに保持することにより、消費電力を抑えて、メモリ2,3のデータを保持する。セルフリフレッシュモードを解除する場合S004:Y、メモリコントローラ1は、CKE_NをLowからHighに制御し、かつ、CS_NをHighにする。または、CKE_NをLowからHighに制御し、かつ、CS_NをLow、RAS_N,CAS_NをHighにすることで、セルフリフレッシュモードは解除されS005、通常アクセス時に戻ることとなるS006。このセルフリフレッシュモードの際、例えば、DDR2-SDRAMでは、1Gbitの容量でmax:8mA~10mA程度消費し、複数個制御する場合は、その個数倍の消費電流を要している。また、機器の電源がオフの状態等において、AC電源からの電源供給がなく、機器が備える電池からの電流でセルフリフレッシュモードを実行する場合は、電池のスペックにも依存するが、10mAの電流差で、数十時間のセルフリフレッシュモード保持時間差が生まれる場合がある。したがって、大規模なメモリ構成の電子機器の設計において、セルフリフレッシュモードにおける消費電流を低減させることが重要な課題となる。第1の実施形態本実施形態に係るメモリ制御装置の構成図を図4に示す。本実施形態に係るメモリ制御装置100は、図2に示した前提となるメモリ制御装置100にスイッチとして、SW20を備え、メモリ2,3への供給電源を、1.8V9B/1.8V_OFF9C、0.9V10B/0.9V_OFF10Cと分けた構成としている。図5は、スイッチSW20の模式図を示している。SW20は、双方のメモリ2,3を使用する通常動作モード時においては、全信号がオンとなり図5A:オン、メモリ2に電源を供給し、メモリ3の電源を遮断するセルフリフレッシュモード時においては、全信号がオフとなる図5B:オフ。SW20は、メモリコントローラ1からのslfon信号により制御される。ここで、SW20は、メモリ2,3への信号の分岐点に近い位置に配置されることが望ましい。このような配置位置とすることにより、信号切替の際における信号ノイズの影響を低減できる。すなわち、セルフリフレッシュモードへの移行時に、電源を遮断するメモリ3側への信号線やデータバス、アドレスバスを切断することで、電源が供給されるメモリ2側への信号品質を劣化させないようにすることができる。図6は、図4に示すメモリ制御装置100が実行するセルフリフレッシュ制御を示すフローチャートである。先ず、通常アクセス時においては、メモリコントローラ1はメモリ2,3に対して、リード/ライト動作が可能であり、各種のデータの格納や読み出しを行い、各メモリ制御を実施できる。消費電力を抑えたい省エネモード等の際に、メモリ2,3のデータを保持するだけのセルフリフレッシュモードに移行する場合S102:Yは、メモリコントローラ1は、保持したいメモリ3のデータを、メモリ2に移し、格納するS103。次に、メモリコントローラ1は、slfon信号を、例えばhigh出力することでSW20をオフにし、メモリ2とメモリ3との共通信号を切断するS104。また、メモリ3の電源1.8V_OFF9C、0.9V_OFF10Cを遮断するS105。上記S103~S105の処理の後、メモリコントローラ1は、CKE_NをHighからLowに制御し、かつ、制御信号であるCS_N,RAS_N,CAS_NをLowに、WE_NをHighにすることで、セルフリフレッシュモードが開始するS106。セルフリフレッシュモードを解除する場合S107:Y、メモリコントローラ1は、CKE_NをLowからHighに制御し、かつ、CS_NをHighにする。または、CKE_NをLowからHighに制御し、かつ、CS_NをLow、RAS_N,CAS_NをHighにすることで、セルフリフレッシュモードは解除されるS108。次に、メモリコントローラ1は、メモリ3の電源1.8V_OFF9C、0.9V_OFF10Cへの供給を開始しS109、slfon信号を、例えばlow出力することでSW20をオンとしS110、S103でメモリ2へ移行退避させてデータを元のアドレスに戻してS111、通常アクセス時に戻りS112、通常動作が可能となる。なお、上記の例では、セルフリフレッシュモード時に電源を遮断する側のメモリメモリ3に相当が1つである場合を例に説明したが、メモリ3に相当するメモリ個数は2以上であっても良い。また、セルフリフレッシュモード時に電源を供給する側のメモリメモリ2に相当についても、その個数は2以上であっても良いのは勿論である。以上説明した本実施形態に係るメモリ制御装置によるメモリ制御によれば、電流を供給するDDR-SDRAMの個数を削減できるため、セルフリフレッシュモード時の消費電流量を低下することが可能となる。また、上記の前提となる構成図2に対して、スイッチSW20のみを付加した簡易な構成により実現されるため、低コストでの実現が可能である。第2の実施形態以下、本発明に係るメモリ制御装置のその他の実施形態について説明する。なお、上記実施形態と同様の点についての説明は省略する。図7は、図4に示すメモリ制御装置100が実行するセルフリフレッシュ制御を示すフローチャートの他の例である。本実施形態に係るメモリ制御装置100では、1つのメモリコントローラ1に対して、メモリDDR2-SDRAMが2つ設けられており、アドレスの上位ビット/下位ビットがそれぞれメモリ2/メモリ3に割り当てられている。ここで、上述のように、セルフリフレッシュモードにおいては、電源を遮断するメモリ3に格納されたデータは保持できなくなるため、本実施形態では、セルフリフレッシュモード移行前の通常アクセス時において、セルフリフレッシュモード時に保持するデータを、常に上位ビットすなわち、メモリ2に格納するようにするS202。次に、セルフリフレッシュモードに移行する場合S203:Yは、メモリコントローラ1は、slfon信号を、例えばhigh出力することでSW20をオフにし、メモリ2とメモリ3との共通信号を切断するS204。また、メモリ3の電源1.8V_OFF9C、0.9V_OFF10Cを遮断するS205。上記S203~S205の処理の後、メモリコントローラ1は、CKE_NをHighからLowに制御し、かつ、制御信号であるCS_N,RAS_N,CAS_NをLowに、WE_NをHighにすることで、セルフリフレッシュモードが開始するS206。セルフリフレッシュモードを解除する場合S207:Y、メモリコントローラ1は、CKE_NをLowからHighに制御し、かつ、CS_NをHighにする。または、CKE_NをLowからHighに制御し、かつ、CS_NをLow、RAS_N,CAS_NをHighにすることで、セルフリフレッシュモードは解除されるS208。次に、メモリコントローラ1は、メモリ3の電源1.8V_OFF9C、0.9V_OFF10Cへの供給を開始しS209、slfon信号を、例えばlow出力することでSW20をオンとしS110通常アクセス時に戻るものであるS211。以上説明した本実施形態に係るメモリ制御装置によるメモリ制御によれば、セルフリフレッシュモード時に保持したいデータを上位ビットメモリ2に書き込む制御をしているためS202、上記第1の実施形態におけるデータの移し変え処理S103,S1111を実行する必要がなく、セルフリフレッシュモードへの移行/復帰に要する時間を短縮することができる。なお、上記の例では、アドレスの上位ビット/下位ビットを、それぞれメモリ2/メモリ3に割り当てる例について説明したが、アドレスの上位ビット/下位ビットを、それぞれメモリ3/メモリ2に、逆に割り当てて、セルフリフレッシュモード時に保持したいデータを下位ビットすなわち、メモリ2に書き込む制御をするようにしても良いのは勿論である。第3の実施形態図8は、図4に示すメモリ制御装置100が実行するセルフリフレッシュ制御を示すフローチャートの他の例である。なお、S301~S310は、S101~S110と同処理であるため説明は省略する。本実施形態では、セルフリフレッシュモードからの復帰時において、メモリ2に移行したデータを、メモリ3の元のアドレスに戻さず、上位ビットのメモリ2のデータを変換して、利用するものであるS311。なお、データの変換は、公知の変換処理によれば良い。このように、セルフリフレッシュモードからの復帰時において、メモリ2が保持したメモリ3のデータをそのまま使用することにより、セルフリフレッシュモードへの復帰時おけるデータ移し戻し時間を短縮することができる。第4の実施形態本実施形態に係るメモリ制御装置の構成図を図9に示す。本実施形態に係るメモリ制御装置100は、図4に示したメモリ制御装置100に、さらに、スイッチとしてSW21~SW25信号別スイッチを備え、メモリコントローラ1への供給電源を、VTT_OFF9A、Vref_OFF10Aとした構成である。このように、セルフリフレッシュモード移行に必要な制御信号上にスイッチを設け、制御することにより、セルフリフレッシュ時においてメモリコントローラ1の電源を遮断することを可能とするものである。SW21~25は、通常動作モード時は全信号がONとなり、セルフリフレッシュモード時は、全信号がOFFとなる。OFF時の制御はSW21~25毎に異なり、セルフリフレッシュ時にLowにすべき信号は、図10に示すようなSWSW21を例とするとなり、セルフリフレッシュ時にHighにすべき信号は、図11に示すようなSWSW24を例とするとなる。このように、本実施形態に係るメモリ制御装置100では、セルフリフレッシュモード移行時に出力するslpon信号によって駆動するSWを追加することにより、セルフリフレッシュ時において、メモリコントローラ1による制御が不要となり、メモリコントローラ1が駆動している必要がなくなる。よって、ハード的に固定ソフト制御を不要として、安定したセルフリフレッシュモードとすることができる。また、メモリコントローラ1への供給電源VTT_OFF9A、Vref_OFF10Aへの供給を遮断できるので、セルフリフレッシュモード時の消費電流を削減することができる。また、以上説明したメモリ制御装置100を備えた画像形成装置とすることが好ましい。本発明に係る画像形成装置は、メモリ制御装置100により、画像形成装置の通常動作モードから省エネルギーモードへの移行、および/または、省エネルギーモードから通常動作モードへの復帰時におけるメモリ制御を行うことで、消費電力の低減を図ることが可能となる。この画像形成装置による、メモリ制御は、プログラムで実行させることもできる。また、当該プログラムを画像形成装置で実行可能に記録した記録媒体の態様にも適用される。尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。"