"基板及びこの基板に接続される下部電極層を有する下部回路層と、この下部回路層の上に形成されて所定方向に延びる第1配線、この第1配線と直交する第2配線、並びに前記第1及び第2配線間に設けられたメモリセル層を有する上部回路層と、前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第1配線及び前記第2配線の少なくとも一方とを接続するコンタクト層とを有する半導体記憶装置の製造方法であって、前記下部回路層に前記下部電極層を形成し、前記下部電極層の上に絶縁層を介して前記第1配線を形成し、前記セルアレイ内の前記第1配線の上に前記メモリセル層を形成し、前記メモリセル層の上に前記第2配線を形成し、前記第1配線及び第2配線の少なくとも一方の形成に際してこれら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部を形成し、前記接続部の上方にエッチング抑制部を形成し、前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成し、前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成することを特徴とする半導体記憶装置の製造方法。前記第1配線の形成に際して前記第1配線と接続させて前記接続部を形成し、前記エッチング抑制部は、前記第2配線と同層で同時に形成されることを特徴とする請求項1記載の半導体記憶装置の製造方法。前記エッチング抑制部は、前記接続部に対応する部分がスリットとなるように前記接続部の両側の部分の上方に形成されたエッチング抑制層を有することを特徴とする請求項1又は2記載の半導体記憶装置の製造方法。コンタクト部を有する下部回路層と、この下部回路層の上に形成されて第1配線を有する上部回路層とをコンタクト層を介して接続するコンタクト構造の形成方法であって、前記下部回路層に前記コンタクト部を形成し、前記コンタクト部の上に絶縁層を介して前記コンタクト部の一部を覆う接続部を有する前記第1配線を形成し、前記第1配線の前記接続部の上方にエッチング抑制部を形成し、前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成し、前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成することを特徴とするコンタクト構造の形成方法。基板及びこの基板に接続される下部電極層を有する下部回路層と、この下部回路層の上に形成されて所定方向に延びる第1配線、この第1配線と直交する第2配線及びこれら両配線間に設けられたメモリセル層を有する上部回路層と、前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第1配線及び前記第2配線の少なくとも一方とを接続するコンタクト層とを有する半導体記憶装置において、前記第1配線及び第2配線の少なくとも一方にはこれら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部が形成され、前記接続部の上方にエッチング抑制部が形成され、前記コンタクト層は、前記接続部の上面及び側面並びに前記下部電極層の上面に接続されていることを特徴とする半導体記憶装置。この発明は、コンタクト層と配線の低抵抗なコンタクト構造を実現した半導体記憶装置、その製造方法及びコンタクト構造の形成方法を提供することを目的とする。以下に説明する実施形態の半導体記憶装置の製造方法は、基板及びこの基板に接続される下部電極層を有する下部回路層と、この下部回路層の上に形成されて所定方向に延びる第1配線、この第1配線と直交する第2配線、並びに前記第1及び第2配線間に設けられたメモリセル層を有する上部回路層と、前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第1配線及び前記第2配線の少なくとも一方とを接続するコンタクト層とを有する半導体記憶装置の製造方法であり、以下の工程を含む。前記下部回路層に前記下部電極層を形成し、前記下部電極層の上に絶縁層を介して前記第1配線を形成する。前記セルアレイ内の前記第1配線の上に前記メモリセル層を形成し、前記メモリセル層の上に前記第2配線を形成する。前記第1配線及び第2配線の少なくとも一方の形成に際しては、これら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部を形成する。前記接続部の上方にエッチング抑制部を形成する。前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成する。そして、前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する。以下、図面を参照して、半導体記憶装置の実施形態について説明する。[第1の実施の形態][構成]先ず、第1の実施の形態に係る半導体記憶装置の回路構成について説明する。図1は、第1の実施の形態に係る半導体記憶装置の回路図である。第1の実施の形態に係る半導体記憶装置は、抵抗変化型メモリであり、図1に示すように、可変抵抗素子VRを有するメモリセルアレイ10と、このメモリセルアレイ10を動作させるためのワード線選択回路20a、ワード線駆動回路20b、ビット線選択回路30a、及びビット線駆動回路30bを有する。メモリセルアレイ10は、図1に示すように、互いに交差する第1配線としてのワード線WLWL1、WL2及び第2配線としてのビット線BLBL1、BL2、並びにワード線WL及びビット線BLの交差部に配置されたメモリセルMCMC<1,1>~MC<2,2>を有する。ワード線WLは、Y方向に所定ピッチをもって配列され、X方向に延びるように形成されている。ビット線BLは、X方向に所定ピッチをもって配列され、Y方向に延びるように形成されている。すなわち、メモリセルMCは、X方向及びY方向にて形成される面上にマトリクス状に配置されている。メモリセルMCは、データのセット、リセット時の電流の向きが同じユニポーラ型の場合には、図1に示すように、直列接続されたダイオードDI、及び可変抵抗素子Rを備えて構成される。ダイオードDIは、読み出し/書き込み時における回り込み電流sneakcurrentを防止するために配置されている。可変抵抗素子Rは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。ダイオードDIのアノードは、ワード線WLに接続され、そのカソードは、可変抵抗素子Rの一端に接続されている。可変抵抗素子Rの他端は、ビット線BLに接続されている。これらのメモリセルMCは、複数の選択トランジスタTraTra1、Tra2からなるワード線選択回路20a及びワード線駆動回路20b、並びに複数の選択トランジスタTrbTrb1、Trb2からなるビット線選択回路30a及びビット線駆動回路30bによって選択される。そして、選択されたメモリセルMCへのデータ書き込み、又は選択されたメモリセルMCからのデータ読み出しが実行される。メモリセルアレイ10は、例えば図2に示すように、いわゆるクロスポイント型に構成されている。メモリセルアレイ10は、基板Baを含む下部回路層の上に上部回路層として形成される。基板Baには、上述したワード線選択回路20a,ワード線駆動回路20b、ビット線選択回路30a及びビット線駆動回路30b等が形成されている。上部回路層は、第1配線11ワード線WL、メモリセル層12、第2配線13ビット線BLをクロスポイント型に積層したものである。第1配線11及び第2配線13は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、チタンナイトライドTiN、タングステンW、タングステンシリサイドWSi、ニッケルシリサイドNiSi、コバルトシリサイドCoSi等により構成されている。メモリセル層12は、例えば二酸化チタンTiO2、酸化ニッケルNiO、金属酸化膜MeOx、酸化ハフニウムHfOx、カーボン等により形成されている。次に、図3及び図4を参照して、メモリセルアレイ10を含む第1の実施の形態に係る半導体記憶装置の積層構造について説明する。図3は、第1の実施の形態に係る半導体記憶装置の平面図、図4a,bは、図3のA-A’断面図及びB-B’断面図である。第1の実施の形態に係る半導体記憶装置は、図3に示すように、メモリ領域AR1、及びその周辺に設けられた周辺領域AR2を有する。メモリ領域AR1は、メモリセルアレイ10を形成する領域である。周辺領域AR2は、メモリセルアレイ10から延びる第1配線11及び第2配線13と、その下部回路層に設けられた制御回路図示略とを電気的に接続するために設けられた領域である。なお、制御回路は、メモリセルアレイ10を制御する回路であり、例えば、上述したワード線選択回路20a、ワード線駆動回路20b、ビット線選択回路30a、及びビット線駆動回路30bなどである。図3に示すように、第1配線WL11、及び第2配線BL13は、メモリ領域AR1から周辺領域AR2に亘って形成されている。周辺領域AR2では、図4bに示すように、基板Baの上に形成された絶縁層211内に基板Ba内の制御回路につながるコンタクト部である下部電極層112が形成されている。この下部電極層112と、その上に形成された第1配線11とが、コンタクト層113を介して接続されたコンタクト構造を有している。第1配線11は、図3に示すように、周辺領域AR2において、各下部電極112と対応する部分のみが下部電極112の一部を覆い、上下に重なるように一部湾曲した接続部111を有する。接続部111は、第1配線11の下方に位置する下部電極層112とコンタクト層113を介して電気的に接続されている。なお、接続部111の幅は、第1配線11のその他の部分の幅とほぼ同じである。コンタクト層113は、図4bに示すように、後述するエッチング抑制部114の下方に位置する第1配線11接続部111の側面及び上面、及び下部電極層112の上面に接し且つ下部電極層112に向けて垂直方向に延びる。すなわち、コンタクト層113は、第1配線11接続部111の側面及び上面、及び下部電極層112を露出させるコンタクトホールH1を埋める所定厚のバリアメタル層113a及び金属層113bにより構成されている。接続部111の上第2配線13と同層には、図3及び図4に示すように、エッチング抑制部114が設けられている。エッチング抑制部114が形成される領域R1は、コンタクト層113が形成される領域R2と一部においてのみ重複する。エッチング抑制部114は、図3に示すように、第1配線11の接続部111の上方に設けられたスリットSを介してその両側に形成されたエッチング抑制層114aを有する。このエッチング抑制部114は、後で詳細に説明するように、スリットSの部分のエッチング進行を他の部分に比べて抑制する機能を有する。これにより、エッチング抑制部114は、層間絶縁層212~216をエッチングしてコンタクトホールH1を形成する際に、第1配線11接続部111が過度に除去される事を防ぐ。エッチング抑制部114は、第2配線13と同時に形成される場合、例えば第2配線13と同様の材質にて形成される。また、エッチング抑制部114は、第2配線13と同時に形成される場合でも、第2配線13と電気的に接続していないことが望ましい。第2配線13についても、図3に示すように、第1配線11と同様、周辺領域AR2にて、湾曲した接続部131を有する。接続部131は、第1配線11の下方下部電極層111と同層に位置する下部電極層132とコンタクト層133を介して電気的に接続されている。接続部131の幅は、第2配線13のその他の部分の幅よりも広く形成されている。[製造方法]次に、図5~図11を参照して、第1の実施の形態に係る半導体記憶装置の製造方法について説明する。図5~図11は、各々、製造工程における図3のA-A’断面図及びB-B’断面図である。先ず、図5に示すように、周辺領域AR2にて、基板Baの上に絶縁層211が形成され、この絶縁層211の表面に下部電極層112が形成される。次に、図6に示すように、絶縁層211上に層間絶縁層212を介して第1配線層11Aが形成される。続いて、第1配線層11Aを異方性反応性イオンエッチング等により加工して、図7に示すように、第1配線ワード線WL11を形成し、その隙間を層間絶縁層213で埋める。そして、CMPChemicalMechanicalPolishingにより第1配線11及び層間絶縁層213の表面を平坦化する。第1配線11の加工には、例えば、側壁転写プロセスが用いられる。これにより、第1配線11のピッチをレジストパターンの1/2またはそれ以下まで微細化することができる。次に、図8に示すように、メモリ領域AR1にて、第1配線11の上面にメモリセル層12が柱状に形成される。その後、メモリセル層12及び第1配線11を埋めるように層間絶縁層214が形成され、CMPが実行される。続いて、図9に示すように、メモリ領域AR1にて、メモリ層12の上面に第2配線13が形成加工され、周辺領域AR2にて、その第2配線13と同層にエッチング抑制部114エッチング抑制層114aが形成される。さらに、第2配線13及びエッチング抑制部114を埋めるように層間絶縁層215を形成した後、CMPが実行される。ここで、第2配線13の加工には、例えば、第1配線11と同様に、側壁転写プロセスが用いられ、これにより、第2導電層13の形状を微細化することができる。次に、図10に示すように、層間絶縁層216が形成され、周辺領域AR2にて、エッチング抑制部114を介して層間絶縁層216~212をエッチングすることによってコンタクトホールH1’が形成される。ここで、エッチング抑制部114が形成される領域R1は、コンタクトホールH1’が形成される領域R2と一部において重複し、エッチングの進行を抑制する。したがって、エッチング抑制層114a間のスリットSの範囲の層間絶縁層214,215では、エッチングの速度が、その他の領域よりも遅くなる。これにより、更にエッチングを進めると、図11に示すように、第1配線11の上面及び側面が露出し且つ下部電極層112の上面に達するコンタクトホールH1が形成される。この後、コンタクトホールH1にバリアメタル層113a及び金属層113bを埋めることによりコンタクト層111が形成される。[比較]次に、本実施形態の効果を説明するため、図12を参照して、比較例と第1の実施の形態とを比較する。図12は、比較例に係る半導体記憶装置の断面図である。比較例では、図12に示すように、エッチング抑制部114を有していない。このため、第1の実施の形態と同様にコンタクトホールH1を形成すると、コンタクトホールH1全体に亘って一定の速度で層間絶縁層212~216がエッチングされる。よって、コンタクトホールH1は、第1配線11を貫通し、第1配線11の側面のみを露出させるように形成される。このため、コンタクト層113は、第1配線11の側面のみに接するように形成される。これに対し、第1の実施の形態はエッチング抑制部114を有し、これにより第1配線11接続部111が過度に除去されることを防ぐので、第1配線11の上面及び側面を露出させるようにコンタクトホールH1を形成することができる。よって、コンタクト層113は、第1配線11の側面及び上面に接するように形成される。この結果、第1の実施の形態は、比較例よりも第1配線11とコンタクト層113との間の接触抵抗を低く抑えることができる。[第2の実施の形態][構成]次に、図13を参照して、第2の実施の形態に係るメモリセルアレイ10の積層構造を詳細に説明する。図13は、第2の実施の形態に係るメモリセルアレイ10を示す斜視図である。本実施形態は、メモリセル層が3層の積層構造となっている。すなわち、メモリセルアレイ10は、図13に示すように、第1の実施の形態の構成に加えて、第2配線13の上方に下層から上層へと、メモリセル層14、第3配線15、メモリセル層16、及び第4配線17を有する。第3配線15はワード線WLとして機能し、第4導電層16はビット線BLとして機能する。次に、図14及び図15を参照して、第2の実施の形態に係る半導体記憶装置の積層構造について説明する。図14は、第2の実施の形態に係る半導体記憶装置の平面図、図15a,b,cは、図14のA-A’断面図、B-B’断面図及びC-C’断面図である。第2の実施の形態に係る半導体記憶装置では、周辺領域AR2に、第1配線11と下部電極層112とを接続するコンタクト層113に加えて、第3配線15と下部電極層152とを接続するコンタクト層153を有している。下部電極層152は、基板Baの上に形成された絶縁層211内に形成され、制御回路につながるコンタクト部である。第3配線15は、図14に示すように、周辺領域AR2において、各下部電極層152と対応する部分のみが下部電極152の一部を覆い、上下に重なるように一部湾曲した接続部151を有する。接続部151は、下部電極層112と同層に位置する下部電極層152とコンタクト層153を介して電気的に接続されている。接続部151の幅は、第1配線11のその他の部分の幅と同じである。接続部151は、接続部111と上面からみて異なる領域に形成されている。コンタクト層153は、図15cに示すように、第3配線15接続部151の側面及び上面、及び下部電極層152の上面に接し且つ下部電極層152に向けて垂直方向に延びる。すなわち、コンタクト層153は、第3配線15接続部151の側面及び上面、及び下部電極層152を露出させるコンタクトホールH2を埋める所定厚のバリアメタル層153a及び金属層153bにより構成されている。接続部151の上第4配線17と同層には、図14及び図15に示すように、エッチング抑制部154が設けられている。エッチング抑制部154は、エッチング抑制部114と同様に、第3配線15の接続部151の上方に設けられたスリットSaを介してその両側に形成されたエッチング抑制層154aを有する。[製造方法]次に、図16~図25を参照して、第1の実施の形態に係る半導体記憶装置の製造方法について説明する。図16~図25は、各々、製造工程における図14のA-A’断面図、B-B’断面図、及びC-C’断面図である。先ず、図16~図20に示すように、第1の実施の形態の図5~図9と略同様の製造工程が実行される。次に、図21に示すように、メモリ領域AR1にて、第2配線13の上面にメモリセル層14が形成される。また、メモリセル層14を埋めるように層間絶縁層216が形成された後、CMPが実行される。続いて、図22に示すように、メモリ領域AR1にて、メモリセル層14の上方に第3配線15、メモリセル層16、及び第4配線17が形成され、周辺領域AR2にて、第4配線17と同層にエッチング抑制部154エッチング抑制層154aが形成される。さらに、メモリ領域AR1及び周辺領域AR2にて、それらを埋めるように層間絶縁層217,218,219が形成される。ここで、第3配線15及び第4配線17は、例えば、第1配線11及び第2配線13と同様に側壁転写プロセスを用いて加工される。また、エッチング抑制層154aは、第4配線17と同様の材料にて形成される。次に、図23に示すように、層間絶縁層220が形成されたのち、コンタクトホールH1’、H2’が形成される。コンタクトホールH2’は、周辺領域AR2にて、エッチング抑制部154を介して層間絶縁層21をエッチングすることによって形成される。このため、先の実施形態と同様に、エッチング抑制部154によってエッチングを規制された領域R1’は、その他の領域R2’よりもエッチング速度が遅くなる。これにより、更にエッチングを進めると、図24及び図25に示すように、コンタクトホールH2’は、第3配線15の上面及び側面を露出させ且つ下部電極層152の上面に達するコンタクトホールH2となる。この後、コンタクトホールH2をバリアメタル層153a及び金属層113bで埋めることによりコンタクト層153が形成される。以上の構成及び製造方法により、第2の実施の形態は、第1の実施の形態と同様の効果を奏する。[第3の実施の形態][構成]次に、図26及び図27を参照して、第3の実施の形態に係る半導体記憶装置の積層構造について説明する。図26は、第3の実施の形態に係る半導体記憶装置の平面図、図27は、図26のA-A’断面図及びB-B’断面図である。なお、第3の実施の形態において、メモリセルアレイ10の構造は、第1の実施の形態と同様であるため、その説明を省略する。第3の実施の形態に係る半導体記憶装置は、コンタクト層113Aが、図27bに示すようにX方向ワード線WLが延びる方向の両側面にて第1配線11接続部111の側面及び上面に接し、この点で第1及び第2の実施の形態と異なる。このため、第3の実施の形態では、エッチング抑制部114に加えて、エッチング抑制部114Aを同じ層に有する。第1配線11は、下部電極層112の上部をX方向に横切るように形成される。エッチング抑制部114,114Aは、コンタクトホールH3の形成領域Ra2に対して、X方向の両側からR1,Ra1だけ張り出すように形成され、且つ第1配線11の上部がスリットSとなるように形成される。エッチング抑制部114,114Aは、共にエッチングの進行を規制する。なお、エッチング抑制部114Aは、スリットSを介してその両端に形成されたエッチング抑制層114Aaを有する。[製造方法]次に、図28~図32を参照して、第3の実施の形態に係る半導体記憶装置の製造方法について説明する。図28~図32は、各々、製造工程における図27のA-A’断面図及びB-B’断面図である。先ず、図28及び図29に示すように、第1の実施の形態の図5~図8と略同様の処理が実行される。続いて、図30に示すように、メモリ領域AR1にて第2配線13が形成され、周辺領域AR2にてエッチング抑制部114、114Aが形成される。更に、第2配線13、及びエッチング抑制部114、114Aを埋めるように層間絶縁層214,215が形成された後、CMPが実行される。次に、図31に示すように、周辺領域AR2にて、エッチング抑制部114、114Aを介して層間絶縁層216,215,214をエッチングしてコンタクトホールH3’が形成される。ここで、エッチング抑制部114、114Aは、エッチングの進行を抑制するので、抑制された領域における層間絶縁層21に対するエッチングの速度は、その他の領域よりも遅くなる。これにより、更にエッチングを進めると、図32に示すように、コンタクトホールH3’は、第1配線11を貫通し、X方向の両側面にて第1配線11の上面及び側面を露出させ且つ下部電極層112の上面に達するコンタクトホールH3となる。この後、コンタクトホールH3を埋めるようにコンタクト層113Aが形成される。上記構成及び製造工程により、第3の実施の形態は、第1の実施の形態よりも更に第1配線11とコンタクト層113との接続面積を増加させることができ、接続抵抗を低減させることができる。[第4の実施の形態][構成]次に、図33を参照して、第4の実施の形態に係る半導体記憶装置の積層構造について説明する。図33は、第4の実施の形態に係る半導体記憶装置の断面図である。なお、第4実施形態において、メモリセルアレイ10の構造は、第2の実施の形態と同様であるため、その説明を省略する。第4の実施の形態に係る半導体記憶装置は、図33に示すように、1つのコンタクト層163が、異なる配線、すなわち第1配線11及び第3配線15と下部電極層152とを接続している点が先の第1~第3の実施形態とは異なる。この場合、第1配線11の絶縁層214を介した上にエッチング抑制部114が形成され、第3配線15の絶縁層218を介した上にエッチング抑制部154Aが形成されている。[製造方法]次に、図34を参照して、第4の実施の形態に係る半導体記憶装置の製造方法について説明する。図34は、第4の実施の形態の製造工程における断面図である。第4の実施の形態においては、先ず、第2の実施の形態の図16~図22と略同様の製造工程が実行される。ただし、第4の実施の形態においては、第2の実施の形態のエッチング抑制部154に代えて、エッチング抑制部154Aが形成され、第1配線11と第3配線15とが共通のコンタクト層163に接続される。そして、図34に示すように、周辺領域AR2にて、エッチング抑制部114、154Aを介して層間絶縁層212~220をエッチングしてコンタクトホールH4が形成される。エッチング抑制部114,154Aの高さに応じてエッチング終了時のコンタクトホールH4のX方向両側の段部の高さがコントロールされるので、第1配線11及び第3配線15の高さに適合するようにコンタクトホールH4を形成することができる。[その他の実施の形態]以上、実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記第1の実施の形態において、コンタクト層113は、下部電極層112と第1配線11とを接続されている。しかしながら、コンタクト層113は、下部電極層112と第2配線12ビット線BLとを接続するものであってもよい。また、例えば、上記第2の実施の形態に示すメモリセルアレイ10において、第2配線13ビット線BLが、その上下に位置するメモリセル層12、14により共有されている。しかしながら、メモリセルアレイ10は、層間絶縁層を介して図2に示す構造を積層させたものであってもよい。"