"被試験対象モデルがアクセスする装置の動作を模擬する疑似モデルを有し、前記疑似モデルは、前記被試験対象モデルとの間で信号の入出力を行う信号入出力制御部と、前記信号入出力制御部が実行するインターフェイスの機能を指定するプログラムを格納した記憶部と、前記プログラムに応じて、前記信号入出力制御部の設定を行う疑似プロセッサと、を備えることを特徴とする試験装置。前記信号入出力制御部は、前記疑似プロセッサによって設定された値に基づき、前記疑似モデルの動作要因を検出した場合に、前記被試験対象モデルの動作を停止させることを特徴とする請求項1に記載の試験装置。前記記憶部には、データベースに格納された、前記インターフェイスの種類または機能に応じた複数のプログラムの中から選択されたプログラムが格納されることを特徴とする請求項1または2に記載の試験装置。前記信号入出力制御部は、前記疑似プロセッサによって設定された値に基づき、前記疑似モデルと、前記被試験対象モデルを並列に動作させるように、前記被試験対象モデルに供給されるクロック信号を制御することを特徴とする請求項1乃至3の何れか一項に記載の試験装置。前記疑似プロセッサは、前記プログラムに応じて、前記被試験対象モデルへ出力される信号の出力タイミングを、前記信号入出力制御部へ設定することを特徴とする請求項1乃至4の何れか一項に記載の試験装置。前記記憶部は、それぞれ異なるインターフェイスの機能を指定する複数のプログラムを有し、前記信号入出力制御部は、各インターフェイスの機能を設定する複数の設定部を有し、前記疑似プロセッサは、前記複数のプログラムに応じて、前記複数の設定部に対して前記各インターフェイスの機能を設定することを特徴とする請求項1乃至5の何れか一項に記載の試験装置。コンピュータが、被試験対象モデルとの間で信号の入出力を行う信号入出力制御部と、前記信号入出力制御部が実行するインターフェイスの機能を指定するプログラムを格納した記憶部と、疑似プロセッサを有し、前記被試験対象モデルがアクセスする装置の動作を模擬する疑似モデルを生成し、前記疑似プロセッサが、前記プログラムに応じて前記信号入出力制御部の設定を行うことを特徴とする検証モデル開発方法。前記疑似モデルは、使用されるインターフェイスに応じて前記信号入出力制御部内の回路量が指定された設定ファイルに基づいて、生成されることを特徴とする請求項7に記載の検証モデル開発方法。コンピュータを、被試験対象モデルとの間で信号の入出力を行う信号入出力制御部、前記信号入出力制御部が実行するインターフェイスの機能を指定するプログラムを格納した記憶部、前記プログラムに応じて、前記信号入出力制御部の設定を行う疑似プロセッサ、を有し、前記被試験対象モデルがアクセスする装置の動作を模擬する疑似モデルとして機能させることを特徴とするプログラム。しかし、従来の手法では、外部モデルを含む検証環境の構築に時間がかかるという問題があった。たとえば、ハードウェア記述言語は記述量が多く、外部モデルの作成や修正などに時間がかかる。アクセラレーションを用いる場合は、SCE-MI部分もハードウェア記述言語で記述する必要があり、外部モデルを変更した場合などに修正が困難であり、検証モデルの再構築に時間がかかる。発明の一観点によれば、被試験対象モデルがアクセスする装置の動作を模擬する疑似モデルを有し、前記疑似モデルは、前記被試験対象モデルとの間で信号の入出力を行う信号入出力制御部と、前記信号入出力制御部が実行するインターフェイスの機能を指定するプログラムを格納した記憶部と、前記プログラムに応じて、前記信号入出力制御部の設定を行う疑似プロセッサと、を備える試験装置が提供される。また、発明の一観点によれば、コンピュータが、被試験対象モデルとの間で信号の入出力を行う信号入出力制御部と、前記信号入出力制御部が実行するインターフェイスの機能を指定するプログラムを格納した記憶部と、疑似プロセッサを有し、前記被試験対象モデルがアクセスする装置の動作を模擬する疑似モデルを生成し、前記疑似プロセッサが、前記プログラムに応じて前記信号入出力制御部の設定を行う検証モデル開発方法が提供される。また、発明の一観点によれば、コンピュータを、被試験対象モデルとの間で信号の入出力を行う信号入出力制御部、前記信号入出力制御部が実行するインターフェイスの機能を指定するプログラムを格納した記憶部、前記プログラムに応じて、前記信号入出力制御部の設定を行う疑似プロセッサ、を有し、前記被試験対象モデルがアクセスする装置の動作を模擬する疑似モデルとして機能させるプログラムが提供される。開示の試験装置、検証モデル開発方法及びプログラムによれば、様々なインターフェイスに応じた検証環境を短期間に容易に構築できる。以下、本発明の実施の形態を、図面を参照しつつ説明する。図1は、試験装置の一例を示す図である。試験装置10は、たとえば、エミュレータなどのコンピュータであり、被試験対象モデル以下DUTと略す11、クロック発生部12、疑似モデル以下外部モデルと呼ぶ13を有する。DUT11は、たとえば、設計されたSoCなどの半導体集積回路のデータたとえば、ネットリストであり、試験装置10の書き換え可能な論理素子を有する論理展開用のボードなどにマッピングされている。クロック発生部12は、DUT11に対して供給するクロック信号を発生する。外部モデル13は、信号入出力制御部131、記憶部132、疑似プロセッサ133、バス134を有する。これらは、たとえば、VerilogやVHDLなどの、論理合成可能なハードウェア記述言語で記述されている。信号入出力制御部131は、DUT11との間で信号インターフェイス信号の入出力を行う。詳細は後述するが、信号入出力制御部131は、メモリ、レジスタ、バッファ、カウンタ、制御部などを有している。また、信号入出力制御部131は、クロック発生部12に対して、クロック制御信号を出力する機能や、疑似プロセッサ133に対して割り込み命令を出力する機能を有している。記憶部132は、信号入出力制御部131が実行するインターフェイスの機能を指定するプログラムPを格納している。プログラムPは、たとえば、C言語など抽象度の高いプログラミング言語により記述されている。プログラムPには、信号入出力制御部131のレジスタなどに設定する値や、疑似プロセッサ133が行うプログラム処理などが記述されている。プログラムPは、コンパイルされ、記憶部132に格納されている。疑似プロセッサ133は、記憶部132に格納されているプログラムPに応じて、信号入出力制御部131の設定を行う。また、疑似プロセッサ133は、信号入出力制御部131の設定後、信号入出力制御部131から割り込み命令を受けると、割り込み処理として、プログラムPに記述されたプログラム処理を行う。疑似プロセッサ133は、たとえば、CPUCentralProcessingUnitを模擬したモデルである。バス134は、信号入出力制御部131、記憶部132及び疑似プロセッサ133間の信号を伝達する。図2は、外部モデルを用いた検証モデルの開発方法の一例を示す図である。まず、たとえば、試験装置10は、図1に示されるような外部モデル13を生成するステップS1。たとえば、試験装置10は、使用されるインターフェイスに応じて設計者によって編集された信号入出力制御部131の情報が含まれる設定ファイルを入力するステップS1a。設定ファイルでは、インターフェイスの信号線の本数や、バッファまたはレジスタの数や容量などの回路量が指定されている。たとえば、複数のインターフェイスが想定される場合、インターフェイスの信号線の本数が最大のものに合わせて、使用するバッファ数またはレジスタ数などが指定されている。また、取得されるデータ量や設定値の量などに応じて、バッファやレジスタの容量が指定されている。これにより、生成される外部モデル13において無駄な回路の生成を抑えることができる。試験装置10は、モジュールなどを生成する生成ツールたとえば、perlなどで作成されたものを実行して、外部モデル13を生成するステップS1b。なお、外部モデル13を、試験装置10とは別のコンピュータを用いて生成するようにしてもよい。その場合、試験装置10は、生成された外部モデル13を、たとえば、ネットワークなどを経由して取り込む。その後、疑似プロセッサ133は、記憶部132に記憶されているプログラムPに応じて、信号入出力制御部131の設定を行うステップS2。これにより、DUT11がアクセスする装置の動作を模擬する外部モデル13を有した検証モデルが生成される。このような試験装置10及び検証モデルの開発方法によれば、DUT11がアクセスする装置の動作を模擬する外部モデル13の信号入出力制御部131の機能を、プログラムPに応じて疑似プロセッサ133が設定する。これにより、種々の外部モデルそれぞれをハードウェア記述言語で開発する場合よりも工数を削減でき、様々なインターフェイスに応じた検証環境を短期間で容易に構築できるようになる。たとえば、全てをハードウェア記述言語で外部モデルを作成する場合よりも、コード量を1/7程度に削減できる。また、エミュレータを用いているので、高速に試験が可能である。また、プログラムPを修正するだけで様々な外部モデルに対応することができるようになり、検証環境の修正や変更が容易になる。また、疑似プロセッサ133は、プログラムPに応じて、DUT11へ出力される信号の出力タイミングを、信号入出力制御部131へ設定することで、タイミングの調整も容易である。以上のようにして生成された外部モデル13は、DUT11の試験時に、信号入出力制御部131の設定に応じて、たとえば、以下のような動作を行う。なお、DUT11の試験は、たとえば、ハードウェア記述言語で記述されたテストベンチにしたがって行われる。図3は、試験装置の試験時の動作の一例を示すタイミングチャートである。クロック発生部12で発生されるDUT11へのクロック信号DUTクロック、外部モデル13へ入力されるクロック信号外部モデルクロック、外部モデル13の動作要因となる、DUT11から信号入出力制御部131への入力信号が示されている。また、信号入出力制御部131からクロック発生部12に対して出力されるクロック制御信号、信号入出力制御部131から疑似プロセッサ133に対して出力される割り込み信号が示されている。また、信号入出力制御部131からDUT11に出力される出力信号、信号入出力制御部131の出力バッファの値、疑似プロセッサ133のプログラム処理のタイミングが示されている。なお、外部モデル13の動作要因とは、インターフェイス信号である入力信号の変化や、入力信号が変化してからの時間経過などであり、前述の図2のステップS2の処理にて、信号入出力制御部131の図示しないレジスタに設定される。図3の例では、信号入出力制御部131への入力信号がデアサート図3の例の場合LLowレベルとなることが、外部モデル13の動作要因であるとしている。タイミングt1で入力信号がLレベルになると、信号入出力制御部131は、クロック制御信号をアサート図3の例の場合HHighレベルとする。これにより、クロック発生部12は、DUTクロックを停止するタイミングt2。また、入力信号がデアサートになると、信号入出力制御部131は、割り込み信号をアサートするタイミングt3。これにより、疑似プロセッサ133は、記憶部132に記憶されているプログラムPの記述に基づいたプログラム処理を行う。図3の例では、あるタイミングt4で、信号入出力制御部131の出力バッファの値を0から1にするプログラム処理の例が示されている。プログラム処理が終了するとタイミングt5、信号入出力制御部131は、クロック制御信号をデアサートとする。これにより、クロック発生部12は、DUT11へのDUTクロックの供給を再開する。図4は、DUTクロックの制御の一例を示す図である。図4中で、DUT11、外部モデル13に接続されている直線上のブロックは、各部で処理を示している。DUT11によって、前述のような外部モデル13の動作要因が発生するとタイミングT1、外部モデル13は、クロック制御信号によって、DUTクロックを停止させタイミングT2、プログラム処理を実行する。外部モデル13は、プログラム処理が終わると、クロック制御信号によって、DUTクロックを再開させるタイミングT3。再び外部モデル13の動作要因が発生するとタイミングT4、DUTクロックが停止しタイミングT5、外部モデル13のプログラム処理が行われる。外部モデル13のプログラム処理中において、DUT11と並行処理が可能の場合には、プログラム処理の途中で、クロック制御信号により、DUTクロックが再開されるタイミングT6。その後、外部モデル13の動作要因が発生しタイミングT7、DUT11と外部モデル13との並行動作が行えない場合には、DUTクロックが停止されタイミングT8、DUT11の動作が停止する。プログラム処理が終了すると、DUTクロックが再開されタイミングT9、DUT11の動作が開始される。上記のようにDUTクロックを制御することで、プログラム処理と、DUT動作の時間差を調整することができる。また、外部モデル13とDUT11の並行処理が可能であれば、たとえば、プログラム処理の途中でDUTクロックを再開し、DUT11と外部モデルとの並行処理を行わせることで、DUTクロックを停止することによる速度低下を抑制できる。以上のような図3、図4に示した制御により、生成された外部モデル13は、DUT11がアクセスする装置としての機能を模擬するようになる。DUT11は、外部モデル13をアクセス相手として動作し、その時のDUT11における各部の信号や、DUT11から入出力される信号が読み出されて、DUT11の検証などが行われる。以下、上記のような動作を実現する外部モデル13を、より詳細に説明する。図5は、信号入出力制御部の一例を示す図である。信号入出力制御部131は、割り込みレジスタ20、クロック制御レジスタ21、複数の入力レジスタ22-1~22-n、入力カウンタ23-1~23-n、入力バッファ24-1~24-n、出力レジスタ25-1~25-nを有している。さらに、信号入出力制御部131は、出力レジスタ25-1~25-nのそれぞれに対して、出力バッファ27-1~27-nと、2つの出力カウンタ26a-1~26a-n、26b-1~26b-nを有している。また、信号入出力制御部131は、割り込みマスクレジスタ28を有している。割り込みレジスタ20は、割り込みの種類を保持している。疑似プロセッサ133は、割り込み命令を受けると、この割り込みレジスタ20を参照して割り込みの種類を特定する。クロック制御レジスタ21には、DUTクロックの発生をクロック発生部12に許可させるか否かを制御するクロック制御信号の値が格納されている。たとえば、外部モデル13によるプログラム処理の終了時に、DUTクロックを再開させるように値が設定される。入力レジスタ22-1~22-nでは、DUT11からの入力信号に関する設定が行われる。割り込みのタイミングや、割り込みの要因なども設定される。入力カウンタ23-1~23-nは、入力レジスタ22-1~22-nの設定値に応じて、図示しないクロック信号に同期してカウント動作を行う。入力バッファ24-1~24-nは、DUTクロックの1クロックサイクルごとに順次ビットをシフトしてDUT11からの入力信号を保持する。出力レジスタ25-1~25-nには、DUT11に出力するデータのタイミングの制御と、割り込みに関する情報が設定される。出力カウンタ26a-1~26a-n,26b-1~26b-nは、出力レジスタ25-1~25-nの設定値に応じて、図示しないクロック信号に同期してカウント動作を行う。出力カウンタ26a-1~26a-n,26b-1~26b-nは、DUT11への出力信号のタイミングと、割り込みタイミングをカウントするために、各出力レジスタ25-1~25-nに対して2つ設けられている。出力バッファ27-1~27-nは、DUTクロックの1クロックサイクルごとに、順次ビットをシフトしてDUT11へ出力する情報を保持する。割り込みマスクレジスタ28は、割り込みの発生要因たとえば、カウンタ値に応じて発生される割り込みか、DUT11からの信号により発生される割り込みか、などごとに、その要因による割り込みを発生させるか否かが設定されるレジスタである。なお、信号入出力制御部131は、上記の他に、たとえば、制御部やメモリなどを有しているが図示を省略している。また、入力レジスタ22-1~22-nと出力レジスタ25-1~25-nの個数はともにnとしているが、異なっていてもよい。同様に、入力バッファ24-1~24-nと出力バッファ27-1~27-nなどの個数も異なっていてもよい。また、複数の入力バッファ24-1~24-n、入力カウンタ23-1~23-n、出力バッファ27-1~27-n、出力カウンタ26a-1~26a-n,26b-1~26b-nに対して、1つの入力レジスタ、出力レジスタを設けるようにしてもよい。図6は、割り込みレジスタとクロック制御レジスタの設定例を示す図である。図6Aが割り込みレジスタ20の設定例、図6Bがクロック制御レジスタ21の設定例を示している。割り込みレジスタ20では、入力信号による割り込みという名前で示されているビット幅nのビット[n-1:0]は、n個の各入力信号による割り込みの情報が設定される領域となっている。たとえば、n番目の入力信号による割り込みが発生した場合には、nビット目に1が設定される。また、入力カウンタ制御割り込みという名前で示されているビット幅nのビット[2n-1:n]に、入力カウンタ23-1~23-nの制御による割り込みの情報が設定される。さらに、出力カウンタ制御割り込みという名前で示されている、ビット幅nのビット[3n-1:2n]に、出力カウンタ26a-1~26a-nまたは出力カウンタ26b-1~26b-nの制御による割り込みの情報が設定される。一方、クロック制御レジスタ21では、DUTクロック許可という名前で示されているビット[0]に、DUTクロックの発生をクロック発生部12に許可させるか否かを制御するクロック制御信号の値が格納される。図7は、入力レジスタの設定例を示す図である。図7では、入力レジスタ22-1~22-nにおいて、割り込みに関する設定が行われる領域が示されている。カウント値という名前で示されている33ビットのビット[64:32]には、カウント割り込み制御の際に用いられるカウント値が設定される。reservedという名前で示されている7ビットのビット[31:25]は、未使用領域とされている。信号割り込み制御という名前で示されている5ビットのビット[24:20]には、DUT11からの入力信号がどのような状態のときに、割り込み信号をアサートするかがが設定される。たとえば、ビット[24:20]に0が設定されている場合には、入力信号による割り込み信号はアサートされない。ビット[24:20]に1が設定されている場合には、入力信号が変化したときに、割り込み信号がアサートされる。ビット[24:20]に2が設定されている場合には、入力信号が0に変化したときに、割り込み信号がアサートされる。ビット[24:20]に3が設定されている場合には、入力信号が1に変化したときに、割り込み信号がアサートされる。ビット[24:20]に4が設定されている場合には、入力信号がある値Xに変化したときに、割り込み信号がアサートされる。ビット[24:20]に5が設定されている場合には、入力信号がある値Zに変化したときに、割り込み信号がアサートされる。また、たとえば、ビット[24:20]に6が設定されている場合には、入力信号が0のときに、割り込み信号がアサートされる。ビット[24:20]に7が設定されている場合には、入力信号が1のときに、割り込み信号がアサートされる。ビット[24:20]に8が設定されている場合には、入力信号がある値Xのときに、割り込み信号がアサートされる。ビット[24:20]に9が設定されている場合には、入力信号がある値Zのときに、割り込み信号がアサートされる。カウンタリセットという名前で示されているビット[19]には、入力カウンタ23-1~23-nをリセットさせるか否かの情報が設定される。たとえば、ビット[19]に1が設定されている場合には、入力カウンタ23-1~23-nのカウント値はリセットされ、0となる。カウントスタートという名前で示されているビット[18]には、入力カウンタ23-1~23-nを動作させるか否かの情報が設定される。たとえば、ビット[18]に1が設定されている場合には、入力カウンタ23-1~23-nによるカウントが行われる。所定のカウント値に達したときには、ビット[18]は、0に設定され、入力カウンタ23-1~23-nによるカウントが停止する。カウント割り込み制御という名前で示されているビット[17]には、ビット[64:32]に設定されているカウント値に達したとき、割り込み信号をアサートするカウント割り込み制御を行うか否かの情報が設定される。たとえば、ビット[17]に1が設定されている場合には、入力カウンタ23-1~23-nで上記のカウント値に達したときに、割り込み信号がアサートとなる。図8は、出力レジスタの設定例を示す図である。カウント値0という名前で示されている16ビットのビット[64:48]には、1つ目のカウント値が設定される。カウント値1という名前で示されている16ビットのビット[47:32]には、2つ目のカウント値が設定される。reservedという名前で示されている9ビットのビット[31:23]は、未使用領域とされている。カウンタ1リセットという名前で示されているビット[22]には、出力カウンタ26b-1~26b-nをリセットさせるか否かの情報が設定される。たとえば、ビット[22]に1が設定されている場合には、出力カウンタ26b-1~26b-nのカウント値はリセットされ、0となる。カウント値がリセットされると、ビット[22]は0と設定される。カウント1スタートという名前で示されているビット[21]には、出力カウンタ26b-1~26b-nを動作させるか否かの情報が設定される。たとえば、ビット[21]に1が設定されている場合には、出力カウンタ26b-1~26b-nによるカウントが行われる。たとえば、ビット[47:32]のカウント値に達したときには、ビット[21]は、0に設定され、出力カウンタ26b-1~26b-nによるカウントが停止する。カウント1割り込み制御という名前で示されているビット[20]には、出力カウンタ26b-1~26b-nでビット[47:32]のカウント値に達したときに、割り込み信号をアサートするか否かの情報が設定される。たとえば、ビット[20]に1が設定されている場合には、出力カウンタ26b-1~26b-nで上記のカウント値に達したときに、割り込み信号がアサートとなる。カウンタ0リセットという名前で示されているビット[19]には、出力カウンタ26a-1~26a-nをリセットさせるか否かの情報が設定される。たとえば、ビット[19]に1が設定されている場合には、出力カウンタ26a-1~26a-nのカウント値はリセットされ、0となる。カウント値がリセットされると、ビット[19]は0と設定される。カウント0スタートという名前で示されているビット[18]には、出力カウンタ26a-1~26a-nを動作させるか否かの情報が設定される。たとえば、ビット[18]に1が設定されている場合には、出力カウンタ26a-1~26a-nによるカウントが行われる。たとえば、ビット[63:48]のカウント値に達したときには、ビット[18]は、0に設定され、出力カウンタ26a-1~26a-nによるカウントが停止する。カウント0割り込み制御という名前で示されているビット[17]には、出力カウンタ26a-1~26a-nでビット[63:48]のカウント値に達したときに、割り込みをアサートするか否かの情報が設定される。たとえば、ビット[17]に1が設定されている場合には、出力カウンタ26a-1~26a-nで上記のカウント値に達したときに、割り込み信号がアサートとなる。信号制御という名前で示されているビット[16]には、出力バッファ27-1~27-nから、DUT11への出力タイミングを制御する情報が設定されている。たとえば、ビット[16]に1が設定されている場合には、出力カウンタ26a-1~26a-nが、ビット[63:48]のカウント値に達するまで、出力バッファ27-1~27-nからの出力が待機される。ビット[16]に0が設定されている場合には、常に、DUT11への出力信号が、出力バッファ27-1~27-nから出力される。制御値_4bitパターンという名前で示されているビット[15:12]には、以下に説明する制御値が、ある値のときに、DUT11に出力される4ビットのパターンが設定されている。制御値という名前で示されているビット[11:8]には、たとえば、上記のビット[16]が1のとき、出力カウンタ26a-1~26a-nが、ビット[63:48]のカウント値に達するまでの間に、制御値として出力される値が設定されている。たとえば、ビット[11:8]に0が設定されている場合には0が出力され、1が設定されている場合には1、2が設定されている場合には値X、3が設定される場合には別の値Zが、それぞれ出力される。たとえば、ビット[11:8]に4が設定されている場合には、上記のビット[15:12]の4ビットのパターンが出力される。制御値の適用例については後述する。次に、外部モデル13の記憶部132に格納されるプログラムPの例を説明する。図9は、プログラムの一例を示す図である。プログラムPは、たとえば、機能層30とレジスタ制御層31を有する。機能層30は、外部モデル13としての機能を実現するためのプログラムを有する。機能層30のプログラムにより、DUT11からの入力信号の解析や、DUT11への応答情報などの作成が行われる。レジスタ制御層31は、信号入出力制御部131がインターフェイス信号を認識できるように、入力レジスタ22-1~22-n、出力レジスタ25-1~25-nの書き換えを行う機能を実現するためのプログラムを有する。レジスタ制御層31の内容をもとに、疑似プロセッサ133は、図7、図8に示したような入力レジスタ22-1~22-n、出力レジスタ25-1~25-nの各ビットの設定値を書き換える。これにより、様々なインターフェイスに対応する汎用的な外部モデル13が実現される。機能層30とレジスタ制御層31のプログラムは、外部モデル13が実現するインターフェイスの種類や、機能、抽象度などに応じて、たとえば、データベース40内に格納されている。データベース40は、たとえば、外部モデル13内の記憶部132、試験装置10内の図示しないメモリ、または、試験装置10に有線または無線で接続されるコンピュータ内に構築される。図9の例では、データベース40は、機能層30のプログラムとして、インターフェイス1用の機能プログラムA,Bと、インターフェイス2用の機能プログラムを有している。また、データベース40は、レジスタ制御層31のプログラムとし、インターフェイス1用のレジスタ制御プログラムと、インターフェイス2用のレジスタ制御プログラムA,Bを有している。たとえば、インターフェイス1は、SDカード用のインターフェイスであり、インターフェイス2は、SDRAM用のインターフェイスである。インターフェイス1用として2つの機能プログラムA,Bが図示されているが、機能プログラムAは、たとえば、SDカード用のインターフェイスの基本機能、機能プログラムBは、たとえば、エラー発生機能を実行するプログラムである。また、インターフェイス2用として2つのレジスタ制御プログラムA,Bが図示されているが、たとえば、レジスタ制御プログラムAは抽象度が高く、レジスタ制御プログラムBは抽象度が低いものである。疑似プロセッサ133の制御のもと、機能層30とレジスタ制御層31で用いる機能プログラムやレジスタ制御プログラムをデータベース40から抽出して、プログラムPを書き換えることで、簡単に機能やインターフェイスの切り換えを行うことができる。図10は、レジスタ制御プログラムに含まれる割り込み関数の例である。図10では、Interrput_RI1という割り込み関数の例が示されている。また、図10では、割り込みレジスタ20はinterrput_regと表記され、入力バッファ24-1~24-nのうちの1つがS_IN_0バッファ、またはSIN0と表記されている。また、出力バッファ27-1~27-nのうちの1つがS_OUT_0バッファと表記され、出力レジスタ25-1~25-nのうちの1つがS_OUT_5レジスタと表記されている。なお、readは、データの読み出しを行って、データを返す関数であり、writeは、データの書き込みを行う関数である。この割り込み関数Interrput_RI1は、割り込みレジスタ20の値が0x00000001の場合に、ある入力バッファをリードし、その内容に応じて、ある出力バッファと出力レジスタに対して書き込みを行う処理を行う関数である。以下、試験装置10による試験時の動作を、より詳細に説明する。まず、外部モデル13において、疑似プロセッサ133は、たとえば、プログラムPに記述されたスタートアップルーチンを実行して、信号入出力制御部131の初期化を行う。この初期化の際に、前述した図2のステップS2の信号入出力制御部131の設定処理が行われる。図11は、初期化動作の一例の処理の流れを示すフローチャートである。まず、疑似プロセッサ133は、信号入出力制御部131の各レジスタの値を0にリセットするステップS10。そして、疑似プロセッサ133は、プログラムPに応じて、入力レジスタ22-1~22-nと、出力レジスタ25-1~25-nの設定を行うステップS11。また、疑似プロセッサ133は、出力バッファ27-1~27-nの初期化を行いステップS12、割り込みマスクレジスタ28の設定を行うステップS13。割り込みマスクレジスタ28の設定では、どの割り込み要因を有効または無効にするかが設定される。その後、疑似プロセッサ133は、クロック制御レジスタ21を設定し、DUTクロックの発生を許可するステップS14。これにより、クロック発生部12はDUT11に対してDUTクロックを出力し、DUT11の動作が開始しステップS15、初期化動作は終了する。なお、図11のステップS11~S14の処理は、適宜順番を変更可能である。図12は、DUTの1クロックサイクルごとにおける外部モデルの処理の一例を示すフローチャートである。DUT11の1クロックサイクルの処理が終了すると、信号入出力制御部131は、入力レジスタ22-1~22-n及び出力レジスタ25-1~25-nを参照するステップS20。そして、信号入出力制御部131は、インターフェイス信号などを参照し、外部モデル13の動作要因となる割り込み要因が発生しているか否かを判定するステップS21。たとえば、あるインターフェイス信号に関する設定値が格納された入力レジスタ22-1において、図7で示したようなビット[24:20]において、前述の例のように入力信号が0に変化すると割り込みをアサートする2が設定されているとする。その場合、信号入出力制御部131は、DUT11の1クロックサイクルの処理により、インターフェイス信号が0に変化すると割り込み要因が発生したと判定する。信号入出力制御部131によって割り込み要因が発生していないと判定された場合には、DUT11において次のクロックサイクルの処理が行われる。信号入出力制御部131は、割り込み要因が発生したと判定した場合、割り込み信号をアサートするステップS22。このとき、信号入出力制御部131は、割り込みレジスタ20に、どのインターフェイス信号による割り込みが発生したかを示す情報を設定する。たとえば、図6Aに示したような割り込みレジスタ20において、ビット[n-1:0]において、割り込み要因となったインターフェイス信号に対応するビットの値を1とする。そして、信号入出力制御部131は、たとえば、クロック制御レジスタ21に0を設定し、クロック発生部12にDUTクロックの発生を停止させるステップS23。疑似プロセッサ133は、割り込みレジスタ20を参照して割り込みの種類を特定するステップS24。そして、疑似プロセッサ133は、プログラムPの機能層30のプログラムに応じたプログラム処理を行うステップS25。プログラム処理が終了すると、疑似プロセッサ133は、クロック制御レジスタ21に1を設定し、クロック発生部12にDUTクロックの発生を再開させるステップS26。これにより、DUT11は次のクロックサイクルの処理を行う。図13は、プログラム処理の一例を示すフローチャートである。疑似プロセッサ133は、プログラム処理を行っている際、プログラムPの内容をもとに、入力情報を用いる処理か否か判断するステップS30。入力情報を用いる処理の場合には、疑似プロセッサ133は、DUT11からの入力情報を、入力バッファ24-1~24-nから読み込むステップS31。入力情報を用いない場合、またはステップS31の処理の後、疑似プロセッサ133は、入力レジスタ22-1~22-nの設定を行うか否か判断するステップS32。たとえば、プログラムP中に、入力信号による割り込みを無効または一定期間無効にする命令が含まれる場合、疑似プロセッサ133は、入力レジスタ22-1~22-nにその旨を設定するステップS33。たとえば、疑似プロセッサ133は、図7に示した入力レジスタ22-1~22-nの設定例において、ビット[24:20]の領域に0を設定することで、入力信号による割り込みの発生を無効にする。これにより、実行中のプログラム処理が割り込みで中断されることが抑制される。入力レジスタ22-1~22-nの設定を行わない場合、またはステップS33の処理の後、疑似プロセッサ133は、出力レジスタ25-1~25-nの設定を行うか否か判断するステップS34。たとえば、プログラムP中に、DUT11への出力タイミングを制御する旨の命令が含まれる場合、疑似プロセッサ133は、出力レジスタ25-1~25-nにその旨を設定するステップS35。たとえば、疑似プロセッサ133は、図8に示した出力レジスタ25-1~25-nの設定例において、ビット[16]の領域に1を設定することで、あるカウント値に達するまで、出力バッファ27-1~27-nからの出力を待機させることができる。出力レジスタ25-1~25-nの設定を行わない場合、またはステップS35の処理の後、疑似プロセッサ133は、出力バッファ27-1~27-nへの書き込みを行うか否か判断するステップS36。たとえば、プログラム処理での解析の結果や、DUT11への応答情報などをDUT11側へ出力するような命令が実行されると、それらの情報が出力バッファ27-1~27-nへ書き込まれるステップS37。出力バッファ27-1~27-nへの書き込みを行わない場合、またはステップS37の処理の後、疑似プロセッサ133は、プログラム処理が終了したか否か判断するステップS38。疑似プロセッサ133は、プログラム処理が終了した場合には、前述したステップS26の処理を行い、DUTクロックの発生を再開させる。プログラム処理が終了していない場合には、ステップS30からの処理が繰り返される。なお、図13のステップS30~S37の処理は、適宜順番を変更可能である。以上、図11~図13に示したような制御により、外部モデル13に、DUT11がアクセスする装置としての機能を模擬させることができるようになる。次に、外部モデルをSDカード用のインターフェイスとして適用した例を説明する。図14は、外部モデルをSDカード用のインターフェイスに適用した場合の、DUTとの接続例を示す図である。図14では、図5に示した要素と同様の要素については同一符号を付している。信号入出力制御部131は、入力バッファ24-1~24-5、出力バッファ27-1~27-7、入力レジスタ22-1~22-5、出力レジスタ25-1~25-7を有している。信号入出力制御部131において、図5で示されているその他の要素については図示を省略している。外部モデルがSDカード用のインターフェイスを模擬する場合、信号線が入出力で同一となる。そのため、図14の例では、DUT11からの入力がある場合には、DUT11への出力が行われないように制御する複数のトライステートバッファ以下単にバッファという51,52,53,54,55を有するバッファ部50が設けられている。このバッファ部50は、外部モデルとして、たとえば、ハードウェア記述言語により記述される。バッファ部50において、バッファ51は、DUT11からの命令などが伝達される信号線CMDと、出力バッファ27-1との間に設けられている。バッファ52~55は、データなどが伝達される信号線DAT[0],DAT[1],DAT[2],DAT[3]と、出力バッファ27-2~27-5との間に設けられている。また、バッファ51には、出力バッファ27-7からの制御値が入力され、バッファ52~55には、出力バッファ27-6からの制御値が入力され、信号入出力制御部131からの情報を出力するか否かが制御される。図15は、外部モデルをSDカード用のインターフェイスとした際の試験装置の動作例を示す図である。図15中で、DUT11、信号入出力制御部131、疑似プロセッサ133に接続されている直線上のブロックは、各部での処理を示している。まず、疑似プロセッサ133は、信号入出力制御部131に対して、図11に示したような初期設定を行うタイミングT10。初期設定が終わると、信号入出力制御部131は、DUT11へ供給されるDUTクロックを開始させるタイミングT11。DUT11からの命令の発行が開始されるとタイミングT12、信号入出力制御部131は、割り込み要因が検出されたと判定し、割り込み信号をアサートするタイミングT13。また、信号入出力制御部131は、DUTクロックを停止させるタイミングT14。疑似プロセッサ133は、割り込み命令を受けるつまり割り込み信号のアサートを検出すると、割り込みレジスタ20を確認し、割り込みの種類を特定するタイミングT15。その後、疑似プロセッサ133は、入力レジスタ22-1に対し、たとえば、図5に示した入力カウンタ23-1で48カウント後に、割り込み信号をアサートするように設定を行うタイミングT16。疑似プロセッサ133は、プログラム処理が終わると、クロック制御レジスタ21を設定して、DUTクロックの開始を許可するタイミングT17。これにより、信号入出力制御部131は、DUTクロックを再開させるタイミングT18。DUT11は、DUTクロックに同期して、たとえば、48ビットの命令を1ビットずつ発行しタイミングT19、信号入出力制御部131の入力バッファ24-1に入力していく。48ビット目の命令の発行が終わりタイミングT20、入力カウンタ23-1による48カウントが終了すると、信号入出力制御部131は、割り込み信号をアサートするタイミングT21。また、信号入出力制御部131は、DUTクロックを停止させるタイミングT22。疑似プロセッサ133は、割り込み命令を受けると、割り込みレジスタ20を確認し、割り込みの種類を特定するタイミングT23。そして、疑似プロセッサ133は、入力バッファ24-1に保持された命令を読み出すタイミングT24。疑似プロセッサ133は、プログラム処理により、読み出した命令を解析して応答情報を作成し、出力バッファ27-1に設定するタイミングT25。また、疑似プロセッサ133は、たとえば、4クロックサイクル4カウント後に、出力バッファ27-1内のデータ応答情報を出力させるように、出力レジスタ25-1に対して設定を行うタイミングT26。また、疑似プロセッサ133は、出力レジスタ25-1の設定に応じて、バッファ51が信号入出力制御部131からの信号をDUT11に出力するように制御させるための制御値を、出力バッファ27-7に設定するタイミングT27。さらに、疑似プロセッサ133は、出力レジスタ25-7に対して、2クロックサイクル2カウント後に、出力バッファ27-7の制御値を、バッファ51に供給させるように設定を行うタイミングT28。その後、疑似プロセッサ133は、クロック制御レジスタ21を設定して、DUTクロックの開始を許可するタイミングT29。これにより、信号入出力制御部131は、DUTクロックを再開させるタイミングT30。そして、信号入出力制御部131は、出力バッファ27-1に保持された応答情報を、バッファ51を介して、DUT11に出力するタイミングT31。以上のように、図14に示すような信号入出力制御部131を有する外部モデルは、SDカードのインターフェイスとして、適切に機能することができ、出力タイミングの調整なども、プログラムPを変更して、各レジスタの設定値を調整することで、容易にできる。ところで、上記の説明では、プログラムPにより、信号入出力制御部131の設定を行い、ある1つのインターフェイスの機能を実現させるようにしたが、これに限定されず、以下のようにして、複数のインターフェイスの機能を実現させるようにしてもよい。図16は、複数のインターフェイス機能に対応した外部モデルの一例を示す図である。図1と同様の要素については同一符号を付している。図16の試験装置10aにおいて、外部モデル13aの記憶部132aは、2つのプログラムP1,P2を有している。また、信号入出力制御部131aは、IF1用設定部61、IF2用設定部62を有している。IF1用設定部61、IF2用設定部62は、それぞれ、図5に示したような信号入出力制御部131の各要素を含んでいる。プログラムP1は、IF1用設定部61に対して、インターフェイス1たとえば、SDカード用のインターフェイスの機能を指定するためのプログラムである。また、プログラムP2は、IF2用設定部62に対して、インターフェイス2たとえば、SDRAM用のインターフェイスの機能を指定するためのプログラムである。疑似プロセッサ133は、プログラムP1,P2に基づいて、それぞれIF1用設定部61、IF2用設定部62の入力レジスタ22-1~22-nや出力レジスタ25-1~25-nを設定する。これにより、同時に複数のインターフェイスに対応できるようになり、DUT11がもつ複数のインターフェイスと接続できる。なお、図1、図16の試験装置10、10aでは、外部モデル13,13aの数を1つとしたが、複数設けてもよい。また、外部モデル内に疑似プロセッサや記憶部を複数設け、同時に複数のプログラムを動作させることで、同時に複数のインターフェイスに対応できるようにしてもよい。なお、以上説明してきた試験装置10,10aの処理は、コンピュータにより実現できる。図17は、コンピュータのハードウェアの一例を示す図である。コンピュータ100は、CPU101によって装置全体が制御されている。CPU101には、バス108を介してRAM102と複数の周辺機器が接続されている。RAM102は、コンピュータ100の主記憶装置として使用される。RAM102には、CPU101に実行させるOSOperatingSystemのプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM102には、CPU101による処理に用いる各種データが格納される。バス108に接続されている周辺機器としては、ハードディスクドライブHDDHardDiskDrive103、グラフィック処理装置104、入力インターフェイス105、光学ドライブ装置106、及び通信インターフェイス107がある。HDD103は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。HDD103は、コンピュータ100の二次記憶装置として使用される。HDD103には、OSのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。グラフィック処理装置104には、モニタ104aが接続されている。グラフィック処理装置104は、CPU101からの命令に従って、画像をモニタ104aの画面に表示させる。モニタ104aとしては、CRTCathodeRayTubeを用いた表示装置や液晶表示装置などがある。入力インターフェイス105には、キーボード105aとマウス105bとが接続されている。入力インターフェイス105は、キーボード105aやマウス105bから送られてくる信号をCPU101に送信する。なお、マウス105bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。光学ドライブ装置106は、レーザ光などを利用して、光ディスク106aに記録されたデータの読み取りを行う。光ディスク106aは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク106aには、DVDDigitalVersatileDisc、DVD-RAM、CD-ROMCompactDiscReadOnlyMemory、CD-RRecordable/RWReWritableなどがある。通信インターフェイス107は、ネットワーク107aに接続されている。通信インターフェイス107は、ネットワーク107aを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。このように、試験装置10,10aの処理機能は、コンピュータによって実現することができる。その場合、試験装置10,10aが有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記憶装置には、ハードディスク装置HDD、フレキシブルディスクFD、磁気テープなどがある。光ディスクには、DVD、DVD-RAM、CD-ROM/RWなどがある。光磁気記録媒体には、MOMagnetoOpticaldiskなどがある。プログラムを流通させる場合には、たとえば、そのプログラムが記録されたDVD、CD-ROMなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムに従った処理を実行することもできる。また、上記の処理機能の少なくとも一部を、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、PLDProgrammableLogicDeviceなどの電子回路で実現することもできる。以上、実施の形態に基づき、本発明の試験装置、検証モデル開発方法及びプログラムの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。"