パケットベースの検査対象メモリにパケットアドレス及びデータ信号を提供するようメモリテスタにおいて使用するパターン発生器であって、前記検査対象メモリにおける複数のアドレス可能なメモリ要素を表す外部のパケットメモリアドレス信号を発生するアドレスソースと、並列関係で配置され、前記パケットメモリアドレス信号の少なくとも一部を受け取るように前記アドレスソースの出力に結合された複数のデータ発生器であって、各々が、前記パケットアドレスから、検査対象メモリにおける前記の複数のメモリ要素内の個々のメモリ要素に対応する内部アドレスを引き出すよう動作するロジックを有するデータ発生器と、前記検査対象メモリに印加するためパケット波形で前記データ発生器の出力を分配するよう前記データ発生器の出力に配置されたシーケンサと、を備えるパターン発生器。前記アドレスソースがアルゴリズムパターン発生器を含む、請求項1に記載のパターン発生器。前記複数のデータ発生器がパケット列アドレス信号を受け取るように前記アドレスソースの出力に結合され、前記ロジックが前記内部アドレスを前記パケットアドレスから引き出すよう動作する、請求項1に記載のパターン発生器。所定のスクランブリングシーケンスに従って列アドレス情報をマッピングするロジックを有する検査対象メモリを検査するためにメモリテスタにおいて使用する請求項1に記載のパターン発生器であって、前記ロジックが前記の所定のスクランブリングシーケンスに関する前記列アドレス情報を逆スクランブルするためのルックアップテーブルを含むパターン発生器。前記ルックアップテーブルがスクランブルRAMを含む請求項4に記載のパターン発生器。前記内部アドレスデータのバーストシーケンスを決定するバーストアドレス制御回路を更に含む請求項1に記載のパターン発生器。前記のバーストアドレス制御回路が、シードアドレスを識別するシードアドレスセレクタと、カウンタと、信号をインターリーブするために前記パケット列アドレスにおいて所定の内部アドレスを再マッピングするバーストアドレスルックアップテーブルであって、前記のシードアドレスと前記カウンタ値とに応答して前記内部アドレスのバーストシーケンスを識別するバーストアドレスルックアップテーブルと、を含む請求項1に記載のパターン発生器。前記バーストアドレスルックアップテーブルがRAMを含む請求項1に記載のパターン発生器。前記シーケンサが前記バーストアドレス制御回路に応答して前記パケット内で前記データ発生器の出力の順序を変更する、請求項7に記載のパターン発生器。ユーザワークステーションと、前記ユーザワークステーションに応答するテスタ本体であって、テスト指令を発生する制御ロジックと、前記検査対象メモリに印加するようパケットアドレスとデータ信号とを発生すパターン発生器であって、アドレスソースと該アドレスソースに対して並列に結合された複数のデータ発生器とを含み、前記データ発生器がパケット化したアドレス信号の一部を受け取るロジックを有し、前記のパケット化したアドレスから前記検査対象メモリのそれぞれの内部アドレスを引き出すよう動作するロジックと、前記データ発生器の出力をパケット化した波形で分配するシーケンサとを有するパターン発生器と、前記波形をフォーマット化すべく前記シーケンサの出力に配置された調整回路と、前記検査対象メモリへの信号を駆動し、該メモリからの信号を比較するよう前記メモリに結合するように適応されたインタフェース回路と、を含むテスタ本体と、を含む半導体メモリテスタ。パケットベースのメモリデバイスを検査するように適応されたパターン発生器において使用するデータ発生器であって、パケットの行アドレスを受け取るための行アドレス入力と、パケットの列アドレスを受け取るための列アドレス入力と、パケットのバンクアドレスを受け取るためのバンクアドレス入力と、前記パケットアドレスを受け取る入力を有し、前記パケットアドレスから複数の内部アドレスを引き出すように動作するロジックと、を含むデータ発生器。所定のスクランブリングシーケンスに従って列アドレス情報をマッピングするロジックを有する検査対象メモリを検査するメモリテスタにおいて使用するデータ発生器であって、前記ロジックが前記の所定のスクランブリングシーケンスに関する前記列アドレス情報を逆スクランブルするルックアップテーブルを含む、請求項11に記載のデータ発生器。前記ルックアップテーブルがスクランブルRAMを含む請求項12に記載のデータ発生器。パケットベースのメモリデバイスを検査するように適応されたパターン発生器において使用するバーストアドレス制御回路において、シードアドレスを識別するためのシードアドレスセレクタと、カウンタと、信号をインターリーブするために前記パケット列アドレスにおいて所定の内部アドレスを再マッピングするバーストアドレスルックアップテーブルであって、前記シードアドレスと前記カウンタとに応答し、前記内部アドレスのバーストシーケンスを識別するバーストアドレスルックアップテーブルと、を含むバーストアドレス制御回路。前記バーストアドレスルックアップテーブルがRAMを含む請求項14に記載のバーストアドレス制御回路。検査対象パケットベースのメモリであって、DUTマッピング技法に従ってデータ信号にメモリ要素を割り当てるよう動作するメモリに印加するアドレスおよびデータ信号を発生する方法であって、前記の検査対象メモリにおけるセルグループを表すパケットメモリアドレスを選択するステップと、前記パケットアドレスから前記セルに対応する複数の内部アドレスを引き出すステップと、を含むアドレスおよびデータ信号を発生させる方法。前記内部アドレスを引き出すステップが、パケット列アドレスを決定するステップと、前記DUTマッピング技法に従って前記パケット列アドレスを逆マッピングするステップと、を含む請求項16に記載のアドレスおよびデータ信号を発生させる方法。前記内部アドレスを引き出すステップが、パケット列アドレスを決定するステップと、列アドレスの非連続性を検出するステップと、前記列アドレスの非連続性に基いて前記列アドレスをいつ反転するかを識別するステップと、を含む請求項16に記載のアドレスおよびデータ信号を発生させる方法。検査対象メモリに印加するよう自動検査システムによって発生したパケットメモリアドレス内の複数の内部アドレスのバーストシーケンスを決定する方法であって、前記バーストシーケンスのシードアドレスを識別するステップと、前記シードアドレスに基づいて前記シーケンスを再マッピングするステップと、を含むバーストシーケンスを決定する方法。前記再マッピングするステップが、カウント値を決定するよう前記内部アドレスをカウントするステップと、前記カウント値と前記シードアドレスをXOR処理するステップと、を含む請求項19に記載の方法。前記再マッピングするステップが、前記シードアドレスにおいて前記パケットアドレスを開始するステップと、前記シードアドレスからの内部アドレスをインクリメントするステップと、を含む請求項19に記載の方法。