キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータが自装置に記憶されているならば、自装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータメモリ装置。キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータが自装置に記憶されているならば、自装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータメモリ装置であって、複数アドレスの間で共通なデータを前記複数アドレスに対応付けて記憶する記憶手段と、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致した場合には、前記複数アドレスに対応したデータをロードデータとするロード手段と、を備えることを特徴とするリプレースメントデータメモリ装置。請求項2に記載のリプレースメントメモリ装置であって、前記記憶手段は、前記複数アドレスを関連づけて記憶するアバンドメントアドレスバッファと、前記複数アドレスのうちの1つのアドレスと前記共通なデータとを関連づけて記憶する第1のエントリとを備えることを特徴とするリプレースメントデータメモリ装置。請求項3に記載のリプレースメントメモリ装置であって、前記ロード手段は、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致したか否かを前記別のキャッシュミスに係るアドレスが前記アバンドメントアドレスバッファに格納されているか否かを調べることにより検出することを特徴とするリプレースメントデータメモリ装置。請求項3又は4に記載のリプレースメントデータメモリ装置であって、前記ロード手段は、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致したならば、前記第1のエントリに記憶されている前記共通なデータをロードデータとすることを特徴とするリプレースメントデータメモリ装置。請求項3乃至5の何れか1に記載のリプレースメントデータメモリ装置であって、プライオリティとアドレスとデータの組の第2のエントリを1以上備え、該第2のエントリは前記第1のエントリを含み、前記リプレースメントデータのストア先であるリプレースメントアドレスが何れかの前記第2のエントリにあるアドレスと一致していれば、前記リプレースメントアドレスが存在するエントリにリプレースメントデータを格納すると共に、そのエントリのプライオリティを最高にする手段と、前記リプレースメントアドレスが何れの前記第2のエントリにあるアドレスとも一致しないが、前記アバンドメントアドレスバッファに記憶されていれば、前記アバンドメントアドレスバッファにおいて前記リプレースメントアドレスと関連づけられているアドレスであって何れかの前記第2のエントリにあるアドレスを前記リプレースメントアドレスに書き替え、アドレスを書き替えたその第2のエントリのプライオリティを最高にする手段と、前記リプレースメントアドレスが何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されていなければ、プライオリティが最低のエントリに前記リプレースメントデータを格納し、該リプレースメントデータを格納したエントリのプライオリティを最高にし、その上で、リプレースメントデータと同一のデータを有するエントリがあれば、そのエントリのプライオリティを最低にし、前記リプレースメントデータを格納したエントリにあるアドレスと前記リプレースメントデータと同一のデータを有するエントリにあるアドレスとを関連づけて前記アバンドメントアドレスバッファに格納する手段と、を更に備えることを特徴とするリプレースメントデータメモリ装置。請求項6に記載のリプレースメントデータメモリ装置であって、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在し、何れかの前記第2のエントリにあるアドレスと一致していれば、前記キャッシュメモリのデータをロードし、前記ロード元アドレスと一致するアドレスを有する前記第2のエントリのプライオリティを最高にする手段と、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在し、何れの前記第2のエントリにあるアドレスとも一致しないならば、前記キャッシュメモリのデータをロードする手段と、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れかの前記第2のエントリにあるアドレスと一致していれば、前記別のキャッシュミスに係るロード元アドレスと一致したアドレスを有する前記第2のエントリにあるデータをロードし、そのエントリのプライオリティを最高にする手段と、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されているならば、前記アバンドメントアドレスバッファにおいて前記別のキャッシュミスに係るロード元アドレスに関連づけられているアドレスを有する前記第2のエントリにあるデータをロードする手段と、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されていなければ、主記憶装置にあるデータをロードする手段と、を更に備えることを特徴とするリプレースメントデータメモリ装置。請求項1乃至7の何れか1に記載のリプレースメントデータメモリ装置を含むことを特徴とする中央演算装置。キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータがリプレースメントデータメモリ装置に記憶されているならば、リプレースメントデータメモリ装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータ処理方法。キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータがリプレースメントデータメモリ装置に記憶されているならば、リプレースメントデータメモリ装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータ処理方法をコンピュータに行なわせるためのプログラム。通常のキャッシュブロックのリプレースメントには以下のような問題点があった。即ち、上述したリプレース方法に基づいて動作するエントリリプレース手段では、プログラム実行中に一旦ストアされたデータが、後にキャッシュミスを引き起こすロード対象データとなる場合、即ち、後に必要となるデータがキャッシュメモリに一旦格納されていたにも関わらず、その特定のリプレースルールに基づいてリプレースの対象となり、キャッシュメモリから消失してしまい、キャッシュミスが発生する場合がある。このような場合には、大きなレイテンシを必要とする外部主記憶装置に対するアクセスが発生し、システム全体のスループットが著しく低下するという問題点があった。また、連想度WAYを増やすことで、前述した競合性のキャッシュミスを減らす試みは取られているが、WAYの数だけ同一アドレスのキャッシュブロックを有するキャッシュメモリを増やすことにより、アクセス時間や不要なコストの増大に繋がるという問題点があった。キャッシュメモリから追い出されるアドレス、データを主記憶装置またはバッファに格納する時、例えば、アドレスは異なるが、データ内容が同じラインが多数存在している場合でも、異なるアドレスの分だけ、アドレスデータを格納するコストが必要なため、効率的な運用ができなかった。また、特開平10-307752号公報特許文献3には、二次キャッシュメモリ又はそれに類似したメモリのデータ容量の効率的利用についての記載がない。特開2003-288269号公報特許文献4には、プリフェッチバッファの容量を効率的に利用することについての記載がない。また、特開2003-288269号公報特許文献4の発明は、リプレースメント自体の回数を減らしたり、キャッシュメモリがヒットする確率自体を増加させるものである。本発明の目的は、キャッシュミス発生時の主記憶装置へのアクセス回数を低減するリプレースメントデータメモリ装置及びリプレースメントデータ処理方法並びにリプレースメントデータメモリ装置を含む中央演算装置を提供することを目的とする。本発明の第1の観点によれば、キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータが自装置に記憶されているならば、自装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータメモリ装置が提供される。本発明の第2の観点によれば、キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータが自装置に記憶されているならば、自装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータメモリ装置であって、複数アドレスの間で共通なデータを前記複数アドレスに対応付けて記憶する記憶手段と、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致した場合には、前記複数アドレスに対応したデータをロードデータとするロード手段と、を備えることを特徴とするリプレースメントデータメモリ装置が提供される。本発明の第3の観点によれば、キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータがリプレースメントデータメモリ装置に記憶されているならば、リプレースメントデータメモリ装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータ処理方法が提供される。本発明の第4の観点によれば、キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータがリプレースメントデータメモリ装置に記憶されているならば、リプレースメントデータメモリ装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータ処理方法をコンピュータに行なわせるためのプログラムが提供される。本発明によれば、二次キャッシュメモリを利用した場合よりも少ないメモリ容量の当該リプレースメントデータメモリ装置を用いて主記憶装置へのアクセス回数を減らすことができる。以下、図面を参照して本発明を実施するための形態について詳細に説明する。[第1の実施形態]図1は、本発明の実施形態による中央演算装置の構成例を示すブロック図である。中央演算装置100は、ロード命令及びストア命令の実行機能を備えたCPU_CORE101と、ダイレクトマップ方式のキャッシュメモリ102と、リプレースメントデータメモリReplacementDataMemory;以下、RDMという。103と、メモリコントローラ104とを含む。中央演算装置100は、主記憶装置105に接続されている。RDM103は、本発明により提供されたものである。ロードとは、主記憶装置105、キャッシュメモリ102、RDM103等に格納されているデータをCPU_CORE101に格納することであり、ストアとは、CPU_CORE101に格納されているデータを主記憶装置105、キャッシュメモリ102、RDM103等に格納することである。図2は、RDM103の内部構成例を示すブロック図である。RDM103は、調停部201と、制御/監視部202と、記憶部203を含む。調停部201は、ロード時にキャッシュメモリ102内部のデータとRDM103内部のデータとを調停する。制御/監視部202は、CPU_CORE101を監視してロード命令及びストア命令の指定アドレスを取り込み、また、キャッシュメモリ102から追い出されたリプレースメントデータをRDM103へ格納する。記憶部203は、キャッシュメモリ102から追い出されたデータの格納先である。なお、制御/監視部202は、RDM103内でデータが同じ内容になっているエントリのアドレスを関連づけして一時保持するアバンドメントアドレスバッファAbandonmentAddressBuffer;以下、AABという。204を含む。図3は、RDM103に係るキャッシュメモリ102の一実施形態の内部構成を示すブロック図である。図3に示すキャッシュメモリ103は、入力アドレスの中位ビット列CLINE302でキャッシュブロックの置き換え候補が一意に決まるダイレクトマップ構成のキャッシュメモリである。図3のキャッシュメモリ102は、大きく分けて、データメモリ307と、タグメモリ306と、Modifyビット304と、VALIDビット305と、比較器308と、セレクタ309とを含む。データメモリ307は、1つのキャッシュブロックに対応する1エントリ上にデータをm個格納することが可能である。タグメモリ306は、各データのアドレス情報を格納する。Modifyビット304は、キャッシュメモリエントリデータと主記憶装置105のデータが一致しているか否かを示す。VALIDビット305は、キャッシュメモリエントリデータが有効であるか否かを示す。比較器308は、キャッシュメモリブロックに対応するタグメモリ306に記憶されているタグとCPUにより指定されるアドレス中のTAG301とを比較して一致不一致を判定する。選択器309は、m個のキャッシュメモリエントリデータ307の内、エントリオフセット指定ビットCSEL303に応じたデータを取り出す。図4は、キャッシュメモリ102から追い出されたリプレースメントされたデータを制御し、また、格納することが可能なRDM103の一例を示した構成図である。RDM103には、合計16のエントリが存在する。各ラインの固定領域は、プライオリティ領域401と、アドレス領域402と、データ領域403を含む。プライオリティ領域401は、プライオリティ優先順位を表す数値を格納する。数値の小さい順にプライオリティが高くなる。数値がゼロであればプライオリティは最高である。アドレス領域402は、リプレースメントによりキャッシュメモリ102から追い出されたアドレスtag、cline、cselの全てを格納する。データ領域403は、リプレースメントによりキャッシュメモリ102から追い出されたアドレスtag、cline、cselの全てに対応するデータを格納する。また、RDM103は、更に、各ライン上のプライオリティ領域401にあるプライオリティの値を1だけ増加させ又は1だけ減少させるカウンタ機能部404と、各ライン上のプライオリティ領域401にあるプライオリティの値をゼロにするリセット機能部405とを各ライン上のプライオリティ領域401にあるプライオリティの値を最大値にするセット機能部406と含む。次に、図5、図6に示すフローチャートを用いて、キャッシュメモリ102から追い出されたリプレースメントデータをRDM103に格納する処理フローを示す。図5は、中央演算装置100がストア命令を実行した際の動作手順を示すフローチャートであり、図6は、図5のリプレースメントデータをRDM103に格納するステップ504の詳細な動作手順を示すフローチャートである。CPU_CORE101からストア命令が発行されたならば、ヒットするキャッシュブロックがキャッシュメモリ102に存在するか否かの検索を行うステップ501。具体的には、CPU_CORE101により指定されたアドレスのうちのCLINE302で指定されるキャッシュブロックにあるTAG306とCPU_CORE101により指定されたアドレスのうちのTAG301とが一致すればヒットとし、ヒットしなければミスヒットとする。ヒットするキャッシュブロックがキャッシュメモリ102に存在する場合にはキャッシュがヒットした場合にはステップ501でYES、ヒットしたキャッシュブロックにあるm個のデータ307のうち、CPU_CORE101により指定されたアドレスのうちのCSEL303で指定されるアドレスに対応するデータを上書きするステップ502。ヒットするキャッシュブロックがキャッシュメモリ102に存在しない場合にはキャッシュがミスヒットした場合にはステップ501でNO、キャッシュブロックのリプレースメントを行うステップ505。また、ヒットするキャッシュブロックがキャッシュメモリ102に存在しない場合にはキャッシュがミスヒットした場合にはステップ501でNO、リプレースメントデータのうちのミスヒットしたアドレスのデータをキャッシュメモリ102から読み出してからステップ503、リプレースメントデータメモリ103の処理を行なうステップ504。ステップ504、505が終了したならば、CPU_CORE101により指定されたアドレスに対応するデータを上書きするステップ506。前述のように、RDM103には、キャッシュメモリ102から追い出されるリプレースメントデータを常時監視する機構が含まれる。CPU_CORE101がキャッシュミス時にデータのストアを実行するためには、1キャッシュブロック分のデータのリプレースメントをする必要があるが、リプレースメントにより追い出されるデータの内、図3に示すキャッシュメモリ102のCLINE302とCSEL303にて、一意に決定されるデータを必要に応じてRDM103へ格納する。ここで、プライオリティの調整について説明をする。長い時間参照されていないアドレスは、近い将来も参照される可能性が低いという推測時間的局所性に基づいて、最後に参照されてから最も長い時間が経過したアドレスのエントリを廃棄する。このために、以下に説明する構成及び動作では、プライオリティを設け、エントリが参照される度に、そのエントリの優先順位を上げて、他のエントリのプライオリティを下げている。図6を参照すると、リプレースメントデータに係るアドレスストア命令で指定されるアドレスに含まれるTAGとCLINEとCSELで特定されるアドレス。以下、リプレースメントアドレスという。と同一のアドレスが、RDM103の何れかのエントリのアドレス領域402に存在するか否かを判断するステップ601。リプレースメントアドレスと同一のアドレスがRDM103の何れかのエントリのアドレス領域402に存在する場合にはステップ601でYES、リプレースメントアドレスと同一のアドレスが存在するエントリにリプレースメントデータを格納し、そのエントリのプライオリティを最高数値でいうとゼロにする。更に、そのエントリのプライオリティを最高にする前に、そのエントリよりもプライオリティが高かったエントリが1以上あったならば、それらのエントリのプライオリティを1だけ下げる数値を1だけ増加させるステップ602。リプレースメントアドレスと同一のアドレスがRDM103のどのエントリのアドレス領域402にも存在しない場合にはステップ601でNO、リプレースメントアドレスと同一のアドレスがAAB204に存在するか否かを判断するステップ603。リプレースメントアドレスと同一のアドレスがAAB204に存在する場合にはステップ603でYES、リプレースメントデータをRDM103に格納しない。そして、AAB204においてリプレースメントアドレスと関連づけられているアドレスであって何れかのエントリのアドレス領域402に格納されているアドレスを探し、アドレス領域402にある探したアドレスをリプレースメントアドレスに書き替えるステップ604。そして、アドレスを書き替えたエントリのプライオリティを最高数値でいうとゼロにする。更に、そのエントリのプライオリティを最高にする前に、そのエントリよりもプライオリティが高かったエントリが1以上あったならば、それらのエントリのプライオリティを1だけ下げる数値を1だけ増加させるステップ605。リプレースメントアドレスと同一のアドレスがAAB204に存在しない場合にはステップ603でNO、プライオリティが最低であるエントリのデータ領域403にリプレースメントデータとリプレースメントアドレスを格納するステップ606。これにより、プライオリティが最低であったデータが廃棄される。そして、リプレースメントデータとリプレースメントアドレスを格納したエントリのプライオリティを最高数値でいうとゼロにする。更に、他の全てのエントリのプライオリティを1だけ下げる数値を1だけ増加させるステップ607。そして、リプレースメントデータと同一のデータをデータ領域403に格納しているエントリがあるか否かを判断するステップ608。ある場合にはステップ608でYES、そのようなエントリのプライオリティを最低数値でいうと最大値にする。ここで、リプレースメントデータと同一のデータをデータ領域403に格納しているエントリが複数あるならば、それらのエントリのプライオリティが最低のプライオリティからそれらのエントリの数の範囲を占めるようにする。そして、そのようなエントリのプライオリティを最低にする前に、そのようなエントリよりもプライオリティが低かったエントリが1以上あったならば、それらのエントリのプライオリティを上げる数値を減少させる。ここで、減少前後の数値の差分は、リプレースメントデータと同一のデータをデータ領域403に格納しているエントリの数値と同一とするステップ609。そして、ステップ606でリプレースメントデータとリプレースメントアドレスを格納したエントリのアドレスすなわち、リプレースメントアドレスとリプレースメントデータと同一のデータをデータ領域403に格納しているエントリのアドレスを関連づけて、AAB204に格納するステップ610。次に、図7に示すフローチャートを用いて、ロード時の動作について説明をする。CPU_CORE101がロード命令を実行し、CPU_CORE101が指定したロード元アドレスが存在するか否か、キャッシュメモリ102とRDM103に対して検索を行う。キャッシュメモリ102にロード元アドレスと同一のアドレスが存在し、RDM103の何れかのエントリのアドレス領域402にもロード元アドレスと同一のアドレスが存在する場合にはステップ701でYES、キャッシュメモリ102から出力されるデータをロードしステップ702、RDM103のロード元アドレスと同一のアドレスがアドレス領域402に存在するエントリのプライオリティを最高数値でいうとゼロにする。また、そのエントリのプライオリティを最高にする前に、そのエントリよりもプライオリティが高かったエントリが1以上あったならば、それらのエントリのプライオリティを1だけ下げる数値を1だけ増加させるステップ703。キャッシュメモリ102にロード元アドレスと同一のアドレスが存在するが、RDM103の何れのエントリのアドレス領域402にもロード元アドレスと同一のアドレスが存在しない場合にはステップ704でYES、キャッシュメモリ102から出力されるデータをロードするステップ705。キャッシュメモリ102にロード元アドレスと同一のアドレスが存在せず、RDM103の何れかのエントリのアドレス領域402にロード元アドレスと同一のアドレスが存在する場合にはステップ706でYES、そのエントリのデータ領域403に存在するデータをロードしステップ707、そのエントリのプライオリティを最高に設定する。そして、そのエントリのプライオリティを最高にする前に、そのエントリよりもプライオリティが高かったエントリが1以上あったならば、それらのエントリのプライオリティを1だけ下げる数値を1だけ増加させるステップ708。キャッシュメモリ102にロード元アドレスと同一のアドレスが存在せず、RDM103の何れのエントリのアドレス領域402にもロード元アドレスと同一のアドレスが存在しないが、RDM103のAAB204にロード元アドレスが存在する場合にはステップ709でYES、AAB204でロード元アドレスに関連づけされていて、アドレス領域402に存在するアドレスを含むエントリのデータ領域403に存在するデータをロードするステップ710。キャッシュメモリ102、RDM103のアドレス領域402、AAB204全てにロード元アドレスと同一のアドレスが存在しない場合にはステップ711でYES、メモリコントローラ104に対してデータロード要求を出力するステップ712。図8に、キャッシュメモリ102とRDM103のアドレス検索結果に基づくデータアクセスプライオリティを示す。図8に示すように、キャッシュメモリ102とRDM103のアドレス検索を行って、キャッシュメモリ102側のみにCPU_CORE101が指定したロード元アドレスが存在する場合即ち、キャッシュヒット且つRDMミス時、またはキャッシュメモリ102側とRDM103の双方にCPU_CORE101が指定するロード元アドレスが存在する場合即ち、キャッシュヒット且つRDMヒット時には、図2の調停部201は、キャッシュメモリ102に存在するデータをCPU_CORE101に対して送出する制御を行う。また、キャッシュメモリ102にCPU_CORE101が指定するロード元アドレスが存在せず、且つRDM103側にCPU_CORE101が指定するロード元アドレスが存在する場合即ち、キャッシュミス且つRDMヒット時には、図2の調停部201は、RDM103に存在するデータをCPU_CORE101に対して送出する制御を行う。キャッシュメモリ102側とRDM103側の双方にCPU_CORE101が指定するロード元アドレスが存在しない場合即ち、キャッシュミス且つRDMミス時には、図2の調停部201は、CPU_CORE101が主記憶装置105のロード元アドレスにあるデータを取得するための制御を行う。本実施形態によれば、以下の効果が奏される。すなわち、一旦、キャッシュメモリに記憶されながらも、リプレースメントによりキャッシュメモリから削除されたデータのうち、リプレースメントの起因となったキャッシュミスに係るアドレスにあったデータは、再度、ロードされる可能性が高いため、そのアドレスにあったデータのみをリプレースメントデータメモリに格納するだけであっても、リプレースメントデータメモリは、将来発生するキャッシュミスに係るデータを格納する確率が高くなる。[第2の実施形態]次に、本発明の第2の実施形態について説明する。第1の実施形態に係るキャッシュメモリ102では説明を簡単にするため、連想度WAYの概念を考えないダイレクトマップ方式のキャッシュメモリとしているが、これに代えて、例えば2WAY、4WAYといったセットアソシアティブ方式のキャッシュメモリとすることもできる。なお、図3に示すキャッシュメモリからリプレースされたデータを格納する図4のRDMにおいては、キャッシュメモリがセットアソシアティブ方式のものキャッシュメモリであっても同様の構成を有するため、これらの説明は省略する。本実施形態によれば、プログラム実行中にキャッシュメモリから外部主記憶装置へ一旦ストアされたデータが、後にキャッシュミスを引き起こすロード対象データとなる場合において、外部主記憶装置アクセスの低減が期待できる。その理由は、後に必要となるキャッシュデータであっても、リプレースの対象となってしまった、ロード対象データのみを、別途格納することを可能とするプロセッサに内蔵されたリプレースメントデータメモリRDMおよびRDMのコスト容量を抑えるためのアバンドメントアドレスバッファAABを有するためである。大抵のプログラムにはループ制御が含まれており、同じ命令列やデータは繰り返しアクセスされる可能性が高いため、このような時間的局所性が高いプログラム処理時に於いて、特に高い効果が期待できる。更に、リプレースメントデータメモリRDMに格納されている、アドレスは異なるがデータ内容が同じエントリについては、関連づけしたアドレス情報だけをアバンドメントアドレスバッファAABに保持、管理し、RDMには1エントリだけ残して他のエントリは優先的に廃棄候補にしていくことにより、RDMを少ないコストで効率的に運用できる効果を有する。リプレースメントデータメモリが行なう上記の方法は、ハードウェア、ファームウェア又はこれらの組合わせによって実現することができる。上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータが自装置に記憶されているならば、自装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータメモリ装置。付記2キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータが自装置に記憶されているならば、自装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータメモリ装置であって、複数アドレスの間で共通なデータを前記複数アドレスに対応付けて記憶する記憶手段と、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致した場合には、前記複数アドレスに対応したデータをロードデータとするロード手段と、を備えることを特徴とするリプレースメントデータメモリ装置。付記3付記2に記載のリプレースメントメモリ装置であって、前記記憶手段は、前記複数アドレスを関連づけて記憶するアバンドメントアドレスバッファと、前記複数アドレスのうちの1つのアドレスと前記共通なデータとを関連づけて記憶する第1のエントリとを備えることを特徴とするリプレースメントデータメモリ装置。付記4付記3に記載のリプレースメントメモリ装置であって、前記ロード手段は、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致したか否かを前記別のキャッシュミスに係るアドレスが前記アバンドメントアドレスバッファに格納されているか否かを調べることにより検出することを特徴とするリプレースメントデータメモリ装置。付記5付記3又は4に記載のリプレースメントデータメモリ装置であって、前記ロード手段は、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致したならば、前記第1のエントリに記憶されている前記共通なデータをロードデータとすることを特徴とするリプレースメントデータメモリ装置。付記6付記3乃至5の何れか1に記載のリプレースメントデータメモリ装置であって、プライオリティとアドレスとデータの組の第2のエントリを1以上備え、該第2のエントリは前記第1のエントリを含み、前記リプレースメントデータのストア先であるリプレースメントアドレスが何れかの前記第2のエントリにあるアドレスと一致していれば、前記リプレースメントアドレスが存在するエントリにリプレースメントデータを格納すると共に、そのエントリのプライオリティを最高にする手段と、前記リプレースメントアドレスが何れの前記第2のエントリにあるアドレスとも一致しないが、前記アバンドメントアドレスバッファに記憶されていれば、前記アバンドメントアドレスバッファにおいて前記リプレースメントアドレスと関連づけられているアドレスであって何れかの前記第2のエントリにあるアドレスを前記リプレースメントアドレスに書き替え、アドレスを書き替えたその第2のエントリのプライオリティを最高にする手段と、前記リプレースメントアドレスが何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されていなければ、プライオリティが最低のエントリに前記リプレースメントデータを格納し、該リプレースメントデータを格納したエントリのプライオリティを最高にし、その上で、リプレースメントデータと同一のデータを有するエントリがあれば、そのエントリのプライオリティを最低にし、前記リプレースメントデータを格納したエントリにあるアドレスと前記リプレースメントデータと同一のデータを有するエントリにあるアドレスとを関連づけて前記アバンドメントアドレスバッファに格納する手段と、を更に備えることを特徴とするリプレースメントデータメモリ装置。付記7付記6に記載のリプレースメントデータメモリ装置であって、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在し、何れかの前記第2のエントリにあるアドレスと一致していれば、前記キャッシュメモリのデータをロードし、前記ロード元アドレスと一致するアドレスを有する前記第2のエントリのプライオリティを最高にする手段と、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在し、何れの前記第2のエントリにあるアドレスとも一致しないならば、前記キャッシュメモリのデータをロードする手段と、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れかの前記第2のエントリにあるアドレスと一致していれば、前記別のキャッシュミスに係るロード元アドレスと一致したアドレスを有する前記第2のエントリにあるデータをロードし、そのエントリのプライオリティを最高にする手段と、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されているならば、前記アバンドメントアドレスバッファにおいて前記別のキャッシュミスに係るロード元アドレスに関連づけられているアドレスを有する前記第2のエントリにあるデータをロードする手段と、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されていなければ、主記憶装置にあるデータをロードする手段と、を更に備えることを特徴とするリプレースメントデータメモリ装置。付記8付記1乃至7の何れか1に記載のリプレースメントデータメモリ装置を含むことを特徴とする中央演算装置。付記9キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータがリプレースメントデータメモリ装置に記憶されているならば、リプレースメントデータメモリ装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータ処理方法。付記10キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータがリプレースメントデータ記憶装置に記憶されているならば、リプレースメントデータ記憶装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータ処理方法であって、複数アドレスの間で共通なデータを前記複数アドレスに対応付けて記憶する記憶ステップと、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致した場合には、前記複数アドレスに対応したデータをロードデータとするロードステップと、を有することを特徴とするリプレースメントデータ処理方法。付記11付記10に記載のリプレースメント処理方法であって、前記記憶ステップは、前記複数アドレスを関連づけてアバンドメントアドレスバッファに記憶するステップと、前記複数アドレスのうちの1つのアドレスと前記共通なデータとを関連づけて第1のエントリに記憶するステップとを有することを特徴とするリプレースメントデータ処理方法。付記12付記11に記載のリプレースメント処理方法であって、前記ロードステップでは、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致したか否かを前記別のキャッシュミスに係るアドレスが前記アバンドメントアドレスバッファに格納されているか否かを調べることにより検出することを特徴とするリプレースメントデータ処理方法。付記13付記11又は12に記載のリプレースメントデータ処理方法であって、前記ロードステップでは、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致したならば、前記第1のエントリに記憶されている前記共通なデータをロードデータとすることを特徴とするリプレースメントデータ処理方法。付記14付記11乃至13の何れか1に記載のリプレースメントデータ処理方法であって、プライオリティとアドレスとデータの組の第2のエントリを1以上利用し、該第2のエントリは前記第1のエントリを含み、前記リプレースメントデータのストア先であるリプレースメントアドレスが何れかの前記第2のエントリにあるアドレスと一致していれば、前記リプレースメントアドレスが存在するエントリにリプレースメントデータを格納すると共に、そのエントリのプライオリティを最高にするステップと、前記リプレースメントアドレスが何れの前記第2のエントリにあるアドレスとも一致しないが、前記アバンドメントアドレスバッファに記憶されていれば、前記アバンドメントアドレスバッファにおいて前記リプレースメントアドレスと関連づけられているアドレスであって何れかの前記第2のエントリにあるアドレスを前記リプレースメントアドレスに書き替え、アドレスを書き替えたその第2のエントリのプライオリティを最高にするステップと、前記リプレースメントアドレスが何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されていなければ、プライオリティが最低のエントリに前記リプレースメントデータを格納し、該リプレースメントデータを格納したエントリのプライオリティを最高にし、その上で、リプレースメントデータと同一のデータを有するエントリがあれば、そのエントリのプライオリティを最低にし、前記リプレースメントデータを格納したエントリにあるアドレスと前記リプレースメントデータと同一のデータを有するエントリにあるアドレスとを関連づけて前記アバンドメントアドレスバッファに格納するステップと、を更に備えることを特徴とするリプレースメントデータ処理方法。付記15付記14に記載のリプレースメントデータ処理方法であって、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在し、何れかの前記第2のエントリにあるアドレスと一致していれば、前記キャッシュメモリのデータをロードし、前記ロード元アドレスと一致するアドレスを有する前記第2のエントリのプライオリティを最高にするステップと、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在し、何れの前記第2のエントリにあるアドレスとも一致しないならば、前記キャッシュメモリのデータをロードするステップと、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れかの前記第2のエントリにあるアドレスと一致していれば、前記別のキャッシュミスに係るロード元アドレスと一致したアドレスを有する前記第2のエントリにあるデータをロードし、そのエントリのプライオリティを最高にするステップと、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されているならば、前記アバンドメントアドレスバッファにおいて前記別のキャッシュミスに係るロード元アドレスに関連づけられているアドレスを有する前記第2のエントリにあるデータをロードするステップと、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されていなければ、主記憶装置にあるデータをロードするステップと、を更に有することを特徴とするリプレースメントデータ処理方法。付記16キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータのうち前記リプレースメントの起因となったキャッシュミスに係る、前記キャッシュメモリのアドレスに記憶されていたデータのみを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータがリプレースメントデータメモリ装置に記憶されているならば、リプレースメントデータメモリ装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータ処理方法をコンピュータに行なわせるためのプログラム。付記17キャッシュメモリでリプレースメントが発生した時に主記憶装置にストアされるリプレースメントデータを記憶し、別のキャッシュミスが発生した時に、該別のキャッシュミスに係るデータがリプレースメントデータ記憶装置に記憶されているならば、リプレースメントデータ記憶装置に記憶されている前記別のキャッシュミスに係るデータをロードデータとするリプレースメントデータ処理方法であって、複数アドレスの間で共通なデータを前記複数アドレスに対応付けて記憶する記憶ステップと、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致した場合には、前記複数アドレスに対応したデータをロードデータとするロードステップと、を有することを特徴とするリプレースメントデータ処理方法をコンピュータに行なわせるためのプログラム。付記18付記17に記載のプログラムであって、前記記憶ステップは、前記複数アドレスを関連づけてアバンドメントアドレスバッファに記憶するステップと、前記複数アドレスのうちの1つのアドレスと前記共通なデータとを関連づけて第1のエントリに記憶するステップとを有することを特徴とするプログラム。付記19付記18に記載のプログラムであって、前記ロードステップでは、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致したか否かを前記別のキャッシュミスに係るアドレスが前記アバンドメントアドレスバッファに格納されているか否かを調べることにより検出することを特徴とするプログラム。付記20付記18又は19に記載のプログラムであって、前記ロードステップでは、前記別のキャッシュミスに係るアドレスが前記複数アドレスのうちの何れかのアドレスと一致したならば、前記第1のエントリに記憶されている前記共通なデータをロードデータとすることを特徴とするプログラム。付記21付記18乃至20の何れか1に記載のプログラムであって、前記方法は、プライオリティとアドレスとデータの組の第2のエントリを1以上利用し、該第2のエントリは前記第1のエントリを含み、前記リプレースメントデータのストア先であるリプレースメントアドレスが何れかの前記第2のエントリにあるアドレスと一致していれば、前記リプレースメントアドレスが存在するエントリにリプレースメントデータを格納すると共に、そのエントリのプライオリティを最高にするステップと、前記リプレースメントアドレスが何れの前記第2のエントリにあるアドレスとも一致しないが、前記アバンドメントアドレスバッファに記憶されていれば、前記アバンドメントアドレスバッファにおいて前記リプレースメントアドレスと関連づけられているアドレスであって何れかの前記第2のエントリにあるアドレスを前記リプレースメントアドレスに書き替え、アドレスを書き替えたその第2のエントリのプライオリティを最高にするステップと、前記リプレースメントアドレスが何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されていなければ、プライオリティが最低のエントリに前記リプレースメントデータを格納し、該リプレースメントデータを格納したエントリのプライオリティを最高にし、その上で、リプレースメントデータと同一のデータを有するエントリがあれば、そのエントリのプライオリティを最低にし、前記リプレースメントデータを格納したエントリにあるアドレスと前記リプレースメントデータと同一のデータを有するエントリにあるアドレスとを関連づけて前記アバンドメントアドレスバッファに格納するステップと、を更に備えることを特徴とするプログラム。付記22付記21に記載のプログラムであって、前記方法は、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在し、何れかの前記第2のエントリにあるアドレスと一致していれば、前記キャッシュメモリのデータをロードし、前記ロード元アドレスと一致するアドレスを有する前記第2のエントリのプライオリティを最高にするステップと、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在し、何れの前記第2のエントリにあるアドレスとも一致しないならば、前記キャッシュメモリのデータをロードするステップと、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れかの前記第2のエントリにあるアドレスと一致していれば、前記別のキャッシュミスに係るロード元アドレスと一致したアドレスを有する前記第2のエントリにあるデータをロードし、そのエントリのプライオリティを最高にするステップと、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されているならば、前記アバンドメントアドレスバッファにおいて前記別のキャッシュミスに係るロード元アドレスに関連づけられているアドレスを有する前記第2のエントリにあるデータをロードするステップと、前記別のキャッシュミスに係るロード元アドレスが前記キャッシュメモリに存在せず、何れの前記第2のエントリにあるアドレスとも一致せず、前記アバンドメントアドレスバッファに記憶されていなければ、主記憶装置にあるデータをロードするステップと、を更に有することを特徴とするプログラム。