"光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、上記画素からの画像信号を読み出す読み出し部と、を有し、上記画素は、埋め込み型フォトダイオードと、ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに転送する転送トランジスタと、を含み、上記増幅トランジスタは、上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、上記読み出し部は、画素単位で画像信号を入出力するΔΣ変調器を含み、上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する容量部にフィードバックされている固体撮像素子。上記画素と上記ΔΣ変調器は別の基板に形成され、当該基板が積層されて、上記ΔΣ変調器のフィードバック経路と画素の上記容量部がビアを通して電気的に接続される請求項1記載の固体撮像素子。上記ΔΣ変調器は、少なくとも入力信号をデジタル信号に出力する量子化器と、上記フィードバック経路に配置され、上記量子化器のデジタル信号をアナログ信号に変換するデジタルアナログ変換器DACと、を含み、上記量子化器と上記DACが同じ基板に形成され、上記DACの出力と上記画素の容量部がビアにより接続されている請求項2記載の固体撮像素子。上記ΔΣ変調器は、少なくとも入力信号をデジタル信号に出力する量子化器と、上記フィードバック経路に配置され、上記量子化器のデジタル信号をアナログ信号に変換するデジタルアナログ変換器DACと、を含み、上記量子化器と上記DACが別の基板に形成され、上記量子化器の出力と上記DACの入力がビアにより接続されている請求項2記載の固体撮像素子。上記ΔΣ変調器は、上記量子化器のデジタル信号を多ビット化するデシメーション回路を含み、上記デシメーション回路は上記量子化器および上記DACと同じ基板に形成され、上記DACの出力と上記画素の容量部がビアにより接続されている請求項3記載の固体撮像素子。上記ΔΣ変調器は、上記量子化器のデジタル信号を多ビット化するデシメーション回路を含み、上記デシメーション回路は上記DACと同じ基板に形成され、上記量子化器の出力と上記DACの入力および上記デシメーション回路の入力がビアにより接続されている請求項4記載の固体撮像素子。上記ΔΣ変調器のフィードバック経路と画素の上記容量部との間に選択的にオン、オフされるスイッチングトランジスタが接続されている請求項1記載の固体撮像素子。上記画素の容量部は、画素の上記増幅トランジスタの入力側の浮遊拡散ノードである請求項7記載の固体撮像素子。上記画素の容量部は、上記埋め込み型フォトダイオードである請求項7記載の固体撮像素子。固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、上記画素からの画像信号を読み出す読み出し部と、を有し、上記画素は、埋め込み型フォトダイオードと、ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに転送する転送トランジスタと、を含み、上記増幅トランジスタは、上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、上記読み出し部は、画素単位で画像信号を入出力するΔΣ変調器を含み、上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する容量部にフィードバックされているカメラシステム。ところで、従来用いられているナイキストADCは、画像の多ビット化対応で、特に14ビット以上の場合、高速撮像との併用は困難となっている。たとえば、特許文献3に開示されている技術では、列並列ADCの倍速化が実現されている。しかし、この技術では、サンプル/ホールドS/H回路があることから、いわゆるkTCノイズが重畳するという不利益がある。また、特許文献4には、サブレンジ/スロープ型のAD変換技術が提案されている。この技術では、カラム内に2つのADCを設け、疎調、微調のAD変換を行う。この技術では、疎調時にカラム内電流源でキャパシタを充電させ、充電量を微調時にAD変換を行う。しかしながら、疎調ADCと微調ADCの2つを用いることから、ノイズが重畳する。特に、その実施例にあるキャパシタへの電荷充電型であるとスイッチノイズが重畳する。また、特許文献2には、カラム内にΔΣ変調器を内蔵して高速化を図る技術が開示されている。具体的には、積分器、量子化器のフィードバック先を画素からのカラム読出し用のカラム電流源に電流を変調させる方式である。しかし、この技術では、レイアウト面積が大きくなり、微細画素、たとえば1μm程度の幅に設計することは困難である。本発明は、画素単位で多ビットによるAD変換が可能となり、画素から発生するノイズの圧縮が可能で、微細画素において多ビット高速撮像が可能な固体撮像素子およびカメラシステムを提供することにある。本発明の第1の観点の固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、上記画素からの画像信号を読み出す読み出し部と、を有し、上記画素は、埋め込み型フォトダイオードと、ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに転送する転送トランジスタと、を含み、上記増幅トランジスタは、上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、上記読み出し部は、画素単位で画像信号を入出力するΔΣ変調器を含み、上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する容量部にフィードバックされている。本発明の第2の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、上記画素からの画像信号を読み出す読み出し部と、を有し、上記画素は、埋め込み型フォトダイオードと、ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに転送する転送トランジスタと、を含み、上記増幅トランジスタは、上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、上記読み出し部は、画素単位で画像信号を入出力するΔΣ変調器を含み、上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する容量部にフィードバックされている。本発明によれば、画素単位で多ビットによるAD変換が可能となり、画素から発生するノイズの圧縮が可能で、微細画素において多ビット高速撮像が可能となる。以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.固体撮像素子の構成の概要2.画素回路の基本的な動作3.画素回路の具体的な動作4.画素回路とΔΣ変調器ΔΣADCとの積層構造例5.カメラシステムの構成例<1.固体撮像素子の構成の概要>図1は、本実施形態に係るCMOSイメージセンサ固体撮像素子の構成例を示す図である。本CMOSイメージセンサ100は、画素アレイ部110、画素駆動部としての行選択回路Vdec120、およびカラム毎にΔΣ変調によるAD変換機能を有するカラム読み出し回路130を有する。本実施形態において、AD変換部は、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるAD変換器は画素単位に画素信号を入出力するように構成されている。本実施形態において、画素アレイ部110とカラム読出し回路130の一部または全部は、たとえば積層構造により形成される。そして、画素回路とΔΣ変調器によるAD変換器は、スイッチングトランジスタとTSVスルーSiViaである、メタル接合を通じて電気的に接続される。画素アレイ部110は、複数の画素回路110AがM行×N列の2次元状マトリクス状に配列されている。図2は、本実施形態に係るCMOSイメージセンサの画素の一例を示す図である。この画素回路110Aは、光電変換素子としてのフォトダイオードPDPhotoDiode、以下単にPDというときもある111を有する。そして、画素回路110Aは、この1個のフォトダイオード111に対して、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115は、絶縁ゲート型電界効果トランジスタFETにより形成される。図2の例では、nチャネルのFETが適用されているが、pチャネルのFETを適用することも可能である。なお、ここでは4トランジスタ型の画素回路の例を示しているが、選択トランジスタを有している3トランジスタ型等の適用も可能である。フォトダイオード111は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送トランジスタ112は、フォトダイオード111と出力ノードとしてのフローティングディフュージョンFD以下、単にFDというときもあるとの間に接続されている。転送トランジスタ112は、転送制御線LTRGを通じてそのゲート転送ゲートに制御信号である転送信号TRGが与えられる。これにより、転送トランジスタ112は、フォトダイオード111で光電変換された電荷電子をフローティングディフュージョンFDに転送する。リセットトランジスタ113は、電源ラインLVDDとフローティングディフュージョンFDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号であるリセット信号RSTが与えられる。これにより、リセットトランジスタ113は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。フローティングディフュージョンFDには、増幅トランジスタ114のゲートが接続されている。増幅トランジスタ114は、選択トランジスタ115を介して信号線LSGNに接続され、画素部外の定電流源CIとソースフォロアを構成している。そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路130に出力される。これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。また、画素回路110Aは、たとえばフローティングディフュージョンFDがスイッチングトランジスタ140を介してΔΣ変調器ΔΣADCのフィードバック系のDAC出力側に接続されている。スイッチングトランジスタ140は、たとえば画素回路110Aとは別の基板に形成され、スイッチング線LSSWを通して供給されるスイッチング信号SSWによりオン、オフの駆動制御が行われる。画素アレイ部110に配線されているリセット制御線LRST、転送制御線LTRG、および選択制御線LSELが一組として画素配列の各行単位で配線されている。LRST、LTRG、LSELの各制御線はそれぞれM本ずつ設けられている。これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路120により駆動される。また、スイッチング線LSSWは、たとえばカラム読み出し回路130により駆動される。行選択回路120は、画素アレイ部110の中の任意の行に配置された画素の動作を制御する。行選択回路120は、制御線LSEL、LRST、LTRGを通して画素を制御する。カラム読み出し回路130は、行選択回路120により読み出し制御された画素行のデータを信号出力線LSGNを介して受け取り、後段の信号処理回路に転送する。読み出し回路130は、CDS回路やADCアナログデジタルコンバータを含む。ADCは、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるADCは画素単位に画素信号を入出力するように構成されている。図3は、本実施形態に係るΔΣ変調器ΔΣADCの基本構成を示す図である。ΔΣ変調器ΔΣADC200は、少なくとも積分器210、量子化器220、および画素回路110Aへのフィードバック系の一部を形成するDAC230を含んで構成される。DAC230の出力はスイッチングトランジスタ140を通して画素回路110AのフローティングディフュージョンFDに接続される。ΔΣ変調器においては、画素回路110Aから得られた信号は積分器210、量子化器220を通して1ビットデータとして出力される。ΔΣ変調器は、量子化器の出力側に、1ビットデータを多ビット化するデシメーション回路デシメーションフィルタ240が配置される。以下、画素アレイ部110の画素回路のおよび画素回路に接続されるΔΣAD変調器の具体的な構成、積層構造、接続状態等を中心に説明する。本実施形態のCMOSイメージセンサ100において、ΔΣ方式のΣ変調をフローティングディフュージョンFDまたはPD111で行う。フローティングディフュージョンFDまたはPD111でΔΣ変調を行うときには、FDまたはPDへのフィードバックアクセスを行うためのスイッチ図2ではスイッチングトランジスタ140が形成される。画素のPD11と画素回路110Aの基板とは別の基板にΔΣ変調器ΔΣADC200が形成される。画素回路110AとΔΣ変調器ΔΣADC200は、上述したように、スイッチングトランジスタ140をTSVであるメタル接続を通じて電気的接続を行う構造を有する。また、フィードバックFB系は、積分を行うFDまたはPDの容量へ電気的接続を行う。換言すれば、積分する容量として機能する容量部としてFDまたはPDを用いることができる。フィードバックはTSVを用いても行うことが可能である。さらに、1ビットデジタルデータから多ビット化を行うデシメーション回路は、たとえば画素回路110Aとは別の基板に形成される構造を有する。図4は、本実施形態に係る画素アイレ部のレイアウト例を示す図である。図4の例は、理解を容易にするために、図2の選択トランジスタを有していない3トランジスタ型として示している。本実施形態において、増幅トランジスタ114は、埋め込み型のPD111や転送トランジスタ112が形成される基板から電気的に分離された半導体基板またはウェルSUBamp内に形成される。この増幅トランジスタ114が形成される基板SUBampは、増幅トランジスタ114のソースに接続されるか、あるいはSOI構造によって浮遊状態に保持される。図5は、本実施形態に係る画素回路の簡略断面を示す図である。図5は、図4の3トランジスタ型の画素回路に対応する簡略断面を示している。画素回路110Bは、ウェハ上にエピタキシャル形成された薄いn型層151に画素用のpウェルp-Well領域152が形成されている。このPウェル領域152に、画素を構成するフォトダイオードPD111、転送トランジスタ112、リセットトランジスタ113、および増幅トランジスタ114が形成されている。フォトダイオードPD111においては、n型の蓄積層153の基板表面側にp型層154が形成されており、基板の深さ方向において信号電荷蓄積層が反対の導電型層152に挟まれた、いわゆる埋め込み型フォトダイオードとして形成されている。本例では、表面のp型層154と基板のpウェル領域152がn型蓄積層153を挟んだ、HADHoleAccumulationDiode型が採用されている。そして、増幅トランジスタ114は、pウェル領域152内に、フォトダイオード111と並列に形成されたnウェル領域155内に形成されている。nウェル領域155は、フォトダイオード111のn型蓄積層153とp型層157で分離されている。転送トランジスタ112のドレインとリセットトランジスタ113のソースが拡散層を共有してフローティングディフュージョンFDが形成されている。そして、フローティングディフュージョンFDと増幅トランジスタ114のゲートGTampの入力部とが、TVSで接続される。増幅トランジスタ114のソースが信号線LSGに接続され、ドレインが接地されている。<2.画素回路の基本的な動作>次に、本実施形態に係る画素回路110A,110Bの基本的な動作について説明する。画素回路110Aにおいて、シリコン基板に入射された光子は電子とホールのペアを発生させ、そのうちの電子が埋め込み型のフォトダイオード111によって蓄積ノードND111に蓄積される。蓄積ノードND111に蓄積された電子は、転送トランジスタ112をオンさせることで、フローティングディフュージョンFDに転送され、これにより増幅トランジスタ114のゲートを駆動する。一方、ソースがフローティングディフュージョンFDに接続され、ドレインが電源に接続されたリセットトランジスタ113は画素のリセット用に用いられる。増幅トランジスタ114のドレインは電源に接続され、ソースが選択トランジスタ115を介して、あるいは直接、垂直信号線LSGNに接続されている。垂直信号線LSGNは列方向に配列された複数の画素と共有される。フローティングディフュージョンFDに転送された信号電荷は垂直信号線LSGNへの信号となって出力される。出力されたアナログ信号VSLは、ΔΣ変調器200でΔΣ変調され、1ビットデジタルデータが出力される。その際、残存した信号は、DAC230にフィードバックされ、スイッチングトランジスタ140を通じてフローティングディフュージョンFDへ信号が取り込まれる。<3.画素回路の具体的な動作>図6は、本実施形態に係る画素回路の電荷蓄積と読出しの具体的な動作を説明するためのタイミングチャートである。まず、画素リセットを行う。リセット時には、リセット制御線LRSTへのリセット信号RSTおよび転送制御線LTRGへの転送信号TRGがハイレベルに設定され、これにより、リセットトランジスタ113および転送トランジスタ112がオン状態となる。これはたとえば、1.8Vの電源電圧をフォトダイオード111の蓄積ノードに伝達させる操作である。これによって、蓄積ノードND111のポテンシャルは上昇し、そこに蓄積された電子の引き抜きが行われる。特に、HAD構造において、蓄積ノードはp型層に挟まれた薄いn型層で形成されており、その電子は全て排出されて完全空乏状態となる。その後、転送制御線LTRGへの転送信号TRGがローレベルに切り替えられ、転送トランジスタ112がオフにされる。これにより、蓄積ノードND111は浮遊状態となって、新たな電荷蓄積が開始される。一方、電界蓄積中に、リセット制御線LRSTへのリセット信号RSTはハイレベルの状態に保持され、非選択画素のリセットトランジスタ113がオン状態に固定される。これによって、増幅トランジスタ114のゲートが接続されるフローティングディフュージョンFDは電源電圧レベルに保持される。これにより、非選択画素の増幅トランジスタ114はオフ状態となっている。次に、蓄積された電荷の読み出し動作について説明する。まず、選択行のリセット制御線LRSTへのリセット信号RSTがローレベルに切り替えられて、リセットトランジスタ113がオフにされる。このとき、フローティングディフュージョンFDの電位はリセットトランジスタ113とのカップリング作用を受けて、たとえば1.8Vから0.8Vに遷移して浮遊状態となる。これにより、増幅トランジスタ114がオン状態となる。ここで、増幅トランジスタ114と定電流源CIに接続された垂直信号線LSGNは、ソースフォロワ回路を形成している。ソースフォロワ回路の入力であるフローティングディフュージョンFDのポテンシャルVfdと、出力である垂直信号線LSGNの電位VSLは、変動比が1に近いリニアな関係となる。すなわち、定電流源CIの電流値をiとすると、理想的には次の関係が成立する。[数1]i=1/2βVfd-Vth-VSL2ただし、βは定数である。上記式でVfd-Vth-VSLは一定となって、Vfdの変動は1に近いゲインでVSLに反映される。すなわち、増幅トランジスタ114がオン状態となると、フローティングディフュージョンFDの電位変動が垂直信号線LSGNの電位変動に反映される。ここで1回目の読み出しが実施され、垂直信号線LSGNに現れた電位は図示しないセンス回路により一旦ホールドされる。次に、転送制御線LTRGへの転送信号TRGがハイレベルに設定され、転送トランジスタ112がオンにされる。これにより、フローティングディフュージョンFDの電位は転送トランジスタ112のゲートとのカップリングを受けて上昇するとともに、電子がフローティングディフュージョンFDに流れ込む。この際、フローティングディフュージョンFDのポテンシャルが十分に高ければ、蓄積されていた電子は全てフローティングディフュージョンFDに流出し、FDは完全に空乏状態になる。その後、転送制御線LTRGへの転送信号TRGがローレベルに切り替えられて、転送トランジスタ112がオフにされる。これにより、フローティングディフュージョンFDの電位は転送制御線LTRGの駆動前に比べて信号電荷分だけ降下する。すなわち、光子入射が全くなくなった場合は元の0.8V付近に戻るが、光子が入射して光電子が生じている場合には、光電子数に応じて電位が下降し、たとえば0.7Vとなる。これがソースフォロワの出力である垂直信号線LSGNに反映される。なお、上記した例では、増幅トランジスタ114のオン、オフはリセットトランジスタ113のゲートとのカップリングのみによって制御している。これは配線を簡素化するのに有効な手段であるが、必要があれば、図7に示すように、リセットトランジスタ113のドレインを、スイッチングトランジスタ116を介して電源ラインLVREFに接続することも可能である。たとえば、画素の非選択時には電源ラインLVREFの電圧VREFを上昇させ、フローティングディフュージョンFDをより高い電位に昇圧しても良い。これにより、非選択時に増幅トランジスタ114から電流が漏れることを完全に防止でき、非選択画素が垂直信号線LSGNに不要なノイズを発生させることを抑止できる。画素回路110A110Bから得られた信号は、ΔΣ変調器200の積分器210、量子化器220を通じて1ビットデータとして出力される。また、一部データはフィードバック系のDAC230、スイッチングトランジスタ140を通して、画素回路110A110BのフローティングディフュージョンFDにフィードバックされる。フィードバックされた信号は、蓄積された画像信号と併せて積分器210に出力される。ここで、ΔΣ変調器ΔΣADC200の具体的な構成例について説明する。図8は、ΔΣ変調器ΔΣADC200の具体的な構成例を示す図である。図8のΔΣ変調器200においては、積分器210の入力側に画像信号V0とDAC230のフィードバックデータV3とを合わせ、その差分V1V0-V3を増幅して積分器210に出力する差動増幅器差動アンプ250を有している。積分器210は、入力段に接続された抵抗素子R210、一方の入力に差動増幅器250の出力が入力される演算増幅器211、および演算増幅器211の入出力間に接続された容量C210を有する。積分器210の出力信号V2は[1/CR∫V1dt]で与えられる。量子化器220は、積分器210の出力と基準電圧とを比較して、1ビットデジタルでデータをDAC230、およびデシメーション回路240に出力する比較器221を含んで構成されている。<4.画素回路とΔΣ変調器ΔΣADCとの積層構造例>以上の構成を有するΔΣ変調器ΔΣADC200と画素回路110A110Bとは、たとえば以下に示すように積層構造をもって形成される。以下に、画素回路110A110BとΔΣ変調器ΔΣADC200との積層構造例を図9~図15に関連付けて説明する。図9~図15は、画素回路とΔΣ変調器、その動作のためのトランジスタのレイアウトと断面図を示している。これらは、3次元立体構造300で、2枚の構造体半導体基板310,320を重ねることで作製される。<4.1画素回路とΔΣ変調器ΔΣADCとの第1の積層構造例>図9は、画素回路とΔΣ変調器ΔΣADCとの第1の積層構造例を説明するための図である。図9の例では、第1基板310の裏面側311にフォトダイオード111が形成され、表面側に量子化器220、DAC230、並びに画素回路110A110Bの各トランジスタが形成されている。第2基板320にはΔΣ動作で必要な回路が形成され、第2基板の最下層側にはDAC230からのフィードバック用スイッチングトランジスタ140が形成されている。そして、第1基板310の表面312側に形成されたDAC230の出力部と第2基板320の最下層側に形成されたソースドレインの一方の拡散層141が、第2基板320に形成されたTSV貫通ビアのメタル接合を通じて電気的に接続される。<4.2画素回路とΔΣ変調器ΔΣADCとの第2の積層構造例>図10は、画素回路とΔΣ変調器ΔΣADCとの第2の積層構造例を説明するための図である。図10の例と図9の例が異なる点は、DAC230が第2基板320の最下層に形成されていることにある。この場合、第1基板310の表面312側の量子化器220の出力部とDAC230の入力部を形成するトランジスタのソースドレインの一方の拡散層に接続される。なお、図面の簡単化のため、図10においては第2基板320の最下層にトランジスタをひとつのみ示している。<4.3画素回路とΔΣ変調器ΔΣADCとの第3の積層構造例>図11は、画素回路とΔΣ変調器ΔΣADCとの第3の積層構造例を説明するための図である。図11の例と図10の例が異なる点は、DAC230に加えてデシメーション回路240が第2基板320の最下層に形成されていることにある。この場合、第1基板310の表面312側の量子化器220の出力部とDAC230およびデシメーション回路240の入力部を形成するトランジスタのソースドレインの一方の拡散層に接続される。なお、図面の簡単化のため、図11においては第2基板320の最下層にトランジスタをひとつのみ示している。<4.4画素回路とΔΣ変調器ΔΣADCとの第4の積層構造例>図12は、画素回路とΔΣ変調器ΔΣADCとの第4の積層構造例を説明するための図である。図12の例は図11の例と同様の構造であるが、レイアウト的にDAC230からのフィードバックを、スイッチングトランジスタ140を介してフォトダイオード111に接続されている例である。<4.5画素回路とΔΣ変調器ΔΣADCとの第5の積層構造例>図13は、画素回路とΔΣ変調器ΔΣADCとの第5の積層構造例を説明するための図である。図13の例は図12の例と同様の構造であるが、DAC230を第2基板の最下層ではなく画素回路が形成される第1基板310の表面312側に形成されている例である。<4.6画素回路とΔΣ変調器ΔΣADCとの第6の積層構造例>図14は、画素回路とΔΣ変調器ΔΣADCとの第6の積層構造例を説明するための図である。図14の例は図9の例と同様の構造であるが、レイアウト的にDAC230からのフィードバックを、スイッチングトランジスタ140を介してフォトダイオード111に接続された容量C111に接続されている例である。容量C111はフローティングディフュージョンFDとは別の容量素子である。<4.7画素回路とΔΣ変調器ΔΣADCとの第7の積層構造例>図15は、画素回路とΔΣ変調器ΔΣADCとの第7の積層構造例を説明するための図である。図15の例と図14の例が異なる点は、DAC230およびデシメーション回路240が第2基板320の最下層に形成されていることにある。この場合、第1基板310の表面312側の量子化器220の出力部とDAC230およびデシメーション回路240の入力部を形成するトランジスタのソースドレインの一方の拡散層に接続される。なお、図面の簡単化のため、図15においては第2基板320の最下層にトランジスタをひとつのみ示している。以上説明したように、本実施形態によれば、以下の効果を得ることができる。本実施形態によれば、画素単位で多ビット、たとえば16ビット高速撮像のΔΣADCΔΣ変調器によるAD変換が可能となる。その結果、高速撮像が、1μm程度以下の微細画素でも対応可能となる。さらに、画素内にフィードバックして積分を行うことから、画素から発生するノイズの圧縮が可能となる。しかも、スルービアTSVを用いた3次元LSI構造で作製されることから、微細画素においても多ビット高速撮像が可能となる。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<5.カメラシステムの構成例>図16は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム400は、図16に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100が適用可能な撮像デバイス410を有する。さらに、カメラシステム400は、この撮像デバイス410の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ420を有する。カメラシステム400は、撮像デバイス410を駆動する駆動回路430と、撮像デバイス410の出力信号を処理する信号処理回路440と、を有する。駆動回路330は、撮像デバイス410内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス410を駆動する。また、信号処理回路440は、撮像デバイス410の出力信号に対して所定の信号処理を施す。信号処理回路440で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路440で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス410として、先述した固体撮像素子100を搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成もとることができる。1光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、上記画素からの画像信号を読み出す読み出し部と、を有し、上記画素は、埋め込み型フォトダイオードと、ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに転送する転送トランジスタと、を含み、上記増幅トランジスタは、上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、上記読み出し部は、画素単位で画像信号を入出力するΔΣ変調器を含み、上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する容量部にフィードバックされている固体撮像素子。2上記画素と上記ΔΣ変調器は別の基板に形成され、当該基板が積層されて、上記ΔΣ変調器のフィードバック経路と画素の上記容量部がビアを通して電気的に接続される上記1記載の固体撮像素子。3上記ΔΣ変調器は、少なくとも入力信号をデジタル信号に出力する量子化器と、上記フィードバック経路に配置され、上記量子化器のデジタル信号をアナログ信号に変換するデジタルアナログ変換器DACと、を含み、上記量子化器と上記DACが同じ基板に形成され、上記DACの出力と上記画素の容量部がビアにより接続されている上記2記載の固体撮像素子。4上記ΔΣ変調器は、少なくとも入力信号をデジタル信号に出力する量子化器と、上記フィードバック経路に配置され、上記量子化器のデジタル信号をアナログ信号に変換するデジタルアナログ変換器DACと、を含み、上記量子化器と上記DACが別の基板に形成され、上記量子化器の出力と上記DACの入力がビアにより接続されている上記2記載の固体撮像素子。5上記ΔΣ変調器は、上記量子化器のデジタル信号を多ビット化するデシメーション回路を含み、上記デシメーション回路は上記量子化器および上記DACと同じ基板に形成され、上記DACの出力と上記画素の容量部がビアにより接続されている上記3記載の固体撮像素子。6上記ΔΣ変調器は、上記量子化器のデジタル信号を多ビット化するデシメーション回路を含み、上記デシメーション回路は上記DACと同じ基板に形成され、上記量子化器の出力と上記DACの入力および上記デシメーション回路の入力がビアにより接続されている上記4記載の固体撮像素子。7上記ΔΣ変調器のフィードバック経路と画素の上記容量部との間に選択的にオン、オフされるスイッチングトランジスタが接続されている上記1から6のいずれか一に記載の固体撮像素子。8上記画素の容量部は、画素の上記増幅トランジスタの入力側の浮遊拡散ノードである上記1から7のいずれか一に記載の固体撮像素子。9上記画素の容量部は、上記埋め込み型フォトダイオードである上記1から7のいずれか一に記載の固体撮像素子。10固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、上記画素からの画像信号を読み出す読み出し部と、を有し、上記画素は、埋め込み型フォトダイオードと、ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに転送する転送トランジスタと、を含み、上記増幅トランジスタは、上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、上記読み出し部は、画素単位で画像信号を入出力するΔΣ変調器を含み、上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する容量部にフィードバックされているカメラシステム。"