a第1導電型の炭化珪素半導体よりなる下地1を準備する工程と、b前記下地1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程と、c前記工程bの後、前記レジストパターン13を介した不純物注入により、前記リセス構造14内のリセス底面15及びリセス側面20の面内に、第2導電型の不純物層3を形成する工程とを備え、前記リセス構造14のコーナー部分が前記不純物層3によって覆われていることを特徴とする、半導体装置の製造方法。d前記工程bと前記工程cとの間に、前記レジストパターン210に対するシュリンク処理を行う工程をさらに備えることを特徴とする、請求項1に記載の半導体装置の製造方法。前記工程dが、前記レジストパターン210に対し、等方性エッチングによる前記シュリンク処理を行う工程であることを特徴とする、請求項2に記載の半導体装置の製造方法。前記レジストパターン210の形成時において、当該レジストパターン210側面と前記基板とはほぼ垂直であることを特徴とする、請求項2に記載の半導体装置の製造方法。前記レジストパターン210の側面が、前記シュリンク処理によって0.3~0.6μm後退することを特徴とする、請求項2に記載の半導体装置の製造方法。前記工程bは、端部にテーパー形状を有する前記レジストパターン13を用いて、前記リセス側面20にテーパー形状を有する前記リセス構造14を形成する工程であることを特徴とする、請求項1に記載の半導体装置の製造方法。前記工程cは、2段階の前記不純物注入により、第2導電型の低濃度不純物層17と高濃度不純物層18よりなる前記不純物層3を形成する工程であることを特徴とする、請求項1、2、6のいずれかに記載の半導体装置の製造方法。前記工程bは、前記リセスの深さが0.1μm以上であり前記テーパー形状の幅が0.2μm以上である前記リセス構造14を形成する工程であることを特徴とする、請求項6又は7に記載の半導体装置の製造方法。前記工程bは、曲率半径が0.1μm以上であるコーナー部21を有する前記リセス構造14を形成する工程であることを特徴とする、請求項6又は7に記載の半導体装置の製造方法。前記工程bが、前記リセス構造207に加えて、アライメントマークも同時に形成する工程であることを特徴とする、請求項1、2、6のいずれかに記載の半導体装置の製造方法。前記工程cが、前記不純物層として、第2導電型のガードリング層3を形成する工程であることを特徴とする、請求項1、2、6のいずれかに記載の半導体装置の製造方法。前記工程cが、前記不純物層として、第2導電型のフィールドリミッティングリング層16を形成する工程であることを特徴とする、請求項1、2、6のいずれかに記載の半導体装置の製造方法。前記工程bは、前記下地上1において、素子領域を囲む複数の前記リセス構造14を、レジストパターン13を用いて形成する工程であり、前記工程bは、各前記リセス構造14同士の間隔が、前記素子領域外周に向かうにつれて広くなるように、複数の前記リセス構造14を形成する工程であることを特徴とする、請求項1、2、6のいずれかに記載の半導体装置の製造方法。e前記工程bの後、前記リセス構造14の内部の少なくとも一部に、ショットキー電極を形成する工程をさらに備えることを特徴とする、請求項1、2、6のいずれかに記載の半導体装置の製造方法。前記工程bは、端部にテーパー形状を有する前記レジストパターン210を用いて、前記レジストパターン210をシュリンクさせつつ前記リセス構造207を形成する工程であることを特徴とする、請求項1に記載の半導体装置の製造方法。上記のように、従来の半導体装置においてはガードリング/JTEの2種類の注入条件を用いることで、耐圧構造を実現していた。ここで、2種類の注入条件でガードリング/JTE構造を実現するためには、それぞれ、該当する位置に不純物を注入するためのマスクを形成する工程が必要となる。また、それらのマスクを形成するためには、それぞれのマスクの位置をアライメントするための基準となるアライメントマークを、さらにその前工程で形成する必要がある。アライメントマークは、半導体表面をエッチング加工して形成される。以上のように、従来の半導体装置では、少なくとも3つのマスクアライメントマーク形成用、ガードリング形成用、JTE形成用が必要になるとともに、異なる条件で不純物注入を行わなければならなかった。このため、工程数が増加するとともに、ばらつきの増加、歩留まりの低下、コストの増加などの問題が発生していた。これらの問題点を改善する方法として、マスクを1つにすることが考えられる。すなわち、まず、終端構造をガードリングのみの構造とする、又はFLRFieldLimitingRing構造として、注入工程を1つにする。さらに、アライメントマークを形成する工程と上記の注入用マスクを形成する工程とを共通の工程とすることで、1つのマスクで終端構造を形成することができる。これらの半導体装置では、1種類の注入条件を適用することにより、リセス構造に、不純物が1種類の濃度で注入された終端構造が備えられている。ここで、SiCデバイスの場合、注入された不純物はほとんど拡散することなく活性化される。従って、ガードリング構造のみの場合は勿論、ガードリング/JTE構造の場合で、2種類の注入条件ほどに最適化できない1種類の注入条件を適用した場合には特に、リセス構造の極近傍に高濃度の不純物層が形成されることになる。また、ガードリングの不純物濃度は、素子の耐圧特性を確実なものとするために比較的濃い濃度で形成されている。これらから、高電圧をカソードに印加した場合、不純物層の空乏層の伸びは少なくなり、高電界が発生しやすいという問題があった。特にリセス構造のコーナー部には強い電界が発生し、例えば表面封止材であるポリイミド膜の絶縁破壊強度を超えた場合には、絶縁破壊を引き起こす原因となるという問題があった。また、注入された不純物の拡散が不十分であり、リセス構造のコーナー部を注入層で覆えない場合もあった。本発明は、上記の問題を解決するためになされたものであり、高電界の発生を抑制し、絶縁破壊の発生を抑制しうる半導体装置とその製造方法を提供することを目的とする。本発明にかかる半導体装置の製造方法は、a第1導電型の炭化珪素半導体よりなる下地を準備する工程と、b前記下地上において、素子領域を囲むリセス構造を、レジストパターンを用いて形成する工程と、c前記工程bの後、前記レジストパターンを介した不純物注入により、前記リセス構造内のリセス底面及びリセス側面の面内に、第2導電型の不純物層を形成する工程とを備え、前記リセス構造のコーナー部分が前記不純物層によって覆われていることを特徴とする。本発明にかかる半導体装置の製造方法によれば、a第1導電型の炭化珪素半導体よりなる下地を準備する工程と、b前記下地上において、素子領域を囲むリセス構造を、レジストパターンを用いて形成する工程と、c前記工程bの後、前記レジストパターンを介した不純物注入により、前記リセス構造内のリセス底面及びリセス側面の面内に、第2導電型の不純物層を形成する工程とを備え、前記リセス構造のコーナー部分が前記不純物層によって覆われていることにより、注入する不純物の拡散がほとんど起こらない炭化珪素半導体を用いる場合であっても、不純物層によってリセス構造のコーナー部が十分に覆われた構造を実現することができる。よって、半導体装置の安定した耐圧の確保を実現することができる。この発明の目的、特徴、局面、及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。<A.実施の形態1>インバーター等のパワーエレクトロニクス機器の省エネには、絶縁ゲート型バイポーラトランジスタInsulatedGateBipolaTransistor:IGBTや金属―酸化膜―半導体電界効果トランジスタMetalOxideSemiconductorFieldEffectTransistor:MOSFETのような半導体スイッチング素子の損失を低減させる必要がある。損失は素子のON抵抗により決定されるため、本発明では、ON抵抗を低減させるために炭化珪素SiCを用いる。終端構造にリセス構造を適用した場合には、図9に示すような半導体装置が形成される。具体的には、n基板101上にn型エピタキシャル層102が形成され、n基板101の裏面には金属層106、さらに裏面電極109が形成される。また、n型エピタキシャル層102上では、ガードリング注入層103が掘り込まれた構造リセス構造に形成され、さらに、ガードリング注入層103を一部覆って金属層105が形成される。また、金属層105上に表面電極107が形成され、金属層105、ガードリング注入層103、n型エピタキシャル層102上に渡ってポリイミド108が形成される。上記の半導体装置では、リセス構造に不純物が1種類の濃度で注入された終端構造が備えられている。リセス構造は、図示しないアライメントマーク形成時のエッチングによって形成されることになる。ここで、SiCデバイスの場合、注入された不純物はほとんど拡散することなく活性化される。従って、リセス構造の極近傍に、高濃度の不純物層が形成されることになる。また、ガードリングの不純物濃度は、素子の耐圧特性を確実なものとするために比較的濃い濃度で形成されている。これらから、高電圧をカソードに印加した場合、不純物層の空乏層の伸びは少なくなり、高電界が発生しやすいという問題があった。特にリセス底面のコーナー部には強い電界が発生し、例えばポリイミド膜の絶縁破壊強度を超えた場合には、絶縁破壊を引き起こす原因となるという問題があった。また、注入された不純物の拡散が不十分であり、リセス構造のコーナー部を注入層で覆えない場合もあった。以下に示す本発明の実施の形態は、上記の問題を解決しうるものである。<A-1.製造工程>図1~4は、本発明の実施の形態1における、SiCを用いた半導体装置ここではSiCショットキーバリアダイオード、以下SiC-SBDを用いるの製造工程を示した断面図である。以下に、製造工程について述べる。まず、図1に示すように、n型で低抵抗のSiC基板下地としてのn基板1の表面上に、n型エピタキシャル層2を化学気相堆積ChemicalVaporDeposition:CVD法によって形成する。n型エピタキシャル層2の不純物の濃度は、例えば5×1015cm3程度である。次に、n型エピタキシャル層2上に、写真製版工程でのアライメントを実現するためのマーク形成を行う図示せず。アライメントマークの形成は、所望の領域にレジストのパターニングを行い、例えば反応性イオンエッチングReactiveIonEtching:RIEにより、n型エピタキシャル層2をエッチングして行う。なお、本実施の形態1では、アライメントマーク形成と終端構造形成工程とを、同一マスクで行う。アライメントマーク形成と終端構造形成とを同一マスクで行うことで、工程数を削減できる。まず、レジストパターンを形成する。例えばノボラック樹脂をベース樹脂としたポジ型レジスト材料などを用いて、温度110°Cで60秒加熱処理する。さらに現像処理するが、現像条件は、アルカリ現像液として例えば水酸化テトラメチルアンモニウム2.8wt水溶液を用い、現像時間を100秒とする。現像後、純水で60秒間洗浄する。これらの工程により、レジストパターン13を形成する。形成されたレジストパターン13は、その端部における側壁角レジストパターン13側面とSiCのn基板1表面との角度は82度程度であり、端部にテーパー形状を有しているものである。このレジストパターン13を用いて、n型エピタキシャル層2のエッチングを行う図2参照。エッチング方法として例えばRIEで行う場合、エッチング条件としては、例えばエッチングガスとして六フッ化硫黄SF6を用い、ガス圧力1Pa、流量50sccm程度として、高周波パワーを700~900W程度、基板バイアスパワーを50~70W程度とする。エッチングの選択比は例えば0.5とする。レジストパターン13が端部にテーパー形状を有しているため図2参照、レジストパターン13端部がエッチングされやすい。そのため、レジストパターン13端部の後退量を大きくすることができ、SiCのn基板1に、テーパー形状を有するリセス構造14を形成することができる。具体的には、リセス構造14のリセス側面20が傾斜しており、リセス構造14におけるコーナー部21リセス底面15とリセス側面20との境界が鈍角化する。当該リセス構造14は、後述する不純物層を注入することによって終端構造を形成するものであるので、素子領域を囲むように形成される。ここで図2に示すテーパー幅Dは、0.2μm以上であることが望ましく、リセスの深さは、0.1μm以上であることが望ましい。また図2に示すコーナー部21は、曲率を持たせるように形成することが望ましく、さらには、その曲率半径が0.1μm以上であることが望ましい。曲率を持たせる方法としては、例えば後述するイオン注入を行った後に、表面の犠牲酸化を行うとよい。次に、デバイス端部への電界集中を緩和してkV級の耐圧を安定して確保するために、半導体素子が形成される素子領域を囲む、終端構造を形成する図3参照。終端構造は、レジストパターン13を介して不純物注入を行うことによって形成するが、例えばAlイオンを注入してp型のガードリング注入層3を形成する。イオン注入条件として、例えば注入量1×1017~8×1017cm3、注入深さが0.6~1.0μmとなるように、Alイオンを室温で40~800keVのエネルギーで注入する。なお、図3においては示していないが、ガードリング注入層3は、素子領域を囲むように複数形成されていてもよい。本実施の形態1では、図3に示すように、リセス側面20が適切なテーパー形状を有しているため、不純物の拡散がほとんど起こらない例えばSiCを用いる場合であっても、ガードリング注入層3によってリセス構造14のコーナー部21が十分に覆われた構造を実現することができる。また、コーナー部21が鈍角化することで、コーナー部21への電界集中を防ぐことができる。これらの結果として、半導体装置の安定した耐圧の確保を実現することができる。以降は、従来技術と同様の製造工程を経ることで、図4に示すような断面構造の半導体装置100が完成する。具体的には、n基板1の裏面には金属層6、さらに裏面電極9が形成される。また、レジストパターン13が除去され、ガードリング注入層3を一部覆って金属層5が形成される。また、金属層5上に表面電極7が形成され、金属層5、ガードリング注入層3、n型エピタキシャル層2上に渡ってポリイミド8が形成される。以上より、本実施の形態における半導体装置の製造方法によれば、終端構造のリセス構造14のコーナー部21が、ガードリング注入層3に十分に囲まれた構造になっているために、高電界が生じにくくなる。また、コーナー部21が鈍角化され、コーナー部21の電界集中を緩和することができる。また、安定した耐圧を確保することができる。<A-2.効果>本発明にかかる実施の形態によれば、半導体装置の製造方法において、a第1導電型の炭化珪素半導体よりなる下地であるn基板1を準備する工程と、bn基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程と、cレジストパターン13を介した不純物注入により、リセス構造14内のリセス底面15及びリセス側面20の面内に、第2導電型の不純物層としてのガードリング注入層3を形成する工程とを備え、リセス構造14のコーナー部分が不純物層3によって覆われていることで、注入する不純物の拡散がほとんど起こらないSiCを用いる場合であっても、ガードリング注入層3によってコーナー部21が十分に覆われた構造を実現することができる。よって、半導体装置の安定した耐圧の確保を実現することができる。また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、bn基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程は、端部にテーパー形状を有するレジストパターン13を用いて、リセス側面20にテーパー形状を有するリセス構造14を形成する工程であることで、リセス構造14のコーナー部21が鈍角化し、コーナー部21への電界集中を防ぐことができる。また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、bn基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程は、リセスの深さが0.1μm以上でありテーパー形状の幅が0.2μm以上であるリセス構造14を形成する工程であることで、安定した耐圧を実現することができる。また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、bn基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程は、曲率半径が0.1μm以上であるコーナー部21を有するリセス構造14を形成する工程であることで、安定した耐圧を実現することができる。<B.実施の形態2><B-1.製造工程>実施の形態1では、終端構造としてガードリング注入層3を形成したが、別の耐圧構造、例えばフィールドリミッティングリングFLR注入層16を形成してもよい。図2のエピタキシャル層2の形成を同様に行ってから、アライメントマーク及び終端構造を、レジストパターン13を用いて形成する。図5は、本発明の実施の形態2における終端構造の、レジストのパターニングの様子を示している。このとき、アライメントマークを形成する部分にも、レジストがパターニングされる。実施の形態1と同様に、レジストパターン13の端部はテーパー形状となるように形成する。さらに、リセス構造14のリセス側面20がテーパー形状となるように、エッチングの選択比を小さくしてRIEを行う。次に、図6に示すように、FLR注入層16を、例えばAlイオンを注入量1×1017~8×1017cm3、注入深さが0.6~1.0μmとなるように、室温で40~800keVのエネルギーで注入することにより形成する。本実施の形態2では、図6に示すようにリセス側面20が適切なテーパー形状を持っているため、不純物の拡散がほとんど起こらないSiCを用いた場合であっても、FLR注入層16によって、リセス構造14のコーナー部21が十分に覆われた形状を実現することができる。また、コーナー部21が鈍角化することで、コーナー部21への電界集中を防ぐことができる。これらの結果として、半導体装置の安定した耐圧の確保を実現することができる。以降は、従来技術と同様の製造工程を経ることで、図7に示すような断面構造の半導体装置200が完成する。具体的には、n基板1の裏面には金属層6、さらに裏面電極9が形成される。また、レジストパターン13が除去され、FLR注入層16を一部覆って金属層5が形成される。また、金属層5上に表面電極7が形成され、金属層5、FLR注入層16、n型エピタキシャル層2上に渡ってポリイミド8が形成される。以上より、本実施の形態における半導体装置の製造方法によれば、図7のように、リセス構造14のコーナー部21がFLR注入層16によって十分に覆われた構造になり、高電界が生じにくくなる。また、コーナー部21が鈍角化されるので、電界集中を防ぐことができる。なお図7においては、FLR注入層16は4本4周になっていたが、この数に限定する必要はない。所望の耐圧を確保できるならば、素子サイズの縮小のためにFLR注入層16の本数を減らすと良い。また逆に、高耐圧のためには多数のFLR注入層16が必要である。そのときには素子サイズが大きくなる懸念がある。しかし、本発明にかかる半導体装置では、レジストパターン13のテーパーエッチングを利用しているため、従来では実現困難な、狭い間隔のスリットのパターニングが可能である。すなわち、FLR注入層16の形成間隔を狭くすることができるため、素子の大型化を抑制することができる。また、図7においては、FLR注入層16の形成間隔を同一にして示したが、FLR注入層16の間隔を素子領域外周に向かって広くなるように設計することも可能である。このように形成すると、外周に向かって見かけの不純物濃度が小さくなる傾向となり、安定した耐圧を得るのに適している。なお、ガードリング注入層3を形成した実施の形態1においても、形成間隔を狭くすることや、形成間隔が外周に向かって広くなるように設計することが可能であり、同様の効果を発揮できる。<B-2.効果>本発明にかかる実施の形態によれば、半導体装置の製造方法において、bn基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程は、n基板1上において、素子領域を囲む複数のリセス構造14を、レジストパターン13を用いて形成する工程であり、工程bは、各リセス構造14同士の間隔が、素子領域外周に向かうにつれて広くなるように、複数のリセス構造14を形成する工程であることで、外周に向かって見かけの不純物濃度が小さくなる傾向となり、安定した耐圧を得ることができる。<C.実施の形態3><C-1.製造工程>実施の形態1又は2の、終端構造の不純物注入に関して、図8に示すように、リセス構造14の表面を低濃度にして、表面から離れていくほど高濃度になるように行ってもよい。つまり2段階の不純物注入を行うもので、リセス構造14のリセス底面15及びリセス側面20近傍の領域に低濃度不純物注入層17を形成し、その内側、すなわちリセス構造14の表面から離れた面上に高濃度不純物注入層18を形成するものである。このような構造に設計すると、電界集中が起こりやすいリセス構造14のコーナー部21が低濃度になるため、電界集中が緩和され、さらに安定した耐圧特性の確保が期待できる。図8は、ガードリング注入層3に適用したときの図を示しているが、実施の形態2のように、FLR注入層16に適用してもよい。このとき、実施の形態2に記載したように、FLR注入層16の本数は必要に応じて増減してもよく、またFLR注入層16の間隔は等間隔でも、不等間隔でもよい。また、後述の実施の形態4~6の場合に適用されてもよい。<C-2.効果>本発明にかかる実施の形態によれば、半導体装置の製造方法において、cレジストパターン13を介した不純物注入により、リセス構造14内のリセス底面15及びリセス側面20の面内に、第2導電型の不純物層としてのガードリング注入層3を形成する工程は、2段階の不純物注入により、第2導電型の低濃度不純物注入層17と高濃度不純物注入層18よりなる不純物層を形成する工程であることで、電界集中が起こりやすいリセス構造14のコーナー部21が低濃度になるため、電界集中が緩和され、さらに安定した耐圧特性の確保が期待できる。<D.実施の形態4><D-1.製造工程>図10は、実施の形態4にかかる半導体装置の終端領域の構成図である。ここではその一例として、炭化珪素SiC半導体を用いて形成したショットキーバリアダイオードの端部に、終端構造としてガードリングを配設した構成を示している。当該半導体装置は、n型のSiC基板201とその上にエピタキシャル成長させたn型のSiCドリフト層202とから成るエピタキシャル基板を用いて形成されている。SiCドリフト層202の上面には、当該SiCドリフト層202とショットキー接続するアノード電極203が配設される。SiC基板201の下面には、当該SiC基板201とオーミック接続するカソード電極204が配設される。本実施の形態では、SiC基板201とカソード電極204との間にシリサイド層205を介在させることにより、その間の接続抵抗を低減させている。またカソード電極204はNi層241とAu層242の二層構造とした。またアノード電極203も、チタンTi層231とアルミニウムAl層232から成る二層構造であり、上層のAl層232は、配線を接続するためのパッド電極として機能する。SiCドリフト層202の表面部分におけるアノード電極203の端部下を含む領域には、アノード電極203の端部下での電界集中を抑制するための、p型の不純物領域であるガードリング206が形成されている。図10の如く、ガードリング206は、SiCドリフト層202に形成されたリセス構造207の下部に形成されており、アノード電極203の端部はリセス構造207内まで延在している。この構造により、ガードリング206の底端部とSiCドリフト層202の表面との距離が長くなるので、SiCドリフト層202の表面部分における電界が緩和される。ガードリング206は、リセス構造207の底部のみならずその外縁部にまで広がっている。これにより、ガードリング206の縦断面積が大きくなり、ガードリング206の底端部での電界集中が一層緩和される。SiCドリフト層202の表面には、各種マスクの位置合わせに用いるアライメントマーク208が形成されている。詳細は後述するが、本実施の形態にかかる半導体装置に製造方法では、アライメントマーク208の下にもガードリング206と同様のp型の不純物領域206aが形成されることになる。図11~図17は、図1に示したショットキーバリアダイオード及びその終端構造の製造方法を示す工程図である。以下、これらの図に基づいて、本実施の形態にかかる半導体装置の製造方法を説明する。まず、比較的不純物濃度の高いn型n型のSiC基板201を用意し、その上に比較的不純物濃度の低いn型n型のSiCドリフト層202を、エピタキシャル成長させる図11。ここでは厚さ300~400μmのSiC基板201上に、厚さ5~15μmのSiCドリフト層202を成長させた。続いて、SiCドリフト層202の表面上にフォトレジストを塗布し、その後、加熱、フォトリソグラフィによるパターン転写、アルカリ現像液による現像の各処理を順に行うことにより、リセス構造207及びアライメントマーク208の形成領域が開口されたレジストパターン210を形成する図12。レジストパターン210の高さは3.7~5.3μmとした。本実施の形態では、レジストパターン210として断面形状の矩形性が高いレジストパターン210の側面とSiCドリフト層202の表面との角度が垂直に近いことものを使用する。レジストパターン210の材料としては、例えばポジ型のフォトレジストで感光材とベース樹脂と有機溶媒とを主成分とし、エッチング後の断面形状の矩形性が比較的高くなるものを用いることができる。このフォトレジストを使用し、110°Cで60秒の加熱処理、水酸化テトラメチルアンモニウム2.8wt水溶液をアルカリ現像液として用いた100秒の現像処理、純水による60秒間の洗浄処理を行った。その結果得られるレジストパターン210は、側面がSiCドリフト層202の表面に対して約88度となり矩形性が高い。続いて、レジストパターン210をマスクとして用いる反応性イオンエッチングReactiveIonEtching;RIEを行い、深さ0.2~0.4μm程度のリセス構造207とアライメントマーク208を同時に形成する図13。RIEの条件としては、例えば、エッチングガスとして六フッ化硫黄SF6を使用し、ガス圧力は1Pa、ガス流量は50sccm、高周波パワーは800W、基板バイアスパワーは50Wに設定する。この場合、SiCのエッチング速度に対するレジストのエッチング速度の比エッチング選択比は約0.5である。本実施の形態では、矩形性の高いレジストパターン210を使用しているため、エッチング選択比が高くない場合でも、エッチングによるパターン寸法変動を小さくできる。その後、レジストパターン210に対して等方性のドライエッチングを行い、レジストパターン210の幅を狭くするシュリンクさせる図14。つまりレジストパターン210の開口を広げる。ここではドライエッチングによりレジストパターン210の側面を0.3~0.6μm程度後退させた。シュリンク処理後のレジストパターン210の高さは3~4μm程度となった。このエッチングの条件としては、例えば、エッチングガスとして酸素O2を使用し、ガス圧力は1Pa、ガス流量は50sccm、高周波パワーは800W、基板バイアスパワーをゼロとする。基板バイアスパワーをゼロにすることにより、等方的なドライエッチングが実現される。そしてシュリンクされたレジストパターン210をマスクとして用いるイオン注入により、p型不純物であるAlイオンをSiCドリフト層202に注入することで、ガードリング206を形成する図15。シュリンク後のレジストパターン210の開口は、リセス構造207よりも幅が広くなっているので、ガードリング206はリセス構造207の底部だけでなく外縁部にも形成される。シュリンク処理によって、レジストパターン210の側面が0.3~0.6μm程度後退した場合、ガードリング206はリセス構造207の端部から外側へ0.3~0.6μm程度の領域まで広がって形成されることになる。またレジストパターン210には、リセス構造207上だけでなくアライメントマーク208上にも開口が形成されているので、アライメントマーク208の部分底部及び外縁部にもAlイオンが注入され、不純物領域206aが形成される。アライメントマーク208の部分にAlイオンが注入されると、アライメントマーク208とその周囲との濃淡差が生まれるので、画像処理法による位置合わせを行う装置を用いる場合にアライメントマーク208の認識率が向上するという利点がある。その後、レジストパターン210を除去する。レジストパターン210の除去は、上記と同様の等方性ドライエッチングで行うことができる。さらに、注入したAlイオンの活性化のための1800~2000°Cでの熱処理活性化アニールを行う。続いて、SiC基板201の裏面に、スパッタリング法を用いて厚さ500~800nm程度のニッケルNi層241を形成し、約1000°CのRTARapidThermalAnnealingを約5分行う。その結果、SiC基板201とNi層241との界面にNiSiのシリサイド層205が形成される図16。またSiCドリフト層202上に、スパッタリング法を用いて厚さ100~300nmのTi層231を形成し、さらにTi層231上に、厚さ4.5~5.5μmのAl層232を形成することにより、アノード電極203を形成する図17。なお、ショットキーバリアの高さφB金属の仕事関数と半導体の電子親和力との差を安定させるために、Ti層231の形成後に約600°Cの熱処理を行ってもよい。最後に、Ni層241の下面に、スパッタリング法を用いて約100~300nmのAu層242を形成することにより、図10に示した構成のショットキーバリアダイオードが得られる。以上のように本実施の形態では、リセス構造207の形成に用いたエッチングマスクをシュリンクさせることで、ガードリング206の形成に用いる注入マスクを得ている。つまりリセス構造207とそれよりも幅の広いガードリング206とを、同一のマスクレジストパターン210を用いて形成することができる。従って従来よりもさらにマスク数を減らすことができる。特に本実施の形態では、リセス構造207とアライメントマーク208も同一のマスクレジストパターン210を用いて形成しているため、図10の構成を単一のマスクのみを用いて形成することができる。また、本実施の形態では、レジストパターン210として、側面がSiCドリフト層202の表面に対してほぼ垂直なものを用いたが、側面が傾斜したテーパー状のものを用いてもよい。テーパー状のレジストパターン210をマスクにしてRIEを行うと、後述する実施の形態5と同様に、リセス構造207及びアライメントマーク208それぞれの形状がテーパー状となる。<D-2.効果>本発明にかかる実施の形態によれば、半導体装置の製造方法において、dbn基板1上において、素子領域を囲むリセス構造14を、レジストパターン13を用いて形成する工程とcレジストパターン13を介した不純物注入により、リセス構造14内のリセス底面15及びリセス側面20の面内に、第2導電型の不純物層としてのガードリング注入層3を形成する工程との間に、レジストパターンに対するシュリンク処理を行う工程をさらに備えることで、リセス構造207の形成に用いたエッチングマスクをシュリンクさせることで、ガードリング206の形成に用いる注入マスクを得ることができ、必要となるマスク数を減らすことができる。<E.実施の形態5>図18は、実施の形態5にかかる半導体装置の終端領域の構成図である。図17において、図10に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。図18の半導体装置も、図10と同様にSiCを用いて形成したショットキーバリアダイオードであり、そのアノード電極203の端部には、終端構造としてガードリング206が形成されている。但し図17の半導体装置では、リセス構造207及びアライメントマーク208それぞれの形状が、底部よりも上部の幅が広がったテーパー状である点で、図10とは異なっている。図19~図24は、図17に示したショットキーバリアダイオード及びその終端構造の製造方法を示す工程図である。以下、これらの図に基づいて、本実施の形態にかかる半導体装置の製造方法を説明する。まず、実施の形態4と同様に、n型のSiC基板201の上にn型のSiCドリフト層202をエピタキシャル成長させ図19、SiCドリフト層202の表面上に、リセス構造207及びアライメントマーク208の形成領域が開口されたレジストパターン210を形成する図20。ここでのレジストパターン210の高さは3.4~4.8μmとした。本実施の形態では、レジストパターン210として、底部よりも上部の幅が狭いテーパー状のものを使用する。レジストパターン210の側面とSiCドリフト層202の表面との角度は80度前後とする。レジストパターン210の材料としては、例えばポジ型のフォトレジストで感光材とベース樹脂と有機溶媒とを主成分とし、エッチング後の断面形状の矩形性が比較的低くなるものを用いることができる。このフォトレジストを使用し、110°Cで60秒の加熱処理、水酸化テトラメチルアンモニウム2.8wt水溶液をアルカリ現像液として用いた100秒の現像処理、純水による60秒間の洗浄処理を行った。その結果得られるレジストパターン210は、側面がSiCドリフト層202の表面に対して約82度となる。続いて、レジストパターン210をマスクとして用いるRIEを行い、深さ0.2~0.4μm程度のリセス構造207とアライメントマーク208を同時に形成する図21。RIEの条件としては、例えば、エッチングガスとして六フッ化硫黄SF6を使用し、ガス圧力は1Pa、ガス流量は50sccm、高周波パワーは800W、基板バイアスパワーは50Wに設定する。この場合、SiCのエッチング速度に対するレジストのエッチング速度の比エッチング選択比は約0.5である。本実施の形態では、テーパー状のレジストパターン210の側面はある程度傾斜しているため、上記RIEの際にレジストパターン210の側面もエッチングされ、レジストパターン210がシュリンクされる。上記の条件で、深さ0.2~0.4μm程度のリセス構造207及びアライメントマーク208を形成すると、その間にレジストパターン210の側面は0.4~0.8μm程度後退する。またそれに伴い、リセス構造207及びアライメントマーク208はテーパー状に形成される。なお、リセス構造207及びアライメントマーク208のそれぞれにおいて、内壁の傾斜の幅リセスの径方向の幅は、レジストパターン210が後退した幅とほぼ同じになる。またシュリンクされたレジストパターン210の高さは3~4μm程度となった。そしてシュリンクされたレジストパターン210をマスクとして用いるイオン注入により、p型不純物であるAlイオンをSiCドリフト層202に注入することで、ガードリング206を形成する図22。シュリンク後のレジストパターン210の開口は、リセス構造207底部よりも幅が広くなっているので、ガードリング206はリセス構造207の底部だけでなく外縁部すなわち内壁部にも形成される。シュリンク処理によって、レジストパターン210の側面が0.4~0.8μm程度後退した場合、リセス構造207の内壁の傾斜の幅はそれと同等であるので、ガードリング206はリセス構造207の底端部から外側へ0.4~0.8μm程度の領域まで広がって形成されることになる。本実施の形態でもレジストパターン210には、リセス構造207上だけでなくアライメントマーク208上にも開口が形成されているので、アライメントマーク208の部分底部及び内壁部にも不純物領域206aが形成される。それにより、アライメントマーク208とその周囲との濃淡差が生まれる。その後、レジストパターン210を除去する。レジストパターン210の除去は、例えば、エッチングガスとして酸素O2を用い、ガス圧力は1Pa、ガス流量は50sccm、高周波パワーは800Wとしたドライエッチングで行う。そして1800~2000°CでAlイオンの活性化アニールを行う。続いて、SiC基板201の裏面に、スパッタリング法を用いて厚さ500~800nm程度のニッケルNi層241を形成し、約1000°CのRTAを約5分行う。その結果、SiC基板201とNi層241との界面にNiSiのシリサイド層205が形成される図23。その後は実施の形態4と同様に、SiCドリフト層202上にTi層231及びAl層232を順次形成し図24、Ni層241の下面にAu層242を形成することにより、図18に示した構成のショットキーバリアダイオードが得られる。以上のように本実施の形態では、実施の形態4と同様に、リセス構造207の形成に用いたエッチングマスクをシュリンクさせることで、ガードリング206の形成に用いる注入マスクを得ている。つまりリセス構造207とそれよりも幅の広いガードリング206とを、同一のマスクレジストパターン210を用いて形成することができる。しかもレジストパターン210のシュリンクが、リセス構造207を形成するためのエッチングによって実施されるため、レジストパターン210をシュリンクさせるための個別の工程が必要ない。よって実施の形態4よりもさらに工程数を少なくできる。本実施の形態では、レジストパターン210として、当初から側面が傾斜したテーパー状のものを用いたが、形成時の側面がSiCドリフト層202の表面に対してほぼ垂直なもの垂直レジストを用いてもよい。リセス構造207を形成するRIEの際に、酸素ガスを加える、又は圧力を変化させてエッチングの等方性を強くすれば、RIEを行う間に垂直レジストはテーパー状になる。本発明にかかる実施の形態によれば、半導体装置の製造方法において、bn基板201上において、素子領域を囲むリセス構造207を、レジストパターン210を用いて形成する工程は、端部にテーパー形状を有するレジストパターン210を用いて、レジストパターン210をシュリンクさせつつリセス構造207を形成する工程であることで、リセス構造207のコーナーが鈍角化し、コーナーへの電界集中を防ぐことができる。<F.実施の形態6>実施の形態4及び5では、本発明をガードリングの形成工程を適用した例を示したが、本発明はFLRの形成にも適用可能である。図25は、終端構造としてFLRを有するショットキーバリアダイオードの終端領域の構成を示す図である。FLRは、不純物濃度が同じ複数のp型不純物領域206から構成されることを除けば、基本的にガードリングと同じ構成である。従って、実施の形態4又は5におけるレジストパターン210の形成工程図12又は図20おいて、図26の如くレジストパターン210に複数のリング状の開口を等間隔又は外周に向かって間隔が広くなるように形成すれば、FLRを形成することができる。他の工程は、実施の形態4又は5と同様でよいため、説明は省略する。この場合、図27に示すような半導体装置300が完成する。また以上の説明では、半導体素子としてショットキーバリアダイオードを例示したが、本発明はMOSFET等の終端構造に対しても適用可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明が、例えば記載した各構成要素の材質、材料、実施の条件等に限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。