一定電流を供給する定電流源と、前記一定電流を供給される第1の状態において充電され、短絡される第2の状態において放電される第1の容量と、前記第2の状態において前記一定電流を供給されて充電され、前記第1の状態において短絡されて放電される第2の容量と、前記第1の状態において前記第1の容量の電圧を印加されて、前記第2の状態において前記第2の容量の電圧を印加されて、矩形波を生成する切り替え回路部と、前記矩形波に応じて前記第1および前記第2の状態を切り替えるスイッチ群とを具備する発振回路。請求項1に記載の発振回路において、前記第1の状態において前記切り替え回路部に印加される前記電圧であるのこぎり波の傾きは、前記一定電流の電流値および前記第1の容量の容量値によって制御され、前記第2の状態において前記切り替え回路部に印加される前記電圧であるのこぎり波の傾きは、前記一定電流の電流値および前記第2の容量の容量値によって制御され発振回路。請求項1または2に記載の発振回路において、前記スイッチ群は、前記第2の状態において前記第1の容量を短絡する第1のスイッチと、前記第1の状態において前記第1の容量を前記定電流源および前記切り替え回路部に導通する第2のスイッチと、前記第1の状態において前記第2の容量を短絡する第3のスイッチと、前記第2の状態において前記第2の容量を前記定電流源および前記切り替え回路部に導通する第4のスイッチとを具備する発振回路。請求項3に記載の発振回路において、前記第1~前記第4のスイッチのそれぞれは、ゲートに供給される信号の電圧に応じてドレインおよびソースの間が導通または遮断するNチャネル型MOSトランジスタを具備し、前記切り替え回路部は、前記第1または前記第3のスイッチにおける前記ゲートに前記矩形波の反転信号を供給するインバータをさらに具備する発振回路。一定電流を供給するステップと、第1の状態において、第1の容量を前記一定電流で充電し、第2の容量を短絡して放電するステップと、第2の状態において、前記第2の容量を前記一定電流で充電し、前記第1の容量を短絡して放電するステップと、前記第1の状態における前記第1の容量の電圧および前記第2の状態における前記第2の容量の電圧に応じて矩形派を生成するステップと、前記矩形波に応じて前記第1および前記第2の状態を切り替えるステップとを具備する発振方法。以上に説明したように、電流源、比較回路および外付け容量で構成される従来技術による発振回路では、外付け容量の容量値によって発振周波数の精度が悪くなる問題があった。外付け容量の放電時間は、その容量値と、電荷を引き抜く抵抗成分の時定数とで決定される。そのため、容量値が大きい場合は放電時間が長くなり、放電時間に合わせて遅延時間を長く設定する必要があった。逆に、容量値が小さい場合は、発振周波数の周期に対して遅延時間が相対的に大きくなるので、やはり発振周波数の精度が悪くなる。周波数精度を高めるためには、上記に説明した2つの公知技術が知られている。しかし、特許文献1による方法では単安定マルチバイブレータを用いる必要があり、その分だけ、消費電力とレイアウト面積が増大してしまう。また、非特許文献1による方法でも、LMC555は2つのコンパレータを搭載しており、やはりレイアウト面積が大きい。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による発振回路は、定電流源IDDと、第1の容量C1と、第2の容量C2と、切り替え回路部COMP、INV1、FF、INV2と、スイッチ群SW1~SW4とを具備する。ここで、定電流源IDDは、一定電流Iを供給する。第1の容量C1は、一定電流Iを供給される第1の状態Type-Aにおいて充電され、短絡される第2の状態Type-Bにおいて放電される。第2の容量C2と、第2の状態Type-Bにおいて一定電流Iを供給されて充電され、第1の状態Type-Aにおいて短絡されて放電される。切り替え回路部COMP、INV1、FF、INV2は、第1の状態Type-Aにおいて第1の容量C1の電圧VAを印加されて、第2の状態Type-Bにおいて第2の容量C2の電圧VBを印加されて、矩形波OSCCLK_C、B_DRVを生成する。スイッチ群SW1~SW4は、矩形波OSCCLK_C、B_DRVに応じて第1および第2の状態Type-A、Type-Bを切り替える。本発明による発振方法は、一定電流Iを供給するステップと、第1の状態Type-Aにおいて、第1の容量C1を一定電流Iで充電し、第2の容量C2を短絡して放電するステップと、第2の状態Type-Bにおいて、第2の容量C2を一定電流Iで充電し、第1の容量C1を短絡して放電するステップと、第1の状態Type-Aにおける第1の容量C1の電圧VAおよび第2の状態Type-Bにおける第2の容量C2の電圧VBに応じて矩形派OSCCLK_C、B_DRVを生成するステップと、矩形波OSCCLK_C、B_DRVに応じて第1および第2の状態Type-A、Type-Bを切り替えるステップとを具備する。本発明の発振回路および発振方法によれば、発振周波数の精度が外付け容量に溜まった電荷の放電時間に影響されない。すなわち、発振周波数の精度は外付け容量の容量値よって変わることが無い。添付図面を参照して、本発明による発振回路および発振方法を実施するための形態を以下に説明する。実施形態図6は、本発明の実施形態による発振回路の構成を示す回路図である。図6の発振回路の構成要素について説明する。図6の発振回路は、電源VDDと、電流源IDDと、基準電圧源VREFと、第1および第2の容量C1およびC2と、第1および第2の接続部P1およびP2と、第1~第4のスイッチSW1~SW4と、比較回路部COMPと、第1および第2のインバータINV1およびINV2と、分周回路FFと、第1の出力ノードN1と、第2の出力ノードN2とを具備している。第1~第4のスイッチSW1~SW4のそれぞれは、第1および第2の端部ならびに制御信号入力部を有する。後述する対称性のために、第1および第2の容量C1およびC2は同じ容量値を有し、第1および第3のスイッチSW1およびSW3は同じ特性を有し、第2および第4のスイッチSW2およびSW4は同じ特性を有することが好ましい。ここで、第1および第2の容量C1およびC2は、その他の構成要素を含む半導体集積回路に外部から接続される外付け容量であることが好ましい。ただし、これはあくまでも一例であって、本発明を限定するものではない。図6の発振回路の構成要素の接続関係について説明する。第1の容量C1における一方の端部は、グランドに接地されている。第1の容量C1における他方の端部は、第1の接続部P1に接続されている。第1の接続部P1は、第1のスイッチSW1における第1の端部と、第2のスイッチSW2における第1の端部とに接続されている。第1のスイッチSW1における第2の端部は、グランドに接地されている。第2のスイッチSW2における第2の端部は、第1の出力ノードN1に接続されている。第2の容量C2における一方の端部は、グランドに接地されている。第2の容量C2における他方の端部は、第2の接続部P2に接続されている。第2の接続部P2は、第3のスイッチSW3における第1の端部と、第4のスイッチSW4における第1の端部とに接続されている。第3のスイッチSW3における第2の端部は、グランドに接地されている。第4のスイッチSW4における第2の端部は、第1の出力ノードN1に接続されている。電流源IDDにおける一方の端部は、電源VDDに接続されている。電流源IDDにおける他方の端部は、出力ノードNに接続されている。出力ノードNは、比較回路COMPにおける第1の入力部に接続されている。比較回路COMPにおける第2の入力部は、基準電圧源VREFにおける一方の端部に接続されている。基準電圧源VREFにおける他方の端部は、グランドに接地されている。比較回路COMPにおける出力部は、第1のインバータINVにおける入力部に接続されている。第1のインバータINVにおける出力部は、分周回路FFにおける入力部に接続されている。分周回路FFにおける出力部は、第2の出力ノードN2に接続されている。第2の出力ノードN2は、第1のスイッチSW1における制御信号入力部と、第4のスイッチSW4における制御信号入力部と、第2のインバータINV2における入力部とに接続されている。第2のインバータINV2における出力部は、第2のスイッチSW2における制御信号入力部と、第3のスイッチSW3における制御信号入力部とに接続されている。図6の発振回路の構成要素の動作、すなわち本発明の実施形態による発振方法について説明する。まず、電流源IDDは、第1の出力ノードN1に向けて、定電流Iを出力する。比較回路COMPにおける第1の入力部に電流は流れ込まないので、定電流Iは、第2のスイッチSW2または第4のスイッチSW4のうち、導通状態にある方に向けて流れる。次に、分周回路FFは、入力信号がロー状態からハイ状態に立ち上がる際に出力信号が切り替わるフリップフロップ回路である。ここで、分周回路FFの出力信号を、制御信号B_DRVと呼ぶ。また、信号B_DRVの反転信号、すなわち第2のインバータINV2の出力信号を、制御信号A_DRVと呼ぶ。制御信号A_DRVがハイ状態、すなわちオン状態であるとき、制御信号B_DRVはロー状態、すなわちオフ状態である。この状態を、以降、第1の状態、またはType-A状態と呼ぶ。反対に、制御信号B_DRVがハイ状態、すなわちオン状態であるとき、制御信号A_DRVはロー状態、すなわちオフ状態である。この状態を、以降、第2の状態、またはType-B状態と呼ぶ。図7Aは、本発明の実施形態による発振回路の、第1の状態における動作例を示す回路図である。第1の状態において、第2のスイッチSW2は、制御信号A_DRVに応じてオン状態に、すなわち導通状態になる。また、第4のスイッチSW4は、制御信号B_DRVに応じてオフ状態に、すなわち遮断地謡になる。したがって、定電流Iは、第2のスイッチSW2および第1の接続部P1を介して、第1の容量C1を充電する。第1の容量C1の電圧を、電圧VAと呼ぶ。このとき、第1のスイッチSW1は、制御信号B_DRVに応じてオフ状態に、すなわち遮断状態になっているので、第1の容量C1の充電の妨げにはならない。反対に、第3のスイッチSW3は、制御信号A_DRVに応じてオン状態に、すなわち導通状態になっている。したがって、第1の容量C1が充電されている間、第2の容量C2は第3のスイッチSW3を介して短絡されて、放電する。ここで、第3のスイッチSW3は、Nチャネル型MOSトランジスタなどであることが好ましい。これは、Nチャネル型MOSトランジスタは、ゲートにロー状態の信号を入力した際に、ドレインおよびソースの間に抵抗成分を有して導通状態になるからである。図7Bは、本発明の実施形態による発振回路の、第2の状態における動作例を示す回路図である。第2の状態において、第4のスイッチSW4は、制御信号B_DRVに応じてオン状態に、すなわち導通状態になる。また、第2のスイッチSW2は、制御信号A_DRVに応じてオフ状態に、すなわち遮断地謡になる。したがって、定電流Iは、第4のスイッチSW4および第2の接続部P2を介して、第2の容量C2を充電する。第2の容量C2の電圧を、電圧VBと呼ぶ。このとき、第3のスイッチSW3は、制御信号A_DRVに応じてオフ状態に、すなわち遮断状態になっているので、第2の容量C2の充電の妨げにはならない。反対に、第1のスイッチSW1は、制御信号B_DRVに応じてオン状態に、すなわち導通状態になっている。したがって、第2の容量C2が充電されている間、第1の容量C1は第1のスイッチSW1を介して短絡されて、放電する。ここで、第1のスイッチSW1も、第3のスイッチSW3と同様に、Nチャネル型MOSトランジスタなどであることが好ましい。また、第2および第4のスイッチSW2およびSW4は、CMOSトランジスタなどであることが好ましい。そもそも、第2および第4のスイッチSW2およびSW4が、比較回路COMPの入力電圧CMP_INへの接続先として、第1または第2の容量C1またはC2の電圧VAまたはVBを切り替えるのみである。したがって、第2および第4のスイッチSW2およびSW4しとしては、トランジスタサイズが最小で、オン抵抗が大きいスイッチ回路を用いることが出来る。ただし、電源電圧VDDが低い場合は、オン抵抗の大きすぎるスイッチ回路はオン状態、すなわち導通状態になりきれずに、回路動作が不安定になる恐れがある。このような場合にも、オン抵抗が小さいCMOSトランジスタによるスイッチ回路を用いることで、第2および第4のスイッチSW2およびSW4のオン状態およびオフ状態、すなわち導通状態および遮断状態の切り替えを確定出来る。図8は、本発明の実施形態による発振回路の、4つのスイッチSW1~SW4としてNチャネル型MOSトランジスタまたはCMOSトランジスタを用いた構成を示す回路図である。図8の回路図では、第1および第3のスイッチとしてNチャネル型MOSトランジスタが用いられており、第2および第4のスイッチとしてCMOSトランジスタが用いられている。ここで、CMOSトランジスタの特性により、第2および第4のスイッチSW2およびSW4のそれぞれにおける制御信号として、2つの制御信号A_DRVおよびB_DRVが用いられている。図9Aは、本発明の実施形態による発振回路における各信号の時間変化を示すグラフ群である。図9Aのグラフ群は、第1~第9のグラフa~iを含んでいる。図9Aの第1のグラフaは、第1および第4のスイッチSW1およびSW4における状態の時間変化を示している。図9Aの第2のグラフbは、第2および第3のスイッチSW2およびSW3における状態の時間変化を示している。図9Aの第3のグラフcは、第1の容量C1の電圧VAの時間変化を示している。図9Aの第4のグラフdは、第2の容量C2の電圧VBの時間変化を示している。図9Aの第5のグラフeは、比較回路COMPにおける入力信号CMP_INの時間変化を示している。図9Aの第6のグラフfは、比較回路COMPにおける出力信号CMP_OUTの時間変化を示している。図9Aの第7のグラフgは、第1のインバータINV1の出力信号CMP_OUTBの時間変化を示している。図9Aの第8のグラフhは、制御信号A_DRVの時間変化を示している。図9Aの第9のグラフiは、制御信号B_DRVの時間変化を示している。図9Bは、本発明の実施形態による発振回路における一部の信号の時間変化を詳細に示すグラフ群である。図9Bのグラフ群は、第1~第5のグラフe~iを含んでいる。図9Bの第1のグラフeは、比較回路COMPにおける入力信号CMP_INの時間変化を詳細に示している。図9Aの第2のグラフfは、比較回路COMPにおける出力信号CMP_OUTの時間変化を詳細に示している。図9Aの第3のグラフgは、第1のインバータINV1の出力信号CMP_OUTBの時間変化を詳細に示している。図9Aの第4のグラフhは、制御信号A_DRVの時間変化を詳細に示している。図9Aの第5のグラフiは、制御信号B_DRVの時間変化を詳細に示している。図9Aの第1および第2のグラフaおよびbが示すように、本実施形態による発振回路では、第1の状態Type-Aおよび第2の状態Type-Bは、交互に発生する。図9Aの第3のグラフcが示すように、第1の容量C1の電圧VAは、第1の状態が始まると同時に一定速度で上昇し、第2の状態が始まると同時に下降する。反対に、図9Aの第4のグラフdが示すように、第2の容量C2の電圧VBは、第2の状態が始まると同時に一定速度で上昇し、第1の状態が始まると同時に下降する。ここで、第1の容量C1の電圧VAは、基準電圧VREFよりも高い電圧まで上昇することが望ましい。また、第2の容量C2の電圧VBも、基準電圧VREFよりも高い電圧まで上昇することが望ましい。第1および第2の状態が交互に切り替わる際には、第2および第4のスイッチSW2およびSW4の導通遮断状態も切り替わるので、比較回路COMPにおける第1の入力部に供給される入力信号CMP_INは、図9Aの第5のグラフeが示すような、いわゆるのこぎり波になる。こののこぎり波は、第1の容量C1の電圧VAが第1の状態において上昇する部分と、第2の容量C2の電圧VBが第2の状態において上昇する部分との組み合わせである。比較回路COMPは、入力信号CMP_INを基準電圧VREFと比較し、その結果を2値化して、図9Aの第6のグラフfに示す出力信号CMP_OUTとして生成出力する。比較回路COMPの動作を、図9Bの第1および第2のグラフeおよびfを参照して説明する。入力信号CMP_INが、基準電圧VREFを下回っている間は、出力信号CMP_OUTはハイ状態である。反対に、入力信号CMP_INが、基準電圧VREFを上回っている間は、出力信号CMP_OUTはロー状態である。第1のインバータINV1は、比較回路COMPの出力信号CMP_OUTを入力して信号CMP_OUTBを生成出力する。図9Aの第7のグラフgおよび図9Bの第3のグラフgに示すように、出力信号CMP_OUTBは、比較回路COMPの出力信号CMP_OUTの反転信号である。フリップフロップ回路である分周回路FFは、第1のインバータINV1の出力信号CMP_OUTBを入力し、制御信号B_DRVを生成出力する。ここで、制御信号B_DRVは、図9Aの第9のグラフiおよび図9Bの第5のグラフiに示すように、信号CMP_OUTBが立ち上がる際にハイ状態からロー状態に切り替わる。もしくは、制御信号B_DRVが、信号CMP_OUTBが立ち上がる直前にロー状態であったなら、この立ち上がりのタイミングでロー状態からハイ状態に切り替わる。第2のインバータINV2は、分周回路FFの出力信号である制御信号B_DRVを入力し、制御信号A_DRVを生成出力する。ここで、制御信号A_DRVは、図9Aの第8のグラフhおよび図9Bの第4のグラフhに示すように、制御信号B_DRVの反転信号である。ここで、前述の対称性によって、すなわち第1および第2の容量C1およびC2が同じ容量値を有し、第1および第3のスイッチSW1およびSW3が同じ特性を有し、第2および第4のスイッチSW2およびSW4が同じ特性を有していれば、第1および第2の状態がそれぞれ続く時間は同じ長さになる。その結果、比較回路COMPに供給される入力信号CMP_INとして、図9Aの第5のグラフeに示すような理想的なのこぎり波が、第1の出力ノードN1に得られる。さらに、制御信号B_DRVまたはクロック信号OSCCLK_Cとして、図9Aの第9のグラフiに示すような理想的な矩形波が、第2の出力ノードN2に得られる。また、本実施形態による発振回路では、第1および第2の容量C1およびC2に充電された電荷を、第1および第3のスイッチSW1およびSW3でそれぞれ短絡して引き抜く時間に、従来技術のような誤差が発生し得ない。したがって、第1および第2の容量C1およびC2の容量値が、発振周波数の精度には影響しない。その結果、本実施形態による発振回路では、発振周波数の精度が同じ使用範囲でも、従来技術より広い発振可能帯域を提供することが可能である。さらに、第1および第2の容量C1およびC2に充電された電荷を引く抜くための回路として、本実施形態では電荷を放電する時間の制約が緩和される。より具体的には、第1の容量C1が電荷を充電されている間に、第2の容量C2から電荷を引き抜けば良い。したがって、Nチャネル型MOSトランジスタのオン抵抗を小さくする必要が無くなり、半導体集積回路としてのレイアウト面積を、従来技術よりも削減出来る。