複数の端子間の接続状態を切り替える高周波スイッチ回路と、負電圧発生回路と、前記高周波スイッチ回路及び前記負電圧発生回路に接続され、前記高周波スイッチ回路に制御信号を供給する制御回路とが同一半導体基板に設けられた高周波半導体スイッチ装置であって、前記制御回路は、前記負電圧発生回路に接続されるとともに、出力ノードが前記高周波スイッチ回路に接続され、前記高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給するレベルシフト回路を有し、前記出力ノードに蓄積されている電荷を、前記レベルシフト回路が動作する前に放電させることを特徴とする高周波半導体スイッチ装置。本発明は、スイッチの切替時間を短縮できる高周波半導体スイッチ装置を提供する。本発明の一態様によれば、複数の端子間の接続状態を切り替える高周波スイッチ回路と、負電圧発生回路と、前記高周波スイッチ回路及び前記負電圧発生回路に接続され、前記高周波スイッチ回路に制御信号を供給する制御回路とが同一半導体基板に設けられた高周波半導体スイッチ装置であって、前記制御回路は、前記負電圧発生回路に接続されるとともに、出力ノードが前記高周波スイッチ回路に接続され、前記高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給するレベルシフト回路を有し、前記出力ノードに蓄積されている電荷を、前記レベルシフト回路が動作する前に放電させることを特徴とする高周波半導体スイッチ装置が提供される。また、本発明の他の一態様によれば、複数の端子間の接続状態を切り替える高周波スイッチ回路と、負電位Vss1を出力する第1の負電圧発生回路と、前記Vss1よりも正側の値である負電位Vss2を出力する第2の負電圧発生回路と、低電位電源端子が前記第2の負電圧発生回路に接続され、出力ノードが前記高周波スイッチ回路に接続され、前記高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給するレベルシフト回路と、前記第1の負電圧発生回路の出力ノードと前記第2の負電圧発生回路の出力ノードとの間に、前記第2の負電圧発生回路の出力ノード側がアノードとなるように直列接続されたN段Nは自然数のダイオードと、が同一半導体基板に設けられ、前記ダイオードの順方向電圧をVfとすると、Vss2-Vss1<NVfであることを特徴とする高周波半導体スイッチ装置が提供される。また、本発明のさらに他の一態様によれば、複数の端子間の接続状態を切り替える高周波スイッチ回路と、負電位Vss1を出力する第1の負電圧発生回路と、前記Vss1よりも正側の値である負電位Vss2を出力する第2の負電圧発生回路と、低電位電源端子が前記第2の負電圧発生回路に接続され、出力ノードが前記高周波スイッチ回路に接続され、前記高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給するレベルシフト回路と、前記レベルシフト回路の出力ノードにアノードが接続された第1のダイオードと、ドレインソース間が前記第1のダイオードのカソードとグランドとの間に接続され、前記レベルシフト回路の出力ノードの電位がハイレベルからローレベルに切り替わる前に前記ドレインソース間が遮断状態から導通状態に切り替わるトランジスタとを有する制御回路と、前記第1の負電圧発生回路の出力ノードと前記第2の負電圧発生回路の出力ノードとの間に、前記第2の負電圧発生回路の出力ノード側がアノードとなるように直列接続されたN段Nは自然数の第2のダイオードと、が同一半導体基板に設けられ、前記第2のダイオードの順方向電圧をVfとすると、Vss2-Vss1<NVfであることを特徴とする高周波半導体スイッチ装置が提供される。本発明によれば、スイッチの切替時間を短縮できる高周波半導体スイッチ装置が提供される。以下、図面を参照し本発明の実施形態について説明する。各図面中、共通する要素には同一の符号を付している。以下に説明する実施形態では、高周波半導体スイッチ装置の一例としてSPDTSinglePoleDoubleThrowスイッチICを説明する。[第1の実施形態]図1は、本発明の第1の実施形態に係る高周波半導体スイッチ装置の回路図である。本実施形態に係る高周波半導体スイッチ装置は、複数の端子間の接続状態を切り替える高周波スイッチ回路10と、負電圧発生回路40と、高周波スイッチ回路10及び負電圧発生回路40に接続され高周波スイッチ回路10に制御信号を供給する制御回路20とを備え、これらは同一半導体基板半導体チップに設けられている。高周波スイッチ回路10は、4つのFETFieldEffectTransistorを有する。送信端子TXとアンテナ端子ANTとの間にスルートランジスタT1が接続されている。受信端子RXとアンテナ端子ANTとの間にスルートランジスタT2が接続されている。送信端子TXとグランドとの間にシャントトランジスタT3が接続されている。受信端子RXとグランドとの間にシャントトランジスタT4が接続されている。スルートランジスタT1のゲート及びシャントトランジスタT4のゲートはそれぞれ抵抗Rg1、Rg4を介して制御回路20の出力ノードAに接続されている。スルートランジスタT2のゲート及びシャントトランジスタT3のゲートはそれぞれ抵抗Rg2、Rg3を介して制御回路20の出力ノードBに接続されている。抵抗Rg1、Rg2、Rg3、Rg4はそれぞれ高周波信号が制御回路20に漏洩しない程度の高い抵抗値を有する。負電圧発生回路40は、例えばチャージポンプ回路とクロック信号発生器を有し、負電圧発生回路40の出力ノードNVGoutに負電位Vssを供給する。制御回路20は、レベルシフト回路30と、その前段に設けられたインバータ11~14と、レベルシフト回路30の出力ノードAにアノードが接続されたダイオード31と、レベルシフト回路30の出力ノードBにアノードが接続されたダイオード32と、ダイオード31のカソードとグランドとの間に接続されたトランジスタ41と、ダイオード32のカソードとグランドとの間に接続されたトランジスタ42とを有する。トランジスタ41は、例えばN型MOSFETであり、そのドレインがダイオード31のカソードに接続され、ソースがグランドに接続され、ゲートがインバータ12の出力端子に接続されている。トランジスタ42も同様に例えばN型MOSFETであり、そのドレインがダイオード32のカソードに接続され、ソースがグランドに接続され、ゲートがインバータ11の出力端子に接続されている。各トランジスタ41、42のドレインソース間は、後述するように、レベルシフト回路30の出力ノードA、Bの電位がハイレベルからローレベルに切り替わる前に遮断状態から導通状態に切り替わる。レベルシフト回路30の高電位電源端子には電位Vcc>0Vが供給され、低電位電源端子には負電圧発生回路40の出力電位である負電位Vssが供給される。レベルシフト回路30は、一対のP型MOSFET以下、単にPMOSと称する21、22と、一対のN型MOSFET以下、単にNMOSと称する23、24を有する。PMOS21、22のそれぞれのソースは高電位電源端子に接続されている。NMOS23、24のそれぞれのソースは低電位電源端子に接続されている。PMOS21のドレインは、出力ノードA、NMOS23のドレイン、およびNMOS24のゲートに接続されている。PMOS22のドレインは、出力ノードB、NMOS24のドレイン、およびNMOS23のゲートに接続されている。PMOS21のゲートは、インバータ14の出力端子に接続されている。PMOS22のゲートは、インバータ13の出力端子に接続されている。インバータ11は、外部制御端子Contからハイレベルまたはローレベルの信号の入力を受け、それを反転させたローレベルまたはハイレベルの信号を出力する。インバータ11の出力信号によりトランジスタ42が駆動される。インバータ12は、その前段のインバータ11からハイレベルまたはローレベルの信号の入力を受け、それを反転させたローレベルまたはハイレベルの信号を出力する。インバータ12の出力信号によりトランジスタ41が駆動される。インバータ13は、その前段のインバータ12からハイレベルまたはローレベルの信号の入力を受け、それを反転させたローレベルまたはハイレベルの信号をレベルシフト回路30のPMOS22のゲートに出力する。インバータ14は、その前段のインバータ13からハイレベルまたはローレベルの信号の入力を受け、それを反転させたローレベルまたはハイレベルの信号をレベルシフト回路30のPMOS21のゲートに出力する。レベルシフト回路30に入力される論理レベルはローレベルが0V、ハイレベルがVcc>0Vであるが、レベルシフト回路30は、ローレベルをVss<0V、ハイレベルをVccとなるように論理レベルの変換を行って出力ノードA、Bに供給する。なお、図示されていないが、制御回路20のインバータ11~14および負電圧発生回路40の高電位電源端子には電位Vcc>0Vが、低電位電源端子にはグランド電位0Vが供給されている。制御回路20は、外部制御端子Contに与えられるハイレベルVccまたはローレベル0Vに応じて、出力ノードA、BにハイレベルVccまたはローレベルVss<0Vの信号を供給する。外部制御端子Contがハイレベルのときは、インバータ13がローレベル、インバータ14がハイレベルとなり、出力ノードAにはオン状態のNMOS23を介して電位Vssが供給されて出力ノードAはローレベルとなり、出力ノードBにはオン状態のPMOS22を介して電位Vccが供給されて出力ノードBはハイレベルとなる。外部制御端子Contがローレベルのときは、前述の場合と逆に、インバータ13がハイレベル、インバータ14がローレベルとなり、出力ノードAはハイレベルVccとなり、出力ノードBはローレベルVssとなる。出力ノードAがハイレベルで出力ノードBがローレベルのときには、スルートランジスタT1及びシャントトランジスタT4はそれぞれ導通状態オンとなり、スルートランジスタT2及びシャントトランジスタT3はそれぞれ遮断状態オフとなり、送信端子TXとアンテナ端子ANTとの間が導通状態となり、アンテナ端子ANTと受信端子RXとの間が遮断状態となる送信モードとなる。逆に、出力ノードAがローレベルで出力ノードBがハイレベルのときには、スルートランジスタT1及びシャントトランジスタT4はそれぞれ遮断状態オフとなり、スルートランジスタT2及びシャントトランジスタT3はそれぞれ導通状態オンとなり、送信端子TXとアンテナ端子ANTとの間が遮断状態となり、アンテナ端子ANTと受信端子RXとの間が導通状態となる受信モードとなる。シャントトランジスタT3は、端子TX-ANT間が遮断された際、その端子間のアイソレーションを高める。すなわち、スルートランジスタT1がオフ状態であっても、受信信号がスルートランジスタT1を介して送信端子TXに漏れてしまう場合があるが、この時、オン状態のシャントトランジスタT3を介して漏れた受信信号をグランドに逃がすことができる。同様に、シャントトランジスタT4は、端子RX-ANT間が遮断された際、その端子間のアイソレーションを高める。すなわち、スルートランジスタT2がオフ状態の時、オン状態のシャントトランジスタT4を介して漏れた送信信号をグランドに逃がすことができる。トランジスタT1~T4を駆動するための制御信号のレベル、すなわち出力ノードA、BのハイレベルはVcc>0V、ローレベルVss<0Vであるが、このローレベルとして0Vではなく負電位にしている理由を以下に説明する。本実施形態に係る高周波半導体スイッチ装置は、高周波信号の送信モードと受信モードとを時分割で切り替える時分割送受切替スイッチであり、送信モードの時に、電圧振幅の大きい送信信号が入力した場合に歪まないことが要求される。電圧振幅の大きい送信信号が入力したとき、送信モードで遮断状態にあるべきトランジスタのソースドレイン間には大きな電圧振幅が印加される。また、そのトランジスタのゲート電極は高抵抗によってバイアスされており、ゲートソース間容量Cgs、ゲートドレイン間容量Cgdが存在するので、ゲートの電位は直流バイアス電位に高周波信号が重畳されたものになる。Cgs=Cgdとすれば、ゲートに重畳される高周波信号の振幅は、ソースドレイン間に印加される高周波電圧振幅の1/2となる。高周波スイッチ回路のトランジスタのしきい値電圧をVthとし、ドレインソース間に印加する高周波信号の振幅半値幅をΔVdsとすると、ΔVds/2がVth-Vssを超えた時、トランジスタは遮断状態を維持できず、歪を発生することになる。より大きな信号振幅に対応させるためには、Vssを負側に大きく設定するのが良いと考えられ得るが、それには限界がある。なぜならば、ΔVdsはドレインソース間耐圧を超えてはならないからである。よって、Vssには最適な領域が存在する。例えば、Vthが0.8Vで、ドレインソース間耐圧が5VのNMOSを高周波スイッチ回路に用いたとする。ΔVdsが5Vを超えると、ドレインソース間にリーク電流を生じるので、ΔVdsの最大値は5Vとなる。また、ΔVds=5Vの時に遮断状態を維持させるためには、Vssは-1.7V以下でなければならない。但し、Vssを必要以上に下げることはMOSFETの特性からドレインソース間耐圧を下げることになり、-1.7Vが下限となる。ここでは簡単な考察から概念的な説明を行ったが、実際の素子では、Vssのある適切な範囲例えば、-1.2V~-1.7Vに対して良好な最大許容入力電力が得られる。ここで、図12は、比較例の高周波半導体スイッチ装置の回路図である。図1に示す第1の実施形態に係る高周波半導体スイッチ装置と異なるのは、比較例の制御回路120には、ダイオード31、32とトランジスタ41、42が設けられず、さらにトランジスタ41、42を駆動するためのインバータ11、12も設けられていない。図13は比較例の高周波半導体スイッチ装置の動作を説明するために図12の構成を簡略化した等価回路である。高周波スイッチ回路10は、トランジスタのゲート容量Cgと高抵抗Rgのみでモデル化されている。また、制御回路120は、2つのFET1、FET2のみでモデル化されている。負電圧発生回路40は、チャージポンプ回路45と出力容量Cout1のみでモデル化されている。今、初期状態としてFET1がオン、FET2がオフとする。すなわち、高周波スイッチ回路のトランジスタのゲート容量CgにはハイレベルとしてVccが充電されている。ここで、高周波スイッチ回路のトランジスタの総ゲート幅は大きく、それゆえゲート容量Cgは大きい例えば100pF程度。次に、FET1がオフ、FET2がオンになった状態を考える。Cgに蓄えられていた電荷はFET2を介して、負電圧発生回路40の出力容量Cout1に流れ込む。これにより、負電圧発生回路40の出力ノードNVGoutの電位はVssから瞬間的に上昇してしまう。負電圧発生用に設けられたチャージポンプ回路45の電流引き抜き能力は有限であるので、出力容量Cout1に充電された電荷を極めて短い時間例えば1マイクロ秒で引き抜くことはできず、ノードNVGoutの電位はある時定数をもって、初期状態のVssに緩やかに漸近する。これによりゲート容量Cgの電位Vgもある時定数を持ってVssに緩やかに漸近することになる。図13において、下記の回路定数を与えて回路シミュレーションを行った。Cg=100pF、Rg=2.5kΩ、Cout1=500pF、Vcc=3V、負電圧発生回路40の出力ノードNVGoutの電位の初期値を-1.7V=Vss、チャージポンプ回路45の出力抵抗を17kΩ、チャージポンプ回路45の電流引き込み能力を100μAとした。このシミュレーションの結果を図14に示す。図14において、横軸は時間マイクロ秒を、縦軸はVg、NVGoutの電位Vを表す。図14の結果より、Vgは約-0.9Vまでは急峻に立ち下がっている。それは次式によって説明される。Vgが急峻に立ち下がる電圧=VssVcc-Vss×Cg/CgCout1。この式より、Cout1をCgに比べて極めて大きい値に設定できたとすれば、Vgは瞬時にVssに到達する。さて今、Vgが-1.2Vに達した後でなければ高周波スイッチ回路で歪が発生してしまうものと想定する。その場合、スイッチの切替には5マイクロ秒の時間が必要となることが図14から分かる。ところで、ここでは時分割送受切替スイッチを想定しており、1マイクロ秒以下の切替スピードが要求される。よって、図14のような特性では実使用の要求を満たさない。スイッチ切替スピードを向上させる一つの方法として、上述の式より、Cout1をCgに比べて極めて大きくすることが挙げられる。しかし、現実的に大容量のCout1を半導体集積回路に作り込むことはチップ面積の増大を招くという問題がある。ところで、Vgが約-0.9Vに立ち下がった後の時定数はチャージポンプ回路45の電流引き込み能力で決まる。よって、チャージポンプ回路45の電流引き込み能力を大きくできればVssに漸近する時定数を小さくできる。しかし、この場合についても、電流引き込み能力の大きなチャージポンプ回路45を半導体集積回路に作り込むことは消費電力やチップ面積の増大を招くという問題がある。すなわち、比較例の構成にて、送受切替時間を短縮しようとすると、チップ面積や消費電力の増大を招くという問題があった。本実施形態では、図1を参照して前述したように、制御回路20の出力ノードAとグランドとの間にダイオード31とトランジスタ41が接続され、出力ノードBとグランドとの間にダイオード32とトランジスタ42が接続されている。さらに、トランジスタ41、42をそれぞれ駆動するインバータ12、11が、レベルシフト回路30を駆動するインバータ13、14の前段に設けられている。本実施形態において、今、外部制御端子Contにハイレベルが供給されているとする。この時、ノードAはローレベル、ノードBはハイレベルになっている。前述したように、ここでのローレベルは負電圧発生回路40の出力電位Vss<0Vであり、ハイレベルはレベルシフト回路30の高電位電源として供給されているVccである。また、トランジスタ41のゲートにはハイレベルが供給されており、トランジスタ41はオン状態であるが、ダイオード31は逆バイアス状態なので、トランジスタ41は機能していない。一方、トランジスタ42のゲートにはローレベルが供給されているので、トランジスタ42も機能していない。ここで、外部制御端子Contがハイレベルからローレベルに切り替わった場合を考える。ノードAはハイレベルになるが、その際、トランジスタ41はオフ状態になるのでトランジスタ41の存在は考えなくても良い。一方、ノードBはローレベルになるが、その際、トランジスタ42はオン状態になり、ダイオード32が順バイアスである間は、電流がノードBからダイオード32およびトランジスタ42を介してグランドに流れ込む。なおここで、レベルシフト回路30が動作する前に、トランジスタ42が動作する。すなわち、ノードBに蓄積されている電荷は、トランジスタ42がオンすることにより、レベルシフト回路30の出力電位が変化する前にグランドへ放電される。その放電はノードBの電位がダイオード32の順方向電圧Vfに達するまで行われる。ノードBの電位がVfに達した後、レベルシフト回路30の出力電位が変化し、ノードBは所望のローレベルであるVssに達することになる。これは、インバータ13の遅延時間を十分大きくし、出力ノードBの電位がVfに達してからレベルシフト回路30の出力が切り替わるように設定することで実現できる。次に、図2は第1の実施形態に係る高周波半導体スイッチ装置の動作を説明するために図1の構成を簡略化した等価回路である。前述した図13の回路に対して、図2の回路では、ダイオード31、32に対応するダイオード35と、トランジスタ41、42に対応するFET3がさらに制御回路20の構成要素として追加されている。なお、FET2がオフからオンに切り替わる前に、FET3がオフからオンに切り替わるように設定されている。図2の回路において、下記の回路定数を与えて回路シミュレーションを行った。Cg=100pF、Rg=25kΩ、Cout1=500pF、ダイオード35の順方向電圧Vf=0.6V、NVGoutの電位の初期値を-1.7V=Vss、チャージポンプ回路45の出力抵抗を17kΩ、チャージポンプ回路45の電流引き込み能力を100μAとした。このシミュレーション結果を図3に示す。図3において、横軸は時間マイクロ秒を、縦軸はVg、NVGoutの電位Vを表す。図3の結果より、Vgは約-1.3Vまで急峻に1マイクロ秒以内で立ち下がっている。それは次式によって説明される。Vgが急峻に立ち下がる電圧=VssVf-Vss×Cg/CgCout1。このように、本実施形態によれば、負電圧発生回路40の出力容量を大きくすることなく、また、その電流引き込み能力を大きくすることなく、数個の素子ダイオード31、32、トランジスタ41、42を付加するだけで、ターンオフ時、高周波スイッチ回路10の制御信号の立下り波形を急峻にすることができ、時分割送受切替スイッチの送受切替時間を大幅に短縮することができる。なお、ダイオード31、32としては、順方向電圧Vfが比較的小さく、制御信号の立下り波形をより急峻にすることができるショットキーバリアダイオードを用いるのが望ましい。また、負電圧発生回路40はチャージポンプ型であることが望ましい。チャージポンプ回路は例えば反転昇圧回路などに比べてリップルが小さく、それによって高周波スイッチ回路10に生じるノイズや歪を低減することができる。チャージポンプ回路を用いた場合、負荷がないと、その出力ノードNVGoutの電位が下がり続けてしまうので、外部制御端子Contの制御電圧が一定値の時に、負電圧発生回路40の出力電位が一定となるように、図2に示すように、ノードNVGoutとグランドとの間にノードNVGoutの電位を所望の値Vssにクランプするクランプ回路48を設けることが望ましい。クランプ回路48としては、ノードNVGoutとグランドとの間に直列接続された例えば2つのFETを用いることができ、Vssが例えば-1.5Vの場合、それぞれのFETのしきい値を0.75Vにすれば、ノードNVGout-グランド間の電位差が、1.5Vまでは2つのFETはオフであり、それより高くなると2つのFETはオンとなり、ノードNVGoutの電位がそれ以上下がらなくなる。[第2の実施形態]図4は、本発明の第2の実施形態に係る高周波半導体スイッチ装置の回路図である。本実施形態では、レベルシフト回路130の構成が、上記第1の実施形態と異なる。すなわち、一対のPMOS21、22のドレインと一対の相補出力端子出力ノードA、Bとの間に、それぞれのゲートがグランドに接続された一対のPMOS25、26がさらに設けられ、且つ、一対のNMOS23、24のドレインと一対の相補出力端子出力ノードA、Bとの間に、それぞれのゲートに一定の電位Vbiasが供給された一対のNMOS27、28がさらに設けられている。一対のPMOS25、26と一対のNMOS27、28とをカスコード接続することにより、各MOSの電極間に印加する電圧を抑制し、各MOSのどの電極間の電圧も耐圧を超えないようにしたものである。図1のレベルシフト回路30においては各MOSの電極間に印加する電圧の最大値はVcc-Vssとなるが、図4のレベルシフト回路130においてはVbiasを適切な値例えば1.5V程度に設定すれば、各MOSの電極間に印加する電圧の最大値をVcc程度にすることができ、Vccに対してMOS耐圧のマージンが無くても安定に動作させることが可能である。[第3の実施形態]図5は、本発明の第3の実施形態に係る高周波半導体スイッチ装置の構成を示すブロック図である。高周波多ポートスイッチ回路52は、図1における高周波スイッチ回路10に対応するものである。高周波多ポートスイッチ回路52は、1つのアンテナ端子ANTと、X個の高周波端子RF1~RFXを有する。各高周波端子RF1~RFXは、送信端子TXまたは受信端子RXに対応する。高周波多ポートスイッチ回路52には複数の制御回路20が接続されている。各制御回路20は、図1または図4に示す制御回路20に対応する。各制御回路20におけるレベルシフト回路の低電位電源端子には負電圧発生回路40が接続されている。各制御回路20は、デコーダ回路51に接続されている。デコーダ回路51は、M対Nのデコーダ回路であり、M個の外部制御端子Con1~ConMの制御信号をデコードして、各制御回路20に供給する。各制御回路20の相補出力出力ノードA、Bの出力は、高周波多ポートスイッチ回路52の制御信号として供給される。デコーダ回路51の低電位電源はグランドであり、負電圧発生回路40に負担をかけることはない。次に、本発明の第4の実施形態について説明するが、その前に、図12、13を参照して前述した比較例において、下記の回路定数を与えて回路シミュレーションを行った結果について説明する。図13において、Cg=100pF、Rg=4kΩ、Cout1=665pF、Vcc=3V、負電圧発生回路40の出力ノードNVGoutの電位の初期値を-1.7V=Vss、チャージポンプ回路45の出力抵抗を17kΩ、チャージポンプ回路45の電流引き込み能力を100μAとした。このときのVgVと時間マイクロ秒との関係を、図8における比較例のグラフに示す。この結果より、Vgは約-1.1Vまでは急峻に立ち下がっている。それはRgをゼロとする近似により得られる次式で説明される。Vgが急峻に立ち下がる電圧=VssVcc-Vss×Cg/CgCout1。ここで、Cout1をCgに比べて大きい値にすることにより、Vgが瞬時に下がる電圧はVssに近づく。本シミュレーションでは、数マイクロ秒の時間内にVgが-1.2Vに達するように、Cout1の値を665pFという大きな値に設定している。Cout1は、MIMmetalinsulatormetal容量などによって半導体基板上に形成され、そのレイアウト面積は全体のチップ面積の数十を占めるほどに大きい。すなわち、比較例の構成において、スイッチ切替時間を短くするには、負電圧発生回路40の出力容量を大きくしなければならず、これはチップ面積が極めて大きくなってしまう。[第4の実施形態]図6は、本発明の第4の実施形態に係る高周波半導体スイッチ装置の回路図である。本実施形態に係る高周波半導体スイッチ装置は、高周波スイッチ回路10と、制御回路120と、外部制御端子Contの制御信号が一定の時、負電位Vss1を出力する第1の負電圧発生回路40aと、外部制御端子Contの制御信号が一定の時、Vss1よりも正側の値である負電位Vss2を出力する第2の負電圧発生回路40bと、第1の負電圧発生回路40aの出力ノードNVG1outと第2の負電圧発生回路40bの出力ノードNVG2outとの間に、第2の負電圧発生回路40bの出力ノードNVG2out側がアノードとなるように直列接続されたN段Nは自然数のダイオードD1、D2とを備え、これらは同一半導体基板半導体チップに設けられている。第2の負電圧発生回路40bの出力ノードNVG2outは、レベルシフト回路30の低電位電源端子に接続されている。本実施形態に係る高周波半導体スイッチ装置が、図1に示す第1の実施形態に係る高周波半導体スイッチ装置と異なるのは、出力電位Vss1、Vss2の異なる2つの負電圧発生回路40a、40bと、それらの出力ノード間に接続されたダイオードD1、D2が設けられ、且つ、ダイオードD1、D2の順方向電圧をVfとすると、Vss2-Vss1<NVfとなるように設定されている点である。図6ではN=2の例を示している。図7は、本実施形態に係る高周波半導体スイッチ装置の動作を説明するために図6の構成を簡略化した等価回路である。上記第1の実施形態における図2の回路と共通する要素には同じ符号を付している。第1の負電圧発生回路40aは、具体的にはチャージポンプ回路45aおよび出力容量Cout_aで構成されている。同様に、第2の負電圧発生回路40bは、具体的にはチャージポンプ回路45bおよび出力容量Cout_bで構成されている。チャージポンプ回路45a、45bは、電流引き込み能力を持つ電流源および出力抵抗でモデル化できる。図7の等価回路において、下記の回路定数を与えて回路シミュレーションを行った。このときのVgVと時間マイクロ秒との関係を、図8における第4の実施形態のグラフに示す。Cg=100pF、Rg=4kΩ、Cout_a=0、Cout_b=0、ダイオードD1、D2のそれぞれの順方向電圧Vf=0.71VVfは順方向電流が100μAになる順方向電圧とする。、第1の負電圧発生回路40aの出力ノードNVG1outの電位の初期値を-3V=Vss1、第2の負電圧発生回路40bの出力ノードNVG2outの電位の初期値を-1.7V=Vss2、チャージポンプ回路45aの出力抵抗をそれぞれ30kΩ、チャージポンプ回路45bの出力抵抗を17kΩ、チャージポンプ回路45a、45bのそれぞれの電流引き込み能力を100μAとした。ここで、Cout_aおよびCout_bを共にゼロとした。本シミュレーションではCout_aおよびCout_bがゼロであるにもかかわらず、図8に示すように、Cgが-1.2Vに到達する時間が、比較例と同じく3.4マイクロ秒という短い時間になっている。すなわち、本実施形態によれば、負電圧発生回路40a、40bの出力容量をゼロにしたとしても、スイッチの切替時間を、上記比較例と同程度に短くできる。その理由を以下に説明する。説明のため、Cout_aおよびCout_bは小さいが有限の値を有するものとする。図7において、FET1がオン、FET2がオフの状態からFET1がオフ、FET2がオンになった瞬間、Cgに充電されていた電荷がFET2を通して、Cout_bに充電される。その瞬間、NVG2outの電位は急激に上昇しNVG2outとNVG1outとの電位差が2Vfを超える。これにより、ダイオードD1、D2は導通状態となり、CgおよびCout_bの電荷はCout_aに充電される。これによりNVG1outの電位も急激に上昇するが、チャージポンプ回路45aの電流引き込み能力に応じて、ある時定数でVss1=-3Vに漸近する。この例では、Vgの値を-1.2Vまで急速に降下させたいのであるが、この時点では-3Vに向かって降下していくので、その降下時間は速く、比較例と同程度の時間で-1.2Vまで降下することができる。Vgが-1.2Vより下がった後、NVG1outとNVG2outとの電位差は2Vf以下になり、ダイオードD1、D2は遮断状態になる。よって、最終的には、Vgは、NVG2outの定常電位であるVss2-1.7Vに漸近し、所望の負電位のローレベルに維持される。なお、一般にチャージポンプ回路の出力はリップルを含んでおり、そのままでは高周波スイッチに悪影響を与える。よって、実際にはCout_aおよびCout_bはリップル除去用低域通過フィルタの役割を担わせるために有限の値にすべきである。しかし、その値は高々数十pF程度で良く、比較例のように数百pFの大きな容量である必要はない。以上述べたように、本実施形態によれば、負電圧発生回路40a、40bの出力容量を極めて小さくしても、スイッチ切替時間を短くできる。すなわち、チップ面積において大きな比率を占めていた負電圧発生回路の出力容量を小さくできるので、チップ面積を大幅に小さくすることができる。なお、外部制御端子Contの電位が一定の時、第2の負電圧発生回路40bの出力電位が一定となるように、出力ノードNVG2outとグランドとの間に、図2を参照して前述したようなクランプ回路48を設けることが望ましい。また、第2の負電圧発生回路40bはチャージポンプ回路で構成し、第1の負電圧発生回路40aは反転昇圧回路で構成すると、前述したような本実施形態の特性を損なわずに、素子数をより少なくできる。その理由を以下に述べる。チャージポンプ回路で出力電位の絶対値を大きくしようとすると、その段数を大きくしなければならない。第2の負電圧発生回路40bの出力電位は、上記例では、-1.7Vであり、これは少ない段数で実現可能であり、素子数の増大を抑えることができる。そして、チャージポンプ回路を用いることで、出力電位のリップルが少ないという利点が得られる。一方、第1の負電圧発生回路40aの出力電位は、上記例では-3Vであり、電源電圧が3Vであると仮定すれば反転昇圧回路を用いることができる。-3Vの出力電位をチャージポンプ回路で実現しようとすると、その段数を大きくしなければならないが、反転昇圧回路であれば少ない素子数で実現可能となる。但し、反転昇圧回路のリップルはチャージポンプ回路に比べて大きい。しかし、第1の負電圧発生回路40aが機能するのはスイッチングの遷移期間に限られるので、リップルが大きいというデメリットは高周波スイッチに対して悪影響を及ぼさない。[第5の実施形態]図9は、本発明の第5の実施形態に係る高周波半導体スイッチ装置の回路図である。本実施形態では、レベルシフト回路130の構成が、上記第4の実施形態と異なる。すなわち、一対のPMOS21、22のドレインと一対の相補出力端子出力ノードA、Bとの間に、それぞれのゲートがグランドに接続された一対のPMOS25、26がさらに設けられ、且つ、一対のNMOS23、24のドレインと一対の相補出力端子出力ノードA、Bとの間に、それぞれのゲートに一定の電位Vbiasが供給された一対のNMOS27、28がさらに設けられている。一対のPMOS25、26と一対のNMOS27、28とをカスコード接続することにより、各MOSの電極間に印加する電圧を抑制し、各MOSのどの電極間の電圧も耐圧を超えないようにしたものである。このレベルシフト回路130においてはVbiasを適切な値例えば1.5V程度に設定すれば、各MOSの電極間に印加する電圧の最大値をVcc程度にすることができ、Vccに対してMOS耐圧のマージンが無くても安定に動作させることが可能である。[第6の実施形態]図10は、本発明の第6の実施形態に係る高周波半導体スイッチ装置の回路図である。高周波多ポートスイッチ回路52は、図6における高周波スイッチ回路10に対応するものである。高周波多ポートスイッチ回路52は、1つのアンテナ端子ANTと、X個の高周波端子RF1~RFXを有する。各高周波端子RF1~RFXは、送信端子TXまたは受信端子RXに対応する。高周波多ポートスイッチ回路52には複数の制御回路120が接続されている。各制御回路120は、図6または図9に示す制御回路120に対応する。各制御回路120におけるレベルシフト回路の低電位電源端子には、前述した第2の負電圧発生回路40b、ダイオードD1、D2、第1の負電圧発生回路40aが接続されている。各制御回路120は、デコーダ回路51に接続されている。デコーダ回路51は、M対Nのデコーダ回路であり、M個の外部制御端子Con1~ConMの制御信号をデコードして、各制御回路120に供給する。各制御回路120の相補出力出力ノードA、Bの出力は、高周波多ポートスイッチ回路52の制御信号として供給される。デコーダ回路51の低電位電源はグランドであり、負電圧発生回路40a、40bに負担をかけることはない。[第7の実施形態]図11は、本発明の第7の実施形態に係る高周波半導体スイッチ装置の回路図である。本実施形態は、上記第1の実施形態と第4の実施形態とを組み合わせた形態である。すなわち、本実施形態に係る高周波半導体スイッチ装置は、高周波スイッチ回路10と、制御回路20と、負電位Vss1を出力する第1の負電圧発生回路40aと、Vss1よりも正側の値である負電位Vss2を出力する第2の負電圧発生回路40bと、第1の負電圧発生回路40aの出力ノードNVG1outと第2の負電圧発生回路40bの出力ノードNVG2outとの間に、第2の負電圧発生回路40bの出力ノードNVG2out側がアノードとなるように直列接続されたN段Nは自然数のダイオードD1、D2とを備え、これらは同一半導体基板半導体チップに設けられている。ダイオードD1、D2の順方向電圧をVfとすると、Vss2-Vss1<NVfとなるように設定されている。制御回路20は、レベルシフト回路30と、その前段に設けられたインバータ11~14と、レベルシフト回路30の出力ノードAにアノードが接続されたダイオード31と、レベルシフト回路30の出力ノードBにアノードが接続されたダイオード32と、ダイオード31のカソードとグランドとの間に接続されたトランジスタ41と、ダイオード32のカソードとグランドとの間に接続されたトランジスタ42とを有する。本実施形態においても、負電圧発生回路の出力容量を大きくすることなく、また、その電流引き込み能力を大きくすることなく、ターンオフ時、高周波スイッチ回路10の制御信号の立下り波形を急峻にすることができ、時分割送受切替スイッチの送受切替時間を大幅に短縮することができる。また、チップ面積において大きな比率を占めていた負電圧発生回路の出力容量を小さくできるので、チップ面積を大幅に小さくすることができる。以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。