"制御端の電位に応じた駆動電流を電源から有機EL素子に流す駆動トランジスタと、この駆動トランジスタと前記有機EL素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、前記駆動トランジスタの制御端と有機EL素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ電圧を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、前記選択トランジスタの制御端に接続され、前記選択トランジスタのオンオフを制御する第1の制御ラインと、前記駆動制御トランジスタの制御端に接続され、前記駆動制御トランジスタのオンオフを制御する第2の制御ラインと、を有し、前記第1の制御ラインには、前記短絡トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記短絡トランジスタは、同時にオンオフされ、前記第1の制御ラインには、前記電位制御トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記電位制御トランジスタは、一方がオンされたときに他方がオフされることを特徴とする有機EL画素回路。制御端の電位に応じた駆動電流を電源から有機EL素子に流す駆動トランジスタと、この駆動トランジスタと前記有機EL素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、前記駆動トランジスタの制御端と有機EL素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ電圧を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、前記選択トランジスタの制御端に接続され、前記選択トランジスタのオンオフを制御する第1の制御ラインと、前記駆動制御トランジスタの制御端に接続され、前記駆動制御トランジスタのオンオフを制御する第2の制御ラインと、前記電位制御トランジスタの制御端に接続され、前記電位制御トランジスタのオンオフを制御する第3の制御ラインと、を有し、前記第1の制御ラインには、前記短絡トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記短絡トランジスタは、同時にオンオフされることを特徴とする有機EL画素回路。請求項1および2のいずれかに記載の有機EL画素回路を有することを特徴とする有機EL画素回路の駆動方法であって、前記選択トランジスタおよび前記短絡トランジスタをオン、前記電位制御トランジスタをオフするとともに、前記容量の前記選択トランジスタ側の電圧をデータ信号の電圧とした状態で、駆動トランジスタの制御端電圧を電源電圧に対し、前記駆動トランジスタのしきい値電圧分異なる電圧にセットするリセット工程と、前記選択トランジスタ、前記短絡トランジスタをオフ、前記駆動制御トランジスタをオンして、前記駆動トランジスタの制御端電圧をデータ信号の電圧と、前記駆動トランジスタのしきい値電圧に応じた電圧にセットし、前記駆動制御トランジスタをオンして、前記駆動トランジスタからの駆動電流を前記有機EL素子に流す発光工程と、を有することを特徴とする有機EL画素回路の駆動方法。請求項3に記載の有機EL画素回路の駆動方法において、前記リセット工程の前工程として、前記選択トランジスタおよび短絡トランジスタをオン、電位制御トランジスタをオフ、前記駆動制御トランジスタをオンとして、前記駆動トランジスタの制御端の電荷を放出するディスチャージ工程を設けることを特徴とする有機EL画素回路の駆動方法。しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動TFTのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するTFTについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。そこで、駆動TFTにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。ここで、TFTのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある例えば、上記特許文献1。しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。本発明は、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。本発明は以下の特徴を有する有機EL画素回路およびその駆動方法によって、上記課題を解決している。すなわち、本発明は、制御端の電位に応じた駆動電流を電源から有機EL素子に流す駆動トランジスタと、この駆動トランジスタと有機EL素子の間に挿入配置され、駆動電流をオンオフする駆動制御トランジスタと、駆動トランジスタの制御端と有機EL素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ電圧を駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、駆動トランジスタの制御端との間に挿入配置された容量と、この容量の選択トランジスタ側と、電源との間の接続をオンオフする電位制御トランジスタと、選択トランジスタの制御端に接続され、選択トランジスタのオンオフを制御する第1の制御ラインと、駆動制御トランジスタの制御端に接続され、駆動制御トランジスタのオンオフを制御する第2の制御ラインと、を有し、第1の制御ラインには、短絡トランジスタの制御端も接続され、かつ選択トランジスタと、短絡トランジスタは、同時にオンオフされ、第1の制御ラインには、電位制御トランジスタの制御端も接続され、かつ選択トランジスタと、電位制御トランジスタは、一方がオンされたときに他方がオフされることを特徴とする。また、本発明は、制御端の電位に応じた駆動電流を電源から有機EL素子に流す駆動トランジスタと、この駆動トランジスタと有機EL素子の間に挿入配置され、駆動電流をオンオフする駆動制御トランジスタと、駆動トランジスタの制御端と有機EL素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ電圧を駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、駆動トランジスタの制御端との間に挿入配置された容量と、この容量の選択トランジスタ側と、電源との間の接続をオンオフする電位制御トランジスタと、選択トランジスタの制御端に接続され、選択トランジスタのオンオフを制御する第1の制御ラインと、駆動制御トランジスタの制御端に接続され、駆動制御トランジスタのオンオフを制御する第2の制御ラインと、電位制御トランジスタの制御端に接続され、電位制御トランジスタのオンオフを制御する第3の制御ラインと、を有し、第1の制御ラインには、短絡トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記短絡トランジスタは、同時にオンオフされることを特徴とする。また、本発明は、制御端の電位に応じた駆動電流を電源から有機EL素子に流す駆動トランジスタと、この駆動トランジスタと前記有機EL素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、を有することを特徴とする有機EL画素回路の駆動方法であって、選択トランジスタおよび短絡トランジスタをオン、電位制御トランジスタをオフするとともに、前記容量の選択トランジスタ側の電圧をデータ信号の電圧とした状態で、駆動トランジスタの制御端電圧を電源電圧に対し、駆動トランジスタのしきい値電圧分異なる電圧にセットするリセット工程と、選択トランジスタ、短絡トランジスタをオフ、駆動制御トランジスタをオンして、駆動トランジスタの制御端電圧をデータ信号の電圧と、駆動トランジスタのしきい値電圧に応じた電圧にセットし、駆動制御トランジスタをオンして、駆動トランジスタからの駆動電流を有機EL素子に流す発光工程と、を有することを特徴とする。また、前記リセット工程の前工程として、前記選択トランジスタおよび短絡トランジスタをオン、電位制御トランジスタをオフ、前記駆動制御トランジスタをオンとして、前記駆動トランジスタの制御端の電荷を放出するディスチャージ工程を設けることが好適である。以上のように、本発明によれば、選択トランジスタをオンした状態で、短絡トランジスタをオンすることによって、駆動トランジスタの制御端電圧をデータ電圧および駆動トランジスタのしきい値電圧に応じたものにセットすることができる。従って、駆動トランジスタのしきい値電圧の変動によらず、データ電圧に応じた駆動電流を有機EL素子に供給することができる。以下、本発明の実施形態について、図面に基づいて説明する。図1は、実施形態に係る画素回路の構成を示している。データラインDLは、垂直方向に伸び、画素の表示輝度についてのデータ信号データ電圧Vsigを画素回路に供給する。データラインDLは、1列の画素に対し1本設けられており、垂直方向の画素に対し、その画素のデータ電圧Vsigを順次供給する。このデータラインDLには、nチャネルの選択トランジスタT1のドレインが接続されており、この選択トランジスタT1のソースは、コンデンサCsの一端に接続されている。選択トランジスタT1のゲートは、水平方向に伸びるゲートラインGLに接続されている。このゲートラインGLには、水平方向の各画素回路の選択トランジスタT1のゲートが接続されている。このゲートラインGLには、pチャンネルの電位制御トランジスタT2のゲートが接続されている。従って、選択トランジスタT1がオンの時に電位制御トランジスタT2がオフ、選択トランジスタT1がオフの時に電位制御トランジスタT2がオンとなる。電位制御トランジスタT2のソースは電源ラインPVddに接続され、ドレインはコンデンサCsと選択トランジスタT1のソースに接続されている。なお、電源ラインPVddも垂直方向に伸びており、垂直方向の各画素に電源電圧PVddを供給する。コンデンサCsの他端は、pチャンネルの駆動トランジスタT4のゲートに接続されている。駆動トランジスタT4のソースは電源ラインPVddに接続され、ドレインはnチャネルの駆動制御トランジスタT5のドレインに接続されている。駆動制御トランジスタT5のソースは、有機EL素子ELのアノードに接続されており、ゲートは、水平方向に伸びる発光セットラインESに接続されている。また、有機EL素子ELのカソードは、低電圧のカソード電源CVに接続されている。さらに、駆動トランジスタT4のゲートには、nチャネルの短絡トランジスタT3のドレインが接続されており、この短絡トランジスタT3のソースは、駆動トランジスタT4のドレインに、またゲートは、ゲートラインGLに接続されている。このように、本実施形態では、垂直方向にデータラインDLと、電源ラインPVddが配置され、水平方向にゲートラインGLと、発光セットラインESが配置されている。次に、この画素回路の動作について、説明する。図2に示すように、この画素回路は、ゲートラインGL、発光セットラインESの状態Hレベル,Lレベルに応じて、iディスチャージGL=Hレベル,ES=Hレベル、iiリセットGL=Hレベル,ES=Lレベル、iii電位固定GL=Lレベル,ES=Lレベル、iv発光GL=Lレベル,ES=Hレベルの4つの状態があり、これを繰り返す。すなわち、データラインDLのデータを有効にした状態で、iディスチャージを行い、その後iiリセットによって、コンデンサCsの充電電圧を決定し、iiiにおいてゲート電圧Vgを固定し、v固定されたゲート電圧に応じた駆動電流で有機EL素子ELが発光する。また、データラインDLにおけるデータは、図に示すように、iディスチャージ工程の前に有効になり、iii固定工程の後に無効になる。従って、iディスチャージ工程からiii固定工程まではデータラインに有効なデータがセットされている。以下、それぞれの状態について、説明する。なお、図3~6においてオフのトランジスタについてには、破線で示してある。iディスチャージGL=Hレベル,ES=Hレベルまず、データラインDLにデータ電圧Vsigが供給されている状態で、ゲートラインGL、発光セットラインESの両方をHレベル高レベルにする。これによって、選択トランジスタT1、駆動制御トランジスタT5、短絡トランジスタT3がオン、電位制御トランジスタT2がオフとなる。従って、図3に示すように、コンデンサCsの選択トランジスタT1側の電圧Vn=Vsigという状態で、電源ラインPVddからの電流が駆動トランジスタT4、駆動制御トランジスタT5、有機EL素子ELを介しカソード電源CVに流れ、これによって駆動トランジスタT4のゲートに保持されていた電荷が引き抜かれる。これによって、駆動トランジスタT4のゲート電圧Vgは、所定の低電圧になる。iiリセットGL=Hレベル,ES=Lレベル上述のディスチャージの状態から発光セットラインESをLレベルローレベルに変更する。これによって、図4に示すように、駆動制御トランジスタT5がオフとなり、駆動トランジスタT4のゲート電圧Vg=Vg0=PVdd-|Vtp|にリセットされる。ここで、このVtpは、駆動トランジスタT4のしきい値電圧である。すなわち、駆動トランジスタT4はソースが電源PVddに接続されている状態で、短絡トランジスタT3によって、ゲートドレイン間が短絡されているため、そのゲート電圧が、電源PVddより駆動トランジスタT4のしきい値電圧|Vtp|だけ低い電圧にセットされてオフされる。このときコンデンサCsの選択トランジスタT1側の電位Vn=Vsigであり、コンデンサCsには|Vsig-PVdd-|Vtp||の電圧が充電される。iii電位固定GL=Lレベル,ES=Lレベル次に、ゲートラインGLをLレベルとして、選択トランジスタT1、短絡トランジスタT3をオフ、電位制御トランジスタT2をオンする。これによって、図5に示すように、駆動トランジスタT4のゲートは、ドレインから切り離される。そして、電位制御トランジスタT2がオンすることで、Vn=PVddとなる。従って、駆動トランジスタT4のゲート電位Vgは、Vnの変化に応じてシフトする。なお、駆動トランジスタT4のゲートとソースの間には、寄生容量Cpが存在するため、ゲート電位Vgは、このCpの影響を受ける。iv発光GL=Lレベル,ES=Hレベル次に、発光セットラインESをHレベルにすることによって、図6に示すように、駆動制御トランジスタT5がオンし、これによって駆動トランジスタT4からの駆動電流が有機EL素子ELに流れる。このときの駆動電流は、駆動トランジスタT4のゲート電圧によって決定される、駆動トランジスタT4のドレイン電流となるが、このドレイン電流は駆動トランジスタT4のしきい値電圧Vtpとは、関係ないものとなり、しきい値電圧の変動に伴う発光量の変動を抑えることができる。これについて図7に基づいて説明する。上述のように、iiリセット後は、図において、○で示したように、Vn=Vsigは、Vsigmax~Vsigminの間の値であり、VgはPVddから駆動トランジスタT4のしきい値電圧Vtpだけ減じた電圧Vg0となる。すなわち、Vg=Vg0=PVddVtpVtp<0、Vn=Vsigである。そして、iiiの電位固定に入ると、Vnは、VsigからPVddまで変化するので、その変化量ΔVgは、Cs、Cpの容量を考慮して、ΔVg=CsPVdd-Vsig/CsCpと表せる。よって、Vn,Vgは、図において●で示したように、Vn=PVdd,Vg=VtpΔVg=PVddVtpCsPVdd-Vsig/CsCpとなる。ここで、Vgs=Vg-PVddであるので、Vgs=VtpCsPVdd-Vsig/CsCpとなる。一方、ドレイン電流Iは、I=1/2βVgs-Vtp2と表され、上式を代入することによって、ドレイン電流Iは次のように表される。I=1/2β{VtpCsPVdd-Vsig/CsCp-Vtp}2=1/2β{CsPVdd-Vsig/CsCp}2=1/2βαVsig-PVdd2ここで、α={Cs/CsCp}2,βは駆動トランジスタT4増幅率であり、β=μεGw/Glであり、μはキャリアの移動度、εは誘電率、Gwはゲート幅、Glはゲート長である。このように、ドレイン電流Iの式には、Vtpは含まれず、Vsig-PVddの2乗に比例することになる。従って、駆動トランジスタT4のしきい値電圧のバラツキの影響を排除してデータ電圧Vsigに応じた発光を達成することができる。上述の説明では、1画素についての動作についてのみ説明した。実際には、表示パネルは、マトリクス状に画素が配置されており、これらのそれぞれについて対応する輝度信号に応じたデータ電圧Vsigを供給して各有機EL素子を発光させる。すなわち、図8に示すように、表示パネルには、水平スイッチ回路HSRと、垂直スイッチVSRが設けられており、これらの出力によってデータラインDL、ゲートラインGL、その他発光セットラインESなどの状態が制御される。特に、水平方向の各画素には、1つのゲートラインGLが対応づけられており、このゲートラインGLは垂直スイッチVSRよって、1つずつ順に活性化される。次に、1つのゲートラインGLが活性化される1水平期間に、水平スイッチHSRによってすべてのデータラインDLにデータ電圧が点順次で供給され、これが1水平ライン分の画素回路にデータが書き込まれる。そして、各画素回路において、1垂直期間後まで書き込まれたデータ電圧に応じた発光がされる。次に、1水平ライン内の各画素に対するデータの書き込み手順について、図9に基づいて説明する。まず、1水平期間の開始を示すイネーブル信号ENBのLレベルの後に、すべてのデータラインDLに点順次でデータ電圧Vsigを書き込む。すなわち、データラインDLには、容量などが接続されており、電圧信号をセットすることで、データラインDLにそのデータ電圧Vsigが保持される。そこで、各列の画素についてのデータ電圧Vsigを順次対応するデータラインDLにセットすることで、すべてのデータラインDLにデータ電圧Vsigをセットする。そして、このデータのセットが終了した段階で、HoutをHレベルとして、ゲートラインGLをHレベルとして活性化し、上述した1つの水平方向の各画素について動作を行い、各画素におけるデータ書き込み、発光が行われる。このようにして、通常のビデオ信号データ電圧Vsigを順次データラインDLに書き込み、これを画素回路にセットして、発光させることができる。次に、他の方式について、図10に基づいて説明する。この例では、イネーブルラインENBがLレベルの期間に、発光セットラインESをLレベルにし、イネーブルラインENBがHレベルに立ち上がるときにゲートラインGLをHレベル活性化とする。この状態で、データ電圧Vsigを順次データラインDLにセットする。そして、すべてのデータラインDLにデータ電圧Vsigをセットした場合には、発光セットラインESをHレベルとして、上述のディスチャージを行い、その後発光セットラインESをLレベルに戻す。ゲートラインGLは、イネーブルラインENBの立ち下がりに同期してLレベルに戻り、イネーブルラインENBがLレベルの時にイネーブルラインENBをHレベルに戻す。これによって、上述の例と同様の動作が行われる。次に、各種変形例について、説明する。i変形例1図11は、変形例1の構成を示している。この変形例1では、選択トランジスタT1、短絡トランジスタT3をpチャネルとし、電位制御トランジスタT2をnチャネルとしている。このような構成では、ゲートラインGLのHレベル,Lレベルを上述の実施形態と反対にすることで、実施形態同様の動作を可能としている。この変形例1におけるゲートラインGL、発光セットラインESの制御に応じた選択トランジスタT1、駆動制御トランジスタT5のオンオフは、図12に示した通りであり、これは上述の図2に示したものと同一である。ii変形例2図13は、変形例2の構成を示している。この変形例2では、実施形態の画素回路と比べ、電位制御トランジスタT2の制御用に専用の制御ラインCSを設けている。従って、電位制御トランジスタT2を制御ラインCSにより独立して制御することができる。そこで、図14に示したように、制御ラインCSによって、選択トランジスタT1がオンする前に、電位制御トランジスタT2をオフし、選択トランジスタT1がオフした後に、駆動制御トランジスタT5と一緒に電位制御トランジスタT2をオンすることができる。このような構成によれば、水平方向のラインが増えてしまうが、電位制御トランジスタT2を最も適切なタイミングでオンオフすることができる。すなわち、短絡トランジスタT3と、電位制御トランジスタT2の同時オンの期間を確実になくすことができ、正確なゲート電位固定ができ、補正精度を上昇することができる。なお、図15は、図13に対し電位制御トランジスタT2をnチャネルとした例、図16は選択トランジスタT1、短絡トランジスタT3をpチャネル、電位制御トランジスタT2をnチャネルとした例、図17は、選択トランジスタT1、短絡トランジスタT3、電位制御トランジスタT2をすべてpチャネルとした例を示している。iii変形例3図18は、他の変形例であり、選択トランジスタT1と、電位制御トランジスタT2とをゲートラインGLに接続し、専用のリセットラインRSTを設け、このリセットラインRSTに短絡トランジスタT3を接続している。この構成では、図19に示すように、リセットラインRSTによって、短絡トランジスタT3を、選択トランジスタT1のオフおよび駆動制御トランジスタT5のオンに先立って、オフすることができる。従って、変形例2と同様に、電位制御T2と、短絡トランジスタT3の同時オン期間をなくすことができる。このような構成にすることによって、ゲートラインGLの近くに配置するトランジスタは、選択トランジスタT1と、電位制御トランジスタT2の2つでよくなり、画素回路におけるトランジスタのレイアウトが容易になる。しかし、この場合には選択トランジスタT1と、短絡トランジスタT3のオフタイミングがずれることになり、このときにVgに影響をノイズが発生する可能性もある。iv変形例4図20は、さらに他の変形例である。この例では、選択トランジスタT1、電位制御トランジスタT2をゲートラインGLに接続し、短絡トランジスタT3、駆動制御トランジスタT5を発光セットラインESに接続している。この例では、図21に示すように、発光状態から、ゲートラインGLがHレベルとなり、電位制御トランジスタT2がオフ、選択トランジスタT1がオンになり、コンデンサCsの一端にデータ電圧Vsigが供給される。この際短絡トランジスタT3はオフ、駆動制御トランジスタT5はオンになっている。次に、発光セットラインESがLレベルとなり、短絡トランジスタT3がオン、駆動制御トランジスタT5がオフになる。直前まで、有機EL素子ELに電流が流れており、駆動トランジスタT4のドレインは比較的低い電圧になっており、短絡トランジスタT3がオンすることで、VgにPVddVtpの値にセットする、リセットが行われる。その後、発光セットラインESがHレベルとなり、短絡トランジスタT3がオフ、駆動制御トランジスタT5がオンになった段階で、ゲートラインGLがHレベルになり、電位の固定および発光が行われる。この変形例4によれば、ゲートラインGLの近くに選択トランジスタT1、電位制御トランジスタT2を配置し、発光セットラインESの近くに短絡トランジスタT3、駆動制御トランジスタT5を配置することで、配線の引き回しが非常に容易になる。従って、画素回路のレイアウトが容易になる。しかし、選択トランジスタT1と、短絡トランジスタT3のタイミングがずれるため、ノイズが乗りやすいというデメリットもある。さらに、他の構成例のようなディスチャージ工程を設けることができないため、駆動トランジスタT4のゲートについての電荷の放出が十分行えない場合も生じやすい。"