第1の酸化物半導体層と、前記第1の酸化物半導体層との間に第1の絶縁層を挟んで形成された第1の電極と、前記第1の電極の側面との間に第2の絶縁層を挟んで形成され、前記第1の酸化物半導体層と接する第2の酸化物半導体層と、前記第2の酸化物半導体層に接して設けられた第2の電極と、前記第1の酸化物半導体層に接して設けられた第3の電極を有し、前記第1の絶縁層と前記第3の電極との距離が、前記第2の絶縁層と前記第3の絶縁層との間の距離より大きいことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。空孔を有する平板状の第1の電極と、前記第1の電極の一面に対向して設けられた第1の酸化物半導体層と、前記第1の電極の空孔の側面に隣接して設けられ、前記第1の酸化物半導体層と前記第1の電極の空孔で接する第2の酸化物半導体層を有し、前記第1の電極と前記第1の酸化物半導体層との間、および前記第1の電極と前記第2の酸化物半導体層との間には絶縁層が設けられ、前記第1の酸化物半導体層は前記第2の酸化物半導体層より厚いことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。平板状の第1の酸化物半導体層と、前記第1の酸化物半導体層の一面に絶縁して設けられた第1の電極と、前記第1の電極の側面を覆い、絶縁して設けられた膜状の第2の酸化物半導体層と、前記第2の酸化物半導体層に接して設けられた第2の電極と、前記第1の酸化物半導体層の他の面に接して設けられた第3の電極とを有し、前記第1の酸化物半導体層と前記第2の酸化物半導体層は接し、前記第1の酸化物半導体層は前記第2の酸化物半導体層より厚いことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。前記第2の酸化物半導体層を覆って設けられた絶縁物と、前記絶縁物に形成された開口部を介して前記第2の酸化物半導体層と前記第2の電極が接する構成を有する請求項1乃至3のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記開口部が前記第1の電極と重なることを特徴とする請求項4に記載のパワー絶縁ゲート型電界効果トランジスタ。前記第1の酸化物半導体層は絶縁性基板、P型単結晶珪素基板あるいはN型単結晶珪素基板、導電性基板のいずれかに形成されていることを特徴とする請求項1乃至5のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記第1の電極は金属あるいは導電性酸化物、導電性窒化物のいずれかよりなることを特徴とする請求項1乃至6のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記第2の電極は金属あるいは導電性酸化物、導電性窒化物のいずれかよりなることを特徴とする請求項1乃至7のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記第2の酸化物半導体層が前記第1の酸化物半導体層と接する部分に重なって設けられた電極を有することを特徴とする請求項1乃至8のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。本発明の一態様は、このような酸化物半導体を用いて、パワーMISFETを提供せんとするものである。珪素半導体を用いたパワーMISFETは既に実用化されている。しかしながら、耐圧100Vであれば、オン抵抗は0.1Ω程度であるものの、1kV以上の耐圧が要求されるMISFETではオン抵抗は極めて高くなる。このような高耐圧用途には、絶縁ゲートバイポーラトランジスタが用いられているが、高周波特性の面で劣っている。ここで、従来のパワーMISFETについて説明する。図2Aは従来の単結晶珪素を用いたパワーMISFETの原理を説明するものである。このパワーMISFETは、P型の単結晶珪素基板201上にN型の不純物を拡散して形成したソース202、ドレイン205を有し、それぞれにソース電極206、ドレイン電極207が設けられる。また、基板上にはゲート電極204と層間絶縁物208が設けられる。ソース202とドレイン205の間で、かつ、ゲート電極の下の部分はチャネル形成領域となる。これらの構成要素は通常のMISFETと同じであるが、それらに加えて、このパワーMISFETでは、ドレイン205とチャネル形成領域の間にドリフト領域203が設けられている。この領域は、MISFETがオフとなった際に、MISFETのドレイン205とゲート電極204にかかる高電圧を吸収する目的で設けられる。すなわち、高電圧が印加された際には、ドリフト領域は空乏化して、絶縁体となり、その領域に珪素の耐圧以下の電界がかかることで、MISFETが破壊されることを防ぐ。珪素の絶縁破壊電界強度は0.3MV/cmなので、3kVの耐圧を保証するMISFETであれば、ドリフト領域の幅X1は100μm必要である。一方、MISFETがオンとなった場合には、この領域は導電性を示す必要があるため、N型の導電性を示すことが要求されるが、ドナーの濃度が高すぎると、十分に空乏化できなくなる。ドナー濃度は4×1013cm-3が適正となる。ところで、ドナー濃度が4×1013cm-3である単結晶珪素の抵抗率は100Ωcm以上となる。図2Aのように基板201の1つの面の浅い部分にドリフト領域203を形成すると、その抵抗が高くなるので、図2Bのように、基板211のほとんどの部分をドリフト領域213として、電流の流れる断面積を大きくすることにより、その抵抗を下げることがおこなわれている。一般に耐圧を10倍とするには、ドリフト領域の厚さを10倍にし、ドナー濃度を1/100とすることが求められる。ドナー濃度が1/100となるとドリフト領域の抵抗率は100倍となる。そのため、オン抵抗は1000倍となる。耐圧3kVを保証するには、ドリフト領域213の厚さX1は100μmあれば十分であるが、現実には、基板211の表面から厚さ100μmの部分のみをドーピングしてドリフト領域とすることは困難であるため、基板211の厚さのほとんど数百μmをドリフト領域213として使用する。ドリフト領域213は上述のように抵抗が高く、ドリフト領域213の抵抗は5Ωcm2電流の断面1cm2あたりの抵抗が5Ωという意味以上となる。オン状態のMISFETの抵抗はほとんどがドリフト領域のものである。しかも、このタイプのパワーMISFETは多くのドーピング工程が必要である。すなわち、極めて弱いN型単結晶珪素の基板211の裏面にN型不純物をドーピングして、ドレイン215を形成する。さらに、ゲート電極214を形成した後、表面より、P型不純物をドーピングしてP型領域219とN型不純物をドーピングしてソース212を、それぞれ形成する。ドリフト領域213は基板と同じ不純物濃度である。その後、ソース電極216、ドレイン電極217、層間絶縁物218が設けられる。珪素の場合は100μm以上のドリフト領域が必要であったが、バンドギャップが3電子ボルト以上の酸化物半導体においては絶縁破壊電界強度が3MV/cm以上であるため、ドリフト領域に相当する部分の幅は10μmでよい。一方、珪素半導体ではドリフト領域に微量のドナーを拡散させてオンの際の導電性を制御できるが、通常の酸化物半導体ではそのような技術は確立されていない。特に、10μm以上もの厚みを有する酸化物半導体にドナーを均質に分散させる技術は十分に研究されていない。加えて、珪素半導体のように均質なドナー濃度を有するウェハー状基板に酸化物半導体を加工する技術も知られていない。酸化物半導体では水素がドナーとなることは知られている。また、酸素欠損がドナーの要因となることも知られている。しかしながら、本発明者の知見では、水素が酸化物半導体中に存在すると信頼性に大きな問題を生じる。一方、酸素欠損やその他のドナー不純物も含めて、その濃度を精密に制御できるような技術は未だ知られていない。また、図2の例では、半導体基板中にN型領域とP型領域を形成することがおこなわれるが、一般に酸化物半導体では、N型領域のみ、あるいはP型領域のみは形成できても、双方を形成することは困難である。したがって、珪素半導体の技術をそのまま酸化物半導体に適用することは非常に難しいといわざるを得ない。その点に関して、本発明者は酸化物半導体のMISFETの動作を究明した結果、以下に示す構造のMISFETで目的とする耐圧を得られること、およびオンの際に十分な電流が流れることを見出した。また、酸化物半導体はさまざまな基板上に形成できることから放熱性に優れたパワーMISFETを形成できることを見出した。本発明の一態様は、バンドギャップが3電子ボルト以上である酸化物半導体の耐圧に着目し、これを用いることで、例えば、耐圧3kVでもオン抵抗が5Ωcm2未満、好ましくは1Ωcm2以下という高効率のパワーMISFETを提供するものである。もちろん、これらの具体的な数値は本発明を限定するものではない。また、本発明の一態様は、新規の半導体装置を提供することを課題とする。また、本発明の一態様は、半導体装置の新規な製造方法を提供することを課題とする。また、本発明の一態様は、半導体装置の新規な駆動方法を提供することを課題とする。本発明の態様の一は、第1の酸化物半導体層と、第1の酸化物半導体層との間に第1の絶縁層を挟んで形成された第1の電極と、第1の電極の側面との間に第2の絶縁層を挟んで形成され、第1の酸化物半導体層と接する第2の酸化物半導体層と、第2の酸化物半導体層に接して設けられた第2の電極と、第1の酸化物半導体層に接して設けられた第3の電極を有し、第1の絶縁層と第3の電極との距離が、第2の絶縁層と第3の絶縁層との間の距離より大きいパワーMISFETである。本発明の態様の一は、空孔を有する平板状の第1の電極と、第1の電極の一面に対向して設けられた第1の酸化物半導体層と、第1の電極の空孔の側面に隣接して設けられ、第1の酸化物半導体層と第1の電極の空孔で接する第2の酸化物半導体層を有し、第1の電極と第1の酸化物半導体層との間、および第1の電極と第2の酸化物半導体層との間には絶縁層が設けられ、第1の酸化物半導体層は第2の酸化物半導体層より厚いパワーMISFETである。本発明の態様の一は、平板状の第1の酸化物半導体層と、第1の酸化物半導体層の一面に絶縁して設けられた第1の電極と、第1の電極の側面を覆い、絶縁して設けられた膜状の第2の酸化物半導体層と、第2の酸化物半導体層に接して設けられた第2の電極と、第1の酸化物半導体層の他の面に接して設けられた第3の電極とを有し、第1の酸化物半導体層と第2の酸化物半導体層は接し、第1の酸化物半導体層は第2の酸化物半導体層より厚いパワーMISFETである。上記において、第2の酸化物半導体層を覆って絶縁物が設けられ、絶縁物に形成された開口部を介して第2の酸化物半導体層と第2の電極が接する構成としてもよい。その際、開口部は第1の電極と重なるように設けられてもよい。なお、上記において、第1の酸化物半導体層は絶縁体、P型単結晶珪素あるいはN型単結晶珪素、導電体のいずれかを基板として、その上に形成されてもよい。また、第1の電極乃至第3の電極は金属あるいは導電性酸化物、導電性窒化物よりなるものを用いてもよい。このようなパワーMISFETの第2の電極と第3の電極の間に500V以上の電源と負荷を直列に接続し、第1の電極に制御用の信号を入力して使用する。すなわち、第1の電極がゲート電極、第2の電極がソース電極、第3の電極がドレイン電極として機能する。また、第1の酸化物半導体層中のドナーあるいはアクセプタに由来するキャリア濃度は1×1012cm-3以下、好ましくは1×1011cm-3以下としてもよい。本明細書ではキャリア濃度が1×1012cm-3以下の半導体をI型半導体ともいう。なお、酸化物半導体は導体に接すると、後述のように、導体からキャリアが注入されたり、導体にキャリアが吸収されたりして、ドナーあるいはアクセプタに由来するキャリア濃度を知ることは困難である。したがって、現実的にはMISFET内の酸化物半導体層のドナーあるいはアクセプタに由来するキャリア濃度を知ることは困難である。その場合には、MISFETに使用されている酸化物半導体層と同じ方法で作製された酸化物半導体層の、導体から10μm以上、好ましくは100μm以上離れた点で測定することで、1×1012cm-3以下であるか否かを知ることができる。上記に関連して、酸化物半導体層は、酸素欠損濃度や水素濃度が小さい方が好ましい。酸素欠損や水素の混入はキャリアの源泉となるためである。また、水素を含有すると、MISFETの動作を不安定にする。水素濃度は1×1018cm-3以下とすることが好ましい。また、第2の電極あるいは第3の電極の仕事関数は、第2の酸化物半導体層あるいは第1の酸化物半導体層の電子親和力と0.3電子ボルトの和すなわち、電子親和力0.3電子ボルトよりも小さいことが好ましい。あるいは、第2の電極あるいは第3の電極と第2の酸化物半導体層あるいは第1の酸化物半導体層の接合はオーミック接合であることが好ましい。また、第3の電極の仕事関数は第2の電極の仕事関数よりも大きいことが好ましい。さらには、第1の電極の仕事関数が、第2の電極あるいは第3の電極の仕事関数より0.3電子ボルト以上大きいとよい。あるいは、第1の電極の仕事関数は、第1の酸化物半導体層あるいは第2の酸化物半導体層の電子親和力と0.6電子ボルトの和すなわち、電子親和力0.6電子ボルトよりも大きいことが好ましい。なお、例えば、半導体層に厚さが数nm以下の極めて薄い第1の導体層と、それに重なる、ある程度の厚みのある第2の導体層が積層している場合は、第1の導体層の仕事関数の影響がかなり低下する。それは、ゲート電極のように間に絶縁層を有する電極においても同様である。したがって、本発明を適用するに当たっては、界面から5nm離れた部分での各種材料の仕事関数が、本発明で好ましいとする条件を満たすように設計してもよい。後述の説明から明らかなように、本発明の一態様のパワーMISFETは十分な耐圧と低いオン抵抗を有する。特に本発明のパワーMISFETは、公知の珪素半導体のパワーMISFETと異なり、ドーピングによりN型領域やP型領域を形成する必要がない。そのことにより製造工程を短縮することができる。本発明の一態様は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度が、1cm2/Vs以上であるのに対し、他方の移動度が0.01cm2/Vs以下であるとか、他方がキャリアとして存在しないとか、あるいは、一方の有効質量が他方の100倍以上であるとか、という場合においても、本発明の一態様においては、十分に機能するパワーMISFETが得られる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することがある。実施の形態1図1AにパワーMISFETの例を示す。このパワーMISFETは、基板101上に設けられた層状のドレイン電極102と、酸化物半導体よりなる厚さX1の平板状のI型の半導体層103と、高さX2、幅X3、テーパー角αのゲート電極105と、ゲート電極105を覆って形成された、酸化物半導体よりなる膜状のI型の半導体層109とを有する。また、ゲート電極105と半導体層103の間、ゲート電極105と半導体層109の間には絶縁層104が設けられており、絶縁層104はゲート絶縁膜として機能する。さらに、半導体層109を覆って層間絶縁物111が設けられ、層間絶縁物111に設けられた開口部を介して、ソース電極112が半導体層109と接する。図1Bに、この半導体装置の回路を示す。ここで、半導体層103の厚さX1はこのパワーMISFETの耐圧を決定する上で重要な要素であり、例えば、半導体層103に用いる酸化物半導体を後述するIn-Ga-Zn系酸化物とし、耐圧を3kVとするのであれば10μmとするとよい。また、このMISFETでは半導体層109にチャネルが形成される。このMISFETのチャネル長は、主としてゲート電極105の上面および側面の長さで決定される。チャネル長が半導体層109の厚さに比べて十分に長くないと、短チャネル効果により、オフの際のリーク電流が十分に小さくならない。一方でチャネル長が長いと、オン電流が減少する。一般に、PN接合を用いないFETでは、チャネル長に比較してチャネル部分の半導体層の厚さが大きくなると、オフの際のリーク電流が大きくなる。この効果は半導体層の厚さだけではなくゲート絶縁膜の実効的な厚さゲート絶縁膜の物理的な厚さ×半導体層の比誘電率/ゲート絶縁膜の比誘電率とも関連する。チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和がチャネル長の1/2以上であるとしきい値が低下し、また、サブスレショールド特性も悪化する。すなわち、オフの際のソース電極とドレイン電極の間の電流が増加する。図1に示すMISFETがそのような状態にあると、オフの際に絶縁層104に高い電圧がかかって、パワーMISFETが破壊されてしまう。詳細については省略するが、チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和は、チャネル長の1/3以下、好ましくは1/5以下とするとよい。このように半導体層109の厚さは半導体層103の厚さに比べると極めて小さく、通常は、半導体層103の厚さは半導体層109の厚さの100倍以上となる。また、テーパー角αが大きい垂直に近くなるとゲート電極105の側面に半導体層109を形成することが困難となるが、逆に、テーパー角αが小さい水平に近くなるとMISFETを形成するのに多くの面積が必要である。したがって、半導体層109の厚さおよびゲート電極105の厚さX2、テーパー角αには好ましい値がある。一般に半導体層109とゲート電極105にかかる最大の電圧は、50V未満であるので、それに耐えられる程度に設計するとよい。例えば、半導体層の厚さを5nm以上30nm以下、ゲート電極105の高さX2を0.5μm以上10μm以下、テーパー角αを30°以上90°以下とするとよい。特に、製造工程とMISFETの形成面積を考慮すると、テーパー角αを40°以上70°以下とするとよい。例えば、ゲート電極105にかかる電圧が30Vであるとすると、絶縁層104の厚さは、酸化珪素を用いた場合に100nm以上が必要である。この際、半導体層109の厚さを30nmとすると、十分なオフ特性を得るには、チャネル長は2μm以上であることが好ましい。ゲート電極105の側面の長さを2μmとするには、テーパー角αを60°とすると、ゲート電極105の高さX2を約1.73μmとすればよい。このような構造のパワーMISFETの動作について説明する。パワーMISFETは、図4Aに示すようにソース電極112は接地し、ドレイン電極102には負荷113と高電圧電源を直列に接続する。ドレイン電極102には正の電圧がかかるように接続する。また、ゲート電極105にはMISFETをオンオフさせるための信号が与えられる。なお、負荷は単なる抵抗に限られず、インダクター、トランス、トランジスタパワーMISFETを含む等でもよい。酸化物半導体、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、P型の導電性を示すものはほとんど報告されていない。そのため、珪素のFETのようなPN接合を用いたものは報告されておらず、特許文献1および特許文献2にあるように、N型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインを形成していた。さらにドナーを減らして、それに由来するキャリア濃度を低減させたI型の酸化物半導体では、信頼性も高く、かつ、オンオフ比が大きく、また、サブスレショールド値が小さなMISFETが得られる特許文献3参照。そして、このようなドナー濃度の低い酸化物半導体を用いたMISFETの動作について以下のように考察される。導体半導体接合によって、ソース、ドレインを形成したMISFETでは、用いる半導体のキャリア濃度が高いと、オフ状態でもソースとドレインの間に電流オフ電流が流れてしまう。そこで、半導体中のキャリア濃度を低減させて、I型とすることにより、オフ電流を低減できる。一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力あるいはフェルミ準位の関係によって、オーミック接合になったり、ショットキーバリヤ接合になったりする。例えば、電子親和力が4.3電子ボルトの半導体に、仕事関数3.9電子ボルトの導体を接触させ、理想的なすなわち、接合界面での化学反応やキャリアのトラップのない状態導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流入する。その場合、導体と半導体の接合界面に近いほど電子の濃度が高く、電子濃度は、大雑把な計算では、導体半導体接合界面から数nmでは1×1020cm-3、数十nmでは1×1018cm-3、数百nmでは1×1016cm-3、数μmでも1×1014cm-3である。すなわち、半導体自体がI型であっても、導体との接触によって、電子濃度の高い領域ができてしまう。このような電子の多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。一方、例えば、電子親和力が4.3電子ボルトの半導体に、仕事関数4.9電子ボルトの導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もともとの半導体の電子濃度が1×1018cm-3であれば、数十nm程度である。そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をショットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整流作用が観測される。同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体の影響は小さくなる。ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるように導体材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるMISFETの特性が安定し、良品率が高くなる。また、ゲート電極の材料としては、半導体の電子を排除する作用を有する材料が選択される。例えば、ニッケルや白金等である。あるいは、酸化モリブデン等の導電性酸化物でもよい。導電性酸化物のいくつかは仕事関数が5電子ボルト以上である。このような材料は導電性に劣ることがあるので、導電性のよい材料との積層によって使用するとよい。また、窒化インジウム、窒化亜鉛等の導電性窒化物もやはり仕事関数が5電子ボルト以上であるので好ましい。上述のように、導体との接触によって電子が半導体層に侵入することが示されたが、例えば、図1AのパワーMISFETのようにドリフト領域に相当する半導体層103の厚さX1が10μmであれば、ソース電極112とドレイン電極102に電位差が無い場合には、半導体層103の平均の電子濃度は2×1013cm-3程度と見積もられる。この値は図2Aに示す耐圧3kVの従来のパワーMISFETのドリフト領域203あるいは図2Bに示すドリフト領域213のドナー濃度と同じレベルである。図4Bにオフ状態のパワーMISFETの電子状態を模式的に示す。オフ状態の場合には、オーミック接触しているソース電極112からは半導体層109に電子が流入しようとするが、仕事関数の高いゲート電極1050Vに保持されているにより押し込められる。図4Bに示すようにソース電極112近傍にのみ電子濃度の高い領域121が形成されるが、それ以外の領域には拡散しない。このため、電子濃度の高い領域121以外の領域は極めて抵抗の高い状態となる。ソース電極112から半導体層103へ電子が供給されないので、半導体層103は容易に空乏化し、ドレイン電極102とゲート電極105にかかる電圧はこの空乏化した半導体層103で吸収することとなる。半導体層103はその電圧に耐えられる厚さで設計されているので、MISFETが破壊されることはない。空乏化した半導体層103は極めて高い抵抗を呈し、負荷113にはほとんど電流が流れない。図4Bでは、ゲート電極105の電圧を0Vとしたが、よりオフ特性を高めるために適切な負の電位としてもよい。図4Cにはオン状態のパワーMISFETの電子状態を模式的に示す。ゲート電極105は正の電圧に保たれるので、その周囲の半導体層109および半導体層103には極めて電子濃度の高い領域122と比較的電子濃度の高い領域123が形成される。この結果、半導体層109にはチャネルが形成され、ソース電極112からの電子が半導体層103に到達することができる。ここで、注目すべきは、半導体層103においても、極めて電子濃度の高い領域122と比較的電子濃度の高い領域123が形成されることである。これはゲート電極105が正の電圧に保持されていることによるものである。半導体層103の平均の電子濃度は、ゲート電極105の電圧に依存するが、ゲート電極105の電圧が10Vであれば2×1014cm-3程度となる。上記のように、ゲート電極105の寄与を無視した状態で、ドレイン電極102の電圧が0Vであれば、半導体層103の平均の電子濃度は2×1013cm-3程度であるが、その場合と比較すると明らかに半導体層103の抵抗が低下する。なお、同様な効果は図2Bに示す従来のパワーMISFETでも起こるのであるが、この場合には、ドリフト領域213の厚さX1は100μm以上が必要とされるので、ゲート電極214によって、ドリフト領域213に誘起される平均の電子濃度は最大でも2×1012cm-3程度であり、ドリフト領域213のドナーによる電子濃度4×1013cm-3程度よりもはるかに小さく、効果はほとんど観測されない。なお、ドレイン電極102の材料として仕事関数のより低い材料を用いると、ドレイン電極102から半導体層103により多くの電子を供給できるため、半導体層103の抵抗を低減する上で好ましい。ドレイン電極102から半導体層103に供給される電子は、ドレイン電極102の電圧が数ボルトより高くなると、ドレイン電極102に吸収されるので、オフ状態において、半導体層103が空乏化する障害とはならない。仕事関数の低い材料として、十分に電子濃度の高いN型の窒化ガリウムあるいはN型の酸化ガリウムを用いてもよい。これらは仕事関数が3.5電子ボルト程度であり、導電性を有する。また、これらを構成するガリウムは酸化物半導体でも使用されるものであり、特に半導体層103がガリウムを有する酸化物で作製される場合には、界面での不連続性を避けることができ、製品の歩留まりや特性のばらつきを抑制できる。一方、ソース電極112に関しては、特にオフ状態において、その近傍の電子濃度が高いことは、耐圧を低下させる要因となる。したがって、ソース電極112の材料としては、ドレイン電極102の材料よりも仕事関数の大きなものを用いることが好ましい。もし、ゲート電極105の仕事関数が十分に大きくない場合には、ソース電極112近傍の電子濃度の高い領域121がドレイン電極102側へ拡大し、多少なりとも電子がソース電極112からドレイン電極102に流れる。その場合には、絶縁層104に高電圧がかかって、素子が破壊されてしまうおそれがある。そのため、ゲート電極105の仕事関数の値は重要である。なお、従来の珪素半導体を用いたパワーMISFETでは、ソース202あるいはソース212とチャネル形成領域との間の逆方向のPN接合により同様な作用を得ている。酸化物半導体ではPN接合を用いることができないので、ゲート電極105として仕事関数の大きな材料を用いるとよい。または、オフの状態では、ゲート電極105をソース電極112よりも1ボルト以上電位の低い状態とすることが好ましい。以上の考察から明らかなように、図1Aに示すMISFETの耐圧は十分である。加えて、ドリフト領域に相当する部分の厚さが珪素半導体の場合の1/10であることによりオン抵抗を低減できる。図1AのMISFETは、1つのゲート電極105が示されているが、半導体層103上に同様なゲート電極を複数形成するとよい。例えば、空孔が複数設けられた平板状の導電体をゲート電極105として用いてもよい。図3A乃至図3Cには、その例を示す。図3Aは、平板状の導電体に正方形の空孔を設けたものをゲート電極105とするものである。このゲート電極は半導体層103上に形成され、その上には、半導体層109が空孔を埋めるように形成される。空孔では半導体層109と半導体層103が接するようにする。ゲート電極105と重なる位置にソース電極112が半導体層109と接する場所を設けるとよい。断面は図1Aに示すものと同様なものとなる。試算では、図1AのタイプのMISFETでゲート電極105の高さX2を1.73μm、テーパー角αを60°つまりチャネル長2μm、ゲート電極105に形成する空孔の底面の一辺の長さX4を2μm、空孔の間隔つまりゲート電極105の幅X3を2μmとすると、1cm角に形成される空孔の数は625万である。この空孔の外周がチャネル幅であるので、空孔1つあたりチャネル幅は8μmであり、1cm角に形成されるパワーMISFETのチャネル幅はその625万倍の50mとなる。チャネル長が2μm、チャネル幅が1μm、ゲート絶縁物が厚さ100nmの酸化珪素、半導体層の移動度が10cm2/VsであるMISFETのゲート電極の電圧を10Vとしたときのオン抵抗は2MΩ以下であると計算される。上記の多数の空孔に形成されるMISFETはチャネル幅が50mであるのでオン抵抗は40mΩ以下となる。なお、パワーMISFETにおいては、ドリフト領域に相当する半導体層103の抵抗を考慮しなければならない。オン状態での1cm角の半導体層103の抵抗は、半導体層103の移動度を10cm2/Vsとするとき、3Ω程度であり上記の抵抗に比較すると十分に大きく、パワーMISFETの抵抗のほとんどが、半導体層103によるものであることがわかる。もちろん、移動度が増加すると半導体層103の抵抗は低減できる。ゲート電極105に設ける空孔の形状は、正方形に限られず、図3Bに示すように円形であっても、図3Cに示すように矩形であってもよい。その他の形状であってもよい。空孔の占める比率が小さくなると、ゲート電極105の抵抗は低下するが、ゲート電極105とドレイン電極102との間の容量図1BにおいてC2で示されるが増加する。また、空孔の外周が大きいほどチャネル幅が増加するが、上記のように半導体層103の抵抗が支配的である場合には、チャネル幅を増大させることによるメリットは少ない。なお、図1Bに示されるように、このパワーMISFETでは、ソース電極112とゲート電極105の間に容量C1が生じる。容量C1が小さいほど、パワーMISFETはより高速で動作できる。容量C1は主として、ソース電極112が半導体層109と接する部分とゲート電極105との間で形成されるので、この部分の面積あるいは、接触する部分の個数を減らすと、容量C1を低減できる。一方、ソース電極112が半導体層109と接する部分の面積を減らすと、この部分の接触抵抗が増大するので、ソース電極の直列抵抗が増大するという別の問題もあるので、ソース電極112が半導体層109と接する部分の面積や個数はこれらの要因を勘案して決定するとよい。なお、基板101は絶縁体でも半導体でも導電体でもよいが、熱伝導率の高い材料であることが好ましい。また、基板101を導電体で構成する場合には、ドレイン電極102に相当する部材を基板101で代用することもできる。酸化物半導体の形成に要する温度は600°C以下であるため、さまざまな材料を基板101として用いることができる。そのため、放熱性に優れたパワーMISFETを得ることができる。パワーMISFETが過剰に発熱しないことは安定した特性を得るために必要なことである。一般にMISFETは高い温度で使用されるとオフ電流が増加する。パワーMISFETにおいては、オフ電流が増加すると、回路の破壊につながるため、過剰な発熱は極力避けるべきことである。従来のパワーMISFETでは、基板に相当な厚みのシリコンを用いるため放熱は制約されており、上記のように熱伝導性のよい基板と適切な厚さの半導体層とを近接させることにより効率的に放熱を図ることは、従来のパワーMISFETでは技術的に困難であった。例えば、基板101に熱伝導率の高い銅を用い、ドレイン電極を厚さ100nm乃至1μmの窒化チタンで構成してもよい。なお、放熱性を高める観点からは、ソース電極112に重ねて、熱伝導率の高い絶縁体あるいは導電体を用いてもよい。例えば、ソース電極112に重ねて、厚さ1μm乃至10μmの銅の層を形成してもよい。なお、以上の考察では、半導体層103、半導体層109をI型の半導体であるとして、説明した。十分なオフ抵抗を得るため、パワーMISFETの半導体層109特にチャネルが形成される部分はI型であることが好ましいが、ドリフト領域に相当する半導体層109では、必ずしもI型である必要はなく、必要とされる耐圧に応じて決定されるキャリア濃度の上限以下のドナーあるいはアクセプタに由来するキャリアを含んでいてもよい。また、このキャリアは意図せずしてして導入されたものであってもよい。例えば、図1AのパワーMISFETの耐圧を3kVとするときには半導体層103の厚さを10μmとすることが求められるが、この厚さの半導体層103がオフ状態において空乏化するにはドナーに由来するキャリアの濃度は1×1015cm-3以下であるとよい。実施の形態2で説明するように、半導体層103と半導体層109は異なる工程で作製できるため、半導体層109をI型、半導体層103を弱いN型とすることも可能である。なお、従来のパワーMISFETとは異なり、図1AのパワーMISFETは、オン状態での導電をドナーに由来するキャリアでおこなう必要はないので、厳密な濃度制御は不要であり、半導体層103の内部でのドナー濃度の濃淡ばらつきがあってもよい。また、半導体層103と半導体層109は異なる工程で作製できるため、半導体層103と半導体層109とで、結晶性を異なるものとしてもよい。例えば、半導体層103を比較的結晶化度の高い状態のものを用い、半導体層109を比較的結晶化度の低い状態のものを用いることも可能である。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。さらに、十分な絶縁破壊電界強度を有することが好ましく、絶縁破壊電界強度が2.5MV/cm以上であることが求められる。そのために、バンドギャップが3電子ボルト以上であることが好ましい。また、電子親和力が4電子ボルト以上5電子ボルト未満であることが好ましい。電子親和力が4電子ボルト未満であると、ドレイン電極102やソース電極112とのオーミック接合を形成するための材料が限定される。また、電子親和力が5電子ボルト以上であると、十分なオフ特性を得るためのゲート電極の材料が限定される。また、パワーMISFETの電気特性のばらつきを減らすためのスタビライザーとして、ガリウムGa、スズSn、ハフニウムHf、アルミニウムAlのいずれか1つ以上を有することが好ましい。これらの材料を適宜配合することにより、バンドギャップを適切な値とできる。また、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種もスタビライザーとして利用できる。酸化物半導体として、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2、を満たすことをいい、rは0.05である。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。実施の形態2本実施の形態では、本発明の一態様のパワーMISFETの作製方法について図5A乃至図5C、図6A乃至図6Cを用いて説明する。なお、本実施の形態は、酸化物半導体を用いたトランジスタの作製方法と共通する技術を用いるので、必要に応じて、特許文献1乃至特許文献3を参照すればよい。まず、図5Aに示すように、熱伝導性が高い基板301上に、第1の導電層302、第1の酸化物半導体層303、第1の絶縁層304、第2の導電層305を形成する。基板301の熱伝導率は200W/m/K以上であることが好ましく、金、銀、銅、アルミニウム等の金属材料が好ましい。特に、銅は約400W/m/Kと、珪素約170W/m/Kよりもはるかに熱伝導性がよい上、安価であるので、用いるのに適している。第1の導電層302は、ドレイン電極となるので、仕事関数の小さな材料が好ましく、例えば、マグネシウムを含有するアルミニウム、チタン、窒化チタン、N型の酸化ガリウム等を用いるとよい。また、その厚さは100nm乃至10μmとすればよい。第2の導電層305は、ゲート電極となるので、仕事関数の大きな材料が好ましく、タングステン、パラジウム、オスミウムや白金等の金属、酸化モリブデン等の導電性酸化物、窒化インジウム、窒化亜鉛等の導電性窒化物を用いるとよい。また、その厚さは、作製されるパワーMISFETのチャネル長を決定する要素となる。詳細は実施の形態1を参照すればよい。第1の酸化物半導体層303は、実施の形態1で列挙した酸化物から選択した材料で形成するとよい。なお、実施の形態1で指摘したように、第1の酸化物半導体層303の厚さは作製するパワーMISFETの耐圧を決定する要素であるので、それに応じた厚さとする。第1の絶縁層304は、第1の酸化物半導体層303と第2の導電層305とを絶縁するために形成される。酸化珪素、窒化珪素、酸化アルミニウム等の各種絶縁材料を用いることができる。また、厚さは、第2の導電層305によって形成されるゲート電極に印加される電圧に耐えることが求められる。一般的には10nm乃至1μmとするとよいが、第1の絶縁層304が厚すぎると、実施の形態1で説明したように、ドリフト領域に相当する部分に誘起される電子の濃度が低下する。次に、図5Bに示すように、第2の導電層305と第1の絶縁層304をエッチングして、第2の導電層305に空孔306a、空孔306bを形成する。この際、第1の酸化物半導体層303も一部、エッチングされることがある。エッチングの結果、ゲート電極305a、ゲート電極305b、ゲート電極305c、第1のゲート絶縁膜304a、第1のゲート絶縁膜304b、第1のゲート絶縁膜304cが形成される。なお、ゲート電極305a、ゲート電極305b、ゲート電極305cはこれらすべてが一体となっていてもよいし、このうちの2つが一体となっていてもよいし、全て独立していてもよい。同様に、第1のゲート絶縁膜304a、第1のゲート絶縁膜304b、第1のゲート絶縁膜304cもこれらすべてが一体となっていてもよいし、このうちの2つが一体となっていてもよいし、全て独立していてもよい。次に図5Cに示すように、第2の絶縁層307を形成する。第2の絶縁層307は、その後に形成される第2の酸化物半導体層309とゲート電極305a、ゲート電極305b、ゲート電極305cとを絶縁するために形成される。酸化珪素、窒化珪素、酸化アルミニウム等の各種絶縁材料を用いることができる。また、第2の絶縁層307の厚さは、ゲート電極305a、ゲート電極305b、ゲート電極305cに印加される電圧に耐えることが求められる。一般的には10nm乃至1μmとするとよいが、第2の絶縁層307が厚すぎると、形成されるパワーMISFETのオン抵抗が増加し、また、短チャネル効果のため、十分なオフ特性が得られなくなる。詳細は実施の形態1を参照すればよい。次に図6Aに示すように、第2の絶縁層307をエッチングし、第1の酸化物半導体層303に通じるコンタクトホール308a、コンタクトホール308bを形成する。この際、第1の酸化物半導体層303も一部、エッチングされることがある。エッチングの結果、第2のゲート絶縁膜307a、第2のゲート絶縁膜307b、第2のゲート絶縁膜307cが形成される。さらに、図6Bに示すように、第2の酸化物半導体層309、第3の絶縁層310、第4の絶縁層311を形成する。第2の酸化物半導体層309は、実施の形態1で列挙した酸化物から選択した材料で形成するとよい。なお、実施の形態1で指摘したように、第2の酸化物半導体層309の厚さは作製するパワーMISFETのオフ特性を決定する要素であるので、それに応じた厚さとする。また、第3の絶縁層310はエッチングストッパーとして機能するので、第4の絶縁層311をエッチングする条件では、第4の絶縁層311よりもエッチングレートが小さいエッチングされにくいことが求められる。また、第3の絶縁層310をエッチングする条件では、第2の酸化物半導体層309のエッチングレートが、第3の絶縁層310のエッチングレートよりも小さいことが好ましい。第3の絶縁層310は、第2の絶縁層307に用いる材料を用いて形成できる。また、その厚さは第2の酸化物半導体層309の厚さの0.5倍乃至2倍とするとよい。第4の絶縁層311は、第3の絶縁層とは異なる無機絶縁性材料あるいは有機絶縁性材料を用いて形成するとよい。また、その表面は平坦であることが好ましい。第4の絶縁層311は層間絶縁層として機能し、厚いほど、実施の形態1で指摘した容量C1を小さくできる。次に図6Cに示すように、第4の絶縁層311および第3の絶縁層310をエッチングし、第2の酸化物半導体層309に通じるコンタクトホールを形成する。コンタクトホールを形成する際に、第3の絶縁層310をエッチングストッパーとして使用すると、第2の酸化物半導体層を過剰にエッチングすることを防止できる。さらに、第3の導電層312を形成する。第3の導電層312は、形成されたコンタクトホールを介して、第2の酸化物半導体層309と接する。第3の導電層312は、ソース電極となるので、仕事関数の小さな材料が好ましく、例えば、マグネシウムを含有するアルミニウム、チタン、窒化チタン等を用いるとよい。また、その厚さは100nm乃至10μmとすればよい。このようにして、パワーMISFETが作製される。実施の形態3本実施の形態では、本発明の一態様のパワーMISFETの作製方法について図7A乃至図7Cを用いて説明する。なお、本実施の形態は、酸化物半導体を用いたトランジスタの作製方法と共通する技術を用いるので、必要に応じて、特許文献1乃至特許文献3を参照すればよい。また、実施の形態2を参照してもよい。<図7A>実施の形態2と同様に、熱伝導性が高い基板401上に、導電層402、第1の酸化物半導体層403、第1のゲート絶縁膜404a、第1のゲート絶縁膜404b、第1のゲート絶縁膜404c、ゲート電極405a、ゲート電極405b、ゲート電極405c、絶縁層407を形成する。<図7B>実施の形態2と同様に、絶縁層407をエッチングし、第1の酸化物半導体層403に通じるコンタクトホールを形成し、第2のゲート絶縁膜407a、第2のゲート絶縁膜407b、第2のゲート絶縁膜407cを形成する。さらに、第2の酸化物半導体層409、絶縁層410を形成する。絶縁層410はエッチングストッパーとして機能するもので、ゲート絶縁膜として使用できるものを用いることが好ましい。次に、導電性材料で、絶縁層410上にバックゲート電極414a、バックゲート電極414bを形成する。図7Bに示すように、バックゲート電極414a、バックゲート電極414bは、第2の酸化物半導体層409が第1の酸化物半導体層403と接する部分を覆うように形成する。バックゲート電極414a、バックゲート電極414bはゲート電極405a、ゲート電極405b、ゲート電極405cと同期して動作するようにするとよい。また、材料はゲート電極405a、ゲート電極405b、ゲート電極405cに用いるものと同様な材料を用いてもよいし、異なる物性の材料を用いてもよい。また、ゲート電極405a、ゲート電極405b、ゲート電極405cとは異なる材料で形成してもよい。<図7C>絶縁層411を形成し、絶縁層411および絶縁層410をエッチングし、第2の酸化物半導体層409に通じるコンタクトホールを形成する。さらに、導電層412を形成する。導電層412は、形成されたコンタクトホールを介して、第2の酸化物半導体層409と接する。本実施の形態では、第2の酸化物半導体層409が第1の酸化物半導体層403と接する部分を覆うようにバックゲート電極414a、バックゲート電極414bを設けた。この部分は、ゲート電極405a、ゲート電極405b、ゲート電極405cから離れた部分であるので、ゲート電極405a、ゲート電極405b、ゲート電極405cだけではチャネルが十分に形成されず、抵抗が高まる。バックゲート電極414a、バックゲート電極414bをこのような位置に設けることにより、オンのときに十分なチャネルを形成でき、抵抗を低減できる。