"N個N≧2の機能ブロックを含む半導体集積回路の前記機能ブロックを単独で動作させて、IRドロップ解析を行うIRドロップ解析部と、ここで、前記機能ブロックは、入力信号と出力信号が独立し、外部入力信号又は内部制御回路により単独で動作可能な回路であり、前記半導体集積回路が占める面積を格子状の小領域に分割し、ここで、前記小領域の前記半導体集積回路上の位置は、番地X,Yで表現され、各々の前記機能ブロックに対する前記IRドロップ解析の結果に対して、前記小領域単位に量子化したIRドロップ量Zを算出して、マッピング値X,Y,Zを作成するマッピング値作成部と、前記機能ブロックを、n個n≦N動作させた場合の前記マッピング値X,Y,Zを、同一の前記番地X,Yの前記量子化したIRドロップ量Zを加算することによって算出し、n個同時動作させた場合の各前記番地X,Yの前記量子化したIRドロップ量Zが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするグルーピング部とを備える半導体集積回路テスト設計支援装置。前記マッピング値作成部は、前記機能ブロックが、前記半導体集積回路上で占める面積が、最小の前記機能ブロックの面積に基づいて、前記小領域の大きさを決定する請求項1に記載の半導体集積回路テスト設計支援装置。前記マッピング値作成部は、前記量子化したIRドロップ量Zを、前記番地X,Yが示す前記小領域の中で、前記IRドロップ量が最大である前記IRドロップ量で算出する請求項1又は2に記載の半導体集積回路テスト設計支援装置。前記マッピング値作成部は、前記量子化したIRドロップ量Zを、前記番地X,Yが示す前記小領域の中で、前記IRドロップ量が最大である前記IRドロップ量÷外部供給電源の電圧値-前記番地X,Yを含む前記機能ブロックの最低動作保障電圧で算出する請求項1又は2に記載の半導体集積回路テスト設計支援装置。前記グルーピング部は、前記機能ブロックを、n個2≦n≦N同時に動作させた場合に、各前記番地X,Yの前記量子化したIRドロップ量Zの1つ以上が、前記許容値より大きい値を持つグループを読み込み、s個s≦n-1動作させた場合の、各前記番地X,Yの前記量子化したIRドロップ量Zを、同一の前記番地X,Yの前記量子化したIRドロップ量Zを減算することによって算出し、s個同時動作させた場合の各前記番地X,Yの前記量子化したIRドロップ量Zが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングする請求項1乃至4のいずれか1項に記載の半導体集積回路テスト設計支援装置。IRドロップ解析部が、N個N≧2の機能ブロックを含む半導体集積回路の前記機能ブロックを単独で動作させて、IRドロップ解析を行うステップと、ここで、前記機能ブロックは、入力信号と出力信号が独立し、外部入力信号又は内部制御回路により単独で動作可能な回路であり、マッピング値作成部が、前記半導体集積回路が占める面積を格子状の小領域に分割するステップと、ここで、前記小領域の前記半導体集積回路上の位置は、番地X,Yで表現され、マッピング値作成部が、各々の前記機能ブロックに対する前記IRドロップ解析の結果に対して、前記小領域単位に量子化したIRドロップ量Zを算出するステップと、マッピング値作成部が、マッピング値X,Y,Zを作成するステップと、グルーピング部が、前記機能ブロックを、n個n≦N動作させた場合の前記マッピング値X,Y,Zを、同一の前記番地X,Yの前記量子化したIRドロップ量Zを加算することによって算出するステップと、グルーピング部が、n個同時動作させた場合の各前記番地X,Yの前記量子化したIRドロップ量が、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするステップとを含む半導体集積回路テスト設計支援方法。前記小領域に分割するステップは、前記機能ブロックが、前記半導体集積回路上で占める面積が、最小の前記機能ブロックの面積に基づいて、前記小領域の大きさを決定するステップを含む請求項6に記載の半導体集積回路テスト設計支援方法。前記マッピングするステップは、前記量子化したIRドロップ量Zを、前記番地X,Yが示す前記小領域の中で、前記IRドロップ量が最大である座標の前記IRドロップ量で算出するステップを含む請求項6又は7に記載の半導体集積回路テスト設計支援方法。前記マッピングするステップは、前記量子化したIRドロップ量Zを、前記番地X,Yが示す前記小領域の中で、前記IRドロップ量が最大である前記IRドロップ量÷外部供給電源の電圧値-前記番地X,Yを含む前記機能ブロックの最低動作保障電圧で算出するステップを含む請求項6又は7に記載の半導体集積回路テスト設計支援方法。前記グルーピングするステップは、前記機能ブロックを、n個2≦n≦N同時に動作させた場合に、各前記番地X,Yの前記量子化したIRドロップ量Zの1つ以上が、前記許容値より大きい値を持つグループを読み込むステップと、s個s≦n-1同時に動作させた場合の、各前記番地X,Yの前記量子化したIRドロップ量Zを、同一の前記番地X,Yの前記量子化したIRドロップ量Zを減算することによって算出するステップと、s個同時動作させた場合の各前記番地X,Yの前記量子化したIRドロップ量Zが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするステップとを更に含む請求項6乃至9のいずれか1項に記載の半導体集積回路テスト設計支援方法。請求項6乃至10のいずれか1項に記載の半導体集積回路テスト設計支援方法をコンピュータに実行させるためのプログラム。半導体集積回路のテスト時に、半導体集積回路の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、半導体集積回路を誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置が必要とされている。また、IRドロップ解析の回数を抑え、設計TATを短縮した半導体集積回路テスト設計支援装置が必要とされている。上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、[特許請求の範囲]の記載と[発明を実施するための形態]の記載との対応関係を明らかにするために、[発明を実施するための形態]で使用される番号符号が付加されている。ただし、付加された番号符号は、[特許請求の範囲]に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。本発明の半導体集積回路テスト設計支援装置20は、機能ブロックを単独で動作させて、IRドロップ解析を行うIRドロップ解析部8と、チップ上の小領域を示す番地X,Y単位に量子化したIRドロップ量Zを算出して、マッピング値X,Y,Zを作成するマッピング値作成部10と、前記機能ブロックを、複数動作させた場合の前記マッピング値X,Y,Zを、同一の前記番地X,Yの前記量子化したIRドロップ量Zを加算することによって算出し、同時動作させた場合の各前記番地X,Yの前記量子化したIRドロップ量Zが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするグルーピング部12とを備える。本発明の半導体集積回路テスト設計支援方法は、半導体集積回路テスト設計支援装置20により実施される半導体集積回路テスト設計支援方法である。IRドロップ解析部8が、機能ブロックを単独で動作させて、IRドロップ解析を行うステップと、マッピング値作成部10が、チップ上の小領域を示す番地X,Y単位に量子化したIRドロップ量Zを算出して、マッピング値X,Y,Zを作成するステップと、グルーピング部12が、前記機能ブロックを、複数動作させた場合の前記マッピング値X,Y,Zを、同一の前記番地X,Yの前記量子化したIRドロップ量Zを加算することによって算出し、同時動作させた場合の各前記番地X,Yの前記量子化したIRドロップ量Zが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするステップとを含む。本発明によれば、半導体集積回路のテスト時に、半導体集積回路の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、半導体集積回路を誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供することができる。また、IRドロップ解析の回数を抑え、設計TATを短縮した半導体集積回路テスト設計支援装置を提供することができる。添付図面を参照して、本発明の実施形態によるテスト設計支援装置20を以下に説明する。第1実施形態[構成の説明]はじめに、本実施形態におけるテスト設計支援装置20の構成の説明を行う。図1は、本発明の実施形態におけるテスト設計支援装置20のブロック図である。本実施形態におけるテスト設計支援装置20は、自動配置配線部2、電源RCネットワーク解析部4、IRドロップ解析部8、マッピング値作成部10、グルーピング部12及び自動テストパターン生成部15を備える。自動配置配線部2は、論理接続情報1を入力として、レイアウトパターン3を出力する。論理接続情報1には、ゲート記述論理情報、ゲート数及び機能ブロック動作率が含まれ、消費電力を計算するために利用される。レイアウトパターン3は、半導体集積回路を構成する半導体素子、ゲート、セル、機能ブロックの配置と、それらの配線情報を含む。電源RCネットワーク解析部4は、レイアウトパターン3を入力として、電源RCネットワーク解析結果5を出力する。電源RCネットワーク解析結果5は、電源ネットの物理的形状配線幅、電源供給源からの距離等を含む電源系統情報が含まれる。IRドロップ解析部8は、電源RCネットワーク解析結果5、機能ブロック動作率情報6及び入力クロック情報7を入力として、半導体集積回路の機能ブロックを単独で動作させた場合のIRドロップ解析結果9を出力する。機能ブロック動作率情報6は、トグル率等で示される機能ブロックを構成する回路の動作率の情報である。入力クロック情報7は、半導体集積回路の動作クロック情報である。IRドロップ解析結果9は、半導体集積回路上の任意の箇所での、IRドロップ量を把握することができる情報である。マッピング値作成部10は、IRドロップ解析結果9を入力として、マッピング値11を出力する。マッピング値11は、半導体集積回路が占める面積を格子状の小領域に分割し、IRドロップ解析結果9を、各々の小領域において、小領域内の1つのIRドロップ量を対応させることにより作成するIRドロップ解析結果9の量子化。対応させるIRドロップ量としては、例えば、小領域内で、IRドロップ量が最大である箇所のIRドロップ量である。この場合には、マッピング値は、半導体集積回路上の小領域の位置と、対応させるIRドロップ量小領域内で、IRドロップ量が最大である箇所のIRドロップ量を合わせもつ情報である。グルーピング部12は、機能ブロックを同時に動作させた場合のIRドロップ量を、同一の小領域に対応する量子化されたIRドロップ量を加算することによって算出する。同時動作させた場合の各小領域の量子化されたIRドロップ量が、許容値13以内であれば、同時動作可能な機能ブロックとしてグルーピングし、グループ情報14として出力する。自動テストパターン生成部15は、グループ情報14を入力として、テストパターン16を出力する。テストパターン16は、グループ情報14に基づいて作成された半導体集積回路の機能ブロックをテストするためのテストパターンである。次に、本実施形態における半導体集積回路テスト設計支援装置20のハードウェア構成についての説明を行う。図8は、本発明の実施形態における導体集積回路テスト設計支援装置20のハードウェア構成図である。半導体集積回路テスト設計支援装置20は、表示部21、入力部22、CPU23CentralProcessingUnit、補助記憶装置24、システムバス25及びメモリ26を備える。メモリ26は、半導体集積回路テスト設計支援装置20の主記憶装置である。半導体集積回路テスト設計支援装置20を利用する際には、本実施形態における半導体集積回路テスト設計支援装置20を実現するためのテスト設計支援プログラム27が、メモリ26上に展開される。表示部21は、半導体集積回路テスト設計支援装置20の実行結果が表示される。入力部22は、利用者が半導体集積回路テスト設計支援装置20を操作するためのインタフェースである。CPU23は、メモリ26上に展開されたコンピュータプログラムを実行する制御装置である。補助記憶装置24は、OSOperatingSystem及びアプリケーションプログラムが記憶されている装置である。補助記憶装置24には、本実施形態における半導体集積回路テスト設計支援装置20を実現するためのテスト設計支援プログラム27が記憶されている。システムバス25は、表示部21、入力部22、CPU23、補助記憶装置24及びメモリ26とデータの送受信を行う通信路である。[動作方法の説明]次に、本実施形態におけるテスト設計支援装置20において、テスト設計支援方法の説明を行う。本実施形態におけるテスト設計支援装置20のテスト設計支援方法の全体的な流れについては、[構成の説明]における図1のブロック図で示した。以下では、本実施形態におけるテスト設計支援方法において、グループ情報14を作成する方法を詳細に説明する。図2は、本発明の実施形態におけるテスト設計支援装置20において、グループ情報14を作成する方法のフローチャートである。ステップS101IRドロップ解析部8は、IRドロップ解析する半導体集積回路以下、チップと称すの機能ブロックを1つ選択する。機能ブロックは、チップ内で入力信号と出力信号が独立し、外部入力信号又は内部制御回路により単独で動作可能な回路である。ステップS102IRドロップ解析部8は、ステップS101で選択した機能ブロックを単独で動作させて、IRドロップ解析を行うIRドロップ解析対象となっていない他の機能ブロックは、動作を停止している。。IRドロップ解析部8は、電源RCネットワーク解析結果5、機能ブロック動作率情報6及び入力クロック情報7を入力として、チップ上の機能ブロックを単独で動作させた場合のIRドロップ解析結果9を出力する。ステップS103マッピング値作成部10は、IRドロップ解析結果9を入力として、マッピング値11を出力する。IRドロップ解析のシミュレーションから得られるIRドロップ解析結果9は、チップ上に連続的に分布している値であり、チップ上の任意の座標x,yでのIRドロップ量又は電圧値の情報である。この分解能は、IRドロップ解析を行うシミュレーション装置の精度に依存する。一方、高分解能のIRドロップ解析結果9は、チップ上で同時動作可能な機能ブロックをグルーピングする処理においては、冗長度が高い。例えば、10um毎のIRドロップ量の情報で十分である場合に、0.1um毎のIRドロップ量の情報は冗長である。この冗長度の高さは、テスト設計支援装置20の負荷を高め、テスト設計支援装置20の処理速度に影響する。そのため、チップ上のIRドロップ量の分解能は、チップ上の機能ブロックの回路規模から決定される分解能で十分である。本実施形態では、この分解能を格子状の小領域で表現している。小領域の大きさは、チップ上の機能ブロックの中で、最小の面積を有する機能ブロックを基準にして決定される。すなわち、最小の面積を有する機能ブロックのIRドロップ量の差異が、有効に利用できるレベルに、小領域の大きさを決定する。本実施形態のマッピング値11は、小領域単位に1つのIRドロップ量を対応させたものである。図3A及び図3Bは、本発明の実施形態におけるテスト設計支援装置20において、機能ブロックを単独で動作させた場合のマッピング値11を説明するための図である。図3Aは、本発明の実施形態におけるテスト設計支援装置20において、チップ上に機能ブロックGrp1~Grp5が存在し、機能ブロックGrp1を単独で動作させた状態を示した図である。図3Bは、図3Aの状態で行ったIRドロップ解析結果9から算出したマッピング値11の状態を示した図である。図3Bのマッピング値11は、外部供給電源の電圧値から機能ブロックの最低動作保障電圧を引いた電圧を10とした場合のIRドロップ量であり、値が大きい程、小領域のIRドロップが大きいことを示している。いずれか1つ以上のマッピング値11が、10以上になるとチップが誤動作するため、許容値13を9に設定する。この例では、マッピング値作成部10は、実際のIRドロップ量と、外部供給電源の電圧値から機能ブロックの最低動作保障電圧を引いた電圧との割合でマッピング値11を算出している。このようにすることで、チップ上に最低動作保障電圧の異なる複数の機能ブロックが存在する場合についても、チップ上で統一的にマッピング値を取り扱って、同時動作可能な機能ブロックをグルーピングすることができる。ステップS104IRドロップ解析部8は、チップ上のすべての機能ブロックを単独に動作させてIRドロップ解析を行った場合には、ステップS105の処理に進み、行っていない場合には、ステップS101の処理に進む。ステップS105グルーピング部12は、同時動作させる機能ブロック数nを0に初期化する。ステップS106グルーピング部12は、同時動作させる機能ブロック数nをインクリメントする。ステップS107グルーピング部12は、同時動作させる機能ブロック数nが、チップ上の機能ブロックの個数Nより大きい場合には、処理を終了し、チップ上の機能ブロックの個数N以下である場合には、ステップS108に進む。ステップS108グルーピング部17は、同時動作させる機能ブロックがn個の場合の、機能ブロックの組み合わせの1つを、組み合わせ情報17として出力する。n個同時に動作させる機能ブロックの組み合わせは、機能ブロックがN個の場合には、NCn通りある。ステップS109グルーピング部17は、組み合わせ情報17及びマッピング値11を入力として、機能ブロックを、S108で出力した組み合わせ情報17の場合で、n個動作させたときのマッピング値11を算出する。グルーピング部17は、n個動作させたときのマッピング値11を、各小領域のIRドロップ量を、同一の小領域にマッピングされたIRドロップ量を加算することによって算出する。図4A、図4B及び図4Cは、本発明の実施形態におけるテスト設計支援装置20において、2つの機能ブロックを同時動作させた場合のマッピング値11の算出方法を説明するための図である。図4Aは、機能グループGrp1がActiveである時のマッピング値である。図4Bは、機能グループGrp2がActiveである場合のマッピング値である。図4Cは、機能グループGrp1と機能グループGrp2を同時に動作させた場合のマッピング値である。図4Cは、同時に動作させた場合のマッピング値が、格子状の各小領域において、図4Aのマッピング値と図4Bのマッピング値を加算することによって算出されることを示している。例えば、チップ上の格子状の小領域の位置を、横軸をX、縦軸をYで表現し、小領域単位に量子化されたIRドロップ量をZとすると、マッピング値は、X,Y,Zで表現することができる。このように表現すると、機能グループGrp1がActiveである時のマッピング値11を示す図4Aにおいて、201の小領域に対応するマッピング値11は、1,8,2である。機能グループGrp2がActiveである時のマッピング値11を示す図4Bにおいて、202の小領域に対応するマッピング値は、1,8,1である。機能グループGrp1と機能グループGrp2がActiveである時のマッピング値11を示す図4Cにおいて、203の小領域に対応するマッピング値は、1,8,21,8,1=1,8,3である。ステップS110グルーピング部17は、n個同時動作させた場合の各小領域のマッピング値が、許容値13以内であれば、ステップS112の処理に進み、許容値13より大きい場合には、ステップS111に進む。ステップS111グルーピング部17は、同時動作機能ブロックの数がn個の場合に、全ての組み合わせで誤動作判定を行った場合には、ステップS106の処理に進み、行っていない場合には、ステップS108の処理に進む。ステップS112グルーピング部17は、ステップS110で、同時に動作させても誤動作しないと判定した機能ブロックのグループをグループ情報14として出力し、ステップS111の処理に進む。以上が、本発明の実施形態におけるテスト設計支援装置20において、グループ情報14を作成する方法の説明である。上述の方法では、機能ブロックを単独で動作させた場合のマッピング値11同士を加算し、マッピング値11と許容値13を比較することにより、同時動作可能な機能ブロックのグループをグループ情報として算出している。第2実施形態本実施形態は、上述の第1実施形態の方法とは逆に、同時動作させると誤動作する機能ブロックのグループから、単独で動作させた場合の機能ブロックのマッピング値11の減算を繰り返すことにより、同時動作させても誤動作しない機能ブロックのグループを算出する実施形態である。[構成の説明]本実施形態のテスト設計支援装置20の構成は、第1実施形態のテスト設計支援装置20と同様であるため、説明を省略する。[動作方法の説明]本実施形態におけるテスト設計支援装置20において、テスト設計支援方法の説明を行う。本実施形態におけるテスト設計支援方法は、同時動作可能な機能ブロックを示すグループ情報14を、マッピング値11の減算を繰り返すことによって決定すること以外は、第1実施形態と同様である。そのため、以下、本実施形態において、グループ情報14を決定する方法を、具体例を用いて説明する。図5A及び図5Bは、本発明の実施形態におけるテスト設計支援装置20において、機能ブロックを5つ同時に動作させた場合のマッピング値が、許容値13より大きい場合を説明するための図である。図5Aは、本発明の実施形態におけるテスト設計支援装置20において、チップ上に機能ブロックGrp1~Grp5が存在し、機能ブロックを全て動作させた状態を示した図である。図5Bは、図5Aの状態で行ったIRドロップ解析結果9から算出したマッピング値11の状態を示した図である。グルーピング部17は、チップ上の領域204が、許容値13の値である9より大きいため、チップが誤作動すると判定する。グルーピング部17は、同時動作させる機能ブロックを1つ減らすことにより、すべての小領域において、マッピング値11が、許容値13の値である9以下になるかどうかを判定する。図6A及び図6Bは、本発明の実施形態におけるテスト設計支援装置20において、機能ブロックを4つ同時に動作させた場合のマッピング値が、許容値13より大きい場合を説明するための図である。図6Aは、本発明の実施形態におけるテスト設計支援装置20において、チップ上に機能ブロックGrp1~Grp5が存在し、機能ブロックGrp4以外の機能ブロックを動作させた状態を示した図である。図6Bは、図6Aの状態で行ったIRドロップ解析結果9から算出したマッピング値11の状態を示した図である。グルーピング部17は、チップ上の領域205が、許容値13の値である9より大きいため、チップが誤作動すると判定する。グルーピング部17は、更に、同時動作させる機能ブロックを1つ減らすことにより、すべての小領域において、マッピング値11が、許容値13の値である9以下になるかどうかを判定する。図7A及び図7Bは、本発明の実施形態におけるテスト設計支援装置20において、機能ブロックを3つ同時に動作させた場合のマッピング値が、許容値13以内である場合を説明するための図である。図7Aは、本発明の実施形態におけるテスト設計支援装置20において、チップ上に機能ブロックGrp1~Grp5が存在し、機能ブロックGrp1~Grp3を動作させた状態を示した図である。図7Bは、図7Aの状態で行ったIRドロップ解析結果9から算出したマッピング値11の状態を示した図である。グルーピング部17は、格子状のすべての小領域において、マッピング値11の値が、許容値13の値である9以内であるため、チップが誤作動しないと判定し、機能ブロックGrp1~Grp3を、グループ情報14として記録する。上述の減算方法では、機能ブロックを1つずつ停止させながら、停止させる機能ブロックに対応するマッピング値を減算させている。停止させる機能ブロックに対応するマッピング値を減算する際には、停止させる2つ以上の機能ブロックのみを動作させた場合のマッピング値が、既に得られている場合には、1度に、2つ以上の機能ブロックを動作させた場合のマッピング値を減算してもよい。本発明の実施形態1又は2によって得られるグループ情報14に基づいて、テストパターン16を作成してテストすることで、チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテスト設計支援装置及びテスト設計支援方法を提供することができる。また、チップ上の機能ブロックの個数をN個とすると、同時動作させる機能ブロックの組み合わせの個数は、2N―1個である。そのため、従来では、2N―1回のIRドロップ解析を行う必要があった。本発明の実施形態1又は2では、IRドロップ解析の回数は、機能ブロックを単独で動作させた場合のN回のみであるため、テスト設計支援装置による設計TATを短縮することができる。また、本発明の実施形態1又は2は、半導体集積回路の設計フェーズを終え、半導体集積回路を、実際に製造してチップ化した後にも適用することができる。この場合は、チップ上で、分割された各テストパターンファイルを走行させた場合のIRドロップ解析の実測値に対して、本発明の実施形態1又は2を適用する。ここで、分割された各テストパターンファイルとは、スキャンテスト、SRAMStaticRandomAccessMemoryやハードマクロ等の機能ブロックのテストパターンファイルである。分割された各テストパターンファイルが、論理的に同時走行させることが可能であれば、本発明の実施形態1又は2により、誤動作しないと判定されたテストパターンファイルに対しては、同時走行させることができる。そのため、全テストパターンファイルを走行させるための時間を短縮することができ、テストタイムを短縮させることが可能になる。また、チップ上に、BISTbuilt-inself-testが組み込まれている場合には、本発明の実施形態1又は2により作成されたグループ情報14に基づいて、BIST用に、機能ブロックを同時にテストできるテストパターンを作成できる。そのため、BISTを使用するテストであっても、テストタイムを短縮させることが可能になる。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。"