"印刷材情報を記憶する記憶装置と、複数の記憶装置用端子と、第1の装着検出端子と、第2の装着検出端子とを有する印刷材収容体と、前記複数の記憶装置用端子に接続され、前記記憶装置に対してデータの読み出し又は書き込みの制御を行う制御部と、前記第1の装着検出端子に対して装着検出用電圧を印加する電圧印加部とを含み、前記制御部は、前記電圧印加部が前記第1の装着検出端子に前記装着検出用電圧を印加する際に、前記複数の記憶装置用端子を高インピーダンス状態に設定することを特徴とする印刷装置。請求項1において、前記制御部は、前記記憶装置にアクセスするときに、前記複数の記憶装置用端子を高インピーダンス状態から一定の電圧レベルに設定することを特徴とする印刷装置。請求項2において、前記複数の記憶装置用端子を前記一定の電圧レベルに設定した後に、前記制御部が前記複数の記憶装置用端子を前記一定の電圧レベルから所定の電圧レベルに制御することにより前記記憶装置に対してデータの読み出し又は書き込みを行うことを特徴とする印刷装置。請求項3において、前記電圧印加部は、前記制御部が前記記憶装置に対してデータの読み出し又は書き込みを行う前に、前記装着検出用電圧の印加を停止することを特徴とする印刷装置。請求項4において、前記制御部が前記記憶装置に対してデータの読み出し又は書き込みを終了した後に、前記複数の記憶装置用端子が一定の電圧レベルに設定され、前記複数の記憶装置用端子が前記一定の電圧レベルに設定された後に、前記電圧印加部が前記第1の装着検出端子に前記装着検出用電圧を印加し、前記複数の記憶装置用端子が高インピーダンス状態に設定されることを特徴とする印刷装置。請求項1乃至4のいずれかにおいて、前記印刷材収容体は、第1の短絡検出端子と第2の短絡検出端子とを有し、前記第1の短絡検出端子及び前記第2の短絡検出端子に直接に、又は所与の回路素子を介して接続され、前記第1の短絡検出端子及び前記第2の短絡検出端子の少なくとも一方と、前記第1の装着検出端子及び前記第2の装着検出端子の少なくとも一方との間の短絡を検出する短絡検出部を含むことを特徴とする印刷装置。請求項1乃至6のいずれかにおいて、前記印刷材収容体は、前記第1の装着検出端子と前記第2の装着検出端子との間に設けられる装着検出用抵抗素子を有し、前記装着検出用電圧と前記装着検出用抵抗素子を流れる電流とに基づいて、前記印刷材収容体の装着を検出する装着検出部を含むことを特徴とする印刷装置。請求項1乃至7のいずれかにおいて、前記装着検出用電圧は、前記記憶装置に供給される高電位側電源電圧よりも高いことを特徴とする印刷装置。請求項1乃至8のいずれかにおいて、前記印刷材収容体は、前記複数の記憶装置用端子と、前記第1の装着検出端子と、前記第2の装着検出端子と、前記第1の短絡検出端子と、前記第2の短絡検出端子とが設けられる基板を有し、前記複数の記憶装置用端子は、前記基板の表面において、前記第1の装着検出端子と、前記第2の装着検出端子と、前記第1の短絡検出端子と、前記第2の短絡検出端子とにより囲まれる領域に配置されることを特徴とする印刷装置。本発明の幾つかの態様によれば、確実で安全な高電圧を利用した印刷材収容体の装着検出ができる印刷装置等を提供できる。本発明の一態様は、印刷材情報を記憶する記憶装置と、複数の記憶装置用端子と、第1の装着検出端子と、第2の装着検出端子とを有する印刷材収容体と、前記複数の記憶装置用端子に接続され、前記記憶装置に対してデータの読み出し又は書き込みの制御を行う制御部と、前記第1の装着検出端子に対して装着検出用電圧を印加する電圧印加部とを含み、前記制御部は、前記電圧印加部が前記第1の装着検出端子に前記装着検出用電圧を印加する際に、前記複数の記憶装置用端子を高インピーダンス状態に設定する印刷装置に関係する。本発明の一態様によれば、印刷材収容体の装着の有無を検出する装着検出時において、複数の記憶装置用端子が高インピーダンス状態に設定される。こうすることで、装着検出用電圧が印加される第1の装着検出端子と記憶装置用端子とが短絡している場合であっても、記憶装置に装着検出用電圧が印加されることを防止できる。その結果、印刷材収容体の装着検出を確実で安全に行うこと、さらに短絡発生時に記憶装置を確実に保護することなどが可能になる。また本発明の一態様では、前記制御部は、前記記憶装置にアクセスするときに、前記複数の記憶装置用端子を高インピーダンス状態から一定の電圧レベルに設定してもよい。このようにすれば、複数の記憶装置用端子を同一電位、例えば接地電位に設定することができる。また本発明の一態様では、前記複数の記憶装置用端子を前記一定の電圧レベルに設定した後に、前記制御部が前記複数の記憶装置用端子を前記一定の電圧レベルから所定の電圧レベルに制御することにより前記記憶装置に対してデータの読み出し又は書き込みを行ってもよい。このようにすれば、複数の記憶装置用端子を同一電位、例えば接地電位に設定した後に、記憶装置に対する書き込み又は読み出しを実行することができるから、安定なメモリー動作を実現することができる。また本発明の一態様では、前記電圧印加部は、前記制御部が前記記憶装置に対してデータの読み出し又は書き込みを行う前に、前記装着検出用電圧の印加を停止してもよい。このようにすれば、記憶装置に対する読み出し又は書き込みの実行中には、装着検出用電圧が装着検出端子に印加されないから、装着検出用電圧に起因するノイズの発生を抑えることができる。その結果、ノイズによる通信エラーやメモリーエラーなどを低減することができる。また本発明の一態様では、前記制御部が前記記憶装置に対してデータの読み出し又は書き込みを終了した後に、前記複数の記憶装置用端子が一定の電圧レベルに設定され、前記複数の記憶装置用端子が前記一定の電圧レベルに設定された後に、前記電圧印加部が前記第1の装着検出端子に前記装着検出用電圧を印加し、前記複数の記憶装置用端子が高インピーダンス状態に設定されてもよい。このようにすれば、記憶装置に対する読み出し又は書き込みの終了後に装着検出を行うことができる。こうすることで、記憶装置へのアクセスが正常に行われたか否かなどを判断することができる。また本発明の一態様では、前記印刷材収容体は、第1の短絡検出端子と第2の短絡検出端子とを有し、前記第1の短絡検出端子及び前記第2の短絡検出端子に直接に、又は所与の回路素子を介して接続され、前記第1の短絡検出端子及び前記第2の短絡検出端子の少なくとも一方と、前記第1の装着検出端子及び前記第2の装着検出端子の少なくとも一方との間の短絡を検出する短絡検出部を含んでもよい。このようにすれば、例えば第1の短絡検出端子と第1の装着検出端子とが短絡している場合などに、短絡により生じた電流が短絡検出部に流入することで短絡を検出することができる。また本発明の一態様では、前記印刷材収容体は、前記第1の装着検出端子と前記第2の装着検出端子との間に設けられる装着検出用抵抗素子を有し、前記装着検出用電圧と前記装着検出用抵抗素子を流れる電流とに基づいて、前記印刷材収容体の装着を検出する装着検出部を含んでもよい。このようにすれば、印刷材収容体の装着非装着の2つの状態に対応して、装着検出部に流入する電流の電流値は互いに異なる値をとる。装着検出部は、この電流値の差を検出することで、装着非装着を判別することができる。また本発明の一態様では、前記装着検出用電圧は、前記記憶装置に供給される高電位側電源電圧よりも高くてもよい。このようにすれば、装着検出用電圧を高くすることで装着検出部に流入する電流の電流値が大きくなるから、検出精度を高めることができる。また本発明の一態様では、前記印刷材収容体は、前記複数の記憶装置用端子と、前記第1の装着検出端子と、前記第2の装着検出端子と、前記第1の短絡検出端子と、前記第2の短絡検出端子とが設けられる基板を有し、前記複数の記憶装置用端子は、前記基板の表面において、前記第1の装着検出端子と、前記第2の装着検出端子と、前記第1の短絡検出端子と、前記第2の短絡検出端子とにより囲まれる領域に配置されてもよい。このようにすれば、基板の表面に印刷材が付着した場合に、例えば第1又は第2の装着検出端子と少なくとも1つの記憶装置用端子との短絡を検出することができるから、印刷材収容体の異常を検出することができる。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.印刷装置図1は、本実施形態における印刷装置の構成例を示す斜視図である。印刷装置1000は、インクカートリッジ印刷材収容体が装着されるカートリッジ装着部1100と、回動自在なカバー1200と、操作部1300とを有する。カートリッジ装着部1100をカートリッジホルダー又は単にホルダーとも呼ぶ。図1に示す例では、カートリッジ装着部1100には、4つのインクカートリッジが独立に装着可能であり、例えば、ブラック、イエロー、マゼンタ、シアンの4種類のインクカートリッジ印刷材収容体100が装着される。カバー1200は省略可能である。操作部1300は、ユーザーが各種の指示や設定を行うための入力装置であり、また、ユーザーに各種の通知を行うための表示部を備えている。図2A、図2Bは、インクカートリッジ100の外観を示す斜視図である。図2A、図2BにおけるXYZ軸は、図1のXYZ軸に対応している。なお、インクカートリッジを単にカートリッジとも呼ぶ。このカートリッジ100は、扁平な略直方体の外観形状を有しており、3方向の寸法L1、L2、L3のうちで、長さL1挿入方向のサイズが最も大きく、幅L2が最も小さく、高さL3が長さL1と幅L2の中間である。カートリッジ100は、先端面第1の面Sfと、後端面第2の面Srと、天井面第3の面Stと、底面第4の面Sbと、2つの側面第5及び第6の面Sc、Sdとを備えている。カートリッジ100の内部には、可撓性材料で形成されたインク収容室120インク収容袋とも呼ぶが設けられている。先端面Sfは、2つの位置決め穴131,132と、インク供給口110とを有している。天井面stには、回路基板基板200が設けられている。回路基板200には、インクに関する情報を格納するための不揮発性の記憶素子が搭載されている。第1の側面Scと第2の側面Sdは互いに対向しており、また、先端面Sf、天井面St、後端面Sr、及び、底面Sbと直交する。第2の側面Sdと先端面Sfが交わる位置には、凹凸嵌合部134が配置されている。図3Aは、本実施形態における基板200の構成を示している。基板200の表面は、カートリッジ100に基板200が装着されたときに外側に露出している面である。図3Bは、基板200の側面から見た図を示している。基板200の上端部には、ボス溝201が形成され、基板200の下端部には、ボス穴202が形成されている。図3Aにおける矢印SDは、カートリッジ装着部1100へのカートリッジ100の装着方向を示している。この装着方向SDは、図2に示すカートリッジの装着方向X方向と一致する。基板200は、裏面に記憶装置203を有しており、表面には9つの端子からなる端子群が設けられている。記憶装置203は、カートリッジ100に関する情報や、カートリッジ100に収容されているインクに関する情報例えばインク量情報、インク残量、インク消費量を格納する。これらの端子は、略矩形状に形成され、装着方向SDと略垂直な列を2列形成するように配置されている。基板200には、複数の記憶装置用端子RST、SCK、SDA、VDD、VSSと、第1の装着検出端子DT1と、第2の装着検出端子DT2と、第1の短絡検出端子CO1と、第2の短絡検出端子CO2とが設けられる。2つの列のうち、装着方向SDの手前側の例図3Aにおける上側に位置する列を上側列A1第1列と呼び、装着方向SDの奥側の列図3Aにおける下側に位置する列を下側列A2第2列と呼ぶ。なお、これらの列A1、A2は、複数の端子の接触部cpによって形成される列であると考えることも可能である。上側列A1を形成する端子CO1、RST、SCK、CO2と、下側列A2を形成する端子DT1、VDD、VSS、SDA、DT2は、それぞれ以下の機能用途を有する。<上側列A1>1第1の短絡検出端子CO12リセット端子RST3クロック端子SCK4第2の短絡検出端子CO2<下側列A2>5第1の装着検出端子DT16電源端子VDD7接地端子VSS8データ端子SDA9第2の装着検出端子DT2第1、第2の装着検出端子DT1、DT2は、後述するように、インクカートリッジ100がカートリッジ装着部1100に正しく装着されているか否かを検出する際に使用される。また、第1、第2の短絡検出端子CO1、CO2は、第1、第2の装着検出端子DT1、DT2との短絡を検出する際に使用されるものである。他の5つの端子RST、SCK、VDD、VSS、SDAは、記憶装置203用の端子であり、メモリー端子とも呼ぶ。図3Aに示すように、複数の記憶装置用端子メモリー端子RST、SCK、VDD、VSS、SDAは、基板200の表面において、第1の装着検出端子DT1と、第2の装着検出端子DT2と、第1の短絡検出端子CO1と、第2の短絡検出端子CO2とにより囲まれる領域AMTに配置される。各端子は、その中央部に、複数の装置側端子のうちの対応する端子と接触する接触部cpを含んでいる。上側列A1を形成する端子の各接触部cpと、下側列A2を形成する端子の各接触部cpは、互い違いに配置され、いわゆる千鳥状の配置を構成している。また、上側列A1を形成する端子と、下側列A2を形成する端子も、互いの端子中心が装着方向SDに並ばないように、互い違いに配置され、千鳥状の配置を構成している。上側列A1の第1、第2の短絡検出端子CO1、CO2の各接触部は、上側列A1の両端部、すなわち、上側列A1の最も外側にそれぞれ配置されている。また、下側列A2の第1、第2の装着検出端子DT1、DT2の各接触部は、下側列A2の両端部、すなわち、下側列A2の最も外側に配置されている。メモリー端子RST、SCK、VDD、VSS、SDAの接触部は、9つの端子の全体が配置されている領域内の略中央に集合して配置されている。また、第1、第2の短絡検出端子CO1、CO2及び第1、第2の装着検出端子DT1、DT2の接触部は、メモリー端子RST、SCK、VDD、VSS、SDAの集合の四隅に配置されている。図4に、本実施形態における印刷装置の電気的構成の基本的な構成例を示す。本構成例の印刷装置1000は、インクカートリッジ100、集積回路装置300、主制御部400広義には制御部、低電圧電源441、高電圧電源442、表示部430を含む。集積回路装置300は、短絡検出部310、電圧印加部320、装着検出部330、COカートリッジアウト検出部340及びサブ制御部350広義には制御部を含む。なお、本実施形態の印刷装置は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。主制御部400広義には制御部は、CPU410と、メモリー420とを含み、印刷処理の制御を行う。また、集積回路装置300との間でバスBUSを介して必要な通信を行う。図4に示す構成例では、制御部が主制御部400とサブ制御部350とに分かれているが、1つの制御部として構成してもよい。表示部430は、ユーザーに印刷装置1000の動作状態やカートリッジの装着状態などの各種の通知を行うためのものである。表示部430は、例えば、図1の操作部1300に設けられる。低電圧電源441は、低電圧電源電圧第1の電源電圧VDDを生成する。第1の電源電圧VDDは、ロジック回路に用いられる通常の電源電圧定格3.3Vである。高電圧電源442は、高電圧電源電圧第2の電源電圧VHVを生成する。第2の電源電圧VHVは、印刷ヘッドを駆動してインクを吐出させるために用いられる高い電圧例えば定格42Vであり、第1の装着検出端子DT1に印加される装着検出用電圧VHOを生成するためにも用いられる。これらの電圧VDD、VHVは、集積回路装置300に供給され、また、必要に応じて他の回路にも供給される。具体的には、例えば高電圧電源電圧VHVは、高電圧電源442から集積回路装置300の電圧印加部320に供給され、電圧印加部320から出力される装着検出用電圧VHOがインクカートリッジ100の第1の装着検出端子DT1及び装着検出部330に供給される。装着検出用電圧VHOは、記憶装置203に供給される高電位側電源電圧例えば3.3Vよりも高い。カートリッジの基板200図3に設けられた9つの端子のうち、リセット端子RSTと、クロック端子SCKと、電源端子VDDと、データ端子SDAと、接地端子VSSとは、記憶装置203に電気的に接続されている。記憶装置203は、アドレス端子を持たず、クロック端子SCKから入力されるクロック信号のパルス数と、データ端子SDAから入力されるコマンドデータとに基づいてアクセスするメモリーセルが決定され、クロック信号に同期して、データ端子SDAよりデータを受信し、若しくは、データ端子SDAからデータを送信する不揮発性メモリーである。クロック端子SCKは、サブ制御部350から記憶装置203にクロック信号を供給するために用いられる。電源端子VDDと接地端子VSSには、印刷装置1000からの記憶装置を駆動するための電源電圧例えば3.3Vと接地電圧0Vがそれぞれ供給されている。この記憶装置203を駆動するための電源電圧は、低電圧電源441をもとにサブ制御部350により生成され供給される。データ端子SDAは、サブ制御部350と記憶装置203との間で、データ信号をやり取りするために用いられる。リセット端子RSTは、サブ制御部350から記憶装置203にリセット信号を供給するために用いられる。第1、第2の装着検出端子DT1、DT2は、インクカートリッジ100がカートリッジ装着部1100に正しく装着されているか否かを検出する際に使用される。第1の装着検出端子DT1と第2の装着検出端子DT2との間には、装着検出用抵抗素子RDが設けられる。装着検出部330は、電圧印加部320から出力される装着検出用電圧VHOと、装着検出用抵抗素子RDを流れる電流とに基づいて、インクカートリッジ100の装着を検出する。具体的には、電圧印加部320から出力される装着検出用電圧VHOが第1の装着検出端子DT1に印加されることで、装着検出用抵抗素子RDに電圧が印加されて電流が流れ、この電流を装着検出部330が検出することで、装着を検出する。この装着検出の方法については、後で詳細に説明する。第1、第2の短絡検出端子CO1、CO2は、インクカートリッジ100具体的には、基板200の内部で、配線により電気的に接続されている。CO検出部340は、後述するように、CO1とCO2との間の電気的導通を検出することで、CO1及びCO2がカートリッジ装着部1100の対応する端子にそれぞれ電気的に接触しているか否か、即ち、インクカートリッジ100が正しく装着されているか否かを検出することができる。もっとも、本実施形態の印刷装置では、第1、第2の装着検出端子DT1、DT2及び装着検出部330が設けられており、これらを用いることでインクカートリッジ100の装着を検出することができるから、CO検出部340を省略することができる。CO検出部340を省略した場合、或いはCO検出部340を用いた装着検出カートリッジアウト検出を実行しない場合には、CO1とCO2とを電気的に接続しなくてもよい。なお、以下の説明において、装着検出部330による装着検出を装着検出と呼び、CO検出部340による装着検出をカートリッジアウト検出、又はCO検出と呼ぶ。第1、第2の短絡検出端子CO1、CO2と検出ノードNDとの間にダイオードD1、D2が設けられているが、CO検出カートリッジアウト検出を行わない場合には、ダイオードを介さずに、CO1、CO2を検出ノードNDに直接接続してもよい。短絡検出部310は、第1の短絡検出端子CO1及び第2の短絡検出端子CO2に直接に、又はダイオードD1、D2広義には所与の回路素子を介して接続される。そして例えば、第1、第2の短絡検出端子CO1、CO2の少なくとも一方と、第1、第2の装着検出端子DT1、DT2の少なくとも一方との間の短絡により、第1、第2の短絡検出端子CO1、CO2に本来印加されることのない高い電圧が印加されたこと異常電圧の印加を、検出ノードNDの電圧と参照電圧との比較に基づいて検出する。即ち、検出ノードNDの電圧が参照電圧より高くなる場合に、短絡異常電圧を検出する。短絡検出部310は、短絡を検出すると、サブ制御部350に対して短絡検出信号VSHTを出力し、サブ制御部350は、短絡検出信号VSHTに基づいて、電圧印加部320に対して制御信号VCNTを出力する。電圧印加部320は、サブ制御部350からの制御信号VCNTに基づいて、装着検出用電圧VHOの供給を停止する。ここで、参照電圧は、上記の短絡が生じた場合に、記憶装置203或いは、CO検出部340などの回路が破壊されない電圧値に設定される。こうすることで、短絡検出部310は、検出ノードNDの電圧が記憶装置203などの回路を破壊する電圧値に到達する前に、短絡を検出することができる。サブ制御部350広義には制御部は、リセット端子CRST、クロック端子CSCK、電源端子CVDD、接地端子CVSSに信号又は電圧をそれぞれ出力する出力回路OB1~OB4及びデータ端子CSDAに接続されデータ信号の入出力を行う入出力回路IOBを有する。リセット端子CRST、クロック端子CSCK、電源端子CVDD、接地端子CVSS、データ端子CSDAは、印刷材収容体100に設けられたリセット端子RST、クロック端子SCK、電源端子VDD、接地端子VSS、データ端子SDAにそれぞれ接続される。出力回路OB1~OB4及び入出力回路IOBの詳細な構成は、後述する。サブ制御部350は、複数の記憶装置用端子メモリー端子RST、SCK、VDD、VSS、SDAに接続され、主制御部400と共に記憶装置203に対してデータの読み出し又は書き込みの制御を行う。例えば、主制御部400が記憶装置203に対するデータの書き込み又は読み出しの制御を行う場合に、サブ制御部350は、書き込みデータ又は読み出しデータの通信の中継などを行う。またサブ制御部350は、装着検出、CO検出、短絡検出、高電圧の遮断などに必要な制御を行う。サブ制御部350は、短絡検出信号VSHTに基づいて、電圧印加部320に対して装着検出用電圧VHOの供給を停止するための制御信号VCNTを出力する。サブ制御部350は、例えばCMOSトランジスターなどで構成されるロジック回路で実現することができる。なお、主制御部400とサブ制御部350とをまとめて1つの制御部として構成してもよい。1つの制御部として構成した場合には、主制御部400及びサブ制御部350による制御は、制御部により同様に実行される。先に図3Aに示したように、第1の短絡検出端子CO1と第1の装着検出端子DT1とは隣り合っており、第2の短絡検出端子CO2と第2の装着検出端子DT2とは隣り合っている。そのために、例えば導電性のインク等が基板200の端子側に付着することで、隣り合っている2つの端子CO1とDT1、或いはCO2とDT2が導電性のインク等によって短絡リークする可能性がある。また、第1の装着検出端子DT1と電源端子VDDとが短絡したり、第2の装着検出端子DT2とデータ端子SDAとが短絡したりする可能性もある。上述したように、装着検出部330による装着検出時には、装着検出用電圧VHOが第1の装着検出端子DT1に印加される。従って、導電性インク等により第1、第2の装着検出端子DT1、DT2と第1、第2の短絡検出端子CO1、CO2とが短絡リークしている場合には、装着検出時にCO検出部340に高電圧が印加されるおそれがある。また、第1、第2の装着検出端子DT1、DT2と電源端子VDD又はデータ端子SDAとが短絡している場合には、記憶装置203に高電圧が印加されるおそれがある。本実施形態の印刷装置によれば、短絡検出部310が端子間の短絡を検出し、短絡が検出された場合には、電圧印加部320が装着検出用電圧VHOの供給を停止することができる。具体的には、例えば図4のB1に示すように、DT1とCO1とが短絡している場合には、DT1からCO1へ、そしてCO1から検出ノードNDへダイオードD1の順方向電流が流れ、その結果、検出ノードNDの電位が上昇する。また、図4のB2に示すように、DT2とCO2とが短絡している場合には、DT2からCO2へ、そしてCO2から検出ノードNDへダイオードD2の順方向電流が流れ、その結果、検出ノードNDの電位が上昇する。短絡検出部310は、この検出ノードNDの電圧と参照電圧とを比較することで、短絡を検出することができる。また、本実施形態の印刷装置によれば、サブ制御部350は、電圧印加部320が第1の装着検出端子DT1に装着検出用電圧VHOを印加する際に、複数の記憶装置用端子メモリー端子RST、SCK、VDD、VSS、SDAを高インピーダンス状態フローティング状態に設定する。こうすることで、例えばDT1とCO1及びVDD、或いはDT2とCO2及びSDAとが短絡している場合であっても、装着検出時に記憶装置203に高電圧が印加される前に、短絡検出部310が過電圧がノードNDに印加されたことを検出し、これに基づきサブ制御部350が装着検出用電圧VHOの供給を停止するので、記憶装置203に、記憶装置203の最大定格以上の電圧が印加されることを防止できる。主制御部400が、記憶装置203からデータを読み出したり、記憶装置203へデータを書き込んだりする場合には、主制御部400は、サブ制御部350に対して、アクセス開始前に複数の記憶装置用端子RST、SCK、VDD、VSS、SDAの端子の状態を、高インピーダンス状態から接地レベルGNDレベル、VSSレベル、広義には一定の電圧レベルに設定するように指示する。そして、複数の記憶装置用端子が接地レベルに設定された後に、主制御部400は、サブ制御部350を介して記憶装置203に対してデータの読み出し又は書き込みを行う。具体的には、複数の記憶装置用端子を接地レベルに設定した後に、サブ制御部350が複数の記憶装置用端子を接地レベルから所定の電圧レベルに制御することにより、主制御部400は記憶装置203に対してデータの読み出し又は書き込みを行う。こうすることで、記憶装置203に対する書き込み又は読み出しを実行する前に、全てのメモリー端子を同一電位に設定することができるから、安定なメモリー動作を得ることができる。ここで所定の電圧レベルとは、データの読み出し又は書き込みを実行するために各記憶装置用端子にそれぞれ印加される電圧レベルである。記憶装置用端子RST、SCK、VDD、VSS、SDAの高インピーダンス状態又は一定の電圧レベルへの設定は、サブ制御部350により行われる。具体的には、出力回路OB1~OB4及び入出力回路IOBが端子CRST、CSCK、CVDD、CVSS、CSDAを高インピーダンス状態又は一定の電圧レベルに設定することで、記憶装置用端子RST、SCK、VDD、VSS、SDAが高インピーダンス状態又は一定の電圧レベルにそれぞれ設定される。一定の電圧レベルは、例えば接地レベルGNDレベル、0Vであるが、他の電圧レベルであってもよい。電圧印加部320は、サブ制御部350が記憶装置203に対してデータの読み出し又は書き込みを行う前に、装着検出用電圧VHOの印加を停止する。こうすることで、記憶装置203に対する読み出し又は書き込みの実行中には、装着検出用電圧VHOが装着検出端子DT1、DT2に印加されないから、VHOに起因するノイズの発生を抑えることができる。その結果、ノイズによる通信エラーやメモリーエラーなどを低減することができる。また、サブ制御部350が記憶装置203に対してデータの読み出し又は書き込みを終了した後に、複数の記憶装置用端子が接地レベル広義には一定の電圧レベルに設定される。そして複数の記憶装置用端子が接地レベルに設定された後に、電圧印加部320が第1の装着検出端子DT1に装着検出用電圧VHOを印加し、複数の記憶装置用端子が高インピーダンス状態に設定される。こうすることで、記憶装置203に対する読み出し又は書き込み以外の時を除き装着検出を行うことができる。このように、本実施形態の印刷装置によれば、インクなどの印刷材の付着等による端子間の短絡が発生した場合であっても、装着検出時において記憶装置203に高電圧が印加される可能性を少なくすることができる。また、記憶装置203へのアクセス前にメモリー端子を同一電位にし、アクセス中には高電圧の印加を停止することができる。その結果、確実で安全な装着検出及び信頼性の高いメモリーアクセスを実現することなどができる。図5に、本実施形態の印刷装置において複数のインクカートリッジを含む場合の構成例を示す。図5に示される印刷装置1000の構成例は、4個のインクカートリッジ印刷材収容体100IC1~IC4を含む。なお、インクカートリッジの個数は4個に限定されるものではなく、2個、3個、或いは5個以上であってもよい。各インクカートリッジIC1~IC4は、図4に示したものと同様な構成であるから、詳細な説明を省略する。また、集積回路装置300の構成も、図4に示したものと同様である。但し、図5では、説明の便宜上、CO検出部340を、CO検出部出力側340aとCO検出部入力側340bとに分けて示してある。なお、CO検出部340a、340bは、例えばCMOSトランジスターなどで構成されるロジック回路及びアナログ回路で実現することができる。印刷装置が複数のインクカートリッジを含む場合には、複数のインクカートリッジ例えばIC1~IC4の各インクカートリッジの第1の短絡検出端子CO1及び第2の短絡検出端子CO2は、複数のダイオード素子例えばD1~D5を介して1つの短絡検出部310の検出ノードNDに接続される。具体的には、例えば図5では、IC1のCO1はダイオードD1を介して、またIC1のCO2とIC2のCO1はダイオードD2を介して、またIC2のCO2とIC3のCO1はダイオードD3を介して、それぞれ検出ノードNDに接続される。各ダイオードのカソード負極が検出ノードNDに接続される。このようにすることで、CO検出部340によるカートリッジアウト検出に支障を与えることなく、短絡検出部310が短絡検出を行うことができる。短絡検出の手法は、図4で説明したものと同様である。短絡検出部310は、検出ノードNDの電圧と参照電圧との比較に基づいて検出する。即ち、検出ノードNDの電圧が参照電圧より高くなる場合に、短絡を検出する。そして電圧印加部320は、短絡検出部310が短絡を検出した場合に、サブ制御部350は装着検出用電圧VHOの供給を停止する。抵抗素子RB1~RB4は、装着検出部330による装着検出に用いられるものであって、それぞれ互いに異なる抵抗値を有する。こうすることで、インクカートリッジIC1~IC4のうちの、どの装着位置にインクカートリッジが非装着であるかを検出することができる。この装着検出の手法については、後で詳細に説明する。CO検出部340340a、340bによるカートリッジアウト検出は、次のように行われる。4個のインクカートリッジが全て装着されている場合には、図5に示すように、IC1の第1の短絡検出端子CO1からIC4の第2の短絡検出端子CO2まで電気的に導通状態となる。従って、CO検出部出力側340aから出力された信号DPinsは、CO検出部入力側340bにより信号DPresとして検出される。一方、4個のインクカートリッジのうち、いずれか1個でも非装着の場合には、電気的に非導通であるから、CO検出部入力側340bは信号DPresを検出しない。このように、CO検出部入力側340bが信号DPresを検出するか否かによって、カートリッジアウトを検出することができる。図6は、本実施形態の印刷装置における装着検出及びメモリーアクセスのフローチャートである。上述したように、本実施形態の印刷装置では、インクカートリッジ100に設けられた記憶装置203にインク情報例えば、インクカートリッジ内のインク使用量、インクカートリッジの製造情報などが記憶される。このインク情報は、ヘッドのクリーニングや、印刷実行によりインクカートリッジ内のインクが所定単位量消費される毎に、或いは印刷装置の電源オフ時などに、主制御部400により、サブ制御部350を介して記憶装置203に書き込まれる。また、インク量情報は、印刷装置の電源オン時に、主制御部400の要求により、サブ制御部350を介して、記憶装置203から読み出される。このフローは主制御部400とサブ制御部350の制御により実行される。メモリーアクセスの時を除き、印刷装置の電源がオンになった以降、主制御部400とサブ制御部350は、メモリー端子を常に高インピーダンス状態に設定している。また、装着検出とCO検出を、常に、若しくは、定期的に実行している。なお、CO検出カートリッジアウト検出は、メモリーアクセス中でも実行される。主制御部400がメモリーアクセスを開始すると、まず、装着検出を停止する。すなわち、VHOを印加して装着検出をする処理を停止するステップSP1。ステップSP2では、メモリー端子を高インピーダンス状態HZからGNDレベル接地レベル、VSSレベルに設定する。このときにCO端子CO1もしくはCO2とメモリー端子間例えばCO1-VDD間、CO2-SDA間に短絡が発生している場合には、CO検出部340が短絡を検出することができる。ステップSP3では、印刷材収容体100が正常であるか否かを判断する。即ち、印刷材収容体100が適正に装着され、且つ、端子間の短絡が発生していないかどうかを判断する。正常である場合には次のステップSP4に進み、正常でない場合にはエラー処理が実行される。エラー処理は、例えば表示部430にエラーメッセージを表示するなどの処理である。ステップSP4では、記憶装置203へのメモリーアクセスが行われる。即ち、サブ制御部350が各メモリー端子に必要な信号及び電源電圧を供給して、記憶装置203に対してデータの書き込み処理、若しくは読み出し処理を行う。ステップSP5では、メモリーアクセスが正常に行われたか否かを判断する。具体的には、書き込み時には、サブ制御部350が記憶装置203に対して、書き込みコマンドと書き込みデータを送信した後の所定のタイミングで、記憶装置203からサブ制御部350に対して書き込み完了信号が送信される。この書き込み完了信号の受信により、サブ制御部350はメモリーアクセスが正常に完了したかどうか判断する。読み出し時には、記憶装置203から読み出され、サブ制御部350に送信されたデータにはパリティビットが付加されているのでパリティチェックを行い、記憶装置203から読み出されたデータが正常であるか否かを判定することができる。メモリーアクセスが正常である場合にはステップSP6に進み、正常でない場合にはエラー処理が実行される。メモリーアクセスが正常に終了すると、ステップSP6では、メモリー端子をGNDレベルに設定する。ここでCO検出部340によるカートリッジアウト検出を行うことができる。このときに端子間の短絡例えばCO1-VDD、CO2-SDAが発生している場合には、CO検出部340が短絡を検出することができる。ステップSP7では、装着検出用電圧VHOを装着検出端子DT1、DT2に印加して、装着検出を再開する。ステップSP8では、メモリー端子を高インピーダンス状態HZに設定する。ここで端子間の短絡例えばDT1-CO1、DT2-CO2が発生している場合には、短絡検出部310がこれを検出することができる。図6のフローチャートに示すように、本実施形態の印刷装置によれば、印刷装置が電源オンの時には、常に装着検出とCO検出を実行し、カートリッジが全て装着されているか、カートリッジが正しく装着されているかの検出を行う。メモリーアクセス時には、VHOの印加を停止し、メモリーアクセス時のノイズを低減すると共に、万が一、装着検出端子DT1、DT2とメモリー端子が短絡してもVHOがメモリー端子に印加されることを防止する。メモリー非アクセス時には、メモリー端子を高インピーダンス状態とすることで、装着検出端子DT1、DT2と短絡検出端子CO1、CO2が短絡すれば、メモリー端子も装着検出端子DT1、DT2と短絡している可能性があるとしてVHOの印加を停止し、記憶装置203にVHOが印加される可能性を低くすることができる。その結果、装着検出を実行しつつ、信頼性の高いメモリーアクセスを実現することなどができる。なお、詳細は省略するが、インクカートリッジ交換時には、装着検出とカートリッジアウト検出は、常に実行されているが、交換時にインクカートリッジのメモリー端子と印刷装置のVHOを供給する端子が誤って接触する恐れがあるため、主制御部400の指示によりサブ制御部350はメモリーの各端子RST、SCK、SDA、VDD、VSSを接地レベルに設定することで高電圧でのカートリッジ検出時のメモリーの保護を行う。2.回路の詳細な構成例図7A~図7Dに、出力回路OB1~OB4及び入出力回路IOBの詳細な構成例を示す。図7AはOB1、OB2、図7BはOB4、図7CはOB3、図7DはIOBの各構成例である。なお、本実施形態の出力回路OB1~OB4及び入出力回路IOBは図7A~図7Dの構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。図7Aに示すように、出力回路OB1、OB2は、P型トランジスターTP1、TP2及びN型トランジスターTN1、TN2、TN3を含む。TP1、TN1は、静電気放電ESDによる素子破壊静電破壊を防止するためのものである。TP2、TN2は、制御信号S1、S2によりそれぞれ制御され、端子CSCK又はCRSTをHレベル、Lレベル、又は高インピーダンス状態に設定する。具体的には、S1、S2が共にLレベルである場合には端子CSCKCRSTはHレベルに設定され、S1、S2が共にHレベルである場合にはLレベルに設定され、S1がHレベルでS2がLレベルである場合は高インピーダンス状態に設定される。TN3は制御信号S3により制御され、正常時にはS3はLレベルであるが、例えば高電圧が検出されるなどの異常時にはS3がHレベルになり、端子CSCKCRSTをLレベルに引き下げるための増幅用バッファーとして動作する。図7Bに示すように、出力回路OB4は、制御信号S4により制御されるP型トランジスターTP4及びN型トランジスターTN4を含む。制御信号S4がHレベルである場合には端子CVSSはVSSレベル接地レベルに設定され、S4がLレベルである場合には高インピーダンス状態に設定される。TP4は静電破壊防止用素子であり、またTN4は静電破壊防止用素子としても動作する。図7Cに示すように、出力回路OB3は、制御信号S5により制御されるP型トランジスターTP5及び制御信号S6により制御されるN型トランジスターTN5を含む。制御信号S5、S6が共にLレベルである場合には端子CVDDはVDDレベルに設定され、S5、S6が共にHレベルである場合には端子CVDDはVSSレベルに設定される。またS5がHレベルでS6がLレベルである場合は高インピーダンス状態に設定される。なお、TP5、TN5は静電破壊防止用素子としても動作する。図7Dに示すように、入出力回路IOBは、P型トランジスターTP6、TP7、TP11及びN型トランジスターTN6、TN7、TN8、TN11を含む。TP6、TN6は静電破壊防止用素子である。TP7、TN7は制御信号S7、S8によりそれぞれ制御される。具体的には、S7、S8が共にLレベルである場合には端子CSDAはHレベルに設定され、S7、S8が共にHレベルである場合にはLレベルに設定され、S7がHレベルでS8がLレベルである場合は高インピーダンス状態に設定される。また、TP11及びTN11はトランスミッションゲートアナログスイッチを構成し、制御信号S11、S12によりオンオフされる。具体的には、端子CSDAが出力端子として用いられる場合には、S11がHレベル、S12がLレベルに設定されてトランスミッションゲートがオフ状態となる。一方、端子CSDAが入力端子として用いられる場合には、S11がLレベル、S12がHレベルに設定されてトランスミッションゲートがオン状態となり、端子CSDAに入力されたデータ信号がトランスミッションゲートを通過することができる。このように図7A~図7Dの出力回路OB1~OB4及び入出力回路IOBにより、メモリー端子RST、SCK、VDD、VSS、SDAを装着検出時には高インピーダンス状態に設定し、メモリーへのアクセス前にはVSSレベル広義には一定の電圧レベルに設定することができる。なお、制御信号S1~S9、S11、S12は、上述した装着検出及びメモリーアクセスのフロー図6に従って、サブ制御部350により生成される。図8に、短絡検出部310及び電圧印加部320の詳細な構成例を示す。短絡検出部310は、コンパレーターCMP及び抵抗素子RSを含む。また、電圧印加部320は、P型トランジスターTPを含む。なお、本実施形態の短絡検出部310及び電圧印加部320は図8の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。上述したように、短絡が発生などにより、短絡検出端子CO1、CO2に異常な電圧が印加されているときには、検出ノードNDには、接地電圧低電位側電源電圧VSS例えば0Vより高い電圧が生じる。検出ノードNDの電圧は、コンパレーターCMPの一方の入力端子に印加される。また、コンパレーターCMPの他方の入力端子-には、参照電圧VREFが印加される。コンパレーターCMPは、入力端子の電圧が参照電圧VREFより低い場合には、短絡検出信号VSHTとしてLレベル低電位レベルを出力し、入力端子の電圧が参照電圧VREFより高い場合には、短絡検出信号VSHTとしてHレベル高電位レベルを出力する。従って、短絡が発生している場合には、検出ノードNDの電圧が参照電圧VREFより高くなることで、短絡検出信号VSHTはHレベルに設定される。参照電圧VREFは、短絡が生じた場合に、記憶装置203などが破壊されない電圧値に設定される。サブ制御部350は、短絡検出部310が短絡を検出した場合、即ち、短絡検出信号VSHTがLレベルからHレベルに変化した場合に、制御信号VCNTをLレベルからHレベルに変化させる。P型トランジスターTPは、ソースが高電圧電源ノードVHVに接続され、ゲートにはサブ制御部350からの制御信号VCNTが入力する。制御信号VCNTがLレベルの場合にはトランジスターTPがオン状態であるから、ドレインから装着検出用電圧VHOが出力される。一方、制御信号VCNTがHレベルの場合、即ち短絡が検出された場合にはトランジスターTPがオフ状態になるから、高電圧の供給が遮断される。従って、短絡検出部310が短絡を検出した場合には、サブ制御部350からの制御信号VCNTがHレベルに設定され、トランジスターTPがオフ状態になり、その結果、装着検出用電圧VHOの供給は停止される。装着検出用電圧VHOの供給が停止されると、インクカートリッジ収容体100の第1の装着検出端子DT1には高電圧が印加されなくなるから、端子DT1と端子CO1の短絡により検出ノードNDの電圧が高くなっていたときには検出ノードNDの電圧はLレベルに降下する。この場合には、短絡検出信号VSHTは再びLレベルに変化するが、サブ制御部350は制御信号VCNTをHレベルに保持し続ける。このようにすることで、端子間の短絡が発生した場合に、短絡を検出して、高電圧の供給を停止することができる。図9A、図9Bは、本実施形態の印刷装置におけるカートリッジ印刷材収容体の装着検出の手法を説明する図である。図9Aでは、印刷装置のカートリッジ装着部1100に装着可能なカートリッジIC1~IC4が全て装着された状態を示している。4つのカートリッジIC1~IC4の装着検出用抵抗素子RDの抵抗値は、同一の値Rに設定されている。各カートリッジの装着検出用抵抗素子RDとそれぞれ直列接続される抵抗素子RB1~RB4が設けられている。これらの抵抗素子RB1~RB4の抵抗値は、互いに異なる値に設定されている。具体的には、これらの抵抗素子RB1~RB4のうち、n番目n=1~4のカートリッジICnに対応づけられた抵抗素子RBnの抵抗値は、2n-1RRは一定値に設定されている。この結果、n番目のカートリッジ内の装着検出用抵抗素子RDと、抵抗素子RBnとの直列接続によって、2nRの抵抗値を有する抵抗が形成される。n番目n=1~Nのカートリッジに対する2nRの抵抗は、装着検出部330に対して互いに並列に接続される。なお、以下では、装着検出用抵抗素子RDと抵抗素子RB1~RB4との直列接続により形成される合成抵抗701~704を単に抵抗とも呼ぶ。装着検出部330で検出される検出電流IDETは、装着検出部330のバイアス電圧をVREFとすると、これらの4つの抵抗701~704の合成抵抗値Rcで電圧VHO-VREFを除した値VHO-VREF/Rcである。ここで、カートリッジの個数をNとしたとき、N個のカートリッジが全て装着されている場合には、検出電流IDETは以下の式で与えられる。1つ以上のカートリッジが未装着であれば、これに応じて合成抵抗値Rcが上昇し、検出電流IDETは低下する。図9Bは、カートリッジIC1~IC4の装着状態と、検出電流IDETとの関係を示している。図の横軸は、16種類の装着状態を示しており、縦軸はこれらの装着状態における検出電流IDETの値を示している。16種類の装着状態は、4つのカートリッジIC1~IC4から任意に1~4個を選択することによって得られる16個の組み合わせに対応している。なお、これらの個々の組み合わせをサブセットとも呼ぶ。検出電流IDETは、これらの16種類の装着状態を一意に識別可能な電流値となる。換言すれば、4つのカートリッジIC1~IC4に対応づけられた4つの抵抗701~704の個々の抵抗値は、4つのカートリッジが取り得る16種類の装着状態が、互いに異なる合成抵抗値Rcを与えるように設定されている。4つのカートリッジIC1~IC4が全て装着状態にあれば、検出電流IDETはその最大値Imaxとなる。一方、最も抵抗値の大きな抵抗704に対応づけられたカートリッジIC4のみが未装着の状態では、検出電流IDETは最大値Imaxの0.93倍となる。従って、検出電流IDETが、これらの2つの電流値の間の値として予め設定されたしきい値電流Ithmax以上であるか否かを調べれば、4つのカートリッジIC1~IC4が全て装着されているか否かを検出することが可能である。なお、装着検出のために、通常のロジック回路の電源電圧約3.3Vよりも高い電圧VHOを使用する理由は、検出電流IDETのダイナミックレンジを広くとることによって、検出精度を高めるためである。装着検出部330は、検出電流IDETをデジタル検出信号SIDETに変換して、CPU410図4にそのデジタル検出信号SIDETを送信する。CPU410は、このデジタル検出信号SIDETの値から、16種類の装着状態のいずれであるかを判定することが可能である。1つ以上のカートリッジが未装着であると判定された場合には、CPU410は、表示部430にその未装着状態を示す情報文字や画像を表示してユーザーに通知する。上述したカートリッジの装着検出処理は、N個のカートリッジに関する2N種類の装着状態に応じて合成抵抗値Rcが一意に決まり、これに応じて検出電流IDETが一意に決まることを利用している。ここで、抵抗701~704の抵抗値の許容誤差をεと仮定する。また、全カートリッジIC1~IC4が装着された状態の第1の合成抵抗値をRc1とし、4番目のカートリッジIC4のみが非装着である状態の第2の合成抵抗値をRc2とすると、Rc1<Rc2が成立する図9B。この関係Rc1<Rc2は、各抵抗701~704の抵抗値が許容誤差±εの範囲内で変動する場合にも成立することが好ましい。このとき、最悪条件は、許容誤差±εを考慮した場合に、第1の合成抵抗値Rc1がその最大値Rc1maxを取り、第2の合成抵抗値Rc2がその最小値Rc2minを取る場合である。これらの合成抵抗値Rc1max、Rc2minを識別できるようにするためには、Rc1max<Rc2minという条件が満足されていれば良い。この条件Rc1max<Rc2minから、以下の式が導かれる。すなわち、許容誤差±εが3式を満足すれば、常にN個のカートリッジの装着状態に応じて合成抵抗値Rcが一意に決まり、これに応じて検出電流IDETが一意に決まることを保証することができる。但し、実際の設計上の抵抗値の許容誤差は、3式の右辺の値よりも小さな値に設定することが好ましい。また、上述のような検討を行わずに、抵抗701~704の抵抗値の許容誤差を十分に小さな値例えば1以下の値に設定するようにしてもよい。図10は、本実施形態の印刷装置の装着検出部330の詳細な構成例である。装着検出部330は、電流-電圧変換部710と、電圧比較部720と、比較結果記億部730と、電圧補正部740とを含む。なお、本実施形態の装着検出部330は図10の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。電流-電圧変換部710は、オペアンプ712と帰還抵抗R11とで構成される反転増幅回路である。オペアンプ712の出力電圧VDETは、以下の式で与えられる。ここで、VHOは電圧印加部320図4の出力電圧、Rcは4つの抵抗701~704図9Aの合成抵抗である。この出力電圧VDETは、検出電流IDETに対応する電圧値を有する。なお、4式で与えられる電圧VDETは、検出電流IDETによる電圧IDETR11を反転した値を示す。そこで、電流-電圧変換部710に反転増幅器を追加し、この追加の反転増幅器で電圧VDETを反転した電圧を、電流-電圧変換部710の出力電圧として出力してもよい。この追加の反転増幅器の増幅率の絶対値は、1とすることが好ましい。電圧比較部720は、しきい値電圧生成部722とコンパレーター724オペアンプと切換制御部726とを有している。しきい値電圧生成部722は、参照電圧VREFを複数の抵抗R1~Rmで分圧して得られる複数のしきい値電圧Vthjの一つを、切換スイッチ723で選択して出力する。これらの複数のしきい値電圧Vthjは、図9Bに示した16種類の装着状態における検出電流IDETの値を識別するしきい値に相当する。コンパレーター724は、電流-電圧変換部710の出力電圧VDETと、しきい値電圧生成部722から出力されるしきい値電圧Vthjとを比較して、2値の比較結果を出力する。切換制御部726は、出力電圧VDETとしきい値電圧Vthjとの比較結果に基づいて、次にしきい値電圧生成部722から出力すべき電圧値Vthjを切り換える制御を行う。比較結果記億部730は、電圧比較部720から出力される2値の比較結果に基づいて、ビットレジスター734内の適切なビット位置にフラグを立てる例えば1を書き込む。この切換スイッチ732の切り換えタイミングは、切換制御部726から指定される。ビットレジスター734は、印刷装置に装着可能な個々のカートリッジの装着の有無を示すN個ここではN=4のカートリッジ検出ビットと、異常な電流値が検出されたことを示す異常フラグビットとを有している。異常フラグビットは、全てのカートリッジが装着されている状態での電流値Imax図9Bに比べて有意に大きな電流が流れている場合にHレベルとなる。但し、異常フラグビットは省略可能である。ビットレジスター734に格納された複数のビット値は、デジタル検出信号SIDET検出電流信号として主制御部400のCPU410図4に送信される。CPU410は、このデジタル検出信号SIDETのビット値から、個々のカートリッジが装着されているか否かを判定する。前述したように、デジタル検出信号SIDETの4つのビット値は、個々のカートリッジが装着されているか否かを示している。従って、CPU410は、デジタル検出信号SIDETの個々のビット値から、個々のカートリッジが装着されているか否かを直ちに判定することが可能である。電圧比較部720と比較結果記億部730の両者は、いわゆるA-D変換部を構成している。A-D変換部としては、図10に示した電圧比較部720と比較結果記億部730の代わりに、周知の他の種々の構成を採用することが可能である。電圧補正部740は、しきい値電圧生成部722で生成される複数のしきい値電圧Vthjを、装着検出用電圧VHOの変動に追従して補正するための回路である。電圧補正部740は、オペアンプ742と2つの抵抗R21、R22とを含む反転増幅回路として構成されている。オペアンプ742の反転入力端子には、入力抵抗R22を介して電圧印加部320の出力電圧VHOが入力されており、非反転入力端子には参照電圧VREFが入力されている。このとき、オペアンプ742の出力電圧AGNDは以下の式で与えられる。この電圧AGNDは、しきい値電圧生成部722の低電圧側の基準電圧AGNDとして使用される。例えば、VREF=2.4V、VHO=42V、R21=20kΩ、R22=400kΩとすれば、AGND=0.42Vとなる。上述した4式と、5式とを比較すれば理解できるように、しきい値電圧生成部722の低電圧側の基準電圧AGNDは、検出電圧値VDETと同様に、電圧印加部320の出力電圧VHOの値に応じて変化する。これらの2つの電圧AGND、VDETの差異は、抵抗比R21/R22、R11/Rcの差から生じている。このような電圧補正部740を使用すれば、電源電圧VHVが何らかの原因で変動しても、しきい値電圧生成部722で生成される複数のしきい値電圧Vthjが、電源電圧VHVの変動に追従して変化する。この結果、検出電圧値VDETと複数のしきい値電圧Vthjの両方が、電源電圧VHVの変動に追従して変化するので、電圧比較部720において正確な装着状態を表す比較結果を得ることができる。特に、抵抗比R21/R22と抵抗比R11/Rc1Rc1は全カートリッジ装着時の合成抵抗値の値を等しく設定すれば、検出電圧値VDETと複数のしきい値電圧Vthjを、電源電圧VHVの変動に対してほぼ同じ変化幅で変化するように正確に追従させることが可能である。但し、電圧補正部740は省略してもよい。以上説明したように、本実施形態の印刷装置によれば、複数のインクカートリッジを用いる場合において、どの装着位置のインクカートリッジが未装着であるかを検出することができる。さらにこの装着検出時において、インクカートリッジの端子間で短絡が発生している場合に、その短絡を検出して装着検出用の高電圧の供給を停止することができる。また、記憶装置へのアクセス時に高電圧の印加を停止することができるから、ノイズの発生を抑えることができる。その結果、印刷材カートリッジの装着検出を確実で安全に行うことができる。なお、サブ制御部350により実行される制御、例えば装着検出、CO検出、短絡検出、高電圧の遮断などに必要な制御は、主制御部400が実行してもよい。なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また印刷装置の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。"