"立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所での第1のエッジ数および前記パス上の第2の観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備えることを特徴とする半導体装置。前記第1の観測箇所と前記第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、前記計数手段は、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数することを特徴とする請求項1に記載の半導体装置。立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の前記観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備えることを特徴とする半導体装置。立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の第1の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の第2の観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備えることを特徴とする半導体装置。前記第1の観測箇所と前記第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、前記計数手段は、前記選択手段により選択された観測箇所ごとにエッジ数を計数することを特徴とする請求項4に記載の半導体装置。立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を前記入力端子へ入力し、前記比較結果を取得する、処理を実行させることを特徴とする試験プログラム。立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を前記入力端子へ入力し、前記比較結果を取得する、ことを特徴とする試験方法。立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力する第1の選択信号入力手段と、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力する第1の信号入力手段と、前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力する第2の選択信号入力手段と、前記選択信号を入力後、前記信号を前記入力端子へ入力する第2の信号入力手段と、前記比較結果を取得する取得手段と、を備えることを特徴とする試験装置。しかしながら、パッケージ化されると、半導体回路内のパスが内包されてしまうため、良不良判定はできるが、不良箇所を特定することが困難である問題点があった。ここで、パスとは、たとえば、入力端子からマクロたとえば、FFフリップフロップまでの一連の素子および配線の集合、マクロたとえば、FFフリップフロップ間の一連の素子および配線の集合である。または、パスとは、たとえば、マクロから出力端子までの一連の素子および配線の集合である。さらに、SiPやCoCの様に複数の半導体回路が併せられてパッケージングされると、不具合が多岐に渡るという問題点があった。たとえば、インターフェース部分の接続の不具合、複数の半導体回路の組み合わせを起因とする高速のクロック周波数での試験AtSpeed試験での動作不具合が挙げられる。さらに、たとえば、SiP内における半導体回路の配置位置などの構築環境による不具合たとえば、ノイズなどが挙げられる。ここで、Vthが低いASICApplicationSpecificIntegratedCircuitとVthが高い半導体メモリとの組み合わせを例に挙げる。ASICと半導体メモリとがそれぞれの仕様を満たしていても、Vthの違いによるスピード差が原因でAtSpeed試験を行うと動作不具合が発生する場合がある。AtSpeed試験において、半導体メモリからの出力が期待値と一致しない原因としては、たとえば、半導体メモリへの入力ができない、半導体メモリへのライト動作ができない、半導体メモリへのリード動作ができないなどが挙げられる。さらに、AtSpeed試験において、半導体メモリからの出力が期待値と一致しない原因としては、たとえば、半導体メモリからのデータを取り込むことができないなどが挙げられる。接続確認試験やBISTBuilt-InSelfTest等の試験で良不良の判定を行うことはできるが、各パスは内包されてしまっているため、不良箇所を特定することが困難である問題点があった。本発明は、上述した従来技術による問題点を解消するため、特定パスの動作確認を容易化し、不具合箇所の特定を容易化することができる半導体装置、試験プログラム、試験装置、および試験方法を提供することを目的とする。本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所での第1のエッジ数および前記パス上の第2の観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の前記観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の第1の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の第2の観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するために、前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を前記入力端子へ入力し、前記比較結果を取得する試験プログラム、試験装置、および試験方法が提供される。本発明の一の側面によれば、特定パスの動作確認を容易化し、不具合箇所の特定を容易化することができるという効果を奏する。以下に添付図面を参照して、本発明にかかる半導体装置、試験プログラム、試験方法、および試験装置の実施の形態を詳細に説明する。図1は、本発明の半導体装置の例1を示す説明図である。半導体装置100は、選択回路101と、カウンタ102と、第1のレジスタ103と、第2のレジスタ104と、比較回路105と、出力端子106と、を有する。選択回路101は、入力信号が入力端子120から受け渡される半導体装置110内の特定パス上の観測箇所Aと観測箇所Bとが選択信号に応じて順に選択される。入力信号は立ち上がりと立ち下がりを一定期間繰り返す信号である。観測箇所A,Bとは、半導体装置110の設計者によって任意に決定される。カウンタ102は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。ここで、エッジとは、信号の立ち下がり、信号の立ち上がり、または信号の立ち上がりおよび立ち下がりである。本明細書においては、信号の立ち下がりをエッジとしてカウントし、エッジ数とは、立ち上がりと立ち下がりを一定期間繰り返す入力信号におけるエッジの数である。第1のレジスタ103は、選択回路101により観測箇所Aが選択された場合、カウンタ102によりカウントされた観測箇所Aでの第1のエッジ数を保持する。第2のレジスタ104は、選択回路101により観測箇所Bが選択された場合、カウンタ102によりカウントされた観測箇所Bでの第2のエッジ数を保持する。比較回路105は、第1のレジスタ103に保持された第1のエッジ数と、第2のレジスタ104に保持された第2のエッジ数とを比較する。出力端子106は、比較回路105による比較結果を出力する。ここでは、第1のレジスタ103が第1のエッジ数を保持し、第2のレジスタ104が第2のエッジ数を保持したが、これに限らず、第1のレジスタ103が第2のエッジ数を保持し、第2のレジスタ104が第1のエッジ数を保持してもよい。また、図1では半導体装置100と半導体装置110とは分けられているが、半導体装置110が半導体装置100を有していてもよい。図2は、本発明の半導体装置の例2を示す説明図である。半導体装置200は、第1のカウンタ201と、第2のカウンタ202と、比較回路203と、出力端子204と、を有する。第1のカウンタ201は、立ち上がりと立ち下がりを一定期間繰り返す入力信号が入力端子120から受け渡される半導体装置110内の特定パス上の観測箇所Aでの第1のエッジ数をカウントする。第2のカウンタ202は、該入力信号が入力端子120から受け渡される半導体装置110内の観測箇所Bでの第2のエッジ数をカウントする。比較回路203は、第1のカウンタ201によりカウントされた第1のエッジ数と第2のカウンタ202によりカウントされた第2のエッジ数とを比較する。出力端子204は、比較回路203による比較結果を出力する。また、図2では、半導体装置200と半導体装置110とは分かれているが、半導体装置110が半導体装置200を有していてもよい。図3は、本発明の半導体装置の例3を示す説明図である。半導体装置300は、カウンタ301と、第1のレジスタ302と、第2のレジスタ303と、比較回路304と、出力端子305と、を有している。カウンタ301は、立ち上がりおよび立ち下がりを一定期間繰り返す第1の入力信号が受け渡される特定パス上の観測箇所Aでの第1のエッジ数をカウントする。第1のレジスタ302は、第1のエッジ数を保持する。つぎに、カウンタ301は、第1の入力信号とエッジ数が同一であり、周期が異なる第2の入力信号が受け渡される観測箇所Aでの第2のエッジ数をカウントする。第2のレジスタ303は、第2のエッジ数を保持する。比較回路304は、第1のレジスタ302に保持された第1のエッジ数と第2のレジスタ303に保持された第2のエッジ数とを比較する。出力端子305は、比較回路304による比較結果を出力する。また、図3では、半導体装置300と半導体装置110とは異なる半導体装置であるが、半導体装置110が半導体装置300を有していてもよい。図4は、本発明の半導体装置の例4を示す説明図である。半導体装置400は、選択回路401と、カウンタ402と、第1のレジスタ403と、第2のレジスタ404と、比較回路405と、出力端子406と、を有している。選択回路401は、半導体装置110内の特定パス上の観測箇所Aと観測箇所Bとが選択信号に応じて順に選択される。該特定パスには、立ち上がりと立ち下がりを一定期間繰り返す第1の入力信号と、第1の入力信号と同一エッジ数であり、周期の異なる第2の入力信号と、が入力端子120から受け渡される。カウンタ402は、選択回路401により観測箇所Aが選択された場合、第1の入力信号が受け渡される観測箇所Aでの第1のエッジ数をカウントする。第1のレジスタ403は、第1のエッジ数を保持する。カウンタ402は、選択回路401により観測箇所Bが選択された場合、第2の入力信号が受け渡される観測箇所Bでの第2のエッジ数をカウントする。第2のレジスタ404は、第2のエッジ数を保持する。比較回路405は、第1のレジスタ403に保持された第1のエッジ数と第2のレジスタ404に保持された第2のエッジ数とを比較する。出力端子406は、比較回路405による比較結果を出力する。また、図4では、半導体装置400と半導体装置110とは異なる半導体装置であるが、半導体装置110が半導体装置400を有していてもよい。図5は、本発明の半導体装置の例5を示す説明図である。半導体装置500は、第1のカウンタ501と、第2のカウンタ502と、比較回路503と、出力端子504と、を有する。第1のカウンタ501は、立ち上がりと立ち下がりを一定期間繰り返す第1の入力信号が入力端子120から受け渡される半導体装置110内の特定パス上の観測箇所Aでの第1のエッジ数をカウントする。第1のカウンタ501は、第1のエッジ数を保持する。第2のカウンタ502は、第1の入力信号と同一エッジ数であり、周期が異なる第2の入力信号が入力端子120から受け渡される半導体装置110内の特定パス上の観測箇所Bでの第2のエッジ数をカウントする。第2のカウンタ502は、第2のエッジ数を保持する。比較回路503は、第1のカウンタ501によりカウントされた第1のエッジ数と第2のカウンタ502によりカウントされた第2のエッジ数とを比較する。出力端子504は、比較回路503による比較結果を出力する。また、図5では、半導体装置500と半導体装置110とは異なる半導体装置であるが、半導体装置110が半導体装置500を有していてもよい。実施の形態1では、上述の例1,3,4で示した試験用の半導体装置の詳細を示す。具体的には、実施の形態1では、DRAMのリード/ライト時に使用されるパスの不良箇所を特定するための半導体装置を示す。そして、実施の形態2では、実施の形態1で説明した半導体装置によってDRAMのリード/ライト時に使用されるパスを試験する例を示す。実施の形態1DRAM図6は、DRAMの一例を示すブロック図である。DRAM600は、CLOCKBUFFER601と、ADDRESSBUFFER602と、COMMANDDECODER603と、I/OInput/OutputBUFFER604と、を有している。DRAM600は、MEMORYCORECONTROLLER606と、MEMORYCELLARRAY610と、XCONTROLLER608と、YCONTROLLER609と、を有している。DRAM600は、READAMP611と、WRITEAMP612と、を有している。図6中、点線で囲われた箇所を1バンクとし、該箇所が複数有ってもよい。CLOCKBUFFER601は、CLK/CKEPADから入力されたクロックを用いて各ブロックへクロックを供給する。ADDRESSBUFFER602は、APADとBAPADからそれぞれ入力されたロウアドレスとバンクアドレスを保持する。具体的には、たとえば、ADDRESSBUFFER602はラッチである。COMMANDDECODER603は、CSBPADとRASBPADとCASBPADとWEBPADと、から入力された値の組み合わせに応じてDRAM600内で解釈可能なコマンドに変換する。I/OBUFFER604は、DQPAD613から入力された値を保持し、またはREADAMP611からのデータをDQPAD613に出力する。具体的には、たとえば、I/OBUFFER604はラッチや出力Gateである。ADDRESSCONTROLLER605は、ADDRESSBUFFER602から受け付けたアドレスを制御する。MEMORYCORECONTROLLER606は、I/OBUFFER604からの入力データと、COMMANDDECODER603からのコマンドと、ADDRESSCONTROLLER605からのアドレスと、に応じてXアドレスとYアドレスを制御する。BURSTCONTROLLER607は、バースト命令を制御する。XCONTROLLER608は、指定されたXアドレスのメモリセルの読み出しと書き込みを制御する。YCONTROLLER609は、指定されたYアドレスのメモリセルの読み出しと書き込みを制御する。MEMORYCELLARRAY610は、アレイ状に並べられたメモリセル群である。READAMP611は、読み出し命令時に、MEMORYCELLARRAY610から読み出されたデータの電圧値を増幅し、I/OBUFFER604へ受け渡す。WRITEAMP612は、書き込み命令時に、I/OBUFFER604から受け渡された書き込みデータの電圧値を増幅し、MEMORYCELLARRAY610の指定されたメモリセルへ受け渡す。図6中1~6で示す箇所が観測箇所である。観測箇所は設計者が決定したパス上の箇所であり、観測箇所の数が多ければ多いほど、不具合の特定が容易となる。観測箇所は、クロックに同期する箇所でなくてもよい。観測箇所1~6は、DRAM600のリード/ライト時に使用されるパス上である。図7は、観測箇所1~6の詳細を示す説明図である。ここでは、データパスの転送可否を判断するための観測箇所が挙げられている。観測箇所1~3は書き込み命令時のパスの転送可否を判断するためのパス上の観測箇所であり、観測箇所4~6は読み出し命令時のパスの転送可否を判断するためのパス上の観測箇所である。観測箇所1は、I/OBUFFER604内のDQPAD613からの入力をラッチするラッチとDQPAD613との間である。観測箇所2は、I/OBUFFER604内のDQPAD613からの入力をラッチするラッチとWRITEAMP612の間である。観測箇所3は、WRITEAMP612とMEMORYCELLARRAY610との間である。観測箇所4は、MEMORYCELLARRAY610とREADAMP611の間である。観測箇所5は、READAMP611と、READAMP611からのデータをラッチするI/OBUFFER604内の出力Gateとの間である。観測箇所6は、I/OBUFFER604内の出力GateとDQPAD613との間である。半導体装置図8は、半導体装置の一例を示す説明図である。半導体装置800は、選択回路801と、カウンタ802と、期待値レジスタ803と、検査対象用レジスタ804と、比較回路805と、出力端子806と、を有している。選択回路801は、観測箇所1~6のうちのいずれかの観測箇所の値を選択信号に応じて出力する。具体的には、たとえば、選択信号は3ビットのデータであり、選択信号の値が3’b000の場合、選択回路801は観測箇所1の値を出力し、選択信号の値が3’b001の場合、選択回路801は観測箇所2の値を出力する。具体的には、たとえば、選択信号の値が3’b010の場合、選択回路801は観測箇所3の値を出力し、選択信号の値が3’b011の場合、選択回路801は観測箇所4の値を出力する。具体的には、たとえば、選択信号の値が3’b100の場合、選択回路801は観測箇所5の値を出力し、選択信号の値が3’b101の場合、選択回路801は観測箇所6の値を出力する。カウンタ802は、たとえば、9ビット分のカウント値までカウント可能であり、選択回路801から出力された信号のエッジ数をカウントする。図9は、カウンタ802の一例を示す説明図である。カウンタ802は、カウンタ900~カウンタ908を有し、9ビット分のカウント値を出力する。TEST/リセット信号がLowの場合、カウンタ802のカウント値はリセットされ、TEST/リセット信号がHighの場合、カウンタ802のカウント値はカウント可能な状態となる。信号の入力に応じてカウントを行う。カウンタ900~カウンタ908は同一構成である。図10は、カウンタ900~カウンタ908の一例を示す説明図である。カウンタ900~カウンタ908の構成は、たとえば、図10で示すカウンタ1000と同一構成である。カウンタ1000は、入力がTCとT/Rであり、出力がCである。カウンタ1000は、NAND1001と、INVETER1002と、トランスミッションゲート1003と、INVETER1004と、NAND1005と、INVETER1006と、を有している。さらに、カウンタ1000は、トランスミッションゲート1007と、INVETER1008と、NOR1009と、を有している。T/Rの値がLowの場合、Cの値がLowとなり、TCの値がHighからLowに変化すると、Cの値が反転する。図8に戻って、期待値レジスタ803は、たとえば、取り込みAの値がHighの場合、カウンタ802のカウント値を取り込み、取り込みAの値がLowの場合、取り込んだカウント値を保持する。具体的には、たとえば、期待値レジスタ803はラッチ群である。COUNT[8:0]の値がそれぞれ期待レジa~iとして保持される。期待レジaが最上位ビットであり、期待レジb~hが上位から順に並び、期待レジiが最下位ビットである。検査対象用レジスタ804は、たとえば、取り込みBの値がHighの場合、カウンタ802のカウント値を取り込み、取り込みBの値がLowの場合、取り込んだカウント値を保持する。具体的には、たとえば、検査対象用レジスタ804はラッチ群である。COUNT[8:0]の値がそれぞれ検査レジa~iとして保持される。検査レジaが最上位ビットであり、検査レジb~hが上位から順に並び、検査レジiが最下位ビットである。比較回路805は、期待値レジスタ803の値期待レジa~iの値と検査対象用レジスタ804の値検査レジa~iの値とを比較する。図11は、比較回路805の一例を示す説明図である。比較回路805では、Comp1100~Comp1108と比較回路1110とを有している。Comp1100~Comp1108は、期待レジa~iの値と検査レジa~iの値とをそれぞれ比較し、比較結果としてそれぞれComp-a~Comp-iを出力する。図11で示していないが、Comp1100~Comp1108には比較命令が入力されており、比較命令がHighである場合に、それぞれ期待レジa~iの値と検査レジa~iの値とを比較する。具体的には、たとえば、Comp1100~Comp1108は同一構成である。図12は、Comp1100~Comp1108の詳細な一例を示す説明図である。Comp1100~Comp1108の構成は、たとえば、Comp1200と同一構成である。Comp1200では、NAND回路1201と、組み合わせ回路1202と、インバータ1203と、トランスミッションゲート1204と、PMOS1205と、PMOS1206と、NMOS1207と、NMOS1208と、を有している。図13を用いてComp1200の真理値表を示す。図13は、Comp1200の真理値表を示す説明図である。Comp1200では、比較命令と、期待レジxx=a~iと、検査レジxと、が入力であり、Yと、Zと、Cmpと、が出力である。真理値表1300では、比較命令の項目1301と、期待レジxの項目1302と、検査レジxの項目1303と、Yの項目1304と、Zの項目1305と、Cmpの項目1306と、を有している。比較命令の項目1301は比較命令の入力例を示し、期待値レジスタxの項目は期待値レジスタxの例を示し、検査レジxの項目1303は検査レジxの例を示している。Yの項目1304は、比較命令の項目1301の値と期待レジxの項目1302の値と検査レジxの項目1303の値に応じたYの値が示されている。Zの項目1305は、比較命令の項目1301の値と期待レジxの項目1302の値と検査レジxの項目1303の値に応じたZの値が示されている。Cmpの項目1306は、比較命令の項目1301の値と期待レジxの項目1302の値と検査レジxの項目1303の値に応じたCmpの値が示されている。比較命令の値がLowの場合、期待レジxの値と検査レジxの値とがいずれの値であってもドントケア、Yの値は、ハイインピーダンスHi-Zであり、Zの値はHighであり、Cmpの値はHighである。比較命令の値がHighの場合、Yの値とZの値とCmpの値とは期待レジxと検査レジxとに応じて決定される。比較命令がHighの場合、期待レジxの値と検査レジxの値とが一致すると、Cmpの値がLowとなり、期待レジxの値と検査レジxの値とが一致しないと、Cmpの値がHighとなる。図11に戻って、Comp-a~Comp-iは、比較回路1110の入力である。比較回路1110は、Comp-a~Comp-iと出力命令を入力とし、OUTを出力とする。比較回路1110は、NOR回路1111~1113と、組み合わせ回路1114とを有している。出力命令がLowの場合、OUTはHighを出力し、出力命令がHighの場合、OUTはComp-a~Comp-iの値によって決定される。出力命令がHighの場合、Comp-a~Comp-iのうちいずれか一つの信号の値がHighであれば、OUTからHighが出力され、Comp-a~Comp-iのうちのすべての信号の値がLowであれば、OUTからLowが出力される。また、図8に戻って、出力端子806は、比較回路805から比較結果を出力する。出力命令がHighの場合に、出力端子806からLowが出力された場合、選択された2つの観測箇所でのエッジ数が一致したことを示す。図14は、CoCやSiPの一の例を示す説明図である。CoC1400は、DRAM1401とLogicMemoryController1402とを有している。DRAM1401は、マクロであり、半導体装置800を有していることとする。CoC1400では、たとえば、比較結果をPADから出力する。SiP1410では、DRAM1411とASIC1412を有している。DRAM1411は、半導体装置800を有していることとする。SiP1410では、比較結果をPin/Ballから出力する。図15は、CoCやSiPの他の例を示す説明図である。BISTを用いて試験する場合には、選択された観測箇所が出力される。CoC1500は、DRAM1501とLogicMemoryController1502とを有している。DRAM1501は、マクロであり、半導体装置800を有していることとする。CoC1500では、たとえば、比較結果と選択された観測箇所の情報をPADから出力する。SiP1510では、DRAM1511とASIC1512を有している。DRAM1511は、半導体装置800を有していることとする。SiP1510では、比較結果と選択された観測箇所の情報をPin/Ballから出力する。実施の形態2実施の形態2では、実施の形態1で説明した半導体装置800によってDRAM600のリード/ライト時に使用されるパスを試験する例を示す。試験装置のハードウェア例図16は、実施の形態2にかかる試験装置のハードウェア例を示すブロック図である。図16において、試験装置1600は、CPUCentralProcessingUnit1601と、ROMRead‐OnlyMemory1602と、RAMRandomAccessMemory1603と、磁気ディスクドライブ1604と、磁気ディスク1605と、光ディスクドライブ1606と、光ディスク1607と、ディスプレイ1608と、I/FInterface1609と、キーボード1610と、マウス1611と、スキャナ1612と、プリンタ1613と、を備えている。また、各部はバス1615によってそれぞれ接続されている。ここで、CPU1601は、試験装置1600の全体の制御を司る。ROM1602は、ブートプログラムなどのプログラムを記憶している。RAM1603は、CPU1601のワークエリアとして使用される。磁気ディスクドライブ1604は、CPU1601の制御にしたがって磁気ディスク1605に対するデータのリード/ライトを制御する。磁気ディスク1605は、磁気ディスクドライブ1604の制御で書き込まれたデータを記憶する。光ディスクドライブ1606は、CPU1601の制御にしたがって光ディスク1607に対するデータのリード/ライトを制御する。光ディスク1607は、光ディスクドライブ1606の制御で書き込まれたデータを記憶したり、光ディスク1607に記憶されたデータをコンピュータに読み取らせたりする。ディスプレイ1608は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ1608は、たとえば、CRT、TFT液晶ディスプレイ、プラズマディスプレイなどを採用することができる。I/F1609は、通信回線を通じてLANLocalAreaNetwork、WANWideAreaNetwork、インターネットなどのネットワーク1614に接続され、ネットワーク1614を介して他の装置に接続される。そして、I/F1609は、ネットワーク1614と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。I/F1609には、たとえばモデムやLANアダプタなどを採用することができる。キーボード1610は、文字、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス1611は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などを行う。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。スキャナ1612は、画像を光学的に読み取り、試験装置1600内に画像データを取り込む。なお、スキャナ1612は、OCROpticalCharacterReader機能を持たせてもよい。また、プリンタ1613は、画像データや文書データを印刷する。プリンタ1613には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。例1例1では、ある入力信号での第1の観測箇所のカウント値を期待値とし、該入力信号と同一入力信号での第2の観測箇所のカウント値と該期待値とを比較する例を示す。実施の形態2の例1にかかる試験装置1600の機能ブロック図例図17は、実施の形態2の例1にかかる試験装置1600の機能ブロック図である。試験装置1600は、第1の選択信号入力部1701と、第1の入力信号入力部1702と、第2の選択信号入力部1703と、第2の入力信号入力部1704と、取得部1705と、を有している。第1の選択信号入力部1701~取得部1705は、具体的には、たとえば、試験プログラムにコーディングされていることとする。該プログラムはRAM1603、磁気ディスク1605、光ディスク1607などの記憶装置に記憶されていることとする。CPU1601が、該記憶装置にアクセスして該試験プログラムを読み出し、該プログラム内にコーディングされている処理を実行することにより、該第1の選択信号入力部1701~取得部1705の処理が実行される。第1の選択信号入力部1701は、複数の選択箇所から、第1の観測箇所を半導体装置800に選択させる選択信号を半導体装置800へ入力する。第1の入力信号入力部1702は、選択信号を入力後、立ち上がり立ち下がりを一定期間繰り返す入力信号を入力端子へ入力する。DRAM600では、該入力端子がDQPAD613である。第2の選択信号入力部1703は、第1の入力信号入力部1702による入力信号を入力後、複数の観測箇所から、第2の観測箇所を選択させる選択信号を入力する。第2の入力信号入力部1704は、選択信号を入力後、入力信号を入力端子へ入力する。取得部1705は、比較結果をPADから取得する。具体的には、たとえば、取得部1705は、取得した比較結果をディスプレイ1608へ表示、プリンタ1613へ印刷出力、I/F1609によって外部装置へ送信してもよい。また、具体的には、たとえば、取得部1705は、RAM1603、磁気ディスク1605、光ディスク1607などの記憶装置に記憶させることとしてもよい。ここで、半導体装置800を例に挙げて、第1の観測箇所が観測箇所1であり、第2の観測箇所が観測箇所3である場合の試験処理手順を説明する。実施の形態2の例1にかかる試験装置1600による試験処理手順図18は、実施の形態2の例1にかかる試験装置1600による試験処理手順を示すフローチャートである。まず、試験装置1600が、第1の選択信号入力部1701により、観測箇所1を選択させる選択信号を入力しステップS1801、カウンタ802をリセットさせるリセット信号を入力するステップS1802。試験装置1600が、第1の入力信号入力部1702により、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号の入力を開始しステップS1803、一定期間経過後、入力信号の入力を終了しステップS1804、期待値レジスタ803への取り込み命令を入力するステップS1805。つぎに、試験装置1600が、第2の選択信号入力部1703により、観測箇所3を選択させる選択信号を入力しステップS1806、カウンタ802をリセットさせるリセット信号を入力しステップS1807、第2の入力信号入力部1704により、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号の入力を開始するステップS1808。試験装置1600が、一定期間経過後、入力信号の入力を終了しステップS1809、検査対象用レジスタ804への取り込み命令を入力するステップS1810。試験装置1600が、期待値レジスタ803の値と、検査対象用レジスタ804の値と、を比較させる命令を入力しステップS1811、取得部1705により、比較結果を取得しステップS1812、一連の処理を終了する。つぎに、試験装置1600の試験による観測箇所1でのエッジ数と観測箇所3でのエッジ数との比較に関する半導体装置800の詳細な動作について図19~図22を用いて説明する。図19は、観測箇所1と観測箇所3の比較例を示す説明図その1である。まず、観測箇所1でのエッジ数を期待値とするために、試験装置1600が選択信号を4’b0000とし、選択回路801が観測箇所1での値をカウンタ802へ出力する。試験装置1600がTest/リセット信号をLowからHighにすることで、カウンタ802がカウント可能となる。試験装置1600が、DQPAD613を介して入力信号を入力すると、カウンタ802は、観測箇所1でのエッジ数をカウントする。試験装置1600が取り込みA命令を入力し、期待値レジスタ803がカウンタ802のカウント値を取り込む。ここで、取り込みA命令を入力するとは、取り込みA命令をLowからHighに変更することである。図20は、期待値の取り込みに関する動作例を示す説明図である。タイミングチャート2000では、観測箇所1と、観測箇所3と、選択信号と、TEST/リセット信号と、COUNT[8:0]と、取り込みAと、期待レジa~iと、取り込みBと、検査レジa~iと、の変化を示す。さらに、タイミングチャート200では、比較命令と、Comp-a~Comp-iと、出力命令と、比較結果との変化を示す。ここでは、理解の容易化のため、一定時間ごとに時間1~9の番号を付している。まず、時間1では、TEST/リセット信号がLowであるため、カウンタ802がリセットされる。TEST/リセット信号がLowからHighに変化すると、カウンタ802はカウント可能となる。選択信号は4’b0000であるため、観測箇所1での値がカウンタ802へ入力される。観測箇所1での値がHighからLowに変化すると、カウンタ802がカウントし、図20中COUNT[8:0]の値がカウントアップされている。そして、時間8では、取り込みAがLowからHighになるため、期待値レジスタ803がCOUNT[8:0]の値を取り込むことで、期待レジa~iの値が9’b000000111となる。図21は、観測箇所1と観測箇所3の比較例を示す説明図その2である。観測箇所3のデータを検査対象とするために、試験装置1600が選択信号を4’b010とし、選択回路801が観測箇所3での値をカウンタ802へ出力する。試験装置1600がTest/リセット信号を用いてカウンタ802をリセットする。試験装置1600が、Test/リセット信号をLowからHighにすることで、カウンタ802がカウント可能となる。試験装置1600が、DQPAD613を介して観測箇所1での計数時の入力信号と同一の入力信号を入力すると、カウンタ802は観測箇所3でのエッジ数をカウントする。試験装置1600が取り込みB命令を入力し、検査対象用レジスタ804がカウンタ802のカウント値を取り込む。ここで、取り込みB命令を入力するとは、取り込みB命令をLowからHighに変更することである。図22は、検査対象の取り込みに関する動作例を示す説明図である。図22のタイミングチャート2000は、図20のタイミングチャート2000の続きであり、理解の容易化のため、一定時間ごとに時間10~18の番号を付している。時間10では、選択信号は4’b0010であるため、観測箇所3のデータがカウンタ802へ入力される。時間10では、TEST/リセット信号がHighからLowになり、COUNT[8:0]の値が9’b000000000となり、TEST/リセット信号がLowからHighに変化すると、カウンタ802はカウント可能となる。カウンタ802は、観測箇所3でのトグル回数をカウントする。時間17では、取り込みBがLOWからHighに変化し、検査対象用レジスタ804がカウンタ802のカウント値を取り込むことで、検査レジa~iが9’b000000110となる。時間18では、比較命令がLowからHighとなり、期待レジa~iの値と検査レジa~iの値とがそれぞれ比較される。期待レジa~iの値が9’b000000111であり、検査レジa~iの値が9’b000000110である。Comp-a~Comp-iの値は9’b000000001であり、Comp-iがHighであるため、最下位ビットの比較結果が不一致であることを示している。時間18では、出力命令がLowからHighに変化し、比較回路805から比較結果が出力される。ここでは、比較結果がHighであるため、期待値レジスタ803の値と検査対象用レジスタ804の値とが不一致である。すなわち、観測箇所1から観測箇所3までの間に不具合の原因がある。また、たとえば、不具合の原因を詳細に特定するために、観測箇所1と観測箇所2とを比較、または観測箇所2と観測箇所3とを比較してもよい。例2例2では、低速動作試験SLOWSPEED試験による観測箇所でのカウント値を期待値とし、高速動作試験AtSpeed試験による同一観測箇所でのカウント値と該期待値とを比較する例を示す。高速動作試験の入力信号は、低速動作試験での入力信号とはエッジ数が同一であり、周期が低速動作試験での入力信号よりも速くなる。実施の形態2の例2にかかる試験装置1600の機能ブロック図例図23は、実施の形態2の例2にかかる試験装置1600の機能ブロック図である。試験装置1600は、選択信号入力部2301と、第1の入力信号入力部2302と、第2の入力信号入力部2303と、取得部2304と、を有している。選択信号入力部2301~取得部2304は、具体的には、たとえば、試験プログラムにコーディングされていることとする。該プログラムはRAM1603、磁気ディスク1605、光ディスク1607などの記憶装置に記憶されていることとする。CPU1601が、該記憶装置にアクセスして該試験プログラムを読み出し、該プログラム内にコーディングされている処理を実行することにより、該第1の選択信号入力部2301~取得部2304の処理が実行される。選択信号入力部2301は、複数の観測箇所から、一の観測箇所を選択させる選択信号を入力する。第1の入力信号入力部2302は、低速動作試験での第1の入力信号を入力端子へ入力する。第2の入力信号入力部2303は、高速動作試験での第2の入力信号を入力端子へ入力する。ここで、入力端子は、DQPAD613である。取得部2304は、比較結果を取得する。具体的には、たとえば、取得部2304は、取得した比較結果をディスプレイ1608へ表示、プリンタ1613へ印刷出力、I/F1609によって外部装置へ送信してもよい。また、具体的には、たとえば、取得部2304は、RAM1603、磁気ディスク1605、光ディスク1607などの記憶装置に記憶させることとしてもよい。ここで、半導体装置800を例に挙げて、一の観測箇所が、観測箇所1である場合の試験装置1600による試験処理手順を説明する。実施の形態2の例2にかかる試験装置1600による試験処理手順図24は、実施の形態2の例2にかかる試験装置1600による試験処理手順を示すフローチャートである。まず、試験装置1600が、選択信号入力部2301により観測箇所1を選択させる選択信号を入力しステップS2401、カウンタ802をリセットさせるリセット信号を入力するステップS2402。試験装置1600が、第1の入力信号入力部2302により、低速動作試験での第1の入力信号の入力を開始しステップS2403、所定期間分入力したら、第1の入力信号の入力を終了するステップS2404。試験装置1600が、期待値レジスタ803への取り込み命令を入力しステップS2405、カウンタ802をリセットさせるリセット信号を入力するステップS2406。試験装置1600が、第2の入力信号入力部2303により、高速動作試験での第2の入力信号の入力を開始しステップS2407、第1の入力信号と同一エッジ数分入力したら、第2の入力信号の入力を終了するステップS2408。試験装置1600が、検査対象用レジスタ804への取り込み命令を入力しステップS2409、期待値レジスタ803の値と検査対象用レジスタ804の値とを比較させる命令を入力するステップS2410。試験装置1600が、取得部2304により、比較結果を取得しステップS2411、一連の処理を終了する。例3つぎに、例3では、低速動作試験SLOWSPEED試験による観測箇所1でのカウント値を期待値とし、高速動作試験AtSpeed試験による観測箇所1~6でのカウント値と期待値とを比較する試験処理手順を示す。実施の形態2の例3にかかる試験装置1600による試験処理手順図25および図26は、実施の形態2の例3にかかる試験装置1600による試験処理手順を示すフローチャートである。まず、試験装置1600が、観測箇所1を選択回路801に選択させる選択信号を入力しステップS2501、カウンタ802をリセットさせるリセット信号を入力しステップS2502、低速動作試験での第1の入力信号の入力を開始するステップS2503。試験装置1600が、一定期間入力信号を入力したら、第1の入力信号の入力を終了しステップS2504、期待値レジスタ803への取り込み命令を入力するステップS2505。つぎに、試験装置1600が、観測箇所1~6のうち、未確認な観測箇所があるか否かを判断するステップS2506。試験装置1600が、観測箇所1~6のうち、未確認な観測箇所があると判断した場合ステップS2506:Yes、未確認な観測箇所から任意の観測箇所を選択するステップS2507。試験装置1600が、選択した観測箇所を選択回路801に選択させる選択信号を入力しステップS2508、カウンタ802をリセットさせるリセット信号を入力しステップS2509、高速動作試験での第2の入力信号の入力を開始するステップS2510。試験装置1600が、第1の入力信号と同一エッジ数分入力したら、第2の入力信号の入力を終了しステップS2511、検査対象用レジスタ804への取り込み命令を入力するステップS2512。試験装置1600が、期待値レジスタ803の値と検査対象用レジスタ804の値とを比較させる命令を入力しステップS2513、比較結果を取得するステップS2514。そして、試験装置1600が、不一致であるか否かを判断するステップS2515。試験装置1600が、不一致であると判断した場合ステップS2515:Yes、選択した観測箇所で不一致が発生したことを出力しステップS2516、一連の処理を終了する。試験装置1600が、不一致でないと判断した場合ステップS2515:No、ステップS2506へ戻る。試験装置1600が、観測箇所1~6のうち、未確認な観測箇所がないと判断した場合ステップS2506:No、一連の処理を終了する。例4例4では、BISTを用いて自動で試験する。例4では、例3と同様に低速動作試験SLOWSPEED試験での観測箇所1のカウント値を期待値とし、高速動作試験AtSpeedでの観測箇所1~6のカウント値と期待値とを比較する例を示す。実施の形態2の例4にかかる試験装置1600による試験処理手順図27および図28は、実施の形態2の例4にかかる試験装置1600による試験処理手順を示すフローチャートである。まず、試験装置1600が、自動検査スタート命令を出力しステップS2701、観測箇所1を選択回路801に選択させる選択信号を入力するステップS2702。試験装置1600が、カウンタ802をリセットさせるリセット信号を入力しステップS2703、低速動作試験での内部発生信号を送信するステップS2704。試験装置1600が、一定期間内部発生信号を送信したら、内部発生信号の送信を終了しステップS2705、期待値レジスタ803への取り込み命令を入力するステップS2706。つぎに、試験装置1600が、観測箇所1~6のうち、未確認な観測箇所があるか否かを判断するステップS2707。試験装置1600が、観測箇所1~6のうち、未確認な観測箇所があると判断した場合ステップS2707:Yes、未確認な観測箇所から任意の観測箇所を選択するステップS2708。試験装置1600が、選択した観測箇所を選択回路801に選択させる選択信号を入力しステップS2709、カウンタ802をリセットさせるリセット信号を入力しステップS2710、高速動作試験での内部発生信号を送信するステップS2711。試験装置1600が、低速動作試験での内部発生信号と同一エッジ数分入力したら、内部発生信号の送信を終了しステップS2712、検査対象用レジスタ804への取り込み命令を入力するステップS2713。試験装置1600が、期待値レジスタ803の値と検査対象用レジスタ804の値とを比較させる比較命令を内部発生させステップS2714、比較結果と選択した観測箇所の情報とを出力しステップS2715、ステップS2707へ戻る。試験装置1600が、観測箇所1~6のうち、未確認な観測箇所がないと判断した場合ステップS2707:No、一連の処理を終了する。以上実施の形態1で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所での第1のエッジ数と該信号が通過する該パス上の第2の観測箇所での第2のエッジ数をカウントする。そして、第1のエッジ数と第2のエッジ数とを比較する。これにより、期待値を外部から入れることなく、特定パスの動作を確認することができ、不具合の特定を容易化することができる。また、第1の観測箇所と第2の観測箇所から観測箇所を順次選択し、選択した観測箇所ごとに選択した観測箇所でのエッジ数をカウントする。これにより、観測箇所ごとにカウンタを設けずに、1カウンタのみで2観測箇所でのエッジ数をカウントすることができる。したがって、半導体装置の回路規模を最小限に抑えつつ、特定パスの不具合箇所の特定を容易化することができる。また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。また、実施の形態1で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第1の入力信号が受け渡される観測箇所での第1のエッジ数をカウントする。第1の入力信号とエッジ数が同一であり、周期が異なる第2の入力信号が受け渡される該観測箇所での第2のエッジ数をカウントする。そして、第1のエッジ数と第2のエッジ数とを比較する。これにより、同一観測箇所において、低速動作試験と高速動作試験との違いのみで、不具合が発生するか否かを判断することができる。これにより、パスの不具合箇所の特定を容易化することができる。また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。また、実施の形態1で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第1の入力信号が受け渡される特定パス上の第1の観測箇所での第1のエッジ数をカウントする。第1の入力信号とエッジ数が同一であり、周期が異なる第2の入力信号が受け渡される特定パス上の第2の観測箇所での第2のエッジ数をカウントする。そして、第1のエッジ数と第2のエッジ数とを比較する。これにより、異なる観測箇所において、低速動作試験と高速動作試験との違いにより、不具合が発生するか否かを判断することができる。これにより、特定パスの動作確認の容易化および不具合箇所の特定を容易化することができる。また、第1の観測箇所と第2の観測箇所から観測箇所を順次選択し、選択した観測箇所ごとに選択した観測箇所でのエッジ数をカウントする。これにより、観測箇所ごとにカウンタを設けずに、1カウンタのみで2観測箇所でのエッジ数をカウントすることができる。したがって、半導体装置の回路規模を最小限に抑えつつ、特定パスの不具合箇所の特定を容易化することができる。また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。以上実施の形態2で説明したように、試験プログラム、試験方法、および試験装置によれば、実施の形態1で説明した半導体装置に、第1の観測箇所を選択させる選択信号を入力し、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号を入力する。一定期間経過後に、該半導体装置に、第2の観測箇所を選択させる選択信号を入力し、再度入力信号を入力する。これにより、検証者が選択した2つの観測箇所でのエッジ数を比較することができ、不具合の検証を容易化することができる。また、実施の形態1で説明した半導体装置に、立ち上がりおよび立ち下がりを一定期間繰り返す第1の入力信号を入力する。一定期間経過後に、該半導体装置に、第1の入力信号と同一エッジ数であり、異なる周期の第2の入力信号を入力する。これにより、同一観測箇所において、検証者が複数の周波数での動作試験を行うことができ、特定パスの不具合箇所の特定を容易化することができる。なお、本実施の形態で説明した試験方法は、予め用意された試験プログラムをパーソナルコンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本試験プログラムは、ハードディスク、フレキシブルディスク、CD-ROM、MO、DVD等のコンピュータで読み取り可能な記録媒体や記憶装置に記録され、コンピュータによって記録媒体や記憶装置から読み出されることによって実行される。また本試験プログラムは、インターネット等のネットワークを介して配布してもよい。上述した実施の形態に関し、さらに以下の付記を開示する。付記1立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所での第1のエッジ数および前記パス上の第2の観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備えることを特徴とする半導体装置。付記2前記第1の観測箇所と前記第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、前記計数手段は、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数することを特徴とする付記1に記載の半導体装置。付記3前記計数手段は、前記第1のエッジ数を計数する第1のカウンタと、前記第2のエッジ数を計数する第2のカウンタと、を備えることを特徴とする付記1に記載の半導体装置。付記4立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の前記観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備えることを特徴とする半導体装置。付記5立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の第1の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の第2の観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備えることを特徴とする半導体装置。付記6前記第1の観測箇所と前記第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、前記計数手段は、前記選択手段により選択された観測箇所ごとにエッジ数を計数することを特徴とする付記5に記載の半導体装置。付記7前記計数手段は、前記第1のエッジ数を計数する第1のカウンタと、前記第2のエッジ数を計数する第2のカウンタと、を備えることを特徴とする付記5に記載の半導体装置。付記8立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を前記入力端子へ入力し、前記比較結果を取得する、処理を実行させることを特徴とする試験プログラム。付記9立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、前記第1の信号を、前記第1の信号を前記パス上へ供給可能な入力端子へ入力し、前記第1の信号を入力後、前記第2の信号を前記入力端子へ入力し、前記比較結果を取得する、処理を実行させることを特徴とする試験プログラム。付記10立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を前記入力端子へ入力し、前記比較結果を取得する、ことを特徴とする試験方法。付記11立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の前記観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、前記第1の信号を、前記第1の信号を前記パス上へ供給可能な入力端子へ入力し、前記第1の信号を入力後、前記第2の信号を前記入力端子へ入力し、前記比較結果を取得する、ことを特徴とする試験方法。付記12立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力する第1の選択信号入力手段と、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力する第1の信号入力手段と、前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力する第2の選択信号入力手段と、前記選択信号を入力後、前記信号を前記入力端子へ入力する第2の信号入力手段と、前記比較結果を取得する取得手段と、を備えることを特徴とする試験装置。付記13立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の前記観測箇所での第2のエッジ数を計数する計数手段と、前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、前記第1の信号を、前記第1の信号を前記パス上へ供給可能な入力端子へ入力する第1の信号入力手段と、前記第1の信号を入力後、前記第2の信号を前記入力端子へ入力する第2の信号入力手段と、前記比較結果を取得する取得手段と、を備えることを特徴とする試験装置。"