第1導電型を有する炭化ケイ素を含む半導体基板と、前記半導体基板上に形成され、前記第1導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、前記ドリフト層内の上面に形成された前記第1導電型と異なる第2導電型を有する半導体領域と、前記ドリフト層上に形成されたパッシベーション膜と、前記ドリフト層上に形成された電極と、前記ドリフト層の裏面に接して形成された裏面電極と、を含み、前記パッシベーション膜は、前記ドリフト層の上面に接して形成された第1絶縁膜と、前記第1絶縁膜上に形成された金属絶縁膜と、前記金属絶縁膜上に形成された第2絶縁膜と、を有し、前記金属絶縁膜の膜厚は0.3nm以上10nm以下の範囲にあることを特徴とする半導体装置。前記金属絶縁膜はアルミ酸化物を含むことを特徴とする請求項1記載の半導体装置。前記金属絶縁膜はアルミ窒化物を含むことを特徴とする請求項1記載の半導体装置。前記金属絶縁膜はチタン酸化物を含むことを特徴とする請求項1記載の半導体装置。前記金属絶縁膜の膜厚は5nm以下であることを特徴とする請求項1記載の半導体装置。前記金属絶縁膜の膜厚は1nm以下であることを特徴とする請求項1記載の半導体装置。前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを含むことを特徴とする請求項1記載の半導体装置。前記第1絶縁膜と前記ドリフト層との界面近傍の前記第1絶縁膜内に窒素が導入されていることを特徴とする請求項1記載の半導体装置。前記ドリフト層の上面に形成され、前記第2導電型を有するベース領域と、前記ベース領域の上面に形成され、前記第1導電型を有し、かつ前記ドリフト層よりも不純物濃度が高いソース領域と、前記ベース領域の上面に形成され、前記第2導電型を有し、かつ前記ベース領域よりも不純物濃度が高いコンタクト領域と、前記ドリフト層および前記ベース領域の直上にゲート絶縁膜を介して形成されたゲート電極と、を有し、前記電極は前記ソース領域および前記コンタクト領域に電気的に接続され、前記ゲート絶縁膜は、前記ドリフト層の上面に接して形成された第3絶縁膜と、前記第3絶縁膜上に形成された金属絶縁膜と、前記金属絶縁膜上に形成された第4絶縁膜と、を有し、前記金属絶縁膜の膜厚は0.3nm以上10nm以下の範囲にあり、前記ゲート絶縁膜の膜厚は30以上100nm以下の範囲にあり、前記パッシベーション膜は前記ゲート絶縁膜と同一の構造を含むことを特徴とする請求項1記載の半導体装置。前記パッシベーション膜は前記第2絶縁膜上に形成された第5絶縁膜を含むことを特徴とする請求項9記載の半導体装置。前記第3絶縁膜と前記ドリフト層との界面近傍の前記第3絶縁膜内に窒素が導入されていることを特徴とする請求項9記載の半導体装置。前記第3絶縁膜および前記第4絶縁膜は酸化シリコンを含むことを特徴とする請求項9記載の半導体装置。第1導電型を有する炭化ケイ素を含む半導体基板と、前記半導体基板上に形成され、前記第1導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、前記ドリフト層内の上面に形成された前記第1導電型と異なる第2導電型を有する半導体領域と、前記ドリフト層上に形成されたパッシベーション膜と、前記ドリフト層上に形成された電極と、前記ドリフト層の裏面に接して形成された裏面電極と、を含み、前記パッシベーション膜は、前記ドリフト層の上面に接して形成された第1絶縁膜と、前記第1絶縁膜上に順に積層された第1窒化膜、金属絶縁膜、第2窒化膜および第2絶縁膜と、を有し、前記金属絶縁膜の膜厚は0.3nm以上であり、前記第1窒化膜、前記金属絶縁膜および前記第2窒化膜の膜厚の和は10nm以下であることを特徴とする半導体装置。前記金属絶縁膜はアルミ酸化物を含むことを特徴とする請求項13記載の半導体装置。前記金属絶縁膜はアルミ窒化物を含むことを特徴とする請求項13記載の半導体装置。前記金属絶縁膜はチタン酸化物を含むことを特徴とする請求項13記載の半導体装置。前記第1絶縁膜と前記ドリフト層との界面近傍の前記第1絶縁膜内に窒素が導入されていることを特徴とする請求項13記載の半導体装置。基板にSiCを用いたパワーデバイスのターミネーション設計においてはJTE、FLRの構造設計のみでなく、ターミネーション構造の上部に設けられたパッシべーション膜にも高電界がかかることを考慮する必要がある。ここで、図14、図15に示すダイオードをパワーデバイスの例としてJTEの動作原理を説明する。図14はダイオードの表面電極とパッシべーション膜の平面図であり、図15は図14のA-A線における断面図である。図14では、n型基板1図15参照上のn-型ドリフト層2と、n-型ドリフト層2上面に形成されたp型ガードリング領域3、p型JTE領域4およびn型フィールドストップ領域5のみを示しており、それより上部に形成されたパッシべーション膜、表面電極および樹脂膜などは図示を省略している。また、図15では図14の半導体チップの端部であるターミネーション領域のみを示し、半導体チップの中央部にあるアクティブ領域およびアクティブ領域に形成されたダイオードの図示は省略している。また、図14は平面図であるが、図面を見易くするために部分的にハッチングを付している。図15に示すように、n型基板1上に形成されたn-型ドリフト層2の上面には、p型ガードリング領域3、p型JTE領域4およびn型フィールドストップ領域5が形成され、n型基板1の裏面には裏面電極7が形成され、n-型ドリフト層2上にはn-型ドリフト層2の上面に接して表面電極8、パッシべーション膜11およびフローティング電極9が形成されている。n型フィールドストップ領域5上にはフローティング電極9が電気的に接続されており、表面電極8およびフローティング電極9のそれぞれの一部はパッシべーション膜11上に乗り上げるように形成されている。図14に示すように、p型ガードリング領域3、p型JTE領域4およびn型フィールドストップ領域5は、n-型ドリフト層2上面のアクティブ領域を囲むようにn-型ドリフト層2上面の中心部から端部にかけて順に形成されている。また、p型ガードリング領域3に囲まれたアクティブ領域には高耐圧のダイオードが形成されているがここではその図示を省略し、アクティブ領域にはn-型ドリフト層2のみを示している。実際には、アクティブ領域のn-型ドリフト層2の上面にはp型の半導体層などが形成されている。図15に示す裏面電極7と表面電極8との間に電圧が印加されたブロッキング状態においては、例えば数kVの電圧が印加された裏面電極7から、例えば0Vの電圧が印加された表面電極8に向かって電気力線が伸びる。このとき、表面電極8のエッジ部分には電気力線が集中しやすいが、p型ガードリング領域3とp型JTE領域4が存在することによって電気力線が横方向に広げられるため、表面電極8のエッジ部分における電界集中を緩和できる。電界を緩和するp型領域を複数有するFLRでも、同様に横方向に電気力線を広げられるため、電界集中を緩和できる。これによりパワーデバイスの高耐圧化が可能となる。しかし、パッシべーション膜にhigh-k膜を用いる際には以下に説明する技術課題が存在する。パッシべーション膜は高電界により破壊されることを防ぐために通例数100nmから数μmの膜厚を有しており、パッシべーション膜にかかる電圧を酸化シリコン膜とhigh-k膜とで分担する場合には、当然high-k膜も相応の膜厚が必要となる。ところが、本発明者らが検討したところ、絶縁膜を酸化シリコン膜とhigh-k膜で構成した場合、high-k膜が厚いと絶縁膜の信頼性電気ストレス印加による絶縁膜電荷量の安定性が悪化するという問題があることが明らかになった。さらに、SiCパワーデバイスのようにパッシべーション膜に高電界が印加される場合、パッシべーション膜の破壊、リーク電流の増加だけでなく、以下に説明する技術課題が存在する。つまり、高電界によって加速されたキャリアがパッシべーション膜に注入される問題があり、また、パッシべーション膜内の電荷が高電界によって移動することにより、実効的なパッシべーション膜電荷が経時的に変動する問題がある。また、SiCと絶縁膜の界面には多数の界面トラップが存在するため、トラップへの電荷の充放電によっても実効的なパッシべーション膜電荷が変動する。パッシべーション膜内の電荷が変動すると、JTEまたはFLRなどにおける電気力線の広がり方が変化してしまう。このため、パワーデバイスの耐圧、すなわちダイオードのアノード-カソード間耐圧またはトランジスタのソース-ドレイン耐圧などが変動してしまい、信頼性の観点から問題となる。本発明の目的は、高い信頼性を有する半導体装置を提供することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願の一発明による半導体装置は、第1導電型を有する炭化ケイ素を含む半導体基板と、前記半導体基板上に形成され、前記第1導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、前記ドリフト層内の上面に形成された前記第1導電型と異なる第2導電型を有する半導体領域と、前記ドリフト層上に形成されたパッシベーション膜と、前記ドリフト層上に形成された電極と、前記ドリフト層の裏面に接して形成された裏面電極と、を含み、前記パッシベーション膜は、前記ドリフト層の上面に接して形成された第1絶縁膜と、前記第1絶縁膜上に形成された金属絶縁膜と、前記金属絶縁膜上に形成された第2絶縁膜と、を有し、前記金属絶縁膜の膜厚は0.3nm以上10nm以下の範囲にあるものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、半導体装置の信頼性を向上させることができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。実施の形態1図1に、本実施の形態の半導体装置の断面図を示す。本実施の形態の半導体装置は、炭化ケイ素SiCからなる半導体基板に形成された高耐圧トランジスタなどのパワーデバイス図示しないを有しており、図1には当該半導体基板をダイシングして個片化することで形成する半導体チップの端部となる領域ターミネーション領域の断面を示している。SiCはSiシリコンに比べて絶縁破壊電界が高く、耐圧が高い。デバイスの耐圧はドリフト層の厚さに大きく影響されるため、基板およびドリフト層にSiCを用いることで、デバイスの耐圧を確保しつつ、ドリフト層を薄く、高濃度にする事ができる。したがって、導通損失を低減することができるが、高耐圧化が可能となった分、ドリフト層上のパッシべーション膜にも高い耐圧がかかるため、これに起因してリーク電流が発生するなどの問題もある。なお、図1に示す構造体では、図の左側に半導体チップの中心部が位置し、図の右側に半導体チップの端部が位置する。図1に示すように、n型基板1上にエピタキシャル成長法などにより形成されたn-型ドリフト層2の上面には、p型ガードリング領域3、p型JTE領域4およびn型フィールドストップ領域5が形成されている。p型ガードリング領域3、p型JTE領域4およびn型フィールドストップ領域5は、半導体チップの中央部のアクティブ領域を囲むように、前記中央部図1の左側から半導体チップの端部図1の右側に向かって順に配置されている。つまり、当該半導体チップを上方から見ると、n-型ドリフト層2の上面のアクティブ領域を囲むようにp型ガードリング領域3が形成され、p型ガードリング領域3を囲むようにp型JTE領域4が形成され、p型JTE領域4を囲むようにn型フィールドストップ領域5がそれぞれ環状に形成されている。図において、p型ガードリング領域3およびp型JTE領域4は接しているが、p型JTE領域4およびn型フィールドストップ領域5は接しておらず、間に不純物が導入されていないn-型ドリフト層2が存在する。p型ガードリング領域3およびp型JTE領域4はSiCからなるn-型ドリフト層2の上面にp型の不純物例えばAlアルミニウムを導入して形成された半導体領域である。ここでは、p型ガードリング領域3の方がp型JTE領域4よりもp型不純物の濃度が高いものとするが、p型ガードリング領域3およびp型JTE領域4のそれぞれの不純物濃度はどちらが高くてもよく、また、互いに同じ不純物濃度であってもよい。また、p型ガードリング領域3およびp型JTE領域4は同様の接合深さを有し、n型フィールドストップ領域5はp型JTE領域4よりも浅い接合深さを有しているが、それぞれの半導体領域の接合深さはこれに限られるものではない。n型フィールドストップ領域5は、デバイスにかかる電界が半導体チップの端部に及ぶことを防ぐための半導体領域である。n型基板1の裏面には裏面電極7が形成され、n-型ドリフト層2上にはn-型ドリフト層2の上面に接して表面電極8、パッシべーション膜6およびフローティング電極9が形成されている。裏面電極7、表面電極8およびフローティング電極9は例えばAlアルミニウムなどからなり、パッシべーション膜6はn-型ドリフト層2の上面から上方に向かって順に積層された第1酸化シリコン膜6a、金属絶縁膜6bおよび第2酸化シリコン膜6cにより構成されている。第1酸化シリコン膜6aの底面はSiCからなるn-型ドリフト層2に接しており、また、金属絶縁膜6bの膜厚は0.3nm以上10nm以下である。ここでは、金属絶縁膜6bの膜厚は例えば1nmであるものとする。なお、本願では絶縁性を有する金属化合物からなる膜を金属絶縁膜と呼ぶ。金属絶縁膜6bは、例えば酸化アルミニウム例えばアルミナAl2O3などからなる絶縁膜である。本願では、酸素OおよびアルミニウムAlを含むアルミ酸化物を含む膜を酸化アルミニウム膜と呼ぶものとする。また、金属絶縁膜6bはチタン酸化物により形成することも考えられる。ただし、TiチタンおよびAlアルミニウムからなる絶縁膜はSiCに接していると電荷が注入されやすいため、ここでは金属絶縁膜6bの下面および上面を第1酸化シリコン膜6aおよび第2酸化シリコン膜6cにより覆っている。n型フィールドストップ領域5の上面にはフローティング電極9が電気的に接続されており、表面電極8はアクティブ領域のn-型ドリフト層2の上面に形成された高耐圧MOSFETMetalOxideSemiconductorFieldEffectTransistorのソース電極図示しないなどに電気的に接続されている。表面電極8およびフローティング電極9のそれぞれの一部はパッシべーション膜6の端部の上に乗り上げるように形成されている。フローティング電極9は、n型フィールドストップ領域5の電位を固定するための電極である。パッシべーション膜6は、p型ガードリング領域3の端部の上面、p型JTE領域4の上面、およびn型フィールドストップ領域5の端部の上面を覆うように配置されている。つまり、パッシべーション膜6は、p型ガードリング領域3の一部の直上からn型フィールドストップ領域5の一部の直上にかけて形成され、p型JTE領域4の上面を全て覆っている。本願では、図1に示すような半導体チップの端部エッジ部の近傍の領域に形成された電界緩和を目的とするp型ガードリング領域3またはp型JTE領域4半導体領域などを含む構造をターミネーション構造と呼ぶ。パッシべーション膜6の上部には、パッシべーション膜6、表面電極8、フローティング電極9を覆うような絶縁膜をさらに備えていてもよい。前記絶縁膜の材料としては、酸化シリコン膜などの絶縁膜またはポリイミドなどの樹脂を用いることが考えられる。このターミネーション構造を有する半導体装置の動作時であって、裏面電極7と表面電極8との間に電圧が印加されたブロッキング状態においては、裏面電極7から表面電極8に向かって電気力線が伸びる。表面電極8のエッジ部分、つまりn-型ドリフト層2に接する表面電極8の端部には電気力線が集中しやすいが、p型ガードリング領域3およびp型JTE領域4によって電気力線が横方向に広げられるため、表面電極8のエッジ部分における電界集中を緩和できる。また、以下に説明するように、パッシべーション膜6には負電荷を持つ金属絶縁膜6bを用いているため、パッシべーション膜6にかかる高電界によって実効的なパッシべーション膜6内の電荷が変動したとしても、表面電極8への電気力線の集中を防ぐことができる。このため、耐圧変動を抑制することが可能である。本発明の実施の形態の半導体装置は、SiCパワーデバイスのターミネーション構造を形成するp型不純物領域上のパッシべーション膜が、SiCn-型ドリフト層2と接する第1酸化シリコン膜と、第1酸化シリコン膜より上部に位置する金属絶縁膜と、金属絶縁膜より上部に位置する第2酸化シリコン膜とを有し、その金属絶縁膜の膜厚が0.3nm以上10nm以下であることを特徴とするものである。以下に、グラフを用いて本実施の形態の半導体装置の効果を説明する。図2に、実効的なパッシべーション膜電荷とデバイスの耐圧との関係を表したグラフを示す。グラフの縦軸はパワーデバイスの耐圧であり、パッシべーション膜の電荷量が0のときの耐圧を1と定義している。グラフの横軸はパッシべーション膜内の電荷量を示している。実効的なパッシべーション膜電荷が正の場合、正電荷が増えると耐圧が急激に低下する。つまり、グラフの右側ではパッシべーション膜の電荷量が変化することで耐圧が急激に変動する。一方、実効的なパッシべーション膜電荷が負の場合は、電荷による耐圧の変動がほとんど見られない。つまり、パッシべーション膜電荷が負の場合、パッシべーション膜電荷が多少正または負に増減しても、パッシべーション膜電荷が正の場合のように急激に耐圧が変化するようなことがない。特に、ブロッキング状態ではパッシべーション膜には正電荷が増加するが、元々のパッシべーション膜電荷が負であれば、図2に示すようにパッシべーション膜電荷が正に変動しても高い耐圧を保つことができる。AlアルミニウムまたはTiチタンを含む金属絶縁膜は負電荷を有するので、これらをパッシべーション膜に用いることにより、耐圧変動が少ない安定したターミネーション構造を実現できる。また、図1に示すように、金属絶縁膜6bの下層と上層に第1酸化シリコン膜6a、第2酸化シリコン膜6cをそれぞれ配置することにより、パッシべーション膜6に高電界がかかる場合でも金属絶縁膜6bへの電荷の注入を抑制することができる。これにより、パッシべーション膜6の電荷変動を抑えることができる。本発明者らが検討した結果、酸化アルミニウム膜の膜厚と負電荷量は図3のグラフに示すような関係があることが明らかになった。図3において、縦軸は酸化アルミニウム膜を含むパッシべーション膜の実効的な負電荷量QFの絶対値を示しており、酸化アルミニウム膜の膜厚が20nmのときの前記負電荷量を1として定義している。グラフの横軸は酸化アルミニウム膜の膜厚を示している。酸化アルミニウム膜の膜厚を0nmから厚くすると負電荷量が急激に増加するが、膜厚が0.3nm以上になると負電荷量の増加が非常に緩やかになる。つまり、酸化アルミニウム膜の膜厚が0.3nm以上あれば、酸化アルミニウム膜内に所望の負電荷を持たせることができる。一方で、酸化アルミニウム膜の膜厚が厚過ぎると、電気ストレスを与えた際に酸化アルミニウム膜の電荷量が変動しやすくなる。本発明者らの検討の結果、酸化アルミニウム膜の膜厚と、電気ストレスを与えた際のパッシべーション膜の電荷の変動量とは図4のグラフに示すような関係にあることが明らかになった。図4において、縦軸は電気ストレスによる酸化アルミニウム膜を含むパッシべーション膜の電荷の変動量を示しており、膜厚20nmのときの前記電荷の変動量を1として定義している。グラフの横軸は酸化アルミニウム膜の膜厚を示している。酸化アルミニウム膜の膜厚が薄いと電荷の変動量が少なくて安定しているが、膜厚が5nmを超えると電荷変動量が大きくなり、さらに10nmを超えると酸化アルミニウム膜を用いない場合、すなわち図8に示すようにパッシべーション膜11がSiO2のみからなるの場合に比べて電荷変動量が5倍以上になってしまう。特にSiCパワーデバイスのようにパッシべーション膜に高電界がかかる場合には電気ストレスが強いために高電界による影響を受けやすい。上記の事実により、金属絶縁膜の膜厚は0.3nm以上10nm以下であることが重要となる。つまり、金属絶縁膜の膜厚が0.3nm以上あれば十分な電荷量を持たせることができるが、膜厚が10nmよりも大きくなると金属絶縁膜内の電荷量が不安定になるため、膜厚を10nm以下とする必要がある。また、より好ましくは、金属絶縁膜の膜厚は0.3nm以上5nm以下であることが望ましい。これにより、電気ストレスに対してより安定した電荷を有するパッシべーション膜を提供できる。また、基板の主面がドライエッチングによってダメージを受けることを避けることなどを目的として、ウェットエッチングによって金属絶縁膜を加工する場合には、金属絶縁膜の膜厚は0.3nm以上1nm以下であることがさらに望ましい。これにより、エッチング残りがなく、金属絶縁膜と、その上下に位置する酸化シリコン膜を連続して加工することが可能である。なお、ターミネーション構造のp型不純物領域の濃度、幅、深さ等の構造設計によってパッシべーション膜にかかる電界を制御できるため、厚膜のhigh-k膜を形成せずともパッシべーション膜の絶縁破壊の防止およびリーク電流の低減が可能であり、デバイスを高耐圧化できる。したがって、図1に示すように、必ずしもパッシべーション膜6内に誘電率が高く膜厚が厚いhigh-k膜を形成する必要はない。膜厚が厚いhigh-k膜は電気ストレスが印加された際に絶縁膜電荷量の安定性が低くなるが、図1に示す半導体装置では、パッシべーション膜6内に膜厚が厚いhigh-k膜を形成していないため、パッシべーション膜6の電荷量が変動することを防ぐことが可能である。本実施の形態の半導体装置では、図1に示すように膜厚が0.3nm以上10nm以下である金属絶縁膜6bを用いてパッシべーション膜6を構成することにより、電界の影響を受けにくく安定した電荷を保つことができるターミネーション構造を実現している。また、金属絶縁膜6bを酸化アルミニウム膜により構成することで金属絶縁膜6bを負電荷を持つ絶縁膜としているため、図2を用いて説明したように、ブロッキング状態における高電界によりパッシべーション膜6内の正電荷が増大しても、パッシべーション膜6の高い耐圧を保つことができる。したがって、SiCパワーデバイスを有する半導体装置のターミネーション領域において、高電界が印加されてもパッシべーション膜内の電荷を安定させることができ、パッシべーション膜の耐圧の変動量を低減し、高い耐圧を安定して維持することができる。このため、表面電極8のエッジ部へ電気力線が集中することで流れるリーク電流の発生を防ぎ、絶縁膜の信頼性電気ストレス印加による絶縁膜電荷量の安定性を向上し、パワーデバイスの耐圧、すなわちダイオードのアノード-カソード間耐圧またはトランジスタのソース-ドレイン耐圧などが変動してしまうことを防ぐことができる。これにより、半導体装置の信頼性を向上することができる。つまり、パッシべーション膜6中に負の固定電荷を有する金属絶縁膜6bを挿入することにより、実効的なパッシべーション膜電荷を負にすることができる。これにより、パッシべーション膜への高電界印加があっても、耐圧変動が少ない安定なターミネーション構造を提供することを可能としている。以下に、本実施の形態の半導体装置の製造方法を図面を用いて説明する。図5~図10は、製造工程中の半導体装置の断面図を示すものである。なお、ここではアクティブ領域は図示せず、アクティブ領域に形成される高耐圧素子の製造工程の説明は省略するが、ターミネーション構造の形成と同時に、アクティブ領域についてもデバイス構造に従って半導体素子が形成されることは言うまでもない。まず、図5に示すように、SiC基板であるn型基板1上に、n-型ドリフト層2が積層された基体を準備する。n-型ドリフト層2はエピタキシャル成長法によりn型基板1上に形成されたn型のSiC膜である。次に、図6に示すように、n-型ドリフト層2の上面に酸化シリコン膜などからなる絶縁膜を形成した後、当該絶縁膜をパターニングすることでイオン注入用のマスクM1を形成し、続いてp型の不純物例えばAlアルミニウムをn-型ドリフト層2の上面にイオン注入してp型ガードリング領域3を形成する。このときp型ガードリング領域3は、ドーピング濃度を1×1018cm-3~2×1020cm-3程度とし、厚さ接合深さを0.5~2.0μm程度として形成する。次に、図7に示すように、マスクM1を除去した後、n-型ドリフト層2上およびp型ガードリング領域3上に酸化シリコン膜などからなるパターニングされたイオン注入用のマスクM2を形成する。続いて、マスクM2から露出しているn-型ドリフト層2の上面にp型の不純物例えばAlアルミニウムをイオン注入してp型JTE領域4を形成する。このときp型JTE領域4は、ドーピング濃度を5×1016cm-3~1×1018cm-3程度とし、厚さ0.5~2.0μm程度で形成する。ここでは、p型ガードリング領域3に隣接させてp型JTE領域4を形成させる。次に、図8に示すように、マスクM2を除去した後、n-型ドリフト層2上、p型ガードリング領域3上およびp型JTE領域4上に酸化シリコン膜などからなるパターニングされたイオン注入用のマスクM3を形成する。続いて、マスクM3から露出しているn-型ドリフト層2の上面にn型の不純物例えばN窒素をイオン注入してn型フィールドストップ領域5を形成する。p型ガードリング領域3、p型JTE領域4およびn型フィールドストップ領域5は、n-型ドリフト層2上面のアクティブ領域図示しないを囲むようにアクティブ領域の外側に向かって順に形成する。つまり、後にn型基板1をダイシングにより個片化して形成する半導体チップの中央部のアクティブ領域を囲むように、前記中央部図8の左側から半導体チップの端部図8の右側に向かってp型ガードリング領域3、p型JTE領域4およびn型フィールドストップ領域5が順に配置されている。平面視においては、n-型ドリフト層2の上面のアクティブ領域を囲むようにp型ガードリング領域3を形成し、p型ガードリング領域3を囲むようにp型JTE領域4を形成し、p型JTE領域4を囲むようにn型フィールドストップ領域5を形成する。続いて、マスクM3を除去した後、注入されたAlアルミニウムおよびN窒素を活性化するためにn型基板1を含む製造工程中の半導体装置を例えば1700°Cで熱処理する。次に、図9に示すように、熱酸化またはCVDChemicalVaporDeposition:化学気相成長法、もしくはその両者の組合せによりn-型ドリフト層2上に第1酸化シリコン膜6aを形成する。次に第1酸化シリコン膜6a上に金属絶縁膜6bおよび第2酸化シリコン膜6cをCVD法などを用いて順次形成し、第1酸化シリコン膜6a、金属絶縁膜6bおよび第2酸化シリコン膜6cからなるパッシべーション膜6を形成する。第1酸化シリコン膜6aおよび第2酸化シリコン膜6cはSiO2膜であり、金属絶縁膜6bはアルミ酸化物を含む絶縁膜であり、ここではAl2O3膜により構成する。また、金属絶縁膜6bの膜厚は0.3nm以上10nm以下である。続いて、パッシべーション膜6上にパターニングされたマスクM4を形成し、パッシべーション膜6をドライエッチまたはウェットエッチにより加工することで、p型ガードリング領域3およびn型フィールドストップ領域5を露出させる。マスクM4は例えばフォトリソグラフィ技術を用いて形成したフォトレジスト膜であるものとする。次に、図10に示すように、マスクM4を除去した後、n型基板1の主面の反対側の表面である裏面に裏面電極7を形成する。裏面電極7は例えばAlアルミニウムをスパッタリングするなどして形成しても良いが、NiSiまたはTiSiなどにより形成してもよい。次に、n-型ドリフト層2の上面およびパッシべーション膜6の表面を覆うように例えばAlアルミニウムからなる金属膜をスパッタリング法などにより形成した後、前記金属膜をパターニングしてパッシべーション膜6の上面を露出させる。このとき、パッシべーション膜6の両端の上面は露出させない。したがって、環状の平面形状を有するパッシべーション膜6の内側アクティブ領域側および外側に前記金属膜からなる表面電極8およびフローティング電極9がそれぞれ形成される。つまり、表面電極8はパッシべーション膜6に対してアクティブ領域側に形成され、フローティング電極9はパッシべーション膜6に対してアクティブ領域の反対側に形成される。表面電極8およびフローティング電極9は、いずれもその一部がパッシべーション膜6の端部の乗り上げるように形成される。以上のようにして、アクティブ領域においてパワーデバイスの一部と電気的に接続される表面電極8と、n型フィールドストップ領域5に電気的に接続するフローティング電極9とを形成することにより、図10に示すターミネーション構造が完成する。なお、p型ガードリング領域3とp型JTE領域4の深さは同一である必要はない。また、p型JTE領域4は単一の領域である必要はなく、複数の領域で形成されていてもよい。つまり、p型JTE領域4を比較的不純物濃度が高い半導体領域と、それよりも不純物濃度が低い半導体領域とで形成し、p型JTE領域4に濃度勾配を持たせてもよい。また、p型ガードリング領域3、p型JTE領域4、およびn型フィールドストップ領域5の形成順序は上記の通りである必要はない。この後は、n型基板1をダイシングをすることで個片化して複数の半導体チップを形成することで本実施の形態の半導体装置が完成する。ダイシングを行う前にn型基板1上の全面を覆う絶縁膜を形成しても構わない。また、半導体チップをポリイミドなどからなる樹脂膜により覆ってもよい。なお、n型フィールドストップ領域5はダイシングにより形成された半導体チップの端部に近い領域に位置し、p型ガードリング領域3はn型フィールドストップ領域5よりも半導体チップの中心部に近い領域位置することになる。本実施の形態においては金属絶縁膜6bの部材としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。つまり、金属絶縁膜6bは負の電荷を有する絶縁膜であればよいため、様々な部材を用いることができる。また、上述したように、金属絶縁膜6bの膜厚は0.3nm以上5nm以下であることがより好ましい。これにより、電気ストレスに対して安定なパッシべーション膜を提供できる。また、ウェットプロセスによって金属絶縁膜6bを加工する場合には、金属絶縁膜6bの膜厚は0.3nm以上1nm以下であることがさらに好ましい。これにより、エッチング残りがなく、金属絶縁膜6bと、その上下に位置する第1酸化シリコン膜6aとを連続して加工することが可能である。また、本実施の形態においてはターミネーション構造をJTEとしたが、図11に示すように、ターミネーション構造をFLRとしても同様の効果を得ることが可能である。図11は本実施の形態の半導体装置の変形例を示す断面図であり、n-型ドリフト層2の上面にはp型JTE領域4の代わりにp型半導体領域4aが複数形成されている。複数のp型半導体領域4aのそれぞれはp型ガードリング領域3と同様に環状の平面形状を有し、アクティブ領域およびp型ガードリング領域3を囲むように配置されている。このように複数のp型半導体領域4aを形成することにより、ターミネーション領域に印加される電界を緩和することができる。また、第1酸化シリコン膜6aを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと第1酸化シリコン膜6aのSiCからなるn-型ドリフト層2との界面近傍の第1酸化シリコン膜6a内にN窒素を導入することができる。これによりn-型ドリフト層2とパッシべーション膜6との界面におけるトラップトラップ準位を低減することは、実効的なパッシべーション膜電荷の変動を抑制するために効果的である。上記の製造工程により形成された本実施の形態の半導体装置では、0.3nm以上10nm以下の膜厚で負の電荷を有する金属絶縁膜をパッシべーション膜内に設けることにより、上述したようにSiCパワーデバイスを有する装置のターミネーション領域において、高電界が印加されてもパッシべーション膜内の電荷を安定させることができる。したがって、パワーデバイスの耐圧が変動することを防ぐことができるため、半導体装置の信頼性を向上することができる。実施の形態2本実施の形態によるSiCを含む半導体装置のターミネーション領域の断面図を図12を用いて説明する。図12は本実施の形態の半導体装置の断面図であり、図1に示すターミネーション構造とほぼ同様の構造を示している。ただし、本実施の形態の半導体装置は、パッシべーション膜6が基板上に順に積層された第1酸化シリコン膜6a、窒化シリコンSiN膜6d、金属絶縁膜6b、窒化シリコン膜6eおよび第2酸化シリコン膜6cの5層を少なくとも有する点で前記実施の形態1とは異なる。つまり、パッシべーション膜6はn-型ドリフト層2の上面上に順に積層された第1酸化シリコン膜6a、窒化シリコン膜6d、金属絶縁膜6b、窒化シリコン膜6eおよび第2酸化シリコン膜6cからなる積層膜により構成されており、金属絶縁膜6bは例えばアルミ酸化物などの金属酸化膜からなる。金属絶縁膜6bの膜厚は0.3nm以上であり、窒化シリコン膜6d、金属絶縁膜6bおよび窒化シリコン膜6eの膜厚の和は10nm以下である。なお、パッシべーション膜6の上部に絶縁膜をさらに備えていてもよい。このターミネーション構造の動作としては、裏面電極7と表面電極8との間に電圧が印加されたブロッキング状態においては、裏面電極7から表面電極8に向かって電気力線が伸びる。表面電極8のエッジ部分には電気力線が集中しやすいが、p型ガードリング領域3とp型JTE領域4によって電気力線が横方向に広げられるため、表面電極8のエッジ部分における電界集中を緩和できる。パッシべーション膜6には負電荷を持つ金属絶縁膜6bを用いているため、パッシべーション膜6にかかる高電界によって実効的なパッシべーション膜電荷が変動したとしても表面電極8への電気力線の集中を防ぐことができる。このため、耐圧変動を抑制することが可能である。本実施の形態で示した酸化シリコン膜、窒化シリコン膜、金属絶縁膜からなる積層絶縁膜からなるパッシべーション膜においては、窒化シリコン膜がない積層絶縁膜に比べて膜自体の信頼性が向上する。具体的には絶縁破壊するまでの寿命、および実効的な絶縁膜電荷の安定性などが向上する。なお、本実施の形態のように窒化シリコン膜により金属絶縁膜を挟んでいる場合、窒化シリコン膜の膜厚が厚すぎると、図4を用いて説明した特性と同様に、金属絶縁膜の電荷の変動量が大きくなる。このため、本実施の形態では窒化シリコン膜6d、金属絶縁膜6bおよび窒化シリコン膜6eの膜厚の総和を10nm以下とすることで、パッシベーション膜6内の電荷を安定させ、デバイスの耐圧を向上させることを可能としている。本実施の形態の半導体装置を製造する際は、前記実施の形態1で図5~図10を用いて説明した工程とほぼ同様の工程を行うことで図12に示す半導体装置を形成することができるが、パッシべーション膜6の構造が前記実施の形態1とは異なる。したがって、図9を用いて説明した工程では、熱酸化またはCVD法、もしくはその両者の組合せにより第1酸化シリコン膜6aを形成した後に、窒化シリコン膜6d、金属絶縁膜6b、窒化シリコン膜6e、第2酸化シリコン膜6cを順次CVD法などを用いて積層し、これにより形成された積層絶縁膜をパターニングすることでパッシべーション膜6を形成する。ここで金属絶縁膜6bの膜厚は0.3nm以上であり、窒化シリコン膜6d、金属絶縁膜6bおよび窒化シリコン膜6eの膜厚の和は10nm以下である。金属絶縁膜は例えばアルミ酸化物である。この後の工程は前記実施の形態1と同様に行うことで、図12に示すターミネーション構造が完成する。なお、p型ガードリング領域3とp型JTE領域4の深さは同一である必要はない。また、p型JTE領域4は単一の領域である必要はなく、複数の領域で形成されていてもよい。本実施の形態で示した酸化シリコン膜、窒化シリコン膜、金属絶縁膜からなる積層絶縁膜においては、窒化シリコン膜がない積層絶縁膜に比べて積層絶縁膜自体の信頼性が向上することが確認できた。具体的には絶縁破壊するまでの寿命、実効的な絶縁膜電荷の安定性などが向上した。本実施の形態においては金属絶縁膜としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。また、本実施の形態においてはターミネーション構造をJTEとしたが、ターミネーション構造をFLRとしても同様の効果を得ることが可能である。また、第1酸化シリコン膜6aを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと第1酸化シリコン膜6aのSiCからなるn-型ドリフト層2との界面近傍の第1酸化シリコン膜6a内にN窒素を導入することができる。これによりn-型ドリフト層2とパッシべーション膜6との界面におけるトラップを低減することは、実効的なパッシべーション膜電荷の変動を抑制するために効果的である。実施の形態3本実施の形態におけるSiC基板上のアクティブ領域に形成されたMOSFETおよびターミネーション領域を含む断面図を図13に示す。図13に示すように、図の右側のターミネーション領域は図1に示す前記実施の形態1のターミネーション構造と同様の構造を有している。ただし、パッシべーション膜27はn-型ドリフト層2上に順に形成された第1酸化シリコン膜27a、金属絶縁膜27b、第2酸化シリコン膜27cおよび絶縁膜27dにより構成されている。また、図13の左側に示すアクティブ領域には高耐圧なMOSFETが形成されている。MOSFETはn-型ドリフト層2上にn-型ドリフト層2上側から順に積層された第1酸化シリコン膜24a、金属絶縁膜24bおよび第2酸化シリコン膜24cからなるゲート絶縁膜24を介して形成されたゲート電極25と、ゲート電極25の両側のn-型ドリフト層2の上面に形成されたn型ソース領域22と、ドレイン領域であるn型基板1とを有している。つまり、n型基板1に接する裏面電極7はMOSFETのドレイン領域に電位を供給するドレイン電極である。また、n型ソース領域22に電気的に接続されている表面電極8は、n型ソース領域22に電位を供給するソース電極である。ゲート絶縁膜24はn-型ドリフト層2および当該n-型ドリフト層2の両側にそれぞれ形成されたp型ベース領域21およびn型ソース領域22のいずれの上面にも接しており、ゲート電極25は、平面視においてn-型ドリフト層2および当該n-型ドリフト層2の両側にそれぞれ形成されたp型ベース領域21およびn型ソース領域22のいずれとも重なる位置に形成されている。つまりゲート絶縁膜24は、n-型ドリフト層2、p型ベース領域21およびn型ソース領域22のそれぞれの直上において連続的に形成されており、ゲート電極25も、n-型ドリフト層2、p型ベース領域21およびn型ソース領域22のそれぞれの直上において連続的に形成されている。ゲート電極25の両側のn-型ドリフト層2の上面に形成されたn型ソース領域22のさらに外側にはp型コンタクト領域23が形成されており、n-型ドリフト層2の上面には、n型ソース領域22およびp型コンタクト領域23からなる半導体領域の底部および側面を覆うようにp型ベース領域21が形成されている。n型ソース領域22およびp型コンタクト領域23の上面には表面電極8が接して形成されており、p型コンタクト領域23はp型ベース領域21に電位を供給する役割を有している。p型ベース領域21はMOSFETのチャネル領域が形成されるp型の半導体領域であり、n型ソース領域22およびp型コンタクト領域23よりも深い接合深さを有している。ここでは、p型ベース領域21の側面はp型ガードリング領域3の側面に接しており、p型ベース領域21、p型ガードリング領域3およびp型JTE領域4の接合深さはほぼ同一であるものとする。ただし、これらの半導体領域の接合深さは適宜変更することができる。ゲート絶縁膜24の直上には、ゲート電極25の表面およびゲート電極25の端部の上面を覆うように絶縁膜26が形成されている。表面電極8は、パッシべーション膜27の一方の端部の上面、p型ガードリング領域3、p型ベース領域21、n型ソース領域22、p型コンタクト領域23、ゲート絶縁膜24の側壁および絶縁膜26の表面に接して連続的に形成されている。つまり、ゲート絶縁膜24および絶縁膜26は表面電極8により覆われている。図13に示すように、ゲート絶縁膜24はSiCを含む基板上に第1酸化シリコン膜24a、金属絶縁膜24bおよび第2酸化シリコン膜24cを順次形成した積層膜により構成されている。パッシべーション膜27はゲート絶縁膜24と同一の構造、すなわち第1酸化シリコン膜27a、金属絶縁膜27bおよび第2酸化シリコン膜27cをその膜内に有し、さらに第2酸化シリコン膜27c上に形成された絶縁膜27dを有している。金属絶縁膜24b、27bは例えばアルミ酸化物などの金属酸化膜からなり、それらの膜厚は0.3nm以上10nm以下である。なお、ターミネーション領域のパッシべーション膜27の上部に絶縁膜をさらに備えていてもよい。このMOSFETの動作としては、裏面電極ドレイン電極7と表面電極ソース電極8との間に電圧が印加された状態で、ゲート電極25に正の電圧が印加されると、p型ベース領域21の表層に電子の反転層が形成される。その結果、裏面電極7から、n型基板1、n-型ドリフト層2、p型ベース領域21の表層およびn型ソース領域22を経て、表面電極8に電流が流れる。一方、ターミネーション構造の動作としては、裏面電極7と表面電極8との間に電圧が印加された状態で、ゲート電極25に0Vが印加されると、裏面電極7および表面電極8間に電流が流れないブロッキング状態となり、裏面電極7から表面電極8に向かって電気力線が伸びる。表面電極8のエッジ部分には電気力線が集中しやすいが、p型ガードリング領域3およびp型JTE領域4によって電気力線が横方向に広げられるため、表面電極8のエッジ部分における電界集中を緩和できる。パッシべーション膜27には負電荷を持つ金属絶縁膜27bを用いているため、パッシべーション膜27にかかる高電界によって実効的なパッシべーション膜電荷が変動したとしても、表面電極8への電気力線の集中を防ぐことができる。このため、デバイスの耐圧変動を抑制することが可能である。次に、本実施の形態におけるMOSFETおよびターミネーション構造の製造方法を図13を用いて説明する。ただし、本発明はターミネーション構造に関する発明であり、MOSFETについては周知の製造方法により形成するものであるから、製造工程中の半導体装置の図示は省略する。また、図13の右側のターミネーション構造の製造工程は前記実施の形態1とほぼ同様である。まず、SiCからなるn型基板1上にn-型ドリフト層2をエピタキシャル成長法により形成する。そして、n-型ドリフト層2の上面に酸化シリコン膜などからなるハードマスクを形成してp型の不純物例えばAlアルミニウムをイオン注入することにより、p型ガードリング領域3を形成する。このときp型ガードリング領域3は、ドーピング濃度を1×1018cm-3~2×1020cm-3程度とし、厚さを0.5~2.0μm程度として形成する。その後、同様にハードマスクを用いたイオン注入を行うことで、p型JTE領域4を形成する。このときp型JTE領域4は、ドーピング濃度を5×1016cm-3~1×1018cm-3程度とし、厚さを0.5~2.0μm程度として形成する。その後、同様にハードマスクを用いてn-型ドリフト層2の上面にn型の不純物例えばN窒素をイオン注入することで、n型フィールドストップ領域5を形成する。次に、n-型ドリフト層2、p型ガードリング領域3、p型JTE領域4およびn型フィールドストップ領域5の上部にパターニングされたハードマスクを形成した後、アクティブ領域にて露出しているn-型ドリフト層2の上面にp型の不純物例えばAlアルミニウムをイオン注入することによりp型ベース領域21を形成する。p型ベース領域21は、ドーピング濃度を1×1017cm-3~1×1018cm-3程度とし、厚さを0.5~3.0μm程度として形成する。続いて、n-型ドリフト層2上にp型ベース領域21の一部を露出するハードマスクを形成し、n型の不純物例えばN窒素をイオン注入することでn型ソース領域22を形成する。続いて、n-型ドリフト層2上に、n型ソース領域22を覆い、p型ベース領域21の一部を露出するハードマスクを形成し、p型の不純物例えばAlアルミニウムをイオン注入することでp型コンタクト領域23を形成する。続いて、ハードマスクを除去した後、注入されたAlアルミニウムおよびN窒素を活性化するために例えば1700°Cで熱処理を行う。次に、1000~1300°C程度のプロセス温度範囲内において熱酸化を行うことにより、n-型ドリフト層2上に酸化シリコンからなる第1絶縁膜を形成する。続いて、第1絶縁膜上にCVD法などにより金属を含む第2絶縁膜および酸化シリコンからなる第3絶縁膜を順次形成する。その後、多結晶シリコン膜を第3絶縁膜上にCVD法などにより形成した後、前記多結晶シリコン膜をパターニングすることで、アクティブ領域の二つのp型ベース領域21の間の領域の直上にゲート電極25を形成する。続いて、ゲート電極25を覆うように、第3絶縁膜上に例えば酸化シリコンからなる第4絶縁膜を形成する。次に、アクティブ領域の二つのp型ベース領域21の間の領域の直上およびターミネーション領域の一部を覆うハードマスクをそれぞれ形成した後、ドライエッチング法またはウェットエッチング法を用いて第1~第4絶縁膜をパターニングする。これにより、アクティブ領域の二つのp型ベース領域21の間の領域の直上に第1絶縁膜からなる第1酸化シリコン膜24a、第2絶縁膜からなる金属絶縁膜24bおよび第3絶縁膜からなる第2酸化シリコン膜24cが順に積層された積層膜からなるゲート絶縁膜24を形成する。また、それと同時にターミネーション領域には第1絶縁膜からなる第1酸化シリコン膜27a、第2絶縁膜からなる金属絶縁膜27b、第3絶縁膜からなる第2酸化シリコン膜27c、第4絶縁膜からなる絶縁膜27dが順に積層されたパッシべーション膜27が形成される。ここで金属絶縁膜24b、27bの膜厚は0.3nm以上10nm以下であり、ゲート絶縁膜24の全体膜厚は30nm以上100nm以下である。金属絶縁膜24b、27bは例えばアルミ酸化物からなる。このように、ゲート絶縁膜24を形成する工程において、後に形成されるパッシべーション膜27の一部である第1酸化シリコン膜27a、金属絶縁膜27bおよび第2酸化シリコン膜27cも同時に形成される。つまり、パッシベーション膜27はゲート絶縁膜24と同一の構造を含むことになる。このとき、第2酸化シリコン膜24c上には、前記第4絶縁膜からなる絶縁膜26が形成される。絶縁膜26はゲート電極25の表面を覆うように形成されており、ゲート絶縁膜24の直上にゲート絶縁膜24と同じ幅で形成される。つまり、ゲート電極25のゲート長方向の幅は、ゲート絶縁膜24の同方向の幅よりも狭く形成される。これにより、アクティブ領域の二つのp型ベース領域21の間の領域の直上にゲート絶縁膜24を介してゲート電極25が形成される。その後、n型基板1の裏面にスパッタリング法などを用いて裏面電極ドレイン電極7を形成し、続いてn-型ドリフト層2上の全面に金属膜を形成した後、前記金属膜をパターニングすることで、n型ソース領域22およびp型コンタクト領域23に電気的に接続された表面電極8およびn型フィールドストップ領域5に電気的に接続されたフローティング電極9を形成する。これにより、図13に示すMOSFETおよびターミネーション構造が完成する。なお、p型ガードリング領域3とp型JTE領域4の深さは同一である必要はない。また、p型JTE領域4は単一の領域である必要はなく、複数の領域で形成されていてもよい。さらに、p型ガードリング領域3、p型JTE領域4、n型フィールドストップ領域5、p型ベース領域21、n型ソース領域22、およびp型コンタクト領域23の形成順序は上記の通りである必要はない。以上のようにして高耐圧のMOSFETパワーデバイスをアクティブ領域に有する半導体装置において、図13に示すように膜厚0.3nm以上10nm以下の金属絶縁膜27bを含むパッシべーション膜27を形成することで、前記実施の形態1と同様の効果を得ることができる。なお、ゲート絶縁膜24はMOSFETのゲート絶縁膜であるから、必要以上に膜厚を厚くすることはできないため、ここではその膜厚を30nm以上100nm以下としている。この場合、パッシべーション膜27を構成する第1酸化シリコン膜27a、金属絶縁膜27bおよび第2酸化シリコン膜27cのみでパッシべーション膜を構成すると、膜厚が不足して耐圧を確保することができないため、ここでは絶縁膜27dを設けて絶縁膜27dの膜厚を大きくしている。具体的には、パッシべーション膜27の膜厚は数百nm~数μm必要となる。本実施の形態においては金属絶縁膜としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。また、本実施の形態においてはターミネーション構造をJTEとしたが、ターミネーション構造をFLRとしても同様の効果を得ることが可能である。また、第1酸化シリコン膜24a、27aを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと、第1酸化シリコン膜24a、27aとSiCからなるn-型ドリフト層2との界面近傍の第1酸化シリコン膜24a内および27a内にN窒素を導入することができる。これによりSiCからなるn-型ドリフト層2と第1酸化シリコン膜27a、およびn-型ドリフト層2とゲート絶縁膜24との界面のトラップを低減することは、実効的なパッシべーション膜電荷の変動を抑制するため、およびMOSFETのオン抵抗低減のために効果的である。これは、トラップを低減することで、チャネル内のキャリアの移動度を向上させることができるためである。以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。