第1導電形の第1の形半導体層の上に前記第1の半導体層よりも第1導電形の不純物濃度が低い第1導電形の第2の半導体層が設けられ、前記第2の半導体層の前記第1の半導体層とは反対側の表面に第2導電形の第3の半導体層が設けられた、基板と、前記基板の前記第1の半導体層とは反対側の第1の表面から、前記第3の半導体層を貫通し、前記第2の半導体層中に至る、複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極と、前記複数のゲートトレンチのうち隣り合うゲートトレンチの間に挟まれた前記基板の第1の表面の上に設けられ、前記隣り合うゲートトレンチの側壁から後退した側壁を有する絶縁膜と、を有する中間生成物を用意する工程と、前記絶縁膜をマスクに用いて、前記絶縁膜から露出した部分を熱酸化させることで、少なくとも前記ゲート電極の上端部が熱酸化され、前記基板の前記第1の表面における前記ゲートトレンチの側壁から前記絶縁膜の前記側壁に至る部分の上及び前記ゲート電極の上を覆うように、シリコン酸化膜からなる層間絶縁膜を形成する工程と、前記絶縁膜の下で、前記基板の前記第1の表面を前記層間絶縁膜から露出させるように、前記絶縁膜を除去する工程と、前記層間絶縁膜をマスクに用いて前記基板の前記第1の表面の露出した部分を異方性エッチングすることにより、前記基板の前記第1の表面から前記第3の半導体層中に至るコンタクトトレンチを形成する工程と、前記第1の半導体層の前記第2の半導体層とは反対側の表面に電気的に接続された第1の電極を形成する工程と、前記第3の半導体層に電気的に接続された第2の電極を前記コンタクトトレンチ内に形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記中間生成物を用意する前記工程は、前記第1の半導体層上に前記第2の半導体層を形成する工程と、前記第2の半導体層の表面に前記第3の半導体層を形成する工程と、前記絶縁膜を前記基板の前記第1の表面上に形成する工程と、前記絶縁膜の前記側壁にサイドウォールを形成する工程と、前記絶縁膜と前記サイドウォールをマスクに用いて、RIE法により前記ゲートトレンチを形成する工程と、前記ゲートトレンチ内の内壁にゲート絶縁膜を形成する工程と、前記ゲートトレンチ内に前記ゲート絶縁膜を介してポリシリコンからなるゲート電極を形成する工程と、を有することを特徴とする請求項1記載の半導体装置の製造方法。前記ゲート電極を形成する前記工程は、前記ゲートトレンチ内を埋め込んで前記基板の前記第1の表面上全体にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、を有することで、前記ゲート電極の上端部が前記基板の前記第1の表面より前記第1の半導体層側に後退して前記ゲート電極が前記ゲートトレンチ内に形成されることを特徴とする請求項2記載の半導体装置の製造方法。前記中間生成物を用意する前記工程は、前記サイドウォールを除去する工程をさらに有し、前記サイドウォールを除去する前記工程により、前記基板の前記第1の表面における前記ゲートトレンチの側壁から前記絶縁膜の前記側壁に至る部分が露出され、前記層間絶縁膜を形成する前記工程により、前記ゲート電極の上及び前記基板の前記第1の表面の露出された前記部分の上を覆うように層間絶縁膜が形成されることを特徴とする請求項3記載の半導体装置の製造方法。前記ゲート電極を形成する前記工程は、前記ゲートトレンチ内を埋め込んで前記基板の前記第1の表面上全体にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、を有することで、前記ゲート電極の上端部が前記基板の前記第1の表面と前記サイドウォールの上端との間に位置するように、前記ゲート電極が前記ゲートトレンチ内に形成されることを特徴とする請求項2記載の半導体装置の製造方法。前記層間絶縁膜を形成する前記工程は、前記ゲート電極の前記上端部を熱酸化させることにより、熱酸化された前記ゲート電極の前記上端部と前記サイドウォールとが一体化されて前記層間絶縁膜が形成されることを特徴とする請求項5記載の半導体装置の製造方法。前記中間生成物を用意する前記工程は、前記第1の半導体層上に前記第2の半導体層を形成する工程と、前記第2の半導体層の表面に前記第3の半導体層を形成する工程と、前記絶縁膜を前記基板の前記第1の表面に形成する工程と、前記絶縁膜をマスクに用いて、異方性エッチングにより前記ゲートトレンチを形成する工程と、前記ゲートトレンチ内の内壁にゲート絶縁膜を形成する工程と、前記ゲートトレンチ内に前記ゲート絶縁膜を介してポリシリコンからなるゲート電極を形成する工程と、前記絶縁膜の側壁を前記ゲートトレンチの側壁からエッチングにより後退させる工程と、を有することを特徴とする請求項1記載の半導体装置の製造方法。前記ゲート電極を形成する前記工程は、前記ゲートトレンチ内を埋め込んで前記基板の前記第1の表面上全体にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、を有することで、前記ゲート電極の上端部が前記基板の前記第1の表面より前記第1の半導体層側に後退して前記ゲート電極が前記ゲートトレンチ内に形成されることを特徴とする請求項7記載の半導体装置の製造方法。前記中間生成物を用意する工程において、前記基板は、前記第3の半導体層の前記第1の半導体層とは反対側の表面に設けられ、前記第2の半導体層の第1導電形の不純物濃度よりも高い第1導電形の不純物濃度を有する第4の半導体層をさらに有し、前記複数のゲートトレンチは、前記基板の前記第1の表面において前記第4の半導体層と隣接し、前記コンタクトトレンチを形成する工程において、前記コンタクトトレンチは、前記基板の前記第1の表面において前記第4の半導体層に隣接し、前記第2の電極を前記コンタクトトレンチ内に形成する工程において、前記第2の電極は、さらに前記第4の半導体層と電気的に接続する、ことを特徴とする請求項1~8のいずれか1つに記載の半導体装置の製造方法。前記中間生成物を用意する前記工程において、前記基板は、前記第3の半導体層の前記第1の半導体層とは反対側の表面に設けられ、前記第2の半導体層の第1導電形の不純物濃度よりも高い第1導電形の不純物濃度を有する第4の半導体層をさらに有し、前記複数のゲートトレンチは、前記基板の前記第1の表面において前記第4の半導体層と隣接し、前記コンタクトトレンチを形成する前記工程において、前記コンタクトトレンチは、前記基板の前記第1の表面において前記第4の半導体層に隣接し、前記第2の電極を前記コンタクトトレンチ内に形成する前記工程において、前記第2の電極は、さらに前記第4の半導体層と電気的に接続し、前記中間生成物を用意する前記工程は、さらに、前記第4の半導体層を前記第3の半導体層の表面に形成する工程を含む、ことを特徴とする請求項2~8のいずれか1つに記載の半導体装置の製造方法。低抵抗の半導体装置を制御性よく製造する半導体装置の製造方法を提供する。本発明の実施形態の半導体装置の製造方法では、基板と、複数のゲートトレンチ内に設けられた複数のゲート電極と、絶縁膜と、を有する中間生成物を用意する工程と、層間絶縁膜を形成する工程と、絶縁膜を除去する工程と、コンタクトトレンチを形成する工程と、第1の電極を形成する工程と、第2の電極を形成する工程と、を備える。基板は、第1導電形の第1の半導体層と、その上に設けられ第1の半導体層よりも第1導電形の不純物濃度が低い第1導電形の第2の半導体層と、前記第2の半導体層の前記第1の半導体層とは反対側の表面に設けられた第2導電形の第3の半導体層とを有する。複数のゲートトレンチは、基板の第1の半導体層とは反対側の第1の表面から、前記第3の半導体層を貫通し、前記第2の半導体層中に至る。複数のゲート電極は、ゲート絶縁膜を介して複数のゲートトレンチ内に設けられる。絶縁膜は、複数のゲートトレンチのうち隣り合うゲートトレンチの間に挟まれた基板の第1の表面の上に設けられ、隣り合うゲートトレンチの側壁から後退した側壁を有する。層間絶縁膜を形成する工程では、基板の第1の表面におけるゲートトレンチの側壁から絶縁膜の側壁に至る部分の上及びゲート電極の上を覆うように、シリコン酸化膜からなる層間絶縁膜が形成される。絶縁膜を除去する工程では、絶縁膜の下で、基板の第1の表面を層間絶縁膜から露出させるように、絶縁膜が除去される。コンタクトトレンチを形成する工程では、層間絶縁膜をマスクに用いて基板の第1の表面の露出した部分をRIE法にてエッチングすることにより、基板の第1の表面から第3の半導体層中に至るコンタクトトレンチが形成される。第1の電極を形成する工程では、第1の半導体層の第2の半導体層とは反対側の表面に電気的に接続された第1の電極が形成される。第2の電極を形成する工程では、第3の半導体層に電気的に接続された第2の電極がコンタクトトレンチ内に形成される。以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。半導体材料はシリコンを一例に説明する。第1導電形及び第2導電形は、それぞれ、n形及びp形の場合で説明する。n-形、n形、及びn形が用いられる場合は、その不純物濃度に、n-<n<nの関係があるものとする。p-形、p形、及びp形に関しても同様である。各実施形態は、電力用半導体装置として、MOSFETを例に説明するが、これらの実施形態は、IGBTやその他の絶縁ゲート形半導体装置に関しても同様に適用することが可能である。第1の実施形態図1から図15を用いて、本発明の第1の実施形態に係る半導体装置の製造方法について説明する。図1は、本発明の第1の実施形態に係る半導体装置の製造方法の製造工程の各工程の流れを示す図である。図1~図14は、第1の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図である。図15は、第1の実施形態に係る半導体装置の製造方法により得られた半導体装置の要部断面図である。本実施形態で説明する半導体装置の製造方法は、一例として、トレンチ形のゲート電極を有し、トレンチコンタクト構造によりソース層及びベース層と電気的に接続されたソース電極を有するMOSFETを製造する方法である。図1に示したように、本実施形態に係る半導体装置の製造方法は、中間生成物を用意する工程S100、層間絶縁膜を形成する工程S200、絶縁膜を除去する工程S300、コンタクトトレンチを形成する工程S400、p形コンタクト層を形成する工程S500、ドレイン電極第1の電極を形成する工程S600、及びソース電極第2の電極を形成する工程S700を備える。ここで、中間生成物を用意する工程S100は、n形半導体層第1の半導体層上にn-形半導体層第2の半導体層を形成する工程S10と、n-形半導体層表面にp形ベース層第3の半導体層を形成する工程S20と、p形ベース層の表面にn形ソース層第4の半導体層を形成する工程S30と、パターンを有する絶縁膜を基板表面上に形成する工程S40と、絶縁膜の側壁にサイドウォールを形成する工程S50と、ゲートトレンチを形成する工程S60と、ゲート絶縁膜を形成する工程S70と、ゲート電極を形成する工程S80と、サイドウォールを除去する工程S90と、を有する。なお、図1中に、各工程の流れが矢印により順番に示されているが、必ずしも矢印に示されたとおり、前の工程が完了しないと次の工程が開始することができないことを意味するものではない。矢印の後に示された工程でも、矢印の前に示された工程と並行して実施できる工程も勿論ありうる。また、それぞれの工程は、必ずしも矢印の付された方向通りの順番に実施されるとは限らない。以下、上記各工程に関して、図2~図15を用いて説明する。図2に示したように、n形半導体層第1の半導体層上にn-形半導体層第2の半導体層を形成する工程S10により、n-形半導体層第2の半導体層2がn形半導体層第1の半導体層1上に、例えばシリコンのエピタキシャル成長により形成される。又は、シリコンのn-形半導体基板2の表面にn形不純物をイオン注入及び熱処理することでn形半導体層1が形成可能である。n-形半導体層表面にp形ベース層第3の半導体層を形成する工程S20により、p形ベース層4がn-形半導体層2のn形半導体層1とは反対側の表面に形成される。p形ベース層4は、例えば、n-形半導体層2のn形半導体層1とは反対側の表面にp形不純物例えば硼素のイオン注入及びその後の熱処理を実施することで得ることができる。なお、熱処理はイオン注入後即時に実施する必要はなく、他の工程の後、又は、他の拡散層形成のための他の不純物のイオン注入実施後に必要となる熱処理と併せて実施することでも可能である。すなわち、p形ベース層4が不純物拡散により形成される場合は、p形ベース層4を形成する工程は、p形不純物のイオン注入とこれに必要な熱処理との間に、他の工程の作業を含んでいても良い。また、その必要な熱処理は、他の拡散の熱処理や他の工程の高温プロセスにより代替えされてもよい。後述のイオン注入及び熱処理によりソース層やコンタクト層などの拡散層を形成する工程でも、上記と同様にして考える。次に、p形ベース層4のn形半導体層1とは反対側の表面にn形ソース層第4の半導体層を形成する工程S30により、n形ソース層5が、p形ベース層4のn形半導体層1とは反対側の表面に形成される。n形ソース層5は、例えば、上記同様に、n形不純物例えば砒素又は燐などをp形ベース層4の表面にイオン注入した後に熱処理を実施することで、形成されることができる。以上の工程により、n形半導体層1、n-形半導体層2、p形ベース層4、及びn形ソース層5を有する基板3が形成される。次に、パターンを有する絶縁膜を基板表面上に形成する工程S40により、図3に示したように、基板3のn形半導体層1とは反対側の第1の表面に、パターンを有する絶縁膜7が形成される。この工程で、絶縁膜7は、例えば以下のように形成される。CVDChemicalVaporDeposition法又は熱酸化により、シリコン酸化膜からなる第1の酸化膜6が、基板3の第1の表面上、すなわち、n形ソース層5の表面上に形成される。その後、CVD法等により、シリコン窒化膜からなる絶縁膜7が形成される。その後、CVD法等により、シリコン酸化膜からなる第2の酸化膜8が、絶縁膜7の表面上に形成される。ここで、本実施形態では、第1の酸化膜6、絶縁膜7、及び第2の酸化膜8により、SiO2/SiN/SiO2膜以下ONO膜が形成されるが、このONO膜の代わりに、絶縁膜7だけとすることも可能であり、少なくともシリコン窒化膜である絶縁膜7が形成されればよい。本実施形態では、ONO膜を用いているが、この方が、プロセス中の基板3への不純物汚染や欠陥の増殖を防ぐことができるので望ましい。次に、図2に示したように形成された所定のパターンのレジスト9をマスクに用いてONO膜をRIE法によりエッチングして除去し、表面に基板3の第1の表面を露出させた後にレジスト9を除去することで、図3に示したように所定のパターンを有する絶縁膜7が基板3の第1の表面上に形成される。次に、図4及び図5に示したように、絶縁膜の側壁にサイドウォールを形成する工程S50により、シリコン酸化膜からなるサイドウォール11が絶縁膜7の側壁に形成される。サイドウォール11の形成は、例えば、以下のように実施される。CVD法などにより、シリコン酸化膜10が、絶縁膜7を覆うように、基板3の第1の表面上全体に形成される。シリコン酸化膜10は、基板3の第1の表面上、絶縁膜7の表面上、及び絶縁膜7の側壁上に、ほぼ同じ成膜速度で成膜される。このため、基板3の第1の表面上の垂直方向基板3の積層方向のシリコン酸化膜10の厚さと絶縁膜7の表面上の垂直方向のシリコン酸化膜10の厚さは、ほぼ同じ厚さであり、絶縁膜7の側壁に成膜されたシリコン酸化膜10の基板3の第1の表面に垂直な方向における厚さは、これらの厚さよりも絶縁膜7の厚さの分だけ厚い。RIE法では、エッチングは異方性エッチングであるので、シリコン酸化膜10の表面全体をRIE法によりエッチングすることにより、基板3の第1の表面上と絶縁膜7の表面上とのシリコン酸化膜10が除去され、絶縁膜7の側壁部にだけシリコン酸化膜10が残り、これがサイドウォール11となる。ここで、サイドウォール11の基板3の第1の表面に平行な方向すなわち絶縁膜7の側壁に垂直な方向の厚さは、CVD法などによるシリコン酸化膜10の成膜時間で調節が可能である。従って、後述するゲートトレンチ12は、このサイドウォール11をマスクにしてエッチングされるので、ゲートトレンチ12の側壁から絶縁膜7の側壁までの距離がシリコン酸化膜10の成膜時間で調節が可能となる。また、図5では、絶縁膜7の表面上にシリコン酸化膜が残っている。これは、前述のONO膜の第2の酸化膜8が厚く形成され、基板3の第1の表面が露出した時点でRIE法によるエッチングを停止した場合である。基板3の第1の表面が露出した後しばらくエッチングを続けることで、絶縁膜7の表面上のシリコン酸化膜を除去しても良い。本実施形態では、絶縁膜7の上にシリコン酸化膜が残った場合で説明する。次に図6に示したように、ゲートトレンチを形成する工程S60により、基板3の第1の表面からp形ベース層4を貫通し、n-形半導体層2中に至り、基板3の第1の表面においてn形ソース層5と隣接する又は、n形層ソース層5を貫通する複数のゲートトレンチ12が形成される。ゲートトレンチ12の形成は、例えば以下のように実施される。サイドウォール11及び絶縁膜7をマスクに用いて、RIE法によりエッチングを実施することで、サイドウォール11の側壁に沿ってゲートトレンチ12の側壁が形成されていき、ゲートトレンチ12がn-形半導体層2中に達したところで、エッチングを停止する。次に、ゲート絶縁膜を形成する工程S70により、ゲート絶縁膜13がゲートトレンチ12の内壁を全て覆うように形成される。ゲート絶縁膜13の形成は、例えば、熱酸化により実施され、ゲート絶縁膜13は、シリコン酸化膜である。シリコン酸化膜は、CVD法による成膜も可能である。また、ゲート絶縁膜13は、シリコン酸化膜に限定されることなく、シリコン酸化膜とシリコン窒化膜の積層膜又は、他の誘電体膜とすることも可能である。次に、図7及び図8に示したように、ゲート電極を形成する工程S80により、ゲート電極15が、ゲート絶縁膜13を介してゲートトレンチ12内に形成される。ゲート電極15の上端部が、基板3の第1の表面よりもn形半導体層1側に後退するように、ゲート電極15がゲートトレンチ12内に形成される。ゲート電極15の形成は、例えば、以下のように形成される。CVD法により、ポリシリコン14が、ゲート絶縁膜13を介してゲートトレンチ12を埋込むように、且つ基板3の第1の表面上全体にサイドウォール11及び絶縁膜7を介して成膜される。その後、ポリシリコン14の表面全体が例えばCDEChemicalDryEtching法によりエッチングされて、基板3の第1の表面上のポリシリコン14が除去され、ゲートトレンチ12内のポリシリコン14の上端が基板3の第1の表面よりn形半導体層1側に到達したところで、ポリシリコン14のエッチングが停止される。この結果、ゲート電極15の上端が基板3の第1の表面よりn形半導体層1側に後退して、ゲート電極15が、ゲートトレンチ12内に形成される。次に、図9に示したように、サイドウォールを除去する工程S90により、サイドウォール11及びゲート電極15の上端部より上部のゲートトレンチ12の側壁に形成されているゲート絶縁膜が除去されて、基板3の第1の表面においてn形ソース層においてゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分が表面に露出される。サイドウォール11の除去は、例えば、弗化水素を含んだエッチング液によるウエットエッチングで実施可能である。又は、RIE法によるエッチングでも実施可能である。なお、本実施形態では、前述のように、図2に示したp形ベース層の表面にn形ソース層を形成する工程S30が、図3に示したパターンを有する絶縁膜を基板表面上に形成する工程S40より前に実施されることで、n形ソース層5が、p形ベース層4の表面に形成される。しかしながら、図9に示したサイドウォール11を除去する工程S90の後に、図10に示したように、p形ベース層の表面にn形ソース層を形成する工程S30が実施されることも可能である。この場合は、基板3の第1の表面p形ベース層4の部分におけるゲートトレンチの側壁から絶縁膜7の側壁に至る部分が表面に露出され、この部分にn形不純物がイオン注入されて、n形ソース層5が形成される。そのため、図10に示したように、n形不純物の拡散が弱い条件では、絶縁膜7の直下の基板3の第1の表面には、ソース層5が形成されずにp形ベース層4が形成された状態になる。このような状態でも、以後の本実施形態の工程を実施することにより半導体装置が製造可能である。以上の、n形半導体層第1の半導体層上にn-形半導体層第2の半導体層を形成する工程S10と、n-形半導体層表面にp形ベース層第3の半導体層を形成する工程S20と、p形ベース層の表面にn形ソース層第4の半導体層を形成する工程S30と、パターンを有する絶縁膜を基板表面上に形成する工程S40と、絶縁膜の側壁にサイドウォールを形成する工程S50と、ゲートトレンチを形成する工程S60と、ゲート絶縁膜を形成する工程S70と、ゲート電極を形成する工程S80と、サイドウォールを除去する工程S90と、を有する中間生成物を用意する工程S100を実施することにより、図9に示されたように、n形半導体層1、n-形半導体層2、p形ベース層4、及びn形ソース層5を有する基板3と、基板3の第1の表面からp形ベース層4を貫通しn-形半導体層2中に至る複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極と、隣り合うゲートトレンチ12の間に挟まれた基板3の第1の表面の上に設けられ、隣り合うゲートトレンチ12の側壁から後退した側壁を有する絶縁膜7と、を有する中間生成物100Aが用意される。次に、図11に示したように、層間絶縁膜を形成する工程S200により、中間生成物100Aのn形ソース層5基板3の第1の表面におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分の上及びゲート電極の上を覆うように、層間絶縁膜16が形成される。層間絶縁膜16は、シリコン酸化膜であり、絶縁膜7をマスクに用いて、絶縁膜7から露出したn形ソース層5におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分、及びゲート電極15の上端部を選択的に熱酸化することで形成される。所謂LOCOSLocalOxidationofSilicon構造と同様の構造である。次に、図12に示したように、絶縁膜を除去する工程S300により、絶縁膜7が、例えばCDE法などによりエッチングされて除去され、基板3の第1の主面n形半導体層5の表面が、絶縁膜7の直下に露出する図示せず。まず初めに、層間絶縁膜16形成の際又は他の工程にて、絶縁膜7の表面に酸化膜が付着していることが考えられるので、絶縁膜7の除去の前に、絶縁膜7の表面を弗化水素を含んだエッチング液によるエッチングを前処理として実施されることが好ましい。絶縁膜7の表面は、これにより清浄化される。絶縁膜7は、ウエットエッチングなどでも除去が可能であるが、ここでは、一例としてCDE法によりエッチングされる。絶縁膜7が除去されると、図12に示したように、その下の第1の酸化膜6が露出する。第1の酸化膜6は、層間絶縁膜16の厚さに比べて極めて薄く形成されているので、基板3の第1の表面上全体を例えばRIE法等の異方性エッチングによりエッチングすることで、層間絶縁膜16を残し、第1の酸化膜6だけを除去することができる詳細は図示せず。これにより、基板3の第1の表面n形ソース層5の表面が、絶縁膜7の直下に露出する図示せず。なお、前述のように、絶縁膜7が第1の酸化膜を介さないで基板3の第1の表面上に形成されている場合は、絶縁膜7が除去されただけで、基板3の第1の表面n形ソース層5の表面が、絶縁膜7の直下に露出する。前述のように、本実施形態では、p形ベース層の表面にn形ソース層を形成する工程S30が、n-形半導体層表面にp形ベース層を形成する工程S20と、パターンを有する絶縁膜を基板表面上に形成する工程S40と、の間ですでに実施されている。しかしながら、図11に示した絶縁膜を除去する工程S300の最後の工程の一部又はその工程の直後に、p形ベース層の表面にn形ソース層を形成する工程S30が実施されてもよい。すなわち、図11の絶縁膜7が除去されて絶縁膜7の直下の第1の酸化膜6が露出した状態で、又は、さらに第1の酸化膜6が除去されて基板3の第1の表面p形ベース層4の表面が露出した状態で、層間絶縁膜16をマスクに用いて、砒素又は燐などのn形不純物がイオン注入及びその後の熱処理が実施される熱処理は、この後の他の高温プロセスで代わりに実施されても良いことで、図12に示されたようにn形ソース層5が形成されてもよい。次に、図13に示したように、コンタクトトレンチを形成する工程S400により、コンタクトトレンチ17が、絶縁膜7が存在していた直下で、基板3の第1の表面n形ソース層5の表面からp形ベース層4中に延伸するように形成される。コンタクトトレンチ17は、層間絶縁膜16をマスクに用いて、層間絶縁膜16から露出した基板3の第1の表面n形ソース層5の表面をRIE法等の異方性エッチングをすることで、層間絶縁膜16の側壁に沿ってp形ベース層4中に延伸して形成される。コンタクトトレンチ17の側壁にはn形ソース層5が露出し、コンタクトトレンチ17の底部にはp形ベース層が露出する。次に、図14に示したように、p形コンタクト層を形成する工程S500により、p形コンタクト層18が、コンタクトトレンチ17の底部に隣接するように形成される。p形コンタクト層18は、p形ベース層4よりも高いp形不純物濃度を有し、例えば、コンタクトトレンチ17の底部に露出又は隣接するp形ベース層4中に硼素などのp形不純物をイオン注入により注入し、その後熱処理を実施することで形成される。p形コンタクト層18は、上部でn形ソース層5と接続されてもよいが、水平方向でゲートトレンチ12及び基板3の積層方向でn-形半導体層2には接合しないように形成される。次に、図15に示したように、ドレイン電極を形成する工程S600により、ドレイン電極19がn形半導体層1のp形ベース層4とは反対側の表面に電気的に接続されて形成される。また、ソース電極を形成する工程S700により、コンタクトトレンチ17内に埋め込まれ、層間絶縁膜16上を覆うようにソース電極20が形成される。ソース電極20は、コンタクトトレンチ17の側壁でn形ソース層5と、コンタクトトレンチ17の底部でp形コンタクト層4と、それぞれ電気的に接続される。p形ベース層4は、p形コンタクト層18を介してソース電極と電気的に接続される。ソース電極20及びドレイン電極19は、例えば、金、銅、アルミニウムなどで形成することができる。以上の製造工程を経て、本実施形態に係る半導体装置の製造方法により、半導体装置が提供される。本実施形態に係る半導体装置の製造方法によれば、次のような効果が得られる。ドレイン電極19にソース電極20に対して正の電圧を印加した状態で、ゲート電極15にソース電極20に対して閾値を超える正の電圧ゲート電圧を印加すると、反転分布層がp形ベース層4とゲート絶縁膜13との界面に形成される。この結果、半導体装置は、オン状態になりドレイン電極19からソース電極20へ電流が流れる。半導体装置は、ソース電極19とn形ソース層5との電気的接続、及びソース電極19とp形ベース層4との電気的接続を、それぞれ良好にするために、コンタクトトレンチ構造を有する。コンタクトトレンチ構造では、上述のように、ソース電極20は、コンタクトトレンチ17の側壁でn形ソース層5と、コンタクトトレンチ17の底部でp形コンタクト層5と、それぞれ電気的に接続される。p形コンタクト層18が、ゲートトレンチ12の側壁に近づきすぎると、ゲート絶縁膜13とp形ベース層4との界面で反転分布層の形成が抑制されてしまい、半導体装置のゲート電圧の閾値が上昇し、ドレイン電極19とソース電極20との間のオン抵抗が増大してしまう。半導体装置のオン抵抗を低減するために微細化をさらに進めると、上記問題が顕在化してくる。本実施形態に係る半導体装置の製造方法では、中間生成物を用意する工程S100を実施することにより、図9に示されたように、n形半導体層1、n-形半導体層2、p形ベース層4、及びn形ソース層5を有する基板3と、基板3の第1の表面からp形ベース層4を貫通しn-形半導体層2中に至る複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極15と、隣り合うゲートトレンチ12の間に挟まれた基板3の第1の表面の上に設けられ、隣り合うゲートトレンチ12の側壁から後退した側壁を有する絶縁膜7と、を有する中間生成物100Aが用意される。なお、前述したとおり、p形ベース層の表面にn形ソース層を形成する工程S30は、必ずしも中間生成物を用意する工程に含まれる必要はない。n形ソース層5は、この時点で必ずしも中間生成物100A内に形成されている必要は無く、この後の絶縁膜を除去する工程S300の一部又はこの工程の直後に形成されていてもよい。この中間生成物100Aを用いて、層間絶縁膜を形成する工程S200により、中間生成物100Aのn形ソース層5言い換えると、基板3の第1の表面におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分の上、及びゲート電極の上を覆うように、層間絶縁膜16が形成される。すなわち、層間絶縁膜16は、n形ソース層5又は基板3の第1の表面におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分を覆っている部分以後、庇部分と称すと、ゲート電極を覆う部分以後、ゲート電極部分と、を有する。そして、コンタクトトレンチを形成する工程S400により、層間絶縁膜16をマスクに用いてエッチングすることにより、コンタクトトレンチ17が、基板3の第1の表面n形ソース層4の表面からp形ベース層4中に延伸するように形成される。以上のようにして、隣り合うゲートトレンチ12の間にコンタクトトレンチ17が形成されることで、コンタクトトレンチ17形成のためのマスク合わせが不要となるので、マスク合わせ不良による半導体装置の特性不良を抑制することができる。また、マスクに用いる層間絶縁膜16が、上記庇部分を有することで、コンタクトトレンチ17とゲートトレンチ12との間隔を制御性よく確保できるため、半導体装置のオン抵抗を制御性よく低減できる。すなわち、本実施形態の半導体装置の製造方法によれば、コンタクトトレンチ形成のためのマスク合わせ不良が低減され、オン抵抗が低い半導体装置が制御性よく提供される。またさらに、本実施形態の半導体装置の製造方法では、層間絶縁膜16が庇部分を有し、この庇部分の幅がゲートトレンチ12とコンタクトトレンチ17との間隔を決めている。この庇部分の幅は、図8に示したようにサイドウォール11の幅により決まり、このサイドウォールの幅は、サイドウォールを形成する工程S50で説明したとおり、絶縁膜7の側壁に垂直な方向の厚さであり、絶縁膜7を覆うシリコン酸化膜10の成膜時間で制御することができる。このため、ゲートトレンチ12とコンタクトトレンチ17との間隔を決めるためのマスクあわせも不要であり、サイドウォールを形成する工程S50でのシリコン酸化膜10の成膜時間で、ゲートトレンチ12とコンタクトトレンチ17との間隔を制御することが可能となる。次に、本実施形態の変形例1に係る半導体装置の製造方法について図16を用いて説明する。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。図16は、第1の実施形態の変形例1に係る半導体装置の製造方法の製造工程の一部の要部断面図である。本実施形態の変形例1に係る半導体装置の製造方法は、上記本実施形態に係る半導体装置の製造方法において、図13に示したコンタクトトレンチを形成する工程S400を実施した後に、層間絶縁膜16の側壁をコンタクトトレンチ17の側壁から後退させる工程をさらに有する点で、上記本実施形態に係る半導体装置の製造方法と相異するが、これ以外の点は同じである。本実施形態の変形例に係る半導体装置の製造方法では、層間絶縁膜16の側壁をコンタクトトレンチ17の側壁から後退させる工程により、層間絶縁膜16の庇部分が無くならない範囲で層間絶縁膜16の側壁がコンタクトトレンチ17の側壁から後退させられる。これは、例えばCDE等の等方性エッチングにより実施可能であるが、それ以外の方法を用いてもよい。このように、層間絶縁膜16の庇部分をコンタクトトレンチ17の側壁から後退させることで、n形ソース層5の表面が層間絶縁膜16から露出するので、上記本実施形態に係る半導体装置の製造方法と比べて、n形ソース層5とソース電極20とのコンタクト抵抗をさらに低減させることが可能となる。その他の効果は、上記本実施形態に係る半導体装置の製造方法の効果と同じである。本変形例は、後述の他の変形例や他の実施例に対しても適用可能である。次に、本実施形態の変形例2に係る半導体装置の製造方法について図17~図25を用いて説明する。図17は、第1の実施形態の変形例2に係る半導体装置の製造方法の製造工程の各工程の流れを示す図である。図18~図24は、第1の実施形態の変形例2に係る半導体装置の製造方法の製造工程の一部の要部断面図である。図25は、第1の実施形態の変形例2に係る半導体装置の製造方法により得られた半導体装置の要部断面図である。図17に示したように、本実施形態の変形例2に係る半導体装置の製造方法の中間生成物を用意する工程S101は、図1の本実施形態に係る半導体装置の製造方法の中間生成物を用意する工程S100に含まれるゲートトレンチ内にゲート電極を形成する工程S80と相異するゲートトレンチ内にゲート電極を形成する工程S81を含み、サイドウォールを除去する工程S90を含まない点で、本実施形態に係る中間生成物を用意する工程S100とは相異する。これ以外は、両者に相違点はない。以下、この相違点について説明する。なお、図17中に、各工程の流れが矢印により順番に示されているが、必ずしも矢印に示されたとおり、前の工程が完了しないと次の工程が開始することができないことを意味するものではない。矢印の後に示された工程でも、矢印の前に示された工程と並行して実施できる工程も勿論ありうる。また、それぞれの工程は、必ずしも矢印の付された方向通りの順番に実施されるとは限らない。本実施形態の変形例2に係る半導体装置の製造方法では、本実施形態と同様に、図2~図6に示されたように、中間生成物を用意する工程S101の中の、n形半導体層上にn-形半導体層を形成する工程S10からゲート絶縁膜を形成する工程S70までが実施される。次に、ゲートトレンチ内にゲート電極を形成する工程S81により、ゲート電極15の上端が、基板3の第1の表面とサイドウォール11の表面との間に、又は、サイドウォール11の表面と同一平面内に、位置するように、ゲート電極15がゲートトレンチ12内に形成される。ゲート電極15は、例えば以下のように形成される。図7に示したようにCVD法により、ポリシリコン14が、ゲート絶縁膜13を介してゲートトレンチ12を埋込むように、且つ基板3の第1の表面上全体にサイドウォール11及び絶縁膜7を介して成膜される。その後、図18に示したように、ポリシリコン14の表面全体が例えばCDEChemicalDryEtching法によりエッチングされて、基板3の第1の表面上のポリシリコン14が除去され、ゲートトレンチ12内のポリシリコン14の上端が基板3の第1の表面より上で、サイドウォール11の表面より下側に到達したところで、又は、サイドウォール11の表面と同一の平面内に到達したところで、エッチングが停止される。この結果、上記ゲート電極15が形成される。本変形例2では、ゲート電極15の上端部がサイドウォール11の表面からn形半導体層1側に少し後退した例で説明する。本実施形態の変形例2に係る半導体装置の製造方法の中間生成物を用意する工程S101は、この点で本実施形態に係る半導体装置の製造方法の中間生成物を用意する工程S100とは相異する。本実施形態に係る半導体装置の製造方法の中間生成物を用意する工程S100に含まれる、ゲートトレンチ内にゲート電極を形成する工程S80では、ゲート電極15の上端部は基板3の第1の表面よりもn形半導体層1側に形成される。なお、ポリシリコン14の除去は、CDE法によるエッチングに限ることなく、RIE法によるエッチング、若しくはCMPChemicalMechanicalPolishing法によるポリッシング、又はこれらの組み合わせ等で実施可能である。さらに、本変形例2に係る中間生成物を用意する工程S101では、サイドウォール11を除去する工程S90が不要であり、この点においても、本実施形態に係る中間生成物を用意する工程S100と相異する。本変形例2に係る中間生成物を用意する工程では、後述するようにサイドウォール11が、層間絶縁膜16の庇部分に用いられる。以上のようにして、本変形例2に係る中間生成物を用意する工程S101が実施され、図18に示された、n形半導体層1、n-形半導体層2、p形ベース層4、及びn形ソース層5を有する基板3と、基板3の第1の表面からp形ベース層4を貫通しn-形半導体層2中に至る複数のゲートトレンチ内に、ゲート絶縁膜13を介して設けられた複数のゲート電極15と、隣り合うゲートトレンチ12の間に挟まれた基板3の第1の表面の上に設けられ、隣り合うゲートトレンチの側壁から後退した側壁を有する絶縁膜7と、を有する中間生成物101Aが用意される。以下に示すように、これ以後の工程S200~S700は、本実施形態に係る半導体装置の製造方法と同様に実施される。次に、図19に示したように、層間絶縁膜を形成する工程S200により、中間生成物101Aのn形ソース層5又は基板3の第1の表面におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分の上及びゲート電極の上を覆うように、層間絶縁膜16が形成される。すなわち、層間絶縁膜16は、シリコン酸化膜であり、n形ソース層5又は基板3の第1の表面におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分を覆う部分庇部分と、ゲート電極を覆う部分ゲート電極部分と、を有する。層間絶縁膜16は、一例として、絶縁膜7とサイドウォール11をマスクに用いて、サイドウォール11から露出したゲート電極15の上端部を熱酸化することにより形成される。ゲート電極15の上端部の熱酸化膜が、層間絶縁膜16のゲート電極部分となり、庇部分となるサイドウォール11と接合されて一体形成される。次に、図20に示したように、基板3の第1の表面側から例えばRIE法によりエッチングすることにより、絶縁膜7上の第2の酸化膜8が除去される。この結果、絶縁膜7の表面が、層間絶縁膜16から露出される。層間絶縁膜16の表面がエッチングされることで、層間絶縁膜16の表面は、絶縁膜7より基板3側に後退する。次に、図21に示したように、絶縁膜を除去する工程S300により、絶縁膜7が、例えばCDE法などによりエッチングされて除去され、基板3の第1の主面n形ソース層5の表面が、絶縁膜7の存在した直下に露出する。絶縁膜7の除去の方法は、前述の本実施形態に係る半導体装置の製造方法と同じため詳細な説明は省略する。本実施形態では、前述のように、図2に示した、p形ベース層の表面にn形ソース層を形成する工程S30が、図3に示した、パターンを有する絶縁膜を基板表面上に形成する工程S40より前に実施されることで、n形ソース層5が、p形ベース層4の表面に形成される。しかしながら、p形ベース層の表面にn形ソース層を形成する工程S30が、上記絶縁膜を除去する工程S300の直後に実施されることも可能である。すなわち、図22に示したように、絶縁膜7が除去されて、絶縁膜7の直下にあった基板3の第1の表面p形ベース層4が露出した後に、層間絶縁膜16をマスクに用いて、n形不純物のイオン注入及び熱処理を実施することで、図21に示したように、n形ソース層5が形成可能である。又は、絶縁膜7の除去後その下の第1の酸化膜6が残った状態で、層間絶縁膜16をマスクに用いて、n形不純物のイオン注入及び熱処理を実施することにより、n形ソース層5が形成可能である。第1の酸化膜6が層間絶縁膜16に比べて薄いので、第1の酸化膜6の直下絶縁膜7が存在した直下に選択的に不純物イオンが注入され、その後の熱処理による拡散により、n形ソース層5が形成される。n形ソース層5が形成された後に、図21に示したように第1の酸化膜6が取り除かれる。以上示したとおり、p形ベース層の表面にn形ソース層を形成する工程S30が、絶縁膜を除去する工程S300の直後又はその工程の中で実施されることが可能である。なお、イオン注入後の熱処理は、別途後の工程のどこかで実施可能であることは、勿論のことである。次に、図23に示したように、コンタクトトレンチを形成する工程S400により、コンタクトトレンチ17が、絶縁膜7が存在していた直下で、基板3の第1の表面n形ソース層5の表面からp形ベース層4中に延伸するように形成される。コンタクトトレンチ17を形成する方法も、前述の本実施形態に係る半導体装置の製造方法と同じため詳細な説明は省略する。次に、図24に示したように、p形コンタクト層を形成する工程S500により、p形コンタクト層18が、コンタクトトレンチ17の底部に隣接するように形成される。本工程も、前述の本実施形態に係る半導体装置の製造方法と同じため詳細な説明は省略する。次に、図25に示したように、ドレイン電極を形成する工程S600により、ドレイン電極19がn形半導体層1のp形ベース層4とは反対側の表面に電気的に接続されて形成される。また、ソース電極を形成する工程S700により、ソース電極20が、コンタクトトレンチ17内を埋め込み、層間絶縁膜16上を覆うように形成される。これらの両工程も、前述の本実施形態に係る半導体装置の製造方法と同じため詳細な説明は省略する。以上の製造工程を経て、本実施形態の変形例2に係る半導体装置の製造方法により、半導体装置が提供される。本変形例に係る半導体装置の製造方法によれば、本実施形態に係る半導体装置の製造方法と同様な前述の効果が得られる。さらに本変形例に係る半導体装置の製造方法では、サイドウォール11を層間絶縁膜11の庇部分に用いるために、サイドウォール11を除去する工程S90が不要となり、製造工程が削減される効果をさらに有する。第2の実施形態第2の実施形態に係る半導体装置の製造方法を図26~図32を用いて説明する。図26は、第2の実施形態に係る半導体装置の製造方法の製造工程の各工程の流れを示す図。図27~図32は、第2の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態に係る半導体装置の製造方法との相異点について主に説明する。本実施形態に係る半導体装置の製造方法は、図26に示したような製造工程を備え、中間生成物を用意する工程S102を備える。本実施形態に係る中間生成物を用意する工程S102は、第1の実施形態に係る中間生成物を用意する工程S100中のゲートトレンチを形成する工程S60の代わりに、ゲートトレンチを形成する工程S61と絶縁膜をトレンチ側壁から後退させる工程S62とを含み、サイドウォールを形成する工程S50及びサイドウォールを除去する工程S90を含まない。この点で、本実施形態に係る半導体装置の製造方法は、第1の実施形態に係る半導体装置の製造方法と相異する。これ以外の点で、両者は同じ製造工程を有する。以下、上記相異する工程に関して主に説明する。なお、図26中に、各工程の流れが矢印により順番に示されているが、必ずしも矢印に示されたとおり、前の工程が完了しないと次の工程が開始することができないことを意味するものではない。矢印の後に示された工程でも、矢印の前に示された工程と並行して実施できる工程も勿論ありうる。また、それぞれの工程は、必ずしも矢印の付された方向通りの順番に実施されるとは限らない。本実施形態に係る中間生成物を用意する工程S102では、第1の実施形態に係る中間生成物を用意する工程S100中の、n形半導体層上にn-形半導体層を形成する工程S10からパターンを有する絶縁膜を基板表面上に形成する工程S40が実施される。その後、図27に示したように、ゲートトレンチを形成する工程S61により、基板3の第1の表面からp形ベース層4を貫通し、n-形半導体層2中に至り、基板3の第1の表面においてn形ソース層5と隣接する又は、n形層ソース層5を貫通する複数のゲートトレンチ12が形成される。ゲートトレンチ12の形成は、例えば以下のように実施される。第1の実施形態の図2及び図3に示した工程で形成されたパターン化された絶縁膜7をマスクに用いて、RIE法によりエッチングを実施することで、絶縁膜7の側壁に沿ってゲートトレンチ12の側壁が形成される。ゲートトレンチ12の底がn-形半導体層2中に達したところで、エッチングを停止する。次に、図28に示したように、、第1の実施形態と同様に、ゲート絶縁膜を形成する工程S70により、ゲート絶縁膜13がゲートトレンチ12の内壁を全て覆うように形成される。ゲート絶縁膜13は、熱酸化により形成されたシリコン酸化膜であり、CVD法により形成されることも可能である。ゲート絶縁膜13は、ゲートトレンチ12の側壁の上端で第1の酸化膜6と接続し、ゲートトレンチ12の側壁及び底部を覆うように形成される。次に、図29及び図30に示したように、第1の実施形態と同様に、ゲート電極を形成する工程S80により、ゲート電極15が、ゲート絶縁膜13を介してゲートトレンチ12内に形成される。ゲート電極15の形成は、第1の実施形態で説明したとおり、以下のように形成される。CVD法により、ポリシリコン14が、ゲート絶縁膜13を介してゲートトレンチ12を埋込むように、且つ基板3の第1の表面上全体に絶縁膜7を介して成膜される。その後、ポリシリコン14の表面全体が例えばCDE法によりエッチングされて、基板3の第1の表面上のポリシリコン14が除去され、ゲートトレンチ12内のポリシリコン14の上端が基板3の第1の表面よりn形半導体層1側に到達したところで、エッチングが停止される。この結果、ゲート電極15の上端が基板3の第1の表面よりn形半導体層1側に後退して、ゲート電極15がゲートトレンチ12内に形成される。ここで、ポリシリコン14がCDE法によりエッチングされて、ゲート電極15の上端部が第2の酸化膜8よりもn形半導体層1側に後退すると、絶縁膜7の側壁が露出し始める。絶縁膜7はCDE法によりエッチングされるため、絶縁膜7がサイドエッチングされる。このサイドエッチングにより、絶縁膜7の側壁は、ゲートトレンチ12の側壁から絶縁膜7の内部に向かって後退する。すなわち、ゲート電極を形成する工程S80の中で、絶縁膜をトレンチ側壁から後退させる工程S62が実施される。この絶縁膜7の側壁がゲートトレンチ12の側壁から後退した距離が、絶縁膜7の側壁の垂直方向における後述の層間絶縁膜16の庇部分の長さを決める。この層間絶縁膜16の庇部分の長さは、コンタクトトレンチ17が、ゲートトレンチ12から離間する距離を決める。従って、層間絶縁膜16の庇部分の長さをさらに増加させたいときは、上記ゲート電極を形成する工程終了後CDE法によるポリシリコン14のエッチング終了後に、絶縁膜をトレンチ側壁から後退させる工程S62の中で、さらに絶縁膜7のサイドエッチングを追加すればよい。絶縁膜7のサイドエッチングの追加としては、ゲート電極15をレジストなどによりマスクして、CDE法又はウエットエッチング等によるエッチングが可能である。又は、ポリシリコンをエッチングしないで絶縁膜7を選択的にエッチングするエッチング方法が可能である。絶縁膜をトレンチ側壁から後退させる工程S62の完了後、絶縁膜7上の第2の酸化膜8が、例えば、弗化水素を含んだエッチング液を用いたウエットエッチングにより除去される。この第2の酸化膜の除去において、ゲート絶縁膜13のうちのゲート電極15の上端より上に露出した部分、及び第1の酸化膜のうちのゲートトレンチ12の側壁と絶縁膜7の側壁との間に露出した部分が、第2の酸化膜8と同時に除去される。この結果、図31に示したように、n形ソース層5基板3の第1の表面におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分が表面に露出する。なお、本実施形態では、前述のように、図2に示した、p形ベース層の表面にn形ソース層を形成する工程S30が、図3に示した、パターンを有する絶縁膜を基板表面上に形成する工程S40より前に実施されることで、n形ソース層5が、p形ベース層4の表面に形成される。しかしながら、図32に示したように、上記絶縁膜をトレンチ側壁から後退させる工程S62の後に、p形ベース層の表面にn形ソース層を形成する工程S30が実施されることも可能である。この場合、表面に露出した、p形ソース層4基板3の第1の表面におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分にn形不純物がイオン注入されて、n形ソース層5が形成される。第1の実施形態と同様に、n形不純物の拡散が弱い条件では、絶縁膜7の直下の基板3の第1の表面には、ソース層5が形成されずにp形ベース層4が形成された状態になる。このような状態でも、以後の本実施形態の工程を実施することにより半導体装置を製造することは可能である。以上の工程を有する、中間生成物を用意する工程S102を実施することで、図31に示された、n形半導体層1、n-形半導体層2、p形ベース層4、及びn形ソース層5を有する基板3と、基板3の第1の表面からp形ベース層4を貫通しn-形半導体層2中に至る複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極15と、隣り合うゲートトレンチ12の間に挟まれた基板3の第1の表面の上に設けられ、隣り合うゲートトレンチの側壁から後退した側壁を有する絶縁膜7と、を有する中間生成物102Aが用意される。この後、第1の実施形態と同様に、図11~図15に示したように、層間絶縁膜を形成する工程S200、絶縁膜を除去する工程S300、コンタクトトレンチを形成する工程S400、p形コンタクト層を形成する工程S500、ドレイン電極を形成する工程S600、及びソース電極を形成する工程S700が実施され、半導体装置が製造される。ここで、本実施形態では、前述したように、p形ベース層の表面にn形ソース層を形成する工程S30が、n-形半導体層表面にp形ベース層を形成する工程S20と、パターンを有する絶縁膜を基板表面上に形成する工程S40との間で実施されている。しかしながら、第1の実施形態と同様に、図11に示した絶縁膜を除去する工程S300の最後の工程の一部又はその工程の直後に、p形ベース層の表面にn形ソース層を形成する工程S30が実施されてもよい。すなわち、図11の絶縁膜7が除去されて絶縁膜7の直下の第1の酸化膜6が露出した状態で、又は、さらに第1の酸化膜6が除去されて基板3の第1の表面p形ベース層4の表面が露出した状態で、層間絶縁膜16をマスクに用いて、砒素又は燐などのn形不純物のイオン注入及びその後の熱処理が実施される熱処理は、この後の他の高温プロセスで代わりに実施されても良いことで、図11に示されたようにn形ソース層5が形成されてもよい。本実施形態に係る半導体装置の製造方法においても、第1の実施形態に係る半導体装置の製造方法と同様に、中間生成物を用意する工程S102を実施することにより、図31に示されたように、n形半導体層1、n-形半導体層2、p形ベース層4、及びn形ソース層5を有する基板3と、基板3の第1の表面からp形ベース層4を貫通しn-形半導体層2中に至る複数のゲートトレンチ内に、ゲート絶縁膜13を介して設けられた複数のゲート電極15と、隣り合うゲートトレンチ12の間に挟まれた基板3の第1の表面の上に設けられ、隣り合うゲートトレンチ12の側壁から後退した側壁を有する絶縁膜7と、を有する中間生成物102Aが用意される。この中間生成物102Aを用いて、層間絶縁膜を形成する工程S200により、中間生成物102Aのn形ソース層5におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分の上、及びゲート電極の上、を覆うように、層間絶縁膜16が形成される。すなわち、層間絶縁膜16は、n形ソース層5におけるゲートトレンチ12の側壁から絶縁膜7の側壁に至る部分を覆っている部分庇部分と、ゲート電極を覆う部分ゲート電極部分と、を有する。そして、コンタクトトレンチを形成する工程S400において、層間絶縁膜16をマスクに用いてエッチングすることにより、コンタクトトレンチ17が、基板3の第1の表面n形ソース層4の表面からp形ベース層4中に延伸するように形成される。以上のようにして、隣り合うゲートトレンチ12の間にコンタクトトレンチ17が形成されることで、コンタクトトレンチ17形成のためのマスク合わせが不要となるので、マスク合わせ不良による半導体装置の特性不良を抑制することができる。また、マスクに用いる層間絶縁膜16が、上記庇部分を有することで、コンタクトトレンチ17とゲートトレンチ12との間隔を制御性よく確保できるため、半導体装置のオン抵抗を制御性よく低減できる。すなわち、本実施形態の半導体装置の製造方法によれば、コンタクトトレンチ形成のマスク合わせ不良が低減され、オン抵抗が低い半導体装置が制御性よく提供される。またさらに、本実施形態の半導体装置の製造方法では、層間絶縁膜16が庇部分を有し、この庇部分の幅がゲートトレンチ12とコンタクトトレンチ17との間隔を決めている。この庇部分の幅は、図25を用いて前述したように、絶縁膜7の側壁がゲートトレンチ12の側壁から後退した距離により決まる。この距離は、絶縁膜7をサイドエッチングするエッチング時間で制御することができる。このため、ゲートトレンチ12とコンタクトトレンチ17との間隔を決めるためのマスクあわせも不要であり、絶縁膜7のサイドエッチング時間で、ゲートトレンチ12とコンタクトトレンチ17との間隔を制御することが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。