利得が可変である第1増幅器を有し、入力された信号から第1ベースバンド信号を生成する第1RF部と、利得が可変である第2増幅器を有し、入力された信号から第2ベースバンド信号を生成する第2RF部と、前記第1RF部により生成された第1ベースバンド信号の受信レベルを基に適正利得を算出し、前記第1増幅器及び前記第2増幅器の利得を前記適正利得に設定する利得調整部と、利得が前記適正利得に設定された前記第1増幅器を有する前記第1RF部により生成された第1ベースバンド信号及び利得が前記適正利得に設定された第2増幅器を有する前記第2RF部により生成された第2ベースバンド信号に対してデータ復調処理を施すベースバンド処理部と、前記利得調整部により適正利得が算出されるまで、前記第2RF部に対する電力の供給を停止する電源制御部とを備えたことを特徴とする携帯無線通信装置。前記第1RF部は、調整用信号及びデータ信号の入力を受け、前記第2RF部は、前記データ信号の入力を受け、前記利得調整部は、前記第1RF部により調整用信号から生成された第1ベースバンド信号の受信レベルを基に、前記第1増幅器及び前記第2増幅器の適正利得を算出し、前記ベースバンド処理部は、前記適正利得に変更された第1増幅器を有する前記第1RF部により前記データ信号から生成された第1ベースバンド信号及び前記適正利得に変更された第2増幅器を有する前記第2RF部により前記データ信号から生成された第2ベースバンド信号に対してデータ復調処理を施し、前記電源制御部は、少なくとも前記第1RF部が前記調整用信号を受信してから前記利得調整部により適正利得が算出されるまで、前記第2RF部に対する電力の供給を停止する、ことを特徴とする請求項1に記載の携帯無線通信装置。前記利得調整部は、第1RF部で生成された第1ベースバンド信号から受信レベルを検出する第1受信レベル検出部と、第2RF部で生成された第2ベースバンド信号から受信レベルを検出する第2受信レベル検出部と、前記第1受信レベル検出部で検出された前記第1ベースバンド信号の受信レベルを基に前記適正利得を算出し、前記第1増幅器及び前記第2増幅器の利得を前記適正利得に設定する利得算出部とを備え、前記電源制御部は、前記利得調整部により適正利得が算出されるまで、前記第2RF部及び前記第2受信レベル算出部に対する電力の供給を停止することを特徴とする請求項1又は2に記載の携帯無線通信装置。前記第1ベースバンド信号をデジタル信号に変換する第1ADCと、前記第2ベースバンド信号をデジタル信号に変換する第2ADCとをさらに備え、前記利得調整部は、デジタル信号に変換された前記第1ベースバンド信号を用いて受信レベルを算出し、前記電源制御部は、前記利得調整部により適正利得が算出されるまで、さらに前記第2ADCへの電力の供給を停止することを特徴とする請求項1~請求項3のいずれか一つに記載の携帯無線通信装置。前記第2RF部は、局部発振器からの信号を基に前記I信号を所定の周波数に変換するミキサ部と、前記ミキサ部からの出力の高周波数帯域を除くLPFとを備え、前記第2増幅器は、前記LPFから出力された信号を増幅し、前記電源制御部は、少なくとも前記ミキサ部、LPF及び前記第2増幅器への電源供給を停止することで、前記第2RF部への電源供給を停止することを特徴とする請求項1~請求項4のいずれか一つに記載の携帯無線通信装置。前記信号分離部から出力された信号の経路を前記第2RF部又は第1負荷回路のいずれかに切り替える第1スイッチと、前記局部発振器から出力された信号の経路を前記第2RF部又は第2負荷回路のいずれかに切り替える第2スイッチと、前記利得調整部により適正利得が算出されるまで、前記第1スイッチを前記第1負荷回路側に切り替え、前記第2スイッチを前記第2負荷回路側に切り替え、前記利得調整部による適性利得算出後、前記第1スイッチ及び第2スイッチを前記第2RF部側に切り替えるスイッチ制御部とを備えたことを特徴とする請求項4に記載の携帯無線通信装置。前記ベースバンド処理部は、前記適正利得に変更された第1増幅器を有する前記第1RF部による第1ベースバンド信号の生成及び前記適正利得に変更された第2増幅器を有する前記第2RF部による第2ベースバンド信号の生成まで、自己への電力供給を停止する制御部を有することを特徴とする請求項1~請求項6のいずれか一つに記載の携帯無線通信装置。前記利得調整部は、第1ベースバンド信号の受信レベルがVIの場合、受信信号強度を2×VI21/2として算出することを特徴とする請求項1~請求項7のいずれか一つに記載の携帯無線通信装置。しかしながら、データ復調部を休止させておく従来技術では、測定用ADCAnalogDigitalConverter及びレベル検出回路など、データ復調部と同等の電力を消費する回路がアクティブとなっている。そのため、データ復調部を休止させておく従来技術では、低電力化の効果を十分に得ることが困難であった。開示の技術は、上記に鑑みてなされたものであって、消費電力を低減させる携帯無線通信装置を提供することを目的とする。本願の開示する携帯無線通信装置は、一つの態様において、第1RF部は、利得が可変である第1増幅器を有し、入力された信号から第1ベースバンド信号を生成する。第2RF部は、利得が可変である第2増幅器を有し、入力された信号から第2ベースバンド信号を生成する。利得調整部は、前記第1RF部により生成された第1ベースバンド信号の受信レベルを基に適正利得を算出し、前記第1増幅器及び前記第2増幅器の利得を前記適正利得に設定する。ベースバンド処理部は、利得が前記適正利得に設定された前記第1増幅器を有する前記第1RF部により生成された第1ベースバンド信号及び利得が前記適正利得に設定された第2増幅器を有する前記第2RF部により生成された第2ベースバンド信号に対してデータ復調処理を施す。電源制御部は、前記利得調整部により適正利得が算出されるまで、前記第2RF部に対する電力の供給を停止する。本願の開示する携帯無線通信装置の一つの態様によれば、消費電力を低減することができるという効果を奏する。以下に、本願の開示する携帯無線通信装置の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する携帯無線通信装置が限定されるものではない。特に、以下の説明では、携帯電話を例に説明するが、これは他の携帯無線通信装置でもよい。例えば、携帯無線通信装置として、PDAPersonalDataAssistantなどでもよい。図1は、実施例1に係る携帯電話のブロック図である。図1に示すように、本実施例に係る携帯電話100は、アンテナ1、BPFBandPassFilter2、LNALowNoiseAmplifier3、IInPhase側RFRadioFrequency部4、QQuadrature側RF部5及び局部発振器6を有している。さらに、本実施例に係る携帯電話100は、ADC7、ADC8、利得調整部9、ベースバンド処理部10、BBBaseBand側制御部11及びRF側制御部12を有している。BPF2は、帯域制限用帯域通過フィルタである。BPF2は、アンテナ1を介して受信した無線周波数の受信信号における所定の周波数帯のみを通過させ、不要な帯域外ノイズを低減する。そして、BPF2は、帯域制限を行った受信信号をLNA3に出力する。LNA3は、低雑音増幅器である。LNA3は、帯域制限が行われた受信信号の入力をBPF2から受ける。そして、LNA3は、受信信号を増幅する。そして、LNA3は、増幅した受信信号をI側RF部4及びQ側RF部5へ出力する。局部発振器6は、移相器61及びPLLPhaseLockLoopシンセサイザ62を有している。PLLシンセサイザ62は、起動のタイミングで後述するRF側制御部12から所定の周波数を決められた周波数ずらしたローカル周波数を有する発振信号の生成命令を受信する。ここで、本実施例では、所定の周波数に100~200KHzのオフセットを加えたものを所定の周波数を決められた周波数ずらしたローカル周波数として説明する。そして、PLLシンセサイザ62は、所定周波数に100~200KHzのオフセットを加えたローカル周波数の発振信号を生成する。そして、PLLシンセサイザ62は、生成した発振信号を移相器61へ出力する。ここで、起動時にローカル周波数をずらす理由について説明する。I信号及びQ信号については、同一タイミングで双方の受信レベルが0にならない仕組みになっている。しかし、本実施例では後述するようにVGAVariableGainAmplifier43及びVGA53の利得を適正利得に設定するまでの間、Q信号はQ側RF部5から出力されないため、I信号もQ信号もともに無入力の状態が発生する。そして、信号が入力されないと、AGC計算部92は、受信レベルが0と判定して、VGA43及びVGA53の利得をどんどん上げていってしまう。そこで、所定の周波数を予め決められた周波数分ずらすことで、信号の入力が無い場合でもずらした分の受信レベルをAGC計算部92が計測でき、受信レベルが0であると判断してAGC計算部92が利得を上昇させてしまうことを回避するとこができる。また、PLLシンセサイザ62は、起動のタイミングから所定時間Tが経過した後、後述するRF側制御部12から所定の周波数を有する発振信号の生成命令を受信する。所定時間Tについては後で詳細に説明する。そして、PLLシンセサイザ62は、所定周波数の発振信号を生成する。そして、PLLシンセサイザ62は、生成した発振信号を移相器61へ出力する。移相器61は、発振信号の入力をPLLシンセサイザ62から受ける。そして、移相器61は、受信した発振信号をそのままI側RF部4へ出力する。また、移相器61は、受信した発振信号の位相を90度シフトさせる。そして、移相器61は、位相を90度シフトさせた発振信号をQ側RF部5へ出力する。I側RF部4は、図1に示すように、ミキサ41、LPF42及びVGA43を有している。I側RF部4が、第1RF部の一例にあたる。ミキサ41は、周波数変換器である。ミキサ41は、受信信号の入力をLNA3から受ける。また、ミキサ41は、PLLシンセサイザ62から発振された状態の位相を有する発振信号の入力を移相器61から受ける。そして、ミキサ41は、受信信号に対して発振信号を印加する。そして、ミキサ41は、受信信号と発振信号を混合することにより、受信信号の周波数をベースバンド信号の周波数に変換する。本実施例では、ミキサ41は、受信信号をダウンコンバートしている。この時、発振信号の位相はPLLシンセサイザ62で発振された状態の位相と同じであるため、ミキサ41は、受信信号の同相成分Inphaseのベースバンド信号であるI信号を生成する。ここで、I信号が第1ベースバンド信号の一例にあたる。特に、所定周波数に100~200KHzのオフセットを加えたローカル周波数の発振信号を用いて生成されたI信号は、調整用ベースバンド信号の一例にあたる。そして、ミキサ41は、I信号をLPF42へ出力する。LPF42は、低域通過フィルタである。LPF42は、I信号の入力をミキサ41から受ける。そして、LPF42は、受信したI信号の帯域制限を行い、I信号に含まれる隣接チャネルの信号及び高調波などの不要雑音を除去する。そして、LPF42は、フィルタ処理したI信号をVGA43へ出力する。VGA43は、利得可変増幅器である。VGA43は、予め決められた利得の初期値が設定されている。この初期値は、適正利得を算出するまでの間、利得調整部9が出力するようにしてもよい。そして、VGA43は、後述する利得調整部9から利得を適正利得に変更するためのVGA可変信号を受信する。そして、VGA43は、自己の利得を受信したVGA可変信号で指定されている適性利得に設定する。VGA43は、フィルタ処理されたI信号の入力をLPF42から受ける。そして、VGA43は、設定されている利得でI信号を増幅する。ここで、VGA43は、利得調整部9からVGA可変信号を受信していない場合は、初期値の利得でI信号を増幅する。また、VGA43は、利得調整部9から適正利得を設定するVGA可変信号を受信している場合は、VGA可変信号で指定された適正利得でI信号を増幅する。そして、VGA43は、増幅したI信号をADC7へ出力する。VGA43が、第1増幅器の一例にあたる。ADC7は、アナログデジタル変換機である。ADC7は、増幅されたI信号の入力をVGA43から受ける。そして、ADC7は、受信したI信号をデジタル信号に変換する。そして、ADC7は、デジタル信号に変換したI信号をベースバンド処理部10へ出力する。また、ADC7は、デジタル信号に変換したI信号を利得調整部9へ出力する。ADC7が、第1ADCの一例にあたる。Q側RF部5は、図1に示すように、ミキサ51、LPF52及びVGA53を有している。Q側RF部5は、後述するように、起動してからVGA43及びVGA53がVGA可変信号を受けるまで、電力の供給が行われない。すなわち、起動してからVGA43及びVGA53がVGA可変信号の受けるまで、Q側RF部5は、動作しない。したがって、以下の説明でのQ側RF部5の動作は、VGA43及びVGA53がVGA可変信号の受けてからの動作である。Q側RF部5が、第2RF部の一例にあたる。ミキサ51は、周波数変換器である。ミキサ51は、受信信号の入力をLNA3から受ける。また、ミキサ51は、PLLシンセサイザ62から発振された状態から90度位相がシフトされた発振信号の入力を移相器61から受ける。そして、ミキサ51は、受信信号に対して90度位相がシフトされた発振信号を印加する。そして、ミキサ51は、受信信号と発振信号を混合することにより、受信信号の周波数をベースバンド信号の周波数に変換する。本実施例では、ミキサ51は、受信信号をダウンコンバートしている。この時、発振信号の位相はPLLシンセサイザ62で発振された状態の位相から90度シフトされているため、ミキサ51は、受信信号の直交成分Quadratureのベースバンド信号であるQ信号を生成する。Q信号が第2ベースバンド信号の一例にあたる。そして、ミキサ51は、Q信号をLPF52へ出力する。LPF52は、低域通過フィルタである。LPF52は、Q信号の入力をミキサ51から受ける。そして、LPF52は、受信したQ信号の帯域制限を行い、Q信号に含まれる隣接チャネルの信号及び高調波などの不要雑音を除去する。そして、LPF52は、フィルタ処理したQ信号をVGA53へ出力する。VGA53は、利得可変増幅器である。VGA53は、後述する利得調整部9から利得を適正利得に設定するためのVGA可変信号を受信する。そして、VGA53は、自己の利得を受信したVGA可変信号で指定されている適性利得に設定する。VGA53は、フィルタ処理されたQ信号の入力をLPF52から受ける。そして、VGA53は、設定されている利得でQ信号を増幅する。ここで、VGA53は、利得調整部9から適正利得を設定するVGA可変信号を受信しているので、VGA可変信号で指定された適正利得でQ信号を増幅する。そして、VGA53は、増幅したQ信号をADC8へ出力する。ADC8は、アナログデジタル変換機である。ADC8は、増幅されたQ信号の入力をVGA53から受ける。そして、ADC8は、受信したQ信号をデジタル信号に変換する。そして、ADC8は、デジタル信号に変換したQ信号をベースバンド処理部10へ出力する。また、ADC8は、デジタル信号に変換したQ信号を利得調整部9へ出力する。ADC8が、第2ADCの一例にあたる。利得調整部9は、Level検出部91、AGC計算部92及びLevel検出部93を有している。ここで、後述するように、Level検出部93は、起動してからVGA43及びVGA53がVGA可変信号を受けるまで、電力の供給が行われない。すなわち、起動してからVGA43及びVGA53がVGA可変信号を受けるまで、Level検出部93は、動作しない。したがって、以下の説明でのLevel検出部93の動作は、VGA43及びVGA53がVGA可変信号を受けてからの動作である。Level検出部91は、デジタル信号に変換されたI信号の入力をADC7から受ける。そして、Level検出部91は、受信したI信号の振幅からI信号の受信レベルの情報を取得する。そして、Level検出部91は、取得したI信号の受信レベルの情報をAGC計算部92へ出力する。Level検出部91が、第1受信レベル検出部の一例にあたる。Level検出部93は、デジタル信号に変換されたQ信号の入力をADC8から受ける。そして、Level検出部93は、受信したQ信号の振幅からQ信号の受信レベルの情報を取得する。そして、Level検出部93は、取得したQ信号の受信レベルの情報をAGC計算部92へ出力する。Level検出部93が、第2受信レベル検出部の一例にあたる。AGC計算部92は、I信号の受信レベルからRSSIReceivedSignalStrengthIndicator:受信信号強度を求める計算式として、2×VI21/2を予め記憶している。ここで、VIは、I信号の受信レベルである。また、AGC計算部92は、I信号の受信レベル及びQ信号の受信レベルからRSSIを求める計算式として、VQ2VI21/2を予め記憶している。ここで、VQは、Q信号の受信レベルである。AGC計算部92は、起動した後、後述するRF側制御部12から適正利得の算出の命令を受ける。そして、AGC計算部92は、Level検出部91からのみ受信レベルの情報であるVIの入力を受ける。そして、AGC計算部92は、受信したVIからRSSIを2×VI21/2として算出する。そして、AGC計算部92は、算出したRSSIから適性利得を求める。ここで、適正利得とは、I信号及びQ信号それぞれが、ADC7及びADC9で良好なダイナミックレンジに入るレベルに増幅される利得である。この適正利得の算出は、例えば、AGC計算部92が、RSSIの値と適正利得との対応が記載されたテーブルなどを用いて、算出したRSSIの値に対応する適正利得を求めることで行われる。そして、AGC計算部92は、求めた適正利得を通知するVGA可変信号を生成する。そして、AGC計算部92は、VGA43及びVGA53へ生成したVGA可変信号を出力する。また、AGC計算部92は、適正利得の算出の命令を受けてから所定時間Tの経過後、I信号及びQ信号を用いたRSSIの算出開始の命令をRF側制御部12から受ける。そして、AGC計算部92は、I信号及びQ信号を用いたRSSIの算出を開始する。この時、AGC計算部92は、Level検出部91及びLevel検出部93からI信号の受信レベルであるVI及びQ信号の受信レベルであるVQの入力をそれぞれ受ける。そして、AGC計算部92は、受信したI信号及びQ信号の受信レベルからRSSIをVQ2VI21/2として算出する。そして、AGC計算部92は、算出したRSSIの値をベースバンド処理部10へ出力する。AGC計算部92が、利得算出部の一例に当たる。ベースバンド処理部10は、BB側制御部11を有している。BB側制御部11は、予め決められた所定時間Tを記憶している。この所定時間とは、起動してからVGA43及びVGA53に対して適正利得を通知するためのVGA可変信号を出力するまでの時間である。この所定時間Tは、ここの回路の構成などに応じて決定されることが好ましい。また、本実施例では、起動からVGA可変信号を出力するまでの時間は回路毎に一定に決まると考えられることから、その時間を所定時間Tとして動作タイミングの制御を行っているが、これは他の方法でも良い。例えば、BB側制御部11が、AGC引込みの間、RSSIの値をAGC計算部92から受信し、そのRSSIの値の動きからRSSIの収束を判定して次の動作に移るよう制御しても良い。また、BB側制御部11は、タイムスロットを予め記憶している。そして、予め記憶しているタイムスロットの開始のタイミングになると、BB側制御部11は、起動の命令をRF側制御部12に通知する。この時、BB側制御部11は、Q側RF部5、ADC8及びLevel検出部93への電力の供給の停止命令をRF側制御部12に通知する。さらに、BB側制御部11は、ベースバンド処理部10への電力の供給も停止する。この時、BB側制御部11は、予め決められた所定時間Tが経過した後に、ベースバンド処理部10に電力が供給されるように制御する。ベースバンド処理部10は、BB側制御部11によって電力の供給が停止されると、動作を停止する。そして、所定時間Tが経過するとベースバンド処理部10への電力の供給が再開され、ベースバンド処理部10の動作が再開する。そして、ベースバンド処理部10は、I信号の入力をADC7から受ける。また、ベースバンド処理部10は、Q信号の入力をADC8から受ける。そして、ベースバンド処理部10は、受信したI信号及びQ信号に対して位相検波などを実施し、データ復調を行う。そして、ベースバンド処理部10は、復調したデータを表示部や音声出力部いずれも不図示などを用いて出力する。RF側制御部12は、起動の命令をBB側制御部11から受信する。この時、RF側制御部12は、Q側RF部5、ADC8及びLevel検出部93への電力の供給の停止命令も受信する。そして、RF側制御部12は、Q側RF部5、ADC8及びLevel検出部93以外への電力の供給を電源制御部13に指示する。さらに、RF側制御部12は、適正利得の算出の命令をAGC計算部92へ送信する。また、RF側制御部12は、予め決められた所定時間Tを記憶している。そして、RF側制御部12は、起動命令を受信してから所定時間Tが経過すると、Q側RF部5、ADC8及びLevel検出部93への電力の供給を電源制御部13に指示する。さらに、RF側制御部12は、起動命令を受信してから所定時間Tが経過すると、I信号及びQ信号を用いたRSSIの算出をAGC計算部92に指示する。また、RF側制御部12は、所定の周波数を有する発振信号の出力を局部発振器6に指示する。さらに、RF側制御部12は、起動命令を受けてから所定時間Tの経過後、I信号及びQ信号を用いたRSSIの算出開始の命令をAGC計算部92へ送信する。ここで、本実施例では、BB側制御部11から起動のタイミングの信号のみを受けて、RF側制御部12が所定時間Tを用いて、局部発振器6における周波数シフトや電力供給などの制御を行っているが、これは他の方法でも良い。例えば、BB側制御部11が各タイミングでタイミング信号を送出し、それに応じてRF側制御部12が自立的に制御してもよい。また、他の例としては、次のような方法でもよい。すなわち、BB側制御部11が、局部発振器6における周波数シフト、電力供給のトリガとなるコマンドを発行する。そして、BB側制御部11から発行されたコマンドをシリアル3線などのインタフェースを介してRF側制御部12に入力することで、RF側制御部12を制御してもよい。電源制御部13は、起動のタイミングでRF側制御部12からQ側RF部5、ADC8及びLevel検出部93以外への電力の供給の指示を受ける。そして、電源制御部13は、BPF2、LNF3、I側RF部4、局部発振器6、ADC7、Level検出部91及びAGC計算部92への電力供給を開始する。この時、電源制御部13は、Q側RF部5への電力供給の停止として、例えば、ミキサ51、LPF52及びVGA53に電力が供給されないように制御する。すなわち、電力供給の停止とは、例えば各部に電源を供給しないように電源供給を抑制することを表している。ここで、図1では、図を見やすくするため、電力供給の停止の対象となっている各部に対してのみ電源制御部13から電力を供給する矢印を記載しているが、実際には、図1の各部全てに電源制御部13から電力を供給する経路がある。そして、電源制御部13は、起動のタイミングから所定時間経過後、RF側制御部12からQ側RF部5、ADC8及びLevel検出部93への電力の供給の指示を受ける。そして、電源制御部13は、RF側制御部12からQ側RF部5、ADC8及びLevel検出部93への電力の供給を開始する。次に、図2を参照して、時系列に沿って、各部の動作の流れを説明する。図2は、受信回路動作タイミングチャートである。図2は、紙面に向かって右に向かうにつれて時間が経過していくことを示している。そして、点線は時系列上のタイミングを表しており、点線間の矢印はその時間の範囲を表している。そして、時刻201が、起動のタイミングである。時間202、203、204及び206が、それぞれ処理a、b、c及びdの各工程を行う時間を表している。また、時刻205が、処理cが終わるタイミングである。そして、時間202、203及び204を合わせた時間、すなわち、時刻201~時刻205までの時間は、上述した所定時間Tにあたる。時刻201において、BB側制御部11が、タイムスロットの開始を検出し、起動命令をRF側制御部12へ通知する。そして、RF側制御部12は、Q側RF部5、ADC8及びLevel検出部93以外への電力の供給命令を電源制御部13に通知する。電源制御部13は、Q側RF部5、ADC8及びLevel検出部93以外の各部に電力の供給を開始する。この時、BB側制御部11によって、ベースバンド処理部10への電力供給も停止される。時間202では、周波数ロックを行う処理aが実行される。具体的には、I側RF部4が、アンテナ1、BPF2及びLNA3を経由した受信信号を受ける。また、ミキサ41が、局部発振器6から所定の周波数に対して100~200KHzのオフセットを加えた周波数の発振信号を受信する。そして、ミキサ41は、受信信号に対して発振信号を印加することで、ベースバンドの周波数に対して100~200KHzのオフセットを加えた周波数に受信信号を変換する。次の時間203では、AGC引込み及び適性利得を設定するVGA可変信号の生成を行う処理bが実行される。具体的には、まず、LPF42が、ミキサ41から出力されたI信号に対してフィルタ処理を施し不要雑音を除去する。次に、VGA43が、初期値の利得を用いてI信号を増幅する。そして、初期値の利得で増幅されたI信号は、ADC7でデジタル信号に変換され、Level検出部91へ入力される。そして、Level検出部91は、I信号の受信レベルを検出する。その検出されたI信号の受信レベルを用いて、AGC計算部92は適正利得を求める。そして、AGC計算部92は、適正利得を設定するVGA可変信号を生成する。次の時間204で、RSSIの値の通知及び適正利得の設定を行う処理cが実行される。具体的には、AGC計算部92は、算出したRSSIの値をベースバンド処理部10へ通知する。また、AGC計算部92は、生成した適正利得を設定するVGA可変信号をVGA43及びVGA53に出力する。そして、処理cの完了のタイミングである時刻205において、RF側制御部12は、Q側RF部5、ADC8及びLevel検出部93への電力の供給命令を電源制御部13に通知する。電源制御部13は、Q側RF部5、ADC8及びLevel検出部93に電力の供給を開始する。次の時間206で、データ復調の処理dが行われる。I側RF部4及びQ側RF部5が、アンテナ1、BPF2及びLNA3を経由した受信信号の入力を受ける。そして、局部発振器6は、所定の周波数の発振信号を発振する。そして、ミキサ41には、局部発振器6からの発振信号がそのまま入力される。これに対して、ミキサ51には、移相器61で位相が90度シフトされた局部発振器6からの発振信号が入力される。そして、ミキサ41は、発振信号を用いて受信信号の周波数をベースバンドの周波数に変換し、I信号を生成する。これに対して、ミキサ51は、位相が90度シフトされた発振信号を用いて受信信号の周波数をベースバンドの周波数に変換し、Q信号を生成する。そして、I信号は、LPF42でフィルタ処理され、VGA43において適正利得で増幅された後、デジタル信号に変換されベースバンド処理部10へ出力される。また、Q信号は、LPF52でフィルタ処理され、VGA53において適正利得で増幅された後、デジタル信号に変換されベースバンド処理部10へ出力される。そして、ベースバンド処理部10への電力供給が再開される。そして、ベースバンド処理部10は、受信したI信号及びQ信号に対して復調処理を施す。そして、ベースバンド処理部10は、復調したデータを表示部や音声出力部などを用いて出力する。そして、時刻207で携帯電話100の受信回路は、処理を停止する。ここで説明したように、本実施例に係る携帯電話100では、時間202、203及び204の間、すなわち、時刻201から時刻205までの間は、Q側RF部5、ADC8及びLevel検出部93に対する電力の供給を行わない。したがって、時刻201から時刻205までの間の電力消費を低減することができる。ここで、図2では、適正利得通知後にデータの復調が行われる状態で説明したが、携帯電話100が、このタイミングでデータ信号の受信をしなければ、データ復調は行われないので、次のタイムスロットまで休止する。すなわち、データ信号の受信が無ければ、処理a~処理cまでが繰り返されることになり、その間には、ほぼ半分の電力を低減することができる。また、図2に記載した処理だけで電力の低減を考えると、処理a~処理cは、時刻201~時刻205までの時間の10程度である。そこで、図2に記載した処理において、時刻201から時刻205までの間に、Q側RF部5、ADC8及びLevel検出部93に対する電力の供給を行わないことで、処理全体の5の電力を低減することができる。次に、図3を参照して、本実施例に係る携帯電話おける適性利得の算出及びデータ復調の処理の流れについて説明する。図3は、実施例1に係る携帯電話における適性利得の算出及びデータ復調の処理を示すフローチャートである。BB側制御部11は、タイムスロットの開始を検出する。そして、BB側制御部11は、起動命令及びQ側RF部5、ADC8及びLevel検出部93への電力の供給停止をRF側制御部12へ通知する。RF側制御部12は、Q側RF部5、ADC8及びLevel検出部93以外への電力の供給命令を電源制御部13に通知する。電源制御部13は、Q側RF部5、ADC8及びLevel検出部93へ電力の供給を停止し、Q側RF部5、ADC8及びLevel検出部93以外へ電力の供給を開始する。この時、BB側制御部11によって、ベースバンド処理部10への電力供給も停止されるステップS101。局部発振器6及びミキサ41が、所定周波数に100~200KHzのオフセットを加えた周波数で、受信信号に対し周波数ロックを行い、I信号を生成ステップS102。調整用の信号を用いて、I側RF部4、ADC7、Level検出部91及びAGC計算部92によりAGC引込みが行われRSSIが算出され、適正利得が求められるステップS103。そして、AGC計算部92は、求めた適正利得を設定するVGA可変信号を生成する。AGC計算部92は、求めたRSSIの値をベースバンド処理部10へ通知するステップS104。RF側制御部12は、起動命令をBB側制御部11から受信してから所定時間Tが経過すると、Q側RF部5、ADC8及びLevel検出部93への電力の供給命令を電源制御部13に通知する。電源制御部13は、Q側RF部5、ADC8及びLevel検出部93へ電力の供給を開始するステップS105。局部発振器6が出力した所定周波数の発振信号を用いて、ミキサ41及びミキサ51は、所定周波数で、受信信号に対し周波数ロックを行い、I信号及びQ信号をそれぞれ生成ステップS106。VGA43は、フィルタ42を通過したI信号に対して設定された適性利得で増幅を行う。また、VGA53は、フィルタ52を通過したQ信号に対して設定された適性利得で増幅を行うステップS107。ベースバンド処理部10は、BB側制御部11により電力供給停止から所定時間Tが経過した後に電力供給が再開されるように設定されている。そこで、ベースバンド処理部10への電力の供給が開始されるステップS108。そして、ベースバンド処理部10は、入力されたI信号及びQ信号に対してデータ復調の処理を施すステップS109。以上に説明したように、本実施例に係る携帯無線通信装置は、利得可変増幅器の利得を適正な値に調整している間、Q信号を生成する側の以下では、Qch側と言うことがある。のRF部、ADC及びLevel検出部の電力供給を行わない。そのため、利得可変増幅器の利得を適正な値に調整している間の消費電力を低減することができ、携帯無線通信装置の消費電力を軽減することができる。特に、ミキサ、LPF、VGA、ADC及びLevel検出部の多くは、受信回路における電力の多くを占めるアナログ回路であるので、これらにおける消費電力が半減することは、低電力化の効果が大きい。例えば、一般的なRFLSI回路設計技術を用いた場合、本実施例係る携帯電話では、全体の消費電流が50mAであるとすると、そのうちの15~20mA程度の消費電流が低減される。また、例えば、W‐CDMA方式の待受時では、受信動作の10の区間において、消費電力の低減を実現させることができる。図4は、実施例2に係る携帯電話のブロック図である。本実施例に係る携帯電話100は、電力を供給しない状態でも、電力供給時のインピーダンスと同じインピーダンスとなるように負荷回路を設けたことが実施例1と異なるものである。そこで、以下の説明では、負荷回路の構成及び負荷回路への切り替えについて主に説明する。ここで、図4において図1と同じ符号を有する各部は、特に説明の無い限り同じ機能を有するものとする。本実施例に係る携帯電話100は、図4に示すように、図1に示す実施例1の携帯電話に加えて、スイッチ14、スイッチ15、負荷回路16及び負荷回路17をさらに有している。スイッチ14は、LNA3とミキサ51の間に設けられている。そして、スイッチ14は、LNA3とミキサ51とを結ぶ経路とLNA3と負荷回路16とを結ぶ経路の切り替えを行う。スイッチ14が、ミキサ51側に切り替わると、LNA3から出力された信号はミキサ51に入力される。これに対して、スイッチ14が負荷回路16側に切り替わると、LNA3から出力された信号は負荷回路16へ入力される。スイッチ14が、第1スイッチの一例にあたる。負荷回路16は、コイル161及びコンデンサ162を有している。そして、コイル161のインダクタンス及びコンデンサ162の容量は、Q側RF部5、ADC8及びLevel検出部93への電力供給時のミキサ51のインピーダンスと負荷回路16のインピーダンスとが同等になるように決定されている。負荷回路16が、第1負荷回路の一例にあたる。スイッチ15は、移相器61とミキサ51の間に設けられている。そして、スイッチ15は、移相器61とミキサ51とを結ぶ経路と移相器61と負荷回路17とを結ぶ経路の切り替えを行う。スイッチ15が、ミキサ51側に切り替わると、移相器61から出力された発振信号はミキサ51に入力される。これに対して、スイッチ15が負荷回路17側に切り替わると、移相器61から出力された発振信号は負荷回路17へ入力される。スイッチ15が、第2スイッチの一例にあたる。負荷回路17は、コイル171及びコンデンサ172を有している。そして、コイル171のインダクタンス及びコンデンサ172の容量は、Q側RF部5、ADC8及びLevel検出部93への電力供給時のミキサ51のインピーダンスと負荷回路17のインピーダンスとが同等になるように決定されている。負荷回路17が、第2負荷回路の一例にあたる。BB側制御部11は、タイムスロットの開始のタイミングで、起動命令をRF側制御部12に通知すると共に、Q側RF部5、ADC8及びLevel検出部93への電力供給の停止を通知する。さらに、BB側制御部11は、スイッチ14の負荷回路16側への切り替え命令、及びスイッチ15の負荷回路17側への切替え命令をRF側制御部12に送信する。RF側制御部12は、起動命令、各部への電力供給停止命令、並びにスイッチ14及びスイッチ15の切り替え命令をBB側制御部11から受信する。RF側制御部12は、Q側RF部5、ADC8及びLevel検出部93以外への電力供給の開始の指示を電源制御部13に通知する。そして、RF側制御部12は、スイッチ14を負荷回路16側に切り替える。また、RF側制御部12は、スイッチ15を負荷回路17側に切り替える。このRF側制御部12が、スイッチ制御部の一例にあたる。さらに、RF側制御部12は、起動命令をBB側制御部11から受けてから所定時間Tが経過した後、スイッチ14をミキサ51側に切り替える。さらに、RF側制御部12は、スイッチ15をミキサ51側に切り替える。そして、RF側制御部12は、Q側RF部5、ADC8及びLevel検出部93への電力供給の開始の指示を電源制御部13に通知する。すなわち、スイッチ14は、Q側RF部5、ADC8及びLevel検出部93への電力の供給が停止されている間、負荷回路16側に切り替わっている。同様に、スイッチ15は、Q側RF部5、ADC8及びLevel検出部93への電力の供給が停止されている間、負荷回路17側に切り替わっている。これにより、スイッチ15は、Q側RF部5、ADC8及びLevel検出部93への電力の供給が行われていない状態でも、電力の供給が行われている状態と同様のインピーダンスが発生するので、信号をより正確に伝送することができる。次に、図5を参照して、本実施例に係る携帯電話おける適性利得の算出及びデータ復調の処理の流れについて説明する。図5は、実施例2に係る携帯電話における適性利得の算出及びデータ復調の処理を示すフローチャートである。BB側制御部11は、タイムスロットの開始を検出する。そして、BB側制御部11は、起動命令及びQ側RF部5、ADC8及びLevel検出部93への電力の供給停止をRF側制御部12へ通知する。さらに、BB側制御部11は、スイッチ14の負荷回路16側への切り替え命令、及びスイッチ15の負荷回路17側への切替え命令をRF側制御部12に送信する。RF側制御部12は、Q側RF部5、ADC8及びLevel検出部93以外への電力の供給命令を電源制御部13に通知する。電源制御部13は、Q側RF部5、ADC8及びLevel検出部93へ電力の供給を停止し、Q側RF部5、ADC8及びLevel検出部93以外へ電力の供給を開始する。この時、BB側制御部11によって、ベースバンド処理部10への電力供給も停止されるステップS201。次に、RF側制御部12は、スイッチ14を負荷回路16側に切り替える。また、RF側制御部12は、スイッチ15を負荷回路17側に切り替えるステップS202。局部発振器6及びミキサ41が、所定周波数に100~200KHzのオフセットを加えた周波数で、受信信号に対し周波数ロックを行い、I信号を生成ステップS203。調整用の信号を用いて、I側RF部4、ADC7、Level検出部91及びAGC計算部92によりAGC引込みが行われRSSIが算出され、適正利得が求められるステップS204。そして、AGC計算部92は、求めた適正利得を設定するVGA可変信号を生成する。AGC計算部92は、求めたRSSIの値をベースバンド処理部10へ通知するステップS205。RF側制御部12は、起動命令をBB側制御部11から受信してから所定時間Tが経過すると、Q側RF部5、ADC8及びLevel検出部93への電力の供給命令を電源制御部13に通知する。電源制御部13は、Q側RF部5、ADC8及びLevel検出部93へ電力の供給を開始するステップS206。次に、RF側制御部12は、スイッチ14をミキサ51側に切り替える。また、RF側制御部12は、スイッチ15をミキサ51側に切り替えるステップS207。局部発振器6が出力した所定周波数の発振信号を用いて、ミキサ41及びミキサ51は、所定周波数で、受信信号に対し周波数ロックを行い、I信号及びQ信号をそれぞれ生成ステップS208。VGA43は、フィルタ42を通過したI信号に対して設定された適性利得で増幅を行う。また、VGA53は、フィルタ52を通過したQ信号に対して設定された適性利得で増幅を行うステップS209。ベースバンド処理部10は、BB側制御部11により電力供給停止から所定時間Tが経過した後に電力供給が再開されるように設定されている。そこで、ベースバンド処理部10への電力の供給が開始されるステップS210。そして、ベースバンド処理部10は、入力されたI信号及びQ信号に対してデータ復調の処理を施すステップS211。以上に説明したように、本実施例に係る携帯電話は、Qch側のRF部、ADC及びLevel検出部への電力の供給が行われていない状態でも、電力の供給が行われている状態と同様のインピーダンスが発生する。これにより、本実施例に係る携帯電話では、実施例1と比較して信号をより正確に伝送することができる。また、以上の各実施例では、Q側RF部5、ADC8及びLevel検出部93Qch側回路と言う。への電力供給を停止し、I側RF部4、ADC7及びLevel検出部91Ich側回路と言う。によりRSSIの算出を行っている。ただし、電源を停止する側を逆にしてもよい。すなわち、Ich側回路への電力供給を停止し、Qch側によりRSSIの算出を行うようにしてもよい。このようにしても、上述した各実施例と同様の効果が得られる。また、以上の各実施例では、なるべく多くの消費電力を低減させるため、Q側RF部5、ADC8、Level検出部93及びベースバンド処理部10への電力の供給を停止している。しかし、消費電力の低減の要求の度合いによっては、ADC8、Level検出部93及びベースバンド処理部10いずれかもしくはその組合せの電力供給の停止を行わなくてもよい。ただし、電力の供給を停止する部分を増やすほど消費電力の低減の効果が上がるので、なるべく多くの部分に対して電力の供給の停止を行うことが好ましい。携帯電話のハードウェア構成次に、図6を参照して、携帯電話100のハードウェアの構成例について説明する。図6は携帯電話のハードウェア構成図である。図6に示すように、携帯電話100は、アンテナ1、RF通信部101、CPUCentralProcessingUnit102、メモリ103、音声入出力部104、表示部105、入力部106、電源制御回路107及びバッテリー108を有している。電源制御回路107から各部に伸びている点線は電源の供給ラインを表している。RF通信部101、メモリ103、音声入出力部104、表示部105、入力部106及び電源制御回路107はCPU102と接続される。また、アンテナ1は、RF通信部101と接続される。また、バッテリー108は、電源制御回路107と接続される。RF通信部101は、例えば、図1に示したBPF2、LNA3、I側RF部4、Q側RF部5、局部発振器6、ADC7及び8、並びに利得調整部9に対応する。音声入出力部104は、例えば、マイク及びスピーカである。また、表示部105は、例えば、ディスプレイ画面である。電源制御回路107は、例えば、図1の電源制御部13に対応する。電源制御回路107と、CPU102、メモリ103、音声入出力部104、表示部105及び入力部106それぞれとの間には電力の供給ラインが設けられている。バッテリー108は、例えば充電池である。CPU102及びメモリ103は、例えば、図1に示したベースバンド処理部10などの機能を実現する。例えば、メモリ103は、図1に例示した利得調整部9及びベースバンド処理部10などによる処理を実現する各種プログラムを記憶している。そして、CPU102は、メモリ103に格納されているこれらのプログラムを読み出して実行することで、上述の各機能を実現するプロセスを生成する。また、本実施例では、RF通信部101がCPUやシーケンサを有する。そして、RF側制御部12の機能は、RF通信部101及びメモリ103によって実現される。この場合、メモリ103は、図1に例示したRF側制御部12による処理を実現する各種プログラムを記憶している。そして、RF通信部101は、メモリ103に格納されているこれらのプログラムを読み出して実行することで、上述したRF側制御部12の機能を実現するプロセスを生成する。