半導体基板における一方の表面に形成された第1電極と、他方の表面に形成された第2電極との間で電流の導通が図られる半導体装置であって、互いに対向する第1主表面および第2主表面を有する半導体基板と、前記半導体基板の前記第1主表面側において、前記第1主表面から第1の深さにわたり形成された第1導電型の第1領域と、角部を含む平面パターンを有し、前記第1領域における所定の領域の表面から前記第1の深さよりも浅い第2の深さにわたり形成された、所定の不純物濃度を有する第2導電型の第2領域と、前記第2領域とは距離を隔てられるように前記第2領域を周方向から取り囲み、前記第1領域の表面から第3の深さにわたり形成された第2導電型の第3領域と、前記第2領域に電気的に接続されるように形成された第1電極と、前記半導体基板の前記第2主表面に接触するように形成された第2電極とを備え、前記第2領域における前記角部では、実効的な不純物濃度が前記所定の不純物濃度よりも低い低不純物濃度領域が形成された、半導体装置。前記第1電極と前記低不純物濃度領域との間に絶縁膜を介在させた、請求項1記載の半導体装置。前記低濃度不純物領域では、前記第2領域は前記第1領域に部分的に形成されて、第1導電型の前記第1領域の部分と第2導電型の前記第2領域の部分とが位置する、請求項1または2に記載の半導体装置。前記低不純物濃度領域は、前記第1領域の部分と前記第2領域の部分とが円弧状に形成された部分を含む、請求項3記載の半導体装置。前記低不純物濃度領域は、前記第1領域の部分と前記第2領域の部分とが格子状に形成され部分を含む、請求項3記載の半導体装置。前記角部の接線方向を第1方向として前記第1方向と交差する方向を第2方向とすると、前記低不純物濃度領域における、前記第2方向の第2導電型の不純物濃度プロファイルの傾斜が、前記角部に繋がる前記第2領域の部分の第2導電型の不純物濃度プロファイルの傾斜よりも緩やかに設定された、請求項1または2に記載の半導体装置。前記低不純物濃度領域における、前記半導体基板の表面方向の第2導電型の不純物濃度プロファイルの傾斜が、前記第3領域における前記半導体基板の表面方向の第2導電型の不純物濃度プロファイルの傾斜よりも緩やかに設定された、請求項1または2に記載の半導体装置。前記半導体基板の前記第2主表面から前記第1領域に達するように形成された第2導電型の第4領域を備え、前記第2電極は前記第4領域に電気的に接続された、請求項1~7のいずれかに記載の半導体装置。しかしながら、従来の半導体装置では、次のような問題点があった。すなわち、ライフタイムを低下させる所定の不純物を付加的に注入したり、また、電流経路の抵抗を増大させるための溝を付加的に形成する等の必要があり、生産コストの上昇を招くおそれがあった。本発明は上記問題点を解決するためになされたものであり、その目的は、生産コストを上げることなく破壊を効果的に防止する半導体装置を提供することである。本発明に係る半導体装置は、半導体基板における一方の表面に形成された第1電極と、他方の表面に形成された第2電極との間で電流の導通が図られる半導体装置であって、半導体基板と、第1導電型の第1領域と、所定の不純物濃度を有する第2導電型の第2領域と、第2導電型の第3領域と、第1電極と、第2電極とを備えている。半導体基板は、互いに対向する第1主表面および第2主表面を有する。第1導電型の第1領域は、半導体基板の第1主表面側において、第1主表面から第1の深さにわたり形成されている。所定の不純物濃度を有する第2導電型の第2領域は、角部を含む平面パターンを有し、第1領域における所定の領域の表面から第1の深さよりも浅い第2の深さにわたり形成されている。第2導電型の第3領域は、第2領域とは距離を隔てられるように第2領域を周方向から取り囲み、第1領域の表面から第3の深さにわたり形成されている。第1電極は、第2領域に電気的に接続されるように形成されている。第2電極は、半導体基板の第2主表面に接触するように形成されている。第2領域における角部では、実効的な不純物濃度が所定の不純物濃度よりも低い低不純物濃度領域が形成されている。本発明に係る半導体装置によれば、局所的なインパクトイオン化による半導体装置の破壊を抑制することができる。実施の形態1本発明の実施の形態1に係る半導体装置として、IGBTを例に挙げ、その第1の例について説明する。図1は、本発明の実施の形態1に係る半導体装置の平面図であり、図2は、図1に示す断面線II-IIにおける断面図であり、図3は、図1に示す断面線III-IIIにおける断面図である。図1の平面図については、便宜的に図2の断面図に描かれている半導体基板上方の構成が省略されている。正確には、図1は、半導体基板中に形成される各不純物層を形成するためのパターン熱処理前。マスクパターンに相当を図示したものであり、以降の平面図についても同様である。図1および図2に示すように、半導体基板SUBの一方の表面第1の主表面から所定の深さにわたりn-層1が形成されている。そのn-層1における所定の領域には、平面パターンとして略矩形状のpベース層3不純物濃度:約1×1017/cm3~1×1018/cm3程度が、その表面から所定の深さにわたり形成されている。pベース層3には、後述するように、IGBTにおけるMOSMetalOxideSemiconductor構造が形成されており、チャネルが生じる領域としての機能を有する。そのpベース層3の外周を取り囲むように、表面から所定の深さにわたりpウェル層5不純物濃度:約1×1018/cm3~1×1019/cm3程度が形成されている。このpウェル層5の不純物濃度は、pベース層3の不純物濃度よりも高く設定されている。pウェル層5は、pベース層3よりも深く形成されているか、pベース層3と同程度の深さに形成されている。pウェル層5は、pベース層3の外周部における電界強度を緩和させる機能を有する。そのpウェル層5がpベース層3を取り囲むことで、pウェル層5の輪郭外側は、角部を有する平面パターンになる。なお、角部とは、以降の説明において特段の説明がない限り、平面視における形状平面パターンの一部を指すものとする。そのpウェル層5と距離を隔てられて、pウェル層5の外周を取り囲むように、ガードリングとしてのpウェル層7が、表面から所定の深さにわたり形成されている。ガードリングとしてのpウェル層7は、半導体装置の耐圧によってその数、間隔等が適宜選択されるものであり、本半導体装置では、pウェル層7が2本形成された場合が例示されている。さらに、そのpウェル層7と距離を隔てられてpウェル層7の外周を取り囲むように、チップ半導体装置の端部との間の領域に、n型のチャネルストッパ層9が、表面から所定の深さにわたり形成されている。pベース層3、pウェル層5、pウェル層7およびチャネルストッパ層9のそれぞれの少なくとも一部を露出する態様で、言い換えると、コンタクト領域を除いて、半導体基板SUBの一方の表面を覆う、シリコン酸化膜等からなる層間絶縁膜31が形成されている。層間絶縁膜31中には、pウェル層5が位置する側と、チャネルストッパ層9が位置する側とに、フィールドプレート32が形成されている。その上には、パターニングされた金属膜からなる所望の電極や配線が形成されている。具体的には、pベース層3およびpウェル層5に接触するように、エミッタ電極33が形成されている。エミッタ電極33は、エミッタコンタクト境界ECO内に形成されている。また、pウェル層7に接触するようにガードリング電極34が形成されている。さらに、チャネルストッパ層9に接触するようにチャネルストッパ電極35が形成されている。層間絶縁膜31中のフィールドプレート32は、たとえば、多結晶シリコン膜で形成されている。pウェル層5が位置する側に形成されたフィールドプレート32は、エミッタ電極32に電気的に接続されている。チャネルストッパ層9が位置する側に形成されたフィールドプレート32は、チャネルストッパ電極35に電気的に接続されている。チャネルストッパ電極35、層間絶縁膜31およびガードリング電極34等を覆うように、シリコン窒化膜等によってパッシベーション膜36が形成されている。一方、半導体基板SUBの他方の表面第2の主表面から所定の深さにわたりpコレクタ層38が形成され、さらに、そのpコレクタ層38からn-層1に至るまで、nバッファ層37が形成されている。pコレクタ層38に接触するように、金属膜からなるコレクタ電極39が形成されている。また、半導体基板SUBの一方の表面では、図3に示すように、pベース層3が形成される領域におけるトランジスタセル領域境界ECB内には、表面からn-層1に達するトレンチ11が形成されている。トレンチ11内には、トレンチ11の側壁上にゲート酸化膜13を介在させて、たとえば、多結晶シリコン膜からなるゲート埋め込み電極15が形成されている。また、半導体基板SUBの表面から所定の深さにわたり、トレンチ11の側面に沿って、nエミッタ層17が形成されている。本半導体装置では、pウェル層5における角部は丸みを帯びた形状をなし、この角部に、pウェル層5の不純物濃度よりも低い不純物濃度を有するp低濃度層p-層21不純物濃度:約1×1015/cm3~1×1018/cm3程度が表面から所定の深さにわたり形成されている。そのp低濃度層21は、pウェル層5とともに、エミッタ電極33に接触する態様で電気的に接続されている。次に、p低濃度層21を備えた半導体装置の主要部分の製造方法について説明する。p低濃度層21等は、写真製版処理と不純物注入によって形成される。所定の写真製版処理により、半導体基板SUBにおいて、p低濃度層21が形成されるべき所定の領域を露出するレジストパターンが形成される。次に、そのレジストパターンをマスクとして、露出した半導体基板SUBの領域に所定の不純物濃度不純物濃度Aをもってp型不純物が注入される。次に、所定の熱処理を施して注入したp型不純物を拡散させることにより、p低濃度層21が形成される。次に、同じ要領で、pウェル層5およびpウェル層7が形成される。所定の写真製版処理により形成されるレジストパターンをマスクとして、不純物濃度Aよりも高い不純物濃度をもってp型不純物を注入した後、所定の熱処理を施してp型不純物を拡散させることにより、pウェル層5およびpウェル層7が形成される。その後、従来の半導体装置を形成する工程と同じ工程を経て、本半導体装置が形成されることになる。次に、上述した半導体装置の動作について説明する。まず、オン動作状態について説明する。pベース層3の領域内に形成されたゲート埋め込み電極15に、しきい値電圧以上の所定の電圧正を印加することにより、ゲート埋め込み電極15の近傍に位置するpベース層3の部分にnチャネルが形成されて、MOSチャネルがオンする。MOSチャネルがオンすることで、nエミッタ層17からnチャネルを経てn-層1へ電子が注入される。一方、pコレクタ層38からn-層1へ正孔が注入される。こうして、n-層1には電子と正孔が注入されて導電率変調が起こり、コレクタ電極39とエミッタ電極33との間の電圧が下がり、オン状態になる。次に、ターンオフ動作について説明する。ゲート埋め込み電極15に印加する電圧をしきい値電圧以下にすることで、nチャネルが消滅しMOSチャネルがオフする。MOSチャネルがオフすることによって、電子と正孔のn-層1への注入が止まる。この後、n-層1に蓄積された正孔は、pベース層3からエミッタ電極33へ排出される。一方、電子はコレクタ電極39へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。上述した半導体装置では、pウェル層5の角部に、不純物濃度が相対的に低いp低濃度層21が形成されていることで、ターンオフ動作における正孔に起因するインパクトイオン化を、コストを上げることなく低減させることができる。このことについて、比較例を交えて説明する。第1の比較例に係る半導体装置では、p低濃度層が形成されていない点を除き、他の構造は実施の形態に係る半導体装置と同じである。図4は、第1の比較例に係る半導体装置の平面図であり、図5は、図4に示す断面図V-Vにおける断面図である。図4および図5に示すように、半導体基板SUBの一方の表面側には、n-層101、pベース層103、pウェル層105、pウェル層107、チャネルストッパ層109、エミッタ電極133、ガードリング電極134およびチャネルストッパ電極135等が形成されている。半導体基板SUBの他方の表面側には、nバッファ層137、pコレクタ層およびコレクタ電極139が形成されている。次に、動作について説明する。はじめに、オン動作では、pベース層103の領域内に形成されたゲート埋め込み電極図示せずにしきい値電圧以上の所定の電圧正を印加することによりMOSチャネルがオンし、n-層101には電子と正孔が注入されて導電率変調が起こり、コレクタ電極139とエミッタ電極133との間の電圧が下がる。このとき、図6に示すように、pベース層103の外側に位置する外周領域と対向するpコレクタ層の部分からpベース層103の外周部へ注入される正孔電流の成分正孔電流HCがある。この正孔電流HCは、外周領域の幅、半導体基板SUBの厚さ、コレクタの注入効率等に依存する。次に、ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでMOSチャネルがオフする。MOSチャネルがオフすることによって、電子と正孔のn-層101への注入が止まる。この後、n-層101等に蓄積された正孔は、pベース層103からエミッタ電極133へ排出される。一方、電子はコレクタ電極139へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。誘導負荷スイッチング等では、ターンオフ動作の過程において、高電圧大電流の状態が存在し、遮断条件によってはインパクトイオン化による電子正孔対が発生する状態となる。これが局所的に発生すると、温度上昇によって破壊に至る場合がある。特に、正孔の電流成分が多い場合、正の空間電荷の影響によって電界が強くなるため、インパクトイオン化がより発生しやすくなる。ここで第1の比較例におけるインパクトイオン化の発生について説明する。図6は、第1の比較例に係る半導体装置における正孔電流を説明するための断面図である。図6に示すように、第1の比較例に係る半導体装置では、pベース層103の外側の外周領域に蓄積される正孔による正孔電流の成分正孔電流HCがある。ここで、図中のベクトルによって示すように、pウェル層5pベース層3の外周部では、静特性および動特性のいずれも、横方向半導体基板の表面に平行の電界と縦方向の電界が加わるため、電界EFが強くなる。さらに、正孔が正の空間電荷として作用すると、同じ電圧でも電界はより強くなる。この点について、図7を使って説明する。図7に、静特性DC電位印加時の電界プロファイルと、ターンオフスイッチング時の電界プロファイルとを示す。電圧は、電界を積分した関係にあり、図7に示す三角形の面積に相当する。図7に示すように、三角形の面積電圧はターンオフ時の場合と静特性の場合とで同じでも、ターンオフ時では、流れる正孔が空間電荷として働くことによって、空乏層の伸びが抑えられるため、三角形の底辺が短くなる。これにより、同一電圧では電界ピークが高くなる。特に、Pウェル層5の角部は2次元平面的に最も電界が強くなる部分であり、局所的なインパクトイオン化が発生し、場合によっては破壊に至ることがある。そのようなインパクトイオン化を低減する第2の比較例特許文献1に係る半導体装置について説明する。図8は、第2の比較例に係る半導体装置の平面図であり、図9は、図8に示す断面線IX-IXにおける断面図である。図8および図9に示すように、第2の比較例に係る半導体装置では、pベース層103の外側に位置する領域に、低ライフタイム領域141が形成されている。これ以外の構成については、第1の比較例に係る半導体装置と同様なので、同一部材には同一符号を付す。低ライフタイム領域141は、電子線等を照射して、n-層101中の特定の領域に結晶欠陥を意図的に生じさせることによって形成される。結晶欠陥によって導電率変調を下げて、pベース層103の外側の外周領域に蓄積される正孔を減少させることで、pベース層103pウェル層105の角部における破壊を防止することができる。ところが、第2の比較例に係る半導体装置では、特定の領域に電子線等を照射するための付加的な工程が必要となるだけでなく、電子線等の照射には通常の半導体製造装置とは異なる特殊な製造装置が必要となり、生産コストの上昇を招くこととなる。なお、特許文献2では、各ガードリングの角部の外側に、付加的な不純物領域を形成することによって、電界を緩和させる構造が提案されている。この構造では、電界緩和に寄与することができるものの、オン状態でのキャリアの分布によって決まる角部の電流集中には変わりがないため、ターンオフ時における角部の電流集中を十分に緩和させることができない。また、ガードリングの外側に、付加的な不純物領域を形成するため、占有面積の低減に妨げとなる。また、特許文献3では、ダイオードのアノードの終端部に溝を設けたり、または、アノードと異なる不純物をカウンターで注入するなどして、角部における抵抗をコントロールする構造が提案されている。この構造では、キャリアの分布で決まる角部の電流を、角部に集中させないようにする効果が得られるものの、溝を形成する工程を追加する必要があり、生産コストの増大を招くこととなる。また、角部の電界を緩和させる手段がないために、ターンオフ時における局所的なインパクトイオン化が起こりやすい。このような第1の比較例あるいは第2の比較例に係る半導体装置等に対して、本実施の形態に係る半導体装置では、図1および図2に示すように、pウェル層5の角部に、相対的に不純物濃度の低いp低濃度層21が形成されている。このため、pウェル層5の角部では、外周端から、IGBTが形成される部分エミッタコンタクト境界ECOまでの部分長さL1の抵抗が高くなる。これにより、図10の本実施の形態に係る半導体装置の正孔電流を説明するための断面図に示すように、ターンオフ時に角部に流れ込む正孔電流HCは、角部以外の部分を流れる正孔電流よりも少なくなって、角部におけるインパクトイオン化が低減する。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。しかも、pウェル層5の角部に対応する領域にp低濃度層21を形成すればよく、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。実施の形態2ここでは、IGBTの第2の例について説明する。図11は、本発明の実施の形態2に係る半導体装置の平面図であり、図12は、図11に示す断面線XII-XIIにおける断面図である。図11および図12に示すように、pウェル層5の角部の領域に、相対的に不純物濃度の低いp低濃度層21が形成されている。エミッタ電極33はp低濃度層21に接触せず、エミッタ電極33とp低濃度層21との間に層間絶縁膜31が介在する。なお、これ以外の構成については、図1および図2に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態1において説明した半導体装置の動作と基本的に同じである。オン動作では、pベース層3の領域内に形成されたゲート埋め込み電極図示せずにしきい値電圧以上の所定の電圧正を印加することによりMOSチャネルがオンし、n-層1には電子と正孔が注入されて導電率変調が起こり、コレクタ電極39とエミッタ電極33との間の電圧が下がる。ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでMOSチャネルがオフする。MOSチャネルがオフすることによって、電子と正孔の注入が止まる。この後、n-層1等に蓄積された正孔は、pベース層3からエミッタ電極33へ排出される。一方、電子はコレクタ電極39へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。上述した半導体装置では、図12に示すように、pウェル層5の角部に形成された、相対的に不純物濃度の低いp低濃度層21は、エミッタ電極33とは直接接触せず、エミッタ電極33とp低濃度層21との間に層間絶縁膜31が介在する。これにより、p低濃度層21から、実質的に埋め込み電極等が形成されているpベース層3の領域トランジスタセル領域境界ECBまでの抵抗を、実施の形態1に係る半導体装置の場合に比べて、より高くすることができる。このため、ターンオフ動作の際に、pウェル層5の角部では、電流は分散されて、p低濃度層21に流入する正孔電流が減少し電界が緩和される。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。しかも、pウェル層5の角部に対応する領域にp低濃度層21を形成し、層間絶縁膜をパターニングする際に、p低濃度層を覆うようにパターニングすればよく、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。実施の形態3ここでは、IGBTの第3の例について説明する。図13は、本発明の実施の形態3に係る半導体装置の平面図であり、図14は、図13に示す断面線XIV-XIVにおける断面図である。図13および図14に示すように、pウェル層5の角部の領域では、pウェル層5は、n-層1に部分的に形成されて、pウェル層5が形成されていないn-層1の部分n-層22が、角部の丸みに沿って円弧状に位置している。エミッタ電極33は、このn-層22には接触せず、また、このn-層22の外側に位置するpウェル層5の部分にも接触していない。さらに、n-層22の幅W2丸みの接線方向と略直交する方向の長さは、n-層22の内側に位置するpウェル層5の部分と、外側に位置するpウェル層5の部分とが熱拡散によって繋がらないように、つまり、n-層22の領域が最終形態において存在する残されるように、pウェル層5の横方向の拡散幅の2倍よりも広くなるように設計されている。なお、これ以外の構成については、図1および図2に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態1において説明した半導体装置の動作と基本的に同じである。オン動作では、pベース層3の領域内に形成されたゲート埋め込み電極図示せずにしきい値電圧以上の所定の電圧正を印加することによりMOSチャネルがオンし、n-層1には電子と正孔が注されて導電率変調が起こり、コレクタ電極39とエミッタ電極33との間の電圧が下がる。ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでMOSチャネルがオフする。MOSチャネルがオフすることによって、電子と正孔の注入が止まる。この後、n-層1等に蓄積された正孔は、pベース層3からエミッタ電極33へ排出される。一方、電子はコレクタ電極39へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。上述した半導体装置では、図13に示すようなパターンにあっては、pウェル層5の角部の領域では、角部の丸みに沿って円弧状にn-層22が位置し、図14に示すように、熱処理後の最終形態においても存在している。これにより、pウェル層5とn-層22とが位置する角部の領域のp型不純物の不純物濃度は、角部以外のpウェル層5だけが位置する領域のp型不純物の不純物濃度よりも低くなる。すなわち、pウェル層5の角部の領域におけるp型不純物の実効的な不純物濃度は、角部以外の領域におけるp型不純物の不純物濃度よりも低くなる。このため、ターンオフ動作では、n-層22の外側に位置するpウェル層5の部分点Gに流れ込んだ正孔電流は、直接n-層22を通ってn-層22の内側に位置するpウェル層5の部分点Hへ流れ込むことができない。これにより、正孔電流は、pウェル層5の部分点Gから丸みに沿って二手に分流されて流れるか、n-層1からpウェル層5の部分点Hに分流されて流れることになる。また、pウェル層5の部分点Gからエミッタ電極33までの抵抗が、n-層22が位置することで高くなるため、pウェル層5の部分点Gに流れ込む電流が相対的に少なくなる。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。しかも、角部が形成される領域に位置するn-層1にpウェル層5を部分的に形成することでn-層22が形成される。これにより、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。実施の形態4ここでは、IGBTの第4の例について説明する。図15は、本発明の実施の形態4に係る半導体装置の平面図であり、図16は、図15に示す断面線XVI-XVIにおける断面図である。図15および図16に示すように、pウェル層5の角部の領域では、pウェル層5は、櫛状のpウェル層24として、n-層1に部分的に形成されて、pウェル層24が形成されていない櫛状のn-層1の部分n-層23が、角部の丸みに沿って円弧状に位置している。角部の丸みに沿ってそれぞれ延在する櫛状のn-層23と櫛状のpウェル層24とは、丸みの接線方向と略直交する方向に交互に配置されている。櫛状のn-層23の幅W2は、櫛状のn-層23の内側に位置する櫛状のpウェル層24あるいは外側に位置する櫛状のpウェル層24の熱処理に伴う横方向の拡散幅の2倍よりも狭く、かつ、櫛状のpウェル層24の幅W3は、pウェル層5の深さに相当する長さよりも狭く設計されている。エミッタ電極33は、このn-層1の部分には接触せず、また、最も内側に位置する櫛状のn-層23の内側に位置するpウェル層5の部分を除いて、最も内側に位置するn-層23の外側に位置するpウェル層5の部分にも接触していない。なお、これ以外の構成については、図1および図2に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態1において説明した半導体装置の動作と基本的に同じである。オン動作では、pベース層3の領域内に形成されたゲート埋め込み電極図示せずにしきい値電圧以上の所定の電圧正を印加することによりMOSチャネルがオンし、n-層1には電子と正孔が注されて導電率変調が起こり、コレクタ電極39とエミッタ電極33との間の電圧が下がる。ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでMOSチャネルがオフする。MOSチャネルがオフすることによって、電子と正孔の注入が止まる。この後、n-層1等に蓄積された正孔は、pベース層3からエミッタ電極33へ排出される。一方、電子はコレクタ電極39へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。上述した半導体装置では、図15に示すようなパターンにあって、櫛状のn-層23の幅W2は、櫛状のn-層23の内側に位置する櫛状のpウェル層24あるいは外側に位置する櫛状のpウェル層24の熱処理に伴う横方向の拡散幅の2倍よりも狭いため、角部に位置する櫛状のpウェル層24は、図16に示すように、熱処理後の最終形態において、互いに繋がったp型低濃度領域27を形成している。また、角部では、櫛状のpウェル層24の幅W3は、櫛状のpウェル層24の深さに相当する長さよりも狭く設計されているため、櫛状のpウェル層24に含まれるp型不純物が効果的に拡散し、p型不純物の不純物濃度が低くなる。このため、角部におけるp型不純物の不純物濃度のばらつきが小さくなってより均一になる。このように、上述した半導体装置では、角部におけるp型不純物の実効的な不純物濃度が低くなる。このため、角部では、丸みの接線方向と略直交する方向の抵抗がより高くなる。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。しかも、角部が形成される領域に位置するn-層1にpウェル層24を櫛状に部分的に形成することで、櫛状のn-層23が形成され、その後の熱処理に伴い、pウェル層24が互いに繋がることでp型低濃度領域27が形成されることになる。これにより、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。実施の形態5ここでは、IGBTの第5の例について説明する。図17は、本発明の実施の形態5に係る半導体装置の平面図であり、図18は、図17に示す枠A内を拡大した部分拡大平面図であり、図19は、図17に示す断面線XIX-XIXにおける断面図である。図17、図18および図19に示すように、pウェル層5の角部の領域では、pウェル層5は、pウェル層25として、n-層1に格子状に部分的に形成されて、pウェル層25が形成されていないn-層1の部分n-層26が格子状に位置する。なお、これ以外の構成については、図1および図2に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態1において説明した半導体装置の動作と基本的に同じである。オン動作では、pベース層3の領域内に形成されたゲート埋め込み電極図示せずにしきい値電圧以上の所定の電圧正を印加することによりMOSチャネルがオンし、n-層1には電子と正孔が注されて導電率変調が起こり、コレクタ電極39とエミッタ電極33との間の電圧が下がる。ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでMOSチャネルがオフする。MOSチャネルがオフすることによって、電子と正孔の注入が止まる。この後、n-層1等に蓄積された正孔は、pベース層3からエミッタ電極33へ排出される。一方、電子はコレクタ電極39へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。上述した半導体装置では、pウェル層5の角部の領域では、n-層26とpウェル層25とが格子状に形成されている。格子状のn-層26および格子状のpウェル層25のパターンとして、pウェル層5の深さに相当する長さよりも狭く形成することで、熱処理後の最終形態において、格子状のpウェル層25は、図19に示すように、互いに繋がって、かつp型不純物の不純物が低いp型不純物領域28が形成される。このため、角部におけるp型不純物の不純物濃度のばらつきが小さくより均一になる。また、エミッタ電極33は、格子状のn-層26には接触せず、また、最も内側に位置する格子状のn-層26の内側に位置する格子状のpウェル層25を除いて、最も内側に位置する格子状のn-層26の外側に位置する格子状のpウェル層25にも接触していない。このように、上述した半導体装置では、角部におけるp型不純物の実効的な不純物濃度が低くなる。このため、角部では、丸みの接線方向と略直交する方向の抵抗がより高くなる。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。しかも、角部が形成される領域に位置するn-層1にpウェル層25を格子状に部分的に形成することで、格子状のn-層26が形成される。これにより、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。なお、本実施の形態では、四角形の格子状のパターンを例に挙げたが、六角形や八角形の格子状のパターン図示せずでもよい。実施の形態6ここでは、IGBTの第6の例について説明する。図20は、本発明の実施の形態6に係る半導体装置の平面図であり、図21は、図20に示す枠A内を拡大した部分拡大平面図であり、図22は、図20に示す断面線XXII-XXIIにおける断面図である。図20、図21および図22に示すように、pウェル層5の角部の領域では、pウェル層5は、pウェル層25として、n-層1に格子状に部分的に形成されて、pウェル層25が形成されていないn-層1の部分n-層26が格子状に位置する。角部の丸みの接線方向と略直交する方向に位置するpウェル層25の互いの間隔は、エミッタpベース層3から遠ざかるほど広く設定されている。なお、これ以外の構成については、図1および図2に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態1において説明した半導体装置の動作と基本的に同じである。オン動作では、pベース層3の領域内に形成されたゲート埋め込み電極図示せずにしきい値電圧以上の所定の電圧正を印加することによりMOSチャネルがオンし、n-層1には電子と正孔が注されて導電率変調が起こり、コレクタ電極39とエミッタ電極33との間の電圧が下がる。ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでMOSチャネルがオフする。MOSチャネルがオフすることによって、電子と正孔の注入が止まる。この後、n-層1等に蓄積された正孔は、pベース層3からエミッタ電極33へ排出される。一方、電子はコレクタ電極39へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。上述した半導体装置では、実施の形態5において説明したIGBTと比べると、角部の丸みの接線方向と略直交する方向に位置する格子状のpウェル層25の互いの間隔は、エミッタpベース層3から遠ざかるほど広く設定されている。このため、この角部では、p型不純物の不純物濃度が変化する領域の幅が、pウェル層5角部以外に位置する部分においてp型不純物の不純物濃度が変化する領域の幅よりも広くなっている。このように、上述した半導体装置の角部におけるp型不純物の不純物濃度は外側ほど低くなる。このため、角部では、図22に示すように、p型低濃度不純物領域29におけるp型不純物の横拡散の変化が緩やかとなり、結果的に、角部の断面視形状枠B内における曲率半径が大きくなる。これにより、角部における電界を小さくすることができ、インパクトイオン化を抑制することができる。また、角部では、丸みの接線方向と略直交する方向の抵抗がより高くなることによっても、角部における局所的なインパクトイオン化を抑制することができる。上述した半導体装置では、この2つの効果により、半導体装置が破壊に至るのを防止することができる。しかも、角部が形成される領域に位置するn-層1にpウェル層25を格子状に部分的に形成することで、格子状のn-層26が形成される。これにより、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。上述した半導体装置では、格子状のpウェル層25の相互間隔や配置等を調整することによって、pウェル層5の実効的な曲率を緩和曲率半径を大きくさせる領域を角部に設けている。この他、たとえば、実施の形態4において説明した半導体装置においては、櫛状のpウェル層24の間隔を調整することによって、曲率を緩和させる領域を角部に設けることも可能である。また、上述した半導体装置では、格子状のpウェル層25のサイズを、角部の外側に位置するものほど小さくすることで、p型不純物の不純物濃度を低濃度化させることも可能である。さらに、角部の領域だけでなく、pベース層4を取り囲むpウェル層5の全周にわたり、格子状のpウェル層25を形成するようにしてもよい。また、pウェル層の角部とその近傍との基板表面部分におけるp型不純物の不純物濃度のプロファイルとしては、角部の領域におけるp低濃度層21のp型不純物の不純物濃度プロファイルの傾斜が、図23に示すように、緩やかに設定されていることが好ましい。図23は、実施の形態1に従う構造を利用した場合の例を示しており、第1の比較例の場合図25参照に対して、不純物濃度のプロファイルが緩やかになっていることがわかる。この場合には、たとえば、p低濃度層21が位置する角部における電界が緩和されて、角部における局所的なインパクトイオン化を効果的に抑制することができる。さらに、実施の形態6に示す構造に従った構造を利用しての例では、同様のp型不純物の不純物濃度プロファイルの傾斜が、図24に示すように、図23に示す不純物濃度のプロファイルと比べても、緩やかに設定されることを可能としている。この場合には、たとえば、pウェル層25が位置する角部における電界がさらに緩和されて、角部における局所的なインパクトイオン化を確実に抑制することができる。なお、上述した半導体装置としては、トレンチ型のIGBTを例に挙げて説明したが、IGBTとして、当該構造は、平面型のIGBT、CSTBT登録商標などへも適用することが可能である。また、IGBTの他に、たとえば、バイポーラトランジスタあるいはダイオード等への適用も可能である。さらに、基板材料としては、特に、限定されるものではなく、たとえば、シリコン、SiC等を適用することが可能である。今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。