回路素子が形成されたデバイス領域を有する半導体デバイスの製造方法であって、第1パターンと複数のマークとを有する第1マスクを用いて前記デバイス領域の全域を一括して露光する工程を経て前記デバイス領域に前記第1パターンに対応する第1デバイスパターンおよび前記複数のマークに対応する複数のアライメントマークを形成する第1リソグラフィー工程と、前記第1リソグラフィー工程の後に実施され、第2パターンを含む第2マスクを用いて前記デバイス領域を構成する複数の分割領域を個別に露光する工程を経て前記複数の分割領域のそれぞれに前記第2パターンに対応する第2デバイスパターンを形成する第2リソグラフィー工程と、を含み、前記複数のマークは、前記複数の分割領域のそれぞれに少なくとも1つのアライメントマークが形成されるように前記第1マスクに配置され、前記第2リソグラフィー工程では、前記複数のアライメントマークのうち少なくとも直後に露光すべき分割領域の中に形成されているアライメントマークを用いて当該分割領域と前記第2マスクとを位置合わせする、ことを特徴とする半導体デバイスの製造方法。各分割領域が矩形であり、前記複数のマークは、各分割領域の4つの角部のうち少なくとも3つの角部のそれぞれにアライメントマークが形成されるように配置されたマークを含む、ことを特徴とする請求項1に記載の半導体デバイスの製造方法。前記複数のマークは、前記デバイス領域における分割領域と分割領域との境界の近傍にアライメントマークが形成されるように配置されたマークを含む、ことを特徴とする請求項1に記載の半導体デバイスの製造方法。前記デバイス領域における前記複数の分割領域は、第1分割領域および第2分割領域を含み、前記複数のマークは、前記第1分割領域と前記第2分割領域との境界の近傍であって前記第1分割領域の中にアライメントマークが形成されるように配置されたマークと、前記境界の近傍であって前記第2分割領域の中にアライメントマークが形成されるように配置されたマークとを含む、ことを特徴とする請求項1に記載の半導体デバイスの製造方法。前記半導体デバイスは、撮像デバイスである、ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体デバイスの製造方法。前記第1デバイスパターンは素子分離であり、前記第2デバイスパターンはコンタクトホールである、ことを特徴とする請求項5に記載の半導体デバイスの製造方法。回路素子が形成されたデバイス領域を含む半導体デバイスであって、前記デバイス領域の全域を一括して露光する工程を経て形成されたパターンを含む第1層と、前記デバイス領域を構成する複数の分割領域を個別に露光する工程を経て形成されたパターンを含む第2層とを有し、前記第1層は、前記複数の分割領域のそれぞれに形成されたアライメントマークを含む、ことを特徴とする半導体デバイス。特許文献1には、一括露光を通して形成された層のパターンに対して分割露光のためのマスクを位置合わせするために使用されるアライメントマークがどのように配置されるかについては開示も示唆もされていない。ここで、一括露光によって層を形成する際に1つのアライメントマークを形成した場合、そのアライメントマークに近い領域を分割露光する際には高い重ね合わせ精度が得られる。しかし、そのアライメントマークに遠い領域を分割露光する際には、露光装置の投影光学系の倍率誤差およびディストーション、基板の伸縮、基板を位置決めするステージ装置の駆動誤差などのために、高い重ね合わせ精度を得ることは難しい。特許文献2に記載された方法では、位置合わせ用マークを形成するためのフォトマスクが回路パターンを含んでいないので、アライメントマークの形成のためだけのフォトリソグラフィー工程が不可欠であり、工程数が増えてしまう。なお、特許文献2に記載された方法は、ガラス基板の全域に対して一括露光によって回路パターンを形成することができないことを前提とするものである段落0012、0047。よって、特許文献2に記載された方法では、回路パターンを形成するための露光装置ではなく、位置合わせ用マークを形成するための専用の露光装置を使用して位置合わせ用マークを形成するための露光がなされるものと理解される。本発明は、大面積を有する半導体デバイスを高い重ね合わせ精度でしかも少ない工程数で製造するために有利な技術を提供することを目的とする。本発明の1つの側面は、回路素子が形成されたデバイス領域を有する半導体デバイスの製造方法に係り、前記製造方法は、第1パターンと複数のマークとを有する第1マスクを用いて前記デバイス領域の全域を一括して露光する工程を経て前記デバイス領域に前記第1パターンに対応する第1デバイスパターンおよび前記複数のマークに対応する複数のアライメントマークを形成する第1リソグラフィー工程と、前記第1リソグラフィー工程の後に実施され、第2パターンを含む第2マスクを用いて前記デバイス領域を構成する複数の分割領域を個別に露光する工程を経て前記複数の分割領域のそれぞれに前記第2パターンに対応する第2デバイスパターンを形成する第2リソグラフィー工程と、を含み、前記複数のマークは、前記複数の分割領域のそれぞれに少なくとも1つのアライメントマークが形成されるように前記第1マスクに配置され、前記第2リソグラフィー工程では、前記複数のアライメントマークのうち少なくとも直後に露光すべき分割領域の中に形成されているアライメントマークを用いて当該分割領域と前記第2マスクとを位置合わせする。本発明によれば、大面積を有する半導体デバイスを高い重ね合わせ精度でしかも少ない工程数で製造するために有利な技術が提供される。本発明の第1実施形態は、回路素子が形成されたデバイス領域を有する半導体デバイスおよびその製造方法に関する。第1実施形態の製造方法は、第1リソグラフィー工程と、第1リソグラフィー工程の後に実施される第2リソグラフィー工程とを含む。第1リソグラフィー工程は、第1パターンと複数の第1マークとを有する第1マスクを用いて、基板上のデバイス領域の全域を一括して露光する第1露光工程を含む。第1リソグラフィー工程では、第1露光工程を経てデバイス領域に第1パターンに対応する第1デバイスパターンおよび複数の第1マークに対応する複数のアライメントマークが形成される。ここで、基板は、パターニング対象の第1層の上にフォトレジスト膜を有し、第1露光工程において、第1フォトレジスト膜に第1パターンとともに複数の第1マークの潜像が形成される。この潜像は、現像工程において現像され、これにより第1フォトレジストパターンが形成される。第1フォトレジストパターンをエッチングマスクとして、その下の第1層をエッチングすることによってデバイス領域に第1パターンに対応する第1デバイスパターンおよび複数の第1マークに対応する複数のアライメントマークが形成される。その後、第1フォトレジストパターンは除去されうる。なお、第1層とは、以降で説明する第2層と区別するための用語に過ぎず、第1層は、ベアの基板の上に形成される最初の層であるとは限らない。第1リソグラフィー工程の後に実施される第2リソグラフィー工程は、第2パターンを含む第2マスクを用いて、基板上のデバイス領域を構成する複数の分割領域を個別に露光する第2露光工程を含む。第2リソグラフィー工程では、第2露光工程を経て複数の分割領域のそれぞれに第2パターンに対応する第2デバイスパターンが形成される。ここで、第2リソグラフィー工程が実施される基板は、第1デバイスパターンおよび複数のアライメントマークが形成された第1層の上に新たなパターニング対象の第2層と、該第2層の上に塗布された第2フォトレジスト膜を有する。第2露光工程において、第2フォトレジスト膜に第2パターンの潜像が形成される。この潜像は、現像工程において現像され、これにより第2フォトレジストパターンが形成される。第2フォトレジストパターンをエッチングマスクとして、その下の第2層をエッチングすることによってデバイス領域に第2パターンに対応する第2デバイスパターンが形成される。第2マスクは、第2パターンの他に複数の第2マークを含むことができる。この場合、第2露光工程において、第2フォトレジスト膜には、第2パターンの潜像とともに複数の第2マークの潜像が形成される。そして、その後の現像工程およびエッチング工程を経て、第2デバイスパターンとともに、複数の第2マークに対応する複数の第2アライメントマークが形成される。この明細書において、デバイスパターンとは、例えば、配線パターンおよびコンタクトホールなどのようにリソグラフィー工程を経て構成されるパターンを意味する。第1マスクの複数の第1マークは、複数の分割領域のそれぞれに少なくとも1つのアライメントマークが形成されるように配置されている。第2リソグラフィー工程では、第1リソグラフィー工程によって形成された複数のアライメントマークのうち少なくとも直後に第2パターンを露光すべき分割領域の中に形成されているアライメントマークを用いて当該分割領域と第2マスクとが位置合わせされる。アライメントマークの形状および位置合わせの方法については任意である。ここで、分割領域とは、1つのデバイス領域に対して複数回の露光が施される場合に、1回の露光で光が照射される領域のことを示している。全域を一括で露光する第1リソグラフィー工程の露光を一括露光と称し、全域を分割して露光する第2リソグラフィー工程の露光を分割露光と称する場合もある。以下、図1~図5および図9を参照しながら本発明の第1実施形態をより具体的に説明する。図1には第1マスクPM1が例示されている。第1マスクPM1は、パターン領域102を有し、パターン領域102は、回路素子を形成するためのパターンである第1パターン101と、複数の第1マークAMを含む。図2には、図1に示す第1マスクPM1を使って第1リソグラフィー工程によって基板上に形成される構造が例示されている。基板上には、第1マスクPM1のパターン領域102に対応するデバイス領域102’が定義される。デバイス領域102’は、第1パターン101に対応する第1デバイスパターン101’と、複数の第1マークAMに対応する複数の第1アライメントマークAM’とを含む。複数の第1アライメントマークAM’は、マーク103に対応するアライメントマーク103’と、マーク104に対応するアライメントマーク104’とを含む。ここで、第1リソグラフィー工程における第1露光工程では、デバイス領域102’の全域が一括して露光される。一方、第2リソグラフィー工程における第2露光工程では、デバイス領域102’を構成する複数の分割領域201、202が個別に露光される。ここでは、簡単化のために、1つのデバイス領域102’が複数の分割領域として、第1分割領域201と第2分割領域202を有する場合について例示的に説明する。第1マスクPM1の第1マークAMは、第1分割領域201の露光時に使用されるアライメントマークを形成するためのマーク103と、第2分割領域202の露光時に使用されるアライメントマークを形成するためのマーク104とを含みうる。デバイス領域102’には、第1リソグラフィー工程により、マーク103に対応するアライメントマーク103’と、マーク104に対応するアライメントマーク104’とが形成される。以下では、より具体的な例として、第1リソグラフィー工程においてトランジスタのゲート電極を含むパターンを形成し、第2リソグラフィー工程において該パターンに接続するためのコンタクトホールを形成する例を、図9a~図9gを用いて説明する。図9a~図9gは、本実施例の製造方法を説明するための説明するデバイスの断面を模式的に示す図である。図9a~図9gは、図2のデバイス領域102’のデバイスパターンが形成される領域とアライメントマークが形成される領域の任意の部分を示している。まず、図9aにおいて、基板901例えば、シリコン基板に活性領域902および素子分離903を形成し、更に不純物領域904を形成する。なお、この例では、活性領域902とその後に形成されるデバイスパターンとの重ね合わせ誤差に対する制限は厳しくないものとする。次いで、図9bに示すように、基板901の全域にポリシリコン層905第1層を形成し、その上に第1フォトレジスト膜906を形成する。次いで、第1フォトリソグラフィー工程を実施することによってポリシリコン層第1層をパターニングして第1デバイスパターン101’を形成する図9c。なお、図2および図9c等において、第1デバイスパターン101’は、個々の配線パターンを示しているのではなく、配線パターンの集合を模式的に示している。なお、図9cでは、個々のデバイスパターン101’’を示している。図9bに示すように、第1リソグラフィー工程は、第1マスクPM1を用いて第1フォトレジスト膜を露光する第1露光工程と、その後の第1現像工程および第1エッチング工程を含みうる。第1現像工程では、第1フォトレジスト膜906が現像されて第1フォトレジストパターン不図示が形成される。第1エッチング工程では、第1フォトレジストパターンをエッチングマスクとしてポリシリコン層905第1層がエッチングされて、第1デバイスパターン101’として、ゲート電極を含むパターンが形成される。この際に、アライメントマーク103’、104’を含む第1アライメントマークAM’も形成される。第1露光工程は、基板に複数のデバイス領域102’を形成する場合には、該複数のデバイス領域102’の個数と同じ数だけ繰り返される。図3には、基板301に4つのデバイス領域102’を形成した例が模式的に示されている。第1リソグラフィー工程における現像工程は、複数回の第1露光工程が完了した後に実施される。次いで、ソース領域およびドレイン領域を含む拡散領域907を形成し、その後、ゲート電極を含むパターンを覆うように、基板上に、例えばシリコン酸化膜などの絶縁膜908を形成し、その上に第2フォトレジスト膜909を形成する図9d。次いで、第2リソグラフィー工程を実施することによって、ゲート電極を含むパターンに接続するためのコンタクトホールを絶縁膜に形成する。第2リソグラフィー工程は、図4に例示される2つの第2マスクPM2A、PM2Bを用いて、第2フォトレジスト膜の2つの分割領域を個別に露光する第2露光工程と、その後の第2現像工程および第2エッチング工程を含みうる。図9eは第2マスクPM2Aを用いて第1分割領域201の第2フォトレジスト膜909を露光する露光工程を示している。そして、図9fは第2マスクPM2Bを用いて第2分割領域202の第2フォトレジスト膜909を露光する露光工程を示している。ここで、これらの露光時の露光装置の光軸は基板の異なる位置に設定される。その後、第2現像工程を経て第2フォトレジスト膜909からフォトレジストパターンを形成し、第2エッチング工程を施すことで、図9gに示すコンタクトホール910を含む第2デバイスパターンが形成される。また、第2デバイスパターンと同時に、第2アライメントマークを形成するためのホール911が形成されうる。ここで、境界Xは2つの第2マスクPM2Aによって形成されるパターンと第2マスクPM2Bによって形成されるパターンの境界つなぎ位置とも称するである。また、第2マスクPM2Aは第2分割領域202の上に延在していてもよいし、第2マスクPM2Bは第1分割領域201の上に延在していてもよい。図5には、第2リソグラフィー工程を経た基板301が模式的に示されている。1つの第2マスクPM2Aは、パターン領域401を有し、パターン領域401は、回路素子を形成するためのパターンである第2パターン411と例えば、図9gにおけるコンタクトホール910を形成するためのパターン。、複数の第2マーク403例えば、図9gにおけるホール911を形成するためのパターン。とを含む。同様に、他の第2マスクPM2Bは、パターン領域402を有し、パターン領域402は、回路素子を形成するためのパターンである第2パターン412例えば、図9gにおけるコンタクトホール910を形成するためのパターン。と、複数の第2マーク404例えば、図9gにおけるホール911を形成するためのパターン。とを含む。ここで、第2マーク403、404は、任意的な構成であり、第2リソグラフィー工程の後のリソグラフィー工程において第1アライメントマークAM’を使用する場合には、第2マーク403、404は不要である。第2露光工程は、第2マスクPM2Aを用いて基板301上の各デバイス領域102’の第1分割領域201を露光する工程と、第2マスクPM2Bを用いて基板301上の各デバイス領域102’の第2分割領域202を露光する工程とを含む。ここで、第2マスクPM2Aを用いて第1分割領域201を露光する際には、分割領域201のための第1アライメントマーク103’を用いて、第1分割領域201に対して第2マスクPM2Aが位置合わせされる。第2マスクPM2Bを用いて第2分割領域202を露光する際には、第2分割領域202のための第1アライメントマーク104’を用いて、第2分割領域202に対して第2マスクPM2Bが位置合わせされる。第2現像工程では、第2フォトレジスト膜が現像されて第2フォトレジストパターンが形成される。第2エッチング工程では、第2フォトレジストパターンをエッチングマスクとして絶縁層第2層がエッチングされて、第2パターン411、412にそれぞれ対応する第2デバイスパターン411’、412’として、コンタクトホールのパターンが形成される。この際に、第2マーク403、404にそれぞれ対応する第2アライメントマーク403’、404’も形成される。ここで、第1デバイスパターン101’の分割領域201、202と第2マスクPM2A、PM2Bとの位置合わせに使用される第1アライメントマーク103’、104’を形成するための複数の第1マークAM1に配置について説明する。第1マスクPM1の複数の第1マークAM1103、104は、複数の分割領域201、202のそれぞれに少なくとも1つのマークが形成されるように第1マスクPM1に配置されうる。これにより、分割領域201又は202とそれを露光するための第2マスクPM2A又はPM2Bとをより正確に位置合わせすることができる。ここで、各分割領域が矩形であった場合に、複数の第1マークAM1103、104は、各分割領域の4つの角部のうち少なくとも3つの角部にアライメントマークが形成されるように配置されたマークを含むことが好ましい。この場合、位置合わせ時に、各分割領域に形成されているパターンの倍率誤差基板の伸縮による誤差を含みうるおよびディストーションに応じて露光装置の投影光学系の倍率やディストーションを制御する工程を有することが出来る。これによって、パターンの重ね合わせ精度を高めることができる。なお、各分割領域が矩形でない場合にも、少なくとも3つの角部に設けることで精度を高めることが出来る。別の観点において、複数の第1マークAM1は、分割領域201と分割領域202との境界X近傍にアライメントマークが形成されるように配置されたマークを含むことが好ましい。例えば、複数の第1マークAM1は、前記境界近傍であって第1分割領域201の中にアライメントマークが形成されるように配置されたマークと前記境界近傍であって第2分割領域202の中にアライメントマークが形成されるように配置されたマークとを含みうる。この場合、分割領域201と分割領域202との境界において、第2マスクPM2A、PM2Bを用いて形成される第2デバイスパターン411’、412’の相互のずれを低減することができる。例えば、上記の例コンタクトホールの形成とは異なるが、第2デバイスパターン411’、412’が配線パターンである場合には、それらの相互のずれを低減し、断線や短絡の発生などを低減することができる。以降の層の形成においては、第1アライメントマークAM’を使用してもよいし、第2アライメントマーク103’、104’を形成する場合には、第2アライメントマーク103’、104’を使用してもよい。半導体デバイスは、例えば、CMOSセンサ、CCDセンサ、放射線検出センサ等の撮像デバイスでありうる。固体撮像装置では配線パターンの位置精度が低下すると入射光の光路が画素ごとに代わってしまうので、配線パターンに高い位置精度が要求されうる。以下、図6~図8を参照しながら本発明の第2実施形態を説明する。第2実施形態として言及しない事項は、第1実施形態に従いうる。第2実施形態では、図6に例示されるように、第1リソグラフィー工程で使用される第1マスクPM1の複数の第1マークAM1は、マーク103、104、601A、601Bを含む。マーク103は、第1分割領域201の露光時にのみ使用される。マーク104は、第2分割領域202の露光時にのみ使用される。マーク601A、601Bは、第1分割領域201および第2分割領域202の露光時に共通に使用される。ここで、マーク601Aは、図7に示すように第1分割領域201の中にアライメントマーク601A’が形成されるように配置され、マーク601Bは、第2分割領域202の中にアライメントマーク601B’が形成されるように配置されている。共通に使用されるマーク601A、601Bは、分割領域201と分割領域202との境界の近傍にアライメントマークが形成されるように配置されることが好ましい。共通に使用されるマーク601A、601Bの一方はなくてもよい。図7には、図6に示す第1マスクPM1を使って第1リソグラフィー工程によって基板上に形成された構造が例示されている。基板上には、第1マスクPM1のパターン領域102に対応するデバイス領域102’が定義される。デバイス領域102’は、第1パターン101に対応する第1デバイスパターン101’と、複数の第1マークAMに対応する複数の第1アライメントマークAM’とを含む。複数の第1アライメントマークAM’は、マーク103に対応するアライメントマーク103’と、マーク104に対応するアライメントマーク104’と、マーク601A、601Bに対応するアライメントマーク601A’、601B’とを含む。第2リソグラフィー工程では、図8に例示される第2マスクPM2A、PM2Bを用いて、2つの分割領域201、202が個別に露光される。1つの第2マスクPM2Aは、パターン領域401を有し、パターン領域401は、回路素子を形成するためのパターンである第2パターン411と、複数の第2マーク403、803とを含む。同様に、他の第2マスクPM2Bは、パターン領域402を有し、パターン領域402は、回路素子を形成するためのパターンである第2パターン412と、複数の第2マーク404、803とを含む。ここで、第2マーク403、404、803は、任意的な構成であり、第2リソグラフィー工程の後のリソグラフィー工程において第1アライメントマークAM’を使用する場合には、第2マーク403、404、803は不要である。また、第2マーク803は、後続のリソグラフィー工程において、2つの分割領域201、202に対する露光のために共通に使用されうるアライメントマークを形成するためのマークである。以上述べてきたように、各リソグラフィー工程は、少なくとも露光工程を有すればよく、エッチング工程は無くてもよい。また、以上の説明では、第1リソグラフィー工程においてゲート電極を含むパターンが形成されたが、本発明はこれに限定されるものではない。例えば、第1リソグラフィー工程では、活性領域および素子分離が形成されてもよく、配線を含むパターンが形成されてもよい。更には、第1リソグラフィー工程では、カラーフィルタを含むパターンやマイクロレンズを含むパターンが形成されてもよい。また、第2リソグラフィー工程においてコンタクトホールを含むパターンが形成されたが、本発明はこれに限定されるものではなく、例えば、ゲート電極を含むパターン、配線を含むパターン、あるいはカラーフィルタを含むパターンでもよい。第2リソグラフィー工程において形成されうるパターンは、少なくとも第1リソグラフィー工程において形成されるパターンの後に形成されればよい。上記の製造方法によって製造されうるデバイス領域を含む半導体デバイスは、第1層および第2層を含む。該第1層は、デバイス領域102’の全域を一括して露光する工程を経て形成されたパターン101’を含む。該第2層は、デバイス領域102’を構成する複数の分割領域201、202を個別に露光する工程を経て形成されたパターン411’、412’を含む。ここで、該第1層は、複数の分割領域201、202のそれぞれに形成されたアライメントマーク103’、104’を有する。