半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜と、前記配線溝内に形成された配線とを備え、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の1/10以上である半導体装置。前記配線は、前記配線溝の底面及び側面に形成されたバリアメタル材と、前記配線溝内に前記バリアメタル材を介して形成された配線材とを有し、前記配線材の上面と側面との間の角部の曲率半径は、前記配線の配線幅の1/10以上である、請求項1に記載の半導体装置。前記層間絶縁膜はさらに、前記配線溝の下部に形成されたビアホールを有し、前記配線は、前記ビアホール内に形成されたビアプラグ部分と、前記配線溝内に形成された配線部分とを有するデュアルダマシン配線であり、前記ビアホールの側面と前記配線溝の底面との間の角部の曲率半径は、前記配線の配線幅の1/10以上である、請求項1又は2に記載の半導体装置。半導体基板と、前記半導体基板上に形成され、複数の第1配線溝と複数の第2配線溝とが交互に設けられた層間絶縁膜と、前記第1配線溝内に形成された複数の第1配線と、前記第2配線溝内に形成された複数の第2配線とを備え、前記第1配線溝の底面と側面との間の角部の曲率半径は、前記第1配線の配線幅の1/10以上であり、前記第2配線溝の底面と側面との間の角部の曲率半径は、前記第2配線の配線幅の1/10未満である、半導体装置。前記配線は、前記第1及び第2配線溝の底面及び側面に形成されたバリアメタル材と、前記第1及び第2配線溝内に前記バリアメタル材を介して形成された配線材とを有し、前記第1配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第1配線の配線幅の1/10以上である、請求項4に記載の半導体装置。前記第2配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第2配線の配線幅の1/10未満である、請求項5に記載の半導体装置。前記第2配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第2配線の配線幅の1/10以上である、請求項5に記載の半導体装置。半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜内に配線溝を形成し、前記配線溝の底面と側面との間の角部を、ウェット処理により丸め、前記配線溝内にバリアメタル材を介して配線材を埋め込むことで、前記配線溝内に配線を形成し、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の1/10以上に設定される、半導体装置の製造方法。前記配線材の埋め込みは、前記配線材の上面に巣ができるように行い、前記配線材上にマスク材を形成し、前記巣の外の前記マスク材を除去して、前記配線材の上面を露出させ、前記巣の中の前記マスク材を除去しながら、前記配線材をエッチングすることにより、前記配線材の上面と側面との間の角部の曲率半径を、前記配線の配線幅の1/10以上に設定する、請求項8に記載の半導体装置の製造方法。配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制することが可能な半導体装置及びその製造方法を提供する。一の実施形態である半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の1/10以上である。また、別の実施形態である半導体装置の製造方法では、半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜内に配線溝を形成する。さらに、前記方法では、前記配線溝の底面と側面との間の角部を、ウェット処理により丸める。さらに、前記方法では、前記配線溝内にバリアメタル材を介して配線材を埋め込むことで、前記配線溝内に配線を形成する。さらに、前記方法では、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の1/10以上に設定される。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態の半導体装置の構造を示す断面図である。図1には、半導体基板101と、半導体基板101上に形成された層間絶縁膜111が示されている。半導体基板101は、例えばシリコン基板である。図1には、半導体基板101の主面に平行なX方向及びY方向と、半導体基板101の主面に垂直なZ方向が示されている。X方向、Y方向、Z方向は、互いに垂直である。層間絶縁膜111は例えば、単一の絶縁膜で形成された単層膜、又は2層以上の絶縁膜が順に積層された積層膜である。層間絶縁膜111を構成する絶縁膜の例としては、シリコン酸化膜、シリコン窒化膜などが挙げられる。層間絶縁膜111は、半導体基板101上に直接形成されていてもよいし、半導体基板101上に他の層を介して形成されていてもよい。図1には、層間絶縁膜111内に形成された複数の配線溝T1が示されている。これらの配線溝T1は、Y方向に延びており、X方向に互いに隣接している。図1にはさらに、配線溝T1内に形成された複数の配線121が示されている。これらの配線121は、シングルダマシン配線に相当する。図1に示す符号W1は、これらの配線121の配線幅を示す。各配線121は、図1に示すように、配線溝T1の底面及び側面に形成されたバリアメタル材112と、配線溝T1内にバリアメタル材112を介して形成された配線材113とを有している。バリアメタル材112は、例えばTiN窒化チタンであり、配線材113は例えば、Cu銅などの導電性材料である。図1にはさらに、これらの配線121を覆うように層間絶縁膜111上に形成された絶縁膜114が示されている。絶縁膜114は、例えばシリコン窒化膜である。図1に示す符号A1、A2は、各配線溝T1の底面と側面との間の角部コーナーを示している。また、図1に示す符号B1、B2は、各配線材113の上面と側面との間の角部を示している。以下、図2を参照して、これらの角部A1、A2、B1、B2の詳細について説明する。図2は、角部A1、A2、B1、B2の曲率半径について説明するための断面図である。本実施形態では、図2に示すように、角部A1、A2、B1、B2が丸められている。角部A1、A2は、配線121の下面側の配線コーナーに相当し、角部B1、B2は、配線121の上面側の配線コーナーに相当する。配線121の断面形状は、角部A1、A2、B1、B2が丸められた結果、円形又は楕円形に近い形状となっている。本発明者らによる検討結果によると、配線コーナーを丸めることには、配線コーナーでの電子散乱を減少させ、配線の抵抗率を低下させる効果がある。そして、抵抗率の低下量は、配線コーナーの曲率半径が大きくなるほど増大する。そこで、本実施形態では、角部A1、A2、B1、B2を丸めることで、配線121の抵抗率を低減させている。また、本実施形態では、角部A1、A2、B1、B2の曲率半径を調整することで、配線121の抵抗率の低減量を調整している。図2に示す符号R1、R2、R3、R4はそれぞれ、角部A1、A2、B1、B2の曲率半径を示している。本実施形態では、これらの曲率半径R1~R4を、配線幅W1の1/10以上に設定している。一般に、半導体装置を製造する際には、配線幅の誤差として、最大10程度の誤差を許容することが多い。この場合、曲率半径R1~R4の大きさを、配線幅W1の10未満に設定すると、曲率半径R1~R4の大きさが、配線幅W1の最大許容誤差よりも小さくなってしまう。その結果、本実施形態による抵抗率の低減量が、配線幅W1の誤差による抵抗率の変動量に比べて、無意味な程度の大きさとなる可能性がある。そこで、本実施形態では、曲率半径R1~R4の大きさを、配線幅W1の10以上に設定することで、配線幅W1の最大許容誤差以上の曲率半径R1~R4を実現している。よって、本実施形態によれば、配線幅W1の誤差が大きい場合であっても、配線121の抵抗率を効果的に低減することができる。本実施形態の構成は、例えば、配線幅W1が20nm以下の場合に効果的である。理由は、配線幅W1が20nm以下の場合には、配線コーナーを丸めておかないと、配線コーナーで電子が表面散乱を複数回繰り返すことで、配線121の抵抗率が急激に増大するからである。本実施形態では、配線幅W1が20nm以下の場合、曲率半径R1~R4は2nm以上に設定される。なお、本実施形態では、曲率半径R1~R4が、いずれも配線幅W1の1/10以上に設定されているが、曲率半径R1~R4のうちのR1、R2だけを、配線幅W1の1/10以上に設定するようにしてもよい。角部A1、A2を丸める方法の例と、角部B1、B2を丸める方法の例については後述する。また、本実施形態では、配線材113の上面付近のバリアメタル材112の角部、すなわち、角部B1、B2付近のバリアメタル材112の角部は、配線材113とは逆の方向に丸められている。そのため、配線材113とバリアメタル材112との間に、隙間が生じている。本実施形態では、この隙間に、絶縁膜114が埋め込まれている。1第1実施形態の半導体装置の製造方法次に、図3~図6を参照し、第1実施形態の半導体装置の製造方法を説明する。図3~図6は、第1実施形態の半導体装置の製造方法を示す断面図である。まず、半導体基板101図1参照上に、SiO2膜シリコン酸化膜などの層間絶縁膜111を形成する図3。次に、層間絶縁膜111上に、SiN膜シリコン窒化膜などのマスク材131を形成する図3。次に、マスク材131を、所望の配線形状にパターニングする図3。次に、図3に示すように、マスク材131の側面に側壁膜132を形成して、マスク材131の溝を細くする。この目的は、後述するウェット処理で溝が広がる分だけ、側壁膜132により予め溝を細めておくものである。本実施形態では、側壁膜132の材料として、マスク材131と同種材料を使用する。次に、図3に示すように、マスク材131をマスクとするエッチングにより、層間絶縁膜131内に配線溝T1を形成する。次に、図4に示すように、配線溝T1の角部を、ウェット処理により丸める。図4に示す符号A1、A2は、図1と同様に、配線溝T1の底面と側面との間の角部を示し、符号A3、A4は、配線溝T1の側面と層間絶縁膜111の上面との間の角部を示す。本実施形態では、角部A1、A2の曲率半径R1、R2が、配線121の配線幅W1の1/10以上となるよう、上記のウェット処理を行う図2参照。次に、図4に示すように、層間絶縁膜111上に、バリアメタル材112と、配線材113を順に形成する。その結果、配線材113が、配線溝T1内に、バリアメタル材112を介して埋め込まれる。本実施形態では、配線材113の上面に巣窪みC1ができるように、配線材113を形成する。巣C1は、配線材113の配線幅方向の中央に自己整合的に形成される。次に、図4に示すように、配線材113上に、SOGSpinOnGlass膜などの塗布系のマスク材133を形成する。その結果、配線材113の巣C1の中に、マスク材133が埋め込まれる。次に、図5、図5に示すように、RIEReactiveIonEtchingにより、マスク材133と配線材113をエッチングする。図5は、巣C1の外のマスク材133がすべて除去され、配線材113の上面が露出した状態を示している。図5の状態以降は、巣C1の中のマスク材133を除去しながら、配線材113をエッチングする。本実施形態では、マスク材133と配線材113の選択比を調整して、マスク材133と配線材113のエッチングを行う。その結果、図5の状態以降のRIE処理では、巣C1の中のマスク材133をマスクとして配線材113をエッチングして、配線材113の角部B1、B2を自己整合的に丸めることができる図5。本実施形態では、角部B1、B2の曲率半径R3、R4が、配線121の配線幅W1の1/10以上となるよう、上記のRIE処理を行う図2参照。次に、図5に示すように、バリアメタル材112及び配線材113上に、SiN膜などの絶縁膜1141を形成する。その結果、配線材113の角部B1、B2とバリアメタル材112との間の隙間に、絶縁膜1141が埋め込まれる。次に、図6に示すように、エッチバックにより、絶縁膜1141を除去し、さらに、RIEにより、配線溝T1の外のバリアメタル材112を除去する。この際、上記の隙間内の絶縁膜1141は、配線溝T1の側面のバリアメタル材112のエッチングを防止するマスクとして機能する。こうして、図1に示す配線121が形成される。次に、図6に示すように、層間絶縁膜111上の全面に、SiN膜などの絶縁膜1142を形成する。絶縁膜1141及び1142は、図1に示す絶縁膜114に相当する。このようにして、図1に示す半導体装置が製造される。図3~図6に示す製法によれば、角部A1、A2、B1、B2を丸めて、曲率半径R1~R4を配線幅W1の1/10以上に設定することができる。2第1実施形態の効果以上のように、本実施形態では、配線溝T1の底面と側面との間の角部A1、A2の曲率半径R1、R2を、配線121の配線幅W1の1/10以上に設定する。さらには、配線材113の上面と側面との間の角部B1、B2の曲率半径R3、R4を、配線幅W1の1/10以上に設定する。よって、本実施形態によれば、配線コーナーでの電子散乱を減らし、配線121の抵抗率の増大を抑制することが可能となる。本実施形態では、曲率半径R1~R4を配線幅W1の1/10以上に設定するため、配線幅W1の誤差が大きい場合であっても、配線121の抵抗率の増大を効果的に抑制することができる。また、本実施形態によれば、各配線121の配線幅W1を細くすることで、隣接する配線121同士の距離を広げることが可能となる。よって、本実施形態によれば、これらの配線122の配線容量を低減し、配線抵抗Rと配線容量CによるRC遅延を抑制することが可能となる。以下、第1実施形態の変形例である第2から第4実施形態について説明する。第2から第4実施形態については、第1実施形態との相違点を中心に説明する。第2実施形態図7は、第2実施形態の半導体装置の構造を示す断面図である。図7、図7はそれぞれ、Y方向、X方向に沿った断面を示している。本実施形態の半導体装置は、半導体基板101上に順に形成された下部電極201と、電極間層202と、上部電極203とを含むMTJ素子を備えている。電極間層202は例えば、第1の磁性体層参照層:referencelayerと、トンネルバリア膜と、第2の磁性体層記憶層:freelayerとを含む積層膜である。MTJ素子の側面は、層間絶縁膜204で覆われている。図7にはさらに、層間絶縁膜204上に順に形成された層間絶縁膜211、212が示されている。層間絶縁膜211は、例えばシリコン窒化膜であり、層間絶縁膜212は、例えばシリコン酸化膜である。図7に示す符号H、Tはそれぞれ、層間絶縁膜211、212内に形成されたビアホールと、配線溝を示している。配線溝Tは、ビアホールHの上部に形成されており、Y方向に延びている。図7にはさらに、ビアホールH及び配線溝T内に形成された1本の配線221が示されている。この配線221は、ビアホールH内に形成されたビアプラグ部分と、配線溝T内に形成された配線部分とを有するデュアルダマシン配線である。図7に示す符号Lは、配線221の配線長を示し、図7に示す符号Wは、配線221の配線幅を示す。本実施形態では、ビアプラグ部分は、下部電極203上に形成されている。配線221は、図7に示すように、ビアホールH、配線溝Tの底面及び側面に形成されたバリアメタル材213と、ビアホールH、配線溝T内にバリアメタル材213を介して形成された配線材214とを有している。バリアメタル材213は、例えばTiN窒化チタンであり、配線材214は例えば、Cu銅などの導電性材料である。図7にはさらに、配線221を覆うように層間絶縁膜212上に形成された絶縁膜215が示されている。絶縁膜215は、例えばシリコン窒化膜である。図7に示す符号D1、D2、D5、D6は、ビアホールHの側面と配線溝Tの底面との間の角部を示している。また、図7に示す符号D3、D4、D7、D8は、配線溝Tの底面と側面との間の角部を示している。また、図7に示す符号E1、E2、E3、E4は、配線材214の上面と側面との間の角部を示している。これらの角部のうち、角部D3、D4、D7、D8、E1、E2、E3、E4は、配線221の配線コーナーに相当する。本実施形態では、これらの配線コーナーの曲率半径を、配線幅Wの1/10以上に設定している。このような構成には、第1実施形態の場合と同様に、配線幅Wの誤差が大きい場合であっても、配線221の抵抗率を効果的に低減できるという利点がある。本実施形態ではさらに、角部D1、D2、D5、D6の曲率半径も、配線幅Wの1/10以上に設定している。このような構成には、配線221の配線部分からビアプラグ部分へと電流が流れやすくなり、ビアプラグ部分の抵抗率が低減されるという利点がある。1第2実施形態の半導体装置の製造方法次に、図8~図24を参照し、第2実施形態の半導体装置の製造方法を説明する。図8~図24は、第2実施形態の半導体装置の製造方法を示す断面図である。まず、図8に示すように、層間絶縁膜204上に、SiN膜などの層間絶縁膜211を形成する。次に、図8に示すように、層間絶縁膜211上に、SiO2膜などの層間絶縁膜212を形成する。次に、図9に示すように、層間絶縁膜212内に、ビアホールHを形成するための穴HXを形成する。本実施形態では、穴HXを、下部電極203の上部に形成する。次に、図10に示すように、層間絶縁膜212上に、穴HXが埋まるように有機系塗布膜231を形成する。有機系塗布膜231の膜厚は、層間絶縁膜212に配線溝Tを形成するのに耐えうるだけの膜厚に設定する。次に、図10に示すように、有機系塗布膜231上に、SOG膜などのマスク材232を形成する。次に、図11に示すように、マスク材232を、所望の配線形状にパターニングする。その結果、マスク材232内に、配線溝Tを形成するための溝TXが形成される。次に、図12に示すように、マスク材232の側面に側壁膜233を形成して、溝TXを細くする。この目的は、後述するウェット処理で配線溝Tが広がる分だけ、側壁膜233により予め溝TXを細めておくものである。側壁膜233は、例えばSiO2膜である。次に、図13に示すように、マスク材232をマスクとするRIEにより、有機系塗布膜231をエッチングする。その結果、有機系塗布膜231に溝TXが形成される。次に、図14に示すように、有機系塗布膜231をマスクとするRIEにより、層間絶縁膜212をエッチングする。その結果、層間絶縁膜212に溝TXが形成される。本実施形態では、層間絶縁膜212のエッチングは、層間絶縁膜211の上面に到達する前に終了する。次に、図15に示すように、灰化により、有機系塗布膜231を除去する。その結果、層間絶縁膜212の上面が露出される。次に、図16に示すように、溝TX配線溝Tの角部を、ウェット処理により丸める。図16に示す符号D1、D2、D5、D6は、図7と同様に、ビアホールH穴HXの側面と配線溝Tの底面との間の角部を示し、符号D3、D4、D7、D8は、図7と同様に、配線溝Tの底面と側面との間の角部を示す。また、符号D9~D12は、配線溝Tの側面と層間絶縁膜212の上面との間の角部を示す。本実施形態では、角部D1~D8の曲率半径R1、R2が、配線221の配線幅Wの1/10以上となるよう、上記のウェット処理を行う。次に、図17に示すように、熱燐酸などの薬液を使用して、穴HXの底部の層間絶縁膜211を除去する。その結果、層間絶縁膜211内にビアホールHが形成される。層間絶縁膜211の除去により、ビアホールH内には下部電極203の上面が露出される。次に、図18、図19に示すように、層間絶縁膜211、212上に、バリアメタル材213と、配線材214を順に形成する。図4の工程と同様である。その結果、配線材214の上面に巣F1が形成される。次に、図19に示すように、配線材214上に、SOG膜などの塗布系のマスク材234を形成する。図4の工程と同様である。その結果、配線材214の巣F1の中に、マスク材234が埋め込まれる。次に、図20、図21に示すように、RIEにより、マスク材234と配線材214をエッチングする。図5、図5の工程と同様である。その結果、図20の状態以降のRIE処理では、巣F1の中のマスク材234をマスクとして配線材214をエッチングして、配線材214の角部E1~E4を自己整合的に丸めることができる図21。本実施形態では、角部E1~E4の曲率半径が、配線221の配線幅Wの1/10以上となるよう、上記のRIE処理を行う。次に、図22~図24の工程を、図5~図6の工程と同様に行う。絶縁膜215は、絶縁膜114に相当する。このようにして、図7に示す半導体装置が製造される。図8~図24に示す製法によれば、角部D1~D8、E1~E4を丸めて、これらの角部の曲率半径を配線幅Wの1/10以上に設定することができる。2第2実施形態の効果以上のように、本実施形態では、配線221の配線コーナーに加えて、ビアプラグHの側面と配線溝Tの底面との間の角部D1、D2、D5、D6の曲率半径を、配線221の配線幅Wの1/10以上に設定する。よって、本実施形態によれば、配線221のビアプラグ部分の抵抗率を低減することが可能となる。本実施形態では、角部D1、D2、D5、D6の曲率半径を配線幅Wの1/10以上に設定するため、配線幅Wの誤差が大きい場合であっても、配線221の抵抗率を効果的に低減することができる。また、本実施形態では、配線221のビアプラグ部分が、下部電極203上に形成されている。よって、本実施形態によれば、記憶層からの信号電流が配線221の配線部分に伝わる際に、信号電流の低減を抑制することが可能となる。また、本実施形態では、配線221のビアプラグ部分が、MTJ素子上に形成されている。よって、本実施形態によれば、MTJ素子に供給される電圧、電流の低減を抑制することが可能となる。よって、回路パターンの微細化に伴い、スピン注入効率を上げることが可能となる。第3実施形態図25は、第3実施形態の半導体装置の構造を示す断面図である。図25には、半導体基板101と、半導体基板101上に形成された層間絶縁膜301が示されている。層間絶縁膜301の組成や配置は、図1に示す層間絶縁膜111と同様である。層間絶縁膜301には、複数の第1配線溝TAと、複数の第2配線溝TBが交互に設けられている。第1、第2配線溝TA、TBは、Y方向に延びており、X方向に沿って交互に配置されている。図25にはさらに、第1、第2配線溝TA、TB内に形成された複数の配線311が示されている。これらの配線311は、シングルダマシン配線でもデュアルダマシン配線でもよい。第1、第2配線溝TA、TB内の配線311は、それぞれ第1、第2配線の例である。図25に示す符号WAは、第1配線溝TA内の配線311の配線幅を示し、符号WBは、第2配線溝TB内の配線311の配線幅を示す。本実施形態では、配線幅WAと配線幅WBを同じ幅に設定するが、異なる幅に設定しても構わない。各配線311は、図25に示すように、配線溝TA、TBの底面及び側面に形成されたバリアメタル材302と、配線溝TA、TB内にバリアメタル材302を介して形成された配線材303とを有している。バリアメタル材302は、例えばTiN窒化チタンであり、配線材303は例えば、Cu銅などの導電性材料である。図25にはさらに、これらの配線311を覆うように層間絶縁膜301上に形成された絶縁膜304が示されている。絶縁膜304は、例えばシリコン窒化膜である。図25に示す符号G1、G2は、各第1配線溝TAの底面と側面との間の角部を示している。本実施形態では、これらの角部G1、G2が丸められており、これらの角部G1、G2の曲率半径を、配線幅WAの1/10以上に設定している。このような構成には、第1実施形態の場合と同様に、配線幅WAの誤差が大きい場合であっても、第1配線溝TA内の配線311の抵抗率を効果的に低減できるという利点がある。一方、本実施形態では、各第2配線溝TBの底面と側面との間の角部は、丸められていない。或いは、これらの角部は、丸められていてもよいが、これらの角部の曲率半径は、配線幅WBの1/10未満に設定する。よって、本実施形態では、溝底の角部の曲率半径が配線幅WAの1/10以上である複数の第1配線と、溝底の角部の曲率半径が配線幅WBの1/10未満である複数の第2配線が、層間絶縁膜301内に交互に形成されている。このような構成の利点については、後述する。1第3実施形態の半導体装置の製造方法次に、図26~図28を参照し、第3実施形態の半導体装置の製造方法を説明する。図26~図28は、第3実施形態の半導体装置の製造方法を示す断面図である。まず、半導体基板101図25参照上に、SiO2膜などの層間絶縁膜301を形成する図26。次に、層間絶縁膜301上に、SiN膜などの芯材用のマスク材321を形成する図26。次に、マスク材321を、幅2FF:featuresizeのライン幅及びスペース幅でパターニングする図26。次に、図26に示すように、0.5Fウェット処理により、マスク材321をスリミングする。その結果、マスク材321のライン幅が、2FからFに低減される。次に、図26に示すように、マスク材321の側面に、膜厚Fの側壁膜322を形成する。この際、符号K1、K2で示すように、意図的に側壁膜322に裾引きをさせる。符号K1、K2はそれぞれ、側壁膜322の上部、下部の裾を示す。本実施形態では、裾K2の曲率半径を、F/10以上に設定する。側壁膜322は、例えばアモルファスシリコン膜である。次に、図27に示すように、熱燐酸などの薬液を使用して、マスク材321を除去する。マスク材321は、RIEにより除去しても構わない。次に、図27に示すように、マスク材321をマスクとするRIEにより、層間絶縁膜301内に配線溝を形成する。この際、裾K2は、RIE処理の進行と共に削られてゆき、やがて完全に除去される。その結果、裾K2の下部の配線溝の溝底は、裾K2の形状を反映して、丸められることとなる。よって、裾K2が存在するスペース部の下部には、図27に示すように、第1配線溝TAが形成される。一方、裾K2が存在しないスペース部の下部には、第2配線溝TBが形成される。その結果、層間絶縁膜301に、第1配線溝TAと第2配線溝TBが交互に形成される。次に、図27に示すように、層間絶縁膜301上に、バリアメタル材302と、配線材303を順に形成する。その結果、配線材303が、配線溝TA、TB内に、バリアメタル材302を介して埋め込まれる。次に、図28に示すように、CMPChemicalMechanicalPolishingにより、配線材303の表面を平坦化する。この平坦化は、配線溝TA、TBの外のバリアメタル材302が除去され、層間絶縁膜301の上面が露出するまで行う。次に、図28に示すように、層間絶縁膜301上の全面に、SiN膜などの絶縁膜304を形成する。このようにして、図25に示す半導体装置が製造される。図26~図28に示す製法によれば、第1配線溝TAの溝底の角部G1、G2の曲率半径を、配線幅WAの1/10以上に設定し、第2配線溝TBの溝底の角部の曲率半径を、配線幅WBの1/10未満に設定することができる。2第3実施形態の効果以上のように、本実施形態では、層間絶縁膜111内に、複数の第1配線溝TAと複数の第2配線溝TBとを交互に形成する。そして、第1配線溝TAの溝底の角部の曲率半径を配線幅WAの1/10以上に設定し、第2配線溝TBの溝底の角部の曲率半径を配線幅WBの1/10未満に設定する。よって、本実施形態によれば、第1の抵抗率を有する複数の第1配線と、第2の抵抗率を有する複数の第2配線を、層間絶縁膜111内に交互に形成することが可能となる。これらの配線は、例えば、メモリセルアレイの両側のセンスアンプに交互に接続される櫛型構造のビット線として使用可能である。また、本実施形態によれば、側壁転写加工が必要とされる配線幅FF:featuresizeの配線311を形成する場合に、抵抗率が低い配線第1配線311と、抵抗率が高い配線第2配線311を、一括で形成することが可能となる。第4実施形態図28は、第4実施形態の半導体装置の構造を示す断面図である。図28に示す符号G3、G4は、各第1配線溝TA内の配線材303の上面と側面との間の角部を示している。本実施形態では、角部G1、G2に加え、角部G3、G4が丸められており、角部G1~G4の曲率半径を、配線幅WAの1/10以上に設定している。このような構成には、第3実施形態に比べ、第1配線溝TA内の配線311の抵抗率をさらに効果的に低減できるという利点がある。一方、本実施形態では、各第2配線溝TBの底面と側面との間の角部や、各第2配線溝TB内の配線材303の上面と側面との間の角部は、丸められていない。或いは、これらの角部は、丸められていてもよいが、これらの角部の曲率半径は、配線幅WBの1/10未満に設定する。よって、本実施形態では、各配線コーナーの曲率半径が配線幅WAの1/10以上である複数の第1配線と、各配線コーナーの曲率半径が配線幅WBの1/10未満である複数の第2配線が、層間絶縁膜301内に交互に形成されている。図28の半導体装置は例えば、図27の工程後に、図4~図6の工程を行うことで製造可能である。ただし、この場合には、第1配線溝TA内の配線材303の上面と側面との間の角部G3、G4だけでなく、第2配線溝TB内の配線材303の上面と側面との間の角部も丸められてしまう。これらの角部のうち、角部G3、G4だけを丸める処理は、例えば、図4の工程を行う前に、第2配線溝TBをレジスト膜で覆うことで実現可能である。よって、本実施形態では、第2配線溝TB内の配線材303の上面と側面との間の角部の曲率半径は、配線幅WBの1/10未満に設定することも、配線幅WBの1/10以上に設定することも可能である。第4実施形態の効果以上のように、本実施形態では、層間絶縁膜111内に、複数の第1配線溝TAと複数の第2配線溝TBとを交互に形成する。そして、第1配線溝TAの溝底の角部の曲率半径を配線幅WAの1/10以上に設定し、第2配線溝TBの溝底の角部の曲率半径を配線幅WBの1/10未満に設定する。さらには、第1配線の上面の角部の曲率半径を配線幅WAの1/10以上に設定し、第2配線の上面の角部の曲率半径を配線幅WBの1/10未満又は1/10以上に設定する。よって、本実施形態によれば、第4実施形態と同様、第1の抵抗率を有する複数の第1配線と、第2の抵抗率を有する複数の第2配線を、層間絶縁膜111内に交互に形成することが可能となる。また、本実施形態によれば、第3実施形態と同様、側壁転写加工が必要とされる配線幅FF:featuresizeの配線311を形成する場合に、抵抗率が低い配線第1配線311と、抵抗率が高い配線第2配線311を、一括で形成することが可能となる。以上、第1から第4実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。