"半導体基板上に電荷蓄積層として用いられる第1のシリコン膜を形成する工程と、前記第1のシリコン膜上に絶縁膜を形成する工程と、前記絶縁膜上に制御電極の一部として用いられる第2のシリコン膜を形成する工程と、前記第2のシリコン膜上に前記制御電極の一部として用いられるタングステン膜を形成する工程と、ゲート領域に前記タングステン膜と前記第2のシリコン膜と前記絶縁膜と前記第1のシリコン膜とが残るように、前記タングステン膜と前記第2のシリコン膜と前記絶縁膜と前記第1のシリコン膜とを貫通する開口部を形成する工程と、前記開口部を形成した後に、前記第1のシリコン膜及び前記第2のシリコン膜よりも前記タングステン膜がより多く窒化されるように、100Pa以上の圧力のプラズマ雰囲気下で窒化処理を行う工程と、窒化処理の後、前記開口部内に空洞が形成されるように前記開口部を覆うシリコン酸化膜を前記タングステン膜上に形成する工程と、を備えたことを特徴とする半導体装置の製造方法。半導体基板上にシリコン膜を形成する工程と、前記シリコン膜上にタングステン膜を形成する工程と、ゲート領域に前記タングステン膜と前記シリコン膜とが残るように、前記タングステン膜と前記シリコン膜とを貫通する開口部を形成する工程と、前記開口部を形成した後に、前記シリコン膜よりも前記タングステン膜がより多く窒化されるように窒化処理を行う工程と、窒化処理の後、少なくとも前記タングステン膜上にシリコン酸化膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記シリコン膜は、電荷蓄積層として用いられ、前記タングステン膜は制御電極として用いられることを特徴とする請求項2記載の半導体装置の製造方法。前記タングステン膜を形成する前に、前記シリコン膜上に絶縁膜を形成する工程と、前記タングステン膜を形成する前に、前記絶縁膜上に前記シリコン膜とは別のシリコン膜を形成する工程と、をさらに備え、前記開口部は、前記タングステン膜と前記別のシリコン膜と前記絶縁膜と前記シリコン膜とを貫通するように形成され、前記窒化処理の際、前記別のシリコン膜よりも前記タングステン膜がより多く窒化されるように窒化処理が行われ、前記タングステン膜と前記別のシリコン膜との積層膜は、制御電極として用いられることを特徴とする請求項2又は3記載の半導体装置の製造方法。前記窒化処理は、100Pa以上の圧力のプラズマ雰囲気下で行われることを特徴とする請求項2~4いずれか記載の半導体装置の製造方法。本発明の実施形態は、上述した問題点を克服し、従来、W膜で発生していたウィスカを抑制することが可能な半導体装置の製造方法を提供することを目的とする。実施形態の半導体装置の製造方法は、半導体基板上にシリコン膜を形成する工程と、前記シリコン膜上にタングステン膜を形成する工程と、ゲート領域に前記タングステン膜と前記シリコン膜とが残るように、前記タングステン膜と前記シリコン膜とを貫通する開口部を形成する工程と、前記開口部を形成した後に、前記シリコン膜よりも前記タングステン膜がより多く窒化されるように窒化処理を行う工程と、窒化処理の後、少なくとも前記タングステン膜上にシリコン酸化膜を形成する工程と、を備えた。第1の実施形態第1の実施形態では、半導体装置の一例として、不揮発性のNAND型フラッシュメモリ装置の製造方法について説明する。なお、以下に説明するW膜からのウィスカの発生を抑制した半導体装置の製造方法については、NAND型フラッシュメモリ装置に限らず、ゲート部分にシリコン膜とW膜を使用したその他の半導体記憶装置メモリ装置やメモリ装置以外の半導体装置についても有効である。第1の実施形態について、以下、図面を用いて説明する。第1の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図が図1に示されている。図1において、第1の実施形態における半導体装置の製造方法では、絶縁膜形成工程S102と、ポリシリコンSi膜形成工程S104と、絶縁膜形成工程S106と、ポリシリコン膜形成工程S108と、W膜形成工程S109と、開口部形成工程S110と、イオン注入工程S111と、選択酸化処理工程S112と、選択窒化処理工程S114と、アニール処理工程S117と、酸化シリコンSiO2膜形成工程S118といった一連の工程を実施する。第1の実施形態における半導体装置の製造方法の工程断面図が図2に示されている。図2では、図1の絶縁膜形成工程S102からポリシリコン膜形成工程S108までを示している。それ以降の工程は後述する。図2aにおいて、絶縁膜形成工程S102として、半導体基板200上に、絶縁膜210を例えば2~20nmの膜厚で形成する。絶縁膜210は、トンネル絶縁膜として機能する。形成方法は、例えば、酸素雰囲気中での加熱処理熱酸化処理により形成すると好適である。絶縁膜210として、例えば、酸化シリコンSiO2膜が用いられる。また、半導体基板200として、例えば、直径300ミリのシリコンウェハからなるp型シリコン基板が用いられる。図2bにおいて、ポリシリコン膜形成工程S104として、絶縁膜210上に、例えば、CVD法を用いて、ポリシリコン膜220を例えば50nmの膜厚で形成する。ポリシリコン膜220は、電荷蓄積層FG:フローティングゲートとして機能する。また、その後、ポリシリコン膜220上から半導体基板200の途中まで開口部を形成し、開口部を絶縁膜で埋め込むことで図2bの奥側に向かって素子分離を行う。図2cにおいて、絶縁膜形成工程S106として、ポリシリコン膜220上に、例えば、CVD法を用いて、絶縁膜230を例えば2~20nmの膜厚で形成する。絶縁膜230は、電極間絶縁膜として機能する。図2dにおいて、ポリシリコン膜形成工程S108として、絶縁膜230上に、例えば、CVD法を用いて、ポリシリコン膜240を例えば50nmの膜厚で形成する。ポリシリコン膜240は、制御電極GC:制御ゲートの一部として機能する。第1の実施形態における半導体装置の製造方法の工程断面図が図3に示されている。図3では、図1のW膜形成工程S109からイオン注入工程S111までを示している。それ以降の工程は後述する。図3aにおいて、W膜形成工程S109として、ポリシリコン膜240上に、例えば、CVD法を用いて、W膜250を例えば50nmの膜厚で形成する。W膜250は、制御電極GC:制御ゲートの残りの一部として機能する。すなわち、制御電極は、ポリシリコン膜240とW膜250とが積層されてなる積層構造を有する。ポリシリコン膜240とW膜250との積層膜は、メモリ装置におけるワード線として機能する。ここでは、制御電極として、ポリシリコン膜240とW膜250との積層膜を用いているが、これに限るものではない。制御電極として、ポリシリコン膜240を用いずに、W膜250単体を制御電極として用いても構わない。或いは、制御電極として、W膜250とその他の導電性の膜との積層膜としてもよい。図3bにおいて、開口部形成工程S110として、図示しないリソグラフィ工程とドライエッチング工程でゲート部分の両側に溝構造である開口部150をW膜250とポリシリコン膜240と絶縁膜230とポリシリコン膜220内に形成する。例えば、幅25nmの開口部150をピッチ50nmの間隔で形成する。その結果、ゲート部分と開口部150との幅寸法が共に25nmずつとなる1:1のゲートパターンを形成できる。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てW膜250の上にレジスト膜が形成された半導体基板200に対し、露出したW膜250とその下層に位置するポリシリコン膜240と絶縁膜230とポリシリコン膜220を異方性エッチング法により除去することで、半導体基板200の表面に対し、略垂直に開口部150を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部150を形成すればよい。言い換えれば、ゲート領域にW膜250とポリシリコン膜240と絶縁膜230とポリシリコン膜220とが残る存在するように、エッチングにより、W膜250とポリシリコン膜240と絶縁膜230とポリシリコン膜220とを貫通する開口部150を形成する。開口部150を介して並ぶW膜250とポリシリコン膜240と絶縁膜230とポリシリコン膜220との積層膜の1つずつがNAND型フラッシュメモリの各セルのゲート部分となる。次に、イオン注入工程S111として、n型不純物をイオン注入して、ゲート部分の両側の領域であって、p型の半導体基板200表面にn型半導体領域を形成する。かかるn型半導体領域は、ソースドレイン領域SDとして機能する。また、n型半導体領域に挟まれたp型半導体領域は、上部にゲート領域Gが形成されるチャネル領域として機能する。よって、開口部150の底面の絶縁膜210が露出した領域が、ソース部分或いはドレイン部分となる。ここでは、隣り合うセルの一方のソース部分と他方のドレイン部分とを共有した複数のセルが並ぶNANDストリング構造が形成される。第1の実施形態における半導体装置の製造方法の工程断面図が図4に示されている。図4では、図1の選択酸化処理工程S112からアニール処理工程S117までを示している。それ以降の工程は後述する。上述した開口部形成工程S110におけるエッチングによって、ポリシリコン膜240とポリシリコン膜220の露出した側面がダメージを受ける。そのため、かかるポリシリコン膜240とポリシリコン膜220の露出した側面のダメージを修復する。図4aにおいて、選択酸化処理工程S112として、W膜250には酸化膜をできるだけ形成せずに、選択的にポリシリコン膜240の側面にシリコン酸化膜242を、ポリシリコン膜220の側面にシリコン酸化膜222をそれぞれ形成する。水素H2ガスと酸素O2ガスを水素リッチで供給し、プラズマ雰囲気下でポリシリコン膜220,240の露出した表面側面をプラズマ酸化させる。その際、Siに対して酸素との結合エネルギーが小さいW膜250については、O2ガスによる酸化とH2ガスによる還元とを繰り返す。これにより、W膜250表面上面および側壁での酸化膜の形成を抑制できる。その結果、ポリシリコン膜220,240に対して選択的にシリコン酸化膜222,242を形成できる。ポリシリコン膜220,240に対してシリコン酸化膜222,242を形成することで、エッチングでのダメージを修復できる。また、W膜250表面上面および側壁での酸化膜の形成を抑制することで、後工程で熱処理を行なった場合のウィスカの発生を低減できる。図4bにおいて、選択窒化処理工程S114として、W膜250について窒化処理を行い、W膜250上面および側壁側面に窒化タングステンWN膜252を形成する。以下、選択窒化処理工程S114の条件について述べる。アンモニアガスや窒素ガス等の窒素を含む雰囲気内で、マイクロ波を使ってプラズマを発生することで窒素ラジカルないしは窒素イオンを発生させる。これにより、W膜250の上面および側壁側面を窒化させて窒化タングステン膜252を形成することができる。その際のマイクロ波強度を700~7000mW/cm2、チャンバ内の処理圧力を100~800Pa、基板温度を室温~800°Cとすると好適である。W膜250の窒化量は処理時間に依存する。また、0.1~2000mW/cm2の高周波RFバイアスを基板が配置されたステージに印加することにより窒素イオンを効果的に発生短時間プロセスさせることができる。そして、RF強度を調整することで側壁の窒化量を制御することができる。特に、W膜250について選択的に窒化処理を行うのでなければ処理圧力は、10~800Paで構わないが、以下に説明するように、第1の実施形態では、W膜250以外のSi膜やSiO2膜がより窒化されないように制御する。第1の実施形態における選択窒化処理の有効性を説明するための概念図が図5に示されている。図5において矢印Bで示す、隣り合うゲート部分における電荷蓄積層同士FG-FG間の比誘電率kを上げないためには、電荷蓄積層となるポリシリコン膜220の側面を窒化させないことが有効である。窒化により、比誘電率kがシリコン酸化膜SiO2膜より高いシリコン窒化膜SiN膜を電荷蓄積層同士FG-FG間に形成してしまうことになるからである。言い変えれば、シリコン窒化膜の形成をより抑制することが有効である。同様に、図5において矢印Aで示す、隣り合うゲート部分における制御電極と電荷蓄積層GC-FG間の誘電率kを上げないためには、制御電極の一部となるポリシリコン膜240の側面と、電荷蓄積層となるポリシリコン膜220の側面を窒化させないことが有効である。窒化により、誘電率kがシリコン酸化膜SiO2膜より高いシリコン窒化膜SiN膜を制御電極と電荷蓄積層GC-FG間に形成してしまうことになるからである。言い変えれば、シリコン窒化膜の形成をより抑制することが有効である。また、図5において矢印Cで示す、隣り合うゲート部分における電荷蓄積層同士とその間の絶縁膜210の表面にシリコン窒化膜が連続して形成されると、シリコン窒化膜が電荷トラップとなり、ゲート間の絶縁膜210の両側の電荷蓄積層同士を電気的に繋げてしまう。そのため、絶縁膜210の表面についてもシリコン窒化膜の形成をより抑制することが有効である。その他、絶縁膜230についてもより窒化させない方が配線間容量を上げないために有効である。そこで、第1の実施形態では、ポリシリコン膜220,240および絶縁膜210,230よりもW膜250がより多く窒化されるように窒化処理を行う。第1の実施形態における異なる下地膜をプラズマ雰囲気下で窒化処理した際の窒化量の処理圧力依存性を示すグラフが図6に示されている。図6では、異なる下地膜として、Si膜、SiO2膜、及びW膜の3種類を比較した結果を示している。縦軸に窒化量、横軸に処理圧力を示している。各処理圧力における処理時間は同一時間である。100Paよりも小さい圧力下で窒化処理を行った場合、図6に示すように、Si膜、SiO2膜、及びW膜の窒化量は同等である。これに対して、高圧化に伴い、W膜に比べて、Si膜、及びSiO2膜の窒化量を低減できる。特に、100Pa以上の圧力下で窒化処理を行った場合、図6に示すように、W膜に比べて、Si膜、及びSiO2膜の窒化量を低減できる。一方、W膜上の窒化量は処理圧力に依存せずほぼ一定である。このように、処理圧力を制御することで、Wの選択窒化を可能にできる。かかる処理により、ポリシリコン膜220,240および絶縁膜210,230の窒素量を3×1015at./cm2以下にできる。次に、アニール処理工程S117として、窒化処理が行われた後に、アニール処理を行う。例えば、800°C以上の温度でアニール処理加熱処理を行う。熱処理によって、加工ダメージの消失、及びドーパントの活性化等を図ることができる。第1の実施形態における半導体装置の製造方法の工程断面図が図7に示されている。図7では、図1のSiO2膜形成工程S118を示している。図7において、SiO2膜形成工程S118として、CVD法を用いて、少なくともW膜250上に酸化シリコンSiO2膜260を形成する。SiO2膜260は、配線間絶縁膜となる。ここでは、ゲート間言い換えれば、ワード線間の比誘電率kをより小さくすべく、SiO2膜260を形成する際、SiO2膜260で開口部150上を覆うことにより開口部150内に空洞エアギャップ270を形成する。形成方法は、CVD処理において埋め込み性を悪くすればよい。埋め込み性を悪いCVD処理を行うことにより、W膜250、ポリシリコン膜220,240および絶縁膜210,230の側壁には薄いSiO2膜260が形成され得るが、隣り合うゲート間にエアギャップ270を形成できる。その結果、セルのワード線間にエアギャップ270を形成できる。これにより、配線間容量を減らすことができる。なお、上述した選択窒化処理工程S114でのWの窒化は一般に体積増加を伴うため、開口部150入り口の間口を狭小化させることができる。その結果、SiO2膜260を成膜する際に、エアギャップ形成を容易にできる。以上の各工程の実施により、図7に示すような、配線間にエアギャップ構造を有するNAND型フラッシュメモリを形成できる。第1の実施形態における窒化処理の有無によるウィスカの発生状況の違いを説明するための図が図8に示されている。W膜の窒化処理を行わない場合、後の熱処理によって、図8aに示すように、W膜の表面からウィスカが発生する。従来、ウィスカは、800°C以上の熱処理において発生が確認されている。かかるウィスカは、例えば、W膜の表面に自然酸化膜を含むSiO2膜が存在する状態で、窒素N2雰囲気下で、900°Cの熱処理を数10s行った場合に、1μm以上に成長した。これに対して、第1の実施形態のように、W膜の窒化処理を行った場合、同様の条件下でも、図8bに示すように、ウィスカの発生が認められなかった。以上のように、開口部150を形成後、W膜250の表面に対して窒化処理を行うことで、窒化処理後のW膜の表面に自然酸化膜を含むSiO2膜が存在する状態でも、熱処理によるウィスカの発生を抑制できる。ここで、上述した例では、SiO2膜260を形成する前にアニール処理工程S117を行なっているが、これに限るものではない。SiO2膜260を形成した後にアニール処理工程を行なっても良い。上述したように、従来、自然酸化膜が形成されたW膜に高温の熱処理が行なわれた場合にも同様にウィスカが発生していた。これに対して、第1の実施形態のように、SiO2膜260を形成する前にアニール処理工程をおこなった場合には、W膜250の表面に自然酸化膜や選択酸化処理による酸化膜が存在し得る。かかる場合でも、第1の実施形態における窒化処理によってこれらの酸化膜をWN膜252に置換でき、アニール処理をおこなってもウィスカの発生を抑制できる。一方、SiO2膜260を形成した後にアニール処理工程をおこなった場合には、W膜250WN膜252の表面にSiO2膜260が存在する。かかる場合でも、第1の実施形態における窒化処理によってウィスカの発生を抑制できる。ここで、上述した例では、エアギャップ270を形成して、より配線間の低誘電率を図っているが、W膜250のウィスカの発生を抑制するという観点からは、エアギャップ270を形成せずにゲート間の開口部150内をSiO2膜260で埋め込んでも構わない。また、上述した例では、選択窒化処理工程S114の前に選択酸化処理工程S112を行ったが、これに限るものではない。選択酸化処理工程S112を行わずとも、後のアニール処理工程S117で十分エッチングダメージを修復できるようであれば選択酸化処理を省略することもできる。このとき窒化処理前に、特に大気中の酸素等の影響によって、W膜250表面上面および側壁が薄く酸化された場合でも、Wとの結合エネルギーが小さい酸素は、窒化処理によって、Wとの結合エネルギーが大きい窒素に置き換わる。よって、W膜250表面の自然酸化膜WOx膜が、窒化膜WN膜に変換される。以上のように、第1の実施形態では、W膜の窒化処理を行うことで、ウィスカの発生を抑制できる。そのため、隣り合うゲート部分の制御電極間のショートを防止できる。よって、ショートによる正常動作ができないといった問題を克服できる。また、第1の実施形態では、トンネル絶縁膜、電荷蓄積層、電極間絶縁膜、及びSiを用いた制御電極の一部について、窒化膜の形成を抑制できるので、配線間容量の上昇を防ぐことができる。さらに、電荷トラップの形成も防止できる。第2の実施形態第1の実施形態では、開口部形成工程S110及びイオン注入工程S111後の選択窒化処理工程S114の前に、酸化処理を行なう場合について説明したが、各工程の順序は、これに限るものではない。第2の実施形態では、選択窒化処理工程S114後に酸化処理を行なう場合を説明する。第2の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図が図9に示されている。図9において、第2の実施形態における半導体装置の製造方法では、選択酸化処理工程S112の代わりに、選択窒化処理工程S114とSiO2膜形成工程S118との間に、酸化処理工程S116を追加した点以外は、図1と同様である。また、以下、特に説明する点以外の内容は、第1の実施形態と同様である。絶縁膜形成工程S102からイオン注入工程S111までの各工程の内容は、第1の実施形態と同様である。第2の実施形態における半導体装置の製造方法の工程断面図が図10に示されている。図10では、図9の選択窒化処理工程S114を示している。図10において、選択窒化処理工程S114として、開口部150を形成し、ソースドレイン領域へのイオン注入を行った図3bの状態から、W膜250について窒化処理を行い、W膜250上面および側壁側面に窒化タングステンWN膜252を形成する。第2の実施形態においても、第1の実施形態と同様、ポリシリコン膜220,240および絶縁膜210,230よりもW膜250がより多く窒化されるように窒化処理を行う。窒化処理の内容は第1の実施形態と同様である。WN膜252を形成しておくことで、ウィスカの発生を抑制できる。酸化処理工程S116として、ポリシリコン膜240の側面にシリコン酸化膜242を、ポリシリコン膜220の側面にシリコン酸化膜222をそれぞれ形成する。酸素O2ガスを供給し、プラズマ雰囲気下でポリシリコン膜220,240の露出した表面側面をプラズマ酸化させる。ポリシリコン膜220,240に対してシリコン酸化膜222,242を形成することで、開口部150形成でのエッチングで受けたダメージを修復できる。ここで、W膜250表面上面および側面は、先の選択窒化処理工程S114でWN膜252が形成されている。Wに対して、窒素は酸素よりも結合エネルギーが大きいため、WN膜252はWOxに置換されにくい。よって、選択窒化処理工程S114後の酸化処理では、還元用の水素ガスの供給を不要にできる。言い換えれば、選択酸化処理でなく、通常の酸化処理にできる。その結果、トンネル絶縁膜となる絶縁膜210にとって好ましくない水素を不要にできる。以上のように酸化処理工程S116を行うことで、図4bで示した状態にできる。以降の工程は第1の実施形態と同様である。なお、酸化処理工程S116の代わりに、第1の実施形態で示した選択酸化処理を行っても構わないことは言うまでもない。以上のように、第2の実施形態では、W膜の窒化処理後に酸化処理を行うことで、ウィスカの発生を抑制しつつ、さらに、SiとWを選択させるような特殊な酸化処理ではなく、通常の酸化処理によって、Siのダメージ修復を図ることができる。以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。"