電子メモリであり、第1チップイネーブル入力パッドと、前記第1チップイネーブル入力パッドとは離間された第2チップイネーブル入力パッドと、前記第1チップイネーブル入力パッドと前記第2チップイネーブル入力パッドとに結合された回路とを備え、前記第2チップイネーブル入力パッドが外部接続されていない場合、前記回路は、外部ソースにより前記第1チップイネーブル入力パッドに対してアサートされた入力電圧レベルに基づき、前記電子メモリへのアクセスがイネーブルされたか否か判断する、電子メモリ。前記第1チップイネーブル入力パッドが外部接続されていない場合、前記回路は、前記外部ソースにより前記第2チップイネーブル入力パッドに対してアサートされた前記入力電圧レベルに基づき、前記電子メモリへのアクセスがイネーブルされたか否かさらに判断する、請求項1に記載の電子メモリ。前記第1チップイネーブル入力パッドと前記第2チップイネーブル入力パッドとの間に配置される少なくとも1つの追加の外部接続パッドをさらに備える、請求項1または2に記載の電子メモリ。複数の他の外部接続パッドをさらに備え、前記第1チップイネーブル入力パッド、前記第2チップイネーブル入力パッド、前記少なくとも1つの追加の外部接続パッド、および前記複数の他の外部接続パッドは、OpenNANDFlashInterfaceONFIワーキンググループの規格に準拠して配置される、請求項3に記載の電子メモリ。前記回路は、前記電子メモリの動作準備が出来る前にクリアされ、前記電子メモリの動作準備が出来た後に前記第1チップイネーブル入力パッドが外部ソースにより予め定められたロジックレベルまでドライブされた場合にセットされる第1ラッチと、前記第1ラッチがクリアである場合に、前記予め定められたロジックレベルの逆側に前記第1チップイネーブル入力パッドを維持する第1の弱いドライバと、前記電子メモリの動作準備が出来る前にクリアされ、前記電子メモリの動作準備が出来た後に前記第2チップイネーブル入力パッドが前記外部ソースにより前記予め定められたロジックレベルまでドライブされた場合にセットされる第2ラッチと、前記第2ラッチがクリアである場合に、前記予め定められたロジックレベルの前記逆側に前記第2チップイネーブル入力パッドを維持する第2の弱いドライバと、一方の入力パッドが前記予め定められたロジックレベルの前記逆側にあり、他方の入力パッドがアクティブ状態である場合にだけ、前記電子メモリへのアクセスをイネーブルするロジックとを有する、請求項1から4のいずれか1項に記載の電子メモリ。前記電子メモリの動作準備が出来る前に前記第1チップイネーブル入力パッドをアクティブ状態に維持する第1の追加のドライバと、前記電子メモリの動作準備が出来る前に前記第2チップイネーブル入力パッドをアクティブ状態に維持する第2の追加のドライバとをさらに備え、前記第1チップイネーブル入力パッドおよび前記第2チップイネーブル入力パッドはアクティブロー入力であり、前記予め定められたロジックレベルはインアクティブ状態であり、前記ロジックは、前記第1チップイネーブル入力パッドおよび前記第2チップイネーブル入力パッドのOR関数を含む、請求項5に記載の電子メモリ。電子メモリデバイスであり、第1チップイネーブルピンと第2チップイネーブルピンとを有する外部ピンと、第1チップイネーブル接続点と第2チップイネーブル接続点とを有するダイ接続点と、前記第1チップイネーブルピンを前記第1チップイネーブル接続点へ接続し、前記第2チップイネーブルピンを前記第2チップイネーブル接続点へ接続する配線装置と、第1電子メモリダイとを備え、前記第1電子メモリダイは、前記第1チップイネーブル接続点に電気的に接続された第1チップイネーブル入力パッドと、前記第1チップイネーブル入力パッドとは離間され、外部ピンに接続されない第2チップイネーブル入力パッドと、前記第1チップイネーブル入力パッドと前記第2チップイネーブル入力パッドとに結合された回路とを有し、前記回路は、前記第1チップイネーブルピンに対してアサートされた入力電圧レベルに基づき、前記第1電子メモリダイへのアクセスがイネーブルされたか否か判断する、電子メモリデバイス。第2電子メモリダイをさらに備え、前記第2電子メモリダイは、外部ピンに接続されない対応する第1チップイネーブル入力パッドと、前記対応する第1チップイネーブル入力パッドとは離間され、前記第2チップイネーブル接続点に電気的に接続された対応する第2チップイネーブル入力パッドと、前記対応する第1チップイネーブル入力パッドと前記対応する第2チップイネーブル入力パッドとに結合された回路とを有し、前記回路は、前記第2チップイネーブルピンに対してアサートされた入力電圧レベルに基づき、前記第2電子メモリダイへのアクセスがイネーブルされたか否か判断する、請求項7に記載の電子メモリデバイス。前記第1チップイネーブル接続点と前記第2チップイネーブル接続点との間に配置される少なくとも1つのダイ接続点であり、前記第1チップイネーブル入力パッドと前記第2チップイネーブル入力パッドとの間に配置される前記電子メモリダイ上の少なくとも1つのパッドに電気的に接続された前記少なくとも1つのダイ接続点をさらに備える、請求項7または8に記載の電子メモリデバイス。それぞれ対応する第1チップイネーブル入力パッドおよび第2チップイネーブル入力パッドを有する第2電子メモリダイ、第3電子メモリダイ、および第4電子メモリダイと、前記第3電子メモリダイの前記第2チップイネーブル入力パッドに電気的に接続され、前記第3電子メモリダイへのアクセスがイネーブルされているか否か判断する第3チップイネーブルピンと、前記第4電子メモリダイの前記第2チップイネーブル入力パッドに電気的に接続され、前記第4電子メモリダイへのアクセスがイネーブルされているか否か判断する第4チップイネーブルピンと、他のボンディングワイヤにより、前記第1電子メモリ、前記第2電子メモリ、前記第3電子メモリ、および前記第4電子メモリの他方のパッドに電気的に接続された他のピンとをさらに備え、前記第2チップイネーブルピンは、前記第2電子メモリダイの前記第1チップイネーブル入力パッドに電気的に接続され、前記第2電子メモリダイへのアクセスがイネーブルされているか判断し、前記第2電子メモリダイの前記第2チップイネーブル入力パッド、並びに、前記第3電子メモリダイおよび前記第4電子メモリダイの前記第1チップイネーブル入力パッドは外部ピンに接続されておらず、前記第1チップイネーブルピンと前記第2チップイネーブルピンとは隣り合い、前記第3チップイネーブルピンと前記第4チップイネーブルピンとは隣り合い、前記第1チップイネーブルピンおよび前記第2チップイネーブルピンは少なくとも前記他のピンにより前記第3チップイネーブルピンおよび前記第4チップイネーブルピンと離されている、請求項7から9のいずれか1項に記載の電子メモリデバイス。前記配線装置により前記第3チップイネーブルピンに接続された第3チップイネーブル接続点と、前記配線装置により前記第4チップイネーブルピンに接続された第4チップイネーブル接続点と、前記配線装置により前記他のピンに接続された他の接続点とをさらに備え、前記配線装置は1つの配線層を有し、前記接続点はそれぞれ、交差しないボンディングワイヤを用いて前記パッドのうち対応するパッドに接続される、請求項10に記載の電子メモリデバイス。前記外部ピンはOpenNANDFlashInterfaceONFIワーキンググループの規格に準拠して配置される、請求項7から11のいずれか1項に記載の電子メモリデバイス。前記電子メモリダイの前記回路は、前記電子メモリデバイスの動作準備が出来る前にクリアされ、前記電子メモリデバイスの動作準備が出来た後に前記第1チップイネーブル入力パッドが外部ソースにより予め定められたロジックレベルまでドライブされた場合にセットされる第1ラッチと、前記第1ラッチがクリアである場合に、前記予め定められたロジックレベルの逆側に前記第1チップイネーブル入力パッドを維持する第1の弱いドライバと、前記電子メモリデバイスの動作準備が出来る前にクリアされ、前記電子メモリデバイスの動作準備が出来た後に前記第2チップイネーブル入力パッドが前記外部ソースにより前記予め定められたロジックレベルまでドライブされた場合にセットされる第2ラッチと、前記第2ラッチがクリアである場合に、前記予め定められたロジックレベルの前記逆側に前記第2チップイネーブル入力パッドを維持する第2の弱いドライバと、一方の入力パッドが前記予め定められたロジックレベルの前記逆側にあり、他方の入力パッドがアクティブ状態である場合にだけ、前記第1電子メモリダイへのアクセスをイネーブルするロジックとを含む、請求項7から12のいずれか1項に記載の電子メモリデバイス。システムであり、第1電子メモリダイおよび第2電子メモリダイと、前記第1電子メモリダイおよび前記第2電子メモリダイからの読み取り、並びに、前記第1電子メモリダイおよび前記第2電子メモリダイへの書き込みが可能なプロセッサと、前記プロセッサに結合されたデコード回路とを備え、前記第1電子メモリダイおよび前記第2電子メモリダイはそれぞれ、第1チップイネーブル入力パッドと、前記第1チップイネーブル入力パッドとは離間された第2チップイネーブル入力パッドと、前記第1チップイネーブル入力パッドと前記第2チップイネーブル入力パッドとに結合された回路とを有し、前記デコード回路は、前記第1電子メモリダイの前記第1チップイネーブル入力パッドに結合された第1チップイネーブル出力と、前記第2電子メモリダイの前記第2チップイネーブル入力パッドに結合された第2チップイネーブル出力とを有し、前記第1電子メモリダイの前記回路は、前記デコード回路の前記第1チップイネーブル出力に基づき、前記第1電子メモリダイへのアクセスがイネーブルされているか否か判断し、前記第2電子メモリダイの前記回路は、前記デコード回路の前記第2チップイネーブル出力に基づき、前記第2電子メモリダイへのアクセスがイネーブルされているか否か判断する、システム。前記プロセッサおよびプロセッサパッケージを有するプロセッサデバイスと、メモリデバイスとをさらに備え、前記メモリデバイスは、前記第1電子メモリダイおよび前記第2電子メモリダイと、第1チップイネーブルピン、第2チップイネーブルピン、および他のピンと、第1チップイネーブル接続点、第2チップイネーブル接続点、および、前記第1チップイネーブル接続点と前記第2チップイネーブル接続点との間に配置される他の接続点と、前記第1チップイネーブルピンを前記第1チップイネーブル接続点に接続し、前記第2チップイネーブルピンを前記第2チップイネーブル接続点に接続し、前記他のピンを前記他の接続点に接続する配線装置と前記第1チップイネーブル接続点を前記第1電子メモリダイの前記第1チップイネーブル入力パッドに接続する第1ボンディングワイヤ、前記第2チップイネーブル接続点を前記第2電子メモリダイの前記第2チップイネーブル入力パッドに接続する第2ボンディングワイヤ、および、前記他の接続点を前記第1電子メモリダイおよび前記第2電子メモリダイの他方のパッドに接続する他のボンディングワイヤとを有する、請求項14に記載のシステム。前記第1電子メモリダイの前記第2チップイネーブル入力パッドは、前記第1電子メモリダイの外部に接続されておらず、前記第2電子メモリダイの前記第1チップイネーブル入力パッドは、前記第2電子メモリダイの外部に接続されておらず、前記第1電子メモリダイおよび前記第2電子メモリダイの前記回路はそれぞれ、対応する前記電子メモリダイの動作準備が出来る前にクリアされ、前記対応する電子メモリダイの動作準備が出来た後に前記第1チップイネーブル入力パッドが前記デコード回路により予め定められたロジックレベルまでドライブされた場合にセットされる第1ラッチと、前記第1ラッチがクリアである場合に、前記予め定められたロジックレベルの逆側に前記第1チップイネーブル入力パッドを維持する第1の弱いドライバと、前記対応する電子メモリダイの動作準備が出来る前にクリアされ、前記対応する電子メモリダイの動作準備が出来た後に前記第2チップイネーブル入力パッドが前記デコード回路により前記予め定められたロジックレベルまでドライブされた場合にセットされる第2ラッチと、前記第2ラッチがクリアである場合に、前記予め定められたロジックレベルの前記逆側に前記第2チップイネーブル入力パッドを維持する第2の弱いドライバと、一方のチップイネーブル入力パッドが前記予め定められたロジックレベルの前記逆側にあり、他方のチップイネーブル入力パッドがアクティブ状態である場合にだけ、前記対応する電子メモリダイへのアクセスをイネーブルするロジックとを有する、請求項14または15に記載のシステム。前記プロセッサに結合された外部通信チャネルをさらに備え、前記プロセッサは前記外部通信チャネルを介して書き込みコマンドおよび書き込みデータを受信し、前記第1電子メモリダイまたは前記第2電子メモリダイに前記書き込みデータを格納し、前記プロセッサは前記外部通信チャネルから読み取りコマンドを受信し、前記第1電子メモリダイまたは前記第2電子メモリダイから読み取りデータを読み取り、前記読み取りデータを前記外部通信チャネルを介して送信する、請求項14から16のいずれか1項に記載のシステム。前記外部通信チャネルは、UniversalSerialBusUSB、SerialAdvancedTechnologyAttachmentSATA、SmallComputerSystemInterconnectSCSI、FibreChannel、ParallelAdvancedTechnologyAttachmentPATA、IntegratedDriveElectronicsIDE、Ethernet登録商標、IEEE-1394、SecureDigitalCardSDCardインタフェース、コンパクトフラッシュ登録商標インタフェース、MemoryStickインタフェース、PeripheralComponentInterconnectPCI、および、PCIExpressから成る群より選択されるプロトコルのバージョンを利用する、請求項17に記載のシステム。無線周波数通信を利用する、前記プロセッサに結合された外部通信チャネルをさらに備え、前記システムはポータブルコンピューティングプラットフォームである、請求項14から16のいずれか1項に記載のシステム。集積回路のための入力回路であり、第1入力パッドと、前記集積回路の動作準備が出来る前にクリアされ、前記集積回路の動作準備が出来た後に前記第1入力パッドが外部ソースにより予め定められたロジックレベルまでドライブされた場合にセットされる第1ラッチと、前記第1ラッチがクリアである場合に、前記予め定められたロジックレベルの逆側に前記第1入力パッドを維持する第1弱ドライバと、を備える入力回路。前記集積回路の動作準備が出来る前に前記予め定められたロジックレベルの前記逆側に前記第1入力パッドを維持する第1ドライバをさらに備え、前記第1入力パッドはアクティブロー入力であり、前記予め定められたロジックレベルはアクティブ状態である、請求項20に記載の入力回路。第2入力パッドと、前記集積回路の動作準備が出来る前にクリアされ、前記集積回路の動作準備が出来た後に前記第2入力パッドが前記外部ソースにより前記予め定められたロジックレベルまでドライブされた場合にセットされる第2ラッチと、前記第2ラッチがクリアである場合に、前記予め定められたロジックレベルの前記逆側に前記第2入力パッドを維持する第2の弱いドライバと一方の入力パッドが前記予め定められたロジックレベルの前記逆側にあり、他方の入力パッドがアクティブ状態である場合にだけ、内部出力をアクティブ状態にドライブするロジックとをさらに備える、請求項20または21に記載の入力回路。前記第1入力パッドおよび前記第2入力パッドはアクティブロー入力であり、前記予め定められたロジックレベルはインアクティブ状態であり、前記ロジックは、前記第1入力パッドおよび前記第2入力パッドのOR関数を有する、請求項22に記載の入力回路。いくつかのデバイスは特定のチップイネーブル入力リードから別個のリードボンディングエリアへのパッケージ内のジャンパーワイヤを含み得る。そしてボンディングワイヤを用いて、当該別個のリードボンディングエリアがメモリダイのチップイネーブルパッドに接続され得る。そのようなパッケージ内のジャンパーは、組み立ての複雑さ、時間、および/またはコストを増大させ、製造利得を低下させ得、メモリダイのために利用可能なパッケージ内の空き容量を減少させ得る。以下の詳細な説明において、関連する教示を深く理解いただけるよう様々な特定的な詳細が例示として示される。しかし、本願の教示がそのような詳細を用いずとも実施され得ることを当業者は理解されよう。他の例においては、本願の概念の態様を不必要に曖昧にすることを避けるべく周知の方法、手順、および部材が、詳細を示さず比較的上位の概念を用いて説明される。特許請求される主題の様々な実施形態の説明において多くの限定的な用語および文言が用いられる。これらの限定的な用語および文言は、本明細書において異なる定義が示されない限り、一般的に同意済みの意味を当業者へ伝えるべく用いられている。添付の図面に示され以下に説明される例を詳細に参照する。図1Aは、電子メモリデバイス100の実施形態を示す図である。電子メモリデバイス100は、セルフディセーブルチップイネーブル入力を含む電子メモリダイ110および電子メモリダイ120の2つのメモリを含む。メモリデバイス100は外部接続140を含むパッケージ101を含む。外部接続140は、スルーホールピン、Jリード、ガルウィングリード、半田ボール、ランドパターン、または他の電気接続を含み得、本開示および添付の請求項においてピンと呼ばれ得る。デバイス100は、単層または複層のプリント基板、単層リードフレーム、または、デバイスのピンと、メモリダイへの接続に用いられ得るダイ接続点との間の他の電気接続などの配線装置150を組み込み得る。チップイネーブルピンCEN1141、CEN2142、およびCEN1141とCEN2142との間に物理的に位置し得る他のピン143など様々な外部ピン140が含まれ得る。配線装置150は、CEN1141をCEN1ダイ接続151へ接続し得、CEN2142をCEN2ダイ接続152へ接続し得、他のピン143を他のダイ接続153へ接続し得る。他のダイ接続153は、CEN1ダイ接続151とCEN2ダイ接続152との間に位置し得る。このことは、ピンからダイ接続への配線が交差することを許容しない単層の配線装置150に起因し得る。パッケージ100は、第1メモリダイ110および第2メモリダイ120など複数のメモリダイに対応するよう設計され得る。他の実施形態は単一のメモリダイに対応し得、他の実施形態は3以上のメモリダイに対応し得、いくつかの実施形態は4つのダイに対応し得、他の実施形態は8つのダイに対応し得る。しかし他の実施形態はいかなる数のダイにも対応し得る。第1メモリダイ110は、CEN1イネーブル入力パッド111、CEN2入力パッド112、および、CEN1111とCEN2112との間に位置する他の入力パッド113を含み得る。第2メモリダイ120は、自身のCEN1入力パッド121、CEN2入力パッド122、および、CEN1121とCEN2122との間に位置する他の入力パッド123を含み得る。他のダイ接続153は、示されるようにデイジーチェーン接続されたボンディングワイヤを用いて、第1メモリチップ110の他のパッド113、および第2メモリチップ120の他のパッド123に接続され得る。CEN1ダイ接続151は、ボンディングワイヤ161を用いて、第1メモリダイ110のCEN1入力パッド111に接続され得、CEN2ダイ接続152は、ボンディングワイヤ162を用いて、第2メモリダイ120のCEN2入力パッド122に接続され得る。示される配置は、メモリデバイス100の不適切な動作を引き起こすボンディングワイヤ同士の接触に繋がり得るボンディングワイヤの交差を避けるようにしている。第2メモリダイ120は、フラッシュメモリアレイであり得る、または他の何らかのタイプの電子記憶素子を利用し得るメモリアレイ130を含む追加の回路を含み得る。メモリ制御回路131もメモリアレイ130の動作を制御するべく含まれ得る。内部チップイネーブルライン129を用いてメモリ制御回路131がイネーブルされ得、メモリアレイ130へのアクセスが可能とされ得る。接続されたCEN入力パッドの値が内部チップイネーブルライン129へ伝搬され、ノイズまたは他の意図されない電圧レベルに対する何らかのスプリアスの反応を避けるべく未接続のCEN入力パッドがマスクされるよう、内部チップイネーブルライン129は、CEN1入力パッド121またはCEN2入力パッド122に対してアサートされる電圧レベルに基づき得る。図1Aに示される実施形態において、CEN1121およびCEN1122は、プルアップ抵抗125、124をそれぞれ含むアクティブロー入力であり得る。プルアップ抵抗124、125は、外部ドライバが依然として入力をロー値へドライブ出来るように十分に大きいサイズであり得、かつ、およそ700キロオームkΩのプルアップ抵抗など、ノイズが存在している状態でも入力が確実に高く維持されるように十分に小さいサイズであり得る。しかし他の実施形態においては、より大きい、またはより小さいプルアップ抵抗値が用いられ得る。他の実施形態においては、抵抗のプルアップの代わりに、電界効果トランジスタFET、または他の能動素子が用いられ得る。入力バッファ127はCEN1入力パッド121をバッファリングし得、入力バッファ126はCEN2入力パッド122をバッファリングし得る。そして2つの入力バッファ126、127の出力は、内部チップイネーブルラインIntCEN129を生成すべくANDゲート128へ供給され得る。個々の入力パッドを別々の入力バッファへ接続することにより、CEN1121およびCEN2122のキャパシタンスが互いに離間され得る。このことは、それら2つの入力パッドが直接的に電気的に接続されないよう、かつ、一方の入力パッドで測定され得るキャパシタンスが他方の入力パッドのキャパシタンスの影響を受けないよう当該2つの入力パッドを離間すると言い得る。離間された入力パッドは、両方の入力が論理的に作用し得るよう共通の論理回路へ依然として供給し得る。いくつかの実施形態においては、単に2つの入力パッドが電気的に接続され、1つのバッファを用いて内部チップイネーブルラインがドライブされ得るが、そのような回路を用いることにより、メモリデバイス100のCEN2入力ピン142の入力キャパシタンスがより大きくなる。第1メモリダイ110上の回路の他の詳細については示されていないが、多くの実施形態においては、上述したように第1メモリダイ110は、第2メモリダイ120に関して示されるものと同様の、または同一の回路を有し得る。図1Aは1以上の実施形態に係るセルフディセーブルチップイネーブル入力を実装可能な回路の一例を示すが、セルフディセーブルチップイネーブル入力を実装可能な他の様々な回路が実現され得、特許請求される主題の範囲はこの点に関し限定されない。図1Bは図1Aの選択された波形のタイミング図である190である。CEN1波形191およびCEN2波形192はそれぞれ、第2メモリダイ120のCEN1入力パッド121およびCEN2入力パッド122における電圧レベルであり得る。IntCEN波形199は、ANDゲート128によりドライブされた、第2メモリダイ120の内部チップイネーブルラインinternalchipenableline129における電圧レベルであり得る。CEN1はプルアップ抵抗125によりハイに維持され、CEN2は外部ソースによってドライブされるので、CEN2が195でローになるまでCEN1およびCEN2の両方はインアクティブハイ状態である。CEN1がハイであるので、CEN2波形192がANDゲート128を伝搬し、197においてIntCEN波形199をローへドライブし、第2メモリダイ120へのアクセスをイネーブルする。図2Aは、セルフディセーブルチップイネーブル入力の代替的な実施形態の回路図である。単一のメモリダイ210の回路が示されている。メモリダイ210は、図4Aに示されるような複数のメモリダイをサポートするメモリデバイスにとって有用であり得る。チップイネーブルCENA211入力パッドおよびチップイネーブルCENB212入力パッドはセルフディセーブルし得る。CENA211またはCENB212が外部ドライバ接続がなくフロート状態のままである場合、CENA211またはCENB212はインアクティブ状態へプルアップされる。メモリダイ210は、入力バッファ221に接続されたCENA入力パッド211、および、入力バッファ231に接続されたCENB212を有し得る。CENA入力パッド211は、示されるようにボンディングワイヤにより外部ドライバに接続され得、または未接続であり得、並びに、CENB入力パッド212は、示されるように未接続であり得、または外部ドライバに接続され得る。Vcc入力パッド213およびVss入力パッド214などの他の入力、および/または他の入力パッドが、業界規格に対応すべく、または他の理由によりCENA211とCENB212との間でメモリダイ210上に配置され得る。メモリダイ210は入力電圧が有効であることを示すPowerGoodPwrGdライン201、入力バッファが動作している、または内部構成が完了したなど当該メモリダイの動作の準備が出来ていることを示す他の何らかの情報など当該メモリダイの動作の準備が出来ていることを示す情報を生成し得る。PwrGd201が低く、メモリデバイス210の動作の準備がまだ出来ていないことを示す場合、交差して結合されたNANDゲート222、223、および232、233により実装される2つのS-Rフリップフロップはクリアされ得る。S-Rフリップフロップの代わりに何らかのタイプのメモリ素子が用いられ得、それらメモリデバイスのタイプとしてはDフリップフロップ、Dラッチ、J-Kフリップフロップ、J-Kラッチ、レジスタ、メモリセル、または電荷蓄積デバイスなどが含まれ、またこれらに限定されず、当該メモリデバイスは、本開示および添付の請求項においてラッチと呼ばれ得る。例においては、ラッチのクリアされた状態、およびセットされた状態を表すのにラッチの特定のロジック状態を用い得るが、これは便宜上のものであり、実施形態によっては、いずれかのロジック状態がクリアされた状態として用いられ得、反対のロジック状態がセットされた状態として用いられ得ることが当業者には明らかであろう。ラッチの状態の反対の出力とも考えられ得るNANDゲート223の出力は、インバータ224をドライブし得、インバータ224の出力は、pチャネルFETp-FET225のゲートに接続され得る。p-FET225のソースはプルアップ抵抗226に接続され得、p-FET225のドレインはCENA入力パッド211に接続され得る。NANDゲート223の出力がハイであり、ラッチがクリアであることを示す限り、プルアップ抵抗226はCENA入力パッド211に接続されている。CENB入力パッド212の同様の配置においては、インバータ234、p-FET235、およびプルアップ抵抗236が用いられる。CENA211がアクティブ状態に遷移した後のプルアップ抵抗226との接続の切断にp-FET225を用いることにより、CEN入力がアクティブ状態である場合にプルアップ抵抗226内で直流DC電力を浪費する図1Aの回路と比較し、より小さな直流DC電力がプルアップ抵抗226により用いられ得る。CENA入力パッド211がアクティブ状態となった後にプルアップ抵抗226を切ることにより、追加の電流が、バッファ211の電圧入力スイッチング閾値または速度など入力バッファ221のスイッチングパラメータに影響する可能性が低くなる。プルアップ抵抗226、236は、およそ50kΩの値を有し得る。しかし実際の抵抗値は重要でなくてよいので、他の実施形態においては、より大きな、またはより小さなプルアップ抵抗値が用いられ得る。他の実施形態においては、FETまたは他の能動素子がプルアップ抵抗器の代わりに用いられ得る。バッファ221およびバッファ231の出力は、ANDゲート240の入力に接続され得、ANDゲート240の出力は内部チップイネーブルライン241であり得る。内部チップイネーブルライン241を用いて、メモリダイ210上のメモリ制御回路との通信が行われ得、メモリダイ210上のメモリアレイへのアクセスが可能となり得る。いくつかの実施形態において、内部チップイネーブルライン241がインアクティブハイ状態である場合にメモリダイ210が低電力状態にあるように、内部チップイネーブルライン241を用いて、メモリダイ210の電源スタンバイ状態を制御し得る。図2Aは、1以上の実施形態に係るセルフディセーブルチップイネーブル入力を実装可能な回路の一例を示すが、セルフディセーブルチップイネーブル入力を実装可能な様々な他の回路が実現され得、特許請求される主題の範囲はこの点に関し限定されない。図2Bは、図2Aの選択された波形のタイミング図である290である。PwrGd波形291はローから開始し、メモリダイ210がまだ動作の準備が出来ていないことを示す。インバータ224の出力である波形293がローであり、インバータ234の出力である波形295がローであるように、PwrGDのロー値によりインバータを流れるラッチがクリアされる。CENB入力パッド212は未接続であるので、234のローである出力によりp-FET235が入れられ、プルアップ抵抗236がCENB入力パッド212に接続され、CENB波形294がハイである状態へドライブされる。CENA入力パッド211の波形292もプルアップ抵抗226に接続するp-FET225により高くプルアップされるが、その期間、外部ソースによってもハイにドライブされる。287において、CENA入力パッド211に接続される外部ソースは、波形292をアクティブロー状態へドライブし得、プルアップ抵抗226を克服するovercoming。プルアップ抵抗226からの加えられた電流は、波形292の立ち下り時間を遅れさせ得る。これによりラッチ222、223がセットされ、288において224の出力の波形293をインアクティブハイ状態とし、p-FET225が切られプルアップ抵抗226を切断する。プルアップ抵抗をディセーブルすることにより外部ドライバが受ける電流が低下させられ得、CENA入力パッド211がローへドライブされ得、CENAがアクティブ状態である時間の残り、および、CENA入力パッド211がローである続く時間の全体においてDC電流路を取り除くことにより図1Aの実施形態と比較し電力が低下させられ得る。289においてANDゲート240は波形292を伝播させ、波形296に示されるように内部チップイネーブルライン241をイネーブルする。続く時間297においてCENA入力パッド211がアクティブ状態に再びドライブされる場合、プルアップ抵抗226はもはや接続されておらず、波形292の立ち下がり時間はより速くなり得る。図3Aは、セルフディセーブルチップイネーブル入力の他の実施形態の回路図である。単一のメモリダイ310の回路が示されている。メモリダイ310は、図4Aに示されるような複数のメモリダイをサポートするメモリデバイスにとって有用であり得る。CEN01311入力パッドおよびCEN23312入力パッドはセルフディセーブルし得る。CEN01311またはCEN23312が外部ドライバ接続がなくフロート状態のままである場合、CEN01311またはCEN23312はプルダウンされる。多くのメモリデバイスの電力アップの順序は、最初の出力上昇の間、チップイネーブル入力が高く維持されるよう規定されているので、その間、セルフディセーブル入力パッド311、312はフロート状態のままであるか否か検出し得る。図3Aに示される実施形態のセルフディセーブル入力の動作は、単純に以下のように説明され得る。a入力がハイにならない場合、弱いプルダウン抵抗が入力を低く維持し、b入力がハイになる場合、弱いプルダウン抵抗は切られる。メモリダイ310は、入力バッファ321に接続されたCEN01入力パッド311、および、入力バッファ331に接続されたCEN23312を有し得る。CEN01入力パッド311は、示されるようにボンディングワイヤにより外部ドライバに接続され得、または未接続であり得、CEN23入力パッド312は、示されるように未接続であり得、または外部ドライバに接続され得る。Vcc入力パッド313およびVss入力パッド314、および/または他のパッドなどの他の入力が、業界規格に対応すべく、または他の理由により、CEN01311とCEN23312との間でメモリダイ310上に配置され得る。メモリダイ310は、入力バッファが高信頼性で機能出来るほど内部Vcc電力が十分に高くないことを示すLowVccラインなど、メモリダイ310の動作の準備が出来ないことを示す情報を生成し得る。他の実施形態においては、全ての入力電圧が有効ではない、または内部構成が完了してないなどの状況に基づいて、メモリダイ310の動作の準備が出来ていないことを示す同様の信号が生成され得る。レベルに敏感な2つのラッチ322、332は、LowVccがアクティブ状態でありメモリデバイス310の動作の準備が出来ていないことが示される場合にクリアされ得る。様々な実施形態において、ラッチ322、332には何らかのタイプのメモリ素子が用いられ得る。ラッチ322の出力により、インバータ323がドライブされ得、インバータ323の出力は、FET324のゲートに接続され得る。FET324のドレインは、プルダウン抵抗325に接続され得、FET324のソースは、CEN01入力パッド311に接続され得る。ラッチ322がクリアである限り、プルダウン抵抗325はCEN01入力パッド311に接続されている。CEN23入力パッド312の同様の配置においては、ラッチ332、インバータ333、FET334、およびプルダウン抵抗335が用いられる。LowVccがハイになった後に入力パッドをローに維持するのに用いられる弱いプルダウン抵抗325、335は、ハイ値をアサートする外部ドライバのソース電流を最小化するべく比較的高い値を有し得る。プルダウン抵抗325、335の値はおよそ100kΩが適切であり得る。しかし実際の抵抗値は重要でなくてよいので、他の実施形態においては、より大きな、またはより小さなプルアップ抵抗値が用いられ得る。他の実施形態においては、外部ソースにより容易にオーバードライブされ得る弱いプルダウン抵抗を設けるべく、プルダウン抵抗器325、335の代わりにFETまたは他の能動素子がプルアップ抵抗器の代わりに用いられ得る。弱いドライバとは、弱いドライバがアサートしているロジック値の逆側へ典型的なドライバによりオーバードライブされ得るプルダウン抵抗または能動素子を指し得る。いくつかの実施形態において、追加の切り替えられるプルダウン抵抗がCEN01入力パッド311およびCEN23入力パッド312に含まれる。メモリダイ310の動作の準備が出来る前にLowVccラインを用いてFET327がアクティブ状態にされ得、プルダウン抵抗326がCEN01入力パッド311に接続される。同様に、メモリダイ310の動作の準備が出来る前にLowVccラインを用いてFET337がアクティブ状態にされ得、プルダウン336がCEN23入力パッド312に接続される。電圧がより低く、ランピングする電圧入力とのカップリングが起こり得るメモリダイ310の電源を入れる間に入力がノイズに影響を受けにくくするよう、当該追加のプルダウン抵抗326、336は他のプルダウン抵抗325、335より低い抵抗値であり得る。用いられる抵抗値の値は実施形態に応じて何らかの値であってよいが、いくつかの実施形態において、およそ10kΩの値がプルダウン抵抗326、336には適切であり得る。他の実施形態においては、ノイズに対して抵抗性であり得る強いプルダウン抵抗を設けるべく、プルダウン抵抗器326、336の代わりにFETまたは他の能動素子が用いられ得る。メモリダイの動作の準備が出来る前に入力をさらに強くローに維持するのに用いられるプルダウン抵抗または能動素子は、追加のドライバと呼ばれ得る。追加のドライバが存在することにより、電源を入れる間の入力パッド上のリーク電流が増加し得る。未接続のCEN23入力バッファ312を、図1Aおよび図2Aの回路のようにプルアップではなくプルダウンすることにより、デバイスが用いられ、CEN01またはCEN23などの入力のタイミングパラメータが作用し始める前により早く未接続の入力が検出され得る。多くの実施形態において、電力供給の立ち上げ時の間、チップイネーブル入力がハイにドライブされ得る。そのような場合において、LowVccラインがインアクティブ状態になるまでに接続された入力はハイとなっており、未接続の入力はプルダウンされるので、LowVccラインがインアクティブ状態になり次第、未接続の入力が検出され得る。メモリダイ310をイネーブルするための何らかの試みの前にCEN01入力バッファ311の接続を検出し、プルダウン抵抗325、326を切断することにより、CEN01入力バッファ311がアクティブ状態にドライブされる最初の期間は、それに続く何らかのアクセスと同じ電気的特性を有する。バッファ321およびバッファ331の出力は、ORゲート340の入力に接続され、ORゲート340の出力は内部チップイネーブルライン341である。しかし、いくつかの実施形態においては、両方のバッファの出力がメモリ制御回路へルーティングされ、ドライブされた入力に基づき、メモリダイ310がイネーブルされたか否か内部ロジックが判断し得る。内部チップイネーブルライン341を用いて、メモリダイ310上のメモリアレイへのアクセスを可能とするようメモリダイ310上のメモリ制御回路に知らせ得る。いくつかの実施形態において、内部チップイネーブルライン341がインアクティブハイ状態である場合にメモリダイが低電力状態となるよう、内部チップイネーブルライン341を用いてメモリダイ310の電源スタンバイ状態を制御し得る。いくつかの実施形態においては、本明細書で説明されるようなセルフディセーブル回路を有し得る3つ以上のチップイネーブル入力が用いられ得る。そのような実施形態においては、3つのチップイネーブル入力がある場合には3入力ORゲートなどの追加のチップイネーブル入力のための入力を有する最終的なロジック段階が用いられ得る。図1Aは1以上の実施形態に係るセルフディセーブルチップイネーブル入力を実装可能な回路の一例を示すが、セルフディセーブルチップイネーブル入力を実装可能な他の様々な回路が実現され得、特許請求される主題の範囲はこの点に関し限定されない。図3Bは、図3Aの選択された波形のタイミング図である390である。LowVcc波形391はハイから開始し、メモリダイ310の動作の準備がまだ出来ていないことを示している。ラッチ322Q波形393およびラッチ332Q波形395により示されるようにLowVccのハイ値によりラッチ322、332がクリアされる。322Q波形393はインバータ323を通りFET324へ流れ、弱いプルダウン抵抗325をCEN01入力パッド311に接続する。332Q波形395はインバータ333を通りFET334へ流れ、弱いプルダウン抵抗335をCEN23入力パッド312に接続する。LowVccのハイ値によりFET327、337の電源が入れられ、強いプルダウン抵抗326、336をそれぞれCEN12入力パッド311とCEN23入力パッド312とに接続する。CEN23入力パッド312に接続された外部ドライバがないのでCEN34入力パッド312はプルダウンされる。397に示されるようにCEN12入力パッド311をハイにドライブする外部ドライバは、強いプルダウン抵抗326に起因し、CEN01入力パッド311を完全なハイ値までドライブするのに十分な電流を供給し得ない。しかしいくつかの実施形態において、外部ドライバは、波形392を完全なハイ値へドライブする電流を供給し得る。LowVccがローになると、弱いプルダウン抵抗325がオーバーライドされ得るのでFET327、337は電源を切られ、強いプルダウン抵抗326、336をそれぞれCEN12入力パッド311およびCEN23入力パッド312から切断し、外部ドライバがCEN01波形392を有効なハイ値へドライブすることを可能とする。LowVccラインがハイとなり、もはやラッチ322、332をクリアしていない場合、CEN23波形394がローでありラッチ332へ1をクロックしないので、ラッチ332はクリアなままである。外部ドライバによりドライブされるCEN01波形392の高いレベルは、ラッチ322へ1をクロックし得、インバータ323を通りFET324へ流れ、FET324の電源を切り、弱いプルダウン抵抗325を切断し、これにより外部ドライバは、何らかの追加の電流をプルダウン抵抗325へ供給する必要がなくなる。398において、CEN01入力パッド311に接続された外部ソースは、波形392をアクティブロー状態にドライブし得る。399において、ORゲート340は波形392を伝搬させ、波形396により示されるように内部チップイネーブルライン241をイネーブルする。図4Aは、別々のチップイネーブル入力を備える4つのメモリダイをサポートするメモリデバイス400を実施形態の図である。示される実施形態のメモリデバイス400は、www.onfi.orgのONFIのウェブサイトより利用可能であり得るONFIWorkgroupにより発行されるONFIの仕様の改訂版2.3に準拠する48ピンのシンスモールアウトラインパッケージTSOPであり得る。他の実施形態は、ONFI規格の他の改訂版、様々なJointElectronicDevicesEngineeringCouncilJEDEC仕様、または他の規格団体の仕様に準拠し得、特許で守られたピン配列であり得る。ピン番号401は、同期ピン名410、または非同期ピン名420に対応する。メモリデバイス400に関して示される実施形態には、図4Aおよび図4Bに示されるように、第1メモリダイ510、第2メモリダイ520、第3メモリダイ530、および第4メモリダイ540が含まれ得る。メモリダイは屋根板状shingledfashionで配置されていてもよく、ダイが互いに1次元または2次元にオフセットされ、メモリダイの1辺または2辺のパッドを露出するようにスタックされている。メモリデバイス400は、ピンをダイ接続点に接続するリードフレーム450など配線装置も含み、当該ダイ接続点はメモリダイ上のパッドにワイヤボンディングされ得る。図4Bは、実施形態の4つのメモリチップの入出力I/Oパッドの一部、およびそれらのチップイネーブル接続の斜視図を示す。本図においてメモリダイの屋根板状の配置がより明確に見られる。第1メモリダイ510はリードフレーム450上において、リードフレーム450の十分な部分が露出されリードフレーム450へのワイヤボンディングが可能となるように配置され得る。第2メモリダイ520は、第1メモリダイ510上に配置されるが、露出されたリードフレームからオフセットされ、第1メモリダイ510のパッドが露出されワイヤボンディングされるようにされ得る。第3メモリダイ530は第2メモリダイ520上に配置され、第2メモリダイ520のパッドを露出するようオフセットされ、第4メモリダイ540は第3メモリダイ530上に配置され、第3メモリダイのパッドを露出するようにオフセットされ得る。いくつかの実施形態において、メモリダイはダイの2辺を露出するように2次元でオフセットされ得る。示されるピン配列において、メモリデバイス400のTSOPパッケージはチップイネーブルピンVssおよびVccの2つのチップイネーブルピンのグループの間に少なくとも1つのピンを有するので、メモリダイが1つのイネーブルピンのみを有する場合、パッケージのジャンパー、または交差するボンディングワイヤなどVss/Vccピンの反対の辺にあるメモリデバイスのチップイネーブルピンを接続するには何らかの方法が用いられ得る。Vss/Vccピンの対向する辺に2つの別々のチップイネーブルパッドを設けることにより、パッケージの個々のチップイネーブルピンは、パッケージ内のジャンパーまたは交差するボンディングワイヤを用いることなくメモリダイの各チップイネーブルパッドに接続され得る。1つの入力バッファを供給するべく2つのパッドが互いに単に接続される場合とは異なり、上述したようなセルフディセーブルバッファ回路を用いることによりチップイネーブルピンの入力キャパシタンスは大幅に増加しない。TSOPチップイネーブルピンは、1つの入力バッファのキャパシタンス、1つのパッド、1つのボンディングワイヤ、および追加されたプルダウンデバイスの小さなキャパシタンスのみを見る。リードフレーム450のCE0ダイ接続領域451は、ワイヤボンディング461により第1メモリダイ510のCEN01パッドへワイヤボンディングされ得る。リードフレーム450のCE1ダイ接続領域452は、ワイヤボンディング462により、第2メモリダイ520のCEN01パッドにワイヤボンディングされ得る。リードフレーム450のCE2ダイ接続領域453は、ワイヤボンディング463により第3メモリダイ530のCEN23パッドにワイヤボンディングされ得る。リードフレーム450のCE3ダイ接続領域454は、ワイヤボンディング464により、第4メモリダイ540のCEN23パッド542にワイヤボンディングされ得る。Vccダイ接続領域456は第1メモリダイ510のVccパッドにワイヤボンディングされ得、第2メモリダイ520のVccパッド、第3メモリダイ530のVccパッド、および、第4メモリダイ540のVccパッド544にデイジーチェーン接続によりワイヤボンディングされうる。Vssダイ接続領域457は第1メモリダイ510のVssパッドにワイヤボンディングされ得、第2メモリダイ520のVssパッド、第3メモリダイ530のVssパッド、および第4メモリダイ540のVssパッド543にデイジーチェーン接続によりワイヤボンディングされうる。第1メモリダイ510および第2メモリダイ520のCEN23パッドはリードフレーム450に接続されなくてもよく、第3メモリダイ530のCEN01パッドおよび第4メモリダイ540のCEN01パッド541もリードフレーム450に接続されなくてもよい。第4メモリダイの他のパッド545など他のパッドは、ダイ接続領域455などリードフレーム450に接続されてもよく、接続されなくてもよい。メモリデバイス400およびメモリダイ510、520、530、540は、メモリダイがメモリデバイス400内で適切に整列させられると、メモリダイのCEN01のパッドがCE0ダイ接続領域451と概して整列させられ、リードフレーム450のCE1ダイ接続領域452およびメモリダイのCEN23パッドがCE2ダイ接続領域453およびCE3ダイ接続領域454を概して整列させられるように設計され得る。そのような整列により、様々なボンディングワイヤが交差することなくリードフレーム450とダイとの間に取り付けられ得る。図5は、制御/アドレス/データ504を含むメモリデバイス400に結合されたプロセッサ501を含む実施形態を利用するコンピューティングまたは格納システム500のブロック図である。プロセッサ501は、外部のマイクロプロセッサ、マイクロコントローラ、または他の何らかのタイプの外部の制御回路であり得る。いくつかの実施形態において、プロセッサ501はメモリデバイス400として同じパッケージ内に統合され得る。プロセッサ501は、プログラムの格納および中間データのために用いられるランダムアクセスメモリRAMおよび読み取り専用メモリROMなどの外部メモリを有し得、若しくは、内部のRAMまたはROMを有し得る。いくつかの実施形態において、プロセッサはプログラムまたはデータの格納のためにメモリデバイス400を用い得る。プロセッサ501上で実行されるプログラムはオペレーティングシステム、ファイルシステム、バッドセルまたはブロックマッピング、およびエラーマネージメントなどを含むがこれらに限定されない多くの異なる機能を実行し得る。コンピューティングまたは格納システム500のブロック図は、本開示を理解するのに有用であるようメモリの特徴に焦点を当て単純化されている。いくつかの実施形態において、外部接続502が設けられる。外部接続502はプロセッサ501に結合され、プロセッサ501が外部のデバイスと通信を行うことを可能とする。格納システムの場合、外部接続502を用いて、不揮発性記憶装置を外部デバイスに提供し得る。外部接続502を用いて、標準的な、または特許で守られた通信プロトコルを用いるコンピュータ、または携帯電話またはデジタルカメラなどの他のインテリジェント装置へ接続され得る。外部接続が対応し得るコンピュータの通信プロトコルの例としては、ユニバーサルシリアルバスUSB、SerialAdvancedTechnologyAttachmentSATA、SmallComputerSystemInterconnectSCSI、FibreChannel、ParallelAdvancedTechnologyAttachmentPATA、IntegratedDriveElectronicsIDE、Ethernet登録商標、IEEE-1394、SecureDigitalCardSDCardインタフェース、コンパクトフラッシュ登録商標インタフェース、メモリスティックインタフェース、PeripheralComponentInterconnectPCIまたはPCIExpressなどのプロトコルのいずれかのバージョンが含まれ、これらに限定されない。いくつかの実施形態において、外部接続502はネットワーク接続でありうる。ネットワーク接続はインターネットプロトコルIPをサポートするネットワークへの接続を可能とし得る。IPネットワークは、Ethernet登録商標などの有線ネットワーク、InstituteofElectricalandElectronicEngineersIEEE802.11の何らかのバージョンなど無線周波数通信を用いる無線ネットワークであり得る。他の実施形態において、ネットワーク接続は、符号分割多重アクセスCDMA、グローバルシステムフォーモバイルコミュニケーションズGSM登録商標、またはロングタームエボリューションLTEなどを含むがこれらに限定されない様々な技術を利用する無線電話ネットワークとの接続を可能とし得る。そのような実施形態において、プロセッサ501は、MicrosoftWindows登録商標、Linux登録商標、Android登録商標、Symbian登録商標、AppleのiOS登録商標、または他のオペレーティングシステムなどのオペレーティングシステムを実行し得る。システム500は、スマートフォン、パーソナルデジタルアシスタントPDA、タブレットコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、またはこれらの変形例などを含むがこれらに限定されないバッテリーにより電力を供給されるポータブルコンピューティングプラットフォームであり得る。アドレス504を部分的に復号化し、メモリチップ503への様々な制御信号559を生成するべくデコード回路550が含まれ得る。デコード回路550は、メモリデバイス400に接続され得るCE1551、CE2552、CE3553、およびCE4554など複数のチップイネーブルCE信号も生成し得る。いくつかの実施形態において、デコード回路550はプロセッサ501に統合され得る。メモリデバイス400は、ダイ1510、ダイ2520、ダイ3530、およびダイ4540など複数のメモリダイを含み得る。メモリダイは、Vcc544およびVss543など電力接続、接地接続または他の接続を含み得る。パッケージリードフレームおよびボンディングワイヤ、または他の接続を用いて、パッケージの接続からの信号を様々なメモリダイ510、520、530、540に接続し得る。示される例において、CEO551はダイ1510のCE01入力511に接続され、ダイ1510のCE34入力512は接続されないままであり得る。CE1552はダイ2520のCE01入力521に接続され、ダイ2520のCE34入力522は接続されないままであり得る。CE2553はダイ3530のCE34入力532に接続され、ダイ3530のCE01入力531は接続されないままであり得る。CE3554はダイ4540のCE34入力542に接続され、ダイ4540のCE01入力541は接続されないままであり得る。個々のメモリダイは、図1A、2A、および図3Aに示される回路のような、他のチップイネーブル入力が未接続であったとしてもダイのドライブされたチップイネーブル入力を伝搬させるチップイネーブル入力パッドのそれぞれに接続されたセルフディセーブルチップイネーブル入力回路の実施形態を含み得る。特許請求される主題について例示的な実施形態を参照し説明してきたが、当該特許請求される主題は上述した詳細によって限定されないことを理解されたい。本明細書において参照された他の実施形態は、本願の特許請求される主題の範囲に含まれる。デバイスについて言及された場合、そのデバイスは、当該デバイスに先行する修飾語句により示される目的または説明を当該デバイスが達成出来る部材、回路、モジュール、または何らかのメカニズムを指し得る。しかし、部材、回路、モジュール、またはそのような何らかのメカニズムは、デバイスの特定の限定的な例であるとは限らない。本明細書において実施形態、一実施形態、いくつかの実施形態、他の実施形態について言及した場合、当該実施形態に関連して説明される特定の特徴、構造、または特性が特許請求される主題の全てでなくとも少なくともいくつかの実施形態に含まれることを意味する。実施形態、一実施形態、またはいくつかの実施形態について様々な箇所で言及されたとしても、それら全てが同一の実施形態を指すものとは限らない。本明細書において、ある部材、特徴、構造、または特性が含まれ得る、てもよい、るかもしれないなどと述べられた場合、当該特定の部材、特徴、構造、または特性が含まれることは必須ではない。本明細書または請求項がある要素について言及した場合、当該要素が1つのみ存在することを意味しない。本明細書または請求項がある追加の要素について言及した場合、当該追加の要素が2以上存在し得る可能性を除外しない。本明細書で用いられるように、結合という用語は直接的な接続および間接的な接続を含む。さらに、第1のデバイスおよび第2のデバイスが結合された場合、能動素子を含む介在するデバイスがそれらの間に位置し得る。本開示により当業者は、特許請求される主題の範囲内で上述の説明および図面から他の多くの変形例が可能であることを理解されるであろう。実際、特許請求される主題は上述した詳細に限定されず、特許請求される主題の態様および/または精神から逸脱することなく、または、その重要な利点の全てを犠牲にすることなく、および/または実質的な変更を加えることなく様々変更が、部材の形態、構成、および/または配置に関してなされ得ることが理解されよう。本明細書において上述した形態は例示的な実施形態に過ぎない。請求項はそのような変更を包含する、および/または含むよう意図されている。