"複数の半導体チップが積層されたチップ積層体と、前記チップ積層体を一面に搭載する配線基板と、前記複数の半導体チップの各隙間に充填された状態で、前記チップ積層体を封止する第1の封止体と、前記第1の封止体で封止されたチップ積層体の全体を覆った状態で、前記配線基板の一面を封止する第2の封止体とを備え、前記配線基板の一面を被覆する絶縁膜には、前記チップ積層体の周囲からはみ出した第1の封止体のせり上がり部分を逃がす開口部が設けられていることを特徴とする半導体装置。前記チップ積層体は、前記第1の封止体のせり上がり部分に対応した位置に段差部を有する半導体チップを備え、この段差部は、半導体チップの表面を被覆する保護膜のうち当該半導体チップの端縁部に臨んで開口された開口部によって形成されていることを特徴とする請求項1に記載の半導体装置。前記第1の封止体のせり上がり部分が、前記チップ積層体の一辺に沿って設けられていることを特徴とする請求項1又は2に記載の半導体装置。前記チップ積層体は、一面側に第1の接続端子と他面側に第2の接続端子とを有する複数の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第1の接続端子と前記第2の接続端子とを接合して積層した構造を有し、且つ、最上層に位置する半導体チップを下方に向けた状態で、この半導体チップの第2の接続端子と、前記配線基板の一面に設けられた第3の接続端子とが接合部材を介して接合されていることを特徴とする請求項1~3の何れか一項に記載の半導体装置。前記最上層に位置する半導体チップが、その直下に位置する半導体チップよりも小さく、前記せり上がり部分を逃がす開口部が、前記第3の電極端子が形成された領域を露出させる開口部と連続した開口部を形成していることを特徴とする請求項4に記載の半導体装置。前記配線基板を貫通するビアが、前記開口部よりも外側の前記絶縁膜で被覆された領域に配置されていることを特徴とする請求項5に記載の半導体装置。前記配線基板の他面には、複数の外部接続端子が前記開口部を厚み方向に貫通する領域よりも外側に位置して設けられ、これら複数の外部接続端子のうち、前記第3の接続端子に最も近接した位置にある外部接続端子の近傍に、前記ビアが配置されていることを特徴とする請求項6に記載の半導体装置。前記複数の半導体チップは、それぞれ前記第1の接続端子と前記第2の接続端子との間を接続する貫通電極を有することを特徴とする請求項4~7の何れか一項に記載の半導体装置。前記チップ積層体と前記配線基板との間に充填された状態で、前記チップ積層体を前記配線基板に固定する接着部材を備えることを特徴とする請求項1~8の何れか一項に記載の半導体装置。複数の半導体チップが積層されたチップ積層体と、前記チップ積層体を一面に搭載する配線基板と、前記複数の半導体チップの各隙間に充填された状態で、前記チップ積層体を封止する第1の封止体と、前記第1の封止体で封止されたチップ積層体の全体を覆った状態で、前記配線基板の一面を封止する第2の封止体とを備える半導体装置の製造方法であって、前記複数のチップ積層体を積層したチップ積層体を形成する工程と、前記複数の半導体チップの各隙間に液状の第1の封止体を充填しながら、前記チップ積層体を第1の封止体で封止する工程と、前記配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第1の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、前記第1の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第2の封止体で封止する工程と、前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含み、前記母配線基板には、その一面を被覆する絶縁膜に前記チップ積層体の周囲からはみ出した第1の封止体のせり上がり部分を逃がす開口部が設けられたものを用いることを特徴とする半導体装置の製造方法。前記チップ積層体を形成する際に、前記第1の封止体のせり上がり部分に対応した位置に段差部を有する半導体チップを用い、この段差部は、前記半導体チップの表面を被覆する保護膜のうち当該半導体チップの端縁部に臨んで開口された開口部によって形成されていることを特徴とする請求項10に記載の半導体装置の製造方法。前記チップ積層体の一辺に沿った位置の端部近傍から前記複数の半導体チップの各隙間に前記液状の第1の封止体を充填することを特徴とする請求項10又は11に記載の半導体装置の製造方法。前記チップ積層体を形成する際に、一面側に第1の接続端子と他面側に第2の接続端子とを有する複数の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第1の接続端子と前記第2の接続端子とを接合して積層することを特徴とする請求項10~12の何れか一項に記載の半導体装置の製造方法。前記第1の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する際に、前記チップ積層体と前記配線基板となる部分との間に液状の接着部材を充填しながら、この接着部材を介して前記チップ積層体を前記配線基板となる部分に固定することを特徴とする請求項10~13の何れか一項に記載の半導体装置の製造方法。前記母配線基板を切断する前に、この母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程を含むことを特徴とする請求項10~14の何れか一項に記載の半導体装置の製造方法。ところで、上述したCoC型の半導体パッケージでは、チップ積層体を構成する半導体チップの各隙間にアンダーフィル材を充填した際に、チップ積層体の周囲からはみ出したアンダーフィル材が最上層に位置する半導体チップの上面までせり上がることによって、チップ積層体を配線基板上に実装する際に、このアンダーフィル材のせり上がり部分が配線基板と干渉することがあった。この場合、チップ積層体の最上層に位置する半導体チップのバンプ電極を配線基板側のパッド電極と良好に接続できなくなり、半導体パッケージの信頼性を低下させることになる。本発明に係る半導体装置は、複数の半導体チップが積層されたチップ積層体と、チップ積層体を一面に搭載する配線基板と、複数の半導体チップの各隙間に充填された状態で、チップ積層体を封止する第1の封止体と、第1の封止体で封止されたチップ積層体の全体を覆った状態で、配線基板の一面を封止する第2の封止体とを備え、配線基板の一面を被覆する絶縁膜には、チップ積層体の周囲からはみ出した第1の封止体のせり上がり部分を逃がす開口部が設けられていることを特徴とする。本発明に係る半導体装置の製造方法は、複数の半導体チップが積層されたチップ積層体と、チップ積層体を一面に搭載する配線基板と、複数の半導体チップの各隙間に充填された状態で、チップ積層体を封止する第1の封止体と、第1の封止体で封止されたチップ積層体の全体を覆った状態で、配線基板の一面を封止する第2の封止体とを備える半導体装置の製造方法であって、複数のチップ積層体を積層したチップ積層体を形成する工程と、複数の半導体チップの各隙間に液状の第1の封止体を充填しながら、チップ積層体を第1の封止体で封止する工程と、配線基板となる部分が複数並んで形成された母配線基板の一面に、第1の封止体で封止されたチップ積層体を配線基板となる部分毎に実装する工程と、第1の封止体で封止されたチップ積層体の全体を覆うように母配線基板の一面側を第2の封止体で封止する工程と、母配線基板を配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含み、母配線基板には、その一面を被覆する絶縁膜にチップ積層体の周囲からはみ出した第1の封止体のせり上がり部分を逃がす開口部が設けられたものを用いることを特徴とする。以上のように、本発明では、配線基板の一面を被覆する絶縁膜にチップ積層体の周囲からはみ出した第1の封止体のせり上がり部分を逃がす開口部を設けることで、このせり上がり部分が配線基板と干渉することを回避しながら、チップ積層体と配線基板との間の接続信頼性を高めることが可能である。したがって、本発明によれば、チップ積層体の薄型化を図りつつ、信頼性の高い半導体装置を得ることが可能である。以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。半導体装置先ず、本発明を適用した半導体装置の一例として、図1Aに示すCoC型の半導体パッケージ1Aについて説明する。この半導体パッケージ1Aは、図1Aに示すように、配線基板2と、この配線基板2の一面上面に実装されたチップ積層体3と、このチップ積層体3を封止する第1の封止体4と、この第1の封止体4を覆った状態で配線基板2の一面を封止する第2の封止体5と、配線基板2の他面下面に配置された複数のはんだボール外部接続端子6とを備えることによって、BGAと呼ばれるパッケージ構造を有している。配線基板2は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上に、表面がAuめっきされたCu等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み0.2mm程度の配線基板2を用いている。この配線基板2の上面中央部には、チップ積層体3が実装される実装領域2aが設けられている。また、配線基板2の実装領域2aには、複数のパッド電極第3の接続端子7が並んで設けられている。一方、配線基板2の他面下面には、複数の接続ランド8が並んで設けられている。そして、上記はんだボール6は、これら接続ランド8の上に配置されている。その他にも、配線基板2には、パッド電極7と接続ランド8との間を電気的に接続するためのビア層間接続部9や配線パターン10などが設けられている。また、配線基板2の表面は、上述したパッド電極7や接続ランド8が形成された部分を除いて、絶縁膜11で被覆されている。チップ積層体3は、複数本例では5つの半導体チップ12a~12eが積層されたものであり、上層側から順に、DRAMDynamicRandomAccessMemory回路などが形成された複数本例では4つのメモリーチップ第1の半導体チップ12a~12dと、この上に、各メモリーチップ12a~12dと配線基板2との間のインターフェースを取るためのIF回路などが形成されたIFチップ第2の半導体チップ12eとを積層した構造を有している。なお、本例では、厚み50μm程度の半導体チップ12a~12eを用いている。このうち、複数のメモリーチップ12a~12dは、平面視で矩形状を為すと共に、配線基板2よりも小さい形状を有している。また、各メモリーチップ12a~12dは、それぞれ一面側に複数の第1のバンプ電極第1の接続端子13aと、他面側に複数の第2のバンプ電極第2の接続端子13bと、これら第1のバンプ電極13aと第2のバンプ電極13bとの間を接続する複数の貫通電極TSV14とを有している。そして、これら複数のメモリーチップ12a~12dは、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極13aと第2のバンプ電極13bとを接合して積層されている。一方、IFチップ12eは、平面視で矩形状を為すと共に、上記メモリーチップ12a~12dとほぼ同じ大きさを有している。また、IFチップ12eは、その一面側に複数の第1のバンプ電極第1の接続端子13aと、その他面側に複数の第2のバンプ電極第2の接続端子13bと、これら第1のバンプ電極13aと第2のバンプ電極13bとの間を接続する複数の貫通電極TSV14とを有している。そして、このIFチップ12eは、その一面と、上記メモリーチップ12dの他面とを対向させながら、その間にある第1のバンプ電極13aと第2のバンプ電極13bとを接合して積層されている。そして、このチップ積層体3は、最上層に位置するIFチップ12eを下方に向けた状態で、IFチップ12eの他面と配線基板2の一面実装領域2aとを対向させながら、その間にある第2のバンプ電極13bとパッド電極7とがワイヤーバンプ接合部材15を介して接合されている。さらに、このチップ積層体3は、配線基板2の一面とIFチップ12eの他面との間の間に充填された絶縁性の接着部材16を介して配線基板2の実装領域2aに接着固定されている。なお、上記IFチップ12eの第2のバンプ電極13bは、配線基板2のパッド電極7との間隔に合わせて、上記メモリーチップ12a~12dの第2のバンプ電極13bよりも広い間隔200μm以上を有している。このため、上記IFチップ12eでは、第2のバンプ電極13bと貫通電極14との間に、再配線のための配線パターン図示せず。を設けて、配線基板2のパッド電極7との間隔調整を行っている。第1の封止体4は、チップ積層体3を構成する複数のメモリーチップ12a~12d及びIFチップ12eの各隙間に充填されたアンダーフィル材によって、チップ積層体3を封止している。第2の封止体5は、第1の封止体4で封止されたチップ積層体3の全体を覆うモールド樹脂によって、配線基板2の一面側を全面的に封止している。ところで、上記第1の封止体4は、上記チップ積層体3を構成する半導体チップ12a~12eの各隙間にアンダーフィル材を充填した際に、チップ積層体3の周囲からはみ出したアンダーフィル材が最上層に位置するIFチップ12eの上面までせり上がることによって、このIFチップ12eの上面よりも上方に隆起したせり上がり部分4aを形成している。このせり上がり部分4aは、IFチップ12eの上面よりも例えば30μm程度隆起しながら、上記チップ積層体3の一辺に沿って設けられている。これに対して、本発明を適用した半導体パッケージ1Aでは、上記チップ積層体3を配線基板2上に実装した際に、この第1の封止体4のせり上がり部分4aが配線基板2と干渉することがないように、上記配線基板2の絶縁膜11に、上記チップ積層体3の周囲からはみ出した第1の封止体4のせり上がり部分4aを逃がす開口部17を設けた構成となっている。この開口部17は、上記第1の封止体4のせり上がり部分4aの位置及び形状に合わせて、上記配線基板2の表面を被覆する絶縁膜11の一部を除去することによって形成されている。なお、本例において、開口部17は、上記チップ積層体3の一辺側に対応する位置から内側に400μm、外側に200μm程度のクリアランスで600μm程度の大きさで形成されている。これより、本発明を適用した半導体パッケージ1Aでは、上記第1の封止体4のせり上がり部分4aが配線基板2に干渉することを回避しながら、上述したIFチップ12eの他面と配線基板2の一面実装領域2aとの間で、その間にある第2のバンプ電極13bとパッド電極7とをワイヤーバンプ接合部材15を介して適切に接合することが可能となっている。したがって、本発明によれば、上記チップ積層体3の薄型化を図りつつ、このチップ積層体3と配線基板2との間の接続信頼性を高めた半導体パッケージ1Aを得ることが可能である。半導体装置の製造方法次に、本発明を適用した半導体装置の製造方法として、上記図1Aに示す半導体パッケージ1Aの製造工程について説明する。上記半導体パッケージ1Aを製造する際は、先ず、図2A~図2Cに示すように、上記複数の半導体チップ12a~12eを、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極13aと第2のバンプ電極13bとを接合して積層する。具体的には、図2Aに示すように、吸着ステージ100上に、1層目のメモリーチップ12aを複数の第1のバンプ電極13aが形成された面一面を下方に向けた状態で載置する。そして、このメモリーチップ12aは、吸着ステージ100に設けられた複数の吸引孔101により吸引されながら、この吸着ステージ100上に保持される。この状態から、図2Bに示すように、ボンディングツール200を用いて、2層目のメモリーチップ12bを1層目のメモリーチップ12a上に積層搭載フリップチップ実装する。このフリップチップ実装では、ボンディングツール200に設けられた吸引孔201により2層目のメモリーチップ12bを吸引保持しながら、このボンディングツール200がメモリーチップ12bを第1のバンプ電極13aが形成された面一面を下方に向けた状態で保持する。このボンディングツール200は、2層目のメモリーチップ12bの一面と、その下にある1層目のメモリーチップ12aの他面とを対向させながら、その間にある第1のバンプ電極13aと第2のバンプ電極13bとの位置を合わせた状態で、2層目のメモリーチップ12bを1層目のメモリーチップ12a上に載置する。そして、この状態でボンディングツール200が高温例えば300°C程度で加熱しながら荷重を加えることによって、第1のバンプ電極13aと第2のバンプ電極13bとを熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第1のバンプ電極13aと第2のバンプ電極13bとの間が電気的に接続フリップチップ接続されて、2層目のメモリーチップ12bが1層目のメモリーチップ12a上にフリップチップ実装される。この状態から更に、図2Cに示すように、上述した1層目のメモリーチップ12a上に2層目のメモリーチップ12bをフリップチップ実装する場合と同様の方法を用いて、この2層目のメモリーチップ12b上に3層目のメモリーチップ12cと、この3層目のメモリーチップ12c上に4層目のメモリーチップ12dと、この4層目のメモリーチップ12d上に5層目のIFチップ12eとを、順にフリップチップ実装する。次に、図3A~図3Cに示すように、上記複数の半導体チップ12a~12eを積層したチップ積層体3の各隙間に上記第1の封止体4となるアンダーフィル材4Aを充填することによって、チップ積層体3を封止する。具体的には、図3Aに示すように、塗布ステージ300上に、上記チップ積層体3を載置する。この塗布ステージ300の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、第1のアンダーフィル材4Aとの濡れ性の悪い材料からなる塗布用シート301が貼り渡されている。この状態から、図3Bに示すように、液状のアンダーフィル材4Aを供給するディスペンサー400を用いて、上記チップ積層体3の一辺に沿った位置の端部近傍からチップ積層体3の各隙間に向かってアンダーフィル材4Aを塗布する。このとき、アンダーフィル材4Aは、毛細管現象によりチップ積層体3の各隙間に浸透しながら充填される。ここで、上記チップ積層体3の一辺に沿った位置では、図3Cに示すように、このチップ積層体3の各隙間から周囲にはみ出したアンダーフィル材4Aが最上層に位置するIFチップ12eの上面までせり上がることによって、このIFチップ12eの上面よりも上方に隆起したせり上がり部分4aを形成する。また、上記チップ積層体3の各隙間から周囲にはみ出したアンダーフィル材4Aは、上述したアンダーフィル材4Aとの濡れ性が悪い塗布用シート301によって面内に広がることが抑制されるため、上層側から下層側に向かって漸次幅方向に広がるものの、その幅を縮小することが可能である。この状態から、アンダーフィル材4Aを例えば150°C程度で加熱キュアすることで、このアンダーフィル材4Aを硬化させる。これにより、上記第1の封止体4により封止されたチップ積層体3が形成される。そして、図4A及び図4Bに示すように、この第1の封止体4により封止されたチップ積層体3を塗布用シート301から引き剥がす。このとき、第1の封止体4により封止されたチップ積層体3は、上述したアンダーフィル材4Aとの濡れ性が悪い塗布用シート301から容易に引き剥がすことが可能である。そして、この第1の封止体4により封止されたチップ積層体3は、図示を省略する収納用トレイに収容されて、次工程へと送られる。次に、図5A及び図5Bに示すように、上記配線基板2となる部分が複数並んで形成された母配線基板2Aを用意する。この母配線基板2Aは、例えばガラスエポキシ基板からなり、上記配線基板2となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインLに沿って切断することで、上記配線基板2となる部分を個々の配線基板2として切り出すことが可能となっている。また、母配線基板2Aの一面を被覆する絶縁膜11には、上記チップ積層体3の周囲からはみ出した第1の封止体4のせり上がり部分4aを逃がす開口部17と、上記パッド電極7が形成された領域を露出させる開口部18とが上記配線基板2となる部分毎に設けられている。そして、図6A~図6Dに示すように、この母配線基板2Aの一面に、上記第1の封止体4により封止されたチップ積層体3を上記配線基板2となる部分毎に実装する。具体的には、図6Aに示すように、上記配線基板2となる部分の各パッド電極7上にワイヤーバンプ15を配置する。ワイヤーバンプ15は、例えば、AuやCu等からなるワイヤーの先端に溶融されたボールが形成されたものを、図示しないワイヤーボンディング装置を用いて、上記パッド電極7上に超音波熱圧着することで接合した後、ワイヤーの後端を引き切ることで形成される。この状態から、図6Bに示すように、NCPと呼ばれる液状の接着部材16を供給するディスペンサー500を用いて、母配線基板2A上に、上記配線基板2となる部分の実装領域2a毎に接着部材16を塗布する。この状態から、図6Cに示すように、ボンディングツール600を用いて、チップ積層体3を母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装する。このフリップチップ実装では、ボンディングツール600の吸引孔601によりチップ積層体3を吸引保持しながら、このボンディングツール600がチップ積層体3をIFチップ12eを下方に向けた状態で保持する。このボンディングツール600は、IFチップ12eと上記配線基板2となる部分の実装領域2aとを対向させながら、その間にある第2のバンプ電極13bとパッド電極7との位置を合わせた状態で、上記第1の封止体4により封止されたチップ積層体3を上記配線基板2となる部分の実装領域2a上に載置する。そして、この状態でボンディングツール600が高温例えば300°C程度で加熱しながら荷重を加えることによって、第2のバンプ電極13bとパッド電極7とをワイヤーバンプ15を介して熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、図6Dに示すように、第2のバンプ電極13bとパッド電極7との間がワイヤーバンプ15を介して電気的に接続フリップチップ接続されて、上記第1の封止体4により封止されたチップ積層体3が母配線基板2Aの配線基板2となる部分の実装領域2aにフリップチップ実装される。本発明では、母配線基板2Aの一面を被覆する絶縁膜11に上記チップ積層体3の周囲からはみ出した第1の封止体4のせり上がり部分4aを逃がす開口部17を設けることで、このせり上がり部分4aが母配線基板2Aに干渉することを回避しながら、上述したIFチップ12eの他面と母配線基板2Aの一面配線基板2となる部分の実装領域2aとの間で、その間にある第2のバンプ電極13bとパッド電極7とをワイヤーバンプ15を介して適切に接合することが可能である。なお、上記ワイヤーバンプ15は、パッド電極7上に凸状に形成されるため、このワイヤーバンプ15と接続される上記IFチップ12eの第2のバンプ電極13b、並びにこの第2のバンプ電極13bと接続される貫通電極14の小径化を図ることが可能である。そして、この貫通電極14の小径化によって、貫通電極14を基点としたチップクラックの発生を抑制することが可能である。また、上記接着部材16は、母配線基板2Aの一面とIFチップ12eの他面との間からはみ出した状態で硬化される。これにより、上記第1の封止体4により封止されたチップ積層体3は、この接着部材16を介して母配線基板2Aの配線基板2となる部分の実装領域2aに接着固定される。なお、上記チップ積層体3の周囲からはみ出した第1の封止体4は、上記チップ積層体3が上記配線基板2となる部分に実装された状態において、下層側から上層側に向かって漸次幅方向に広がる逆テーパー形状となっている。本発明では、このような逆テーパー形状を有する第1の封止体4によって、母配線基板2Aの一面とIFチップ12eの他面との間からはみ出した接着部材16の這い上がりを抑制できるため、ボンディングツール600への接着部材16の付着に起因するチップ積層体3の割れや接合不良等の発生を低減できる。次に、図7に示すように、上記第1の封止体4により封止されたチップ積層体3を覆うように母配線基板2Aの一面側を上記第2の封止体5となるモールド樹脂5Aで封止する。具体的には、トランスファモールド装置図示せず。を用いる。このトランスファモールド装置は、母配線基板2Aの他面側を保持する下金型固定型と、母配線基板2Aの一面側に対向してモールド樹脂5Aが充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記第1の封止体4により封止されたチップ積層体3が実装された母配線基板2Aをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂5Aを注入する。このモールド樹脂5Aには、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂5Aを所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂5Aを硬化させる。さらに、所定の温度でベークすることで、モールド樹脂5Aが完全に硬化される。これにより、母配線基板2Aの一面側が上記第2の封止体5となるモールド樹脂5Aで完全に封止される。本発明では、上述したように、第1の封止体4で封止されたチップ積層体3を母配線基板2A上に実装した後、この母配線基板2A上を上記第2の封止体5となるモールド樹脂5Aで一括的に封止することで、ボイド気泡の発生を低減できる。次に、図8に示すように、母配線基板2Aの各配線基板2となる部分に設けられた上記接続ランド8上に、上記はんだボール6を配置する。具体的には、複数の吸着孔図示せず。が形成されたボールマウンターのマウントツール700を用いて、複数のはんだボール6をマウントツール700で吸着保持しながら、これら複数のはんだボール6にフラックスを転写形成した後、母配線基板2Aの各配線基板2となる部分毎にはんだボール6を接続ランド8上に載置する。そして、母配線基板2Aの全ての配線基板2となる部分にはんだボール6を載置した後、この母配線基板2Aをリフローする。これにより、母配線基板2Aの各配線基板2となる部分の接続ランド8上に、はんだボール6が配置される。次に、図9に示すように、母配線基板2Aを配線基板2となる部分毎に切断することによって個々の半導体パッケージ1Aに分割する。具体的には、母配線基板2Aの第2の封止体5側にダイシングテープ800を貼着した後、ダイシングブレード900を用いて母配線基板2Aをダイシングテープ800とは反対側からダイシングラインLに沿って切断する。これにより、半導体パッケージ1A毎に分割される。そして、これら半導体パッケージ1Aをダイシングテープ800から引き剥がすことで、上記図1Aに示す半導体パッケージ1Aを得ることができる。以上のように、本発明では、母配線基板2Aの一面を被覆する絶縁膜11に上記チップ積層体3の周囲からはみ出した第1の封止体4のせり上がり部分4aを逃がす開口部17を上記配線基板2となる部分毎に設けることで、このせり上がり部分4aが母配線基板2Aに干渉することを回避しながら、上述したIFチップ12eの他面と母配線基板2Aの一面配線基板2となる部分の実装領域2aとの間で、その間にある第2のバンプ電極13bとパッド電極7とをワイヤーバンプ15を介して適切に接合することが可能である。したがって、本発明によれば、上記チップ積層体3の薄型化を図りつつ、このチップ積層体3と配線基板2との間の接続信頼性を高めた半導体パッケージ1Aを製造することが可能である。なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。なお、以下の説明では、上記図1に示す半導体パッケージ1Aと同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。具体的に、本発明では、例えば図10A及び図10Bに示すように、上記チップ積層体3Aの最上層に位置するIFチップ12eが、上記第1の封止体4のせり上がり部分4aに対応した位置に段差部20を有した構成とすることも可能である。この段差部20は、IFチップ12eの表面を被覆する例えばポリイミド等からなる保護膜21のうち、当該IFチップ12eの端縁部に臨んで開口された開口部22によって形成されている。また、この開口部22は、上記せり上がり部分4aが形成されるIFチップ12eの一辺に沿って設けられている。また、保護膜21には、上記第2のバンプ電極13bが形成された領域を露出させる開口部23が形成されている。そして、図11Aに示すように、上記塗布ステージ300上に上記チップ積層体3を載置した状態から、図11Bに示すように、液状のアンダーフィル材4Aを供給するディスペンサー400を用いて、上記チップ積層体3の一辺に沿った位置の端部近傍からチップ積層体3の各隙間に向かってアンダーフィル材4Aを塗布することによって、アンダーフィル材4Aが毛細管現象により上記チップ積層体3の各隙間に浸透しながら充填されることになる。このとき、上記チップ積層体3の一辺に沿った位置では、図11Cに示すように、このチップ積層体3の各隙間から周囲にはみ出したアンダーフィル材4Aが最上層に位置するIFチップ12eの上面までせり上がることによって、このIFチップ12eの上面よりも上方に隆起したせり上がり部分4aを形成する。図10A及び図10Bに示すIFチップ12eを用いた構成の場合、IFチップ12eの上面までせり上がったアンダーフィル材4Aは、このIFチップ12eに設けられた段差部20によって堰き止められた状態となるため、このIFチップ12e上での広がりが抑制される。また、この段差部20によって、アンダーフィル材4Aがバンプ電極13b側に流れ込むのを防止できる。そして、この状態から、アンダーフィル材4Aを例えば150°C程度で加熱キュアすることで、このアンダーフィル材4Aを硬化させる。これにより、上記第1の封止体4により封止されたチップ積層体3は、図11Dに示すように、上記第1の封止体4のせり上がり部分4aの形状を安定化させることができる。また、段差部20を設けた分だけ、このせり上がり部分4aの高さを低く抑えることができる。したがって、この構成の場合、上記チップ積層体3を配線基板2上に実装した際に、せり上がり部分4aが配線基板2と干渉するまでの距離マージンを稼ぐことができるため、更に安定した状態でIFチップ12eの他面と配線基板2の一面との間にある第2のバンプ電極13bとパッド電極7とをワイヤーバンプ15を介して接合することが可能となる。また、上記図10A及び図10Bに示すIFチップ12eでは、上記段差部20を形成する開口部22が、上記IFチップ12eの一辺に沿って設けられた構成となっているが、このような構成に限らず、例えば図12A及び図12Bに示すIFチップ12eのように、上記段差部20を形成する開口部22が、上記IFチップ12eの全辺に亘って設けられた構成とすることも可能である。この構成の場合、IFチップ12eの上面までせり上がったアンダーフィル材4Aが段差部20に沿ってIFチップ12eの周囲に回り込むことから、その分だけせり上がり部分4aの高さを低く抑えることができる。したがって、この構成の場合、上記チップ積層体3を配線基板2上に実装した際に、せり上がり部分4aが配線基板2と干渉するまでの距離マージンを更に稼ぐことができるため、更に安定した状態でIFチップ12eの他面と配線基板2の一面との間にある第2のバンプ電極13bとパッド電極7とをワイヤーバンプ15を介して接合することが可能となる。また、上記図1Aに示す半導体パッケージ1Aでは、上記配線基板2の一面を被覆する絶縁膜11に、上記パッド電極7が形成された領域を露出させる開口部18が設けられ、この開口部18とは別に、上記第1の封止体4のせり上がり部分4aを逃がす開口部17が設けられた構成となっているが、このような構成に限らずに、例えば図1Bに示す半導体パッケージ1Bのように、これら開口部17,18が連続した開口部19を形成した構成とすることも可能である。但し、図1Bに示す構成の場合、配線基板2の両面に形成される絶縁膜11のバランスが悪くなるため、この配線基板2に反りが発生する恐れや、パッド電極7や配線パターン10等の導体パターンの露出面積が大きくなる。この場合、上述した表面がAuめっきされたCuからなる配線パターン10とNCPからなる接着部材16との密着性の悪さによって、接着部材16の配線基板2に対する密着性が低下し、剥離を生じさせる恐れがある。そこで、本発明では、例えば図13に示す半導体パッケージ1Cのように、上記チップ積層体3の最上層に位置する上記IFチップ12eを上記メモリーチップ12a~12dよりも小さくする。この場合、上記第1の封止体4のせり上がり部分4aを逃がす開口部19は、このせり上がり部分4aと配線基板2との干渉を防ぐため、上記IFチップ12eよりも大きく開口しているものの、上記図1Bに示す半導体パッケージ1Bのように、上記IFチップ12eを上記メモリーチップ12a~12dと同じ大きさとした場合よりも、上記開口部19の大きさを小さくできるため、上記接着部材16の配線基板2に対する密着性を向上させることが可能である。また、上記IFチップ12eを上記メモリーチップ12a~12dよりも小さくした場合には、上記チップ積層体3の周囲からはみ出したアンダーフィル材が、上記IFチップ12の直下に位置するメモリーチップ12dの上面でせり上がることによって、このメモリーチップ12dの上面よりも上方に隆起したせり上がり部分4bを形成する。しかしながら、このせり上がり部分4bは、上記IFチップ12eより十分低い位置にあるため、上述した配線基板2との干渉を回避することが可能である。また、本発明では、上記配線基板2を貫通するビア9が、上記開口部19よりも外側の絶縁膜11で被覆された領域に配置されていることが好ましい。この場合、上記接着部材16との密着性が悪い配線パターン10等の上記開口部19から露出を小さくすることができる。一方、上記開口部19からは上記接着部材16との密着性が良い絶縁基材の表面が大きく露出することになるため、上記接着部材16の配線基板2に対する密着性を更に向上させることが可能である。また、この場合、上記配線基板2の開口部19を厚み方向に貫通する領域には、上記パッド電極7並びにこれに接続される配線パターン10のみが一面上面側に配置されることになる。一方、上記配線基板2の他面下面側には、上記開口部19よりも外側の領域において、上記接続ランド8やビア9、これらの間で引き回される配線パターン図示せず。が配置されることにより、この配線基板2での配線容量の低減を図ることが可能である。さらに、本発明では、図14A及び図14Bに示すように、上記パッド電極7に最も近接した位置にあるはんだボール6接続ランド8の近傍に、上記ビア9が配置されていることが好ましい。この場合、当該はんだボール6が配置される接続ランド8と、この近傍に配置されたビア9との間で引き回される各配線パターン10での容量値のバラツキを抑えることが可能である。次に、上記半導体パッケージ1Cの製造方法について説明する。上記図13に示す半導体パッケージ1Cを製造する際は、先ず、図15A~図15Cに示すように、上記複数の半導体チップ12a~12eを、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極13aと第2のバンプ電極13bとを接合して積層する。具体的には、図15Aに示すように、吸着ステージ100上に、1層目のメモリーチップ12aを複数の第1のバンプ電極13aが形成された面一面を下方に向けた状態で載置する。そして、このメモリーチップ12aは、吸着ステージ100に設けられた複数の吸引孔101により吸引されながら、この吸着ステージ100上に保持される。この状態から、図15Bに示すように、ボンディングツール200を用いて、2層目のメモリーチップ12bを1層目のメモリーチップ12a上に積層搭載フリップチップ実装する。このフリップチップ実装では、ボンディングツール200に設けられた吸引孔201により2層目のメモリーチップ12bを吸引保持しながら、このボンディングツール200がメモリーチップ12bを第1のバンプ電極13aが形成された面一面を下方に向けた状態で保持する。このボンディングツール200は、2層目のメモリーチップ12bの一面と、その下にある1層目のメモリーチップ12aの他面とを対向させながら、その間にある第1のバンプ電極13aと第2のバンプ電極13bとの位置を合わせた状態で、2層目のメモリーチップ12bを1層目のメモリーチップ12a上に載置する。そして、この状態でボンディングツール200が高温例えば300°C程度で加熱しながら荷重を加えることによって、第1のバンプ電極13aと第2のバンプ電極13bとを熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第1のバンプ電極13aと第2のバンプ電極13bとの間が電気的に接続フリップチップ接続されて、2層目のメモリーチップ12bが1層目のメモリーチップ12a上にフリップチップ実装される。そして、上述した1層目のメモリーチップ12a上に2層目のメモリーチップ12bをフリップチップ実装する場合と同様の方法を用いて、この2層目のメモリーチップ12b上に3層目のメモリーチップ12cと、この3層目のメモリーチップ12c上に4層目のメモリーチップ12dとを、順にフリップチップ実装する。そして、この状態から更に、図15Cに示すように、4層目のメモリーチップ12d上に5層目のIFチップ12eをフリップチップ実装する。これにより、上記複数の半導体チップ12a~12eを積層したチップ積層体3を得ることができる。次に、図16A~図16Cに示すように、上記複数の半導体チップ12a~12eを積層したチップ積層体3の各隙間に上記第1の封止体4となるアンダーフィル材4Aを充填することによって、チップ積層体3を封止する。具体的には、図16Aに示すように、塗布ステージ300上に、上記チップ積層体3を載置する。この塗布ステージ300の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、第1のアンダーフィル材4Aとの濡れ性の悪い材料からなる塗布用シート301が貼り渡されている。この状態から、図16Bに示すように、液状のアンダーフィル材4Aを供給するディスペンサー400を用いて、上記チップ積層体3の一辺に沿った位置の端部近傍からチップ積層体3の各隙間に向かってアンダーフィル材4Aを塗布する。このとき、アンダーフィル材4Aは、毛細管現象によりチップ積層体3の各隙間に浸透しながら充填される。ここで、上記チップ積層体3の一辺に沿った位置では、図16Cに示すように、このチップ積層体3の各隙間のうち、最上層に位置するIFチップ12eと、その直下に位置する4層目のメモリーチップ12dとの間から周囲にはみ出したアンダーフィル材4Aが、IFチップ12eの上面までせり上がることによって、このIFチップ12eの上面よりも上方に隆起したせり上がり部分4aを形成する。また、4層目のメモリーチップ12dと、その直下に位置する3層目のメモリーチップ12cとの間から周囲にはみ出したアンダーフィル材4Aが、4層目のメモリー12dの上面までせり上がることによって、このメモリーチップ12dの上面よりも上方に隆起したせり上がり部分4bを形成する。さらに、上記複数のメモリーチップ12a~12dの各隙間から周囲にはみ出したアンダーフィル材4Aは、上述したアンダーフィル材4Aとの濡れ性が悪い塗布用シート301によって面内に広がることが抑制されるため、上層側から下層側に向かって漸次幅方向に広がるものの、その幅を縮小することが可能である。この状態から、アンダーフィル材4Aを例えば150°C程度で加熱キュアすることで、このアンダーフィル材4Aを硬化させる。これにより、上記第1の封止体4により封止されたチップ積層体3が形成される。そして、図17A及び図17Bに示すように、この第1の封止体4により封止されたチップ積層体3を塗布用シート301から引き剥がす。このとき、第1の封止体4により封止されたチップ積層体3は、上述したアンダーフィル材4Aとの濡れ性が悪い塗布用シート301から容易に引き剥がすことが可能である。そして、この第1の封止体4により封止されたチップ積層体3は、図示を省略する収納用トレイに収容されて、次工程へと送られる。次に、図18A及び図18Bに示すように、上記配線基板2となる部分が複数並んで形成された母配線基板2Bを用意する。この母配線基板2Bは、例えばガラスエポキシ基板からなり、上記配線基板2となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインLに沿って切断することで、上記配線基板2となる部分を個々の配線基板2として切り出すことが可能となっている。また、母配線基板2Bの一面を被覆する絶縁膜11には、上記チップ積層体3の周囲からはみ出した第1の封止体4のせり上がり部分4aを逃がす開口部19が、上記パッド電極7が形成された領域を露出させる開口部と連続して形成されている。そして、図19A~図19Dに示すように、この母配線基板2Bの一面に、上記第1の封止体4により封止されたチップ積層体3を上記配線基板2となる部分毎に実装する。具体的には、図19Aに示すように、上記配線基板2となる部分の各パッド電極7上にワイヤーバンプ15を配置する。ワイヤーバンプ15は、例えば、AuやCu等からなるワイヤーの先端に溶融されたボールが形成されたものを、図示しないワイヤーボンディング装置を用いて、上記パッド電極7上に超音波熱圧着することで接合した後、ワイヤーの後端を引き切ることで形成される。この状態から、図19Bに示すように、NCPと呼ばれる液状の接着部材16を供給するディスペンサー500を用いて、母配線基板2B上に、上記配線基板2となる部分の実装領域2a毎に接着部材16を塗布する。この状態から、図19Cに示すように、ボンディングツール600を用いて、チップ積層体3を母配線基板2Bの上記配線基板2となる部分の実装領域2aにフリップ実装する。このフリップチップ実装では、ボンディングツール600の吸引孔601によりチップ積層体3を吸引保持しながら、このボンディングツール600がチップ積層体3をIFチップ12eを下方に向けた状態で保持する。このボンディングツール600は、IFチップ12eと上記配線基板2となる部分の実装領域2aとを対向させながら、その間にある第2のバンプ電極13bとパッド電極7との位置を合わせた状態で、上記第1の封止体4により封止されたチップ積層体3を上記配線基板2となる部分の実装領域2a上に載置する。そして、この状態でボンディングツール600が高温例えば300°C程度で加熱しながら荷重を加えることによって、第2のバンプ電極13bとパッド電極7とをワイヤーバンプ15を介して熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、図19Dに示すように、第2のバンプ電極13bとパッド電極7との間がワイヤーバンプ15を介して電気的に接続フリップチップ接続されて、上記第1の封止体4により封止されたチップ積層体3が母配線基板2Bの配線基板2となる部分の実装領域2aにフリップチップ実装される。本発明では、母配線基板2Bの一面を被覆する絶縁膜11に上記チップ積層体3の周囲からはみ出した第1の封止体4のせり上がり部分4aを逃がす開口部19を設けることで、このせり上がり部分4aが母配線基板2Bに干渉することを回避しながら、上述したIFチップ12eの他面と母配線基板2Bの一面配線基板2となる部分の実装領域2aとの間で、その間にある第2のバンプ電極13bとパッド電極7とをワイヤーバンプ15を介して適切に接合することが可能である。なお、上記ワイヤーバンプ15は、パッド電極7上に凸状に形成されるため、このワイヤーバンプ15と接続される上記IFチップ12eの第2のバンプ電極13b、並びにこの第2のバンプ電極13bと接続される貫通電極14の小径化を図ることが可能である。そして、この貫通電極14の小径化によって、貫通電極14を基点としたチップクラックの発生を抑制することが可能である。また、上記接着部材16は、母配線基板2Bの一面とIFチップ12eの他面との間からはみ出した状態で硬化される。これにより、上記第1の封止体4により封止されたチップ積層体3は、この接着部材16を介して母配線基板2Bの配線基板2となる部分の実装領域2aに接着固定される。なお、上記チップ積層体3の周囲からはみ出した第1の封止体4は、上記チップ積層体3が上記配線基板2となる部分に実装された状態において、下層側から上層側に向かって漸次幅方向に広がる逆テーパー形状となっている。本発明では、このような逆テーパー形状を有する第1の封止体4によって、母配線基板2Bの一面とIFチップ12eの他面との間からはみ出した接着部材16の這い上がりを抑制できるため、ボンディングツール600への接着部材16の付着に起因するチップ積層体3の割れや接合不良等の発生を低減できる。次に、図20に示すように、上記第1の封止体4により封止されたチップ積層体3を覆うように母配線基板2Bの一面側を上記第2の封止体5となるモールド樹脂5Aで封止する。具体的には、トランスファモールド装置図示せず。を用いる。このトランスファモールド装置は、母配線基板2Bの他面側を保持する下金型固定型と、母配線基板2Bの一面側に対向してモールド樹脂5Aが充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記第1の封止体4により封止されたチップ積層体3が実装された母配線基板2Bをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂5Aを注入する。このモールド樹脂5Aには、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂5Aを所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂5Aを硬化させる。さらに、所定の温度でベークすることで、モールド樹脂5Aが完全に硬化される。これにより、母配線基板2Bの一面側が上記第2の封止体5となるモールド樹脂5Aで完全に封止される。本発明では、上述したように、第1の封止体4で封止されたチップ積層体3を母配線基板2B上に実装した後、この母配線基板2B上を上記第2の封止体5となるモールド樹脂5Aで一括的に封止することで、ボイド気泡の発生を低減できる。次に、図21に示すように、母配線基板2Bの各配線基板2となる部分に設けられた上記接続ランド8上に、上記はんだボール6を配置する。具体的には、複数の吸着孔図示せず。が形成されたボールマウンターのマウントツール700を用いて、複数のはんだボール6をマウントツール700で吸着保持しながら、これら複数のはんだボール6にフラックスを転写形成した後、母配線基板2Bの各配線基板2となる部分毎にはんだボール6を接続ランド8上に載置する。そして、母配線基板2Bの全ての配線基板2となる部分にはんだボール6を載置した後、この母配線基板2Bをリフローする。これにより、母配線基板2Bの各配線基板2となる部分の接続ランド8上に、はんだボール6が配置される。次に、図22に示すように、母配線基板2Bを配線基板2となる部分毎に切断することによって個々の半導体パッケージ1Cに分割する。具体的には、母配線基板2Bの第2の封止体5側にダイシングテープ800を貼着した後、ダイシングブレード900を用いて母配線基板2Bをダイシングテープ800とは反対側からダイシングラインLに沿って切断する。これにより、半導体パッケージ1C毎に分割される。そして、これら半導体パッケージ1Cをダイシングテープ800から引き剥がすことで、上記図13に示す半導体パッケージ1Cを得ることができる。以上のように、本発明では、母配線基板2Bの一面を被覆する絶縁膜11に上記チップ積層体3の周囲からはみ出した第1の封止体4のせり上がり部分4aを逃がす開口部19を上記配線基板2となる部分毎に設けることで、このせり上がり部分4aが母配線基板2Bに干渉することを回避しながら、上述したIFチップ12eの他面と母配線基板2Bの一面配線基板2となる部分の実装領域2aとの間で、その間にある第2のバンプ電極13bとパッド電極7とをワイヤーバンプ15を介して適切に接合することが可能である。したがって、本発明によれば、上記チップ積層体3の薄型化を図りつつ、このチップ積層体3と配線基板2との間の接続信頼性を高めた半導体パッケージ1Cを製造することが可能である。なお、上記チップ積層体3は、4つのメモリーチップ12a~12dと1つのIFチップ12eを積層した構成となっているが、メモリーチップの積層数については2つ以上であればよく、このような5段構成に必ずしも限定されるものではなく、4段以下や6段以上としてもよい。また、上記チップ積層体3では、第1のバンプ電極13a、貫通電極14及び第2のバンプ電極13bの配置や数についても適宜変更して実施することが可能である。また、上記チップ積層体3は、最上層に位置するIFチップ12eを下方に向けた状態で配線基板2上に実装した構成となっているが、最下層に位置するメモリーチップ12aを下方に向けた状態で配線基板2上に実装することも可能である。また、上記チップ積層体3は、メモリーチップ12a~12dとIFチップ12eとを組み合わせた構成となっているが、チップの種類や大きさ等については任意に変更することが可能である。また、本発明は、上記BGA型の半導体パッケージ1A,1Bに限らず、例えば、LGALandGridArray型やCSP型などの他の半導体パッケージにも適用可能である。"