接合部の面積の異なる2つのPN接合の順方向電圧の電圧差に基づいて第1の電流を生成し、前記2つのPN接合のうちの接合部の面積の小さいPN接合の順方向電圧に基づいて前記第1の電流の温度係数と異なる極性の温度係数を有する第2の電流を生成する電流生成回路と、前記第1の電流と前記第2の電流とを合成した電流から基準電圧を生成する電圧生成回路と、を備えたことを特徴とするバイアス回路。前記電流生成回路は、第1のバイポーラトランジスタと、前記第1のバイポーラトランジスタに直列に接続された第1の抵抗と、前記第1のバイポーラトランジスタよりも接合部の面積が小さく、前記第1のバイポーラトランジスタと電流値の等しい電流が流れる第2のバイポーラトランジスタと、前記第2のバイポーラトランジスタのベースエミッタ間の順方向電圧が両端に供給され、前記第2の電流を生成する第2の抵抗と、を有し、前記第1の抵抗の両端の電圧と前記第1のバイポーラトランジスタのベースエミッタ間の順方向電圧との合成電圧と、前記第2のバイポーラトランジスタのベースエミッタ間の順方向電圧と、が等しくなるように、前記第1のバイポーラトランジスタと前記第2のバイポーラトランジスタとに流れる電流の電流値を制御して、前記第1の電流を生成することを特徴とする請求項1記載のバイアス回路。前記第1のバイポーラトランジスタのベースは、前記第1のバイポーラトランジスタのコレクタに接続され、前記第2のバイポーラトランジスタのベースは、前記第2のバイポーラトランジスタのコレクタに接続されていることを特徴とする請求項2記載のバイアス回路。前記第1のバイポーラトランジスタのベースは、前記第2のバイポーラトランジスタのベースに接続され、前記第2のバイポーラトランジスタのベースエミッタ間の順方向電圧を制御して、前記第1の電圧と前記第2の電圧とを等しくすることを特徴とする請求項2記載のバイアス回路。前記第2の抵抗は、前記第2のバイポーラトランジスタのベースとエミッタとに接続されていることを特徴とする請求項2~4のいずれか1つに記載のバイアス回路。前記第2の抵抗は、ボルテージフォロアを介して前記第2のバイポーラトランジスタのベースとエミッタとに接続されていることを特徴とする請求項2~4のいずれか1つに記載のバイアス回路。前記電圧生成回路は、前記第1の電流と前記第2の電流とを合成した電流から前記基準電圧よりも高い電圧をさらに生成することを特徴とする請求項1~6のいずれか1つに記載のバイアス回路。請求項1~7のいずれか1つに記載のバイアス回路と、前記基準電圧をバイアスとして供給される増幅素子と、を備えたことを特徴とする増幅回路。本発明の実施形態は、低電圧までの広い電圧範囲で動作可能で、バイアス電流の温度係数を設定可能なバイアス回路及び増幅回路を提供する。実施形態によれば、電流生成回路と、電圧生成回路と、を備えたことを特徴とするバイアス回路が提供される。前記電流生成回路は、接合部の面積の異なる2つのPN接合の順方向電圧の電圧差に基づいて第1の電流を生成し、前記2つのPN接合の接合部の面積の小さいPN接合の順方向電圧に基づいて前記第1の電流の温度係数と異なる極性の温度係数を有する第2の電流を生成する。前記電圧生成回路は、前記第1の電流と前記第2の電流とを合成した電流から基準電圧を生成する。以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。まず、第1の実施形態について説明する。図1は、第1の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。バイアス回路破線1で囲んだ部分は、電流を生成する電流生成回路破線2で囲んだ部分、基準電圧を生成する基準電圧生成回路破線3で囲んだ部分、及び基準電圧を出力するバッファ回路破線4で囲んだ部分を備えている。また、増幅回路5は、バイアス回路1と、バイアス回路1から基準電圧Vbias0を供給され、高周波信号RFinを増幅する増幅素子破線6で囲んだ部分とを備えている。なお、図1においては、増幅素子6がHBTヘテロ接合バイポーラトランジスタQ4を有する構成を例示している。電流生成回路2は、接合部の面積の異なる2つのPN接合の順方向電圧の電圧差に基づいて第1の電流IEを生成し、接合部の面積の小さいPN接合の順方向電圧に基づいて第2の電流IRを生成する。なお、第1の電流と第2の電流とは、温度係数の極性が異なる。第1のNPNトランジスタQ1のベースエミッタ間は、相対的に接合部の面積の大きいPN接合として用いられ、第1のNPNトランジスタQ1よりもエミッタ面積の小さい第2のNPNトランジスタQ2のベースエミッタ間は、相対的に接合部の面積の大きいPN接合として用いられる。第1のNPNトランジスタQ1のベースは、第1のNPNトランジスタQ1のコレクタに接続され、第1のNPNトランジスタQ1は、ダイオード接続されている。また、第1のNPNトランジスタQ1のエミッタは接地される。また、第2のNPNトランジスタQ2のベースは、第2のNPNトランジスタQ2のコレクタに接続され、第2のNPNトランジスタQ2は、ダイオード接続されている。第2のNPNトランジスタQ2のエミッタは接地される。第1のNPNトランジスタQ1のベース及びコレクタは、第1の抵抗R2の一端に接続される。第1の抵抗R2の他端は、Pチャンネル形MOSFET以下、PMOSM3のドレインに接続される。PMOSM3のソースは、電源Vccに接続される。また、第2のNPNトランジスタQ2のベース及びコレクタは、PMOSM4のドレインに接続され、PMOSM4のソースは、電源Vccに接続される。第2のNPNトランジスタQ2のベースとエミッタに、第2の抵抗R3が、並列に接続されている。直列に接続された第1のNPNトランジスタQ1と第1の抵抗R2に、第3の抵抗R4が、並列に接続されている。すなわち、第1のNPNトランジスタQ1のエミッタと第1の抵抗R2の他端に、第3の抵抗R4が接続される。第2の抵抗R3と第3の抵抗R4は、同種類の抵抗であり、同一の温度係数を有し、抵抗値が等しく設定されている。また、第1の抵抗R2は、第2の抵抗R3及び第3の抵抗R4と同種類の抵抗であり、同一の温度係数を有する。また、第1の演算増幅回路EA1の反転入力端子-には、第2のNPNトランジスタQ2のベースエミッタ間の順方向電圧V2が、入力される。第1の演算増幅回路EA1の非反転入力端子には、第1の抵抗R2の両端の電圧と第1のNPNトランジスタQ1のベースエミッタ間の順方向電圧との合成電圧V1が、入力される。第1の演算増幅回路EA1の出力は、PMOSM3、M4のゲートに接続されている。電圧生成回路3は、第1の電流IEと第2の電流IRとを合成した電流I1から基準電圧V3を生成する。電圧生成回路3は、電流生成回路2におけるPMOSM3、M4とカレントミラー構成のPMOSM5と、増幅素子6のHBTQ4と同種類の基準トランジスタQ3とで構成される。PMOSM5のソースは、電源Vccに接続され、ゲートは電流生成回路2の第1の演算増幅回路EA1の出力に接続され、ドレインは、基準トランジスタQ3のベースに接続されている。基準トランジスタQ3は、ベースとコレクタとが接続され、エミッタは接地されている基準トランジスタQ3のベース電位は、基準電圧V3として、バッファ回路4に出力される。バッファ回路4は、基準電圧V3と等しい基準電圧Vbias0を出力する。バッファ回路4は、第2の演算増幅回路EA2とPMOSMPoと抵抗R6とで電流出力タイプのボルテージフォロア回路を構成している。第2の演算増幅回路EA2の反転入力端子-には、電圧生成回路3で生成された基準電圧V3が入力される。非反転入力端子には、PMOSMPoのドレインの電圧が帰還される。また、PMOSMPoのゲートは、第1の演算増幅回路EA1の出力に接続され、ソースは、電源Vccに接続されている。PMOSMPoのドレインの電圧は、抵抗R6を介して、第2の演算増幅回路EA2に負帰還される。この結果、PMOSMPoのドレインは、バッファ回路4の出力として、基準電圧V3と等しい基準電圧Vbias0を出力する。なお、抵抗R6は、第1の演算増幅回路EA2の入力保護素子としてPMOSMPoのドレインと第1の演算増幅回路EA1の入力間に挿入されている。次に、バイアス回路1の動作について説明する。バイアス回路1は、電流生成回路2において第1の電流IEと第2の電流IRとを生成し、電圧生成回路3において、第1の電流IEと第2の電流IRとを合成した電流I1から基準電圧V3を生成する。さらにバッファ回路4から、基準電圧Vbias0として出力する。電流生成回路2のPMOSM3、M4はカレントミラーを成し、PMOSM3が生成する電流I1は、PMOSM4が生成する電流I2と等しい。また、上記のとおり、第1の演算増幅回路EA1の反転入力端子-には、第2のNPNトランジスタQ2のベースエミッタ間の順方向電圧V2が、入力される。第1の演算増幅回路EA1の非反転入力端子には、第1の抵抗R2の両端の電圧と第1のNPNトランジスタQ1のベースエミッタ間の順方向電圧との合成電圧V1が、入力される。第1の演算増幅回路EA1は、電圧差V1-V2を増幅し、出力電圧をPMOSM3、M4のゲートに出力している。したがって、第1の演算増幅回路EA1は、電圧差V1-V2が高くなると、PMOSM3、M4が生成する電流I1、I2を減少させ、電圧差V1-V2が低くなると、PMOSM3、M4が生成する電流I1、I2を増加させる。また、電流I1、I2が減少すると、第1の抵抗R2の電圧降下が減少するため、電圧差V1-V2は、低くなり、電流I1、I2が増加すると、第1の抵抗R2の電圧降下が増加するため、電圧差V1-V2は、高くなる。したがって、第1の演算増幅回路EA1は、合成電圧V1と、順方向電圧V2と、の電圧差V1-V2が0になるように、PMOSM3、M4のゲート電圧を制御する。上記のとおり、第2の抵抗R3の抵抗値は、第3の抵抗R4の抵抗値と等しいため、第2の抵抗R3を流れる電流IRは、第3の抵抗R4を流れる電流と等しくなる。また、第1のNPNトランジスタQ1のエミッタ電流IE1は、第2のNPNトランジスタQ2のエミッタ電流IE2と等しい。そこで、第1のNPNトランジスタQ1のエミッタ電流及び第2のNPNトランジスタQ2のエミッタ電流を第1の電流IEとする。第1の電流IEは、電源Vccの電圧、PMOSM3、M4に依存しない。第2のNPNトランジスタQ2のベースエミッタ間の順方向電圧V2と第1のNPNトランジスタQ1のベースエミッタ間の順方向電圧との電圧差ΔVFは、第1の抵抗R2の両端の電圧に等しい。したがって、電流IEは、第1のNPNトランジスタQ1と第2のNPNトランジスタQ2とのエミッタの面積比をSE1/SE2、第1の抵抗R2の抵抗値をR2として、1式のようになる。ここで、VTは、熱電圧であり、ボルツマン定数をk、温度をT、電子の電荷をqとして、VT=kT/qである。また、第2の抵抗R3と第3の抵抗R4とは抵抗値が等しく、両端にかかる電圧V1とV2とが等しくなることから、それぞれの抵抗を流れる第2の電流IRは、第2の抵抗R3の抵抗値をR3として、IR=V2/R3となり、第1の電流IEと第2の電流IRとを合成した電流I1=I2は、2式のようになる。したがって、電流I1のばらつきと温度係数は、それぞれ3式、4式のようになり、ばらつきは、第2の抵抗R3の抵抗値R3のばらつきに、温度係数は、比例定数Kの値と、順方向電圧V2の値で決定される。電流I1の温度係数が0となる温度依存性をキャンセルする条件は、5式のようになる。したがって、第1のNPNトランジスタQ1及び第2のNPNトランジスタQ2のエミッタ面積と、エミッタ電流である第1の電流IE=ΔVF/R2で定まるベースエミッタ間電圧V2の値と、その電圧V2で定まる比例定数Kの値に、抵抗比R3/R2を合わせることで、電流I1の温度係数を0にすることができる。また、例えば第2の抵抗R3の温度係数が正の場合においては、抵抗比R3/R2を5式で定まる値よりも大きくすることにより、電流I1の温度係数を正にすることができ、抵抗比R3/R2を小さくすることにより、電流I1の温度係数を負にすることができる。このように、エミッタ面積の異なる2つトランジスタのベースエミッタ間電圧の電圧差ΔVFは、正の温度係数を有し、ベースエミッタ間電圧V2は負の温度係数を有する。その結果、電流生成回路2においては、接合部の面積の異なるPN接合の順方向電圧の電圧差ΔVFに基づいて第1の電流IEを生成し、2つのPN接合の接合部の面積の小さいPN接合の順方向電圧V2に基づいて第1の電流IEの温度係数と極性の異なる温度係数を有する第2の電流IRを生成する。そして、各電流値の設定により、電流I1の温度係数を正、0、負に設定することができる。また、上記のとおり、電流IE、電流IRは、電源Vccの電圧変動、回路構成素子のPMOSM3、M4、第1及び第2のNPNトランジスタQ1、Q2の特性変動に依存しない。さらに、電流生成回路2においては、電源Vccの電圧が、第2のNPNトランジスタQ2のベースエミッタ間の電圧V2と、PMOSM4のソースドレイン間の飽和電圧Vdsatと、の合成電圧よりも高ければ動作可能である。例えば、約1V程度の低い電源電圧で動作可能である。電圧生成回路3においては、第1の演算増幅回路EA1の出力電圧が、PMOSM5のゲートに入力されている。上記のとおり、PMOSM5は、電流生成回路2のPMOSM3、M4と特性が揃えられている。したがって、PMOSM5は、電流生成回路2のPMOSM3、M4で生成された電流I1=I2のサイズ比倍の電流I3を生成する。電流I3は、増幅素子6と同種類のトランジスタQ3に流れ、基準電圧V3を生成する。バッファ回路4は、電流出力のボルテージフォロアであり、電圧生成回路3で生成された基準電圧V3を入力して、基準電圧V3と等しい基準電圧Vbias0を出力する。また、基準電圧Vbias0は、増幅素子6のHBTQ4のベースに供給される。HBTQ4は、HBTQ4と基準トランジスタQ3とのエミッタの面積比SEQ4/SEQ3倍に相当するバイアス電流Ibias=I3×SEQ4/SEQ3を生成する。バッファ回路4は、増幅素子6側からみると、低周波域では、大きな電圧ゲインを有する演算増幅回路EA2で制御され、非常に小さいなインピーダンスの直流電圧源とみなせる。一方、高周波域では、演算増幅回路EA2の電圧ゲインが、非常に小さくなることから、PMOSMPoの定電流特性が現れることになる。その結果、バイアス回路1側での高周波入力信号RFinの損失が小さくなり、増幅素子6の素子単体のNFやゲインなどの性能が最大限引き出し易くなる。このように、バイアス回路1においては、接合部の面積の異なるPN接合の順方向電圧差ΔVFに基づいて第1の電流IEを生成し、また、接合部の面積の小さいPN接合の順方向電圧V2に基づいて第1の電流IEの温度係数と異なる極性の温度係数を有する第2の電流IRを生成している。そして、第1の電流IEと第2の電流IRとを合成した電流I1から基準電圧Vbias0を生成している。その結果、電流I1の温度係数を正、0、負に設定することができ、また、増幅回路5においては、基準電圧Vbias0をバイアス電圧として供給される増幅素子6に、電流I1と同様の温度係数を有するバイアス電流Ibiasを生成することができる。また、バイアス回路1においては、第2のNPNトランジスタQ2のベースエミッタ間の順方向電圧V2と、PMOSM4のソースドレイン間の飽和電圧Vdsatとの合成電圧よりも電源Vccの電圧が高ければ動作可能であり、低電圧動作が可能である。なお、バイアス回路1においては、接合部の面積の異なる2つのPN接合として、それぞれダイオード接続された、第1のNPNトランジスタQ1と第1のNPNトランジスタQ1よりもエミッタ面積の小さい第2のNPNトランジスタQ2を用いている。しかし、PNPトランジスタを用いてもよく、またPN接合ダイオードを用いてもよい。例えばBiCMOSで構成した場合、NPNトランジスタのダイオードは、単体ダイオードと比較して特性ばらつきに優れているため、電流範囲を広げることができる。また、例えば寄生PNPトランジスタで構成した場合、CMOSプロセスで実現可能になる。以下に説明する他の実施形態についても同様である。また、バイアス回路1においては、増幅素子6が、HBTQ4を有する構成を例示している。しかし、増幅素子が例えばNMOSなどのFETを有する場合、基準トランジスタは、増幅素子に合わせて、FETで構成することができる。以下に説明する他の実施形態についても同様である。次に、第2の実施形態について説明する。図2は、第2の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。バイアス回路1aにおいては、図1に表したバイアス回路1の電圧生成回路3が、電圧生成回路3aに置き換えられている。電流生成回路2、バッファ回路4については、図1のバイアス回路1と同様である。また、増幅回路5aは、バイアス回路1aと、バイアス回路1aから基準電圧Vbias0、Vbias1とを供給され、高周波信号RFinを増幅する増幅素子6aとを備えている。増幅素子6aは、カスコード構成のHBTQ4とNMOSM7とを有している。また、図2においては、図1と同一の要素には、同一の符号を付している。電圧生成回路3aは、図1に表した電圧生成回路3に、電流生成回路2のPMOSM3、M4とカレントミラーを構成するPMOSM6と、抵抗R5と、増幅素子6aのNMOSM6と同種類の基準トランジスタM18、バイパスコンデンサが追加されている。PMOSM6のソースは、電源Vccに接続され、ゲートは、第1の演算増幅回路EA1の出力に接続され、ドレインは、抵抗R5の一端に接続されている。抵抗R5の他端は、準トランジスタM18のゲート及びドレインに接続されている。また、基準トランジスタM18のソースは、接地されている。PMOSM6のゲートには、PMOSM3、M4、M5と同一の第1の演算増幅回路EA1の出力電圧が供給されるため、PMOSM6は、PMOSM3、M4で生成された電流I1のサイズ比倍の電流I3を生成する。電流I3は、抵抗R5と基準トランジスタM18とに流れ、抵抗R5とPMOSM6との接続点に基準電圧Vbias1を生成する。基準電圧Vbias1は、増幅素子6のNMOSM7のゲートに供給される。なお、抵抗R5とPMOSM6との接続点は、バイパスコンデンサを介して接地されており、NMOSM7はゲート接地とされている。このように、バイアス回路1aは、カスコード構成のHBTQ4とNMOSM7を有する増幅素子6に対して、バイアスVbias0、Vbias1を供給することができる。また、HBTQ4とNMOSM7とに対して、バイアスを独立に生成しているため、入力高周波信号RFinのNMOSM7への回り込みを軽減することができる。バイアス回路1aのこれ以外の構成、動作、及び効果については、バイアス回路1と同様である。なお、バイアス回路1aにおいては、増幅素子6aが、カスコード構成のHBTQ4とNMOSM7とを有する構成を例示している。しかし、増幅素子6aは、他の素子、例えばHBTとHBTとのカスコード構成、NMOSとNMOSとのカスコード構成とすることもできる。また、それに合わせて、電圧生成回路3aの基準トランジスタQ3、M18もHBTとHBT、NMOSとNMOSとで構成することができる。以下に説明する他の実施形態についても同様である。また、バイアス回路1aは、基準電圧Vbias0と基準電圧Vbias1とを、独立に生成している。しかし、基準トランジスタQ3とNMOSM5との間に抵抗R5を接続し、抵抗R5の両端にそれぞれ基準電圧Vbias0と基準電圧Vbias1とを生成することもできる。以下に説明する他の実施形態についても同様である。次に、第3の実施形態について説明する。図3は、第3の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。バイアス回路破線1bで囲んだ部分は、電流を生成する電流生成回路破線2aで囲んだ部分、基準電圧を生成する基準電圧生成回路破線3bで囲んだ部分、基準電圧を出力するバッファ回路破線4で囲んだ部分を備えている。また、増幅回路5bは、バイアス回路1bと、バイアス回路1bから基準電圧Vbias0を供給され、高周波信号RFinを増幅する増幅素子破線6で囲んだ部分とを備えている。なお、バッファ回路4、増幅素子6については、図1に表したバッファ回路4、増幅素子6と同様である。電流生成回路2aは、第1のNPNトランジスタQ5と、第1のNPNトランジスタQ5よりもエミッタ面積の小さい第2のNPNトランジスタQ6と、第1の抵抗R2と、PMOSM3、M4とを有している。第1の抵抗R2は、第1のNPNトランジスタQ5に直列に接続されている。すなわち、第1のNPNトランジスタQ5のエミッタは、第1の抵抗R2の一端に接続される。第1の抵抗R2の他端は、接地される。第1のNPNトランジスタQ5のコレクタは、PMOSM3のドレイン及びゲートに接続される。PMOSM3のソースは、電源Vccに接続される。また、第2のNPNトランジスタQ6のエミッタは設定され、コレクタは、PMOSM4のドレインに接続される。PMOSM4のソースは、電源Vccに接続される。PMOSM3のゲートは、PMOSM3のドレイン、PMOSM4のゲート及び第1の演算増幅回路EA1の非反転入力端子に接続される。PMOSM3、M4は、カレントミラーCM1を構成している。また、第1の演算増幅回路EA1の反転入力端子-は、PMOSM4のドレイン及び第2のNPNトランジスタQ6のコレクタに接続される。また、第1の演算増幅回路EA1の出力は、PMOSM8のゲートに接続される。PMOSM8のソースは、電源Vccに接続され、ドレインは、第1のNPNトランジスタQ5のベースと第2のNPNトランジスタQ6のベースと第2の抵抗R3の一端に接続される。第2の抵抗R3の他端は、接地される。電圧生成回路3bは、電流生成回路2aにおけるPMOSM3、M4とカレントミラーCM1を構成するPMOSM13と、PMOSM8とカレントミラーを構成するPMOSM9と、増幅素子6のHBTQ4と同種類の基準トランジスタQ3とで構成される。PMOSM13のソースは、電源Vccに接続され、ゲートは、PMOSM13のゲート及びドレインに接続される。また、PMOSM9のソースは、電源Vccに接続され、ゲートは、第1の演算増幅回路EA1の出力に接続される。PMOSM9のドレイン及びPMOSM13のドレインは、基準トランジスタQ3のベース及びコレクタに接続される。なお、PMOSM13は、PMOSM3、M4と特性の揃ったPMOSであり、PMOSM9は、PMOSM8と特性の揃ったPMOSである。次に、バイアス回路1bの動作について説明する。電流生成回路2aのPMOSM3、M4は、カレントミラーを構成しているため、PMOSM3が生成する電流I1とPMOSM4が生成する電流I2とは等しい。また、第1の演算増幅回路EA1は、第1の抵抗R2の両端の電圧と第1のNPNトランジスタQ5のコレクタエミッタ間電圧とを合成した合成電圧と、第2のNPNトランジスタQ6のコレクタエミッタ間電圧と、が等しくなるように、PMOSM8、第2の抵抗R3を介して第1のNPNトランジスタQ5のベース電圧及び第2のNPNトランジスタQ6のベース電圧を制御する。すなわち、第1の演算増幅回路EA1は、第1の抵抗R2の両端の電圧と第1のNPNトランジスタQ5のベースエミッタ間の順方向電圧とを合成した合成電圧と、第2のNPNトランジスタQ6のベースエミッタ間の順方向電圧と、が等しくなるように、共通のベース電圧を制御する。したがって、第1のNPNトランジスタQ5の電流及び第2のNPNトランジスタQ6の第1の電流IE、第1の電流IEと第2の抵抗R3を流れる第2の電流IRとを合成した電流I1=I2は、バイアス回路1と同様に1、2式のようになる。電圧生成回路3bにおいては、PMOSM13のゲートがPMOSM3のゲートに接続されてPMOSM13がPMOSM3とカレントミラーCM1を構成しているため、PMOSM13は、PMOSM3が生成する第1の電流IEのサイズ比倍の電流を生成する。また、第1の演算増幅回路EA1の出力電圧が、PMOSM8、M9のゲートに入力されている。したがって、PMOSM9は、PMOSM8が生成する電流IRのサイズ比倍の電流を生成する。したがって、第1の電流IEと第2の電流IRとを合成した電流I1のサイズ比倍の電流I3が、増幅素子6と同種類の基準トランジスタQ3を流れ、基準電圧V3を生成する。バッファ回路4aは、電流出力のボルテージフォロアであり、電圧生成回路3bで生成された基準電圧V3を入力して、基準電圧V3と等しい基準電圧Vbias0を出力する。また、基準電圧Vbias0は、増幅素子6のHBTQ4のベースに供給される。HBTQ4は、HBTQ4と基準トランジスタQ3とのエミッタの面積比SEQ4/SEQ3倍に相当するバイアス電流Ibias=I3×SEQ4/SEQ3を生成する。したがって、バイアス回路1bは、バイアス回路1と同様の効果を有する。また、バイアス回路1における第2の抵抗R3、第3の抵抗R4の抵抗値は、バイアス電流Ibiasを規定するため、高精度が要求され、回路面積が大きくなる。したがって、バイアス回路1bは、バイアス回路1の第3の抵抗R4を有しないため、回路面積を小型化できる。図4は、第4の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。バイアス回路破線1cで囲んだ部分は、電流を生成する電流生成回路破線2bで囲んだ部分、基準電圧を生成する電圧生成回路破線3cで囲んだ部分、基準電圧を出力するバッファ回路破線4で囲んだ部分を備えている。また、増幅回路5cは、バイアス回路1cと、バイアス回路1cから基準電圧Vbias0、Vbias1を供給され、高周波信号RFinを増幅する増幅素子破線6aで囲んだ部分とを備えている。なお、バッファ回路4及び増幅素子6aは、図2におけるものと同様である。電流生成回路2bは、第1のNPNトランジスタQ1と、第1のNPNトランジスタQ1よりもエミッタ面積接合部の面積の小さい第2のNPNトランジスタQ2と、PMOSM3、M4、M15と、NMOS14と、第1及び第2の抵抗R2、R3と、第1及び第3の演算増幅回路EA1、EA3とを有している。第1のNPNトランジスタQ1のベースは、第1のNPNトランジスタQ1のコレクタに接続され、第1のNPNトランジスタQ1は、ダイオード接続されている。第1のNPNトランジスタQ1のエミッタは接地される。また、第2のNPNトランジスタQ2のベースは、第2のNPNトランジスタQ2のコレクタに接続され、第2のNPNトランジスタQ2は、ダイオード接続されている。第2のNPNトランジスタQ2のエミッタは、接地される。第1のNPNトランジスタQ1のベース及びコレクタは、第1の抵抗R2の一端に接続される。第1の抵抗R2の他端は、PMOSM3のドレインに接続される。PMOSM3のソースは、電源Vccに接続される。また、第2のNPNトランジスタQ2のベース及びコレクタは、PMOSM4のドレインに接続され、PMOSM4のソースは、電源Vccに接続される。第1の演算増幅回路EA1の反転入力端子-には、第2のNPNトランジスタQ2のベースエミッタ間の順方向電圧V2が入力される。第1の演算増幅回路EA1の非反転入力端子には、第1の抵抗R2の両端の電圧と第1のNPNトランジスタQ1のベースエミッタ間の順方向電圧との合成電圧V1が入力される。第1の演算増幅回路EA1の出力は、PMOSM3、M4のゲートに接続される。また、第3の演算増幅回路EA3は、NMOSM14を介した電流出力タイプのボルテージフォロア回路を構成している。第3の演算増幅回路EA3の非反転入力端子には、第2のNPNトランジスタQ2のベースエミッタ間の順方向電圧V2が入力される。第3の演算増幅回路EA3の反転入力端子-は、NMOSM14のソース及び第2の抵抗R3の一端に接続され、第3の演算増幅回路EA3の出力は、NMOSM14のゲートに接続される。NMOSM14のドレインは、PMOSM15のドレイン及びゲートに接続される。PMOSM15のソースは、電源Vccに接続される。また、第2の抵抗R2の他端は、接地される。第3の演算増幅回路EA3は、第2のNPNトランジスタQ2のベースエミッタ間の順方向電圧V2を入力して、第2の抵抗R3に順方向電圧V2と等しい電圧を出力する。このように、電流生成回路2bは、図1に表した電流生成回路2における第1の演算増幅回路EA1の前段の第2の抵抗R3と第3の抵抗R4とを削除して、第3の演算増幅回路EA3で構成されたボルテージフォロアを介して第2の抵抗R3を接続した構成になっている。電圧生成回路3cは、図2に表した電圧生成回路3aに、PMOSM16、M17が追加された構成である。PMOSM16のソースは、電源Vccに接続され、ドレインは、PMOSM5のドレインに接続され、ゲートは、PMOSM15のゲート及びドレインに接続される。PMOSM17のソースは、電源Vccに接続され、ドレインは、PMOSM6のドレインに接続され、ゲートは、PMOSM15のゲート及びドレインに接続される。次に、バイアス回路1cの動作について説明する。電流生成回路2bの動作は、図1に表した電流生成回路2と同様であり、第1のNPNトランジスタQ1の電流及び第2のNPNトランジスタQ2の第1の電流IE、第1の電流IEと第2の抵抗R3を流れる第2の電流IRとを合成した電流I1=I2は、バイアス回路1と同様に1、2式のようになる。PMOSM3、M4が生成する電流は、第1のNPNトランジスタQ1及び第2のNPNトランジスタQ2の第1の電流IEと等しい。また、PMOSM15を流れる電流は、第2の抵抗R3を流れる第2の電流IRと等しい。電圧生成回路3cは、第1の電流IEと第2の電流IRとを合成した電流I1のサイズ比倍の電流I3をPMOSM5、M16で生成して、基準トランジスタQ3に流している。基準トランジスタQ3は、基準電圧V3を生成し、バッファ回路4aを介して、増幅素子6aに基準電圧Vbias0として出力する。また、第1の電流IEと第2の電流IRとを合成した電流I1のサイズ比倍の電流I3をPMOSM6、M17で生成して、基準トランジスタM18及び抵抗R5に流している。抵抗R5には、基準電圧Vbias1が生成される。したがって、バイアス回路1cは、バイアス回路1aと同様の効果を有する。また、バイアス回路1cは、バイアス回路1bと同様に第3の抵抗R4を有しないため、回路面積を小型化できる。図5は、第5の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。バイアス回路1dは、図4に表したバイアス回路1cの電圧生成回路3cを電圧生成回路3dに置き換えて構成されている。また、増幅回路5dは、バイアス回路1dと、バイアス回路1dから基準電圧Vbias0、Vbias1を供給され、高周波信号RFinを増幅する増幅素子破線6bで囲んだ部分とを備えている。なお、電流生成回路2b、バッファ回路4、及び起動回路5aは、図4におけるものと同様である。増幅素子6bは、カスコード構成のHBTQ4、Q6を有している。そのため、電圧生成回路3dは、電圧生成回路3cのNMOSM18をHBTQ7に置き換えて構成されている。したがって、バイアス回路1dの動作は、バイアス回路1cと同様であり、バイアス回路1dは、バイアス回路1cと同様の効果を有する。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲は、これら実施形態に限定されない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。