"第1データ及び第2データの一方が選択的に入力され、入力されたデータに応じた第1駆動電圧を生成する第1出力回路部と、前記第1データ及び前記第2データの他方が選択的に入力され、入力されたデータに応じた第2駆動電圧を生成する第2出力回路部と、前記第1駆動電圧及び前記第2駆動電圧の一方が選択的に印加される第1出力部と、前記第1駆動電圧及び前記第2駆動電圧の他方が選択的に印加される第2出力部と、前記第1出力回路部に前記第1データが入力されるとともに前記第2出力回路部に前記第2データが入力される入力非反転状態と、前記第1出力回路部に前記第2データが入力されるとともに前記第2出力回路部に前記第1データが入力される入力反転状態と、を切替制御する入力極性制御部と、前記第1出力部に前記第1駆動電圧が印加されるとともに前記第2出力部に前記第2駆動電圧が印加される出力非反転状態と、前記第1出力部に前記第2駆動電圧が印加されるとともに前記第2出力部に前記第1駆動電圧が印加される出力反転状態と、を切替制御する出力極性制御部と、共通出力線と、前記第1出力部及び前記共通出力線を電気的に接続するか否かを切替制御する第1接続制御部と、前記第2出力部及び前記共通出力線を電気的に接続するか否かを切替制御する第2接続制御部と、前記第2出力回路部に入力されるデータの状態に応じて前記第1接続制御部が切替制御するとともに前記第1出力回路部に入力されるデータの状態に応じて前記第2接続制御部が切替制御するテスト動作状態と、それ以外の動作状態と、を切替制御する動作状態制御部と、を備えることを特徴とする駆動回路。前記動作状態制御部が前記テスト動作状態を成し、前記第1データがテスト用データであるとき、前記共通出力線に前記第1データに応じた前記第1駆動電圧または前記第2駆動電圧が印加され、前記動作状態制御部が前記テスト動作状態を成し、前記第2データがテスト用データであるとき、前記共通出力線に前記第2データに応じた前記第1駆動電圧または前記第2駆動電圧が印加されることを特徴とする請求項1に記載の駆動回路。前記第1出力回路部は、非出力状態であるときに、前記第1駆動電圧を前記第1出力部及び前記第2出力部に印加しないものであり、前記第2出力回路部は、非出力状態であるときに、前記第2駆動電圧を前記第1出力部及び前記第2出力部に印加しないものであり、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用データである前記第1データが前記第1出力回路部に入力され、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第2出力回路部に入力され、前記第2出力回路部が非出力状態になることで、前記共通出力線に前記第1データに応じた前記第1駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用データである前記第1データが前記第2出力回路部に入力され、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第1出力回路部に入力され、前記第1出力回路部が非出力状態になることで、前記共通出力線に前記第1データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第1出力回路部に入力され、テスト用データである前記第2データが前記第2出力回路部に入力され、前記第1出力回路部が非出力状態になることで、前記共通出力線に前記第2データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第2出力回路部に入力され、テスト用データである前記第2データが前記第1出力回路部に入力され、前記第2出力回路部が非出力状態になることで、前記共通出力線に前記第2データに応じた前記第1駆動電圧が印加される状態と、の少なくとも1つの状態を成すことを特徴とする請求項2に記載の駆動回路。前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用かつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータである前記第1データが前記第1出力回路部に入力され、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第2出力回路部に入力されることで、前記共通出力線に前記第1データに応じた前記第1駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、テスト用かつ前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第2出力回路部に入力され、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータである前記第2データが前記第1出力回路部に入力されることで、前記共通出力線に前記第1データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第1出力回路部に入力され、テスト用かつ前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータである前記第2データが前記第2出力回路部に入力されることで、前記共通出力線に前記第2データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータである前記第1データが前記第2出力回路部に入力され、テスト用かつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第1出力回路部に入力されることで、前記共通出力線に前記第2データに応じた前記第1駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、テスト用かつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第1出力回路部に入力され、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータである前記第2データが前記第2出力回路部に入力されることで、前記共通出力線に前記第1データに応じた前記第1駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用かつ前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータである前記第1データが前記第2出力回路部に入力され、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第1出力回路部に入力されることで、前記共通出力線に前記第1データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータである前記第1データが前記第1出力回路部に入力され、テスト用かつ前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第2出力回路部に入力されることで、前記共通出力線に前記第2データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第2出力回路部に入力され、テスト用かつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータである前記第2データが前記第1出力回路部に入力されることで、前記共通出力線に前記第2データに応じた前記第1駆動電圧が印加される状態と、の少なくとも1つの状態を成すことを特徴とする請求項2に記載の駆動回路。前記第1データ及び前記第2データがnビットnは自然数のデータであり、前記動作状態制御部が前記テスト動作状態を成すとき、前記第1接続制御部が、前記第2出力回路部に入力される前記第1データまたは前記第2データの最下位ビットの状態に応じて、前記第1出力部及び前記共通出力線を電気的に接続するか否かを切替制御し、前記第2接続制御部が、前記第1出力回路部に入力される前記第1データまたは前記第2データの最下位ビットの状態に応じて、前記第2出力部及び前記共通出力線を電気的に接続するか否かを切替制御する、または、前記第1接続制御部が、前記第2出力回路部に入力される前記第1データまたは前記第2データの最上位ビットの状態に応じて、前記第1出力部及び前記共通出力線を電気的に接続するか否かを切替制御し、前記第2接続制御部が、前記第1出力回路部に入力される前記第1データまたは前記第2データの最上位ビットの状態に応じて、前記第2出力部及び前記共通出力線を電気的に接続するか否かを切替制御することを特徴とする請求項4に記載の駆動回路。前記動作状態制御部が、前記テスト動作状態と、共通の制御信号に応じて前記第1接続制御部及び前記第2接続制御部のそれぞれが切替制御する通常動作状態と、を切替制御するものであり、前記動作状態制御部が前記通常動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続せずかつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないための前記制御信号が、前記第1接続制御部及び前記第2接続制御部のそれぞれに入力されることで、前記第1出力部が前記第1データに応じた前記第1駆動電圧を出力し、前記第2出力部が前記第2データに応じた前記第2駆動電圧を出力する状態と、前記動作状態制御部が前記通常動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続せずかつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないための前記制御信号が、前記第1接続制御部及び前記第2接続制御部のそれぞれに入力されることで、前記第1出力部が前記第1データに応じた前記第2駆動電圧を出力し、前記第2出力部が前記第2データに応じた前記第1駆動電圧を出力する状態と、当該2つの状態の一方から他方へ切り替わるとき、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しかつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するための前記制御信号が、前記第1接続制御部及び前記第2接続制御部のそれぞれに入力される状態と、を成すことを特徴とする請求項1~5のいずれか1項に記載の駆動回路。請求項1~6のいずれか1項に記載の駆動回路を複数備え、前記駆動回路の前記共通出力線が共通するとともに、前記入力極性制御部、前記出力極性制御部及び前記動作状態制御部がそれぞれ同じ状態を成し、それぞれの前記動作状態制御部が前記テスト動作状態を成すとき、いずれか1つの前記駆動回路の前記第1データ及び前記第2データの一方が、テスト用データであり、他の前記駆動回路の前記第1データ及び前記第2データが、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータまたは前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータであることを特徴とする駆動装置。前記テスト用データに応じた参照電圧を印加するための第1入力端子と、前記共通出力線に印加される電圧を印加するための第2入力端子と、前記第1入力端子及び前記第2入力端子に印加されるそれぞれの電圧の大小を比較して比較結果を示す電圧を出力する出力端子と、を備える比較部をさらに備えることを特徴とする請求項7記載の駆動装置。前記共通出力線に印加される電圧を前記第2入力端子に印加する第1比較部状態と、前記出力端子が出力する電圧を前記第2入力端子に印加する第2比較部状態と、を切替制御する比較部状態制御部を、さらに備え、前記動作状態制御部が前記テスト動作状態を成すとき、前記比較部状態制御部が前記第1比較部状態を成し、前記動作状態制御部が前記テスト動作状態以外の動作状態を成すとき、前記比較部状態制御部が前記第2比較部状態を成すことを特徴とする請求項8に記載の駆動装置。複数の前記駆動回路の前記第1出力回路部及び前記第2出力回路部が並んで配置され、その両端の少なくとも一方に前記比較部が配置されることを特徴とする請求項8または9に記載の駆動装置。しかしながら、上記の集積回路では、必要となる測定機器のプローブの数を、出力パッドの半数までしか減少させることができないため、問題となる。また、上記の駆動装置において、1つのスイッチが切替可能な出力回路部及び出力パッドの数を3つ以上に増やせば、測定機器のプローブの数をさらに減少させることも可能である。しかし、スイッチが切替可能な出力回路部及び出力パッドの数を増やすほど、回路の構成や制御方法が複雑化するため、問題となる。本発明は、上記の問題点に鑑み、簡素な構成の測定機器を用いて容易にテストを行うことができる駆動回路や、当該駆動回路を備える駆動装置を提供することを目的とする。上記目的を達成するため、本発明は、第1データ及び第2データの一方が選択的に入力され、入力されたデータに応じた第1駆動電圧を生成する第1出力回路部と、前記第1データ及び前記第2データの他方が選択的に入力され、入力されたデータに応じた第2駆動電圧を生成する第2出力回路部と、前記第1駆動電圧及び前記第2駆動電圧の一方が選択的に印加される第1出力部と、前記第1駆動電圧及び前記第2駆動電圧の他方が選択的に印加される第2出力部と、前記第1出力回路部に前記第1データが入力されるとともに前記第2出力回路部に前記第2データが入力される入力非反転状態と、前記第1出力回路部に前記第2データが入力されるとともに前記第2出力回路部に前記第1データが入力される入力反転状態と、を切替制御する入力極性制御部と、前記第1出力部に前記第1駆動電圧が印加されるとともに前記第2出力部に前記第2駆動電圧が印加される出力非反転状態と、前記第1出力部に前記第2駆動電圧が印加されるとともに前記第2出力部に前記第1駆動電圧が印加される出力反転状態と、を切替制御する出力極性制御部と、共通出力線と、前記第1出力部及び前記共通出力線を電気的に接続するか否かを切替制御する第1接続制御部と、前記第2出力部及び前記共通出力線を電気的に接続するか否かを切替制御する第2接続制御部と、前記第2出力回路部に入力されるデータの状態に応じて前記第1接続制御部が切替制御するとともに前記第1出力回路部に入力されるデータの状態に応じて前記第2接続制御部が切替制御するテスト動作状態と、それ以外の動作状態と、を切替制御する動作状態制御部と、を備えることを特徴とする駆動回路を提供する。さらに、上記特徴の駆動回路は、前記動作状態制御部が前記テスト動作状態を成し、前記第1データがテスト用データであるとき、前記共通出力線に前記第1データに応じた前記第1駆動電圧または前記第2駆動電圧が印加され、前記動作状態制御部が前記テスト動作状態を成し、前記第2データがテスト用データであるとき、前記共通出力線に前記第2データに応じた前記第1駆動電圧または前記第2駆動電圧が印加されると、好ましい。さらに、上記特徴の駆動回路は、前記第1出力回路部は、非出力状態であるときに、前記第1駆動電圧を前記第1出力部及び前記第2出力部に印加しないものであり、前記第2出力回路部は、非出力状態であるときに、前記第2駆動電圧を前記第1出力部及び前記第2出力部に印加しないものであり、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用データである前記第1データが前記第1出力回路部に入力され、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第2出力回路部に入力され、前記第2出力回路部が非出力状態になることで、前記共通出力線に前記第1データに応じた前記第1駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用データである前記第1データが前記第2出力回路部に入力され、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第1出力回路部に入力され、前記第1出力回路部が非出力状態になることで、前記共通出力線に前記第1データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第1出力回路部に入力され、テスト用データである前記第2データが前記第2出力回路部に入力され、前記第1出力回路部が非出力状態になることで、前記共通出力線に前記第2データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第2出力回路部に入力され、テスト用データである前記第2データが前記第1出力回路部に入力され、前記第2出力回路部が非出力状態になることで、前記共通出力線に前記第2データに応じた前記第1駆動電圧が印加される状態と、の少なくとも1つの状態を成すと、好ましい。さらに、上記特徴の駆動回路は、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用かつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータである前記第1データが前記第1出力回路部に入力され、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第2出力回路部に入力されることで、前記共通出力線に前記第1データに応じた前記第1駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、テスト用かつ前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第2出力回路部に入力され、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータである前記第2データが前記第1出力回路部に入力されることで、前記共通出力線に前記第1データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第1出力回路部に入力され、テスト用かつ前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータである前記第2データが前記第2出力回路部に入力されることで、前記共通出力線に前記第2データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータである前記第1データが前記第2出力回路部に入力され、テスト用かつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第1出力回路部に入力されることで、前記共通出力線に前記第2データに応じた前記第1駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、テスト用かつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第1出力回路部に入力され、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータである前記第2データが前記第2出力回路部に入力されることで、前記共通出力線に前記第1データに応じた前記第1駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用かつ前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータである前記第1データが前記第2出力回路部に入力され、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第1出力回路部に入力されることで、前記共通出力線に前記第1データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータである前記第1データが前記第1出力回路部に入力され、テスト用かつ前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第2データが前記第2出力回路部に入力されることで、前記共通出力線に前記第2データに応じた前記第2駆動電圧が印加される状態と、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続するためのデータである前記第1データが前記第2出力回路部に入力され、テスト用かつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータである前記第2データが前記第1出力回路部に入力されることで、前記共通出力線に前記第2データに応じた前記第1駆動電圧が印加される状態と、の少なくとも1つの状態を成すと、好ましい。さらに、上記特徴の駆動回路は、前記第1データ及び前記第2データがnビットnは自然数のデータであり、前記動作状態制御部が前記テスト動作状態を成すとき、前記第1接続制御部が、前記第2出力回路部に入力される前記第1データまたは前記第2データの最下位ビットの状態に応じて、前記第1出力部及び前記共通出力線を電気的に接続するか否かを切替制御し、前記第2接続制御部が、前記第1出力回路部に入力される前記第1データまたは前記第2データの最下位ビットの状態に応じて、前記第2出力部及び前記共通出力線を電気的に接続するか否かを切替制御する、または、前記第1接続制御部が、前記第2出力回路部に入力される前記第1データまたは前記第2データの最上位ビットの状態に応じて、前記第1出力部及び前記共通出力線を電気的に接続するか否かを切替制御し、前記第2接続制御部が、前記第1出力回路部に入力される前記第1データまたは前記第2データの最上位ビットの状態に応じて、前記第2出力部及び前記共通出力線を電気的に接続するか否かを切替制御すると、好ましい。さらに、上記特徴の駆動回路は、前記動作状態制御部が、前記テスト動作状態と、共通の制御信号に応じて前記第1接続制御部及び前記第2接続制御部のそれぞれが切替制御する通常動作状態と、を切替制御するものであり、前記動作状態制御部が前記通常動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続せずかつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないための前記制御信号が、前記第1接続制御部及び前記第2接続制御部のそれぞれに入力されることで、前記第1出力部が前記第1データに応じた前記第1駆動電圧を出力し、前記第2出力部が前記第2データに応じた前記第2駆動電圧を出力する状態と、前記動作状態制御部が前記通常動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続せずかつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないための前記制御信号が、前記第1接続制御部及び前記第2接続制御部のそれぞれに入力されることで、前記第1出力部が前記第1データに応じた前記第2駆動電圧を出力し、前記第2出力部が前記第2データに応じた前記第1駆動電圧を出力する状態と、当該2つの状態の一方から他方へ切り替わるとき、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しかつ前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続するための前記制御信号が、前記第1接続制御部及び前記第2接続制御部のそれぞれに入力される状態と、を成すと好ましい。また、本発明は、上記特徴の駆動回路を複数備え、前記駆動回路の前記共通出力線が共通するとともに、前記入力極性制御部、前記出力極性制御部及び前記動作状態制御部がそれぞれ同じ状態を成し、それぞれの前記動作状態制御部が前記テスト動作状態を成すとき、いずれか1つの前記駆動回路の前記第1データ及び前記第2データの一方が、テスト用データであり、他の前記駆動回路の前記第1データ及び前記第2データが、前記第1接続制御部が前記第1出力部及び前記共通出力線を電気的に接続しないためのデータまたは前記第2接続制御部が前記第2出力部及び前記共通出力線を電気的に接続しないためのデータであることを特徴とする駆動装置を提供する。さらに、上記特徴の駆動装置は、前記テスト用データに応じた参照電圧を印加するための第1入力端子と、前記共通出力線に印加される電圧を印加するための第2入力端子と、前記第1入力端子及び前記第2入力端子に印加されるそれぞれの電圧の大小を比較して比較結果を示す電圧を出力する出力端子と、を備える比較部をさらに備えると、好ましい。さらに、上記特徴の駆動装置は、前記共通出力線に印加される電圧を前記第2入力端子に印加する第1比較部状態と、前記出力端子が出力する電圧を前記第2入力端子に印加する第2比較部状態と、を切替制御する比較部状態制御部を、さらに備え、前記動作状態制御部が前記テスト動作状態を成すとき、前記比較部状態制御部が前記第1比較部状態を成し、前記動作状態制御部が前記テスト動作状態以外の動作状態を成すとき、前記比較部状態制御部が前記第2比較部状態を成すと、好ましい。さらに、上記特徴の駆動装置は、複数の前記駆動回路の前記第1出力回路部及び前記第2出力回路部が並んで配置され、その両端の少なくとも一方に前記比較部が配置されると、好ましい。上記特徴の駆動回路では、動作状態制御部がテスト動作状態を成すことで、駆動回路の動作結果を示す種々の駆動電圧を、共通出力線に印加することができる。そのため、駆動回路に所定の画素データを入力するとともに、共通出力線に印加される駆動電圧を測定するだけで、容易に駆動回路のテストを行うことができる。したがって、当該駆動回路は、簡素な構成の測定機器を用いて容易にテストを行うことが可能である。以下、本発明の第1~第3実施形態に係る駆動装置について、図面を参照して説明する。なお、以下では説明の具体化のために、本発明の実施形態に係る駆動装置が、ドット反転駆動を行うアクティブマトリクス型の液晶表示装置に適用され得る駆動装置ソースドライバである場合を、例示する。<<基本構成>>最初に、本発明の第1~第3実施形態に係る駆動装置に共通する基本構成の一例について、図面を参照して説明する。図1は、本発明の第1~第3実施形態に係る駆動装置の基本構成の一例を示すブロック図である。図1に示すように、駆動装置1は、書込信号ENB1a,ENB1b~ENBka,ENBkbを順次出力するシフトレジスタ10と、シフトレジスタ10が出力する書込信号ENBiaに同期して画素データを取得するデータラッチ2iaと、書込信号ENBibに同期して画素データを取得するデータラッチ2ibと、データラッチ2iaが出力する画素データの出力先を切替制御する入力極性制御部3iaと、データラッチ2ibが出力する画素データの出力先を切替制御する入力極性制御部3ibと、入力極性制御部3ia,3ibの切替制御に応じてデータラッチ2ia,2ibの一方が出力する画素データを保持するホールドラッチ4iaと、入力極性制御部3ia,3ibの切替制御に応じてデータラッチ2ia,2ibの他方が出力する画素データを保持するホールドラッチ4ibと、ホールドラッチ4iaが出力する画素データのレベルを変換するレベルシフタ5iaと、ホールドラッチ4ibが出力する画素データのレベルを変換するレベルシフタ5ibと、供給される正極性電圧を用いてレベルシフタ5iaが出力する画素データに応じた正極性の駆動電圧を生成するDAC6iaと、供給される負極性電圧を用いてレベルシフタ5ibが出力する画素データに応じた負極性の駆動電圧を生成するDAC6ibと、DAC6iaが出力する駆動電圧の波形を整形するバッファとして機能するオペアンプ7iaと、DAC6ibが出力する駆動電圧の波形を整形するバッファとして機能するオペアンプ7ibと、オペアンプ7iaが出力する駆動電圧の出力先を切替制御する出力極性制御部8iaと、オペアンプ7ibが出力する駆動電圧の出力先を切替制御する出力極性制御部8ibと、出力極性制御部8ia,8ibの切替制御に応じてオペアンプ7ia,7ibの一方が出力する駆動電圧が印加される出力パッド9iaと、出力極性制御部8ia,8ibの切替制御に応じてオペアンプ7ia,7ibの他方が出力する駆動電圧が印加される出力パッド9ibと、共通出力線CLと、出力パッド9iaと共通出力線CLとを電気的に接続するか否かを切替制御する接続制御部10iaと、出力パッド9ibと共通出力線CLとを電気的に接続するか否かを切替制御する接続制御部10ibと、CS信号に応じて接続制御部10iaが切替制御を行うか負極性の駆動電圧を生成する出力回路部4ib~7ibに入力される画素データに応じて接続制御部10iaが切替制御を行うかを切替制御する動作状態制御部11iaと、CS信号に応じて接続制御部10ibが切替制御を行うか正極性の駆動電圧を生成する出力回路部4ia~7iaに入力される画素データに応じて接続制御部10ibが切替制御を行うかを切替制御する動作状態制御部11ibと、を備える。入力極性制御部3ia,3ib、出力極性制御部8ia,8ib、接続制御部10ia,10ibCS信号に応じて切替制御を行う場合、動作状態制御部11ia,11ibは、例えば制御回路図1では不図示から入力されるそれぞれの信号に応じて、切替制御を行う。また、当該制御部は、駆動装置1の各部の動作タイミングを、必要に応じて制御し得る。シフトレジスタ10は、パルス信号である書込信号ENBiを順次作成し、対応するデータラッチ21iaまたはデータラッチ21ibに出力する。データラッチ21iaまたはデータラッチ21ibは、書込信号ENBiの入力に同期して、バス等を介して供給されている画素データを取得する。なお、画素データはどのようなものであっても良いが、以下では説明の具体化のために、画素データが8ビット例えば、10進法で0~255、16進法で00~FFのデータである場合を、例示する。入力極性制御部3iaは、データラッチ2iaが出力する画素データを、ホールドラッチ4ia,4ibの一方に選択的に出力する。同様に、入力極性制御部3ibは、データラッチ21ibが出力する画素データを、ホールドラッチ4ia,4ibの他方に選択的に出力する。即ち、入力極性制御部3ia,3ibは、データラッチ2iaが出力する画素データをホールドラッチ4iaに入力しデータラッチ2ibが出力する画素データをホールドラッチ4ibに入力する状態以下、入力非反転状態とすると、データラッチ2iaが出力する画素データをホールドラッチ4ibに入力しデータラッチ2ibが出力する画素データをホールドラッチ4iaに入力する状態以下、入力反転状態とすると、を成す。ホールドラッチ4iaは、データラッチ2iaまたはデータラッチ2ibが出力する画素データを保持する。同様に、ホールドラッチ4iaは、データラッチ2iaまたはデータラッチ2ibが出力する画素データを保持する。なお、ホールドラッチ4ia,4ibが同時期に保持する画素データは、同一行の画素回路に対応するものである。レベルシフタ5iaは、ホールドラッチ4iaが出力する画素データのレベルを変換して、DAC6iaと動作状態制御部11ibとに出力する。同様に、レベルシフタ5ibは、ホールドラッチ4ibが出力する画素データのレベルを変換して、DAC6ibと動作状態制御部11iaとに出力する。DAC6iaは、供給される正極性電圧を用いて、ホールドラッチ4iaが出力する画素データに応じた正極性の駆動電圧を生成して出力する。同様に、DAC6ibは、供給される負極性電圧を用いて、ホールドラッチ4ibが出力する画素データに応じた負極性の駆動電圧を生成して出力する。オペアンプ7iaは、DAC6iaが出力する正極性の駆動電圧が非反転入力端子に入力され、出力端子が反転入力端子に接続される構成ボルテージフォロワであり、非反転入力端子に入力される正極性の駆動電圧の波形を整形して出力する。同様に、オペアンプ7ibは、DAC6ibが出力する負極性の駆動電圧が非反転入力端子に入力され、出力端子が反転入力端子に接続される構成ボルテージフォロワであり、非反転入力端子に入力される負極性の駆動電圧の波形を整形して出力する。出力極性制御部8iaは、オペアンプ7iaが出力する正極性の駆動電圧を、出力パッド9ia,9ibの一方に選択的に印加する。同様に、出力極性制御部8ibは、オペアンプ7ibが出力する負極性の駆動電圧を、出力パッド9ia,9ibの他方に選択的に印加する。即ち、出力極性制御部8ia,8ibは、オペアンプ7iaが出力する正極性の駆動電圧を出力パッド9iaに印加しオペアンプ7ibが出力する負極性の駆動電圧を出力パッド9ibに印加する状態以下、出力非反転状態とすると、オペアンプ7iaが出力する正極性の駆動電圧を出力パッド9ibに印加しオペアンプ7ibが出力する負極性の駆動電圧を出力パッド9iaに印加する状態以下、出力反転状態とすると、を成す。出力パッド9iaには、複数の画素回路が接続された配線例えば、ソースラインが接続され、出力パッド9iaに印加される駆動電圧が当該画素回路に印加される。同様に、出力パッド9ibには、複数の画素回路が接続された配線例えば、ソースラインが接続され、出力パッド9ibに印加される駆動電圧が当該画素回路に印加される。そして、別の駆動装置であるゲートドライバが、ある行に整列する画素回路に所定の電圧を印加すると、出力パッド9ia,9ibに印加される駆動電圧が、当該行に整列する画素回路が有する液晶に印加される。接続制御部10iaは、CS信号及びレベルシフタ5ibが出力する画素データ換言すると、出力回路部4ib~7ibに入力される画素データのいずれか一方に応じて、出力パッド9ia及び共通出力線CLを電気的に接続するか否かを切替制御する。同様に、接続制御部10ibは、CS信号及びレベルシフタ5iaが出力する画素データ換言すると、出力回路部4ia~7iaに入力される画素データのいずれか一方に応じて、出力パッド9ib及び共通出力線CLを電気的に接続するか否かを切替制御する。接続制御部10ia,10ibの切替制御により、共通出力線CLに複数の出力パッドが電気的に接続されると、複数の当該出力パッドは共通出力線CLを介して短絡する。一方、接続制御部10ia,10ibの切替制御により、共通出力線CLに1つの出力パッドが電気的に接続されると、当該出力パッドに印加される電圧が共通出力線CLに印加される。動作状態制御部11ia,11ibは、CS信号に応じて接続制御部10ia,10ibが切替制御を行う状態以下、通常動作状態とすると、レベルシフタ5ibが出力する画素データに応じて接続制御部10iaが切替制御を行うとともにレベルシフタ5iaが出力する画素データに応じて接続制御部10ibが切替制御を行う状態以下、テスト動作状態とすると、の少なくとも2つの状態を成す。通常動作状態では、接続制御部10ia,10ibが、共通のCS信号に応じて共通の切替制御を行う。具体的に、接続制御部10ia,10ibは、CS信号に応じて、出力パッド9ia,9ibが共通出力線CLを介して電気的に接続短絡する状態と、出力パッド9ia,9ibが共通出力線CLを介して電気的に接続短絡しない状態と、の2つの状態を成す。一方、テスト動作状態では、接続制御部10ia,10ibが、レベルシフタ5ia,5ibが出力する個別の画素データに応じて個別の切替制御を行う。これにより、駆動回路2ia,2ib~11ia,11ibの動作結果を示す種々の駆動電圧が、共通出力線CLに印加され得る。以上のように、動作状態制御部11ia,11ibがテスト動作状態を成すことで、駆動回路2ia,2ib~11ia,11ibの動作結果を示す種々の駆動電圧を、共通出力線CLに印加することができる。そのため、駆動回路2ia,2ib~11ia,11ibに所定の画素データを入力するとともに、共通出力線CLに印加される駆動電圧を測定するだけで、容易に駆動回路2ia,2ib~11ia,11ibのテスト動作を行うことができる。したがって、当該駆動回路2ia,2ib~11ia,11ibは、簡素な構成の測定機器を用いて容易にテスト動作を行うことが可能である。本発明の第1~第3実施形態に係る駆動装置1では、動作状態制御部11ia,11ibが通常動作状態を成す場合における駆動装置1の動作以下、通常動作とするは共通するが、動作状態制御部11ia,11ibがテスト動作状態を成す場合における駆動装置1の動作以下、テスト動作とするは実施形態毎に異なる。そのため、まず各実施形態で共通する駆動装置1の通常動作について説明し、実施形態毎に異なる駆動装置1のテスト動作については後述する。駆動装置1が通常動作を行う場合、上記のように動作状態制御部11ia,11ibが、切替制御により通常動作状態を成す。このとき、入力極性制御部3ia,3ib及び出力極性制御部8ia,8ibが適宜切替制御を行う以下説明する第1通常動作と第2通常動作とを行うことで、ドット反転駆動が行われる。第1通常動作では、データラッチ2iaが出力する画素データ以下、第1データとするがホールドラッチ4iaに入力され、データラッチ2ibが出力する画素データ以下、第2データとするがホールドラッチ4ibに入力されるように、入力極性制御部3ia,3ibが切替制御を行う。このとき、オペアンプ7iaが出力する駆動電圧が出力パッド9iaに印加され、オペアンプ7ibが出力する駆動電圧が出力パッド9ibに印加されるように、出力極性制御部8ia,8ibが切替制御を行う。これにより、第1データに対応する正極性の駆動電圧が出力パッド9iaに印加され、第2データに対応する負極性の駆動電圧が出力パッド9ibに印加される。なお、この間、接続制御部10ia,10ibに、共通出力線CLを介して、出力パッド9ia,9ibを電気的に接続短絡させないCS信号が入力される。第2通常動作では、データラッチ2iaが出力する第1データがホールドラッチ4ibに入力され、データラッチ2ibが出力する第2データがホールドラッチ4iaに入力されるように、入力極性制御部3ia,3ibが切替制御を行う。さらに、オペアンプ7iaが出力する駆動電圧が出力パッド9ibに印加され、オペアンプ7ibが出力する駆動電圧が出力パッド9iaに印加されるように、出力極性制御部8ia,8ibが切替制御を行う。これにより、第1データに対応する負極性の駆動電圧が出力パッド9iaに印加され、第2データに対応する正極性の駆動電圧が出力パッド9ibに印加される。なお、この間、接続制御部10ia,10ibに、共通出力線CLを介して、出力パッド9ia,9ibを電気的に接続短絡させないCS信号が入力される。また、上記の第1通常動作と第2通常動作とが切り替えられる際、オペアンプ7ia,7ibは、それぞれの出力がハイインピーダンスになるように制御される。さらにこの時、接続制御部10ia,10ibに、共通出力線CLを介して、出力パッド9ia,9ibを電気的に接続短絡させるCS信号が入力される。これにより、出力パッド9ia,9ibに接続するそれぞれの画素回路図1では不図示に充電されている、異なる極性の電荷が相殺チャージシェアされるため、当該画素回路に所望の電圧を印加するために駆動装置1が供給する電流を、低減することが可能になる。このように、駆動装置1は、既存のCS線図20参照を、共通出力線CLとして利用することができる。そのため、共通出力線CLを新たに設ける必要がなく、駆動装置1の設計を大幅に変更したり、回路規模が増大したりすることを、抑制することができる。<<第1実施形態>>次に、本発明の第1実施形態に係る駆動装置1について、図面を参照して説明する。なお、上述のように、ここでは本発明の第1実施形態に係る駆動装置1のテスト動作について説明する。また、本発明の第1実施形態に係る駆動装置1は、テスト用の画素データである第1データに応じた正極性の駆動電圧を出力する第1テスト動作と、テスト用の画素データである第1データに応じた負極性の駆動電圧を出力する第2テスト動作と、テスト用の第2データに応じた負極性の駆動電圧を出力する第3テスト動作と、テスト用の画素データである第2データに応じた正極性の駆動電圧を出力する第4テスト動作と、の少なくとも1つをテスト動作として実行する。また、本発明の第1実施形態に係る駆動装置1は、出力回路部4ia~7ia,4ib~7ibの駆動電圧が出力パッド9ia,9ibに印加されない状態以下、非出力状態とするを、任意に成すことができる構成を備える。具体的に例えば、本発明の第1実施形態に係る駆動装置1は、オペアンプ7ia,7ibのそれぞれの出力をハイインピーダンスにするか否かを切替制御し得る構成例えば、上述の通常動作時に使用される構成や、オペアンプ7ia,7ibに対する電力の供給の可否を切替制御し得る構成等を備える。ただし、以下では説明の具体化のために、本発明の第1実施形態に係る駆動装置1が、正極性の駆動電圧を生成する出力回路部4ia~7iaと、負極性の駆動電圧を生成する出力回路部4ib~7ibと、のいずれか一方を選択的に非出力状態にすることができる構成を備える場合を、例示する。また、ある1つの駆動回路2ia,2ib~11ia,11ibを対象とするテスト動作について、例示する。特に、図2~図5を参照して、i=1の駆動回路を対象とするテスト動作第1~第4テスト動作を、例示する。さらに、接続制御部10iaが、最下位ビットが0の画素データをレベルシフタ5ibがレベルを変換して出力するときに、出力パッド9ia及び共通出力線CLを電気的に接続せず、最下位ビットが1の画素データをレベルシフタ5ibがレベルを変換して出力するときに、出力パッド9ia及び共通出力線CLを電気的に接続するものであり、かつ、接続制御部10ibが、最下位ビットが0の画素データをレベルシフタ5iaがレベルを変換して出力するときに、出力パッド9ib及び共通出力線CLを電気的に接続せず、最下位ビットが1の画素データをレベルシフタ5iaがレベルを変換して出力するときに、出力パッド9ib及び共通出力線CLを電気的に接続するものである場合を、例示する。また、以下説明する第1~第4テスト動作のそれぞれにおいて、動作状態制御部11ia,11ibは、テスト動作状態を成す。<第1テスト動作>最初に、本発明の第1実施形態に係る駆動装置1の第1テスト動作について、図2を参照して説明する。図2は、本発明の第1実施形態に係る駆動装置の第1テスト動作を示すブロック図である。なお、図2において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを太い破線で示し、出力回路部が非出力状態であることを×で示す。第1テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。さらに、負極性の駆動電圧を生成する出力回路部4ib~7ibが、非出力状態になる。データラッチ21aには、テスト用の画素データ例えば、任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続するための画素データ最下位ビットが1であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。このとき、第1データの最下位ビットが1であると、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続する。しかし、負極性の駆動電圧を生成する出力回路部4ib~7ibが非出力状態になるため、共通出力線CLには、出力回路部41b~71bが生成する負極性の駆動電圧が印加されない。したがって、共通出力線CLには、第1データに応じた正極性の駆動電圧のみが印加される。<第2テスト動作>次に、本発明の第1実施形態に係る駆動装置1の第2テスト動作について、図3を参照して説明する。図3は、本発明の第1実施形態に係る駆動装置の第2テスト動作を示すブロック図である。なお、図3において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを太い破線で示し、出力回路部が非出力状態であることを×で示す。第2テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。さらに、正極性の駆動電圧を生成する出力回路部4ia~7iaが、非出力状態になる。データラッチ21aには、テスト用の画素データ例えば、任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続するための画素データ最下位ビットが1であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。このとき、第1データの最下位ビットが1であると、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続する。しかし、正極性の駆動電圧を生成する出力回路部4ia~7iaが非出力状態になるため、共通出力線CLには、出力回路部41a~71aが生成する正極性の駆動電圧が印加されない。したがって、共通出力線CLには、第1データに応じた負極性の駆動電圧のみが印加される。<第3テスト動作>次に、本発明の第1実施形態に係る駆動装置1の第3テスト動作について、図4を参照して説明する。図4は、本発明の第1実施形態に係る駆動装置の第3テスト動作を示すブロック図である。なお、図4において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを太い破線で示し、出力回路部が非出力状態であることを×で示す。第3テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。さらに、正極性の駆動電圧を生成する出力回路部4ia~7iaが、非出力状態になる。データラッチ21aには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続するための画素データ最下位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ例えば、任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。このとき、第2データの最下位ビットが1であると、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続する。しかし、正極性の駆動電圧を生成する出力回路部4ia~7iaが非出力状態になるため、共通出力線CLには、出力回路部41a~71aが生成する正極性の駆動電圧が印加されない。したがって、共通出力線CLには、第2データに応じた負極性の駆動電圧のみが印加される。<第4テスト動作>次に、本発明の第1実施形態に係る駆動装置1の第4テスト動作について、図5を参照して説明する。図5は、本発明の第1実施形態に係る駆動装置の第4テスト動作を示すブロック図である。なお、図5において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを太い破線で示し、出力回路部が非出力状態であることを×で示す。第4テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。さらに、負極性の駆動電圧を生成する出力回路部4ib~7ibが、非出力状態になる。データラッチ21aには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続するための画素データ最下位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ例えば、任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。このとき、第2データの最下位ビットが1であると、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続する。しかし、負極性の駆動電圧を生成する出力回路部4ib~7ibが非出力状態になるため、共通出力線CLには、出力回路部41b~71bが生成する正極性の駆動電圧が印加されない。したがって、共通出力線CLには、第2データに応じた負極性の駆動電圧のみが印加される。上述した第1~第4テスト動作によって、テスト用の画素データである第1データまたは第2データに応じた正極性または負極性の駆動電圧が、共通出力線CLに印加される。そのため、共通出力線CLに印加される駆動電圧を測定することで、駆動回路2ia,2ib~11ia,11ibのテストを行うことが可能になる。<<第2実施形態>>次に、本発明の第2実施形態に係る駆動装置1について、図面を参照して説明する。なお、本発明の第2実施形態に係る駆動装置1は、テスト用の画素データである第1データに応じた正極性の駆動電圧を出力する第1テスト動作と、テスト用の画素データである第1データに応じた負極性の駆動電圧を出力する第2テスト動作と、テスト用の第2データに応じた負極性の駆動電圧を出力する第3テスト動作と、テスト用の画素データである第2データに応じた正極性の駆動電圧を出力する第4テスト動作と、の少なくとも1つをテスト動作として実行する。ただし、以下では説明の具体化のために、ある1つの駆動回路2ia,2ib~11ia,11ibに対してテストが行われる場合を、例示する。特に、図6~図9を参照して、i=1の駆動回路に対して第1テスト~第4テストのそれぞれが行われる場合を、例示する。さらに、接続制御部10iaが、最下位ビットが0の画素データをレベルシフタ5ibがレベルを変換して出力するときに、出力パッド91a及び共通出力線CLを電気的に接続せず、最下位ビットが1の画素データをレベルシフタ5ibがレベルを変換して出力するときに、出力パッド9ia及び共通出力線CLを電気的に接続するものであり、かつ、接続制御部10ibが、最下位ビットが0の画素データをレベルシフタ5iaがレベルを変換して出力するときに、出力パッド91b及び共通出力線CLを電気的に接続せず、最下位ビットが1の画素データをレベルシフタ5iaがレベルを変換して出力するときに、出力パッド9ib及び共通出力線CLを電気的に接続するものである場合を、例示する。また、以下説明する第1~第4テスト動作のそれぞれにおいて、動作状態制御部11ia,11ibは、テスト動作状態を成す。<第1テスト動作>最初に、本発明の第2実施形態に係る駆動装置1の第1テスト動作について、図6を参照して説明する。図6は、本発明の第2実施形態に係る駆動装置の第1テスト動作を示すブロック図である。なお、図6において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。第1テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。データラッチ21aには、テスト用の画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続するための画素データ最下位ビットが1であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。このとき、テスト用の画素データである第1データの最下位ビットが0であるため、共通出力線CLには、出力回路部41b~71bが生成する負極性の駆動電圧が印加されない。したがって、共通出力線CLには、第1データに応じた正極性の駆動電圧のみが印加される。<第2テスト動作>次に、本発明の第2実施形態に係る駆動装置1の第2テスト動作について、図7を参照して説明する。図7は、本発明の第2実施形態に係る駆動装置の第2テスト動作を示すブロック図である。なお、図7において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。第2テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力反転状態を成す。データラッチ21aには、テスト用の画素データ最下位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。このとき、テスト用の画素データである第1データの最下位ビットが1であるため、共通出力線CLに、出力回路部41b~71bが生成する負極性の駆動電圧が印加される。したがって、共通出力線CLには、第1データに応じた負極性の駆動電圧のみが印加される。<第3テスト動作>次に、本発明の第2実施形態に係る駆動装置1の第3テスト動作について、図8を参照して説明する。図8は、本発明の第2実施形態に係る駆動装置の第3テスト動作を示すブロック図である。なお、図8において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。第3テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。データラッチ21aには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続するための画素データ最下位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ最下位ビットが0であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。このとき、テスト用の画素データである第2データの最下位ビットが0であるため、共通出力線CLには、出力回路部41a~71aが生成する正極性の駆動電圧が印加されない。したがって、共通出力線CLには、第2データに応じた負極性の駆動電圧のみが印加される。<第4テスト動作>次に、本発明の第2実施形態に係る駆動装置1の第4テスト動作について、図9を参照して説明する。図9は、本発明の第2実施形態に係る駆動装置の第4テスト動作を示すブロック図である。なお、図9において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。第4テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力反転状態を成す。データラッチ21aには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ最下位ビットが1であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。このとき、テスト用の画素データである第2データの最下位ビットが1であるため、共通出力線CLに、出力回路部41a~71aが生成する正極性の駆動電圧が印加される。したがって、共通出力線CLには、第2データに応じた正極性の駆動電圧のみが印加される。上述した第1~第4テスト動作によって、テスト用の画素データである第1データまたは第2データに応じた正極性または負極性の駆動電圧が、共通出力線CLに印加される。そのため、共通出力線CLに印加される駆動電圧を測定することで、駆動回路2ia,2ib~11ia,11ibのテストを行うことが可能になる。<<第3実施形態>>次に、本発明の第3実施形態に係る駆動装置1について、図面を参照して説明する。なお、本発明の第3実施形態に係る駆動装置1は、テスト用の画素データである第1データに応じた正極性の駆動電圧を出力する第1テスト動作と、テスト用の画素データである第1データに応じた負極性の駆動電圧を出力する第2テスト動作と、テスト用の第2データに応じた負極性の駆動電圧を出力する第3テスト動作と、テスト用の画素データである第2データに応じた正極性の駆動電圧を出力する第4テスト動作と、の少なくとも1つをテスト動作として実行する。ただし、以下では説明の具体化のために、ある1つの駆動回路2ia,2ib~11ia,11ibに対してテストが行われる場合を、例示する。特に、図10~図13を参照して、i=1の駆動回路に対して第1テスト~第4テストのそれぞれが行われる場合を、例示する。さらに、接続制御部10iaが、最上位ビットが0の画素データをレベルシフタ5ibがレベルを変換して出力するときに、出力パッド91a及び共通出力線CLを電気的に接続せず、最上位ビットが1の画素データをレベルシフタ5ibがレベルを変換して出力するときに、出力パッド9ia及び共通出力線CLを電気的に接続するものであり、かつ、接続制御部10ibが、最上位ビットが0の画素データをレベルシフタ5iaがレベルを変換して出力するときに、出力パッド91b及び共通出力線CLを電気的に接続せず、最上位ビットが1の画素データをレベルシフタ5iaがレベルを変換して出力するときに、出力パッド9ib及び共通出力線CLを電気的に接続するものである場合を、例示する。また、以下説明する第1~第4テスト動作のそれぞれにおいて、動作状態制御部11ia,11ibは、テスト動作状態を成す。<第1テスト動作>最初に、本発明の第3実施形態に係る駆動装置1の第1テスト動作について、図10を参照して説明する。図10は、本発明の第3実施形態に係る駆動装置の第1テスト動作を示すブロック図である。なお、図10において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。第1テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。データラッチ21aには、テスト用の画素データ最上位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続するための画素データ最上位ビットが1であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。このとき、テスト用の画素データである第1データの最上位ビットが0であるため、共通出力線CLには、出力回路部41b~71bが生成する負極性の駆動電圧が印加されない。したがって、共通出力線CLには、第1データに応じた正極性の駆動電圧のみが印加される。<第2テスト動作>次に、本発明の第3実施形態に係る駆動装置1の第2テスト動作について、図11を参照して説明する。図11は、本発明の第3実施形態に係る駆動装置の第2テスト動作を示すブロック図である。なお、図11において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。第2テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力反転状態を成す。データラッチ21aには、テスト用の画素データ最上位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。このとき、テスト用の画素データである第1データの最上位ビットが1であるため、共通出力線CLに、出力回路部41b~71bが生成する負極性の駆動電圧が印加される。したがって、共通出力線CLには、第1データに応じた負極性の駆動電圧のみが印加される。<第3テスト動作>次に、本発明の第3実施形態に係る駆動装置1の第3テスト動作について、図12を参照して説明する。図12は、本発明の第3実施形態に係る駆動装置の第3テスト動作を示すブロック図である。なお、図12において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。第3テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。データラッチ21aには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続するための画素データ最上位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ最上位ビットが0であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。このとき、テスト用の画素データである第2データの最上位ビットが0であるため、共通出力線CLには、出力回路部41a~71aが生成する正極性の駆動電圧が印加されない。したがって、共通出力線CLには、第2データに応じた負極性の駆動電圧のみが印加される。<第4テスト動作>次に、本発明の第3実施形態に係る駆動装置1の第4テスト動作について、図13を参照して説明する。図13は、本発明の第3実施形態に係る駆動装置の第4テスト動作を示すブロック図である。なお、図13において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。第4テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力反転状態を成す。データラッチ21aには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ最上位ビットが1であり他が任意の画素データが、入力される。また、データラッチ22a~2kaには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ22b~2kbには、接続制御部102b~10kbが出力パッド92b~9kb及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。このとき、テスト用の画素データである第2データの最上位ビットが1であるため、共通出力線CLに、出力回路部41a~71aが生成する正極性の駆動電圧が印加される。したがって、共通出力線CLには、第2データに応じた正極性の駆動電圧のみが印加される。上述した第1~第4テスト動作によって、テスト用の画素データである第1データまたは第2データに応じた正極性または負極性の駆動電圧が、共通出力線CLに印加される。そのため、共通出力線CLに印加される駆動電圧を測定することで、駆動回路2ia,2ib~11ia,11ibのテストを行うことが可能になる。<第2実施形態及び第3実施形態の別テスト動作>上述の第2実施形態及び第3実施形態の第1~第4テスト動作は、第1実施形態とは異なり、テスト用の画素データが限定される。具体的に例えば、第2実施形態の第1テスト動作では、テスト用の画素データである第1データの最下位ビットが0に限定され図6参照、第3実施形態の第1テスト動作では、テスト用の画素データである第1データの最上位ビットが0に限定される図10参照。しかし、本発明の第2実施形態及び第3実施形態に係る駆動装置1は、この限定される最下位ビットまたは最上位ビットの値を、上述の説明中の値と異ならせた、さらに4つのテスト動作以下、別テスト動作とするをも実行し得る。即ち、本発明の第2実施形態及び第3実施形態に係る駆動装置1は、合計8つのテスト動作上述の第1~第4テスト動作、以下説明する4つの別テスト動作の少なくとも1つを、テスト動作として実行し得る。この別テスト動作の一例について、図14を参照して説明する。図14は、本発明の第2実施形態及び第3実施形態に係る駆動装置の別テスト動作の一例を示すブロック図である。なお、図14に示す別テスト動作は、第2実施形態の第1テスト動作図6参照に対応するものであり、第2実施形態の第1テスト動作におけるテスト用の画素データである第1データの最下位ビットを1にしたものである。図14に示す、第2実施形態の第1テスト動作図6参照に対応する別テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力反転状態を成す。また、データラッチ21aには、テスト用の画素データ最下位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。これ以外は、上述した第2実施形態の第1テスト動作と同様である。この場合、第2実施形態の第1テスト動作と同様に、共通出力線CLには、第1データに応じた正極性の駆動電圧のみが印加される。同様に、第2実施形態の第2テスト動作図7参照に対応する別テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。また、データラッチ21aには、テスト用の画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続するための画素データ最下位ビットが1であり他が任意の画素データが、入力される。これ以外は、上述した第2実施形態の第2テスト動作と同様である。この場合、第2実施形態の第2テスト動作と同様に、共通出力線CLには、第1データに応じた負極性の駆動電圧のみが印加される。同様に、第2実施形態の第3テスト動作図8参照に対応する別テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力反転状態を成す。また、データラッチ21aには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続しないための画素データ最下位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ最下位ビットが1であり他が任意の画素データが、入力される。これ以外は、上述した第2実施形態の第3テスト動作と同様である。この場合、第2実施形態の第3テスト動作と同様に、共通出力線CLには、第2データに応じた負極性の駆動電圧のみが印加される。同様に、第2実施形態の第4テスト動作図9参照に対応する別テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。また、データラッチ21aには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続するための画素データ最下位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ最下位ビットが0であり他が任意の画素データが、入力される。これ以外は、上述した第2実施形態の第4テスト動作と同様である。この場合、第2実施形態の第4テスト動作と同様に、共通出力線CLには、第2データに応じた正極性の駆動電圧のみが印加される。同様に、第3実施形態の第1テスト動作図10参照に対応する別テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力反転状態を成す。また、データラッチ21aには、テスト用の画素データ最上位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。これ以外は、上述した第3実施形態の第1テスト動作と同様である。この場合、第3実施形態の第1テスト動作と同様に、共通出力線CLには、第1データに応じた正極性の駆動電圧のみが印加される。同様に、第3実施形態の第2テスト動作図11参照に対応する別テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。また、データラッチ21aには、テスト用の画素データ最上位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ21bには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続するための画素データ最上位ビットが1であり他が任意の画素データが、入力される。これ以外は、上述した第3実施形態の第2テスト動作と同様である。この場合、第3実施形態の第2テスト動作と同様に、共通出力線CLには、第1データに応じた負極性の駆動電圧のみが印加される。同様に、第3実施形態の第3テスト動作図12参照に対応する別テスト動作では、入力極性制御部3ia,3ibが、入力非反転状態を成す。一方、出力極性制御部8ia,8ibが、出力反転状態を成す。また、データラッチ21aには、接続制御部101bが出力パッド91b及び共通出力線CLを電気的に接続しないための画素データ最上位ビットが0であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ最上位ビットが1であり他が任意の画素データが、入力される。これ以外は、上述した第2実施形態の第3テスト動作と同様である。この場合、第3実施形態の第3テスト動作と同様に、共通出力線CLには、第2データに応じた負極性の駆動電圧のみが印加される。同様に、第3実施形態の第4テスト動作図13参照に対応する別テスト動作では、入力極性制御部3ia,3ibが、入力反転状態を成す。一方、出力極性制御部8ia,8ibが、出力非反転状態を成す。また、データラッチ21aには、接続制御部101aが出力パッド91a及び共通出力線CLを電気的に接続するための画素データ最上位ビットが1であり他が任意の画素データが、入力される。一方、データラッチ21bには、テスト用の画素データ最上位ビットが0であり他が任意の画素データが、入力される。これ以外は、上述した第2実施形態の第4テスト動作と同様である。この場合、第3実施形態の第4テスト動作と同様に、共通出力線CLには、第2データに応じた正極性の駆動電圧のみが印加される。<<予備バッファの利用>>上述のように、駆動装置1は予備バッファを備え得る。この予備バッファについて、図面を参照して説明する。図15は、画素回路及び予備バッファの一例を示すブロック図である。図15に示すように、また上述のように、出力パッド9ia,9ibのそれぞれには、ソースラインSLia,SLibが接続され、それぞれのソースラインSLia,SLibには複数の画素回路Xが接続されている。また、ソースラインSLia,SLibに直交するように、m本mは自然数、以下同じのゲートラインGLjjはm以下の任意の自然数、以下同じが配置されている。画素回路Xは、液晶素子LCと、トランジスタ素子例えば、TFT:ThinFilmTransistorTと、を備える。トランジスタ素子Tは、ゲートラインGLjに制御端子が接続し、ソースラインSLiaまたはSLibに第1端子が接続する。液晶素子LCは、トランジスタ素子Tの第2端子に一端が接続され、共通電圧が印加される共通電極に他端が接続される。そして、ゲートラインGLjに所定の電圧が印加されると、当該ゲートラインに制御端子が接続されるトランジスタ素子TがONになり、当該トランジスタ素子T及びソースラインSLia,SLibを介して液晶素子LCに駆動電圧が印加される。また、ソースラインSLia,SLibと交差するように、2つの迂回配線PL1,PL2が配置されている。そして、一方の迂回配線PL1が、予備バッファBの非反転入力端子に接続され、他方の迂回配線PL2が予備バッファBの出力端子に接続されている。また、予備バッファBの出力端子は、反転入力端子に接続される構成ボルテージフォロワである。図15は、ソースラインSL1bの一部に、断線Dが生じた場合を例示したものである。本例のように、断線Dが生じると、出力パッド91bからソースラインSL1bに駆動電圧を印加しても、ソースラインSL1bに接続されている画素回路Xの中で、断線Dを挟んで出力パッド91bの反対側に存在するものに対しては、駆動電圧を印加することができなくなる。そこで、このような場合、迂回配線P1,P2と断線Dが生じたソースラインSL1bとを接続して図15中のC1,C2、断線Dを迂回して駆動電圧をソースラインSL1bに印加する。これにより、上述の通常動作時において、ソースラインSL1bに接続される略全ての画素回路Xに、駆動電圧を印加することが可能になる。また、予備バッファBによって、迂回による駆動電圧の歪を整形することが可能になる。ところで、上記の予備バッファBを、上述のテスト動作において利用することができる。予備バッファBをテスト動作において利用する場合の構成の一例について、図面を参照して説明する。図16は、予備バッファをテスト動作において利用する場合の構成の一例を示すブロック図である。なお、図16では、図示の簡略化のため、予備バッファBに接続される配線のうち、テスト動作に関するものを選択的に表示している。図16に示すように、予備バッファBをテスト動作で利用する場合、非反転入力端子に入力パッドBIが接続され、出力端子に出力パッドBOが接続され、反転入力端子に出力端子を電気的に接続する状態と反転入力端子に共通出力線CLを電気的に接続する状態とを切替制御する比較部状態制御部BSが設けられる。比較部状態制御部BSは、例えば制御回路図16では不図示から入力される信号に応じて、切替制御を行う。比較部状態制御部BSは、駆動装置1が通常動作を行う場合、反転入力端子と出力端子とを電気的に接続する即ち、図15に示す状態を成す。一方、比較部状態制御部BSは、駆動装置1がテスト動作を行う場合、反転入力端子と共通出力線CLとを電気的に接続する。後者の場合、予備バッファBは、入力パッドBIに印加される電圧と、共通出力線CLに印加される電圧との大小関係を比較して、その比較結果を2値の電圧で示す例えば、入力パッドBIに印加される電圧が共通出力線CLに印加される電圧よりも大きい時にハイ、入力パッドBIに印加される電圧が共通出力線CLに印加される電圧以下の時にローとなる電圧を出力するコンパレータとして動作する。例えば、駆動装置1がテスト動作を行う場合、駆動回路2ia,2ib~11ia,11ibが正常な状態であれば共通出力線CLに印加されると予測される電圧上述したテスト用の画素データに応じた電圧。以下、予測電圧とする。よりも所定の電圧例えば、0.01V。以下、許容電圧とする。だけ大きい電圧及び小さい電圧以下、参照電圧とするのそれぞれを、入力パッドBIに印加すると、好ましい。具体的に例えば、予測電圧が正極性の電圧例えば、5Vである場合、入力パッドBIに予測電圧より許容電圧だけ大きい参照電圧例えば、5.01Vを印加したときに予備バッファBがローを出力し、かつ、入力パッドBIに予測電圧より許容電圧だけ小さい参照電圧例えば、4.99Vを印加したときに予備バッファBがハイを出力すれば、駆動回路2ia,2ib~11ia,11ibが正常であると判断することができる。一方、予測電圧が負極性の電圧例えば、-5Vである場合、入力パッドBIに予測電圧より許容電圧だけ大きい参照電圧例えば、-4.99Vを印加したときに予備バッファBがハイを出力し、かつ、入力パッドBIに予測電圧より許容電圧だけ小さい参照電圧例えば、-5.01Vを印加したときに予備バッファBがローを出力すれば、駆動回路2ia,2ib~11ia,11ibが正常であると判断することができる。以上のように、テスト動作において予備バッファBを用いることで、テスト動作の結果が二値の電圧で示される。そのため、テスト動作の結果を容易に判定することが可能になる。さらに、比較部状態制御部BSの切替制御により、通常動作とテスト動作とで予備バッファBを使い分けることで、回路規模を小さくすることが可能になる。<<駆動装置内の回路配置及びパッド配置>>駆動装置1内の各回路の配置や各パッドの配置の具体例について、以下図面を参照して説明する。なお、後述する説明中の出力回路は、出力回路部4ia~7ia及び出力回路部4ia~7ibの一方を少なくとも含む図1参照ものである。なお、データラッチ2ia、入力極性切替部3ia、出力極性制御部8ia、接続制御部10ia及び動作状態制御部11iaの少なくとも1つが、出力回路部4ia~7iaを含む出力回路の一部に含まれると解釈しても良い。同様に、データラッチ2ib、入力極性切替部3ib、出力極性制御部8ib、接続制御部10ib及び動作状態制御部11ibの少なくとも1つが、出力回路部4ia~7iaを含む出力回路の一部に含まれると解釈しても良い。また、シフトレジスタ10の一部が、出力回路に含まれると解釈しても良い。また、後述する説明中の予備バッファは、上述の予備バッファB図15及び図16参照に相当するものである。<第1例>図17は、駆動装置内の回路配置及びパッド配置の第1例を示す模式図である。図17に示すように、駆動装置1Aは、各種回路が形成される集積回路部20Aと、集積回路20Aと外部の装置とを電気的に接続するための配線部30Aと、を備える。集積回路部20Aは、上述の出力回路D1~Dppは自然数、以下同じと、上述の予備バッファB1,B2と、駆動装置1Aの各部の動作を制御する上述の制御回路CCと、各種のデータや電圧が入力される入力回路Iなどを備える。配線部30Aは、配線を介して出力回路D1~Dppは自然数、以下同じと電気的に接続する出力パッドDO1~DOp,BO1,BO2と、配線を介して入力回路Iと電気的に接続する入力パッドI1~Iqqは自然数、以下同じ,BI1,BI2と、を備える。出力回路D1~Drrはpより小さい自然数、以下同じ及び出力回路Dr1~Dpは、矩形である集積回路部20Aの一辺に沿って一段で配置される。このとき、それぞれの出力回路D1~Dr,Dr1~Dpにおいて、出力回路Dr及び出力回路Dr1が最も近くなる。また、予備バッファB1は、出力回路D1~Drの一端出力回路D1側に配置され、予備バッファB2は、出力回路Dr1~Dpの一端出力回路Dp側に配置される。入力回路Iは、集積回路部20Aの出力回路D1~Dpが沿う辺と対向する辺に沿って設けられる。また、制御回路CCは、集積回路部20Aの、出力回路D1~Dp、入力回路I及び予備バッファB1,B2が設けられていない部分に設けられる。出力パッドDO1~DOpは、上述の出力パッド9ia,9ibに相当し図1参照、出力回路D1~Dpが出力する駆動電圧がそれぞれ印加される。また、出力パッドDO1~DOpは、配線部30Aにおいて一列に並んで配置される。一方、入力パッドDI1~DIqは、入力回路Iを介して出力回路D1~Dqに入力される画素データが入力される。また、入力パッドDI1~DIqは、配線部30Aにおいて一列に並んで配置される。入力パッドBI1,BI2及び出力パッドBO1,BO2は、予備バッファBの入力パッドBI及び出力パッドBOにそれぞれ相当する図16参照。入力パッドBI1,BI2及び出力パッドBO1,BO2は、出力パッドDO1~DOpの外側に配置される。具体的に、予備バッファB1に接続する入力パッドBI1及び出力パッドBO1は、出力パッドDO1側に配置される。一方、予備バッファB2に接続する入力パッドBI2及び出力パッドBO2は、出力パッドDOp側に配置される。また、出力回路D1~Drに対応する共通出力線CLは、これに近い予備バッファB1に接続される。同様に、出力回路Dr1~Dpに対応する共通出力線CLは、これに近い予備バッファB2に接続される。そして、上述した駆動装置1のテスト動作において、測定機器が入力パッドDI1~DIqに電気的に接続する例えば、プローブを接触することで、上述したテスト動作に必要な各種の画素データを入力する。また、上述した駆動装置1のテスト動作において、測定機器が入力パッドBI1,BI2に電気的に接続する例えば、プローブを接触することで、予備バッファB1,B2に参照電圧を印加するとともに、測定機器が出力パッドBO1,BO2に電気的に接続する例えば、プローブを接触することで、テスト動作の結果を測定する。上記のように構成すると、2つの予備バッファB1,B2を用いて、出力回路D1~Dr及び出力回路Dr1~Dpのテスト動作の結果を、同時に出力することが可能になる。したがって、テスト動作を迅速に行うことが可能になる。<第2例>図18は、駆動装置内の回路配置及びパッド配置の第2例を示す模式図である。図18に示す駆動装置1Bも、第1例の駆動装置1Aと同様に、集積回路部20Bと、配線部30Bと、を備える。なお、以下に示す第2例の説明において、第1例の説明と同様である部分については、第1例の説明を適宜参酌するものとして詳細な説明を省略する。本例では、出力回路D1~Dpの一部が、集積回路部20Aの入力回路Iが沿う辺に沿って二段で配置される。また、本例では、出力回路D1が入力回路Iの一端に最も近く、出力回路D1が入力回路Iの他端に最も近くなる。また、予備バッファB1は、入力回路Iと出力回路D1との間に配置される。また、予備バッファB2は、入力回路Iと出力回路D2との間に配置される。また、出力回路D1を含む複数の出力回路例えば、図中の出力回路D1~Dpの上半分に対応する共通出力線CLは、これに近い予備バッファB1に接続される。同様に、出力回路Dpを含む複数の出力回路例えば、図中の出力回路D1~Dpの下半分に対応する共通出力線CLは、これに近い予備バッファB2に接続される。そして、上述した駆動装置1のテスト動作において、測定機器が入力パッドDI1~DIqに電気的に接続する例えば、プローブを接触することで、上述したテスト動作に必要な各種の画素データを入力する。また、上述した駆動装置1のテスト動作において、測定機器が入力パッドBI1,BI2に電気的に接続する例えば、プローブを接触することで、予備バッファB1,B2に参照電圧を印加するとともに、測定機器が出力パッドBO1,BO2に電気的に接続する例えば、プローブを接触することで、テスト動作の結果を測定する。上記のように構成すると、2つの予備バッファB1,B2を用いて、出力回路D1~Dr及び出力回路Dr1~Dpのテスト動作の結果を、同時に出力することが可能になる。したがって、テスト動作を迅速に行うことが可能になる。<第3例>図19は、駆動装置内の回路配置及びパッド配置の第3例を示す模式図である。図19に示す駆動装置1Cも、第1例の駆動装置1Aと同様に、集積回路部20Cと、配線部30Cと、を備える。なお、以下に示す第2例の説明において、第1例の説明と同様である部分については、第1例の説明を適宜参酌するものとして詳細な説明を省略する。本例では、出力回路D1~Drの両端に予備バッファB1,B3が配置されるとともに、出力回路Dr1~Dpの両端に予備バッファB2,B4が配置される。具体的に、予備バッファB1が出力回路D1~Drの一端出力回路D1側に配置され、予備バッファB3が出力回路D1~Drの他端出力回路Dr側に配置される。同様に、予備バッファB2が出力回路Dr1~Dpの一端出力回路Dp側に配置され、予備バッファB4が出力回路Dr1~Dpの他端出力回路Dr1側に配置される。また、本例では、出力パッドDO1~DOrと、出力パッドDOr1~DOrとの間に、入力パッドBI2,BI3及び出力パッドBO2,BO3が配置される。具体的に、予備バッファB3に接続する入力パッドBI3及び出力パッドBO3は、出力パッドDOr側に配置される。一方、予備バッファB4に接続する入力パッドBI4及び出力パッドBO4は、出力パッドDOr1側に配置される。また、出力回路D1~Dr中の出力回路D1を含む複数の出力回路例えば、図中の出力回路D1~Drの上半分に対応する共通出力線CLは、これに近い予備バッファB1に接続され、出力回路D1~Dr中の出力回路Drを含む複数の出力回路例えば、図中の出力回路D1~Drの下半分に対応する共通出力線CLは、これに近い予備バッファB3に接続される。また、出力回路Dr1~Dp中の出力回路Dr1を含む複数の出力回路例えば、図中の出力回路Dr1~Dpの上半分に対応する共通出力線CLは、これに近い予備バッファB4に接続され、出力回路Dr1~Dp中の出力回路Dpを含む複数の出力回路例えば、図中の出力回路Dr1~Dpの下半分に対応する共通出力線CLは、これに近い予備バッファB2に接続される。そして、上述した駆動装置1のテスト動作において、測定機器が入力パッドDI1~DIqに電気的に接続する例えば、プローブを接触することで、上述したテスト動作に必要な各種の画素データを入力する。また、上述した駆動装置1のテスト動作において、測定機器が入力パッドBI1~BI4に電気的に接続する例えば、プローブを接触することで、予備バッファB1~B4に参照電圧を印加するとともに、測定機器が出力パッドBO1~BO4に電気的に接続する例えば、プローブを接触することで、テスト動作の結果を測定する。上記のように構成すると、4つの予備バッファB1~B4を用いて、出力回路D1~Dpのテスト動作の結果を、同時に出力することが可能になる。したがって、テスト動作を、より迅速に行うことが可能になる。なお、上述した駆動装置内の回路配置及びパッド配置の第1例~第3例では、駆動装置1A~1Cが備える予備バッファの全てをテスト動作に利用する場合を例示したが、予備バッファの少なくとも1つを利用しなくても良い。<<変形例>>[1]上述の第1実施形態図2~図5参照は、出力回路部4ia~7ia,4ib~7ibを非出力状態にするための構成が必要になるため、第2実施形態図6~図9参照及び第3実施形態図10~図13参照と比較して、構成が複雑化し得る。しかしながら、上述の第1実施形態は、第2実施形態及び第3実施形態と異なり、テスト用の画素データのビットが限定されないため、テスト動作の制御が容易である。具体的に例えば、2進法で00000000から1111111116進法で00からFFまでのテスト用の画素データを、順次データラッチ21aに入力する場合、上述の第1実施形態であれば、テスト用の画素データを順次変更するだけで、正極性の駆動電圧を出力する出力回路部41a~71aをテストすることができる図2参照。一方、第2実施形態及び第3実施形態では、テスト用の画素データの変更に応じて、データラッチ21bに入力する画素データや入力極性制御部31a,31b、出力極性制御部81a,81bを制御する必要がある図6、図7、図10、図11、図14参照。[2]図1~図14では、入力極性制御部3ia,3ib、出力極性制御部8ia,8ib及び動作状態制御部11ia,11ibのそれぞれが1回路2接点の機械的なスイッチで構成され、接続制御部10ia,10ibが1回路1接点の機械的なスイッチで構成されるかのように図示したが、これらは一例に過ぎず、上述した切替制御を実行可能である限り、どのようなもので構成されても良い。[3]上述の第1実施形態の説明において、接続制御部10ia,10ibが、画素データの最下位ビットに応じて、出力パッド91a及び共通出力線CLの電気的な接続の有無を切替制御する場合について例示したが、最上位ビットや、最下位ビット及び最上位ビットではない他の位のビット所定位ビットに応じて切替制御を行っても良い。この場合、上述の第1実施形態の説明中の最下位ビットが、最上位ビットや所定位ビットに読み替えられるものとする。[4]上述の第2実施形態及び第3実施形態の説明において、接続制御部10ia,10ibが、画素データの最下位ビットまたは最上位ビットに応じて、出力パッド91a及び共通出力線CLの電気的な接続の有無を切替制御する場合について例示したが、最下位ビット及び最上位ビットではない他の位のビット所定位ビットに応じて切替制御を行っても良い。この場合、上述の第2実施形態または第3実施形態の説明中の最下位ビットまたは最上位ビットが、所定ビットに読み替えられるものとする。"