基板と、前記基板上方に形成されたGaN系化合物半導体積層構造と、前記基板と前記GaN系化合物半導体積層構造との間に設けられたAlN系の応力緩和層と、を有し、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが5nm以上の窪みが2×1010cm2以上の個数密度で形成されていることを特徴とする化合物半導体装置。前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが7nm以上の窪みが8×109cm2以上の個数密度で形成されていることを特徴とする請求項1に記載の化合物半導体装置。前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが15nm以上の窪みが9×109cm2以上の個数密度で形成されていることを特徴とする請求項1又は2に記載の化合物半導体装置。前記窪みの直径が80nm以上であることを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。前記応力緩和層の前記GaN系化合物半導体積層構造と接する面における粗さ曲線のスキューネスが負であることを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。基板上方にAlN系の応力緩和層を形成する工程と、前記応力緩和層上にGaN系化合物半導体積層構造を形成する工程と、を有し、前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが5nm以上の窪みを2×1010cm2以上の個数密度で形成することを特徴とする化合物半導体装置の製造方法。前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが7nm以上の窪みを8×109cm2以上の個数密度で形成することを特徴とする請求項6に記載の化合物半導体装置の製造方法。前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが15nm以上の窪みを9×109cm2以上の個数密度で形成することを特徴とする請求項6又は7に記載の化合物半導体装置の製造方法。前記応力緩和層を形成する際に用いる原料ガスのV/III比を200以上とすることを特徴とする請求項6乃至8のいずれか1項に記載の化合物半導体装置の製造方法。前記応力緩和層を形成する際の成長温度を1000°C~1040°Cとすることを特徴とする請求項6乃至9のいずれか1項に記載の化合物半導体装置の製造方法。本発明の目的は、材料の熱膨張係数の差に起因するクラック等を抑制することができる化合物半導体装置及びその製造方法を提供することにある。化合物半導体装置の一態様には、基板と、前記基板上方に形成されたGaN系化合物半導体積層構造と、前記基板と前記GaN系化合物半導体積層構造との間に設けられたAlN系の応力緩和層と、が設けられている。前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが5nm以上の窪みが2×1010cm2以上の個数密度で形成されている。化合物半導体装置の製造方法では、基板上方にAlN系の応力緩和層を形成し、前記応力緩和層上にGaN系化合物半導体積層構造を形成する。前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが5nm以上の窪みを2×1010cm2以上の個数密度で形成する。上記の化合物半導体装置等によれば、適切な窪みが形成された応力緩和層が設けられているため、材料の熱膨張係数の差に起因するクラック等を抑制することができる。以下、実施形態について添付の図面を参照しながら具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図1は、第1の実施形態に係る化合物半導体装置の構造を示す図である。第1の実施形態では、図1に示すように、基板1上に応力緩和層2が形成され、応力緩和層2上にGaN系の化合物半導体積層構造3が形成されている。基板1は、例えばSi111基板であり、応力緩和層2は、AlN層等のAlN系の化合物半導体層であり、応力緩和層2の上面には、深さが5nm以上の窪み2aが2×1010cm2以上の個数密度で形成されている。化合物半導体積層構造3には、例えば、電子走行層及び電子供給層が含まれる。また、電子供給層上に、例えば、ゲート電極、ソース電極及びドレイン電極が、ソース電極及びドレイン電極がゲート電極を間に挟むようにして形成されている。従来の技術では、基板とGaN層等の電子走行層との間にAlN層が形成されることがあるが、このAlN層の上面は平坦である。そして、図2aに示すように、応力緩和層2に代えて、上面が平坦なAlN層102が形成される場合には、化合物半導体積層構造3の成長後の冷却の際に、基板1とGaN系の化合物半導体積層構造3との間の熱膨張係数の差に起因する大きな引張応力が化合物半導体積層構造3に作用する。この結果、化合物半導体積層構造3にクラックが生じたり、基板1に反りが生じたりする。一方、本実施形態では、応力緩和層2の上面に適切な窪み2aが散在しているため、化合物半導体積層構造3の成長の際には、窪みの側面からの成長が互いにぶつかり合う形となり、この際にお互いに圧縮応力を発生させる。このため窪みを有する応力緩和層2上に成長した窒化物半導体層には、局所的に圧縮応力も化合物半導体積層構造3に作用する。従って、成長後の冷却時に発生する引張応力が相殺され、化合物半導体積層構造3のクラック及び基板1の反り等が抑制される。更に、このような構造を得るために、特別に複雑な制御は必要とされず、また、特別に長時間の結晶成長も必要とされない。このため、コストの上昇を抑制することもできる。また、応力緩和層2の表面性状に関し、粗さ曲線のスキューネスRskは負である。粗さ曲線のスキューネスRskが正の場合、図3aに示すように、表面性状は、基準面から突出する複数の突起が存在するようなものとなる。粗さ曲線のスキューネスRskが0の場合、図3bに示すように、表面性状は、突起及び窪みが同等に存在するようなものとなる。粗さ曲線のスキューネスRskが負の場合、図3cに示すように、基準面から窪んだ複数の窪みが存在するようなものとなる。なお、個数密度の計数の対象とする窪みを深さが5nm以上の窪み2aとしているのは、深さが5nm未満の窪みの周辺にはほとんど圧縮応力が生じず、引張応力の緩和にほとんど寄与しないからである。また、このような窪み2aの個数密度を2×1010cm2以上としているのは、個数密度が2×1010cm2未満であると、圧縮応力が不足して十分に引張応力を緩和することが困難だからである。また、後述するが、本願発明者が行った実験の結果を考慮すると、深さが6nm以上の窪み2aが2×1010cm2以上の個数密度で形成されていることが好ましく、深さが7nm以上の窪みが8×109cm2以上の個数密度で形成されていることがより好ましく、深さが15nm以上の窪みが9×109cm2以上の個数密度で形成されていることが更に一層好ましい。また、窪みの深さが決まれば、それに応じて窪みの直径もほぼ決まるが、本願発明者が行った実験の結果を考慮すると、深さが5nm以上の窪みの直径は30nm以上であることが好ましく、80nm以上であることがより好ましい。窪みの直径の上限は、上記の個数密度が確保できれば特に限定されない。なお、窪みが直径に対して深すぎる場合には、その上に形成するバッファ層によって窪みを埋めきれない可能性がある。また、バッファ層の結晶性が乱れる可能性もある。このため、窪みの深さは50nm以下であることが好ましい。第2の実施形態次に、第2の実施形態について説明する。図4は、第2の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す図である。第2の実施形態では、図4aに示すように、例えばSi111基板11上に、厚さが50nm~300nm程度例えば200nmの応力緩和層12が形成されている。応力緩和層12は、AlN層等のAlN系化合物半導体層であり、応力緩和層12の上面には、深さが5nm以上の窪み12aが2×1010cm2以上の個数密度で形成されている。応力緩和層12上に、厚さが50nm~300nm程度例えば200nmのAlGaN層13a、厚さが50nm~300nm程度例えば200nmのAlGaN層13b、及び厚さが50nm~300nm程度例えば200nmのAlGaN層13cを含むバッファ層13が形成されている。AlGaN層13aの組成はAlxGa1xN0<x≦1で表わされ、AlGaN層13bの組成はAlyGa1yN0≦y≦1で表わされ、AlGaN層13cの組成はAlzGa1zN0≦z<1で表わされる。そして、x、y、zの間には、x>y>zの関係が成り立つ。例えば、xの値AlGaN層13aのAl組成は0.8、yの値AlGaN層13bのAl組成は0.5、zの値AlGaN層13cのAl組成は0.2である。バッファ層13上に電子走行層14が形成され、電子走行層14上に電子供給層15が形成され、電子供給層15上に保護層16が形成されている。電子走行層14としては、例えば厚さが0.5μm~1.5μm程度例えば1μmのGaN層が用いられる。電子供給層15としては、例えば厚さが10nm~30nm程度例えば30nmのn型のAlGaN層が用いられる。このAlGaN層の組成は、例えばAl025Ga075Nで表わされる。保護層16としては、例えば厚さが2nm~15nm程度例えば10nmのn型のGaN層が用いられる。これらn型のAlGaN層及びGaN層には、例えば、n型不純物としてSiが1×1018cm3~1×1020cm3程度例えば5×1018cm3ドーピングされている。保護層16上に、ソース電極17s及びドレイン電極17dが形成されている。ソース電極17s及びドレイン電極17dは保護層16にオーミック接触している。ソース電極17s及びドレイン電極17dには、例えば、Ti膜とその上に形成されたAl膜とが含まれている。保護層16上には、ソース電極17s及びドレイン電極17dを覆うパッシベーション膜18も形成されている。パッシベーション膜18としては、例えばシリコン窒化膜が形成されている。パッシベーション膜18の、ソース電極17s及びドレイン電極17dの間に位置する部分に、ゲート電極用の開口部18aが形成されている。そして、パッシベーション膜18上に、開口部18aを介して保護層16とショットキー接触するゲート電極17gが形成されている。ゲート電極17gには、例えば、Ni膜とその上に形成されたAu膜とが含まれている。パッシベーション膜18上には、ゲート電極17gを覆うパッシベーション膜19も形成されている。パッシベーション膜19としては、例えばシリコン窒化膜が形成されている。パッシベーション膜18及び19には、外部端子等の接続のための開口部が形成されている。なお、基板11の表面側から見たレイアウトは、例えば図4bのようになる。つまり、ゲート電極17g、ソース電極17s及びドレイン電極17dの平面形状が櫛歯状となっており、ソース電極17s及びドレイン電極17dが交互に配置されている。そして、これらの間にゲート電極17gが配置されている。また、複数のゲート電極17gがゲート配線25gにより共通接続され、複数のソース電極17sがソース配線25sにより共通接続され、複数のドレイン電極17dがドレイン配線25dにより共通接続されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図4aに示す断面図は、図4b中のI-I線に沿った断面を示している。また、活性領域30には、電子走行層14、電子供給層15及び保護層16等が含まれており、活性領域30の周囲はイオン注入又はメサエッチング等により不活性領域とされている。このように構成された第2の実施形態では、電子走行層14を構成するGaNと電子供給層15を構成するAlGaNとの間のヘテロ接合界面に、ピエゾ分極に伴う高濃度のキャリアが発生する。つまり、格子不整合に起因するピエゾ効果により、電子走行層14の電子供給層15との界面近傍に電子が誘起される。更に、第2の実施形態では、応力緩和層12の上面に適切な窪み12aが散在しているため、電子走行層14、電子供給層15及び保護層16を含む化合物半導体積層構造の成長後の冷却の際には、引張応力の他に局所的に圧縮応力が化合物半導体積層構造に作用する。従って、引張応力が相殺され、化合物半導体積層構造のクラック及び基板11の反り等が抑制される。次に、第2の実施形態に係るGaN系HEMT化合物半導体装置を製造する方法について説明する。図5は、第2の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図5aに示すように、基板11上に、深さが5nm以上の窪み12aが2×1010cm2以上の個数密度で分散する応力緩和層12を形成する。応力緩和層12は、例えば有機金属気相成長MOVPE:metalorganicvaporphaseepitaxy法、分子線エピタキシャルMBE:molecularbeamepitaxy法等の結晶成長法により形成することができる。MOVPE法で応力緩和層12としてAlN層を形成する場合、例えば、アルミニウムAlの原料としてトリメチルアルミニウムTMAlを使用し、窒素Nの原料としてアンモニアNH3を使用する。そして、例えば、TMAlとNH3との原料比率であるV/III比を50以上、好ましくは100以上、更に好ましくは200以上、成長温度を1080°C程度、成長速度を500nm/h程度に制御するか、又は、V/III比を10~100程度、成長温度を1000°C~1040°C程度、成長速度を500nm/h程度に制御する。なお、上記のような窪み12aを2×1010cm2以上の個数密度で形成することができれば、応力緩和層12の形成方法は特に限定されない。応力緩和層12の形成後には、図5bに示すように、応力緩和層12上に、AlGaN層13a、AlGaN層13b及びAlGaN層13cを含むバッファ層13を形成する。更に、図5cに示すように、バッファ層13上に、電子走行層14、電子供給層15及び保護層16を形成する。これらの化合物半導体層は、応力緩和層12と同様に、MOVPE法、MBE法等の結晶成長法により形成することができる。このとき、ガリウムGaの原料としては、例えば、トリメチルガリウムTMGaを使用することができる。また、n型不純物として含まれるシリコンSiの原料としては、例えばシランSiH4を使用することができる。そして、原料ガスを選択することにより、応力緩和層12から保護層16までを連続して形成することができる。本実施形態では、少なくとも電子走行層14の上面を平坦なものとする。電子走行層14の上面を平坦にできれば、バッファ層13として、窪み12aに倣う窪みが上面に存在するものを形成してもよく、窪み12aに倣う窪みが上面に存在せず平坦なものを形成してもよい。平坦な表面のバッファ層13又は電子走行層14を形成する場合には、例えばV/III比を20以下程度とする。このような条件で結晶成長を行えば、Al原子及びN原子の成長前面での移動が促進され、成長面は平坦化していく。保護層16の形成後には、例えばリフトオフ法により、図5dに示すように、ソース電極17s及びドレイン電極17dを保護層16上に形成する。ソース電極17s及びドレイン電極17dの形成では、ソース電極17s及びドレイン電極17dを形成する領域を開口するレジストパターンを形成し、Ti及びAlの蒸着を行い、その後、レジストパターン上に付着したTi及びAlをレジストパターンごと除去する。そして、窒素雰囲気中で400°C~1000°C例えば600°Cで熱処理を行い、オーミック接触を確立する。次いで、図5dに示すように、保護層16上に、ソース電極17s及びドレイン電極17dを覆うようにしてパッシベーション膜18を形成する。パッシベーション膜18としては、例えばプラズマ化学気相成長CVD:chemicalvapordeposition法によりシリコン窒化膜を形成する。その後、開口部18aを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンを用いたエッチングを行うことにより、図5dに示すように、パッシベーション膜18に開口部18aを形成する。次いで、パッシベーション膜18上に、開口部18aを介して保護層16と接するゲート電極17gをリフトオフ法により形成する。ゲート電極17gの形成では、開口部18aを形成する際に用いたレジストパターンを除去した後、ゲート電極17gを形成する領域を開口する新たなレジストパターンを形成し、Ni及びAuの蒸着を行い、その後、レジストパターン上に付着したNi及びAuをレジストパターンごと除去する。その後、図5dに示すように、パッシベーション膜18上に、ゲート電極17gを覆うようにしてパッシベーション膜19を形成する。パッシベーション膜19としては、例えばプラズマCVD法によりシリコン窒化膜を形成する。続いて、複数のゲート電極17gを共通接続するゲート配線25g、複数のソース電極17sを共通接続するソース配線25s、及び複数のドレイン電極17dを共通接続するドレイン配線25d等を形成する図4b参照。このようにして、図4に示す構造のGaN系HEMTを得ることができる。なお、図6に示すように、保護層16に、ソース電極17s及びドレイン電極17d用の開口部を設け、ソース電極17s及びドレイン電極17dを電子供給層15に接するようにして形成してもよい。この場合、開口部の深さに関し、保護層16の一部を残してもよく、また、電子供給層15の一部を除去してもよい。つまり、開口部の深さが保護層16の厚さと一致している必要はない。また、抵抗体及びキャパシタ等をも基板11上に実装してモノリシックマイクロ波集積回路MMICとしてもよい。この実施形態に係るGaN系HEMTは、例えば高出力増幅器として用いることができる。図7に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子81sがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子81g、及びドレイン電極に接続されたドレイン端子81dがパッケージの側面から延出している。また、これらの実施形態に係るGaN系HEMTは、例えば電源装置に用いることもできる。図8aは、PFCpowerfactorcorrection回路を示す図であり、図8bは、図8aに示すPFC回路を含むサーバ電源電源装置を示す図である。図8aに示すように、PFC回路90には、交流電源ACが接続されるダイオードブリッジ91に接続されたコンデンサ92が設けられている。コンデンサ92の一端子にはチョークコイル93の一端子が接続され、チョークコイル93の他端子には、スイッチ素子94の一端子及びダイオード96のアノードが接続されている。スイッチ素子94は上記の実施形態におけるHEMTに相当し、当該一端子はHEMTのドレイン電極に相当する。また、スイッチ素子94の他端子はHEMTのソース電極に相当する。ダイオード96のカソードにはコンデンサ95の一端子が接続されている。コンデンサ92の他端子、スイッチ素子94の当該他端子、及びコンデンサ95の他端子が接地される。そして、コンデンサ95の両端子間から直流電源DCが取り出される。そして、図8bに示すように、PFC回路90は、サーバ電源100等に組み込まれて用いられる。このようなサーバ電源100と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子94と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。なお、基板として、炭化シリコンSiC基板、サファイア基板、シリコン基板、GaN基板又はGaAs基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。但し、コストを考慮すると、Si基板、SiC基板又はサファイア基板を用いることが好ましい。また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。また、ゲート電極17gを形成する前に、保護層16の一部または全部をエッチングしてリセス部を形成してもよい。このとき、リセス部を電子供給層15の途中深さまで形成してもよい。また、ゲート電極17gと保護層16との間にゲート絶縁膜を形成してもよい。更に、バッファ層13として、超格子バッファ層等を用いてもよい。また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。次に、本願発明者が実際に行った実験について説明する。この実験では、4種類の条件で第2の実施形態と同様にして応力緩和層12AlN層を、直径が6インチの基板11上に成長させ、その上に第2の実施形態と同様にしてバッファ層13、電子走行層14、電子供給層15及び保護層16を成長させ、冷却した。応力緩和層12AlN層の成長から保護層16の成長までは連続して行った。但し、条件No.1では、応力緩和層12に代えて、表面が平坦なAlN層を成長させた。このとき、AlN層の形成時のV/III比は、2程度とした。条件No.2では、応力緩和層12AlN層の形成時のV/III比を50程度とし、条件No.3では、応力緩和層12AlN層の形成時のV/III比を100程度とし、条件No.4では、応力緩和層12AlN層の形成時のV/III比を200程度とした。他の条件は共通なものとした。そして、条件No.2~4について、バッファ層13等を形成する前の応力緩和層12AlN層の表面性状を原子間力顕微鏡AFM:AtomicForceMicroscope像から分析した。各試料の一部における分析結果を図9に示す。図9aは条件No.2のものであり、図9bは条件No.3のものであり、図9cは条件No.4のものである。また、各試料における深さが5nm以上の窪みの深さの分布、直径の分布、及び密度を測定した。この結果を下記表1に示す。更に、各試料の反りの大きさワープ値及びクラックの長さも測定した。窪みの深さの最大値と、反りの大きさ及びクラックの長さとの関係を図10に示す。図10に示すように、V/III比が20程度と極端に低く、AlN層の表面に窪みが存在しない条件No.1では、基板の反りの大きさが150μm程度、クラックの長さが基板の外縁から75mm程度であった。これに対し、V/III比を50程度にした条件No.2では、適切な窪みが形成されており、クラックの長さが30mm程度と条件No.1の半分以下まで低減された。V/III比を更に大きくしてより好ましい窪みを形成した条件No.3では、反りが著しく低減された。V/III比を更に一層大きくして更に好ましい窪みを形成した条件No.4では、クラックの長さが1mm程度と2mm以下であった。つまり、クラックがほとんど発生していなかった。また、反りの大きさが40μm程度と50μm以下であり、反りが大きく低減された。さらに、本願発明者は表面に突起状の凹凸を持つスキューネスが正であるAlN層についても検討を行ったので、その結果について説明する。突起状の凹凸の密度は、スキューネスが負のAlN層と同程度である。しかし、スキューネスが正のAlN層においては、反り及びクラックを低減する効果が十分には得られなかった。スキューネスが正の表面においても、圧縮応力を発生させる突起状の凹凸の傾斜した側面からの成長は起こる。しかし、突起状の表面を平坦化する場合には、例えば成長条件V/III比を50程度まで低下させるが、このとき突起側面は成長の経過とともに緩やかに平坦化されていく成長モードとなる。したがって、スキューネスが負の形状の場合のような傾斜側面がお互いに圧縮応力を発生させる効果は著しく損なわれ、スキューネスが正の場合には反り及びクラックを抑制する効果が十分には得られなかったと考えられる。以下、本発明の諸態様を付記としてまとめて記載する。付記1基板と、前記基板上方に形成されたGaN系化合物半導体積層構造と、前記基板と前記GaN系化合物半導体積層構造との間に設けられたAlN系の応力緩和層と、を有し、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが5nm以上の窪みが2×1010cm2以上の個数密度で形成されていることを特徴とする化合物半導体装置。付記2前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが6nm以上の窪みが2×1010cm2以上の個数密度で形成されていることを特徴とする付記1に記載の化合物半導体装置。付記3前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが7nm以上の窪みが8×109cm2以上の個数密度で形成されていることを特徴とする付記1又は2に記載の化合物半導体装置。付記4前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが15nm以上の窪みが9×109cm2以上の個数密度で形成されていることを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。付記5前記窪みの直径が30nm以上であることを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。付記6前記窪みの直径が80nm以上であることを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。付記7前記応力緩和層の前記GaN系化合物半導体積層構造と接する面における粗さ曲線のスキューネスが負であることを特徴とする付記1乃至6のいずれか1項に記載の化合物半導体装置。付記8前記GaN系化合物半導体積層構造は、電子走行層及び電子供給層を有することを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。付記9前記電子供給層上方に形成されたソース電極、ゲート電極及びドレイン電極を有することを特徴とする付記8に記載の化合物半導体装置。付記10前記基板は、Si基板、SiC基板又はサファイア基板であることを特徴とする付記1乃至9のいずれか1項に記載の化合物半導体装置。付記11付記1乃至10のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。付記12付記1乃至10のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。付記13基板上方にAlN系の応力緩和層を形成する工程と、前記応力緩和層上にGaN系化合物半導体積層構造を形成する工程と、を有し、前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが5nm以上の窪みを2×1010cm2以上の個数密度で形成することを特徴とする化合物半導体装置の製造方法。付記14前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが6nm以上の窪みを2×1010cm2以上の個数密度で形成することを特徴とする付記13に記載の化合物半導体装置の製造方法。付記15前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが7nm以上の窪みを8×109cm2以上の個数密度で形成することを特徴とする付記13又は14に記載の化合物半導体装置の製造方法。付記16前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが15nm以上の窪みを9×109cm2以上の個数密度で形成することを特徴とする付記13乃至15のいずれか1項に記載の化合物半導体装置の製造方法。付記17前記応力緩和層を形成する際に用いる原料ガスのV/III比を50以上とすることを特徴とする付記13乃至16のいずれか1項に記載の化合物半導体装置の製造方法。付記18前記応力緩和層を形成する際に用いる原料ガスのV/III比を100以上とすることを特徴とする付記13乃至17のいずれか1項に記載の化合物半導体装置の製造方法。付記19前記応力緩和層を形成する際に用いる原料ガスのV/III比を200以上とすることを特徴とする付記13乃至18のいずれか1項に記載の化合物半導体装置の製造方法。付記20前記応力緩和層を形成する際の成長温度を1000°C~1040°Cとすることを特徴とする付記13乃至19のいずれか1項に記載の化合物半導体装置の製造方法。