選択信号に応じて選択される1つが動作し、複数の第1コマンド端子にそれぞれ供給される複数の第1コマンド信号を受け、受けた前記第1コマンド信号を出力する複数の第1選択部と、前記第1選択部の出力に接続され、前記第1コマンド端子の数より多く、少なくとも1つが前記第1選択部の複数に共通に接続され、前記第1選択部の1つから出力される前記第1コマンド信号を、第1同期信号に応答して保持し、第2コマンド信号として出力する複数の保持部と、前記第2コマンド信号に応じた動作制御信号を、前記第1同期信号に比べて発生頻度が低い第2同期信号に応答して出力する動作制御部と、前記動作制御信号に応じてアクセスされるメモリセルと、を備えていることを特徴とする半導体メモリ。ユーザシステムにより前記メモリセルがアクセスされる通常モード中に動作し、前記第1コマンド端子および第2コマンド端子にそれぞれ供給される前記第1コマンド信号を受け、受けた前記第1コマンド信号を前記保持部に出力する第2選択部を備え、前記第1コマンド端子の数と前記第2コマンド端子の数の和は、前記保持部の数に等しく、前記第2同期信号は、前記メモリセルをテストするテストモード中に前記第1同期信号に比べて発生頻度が低くなり、前記通常モード中に前記第1同期信号に応答して生成され、前記第1選択部は、前記テストモード中に供給される前記選択信号を受けて動作することを特徴とする請求項1に記載の半導体メモリ。クロック信号に同期して前記第1同期信号を生成する第1信号生成部と、外部端子を介して供給されるマスク信号が無効レベルのときに前記第1同期信号に同期して前記第2同期信号を生成し、前記マスク信号が有効レベルのときに前記第2同期信号の生成を停止する第2信号生成部とを備えていることを特徴とする請求項1または請求項2に記載の半導体メモリ。前記動作制御部は、前記第2コマンド信号を解読するコマンドデコーダを備え、前記コマンドデコーダは、前記第2同期信号に応答して、解読結果に応じた前記動作制御信号を出力し、前記第2同期信号が生成されないときに前記動作制御信号の出力を禁止することを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体メモリ。複数の第1選択部の1つを選択信号に応じて選択し、選択した前記第1選択部を介して、複数の第1コマンド端子にそれぞれ供給される複数の第1コマンド信号を出力し、前記第1選択部の出力に接続され、前記第1コマンド端子の数より多く、少なくとも1つが前記第1選択部の複数に共通に接続された複数の保持部に、前記第1選択部の1つから出力される前記第1コマンド信号を、第1同期信号に応答して保持し、第2コマンド信号として出力し、前記第2コマンド信号に応じた動作制御信号を、前記第1同期信号に比べて発生頻度が低い第2同期信号に応答して出力し、前記動作制御信号に応じてメモリセルにアクセスすることを特徴とする半導体メモリの動作方法。ユーザシステムにより前記メモリセルがアクセスされる通常モード中に動作し、前記第1コマンド端子および第2コマンド端子にそれぞれ供給される前記第1コマンド信号を第2選択部で受け、受けた前記第1コマンド信号を前記保持部に出力し、前記第1コマンド端子の数と前記第2コマンド端子の数の和は、前記保持部の数に等しく、前記第2同期信号を、前記メモリセルをテストするテストモード中に前記第1同期信号に比べて発生頻度を低くし、前記通常モード中に前記第1同期信号に応答して生成し、前記第1選択部を前記テストモード中に供給される前記選択信号を受けて動作することを特徴とする請求項5に記載の半導体メモリの動作方法。請求項1に記載の半導体メモリと、前記半導体メモリにアクセスするコントローラとを備え、前記コントローラは、前記保持部に前記第2コマンド信号を保持させるために、前記選択信号、前記第1コマンド信号および前記第1同期信号を出力し、前記保持部に保持された前記第2コマンド信号に応じて前記動作制御部から前記動作制御信号を出力するために、前記第2同期信号を生成するための信号を出力することを特徴とするシステム。前記半導体メモリは、システムに設けられる論理回路により前記メモリセルがアクセスされる通常モード中に動作し、前記論理回路から前記第1コマンド端子および第2コマンド端子にそれぞれ供給される前記第1コマンド信号を受け、受けた前記第1コマンド信号を前記保持部に出力する第2選択部を備え、前記第1コマンド端子の数と前記第2コマンド端子の数の和は、前記保持部の数に等しく、前記第2同期信号は、前記メモリセルをテストするテストモード中に前記第1同期信号に比べて発生頻度が低くなり、前記通常モード中に前記第1同期信号に応答して生成され、前記第1選択部は、前記テストモード中に供給される前記選択信号を受けて動作することを特徴とする請求項7に記載のシステム。前記コントローラは、前記通常モード中に、前記論理回路から出力される前記クロック信号および前記第1コマンド信号を前記半導体メモリに出力し、前記テストモード中に、テスト端子で受ける前記クロック信号および前記第1コマンド信号を前記半導体メモリに出力する第1制御部と、前記通常モード中に、前記論理回路から出力されるアドレス信号を前記半導体メモリに出力し、前記テストモード中に、テスト端子で受ける前記アドレス信号を前記半導体メモリに出力する第2制御部と、前記通常モード中に、前記論理回路から出力されるライトデータ信号を前記半導体メモリに出力し、前記半導体メモリから出力されるリードデータ信号を前記論理回路に出力し、前記テストモード中に、テスト端子で受ける前記ライトデータ信号を前記半導体メモリに出力し、前記半導体メモリから出力される前記リードデータ信号をテスト端子に出力する第3制御部とを備え、前記半導体メモリは、クロック信号に同期して前記第1同期信号を生成する第1信号生成部と、前記第2同期信号を生成するための前記信号であり、外部端子を介して供給されるマスク信号が無効レベルのときに前記第1同期信号に同期して前記第2同期信号を生成し、前記マスク信号が有効レベルのときに前記第2同期信号の生成を停止する第2信号生成部とを備えていることを特徴とする請求項8に記載のシステム。請求項9に記載のシステムに搭載された前記半導体メモリの製造方法であって前記コントローラおよび前記半導体メモリを前記テストモードに設定し、前記テスト端子に前記クロック信号、前記第1コマンド信号、前記アドレス信号および前記ライトデータ信号を出力し、前記マスク信号を無効レベルに設定して前記半導体メモリにテストデータを書き込み、前記テスト端子に前記クロック信号、前記第1コマンド信号および前記アドレス信号を出力し、前記マスク信号を無効レベルに設定して前記半導体メモリから読み出される前記リードデータを前記テスト端子を介して受け、受けた前記リードデータを期待値と比較することにより、前記半導体メモリの良否を判定することを特徴とする半導体メモリの製造方法。一般に、ライトコマンドやリードコマンド等の動作コマンドの内容は、複数ビットのコマンド信号の論理の組み合わせで識別される。ライト動作とリード動作が交互に実行される場合、ライトコマンドとリードコマンドは、例えば、1つのコマンド信号の論理の反転を繰り返すことで生成可能である。しかしながら、従来の半導体メモリでは、コマンド信号は、1つ前に半導体メモリに供給された動作コマンドを考慮することなく、動作コマンド毎にセットで半導体メモリに供給される。このため、コマンド端子の数を削減した半導体メモリにおいて、動作コマンドの供給効率は低下し、半導体メモリのアクセス効率は低下する。本発明の目的は、少ない数のコマンド端子を用いて、半導体メモリを効率よくアクセスすることである。本発明の一形態では、半導体メモリは、選択信号に応じて選択される1つが動作し、複数の第1コマンド端子にそれぞれ供給される複数の第1コマンド信号を受け、受けた第1コマンド信号を出力する複数の第1選択部と、第1選択部の出力に接続され、第1コマンド端子の数より多く、少なくとも1つが第1選択部の複数に共通に接続され、第1選択部の1つから出力される第1コマンド信号を、第1同期信号に応答して保持し、第2コマンド信号として出力する複数の保持部と、第2コマンド信号に応じた動作制御信号を、第1同期信号に比べて発生頻度が低い第2同期信号に応答して出力する動作制御部と、動作制御信号に応じてアクセスされるメモリセルとを有している。少ない数のコマンド端子を用いて、半導体メモリを効率よくアクセスできる。以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾にZの付いている信号は、正論理を示している。先頭に/の付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、半導体チップが収納されるパッケージのリード、あるいは半導体マクロの外部端子である。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリMEMの例を示している。例えば、半導体メモリMEMは、DRAMDynamicRandomAccessMemoryである。図1では、発明の実施に必要な最小限の要素を示している。半導体メモリMEMは、選択部SEL0、SEL1、保持部HLD0、HLD1、HLD2、動作制御部OPCおよびメモリセルMCを有している。選択部SEL0、SEL1は、第1選択部の一例である。選択部SEL0は、選択信号ISEL0が有効レベルのときに動作し、コマンド端子CMD0、CMD1にそれぞれ供給されるコマンド信号をコマンド信号線CMDL0、CMDL1に出力する。選択部SEL0は、選択信号ISEL0が無効レベルのときにコマンド信号の出力を停止する。選択部SEL1は、選択信号ISEL1が有効レベルのときに動作し、コマンド端子CMD0、CMD1にそれぞれ供給されるコマンド信号をコマンド信号線CMDL2、CMDL1に出力する。選択部SEL1は、選択信号ISEL1が無効レベルのときにコマンド信号の出力を停止する。なお、選択信号ISEL0、ISEL1は、同時に有効レベルに設定されることはない。保持部HLD0-HLD2は、選択部SEL0、SEL1からコマンド信号線CMDL0-CMDL2にそれぞれ出力されるコマンド信号を、同期信号SYNC1に応答して保持し、コマンド信号ICMD0、ICMD1、ICMD2として出力する。例えば、同期信号SYNC1は、クロック信号である。このように、半導体メモリMEMは、コマンド端子CMD0でコマンド信号ICMD0、ICMD1を受け、コマンド端子CMD1でコマンド信号ICMD1、ICMD2を受ける。保持部HLD0-HLD2の数は、コマンド端子CMD0-CMD1の数より多く、保持部HLD1の入力は、選択部SEL0、SEL1の出力に共通に接続されている。これにより、例えば、コマンド端子CMD1で受けるコマンド信号CMD1を選択部SEL0、SEL1のいずれかを介して保持部HLD1に保持できる。動作制御部OPCは、保持部HLD0-HLD2に保持されたコマンド信号ICMD0-ICMD2に応じた動作制御信号CNTを、同期信号SYNC2に応答して出力する。そして、メモリセルMCは、動作制御信号CNTに応じてアクセスされる。例えば、動作制御信号CNTに応じて、メモリセルMCにデータが書き込まれ、あるいは、メモリセルMCからデータが読み出される。同期信号SYNC2は、同期信号SYNC1に比べて発生頻度が低い。例えば、同期信号SYNC2は、動作制御部OPCを動作させるタイミングを示す専用のクロック信号である。なお、同期信号SYNC2は、動作制御部OPCを動作させるために外部端子を介して供給される動作イネーブル信号を、同期信号SYNC1に同期させて半導体メモリMEMの内部で生成されてもよい。あるいは、同期信号SYNC2は、動作制御部OPCの動作を禁止するために外部端子を介して供給されるマスク信号の非活性化期間に、同期信号SYNC1に同期させて半導体メモリMEMの内部で生成されてもよい。これ等の場合、動作制御部OPCを動作させるときのみ、同期信号SYNC1が同期信号SYNC2として動作制御部OPCに供給される。例えば、コマンド信号ICMD0-ICMD2のうち論理レベルが変更される頻度が高いコマンド信号ICMD1は、複数のセレクタSEL0、SEL1を介して保持部HLD1に伝達される。これにより、選択信号ISEL0、ISEL1のいずれを有効レベルに設定しても、論理レベルの変更の頻度が高いコマンド信号ICMD1の論理を保持部HLD1に保持できる。したがって、メモリセルMCのアクセスに必要なコマンド信号ICMD0-ICMD2を、同期信号SYNC1の最小限のサイクル数で保持部HLD0-HLD2に揃えることができる。換言すれば、保持部HLD0-HLD2に保持されている論理を変更するための最小限のコマンド信号が半導体メモリMEMに供給されればよい。この結果、動作制御部OPCを動作させる同期信号SYNC2を高い頻度で発生させることができ、少ない数のコマンド端子CMD0-CMD1を用いて、メモリセルMCを効率よくアクセスできる。さらに、外部端子の数が少ない半導体メモリMEMを形成できる。これに対して、メモリセルMCのアクセスに必要な全てのコマンド信号をセットで半導体メモリMEMに供給する場合、保持部HLD0-HLD2を設定するために、アクセス毎にコマンド端子CMD0-CMD1にコマンド信号を2回供給する必要がある。図2は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリMEMは、図1に示した半導体メモリMEMに選択部USELを追加している。選択部USELは、第2選択部の一例である。また、半導体メモリMEMは、コマンド信号CMD2を受けるコマンド端子CMD2およびテスト信号TENを受けるテスト端子TENを有している。その他の構成は、図1に示した半導体メモリMEMと同様である。図2においても、発明の実施に必要な最小限の要素を示している。選択部USELは、テスト信号TENが無効レベルのときに動作し、コマンド端子CMD0、CMD1、CMD2にそれぞれ供給されるコマンド信号をコマンド信号線CMDL0-CMDL2を介して保持部HLD0-HLD2にそれぞれ出力する。選択部USELは、テスト信号TENが有効レベルのときにコマンド信号CMD0-CMD2の出力を停止する。コマンド端子CMD0-CMD2の数は、保持部HLD0-HLD2の数に等しい。このため、選択部USELは、セットで供給されるコマンド信号を一度に保持部HLD0-HLD2に供給できる。例えば、テスト信号TENは、半導体メモリMEMをテストするテストモード中に有効レベルに設定され、ユーザシステムにより半導体メモリMEMがアクセスされる通常モード中に無効レベルに設定される。選択信号ISEL0、ISEL1は、テストモード中に、コマンド信号CMD0、CMD1の種類に応じて、いずれかが有効レベルに設定され、通常モード中に無効レベルに設定される。例えば、選択信号ISEL0、ISEL1は、半導体メモリMEMをテストするテスト装置等から出力される。コマンド信号CMD0、CMD1は、テストモード中および通常モード中に半導体メモリMEMに供給され、コマンド信号CMD2は、通常モード中のみに半導体メモリMEMに供給される。すなわち、この実施形態では、半導体メモリMEMは、通常モード中にコマンド端子CMD0-CMD2を用いてアクセスされる。同期信号SYNC2は、テストモード中に同期信号SYNC1に比べて発生頻度が低くされ、通常モード中に同期信号SYNC1に応答して生成される。これにより、通常モード中の半導体メモリMEMのインタフェースを既存の半導体メモリのインタフェースと同じにできる。また、半導体メモリMEMは、テストモード中にコマンド端子CMD0、CMD1を用いてアクセスされる。これにより、半導体メモリMEMのテストに必要なコマンド端子の数を減らすことができ、少ない数のコマンド端子を用いて、メモリセルMCを効率よくアクセスし、テストできる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、半導体メモリMEMをテストするときに、少ない数のコマンド端子CMD0-CMD1を用いて、メモリセルMCを効率よくアクセスできる。また、通常モード中には、既存のインタフェースを用いて半導体メモリMEMにアクセスできる。図3は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、クロック信号CLKに同期して動作するSDRAMSynchronousDynamicRandomAccessMemoryである。半導体メモリMEMは、データ入出力部10、アドレス入力部12、コマンド入力部14、コマンド制御部16、クロック制御部18およびメモリコア100を有している。メモリコア100は、アドレス選択部20、モードレジスタ22、コマンドデコーダ24、ロウアドレス制御部26、ロウタイミング制御部28、コラムタイミング制御部30、コラムアドレス制御部32、ロウ制御部34、コラム制御部36、データ制御部38、コラムスイッチ部40、センスアンプ部42およびメモリセルアレイ44を有している。メモリコア100は、SDRAMのバンクに相当している。この実施形態では、説明を簡単にするために、半導体メモリMEMが1つのメモリコア100を有する例を示している。半導体メモリMEMに複数のメモリコア100バンクが形成されるとき、半導体メモリMEMは、アクセスするメモリコア100を選択するためのバンクアドレス信号を受ける。データ入出力部10は、ライト動作時に、データ端子DQで受けるデータ信号をライト制御信号WRZに同期して受け、受けたデータ信号をデータバスDBZに出力する。データ入出力部10は、リード動作時に、データバスDBZから受けるデータ信号をリード制御信号RDZに同期してデータ端子DQに出力する。例えば、データ端子DQは16ビットであるDQ15-DQ0。アドレス入力部12は、アドレス端子ADで受けるアドレス信号をアドレス信号ARZとして出力する。半導体メモリMEMは、アドレス端子ADに供給されるロウアドレス信号とコラムアドレス信号とを時分割で受けるアドレスマルチプレクスタイプを採用している。例えば、アドレス端子ADは12ビットでありAD11-AD0、ロウアドレス信号は、全てのアドレス端子ADを使用して半導体メモリMEMに供給され、コラムアドレス信号は下位の8ビットのアドレス端子ADを使用して半導体メモリMEMに供給される。コマンド入力部14は、コマンド端子CMDCMD0、CMD1で受けるコマンド信号の種類を選択信号ISELの値に応じて判定し、判定結果に応じて、コマンド信号CSRZ、RASRZ、CASRZ、WERZの2つを出力する。ここで、コマンド信号CSRZはチップセレクト信号であり、コマンド信号RASRZはロウアドレスストローブ信号であり、コマンド信号CASRZはコラムアドレスストローブ信号であり、コマンド信号WERZはライトイネーブル信号である。コマンド入力部14の例は、図5に示す。コマンド制御部16は、コマンドマスク信号CMIZがロウレベルに非活性化されているときに、クロック信号CLKIZをクロック信号CLKPZとして出力する。コマンド制御部16は、コマンドマスク信号CMIZがハイレベルに活性化されているときに、クロック信号CLKPZの出力を停止する。クロック信号CLKIZは第1同期信号の一例であり、クロック信号CLKPZは第2同期信号の一例である。コマンド制御部16の例は、図4に示す。クロック制御部18は、ハイレベルのクロックイネーブル信号CKEを受けているときに、クロック信号CLKをクロック信号CLKIZとして出力し、ロウレベルのクロックイネーブル信号CKEを受けているときに、クロック信号CLKIZの出力を停止する。なお、半導体メモリMEMは、クロックイネーブル信号CKEを受けずに、クロック信号CLKに同期するクロック信号CLKIZを常に生成してもよい。クロック制御部18は、コマンドマスク信号CMをコマンドマスク信号CMIZとして出力する。クロック制御部18の例は、図3に示す。アドレス選択部20は、コマンドデコーダ24により解読されたコマンドがアクティブコマンドを示すときに、アドレス信号ARZをロウアドレス信号RAとして出力する。アドレス選択部20は、コマンドデコーダ24により解読されたコマンドがライトコマンドまたはリードコマンドを示すときに、アドレス信号ARZをコラムアドレス信号CAとして出力する。アドレス選択部20は、コマンドデコーダ24により解読されたコマンドがモードレジスタ設定コマンドを示すときに、アドレス信号ARZをモード設定信号MAとして出力する。モードレジスタ22は、動作制御信号MRSPZに同期してモード設定信号MAを受け、モード設定信号MAの論理に応じて内蔵するレジスタの値を設定する。例えば、モードレジスタ22には、バースト長等が設定される。バースト長は、1回のリードコマンドに応答してデータ端子DQから出力されるデータ信号の数または1回のライトコマンドに応答してデータ端子DQに入力されるデータ信号の数を示す。動作制御信号MRSPZは、コマンドデコーダ24により解読されたコマンドがモードレジスタ設定コマンドのとき、コマンドデコーダ24から出力される。コマンドデコーダ24は、コマンド入力部14からのコマンド信号CSRZ、RASRZ、CASRZ、WERZをデコードし、デコード結果に応じて動作制御信号MRSPZ、BSTPZ、ACTPZ、PREPZ、REFPZ、RDPZ、WRPZのいずれかをクロック信号CLKPZに同期して出力する。動作制御信号MRSPZは、モードレジスタ設定コマンドが認識されたときに生成される。動作制御信号BSTPZは、バースト動作を停止するためのバーストストップコマンドが認識されたときに生成される。動作制御信号ACTPZは、ワード線WLの1つを活性化し、センスアンプを動作させるアクティブ動作を実行するためのアクティブコマンドが認識されたときに生成される。動作制御信号PREPZは、活性化状態のメモリセルアレイ44を非活性化するプリチャージ動作を実行するためのプリチャージコマンドが認識されたときに生成される。動作制御信号REFPZは、リフレッシュ動作を実行するためのリフレッシュコマンドが認識されたときに生成される。動作制御信号RDPZは、リード動作を実行するためのリードコマンドが認識されたときに生成される。動作制御信号WRPZは、ライト動作を実行するためのライトコマンドが認識されたときに生成される。コマンドデコーダ24の例は、図8に示す。ロウアドレス制御部26は、ロウアドレス信号RAをプリデコードしてプリデコード信号PRAを生成し、生成したプリデコード信号PRAをロウ制御部34に出力する。ロウタイミング制御部28は、動作制御信号ACTPZに応答して、アクティブ動作を実行するためのタイミング信号をロウ制御部34に出力する。ロウタイミング制御部28は、動作制御信号PREPZに応答して、プリチャージ動作を実行するためのタイミング信号をロウ制御部34に出力する。ロウタイミング制御部28は、動作制御信号REFPZに応答して、リフレッシュ動作を実行するためのタイミング信号をロウ制御部34に出力する。コラムタイミング制御部30は、動作制御信号RDPZに応答して、リード動作を実行するためのタイミング信号RDZをデータ制御部38およびデータ入出力部10に出力する。コラムタイミング制御部30は、動作制御信号WRPZに応答して、ライト動作を実行するためのタイミング信号WRZをデータ制御部38およびデータ入出力部10に出力する。また、コラムタイミング制御部30は、動作制御信号RDPZ、WRPZに応答して、コラム制御部36を動作させるタイミング信号CLPZを出力する。例えば、コラムタイミング制御部30は、バースト長に対応する数のパルスを有するタイミング信号RDZ、WRZまたはCLPZを出力する。なお、以下では、発明を分かりやすくするために、バースト長が1の場合について説明する。コラムアドレス制御部32は、コラムアドレス信号CAをプリデコードしてプリデコード信号PCAを生成し、生成したプリデコード信号PCAをコラム制御部36に出力する。コラム制御部36は、プリデコード信号PCAの値が示すコラム選択信号CLZの1つを、コラムタイミング制御部30からのタイミング信号CLPZに同期して活性化する。ロウ制御部34は、プリデコード信号PRAの値が示すワード線WLの1つを、ロウタイミング制御部28からのタイミング信号の1つに同期して活性化する。ロウ制御部34は、ロウタイミング制御部28からのタイミング信号の別の1つに同期してセンスアンプ活性化信号SAEを出力する。さらに、ロウ制御部34は、ビット線BL、/BLのプリチャージを停止するための制御信号等を、ロウタイミング制御部28からのタイミング信号の別の1つに同期して出力する。データ制御部38は、ライト動作時に、データバスDBZに供給されるライトデータ信号をタイミング信号WRZに応答して受け、受けたライトデータ信号をデータバスDBを介してコラムスイッチ部40に出力する。データ制御部38は、リード動作時に、データバスDBを介してメモリセルアレイ44から出力されるリードデータ信号を、タイミング信号RDZに同期してデータバスDBZに出力する。データバスDBのバス幅は、データバスDBZのバス幅より大きい。例えば、バースト長の最大値が8のとき、データバスDBのバス幅は、データバスDBZのバス幅の少なくとも8倍に設定される。なお、データ制御部38に供給されるタイミング信号WRZは、データ入出力部10に供給されるタイミング信号WRZを所定時間遅延させた信号である。データ入出力部10に供給されるタイミング信号RDZは、データ制御部38に供給されるタイミング信号RDZを所定時間遅延させた信号である。これにより、ライトデータ信号をデータ端子DQからメモリセルアレイ44まで順に伝達でき、リードデータ信号をメモリセルアレイ44からデータ端子DQまで順に伝達できる。コラムスイッチ部40は、データ制御部38をビット線対BL、/BLのいずれかに接続する複数のコラムスイッチを有している。そして、コラムスイッチの所定数が、コラムアドレス信号CAに応じて活性化されるコラム選択信号CLZ毎にオンする。センスアンプ部42は、ビット線対BL、/BLにそれぞれ接続された複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号SAEに同期して活性化され、ビット線対BL、/BLの電圧差を増幅する。メモリセルアレイ44は、マトリックス状に配置された複数のダイナミックメモリセルMCと、図の横方向に並ぶダイナミックメモリセルMCの列に接続された複数のワード線WLと、図の縦方向に並ぶダイナミックメモリセルMCの列に接続された複数のビット線対BL、/BLとを有している。ダイナミックメモリセルMCは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線BLまたは/BLに接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、ビット線BL、/BLのプリチャージ電圧と同じである。図4は、図3に示したクロック制御部18およびコマンド制御部16の例を示している。クロック制御部18は、2つの入力バッファIBUFおよび1つの入力バッファIBUF2を有している。クロックイネーブル信号CKEを受ける入力バッファIBUFは、クロックイネーブル信号CKEをクロックイネーブル信号CKEIZとして出力する。コマンドマスク信号CMを受ける入力バッファIBUFは、コマンドマスク信号CMをコマンドマスク信号CMIZとして出力する。入力バッファIBUF2は、クロックイネーブル信号CKEIZがハイレベルに活性化されている期間に動作し、クロック信号CLKをクロック信号CLKIZとして出力する。入力バッファIBUF2は、クロックイネーブル信号CKEIZがロウレベルに非活性化されている間、クロック信号CLKIZをロウレベルに設定する。クロック制御部18は、クロック信号CLKに同期してクロック信号CLKIZを生成する第1信号生成部の一例である。コマンド制御部16は、タイミング変更部TC1、TC2と、コマンドマスク信号CMIZのロウレベル期間にクロック信号CLKIZをクロック信号CLKPZとして出力するアンド回路ANDとを有している。この実施形態では、半導体メモリMEMの外部から供給されるコマンドマスク信号CMの論理に応じてクロック信号CLKPZを生成し、あるいは停止することで、コマンドデコーダ24の動作を半導体メモリMEMの外部から制御できる。換言すれば、図5に示すラッチ部LTUにコマンド信号が揃ったときに、半導体メモリMEMの外部からコマンドデコーダ24を動作できる。これにより、動作コマンドを認識するために必要な複数のコマンド信号の一部を半導体メモリMEMに供給する場合に、ラッチ部LTUにコマンド信号が揃ったタイミングで、コマンドデコーダ24を動作させることができる。すなわち、コマンド信号を動作コマンド毎にセットで半導体メモリMEMに供給しない場合にも、半導体メモリMEMを効率よくアクセスできる。また、クロック信号CLKPZをクロック信号CLKIZに同期して生成することで、クロック信号CLKに同期して動作する従来のコマンドデコーダを利用できる。タイミング変更部TC1は、クロック信号CLKIZの立ち上がりエッジを遅らせる機能を有している。これにより、クロック信号CLKIZの立ち上がりエッジを遅らせた信号が、クロック信号CLKPZとしてコマンドデコーダ24に出力される。タイミング変更部TC2は、コマンドマスク信号CMIZの立ち下がりエッジを遅らせる機能を有している。これにより、コマンドマスク信号CMIZの立ち下がりエッジがクロック信号CLKIZの立ち下がりエッジより早く現れるときに、クロック信号CLKPZの誤パルスが発生することを防止できる。コマンド制御部16は、コマンドマスク信号CMが無効レベルのときにクロック信号CLKIZに同期してクロック信号CLKPZを生成し、コマンドマスク信号CMが有効レベルのときにクロック信号CLKPZの生成を停止する第2信号生成部の一例である。図5は、図3に示したコマンド入力部14の例を示している。コマンド入力部14は、5つの入力バッファIBUF、セレクタSELSEL0、SEL1、SEL2およびラッチ部LTUを有している。セレクタSELは、第1選択部の一例である。5つの入力バッファIBUFは、選択信号ISEL0-ISEL2およびコマンド信号CMD0-CMD1をそれぞれ受け、選択信号SELTZSELT0Z、SELT1Z、SELT2Zおよびコマンド信号CMDZCMD0Z、CMD1Zとして出力する。各セレクタSEL0-SEL2は、コマンド信号CMD0Z、CMD1Zをそれぞれ受ける一対のトライステートバッファTBUFを有している。セレクタSEL0のトライステートバッファTBUFは、選択信号SELT0Zがハイレベルのときにコマンド信号CMD0Z、CMD1Zをコマンド信号RASSZ、CASSZとしてそれぞれ出力する。セレクタSEL0のトライステートバッファTBUFは、選択信号SELT0Zがロウレベルのときに、出力をハイインピーダンス状態に設定する。セレクタSEL1のトライステートバッファTBUFは、選択信号SELT1Zがハイレベルのときに、コマンド信号CMD0Z、CMD1Zをコマンド信号WESZ、CASSZとしてそれぞれ出力する。セレクタSEL1のトライステートバッファTBUFは、選択信号SELT1Zがロウレベルのときに、出力をハイインピーダンス状態に設定する。セレクタSEL2のトライステートバッファTBUFは、選択信号SELT2Zがハイレベルのときに、コマンド信号CMD0Z、CMD1Zをコマンド信号WESZ、CSSZとしてそれぞれ出力する。セレクタSEL2のトライステートバッファTBUFは、選択信号SELT2Zがロウレベルのときに、出力をハイインピーダンス状態に設定する。コマンド信号WESZ、RASSZ、CASSZ、CSSZは、DRAMのライトイネーブル信号/WE、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、チップセレクト信号/CSにそれぞれ対応する。すなわち、コマンド端子CMD0には、ライトイネーブル信号/WEまたはロウアドレスストローブ信号/RASが供給され、コマンド端子CMD1には、コラムアドレスストローブ信号/CASまたはチップセレクト信号/CSが供給される。以下、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEを、それぞれコマンド信号/CS、/RAS、/CAS、/WEとも称する。これにより、コマンド入力部14は、2本のコマンド端子CMD0、CMD1を用いて、4種類のコマンド信号/CS、/RAS、/CAS、/WEを受けることができる。また、コマンド端子CMD0、CMD1で受けるコマンド信号の組み合わせ/RASと/CAS、/WEと/CAS、/WEと/CSは、活性化される選択信号ISEL0-ISEL2に応じて異なる。ラッチ部LTUは、コマンド信号WESZ、RASSZ、CASSZ、CSSZをクロック信号CLKIZに同期してラッチし、ラッチした信号をコマンド信号WERZ、RASRZ、CASRZ、CSRZとしてそれぞれ出力する4つのラッチ回路LTCを有している。ラッチ回路LTCは、保持部の一例である。図6は、図5に示したラッチ回路LTCの例を示している。4つのラッチ回路LTCは互いに同じ回路であるため、ここでは、コマンド信号CSSZを受けるラッチLTCについて説明する。ラッチLTCは、第1ラッチLT1および第2ラッチLT2を有している。第1ラッチLT1は、コマンド信号CSSZの論理を保持し、保持している論理を第2ラッチLT2に出力する。第2ラッチLT2は、第1ラッチLT1から出力されるコマンド信号CSSZの論理をクロック信号CLKIZの立ち上がりエッジに同期してラッチし、ラッチした論理をコマンド信号CSRZとして出力する。第1ラッチLT1により、図5に示したセレクタSEL2のTBUFがオフし、セレクタSEL2からのコマンド信号CSSZの供給が停止したときにもコマンド信号線CSSZがフローティング状態になることを防止できる。例えば、セレクタSEL0、SEL1が順に選択されるとき、セレクタSEL2は、コマンド信号CSSZを出力できない。この場合にも、以前にセレクタSEL2から出力されたコマンド信号CSSZの論理を第1ラッチLT1により保持できる。これにより、ラッチ回路LTCの数がコマンド端子CMD0-CMD1の数より多い場合にも、コマンド信号WESZ、RASSZ、CASSZ、CSSZの論理をラッチ部LTUに順に揃えて、メモリセルMCにアクセスできる。図7は、図5に示したコマンド入力部14によるコマンド信号の割り付けの例を示している。選択信号ISEL0がハイレベルHに活性化され、選択信号ISEL1、ISEL2がロウレベルに非活性化されるとき、図5に示したセレクタSEL0が動作する。このとき、コマンド入力部14は、コマンド端子CMD0-CMD1にそれぞれ供給される信号をコマンド信号/RAS、/CASであると認識する。選択信号ISEL1がハイレベルHに活性化され、選択信号ISEL0、ISEL2がロウレベルに活性化されるとき、図5に示したセレクタSEL1が動作する。このとき、コマンド入力部14は、コマンド端子CMDにそれぞれ供給される信号をコマンド信号/WE、/CASであると認識する。選択信号ISEL2がハイレベルHに活性化され、選択信号ISEL0、ISEL1がロウレベルに活性化されるとき、図5に示したセレクタSEL2が動作する。このとき、コマンド入力部14は、コマンド端子CMD0-CMD1にそれぞれ供給される信号をコマンド信号/WE、/CSであると認識する。図7に示すように、コマンド入力部14は、コマンド端子CMD1に供給される信号を、選択信号ISEL0、ISEL1のハイレベル時に、ともにコマンド信号/CASと認識する。コマンド信号/CASは、後述する図10に示すように、半導体メモリMEMに最も頻繁に供給される信号である。換言すれば、コマンド信号/CASの論理は、半導体メモリMEMを動作させるときに、最も頻繁に変化される。変化の頻度が高いコマンド信号を複数のセレクタISEL0、ISEL1に割り付けることで、コマンド端子CMDの数が少ないときにも、コマンド信号を効率よく半導体メモリMEMに供給できる。図8は、図3に示したコマンドデコーダ24の例を示している。コマンドデコーダ24は、コマンド信号CSRZ、RASRZ、CASRZ、WERZの論理に応じて、動作制御信号MRSPZ、REFPZ、PREPZ、ACTPZ、WRPZ、RDPZ、BSTPZをそれぞれ出力するデコード部DECを有している。コマンドデコーダ24は、動作制御信号MRSPZ、REFPZ、PREPZ、ACTPZ、WRPZ、RDPZ、BSTPZをクロック信号CLKPZに応答して出力する動作制御部の一例である。各デコード部DECは、2つの2入力ナンドゲートと、2入力ナンドゲートの出力およびクロック信号CLKPZの反転信号を受ける3入力ノアゲートとを有している。各デコード部DECは、デコード結果に応じて、クロック信号CLKPZのハイレベル期間に動作制御信号MRSPZ、REFPZ、PREPZ、ACTPZ、WRPZ、RDPZ、BSTPZのいずれかをハイレベルに活性化する。コマンド信号CSRZがロウレベルで、コマンド信号RASRZ、CASRZ、WERZがハイレベルのとき、各デコード部DECにおいて、2入力ナンドゲートの少なくともいずれかはハイレベルを出力する。このため、全ての3入力ノアゲートは、ロウレベルを出力し、半導体メモリMEMは前のクロックサイクルの状態を維持するアイドル状態になる。半導体メモリMEMをアイドル状態に設定するコマンドは、後述する図22に示すようにノップコマンドNOPNoOperationと称される。コマンドデコーダ24を動作させるクロック信号CLKPZは、外部端子CMを介して半導体メモリMEMに供給されるコマンドマスク信号CMがロウレベルのときのみ生成される。すなわち、コマンドデコーダ24の動作/非動作は、コマンド信号CMDの論理やクロック信号CLKによらず、コマンドマスク信号CMにより半導体メモリMEMの外部から制御できる。したがって、図5に示したラッチ部LTUにコマンドが揃う任意のクロックサイクルでコマンドデコーダ24を動作できる。この結果、半導体メモリMEMを効率よく動作でき、半導体メモリMEMの誤動作を防止できる。図4で説明したように、クロック信号CLKPZの立ち上がりエッジは、クロック信号CLKIZの立ち上がりエッジより遅い。このため、コマンドデコーダ24は、クロック信号CLKIZに同期して供給されるコマンド信号CSRZ、RASRZ、CASRZ、WERZの論理が確定した後に、クロック信号CLKPZを用いて確実にコマンド信号CSRZ、RASRZ、CASRZ、WERZをデコードできる。したがって、動作制御信号MRSPZ、REFPZ、PREPZ、ACTPZ、WRPZ、RDPZ、BSTPZにハザードが発生することを防止でき、コマンドデコーダ24の誤動作を防止できる。なお、クロック信号CLKPZは、コマンドデコーダ24ではなく、ロウタイミング制御部28およびコラムタイミング制御部30に、動作するクロックサイクルを決めるために供給されてもよい。この場合、ロウタイミング制御部28およびコラムタイミング制御部30は、メモリセルMCにアクセスするための動作制御信号をクロック信号CLKPZに応答して出力する動作制御部として動作する。図9は、図8に示したコマンドデコーダ24の動作仕様の例を示している。コマンドデコーダ24は、図9に示した論理値にしたがって動作する。各コマンドの機能は、一般的なSDRAMと同様である。上述したように、コマンド信号CSRZ、RASRZ、CASRZ、WERZは、コマンド端子CMD0-CMD1に供給されるチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEである。例えば、コマンドデコーダ24は、コマンド信号CSRZ、RASRZ、CASRZ、WERZが全てロウレベルLのときにモードレジスタ設定コマンドMRSを認識し、クロック信号CLKPZに同期して動作制御信号MRSPZをハイレベルに活性化する。モードレジスタ設定コマンドMRSに応じて、モードレジスタ22が設定される。コマンドデコーダ24は、コマンド信号CSRZ、RASRZ、CASRZがロウレベルLで、コマンド信号WERZがハイレベルHのときにリフレッシュコマンドREFを認識し、クロック信号CLKPZに同期して動作制御信号REFPZをハイレベルに活性化する。リフレッシュコマンドREFに応じてメモリセルMCのリフレッシュ動作が実行される。同様に、コマンドデコーダ24は、コマンド信号CSRZ、RASRZ、CASRZ、WERZの論理に応じて、プリチャージコマンドPRE、アクティブコマンドACT、ライトコマンドWR、リードコマンドRDおよびバーストストップコマンドBSTを認識する。プリチャージコマンドPREに応じて、ワード線WLが非活性化され、センスアンプが動作を停止し、ビット線BL、/BLをプリチャージ電圧に設定するプリチャージ動作が実行される。アクティブコマンドACTに応じて、プリチャージ動作が停止し、ワード線WLが活性化され、センスアンプが動作を開始する。ライトコマンドWRに応じて、メモリセルMCにデータを書き込むライト動作が実行される。リードコマンドRDに応じて、メモリセルMCからデータを読み出すリード動作が実行される。バーストストップコマンドBSTに応じて、バースト動作が停止される。コマンドデコーダ24は、コマンド信号CSRZがロウレベルLで、コマンド信号RASRZ、CASRZ、WERZがハイレベルHのとき、ノップコマンドNOPを認識する。図10は、図3に示した半導体メモリMEMのコマンドの遷移の例を示している。図10は、コマンド信号CSRZ/CSがロウレベルに活性化されているときに、コマンド信号/RAS、/CAS、/WEの論理に応じた状態の遷移を示している。コマンド信号/RAS、/CAS、/WEは、コマンド端子CMD0-CMD1に供給される信号であり、図8に示したコマンド信号RASRZ、CASRZ、WERZである。なお、図10の楕円は、コマンド信号が供給されたときに遷移する状態や動作を示している。例えば、符号ACTは、アクティブ状態やアクティブ動作を示し、符号PREは、プリチャージ状態やプリチャージ動作を示している。太い実線は、状態の遷移に3つのコマンド信号/RAS、/CAS、/WEの変化が必要なことを示しており、コマンド端子CMD0-CMD1への2回のコマンド信号の供給が必要なことを示している。細い実線は、状態の遷移に2つのコマンド信号の変化が必要なことを示しており、コマンド端子CMD0-CMD1への1回のコマンド信号の供給で状態の遷移が可能なことを示している。細い破線は、状態の遷移に1つのコマンド信号の変化が必要なことを示している。このように、半導体メモリMEMの状態を変更するために、全てのコマンド信号/CS、/RAS、/CAS、/WEの論理レベルを毎回変化させる必要はない。全ての細い実線による遷移は、図5に示したセレクタSEL0によるコマンド信号/RAS、/CASの変化、セレクタSEL1によるコマンド信号/CAS、/WEの変化またはセレクタSEL2によるコマンド信号/WEの変化により行われる。例えば、セレクタSEL0を使用することにより、アクティブ状態ACTからリード状態RDへの遷移、ライト状態WRからプリチャージ状態PREへの遷移を1クロックサイクルで実行できる。同様に、セレクタSEL2を使用することにより、プリチャージ状態PREからリフレッシュ状態REFへの遷移、リード状態RDからバーストストップ状態BSTへの遷移、モードレジスタ設定状態MRSからアクティブ状態ACTへの遷移を1クロックサイクルで実行できる。コマンド入力部14は、論理変化の頻度が最も高いコマンド信号/CASを受けるための2つのセレクタSEL0、SEL1を有している。コマンド信号/CASを、2つのセレクタSEL0、SEL1のいずれかを用いてラッチ部LTUに供給することで、2つのコマンド信号の変化が必要なときに、コマンド端子CMD0-CMD1へのコマンド信号の供給を1回で済ませることができる。この結果、多くのコマンドを1クロックサイクルで半導体メモリMEMに供給でき、少ない数のコマンド端子CMD0-CMD1を用いて、メモリセルMCを効率よくアクセスできる。コマンド信号/CASが使用されない状態の遷移は、アクティブ状態ACTとプリチャージ状態PRE間、プリチャージ状態PREとバーストストップ状態間、およびライト状態WRとリード状態RD間だけである。これ等の状態の遷移は、コマンド信号/WEまたはコマンド信号/RASを変化させるだけでよい。これに対して、例えば、図7に示したコマンド信号の割り付けに替えて、選択信号ISEL0がハイレベルのときのみコマンド端子CMD1でコマンド信号/CASを受ける割り付けにする場合を考えるセレクタSEL1では、コマンド信号/CASを受けない。この場合、コマンド端子CMD0-CMD1でコマンド信号/WE、/CASを同時に受けることができない。したがって、図10に示したプリチャージ状態PREからリフレッシュ状態REFへの遷移、リード状態RDからバーストストップ状態BSTへの遷移およびモードレジスタ設定状態MRSからアクティブ状態ACTへの遷移は、2クロックサイクルが必要になる。すなわち、選択信号ISEL0、ISEL1を順にハイレベルに設定して、コマンド信号/CAS、/WEを順に受ける必要がある。同様に、図7に示したコマンド信号の割り付けに替えて、選択信号ISEL1がハイレベルのときのみコマンド端子CMD1でコマンド信号/CASを受ける割り付けにする場合を考えるセレクタSEL0では、コマンド信号/CASを受けない。この場合、コマンド端子CMD0-CMD1でコマンド信号/RAS、/CASを同時に受けることができない。したがって、図10に示したライト状態WRからプリチャージ状態PREへの遷移およびアクティブ状態ACTからリード状態RDへの遷移は、2クロックサイクル必要である。すなわち、選択信号ISEL0、ISEL1を順にハイレベルに設定して、コマンド信号/RAS、/CASを順に受ける必要がある。図11は、図3に示した半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムSYSは、シリコン基板上に複数のマクロが集積されたシステムオンチップSoCを有している。あるいは、システムSYSは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージMCPを有している。あるいは、システムSYSは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージSiPを有している。さらに、システムSYSは、チップオンチップCoCあるいはパッケージオンパッケージPoPの形態で形成されてもよい。例えば、システムSYSは、CPUCentralProcessingUnit、ROMReadOnlyMemory、周辺回路I/O、メモリコントローラMCNTおよび半導体メモリMEMを有している。CPU、ROM、周辺回路I/OおよびメモリコントローラMCNTは、システムバスSBUSにより互いに接続されている。半導体メモリMEMは、メモリコントローラMCNTを介してシステムバスSBUSに接続されている。CPUは、ROM、周辺回路I/Oおよび半導体メモリMEMをアクセスするとともにシステム全体の動作を制御する。CPUは、半導体メモリMEMにライト動作およびリード動作を実行させるために制御信号やデータ信号をメモリコントローラMCNTに出力する。メモリコントローラMCNTは、CPUからの制御信号を解読し、解読結果に応じてクロックイネーブル信号CKE、クロック信号CLK、コマンドマスク信号CM、選択信号ISELISEL0-ISEL2、コマンド信号CMD、アドレス信号AD、ライトデータ信号DQを半導体メモリMEMに出力し、あるいはリードデータ信号DQを半導体メモリMEMから受ける。なお、システムSYSの最小構成は、メモリコントローラMCNTと半導体メモリMEMである。図12は、図3に示した半導体メモリMEMの動作の例を示している。図12では、バースト長が1に設定されているときの動作を示す。この例では、ライト動作が2回実行された後、リード動作が2回実行される。クロックイネーブル信号CKEは、ハイレベルに設定されている。クロックイネーブル信号CKE、クロック信号CLK、コマンドマスク信号CM、選択信号SEL0-2、コマンド信号CMD0-CMD1、アドレス信号AD、データ信号DQは、図11に示したメモリコントローラMCNTから出力される。波形において、Hはハイレベルを示し、Lはロウレベルを示す。選択信号ISEL0-2の波形に示す数字は、ハイレベルに活性化される選択信号ISELの番号を示している。他の選択信号ISELは、ロウレベルに非活性化される。コマンド信号CMD0-CMD1の波形において、上向きの矢印はハイレベルを示し、下向きの矢印はロウレベルを示し、括弧で示したコマンド信号は、任意の論理レベルを示す。まず、半導体メモリMEMは、1番目のクロック信号CLKに同期して、ハイレベルのコマンドマスク信号CM、ハイレベルの選択信号ISEL2、ハイレベルのコマンド信号CMD0およびロウレベルのコマンド信号CMD1を受ける。図5に示したコマンド入力部14は、ハイレベルの選択信号ISEL2に応じてセレクタSEL2を動作させる。セレクタSEL2の2つのトライステートバッファTBUFは、コマンド端子CMD0で受けたハイレベルの信号をコマンド信号WESZとして出力し、コマンド端子CMD1で受けたロウレベルの信号をコマンド信号CSSZとして出力する。すなわち、コマンド入力部14は、ハイレベルのライトイネーブル信号/WEおよびロウレベルのチップセレクト信号/CSを認識する。ラッチ部LTUは、クロック信号CLKIZの立ち上がりエッジに同期して、ハイレベルのコマンド信号WESZおよびロウレベルのコマンド信号CSSZをラッチし、ハイレベルのコマンド信号WERZおよびロウレベルのコマンド信号CSRZとして出力する図12a、b。図4に示したコマンド制御部16は、ハイレベルのコマンドマスク信号CMIZを受け、クロック信号CLKPZをロウレベルに維持する図12c。このため、図8に示したコマンドデコーダ24のデコーダDECは動作しない。次に、半導体メモリMEMは、2番目のクロック信号CLKに同期して、ロウレベルのコマンドマスク信号CM、ハイレベルの選択信号ISEL0、ロウレベルのコマンド信号CMD0およびハイレベルのコマンド信号CMD1を受ける。また、半導体メモリMEMは、アドレス端子ADでロウアドレス信号RAを受ける。コマンド入力部14は、ハイレベルの選択信号ISEL0に応じてセレクタSEL0を動作させ、コマンド端子CMD0で受けたロウレベルの信号をコマンド信号RASSZとして出力し、コマンド端子CMD1で受けたハイレベルの信号をコマンド信号CASSZとして出力する。すなわち、コマンド入力部14は、ロウレベルのロウアドレスストローブ信号/RASおよびハイレベルのコラムアドレスストローブ信号/CASを認識する。ラッチ部LTUは、クロック信号CLKIZに同期して、ロウレベルのコマンド信号RASSZおよびハイレベルのコマンド信号CASSZをラッチし、ロウレベルのコマンド信号RASRZおよびハイレベルのコマンド信号CASRZとして出力する図12d、e。また、ラッチ部LTUは、図6に示した第1ラッチLT1の保持値に応じて、ハイレベルのコマンド信号WERZおよびロウレベルのコマンド信号CSRZを維持する。コマンド制御部16は、ロウレベルのコマンドマスク信号CMIZを受け、クロック信号CLKPZを出力する図12f。これにより、コマンドデコーダ24が動作し、コマンド信号CSRZ、RASRZ、CASRZ、WERZの論理に応じて動作制御信号ACTPZが活性化され、アクティブ動作ACTが実行される図12g。換言すれば、2つのコマンド端子CMD0-CMD1を用いて、2クロックサイクルでアクティブコマンドACTが半導体メモリMEMに供給される。クロック信号CLKPZは、コマンド信号CSRZ、RASRZ、CASRZ、WERZがラッチ回路LTCに揃うときに生成されるため、クロック信号CLKPZの発生頻度はクロック信号CLKIZの発生頻度に比べて低い。アクティブ動作では、ビット線対BL、/BLのプリチャージ動作が停止され、ロウアドレス信号RAにより示されるワード線WLが活性化され、センスアンプが動作する。そして、センスアンプは、ワード線WLの活性化によりメモリセルMCからビット線対BL、/BLの一方に読み出されたデータを差動増幅してラッチする。なお、活性化する選択信号ISEL2、ISEL0を1番目のクロックサイクルと2番目のクロックサイクルとで入れ替え、コマンド信号CMD0-CMD1の論理を、1番目のクロックサイクルと2番目のクロックサイクルとで入れ替えてもよい。次に、半導体メモリMEMは、3番目のクロック信号CLKに同期して、ハイレベルのコマンドマスク信号CM、ハイレベルの選択信号ISEL1、ロウレベルのコマンド信号CMD0を受ける。コマンド信号CMD1は、ハイレベルまたはロウレベルのいずれかに設定される。コマンド入力部14は、ハイレベルの選択信号ISEL1に応じてセレクタSEL1を動作させ、コマンド端子CMD0で受けたロウレベルの信号に応じてコマンド信号WERZをロウレベルに設定する。すなわち、コマンド入力部14は、ロウレベルのライトイネーブル信号/WEを認識する。3番目のクロックサイクルでは、コマンドマスク信号CMはハイレベルのため、クロック信号CLKPZは出力されず、コマンドデコーダ24のデコーダDECは動作しない。次に、半導体メモリMEMは、4番目のクロック信号CLKに同期して、ロウレベルのコマンドマスク信号CM、ハイレベルの選択信号ISEL0、ハイレベルのコマンド信号CMD0およびロウレベルのコマンド信号CMD1を受ける。また、半導体メモリMEMは、アドレス端子ADでコラムアドレス信号CAを受け、データ端子DQでライトデータ信号WRDを受ける。コマンド入力部14は、ハイレベルの選択信号ISEL0に応じてセレクタSEL0を動作させ、コマンド端子CMD0で受けたハイレベルの信号をコマンド信号RASRZとして出力し、コマンド端子CMD1で受けたロウレベルの信号をコマンド信号CASRZとして出力する図12h、i。コマンド制御部16は、ロウレベルのコマンドマスク信号CMIZを受け、クロック信号CLKPZを出力する図12j。これにより、コマンドデコーダ24が動作し、コマンド信号CSRZ、RASRZ、CASRZ、WERZの論理に応じて動作制御信号WRPZが活性化され、ライト動作が実行される図12k。換言すれば、2つのコマンド端子CMD0-CMD1を用いて、2クロックサイクルでライトコマンドWRが半導体メモリMEMに供給される。ライト動作では、コラムアドレス信号CAに応じたコラムスイッチがオンしてビット線対BL、/BLが選択され、ライトデータ信号WRDが選択されたビット線対BL、/BLに伝達される。選択されたビット線対BL、/BLに対応するセンスアンプは、ライトデータ信号WRDをラッチする。そして、ビット線対BL、/BLの一方を介してメモリセルMCにライトデータ信号WRDが書き込まれる。なお、活性化する選択信号ISEL1、ISEL0を3番目のクロックサイクルと4番目のクロックサイクルとで入れ替え、コマンド信号CMD0-CMD1の論理を、3番目のクロックサイクルと4番目のクロックサイクルとで入れ替えてもよい。5番目のクロックサイクルは、4番目のクロックサイクルと同じ信号が半導体メモリMEMに供給され、ライト動作が実行される。すなわち、2番目以降のライトコマンドWRは、1クロックサイクルで半導体メモリMEMに供給可能である。このように、この実施形態では、図5に示したラッチ部LTUに保持されているコマンド信号の論理に応じて、同じコマンドが供給される場合にも、必要なクロックサイクル数が異なる。これにより、最小限のクロックサイクル数でコマンドを半導体メモリMEMに供給できる。次に、半導体メモリMEMは、6番目のクロック信号CLKに同期して、ロウレベルのコマンドマスク信号CM、ハイレベルの選択信号ISEL0、ロウレベルのコマンド信号CMD0およびハイレベルのコマンド信号CMD1を受ける。コマンド入力部14は、セレクタSEL0を動作させ、コマンド端子CMD0で受けたロウレベルの信号をコマンド信号RASRZとして出力し、コマンド端子CMD1で受けたハイレベルの信号をコマンド信号CASRZとして出力する図12l、m。そして、コマンド制御部16から出力されるクロック信号CLKPZに応答してコマンドデコーダ24が動作し、動作制御信号PREPZが活性化され、プリチャージ動作が実行される図12n。ライト動作後のプリチャージコマンドPREは、1クロックサイクルで半導体メモリMEMに供給される。プリチャージ動作では、ワード線WLが非活性化され、センスアンプが動作を停止し、ビット線対BL、/BLがプリチャージ電圧にリセットされる。次に、7番目のクロックサイクルにおいて、アクティブコマンドACTが半導体メモリMEMに供給される。但し、ラッチ部LTUは、プリチャージ動作により、コマンド信号CSRZ、RASRZ、CASRZをロウレベル、ロウレベル、ハイレベルに設定している。このため、アクティブ動作を実行するためには、コマンド信号WERZをハイレベルに設定すればよく、アクティブコマンドACTは、1クロックサイクルで半導体メモリMEMに供給可能である図12o。次に、半導体メモリMEMは、8番目のクロック信号CLKに同期して、ロウレベルのコマンドマスク信号CM、ハイレベルの選択信号ISEL0、ハイレベルのコマンド信号CMD0およびロウレベルのコマンド信号CMD1を受ける。また、半導体メモリMEMは、アドレス端子ADでコラムアドレス信号CAを受ける。コマンド入力部14は、セレクタSEL0を動作させ、コマンド端子CMD0で受けたハイレベルの信号をコマンド信号RASRZとして出力し、コマンド端子CMD1で受けたロウレベルの信号をコマンド信号CASRZとして出力する図12p、q。コマンド制御部16から出力されるクロック信号CLKPZに応答してコマンドデコーダ24が動作し、動作制御信号RDPZが活性化され、リード動作が実行される図12r。すなわち、1クロックサイクルでリードコマンドRDが半導体メモリMEMに供給される。リード動作では、コラムアドレス信号CAに応じたコラムスイッチがオンしてビット線対BL、/BLが選択され、メモリセルMCから読み出され、センスアンプによりラッチされているデータのうちの16ビットがリードデータ信号RDDとしてデータバスDBに読み出される。リードデータ信号RDDは、例えば、リードコマンドRDの次のクロックサイクルに同期してデータ端子DQから出力される図12s。9番目のクロックサイクルは、8番目のクロックサイクルと同じ信号が半導体メモリMEMに供給され、リード動作が実行される。すなわち、2番目以降のリードコマンドRDも、1クロックサイクルで半導体メモリMEMに供給される。リード動作RDの後、図5に示したラッチ部LTUは、ロウレベルのコマンド信号CSRZ、ハイレベルのRASRZ、ロウレベルのCASRZ、ハイレベルのWERZを保持している。このため、プリチャージコマンドPREを認識するためには、コマンド信号RASRZ、CASRZ、WERZの論理を反転する必要があり、リード動作RDの後のプリチャージコマンドPREの供給は、2クロックサイクル必要である。このため、10番目のクロックサイクルでは、ハイレベルの選択信号ISEL0とともに、ロウレベルのコマンド信号CMD0とロウレベルのコマンド信号CMD1が半導体メモリMEMに供給される。11番目のクロックサイクルでは、ハイレベルの選択信号ISEL2とともに、ロウレベルのコマンド信号CMD0とハイレベルのコマンド信号CMD1が半導体メモリMEMに供給される。なお、活性化する選択信号ISEL2、ISEL0を10番目のクロックサイクルと11番目のクロックサイクルとで入れ替え、コマンド信号CMD0-CMD1の論理を、10番目のクロックサイクルと11番目のクロックサイクルとで入れ替えてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ラッチ部LTUにコマンド信号が揃ったときに、コマンドマスク信号CMにより半導体メモリMEMの外部からコマンドデコーダ24を動作させることで、コマンド端子CMDの数が少ない場合にも半導体メモリMEMを効率よくアクセスできる。特に、ラッチ部LTUに既に保持されているコマンド信号の論理に応じてコマンド端子CMDに供給するコマンド信号の数を変えることで、コマンド端子CMDの数が少ない場合にも最小限のクロックサイクルで半導体メモリMEMを動作させることができる。変化の頻度が高いコマンド信号/CASを、2つのセレクタSEL0、SEL1のいずれかを用いてラッチ部LTUに供給することで、コマンド端子CMDの数が少ないときにも、コマンド信号を効率よく半導体メモリMEMに供給できる。図13は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリMEMは、図3に示したデータ入出力部10、アドレス入力部12、コマンド入力部14、クロック制御部18およびアドレス選択部20の代わりに、データ入出力部10A、アドレス入力部12A、コマンド入力部14A、クロック制御部18Aおよびアドレス選択部20Aを有している。また、半導体メモリMEMは、図3より数の多いコマンド端子CMDCMD0-CMD3と、テスト端子TENとを有している。半導体メモリMEMのその他の構成は、図3と同様である。データ入出力部10Aは、テスト信号TENIZがロウレベルに非活性化されている通常モード中に、全てのデータ端子DQ15-DQ0で受けるデータ信号をデータバスDBZに出力するライト動作。データ入出力部10Aは、通常モード中に、データバスDBZから受けるデータ信号を全てのデータ端子DQ15-DQ0に出力するリード動作。データ入出力部10Aは、テスト信号TENIZがハイレベルに活性化されているテストモード中に、予め決められた一部のデータ端子DQ7-DQ0で受けるデータ信号を、選択信号SELTZの論理に応じてデータバスDBZの所定のビット群に出力するライト動作。データ入出力部10Aは、テストモード中に、選択信号SELTZの論理に応じて受けるデータバスDBZの所定のビット群を、予め決められた一部のデータ端子DQ7-DQ0に出力するリード動作。データ入出力部10Aの例は、図17および図18に示す。アドレス入力部12Aは、通常モード中に、全てのアドレス端子AD11-AD0で受けるデータ信号をアドレス信号ARZとして出力する。但し、ライト動作およびリード動作で使用するコラムアドレス信号は、アドレス信号ARZの一部のビット群AD7-AD0である。アドレス入力部12Aは、テストモード中に、予め決められた一部のアドレス端子AD3-AD0で受けるアドレス信号を、選択信号SELTZの論理に応じてアドレス信号ARZの所定のビット群AD11-AD8、AD7-AD4またはAD3-AD0として出力する。アドレス入力部12Aの例は、図16に示す。コマンド入力部14Aは、通常モード中に、全てのコマンド端子CMD0-CMD3でそれぞれ受けるコマンド信号/RAS、/CAS、/WE、/CSをクロック信号CLKIZに同期してラッチする。コマンド入力部14Aは、テストモード中に、一部のコマンド端子CMD0-CMD1で受けるコマンド信号の種類を、選択信号ISELの論理に応じて判定する。コマンド入力部14Aは、判定したコマンド信号をクロック信号CLKIZに同期してラッチする。コマンド入力部14Aは、通常モード中およびテストモード中に、ラッチした信号をコマンド信号RASRZ、CASRZ、WERZ、CSRZとして出力する。テストモード中のコマンド入力部14Aの動作は、図3のコマンド入力部14の動作と同様である。クロック制御部18Aは、テスト信号TENがロウレベルの期間に通常モード中、コマンドマスク信号CMの論理に拘わらずコマンドマスク信号CMIZをロウレベルに非活性化する。クロック制御部18Aは、通常モード中でクロックイネーブル信号CKEがハイレベルのときにクロック信号CLKに同期するクロック信号CLKIZを出力する。クロック制御部18Aは、通常モード中でクロックイネーブル信号CKEがロウレベルのときにクロック信号CLKIZの出力を停止する。クロック制御部18Aは、テスト信号TENがハイレベルの期間にテストモード中、コマンドマスク信号CMをコマンドマスク信号CMIZとして出力する。クロック制御部18Aは、テストモード中に、クロックイネーブル信号CKEの論理に拘わらず、クロック信号CLKをクロック信号CLKIZとして出力する。アドレス選択部20Aは、アドレス入力部12Aから供給されるアドレス信号ARZをクロック信号CLKPZに応答して、ロウアドレス信号RA、コラムアドレス信号CAまたはモード設定信号MAとして出力する。このために、アドレス選択部20Aは、アドレス信号ARZを保持するラッチ回路を有している。図14は、図13に示したクロック制御部18Aの例を示している。クロック制御部18Aは、コマンドマスク信号CMを受ける入力バッファIBUFの代わりに入力バッファIBUF2を有し、クロックイネーブル信号CKEIZがオアゲートORを介してクロック信号CLKを受ける入力バッファIBUF2に供給されている。また、クロック制御部18Aは、テスト信号TENを受け、受けた信号をテスト信号TENIZとして出力する入力バッファIBUFを有している。クロック制御部18Aのその他の構成は、図4に示したクロック制御部18と同じである。テスト信号TEN、TENIZは、ユーザシステムによりメモリセルMCがアクセスされる通常モード中にロウレベルに設定され、半導体メモリMEMをテストするテストモード中にハイレベルに設定される。例えば、ユーザシステムは、図19に示すロジック回路LOGICである。クロック信号CLKを受ける入力バッファIBUF2は、クロックイネーブル信号CKEIZまたはテスト信号TENIZがハイレベルに活性化されている期間に、ハイレベルのイネーブル信号INENZを受けて動作し、クロック信号CLKをクロック信号CLKIZとして出力する。クロック信号CLKを受ける入力バッファIBUF2は、イネーブル信号INENZがロウレベルに非活性化されている間、クロック信号CLKIZをロウレベルに設定する。コマンドマスク信号CMを受ける入力バッファIBUF2は、テスト信号TENIZがハイレベルに活性化されている期間に動作し、コマンドマスク信号CMをコマンドマスク信号CMIZとして出力する。コマンドマスク信号CMを受ける入力バッファIBUF2は、テスト信号TENIZがロウレベルに非活性化されている間、コマンドマスク信号CMIZをロウレベルに非活性化する。すなわち、コマンドマスク信号CMIZは、テストモード中のみ生成される。図15は、図13に示したコマンド入力部14Aの例を示している。コマンド入力部14Aは、図5に示したコマンド入力部14に、コマンド信号CMD2-CMD3をそれぞれ受ける入力バッファIBUF、セレクタUSELおよびテスト制御回路TCを追加して形成されている。セレクタUSELは、第2選択部の一例である。テスト制御回路TCは、テスト信号TENIZの論理を反転して選択信号SELNZとして出力する。すなわち、選択信号SELNZは、通常モード中にハイレベルに活性化され、テストモード中にロウレベルに非活性化される。テスト制御回路TCは、テスト信号TENIZがハイレベルに活性化されているときに選択信号ISELIZISELI0Z-ISELI2Zを選択信号SELTZSELT0Z-SELT2Zとして出力する。これにより、テストモード中に、セレクタSEL0-SEL2の1つが選択的に動作する。テスト制御回路TCは、テスト信号TENIZがロウレベルに非活性化されているときに、全ての選択信号SELT0Z-SELT2Zをロウレベルに設定する。これにより、通常モード中に、セレクタSEL0-SEL2の動作が禁止される。セレクタUSELは、コマンド信号WEIZ、RASIZ、CASIZ、CSIZをそれぞれ受けるトライステートバッファTBUFを有している。セレクタUSELのトライステートバッファTBUFは、選択信号SELNZがハイレベルのときに通常モード中、コマンド信号WESZ、RASSZ、CASSZ、CSSZとして出力する。セレクタUSELのトライステートバッファTBUFは、選択信号SELNZがロウレベルのときにテストモード中、出力をハイインピーダンス状態に設定する。コマンド入力部14Aは、通常モード中に、コマンド端子CMD0-CMD3で受けるコマンド信号/RAS、/CAS、/WE、/CSを、セレクタUSELを介してラッチ部LTUの4つのラッチ回路LTCにそれぞれ供給する。コマンド端子CMD0-CMD1は第1コマンド端子の一例であり、コマンド端子CMD2-CMD3は第2コマンド端子の一例である。コマンド入力部14Aは、テストモード中に、コマンド端子CMD0-CMD1で受けるコマンド信号を、選択信号SELT0Z-SELT2Zに応じて動作するセレクタSEL0-SEL2の1つを介して2つのラッチ回路LTCに供給する。ラッチ回路LTCの数は、コマンド端子CMD0-CMD3の数に等しい。図16は、図13に示したアドレス入力部12Aの例を示している。アドレス入力部12Aは、入力バッファIBUF、セレクタAUSEL、ASELASEL0、ASEL1、ASEL2およびラッチ部ALTUを有している。入力バッファIBUFは、アドレス端子AD11-AD0に対応してそれぞれ形成されており、アドレス信号AD11-AD0を受け、アドレス信号AI11Z-AI10Zを出力する。セレクタAUSELは、アドレス信号AI11Z-AI0Zをそれぞれ受けるトライステートバッファTBUFを有している。セレクタAUSELのトライステートバッファTBUFは、選択信号SELNZがハイレベルのときに通常モード中、アドレス信号AI11Z-AI0Zをアドレス信号AS11Z-AS0Zをとして出力する。セレクタAUSELのトライステートバッファTBUFは、選択信号SELNZがロウレベルのときにテストモード中、出力をハイインピーダンス状態に設定する。各セレクタASEL0-ASEL2は、アドレス信号AI3Z-AI0Zをそれぞれ受けるトライステートバッファTBUFを有している。セレクタASEL0のトライステートバッファTBUFは、選択信号SELT0Zがハイレベルのときにアドレス信号AI3Z-AI0Zをアドレス信号AS3Z-AS0Zとして出力する。セレクタASEL0のトライステートバッファTBUFは、選択信号SELT0Zがロウレベルのときに、出力をハイインピーダンス状態に設定する。セレクタASEL1のトライステートバッファTBUFは、選択信号SELT1Zがハイレベルのときにアドレス信号AI3Z-AI0Zをアドレス信号AS7Z-AS4Zとして出力する。セレクタASEL1のトライステートバッファTBUFは、選択信号SELT1Zがロウレベルのときに、出力をハイインピーダンス状態に設定する。セレクタASEL2のトライステートバッファTBUFは、選択信号SELT2Zがハイレベルのときにアドレス信号AI3Z-AI0Zをアドレス信号AS11Z-AS8Zとして出力する。セレクタASEL2のトライステートバッファTBUFは、選択信号SELT2Zがロウレベルのときに、出力をハイインピーダンス状態に設定する。ラッチ部ALTUは、アドレス信号AS11Z-AS0Zをクロック信号CLKIZに同期してラッチし、ラッチした信号をアドレス信号AR11Z-AR0Zとしてそれぞれ出力するラッチ回路LTCを有している。図17は、図13に示したデータ入出力部10Aにおけるデータ信号DQの入力回路の例を示している。データ入出力部10Aは、ライトデータ信号DQ15-DQ0を受ける入力バッファIBUF、セレクタDIUSEL、DISELDISEL0、DISEL1およびラッチ部DLTUを有している。入力バッファIBUFは、データ端子DQ15-DQ0に対応してそれぞれ形成されており、ライトデータ信号DQ15-DQ0を受け、入力データ信号DII15Z-DII0Zを出力する。セレクタDIUSELは、入力データ信号DII15Z-DII0Zをそれぞれ受けるトライステートバッファTBUFを有している。セレクタDIUSELのトライステートバッファTBUFは、選択信号SELNZがハイレベルのときに通常モード中、入力データ信号DII15Z-DII0Zを入力データ信号DIS15Z-DIS0Zをとして出力する。セレクタDIUSELのトライステートバッファTBUFは、選択信号SELNZがロウレベルのときにテストモード中、出力をハイインピーダンス状態に設定する。各セレクタDISEL0-DISEL1は、入力データ信号DII7Z-DII0Zをそれぞれ受けるトライステートバッファTBUFを有している。セレクタDISEL0のトライステートバッファTBUFは、選択信号SELT0Zがハイレベルのときに入力データ信号DII7Z-DII0Zを入力データ信号DIS7Z-DIS0Zとして出力する。セレクタDUSEL0のトライステートバッファTBUFは、選択信号SELT0Zがロウレベルのときに、出力をハイインピーダンス状態に設定する。セレクタDISEL1のトライステートバッファTBUFは、選択信号SELT1Zがハイレベルのときに入力データ信号DII7Z-DII0Zを入力データ信号DIS15Z-DIS8Zとして出力する。セレクタDISEL1のトライステートバッファTBUFは、選択信号SELT1Zがロウレベルのときに、出力をハイインピーダンス状態に設定する。ラッチ部DLTUは、入力データ信号DIS15Z-DIS0Zをクロック信号CLKIDZに同期してラッチし、ラッチした信号をデータバスDBZDB15Z-DB0Zにそれぞれ出力するラッチ回路TLTCを有している。ラッチ回路TLTCは、ライトクロック信号CLKIDZがハイレベルのときに、入力データ信号DIS15Z-DIS0ZをラッチしてデータバスDBZ出力し、クロック信号CLKIDZがロウレベルのときに、出力をハイインピーダンス状態に設定する。クロック信号CLKIDZは、ライト制御信号WRZがハイレベルの期間に、クロック信号CLKIZに同期して生成され、ライト制御信号WRZがロウレベルの期間にロウレベルに設定される。なお、セレクタDIUSELは、ライト制御信号WRZが活性化されているときのみ、選択信号SELNZに応じて動作させてもよい。セレクタDISEL0、DISEL1は、ライト制御信号WRZが活性化されているときのみ、選択信号SELT0Z、SELT1Zにそれぞれ応じて動作させてもよい。セレクタDIUSEL、SELT0Z、SELT1Zの制御にライト制御信号WRZの論理を含めることで、セレクタDIUSEL、SELT0Z、SELT1Zが最小限になり、消費電力を削減できる。また、選択信号SELT0Z、SELT1Zを同時にハイレベルに設定することで、データ端子DQ7-DQ0で受けるデータ信号を、入力データ信号DIS7Z-DIS0Zだけでなく、入力データ信号DIS15Z-DIS8Zとしてラッチ部DLTUに供給できる。これにより、各データ端子DQで受けるデータ信号を複数のメモリセルMCに同時に書き込む、いわゆるデータ圧縮テストを実施できる。図18は、図13に示したデータ入出力部10Aにおけるデータ信号DQの出力回路の例を示している。データ入出力部10Aは、セレクタDOUSEL、DOSELDOSEL0、DOSEL1、オア回路OR2、OR3および出力バッファTOBUFを有している。セレクタDOUSELは、データバスDB15Z-DB0Zから供給されるリードデータ信号をそれぞれ受けるアンド回路ANDを有している。アンド回路ANDは、選択信号SELNZがハイレベルのときに通常モード中、リードデータ信号を出力データ信号DON15Z-DON0Zとして出力する。アンド回路ANDは、選択信号SELNZがロウレベルのときにテストモード中、出力をロウレベルに設定する。各セレクタDOSEL0-DOSEL1は、データバスDB15Z-DB0Zから供給されるリードデータ信号をそれぞれ受けるアンド回路ANDを有している。セレクタDOSEL0のアンド回路ANDは、選択信号SELT0Zがハイレベルのときに、データバスDB15Z-DB8Zから供給されるリードデータ信号をオア回路OR3に出力する。セレクタDOSEL0のアンド回路ANDは、選択信号SELT0Zがロウレベルのときに、出力をロウレベルに設定する。セレクタDOSEL1のアンド回路ANDは、選択信号SELT1Zがハイレベルのときに、データバスDB7Z-DB0Zから供給されるリードデータ信号をオア回路OR3に出力する。セレクタDOSEL1のアンド回路ANDは、選択信号SELT0Zがロウレベルのときに、出力をロウレベルに設定する。オア回路OR2は、出力データ信号DON15Z-DON8Zを出力データ信号DOI15Z-DOI8Zとして出力する。なお、オア回路OR2は、出力データ信号DON15Z-DON8Zの出力タイミングを、オア回路OR3を介して出力される出力データ信号DON7Z-DON0Zの出力タイミングに合わせるために挿入されている。オア回路OR3は、出力データ信号DON7Z-DON0Z、セレクタDOSEL0のアンド回路ANDからの出力信号またはセレクタDOSEL1のアンド回路ANDからの出力信号を、出力データ信号DOI7Z-DOI0Zとして出力する。出力バッファTOBUFは、リードクロック信号CLKODZのハイレベル期間に、出力データ信号DOI15Z-DOI0Zをデータ端子DQDQ15-DQ0にそれぞれ出力する。出力バッファTOBUFは、クロック信号CLKODZのロウレベル期間に、出力をハイインピーダンス状態に設定する。リードクロック信号CLKODZは、リード制御信号RDZがハイレベルの期間に、クロック信号CLKIZに同期して生成され、リード制御信号RDZがロウレベルの期間にロウレベルに設定される。図19は、図13に示した半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムSYSは、シリコン基板上に複数のマクロが集積されたシステムオンチップSoCを有している。あるいは、システムSYSは、マルチチップパッケージMCP、システムインパッケージSiP、チップオンチップCoCあるいはパッケージオンパッケージPoPの形態で形成されてもよい。システムSYSは、ロジック回路LOGIC、メモリコントローラMCNTおよび半導体メモリMEMを有している。例えば、ロジック回路LOGICは、ユーザにより設計されるユーザシステムであり、半導体メモリMEMにアクセスするためのクロック信号LCLK、クロックイネーブル信号LCKE、コマンド信号LCMD、アドレス信号LADを、メモリコントローラMCNTのアドレスコマンド制御部ACTCNTに出力する。また、ロジック回路LOGICは、メモリコントローラMCNTのデータ制御部DTCNTを介して半導体メモリMEMからのリードデータ信号LDOを受け、データ制御部DTCNTを介して半導体メモリMEMにライトデータ信号LDIを出力する。アドレスコマンド制御部ACTCNTは、通常モード中に、クロック信号LCLK、クロックイネーブル信号LCKE、コマンド信号LCMD、アドレス信号LADを半導体メモリMEMのクロック端子CLK、クロックイネーブル端子CKE、コマンド端子CMD、アドレス端子ADにそれぞれ出力する。アドレスコマンド制御部ACTCNTは、テストモード中に、コマンドマスク端子TCM、クロック端子TCLK、クロックイネーブル端子TCKE、コマンド端子TCMD、アドレス端子TADで受ける信号を半導体メモリMEMのコマンドマスク端子CM、クロック端子CLK、クロックイネーブル端子CKE、コマンド端子CMD、アドレス端子ADにそれぞれ出力する。また、アドレスコマンド制御部ACTCNTは、通常モード中およびテストモード中に、テスト端子TTENおよび選択端子TISELで受ける信号を、半導体メモリMEMのテスト端子TENおよび選択端子ISELにそれぞれ出力する。さらに、アドレスコマンド制御部ACTCNTは、アウトプットイネーブルLOEを生成し、データ制御部DTCNTに出力する。アドレスコマンド制御部ACTCNTは、第1制御部および第2制御部の一例である。データ制御部DTCNTは、通常モード中に、半導体メモリMEMからのリードデータDQをリードデータ信号LDOとしてロジック回路LOGICに出力し、ロジック回路LOGICからのライトデータ信号LDIを半導体メモリMEMのデータ端子DQに出力する。データ制御部DTCNTは、テストモード中に、半導体メモリMEMからのリードデータ信号DQを出力データ端子TDQに出力し、出力データ端子TDQで受けるライトデータ信号を半導体メモリMEMのデータ端子DQに出力する。データ制御部DTCNTは、第3制御部の一例である。図20は、図19に示したアドレスコマンド制御部ACTCNTの例を示している。アドレスコマンド制御部ACTCNTは、アドレス変換部ACNV、コマンド変換部CCNV、アンド回路部LAND、TANDおよびオア回路部ORUを有している。アドレス変換部ACNVは、ロジック回路LOGICからのアドレス信号LADに応じて、半導体メモリMEMにアクセスするためのロウアドレス信号とコラムアドレス信号を生成し、生成した信号をアンド回路部LANDに順に出力する。コマンド変換部CCNVは、ロジック回路LOGICからのコマンド信号LCMDを、半導体メモリMEMが識別可能なコマンド信号例えば、/CS、/RAS、/CAS、/WEに変換し、変換したコマンド信号をアンド回路部LANDに出力する。また、コマンド変換部CCNVは、コマンド信号LCMDがリードコマンドを示すときに、半導体メモリMEMからのリードデータの出力に合わせてアウトプットイネーブル信号LOEを生成し、データ制御部DTCNTに出力する。アンド回路部LANDは、通常モード中TTEN、TEN=ロウレベルに有効になり、ロジック回路LOGICからの信号をオア回路部ORUに伝達する。アンド回路部LANDは、テストモード中TTEN、TEN=ハイレベルに無効になり、ロウレベルを出力する。アンド回路部TANDは、テストモード中に有効になり、テスト端子TAD、TCMD、TCKE、TCLK、TCMで受ける信号をオア回路部ORUに伝達する。テスト端子TAD、TCMD、TCKE、TCLK、TCMには、テスト用のアドレス信号、コマンド信号、クロックイネーブル信号、クロック信号、コマンドマスク信号がそれぞれ供給される。アンド回路部TANDは、通常モード中に無効になり、ロウレベルを出力する。テスト端子TTENは、テスト信号を受ける。例えば、テスト端子TTENは、抵抗を介して接地線VSS等のロウレベル電圧線に接続されているプルダウン。これにより、図19に示したシステムSYSにおいて、テスト端子TTENがオープン状態のときにテスト信号TENを常にロウレベルに設定できる。この結果、システムSYSが動作するときにテストモードになることを防止でき、システムSYSの誤動作を防止できる。なお、テスト端子TTENは、図19に示したシステムSYSの外部で接地線VSS等に接続されてもよい。また、テスト端子TAD、TCMD、TCKE、TCLK、TCMおよびTISELも、テスト端子TTENと同様にプルダウンしてもよい。オア回路部ORUは、通常モード中にアンド回路部LANDの出力を半導体メモリMEMの端子AD、CMD、CKE、CLKに出力する。オア回路部ORUは、テストモード中にアンド回路部TANDの出力を半導体メモリMEMの端子AD、CMD、CKE、CLK、CMに出力する。図21は、図19に示したデータ制御部DTCNTの例を示している。データ制御部DTCNTは、データ出力回路LDOC、TDOC、データ入力回路DICおよび切り替え回路SWCNTを有している。切り替え回路SWCNTは、テスト信号TENがロウレベルに設定される通常モード中に、データ線DTINを介してライトデータ信号LDIを入力回路DICに出力する。切り替え回路SWCNTは、通常モード中に、アウトプットイネーブル信号LOEがハイレベルに活性化されている期間に、制御信号CNT3をハイレベルに設定し、制御信号CNT2をロウレベルに設定する。切り替え回路SWCNTは、テスト信号TENがハイレベルに設定されるテストモード中に、データ線DTINを介してデータ端子TDQで受けるライトデータ信号を入力回路DICに出力する。切り替え回路SWCNTは、テストモード中に、アウトプットイネーブル信号TOEがハイレベルに活性化されている期間に、制御信号CNT1をハイレベルに設定し、制御信号CNT2をロウレベルに設定する。データ出力回路LDOCは、制御信号CNT3がハイレベルの期間に動作し、データ端子DQを介して半導体メモリMEMから供給されるリードデータ信号をリードデータ信号LDOとして出力する。データ出力回路TDOCは、制御信号CNT3がハイレベルの期間に動作し、データ端子DQを介して半導体メモリMEMから供給されるリードデータ信号をリードデータ信号としてデータ端子TDQに出力する。データ入力回路DICは、制御信号CNT2がロウレベルに設定されているときに動作し、データ線DTINに供給されるライトデータ信号をデータ端子DQに出力する。データ入力回路DICは、制御信号CNT2がハイレベルに設定されているときに動作を停止し、出力端子をハイインピーダンス状態に設定する。図22は、図13に示した半導体メモリMEMのコマンドの遷移に必要なタイミング仕様の例を示している。矢印の意味は、図10と同じである。タイミング仕様は、半導体メモリMEMに対して信号を確実に入力または出力するために必要であり、あるいは、メモリコア100を誤動作することなく動作させるために必要である。図22の1CLKは、状態の遷移のために1クロックサイクルが必要であることを示している。図25に示したタイミング仕様の符号は、一般的なSDRAMのタイミング仕様の符号と同じである。例えば、タイミング仕様tRCDは、アクティブコマンドACTからライトコマンドWRまたはリードコマンドRDまでに必要な最小時間である。タイミング仕様tDPLは、最終のライトデータの入力からプリチャージコマンドPREまでに必要な最小時間である。図23は、図13に示した半導体メモリMEMの通常モード中の動作の例を示している。図12と同じ動作については詳細な説明は省略する。図23は、バースト長が1に設定されているときの動作を示す。この例では、ライト動作が4回実行され、プリチャージ動作が実行された後、アクティブコマンドが供給される。通常モードでは、半導体メモリMEMは、図13および図14に示した全てのコマンド端子CMD0-CMD3でコマンド信号/RAS、/CAS、/WE、/CSをそれぞれ受ける。通常モード中、図15、図16、図17に示したセレクタUSEL、AUSEL、DIUSELが有効になる。これにより、コマンド信号/RAS、/CAS、/WE、/CS、アドレス信号AD11-0およびライトデータ信号DQ15-0の各々は、半導体メモリMEMに一度で供給可能になる。このため、半導体メモリMEMは、一般的なSDRAMと同じタイミング仕様で動作をする。なお、アドレス信号ADは、ロウアドレス信号RAおよびコラムアドレス信号CAD毎に、半導体メモリMEMに一度に供給される。クロックイネーブル信号CKE、クロック信号CLK、コマンド信号CMD0-CMD3、アドレス信号AD、データ信号DQは、図19に示したロジック回路LOGICから出力される。テスト信号TENはロウレベルに設定され、クロックイネーブル信号CKEはハイレベルに設定されている。テスト信号TENがロウレベルのため、図20に示したアンド回路部TANDは、コマンドマスク信号CMをロウレベルLに固定し、図15に示したテスト制御回路TCは、選択信号SELT0-2ZSEL0TZ-SELT2ZをロウレベルLに固定する図23a。これにより、セレクタSEL0-SEL2の動作は禁止される。クロックイネーブル信号CKEはハイレベルに設定されているため、図14に示したクロック制御部18Aは、イネーブル信号INENZをハイレベルに固定し、クロック信号CLKに同期してクロック信号CLKIZを出力する図23b。図4に示したコマンド制御部16は、ロウレベルのコマンドマスク信号CMIZを受け、クロック信号CLKIZに同期してクロック信号CLKPZを出力する図23c。すなわち、通常モード中に、クロック信号CLKPZの発生頻度は、クロック信号CLKIZの発生頻度に等しくなる。このため、図8に示したコマンドデコーダ24は、クロック信号CLKのサイクル毎にコマンド信号を出力する。まず、半導体メモリMEMは、1番目のクロック信号CLKに同期して、アクティブコマンドACTおよびロウアドレス信号RAを受ける図23d。半導体メモリMEMは、アクティブ動作を実行するために、アクティブコマンドACTに応じて動作制御信号ACTPZを活性化する図23e。この後、図22に示したタイミング仕様tRCDを満足させるために、2番目および3番目のクロックサイクルでノップコマンドNOPが供給される図23f。なお、ノップコマンドNOPの挿入数は、クロック信号CLKの周波数が高いときに多くなり、クロック信号CLKの周波数が低いときに少なくなる。次に、半導体メモリMEMは、4番目のクロック信号CLKに同期して、ライトコマンドWR、コラムアドレス信号CAおよび16ビットのライトデータ信号WRDを受ける図23g。半導体メモリMEMは、コラムアドレス信号CAに応じてコラム制御部36を動作させ、メモリセルMCにライトデータを書き込むために、ライトコマンドWRに応じて動作制御信号WRPZを活性化する図23h。そしてライト動作が実行される。この後、5番目から7番目のクロックサイクルでライトコマンドWRが連続して供給され、ライト動作が連続して実行される図23i。次に、タイミング仕様tDPLを満足させるために、プリチャージコマンドPREの前にノップコマンドNOPが挿入される図23j。そして、半導体メモリMEMは、9番目のクロック信号CLKに同期してプリチャージコマンドPREを受け、プリチャージ動作を実行するために動作制御信号PREPZを活性化する図23k。次に、タイミング仕様tRPを満足させるために、アクティブコマンドACTの前に2つのノップコマンドNOPが挿入される図23l。そして、半導体メモリMEMは、12番目のクロック信号CLKに同期して、アクティブコマンドACTおよびロウアドレス信号RAを受ける図23m。図24は、図13に示した半導体メモリMEMの通常モード中の動作の別の例を示している。図12および図23と同じ動作については詳細な説明は省略する。図24は、バースト長が1に設定されているときの動作を示す。この例では、リード動作が4回実行され、プリチャージ動作が実行された後、アクティブコマンドが供給される。1番目から3番目のクロックサイクルは、図23と同じである。半導体メモリMEMは、4番目のクロック信号CLKに同期して、リードコマンドRDおよびコラムアドレス信号CAを受ける図24a。半導体メモリMEMは、コラムアドレス信号CAに応じてコラム制御部36を動作させ、メモリセルMCからリードデータRDDを読み出すために、リードコマンドRDに応じて動作制御信号RDPZを活性化する図24b。そしてリード動作が実行され、データ端子DQ15-DQ0に15ビットのリードデータRDDが出力される。この後、5番目から7番目のクロックサイクルでリードコマンドRDが連続して供給され、リード動作が連続して実行される図24c。次に、半導体メモリMEMは、8番目のクロック信号CLKに同期してプリチャージコマンドPREを受け、プリチャージ動作を実行するために動作制御信号PREPZを活性化する図24d。なお、図22に示したように、プリチャージコマンドPREは、リードコマンドRDの次のクロックサイクルで供給可能である。次に、タイミング仕様tRPを満足させるために、アクティブコマンドACTの前に2つのノップコマンドNOPが挿入される図24e。そして、半導体メモリMEMは、11番目のクロック信号CLKに同期して、アクティブコマンドACTおよびロウアドレス信号RAを受ける図24f。図25は、図13に示した半導体メモリMEMをテストするテストシステムTSYSの例を示している。テストシステムTSYSは、半導体メモリMEMシステムチップSYSの製造工程で使用される。すなわち、半導体メモリMEMシステムチップSYSは、後述するテストが実施されることにより製造される。まず、半導体製造工程により半導体ウエハWAF上に複数のシステムチップSYSが形成される。システムチップSYS内の半導体メモリMEMは、ウエハWAFから切り出される前にLSIテスタ等のテスタTESTによりテストされる。テスタTESTからは制御信号だけでなく、電源電圧VDDおよび接地電圧VSSが供給される。システムチップSYSは、例えば、プローブカードのプローブPRBおよびメモリコントローラMCNTを介してテスタTESTに接続される。図25では、1つのシステムチップSYSがテスタTESTに接続されているが、複数のシステムチップSYSをテスタTESTに一度に接続してもよい。テスタTESTに一度に接続するシステムチップSYSの数は、テスタTESTの端子数と半導体メモリMEMの端子数に依存する。テスタTESTは、クロックイネーブル信号TCKE、クロック信号TCLK、コマンドマスク信号TCM、テスト信号TTEN、選択信号TISEL、アウトプットイネーブル信号TOE、コマンド信号TCMD、アドレス信号TADおよびライトデータ信号TDQを半導体メモリMEMに供給し、リードデータ信号TDQを半導体メモリMEMから受ける。テスタTESTは、テスト信号TTENをハイレベルに活性化することにより、半導体メモリMEMをテストモードに設定する。半導体メモリMEMをテストするとき、まず、テスタTESTは、テスト信号TTENをロウレベルに設定し、クロック信号TCLK、コマンド信号TCMD、アドレス信号TADおよびライトデータ信号TDQを半導体メモリMEMに出力し、コマンドマスク信号TCMを無効レベルに設定して半導体メモリMEMにテストデータTDQを書き込む。次に、テスタTESTは、クロック信号TCLK、コマンド信号TCMDおよびアドレス信号TADを半導体メモリMEMに出力し、コマンドマスク信号TCMを無効レベルに設定して半導体メモリMEMから読み出されるリードデータTDQを受ける。そして、テスタTESTは、受けたリードデータTDQを期待値と比較することにより、半導体メモリMEMの良否を判定する。なお、半導体メモリMEMが単独のチップで製造される場合、テスタTESTは、半導体メモリチップMEMを直接テストするために使用されてもよい。この場合、テスタTESTは、アウトプットイネーブル信号TOEを出力せず、テスタTESTのプローブPRBは、半導体メモリMEMの端子に直接接続される。図26は、図13に示した半導体メモリMEMのテストモード中の動作の例を示している。図12および図23と同じ動作については詳細な説明は省略する。図26の動作は、図25に示したテスタTESTがメモリコントローラMCNT図19を介して半導体メモリMEMに信号を出力することにより実施される。図26は、バースト長が1に設定されているときの動作を示す。この例では、ライト動作が4回実行され、プリチャージ動作が実行された後、アクティブコマンドが供給される。この実施形態は、図16に示したように、半導体メモリMEMは、テストモード中に4ビットのアドレス端子AD3-AD0を用いて、12ビットのアドレス信号AD11-AD0が順に受ける。このため、12ビットのロウアドレス信号RA11Z-RA0Zが必要なアクティブコマンドACTは、ハイレベルに活性化される選択信号ISEL2-ISEL0を順に変えながら3クロックサイクルで実行される図26a。図12と同様に、選択信号ISEL0-2の波形に示す数字は、ハイレベルに活性化される選択信号ISELの番号を示している。図26では、アクティブコマンドACTに必要なロウアドレス信号RAの値を4ビットRA11-8、RA7-4、RA3-0毎に符号Aで示している図26b。図16に示したラッチ部ALTUは、ハイレベルに活性化される選択信号ISEL2-ISEL0に応じて、クロックサイクル毎にロウアドレス信号RAを4ビットずつラッチし、アドレス信号AR11Z-AR8Z、AR7Z-AR4Z、AR3Z-AR0Zとして出力する図26c。符号xは、アドレス信号の値が定まっていないことを示す。アクティブコマンドACTを認識するためのチップセレクト信号/CSのロウレベルは、1番目のクロックサイクルで供給される図26d。同様に、ライトイネーブル信号/WEのハイレベルは2番目のクロックサイクルで供給される図26e。ロウアドレスストローブ信号/RASのロウレベルおよびコラムアドレスストローブ信号/CASのハイレベルは、3番目のクロックサイクルで供給される図26f。半導体メモリMEMは、3番目のクロックサイクルでロウレベルのコマンドマスク信号CMを受け、図12と同様に、クロック信号CLKPZを活性化し、動作制御信号ACTPZを活性化する図26g、h。図13に示したアドレス選択部20Aは、クロック信号CLKPZに応答してアドレス信号AR11Z-AR0Zをロウアドレス信号RA11-RA0として出力する図26i。そして、半導体メモリMEMは、アクティブ動作を実行する。次に、4番目から6番目のクロックサイクルを使って最初のライトコマンドWRが供給される図26j。図26では、4つのライトコマンドWRにそれぞれ必要なコラムアドレス信号CAの値を4ビットCA8-CA4、CA3-CA0毎に符号0、1、2、3で示す。選択信号ISEL2がハイレベルに活性化される4番目のクロックサイクルでは、アドレス信号AD11-AD8に相当する上位4ビットが半導体メモリMEMに供給される。しかし、ライトコマンドWRとともに必要なコラムアドレス信号CAは下位の8ビットCA7-CA0である。このため、4番目のクロックサイクルで半導体メモリMEMに供給されるアドレス信号AD3-AD0は、次のアクティブコマンドACTで使用するロウアドレス信号RA11-RA8として、ラッチ部ALTUに予め保持され、アドレス信号AR11Z-AR8Zとして出力される図26k。次のアクティブコマンドACTに必要なロウアドレス信号RAの値を4ビットRA11-8、RA7-4、RA3-0毎に符号Bで示す。5番目のクロックサイクルは、コラムアドレス信号CAの上位ビットCA7-CA4とライトデータの上位ビットW15-W8が半導体メモリMEMに供給されることを除き、図12に示した4番目のクロックサイクルと同様である。ラッチ部ALTUは、5番目のクロックサイクルにおいて、アドレス信号AD3-AD0をコラムアドレス信号の上位ビットCA7-CA4としてラッチし、アドレス信号AR7Z-AR4Zとして出力する図26l。図17に示したラッチ部DLTUは、選択信号ISEL1がハイレベルのときにデータ信号DQ7-DQ0を上位のライトデータ信号W15-W8としてラッチし、データバスDB15Z-DB8Zに出力する図26m。6番目のクロックサイクルは、コラムアドレス信号CAの下位ビットCA3-CA0とライトデータの下位ビットW7-W0が半導体メモリMEMに供給されることを除き、図12に示した5番目のクロックサイクルと同様である。ラッチ部ALTUは、6番目のクロックサイクルにおいて、アドレス信号AD3-AD0をコラムアドレス信号の下位ビットCA3-CA0としてラッチし、アドレス信号AR3Z-AR0Zとして出力する図26n。ラッチ部DLTUは、選択信号ISEL0がハイレベルのときにデータ信号DQ7-DQ0を下位のライトデータ信号W7-W0としてラッチし、データバスDB7Z-DB0Zに出力する図26o。6番目のクロックサイクルでロウレベルのコマンドマスク信号CMを受け、図12と同様に、クロック信号CLKPZを活性化し、動作制御信号WRPZを活性化する図26p、q。図13に示したアドレス選択部20Aは、クロック信号CLKPZに応答してアドレス信号AR7Z-AR0Zをコラムアドレス信号CA7-CA0として出力する図26r。そして、半導体メモリMEMは、最初のライト動作WRを実行する。2番目のライト動作WRは、下位のコラムアドレス信号CA3-CA0と下位のライトデータ信号W7-W0のみが変更されるとする。このため、7番目のクロックサイクルでは、選択信号ISEL0がハイレベルに活性化され、ライト動作は1クロックサイクルで実行可能である。ラッチ部ALTUおよびラッチ部DLTUの動作は、6番目のクロックサイクルと同じである。このように、テストモードでは、変更が必要なアドレスのみが変更され、変更が必要なデータのみが変更される。これにより、コマンド端子CMDの数が少ない場合にも、ライト動作に必要なクロックサイクルを最小限にでき、半導体メモリMEMを効率よくテストできる。すなわち、半導体メモリMEMのテスト時間を短縮できる。3番目のライト動作WRは、上位のコラムアドレス信号CA7-CA4と上位のライトデータ信号W15-W8のみが変更されるとする。このため、8番目のクロックサイクルでは、選択信号ISEL1がハイレベルに活性化され、ライト動作は1クロックサイクルで実行可能である。ラッチ部ALTUおよびラッチ部DLTUの動作は、6番目のクロックサイクルと同じである。4番目のライト動作WRは、下位のコラムアドレス信号CA3Z-CA0Zと下位のライトデータ信号W7-W0のみが変更されるとする。このため、7番目のクロックサイクルと同様にしてライト動作WRが実行される。次に、半導体メモリMEMは、10番目のクロック信号CLKに同期して、プリチャージコマンドを受け、プリチャージ動作PREを実行する。10番目のクロックサイクルは、次のアクティブコマンドACTで使用するロウアドレス信号RA3-RA0を予め受けることを除き、図12に示した6番目のクロックサイクルと同様である図26s。ラッチ部ALTUは、10番目のクロックサイクルにおいて、アドレス信号AD3-AD0をロウアドレス信号の下位ビットRA3-RA0としてラッチし、アドレス信号AR3Z-AR0Zとして出力する図26t。次に、半導体メモリMEMは、11番目のクロック信号CLKに同期して、アクティブコマンドを受け、アクティブ動作ACTを実行する。11番目のクロックサイクルは、ロウアドレス信号RA7-RA4を受けることを除き、図12に示した7番目のクロックサイクルと同様である図26u。このように、この実施形態では、アクティブ動作ACTに必要なロウアドレスRA11-RA0の一部を予めラッチ部ALTUに保持しておくことができる。これにより、アドレス信号AD11-AD0を4ビットずつ受けるテストモードにおいて、1クロックサイクルでアクティブコマンドを受けることができる。図27は、図26に示した最後のライトコマンドWRからプリチャージコマンドPREまでのタイミングを示している。セル電圧は、メモリセルMCのトランスファトランジスタとキャパシタの接続ノードの電圧を示している。正常なメモリセルMCでは、セル電圧は、実線で示すようにワード線WLがロウレベルに非活性化されるまでに所定の電圧V1例えば、センスアンプのハイレベル電源電圧まで上昇し、十分な電荷がメモリセルMCに保持される。これに対して、例えば、書き込み特性の悪いメモリセルMCでは、破線で示すようにワード線WLが非活性化されるときに、セル電圧は所定の電圧V1に到達していない。このため、十分な電荷がメモリセルMCに保持されず、データ保持特性が悪化する。データ特性の悪いメモリセルMCは、リフレッシュ動作を所定の期間挿入しないでメモリセルMCに保持されたデータを読み出すポーズテストなどの実施により、不良を判定できる。ワード線WLおよびセル電圧の一点鎖線は、プリチャージコマンドPREがライトコマンドWRから2クロックサイクル後に供給されるときの波形を示している。この場合、書き込み特性の悪いメモリセルMCのセル電圧は、所定の電圧V1まで上昇するため、不良は検出できない。図7に示したように、半導体メモリMEMは、選択信号ISEL0がハイレベルに活性化されるとき、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASを同時に認識できる。このため、ライトコマンドWRの次のクロックサイクルでプリチャージコマンドPREを供給でき、ライトコマンドWR最終のライトデータからプリチャージコマンドPREまでのタイミング仕様tDPLを1クロックサイクル最小のクロックサイクルに設定できる。したがって、図26に示したライト動作の後、リード動作を実行することで、書き込み特性の悪いメモリセルMCの不良を検出できる。図28は、図13に示した半導体メモリMEMのテストモード中の動作の別の例を示している。図12、図23および図26と同じ動作については詳細な説明は省略する。図28の動作は、図25に示したテスタTESTがメモリコントローラMCNT図19を介して半導体メモリMEMに信号を出力することにより実施される。図28は、バースト長が1に設定されているときの動作を示す。この例では、リード動作が2回実行され、プリチャージ動作が実行された後、アクティブコマンドが供給される。1番目から3番目のクロックサイクルは、図26と同じである。4番目から6番目のクロックサイクルを使って最初のリードコマンドRDが供給される。図28a。最初のリード動作のアドレス信号の入力値は、図26に示した4番目から6番目のクロックサイクルと同様である。すなわち、4番目のクロックサイクルで半導体メモリMEMに供給されるアドレス信号AD3-AD0は、次のアクティブコマンドACTのロウアドレス信号RA11-RA8として、ラッチ部ALTUに予め保持され、アドレス信号AR11Z-AR8Zとして出力される図28b。リード動作RDでは、リードコマンドRDを受け付けた次の2つのクロックサイクルに同期してリードデータW15-W8、W7-W0がデータ端子DQ7-DQ0に順に出力される図28c、d。このため、リードコマンドRDを受け付けた次の2つのクロックサイクルは、選択信号ISEL1、ISEL0をこの順または逆順にハイレベルに活性化する必要がある。また、リードデータ信号は、データ端子DQ7-DQ0を用いて2回に分けて読み出される。このため、リード動作を連続して実行する場合のリード動作は最小サイクルは、2クロックサイクルである図28e。リード動作RDの後にプリチャージ動作PREを実行する場合、図10に示したように、3つのコマンド信号/RAS、/CAS、/WEの論理を反転する必要がある。このため、プリチャージコマンドPREは、2クロックサイクルで半導体メモリMEMに供給される図28f。10番目のクロックサイクルのプリチャージ動作PREおよび11番目のクロックサイクルのアクティブ動作ACTは、アドレス選択部20に保持されるコラムアドレス信号CA7-CA0の値が異なることを除き、図26に示した10番目および11番目のクロックサイクルと同様である。例えば、11番目のクロックサイクルのアクティブコマンドACTでは、コラムアドレス信号CA7-CA4のみが変更される図28g。このため、アクティブコマンドACTは、1クロックサイクルで半導体メモリMEMに供給できる。さらに、12番目のクロックサイクルのリードコマンドRDでは、コラムアドレス信号CA3-CA0のみが変更される図28h。このため、リードコマンドRDは、1クロックサイクルで半導体メモリMEMに供給できる。例えば、図22に示したタイミング仕様tRCDは、12番目のクロックサイクルで評価できる。タイミング仕様tRCDを決める半導体メモリMEMの回路動作は、ライト動作とリード動作で共通であるため、リード動作時のタイミング仕様tRCDの評価により、ライト動作時のタイミング仕様tRCDの評価を間接的に実施できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、テストモード中にセレクタSEL0-SEL2を動作させ、通常モード中にセレクタUSELを動作させることで、テストモード中に少ないコマンド端子CMDを用いて効率よく半導体メモリMEMのテストを実施できる。さらに、通常モード中に汎用メモリと同様のインタフェース仕様で半導体メモリMEMを動作させることができる。変更が必要なアドレスのみを変更し、変更が必要なデータのみを変更することで、コマンド端子CMDの数が少ない場合にも、ライト動作に必要なクロックサイクルを最小限にできる。したがって、半導体メモリMEMを効率よくテストでき、半導体メモリMEMのテスト時間を短縮できる。なお、上述した実施形態は、DRAMやSDRAMでなく、SRAMStaticRandomAccessMemory、フラッシュメモリ、強誘電体メモリ、MRAMMagneticRandomAccessMemory等の他の半導体メモリに適用されてもよい。また、上述した実施形態は、クロック非同期式の半導体メモリに適用されてもよい。以上の実施形態において説明した発明を整理して、付記として開示する。付記1選択信号に応じて選択される1つが動作し、複数の第1コマンド端子にそれぞれ供給される複数の第1コマンド信号を受け、受けた前記第1コマンド信号を出力する複数の第1選択部と、前記第1選択部の出力に接続され、前記第1コマンド端子の数より多く、少なくとも1つが前記第1選択部の複数に共通に接続され、前記第1選択部の1つから出力される前記第1コマンド信号を、第1同期信号に応答して保持し、第2コマンド信号として出力する複数の保持部と、前記第2コマンド信号に応じた動作制御信号を、前記第1同期信号に比べて発生頻度が低い第2同期信号に応答して出力する動作制御部と、前記動作制御信号に応じてアクセスされるメモリセルと、を備えていることを特徴とする半導体メモリ。付記2ユーザシステムにより前記メモリセルがアクセスされる通常モード中に動作し、前記第1コマンド端子および第2コマンド端子にそれぞれ供給される前記第1コマンド信号を受け、受けた前記第1コマンド信号を前記保持部に出力する第2選択部を備え、前記第1コマンド端子の数と前記第2コマンド端子の数の和は、前記保持部の数に等しく、前記第2同期信号は、前記メモリセルをテストするテストモード中に前記第1同期信号に比べて発生頻度が低くなり、前記通常モード中に前記第1同期信号に応答して生成され、前記第1選択部は、前記テストモード中に供給される前記選択信号を受けて動作することを特徴とする付記1に記載の半導体メモリ。付記3クロック信号に同期して前記第1同期信号を生成する第1信号生成部と、外部端子を介して供給されるマスク信号が無効レベルのときに前記第1同期信号に同期して前記第2同期信号を生成し、前記マスク信号が有効レベルのときに前記第2同期信号の生成を停止する第2信号生成部とを備えていることを特徴とする付記1または付記2に記載の半導体メモリ。付記4前記動作制御部は、前記第2コマンド信号を解読するコマンドデコーダを備え、前記コマンドデコーダは、前記第2同期信号に応答して、解読結果に応じた前記動作制御信号を出力し、前記第2同期信号が生成されないときに前記動作制御信号の出力を禁止することを特徴とする付記1ないし付記3のいずれか1項に記載の半導体メモリ。付記5複数の第1選択部の1つを選択信号に応じて選択し、選択した前記第1選択部を介して、複数の第1コマンド端子にそれぞれ供給される複数の第1コマンド信号を出力し、前記第1選択部の出力に接続され、前記第1コマンド端子の数より多く、少なくとも1つが前記第1選択部の複数に共通に接続された複数の保持部に、前記第1選択部の1つから出力される前記第1コマンド信号を、第1同期信号に応答して保持し、第2コマンド信号として出力し、前記第2コマンド信号に応じた動作制御信号を、前記第1同期信号に比べて発生頻度が低い第2同期信号に応答して出力し、前記動作制御信号に応じてメモリセルにアクセスすることを特徴とする半導体メモリの動作方法。付記6ユーザシステムにより前記メモリセルがアクセスされる通常モード中に動作し、前記第1コマンド端子および第2コマンド端子にそれぞれ供給される前記第1コマンド信号を第2選択部で受け、受けた前記第1コマンド信号を前記保持部に出力し、前記第1コマンド端子の数と前記第2コマンド端子の数の和は、前記保持部の数に等しく、前記第2同期信号を、前記メモリセルをテストするテストモード中に前記第1同期信号に比べて発生頻度を低くし、前記通常モード中に前記第1同期信号に応答して生成し、前記第1選択部を前記テストモード中に供給される前記選択信号を受けて動作することを特徴とする付記5に記載の半導体メモリの動作方法。付記7クロック信号に同期して前記第1同期信号を生成し、外部端子を介して供給されるマスク信号が無効レベルのときに前記第1同期信号に同期して前記第2同期信号を生成し、前記マスク信号が有効レベルのときに前記第2同期信号の生成を停止することを特徴とする付記5または付記6に記載の半導体メモリの動作方法。付記8前記第2同期信号に応答して、前記第2コマンド信号を解読するコマンドデコーダから解読結果に応じた前記動作制御信号を出力し、前記第2同期信号が生成されないときに前記コマンドデコーダからの前記動作制御信号の出力を禁止することを特徴とする付記5ないし付記7のいずれか1項に記載の半導体メモリの動作方法。付記9付記1に記載の半導体メモリと、前記半導体メモリにアクセスするコントローラとを備え、前記コントローラは、前記保持部に前記第2コマンド信号を保持させるために、前記選択信号、前記第1コマンド信号および前記第1同期信号を出力し、前記保持部に保持された前記第2コマンド信号に応じて前記動作制御部から前記動作制御信号を出力するために、前記第2同期信号を生成するための信号を出力することを特徴とするシステム。付記10前記半導体メモリは、システムに設けられる論理回路により前記メモリセルがアクセスされる通常モード中に動作し、前記論理回路から前記第1コマンド端子および第2コマンド端子にそれぞれ供給される前記第1コマンド信号を受け、受けた前記第1コマンド信号を前記保持部に出力する第2選択部を備え、前記第1コマンド端子の数と前記第2コマンド端子の数の和は、前記保持部の数に等しく、前記第2同期信号は、前記メモリセルをテストするテストモード中に前記第1同期信号に比べて発生頻度が低くなり、前記通常モード中に前記第1同期信号に応答して生成され、前記第1選択部は、前記テストモード中に供給される前記選択信号を受けて動作することを特徴とする付記9に記載のシステム。付記11前記コントローラは、前記通常モード中に、前記論理回路から出力される前記クロック信号および前記第1コマンド信号を前記半導体メモリに出力し、前記テストモード中に、テスト端子で受ける前記クロック信号および前記第1コマンド信号を前記半導体メモリに出力する第1制御部と、前記通常モード中に、前記論理回路から出力されるアドレス信号を前記半導体メモリに出力し、前記テストモード中に、テスト端子で受ける前記アドレス信号を前記半導体メモリに出力する第2制御部と、前記通常モード中に、前記論理回路から出力されるライトデータ信号を前記半導体メモリに出力し、前記半導体メモリから出力されるリードデータ信号を前記論理回路に出力し、前記テストモード中に、テスト端子で受ける前記ライトデータ信号を前記半導体メモリに出力し、前記半導体メモリから出力される前記リードデータ信号をテスト端子に出力する第3制御部とを備え、前記半導体メモリは、クロック信号に同期して前記第1同期信号を生成する第1信号生成部と、前記第2同期信号を生成するための前記信号であり、外部端子を介して供給されるマスク信号が無効レベルのときに前記第1同期信号に同期して前記第2同期信号を生成し、前記マスク信号が有効レベルのときに前記第2同期信号の生成を停止する第2信号生成部とを備えていることを特徴とする付記10に記載のシステム。付記12付記11に記載のシステムに搭載された前記半導体メモリの製造方法であって前記コントローラおよび前記半導体メモリを前記テストモードに設定し、前記テスト端子に前記クロック信号、前記第1コマンド信号、前記アドレス信号および前記ライトデータ信号を出力し、前記マスク信号を無効レベルに設定して前記半導体メモリにテストデータを書き込み、前記テスト端子に前記クロック信号、前記第1コマンド信号および前記アドレス信号を出力し、前記マスク信号を無効レベルに設定して前記半導体メモリから読み出される前記リードデータを前記テスト端子を介して受け、受けた前記リードデータを期待値と比較することにより、前記半導体メモリの良否を判定することを特徴とする半導体メモリの製造方法。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。