"行方向及び列方向に配列された複数のメモリマットから成るメモリアレイ上で配線される第1の振幅信号が伝送される複数の第1の信号線対と、該第1の信号線対と直交する方向に異なる配線層で配置される、前記第1の振幅信号よりも振幅が大きい第2の振幅信号が伝送される複数の第2の信号線とを有し、前記複数の第1の信号線対が、前記メモリマットの列毎に配置され、前記メモリマットの列方向において、それぞれ所定の一定間隔で交差され、前記第1の信号線対の交差部位が、前記第2の信号線の配線方向における前記メモリマットの列毎にずらして配置された半導体記憶装置。前記複数の第1の信号線対のうち、少なくとも2つの第1の信号線対の交差位置が同一である請求項1記載の半導体記憶装置。前記複数の第1の信号線対が、それぞれ前記メモリマット上で交差された請求項1または2記載の半導体記憶装置。前記複数の第1の信号線対が、少なくとも1つの前記メモリマットおきに前記メモリマット上でそれぞれ交差された請求項1または2記載の半導体記憶装置。前記第1の信号線対はメインI/O線であり、前記第2の信号線はメインワード線である請求項1から4のいずれか1項記載の半導体記憶装置。近年の半導体記憶装置では、トランジスタやキャパシタ等の微細化によりメモリアレイの面積がより小さくなりつつある。一方、メモリアレイ上に配置する配線数は増大する傾向にあるため、所要の設計基準で決められた最小幅や最小間隔に近い設計ルールで各配線が高密度にレイアウトされている。このような高密度配線において、対となるメインI/O線MIOTとMIOBとをツイストすると、メインI/O線対MIOT/MIOBに対して直交して配置されるメインワード線MWDを、メインI/O線対の各交差部位で迂回させる必要がある。これは、メインI/O線MIOTとMIOBとを交差させるために、メインワード線MWDの配線層も利用するために必要な処置である。その場合、交差部位を迂回したメインワード線MWDと交差部位を迂回しないメインワード線MWDとでは配線長が異なるため、メインワード線MWD毎の配線容量や配線抵抗値に差が生じる。配線容量や配線抵抗値の差は、信号遅延量の差異となって現れるため、メインワード線MWD毎に信号遅延量が異なってしまう問題がある。本発明の半導体記憶装置は、行方向及び列方向に配列された複数のメモリマットから成るメモリアレイ上で配線される第1の振幅信号が伝送される複数の第1の信号線対と、該第1の信号線対と直交する方向に異なる配線層で配置される、前記第1の振幅信号よりも振幅が大きい第2の振幅信号が伝送される複数の第2の信号線とを有し、前記複数の第1の信号線対が、前記メモリマットの列毎に配置され、前記メモリマットの列方向において、それぞれ所定の一定間隔で交差され、前記第1の信号線対の交差部位が、前記第2の信号線の配線方向における前記メモリマットの列毎にずらして配置された構成である。上記のような半導体記憶装置では、メインI/O線対等の第1の信号線対の交差間隔を一定にすることで、隣接する配線との結合容量に起因する、対となる第1の信号線でそれぞれ発生するカップリングノイズを均一化できる。また、第1の信号線対の交差部位を、第2の信号線の配線方向におけるメモリマットの列毎にずらして配置することで、メインワード線等の第2の信号線の長さを均等にすることが可能であり、第2の信号線が長くなることで増大する、配線容量や配線抵抗値等の負荷を全ての第2の信号線で均等にできる。本発明によれば、比較的小振幅な信号が伝送される第1の信号線対例えばメインI/O線対で発生するカップリングノイズを低減しつつ、該第1の信号線対と直交する方向に異なる配線層で配置される、第1の信号線対よりも振幅が大きい信号が伝送される第2の信号線例えばメインワード線毎の信号遅延量の差異を低減できる。次に本発明について図面を用いて説明する。第1の実施の形態図1は、一般的なDRAMダイナミック型ランダムアクセスメモリの全体構成例を示すブロック図であり、本発明の半導体記憶装置の回路例を示している。図2は、図1に示したメモリマット列の配置例を示す平面図である。図1に示す半導体装置は、メモリアレイ1、XデコーダXタイミング生成回路2、YデコーダYタイミング生成回路3、データ制御回路4、データラッチ回路5、入出力インターフェース6、内部CLKクロック生成回路7、制御信号生成回路8、DLL遅延ロックループ:DelayLockedLoop回路9を有する。メモリアレイ1は、データ記憶情報を保持する多数のメモリセルMCを備え、データ転送用バス103によってデータラッチ回路5に接続されている。データラッチ回路5は、データ転送用バス102によって入出力インターフェース回路6と接続されている。入出力インターフェース回路6は、データ転送用バス101を介して、外部とデータDQ及びデータストローブ信号DQS,/DQSを入出力する。メモリアレイ1とデータラッチ回路5及び入出力インターフェース回路6間のデータ転送はデータ制御回路4によって制御される。また、入出力インターフェース回路6から入出力されるデータDQ及びデータストローブ信号DQS,/DQS等の入出力タイミングは、クロック信号CK,/CKを基にDLL回路9で生成されたタイミング信号によって制御される。メモリアレイ1は、複数のワード線WLと複数のビット線BLの交点に設けられた複数のメモリセルMCからなる複数のメモリマット111を備えている。これら複数のメモリマット111が列方向に配列されることでメモリマット列112が形成され、さらにメモリマット列112が行方向に複数配列されることでバンクBankが構成される。図1は、mmは1以上の整数1個のバンクBank_0,Bank_1,...,Bank_mを備えたメモリアレイ1の構成例を示している。各メモリマットMAT111は、例えば図2に示すように、メモリセルMCから読み出されたデータを増幅する複数のセンスアンプから成るセンスアンプ列が配置されたセンスアンプ領域SAと、複数のワード線WLを駆動する複数のサブワードドライバ回路から成るサブワードドライバ列が配置されたサブワードドライバ領域SWDで囲まれている。センスアンプ領域とサブワードドライバ領域とが交差するサブワードクロス部115には、センスアンプ領域やサブワードドライバ領域の動作を制御中間制御すると共に、メモリセルMCに対して読み書きするデータを増幅中間増幅するサブアンプ等の回路が配置される。メモリアレイ1に対するデータの書き込み/読み出しは、XデコーダXタイミング生成回路2及びYデコーダYタイミング生成回路3によって制御され、XデコーダXタイミング生成回路2及びYデコーダYタイミング生成回路3の動作は、制御信号生成回路8によって制御される。XデコーダXタイミング生成回路2は、各バンクのX制御回路113の動作を制御し、YデコーダYタイミング生成回路3は、各バンクのY制御回路114の動作を制御する。内部CLK生成回路7は、外部から供給されるクロック信号CK、/CK及びクロックイネーブル信号CKEに基づいて、XデコーダXタイミング生成回路2、YデコーダYタイミング生成回路3及び制御信号生成回路8で用いる内部クロック信号を生成する。制御信号生成回路8は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEに基づいて、XデコーダXタイミング生成回路2、YデコーダYタイミング生成回路3及びデータ制御回路4に所定の制御信号を出力する。アドレスADD及びバンクアドレスBAは、XデコーダXタイミング生成回路2、YデコーダYタイミング生成回路3及びデータ制御回路4に供給される。なお、図1では示していないが、図1に示す半導体記憶装置は、外部電源電圧から所定の内部電源電圧を生成する降圧回路や昇圧回路等も備えている。図3は、第1の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。図3に示すように、第1の実施の形態の半導体記憶装置は、メインI/O線対MIOT/MIOBがメモリマット111の列毎に配列され、対となるメインI/O線MIOTとMIOBとを各メモリマット111上でそれぞれ交差させることで、各メインI/O線対MIOT/MIOBがツイストされる構成である。なお、図3の左図の各メモリマットMAT111上に記載された線は、当該メモリマット111上におけるメインI/O線MIOTとMIOBとの交差部位を示している。また、第1の実施の形態の半導体記憶装置では、メインI/O線対MIOT/MIOBと平行な方向メモリマット111の列方向において、各メモリマット111上における交差部位の位置を揃えている。すなわち、メインI/O線対MIOT/MIOBの交差間隔Aを一定とすることで、隣接するYスイッチ線YSWとの結合容量に起因する、対となるメインI/O線MIOTとMIOBとで発生するカップリングノイズを均一化し、メインI/O線対MIOT/MIOBで発生するカップリングノイズを低減している。さらに、第1の実施の形態の半導体記憶装置では、メインワード線MWDの配線方向における各メインI/O線対MIOT/MIOBの交差部位を、メモリマット111の列毎にずらして配置する。このように各メインI/O線対MIOT/MIOBの交差部位をメモリマット111の列毎にずらして配置することで、各メインワード線MWDの長さを均等にすることが可能であり、メインワード線MWDが長くなることで増大する、配線容量や配線抵抗値等の負荷を全てのメインワード線MWDで均等にできる。そのため、メインワード線MWD毎の信号遅延量の差異を低減できる。なお、図1に示すメインI/O線対MIOT/MIOB、Yスイッチ線YSW及びメインワード線MWDの配線レイアウトは、例えばCPUCentralProcessingUnit、DSPDigitalSignalProcessor、記憶装置等を備えた周知のEDAElectronicDesignAutomationツールコンピュータを用いて設計可能である。記憶装置にはCPUで実行する各種のプログラムや処理で用いるデータが格納される。CPUは、該記憶装置に格納されたプログラムにしたがって処理を実行することで上記の各配線のレイアウト設計を実現する。なお、以降の第2の実施の形態及び第3の実施の形態で示す配線レイアウトについても上記EDAツールを用いて設計可能である。第2の実施の形態図4は、第2の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。図4に示すように、第2の実施の形態の半導体記憶装置は、メモリマット111の列毎に配置された複数のメインI/O線対MIOT/MIOBを2組に分割し、各組内においてメインワード線MWDの配線方向における各メインI/O線対MIOT/MIOBの交差部位を、メモリマット111の列毎にずらして配置する構成である。すなわち、第2の実施の形態の半導体記憶装置では、複数のメインI/O線対MIOT/MIOBのうち、2つのメインI/O線対MIOT/MIOBの交差位置が同一となる構成である。なお、図4の各メモリマットMAT111上に記載された線は、当該メモリマット111上におけるメインI/O線MIOTとMIOBとの交差部位を示している。図4に示す第2の実施の形態の半導体記憶装置では、各メインワード線MWDがそれぞれ2箇所の交差部位を迂回することになる。しかしながら、全てのメインワード線MWDが、それぞれ2箇所の交差部位を迂回する構成であれば、各メインワード線MWDの長さが均等になるため、配線容量や配線抵抗値等の負荷も全てのメインワード線MWDで均等になる。そのため、第1の実施の形態と同様に、メインワード線MWD毎の信号遅延量の差異を低減できる。なお、図4では、各メインI/O線対MIOT/MIOBを2組に分割する例を示しているが、各メインワード線MWDの長さが均等にできれば、メインI/O線対MIOT/MIOBの分割数は3組以上でもよい。すなわち、複数のメインI/O線対のうち、3組以上のメインI/O線対の交差位置が同一となる構成でもよい。第3の実施の形態図5は、第3の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。図5に示すように、第3の実施の形態の半導体記憶装置では、メモリマット111の列毎に配置された各メインI/O線対MIOT/MIOBを、1メモリマット111おきに交差させる構成である。図5の左図の各メモリマットMAT上に記載された線は、当該メモリマット111上におけるメインI/O線MIOTとMIOBとの交差部位を示している。さらに、第3の実施の形態の半導体記憶装置では、第1の実施の形態と同様に、メインワード線MWD方向における各メインI/O線MIOT/MIOBの交差部位を、メモリマット111の列毎にずらして配置する。このような構成でも、第1の実施の形態と同様に、各メインワード線MWDの長さを均等にすることが可能であり、メインワード線MWDが長くなることで増大する、配線容量や配線抵抗の負荷が全てのメインワード線MWDで均等になる。そのため、メインワード線MWD毎の信号遅延量の差異を低減できる。なお、図5は、対となるメインI/O線MIOTとMIOBとを1メモリマット111おきに交差させる例を示しているが、各メインワード線MWDの長さを均等にできれば、メインI/O線MIOTとMIOBとは2以上のメモリマット11おきに交差させてもよい。"