第1導電形の第1の半導体層と、前記第1の半導体層の上に設けられ、前記第1の半導体層の主面に沿った方向に交互に設けられた第1導電形の第1のピラーと第2導電形の第2のピラーとを含む第2の半導体層と、前記第2の半導体層の表面から前記第1の半導体の方向に設けられたトレンチの内部に、第1の絶縁膜を介して埋め込まれた第1の制御電極と、前記第2の半導体層の上に第2の絶縁膜を介して設けられ、前記第1の制御電極につながった第2の制御電極と、前記第2の制御電極に覆われた部分を除く前記第2の半導体層の表面に設けられた第2導電形の第1の半導体領域と、前記第2の制御電極に覆われた前記第2の半導体層の表面から離間し、前記第1の半導体領域の表面に選択的に設けられた第1導電形の第2の半導体領域と、前記第2の半導体領域に隣接して前記第1の半導体領域の表面に選択的に設けられた第2導電形の第3の半導体領域と、前記第1の半導体層に電気的に接続された第1の主電極と、前記第2の半導体領域および第3の半導体領域に電気的に接続された第2の主電極と、を備えたことを特徴とする半導体素子。前記第1のピラーおよび前記第2のピラーは、前記第1の半導体層の前記主面に沿った方向に延在するストライプ状に設けられ、前記第1の制御電極は、前記第1のピラーおよび前記第2のピラーの延在方向に、ストライプ状に設けられたことを特徴とする請求項1記載の半導体素子。前記第1の制御電極は、前記第2半導体層の表面に沿った一方向に離間して設けられた複数の部分を有し、前記第2の制御電極は、前記複数の部分をつないで設けられ、前記第1の制御電極と前記第2制御電極とが、前記方向に直列に設けられたことを特徴とする請求項2記載の半導体素子。前記第2の制御電極に覆われた前記第2の半導体層中に、前記第2ピラーの一部が含まれたことを特徴とする請求項1~3のいずれか1つに記載の半導体素子。第1導電形の第1の半導体層と、前記第1の半導体層の上に設けられ、前記第1の半導体層の主面に沿った方向に交互に設けられた第1導電形の第1のピラーと第2導電形の第2のピラーとを含む第2の半導体層と、前記第2の半導体層の表面から前記第1の半導体の方向に設けられたトレンチの内部に、第1の絶縁膜を介して埋め込まれた第1の制御電極と、前記第2のピラーの上に設けられる第2導電形の第1の半導体領域であって、前記第1の半導体層の前記主面に平行な平面視において、前記第2の半導体層の表面に点在するように設けられた複数の第1の半導体領域と、前記第2の半導体層の上に第2の絶縁膜を介して設けられ、前記第1の制御電極につながった第2の制御電極であって、前記第1の半導体領域に貫通した複数の開口を有する第2の制御電極と、前記開口の底面をなす前記第1の半導体領域の表面に選択的に設けられた第1導電形の第2の半導体領域と、前記第2の半導体領域に隣接して前記第1の半導体領域の表面に選択的に設けられた第2導電形の第3の半導体領域と、前記第1の半導体層に電気的に接続された第1の主電極と、前記第2の半導体領域および第3の半導体領域に電気的に接続された第2の主電極と、を備えたことを特徴とする半導体素子。第1導電形の第1の半導体層と、前記第1の半導体層の上に設けられ、前記第1の半導体層の主面に沿った方向に交互に設けられた第1導電形の第1のピラーと第2導電形の第2のピラーとを含む第2の半導体層と、前記第2の半導体層の表面に設けられたトレンチの内部に、第1の絶縁膜を介して埋め込まれた第1の制御電極と、前記第2の半導体層の上に第2の絶縁膜を介して設けられ、前記第1の制御電極につながった第2の制御電極と、前記第2の制御電極に覆われた部分を除く前記第2の半導体層の表面に設けられた第1の半導体領域と、前記第1の半導体領域の表面に選択的に設けられた第1導電形の第2の半導体領域と、前記第2の半導体領域に隣接して前記第1の半導体領域の表面に選択的に設けられた第2導電形の第3の半導体領域と、前記第1の半導体層に電気的に接続された第1の主電極と、前記第2の半導体領域および第3の半導体領域に電気的に接続された第2の主電極と、を有する半導体素子の製造方法であって、前記第1の制御電極となる導電層と、前記第2の制御電極となる導電層と、を同時に形成することを特徴とする半導体素子の製造方法。本発明の実施形態は、出力容量を大きくしてスイッチングノイズを低減することが可能な、スーパージャンクション構造を備えた半導体素子およびその製造方法を提供する。実施形態に係る半導体素子は、第1導電形の第1の半導体層と、前記第1の半導体層の上に設けられ、前記第1の半導体層の主面に沿った方向に交互に設けられた第1導電形の第1のピラーと第2導電形の第2のピラーとを含む第2の半導体層と、前記第2の半導体層の表面から前記第1の半導体層の方向に設けられたトレンチの内部に、第1の絶縁膜を介して埋め込まれた第1の制御電極と、前記第2の半導体層の上に第2の絶縁膜を介して設けられ、前記第1の制御電極につながった第2の制御電極と、を備える。前記第2の制御電極に覆われた部分を除く前記第2の半導体層の表面には、第2導電形の第1の半導体領域が設けられ、前記第1の半導体領域の表面には、前記第2の制御電極に覆われた前記第2の半導体層の表面から離間した第1導電形の第2の半導体領域が選択的に設けられている。さらに、前記第2の半導体領域に隣接した第2導電形の第3の半導体領域が、前記第1の半導体領域の表面に選択的に設けられている。そして、前記第1の半導体層に電気的に接続された第1の主電極と、前記第2の半導体領域および第3の半導体領域に電気的に接続された第2の主電極と、をさらに備える。以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。以下の実施形態では、第1導電形はn形、第2導電形はp形として説明するが、第1導電形をp形、第2導電形をn形としても良い。[第1の実施形態]図1は、本実施形態に係る半導体素子100を示す模式図である。図1aは、断面構造を示す斜視図であり、図1bは、ゲート電極12および15の配置を示す平面図である。図1aは、ゲート電極12および15と、n形ソース領域7およびpコンタクト領域8と、の配置関係を示すために、層間絶縁膜23およびソース電極19を除いた状態で示されている図8参照。図1aに示すように、半導体素子100は、第1の半導体層であるn形ドレイン層2と、第2の半導体層であるドリフト層3と、ドリフト層3の表面からn形ドレイン層に方向に設けられたトレンチ13の内部に埋め込まれた第1の制御電極であるゲート電極12と、ドリフト層3の上に設けられた第2の制御電極であるゲート電極15とを備えている。ドリフト層3は、n形ドレイン層2の主面2aに沿った方向に、交互に設けられた、第1のピラーであるn形ピラー4と、第2のピラーであるp形ピラー5と、を含んでいる。ゲート電極12は、トレンチ13の内面に設けられた第1の絶縁膜であるゲート絶縁膜11を介して、トレンチ13の内部に埋め込まれている。ゲート電極15は、ドリフト層3の表面に設けられた第2の絶縁膜であるゲート絶縁膜14を介して、ドリフト層3の上に設けられている。ドリフト層3の表面には、ゲート電極15に覆われた部分を除いて、第1の半導体領域であるp形ベース領域6が設けられている。ただし、図1に示すように、ゲート電極15に沿ったp形ベース領域6の外縁6aが、ゲート電極15の下に延在しても良い。さらに、p形ベース領域6の表面には、第2の半導体領域であるn形ソース領域7が設けられている。n形ソース領域7は、ゲート電極15に覆われたドリフト層3の表面から離間して設けられている。そして、n形ソース領域7に隣接して、第3の半導体領域であるpコンタクト領域8が、p形ベース領域6の表面に選択的に設けられている。n形ソース領域7と、pコンタクト領域8は、図示しないソース電極19に電気的に接続される。本実施形態に係る半導体素子100では、トレンチ13に埋め込まれたゲート電極12にゲート電圧を印加することにより、p形ベース領域6とゲート絶縁膜11との界面に形成される反転チャネルを介して、n形ドレイン層2に電気的に接続された第1の主電極であるドレイン電極と、第2の主電極であるソース電極19と、の間にドレイン電流を流すことができる。一方、ドリフト層3の上に設けられたゲート電極15では、図1a中に示すように、n形ソース領域7が、pコンタクト領域8の一部8aを挟んで、ゲート電極15から離間して設けられている。これにより、例えば、ゲート電極15の下に形成されるp形ベース領域6の拡散部6aと、ゲート絶縁膜14と、の界面に反転チャネルが形成されたとしても、ゲート電極15の下にドレイン電流が流れない構成とすることができる。そして、ゲート電極15の下に形成される反転チャネルの閾値電圧が小さくなり、ドレイン電流がゲート電極15に集中することを防ぐことができる。図1bは、半導体素子100におけるゲート電極12および15と、n形ピラー4およびp形ピラー5との配置関係を例示する平面図である。図1aに示す斜視図の正面の断面構造は、図1b中のIa‐Ia断面を模式的に示している。例えば、n形ピラー4およびp形ピラー5は、ドレイン層2の主面2aの沿った方向に延在するストライプ状に設けることができる。そして、図1aおよびbに示すように、ゲート電極12は、n形ピラー4およびp形ピラー5の延在方向に沿って、n形ピラー4の表面に形成されたトレンチ13の中に設けることができる。ゲート電極15は、n形ピラー4およびp形ピラー5の延在方向と交差する方向において、隣り合うゲート電極12をつなぐ梯子状に設けることができる。そして、ゲート電極15に覆われたドリフト層3の中には、p形ピラー5の一部が含まれる。また、図1bに示すように、ゲート電極15は、p形ピラー5の延在方向に直交する方向に、配置位置を交互にシフトして設けられる。図2は、半導体素子100、および、図14に示す比較例に係る半導体素子600の電圧-容量特性を概念的に示すグラフである。縦軸に容量値Cを示し、横軸にソースドレイン間電圧Vdsを示している。図2に示すCdsは、半導体素子100のソースドレイン間容量であり、Cgd1は、半導体素子100のゲートドレイン間容量を、Cgd2は、比較例に係る半導体素子600のゲートドレイン間容量、それぞれ表している。例えば、Cdsは、Vdsが高くなるにつれて減少し、図2中に示すA領域で急激に小さくなる。このA領域でのCdsの減少は、n形ピラー4とp形ピラー5との間のpn接合において、n形ピラー4およびp形ピラーのそれぞれに広がる空乏層がつながり、ドリフト層3が空乏化したことに対応する。そして、ドリフト層3の全体に空乏層が広がると、Cdsは最小値に近づき、その後、Vdsの上昇に対して緩やかな減少傾向を示す。一方、Cgd1は、Vdsが高くなるにつれて減少し、CdsがA領域に移るところで飽和している。その後、Vdsの上昇に対して徐々に増加する傾向を示す。Cgd1は、トレンチ13に埋め込まれたゲート電極12の底部と、ドレイン電極17と、の間の容量である。ソースドレイン間にVdsが印加され、p形ベース領域6およびp形ピラー5と、n形ピラー4と、の間のpn接合から、空乏層がn形ピラー4に広がるにつれてCgd1は減少する。例えば、図14に示す半導体素子600では、Vdsが印加され、n形ピラー4およびp形ピラー5に空乏層が広がりドリフト層3のほぼ全体が空乏化するまで、Cgd2は大きな変化率で減少する。その後、ドリフト層3の空乏層の広がりが鈍化し、Cgd2は、Vdsの上昇に対して徐々に減少する傾向を示す。これに対し、半導体素子100では、ドリフト層3の上にゲート電極15が設けられ、その下部には、p形ベース領域6が形成されない。このため、ゲート電極15の下のp形ピラー5が空乏化すると、p形ピラー5を挟んでn形ドレイン層2と向き合っていたゲート電極15の一部が、空乏層を挟んでn形ドレイン層2と向き合うようになる。そして、ゲート電極15の一部が、新たにCgd1に寄与するようになり、一旦、減少したCgd1が、Vdsの上昇とともに増加する傾向を示す。半導体素子100の出力容量は、ソースドレイン間容量Cdsと、ゲートドレイン間容量Cgd1の和である。例えば、半導体素子100と半導体素子600との相違点が、ゲート電極15の有無であるとすれば、半導体素子100のCdsと、半導体素子600のソースドレイン間容量とは、ほぼ同じと考えて良い。したがって、Cgd1がCgd2よりも大きいことから、半導体素子100の出力容量は、半導体素子600の出力容量よりも大きくなる。ドレイン電圧Vdsが上昇し、Cdsが大きく減少した後では、さらに相対的な出力容量の差が大きくなる。例えば、半導体素子100および600をスイッチング動作させた場合のドレイン電圧の変化量dV/dtは、出力容量に反比例する。したがって、半導体素子100のドレイン電圧の変化量は、半導体素子600のドレイン電圧の変化量よりも小さい。そして、スイッチングノイズは、ドレイン電圧の変化率に比例するので、半導体素子100の方が半導体素子600よりも低ノイズとなる。すなわち、半導体素子100では、ドリフト層3の上にゲート電極15を設け、ゲート電極15の下部にp形ベース領域6を設けない構成とする。これにより、ゲートドレイン間容量Cgd1を大きくして、スイッチングノイズを低減することが可能となる。図14に示す半導体素子600でも、例えば、ゲート電極12の下部が、p形ベース領域6とn形ピラー4との境界からn形ドレイン層2に向かう方向に突出する量ΔGを大きくすることにより、ゲートドレイン間容量Cgd2を大きくすることが可能である。しかしながら、ΔGを大きくしてゲート電極12の底部をn形ピラー4の中に突出させると、ドリフト層3が空乏化しn形ピラー4の中が高電界となった場合に、トレンチ13の底部のゲート絶縁膜11が高電界にさらされることになる。そして、高電界によって加速されたホットキャリアが、ゲート絶縁膜11の内部へ注入され、ゲート絶縁膜11の絶縁性を劣化させるなど、信頼性を低下させる原因となる場合がある。これに対し、本実施形態に係る半導体素子100では、ゲート電極15を設けることによりゲートドレイン容量を大きくすることができる。これにより、ゲート電極12のn形ピラー4への突出量を小さくして、信頼性を向上させることも可能となる。ゲート電極15の下部では、ゲート絶縁膜14と接するドリフト層3の表面まで空乏層が広がる状態となる。しかし、ゲート電極15の直下は、低電位に保持されるp形ベース領域6に挟まれているため、ドリフト層3の中央よりも低電界である。したがって、ホットキャリアがゲート絶縁膜14に注入されることはなく、ゲート絶縁膜14の絶縁性を低下させることもない。次に、図3~図8を参照して、半導体素子100の製造過程を説明する。図3aは、図1のIa-Ia断面を示す模式図であり、n形ドレイン層2の上に設けられたドリフト層3の表面にトレンチ13が形成された状態を示している。n形ドレイン層2およびドリフト層3は、例えば、シリコン基板上に設けることができる。n形ドレイン層2には、n形不純物が高濃度にドープされたシリコン層を用いることができる。ドリフト層3は、p形ピラー5とn形ピラー4とで構成されるスーパージャンクション構造を含んでいる。スーパージャンクション構造は、例えば、n形ドレイン層2よりも低濃度のn形シリコン層の表面に、RIEReactiveIonEtching法を用いてトレンチを形成し、その後、トレンチの内部にp形シリコンをエピタキシャル成長させることにより形成することができる。次に、図3bに示すように、トレンチ13が設けられたドリフト層3の表面に、絶縁膜24を介してゲート電極12および15となる導電層22を形成する。絶縁膜24は、例えば、シリコン層の表面を熱酸化して形成されるシリコン酸化膜SiO2膜を用いることができ、ゲート絶縁膜11およびゲート絶縁膜14となる。導電層22には、例えば、CVDChemicalVaperDeposition法を用いて形成されるポリシリコン層を用いることができる。図4は、図3に続く製造過程を示す模式図であり、導電層22をパターニングしゲート電極12および15を形成した状態を示している。ここで、図4aは、図1bのIa-Ia断面の構造を示し、図4bは、IVb-IVb断面の構造を示している。以下、図8まで同じである。例えば、図4bに示すように、トレンチ13の内部に埋め込まれた部分を残し、ドリフト層3の上の導電層22をエッチングする。これにより、ゲート電極12が、所謂トレンチゲートとして形成される。一方、ゲート電極15は、ドリフト層3の上の導電層22を選択的にエッチングし、図4aに示すように、隣り合うゲート電極12の間をつないで設けることができる。次に、ゲート電極12および15が設けられたドリフト層3の表面に、例えば、p形不純物であるボロンBをイオン注入し、p形ベース領域6を形成する。図5aおよびbに示すように、ゲート電極15に覆われた部分を除くドリフト層3の表面にボロンBが注入され、p形ベース領域6が形成される。続いて、図6a、bに示すように、ドリフト層3の表面に、例えば、n形不純物である砒素Asを選択的にイオン注入し、n形ソース領域7を形成する。さらに、p形不純物であるボロンBを選択的にイオン注入し、pコンタクト領域8を形成する。図6aに示すように、ゲート電極15に覆われた部分を除くドリフト層3の表面に、n形ソース領域7およびpコンタクト領域8が設けられる。図6bに示すように、ゲート電極15が設けられていない部分では、図12に示す半導体素子600と同じトレンチゲート構造のMOSFETが形成される。次に、図7aおよび図7bに示すように、ゲート電極12およびゲート電極15、n形ソース領域7、pコンタクト領域8の上に、層間絶縁膜23を形成する。層間絶縁膜23には、例えば、CVD法を用いて形成されるSiO2膜を用いることができる。続いて、図8aおよび図8bに示すように、ゲート電極12および15の上に層間絶縁膜23を残し、n形ソース領域7およびpコンタクト領域8の表面の絶縁膜24と層間絶縁膜23とを選択的にエッチングする。その後、層間絶縁膜23に覆われたゲート電極12および15の上、および、n形ソース領域7およびpコンタクト領域8の表面にソース電極19を形成する。さらに、n形ドレイン層2に電気的に接続したドレイン電極17形成して、半導体素子100の構造を完成させることができる。図9は、本実施形態の変形例に係る半導体素子200の構造を模式的に示す斜視図である。半導体素子200は、ストライプ状に設けられたn形ピラー4およびp形ピラー5の延在方向と、ゲート電極12が埋め込まれたトレンチ13の延在方向が直交する点で、半導体素子100と相違する。半導体素子200では、例えば、p形ピラー5の上に設けられたゲート電極15の下部は、p形ピラー5の一部であるp形領域5bに占められ、p形ピラー5が空乏化するまでゲートドレイン間容量Cgdに寄与することがない。そして、図2中に示すように、p形ピラー5が空乏化しドリフト層3の全体が空乏層となった時に、Cgdに寄与し始め、ドレイン電圧Vdsの上昇とともにCgdを増加させる。図10は、本実施形態の別の変形例に係る半導体素子300の構造を模式的に示す斜視図である。半導体素子300では、p形ピラー35の形成方法が半導体素子100と相違する。p形ピラー35は、例えば、高抵抗のエピタキシャル層に、選択的にn形不純物およびp形不純物をイオン注入し、熱処理を施して拡散させた後、さらに、高抵抗のエピタキシャル層を積み増し、n形不純物およびp形不純物のイオン注入し熱処理を施す工程を繰り返すことによって形成することができる。図11は、本実施形態の変形例に係るゲート電極の配置を示す平面図である。図11aに示すように、ゲート電極15をストライプ状に設け、ゲート電極12およびn形ピラー4、p形ピラー5の延在方向に交差して設けることができる。図11bに示すように、ゲート電極12をp形ピラー5の両側に設け、ゲート電極15は、n形ピラー4を跨いでゲート電極12をつなぐように設けても良い。この場合、ゲート電極15の下にp形ピラー5が設けられないため、ゲート電極15は、直接ゲートドレイン間容量Cgdに寄与する。さらに、ゲート電極12を、ドリフト層3の表面に沿った一方向に離間した複数の部分に設けることもできる。そして、ゲート電極15は、ゲート電極12の離間部において、複数の部分をつなぐように設けることができる。結果として、ゲート電極12とゲート電極15は、交互に直列的に設けられる。図11cに示す例では、ゲート電極12は、p形ピラー5の両側に、p形ピラー5の延在方向に離間して設けられている。ゲート電極15は、n形ピラー4を跨いで隣り合うゲート電極12をつなぐ部分第1の接合部15bと、ゲート電極12の離間部ΔUをつなぐ部分第2の接合部15aとを有する。そして、ゲート電極12とゲート電極15とは、n形ピラー4およびp形ピラー5の延在方向に直列に設けられている。同図に示すように、第2の接合部15aは、離間した第1の接合部15bをn形ピラー4の上で接続し、ゲート電極12の複数の部分を電気的に接続する。図12は、図11aに示すゲート電極15を有する半導体素子400を示す模式図である。図12aは、半導体素子400の構造を模式的に示す斜視図であり、図12bは、図12aのXIIb-XIIb断面の構造を示す模式図である。半導体素子400では、n形ピラー4およびp形ピラーがストライプ状に設けられ、ゲート電極15も、複数のn形ピラー4および複数のp形ピラー5に交差するストライプ形状に設けられる。図12aおよびbに示すように、ゲート電極12は、n形ピラー4の表面に、その延在方向に沿って設けられる。ゲート電極15は、複数のゲート電極12と交差し、その交点において電気的につながる。そして、ゲート電極15の下にはp形ベース領域6が設けられないため、ゲート絶縁膜11を介して複数のn形ピラー4およびp形ピラー5の表面に対向する。これにより、ゲート電極15の下にp形ベース領域6が形成された場合に比べて、ゲートドレイン間容量Cgdを大きくすることができる。また、n形ピラー4とp形ピラー5との間のpn接合に逆バイアスが印加され、n形ピラー4およびp形ピラー5が共に空乏化した場合のゲートドレイン間容量Cgdも大きくなる。隣り合うゲート電極15の間におけるドリフト層3の表面には、p形ベース領域6が設けられる。そして、その表面にn形ソース領域7とpコンタクト領域8とが選択的に設けられる。n形ソース領域7は、ゲート絶縁膜11を介してゲート電極12の側面に対向する。pコンタクト領域8は、p形ベース領域6に接続して設けられ、p形ベース領域6とソース電極19図8b参照とを同電位に維持する。図12aに示すように、n形ソース領域7は、ゲート電極15の下のドリフト層3とは離間して設けられる。すなわち、同図に示すように、n形ソース領域7とゲート電極15との間には、pコンタクト領域8の一部8aが介在し、ゲート電極15の下に延在するp形ベース領域6の外縁拡散部6aと、n形ソース領域7と、を分離する。これにより、ゲート電極15の下に形成される反転層を介して流れるドレイン電流を抑制し、電流集中を回避する。すなわち、p形ベース領域6の外縁拡散部6aにn形ソース領域7がつながれば、ゲート電極15の下に形成される閾値電圧の低い反転層を介してドレイン電流が流れ、電流集中が生じる恐れがある。以上、第1の実施形態では、ゲート電極12に電気的に接続したゲート電極15を、ゲート絶縁膜11を介してドリフト層3の表面に設ける。そして、ゲート電極15の下にp形ベース領域を設けないことにより、ゲートドレイン容量を大きくしてスイッチングノイズを低減する。さらに、n形ソース領域7をゲート電極15から離間して形成し、ゲート電極15の下の閾値電圧が低い反転層に流れる電流を抑制する。これにより、ゲート電極12を含むトレンチゲートにドレイン電流が流れ、電流集中を緩和する。第2の実施形態図13は、第2の実施形態に係る半導体素子500の構造を示す模式図である。図13aは、ソース電極19および層間絶縁膜23図8参照を除いた半導体素子500のチップ面の一部を示す平面図である。図13bは、図13aのXIIIb-XIIIb断面の構造を模式的に示す斜視図である。半導体素子500では、n形ピラー4の表面に、その延在方向に沿ってゲート電極12が設けられる。そして、ゲート電極15は、n形ピラー4およびp形ピラー5が設けられたドリフト層3の領域のほぼ全面に、ゲート絶縁膜11を介して形成される。p形ベース領域6は、n形ドレイン層2の主面2aに平行な平面視において、ドリフト層3の表面に点在するように設けられる。そして、ゲート電極15には、その表面からp形ベース領域6に貫通した複数の開口31が設けられる。さらに、開口31の底面をなすp形ベース領域6の表面には、n形ソース領域7と、n形ソース領域7に隣接したpコンタクト領域8と、が選択的に設けられる。p形ベース領域6は、p形ピラー15の上に設けられる。そして、pコンタクト領域8は、p形ベース領域6に接続して形成される。半導体素子500では、ゲート電圧が印加された場合、ゲート電極15とゲート絶縁膜11を介して向き合うp形ベース領域6の表面に反転層が形成され、ソースドレイン間にドレイン電流が流れる。さらに、ゲート電極15にゲート絶縁膜11を介して向き合うp形ピラー5の表面にも反転層が形成される。これにより、n形ピラー4の全体にドレイン電流が流れ、オン抵抗を低減する。一方、n形ピラー4の表面にはゲート電極12が設けられており、単純なプレナーゲート構造に比べてゲートドレイン間容量Cgdを大きくすることができる。これにより、出力容量を増加させてスイッチングノイズを低減することができる。上記の実施形態に示すように、ゲート電極12および15は、n形ピラー4およびp形ピラーの構成、および、所望のゲートドレイン間容量Cgdに合わせて、適宜、好適な配置を選択して設けることができる。上記の実施形態では、n形ピラー4およびp形ピラー5がストライプ状に設けられた例について説明したが、これに限定されるものではなく、格子状、ドット状などに構成されたスーパージャンクション構造に適用することもできる。そして、トレンチゲートの構成も、ストライプ状に設けられた例について説明したが、低容量のトレンチゲート構造と、高容量の表面ゲート構造を組み合わせる実施形態の趣旨に合致する構成であれば、前述の例に限定されることはない。以上、本発明に係る一実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。上記の実施形態では、シリコンを材料とする縦型パワーMOSFETを例として説明したが、MOSゲート構造、および、n形ピラー、p形ピラーを有する構造であれば適用が可能である。例えば、横型デバイスや、IGBT等の他のスイッチングデバイスに適用することも可能である。材料はシリコンに限定されるものではなく、SiC、GaNといった材料に適用しても、同様の効果を得ることができる。