"aチャネル層及び前記チャネル層上に形成されたバリア層を窒化物半導体層として準備する工程と、b前記窒化物半導体層上に不純物拡散源としてZnO膜を形成する工程と、c前記ZnO膜上のドレイン電極及びソース電極を形成すべき領域以外に酸化膜を形成する工程と、d前記工程cの後、前記窒化物半導体層に対して熱処理を行い、前記酸化膜が形成されていない領域の下部の前記チャネル層及び前記バリア層に選択的に、前記ZnO膜からZn及びOを拡散させる工程とを備える、ヘテロ接合電界効果型トランジスタの製造方法。前記工程dは、800°C以上1000°C以下の処理温度で熱処理する工程である、請求項1に記載のヘテロ接合電界効果型トランジスタの製造方法。前記工程dは、酸素を含む雰囲気中で熱処理する工程である、請求項1又は2に記載のヘテロ接合電界効果型トランジスタの製造方法。前記工程dは、前記バリア層から前記チャネル層の一部にかけて局所的な無秩序化領域を形成する工程である、請求項1~3のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。前記工程cは、リフトオフ法により前記酸化膜を形成する工程である、請求項1~4のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。チャネル層及び前記チャネル層上のバリア層を備える窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極及びドレイン電極とを備え、前記窒化物半導体層は、前記ソース電極及び前記ドレイン電極直下の前記バリア層から前記チャネル層にかけて無秩序化された無秩序化領域を備え、前記無秩序化領域にはO,Znの少なくともいずれか一方が不純物として導入される、ヘテロ接合電界効果型トランジスタ。非特許文献1にも報告されているように、従来のヘテロ接合FETではソースドレイン電極の下にノンドープのバリア層がある。不純物濃度の低いバリア層に良好なオーミック特性、すなわち低い接触抵抗を有するソースドレイン電極を形成することは難しい。しかしながら、良好なオーミック特性を得るためにバリア層に不純物を高濃度に導入すると、ゲート電極下にも高濃度なバリア層が存在することになり、リーク電流や耐圧特性が劣化する原因となる。このように従来のヘテロ接合FETでは、一定の不純物濃度のバリア層がゲート電極およびソースドレイン電極のいずれの下にも存在しているため、耐圧特性と良好なオーミック特性との両立が困難であった。また、特許文献1ではバリア層とオーミック電極間にバンドギャップをコントロールしたコンタクト層を用いて低抵抗化を検討しており、オーミック電極-バリア層間の抵抗低減は可能であるが、バリア層-チャネル間の抵抗成分を低減することは出来ない。そこで、本発明は、耐圧特性の低下やゲートリーク電流の増加を生じることなく、低抵抗で高速動作可能なヘテロ接合FETおよびその製造方法を提供することを目的とする。本発明のヘテロ接合FETの製造方法は、aチャネル層及び前記チャネル層上に形成されたバリア層4を窒化物半導体層として準備する工程と、b前記窒化物半導体層上に不純物拡散源としてZnO膜を形成する工程と、c前記ZnO膜上のドレイン電極及びソース電極を形成すべき領域以外に酸化膜を形成する工程と、d前記工程cの後、前記窒化物半導体層に対して熱処理を行い、前記酸化膜が形成されていない領域の下部の前記チャネル層及び前記バリア層に選択的に、前記ZnO膜からZn及びOを拡散させる工程とを備える。また、本発明のヘテロ接合FETは、チャネル層及び前記チャネル層上のバリア層を備える窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極及びドレイン電極とを備え、前記窒化物半導体層は、前記ソース電極及び前記ドレイン電極直下の前記バリア層から前記チャネル層にかけて無秩序化された無秩序化領域を備え、前記無秩序化領域にはO,Znの少なくともいずれか一方が不純物として導入される。本発明のヘテロ接合FETの製造方法は、前記窒化物半導体層に対して熱処理を行い、酸化膜が形成されていない領域の下部のチャネル層及びバリア層に選択的に、ZnO膜からZn及びOを拡散させる工程とを備えるので、オーミックコンタクト領域のバンドギャップが低減し、かつキャリア濃度が増大することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。また、本発明のヘテロ接合FETにおいて、窒化物半導体層は、ソース電極及びドレイン電極直下のバリア層からチャネル層にかけて無秩序化された無秩序化領域を備えるので、オーミックコンタクト領域のバンドギャップが低減し、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。さらに、前記無秩序化領域にはn型ドーパントであるO酸素が不純物として導入されるので、キャリア濃度が増大し、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。実施の形態1<構成>図1は、本発明の実施の形態1に係るヘテロ接合FETを示す断面図である。実施の形態1に係るヘテロ接合FETは、サファイア、SiC、Si、GaNなどを材料とする基板1の主表面に、バッファ層2、キャリア走行層としてのチャネル層3、キャリア供給層としてのバリア層4が順に積層されたエピタキシャル層構造である。バリア層4はチャネル層3とヘテロ接合を形成している。チャネル層3はAlxInyGa1xyN0≦x<1,0≦y<1,0≦xy<1からなり、電子が流れる程度の厚さ50~3000nmがあればよく、不純物濃度は問わない。バリア層4は、AliInjGa1ijN0<i<1,0≦j<1,0<ij≦1からなり、チャネル層3よりバンドギャップが大きいものを用いる。チャネル層3とバリア層4との組み合わせとして、例えばGaN/AlGaN,AlInGaN/AlGaN,AlInGaN/AlInGaN,AlInGaN/AlInNなどが考えられる。またバリア層4は、格子緩和しない程度の厚さ5~50nmであればよい。バリア層4の不純物濃度は、高耐圧を目的として1×1018cm3未満とする。さらに、バリア層4の上部にはオーミック電極としてTi/Alからなるソース電極5及びドレイン電極6が、ショットキー電極としてNi/Auからなるゲート電極7が形成されている。また、ソースドレイン電極5,6の下部のバリア層4からチャネル層3にかけて不純物を熱拡散させた無秩序化領域8が形成されている。無秩序化領域8にはZn,Oの両方、あるいは少なくとも何れか一方が不純物として導入されており、不純物濃度が増大している。<製造工程>実施の形態1に係るヘテロ接合FETの製造工程を図2~図11に沿って説明する。まず、基板1の主表面に窒化物半導体層としてバッファ層2、チャネル層3、バリア層4を順にエピタキシャル成長させる図2。基板1にはサファイア、SiC、Si、GaNなどを用い、例えばMOCVDMetalOrganicChemicalVaporDeposition:有機金属気相成長法や、MBEMolecularBeamEpitaxy:分子線エピタキシャル成長法などを用いて積層する。チャネル層3は、AlxInyGa1xyN0≦x<1,0≦y<1,0≦xy<1で形成する。厚みは、チャネル層3は電子が流れる程度の厚さ50~3000nmがあればよく、不純物濃度も問わない。キャリア供給層として形成されるバリア層4は、AliInjGa1ijN0<i<1,0≦j<1,0<ij≦1で形成する。バリア層4はチャネル層3よりバンドギャップが大きいものを用いる。例えばチャネル層3とバリア層4との組み合わせは、GaN/AlGaN,AlInGaN/AlGaN,AlInGaN/AlInGaN,AlInGaN/AlInNなどが考えられる。バリア層4の厚さは格子緩和しない程度の厚さ5~50nmであればよい。バリア層4の不純物濃度は高耐圧とするために1×1018cm3未満とする。ここで不純物はn型である。なお、窒化物半導体では故意に不純物を導入しない場合ノンドープであっても、成長炉や雰囲気ガス中から不純物が半導体中に入ることによりn型となる。このため、結晶成長においてノンドープであっても実際の不純物濃度が1×1018cm3未満であれば本発明を適用できる。次に、バリア層4上に固相拡散源不純物拡散源としてZnO膜9を形成し、ZnO膜9から選択的にZn,Oを拡散させるための拡散防止膜として、SiO2膜10をZnO膜9上に形成する図3。ZnO膜9は蒸着法やスパッタ法などにより成膜し、膜厚は50~200nmとする。SiO2膜10は蒸着法やスパッタ法などにより成膜し、膜厚は50~200nmとする。さらに、写真製版を用いてSiO2膜10上にレジストパターン11を形成する図4。レジストパターン11は、ソースドレイン電極5,6を形成するためのレジストパターンと同じ位置に形成する。あるいは、重ね合わせを考慮して、レジストパターン11の開口を後工程でソースドレイン電極5,6を形成する領域よりも大きくしてもよく、または小さくしてもよい。このレジストパターン11を用いてSiO2膜10をエッチングすることにより、ZnO膜9上の後工程でソース電極5及びドレイン電極6を形成すべき領域以外にSiO2膜10を形成する図5。この状態で窒化物半導体層に熱処理による選択不純物拡散を行うことにより、SiO2膜10の開口の下部に位置するバリア層4、チャネル層3の領域が無秩序化され、バリア層4とチャネル層3の半導体が混ざり合うことにより理想的には両者の平均的な組成を持つようになり、バンドギャップが変化した無秩序化領域組成変化領域8となる図6。この選択不純物拡散では、SiO2膜10の開口から露出したZnO膜9の部分から後述するように不純物Zn,Oが無秩序化領域8に拡散するため、無秩序化領域8の不純物濃度は増大する。本実施の形態のヘテロ接合FETの製造方法によれば、バリア層4上にZnO膜9とSiO2膜10を形成した状態で熱処理を行うため、熱処理前にバリア層4の表面がレジストなどの有機材料に曝されることがなく、有機材料などの残渣によってバリア層4の表面が汚染されることを抑制する。無秩序化領域8を形成するためには、5×1018cm3以上の濃度で不純物を拡散させる必要がある。本実施の形態では固相拡散源としてZnO膜9を用いているが、その他にもO等のn型ドーパントを含む材料を固相拡散源に用いるか、または固相拡散源上に形成して熱処理を実施することで、熱拡散による無秩序化によりバンドギャップが変化するのと同時にn型ドーパントが拡散するので、無秩序化領域8ではバンドギャップが低減するとともに高濃度n型領域となり、より低抵抗なオーミック特性を得ることが可能となる。熱処理は、例えば酸素を含む雰囲気中、約800°C以上1000°C以下で処理を行えば良い。800°C以下での処理では不純物元素の拡散が促進せず、1000°C以上の高温処理ではエピタキシャル層の結晶性が劣化してしまう。800°C以上1000°C以下で熱処理することにより、エピタキシャル層に対して結晶性劣化などの悪影響を与えることなく熱拡散が行われ、無秩序化領域8の結晶性が保たれる。酸素を含むガスとしては、O2,O3,CO,CO2,NO,N2O,NO2の少なくとも1種あるいはこれらの混合ガス、またはこれらガスと不活性ガスとの混合ガスを用いて処理することが可能である。また、酸素の含有量は約20以上あればよい。酸素を含む雰囲気で熱処理を行うことにより、半導体表面で拡散源と窒化物半導体との反応が促進され、低温処理でも不純物が拡散し、バンドギャップが変化した領域を形成することができる。処理時間は所望の拡散深さが得られるように設定すればよく、バリア層4とチャネル層3の一部にかけて局所的に無秩序化領域8を形成する。具体的には100nm以下で良い。熱処理後、固相拡散源9と拡散防止膜10を除去する図7。次に、バリア層4の表面にレジスト層を形成し、写真製版によりオーミックコンタクトを形成しない部分にレジストパターン11を形成する図8。このとき、無秩序化領域8が露出するようにレジストパターン11の開口を設ける。その開口は無秩序化領域8と全く重なるように形成してもよいし、無秩序化領域8より大きくあるいは小さく形成してもよい。次に、レジストパターン11を用いてソース電極5、ドレイン電極6を形成する図9。蒸着法やスパッタ法等により電極材料を成膜し、リフトオフ法等により選択的に電極形成領域にソース電極5、ドレイン電極6を形成する。これらの電極の材料としては、バリア層とオーミック特性が得られる材料であれば良い。例えばTiとAlの積層膜やTi,Al,Pt,Auの積層膜などがある。さらに、ゲート電極7を形成する領域に開口を有するレジストパターン12を写真製版により形成し図10、ゲート電極7を形成する図11。蒸着法やスパッタ法等により電極材料を成膜し、リフトオフ法等により選択的に電極形成領域にゲート電極7を形成する。ゲート電極7の材料は、n型窒化物半導体とショットキー接合を形成する金属であればよく、例えばPtやNiなどの高い仕事関数をもつ金属や、シリサイド、あるいはWNタングステンナイトライドなどの窒化金属であってもよい。このような方法により本実施の形態のヘテロ接合FETが形成される。また、特に図示していないが、イオン注入により素子分離領域を形成することは従来のトランジスタの製造方法と同様である。<無秩序化領域>図12aに図1のAA’断面におけるゲート長方向のバンドギャップ分布を示す。選択的に熱拡散を行った無秩序化領域8では、バリア層4とチャネル層3の半導体が混ざり合うことにより、理想的には両者の平均的な組成を持つ半導体領域が形成される。これにより、ヘテロ接合FETのゲート長方向断面で見ると、バリア層4のバンドギャップはオーミック電極下の無秩序化領域8で小さくなるため、図12aに示すようにゲート電極7の近傍がバンドギャップの小さい領域に挟まれたような分布となる。このときチャネル層3では、バリア層4とは逆にゲート電極7の近傍がバンドギャップの大きい領域に挟まれた分布となる。図12bに図1のAA’断面におけるゲート長方向の不純物濃度分布を示す。無秩序化領域8では、選択的な熱拡散により不純物を導入しているために不純物濃度が高い。このため、バリア層4、チャネル層3ともに、図12bに示すように不純物濃度は無秩序化領域8で高くなり、ゲート電極7近傍は不純物濃度の高い領域に挟まれた分布となる。図13aに、図1のBB’断面におけるバンドギャップ分布を、図13bに図1のBB’断面における不純物分布を示す。無秩序化領域8ではバリア層4とチャネル層3の半導体が混ざり合うため、理想的には両者の平均的な組成を持つ半導体領域が形成され、図13aに示すように両者のバンドギャップの中間のバンドギャップを有する。また、図13bに示すように無秩序化領域8ではZnO膜9から不純物が拡散されるため、不純物濃度が元の値より大きくなっている。無秩序化領域8の深さ分布は熱処理の条件から決定するが、少なくともチャネル層3の一部にまで到達している。この深さは、バリア層4とチャネル層3の組成変化に対応したものとなる。無秩序化領域8の取りうるバンドギャップの範囲は半導体材料の組み合わせにもよるが、バリア層4に用いられる材料のバンドギャップより小さく、チャネル層3に用いられる材料のバンドギャップより大きい。また、バリア層4、チャネル層3の少なくとも一方にInを含む材料を用いた場合、熱処理においてInにより両層の構成元素の相互拡散が促進される。そのため、低温短時間の熱処理でも結晶性の劣化を抑制しながら所望の拡散深さを得ることが可能となる。さらに、Inを含む層を用いて相互拡散を行うと、バンドギャップの変化量幅の下限値は、より小さい値へと変化させることが可能である。そのため、相互拡散した層のInを含む割合が増加することでバンドギャップはInNのバンドギャップ0.8eVに近づき、Inを含まない場合GaN、3.4eVに比べてバンドギャップを大きく低減することができる。特にチャネル層にIn組成が大きな材料を用いた場合、このバンドギャップ低減効果は大きくなる。図14~図16は、酸素を含む雰囲気中の熱処理による元素の拡散プロファイルSIMS分析を示したものである。縦軸、横軸はそれぞれ任意スケールとしている。図14はMg元素の熱処理条件依存性に関するもので、熱処理温度が700°Cでは元素の拡散が見られない。しかし、熱処理温度を800°Cにすることで元素が拡散していることがわかる。また、処理時間を60秒から180秒へと長くすることで拡散深さが深くなることがわかる。図15a,bは、ZnO膜9上へSiO2膜10を形成する場合としない場合の夫々について、酸素を含む雰囲気中で850°Cの熱処理を行った際の元素の拡散プロファイルを示している。図15aはZnのGaNバリア層4への拡散プロファイルを示し、図15bはOのGaNバリア層4への拡散プロファイルを示している。いずれの元素も、SiO2膜10を形成しないことでGaN中への拡散が促進されるため、SiO2膜10を選択的に形成することで、不純物を選択的に拡散させることが可能であることが分かる。図16は、ZnO膜9上へSiO2膜10を形成する場合としない場合の夫々について、酸素を含む雰囲気中で850°Cの熱処理を行った際のGaの拡散プロファイルを示している。図16から、ZnO膜9上にSiO2膜10を形成しない場合は、形成する場合に比べてGaN層バリア層4の表面からZnO膜9へのGaの吸出しが促進されていることが分かる。<効果>本発明のヘテロ接合FETの製造工程によれば、以下の効果を奏する。すなわち、本発明のヘテロ接合FETは、aチャネル層3及び前記チャネル層3上に形成されたバリア層4を窒化物半導体層として準備する工程と、b前記窒化物半導体層上に不純物拡散源としてZnO膜9を形成する工程と、c前記ZnO膜9上のドレイン電極6及びソース電極5を形成すべき領域以外に酸化膜SiO2膜10を形成する工程と、d前記工程cの後、前記窒化物半導体層に対して熱処理を行い、SiO2膜10が形成されていない領域の下部の前記チャネル層3及び前記バリア層4に選択的に、ZnO膜9からZn及びOを拡散させる工程とを備える。ドレイン電極6及びソース電極5の下に無秩序化領域8を形成してバンドギャップを低減することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。これにより、耐圧を維持したまま、高周波動作が可能になるといった従来にない顕著な効果を奏する。また、熱拡散時にn型ドーパントを同時に拡散させることにより無秩序化領域8のキャリア濃度を増加させることが可能で、よりアクセス抵抗を低減することも可能である。また、工程dにおいて800°C以上1000°C以下の処理温度で熱処理することにより、窒化物半導体層に対して結晶性劣化などの悪影響を与えることなく熱拡散が行われ、無秩序化領域8の結晶性が保たれる。また、工程dにおいて酸素を含む雰囲気中で熱処理することにより、半導体表面で拡散源とバリア層4との反応が促進され、低温処理でも不純物が拡散し、バンドギャップが変化した領域を形成することができる。また、工程dは、バリア層4からチャネル層3の一部にかけて局所的な無秩序化領域8を形成することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。本発明のヘテロ接合FETによれば、以下の効果を奏する。すなわち、本発明のヘテロ接合FETは、チャネル層3及び前記チャネル層3上のバリア層4を備える窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極5及びドレイン電極6とを備え、前記窒化物半導体層は、ソース電極5及びドレイン電極6直下のバリア層4からチャネル層3にかけて無秩序化された無秩序化領域8を備えるので、オーミック電極からチャネルまでのアクセス抵抗が低減する。これにより、耐圧を維持したまま、高周波動作が可能になるといった従来にない顕著な効果を奏する。また、無秩序化領域8にはn型ドーパントであるOが不純物として導入されるので、高いキャリア濃度となり、さらにアクセス抵抗が低減する。なお、本実施の形態では特に記載していないが、バリア層4表面にキャップ層を用いた構造や、リセスゲート構造、チャネル層とバリア層との間に中間層を設ける構造等を用いても本発明の効果を奏し、ヘテロ接合FETの特性改善に効果を発揮する。また、本実施の形態では拡散防止膜としてSiO2膜10を用いたが、SiO2からSiNの間の組成をもつ材料を用いても同様の効果が得られる。また、拡散防止膜の組成を変化させることで膜ストレスが変化し、元素の拡散深さをコントロールすることが可能となる。また、拡散防止膜の膜厚に分布をもたせることによっても膜ストレスが分布し、同様の効果を奏する。さらに、2種類以上の膜種の組み合わせでも同様の効果を得ることが可能である。実施の形態2図17~図20は、実施の形態2に係るヘテロ接合FETの製造工程を示す断面図である。ZnO膜9を形成する工程までは、図2、図3で説明した実施の形態1の工程と同様であるため、それ以降の工程について説明する。図17に示すようにバリア層4上にZnO膜9を形成した後、ソースドレイン電極を形成する領域ソースドレイン領域下へ不純物の拡散を行うためのレジストパターン12を作成する。レジストパターン12は、ソースドレイン電極を形成するためのレジストパターンと反対のパターンとなる。レジストパターン12の開口寸法は、重ね合わせを考慮してソースドレイン電極を形成する領域よりも大きく、または小さく設定してもよい。次に、レジストパターン12を用いて拡散防止膜となるSiO2膜10をソースドレイン領域以外へ選択的に形成する。レジストパターン12を含む全面上にSiO2膜10を堆積した後、不要なSiO2膜10とレジストパターン12を除去する図19。このようにリフトオフにより、選択的にSiO2膜10を形成することで、バリア層4に対して必要以上のダメージの形成を抑制することが可能となる。その後、バリア層4上に形成したZnO膜9と、ソースドレイン領域以外に形成したSiO2膜10を用いて熱処理を行うことで、ソースドレイン領域にZnO膜9から不純物が拡散し、無秩序化領域8を形成する図20。その後は、図7~図11で説明した実施の形態1の工程と同様にして、本発明のヘテロ接合FETが形成される。<効果>本実施の形態のヘテロ接合FETの製造方法は、リフトオフ法によりSiO2膜10を形成する工程を含む。リフトオフ法でソースドレイン領域以外に選択的にSiO2膜10を形成することにより、ソースドレイン領域の下部にのみ無秩序化領域8を形成してバンドギャップを低減することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。"