第1の高電位端子と第1の低電位端子との間に接続され、入力される制御信号に応じて、規定値または前記規定値よりも大きい電流値に変化する電流と前記規定値よりも大きい電流値または前記規定値に変化する電流とを一対の差動電流として生成する差動電流生成回路と、第2の高電位端子と第2の低電位端子との間に接続され、前記一対の差動電流を受けて、前記一対の差動電流の差に等しい電流を生成する電流減算回路と、を備えたことを特徴とするレベルシフト回路。前記第2の高電位端子と前記第2の低電位端子との間に接続され、前記電流減算回路が生成した電流を受けて、論理しきい値電位を含み前記第2の高電位端子の電位よりも低く前記第2の低電位端子の電位よりも高い電位幅にクランプするクランプ回路をさらに備えたことを特徴とする請求項1記載のレベルシフト回路。前記クランプ回路は、前記第2の高電位端子と前記第2の低電位端子との間に接続され、前記論理しきい値電位を生成する抵抗と、前記第2の高電位端子と前記第2の低電位端子との間に直列に接続され、前記電流減算回路が生成した電流の方向に応じて排他的にオンする一対のトランジスタと、を有することを特徴とする請求項2記載のレベルシフト回路。前記電流減算回路は、前記第2の高電位端子と前記一対の差動電流生成回路との間に接続され、前記一対の差動電流を受ける一対の第1のカレントミラー回路と、前記一対の第1のカレントミラー回路と前記第2の低電位端子との間に接続され、前記一対の差動電流の差に等しい電流を生成する第2のカレントミラー回路と、を有することを特徴とする請求項1~3のいずれか1つに記載のレベルシフト回路。請求項1~4のいずれか1つに記載のレベルシフト回路と、前記第1の高電位端子と前記第1の低電位端子との間に接続され、前記制御信号としてPWM信号を生成するPWM生成回路と、を備えたことを特徴とする制御回路。前記レベルシフト回路の出力端子に接続され、前記出力端子の電位で制御されるハイサイドスイッチと、前記ハイサイドスイッチと直列に接続され、前記PWM生成回路によりPWM制御されるローサイドスイッチと、をさらに備えたことを特徴とする請求項5記載の制御回路。請求項6記載の制御回路と、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、前記インダクタの他端と前記第1の低電位端子との間に接続された平滑コンデンサと、前記インダクタの他端と前記第1の低電位端子との間に接続され、前記インダクタの他端の電位を検出して前記制御回路に帰還する検出回路と、を備えたことを特徴とするDC-DCコンバータ。本発明の実施形態は、信号遅延が小さく高速化可能なレベルシフト回路、制御回路及びDC-DCコンバータを提供する。実施形態によれば、差動電流生成回路と電流減算回路とを備えたレベルシフト回路が提供される。前記差動電流生成回路は、第1の高電位端子と第1の低電位端子との間に接続され、入力される制御信号に応じて、規定値または前記規定値よりも大きい電流値に変化する電流と前記規定値よりも大きい電流値または前記規定値に変化する電流とを一対の差動電流として生成する。前記電流減算回路は、第2の高電位端子と第2の低電位端子との間に接続され、前記一対の差動電流を受けて、前記一対の差動電流の差に等しい電流を生成する。以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係るレベルシフト回路の構成を例示する回路図である。レベルシフト回路1においては、差動電流生成回路2が、第1の高電位端子4と第1の低電位端子5との間に接続されている。差動電流生成回路2は、一対の差動電流Id1、Id2を生成する。差動電流Id1の電流値は、制御端子6に入力される制御信号φに応じて、規定値I1または規定値I1よりも大きい電流値I1I2に変化する。差動電流Id2の電流値は、制御端子6に入力される制御信号φに応じて、規定値I1よりも大きい電流値I1I3または規定値I1に変化する。ここで、規定値I1は、トランジスタがオフしない程度の電流値であり、微小電流である。例えば、トランジスタのゲートソース間電圧がしきい値電圧Vth近傍のときに流れる電流値である。また、規定値I1よりも大きい電流値I1I2及びI1I3は、トランジスタが動作する程度の電流値である。一対の差動電流Id1、Id2の電流値は、制御端子6に入力される制御信号φに応じて、Id1=I1I2のときId2=I1、Id1=I1のときId2=I1I3に変化する。第1の高電位端子4と第1の低電位端子5との間には、第1の電源電圧Vs1が供給される。差動電流生成回路2は、第1の電源電圧Vs1で動作する。第1の低電位端子5は、接地Gndに接続され、第1の低電位端子5の電位V1lは、0Vである。第1の高電位端子4の電位V1hは、第1の電源電圧Vs1に等しい。また、レベルシフト回路1においては、電流減算回路3が、第2の高電位端子7と第2の低電位端子8との間に接続されている。電流減算回路3は、差動電流生成回路2で生成された一対の差動電流Id1、Id2を受けて、差動電流Id1、Id2の差Id1-Id2に等しい電流出力電流Ioを出力端子9に生成する。出力端子9に生成される出力電流Ioの電流値は、制御信号φに応じて、Io=I2、Io=-I3に変化する。第2の高電位端子7と第2の低電位端子8との間には、第2の電源電圧Vs2が供給される。電流減算回路3は、第2の電源電圧Vs2で動作する。第2の低電位端子8の電位V2lに対して、第2の高電位端子7の電位V2hは、V2lVs2である。第2の高電位端子7の電位V2hは、第1の高電位端子4の電位V1h以上に設定される。レベルシフト回路1には、制御端子6を介して制御信号φが入力される。入力される制御信号φは、ハイレベルが第1の高電位端子4の電位V1h=Vs1、ローレベルが第1の低電位端子5の電位V1l=0Vのデジタル信号である。レベルシフト回路1の出力端子9の電位出力電位Voは、第2の高電位端子7の電位V2hと第2の低電位端子8の電位V2lとの間の値になる。レベルシフト回路1は、論理振幅が第1の電源電圧Vs1のデジタル信号を論理振幅が第2の電源電圧Vs2の信号にレベルシフトする。次に、各部について詳細に説明する。差動電流生成回路2においては、一対の電流生成回路10、11が、一対の差動電流Id1、Id2を生成する。電流生成回路10においては、定電流源回路15が、Nチャンネル形MOSFET以下、NMOS17を介して、定電流源回路13と並列に接続されている。定電流源回路13は、規定値I1の電流を生成する。定電流源回路15は、電流値I2の電流を生成する。NMOS17は、制御信号φでオンまたはオフに制御される。定電流源回路13で生成された規定値I1の電流と定電流源回路15で生成された電流値I2の電流とは、NMOS19を介して、差動電流Id1として出力される。NMOS17がオフのとき、差動電流Id1の電流値は、定電流源回路13で生成される規定値I1になる。NMOS17がオンのとき、定電流源回路13、15でそれぞれ生成される規定値I1、電流値I2の電流が合成され、差動電流Id1の電流値は、I1I2になる。電流生成回路11は、電流生成回路11と同様に構成されている。電流生成回路11においては、定電流源回路16が、NMOS18を介して、定電流源回路14と並列に接続されている。定電流源回路14は、規定値I1の電流を生成する。定電流源回路16は、電流値I3の電流を生成する。NMOS18は、制御信号φを否定回路INV12で反転した信号でオンまたはオフに制御される。定電流源回路14で生成される規定値I1の電流と定電流源回路16で生成される電流値I3の電流とは、NMOS20を介して、差動電流Id2として出力される。NMOS18がオフのとき、差動電流Id2の電流値は、定電流源回路14で生成される規定値I1になる。NMOS18がオンのとき、定電流源回路14、16でそれぞれ生成される規定値I1、電流値I3の電流が合成され、差動電流Id2の電流値は、I1I3になる。電流減算回路3においては、一対の第1のカレントミラー回路21、22が、第2の高電位端子7と一対の電流生成回路10、11との間に接続される。第1のカレントミラー回路21は、第2の高電位端子7と電流生成回路10との間に接続され、差動電流Id1を受ける。第1のカレントミラー回路22は、第2の高電位端子7と電流生成回路11との間に接続され、差動電流Id2を受ける。一対の第1のカレントミラー回路21、22は、第2の低電位端子8に接続された第2のカレントミラー回路23に、一対の差動電流Im1、Im2を折り返す。なお、図1においては、第1のカレントミラー回路21、22は、それぞれPチャンネル形MOSFET以下、PMOS、第2のカレントミラー回路23は、NMOSで構成されている。第2のカレントミラー回路23は、一対の第1のカレントミラー回路21、22と、第2の低電位端子8との間に接続される。第2のカレントミラー回路23の基準側は、第1のカレントミラー回路22の出力側に接続される。第2のカレントミラー回路23の出力側は、第1のカレントミラー回路21の出力側に接続され、さらに出力端子9に接続される。第2のカレントミラー回路23の基準側には、第1のカレントミラー回路22で折り返された差動電流Im2が流れる。第2のカレントミラー回路23の出力側には、第1のカレントミラー回路21で折り返された差動電流Im1が流れる。したがって、出力端子9には、一対の第1のカレントミラー回路21、22で折り返された一対の差動電流Im1、Im2の差Im1-Im2に等しい電流出力電流Ioが生成される。なお、一対の第1のカレントミラー回路21、22の電流比は、互いに等しければよく、任意に設定することができる。例えば、一対の第1のカレントミラー回路21、22の電流比は1とすることができる。この場合、一対の第1のカレントミラー回路21、22で折り返された電流Im1、Im2の電流値は、それぞれ一対の差動電流Id1、Id2の電流値に等しく、Im1=Id1、Im2=Id2になる。第2のカレントミラー回路23は、一対の差動電流Id1、Id2の差Id1-Id2に等しい出力電流Ioを出力端子9に生成する。上記のとおり、制御信号φがハイレベル電位V1h=Vs1のとき、一対の差動電流Id1、Id2の電流値は、それぞれId1=I1I2、Id2=I1になる。制御信号φがローレベル電位V1l=0Vのとき、一対の差動電流Id1、Id2の電流値は、それぞれId1=I1、Id2=I1I3になる。したがって、制御信号φがハイレベルのとき、出力端子9に生成される出力電流Ioの電流値は、Io=I2になる。制御信号φがローレベルのとき、出力電流Ioの電流値は、Io=-I3になる。例えば、出力端子9にINVなどの論理回路が接続されると、制御信号φがハイレベルのとき、レベルシフト回路1の出力端子9から論理回路側に出力電流Io=I2が流れようとする。そのため、出力端子9の電位出力電位Voは、第2の高電位端子7の電位V2hの値の近傍のハイレベルになる。制御信号φがローレベルのとき、レベルシフト回路1の出力端子9に論理回路側から出力電流Io=-I3を吸い込もうとする。そのため、出力端子9の出力電位Voは、第2の低電位端子8の電位V2lの値の近傍のローレベルになる。このように、レベルシフト回路1は、論理振幅が第1の電源電圧Vs1のデジタル信号を論理振幅が第2の電源電圧Vs2の信号にレベルシフトする。なお、図1においては、差動電流生成回路2として、定電流源回路15、16を有する一対の電流生成回路10、11を用いた構成を例示している。しかし、定電流源回路15、16が生成する電流値I2、I3は、互いに等しくてもよい。また、電流値I2=I3の場合、差動電流生成回路2は、定電流源回路15、16を共通化して差動回路で構成することもできる。また、図1においては、NMOS17、18は、低耐圧MOS、NMOS19、20は、高耐圧MOSで構成される。NMOS17、18は、しきい値電圧のペア性など相互のアナログ特性が等しくなるように構成される。NMOS19、20は、例えばDMOSで構成され、NMOS17、18の耐圧を保護するとともに、第1のカレントミラー回路21、22を構成する各トランジスタの耐圧を保護する。NMOS17、18などの耐圧が確保できれば、NMOS19、20はなくてもよい。次に、タイミングチャートを参照しつつ、レベルシフト回路1の動作について説明する。図2は、レベルシフト回路の主要な信号のタイミングチャートであり、aは制御信号φ、b、cは一対の差動電流Id1、Id2、d、eは一対の第1のカレントミラー回路のゲートソース間電圧Vgs1、Vgs2、fは出力電流Io、gは出力電位Voを表す。上記のとおり、制御信号φがローレベルからハイレベルに変化すると図2a、差動電流生成回路2が生成する一対の差動電流Id1、Id2の電流値は、Id1=I1I2、Id2=I1になる図2b、c。第1のカレントミラー回路21には、規定値I1よりも大きな電流値I1I2の差動電流Id1が流れる図2b。第1のカレントミラー回路21を構成するトランジスタのゲートソース間電圧Vgs1は、しきい値電圧Vthよりも高くなる図2d。第1のカレントミラー回路22には、規定値I1の差動電流Id2が流れる図2c。第1のカレントミラー回路22を構成するトランジスタのゲートソース間電圧Vgs2は、ほぼしきい値電圧Vthになる図2e。上記のとおり、出力端子9に生成される出力電流Io=I2になり図2f、出力端子9の出力電位Voは、第2の高電位端子7の電位V2hの値の近傍のハイレベルになる図2g。次に、制御信号φが、ハイレベルからローレベルに変化すると図2a、一対の差動電流Id1、Id2の電流値は、Id1=I1、Id2=I1I3になる図2b、c。第1のカレントミラー回路21には、規定値I1の差動電流Id1が流れる図2b。第1のカレントミラー回路21を構成するトランジスタのゲートソース間電圧Vgs1は、ほぼしきい値電圧Vthになる図2d。第1のカレントミラー回路22には、規定値I1よりも大きな電流値I1I3の差動電流Id2が流れる図2c。第1のカレントミラー回路22を構成するトランジスタのゲートソース間電圧Vgs2は、しきい値電圧Vthよりも高くなる図2e。上記のとおり、出力端子9に生成される出力電流Io=-I3になり図2f、出力端子9の出力電位Voは、第2の低電位端子8の電位V2lの値の近傍のローレベルになる図2g。このように、レベルシフト回路1においては、第1のカレントミラー回路21、22に流れる電流値は、規定値I1と規定値I1よりも大きいI1I2またはI1I3に変化する。また、第1のカレントミラー回路21、22を構成する各トランジスタのゲートソース間電圧Vgs1、Vgs2は、しきい値電圧Vth以上に保たれる。したがって、第1のカレントミラー回路21、22は、オフの状態にならず、差動電流Id1、Id2の電流値の変化に対して高速に応答することができる。レベルシフト回路1は、論理振幅が第1の電源電圧Vs1のデジタル信号を、論理振幅が第2の電源電圧Vs2の信号に、短い信号遅延で高速にレベルシフトすることができる。また、規定値I1は、電流値I2、I3と比較して微小であり、規定値I1の電流を流すことによる消費電力の増加はわずかであり、電力効率の低下も十分に小さい。第2の実施形態図3は、第2の実施形態に係るレベルシフト回路の構成を例示する回路図である。レベルシフト回路1aは、図1に表したレベルシフト回路1の電流減算回路3を電流減算回路3aに置き換えた構成である。差動電流生成回路2については、レベルシフト回路1と同様である。なお、図3においては、図1と同一の要素には、同一の符号を付している。また、電流減算回路3aは、電流減算回路3にクランプ回路24を追加した構成である。一対の第1のカレントミラー回路21、22、第2のカレントミラー回路23については、電流減算回路3と同様である。クランプ回路24は、第2の高電位端子7と第2の低電位端子8との間に接続されている。クランプ回路24においては、第2の高電位端子7と第2の低電位端子8との間に、分割抵抗25、26が直列に接続されている。分割抵抗25、26は、第2の高電位端子7の電位V2hと第2の低電位端子8の電位V2lとを分割して論理しきい値電位VLthを生成する。論理しきい値電位VLthは、例えば、第2の高電位端子7の電位V2hと第2の低電位端子8の電位V2lとの中点の電位V2hV2l/2である。また、第2の高電位端子7と第2の低電位端子8との間に、一対のトランジスタ27、28が直列に接続されている。トランジスタ27は、第2の高電位端子7と出力端子9との間に接続されてる。トランジスタ27のゲートには、分割抵抗25、26で生成された論理しきい値電位VLthが供給される。トランジスタ28は、出力端子9と第2の低電位端子8との間に接続されている。トランジスタ28のゲートには、分割抵抗25、26で生成された論理しきい値電位VLthが供給される。トランジスタ27は、NMOS構成され、出力端子9に生成される出力電流Ioが負のとき、オンする。このとき、出力端子9の出力電位Voは、分割抵抗25、26で生成された論理しきい値電位VLthよりもトランジスタ27のしきい値電圧Vthだけ低い電位VLth-Vthのローレベルになる。トランジスタ28は、PMOSで構成され、出力端子9に生成される出力電流Ioが正のとき、オンする。このとき、出力端子9の出力電位Voは、分割抵抗25、26で生成された論理しきい値電位VLthよりもトランジスタ28のしきい値電圧Vthだけ高い電位VLthVthのハイレベルになる。トランジスタ27、28がともにオフのときは、出力端子9のインピーダンスは高く、出力端子9の出力電位Voは、電位VLth-VthとVLthVthとの間の値になる。クランプ回路24は、出力端子9に生成される出力電流Ioを受け、論理しきい値電位VLthを含む電位VLth-VthとVLthVthとの間の電位幅に出力端子9の出力電位Voをクランプする。次に、タイミングチャートを参照しつつ、レベルシフト回路1aの動作について説明する。図4は、レベルシフト回路の主要な信号のタイミングチャートであり、aは制御信号φ、b、cは一対の差動電流Id1、Id2、d、eは一対の第1のカレントミラー回路のゲートソース間電圧Vgs1、Vgs2、fは出力電流Io、gは出力電位Voを表す。制御信号φがローレベルからハイレベルに変化すると図4a、差動電流生成回路2が生成する一対の差動電流Id1、Id2の電流値は、Id1=I1I2、Id2=I1になる図4b、c。第1のカレントミラー回路21には、規定値I1よりも大きな電流値I1I2の差動電流Id1が流れる図4b。第1のカレントミラー回路21を構成するトランジスタのゲートソース間電圧Vgs1は、しきい値電圧Vthよりも高くなる図4d。第1のカレントミラー回路22には、規定値I1の差動電流Id2が流れる図4c。第1のカレントミラー回路22を構成するトランジスタのゲートソース間電圧Vgs2は、ほぼしきい値電圧Vthになる図4e。出力端子9に生成される出力電流Ioの電流値は、Io=I2になる図4f。出力端子9の出力電位Voは、論理しきい値電位VLthよりもしきい値電圧Vthだけ高い電位VLthVthのハイレベルになる図4g。次に、制御信号φが、ハイレベルからローレベルに変化すると図4a、一対の差動電流Id1、Id2の電流値は、Id1=I1、Id2=I1I3になる図4b、c。第1のカレントミラー回路21には、規定値I1の差動電流Id1が流れる図4b。第1のカレントミラー回路21を構成するトランジスタのゲートソース間電圧Vgs1は、ほぼしきい値電圧Vthになる図4d。第1のカレントミラー回路22には、規定値I1よりも大きな電流値I1I3の差動電流Id2が流れる図4c。第1のカレントミラー回路22を構成するトランジスタのゲートソース間電圧Vgs2は、しきい値電圧Vthよりも高くなる図4e。出力端子9に生成される出力電流Ioの電流値は、Io=-I3になり図4f、出力端子9の出力電位Voは、論理しきい値電位VLthよりもしきい値電圧Vthだけ低い電位VLth-Vthのローレベルになる図4g。このように、レベルシフト回路1aにおいては、一対の第1のカレントミラー回路21、22に流れる電流値は、規定値I1と規定値よりも大きい電流値I1I2またはI1I3に変化する。また、第1のカレントミラー回路21、22を構成する各トランジスタのゲートソース間電圧Vgs1、Vgs2は、しきい値電圧Vth以上に保たれる。したがって、第1のカレントミラー回路21、22は、オフの状態にならず、差動電流Id1、Id2の電流値の変化に対して高速に応答することができる。さらに、レベルシフト回路1においては、クランプ回路24が、出力端子9に生成される出力電流Ioを受け、論理しきい値電位VLthを含む電位VLth-VthとVLthVthとの間の電位幅に出力端子9の出力電位Voをクランプする。そのため、出力電位Voの電位変動の幅が電位差2×Vthに抑制され、電荷の充放電にともなう遅延時間を短縮することができる。また、一対の第1のカレントミラー回路21、22、第2のカレントミラー回路23を構成する各トランジスタのドレイン電位の変動が抑制されるため、制御信号φに応じた差動電流Id1、Id2の変化が高速化される。また、クランプ回路24においては、出力端子9には抵抗などの低インピーダンス素子が接続されていない。そのため、クランプ回路24は、出力電位Voが電位VLth-Vthのローレベルと電位VLthVthのハイレベルとの間で変化する切り替え動作点でのインピーダンスが高い。したがって、差動電流Id1、Id2の電流値の変化に対して高速に応答することができる。また、ハイレベルとローレベルとの電位差論理振幅が抑制されているため、さらに高速に応答することができる。したがって、レベルシフト回路1aは、論理振幅が第1の電源電圧Vs1のデジタル信号を、論理振幅が第2の電源電圧Vs2の信号に、さらに短い信号遅延で高速にレベルシフトすることができる。また、規定値I1は、電流値I2、I3と比較して微小であり、規定値I1の電流を流すことによる消費電力の増加はわずかであり、電力効率の低下も十分に小さい。第3の実施形態図5は、第3の実施形態に係る制御回路を含むDC-DCコンバータの構成を例示する回路図である。図5に表したように、制御回路30においては、PWM生成回路31が、レベルシフト回路1aの第1の高電位端子4と第1の低電位端子5との間に接続されている。PWM生成回路31は、レベルシフト回路1aの制御信号φとしてPWM信号を生成し、レベルシフト回路1aの制御端子6に出力する。第1の高電位端子4と第1の低電位端子5との間には、第1の電源電圧Vs1が供給される。PWM生成回路31は、第1の電源電圧Vs1で動作する。第1の低電位端子5は、接地Gndに接続され、第1の低電位端子5の電位V1lは、0Vである。第1の高電位端子4の電位V1hは、第1の電源電圧Vs1に等しい。第2の高電位端子7と第2の低電位端子8との間には、第2の電源電圧Vs2が供給される。制御回路30は、論理振幅が第1の電源電圧Vs1の制御信号φを、論理振幅が第2の電源電圧Vs2の信号にレベルシフトして、出力電位Voとして出力端子9に生成する。上記のとおり、出力電位Voは、制御信号φに対して短い信号遅延で高速にレベルシフトされる。また、制御回路32においては、制御回路30に、制御回路30の出力電位Voで制御されるハイサイドスイッチ33と、制御回路30で制御されるローサイドスイッチ35と、が追加されている。ハイサイドスイッチ33は、第2の高電位端子7と駆動端子37との間に接続される。また、ハイサイドスイッチ33のゲート制御端子は、駆動回路34を介して、制御回路30の出力端子9に接続される。ハイサイドスイッチ33は、駆動回路34を介して、制御回路30の出力電位VoでPWM制御される。ハイサイドスイッチ33は、PMOS、駆動回路34は、否定回路INVで構成される。ローサイドスイッチ35は、駆動端子37と第1の低電位端子5との間に、ハイサイドスイッチ33と直列に接続される。ローサイドスイッチ35は、駆動回路36を介して、制御回路30で生成される制御信号φLでPWM制御される。ローサイドスイッチ35は、NMOS、駆動回路36は、INVで構成される。第2の高電位端子7と第1の低電位端子5との間には、第3の電源電圧Vinが供給される。PWM生成回路31で生成された制御信号φは、レベルシフト回路1aでレベルシフトされ、駆動回路34を介して、ハイサイドスイッチ33のゲートに供給される。ハイサイドスイッチ33のゲートソース間電圧Vg1は、制御信号φに応じて、ハイレベルまたはローレベルに変化する。ハイサイドスイッチ33は、制御信号φに応じて、オンまたはオフに制御される。また、ローサイドスイッチ35のゲートソース間電圧Vg2は、PWM生成回路31で生成された制御信号φLに応じて、ハイレベルまたはローレベルになる。なお、ハイサイドスイッチ33とローサイドスイッチ35とは、排他的にオンし、同時にオンしないように制御される。ハイサイドスイッチ33がオンのとき、ハイサイドスイッチ33とローサイドスイッチ35との接続点駆動端子37の電位Vlxは、第3の電源電圧Vinになる。ローサイドスイッチ35がオンのとき、駆動端子37の電位Vlxは、接地電位0Vになる。制御回路32は、PWM生成回路31で生成される論理振幅が第1の電源電圧Vs1の制御信号φ、φLに応じて、ハイサイドスイッチ33とローサイドスイッチ35とをスイッチングさせる。そして、駆動端子37の電位Vlxは、第3の電源電圧Vinと接地電位0Vとに振動する。制御回路32においては、レベルシフト回路1が高速化されているため、ハイサイドスイッチ33とローサイドスイッチ35とのスイッチングを高速化することができる。また、DC-DCコンバータ40は、制御回路32、インダクタ41、平滑コンデンサ42、検出回路43を備える。インダクタ41の一端は、ハイサイドスイッチ33とローサイドスイッチ35との接続点駆動端子37に接続される。インダクタ41の他端には、第3の電源電圧Vinを降圧した電圧Voutが生成される。平滑コンデンサ42は、インダクタ41の他端と第1の低電位端子5との間に接続され、DC-DCコンバータ40の電圧Voutを平滑化する。また、インダクタ41の他端と第1の低電位端子5との間に検出回路43が接続され、インダクタ41の他端の電位、すなわちDC-DCコンバータ40の電圧Voutを検出して、制御回路32に帰還する。制御回路32のPWM生成回路31は、検出回路43から帰還される電圧Vfbの誤差の絶対値が小さくなるように、ハイサイドスイッチ33とローサイドスイッチ35とをPWM制御する。次に、タイミングチャートを参照しつつ、DC-DCコンバータ40の動作について説明する。図6は、DC-DCコンバータの主要な信号のタイミングチャートであり、aは制御信号φ、bはレベルシフト回路の出力電位Vo、cはハイサイドスイッチのゲート電位Vg1、dはローサイドスイッチのゲート電位Vg2、eは駆動端子の電位Vlxを表す。なお、図6cにおいては、ハイサイドスイッチ33がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図6dにおいては、ローサイドスイッチ35がオンまたはオフに制御されていることを、それぞれON、OFFで表している。制御信号φがローレベルからハイレベルに変化すると図6a、出力端子9の出力電位Voは、論理しきい値電位VLthよりもしきい値電圧Vthだけ高い電位VLthVthのハイレベルになる図6b。出力電位Voは、駆動回路34で反転される。ハイサイドスイッチ33のゲート電位Vg1は、第3の電源電圧Vinに対して第2の電源電圧Vs2だけ低いVg1=Vin-Vs2のローレベルになる図6c。ハイサイドスイッチ33はオンする。また、制御信号φLは、制御信号φと同相で、ローレベルからハイレベルに変化し図示せず、駆動回路36で反転される。ローサイドスイッチ35のゲート電位Vg2は0Vのローレベルになる図6d。ローサイドスイッチ35はオフする。駆動端子37の電位Vlxは、第3の電源電圧Vinになる図6e。インダクタ41に電流が供給され、DC-DCコンバータ40の電圧Voutが上昇する。検出回路43からPWM生成回路31に帰還される電圧Vfbの誤差が大きくなり、PWM生成回路31は、制御信号φをローレベルに変化させる図6a。制御信号φが、ハイレベルからローレベルに変化すると図6a、出力端子9の出力電位Voは、論理しきい値電位VLthよりもしきい値電圧Vthだけ低い電位VLth-Vthのローレベルになる図6b。出力電位Voは、駆動回路34で反転される。ハイサイドスイッチ33のゲート電位Vg1は、第3の電源電圧Vinのハイレベルになる図6c。ハイサイドスイッチ33はオフする。また、制御信号φLは、制御信号φと同相で、ハイレベルからローレベルに変化し図示せず、駆動回路36で反転される。ローサイドスイッチ35のゲート電位Vg2は、第2の電源電圧Vs1のハイレベルになる図6d。ローサイドスイッチ35はオンする。駆動端子37の電位Vlxは、接地電位0Vになる図6e。インダクタ41には、ローサイドスイッチ35を介して回生電流が流れ、DC-DCコンバータ40の電圧Voutは低下する。検出回路43からPWM生成回路31に帰還される電圧Vfbの誤差が小さくなり、PWM生成回路31は、制御信号φをハイレベルに変化させる図6a。次サイクル以降同様の動作が繰り返される。このように、PWM生成回路31は、帰還される電圧Vfbの誤差の絶対値が小さくなるように、ハイサイドスイッチ33とローサイドスイッチ35とを制御信号φ、φLでPWM制御する。DC-DCコンバータ40においては、制御回路32のレベルシフト回路1aが、制御信号φを高速にハイサイドスイッチ33に伝達できる。そのため、ハイサイドスイッチ33とローサイドスイッチ35とのスイッチングを高速化することができる。なお、図5においては、レベルシフト回路1aを用いた制御回路30、32、DC-DCコンバータ40の構成を例示した。しかし、レベルシフト回路1を用いることもできる。また、図5においては、ハイサイドスイッチ33は、PMOS、ローサイドスイッチ35は、NMOS、駆動回路34、36は、それぞれINVによる構成を例示している。しかし、ハイサイドスイッチ33は、NMOSで構成することもできる。また、駆動回路34、36は、入力信号と出力信号とが同相のバッファで構成することもできる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。