"入力信号を離散サイン変換する離散サイン変換回路において、信号の一部の符号を反転させる反転素子を有し、前記反転素子により符号が反転した信号及び符号が反転していない他の信号を出力する前処理部と、離散コサイン変換を行う離散コサイン変換回路と、を備え、前記前処理部は、前記入力信号の一部の符号を反転させ、前記符号が反転した信号及び符号が反転していない他の入力信号を離散サイン用の信号として出力し、前記離散コサイン変換回路は、前記前処理部により出力された離散サイン用の信号を離散コサイン変換する、ことを特徴とする離散サイン変換回路。請求項1に記載された離散サイン変換回路を有し、信号を切り替えることにより、離散コサイン変換または離散サイン変換を行う併用回路であって、前記前処理部及び離散コサイン変換回路に加え、切り替え回路を備え、前記切り替え回路は、前記前処理部により出力された離散サイン用の信号を入力すると共に、前記入力信号を離散コサイン用の信号として入力し、前記入力した2つの信号のいずれかに切り替えて出力し、前記離散コサイン変換回路は、前記切り替え回路により出力された信号を離散コサイン変換する、ことを特徴とする併用回路。入力信号を逆離散サイン変換する逆離散サイン変換回路において、前記入力信号を逆離散コサイン変換する逆離散コサイン変換回路と、前記逆離散コサイン変換回路により変換された信号の一部の符号を反転させる反転素子を有し、前記反転素子により符号が反転した信号及び符号が反転していない他の信号を出力する後処理部と、を備えたことを特徴とする逆離散サイン変換回路。請求項3に記載された逆離散サイン変換回路を有し、信号を切り替えることにより、逆離散コサイン変換または逆離散サイン変換を行う併用回路であって、前記逆離散コサイン変換回路及び後処理部に加え、切り替え回路を備え、前記切り替え回路は、前記逆離散コサイン変換回路により変換された信号を切り替え、逆離散コサイン変換後の信号として、または逆離散サイン用の信号として出力し、前記後処理部は、前記切り替え回路により出力された逆離散サイン用の信号について一部の符号を反転させ、前記符号が反転した信号及び符号が反転していない他の逆離散サイン用の信号を、逆離散サイン変換後の信号として出力する、ことを特徴とする併用回路。請求項2の併用回路及び請求項4の併用回路を備え、入力信号を符号化して符号化信号を出力する符号化装置であって、前記入力信号及び予測信号に基づいて生成された符号化対象の信号を入力し、離散サイン変換後の信号または離散コサイン変換後の信号を出力する請求項2の併用回路と、前記離散サイン変換後の信号または離散コサイン変換後の信号を量子化する量子化部と、前記量子化後の信号を逆量子化する逆量子化部と、前記逆量子化後の信号を入力し、逆離散サイン変換後の信号または逆離散コサイン変換後の信号を出力する請求項4の併用回路と、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号に基づいて前記予測信号を生成する信号予測部と、を備え、前記量子化後の信号に基づいて、符号化信号を生成して出力する、ことを特徴とする符号化装置。請求項4の併用回路を備え、入力した符号化信号を復号して復号信号を出力する復号装置であって、前記符号化信号を逆量子化する逆量子化部と、前記逆量子化後の信号を入力し、逆離散サイン変換後の信号または逆離散コサイン変換後の信号を出力する請求項4の併用回路と、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号に基づいて予測信号を生成する信号予測部と、を備え、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号及び前記予測信号に基づいて、復号信号を生成して出力する、ことを特徴とする復号装置。コンピュータを、請求項1に記載の離散サイン変換回路、請求項3に記載の逆離散サイン変換回路、請求項2または4に記載の併用回路、請求項5に記載の符号化装置、または請求項6に記載の復号装置として機能させるためのプログラム。このように、DCT及びDSTを併用する装置、並びにIDCT及びIDSTを併用する装置では、独立した変換回路をそれぞれ備える必要があるから、コストが高くなり消費電力が大きくなるという問題があった。そこで、広く普及している既存のDCT回路の一部を共有し、わずかな機能及び回路を追加することによって、DSTを実現することが望ましい。IDSTを実現する場合も同様である。そこで、本発明は前記課題を解決するためになされたものであり、その目的は、広く普及している既存のDCT回路またはIDCT回路を利用することによりDSTまたはIDSTをそれぞれ実現し、コスト及び消費電力を抑えることが可能なDST回路、IDST回路、併用回路、符号化装置、復号装置及びプログラムを提供することにある。前記目的を達成するために、本発明による請求項1の離散サイン変換回路は、入力信号を離散サイン変換する離散サイン変換回路において、信号の一部の符号を反転させる反転素子を有し、前記反転素子により符号が反転した信号及び符号が反転していない他の信号を出力する前処理部と、離散コサイン変換を行う離散コサイン変換回路と、を備え、前記前処理部が、前記入力信号の一部の符号を反転させ、前記符号が反転した信号及び符号が反転していない他の入力信号を離散サイン用の信号として出力し、前記離散コサイン変換回路は、前記前処理部により出力された離散サイン用の信号を離散コサイン変換する、ことを特徴とする。また、本発明による請求項2の併用回路は、請求項1に記載された離散サイン変換回路を有し、信号を切り替えることにより、離散コサイン変換または離散サイン変換を行う併用回路であって、前記前処理部及び離散コサイン変換回路に加え、切り替え回路を備え、前記切り替え回路が、前記前処理部により出力された離散サイン用の信号を入力すると共に、前記入力信号を離散コサイン用の信号として入力し、前記入力した2つの信号のいずれかに切り替えて出力し、前記離散コサイン変換回路が、前記切り替え回路により出力された信号を離散コサイン変換する、ことを特徴とする。また、本発明による請求項3の逆離散サイン変換回路は、入力信号を逆離散サイン変換する逆離散サイン変換回路において、前記入力信号を逆離散コサイン変換する逆離散コサイン変換回路と、前記逆離散コサイン変換回路により変換された信号の一部の符号を反転させる反転素子を有し、前記反転素子により符号が反転した信号及び符号が反転していない他の信号を出力する後処理部と、を備えたことを特徴とする。また、本発明による請求項4の併用回路は、請求項3に記載された逆離散サイン変換回路を有し、信号を切り替えることにより、逆離散コサイン変換または逆離散サイン変換を行う併用回路であって、前記逆離散コサイン変換回路及び後処理部に加え、切り替え回路を備え、前記切り替え回路が、前記逆離散コサイン変換回路により変換された信号を切り替え、逆離散コサイン変換後の信号として、または逆離散サイン用の信号として出力し、前記後処理部が、前記切り替え回路により出力された逆離散サイン用の信号について一部の符号を反転させ、前記符号が反転した信号及び符号が反転していない他の逆離散サイン用の信号を、逆離散サイン変換後の信号として出力する、ことを特徴とする。また、本発明による請求項5の符号化装置は、請求項2の併用回路及び請求項4の併用回路を備え、入力信号を符号化して符号化信号を出力する符号化装置であって、前記入力信号及び予測信号に基づいて生成された符号化対象の信号を入力し、離散サイン変換後の信号または離散コサイン変換後の信号を出力する請求項2の併用回路と、前記離散サイン変換後の信号または離散コサイン変換後の信号を量子化する量子化部と、前記量子化後の信号を逆量子化する逆量子化部と、前記逆量子化後の信号を入力し、逆離散サイン変換後の信号または逆離散コサイン変換後の信号を出力する請求項4の併用回路と、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号に基づいて前記予測信号を生成する信号予測部と、を備え、前記量子化後の信号に基づいて、符号化信号を生成して出力する、ことを特徴とする。また、本発明による請求項6の復号装置は、請求項4の併用回路を備え、入力した符号化信号を復号して復号信号を出力する復号装置であって、前記符号化信号を逆量子化する逆量子化部と、前記逆量子化後の信号を入力し、逆離散サイン変換後の信号または逆離散コサイン変換後の信号を出力する請求項4の併用回路と、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号に基づいて予測信号を生成する信号予測部と、を備え、前記逆離散サイン変換後の信号または逆離散コサイン変換後の信号及び前記予測信号に基づいて、復号信号を生成して出力する、ことを特徴とする。また、本発明による請求項7のプログラムは、コンピュータを、請求項1に記載の離散サイン変換回路、請求項3に記載の逆離散サイン変換回路、請求項2または4に記載の併用回路、請求項5に記載の符号化装置、または請求項6に記載の復号装置として機能させることを特徴とする。以上のように、本発明によれば、DCT回路を利用してDSTを実現し、IDCT回路を利用してIDSTを実現するようにした。これにより、同一の回路を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。以下、本発明を実施するための形態について図面を用いて詳細に説明する。DCTの演算式及びDSTの演算式まず、本発明の実施形態の基本原理となるDCTの演算式とDSTの演算式との間の関係について説明する。DCT及びDSTは、三角関数を変換核とするフーリエ変換から派生した方式の1つである。サイン関数及びコサイン関数は、互いに直交する周期関数であり、この性質を利用することにより、以下に示すように、DCTの演算式からDSTの演算式を導出することができる。1次元N点DST式にて表されるu次のDST係数Guは、以下の式で表される。但し、Cuは以下のとおりである。ここで、次数の範囲を0からN-1とするために、uをN-uに置き換えて変形すると以下の式となる。前記式3から、u次のDST係数GN-uは、1ステップ毎に符号反転した信号を入力信号とすると、DCTの演算式の成分が含まれることがわかる。1次元N点DCT式にて表されるu次のDCT係数GN-uは以下の式で表されるからである。同様に、1次元N点IDST式にて表されるu次のIDST係数gxも、以下の式で表される。前記式5から、u次のIDST係数gxは、IDCTの演算式の成分が含まれており、IDCT式による演算結果に対し1ステップ毎に符号反転して得られることがわかる。このように、DCTの演算式からDSTの演算式を導出することができ、同様に、IDCTの演算式からIDSTの演算式を導出することができる。本発明では、前述のDCTの演算式とDSTの演算式との間の関係、及びIDCTの演算式及びIDSTの演算式との間の関係を基本原理として、DCT回路を利用したDSTを実現し、IDCT回路を利用したIDSTを実現する。DST回路まず、DCT回路を用いたDST回路について説明する。図11は、本発明の実施形態による4ポイント用のDST回路の構成を示すブロック図である。このDST回路1-1は、反転素子10-1,10-2、DCT回路11及び入れ替え回路12を備えている。DST回路1-1は、変換対象の信号を4ステップポイント毎に並列化して入力し、DCT回路11を用いることにより、DSTを実現し、DST係数として出力する。前記式1~3を参照して、DST回路1-1の入力信号をgx、x=0,1,2,3とし、出力信号であるDST係数をGu、u=0,1,2,3とする。反転素子10-1は、入力信号gxのうちのg1を入力し、符号を反転させる。反転素子10-2は、入力信号gxのうちのg3を入力し、符号を反転させる。DCT回路11は、入力信号gxのうちの1番目の入力信号g0を入力すると共に、反転素子10-1から符号反転した2番目の入力信号g1を入力する。また、DCT回路11は、3番目の入力信号g2を入力すると共に、反転素子10-2から符号反転した4番目の入力信号g3を入力する。そして、DCT回路11は、入力した4ポイント毎に、前記式4に示したDCTの演算式によりDCTを行う。DCT回路11は、DST係数G3,G2,G1,G0を出力する。入れ替え回路12は、DCT回路11から4ポイント毎のDST係数Guを入力し、4ポイント毎の順番を入れ替える。入れ替え回路12は、入れ替えにより、1番目の出力信号としてDST係数G0を、2番目の出力信号としてDST係数G1を、3番目の出力信号としてDST係数G2を、4番目の出力信号としてDST数G3を出力する。これにより、DST回路1-1は、入力信号g0~g3に対し、出力信号としてDST係数G0~G3を出力する。尚、図11では、入れ替え回路12によって4ポイント毎のDST係数Guの順番を入れ替え、DST回路1-1が、低次から高次のDST係数Guを4ポイント毎の昇順に出力するようにしたが、入れ替え回路12による入れ替えを行うことなく、DCT回路11により出力される高次から低次のDST係数Guを、4ポイント毎の降順にそのまま出力するようにしてもよい。すなわち、図11に示したDST回路1-1において、入れ替え回路12を省略してもよい。図12は、本発明の実施形態による8ポイント用のDST回路の構成を示すブロック図である。このDST回路1-2は、反転素子13-1~13-4、DCT回路14及び入れ替え回路15を備えている。DST回路1-2は、変換対象の信号を8ステップポイント毎に並列化して入力し、DCT回路14を用いることにより、DSTを実現し、DST係数として出力する。このDST回路1-2は、図11に示した4ポイント用のDST回路1-1を拡張したものであるから、説明を省略する。尚、図12では、入れ替え回路15によって8ポイント毎のDST係数Guの順番を入れ替え、DST回路1-2が、低次から高次のDST係数Guを8ポイント毎の昇順に出力するようにしたが、入れ替え回路15による入れ替えを行わないようにしてもよい。すなわち、図12に示したDST回路1-2において、入れ替え回路15を省略してもよい。このように、図11に示した4ポイント用のDST回路1-1及び図12に示した8ポイント用のDST回路1-2によれば、4ポイント用のDCT回路11及び8ポイント用のDCT回路14を利用してDSTの処理を行うようにした。これにより、DSTの演算式を実行するDST回路を用いることなく、DSTを実現することができる。尚、図11では4ポイント用のDST回路1-1の例を示し、図12では8ポイント用のDST回路1-2の例を示したが、16,32,64ポイント用等のDST回路も同様の拡張により実現することができる。IDST回路次に、IDCT回路を用いたIDST回路について説明する。図21は、本発明の実施形態による4ポイント用のIDST回路の構成を示すブロック図である。このIDST回路2-1は、入れ替え回路21、IDCT回路22及び反転素子23-1,23-2を備えている。IDST回路2-1は、変換対象の信号を4ステップポイント毎に並列化して入力し、IDCT回路22を用いることにより、IDSTを実現し、IDST係数として出力する。前記式5を参照して、IDST回路2-1の入力信号をGu、u=0,1,2,3とし、出力信号であるIDST係数をgx、x=0,1,2,3とする。入れ替え回路21は、入力信号Guを4ポイント毎に並列化して入力し、4ポイント毎の順番を入れ替える。入れ替え回路21は、入れ替えにより、1番目の入力信号G0に対し、1番目の出力信号として信号G3を出力し、2番目の入力信号G1に対し、2番目の出力信号として信号G2を出力し、3番目の入力信号G2に対し、3番目の出力信号として信号G1を出力し、4番目の入力信号G3に対し、4番目の出力信号として信号G0を出力する。IDCT回路22は、入れ替え回路21から4ポイント毎の信号Guを入力し、4ポイント毎に、IDCTの演算式によりIDCTを行う。IDCT回路22は、IDST係数g0、IDST係数g1を反転した信号、IDST係数g2、IDST係数g3を反転した信号を出力する。反転素子23-1は、IDCT回路22からIDST係数g1を反転した信号を入力し、符号を反転させる。反転素子23-2は、IDCT回路22からIDST係数g3を反転した信号を入力し、符号を反転させる。これにより、IDST回路2-1は、入力信号G0~G3に対し、出力信号としてIDST係数g0~g3を出力する。尚、図21では、入れ替え回路21によって4ポイント毎の信号Guの順番を入れ替え、IDST回路2-1が、低次から高次のIDST係数gxを4ポイント毎の昇順に出力するようにしたが、入れ替え回路21による入れ替えを行うことなく、高次から低次のIDST係数gxを、4ポイント毎の降順に出力するようにしてもよい。すなわち、図21に示したIDST回路2-1において、入れ替え回路21を省略してもよい。図22は、本発明の実施形態による8ポイント用のIDST回路の構成を示すブロック図である。このIDST回路2-2は、入れ替え回路24、IDCT回路25及び反転素子26-1~26-4を備えている。IDST回路2-2は、変換対象の信号を8ステップポイント毎に並列化して入力し、IDCT回路25を用いることにより、IDSTを実現し、IDST係数として出力する。このIDST回路2-2は、図21に示した4ポイント用のIDST回路2-1を拡張したものであるから、説明を省略する。尚、図22では、入れ替え回路24によって8ポイント毎の信号Guの順番を入れ替え、IDST回路2-2が、低次から高次のIDST係数gxを8ポイント毎の昇順に出力するようにしたが、入れ替え回路24による入れ替えを行わないようにしてもよい。すなわち、図22に示したIDST回路2-2において、入れ替え回路24を省略してもよい。このように、図21に示した4ポイント用のIDST回路2-1及び図22に示した8ポイント用のIDST回路2-2によれば、4ポイント用のIDCT回路22及び8ポイント用のIDCT回路25を利用してIDSTの処理を行うようにした。これにより、IDSTの演算式を実行するIDST回路を用いることなく、IDSTを実現することができる。尚、図21では4ポイント用のIDST回路2-1の例を示し、図22では8ポイント用のIDST回路2-2の例を示したが、16,32,64ポイント用等のIDST回路も同様の拡張により実現することができる。DCT/DST併用回路次に、DCT回路及びDST回路を併用した回路について説明する。図3は、本発明の実施形態によるDCT/DST併用回路の構成を示すブロック図である。このDCT/DST併用回路3-1は、遅延素子31-1,31-2,、反転素子32-1,32-2,及びDCT回路33を備えている。DCT/DST併用回路3-1は、変換対象である1系統の信号をNポイント毎に並列化して入力し、DCTの機能とDSTの機能とを時分割によって共有することで、DCT回路33によってDCTを実現すると共に、このDCT回路33を利用してDSTを実現し、Nポイント毎にDCT係数またはDST係数を時分割にて出力する。遅延素子31-1,31-2,は、信号g0,g2,をそれぞれ入力し、反転素子32-1,32-2,との間の出力タイミングを合わせるために、反転素子32-1,32-2,と同じ処理時間分の遅延処理を行う。反転素子32-1,32-2,は、信号g1,g3を入力し、符号を反転させる。これにより、遅延素子31-1,31-2,及び反転素子32-1,32-2,により出力される信号のタイミングが合致することになる。DCT回路33は、Nポイント毎に並列化した信号gx、または遅延素子31-1,31-2,及び反転素子32-1,32-2,からのNポイント毎に並列化した信号-1xgxを入力し、Nポイント毎に、前記式4に示したDCTの演算式によりDCTを行う。DCT回路33は、信号gxに対してDCTを行った場合、DCT係数Guを出力し、遅延素子31-1,31-2,及び反転素子32-1,32-2,からの信号-1xgxに対してDCTを行った場合、DST係数Guを出力する。ここで、DCT回路33が入力する信号gxまたは遅延素子31-1,31-2,及び反転素子32-1,32-2,からの信号-1xgxについては、時分割によっていずれか一方の信号が入力され、DCT回路33が出力するDCT係数GuまたはDST係数Guについても、時分割によっていずれか一方の信号が出力される。また、図3に示したDCT/DST併用回路3-1では、時分割にてDCT係数GuまたはDST係数Guのいずれか一方を出力するから、信号の順番を入れ替えるための入れ替え回路例えば、図112に示した入れ替え回路1215を備えていない。この場合、DCT/DST併用回路3-1は、DCT係数Guを出力する場合、低次から高次の信号をNポイント毎の昇順に出力し、DST係数Guを出力する場合、高次から低次の信号をNポイント毎の降順に出力する。このように、図3に示したDCT/DST併用回路3-1によれば、DCT回路33が、1系統の信号に対し、信号gx、または遅延素子31-1,31-2,及び反転素子32-1,32-2,からの信号-1xgxのいずれかの信号を時分割にて切り替えて入力し、DCTの処理を行い、前者の信号に対してDCT係数Guを出力し、後者の信号に対してDST係数Guを出力するようにした。つまり、DCT回路33を利用して、DCTだけでなくDSTも実現するようにした。これにより、DCT及びDSTの実現のために、同一のDCT回路33を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。尚、図3に示したDCT/DST併用回路3-1では、図112に示した入れ替え回路12,15を備えていないが、必要に応じてそれぞれの出力信号の順番を入れ替えるための入れ替え回路を備えるようにしてもよい。IDCT/IDST併用回路次に、IDCT回路及びIDST回路を併用した回路について説明する。図4は、本発明の実施形態によるIDCT/IDST併用回路の構成を示すブロック図である。このIDCT/IDST併用回路4-1は、IDCT回路41、遅延素子42-1,42-2,及び反転素子43-1,43-2,を備えている。IDCT/IDST併用回路4-1は、変換対象である1系統の信号をNポイント毎に並列化して入力し、IDCTの機能とIDSTの機能とを時分割によって共有することで、IDCT回路41によってIDCTを実現すると共に、このIDCT回路41を利用してIDSTを実現し、Nポイント毎にIDCT係数またはIDST係数を時分割にて出力する。IDCT回路41は、Nポイント毎に並列化した信号Guを入力し、IDCTの演算式によりIDCTを行う。IDCT回路41によりIDCTされた信号gxは、IDCT係数gxとして出力されるか、または、遅延素子42-1,42-2,及び反転素子43-1,43-2,に出力される。遅延素子42-1,42-2,は、IDCT回路41から信号g0,g2,を入力し、反転素子43-1,43-2との間の出力タイミングを合わせるために、反転素子43-1,43-2,と同じ処理時間分の遅延処理を行う。反転素子43-1,43-2,は、IDCT回路41から信号g1,g3,を入力し、符号を反転させる。これにより、遅延素子42-1,42-2,及び反転素子43-1,43-2,により出力される信号のタイミングが合致することになり、合致した信号は、IDST係数gxとして出力される。ここで、IDCT回路41がIDCT係数gxとして出力する信号、またはIDCT回路41が遅延素子42-1,42-2,及び反転素子43-1,43-2,に出力する信号については、時分割によっていずれか一方の信号が出力される。また、図4に示したIDCT/IDST併用回路4-1では、時分割にてIDCT係数gxまたはIDST係数gxのいずれか一方を出力するから、信号の順番を入れ替えるための入れ替え回路例えば、図212に示した入れ替え回路2124を備えていない。この場合、IDCT/IDST併用回路4-1は、低次から高次の信号GuをNポイント毎の昇順に入力した場合、IDCT係数gxを出力するときは、低次から高次の信号をNポイント毎の昇順に出力し、IDST係数gxを出力するときは、高次から低次の信号をNポイント毎の降順に出力する。このように、図4に示したIDCT/IDST併用回路4-1によれば、IDCT回路41が、1系統の信号Guを入力してIDCTを行い、IDCT係数gxとしての信号、または遅延素子42-1,42-2,及び反転素子43-1,43-2,への信号のうちのいずれかの信号を時分割にて切り替えて出力するようにした。そして、遅延素子42-1,42-2,及び反転素子43-1,43-2,が、IDST係数gxとしての信号を出力するようにした。つまり、IDCT回路41を利用して、IDCTだけでなくIDSTも実現するようにした。これにより、IDCT及びIDSTの実現のために、同一のIDCT回路41を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。尚、図4に示したIDCT/IDST併用回路4-1では、図212に示した入れ替え回路21,24を備えていないが、必要に応じてそれぞれの入力信号の順番を入れ替えるための入れ替え回路を備えるようにしてもよい。制御信号により切り替えを行うDCT/DST併用回路次に、制御信号により切り替えを行うDCT/DST併用回路について説明する。図5は、制御信号により切り替えを行うDCT/DST併用回路の構成を示すブロック図である。このDCT/DST併用回路3-2は、遅延素子34-1,34-2,、反転素子35-1,35-2,、切り替え回路36及びDCT回路37を備えている。DCT/DST併用回路3-2は、変換対象である2系統の信号A,BをNポイント毎に並列化して入力し、DCT用の信号AとDST用の信号遅延素子34-1,34-2,及び反転素子35-1,35-2,の出力信号とを切り替え回路36にて切り替えることで、DCTの機能とDSTの機能とを共有し、DCT回路37によってDCTを実現すると共に、このDCT回路37を利用してDSTを実現し、Nポイント毎にDCT係数またはDST係数を切り替えて出力する。遅延素子34-1,34-2,及び反転素子35-1,35-2,は、図3に示した遅延素子31-1,31-2,及び反転素子32-1,32-2,とそれぞれ同じであるから、ここでは説明を省略する。切り替え回路36は、制御信号を入力すると共に、信号A、及び遅延素子34-1,34-2,及び反転素子35-1,35-2,から信号Bが遅延及び反転した信号信号Cとする。をそれぞれ入力し、制御信号に従って、信号Aまたは信号Cのいずれかの信号に切り替えて出力する。ここで、制御信号は、信号Aまたは信号Cに切り替えるための信号であり、入力信号A,Bに対する前処理において、画素間相関を求めることにより信号の性質が評価され、信号の性質に合うように切り替えるために生成される。DCT回路37は、切り替え回路36からNポイント毎に並列化した信号Aまたは信号Cを入力し、Nポイント毎に、前記式4のDCTの演算式によりDCTを行う。DCT回路37は、信号Aに対してDCTを行った場合、DCT係数Guを出力し、信号Cに対してDCTを行った場合、DST係数Guを出力する。この場合、DCT回路37は、DCT係数Guを出力する場合、低次から高次の信号をNポイント毎の昇順に出力し、DST係数Guを出力する場合、高次から低次の信号をNポイント毎の降順に出力する。このように、図5に示したDCT/DST併用回路3-2によれば、切り替え回路36が、信号Aと、遅延素子34-1,34-2,及び反転素子35-1,35-2,が信号Bに対して遅延及び反転処理して得た信号Cとを、制御信号によって切り替えるようにした。そして、DCT回路37が、DCTを行い、切り替え回路36からの信号Aに対してDCT係数Guを出力し、信号Cに対してDST係数Guを出力するようにした。つまり、DCT回路37を利用して、DCTだけでなくDSTも実現するようにした。これにより、DCT及びDSTの実現のために、同一のDCT回路37を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。尚、図5に示したDCT/DST併用回路3-2では、図112に示した入れ替え回路12,15を備えていないが、必要に応じてそれぞれの出力信号の順番を入れ替え昇順または降順等の順番で出力するための入れ替え回路を、DCT回路37の後段に備えるようにしてもよい。制御信号により切り替えを行うIDCT/IDST併用回路次に、制御信号により切り替えを行うIDCT/IDST併用回路について説明する。図6は、制御信号により切り替えを行うIDCT/IDST併用回路の構成を示すブロック図である。このIDCT/IDST併用回路4-2は、IDCT回路44、切り替え回路45、遅延素子46-1,46-2,及び反転素子47-1,47-2,を備えている。IDCT/IDST併用回路4-2は、変換対象の信号をNポイント毎に並列化して入力し、切り替え回路45にてIDCT用の信号AとIDST用の信号遅延素子46-1,46-2,及び反転素子47-1,47-2,の入力信号とを切り替えることで、IDCTの機能とIDSTの機能とを共有し、IDCT回路44によってIDCTを実現すると共に、このIDCT回路44を利用してIDSTを実現し、Nポイント毎にIDCT係数である信号AまたはIDST係数である信号Bを出力する。IDCT回路44は、Nポイント毎に並列化した信号Guを入力し、IDCTの演算式によりIDCTを行う。IDCT回路44によりIDCTされた信号は、切り替え回路45に出力される。切り替え回路45は、制御信号を入力すると共に、IDCT回路44から信号を入力し、制御信号に従って、IDCT回路44から入力した信号を、IDCT係数gxの信号Aとして出力するか、または、IDST係数gxの信号Bを生成するための遅延素子46-1,46-2,及び反転素子47-1,47-2,に、信号Cとして出力する。ここで、制御信号は、信号Aまたは信号Cに切り替えるために用いられ、図5の制御信号と同様である。遅延素子46-1,46-2,及び反転素子47-1,47-2,は、図4に示した遅延素子42-1,42-2,及び反転素子43-1,43-2,とそれぞれ同じであるから、ここでは説明を省略する。これにより、遅延素子46-1,46-2,及び反転素子47-1,47-2,により出力される信号のタイミングが合致することになり、合致した信号は、IDST係数gxの信号Bとして出力される。ここで、IDCT/IDST併用回路4-2は、低次から高次の昇順のDCT係数Guを入力する場合、IDCT回路44により、切り替え回路45から、低次から高次の昇順のIDCT係数gxである信号Aを出力する。また、IDCT/IDST併用回路4-2は、IDCT回路44により、遅延素子46-1,46-2,及び反転素子47-1,47-2,から、高次から低次の降順のIDST係数gxである信号Bを出力する。つまり、IDCT/IDST併用回路4-2は、低次から高次の昇順のIDCT係数gxである信号A、または高次から低次の降順のIDST係数gxである信号Bを、整列した信号として出力することができる。このように、図6に示したIDCT/IDST併用回路4-2によれば、IDCT回路44が、信号Guを入力してIDCTを行い、切り替え回路45が、制御信号に従ってIDCT回路44によりIDCTされた信号を、IDCT係数gxの信号Aとして切り替えて出力するか、または、遅延素子46-1,46-2,及び反転素子47-1,47-2,への信号Cとして切り替えて出力するようにした。そして、遅延素子46-1,46-2,及び反転素子47-1,47-2,が、IDST係数gxの信号Bを出力するようにした。つまり、IDCT回路44を利用して、IDCTだけでなくIDSTも実現するようにした。これにより、IDCT及びIDSTの実現のために、同一のIDCT回路44を共有することができ、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。尚、図6に示したIDCT/IDST併用回路4-2では、図212に示した入れ替え回路21,24を備えていないが、必要に応じて入力信号の順番を入れ替え昇順または降順等の順番で出力するための入れ替え回路を、IDCT回路44の前段に備えるようにしてもよい。符号化装置次に、DCT/DST併用回路及びIDCT/IDST併用回路を備えた符号化装置について説明する。図7は、本発明の実施形態による符号化装置の構成を示すブロック図である。この符号化装置5は、前処理部101、減算部102、DST前処理部51、切り替え回路52、DCT部103、量子化部106、エントロピー符号化部107、逆量子化部108、IDCT部110、切り替え回路54、IDST後処理部55、加算部112、フレームメモリ113及び信号予測部114を備えている。符号化装置5は、信号を入力し、DCT用の信号とDST用の信号DST前処理部51の出力信号とを切り替え回路52にて切り替えることで、DCTの機能とDSTの機能とを共有し、DCT部103によってDCTを実現すると共に、このDCT部103を利用してDSTを実現し、また、切り替え回路54にてIDCT用の復号信号とIDST用の復号信号とを切り替えることで、IDCT機能とIDST機能とを共有し、IDCT部110によってIDCTを実現すると共に、このIDCT部110を利用してIDSTを実現する。図9に示した従来の符号化装置100と図7の符号化装置5とを比較すると、両符号化装置100,5は、前処理部101、減算部102、DCT部103、量子化部106、エントロピー符号化部107、逆量子化部108、IDCT部110、加算部112、フレームメモリ113及び信号予測部114を備えている点で同一である。図7において、図9と共通する部分には図9と同一の符号を付し、その詳しい説明は省略する。一方、符号化装置5は、図9に示した符号化装置100におけるDCT部103、DST部104及び切り替え部105からなるDCT/DST併用回路α1の代わりに、DST前処理部51、切り替え回路52及びDCT部103からなるDCT/DST併用回路αを備えている点で相違する。また、符号化装置5は、図9に示した符号化装置100における切り替え部109、IDCT部110及びIDST部111からなるIDCT/IDST併用回路β1の代わりに、IDCT部110、切り替え回路54及びIDST後処理部55からなるIDCT/IDST併用回路βを備えている点で相違する。符号化装置5のDCT/DST併用回路αは、図3に示したDCT/DST併用回路3-1及び図5に示したDCT/DST併用回路3-2に相当し、DCT部103によってDCTを実現すると共に、DCT部103を利用してDSTを実現する。具体的には、DCT/DST併用回路αのDST前処理部51が、図3の遅延素子31-1,31-2,及び反転素子32-1,32-2,に相当すると共に、図5の遅延素子34-1,34-2,及び反転素子35-1,35-2,に相当し、切り替え回路52が、図5の切り替え回路36に相当し、DCT部103が、図3のDCT回路33及び図5のDCT回路37に相当する。また、IDCT/IDST併用回路βは、図4に示したIDCT/IDST併用回路4-1及び図6に示したIDCT/IDST併用回路4-2に相当し、IDCT部110によってIDCTを実現すると共に、IDCT部110を利用してIDSTを実現する。具体的には、IDCT/IDST併用回路βのIDCT部110が、図4のIDCT回路41及び図6のIDCT回路44に相当し、切り替え回路54が、図6の切り替え回路45に相当し、IDST後処理部55が、図4の遅延素子42-1,42-2,及び反転素子43-1,43-2,に相当すると共に、図6の遅延素子46-1,46-2,及び反転素子47-1,47-2,に相当する。尚、前処理部101は、入力した信号に対し、符号化のために必要な所定の前処理を行うと共に、入力した信号の画素間相関を求めることにより信号の性質を評価し、信号の性質に合うように、DCT信号またはDST信号のいずれかに切り替えるための制御信号を生成し、切り替え回路52に出力する。また、この制御信号に対応して、IDCT信号またはIDST信号のいずれかに切り替えるための制御信号も生成し、切り替え回路54に出力する。この制御信号は、例えば、動画のフレームを構成する部分画像毎に更新される。また、この制御信号は、DCTまたはDSTの種別を示しており、符号化装置5により符号化信号の一部として出力される。このように、図7に示した符号化装置5によれば、DST前処理部51、切り替え回路52及びDCT部103からなるDCT/DST併用回路α、並びに、IDCT部110、切り替え回路54及びIDST後処理部55からなるIDCT/IDST併用回路βを備えるようにした。DCT/DST併用回路αは、DCT部103によってDCTを実現すると共に、DST前処理部51及びDCT部103によってDSTを実現し、IDCT/IDST併用回路βは、IDCT部110によってIDCTを実現すると共に、IDCT部110及びIDST後処理部55によってIDSTを実現する。これにより、DCT及びDSTの実現のために、同一のDCT部103を共有することができ、また、IDCT及びIDSTの実現のために、同一のIDCT部110を共有することができる。したがって、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。また、DCT/DST併用回路αでは、図9に示したDCT/DST併用回路α1に比べ、極めて複雑度の少ない処理にてDSTを実現することができ、IDCT/IDST併用回路βでは、図9に示したIDCT/IDST併用回路β1に比べ、極めて複雑度の少ない処理にてIDSTを実現することができる。復号装置次に、IDCT/IDST併用回路を備えた復号装置について説明する。図8は、本発明の実施形態による復号装置の構成を示すブロック図である。この復号装置6は、エントロピー復号部201、逆量子化部202、IDCT部204、切り替え回路61、IDST後処理部62、加算部206、後処理部207、フレームメモリ208及び信号予測部209を備えている。復号装置6は、符号化信号を入力し、切り替え回路61にてIDCT用の復号信号とIDST用の復号信号とを切り替えることで、IDCT機能とIDST機能とを共有し、IDCT部204によってIDCTを実現すると共に、このIDCT部204を利用してIDSTを実現する。図10に示した従来の復号装置200と図8の復号装置6とを比較すると、両復号装置200,6は、エントロピー復号部201、逆量子化部202、IDCT部204、加算部206、後処理部207、フレームメモリ208及び信号予測部209を備えている点で同一である。図8において、図10と共通する部分には図10と同一の符号を付し、その詳しい説明は省略する。一方、復号装置6は、図10に示した復号装置200における切り替え部203、IDCT部204及びIDST部205からなるIDCT/IDST併用回路γ1の代わりに、IDCT部204、切り替え回路61及びIDST後処理部62からなるIDCT/IDST併用回路γを備えている点で相違する。復号装置6のIDCT/IDST併用回路γは、図4に示したIDCT/IDST併用回路4-1及び図6に示したIDCT/IDST併用回路4-2に相当し、IDCT部204によってIDCTを実現すると共に、IDCT部204を利用してIDSTを実現する。具体的には、IDCT/IDST併用回路γのIDCT部204が、図4のIDCT回路41及び図6のIDCT回路44に相当し、切り替え回路61が、図6の切り替え回路45に相当し、IDST後処理部62が、図4の遅延素子42-1,42-2,及び反転素子43-1,43-2,に相当すると共に、図6の遅延素子46-1,46-2,及び反転素子47-1,47-2,に相当する。尚、切り替え回路61は、符号化信号に含まれる、DCTまたはDSTの種別を示す制御信号をエントロピー復号部201から入力し、制御信号に従って切り替えを行う。つまり、切り替え回路61は、図7に示した符号化装置5の切り替え回路54が入力する制御信号と同じ制御信号に従って、同様の切り替えを行う。このように、図8に示した復号装置6によれば、IDCT部204、切り替え回路61及びIDST後処理部62からなるIDCT/IDST併用回路γを備えるようにした。IDCT/IDST併用回路γは、IDCT部204によってIDCTを実現すると共に、IDCT部204及びIDST後処理部62によってIDSTを実現する。これにより、IDCT及びIDSTの実現のために、同一のIDCT部204を共有することができる。したがって、回路数を少なくすることができるから、全体としてコスト及び消費電力を抑えることが可能となる。また、IDCT/IDST併用回路γでは、図10に示したIDCT/IDST併用回路γ1に比べ、極めて複雑度の少ない処理にてIDSTを実現することができる。尚、本発明の実施形態によるDST回路1-1,1-2、IDST回路2-1,2-2、DCT/DST併用回路3-1,3-2、IDCT/IDST併用回路4-1,4-2、符号化装置5及び復号装置6のハードウェア構成としては、通常のコンピュータを使用することができる。これらは、CPU、RAM等の揮発性の記憶媒体、ROM等の不揮発性の記憶媒体、及びインターフェース等を備えたコンピュータによってそれぞれ構成される。DST回路1-1,1-2、IDST回路2-1,2-2、DCT/DST併用回路3-1,3-2、IDCT/IDST併用回路4-1,4-2、符号化装置5及び復号装置6に備えた各構成部の各機能は、これらの機能を記述したプログラムをCPUに実行させることによりそれぞれ実現される。また、これらのプログラムは、磁気ディスクフロッピー登録商標ディスク、ハードディスク等、光ディスクCD-ROM、DVD等、半導体メモリ等の記憶媒体に格納して頒布することもできる。"