炭化珪素からなる基板を準備する工程と、前記基板上に活性層を形成する工程と、前記活性層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記活性層上に前記活性層に接触するようにコンタクト電極を形成する工程と、前記コンタクト電極上に前記コンタクト電極に接触するように配線を形成する工程とを備え、前記配線を形成する工程は、前記コンタクト電極上に導電体膜を形成する工程と、前記導電体膜を反応性イオンエッチングによりエッチングすることにより前記導電体膜を加工する工程とを含み、前記導電体膜を加工する工程よりも後に、前記基板を50°C以上の温度に加熱するアニールを実施する工程をさらに備えた、半導体装置の製造方法。前記アニールを実施する工程では、前記基板が400°C以下の温度に加熱される、請求項1に記載の半導体装置の製造方法。前記アニールを実施する工程よりも後に反応性イオンエッチングが実施されない、請求項1または2に記載の半導体装置の製造方法。前記アニールは不活性ガス中において実施される、請求項1~3のいずれか1項に記載の半導体装置の製造方法。ここで、上記チャネル領域における反転層の形成の有無をコントロールする半導体装置においては、ゲート絶縁膜を通過する電流リーク電流が発生し、意図しない電流が流れる場合がある。本発明はこのような問題に対応するためになされたものであって、その目的は、リーク電流を抑制することが可能な半導体装置の製造方法を提供することである。本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板上に活性層を形成する工程と、活性層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、活性層上に活性層に接触するようにコンタクト電極を形成する工程と、コンタクト電極上にコンタクト電極に接触するように配線を形成する工程とを備えている。配線を形成する工程は、コンタクト電極上に導電体膜を形成する工程と、導電体膜を反応性イオンエッチングReactiveIonEtching;RIEによりエッチングすることにより導電体膜を加工する工程とを含んでいる。そして、この半導体装置の製造方法は、導電体膜を加工する工程よりも後に、基板を50°C以上の温度に加熱するアニールを実施する工程をさらに備えている。本発明者は半導体装置のリーク電流について検討を行なった結果、以下のような知見を得て、本発明に想到した。すなわち、炭化珪素を素材として用いた半導体装置の製造プロセスにおいては、半導体層、絶縁膜、電極などを形成する工程でRIEが用いられる。そして、RIEが実施されることにより、リーク電流が発生することを本発明者は見出した。これは、RIEが実施されることにより炭化珪素中やゲート絶縁膜中にダメージ等が導入されるためであると考えられる。そして、本発明者の検討により、RIEの影響によるリーク電流は、RIEの実施後に50°C以上の温度域でのアニールを実施することにより抑制できることが明らかとなった。ここで、半導体装置の製造プロセスにおいてRIEが実施された場合でも、RIEの実施よりも後に50°C以上の加熱が実施されると、当該RIEの影響によるリーク電流は抑制される。しかし、半導体装置の製造プロセスにおいて配線が形成された後は、50°C以上の加熱が実施されない。そのため、配線の形成においてRIEを実施した場合、その後に50°C以上の温度に加熱するアニールを実施しなければ、当該RIEの影響によりリーク電流が発生する。本発明の半導体装置の製造方法においては、配線を形成する工程においてRIEが実施され、その後に基板を50°C以上の温度に加熱するアニールが実施される。そのため、配線を形成する工程におけるRIEの影響によるリーク電流が抑制される。このように、本発明の半導体装置の製造方法によれば、リーク電流を抑制することが可能な半導体装置の製造方法を提供することができる。なお、より確実にリーク電流を抑制するためには、上記アニールの温度は70°C以上であることが好ましく、100°C以上であることがより好ましい。上記半導体装置の製造方法においては、上記アニールを実施する工程では、上記基板が400°C以下の温度に加熱されてもよい。アニールの温度が400°Cを超えた場合、リーク電流の抑制効果はほとんど向上しない。その一方、アニール温度が400°Cを超えると、先に形成された配線等がアニールによりダメージを受けるおそれがある。そのため、アニール温度は400°C以下としてもよく、300°C以下としてもよい。上記半導体装置の製造方法において好ましくは、アニールを実施する工程よりも後に反応性イオンエッチングが実施されない。これにより、新たにリーク電流の原因が発生することを抑制することができる。上記半導体装置の製造方法においては、上記アニールは不活性ガス中において実施されてもよい。上記アニールにおいて半導体装置の酸化を確実に抑制する観点から、雰囲気として不活性ガスが採用されることが好ましい。以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、リーク電流を抑制することが可能な半導体装置の製造方法を提供することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。実施の形態1まず、本発明の一実施の形態である実施の形態1について説明する。図1を参照して、本実施の形態における半導体装置であるMOSFET100は、導電型がn型である炭化珪素基板1と、炭化珪素からなり導電型がn型であるバッファ層2と、炭化珪素からなり導電型がn型のドリフト層3と、導電型がp型の一対のp型ボディ領域4と、導電型がn型のn領域5と、導電型がp型のp領域6とを備えている。バッファ層2は、炭化珪素基板1の一方の主面1A上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層3は、バッファ層2上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層3に含まれるn型不純物は、たとえばN窒素であり、バッファ層2に含まれるn型不純物よりも低い濃度密度で含まれている。バッファ層2およびドリフト層3は、炭化珪素基板1の一方の主面1A上に形成されたエピタキシャル成長層である。一対のp型ボディ領域4は、ドリフト層3において、炭化珪素基板1側の主面とは反対側の主面3Aを含むように互いに分離して形成され、p型不純物導電型がp型である不純物を含むことにより、導電型がp型となっている。p型ボディ領域4に含まれるp型不純物は、たとえばアルミニウムAl、硼素Bなどである。n領域5は、上記主面3Aを含み、かつp型ボディ領域4に取り囲まれるように、一対のp型ボディ領域4のそれぞれの内部に形成されている。n領域5は、n型不純物、たとえばPなどをドリフト層3に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域6は、上記主面3Aを含み、かつp型ボディ領域4に取り囲まれるとともに、n領域5に隣接するように一対のp型ボディ領域4のそれぞれの内部に形成されている。p領域6は、p型不純物、たとえばAlなどをp型ボディ領域4に含まれるp型不純物よりも高い濃度密度で含んでいる。上記バッファ層2、ドリフト層3、p型ボディ領域4、n領域5およびp領域6は、活性層7を構成する。さらに、図1を参照して、MOSFET100は、ゲート絶縁膜としてのゲート酸化膜91と、ゲート電極93と、一対のソースコンタクト電極92と、層間絶縁膜94と、ソース配線95と、ドレイン電極96と、パッシベーション膜97とを備えている。ゲート酸化膜91は、主面3Aに接触し、一方のn領域5の上部表面から他方のn領域5の上部表面にまで延在するように主面3A上に形成され、たとえば二酸化珪素SiO2からなっている。ゲート電極93は、一方のn領域5上から他方のn領域5上にまで延在するように、ゲート酸化膜91に接触して配置されている。また、ゲート電極93は、不純物が添加されたポリシリコン、Alなどの導電体からなっている。ソースコンタクト電極92は、一対のn領域5上のそれぞれから、ゲート酸化膜91から離れる向きに延在してp領域6上にまで達するとともに、主面3Aに接触して配置されている。また、ソースコンタクト電極92は、たとえばNixSiyニッケルシリサイドなど、n領域5とオーミックコンタクト可能な材料からなっている。層間絶縁膜94は、主面3A上においてゲート電極93を取り囲み、かつ一方のp型ボディ領域4上から他方のp型ボディ領域4上にまで延在するように形成され、たとえば絶縁体である二酸化珪素SiO2からなっている。ソース配線95は、主面3A上において、層間絶縁膜94の上面および側面を取り囲み、かつソースコンタクト電極92の上部表面上にまで延在している。また、ソース配線95は、Alなどの導電体からなり、ソースコンタクト電極92を介してn領域5と電気的に接続されている。ドレイン電極96は、炭化珪素基板1においてドリフト層3が形成される側とは反対側の主面に接触して形成されている。このドレイン電極96は、たとえばNixSiyなど、炭化珪素基板1とオーミックコンタクト可能な材料からなっており、炭化珪素基板1と電気的に接続されている。パッシベーション膜97は、ソース配線95を覆うように形成され、二酸化珪素などの絶縁体からなっている。次に、MOSFET100の動作について説明する。図1を参照して、ゲート電極93の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜91の直下に位置するp型ボディ領域4とドリフト層3との間のpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極93に閾値電圧以上の電圧を印加すると、p型ボディ領域4のゲート酸化膜91と接触する付近であるチャネル領域において、反転層が形成される。その結果、n領域5とドリフト層3とが電気的に接続され、ソース配線95とドレイン電極96との間に電流が流れる。ここで、MOSFET100の製造プロセスにおいてRIEが用いられることに起因して、何ら対策を採らない場合、上記動作においてゲート酸化膜91を通過する電流リーク電流が発生し、意図しない電流が流れるおそれがある。しかし、本実施の形態におけるMOSFET100は、以下に説明する本実施の形態における半導体装置の製造方法により製造されるため、リーク電流が抑制されている。次に、実施の形態1におけるMOSFET100の製造方法の一例について、図2~図7を参照して説明する。図2を参照して、本実施の形態におけるMOSFET100の製造方法では、まず工程S10として炭化珪素基板準備工程が実施される。この工程S10では、図3を参照して、たとえば{0001}面に対するオフ角が50°以上65°以下である主面1Aを有する直径6インチ以上の炭化珪素基板1が準備される。次に、工程S20としてエピタキシャル成長工程が実施される。この工程S20では、図3を参照して、エピタキシャル成長により炭化珪素基板1の一方の主面1A上に炭化珪素からなるバッファ層2およびドリフト層3が順次形成される。次に、工程S30としてイオン注入工程が実施される。この工程S30では、図3および図4を参照して、まずp型ボディ領域4を形成するためのイオン注入が実施される。具体的には、たとえばAlアルミニウムイオンがドリフト層3に注入されることにより、p型ボディ領域4が形成される。次に、n領域5を形成するためのイオン注入が実施される。具体的には、たとえばPリンイオンがp型ボディ領域4に注入されることにより、p型ボディ領域4内にn領域5が形成される。さらに、p領域6を形成するためのイオン注入が実施される。具体的には、たとえばAlイオンがp型ボディ領域4に注入されることにより、p型ボディ領域4内にp領域6が形成される。上記イオン注入は、たとえばドリフト層3の主面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。マスク層の開口は、たとえばRIEにより形成することができる。次に、工程S40として活性化アニール工程が実施される。この工程S40では、たとえばアルゴンなどの不活性ガス雰囲気中において1700°Cに加熱し、30分間保持する熱処理が実施される。これにより、上記工程S30において注入された不純物が活性化する。上記工程S20~S40は、炭化珪素基板1上に活性層7を形成する活性層形成工程を構成する。次に、工程S50としてゲート酸化膜形成工程が実施される。この工程S50では、図4および図5を参照して、たとえば酸素雰囲気中において1300°Cに加熱して60分間保持する熱処理が実施されることにより、酸化膜ゲート酸化膜91が形成される。この工程S50の後に、NOアニール工程が実施されてもよい。このNOアニール工程では、雰囲気ガスとして一酸化窒素NOガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば1100°C以上1300°C以下の温度で1時間程度保持する条件を採用することができる。このような熱処理により、酸化膜91とドリフト層3との界面領域に窒素原子が導入される。これにより、酸化膜91とドリフト層3との界面領域における界面準位の形成が抑制され、最終的に得られるMOSFET100のチャネル移動度を向上させることができる。なお、雰囲気ガスとして、NOガスに代えて酸化膜91とドリフト層3との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。さらに、NOアニール工程に続いて、Arアニール工程が実施されることが好ましい。このArアニール工程では、雰囲気ガスとしてアルゴンArガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記NOアニール工程における加熱温度を超え、酸化膜91の融点未満の温度で1時間程度保持する条件を採用することができる。このような熱処理により、酸化膜91とドリフト層3との界面領域における界面準位の形成がさらに抑制され、最終的に得られるMOSFET100のチャネル移動度を向上させることができる。なお、雰囲気ガスとして、Arガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。次に、工程S60としてゲート電極形成工程が実施される。この工程S60では、図5および図6を参照して、まず、たとえばCVDChemicalVaporDeposition法により高濃度に不純物が添加された導電体であるポリシリコン膜が酸化膜91上に形成される。そして、所望のゲート電極93の形状に合わせてポリシリコン膜上にマスク層が形成され、たとえばRIEが実施されることによりゲート電極93が形成される。次に、工程S70としてコンタクト電極形成工程が実施される。この工程S70では、図6および図7を参照して、ゲート電極93および酸化膜91上を覆うように、たとえばCVD法により二酸化珪素などの絶縁体からなる絶縁膜が形成される。次に、当該絶縁膜上に所望のソースコンタクト電極92の形状に合わせてマスク層が形成される。そして、たとえばRIEが実施されることによりソースコンタクト電極を形成すべき領域に対応する絶縁膜および酸化膜91が除去される。これにより残存した絶縁膜が層間絶縁膜94となる。さらに、絶縁膜および酸化膜91が除去された領域および炭化珪素基板1のバッファ層2とは反対側の主面上にニッケル膜が形成される。そして、このニッケル膜が加熱され、少なくともその一部がシリサイド化することにより、ソースコンタクト電極92およびドレイン電極96が形成される。次に、図2を参照して、配線形成工程が実施される。配線形成工程としては、まず工程S80として導電体膜形成工程が実施される。この工程S80では、図7および図1を参照して、たとえば蒸着法によりアルミニウムなどの導電体からなる導電体膜が形成される。次に、工程S90として導電体膜加工工程が実施される。この工程S90では、工程S80において形成された導電体膜の一部がRIEによりエッチングされることにより除去され、ソース配線95が完成する。次に、図2を参照して、パッシベーション膜形成工程が実施される。パッシベーション膜形成工程としては、まず工程S100として絶縁体膜形成工程が実施される。この工程S100では、図1を参照して、たとえばCVD法により二酸化珪素などの絶縁体からなる絶縁体膜がソース配線95を覆うように形成される。次に、工程S110として絶縁体膜加工工程が実施される。この工程S110では、工程S100において形成された絶縁体膜の一部がRIEによりエッチングされることにより除去され、パッシベーション膜97が完成する。なお、配線形成工程とパッシベーション膜形成工程とは、順序を入れ替えて実施することもできる。次に、図2を参照して、工程S120としてリーク電流低減アニール工程が実施される。この工程S120では、炭化珪素基板1を50°C以上の温度に加熱するアニールが実施される。より具体的には、上記工程S10~S110までが実施されることにより得られた構造体が50°C以上の温度域に加熱される。これにより、配線形成工程およびパッシベーション膜形成工程において実施されたRIEに起因したリーク電流の発生が抑制される。以上の手順により、本実施の形態におけるMOSFET100は完成する。ここで、たとえば上記工程S60やS70においてRIEが実施された場合でも、工程S70では、たとえばニッケル膜をシリサイド化させるためのアニールが実施される。そして、このアニールによる加熱により、工程S60やS70において実施されたRIEに起因したリーク電流の発生は抑制される。しかし、工程S90においてRIEが実施された後には、当然には50°C以上に加熱するアニールは実施されない。そのため、工程S90や工程S110において実施されたRIEに起因して、リーク電流が発生するおそれがある。これに対し、本実施の形態におけるMOSFET100の製造方法では、工程S120としてリーク電流低減アニール工程が実施される。これにより、工程S90や工程S110において実施されたRIEに起因したリーク電流の発生が抑制される。その結果、本実施の形態におけるMOSFET100の製造方法によれば、リーク電流の発生が抑制されたMOSFET100を製造することができる。なお、上記工程S120では、アニール温度は400°C以下とされることが好ましい。これにより、たとえば上述のように配線形成工程においてアルミニウムからなる配線が形成された場合でも、工程S120におけるアニールによる配線へのダメージを抑制することができる。また、本実施の形態におけるMOSFET100の製造方法では、上記工程S120よりも後にRIEが実施されないことが好ましい。これにより、新たにリーク電流の原因が発生することを抑制することができる。さらに、工程S120におけるアニールは、不活性ガス中において実施されてもよい。アニールが比較的低温で実施される場合、アニールは空気中で実施することがコストの観点から好ましい。しかし、アニールが比較的高温で実施される場合、MOSFET100の酸化をより確実に抑制する観点から、雰囲気として不活性ガスが採用されることが好ましい。実施の形態2次に、本発明の他の実施の形態である実施の形態2について説明する。図8を参照して、本実施の形態における半導体装置であるIGBT200は、導電型がp型である炭化珪素基板201と、バッファ層202導電型はn型でもp型でもよいと、炭化珪素からなり導電型がn型のドリフト層203と、導電型がp型の一対のp型ボディ領域204と、導電型がn型のn領域205と、導電型がp型のp領域206とを備えている。バッファ層202は、炭化珪素基板201の一方の主面201A上に形成されており、ドリフト層203よりも高濃度の不純物を含んでいる。ドリフト層203は、バッファ層202上に形成され、n型不純物を含むことにより導電型がn型となっている。バッファ層202およびドリフト層203は、炭化珪素基板201の一方の主面201A上に形成されたエピタキシャル成長層である。一対のp型ボディ領域204は、ドリフト層203において、炭化珪素基板201側の主面とは反対側の主面203Aを含むように互いに分離して形成され、p型不純物を含むことにより、導電型がp型となっている。p型ボディ領域204に含まれるp型不純物は、たとえばアルミニウムAl、硼素Bなどである。n領域205は、上記主面203Aを含み、かつp型ボディ領域204に取り囲まれるように、一対のp型ボディ領域204のそれぞれの内部に形成されている。n領域205は、n型不純物、たとえばPなどをドリフト層203に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域206は、上記主面203Aを含み、かつp型ボディ領域204に取り囲まれるとともに、n領域205に隣接するように一対のp型ボディ領域204のそれぞれの内部に形成されている。p領域206は、p型不純物、たとえばAlなどをp型ボディ領域204に含まれるp型不純物よりも高い濃度密度で含んでいる。上記バッファ層202、ドリフト層203、p型ボディ領域204、n領域205およびp領域206は、活性層207を構成する。さらに、図8を参照して、IGBT200は、ゲート絶縁膜としてのゲート酸化膜291と、ゲート電極293と、一対のエミッタコンタクト電極292と、層間絶縁膜294と、エミッタ配線295と、コレクタ電極296と、パッシベーション膜297とを備えている。ゲート酸化膜291は、主面203Aに接触し、一方のn領域205の上部表面から他方のn領域205の上部表面にまで延在するように主面203A上に形成され、たとえば二酸化珪素SiO2からなっている。ゲート電極293は、一方のn領域205上から他方のn領域205上にまで延在するように、ゲート酸化膜291上に接触して配置されている。また、ゲート電極293は、不純物が添加されたポリシリコン、Alなどの導電体からなっている。エミッタコンタクト電極292は、一対のn領域205上のそれぞれからp領域206上にまで達するとともに、主面203Aに接触して配置されている。また、エミッタコンタクト電極292は、たとえばニッケルシリサイドなど、n領域205およびp領域206の両方にオーミックコンタクト可能な材料からなっている。層間絶縁膜294は、主面203A上においてゲート電極293を取り囲み、かつ一方のp型ボディ領域204上から他方のp型ボディ領域204上にまで延在するように形成され、たとえば絶縁体である二酸化珪素SiO2からなっている。エミッタ配線295は、主面203A上において、層間絶縁膜294を取り囲み、かつエミッタコンタクト電極292の上部表面上にまで延在している。また、エミッタ配線295は、Alなどの導電体からなり、エミッタコンタクト電極292を介してn領域205と電気的に接続されている。コレクタ電極296は、炭化珪素基板201においてドリフト層203が形成される側とは反対側の主面に接触して形成されている。このコレクタ電極296は、たとえばニッケルシリサイドなど、炭化珪素基板201とオーミックコンタクト可能な材料からなっており、炭化珪素基板201と電気的に接続されている。パッシベーション膜297は、エミッタ配線295を覆うように形成され、二酸化珪素などの絶縁体からなっている。次に、IGBT200の動作について説明する。図8を参照して、ゲート電極293に電圧を印加し、当該電圧が閾値を超えると、ゲート電極293下のゲート酸化膜291に接するp型ボディ領域204に反転層が形成され、n領域205とドリフト層203とが電気的に接続される。これにより、n領域205からドリフト層203に電子が注入され、これに対応して炭化珪素基板201からバッファ層202を介して正孔がドリフト層203に供給される。その結果、IGBT200がオン状態となり、ドリフト層203に伝導度変調が生じてエミッタコンタクト電極292-コレクタ電極296間の抵抗が低下した状態で電流が流れる。一方、ゲート電極293に印加される上記電圧が閾値以下の場合、上記反転層が形成されないため、ドリフト層203とp型ボディ領域204との間が逆バイアスの状態が維持される。その結果、IGBT200がオフ状態となり、電流は流れない。ここで、IGBT200の製造プロセスにおいてRIEが用いられることに起因して、何ら対策を採らない場合、上記動作においてリーク電流が発生し、意図しない電流が流れるおそれがある。しかし、本実施の形態におけるIGBT200は、以下に説明する本実施の形態における半導体装置の製造方法により製造されるため、リーク電流が抑制されている。次に、実施の形態2におけるIGBT200の製造方法の一例について、図9~図14を参照して説明する。実施の形態2におけるIGBT200の製造方法は、基本的には上記実施の形態1におけるMOSFET100の製造方法と同様に実施することができる。具体的には、図9を参照して、本実施の形態におけるIGBT200の製造方法では、まず工程S210として炭化珪素基板準備工程が実施される。この工程S210では、図10を参照して、たとえば{0001}面に対するオフ角が50°以上65°以下である主面201Aを有する炭化珪素基板201が準備される。次に、工程S220としてエピタキシャル成長工程が実施される。この工程S220では、図10を参照して、エピタキシャル成長により炭化珪素基板201の一方の主面201A上にバッファ層202およびドリフト層203が順次形成される。次に、工程S230としてイオン注入工程が実施される。この工程S230では、図10および図11を参照して、まずp型ボディ領域204を形成するためのイオン注入が実施される。具体的には、たとえばAlアルミニウムイオンがドリフト層203に注入されることにより、p型ボディ領域204が形成される。次に、n領域205を形成するためのイオン注入が実施される。具体的には、たとえばPリンイオンがp型ボディ領域204に注入されることにより、p型ボディ領域204内にn領域205が形成される。さらに、p領域206を形成するためのイオン注入が実施される。具体的には、たとえばAlイオンがp型ボディ領域204に注入されることにより、p型ボディ領域204内にp領域206が形成される。上記イオン注入は、たとえばドリフト層203の主面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。次に、工程S240として活性化アニール工程が実施される。この工程S240では、たとえばアルゴンなどの不活性ガス雰囲気中において1700°Cに加熱し、30分間保持する熱処理が実施される。これにより、上記工程S230において注入された不純物が活性化する。次に、工程S250としてゲート酸化膜形成工程が実施される。この工程S250では、図11および図12を参照して、たとえば酸素雰囲気中において1300°Cに加熱して60分間保持する熱処理が実施されることにより、酸化膜ゲート酸化膜291が形成される。この工程S250の後に、NOアニール工程およびArアニール工程が実施されてもよい。このNOアニール工程およびArアニール工程は、実施の形態1の場合と同様に実施することができる。次に、工程S260としてゲート電極形成工程が実施される。この工程S260では、図12および図13を参照して、上記実施の形態1の工程S60と同様に、たとえばCVD法によりポリシリコン膜が酸化膜291上に形成された後、たとえばRIEが実施されることによりゲート電極293が形成される。次に、工程S270としてコンタクト電極形成工程が実施される。この工程S270では、図13および図14を参照して、上記実施の形態1の工程S70と同様に、たとえばCVD法により絶縁膜が形成された後、RIEが実施されることによりエミッタコンタクト電極を形成すべき領域に対応する絶縁膜および酸化膜291が除去され、層間絶縁膜294が形成される。そして、絶縁膜および酸化膜291が除去された領域および炭化珪素基板201のバッファ層202とは反対側の主面上にニッケル膜が形成され、少なくともその一部がシリサイド化するアニールが実施されることにより、エミッタコンタクト電極292およびコレクタ電極296が形成される。次に、図9を参照して、配線形成工程およびパッシベーション膜形成工程が実施される。配線形成工程としては、まず工程S280として導電体膜形成工程が実施された後、工程S290として導電体膜加工工程が実施される。この工程S280およびS290は、実施の形態1の工程S80およびS90と同様に実施することができる。また、パッシベーション膜形成工程としては、まず工程S300として絶縁体膜形成工程が実施された後、工程S310として絶縁体膜加工工程が実施される。この工程S300およびS310は、実施の形態1の工程S100およびS110と同様に実施することができる。次に、図9を参照して、工程S320としてリーク電流低減アニール工程が実施される。この工程S320では、上記実施の形態1の工程S120と同様に、炭化珪素基板201を50°C以上の温度に加熱するアニールが実施される。これにより、配線形成工程およびパッシベーション膜形成工程において実施されたRIEに起因したリーク電流の発生が抑制される。以上の手順により、本実施の形態におけるIGBT200は完成する。ここで、本実施の形態におけるIGBT200の製造方法では、工程S320としてリーク電流低減アニール工程が実施される。これにより、工程S290や工程S310において実施されたRIEに起因したリーク電流の発生が抑制される。その結果、本実施の形態におけるIGBT200の製造方法によれば、リーク電流の発生が抑制されたIGBT200を製造することができる。RIE後にアニールを実施することによるリーク電流の低減効果を確認する実験を行なった。実験の手順は以下の通りである。まず、以下の手順で実験用サンプルを作製した。n型炭化珪素基板を準備し、当該炭化珪素基板の一方の主面を熱酸化することによりゲート酸化膜を想定した酸化膜を形成した。次に、当該酸化膜上にアルミニウム膜およびレジスト膜を順次形成した。そして、フォトリソグラフィーによりレジスト膜に開口を形成してマスク層とし、当該マスク層を用いてRIEによりアルミニウム膜の一部を除去し、上記酸化膜の一部を露出させた。このとき残存したアルミニウム膜は、ゲート電極に対応する。その後、マスク層レジスト層を除去することにより実験用のMOSキャパシタを得た。そして、得られたMOSキャパシタを25°C~100°Cの温度域で加熱するアニールを行ない実験用サンプルとした。次に、上記実験用サンプルの炭化珪素基板とアルミニウム膜との間にゲート電圧に対応する電圧を印加し、電流を測定した。この電流は、リーク電流に対応する。次に、実験結果について図15~図17に基づいて説明する。図15において、横軸は炭化珪素基板とアルミニウム膜との間の酸化膜に印加された電界、縦軸は測定されたリーク電流を示している。図15には、アニール温度を25°C、30°C、35°C、40°C、50°C、60°C、70°Cおよび100°Cとして作製された実験用サンプルに対応する結果が示されている。また、図16および図17において、横軸はアニール温度、縦軸はリーク電流を示している。なお、図16および図17は、それぞれ酸化膜に印加された電界が3MV/cmおよび4MV/cmの場合を示している。この3~4MV/cmの電界は、一般的なMOSFETにおいてゲート酸化膜に印加される電界に相当する。また、図16および図17における破線はリーク電流の測定限界を示している。次に、実験結果について説明する。図15を参照して、アニール温度が高くなるに従ってリーク電流の値が小さくなっている。そして、図16および図17を参照して、ゲート電圧として通常使用される範囲においては、アニール温度を50°C以上とすることによりリーク電流が測定限界にまで低減されている。以上の実験結果より、RIEの実施に起因して発生するリーク電流は、50°C以上のアニールにより十分に抑制可能であることが確認された。今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。