対電極を有する4つのトランジスタを持つSRAMメモリセルであって、-半導体材料で形成された第1の領域5aであって、直列に接続された第1の伝送トランジスタ1aと第1のドライバトランジスタ2aとを有し、これらの共通端子は第1の電気ノードFとなっている、第1の領域5aと、-半導体材料で形成された第2の領域5bであって、直列に接続された第2の伝送トランジスタ1bと第2のドライバトランジスタ2bとを有し、これらの共通端子は第2の電気ノードSとなっている、第2の領域5bと、-第1及び第2の対電極4を有する支持基板であって、前記第1及び第2の対電極4は、半導体材料で形成された前記第1の領域及び前記第2の領域5とそれぞれ面して配置される、支持基板と、を備え、-前記第1の伝送トランジスタ1aと前記第2のドライバトランジスタ2bとは、前記第1の電気ノードFと前記第2の電気ノードSとを通過する面FSの第1の側の上にあり、前記第1のドライバトランジスタ2aと前記第2の伝送トランジスタ1bとは、前記面FSの他の側に上にあり、-前記対電極4の接続と、結合されたゲート電極の接続とは、前記面FSにより分離される、ことを特徴とするSRAMメモリセル。前記ドライバトランジスタ2と前記伝送トランジスタ1とのゲート電極コンタクトは、それぞれのアクティブ領域5のそれぞれの側に配置される、ことを特徴とする請求項1に記載のセル。前記第1の半導体材料領域5aは、前記ドライバトランジスタ2aと前記伝送トランジスタ1aとの間で異なる幅となっている、請求項1または2に記載のセル。前記第1の半導体材料領域5aは、長さ方向の壁の面においてジグザグ型である、ことを特徴とする請求項3に記載のセル。前記第1の伝送トランジスタ1aの前記ゲート電極の長さ方向の軸は、前記第2のドライバトランジスタ2bの前記ゲート電極の長さ方向の軸と一列である、ことを特徴とする請求項1から4のいずれか1つに記載のセル。前記第2の伝送トランジスタ1bの前記ゲート電極の長さ方向の軸は、前記第1のドライバトランジスタ2aの前記ゲート電極の長さ方向の軸と一列である、ことを特徴とする請求項5に記載のセル。前記ドライバトランジスタ2のゲートコンタクト9は、前記伝送トランジスタ1のゲートコンタクトよりも広い表面を有する、ことを特徴とする請求項1から6のいずれか1つに記載のセル。前記第1及び第2の半導体材料領域5a、5bと、前記第1及び第2の対電極4a、4bとの間で対称な対称軸を備える、ことを特徴とする請求項1から7のいずれか1つに記載のセル。第1のタイプのドーパントによりドープされた支持基板中の前記第1及び第2の対電極4は、互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により、前記支持基板の残りの部分と分離され、ていることを特徴とする請求項1から8のいずれか1つに記載のセル。請求項1から9のいずれか1つに記載のセルを組み込むメモリデバイスであって、前記第1の半導体材料領域5aが複数のドライバトランジスタ2と伝送トランジスタ1aを備える、ことを特徴とするメモリデバイス。本発明の目的は、製造方法の複雑さが増加することを避けつつ、従来技術のメモリセルと比べて非常にコンパクトであるメモリセルを提供することである。このような要求に合わせるために、添付の請求の範囲による装置が提供され、特に、以下のような装置が提供される。-半導体材料で形成された第1の領域であって、直列に接続された第1の伝送トランジスタと第1のドライバトランジスタとを有し、これらの共通の端子は第1の電気ノードとなっている、第1の領域と、-半導体材料で形成された第2の領域であって、直列に接続された第2の伝送トランジスタと第2のドライバトランジスタとを有し、これらの共通の端子は第2の電気ノードとなっている、第2の領域と、-第1の対電極と第2の対電極とを有する支持基板であって、第1の対電極と第2の対電極とは、それぞれ、半導体材料で形成された第1の領域と第2の領域とオーバーラップするように配置されている、支持基板と、を備える装置であって、-第1の伝送トランジスタと第2のドライバトランジスタとは第1の電気ノードと第2の電気ノードとを通過する面の第1の側の上にあり、第1のドライバトランジスタと第2の伝送トランジスタとはこの面の他の側の上にあり、-対電極の接続と、結合されたゲート電極との接続とは、この面の各側の上に配置される。他の利点及び特徴は、本発明の特定の実施形態についての下記の説明により、さらに明らかにされる。本発明の特定の実施形態は、単なる例示であって、本発明を限定するものではない。本発明の特定の実施形態は、添付の図面により示される。図4に示されるように、SRAMメモリセルは、4つのトランジスタ、すなわち、2つの伝送トランジスタ1a、1bと、2つのドライバトランジスタ2a、2bとを備える。伝送トランジスタ1は、ビットラインBL、BLCと、グランドGND又はセルの供給電圧Vddといった所定電圧との間で、ドライバトランジスタ2と直列に接続される。従って、メモリセルは2つのトランジスタ対を有し、それらは直列に接続されている。これらのトランジスタ対のそれぞれは、アクティブ領域5により形成され、詳細には、アクティブ領域5は、半導体材料で形成され、他のアクティブ領域と支持基板とから電気的に絶縁されている。伝送トランジスタ1は両方ともビットラインBL、BLCと接続され、ドライバトランジスタ2は両方とも、例えばソース/ドレインコンタクト8といった、それらのソース/ドレイン電極の1つを介して、グランドGND又は電圧Vddと接続される。このようにして、第1のアクティブ領域5aは、例えば図4の左側に配置されるアクティブ領域は、第1の伝送トランジスタ1aとドライバトランジスタ2aとを備える。第1の伝送トランジスタ1aは、それらのソース及びドレイン電極を用いて、第1のドライバトランジスタ2aと直列に接続される。従って、2つのトランジスタは共通電極を、すなわち、第1の電気ノードFを形成する半導体材料領域の容積volumeの一部を有する。2つのトランジスタは有利には共通コンタクト8を有する。同様に、第2のアクティブ領域5bは、例えば図4の右に配置されたアクティブ領域は、第2の伝送トランジスタ1bとドライバトランジスタ2bとを備える。第2の伝送トランジスタ1bは、それらのソース及びドレイン電極を用いて、第2の伝送トランジスタ2bと直列に接続される。従って、これらの2つのトランジスタは共通電極を、すなわち、第2の電気ノードSを形成する半導体材料領域の容積の一部を有する。2つのトランジスタは有利には共通コンタクト8を有する。伝送トランジスタ1は、例えばpMOSトランジスタといった第1の伝導タイプであり、例えばnMOSトランジスタといった第1の伝導タイプと反対の第2の伝導タイプである。ドライバトランジスタ2と伝送トランジスタ1との伝導タイプを、互いに反対の伝導タイプであるように交換することが可能である。伝送トランジスタ1とドライバトランジスタ2とは、対電極4を有するセミコンダクタ-オン-インシュレータータイプであり、それらは基板の上に形成され、その基板は、支持基板と電気的絶縁材料の層と半導体材料の層とを連続的に備える。半導体材料で形成された第1のアクティブ領域5と第2のアクティブ領域5とは、半導体材料層に形成される。これらの第1のアクティブ領域5と第2のアクティブ領域5とは、分離された電気絶縁パターンにより互いに電気的に絶縁されている。この絶縁パターンは、例えば酸化シリコンまたは窒化シリコンといった電気絶縁材料により形成することができ、もしくは、これらの2つの領域5の間を電気的コンタクトが存在しないように半導体材料の層の一部をエッチングすることにより形成することができる。このようにして、第1の伝送トランジスタ1aと第1のドライバトランジスタ2aとは、同じアクティブ領域、第1のアクティブ領域5a、すなわち同じ容積の半導体材料を共有する。先に説明したように、第1の伝送トランジスタ1aと第1のドライバトランジスタ2aとは、ソース/ドレイン電極を共有し、好ましくは、ソース/ドレイン電極は、結合したコンタクトassociatedcontact8であって、典型的なビア、垂直に向いた電気伝導体electricconductorである。同様に、第2の伝送トランジスタ1bと第2のドライバトランジスタ2bとは、同じアクティブ領域である第2のアクティブ領域5bを、すなわち同じ容積の半導体材料を共有する。第2の伝送トランジスタ1bと第2のドライバトランジスタ2bとは、ソース/ドレイン電極を共有し、好ましくは、ソース/ドレイン電極は、結合したコンタクト8であって、典型的なビアである。メモリセルは第1の対電極4と第2の対電極4とを備える。第1の対電極4aは第1のアクティブ領域5aとオーバーラップし、第2の対電極4bは第2のアクティブ領域5bとオーバーラップする。対電極4とそれと結合したアクティブ領域5との間のオーバーラップする方向は、垂直であり、2つのエレメントは、電気的絶縁材料により分離される。第1の対電極は、第1の伝送トランジスタと第1のドライバトランジスタとに共通であり、一方、第2の対電極は、第2の伝送トランジスタと第2のドライバトランジスタと共通である。特有の実施形態においては、非常にコンパクトなメモリセルを得ることができることを可能にし、第1のアクティブ領域、及び有利には第2のアクティブ領域5は、細長い形状をしている。細長いアクティブ領域5は、結合する伝送トランジスタ及びドライバトランジスタのそれぞれのdistinctソース/ドレイン電極を通過する方向に向いている。他の実施形態においては、同じアクティブ領域5の伝送トランジスタ1とドライバトランジスタ2とのソース/ドレインコンタクトは、一列に並んでいる。第1のアクティブ領域5aと第2のアクティブ領域5bとは平行であり、すなわち、第1のアクティブ領域5aと第2のアクティブ領域5bとは、平行な長さ方向の軸longitudibalaxisを有する。アクティブ領域5の長さ方向の軸は、アクティブ領域5の伝送トランジスタ1とドライバトランジスタ2とを通過する軸と対応する。長さ方向の軸は、2つのトランジスタのソース/ドレインコンタクト8を通過する軸と対応する。さらに長さ方向の軸は、有利には、アクティブ領域5の上に堆積されたゲート電極の長さ方向の軸と垂直である軸である。特有の実施形態においては、アクティブ領域の平行性からはずれ、多少のオフセットが生じることも可能である。図4及び図5に示されるような他の実施形態においては、アクティブ領域5の幅は、その長さ方向の軸に沿って一定ではなく、しかしながら、与えられるトランジスタに対しては一定または実質的に一定である。それによるアクティブ領域5の幅の違いは、伝送トランジスタ1とドライバトランジスタ2との間に存在する。アクティブ領域5のこの幅の違いは、トランジスタの伝導チャンネルconductionchannelの実効幅effectivewidthを調整することを可能にする。このようにして、ドライバトランジスタ2に対して伝送トランジスタ1の電気的特性を調節することを可能にする。特有の実施形態においては、アクティブ領域5はフラットな長さ方向の壁longitudinalwallであり、一方、それに対向する壁は、例えばステップ状のジグザク型dogtoothである。他の実施形態によれば、2つの長さ方向の壁はそれぞれジグザグ型を示す。用いることができるデザインルールに従って、このジグザグ型は、アクティブ領域と電極である金属コンタクトとの間に良好な電気接続を確保する。しかしながら、ジグザグ型は、アクティブ領域をパターニングすることを含むフォトリソグラフィ工程の制御をより難しくする。1つの場合においては、アクティブ領域5は、ブロード領域ドライバトランジスタの延長部を備える細長い領域であり伝送トランジスタ、好ましくは対称な長さ方向の軸longitudinalaxisofsymmetryを有し、一方、他の場合においては、図4及び図5で見られるように、薄い部分伝送トランジスタはブロード部分と比べてオフセットがある。第1のアクティブ領域5aと第2のアクティブ領域5bとは、ディメンジョンという観点から有利には同じである。それらは、同じ長さ、同じ幅を持ち、もしくは、幅に変化がある場合には、同じ幅を変化させることができる。同じ半導体材料層に基づいている限りにおいては、2つのアクティブ領域5は同じ厚さを有する。製造方法における誤差と関連するレンジの変化の中に、ディメンジョンの変化が納まっている限りは、ディメンジョンは同じである。パラメータが同じであることは、従って、構造のモデルオペレーションを容易にし、構造の形成を容易にする。例えば、異なる方法であっても変化の影響は同じであり、従って装置の変化は実質的には同じオーダーの規模magnitudeとなる。第1のドライバトランジスタ2aと第1の伝送トランジスタ1aとによって形成される第1のドランジスタのセットは、第2のドライバトランジスタ2bと第2の伝送トランジスタ1bとによって形成された第2のトランジスタのセットと面している。従って、第1と第2との領域が同じ長さを有し、両方ともがトランジスタのセットを備える限り、第1と第2との領域は実際同じである。軸A-A ́は第1のアクティブ領域のビットラインBLと接続されたソース/ドレインコンタクト8と交わっており、ソース/ドレインコンタクト8はここではGNDであるようなプリセット電位と接続されており、軸A-A ́は有利にはゲート電極6、7の長さ方向の軸B-B ́と平行である。このことは、セーフティマージンを減らした非常にコンパクトなメモリセルを得ることを可能にする。同様に、アクティブ領域5の長さ方向の軸は、軸A-A ́及び軸B-B ́と垂直である。第1のトランジスタのセットと第2とのトランジスタのセットとは、頭から尻尾まで接続され、例えば、ドライバトランジスタと伝送トランジスタとの列alignmentは逆となる。従って、第1の伝送トランジスタ1aは第2のドライバトランジスタ2bと面しており、第1のドライバトランジスタ2aは第2の伝送トランジスタ1bと面している。面している方向は、軸B-B ́に沿っている。伝送トランスジスタと伝送トランジスタとの接続はそれぞれビットライン、グランドGNDもしくは電圧Vddと接続されていることは、いうまでもない。この2つのトランジスタのセットを頭から尻尾まで構成organizationすることにより、従来技術のセルと比較して同等のメモリセルのゲインを得ることができる。言い換えると、第1の電気ノードFと第2の電気ノードSとを通過する基板と垂直な面FSに対して、第1の伝送トランジスタ1aと第2のドライバトランジスタ2bとは、この面の第1の側の上にあり、一方、第2の伝送トランジスタ1bと第1のドライバトランジスタ2aとは、この面FSの一方の側にある。対電極4と結合されたゲート電極7との接続は、有利には面FSのそれぞれの側に上にあり、コンパクトな構造を維持する。実際、ドライバトランジスタ2は対電極4と結合され、この対電極4は、ゲート電極を形成するコンタクトの製造のために、細長い部分となる。対電極4の間のショートの問題を避けるために、異なる電極のデザインにおいてセーフティマージンをとることが重要である。従来技術においては、セーフティマージンLは、ドライバトランジスタ2のゲート電極とそれと結合した対電極との間の接続を確保し、ショートを避けるものである。ドライバトランジスタのゲート電極7とこのトランジスタと結合されたソース/ドレインコンタクト8との間のショートを避けるために用いられるセーフティマージンMが存在する。しかしながら、伝送トランジスタ1に面しているドライバトランジスタ2を配置することにより、ゲート電極とソース/ドレインコンタクトの間のセーフティマージンと、2つの対電極の間のセーフティマージンとは、互いに合算されることはない。各トランジスタはゲート電極6、7を備え、それらの第1の部分、すなわち細長い部分は、半導体材料層中の伝送チャンネルconductionchannelの長さを定義する目的を有し、それらの第2の部分、すなわち広がった部分は、ゲートコンタクトを位置させる目的を有する図4。それにより、伝送チャンネルの長さよりも広がったゲートコンタクトを用いることを可能にする。しかしながら、特定の場合、ゲート7の細長い部分のみでドライバトランジスタを形成する図5。この特定の場合には、伝送トランジスタを見積もることができる。図4及び図5に示されるような特有の実施形態においては、第1の伝送ランジスタ1aのゲートコンタクト9と第2のドライバトランジスタ2bのゲートコンタクト9とは第1の横方向firstlateraldirectionに向いており、詳細には、ゲートヘッド、広がったゲート部分、または、コンタクト9を含む部分は、それぞれのアクティブ領域の同じ側に位置しアクティブ領域の長さ方向の軸に対して、例えば対応するアクティブ領域の左に位置する。反対に、第2の伝送トランジスタのゲートコンタクト9と第1のドライバトランジスタとのゲートコンタクト9とは第2の横方向secondlateraldirectionを向いており、その方向は第1の横方向と反対であり、詳細には、ゲートヘッドをそれぞれのアクティブ領域の同じ側に位置させることができ、例えば、ゲートヘッドに対応するアクティブ領域の右に位置させることができる。この結果、ドライバトランジスタ2のゲートヘッドを、もしくは、伝送トランジスタ1のゲートヘッドを、2つのアクティブ領域の間に形成することができる。非常に有利な方法によれば、ドライバトランジスタ2のゲートヘッドは、アクティブ領域の間に位置し、これによりメモリセルの表面積を減らすことが可能となる。ゲート電極7の広がったゲートヘッドがない場合には、ドライバトランジスタのゲート電極のほとんどが2つのアクティブ領域の間に形成される。言い換えると、1つの同じアクティブ領域5におけるドライバトランジスタ2のゲート電極コンタクトと伝送トランジスタ1のゲート電極コンタクトとは、それらのアクティブ領域5の各側に配置される。有利な方法によれば、また、第1の伝送トランジスタ1aのゲート電極と第2のドライバトランジスタ2bとのゲート電極とは、一列に並ぶ。同様に、第2の伝送トランジスタ1bのゲート電極と第1のドライバトランジスタ2aのゲート電極ともまた一列に配置される図4及び5。長さ方向の軸は同じであり、従って、ドライバトランジスタと伝送トランジスタとは向かい合うように一列に配置される。すべてのトランジスタは、バックゲートを有するトランジスタであり、例えば、各トランジスタは2つのゲート電極を備え、加えて第1のソース/ドレイン電極と第2のソース/ドレイン電極と伝送チャンネルとを備える。従来技術においては、2つのゲート電極を伝送チャンネルの各側に配置し、伝送チャンネルの対向する2つの面を定義する。ゲート電極は、電気的絶縁材料により伝送チャンネルから分離されている。第1のゲート電極はゲート材料で形成され、ゲート材料は半導体材料層の上に堆積され、且つ、ゲート絶縁体により半導体材料から分離されている。第2のゲート電極は、支持基板の部分により形成され、支持基板は絶縁材料層により半導体材料層から分離されている。ゲート電極またはゲート対電極からチャンネル通常はアクティブ領域を分離した電気絶縁材料は、同一であることもでき、もしくは、異なる組成、及び/又は厚さとすることができる。第2のゲート電極は通常対電極と呼ばれる。対電極は、例えば、支持基板の部分にドーピングすることにより、もしくは金属を用いることにより、従来の方法を用いて支持基板中に形成される。対電極の表面積は、結合されたアクティブ領域の表面積と実質的に対応する。しかし、広くすることも、細長くすることもでき、また長くも短くもすることができる。しかしながら、静電効果electrostaticeffectを得るために、対電極は少なくともトランジスタの伝導チャンネルとオーバーラップさせる。アクティブ領域を含む半導体材料の厚さに依存して、第2の電極対電極は第2のチャンネルを形成することはできない。対電極はゲートの静電制御を調整するだけであり、それによってトランジスタの電圧しきい値を制御する。メモリセルにおいては、第1の伝送トランジスタの対電極と第1のドライバトランジスタの対電極とは共通である。従って、これらの2つのトランジスタと1つの対電極のコンタクト接続に対して、1つの対電極を形成することで十分である。1つの対電極と1つの対電極のコンタクト接続とを必要とする第2の伝送トランジスタと第2のドライバトランジスタとの場合であっても同様である。最大限コンパクトであるように求められているメモリセルを形成するために、このコンタクト接続は、有利には結合されたドライバトランジスタのゲートコンタクトに非常に近い位置に配置される。有利には、対電極の表面積はアクティブ領域と同一であり、且つ、上面において、2つのパターンは互いに超えることがないように、アクティブ領域とオーバーラップする。各ドライバトランジスタの第1のゲート電極と対電極とは、同じ信号が与えられ、従って同じ電位となるように、互いに電気的に接続される。伝送トランジスタにおいては、第1のゲート電極と対電極とは電気的に分離される。コンパクトなセルを得るために、1つの垂直コンタクト9は、例えばビアであり、ドライバトランジスタのゲート電極7とその対電極との間に電気的接続を構成する。伝送トランジスタ1とドライバトランジスタ2との頭から尻尾までを第1のアクティブ領域5と第2のアクティブ領域5との間に配置することにより、ゲートコンタクトは、各トランジスタのセットの2つの共通するソース/ドレイン電極を通過するようなラインの両側に配置される。従って、求められるメモリセルを形成するためには、2つの金属の内部接続面metalinterconnectionlevelを必要とすることなく、1つの金属内部接続面で十分である。対電極4の接続と、結合されたドライバトランジスタのゲート電極5の接続とは、面SFの各側に配置される。図4及び図5に示されるように、第2のドライバトランジスタ2bのゲートコンタクト9は、メモリセルの上部に配置され、詳細には面SFの上方である。反対側の電気ノード第1の電気ノードへのゲートコンタクトの接続は、面SFを通過することのないように形成することができる。同様に、第1のドライバトランジスタのゲートコンタクトは、メモリセルの下部に配置される、詳細には面SFの下方である。好ましくは対称に2つの電気ノードをそれぞれ、同じ金属内部接続面中のゲートコンタクト他のアクティブ領域に接続することが可能である。この構造は対称なセルがより頑丈でruggedより安定した回路を得るための好ましい要素を獲得することを可能にし、特に浮遊容量straycapacitanceの制御という観点において、好ましい要素を獲得することを可能にする。異なる他の実施形態においては、対電極コンタクトの能力をシンプルで、且つコンパクトな方法により見積もることを可能にする。第1の実施形態によれば、ゲートコンタクト9は、ドライバトランジスタのゲートヘッドと比べて大きな表面積を有する。ゲートヘッドに近接した半導体材料層及び絶縁層を減らしさらに保護することによって、対電極と結合されたゲート電極との間に共通の電気接続9を得ることを可能にする。有利には、伝送トランジスタ1の表面積よりも大きいドライバトランジスタ2の表面積を示すゲートコンタクト9を用いる図4。第2の実施形態においては、ゲートコンタクト9はゲートヘッドを通じて形成され、その結果、ゲートヘッドと対電極との間に直接的な垂直の電気コンタクト9が存在することとなる。第3の実施形態においては、対電極のコンタクト接続は、アクティブ領域の周辺に形成される。この対電極のコンタクト接続は、ゲートヘッドとゲートコンタクト接続とを覆う金属ビアを用いて共通コンタクトが対電極となるように、絶縁層及び半導体材料層の高さ全体を超えるように形成される。先に説明したすべての実施形態においては、同じ基板の上に複数のメモリセルを作製することができる。異なるメモリセルは独立したオペレーションを行うものであって、各セルの互いの電気的整合性を確保することは非常に重要である。半導体材料支持基板をドーピングすることにより対電極を形成する際、アクティブ領域5と分離された絶縁パターンはまた対電極と分離される。支持基板中のドーピング領域の厚さは、従って支持基板中の絶縁パターンの拡散深さよりも小さいものである。対電極は、基板に存在するドーピングと逆のドーピングを支持基板に行うことにより形成される。従って、基板にPドープした場合、対電極はNドープ領域により形成される、また逆も同様であるorviceversa。P/NまたはN/P接合は、対電極と基板との間に形成される。基板に反対にドープされた2つの領域を形成することができる。P/NまたはN/P接合を用いて、第1のドーピング領域は対電極を形成し、第2のドーピング領域は基板から対電極を電気的に絶縁する。有利には、これらの領域は、対電極のものと反対のタイプのドーピングであり、この領域には、ダイオードに逆バイアスがかかるようにバイアスされる。例えば、Pがドーピングされた対電極は、Nドープされたウェルと結合し、ウェルは電圧Vddにバイアスされる。この実施形態は、有利には、すべての対電極は同じタイプのドーピングを用いて作成されることができる。アクティブ領域と同じタイプのドーピングを用いて対電極を形成することはさらに有利であり、特有のフォトリソグラフィの表面の存在なしに、非常に良好な電気的接続と非常にコンパクトな構造とを確保する。このようにして、第1の不純物をドーピングすることによって、第1の対電極4と第2の対電極4とは支持基板の領域に形成され、第1の対電極4と第2の対電極4とは互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により支持基板の残りの部分と分離されている。第1のタイプの不純物によりドープされた支持基板中の第1の対電極と第2の対電極とは互いに分離され、且つ、反対のタイプのドーピングによりドープされた領域により支持基板の残りの領域から分離されている。第4の実施形態においては2つのメモリセルは集積される。この特有な構造においては、第1のアクティブ領域は半導体材料で形成され、第2のアクティブ領域とは異なる長さを有する。第1のアクティブ領域と第2のアクティブ領域とは、第3のアクティブ領域により完成する。第2のアクティブ領域から続く第3のアクティブ領域は、第1のアクティブ領域と面する。2つのメモリセルにより形成されるデバイスは、対称な面に対して、第1のメモリセルの繰り返しに実質的に相当する。対称な面は、半導体材料層の表面に対して垂直であり、且つ、アクティブ領域の長さ方向の軸と垂直である。第1のアクティブ領域は途切れることなく伸び、且つ、2つのドライバトランジスタと2つの伝送トランジスタとを備える。第2のアクティブ領域は第3のアクティブ領域に変形されるtransform。複数のドライバトランジスタと伝送トランジスタとが設けられている第1の半導体材料領域を備えるメモリデバイスを形成することが可能である。第1のアクティブ領域においては、構造に依存して、伝送トランジスタはアクティブ領域の端に配置され、ドライバトランジスタは中央もしくは反対に配置される。これらの4つのトランジスタはすべて同じアクティブ領域に結合されるにもかかわらず、対電極は、1つの伝送トランジスタ及び1つのドライバトランジスタ以上とは結合されることはない。従って、2つの隣り合う対電極は、第1のアクティブ領域の下に存在する。各対電極は、対応するドライバトランジスタのゲートと結合する。トランジスタの互いの間の配置は、2つの独立したメモリセルを形成するためのこれまで説明したものと同じである。当然、同じアクティブ領域の平坦な表面の上に形成された2つの対電極であって、且つ、異なる2つのメモリセルと結合された2つの対電極は、電気的に分離されている。この分離は、例えば、これらの2つの対電極の間に存在する反対のドーピング領域を確保することにより、または、2つの対電極の間のアクティブ領域の下に付加的な絶縁パターンadditionalinsulatingpatternと集積することにより、達成することができる。さらに他の実施形態においては、第1のメモリセルと第2のメモリセルとは、第1のアクティブ領域と第2のアクティブ領域とを用いて得ることができ、第1のアクティブ領域と第2のアクティブ領域とは、これまでどおり対称面を介して同じものが繰り返されることで形成されている。この実施形態によれば、第3のアクティブ領域の形成は行わず、しかし第2のアクティブ領域の延長を行う。同様に、これまで説明してきたように、面に対して対称である構造を繰り返すことにより、複数のメモリセルを備えるメモリデバイスを形成することは可能である。有利には、対称面は、ソース/ドレインコンタクトの上に配置され、ソース/ドレインコンタクトは、ビットラインと結合され、及び/または、グランドまたは電圧Vddと結合されたソース/ドレインコンタクトの上に配置され、非常にコンパクトなものとなる。メモリセルのマトリックスを用いたメモリデバイスの形成は、平面を介して対称に、垂直方向にベースセルbasecellを繰り返すことにより行われる。伝送トランジスタをベースメモリセルの内部アクティブ領域空間interactiveareaspaceの外側に配置した場合、伝送トランジスタのゲートコンタクトの上にシンメトリーな面を配置することは有利である。好ましい実施形態においては、対称な垂直軸verticalaxisofsymmetryが存在し、詳細には、セル全体もしくはセルの部分とである支持基板の表面と垂直な軸である。第1のアクティブ領域と第2のアクティブ領域とに関して、さらに、第1の対電極と第2の対電極とに関しては、有利には対称軸が存在する。この対称性は異なる要素の集積化を容易にし、製造方法における異なる流れにおいて同一の影響を確保する。さらに有利には、対称なメモリセルを得ることができることであり、モデルオペレーションを容易にする。マトリックス状にメモリセルが集積された場合には、特に有利には、不純物はマトリックス全体を覆い、対電極と電気的に絶縁する。このようにして、対電極は互いに絶縁され、さらに基板の残りの部分外部環境からとも絶縁される。