"サブスレッショルド領域で動作し電源電圧から微小電流を発生する電流源回路からの微小電流を補正して基準電流として出力する電流補正回路であって、上記基準電流を出力電圧に変換する変換回路と、上記出力電圧が、所定の第1の基準電圧と、上記第1の基準電圧よりも低い所定の第2の基準電圧との間となるように上記微小電流を増減して基準電流として出力する電流増減回路とを備えたことを特徴とする電流補正回路。上記電流増減回路は、入力される電流制御信号に従って、上記微小電流を増減して基準電流として出力する電流加減算回路と、上記出力電圧が上記第1の基準電圧より高いときは上記微小電流を減少させる電流制御信号を発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第2の基準電圧より低いときは上記微小電流を増加させる電流制御信号を発生して上記電流加減算回路に出力する電流制御信号発生回路とを備えたことを特徴とする請求項1記載の電流補正回路。上記電流加減算回路は、上記微小電流を減少させる1個の電流制御信号に応答して上記微小電流を所定のステップ電流だけ減少させる一方、上記微小電流を増加させる1個の電流制御信号に応答して上記微小電流を上記ステップ電流だけ増加させることにより、上記微小電流を増減することを特徴とする請求項2記載の電流補正回路。上記変換回路はキャパシタを含み、上記基準電流を用いて上記キャパシタを充電して上記キャパシタの両端電圧を上記出力電圧として出力することを特徴とする請求項1乃至3のうちのいずれか1つに記載の電流補正回路。上記変換回路は、所定の積分期間において上記微少電流を積分し、上記電流制御信号発生回路は、上記積分期間に続く所定の電圧判定期間において上記電流制御信号を発生することを特徴とする請求項4記載の電流補正回路。しかしながら、特許文献1及び非特許文献記載の基準電流源回路では、2種類の移動度に依存する電流を生成するために相補構造を有する2つの電流源回路を用いる必要があるので、回路面積及び消費電力が増加する課題があった。また、非特許文献2記載の基準電流源回路は、出力電流の温度依存性を改善できるが、プロセスバラツキに起因する出力電流のバラツキを改善できないという課題があった。本発明の目的は以上の問題点を解決し、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる、電流源回路のための電流補正回路を提供することにある。本発明に係る電流補正回路は、サブスレッショルド領域で動作し電源電圧から微小電流を発生する電流源回路からの微小電流を補正して基準電流として出力する電流補正回路であって、上記基準電流を出力電圧に変換する変換回路と、上記出力電圧が、所定の第1の基準電圧と、上記第1の基準電圧よりも低い所定の第2の基準電圧との間となるように上記微小電流を増減して基準電流として出力する電流増減回路とを備えたことを特徴とする。上記電流補正回路において、上記電流増減回路は、入力される電流制御信号に従って、上記微小電流を増減して基準電流として出力する電流加減算回路と、上記出力電圧が上記第1の基準電圧より高いときは上記微小電流を減少させる電流制御信号を発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第2の基準電圧より低いときは上記微小電流を増加させる電流制御信号を発生して上記電流加減算回路に出力する電流制御信号発生回路とを備えたことを特徴とする。また、上記電流補正回路において、上記電流加減算回路は、上記微小電流を減少させる1個の電流制御信号に応答して上記微小電流を所定のステップ電流だけ減少させる一方、上記微小電流を増加させる1個の電流制御信号に応答して上記微小電流を上記ステップ電流だけ増加させることにより、上記微小電流を増減することを特徴とする。さらに、上記電流補正回路において、上記変換回路はキャパシタを含み、上記基準電流を用いて上記キャパシタを充電して上記キャパシタの両端電圧を上記出力電圧として出力することを特徴とする。またさらに、上記電流補正回路において、上記変換回路は、所定の積分期間において上記微少電流を積分し、上記電流制御信号発生回路は、上記積分期間に続く所定の電圧判定期間において上記電流制御信号を発生することを特徴とする。本発明に係る電流補正回路によれば、基準電流を出力電圧に変換する変換回路と、出力電圧が、所定の第1の基準電圧と、第1の基準電圧よりも低い所定の第2の基準電圧との間となるように電流源回路からの微小電流を増減して基準電流として出力する電流増減回路とを備えたので、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。第1の実施形態.図1は、本発明の第1の実施形態に係る、電流源回路2のための電流補正回路100の構成を示すブロック図である。また、図2は、図1の電流源回路2と、電流加減算回路3と、電流電圧変換回路4と、電圧判定回路5と、カウンタ回路6とを示す回路図であり、図3は、図1の制御クロック発生回路1の回路図である。図1において、電流源回路2のための電流補正回路100は、制御クロック発生回路1と、電流加減算回路3と、電流電圧変換回路4と、電圧判定回路5と、カウンタ回路6と、所定の基準電圧VREF1を出力する電圧源8と、所定の基準電圧VREF2VREF1>VREF2を出力する電圧源9とを備えて構成される。ここで、電圧判定回路5と、カウンタ回路6とは電流制御信号発生回路101を構成する。また、電流加減算回路3と電流制御信号発生回路101とは電流増減回路を構成する。詳細後述するように、電流補正回路100は、サブスレッショルド領域で動作し電源電圧Vddから微小電流INを発生する電流源回路2からの微小電流INを補正して基準電流IREFとして出力する電流補正回路100であって、基準電流IREFを出力電圧VCに変換する電流電圧変換回路4と、出力電圧VCが、基準電圧VREF1と基準電圧VREF2との間となるように微小電流INを増減して基準電流IREFとして出力する電流増減回路とを備えたことを特徴としている。図2において、電流源回路2は、電流生成回路20と、バイアス電圧生成回路30と、スタートアップ回路40とを備えて構成される。電流生成回路20は、Pチャネル型MOS電界効果トランジスタ以下、pMOSトランジスタという。MP21,MP22と、Nチャネル型MOS電界効果トランジスタ以下、nMOSトランジスタという。MN21,MN22と、nMOSトランジスタであるMOS抵抗MRとを備えて構成される。ここで、電流生成回路20において、pMOSトランジスタMP21のソースは、電源Vddに接続される。pMOSトランジスタMP21のドレインは、nMOSトランジスタMN21のドレインに接続される。pMOSトランジスタMP22のソースは、電源Vddに接続され、pMOSトランジスタMP22のドレインは、pMOSトランジスタMP22のゲート及びnMOSトランジスタMN22のドレインに接続される。nMOSトランジスタMN21のゲートは、nMOSトランジスタMN22のゲート及びnMOSトランジスタMN21のドレインに接続され、nMOSトランジスタMN21のソースは、接地される。nMOSトランジスタMN22のソースは、MOS抵抗MRのドレインに接続される。MOS抵抗MRのゲートは、pMOSトランジスタMP302のドレインとnMOSトランジスタMN303のドレインとの接続点に接続され、MOS抵抗MRのソースは接地される。また、バイアス電圧生成回路30は、pMOSトランジスタMP301,MP302と、nMOSトランジスタMN301,MN302,MN303とを備えて構成される。ここで、バイアス電圧生成回路30において、pMOSトランジスタMP301のソースは電源Vddに接続され、pMOSトランジスタMP301のドレインは、nMOSトランジスタMN301のドレインとnMOSトランジスタMN301のゲートとnMOSトランジスタMN302のゲートとに接続される。nMOSトランジスタMN301のソースは、nMOSトランジスタMN302のドレインとnMOSトランジスタMN303のソースとに接続される。nMOSトランジスタMN302のソースは接地される。pMOSトランジスタMP302のソースは電源Vddに接続され、pMOSトランジスタMP302のドレインは、nMOSトランジスタMN303のドレインとnMOSトランジスタMN303のゲートとMOS抵抗MRのゲートとに接続される。電流源回路2において、電流生成回路20及びバイアス電圧生成回路30はそれぞれ、非特許文献3の電圧源回路における電流生成回路及びバイアス電圧生成回路と同様の構成を有する。また、pMOSトランジスタMP21,MP22,MP301,MP302の各ゲートは互いに接続されてカレントミラー回路CM11を構成し、pMOSトランジスタMP22に流れる微少電流INに対応する微小電流が、pMOSトランジスタMP21,MP301,MP302のそれぞれに流れる。pMOSトランジスタMP21,MP22とnMOSトランジスタMN21,MN22とは微小電流発生回路CG11を構成し、pMOSトランジスタMP22及びnMOSトランジスタMN22に流れる微少電流INに対応する微小電流がpMOSトランジスタMP21及びnMOSトランジスタMN21に流れる。また、nMOSトランジスタMN301,MN303は差動対を構成する。また、MOS抵抗MRは強反転線形領域で動作して所定の電圧VDSRを発生し、その他のトランジスタはサブスレッショルド領域で動作する。非特許文献3の電圧源回路では、温度に対して一定の電圧を得るために、バイアス電圧生成回路において2段の差動対を用いる。しかし、電流を生成する場合は温度に対して一定の電圧は必要ないので、バイアス電圧生成回路30は、1段の差動対を用いる。以下、電流源回路2の動作を詳細に説明する。一般に、MOSFETがサブスレッショルド領域で動作している場合、MOSFETに流れる電流Iサブスレッショルド電流ともいう。は、ドレインソース間電圧VDSが例えば0.1V以下サブスレッショルド線形領域であるときは、以下の式1で表される。ここで、K=W/Lはチャネル長Lとチャネル幅Wとのアスペクト比、I0=μCOXη-1VT2はサブスレッショルド電流の前置係数、μはキャリア移動度、COX=εox/toxは単位面積当たりの酸化膜容量、toxは酸化膜厚、εoxは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、VT=kBT/qは熱電圧、kBはボルツマン定数、Tは絶対温度、qは電気素量、VGSはゲートソース間電圧、VTHはしきい値電圧である非特許文献4参照。。また、ドレインソース間電圧VDSが例えば0.1V以上サブスレッショルド飽和領域であるときは、MOSFETに流れる電流Iは、式2で表される。また、キャリア移動度μの温度依存性は、式3で表される。ここで、μ0は室温T0におけるキャリア移動度、mはキャリア移動度の温度係数である。図1の電流源回路2を流れる微少電流INは、線形領域で動作するMOS抵抗MRの電気的特性によって決まる。MOS抵抗MRのドレインソース間電圧VDSRが十分小さいとき、微少電流INは、式4で表される。さらに、図2において、スタートアップ回路40を設ける理由は以下の通りである。電流源回路2において、nMOSトランジスタのゲート電圧がすべて0Vであり、pMOSトランジスタのゲートがすべて電源Vddによって発生される電圧となる場合がある。このとき、電流源回路2には動作電流が流れず、電流源回路2は動作しない。以下、上述した電流源回路2が動作しない状態を、電流源回路2の非動作時又はゼロ電流状態という。スタートアップ回路40は、ゼロ電流状態を回避するために用いられる。スタートアップ回路40は、複数段のダイオード接続のpMOSトランジスタMP401~406と、カレントミラー回路を構成するpMOSトランジスタMP407と、インバータ50を構成するpMOSトランジスタMP408及びnMOSトランジスタMN401と、動作電流を引き抜いて流すnMOSトランジスタMN402とを備えて構成される。ここで、スタートアップ回路40は、上記ゼロ電流状態時のみに動作し、電流源回路2が正常な動作点で動作している場合は、動作しない。スタートアップ回路40において、インバータ50は、MOS抵抗MRのゲート電圧をモニタして、電流源回路2の非動作時を検出する。MOS抵抗MRのゲート電圧が0Vであるとき非動作時、インバータ50の出力信号はハイレベルになり、当該ハイレベルの信号がnMOSトランジスタMN402のゲートに印加されて、nMOSトランジスタMN402がオンされる。これにより、nMOSトランジスタMN402は、pMOSトランジスタMP22から電流を引き抜き、これが電流源回路2の起動電流となって、電流源回路2を起動させて安定に動作させる。一方、インバータ50によってモニタされる電圧が動作電圧であるとき、インバータ50の出力信号はローレベル0Vになり、当該ローレベルの信号がnMOSトランジスタMN402のゲートに印加されて、nMOSトランジスタMN402はオフ状態のままである。したがって、nMOSトランジスタMN402は電流を流さない。すなわち、スタートアップ回路40は、正常動作時には電流源回路2の動作に影響を与えない。なお、複数段のダイオード接続のpMOSトランジスタMP401~MP406により、一定の微小電流を発生し、そのカレントミラー回路であるpMOSトランジスタMP407は、上記微小電流に対応する微小電流をインバータ50にバイアス動作電流として供給し、消費電力の低減のためにインバータ50を流れる電流が大きくならないように制御している。また、図2において、電流加減算回路3は、pMOSトランジスタMP31,MP32,MP33,MP34,MP35,MP36,MP37と、nMOSトランジスタMN31,MN32,MN33,MN34,MN35,MN36,MN37,MN38,MN39,MN40,MN41とを備えて構成される。ここで、nMOSトランジスタMN31,MN32,MN33,MN34,MN35,MN36はそれぞれ制御スイッチトランジスタとして動作する。nMOSトランジスタMN31,MN32,MN33,MN34,MN35,MN36の各ゲートに対して、カウンタ回路6から電流制御信号DU1,DU2,DU3,DD1,DD2,DD3がそれぞれ出力され、これに応答して、nMOSトランジスタMN31,MN32,MN33,MN34,MN35,MN36はオンオフされる。電流加減算回路3において、pMOSトランジスタMP31,MP32,MP33,MP34の各ソースは電源Vddに接続され、各ゲートはpMOSトランジスタMP302のゲートに接続される。pMOSトランジスタMP34のドレインは、nMOSトランジスタMN31のソースとnMOSトランジスタMN34のドレインとの接続点に接続される。また、pMOSトランジスタMP31のドレインはnMOSトランジスタMN31のドレインに接続され、pMOSトランジスタMP32のドレインはnMOSトランジスタMN32のドレインに接続され、pMOSトランジスタMP33のドレインはnMOSトランジスタMN33のドレインに接続される。さらに、nMOSトランジスタMN31のソースはnMOSトランジスタMN34のドレインに接続され、nMOSトランジスタMN32のソースはnMOSトランジスタMN35のドレインに接続され、nMOSトランジスタMN33のソースはnMOSトランジスタMN36のドレインに接続される。そして、nMOSトランジスタMN31のソースとnMOSトランジスタMN34のドレインとの接続点は、nMOSトランジスタMN32のソースとnMOSトランジスタMN35のドレインとの接続点を介して、nMOSトランジスタMN33のソースとnMOSトランジスタMN36のドレインとの接続点に接続される。また、電流加減算回路3において、nMOSトランジスタMN37のドレインはnMOSトランジスタMN34のソースに接続され、nMOSトランジスタMN38のドレインはnMOSトランジスタMN35のソースに接続され、nMOSトランジスタMN39のドレインはnMOSトランジスタMN36のソースに接続される。さらに、nMOSトランジスタMN37,MN38,MN39の各ゲートはnMOSトランジスタMN21のゲートに接続され、各ソースは接地される。さらに、電流加減算回路3において、nMOSトランジスタMN40のドレインは、nMOSトランジスタMN33のソースとnMOSトランジスタMN36のドレインとの接続点と、nMOSトランジスタMN40のゲートとに接続され、nMOSトランジスタMN40のソースは接地される。また、nMOSトランジスタMN41のゲートはnMOSトランジスタMN40のゲートに接続され、ソースは接地され、ドレインはpMOSトランジスタMP35のドレイン及びゲートに接続される。さらに、pMOSトランジスタMP35のソースは電源Vddに接続される。pMOSトランジスタMP36のゲートはpMOSトランジスタMP35のゲートと、pMOSトランジスタMP37のゲートとに接続され、ソースは電源Vddに接続され、ドレインは詳細後述する電流電圧判定回路4のpMOSトランジスタMP4のソースに接続される。そして、pMOSトランジスタMP37のソースは電源Vddに接続され、ドレインは出力端子TOに接続される。図2の電流加減算回路3において、pMOSトランジスタMP31,MP32,MP33,MP34は、電流源回路2のpMOSトランジスタMP21,MP22,MP301,MP302とともにカレントミラー回路を構成し、pMOSトランジスタMP22及びnMOSトランジスタMN22に流れる微少電流INと同一の電流がpMOSトランジスタMP34に流れる。また、pMOSトランジスタMP31のサイズは、pMOSトランジスタMP31に、微少電流INのN分の1Nは所定の正の実数であり、1/Nはミラー比トランジスタサイズ比である。のステップ電流ΔI=IN/Nが流れるように設定される。さらに、pMOSトランジスタMP31,MP32,MP33のサイズ比は1:2:4に設定される。従って、pMOSトランジスタMP31,MP32,MP33には、ステップ電流ΔI,2ΔI,4ΔIが流れる。また、nMOSトランジスタMN37,MN38,MN39は、電流源回路2のnMOSトランジスタMN21とともにカレントミラー回路を構成し、nMOSトランジスタMN37のサイズは、nMOSトランジスタMN37に、微少電流INのN分の1のステップ電流ΔI=IN/Nが流れるように設定される。さらに、nMOSトランジスタMN37,MN38,MN39のサイズ比は1:2:4に設定される。従って、nMOSトランジスタMN37,MN38,MN39には、ステップ電流ΔI,2ΔI,4ΔIが流れる。このため、nMOSトランジスタMN31,MN32,MN33がそれぞれオン又はオフし、nMOSトランジスタMN34,MN35,MN35がオフしているとき、微少電流INに対して所定の電流量のステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,又は7ΔIが加算されてnMOSトランジスタMN40のドレインに出力される。一方、nMOSトランジスタMN31,MN32,MN33がオフし、nMOSトランジスタMN34,MN35,MN35がそれぞれオン又はオフしているとき、微少電流INから所定の電流量のステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,又は7ΔIが減算されてnMOSトランジスタMN40のドレインに出力される。また、全てのnMOSトランジスタMN31~MN36がオフしているとき、微少電流INはそのままnMOSトランジスタMN40のドレインに出力される。nMOSトランジスタMN40及び41はミラー比1のカレントミラー回路を構成し、pMOSトランジスタMP35,MP36,MP37はミラー比1のカレントミラー回路を構成する。従って、電流加減算回路3は、微小電流INを減少させる各電流制御信号DD1,DD2,DD3に応答して微小電流INを所定のステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,又は7ΔIだけ減少させる一方、微小電流INを増加させる各電流制御信号DU1,DU2,DU3に応答して微小電流INをステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,又は7ΔIだけ増加させることにより、微小電流INを増減し、基準電流IREFとして出力端子TO及びpMOSトランジスタMP4のソースに出力する。図3において、制御クロック発生回路1はインバータチェーン回路であって、縦続接続されたM個のインバータ1-1~1-MMは2以上の偶数を備えて構成される。例えば水晶発振器又はオンチップのクロック源である基準クロック発生回路10からの基準クロックは、最上流のインバータ1-1に出力されるとともに、制御クロックφ1として電流電圧変換回路4のpMOSトランジスタMP4のゲートと、電圧判定回路5のナンドゲート53の第1の入力端子に出力される。また、最下流のインバータ1-Mからの出力信号は、制御クロックφ2として電流電圧変換回路4のnMOSトランジスタMN4のゲートに出力される。さらに、最下流のインバータ1-Mへの入力信号は、反転制御クロックφ2bとしてナンドゲート53の第2の入力端子に出力される。図4は、図3の制御クロック発生回路1から出力される制御クロックφ1及び制御クロックφ2を示すタイミングチャートである。図4に示すように、制御クロック発生回路1は、制御クロックφ1をインバータ1-1~1-Mの個数Mに対応する移相量だけ移相して制御クロックφ2を発生する。図4において、制御クロックφ1及びφ2がハイレベルの期間をリセット期間Trstと定義し、制御クロックφ1及びφ2がローレベルの期間を積分期間Tintと定義する。また、制御クロックφ1がローレベルでありかつ制御クロックφ2がハイレベルである期間をオン期間Tonと定義し、制御クロックφ1がハイレベルでありかつ制御クロックφ2がローレベルである期間を電圧判定期間Tsmplと定義する。なお、オン期間Tonの期間長は電圧判定期間Tsmplの期間長と等しい。図2において、電流電圧変換回路4は、スイッチトランジスタとして動作するpMOSトランジスタMP4及びnMOSトランジスタMN4と、キャパシタCとを備えて構成される。ここで、pMOSトランジスタMP4のゲートには制御クロックφ1が出力され、pMOSトランジスタMP4のソースはpMOSトランジスタMP36のドレインに接続され、pMOSトランジスタMP4のドレインはキャパシタCを介して接地される。また、nMOSトランジスタMN4のゲートには制御クロックφ2が出力され、ソースは接地され、ドレインはpMOSトランジスタMP4のドレインとキャパシタCとの接続点に接続される。さらに、pMOSトランジスタMP4のドレインとキャパシタCとの接続点は、比較器51及び52の各反転入力端子に接続される。ここで、キャパシタCの両端電圧を出力電圧VCと定義する。次に、図2及び図4を参照して、電流電圧変換回路4の動作を説明する。積分期間Tintにおいて、pMOSトランジスタMP4がオンし、nMOSトランジスタMN4がオフするので、キャパシタCは基準電流IREFで充電される。次に、電圧判定期間TsmplにおいてpMOSトランジスタMP4及びnMOSトランジスタMN4がオフする。さらに、リセット期間Trstにおいて、pMOSトランジスタMP4がオフし、nMOSトランジスタMN4がオンするので、キャパシタCは放電する。引き続き、オン期間TonにおいてpMOSトランジスタMP4及びnMOSトランジスタMN4がオンして、基準電流IREFは接地に流れる。従って、積分期間Tintにおいて基準電流IREFは積分され、ランプ形状を有する出力電圧VCに変換される。ここで、出力電圧VCのピーク値は基準電流IREFの電流値に対応する。図2において、電圧判定回路5は、ウィンドウコンパレータを構成する比較器51及び52と、ナンドゲート53とを備えて構成される。ここで、比較器51の反転入力端子には出力電圧VCが出力される一方、非反転入力端子には基準電圧VREF1が出力される。また、比較器52の反転入力端子には出力電圧VCが出力される一方、非反転入力端子には基準電圧VREF2が出力される。さらに、比較器51からの出力信号は、カウントダウン信号Sdとしてカウンタ回路6に出力される。また、ナンドゲート53の第1の入力端子には制御クロックφ1が出力され、第2の入力端子には反転制御クロックφ2bが出力され、第3の入力端子には比較器52の出力信号S52が出力される。そして、ナンドゲート53からの出力信号は、カウントアップ信号Suとしてカウンタ回路6に出力される。図5~図7を参照して、電圧判定回路5の動作を説明する。図5は、図1の電流加減算回路3からの基準電流IREFの電流値が所定の範囲より大きいときの、制御クロックφ1と、制御クロックφ2と、反転制御クロックφ2bと、出力電圧VCと、カウントダウン信号Sdと、比較器52からの出力信号S52と、カウントアップ信号Suとを示すタイミングチャートである。また、図6は、図1の電流加減算回路3からの基準電流IREFの電流値が所定の範囲内にあるときの、制御クロックφ1と、制御クロックφ2と、反転制御クロックφ2bと、出力電圧VCと、カウントダウン信号Sdと、比較器52からの出力信号S52と、カウントアップ信号Suとを示すタイミングチャートである。さらに、図7は、図1の電流加減算回路3からの基準電流IREFの電流値が所定の範囲より小さいときの、制御クロックφ1と、制御クロックφ2と、反転制御クロックφ2bと、出力電圧VCと、カウントダウン信号Sdと、比較器52からの出力信号S52と、カウントアップ信号Suとを示すタイミングチャートである。ここで、基準電流IREFの電流値の所定の範囲の上限値は基準電圧VREF1に対応し、下限値は基準電圧VREF2に対応する。図5において、基準電流IREFの電流値が所定の範囲より大きいので、出力電圧VCのピーク値は基準電圧VREF1より高くなり、これに応答して、電圧判定期間Tsmplにおいて、ローレベルのカウントダウン信号Sdが発生される。このとき、カウントアップ信号Suのレベルはハイレベルである。また、図6において、基準電流IREFの電流値が所定の範囲内にあるので、出力電圧VCのピーク値は基準電圧VREF2より高くかつ基準電圧VREF1より低くなる。従って、電圧判定期間Tsmplにおいて、ハイレベルのカウントダウン信号Sdが発生される。また、電圧判定期間Tsmplにおいて、比較器52の出力信号S52のレベルはローレベルに変化するが、カウントアップ信号Suのレベルはハイレベルのまま変化しない。さらに、図7において、基準電流IREFの電流値が所定の範囲より小さいので、出力電圧VCのピーク値は基準電圧VREF2より低くなる。このため、カウントダウン信号Sdのレベル及び比較器52の出力信号S52のレベルはそれぞれハイレベルのままである。電圧判定期間Tsmplにおいて、ナンドゲート53によりハイレベルの出力信号S52が検出され、これに応答してローレベルのカウントアップ信号Suが発生される。図2において、カウンタ回路6は、3ビットのカウントダウン回路6Dを構成するJKフリップフロップ61,62,63と、3ビットのカウントアップ回路6Uを構成するJKフリップフロップ64,65,66とを備えて構成される。ここで、JKフリップフロップ61~66の各J入力端子及び各K入力端子は電源Vddに接続される。また、カウントダウン信号SdはJKフリップフロップ61のクロック入力端子に出力され、JKフリップフロップ61のQ出力端子からの出力信号は、JKフリップフロップ62のクロック入力端子に出力されるとともに、電流制御信号DD1としてnMOSトランジスタMN34のゲートに出力される。さらに、JKフリップフロップ62のQ出力端子からの出力信号は、JKフリップフロップ63のクロック入力端子に出力されるとともに、電流制御信号DD2としてnMOSトランジスタMN35のゲートに出力される。またさらに、JKフリップフロップ62のQ出力端子からの出力信号は、電流制御信号DD3としてnMOSトランジスタMN36のゲートに出力される。また、カウンタ回路6において、カウントアップ信号SuはJKフリップフロップ64のクロック入力端子に出力され、JKフリップフロップ64のQ出力端子からの出力信号は、JKフリップフロップ65のクロック入力端子に出力されるとともに、電流制御信号DU1としてnMOSトランジスタMN31のゲートに出力される。さらに、JKフリップフロップ65のQ出力端子からの出力信号は、JKフリップフロップ66のクロック入力端子に出力されるとともに、電流制御信号DU2としてnMOSトランジスタMN32のゲートに出力される。またさらに、JKフリップフロップ66のQ出力端子からの出力信号は、電流制御信号DU3としてnMOSトランジスタMN33のゲートに出力される。図8は、図2のカウントダウン回路6Dからの電流制御信号DD1,DD2,DD3とカウント値とを示すタイミングチャートである。図8に示すように、カウントダウン回路6Dは、ローレベルのカウントダウン信号Sdに応答して、3ビットのカウント値を1ずつインクリメントして当該カウント値を表す電流制御信号DD1,DD2,DD3をnMOSトランジスタMN31,MN32,MN33の各ゲートに出力する。また、図9は、図2のカウントアップ回路6Uからの電流制御信号DU1,DU2,DU3とカウント値とを示すタイミングチャートである。図9に示すように、カウントアップ回路6Uは、ローレベルのカウントアップ信号Suに応答して、3ビットのカウント値を1ずつインクリメントして当該カウント値を表す電流制御信号DU1,DU2,DU3をnMOSトランジスタMN34,MN35,MN36の各ゲートに出力する。なお、電流補正回路100の動作開始時には、JKフリップフロップ61~66はリセットされている。すなわち、電流制御信号発生回路101は、出力電圧VCが基準電圧VREF1より高いときは微小電流INを減少させる電流制御信号DD1,DD2,DD3を発生して電流加減算回路3に出力する一方、出力電圧VCが基準電圧VREF2より低いときは微小電流INを増加させる電流制御信号DU1,DU2,DU3を発生して電流加減算回路3に出力する。従って、本実施形態に係る電流補正回路100によれば、動作開始時には、JKフリップフロップ61~66はリセットされているので、電流加減算回路3のnMOSトランジスタMN31~MN36はオフしており、微少電流INはそのまま基準電流IREFとして電流電圧変換回路4に出力される。電流電圧変換回路4において、基準電流IREFは、当該基準電流IREFの電流値に対応するピーク値を有する出力電圧VCに変換され、出力電圧VCは電圧判定回路5に出力される。さらに、電圧判定回路5は、出力電圧VCを基準電圧VREF1及びVREF2と比較し、当該比較結果を示すカウントアップ信号Su及びカウントダウン信号Sdを発生してカウンタ回路6に出力する。そして、カウンタ回路6は、カウントアップ信号Suに対応する電流制御信号DU1,DU2,DU3及びカウントダウン信号Sdに対応するDD1,DD2,DD3を発生して電流加減算回路3に出力する。これに応答して、電流加減算回路3は、基準電流IREFの電流値が所定の範囲より大きいときは微少電流INからステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,又は7ΔIを減算する一方、基準電流IREFの電流値が所定の範囲より小さいときは微少電流INにステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,又は7ΔIを加算して基準電流IREFとして出力する。従って、基準電流IREFの電流値は、基準電圧VREF2に対応する電流値より大きく、かつ基準電圧VREF1に対応する電流値より小さい値になるように制御される。次に、図1の電流補正回路100について、SPICESimulationProgramwithIntegratedCircuitEmphasisによるシミュレーションを用いて評価を行った結果について説明を行う。使用した標準CMOSComplementaryMetalOxideSemiconductorプロセスは、WIDWithinDieバラツキ及びD2DDietoDieバラツキを考慮した0.35μmCMOSプロセスである。また、電源電圧Vddを2.0Vに設定し、微少電流INを約40nAに設定した。さらに、基準電圧VREF1を750mVに設定し、基準電圧VREF2を700mVに設定し、キャパシタCのキャパシタンスを10pFに設定し、制御クロックφ1及びφ2の周波数を2.5kHzに設定し、図4のオン期間Ton及び電圧判定期間Tsmplの期間長遅延時間である。を10μ秒に設定した。電流源回路2に対してモンテカルロシミュレーションを100回行い、電流補正回路100がないときの微少電流INのバラツキと、電流補正回路100があるときの基準電流IREFのバラツキとを比較する。さらに、温度変化に対する微少電流INの変動と基準電流IREFの変動とを比較する。図10a~図10fは、図1の電流加減算回路3からの基準電流IREFの電流値が所定の範囲より大きいときの、図1の電流補正回路100の測定結果であって、図10aは制御クロックφ1のグラフであり、図10bは制御クロックφ2のグラフであり、図10cは電流電圧変換回路4からの出力電圧VCのグラフであり、図10dはカウントダウン信号Sdのグラフであり、図10eは比較器52からの出力信号S52のグラフであり、図10fはカウントアップ信号Suのグラフである。図10d及び図10eに示すように、基準電流IREFの電流値が所定の範囲より大きいときは、比較器51の出力信号であるカウントダウン信号Sd及び比較器52の出力信号S52の各電圧レベルは、ハイレベルからローレベルに反転している。カウントダウン信号Sdの電圧レベルが反転したことは、後段のカウントダウン回路6Dにより検出され、その結果、電流加減算回路3において微少電流INからステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,又は7ΔIが減算される。図11a~図11fは、図1の電流加減算回路3からの基準電流IREFの電流値が所定の範囲内にあるときの、図1の電流補正回路100の測定結果であって、図11aは制御クロックφ1のグラフであり、図11bは制御クロックφ2のグラフであり、図11cは電流電圧変換回路4からの出力電圧VCのグラフであり、図11dはカウントダウン信号Sdのグラフであり、図11eは比較器52からの出力信号S52のグラフであり、図11fはカウントアップ信号Suのグラフである。図11d及び図11eに示すように、基準電流IREFの電流値が所定の範囲内にあるときは、比較器51の出力信号であるカウントダウン信号Sdの電圧レベルは反転せず、比較器52の出力信号S52の電圧レベルは、ハイレベルからローレベルに反転している。従って、カウンタ回路6はカウントアップ動作及びカウントダウン動作を行わない。図12a~図12fは、図1の電流加減算回路3からの基準電流IREFの電流値が所定の範囲より小さいときの、図1の電流補正回路100の測定結果であって、図12aは制御クロックφ1のグラフであり、図12bは制御クロックφ2のグラフであり、図12cは電流電圧変換回路4からの出力電圧VCのグラフであり、図12dはカウントダウン信号Sdのグラフであり、図12eは比較器52からの出力信号S52のグラフであり、図12fはカウントアップ信号Suのグラフである。図12d及び図12eに示すように、基準電流IREFの電流値が所定の範囲より小さいときは、比較器51の出力信号であるカウントダウン信号Sd及び比較器52の出力信号S52の各電圧レベルは、ハイレベルのまま反転しない。これに応答して、カウントアップ信号Suはハイレベルからローレベルに反転し、その結果、電流加減算回路3において微少電流INにステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,又は7ΔIが加算される。図13a~図13fは、図1の電流源回路2からの初期の微少電流INの電流値が所定の範囲より小さいときの、図1の電流補正回路100の測定結果であって、図13aは制御クロックφ1のグラフであり、図13bは制御クロックφ2のグラフであり、図13cは電流電圧変換回路4からの出力電圧VCのグラフであり、図13dはカウントダウン信号Sdのグラフであり、図13eは比較器52からの出力信号S52のグラフであり、図13fはカウントアップ信号Suのグラフである。初期の微少電流INの電流値が所定の範囲より小さいとき、図13d、図13e及び図13fに示すように、比較器51の出力信号であるカウントダウン信号Sd及び比較器52の出力信号S52の各電圧レベルは、ハイレベルのまま反転せず、カウントアップ信号Suの電圧レベルは反転動作を3回繰り返している。カウントアップ信号Suの電圧レベルがハイレベルからローレベルに反転するたびに微少電流INにステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,及び7ΔIが順次加算され、基準電流IREFの電流値は増加し、出力電圧VCは上昇する。最終的に、基準電流IREFが目標電流量に到達すると、カウントダウン信号Sdが反転せず、出力信号S52が反転する状態になり、nMOSトランジスタMN31,MN32,MN33のオンオフ状態は保持される。図14a~図14fは、図1の電流源回路2からの初期の微少電流INの電流値が所定の範囲より大きいときの、図1の電流補正回路100の測定結果であって、図14aは制御クロックφ1のグラフであり、図14bは制御クロックφ2のグラフであり、図14cは電流電圧変換回路4からの出力電圧VCのグラフであり、図14dはカウントダウン信号Sdのグラフであり、図14eは比較器52からの出力信号S52のグラフであり、図14fはカウントアップ信号Suのグラフである。初期の微少電流INの電流値が所定の範囲より大きいとき、図14d、図14e及び図14fに示すように、カウントダウン信号Sd及び出力信号S52の各電圧レベルは反転を繰り返し、カウントアップ信号Suはハイレベルのまま反転しない。カウントダウン信号Sdがハイレベルからローレベルに反転するたびに微少電流INからステップ電流ΔI,2ΔI,3ΔI,4ΔI,5ΔI,6ΔI,及び7ΔIが順次減算され、基準電流IREFの電流値は減少し、出力電圧VCは低下する。最終的に、基準電流IREFが目標電流量に到達すると、カウントダウン信号Sdが反転せず、出力信号S52が反転する状態になり、nMOSトランジスタMN34,MN35,MN36のオンオフ状態は保持される。図15は、図1の電流源回路2に対して電流補正回路100を設けないときのモンテカルロシミュレーション100回の結果であって、電流源回路2からの微少電流INの分布を示すヒストグラムであり、図16は、図1の電流源回路2に対して電流補正回路100を設けたときのモンテカルロシミュレーション100回の結果であって、基準電流IREFの分布を示すヒストグラムである。図15に示すように、電流補正回路100を設けない場合、バラツキを評価する指標である変動係数標準偏差σ/平均値μは、6.93であり、最小値は32.8nAであり、最大値は47.0nAであった。それに対し、電流補正回路100を設けた場合は、図16に示すように、変動係数は2.85であり、最小値は36.2nAであり、最大値は42.8nAであった。すなわち、電子移動度の温度係数に依存した温度特性を持つ電流源回路2に対して電流補正回路100を設けることにより、プロセスバラツキによる微少電流INの変動を補正して、6.93から2.85へ低減できることを確認した。従って、第1の実施形態によれば、電流補正回路100を用いて電流源回路2の微少電流INを補正することにより、バラツキを低減した基準電流IREFを出力できる。なお、図16において、発生回数の分布が2つの極大値を有するのは、電流加減算回路3において、電流加算による補正と、電流減算による補正のそれぞれが独立して機能するためである。図17を参照して、-20°Cから100°Cにおける微少電流IN及び基準電流IREFの変動幅を評価した結果を説明する。図17は、図1の電流源回路2に対して電流補正回路100を設けないときのシミュレーションの結果であって、電流源回路2からの微少電流INの温度依存性を示すグラフと、図1の電流源回路2に対して電流補正回路100を設けたときのシミュレーションの結果であって、基準電流IREFの温度依存性を示すグラフである。電流補正回路100を設けない場合、微少電流INが温度上昇に伴い増加しており、そのときの最大値と最小値の差は13.2nAとなった。それに対して、電流補正回路100を設けた場合、温度変化によって微少電流INが変化しても、電流加減算回路3によって定まる電流加算量の上限値と下限値の間で電流加算量が変化し、電流減算量の上限値と下限値の間で電流減算量が変化することで、基準電流IREFの最大値と最小値の差は1.8nAとなり、86低減できた。すなわち、電流補正回路100を用いて微少電流INを補正することにより、変動幅を抑えた基準電流IREFを生成できることが確認できた。以上説明したように、第1の実施形態によれば、1つの電流源回路2からの微少電流INを、電流補正回路100を用いて補正して基準電流IREFとして出力するので、従来技術に比較して回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流IREFを生成できる。第2の実施形態.図18は、本発明の第2の実施形態に係る、電流源回路2のための電流補正回路100Aの構成を示すブロック図である。また、図19は、図18の電流源回路2と、電流加減算回路3と、電流電圧変換回路4Aと、電圧判定回路5Aと、カウンタ回路6とを示す回路図であり、図20は、図18の制御クロック発生回路1Aの回路図である。本実施形態に係る電流補正回路100Aは、電流補正回路100に比較して、制御クロック発生回路1、電流電圧変換回路4及び電圧判定回路5に代えて、制御クロック発生回路1A、電流電圧変換回路4A及び電圧判定回路5Aを備えた点が異なる。また、電圧判定回路5Aと、カウンタ回路6とは電流制御信号発生回路101Aを構成する。図20において、制御クロック発生回路1Aは、ノンオーバーラップクロック発生回路であって、インバータ11と、ナンドゲート12,15と、インバータ13-1~13-JJは2以上の偶数である。と、インバータ16-1~16-Jと、インバータ14,17と、RSフリップフロップ18と、ノアゲート19とを備えて構成される。例えば水晶発振器又はオンチップのクロック源である基準クロック発生回路10Aからの基準クロックφ0は、ナンドゲート12の第1の入力端子に出力されるとともに、インバータ11を介してナンドゲート15の第1の入力端子に出力される。ナンドゲート12の出力信号は、縦続接続されたインバータ13-1~13-Jを介してインバータ14に出力されるとともに、ナンドゲート15の第2の入力端子に出力される。一方、ナンドゲート15の出力信号は、縦続接続されたインバータ16-1~16-Jを介してインバータ17に出力されるとともに、ナンドゲート12の第2の入力端子に出力される。インバータ14からの出力信号は、制御クロックφ1Aとして電流電圧変換回路4AのnMOSトランジスタMN4A図19参照。のゲートに出力されるとともに、RSフリップフロップ18のセット入力端子と、ノアゲート19の第1の入力端子とに出力される。また、インバータ17からの出力信号は、制御クロックφ2Aとして電流電圧変換回路4AのnMOSトランジスタMN4図19参照。のゲートに出力されるとともに、RSフリップフロップ18のリセット入力端子に出力される。従って、RSフリップフロップ18のQ出力端子からは、ハイレベルの制御クロックφ1Aが入力されるタイミングから、ハイレベルの制御クロックφ2Aが入力されるタイミングまでハイレベルの信号が出力される。このQ出力端子からの出力信号の反転信号すなわち、反転Q出力端子からの出力信号。はノアゲート18の第2の入力端子に出力され、ノアゲート18は、制御クロックφ3Aを発生して、電圧発生回路5Aのナンドゲート15図19参照。の第1の入力端子に出力する。図21は、図20の制御クロック発生回路1Aから出力される制御クロックφ1Aと、制御クロックφ2Aと、制御クロックφ3Aとを示すタイミングチャートである。図21に示すように、制御クロックφ1Aと制御クロックφ2Aとは、同時にハイレベルにならないノンオーバーラップクロックである。図21において、制御クロックφ1Aの電圧レベルがハイレベルの期間を積分期間TintAと定義し、制御クロックφ2Aの電圧レベルがハイレベルの期間をリセット期間TrstAと定義し、制御クロックφ3Aの電圧レベルがハイレベルの期間を電圧判定期間Trstと定義する。また、制御クロックφ1A、制御クロックφ2A及び制御クロックφ3Aの各電圧レベルがローレベルの期間をオフ期間Toffと定義する。ここで、電圧判定期間Trstの期間長及びオフ期間Toffの期間長は互いに等しく、インバータ13-1~13-J又はインバータ16-1~16-Jの個数Jに対応する。図19において、電圧電流変換回路4Aは、スイッチトランジスタとして動作するnMOSトランジスタMN4A及びnMOSトランジスタMN4と、キャパシタCとを備えて構成される。ここで、nMOSトランジスタMN4Aのゲートには制御クロックφ1Aが出力され、nMOSトランジスタMN4AのドレインはpMOSトランジスタMP36のドレインに接続され、nMOSトランジスタMN4AのソースはキャパシタCを介して接地される。また、nMOSトランジスタMN4のゲートには制御クロックφ2Aが出力され、ソースは接地され、ドレインはnMOSトランジスタMN4AのソースとキャパシタCとの接続点に接続される。さらに、nMOSトランジスタMN4AのソースとキャパシタCとの接続点は、比較器51及び52の各反転入力端子に接続される。ここで、キャパシタCの両端電圧を出力電圧VCAと定義する。次に、図19及び図21を参照して、電流電圧変換回路4Aの動作を説明する。積分期間TintAにおいて、nMOSトランジスタMN4Aがオンし、nMOSトランジスタMN4がオフするので、キャパシタCは基準電流IREFで充電される。次に、電圧判定期間TsmplAにおいてnMOSトランジスタMN4A及びnMOSトランジスタMN4がオフする。さらに、リセット期間TrstAにおいて、nMOSトランジスタMN4Aがオフし、nMOSトランジスタMN4がオンするので、キャパシタCは放電する。引き続き、オフ期間ToffにおいてnMOSトランジスタMN4A及びnMOSトランジスタMN4がオフする。従って、第1の実施形態と同様に、積分期間TintAにおいて基準電流IREFは積分され、ランプ形状を有する出力電圧VCAに変換される。ここで、出力電圧VCAのピーク値は基準電流IREFの電流値に対応する。図19において、電圧判定回路5Aは、ウィンドウコンパレータを構成する比較器51及び52と、ナンドゲート54とを備えて構成される。ここで、比較器51の反転入力端子には出力電圧VCAが出力される一方、非反転入力端子には基準電圧VREF1が出力される。また、比較器52の反転入力端子には出力電圧VCAが出力される一方、非反転入力端子には基準電圧VREF2が出力される。さらに、比較器51からの出力信号は、カウントダウン信号SdAとしてカウンタ回路6に出力される。また、ナンドゲート54の第1の入力端子には制御クロックφ3Aが出力され、第3の入力端子には比較器52の出力信号S52が出力される。そして、ナンドゲート54からの出力信号は、カウントアップ信号SuAとしてカウンタ回路6に出力される。図22~図24を参照して、電圧判定回路5Aの動作を説明する。図22は、図19の電流加減算回路3からの基準電流IREFの電流値が所定の範囲より大きいときの、制御クロックφ1Aと、制御クロックφ2Aと、制御クロックφ3Aと、電流電圧変換回路4Aからの出力電圧VCAと、カウントダウン信号SdAと、比較器52からの出力信号S52と、カウントアップ信号SuAとを示すタイミングチャートである。図23は、図19の電流加減算回路3からの基準電流IREFの電流値が所定の範囲であるときの、制御クロックφ1Aと、制御クロックφ2Aと、制御クロックφ3Aと、電流電圧変換回路4Aからの出力電圧VCAと、カウントダウン信号SdAと、比較器52からの出力信号S52と、カウントアップ信号SuAとを示すタイミングチャートである。図24は、図19の電流加減算回路3からの基準電流IREFの電流値が所定の範囲より小さいときの、制御クロックφ1Aと、制御クロックφ2Aと、制御クロックφ3Aと、電流電圧変換回路4Aからの出力電圧VCAと、カウントダウン信号SdAと、比較器52からの出力信号S52と、カウントアップ信号SuAとを示すタイミングチャートである。ここで、基準電流IREFの電流値の所定の範囲の上限値は基準電圧VREF1に対応し、下限値は基準電圧VREF2に対応する。図22において、基準電流IREFの電流値が所定の範囲より大きいので、出力電圧VCAのピーク値は基準電圧VREF1より高くなり、これに応答して、電圧判定期間TsmplAにおいて、ローレベルのカウントダウン信号SdAが発生される。このとき、カウントアップ信号SuAのレベルはハイレベルである。また、図23において、基準電流IREFの電流値が所定の範囲内にあるので、出力電圧VCのピーク値は基準電圧VREF2より高くかつ基準電圧VREF1より低くなる。従って、電圧判定期間TsmplAにおいて、ハイレベルのカウントダウン信号SdAが発生される。また、電圧判定期間TsmplAにおいて、比較器52の出力信号S52のレベルはローレベルに変化するが、カウントアップ信号SuAのレベルはハイレベルのまま変化しない。さらに、図24において、基準電流IREFの電流値が所定の範囲より小さいので、出力電圧VCAのピーク値は基準電圧VREF2より低くなる。このため、カウントダウン信号SdAのレベル及び比較器52の出力信号S52のレベルはそれぞれハイレベルのままである。電圧判定期間TsmplAにおいて、ナンドゲート54によりハイレベルの出力信号S52が検出され、これに応答してローレベルのカウントアップ信号SuAが発生される。従って、本実施形態によれば、ナンドゲート54により、制御クロックφ3Aを用いて、出力電圧VCAが基準電圧VREF2より小さいことを検出できるので、第1の実施形態に係るカウントアップ信号Su及びカウントダウン信号Sdと同様に、カウントアップ信号SuA及びカウントダウン信号SdAを発生できる。なお、上記各実施形態において、カウントダウン回路6D及びカウントアップ回路6Uは、それぞれ3ビットのカウント回路であったが、本発明はこれに限られず、カウントダウン回路6Dをn1n1は2以上の整数。ビットのカウンタ回路とし、カウントアップ回路6Uをn2n1は2以上の整数。としてもよい。ビット数n1及びn2を増やすことにより、微少電流INに加算されるステップ電流の電流値の組み合わせの数を増やし、微少電流INから減算されるステップ電流の電流値の組み合わせの数を増やすことができるので、より高精度で微少電流INを補正できる。また、上記各実施形態において、電流源回路2は出力電流の温度特性が電子移動度に依存するnMOSトランジスタMRを用いて微少電流INを生成するnMOS構成の電流源回路であった。しかしながら、本発明はこれに限られず、電流源回路2と相補的な回路であって、出力電流の温度特性がホール移動度に依存するpMOSトランジスタを用いて微少電流を生成するpMOS構成の電流源回路であってもよい。この場合、pMOS構成の電流源回路からの微小電流を補正して基準電流として出力する電流補正回路は、当該基準電流を出力電圧に変換する変換回路と、上記出力電圧が、所定の第1の基準電圧と、上記第1の基準電圧よりも低い所定の第2の基準電圧との間となるように微小電流IPを増減して基準電流として出力する電流増減回路とを備えて構成される。"