"半導体基板の一主面側に露出する、第1金属接合層を有する第1主バンプと第1副バンプと、前記半導体基板の他方の主面側に露出する、第2金属接合層を有する第2主バンプと第2副バンプとを備え、前記第1主バンプと前記第2主バンプとは少なくとも前記半導体基板を貫通するプラグを介して電気的に接続されており、前記第1金属接合層と第2金属接合層のいずれか一方は、加熱により流動する層を含み、前記第1副バンプと前記第2副バンプのいずれか一方の前記半導体基板主面からの高さが、同主面に存在する前記第1主バンプと前記第2主バンプのいずれか一方の前記半導体基板主面からの高さよりも前記流動する層の厚みの範囲内で大きいことを特徴とする半導体装置。前記半導体基板の他の主面側からの高さが、前記第2主バンプよりも前記第2副バンプの方が高い請求項1に記載の半導体装置。前記第2副バンプは前記半導体基板を貫通するプラグと一体に形成されており、該プラグの径が、前記第2主バンプの前記半導体基板を貫通するプラグの径よりも小さい請求項2に記載の半導体装置。前記第2副バンプの外部に露出している部分の径が、前記第2主バンプの外部に露出している部分の径よりも小さい請求項2に記載の半導体装置。前記半導体基板の一主面側からの高さが、前記第1主バンプより前記第1副バンプの方が高い請求項1に記載の半導体装置。前記半導体基板の一主面側に表面保護膜とパッシベーション膜を有し、前記第1主バンプは前記表面保護膜に形成された第1主バンプホールに第1の径を有する下部と前記表面保護膜上に前記第1の径より大きい第2の径を有する上部を有し、前記第1副バンプは前記表面保護膜と前記パッシベーション膜に形成された第1副バンプホールに第1の径を有する下部と前記パッシベーション膜上に前記第1の径より大きい第2の径を有する上部を有する請求項5に記載の半導体装置。前記半導体基板の一主面側に少なくとも表面保護膜を有し、前記第1主バンプは前記表面保護膜に形成された第1主バンプホールに第1の径を有する下部と前記表面保護膜上に前記第1の径より大きい第2の径を有する上部を有し、前記第1副バンプは前記表面保護膜に形成された第1副バンプホールに第1の径を有する下部と前記表面保護膜上に前記第1の径と同等か大きく、前記第2の径よりも小さい第3の径を有する上部を有する請求項5に記載の半導体装置。半導体基板を貫通する貫通電極を備えた半導体装置であって、前記貫通電極は、前記半導体基板の一主面側に露出する第1主金属接合層を有する第1主バンプと他方の主面側に露出する第2主金属接合層を有する第2主バンプを備え、電流経路を構成する主貫通電極と、前記第1主バンプの形成される一主面側に露出する前記第1主金属接合層と同材料の第1副接合層を有する第1副バンプと、前記第2主バンプの形成される他方の主面側に露出する前記第2主金属接合層と同材料の第2副金属接合層を有する第2副バンプを備える副貫通電極とを含み、前記第1主金属接合層と第2主金属接合層のいずれか一方は、加熱により流動する層を含み、前記副貫通電極の基板厚さ方向の長さが前記主貫通電極の長さよりも前記流動する層の厚みの範囲内で長いことを特徴とする半導体装置。前記主及び副貫通電極は、半導体素子の形成される一主面側の最上層に形成される配線層に接続される前記第1主バンプ及び第1副バンプと、前記一主面と対向する他の主面側に、前記半導体基板を貫通し、前記半導体素子の形成される一主面側の最下層に形成される配線層に接続されるプラグを備えた前記第2主バンプ及び第2副バンプを含む請求項8に記載の半導体装置。前記半導体基板の他の主面側からの高さが、前記第2主バンプよりも前記第2副バンプの方が高い請求項9に記載の半導体装置。前記第2副バンプの前記半導体基板を貫通するプラグの径が、前記第2主バンプの前記半導体基板を貫通するプラグの径よりも小さい請求項10に記載の半導体装置。前記第2副バンプの外部に露出している部分の径が、前記第2主バンプの外部に露出している部分の径よりも小さい請求項10に記載の半導体装置。前記最上層に形成される配線層からの高さが、前記第1主バンプより前記第1副バンプの方が高い請求項9に記載の半導体装置。前記最上層に形成される配線層上に表面保護膜とパッシベーション膜を有し、前記第1主バンプは前記表面保護膜に形成された第1主バンプホールに第1の径を有する下部と前記表面保護膜上に前記第1の径より大きい第2の径を有する上部を有し、前記第1副バンプは前記表面保護膜と前記パッシベーション膜に形成された第1副バンプホールに第1の径を有する下部と前記パッシベーション膜上に前記第1の径より大きい第2の径を有する上部を有する請求項13に記載の半導体装置。前記最上層に形成される配線層上に少なくとも表面保護膜を有し、前記第1主バンプは前記表面保護膜に形成された第1主バンプホールに第1の径を有する下部と前記表面保護膜上に前記第1の径より大きい第2の径を有する上部を有し、前記第1副バンプは前記表面保護膜に形成された第1副バンプホールに第1の径を有する下部と前記表面保護膜上に前記第1の径と同等か大きく、前記第2の径よりも小さい第3の径を有する上部を有する請求項13に記載の半導体装置。前記加熱により流動する層は、半田層である請求項1ないし15のいずれか1項に記載の半導体装置。前記半田層は、SnAg合金である請求項16に記載の半導体装置。前記加熱により流動する層を有する金属接合層とは異なる金属接合層は、ニッケル層と最表面に露出する金層の積層膜である請求項1ないし17のいずれか1項に記載の半導体装置。請求項1ないし18のいずれか1項に記載の半導体装置の少なくとも2つを、前記第1主バンプと前記第2主バンプ、および前記第1副バンプと前記第2副バンプとをそれぞれ接触させて接合してなる半導体装置。請求項19に記載の半導体装置を含む情報処理システム。図1は、複数の半導体チップを積層して構成される半導体装置100の模式図である。図1に示す半導体装置100は、プリント配線基板101上にベースバンプ102が形成されており、ベースバンプ102のそれぞれに最下層の半導体チップここでは、インターフェースチップ103の貫通電極103aが接続され、順次、インターフェースチップ103上に第1チップ104、第2チップ105、第3チップ106、第4チップ107がそれぞれ、貫通電極104a、105a、106a、107aで接続される。プリント配線基板101の下部には、半導体装置100を所望の回路基板に電気的に接続するための半田ボール108が設けられる。例えば、第1~第4チップにはメモリセルアレイやロジック回路を備えたコアチップが適用され、インターフェースチップ103には駆動部が設けられている。図示していないが、各チップ間の間隙にはアンダーフィル樹脂が充填され、さらに全体を覆う保護膜を形成して半導体装置100が構成される。なお、図1は、本発明者が本発明の課題を説明するために作成したものであり、従来技術そのものではない。図2に、半導体チップの接合方法を示す。図2では、図1の破線で囲んだ部分の拡大図を示す。第1チップ104の貫通電極104aの表面側には、貫通電極104aの一部を構成する配線層109と配線層109に接続された表バンプ112があり、表バンプ112は、配線層109に接続された第1金属バンプ110とその表面に形成された第1金属接合層111を有する。一方、第2チップ105は裏面側に、貫通電極105aの一部を構成する金属プラグと一体に形成された第2金属バンプ113とその表面に形成された第2金属接合層114からなる裏面バンプ115が設けられている。第1金属接合層111はNi/Au積層膜で構成され、第2金属接合層114はSnAg合金層などの半田層で構成される。半田層である第2金属接合層114は事前に中央部が凸型に盛り上がるように半田リフロー処理が施されている。第1チップ104の表バンプ112と第2チップ105の裏面バンプ115とを接合するには、所定の圧力をかけた状態で熱処理を施し、半田層である第2金属接合層114をリフローする。これにより、第1金属接合層111と第2金属接合層114とが接合されるが、この時、リフローされた第2金属接合層114は接合界面から一部押し出されて、はみ出し部116となる。つまり、接合界面の第2金属接合層114は薄膜化することで、接合界面に第1金属接合層111のAuが偏析し易くなり、接合強度が低下してバンプクラックを誘発することがある。特に、信頼性試験等の熱ストレスが架かるとAuの偏析が多くなり、クラックが発生し、界面抵抗が増加する現象が発生する。また、工程上、事前の半田リフロー工程が十分に実施できない場合もあり、半田リフロー工程が実施されないとはみ出し量が多くなり、薄膜化がさらに進むことになる。本発明者は、通常のバンプ構造主バンプと共に副バンプを設け、半導体チップの接合時に副バンプ同士が主バンプ同士より先に接触して、主バンプ同士の接合マージンを確保することで、半田層などの加熱により流動する層の薄膜化を抑制する構造を見出した。すなわち、本発明の一実施形態によれば、半導体基板の一主面側に露出する、第1金属接合層を有する第1主バンプと第1副バンプと、前記半導体基板の他方の主面側に露出する、第2金属接合層を有する第2主バンプと第2副バンプとを備え、前記第1主バンプと前記第2主バンプとは少なくとも前記半導体基板を貫通するプラグを介して電気的に接続されており、前記第1金属接合層と第2金属接合層のいずれか一方は、加熱により流動する層を含み、前記第1副バンプと前記第2副バンプのいずれか一方の前記半導体基板主面からの高さが、同主面に存在する前記第1主バンプと前記第2主バンプのいずれか一方の前記半導体基板主面からの高さよりも前記流動する層の厚みの範囲内で大きいことを特徴とする半導体装置が提供される。また、本発明の別の実施形態によれば、半導体基板を貫通する貫通電極を備えた半導体装置であって、前記貫通電極は、前記半導体基板の一主面側に露出する第1主金属接合層を有する第1主バンプと他方の主面側に露出する第2主金属接合層を有する第2主バンプを備え、電流経路を構成する主貫通電極と、前記第1主バンプの形成される一主面側に前記第1主金属接合層と同材料の第1副金属接合層を有する第1副バンプと、前記第2主バンプの形成される他方の主面側に前記第2主金属接合層と同材料の第2副金属接合層を有する第2副バンプを備える副貫通電極とを含み、前記第1主金属接合層と第2主金属接合層のいずれか一方は、加熱により流動する層を含み、前記副貫通電極の基板厚さ方向の長さが前記主貫通電極の長さよりも前記流動する層の厚みの範囲内で長いことを特徴とする半導体装置が提供される。本発明では、主バンプ高さよりも高い副バンプを設けることで、主バンプ間の接合時に、副バンプ同士が先に接触してストッパーとなり、半田層が薄膜化することを抑制することができ、高信頼性の半導体装置が提供できる。以下、図面を参照して本発明の好ましい実施形態例を説明するが、本発明はこれらの実施形態例のみに限定されるものではない。図3は、本発明の一実施形態に係る半導体チップの一例を示す平面レイアウト図である。同図では、コアチップとして記憶素子を備えたメモリセル領域2と周辺回路の形成された周辺回路領域3とを備えたDRAMである半導体チップ1の主面側の平面レイアウトを示しているが、これに限定されるものではない。メモリセル領域2と周辺回路領域3とでメモリマット4が構成されており、2列のメモリマット4間に貫通電極の主バンプ5が配置されている。また、主バンプ5に近接して副バンプ6が複数配置されている。また、半導体チップ1の外周部にも副バンプ6が配置される。なお、主バンプ5及び副バンプ6の配置は、一例であって、このレイアウトに限定されるものではない。副バンプ6は、半導体チップを水平に積層するため、少なくとも3個を水平に保つ配置で有していればよいが、主バンプ5に近接して設けられることが好ましい。また、裏面側にも同様の配置で主バンプ及び副バンプが配置され、バンプレイアウトを供用するチップ同士が接合される。本発明においては、副バンプの高さが主バンプより高く形成されることで、副バンプがチップ積層時のストッパーとして機能し、主バンプにおいては、接合マージンが確保されることで、半田層などの加熱により流動する層の図2bに示した薄膜化を抑制することができる。なお、本発明において、主バンプを備える貫通電極を主として電流経路として用いることから主貫通電極と称し、副バンプを備える貫通電極を副貫通電極と称する。副貫通電極は通常は電流経路として使用しないダミーであるが、副次的な電流経路、例えば、静電気などを逃がす電流経路などに使用することも可能である。以下、実施例により本発明の半導体装置の具体的製造例を示すが、本発明はこれらの実施例のみ限定されるものではない。実施例1図4~21は、本実施例1に係る半導体チップの製造工程を説明する工程断面図であり、図4,5のaは図3のA-A’線での断面図、図4,図5のb及び図6~図21は図3のB-B’線での断面図に相当する。なお、図中の尺度は任意であり、実際の装置構成とは異なる。まず、半導体基板7のメモリセル領域2及び周辺回路領域3に素子分離用のSTI12を形成する。一方、B-B’断面で示す貫通電極の形成領域には、貫通電極をメモリセル領域2及び周辺回路領域3に形成される半導体素子等との絶縁性を確保する環状の絶縁領域11を形成する。通常、絶縁領域11は幅2~3μm程度で深さ50μm程度に形成される。一方、STIは深さ数百nm程度に形成される。図4bにおいて、8は副貫通電極を形成する領域であり、9は主貫通電極を形成する領域を示す。次に、半導体基板の主面側に、メモリセル領域2及び周辺回路領域3には半導体素子及び配線層などの半導体回路を形成し、副貫通電極形成領域8及び主貫通電極形成領域9には同層のパッド及びビアプラグなどの貫通電極の一部を構成する部材を形成する。例えば、図5に示すように、メモリセル領域2には、トランジスタのゲート電極となる埋め込みワード線13不図示のゲート絶縁膜により半導体基板7と絶縁される、キャップ絶縁膜14、拡散層15を備えた埋め込みゲート型のセルトランジスタが形成される。2つのセルトランジスタは一つの拡散層15を共有しており、共有される拡散層15にはビット線コンタクトとなるシリコン膜16aを介してビット線16が接続される。ビット線16上にはビット線16を覆うカバー膜17が設けられる。また、共有されていない拡散層15のそれぞれには、容量コンタクトプラグ19が接続されている。周辺回路領域3には、シリコン膜16aとビット線16と同層に形成される第1配線26、周辺回路領域3のトランジスタ不図示の拡散層27、コンタクトプラグ28等が設けられる。副貫通電極形成領域8及び主貫通電極形成領域9にも同層にシリコン膜16a、第1配線パッド26a、第1ビアプラグ28aが設けられる。半導体基板7上のこれらの構成は、第1層間絶縁膜18中に形成される。第2層間絶縁膜24の層のメモリセル領域2には、容量パッド21、容量素子22、容量プレート23、第1ビアプラグ25が設けられている。周辺回路領域3には、第2配線29、第2ビアプラグ30が設けられる。副貫通電極形成領域8及び主貫通電極形成領域9にも同層に第2配線パッド29a、第2ビアプラグ30aが設けられる。さらに上層には、第3層間絶縁膜31中に第3配線32及び第3配線パッド32aが、第4層間絶縁膜33中に第3ビアプラグ34,34a、第4配線35、第4配線パッド35aが、第5層間絶縁膜36中に第4ビアプラグ37,37aが、第5層間絶縁膜36上に第5配線38及び第5配線パッド38aがそれぞれ設けられる。さらに最上層に保護膜39が設けられる。各層間絶縁膜は酸化シリコン膜、カバー膜17及び保護膜39は窒化シリコン膜、各配線及びビアプラグはメタル材料で構成される。次に、図3のB-B’断面を参照して、貫通電極の形成方法を説明する。図6~図18、図20は第2層間絶縁膜から第5層間絶縁膜部分を省略した図である。図6は、図5bに相当する。まず、図7に示すように、保護膜39に第5配線パッド38aの表面を露出する第1副バンプホール40と第1主バンプホール41を形成する。続いて、図8に示すように、保護膜パッシベーション膜として用いる厚さ5μmのポリイミド膜PIQを全面に塗布し、リソグラフィ及び酸素ドライエッチングにより、第1副バンプホール40及び第1主バンプホール41を連続して露出するPIQホール43を形成する。第1副バンプホール40及び第1主バンプホール41の直径D0はいずれも15μmであり、PIQホール43の側壁と第1副バンプホール40及び第1主バンプホール41の側壁までの距離D1はいずれも30μmとした。次に、図9に示すように、全面に厚さ150nmのチタン膜と厚さ300nmのCu膜をスパッタ法により積層形成して第1給電層44を形成する。厚さ20μmのホトレジスト45を全面に形成し、リソグラフィにより第1副バンプ開口46及び第1主バンプ開口47を形成する。第1副バンプ開口46及び第1主バンプ開口47のそれぞれの開口径D3は25μmとした。この時、第1副バンプ開口46の側壁46aと第1副バンプホール40との距離D2は5μmであり、第1主バンプ開口47の側壁47aと第1主バンプホール41との距離D2も5μmとした。図11に示すように、Cuめっき液に第1副バンプ開口46及び第1主バンプ開口47側を浸漬し、第1給電層44に給電しながら、厚さ11μmの第1副Cu層48a、第1主Cu層48bをそれぞれ第1副バンプ開口46及び第1主バンプ開口47内に電解めっきにより形成し、連続して厚さ3μmのSnAg合金からなる第1副金属接合層49a、第1主金属接合層49bを成長させた。この時、第1副金属接合層49a、第1主金属接合層49bの表面がホトレジスト45の上面よりも高くならないように形成する。図12に示すように、ホトレジスト45を除去した後、露出する第1給電層44を除去することで、第1副バンプ50及び第1主バンプ51を形成する。全面に厚さ50μmの接着剤層52を形成し、その上に半導体基板ウエハとほぼ同じ直径で厚さが675μmのガラス基板からなるウエハサポートシステムWSS53を貼り付ける図13。WSS53に半導体基板ウエハを保持し、裏面の研削を行う。以降、図の上下を逆転して示す。図14aは裏面研削前の状態を示しており、半導体基板7の厚みH1は、例えば、775μmである。これを図14bに示すように、絶縁領域11の底部が露出するまで、ここでは研削後の厚みH2が50μmとなるまで研削し、その後、化学機械研磨法CMPにより研磨する。研磨した裏面全面に厚さ300nmの窒化シリコンからなる裏面保護膜54をプラズマCVD法により形成する。続いて、裏面全面に厚さ50μmのホトレジスト55を塗布し、フォトリソグラフィにより第2副バンプホールパターン56と第2主バンプホールパターン57を形成する。第2副バンプホールパターン56の直径D4は第2主バンプホールパターン57の直径D5より小さくなるように形成する。例えば、D4が10μm、D5が15μmとなるように形成する。ホトレジスト55のリソグラフィで用いるマスク上のパターンを予めその大きさで形成して一括露光により形成する図15。ホトレジスト55をマスクとして、裏面保護膜54、半導体基板7及びシリコン膜16aをドライエッチングして、第1配線パッド26aを露出する第2副バンプホール58と第2主バンプホール59を形成する図16。次に、裏面全面に厚さ250nmのチタン膜及び厚さ750nmのCu膜をスパッタ法により順次積層して、第2給電層60を形成する。その後、厚さ12μmのホトレジスト61を裏面全面に形成し、フォトリソグラフィにより第2副バンプ開口62と第2主バンプ開口63を形成する。第2副バンプ開口62と第2主バンプ開口63は同じ直径D6を有し、D6は22μmとした。第2副バンプ開口62には、第2給電層60で第2副バンプホール58の側壁を被覆した側面62aと、裏面保護膜54上を被覆した上面62bが露出しており、一方、第2主バンプ開口63には、第2給電層60で第2主バンプホール59の側壁を被覆した側面63aと裏面保護膜54上を被覆した上面63bが露出している。側面62aの直径D4aはD4から第2給電層60の膜厚1μmの2倍の値2μmを引いた値、すなわち8μmとなり、また、側面63aの直径D5aは、同様に13μmとなる図17。図18に示すように、Cuめっき液に第2副バンプ開口62及び第2主バンプ開口63側を浸漬し、第2給電層60に給電しながら、第2副Cu層64a、第2主Cu層64bをそれぞれ第2副バンプ開口62及び第2主バンプ開口63内に電解めっきにより形成し、連続して厚さ3μmのNiメッキ層と厚さ0.1μmのAuメッキ層を順次形成して第2副金属接合層65a、第2主金属接合層65bを成長させた。ここでは、側壁62aの直径D4aが側壁63aの直径D5aよりも小さく形成されているため、第2副Cu層64aは第2主Cu層64bよりも高く形成される。図19に、第2副Cu層64a、第2主Cu層64bの形成過程を例示する概念図を示す。図19aは、開始段階の状態を示し、第2給電層60の露出する側面62a及び63a、上面62b及び63bから第2給電層60を核としてCu膜64の成長が開始される。Cu膜64の膜厚が側壁62aの直径D4aの1/2になる、すなわち、4μmとなると、図19bに示すように、第2副バンプ開口62内ではCu膜64同士が接触して第1上面66を形成する様になる。一方、第2主バンプ開口63内ではCu膜64同士は接触していない。さらにCu膜64の成長を続け、Cu膜64の膜厚が側壁63aの直径D5aの1/2になる、すなわち、6.5μmとなると、第2主バンプ開口63内でもCu膜64同士が接触して第2上面67を形成する。この時、第2副バンプ開口62内では第1上面66が成長面となり、第2主バンプ開口内での成長面よりも面積が小さくなる。その結果、第2上面67が形成される段階では、第1上面66aは、上面62bから9μmの高さとなる。従って、第2上面67との差ΔHは2.5μmとなっている。このように、第2副バンプホール58の直径D4を第2主バンプホール58の直径D5よりも小さく形成することにより第2副バンプのCu層64aを第2主バンプのCu層64bよりも高くすることができる。その後、第2副金属接合層65a及び第2主金属接合層65bは同じ成長面積を有する第1上面66a及び第2上面67上に形成されるため、同じ厚みに形成される。その後、ホトレジスト61を除去し、露出する第2給電層60を除去することで、図20に示すように、第2副バンプ68Hと第2主バンプ69が形成される。第1副バンプ50と第1主バンプ51は同じ高さを有するのに対し、第2副バンプ68Hは第2主バンプ69よりも高くなっている。図21に、以上のように製造した貫通電極を備えた半導体チップを複数積層した状態を示す。本実施例では、第1副バンプ50と第1主バンプ51を構成する第1金属接合層がSnAg合金で形成され、第2副バンプ68Hと第2主バンプ69を構成する第2金属接合層がAu/Ni積層膜で形成されている。第1金属接合層及び第2金属接合層の厚みはいずれも3μmとしており、第2副バンプ68Hは第2主バンプ69よりも2.5μm高く突き出るように形成している。この時、第1副バンプと第2副バンプとの接合部では、第2副金属接合層65aは硬度が高く、第1副金属接合層49aが加熱により流動化して潰れ、従来と同様にはみ出し部49a’を形成することとなる。一方、第1主バンプと第2主バンプとの接合部では、2.5μmのマージンが存在することで、第1主金属接合層49bがわずかに潰れる程度で、はみ出し部は形成されることなく接合することができる。このように、電流経路となるバンプ部で接合強度が低下してバンプクラックを誘発することがなくなる。また、信頼性試験等の熱ストレスが架かってもAuの偏析は少なく、クラックが発生したり、界面抵抗が増加したりする現象が抑制される。また、工程上、事前の半田リフロー工程が十分に実施できない場合でも、半田層の薄膜化を抑制することができる。本実施例では、貫通電極が形成される複数のホールにおいて、予めホールの直径を変えておくことにより、幅の狭いホールではCu膜の成長する面積が自己整合的に小さくなることを利用してCu膜の高さ方向の成長速度を増加させ、幅の広いホール内のCu膜埋設が完了した時点では、幅の狭いホールに形成されたCu膜上面が相対的に高くなる方法を用いている。これにより副バンプの上面の高さを主バンプの上面の高さより高くして、主バンプでの半田層の潰れによる薄膜化を抑制している。実施例2実施例1における表バンプの形成では、第1副バンプ及び第1主バンプを同形状となるように、第1副バンプホール40と第1主バンプホール41のいずれに対しても30μmのオフセットD1を確保してPIQホールパターン43を形成した。本実施例では、第1副バンプホール40を囲むPIQホールパターン43aを第1副バンプホール40の直径D0と同じか2μm程度までの範囲で大きくなるように形成し、第1主バンプホール41を囲むPIQホールパターン43bは実施例1と同様に30μmのオフセットD1を確保して形成した図22。次に、実施例1と同様に、第1給電層44を形成した後、ホトレジスト45を形成し、第1副バンプ開口パターン46、第1主バンプ開口パターン47を直径D3で同様に形成する。その後、メッキ法によりCu膜48を成長させる図23。第1副バンプ開口パターン46と第1主バンプ開口パターン47の直径は共に同じD3であるので、いずれのホールにおいても同じ時点で埋設が完了する。つまり、第1副バンプホール40及び第1主バンプホール41外縁の第1給電層44上面からの成長高さは同じとなり、第1副バンプ開口パターン46内では表面48a-sを有する第1副Cu層48aが、第1主バンプ開口パターン47内では表面48b-sを有する第1主Cu層48bが形成される。この時、第1副バンプホール40ではPIQ層42の高さ分嵩上げされており、第1副Cu層48aの表面48a-sは第1主Cu層48bの表面48b-sよりも高くなる図24。その後、実施例1と同様に3μm厚のSnAg合金からなる第1副金属接合層49a及び第1主金属接合層49bを形成し図25、続いて、ホトレジスト45を除去した後、露出する第1給電層44を除去することで、図26に示すように、第1主バンプ51よりも高くした第1副バンプ50Hが形成される。以降は、実施例1と同様に、裏面研削を行い、第2副バンプ68と第2主バンプ69を形成するが、実施例1とは異なり、第2副バンプ68と第2主バンプ69は同形状に形成される図27。このように形成した貫通電極を有する半導体チップを複数積層すると、実施例1と同様に、高さを高くした第1副バンプ50Hと第2副バンプ68とが接触する部分では、第1副金属接合層49aが潰れてはみ出し部49a’となるが、第1主バンプ51と第2主バンプ69との接触部分では第1主金属接合層49bはわずかに潰れるだけではみ出し部を形成することがない図28。実施例3実施例1の図15,16工程において、第2副バンプホール58を第2主バンプホール59よりも小さな径D4に形成していたが、本実施例では、第2副バンプホール58を第2主バンプホール59と同じ径D5で形成した後、めっきマスクとなるホトレジストに形成する開口径を変更して高さを変える例を示す。まず、実施例1の図14工程まで同様に実施した後、裏面保護膜54を形成し、ホトレジスト55に第2副バンプホールパターン56と第2主バンプホールパターン57を直径D5となるように形成し、実施例1と同様にエッチングを行う。これにより、図29に示すように、第2副バンプホール58wと第2主バンプホール59とが直径D5を有して形成される。次に、第2給電層60を形成した後、ホトレジスト61に第2副バンプ開口62を直径D61で、第2主バンプ開口63を直径D61で形成する。この状態でCu膜の電解めっきを実施すると第2副バンプホールと第2主バンプホールの閉塞は同時点で起こるが、その後の成長は径の小さい第2副バンプ開口62内の方が早く進行し、第2副Cu層64aの表面高さは第2主Cu層64bの表面高さよりも高くなる。さらに、径の小さい第2副バンプ開口62内に形成される第2副金属接合層65aも第2主バンプ開口63内に形成される第2主金属接合層65bよりも厚くなる。以上により、第2副バンプの高さを第2主バンプよりも高くすることができる図30。実施例4実施例3では、裏面バンプの形成時にめっきマスクとなるホトレジストに形成するバンプ開口の径を変更する場合を示したが、表バンプの形成にも適用できる。図31は、表バンプの形成時にバンプ開口径を第1副バンプ開口径D31と第1主バンプ開口径D32がD31<D32となるように形成して、第1副バンプを高くした状態を示す。なお、以上の実施例では、表バンプと裏面バンプの何れかの副バンプの高さを高くする場合について説明したが、両方を高くすることもできる。例えば、一方のバンプ高さの差が接合マージンとして十分でない場合に、表面側と裏面側の両方で高さを変更することで、十分な接合マージンを確保することが可能となる。つまり、主貫通電極の基板厚さ方向の長さより副貫通電極の基板厚さ方向の長さの方が所定の接合マージンを有して長くなるように形成する。いずれの場合もそれぞれ所望の接合マージンが確保できる様に調整される。なお、確保する接合マージンとしては、第1金属接合層及び第2金属接合層の厚みや材料により適宜最適となるように選択すれば良い。接合マージンとしては、1μm以上であれば、Auの偏析による接合強度の低下を抑制できることから好ましい。接合マージンの上限は主バンプ同士が確実に接合される範囲であり、主貫通電極の第1金属接合層及び第2金属接合層のいずれかに含まれる半田層の膜厚以下の範囲であればよい。また、本発明では、副バンプと主バンプの高さを変えることで接合層の潰れを回避しているため、金属接合層の材質についての制約が緩和されるという効果もある。その結果、実施例に示したような第1金属接合層としてのSnAg合金や第2金属接合層としてのNi/Au積層膜に限定されず、さまざまな材料の組合せが可能である。例えば、以下の組合せが挙げられる。1表バンプ:Au/Ni/Cu、裏面バンプ:SnAg/Ni/Cu2表バンプ:SnAg/Ni/Cu、裏面バンプ:Au/Ni/Cu3表バンプ:Au/Ni/Cu、裏面バンプ:SnAg/Cu4表バンプ:SnAg/Cu、裏面バンプ:Au/Ni/Cuまた、本発明では、接合時の強度を主貫通電極と同等に確保するために副バンプを副貫通電極の一部として形成する例を挙げて説明しているが、強度的に問題がなければ、半導体基板の両主面に形成する第1及び第2副バンプは、電気的に接続されない状態で形成しても良い。例えば、図5bにおいて、副貫通電極形成領域8では、第1ビアプラグ28aから第4ビアプラグ37aを省略しても良い。また、上記説明では、環状の絶縁領域11を形成する場合について説明したが、これに限定されず、半導体基板を貫通するプラグ部の側壁に絶縁層を形成して半導体基板とプラグとの絶縁を行ってもよい。また、環状の絶縁領域11を形成する場合、図示するような1重の環状構造に限定されず、2重以上の多重構造としても良い。さらに上記説明では、第2主バンプと第2副バンプは半導体基板を貫通するプラグ部と一体に形成する場合について説明したが、これに限定されず、別体に形成してもよい。別体に形成して第2副バンプの高さを高くする場合、実施例3に示したようなめっきマスクの開口径を変更する手法が適用できる。このように別体に形成する場合、第2副バンプに対して半導体基板を貫通するプラグ部を設けることなく、半導体基板裏面のバンプ構造のみを形成してもよい。本発明によれば、半田層を事前にリフローして凸型に盛り上げる必要がなくなり、工程の簡略化を図ることもできる。もちろん、半田リフロー処理を行っても使用可能である。本発明による主バンプより高い副バンプを有する半導体チップを複数積層し、図1に示すような半導体装置を形成すると、高信頼性の半導体装置が得られる。このような半導体装置は、種々のデータ処理システムに適用することができる。図32は、本発明に係る半導体装置を用いたデータ処理システム400の一例を示す。このデータ処理室テム400は、例えばコンピュータシステムを含むが、これに限定されない。このシステム400は、本発明に基づく半導体装置で構成されるデータプロセッサ420及びDRAM460を含む。データプロセッサ420は、例えば、マイクロプロセッサMPU、デジタルシグナルプロセッサDPS等を含むがこれらに限定されない。図32においては簡略化のため、データプロセッサ420は、システムバス410を介して既述した本発明に基づくDRAM460に接続されているが、システムバス410を介さずにローカルなバスによって接続される場合もある。また、システムバス410は、ここでは簡便のため1本しか描かれていないが、必要に応じてコネクタなどを介してシリアルないしパラレルに複数接続される。また、必要に応じ、このシステム400では、ストレージデバイス430、I/Oデバイス440、ROM450がシステムバス410に接続される例を示しているが、必ずしも必須の構成要素ではない。ここで、I/Oデバイス440には、入力デバイス若しくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、各構成要素の個数は、図32には簡便のために1つずつに留めているが、これに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。"