"第1の下位階層ブロックに含まれるセルから出力された信号を受信する出力端子を該セルの近傍に配置する出力端子配置部と、第2の下位階層ブロックに含まれる複数のセルへ前記出力端子から出力された信号を供給する入力端子を、該複数のセルを囲む最小の矩形領域の境界上であって、前記出力端子が配置された箇所からの距離が最短の箇所に配置する入力端子配置部と、を備えていることを特徴とする階層レイアウト設計装置。前記入力端子配置部は、前記入力端子が前記第2の下位階層ブロックの領域外に配置された場合には、前記第2の下位階層ブロックの領域内であって前記入力端子の配置箇所からの距離が最短の箇所へ、前記入力端子を移動することを特徴とする、請求項1に記載の階層レイアウト設計装置。前記出力端子配置部は、前記出力端子が配線禁止領域に配置された場合には、該配線禁止領域外であって前記出力端子の配置箇所からの距離が最短の箇所へ、前記出力端子を移動することを特徴とする、請求項1または2に記載の階層レイアウト設計装置。前記入力端子配置部は、前記入力端子が配線禁止領域に配置された場合には、該配線禁止領域外であって前記入力端子の配置箇所からの距離が最短の箇所へ、前記入力端子を移動することを特徴とする、請求項1ないし3のいずれか1項に記載の階層レイアウト設計装置。前記出力端子を配置した領域を前記第1の下位階層ブロックに配線禁止領域として設定するとともに、前記入力端子を配置した領域を前記第2の下位階層ブロックに配線禁止領域として設定する第1の配線禁止領域設定部を備えていることを特徴とする、請求項1ないし4のいずれか1項に記載のレイアウト設計装置。前記第1の下位階層ブロックに配置された前記出力端子と、前記第2の下位階層ブロックに設けられた前記入力端子との間を配線する上位階層配線部と、前記配線に用いられた領域を前記第1の下位階層ブロックおよび前記第2の下位階層ブロックに配線禁止領域として設定する第2の配線禁止領域設定部と、前記第2の配線禁止領域設定部により設定された配線禁止領域を回避しつつ、前記第1の下位階層ブロックおよび前記第2の下位階層ブロックにおける配線を実施する下位階層配線部と、を備えていることを特徴とする、請求項1ないし5のいずれか1項に記載の階層レイアウト設計装置。第1の下位階層ブロックに含まれるセルから出力された信号を受信する出力端子を該セルの近傍に配置する工程と、第2の下位階層ブロックに含まれる複数のセルへ前記出力端子から出力された信号を供給する入力端子を、該複数のセルを囲む最小の矩形領域の境界上であって、前記出力端子が配置された箇所からの距離が最短の箇所に配置する工程と、を含むことを特徴とする階層レイアウト設計方法。前記入力端子が前記第2の下位階層ブロックの領域外に配置された場合には、前記第2の下位階層ブロックの領域内であって前記入力端子の配置箇所からの距離が最短の箇所へ、前記入力端子を移動する工程を含むことを特徴とする、請求項7に記載の階層レイアウト設計方法。前記出力端子が配線禁止領域に配置された場合には、該配線禁止領域外であって前記出力端子の配置箇所からの距離が最短の箇所へ、前記出力端子を移動する工程を含むことを特徴とする、請求項7または8に記載の階層レイアウト設計方法。前記入力端子が配線禁止領域に配置された場合には、該配線禁止領域外であって前記入力端子の配置箇所からの距離が最短の箇所へ、前記入力端子を移動する工程を含むことを特徴とする、請求項7ないし9のいずれか1項に記載の階層レイアウト設計方法。前記出力端子を配置した領域を前記第1の下位階層ブロックに配線禁止領域として設定する工程と、前記入力端子を配置した領域を前記第2の下位配線ブロックに配線禁止領域として設定する工程と、を含むことを特徴とする、請求項7ないし10のいずれか1項に記載のレイアウト設計方法。前記第1の下位階層ブロックに配置された前記出力端子と、前記第2の下位階層ブロックに設けられた前記入力端子との間を配線する工程と、前記配線に用いられた領域を前記第1の下位階層ブロックおよび前記第2の下位階層ブロックに配線禁止領域として設定する工程と、設定された配線禁止領域を回避しつつ、前記第1の下位階層ブロックおよび前記第2の下位階層ブロックにおける配線を実施する工程と、を含むことを特徴とする、請求項7ないし11のいずれか1項に記載の階層レイアウト設計方法。第1の下位階層ブロックに含まれるセルから出力された信号を受信する出力端子を該セルの近傍に配置する処理と、第2の下位階層ブロックに含まれる複数のセルへ前記出力端子から出力された信号を供給する入力端子を、該複数のセルを囲む最小の矩形領域の境界上であって、前記出力端子が配置された箇所からの距離が最短の箇所に配置する処理と、をコンピュータに実行させることを特徴とするプログラム。前記入力端子が前記第2の下位階層ブロックの領域外に配置された場合には、前記第2の下位階層ブロックの領域内であって前記入力端子の配置箇所からの距離が最短の箇所へ、前記入力端子を移動する処理を、コンピュータに実行させることを特徴とする、請求項13に記載のプログラム。前記出力端子が配線禁止領域に配置された場合には、該配線禁止領域外であって前記出力端子の配置箇所からの距離が最短の箇所へ、前記出力端子を移動する処理を、コンピュータに実行させることを特徴とする、請求項13または14に記載のプログラム。前記入力端子が配線禁止領域に配置された場合には、該配線禁止領域外であって前記入力端子の配置箇所からの距離が最短の箇所へ、前記入力端子を移動する処理を、コンピュータに実行させることを特徴とする、請求項13ないし15のいずれか1項に記載のプログラム。以下の分析は、本発明者によってなされたものである。特許文献1に記載された技術によると、複数の下位階層ブロックを接続する際、迂回経路の発生を抑制できない場合が生じうるという問題がある。その理由は、上位階層の配置配線時に下位階層ブロックのタイミング劣化の発生を抑止するため、端子を下位階層ブロックの境界を表すバウンダリ上に配置するからである。特許文献1に記載された技術によると、例えば、ある下位階層ブロックから2つの下位階層ブロックへの接続があり、これらの2つの接続が最初の下位階層ブロックを基準として座標上で反対側に配置されている場合に、これらの2つの接続のうちの一方を最短にできても、他方については迂回配線経路の発生を抑制できない場合がある。図21は、複数の下位階層ブロックが接続されている場合に、特許文献1に記載された技術により、端子の位置を決定した結果を示す図である。図21を参照すると、下位階層ブロック401は、下位階層ブロック403と接続されている。同時に、下位階層ブロック401は、下位階層ブロック401に対して、X水平方向座標に関して、下位階層ブロック403と反対側に位置する下位階層ブロック404と接続されている。下位階層ブロック401から下位階層ブロック403への接続は配線禁止領域を跨いでいない。したがって、ステップS509に示した最適化処理によって、下位階層ブロック端子は下位階層ブロック401と下位階層ブロック403を最短で接続するために、端子410の位置と端子430の位置に配置されると考えられる。このとき、配線経路は、配線経路Lのように最短の経路となる。特許文献1に記載された技術では複数の下位階層ブロックが同一信号で接続される場合が定義されていない。したがって、下位階層ブロック401から下位階層ブロック404への接続に関しては、図21に示すように、下位階層ブロック401が配線禁止領域に設定されていない場合に、端子の位置は、既に決定されていた端子410の位置にそのまま決定されると考えられる。このとき、端子410から下位階層ブロック401を通過し、下位階層ブロック404へ接続することで、端子440の位置が決定される。端子が多数存在する場合には、これらの端子のY垂直方向座標と、端子410のY座標とが、大きく隔たるように配置される。一般に、下位階層ブロック端子は、ネットリストの物理構造に従って生成される。下位階層ブロック401から下位階層ブロック403および404へ同一の信号が接続されている場合に、下位階層ブロック401を基準として下位階層ブロック403と下位階層ブロック404とが座標上で反対側に配置されていると、他の下位階層ブロックと接続するセルの多さに起因して、複数の端子を容易に生成することができず、下位階層ブロック401から下位階層ブロック404への配線がL1のような迂回配線経路となる。したがって、タイミング収束性が悪化したり、迂回配線経路により無駄な配線リソースを消費することで収容性が悪化したりして、設計品質が低下し、手戻りによる設計期間の増加を招く。そこで、複数の下位階層ブロックに跨るセル同士を各下位階層ブロックに設けた端子を経由して相互に接続する場合に、セル間を結ぶ経路が迂回経路となることを防ぐことが課題となる。本発明の第1の視点に係る階層レイアウト設計装置は、第1の下位階層ブロックに含まれるセルから出力された信号を受信する出力端子を該セルの近傍に配置する出力端子配置部と、第2の下位階層ブロックに含まれる複数のセルへ前記出力端子から出力された信号を供給する入力端子を、該複数のセルを囲む最小の矩形領域の境界上であって、前記出力端子が配置された箇所からの距離が最短の箇所に配置する入力端子配置部と、を備えている。本発明の第2の視点に係る階層レイアウト設計方法は、第1の下位階層ブロックに含まれるセルから出力された信号を受信する出力端子を該セルの近傍に配置する工程と、第2の下位階層ブロックに含まれる複数のセルへ前記出力端子から出力された信号を供給する入力端子を、該複数のセルを囲む最小の矩形領域の境界上であって、前記出力端子が配置された箇所からの距離が最短の箇所に配置する工程と、を含む。本発明の第3の視点に係るプログラムは、第1の下位階層ブロックに含まれるセルから出力された信号を受信する出力端子を該セルの近傍に配置する処理と、第2の下位階層ブロックに含まれる複数のセルへ前記出力端子から出力された信号を供給する入力端子を、該複数のセルを囲む最小の矩形領域の境界上であって、前記出力端子が配置された箇所からの距離が最短の箇所に配置する処理と、をコンピュータに実行させる。本発明に係る階層レイアウト設計装置、階層レイアウト設計方法およびプログラムによると、複数の下位階層ブロックに跨るセル同士を各下位階層ブロックに設けた端子を経由して相互に接続する場合に、セル間を結ぶ経路が迂回経路となることを防ぐことができる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図1は、本発明に係る階層レイアウト設計装置の構成を概略的に示すブロック図である。図1および図11を参照すると、階層レイアウト設計装置は、第1の下位階層ブロック101に含まれるセル111から出力された信号を受信する出力端子21をセル111の近傍に配置する出力端子配置部31と、第2の下位階層ブロック102に含まれる複数のセル121,131へ出力端子21から出力された信号を供給する入力端子22を、複数のセル121,131を囲む最小の矩形領域Sの境界上であって、出力端子21が配置された箇所からの距離が最短の箇所に配置する入力端子配置部32と、を備えている。また、図12を参照すると、入力端子配置部32は、入力端子22が第2の下位階層ブロック102の領域外に配置された場合には、第2の下位階層ブロック102の領域内であって入力端子22の配置箇所からの距離が最短の箇所220へ、入力端子22を移動することが好ましい。一方、図13を参照すると、入力端子配置部32は、入力端子22が配線禁止領域BRに配置された場合には、配線禁止領域BR外であって入力端子22の配置箇所からの距離が最短の箇所220へ、入力端子を移動することが好ましい。また、階層レイアウト設計装置は、出力端子21を配置した領域を第1の下位階層ブロック101に配線禁止領域として設定するとともに、入力端子22を配置した領域を第2の下位階層ブロック102に配線禁止領域として設定する第1の配線禁止領域設定部33を備えていることが好ましい。さらに、図示しないが、出力端子配置部31は、出力端子21が配線禁止領域に配置された場合には、配線禁止領域外であって出力端子21の配置箇所からの距離が最短の箇所へ、出力端子21を移動することが好ましい。また、図7および図8を参照すると、階層レイアウト装置は、第1の下位階層ブロック101に配置された出力端子21と、第2の下位階層ブロック103,104に設けられた入力端子23,24との間を配線する上位階層配線部35と、配線に用いられた領域を第1の下位階層ブロック101および第2の下位階層ブロック103,104に配線禁止領域BRとして設定する第2の配線禁止領域設定部36と、第2の配線禁止領域設定部36により設定された配線禁止領域を回避しつつ、第1の下位階層ブロック101および第2の下位階層ブロック103,104における配線を実施する下位階層配線部37と、を備えていることが好ましい。本発明に係る階層レイアウト設計装置によると、複数の下位階層ブロックに跨るセル同士を各下位階層ブロックに設けた端子を経由して相互に接続する場合に、セル間を結ぶ経路が迂回経路となることを防ぐことができる。また、本発明は、半導体集積回路のレイアウト設計方法に関し、特に、下位階層ブロック毎に分割して配置配線を行うために下位階層ブロック端子の位置決定処理を行う階層レイアウト設計方法に関する。図2を参照すると、階層レイアウト設計方法は、下位階層ブロック端子を下位階層ブロック領域内に配置する工程S114と、上位階層の配置配線を下位階層ブロックの配置配線より先に実施する工程S115、S117と、下位階層ブロック領域上に位置する上位階層の配置配線情報を下位階層ブロック内に配置配線禁止領域として設定する工程S116とを含むことが好ましい。また、図3を参照すると、下位階層ブロック端子を下位階層ブロック領域内に配置する工程S114は、さらに、下位階層ブロックの出力端子位置を下位階層ブロックの出力端子を駆動する下位階層ブロック領域内のセルの近傍に仮配置する工程S212と、下位階層ブロックの入力端子位置を下位階層ブロックの入力端子に接続される下位階層ブロック領域内のセルを囲む矩形領域の枠上で、かつ、前記セルに接続する他の階層他の下位階層または上位階層に属するセルの配置位置との距離が最も短い座標に仮配置する工程S213と、仮配置した入力端子が各々の下位階層ブロック領域外となった場合にS214のYes、下位階層ブロック領域内のうち、仮配置した位置からの距離が最も短い座標に移動する工程S215と、仮配置した入力端子および出力端子の座標が配線禁止領域内に存在する場合にS216のYes、各々の下位階層ブロック領域内における配線禁止領域外に移動する工程S217と、仮配置した入力端子および出力端子の配置位置を決定する工程S218と、配置位置が決定された下位階層ブロックの入力端子および出力端子の領域を配線禁止領域に設定する工程S219と、を含むことが好ましい。本発明によると、下位階層ブロック間を下位階層ブロック領域内を通過させて短距離の配線経路で接続することができ、複数の下位階層ブロックが接続される場合にも、迂回配線経路の発生を抑制することができる。実施形態実施形態に係る階層レイアウト設計方法について、図面を参照して説明する。本実施形態に係る階層レイアウト設計方法は、図14に示されるようなコンピュータを用いた設計システム上において実現することができる。設計システムは、一例として、CADComputerAidedDesign装置として構成することができる。図14を参照すると、CAD装置は、中央処理装置以下、CPUという1、メモリ2、記憶装置3、表示装置4、入力装置5、および、ドライブ装置6を備え、これらはバス7を介して相互に接続されている。CPU1は、メモリ2を利用してプログラムを実行し、各種処理を実施する。メモリ2には、各種処理を提供するために必要なプログラムとデータが格納される。メモリ2は、キャッシュメモリ、システムメモリおよびディスプレイメモリを含んでいてもよい。表示装置4は、レイアウト表示、パラメータ入力画面等の表示に用いられる。表示装置4として、CRTCathodeRayTube、LCDLiquidCrystalDisplay、PDPPlasmaDisplayPanel等を用いることができる。入力装置5は、ユーザからの要求や指示、パラメータの入力に用いられる。入力装置5として、キーボードおよびマウス非図示等が用いられる。記憶装置3として、磁気ディスク装置、光ディスク装置または光磁気ディスク装置を用いることができる。記憶装置3には、後述する自動配線配置処理などの半導体装置設計処理のためのプログラムデータとファイルが格納される。CPU1は、入力装置5による指示に応答して、プログラムおよびデータをメモリ2へ転送して実行する。CPU1が実行するプログラムデータは、記録媒体8により提供される。ドライブ装置6は、記録媒体8を駆動し、その記憶内容にアクセスする。CPU1は、ドライブ装置6を介して記録媒体8からプログラムデータを読み出し、それを記憶装置3にインストールする。記録媒体8として、磁気テープ、メモリカード、フロッピー登録商標ディスク、光ディスク、光磁気ディスク等、任意のコンピュータ読み取り可能な記録媒体を使用することができる。記録媒体8に、上述のプログラム、データを格納しておき、必要に応じて、メモリ2にロードして使用するようにしてもよい。また、記録媒体8として、通信媒体を介してアップロードまたはダウンロードされたプログラムデータを記録した媒体、ディスク装置を用いることができる。さらに、記録媒体8として、コンピュータによって直接実行可能なプログラムを記録した記録媒体のみならず、いったん他の記録媒体ハードディスク等にインストールすることによって実行可能となるようなプログラムを記録した記録媒体、または、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体を用いることができる。図2は、本実施形態に係る階層レイアウト設計方法の処理手順を示すフローチャートである。また、図3は、図2に示した下位階層端子位置決定処理工程S114の詳細な端子位置決定手順を示すフローチャートである。本実施形態に係る階層レイアウト設計方法について、図2および図3のフローチャートの手順に従って説明する。まず、設計対象の半導体集積回路に対するネットリストが読み込まれるステップS111。次に、フロアプランが生成されるステップS112。このとき、チップ領域が形成され、同時に階層レイアウトを適用する下位階層ブロックが抽出され、下位階層ブロック形状および下位階層ブロック配置位置が決定される。図4は、フロアプラン生成処理ステップS112の結果を一例として示す図である。図4を参照すると、下位階層ブロック101,102,103,104が、各々下位階層ブロックの境界112,122,132,142で囲まれた形状に形成され、チップ領域100に配置される。次に、回路全体の仮配置配線処理が行われるステップS113。図5は、回路全体の仮配置配線処理ステップS113の結果を示す図である。図5を参照すると、各下位階層ブロックに属するセル111,131,141が、各々の下位階層ブロック領域内に配置され、端子位置決定前の仮配線経路R0によって、下位階層ブロック間が接続される。次に、下位階層ブロック端子が配置されるステップS114。その理由は、下位階層ブロック単体で配置配線するときに下位階層ブロック外部との接続関係を認識するためである。図6は、下位階層端子位置決定処理ステップS114の結果を示す図である。図6を参照すると、各下位階層ブロックに属するセル111,131,141が、各々の下位階層ブロック領域内に配置されている。また、上位階層で下位階層ブロック間を接続するために、出力端子21が下位階層ブロックに属するセル111の近傍に配置され、入力端子23,24が、各々の下位階層ブロック領域内に配置されている。また、出力端子21および入力端子23,24が配置される位置は、必ずしも端子位置決定前の仮配線経路R0の座標とは重ならない。下位階層端子位置決定処理ステップS114の内容については、後に詳述する。次に、上位階層の配置配線処理が行われるステップS115。下位階層ブロックよりも先に上位階層の配置配線を行う理由は、下位階層ブロックの配置配線前に上位階層での下位階層ブロック間のタイミング収束性を確認するためである。これにより、手戻りによる設計期間の増大を防ぐことができる。このとき、下位階層ブロックに属するすべてのセルを配置配線対象とする必要はなく、一般的な技術を用いて、下位階層ブロックに属するセルのうちの、下位階層ブロック外部と接続関係のあるセルのみを抽出するようにしてもよい。図7は、上位階層配置配線処理ステップS115の結果を示す図である。図7を参照すると、各下位階層ブロックに属するセル111,131,141が配線経路Lによって接続され、下位階層ブロック間の接続が完了する。このとき、下位階層端子位置決定処理ステップS114で決定された各下位階層ブロックの出力端子21と入力端子23,24とを中継するようにして配線が行われる。また、下位階層ブロック間のタイミング収束のために下位階層ブロック間の配線経路Lに挿入されるバッファ等の上位階層に属するセル10は、迂回配線経路の発生を抑制するために、必要に応じて下位階層領域内にも配置される。次に、下位階層領域内に存在する上位階層の配置配線情報が、下位階層領域内に配置配線禁止領域として設定されるステップS116。次に、各下位階層ブロックの配置配線処理が実施されるステップS117。図8は、各下位階層ブロックの配置配線処理ステップS117を示す図である。図8を参照すると、各下位階層ブロック101,102,104において、上位階層の配置配線情報を基に、配置禁止領域BP、および、配線禁止領域BRが設定されている。配置禁止領域BPおよび配線禁止領域BRは、上位階層の配置配線に使用される領域であり、各下位階層ブロックの配置配線処理には使用されない領域である。上位階層の配線を下位階層ブロックの内部に通すと、下位階層ブロック内のタイミングが劣化するため、一般に、上位階層の配置配線時に下位階層領域全体を配線禁止領域に設定する。しかし、本実施形態では、下位階層ブロック間を接続する際に迂回配線経路となることを防ぐために、下位階層ブロック端子を下位階層ブロック領域内部に配置する。したがって、上位階層の配線を下位階層ブロック領域内に通す必要がある。そこで、上位階層の配線情報に基づいて、配線禁止領域BRを設定し、各下位階層ブロックの配置配線処理ステップS117において、上位階層の配線の影響を考慮し、下位階層ブロック内のタイミング設計に反映させる。また、上位階層の配置配線ステップS115を下位階層ブロックの配置配線ステップS117よりも先に行うことで、上位階層の配線に必要な最低限の配線本数や配線層を抽出することができる。したがって、下位階層ブロック領域内を通過させる上位階層の配線のために設定する配線禁止領域を必要最低限とすることができ、無駄な配線リソースの消耗を防ぐことができる。各下位階層ブロックの配置配線処理ステップS117が完了すると、各下位階層レイアウト結果が上位階層に結合されるステップS118。上位階層は、ステップS115において、すでに配置配線済みであるため、以上の処理により、本実施形態の階層レイアウトが完了する。次に、図3を参照して、下位階層端子位置決定処理ステップS114における端子位置決定手順の詳細について説明する。なお、図3に示した手順において、処理対象の下位階層ブロックおよび端子の選択順序は任意である。まず、下位階層ブロック101が処理対象として選択されるステップS210。次に、下位階層ブロック101から任意に選択された出力端子21が出力端子であると判定されるステップS211のYes。次に、下位階層ブロック101の出力端子21は、下位階層ブロック101に属し、かつ、出力端子21を駆動するセル111の近傍の座標に仮配置されるステップS212。次に、出力端子21の座標が配線禁止領域内か否かが判定されるステップS216。その理由は、下位階層ブロックの端子が配線禁止領域上に配置されると、上位階層で下位階層ブロック間の配線ができなくなるからである。出力端子21は、配線禁止領域内にないためステップS216のNo、配線禁止領域外に移動する処理ステップS217は実施されない。次に、出力端子21の位置が、仮配置した座標に決定されるステップS218。次に、出力端子21の領域が、配線禁止領域に設定されるステップS219。その理由は、以降の処理工程で他の端子の位置決定を行う際に、すでに位置が決定された端子の座標と重ならないようするためである。下位階層ブロック101について未処理の端子が存在すると判定された場合にはステップS220のNo、ステップS211に移行し、他の端子に対する処理が実施される。しかし、下位階層ブロック101について、未処理の端子は存在しないためステップS220のYes、ステップS221に移行する。次に、未処理の下位階層ブロックがあると判定されステップS221のNo、ステップS210に移行し、下位階層ブロック104に対する処理が実施される。下位階層ブロック101と同様に下位階層ブロック104から入力端子24が任意に選択され、選択された入力端子24が入力端子であると判定されるステップS211のNo。下位階層ブロック104に属するセルが複数存在する場合には、入力端子24に接続される複数のセル141を囲む矩形領域Sが設定される。矩形領域Sを設定する処理の内容については、後述する。次に、入力端子24に接続されるセル111の配置位置と、矩形領域Sとの距離Dが算出される。入力端子24は、距離Dが最短で、かつ、矩形領域Sの枠上の座標に仮配置されるステップS213。次に、入力端子24の座標が下位階層ブロック104領域外に配置されているか否かが判定されるステップS214。入力端子24は下位階層ブロック104の領域内に配置されているためステップS214のNo、下位階層ブロック領域内に移動する処理ステップS215は実施されない。なお、ステップS215の処理の内容については、後述する。次に、入力端子24の座標が配線禁止領域内か否かが判定されるステップS216。入力端子24は、配線禁止領域内にないためステップS216のNo、配線禁止領域外に移動する処理ステップ217は実施されない。次に、入力端子24の位置が、仮配置した座標に決定されるステップS218。次に、入力端子24の領域が、配線禁止領域に設定されるステップS219。下位階層ブロック104について未処理の端子が存在すると判定された場合にはステップS220のNo、ステップS211に移行し、他の端子に対する処理が実施される。しかし、下位階層ブロック104について未処理の端子は存在しないためステップS220のYes、ステップS221に移行する。次に、未処理の下位階層ブロックがあると判定されステップS221のNo、ステップS210に移行し、下位階層ブロック103に対する処理が実施される。下位階層ブロック103から任意に選択された入力端子23は、入力端子であるためステップS211のNo、下位階層ブロック104に対する処理と同様の処理により、入力端子23の座標が決定されるステップS213~S218。次に、入力端子23の領域が、配線禁止領域に設定されるステップS219。次に、下位階層ブロック103について未処理の端子が存在しないと判定されるステップS220のYes。次に、未処理の下位階層ブロックが存在しないと判定されステップS221のYes、ステップS114の処理が完了する。次に、ステップS213において、矩形領域Sを設定する処理の詳細について説明する。入力端子は、出力端子の場合と異なり、下位階層ブロック内において、当該入力端子と接続されるセルが複数存在する場合がある。図10は、下位階層ブロック内の迂回配線経路を示す説明図である。下位階層ブロック102の入力端子22が、下位階層ブロック102に属するセル121の近傍の座標に出力端子と同等の処理で配置されたとする。このとき、下位階層ブロック101に属するセル111からセル121までの配線経路Lは、迂回しない。一方、セル111から下位階層ブロック102に属するセル131までの配線経路L1は、下位階層ブロック102の領域内で迂回し、無駄に配線リソースを消耗する。上記の場合、図11に示すように、下位階層ブロック102に属するセルにおいて、入力端子22と接続される複数のセル121,131を囲む矩形領域Sを設定する。そして、入力端子22と接続される下位階層ブロック102以外の階層の下位階層ブロック101に属するセル111の座標と、矩形領域Sとの距離Dが算出される。入力端子22は、距離Dが最短で、かつ、矩形領域Sの枠上の座標に仮配置されるステップS213。これにより、下位階層ブロック102の領域内で、迂回配線経路が発生することを抑制する。次に、入力端子を下位階層ブロック領域内の座標に移動する処理ステップS215の詳細について説明する。出力端子は、下位階層ブロックに属し、当該出力端子を駆動するセルの近傍の座標に配置される。したがって、出力端子は、下位階層ブロック領域外の座標に配置されることはない。一方、入力端子は、下位階層ブロックの形状が矩形でない場合には、下位階層ブロック領域外の座標に配置されることがある。このような場合には、各下位階層ブロックの配置配線を行う際に、下位階層ブロック外部との接続関係を認識することができなくなる。そこで、入力端子が下位階層ブロック領域外の座標に仮配置されたと判定された場合にはステップS214のYes、仮配置された下位階層ブロックの入力端子の座標から距離が最も短い下位階層ブロック領域内の座標に、入力端子を移動するステップS215。図12は、入力端子の移動ステップS215について説明するための図である。本実施形態によると、まず、入力端子22は、図12に示す座標に仮配置されるステップS213。図12を参照すると、下位階層ブロック102の形状が矩形でないため、入力端子22は下位階層ブロック102の領域外の座標に配置されているステップS214のYes。このとき、下位階層ブロック102の境界までの、水平方向距離X1および垂直方向距離Y1の各々の距離が算出され、距離が短い方向に入力端子22が移動される。図12に示すように、Y1<X1である場合には、入力端子22はY方向に移動される。すなわち、入力端子22は、Y座標に垂直方向距離Y1を加算した入力端子220の座標に仮配置されるステップS215。次に、入力端子および出力端子を配線禁止領域外の座標に移動する処理ステップ217の詳細について説明する。端子の入出力属性に関係なく、下位階層ブロックの端子が配線禁止領域上の座標に配置されると、上位階層で下位階層ブロック間の配線ができなくなる。そこで、入力端子または出力端子の座標が配線禁止領域内に存在すると判定された場合にはステップS216のYes、入力端子または出力端子を下位階層ブロック領域内の配線禁止領域外の座標に移動するステップS217。図13は、入力端子の移動ステップS217について説明するための図である。図13を参照すると、本実施形態において、入力端子22は、図13に示す座標に仮配置されるステップS213。入力端子22の座標は、下位階層ブロック102領域内に存在する配線禁止領域BRの領域内に存在するステップS216のYes。このとき、入力端子22を基準に配線禁止領域BRの枠に向かって、水平方向距離X1、X2および垂直方向距離Y1、Y2が算出され、水平方向と垂直方向の双方について、それぞれ距離が短い方に入力端子が移動される。図13に示すように、X1<X2,Y1<Y2である場合には、X座標に水平方向距離X1、Y座標に垂直方向距離Y1を加算した入力端子220の座標に、入力端子が仮配置されるステップS217。なお、出力端子が配線禁止領域と重なった場合にも、同様の処理ステップS217が行われる。本実施形態によると、複数の下位階層ブロックが接続されている場合にも、下位階層ブロック間の迂回配線経路を抑制することができる。実施形態に係る階層レイアウト設計方法によれば、下位階層ブロックの端子の位置を下位階層ブロックの領域内部に配置することで、図9に示したように、下位階層ブロック101ないし下位階層ブロック101に属するセル111から、下位階層ブロック103ないし下位階層ブロック103に属するセル131、および、下位階層ブロック104ないし下位階層ブロック104に属するセル141への2つの接続が、下位階層ブロック101を基準として、座標上で反対側に配置されていても、下位階層ブロック間の配線経路Lは、階層ブロック101から階層ブロック103までと、下位階層ブロック104までとの双方を最短で接続することができる。また、下位階層ブロック間の配線経路Lは、下位階層ブロック領域内101,102等を通過することで、迂回配線経路を抑制することができる。さらに、上位階層の配置配線ステップS115を下位階層ブロックの配置配線ステップS117よりも先に実施し、上位階層の配置配線情報を下位階層ブロック領域内で配置配線禁止領域に設定しステップS116、下位階層ブロックの配置配線の際に上位階層の配線の影響を考慮することでステップS117、下位階層ブロック内のタイミング設計に反映することが好ましい。したがって、上位階層の配線が下位階層ブロック領域内を通過していても、タイミングに関する問題が生じない。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"