"シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えたオーバーサンプリング回路において、オーバーサンプリング間隔をTovsとし、前記多相シリアルデータの位相差をTserialとし、前記オーバーサンプリングに使用する多相クロックの位相差Tckとすると、前記多相シリアルデータの位相差が前記オーバーサンプリング間隔とサンプリングクロックの位相差の整数倍との和Tserial=TovsN×Tck、ただしNは整数となることを特徴とするオーバーサンプリング回路。前記多相シリアルデータを生成するためのデータ遅延部が、複数の遅延素子を直列に接続して構成され、前記多相シリアルデータの位相差が遅延素子を通過した個数の差に比例するようにしたことを特徴とする請求項1記載のオーバーサンプリング回路。前記多相シリアルデータの位相差が前記オーバーサンプリング間隔と等しくなるようにしたことを特徴とする請求項1記載のオーバーサンプリング回路。前記多相シリアルデータの遅延時間を少なくとも2種類以上切り替える機能を備えたことを特徴とする請求項1記載のオーバーサンプリング回路。前記多相シリアルデータの遅延時間を切り替えるために、遅延時間を発生させる遅延素子の遅延量を段階的に増加させる機能を備えたことを特徴とする請求項4記載のオーバーサンプリング回路。請求項1から5の何れか一項記載のオーバーサンプリング回路を用いたことを特徴とするシリアル通信装置。シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えたオーバーサンプリング回路において、オーバーサンプリング間隔をTovsとし、前記多相シリアルデータの位相差をTserialとし、前記サンプリングに使用する多相クロックの位相差Tckとすると、前記多相シリアルデータの位相差がオーバーサンプリング間隔とサンプリングクロックの位相差の整数倍との和Tserial=TovsN×Tck、ただしNは整数となるオーバーサンプリング回路を用いたことを特徴とするシリアル通信装置。しかし、特許文献1に記載の発明において、通常のオーバーサンプリング型のCDR回路では一般に多相クロックは、DLLDelayLockedLoopを用いて生成される。システムから要求される多相クロックの位相差が微小になると、それを実現するためにDLLの遅延素子の動作速度を上げる必要があり、消費電流が増大してしまうという問題があった。また、DLLの遅延素子の動作速度に限界があるため、システムから要求される多相クロックの位相差を実現できない場合が生じてしまうという問題があった。一方、近年、複数のデータ通信速度データレートでの動作を行う通信規格があり、複数のデータレートでの動作が求められている。データレートによってシリアルデータの1ビット周期である1UIUI:ユニットインターバルが定まるので、データレートの切り替えによって1UIの大きさが変化することとなる。オーバーサンプリング型CDR回路では1UIをN分割Nは1以上の整数してサンプリングしているN倍のオーバーサンプリングので、1UIが変化するとオーバーサンプリング間隔が変化することとなる。例えば、高速シリアル通信規格の一つであるPCIexpressでは、3種類のデータレートが規格化されている。3種類のデータレートはそれぞれ2.5Gbps、5Gbps、8Gbpsであり、1UIはそれぞれ400ps、200ps、125psとなる。このシリアルデータを例えば8倍のオーバーサンプリングを行うと、オーバーサンプリング間隔はそれぞれ、50ps、25ps、15.625psとなりオーバーサンプリング間隔の最大値は最小値の3倍以上となってしまう。通常のオーバーサンプリング型CDR回路ではオーバーサンプリングを行うタイミングクロックをPLLまたはDLLで生成している。一般にPLL、DLLを構成する遅延素子の遅延量の変化は小さいので、データレートに応じてPLL、DLLのタイミングクロックの位相差を変動させてオーバーサンプリング間隔を変化させることは困難である。そのために、特許文献2に記載の発明は、オーバーサンプリング間隔を変化させるために複数のPLL、DLLを用意している。しかし、それぞれのPLL、DLLで所定の位相差を生成することは可能だが、消費電流、面積の増大の原因となるという問題があった。しかし、特許文献2に記載の発明は、各々の遅延ラインを構成する遅延素子の数と遅延ライン数が多いために通常のDLLで生成した多相クロックを用いたオーバーサンプリング回路に比べて著しい消費電流の抑制は期待できない。また、特許文献2に記載の発明は、各々の遅延ラインを構成する遅延素子の数と遅延ライン数が多いために通常のDLLで生成した多相クロックを用いたオーバーサンプリング回路に比べて著しい消費電流の抑制は期待できない。特許文献3に記載の発明は通常の回路に比べて消費電流を減少させてはいるが、消費電流の減少が不十分であり、データレートの切り替えを行うことについては考慮されていない。そこで、本発明の主な目的は、消費電流を減少させることにあり、副次的な目的は、オーバーサンプリング間隔を切り替えることができるオーバーサンプリング回路及びそれを用いたシリアル通信装置及びシリアル通信方法を提供することにある。上記問題を解決するため、請求項1記載の発明はシリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えたオーバーサンプリング回路において、オーバーサンプリング間隔をTovsとし、前記多相シリアルデータの位相差をTserialとし、前記サンプリングに使用する多相クロックの位相差Tckとすると、多相シリアルデータの位相差がオーバーサンプリング間隔とサンプリングクロックの位相差の整数倍との和Tserial=TovsN×Tck、ただしNは整数となることを特徴とする。請求項2記載の発明は、請求項1記載の発明において、多相シリアルデータを生成するためのデータ遅延部が、複数の遅延素子を直列に接続して構成され、多相シリアルデータの位相差が遅延素子を通過した個数の差に比例するようにしたことを特徴とする。請求項3記載の発明は、請求項1記載の発明において、多相シリアルデータの位相差がオーバーサンプリング間隔と等しくなるようにしたことを特徴とする。請求項4記載の発明は、請求項1記載の発明において、多相シリアルデータの遅延時間を少なくとも2種類以上切り替える機能を備えたことを特徴とする。請求項5記載の発明は、請求項4記載の発明において、多相シリアルデータの遅延時間を切り替えるために、遅延時間を発生させる遅延素子の遅延量を段階的に増加させる機能を備えたことを特徴とする。請求項6記載の発明は、請求項1から5の何れか一項記載のオーバーサンプリング回路を用いたシリアル通信装置であることを特徴とする。請求項7記載の発明は、シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えたオーバーサンプリング回路において、オーバーサンプリング間隔をTovsとし、前記多相シリアルデータの位相差をTserialとし、前記サンプリングに使用する多相クロックの位相差Tckとすると、多相シリアルデータの位相差がオーバーサンプリング間隔とサンプリングクロックの位相差の整数倍との和Tserial=TovsN×Tck、ただしNは整数となるオーバーサンプリング回路を用いたことを特徴とする。本発明によれば、主に消費電流を減少させることができ、副次的に、オーバーサンプリング間隔を切り替えることができる。本発明の実施の形態について図面を参照して説明する。<第1の実施の形態>図12は本発明に係るオーバーサンプリング回路の第1の実施の形態を示すブロック図である。このオーバーサンプリング回路は、データ遅延部100-1、遅延バイアス発生部101-1、オーバーサンプリング部103-1、並列化部104-1、及びクロック発生部110-1を備える。データ遅延部100-1ではシリアルデータSDATAを所定の時間だけ遅延させた多相シリアルデータsdataを生成する。遅延バイアス発生部101-1ではデータ遅延部100-1の遅延量を所望の値となるバイアス電圧を発生させる。オーバーサンプリング部103-1は入力データを多相クロックの立ち上がりまたは立下りのタイミングでサンプリングを行う。並列化部104-1ではバス幅を変えずにタイミングだけを調整して出力することもできるが、並列化部104-1の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部104-1から出力されるOVSDATA[15:0]がシンボルデータ復元部に入力されデータが復元される図示せず。。クロック発生部110-1はPLLPhaseLockedLoopまたはDLLDelayLockedLoopで構成され、システムで必要となるクロックを発生させる。図1に本発明に係るオーバーサンプリング回路の第1の実施の形態の具体的な回路図を示し、各回路ブロックについて説明する。データ遅延部100-1はデータ遅延素子102を複数個図では5個であるが限定されない。、直列に接続されていて入力されたシリアルデータSDATAを所定の時間だけ遅延させた多相シリアルデータsdata[3:0]を生成する。データ遅延素子102は、入力されるバイアス電圧に応じて入力データが素子を通過する時間を変化させる回路で構成される。図5aは、データ遅延素子102のブロック図の一例であり、図5bは、MOSトランジスタからなるデータ遅延素子102の回路図の一例であり、図5cは、MOSトランジスタとコンデンサとからなるデータ遅延素子102の回路図の他の一例である。このデータ遅延素子102については公知技術なので動作の詳細は述べない。図6は、第1の実施の形態で用いられる遅延バイアス発生部のブロック図の一例である。同図に示す遅延バイアス発生部101-1は、1つの遅延ライン200aと、2つの入力の位相差を検出する位相比較器PD201と、位相比較器の出力を平均化する平均化フィルタLPF202とを備える。図1に戻って、遅延バイアス発生部101-1は遅延素子102に所望の遅延量をつくるバイアスを発生させる。遅延バイアス発生部101-1は、遅延素子102を複数個直列に接続した遅延ラインと、2つの入力の位相差を検出する位相比較器と、位相比較器の出力を平均化する平均化フィルタとを備える。遅延ラインの遅延量制御端子は平均化フィルタの出力が接続される。遅延ラインを通過前後のクロックの位相差を検出し、位相差が所望の値になるように遅延素子102の遅延量制御バイアスを制御することができる。この遅延バイアス発生部101-1は公知技術なので動作の詳細は省略する。オーバーサンプリング部103-1は、複数図では16個であるが限定されない。のフリップフロップFF105を備え、入力されたシリアルデータを多相クロックの立ち上がりまたは立下りのタイミングでサンプリングする。オーバーサンプリング部103-1の出力sd[15:0]はサンプリングクロックの位相差を持つ。本実施の形態ではデータレートが5Gbpsであり、1UIが200psのシリアルデータを25ps間隔でオーバーサンプリングする40GHz相当でオーバーサンプリング場合を例に説明する。1UI=200psである5Gbpsのシリアルデータを25ps間隔でサンプリングするためには、5GHzのクロックが8位相必要となる200ps/25ps=8位相。本実施の形態ではデータ遅延部100で5GHz、4位相分に相当する多相シリアルデータを生成し、5GHz、2位相に相当するサンプリングクロックでオーバーサンプリングを行うことで40GHz相当のオーバーサンプリングを実現している。もちろん多相シリアルデータの位相数とオーバーサンプリングクロックの選択はこの限りではなく自由に選択できる。また、本実施形態では5GHz、2位相のオーバーサンプリングクロックとして2.5GHz、4位相のクロックを使用しているが、このオーバーサンプリングクロックの選択もこの限りではなく自由に選択できる。シリアルデータSDATAはデータ遅延部100に入力され1段の遅延素子102あたり、オーバーサンプリング間隔25psとオーバーサンプリングクロックの位相差100psを加算した125psの遅延を発生させる。すなわちsdata[n]とsdata[n1]のデータ遅延時間が125psとなる。一般にはオーバーサンプリング間隔をTovsとし、オーバーサンプリングクロックの位相差をTsmpとすると、数式1となる。sdata[n1]-sdata[n]=TovsN×Tsmpただし、n=1,2,3、Nは整数...1本実施形態ではN=1を例にしているが、Nはこの限りではなく自由に選択できる。オーバーサンプリング間隔25psを実現に際し、本実施形態のオーバーサンプリングで使用する多相クロックおよび多相シリアルデータの位相差はそれぞれ100psと125psとなり、多相シリアルデータを生成する遅延素子102、および多相オーバーサンプリングクロックを生成する回路の動作速度を緩和できることから消費電流を抑制することが可能となる。さらに通常のデータ遅延型オーバーサンプリング回路と比較して遅延素子数を削減できることから消費電流と回路面積を抑制することができる。具体的には、データレート5Gbpsのシリアルデータを入力して8倍のオーバーサンプリングをする場合、本実施例に係る第1の実施例のオーバーサンプリング回路は従来のデータ遅延型オーバーサンプリング回路と比べて、データ遅延部分の消費電力の約40を削減することができる。図2は、第1の実施の形態のサンプリングタイミングについて説明するための説明図である。本実施形態ではデータレートが5Gbpsであり、1UIが200psのシリアルデータを25ps間隔でオーバーサンプリングする40GHz相当でオーバーサンプリング場合を例に説明する。シリアルデータSDATAはデータ遅延部100-1に入力され、遅延素子102を通過することで125ps間隔の多相シリアルデータsdata[3:0]が生成される。オーバーサンプリングクロックck0,ck1,ck2,ck3は各々2.5GHzで各クロックの位相差は100psである。説明の都合上、SDATAの1UIを8等分し、前からa0~a7とすると、sdata3をオーバーサンプリングクロックck3でサンプリングしたsd3がa0となり、sdata2をオーバーサンプリングクロックck2でサンプリングしたsd2がa1となり、sdata1をオーバーサンプリングクロックck1でサンプリングしたsd1がa2となり、sdata0をオーバーサンプリングクロックck0でサンプリングしたsd0がa3となる。同様にa4~a7も図2に示すようにsdata0,1,2,3とオーバーサンプリングクロックck0,1,2,3の組み合わせでサンプリングすることができる。<第2の実施形態>図13は本発明に係るオーバーサンプリング回路の第2の実施の形態を示すブロック図である。このオーバーサンプリング回路は、データ遅延部100-1、遅延バイアス発生部101-1、オーバーサンプリング部103-1、並列化部104-1、及びクロック発生部110-1を備える。データ遅延部100-1ではシリアルデータSDATAを所定の時間だけ遅延させた多相シリアルデータsdataを生成する。遅延バイアス発生部101-1ではデータ遅延部100-1の遅延量を所望の値となるバイアス電圧を発生させる。オーバーサンプリング部103-1は入力データを多相クロックの立ち上がりまたは立下りのタイミングでサンプリングを行う。並列化部104-1ではバス幅を変えずにタイミングだけを調整して出力することもできるが、並列化部104-1の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部104-1から出力されるOVSDATA[15:0]がシンボルデータ復元部に入力されデータが復元される図示せず。。クロック発生部110-1はPLLPhaseLockedLoopまたはDLLDelayLockedLoopで構成され、システムで必要となるクロックを発生させる。図3に本発明に係るオーバーサンプリング回路の第2の実施の形態の具体的な回路図を示し、各回路ブロックについて説明する。データ遅延部100-2は、データ遅延ライン106を複数個図では4個であるが限定されない。備え、各々のデータ遅延ライン106にはシリアルデータSDATAが入力される。通過時間の異なるデータ遅延ライン106を通過することで入力されたシリアルデータSDATAは多相シリアルデータsdata[3:0]となりデータ遅延部100-2から出力される。データ遅延ライン106は複数の遅延素子102-2を直列に接続して構成し、入力されるバイアス電圧に応じて通過時間差を発生させる回路である。遅延素子102については第1の実施の形態と同様なので説明は省略する。遅延バイアス発生部101-2は、各遅延ライン106を構成する遅延素子102に所望の遅延時間をつくるバイアス電圧を発生させる。図7は、第2の実施の形態で用いられる遅延バイアス発生部101-2のブロック図の一例である。遅延バイアス発生部101-2は、2つの遅延ライン200a、200bと、2つの入力の位相差を検出する位相比較器PD201と、位相比較器の出力を平均化する平均化フィルタLPF202とを備える。2つの遅延ライン200a、200bのうち一方の遅延ライン200bの遅延量制御端子には基準電圧VBが接続され、他方の遅延ライン200aの遅延量制御端子には平均化フィルタの出力が接続される。各々の遅延ライン200a、200bには基準クロックが入力され、各々の遅延ライン200a、200bの出力の位相差を位相比較器PD201で検出し、位相差が所望の値になるように遅延ライン200a、200bの遅延素子102の遅延量制御バイアスを制御する。この遅延バイアス発生部101-2は公知技術なので動作の詳細は省略する。オーバーサンプリング部103-2は、複数図では16個であるが限定されない。のフリップフロップFF105を備え、入力されたシリアルデータを多相クロックの立ち上がりまたは立下りのタイミングでサンプリングする。オーバーサンプリング部103-2の出力sd[15:0]はサンプリングクロックの位相差を持つ。本実施形態ではデータレートが5Gbpsであり、1UIが200psのシリアルデータを25ps間隔でオーバーサンプリングする場合40GHz相当でオーバーサンプリングを例に説明する。1UI=200psである5Gbpsのシリアルデータを25ps間隔でサンプリングするためには、5GHzのクロックが8位相必要となる200ps/25ps=8位相。本実施形態ではデータ遅延部100で5GHz、4位相分に相当する多相シリアルデータを生成し、5GHz、2位相に相当するサンプリングクロックでオーバーサンプリングを行うことで40GHz相当のオーバーサンプリングを実現している。もちろん多相シリアルデータの位相数とオーバーサンプリングクロックの選択はこの限りではなく自由に選択できる。また、本実施の形態では5GHz、2位相のオーバーサンプリングクロックとして205GHz、4位相のクロックを使用しているが、このオーバーサンプリングクロックの選択もこの限りではなく自由に選択できる。シリアルデータSDATAはデータ遅延部100-2に入力され、隣り合う遅延ライン間の位相差が25psとなるように各遅延ラインの遅延時間が作られる。すなわちsdata[n]とsdata[n1]とのデータ遅延時間が25psとなる。オーバーサンプリング間隔25psを実現に際し、多相シリアルデータを生成する遅延素子102、および多相オーバーサンプリングクロックを生成する回路の動作速度を緩和できることから消費電流を抑制することが可能となる。さらに通常のデータ遅延型オーバーサンプリング回路と比較して遅延素子数を削減できることから消費電流と回路面積を低減することができる。具体的には、データレート5Gbpsのシリアルデータを入力して8倍のオーバーサンプリングをする場合、本実施例に係る第2の実施例のオーバーサンプリング回路は従来のデータ遅延型オーバーサンプリング回路と比べて、データ遅延部分の消費電力の約25を削減することができる。図4は、第2の実施の形態のオーバーサンプリング回路のサンプリングタイミングについて説明するための説明図である。本実施形態ではデータレートが5Gbpsであり、1UIが200psのシリアルデータを25ps間隔でオーバーサンプリングする40GHz相当でオーバーサンプリング場合を例に説明する。シリアルデータSDATAはデータ遅延部100-2に入力され、遅延ラインを通過することで25ps間隔の多相シリアルデータsdata[3:0]が生成される。オーバーサンプリングクロックck0,1,2,3は各々2.5GHzで各クロックの位相差は100psである。説明の都合上、SDATAの1UIを8等分し、前からa0~a7とすると、sdata3をオーバーサンプリングクロックck0でサンプリングしたsd3がa0となり、sdata1をオーバーサンプリングクロックck0でサンプリングしたsd2がa1となり、sdata2をオーバーサンプリングクロックck0でサンプリングしたsd1がa2となり、sdata0をオーバーサンプリングクロックck0でサンプリングしたsd0がa3となる。同様にa4~a7も図4のようにsdata0、1,2,3とオーバーサンプリングクロックck0、1,2,3の組み合わせでサンプリングすることができる。以上において、第1及び第2の実施形態によれば、シリアルデータを遅延回路に入力して所定時間だけ遅延させた多相シリアルデータを生成する機能と、その多相シリアルデータを多相クロックでオーバーサンプリングする機能を備えることで、遅延回路で使われる遅延素子数を削減することができるため、消費電流を減少させることができる。<第3の実施形態>図14は、本発明に係るオーバーサンプリング回路の第3の実施の形態を示すブロック図である。このオーバーサンプリング回路は、データ遅延部100-1、遅延バイアス発生部101-1、通信モード制御部112、オーバーサンプリング部103-1、並列化部104-1、及びクロック発生部110-1を備える。データ遅延部100-1ではシリアルデータSDATAを所定の時間だけ遅延させた多相シリアルデータsdataを生成する。遅延バイアス発生部101-1ではデータ遅延部100-1の遅延量を所望の値となるバイアス電圧を発生させる。通信モード制御部111-1では、通信モード信号DRごとに定まったデータ遅延量をデータ遅延部100-1で発生されるように遅延バイアス発生部101-1のバイアス信号dbが所望の値になるように監視、制御する。オーバーサンプリング部103-1は入力データを多相クロックの立ち上がりまたは立下りのタイミングでサンプリングを行う。並列化部104-1ではバス幅を変えずにタイミングだけを調整して出力することもできるが、並列化部104-1の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部104-1から出力されるOVSDATA[15:0]がシンボルデータ復元部に入力されデータが復元される図示せず。。クロック発生部110-1はPLLPhaseLockedLoopまたはDLLDelayLockedLoopで構成され、システムで必要となるクロックを発生させる。図8に本発明に係るオーバーサンプリング回路の第3の実施の形態の具体的な回路図を示し、各回路ブロックについて説明する。データ遅延部100-3はデータ遅延素子102を複数個図では9個であるが限定されない。、直列に接続して構成し、入力されたシリアルデータSDATAを各データ遅延素子102に通すことで所定の時間だけ遅延させた多相シリアルデータsdata[3:0]を生成する。データ遅延素子102は入力されるバイアス電圧に応じて入力データが素子を通過する時間を変化させる回路で構成される。オーバーサンプリング部103-3は、複数図では16個であるが限定されない。のフリップフロップFF105を備えており、入力されたシリアルデータを多相クロックの立ち上がりまたは立下りのタイミングでサンプリングする。オーバーサンプリング部103-3の出力sd[15:0]はサンプリングクロックの位相差を持つ。遅延バイアス発生部101-3は複数のデータ遅延素子102、信号選択器106、及び位相制御部107を備える。遅延バイアス発生部ではクロック信号CKを直列に配置したデータ遅延素子102に入力し、遅延データdd[8:0]を生成する。このとき各々のデータ遅延素子102のデータ遅延量はデータ遅延バイアスdbに応じて決まる。信号選択器106は通信モード制御部112からのデータ選択信号MODE[1:0]に応じて遅延データdd[8:0]から選択して位相制御部107に出力する。位相制御部107は入力信号の位相差が等しくなるようなバイアスを生成する機能を備える。図10aに位相制御部107の一例を示す。位相制御部はEORExclusiveOR:排他的論理和210、LPFLowPassFilter211、及び比較器212で構成される。図10bに位相制御部107の動作を示す。入力信号D0と入力信号D1との位相差が小さい状態を初期状態とすると、EORの出力Y0にはデューティー比が小さいパルスが出力される。出力Y0のデューティー比が50となるように制御することで入力クロックの90度位相差を検出しロックすることができる。例えば2.5GHzのクロックを遅延バイアス発生部の入力信号CKとして使用すると、1周期が400psなので90度位相の100psの遅延量を検出しロックする。通信モード制御部112はシーケンス制御部113とロック検出部114を備える。通信モード制御部112は通信モード信号DR[1:0]に応じたデータ遅延素子102のデータ遅延量を発生させるために、データ遅延バイアスdbの所望の値への引き込み動作を制御する。ロック検出部114は遅延バイアス発生部101-3で発生した遅延バイアスdbを入力し、遅延バイアスが制定することを検出する機能を備える。ロック検出信号lockはシーケンス制御113に出力する。シーケンス制御部113では通信モード信号DR[1:0]に応じてあらかじめ決められた手順に従って遅延バイアス発生部へ出力するデータ選択信号MODE[1:0]を切り替える。このときデータ選択信号MODE[1:0]の切り替えタイミングにロック検出信号lockの検出結果を条件とすることで、遅延バイアスdbの確実な同期引き込みを実現する。本実施例では通信モード制御部112にロック検出部114を備えているが、ロック検出114を備えなくても、データ選択信号MODE[1:0]の切り替えに十分な時間余裕を設ければ、遅延バイアスdbの同期引き込みが実現できる。図9は、第3の実施の形態で用いられるオーバーサンプリング回路のサンプリングタイミングについて説明するための説明図である。図9では、データレート5Gbpsであり、1UIが200psのシリアルデータを25ps間隔でオーバーサンプリングする40GHz相当でオーバーサンプリング場合を例に説明する。シリアルデータSDATAはデータ遅延部100-3に入力され、遅延素子102-3を通過することで125ps間隔の多相シリアルデータsdata[3:0]が生成される。オーバーサンプリングクロックck0,1,2,3は各々2.5GHzで各クロックの位相差は100psである。説明の都合上、SDATAの1UIを8等分し、前からa0~a7とすると、sdata3をオーバーサンプリングクロックck3でサンプリングしたsd3がa0となり、sdata2をオーバーサンプリングクロックck2でサンプリングしたsd2がa1となり、sdata1をオーバーサンプリングクロックck1でサンプリングしたsd1がa2となり、sdata0をオーバーサンプリングクロックck0でサンプリングしたsd0がa3となる。同様にa4~a7も図9に示すようにsdata0、1,2,3と、オーバーサンプリングクロックck0,1,2,3との組み合わせでサンプリングすることができる。次に、通信モードの切り替えについて述べる。表1は、オーバーサンプリング回路のデータレートの切り替えについて説明する表である。本実施形態のオーバーサンプリング回路が切り替えることを想定するデータレートとその仕様値1UI、オーバーサンプリング数、オーバーサンプリング間隔、オーバーサンプリングクロック位相差、多相シリアルデータ位相差を表1にまとめた。この仕様値は一例であり、自由に変えることができる。データレートに応じてTovsを切り替えることを考える。前述のとおり、データ遅延部100-3で発生する多相シリアルデータの位相差をTDとし、オーバーサンプリング間隔をTovsとし、オーバーサンプリングクロックの位相差をTckとすると、数式2となる。TD=TovsN×Tckただし、Nは整数...2TovsがdTovsだけ変化したときのTDの変化量dTDをTDで規格化すると、数式3となる。dTD/TD=dTovs/TD=dTovsTovsTck...3一般に、Tovsに比べてTckは大きく設定されるのでdTD/TDの値は小さくなる。従って、オーバーサンプリング間隔を切り替えるときに求められるデータ遅延素子の遅延量の変動範囲を小さくすることができる。ここで、N=1の場合を例に、具体的な数値を想定して説明する。シリアルデータのデータレートを2.5Gbpsから5Gbpsに切り替える場合、データレートでのオーバーサンプリング間隔はそれぞれTovs2.5Gbps=50ps、Tovs5Gbps=25psとなり、従ってデータレートの切り替えによるTovsの変動dTovsは、数式4となる。dTovs=Tovs2.5Gbps-Tovs5Gbps=50ps-25ps=25ps...4オーバーサンプリングクロックは、いずれのデータレートでも2.5GHz、4位相の多相クロックを使用するとしてTck=100psとする。このとき、各データレートにおける多相シリアルデータの遅延量TDは2.5GbpsではTD2.5Gbps=150ps、5GbpsではTD5Gbps=125psとなる。データレートの切り替えによる多相シリアルデータの遅延量TDの変化量dTDは、数式5となるので、dTD=TD2.5Gbps-TD5Gbps=150ps-125ps=25ps...5dTD/TD5Gbps=25/125=0.2となり、オーバーサンプリング間隔を2倍に切り替える場合でも、多相シリアルデータの遅延量は20の変動に抑制される。このことにより、多相シリアルデータの遅延量を生成するデータ遅延素子の動作速度を緩和できることと、動作範囲を抑制できることによって、通常のオーバーサンプリング回路よりも低消費電力動作が可能となる。本実施例のオーバーサンプリング回路では3種類のデータレートの通信モードに応じてオーバーサンプリング間隔を切り替える機能を有する。各データレートにおいてデータ遅延素子102が発生させるデータ遅延量は前述の通り、データレート2.5Gbpsでは150ps、データレート5Gbpsでは125ps、データレート10Gbpsでは112.5psとなる。各々のデータレートでの動作におけるデータ遅延素子102の段数とその遅延量は表2のようになる。表2に示した通り、2.5Gbpsモードではデータ遅延素子102の1段あたりの遅延量は150psとなり、このとき遅延量制御に必要な2.5GHzクロックの90度位相である100psの位相差はデータ遅延素子102を6段通過した信号に現れる。同様に、5Gbpsモードではデータ遅延素子102の1段あたりの遅延量は125psとなり、遅延量制御に必要な2.5GHzクロックの90度位相である100psの位相差はデータ遅延素子102を4段通過した信号に現れ、10Gbpsモードではデータ遅延素子102の1段あたりの遅延量は112.5psとなり、遅延量制御に必要な2.5GHzクロックの90度位相である100psの位相差はデータ遅延素子102を8段通過した信号に現れる。従って、2.5Gbpsではdd1とdd7、5Gbpsではdd2とdd6、10Gbpsではdd0とdd8とがそれぞれ信号選択器106で選択されて位相制御部107に出力され所望の位相差をデータ遅延素子102に発生するバイアスを制御する。位相制御部107は、EOR110図10を位相検出回路として使用しているため、入力信号の動作開始時の位相差初期位相差が±90度以内に入っていることが90度でロックするために必要となる。初期位相差がそれ以外の場合は270度でロックし、これは位相関係が反転してしまい誤動作となる。3種類のデータレートにおいて、位相制御部107で位相差の検出に使用する信号のデータ遅延素子102の通過段数が異なり、さらにその通過段数が多いために、位相差の検出に使用する信号の初期位相差を常に±90度以内にすることが困難となる。例えば、データレートが10Gbpsの場合、データ遅延素子102の1段あたりの遅延量は112.5psとなる。遅延量制御に必要な100psの位相差はデータ遅延素子102を8段通過した信号に現れる。データ遅延素子102の1段あたりの遅延量をTDとすると、入力信号の位相差が90度でロックするための条件は次の数式6のようになる。Tck-100<8×TD<Tck100Tckは入力信号の周期、Tck=400ps...6従って、TDは87.5<TD<112.5となり、この範囲内から動作が開始されればデータ遅延素子102の1段あたりの遅延量TDはTD=112.5psでロックする。同様に他のデータレートにおいても計算すると以下の表3のようになる。すべてのデータレートを満たす初期位相差はないので、データレートが10Gbpsおよび5Gbpsの場合はあらかじめデータ遅延素子102の1段あたり100psの初期位相差をロックさせて動作を開始し、データレートが2.5Gbpsの場合は5Gbpsモードのデータ遅延素子102の1段あたり125psでロックした状態を初期位相差として動作を開始するようにすることが必要になる。以上のようにデータレートにそれに対応したデータ遅延素子102のデータ遅延量を引き込むシーケンスは通信モード制御部112で行われる。通信モード制御部112では通信モード選択信号DR[1:0]に応じてシーケンス制御部113がデータ選択信号MODE[1:0]を切り替え、適切な遅延量の引き込み動作を制御する。図11にシーケンス制御部113でのデータ選択信号MODE[1:0]の切り替えフローについて説明する。図11は、本発明に係るオーバーサンプリング回路のオーバーサンプリング間隔を切り替えるフローの一例である。同図において、データ選択信号MODEをMODE=0に設定して、位相選択部106では位相制御部107への出力信号としてdd3およびdd4を選択する。位相制御部107では入力信号dd3、dd4の位相差が100psとなるバイアスを発生させる。ステップS1。遅延バイアス発生部で生成された遅延バイアス信号dbはロック検出部114に入力され、整定していることを検出する。このときデータ遅延素子102の1段あたりの遅延量は100psとなる。ステップS1-1データレートが10Gbpsの場合、動作切り替え信号MODEをMODE=1に設定して、位相選択部106では位相制御部107への出力信号としてdd0およびdd8を選択する。位相制御部107では入力信号dd0、dd8の位相差が100psとなるバイアスを発生させる。ステップS3。遅延バイアス発生部で生成された遅延バイアス信号dbはロック検出部114に入力され、整定していることを検出する。このときデータ遅延素子102の1段あたりの遅延量は112.5psとなる。データレートが10Gbpsの場合はこのステップで終了となる。ステップS3-1データレートが10Gbpsではない場合、つまり5Gbpsまたは2.5Gbpsの場合、ステップS1の次の動作として、動作切り替え信号MODEをMODE=2に設定する。このとき位相選択部106では位相制御部107への出力信号としてdd2およびdd6を選択する。位相制御部107では入力信号dd2と入力信号dd6との位相差が100psとなるようにバイアスを発生させる。ステップS4。遅延バイアス発生部で生成された遅延バイアス信号dbはロック検出部114に入力され、整定していることを検出する。このときデータ遅延素子102の1段あたりの遅延量は125psとなる。ステップS4-1データレートが5Gbpsの場合はこの状態で終了となるステップS5。ステップS5の次の動作として、データレートが5Gbpsでない場合、つまり2.5Gbpsの場合、動作切り替え信号MODEをMODE=3に設定する。このとき位相選択部106では位相制御部107への出力信号としてdd1およびdd7を選択する。位相制御部107では入力信号dd1と、入力信号dd7との位相差が100psとなるようにバイアスを発生させる。ステップS6。遅延バイアス発生部で生成された遅延バイアス信号dbはロック検出部114に入力され、整定していることを検出する。このときデータ遅延素子102の1段あたりの遅延量は150psとなる。ステップS6-1以上のような手順で、データ遅延素子102の初期位相差を管理して位相制御部107を動作させることで、位相差が270度で擬似ロックすることなく安定して所望のデータ遅延量を生成することができ、かつデータ遅延量を切り替えることが可能となる。以上において、第3の実施形態によれば、シリアルデータを所定時間TDだけ遅延させた多相シリアルデータを生成し、その多相シリアルデータを位相差Tckの多相クロックでオーバーサンプリングすることで、オーバーサンプリング間隔Tovsをシリアルデータの遅延時間TDと多相クロックの位相差Tckの整数倍との差分Tovs=TD-N×Tck、ただしNは整数とすることができる。このときTDについてまとめると、数式7となる。TD=TovsN×Tck=TckTovs/TckN...7TovsがdTovs変化しときのTDの変化量dTDをTDで規格化すると、数式8となる。dTD/TD=dTovs/TD=dTovs/TovsTck...8一般に、Tovsに比べてTckは大きく設定されるのでdTD/TDの値は小さくなる。従って、オーバーサンプリング間隔を切り替えるときに求められるデータ遅延素子の遅延量の変動範囲を小さくすることができるので、消費電流を減少させることができ、オーバーサンプリング間隔を切り替えることができる。なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。例えば、上述の説明では、オーバーサンプリング回路ついて説明したが、本発明ではこれに限定されず、シリアル通信装置にも適用可能である。"