第1の島状半導体層と、前記第1の島状半導体層の上部に形成された第1の第1導電型高濃度半導体層と、前記第1の島状半導体層の下部に形成された第2の第1導電型高濃度半導体層と、前記第1の第1導電型高濃度半導体層と前記第2の第1導電型高濃度半導体層との間に形成された第1の第2導電型半導体層と、前記第1の第2導電型半導体層の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された少なくとも金属からなる第1のゲート電極と、で構成された第1のドライバトランジスタと、第2の島状半導体層と、前記第2の島状半導体層の上部に形成された第3の第1導電型高濃度半導体層と、前記第2の島状半導体層の下部に形成された第4の第1導電型高濃度半導体層と、前記第3の第1導電型高濃度半導体層と前記第4の第1導電型高濃度半導体層との間に形成された第2の第2導電型半導体層と、前記第2の第2導電型半導体層の周囲に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周囲に形成された少なくとも金属からなる第2のゲート電極と、で構成された第1の選択トランジスタと、第3の島状半導体層と、前記第3の島状半導体層の上部に形成された第3の第2導電型高濃度半導体層と、前記第3の島状半導体層の下部に形成された第4の第2導電型高濃度半導体層と、前記第3の第2導電型高濃度半導体層と前記第4の第2導電型高濃度半導体層との間に形成された第5の第1導電型半導体層と、前記第5の第1導電型半導体層の周囲に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜の周囲に形成された少なくとも金属からなる第3のゲート電極と、で構成された第1のロードトランジスタと、前記第2のゲート電極に接続される第1のゲート配線と、を含む6トランジスタSRAMセルであって、前記第1の島状半導体層の周囲長は、前記第2の島状半導体層の周囲長の二倍未満であることを特徴とし、前記第2のゲート電極に印加される電圧は、前記第3の第1導電型高濃度半導体層に印加される電圧より低いことを特徴とする半導体装置。第4の島状半導体層と、前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、で構成された第1のパストランジスタと、をさらに有し、前記第7の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、第6の第1導電型高濃度半導体層に電源電圧が印加されることを特徴とする請求項1に記載の半導体装置。第4の島状半導体層と、前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、で構成された第1のパストランジスタと、をさらに有し、前記第6の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、第7の第1導電型高濃度半導体層に電源電圧が印加されることを特徴とする請求項1に記載の半導体装置。前記第4のゲート電極に印加される電圧は、前記電源電圧であることを特徴とする請求項2および3に記載の半導体装置。そこで、SGTを用いた高集積で動作安定性を確保したスタティック型メモリセルを提供することを課題とする。上記目的を達成するために、本発明のスタティック型メモリセルは、第1の島状半導体層と、前記第1の島状半導体層の上部に形成された第1の第1導電型高濃度半導体層と、前記第1の島状半導体層の下部に形成された第2の第1導電型高濃度半導体層と、前記第1の第1導電型高濃度半導体層と前記第2の第1導電型高濃度半導体層との間に形成された第1の第2導電型半導体層と、前記第1の第2導電型半導体層の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された少なくとも金属からなる第1のゲート電極と、で構成された第1のドライバトランジスタと、第2の島状半導体層と、前記第2の島状半導体層の上部に形成された第3の第1導電型高濃度半導体層と、前記第2の島状半導体層の下部に形成された第4の第1導電型高濃度半導体層と、前記第3の第1導電型高濃度半導体層と前記第4の第1導電型高濃度半導体層との間に形成された第2の第2導電型半導体層と、前記第2の第2導電型半導体層の周囲に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周囲に形成された少なくとも金属からなる第2のゲート電極と、で構成された第1の選択トランジスタと、第3の島状半導体層と、前記第3の島状半導体層の上部に形成された第3の第2導電型高濃度半導体層と、前記第3の島状半導体層の下部に形成された第4の第2導電型高濃度半導体層と、前記第3の第2導電型高濃度半導体層と前記第4の第2導電型高濃度半導体層との間に形成された第5の第1導電型半導体層と、前記第5の第1導電型半導体層の周囲に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜の周囲に形成された少なくとも金属からなる第3のゲート電極と、で構成された第1のロードトランジスタと、前記第2のゲート電極に接続される第1のゲート配線と、を含む6トランジスタSRAMセルであって、前記第1の島状半導体層の周囲長は、前記第2の島状半導体層の周囲長の二倍未満であることを特徴とし、前記第2のゲート電極に印加される電圧は、前記第3の第1導電型高濃度半導体層に印加される電圧より低いことを特徴とする。また、本発明に係る半導体記憶装置は、第4の島状半導体層と、前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、で構成された第1のパストランジスタと、をさらに有し、前記第7の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、第6の第1導電型高濃度半導体層に電源電圧が印加されることを特徴とする。また、本発明に係る半導体記憶装置は、第4の島状半導体層と、前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、で構成された第1のパストランジスタと、をさらに有し、前記第6の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、第7の第1導電型高濃度半導体層に電源電圧が印加されることを特徴とする。また、本発明に係る半導体記憶装置は、前記第4のゲート電極に印加される電圧は、前記電源電圧であることを特徴とする。本発明によれば、ドライバトランジスタのゲート幅が、選択トランジスタのゲート幅の二倍未満のとき、選択トランジスタのゲートに印加する電圧を下げることにより、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。また、第1のゲート配線と電源線との間にSGTのパストランジスタを加えることにより、第1のゲート配線に印加する電圧を、SGTのしきい値電圧分の電圧を降下させることができる。従って、降圧回路のための面積を減少させ、SGTの占有面積のみで実現できる。すなわち、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。SGTはボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。すなわち常に一定のしきい値電圧とすることができ、SGTをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。一方、バルクMOSFET、SOIMOSFET、DoubleGateMOSFET、TrigateMOSFETは、ボディがゲートにより完全に囲われていないため、原理的にバックバイアス効果によりしきい値電圧が増加する。すなわち、バルクMOSFET、SOIMOSFET、DoubleGateMOSFET、TrigateMOSFETを本発明のパストランジスタに使用したときには、ソース電圧によりしきい値電圧が変化するため、動作安定性を損なう。以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。図1に本発明に係るスタティック型メモリセルの鳥瞰図を示し、図2に本発明に係るスタティック型メモリセルの、図1におけるX1-X1’断面図を示し、図3に本発明に係るスタティック型メモリセルの、図1におけるX2-X2’断面図を示す。第1の島状シリコン層107と、前記第1の島状シリコン層107の上部に形成された第1のnシリコン層119と、前記第1の島状シリコン層107の下部に形成された第2のnシリコン層135と、前記第1のnシリコン層119と前記第2のnシリコン層135との間に形成された第1のpシリコン層160と、前記第1のpシリコン層160の周囲に形成された第1のゲート絶縁膜113と、前記第1のゲート絶縁膜113の周囲に形成された少なくとも金属からなる第1のゲート電極125と、で構成された第1のドライバトランジスタ101を含む。第2の島状シリコン層109と、前記第2の島状シリコン層109の上部に形成された第3のnシリコン層121と、前記第2の島状シリコン層109の下部に形成された第4のnシリコン層137と、前記第3のnシリコン層121と前記第4のnシリコン層137との間に形成された第2のpシリコン層162と、前記第2のpシリコン層162の周囲に形成された第2のゲート絶縁膜115と、前記第2のゲート絶縁膜115の周囲に形成された少なくとも金属からなる第2のゲート電極127と、で構成された第1の選択トランジスタ103を含む。第3の島状シリコン層108と、前記第3の島状シリコン層108の上部に形成された第3のpシリコン層120と、前記第3の島状シリコン層108の下部に形成された第4のpシリコン層136と、前記第3のpシリコン層120と前記第4のpシリコン層136との間に形成された第5のnシリコン層161と、前記第5のnシリコン層161の周囲に形成された第3のゲート絶縁膜114と、前記第3のゲート絶縁膜114の周囲に形成された少なくとも金属からなる第3のゲート電極126と、で構成された第1のロードトランジスタ102と、前記第2のゲート電極127に接続される第1のゲート配線132とを含む。ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。加えて、第1のゲート電極125と第3のゲート電極126とに接続されるゲート配線131と、第2のnシリコン層135と第4のnシリコン層137と第4のpシリコン層136とを接続する配線141を持つ。配線141は、シリコンもしくは金属とシリコンの化合物が好ましい。また、島状シリコン層112と、前記島状シリコン層112の上部に形成されたnシリコン層124と、前記島状シリコン層112の下部に形成されたnシリコン層140と、前記nシリコン層124と前記nシリコン層140との間に形成されたpシリコン層165と、前記pシリコン層165の周囲に形成されたゲート絶縁膜118と、前記ゲート絶縁膜118の周囲に形成された少なくとも金属からなるゲート電極130と、で構成されたドライバトランジスタ106を含む。島状シリコン層110と、前記島状シリコン層110の上部に形成されたnシリコン層122と、前記島状シリコン層110の下部に形成されたnシリコン層138と、前記nシリコン層122と前記nシリコン層138との間に形成されたpシリコン層163と、前記pシリコン層163の周囲に形成されたゲート絶縁膜116と、前記ゲート絶縁膜116の周囲に形成された少なくとも金属からなるゲート電極128と、で構成された選択トランジスタ104を含む。島状シリコン層111と、前記島状シリコン層111の上部に形成されたpシリコン層123と、前記島状シリコン層111の下部に形成されたpシリコン層139と、前記pシリコン層123と前記pシリコン層139との間に形成されたnシリコン層164と、前記nシリコン層164の周囲に形成されたゲート絶縁膜117と、前記ゲート絶縁膜117の周囲に形成された少なくとも金属からなるゲート電極129と、で構成されたロードトランジスタ105と、前記ゲート電極128に接続されるゲート配線133とを含む。ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。加えて、ゲート電極129とゲート電極130とに接続されるゲート配線134と、nシリコン層140とnシリコン層138とpシリコン層139とを接続する配線142を持つ。配線142は、シリコンもしくは金属とシリコンの化合物が好ましい。このとき、前記第1の島状シリコン層107の周囲長W1は、前記第2の島状シリコン層109の周囲長W2の二倍未満であることを特徴とし、前記第2のゲート電極127に印加される電圧は、前記第3のnシリコン層121に印加される電圧より低い。前記第1の島状シリコン層107の周囲長W1は、前記第2の島状シリコン層109の周囲長W2の二倍未満とすることにより、ドライバトランジスタの占有面積の増大を抑制し、メモリセル面積の増大を抑制する。二倍未満と記載したが、特にW1=W2が望ましい。このとき、ドライバトランジスタの占有面積は選択トランジスタの占有面積と同じとなり、高集積化を行うことができるからである。また、選択トランジスタの第2のゲート電極127に、選択トランジスタの第3のnシリコン層121に印加される電圧より低い電圧を印加することで、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。図4に、本発明に係るスタティック型メモリセルの回路図を示す。ゲート配線131と配線142とが配線もしくはコンタクト143により接続され、ゲート配線134と配線141とが配線もしくはコンタクト144により接続され、nシリコン層119にGND線145が接続され、pシリコン層120に電源線146が接続され、nシリコン層121にビット線147が接続され、nシリコン層124にGND線149が接続され、pシリコン層123に電源線146が接続され、nシリコン層122にビット線148が接続される。図5に、本発明に係るスタティック型メモリセルの回路図を示す。図4に本発明のデータ読み出し時の印加電圧を記載したものである。ゲート配線132、ゲート電極127にVDD-Bの電圧が印加される。VDDは電源電圧である。Bは正の数である。ビットラインには電源電圧VDDが印加される。従って、選択トランジスタの第2のゲート電極127に、選択トランジスタの第3のnシリコン層121に印加される電圧より低い電圧を印加することで、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。このとき、VDD-Bの電圧を作成するのに降圧回路を必要とする。もし降圧回路の面積が大きいと、かえって高集積ではなくなる可能性がある。従って、最小の面積で降圧を行うことができる回路構成が必要となる。図6は、本発明に係るパストランジスタの回路図である。パストランジスタは、ドレインに電源電圧VDD、ゲートに電源電圧VDDを入力すると、ソースに電源電圧VDDからしきい値電圧Vth0Aを引いた値を出力する。ただし、Vth0は、ソースが0Vのときのしきい値電圧であり、Aはバックバイアス効果により増加したしきい値電圧の増加分である。このパストランジスタを本発明に係るスタティック型メモリに加える。図7は、本発明に係るスタティック型メモリセルとパストランジスタの回路図である。このパストランジスタは、スタティック型メモリセル毎に必要ではなく、ワード線の端にあればよく、スタティック型メモリセルアレイの端にあればよい。すなわち、ワード線一本あたり少なくとも一つあればいいので、降圧回路のための面積を減少させることができる。パストランジスタは、ドレインに電源電圧VDD、ゲートに電源電圧VDDを入力すると、ソースに電源電圧VDDからしきい値電圧Vth0Aを引いた値を出力する。ただし、Vth0は、ソースが0Vのときのしきい値電圧であり、Aはバックバイアス効果により増加したしきい値電圧の増加分である。従って、バックバイアス効果により増加したしきい値電圧の増加分Aは、バックバイアスにより変化する。図8は、本発明に係るパストランジスタの回路図である。バルクMOSFET、SOIMOSFET、DoubleGateMOSFET、TrigateMOSFETは、ボディがゲートにより完全に囲われていないため、原理的にバックバイアス効果によりしきい値電圧が増加する。バックバイアス効果により増加したしきい値電圧の増加分Aは正の数となる。すなわち、バルクMOSFET、SOIMOSFET、DoubleGateMOSFET、TrigateMOSFETを本発明のパストランジスタに使用したときには、ソース電圧によりしきい値電圧が変化するため、動作安定性を損なう。一方、SGTは、ボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。バックバイアス効果により増加したしきい値電圧の増加分Aは0となる。すなわち常に一定のしきい値電圧とすることができ、SGTをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。そこで、SGTをパストランジスタとして使用する。図9は、本発明に係る選択トランジスタとパストランジスタの鳥瞰図である。図10は、本発明に係るパストランジスタの、図9におけるz断面図である。第4の島状シリコン層154と、前記第4の島状シリコン層154の上部に形成された第6のnシリコン層153と、前記第4の島状シリコン層154の下部に形成された第7のnシリコン層152と、前記第6のnシリコン層153と前記第7のnシリコン層152との間に形成された第5のpシリコン層166と、前記第5のpシリコン層166の周囲に形成された第4のゲート絶縁膜155と、前記第4のゲート絶縁膜155の周囲に形成された少なくとも金属からなる第4のゲート電極151と、で構成された第1のパストランジスタ150と、をさらに有し、前記第7のnシリコン層152と前記第1のゲート配線132とが配線156、コンタクト157、配線159、コンタクト158を介して接続され、第6のnシリコン層153に電源電圧が印加される。このSGTパストランジスタは、スタティック型メモリセル毎に必要ではなく、ワード線の端にあればよく、スタティック型メモリセルアレイの端にあればよい。すなわち、ワード線一本あたり少なくとも一つあればいいので、降圧回路のための面積を減少させることができる。また、SGTは、ボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。バックバイアス効果により増加したしきい値電圧の増加分Aは0となる。すなわち常に一定のしきい値電圧とすることができ、SGTをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。また、前記第6のnシリコン層153と前記第1のゲート配線132とを配線により接続し、第7のnシリコン層152に電源電圧を印加してもよい。このSGTパストランジスタのゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。また、SGTパストランジスタの電流駆動力が足りない場合は、SGTパストランジスタは複数あってもよい。なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、上述の実施形態によって本発明の技術的範囲が限定されるものではない。また、上記において、p型p型を含むとn型n型を含むをそれぞれ逆の導電型にしたものも本発明の技術的範囲に含まれることは、当業者には自明である。