メモリセルを具備し、前記メモリセルが、強磁性体で形成された磁気記録層と、前記磁気記録層に接合された第1及び第2固定層と、前記磁気記録層に対向するように設けられた第1及び第2リファレンス層と、前記第1及び第2リファレンス層と前記磁気記録層との間にそれぞれに挿入された第1及び第2トンネルバリア膜とを備え、前記第1固定層は、第1方向に固定された磁化を有し、前記第2固定層は、前記第1方向と逆の第2方向に固定された磁化を有し、前記第1及び第2リファレンス層と、前記第1及び第2のトンネルバリア膜とが、前記第1固定層と前記第2固定層の間の位置に設けられ、前記第1リファレンス層は、前記第1方向及び前記第2方向のうちの一方の方向である第3方向に固定された磁化を有しており、前記第2リファレンス層は、前記第3方向と逆の第4方向に固定された磁化を有している半導体装置。請求項1に記載の半導体装置であって、更に、前記第1リファレンス層と前記第1トンネルバリア膜と前記磁気記録層で形成される第1MTJに第1読み出し電流を流し、前記第2リファレンス層と前記第2トンネルバリア膜と前記磁気記録層で形成される第2MTJに第2読み出し電流を流す読み出し回路を備えており、前記読み出し回路は、前記第1読み出し電流と前記第2読み出し電流とを比較することにより、前記メモリセルに記憶されているデータを判別する半導体装置。請求項1又は2に記載の半導体装置であって、前記第1リファレンス層は、前記磁気記録層の第1面に対向するように設けられ、前記第2リファレンス層は、前記磁気記録層の前記第1面と反対の第2面に対向するように設けられている半導体装置。請求項1乃至3のいずれかに記載の半導体装置であって、更に、前記第1固定層と前記第2固定層の間に書き込み電流を流す書き込み回路を備え、前記第1リファレンス層は、前記第1固定層に隣接して設けられ、前記第2リファレンス層は、前記第2固定層に隣接して設けられ、前記メモリセルへのデータ書き込みは、前記磁気記録層の磁壁を、前記第1リファレンス層と前記第1固定層の間の位置、又は、前記第2リファレンス層と前記第2固定層の間の位置に前記書き込み電流によって移動させることで行われる半導体装置。請求項1に記載の半導体装置であって、更に、第1及び第2書き込みビット線と、前記第1及び第2リファレンス層にそれぞれに接続され、前記第1及び第2書き込みビット線の間に前記第1及び第2書き込みビット線と平行に設けられた第1及び第2読み出しビット線とを備え、前記メモリセルが、更に、前記第1固定層に接続されたドレインと前記第1書き込みビット線に接続されたソースとを備える第1MOSトランジスタと、前記第2固定層に接続されたドレインと前記第2書き込みビット線に接続されたソースとを備える第2MOSトランジスタとを備え、前記第1MOSトランジスタが、第1拡散層と前記第1拡散層を横断するように設けられたワード線とで構成され、前記第1拡散層が、前記第1MOSトランジスタのソースと前記第1書き込みビット線とを接続するビアコンタクトから、少なくとも前記第1読み出しビット線の下方の領域に到達するように設けられている半導体装置。請求項5に記載の半導体装置であって、前記第2MOSトランジスタが、第2拡散層と前記ワード線とで構成され、前記ワード線が前記第2拡散層を横断するように設けられ、前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第2固定層に最近接する第2最近接リファレンス層に接続された第2読み出しビット線を含み、前記第2拡散層が、前記第2MOSトランジスタのソースと前記第2書き込みビット線とを接続するビアコンタクトから、少なくとも前記第2読み出しビット線の下方の領域に到達するように設けられている半導体装置。請求項1乃至5のいずれかに記載の半導体装置であって、前記磁気記録層には、前記第1リファレンス層と前記第1固定層の間の位置、及び第2リファレンス層と前記第2固定層の間の位置にくびれ部が設けられる半導体装置。請求項1乃至7のいずれかに記載の半導体装置を備える磁気ランダムアクセスメモリ。したがって、本発明の目的は、磁気ランダムアクセスメモリの読み出しマージンを増大させることにある。本発明の一の観点では、半導体装置がメモリセルを具備している。メモリセルは、強磁性体で形成された磁気記録層と、磁気記録層に接合された第1及び第2固定層と、磁気記録層に対向するように設けられた第1及び第2リファレンス層と、第1及び第2リファレンス層と磁気記録層との間にそれぞれに挿入された第1及び第2トンネルバリア膜とを備えている。第1固定層は、第1方向に固定された磁化を有しており、第2固定層は、第1方向と逆の第2方向に固定された磁化を有している。第1及び第2リファレンス層と第1及び第2のトンネルバリア膜とは、第1固定層と第2固定層の間の位置に設けられている。第1リファレンス層は、第1方向及び第2方向のうちの一方の方向である第3方向に固定された磁化を有しており、第2リファレンス層は、第3方向と逆の第4方向に固定された磁化を有している。当該メモリセルのデータ判別は、第1リファレンス層と第1トンネルバリア膜と磁気記録層で形成される第1MTJに第1読み出し電流を流すと共に第2リファレンス層と第2トンネルバリア膜と磁気記録層で形成される第2MTJに第2読み出し電流を流し、第1読み出し電流と第2読み出し電流とを比較することで行われる。本発明によれば、磁気ランダムアクセスメモリの読み出しマージンを増大させることができる。第1の実施形態図6は、本発明の第1の実施形態の磁気ランダムアクセスメモリのメモリセル200の構成を示す断面図であり、図7は、レイアウトを示す平面図である。図6において、矢印101、矢印102、矢印110、矢印121、矢印122は各層の磁化の向きを示している。図6に図示されているように、第1の実施形態のメモリセル200は、磁気抵抗効果素子1とNMOSトランジスタ51、52とを備えている。NMOSトランジスタ51、52は、メモリセル200の選択に用いられるスイッチ素子である。NMOSトランジスタ51のゲートはワード線WLに、ソースは書き込みビット線BL1に接続されている。同様に、NMOSトランジスタ52のゲートはワード線WLに、ソースは書き込みビット線BL2に接続されている。書き込みビット線BL1、BL2は、第1配線層に位置するメタル配線として構成されている。図6では、NMOSトランジスタ51、52の拡散層は書き込みビット線BL1、BL2と平行な方向に形成されるため、NMOSトランジスタ51、52が模式的に図示されている。磁気抵抗効果素子1は、固定層11、12と、固定層11、12の上面に接合するように積層された磁気記録層2と、リファレンス層41、42と、磁気記録層2とリファレンス層41、42との間にそれぞれに挟まれたトンネルバリア膜31、32とを備えている。固定層11、12は、いずれも、磁化が固定された強磁性膜で構成される。固定層11、12の磁化は、互いに、逆の方向に向けられている。本実施形態では、固定層11の磁化は上向きに、固定層12の磁化は下向きに固定される。固定層11は、ビアコンタクト61を介してNMOSトランジスタ51のドレイン51aに接続され、固定層12は、ビアコンタクト62を介してNMOSトランジスタ52のドレイン52aに接続されている。磁気記録層2も、強磁性膜で形成される。ここで、磁気記録層2のうちの、それぞれ固定層11、12に接合する領域2a、2bの磁化は、固定層11、12との交換結合により固定される。以下では、領域2a、2bを、磁化固定領域2a、2bということがある。一方、領域2a、2bの間の領域2cは、磁化が反転可能であり、以下では、領域2cを磁化反転領域2cということがある。磁気記録層2の上面にトンネルバリア膜31、32が積層され、そのトンネルバリア膜31、32の上面にリファレンス層41、42が積層されている。リファレンス層41、42と、トンネルバリア膜31、32と、磁気記録層2の磁化反転領域2cとで、2つのMTJが形成されている。リファレンス層41、42の磁化の向きは、互いに逆向きである。本実施形態では、リファレンス層41の磁化は上向きに、リファレンス層42の磁化は下向きに向けられている。リファレンス層41は、ビアコンタクト81を介して読み出しビット線RBLTに接続され、リファレンス層42は、ビアコンタクト82を介して読み出しビット線RBTBに接続される。読み出しビット線RBLT、RBTBは、いずれも、第1配線層に位置するメタル配線として構成されている。図7には、2つのメモリセル200が図示されている。図示された2つのメモリセル200は、線対称に配置されている。同一の配線層のメタル配線で形成された読み出しビット線RBLT、RBLB、及び書き込みビット線BL1、BL2は、デザインルールに従いながら、平行に配置されている。ワード線WLは、ポリシリコンゲートとして形成されており、拡散層53、54を横断するように設けられている。NMOSトランジスタ51、52は、拡散層53、54とワード線WLとで形成されている。ワード線WLは、読み出しビット線RBLT、RBLB及び書き込みビット線BL1、BL2と直交する方向に設けられている。NMOSトランジスタ51のドレインは、ビアコンタクト61を介して固定層11に接続され、NMOSトランジスタ52のドレインは、ビアコンタクト62を介して固定層12に接続されている。また、NMOSトランジスタ51のソースは、ビアコンタクト91を介して書き込みビット線BL1に接続されており、NMOSトランジスタ52のソースは、ビアコンタクト92を介して書き込みビット線BL2に接続されている。磁気記録層2は、デザインルールに従って、セル境界およびビアコンタクト91、92から一定の距離をとって配置される。図8は、図6、図7に図示されているメモリセル200を用いた場合のMRAMの構成の一例を示すブロック図である。本実施形態のMRAMは、上述の構成の複数のメモリセル200がマトリクス上に配置されたメモリセルアレイを有している。メモリセルアレイには、更に、ワード線WLと、書き込みビット線BL1、BL2と、読み出しビット線RBLT、RBLBとが設けられている。当該MRAMは、更に、Xセレクタ201と、書き込み用Yセレクタ202と、書き込み電流供給回路203と、読み出し用Yセレクタ204と、読み出し電流負荷回路205と、センスアンプ206と、出力回路207とを備えている。後述されるように、本実施形態では、リファレンス電流がメモリセル200自体から生成されるので、図4のリファレンス電流回路308に対応する回路は存在しない。Xセレクタ201は、ワード線WLに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセルアクセスすべきメモリセル200に接続されたワード線WLを選択ワード線として選択する。図8では、選択メモリセルが符号200sで、選択ワード線が符号WLsで示されている。書き込み用Yセレクタ202は、書き込みビット線BL1、BL2に接続されており、選択メモリセル200sに接続される書き込みビット線BL1、BL2を選択書き込みビット線BL1sおよびBL2sとして選択する。書き込み電流供給回路203は、その入力に入力される入力データDINに応答して、選択メモリセル200sに流すべき書き込み電流を生成する。読み出し用Yセレクタ204は、読み出しビット線RBLT、RBLBに接続されている。読み出し用Yセレクタ204は、選択メモリセル200sに接続される読み出しビット線RBLT、RBLBを、それぞれ、選択読み出しビット線RBLTs、RBLBsとして選択する。読み出し電流負荷回路205は、選択読み出しビット線RBLTs、RBLBsに所定の読み出し電流を流す。センスアンプ206は、2本の選択読み出しビット線RBLTs、RBLBsに流れる読み出し電流を比較して、選択メモリセル200sのデータを識別する。出力回路207は、センスアンプ206で識別したデータを出力データDOUTとして出力する。続いて、第1の実施形態の磁気ランダムアクセスメモリの動作について説明する。第1の実施形態では、読み出しビット線RBLTに接続されたリファレンス層41と読み出しビット線RBLBに接続されたリファレンス層42の磁化の方向が逆にされている。図6に図示されている矢印101、矢印102、矢印110、矢印121、矢印122は各層の磁化の向きを示している。これにより、各メモリセル200が、データに対応するデータ電流と、リファレンス電流との両方を生成できるように構成されている。各メモリセル200には2つの状態があり、図9A、図9Bは、その2つの状態を示している。各メモリセル200は、磁壁20の位置、即ち、磁化反転領域2cの磁化の向きとしてデータを記憶する。以下では、図9Aに図示されているように、磁化反転領域2cの磁化が下向きである場合にメモリセル200が0データを記憶し、図9Bに図示されているように、磁化反転領域2cの磁化が上向きである場合にメモリセル200が1データを記憶しているとして説明を行う。データ書き込みは、NMOSトランジスタ51、52をオンした状態で、書き込みビット線BL1、BL2の間に磁気記録層2を介して書き込み電流を流すことで行われる。詳細には、書き込みビット線BL1から書き込みビット線BL2に磁気記録層2を介して書き込み電流が流されると、磁壁20が磁気記録層2内を移動し、図9Aに図示されているように、固定層11とリファレンス層41との間の位置に移動する。この場合、リファレンス層41と磁化反転領域2cの磁化の向きが逆になり、リファレンス層42と磁化反転領域2cの磁化の向きが同一になる。この状態では、リファレンス層41とトンネルバリア膜31と磁化反転領域2cとで構成されるMTJが高抵抗状態になり、リファレンス層42とトンネルバリア膜32と磁化反転領域2cとで構成されるMTJが低抵抗状態になる。一方、書き込みビット線BL2から書き込みビット線BL1に磁気記録層2を介して書き込み電流が流されると、磁壁20が磁気記録層2内を移動し、図9Bに図示されているように、リファレンス層42と固定層11との間の位置に移動する。この場合、リファレンス層41と磁化反転領域2cの磁化の向きが同一になり、リファレンス層42と磁化反転領域2cの磁化の向きが逆になる。この状態では、リファレンス層41とトンネルバリア膜31と磁化反転領域2cとで構成されるMTJが低抵抗状態になり、リファレンス層42とトンネルバリア膜32と磁化反転領域2cとで構成されるMTJが高抵抗状態になる。データ読み出しは、読み出しビット線RBLT、読み出しビット線RBLBに所定の電圧を印加して選択メモリセル200sの2個のMTJに電流を流すことで行う。0データが読みだされる場合、即ち、図9Aに図示されているように磁壁20がリファレンス層41と固定層11の間の磁気記録層2に存在する場合、読み出しビット線RBLTに接続されるMTJは高抵抗状態、読み出しビット線RBLBに接続されるMTJは低抵抗状態となっている。書き込みビット線BL1、BL2を接地電位に固定し、読み出しビット線RBLT、RBLBに所定の電圧を印加した状態で、ワード線WLを高電位にしてNMOSトランジスタ51、52をオンすると、読み出しビット線RBLT、RBLBにはそれぞれ、読み出し電流iRBLT、iRBLBが流れる。読み出し電流iRLBTは高抵抗状態のMTJを流れる電流であり、電流iRBLBは低抵抗状態のMTJを流れる電流であるため、読み出し電流iRBLT、iRBLBを比較すると、読み出し電流iRBLBが大きい。このように、センスアンプ206で読み出し電流iRBLT、iRBLBを比較することでデータ判別を行うことができる。本実施形態では、読み出し電流iRBLBが読み出し電流iRBLTよりも大きいことから、0データが選択メモリセル200sに記憶されていると判別することができる。この場合、センスアンプ206の比較結果に応じて、出力回路207が0データを出力する。1データの読み出しも同様にして行うことができる。であり、1データの読み出しの場合は、読み出し電流iRBLT、iRBLBを比較して読み出し電流iRBLTが大きい場合に、1データが選択メモリセル200sに記憶されていると判別すればよい。このようなデータ読み出しによれば、読み出しマージンを広げることができる。図10は、本実施形態における、0データを読み出す場合の読み出し電流のグラフである。0データを読み出す場合、読み出しビット線RBLTに流れる読み出し電流iRBLTはMTJが高抵抗状態である場合の電流であり、読み出しビット線RBLBに流れる読み出し電流iRBLBはMTJが低抵抗状態である場合の電流である。読み出し電流の比はMR比に依存するので、参考文献のMR比44を用いると、読み出し電流iRBLT、iRBLBの比は1:1.44となる。よって、センスアンプ206で検知される差電流ΔRBLは、式9のようになる:ΔRBL=iRBLB-iRBLT=1.44×iRBLT-iRBLT=0.44×iRBLT9読み出し電流iRBLTはMTJが高抵抗状態である場合の電流のため、図5に図示された読み出し電流iHと同じである。よって、本実施形態においてセンスアンプ206で検知される差電流ΔRBLは以下のように表すことが出来る。ΔRBL=0.44×iH10従来技術では、式7、8に示されるように差電流ΔL、ΔHは読み出し電流iHの0.22倍程度であったが、本発明では、式10から理解されるように、0.44倍と約2倍の差電位を得ることが出来、読み出しマージンを拡大することができる。1データを読み出す場合も、同様である。付随的な効果として、本実施形態ではデータ読み出しに使用される1組のMTJは、いずれも、NMOSトランジスタ51、52のドレインに接続されているため、NMOSトランジスタ51、52のオン抵抗の影響を無視することが出来る。従来技術のような、リファレンス電流をリファレンスセルから生成する構成では、メモリセルの選択に使用されるMOSトランジスタのオン抵抗のバラツキも、読み出しマージンを減少させることになる。メモリセルの選択に使用されるMOSトランジスタのオン抵抗を無視できることで、MR比を有効に利用することが出来、読み出しマージンを大きくすることが出来る。なお、本実施形態では、固定層11、12、磁気記録層2、及びリファレンス層41、42の磁化の向きがすべて膜面に垂直な方向となっているが、これらの層の磁化は面内方向に向けられてもよい。この場合でも、本実施形態の磁気ランダムアクセスメモリは、同様に動作する。第2の実施形態:図11は、本発明の第2の実施形態の磁気ランダムアクセスメモリのメモリセル200Aの構成を示す断面図である。第2の実施形態では、リファレンス層42が、リファレンス層41に対して磁気記録層2を挟んで対面に位置しており、固定層11、12と同じ側に配置されている。トンネルバリア膜32は、リファレンス層42と磁気記録層2との間に配置される。リファレンス層42の磁化の向き矢印122は、リファレンス層41の磁化の向き矢印121と反対を向いている。リファレンス層42には読み出しビット線RBLBがビアコンタクト82を介して接続される。読み出しビット線RBLBは、磁気記録層2よりも下層に配置されている。固定層11は、ビアコンタクト83を介してメタル配線71に接続され、メタル配線71は、ビアコンタクト63を介してNMOSトランジスタ51のドレイン51aに接続される。固定層12は、ビアコンタクト84を介してメタル配線72に接続され、メタル配線72は、ビアコンタクト64を介してNMOSトランジスタ52のドレイン52aに接続される。NMOSトランジスタ51、52の拡散層は書き込みビット線BL1、BL2の方向に延伸するように形成されるため、NMOSトランジスタ51、52に関しては、模式的に記載している。磁気抵抗素子1Aはメタル配線71、72及び読み出しビット線RBLBが位置する第1配線層と、書き込みビット線BL1、BL2及び読み出しビット線RBLTが位置する第2配線層の間に形成されている。図12は、第2の実施形態のMRAMセルのレイアウト平面図であり、メモリセル200Aを線対称に配置した2セル分で構成した図となっている。第2配線層に位置する書き込みビット線BL1、BL2と読み出しビット線RBLTは、デザインルールに従って平行に配置される。NMOSトランジスタ51、52が、拡散層53、54と、それらを横断するように設けられたワード線WLとで構成されており、ワード線WLは、書き込みビット線BL1、BL2と直交するように配置されている。NMOSトランジスタ51のドレインは、ビアコンタクト63、メタル配線71、及びビアコンタクト83を介して固定層11に接続されており、NMOSトランジスタ52のドレインは、ビアコンタクト64、メタル配線72、及びビアコンタクト84を介して固定層11に接続されている。一方、NMOSトランジスタ51のソースは、ビアコンタクト93を介してメタル配線73に接続され、そのメタル配線73はビアコンタクト85を介して書き込みビット線BL1に接続される。更に、NMOSトランジスタ52のソースは、ビアコンタクト94を介してメタル配線74に接続され、そのメタル配線74はビアコンタクト86を介して書き込みビット線BL2に接続される。ここで、メタル配線73、74は、第1配線層に設けられる配線である。磁気記録層2は、デザインルールにしたがって、メモリセルの境界およびビアコンタクト93、94から一定の距離をとって配置される。磁気記録層2の上面にはトンネルバリア膜31が配置され、トンネルバリア膜31の上面にはリファレンス層41が配置される。リファレンス層41はビアコンタクト81を介して読み出しビット線RBLTと接続される。第1配線層に位置する読み出しビット線RBLBは、第2配線層に位置する読み出しビット線RBLTと同一座標に配置される。磁気記録層2の下面にはトンネルバリア膜32が配置され、トンネルバリア膜32の下面にはリファレンス層42が配置される。リファレンス層42は、ビアコンタクト82を介して読み出しビット線RBLBと接続される。第2の実施形態の磁気ランダムアクセスメモリは、その動作が第1の実施形態の磁気ランダムアクセスメモリと同じであり、第1の実施形態の磁気ランダムアクセスメモリと同様、読み出しマージンを広げることができる。加えて、第2の実施形態では、第1の実施形態と比較して、リファレンス層41、42が重ねて配置されるため、固定層11、12の間隔を短くすることができ、メモリセルの面積を縮小できる。また、第2の実施形態では、リファレンス層41、42の間に磁壁が位置することでメモリセル200Aに記憶されているデータが不定になる状態が発生しない。これは、動作の信頼性の向上に好適である。更に、第2の実施形態では、磁壁の移動距離も短くなるため、書き込み時間が短縮できる利点がある。第3の実施形態:図13は、本発明の第3の実施形態のMRAMのメモリセル200Bのレイアウトを示すレイアウト図である。第2の実施形態では、磁気記録層2にくびれ部131、132が設けられている。くびれ部131は固定層11とリファレンス層41の間に位置し、くびれ部132はリファレンス層42と固定層12の間に位置している。くびれ部131、132は、磁壁に対しピンポテンシャルの役割を果たす。このため、磁気記録層2における磁壁の位置制御が容易となり、データ書き込みの信頼性が向上する。第4の実施形態:図14は、本発明の第4の実施形態のMRAMのメモリセル200Cのレイアウトを示すレイアウト図である。図14に図示されている第4の実施形態のレイアウトでは、図7に図示されているレイアウトと比較すると、拡散層53、54の幅W即ち、チャネル幅又はゲート幅が増大されている。より具体的には、本実施形態では、拡散層53が、書き込みビット線BL1と拡散層53を接続するビアコンタクト91から少なくとも読み出しビット線RBLTの下方の領域まで到達するように設けられ、拡散層54は、書き込みビット線BL2と拡散層54を接続するビアコンタクト92から読み出しビット線RBLBの下方の領域まで到達するように設けられる。ここで、図14のレイアウトでは、拡散層53、54は、読み出しビット線RBLB、RBLTの間の領域まで到達するように設けられている。NMOSトランジスタ51、52のチャネル幅ゲート幅を大きくすることで大きな書き込み電流を流すことが可能になり、データ書き込みに要する時間を短縮することができる。大きな書き込み電流を流すという観点からは、拡散層53、54の間の間隔は、デザインルールで許容される最小の寸法であることが好ましい。これにより、NMOSトランジスタ51、52のチャネル幅を最大にすることができる。以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。また、上述の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第3、第4の実施形態の磁気ランダムアクセスメモリのレイアウトは、他の実施形態の磁気ランダムアクセスメモリにも適用可能である。