第1導電型のドリフト層2、50と、前記第1導電型のドリフト層2、50上に形成された第2導電型のベース領域3、51と、前記ベース領域3、51内における該ベース領域3、51の表層部に形成され、該ベース領域3、51を挟んで前記ドリフト層2、50から離間して形成され、前記ドリフト層2、50より高不純物濃度とされた第1導電型の第1不純物領域4、52と、前記第1不純物領域4、52と前記ドリフト層2、50の間に挟まれた前記ベース領域3、51の表面にゲート絶縁膜7、55を介して形成されたゲート電極8、56と、前記ドリフト層2、50と接触し、該ドリフト層2、50よりも高不純物濃度とされ、前記ベース領域3、51から離間して形成された第1または第2導電型の第2不純物領域1、57と、前記第1不純物領域4、52および前記ベース領域3、51と電気的に接続された第1電極9、58と、前記第2不純物領域1、57と電気的に接続された第2電極10、59と、を有し、前記ベース領域3、51のうち、前記ゲート絶縁膜7、55を挟んで前記ゲート電極8、56と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて前記第1電極9、58と前記第2電極10、59の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、第1導電型層2、50、60と、前記第1導電型層2、50、60上に形成された第2導電型層3、51、61と、前記第1導電型層2、50、60側に接続される第1電極9、58、62と、前記第2導電型層3、51、61側に接続される第2電極10、59、63とを備え、前記第1導電型層2、50、60と前記第2導電型層3、51、61とによるPN接合によって構成され、前記第1電極9、58、62と前記第2電極10、59、63との間に電流を流すフリーホイールダイオードを備えており、前記半導体スイッチング素子に対して前記フリーホイールダイオードが並列接続されてなる半導体装置において、前記フリーホイールダイオードには、前記第2導電型層3、51、61の表層部に形成され、前記第1導電型層2、50、60よりも高不純物濃度とされた第1導電型の第1不純物領域4、52、64が備えられていると共に、該第1不純物領域4、52、64と前記第1導電型層2、50、60の間に挟まれた前記第2導電型層3、51、61の表面にゲート絶縁膜7、55、66を介して形成されたゲート電極8、56、67が形成されており、該フリーホイールダイオードに備えられた前記ゲート電極8、56、67には、該ゲート電極8、56、67に対してゲート電圧を印加することにより、前記第2導電型層3、51、61のうち、前記第1不純物領域4、52、64側から、該第2導電型層3、51、61を挟んで前記第1不純物領域4、52、64と反対側に位置する前記第1導電型層2、50、60に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極8a、8c、8e、8g、56a、56c、67が備えられていることを特徴とする半導体装置。前記半導体スイッチング素子と前記フリーホイールダイオードは1チップに形成されており、前記半導体スイッチング素子における前記ドリフト層2、50にて前記フリーホイールダイオードにおける前記第1導電型層を構成し、前記半導体スイッチング素子における前記ベース領域3、51にて前記フリーホイールダイオードにおける前記第2導電型層を構成し、前記半導体スイッチング素子における前記第1電極9、58にて前記フリーホイールダイオードにおける前記第1電極を構成し、前記半導体スイッチング素子における前記第2電極10、59にて前記フリーホイールダイオードにおける前記第2電極を構成し、前記半導体スイッチング素子における前記第1不純物領域4、52にて前記フリーホイールダイオードにおける前記第1不純物領域を構成しており、前記半導体スイッチング素子に備えられる前記ゲート電極8、56に、前記第1ゲート電極8a、8c、8e、8g、56a、56cが含まれていることを特徴とする請求項1に記載の半導体装置。前記第1ゲート電極8a、8c、56a、56cは、前記ゲート絶縁膜7、55を挟んで前記第1不純物領域4、52から前記ベース領域3、51の途中位置と対向する場所まで形成されていることを特徴とする請求項2に記載の半導体装置。前記ゲート電極8、56は、前記ゲート絶縁膜7、55を挟んで前記ベース領域3、51の途中位置から前記ドリフト層2、50と対向する場所まで形成されている第2ゲート電極8b、56bを有し、前記第1ゲート電極8a、56aおよび前記第2ゲート電極8b、56bは、ゲート電圧の印加により、前記ベース領域3、51に対して前記第1不純物領域4、52と前記ドリフト層2、50とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項3に記載の半導体装置。前記第1不純物領域4、52から前記ベース領域3、51を貫通して前記ドリフト層2、50に達するトレンチ6、54が形成され、前記トレンチ6、54内に前記第1、第2ゲート電極8a、8b、56a、56bが共に、絶縁膜11、55aを挟んで配置されることでダブルゲート構造のトレンチゲート構造が構成され、前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項4に記載の半導体装置。前記第2不純物領域を構成する第1導電型の半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2上に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記トレンチ6は、前記第1不純物領域4から前記ベース領域3を貫通して前記ドリフト層2に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域3のうち前記トレンチ6の側面に位置する部分にチャネルを形成し、前記半導体基板1の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項5に記載の半導体装置。前記第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2上に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記トレンチ6は、前記第1不純物領域4から前記ベース領域3を貫通して前記ドリフト層2に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域3のうち前記トレンチ6の側面に位置する部分にチャネルを形成し、前記半導体基板1の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項5に記載の半導体装置。前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第1導電型とされ、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51を貫通して前記ドリフト層50に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域51のうち前記トレンチ54の側面に位置する部分にチャネルを形成し、前記ドリフト層50の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項5に記載の半導体装置。前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第2導電型領域57bを有して構成され、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51を貫通して前記ドリフト層2に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域51のうち前記トレンチ54の側面に位置する部分にチャネルを形成し、前記ドリフト層50の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項5に記載の半導体装置。前記第2不純物領域を構成する第1導電型の半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2の表層部に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記ベース領域3のうち前記第1不純物領域4と前記ドリフト層50の間に位置する部分の表面上に、前記ゲート絶縁膜7を介して前記第1ゲート電極8aおよび前記第2ゲート電極8bが形成されており、前記半導体スイッチング素子は、前記ベース領域3の表面において前記半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板1の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項4に記載の半導体装置。前記第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2の表層部に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記ベース領域3のうち前記第1不純物領域4と前記ドリフト層2の間に位置する部分の表面上に、前記ゲート絶縁膜7を介して前記第1ゲート電極8aおよび前記第2ゲート電極8bが形成されており、前記半導体スイッチング素子は、前記ベース領域3の表面において前記半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板1の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項4に記載の半導体装置。前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第1導電型とされ、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記ベース領域51のうち前記第1不純物領域52と前記ドリフト層50の間に位置する部分の表面上に、前記ゲート絶縁膜55を介して前記第1ゲート電極56aおよび前記第2ゲート電極56bが形成されており、前記半導体スイッチング素子は、前記第1ゲート電極56aおよび前記第2ゲート電極56bと対向する前記ベース領域51の表面において、前記ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項4に記載の半導体装置。前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第2導電型領域57bを有して構成され、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記ベース領域51のうち前記第1不純物領域52と前記ドリフト層50の間に位置する部分の表面上に、前記ゲート絶縁膜55を介して前記第1ゲート電極56aおよび前記第2ゲート電極56bが形成されており、前記半導体スイッチング素子は、前記第1ゲート電極56aおよび前記第2ゲート電極56bと対向する前記ベース領域51の表面において、前記ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTであることを特徴とする請求項4に記載の半導体装置。前記ゲート電極8、56は、前記ゲート絶縁膜7、55を挟んで前記第1不純物領域4、52から前記ドリフト層2、50と対向する場所まで形成されている第2ゲート電極8d、56dを有し、前記第2ゲート電極8d、56dは、ゲート電圧の印加により、前記ベース領域3、51に対して前記第1不純物領域4、52と前記ドリフト層2、50とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項3に記載の半導体装置。前記第1不純物領域4、52から前記ベース領域3、51を貫通して前記ドリフト層2、50に達するトレンチ6、54が形成され、前記第1、第2ゲート電極8c、8d、56c、56dが異なる前記トレンチ6、54内に配置されたトレンチゲート構造が構成され、前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項14に記載の半導体装置。前記第2不純物領域を構成する第1導電型の半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2上に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記第1ゲート電極8cが配置される前記トレンチ6は、前記第1不純物領域4から前記ベース領域3の途中位置まで形成されており、前記第2ゲート電極8dが配置される前記トレンチ6は、前記第1不純物領域4から前記ベース領域3を貫通して前記ドリフト層2に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域3のうち前記第2ゲート電極8dが配置された前記トレンチ6の側面に位置する部分にチャネルを形成し、前記半導体基板1の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項15に記載の半導体装置。前記第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2上に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記第1ゲート電極8cが配置される前記トレンチ6は、前記第1不純物領域4から前記ベース領域3の途中位置まで形成されており、前記第2ゲート電極8dが配置される前記トレンチ6は、前記第1不純物領域4から前記ベース領域3を貫通して前記ドリフト層2に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域3のうち前記第2ゲート電極8dが配置された前記トレンチ6の側面に位置する部分にチャネルを形成し、前記半導体基板1の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項15に記載の半導体装置。前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第1導電型とされ、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記第1ゲート電極56cが配置される前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51の途中位置まで形成されており、前記第2ゲート電極56dが配置される前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51を貫通して前記ドリフト層50に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域51のうち前記第2ゲート電極56dが配置される前記トレンチ54の側面に位置する部分にチャネルを形成し、前記ドリフト層50の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項15に記載の半導体装置。前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第2導電型領域57bを有して構成され、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記第1ゲート電極56cが配置される前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51の途中位置まで形成されており、前記第2ゲート電極56dが配置される前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51を貫通して前記ドリフト層50に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域51のうち前記第2ゲート電極56dが配置される前記トレンチ54の側面に位置する部分にチャネルを形成し、前記ドリフト層50の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項15に記載の半導体装置。前記第2不純物領域を構成する第1導電型の半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2の表層部に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記ベース領域3のうち前記第1不純物領域4と前記ドリフト層2の間に位置する部分の表面上に、前記ゲート絶縁膜7を介して前記第1ゲート電極8cおよび第2ゲート電極8dが形成されており、前記半導体スイッチング素子は、前記第2ゲート電極8dと対向する前記ベース領域3の表面において前記半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板1の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項15に記載の半導体装置。前記第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2の表層部に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記ベース領域3のうち前記第1不純物領域4と前記ドリフト層2の間に位置する部分の表面上に、前記ゲート絶縁膜7を介して前記第1ゲート電極8cおよび第2ゲート電極8dが形成されており、前記半導体スイッチング素子は、前記第2ゲート電極8dと対向する前記ベース領域3の表面において前記半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板1の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項15に記載の半導体装置。前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第1導電型とされ、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記ベース領域51のうち前記第1不純物領域52と前記ドリフト層50の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜55を介して前記第1ゲート電極56cおよび前記第2ゲート電極56dが形成されており、前記半導体スイッチング素子は、前記第2ゲート電極56dと対向する前記ベース領域51の表面において、前記ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項14に記載の半導体装置。前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第2導電型領域57bを有して構成され、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記ベース領域51のうち前記第1不純物領域52と前記ドリフト層50の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜55を介して前記第1ゲート電極56cおよび前記第2ゲート電極56dが形成されており、前記半導体スイッチング素子は、前記第2ゲート電極56dと対向する前記ベース領域51の表面において、前記ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTであることを特徴とする請求項14に記載の半導体装置。前記第2不純物領域を構成する第1導電型の半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2上に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記第1不純物領域4から前記ベース領域3を貫通して前記ドリフト層2に達するように深さが同じ複数のトレンチ6が形成されており、前記第1ゲート電極8eと前記第2ゲート電極8fとは、異なる位置に形成された前記トレンチ6内に備えられ、前記半導体スイッチング素子は、前記ベース領域3のうち前記第2ゲート電極8fが配置された前記トレンチ6の側面に位置する部分にチャネルを形成し、前記半導体基板1の垂直方向に電流を流す縦型MOSFETであり、前記第1ゲート電極8eが備えられる前記トレンチ6内に形成された前記ゲート絶縁膜7は、前記ベース領域3の上部よりも深く、かつ、前記ドリフト層2の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分7aと浅い第2部分7bとにおいて厚さが異なっており、前記第1部分7aにおいて前記第2部分7bよりも厚さが厚くされていることを特徴とする請求項2に記載の半導体装置。前記第2不純物領域を構成する第1導電型の半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2上に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記第1不純物領域4から前記ベース領域3を貫通して前記ドリフト層2に達するように深さが同じ複数のトレンチ6が形成されており、前記第1ゲート電極8gと前記第2ゲート電極8hとは、異なる位置に形成された前記トレンチ6内に備えられ、前記半導体スイッチング素子は、前記ベース領域3のうち前記第2ゲート電極8hが配置された前記トレンチ6の側面に位置する部分にチャネルを形成し、前記半導体基板1の垂直方向に電流を流す縦型MOSFETであり、前記第1ゲート電極8gが備えられる前記トレンチ6の側面に位置する前記ベース領域3の不純物濃度は、前記ベース領域3の上部よりも深く、かつ、前記ドリフト層2の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域30と深い第2領域31とにおいて異なっており、前記第2領域31において前記第1領域30よりも不純物濃度が濃くされていることを特徴とする請求項2に記載の半導体装置。前記半導体スイッチング素子と前記フリーホイールダイオードは別チップに形成されていることを特徴とする請求項1に記載の半導体装置。前記第1ゲート電極67は、前記ゲート絶縁膜66を挟んで前記第1不純物領域4、52から前記第2導電型領域61の途中位置と対向する場所まで形成されていることを特徴とする請求項26に記載の半導体装置。前記半導体スイッチング素子は、前記ゲート電極8、56として、前記ゲート絶縁膜7、55を挟んで前記第1不純物領域4、52から前記ドリフト層2、50と対向する場所まで形成されている第2ゲート電極8d、56dを有し、前記第2ゲート電極8d、56dは、ゲート電圧の印加により、前記ベース領域3、51に対して前記第1不純物領域4、52と前記ドリフト層2、50とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能することを特徴とする請求項27に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記第1不純物領域4、52から前記ベース領域3、51を貫通して前記ドリフト層2、50に達するトレンチ6、54が形成され、前記フリーホイールダイオードが形成されたチップでは、前記第1不純物領域64から前記第2導電型層61に達するトレンチ65が形成され、前記第1、第2ゲート電極8c、8d、56c、56dが異なる前記トレンチ6、54、65内に配置されたトレンチゲート構造が構成され、前記半導体スイッチング素子がトレンチゲート構造の半導体スイッチング素子とされていることを特徴とする請求項28に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記第2不純物領域を構成する第1導電型の半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2上に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記第1ゲート電極8cが配置される前記トレンチ6は、前記第1不純物領域4から前記ベース領域3の途中位置まで形成されており、前記第2ゲート電極8dが配置される前記トレンチ6は、前記第1不純物領域4から前記ベース領域3を貫通して前記ドリフト層2に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域3のうち前記第2ゲート電極8dが配置された前記トレンチ6の側面に位置する部分にチャネルを形成し、前記半導体基板1の垂直方向に電流を流す縦型MOSFETであることを特徴とする請求項29に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2上に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記第1ゲート電極8cが配置される前記トレンチ6は、前記第1不純物領域4から前記ベース領域3の途中位置まで形成されており、前記第2ゲート電極8dが配置される前記トレンチ6は、前記第1不純物領域4から前記ベース領域3を貫通して前記ドリフト層2に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域3のうち前記第2ゲート電極8dが配置された前記トレンチ6の側面に位置する部分にチャネルを形成し、前記半導体基板1の垂直方向に電流を流す縦型IGBTであることを特徴とする請求項29に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第1導電型とされ、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記第1ゲート電極56cが配置される前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51の途中位置まで形成されており、前記第2ゲート電極56dが配置される前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51を貫通して前記ドリフト層50に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域51のうち前記第2ゲート電極56dが配置される前記トレンチ54の側面に位置する部分にチャネルを形成し、前記ドリフト層50の表面と平行となる横方向に電流を流す横型MOSFETであることを特徴とする請求項29に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第2導電型領域57bを有して構成され、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記第1ゲート電極56cが配置される前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51の途中位置まで形成されており、前記第2ゲート電極56dが配置される前記トレンチ54は、前記ドリフト層50の表面と平行な方向において、前記第1不純物領域52から前記ベース領域51を貫通して前記ドリフト層50に達するように形成されており、前記半導体スイッチング素子は、前記ベース領域51のうち前記第2ゲート電極56dが配置される前記トレンチ54の側面に位置する部分にチャネルを形成し、前記ドリフト層50の表面と平行となる横方向に電流を流す横型IGBTであることを特徴とする請求項29に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記第2不純物領域を構成する第1導電型の半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2の表層部に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記ベース領域3のうち前記第1不純物領域4と前記ドリフト層2の間に位置する部分の表面上に、前記ゲート絶縁膜7を介して前記第1ゲート電極8cおよび第2ゲート電極8dが形成されており、前記半導体スイッチング素子は、前記第2ゲート電極8dと対向する前記ベース領域3の表面において前記半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板1の垂直方向に電流を流すプレーナ型の縦型MOSFETであることを特徴とする請求項28に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を有し、前記ドリフト層2は、前記半導体基板1上に形成されており、前記ベース領域3は、前記ドリフト層2の表層部に形成されており、前記第1不純物領域4は、前記ベース領域3の表層部に形成され、前記ベース領域3のうち前記第1不純物領域4と前記ドリフト層2の間に位置する部分の表面上に、前記ゲート絶縁膜7を介して前記第1ゲート電極8cおよび第2ゲート電極8dが形成されており、前記半導体スイッチング素子は、前記第2ゲート電極8dと対向する前記ベース領域3の表面において前記半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、前記半導体基板1の垂直方向に電流を流すプレーナ型の縦型IGBTであることを特徴とする請求項28に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第1導電型とされ、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記ベース領域51のうち前記第1不純物領域52と前記ドリフト層50の間に位置する部分の表面上の異なる位置に、前記ゲート絶縁膜55を介して前記第1ゲート電極56cおよび前記第2ゲート電極56dが形成されており、前記半導体スイッチング素子は、前記第2ゲート電極56dと対向する前記ベース領域51の表面において、前記ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETであることを特徴とする請求項28に記載の半導体装置。前記半導体スイッチング素子が形成されたチップでは、前記ベース領域51は、前記ドリフト層50の表層部に形成され、前記第1不純物領域52は、前記ベース領域51内における該ベース領域51の表層部に形成され、前記第2不純物領域57は、第2導電型領域57bを有して構成され、前記ドリフト層50の表層部において、前記ベース領域51から離間して形成されており、前記ベース領域51のうち前記第1不純物領域52と前記ドリフトしかしながら、上記従来の構成では、インバータ動作時に外付けのFWDを要しなくてもダイオード動作を実現可能にできるため、必要部品数が少なく、小型化、低コスト化が可能になるという利点があるが、ダイオード動作時に過剰キャリアが排出され、逆回復電荷Qrrとして流れ出すため、リカバリ損失が大きくなるという問題がある。この問題を解決すべく、本出願人らは、先に、MOSFETの駆動用のゲートを用いて、ダイオード動作の際にMOSFETの閾値よりも僅かに低い正の電圧を印加することで弱反転層を形成し、注入された過剰キャリアの再結合を促進したり、空乏層を形成してダイオードとして使用する面積を縮小させることで、過剰キャリア注入抑制を行う手法を提案している特願2010-6549参照。この方法は、ダイオード動作時の損失を増大させることなく過剰キャリアの注入を抑制して逆回復電荷Qrrを低減することができるという効果を得ることができる。ところが、MOSFET動作と過剰キャリア注入抑制動作を同一のゲートで受け持っているため、過剰キャリア注入抑制時にゲートにノイズが入ってゲート電圧が変動した場合、容易にMOSFETの閾値を超えてしまう可能性がある。この場合、意図していないのにMOSFETがオンしてしまうセルフターンオンを発生させることになる。なお、ここでは絶縁ゲート構造の半導体スイッチング素子として縦型のMOSFETを例に挙げて説明したが、トレンチゲート型やプレーナ型およびコンケーブ型のいずれに縦型MOSFETについても上記問題があり、横型のMOSFETに対しても同様の問題がある。また、縦型および横型のIGBTについても同様の問題がある。さらに、このような問題は、絶縁ゲート構造の半導体スイッチング素子とFWDとが並列接続された構造の半導体装置であれば、絶縁ゲート構造の半導体スイッチング素子とFWDとが1チップ化されているものに限らず、別チップに形成されている半導体装置についても発生する。つまり、半導体スイッチング素子とFWDとを別チップで構成する場合にも、上記過剰キャリア注入抑制を行うことができるが、この手法を適用したとしても、リカバリ対策は行えるもののセルフターンオンの問題が生じる。本発明は上記点に鑑みて、リカバリ損失の低減が図れ、かつ、ノイズによるセルフターンオンが生じ難い構造の半導体装置およびその制御方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、ベース領域3、51のうち、ゲート絶縁膜7、55を挟んでゲート電極8、56と反対側に位置する部分に反転型のチャネルを形成し、該チャネルを通じて第1電極9、58と第2電極10、59の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えていると共に、第1導電型層2、50、60と、第1導電型層2、50、60上に形成された第2導電型層3、51、61と、第1導電型層2、50、60側に接続される第1電極9、58、62と、第2導電型層3、51、61側に接続される第2電極10、59、63とを備え、第1導電型層2、50、60と第2導電型層3、51、61とによるPN接合によって構成され、第1電極9、58、62と第2電極10、59、63との間に電流を流すFWDを備えており、半導体スイッチング素子に対してFWDが並列接続されてなる半導体装置において、フリーホイールダイオードには、第2導電型層3、51、61の表層部に形成され、第1導電型層2、50、60よりも高不純物濃度とされた第1導電型の第1不純物領域4、52、64が備えられていると共に、該第1不純物領域4、52、64と第1導電型層2、50、60の間に挟まれた第2導電型層3、51、61の表面にゲート絶縁膜7、55、66を介して形成されたゲート電極8、56、67が形成されており、該フリーホイールダイオードに備えられたゲート電極8、56、67には、該ゲート電極8、56、67に対してゲート電圧を印加することにより、第2導電型層3、51、61のうち、第1不純物領域4、52、64側から、該第2導電型層3、51、61を挟んで第1不純物領域4、52、64と反対側に位置する第1導電型層2、50、60に向かう途中位置まで、チャネルを形成する過剰キャリア注入抑制ゲートを構成する第1ゲート電極8a、8c、8e、8g、56a、56c、67が備えられていることを特徴としている。このように、第1ゲート電極8a、8c、8e、8g、56a、56c、67を備え、ゲート電圧を印加したときに、第2導電型層3、51、61のうち、第1不純物領域4、52、64側から、第2導電型層3、51、61を挟んで第1不純物領域4、52、64と反対側に位置する第1導電型層2、50、60に向かう途中位置まで、チャネルが形成されるようにすることで、過剰キャリア注入抑制ゲートとすることができる。これにより、FWDをダイオード動作させているタイミングから半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、過剰キャリアが注入されることを抑制して、第2導電型層3、51、61内に存在していた過剰キャリアを減少させることが可能となり、リカバリ損失を低減することが可能となる。また、第1ゲート電極8a、8c、8e、8g、56a、56c、67にのみゲート電圧を印加して反転層を形成し、第2ゲート電極8b、8d、8f、8h、56b、56dには何ら電圧を印加しないでリカバリ損失の低減を図ることができるため、第2ゲート電極8b、8d、8f、8h、56b、56dに対してノイズによるゲート電圧が印加されても、半導体スイッチング素子をオンさせる閾値を超えにくい。したがって、ノイズによるセルフターンオンが生じ難い構造の半導体装置とすることが可能となる。例えば、請求項2に記載したように、半導体スイッチング素子とフリーホイールダイオードを1チップに形成することができる。この場合、半導体スイッチング素子におけるドリフト層2、50にてフリーホイールダイオードにおける第1導電型層を構成し、半導体スイッチング素子におけるベース領域3、51にてフリーホイールダイオードにおける第2導電型層を構成し、半導体スイッチング素子における第1電極9、58にてフリーホイールダイオードにおける第1電極を構成し、半導体スイッチング素子における第2電極10、59にてフリーホイールダイオードにおける第2電極を構成し、半導体スイッチング素子における第1不純物領域4、52にてフリーホイールダイオードにおける第1不純物領域を構成しており、半導体スイッチング素子に備えられるゲート電極8、56に、第1ゲート電極8a、8c、8e、8g、56a、56cが含まれた物となる。具体的には、例えば、請求項3に記載したように、第1ゲート電極8a、8c、56a、56cは、ゲート絶縁膜7、55を挟んで第1不純物領域4、52からベース領域3、51の途中位置と対向する場所まで形成された構造とされる。このような構造は、例えば、請求項4~13に示したようなダブルゲート構造によって実現することができる。具体的には、請求項4に記載したように、ゲート電極8、56は、ゲート絶縁膜7、55を挟んでベース領域3、51の途中位置からドリフト層2、50と対向する場所まで形成されている第2ゲート電極8b、56bを有し、第1ゲート電極8a、56aおよび第2ゲート電極8b、56bが、ゲート電圧の印加により、ベース領域3、51に対して第1不純物領域4、52とドリフト層2、50とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する構成とすることができる。この場合、請求項5に記載したように、第1不純物領域4、52からベース領域3、51を貫通してドリフト層2、50に達するトレンチ6、54を形成し、トレンチ6、54内に絶縁膜11、55aを挟んで第1、第2ゲート電極8a、8b、56a、56bを共に配置することでダブルゲート構造としたトレンチゲート構造の半導体スイッチング素子とすることができる。このようなトレンチゲート構造とする場合、例えば請求項6~9に記載の構造を採用できる。例えば、請求項6に記載したように、第2不純物領域を構成する第1導電型の半導体基板1を用い、ドリフト層2を半導体基板1上に形成すると共に、ベース領域3をドリフト層2上に形成し、かつ、第1不純物領域4をベース領域3の表層部に形成し、トレンチ6を第1不純物領域4からベース領域3を貫通してドリフト層2に達するように形成する構造であって、ベース領域3のうちトレンチ6の側面に位置する部分にチャネルを形成し、半導体基板1の垂直方向に電流を流す縦型MOSFETとすることができる。また、請求項7に記載したように、第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を用い、ドリフト層2を半導体基板1上に形成すると共に、ベース領域3をドリフト層2上に形成し、かつ、第1不純物領域4をベース領域3の表層部に形成し、トレンチ6を第1不純物領域4からベース領域3を貫通してドリフト層2に達するように形成する構造であって、ベース領域3のうちトレンチ6の側面に位置する部分にチャネルを形成し、半導体基板1の垂直方向に電流を流す縦型IGBTとすることもできる。また、請求項8に記載したように、ベース領域51をドリフト層50の表層部に形成すると共に、第1不純物領域52をベース領域51内における該ベース領域51の表層部に形成し、かつ、第2不純物領域57を第1導電型としてドリフト層50の表層部においてベース領域51から離間して形成し、トレンチ54をドリフト層50の表面と平行な方向において、第1不純物領域52からベース領域51を貫通してドリフト層50に達するように形成した構造であって、ベース領域51のうちトレンチ54の側面に位置する部分にチャネルを形成し、ドリフト層50の表面と平行となる横方向に電流を流す横型MOSFETとすることもできる。さらに、請求項9に記載したように、ベース領域51をドリフト層50の表層部に形成すると共に、第1不純物領域52をベース領域51内における該ベース領域51の表層部に形成し、かつ、第2不純物領域57を第2導電型領域57bが備えられた構成としてドリフト層50の表層部においてベース領域51から離間して形成し、トレンチ54をドリフト層50の表面と平行な方向において、第1不純物領域52からベース領域51を貫通してドリフト層50に達するように形成した構造であって、ベース領域51のうちトレンチ54の側面に位置する部分にチャネルを形成し、ドリフト層50の表面と平行となる横方向に電流を流す横型IGBTとすることもできる。また、請求項4に記載の構造は、トレンチゲート構造以外の構造についても適用できる。例えば、請求項10に記載したように、第2不純物領域を構成する第1導電型の半導体基板1を用い、ドリフト層2を半導体基板1上に形成すると共に、ベース領域3をドリフト層2の表層部に形成し、かつ、第1不純物領域4をベース領域3の表層部に形成し、ベース領域3のうち第1不純物領域4とドリフト層2の間に位置する部分の表面上に、ゲート絶縁膜7を介して第1ゲート電極8aおよび第2ゲート電極8bを形成した構造であって、ベース領域3の表面において半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板1の垂直方向に電流を流すプレーナ型の縦型MOSFETとすることもできる。また、請求項11に記載したように、第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を用い、ドリフト層2を半導体基板1上に形成すると共に、ベース領域3をドリフト層2の表層部に形成し、かつ、第1不純物領域4をベース領域3の表層部に形成し、ベース領域3のうち第1不純物領域4とドリフト層2の間に位置する部分の表面上に、ゲート絶縁膜7を介して第1ゲート電極8aおよび第2ゲート電極8bを形成した構造であって、ベース領域3の表面において半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板1の垂直方向に電流を流すプレーナ型の縦型IGBTとすることもできる。また、請求項12に記載したように、ベース領域51をドリフト層50の表層部に形成すると共に、第1不純物領域52をベース領域51内における該ベース領域51の表層部に形成し、かつ、第2不純物領域57を第1導電型としてドリフト層50の表層部においてベース領域51から離間して形成し、ベース領域51のうち第1不純物領域52とドリフト層50の間に位置する部分の表面上に、ゲート絶縁膜55を介して第1ゲート電極56aおよび第2ゲート電極56bが形成された構造であって、第1ゲート電極56aおよび第2ゲート電極56bと対向するベース領域51の表面において、ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETとすることもできる。また、請求項13に記載したように、ベース領域51をドリフト層50の表層部に形成すると共に、第1不純物領域52をベース領域51内における該ベース領域51の表層部に形成し、かつ、第2不純物領域57を第2導電型領域57bが備えられた構成としてドリフト層50の表層部においてベース領域51から離間して形成し、ベース領域51のうち第1不純物領域52とドリフト層50の間に位置する部分の表面上に、ゲート絶縁膜55を介して第1ゲート電極56aおよび第2ゲート電極56bが形成された構造であって、第1ゲート電極56aおよび第2ゲート電極56bと対向するベース領域51の表面において、ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTとすることもできる。一方、請求項3に記載した構造は、請求項14~23に示したようなシングルゲート構造によって実現することもできる。例えば、請求項14に記載したように、ゲート電極8、56は、ゲート絶縁膜7、55を挟んで第1不純物領域4、52からドリフト層2、50と対向する場所まで形成されている第2ゲート電極8d、56dを有し、第2ゲート電極8d、56dは、ゲート電圧の印加により、ベース領域3、51に対して第1不純物領域4、52とドリフト層2、50とを繋ぐチャネルを形成する半導体スイッチング素子駆動用ゲートとして機能する構成とすることができる。この場合、請求項15に記載したように、第1不純物領域4、52からベース領域3、51を貫通してドリフト層2、50に達するトレンチ6、54を形成し、第1、第2ゲート電極8c、8d、56c、56dを異なるトレンチ6、54内に配置したトレンチゲート構造を構成したトレンチゲート構造の半導体スイッチング素子とすることができる。このようなトレンチゲート構造とする場合、例えば請求項16~21に記載の構造を採用できる。例えば、請求項16に記載したように、第2不純物領域を構成する第1導電型の半導体基板1を用い、ドリフト層2を半導体基板1上に形成すると共に、ベース領域3をドリフト層2上に形成し、かつ、第1不純物領域4をベース領域3の表層部に形成し、第1ゲート電極8cが配置されるトレンチ6を第1不純物領域4からベース領域3の途中位置まで形成すると共に、第2ゲート電極8dが配置されるトレンチ6を第1不純物領域4からベース領域3を貫通してドリフト層2に達するように形成した構造であって、ベース領域3のうち第2ゲート電極8dが配置されたトレンチ6の側面に位置する部分にチャネルを形成し、半導体基板1の垂直方向に電流を流す縦型MOSFETとすることができる。また、請求項17に記載したように、第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を用い、ドリフト層2を半導体基板1上に形成すると共に、ベース領域3をドリフト層2上に形成し、かつ、第1不純物領域4をベース領域3の表層部に形成し、第1ゲート電極8cが配置されるトレンチ6を第1不純物領域4からベース領域3の途中位置まで形成すると共に、第2ゲート電極8dが配置されるトレンチ6を第1不純物領域4からベース領域3を貫通してドリフト層2に達するように形成した構造であって、ベース領域3のうち第2ゲート電極8dが配置されたトレンチ6の側面に位置する部分にチャネルを形成し、半導体基板1の垂直方向に電流を流す縦型IGBTとすることもできる。また、請求項18に記載したように、ベース領域51をドリフト層50の表層部に形成すると共に、第1不純物領域52をベース領域51内における該ベース領域51の表層部に形成し、第2不純物領域57を第1導電型としてドリフト層50の表層部においてベース領域51から離間して形成し、第1ゲート電極56cが配置されるトレンチ54をドリフト層50の表面と平行な方向において第1不純物領域52からベース領域51の途中位置まで形成すると共に、第2ゲート電極56dが配置されるトレンチ54をドリフト層50の表面と平行な方向において第1不純物領域52からベース領域51を貫通してドリフト層50に達するように形成した構造であって、ベース領域51のうち第2ゲート電極56dが配置されるトレンチ54の側面に位置する部分にチャネルを形成し、ドリフト層50の表面と平行となる横方向に電流を流す横型MOSFETとすることもできる。また、請求項19に記載したように、ベース領域51をドリフト層50の表層部に形成すると共に、第1不純物領域52をベース領域51内における該ベース領域51の表層部に形成し、第2不純物領域57を第2導電型領域57bが備えられた構成としてドリフト層50の表層部においてベース領域51から離間して形成し、第1ゲート電極56cが配置されるトレンチ54をドリフト層50の表面と平行な方向において第1不純物領域52からベース領域51の途中位置まで形成すると共に、第2ゲート電極56dが配置されるトレンチ54をドリフト層50の表面と平行な方向において第1不純物領域52からベース領域51を貫通してドリフト層50に達するように形成した構造であって、ベース領域51のうち第2ゲート電極56dが配置されるトレンチ54の側面に位置する部分にチャネルを形成し、ドリフト層50の表面と平行となる横方向に電流を流す横型IGBTとすることもできる。また、請求項3に記載の構造は、トレンチゲート構造以外の構造についても適用できる。例えば、請求項20に記載したように、第2不純物領域を構成する第1導電型の半導体基板1を用い、ドリフト層2を半導体基板1上に形成すると共に、ベース領域3をドリフト層2の表層部に形成し、かつ、第1不純物領域4をベース領域3の表層部に形成し、ベース領域3のうち第1不純物領域4とドリフト層2の間に位置する部分の表面上に、ゲート絶縁膜7を介して第1ゲート電極8cおよび第2ゲート電極8dを形成した構造であって、第2ゲート電極8dと対向するベース領域3の表面において半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板1の垂直方向に電流を流すプレーナ型の縦型MOSFETとすることもできる。また、請求項21に記載したように、第2不純物領域を構成する第2導電型領域1bを含む半導体基板1を用い、ドリフト層2を半導体基板1上に形成すると共に、ベース領域3をドリフト層2の表層部に形成し、かつ、第1不純物領域4をベース領域3の表層部に形成し、ベース領域3のうち第1不純物領域4とドリフト層2の間に位置する部分の表面上に、ゲート絶縁膜7を介して第1ゲート電極8cおよび第2ゲート電極8dを形成した構造であって、第2ゲート電極8dと対向するベース領域3の表面において半導体基板1の平面方向と平行となる横方向にチャネルを形成しつつ、半導体基板1の垂直方向に電流を流すプレーナ型の縦型IGBTとすることもできる。また、請求項22に記載したように、ベース領域51をドリフト層50の表層部に形成すると共に、第1不純物領域52をベース領域51内における該ベース領域51の表層部に形成し、かつ、第2不純物領域57を第1導電型としてドリフト層50の表層部においてベース領域51から離間して形成し、ベース領域51のうち第1不純物領域52とドリフト層50の間に位置する部分の表面上の異なる位置に、ゲート絶縁膜55を介して第1ゲート電極56cおよび第2ゲート電極56dを形成した構造であって、第2ゲート電極56dと対向するベース領域51の表面において、ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型MOSFETとすることができる。また、請求項23に記載したように、ベース領域51をドリフト層50の表層部に形成すると共に、第1不純物領域52をベース領域51内における該ベース領域51の表層部に形成し、かつ、第2不純物領域57を第2導電型領域57bが備えられた構成としてドリフト層50の表層部においてベース領域51から離間し、ベース領域51のうち第1不純物領域52とドリフト層50の間に位置する部分の表面上の異なる位置に、ゲート絶縁膜55を介して第1ゲート電極56cおよび第2ゲート電極56dを形成した構造であって、第2ゲート電極56dと対向するベース領域51の表面において、ドリフト層50の表面と平行となる横方向にチャネルを形成して電流を流すプレーナ型の横型IGBTとすることができる。さらに、請求項2に記載の構造は、請求項24および25に記載の構造によって構成することもできる。例えば、請求項24に記載したように、第1不純物領域4からベース領域3を貫通してドリフト層2に達するように深さが同じ複数のトレンチ6を形成して、第1ゲート電極8eと第2ゲート電極8fとを異なる位置に形成されたトレンチ6内に備え、ベース領域3のうち第2ゲート電極8fが配置されたトレンチ6の側面に位置する部分にチャネルを形成し、半導体基板1の垂直方向に電流を流す縦型MOSFETであって、第1ゲート電極8eが備えられるトレンチ6内に形成されたゲート絶縁膜7は、ベース領域3の上部よりも深く、かつ、ドリフト層2の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分7aと浅い第2部分7bとにおいて厚さが異なっており、第1部分7aにおいて第2部分7bよりも厚さが厚くされた構造とすることもできる。また、請求項25に記載したように、第1不純物領域4からベース領域3を貫通してドリフト層2に達するように深さが同じ複数のトレンチ6が形成して、第1ゲート電極8gと第2ゲート電極8hとを異なる位置に形成されたトレンチ6内に備え、ベース領域3のうち第2ゲート電極8hが配置されたトレンチ6の側面に位置する部分にチャネルを形成し、半導体基板1の垂直方向に電流を流す縦型MOSFETであって、第1ゲート電極8gが備えられるトレンチ6の側面に位置するベース領域3の不純物濃度は、ベース領域3の上部よりも深く、かつ、ドリフト層2の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域30と深い第2領域31とにおいて異なっており、第2領域31において第1領域30よりも不純物濃度が濃くされた構造とすることもできる。さらに、請求項26に示すように、半導体スイッチング素子とFWDを別チップに形成しても良い。この場合にも、例えば、請求項27に記載したように、第1ゲート電極67は、ゲート絶縁膜66を挟んで第1不純物領域4、52から第2導電型領域61の途中位置と対向する場所まで形成されている。そして、上記請求項14~25に記載した構造と同様の構造について、請求項28~39に示したように、半導体スイッチング素子とFWDとを別チップに形成する場合にも適用することができる。これら請求項1ないし39に記載された半導体装置の制御方法としては、例えば、請求項40に記載したように、FWDをダイオード動作させているタイミングから、半導体スイッチング素子をオンさせるタイミングへの切り替えの際に、半導体スイッチング素子をオンさせる前に、第1ゲート電極8a、8c、8e、8g、56a、56c、67に対してゲート電圧を印加することにより、第2導電型層3、51、61のうちゲート絶縁膜7、55、66を挟んで第1ゲート電極8a、8c、8e、8g、56a、56c、67と対向する部分に反転層12を形成することで、請求項1に記載の効果を得ることができる。さらに、請求項3に記載した構造は、請求項41に記載した構造によって実現することもできる。例えば、ゲート電極8、56を、ゲート絶縁膜7、55を挟んでベース領域3、51の途中位置からドリフト層2、50と対向する場所まで形成されている第2ゲート電極8b、56bを有した構成とし、第1ゲート電極8a、56aおよび第2ゲート電極8b、56bを異なる仕事関数の材料で構成し、仕事関数差に基づいて、第1電極8a、56aに対して印加したゲート電圧が第2ゲート電極8b、56bにも印加される構成とすることができる。このような構造では、第1、第2ゲート電極8a、8b、56a、56bの間にさらに仕事関数の異なる材料で構成された中間材料13を備えたり、さらに数多くの異なる仕事関数の材料を積層したりすることもできる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の一実施形態について説明する。本実施形態では、セル領域にnチャネルタイプの縦型MOSFETとFWDを形成した半導体装置について説明する。図1は、本実施形態にかかる半導体装置の断面図である。以下、この図に基づいて本実施形態の半導体装置の構造について説明する。図1に示す半導体装置は、縦型MOSFETおよびFWDが形成されたセル領域と、セル領域を囲む外周耐圧構造が形成された外周領域を備えた構造とされているが、図1ではセル領域についてのみ示してある。半導体装置のうち、セル領域以外の構造については従来と同様であるため、ここではセル領域についてのみ説明する。半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたn型の半導体基板1を用いて形成されている。n型の半導体基板1の表面上には、n型の半導体基板1よりも不純物濃度が低濃度とされたn型ドリフト層2と、比較的不純物濃度が低く設定されたp型ベース領域3とが順に形成されている。また、p型ベース領域3の表層部には、n型ドリフト層2よりも不純物濃度が高濃度とされたソース領域に相当するn型不純物領域4が備えられていると共に、p型ベース領域3よりも不純物濃度が高濃度とされたp型コンタクト領域5が形成されている。そして、基板表面側からn型不純物領域4およびp型ベース領域3を貫通してn型ドリフト層2まで達するトレンチ6が形成されており、このトレンチ6の内壁面を覆うようにゲート絶縁膜7が形成されていると共に、このゲート絶縁膜7の表面にドープトPoly-Siによって構成されたゲート電極8が備えられている。これらトレンチ6、ゲート絶縁膜7およびゲート電極8によって構成されるトレンチゲート構造は、例えばトレンチ6を複数本紙面垂直方向に並べて形成したストライプ状のレイアウトとされている。また、ゲート電極8を覆うように酸化膜などで構成された層間絶縁膜図示せずが形成され、この層間絶縁膜の上にソース電極に相当する第1電極9が形成されている。第1電極9は、層間絶縁膜に形成されたコンタクトホールを通じてn型不純物領域4およびp型コンタクト領域5に電気的に接続されている。なお、ここでは第1電極9のうちのコンタクトホール内に配置される部分についてのみ図示してあるが、実際には第1電極9は図示しない層間絶縁膜上にも第1電極9が形成されている。さらに、n型の半導体基板1のうちn型ドリフト層2とは反対側の面にドレイン電極に相当する第2電極10が形成されている。このような構成により、縦型MOSFETの基本構造が構成されている。そして、図1では縦型MOSFETの2セル分しか図示していないが、図1に示した縦型パワーMOSFETのセルが複数セル集まってセル領域が構成されている。このような基本構造を有する縦型MOSFETにおいて、本実施形態の半導体装置では、ゲート電極8をダブルゲート構造としている。具体的には、ゲート電極8は、トレンチ6の上部側に配置された第1ゲート電極8aと、第1ゲート電極8aの下方、つまりトレンチ6の底部側に配置された第2ゲート電極8bとを有した構成とされている。第1ゲート電極8aは、過剰キャリア注入抑制ゲートおよびMOSFET駆動用ゲートとして機能し、第2ゲート電極8bは、第1ゲート電極8aと共にMOSFET駆動用ゲートとして機能する。第1ゲート電極8aは、p型ベース領域3の中間位置となる深さからそれよりも上方に至るように形成されており、第2ゲート電極8bは、p型ベース領域3の中間位置となる深さからn型ドリフト層2に達する深さまで形成されている。これら第1ゲート電極8aと第2ゲート電極8bとは、これらの間に配置された酸化膜などによって構成される絶縁膜11によって絶縁分離されており、それぞれ独立して電圧を制御できる構成とされている。すなわち、図中に示したように、第1、第2ゲート電極8a、8bは、別々のゲート配線を通じて外部と電気的に接続されており、それぞれに印加される電圧を独立して制御できるようになっている。なお、図中では、第1ゲート電極8aやそれに繋がるゲート配線をA、第2ゲート電極8bやそれに繋がるゲート配線をBとして表記し、これらA、Bの表記に基づいて第1、第2ゲート電極8aの状態について説明する。このような構造により、トレンチ6の側面に位置するp型ベース領域3に反転層を形成することによりn型不純物領域4とn型ドリフト層2およびドレイン領域に相当するn型の半導体基板1を通じてソース-ドレイン間に電流を流す縦型MOSFETと、p型ベース領域3とn型ドリフト層2との間に形成されるPN接合を利用したFWDとを備えた半導体装置が構成されている。続いて、上記のように構成された縦型MOSFETおよびFWDを備えた半導体装置の動作について説明する。まず、第1電極9を接地すると共に第2電極10に正の電圧を印加すると、p型ベース領域3とn型ドリフト層2との間に形成されるPN接合は、逆電圧状態となる。このため、第1、第2ゲート電極8a、8bに電圧を印加せずにオフしている状態のときには、上記PN接合に空乏層が形成され、ソース-ドレイン間の電流は遮断される。次に、縦型MOSFETをオンする際には、第1電極9を接地すると共に第2電極10に正の電圧を印加した状態で、第1、第2ゲート電極8a、8bを共に正の電圧を印加することでオンの状態にする。これにより、第1、第2ゲート電極8a、8bの周辺において、p型ベース領域3のうちトレンチ6に接している部分に反転層が形成され、ソース-ドレイン間に電流が流れる。また、縦型MOSFETをオフし、FWDをダイオード動作させる際には、第1電極9と第2電極10に印加する電圧をスイッチングし、第1電極9に正の電圧を印加すると共に第2電極10を接地し、かつ、第1、第2ゲート電極8a、8bへの電圧印加を止めてオフの状態にする。これにより、p型ベース領域3に反転層が形成されなくなるため、ソース-ドレイン間に形成されたFWDがダイオード動作を行う。このように、縦型MOSFETをオンするときと、縦型MOSFETをオフしてFWDをダイオード動作させるときとをスイッチングすることで、本実施形態の半導体装置を用いたインバータによる直流-交流変換を行うことができる。このような動作を行うに際し、縦型MOSFETをオフしてFWDをダイオード動作させているときから縦型MOSFETをオンに切り替える直前に、リカバリ損失を低減するための制御を行う。この制御方法について、図2および図3に示す半導体装置の動作を示した模式図と図4に示す動作中のタイミングチャートを参照して説明する。図2aは、縦型MOSFETをオフしてFWDをダイオード動作させている状態を示している。この状態は、図4の期間T1として表され、ソース-ドレイン間には、p型ベース領域3とn型ドリフト層2との間に形成されるPN接合を利用したFWDが形成されているため、第1電極9に正の電圧、第2電極10に負の電圧を印加すると、FWDがオンし、過剰キャリアがPN接合部に注入されていく。この際には、第1、第2ゲート電極8a、8bには共にゲート電圧を印加していないオフの状態とされている。この状態から図2bに示す制御を行うことにより、以下の動作が行われる。具体的には、図4の期間T2の初期時においては、図2bに示すように、第2ゲート電極8bをオフのままにしつつ、第1ゲート電極8aに正の電圧を印加して第1ゲート電極8aをオンの状態にする。これにより、第1ゲート電極8aの周辺にp型ベース領域3内の少数キャリアである電子が引き寄せられ、トレンチ6の側面のうち第1ゲート電極8aと対応する場所に反転層12が形成される。また、図4の期間T2の後半においては、図2cに示すように、p型ベース領域3内の少数キャリアが減少したことで、電荷中性条件からp型ベース領域3内の多数キャリアである正孔も少なくなる。したがって、p型ベース領域3は従来の抵抗成分以上となり、注入効率が低下する。その結果、FWDのVfも増加して、過剰キャリア注入が抑制されるか、もしくは、反転層12内の多数キャリアがp型ベース領域3内の多数キャリアと再結合する。続いて、図3aに示すように、過剰キャリア注入が抑制されたことで、元々n型ドリフト層2に多量に注入されていることで溜まっていた過剰キャリアがライフタイムのため、存在し切れなくなって消滅していく。すなわち、従来のように通常のダイオード動作が行われる場合には、n型ドリフト層2内の過剰キャリアが多量に注入される状態であったため、過剰キャリアが減少していかなかったが、過剰キャリア注入を抑制することで、過剰キャリアを減少させることが可能となる。このようにn型ドリフト層2内の過剰キャリアが少なくなったところで、図3bに示すように第1電極9と第2電極10に印加する電圧をスイッチングする。すなわち、第1電極9の負の電圧、第2電極10に正の電圧を印加するという逆電圧印加を行う。これにより、図4の期間T3において、リカバリ動作が行われ、逆回復電荷Qrrが発生するが、n型ドリフト層2内の過剰キャリアが少ないため、上記した第1ゲート電極8aのみをオンの状態にして過剰キャリア注入を抑制していない場合と比べて、逆回復電荷Qrrを十分に小さな値にすることが可能となる。そして、第1、第2ゲート電極8a、8bに対して共に正の電圧を印加してオンの状態にすることで、図4の期間T4において、第1、第2ゲート電極8a、8bの周辺において、p型ベース領域3のうちトレンチ6に接している部分に反転層が形成され、ソース-ドレイン間に電流が流れ、縦型MOSFETをオンさせることができる。以上説明したように、本実施形態では、ゲート電極8を深さの異なる第1、第2ゲート電極8a、8bを備えたダブルゲート構造としている。このため、第1、第2ゲート電極8a、8bのうちの第1ゲート電極8aのみをオンさせることで、p型ベース領域3に対して反転層12を形成しながらも、その反転層12がn型ドリフト層2とn型不純物領域4とを繋ぐ深さまでは形成されないようにすることができる。このため、第1ゲート電極8aを過剰キャリア注入抑制ゲートとして機能させることが可能となる。具体的には、FWDをダイオード動作させているタイミングから縦型MOSFETをオンさせるタイミングへの切り替えの際に、第1ゲート電極8aのみをオンさせるという制御を行うようにしている。これにより、FWDをダイオード動作させているタイミングから縦型MOSFETをオンさせるタイミングへの切り替えの際に、過剰キャリアが注入されることを抑制して、n型ドリフト層2内に存在していた過剰キャリアを減少させることが可能となり、リカバリ損失を低減することが可能となる。そして、このような構造の半導体装置によれば、第1ゲート電極8aにのみ正の電圧を印加して反転層を形成し、第2ゲート電極8bには何ら電圧を印加しないでリカバリ損失の低減を図ることができるため、第2ゲート電極8bに対してノイズによるゲート電圧が印加されても、縦型MOSFETをオンさせる閾値を超えにくい。したがって、ノイズによるセルフターンオンが生じ難い構造の半導体装置とすることが可能となる。なお、このように形成される半導体装置の製造方法は、基本的には、従来のようにゲート電極8を1層構造とする場合とほぼ同様であるが、ダブルゲート構造を形成する工程について変更すればよい。具体的には、トレンチ6の形成後に、熱酸化等によってゲート絶縁膜7を形成したあと、ドープトPoly-Siを成膜することでトレンチ6内を埋め込むようにゲート電極8を形成するが、このときドープトPoly-Siをp型ベース領域3の上部よりも深い位置までエッチバックされるようにする。その後、熱酸化等によって絶縁膜11を形成したのち、再びドープトPoly-Siを成膜することでトレンチ6内を埋込み、今度はドープトPoly-Siがp型ベース領域3の上部よりも高い位置まで残るようにエッチバックを行う。このようにして、ダブルゲート構造を構成することができる。また、本実施形態のようなダブルゲート構造では、第1ゲート電極8aと第2ゲート電極8bをそれぞれ別々にゲート配線を引き出すことになる。このため、例えば、図5に示すトレンチゲート構造の斜視模式図に示すように、トレンチ6の長手方向の途中例えば中央位置において第2ゲート電極8bが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにすれば良い。第2ゲート電極8bを部分的に基板表面まで形成されるようにするには、エッチバックの際に、その部分にエッチングマスクを配置しておくことにより実現できる。第2実施形態本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図6は、本実施形態にかかる縦型MOSFETおよびFWDを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。図6に示すように、本実施形態では、トレンチ6の深さをセル内で変えることにより、ゲート電極8を異なる位置において深さを変えた第1、第2ゲート電極8c、8dにて構成している。第1ゲート電極8cは、過剰キャリア注入抑制ゲートとして機能するもので、第2ゲート電極8dよりも深さが浅く、n型ドリフト層2まで達しない深さとされている。第2ゲート電極8dは、MOSFET駆動用ゲートとして機能するもので、n型ドリフト層2に達する深さとされている。このように、ゲート電極8を異なる位置において深さを変えて形成した第1、第2ゲート電極8c、8dとする場合にも、第1ゲート電極8cを第1実施形態で説明した第1ゲート電極8aと同様に動作させると共に、第2ゲート電極8dを第1実施形態で説明した第2ゲート電極8bと同様に動作させることにより、第1実施形態と同様の効果を得ることができる。なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極8cと第2ゲート電極8dが配置されるトレンチ6の深さが異なっていることから、これらを別々のエッチングマスクを用いて形成することになる。それ以外の工程については、従来のトレンチゲート構造の縦型MOSFETを備えた半導体装置の製造方法と同様である。第3実施形態本発明の第3実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図7は、本実施形態にかかる縦型MOSFETおよびFWDを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。図7に示すように、本実施形態では、ゲート電極8の深さについてはすべて同じ深さとしているが、ゲート電極8の周囲の構成を変えることで、過剰キャリア注入抑制ゲートとして機能する第1ゲート電極8eと、MOSFET駆動用ゲートとして機能する第2ゲート電極8fを構成している。具体的には、第1ゲート電極8eの周囲に形成されるゲート絶縁膜7の厚みを変化させており、ゲート絶縁膜7のうちp型ベース領域3の上部よりも下方かつn型ドリフト層2よりも上方に位置する部分であって、p型ベース領域3の上部から所定距離離間した中間位置より深い部分第1部分7aの厚みがそれよりも浅い部分第2部分7bよりも厚くなるようにしている。つまり、ゲート絶縁膜7の厚みを変えることにより、厚みが厚くされている部分7aにおいて、厚みが薄くされている部分7bと比較して、反転層の形成により縦型MOSFETをオンさせることができる閾値が高くなるようにしている。これにより、第1ゲート電極8eに正の電圧を印加したときに、ゲート絶縁膜7の厚みが薄くされた部分7bでは反転層が形成され、厚みが厚くされた部分7aでは反転層が形成されないようにすることができる。つまり、第1ゲート電極8eの周囲において、n型ドリフト層2まで達しない深さの反転層のみを形成することができる。したがって、本実施形態のような構造の半導体装置でも、第1ゲート電極8eを第1実施形態で説明した第1ゲート電極8aと同様に動作させると共に、第2ゲート電極8fを第1実施形態で説明した第2ゲート電極8bと同様に動作させることにより、第1実施形態と同様の効果を得ることができる。なお、本実施形態のような構造の半導体装置も、基本的には従来のトレンチゲート構造の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、ゲート絶縁膜7の形成前に、第1ゲート電極8eが形成されるトレンチ6の底部にダメージ層を形成する工程を行うようにしている。図8は、この工程を示した断面図である。まず、図8aに示すように、p型ベース領域3の表面に図示しないマスクを配置してエッチングすることでトレンチ6を形成する。次に、図8bに示すように、第1ゲート電極8eが形成されるトレンチ6の底部に酸素イオンOやアルゴンイオンArのイオン注入を行う。これにより、図8cに示すように、トレンチ6の底部にダメージ層20が形成される。そして、図8dに示すように、熱酸化によってゲート絶縁膜7を形成すると、ダメージ層20が形成された場所で酸化レートが他の場所よりも早くなり、トレンチ6の底部側の部分7aにおいてそれよりも上方の部分7bよりも厚くなるようにゲート絶縁膜7が形成される。この後は、従来と同様の工程を行うことで、本実施形態の半導体装置を製造することができる。ここで、図8では、p型ベース領域3の表層部にn型不純物領域4やp型コンタクト領域5を形成する前にトレンチ6を形成する場合について説明したが、これらを形成した後にトレンチ6を形成しても良い。また、ダメージ層20を形成するためのイオン注入についても、トレンチ6の形成後に限らず、トレンチ6の形成前に行っても良い。第4実施形態本発明の第4実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してトレンチゲート構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図9は、本実施形態にかかる縦型MOSFETおよびFWDを形成した半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。図9に示すように、本実施形態も、ゲート電極8の深さについてはすべて同じ深さとしているが、ゲート電極8の周囲の構成を変えることで、過剰キャリア注入抑制ゲートとして機能する第1ゲート電極8gと、MOSFET駆動用ゲートとして機能する第2ゲート電極8hを構成している。具体的には、第1ゲート電極8gの周囲におけるトレンチ6の側面と接する位置に、不純物濃度が異なるp型領域第1領域30とp型領域第2領域31とを備えた構造としている。p型領域30は、p型ベース領域3の上部よりも下方かつn型ドリフト層2よりも上方に位置する部分に形成され、p型領域31は、p型領域30よりも深く、かつ、p型ベース領域3の上部から所定距離離間した位置よりn型ドリフト層2に達する深さまで形成されている。このように、不純物濃度が異なるp型領域30とp型領域31とを形成しているため、p型領域31において、p型領域30と比較して、反転層が形成されて縦型MOSFETをオンさせる閾値が高くなるようにしている。これにより、第1ゲート電極8gに正の電圧を印加したときに、p型領域30では反転層が形成され、p型領域31では反転層が形成されないようにすることができる。したがって、本実施形態のような構造の半導体装置でも、第1ゲート電極8gを第1実施形態で説明した第1ゲート電極8aと同様に動作させると共に、第2ゲート電極8hを第1実施形態で説明した第2ゲート電極8bと同様に動作させることにより、第1実施形態と同様の効果を得ることができる。本実施形態のような構造の半導体装置も、基本的には従来のトレンチゲート構造の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極8eが形成されるトレンチ6を形成する前にp型領域30およびp型領域31の形成工程を行う。これらの形成は、p型領域30およびp型領域31の形成予定領域が開口するマスクを用いたp型不純物のイオン注入および活性化によって行える。p型領域30を形成する際とp型領域31を形成する際とで、p型不純物のドーズ量およびイオン注入エネルギーを変化させれば、不純物濃度が異なるp型領域30およびp型領域31を形成できる。なお、p型領域30については、p型領域30よりも不純物濃度が低ければよいため、p型ベース領域3をそのままp型領域30として機能させても良い。つまり、p型領域31のみを形成し、トレンチ6の側面に位置するp型ベース領域3のうちp型領域31よりも上方の部分をp型領域30としても良い。また、p型領域30を形成する際には、p型不純物をイオン注入する場合に限らず、n型不純物をイオン注入してp型ベース領域3の一部のキャリア濃度を低下させることでp型領域30を形成するようにしても良い。第5実施形態本発明の第5実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をトレンチゲート構造の横型MOSFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図10は、本実施形態にかかるトレンチゲート構造の横型MOSFETおよびFWDを備えた半導体装置を示した図であり、aはレイアウト図、bは、aのA-A’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。図10に示すように、本実施形態の半導体装置は、n型ドリフト層を構成するn型領域50の所定領域にトレンチゲート構造の横型MOSFETおよびFWDを構成する各部が形成されることで構成されている。n型領域50は、n型基板によって構成されていても良いが、半導体基板内に形成されたn型ウェル領域などによって構成されていても良い。n型領域50の表層部の所定領域には、所定深さのp型ベース領域51が形成されていると共に、このp型ベース領域51内における所定領域にp型ベース領域51よりも浅いソース領域に相当するn型の不純物領域52およびp型コンタクト領域53が形成されている。これらp型ベース領域51とn型の不純物領域52およびp型コンタクト領域53は、同方向を長手方向として延設されている。また、n型領域50やp型ベース領域51の表層部のうち、n型の不純物領域52を挟んでp型コンタクト領域53と反対側において、n型の不純物領域52からp型ベース領域51を貫通してn型領域50に達するようにトレンチ54が形成されている。このトレンチ54内に、ゲート絶縁膜55を介して、第1ゲート電極56aおよび第2ゲート電極56bを有するダブルゲート構造のゲート電極56が形成されている。第1ゲート電極56aおよび第2ゲート電極56bは、絶縁膜55aによって分離されている。第1ゲート電極56aは、過剰キャリア注入抑制ゲートとして機能し、ゲート絶縁膜55を挟んでn型の不純物領域52と対向する場所からp型ベース領域51の途中位置と対向する場所まで形成されている。第2ゲート電極56bは、MOSFET駆動用ゲートとして機能し、ゲート絶縁膜55を挟んでp型ベース領域51の途中位置と対向する場所からn型領域50と対向する場所に達するように形成されている。さらに、n型領域50の表層部には、p型ベース領域51やn型の不純物領域52およびp型コンタクト領域53から離間して、ドレイン領域に相当するn型の不純物領域57が形成されている。そして、n型の不純物領域52およびp型コンタクト領域53がソース電極に相当する第1電極58と電気的に接続されると共にn型の不純物領域57がドレイン電極に相当する第2電極59と電気的に接続され、さらに第1ゲート電極56aと第2ゲート電極56bがそれぞれ別々のゲート配線に接続されることで印加される電圧を独立して制御できるように構成されている。このような構造により、トレンチゲート構造の横型MOSFETとFWDとが並列接続された半導体装置が構成されている。この半導体装置では、トレンチゲート構造の横型MOSFETは、第1ゲート電極56aおよび第2ゲート電極56bの双方に対して正電圧を印加することにより、ゲート電極56の側面に位置するp型ベース領域51にチャネルが形成されることで、第1電極58と第2電極59との間において、基板水平方向横方向に電流を流すという動作を行う。このような構造の半導体装置は、電流を流す方向が第1実施形態のような基板垂直方向縦方向と異なるが、それ以外の基本動作については第1実施形態と同様である。以上説明したように、第1実施形態と同様の構造をトレンチゲート構造の横型MOSFETに適用することも可能である。このような構造としても、第1実施形態と同様の効果を得ることができる。なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の横型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極56aと第2ゲート電極56bおよび絶縁膜55aの形成方法について異なる。例えば、ドープトPoly-Siをパターニングして第1、第2ゲート電極56a、56bを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第1、第2ゲート電極56a、56bの間にも入り込ませることで絶縁膜55aを形成する。このようにすれば、図10に示すトレンチゲート構造の横型MOSFETを製造することができる。第6実施形態本発明の第6実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第5実施形態で説明したようなトレンチゲート構造の横型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第5実施形態と同様であるため、第5実施形態と異なる部分についてのみ説明する。図11は、本実施形態にかかるトレンチゲート構造の横型MOSFETおよびFWDを備えた半導体装置を示した図であり、aはレイアウト図、bは、aのB-B’の断面図、cは、aのC-C’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。図11に示すように、本実施形態の半導体装置は、トレンチ54の長さをセル内で変えることにより、ゲート電極56を異なる位置において長さを変えた第1、第2ゲート電極56c、56dにて構成している。第1ゲート電極56cは、過剰キャリア注入抑制ゲートとして機能するもので、第2ゲート電極56dよりも長さが短く、n型の不純物領域52からn型の不純物領域57側に向けて延設されているものの、n型領域50まで達せず、ゲート絶縁膜55を挟んでn型の不純物領域52と対向する場所からp型ベース領域51の途中位置と対向する場所までで終端する長さとされている。第2ゲート電極56dは、MOSFET駆動用ゲートとして機能するもので、ゲート絶縁膜55を挟んでn型の不純物領域52と対向する場所からn型領域50と対向する場所まで達する長さとされている。このように、ゲート電極56を異なる位置において長さを変えて形成した第1、第2ゲート電極56c、56dとする場合にも、第1ゲート電極56cを第5実施形態で説明した第1ゲート電極56aと同様に動作させると共に、第2ゲート電極56dを第5実施形態で説明した第2ゲート電極56bと同様に動作させることにより、第5実施形態と同様の効果を得ることができる。なお、本実施形態のような構造の半導体装置は、基本的には従来のトレンチゲート構造の横型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、マスクパターンの設計により、第1ゲート電極56cと第2ゲート電極56dが配置されるトレンチ54の長さを変えるようにする。それ以外の工程については、従来のトレンチゲート構造の横型MOSFETを備えた半導体装置の製造方法と同様である。第7実施形態本発明の第7実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造を縦型MOSFETではなく縦型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図12は、本実施形態にかかるトレンチゲート構造の縦型IGBTおよびFWDの断面図である。この図に示されるように、本実施形態では、半導体基板1をn型不純物領域1aとp型不純物領域1bとを例えば交互にストライプ状に形成した構造としている。n型不純物領域1aとp型不純物領域1bは、半導体基板1をn型で構成しておいてp型不純物領域1bをイオン注入などによって形成する手法、もしくは半導体基板1をp型で構成しておいてn型不純物領域1aをイオン注入などによって形成する手法等によって形成できる。このような構造とすれば、n型不純物領域1aとn型ドリフト層2およびp型ベース領域3とp型コンタクト領域5とによるPN接合によってFWDを構成し、p型不純物領域1bとn型ドリフト層2とp型ベース領域3とn型不純物領域4およびトレンチゲート構造によって縦型IGBTを構成することができる。このようなトレンチゲート構造の縦型IGBTとFWDとが並列接続される構造において、第1実施形態と同様に、ゲート電極8を第1、第2ゲート電極8a、8bを有するダブルゲート構造とし、第1ゲート電極8aを過剰キャリア注入抑制ゲートおよびIGBT駆動用ゲートとして機能させると共に、第2ゲート電極8bを第1ゲート電極8aと共にIGBT駆動用ゲートとして機能させることができる。これにより、第1実施形態と同様の効果を得ることができる。第8実施形態本発明の第8実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を縦型MOSFETではなく縦型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。図13は、本実施形態にかかるトレンチゲート構造の縦型IGBTおよびFWDの断面図である。この図に示されるように、本実施形態も、第7実施形態と同様に、半導体基板1をn型不純物領域1aとp型不純物領域1bとを例えば交互にストライプ状に形成した構造としている。このような構造とすれば、n型不純物領域1aとn型ドリフト層2およびp型ベース領域3とp型コンタクト領域5とによるPN接合によってFWDを構成し、p型不純物領域1bとn型ドリフト層2とp型ベース領域3とn型不純物領域4およびトレンチゲート構造によって縦型IGBTを構成することができる。このようなトレンチゲート構造の縦型IGBTとFWDとが並列接続される構造において、第2実施形態と同様に、ゲート電極8を異なる場所に異なる深さで形成した第1、第2ゲート電極8c、8dを有する構造とし、第1ゲート電極8cを過剰キャリア注入抑制ゲートとして機能させると共に、第2ゲート電極8dをMOSFET駆動用ゲートとして機能させることができる。これにより、第2実施形態と同様の効果を得ることができる。第9実施形態本発明の第9実施形態について説明する。本実施形態の半導体装置は、第5実施形態と同様の構造を横型MOSFETではなく横型IGBTに対して適用したものである。本実施形態の半導体装置の基本構造については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図14は、本実施形態にかかるトレンチゲート構造の横型IGBTおよびFWDを備えた半導体装置を示した図であり、aはレイアウト図、bは、aのD-D’の断面図、cは、aのE-E’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。図14に示すように、本実施形態の半導体装置は、不純物領域57をn型の不純物領域52と同方向に延設しつつ、n型の第1不純物領域57aとp型の第2不純物領域57bとを交互に形成した構造としている。このような構造とすれば、n型の第1不純物領域57aとn型領域50およびp型ベース領域51とp型コンタクト領域53とによるPN接合によってFWDを構成し、p型の第2不純物領域57bとn型領域50とp型ベース領域51とn型の不純物領域52およびトレンチゲート構造によって横型IGBTを構成することができる。このようなトレンチゲート構造の横型IGBTとFWDとが並列接続される構造により、第5実施形態と同様に、ゲート電極56を第1、第2ゲート電極56a、56bを有するダブルゲート構造とし、第1ゲート電極56aを過剰キャリア注入抑制ゲートおよびIGBT駆動用ゲートとして機能させると共に、第2ゲート電極56bを第1ゲート電極56aと共にMOSFET駆動用ゲートとして機能させることができる。これにより、第5実施形態と同様の効果を得ることができる。第10実施形態本発明の第10実施形態について説明する。本実施形態の半導体装置は、第6実施形態と同様の構造を第9実施形態で説明したようなトレンチゲート構造の横型IGBTに適用したものである。本実施形態の半導体装置の基本構造については第9実施形態と同様であるため、第9実施形態と異なる部分についてのみ説明する。図15は、本実施形態にかかるトレンチゲート構造の横型IGBTおよびFWDを備えた半導体装置を示した図であり、aはレイアウト図、bは、aのF-F’の断面図、cは、aのG-G’の断面図である。この図を参照して、本実施形態の半導体装置について説明する。図15に示すように、本実施形態の半導体装置も、不純物領域57をn型の不純物領域52と同方向に延設しつつ、不純物領域57をn型の第1不純物領域57aとp型の第2不純物領域57bとを交互に形成した構造としている。そして、トレンチ54の長さをセル内で変えることにより、ゲート電極56を異なる位置において長さを変えた第1、第2ゲート電極56c、56dにて構成している。このようなトレンチゲート構造の横型IGBTとFWDとが並列接続される構造により、第6実施形態と同様に、第1ゲート電極56cを過剰キャリア注入抑制ゲートとして機能させると共に、第2ゲート電極56dをIGBT駆動用ゲートとして機能させることができる。このように、ゲート電極56を異なる位置において長さを変えて形成した第1、第2ゲート電極56c、56dとする形態をトレンチゲート構造の横型IGBTに適用することができる。これにより、第6実施形態と同様の効果を得ることができる。第11実施形態本発明の第11実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をプレーナ型の縦型MOSFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図16は、本実施形態にかかるプレーナ型の縦型MOSFETおよびFWDを備えた半導体装置の断面図である。この図を参照して、本実施形態の半導体装置について説明する。図16に示すように、n型の半導体基板1の上にn型ドリフト層2が形成され、n型ドリフト層2の表層部の所定領域にp型ベース領域3が形成されていると共に、ソース領域を構成するn型不純物領域4およびp型コンタクト領域5が形成されている。これらp型ベース領域3やn型不純物領域4およびp型コンタクト領域5は、紙面垂直方向を長手方向として延設されており、隣り合うp型ベース領域3やn型不純物領域4およびp型コンタクト領域5が所定間隔空けて配置され、その間にn型ドリフト層2の表面が部分的に露出させられている。そして、p型ベース領域3のうちn型不純物領域4と表面が露出させられたn型ドリフト層2との間に位置する部分の表面部をチャネル領域として、このチャネル領域とn型ドリフト層2の露出表面上に、ゲート絶縁膜7を介してゲート電極8が形成されている。ゲート電極8は、チャネル幅方向p型ベース領域3などの長手方向に延設されており、チャネル長方向において分割されることで第1、第2ゲート電極8a、8bが構成されており、これらの間に配置された絶縁膜11によって絶縁分離されている。第1ゲート電極8aは、過剰キャリア注入抑制ゲートおよびMOSFET駆動用ゲートとして機能し、ゲート絶縁膜7を挟んでn型不純物領域4と対向する場所からp型ベース領域3の途中位置と対向する場所まで形成されている。第2ゲート電極8bは、MOSFET駆動用ゲートとして機能し、ゲート絶縁膜7を挟んでp型ベース領域3の途中位置と対向する場所からn型ドリフト層2と対向する場所まで達するように形成されている。そして、n型不純物領域4およびp型コンタクト領域5に電気的に接続されたソース電極に相当する第1電極9が備えられていると共に、半導体基板1の裏面にドレイン電極に相当する第2電極10が形成されることで、本実施形態の半導体装置が構成されている。このような構造により、プレーナ型の縦型MOSFETとFWDとが並列接続された半導体装置が構成されている。この半導体装置では、プレーナ型の縦型MOSFETは、第1ゲート電極8aおよび第2ゲート電極8bの双方に対して正電圧を印加することにより、ゲート電極8の下方に位置するp型ベース領域3にチャネルが形成されることで、n型ドリフト層2の表面と平行な方向において第1電極9と第2電極10との間に電流を流すという動作を行う。このように、本実施形態では、ゲート電極8を基板表面に形成し、チャネルを基板表面に形成している点において第1実施形態と異なるが、それ以外の基本動作については第1実施形態と同様である。以上説明したように、第1実施形態と同様の構造をプレーナ型の縦型MOSFETに適用することも可能である。このような構造としても、第1実施形態と同様の効果を得ることができる。なお、本実施形態のような構造の半導体装置は、基本的には従来のプレーナ型の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極8aと第2ゲート電極8bおよび絶縁膜11の形成方法について異なる。例えば、ドープトPoly-Siをパターニングして第1、第2ゲート電極8a、8bを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第1、第2ゲート電極8a、8bの間にも入り込ませることで絶縁膜11を形成する。このようにすれば、図16に示すプレーナ型の縦型MOSFETを製造することができる。第12実施形態本発明の第12実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第11実施形態で説明したようなプレーナ型の縦型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第11実施形態と同様であるため、第11実施形態と異なる部分についてのみ説明する。図17は、本実施形態にかかるプレーナ型の縦型MOSFETおよびFWDを備えた半導体装置を示した図である。図17に示すように、本実施形態の半導体装置は、過剰キャリア注入抑制ゲートとして機能させるセルと、MOSFET駆動用ゲートとして機能させるセルとを異なる位置に設けている。具体的には、過剰キャリア注入抑制ゲートとして機能させるセルには、ゲート電極8として、ゲート絶縁膜7を挟んでn型不純物領域4と対向する場所からp型ベース領域3の途中位置と対向する場所まで形成された第1ゲート電極8cを備えてある。また、MOSFET駆動用ゲートとして機能させるセルには、ゲート電極8として、ゲート絶縁膜7を挟んでn型不純物領域4と対向する場所からp型ベース領域3と対向する場所を経て、n型ドリフト層2と対向する場所まで達する第2ゲート電極8dを備えてある。このように、ゲート電極8を異なる位置において長さを変えて形成した第1、第2ゲート電極8c、8dとする場合にも、第1ゲート電極8cを第2実施形態で説明した第1ゲート電極8aと同様に動作させると共に、第2ゲート電極8dを第2実施形態で説明した第2ゲート電極8bと同様に動作させることにより、第2実施形態と同様の効果を得ることができる。なお、本実施形態のような構造の半導体装置は、基本的に第11実施形態の構造のプレーナ型の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成され、ゲート電極8を形成する際のマスクパターンを変更するだけで良い。第13実施形態本発明の第13実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様の構造をプレーナ型の横型MOSFETに適用したものである。プレーナ型の横型MOSFETの基本構造は、第5実施形態で説明したトレンチゲート構造の横型MOSFETと同様であるため、第5実施形態と異なる部分についてのみ説明する。図18は、本実施形態にかかるプレーナ型の横型MOSFETおよびFWDを備えた半導体装置を示した図であり、aはレイアウト図、bは、aのH-H’の断面図である。図18aは断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、この図を参照して、本実施形態の半導体装置について説明する。図18に示すように、n型領域50の表層部の所定領域にp型ベース領域51が形成されていると共に、このp型ベース領域51内における所定領域にn型の不純物領域52およびp型コンタクト領域53が形成されている。ゲート電極56は、チャネル幅方向p型ベース領域51などの長手方向に延設され、チャネル長方向において分割されることで第1、第2ゲート電極56a、56bが構成されており、これらの間に配置された絶縁膜55aによって絶縁分離されている。第1ゲート電極56aは、過剰キャリア注入抑制ゲートおよびMOSFET駆動用ゲートとして機能し、ゲート絶縁膜55を挟んでn型の不純物領域52と対向する場所からp型ベース領域51の途中位置と対向する場所まで形成されている。第2ゲート電極56bは、MOSFET駆動用ゲートとして機能し、ゲート絶縁膜55を挟んでp型ベース領域51の途中位置と対向する場所からn型領域50と対向する場所まで達するように形成されている。そして、n型の不純物領域52およびp型コンタクト領域53に電気的に接続された第1電極58が備えられていると共に、p型ベース領域51やn型の不純物領域52およびp型コンタクト領域53から離間して形成されたn型の不純物領域57に電気的に接続された第2電極59が備えられることで、本実施形態の半導体装置が構成されている。このような構造により、プレーナ型の横型MOSFETとFWDとが並列接続された半導体装置が構成されている。この半導体装置では、プレーナ型の横型MOSFETは、第1ゲート電極56aおよび第2ゲート電極56bの双方に対して正電圧を印加することにより、ゲート電極56の下方に位置するp型ベース領域51にチャネルが形成されることで、第1電極58と第2電極59との間において、基板水平方向横方向に電流を流すという動作を行うが、それ以外の基本動作については第1実施形態と同様である。以上説明したように、第1実施形態と同様の構造をプレーナ型の横型MOSFETに適用することも可能である。このような構造としても、第1実施形態と同様の効果を得ることができる。なお、本実施形態のような構造の半導体装置は、基本的には従来のプレーナ型の横型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成されるが、第1ゲート電極56aと第2ゲート電極56bおよび絶縁膜55aの形成方法について異なる。例えば、ドープトPoly-Siをパターニングして第1、第2ゲート電極56a、56bを同時に形成したのち、その後、これらの上方を層間絶縁膜で覆う際に、第1、第2ゲート電極56a、56bの間にも入り込ませることで絶縁膜55aを形成する。このようにすれば、図18に示すプレーナ型の縦型MOSFETを製造することができる。第14実施形態本発明の第14実施形態について説明する。本実施形態の半導体装置は、第2実施形態と同様の構造を第13実施形態で説明したようなプレーナ型の横型MOSFETに適用したものである。本実施形態の半導体装置の基本構造については第13実施形態と同様であるため、第13実施形態と異なる部分についてのみ説明する。図19は、本実施形態にかかるプレーナ型の横型MOSFETおよびFWDを備えた半導体装置を示した図であり、aはレイアウト図、bは、aのI-I’の断面図、cは、aのJ-J’の断面図である。図19に示すように、本実施形態の半導体装置は、過剰キャリア注入抑制ゲートとして機能させるセルと、MOSFET駆動用ゲートとして機能させるセルとを異なる位置に設けている。具体的には、過剰キャリア注入抑制ゲートとして機能させるセルには、ゲート電極56として、ゲート絶縁膜55を挟んでn型の不純物領域52と対向する場所からp型ベース領域51の途中位置と対向する場所まで形成された第1ゲート電極56cを備えてある。また、MOSFET駆動用ゲートとして機能させるセルには、ゲート電極56として、ゲート絶縁膜55を挟んでn型の不純物領域52と対向する場所からp型ベース領域51と対向する場所を経て、n型領域50と対向する場所に達する第2ゲート電極56dを備えてある。このように、ゲート電極56を異なる位置において長さを変えて形成した第1、第2ゲート電極56c、56dとする場合にも、第1ゲート電極56cを第2実施形態で説明した第1ゲート電極56aと同様に動作させると共に、第2ゲート電極56dを第2実施形態で説明した第2ゲート電極56bと同様に動作させることにより、第2実施形態と同様の効果を得ることができる。なお、本実施形態のような構造の半導体装置は、基本的に第13実施形態の構造のプレーナ型の縦型MOSFETを備えた半導体装置の製造方法と同様の手法によって形成され、ゲート電極56を形成する際のマスクパターンを変更するだけで良い。第15実施形態本発明の第15実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様のダブルゲート構造をゲート電極8の一部にのみ形成する形態としたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図20は、本実施形態にかかるトレンチゲート構造の縦型MOSFETおよびFWDを備えた半導体装置の断面図である。この図に示したように、本実施形態では、紙面垂直方向に延設されたトレンチゲート構造が複数本並列的に配列されている。これらのうちの一定割合をダブルゲート構造のゲート電極8としている。例えば、図20の例では、MOSFET駆動用ゲートとして機能させるシングルゲート構造のゲート電極8に対して第1ゲート電極8aおよび第2ゲート電極8bを有するダブルゲート構造のゲート電極8の割合が3:1の割合でレイアウトしている。このように、ゲート電極8のすべてをダブルゲート構造とせず、ゲート電極8のうちの一部のみをダブルゲート構造とすることもできる。また、このような構造とする場合、MOSFET駆動用ゲートとして機能させるシングルゲート構造のゲート電極8については、ダブルゲート構造のゲート電極8と比較して幅狭とすることができることから、その分、集積化を図ることが可能となる。これにより、より半導体装置の小型化、もしくは同一サイズで半導体装置を構成した場合に流せる電流量の増加を図ることが可能となる。第16実施形態本発明の第16実施形態について説明する。本実施形態の半導体装置は、第1実施形態と同様のダブルゲート構造をゲート電極8を絶縁膜11無しで構成するものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図21は、本実施形態にかかるトレンチゲート構造の縦型MOSFETおよびFWDを備えた半導体装置の断面図である。この図に示したように、本実施形態では、第1ゲート電極8aと第2ゲート電極8bとの間に絶縁膜11を備えていないが、第1ゲート電極8aと第2ゲート電極8bとを仕事関数の異なる材料で構成し、これらの仕事関数差に基づいて第1ゲート電極8aを過剰キャリア注入抑制ゲートとして機能させると共に、第2ゲート電極8bを第1ゲート電極8aと共にMOSFET駆動用ゲートとして機能させる。例えば、第1ゲート電極8aはp型ドープのPoly-Si、第2ゲート電極8bはn型ドープのPoly-Siによって構成される。このような構成の場合、ゲート電極8に対して正の電圧が印加されると、まず第1ゲート電極8aにその電圧が印加されることで、第1ゲート電極8aの深さまでp型ベース領域3が反転する。したがって、第1ゲート電極8aを過剰キャリア注入抑制ゲートとして機能させることができる。続いて、ゲート電極8に印加される電圧が、第1ゲート電極8aと第2ゲート電極8bとの仕事関数差以上増加させられると、第2ゲート電極8bの深さまでp型ベース領域3が反転し、チャネルが形成される。これにより、MOSFETを動作させることが可能となる。したがって、第2ゲート電極8bを第1ゲート電極8aと共にMOSFET駆動用ゲートとして機能させることができる。このように、第1ゲート電極8aと第2ゲート電極8bとを仕事関数の異なる材料で構成するようにしても、第1実施形態と同様の効果を得ることができる。ただし、第1ゲート電極8aと第2ゲート電極8bとの仕事関数差については、第1ゲート電極8aとゲート絶縁膜7との間の仕事関数差よりも小さくなるように、第1、第2ゲート電極8a、8bの材料を選択する必要がある。すなわち、仮に第1ゲート電極8aとゲート絶縁膜7との間の仕事関数差の方が第1ゲート電極8aと第2ゲート電極8bとの間の仕事関数差よりも小さければ、第2ゲート電極8bに電圧が印加されずに、ほぼすべてのゲート電圧が第1ゲート電極8aとゲート絶縁膜7との間に印加されることになる。このため、この条件を満たすように第1、第2ゲート電極8a、8bの材料を選択する。なお、ここでは第1ゲート電極8aと第2ゲート電極をそれぞれp型ドープやn型ドープのPoly-Siにて構成する場合について説明したが、仕事関数の異なる2種類の金属材料によって第1、第2ゲート電極8a、8bを構成しても良い。さらに、図22に示す変形例のように、第1、第2ゲート電極8a、8bの間にこれらとは異なる材料で構成される中間部材13を備えるようにすることもできる。例えば、第1ゲート電極8a、中間部材13および第2ゲート電極8bは、順に、p型ドープのPoly-Si、金属、n型ドープのPoly-Siなどで構成される。このような形態の場合、ゲート電圧を印加すると、第1ゲート電極8a→中間部材13→第2ゲート電極8bの順にゲート電圧が印加されることになり、その電圧を制御することにより、p型ベース領域3のうち反転層が形成される位置を第1ゲート電極8aの深さまでにしたり、第2ゲート電極8bの深さまでにしたりすることができる。このようにしても、図12に示す半導体装置と同様の動作を行うことができる。なお、このような構造とする場合において、第1ゲート電極8a、中間部材13および第2ゲート電極8bの材料は金属もしくは半導体材料を問わず、どのような組み合わせであっても構わない。また、このような構造では、第1、第2ゲート電極8a、8bの間に1層の中間材料13を備えるだけでなく、さらに数多くの異なる仕事関数の材料を積層したりすることもできる。他の実施形態上記第1実施形態では、ゲート電極8をダブルゲート構造とする場合において、第2ゲート電極8bをトレンチ6の長手方向の途中において基板表面まで形成するようにした。しかしながら、これはゲート電極8の引き出し方の一例を示したに過ぎず、他の構造としても構わない。例えば、図23に示すトレンチゲート構造の斜視模式図に示すように、トレンチ6の長手方向先端位置において第2ゲート電極8bが基板表面まで形成されるようにし、この位置でゲート配線を引き出すように、もしくは、この位置にパッドを形成するようにしても良い。図24は、第2ゲート電極8bを、図6に示すようにトレンチ6の長手方向の途中において基板表面まで形成するようにした場合や、図23に示すようにトレンチ6の長手方向先端位置において基板表面まで形成されるようにした場合の半導体装置のレイアウト例を示した斜視図である。この図に示すように、半導体装置を構成するチップの中央位置にパッド40を形成していると共に、チップの端部にパッド41を形成している。図6に示すように、トレンチ6の長手方向の途中において第2ゲート電極8bを基板表面まで形成する場合には、図24に示すパッド40が第2ゲート電極8bに接続されるものとして用いられ、パッド41が第1ゲート電極8aに接続されるものとして用いられる。また、図23に示すように、トレンチ6の長手方向先端位置において第2ゲート電極8bを基板表面まで形成する場合には、図24に示すパッド40が第1ゲート電極8aに接続されるものとして用いられ、パッド41が第2ゲート電極8bに接続されるものとして用いられる。また、第2~第4実施形態では、トレンチゲート構造をストライプ状にする場合、つまり第1ゲート電極8c、8e、8gと第2ゲート電極8d、8f、8hとをストライプ状にレイアウトする場合について説明した。しかしながら、これらも単なる一例を示したにすぎず、様々なレイアウトとすることができる。図25は、第2実施形態にかかる第1、第2ゲート電極8c、8dのレイアウト例を示した斜視図である。この図に示すように、第2ゲート電極8dをストライプ状に配置しつつ、第1ゲート電極8dが第2ゲート電極8dの間に部分的に配置されるような構成とすることができる。図26は、上記のように第1ゲート電極8cが第2ゲート電極8dの間に部分的に配置されるような構成とする場合の半導体装置のレイアウト例を示した斜視図である。この図に示されるように、半導体装置を構成するチップの中央位置にパッド40を形成していると共に、チップの端部にパッド41を形成している。図25のように、第1ゲート電極8cが第2ゲート電極8dの間に部分的に配置されるような構成とする場合、パッド40が第1ゲート電極8cに接続されるものとして用いられ、パッド41が第2ゲート電極8dに接続されるものとして用いられる。なお、ここでは第2実施形態の半導体装置として説明したが、第3、第4実施形態でも同様のレイアウトを採用することができる。また、上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記第2~第4実施形態では、MOSFET駆動用ゲートと過剰キャリア注入抑制ゲートを構成するゲート電極8を隣同士に配置し、これらが1:1の割合で形成されるレイアウトを例に挙げて説明したが、これは単なる一例を挙げたに過ぎず、他のレイアウトとしても構わない。図27は、他のレイアウト例を示した斜視レイアウト図である。なお、図27では、ゲート電極8のレイアウトのみを図示してある。また、図27は断面図ではないが、図を見易くするために便宜上ゲート電極8をハッチングで示してある。図27aに示すように、MOSFET駆動用ゲートを構成するゲート電極8d、8f、8hを複数本本図では2本配置するごとに過剰キャリア注入抑制ゲートを構成するゲート電極8c、8e、8gが1本配置されるレイアウトとされていても良い。このようにすれば、MOSFET駆動用ゲートと過剰キャリア注入抑制ゲートを構成するゲート電極8を1:1の割合で形成する場合と比較して、MOSFETとして動作させられる部分の面積を増やすことができる。また、図27bに示すように、複数本並列的に並べたゲート電極8のうちの中央部などに、部分的に過剰キャリア注入抑制ゲートを構成するゲート電極8c、8e、8gを集中させ、それ以外の場所ではMOSFET駆動用ゲートを構成するゲート電極8d、8f、8hとするレイアウトにすることもできる。さらに、図27cに示すように、MOSFET駆動用ゲートを構成するゲート電極8d、8f、8hを複数本並列的に並べておき、中央部においてのみ、その間に部分的に過剰キャリア注入抑制ゲートを構成するゲート電極8c、8e、8gを備え、それ以外の場所ではMOSFET駆動用ゲートを構成するゲート電極8d、8f、8hのみとするレイアウトにすることもできる。同様に、第15実施形態で説明したシングルゲート構造とダブルゲート構造のゲート電極8を両方とも形成する場合においても、図27に示した構造を採用することができる。すなわち、図27a~cに示した過剰キャリア注入抑制ゲートを構成するゲート電極8c、8e、8gの位置をダブルゲート構造のゲート電極8とし、MOSFET駆動用ゲートを構成するゲート電極8d、8f、8hの位置をシングルゲート構造のゲート電極8とすることができる。なお、ここでは図27a~cに示すレイアウト例について説明したが、勿論、図27a~c以外のレイアウトとされても良い。また、上記した絶縁ゲート構造の半導体スイッチング素子として縦型や横型およびプレーナ型のMOSFETを適用した半導体装置について、スーパージャンクション構造を適用することもできる。図28は、第1実施形態で説明した縦型MOSFETを有する半導体装置について、縦型MOSFETにスーパージャンクション構造を適用したものである。具体的には、n型ドリフト層2内にトレンチを形成してp型層を埋め込むこと、もしくは、n型ドリフト層2の成長中にp型不純物を複数段階に分けてイオン注入することによって、n型カラム2aとp型層カラム2bとが交互に繰り返されたスーパージャンクション構造を備えてある。このように、スーパージャンクション構造とする場合についても、第1実施形態と同様のトレンチゲート構造とすることで、第1実施形態と同様の効果を得ることができる。なお、ここでは第1実施形態に対してスーパージャンクション構造を適用する場合について説明したが、勿論、他のMOSFETを適用した半導体装置についても、スーパージャンクション構造を適用することもできる。また、上記各実施形態では、絶縁ゲート構造の半導体スイッチング素子として縦型や横型およびプレーナ型のMOSFETやIGBTを例に挙げて説明したが、他の構造のMOSFETやIGBT、例えばコンケーブ型などのいずれの半導体スイッチング素子についても本発明を適用することができる。また、上記第11~第14実施形態では、MOSFETを例に挙げたが、同様の構造のIGBTを構成しても良い。すなわち、半導体基板1をn型不純物領域1aとp型不純物領域1bとによって構成したり、不純物領域57をn型の第1不純物領域57aとp型の第2不純物領域57bとによって構成すれば良い。さらに、上記各実施形態では、絶縁ゲート構造の半導体スイッチング素子とFWDとが1チップ化された構造について説明したが、これらが並列接続された構造の半導体装置であれば、絶縁ゲート構造の半導体スイッチング素子がFWDとが1チップ化されているものに限らず、別チップに形成されている半導体装置についても本発明を適用できる。なお、IGBTの場合、IGBTとFWDとを別チップで構成する場合、半導体基板1にはn型不純物領域1aを形成する必要が無く、不純物領域57にはn型の第1不純物領域57aを形成する必要が無くなる。図29は、トレンチ構造の縦型IGBTとFWDとを別チップで構成した場合の断面模式図である。また、図30は、トレンチ構造の縦型MOSFETとFWDとを別チップで構成した場合の断面図である。これらの図に示されるように、縦型IGBTや縦型MOSFETが形成されたチップでは、上記各実施形態と同様の構造によって縦型IGBTや縦型MOSFETが構成されている。すなわち、p型もしくはn型の半導体基板1の上にn型ドリフト層2とp型ベース領域3が形成され、p型ベース領域3の表層部にn型不純物領域4が形成されている。そして、トレンチ6内にゲート絶縁膜7を介してゲート電極8が形成され、さらにn型不純物領域4およびp型コンタクト領域5を介してp型ベース領域3に接続される第1電極9や半導体基板1に電気的に接続される第2電極10が形成されている。FWDが形成されたチップでは、第1導電型層を構成するn型カソード層60とこの上に形成された第2導電型層を構成するp型アノード層61とによってPN接合が構成されている。また、p型アノード層61に対してアノード電極を構成する第1電極62が電気的に接続されていると共に、n型カソード層60に対してカソード電極を構成する第2電極63が電気的に接続されている。さらに、p型アノード層61の表層部に、n型カソード層60よりも高不純物濃度とされた第1不純物領域を構成するn型不純物領域64が形成され、このn型不純物領域64からp型アノード領域61に達するトレンチ65が形成されている。そして、トレンチ65内にゲート絶縁膜66を介して第1ゲート電極を構成するゲート電極67が形成されている。このような構造により、別チップにFWDを形成することができる。そして、各チップの互いの第1電極9、62が電気的に接続されると共に、互いの第2電極10、63が電気的に接続されることで、別チップで構成された縦型IGBTや縦型MOSFETとFWDとが並列接続された半導体装置が構成されている。このように、縦型IGBTや縦型MOSFETとFWDとを別チップで構成することもできる。縦型IGBTとFWDとを別チップで構成する場合、縦型IGBTはリカバリしないため、FWDに過剰キャリア注入抑制ゲートが必要になる。したがって、FWDが形成されるチップに対して過剰キャリア注入抑制ゲートを構成するゲート電極67を形成することで、第1実施形態等と同様の効果を得ることが可能となる。また、縦型MOSFETとFWDとを形成する場合、これらを1チップ化した構造では、縦型MOSFETとFWDを別チップとした場合と比較して、どうしてもFWDの性能が劣ってしまう。このため、FWDを縦型MOSFETとは別チップで構成し、FWDを外付けするようにしても良い。なお、ここでは、トレンチ構造の縦型IGBTや縦型MOSFETに対してFWDを別チップで構成する場合について説明したが、トレンチ構造に限らずプレーナ型の縦型IGBTや縦型MOSFETに対してFWDを別チップで構成しても良い。また、縦型IGBTや縦型MOSFETに限らず、横型IGBTや横型MOSFETについても同様のことが言える。また、第3、第4実施形態で説明した図7、図9に示す半導体装置についても、縦型IGBTとFWDとを別チップで構成することができる。図31および図32は、第3、第4実施形態について、トレンチ構造の縦型MOSFETとFWDとを別チップで構成した場合の断面模式図である。図31に示す半導体装置では、縦型MOSFETが形成されたチップに関しては図30と同様の構造とされており、FWDが形成されたチップに関しては、図30とほぼ同様の構造とされているが、過剰キャリア注入抑制ゲートの構造が異なっている。すなわち、ゲート絶縁膜66は、n型カソード層60の上部よりも深く、かつ、n型カソード層60の上部よりも浅い位置を中間位置として、該中間位置よりも深い第1部分66aと浅い第2部分66bとにおいて厚さが異なっており、第1部分66aにおいて第2部分66bよりも厚さが厚くされている。このような構造とすることで、第3実施形態と同様の動作を行う半導体装置の縦型MOSFETとFWDとを別チップで構成することができる。また、図32に示す半導体装置も、縦型MOSFETが形成されたチップに関しては図30と同様の構造とされており、FWDが形成されたチップに関しては、図30とほぼ同様の構造とされているが、過剰キャリア注入抑制ゲートの周囲においてp型アノード層61の構造が異なっている。すなわち、トレンチ65の側面に位置するp型アノード層61の不純物濃度は、当該p型アノード層61の上部よりも深く、かつ、n型カソード層60の上部よりも浅い位置を中間位置として、該中間位置よりも浅い第1領域61aと深い第2領域61bとにおいて異なっており、第2領域61bにおいて第1領域61aよりも不純物濃度が濃くされている。このような構造とすることで、第4実施形態と同様の動作を行う半導体装置の縦型MOSFETとFWDとを別チップで構成することができる。