"第1チップと、第2チップと、上記第1チップと上記第2チップが並列に貼り合わされた支持基板と、を有し、上記支持基板には配線が形成され、上記第1チップと上記支持基板の配線間の電気的接続、および上記第2チップと上記支持基板の配線間の電気的接続は、貫通ビアを通して行われ、上記第1チップと上記第2チップ間の信号伝送路は、上記貫通ビアおよび上記支持基板に形成された配線を通して形成されている半導体装置。上記第1チップは、高耐圧トランジスタ系回路が搭載され、上記第2チップは、上記高耐圧トランジスタ系回路より低耐圧な低耐圧トランジスタ系回路が搭載される請求項1記載の半導体装置。上記第1チップは、アナログ系回路が搭載され、上記第2チップは、デジタル系回路が搭載される請求項1または2記載の半導体装置。上記電気的接続は、支持基板ウェハーに上記第1チップおよび第2チップの個辺チップを実装し、再組立てして構築されたウェハーに応じたウェハープロセスにより行われている請求項1から3のいずれか一に記載の半導体装置。ボンディングパッドは、上記第1チップおよび第2チップの各々に形成された電極により形成されている請求項1から4のいずれか一に記載の半導体装置。上記第1チップおよび上記第2チップは、複数のチップにより形成されたチップクラスタとして上記支持基板にそのまま実装されている請求項1から5のいずれか一に記載の半導体装置。チップスケールパッケージCSPとして形成されており、上記第1チップおよび上記第2パッドは、各々の個辺のパッド電極と、上記支持基板の配線が、貫通ビアを経由して接続されている請求項1から6のいずれか一に記載の半導体装置。上記支持基板上の配線とCSPの裏面配線間がビアを介して接続されている請求項7記載の半導体装置。上記支持基板上の配線がCSP裏面配線の一部の代替として形成されている請求項8記載の半導体装置。光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、上記コンパレータの出力により動作が制御され、対応する上記コンパレータの比較時間をカウントする複数のカウンタと、第1チップと、第2チップと、上記第1チップと上記第2チップが並列に貼り合わされた支持基板と、を有し、上記第1チップは、少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、上記第2チップは、少なくとも上記画素信号読み出し回路のカウンタが搭載され、上記支持基板には配線が形成され、上記第1チップと上記支持基板の配線間の電気的接続、および上記第2チップと上記支持基板の配線間の電気的接続は、貫通ビアを通して行われ、上記第1チップと上記第2チップ間の信号伝送路は、上記貫通ビアおよび上記支持基板に形成された配線を通して形成されている固体撮像装置。上記第1チップは、高耐圧トランジスタ系回路が搭載され、上記第2チップは、上記高耐圧トランジスタ系回路より低耐圧な低耐圧トランジスタ系回路が搭載される請求項10記載の固体撮像装置。上記第1チップは、アナログ系回路が搭載され、上記第2チップは、デジタル系回路が搭載される請求項10または11記載の固体撮像装置。上記電気的接続は、支持基板ウェハーに上記第1チップおよび第2チップの個辺チップを実装し、再組立てして構築されたウェハーに応じたウェハープロセスにより行われている請求項10から12のいずれか一に記載の固体撮像装置。ボンディングパッドは、上記第1チップおよび第2チップの各々に形成された電極により形成されている請求項10から13のいずれか一に記載の固体撮像装置。上記第1チップおよび上記第2チップは、複数のチップにより形成されたチップクラスタとして上記支持基板にそのまま実装されている請求項10から14のいずれか一に記載の固体撮像装置。チップスケールパッケージCSPとして形成されており、上記第1チップおよび上記第2パッドは、各々の個辺のパッド電極と、上記支持基板の配線が、貫通ビアを経由して接続されている請求項10から15のいずれか一に記載の固体撮像装置。上記支持基板上の配線とCSPの裏面配線間がビアを介して接続されている請求項16記載の固体撮像装置。上記支持基板上の配線がCSP裏面配線の一部の代替として形成されている請求項17記載の固体撮像装置。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、上記コンパレータの出力により動作が制御され、対応する上記コンパレータの比較時間をカウントする複数のカウンタと、第1チップと、第2チップと、上記第1チップと上記第2チップが並列に貼り合わされた支持基板と、を有し、上記第1チップは、少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、上記第2チップは、少なくとも上記画素信号読み出し回路のカウンタが搭載され、上記支持基板には配線が形成され、上記第1チップと上記支持基板の配線間の電気的接続、および上記第2チップと上記支持基板の配線間の電気的接続は、貫通ビアを通して行われ、上記第1チップと上記第2チップ間の信号伝送路は、上記貫通ビアおよび上記支持基板に形成された配線を通して形成されているカメラシステム。ところが、2つのチップ間接続において、その構造上、配置ピッチは小さく、また、歩留まり低下を招くおそれがある。また、論理チップからCISチップへの電源やリファレンス信号などDC成分の供給において、1/fノイズ等の影響を受けやすい。そのため、上論理チップ間の通信に特別な回路を必要とし、結果的にコスト増大を招くという不利益がある。本発明は、両チップ間の接続部によるノイズの影響を低減でき、通信に特別な回路を必要とせず、結果的にコスト削減を図ることができ、しかも両チップ間の接続部における配置密度の向上を図れ、寄生抵抗や容量の増加を抑止することが可能な半導体装置、固体撮像装置、およびカメラシステムを提供することにある。本発明の第1の観点の半導体装置は、第1チップと、第2チップと、上記第1チップと上記第2チップが並列に貼り合わされた支持基板と、を有し、上記支持基板には配線が形成され、上記第1チップと上記支持基板の配線間の電気的接続、および上記第2チップと上記支持基板の配線間の電気的接続は、貫通ビアを通して行われ、上記第1チップと上記第2チップ間の信号伝送路は、上記貫通ビアおよび上記支持基板に形成された配線を通して形成されている。本発明の第2の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、上記コンパレータの出力により動作が制御され、対応する上記コンパレータの比較時間をカウントする複数のカウンタと、第1チップと、第2チップと、上記第1チップと上記第2チップが並列に貼り合わされた支持基板と、を有し、上記第1チップは、少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、上記第2チップは、少なくとも上記画素信号読み出し回路のカウンタが搭載され、上記支持基板には配線が形成され、上記第1チップと上記支持基板の配線間の電気的接続、および上記第2チップと上記支持基板の配線間の電気的接続は、貫通ビアを通して行われ、上記第1チップと上記第2チップ間の信号伝送路は、上記貫通ビアおよび上記支持基板に形成された配線を通して形成されている。本発明の第3の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、上記コンパレータの出力により動作が制御され、対応する上記コンパレータの比較時間をカウントする複数のカウンタと、第1チップと、第2チップと、上記第1チップと上記第2チップが並列に貼り合わされた支持基板と、を有し、上記第1チップは、少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、上記第2チップは、少なくとも上記画素信号読み出し回路のカウンタが搭載され、上記支持基板には配線が形成され、上記第1チップと上記支持基板の配線間の電気的接続、および上記第2チップと上記支持基板の配線間の電気的接続は、貫通ビアを通して行われ、上記第1チップと上記第2チップ間の信号伝送路は、上記貫通ビアおよび上記支持基板に形成された配線を通して形成されている。本発明によれば、両チップ間の接続部によるノイズの影響を低減でき、通信に特別な回路を必要とせず、結果的にコスト削減を図ることができる。しかも、本実施形態によれば、両チップ間の接続部における配置密度の向上を図れ、寄生抵抗や容量の増加を抑止することができる。以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.固体撮像装置の概要2.プロセスフロー3.回路構成および配置4.パッド構造5.チップスケールパッケージCSP6.個辺チップの貼り合わせ<1.固体撮像装置の概要>図1は、本発明の実施形態に係る半導体装置としての固体撮像装置の構成例を示す図である。本実施形態においては、半導体装置の一例としてCMOSイメージセンサの構成について説明する。固体撮像装置10は、図1に示すように、第1チップ11と第2チップ12が、たとえば支持基板インターポーザー13上に並列に配置されている。この固体撮像装置10は、後で述べるように、CMOSイメージセンサCIS:CMOSImageSensorに用いられる支持基板13に配線層を施し、支持基板上に貼り合わせた第1チップCISチップおよび論理チップ間の電気的接続を行うことを特徴としている。本実施形態において、第1チップ11はCMOSイメージセンサCISチップ、第2チップ12は第1チップの制御回路および画像処理回路を含む論理ロジックチップで構成される。第1チップCISチップ11と、第2チップ論理チップ12は、それぞれの回路面が支持基板インターポーザー13と接触するように、裏返して支持基板13上に配置される。そして、第1チップ11および第2チップ12のそれぞれのチップの信号は貫通ビアVIA14、支持基板13上に形成された配線15により接続されている。第1チップCISチップ11は高耐圧トランジスタで構成され、画素特性を含め、アナログ特性とノイズ特性が十分に管理されたプロセスを用いており、ノイズ量は十分に低い。ここで、高耐圧トランジスタとは、ゲート絶縁膜であるゲート酸化膜の厚さが、通常のMOS系トランジスタにより厚く設定されており、高い電圧において問題なく動作可能なトランジスタである。また、配線層15は搭載する回路に必要な最小限の配線層数で構成され、その数は、一般的にCISロジックLogic混載回路よりも少ない。本実施形態の第1チップCISチップ11には、後で詳述するように、画素アレイ101、高耐圧Trで構成される垂直駆動回路としての垂直デコーダ102、ドライバ103、アナログ回路が搭載される。特に、1/fノイズが特性に影響を及ぼす回路画素トランジスタ、コンパレータ1041、DAC回路などを第1チップCISチップ11に搭載することが、本実施形態の特徴となる。一方、第1チップCISチップ11に搭載された回路以外の回路については第2チップ論理チップ12に搭載される。低電圧高速ロジックプロセスで構成可能な回路およびIO回路などがこれにあたる。第2チップ論理チップ12は論理回路やメモリ回路用の低電圧高速トランジスタLVTrと、入出力回路用の高耐圧トランジスタHVTrが用いられている。低電圧高速トランジスタTrとはゲート絶縁膜の膜厚を通常のMOS系トランジスタと同じあるいはそれ以下に設定して低電圧でも高速に動作するように形成されるトランジスタをいう。FABの変更や展開を考慮して、一般的なASIC設計フローを用いて設計可能な回路構成とすることが望ましく、同一のCISチップに対して、機能や特性、プロセスの異なる論理チップを組み合わせて製品展開を図ることが容易になる。一般的にLogicプロセスの各種ノイズ、RTS、熱、たとえば1/fノイズ量は、ノイズ量を管理されたアナログプロセスより大きい。ノイズ等の問題を解決しようとすれば、Logicプロセスのコスト上昇を招くだけでなく、Logic回路特性やその信頼性が劣化する可能性がある。このため、LogicFABの変更や展開を考慮すると、アナログ回路、特に1/fノイズが特性に影響する回路は第2チップ論理チップ12を避けて、第1チップCISチップ11に搭載する。なお、低コストのLogicを使うと1/fノイズは管理されていない、逆に管理されているプロセスは高コストになる。支持基板13は、一般的なCIS図示しないに用いられる基板で、シリコン結晶基板やSOI基板が用いられる。本実施形態では、シリコンまたはSOI基板上に単層もしくは複数層の配線層15を形成し、インターポーザーとして、主に第1チップCISチップ11と第2チップ論理チップ12間の信号および電源の接続に用いる。また、配線の他に、抵抗や容量など受動素子や、トランジスタなどの能動素子を備えることも可能である。<2.プロセスフロー>図2のA~Dは、本実施形態に係る固体撮像装置のプロセスフローを示す図である。以下はプロセスフローの概略である。図2のAに示すように、単層もしくは複数層の配線層による配線15が形成された支持基板ウェハー20上に、個辺に切り出された、第1チップCISチップ11および第2チップ論理チップ12を、回路面を下向きに裏返して貼り合わせる。支持基板ウェハー301の全面に個辺チップCISとLogic11、12をタイル状に貼り合わせる。そしてその後、図2のBに示すように、レジン16を塗布し、チップ間の隙間を埋める。次に、個辺チップの裏面側を研磨する。次いで、図2のCに示すように、固体撮像装置10に必要な所定の薄さまで研磨し、個辺の第1チップCISチップ11の厚さを制御する。この際、同時に第2チップ論理チップ12も研磨される。この時点で、それぞれの個辺チップ122、123は、支持基板ウェハー301上にタイル状に凹凸なく実装されており、この後のプロセスでは、再構築ウェハーとして、通常のウェハープロセスと同様の加工が可能となる。図2のDに示すように、個辺チップ11、12の裏面側から、ウェハープロセスで貫通VIA14を形成し、個辺チップの配線信号、電源と、支持基板上の配線15を接続する。図示しないが、カラーフィルタ、オンチップレンズ等を形成した後に、ウェハーからチップを切り出して、図1の固体撮像装置10が完成する。<3.回路構成および配置>次に、本実施形態に係る回路配置、すなわち、第1チップCISチップ11および第2チップ論理チップ12それぞれに搭載する回路の分類切り分けについて、図3に関連付けて説明する。図3は、本実施形態に係る固体撮像装置の構成例を示すブロック図である。図3の固体撮像装置10Aは光電変換素子を含む単位画素図示しないが行列状マトリックス状に多数2次元配置された画素アレイ部101を有する。固体撮像装置10Aは、垂直駆動回路行走査回路102、垂直デコーダ103、カラム処理部104、参照信号供給部105を有する、水平走査回路列走査回路106、タイミング制御回路107、および画像信号処理部108を含んで構成される。固体撮像装置10Aは、さらにI/F系回路109を有する。カラム処理部104は、コンパレータ1041およびカウンタ回路1042を含む。この固体撮像装置10Aにおいて、タイミング制御回路107は、マスタークロックに基づいて、垂直駆動回路102、カラム処理部104、参照信号供給部105、および水平走査回路106などの動作の基準となるクロック信号や制御信号などを生成する。また、画素アレイ部101の各単位画素を駆動制御する周辺の駆動系や、アナログ系、すなわち垂直駆動回路102、カラム処理部104のうちコンパレータ1041および参照信号供給部105などは画素アレイ部101と同一の第1チップ11上に集積される。一方、タイミング制御回路107や画像信号処理部108、およびカラム処理部104のうち、カウンタ回路1042や水平走査回路106は上記とは別の第2チップ論理チップ12上に集積される。図3において、図中の破線に囲まれた部分が第1チップCISチップ11、それ以外が第2チップ論理チップ12に配置される。単位画素としては、ここでは図示を省略するが、光電変換素子たとえばフォトダイオードを有する。単位画素は、光電変換素子に加えて、たとえば光電変換素子で光電変換して得られる電荷をFDフローティングディフュージョン部に転送する転送トランジスタを有する。単位画素は、転送トランジスタに加えてFD部の電位を制御するリセットトランジスタと、FD部の電位に応じた信号を出力する増幅トランジスタとを有する3トランジスタ構成のものを適用可能である。あるいは、単位画素は、さらに画素選択を行うための選択トランジスタを別に有する4トランジスタ構成のものなどを用いることができる。画素アレイ部101には、単位画素がm列n行分だけ2次元配置され、このm行n列の画素配置に対して行毎に行制御線が配線され、列毎に列信号線が配線されている。行制御線の各一端は、垂直駆動回路102の各行に対応した各出力端に接続されている。垂直駆動回路102は、シフトレジスタなどによって構成され、行制御線を介して画素アレイ部101の行アドレスや行走査の制御を行う。カラム処理部104は、たとえば画素アレイ部101の画素列毎、すなわち垂直信号線LSGN毎に設けられたADCAnalogdigitalconverterを有し、画素アレイ部101の各単位画素から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。参照信号供給部105は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプRAMP波形の参照電圧Vrefを生成する手段として、たとえばDACデジタル-アナログ変換器を有している。なお、ランプ波形の参照電圧Vrefを生成する手段としては、DACに限られるものではない。DACは、タイミング制御回路107から与えられる制御信号による制御の下に、タイミング制御回路107から与えられるクロックに基づいてランプ波形の参照電圧Vrefを生成してカラム処理部104のADCに対して供給する。なお、ADCの各々は、単位画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、高速フレームレートモードとの各動作モードに対応したAD変換動作を選択的に行い得る構成を有する。高速フレームレートモードとは、通常フレームレートモード時に比べて、単位画素の露光時間を1/Nに設定してフレームレートをN倍、たとえば2倍に上げる動作モードである。この動作モードの切り替えは、タイミング制御回路107から与えられる制御信号による制御によって実行される。また、タイミング制御回路107に対しては、外部のシステムコントローラ図示せずから、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。ADCは全て同じ構成となっており、コンパレータ1041、カウンタ回路1042である、たとえばアップ/ダウンカウンタ、転送スイッチおよびメモリ装置を有する。コンパレータ1041は、画素アレイ部101のn列目の各単位画素から出力される信号に応じた垂直信号線の信号電圧と、参照信号供給部105から供給されるランプ波形の参照電圧Vrefとを比較する。コンパレータ1041は、たとえば参照電圧Vrefが信号電圧よりも大なるときに出力VcoがHレベルになり、参照電圧Vrefが信号電圧Vx以下のときに出力VcoがLレベルになる。アップ/ダウンカウンタであるカウンタ回路1042は、非同期カウンタであり、タイミング制御回路107から与えられる制御信号による制御の下に、タイミング制御回路からクロックがDACと同時並列的に与えられる。カウンタ回路1042は、このクロックに同期してダウンDOWNカウントまたはアップUPカウントを行うことにより、コンパレータ1041での比較動作の開始から比較動作の終了までの比較期間を計測する。このようにして、画素アレイ部101の各単位画素から列信号線を経由して列毎に供給されるアナログ信号が、コンパレータ1041およびアップ/ダウンカウンタ回路1042の各動作により、Nビットのデジタル信号に変換されてメモリ装置に格納される。水平走査回路106は、シフトレジスタなどによって構成され、カラム処理部104におけるADCの列アドレスや列走査の制御を行う。この水平走査回路106による制御の下に、ADCの各々でAD変換されたNビットのデジタル信号は順に水平信号線LHRに読み出され、この水平信号線LHRを経由して撮像データとして画像信号処理部108に出力される。画像信号処理部108は、撮像データに対して各種の信号処理を施す回路で、画像信号処理回路ISP1081、マイクロプロセッサ1082、およびメモリ回路1083などを含んで構成される。本実施形態においては、第1チップCISチップ11に搭載されたコンパレータ1041で各単位画素から出力される信号に応じた垂直信号線LSGNの信号電圧と、参照信号供給部105から供給されるランプ波形の参照電圧Vrefが比較される。そして、その比較結果を、第2チップ論理チップ12に搭載された、カウンタ回路1042により比較動作の開始から比較動作の終了までの比較期間を計測する。ここで、上下のチップにそれぞれ搭載されたコンパレータ1041とカウンタ回路1042間に貫通VIAおよび支持基板13上の配線15が挿入され、これを通して信号転送が行われる、映像信号パスをこの部分で分離することが本実施形態の特徴の一つである。第1チップCISチップ11に搭載されるコンパレータ1041は高耐圧トランジスタHVTrのみで構成される。コンパレータ1041は、画素アレイ部101および参照信号供給部105と同一チップCISチップ11に搭載され、アナログ特性およびノイズ特性特に1fノイズを十分な特性が得られるようにプロセスが管理される。第2チップ論理チップ12に搭載するカウンタ回路1042は、低耐圧トランジスタLVTrのみで構成され、先端のLogicプロセスを用いた、高速動作設計が行われる。貫通ビアはその構造上、隣接信号からのクロストークノイズを受けやすく、特に配線ピッチの狭いADC部の映像信号を接続する場合は、できるだけノイズに強いCMOSデジタル信号を用いる必要がある。コンパレータ1041の出力は、たとえば参照電圧Vrefが信号電圧よりも大なるときに出力VcoがHレベルになり、参照電圧Vrefが信号電圧Vx以下のときに出力VcoがLレベルになるいわゆる時間軸にデータを持つCMOS論理信号である。このCMOS論理信号は、ノイズ耐性が比較的高い。<4.パッド構造>図4は、本実施形態に係る第1のパッド構造について説明するための図である。パッドは、チップの切り出し加工前に、支持基板13のウェハー20上の第1チップCISチップ11および第2チップ論理チップ12の、それぞれの裏面側からウェハープロセスで開口部201,202が形成される。そして、パッドは、それぞれのチップのAlにより形成される最上位配線層Al203、204により形成される。また、第1チップCISチップ11の光入射側にはカラーフィルタ、オンチップレンズ205が配置される。図5は、本実施形態に係る第2のパッド構造について説明するための図である。図5の例では、それぞれの個辺チップ11、12の裏面に、金属配線加工を施し、パッド211、212を形成する。この場合、図4の例に比べてプロセス工程が増加するが、個辺チップ11,12のパッド下部領域213、214を、回路配置や配線領域として活用することが可能となる。その結果、同一機能のチップで比較すると、図4のパッド構成に比べチップサイズの削減が可能となる。<5.チップスケールパッケージCSP>次に、CSPについて説明する。図6は、CSPチップスケールパッケージの第1の構成例を示す図である。図7は、CSPチップスケールパッケージの第2の構成例を示す図である。図8は、CSPチップスケールパッケージの第3の構成例を示す図である。それぞれの個辺のPAD電極端子203、204、支持基板インターポーザー13上の金属配線15を貫通VIA14を経由して接続する。支持基板インターポーザー13上の金属配線15とCSPの裏面配線241間をTSV242で接続する。パッド構造は、図4および図5の構成のどちらでも適用可能である。また、カバーガラス221を接着剤243で接着し、CIS受光面のカラーフィルタおよびオンチップレンズ205を保護する。カバーガラス221は、ウェハー状態で接着した後にダイシングして切り出しても、チップ個辺に切り出した後にチップごとに接着しても良い。図6において、231は第1チップCISチップ11の回路領域を、232は第2チップ論理チップ12の回路領域を、233は第1チップ11の周辺回路領域を示している。パッド開口部201、202はプローブ試験時カバーガラス接着前に使用するが、図7に示すように、プローブ試験を金属ボール243もしくはRDL配線241の電極を用いて行うことを前提に、プローブパッド開口部201、202を省いても構わない。この場合、更なるチップサイズの縮小が可能となる。本実施形態の特徴は、パッドPAD電極端子203、204とCSPの裏面配線241の接続に支持基板インターポーザー13上の配線15を経由する。このことにより、図6および図7に示すように、TSV242は、それぞれの個辺チップのフロアプランに因らず、任意の位置に配置することが可能となる。これにより、CSP1、SCP2のボール配置と個辺チップ11,12の回路配置の関係の不整合を軽減することが可能で、より自由なボール配置、もしくは個辺チップのフロアプランが可能となる。もしくは、図8に示すように、RDL配線241を省略することも可能である。<6.個辺チップの貼り合わせ>図9は、第1チップCISチップおよび第2チップ論理チップの支持基板ウェハーへの貼り合わせの第1の例を説明するための図である。図10は、第1チップCISチップおよび第2チップ論理チップの支持基板ウェハーへの貼り合わせの第2の例を説明するための図である。個辺チップを支持基板ウェハー20に貼り合わせる際、基本的には図9に示すように、CISチップ11と論理チップ12を交互に配置し、それぞれ1チップずつのペアで切り出す。しかし、特にチップサイズが小さい場合などは、ウェハーあたりのチップ取得数が増大し、1チップずつでの貼り合わせは、実装コストが増加する。そのため、たとえば図10に示すように、チップの配置を変更し、複数個のチップの塊チップクラスタ41、42で貼り合わせすることで、実装コストを削減することが可能である。この場合、貼り合わせ前のチップ選別テストは行わない。チップの配置や、クラスタ内のチップ数は図9の例の限りではない。以上説明したように、本実施形態の半導体装置の一例である固体撮像装置10は、以下の特徴を有する。本実施形態においては、CISに用いられる支持基板13に配線層を施し、支持基板13上に貼り合わせた第1チップCISチップ11および第2チップ論理チップ12間の電気的接続を行う。支持基板インターポーザー13は、AlCu等の配線層を備え、第1チップCISチップ11と第2チップ論理チップ12間の電気的接続を行う。第1チップCISチップ11の配線と支持基板13の配線間の電気的接続、および第2チップ論理チップ12の配線と支持基板13の配線間の接続はそれぞれ貫通VIA14により行う。貫通VIA14はウェハープロセスで加工されるため、十分に微細なパターニングが可能である。貫通VIA14の穴径は、第1チップCISチップ11および第2チップ論理チップ12のチップ厚により影響されるため、CISチップおよび論理チップのチップ厚は薄いほうが貫通VIA14の微細加工には有利である。また、支持基板13には配線の他に、抵抗や容量など受動素子や、トランジスタなどの能動素子を搭載することも可能である。CIS、たとえば裏面照射型で用いられている支持基板13を活用してインターポーザーを形成することで、低コストでの製造が可能となる。支持基板13は、第1チップCISチップ11や第2チップ論理チップ12と熱膨張係数が等しい、もしくは同等の材質、たとえばシリコン単結晶基板などを用いる。本実施形態と同一の機能を持ったSOC型のCISと比較した場合、本実施形態の2つの個辺チップの回路構成回路の切り口を最適に分割する。これにより、本実施形態の第1チップCISチップ11のトランジスタTrは高耐圧Trのみで構成することができる。また、配線層数を画素アレイおよびその周辺回路の構成に必要な最低限の配線層数とし、製造コストの低減が可能になる。ちなみに、一般的なCISプロセスは、制御回路や画像処理回路など高速論理回路の為に低耐圧LVの高速Trも高耐圧Trと共に必要であり、さらに高速論理回路のために、画素アレイおよび周辺回路に最低必要な配線層数より多い配線層数が必要である。本実施形態では、論理チップはFABの変更や展開が容易な汎用LOGICプロセスを用いる。一般的なLogic回路メモリ回路やインターフェース回路を含むを第2チップ論理チップ12上に搭載し、アナログ特性やノイズ特性が重要な回路については、論理チップには搭載せずに、第1チップCISチップ11に搭載する。第2チップ論理チップ12はプロセス世代の進化を積極的に活用し、最先端のプロセスを用いることで、低消費電力化、高速化などの特性向上を図ることができる。結果として、第1チップCISチップ11と第2チップ論理チップ12のプロセス世代は異なる場合が多い。支持基板インターポーザーウェハー20に個辺チップを実装し、再組み立てウェハーを構築した後に、ウェハープロセスを用いた貫通VIA等による電気的接続を行うことにより、バンプBump接続などと比較して端子の配置密度を向上できる。なお、本実施形態では、電気的接続は貫通VIAに限定しない、ウェハープロセスを用いることが特徴であり、バンプ接続などの組立てプロセスに比べて、微細加工を安価で実現できる。特にチップサイズが小さく、ウェハーあたりのチップ取得数が多い場合に有効である。また、配置密度を向上することにより、第1チップCISチップ11と第2チップ論理チップ12のそれぞれに搭載すべき最適な回路分割が可能となり、固体撮像装置の特性向上と製造コストの削減が可能となる。第1チップCISチップ11および第2チップ論理チップ12、それぞれに最適プロセスを用いることで、特性を最大限に活用できる。余剰プロセス、たとえば第1チップCISチップ11における高速論理プロセス、または、第2チップ論理チップ12における画素プロセスを省き、工程での熱履歴の改善によるトランジスタの特性改善および画素特性の向上を図ることができる。また、欠陥発生確率の減少による歩留まり改善が可能となる。異なるサイズおよび特性の第1チップCISチップ、および異なる機能の第2チップ論理チップ12を組み合わせることが可能となり、多様な商品展開が可能となる。ボンディングPADを形成する際には、それぞれの個辺チップに形成された金属電極を用いる。個辺チップ貼り合わせの際、実装コスト低減のために、複数のチップチップクラスタを切断せずに切り出し、そのまま実装することが可能である。本実施形態では、チップスケールパッケージに加工する場合には、それぞれの個辺のPAD電極端子と、支持基板インターポーザー上の金属配線を、貫通VIAを経由して接続する。そして、支持基板インターポーザー上の金属配線とCSPの裏面配線間をTSVで接続する。PAD電極端子とCSPの裏面配線の接続に支持基板インターポーザー上の配線を経由することで、TSVは、それぞれの個辺チップのフロアプランに因らず、任意の位置に配置することが可能となる。また、支持基板インターポーザー上の配線をCSP裏面のRDL配線の一部の代替として利用することも可能で、たとえば、チップの電源端子間を接続することで、電源端子を統合することが容易となり、CSPのボール数を削減することが可能となる。さらには、RDL配線を省略し、支持基板インターポーザー上の配線だけで、CSPを実現することが可能である。また、個辺チップを支持基板ウェハーに貼り合わせる際、基本的には、第1チップCISチップ11と第2チップ論理チップ12を交互に配置し、それぞれ1チップずつのペアで切り出すことができる。なお、特にチップサイズが小さい場合などは、ウェハーあたりのチップ取得数が増大し、1チップずつでの貼り合わせは、実装コストが増加する。そのため、たとえばチップの配置を変更し、複数個のチップの塊チップクラスタで貼り合わせすることで、実装コストを削減できる。さらに、本実施形態によれば、以下の効果を得ることができる。画像データの信号授受を行う端縁部における信号はコンパレータの出力信号とすることで、VIA接続部におけるノイズの問題を低減することができ、論理チップ間の回路配置にもっとも適した回路構成を可能とする。アナログ特性とノイズ特性特に1/fノイズに着目し、ノイズが特性に影響を及ぼす回路を第1チップCISチップに配置することにより、CISチップはノイズ耐性に優れた特性を実現することができる。アナログ特性とノイズ特性特に1/fノイズに着目し、ノイズが特性に影響を及ぼす回路をCISチップに配置することにより、論理チップは汎用のASICLogicプロセスを使用することが可能となる。また、論理チップについては、ウェハーFABの変更や、他FABへの展開が容易に可能となる。CISチップに最小限の配線層を用いてコスト削減を図ると共に、それに伴うCISチップでのIRドロップDropなどの問題を、支持基板インターポーザー上の配線で補強することにより解決できる。最適なプロセスとは、CISチップは高電圧トランジスタHVTrだけで構成される、必要最小限の配線層数を備えた回路であり、論理チップは汎用のASICプロセスである。同一のCISチップを用いて、論理チップを変更することで、多様な製品展開が可能となる。CISで使用されている支持基板を活用してインターポーザーを形成することにより、複合チップ化のコスト増加を最小限に抑えると共に、それぞれの個辺チップのプロセス最適化により、更なるコスト削減が可能となる。支持基板インターポーザーに、配線に加えて、抵抗、容量などの受動部品や、トランジスタなどの能動部品を形成することにより、本固体撮像装置を実装するシステムでの、部品点数の削減や小型化ができる。CSPを構成する際に、TSVの位置に制限がなく、CSPのボール配置と個辺チップの回路配置の関係の不整合を軽減することが可能で、本固体撮像素装置を実装するシステムの基板に対して、フレキシブルなボール配置の対応が可能となる。なお、本実施形態においては、半導体装置の一例としてCMOSイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型CMOSイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、前面照射型であっても十分に上記各効果を発現することが可能である。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。なお、図3の構成では、デジタル系回路である垂直デコーダ103を第1チップ11に配置した。ただし、本発明は、図11に示すように、この垂直デコーダ103を第2チップ12B側に搭載し、アナログ系回路とデジタル系回路を異なるチップに振り分けて構成することも可能である。さらに、上記実施形態では、一例として列並列型ADCとして、カラム処理部104としてコンパレータ回路1041およびカウンタ回路1042を有する固体撮像装置として説明したが、本発明は、カラムCDS、カラムQV等の方式も採用可能である。この場合、図3および図11に対応して、図12および図13に示すように、カラム処理部104Aが、カラム回路1041AとADC1042Aを有するように構成することも可能である。この例では、カラム回路1041Aが第1チップ11側に配置し、ADC1042Aが第2チップ12側に配置される。図14は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム300は、図14に示すように、本実施形態に係るCMOSイメージセンサ固体撮像装置10,10A~10Iが適用可能な撮像デバイス310を有する。さらに、カメラシステム300は、この撮像デバイス310の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ220を有する。カメラシステム300は、撮像デバイス310を駆動する駆動回路330と、撮像デバイス310の出力信号を処理する信号処理回路340と、を有する。駆動回路330は、撮像デバイス310内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス310を駆動する。また、信号処理回路340は、撮像デバイス310の出力信号に対して所定の信号処理を施す。信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス310として、先述した撮像素子10,10A~10Iを搭載することで、高精度なカメラが実現できる。"