"装置であって、該装置は、集積回路1であって、該集積回路は、該集積回路の表面上に配置される第1のパッド2004と、該集積回路の表面上に配置される第2のパッド2005と、該集積回路の表面上に配置される第3のパッド2006と、該集積回路内に配置される保護回路1921であって、該保護回路は、該集積回路の該第1のパッドと第1のノードとの間に電気的に結合される第1の保護サブ回路2001と、該第2のパッドと該第1のノードとの間に電気的に結合される第2の保護サブ回路2002と、該第1のノードと該第3のパッドとの間に電気的に結合される第3の保護サブ回路2003とを含む、保護回路とを含む、集積回路を含み、該第1のノードは、該第1のパッド、該第2のパッド、または該第3のパッドと直接的には関連付けられず、該第1および第3の保護サブ回路は、過渡電気事象14、16が該第1のパッドと該第3のパッドとの間で受けられると、該第1のパッドと該第3のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、該第2および第3の保護サブ回路は、過渡電気事象が該第2のパッドと該第3のパッドとの間で受けられると、該第2のパッドと該第3のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、該第1および第2の保護サブ回路は、過渡電気事象が該第1のパッドと該第2のパッドとの間で受けられると、該第1のパッドと該第2のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される、装置。前記第1、第2、および第3の保護サブ回路は、各々、少なくとも1つの保護回路ビルディングブロック2010、2011、2012を含み、保護サブ回路毎の該保護回路ビルディングブロックの数の選択は、前記第1のパッドと関連付けられた前記保護回路の保持電圧またはトリガ電圧のうちの少なくとも1つ、および前記第2のパッドと関連付けられた該保護回路の保持電圧またはトリガ電圧のうちの少なくとも1つを決定する、請求項1に記載の装置。前記第1および第2の保護サブ回路の各々は、第1のタイプの1つ以上の保護回路ビルディングブロックを含み、前記第3の保護サブ回路は、該第1のタイプと異なる第2のタイプの1つ以上の保護回路ビルディングブロックを含む、請求項2に記載の装置。前記第3の保護サブ回路は、カスケード式に配列された複数の保護回路ビルディングブロックを含む、請求項2に記載の装置。前記第3の保護サブ回路のビルディングブロックのカスケードと並列に電気的に接続される1つ以上の付加的ビルディングブロック2300をさらに含み、該1つ以上の付加的ビルディングブロックは、第1の極性の前記第1および第2のパッドにおいて受けられた過渡電気事象に対する保護応答を提供するように構成され、該第3の保護サブ回路のビルディングブロックの該カスケードは、該第1の極性と反対の第2の極性の該第1および第2のパッドにおいて受けられた過渡電気事象に対する保護応答を提供するように構成される、請求項4に記載の装置。ビルディングブロックのカスケードは、第1のビルディングブロック2553および第2のビルディングブロック2554を含み、該第1のビルディングブロックは、前記第1のノードに電気的に接続される第1の端部と、第2のノードに電気的に接続される第2の端部とを含み、該第2のビルディングブロックは、該第2のノードに電気的に接続される第1の端部と、前記第3のパッドに電気的に接続される第2の端部とを含み、前記集積回路は、第4のパッド2503および第3のビルディングブロック2556をさらに含み、該第3のビルディングブロックは、第4のパッドに電気的に接続される第1の端部と、該第2のノードに電気的に接続される第2の端部とを含む、請求項2に記載の装置。前記保護回路ビルディングブロックのうちの少なくとも1つは、制御ブロック2061、2062、2063から制御信号を受信するように構成され、該保護回路ビルディングブロックのうちの少なくとも1つは、該制御信号に少なくとも部分的に基づく2つ以上のトリガ電圧の間で選択するように構成される、請求項2に記載の装置。前記第1および第2のパッドは、センサインターフェース1903に電気的に接続される、請求項2に記載の装置。過渡電気事象が、前記第1のパッドと前記第2のパッドとの間で受けられる場合、第1の低インピーダンス経路が、前記第1の保護サブ回路を通して、該第1のパッドと前記第3のパッドとの間に提供され、第2の低インピーダンス経路が、前記第2の保護サブ回路を通して、該第3のパッドと該第2のパッドとの間に提供される、請求項2に記載の装置。前記第1の保護サブ回路は、第1のシリコン制御整流器SCR素子2603および第2のSCR素子2604を含み、該第1のSCR素子は、前記第1のパッドに電気的に接続されるアノードと、前記第1のノードに電気的に接続されるカソードとを含み、該第2のSCR素子は、前記第3のパッドに電気的に接続されるアノードと、該第1のパッドに電気的に接続されるカソードとを含み、前記第2の保護サブ回路は、第3のSCR素子2603および第4のSCR素子2604を含み、該第3のSCR素子は、前記第2のパッドに電気的に接続されるアノードと、該第1のノードに電気的に接続されるカソードとを含み、該第4のSCR素子は、該第3のパッドに電気的に接続されるアノードと、該第2のパッドに電気的に接続されるカソードとを含む、請求項2に記載の装置。過渡電気事象が、前記第1のパッドと前記第2のパッドとの間で受けられる場合、低インピーダンス経路が、前記第1および第2の保護サブ回路を通して、該第1のパッドと該第2のパッドとの間に直接的に提供される、請求項2に記載の装置。前記第1の保護サブ回路は、第1のゲート型NPNバイポーラトランジスタ2106を含み、前記第2の保護サブ回路は、第2のゲート型NPNバイポーラトランジスタ2106を含み、前記第3の保護サブ回路は、第3のゲート型NPNバイポーラトランジスタ2106および第4のゲート型NPNバイポーラトランジスタ2106を含み、各ゲート型NPNバイポーラトランジスタは、ベース、エミッタ、コレクタ、およびゲートを含み、該第1のゲート型NPNバイポーラトランジスタのコレクタは、前記第1のパッドに電気的に接続され、該第2のゲート型NPNバイポーラトランジスタのコレクタは、前記第2のパッドに電気的に接続され、該第3のゲート型NPNバイポーラトランジスタのコレクタは、該第1および第2のゲート型NPNバイポーラトランジスタの各々のゲート、エミッタ、およびベースに電気的に接続され、該第4のゲート型NPNバイポーラトランジスタのコレクタは、該第3のゲート型NPNバイポーラトランジスタのゲート、エミッタ、およびベースに電気的に接続され、該第4のゲート型NPNバイポーラトランジスタのゲート、エミッタ、およびベースは、前記第3のパッドに電気的に接続される、請求項11に記載の装置。第1のレジスタ2108および第2のレジスタ2109をさらに含み、該第1のレジスタは、前記第3のゲート型NPNバイポーラトランジスタの前記ベースに電気的に接続される第1の端部と、該第3のゲート型NPNバイポーラトランジスタの前記ゲートおよびエミッタに電気的に接続される第2の端部とを含み、該第2のレジスタは、前記第4のゲート型NPNバイポーラトランジスタの前記ベースに電気的に接続される第1の端部と、該第4のゲート型NPNバイポーラトランジスタの前記ゲートおよびエミッタに電気的に接続される第2の端部とを含む、請求項12に記載の装置。PNPバイポーラトランジスタ106をさらに含み、該PNPバイポーラトランジスタは、前記第1のノードに電気的に接続されるベースと、前記第3のパッドに電気的に接続されるエミッタおよびコレクタとを含む、請求項13に記載の装置。前記第3のパッドは、低インピーダンス接地基準パッドを含む、請求項1に記載の装置。前記集積回路は、運動センサ処理回路1911を含む、請求項1に記載の装置。前記集積回路内に配置される内部回路1920をさらに含み、該内部回路は、前記第1のパッドまたは前記第2のパッドのうちの少なくとも1つに電気的に接続され、前記保護回路は、該内部回路を過渡電気事象から保護する、請求項1に記載の装置。前記第1のノードは、前記集積回路の内部にあり、外部からアクセス不可能である、請求項1に記載の装置。装置であって、該装置は、集積回路1であって、該集積回路は、該集積回路の表面上に配置される第1のパッド2004と、該集積回路の表面上に配置される第2のパッド2005と、該集積回路の表面上に配置される第3のパッド2006と、該集積回路内に配置される保護回路1921であって、該保護回路は、該集積回路の該第1のパッドと第1のノードとの間に電気的に結合される第1の保護手段2001と、該第2のパッドと該第1のノードとの間に電気的に結合される第2の保護手段2002と、該第1のノードと該第3のパッドとの間に電気的に結合される第3の保護手段2003とを含む、保護回路とを含む、集積回路を含み、該第1のノードは、該第1のパッド、該第2のパッド、または該第3のパッドと直接的には関連付けられず、該第1および第3の保護手段は、過渡電気事象14、16が該第1のパッドと該第3のパッドとの間で受けられる場合に、該第1のパッドと該第3のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、該第2および第3の保護手段は、過渡電気事象が該第2のパッドと該第3のパッドとの間で受けられる場合に、該第2のパッドと該第3のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、該第1および第2の保護手段は、過渡電気事象が該第1のパッドと該第2のパッドとの間で受けられる場合に、該第1のパッドと該第2のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される、装置。前記第3の保護手段は、カスケード式に配列される複数の保護回路ビルディングブロック2010、2011、2012を含む、請求項19に記載の装置。前記第3の保護手段の前記ビルディングブロックは、第1のタイプであり、前記第1および第2の保護手段の各々は、該第1のタイプと異なる第2のタイプの1つ以上の保護回路ビルディングブロックを含む、請求項20に記載の装置。前記保護回路ビルディングブロックのうちの少なくとも1つは、制御手段2061、2062、2063から制御信号を受信するように構成され、該保護回路ビルディングブロックのうちの少なくとも1つは、該制御信号に少なくとも部分的に基づいて、2つ以上のトリガ電圧の間で選択するように構成される、請求項21に記載の装置。前記第1および第2のパッドは、センサインターフェース1903に電気的に接続される、請求項22に記載の装置。集積回路保護のための装置および方法が、提供される。一実施形態では、装置は、集積回路を備える。集積回路は、集積回路の表面上に配置される第1のパッドと、集積回路の表面上に配置される第2のパッドと、集積回路の表面上に配置される第3のパッドと、集積回路内に配置される保護回路とを含む。保護回路は、集積回路の第1のパッドと第1のノードとの間に電気的に接続される第1の保護サブ回路と、第2のパッドと第1のノードとの間に電気的に結合される第2の保護サブ回路と、第1のノードと第3のパッドとの間に電気的に結合される第3の保護サブ回路とを含む。第1のノードは、直接、第1のパッド、第2のパッド、または第3のパッドと関連付けられない。第1および第3の保護サブ回路は、過渡電気事象が第1のパッドと第3のパッドとの間で受けられると、第1のパッドと第3のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、第2および第3の保護サブ回路は、過渡電気事象が第2のパッドと第3のパッドとの間で受けられると、第2のパッドと第3のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、第1および第2の保護サブ回路は、過渡電気事象が第1のパッドと第2のパッドとの間で受けられると、第1のパッドと第2のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される。別の実施形態では、装置は、集積回路を備える。集積回路は、集積回路の表面上に配置される第1のパッドと、集積回路の表面上に配置される第2のパッドと、集積回路の表面上に配置される、第3のパッドと、集積回路内に配置される、保護回路とを含む。保護回路は、集積回路の第1のパッドと第1のノードとの間に電気的に接続される、第1の保護手段と、第2のパッドと第1のノードとの間に電気的に結合される、第2の保護手段と、第1のノードと第3のパッドとの間に電気的に結合される、第3の保護手段とを含む。第1のノードは、直接、第1のパッド、第2のパッド、または第3のパッドと関連付けられない。第1および第3の保護手段は、過渡電気事象が、第1のパッドと第3のパッドとの間で受けられると、第1のパッドと第3のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される。第2および第3の保護手段は、過渡電気事象が、第2のパッドと第3のパッドとの間で受けられると、第2のパッドと第3のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される。第1および第2の保護手段は、過渡電気事象が、第1のパッドと第2のパッドとの間で受けられると、第1のパッドと第2のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される。ある実施形態の以下の発明を実施するための形態は、本発明の具体的実施形態の種々の説明を提示する。しかしながら、本発明は、請求項によって定義および網羅される多数の異なる方法において具現化することができる。本説明では、同一参照番号が、同じまたは機能的類似要素を示す、図面を参照する。電子システムは、典型的には、回路またはその中のビルディングブロックを過渡信号事象から保護するように構成される。さらに、電子システムが信頼性があることを保証する支援をするために、製造業者は、JointElectronicDeviceEngineeringCouncilJEDEC、InternationalElectrotechnicalCommissionIEC、およびAutomotiveEngineeringCouncilAEC等の種々の組織によって設定された規格によって説明され得る、定義された応力条件下で電子システムを試験することができる。規格は、ESD事象を含む多数の過渡信号事象を網羅し得る。電子回路の信頼性は、過渡信号保護のために、パッド保護回路をICのパッドに結合することによって改善することができる。パッド回路は、所定の安全範囲内にパッドにおける電圧レベルを維持するように構成することができる。しかしながら、信頼性および性能要件とともに、低い製造コストおよび比較的小さい回路面積を満たすパッド回路を提供することは困難であり得る。集積回路ICは、多くのパッドを有することができ、異なるパッドは、異なる電圧領域に暴露され得る。各電圧領域は、異なる性能および信頼性要件を有し得る。例えば、各電圧領域は、異なる最小動作電圧、最大動作電圧、および漏出電流に関する制約を有し得る。単純かつ費用効果的な様式において、多数の電圧領域にわたってIC保護パッド動作を提供し、ICに対する電子回路信頼性を向上させる必要性がある。電子システムの概要図1は、本発明のある実施形態による1つ以上のパッド回路を含むことができる電子システム10の概略ブロック図である。例示される電子システム10は、第1のIC1と、第2のIC2と、ピン4、5、6とを含む。図1に例示されるように、ピン4は、接続7によって第1のIC1に電気的に接続される。ピン5は、接続8によって、第2のIC2に電気的に接続される。電子システム10はまた、第1および第2のIC1、2の両方に電気的に接続されるピンを含むことができる。例えば、例示されるピン6は、接続9によって第1および第2のIC1、2に電気的に接続される。加えて、第1および第2のIC1、2は、接続11および12等によって、電子システム10内部の1つ以上の接続によって相互に電気的に接続することができる。第1および第2のIC1、2は、例えば、ピン4、5、6を介して、ユーザ接触に暴露することができる。ユーザ接触は、比較的低いインピーダンス接続を介してであり得る。第1および第2のIC1、2は、IC損傷を生じさせ、ラッチアップを誘発し得るESD事象等の過渡信号事象に暴露され得る。例えば、接続11は、素子-レベル過渡信号事象14を受け得、および/またはピン6は、システム-レベル過渡信号事象16を受け得る。過渡信号事象14、16は、それぞれ、接続11、9に沿って進行し、第1および第2のIC1、2のパッドで受けられ得る。いくつかの実施形態では、第1および第2のIC1、2は、パッドを含むことができ、パッド間で変動し得る選択された範囲内に、パッドにおける電圧レベルを維持することによって、ICの信頼性を保証するように構成されるパッド回路を具備することができる。例えば、第1および第2のIC1、2の一方または両方は、それぞれ、可変性能および信頼性要件を有する多数の電圧領域または電流バイアス条件にわたって動作するように構成される1つ以上のパッドを含むことができる。電力管理ICの概要いくつかの実施形態では、1つ以上のパッド回路は、図1の第1のIC1等のIC内で利用することができ、過渡信号保護をICの1つ以上の内部回路に提供するように構成することができる。パッド回路は、以下においてさらに詳細に説明されるように、ICのパッド上で受けられた過渡信号事象と関連付けられた電流をICの他のノードまたはパッドに迂回させ、それによって、過渡信号保護を提供するように構成することができる。電流は、例えば、低インピーダンス出力パッド、高インピーダンス入力パッド、または低インピーダンス電力または接地パッドから、ICの低インピーダンスパッドまたはノードに分流することができる。過渡信号事象が存在しないとき、パッド回路は、以下に詳細に説明されるように、高インピーダンス/低漏出状態のままであって、それによって、漏出電流から生じる静的電力損失を低減または最小にし、漏出感応回路の動作を改善することができる。他の実施形態では、1つ以上のパッド回路が、単一のIC例えば、図1の第1のIC1内に提供されることができ、他のビルディングブロック例えば、図1の第2のIC2のための過渡信号保護を提供するように構成することができる。第1のIC1は、第2のIC2と物理的に分離することができるか、または第2のIC2と共通パッケージ内に封入することができる。そのような実施形態では、1つ以上のパッド回路は、独立IC内に、システムオンパッケージ用途のための共通パッケージ内に設置するか、またはシステムオンチップ用途のための共通半導体基板内にICと集積することができる。図2は、いくつかの実施形態によるパッド回路を含む集積回路ICの一実施例の概略ブロック図である。IC20は、例えば、パッド回路22a-22pと、パッドコントローラ23と、コンパレータ27a-27hと、マルチプレクサ30と、第1および第2のORゲート31a、31bと、出力論理32と、クリア論理33と、電圧基準回路35と、タイマ39と、パッド42a-42pとを含むことができる、電力管理ICであり得る。電力管理IC20は、図1の電子システム10等の電子システム内に含まれることができ、例えば、第1のIC1または第2のIC2であり得る。設計仕様に応じて、例示されるビルディングブロックの全部が必要であるわけではない。例えば、当業者は、パッドコントローラ23が含まれる必要がないこと、電力管理IC20をより多くまたはより少ない電圧領域を監視するように修正することができること、および電力管理IC20がより拡張的またはあまり拡張的ではない機能性を有することができることを理解するであろう。さらに、パッド回路は、電力管理IC20との関連において例示されるが、パッド回路は、多数の電圧領域または電流バイアス条件にわたって動作するように構成されるパッドを有する多様なICおよび他の電子機器内において利用されることができる。電力管理IC20は、同時に、以下に説明されるように、過電圧および不足電圧条件に対して、複数の電圧領域を監視するように構成することができる。例えば、電力管理IC20は、過電圧条件がパッド42a-42dそれぞれ、VH1、VH2、VH3、およびVH4のうちのいずれかにおいて検出されるか否かを示し得る、パッド42iOVERVOLTAGEに結合された過電圧信号を生成することができる。加えて、電力管理IC20は、不足電圧条件がパッド42e-42hそれぞれ、VL1、VL2、VL3、およびVL4のいずれかにおいて検出されるか否かを示し得る、パッド42jUNDERVOLTAGEに結合された不足電圧信号を生成することができる。例示される電力管理IC20は、最大4つの電圧領域を監視するように構成されるが、当業者は、この選択肢が、単なる例示であって、電力管理IC20の代替実施形態が、より多いかまたはより少ない電圧領域を監視し、より拡張的またはあまり拡張的ではない機能性を特徴とすることが可能であるように構成することができることを理解するであろう。電力管理IC20は、電子システム10のICおよび他のビルディングブロックの集積およびバイアスを補助することができる。電力管理IC20はまた、電子システム10の適切な動作を危険にさらし得る過電圧条件および/または不足電圧条件を検出することができる。加えて、電力管理IC20は、望ましくなく電力消費を増加させ得る過電圧条件を検出することによって、電力消費を低減させる補助をすることができる。電力管理IC20は、厳格な性能および設計要件を被り得る。例えば、電力管理IC20は、以下に説明されるように、静的な電力損失を低減させ、漏出感応回路の性能を改善するために、漏出電流に関して比較的に厳しい制約を被り得る。加えて、電力管理IC20は、複数の電圧領域と相互作用するために使用することができ、したがって、ラッチアップまたは物理的損傷を被ることなく、比較的高い入力および出力電圧に対処することが可能であるはずである。さらに、電力管理IC20の設計および製造の費用に関して厳格な要件が存在し得る。さらに、ある実施形態では、電力管理IC20の性能および設計パラメータの構成能力は、望ましく、それによって電力管理IC20を多様な電子システムおよび用途において利用可能にすることができる。コンパレータ27a-27hはそれぞれ、電圧領域の過電圧または不足電圧条件を監視することができる。これは、電圧領域からの電圧をコンパレータに提供することによって達成することができる。例えば、一連のレジスタを有する抵抗分割器図2に図示せずは、電圧領域の電圧供給と接地等の電圧基準との間に設置することができる。電圧は、その一連のレジスタの間においてタップされることができ、例えば、パッド42aVH1等の電力管理IC20のパッドに提供されることができる。パッド42aにおいて受けられた電圧は、コンパレータ27aに提供することができ、次に、パッド42aから受けた電圧を閾値電圧Vxと比較することができる。一実施形態では、閾値電圧Vxは、約500mVであるように選択される。パッド42aに適用される電圧を選択することによって例えば、分割器内のレジスタの数および規模を選択することによって、コンパレータ27aの出力は、電圧領域の電圧供給が、選択された値を超えると、変化するように構成することができる。同様に、類似様式でパッド42eに提供される電圧を選択することによって、コンパレータ27eの出力は、電圧領域の供給が選択された値を下回ると、変化するように構成することができる。前述のように、パッド42a-42hに提供される電圧は、抵抗分割器から提供することができる。抵抗分割器内のレジスタのインピーダンスは、システム-レベル静的電力消費を最小にするために、比較的大きくあり得る例えば、数十メガオーム。したがって、抵抗分割器の精度は、パッド42a-42hの漏出に敏感であり得、パッド42a-42hの漏出電流に関して厳格な性能要件が存在し得る。第1のORゲート31aは、その入力に結合されたコンパレータのうちの1つ以上が過電圧条件が検出されたことを示すか否かを、決定することができる。同様に、第2のORゲート31bは、その入力に結合されたコンパレータのうちの1つ以上が不足電圧条件が検出されたことを示すか否かを、決定することができる。例示される実施形態では、コンパレータ27a、27bの出力は、第1のORゲート31aに適用される一方、コンパレータ27e、27fの出力は、第2のORゲート31bに提供される。加えて、第1および第2のORゲート31a、31bはそれぞれ、マルチプレクサ30から信号を受信することができる。マルチプレクサ30は、過電圧および不足電圧の検出が電圧領域において実行されることを可能にすることができ、電圧領域は、過電圧および不足電圧が電圧の規模または絶対値に関連するように、接地パッド42oGND上で受けた電圧に対して負の極性を有する。特に、マルチプレクサ30は、パッド42pSELから受信された選択制御信号に応答してどのコンパレータ信号が第1および第2のORゲート31a、31bに提供されるかを選択することができる。例えば、マルチプレクサ30は、パッド42pSELから受信された選択制御信号の状態に基づいて、選択的に、コンパレータ27cまたはコンパレータ27gの出力およびコンパレータ27dまたはコンパレータ27hの出力を第1のORゲート31aに提供するように構成されることができる。同様に、マルチプレクサ30は、パッド42pSELから受信された選択制御信号の状態に基づいて、選択的に、コンパレータ27cまたはコンパレータ27gの出力およびコンパレータ27dまたはコンパレータ27hの出力を第2のORゲート31bに提供するように構成されることができる。どのコンパレータ出力が、第1および第2のORゲート31a、31bに提供されるかを選択することによって、接地に対して負の極性を有する電圧領域に対してさえも、パッド42c、42dおよび42g、42h上の電圧によって、過電圧および不足電圧の検出を行なうことができる。マルチプレクサ30は、論理ゲート、3ステートゲート、または同等物とともに実装することができる。出力論理32は、パッド42iOVERVOLTAGEおよびパッド42jUNDERVOLTAGEの状態を制御することができる。例えば、出力論理32は、少なくとも部分的に第1および第2のORゲート31a、31bの出力に基づいて、過電圧または不足電圧条件が検出されたことを示すことができる。出力論理32は、第1または第2のORゲート31a、31bが、過電圧または不足電圧条件が検出されたことを示す時間を超える持続時間の間、過電圧または不足電圧条件の検出を信号伝達することができる。例えば、出力論理32は、タイマ39から、過電圧または不足電圧条件がアサートされるべき持続時間を示し得る信号を受信することができる。タイマ39は、パッド42mTIMERに電気的に接続することができ、駆動強度および対応する駆動抵抗を有するように構成することができる。パッド42mは、可変静電容量を有し、タイマ39のリセット遅延を決定するためのRC時定数を確立し得る外部キャパシタに電気的に接続することができる。出力論理32はまた、クリア論理33と通信するように構成することができる。クリア論理33は、クリア制御信号をパッド42kCLEARから受信することができる。クリア制御信号に応答して、出力論理32は、過電圧または不足電圧条件が検出されていないことを示すように、パッド42iOVERVOLTAGEおよび42jUNDERVOLTAGEの状態をリセットすることができる。電力管理IC20はまた、パッド42lVREFに出力基準電圧を提供することができる。この電圧は、例えば、約1Vであるように選択することができる。出力電圧基準は、電力管理IC20が実装される、電子システムの他のビルディングブロックによって使用されることができる例えば、図1の電子システム10。例えば、基準電圧は、基準電圧として、過電圧または不足電圧検出のためにパッド42a-42hに電圧を提供するように構成される抵抗分割器の一端に提供されることができる。前述のように、電力管理IC20は、過電圧および不足電圧条件に対して、複数の電圧領域、例えば、4つの電圧領域を監視するように構成することができる。電圧領域はそれぞれ、同一または異なる動作条件およびパラメータを有し得る。加えて、電力管理IC20は、過電圧条件の検出を示すためのパッド42i、不足電圧条件の検出を示すためのパッド42j、出力電圧基準を提供するためのパッド42p等、多数の出力パッドを含むことができる。電力管理IC20はまた、パッド42pSEL、パッド42kCLEAR、およびパッド42mTIMER等の制御パッドを含むことができる。さらに、電力管理IC20は、電力パッド42nVccおよび接地パッド42oGNDを含むことができる。いくつかの実施形態では、パッド42a-42pを有する電子システム例えば、図1の電子システム10は、パッド42a-42pのそれぞれに対して、最小動作電圧、最大動作電圧、および漏出電流の異なる要件を有し得る。したがって、前述のパッド42a-42pのそれぞれは、異なる性能および設計要件を有し得る。種々の用途にわたる信頼性要件を満たすために、パッド42a-42pのうちの1つ以上は、電力管理IC20を過電圧条件およびラッチアップから保護するように構成されるパッド回路を有することが望ましくあり得る。さらに、各パッド回路22a-22pは、例えば、バックエンド処理の間に、金属層のみを変更することによって、または加工後に、パッドコントローラ23を使用することによって、異なる信頼性および性能パラメータによって動作するように構成可能であることが望ましくあり得る。これは、有利なことに、電力管理IC20の再設計を要求することなく、特定の用途に対して、パッド回路22a-22pを構成可能にすることができる。図3Aは、パッド回路電流対過渡信号電圧の一実施例のグラフ60を例示する。前述のように、各パッド回路42a-42pは、パッドにおける電圧レベルを所定の安全範囲内に維持するように構成することが望ましくあり得る。したがって、パッド回路は、過渡信号の電圧VTRSNSIENTが、電力管理IC20に損傷を及ぼし得る電圧VFAILUREに到達する前に、過渡信号事象と関連付けられた電流の大部分を分流することができる。加えて、パッド回路は、正常動作電圧VOPERATINGにおいて、比較的低い電流を伝導し、それによって、漏出電流ILEAKAGEから生じる静的電力損失を最小にし、抵抗分割器等の漏出感応回路の性能を改善することができる。さらに、グラフ60に示されるように、パッド回路は、過渡信号の電圧VTRSNSIENTが電圧VTRIGGERに到達すると、高インピーダンス状態ZHから低インピーダンス状態ZLに遷移することができる。その後、パッド回路は、広範囲の過渡信号電圧レベルにわたって大きい電流を分流することができる。パッド回路は、過渡信号電圧レベルが保持電圧VHOLDINGを上回り、電圧変化の速度が、過渡信号事象と関連付けられ得る高周波数条件および比較的高速の上昇および降下時間の範囲ではなく、正常周波数動作条件の範囲内にある限り、低インピーダンス状態ZLのままであり得る。ある実施形態では、保持電圧VHOLDINGが動作電圧VOPERATIONを上回ることが望ましくあり得、それにより、パッド回路が過渡信号事象の経過、および正常動作電圧レベルへの復帰の後に、低インピーダンス状態ZLのままではなくなる。図3Bは、パッド回路電流対過渡信号電圧の別の実施例のグラフ62である。図3Bに示されるように、パッド回路は、過渡信号の電圧VTRSNSIENTが電圧VTRIGGERに到達すると、高インピーダンス状態ZHから低インピーダンス状態ZLまで遷移することができる。その後、パッド回路は、広範囲の過渡信号電圧レベルにわたって、大きい電流を分流することができる。パッド回路は、過渡信号電圧レベルが、保持電圧VHOLDINGを上回る限り、低インピーダンス状態ZLのままであり得る。保持電圧VHOLDINGは、過渡信号事象に対して、向上した保護を提供し、所望のパッド分流電流を提供するために必要とされる回路面積を縮小するために、動作電圧VOPERATIONを下回ることが望ましくあり得る。この技法は、例えば、保持電流IHOLDINGが、正常動作電圧レベルにおいてバイアスされるとパッドが供給することができる最大電流を超える実施形態において利用することができる。したがって、ある実施形態では、パッド回路は、VOPERATIONがVHOLDINGを超えるときでも、過渡信号事象の経過および正常動作電圧レベルへの復帰の後に、低インピーダンス状態ZLのままである必要はなく、その理由は、パッドが、パッド回路を低インピーダンス状態ZLに留保するために十分な保持電流IHOLDINGを供給可能ではない場合があるからである。前述のように、パッド回路の動作および信頼性パラメータは、特定の用途に応じて、広範に変動し得る。例示のみを目的として、一特定の電子システムは、図2に選択されたパッドに対して、以下の表1に示される特性を有し得る。特定の用途に対して要求される、電子回路またはIC図2の電力管理IC20等の性能および設計パラメータを満たすように構成することができるパッド回路の必要性がある。さらに、ある実施形態では、例えば、金属層のみ変更することによって、またはパッドコントローラ23の設定を選択することにより、加工後に電力管理IC20を構成することによって異なる信頼性および性能パラメータで動作することができるパッド回路の必要性がある。これは、有利なことに、電力管理IC20の再設計を要求することなく、パッド回路42a-42pを特定の用途のために構成可能にすることができる。パッドコントローラ23は、以下にさらに詳細に説明されるように、金属またはポリヒューズを採用することにより、ESD許容スイッチの動作を制御することができる。過渡信号事象からの保護のためのICパッド回路図4Aは、本発明のある実施形態によるパッド回路22の概略ブロック図である。例示されるパッド回路22は、第1のビルディングブロック72と、第2のビルディングブロック74と、第3のビルディングブロック76とを含む。第1、第2、および第3のビルディングブロック72、74、76は、パッド42とノード82との間にカスケード構成で、端と端を繋いで接続されることができ、パッド回路22のサブ回路であり得る。付加的なまたはより少ないビルディングブロックが、以下にさらに詳細に説明されるように、所望の信頼性および性能パラメータを達成するために、そのカスケードの中に含まれることができる。パッド回路22は、例えば、図2に示されるパッド回路22a-22pのいずれかであることができ、パッド42は、例えば、低インピーダンス出力パッド、高インピーダンス入力パッド、および低インピーダンス電力パッドを含むパッド42a-42pのいずれかであり得る。ノード82は、例えば、比較的大きい分流電流に対処するように構成される電力管理IC20の低インピーダンスノードまたはパッドであり得る。ビルディングブロック72、74、76は、図3Aまたは3Bに示される特性を有するパッド回路を形成することができる。一実施形態では、第1、第2、および第3のビルディングブロック72、74、76は、パッド回路22のための所望の性能および信頼性パラメータを達成するように、種々の電気的に絶縁されたクランプ構造等、種々のタイプから選択することができる。例えば、第1のタイプのビルディングブロックタイプAは、保持電圧VH_Aおよびトリガ電圧VT_Aを有することができる。第2のタイプのビルディングブロックタイプBは、例えば、トリガ電圧VT_Bおよび保持電圧VH_Bを有することができる。付加的なまたはより少ない各タイプのビルディングブロックを配列することによって、パッド回路22の実施形態の全体的保持電圧およびトリガ電圧は、選択的に変動させることができる。以下に説明されるように、ビルディングブロックタイプは、i個の数のタイプAビルディングブロックおよびj個の数のタイプBビルディングブロックをカスケード構成で組み合わせると、パッド回路22が、約iVT_AjVT_Bに略等しいトリガ電圧VTRIGGER、および約iVH_AjVH_Bに略等しい保持電圧VHOLDINGを有し得るように選択することができる。したがって、製造後に、利用されるビルディングブロックのタイプおよび/または数を選択すること、および/またはビルディングブロックの設計中に、VH_A、VH_B、VT_A、およびVT_Bの値を選択することによって、多数の電子システムおよび用途に対して適応することができる、拡張可能パッド回路実施形態群を生成することができる。パッド回路の設計と関連付けられた設計コストは、例えば、異なるダイオード、バイポーラ、シリコン制御整流器、および/またはMOS素子が、各パッド回路のために必要とされる信頼性および性能要件を達成するために採用される、アプローチと比較して、削減され得る。さらに、一実施形態では、第1のビルディングブロックは、パッドの下方に設置され、付加的ビルディングブロックは、パッドの近傍に設置される。バックエンド加工例えば、金属層の加工の間、ビルディングブロックは、第1のビルディングブロックとカスケード構成において、含まれることができる。したがって、各パッド回路22は、以下に説明されるように、金属層を変更し、ビルディングブロック構成を制御することによって、特定の電子システムまたは用途のために構成することができる。図4Bは、一実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路22は、第1のビルディングブロック72と、第2のビルディングブロック74と、第3のビルディングブロック76とを含む。第1、第2、および第3のビルディングブロック72、74、76は、パッド42とノード82との間に、カスケード構成において、終端間接続することができる。付加的またはより少ないビルディングブロックおよび種々のタイプのブロックが、図4Aと関連して前述のように、カスケード式に含まれることができる。加えて、図4Bに例示されるように、パッドコントローラ23は、カスケード化ビルディングブロック間の接続を制御するように構成することができる。例えば、パッドコントローラ23は、第2のビルディングブロック74をバイパスし、したがって、選択的に、第2のビルディングブロック74をカスケードから省略するように構成することができる。一実施形態では、第1のビルディングブロックは、パッドの下方に形成され、付加的ビルディングブロックは、パッドの近傍に形成される。フロントエンドおよびバックエンド両方の加工完了後、特定のビルディングブロックは、パッドコントローラ23を使用して、第1のビルディングブロックとカスケード式に含まれることができる。例えば、パッドコントローラ23は、特定のビルディングブロックを含有または排除し、それによって、特定の用途のために所望のトリガ電圧VTRIGGERおよび保持電圧VHOLDINGを有するように、パッド回路22を構成するように構成することができる。一実施形態では、各パッド回路22は、個々に、パッドコントローラ23によって制御され、所望のカスケードを達成することができる。代替実施形態では、パッドの群化は、集合的に、パッドコントローラ23によって構成することができる。これは、例えば、図2のVH1およびVL1等の特定のパッド群が類似性能および信頼性要件を有し得るとき、望ましくあり得る。一実施形態では、パッドコントローラ23は、金属またはポリヒューズを使用して、ESD許容スイッチの動作を制御するように構成される。スイッチは、パッド回路22内の特定のビルディングブロックの動作をバイパスするように構成することができる。代替実施形態では、パッドコントローラ23は、独立して、図5A-5Cを参照して後述されるビルディングブロックタイプ等のビルディングブロックタイプの組み合わせ毎に、各パッド回路22を構成するようにバイアスし得る多数のヒューズ制御フィラメントを含むことができる。図4Aおよび4Bは、タイプAおよびタイプBのビルディングブロックとの関連において説明されたが、付加的なビルディングブロックタイプを使用することができる。例えば、タイプCのビルディングブロックは、それぞれ、第1および第2のタイプのビルディングブロックの保持電圧およびトリガ電圧とは異なる保持電圧VH_Cおよびトリガ電圧VT_Cを有することができる。パッド回路22は、パッド回路22が、約iVT_AjVT_BkVT_Cに略等しいトリガ電圧VTRIGGER、および約iVH_AjVH_BkVH_Cに略等しい保持電圧VHOLDINGを有するように、i個の数のタイプAビルディングブロック、j個の数のタイプBビルディングブロック、およびk個の数のタイプCビルディングブロックを組み合わせることができる。付加的ビルディングブロックタイプの含有は、カスケードの構成を多数増加させることができるが、設計の複雑性も増加することになる。さらに、カスケード内のビルディングブロックの数がまた、付加的構成を提供するために増加させられることができるが、各ビルディングブロックは、増加したトリガおよび保持電圧において、適切にバイアスされた状態のままであることを前提とする。例えば、ディープn型ウェル層が、ビルディングブロック間に電気絶縁を提供する電気的に絶縁されたクランプの実施形態では、ビルディングブロックの数は、電気絶縁を維持するために、ディープn型ウェルに提供される電圧レベルによって制限することができる。図5A-5Cは、ビルディングブロックタイプ群の回路を例示し、そのうちの1つ以上は、図4Aおよび4Bのパッド回路、ならびに図20Aおよび20Bのパッド回路等、以下にさらに説明されるパッド回路内のビルディングブロックタイプとして利用することができる。図5Aは、一実施形態によるパッド回路ビルディングブロック例えば、図4Aおよび4Bに関連して前述のタイプAビルディングブロックを例示する回路図である。タイプAビルディングブロック91は、レジスタ101と、エミッタ、ベース、およびコレクタを有するNPNバイポーラトランジスタ100とを含む。レジスタ101は、トランジスタ100のベースに電気的に接続される第1の端部と、トランジスタ100のエミッタに電気的に接続される第2の端部とを含む。レジスタ101は、例えば、約5Ωと約55Ωとの間の抵抗を有し得る。トランジスタ100のコレクタは、別のビルディングブロックまたはパッド42に電気的に接続することができる。トランジスタ100のエミッタは、別のビルディングブロックまたはノード82に電気的に接続することができる。図5Bは、別の実施形態によるパッド回路ビルディングブロック例えば、図4Aおよび4Bに関連して前述のタイプBビルディングブロックを例示する回路図である。タイプBビルディングブロック92は、PNPバイポーラトランジスタ102と、NPNバイポーラトランジスタ103と、第1のレジスタ104と、第2のレジスタ105とを含む。PNPトランジスタ102およびNPNトランジスタ103はそれぞれ、エミッタと、ベースと、コレクタとを含む。第1のレジスタ104は、PNPトランジスタ102のエミッタに電気的に接続される第1の端部と、PNPトランジスタ102のベースおよびNPNトランジスタ103のコレクタに電気的に接続される第2の端部とを含む。第1のレジスタ104は、例えば、約5Ωと約35Ωとの間の抵抗を有し得る。第2のレジスタ105は、PNPトランジスタ102のコレクタおよびNPNトランジスタ103のベースに電気的に接続される第1の端部と、NPNトランジスタ103のエミッタに電気的に接続される第2の端部とを含む。第2のレジスタ105は、例えば、約50Ωと約250Ωとの間の抵抗を有し得る。PNPトランジスタ102のエミッタは、別のビルディングブロックまたはパッド42に電気的に接続することができる。NPNトランジスタ103のエミッタは、別のビルディングブロックまたはノード82に接続することができる。当業者が理解するように、PNPトランジスタ102およびNPNトランジスタ103は、フィードバック内にあるように構成される。PNPトランジスタ102のコレクタ電流のあるレベルにおいて、PNPトランジスタ102とNPNトランジスタ103との間のフィードバックは、再生型であることができ、タイプBビルディングブロック92を低インピーダンス状態に入らせることができる。図5Cは、さらに別の実施形態によるパッド回路ビルディングブロック例えば、図4A-4Bに関連して前述のタイプCビルディングブロックを例示する回路図である。タイプCビルディングブロック93は、レジスタ107と、エミッタ、ベース、およびコレクタを有するPNPバイポーラトランジスタ106とを含む。レジスタ107の第1の端部は、トランジスタ106のエミッタに電気的に接続され、第2の端部は、トランジスタ106のベースに電気的に接続される。レジスタ107は、例えば、約11Ωと約85Ωとの間の抵抗を有し得る。トランジスタ106のエミッタは、別のビルディングブロックまたはパッド42に電気的に接続することができる。トランジスタ106のコレクタは、別のビルディングブロックまたはノード82に接続することができる。図5A-5Cを参照すると、タイプA、タイプB、およびタイプCビルディングブロックのトリガおよび保持電圧は、特定の電子システムまたは用途に所望のトリガ電圧VTRIGGERおよび保持電圧VHOLDINGを有するように、パッド回路22を構成することを支援するように選択することができる。例えば、タイプAビルディングブロックVT_Aのトリガ電圧およびタイプBビルディングブロックVT_Bのトリガ電圧は、それぞれ、NPNトランジスタ100およびNPNトランジスタ103のコレクタ-エミッタ降伏電圧に基づくことができる。加えて、タイプBビルディングブロック92におけるNPNトランジスタ103とPNPトランジスタ102との間の正のフィードバックは、タイプBビルディングブロック92の保持電圧VH_BをタイプAビルディングブロック91の保持電圧VH_A未満にすることができる。さらに、タイプCビルディングブロックは、保持電圧VH_AまたはVH_Bのいずれかを上回る保持電圧VH_Cを有し得、PNPトランジスタ106のコレクタ-エミッタ降伏電圧に基づいて、トリガ電圧VT_Cを有し得る。一実施形態では、タイプAビルディングブロック91およびタイプBビルディングブロック92は、略同一のトリガ電圧、VT_A=VT_B=VTを有するように構成される。加えて、NPNトランジスタ103とPNPトランジスタ102との間の正のフィードバックは、選択的に、タイプAビルディングブロックの保持電圧VH_Aと比較して、タイプBビルディングブロック92の保持電圧VH_Bを低下させるために利用される。したがって、いくつかの実施形態では、i個の数のタイプAビルディングブロックおよびj個の数のタイプBビルディングブロックが、カスケード構成で組み合わせられ、約ijVTに略等しいトリガ電圧VTRIGGER、および約iVH_AjVH_Bに略等しい保持電圧VHOLDINGを有するパッド回路22を生産することができ、VH_Bは、VH_A未満であるように選択される。これは、カスケード内に同一数のビルディングブロックを有し、略同一のトリガ電圧VTRIGGERを有する構成を可能にする。加えて、カスケード内のビルディングブロックのタイプは、パッド回路22の所望の保持電圧VHOLDINGを達成するように選択することができる。当業者は、各ビルディングブロックタイプの所望のトリガ電圧および保持電圧が、例えば、トランジスタの幾何学形状、共通エミッタ利得、またはトランジスタのβを含む、種々のパラメータの適切な選択によって、かつレジスタの抵抗を選択することによって、達成することができることを理解するであろう。パッド回路のためのバイポーラトランジスタ構造図6A-6Cは、種々のトランジスタ構造の断面を例示する。以下に説明されるように、図6Bおよび6Cは、本発明の実施形態によるトランジスタ構造の断面を例示する。これらのトランジスタは、専用バイポーラトランジスタマスクを欠いたプロセスにおいても、パッド回路ビルディングブロック内で使用することができる。図6Aは、低濃度ドープドレインLDD構造を有する、従来のNMOSトランジスタの断面を例示する。LDDNMOSトランジスタ120は、基板121上に形成され、nドレイン領域122と、nソース領域123と、ゲート125と、ゲート酸化物127と、低濃度ドープn-ドレイン拡張領域128と、低濃度ドープソース拡張領域129と、側壁スペーサ130とを含む。nドレイン領域122は、n-ドレイン拡張領域128よりも高濃度にドープすることができる。ドーピングの差異は、ドレイン領域近傍の電場を低減させ、それによって、トランジスタ120の速度および信頼性を改善する一方、ゲート-ドレイン静電容量を低下させ、ゲート125内への高温電子の注入を最小にすることができる。同様に、nソース領域123は、n-ソース拡張領域129よりも高濃度にドープされ、トランジスタ120に類似の改良点を提供することができる。従来のLDDプロセスでは、ゲート電極125は、ドレインおよびソース拡張領域128、129を形成するために使用されるn-LDD注入のためのマスクとして使用される。その後、側壁スペーサ130が提供され、ドレイン領域122およびソース領域123を形成するために使用されるn注入のためのマスクとして利用することができる。図6Bは、一実施形態による寄生NPNバイポーラトランジスタの断面を例示する。例示される寄生NPNバイポーラトランジスタまたはゲート型NPNバイポーラトランジスタ140は、エミッタ141と、p型ウェルから形成されるベース142と、コレクタ143と、ゲートまたはプレート145と、酸化物層147と、絶縁層151と、側壁スペーサ150とを含む。エミッタ141、コレクタ143、プレート145、および酸化物層147は、それぞれ、図6Aの従来のNMOSトランジスタ120のドレイン領域122、ソース領域123、ゲート125、および酸化物層127のものに類似する構造を有する。図6Aに示されるLDDNMOSトランジスタ120とは対照的に、例示されるバイポーラトランジスタ140は、NMOSトランジスタ120のソースおよびドレイン拡張領域のものに類似する構造を有していない。ソースおよびドレイン拡張領域の除去は、FETビルディングブロックによってではなく、バイポーラビルディングブロックによって支配されるトランジスタ伝導をもたらすことができる。特に、電圧が、プレート145に印加されると、反転層は、エミッタ141からコレクタ143に延在し得ず、したがって、電流のFETビルディングブロックは、脆弱となり得る。したがって、過電圧条件の間、寄生NPNバイポーラトランジスタ140は、主要伝導路としての役割を果たすことができ、寄生NPNバイポーラトランジスタ140は、従来のバイポーラトランジスタと同様に機能することができる。結果として生じる構造は、従来のNMOS構造よりも低い漏出を有し、降伏を伴うことなく、比較的大きい電圧に耐えることができる。さらに、結果として生じる構造は、典型的には、標準的MOS素子特性を低下させると、高性能アナログ用途において被るような信頼性の低減等の欠点を伴うことなく、過渡信号保護のための寄生バイポーラ構造を採用するように寸法設定することができる。寄生NPNバイポーラトランジスタ140は、図6AのNMOSトランジスタ120等の従来のLDDMOSトランジスタを生成するために使用されるプロセスを使用して形成することができるため、寄生NPNバイポーラトランジスタ140およびLDDNMOSトランジスタ120は両方とも、同時に、共通基板上で加工することができる。寄生バイポーラトランジスタ140は、ESD保護のための望ましい特性を有し得、図5A-5Bに関連して前述のビルディングブロック内で使用することができる。寄生NPNバイポーラトランジスタ140の使用は、例えば、従来のLDDMOSトランジスタを含むが、専用バイポーラプロセスを欠いている、プロセスにおいて、望ましくあり得る。一実施形態では、単一付加的マスクを、トランジスタの加工の間、追加し、どのトランジスタ構造が、LDD注入を受け、どのトランジスタ構造がそうではないかを決定することができる。側壁スペーサ150は、例えば、SiO2等の酸化物、または窒化物を使用して、形成することができる。しかしながら、他の側壁スペーサ材料も、ある製造プロセスで利用することができる。エミッタ141とプレート145との間の距離x1は、例えば、約0.1μmから2.0μmまでの範囲内であるように選択することができる。コレクタ143とプレート145との間の距離x2は、例えば、約0.1μmから2.0μmまでの範囲内であるように選択することができる。プレート145は、例えば、ドープまたは非ドープポリシリコンを含む、種々の材料から形成することができる。プレート145は、単一層として例示されるが、プレート145は、例えば、ポリシリコンおよび硅化物の層等の複数の層を含むことができる。一実施形態では、プレート145は、約0.25μmから約0.6μmまでの範囲内、例えば、約0.5μmであるように選択される、プレート長x3を有し得る。しかしながら、当業者は、プレート145の長さが、特定のプロセスおよび用途に応じて、変動し得ることを理解するであろう。プレート145は、高k酸化物層を含む、例えば、当技術分野において周知の任意の酸化物層誘電体、または後に発見される任意の酸化物層誘電体に対応し得る、酸化物層147にわたって形成することができる。バイポーラトランジスタ140のエミッタ141およびコレクタ143は、例えば、任意のn型ドーピング材料を含む、種々の材料を使用して、形成することができる。エミッタ141とコレクタ143との間の間隔は、距離x1、距離x2、およびプレート長x3の合計に対応し得る。一実施形態では、エミッタ141とコレクタ143との間の間隔は、約0.45μmから約4.6μmの範囲であるように選択される。エミッタとコレクタとの間のドーピングは、側壁スペーサ151およびプレート両方の真下にあって、本質的に、n型から成ることができ、FETビルディングブロックによってではなく、バイポーラビルディングブロックによって支配されるトランジスタ伝導をもたらし得る。したがって、電圧が、プレート145に印加されると、反転層は、エミッタ141からコレクタ143に延在し得ず、したがって、電流のFETビルディングブロックは、脆弱となり得る。故に、過電圧条件の間、寄生NPNバイポーラトランジスタ140は、主要伝導路としての役割を果たすことができ、寄生NPNバイポーラトランジスタ140は、従来のバイポーラトランジスタと同様に機能することができる。ベース142は、種々の技法を使用して、基板144から電気的に絶縁することができる。例示される実施形態では、絶縁層151は、ベース142を基板144から電気的に絶縁するために使用される、ディープn型ウェル層である。当業者は、電気絶縁を提供するための種々の技法が、当技術分野において周知であって、本明細書の教示に従って使用することができることを理解するであろう。例えば、絶縁層151は、型埋込層またはシリコンオンインシュレータSOI技術の絶縁層であり得る。寄生バイポーラトランジスタ140は、バックエンド処理を受け、例えば、接点および金属化を形成することができる。当業者は、種々のプロセスをそのようなバックエンド処理のために使用することができることを理解するであろう。図6Cは、一実施形態によるPNPバイポーラトランジスタ160の断面である。例示される寄生PNPバイポーラトランジスタまたはゲート型PNPバイポーラトランジスタ160は、エミッタ161と、n型ウェルから形成される、ベース162と、コレクタ163と、ゲートまたはプレート165と、酸化物層167と、側壁スペーサ170とを含む。PNPバイポーラトランジスタ160は、前述のものと反対極性を伴う不純物を選択することによって、NPNバイポーラトランジスタ140のものと同様に形成することができる。寄生NPNバイポーラトランジスタ140および寄生PNPバイポーラトランジスタ160は、従来のMOSプロセスにおけるLDD層の注入を省略することによって、形成することができる。以下に詳細に説明されるように、NPNバイポーラトランジスタ140およびPNPバイポーラトランジスタ160は、図5A-5Cのビルディングブロックにおいて使用し、それによって、専用バイポーラマスクを欠いているプロセスによっても、パッド回路ビルディングブロック群の加工を可能にすることができる。ビルディングブロックは、図4Aおよび4Bのパッド回路22等のパッド回路のための所望の保持およびトリガ電圧を達成するように、カスケード化することができる。ICパッド回路の代替実施形態図7A-8Bは、ビルディングブロックタイプを表し、そのうちの1つ以上は、図4Aおよび4Bのパッド回路、ならびに図20Aおよび20Bのパッド回路等、以下にさらに説明されるパッド回路内のビルディングブロックタイプとして採用することができる。図7Aは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。例示されるタイプA’ビルディングブロック201は、パッド42とノード82との間にカスケード式に接続することができ、第1のレジスタ203と、第2のレジスタ205と、ダイオード204と、エミッタ、ベース、コレクタ、およびプレートを有する、NPNバイポーラトランジスタ202とを含む。NPNバイポーラトランジスタ202は、図6BのNPNバイポーラトランジスタ140の構造を有し得る。ダイオード204は、ノード82に電気的に接続されるアノードと、ノードN1において、NPNバイポーラトランジスタ202のコレクタに電気的に接続されるカソードとを含む。ノードN1は、図4Aのカスケード等、カスケード式に、別のビルディングブロックに、またはパッド42に、電気的に接続することができる。第1のレジスタ203は、NPNバイポーラトランジスタ202のベースに電気的に接続される第1の端部と、ノードN2において、NPNバイポーラトランジスタ202のエミッタおよび第2のレジスタ205の第1の端部に電気的に接続される第2の端部とを含む。第1のレジスタ203は、例えば、約5Ωと約55Ωとの間を有し得る。図7Bを参照して後述される、一実施形態では、第1のレジスタ203は、それぞれ、約30Ωから約320Ωまでの範囲から選択される抵抗を有する6つのフィンガのアレイ等、標的抵抗を達成するために、多フィンガアレイを使用して実装される。ノードN2は、カスケード式に別のビルディングブロックに、またはノード82に、電気的に接続することができる。第2のレジスタ205は、NPNバイポーラトランジスタ202のプレートに電気的に接続される第2の端部を含む。第2のレジスタ205は、例えば、約50Ωと約50kΩとの間の抵抗を有し得る。図4Aおよび4Bを参照して前述のように、パッド回路22は、例えば、図2に示されるパッド回路22a-22pのいずれかにおいて採用することができ、パッド42は、例えば、低インピーダンス出力パッド、高インピーダンス入力パッド、および低インピーダンス電力パッドを含む、パッド42a-42pのいずれかであり得る。ノード82は、例えば、比較的大きい分流電流に対処するように構成される電力管理IC20の低インピーダンスのノードまたはパッドであり得る。過渡信号事象は、パッド42において受け得る。過渡信号事象が、ノード82に対して、負である電圧を有する場合、ダイオード204は、電力管理IC20を保護する補助をし得る、電流を提供することができる。過渡信号事象が、ノード82に対して、正である電圧を有する場合、NPNバイポーラトランジスタ202は、過渡信号保護を提供する補助をすることができる。タイプA’ビルディングブロックVT_A’のトリガ電圧は、NPNバイポーラトランジスタ202のコレクタ-エミッタ降伏電圧に基づくことができる。加えて、NPNバイポーラトランジスタ202のプレートおよびコレクタは、キャパシタを形成するように機能することができ、以下に説明されるように、変位電流を増加させることによって、正の電圧を有する過渡信号事象を受けるとき、NPNバイポーラトランジスタ202が、その性能を果たす程度を向上させ得る。パッド42上で受けられた過渡信号事象が、ノードN1に、変化率dVN1/dtを有させ、NPNバイポーラトランジスタ202のプレートとコレクタとの間の静電容量が、値C202を有する場合、は、キャパシタによって、約C202dVN1/dtに等しい変位電流が、注入され得る。この電流の一部は、NPNバイポーラトランジスタ202のベースに注入することができ、タイプA’ビルディングブロック201が、過渡信号保護を提供する速度を増加させ得る。前述のように、過渡信号事象は、正常信号動作条件の範囲と比較して、高速上昇および降下時間例えば、約0.1nsから約1.0μsまでと関連付けることができる。したがって、NPNバイポーラトランジスタ202は、過渡信号事象の超高周波数条件と関連付けられた電圧変化率に応答して、低下する、トリガ電圧を有するように構成することができる。正常動作の間、低濃度ドープドレインLDDの不在は、例えば、約-40°Cと約140°Cとの間の温度の比較的に広範囲にわたって、NPNバイポーラトランジスタ202の漏出を比較的に少なくさせることができる。図7Bは、図7Aのパッド回路ビルディングブロックの一実装の注釈付き断面を例示する。例示されるタイプA’ビルディングブロック201は、基板221と、エミッタ211a-211fと、ベース212と、コレクタ213a-213eと、プレート215a-215jと、ベース接点217a、217bと、n型ウェル218a、218bと、ディープn型ウェル219と、基板接点220a、220bとを含む。断面は、寄生NPNバイポーラトランジスタ202a-202j、レジスタ203a、203b、およびダイオード204a、204b等、形成される回路素子の実施例を例示するために、注釈が付けられている。略図はまた、例えば、n型拡散またはポリ本図には図示せずを使用して形成することができる、第2のレジスタ205を示すために、注釈が付けられている。タイプA’ビルディングブロック201は、バックエンド処理を受け、接点および金属化を形成することができる。これらの詳細は、明確にするために、図7Bから省略されている。ダイオード204a、204bは、基板221およびn型ウェル218a、218bから形成することができる。例えば、ダイオード204aは、基板221から形成されるアノードと、n型ウェル218aから形成されるカソードとを有する。同様に、ダイオード204bは、基板221から形成されるアノードと、n型ウェル218bから形成されるカソードとを有する。NPNバイポーラトランジスタ202a-202jは、エミッタ211a-211fと、コレクタ213a-213eと、プレート215a-215jと、ベース212と、から形成することができる。例えば、NPNバイポーラトランジスタ202aは、エミッタ211aと、プレート215aと、コレクタ213aと、ベース212と、から形成することができる。NPNバイポーラトランジスタ202b-202jは、同様に、エミッタ211b-211fと、コレクタ213a-213eと、プレート215b-215jと、ベース212とから形成することができる。NPNバイポーラトランジスタ202a-202jの付加的詳細は、図6Bを参照して前述のようなものであり得る。ベース212は、n型ウェル218a、218bおよびディープn型ウェル219を使用して、基板221から電気的に絶縁することができる。n型ウェル218a、218bおよびディープn型ウェル219はまた、他のビルディングブロックからのビルディングブロックの電気的絶縁を提供することができる。n型ウェル接点222a、222bは、タイプA’ビルディングブロック201の周囲にガードリングを形成することができる。n型ウェル接点222a、222bは、複数の列の接点を使用することによって、上方の金属層に接触し、それによって、金属を通して、ガードリングコレクタ213a-213eに接続させることができる。ガードリングは、チップ上に集積されるとき、パッド回路と囲繞半導体ビルディングブロックとの間の意図されない寄生経路の形成を排除することができる。加えて、基板接点220a、220bは、タイプA’ビルディングブロック201をラッチアップから保護する補助をし得る、基板リングを形成することができる。レジスタ203a、203bは、NPNバイポーラトランジスタ202a-202jのベースとベース接点217a、217bとの間の抵抗から形成することができる。NPNバイポーラトランジスタ202a-202jのベースとベース接点217a、217bとの間の経路に沿った抵抗は、レジスタ203a、203bによって、モデル化することができる。当業者は、図7Bに示される断面が、図7Aに示される回路の形成をもたらし得ることを理解するであろう。例えば、NPNバイポーラトランジスタ202a-202jのエミッタはそれぞれ、ともに電気的に接続され、共通エミッタを形成することができる。同様に、NPNバイポーラトランジスタ202a-202jのコレクタ、プレーとをよびベースはそれぞれ、ともに電気的に接続され、それぞれ、共通コレクタ、共通プレーとをよび共通ベースを形成することができる。したがって、NPNバイポーラトランジスタ202a-202jはそれぞれ、NPNバイポーラトランジスタ202のレッグであり得る。加えて、ダイオード204a、204bは、ダイオード204によって表すことができ、レジスタ203a、203bは、第1のレジスタ203によって表すことができる。第2のレジスタ205は、例えば、n型拡散またはポリ本図には図示せずを使用して、形成することができる。したがって、図7Bは、図7Aのパッド回路ビルディングブロックの実装の断面を例示する。当業者は、タイプA’ビルディングブロック201の多数のレイアウト実装が可能であることを理解するであろう。図7Aを参照して前述のように、NPNバイポーラトランジスタ202のプレートとコレクタとの間の静電容量は、NPNバイポーラトランジスタ202のベースに注入され得る、電流をもたらすことができる。これは、タイプA’ビルディングブロック201が、過渡信号保護を提供する速度を増加させることができる。第2のレジスタ205は、過渡信号事象と関連付けられた頻度において、NPNバイポーラトランジスタのベースに注入を提供するように選択された抵抗を有し得る。一実施形態では、第2のレジスタ205は、約200Wから約50kWまでの範囲内の抵抗を有し得る。NPNバイポーラトランジスタ202a-202jはそれぞれ、前述のように、NPNバイポーラトランジスタ202のレッグであり得る。一実施形態では、NPNバイポーラトランジスタはそれぞれ、総プレート幅全レッグのプレート幅の合計が、約300μmから1,000μmまでの範囲内であるように、約30μmと100μmとの間のプレート幅例えば、図6Bのプレート長x3に直交する方向におけるプレート145の幅を有する。一実施形態では、各NPNバイポーラトランジスタのプレート長例えば、図6Bにおけるx3は、約0.25μmから約0.6μmまで、例えば、約0.5μmであるように選択される。図7Bに示される断面は、10個のレッグを有するように、NPNバイポーラトランジスタ202を例示するが、当業者は、より多いまたより少ないレッグが、例えば、パッド回路の所望の寸法および所望の総プレート幅に応じて、選択することができることを理解するであろう。図17A-17Hを参照して説明される一実施形態では、レッグの数および幅は、タイプA’ビルディングブロック201の実装が、接合パッド下に嵌合し得るように選択される。図8Aは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。例示されるタイプB’ビルディングブロック231は、パッド42とノード82との間にカスケード式に接続することができ、PNPトランジスタ232と、NPNバイポーラトランジスタ233と、第1のレジスタ234と、第2のレジスタ235と、第3のレジスタ236と、ダイオード237とを含む。PNPトランジスタ232は、エミッタと、ベースと、コレクタとを含む。NPNバイポーラトランジスタ233は、エミッタと、ベースと、コレクタと、プレートとを含み、図6BのNPNバイポーラトランジスタ140に類似する構造を有し得る。ダイオード237は、ノード82に電気的に接続されるアノードと、ノードN3において、第1のレジスタ234の第1の端部およびPNPトランジスタ232のエミッタに電気的に接続されるカソードとを含む。ノードN3は、図4Aのカスケード等、カスケード式に、別のビルディングブロックに、またはパッド42に、電気的に接続することができる。第1のレジスタ234はまた、PNPトランジスタ232のベースおよびNPNバイポーラトランジスタ233のコレクタに電気的に接続される第2の端部を含む。第1のレジスタ234は、例えば、約5Ωと約35Ωとの間の抵抗を有し得る。図8Bを参照して後述の一実施形態では、第1のレジスタ234は、それぞれ、約10Ωと約70Ωとの間の抵抗から選択された抵抗を有する、2つのフィンガのアレイ等、標的抵抗を達成するために、多フィンガアレイを使用して実装される。第2のレジスタ235は、PNPトランジスタ232のコレクタおよびNPNバイポーラトランジスタ233のベースに電気的に接続される第1の端部と、ノードN4において、NPNバイポーラトランジスタ233のエミッタおよび第3のレジスタ236の第1の端部に電気的に接続される第2の端部とを含む。第2のレジスタ235は、例えば、約50Ωと約250Ωとの間の抵抗を有し得る。図8Bを参照して後述の一実施形態では、第2のレジスタ235は、それぞれ、約100Ωと約500Ωとの間の範囲から選択された抵抗を有する2つのフィンガのアレイ等、標的抵抗を達成するために、多フィンガアレイを使用して実装される。ノードN4は、カスケード式に、別のビルディングブロックに、またはノード82に、電気的に接続することができる。第3のレジスタ236は、NPNバイポーラトランジスタ233のプレートに電気的に接続される第2の端部を含む。第3のレジスタ236は、例えば、約200Ωと約50kΩとの間の抵抗を有し得る。図4Aおよび4Bを参照して前述のように、パッド回路22は、例えば、図2に示されるパッド回路22a-22pのいずれかであり得、パッド42は、パッド42a-42pのいずれかであり得る。ノード82は、例えば、比較的に大分流電流に対処するように構成される、電力管理IC20の低インピーダンスノードまたはパッドであり得る。過渡信号事象は、パッド42において受けられ得る。過渡信号事象が、ノード82に対して、負である電圧を有する場合、ダイオード237は、電力管理IC20を保護する補助をし得る、電流を提供することができる。過渡信号事象が、ノード82に対して、負である電圧を有する場合、PNPトランジスタ232およびNPNバイポーラトランジスタ233は、過渡信号保護を提供する補助をすることができる。タイプB’ビルディングブロックVT_B’のトリガ電圧は、NPNバイポーラトランジスタ233のコレクタ-エミッタ降伏電圧に基づき得る。加えて、NPNバイポーラトランジスタ233とPNPトランジスタ232との間の正のフィードバックは、タイプB’ビルディングブロック231の保持電圧VT_B’を図7AのタイプA’ビルディングブロック201の保持電圧VH_A’未満にすることができる。NPNバイポーラトランジスタ233のプレートおよびコレクタは、前述のように、正の電圧を有する過渡信号事象が受けられると、NPNバイポーラトランジスタ233の性能を向上させ得る、キャパシタを形成するように機能することができる。例えば、本電流の一部は、容量結合を通して、NPNバイポーラトランジスタ233のベースに注入することができ、タイプB’ビルディングブロック231が過渡信号保護を提供する速度を補助し得る。したがって、NPNバイポーラトランジスタ233は、過渡信号事象の超高周波数条件と関連付けられた電圧変化率において、より低いトリガ電圧を有するように構成することができる。正常動作の間、低濃度ドープドレインLDDの不在は、比較的高温でも、NPNバイポーラトランジスタ233の漏出を少なくさせることができる。図8Bは、図8Aのパッド回路ビルディングブロックの一実装の注釈付き断面である。例示されるタイプB’ビルディングブロック231は、NPNエミッタ241a、241bと、NPNベース242a、242bと、NPNコレクタ接点243a、243bと、プレート245a、245bと、NPNベース接点247a、247bと、PNPベース258と、PNPベース接点257a、257bと、n型ウェル248a、248bと、ディープn型ウェル249と、基板接点250a、250bとを含む。例示されるように、NPNコレクタ接点243a、243bはそれぞれ、p型ウェル内に部分的に、およびn型ウェル内に部分的に、形成される。例えば、NPNコレクタ接触243aは、NPNベース242a内に部分的に形成され、かつPNPベース258内に部分的に形成され、NPNコレクタ接触243bは、NPNベース242b内に部分的に形成され、かつPNPベース258内に部分的に形成される。断面は、NPNバイポーラトランジスタ233a、233b、PNPトランジスタ232a、232b、p型ウェルレジスタ235a、235b、n型ウェルレジスタ234a、234b、およびダイオード237a、237bを含む、レイアウトから形成される、ある回路ビルディングブロックを示すように注釈が付けられている。略図はまた、例えば、n型拡散本図には図示せずを使用して形成することができる、第3のレジスタ236を示すように注釈が付けられている。タイプB’ビルディングブロック231は、バックエンド処理を受け、接点および金属化を形成することができる。これらの詳細は、明確にするために、図8Bから省略されている。ダイオード237a、237bは、基板251およびn型ウェル248a、248bから形成することができる。例えば、ダイオード237aは、基板251から形成されるアノードと、n型ウェル248aから形成されるカソードとを有する。ダイオード237bは、基板251から形成されるアノードと、n型ウェル248bから形成されるカソードとを有する。NPNバイポーラトランジスタ233a、233bは、NPNエミッタ241a、241bと、PNPベース258と、NPNコレクタ接点243a、243bと、プレート245a、245bと、NPNベース242a、242bとから形成することができる。例えば、NPNバイポーラトランジスタ233aは、NPNエミッタ241aと、プレート245aと、PNPベース258と、NPNコレクタ接触243aと、NPNベース242aとから形成することができる。同様に、NPNバイポーラトランジスタ233bは、NPNエミッタ241bと、プレート245bと、PNPベース258と、NPNコレクタ接触243bと、NPNベース242bと、から形成することができる。NPNバイポーラトランジスタ233a、233bは、NPNコレクタ接点243a、243bに接続されるが、例示される実施形態では、接点243a、243bは、金属層に接続されず、したがって、PNPベース258はまた、NPNバイポーラトランジスタ233a、233bのためのコレクタとしても役割を果たすことができる。NPNバイポーラトランジスタ233a、233bの付加的詳細は、図6Bを参照して前述に見出すことができる。NPNベース242a、242bは、n型ウェル248a、248b、PNPベース258のn型ウェル、およびディープn型ウェル249を使用して、電気的に絶縁することができる。n型ウェル接点252a、252bは、タイプB’ビルディングブロック231の周囲のガードリングの一部を形成することができる。基板接点250a、250bは、タイプB’ビルディングブロック231をラッチアップから保護する補助をし得る、基板リングの一部を形成することができる。p型ウェルレジスタ235a、235bは、NPNバイポーラトランジスタ233a、233bのベースとベース接点247a、247bとの間の抵抗から形成することができる。当業者は、ベース242a、242bのp型ウェルが、p型ウェルレジスタ235a、235bによってモデル化することができる、NPNバイポーラトランジスタ233a、233bのベースとベース接点247a、247bとの間の電気経路に沿って、抵抗率を有し得ることを理解するであろう。PNPトランジスタ232a、232bは、PNPエミッタ254a、254bと、PNPベース258と、NPNベース242a、242bと、から形成することができる。例えば、PNPトランジスタ232aは、PNPエミッタ254aから形成されるエミッタと、PNPベース258から形成されるベースと、NPNベース242aから形成されるコレクタとを有し得る。同様に、PNPトランジスタ232bは、PNPエミッタ254bから形成されるエミッタと、PNPベース258から形成されるベースと、NPNベース242bから形成されるコレクタとを有し得る。n型ウェルレジスタ234a、234bは、PNPトランジスタ232a、232bのベースとPNPベース接点257a、257bとの間の抵抗から形成することができる。当業者は、PNPベース258のn型ウェルが、n型ウェルレジスタ234a、234bによってモデル化することができる、PNPトランジスタ232a、232bのベースとPNPベース接点257a、257bとの間の電気経路に沿った抵抗率を有し得ることを理解するであろう。当業者は、図8Bに示される断面が、図8Aに示される回路の形成をもたらし得ることを理解するであろう。例えば、NPNバイポーラトランジスタ233a、233bはそれぞれ、NPNバイポーラトランジスタ233のレッグであり得る。同様に、PNPトランジスタ232a、232bはそれぞれ、PNPトランジスタ232のレッグであり得る。加えて、ダイオード237a、237bは、ダイオード237を形成することができ、n型ウェルレジスタ234a、234bは、第1のレジスタ234を形成することができ、p型ウェルレジスタ235a、235bは、第2のレジスタ235を形成することができる。第3のレジスタ236は、例えば、n型拡散またはポリ本図には図示せずを使用して形成することができる。したがって、図8Bは、図8Aのパッド回路ビルディングブロックの一実装の断面である。当業者は、タイプB’ビルディングブロック201の多数の変形例が可能であることを理解するであろう。図8Aを参照して前述のように、過渡信号が存在するとき、NPNバイポーラトランジスタ233のプレートとコレクタとの間の静電容量は、NPNバイポーラトランジスタ233のベースに注入される電流をもたらし得る。これは、タイプB’ビルディングブロック231が過渡信号保護を提供する速度を補助することができる。第3のレジスタ236は、特定の過渡信号事象と関連付けられた頻度において、NPNバイポーラトランジスタ233のベースに注入を提供するように選択された抵抗を有し得る。一実施形態では、第3のレジスタ236は、約200Wから50kWまでの範囲内にあるように選択される抵抗を有する。NPNバイポーラトランジスタ233a、233bはそれぞれ、NPNバイポーラトランジスタ233のレッグであり得る。一実施形態では、各NPNバイポーラトランジスタ233a、233bは、典型的には、NPNバイポーラトランジスタ233の総プレート幅が、約60μmから100μmの範囲内であるように、約30μmから50μmの間で選択される、プレート幅を有する。各NPNバイポーラトランジスタ233a、233bの長さは、例えば、約0.25μmから0.6μm、例えば、約0.5μmの間で選択される、長さを有し得る。図8Bにおける断面は、2つのレッグを有するように、NPNバイポーラトランジスタ233を示すが、当業者は、付加的またはより少ないレッグを、所望のパッド回路寸法および所望の総プレート幅を含む、種々の要因に応じて、選択することができることを理解するであろう。図18A-18Bを参照して説明される一実施形態では、レッグの数および幅は、タイプB’ビルディングブロック231の2つの具体化が、接合パッド下に嵌合し得るように、選択される。PNPトランジスタ232a、232bは、PNPトランジスタ232のレッグであり得る。図8Bに例示される断面は、2つのレッグを有するように、PNPトランジスタ232を示すが、当業者は、付加的またはより少ないレッグを、製造プロセスおよび用途等、種々の要因に応じて、選択することができることを理解するであろう。図4A、4B、7A、および8Aを参照すると、タイプA’およびタイプB’ビルディングブロックのトリガ電圧VT_A’、VT_B’と保持電圧VH_A’、VH_B’は、パッド回路22が、特定の電子システムまたは用途に所望のトリガ電圧VTRIGGERおよび保持電圧VHOLDINGを有するように、選択することができる。例えば、i個の数のタイプA’ビルディングブロックおよびj個の数のタイプB’ビルディングブロックは、パッド回路22が、VTRIGGER約iVT_A’jVT_B’に略等しいトリガ電圧、および約iVH_A’jVH_B’に略等しい保持電圧VHOLDINGを有するように、カスケード化することができる。採用されるビルディングブロックのタイプおよび数を選択することによって、および/またはビルディングブロックの設計の間、値VH_A’、VH_B’、VT_A’、およびVT_B’を選択することによって、多数の電子システムおよび用途に適応することができる、拡張可能パッド回路群を生成することができる。パッド回路の設計と関連付けられた設計コストは、例えば、異なるダイオード、バイポーラ、シリコン制御整流器、およびMOS素子を採用し、各パッド回路のために必要とされる信頼性および性能要件を達成する、アプローチと比較して、削減することができる。各ビルディングブロックタイプの所望のトリガ電圧および保持電圧は、例えば、トランジスタの幾何学形状、共通エミッタ利得、またはトランジスタのβを含む、種々のパラメータの適切な選択によって、およびレジスタの抵抗を選択することによって、達成することができる。一実施形態では、タイプA’ビルディングブロック201およびタイプB’ビルディングブロック231は、略同一トリガ電圧、VT_A’=VT_B’=VT’を有するするように構成される。加えて、NPNバイポーラトランジスタ233とPNPトランジスタ232との間の正のフィードバックは、選択的に、タイプA’ビルディングブロック201の保持電圧VH_A’と比較して、タイプB’ビルディングブロック231の保持電圧VH_B’を低下させるために採用される。したがって、i個の数のタイプA’ビルディングブロックおよびj個の数のタイプB’ビルディングブロックは、カスケード構成において組み合わせられ、約ijVT’に略等しいトリガ電圧VTRIGGER、および約iVH_A’jVH_B’に略等しい保持電圧VHOLDINGを有する、パッド回路22を生産することができ、VH_B’は、VH_A’未満であるように選択される。これは、カスケード内に同一数のビルディングブロックを有し、略同一トリガ電圧VTRIGGERを有する構成を可能にする。加えて、カスケード内のビルディングブロックのタイプは、パッド回路22の所望の保持電圧VHOLDINGを達成するように選択することができる。図9A-14Bは、タイプA’ビルディングブロック201およびタイプB’ビルディングブロック231を使用する、カスケード化されたビルディングブロック群における種々の他の実施形態を例示する。図9A-14Bは、図7Aおよび8AのタイプA’とタイプB’ビルディングブロック201、231の文脈において説明されるが、当業者は、図5Aおよび5BのタイプAとタイプBビルディングブロック91、92を使用して、類似構成を生成することができることを理解するであろう。表1および図3Aおよび3Bを参照して前述のように、特定の用途のために要求される性能および設計パラメータに合致するように構成することができる、パッド回路の必要性がある。例えば、電力管理IC20の種々のパッドは、表1に示されるように、異なる信頼性および性能パラメータを有し得る。図9A-14Bは、以下に説明されるように、異なる信頼性および性能パラメータに合致するように採用することができる、タイプA’およびタイプB’ビルディングブロック201、231の種々のカスケード構成を例示する。一実施形態では、ビルディングブロックのタプおよび数は、特定の用途のための設計の間、選択される。別の実施形態では、多数のビルディングブロックが、フロントエンド加工の間、パッドの近傍に設置され、所望の構成が、バックエンド処理の間、金属層およびビア接続を変更することによって選択される。さらに別の実施形態では、前述のように、多数のビルディングブロックが、接合パッドの近傍に設置され、ビルディングブロックのタイプおよび数は、加工後、パッドコントローラ23を使用して、選択される。図9Aは、第1の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路281は、パッド42とノード82との間にカスケード式に接続される、2つのタイプA’ビルディングブロック201を含む。タイプA’ビルディングブロック201は、図8AのタイプB’ビルディングブロック231の略トリガ電圧VT_B’に等しいトリガ電圧VT_A’を有するように構成することができる。しかしながら、タイプA’ビルディングブロック201の保持電圧VH_A’は、タイプB’ビルディングブロック231の保持電圧VH_B’超であるように構成することができる。したがって、パッド回路281は、例えば、中程度の動作電圧を有し、比較的高い保持電圧を要求する、入力パッドにおいて採用することができる。例えば、VT_A’が、約9Vに等しく、VH_A’が、約5Vに等しい場合、パッド回路281は、トリガ電圧約18Vおよび保持電圧約10Vを有し得る。したがって、パッド回路281は、表1におけるパッドVH1に適切な保持電圧およびトリガ電圧を有し得る。図9Bは、図9Aのパッド回路の回路図である。例示されるパッド回路281は、パッド42とノード82との間にカスケード構成において接続される、2つのタイプA’ビルディングブロックを含む。各タイプA’ビルディングブロック201は、第1のレジスタ203と、第2のレジスタ205と、ダイオード204と、エミッタ、ベース、コレクタ、およびプレートを有する、NPNバイポーラトランジスタ202とを含む。タイプA’ビルディングブロック201の付加的詳細は、図7Aを参照して前述のようなものであり得る。図10Aは、第2の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路282は、パッド42とノード82との間に、タイプB’ビルディングブロック231とカスケード式に接続される、タイプA’ビルディングブロック201を含む。前述のように、タイプA’ビルディングブロック201は、タイプB’ビルディングブロック231の略トリガ電圧VT_B’に等しいトリガ電圧VT_A’を有するように構成することができる。しかしながら、タイプA’ビルディングブロック201の保持電圧VH_A’は、タイプB’ビルディングブロック231の保持電圧VH_B’超であるように構成することができる。したがって、パッド回路282は、例えば、比較的に中程度の動作電圧を有し、比較的に中程度の保持電圧を要求する、入力パッドにおいて、採用することができる。例えば、VT_A’およびVT_B’が、約9Vに等しく、VH_A’が、約5Vに等しく、VH_B’が、約2.5Vに等しい場合、パッド回路282は、トリガ電圧約18Vおよび保持電圧約7.5Vを有し得る。したがって、パッド回路282は、表1におけるパッドVH2に適切な保持電圧およびトリガ電圧を有し得る。図10Bは、図10Aのパッド回路の回路図である。例示されるパッド回路282は、パッド42およびノード82との間にカスケード構成において接続される、タイプA’ビルディングブロック201およびタイプB’ビルディングブロック231を含む。タイプA’ビルディングブロック201は、第1のレジスタ203と、第2のレジスタ205と、ダイオード204と、エミッタ、ベース、コレクタ、およびプレートを有する、NPNバイポーラトランジスタ202とを含む。タイプA’ビルディングブロック201の付加的詳細は、図7Aを参照して前述のようなものであり得る。タイプB’ビルディングブロック231は、PNPトランジスタ232と、NPNバイポーラトランジスタ233と、第1のレジスタ234と、第2のレジスタ235と、第3のレジスタ236と、ダイオード237とを含む。PNPトランジスタ232は、エミッタと、ベースと、コレクタとを含み、NPNバイポーラトランジスタ233は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプB’ビルディングブロック231の付加的詳細は、図8Aを参照して前述のようなものであり得る。図11Aは、第3の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路283は、パッド42およびノード82との間にカスケード式に接続される、2つのタイプB’ビルディングブロック231を含む。前述のように、タイプB’ビルディングブロック231は、図7AのタイプA’ビルディングブロック201の略トリガ電圧VT_A’に等しいトリガ電圧VT_B’を有するように構成することができる。しかしながら、タイプB’ビルディングブロック231の保持電圧VH_B’は、タイプA’ビルディングブロック201の保持電圧VH_A’超であるように構成することができる。したがって、パッド回路283は、例えば、比較的に中程度の動作電圧を有し、比較的に低保持電圧を要求する、入力パッドにおいて、採用することができる。例えば、VT_B’が、約9Vに等しく、VH_B’が、約2.5Vに等しい場合、パッド回路283は、トリガ電圧約18Vおよび保持電圧約5Vを有し得る。したがって、パッド回路283は、表1におけるパッドVH3に適切な保持電圧およびトリガ電圧を有し得る。図11Bは、図11Aのパッド回路の回路図である。例示されるパッド回路283は、パッド42およびノード82との間にカスケード構成において接続される、2つのタイプB’ビルディングブロック231を含む。各タイプB’ビルディングブロック231は、PNPトランジスタ232と、NPNバイポーラトランジスタ233と、第1のレジスタ234と、第2のレジスタ235と、第3のレジスタ236と、ダイオード237とを含む。PNPトランジスタ232は、エミッタと、ベースと、コレクタとを含み、NPNバイポーラトランジスタ233は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプB’ビルディングブロック231の付加的詳細は、図8Aを参照して前述のようなものであり得る。図12Aは、第4の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路284は、パッド42およびノード82との間にカスケード式に接続される、3つのタイプA’ビルディングブロック201を含む。タイプA’ビルディングブロック201は、図8AのタイプB’ビルディングブロック231の略トリガ電圧VT_B’に等しいトリガ電圧VT_A’を有するように構成することができる。しかしながら、タイプA’ビルディングブロック201の保持電圧VH_A’は、タイプB’ビルディングブロック231の保持電圧VH_B’超であるように構成することができる。したがって、パッド回路284は、例えば、比較的高い動作電圧を有し、比較的高い保持電圧を要求する、出力パッドにおいて、採用することができる。例えば、VT_A’が、約9Vに等しく、VH_A’が、約5Vに等しい場合、パッド回路284は、トリガ電圧約27Vおよび保持電圧約15Vを有し得る。したがって、パッド回路284は、表1におけるパッドOVERVOLTAGEに適切な保持電圧およびトリガ電圧を有し得る。図12Bは、図12Aのパッド回路の回路図である。例示されるパッド回路284は、パッド42およびノード82との間にカスケード構成において接続される、3つのタイプA’ビルディングブロックを含む。各タイプA’ビルディングブロック201は、第1のレジスタ203と、第2のレジスタ205と、ダイオード204と、エミッタ、ベース、コレクタ、およびプレートを有する、NPNバイポーラトランジスタ202とを含む。タイプA’ビルディングブロック201の付加的詳細は、図7Aを参照して前述のようなものであり得る。図13Aは、第5の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路285は、パッド42およびノード82との間に、タイプA’ビルディングブロック201とカスケード式に接続される、2つのタイプB’ビルディングブロック231を含む。前述のように、タイプA’ビルディングブロック201は、タイプB’ビルディングブロック231の略トリガ電圧VT_B’に等しいトリガ電圧VT_A’を有するように構成することができる。しかしながら、タイプA’ビルディングブロック201の保持電圧VH_A’は、タイプB’ビルディングブロック231の保持電圧VH_B’超であるように構成することができる。したがって、パッド回路285は、例えば、比較的高い動作電圧を有し、比較的に中程度の保持電圧を要求する、出力パッドにおいて、採用することができる。例えば、VT_A’およびVT_B’が、約9Vに等しく、VH_A’が、約5Vに等しく、VH_B’が、約2.5Vに等しい場合、パッド回路285は、トリガ電圧約27Vおよび保持電圧約10Vを有し得る。したがって、パッド回路285は、表1におけるパッドUNDERVOLTAGEに適切な保持電圧およびトリガ電圧を有し得る。図13Bは、図13Aのパッド回路の回路図である。例示されるパッド回路285は、パッド42およびノード82との間に、タイプA’ビルディングブロック201とカスケード式に接続される、2つのタイプB’ビルディングブロック231を含む。タイプA’ビルディングブロック201は、第1のレジスタ203と、第2のレジスタ205と、ダイオード204と、エミッタ、ベース、コレクタ、およびプレートを有する、NPNバイポーラトランジスタ202とを含む。タイプA’ビルディングブロック201の付加的詳細は、図7Aを参照して前述のようなものであり得る。各タイプB’ビルディングブロック231は、PNPトランジスタ232と、NPNバイポーラトランジスタ233と、第1のレジスタ234と、第2のレジスタ235と、第3のレジスタ236と、ダイオード237とを含む。PNPトランジスタ232は、エミッタと、ベースと、コレクタとを含み、NPNバイポーラトランジスタ233は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプB’ビルディングブロック231の付加的詳細は、図8Aを参照して前述のようなものであり得る。図14Aは、第6の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路286は、パッド42およびノード82との間にカスケード式に接続される、3つのタイプB’ビルディングブロック231を含む。前述のように、タイプB’ビルディングブロック231は、図7AのタイプA’ビルディングブロック201の略トリガ電圧VT_A’に等しいトリガ電圧VT_B’を有するように構成することができる。しかしながら、タイプB’ビルディングブロック231の保持電圧VH_B’は、タイプA’ビルディングブロック201の保持電圧VH_A’超であるように構成することができる。したがって、パッド回路286は、例えば、比較的高い動作電圧を有し、比較的に低保持電圧を要求する、入力パッドにおいて、採用することができる。例えば、VT_B’が、約9Vに等しく、VH_B’が、約2.5Vに等しい場合、パッド回路286は、トリガ電圧約27Vおよび保持電圧約7.5Vを有し得る。したがって、パッド回路286は、表1におけるパッドVH4に適切な保持電圧およびトリガ電圧を有し得る。図14Bは、図14Bのパッド回路の回路図である。例示されるパッド回路286は、パッド42およびノード82との間にカスケード式に接続される、3つのタイプB’ビルディングブロック231を含む。各タイプB’ビルディングブロック231は、PNPトランジスタ232と、NPNバイポーラトランジスタ233と、第1のレジスタ234と、第2のレジスタ235と、第3のレジスタ236と、ダイオード237とを含む。PNPトランジスタ232は、エミッタと、ベースと、コレクタとを含み、NPNバイポーラトランジスタ233は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプB’ビルディングブロック231の付加的詳細は、図8Aを参照して前述のようなものであり得る。図9A-14Bに示される実施形態では、カスケード化されたビルディングブロック構成は、タイプA’およびタイプB’ビルディングブロック201、231を採用する。しかしながら、1つ以上の付加的ビルディングブロックタイプが、含まれることができる。例えば、保持電圧VH_C’およびトリガ電圧VT_C’を有する、タイプC’ビルディングブロックを利用することができる。パッド回路22は、パッド回路22が、約iVT_A’jVT_B’kVT_C’に略等しいトリガ電圧VTRIGGER、および約iVH_A’jVH_B’kVH_C’に略等しい保持電圧VHOLDINGを有するように、i個の数のタイプA’ビルディングブロック、j個の数のタイプB’ビルディングブロック、およびk個の数のタイプC’ビルディングブロックを組み合わせることができる。付加的タイプのビルディングブロックの提供は、カスケードの構成を多数増加させることができるが、設計の複雑性も増加することになる。図15は、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。タイプC’ビルディングブロック291は、パッド42およびノード82との間に、他のビルディングブロックとカスケード式に接続することができる。例示されるタイプC’ビルディングブロック291は、第1のレジスタ293と、第2のレジスタ295と、ダイオード294と、エミッタ、ベース、コレクタ、およびプレートを有する、PNPバイポーラトランジスタ292とを含む。PNPバイポーラトランジスタ292は、図6CのPNPバイポーラトランジスタ160のものに類似する構造を有し得る。ダイオード294は、ノード82に電気的に接続されるアノードと、ノードN5において、PNPバイポーラトランジスタ292のエミッタおよび第1のレジスタ293の第1の端部に電気的に接続されるカソードを含む。ノードN5は、図4Aおよび4Bのカスケード化されたビルディングブロック等、ブロックカスケード式に、別の構築に、またはパッド42に、電気的に接続することができる。第1のレジスタ293は、PNPバイポーラトランジスタ292のベースに電気的に接続される第2の端部を含む。第1のレジスタ293は、例えば、約11Ωと約85Ωとの間の抵抗を有し得る。一実施形態では、第1のレジスタ293は、それぞれ、約66Ωから約510Ωまでの範囲から選択された抵抗を有する、6つのフィンガのアレイ等、標的抵抗を達成するために、多フィンガアレイを使用して実装される。第2のレジスタ295は、PNPバイポーラトランジスタ292のプレートに電気的に接続される第1の端部と、ノードN6において、NPNバイポーラトランジスタ292のコレクタに電気的に接続される第2の端部とを含む。第2のレジスタ295は、例えば、約200Ωと約50kΩとの間の抵抗を有し得る。ノードN6は、カスケード式に、別のビルディングブロックに、またはノード82に電気的に接続することができる。パッド回路22は、例えば、図2に示されるパッド回路22a-22pのいずれかであり得、パッド42は、例えば、低インピーダンス出力パッド、高インピーダンス入力パッド、および低インピーダンス電力パッドを含む、パッド42a-42pのいずれかであり得る。ノード82は、例えば、比較的大きい分流電流に対処するように構成される、電力管理IC20の低インピーダンスノードまたはパッドであり得る。過渡信号事象は、パッド42において受けられ得る。過渡信号事象が、ノード82に対して、負である電圧を有する場合、ダイオード294は、電力管理IC20を保護する補助をし得る、電流を提供することができる。過渡信号事象が、ノード82に対して、負である電圧を有する場合、PNPバイポーラトランジスタ292は、過渡信号保護を提供する補助をすることができる。タイプC’ビルディングブロックVT_C’のトリガ電圧は、PNPバイポーラトランジスタ292のコレクタ-エミッタ降伏電圧に基づき得る。タイプC’ビルディングブロックは、保持電圧VH_A’またはVH_B’のいずれかを上回る保持電圧VH_C’を有し得る。正常動作の間、LDDの不在は、比較的高温である場合でも、PNPバイポーラトランジスタ292の漏出を少なくさせることができる。PNPバイポーラトランジスタ292は、同様に寸法設定されたPMOSトランジスタと比較して、より少ない漏出電流を有し得る。図16Aは、第7の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路297は、パッド42およびノード82との間にカスケード式に接続される、タイプC’ビルディングブロック291と、タイプB’ビルディングブロック231と、タイプC’ビルディングブロック291とを含む。前述のように、タイプC’ビルディングブロック291の保持電圧VH_C’は、タイプB’ビルディングブロック231の保持電圧VH_B’またはタイプA’ビルディングブロック201の保持電圧VH_A’超であるように構成することができる。さらに、あるプロセスでは、タイプC’ビルディングブロック291の漏出は、タイプA’およびタイプB’ビルディングブロック201、231のもの未満であり得る。したがって、パッド回路297は、例えば、比較的高い動作電圧を有し、比較的高い保持電圧を要求する、超低漏出電力パッドにおいて、使用することができる。例えば、VT_A’およびVT_B’が、約9Vに等しく、VT_C’が、約10Vに等しく、VH_B’が、約2.5Vに等しく、VH_C’が、約10Vに等しい場合、パッド回路285は、トリガ電圧約29Vおよび保持電圧約22.5Vを有し得る。したがって、パッド回路297は、表1におけるパッドVccに適切な保持電圧およびトリガ電圧を有し得る。加えて、あるプロセスでは、パッド回路297の漏出電流は、タイプA’およびタイプB’ビルディングブロックのみを使用する、あるパッド回路構成未満であり得、したがって、タイプC’ビルディングブロックを伴うパッド回路構成は、超低漏出パッドのために採用することができる。図16Bは、図16Aのパッド回路の回路図である。例示されるパッド回路297は、パッド42およびノード82との間にカスケード式に接続される、タイプC’ビルディングブロック291と、タイプB’ビルディングブロック231と、タイプC’ビルディングブロック291とを含む。各タイプC’ビルディングブロック291は、第1のレジスタ293と、第2のレジスタ295と、ダイオード294と、エミッタ、ベース、コレクタ、およびプレートを有する、PNPバイポーラトランジスタ292とを含む。タイプC’ビルディングブロック291の付加的詳細は、図15を参照して前述のようなものであり得る。タイプB’ビルディングブロック231は、PNPトランジスタ232と、NPNバイポーラトランジスタ233と、第1のレジスタ234と、第2のレジスタ235と、第3のレジスタ236と、ダイオード237とを含む。PNPトランジスタ232は、エミッタと、ベースと、コレクタとを含み、NPNバイポーラトランジスタ233は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプB’ビルディングブロック231の付加的詳細は、図8Aを参照して前述のようなものであり得る。図17Aは、図12Bのパッド回路の一実装の斜視図である。例示されるパッド回路300は、カスケード式に接続される、接合パッド305と、第1のタイプA’ビルディングブロック301と、第2のタイプA’ビルディングブロック302と、第3のタイプA’ビルディングブロック303とを含む。第1のタイプA’ビルディングブロック301のレイアウトは、第1のタイプA’ビルディングブロック301が、接合パッド305下に嵌合し得るように構成される。第2のタイプA’ビルディングブロック302、303は、接合パッド面積外に延在する、レイアウトを有する。バックエンド加工例えば、金属層の加工の間、ビルディングブロックは、第1のタイプA’ビルディングブロックとカスケード構成において、含まれることができる。したがって、例えば、パッド回路300は、金属層を変化させることによって、図9Bに示される構成を有するように構成することができる。さらに、タイプB’ビルディングブロック等の付加的ビルディングブロックは、パッド305に隣接して設置され、金属層を変化させることによって、カスケード式に含まれることができる。したがって、電力管理IC20等のパッド回路300を使用する、ICは、特定の電子システムまたは用途のために構成することができる。図17B-17Iを参照して以下にさらに詳細に説明されるように、パッド回路300は、有利には、3つの金属層と構築することができ、それによって、限定数の金属層によって、プロセスにおける加工を可能にする。さらに、パッド回路300は、小回路面積内で実装することができ、パッド回路300の大部分は、直接、接合パッド305下に位置付けることができる。図17Bは、線17B-17Bに沿った図17Aのパッド回路300の断面である。第1のタイプA’ビルディングブロック301は、基板307と、プレート309と、ディープn型ウェル310と、n型ウェル311と、接点312と、第1の金属層313と、第1のビア314と、第2の金属層315と、第2のビア316と、第3の金属層317と、保護層318とを含む。図7Bに示されるタイプA’ビルディングブロック201とは対照的に、第1のタイプA’ビルディングブロック301は、バックエンド処理とともに例示される。ディープn型ウェル310およびn型ウェル311は、第2および第3のタイプA’ビルディングブロック302、303等の他のビルディングブロックから、第1のタイプA’ビルディングブロック301を電気的に絶縁することができる。第1のタイプA’ビルディングブロックのベース層の付加的詳細は、図7Bを参照して前述のものに類似し得る。図17Cは、線17C-17Cに沿った図17Aのパッド回路の断面である。第2のタイプA’ビルディングブロック302は、第1のタイプA’ビルディングブロック301と同一基板307に形成することができる。第2のタイプA’ビルディングブロック302は、プレート309と、ディープn型ウェル310と、n型ウェル311と、接点312と、第1の金属層313と、第1のビア314と、第2の金属層315と、第2のビア316と、第3の金属層317とを含むことができる。第2のタイプA’ビルディングブロック302のベース層の付加的詳細は、図7Bを参照して前述のものに類似し得る。当業者は、第1のタイプA’ビルディングブロック301および第2のタイプB’ビルディングブロック302の幾何学形状が、異なり得ることを理解するであろう。例えば、第1のタイプA’ビルディングブロック301のプレート309は、図17Eに見られるように、第2のタイプA’302のプレート309と異なるプレート幅を有し得る。図17Dは、線17D-17Dに沿った図17Aのパッド回路の断面である。第3のタイプA’ビルディングブロック303は、第1および第2のタイプA’ビルディングブロック301、302と同一基板307に形成することができる。第3のタイプA’ビルディングブロック303は、プレート309と、ディープn型ウェル310と、n型ウェル311と、接点312と、第1の金属層313と、第1のビア314と、第2の金属層315と、第2のビア316と、第3の金属層317とを含むことができる。第3のタイプA’ビルディングブロック303の付加的詳細は、図7Bに関連して前述のようなものであり得る。図17Eは、図17Aのパッド回路の活性およびポリシリコン層の上部平面図である。図17Fは、図17Aのパッド回路の接触および第1の金属層の上部平面図である。図17Eに示されるように、ビルディングブロック301-303はそれぞれ、上方から見ると、複数の列のエミッタ320、322および複数の列のコレクタ321を含む。エミッタ320、322およびコレクタ321の列は、実質的に、相互に平行に延在する。図17Fに示されるように、パッド回路300の周縁の両方上にあるエミッタ320は、単一列の接点を有し得る一方、パッド回路300およびコレクタ321の周縁上にないエミッタ322は、複列の接点を有し得る。エミッタ320、コレクタ321、およびエミッタ322の接点は、図17F-17Hに示されるように、第1および第2のビアを積層させるように離間させることができる。n型拡散レジスタ323は、図7Aを参照して前述のものに類似する抵抗を有し得る。各n型拡散レジスタ323は、例えば、幅WR0.7μmおよび長さLR9μmを有し得る。図17E-17Fに示されるように、ガードリング325は、2列の接点を通して、接続することができる。加えて、基板ガードリング326は、複列の接点と接触することができる。プレート327aおよびプレート327bはそれぞれ、10個のフィンガを有し得、各プレートは、プレート長、例えば、約0.5μmを有し得る。プレート327aは、幅、例えば、約615μmを有し得、プレート327bは、幅、例えば、約300μmを有し得る。拡散重複に対する接点は、例えば、約2μmであり得る。図17Gは、図17Aのパッド回路の第1の金属層313および第1のビア層314の上部平面図である。4列のビア340を、NPNバイポーラトランジスタのドレインに接触するように提供することができる。図17Hは、図17Aのパッド回路の第1のビア層314、第2の金属層315、および第2のビア層316の上部平面図である。図17Iは、図17Aのパッド回路の第3の金属層317、および第2のビア層316の上部平面図である。図17A-17Iは、カスケード化されたパッド回路のための一特定のレイアウトの構築および寸法を説明するが、当業者は、本実施例は、例示目的のためであることを理解するであろう。パッド回路ビルディングブロックは、種々の方法で形成することができ、例えば、パッド回路の加工プロセスおよび用途を含む、種々の要因に応じて、異なる回路レイアウトを有し得る。図18Aは、図11Bのパッド回路の一実装の斜視図である。例示されるパッド回路400は、第1のタイプB’ビルディングブロック401と、第2のタイプB’ビルディングブロック402とを含む。第1および第2のタイプB’ビルディングブロック401、402のレイアウトは、タイプB’ビルディングブロック401、402両方が、明確にするために、図18Aから省略されている、接合パッド下に嵌合し得るように構成される。タイプA’ビルディングブロック等の付加的ビルディングブロックは、接合パッドに隣接して設置することができ、例えば、金属層を変化させることによって、カスケード式に含むことができる。したがって、電力管理IC20等のパッド回路400を使用するICは、特定の電子システムまたは用途のために構成することができる。図18Bは、線18B-18Bに沿った図18Aのパッド回路の断面である。第1のタイプB’ビルディングブロック401は、基板407と、プレート409と、ディープn型ウェル410と、n型ウェル411と、接点412と、第1の金属層413と、第1のビア414と、第2の金属層415と、第2のビア416と、第3の金属層417と、保護層418とを含む。図8Bに示されるタイプB’ビルディングブロック231とは対照的に、図18BのタイプB’ビルディングブロック401、402は、バックエンド処理とともに例示される。ディープn型ウェル410およびn型ウェル411は、第1と第2のタイプB’ビルディングブロック401、402間等のビルディングブロックの電気的絶縁、ならびに基板407からの各ビルディングブロックの電気絶縁を提供することができる。第1のタイプB’ビルディングブロックのベース層の付加的詳細は、図8Bに関連して前述のものに類似し得る。センサインターフェースを含む、電子システムの実施例の概要ある実装では、パッド保護回路は、インターフェースに電気的に接続される、複数のパッドに保護を提供するように構成することができる。パッド回路は、ICの他のノードまたはパッドへのインターフェースに接続される、パッドで受けられる過渡信号事象と関連付けられる電流を迂回させ、それによって、過渡信号保護を提供するように構成することができる。過渡信号事象が存在しないとき、パッド保護回路は、高インピーダンス/低漏出状態のままであって、それによって、漏出電流から生じる静的電力損失を低減または最小にし、漏出感応回路の動作を改善することができる。パッド保護回路は、所望の保護性能を達成するように選択された複数のビルディングブロックを有し得る。パッド保護回路を使用して、保護を多数のパッドに提供することによって、パッド保護回路は、比較的にロバストな保護を提供する一方、比較的に少量のIC面積を使用することができる。例えば、過渡信号保護を提供するために使用される、ビルディングブロックの一部は、パッド間で共有され、それによって、各パッドのために、ビルディングブロックの別個のスタックを使用する方式と比較して、パッド保護回路の面積を縮小することができる。パッド保護回路は、所定の安全範囲内に、パッドのそれぞれの電圧を維持し、かつ許容限度内に、パッドのそれぞれ間の電圧を維持するように構成することができる。図19は、種々の実施形態による1つ以上のパッド保護回路を含むことができる、電子システム1900の別の実施例の概略ブロック図である。電子システム1900は、制御ユニット1901と、複数のセンサ1902a-1902eと、制御ユニット1901を複数のセンサ1902a-1902eに電気的に接続する、インターフェース1903とを含む。例示される電子システム1900は、例えば、自動車用センサ用途のためのセンサインターフェースシステムであり得る。例えば、電子システム1900は、多センサ用途のための高速双方向データ転送を提供する、周辺センサインターフェース5PSI5システムであり得る。インターフェース1903は、制御ユニット1901と複数のセンサ1902a-1902eとの間でデータを通信するために使用される、複数の線を含むことができる。例えば、図19に例示されるように、インターフェース1903は、信号線SIGNALおよび接地線GROUNDを含むことができる。ある実装では、インターフェース1903は、2線電流インターフェースであることができ、インターフェースに接続される素子は、SIGNALおよびGROUND線を含む、電気ループを通して、電流を送信することによって、インターフェースを介して,通信することができる。例えば、電流は、制御ユニット1901またはセンサ1902a-1902eのいずれかによって、SIGNAL線上で生成され、接地線GROUND上の通信素子に戻ることができる。電流の一部は、レジスタを通過し、素子によって感知され得る、電圧を生成することができる。インターフェースは、2線電流インターフェースであり得るが、インターフェース1903は、例えば、差動電圧インターフェースを含む、任意の好適なセンサインターフェースであり得る。制御ユニット1901は、同期および/または非同期タイミングを使用して、複数のセンサ1902a-1902eと通信することができる。しかしながら、ある実装では、制御ユニット1901は、データをセンサ1902a-1902eに送信する必要はない。例えば、センサ1902a-1902eは、周期的に、制御ユニット1901に一方向にデータを送信するように構成することができる。ある実装では、制御ユニット1901は、バスを介して、複数のセンサと並列に電気的に接続され、バス上のセンサはそれぞれ、アドレスが割り当てられ得る。バス構成では、SIGNALおよびGROUND線は、センサ1902a、1902eに対して示されたものと同様に、センサと並列に電気的に接続することができる。センサは、バス構成を使用して、制御ユニット1901に電気的に接続することができるが、他の実装も可能である。例えば、ある実装では、専用2地点間インターフェースが、制御ユニット1901とセンサのうちの1つ以上との間に提供される。加えて、いくつかの実装では、制御ユニット1901は、複数のセンサが、直列チェーンに接続される、デイジーチェーン構成を使用して、センサの全部または一部に電気的に接続することができる。例えば、センサ1902b-1902dは、デイジーチェーン式に配置される。デイジーチェーンの初期化の間、チェーン内の第1のセンサは、チェーン内のその位置に基づいて、アドレスを割り当てられ得、その後、第1のセンサは、チェーン内の第2のセンサに供給電圧を提供することができる。本プロセスは、デイジーチェーン内の各センサが初期化されるまで,反復することができる。1つのデイジーチェーンのみ、図19に例示されたが、制御ユニット1901は、複数のデイジーチェーンに並列に電気的に接続することができる。例えば、1つ以上の付加的センサは、センサ1902aおよび/またはセンサ1902e後、デイジーチェーン式に接続することができる。各デイジーチェーンは、2つ以上のセンサ、例えば、約2つから約4つのセンサを含む、チェーン等、任意の好適な長さを有し得る。センサ1902a-1902eは、複数のダイおよび/または他のビルディングブロックを含むことができる。例えば、例示されるセンサ1902aは、微小電気機械システムMEMSダイ1910と、集積回路IC1911と、第1のレジスタ1912と、第2のレジスタ1913と、第1のキャパシタ1914と、第2のキャパシタ1915とを含む。MEMSダイ1910は、センサによって取得されたセンサデータに対応する電気信号を生成するために使用され得る、加速度計および/またはジャイロスコープ等、1つ以上の機械的センサを含むことができる。MEMSダイ1910は、例えば、MEMSダイ1910から受信した信号を処理するために使用される、特定用途向け集積回路ASICであり得るIC1911に電気的に結合することができる。一特定のセンサ構成が、図19に例示されるが、他の実装も可能である。加えて、センサ1902a-1902eはそれぞれ、同一実装を有する必要はない。例示されるIC1911は、第1のパッドVPXと、第2のパッドVNXと、第3のパッドGNDと、内部回路1920と、保護回路1921と、スイッチ1922と、電流源1923とを含む。第1のレジスタ1912は、インターフェース1903のSIGNAL線および第2のレジスタ1913の第1の端部に電気的に接続される第1の端部と、第1のキャパシタ1914の第1の端部およびIC1911の第1のパッドVPXに電気的に接続される第2の端部とを含む。第2のレジスタ1913はさらに、第2のキャパシタ1915の第1の端部およびIC1911の第2のパッドVNXに電気的に接続される第2の端部を含む。第1のキャパシタ1914はさらに、第2のキャパシタ1915の第2の端部、インターフェース1903のGROUND線、およびIC1911の第3のパッドGNDに電気的に接続される第2の端部を含む。SIGNAL線を、図19に示されるように、第1および第2のパッドVPX、VNXの両方に電気的に接続することは、SIGNAL線が、IC1911の単一パッドに電気的に接続される方式と比較して、インターフェース1903の減衰性能を改善する補助をすることができる。スイッチ1922および電流源1923は、第2のパッドVNXと第3のパッドGNDとの間に直列に電気的に接続される。内部回路1920は、第1のパッドVPXに電気的に接続され、第2のパッドVPX上の信号レベルを感知するために使用することができる。内部回路1920は、測定された信号レベルを使用して、例えば、電流源1923の振幅を制御し、および/またはスイッチ1922の状態を制御することができる。センサ1902aに保護を提供する補助をするために、保護回路1921は、第1および第2のパッドVPX、VNXと第3のパッドGNDに電気的に接続することができる。以下に詳細に説明されるように、保護回路1921は、複数のパッド間の電位を制御するために使用することができる。例えば、保護回路1921は、第1のパッドVPXと第2のパッドVNXとの間、第1のパッドVPXと第3のパッドGNDとの間、および第2のパッドVNXと第3のパッドGNDとの間の電位を制御することができる。このように、保護を提供することによって、保護回路1921は、第1と第2のパッドVPX、VNXとの間に差動保護、ならびに第1および第2のパッドVPX、VNXと基準第3パッドGNDとの間に共通モード保護を提供するために使用することができる。保護回路1921は、第1および第2のパッドVPX、VNXの所望の保護特性を達成するように選択された複数のビルディングブロックを含むことができる。加えて、第1のパッドVPXと第3のパッドGNDとの間の降伏経路内で使用されるビルディングブロックの一部は、第2のパッドVNXと第3のパッドGNDとの間の降伏経路内で使用されるものと共有することができ、したがって、パッド保護回路1921は、第1および第2のパッドVPX、VNXのそれぞれに対して、ビルディングブロックの独立スタックを採用する設計と比較して、より小さい面積を有し得る。パッド保護回路1921は、センサインターフェースの文脈において例示されるが、パッド保護回路1921は、広範囲のICおよび他の電子機器において採用することができる。例えば、パッド保護回路1921は、例えば、図2の電力管理IC20等の電力管理ICを含む、任意の他の好適な電子システムにおいて採用することができる。図20Aは、一実施形態によるパッド保護回路2000の概略ブロック図である。例示されるパッド保護回路2000は、第1の保護サブ回路2001と、第2の保護サブ回路2002と、第3の保護サブ回路2003とを含む。パッド保護回路2000は、第1のパッド2004、第2のパッド2005、および第3のパッド2006に電気的に接続される。一実施形態では、パッド保護回路2000は、モノリシック集積回路内に埋設される。第1の保護サブ回路2001は、第1のパッド2004に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第2の保護サブ回路2002は、第2のパッド2005に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第3の保護サブ回路2003は、ノードNCOMMONに電気的に接続される第1の端部と、第3のパッド2006に電気的に接続される第2の端部とを含む。第1、第2、および第3の保護サブ回路2001-2003は、各々、パッド保護回路の所望の信頼性および/または性能パラメータを達成するために、カスケード式に電気的に接続される1つ以上のビルディングブロックを含むことができる。第1の保護サブ回路2001は、第1のパッド2004とノードNCOMMONとの間に、カスケード式に配置される第1のビルディングブロック2010と、第2のビルディングブロック2011と、第3のビルディングブロック2012とを含む。第2の保護サブ回路2002は、第2のパッド2005およびノードNCOMMONとの間に、カスケード式に配置される第1のビルディングブロック2013と、第2のビルディングブロック2014と、第3のビルディングブロック2015とを含む。第3の保護サブ回路2003は、ノードNCOMMONと第3のパッド2006との間に、カスケード式に配置される第1のビルディングブロック2016と、第2のビルディングブロック2017と、第3のビルディングブロック2018とを含む。パッド保護回路2000は、例えば、図19のパッド保護回路1921であり得る。第1および第2のパッド2004、2005は、例えば、図19の第1および第2のパッドVPX、VNX等、インターフェースに接続されるパッドであり得る。第3のパッド2006は、例えば、接地または供給パッド等、比較的大きい分流電流に対処するように構成される、電子システムの低インピーダンスパッドであり得る。図20Aは、第3のサブ回路2003の第2の端部が、第3のパッド2006に電気的に接続される構成を例示するが、ある実装では、第3のサブ回路2003の第2の端部は、ICの任意の好適な低インピーダンスノードに電気的に接続することができる。第1、第2、および第3の保護サブ回路2001-2003は、所望のパッド保護特性を達成するように選択されたビルディングブロックを含むことができる。例えば、第1の保護サブ回路2001のビルディングブロック2010-2012および第3の保護サブ回路2003のビルディングブロック2016-2018は、第1のパッド2004と第3のパッド2006との間の保護特性を定義することができる。加えて、第2の保護サブ回路2002のビルディングブロック2013-2015および第3の保護サブ回路2003のビルディングブロック2016-2018は、第2のパッド2005と第3のパッド2006との間の保護特性を決定することができる。さらに、第1の保護サブ回路2001のビルディングブロック2010-2012および第2の保護サブ回路2002のビルディングブロック2013-2015は、第1と第2のパッド2004、2005との間の保護特性を定義することができる。各保護サブ回路についてのビルディングブロックのタイプおよび数を選択することによって、電子システムの保護特性を決定することができる。第1、第2、および第3の保護サブ回路2001-2003は、各々、3つのビルディングブロックのカスケードを含むように例示されるが、第1、第2、および第3のサブ回路2001-2003はそれぞれ、同一または異なるタイプのより多いあるいはより少ないビルディングブロックを含むことができる。ある実装では、第1、第2、および/または第3の保護サブ回路2001-2003は、単一ビルディングブロックを含むことができる。例示されるノードNCOMMONは、第1のパッド2004、第2のパッド2005、または第3のパッド2006と直接的には関連付けられていない。例えば、第1、第2、および第3の保護サブ回路2001-2003は、各々、ノードNCOMMONと第1、第2、および第3のパッド2004-2006との間に電気的に結合され、保護回路2001-2003は、過渡電気事象が存在しないとき、比較的高いインピーダンスを有する。ある実装では、ノードNCOMMONは、集積回路の内部ノードであり、外部からアクセスすることが不可能である。例えば、ノードNCOMMONは、直接、ICのパッドに接続される必要はない。一実施形態では、第1のパッド2004は、第1の信号パッドであり、第2のパッド2005は、第2の信号パッドであり、第3のパッド2006は、接地パッドであり、パッド保護回路2000は、過渡電気事象保護を第1および第2の信号パッドに提供するために使用される。過渡電気事象が、第1の信号パッドにおいて受けられると、第1および第3の保護サブ回路2001、2003のビルディングブロックは、降伏条件に到達し得、この降伏条件において、低インピーダンス経路が、第1および第3の保護サブ回路2001、2003を通して接地パッドまで提供される。同様に、過渡電気事象が、第2の信号パッドにおいて受けられると、第2および第3の保護サブ回路2002、2003のビルディングブロックは、降伏条件に到達し得、この降伏条件において、低インピーダンス経路が、第2および第3の保護サブ回路2002、2003を通して接地パッドまで提供され得る。保護回路2000はまた、第1と第2の信号パッドとの間の電圧差を発生させる差動過渡電気事象に対して保護を提供し、それによって、所定の安全範囲内に信号パッド間の電圧を維持し、信号パッド間の電圧差に敏感な回路を保護することができる。例えば、過渡電気事象が、電圧差を第1と第2の信号パッドとの間に発生させると、第1および第2の保護サブ回路2001、2002内のビルディングブロックは、降伏条件に到達し得、その降伏条件において、低インピーダンス経路が第1と第2の信号パッドとの間に提供される。図20Bは、別の実施形態によるパッド保護回路2050の概略ブロック図である。例示されるパッド保護回路2050は、第1の保護サブ回路2051と、第2の保護サブ回路2052と、第3の保護サブ回路2053とを含む。パッド保護回路2050は、第1のパッド2004、第2のパッド2005、および第3のパッド2006に電気的に接続される。図20Bのパッド保護回路2050は、図20Aのパッド保護回路2000と類似している。しかしながら、図20Aのパッド保護サブ回路2001-2003とは対照的に、図20Bのパッド保護サブ回路2051-2053は、それぞれ、第1、第2、および第3の保護サブ回路2051-2053の降伏特性を制御するために使用され得る第1、第2、および第3の制御ブロック2061-2063をさらに含む。例えば、パッド保護サブ回路2051-2053において使用されるビルディングブロックが、図7A-8BのタイプA’およびタイプB’ビルディングブロックに示されるゲート型バイポーラトランジスタ等のゲート型バイポーラトランジスタを含む実装においては、制御ブロック2061-2063は、過渡信号検出のために、およびビルディングブロックのターンオン特性を制御するために、MOS素子のゲートの電位を制御するように使用することができる。例えば、制御ブロックは、少なくとも、ビルディングブロックのトリガ電圧を制御するために、ビルディングブロック内のゲート型バイポーラトランジスタのゲートに対するバイアス電圧を生成するように使用することができる。制御ブロックの2つの例示的構成は、図28Aおよび28Bに関して、以下に詳細に説明される。制御ブロック2061-2063はそれぞれ、パッド保護サブ回路2051-2053内において、各ビルディングブロックに電気的に接続されるように例示されるが、制御ブロック2061-2063は、保護特性の選択のために、保護サブ回路のビルディングブロックの一部のみに、1つ以上の制御信号を提供するように構成することができる。加えて、制御ブロック2061-2063は、ビルディングブロックの信号伝達条件を感知する補助をするためのビルディングブロックの他のノードへの接続等、例示されるものに加え、付加的接続を含むことができる。図20A-20Bのパッド保護回路2000、2050は、例えば、図5AのタイプAビルディングブロック、図5BのタイプBビルディングブロック、図5CのタイプCビルディングブロック、図7AのタイプA’ビルディングブロック、図8AのタイプB’ビルディングブロック、および/または後述のビルディングブロックのいずれかを含む、本明細書に説明されるビルディングブロックの任意の好適な組み合わせを採用することができる。図21A-21Bは、図20Aおよび20Bのパッド保護回路、ならびに、例えば、図4Aおよび4Bに関連して前述のパッド回路を含む、本明細書に説明される他のパッド回路において使用することができる、ビルディングブロックタイプの一実施形態を示す。図21Aは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。例示されるタイプDビルディングブロック2100は、第1のパッド2101と第2のパッド2102との間に、カスケード式に接続することができ、第1のダイオード2103と、第2のダイオード2104と、NPNバイポーラトランジスタ2105と、ゲート型NPNバイポーラトランジスタ2106と、第1のレジスタ2107と、第2のレジスタ2108と、第3のレジスタ2109とを含む。ゲート型NPNバイポーラトランジスタ2106は、図6Bに関連して前述のものに類似する構造を有し得る。第1のパッド2101は、例えば、図20A-20Bの第1または第2のパッド2004、2005であり得、第2のパッド2102は、例えば、図20A-20Bの第3のパッド2006であり得る。第1のダイオード2103は、第2のパッド2102に電気的に接続されるアノードと、ノードN5において、NPNバイポーラトランジスタ2105のコレクタ、ゲート型NPNバイポーラトランジスタ2106のコレクタ、および第2のダイオード2104のカソードに電気的に接続されるカソードとを含む。ノードN5は、図20A-20Bに例示されるカスケードのいずれか等、カスケード式に、別のビルディングブロックに、図20A-20BのノードNCOMMON等のビルディングブロックの異なるカスケードに接続されるノードに、または第1のパッド2101に、電気的に接続することができる。第1のレジスタ2107は、NPNバイポーラトランジスタ2105のベースに電気的に接続される第1の端部と、ノードN6において、NPNバイポーラトランジスタ2105のエミッタ、ゲート型NPNバイポーラトランジスタ2106のエミッタおよびゲーとをよび第3のレジスタ2109の第1の端部に、電気的に接続される第2の端部とを含む。ノードN6は、カスケード式に、別のビルディングブロックに、図20A-20BのノードNCOMMON等のビルディングブロックの異なるカスケードに接続されるノードに、または第2のパッド2102に、電気的に接続することができる。第2のレジスタ2108は、ゲート型NPNバイポーラトランジスタ2106のベースに電気的に接続される第1の端部と、第2のダイオード2104のアノードおよび第3のレジスタ2109の第2の端部に電気的に接続される第2の端部とを含む。第1のレジスタ2107は、例えば、約0.1Ωと約10Ωとの間の範囲の抵抗、例えば、約1.5Ωを含む、任意の好適な抵抗を有し得る。第2のレジスタ2108は、例えば、約0.1Ωと約10Ωとの間の範囲の抵抗、例えば、約0.8Ωを有し得る。印加可能抵抗量は、当業者によって、容易に決定されるであろう。第1および第2のレジスタ2107、2108は、例えば、図21Bに関連して以下に説明されるように、ウェル抵抗からを含む、任意の好適な方法において形成することができる。第3のレジスタ2109は、例えば、約50Ωと約500kΩとの間の範囲の抵抗、例えば、約500Ωを有し得る。抵抗量は、当業者によって、容易に決定されるであろう。ある実装では、第3のレジスタ2109は、標的抵抗を達成するように選択された長さおよび幅を有する、ポリシリコンを使用して形成される。後述の図21Cに示される構成等、ある実装では、第3のレジスタ2109は、直接、ゲート型NPNバイポーラトランジスタ2106のゲートおよびエミッタを第2のダイオード2104のアノードに接続するように、省略することができる。ビルディングブロック2100は、単独で、または図20A-20Bに示されるパッド保護サブ回路のいずれかにおいて、他のビルディングブロックと組み合わせて、配置することができる。第2のパッド2102は、例えば、比較的大きい分流電流に対処するように構成される、低インピーダンスパッドであり得る。過渡信号事象は、第1のパッド2101において受けられ得る。過渡信号事象が、第1のパッド2101に対して、負である電圧を有する場合、第1のダイオード2103は、順方向にバイアスされた状態となり、センサインターフェースの内部回路等、第1のパッド2101に接続される回路を保護し得る、電流を提供することができる。加えて、ある実装では、第2のダイオード2104は、第1のパッド2101の電圧を降下させる、負の過渡電気事象に対して、付加的保護を提供する補助をすることができる。第1のパッド2101で受けられる過渡信号事象が、第1のパッド2101に対して、正である電圧を有する場合、ゲート型NPNバイポーラトランジスタ2106は、過渡信号保護を提供する補助をすることができる。例えば、タイプDビルディングブロックのトリガ電圧VT_Dは、ゲート型NPNバイポーラトランジスタ2106のコレクタ-エミッタ降伏電圧に基づき得る。いくつかの構成では、NPNバイポーラトランジスタ2105はまた、正の過渡電気事象の間、電流のための付加的経路を提供することによって、過渡信号保護を提供する補助をすることができる。ゲート型NPNバイポーラトランジスタ2106のゲートおよびコレクタは、キャパシタを形成するように機能することができ、変位電流を増加させることによって、正の電圧を有する過渡信号事象が、第1のパッド2101上で受けられるとき、ゲート型NPNバイポーラトランジスタ2106が、その性能を果たす程度を向上させ得る。例えば、第1のパッド2101上で受けられた過渡信号事象が、ノードN5に、変化率dVN5/dtを有させ、ゲート型NPNバイポーラトランジスタ2106のゲートとコレクタとの間の静電容量が、値C2106を有する場合、キャパシタによって、約C2106dVN5/dtに等しい変位電流が、注入され得る。本電流の一部は、ゲート型NPNバイポーラトランジスタ2106のベースに注入することができ、タイプDビルディングブロック2100が、過渡信号保護と関連付けられた低インピーダンス降伏状態に入る速度を増加させ得る。加えて、NPNバイポーラトランジスタ2105もまた、正の過渡電気事象の間、降伏するように構成される、実装では、変位電流の一部は、NPNバイポーラトランジスタ2105のベースに注入することができる。過渡信号事象は、正常信号動作条件の範囲と比較して、比較的高速上昇および降下時間例えば、約0.1nsから約1.0μsと関連付けられ得るため、過渡電気事象の間のノードN5の変化率は、比較的高速であって、したがって、変位電流は、比較的大きくなり得る。正常動作の間、ゲート型NPNバイポーラトランジスタ2106は、比較的に低漏出を有し得る。例えば、ゲート型NPNバイポーラトランジスタ2106は、図6Bに示される構成を使用して実装することができ、ゲート型NPNバイポーラトランジスタ2106に対する低濃度ドープドレインLDDの不在は、例えば、約-40°Cから約140°Cの比較定に広範囲の温度にわたってさえ、ゲート型NPNバイポーラトランジスタ2106の漏出を比較的に少なくさせることができる。図21Bは、図21Aのパッド保護回路ビルディングブロックの一実装の注釈付き断面を例示する。例示されるタイプDビルディングブロック2100は、p型基板2121と、n型活性面積2111a-2111eと、p型活性面積2113a-2113dと、n型ウェル2118a、2118bと、p型ウェル2112と、n型埋込層2119と、ゲート2115a、2115bと、ゲート酸化物2116a、2116bとを含む。断面は、ゲート型NPNバイポーラトランジスタ2106a、2106b、NPNバイポーラトランジスタ2105a、2105b、第1のレジスタ2107a、2107b、第2のレジスタ2108a、2108b、第1のダイオード2103a、2103b、および第2のダイオード2104a、2104b等、形成される回路素子の実施例を例示するように注釈が付けられている。略図はまた、ある実装では含まれ得、例えば、n型拡散および/またはポリを使用することによって、形成され得る、第3のレジスタ2109a、2109bを示すように注釈が付けられている。図21Bに例示されるように、p型ウェル2112は、基板2121の表面2120上に配置される。n型ウェル2118a、2118bは、p型ウェル2112の両側のp型ウェル2112に隣接する基板2121の表面2120上に配置される。ある実装では、n型ウェル2118a、2118bは、p型ウェル2112を基板2121上方から見るとき、p型ウェル2112を囲繞する、リングの一部を形成する。n型埋込層2119は、n型ウェル2118a、2118b、およびp型ウェル2112の真下に配置される。p型活性面積2113aは、p型ウェル2112と反対のn型ウェル2118aの片側の基板2121の表面2120上に配置される。同様に、p型活性面積2113dは、p型ウェル2112と反対のn型ウェル2118bの片側の基板2121の表面2120上に配置される。p型活性面積2113a、2113dは、パッド2102に電気的に接続される。n型活性面積2111aは、基板2121の表面2120上のn型ウェル2118a内に配置される。同様に、n型活性面積2111eは、基板2121の表面2120上のn型ウェル2118b内に配置される。n型活性面積2111a、2111eは、ノードN5に電気的に接続される。ゲート酸化物2116a、2116bは、p型ウェル2112上方の基板2121の表面2120にわたって配置され、ゲート2115a、2115bは、それぞれ、ゲート酸化物2116a、2116bにわたって配置される。p型活性面積2113b、2113cおよびn型活性面積2111b-2111dは、基板2121の表面2120上のp型ウェル2112内に配置される。例えば、n型活性面積2111b、2111cは、ゲート2115aの両側のp型ウェル2112内に配置され、n型活性面積2111c、2111dは、ゲート2115bの両側のp型ウェル2112内に配置される。加えて、p型活性面積2113bは、n型活性面積2111cと反対のn型活性面積2111bの片側のp型ウェル2112内に配置され、p型活性面積2113cは、n型活性面積2111cと反対のn型活性面積2111dの片側のp型ウェル2112内に配置される。p型活性面積2113b、2113cは、それぞれ、第3のレジスタ2109a、2109bを通して、ノードN6に電気的に接続される。ゲート2115a、2115bおよびn型活性面積2111cは、ノードN6に電気的に接続され、n型活性面積2111b、2111dは、ノードN5に電気的に接続される。ある実装では、ゲート2115a、2115bは、ノードN6にではなく、制御ブロックの制御ノードに電気的に接続される。例えば、例示されるビルディングブロック2100は、図20Bに例示される保護サブ回路のいずれかに含まれ得、ゲート2115a、2115bは、図20Bの制御ブロック2061-2063のうちの1つを使用して、バイアスすることができる。NPNバイポーラトランジスタ2105a、2105bは、p型ウェル2112と、n型埋込層2119と、n型活性面積2111cと、から形成することができ、垂直寄生NPN素子であり得る。例えば、NPNバイポーラトランジスタ2105a、2105bはそれぞれ、n型活性面積2111cから形成されるエミッタと、p型ウェル2112から形成されるベースと、n型埋込層2119から形成されるコレクタとを有し得る。ゲート型NPNバイポーラトランジスタ2106a、2106bは、p型ウェル2112と、n型活性面積2111b-2111dと、ゲート2115a、2115bと、から形成することができ、側方寄生ゲート型NPN素子であり得る。例えば、ゲート型NPNバイポーラトランジスタ2106aは、n型活性面積2111cから形成されるエミッタと、p型ウェル2112から形成されるベースと、n型活性面積2111bから形成されるコレクタと、ゲート2115aから形成されるゲートとを有し得る。同様に、ゲート型NPNバイポーラトランジスタ2106bは、n型活性面積2111cから形成されるエミッタと、p型ウェル2112から形成されるベースと、n型活性面積2111dから形成されるコレクタと、ゲート2115bから形成されるゲートとを有し得る。ある実装では、ゲート型NPNバイポーラトランジスタ2106a、2106bは、低濃度ドープドレインLDD領域を含まず、したがって、図6Bに関連して図示および前述のものに類似する構造を有し得る。第1のダイオード2103a、2103bは、p型基板2121と、n型埋込層2119と、n型ウェル2118a、2118bと、から形成することができる。例えば、第1のダイオード2103aは、p型基板2121から形成されるアノードと、n型埋込層2119およびn型ウェル2118aから形成されるカソードとを有し得る。加えて、第1のダイオード2103bは、p型基板2121から形成されるアノードと、n型埋込層2119およびn型ウェル2118bから形成されるカソードとを有し得る。第2のダイオード2104a、2104bは、p型ウェル2112と、p型活性面積2113b、2113dと、n型活性面積2111b、2111dと、から形成することができる。例えば、第2のダイオード2104aは、p型ウェル2112およびp型活性面積2113bから形成されるアノードと、n型活性面積2111bから形成されるカソードとを有し得る。加えて、第2のダイオード2104bは、p型ウェル2112およびp型活性面積2113dから形成されるアノードと、n型活性面積2111dから形成されるカソードとを有し得る。第1のレジスタ2107a、2107bは、それぞれ、p型活性面積2113b、2113dとNPNバイポーラトランジスタ2105a、2105bのベースとの間のp型ウェル2112の抵抗から形成することができる。加えて、第2のレジスタ2108a、2108bは、それぞれ、p型活性面積2113b、2113dとゲート型NPNバイポーラトランジスタ2106a、2106bのベースとの間のp型ウェル2112の抵抗から形成することができる。第3のレジスタ2109a、2109bは、ある実装では含まれ得、ポリシリコン、拡散、および/または第3のレジスタ2109a、2109bが形成される、他の材料の抵抗を表し得る。しかしながら、第3のレジスタ2109a、2109bは、以下に説明されるように、図21Cに例示されるもの等、ビルディングブロックを形成するように、省略することができる。n型ウェル2118a、2118bおよびn型埋込層2119は、p型ウェル2112をp型基板2121から電気的に絶縁し、それによって、p型基板2121およびp型ウェル2112を異なる電位で動作させることによって、例示されるビルディングブロックの柔軟性を向上させる補助をすることができる。本明細書で使用され、当業者によって理解されるように、用語n型埋込層は、例えば、シリコンオンインシュレータSOI技術またはディープn型ウェル技術において使用されるものを含む、任意の好適なn型埋込層を指す。図21AのタイプDビルディングブロック2100の一実装が、図21Bに示されるが、他の実装も可能である。加えて、ある詳細は、明確にするために、図21Bから省略されている。例えば、タイプDビルディングブロック2100は、バックエンド処理を受け、接点および金属化を形成することができ、例示される接続を形成するために使用され得る。加えて、タイプDビルディングブロック2100は、浅トレンチ領域、ディープトレンチ領域、または異なる電気ノードに接続される活性面積間のシリコンの局所酸化LOCOS領域等、絶縁領域を含むことができる。絶縁領域の形成は、基板2121にトレンチをエッチングし、トレンチを二酸化硅素等の誘電体で充填し、化学機械平坦化等の任意の好適な方法を使用して、過剰な誘電体を除去するステップを伴うことができる。当業者は、図21Bに示される断面が、図21Aに示される同等回路に対応し得ることを理解するであろう。例えば、NPNバイポーラトランジスタ2105a、2105bは、NPNバイポーラトランジスタ2105によって表すことができ、ゲート型NPNバイポーラトランジスタ2106a、2106bは、ゲート型NPNバイポーラトランジスタ2106によって表すことができ、第1のダイオード2103a、2103bは、第1のダイオード2103によって表すことができ、第2のダイオード2104a、2104bは、第2のダイオード2104によって表すことができ、第1のレジスタ2107a、2107bは、第1のレジスタ2107によって表すことができ、第2のレジスタ2108a、2108bは、第2のレジスタ2108によって表すことができ、第3のレジスタ2109a、2109bは、第3のレジスタ2109によって表すことができる。図21Cは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。ビルディングブロックタイプは、図20Aおよび20Bのパッド保護回路、ならびに、例えば、前述の図4Aおよび4Bのパッド回路を含む、本明細書に説明される他のパッド回路において使用することができる。例示されるタイプD’ビルディングブロック2150は、第1のパッド2101と第2のパッド2102との間に、カスケード式に接続することができ、第1のダイオード2103と、第2のダイオード2104と、NPNバイポーラトランジスタ2105と、ゲート型NPNバイポーラトランジスタ2106と、第1のレジスタ2107と、第2のレジスタ2108とを含む。図21Cの例示されるタイプD’ビルディングブロック2150は、図21AのタイプDビルディングブロック2100に類似する。しかしながら、図21AのタイプDビルディングブロック2100とは対照的に、図21CのタイプD’ビルディングブロック2150は、第3のレジスタ2109を含まない。第3のレジスタ2109の省略は、第2のパッド2102から、第2のダイオード2104を通した、第1のパッド2101への抵抗を低減させることによって、負の過渡電気事象に対して、タイプD’ビルディングブロックの性能を改善する補助をし得る。しかしながら、図21Aの第3のレジスタ2109の除去はまた、レジスタの除去が、ゲート型NPNバイポーラトランジスタ2106のベースとエミッタとの間の抵抗を低減させ、したがって、ベース-エミッタ接合点が、正の過渡電気事象の間、順方向にバイアスされた状態となる速度を低下させ得るため、正の過渡電気事象に対して、ビルディングブロックのターンオン応答を低下させ得る。故に、タイプDビルディングブロックおよび/またはタイプD’ビルディングブロックは、選択的に、保護回路が使用されている用途等の種々の要因および動作条件に応じて、保護回路内でビルディングブロックとして使用することができる。図22は、別の実施形態によるパッド保護回路の回路図である。例示されるパッド保護回路2200は、第1のタイプD’ビルディングブロック2150aと、第2のタイプD’ビルディングブロック2150bと、第3のタイプD’ビルディングブロック2150cと、第4のタイプD’ビルディングブロック2150dとを含む。パッド保護回路2200は、図20A-20Bに関して前述された、第1のパッド2004、第2のパッド2005、および第3のパッド2006に電気的に接続される。第1のタイプD’ビルディングブロック2150aは、第1のパッド2004に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第2のタイプD’ビルディングブロック2150bは、第2のパッド2005に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第3および第4のタイプD’ビルディングブロック2150c、2150dは、ノードNCOMMONと第3のパッド2006との間に、カスケード式に電気的に接続される。例えば、第3のタイプD’ビルディングブロック2150cは、ノードNCOMMONに電気的に接続される第1の端部と、第4のタイプD’ビルディングブロック2150dの第1の端部に電気的に接続される第2の端部とを含む。第4のタイプD’ビルディングブロック2150dはさらに、第3のパッド2006に電気的に接続される第2の端部を含む。第1、第2、第3、および第4のタイプD’ビルディングブロック2150a-2150dはそれぞれ、図21Cに関連して前述されたようであり得る、第1のダイオード2103と、第2のダイオード2104と、NPNバイポーラトランジスタ2105と、ゲート型NPNバイポーラトランジスタ2106と、第1のレジスタ2107と、第2のレジスタ2108とを含む。前述のように、タイプD’ビルディングブロック2150は、図21AのタイプDビルディングブロック2100の第3のレジスタ2109を欠いており、したがって、第2のダイオード2104のアノードとゲート型NPNバイポーラトランジスタ2106のゲートおよびエミッタとの間に、比較的に低インピーダンスを有する。構成図22に例示される構成における、タイプD’ビルディングブロック2150a-2150dの使用は、第1のパッド2004および/または第2のパッド2005上で受けた負の過渡電気事象に対して、保護を改善する補助をすることができる。例えば、第1のパッド2004で受けた負の過渡電気事象の間、タイプD’ビルディングブロック2150aは、負の過渡電気事象と関連付けられる電荷を分流する補助をし得る、第2のダイオード2104を通して、ノードNCOMMONと第1のパッド2004との間に、比較的に低インピーダンスを有し得る。第1、第2、第3、および第4のタイプD’ビルディングブロック2150a-2150dは、パッド保護回路2200の保護特性を決定することができる。例えば、第1、第2、第3、および第4のタイプD’ビルディングブロック2150a-2150dがそれぞれ、保持電圧約VH_D’およびトリガ電圧約VT_D’を有するとき、パッド保護回路2200は、約3VT_D’に等しい第1と第3のパッド2004、2006との間のトリガ電圧と、約3VH_D’に等しい第1と第3のパッドとの間の保持電圧を有し得る。同様に、パッド保護回路2200は、約3VT_D’に等しい第2と第3のパッド2005、2006との間のトリガ電圧と、約3VH_D’に等しい第2と第3のパッド2005、2006との間の保持電圧とを有し得る。加えて、パッド保護回路2200は、第1と第2のパッド2004、2005との間の電位差を制御する補助をし、それによって、第1と第2のパッド2004、2005との間の電圧差に敏感であり得る、差動回路等の回路を保護することができる。例えば、パッド保護回路2200は、約VT_D’に等しい第1と第2のパッド2004、2005との間の順方向および逆方向トリガ電圧と、約VH_D’に等しい第1と第2のパッド2004、2005との間の順方向および逆方向保持電圧とを有し得る。例示されるパッド保護回路2200は、動作の間、それらの間で比較的に小さい電圧差を有する、一対のパッドに保護を提供するために使用することができる。例えば、第1および第2のパッド2004、2005は、2線電流インターフェースに電気的に接続される高電圧信号パッドであり得る。信号パッドは、正常動作の間、それらの間に約5V未満の電圧差を有し得、タイプD’ビルディングブロックの保持電圧VH_D’およびトリガ電圧VT_D’は、それぞれ、約6.5Vおよび約9.5Vを上回るように選択することができる。このように、第1および第2のタイプD’ビルディングブロック2150a、2150bを通した第1と第2のパッド2004、2005との間の降伏は、正常動作の間、防止される。しかしながら、過渡電気事象が、第1と第2のパッド2004、2005との間の差を増加させると、第1および第2のタイプD’ビルディングブロック2150a、2150bは、過渡電気事象と関連付けられた電流の一部を分流するために使用され得る、パッド間に低インピーダンス経路を提供することができる。加えて、ノードNCOMMONと第3のパッド2006との間に配置される、ビルディングブロックのカスケードは、過渡電気事象が、第3のパッド2006の電圧と比較して、第1および第2のパッド2004、2005の共通モード電圧を増加させると、電流を分流する補助をすることができる。例えば、ノードNCOMMONと第3のパッド2006との間に配置されるビルディングブロックの数およびタイプは、第1のパッド2004と第3のパッド2006との間および第2のパッド2005と第3のパッド2006との間のセルの所望のトリガ電圧および保持電圧を決定するように選択することができる。例えば、正常動作電圧は約5Vから約11Vの範囲であって、最大動作電圧は、約18Vであってもよく、セルのトリガ電圧は、約25Vから約32Vの範囲内であるように選択することができ、セルの保持電圧は、約18Vから約21Vの範囲内であるように選択することができる。パッド電圧にトリガ電圧を超えさせる、過渡電気事象が、第1のパッド2004上で受けられると、低インピーダンス経路を、第1、第3、および第4のタイプD’ビルディングブロック2150a、2150c、2150dを通して、第1のパッド2004と第3のパッド2006との間に提供することができる。同様に、過渡電気事象が、第2のパッド2005上で受けられると、低インピーダンス経路を、第2、第3、および第4のタイプD’ビルディングブロック2150b-2150dを通して、第2のパッド2005と第3のパッド2006との間に提供することができる。図23A-23Bは、図20Aおよび20Bのパッド保護回路、ならびに、例えば、前述の図4Aおよび4Bのパッド回路を含む、本明細書に説明される他のパッド回路において使用することができる、ビルディングブロックタイプの別の実施形態を示す。図23Aは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。例示されるタイプEビルディングブロック2300は、PNPバイポーラトランジスタ2303を含み、第1のパッド2301と第2のパッド2302との間に、カスケード式に接続することができる。PNPバイポーラトランジスタ2303は、例えば、第1のパッド2301またはビルディングブロックの別のカスケードに共通のノードに電気的に接続することができる、ノードN7に電気的に接続されるベースを含む。PNPバイポーラトランジスタ2303はさらに、第2のパッド2302に電気的に接続される、コレクタと、ノードN8に電気的に接続される、エミッタとを含む。ノードN8はまた、例えば、第2のパッド2302に電気的に接続することができる。ある実装では、PNPバイポーラトランジスタ2303は、順方向にバイアスされたダイオードとして動作することによって、負の過渡電気事象の間、第2のパッド2302と第1のパッド2301との間に効果的保護を提供することができる。加えて、PNPバイポーラトランジスタ2303は、第1のパッド2301と第2のパッド2302との間に、比較的高い阻止電圧を提供することができ、したがって、例えば、正の過渡電気事象に対する保護が、ビルディングブロックの異なるカスケードによって提供される、実装において、使用することができる。ビルディングブロック2300は、単独で、または他のビルディングブロックと組み合わせて、配置することができる。例えば、ビルディングブロック2300は、他のビルディングブロックのカスケードと並列に電気的に接続することができる。第2のパッド2302は、例えば、比較的大きい分流電流に対処するように構成される、接地パッド等、低インピーダンスパッドであり得る。過渡信号事象は、第1のパッド2301で受け得る。過渡信号事象が、第1のパッド2301に対して、負である電圧を有する場合、PNPバイポーラトランジスタ2303のコレクタ-ベースおよびエミッタ-ベース接合点は両方とも、順方向にバイアスされ、センサインターフェースの内部回路等、第1のパッド2301に電気的に接続される回路を保護し得る、電流を提供することができる。ある実装では、ビルディングブロック2300は、順方向に最適化され、向上したダイオード型性能を提供する。ある実装では、タイプEビルディングブロック2300は、正の過渡電気事象保護を提供する、他のビルディングブロックと並列に電気的に接続され、タイプEビルディングブロック2300は、第1のパッド2301の電圧を第2のパッド2302を下回って低下させるであろう、負の過渡電気事象に対する保護のためだけに使用される。図23Bは、図23Aのパッド保護回路ビルディングブロックの一実装の注釈付き断面を例示する。例示されるタイプEビルディングブロック2300は、p型基板2321と、n型活性面積2311a、2311bと、p型活性面積2313a-2313cと、n型ウェル2318a、2318bと、p型ウェル2312と、n型埋込層2319とを含む。断面は、PNPバイポーラトランジスタ2303等、形成される回路素子の実施例を例示するように注釈が付けられている。図23Bに例示されるように、p型ウェル2312は、基板2321の表面2320上に配置される。n型ウェル2318a、2318bは、p型ウェル2312の両側のp型ウェル2312に隣接する基板2321の表面2320上に配置される。ある実装では、n型ウェル2318a、2318bは、p型ウェル2312を基板2321上方から見ると、p型ウェル2312を囲繞する、リングの一部を形成する。n型埋込層2319は、n型ウェル2318a、2318bおよびp型ウェル2312の真下に配置される。p型活性面積2313aは、p型ウェル2312と反対のn型ウェル2318aの片側の基板2321の表面2320上に配置される。同様に、p型活性面積2313cは、p型ウェル2312と反対のn型ウェル2318bの片側の基板2321の表面上に配置される。p型活性面積2313a、2313cは、パッド2302に電気的に接続される。n型活性面積2311aは、基板2321の表面2320上のn型ウェル2318a内に配置される。同様に、n型活性面積2311bは、基板2321の表面2320上のn型ウェル2318b内に配置される。n型活性面積2311a、2311bは、ノードN7に電気的に接続される。p型活性面積2313bは、基板2321の表面2320上のp型ウェル2312内に配置され、ノードN8に電気的に接続される。PNPバイポーラトランジスタ2303は、p型ウェル2312と、p型基板2321と、n型埋込層2319と、n型ウェル2318a、2318bと、から形成することができる。例えば、PNPバイポーラトランジスタ2303は、p型ウェル2312から形成されるエミッタと、n型埋込層2319およびn型ウェル2318a、2318bから形成されるベースと、p型基板2321から形成されるコレクタとを有し得る。n型ウェル2318a、2318bおよびn型埋込層2319は、p型ウェル2312をp型基板2321から電気的に絶縁する補助をし、それによって、p型ウェル2312をPNPバイポーラトランジスタ2303のエミッタとして動作させることができる。n型埋込層は、例えば、ディープn型ウェル層を含む、任意の好適な絶縁層であり得る。当業者は、図23Bに示される断面が、図23Aに示される同等回路に対応し得ることを理解するであろう。例えば、図23BのPNPバイポーラトランジスタ2303は、図23AのPNPバイポーラトランジスタ2303に対応し得る。しかしながら、図23AのタイプEビルディングブロック2300の他の実装も、図23Bに例示される実装に加え、可能である。図24は、別の実施形態によるパッド保護回路の回路図である。例示されるパッド保護回路2400は、第1のタイプDビルディングブロック2100aと、第2のタイプDビルディングブロック2100bと、第1のタイプD’ビルディングブロック2150aと、第2のタイプD’ビルディングブロック2150bと、タイプEビルディングブロック2300とを含む。パッド保護回路2400は、図20A-20Bに関連して前述のように、第1のパッド2004、第2のパッド2005、および第3のパッド2006に電気的に接続される。第1のタイプD’ビルディングブロック2150aは、第1のパッド2004に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第2のタイプD’ビルディングブロック2150bは、第2のパッド2005に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第1および第2のタイプDビルディングブロック2100a、2100bは、ノードNCOMMONと第3のパッド2006との間に、カスケード式に電気的に接続される。例えば、第1のタイプDビルディングブロック2100aは、ノードNCOMMONに電気的に接続される第1の端部と、第2のタイプDビルディングブロック2100bの第1の端部に電気的に接続される第2の端部とを含む。第2のタイプDビルディングブロック2100bはさらに、第3のパッド2006に電気的に接続される第2の端部を含む。タイプEビルディングブロック2300は、ノードNCOMMONに電気的に接続される第1の端部と、第3のパッド2006に電気的に接続される第2の端部とを含む。第1および第2のタイプD’ビルディングブロック2150a、2150bはそれぞれ、第1のダイオード2103と、第2のダイオード2104と、NPNバイポーラトランジスタ2105と、ゲート型NPNバイポーラトランジスタ2106と、第1のレジスタ2107と、第2のレジスタ2108とを含み、図21Cに関連して前述のもののようであり得る。第1および第2のタイプDビルディングブロック2100a、2100bはそれぞれ、第1のダイオード2103と、第2のダイオード2104と、NPNバイポーラトランジスタ2105と、ゲート型NPNバイポーラトランジスタ2106、第1のレジスタ2107と、第2のレジスタ2108と、第3のレジスタ2109とを含む。第1および第2のタイプD’ビルディングブロック2150a、2150bとは対照的に、第1および第2のタイプDビルディングブロック2100a、2100bは、第3のレジスタ2109を含む。第3のレジスタ2109の含有は、例えば、正の過渡電気事象の間、より速いターンオンおよび/または標的クランピング応答の向上されたトリガ制御を達成するように、ゲート型NPNバイポーラトランジスタ2106の性能を向上させるのを補助することができる。例えば、第3のレジスタ2109の含有は、正の過渡電気事象の間に生成されるベース電流が、第3のレジスタ2109を通って進行し、レジスタにわたって、ゲート型NPNバイポーラトランジスタ2106のベース-エミッタ電圧を増加させ得る、電圧を生成することができるため、ゲート型NPNバイポーラトランジスタ2106のクランピング特性を向上させ得る。ゲート型NPNバイポーラトランジスタ2106のベース-エミッタ電圧の増加は、電流を刺激し得るため、正の過渡電気事象に対するゲート型NPNバイポーラトランジスタ2106のクランピング特性は、第3のレジスタ2109を含有することによって、向上され得る。しかしながら、第3のレジスタ2109はまた、第2のダイオード2104を通して、タイプDビルディングブロックの第1の端部から第2の端部への抵抗を増加させ、それによって、負の過渡電気事象に対して、タイプDビルディングブロックの性能に影響を及ぼし得る。負の過渡電気事象に対して、パッド保護回路2400の保護を改善する補助をするために、パッド保護回路2400は、ノードNCOMMONと第3のパッド2006との間に配置されるタイプEビルディングブロックを含む。例えば、タイプEビルディングブロック2300は、ノードNCOMMONに電気的に接続される第1の端部と、第3のパッド2006に電気的に接続される第2の端部とを含む。ノードNCOMMONと第3のパッド2006との間に、タイプEビルディングブロックと第1および第2のタイプDビルディングブロック2100a、2100bのカスケードの両方を提供することによって、正および負の過渡電気事象に対する保護は、別個に、最小専有面積等、設計標的を達成するように最適化することができる。例えば、第1および第2のタイプDビルディングブロック2100a、2100bは、正の過渡電気事象に対して、所望の保護を達成するように調整することができる一方、タイプEビルディングブロック2300は、負の過渡電気事象に対して、所望の保護を達成するように調整することができる。図25Aは、別の実施形態によるパッド保護回路2500の概略ブロック図である。例示されるパッド保護回路2500は、第1、第2、第3、第4、第5、第6、第7、および第8の保護ビルディングブロック2506-2513を含み、第1、第2、第3、第4、および第5のパッド2501-2505に電気的に接続される。第1のビルディングブロック2506は、第1のパッド2501に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第2のビルディングブロック2507は、第2のパッド2502に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第3のビルディングブロック2508は、ノードNCOMMONに電気的に接続される第1の端部と、第4のビルディングブロック2509の第1の端部に電気的に接続される第2の端部とを含む。第4のビルディングブロック2509はさらに、第5のパッド2505に電気的に接続される第2の端部を含む。第5のビルディングブロック2510は、第3のパッド2503に電気的に接続される第1の端部と、第6のビルディングブロック2511の第1の端部に電気的に接続される第2の端部とを含む。第6のビルディングブロック2511はさらに、ノードNCOMMONに電気的に接続される第2の端部を含む。第7のビルディングブロック2512は、第4のパッド2504に電気的に接続される第1の端部と、第8のビルディングブロック2513の第1の端部に電気的に接続される第2の端部とを含む。第8のビルディングブロック2513はさらに、ノードNCOMMONに電気的に接続される第2の端部を含む。図2500の保護回路は、例えば、センサインターフェース実装における複数の2線電流インターフェースおよび/または異なる動作電圧レベルと関連付けられた複数のパッドであり得る、複数のパッドに保護を提供する。例えば、第1および第2のパッド2501、2502は、第1の2線センサインターフェースと関連付けられ得、第3および第4のパッド2503、2504は、第2の2線センサインターフェースと関連付けられ得る。加えて、第5のパッド2505は、接地パッド等の低インピーダンスパッドであって、過渡電気事象と関連付けられた電流を分流するために使用することができる。例えば、第1、第3、および第4のビルディングブロック2506、2508、2509は、過渡電気事象が、第1のパッド2501上で受けられると、第1のパッド2501と第5のパッド2505との間に、低インピーダンス経路を提供するように構成することができる。同様に、第2、第3、および第4のビルディングブロック2507-2509は、過渡電気事象が、第2のパッド2502上で受けられると、第2のパッド2502と第5のパッド2505との間に、低インピーダンス経路を提供するように構成することができる。加えて、第3から第6のビルディングブロック2508-2511は、第3のパッド2503上で受けた過渡電気事象の間、第3のパッド2503と第5のパッド2505との間に、低インピーダンス経路を提供することができる。同様に、第3、第4、第7、および第8のビルディングブロック2508、2509、2512、2513は、第4のパッド2504上で受けた過渡電気事象の間、第4のパッド2504と第5のパッド2505との間に、低インピーダンス経路を提供することができる。保護回路2500はまた、第1から第4のパッド2501-2504間の電圧を、パッドの正常動作と関連付けられた安全範囲内に、維持する補助をすることができる。例えば、過渡電気事象が、第1と第2のパッド2501、2502との間の電圧を増加させるとき、保護回路2500は、第1および第2の保護ビルディングブロック2506、2507を通して、第1のパッド2501から第2のパッド2502に低インピーダンス経路を提供することができる。同様に、過渡電気事象が、第3と第4のパッド2503、2504との間の電圧を増加させるとき、保護回路2500は、第5から第8の保護ビルディングブロック2510-2513を通して、第3のパッド2503から第4のパッド2504に低インピーダンス経路を提供することができる。図25Bは、さらに別の実施形態によるパッド保護回路2550の概略ブロック図である。例示されるパッド保護回路2550は、第1、第2、第3、第4、第5、第6、および第7の保護ビルディングブロック2551-2557を含み、第1、第2、第3、第4、および第5のパッド2501-2505に電気的に接続される。第1のビルディングブロック2551は、第1のパッド2501に電気的に接続される第1の端部と、ノードNCOMMON_1に電気的に接続される第2の端部とを含む。第2のビルディングブロック2552は、第2のパッド2502に電気的に接続される第1の端部と、ノードNCOMMON_1に電気的に接続される第2の端部とを含む。第3のビルディングブロック2553は、ノードNCOMMON_1に電気的に接続される第1の端部と、ノードNCOMMON_2に電気的に接続される第2の端部とを含む。第4のビルディングブロック2554は、ノードNCOMMON_2に電気的に接続される第1の端部と、ノードNCOMMON_3に電気的に接続される第2の端部とを含む。第5のビルディングブロック2555は、ノードNCOMMON_3に電気的に接続される第1の端部と、第5のパッド2505に電気的に接続される第2の端部とを含む。第6のビルディングブロック2556は、第3のパッド2503に電気的に接続される第1の端部と、ノードNCOMMON_2に電気的に接続される第2の端部とを含む。第7のビルディングブロック2557は、第4のパッド2504に電気的に接続される第1の端部と、ノードNCOMMON_3に電気的に接続される第2の端部とを含む。図26は、別の実施形態によるパッド回路ビルディングブロックを例示する、回路図であって、ある実装では、高逆方向阻止電圧HRBVを有し得る。例示されるタイプFビルディングブロック2600は、図20Aおよび20Bのパッド保護回路、ならびに、例えば、前述の図4A、4B、25A、および25Bのパッド回路を含む、本明細書に説明される他のパッド回路において、使用することができる。タイプFビルディングブロックは、高逆方向降伏電圧を有する第1のシリコン制御整流器SCR-HRBV2603および第2のSCR-HRBV2604含み、第1のパッド2601と第2のパッド2602との間に電気的に接続される。第1のパッド2601は、例えば、図20A-20Bの第1または第2のパッド2004、2005であり得、第2のパッド2602は、例えば、図20A-20Bの第3のパッド2006であり得る。各SCR-HRBV2603、2604は、例えば、第1のパッド2601と第2のパッド2602との間の順方向伝導のための約8Vから約20Vの範囲内の中電圧トリガと、第1のパッド2601と第2のパッド2602との間の逆方向伝導のための約40Vから約60Vの範囲内の超高阻止電圧を伴う、構造であり得る。第1のSCR-HRBV2603は、第2のSCR-HRBV2604と同一降伏特性を有する必要はない。むしろ、各SCR-HRBVの降伏特性は、独立して、特定の用途に対して調整することができる。第1のSCR-HRBV2603は、ノードN9において、第2のSCR-HRBV2604のカソードに電気的に接続されるアノードを含む。ノードN9は、図20A-20Bに例示されるカスケードのいずれか等、カスケード式に、別のビルディングブロックに、図20A-20BのノードNCOMMON等、ビルディングブロックの異なるカスケードに接続されるノードに、または第1のパッド2601に、電気的に接続することができる。第1のSCR-HRBV2603はさらに、カスケード式に、別のビルディングブロックに、図20A-20BのノードNCOMMON等の別のカスケードに共通のノードに、または第2のパッド2602に、電気的に接続することができる、ノードN10に電気的に接続されるカソードを含む。第2のSCR-HRBV2604はさらに、第2のパッド2602に電気的に接続されるアノードを含む。ビルディングブロック2600は、例えば、単独で、または図20A-20Bに示されるパッド保護サブ回路のいずれかにおける他のビルディングブロックと組み合わせて、配置することができる。第2のパッド2602は、例えば、比較的大きい分流電流に対処するように構成される、低インピーダンスパッドであり得る。過渡信号事象は、第1のパッド2601において受けられ得る。過渡信号事象が、第1のパッド2601に対して、負である電圧を有するとき、第2のSCR-HRBV2604は、順方向にバイアスされた状態となり、センサインターフェースの内部回路等、第1のパッド2601に接続される回路を保護する補助をし得る、電流を提供することができる。第1のパッド2601において受けられた過渡信号事象が、第1のパッド2601に対して、正である電圧を有するとき、第1のSCR-HRBV2603は、順方向にバイアスされた状態となり、過渡信号保護を提供することができる。図27は、別の実施形態によるパッド保護回路2700の回路図である。例示されるパッド保護回路2700は、第1のタイプFビルディングブロック2600aと、第2のタイプFビルディングブロック2600bと、第1のタイプCビルディングブロック93aと、第2のタイプCビルディングブロック93bとを含む。パッド保護回路2700は、第1のパッド2004、第2のパッド2005、および第3のパッド2006に電気的に接続される。第1のタイプFビルディングブロック2600aは、第1のパッド2004に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第2のタイプFビルディングブロック2600bは、第2のパッド2005に電気的に接続される第1の端部と、ノードNCOMMONに電気的に接続される第2の端部とを含む。第1および第2のタイプCビルディングブロック93a、93bは、ノードNCOMMONと第3のパッド2006との間に、カスケード式に電気的に接続される。例えば、第1のタイプCビルディングブロック93aは、ノードNCOMMONに電気的に接続される第1の端部と、第2のタイプCビルディングブロック93bの第1の端部に電気的に接続される第2の端部とを含む。第2のタイプCビルディングブロック93bはさらに、第3のパッド2006に電気的に接続される第2の端部を含む。第1および第2のタイプFビルディングブロック2600a、2600bはそれぞれ、前述のようなものであり得る、第1のSCR-HRBV2603および第2のSCR-HRBV2604を含む。第1および第2のタイプCビルディングブロック93a、93bはそれぞれ、前述のように、PNPバイポーラトランジスタ106およびレジスタ107を含む。パッド保護回路2700は、第1のタイプFビルディングブロック2600aの第1のSCR-HRBV2603を通してと、第1および第2のタイプCビルディングブロック93a、93bのPNPバイポーラトランジスタ106を通して、正の過渡電気事象の間、第1のパッド2004と第3のパッド2006との間に降伏経路を有し得る。同様に、パッド保護回路2700は、第2のタイプFビルディングブロック2600bの第1のSCR-HRBV2603を通してと、第1および第2のタイプCビルディングブロック93a、93bのPNPバイポーラトランジスタ106を通して、正の過渡電気事象の間、第2のパッド2005と第3のパッド2006との間に降伏経路を有し得る。第1のパッド2004と第3のパッド2006との間で受けた負の過渡電気事象の間、第1のタイプFビルディングブロック2600aの第2のSCR-HRBV2604は、降伏経路を提供し得る。同様に、第2のパッド2005と第3のパッド2006との間で受けた負の過渡電気事象の間、第2のタイプFビルディングブロック2600bの第2のSCR-HRBV2604は、降伏経路を提供し得る。パッド保護回路2700は、第1と第2のパッド2004、2005との間に比較的に大降伏電圧を有するように構成することができ、第1および第2のパッド2004、2005の電圧振幅が、比較的に大きく、および/または比較的に離間する実装において、有用であり得る。例えば、第1のSCR-HRBV素子2603は、過渡電気事象が、第2のパッド2005と比較して、第1のパッド2004の電圧を増加させるとき、降伏経路が、第2のタイプFビルディングブロック2600bの第1のSCR-HRBV素子2603を通して提供されないように、比較的に大逆方向降伏電圧を有するように構成することができる。むしろ、過渡電気事象が、第2のパッド2005のものと比較して、第1のパッド2004の電圧を増加させると、降伏経路は、第1のタイプFビルディングブロック2600aの第1のSCR-HRBV2603を通して、第1および第2のタイプCビルディングブロック93a、93bのPNPバイポーラトランジスタ106を通して、ならびに第2のタイプFビルディングブロック2600bの第2のSCR-HRBV2604を通して、提供され得る。同様に、過渡電気事象が、第1のパッド2004のものと比較して、第2のパッド2005の電圧を増加させると、降伏経路は、第2のタイプFビルディングブロック2600bの第1のSCR-HRBV2603を通して、第1および第2のタイプCビルディングブロック93a、93bのPNPバイポーラトランジスタ106を通して、ならびに第1のタイプFビルディングブロック2600aの第2のSCR-HRBV2604を通して、提供され得る。このように、保護回路2700を構成することによって、保護回路は、第1および第2のパッド2004、2005が、比較的に離間した比較的に大電圧を有する実装において使用することができる。図28Aは、一実施形態によるパッド保護回路2800の一部の回路図である。パッド保護回路の一部は、ビルディングブロック2801および制御回路2802を含む。ビルディングブロック2801は、例えば、図20Bのパッド保護サブ回路2051-2053内に配置される、ビルディングブロックのいずれかであり得る。ビルディングブロック2801は、ノードN11に電気的に接続される第1の端部と、ノードN12に電気的に接続される第2の端部とを含む。例示されるビルディングブロック2801は、ゲート型NPNバイポーラトランジスタ2803を含むが、付加的ビルディングブロックを含むように修正することができる。制御ブロック2802は、ノードN11とN12との間に電気的に接続され、レジスタ2804と、キャパシタ2805と、インバータ2806とを含む。レジスタ2804は、ノードN11に電気的に接続される第1の端部と、キャパシタ2805の第1の端部およびインバータ2806の入力に電気的に接続される第2の端部とを含む。キャパシタ2805はさらに、ノードN12に電気的に接続される第2の端部を含み、インバータ2806はさらに、ゲート型NPNバイポーラトランジスタ2803のゲートに電気的に接続される出力を含む。制御ブロック2802は、ゲート型NPNバイポーラトランジスタ2803のゲートに提供される電位を制御することによって、ビルディングブロック2800のトリガ電圧を制御するために使用することができる。例えば、ノードN11が、過渡電気事象の間、増加すると、インバータの入力における電圧は、レジスタ2804およびキャパシタ2805の時定数によって決定される率において、増加し得る。インバータ2806の入力における電圧が、インバータ2806のトリップ点を超えると、インバータ2806は、ビルディングブロック2801のトリガ電圧を低下させるように、ゲート型NPNバイポーラトランジスタ2803のゲートの電位を変化させ得る。制御回路2802等の制御回路の使用は、過渡信号事象の間、ビルディングブロックのトリガを促進する補助をすることができる。制御ブロック2802の一実装が、例示されるが、他の変形例も可能である。加えて、n型素子を伴うビルディングブロックが、例示されるが、制御ブロック2802は、p型素子を伴うビルディングブロックを制御するように修正することができる。図28Bは、別の実施形態によるパッド保護回路2820の一部の回路図である。パッド保護回路の一部は、ビルディングブロック2821および制御回路2822を含む。ビルディングブロック2821は、例えば、図20Bのパッド保護サブ回路2051-2053内に配置される、ビルディングブロックのいずれかであり得る。ビルディングブロック2821は、ノードN13に電気的に接続される第1の端部と、ノードN14に電気的に接続される第2の端部とを含む。例示されるビルディングブロック2821は、PNPバイポーラトランジスタ2823を含むが、付加的ビルディングブロックを含むように修正することができる。制御ブロック2822は、ノードN13とN14との間に電気的に接続され、レジスタ2824と、例えば、所定のターンオン電圧を定義する、ダイオードおよび/またはZenerダイオードのカスケードであり得る、基準電圧ダイオード2825とを含む。レジスタ2824は、ノードN13に電気的に接続される第1の端部と、基準電圧ダイオード2825の第1の端子およびPNPバイポーラトランジスタ2823のベースに電気的に接続される第2の端部とを含む。基準電圧ダイオード2825はさらに、ノードN14に電気的に接続される第2の端子を含む。制御ブロック2822は、PNPバイポーラトランジスタ2823のベースに提供される電流を制御することによって、ビルディングブロック2823のトリガ電圧を制御するために使用することができる。例えば、ノードN13の電圧が、過渡電気事象の間、増加すると、基準電圧ダイオード2825の第1の端子における電圧は、電圧が、基準電圧ダイオード2825の降伏電圧を超えるまで、増加し得る。その後、基準電圧ダイオード2825は、PNPバイポーラトランジスタ2823のベース-エミッタ電圧を蓄し得る、電流を伝導させ、それによって、過渡信号事象の間、ビルディングブロック2821のトリガを促進することができる。制御ブロック2822の一実装が、例示されるが、他の変形例も可能である。加えて、p型バイポーラ素子を伴うビルディングブロックが、例示されるが、制御ブロック2822は、1つ以上のn型バイポーラ素子を伴うビルディングブロックを制御するように修正することができる。前述の説明および請求項は、ともに接続または結合されるように、要素または特徴を参照し得る。本明細書で使用されるように、明示的に別様に記載されない限り、接続されるとは、1つの要素/特徴が、必ずしも、機械的にではなく、直接または間接的に、別の要素/特徴に接続されることを意味する。同様に、明示的に別様に記載されない限り、結合されるとは、1つの要素/特徴が、必ずしも、機械的にではなく、直接または間接的に、別の要素/特徴に結合されることを意味する。したがって、図に示される種々の略図は、要素およびビルディングブロックの例示的配列を描写するが、付加的介在要素、素子、特徴、またはビルディングブロックが、実際の実施形態に存在してもよい描写される回路の機能性が、悪影響を受けないことを前提とする。用途前述の方式を採用する素子は、種々の電子素子内に実装することができる。電子素子の実施例として、医療撮像および監視、消費家電製品、消費家電製品の部品、電子試験機器等を含み得るが、それらに限定されない。電子素子の実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得る。消費家電製品は、携帯電話、電話、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、携帯情報端末PDA、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダまたはプレーヤ、DVDプレーヤ、CDプレーヤ、VCR、MP3プレーヤ、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯/乾燥機、複写機、ファクシミリ装置、スキャナ、マルチ機能周辺機器、腕時計、掛時計等を含み得るが、それらに限定されない。さらに、電子素子は、未完成品を含む可能性がある。本発明は、ある実施形態の観点から説明されたが、本明細書に記載される特徴および利点のすべてを提供しない実施形態を含め、当業者に明白である他の実施形態もまた、本発明の範囲内である。さらに、前述の種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。加えて、一実施形態に照らして示されるある特徴は、同様に、他の実施形態に組み込むことができる。故に、本発明の範囲は、添付の請求項を参照することによってのみ、定義される。"