"メモリセルを含むメモリセルアレイと、前記メモリセルに電気的に接続されたビット線と、前記ビット線に電気的に接続されたセンスアンプと、前記センスアンプを制御する制御部とを備え、前記メモリセルアレイは、第1ブロック及び第2ブロックを有し、前記第1ブロック及び前記第2ブロックそれぞれは、第1ページと第2ページを有し、前記センスアンプは、外部から入力された第1又は第2テストデータと前記第1又は第2ページのメモリセルに保持された保持データとを比較するテスト工程で、前記第1テストデータと前記第1ブロックの第1ページに対応する保持データとを比較した後に、前記第1テストデータと前記第2ブロックの第1ページに対応する保持データとを比較し、前記第1テストデータとは異なる前記第2テストデータと前記第1ブロックの第2ページに対応する保持データとを比較した後に、前記第2テストデータと前記第2ブロックの第2ページに対応する保持データとを比較することを特徴とする半導体装置。前記センスアンプは、外部からデータを入力可能な第1ラッチ回路と、前記第1ラッチ回路と電気的に接続可能な第2ラッチ回路と、前記第1ラッチ回路に保持されたデータと前記第2ラッチ回路に保持されたデータを比較した結果に基づいて、一致するか否かを判定する演算回路とを備えることを特徴とする請求項1記載の半導体装置。前記演算回路は、一致するか否かの判定結果を前記制御部に出力し、前記制御部は、前記判定結果に基づいて、一致しないページが所望の個数以上あるブロックを不良ブロックとして登録することを特徴とする請求項2記載の半導体装置。外部とデータの授受できるデータ入出力回路をさらに有し、前記第1ラッチ回路は、前記データ入出力回路と電気的に接続されており、前記制御部は、前記データ入出力回路と電気的に接続されることを特徴とする請求項2又は請求項3記載の半導体装置。前記テスト工程で、a前記第1テストデータは、前記第1ラッチ回路に入力されたのちに、b前記第1テストデータは、前記第1ラッチ回路から前記第2ラッチ回路に転送されて、c前記第1ラッチ回路に、前記第1ブロックの第1ページに対応する保持データを入力したのちに、d前記演算回路は、前記第1テストデータと前記第1ブロックの第1ページに対応する保持データとを比較し、前記判定結果を前記制御部に出力し、e前記第1ラッチ回路のデータをリセットして、前記第2ブロックの第1ページに対応する保持データを入力したのちに、f前記演算回路は、前記第1テストデータと前記第2ブロックの第1ページに対応する保持データとを比較し、前記判定結果を前記制御部に出力することを特徴とする請求項2乃至請求項4いずれか1項記載の半導体装置。実施形態は、テスト時間を短縮可能な半導体装置を提供する。本実施形態の半導体装置によれば、メモリセルを含むメモリセルアレイと、前記メモリセルに電気的に接続されたビット線と、前記ビット線に電気的に接続されたセンスアンプと、前記センスアンプを制御する制御部とを備え、前記メモリセルアレイは、第1ブロック及び第2ブロックを有し、前記第1ブロック及び前記第2ブロックそれぞれは、第1ページと第2ページを有し、前記センスアンプは、外部から入力された第1又は第2テストデータと前記第1又は第2ページのメモリセルに保持された保持データとを比較するテスト工程で、前記第1テストデータと前記第1ブロックの第1ページに対応する保持データとを比較した後に、前記第1テストデータと前記第2ブロックの第1ページに対応する保持データとを比較し、前記第1テストデータとは異なる前記第2テストデータと前記第1ブロックの第2ページに対応する保持データとを比較した後に、前記第2テストデータと前記第2ブロックの第2ページに対応する保持データとを比較することを特徴とする。第1の実施形態次に、第1の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[半導体装置の構成]第1の実施形態に係る半導体装置について、図1のブロック図を用いて説明する。1.全体構成図1に示すように本実施形態に係る半導体装置は、メモリセルアレイ1、ロウデータ2、ドライバ回路3、電圧発生回路4、データ入出力回路5、制御部6、ソース線ドライバ回路7、センスアンプ8を有する。1-1.メモリセルアレイ1の構成例についてメモリセルアレイ1は、複数の不揮発性のメモリセルトランジスタMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルトランジスタMTが直列接続された複数のNANDストリング11を備えている。NANDストリング11の各々は、例えば64個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、2値以上のデータを保持可能とする。このメモリセルトランジスタMTの構造は、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG構造である。なお、メモリセルトランジスタMTの構造は、MONOS型であっても良い。MONOS型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有した構造である。メモリセルトランジスタMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。またメモリセルトランジスタMTは、nチャネルMOSトランジスタである。なお、メモリセルトランジスタMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。同一行にあるメモリセルトランジスタMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルトランジスタMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL1~BLn1に共通接続される。以下、ビット線BL1~BLn1についても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタMTはブロックBLK単位で一括してデータが消去される。1-2.メモリセルトランジスタMTの閾値分布について図2を用いて上記メモリセルトランジスタMTの閾値分布について説明する。図2は、横軸に閾値分布電圧をとり、縦軸にメモリセルトランジスタMTの数を示したグラフである。図示するように、各々のメモリセルトランジスタMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルトランジスタMTは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルトランジスタMTにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルトランジスタMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。メモリセルトランジスタMTは、消去状態において、1データ例えば負電圧に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。1-3.ロウデコーダ2について図1に戻ってロウデコーダ2について説明する。ロウデコーダ2は、ブロックデコーダ20、及び転送トランジスタNチャネルMOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部6から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。ブロックデコーダ20からブロック選択信号が転送トランジスタ21乃至23に転送される。これにより、転送トランジスタ21乃至23はオン状態となる。これにより、ブロックデコーダ20から与えられるブロック選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。また、ロウデコーダ2は、制御部6から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線WLのうち所望のワード線WLを選択する。1-4.ドライバ回路3についてドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ワード線ドライバ33、セレクトゲート線ドライバ31、32は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、選択ブロックBLKのセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線SGS1を介して、例えば信号sgsを選択トランジスタST2のゲートに転送する。なお、信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。1-4.電圧発生回路4について電圧発生回路4は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路3に供給する。1-5.データ入出力回路5についてデータ入出力回路5は、図示せぬI/O端子を介して外部のホストから供給されたアドレスロウアドレス、カラムアドレス、ブロックアドレス;ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ及びコマンドを制御部6に出力する。また、データ入出力回路5は、書き込みデータを、データ線Dlineを介してセンスアンプ8に出力する。また、メモリセルアレイ1から読み出されたデータをホストに出力する際、データ入出力回路5は、制御部6の制御に基づき、センスアンプ8によって増幅されたデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストに出力する。1-6.制御部6について制御部6は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路5を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部6はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。制御部6は、前述したブロック選択信号、ロウ選択信号をロウデコーダ2に出力する。また、制御部6はカラム選択信号をカラムデコーダ図示略に出力する。カラム選択信号とは、センスアンプ8のカラム方向を選択する信号である。また、制御部6には、半導体装置に接続されたメモリコントローラから供給された制御信号が与えられる。制御部6は供給された制御信号により、I/O端子を介してホストからデータ入出力回路5に供給された信号がアドレスであるのか、データであるのかを区別する。1-7.センスアンプ8についてセンスアンプ8は、データの読み出し時にメモリセルトランジスタMTからビット線BLに読み出されたデータをセンスして増幅する。具体的には、ビット線BLを所定の電圧にプリチャージした後、ロウデコーダ2により選択されたNANDストリング11によってビット線BLを放電させ、そのビット線BLの放電状態をセンスする。つまり、センスアンプ8でビット線BLの電圧を増幅してメモリセルトランジスタMTの有するデータをセンスする。また、データの書き込み時には、対応するビット線BLに書き込みデータを転送する。1-8.カラムデコーダついてカラムデコーダ図示略は、制御部6から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ8に出力する。このカラム選択信号に基づいて、センスアンプ8内の所望のラッチ回路を選択する。1-9.アドレスバッファについてアドレスバッファ図示略は、制御部6に入力されたアドレスを保持する機能を有する。なお、本実施形態の半導体装置では、アドレスバッファは制御部6を介してアドレスが供給されるが、これに限定されず、データ入出力回路5から直接アドレスが供給されるようにしてもよい。1-10.データラッチ部9について次に、本実施形態の半導体装置のデータラッチ部9について、図3を用いて説明する。以下、このデータラッチ部9は、センスアンプ8とデータ線Dlineの間に設けられる例を用いて説明する。図3に示すように、データラッチ部9は、NOR演算回路91と、ラッチ回路A92と、ラッチ回路B93を有する。NOR演算回路91は、ラッチ回路A92に保持されたデータ例えば2値データとラッチ回路B93に保持されたデータ例えば2値データをNOR演算する機能を有する。なお、本実施形態の半導体装置では、ラッチ回路A92に保持されたデータとラッチ回路B93に保持されたデータが一致するか否かをNOR演算により判定を行うが、これに限定されず、例えばOR演算でもよく、一致するか判定できる演算回路であればいかなる演算回路でもよい。NOR演算回路91は、センスアンプ8と電気的に接続される。また、NOR演算回路91は、ラッチ回路B93と、MOSトランジスタ94を介してラッチ回路A92と電気的に接続される。ラッチ回路A92は、データ入出力回路5、データ線Dlineを介してテストデータを一時的に保持する機能を有する。ここで、テストデータは、例えばメモリコントローラ図示略で生成されたランダムデータを用いる。また、ラッチ回路A92は、メモリセルから読み出されたデータ保持データを一時的に保持する機能も有する。ラッチ回路A92には、制御信号Aが入力される。この制御信号Aがアサートされると、ラッチ回路A92はアクティブとなり一時的にデータを保持する。ラッチ回路B93は、ラッチ回路A92から転送されたテストデータを一時的に保持する機能を有する。ラッチ回路B93には、制御信号Bが入力される。この制御信号Bがアサートされると、ラッチ回路B93はアクティブとなり一時的にデータを保持する。なお、MOSトランジスタ94の電流経路の一端は、ラッチ回路A92、データ線Dlineに接続されており、電流経路の他端は、NOR演算回路91とラッチ回路B93に接続される。MOSトランジスタ94のゲートには制御信号Cが入力される。制御信号A~Cは、制御部6により制御されて、例えばラッチ回路A92にメモリセルから読み出されたデータをセンスアンプ8から転送するとき、制御信号Cがアサートされるように制御される。[半導体装置の動作方法]次に、本実施形態の半導体装置のテスト動作について、図3乃至図5を用いて説明する。本実施形態のテスト動作は、1書き込み動作と、2読み出し動作を有する。それぞれのテスト動作について、以下具体的に説明する。説明の便宜上、ブロックBLK0~BLKsそれぞれは、mページmは自然数を有するものとし、テストデータa1~ama1L~amL、a1H~amHそれぞれを対応するページ1~mに書き込みテストする場合を例として説明する。ここで、テストデータa1~amは、下位ページデータa1L~amLと、上位ページデータa1H~amHを有する。1本実施形態の書き込み動作について、図1、図3、及び図4を用いて説明する。まず、ステップS1で、制御部6は、アドレスバッファ図示略に保持されたページアドレスロウアドレス、カラムアドレスをリセットする。ただし、アドレスバッファにページアドレスが保持されていないとき、そのままステップS2に進む。そして、ステップS2で、ステップS1と同様に、制御部6は、アドレスバッファに保持されたブロックアドレスをリセットする。ただし、アドレスバッファにブロックアドレスが保持されていないとき、そのままステップS3に進む。ステップS3で、制御部6は、メモリコントローラで生成されたテストデータをデータ入出力回路5からデータラッチ部9のラッチ回路A92に転送する。例えば、制御部6は、制御信号Aをアサートして、ラッチ回路A92にテストデータa1を保持させるよう制御する。そして、ステップS4で、制御部6は、テストデータを、ブロックBLKのうち対応するページに書き込むようプログラムシーケンスを実行する。上記の例では、制御部6は制御信号A,Cをアサートして、ラッチ回路A92に保持されたテストデータa1をMOSトランジスタ94、NOR演算回路91を介してセンスアンプ8に入力する。センスアンプ8に保持されたテストデータa1をブロックBLK0のページ1にプログラムを行う。プログラムする方式は例えばISPPIncrementalStepPulseProgram方式で行う。例えば、ISPPの書き込み動作では、下位ページデータa1Lをページ1にプログラムベリファイし、消去分布とLM分布を形成した後に、上位ページデータa1Hをページ1にプログラムベリファイする。これにより、多値の閾値分布を有するデータを書き込む。ステップS5で、制御部6は、ステップS4でデータをプログラムされたページを有するブロックBLKが最後のブロックBLKであるか否かを判定する。ステップS4でデータをプログラムされたページを有するブロックBLKが最後のブロックBLKでないときステップS5、No、制御部6は、ブロックアドレスをインクリメントしてステップS6、ステップS4に戻る。上記の例であれば、本実施形態の半導体装置にs個のブロックBLKを有するため、ブロックBLK0は最後のブロックBLKに該当せず、ブロックアドレスをインクリメントBLK1し、テストデータa1をブロックBLK1のページ1にプログラムを行う。このステップS4からステップS6までを繰り返すことで、上記の例では、最終的には各ブロックBLK0~BLKsのページ1にテストデータa1a1L,a1Hが保持される。ステップS4でデータをプログラムされたページを有するブロックBLKが最後のブロックBLKであるときステップS5、Yes、制御部6は、直前にプログラムされたページが最後のページアドレスであるか否かを判定するステップS7。最後のページアドレスでない場合ステップS7、Noには、ページアドレスのインクリメントをしステップS8、ステップS2に戻る。他方で、最後のページアドレスである場合ステップS8、Yesには、そのまま終了する。上記の例であれば、各ブロックBLK0~BLKsのページ1にテストデータa1が保持されたのちに、ステップS7に進む。そして、ページ1は最後のページではなくステップS7、No、ページアドレスがインクリメントされるステップS8。各ブロックBLK0~BLKsのページ2にテストデータa2が保持されたのちに、ステップS7に進む。同様に繰り返すことで、各ブロックBLK0~BLKsのページmにテストデータamが保持されて、終了する。したがって、ブロックBLK0~BLKsは全て同じパターンのテストデータがプログラムされる。ブロックBLK内のそれぞれページにはプログラムされるテストデータは異なるが、全体としてブロックBLK0~BLKsは同じパターンのデータがプログラムされる。2次に、本実施形態の読み出しシーケンスについて、図1、図3、及び図5を用いて説明する。まず、ステップS1で、制御部6は、アドレスバッファ図示略に保持されたページアドレスロウアドレス、カラムアドレスをリセットする。ただし、アドレスバッファにページアドレスが保持されていないとき、そのままステップS2に進む。そして、ステップS2で、ステップS1と同様に、制御部6は、アドレスバッファに保持されたブロックアドレスをリセットする。ただし、アドレスバッファにブロックアドレスが保持されていないとき、そのままステップS3に進む。ステップS3で、制御部6は、メモリコントローラで生成したテストデータをデータ入出力回路5からデータラッチ部9のラッチ回路A92に転送する。そして、制御部6は、制御信号A~Cを制御して、ラッチ回路A92とラッチ回路B93を導通させて、テストデータをラッチ回路B93に転送する。これにより、例えば最初はテストデータa1がラッチ回路B93に保持される。そして、ステップS4で、制御部6は、上記の書き込み動作によりプログラムされたデータのうち、例えばブロックBLK0のページ1に保持されたデータを、データラッチ部9のラッチ回路A92に読み出す。ステップS5で、制御部6は、ラッチ回路B93に保持されたテストデータa1と、ブロックBLK0のページ1に保持されたデータとをNOR演算回路91に読み出す。その結果、NOR演算回路91は、テストデータa1と、ブロックBLK0のページ1に保持されたデータ保持データが一致するか否かを例えば2値で制御部6に出力する。ステップS6で、制御部6は、ステップS5でテストデータa1とブロックBLK0のページ1に保持されたデータが一致すると判定されたとき、ページアドレスとともに一致した旨を示すデータ一致データを保持する。他方で、ステップS5でテストデータa1とブロックBLK0のページ1に保持されたデータが一致しないと判定されたとき、ページアドレスとともに一致しない旨を示すデータ不一致データを、制御部6は例えばRAM図示略に保持する。ステップS7は、制御部6は、ステップS6で判定されたページを有するブロックBLKが最後のブロックBLKであるか否かを判定する。ステップS6で判定されたページを有するブロックBLKが最後のブロックBLKでないときステップS7、No、ブロックアドレスをインクリメントしステップS8、ステップS4に戻る。他方で、ステップS6で判定されたページを有するブロックBLKが最後のブロックBLKであるときステップS7、Yes、制御部6は、ステップS6で判定されたページが最後のページアドレスであるか否かを判定するステップS9。ステップS6で判定されたページが最後のページアドレスでないときステップS9、No、ページアドレスをインクリメントしステップS10、ステップS2に戻るが、ステップS6で判定されたページが最終のページアドレスであるときステップS9、Yes、そのまま終了する。したがって、上記のステップにより、制御部6には、書き込みシーケンスにより保持されたデータとテストデータとを比較された結果一致データ、不一致データが入力される。その結果に基づいて、制御部6は、例えばブロックBLK内に有するm個のページのうち、不一致データに対応するページ数をカウントできる。その結果、制御部6は、ブロックBLK内において、不一致データに対応するページ数が所望の規定数よりも多い場合には、そのブロックを不良ブロックとして例えばメモリセルアレイ1のROMFUSE領域に登録する。[第1実施形態の効果]以上より、実施形態は、テスト時間を短縮可能な半導体装置を提供する。以下、具体的に説明する。本実施形態では、書き込み動作により、ブロックBLK0~BLKsにプログラムされるデータは同じパターンを有する。例えば各ブロックBLKにmページあるとき、m種類のテストデータが1つのブロックBLKに保持される。また、読み出し動作において、例えばテストデータa1を生成したのち、BLK0のページ1に保持されたデータをラッチ回路に読み出し、これらのテストデータa1とBLK0のページ1に保持されたデータを比較して一致するか判定する。その後、テストデータa1とは異なるテストデータa2を生成したのち、BLK0のページ2に保持されたデータをラッチ回路に読み出し、これらのテストデータa1とBLK0のページ2に保持されたデータを比較して一致するか判定する。同様に、テストデータamを生成したのち、BLK0のページmに保持されたデータをラッチ回路に読み出し、これらのテストデータamとBLK0のページmに保持されたデータを比較して一致するか判定する。テスト方法として、あるブロックBLK例えばBLK0の全てのページにおいて、両者のデータを比較して一致するか判定したのちに、次にブロックBLKにインクリメントして、各ページの両者のデータを比較して一致するか判定する方法も検討できる比較例。しかしながら、比較例では、ブロックBLK0のページ1の保持データとテストデータa1とを比較するためにテストデータa1を生成し、ブロックBLK1のページ1の保持データとテストデータa1とを比較するためにテストデータa1を生成し、同様に、ブロックBLKsのページ1の保持データとテストデータa1とを比較するためにテストデータa1を生成しなければならず、テストデータa1を複数回生成し、テスト時間が増大する。これに対して、本実施形態では、あるブロックBLK例えばBLK0のページ1において、両者のデータを比較して一致するか判定したのちに、次にブロックBLKにインクリメントして、ページ1の両者のデータを比較して一致するか判定する。テスト動作において、テストデータa1を生成する回数は1回である。このため、本実施形態は、比較例と比べて、複数回のテストデータを生成する工程を削減できる。その結果、テスト時間を短縮可能な半導体装置を提供できる。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"