支持基板である半導体基板の上に埋め込み絶縁膜を介して設けられたSOI活性層と前記半導体基板との両方にMOSトランジスタを有する半導体装置において、前記SOI活性層のオリフラ方向の面方位が<100>で、前記半導体基板の面方位が<110>であり、前記オリフラ方向の面方位が<110>である領域にNチャネルMOSトランジスタが形成され、前記オリフラ方向の面方位が<100>である領域にPチャネルMOSトランジスタが形成されていることを特徴とする半導体装置。支持基板である半導体基板の上に埋め込み絶縁膜を介して設けられたSOI活性層と前記半導体基板との両方にMOSトランジスタを有する半導体装置において、前記SOI活性層のオリフラ方向の面方位が<110>で、前記半導体基板の面方位が<100>であり、前記オリフラ方向の面方位が<110>である領域にNチャネルMOSトランジスタが形成され、前記オリフラ方向の面方位が<100>である領域にPチャネルMOSトランジスタが形成されていることを特徴とする半導体装置。解決しようとする問題点は、以下のとおりである。半導体製品をパッケージングするにあたって、高精度の半導体製品の特性が変化してしまう。この原因は、前述したとおり応力による素子特性の変化と考えられる。例えば、封入樹脂から半導体チップに対して応力がかかり、ピエゾ抵抗効果によって素子の抵抗値、特性が変化する。具体的には、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧、移動度、K値などが変化する事になる。近年、部品の小型化要求により、小型のパッケージへの実装が盛んに行われているが、それに伴って半導体チップの薄型化が進んでいる。半導体チップが薄型化すればするほど、同じ応力がかかった場合により大きく半導体チップがひずみ、より大きな特性変化が発生する懸念がある。特性の変化量は、例えばリチウム電池保護ICの過充電検出電圧の変化量として数mVといった程度であるが、高精度の製品においてこの変化量は無視できない量である。高精度な半導体製品においては、対を形成したトランジスタ間で特性が同じであることを利用して高精度を実現している。例えば、カレントミラー回路は、対を形成するMOSトランジスタ間で同一な電流が流れることを利用して、2つの電流経路の電流が等しくなるように働くことを利用した回路である。この場合、対を成すトランジスタはその特性が大きく違わないように、半導体製品内で出来るだけ近くに、可能であれば隣接しておくことが望ましい。また、そのチャネル方向も揃えて置くことが特性安定化に寄与する。このような半導体製品に応力がかかると、特性値の変動が発生する。このとき、対を形成しているトランジスタ間で不均一な応力がかかった場合、すなわちそれぞれのトランジスタにかかる応力が異なった場合に、それぞれのトランジスタでの特性値変動が異なる事になる。この特性値変動について発明者が調査したところ、以下のような知見が得られた。即ち、オリフラ面方位が<110>方向を持つシリコン半導体では、PチャネルMOSトランジスタの応力に対する角度によってシフトの方向が違うという現象が起きることが分かった。このことは、レイアウトによって角度の違うPチャネルMOSトランジスタ間でシフトの大きさや方向が違う、といった現象が起きることとなり、高精度の半導体製品においては精度悪化の原因となる。これは、オリフラの結晶方位が<110>の場合での現象であるが、NチャネルMOSトランジスタの場合においてはオリフラの結晶方位が<100>の場合に、応力との角度依存性を持つことが知られており、この場合はNチャネルMOSトランジスタに対しても同様の現象が発生する。上記課題を解決するために本発明では次のような手段を用いた。すなわち、SOI活性層と半導体基板の両方にMOSトランジスタを有する半導体装置において、前記SOI活性層のオリフラ方向の面方位と前記半導体基板のオリフラ方向の面方位が異なる構成とし、前記オリフラ方向の面方位が<110>である領域にNチャネルMOSトランジスタを形成し、前記オリフラ方向の面方位が<100>である領域にPチャネルMOSトランジスタを形成することを特徴とする半導体装置とした。上記手段を用いることにより、半導体装置の実装時の特性値変動を従来よりも低減することが可能となり、より半導体特性の高精度な半導体装置を実現することが可能となる。以下、本発明の実施の形態を図1~2に基づいて説明する。半導体素子は、実装時の応力によるピエゾ抵抗効果によってキャリアの移動度が変化し、素子の抵抗値、若しくは電流値が変化することが知られている。MOSトランジスタにおいては、特に移動度の変化によるK値の変化が顕著に見られる。そうすると、カレントミラーなど対となったトランジスタ間のK値が一定であることを前提とした回路では、この実装による応力での特性値変化が無視できないほど大きくなる。ここで例に示したカレントミラー回路を考えると、対を形成しているトランジスタ間でK値の変化量、ΔKが違った場合に回路としての特性値変動を生じることとなる。例えば、<110>方向の正孔移動度は応力の方向に対する角度が垂直の場合と平行の場合で、逆の変動を示すことが判っている。すなわち、PチャネルMOSトランジスタの角度依存により、ペアトランジスタの間のシフト量が顕著に違うという様な現象が実際に起きうる。これは、オリフラの結晶方位が<110>の場合での現象であるが、NチャネルMOSトランジスタの場合においてはオリフラの結晶方位が<100>の場合に、応力との角度依存性を持つことが知られており、この場合はNチャネルMOSトランジスタに対しても同様な対策が可能となる。しかしながら、Nチャネル、Pチャネル双方の特性を改善しようとすると、どちらか一方の配置を斜め45°に配置することとなり、レイアウトの効率が悪化することが懸念される。同じ機能を実現するのに必要なチップ面積が、斜め配置することによるデッドスペースの増加で増大する事になるからである。そこで、本願に係る発明においては、支持基板である半導体基板の上に埋め込み絶縁膜を介してSOI活性層が設けられたSOI基板であって、支持基板とSOI活性層のオリフラ結晶方位を45°傾けたものを用いることでNチャネルMOSトランジスタとPチャネルMOSトランジスタのどちらもピエゾ抵抗効果の角度依存を持たないように配置することが可能となり、結果としてペアトランジスタ間のシフト量が揃い、半導体装置の特性が安定することとなる。図1は本発明の第1の実施形態を示す半導体装置の断面図である。オリフラ方向の面方位が<110>である半導体基板1にはNチャネルMOS形成領域が形成されている。NチャネルMOS形成領域には半導体基板1にP型ウェル領域10が形成され、P型ウェル領域10の表面にはゲート酸化膜20を介してゲート電極22が形成されている。ゲート酸化膜20直下はチャネル領域101であり、チャネル領域101を挟んで2つの低濃度のN型LDD領域32が離間して形成され、それぞれのN型LDD領域32に接して、かつ、チャネル領域101に接しないように高濃度のN型ソースドレイン領域30が設けられる。以上のような構成でNチャネルMOS形成領域にNチャネルMOSトランジスタが形成される。一方、オリフラ方向の面方位が<110>である半導体基板1の上に埋め込み酸化膜2を介してSOI活性層3を設けた断面構造を有する領域にPチャネルMOS形成領域が形成される。ここでSOI活性層3は半導体基板1と異なる面方位を有し、そのオリフラ方向の面方位は<100>である。したがって、半導体基板1の面方位とSOI活性層とのオリフラ方向の面方位は平面視で45°傾くことになる。SOI活性層3にN型ウェル領域12を形成し、N型ウェル領域12表面にはゲート酸化膜20を介してゲート電極22が形成されている。ゲート酸化膜20直下はチャネル領域101であり、チャネル領域101を挟んで2つの低濃度のP型LDD領域42が離間して形成され、それぞれのP型LDD領域42に接して、かつ、チャネル領域101に接しないように高濃度のP型ソースドレイン領域40が設けられる。以上のような構成でPチャネルMOS形成領域にPチャネルMOSトランジスタが形成される。上記のように、オリフラ方向の面方位が<110>である半導体基板にはNチャネルMOSトランジスタを形成し、オリフラ方向の面方位が<100>であるSOI活性層にPチャネルMOSトランジスタを形成することで特性変動の少ない高精度の半導体装置とすることが可能となる。また、副次的な効果として、全てのNチャネルMOSトランジスタを支持基板上に、全てのPチャネルMOSトランジスタをSOI活性層上に形成することにより、寄生サイリスタ構造が形成されない。このことにより、ラッチアップフリーな製品を実現することが可能となる。続いて、本発明の半導体装置について製造方法について説明する。まず、オリフラ方向の面方位が<110>である半導体基板上に埋め込み酸化膜2を介してオリフラ方向の面方位が<100>であるSOI活性層3を形成する。次いで、NチャネルMOS形成領域となる部分のSOI活性層3および埋め込み酸化膜2をエッチングによって除去する。次に、それぞれP型ウェル領域10とN型ウェル領域12にイオン注入で不純物を注入し、1100°C以上の熱処理によって不純物を拡散させることによりウェル領域を形成する。図では省略しているが、素子分離領域をこの段階で形成することが一般的である。次にゲート酸化膜20を熱酸化によって形成する。この後、ゲート電極22をCVDとフォトリソグラフィなどを用いる事で形成し、イオン注入によってN型ソースドレイン領域30とN型LDD領域32、P型ソースドレイン領域40、P型LDD領域42を形成する。図では省略しているが、この後、層間絶縁膜や配線を形成する事で半導体装置が形成される。図2は本発明の第2の実施形態を示す半導体装置の断面図である。実施例1で説明した第1の実施形態との違いは、オリフラ方向の面方位が<100>である半導体基板にはPチャネルMOSトランジスタを形成し、オリフラ方向の面方位が<110>であるSOI活性層にNチャネルMOSトランジスタを形成した点である。その他の半導体装置の構成及びその製造方法は実施例1と同様なのでここでは省略する。このように構成した場合も実施例1同様、高精度の半導体装置とすることが可能となる。