デジタル制御発振器であって:デジタル制御信号Fに応答して、一定期間にわたって平均化され、制御信号によって決定された分数値FMを有する整数値のパターンを生成するためのモジュールMを備えたシグマデルタ変調器SDMと;SDMに接続された第1の入力と、整数値Nを受信するための第2の入力とを有する加算器と;加算器の出力に接続された制御入力と、ソースクロックに接続されたクロック入力端子とを有するマルチモジュール分割器MMDであって、制御入力に存在する値に基づきクロック入力に存在するクロック信号の整数周波数分割を実行し、分割は、一定期間にわたって平均化された形式1/NFMをとる、MMDと;を具備することを特徴とするデジタル制御発振器。Fは、バッファに格納された値であって、Fは、基準クロック信号と、MMDの出力から導出されるフィードバッククロック信号との間の差に関することを特徴とする請求項1に記載のデジタル制御発振器。差は、デジタル位相/周波数検出器DPFDによって生成されることを特徴とする請求項2に記載のデジタル制御発振器。基準クロック信号が活性化されている時、Fの値は、時間にわたって更新されることを特徴とする請求項2に記載のデジタル制御発振器。基準入力信号が無効である時、Fの値は、バッファに格納された当時の最近の値、または所定期間にわたって格納された値の平均に維持されることを特徴とする請求項2に記載のデジタル制御発振器。クロックシステムであって:基準クロックに対する第1の入力と、フィードバッククロックに対する第2の入力とを有するデジタル位相/周波数検出器DPFDであって、基準クロックとフィードバッククロックとの間の差を示す出力を生成するDPFDと;時間にわたって差信号を格納するためにDPFDに接続されたバッファと;デジタル制御発振器DCOであって、バッファに接続された制御入力を有するシグマ-デルタ変調器SDMと、SDMと整数制御語のソースとに接続された入力を有する加算器と、ソースクロック信号に対するクロック入力、および加算器に接続された制御入力を有する第1の周波数分割器であって、DCOは、NFMによって分割されたソースクロック信号の周波数を示す平均周波数を有する出力クロック信号を生成し、Nは、整数制御語によって決定され、FMは、SDMの出力によって決定される、第1の周波数分割器と、を含むDCOと;DPFDにフィードバッククロックを出力する、DCO出力クロック信号に接続された第2の周波数分割器と;を具備することを特徴とするクロックシステム。DPFDからの出力を低域フィルタ処理するために、DPFDとバッファとの間に提供されたデジタルループフィルタをさらに具備することを特徴とする請求項6に記載のクロックシステム。周波数分割器は、整数周波数分割器または分数周波数分割器であることを特徴とする請求項6に記載のクロックシステム。基準クロックが無効である時でも、ソースクロックは、DCOに対する活性化した入力であることを特徴とする請求項6に記載のクロックシステム。基準クロックが無効である時を識別するための信号検出器をさらに具備し、バッファは、信号検出器の制御下で、基準クロックが無効である時にDPFDからバッファを解放するスイッチを介してDPFDに接続されることを特徴とする請求項6に記載のクロックシステム。スイッチがDPFDからバッファを解放する時、バッファは、バッファに格納された当時の最近の値または一定期間にわたって格納された値の平均を維持することを特徴とする請求項10に記載のクロックシステム。DCO出力クロックの周波数を乗算するためにDCOの出力に接続された位相ロックループをさらに具備することを特徴とする請求項6に記載のクロックシステム。クロックシステムであって:基準入力クロックに接続された第1の入力と、フィードバック信号に対する第2の入力とを有するデジタル位相/周波数検出器DPFDであって、第1および第2の入力間の位相/周波数の差を示す差信号を生成するDPFDと;差信号をスケール化し、データ格納/平均要素DSAEに制御ビットとして、スケール化した差信号を格納するためにDPFDに接続されたコントローラと;デジタル制御発振器DCOであって、バッファに接続された制御入力を有するシグマデルタ変調器SDMと、SDMと整数制御語のソースとに接続された入力を有する加算器と、クロック信号に対するクロック入力と加算器に接続された制御入力とを有し、DCOは、NFMによって分割された入力クロック信号の周波数を示す平均周波数を有する出力クロック信号を生成し、Nは、整数制御語によって決定され、FMは、SDMの出力によって決定される、第1の周波数分割器と、を含むDCOと;を含む前方信号経路、およびDPFDにフィードバック信号を提供するための第2の周波数分割器を含む、DCO出力に接続されたフィードバック信号経路を具備することを特徴とするクロックシステム。前方信号経路は、基準入力クロックとDPFDの第1の入力端子との間に提供された第1の時間-デジタル変換器TDCをさらに含み;フィードバック信号経路は、周波数分割器とDPFDの第2の入力端子との間に提供された第2のTDCをさらに含む;請求項13に記載のクロックシステム。第2の周波数分割器は、整数または分数周波数分割器であり、前方信号経路は、基準入力クロックとDPFDの第1の入力端子との間に提供された分数周波数分割器をさらに含み、フィードバック信号経路は、第2の周波数分割器とDPFDの第2の入力端子との間に提供された分数周波数分割器をさらに含むことを特徴とする請求項14に記載のクロックシステム。前方信号経路は、DPFDの出力端子とコントローラとの間に提供されたデジタルループフィルタをさらに具備することを特徴とする請求項13に記載のクロックシステム。DCO出力クロックの周波数を乗算してノイズフィルタ処理するために、DCOの出力に接続された位相ロックループをさらに具備することを特徴とする請求項13に記載のクロックシステム。基準入力クロックが喪失する時でも、DCOへのクロック入力は、第1の周波数分割器に供給することを特徴とする請求項13に記載のクロックシステム。DCOへのクロック入力は、第1の周波数分割器に供給される前に周波数乗算されることを特徴とする請求項13に記載のクロックシステム。基準入力クロックが無効である時を識別するための信号検出器をさらに具備し、コントローラは、信号検出器の制御下で、基準入力クロックが無効である時にDPFDからコントローラを解放するスイッチを介してDPFDに接続されることを特徴とする請求項13に記載のクロックシステム。スイッチがDPFDからコントローラを解放する時、DSAEは、DSAEに格納された当時の最近の制御ビット、または一定期間にわたって格納された値の平均を維持することを特徴とする請求項20に記載のクロックシステム。クロック生成方法であって:出力クロック信号を生成するために時変制御信号に応答して第1のクロック信号を周波数分割する過程であって、制御信号は、時間にわたる、平均NFMによって示される値である整数値をとり、Nは、整数値であり、FMは、分数値である、過程と;基準クロック信号に対して出力クロック信号の表示を時間にわたって比較することによって、時変制御信号を生成する過程と;時間にわたる比較の結果を格納する過程であって、格納された結果がFの値を決定する、過程と;格納された結果をシグマデルタ変調器へ出力する過程であって、シグマデルタ変調器が、時間にわたる、平均FM分数値である整数出力を生成する、過程と;を具備することを特徴とする方法。基準クロック信号が非活性化されている間、制御信号は、当時の最近の値または一定期間にわたって格納された値の平均値で維持され、周波数分割は、維持された制御信号値を使用して実行されるホールドオーバモードに関与する過程をさらに具備することを特徴とする請求項22に記載の方法。基準クロックが非活性化の後に活性化される時、時変制御信号の通常動作が再開されるホールドオーバモードから離れる過程をさらに具備することを特徴とする請求項23に記載の方法。クロックシステムであって:基準クロックに対する第1の入力と、フィードバッククロックに対する第2の入力とを有するデジタル位相/周波数検出器DPFDであって、基準クロックおよびフィードバッククロック間の差を示す出力を生成するDPFDと;時間にわたって差信号を格納するためにDPFDに接続されたバッファと;基準クロックが喪失する時、DPFDからバッファを解放するスイッチと;バッファに接続された第1の入力と、ソースクロックに接続された第2の入力とを有するデジタル制御発振器DCOであって、出力クロック信号を生成するDCOと;DPFDにフィードバッククロックを出力する、DCO出力に接続された周波数分割器と;を具備することを特徴とするクロックシステム。DCOは:バッファからの累積値に応答して、時間にわたって平均化され、累積値によって決定された分数値FMを有する整数値のパターンを生成するためのシグマデルタ変調器SDMと;SDMに接続された第1の入力と、整数値Nを受信するための第2の入力とを有する加算器と;加算器の出力に接続された制御入力と、ソースクロックに接続されたクロック入力端子とを有するマルチモジュール分割器MMDであって、制御入力に存在する値に基づきクロック入力に存在するクロック信号の整数周波数分割を実行し、分割が一定期間にわたって平均化された形式1/NFMをとる、MMDと;を具備することを特徴とする請求項25に記載のクロックシステム。ソースクロックは、クロックシステムとして共通の集積回路内に含まれることを特徴とする請求項26に記載のクロックシステム。クロックシステムは、共通の集積回路内に含まれることを特徴とする請求項25に記載のクロックシステム。周波数乗算およびノイズフィルタ処理のためにDCOのクロック出力に接続された周波数乗算PLLをさらに具備することを特徴とする請求項25に記載のクロックシステム。従って、ホールドオーバイベントの間に持続的かつ正確である一方、低い電力消費かつ低コストの、高安定かつ高性能のクロックシステムに対する必要性がある。本発明の実施形態は、モジュールMとともにシグマデルタ変調器SDM、加算器、およびマルチモジュール分割器MMDを含みうるデジタル制御発振器DCOを提供しうる。SDMは、一定期間にわたって平均化され、デジタル制御信号Fによって決定された分数値FMを有する整数値のパターンを生成するための制御信号に応答しうる。加算器は、SDMに接続された第1の入力と、整数値Nを受信するための第2の入力とを有しうる。MMDは、加算器の出力に接続された制御入力と、安定したソースクロックに接続されたクロック入力とを有することができ、MMDは、制御入力に存在する値に基づき、入力端子に存在するクロック信号の整数周波数分割integerfrequencydivisionを実行し、分割は、一定期間にわたって平均化された形式1/NFMをとる。本発明の実施形態は、デジタル位相/周波数検出器DPFDと、バッファと、シグマデルタ変調器および加算器を含むデジタル制御発振器DCOと、第1の周波数分割器とを含みうるクロックシステムを提供しうる。DPFDは、基準入力クロックのための第1の入力と、フィードバック信号のための第2の入力とを有することができ、DPFDは、基準入力クロックおよびフィードバック信号間の差を示す出力を生成する。バッファは、時間にわたって差信号を格納するためにDPFDに接続されうる。シグマデルタ変調器SDMは、バッファに接続された制御入力を有しうる。加算器は、SDMと整数制御語のソースとに接続された入力を有しうる。第1の周波数分割器は、クロック信号のための入力と、加算器に接続された制御入力とを有することができ、DCOは、NFMによって分割された入力クロック信号の周波数を示す平均周波数を有する出力クロック信号を生成し、Nは、整数制御語によって決定され、FMは、SDMの出力によって決定される。システムクロックはまた、DPFDにフィードバック信号を出力する、DCO出力クロック信号に接続された第2の周波数分割器を含みうる。図1は、本発明の例示的な実施形態に従う、デジタル制御発振器100DCOを示す。DCO100は、シグマデルタ変調器SDM102と、加算器104と、マルチモジュール分割器MMD106とを含みうる。SDM102は、加算器104へのデジタル制御出力を生成しうる。加算器104は、MMD106への整数制御語を生成するために、SDM102からの制御出力に対し、外部供給された整数値Nを追加しうる。制御語は、SDM出力によって決定されたさまざまな整数値の間で変化しうるが、一定期間にわたって、制御語は、NFMの平均値を有することができ、Nは、外部供給された整数であり、FMは、SDM出力の平均値である。MMD106は、入力クロック信号Finを受信し、加算器104から出力された値に従い、周波数分割出力クロック信号FOUTを生成しうる。MMDの瞬間的な動作は、整数分割器の動作であるが、時間にわたって、出力クロックの周波数は、形式FOUT=Finをとる。図1に示す例示的な実施形態では、SDM102は、その動作を制御する30ビットの制御語Fを受信しうる。SDMは、加算器に対し、例えば101および2の値をとりうる3ビットの整数値を出力するように図示される。しかし、SDM102は、特定の30-3ビット変換に限定されない。図示の通り、DCO100によって生成されたFOUTクロックは、システム回路への駆動クロックとしてSDM102に入力されうる。図2は、本発明の実施形態に従う、クロック生成器200を示す。クロック生成器200は、信号ループを形成するために、前方信号経路およびフィードバック信号経路を含みうる。前方信号経路に沿って、クロック生成器は、デジタル位相/周波数検出器DPFD202と、デジタルループフィルタDLF204と、バッファ207と、デジタル制御発振器DCO208とを含みうる。フィードバック信号経路に沿って、クロックシステムは、周波数分割器216を含みうる。DCOは、シグマデルタ変調器SDM210と、加算器212と、マルチモジュール分割器MMD214とを含みうる。クロック生成器200はまた、スイッチ206と、スイッチコントローラ203とを含みうる。DPFD202は、基準入力クロックを受信する第1の入力端子と、フィードバック信号経路からフィードバック信号を受信する第2の入力端子とを備えた2つの入力端子を含みうる。DPFD202は、基準入力クロックとフィードバック信号とを比較して、DFPD202の2つの入力信号間における位相および/または周波数の差を示す差信号を計算しうる。DPFD202の出力端子に接続されたDLF204は通常、差信号を受信し、低域フィルタ処理を実行して、制御ビットを生成しうる。DLF204は、スイッチ206を介してバッファ207に接続されうる。バッファ207は、前方信号経路が切断される時でも、制御ビットを持続的に維持することができるデータ格納装置でもよい。バッファ207は、DLF204からのさまざまな出力を格納しうる。例えば、バッファ207は、現在の制御ビットまたは所定期間にわたる制御ビットの平均を格納しうる。DCO208は、バッファに格納された制御ビットを受信するためにバッファに接続された制御入力端子と、安定したソースクロックFsysに接続されたクロック入力端子とを有しうる。DCO208内で、SDM210は、制御ビットを受信するために制御入力端子に接続され、デジタル語パターンがFMの目標平均値を有しうる供給された制御ビットに基づき、デジタル語パターンを生成しうる。加算器212は、時間平均制御ビットを受信するためにSDM210に接続され、時間平均制御ビットに定数を追加しうる。MMD214は、安定したソースクロックFsysに接続されたクロック入力を有し、制御語を受信するために加算器212に接続された制御入力を有しうる。MMD214は、制御語が示す数によってFsysを分割するクロック出力を生成しうる。Fsysは、基準入力クロックが無効になる時、即ち基準入力クロックが喪失するか、または所定の有効な周波数範囲外の時のホールドオーバイベントの間、Fsysが未だ、維持されたクロックFsysをDCO208に供給しうるという意味では、安定したソースクロックでもよい。Fsysは、水晶発振器XO、温度補償XOTCXO、または恒温槽型XOOCXO等、高度に安定したソースクロックから供給されうる。特定の状況下では、Fsysは、高い周波数の安定したソースクロックを達成するために、内部周波数乗算器を使用して、高度に安定したソースクロックから合成されうる。そのように、DLF204のバッファからの制御ビットは、クロックシステムに対する出力クロックを生成するために、DCO208を調整または周波数調整を提供しうる。フィードバック信号経路は、出力クロックとDPFD202の第2の入力端子との間に提供された周波数分割器216を含みうる。本発明の第1の実施形態では、周波数分割器216は、整数N1によって出力クロックの周波数を分割する整数周波数分割器N1でもよい。代わりに、周波数分割器216は、分数によって出力クロックの周波数を分割しうる分数周波数分割器でもよい。出力クロックは、基準入力クロックと比較するためにDPFD202へフィードバック信号経路を介して供給されうるので、基準入力クロックと出力クロックとの間の差は、通常の動作中にDCO208を制御するために使用されうる。スイッチ206は、バッファの前の位置に、前方信号経路に沿って提供され、基準入力クロックの状態に基づきスイッチコントローラ203によって制御されうる。好ましい実施形態では、スイッチ206は、DLF204およびバッファ207間に接続されうる。しかし、スイッチ206は、この特定の位置に限定されず、同じ結果のために回路の他の部分に設置されうる。例えば、1つの実施形態では、スイッチ206は、DPFD202およびDLF204間に設置されうる。故に、DPFD202の第1の入力端子に対する基準入力クロックが活性化されている時、スイッチコントローラ203は、通常の動作中にスイッチ206をはめ込むことができる。しかし、基準入力クロックが無効になっている時にホールドオーバイベントが生ずる場合、基準入力クロックの欠如により、スイッチコントローラがスイッチ206を解放し、それにより前方信号経路を切断しうる。しかし、バッファに格納された制御ビットは未だに、その値を維持し、DCO208に制御ビットを供給しうる。バッファに維持された制御ビットがDCO208に対して安定した制御ビットの供給を維持しうるので、持続的な出力クロックは、ホールドオーバイベントの間でも維持されうる。図3は、本発明の実施形態によるもう1つのクロックシステムを示す。クロックシステム300は、ループを形成するために前方信号経路およびフィードバック信号経路を含みうる。前方およびフィードバック信号経路によって形成されるループの出力は、持続的なデジタルクロック信号Fdcoでもよい。また、クロックシステム300は、Fdcoをフィルタ処理するためのアナログPLLアナログPLL2を含み、Fdcoに含まれたジッタを除去しうる。クロックシステムの前方信号経路は、第1の整数周波数分割器302、時間-周波数変換器TDC304、およびデジタル位相/周波数検出器DPFD308を含みうる。前方信号経路はまた、デジタルループフィルタDLF309、スイッチ310、語調整プロセッサtuningwordprocessor312、および図1に示すDCO313参照番号が異なるを含み、DCO313は、シグマデルタ変調器SDM314、加算器316、およびマルチモジュール分割器MMD318を含みうる。スイッチ310は、基準入力クロックが利用可能か否かに基づき、スイッチコントローラ303によって制御されうる。スイッチコントローラ303はまた、その動作を制御するために語調整プロセッサ312に制御信号を供給しうる。フィードバック信号経路は、第2の整数周波数分割器326および第2の時間-デジタル変換器TDC328を含みうる。クロックシステム300はまた、水晶発振器XO320、代替周波数alternativefrequency乗算器PCC3322、およびマルチプレクサ324を共に含み、安定したソースクロックを提供しうる。クロックシステムはまた、最終的な出力クロックのフィルタ処理および周波数乗算のために、アナログPLLPLL2334および周波数乗算器336を含みうる。上流から下流への前方信号経路に沿って、第1の整数周波数分割器302は、所定の整数値によって基準入力クロックの周波数を分割するために基準入力クロックに接続されうる。第1の整数周波数分割器302に接続される第1のTDC304は、基準入力クロックをデジタル基準入力クロックに変換しうる。DPFD308は、DPFD308で比較されるべき2つのデジタル信号を受信するための2つの入力端子を有しうる。DPFD308の第1の入力端子は、第1のTDC304に接続され、DPFD308の第2の入力端子は、フィードバック信号を受信するためにフィードバック信号経路に接続されうる。DPFD308は、デジタル基準入力クロックおよびフィードバック信号間の位相/周波数の差を示す差信号を出力端子で出力しうる。DPFD308の出力は、DCO313への制御ビットとして、調整語tuningwordを生成するために、異なる信号の低域フィルタ処理を実行しうるDLF309に接続されうる。前方信号経路はまた、DLF309の出力端子に接続されたスイッチ310を含みうる。スイッチ310は、基準入力クロックの状態に基づき、スイッチコントローラ303によって制御されうる。基準入力クロックがクロックシステム300に利用可能な時、スイッチコントローラ303は、通常の動作中にスイッチ310をはめ込むことができる。しかし、基準入力クロックが無効になる時にホールドオーバイベントが生ずる場合、スイッチコントローラ303は、スイッチ310により語調整プロセッサ312からDLF309を解放させうる。語調整プロセッサ312は、DLF309の出力とは反対のスイッチ310に接続されうる。語調整プロセッサ312は、機能に応じて設定されうる制御装置でもよい。図4は、本発明の例示的な実施形態による語調整プロセッサの一例を示す。図4を参照すると、語調整プロセッサ312は、データ格納/平均要素DSAE340およびマルチプレクサ342を含みうる。一つの実施形態ではDSAE340は、DLF309からの出力を格納するメモリでもよく、および/または一定期間にわたってDLF出力の平均を計算する。語調整プロセッサのデータ入力は、スイッチ310に外部接続され、DSAE340の入力とマルチプレクサ342の第1の入力とに内部接続されうる。DSAE340の出力は、マルチプレクサ342の第2の入力に接続されうる。語調整プロセッサ312はまた、制御信号を受信するためのスイッチコントローラ303に外部接続され、マルチプレクサ342の制御ピンに内部接続されうる制御入力を有しうる。故に、通常の動作中に、スイッチコントローラ303は、スイッチ310をはめ込み、マルチプレクサ342の出力をその第1の入力に接続しうる。このように、DLFの出力は、DCOに直接供給され、同時に、DSAE340で格納および/または平均化されうる。しかし、ホールドオーバイベントが生ずる場合、スイッチコントローラ303は、スイッチ310を解放し、ほぼ同時に、マルチプレクサ342の出力をその第2の入力に接続しうる。このように、前方信号経路は、解放されたスイッチ310によって切断される。しかし、DCOは未だに、格納された、即ちマルチプレクサ342の第2の入力を介してDSAE340に格納された平均制御ビットを受信しうる。語調整プロセッサ312はまた、フィルタ処理されたエラーに基づきDCO313の応答を調整tailorするために提供されうる。例えば、さまざまな非線形応答曲線は、所望の応答を与えるために語調整プロセッサ312のDSAE340に読み込まれうる。これに関連して、DSAE340は、DLF309からのフィルタ処理されたエラー信号によって索引を付けることができる、1つまたは複数の変換テーブルを格納しうる。また、語調整プロセッサ312は、DLF309からのフィルタ処理されたエラーから、応答を直接計算するためのアルゴリズムで設定されたプロセッサ図示せずを含みうる。図1に関連して同様に示したDCO313は、語調整プロセッサ312に接続されうる。DCO313のSDM314は、制御ビットを受信し、制御ビットを変調し、変調された制御ビットFMを生成し、その制御ビットは、加算器316で整数Nが追加され、MMD318に対するFMNの制御ビットを生成しうる。DCO313のMMD318はまた、ホールドオーバイベントの間に遮断されない安定したソースクロックを受信しうる。安定したXO320は、PLL3322によって乗算された周波数でもよいクロック信号か、または代わりに、安定したソースクロックFinがMMD318に供給されうるマルチプレクサ324に直接供給されてもよいクロック信号を生成しうる。DCO313の出力Fdcoはまたは、前方およびフィードバックループの出力は、制御ビットによって制御されてもよく、即ち、Fdco=Fin/F/MNである。フィードバック信号経路は、DCO313の出力端子とDPFD308の第2の入力端子との間に接続されうる。フィードバック信号経路に沿って、第2の整数周波数分割器326は、整数によってFdcoの周波数を分割するためにDCO313の出力に接続されうる。第2のTDC328は、デジタルフィードバッククロック信号にクロックFdcoを変換するために第2の整数周波数分割器に接続されうる。本発明の1つの例示的な実施形態では、任意的な第1の分数周波数分割器306は、第1のTDC304およびDPFD308間に提供され、任意的な第2の分数周波数分割器330は、第2のTDC330およびDPFD308間に提供されうる。通常の動作時、基準入力クロックは、クロックシステムの前方信号経路に供給されうる。DPFD308は、基準入力クロックおよびフィードバック信号間の周波数および/または位相差を比較し、デジタル差信号を生成し、そのデジタル差信号は、DLF309によって一連の調整語TW1に変換されうる。スイッチ310がはめ込まれると、DLF309の出力は、語調整プロセッサ312に直接供給されうる。語調整プロセッサ312は、TW1を正規化し、制御ビットTW2を生成しうる。語調整プロセッサ312の出力バッファは、差信号に基づき新たな制御ビットTW2で周期的に更新されうる。制御ビットは、Fdco=FinによってFdcoおよびFin間の周波数比を決定しうる。ここで、Fは、制御ビットTW2である。Fdcoは一方では、基準入力クロックとの比較のために、第2の整数周波数分割器326と、第2のTDCと、任意に第2のデジタル周波数分数分割器330とを介してDPFD308にフィードバック信号を供給しうる。Fdcoはまた、アナログPLL2および周波数乗算器334を介して、回路システム図示せずにシステムクロックを提供しうる。アナログPLL2334は、比較的高い周波数にDCO出力を高めるために、高周波電圧制御発振器VCOを含みうる。アナログPLL2334はまた、DCO出力にノイズフィルタ処理を提供しうる。ホールドオーバイベントが生ずる場合、基準入力クロックが喪失することがある。喪失により、スイッチコントローラ303がスイッチ310を解放し、前方信号経路を切断しうる。しかし、語調整プロセッサ312のDSAE340は、その現在の制御ビットまたは格納された制御ビットの平均を維持し、安定した制御ビットをDCO313に提供し、それによりDCO出力Fdcoは未だに安定し、かつ正確のままでありうる。制御ビットがデジタルで格納されるので、それらの安定性が高く、温度変化に比較的敏感ではない。このように、クロックシステム300は、ホールドオーバイベントの間でも、持続的で正確なFdcoを提供しうる。上記実施形態は、さまざまな非整数変換係数で基準クロック信号の周波数変換を実行し、基準クロックが一時的に無効になるホールドオーバイベントの間でも動作可能なクロック生成システムを提供する。また、クロックシステムは、外部フィルタ等の外部要素が少ない共通の集積回路上に製造できる。故に、クロックが他の処理システム図示せずに集積される時、クロックシステムは、低い集積コストで正確なクロックを生成する。当業者であれば、本発明がさまざまな形式で実装され、さまざまな実施形態が単独で、または組み合わせて実装されうることを、上記説明から理解しうる。故に、本発明の実施形態がその特定の例に関連して説明されたが、本発明の実施形態および/または方法の真の範囲は、他の修正が図面、明細書および以下の特許請求の範囲の考察に関して当業者に明らかとなるので、そのように限定されるべきではない。