アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル/ホールド回路と、前記サンプル/ホールド回路からのホールド出力信号の信号レベルを弁別するコンパレータとを含み、前記コンパレータは、前記サンプル/ホールド回路からの前記ホールド出力信号を増幅するプリアンプと、前記プリアンプから生成される差動出力信号をラッチするラッチ回路と、前記プリアンプから生成される前記差動出力信号のレベル差に応答して前記プリアンプのバイアス電流の電流値を制御するバイアス制御回路とを含み、前記プリアンプから生成される前記差動出力信号の前記レベル差が小さい時には前記バイアス制御回路は前記プリアンプの前記バイアス電流を大きな電流値に制御して、前記プリアンプから生成される前記差動出力信号の前記レベル差が大きい時には前記バイアス制御回路は前記プリアンプの前記バイアス電流を小さな電流値に制御することを特徴とするA/D変換器。請求項1において、前記バイアス制御回路は、前記プリアンプから生成される前記差動出力信号が一端に供給され他端に所定のバイアス電位が供給された一対の整流素子と、一端が前記一対の整流素子の前記他端に接続され他端が前記プリアンプの前記バイアス電流を制御するバイアス回路に接続された容量とから構成されていることを特徴とするA/D変換器。請求項1において、前記クロック信号の所定レベルの期間に、前記プリアンプと前記バイアス制御回路とは活性化される一方、前記ラッチ回路は非活性化され、前記クロック信号が前記所定レベルと異なるレベルの期間に、前記プリアンプと前記バイアス制御回路とは非活性化される一方、前記ラッチ回路は活性化されて情報をラッチすることを特徴とするA/D変換器。受信された無線周波数信号をアナログベースバンド信号に変換する受信ミキサと、前記受信ミキサからの前記アナログベースバンド信号をデジタルベースバンド信号に変換するA/D変換器と、前記A/D変換器からの前記デジタルベースバンド信号をデジタル信号処理するベースバンド信号処理ユニットとを含み、前記A/D変換器が請求項1に記載のA/D変換器で構成されている電池もしくは低駆動能力の内蔵電源で動作することを特徴とする受信装置。請求項4において、ウルトラワイドバンドインパルスラジオのインパルス信号を受信することを特徴とする受信装置。身の回りの様々な機器に組み込まれるA/D変換器には、低消費電力であることが強く要求されている。特に、ユビキタス社会においては、電池駆動の機器が多数用いられるため、その低消費電力化が大きな課題である。本発明が解決しようとする課題は、A/D変換器およびそれを用いた受信装置の低消費電力化である。特に、A/D変換器の初段に用いられ、信号のサンプルとホールドを行うサンプル/ホールド回路と、A/D変換器に必須の機能であるコンパレータの低消費電力化を行い、A/D変換器全体の低消費電力化を行うものである。以下、従来のA/D変換器の課題の詳細について説明を行う。アナログ信号をA/D変換器でデジタル化する場合、上記に説明したように、ナイキストの定理に従えば、原アナログ信号波形の最高周波数もしくは周波数帯域をfmaxとすれば、原アナログ信号波形の情報が失われないようにするためには2fmaxのナイキスト周波数と等しいかもしくはそれ以上のサンプリング周波数fsでサンプリングする必要がある。従って、A/D変換の後はサンプリング周波数fsの1/2であるfmax以上の周波数成分の情報は失われて、エイリアジングエイリアスが発生する。このため、A/D変換器にはナイキスト周波数以下の最高周波数もしくは周波数帯域のアナログ信号が入力されることが多い。しかし、ナイキスト周波数以上の信号をA/D変換して、その結果生じるエイリアジングを利用して情報を復元することも可能である。このようにナイキスト周波数以上のアナログ入力信号をA/D変換することはアンダーサンプリングA/D変換と呼ばれ、アンダーサンプリングA/D変換を行うA/D変換器はアンダーサンプリングA/D変換器と呼ばれる。アンダーサンプリングA/D変換器は、例えば、ウルトラワイドバンドインパルスラジオUltraWideband-ImpulseRadio;以下、UWB-IRと略称する無線通信機において、間欠的なアナログ信号であるインパルス信号からのデジタル情報の取得に利用される。また、ソフトウェア無線通信機においては、アンダーサンプリングA/D変換器はダウンコンバージョンの働きをする。また、複数のA/D変換器を並列に利用し実効的な変換速度を上げる場合などにもアンダーサンプリングA/D変換器は有効である。また、携帯電話等の無線通信機器においては、受信された無線周波数信号は受信ミキサーによってアナログベースバンド信号に変換され、アナログベースバンド信号はA/D変換器によりデジタルベースバンド信号に変換されベースバンド信号処理ユニットでデジタル信号処理される。電池もしくは低駆動能力の内蔵電源で動作する携帯電話等の無線通信機器を低消費電力化するとともにデジタル信号処理の精度を向上するためには、無線通信機器で使用されるA/D変換器を低消費電力化するとともに高性能化することが必要となる。A/D変換を実現するためには、A/D変換器の初段にサンプル/ホールド回路が必要になる。特に、アンダーサンプリングA/D変換を実現するために重要な役割を担うのが、A/D変換器の初段でアンダーサンプリング動作のサンプル/ホールド回路である。このサンプル/ホールド回路に必要な機能は、ナイキスト周波数以上の入力信号をサンプルし、サンプルした信号を変換周波数と等しい周波数でホールドすることである。これをアンダーサンプリングサンプル/ホールド回路と呼ぶ。このアンダーサンプリングサンプル/ホールド回路を実現する簡単な方法は、入力信号の周波数以上の周波数で動作することが可能なサンプル/ホールド回路を使用することである。しかしながらこの方法では、ホールド動作時にも動作周波数が高い高性能回路を使用することとなるため、消費電力が増大してしまうという問題がある。その詳細について、図1から図3を用いて説明する。図1は、前記非特許文献2に開示されている従来のサンプル/ホールド回路SHCを示す回路図である。スイッチSW1a、SW1b、SW2a、SW2b、SW3a、SW3b、容量C1a、C1b、オペアンプOPA11から構成される、スイッチトキャパシタ回路である。尚、添え字a、bは、差動対を示しており、以下の説明では、特に必要でない限りa、bの添え字は省略する。また、他の参照符号においても、同じ構成要素が複数あるものについて添え字を省略する場合は、その同一構成要素を示すものとする。図1に示す従来のサンプル/ホールド回路SHCは、スイッチSWを切り換えることによりサンプルモード、ホールドモードの2つのモードで動作を行う。図2は図1に示した従来のサンプル/ホールド回路SHCのサンプルモードでの等価回路を示し、図3は図1に示した従来のサンプル/ホールド回路SHCのホールドモードでの等価回路を示している。サンプルモードではスイッチSW1、SW3をオンにし、スイッチSW2をオフにする。言い換えると、入力端子Vinを容量C1に接続し、オペアンプ11の入力と出力を短絡する。オペアンプ11の入出力端子を短絡してフィードバックループを形成することで、スイッチSW1、SW3のオン抵抗が無視できる程小さく、オペアンプ11の非反転入力端子と反転入力端子-の入力インピーダンスが極めて高いので、オペアンプ11の非反転入力端子の電圧V1aと反転入力端子-の電圧V1bとは反転出力端子Vout1-と非反転出力端子Vout2の出力電圧に設定される。オペアンプ11の非反転入力端子と反転入力端子-との間の入力オフセット電圧が無視できる程小さく、サンプルモードの期間で差動入力電圧Vin1、Vin2の差電圧が一定値と、仮定する。すると、オペアンプ11の特性によってオペアンプ11の非反転入力端子の電圧V1aと反転入力端子-の電圧V1bとは等しくなり、その結果オペアンプ11の反転出力端子Vout1-の出力電圧と非反転出力端子Vout2の出力電圧とは等しいコモンモード電圧に安定に維持される。このコモンモード電圧は、オペアンプ11に供給される電源電圧Vddの略半分のVdd/2となる。良く知られているように容量に蓄積される電荷は、その容量値とその両端の電圧の積となる。上述のように、オペアンプ11の入出力端子を短絡してフィードバックループをつくり、オペアンプ11の非反転入力端子の電圧V1aと反転入力端子-の電圧V1bとを一定電位に保つことで、容量C1には入力信号Vinに対応する電荷が蓄積される。ここで重要なのは、電圧V1a、V1bが一定電位に保たれていることである。電圧V1a、V1bが一定電位に保たれていなければ、入力信号Vinに対応する電荷を容量C1に正しく蓄積することができない。従来のサンプル/ホールド回路SHCでは、電圧V1a、V1bを一定電位に保つ役割をオペアンプ11の反転出力端子Vout1-と非反転出力端子Vout2の出力駆動能力が担っている。すなわち、サンプルモードの期間で差動入力電圧Vin1、Vin2の差電圧が一定値ではなく変化することが多いのでオペアンプ11は、電圧V1a、V1bを一定の電位に保つために、入力信号Vinの変化に十分に高速で追従して、オペアンプ11の非反転入力端子と反転入力端子-とに充分に電荷を供給する必要がある。従って、オペアンプ11は、入力信号Vinの周波数と同等以上の周波数で動作する必要がある。また、サンプルモードでは、入力信号Vinを容量C1に蓄積するのと同時に、オペアンプ11の入力オフセット電圧も容量C1に蓄積される。オペアンプ11の非反転入力端子と反転入力端子-との間の入力オフセット電圧が無視できる程小さく、ゼロボルトが理想である。しかしながら、製造ばらつきなどの影響により、オペアンプの入力オフセット電圧が無視できない値となることも多い。サンプルモードではオペアンプ11の入出力端子が短絡されるので、入力オフセット電圧が容量C1に蓄積される。すなわち、サンプルモードでは、入力信号Vinとオペアンプ11の入力オフセット電圧とが容量C1に蓄積される。一方、ホールドモードでは、スイッチSW1、SW3はオフされ、スイッチSW2はオンに切り換えられる。すなわち、図3に示すように容量C1とオペアンプ11でフィードバックループを構成する。このフィードバックループは、容量C1にサンプルモードで蓄積された電荷を保持するように動作する。容量C1のホールドモードでのオペアンプ11の出力側の端子すなわち、容量C1のサンプルモードでの差動入力電圧Vin1、Vin2の入力側端子には、サンプルモードからホールドモードに切り換わった時点での電荷が保持される。従って、サンプルモードからホールドモードに切り換わった時点での差動入力電圧Vin1、Vin2の差電圧がオペアンプ11の反転出力端子Vout1-と非反転出力端子Vout2の出力差電圧として出力される。オペアンプ11の反転出力端子Vout1-と非反転出力端子Vout2の負荷インピーダンスが低い場合には、オペアンプ11の反転出力端子Vout1-と非反転出力端子Vout2の出力電圧のレベルは減少しようとする。しかし、この出力電圧の減少はオペアンプ11の反転出力端子Vout1-と非反転出力端子Vout2の出力駆動能力により補償されて、切り換わった時点での出力差電圧はホールドモードの間に安定に維持されることができる。ここで、サンプルモードで容量C1にはオペアンプ11の入力オフセット電圧も蓄積されていたため、ホールドモードで保持される出力信号Voutは、オペアンプ11の入力オフセット電圧分がキャンセルされた電圧となる。このように、サンプルモードで容量C1に入力オフセット電圧を蓄積することで、オペアンプ11の入力オフセット電圧をキャンセルすることが可能となる。このように、ホールドモードにおいて、容量C1とオペアンプ11でフィードバックループをつくることで、サンプルモードからホールドモードに切り換わった時点での入力信号を保持することが可能となる。この時、オペアンプ11に必要な動作速度は入力信号の周波数と関係なく、ホールドモードに必要な動作速度、すなわち出力差電圧の減少を補償するオペアンプ11の出力駆動能力で決定される。サンプル/ホールド回路SHCのオペアンプ11の動作速度に注目すると、オペアンプ11は、サンプルモードでは入力信号Vinの周波数よりも高速に動作する必要がある。また、ホールドモードでは、オペアンプ11に必要な動作速度はオペアンプ11の出力駆動能力で決まる。サンプルモードとホールドモードで同一のオペアンプ11が使用されているので、オペアンプ11に必要な動作速度は、入力信号Vinの周波数とオペアンプ11の出力駆動能力による出力差電圧減少の補償速度とのどちらか速い方により決定されることになる。ナイキスト周波数以下のアナログ信号が入力される一般的なA/D変換器においては、アナログ信号の入力信号周波数はA/D変換周波数の1/2以下の比較的低周波である。アナログ入力信号速度よりもオペアンプの出力駆動能力による出力差電圧減少の補償速度の方が速いため、サンプル/ホールド回路のオペアンプに必要となる動作速度は補償速度から決定する必要がある。一方、補償速度よりも速いアナログ入力信号例えば10倍程度が入力されるアンダーサンプリングA/D変換器では、サンプル/ホールド回路のオペアンプの動作速度をアナログ入力信号の周波数から決定する必要がある。すなわち、ホールドモードで必要となる動作速度よりも、サンプルモードで必要となる動作速度の方が大きく、入力信号速度よりも高速に動作させる必要がある。一般的に電子回路の動作速度の速くすると、電子回路の消費電力は増加する。アンダーサンプリングサンプル/ホールド回路では、入力信号速度が高速になればなるほど、オペアンプを高速に動作させる必要があり、消費電力が増大してしまうという問題が生じる。前記非特許文献3に記載された技術を採用すれば帯域制限がオペアンプに課せられないようになるが、それに伴い、オペアンプの入力オフセット電圧をキャンセルができなくなってしまうなど、他の問題が生じてしまう。以下に、その詳細を説明する。図4は前記非特許文献3に記載されたサンプル/ホールド回路を参考にして、本発明に先立って本発明者が差動入力方式と差動出力方式の構成として検討したサンプル/ホールド回路SHCを示す回路図である。図4のサンプル/ホールド回路SHCは、図1のサンプル/ホールド回路SHCにスイッチSW4と外部電位Vcmとを付加した構成である。その結果、図4のサンプル/ホールド回路SHCは、スイッチSW1、SW2、SW3、SW4、容量C1、オペアンプOPA41、外部電位Vcmから構成される。ここで外部電位Vcmはオペアンプ41のコモンモード電位と略等しい一定な電位であり、例えば、電源電圧Vddの半分のVdd/2の電圧である。図1に示したサンプル/ホールド回路SHCをアンダーサンプリングのモードで動作させるためには、サンプルモードでオペアンプ11を用いて容量C1に電荷を蓄積するため、アナログ入力信号よりも高速にオペアンプ11を動作させる必要があった。このため、アナログ入力信号が高速になると、それ以上高速にオペアンプ11を動作させる必要があり、消費電力が増大してしまった。図4に示したサンプル/ホールド回路SHCでは、容量C1への電荷をオペアンプ41から供給するのではなく、スイッチSW4を介して外部電位Vcmから供給するものである。図5は図4に示したサンプル/ホールド回路SHCのサンプルモードでの等価回路を示し、図6は図4に示したサンプル/ホールド回路SHCのホールドモードでの等価回路を示している。図5に示すように、図4に示したサンプル/ホールド回路SHCのサンプルモードでは、スイッチSW1、SW3、SW4をオンにし、スイッチSW2をオフにする。スイッチSW4のインピーダンスをオペアンプ41の出力インピーダンスよりも低くすることで、容量C1に外部電位Vcmから電荷を供給することが可能となり、オペアンプ41を高速に動作させる必要がなくなる。図6に示すように、図4に示したサンプル/ホールド回路SHCのサンプルモードでは、スイッチSW1、SW3、SW4をオフにし、スイッチSW2をオンにする。しかしながら、図4に示したサンプル/ホールド回路SHCは以下のような欠点を持つことが、本発明者等の検討により明らかとされた。これは安定な電位Vcmを形成することが必要となりこの電位を生成するため電力消費と半導体集積回路でのある程度のチップ占有面積とを必要とする。また、電位Vcmはオペアンプ41のコモン電位例えば、電源電圧Vddの半分程度とする必要があり、スイッチSW4をこの電位Vcm付近で動作させる必要がある。スイッチSW4のインピーダンス、すなわちオン抵抗を小さくするためには、通常CMOSスイッチとする必要があり、また低インピーダンスとするためゲート幅を長くする必要があり面積の増加してしまうという問題が生じる。さらに、もっと重大な欠点は、図5に示すようにサンプルモードでオペアンプ41の非反転入力端子と反転入力端子-とを共通の電位Vcmに接続するため、オペアンプ41の入力オフセット電圧をキャンセルができなくなることである。以上説明したように、本発明より前の従来のサンプル/ホールド回路では、アンダーサンプリングA/D変換器の初段に用いられるに際して、低消費電力でかつ高性能とすることはできなかった。また、A/D変換器の重要な回路として、初段のサンプル/ホールド回路に接続される次段のコンパレータがある。サンプル/ホールド回路によりサンプリングされたアナログ入力信号のレベルはデジタル信号に変換するためにコンパレータにより弁別される。コンパレータでは、アナログ入力信号のレベルは例えば略一定の基準値と比較され、コンパレータの出力からデジタル変換出力信号が得られる。サンプル/ホールド回路から差動出力ホールド信号が生成される場合には、コンパレータの差動入力に差動出力ホールド信号が供給されて、コンパレータにて差動出力ホールド信号の差電圧の大小関係が弁別される。このように、コンパレータは2つのアナログ入力信号のレベルの大小関係を弁別する回路であり、A/D変換器に必須の機能である。図7は、前記非特許文献4に記載されている従来のA/D変換器のコンパレータを示す回路図である。このコンパレータは、プリアンプAMP181とラッチ回路LCH182とから構成される。比較すべき2つの入力信号Vsig、VrefはプリアンプAMP181で増幅された後、プリアンプAMP181の出力信号はラッチ回路LCH182に入力される。このコンパレータは、互いに逆相のクロック信号φ、φbに同期して動作する。まず、クロック信号φがハイレベルの期間で、コンパレータに入力されるアナログ入力信号Vsigと基準信号Vrefとの差は、プリアンプ181で増幅される。その後、クロック信号φbのハイレベルの期間でラッチ回路182が活性化されて、デジタル信号Doutが出力される。ラッチ回路182の差動入力端子は差動出力端子にもなっており、2つのインバータの差動出力端子が差動入力端子にクロスカップルの形態で直接接続された正帰還回路によりラッチ回路182が構成されている。ラッチ回路182を構成するインバータの出力が反転するしきい値は、製造ばらつきなどの影響により、ばらつきを持つことが知られている。従って、正帰還ラッチ回路182に入力される信号の大小を正しく判定するためには、インバータのしきい値電圧のばらつき以上の電圧差を入力する必要がある。このため、プリアンプ181を用いて比較すべき2つの入力信号Vsig、Vrefの差の増幅を行うことが必要となる。図8は、図7に示した従来のA/D変換器のコンパレータの動作を説明するための波形図である。図8には、入力信号Vsigに応答するプリアンプ181の出力信号Va1、Va2の差電圧Vamp破線と、ラッチ回路182の出力電圧Dout実線およびコンパレータの消費電流Icmpとが示されている。また、参照のため、入力信号Vsigも点線で示されている。プリアンプ181は、入力信号Vsigと基準電圧Vrefの差を増幅する。プリアンプ181の出力差電圧Vampは、2つの信号Vsig、Vrefの差が小さい場合はほぼ線形な特性を示し、その差が大きくなると次第に飽和する。図9は、図7に示した従来のコンパレータのプリアンプ181として本発明に先立って本発明者により検討されたプリアンプを示す回路図である。同図で、NチャンネルMOSトランジスタ以下、NMOSと略称するNM1、NM2は2つの信号Vsig、Vrefの差を増幅する差動対、NMOSであるNM3は逆相クロック信号φbのハイレベルによりオンとなるイコライズスイッチ、NMOSであるNM4、NM5は差動対NM1、NM2のための定電流源としてのカレントミラーである。同図で、PチャンネルMOSトランジスタ以下、PMOSと略称するPM1、PM2、PM3、PM4は差動対NM1、NM2のための負荷トランジスタ、PMOSのPM5は一定のバイアス電圧VbpによりカレントミラーNM4、NM5へ一定のカレントミラー入力電流を供給するバイアストランジスである。同図で、Vddは電源電圧、GNDはグランドである。このように、プリアンプ181の消費電流IbiasはカレントミラーNM4、NM5の一定のバイアス電流で決定されており、入力信号Vsig、Vrefの差には依存していない。上記で説明したように、正帰還ラッチ回路で正しく信号の大小を判定するためには、入力信号Vsig、Vrefの微小な差電圧を、プリアンプ181を用いて、ラッチ回路182のインバータのしきい値電圧のばらつき以上に増幅することが必要になる。しかし、入力信号Vsig、Vrefの差電圧が十分大きければ、図9に示したプリアンプ181のレントミラーNM4、NM5のバイアス電流Ibiasが非常に小さくても、プリアンプ181の出力信号Va1、Va2の差電圧Vampは十分に大きく、正帰還ラッチ回路182で信号の大小を正しく判定することができる。正帰還ラッチ回路182の2つのインバータの差動出力端子が差動入力端子の入力信号で駆動される2つの入力トランジスタを介して間接的に差動入力端子に接続された回路形式の場合は、2つの入力トランジスタにより増幅された電圧差が正帰還ラッチ回路182に入力される。しかし、2つの入力トランジスタのしきい値電圧の製造ばらつきがあるので、入力信号Vsig、Vrefの微小な差電圧をしきい値電圧のばらつき以上にプリアンプ181が高速で増幅することが必要になる。また、入力信号Vsig、Vrefの差電圧が十分大きければ、図9に示したプリアンプ181のレントミラーNM4、NM5のバイアス電流Ibiasが非常に小さくても、プリアンプ181の出力信号Va1、Va2の差電圧Vampはしきい値電圧のばらつき以上に十分に大きく、正帰還ラッチ回路182の入力信号の大小の判定を容易に行うことができる。以上の説明から明らかなように、プリアンプ181は入力信号Vsigと基準電圧Vrefとの差電圧が小さい場合のみ大きな増幅率で増幅すればよく、入力信号Vsigと基準電圧Vrefの差電圧が十分大きな場合には大きな増幅率では増幅する必要はない。しかしながら、図9に示した本発明に先立って本発明者により検討されたコンパレータ181では、入力信号Vsigと基準電圧Vrefの差が大きい場合も、小さい場合と同様に、大きなバイアス電流Ibiasによる大きな増幅率で増幅動作を行っていたため、無駄な電力を浪費していると言う問題が明らかとされた。尚、コンパレータの消費電流Icmpは、プリアンプ181の消費電流Ibiasとラッチ回路182の消費電流の和で表されるが、コンパレータの消費電流Icmpに占める割合は、一般に、定常的なバイアス電流Ibiasを流すプリアンプ181の消費電流の方が大きい。従って、入力信号Vsigと基準電圧Vrefの差が大きいことを検出してプリアンプ181のバイアス電流Ibiasを減少する制御を行えば、不要な電力を削減できる。前記特許文献1にはコンパレータの2つの入力信号を電流ミラーリング回路にも供給して、この電流ミラーリング回路により2つの入力信号差が小さい場合のみバイアス電流を大きくする制御を行う構成が記載されている。しかしながらこの構成では、コンパレータの入力負荷容量に電流ミラーリング回路の入力負荷容量が追加され、動作速度が遅くなってしまうという問題が明らかとされた。またこの構成では、通常のバイアス電流回路と比較して電流ミラーリング回路のMOSトランジスタの直列接続数が増加しているため、低電源電圧での動作には適していないことも明らかとされた。また、前記特許文献2には、差動入力信号に応答する差動検出回路と、差動入力信号に応答する電圧比較出力回路と、差動検出回路の出力に応答して電圧比較出力回路のバイアス電流を制御する適応制御回路が記載されている。差動検出回路は差動入力信号の変化に応答する差動出力信号の変化が非対称な伝達特性を持ち、差動検出回路の非対称差動出力信号によって変換回路の直列接続された複数のトランジスタのバイアス電流を制御して、電圧比較出力回路のバイアス電流されている。従って、変換回路の直列接続された複数のトランジスタのため、低電源電圧での動作には適していない。また、この適応制御回路の変換回路にバイアス電流を流す必要があるため、制御回路自身が消費電力を増加すると言う問題が明らかとされた。また、電圧比較出力回路に供給される差動入力信号が差動検出回路にも供給されるため、適応制御回路全体としての入力端子の負荷容量が増加して、動作速度が遅くなると言う問題も明らかとされた。本発明は本発明者等により本発明に先立って検討された検討結果を基にしてなされたものであり、その目的とするところは、アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル/ホールド回路と、サンプル/ホールド回路からのホールド出力信号の信号レベルを弁別するコンパレータとを含むA/D変換器を低消費電力化することにある。また、本発明の他の目的とするところは、サンプル/ホールド回路とコンパレータとを含むA/D変換器を高性能化することにある。また、本発明の更に他の目的とするところは、電池もしくは低駆動能力の内蔵電源で動作するとともにA/D変換器を含む無線通信機器を低消費電力化するとともにデジタル信号処理の精度を向上することにある。本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。≪本発明の基本的な形態≫本発明の第1の形態によるA/D変換器ADCは、アナログ入力信号Vinをクロック信号φに応答してサンプルしてホールドするサンプル/ホールド回路SHCと、前記サンプル/ホールド回路SHCからのホールド出力信号Voutの信号レベルを弁別するコンパレータCOPとを含む。前記サンプル/ホールド回路SHCは、オペアンプOPA、61と、第1スイッチSW1と、第2スイッチSW2と、第3スイッチSW3と、第4スイッチSW8と、第1容量C2と、第2容量C3とを含む。前記アナログ入力信号Vinは前記第1スイッチSW1の一端に供給され、前記第1スイッチSW1の他端は前記第1容量C2の一端と前記第2スイッチSW2の一端とに接続されている。前記第1容量C2の他端は前記第2容量C3の一端と前記第4スイッチSW8の一端とに接続され、前記第2容量C3の他端は前記オペアンプOPA、61の入力と前記第3スイッチSW3の一端とに接続され、前記第2スイッチSW2の他端と前記第3スイッチSW3の他端とは前記オペアンプOPA、61の出力に接続されている。前記サンプル/ホールド回路SHCのサンプルモードでは、前記第1スイッチSW1と前記第3スイッチSW3と前記第4スイッチSW8とがオン状態に制御され、前記第2スイッチSW2がオフ状態に制御される。前記サンプル/ホールド回路SHCのホールドモードでは、前記第1スイッチSW1と前記第3スイッチSW3と前記第4スイッチSW8とがオフ状態に制御され、前記第2スイッチSW2がオン状態に制御される。前記第4スイッチSW8の他端は、システムで実質的に安定に維持された動作電位GNDに接続される図10乃至図12参照。本発明の前記第1の形態による手段によれば、前記第4スイッチSW8の他端は、システムで実質的に安定に維持された動作電位GNDに接続されている。従って、前記サンプル/ホールド回路SHCはサンプルモードの期間に前記第1容量C2への前記アナログ入力信号Vinの正確なサンプリングと前記第2容量C3への前記オペアンプOPA、61の入力オフセット電圧の正確なサンプリングとが可能となり、サンプルモードの期間の低消費電力化と高性能化とが可能となる。従って、A/D変換器ADCの初段のサンプル/ホールド回路SHCの高速化と低消費電力化とが、可能となる。本発明の第2の形態によるA/D変換器ADCは、アナログ入力信号Vinをクロック信号φに応答してサンプルしてホールドするサンプル/ホールド回路SHCと、前記サンプル/ホールド回路SHCからのホールド出力信号Voutの信号レベルを弁別するコンパレータCOPとを含む。前記コンパレータCOPは、前記サンプル/ホールド回路SHCからの前記ホールド出力信号Voutを増幅するプリアンプAMPと、前記プリアンプAMPから生成される差動出力信号Va1、Va2をラッチするラッチ回路LCHと、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2のレベル差に応答して前記プリアンプAMPのバイアス電流Ibiasの電流値を制御するバイアス制御回路BCCとを含む図10参照。前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差が小さい時には前記バイアス制御回路BCCは前記プリアンプAMPの前記バイアス電流Ibiasを大きな電流値に制御して、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差が大きい時には前記バイアス制御回路BCCは前記プリアンプAMPの前記バイアス電流Ibiasを小さな電流値に制御する図13乃至図14参照。本発明の前記第2の形態による手段によれば、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差の小大に応答して、前記プリアンプAMPの前記バイアス電流Ibiasの電流値の大小が制御される。前記プリアンプAMPの差動入力信号Vsig、Vrefのレベル差が小さい場合は前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差も小さくなり、前記プリアンプAMPの前記バイアス電流Ibiasが大きな電流に制御され、前記プリアンプAMPは前記差動入力信号Vsig、Vrefの前記レベル差を大きな増幅率で増幅する。その後、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差が大きくなると、前記プリアンプAMPの前記バイアス電流Ibiasが小さな電流に制御され、前記プリアンプAMPは前記差動入力信号Vsig、Vrefの前記レベル差を小さな増幅率で増幅する。このようにして、A/D変換器ADCの後段のコンパレータCOPの高速化と低消費電力化とが、可能となる。本発明の第3の形態によるA/D変換器ADCは、アナログ入力信号Vinをクロック信号φに応答してサンプルしてホールドするサンプル/ホールド回路SHCと、前記サンプル/ホールド回路SHCからのホールド出力信号Voutの信号レベルを弁別するコンパレータCOPとを含む。前記サンプル/ホールド回路SHCは、オペアンプOPA、61と、第1スイッチSW1と、第2スイッチSW2と、第3スイッチSW3と、第4スイッチSW8と、第1容量C2と、第2容量C3とを含む。前記コンパレータCOPは、前記サンプル/ホールド回路SHCからの前記ホールド出力信号Voutを増幅するプリアンプAMPと、前記プリアンプAMPから生成される差動出力信号Va1、Va2をラッチするラッチ回路LCHと、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2のレベル差に応答して前記プリアンプAMPのバイアス電流Ibiasの電流値を制御するバイアス制御回路BCCとを含む図10参照。前記アナログ入力信号Vinは前記第1スイッチSW1の一端に供給され、前記第1スイッチSW1の他端は前記第1容量C2の一端と前記第2スイッチSW2の一端とに接続されている。前記第1容量C2の他端は前記第2容量C3の一端と前記第4スイッチSW8の一端とに接続され、前記第2容量C3の他端は前記オペアンプOPA、61の入力と前記第3スイッチSW3の一端とに接続され、前記第2スイッチSW2の他端と前記第3スイッチSW3の他端とは前記オペアンプOPA、61の出力に接続されている。前記サンプル/ホールド回路SHCのサンプルモードでは、前記第1スイッチSW1と前記第3スイッチSW3と前記第4スイッチSW8とがオン状態に制御され、前記第2スイッチSW2がオフ状態に制御される。前記サンプル/ホールド回路SHCのホールドモードでは、前記第1スイッチSW1と前記第3スイッチSW3と前記第4スイッチSW8とがオフ状態に制御され、前記第2スイッチSW2がオン状態に制御される。前記第4スイッチSW8の他端は、システムで実質的に安定に維持された動作電位GNDに接続される図10乃至図12参照。前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差が小さい時には前記バイアス制御回路BCCは前記プリアンプAMPの前記バイアス電流Ibiasを大きな電流値に制御して、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差が大きい時には前記バイアス制御回路BCCは前記プリアンプAMPの前記バイアス電流Ibiasを小さな電流値に制御する図13乃至図14参照。本発明の前記第3の形態による手段によれば、A/D変換器ADCのサンプル/ホールド回路SHCの高速化と低消費電力化とが可能となり、A/D変換器ADCの後段のコンパレータCOPの高速化と低消費電力化とが可能となる。本発明の第4の形態による電池もしくは低駆動能力の内蔵電源で動作する受信装置は、受信された無線周波数信号をアナログベースバンド信号に変換する受信ミキサMIXと、前記受信ミキサMIXからの前記アナログベースバンド信号をデジタルベースバンド信号に変換するA/D変換器ADCと、前記A/D変換器ADCからの前記デジタルベースバンド信号をデジタル信号処理するベースバンド信号処理ユニットBBとを含む図32、図37参照。前記アナログベースバンド信号を前記デジタルベースバンド信号に変換する前記A/D変換器ADCは、前記第1の形態と前記第2の形態と前記第3の形態とのいずれかの前記A/D変換器ADCによって構成されている。本発明の前記第4の形態による手段によれば、電池もしくは低駆動能力の内蔵電源で動作するとともにA/D変換器を含む受信装置を低消費電力化するとともにデジタル信号処理の精度の向上が可能となる。≪本発明の好適な形態≫本発明の好適な第1の形態によるA/D変換器ADCでは、前記第1の形態の前記第4スイッチSW8は、第5スイッチSW5と、第6スイッチSW6と、第7スイッチSW7とにより構成されている。前記第5スイッチSW5の一端は前記第1容量C2の前記他端と前記第6スイッチSW6の一端に接続され、前記第5スイッチSW5の他端には実質的に安定に維持された前記動作電位GNDに接続されている。前記第6スイッチSW6の他端は前記第2容量C3の前記一端と前記第7スイッチSW7の一端に接続され、前記第7スイッチSW7の他端には実質的に安定に維持された前記動作電位GNDに接続される。前記サンプル/ホールド回路SHCのサンプルモードでは、前記第1スイッチSW1と前記第3スイッチSW3と前記第5スイッチSW5と前記第7スイッチSW7とがオン状態に制御され、前記第2スイッチSW2と前記第6スイッチSW6とがオフ状態に制御される。前記サンプル/ホールド回路SHCのホールドモードでは、前記第1スイッチSW1と前記第3スイッチSW3と前記第5スイッチSW5と前記第7スイッチSW7とがオフ状態に制御され、前記第2スイッチSW2と前記第6スイッチSW6とがオン状態に制御される図22乃至図24参照。本発明の前記好適な第1の形態による手段によれば、サンプルモードでは前記第6スイッチSW6はオフされることにより前記オペアンプOPA、61を前記アナログ入力信号Vinのサンプルモードの動作から完全に電気的に分離している。このため、前記第1容量C2に電荷を蓄積するために前記オペアンプOPA、61を使用することがなく、前記オペアンプOPA、61の動作速度を前記アナログ入力信号Vinの速度以上にする必要がなくなる。本発明の好適な第2の形態によるA/D変換器ADCでは、前記第2の形態の前記バイアス制御回路BCCは、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2が一端に供給され他端に所定のバイアス電位Vdが供給された一対の整流素子PM8、PM9と、一端が前記一対の整流素子PM8、PM9の前記他端に接続され他端が前記プリアンプAMPの前記バイアス電流Ibiasを制御するバイアス回路PM5、NM4に接続された容量C1とから構成されている。前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差が大きい時には前記一対の整流素子PM8、PM9の一方の整流素子を介して前記容量C1に電流が流れ、前記バイアス回路PM5、NM4の電流が減少して、前記プリアンプAMPの前記バイアス電流Ibiasが小さな電流に制御される図17参照。本発明の前記好適な第2の形態による手段によれば、前記バイアス制御回路BCCは、前記一対の整流素子PM8、PM9と前記容量C1とで構成され、電源電圧VddとグランドGNDとの間に消費電流が流れる経路を持っていない。従って、前記バイアス制御回路BCCでは、電源電圧VddとグランドGNDとの間の消費電流による消費電力を消費しない。本発明の好適な第4の形態による受信装置は、ウルトラワイドバンドインパルスラジオのインパルス信号Implsを受信するものである図32、図37参照。≪本発明のより好適な形態≫本発明のより好適な第1の形態によるA/D変換器ADCでは、前記第1の形態のシステムで実質的に安定に維持された前記動作電位は、前記A/D変換器ADCを含む半導体集積回路の低インピーダンスのグランド電位と、前記半導体集積回路を搭載した電子機器の低インピーダンスのグランド電位と、電圧レギュレータにより安定化された低インピーダンスの電源電圧と、電圧レギュレータにより安定化された低インピーダンスの基準電圧とのいずれかである図10参照。本発明の他のより好適な第1の形態によるA/D変換器ADCでは、前記第1の形態のシステムで前記サンプル/ホールド回路SHCに供給される前記クロック信号φの周波数は前記アナログ入力信号Vinの最高周波数もしくは周波数帯域の2倍であるナイキスト周波数未満に設定されることにより、前記A/D変換器ADCはアンダーサンプリングA/D変換を行うものである図10参照。本発明のより好適な第2の形態によるA/D変換器ADCでは、前記第2の形態において、クロック信号φの所定レベルハイレベルの期間に、前記プリアンプAMPと前記バイアス制御回路BCCとは活性化される一方、前記ラッチ回路LCHは非活性化される。前記クロック信号φが前記所定レベルと異なるレベルローレベルの期間に、前記プリアンプAMPと前記バイアス制御回路BCCとは非活性化される一方、前記ラッチ回路LCHは活性化されて情報をラッチする図13、図17参照。本発明のその他の目的とその他の特徴とは、以下の説明から明らかとなるであろう。本発明によれば、アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル/ホールド回路と、サンプル/ホールド回路からのホールド出力信号の信号レベルを弁別するコンパレータとを含むA/D変換器を低消費電力化することが可能となる。また、本発明によれば、サンプル/ホールド回路とコンパレータとを含むA/D変換器を高性能化することが可能となる。更に、本発明によれば、電池もしくは低駆動能力の内蔵電源で動作するとともにA/D変換器を含む受信装置を低消費電力化するとともにデジタル信号処理の精度を向上することが可能となる。本発明の実施形態を、以下添付図面を用いて詳細に説明する。第1の実施形態≪A/D変換器ADC≫図10は、本発明の第1の実施形態によるA/D変換器ADCを示す回路図である。同図に示すように、A/D変換器ADCは、初段のサンプル/ホールド回路SHCと、後段のコンパレータCOPとから構成されている。初段のサンプル/ホールド回路SHCは、スイッチSW1、SW2、SW3、SW8、容量C2、C3、オペアンプOPA61から構成されている。後段のコンパレータCOPは、プリアンプAMP211、ラッチ回路LCH212、バイアス電流制御回路BCC213から構成されている。サンプル/ホールド動作のために初段のサンプル/ホールド回路SHCに供給されるクロック信号φの周波数はサンプル/ホールドされた後にA/D変換されるアナログ入力信号Vinの最高周波数もしくは周波数帯域の2倍であるナイキスト周波数未満に設定されることによって、A/D変換器ADCはアンダーサンプリングA/D変換を行うものである。図10のA/D変換器ADCはA/D変換器の本発明の原理を説明するためのもので、後段のコンパレータCOPからの変換デジタル信号Doutは1ビットである。後段のコンパレータCOPの差動入力信号の一方の入力信号Vsigは初段のサンプル/ホールド回路SHCの差動出力信号の一方Vout1であり、後段のコンパレータCOPの差動入力信号の他方の入力信号Vrefは初段のサンプル/ホールド回路SHCの差動出力信号の他方Vout2でも良いし略一定の基準電圧VREFでも良い。従って、後段のコンパレータCOPの一方の入力信号Vsigが他方の入力信号Vrefよりも低ければ1ビットの変換デジタル信号Doutは0レベルとなり、一方の入力信号Vsigが他方の入力信号Vrefよりも高ければ1ビットの変換デジタル信号Doutは1レベルとなる。しかし、1ビットのデジタル出力のA/D変換器ADCは量子化誤差が大きいので、図33以降の実施形態において量子化誤差が低減されたマルチビットのデジタル出力のA/D変換器ADCについても説明する。図10に示した本発明の第1の実施形態の第1の特徴は、初段のサンプル/ホールド回路SHCでサンプルモードの期間に2つの容量C2と容量C3との接続ノードが、スイッチSW8を介してシステムで実質的に安定に維持された動作電位に接続されることである。システムとは、A/D変換器ADCを含む半導体集積回路であったり、この半導体集積回路を搭載した種々の電子機器である。システムで実質的に安定に維持された動作電位とは、半導体集積回路や電子機器で低インピーダンスのグランド電位であったり、電圧レギュレータ等により安定化された低インピーダンスの電源電圧や基準電圧である。図10では、システムで実質的に安定に維持された動作電位は、グランド電位となっている。これらのグランド電位や電源電圧や基準電圧の動作電位が低インピーダンスで実質的に安定な電圧に維持されることにより、初段のサンプル/ホールド回路SHCでサンプルモードの期間に容量C2の両端には入力端子のアナログ入力電圧Vinがサンプリングされる。万一、2つの容量C2と容量C3との接続ノードの電位が非安定に変動するならば、入力端子のアナログ入力電圧Vinの容量C2への正確なサンプリングは不可能となる。また、初段のサンプル/ホールド回路SHCでサンプルモードの期間に容量C3の両端には、オペアンプOPA61の入力オフセット電圧がサンプリングされる。万一、2つの容量C2と容量C3との接続ノードの電位が非安定に変動するならば、オペアンプOPA61の入力オフセット電圧の容量C3への正確なサンプリングは不可能となる。このようにして、初段のサンプル/ホールド回路SHCはサンプルモードの期間に容量C2へのアナログ入力電圧Vinの正確なサンプリングと容量C3へのオペアンプOPA61の入力オフセット電圧の正確なサンプリングとが可能となり、サンプルモードの期間の低消費電力化と高性能化とが可能となる。従って、A/D変換器の初段のサンプル/ホールド回路SHCの高速化と低消費電力化とが、可能となる。システムで実質的に安定に維持された動作電位がグランド電位の場合には、スイッチSW8をNMOSで構成することが推奨される。システムで実質的に安定に維持された動作電位が電源電圧や基準電圧の場合には、スイッチSW8をPMOSで構成することが推奨される。いずれの場合にも適応するためには、スイッチSW8をPMOSとNMOSとを含むCMOSアナログスイッチで構成することが推奨される。図10に示した本発明の第1の実施形態の第2の特徴は、後段のコンパレータCOPのプリアンプ211は初段のサンプル/ホールド回路SHCの出力から供給される入力信号Vsigと基準電圧Vrefとの差電圧が小さい場合のみ大きな増幅率で増幅するのに対して、入力信号Vsigと基準電圧Vrefの差電圧が十分大きくなると小さな増幅率では増幅することである。初段のサンプル/ホールド回路SHCの出力から供給される入力信号Vsigと基準電圧Vrefとの差電圧の大小に比例したプリアンプ211の差動出力信号Va1、Va2の大小はバイアス制御回路BCC212により判別されて、バイアス制御回路BCC212の制御出力信号Vctlによりプリアンプ211のバイアス電流が制御される。入力信号Vsigと基準電圧Vrefとの差電圧が小さい場合はプリアンプ211の差動出力信号Va1、Va2の差電圧も小さくなり、プリアンプ211のバイアス電流が大きな電流に制御され、後段のコンパレータCOPのプリアンプ211は初段のサンプル/ホールド回路SHCの出力から供給される入力信号Vsigと基準電圧Vrefとの差電圧を大きな増幅率で増幅する。その後、プリアンプ211の差動出力信号Va1、Va2の差電圧が大きくなると、プリアンプ211のバイアス電流が小さな電流に制御され、後段のコンパレータCOPのプリアンプ211は初段のサンプル/ホールド回路SHCの出力から供給される入力信号Vsigと基準電圧Vrefとの差電圧を小さな増幅率で増幅する。このようにして、A/D変換器の後段のコンパレータCOPの高速化と低消費電力化とが可能となる。次に、A/D変換器の初段のサンプル/ホールド回路SHCに関して、より詳細に、説明する。初段のサンプル/ホールド回路SHCではクロック信号φのレベル変化によりスイッチSW1、SW2、SW3、SW8を切り換えることにより、サンプルモード、ホールドモードの2つのモードで動作を行う。図11は図10に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCのサンプルモードでの等価回路を示し、図12は図10に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCのホールドモードでの等価回路を示す。サンプルモードではスイッチSW1、SW3、SW8はオンされ、スイッチSW2はオフされる。従って、サンプルモードでは図11に示すようにスイッチSW1のオンにより容量C2の一端には入力端子のアナログ入力電圧Vinが供給され、スイッチSW8のオンにより容量C2の他端と容量C3の一端は低インピーダンスで安定に維持された動作電圧であるグランド電位に設定されている。また、スイッチSW3のオンにより、オペアンプOPA61の入出力端子の電位は電源電圧Vddの略半分のVdd/2のコモンモード電位に設定される。容量C2の他端はグランドに接続されているため一定電位に保たれ、容量C2の両端にアナログ入力信号Vinに対応する電荷を蓄積することが可能となる。また、入力信号の容量C2への蓄積と同時に、オペアンプOPA61の入力端子と出力端子をスイッチSW3により短絡しフィードバックループを構成する。容量C3の他端はグランドの一定電位に保たれ、容量C3の一端にはフィードバックループによりオペアンプOPA61の入力オフセット電圧を含むコモンモード電位が供給される。このようにして、初段のサンプル/ホールド回路SHCはサンプルモードの期間に容量C2へのアナログ入力電圧Vinの正確なサンプリングと容量C3へのオペアンプOPA61の入力オフセット電圧の正確なサンプリングとが可能となり、サンプルモードの期間の低消費電力化と高性能化とが可能となる。従って、A/D変換器の初段のサンプル/ホールド回路SHCの高速化と低消費電力化とが可能となる。次に、ホールドモードではスイッチSW1、SW3、SW8はオフにされ、スイッチSW2はオンに切り換えられる。すなわち、ホールドモードでは図12に示すようにスイッチSW2のオンにより容量C2、C3とオペアンプOPA61とがフィードバックループを形成する。このフィードバックループは、容量C2、C3に蓄積されている電荷を保持するように動作する。容量C2の他端と容量C3の一端、および容量C3の他端には、サンプルモードからホールドモードに切り換わった時点での電荷が保持される。また、サンプルモードからホールドモードに切り換わった時点で、オペアンプOPA61の2つの入力端子はオペアンプOPA61の特性により電源電圧Vddの略半分のVdd/2のコモンモード電位に維持される。従って、出力信号Voutは、サンプルモードからホールドモードに切り換わった時点での入力電圧Vinとなり、ホールドモードの間に保持される。ホールドモードで保持される出力信号Voutは、容量C3にオフセット電圧を蓄積しているため、オペアンプOPA61の入力オフセット電圧分がキャンセルされた電圧となる。すなわち、サンプルモードで容量C3に入力オフセット電圧を蓄積することでオペアンプOPA61の入力オフセット電圧のキャンセルが可能となる。このように、ホールドモードにおいて、容量C2、C3とオペアンプOPA61でフィードバックループをつくることで、サンプルモードからホールドモードに切り換わった時点での入力信号を保持することが可能となる。次に、A/D変換器の後段のコンパレータCOPに関して、より詳細に説明する。図13は、図10に示したA/D変換器ADCの後段のコンパレータCOPを示す回路図である。コンパレータCOPは、プリアンプAMP211、ラッチ回路LCH212、バイアス電流制御回路BCC213から構成されている。クロック信号φのハイレベルの期間に、プリアンプ211とバイアス電流制御回路213とは活性化される一方、クロック信号φと逆相の逆相クロック信号φbのローレベルによりラッチ回路212は非活性化されている。クロック信号φのローレベルの期間に、プリアンプ211とバイアス電流制御回路213とは非活性化される一方、クロック信号φと逆相の逆相クロック信号φbのハイレベルによりラッチ回路212は活性化されて情報をラッチする。プリアンプ211にはA/D変換器ADCの初段のサンプル/ホールド回路SHCの出力からの入力信号Vsigと基準電圧Vrefとが供給されることにより、プリアンプ211から出力信号Va1、Va2が生成される。バイアス電流制御回路213にはプリアンプ211の出力信号Va1、Va2が入力されて、信号の大きさが監視される。入力信号Vsigと基準電圧Vrefとの差電圧が微小な場合には、この微小な差電圧をプリアンプ211が高速かつ高増幅率で増幅して、ラッチ回路212での信号の大小の判定に十分な電位差を与える。入力信号Vsigと基準電圧Vrefとの差電圧が微小な場合には、プリアンプ211の出力信号Va1、Va2の差電圧も小さく、出力信号Va1、Va2の小さな差電圧がバイアス電流制御回路213により判定される。バイアス電流制御回路213の制御電圧Vctlによりプリアンプ211は大きなバイアス電流に制御されて、プリアンプ211は入力信号Vsigと基準電圧Vrefとの微小な差電圧を高速かつ高増幅率で増幅する。入力信号Vsigと基準電圧Vrefとの差電圧が十分大きくなると、この大きな差電圧をプリアンプ211が高速かつ高増幅率で増幅する必要は無い。入力信号Vsigと基準電圧Vrefとの差電圧が十分大きくなると、プリアンプ211の出力信号Va1、Va2の差電圧も大きくなり、出力信号Va1、Va2の大きな差電圧がバイアス電流制御回路213により判定される。バイアス電流制御回路213の制御電圧Vctlによりプリアンプ211は小さなバイアス電流に制御されて、プリアンプ211の消費電力が削減される。図14は、図13に示したA/D変換器ADCの後段のコンパレータCOPの動作を説明するための波形図である。同図には、コンパレータ図10に示したA/D変換器ADCの後段のコンパレータCOPの入力信号Vsigの変化に応答したコンパレータCOPの消費電流Icmpの変化、プリアンプ211の出力信号差Vampの変化、ラッチ回路212の出力電圧Doutの変化が示されている。このバイアス電流制御回路213を用いて、A/D変換器の後段のコンパレータCOPの低消費電力化を行うためには、以下の2つの要件が必要である。まず、バイアス電流制御回路213自体の消費電力が、プリアンプ211およびラッチ回路212と比較して充分に小さいことである。バイアス電流制御回路213を用いる目的は、単にプリアンプ211のバイアス電流を削減することだけではなく、後段のコンパレータCOP全体の消費電流の削減であるためである。次に、バイアス電流制御回路213の入力容量が、充分小さいことである。バイアス電流制御回路213の入力容量が大きいと、プリアンプ211の出力負荷容量が大きくなり、プリアンプ211の速度性能の劣化が生じる。従って、バイアス電流制御回路213の入力容量が、充分小さいことが求められる。図15は、図13に示したA/D変換器ADCの後段のコンパレータCOPのバイアス電流制御回路213の一例を示す回路図である。バイアス電流制御回路213は、ダイオードDIO231、232、制御信号調整回路CSA233から構成されている。ダイオードは、その両端にかかる電圧があるしきい値電圧を超えると電流が流れ、しきい値電圧を越えなければ電流は流れないという整流特性を持っている。バイアス電流制御回路213では、ダイオードの整流特性が利用されている。図13に示したA/D変換器ADCの後段のコンパレータCOPでは、バイアス電流制御回路213はプリアンプ211の出力信号差Vampが大きいことを検出する。プリアンプ211の出力信号差Vampはプリアンプ211の出力信号Va1、Va2の差であるため、出力信号Va1またはVa2が大きければ、プリアンプ211の出力信号差Vampも大きくなる。従って、バイアス電流制御回路213は、プリアンプ211の出力信号Va1またはVa2が大きいことを検出する。プリアンプの出力信号Va1またはVa2が大きいことは、ダイオード231、232を用いて検出される。ダイオード231にかかる電圧は、バイアス電圧Vdとプリアンプの出力信号Va1との差である。従って、プリアンプ211の出力信号Va1が大きくなれば、ダイオード231の両端の間の電圧が大きくなる。その電圧がしきい値電圧を超えるまでは、ダイオード231には電流が流れず、しきい値電圧を超えると電流が流れる。ダイオード232に関しても、ダイオード231と同様に、プリアンプ211の出力信号Va2が大きくなり、ダイオード232の両端の間の電圧がしきい値電圧を超えると電流が流れる。ダイオード231、232の少なくとも一方に流れる電流は、制御信号調整回路CSA233に入力される。制御信号調整回路233には、プリアンプの出力信号Va1、Va2の少なくとも一方が大きい場合に電流が流れ込み、両方とも小さい場合には電流が流れ込まない。すなわち、ダイオード231、232を用いることで、プリアンプの出力信号差が大きいことが検出可能となる。制御信号調整回路233では、必要に応じて電流から電圧への変換、電圧レベルシフト、極性反転などを行い、バイアス電流制御信号Vctlを出力する。プリアンプ211は、バイアス電流制御信号Vctlの値に応じてバイアス電流を制御する。図16は、図13に示したA/D変換器ADCの後段のコンパレータCOPのバイアス電流制御回路213の他の一例を示す回路図である。バイアス電流制御回路213は、ダイオードDIO241、242、243、244、制御信号調整回路CSA245から構成されている。ダイオード241、242、243、244はブリッジ回路を構成しており、プリアンプ211の出力信号差Vampの整流を行う。すなわち、プリアンプの出力信号差Vampがあるしきい値電圧よりも大きいか、小さいかを検出することが可能である。プリアンプの一方の出力信号Va1が他方の出力電圧Va2よりも高いと、図16の矢印のように一方の出力信号Va1からダイオード244と制御信号調整回路245とダイオード242とを介して他方の出力電圧Va2へブリッジ電流が流れる。逆に、プリアンプの一方の出力信号Va1が他方の出力電圧Va2よりも低いと、他方の出力電圧Va2からダイオード243と制御信号調整回路245とダイオード241とを介して一方の出力信号Va1へブリッジ電流が流れる。このブリッジ電流は制御信号調整回路245の内部で必要に応じて、差動信号からシングルエンド信号への変換、電流から電圧への変換、電圧レベルシフト、極性反転などを行い、バイアス電流制御信号Vctlが出力される。図13に示したA/D変換器ADCの後段のコンパレータCOPでは、プリアンプ211はバイアス電流制御信号Vctlの値に応じて、バイアス電流を制御する。図17は、図13に示したA/D変換器ADCの後段のコンパレータCOPのプリアンプ211とバイアス電流制御回路213との具体的な回路の構成を示す回路図である。コンパレータCOPは、プリアンプAMP211、ラッチ回路LCH212、バイアス電流制御回路BCC213から構成されている。図17に示したコンパレータCOPは、互いに逆相のクロック信号φ、φbに同期して動作する。まず、プリアンプ211は、NMOSの差動対NM1、NM2、NMOSのイコライズスイッチNM3、NMOSの定電流トランジスタNM5、差動対NM1、NM2の負荷であるPMOSの負荷トランジスタPM1、PM2、PM3、PM4、定電流トランジスタNM5をバイアスするNMOSのバイアストランジスタNM4、バイアストランジスタNM4にバイアス電流を供給するPMOSのバイアス電流供給トランジスタPM5、バイアス電圧Vbnを生成するPMOSとNMOSのバイアストランジスタPM6、NM6とから構成されている。バイアス電流制御回路213は、クロック信号φがローレベルの期間逆相クロック信号φbのハイレベル期間にプリアンプ211のバイアス電流供給トランジスタPM5のゲートにバイアス電圧Vbpを供給するPMOSのスイッチトランジスタPM7、プリアンプ211の出力信号Va1、Va2のレベルを検出するPMOSの整流トランジスタPM8、PM9、容量C1、プリアンプ211で生成されたバイアス電圧Vbnに基づくバイアス電位Vdをクロック信号φがローレベルの期間逆相クロック信号φbのハイレベル期間に整流トランジスタPM8、PM9と容量C1とに供給するNMOSのスイッチトランジスタNM7とから構成されている。整流トランジスタPM8、PM9と容量C1とにより、バイアス電流制御信号Vctlが生成されて、プリアンプ211の定電流トランジスタNM5にバイアス電流の値が制御される。クロック信号φがハイレベルの期間でプリアンプ211の定電流トランジスタNM5にバイアス電流が流れて、アナログ入力信号Vsigと基準電圧Vrefの差がプリアンプAMP211で増幅される。その後、逆相クロック信号φbがハイレベルの期間でラッチ回路LCH212を動作させ、デジタル信号Doutを出力する。逆相クロック信号φbがハイレベルの期間では、プリアンプ211およびバイアス電流制御回路213がリセットされる。プリアンプ211のイコライズスイッチNM3がオンされて、プリアンプ211の差動出力端子が短絡される。また、スイッチトランジスタPM7がオンされて、バイアス電流供給トランジスタPM5のゲートにバイアス電圧Vbpが供給されて、プリアンプ211に適当なバイアス電流を流し、次のクロック信号φがハイレベルの期間での増幅に備える。同時に、スイッチトランジスタNM7がオンされて、バイアス電圧Vbnに基づくバイアス電位Vdが生成され、整流トランジスタPM8、PM9の両端にかかる電圧がダイオードのしきい値電圧以下になるようにバイアスされる。次のクロック信号φがハイレベルの期間では、プリアンプ211が動作して、入力信号Vsigと基準電圧Vrefとの差が増幅される。プリアンプの出力信号Va1、Va2は、バイアス電流制御回路213の整流トランジスタPM8、PM9に供給される。プリアンプの出力信号Va1、Va2が小さい場合には、整流トランジスタPM8、PM9にかかる電圧がダイオードのしきい値電圧を超えず、バイアス電流制御回路213に電流は流れない。従って、バイアス電流制御信号Vctlは、逆相クロック信号φbがハイレベルの期間でバイアスされた状態のままとなる。このため、プリアンプ211は、増幅するのに充分なバイアス電流を保ったまま、増幅を行うことができる。一方、プリアンプの出力信号Va1またはVa2が大きく、整流トランジスタPM8、PM9のいずれか一方にかかる電圧がダイオードのしきい値電圧を越えた場合は、しきい値電圧を超えた側に電流が流れる。この電流はバイアス電位Vdに流れ込むため、バイアス電位Vdの電位が上がる。これにより容量C1を介して、バイアス電流供給トランジスタPM5のゲートの電位も上がるため、プリアンプ211内のPM5、NM4に流れる電流が減少する。NM4とプリアンプ211のバイアス電流Ibiasを決めるNM5とはカレントミラーの構成となっているため、プリアンプのバイアス電流Ibiasを削減することが可能となる。また、バイアス電流制御信号Vctlによりプリアンプ211の負荷トランジスタPM1、PM2の負荷電流も削減することでプリアンプ211のコモンモードの変化を低減することができる。尚、整流トランジスタPM8、PM9がオンするしきい値電圧は、バイアス電圧Vbnの値により調整することが可能である。図18は、図17に示したA/D変換器ADCの後段のコンパレータCOPのプリアンプ211とバイアス電流制御回路213との動作を説明する波形図である。同図には、コンパレータCOPに入力されるクロック信号φ、コンパレータCOPの入力信号Vsigと基準電圧Vrefの差、プリアンプ211の出力信号Va1とVa2の差、プリアンプ211に流れるバイアス電流Ibiasが示されている。入力信号Vsigと基準電圧Vrefの差が小さく、従ってプリアンプ251の出力信号Va1とVa2の差が小さい場合には、バイアス電流制御回路213によるプリアンプ211のバイアス電流Ibiasの削減は行わない。従って、プリアンプ211は、入力信号Vsigと基準電圧Vrefとの微小な差電圧を高速かつ高い増幅率で増幅するのに充分なバイアス電流Ibiasで増幅動作を行う。一方、入力信号Vsigと基準電圧Vrefの差が大きく、従ってプリアンプ211の出力信号Va1とVa2の差が大きい場合は、バイアス電流制御回路213が動作して、プリアンプ211のバイアス電流Ibiasを削減する。プリアンプ211のバイアス電流Ibiasが削減されるため、その出力信号の差Va1-Va2はバイアス電流Ibiasが削減されない場合と比較して小さくなるが、ラッチ回路212で信号の大小の判定が可能な電圧レベル以上には増幅しているため、コンパレータCOPとしての性能劣化はない。尚、同図には、参考のために入力信号Vsigと基準電圧Vrefの差が大きく、従ってプリアンプ211の出力信号Va1とVa2の差が大きい場合に、プリアンプ211のバイアス電流Ibiasを削減しない場合のプリアンプ211の出力信号Va1とVa2の差と、プリアンプ211に流れるバイアス電流Ibiasとが破線で示されている。この場合には、プリアンプ211の出力信号の差Va1-Va2は大きくなるが、プリアンプ211のバイアス電流Ibiasが大きすぎるという問題がある。以上説明してきたバイアス電流制御回路213は、制御回路に必要な2つの条件、1消費電流が充分小さいこと、2入力容量が充分小さいことを満足している。バイアス電流制御回路213は、整流トランジスタPM8、PM9、容量C1、スイッチトランジスタPM7、NM7のみで構成され、電源電圧VddとグランドGNDとの間に消費電流が流れる経路を持っていない。従って、制御回路212自身では電源電圧VddとグランドGNDとの間の消費電流による消費電力を消費しない。また、制御回路212の入力容量は、MOSトランジスタのソースの拡散容量およびゲートソース間の容量が支配的であり、通常、ラッチ回路212の入力容量と比較して無視できる程度である。従って、このバイアス電流制御回路213を用いれば、制御回路による消費電力の増加やプリアンプの負荷容量の増加をさせることがなく、コンパレータの消費電力の低減が可能となる。図19は、図13に示したA/D変換器ADCの後段のコンパレータCOPのプリアンプ211とバイアス電流制御回路213との他の具体的な回路の構成を示す回路図である。コンパレータCOPは、プリアンプAMP211、ラッチ回路LCH212、バイアス電流制御回路BCC213から構成されている。また、特にバイアス電流制御回路213は、PN接合ダイオード274、275、容量C276およびスイッチから構成される。逆相クロック信号φbのハイレベルの期間で、プリアンプ211およびバイアス電流制御回路213がリセットされる。次のクロック信号φのハイレベルの期間で、プリアンプ211で入力信号Vsigと基準電圧Vrefの差を増幅する。バイアス電流制御回路213にはプリアンプの出力信号Va1、Va2が入力され、その出力信号Va1、Va2の大きさに応じてプリアンプ211のバイアス電流を制御する。プリアンプの出力信号Va1、Va2がリセット状態からあまり変化しておらず、ダイオード274、275の両端の間の電圧がそのしきい値電圧を超えていない場合は、バイアス電流制御回路213に電流は流れない。従って、バイアス電流制御信号Vctlは、逆相クロック信号φbのハイレベルの期間でバイアスされた状態のままとなる。このため、プリアンプ211は、増幅するのに充分なバイアス電流Ibiasを保ったまま、増幅を行うことができる。一方、入力信号Vsigと基準電圧Vrefの差が大きくなると、プリアンプ211の出力信号差も大きくなるため、その出力信号Va1、Va2のどちらか一方は電位が低下する。プリアンプ211の出力信号Va1またはVa2の電位が下がり、ダイオード274、275の両端の間の電圧がそのしきい値電圧を超えた場合は、バイアス電流制御回路213から電流が流れ出し、容量C276を通じてバイアス電流制御信号Vctlの電位が下がる。これによって、NM5のゲート電圧が下がり、プリアンプ211のバイアス電流Ibiasが削減される。このようにしてダイオード274、275によりプリアンプ211の出力電圧差が大きい場合を検出して、プリアンプ211のバイアス電流Ibiasを削減することでコンパレータCOPの低消費電力化が可能となる。図20は、図10に示したA/D変換器ADCの後段のコンパレータCOPの他の構成を示す回路図である。コンパレータCOPは、初段アンプFAMP211_A、二段目アンプSAMP211_B、ラッチ回路LCH212、バイアス電流制御回路BCC213、スイッチ285a、285b、286a、286b、容量287a、287bから構成される。尚、添え字のa、bは、差動対を示しており、以下の説明では、特に必要でない限りa、bの添え字は省略する。また、Vsig、Vref、Doutはそれぞれコンパレータの入力信号、基準電圧、出力信号を示しており、添え字のp、nは差動信号成分であることを示す。以下の説明では、特に必要でない限りp、nの添え字に関する説明は省略する。図20に示したコンパレータCOPには、入力信号Vsigおよび基準電圧Vrefがそれぞれ差動信号として入力される。この入力信号Vsigと基準電圧Vrefの差が、スイッチ285a、285b、286a、286bおよび容量287a、287bを用いて形成されて、初段アンプ211_Aに入力される。初段アンプ211_Aでは、この入力信号Vsigと基準電圧Vrefとの差が増幅され、二段目アンプ211_Bでさらに増幅される。二段目アンプ211_Bの出力信号は、ラッチ回路212でデジタル信号Doutに変換される。このコンパレータCOPを低消費電力化するために、バイアス電流制御回路213が用いられている。バイアス電流制御回路213は、初段アンプ211_Aの出力信号を監視する。初段アンプ211_Aの差動出力信号の差が大きい場合を検出して、初段アンプ211_Aおよび二段目アンプ211_Bのバイアス電流を削減して、低消費電力化を行う。図21は、図20に示したA/D変換器ADCの後段のコンパレータCOPの初段アンプ211_A、二段目アンプ211_B、バイアス電流制御回路213、ラッチ回路212の具体的な回路の構成を示す回路図である。図21に示したコンパレータCOPの初段アンプ211_Aとバイアス電流制御回路213とは、図17に示したコンパレータCOPのプリアンプ211とバイアス電流制御回路213と略同様に構成されている。しかし、図21に示したコンパレータCOPの初段アンプ211_Aの差動対NM1、NM2のドレインとゲートとの間には逆相クロック信号φbによりオンとされるNMOSのスイッチトランジスタが接続されている。図21に示したコンパレータCOPの二段目アンプ211_Bは、定電流トランジスタNM8、初段アンプ211_Aの差動出力信号を増幅するNMOSの差動対NM9、NM10、クロック信号φで制御されるスイッチトランジスタNM11、NM12、逆相クロック信号φbで制御されるスイッチトランジスタPM10、負荷トランジスタPM11、PM12で構成されている。図21に示したコンパレータCOPのラッチ回路212は、二段目アンプ211_Bの差動出力信号をラッチする2個のCMOSインバータNM12、PM14、NM13、PM15、逆相クロック信号φbで制御されるスイッチトランジスタNM11、クロック信号φで制御されるスイッチトランジスタPM13で構成されている。図21に示したコンパレータCOPでは、クロック信号φのハイレベルの期間で初段アンプ211_Aおよび二段目のアンプ211_Bが動作して、入力信号Vsigと基準電圧Vrefの差が増幅され、逆相クロック信号φbのハイレベルの期間でラッチ回路212が動作して入力信号Vsigと基準電圧Vrefとの比較結果がラッチされる。また、逆相クロック信号φbのハイレベルの期間では、初段アンプ211_A、バイアス電流制御回路213のリセットも行われる。バイアス電流制御回路BCC213は、整流トランジスタPM8、PM9、容量C1、スイッチトランジスタPM7、NM7から構成されている。初段アンプ211_Aの出力信号差が小さく、整流トランジスタPM8、PM9の両端の間の電圧が整流トランジスタPM8、PM9のしきい値電圧を越えない間は、初段アンプ211_Aと二段目アンプ211_Bとは大きな増幅率での増幅に充分なバイアス電流を維持して増幅動作を行う。一方、初段アンプ211_Aの出力信号差が大きく、整流トランジスタPM8、PM9の両端の間の電圧がダイオードのしきい値電圧を越えた場合に、整流トランジスタPM8、PM9のいずれか一方に電流が流れる。この電流によりバイアス端子Vdの電位が上昇して、容量C1を介してバイアストランジスタPM5のゲート電位も上昇する。このためPM5、NM4に流れる電流が減少する。NM5とNM4とはカレントミラーとなっているため、NM5に流れる電流、すなわち初段アンプ211_Aのバイアス電流値が低減される。同時に負荷トランジスタPM1、PM2のゲート電圧も制御され、負荷トランジスタPM1、PM2の負荷電流値も低減される。さらに、二段目アンプ211_Bのバイアス電流値の低減も行う。二段目アンプ211_Bのバイアス電流を決定するのは定電流トランジスタNM8のゲート電圧である。この定電流トランジスタNM8のゲートは、初段アンプ211_Aの定電流トランジスタNM5のゲートと接続されている。従ってバイアス電流制御回路213の制御信号により、バイアストランジスタNM4を流れる電流値が低減されるため、同時に定電流トランジスタNM8を流れるバイアス電流値も低減される。この構成により、二段目アンプ211_Bのバイアス電流値が低減される。二段目アンプ211_Bの差動出力信号は、ラッチ回路212の2個のCMOSインバータNM12、PM14、NM13、PM15で構成された正帰還ラッチに入力されて、ラッチ回路212からデジタル信号Doutが出力される。図22は、図10に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCの他の構成を示す回路図である。図22に示したサンプル/ホールド回路SHCが図10に示したサンプル/ホールド回路SHCと相違するのは、図10で2つの容量C2と容量C3との接続ノードとグランド電位システムで実質的に安定に維持された動作電位との間に接続されたスイッチSW8が図22では3個のスイッチSW5、SW6、SW7に置換されていることである。図23は図22に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCのサンプルモードでの等価回路を示し、図24は図22に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCのホールドモードでの等価回路を示す。サンプルモードではスイッチSW1、SW3、SW5、SW7はオンにされ、スイッチSW2、SW6はオフにされる。図23に示すようにサンプルモードではアナログ入力信号VinはスイッチSW1を介して容量C2の一端に供給され、容量C2の他端はスイッチSW5を介してグランドに接続されるので、アナログ入力信号Vinに対応する電荷が容量C2に蓄積される。この時、スイッチSW2、SW6はオフに制御され、スイッチSW3、SW7がオンに制御されている。従って、容量C3の一端はスイッチSW7を介してグランドに接続され、容量C3の他端にはオペアンプOPA61の入力オフセット電圧を含むコモンモード電位が供給されるので、オペアンプOPA61の入力オフセット電圧に対応する電荷が容量C3に蓄積される。また、SW6はオフされることによりオペアンプOPA61をアナログ入力信号Vinのサンプルモードの動作から完全に電気的に分離している。このため、容量C2に電荷を蓄積するためにオペアンプOPA61を使用することがなく、オペアンプOPA61の動作速度をアナログ入力信号Vinの速度以上にする必要がなくなる。ホールドモードではスイッチSW1、SW3、SW5、SW7はオフにされ、スイッチSW2、SW6はオンに切り換えられる。すなわち、ホールドモードでは図24に示すようにスイッチSW2のオンにより容量C2、C3およびオペアンプOPA61でフィードバックループが形成される。このフィードバックループは、容量C2、C3に蓄積されている電荷を保持するように動作する。容量C2の他端と容量C3の一端、および容量C3の他端には、サンプルモードからホールドモードに切り換わった時点での電荷が保持される。また、サンプルモードからホールドモードに切り換わった時点で、オペアンプOPA61の2つの入力端子はオペアンプOPA61の特性により電源電圧Vddの略半分のVdd/2のコモンモード電位に維持される。従って、出力信号Voutは、サンプルモードからホールドモードに切り換わった時点での入力電圧Vinとなり、ホールドモードの間に保持される。ホールドモードで保持される出力信号Voutは、容量C3にオフセット電圧を蓄積しているため、オペアンプOPA61の入力オフセット電圧分がキャンセルされた電圧となる。すなわち、サンプルモードで容量C3に入力オフセット電圧を蓄積することでオペアンプOPA61の入力オフセット電圧のキャンセルが可能となる。このように、ホールドモードにおいて、容量C2、C3とオペアンプOPA61でフィードバックループをつくることで、サンプルモードからホールドモードに切り換わった時点での入力信号を保持することが可能となる。図22に示したサンプル/ホールド回路SHCのサンプルモードからホールドモードへの切り換え時には、スイッチSW1、SW2、SW3、SW5、SW6、SW7のオン/オフの時間差の関係が重要となる。図25は、図22に示したサンプル/ホールド回路SHCのスイッチSW1、SW2、SW3、SW5、SW6、SW7のオン/オフの状態を示すタイミングチャートの一例を示す波形図である。ここで信号がハイレベルの場合がスイッチのオン状態を示し、信号がローレベルの場合がオフ状態を示している。スイッチSW5がオンからオフに切り換わるタイミングで、サンプリングされているアナログ入力信号Vinがホールドされる。従って、スイッチSW1は、スイッチSW5がオフに切り換わった後に、オフにする必要がある。また、オペアンプOPA61の入力オフセット電圧を記憶するのは、スイッチSW3がオンからオフに切り換わるタイミングである。従って、容量C3の一端をグラウンンドに固定するスイッチSW7をオンからオフにするタイミングは、スイッチ3がオフに切り換わった後に行う必要がある。また、スイッチSW2、SW6のオフからオンへのタイミングは、アナログ入力信号Vinのホールドおよび入力オフセット電圧の蓄積が終わった後にオンする必要がある。すなわち、スイッチSW5をオフした後にスイッチSW1をオフにし、スイッチSW3をオフにした後に、スイッチSW1、SW7をオフにする。また、スイッチSW2およびSW6は、スイッチSW1、SW7をオフにした後にオンに切り換える。この時、スイッチSW3およびSW5、スイッチSW1およびSW7、スイッチSW2およびSW6のオン/オフの切り換えタイミングを制御する3つのクロック信号は共通の原クロック信号から形成することが可能である。図26は、図22に示したサンプル/ホールド回路SHCのスイッチSW3およびSW5、スイッチSW1およびSW7、スイッチSW2およびSW6のオン/オフの切り換えタイミングを制御する3つのクロック信号を共通の原クロック信号CLK0から形成するためのクロック生成回路を示す回路図である。このクロック生成回路は、バッファ331、NAND回路332、333、インバータ334から構成されている。原クロック信号CLK0に応答して、NAND回路333から出力クロック信号CLK35が生成され、NAND回路332から出力クロック信号CLK17が生成され、インバータ334から出力クロック信号CLK26が生成される。出力クロック信号CLK35によりスイッチSW3およびSW5のオン/オフの切り換えタイミングを決定して、出力クロック信号クロックCLK17によりスイッチSW1およびSW7のオン/オフの切り換えタイミングを決定して、出力クロック信号CLK26によりスイッチSW2およびSW6のオン/オフの切り換えタイミングを決定することができる。図27は、図22に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCのオペアンプOPA61とスイッチSW1、SW2、SW3、SW5、SW6、SW7との具体的な回路の構成を示す回路図である。スイッチSW1aはNM20とPM20とのCMOSアナログスイッチで構成され、スイッチSW1bはNM21とPM21とのCMOSアナログスイッチで構成されている。スイッチSW5aはNMOSのNM22で構成され、スイッチSW5bはNMOSのNM25で構成されている。スイッチSW6aはNMOSのNM23で構成され、スイッチSW6bはNMOSのNM26で構成されている。スイッチSW7aはNMOSのNM24で構成され、スイッチSW7bはNMOSのNM27で構成されている。スイッチSW2aはNM38とPM32とのCMOSアナログスイッチで構成され、スイッチSW2bはNM39とPM33とのCMOSアナログスイッチで構成されている。スイッチSW3aはNM40とPM34とのCMOSアナログスイッチで構成され、スイッチSW3bはNM41とPM35とのCMOSアナログスイッチで構成されている。差動対のNMOSのNM29のゲートとNM30のゲートとはオペアンプOPA61の非反転入力端子と反転入力端子-としてそれぞれ機能して、NM29のソースとNM30のソースにはゲートにバイアス電圧Vbnが供給された定電流トランジスタNM28が接続され、NM29のドレインとNM30のドレインにはPMOSの負荷トランジスタPM22とPM23とが接続されている。NM29のドレイン増幅信号とNM30のドレイン増幅信号とはPMOSの増幅トランジスタであるPM24とPM26とによりそれぞれ増幅され、PM24のドレインとPM26のドレインからオペアンプOPA61の出力信号Vout1反転出力信号-と出力信号Vout2非反転出力信号がそれぞれ生成される。PM24のドレインとPM26のドレインにはNMOSの定電流負荷トランジスタであるNM31とNM32とがそれぞれ接続され、PM24のドレインとゲートとの間にはPMOSのPM25と容量C4とからなる位相補償回路が接続され、PM26のドレインとゲートとの間にはPMOSのPM27と容量C5とからなる位相補償回路が接続されている。位相補償回路のPMOSのPM25、PM27のゲートにはバイアス電圧Vbが供給され、PM25、PM27のドレインソース間の抵抗値が設定されている。出力側の差動対のNMOSのNM36とNM37、定電流トランジスタNM35、負荷トランジスタPM30、PM31、PMOSのPM28、PM29、NMOSのNM33、NM34、容量C6、C7は、サンプル/ホールド回路SHCのオペアンプOPA61の出力信号Vout1反転出力信号-と出力信号Vout2非反転出力信号のコモンモード電圧を設定する負帰還制御回路を構成している。サンプル/ホールド回路SHCのサンプルモードの期間には、PMOSのPM28、PM29、NMOSのNM33、NM34をオンし、オン抵抗を用いた平均化回路によって、出力信号Vout1反転出力信号-の電位と出力信号Vout2非反転出力信号の電位との中間の中間電位が形成される。また、サンプル/ホールド回路SHCのホールドモードの期間には、PMOSのPM28、PM29、NMOSのNM33、NM34をオフにし、容量C6、C7からなる平均化回路によって出力信号Vout1反転出力信号-の電位と出力信号Vout2非反転出力信号の電位との中間の中間電位が形成される。中間電位はNM36のゲートに供給され、目標のコモンモード電圧VcmがNM37のゲートに供給されて、電圧比較が行われる。例えば、中間電位が目標のコモンモード電圧Vcmよりも高ければ、NM36のドレイン電圧が低下する。すると、PMOSの負荷トランジスタPM22とPM23のドレイン電圧が上昇するので、PMOSの増幅トランジスタであるPM24とPM26のドレイン電圧が低下して、最終的には中間電位が目標のコモンモード電圧Vcmと等しくなるように負帰還制御が実行される。図28は、図10に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCや図22に示したサンプル/ホールド回路SHCの他の構成を示す回路図である。図28に示したサンプル/ホールド回路SHCが図22に示したサンプル/ホールド回路SHCと相違するのは、図28ではアナログ入力VinとスイッチSW6との間にスイッチSW9と容量C4とが追加され、容量C4とコモンモード電圧Vcmとの間にスイッチSW10が接続されていることである。追加された容量C4の容量値は、容量C2、C3の容量値と略等しく設定されている。図29は図28に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCのサンプルモードでの等価回路を示し、図30は図28に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCのホールドモードでの等価回路を示す。サンプルモードでは、スイッチSW1、SW3、SW5、SW7、SW9はオンにされ、SW2、SW6、SW10はオフにされる。従って、図29に示すようにサンプルモードでは、2つの容量C2、C4はアナログ入力Vinとグランドとの間に並列接続され、2つの容量C2、C4のそれぞれには等しい電荷Qが蓄積される。従って、2つの容量C2、C4のアナログ入力Vinの側の電極には2Qの総電荷が蓄積され、2つの容量C2、C4のグランド側の電極には-2Qの総電荷が蓄積される。また、SW3はオンされることでオペアンプ121の入出力端子が接続されているので、容量C3にはオペアンプOPA61の入力オフセット電圧を含むコモンモード電位が供給される。このサンプルモードでは、SW6はオフされているので、オペアンプOPA61は入力側の容量C2、C4と完全に電気的に分離されている。従って、サンプルモードでの容量C2、C4への電荷の蓄積にオペアンプOPA61が関係していないので、オペアンプOPA61の動作速度をアナログ入力信号Vinの速度以上にする必要はない。ホールドモードでは、スイッチSW1、SW3、SW5、SW7、SW9はオフにされ、スイッチSW2、SW6、SW10はオンにされる。従って、図30に示すようにホールドモードでは、容量C2、C3とオペアンプ121とは、フィードバックループを形成する。またスイッチSW10のオンにより、容量C4a、C4bのアナログ入力Vinの側の電極に蓄積されていた電荷はコモンモード電圧Vcmに放電されるので、容量C4a、C4bの両端の間の電圧差は略ゼロボルトとなる。この時に、2つの容量C2、C4のグランド側の電極に蓄積されていた-2Qの総電荷は電荷保存則により保持されるので、容量C2のサンプルモードでのアナログ入力Vinの側の電極ホールドモードでのオペアンプOPA61の出力側の電極の電荷はサンプルモードでの初期値QからオペアンプOPA61の出力の駆動によってホールドモードでの最終値2Qに増加する。従って、この動作は、サンプルモードで容量C4に蓄積された初期電荷Qがサンプルモードで初期電荷Qを蓄積していた容量C2にホールドモードで移動して、ホールドモードでの容量C2の最終電荷が2Qに増加するのと等価となる。従って、サンプルモードで容量C2に蓄積された電圧がホールドモードで2倍に増幅されるように、容量C2、C3とオペアンプ121とのフィードバックループが動作するものとなる。従って、オペアンプOPA61の出力信号Voutは、サンプルモードからホールドモードに切り換わった時点でのアナログ入力電圧Vinの2倍となって、2倍の電圧がホールドモードの期間に保持される。また、ホールドモードの期間に保持される出力信号Voutでは、容量C3にサンプルモードの期間にオペアンプOPA61の入力オフセット電圧を蓄積していたので、オペアンプOPA61の入力オフセット電圧がキャンセルされている。すなわち、図28に示したサンプル/ホールド回路SHCを用いることにより、2倍の電圧ゲインを持つとともにオペアンプの入力オフセット電圧もキャンセルすることが可能な低消費電力のアンダーサンプリングサンプル/ホールド回路を実現することが可能となる。尚、図28に示したサンプル/ホールド回路SHCでは、容量C2、C4の容量値が等しい場合について説明したが、これに限定されるものではない。容量C2、C4の容量値の比を例えば整数倍に変更して、大きな電圧ゲインを得ることも可能である。また、図28に示したサンプル/ホールド回路SHCでは、ホールドモードにおいて、容量C4a、C4bの入力側の端子にコモンモード電位Vcmに供給する例を説明したが、これに限るものではない。例えば、ホールドモードにおいて、容量C4a、C4bの入力側の端子の間に電位差を与えることで、サンプリングした信号とこの電位差との差分を出力することも可能である。図31は、図28に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCのオペアンプOPA61とスイッチSW1、SW2、SW3、SW5、SW6、SW7、SW9、SW10との具体的な回路の構成を示す回路図である。図31に示したA/D変換器ADCの初段のサンプル/ホールド回路SHCではスイッチSW1、SW2、SW3は図27のスイッチSW1、SW2、SW3と同様にCMOSアナログスイッチで構成され、図31のスイッチSW9a、SW9b、SW10a、SW10bもCMOSアナログスイッチで構成されている。また、図31のスイッチSW5、SW6、SW7は図27のスイッチSW5、SW6、SW7と同様にNMOSスイッチで構成される。また、図31のオペアンプOPA61も図27のオペアンプOPA61と全く同様のCMOSアナログ回路で構成されている。≪A/D変換器ADCの応用≫以上で説明してきた種々の実施形態のアンダーサンプリングサンプル/ホールド回路SHCと種々の実施形態のコンパレータCOPとの組み合わせから構成されるアンダーサンプリングA/D変換器ADCの応用による実施形態を、以下に説明する。図32は、本発明の第1の実施形態によるウルトラワイドバンドインパルスラジオUltraWideband-ImpulseRadio;以下、UWB-IRと略称する無線通信機の構成を示すブロック図である。同図に示したUWB-IR無線通信機の内部のA/D変換器ADC166i、166qが、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル/ホールド回路SHCと種々の実施形態のコンパレータCOPとの組み合わせから構成されるアンダーサンプリングA/D変換器ADCとなっている。図32に示したUWB-IR無線通信機は、アンテナANT161と、ローノイズアンプLNA162と、受信ミキサMIX163i、163qと、ローパスフィルタLPF164i、164qと、可変ゲインアンプVGA165i、165qと、A/D変換器ADC166i、166qと、ベースバンド信号処理ユニットBB167と、π/2位相シフタQPS168と、クロック発生器CLK169とから構成されている。尚、添え字i、qは、それぞれI信号同相信号:InPhase、Q信号直交信号:Quadratureとの関係を示しており、以下の説明では、特に必要でない限りi、qの添え字に関する説明は省略する。同図に示すように、UWB-IR無線受信機は、UWB方式のインパルス信号Implsを長い受信間隔Tiで間欠的に受信する。UWB方式のインパルス信号Implsは、間欠的例えば数10MHzの間隔で送信される超広帯域幅の信号例えば、中心周波数約4GHz、帯域幅約500MHzの信号である。このインパルス信号Implsはアンテナ161で受信され、ローノイズアンプ162で増幅された後、受信ミキサ163に供給される。クロック発生器169から生成された約4GHzのクロック信号がミキサ163に供給されるので、受信ミキサ163の出力から4GHz帯のRF搬送波成分と周波数帯域幅が約500MHzのアナログベースバンド信号成分とが生成される。受信ミキサ163の出力に接続されたローパスフィルタ164によってRF搬送波成分が除去されるので、約500MHzの周波数帯域のアナログベースバンド信号が可変ゲインアンプ165で増幅された後、A/D変換器166に供給される。従ってA/D変換器166には例えば500MHz程度の広い周波数帯域幅のアナログベースバンド信号が、例えば数10MHzの間隔で間欠的に供給される。この間欠的に供給されるアナログベースバンド信号をインパルス信号Implsの長い受信間隔TiでA/D変換器166によりA/D変換して、1、0のデジタルベースバンド信号がベースバンド信号処理ユニット167に供給される。デジタルベースバンド信号の信号精度を向上するためには、アンダーサンプリングA/D変換器166には高いアンダーサンプリングA/D変換性能が求められる。すなわち、アンダーサンプリングA/D変換器166によるA/D変換を低消費電力かつ高信号精度に実現するために、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル/ホールド回路SHCと種々の実施形態のコンパレータCOPとの組み合わせから構成されるアンダーサンプリングA/D変換器ADCが図32に示したUWB-IR無線通信機の内部のA/D変換器ADC166i、166qとして使用されている。尚、2つの受信ミキサ163i、163qには、クロック発生器169からのクロック信号に基づいてπ/2位相シフタ169により生成されたπ/290°位相の異なったクロック信号が供給されている。従って、受信ミキサ163iからは同相の出力信号であるI位相のアナログベースバンド信号成分が生成され、受信ミキサ163qからは直交成分であるQ位相のアナログベースバンド信号成分が生成される。図33は、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル/ホールド回路SHCと、以上で説明してきた種々の実施形態のコンパレータCOPの複数個との組み合わせから構成されるフラッシュ型のA/D変換器ADCを示す回路図である。同図に示すフラッシュ型のA/D変換器ADCの初段には以上で説明してきた種々の実施形態のアンダーサンプリングサンプル/ホールド回路SHCが配置され、このアンダーサンプリングサンプル/ホールド回路SHCはアナログ入力信号Vinをサンプル/ホールドする。アンダーサンプリングサンプル/ホールド回路SHCの出力には以上で説明してきたコンパレータCOPの複数個が並列に配置されている。アンダーサンプリングサンプル/ホールド回路SHCのホールド出力信号Vsigと複数の基準電圧Vref_1、Vref_2...Vref_Nとの複数の差電圧は、コンパレータCOPの複数個のプリアンプ211_1、211_2...211_Nによって、並列に増幅される。尚、複数の基準電圧Vref_1、Vref_2...Vref_Nは、ハイレベル基準電圧VHとローレベル基準電圧VLとの間に直列接続された複数の抵抗Rの相互接続ノードから生成されている。図34は、図33に示したフラッシュ型のA/D変換器ADCによるA/D変換の動作を説明するための回路図である。このフラッシュ型のA/D変換器ADCは、アンダーサンプリングサンプル/ホールド回路USSHCと、複数のコンパレータCOP1、COP2、、COP5とから構成されている。入力信号Vinはアンダーサンプリングサンプル/ホールド回路USSHCによりサンプルされ、ホールドされる。ホールド出力信号Vsigと複数の基準電圧Vref_1、Vref_2Vref_5との複数の差電圧は複数のコンパレータCOP1、COP2、、COP5によって並列に増幅され、複数の増幅差電圧はマルチビットのデジタル出力信号に変換される。デジタル信号はデジタルエンコーダENCでエンコードされて、デジタルエンコーダENCの出力から最終的なマルチビットのA/D変換デジタル出力信号が生成される。図34に示したフラッシュ型のA/D変換器ADCの初段のアンダーサンプリングサンプル/ホールド回路USSHCとして、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル/ホールド回路SHCを採用することで、A/D変換速度に対して高速に変化するアナログ入力信号を低消費電力かつ高精度にサンプルして、ホールドすることが可能となる。また、図34に示したフラッシュ型のA/D変換器ADCの次段の複数のコンパレータCOP1、COP2、、COP5として、以上で説明してきた種々の実施形態のコンパレータCOPを採用することで、複数のコンパレータの複数のプリアンプの不要に大きなバイアス電流を削減でき、低消費電力化が可能となる。図35は、図33と図34とに示したフラッシュ型のA/D変換器ADCによるA/D変換でのバイアス電流を削減する動作を説明するための波形図である。図35では、複数のコンパレータの消費電流Icmp1、Icmp2、Icmp5の変化が、複数のコンパレータの共通の入力電圧Vsigの変化に対して示されている。複数のコンパレータの複数のプリアンプのそれぞれでは、共通の入力電圧Vsigとレベルの異なる基準信号Vref_1、Vref_2Vref_5とのレベル差が小さい場合に消費電流が大きくなるが、レベル差が大きい場合には消費電流は削減される。従って、複数のコンパレータの消費電流Icmp1、Icmp2、Icmp5の合計の総消費電流Isumは共通の入力電圧Vsigの変化に対する依存性が小さく、略一定の値の総消費電流Isumとなる。尚、図33と図34には複数のコンパレータを並列に使用して共通のアナログ入力電圧をマルチビットのデジタル信号に並列のA/D変換を実行するフラッシュ型のA/D変換器を例示しているが、本発明はこれに限定されるものではない。本発明による低消費電力かつ高精度のアンダーサンプリングサンプル/ホールド回路SHCとプリアンプのバイアス電流を動的に抑制する低消費電力なコンパレータCOPとは、逐次比較型だけではなく、さらにはパイプライン型のA/D変換器やオーバーサンプリングのΣΔ型のA/D変換器にも適用可能であり、種々の型のA/D変換器の低消費電力化と高精度化とに広範囲に応用できるものある。良く知られているように、逐次比較型のA/D変換器は、逐次比較レジスタとサブD/A変換器DACとコンパレータとを含み、コンパレータの一方の入力端子と他方の入力端子とにはアナログ入力電圧とサブD/A変換器SUBDACからの変換アナログ出力信号とがそれぞれ供給される。サブD/A変換器SUBDACからの変換アナログ出力信号のレベルは、逐次比較レジスタのマルチビットのデータによって設定される。従って、アナログ入力電圧のレベルにサブD/A変換器SUBDACからの変換アナログ出力信号が追従するように、コンパレータでの逐次比較とコンパレータと逐次比較レジスタとサブD/A変換器SUBDACとからなる負帰還動作とによって逐次比較レジスタのマルチビットのデータは最終的にデジタル変換出力となる。この逐次比較型のA/D変換器のコンパレータに、上記で説明してきた本発明の種々の実施形態によるコンパレータCOPを使用することが可能である。また良く知られているように、パイプライン型のA/D変換器は直列接続された複数の単位変換回路を含み、各単位変換回路はサンプル/ホールド回路SHCとサブA/D変換器SUBADCとサブD/A変換器SUBDACと差分回路Diffと電圧ゲインが一定値例えば2に設定されたポストアンプPTAMPとにより構成されている。各単位変換回路では前段からのアナログ入力信号が最初にサンプル/ホールド回路SHCでサンプル/ホールドされ、ホールド電圧がサブA/D変換器SUBADCによりA/D変換されてデジタル出力が出力される。また、このデジタル出力は、サブD/A変換器により内部アナログ信号に変換された後に差分回路Diffにてサンプル/ホールド回路SHCのホールド電圧から減算される。減算による量子化誤差はポストアンプPTAMで増幅され、次段の単位変換回路のサンプル/ホールド回路SHCに供給されることにより、上記と同様な動作が実行される。その結果、直列接続された複数の単位変換回路から、マルチビットのデジタル変換出力信号が得られる。このパイプライン型のA/D変換器のサンプル/ホールド回路SHCとサブA/D変換器SUBADCとに、上記で説明してきた本発明の種々の実施形態によるサンプル/ホールド回路SHCと本発明の種々の実施形態によるコンパレータCOPとを使用することが可能である。更に良く知られているように、オーバーサンプリングのΣΔ型のA/D変換器は、オーバーサンプリングのサンプル/ホールド回路SHCと差分回路Diffと積分器Intと量子化器としての1ビット出力のコンパレータCOPと1ビットのサブD/A変換器とから構成される。オーバーサンプリングのサンプル/ホールド回路SHCのホールド電圧とサブD/A変換器のアナログ変換出力との差分が差分回路Diffで形成され、積分器Intで積分された後に1ビット出力のコンパレータCOPに供給される。オーバーサンプリングのΣΔ型のA/D変換器によりアナログ入力信号のレベルの高低は、コンパレータCOPの出力から1ビットパルスの粗密に変換され、更に後段のデジタルフィルタにより処理される。このオーバーサンプリングのΣΔ型のA/D変換器のオーバーサンプリングのサンプル/ホールド回路SHCと1ビット出力のコンパレータCOPとに、上記で説明してきた本発明の種々の実施形態によるサンプル/ホールド回路SHCと本発明の種々の実施形態によるコンパレータCOPとを使用することが可能である。尚、量子化器の出力が1ビットでなくマルチビットの場合においても、本発明の種々の実施形態によるコンパレータCOPとを使用することが可能である。第2の実施形態≪A/D変換器ADC≫図36は、本発明の第2の実施形態によるタイムインターリーブド型のA/D変換器ADCを示す回路図である。同図に示したタイムインターリーブド型のA/D変換器ADCでは複数のサブA/D変換器が並列に使用され、実効的なA/D変換速度を著しく向上することができる。このタイムインターリーブド型のA/D変換器ADCは、n個のサブA/D変換器SADC1511、1512、1513、151nと、デジタルマルチプレクサMUX152とから構成されている。また、n個のサブA/D変換器SADCのそれぞれは、アンダーサンプリングサンプル/ホールド回路USSHおよびコンパレータCOPとから構成されている。更に、n個のサブA/D変換器SADCのそれぞれのアンダーサンプリングサンプル/ホールド回路USSHとしては、上記の本発明の第1の実施形態で説明してきた種々の実施形態の低消費電力で高精度のアンダーサンプリングサンプル/ホールド回路SHCが採用されることができる。更に、n個のサブA/D変換器SADCのそれぞれのコンパレータCOPとしては、上記の本発明の第1の実施形態で説明してきた種々の実施形態のプリアンプのバイアス電流を削減するコンパレータCOPが採用されることができる。図36に示したタイムインターリーブド型のA/D変換器ADCでは、サブA/D変換器SADCに供給されたアナログ入力信号Vinはアンダーサンプリングサンプル/ホールド回路USSHによりサンプル/ホールドされ、ホールド信号はコンパレータCOPによりデジタル出力信号に変換される。n個のサブA/D変換器1511、1512、1513、151nには周波数fs1を持つn個の多相クロック信号φ1、φ2、φ3、φnが供給され、このクロックに同期してA/D変換を行う。このn個の多相クロック信号φ1、φ2、φ3、φnは同一の周波数fs1を持つが、例えば2π/nと相互の位相が異なっている。従ってアナログ入力信号VinをA/D変換した複数ビットのn個のデジタル変換出力データが、サブA/D変換器1511、1512、1513、151nから時系列でシーケンシャルに出力される。この複数ビットのn個のデジタル変換出力データは、デジタルマルチプレクサ152において複数ビットの1個の連続的なビットストリームデータに変換される。このようにタイムインターリーブド型のA/D変換器ADCではサブA/D変換器をn個並列に使用しているので、タイムインターリーブド型のA/D変換器ADCとしてのトータルのA/D変換スループットは個々のサブA/D変換器のA/D変換周波数fs1のn倍となり、実効的なA/D変換速度を著しく向上することができる。このようにタイムインターリーブド型のA/D変換器では、トータルでのA/D変換実効周波数がn×fs1となるので、その半分の周波数ナイキスト周波数をアナログ入力信号の最高周波数と想定して設計を行うことが推奨される。すなわち、アナログ入力信号の最高周波数はn×fs1/2を想定することとなり、特に並列個数nが大きい場合には、個々のサブA/D変換器1511、1512、1513、151nには、高性能のアンダーサンプリングA/D変換器の性能が必要となる。これを実現するためには、個々のサブA/D変換器1511、1512、1513、151nに上記の本発明の第1の実施形態で説明してきた種々の実施形態の低消費電力で高精度のアンダーサンプリングサンプル/ホールド回路SHCが使用することが推奨される。図37は、本発明の第2の実施形態によるUWB-IR無線通信機の構成を示すブロック図である。同図に示したUWB-IR無線通信機の内部の複数のA/D変換器ADC166i1、166i2、166i3、166q1、166q2、166q3が、図36で説明した本発明の第2の実施形態によるタイムインターリーブド型のA/D変換器ADCとなっている。図37に示したUWB-IR無線通信機は、このタイムインターリーブド型のA/D変換器ADC以外の構成は、図32に示したUWB-IR無線通信機の構成と略同一となっている。UWB-IR無線通信に使用するインパルス信号Implsを受信して、インパルス信号Implsと多相クロックパルスとの同期を追跡するためには、複数のタイミングでサンプリングしてA/D変換する方法が有効である。可変ゲインアンプ165で増幅したモノパルス信号は、並列に配置された複数のA/D変換器166i1、166i2、166i3、166q1、166q2、166q3を用いて複数のタイミングでサンプリングされ、A/D変換される。これらのA/D変換器に供給される多相クロックパルス1721、1722、1723は、多相クロック制御回路171で生成される。第1のA/D変換器166i1、166q1には第1のクロック1721が供給され、第2のA/D変換器166i2、166q2には第2のクロック1722が供給され、第3のA/D変換器166i3、166q3には第3のクロック1723が供給される。これらの多相クロック1721、1722、1723の相互のタイミングの差を可変ゲインアンプ165の出力のモノパルス信号のパルス幅よりも十分小さくすることにより、モノパルス信号は複数のタイミングでサンプリングしてA/D変換されることができる。例えば、モノパルス信号のパルス幅が2ns以上であるのに対して、多相クロック1721、1722、1723の相互のタイミングの差を1ns以下の程度に設定されている。タイムインターリーブド型のA/D変換器ADCでA/D変換されてデジタル出力データは、ベースバンド処理ユニット167に供給されて、フィルタリングや復調等のデジタル信号処理が実行される。また、ベースバンド処理ユニット167では、タイムインターリーブド型のA/D変換器ADCの出力の複数のタイミングのデジタル出力信号の大小関係から、インパルス信号Implsと多相クロックパルスとの同期ずれや同期はずれが検出される。検出結果により多相クロック制御回路171を制御して、多相クロック1721、1722、17の位相を調整することで、インパルス信号Implsと多相クロックパルスとの同期を獲得する。このUWB-IR無線通信機のタイムインターリーブド型のA/D変換器ADCを構成する個々のA/D変換器166i1、166i2、166i3、166q1、166q2、166q3にも、高性能のアンダーサンプリングA/D変換器の性能が必要となる。これを実現するためには、個々のサブA/D変換器に上記の本発明の第1の実施形態で説明してきた種々の実施形態の低消費電力で高精度のアンダーサンプリングサンプル/ホールド回路SHCと上記の本発明の第1の実施形態で説明してきた種々の実施形態のプリアンプのバイアス電流を削減するコンパレータCOPとを使用することが推奨される。尚、図37では、I信号、Q信号のそれぞれに対してタイムインターリーブド型のA/D変換器ADCを3個のサブA/D変換器により構成する例を示している。しかし、これに限定されるものではなく、タイムインターリーブド型のA/D変換器ADCを4個以上のサブA/D変換器により構成しても良いことは言うまでもないであろう。以上説明してきた種々の実施形態によるA/D変換器ADCと種々の実施形態によるUWB-IR無線通信機は、様々なシステムへの応用が可能である。その一例として、ワイヤレスセンサネットワーク以下、センサネットと略称する技術が挙げられる。センサネットでは、人間の状態や、電子機器等の物品の状況や、それらの周辺環境など様々な状況や環境のデータを、ワイヤレスのネットワーク上に無線で発信することで、生活や業務の高効率化を実現しようとするものである。さらには新規応用も期待されており、特に、セキュリティー、ヘルスケアなどでの利用が注目されている。図38は本発明で以上説明してきた種々の実施形態によるA/D変換器ADCと種々の実施形態によるUWB-IR無線通信機を使用するセンサネットシステムの一例を示す図である。このセンサネットシステムは、インターネットINTとサーバSRVと端末TRMと基地局BASとからなるサービスインフラと、サービスを享受する多数の人間やモバイル機器等の物品にアタッチされる多数の端末ノードNODとから構成される。サーバSRVには、種々のデータベースDBSも含まれている。多数の端末ノードNODが種々の環境に分散配置されて、各端末ノードNODが収集した大量の情報は基地局BASを経由してサーバSRVに集約され、インターネットINTなどのネットワーク上で種々のサービスに有効活用されるものである。このようなセンサネットでは、多数の端末ノードNODを分散配置するにあたり、端末ノードNODの自由度を向上するために、端末ノードNODでは電源線やデータ線を不要にする必要がある。すなわち、端末ノードNODは内蔵電源を持ち、かつ無線通信を行なう必要がある。電源の寿命は保守費用に影響するため、端末ノードNODの消費電力は小さいほど望ましい。各端末ノードNODは、図37に示したように、センサSEN、コントローラCPU、メモリ不揮発性メモリROM/揮発性メモリRAM、無線通信ユニット送信サブユニットTX/受信サブユニットRX、および電源ユニットPWR等を含んでいる。この端末ノードNODの中で電力消費が大きい部品としては、無線通信ユニットTX/RXが挙げられる。すなわち、無線通信ユニットTX/RXでの低消費電力の無線通信方式が重要となる。従って、図38の下に示したように、端末ノードNODを構成する受信サブユニットRXとして、図37に示した本発明の第2の実施形態によるUWB-IR無線通信機の受信回路を使用することで、低消費電力化が可能となる。従って、端末ノードNODの電源の寿命を延ばすことが可能となり、さらには、システムの保守費用の低減が可能となる。尚、図37に示した端末ノードNODを構成するセンサSENは、人間や種々の物品の温度、振動等の種々の状況を把握するためのものである。またこのセンサSENを加速度センサとすれば、人間や種々の物品の運動、移動の運動エネルギーを電源ユニットPWRの電源電圧に変換することができる。図39は、図32に示したUWB-IR無線通信機の可変ゲインアンプVGAとアンダーサンプリングA/D変換器ADCのより具体的な構成を示す回路図である。図32に示したUWB-IR無線通信機の受信ミキサMIXに接続されたローパスフィルタLPFからのアナログベースバンド信号は、可変ゲインアンプVGAにて増幅される。この時、可変ゲインアンプVGAのゲインは、ゲイン制御信号Vgctlにより制御される。可変ゲインアンプVGAの出力からのアナログベースバンド増幅信号は、アンダーサンプリングサンプル/ホールド回路USSHC図27に示したアンダーサンプリングサンプル/ホールド回路と同一の構成のサンプルしてホールドする速度と比較して高速な信号成分を含むものである。アンダーサンプリングサンプル/ホールド回路USSHCは、可変ゲインアンプVGAの高速に変化する出力信号をサンプルして、高速変化信号の速度と比較して長い時間にわたりサンプルした信号をホールドする。このアンダーサンプリングサンプル/ホールド回路USSHCを使用することにより、高速の入力信号を低消費電力でかつ高性能でサンプル/ホールドすることが可能となる。このアンダーサンプリングサンプル/ホールド回路USSHCによりホールドされたアナログ信号は、次段のサンプル/ホールド回路SHCと、コンパレータCOP1、COP2とに供給される。このサンプル/ホールド回路SHCは図31に示したサンプル/ホールド回路SHCと略同様に構成され、2倍の電圧ゲインを持つサンプル/ホールド回路であり、入力された信号をサンプルして、2倍に電圧増幅してホールドを行う。また、次段のコンパレータCOP1、COP2は、図21に示したコンパレータCOPと略同様に構成され、前段のアンダーサンプリングサンプル/ホールド回路USSHCの出力信号を基準電圧と比較する。基準電圧Vref_1、Vref_2は、分圧抵抗Rにより生成されている。次段のコンパレータCOP1、COP2のそれぞれでは入力信号と基準電圧との差を、初段アンプFAMP211_A、二段目アンプSAMP211_Bにて増幅して、ラッチ回路LCH212に弁別結果がラッチされる。この時に、初段アンプFAMP211_A、二段目アンプSAMP211_Bのバイアス電流は、初段アンプFAMP211_Aの出力電圧差に応答するバイアス電流制御回路BCC213の出力により制御されている。すなわち、初段アンプFAMP211_Aの出力電圧差が大きい場合には、バイアス電流制御回路BCC213の出力により初段アンプFAMP211_A、二段目アンプSAMP211_Bのバイアス電流が削減されて、低消費電力化が図られている。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。既に説明したように、本発明は低消費電力かつ高精度のアンダーサンプリングサンプル/ホールド回路とプリアンプのバイアス電流を動的に抑制する低消費電力なコンパレータとからなるアンダーサンプリングA/D変換器に限定されるものではなく、パイプライン型だけではなく、逐次比較型さらにはオーバーサンプリングΣΔ型のA/D変換器にも適用可能であり、種々の型のA/D変換器の低消費電力化と高精度化とに広範囲に応用できるものある。また、本発明は、アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル/ホールド回路と、サンプル/ホールド回路からのホールド出力信号の信号レベルを弁別するコンパレータとを含むA/D変換器に限定されるものではなく、広範囲に使用されるサンプル/ホールド回路自体にも適応可能であり、また広範囲に使用されるコンパレータ自体にも適応可能である。広範囲に使用されるサンプル/ホールド回路の請求項や広範囲に使用されるコンパレータの請求項を将来必要に応じて分割出願することを考慮して、この分割出願の可能性を持つ発明の特徴を下記に記載する。広範囲に使用される基本的なサンプル/ホールド回路SHCは、オペアンプOPA、61と、第1スイッチSW1と、第2スイッチSW2と、第3スイッチSW3と、第4スイッチSW8と、第1容量C2と、第2容量C3とを含む。入力信号Vinは前記第1スイッチSW1の一端に供給され、前記第1スイッチSW1の他端は前記第1容量C2の一端と前記第2スイッチSW2の一端とに接続されている。前記第1容量C2の他端は前記第2容量C3の一端と前記第4スイッチSW8の一端とに接続され、前記第2容量C3の他端は前記オペアンプOPA、61の入力と前記第3スイッチSW3の一端とに接続され、前記第2スイッチSW2の他端と前記第3スイッチSW3の他端とは前記オペアンプOPA、61の出力に接続されている。前記サンプル/ホールド回路SHCのサンプルモードでは、前記第1スイッチSW1と前記第3スイッチSW3と前記第4スイッチSW8とがオン状態に制御され、前記第2スイッチSW2がオフ状態に制御される。前記サンプル/ホールド回路SHCのホールドモードでは、前記第1スイッチSW1と前記第3スイッチSW3と前記第4スイッチSW8とがオフ状態に制御され、前記第2スイッチSW2がオン状態に制御される。前記第4スイッチSW8の他端は、システムで実質的に安定に維持された動作電位GNDに接続されている図10乃至図12参照。広範囲に使用される好適なサンプル/ホールド回路SHCから更に好適なサンプル/ホールド回路SHCは、前記の説明から自明であろう。また広範囲に使用される基本的なコンパレータCOPは、差動入力信号Vsig、Vrefを増幅するプリアンプAMPと、前記プリアンプAMPから生成される差動出力信号Va1、Va2をラッチするラッチ回路LCHと、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2のレベル差に応答して前記プリアンプAMPのバイアス電流Ibiasの電流値を制御するバイアス制御回路BCCとを含む。前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差が小さい時には前記バイアス制御回路BCCは前記プリアンプAMPの前記バイアス電流Ibiasを大きな電流値に制御して、前記プリアンプAMPから生成される前記差動出力信号Va1、Va2の前記レベル差が大きい時には前記バイアス制御回路BCCは前記プリアンプAMPの前記バイアス電流Ibiasを小さな電流値に制御する図13乃至図14参照。広範囲に使用される好適なコンパレータCOPから更に好適なコンパレータCOPは、前記の説明から自明であろう。