基板と、前記基板上に設けられ、主表面と、前記主表面と交差する厚さ方向とを有する炭化珪素層とを備え、前記炭化珪素層は、第1の導電型を有するチャネル層と、前記第1の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びているソース領域と、前記第1の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びており、前記厚さ方向と交差する対向方向において前記ソース領域との間に前記チャネル層を挟んでいるドレイン領域と、前記第1の導電型と異なる第2の導電型を有し、前記ソース領域と前記ドレイン領域との間において、前記厚さ方向に沿って前記主表面から前記チャネル層中に突き出るように延びるゲート領域とを含み、前記厚さ方向および前記対向方向を含む断面視において、前記ゲート領域の前記対向方向に沿った寸法は、前記主表面から離れるにつれて小さくなっている、炭化珪素半導体装置。前記第1の導電型はn型である、請求項1に記載の炭化珪素半導体装置。前記厚さ方向および前記対向方向を含む断面視において、前記主表面を通る、前記対向方向における前記ゲート領域の長さをAとし、前記厚さ方向において前記ゲート領域の前記チャネル層中に突き出るように延びた部分の中間位置を通る、前記対向方向における前記ゲート領域の長さをBとして、比B/Aが0.9未満である、請求項1または2に記載の炭化珪素半導体装置。前記厚さ方向および前記対向方向を含む断面視において、前記ゲート領域は、前記厚さ方向において前記チャネル層中へ突き出たV字状の部分を有する、請求項1~3のいずれか1項に記載の炭化珪素半導体装置。前記ゲート領域は、前記第2の導電型を有するエピタキシャル層の少なくとも一部によって構成されている、請求項1~4のいずれか1項に記載の炭化珪素半導体装置。前記エピタキシャル層は、前記チャネル層上において前記対向方向に沿って前記ソース領域および前記ドレイン領域の間をつないでいる、請求項5に記載の炭化珪素半導体装置。基板上に、主表面と、前記主表面と交差する厚さ方向とを有する炭化珪素層を形成する工程を備え、前記炭化珪素層を形成する工程は、第1の導電型を有するチャネル層を形成する工程を含み、さらに前記第1の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びるソース領域と、前記第1の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びるドレイン領域とを形成する工程を備え、前記ソース領域および前記ドレイン領域を形成する工程は、前記厚さ方向と交差する対向方向において前記ソース領域と前記ドレイン領域とが前記チャネル層を挟むように行われ、さらに前記ソース領域が形成される位置と前記ドレイン領域が形成される位置との間において、前記厚さ方向に沿って前記主表面から前記チャネル層中へ突き出るように延びる凹部を形成する工程を備え、前記凹部を形成する工程は、前記厚さ方向および前記対向方向を含む断面視において、前記凹部の前記対向方向に沿った寸法が、前記主表面から離れるにつれて小さくなるように行われ、さらに前記凹部内におけるエピタキシャル成長によって前記炭化珪素層に、前記第1の導電型と異なる第2の導電型を有するゲート領域を設ける工程を備える、炭化珪素半導体装置の製造方法。前記第1の導電型はn型である、請求項7に記載の炭化珪素半導体装置の製造方法。前記凹部を形成する工程は、前記厚さ方向および前記対向方向を含む断面視において、前記主表面を通る、前記対向方向における前記凹部の長さをAとし、前記厚さ方向における前記凹部の中間位置を通る、前記対向方向における前記凹部の長さをBとして、比B/Aが0.9未満となるように行われる、請求項7または8に記載の炭化珪素半導体装置の製造方法。前記凹部を形成する工程は、前記厚さ方向および前記対向方向を含む断面視において、前記凹部が、前記厚さ方向において前記チャネル層中へ突き出たV字状の部分を有するように行われる、請求項7~9のいずれか1項に記載の炭化珪素半導体装置の製造方法。前記凹部を形成する工程は、前記炭化珪素層の前記主表面上に、開口部を有するマスク層を形成する工程と、前記開口部において露出された前記炭化珪素層に対して、塩素ガスを含有するプロセスガスを用いたドライエッチングを行う工程とを含む、請求項7~10のいずれか1項に記載の炭化珪素半導体装置の製造方法。前記ゲート領域を設ける工程は、前記ゲート領域を含むエピタキシャル層を形成することによって行われ、前記エピタキシャル層は、前記チャネル層上において前記対向方向に沿って前記ソース領域および前記ドレイン領域の間をつなぐように形成される、請求項7~11のいずれか1項に記載の炭化珪素半導体装置の製造方法。しかしながら、このようなJFETJunctionFieldEffectTransistor;接合型電界効果トランジスタは横型であるため、電流がウエハの面に沿った方向に流される。このため、電流経路の断面積を大きく確保することが困難であり、特性オン抵抗が大きくなってしまう。横型JFETの場合、特性オン抵抗は、通常、ゲートソース間抵抗、ゲートドレイン間抵抗、チャネル抵抗、ソースオーミック抵抗およびドレインオーミック抵抗から構成される。特性オン抵抗のたとえば約75は、最初の3つの抵抗すなわちゲートソース間抵抗、ゲートドレイン間抵抗、チャネル抵抗の合計以降、これをゲート領域近傍のチャネル部分の抵抗と呼ぶに起因するものである。それゆえ、特性オン抵抗を低減するためには、これらのゲート領域近傍のチャネル部分の抵抗を低減することが重要である。この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、ゲート領域近傍のチャネル部分の抵抗を低減することにより、従来よりも特性オン抵抗を低くすることができる炭化珪素半導体装置およびその製造方法を提供することである。本発明に係る炭化珪素半導体装置は、基板と、基板上に設けられ、主表面と、主表面と交差する厚さ方向とを有する炭化珪素層とを含んでいる。炭化珪素層は、第1の導電型を有するチャネル層と、第1の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びているソース領域と、第1の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びており、厚さ方向と交差する対向方向においてソース領域との間にチャネル層を挟んでいるドレイン領域と、第1の導電型と異なる第2の導電型を有し、ソース領域とドレイン領域との間において、厚さ方向に沿って主表面からチャネル層中に突き出るように延びるゲート領域とを含んでいる。厚さ方向および対向方向を含む断面視において、ゲート領域の対向方向に沿った寸法は、主表面から離れるにつれて小さくなっている。本発明に係る炭化珪素半導体装置によれば、ゲート領域の寸法が主表面から離れるにつれて小さくなっている。そのためゲート領域近傍のチャネル部分の抵抗が低減するので、特性オン抵抗を低くすることができる。上記の炭化珪素半導体装置において好ましくは、第1の導電型はn型である。これによりチャネル層の導電型がn型となる。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、特性オン抵抗がより低減する。上記の炭化珪素半導体装置において好ましくは、厚さ方向および対向方向を含む断面視において、主表面を通る、対向方向におけるゲート領域の長さをAとし、厚さ方向においてゲート領域のチャネル層中に突き出るように延びた部分の中間位置を通る、対向方向におけるゲート領域の長さをBとして、比B/Aが0.9未満である。これによりゲート領域近傍のチャネル部分の抵抗がより低減するので、トータルの特性オン抵抗がより低減する。上記の炭化珪素半導体装置において好ましくは、厚さ方向および対向方向を含む断面視において、ゲート領域は、厚さ方向においてチャネル層中へ突き出たV字状の部分を有する。これにより、ゲート領域近傍のチャネル部分の抵抗がより低減するために、トータルの特性オン抵抗がより低減する。上記の炭化珪素半導体装置において好ましくは、ゲート領域は、第2の導電型を有するエピタキシャル層の少なくとも一部によって構成されている。ゲート領域をイオン注入で形成する場合は、イオン注入のばらつきに起因してゲート領域とチャネル層との境界周辺での不純物プロファイルにもばらつきが生じる。このため、炭化珪素半導体装置ごとの特性オン抵抗および閾値電圧がばらついてしまう。一方、上記の様にゲート領域をエピタキシャル層で形成する場合は、イオン注入を用いる必要がないので、炭化珪素半導体装置ごとの特性オン抵抗および閾値電圧のばらつきを抑制することができる。上記の炭化珪素半導体装置において好ましくは、エピタキシャル層は、チャネル層上において対向方向に沿ってソース領域およびドレイン領域の間をつないでいる。これにより、エピタキシャル層によってチャネル層上にRESURF構造が設けられるので、RESURF構造がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、特性オン抵抗をより低減することができる。本発明に係る炭化珪素半導体装置の製造方法は、基板上に、主表面と、主表面と交差する厚さ方向とを有する炭化珪素層を形成する工程を含んでいる。炭化珪素層を形成する工程は、第1の導電型を有するチャネル層を形成する工程を含んでいる。この製造方法は、さらに、第1の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びるソース領域と、第1の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びるドレイン領域とを形成する工程を含んでいる。ソース領域およびドレイン領域を形成する工程は、厚さ方向と交差する対向方向においてソース領域とドレイン領域とがチャネル層を挟むように行われる。この製造方法は、さらに、ソース領域が形成される位置とドレイン領域が形成される位置との間において、厚さ方向に沿って主表面からチャネル層中へ突き出るように延びる凹部を形成する工程を含んでいる。凹部を形成する工程は、厚さ方向および対向方向を含む断面視において、凹部の対向方向に沿った寸法が、主表面から離れるにつれて小さくなるように行われる。この製造方法は、さらに、凹部内におけるエピタキシャル成長によって炭化珪素層に、第1の導電型と異なる第2の導電型を有するゲート領域を設ける工程を含んでいる。ソース領域が形成される位置とドレイン領域が形成される位置とのそれぞれは、ソース領域とドレイン領域とが形成されることになる位置であってもよいし、あるいは既に形成されたソース領域とドレイン領域との位置であってもよい。言い換えると、ソース領域およびドレイン領域を形成する工程と、凹部を形成する工程との順番は限定されない。本発明に係る炭化珪素半導体装置の製造方法によれば、ゲート領域の寸法が主表面から離れるにつれて小さくなっている炭化珪素半導体装置を製造することができる。そのためゲート領域近傍のチャネル部分の抵抗が低減するので、特性オン抵抗が低い炭化珪素半導体装置を製造することができる。上記の炭化珪素半導体装置の製造方法において好ましくは、第1の導電型はn型である。これによりチャネル層の導電型がn型となる。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため特性オン抵抗がより低い炭化珪素半導体装置を製造することができる。本発明に係る炭化珪素半導体装置の製造方法は、凹部を形成する工程は、厚さ方向および対向方向を含む断面視において、主表面を通る、対向方向における凹部の長さをAとし、厚さ方向における凹部の中間位置を通る、対向方向における凹部の長さをBとして、比B/Aが0.9未満となるように行われる。これによりゲート領域近傍のチャネル部分の抵抗がより低減するので、トータルの特性オン抵抗がより低減した炭化珪素半導体装置を製造することができる。上記の炭化珪素半導体装置の製造方法において好ましくは、凹部を形成する工程は、厚さ方向および対向方向を含む断面視において、凹部が、厚さ方向においてチャネル層中へ突き出たV字状の部分を有するように行われる。これにより、ゲート領域近傍のチャネル部分の抵抗がより低減するために、トータルの特性オン抵抗をより低減することができる。上記の炭化珪素半導体装置の製造方法において好ましくは、凹部を形成する工程は、炭化珪素層の主表面上に、開口部を有するマスク層を形成する工程と、開口部において露出された炭化珪素層に対して、塩素ガスを含有するプロセスガスを用いたドライエッチングを行う工程とを含む。これにより、上述したような形状を有する凹部を形成することができる。上記の炭化珪素半導体装置の製造方法において好ましくは、ゲート領域を設ける工程は、ゲート領域を含むエピタキシャル層を形成することによって行われる。エピタキシャル層は、チャネル層上において対向方向に沿ってソース領域およびドレイン領域の間をつなぐように形成される。これにより、エピタキシャル層によってチャネル層上にRESURF構造が設けられるので、RESURF層がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、特性オン抵抗をより低減することができる。本発明によれば、主表面から離れるにつれて幅が小さくなるゲート領域を有することで、ゲート領域近傍のチャネル部分の抵抗が低減するために、従来より特性オン抵抗が低い炭化珪素半導体装置を得る事ができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。実施の形態1図1に示すように、本実施の形態における炭化珪素半導体装置はn型JFET10である。JFET10は、基板11と、炭化珪素層4とを主に有している。基板11は炭化珪素からなり、n型第1の導電型を有している。炭化珪素層4は、基板11上に設けられ、主表面13Aと、主表面13Aの各々と交差する厚さ方向図中、縦方向とを有している。また炭化珪素層4は、基板11上に形成された電界緩和層であるp型層2と、p型層2上に形成された耐圧保持層としてのp型層12と、p型層12上に形成されたn型層であるチャネル層13とを有している。チャネル層13の上にはエピタキシャル層3が形成されている。エピタキシャル層3は、ゲート領域16とp型層14とを有している。ここで、上記p型層2、12および14はp型第2の導電型を有している。p型層2、p型層12、チャネル層13およびp型層14の厚みは、たとえば、それぞれ0.5μm、10μm、0.3μmおよび0.4μmである。また、p型層2、p型層12、チャネル層13およびp型層14の不純物濃度は、たとえば、それぞれ5×1016、1×1016、2×1017および2×1017原子/cm3である。炭化珪素層4はさらに、ソース領域15およびドレイン領域17を有する。ソース領域15およびドレイン領域17の各々は、主表面13Aから厚さ方向に沿ってチャネル層13中へ延びている。厚さ方向と交差する対向方向図中、横方向においてソース領域15とドレイン領域17との間にチャネル層13の一部が挟まれている。炭化珪素層4はさらに、ソース領域15とドレイン領域17との間において、厚さ方向に沿って主表面13Aからチャネル層13中に突き出るように延びるゲート領域16を有している。厚さ方向および対向方向を含む断面視図1の視野において、ゲート領域16の、図中、横方向に沿った寸法は、主表面13Aから離れるにつれて小さくなっている。言い換えれば、ゲート領域16の幅は、基板11に向かうに従って小さくなっている。本実施の形態においては、ゲート領域16は、厚さ方向においてチャネル層13中へ突き出たV字状の部分を有している。なお、図15に示す変形例のように、ゲート領域16の形状は逆台形であってもよい。逆台形とは、チャネル層13の主表面13Aから基板11へ向かってゲート領域16の幅が小さくなっており、ゲート領域16の最も基板11に近い側において有限の幅を有していることである。また、ゲート領域16の基板11側の形状が丸くなっていてもよい。また、厚さ方向および対向方向を含む断面視図15の視野において、主表面13Aを通る、対向方向におけるゲート領域の長さをAとし、厚さ方向においてゲート領域16のチャネル層13中に突き出るように延びた部分の中間位置2等分された位置を通る、対向方向におけるゲート領域16の長さをBとして、比B/Aが0.9未満であることが好ましい。さらに好ましくは、比B/Aは0.5以上0.9未満である。本実施の形態では、ゲート領域16は、p型第2の導電型を有するエピタキシャル層3の一部によって構成されている。言い換えれば、ゲート領域16とp型層14とは同じエピタキシャル層3から構成されている。また、エピタキシャル層3は、チャネル層13上において、図中、横方向に沿ってソース領域15およびドレイン領域17の間をつないでいる。なお、図1ではp型層2とp型層12とが形成されているが、n型基板11の表面11A上に直接p型層12を形成してもよい。p型層14およびチャネル層13には、チャネル層13よりも高濃度の導電型がn型である不純物n型不純物を含むソース領域15およびドレイン領域17が形成されるとともに、ソース領域15およびドレイン領域17に挟まれるように、p型層12、14よりも高濃度の導電型がp型である不純物p型不純物を含むゲート領域16が形成されている。すなわち、ソース領域15、ゲート領域16およびドレイン領域17は、それぞれp型層14を貫通してチャネル層13に至るように形成されている。また、ソース領域15、ゲート領域16およびドレイン領域17の底部は、チャネル層13の内部において、p型層12の上部表面p型層12とチャネル層13との境界部から間隔を隔てて配置されている。また、ソース領域15から見てゲート領域16とは反対側に、p型層14の上部表面チャネル層13の側とは反対側の主面からp型層14を貫通してチャネル層13に至るように、溝部31が形成されている。つまり、溝部31の底壁は、p型層12とチャネル層13との界面から間隔を隔て、チャネル層13の内部に位置している。さらに、溝部31の底壁からチャネル層13を貫通し、p型層12に至るように、p型層12およびp型層14よりも高濃度のp型不純物を含む電位保持領域23が形成されている。この電位保持領域23の底部は、n型基板11の上部表面n型基板11とp型層2との境界部から間隔を隔ててより具体的には、p型層2とp型層12との境界部からから間隔を隔ててp型層12の内部に配置されている。さらに、ソース領域15、ゲート領域16、ドレイン領域17および電位保持領域23のそれぞれの上部表面に接触するように、コンタクト電極19が形成されている。コンタクト電極19は、ソース領域15、ゲート領域16、ドレイン領域17および電位保持領域23とオーミック接触可能な材料、たとえばNiSiニッケルシリサイドからなっている。そして、隣接するコンタクト電極19同士の間には、酸化膜18が形成されている。より具体的には、絶縁層としての酸化膜18が、p型層14の上部表面、溝部31の底壁および側壁において、コンタクト電極19が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極19同士の間が絶縁されている。さらに、ソース領域15、ゲート領域16およびドレイン領域17上のコンタクト電極19の上部表面に接触するように、ソース電極25、ゲート電極26およびドレイン電極27がそれぞれ形成されている。これにより、ソース電極25、ゲート電極26およびドレイン電極27は、コンタクト電極19を介して、それぞれソース領域15、ゲート領域16およびドレイン領域17と電気的に接続されている。また、ソース電極25は、電位保持領域23上のコンタクト電極19の上部表面にも接触し、コンタクト電極19を介して電位保持領域23とも電気的に接続されている。つまり、ソース電極25は、ソース領域15上のコンタクト電極19の上部表面上から電位保持領域23上のコンタクト電極19の上部表面上にまで延在するように形成されている。これにより、電位保持領域23上のコンタクト電極19は、ソース領域15上のコンタクト電極19と同電位に保持されている。ソース電極25、ゲート電極26およびドレイン電極27は、たとえばアルミニウムAlなどの導電体から構成されている。また、図1に示したJFET10では、酸化膜18およびゲート電極26を覆うと共に、ソース電極25とドレイン電極27との間の領域を充填するように、絶縁体からなる絶縁保護膜28が形成されている。絶縁保護膜28においては、ソース領域15および電位保持領域23上の領域と、ドレイン領域17上の領域とにそれぞれ開口部33、34が形成されている。開口部33、34の内部に、上記ソース電極25およびドレイン電極27が配置されている。ソース電極25およびドレイン電極27の上部表面は絶縁保護膜28の上部表面より上に位置しているつまり、ソース電極25とドレイン電極27とはそれぞれその上部が絶縁保護膜28の上部表面より突出している。次に、JFET10が、たとえばノーマリーオン型である場合について、その動作を説明する。図1を参照して、ゲート電極26の電位が0Vの状態では、チャネル層13において、ドレイン領域17とゲート領域16とで挟まれた領域および当該挟まれた領域とp型層12とで挟まれた領域、ならびにゲート領域16とp型層12とで挟まれた領域は空乏化されておらず、ソース領域15とドレイン領域17とはチャネル層13を介して電気的に接続された状態となっている。そのため、ソース電極25とドレイン電極27との間に電界が印加されると、ソース領域15とドレイン領域17との間を電子が移動することにより、ソース電極25とドレイン電極27との間に電流が流れるオン状態。一方、ゲート電極26に負の電圧を印加していくと、上記電子が移動すべきドリフト領域ゲート領域16とドレイン領域17との間に位置するチャネル層13の空乏化が進行し、その結果、ソース領域15とドレイン領域17とは電気的に遮断された状態となる。そのため、ソース領域15とドレイン領域17との間を電子が移動することができず、電流は流れないオフ状態。ここで、本実施の形態におけるJFET10は、チャネル層13上に接するようにp型層14リサーフ層が形成されたRESURF型JFETとなっている。そのため、上記オフ状態においては、チャネル層13とp型層14との界面から上下方向厚み方向に空乏層が伸張する。その結果、ドリフト領域内の電界分布が均一となり、ゲート領域16付近の電界集中が緩和され、耐圧が向上している。次に、図2~図14を参照して、実施の形態1における炭化珪素半導体装置であるJFET10の製造方法について説明する。図2を参照して、実施の形態1におけるJFET10の製造方法においては、まず、工程S10として、基板準備工程が実施される。本実施の形態においては、n型基板11が使用される。次に、図2および図3を参照して、工程S20として炭化珪素層4が形成される。具体的には、n型基板11の一方の表面上に、たとえば気相エピタキシャル成長によりSiCからなる、p型層2、p型層12およびチャネル層13が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシランSiH4ガスおよびプロパンC3H8ガスを用い、キャリアガスとして水素H2ガスを採用することができる。また、p型層を形成するためのp型不純物源としては、たとえばジボランB2H6やトリメチルアルミニウムTMAを、n型層を形成するためのn型不純物としては、たとえば窒素N2を採用することができる。次に、図2を参照して、工程S30として凹部形成工程が実施される。この工程では、図4を参照して、まずチャネル層13の主表面13A上に、ゲート領域16図1が形成されることになる位置に開口部を有するマスク5を形成する。マスク5としては、たとえばSiO2膜を採用することができる。次に、図5を参照して、マスク5を用いたドライエッチングによりチャネル層13に凹部16Cを形成する。ドライエッチングは、たとえば塩素ガスまたは塩素ガスと酸素ガスとの混合ガスを用いて行うことができる。凹部16Cは、厚さ方向に沿って主表面13Aからチャネル層13中へ突き出るように延びるように形成される。また、凹部16Cはソース領域15図1が形成される位置とドレイン領域17図1が形成される位置との間に形成される。凹部16Cを形成する工程では、凹部16Cの図中、横方向に沿った寸法が、主表面13Aから離れるにつれて小さくなるように行われる。凹部16Cの形状は、本実施の形態においてはV字状である。次に、マスク5が除去される図6。なお変形例図15の場合、V字状の凹部16Cの代わりに逆台形状の凹部16Cが形成される。この凹部16Cにおいて、主表面13Aを通る、図中、横方向における凹部16Cの長さをAとし、厚さ方向における凹部16Cの中間位置を通る、図中、横方向における凹部16Cの長さをBとして、比B/Aが0.9未満であることが好ましい。さらに好ましくは、比B/Aが0.5以上0.9未満である。次に、図2を参照して、工程S40としてエピタキシャル層形成工程が実施される。この工程では、図7を参照して、p型のエピタキシャル層3が形成される。p型のエピタキシャル層3は、凹部16Cの内面と、チャネル層13の主表面13Aとを覆うように成長する。これにより、凹部16C内に埋め込まれたゲート領域16と、主表面13Aを覆うp型層14とが形成される。なお、エピタキシャル層3の上部表面14Aは、凹部16Cに対応した位置に凹部を有していてもよい。次に、図2を参照して、工程S50として、溝部形成工程が実施される。具体的には、図8に示すように、p型層14の上部表面14Aからp型層14を貫通してチャネル層13に至るように、溝部31が形成される。溝部31の形成は、たとえば所望の溝部31の形成位置に開口を有するマスク層をp型層14の上部表面上に形成した後、たとえばSF6ガスを用いたドライエッチングにより実施することができる。次に、工程S60として、第1イオン注入工程が実施される。この工程では、高濃度のp型不純物を含む領域である電位保持領域ベースコンタクト領域が形成される。具体的には、図9を参照して、まず、p型層14の上部表面上および溝部31の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のゲート領域16および電位保持領域23の平面形状に応じた領域に開口を有するレジスト膜図示せずが形成される。そして、このレジスト膜をマスクとして用いて、Alアルミニウム、Bホウ素などのp型不純物がイオン注入によりチャネル層13およびp型層12に導入される。これにより、電位保持領域23が形成される。次に、工程S70として、第2イオン注入工程が実施される。この工程では、高濃度のn型不純物を含む領域であるソース領域15およびドレイン領域17が形成される。具体的には、図10を参照して、まず、工程S60と同様の手順で、所望のソース領域15およびドレイン領域17の平面形状に応じた領域に開口を有するレジスト膜図示せずが形成される。そして、このレジスト膜をマスクとして用いて、Pリン、N窒素などのn型不純物がイオン注入によりp型層14およびチャネル層13に導入される。これにより、ソース領域15およびドレイン領域17が形成される。なお、本実施の形態において、ソース領域15とドレイン領域17は、エピタキシャル層3に接するように形成される。言い換えれば、エピタキシャル層3は、チャネル層13上において図中、横方向に沿ってソース領域15およびドレイン領域17の間をつなぐように形成される。次に、図2を参照して、工程S80として活性化アニール工程が実施される。この工程では、工程S70において形成されたレジスト膜が除去された後、工程S60および工程S70においてイオン注入が実施されたp型層14、チャネル層13およびp型層12が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、1700°C程度の温度に30分間程度保持する熱処理を実施することにより行なうことができる。次に、工程S90として、酸化膜形成工程が実施される。この工程S90では、図11を参照して、工程S10~工程S80までが実施されて所望のイオン注入層を含むp型層14、チャネル層13、p型層12およびp型層2が形成されたn型基板11が熱酸化される。これにより、二酸化珪素SiO2からなる酸化膜18が、p型層14の上部表面14Aおよび溝部31の内壁を覆うように形成される。次に、図2を参照して、工程S100としてコンタクト電極形成工程が実施される。この工程では、図12を参照して、ソース領域15、ゲート領域16、ドレイン領域17および電位保持領域23のそれぞれの上部表面に接触するように、たとえばNiSiからなるコンタクト電極19が形成される。具体的には、まず、工程S60と同様の手順で所望のコンタクト電極19の平面形状に応じた領域に開口を有するレジスト膜図示せずが形成される。そして、当該レジスト膜をマスクとして用いて、たとえばRIEReactiveIonEtching;反応性イオンエッチングにより、ソース領域15、ゲート領域16、ドレイン領域17および電位保持領域23上の酸化膜18が除去される。その後、たとえばNiニッケルが蒸着されることにより、酸化膜18から露出したソース領域15、ゲート領域16、ドレイン領域17および電位保持領域23上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去リフトオフされて、酸化膜18から露出したソース領域15、ゲート領域16、ドレイン領域17および電位保持領域23上にニッケル層が残存する。そして、たとえば900°以上1000°C以下といった温度範囲の所定温度たとえば950°Cに加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、図12に示すように、ソース領域15、ゲート領域16、ドレイン領域17および電位保持領域23にオーミック接触可能なNiSiからなるオーミック電極であるコンタクト電極19が形成される。次に、図2を参照して、工程S110として、電極形成工程が実施される。この工程では、まず図13を参照して、ゲート領域16上のコンタクト電極19の上部表面に接触するゲート電極26が形成される。たとえばゲート電極26を形成すべき所望の領域に開口を有するレジスト膜図示せずを形成し、Alを蒸着した後、レジスト膜とともにレジスト膜上のAlが除去されるリフトオフ。次に、図14を参照して、ゲート電極26、コンタクト電極19および酸化膜18を覆い、たとえばSiO2などの絶縁体からなる絶縁保護膜28が形成される。具体的には、たとえばCVD法ChemicalVaporDeposition;化学蒸着法により、ゲート電極26、ソース領域15とドレイン領域17と電位保持領域23との上にそれぞれ配置されたコンタクト電極19、および酸化膜18を覆うSiO2膜からなる絶縁保護膜28図14参照が形成される。次に、再び図1を参照して、ソース領域15および電位保持領域23上のコンタクト電極19の上部表面に接触するソース電極25、およびドレイン領域17上のコンタクト電極19の上部表面に接触するドレイン電極27が形成される。具体的には、まず絶縁保護膜28においてソース領域15、ドレイン領域17および電位保持領域23上に位置する領域に、フォトリソグラフィ法を用いて開口部33、34が形成される。開口部33、34の形成方法としては、たとえば絶縁保護膜28の主表面上に、開口部33、34の平面形状と同様の開口を有するレジスト膜図示せずを形成し、このレジスト膜をマスクとして用いて絶縁保護膜28の一部をエッチングなどにより除去する。このようにして、図14に示すように絶縁保護膜28において上記開口部33、34が形成される。次に、上記レジスト膜図示せずを従来周知の任意の方法により除去する。そして、ソース電極25およびドレイン電極27が形成される。たとえば、ソース電極25およびドレイン電極27を形成すべき所望の領域上記開口部33、34が形成された領域に開口を有するレジスト膜図示せずを形成し、Alを蒸着した後、レジスト膜とともにレジスト膜上のAlが除去されるリフトオフ。なお、ソース電極25およびドレイン電極27を形成するために用いる上記レジスト膜として、上記開口部33、34を形成するために用いたレジスト膜を流用してもよい。すなわち、上記のように開口部33、34を、レジスト膜をマスクとしてエッチングにより形成した後、当該レジスト膜を除去することなく、上記のようにAlなどの電極を構成する導電体膜を形成してから、リフトオフにより開口部33、34内部にソース電極25およびドレイン電極27を形成してもよい。以上の工程により、本実施の形態におけるJFET10は完成する。次に、本実施の形態の作用効果について説明する。本実施の形態によれば、対向方向図中、横方向における寸法が主表面13Aから離れるにつれて小さくなるようなテーパ形状をゲート領域16が有している。そのため、ゲート領域16近傍のチャネル部分の抵抗が低減することによって、トータルの特性オン抵抗が低減する。ここで、本実施の形態のJFET10が従来のJFETと比較して特性オン抵抗が小さくなる理由について、図16を参照して模式的に説明する。仮に、ゲート領域16の断面形状が破線で示すように長方形である場合、キャリアの経路は矢印bの部分に限られる。一方、本実施の形態のJFET10の場合、ゲート領域16が上述したようなテーパ形状を有することにより、キャリアは矢印bに加え矢印aの部分も流れることができる。よって、本実施の形態のJFET10は、特性オン抵抗を低減することが可能である。また、チャネル層13はn型を有している。よって、チャネル層13中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、特性オン抵抗がより低減する。また、ゲート領域16がV字状の部分を有する場合図1、ゲート領域16が逆台形の場合図15よりも、ゲート領域16近傍のチャネル部分の抵抗がより低減する。よって、トータルの特性オン抵抗がより低減する。また、ゲート領域16は、エピタキシャル層3によって構成されている。仮にゲート領域16をイオン注入で形成するとすると、イオン注入のばらつきに起因してゲート領域16とチャネル層との境界周辺での不純物プロファイルにもばらつきが生じる。このため、JFET10ごとの特性オン抵抗および閾値電圧がばらついてしまう。一方、本実施の形態の様にゲート領域16をエピタキシャル層で形成する場合は、イオン注入を用いる必要がないので、JFET10ごとの特性オン抵抗および閾値電圧のばらつきを抑制することができる。また、ゲート領域16をイオン注入で作製する場合は、イオンの加速エネルギーを高くする必要があるために深いゲート領域16を作製することは困難である。これに対して本実施の形態によれば、ゲート領域16をイオン注入ではなくエピタキシャル層3で形成するために、容易に深いゲート領域16を形成することができる。具体的には、凹部16C図6を深く形成することで、容易に深いゲート領域16を形成することができる。また、エピタキシャル層3は、チャネル層13上においてソース領域15およびドレイン領域17の間をつないでいる。それゆえ、チャネル層13上にRESURF構造が設けられるので、RESURF構造がない場合に比して、耐圧が高くなる。よって、チャネル層13の不純物濃度を比較的高くすることができる。これにより、特性オン抵抗をより低減することができる。実施の形態2図17を参照して、本発明の実施の形態2のJFET20は、おおよそJFET10図1と同様の構造を有するが、チャネル層13上にp型層14図1が形成されていない点がJFET10と異なっている。すなわち、JFET20では、チャネル層13においてソース領域15、ゲート領域16、ドレイン領域17が形成されており、また、チャネル層13の上部表面および溝部31の内壁上に酸化膜18が形成されている。JFET20の製造方法は、基本的に図2~14実施の形態1に示した製造方法と同様であるが、図7の工程の後、たとえば研磨またはエッチバックなどによってチャネル層13上のエピタキシャル層3を除去する。最終的には、エピタキシャル層3は凹部16C内にのみ残存する。つまりチャネル層13の主表面13A上にはp型層14は設けられない。この点以外は、実施の形態1に示したJFET10の製造方法とほぼ同様である。なお、上記実施の形態におけるn型とp型とが入れ替えられた形態が用いられてもよい。この場合、n型JFETに代わってp型JFETが構成される。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。