"複数の不揮発性メモリーを有する正規メモリーセルアレイと、それぞれが前記正規メモリーセルアレイ内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する複数の冗長メモリーセルアレイと、前記複数の冗長メモリーセルアレイのうち少なくとも1つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路とを含み、前記冗長メモリーセルアレイ選択回路は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、前記消去単位を分割したブロック単位の優先順位に従って、前記ブロック単位で冗長メモリーセルアレイを選択することを特徴とする不揮発性記憶装置。請求項1において、前記冗長メモリーセルアレイ選択回路は、前記消去動作を除く動作時において、入力アドレス情報と不良メモリー情報とに基づいて決定される複数の冗長メモリーセルアレイの中から最も優先順位の高い冗長メモリーセルアレイを選択することを特徴とする不揮発性記憶装置。請求項1又は2において、前記消去動作時において、前記冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイを構成する不揮発性メモリーセルを前記ブロック単位で消去し、前記冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイに救済された前記正規メモリーセルアレイ内の不揮発性メモリーセルについては消去しないことを特徴とする不揮発性記憶装置。請求項1乃至3のいずれかにおいて、前記不良メモリー情報は、前記冗長メモリーセルアレイに対応して、前記不良メモリーセルを含む消去単位に対応したセクターアドレスと、前記不良メモリーセルを含む前記消去単位を分割したブロックに対応したセクター内ロウアドレスとを有し、前記冗長メモリーセルアレイ選択回路は、前記冗長メモリーセルアレイに対応して設けられ、前記入力アドレス情報の一部と、対応する不良メモリー情報のセクターアドレスとを比較する複数のセクターアドレス比較回路と、前記冗長メモリーセルアレイに対応して設けられ、対応するセクターアドレス比較回路の出力に基づいてセクターが一致する前記不良メモリー情報のセクター内ロウアドレスの優先順位付けを行う複数のセクター内ロウアドレス優先順位付け回路と、前記複数のセクターアドレス比較回路の出力に基づいて、所与の優先順位に従って冗長メモリーセルアレイの優先順位付けを行うセクターアドレス優先順位付け回路とを含み、前記複数のセクター内ロウアドレス優先順位付け回路又は前記セクターアドレス優先順位付け回路により決められた優先順位に従って冗長メモリーセルアレイを選択することを特徴とする不揮発性記憶装置。請求項4において、前記冗長メモリーセルアレイに対応して設けられ、前記不良メモリー情報の前記セクター内ロウアドレスをデコードする複数の冗長デコーダーを含み、前記複数のセクター内ロウアドレス優先順位付け回路は、各セクターアドレス比較回路においてセクターが一致する冗長メモリーセルアレイに対応する冗長デコーダーの出力の優先順位付けを行うことを特徴とする不揮発性記憶装置。請求項4又は5において、前記複数のセクター内ロウアドレス優先順位付け回路のうち、優先順位が最も低いセクター内ロウアドレス優先順位付け回路の出力に基づいて、前記メモリーセルアレイを構成する不揮発性メモリーセルに接続されるワードラインを非選択に設定するメモリーセル選択回路を含むことを特徴とする不揮発性記憶装置。請求項1乃至6のいずれかにおいて、前記複数のセクター内ロウアドレス優先順位付け回路の各々は、消去動作を行うときにディセーブルに設定されることを特徴とする不揮発性記憶装置。請求項1乃至7のいずれかにおいて、前記ブロック単位は、前記不良メモリーセルを救済するための前記冗長メモリーセルアレイの置き換え単位と等しいことを特徴とする不揮発性記憶装置。請求項1乃至8のいずれか記載の不揮発性記憶装置と、前記不揮発性記憶装置に記憶されたデータに基づいて処理を実行する中央演算処理装置とを含むことを特徴とする集積回路装置。請求項1乃至8のいずれか記載の不揮発性記憶装置を含むことを特徴とする電子機器。請求項9記載の集積回路装置を含むことを特徴とする電子機器。ここで、図12において冗長メモリーセルアレイ32に不良メモリーセルME5が発生し、再度、別の冗長メモリーセルアレイ34に置き換えた場合、次のような問題点がある。図14に、図12の冗長回路50における問題点の説明図を示す。図14において、図12と同様の部分には同一符号を付し、適宜説明を省略する。図14の構成において、冗長回路50では、上記のように、消去動作のときには優先設定信号PSEにより優先順位付けが無効化される。そのため、上位側の冗長メモリーセルアレイ34の他に、不良メモリーセルME5を有する冗長メモリーセルアレイ32も含めて消去対象として、消去バイアスが印加され、いわゆる過剰消去が行われる。過剰消去が行われると、リーク電流が増加する。冗長メモリーセルアレイを構成する冗長メモリーセル同士はビットラインにより共通に接続されており、読み出し動作のときに過剰消去された冗長メモリーセルのリーク電流が原因で、誤読み出しが発生するおそれがある。また、リーク電流の増加は、書き換え回数の低減を招く。一方、消去動作を行うとき、優先設定信号PSEにより優先順位付けを無効化しない限り、同一セクター内の複数の冗長メモリーセルアレイへの置き換えが不可能となる。ところで、置き換え単位と消去単位とを同じにすることで、優先設定信号PSEによる優先順位付けの制御において、過剰消去の問題を解消することができる。しかしながら、消去動作は長時間を要するため、消去単位を置き換え単位に揃えようとすると、消去時間がより一層長くなり、記憶装置の使い勝手が悪くなり、不都合が生じる。一方、置き換え単位を消去単位に揃えようとすると、冗長メモリーセルアレイの面積が非常に大きくなり、チップサイズの増大を招き、コスト高を招く。そのため、置き換え単位と消去単位とを同じにすることは現実的ではない。本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置、集積回路装置、及び電子機器等を提供することができる。1本発明の第1の態様は、不揮発性記憶装置が、複数の不揮発性メモリーを有する正規メモリーセルアレイと、それぞれが前記正規メモリーセルアレイ内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する複数の冗長メモリーセルアレイと、前記複数の冗長メモリーセルアレイのうち少なくとも1つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路とを含み、前記冗長メモリーセルアレイ選択回路は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、前記消去単位を分割したブロック単位の優先順位に従って、前記ブロック単位で冗長メモリーセルアレイを選択する。本態様においては、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従ってブロック単位で冗長メモリーセルアレイを選択する。こうすることで、一度、正規メモリーセルを救済した冗長メモリーセルに不良が発生し、再度、別の冗長メモリーセルに置き換えた場合、消去動作時は優先順位が上位の冗長メモリーセルのみが消去対象として選択される。これにより、繰り返し書き換えを行っても不良メモリーセルを含む冗長メモリーセルアレイが過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。その結果、不揮発性記憶装置の誤読み出しのおそれがなくなり、書き換え回数をより一層向上させることができるようになる。2本発明の第2の態様に係る不揮発性記憶装置では、第1の態様において、前記冗長メモリーセルアレイ選択回路は、前記消去動作を除く動作時において、入力アドレス情報と不良メモリー情報とに基づいて決定される複数の冗長メモリーセルアレイの中から最も優先順位の高い冗長メモリーセルアレイを選択する。本態様によれば、上記の効果を有する不揮発性記憶装置は、従来通り、正規メモリーセルアレイ内の正規メモリーセルを救済した冗長メモリーセルへのアクセスが可能となる。そのため、上記の効果に加えて、従来のように不良が発生した正規メモリーセルを救済する不揮発性記憶装置を提供することができるようになる。3本発明の第3の態様に係る不揮発性記憶装置は、第1の態様又は第2の態様において、前記消去動作時において、前記冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイを構成する不揮発性メモリーセルを前記ブロック単位で消去し、前記冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイに救済された前記正規メモリーセルアレイ内の不揮発性メモリーセルについては消去しない。本態様においては、冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイに救済された正規メモリーセルアレイ内の不揮発性メモリーセルは不良メモリーセルである。そのため、消去動作時において、冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイを構成する不揮発性メモリーセルをブロック単位で消去する一方、この不良メモリーセルについては消去を行わないようすることで過剰消去を防止する。これにより、誤読み出しのおそれがなく、書き換え回数をより一層向上させる不揮発性記憶装置を提供することができるようになる。4本発明の第4の態様に係る不揮発性記憶装置では、第1の態様乃至第3の態様のいずれかにおいて、前記不良メモリー情報は、前記冗長メモリーセルアレイに対応して、前記不良メモリーセルを含む消去単位に対応したセクターアドレスと、前記不良メモリーセルを含む前記消去単位を分割したブロックに対応したセクター内ロウアドレスとを有し、前記冗長メモリーセルアレイ選択回路は、前記冗長メモリーセルアレイに対応して設けられ、前記入力アドレス情報の一部と、対応する不良メモリー情報のセクターアドレスとを比較する複数のセクターアドレス比較回路と、前記冗長メモリーセルアレイに対応して設けられ、対応するセクターアドレス比較回路の出力に基づいてセクターが一致する前記不良メモリー情報のセクター内ロウアドレスの優先順位付けを行う複数のセクター内ロウアドレス優先順位付け回路と、前記複数のセクターアドレス比較回路の出力に基づいて、所与の優先順位に従って冗長メモリーセルアレイの優先順位付けを行うセクターアドレス優先順位付け回路とを含み、前記複数のセクター内ロウアドレス優先順位付け回路又は前記セクターアドレス優先順位付け回路により決められた優先順位に従って冗長メモリーセルアレイを選択する。本態様においては、複数のセクターアドレス比較回路と、複数のセクター内ロウアドレス優先順位付け回路とを設け、セクターアドレスが一致したセクター内ロウアドレスの優先順位付けを行うようにしている。そして、消去動作のときには、優先順位付けしたセクター内ロウアドレスに対応した冗長メモリーセルアレイを選択し、それ以外の動作のときにはセクターアドレス優先順位付け回路により決められた優先順位に従って冗長メモリーセルアレイを選択する。こうすることで、繰り返し書き換えを行っても不良メモリーセルを含む冗長メモリーセルアレイが過剰に消去されず、従来のように冗長メモリーセルで救済可能に構成される不揮発性記憶装置を提供することができるようになる。5本発明の第5の態様に係る不揮発性記憶装置は、第4の態様において、前記冗長メモリーセルアレイに対応して設けられ、前記不良メモリー情報の前記セクター内ロウアドレスをデコードする複数の冗長デコーダーを含み、前記複数のセクター内ロウアドレス優先順位付け回路は、各セクターアドレス比較回路においてセクターが一致する冗長メモリーセルアレイに対応する冗長デコーダーの出力の優先順位付けを行う。本態様によれば、冗長メモリーセルアレイに対応して設けられ、不良メモリー情報の前記セクター内ロウアドレスをデコードする複数の冗長デコーダー設けたので、セクターアドレスが一致したセクター内ロウアドレスの優先順位付けを容易に行うことができる。6本発明の第6の態様に係る不揮発性記憶装置は、第4の態様又は第5の態様において、前記複数のセクター内ロウアドレス優先順位付け回路のうち、優先順位が最も低いセクター内ロウアドレス優先順位付け回路の出力に基づいて、前記メモリーセルアレイを構成する不揮発性メモリーセルに接続されるワードラインを非選択に設定するメモリーセル選択回路を含む。本態様においては、冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイに救済された正規メモリーセルアレイ内の不揮発性メモリーセルについては消去しない。これにより、上記の効果に加えて、繰り返し書き換えを行っても不良メモリーセルを含む正規メモリーセル行が過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。その結果、誤読み出しのおそれがなくなり、書き換え回数をより一層向上させる不揮発性記憶装置を提供することができるようになる。7本発明の第7の態様に係る不揮発性記憶装置は、第1の態様乃至第6の態様のいずれかにおいて、前記複数のセクター内ロウアドレス優先順位付け回路の各々は、消去動作を行うときにディセーブルに設定される。本態様によれば、消去動作のときにセクター内ロウアドレスの優先順位付けを行って過剰消去を防止し、それ以外の動作のときにセクターアドレスの優先順位付けに従ってアクセスされる不揮発性半導体記憶装置を提供することができるようになる。8本発明の第8の態様に係る不揮発性記憶装置では、第1の態様乃至第7の態様のいずれかにおいて、前記ブロック単位は、前記不良メモリーセルを救済するための前記冗長メモリーセルアレイの置き換え単位と等しいである。本態様によれば、冗長メモリーセルアレイに対応して優先順位付けを行う構成を採用することができるので、非常に簡素な構成で、消去動作のときに過剰消去を防止する不揮発性記憶装置を提供することができるようになる。9本発明の第9の態様は、集積回路装置が、上記のいずれか記載の不揮発性記憶装置と、前記不揮発性記憶装置に記憶されたデータに基づいて処理を実行する中央演算処理装置とを含む。本態様によれば、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置が適用され、誤読み出しによる誤動作のおそれがなく、信頼性の高く、使い勝手の良い集積回路装置を提供することができるようになる。10本発明の第10の態様は、電子機器が、上記のいずれか記載の不揮発性記憶装置を含む。本態様によれば、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置が適用され、誤読み出しによる誤動作のおそれがなく、信頼性の高く、使い勝手の良い電子機器を提供することができるようになる。11本発明の第11の態様は、電子機器が、上記記載の集積回路装置を含む。本態様によれば、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置を含む集積回路装置が適用され、誤読み出しによる誤動作のおそれがなく、信頼性の高く、使い勝手の良い電子機器を提供することができるようになる。以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。第1の実施形態図1に、本発明に係る第1の実施形態における不揮発性半導体記憶装置の構成例のブロック図を示す。図1は、消去動作のときの不揮発性半導体記憶装置の構成要部のブロック図を表す。第1の実施形態における不揮発性半導体記憶装置広義には、不揮発性記憶装置100は、メモリーセルアレイ110と、冗長メモリーセルアレイ選択回路140と、行デコーダー180とを備えている。メモリーセルアレイ110は、図11と同様の構成のメモリーセルアレイであり、正規メモリーセルアレイ120と、冗長メモリーセルアレイ130と、ヒューズメモリーセルアレイ図示せずとを備えている。正規メモリーセルアレイ120は、行単位で分割された正規メモリーセルアレイ行1200~120NNは自然数を備えている。冗長メモリーセルアレイ130は、置き換え単位例えば4行単位で分割された冗長メモリーセルアレイ132,134,136,138を備えている。メモリーセルアレイ110を構成する正規メモリーセルアレイ120、冗長メモリーセルアレイ130、及び図示しないヒューズメモリーセルアレイの機能は、図11のメモリーセルアレイ10と同様である。即ち、正規メモリーセルアレイ120は、複数の不揮発性メモリーを有する。冗長メモリーセルアレイ130は、置き換え単位で分割された複数の冗長メモリーセルアレイを備え、それぞれが正規メモリーセルアレイ120内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する。冗長メモリーセルアレイ選択回路140は、冗長メモリーセルアレイ132,134,136,138のうち少なくとも1つの冗長メモリーセルアレイを選択する。このような冗長メモリーセルアレイ選択回路140は、セクターアドレス比較回路150,152,154,156と、冗長デコーダー160,162,164,166と、優先順位付け回路170,172,174,176とを備えている。優先順位付け回路170,172,174,176の各々は、セクター内ロウアドレス優先順位付け回路である。セクターアドレス比較回路150、冗長デコーダー160、及び優先順位付け回路170は、冗長メモリーセルアレイ132に対応して設けられる。セクターアドレス比較回路152、冗長デコーダー162、及び優先順位付け回路172は、冗長メモリーセルアレイ134に対応して設けられる。セクターアドレス比較回路154、冗長デコーダー164、及び優先順位付け回路174は、冗長メモリーセルアレイ136に対応して設けられる。セクターアドレス比較回路156、冗長デコーダー166、及び優先順位付け回路176は、冗長メモリーセルアレイ138に対応して設けられる。セクターアドレス比較回路150,152,154,156の各々には、外部から入力されるメモリーセルアレイ110の所望のメモリーセルにアクセスするためのアドレス入力アドレス情報と、対応する不良メモリー情報とが入力される。セクターアドレス比較回路150には、アドレスと、不良メモリー情報182とが入力される。セクターアドレス比較回路152には、アドレスと、不良メモリー情報184とが入力される。セクターアドレス比較回路154には、アドレスと、不良メモリー情報186とが入力される。セクターアドレス比較回路156には、アドレスと、不良メモリー情報188とが入力される。図2に、第1の実施形態における不良メモリー情報182,184,186,188の説明図を示す。図3に、図2の不良メモリー情報182,184,186,188が有するセクターアドレスとセクター内ロウアドレスの説明図を示す。不良メモリー情報182,184,186,188の各々は、対応する冗長メモリーセルアレイが救済する正規メモリーセルアレイに対応したアドレスA0~Anと、イネーブルビットEとを有する。各イネーブルビットEがイネーブル状態のとき、対応するアドレスA0~Anが有効となる。アドレスA0~Anは、不良メモリーセルを含むセクターに対応したセクターアドレス190と、該セクターを分割したブロックに対応したセクター内ロウアドレス192とにより構成される。図3に示すように、セクターアドレス190は、メモリーセルアレイ110内で、消去単位であるセクターを指定するアドレスであり、例えば16行単位のセクターを指定する。セクター内ロウアドレス192は、セクターアドレス190により指定されたセクターを分割したブロックを指定するアドレスであり、例えば4行単位の置き換えブロックを指定する。即ち、消去動作の消去単位は、置き換え単位より大きい。第1の実施形態において、冗長メモリーセルにより救済される置き換え単位を4行とすると、セクターアドレス190はアドレスA2~Anであり、セクター内ロウアドレス192はアドレスA1,A0である。各冗長メモリーセルアレイに対応する不良メモリー情報は、図示しない不良メモリー情報記憶部に記憶され、又は図示しない不良メモリー情報設定部に設定される。第1の実施形態では、各冗長メモリーセルアレイに対応する不良メモリー情報が、メモリーセルアレイ110のヒューズメモリーセルアレイ図示せずに格納され、適宜読み出されるものとする。図1において、セクターアドレス比較回路150は、外部からのアドレスのうちセクターを指定する部分A2~Anと、不良メモリー情報182のセクターアドレスとを比較し、比較結果に対応した冗長メモリーセルアレイ選択信号R0を出力する。セクターアドレス比較回路152は、外部からのアドレスのうちセクターを指定する部分と、不良メモリー情報184のセクターアドレスとを比較し、比較結果に対応した冗長メモリーセルアレイ選択信号R1を出力する。セクターアドレス比較回路154は、外部からのアドレスのうちセクターを指定する部分と、不良メモリー情報186のセクターアドレスとを比較し、比較結果に対応した冗長メモリーセルアレイ選択信号R2を出力する。セクターアドレス比較回路156は、外部からのアドレスのうちセクターを指定する部分と、不良メモリー情報188のセクターアドレスとを比較し、比較結果に対応した冗長メモリーセルアレイ選択信号R3を出力する。即ち、セクターアドレス比較回路150,152,154,156は、冗長メモリーセルアレイに対応して設けられ、外部からのアドレスの一部と、対応する不良メモリー情報のセクターアドレスとを比較する。ここで、冗長メモリーセルアレイ選択信号R0~R3は、それぞれ冗長メモリーセルアレイ132,134,136,128の選択信号である。冗長デコーダー160,162,164,166には、不良メモリー情報182,184,186,188のセクター内ロウアドレスが入力され、セクター内ロウアドレスをデコードし、デコード結果を出力する。なお、冗長デコーダー160,162,164,166は、不揮発性半導体記憶装置100の初期化後にヒューズメモリーセルアレイから不良メモリー情報182,184,186,188が読み出される期間内にデコード結果を確定させておくことが望ましい。こうすることで、後段の優先順位付け回路によるセクター内ロウアドレスの優先順位付けを早期に確定させることができるようになる。冗長メモリーセルアレイ132,134,136,138は、予め優先順位が決められており、冗長メモリーセルアレイ132,134,136,138に対応して設けられる優先順位付け回路170,172,174,176も同様に優先順位が決められる。優先順位付け回路170,172,174,176は、冗長メモリーセルアレイに対応して設けられ、対応するセクターアドレス比較回路の出力に基づいてセクターが一致する不良メモリー情報のセクター内ロウアドレスの優先順位付けを行う。第1の実施形態では、冗長メモリーセルアレイ138が最も優先順位が高く、冗長メモリーセルアレイ132が最も優先順位が低いものとする。優先順位付け回路176は、冗長デコーダー166のデコード結果と、セクターアドレス比較回路156からの冗長メモリーセルアレイ選択信号R3とが入力される。また、優先順位付け回路170,172,174は、対応する冗長デコーダーのデコード結果と、対応するセクターアドレス比較回路からの冗長メモリーセルアレイ選択信号と、上位側の優先順位付け回路の結果とが入力される。各優先順位付け回路は、入力される冗長メモリーセルアレイ選択信号をイネーブル信号として、対応する冗長デコーダーによりデコードされたセクター内ロウアドレスの優先順位付けを行う。例えば、優先順位付け回路176は、冗長メモリーセルアレイ選択信号R3がアクティブのとき、冗長デコーダー166によりデコードされたセクター内ロウアドレスの優先順位が最も高いため、選択信号J3をアクティブに設定する。このとき、優先順位付け回路174は、優先順位付け回路176による優先順位付けの結果によりマスクされ、選択信号J2を非アクティブに設定する。同様に、下位側の優先順位付け回路172,170も、選択信号J1,J0を非アクティブに設定する。一方、例えば、優先順位付け回路176は、冗長メモリーセルアレイ選択信号R3が非アクティブのとき、選択信号J3を非アクティブに設定する。ここで、優先順位付け回路174は、冗長メモリーセルアレイ選択信号R2がアクティブのとき、冗長デコーダー164によりデコードされたセクター内ロウアドレスの優先順位が最も高いため、選択信号J2をアクティブに設定する。このとき、優先順位付け回路172は、優先順位付け回路174による優先順位付けの結果によりマスクされ、選択信号J1を非アクティブに設定する。同様に、下位側の優先順位付け回路170も、選択信号J0を非アクティブに設定する。また、優先順位付け回路174は、冗長メモリーセルアレイ選択信号R2が非アクティブのとき、選択信号J2を非アクティブに設定する。ここで、優先順位付け回路172は、冗長メモリーセルアレイ選択信号R1がアクティブのとき、冗長デコーダー162によりデコードされたセクター内ロウアドレスの優先順位が最も高いため、選択信号J1をアクティブに設定する。このとき、優先順位付け回路170は、優先順位付け回路172による優先順位付けの結果によりマスクされ、選択信号J0を非アクティブに設定する。以上のように、セクターアドレスは、各セクターアドレス比較回路により経路K1の方向で選択される。そして、セクター内ロウアドレスは、各優先順位付け回路により経路K2の方向に優先順位付けが行われる。行デコーダー180は、外部からのアドレスをデコードし、正規メモリーセルアレイ120の対応する正規メモリーセルアレイの選択信号をアクティブにする。これにより、対応する正規メモリーセルアレイが選択される。図4に、図1の不揮発性半導体記憶装置100の構成要部の回路図の一例を示す。図4は、図1の冗長メモリーセルアレイ選択回路140の構成例の回路図を表す。図4において、図1と同様の部分には同一符号を付し、適宜説明を省略する。冗長メモリーセルアレイ選択回路140は、セクターアドレス比較回路150~156、冗長デコーダー160~166、及び優先順位付け回路170~176に加えて、セクターアドレス優先順位付け回路196を備えている。この冗長メモリーセルアレイ選択回路140には、優先設定信号PSEが入力される。優先設定信号PSEは、書き込み動作及び読み出し動作のときにHレベルに設定され、消去動作のときにLレベルに設定される。優先順位付け回路170,172,174,176は、優先設定信号PSEがLレベルである消去動作時にイネーブルに設定され、優先設定信号PSEがHレベルである書き込み動作時又は読み出し動作時にディセーブルに設定される。冗長メモリーセルアレイ選択回路140は、セクターアドレス優先順位付け回路196の前段側に、セクター内ロウアドレスの優先順位付け回路170,172,174,176を備えた構成を有している。以下、優先設定信号PSEがLレベルに設定されているものとして説明する。冗長デコーダー160,162,164,166によりデコードされる2ビットのセクター内ロウアドレスに対応する4ブロックの各々は、図4の経路L0~L3の方向に優先順位付けが行われる。不良メモリー情報188のイネーブルビットEがアクティブのとき、冗長デコーダー166は、セクター内ロウアドレスをデコードする。優先順位付け回路176は、冗長デコーダー166のデコード結果を用いて、冗長メモリーセルアレイ138を選択し、下位側の優先順位付け回路170,172,174が当該セクター内ロウアドレスの冗長メモリーセルアレイを非選択にする。不良メモリー情報188のイネーブルビットEが非アクティブのとき、冗長デコーダー166の出力は無効化され、優先順位付け回路176は、冗長メモリーセルアレイ138を非選択にする。優先順位付け回路170,172,174は、セクター内ロウアドレス毎に、冗長デコーダーのデコード結果と上位側の優先順位付け回路からの優先順位付けの結果とを用いて、優先順位付けを行う。即ち、優先順位付け回路170,172,174は、各セクターアドレス比較回路においてセクターが一致する冗長メモリーセルアレイに対応する冗長デコーダーの出力の優先順位付けを行う。優先順位付け回路170,172,174が有する5入力1出力NAND回路は、消去動作のときに同じセクター内ロウアドレスが選択されているときにLレベルを出力する。また、これらの5入力1出力NAND回路は、消去動作を除く書き込み動作又は読み出し動作のとき、又は消去動作において異なるセクター内ロウアドレスが選択されているときにHレベルを出力する。セクターアドレス優先順位付け回路196は、セクターアドレス比較回路150,152,154,156の出力に基づいて、所与の優先順位に従って冗長メモリーセルアレイの優先順位付けを行う。そして、冗長メモリーセルアレイ選択回路140は、優先順位付け回路170,172,174,176又はセクターアドレス優先順位付け回路196により決められた優先順位に従って冗長メモリーセルアレイを選択する。具体的には、冗長メモリーセルアレイ選択回路140は、消去動作のときには優先順位付け回路170,172,174,176により決められた優先順位に従って冗長メモリーセルアレイを選択する。また冗長メモリーセルアレイ選択回路140は、書き込み動作又は読み出し動作のときにはセクターアドレス優先順位付け回路196により決められた優先順位に従って冗長メモリーセルアレイを選択する。このような冗長メモリーセルアレイ選択回路140では、優先順位付け回路170,172,174,176の5入力1出力NAND回路の出力により、セクターアドレス優先順位付け回路196による冗長メモリーセルアレイの選択信号をマスクする。以上のような構成において、冗長メモリーセルアレイ不良メモリー情報毎に、セクターアドレス比較回路150,152,154,156が、セクターアドレスの一致を検出し、冗長メモリーセルアレイ選択信号R0~R3を出力する。冗長メモリーセルアレイ選択信号R0~R3のうち、セクターアドレスが一致した冗長メモリーセルアレイ選択信号がHレベルとなる。このとき、不良メモリー情報182,184,186,188によって、冗長メモリーセルアレイ選択信号R0~R3の1つがHレベルとなったり、複数がHレベルとなったりする。冗長メモリーセルアレイ選択信号R0~R3のうち複数の冗長メモリーセルアレイ選択信号がHレベルとなる第1のケースは、同一セクター内に複数の冗長メモリーセルアレイが使用されているケースである。冗長メモリーセルアレイ選択信号R0~R3のうち複数の冗長メモリーセルアレイ選択信号がHレベルとなる第2のケースは、一度救済した冗長メモリーセルアレイを再度別の冗長メモリーセルアレイで救済したケースである。優先順位付け回路172,174,176は、冗長メモリーセルアレイ選択信号をイネーブル信号として、Hレベルが入力される優先順位付け回路による優先順位付けの結果を下位側の優先順位付け回路に送る。この結果、優先設定信号PSEがLレベルのとき、冗長メモリーセルアレイ選択信号R0~R3がHレベルになったとしても、セクター内ロウアドレスが同一の場合は、上記のように上位側の冗長メモリーセルアレイが優先されて選択される。また、セクター内ロウアドレスが異なれば当該冗長メモリーセルアレイが選択される。以上のように、第1の実施形態によれば、消去動作時において、セクターアドレスが一致した複数の冗長メモリーセルアレイの中で、セクター内ロウアドレスの優先順位付けが行われる。即ち、冗長メモリーセルアレイ選択回路140は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って、ブロック単位で少なくとも1つの冗長メモリーセルアレイを選択する。また、書き込み動作時又は読み出し動作時においては、セクター内ロウアドレスの優先順位付けが無効化される。これにより、消去動作を行うときに、不良メモリーセルが発生した冗長メモリーセルアレイが選択されなくなり、過剰消去されることがなくなる。そのため、一度、正規メモリーセルを救済した冗長メモリーセルに不良が発生し、再度、別の冗長メモリーセルに置き換えた場合、消去動作時は優先順位が上位の冗長メモリーセルのみが消去対象として選択される。これにより、繰り返し書き換えを行っても不良メモリーセルを含む冗長メモリーセルアレイが過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。その結果、不揮発性半導体記憶装置100の誤読み出しのおそれがなくなり、書き換え回数をより一層向上させることができるようになる。また、冗長メモリーセルアレイ選択回路140は、消去動作を除く動作時書き込み動作時又は読み出し動作時において、入力アドレス情報と不良メモリー情報とに基づいて決定される複数の冗長メモリーセルアレイの中から最も優先順位の高い冗長メモリーセルアレイを選択する。こうすることで、書き込み動作時又は読み出し動作時には、従来通り、正規メモリーセルアレイ120内の正規メモリーセルを救済した冗長メモリーセルへのアクセスが可能となる。第2の実施形態第1の実施形態では、冗長メモリーセルアレイのうち不良メモリーセルを含む冗長メモリーセルアレイを非選択にすることで、冗長メモリーセルアレイ内の不良メモリーセルの過剰消去を防止していたが、本発明に係る実施形態は、これに限定されるものではない。本発明に係る第2の実施形態では、消去動作を行うときに、更に、正規メモリーセルアレイ内の不良メモリーセルの過剰消去の防止を図る。図5に、本発明に係る第2の実施形態における不揮発性半導体記憶装置の構成例のブロック図を示す。図2は、消去動作のときの不揮発性半導体記憶装置の構成要部のブロック図を表す。第2の実施形態における不揮発性半導体記憶装置100aが第1の実施形態における不揮発性半導体記憶装置100と異なる点は、行デコーダーの構成である。不揮発性半導体記憶装置100aが備える行デコーダー180aには、優先順位付け回路170,172,174,176のうち最も優先順位の低い最終段の優先順位付け回路170からの優先順位付けの結果が入力される。行デコーダー180aは、優先順位付け回路170からの優先順位付けの結果に基づき、冗長メモリーセルアレイが選択されたときに対応する正規メモリーセルを非選択にする制御を行う。こうすることで、正規メモリーセルアレイ120内で不良メモリーセルが発生し、冗長メモリーセルに置き換えた場合に、不良メモリーセルを含む正規メモリーセル行を非選択とすることができる。これにより、繰り返し書き換えを行っても不良メモリーセルを含む正規メモリーセル行が過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。図6に、図5の不揮発性半導体記憶装置100aの構成要部の回路図の一例を示す。図6は、図5の冗長メモリーセルアレイ選択回路140と行デコーダー180aの構成例の回路図を表す。図6において、図4又は図5と同様の部分には同一符号を付し、適宜説明を省略する。図7に、図6の行デコーダー180aの構成例の回路図を示す。図7において、図6と同様の部分には同一符号を付し、適宜説明を省略する。図6に示すように、行デコーダー広義には、メモリーセル選択回路180aには、冗長メモリーセルアレイ毎の優先順位付け回路170からの優先順位付けの結果に対応した出力信号の各々が、インバーター回路によって反転されて入力される。行デコーダー180aは、セクターアドレスプリデコーダー200と、セクター内ロウアドレスプリデコーダー202と、正規メモリーセルが接続されるワードライン毎に設けられた複数のワードライン選択回路1860~186Nとを備えている。セクターアドレスプリデコーダー200は、外部から入力されるアドレスA0~AnのうちアドレスA2~Anをデコードして、セクターアドレスに対応したワードラインの選択信号を生成する。セクター内ロウアドレスプリデコーダー202は、外部から入力されるアドレスA0~AnのうちアドレスA0,A1をデコードして、セクター内ロウアドレスに対応した選択信号を生成する。セクター内ロウアドレスプリデコーダー202には、冗長メモリーセルアレイ毎の優先順位付け回路170からの優先順位付けの結果に対応した出力信号が入力され、消去動作を行うとき、対応するセクター内ロウアドレスのデコード結果がマスクされる。消去動作は、イレーズ信号により指定されるようになっている。これにより、冗長メモリーセルアレイが選択されたセクター内ロウアドレスの選択信号は、非選択状態となる。ワードライン選択回路1860~186Nの各々は、セクターアドレスプリデコーダー200のデコード結果と、セクター内ロウアドレスプリデコーダー202の出力とに基づいて、対応するワードラインの選択信号を生成する。以上のような構成により、行デコーダー180aは、複数の優先順位付け回路のうち優先順位が最も低い優先順位付け回路170の出力に基づき、正規メモリーセルアレイを構成する不揮発性メモリーセルに接続されるワードラインを非選択に設定する。即ち、不揮発性半導体記憶装置100aは、消去動作時において、冗長メモリーセルアレイ選択回路140によって選択された冗長メモリーセルアレイを構成する不揮発性メモリーセルをブロック単位で消去する。このとき、不揮発性半導体記憶装置100aは、冗長メモリーセルアレイ選択回路140によって選択された冗長メモリーセルアレイに救済された正規メモリーセルアレイ内の不揮発性メモリーセルについては消去しない。このような第2の実施形態によれば、第1の実施形態の効果に加えて、繰り返し書き換えを行っても不良メモリーセルを含む正規メモリーセル行が過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。その結果、不揮発性半導体記憶装置100aの誤読み出しのおそれがなくなり、書き換え回数をより一層向上させることができるようになる。集積回路装置への適用上記のいずれかの実施形態における不揮発性半導体記憶装置は、信頼性の向上及び書き換え回数の向上を図る集積回路装置への内蔵に好適である。以下では、上記のいずれかの実施形態における不揮発性半導体記憶装置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置は、マイクロコンピューターに限定されるものではない。図8に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。マイクロコンピューター400は、中央演算処理装置CentralProcessingUnit:以下、CPU410と、読み出し専用メモリーReadOnlyMemory:ROM412と、ランダムアクセスメモリーRandomAccessMemory:RAM414とを備えている。更に、マイクロコンピューター400は、表示ドライバー416と、タイマー回路418と、I/O回路420と、電源回路422とを備えている。CPU410、ROM412、RAM414、表示ドライバー416、タイマー回路418、I/O回路420及び電源回路422は、バス424を介して接続される。CPU410は、バス424を介して、ROM412又はRAM414に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、CPU410は、表示ドライバー416、タイマー回路418、I/O回路420及び電源回路422を制御する。ROM412は、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用され、予めプログラムが記憶される。RAM414は、プログラムの記憶領域又は作業領域として用いられる。表示ドライバー416は、CPU410等によって生成されRAM414に格納される画像データに基づいて、マイクロコンピューター400の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路418は、時間を計時し、CPU410へのタイマー割り込み等を行う。I/O回路420は、マイクロコンピューター400の外部に接続される機器からのI/Oアクセスを実現する。電源回路422は、マイクロコンピューター400を構成する各部に供給する電源を生成する。このように、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用されたマイクロコンピューター400では、過剰消去が行われることがなくなり、書き換え回数の向上を図るROM412が搭載される。そのため、ROM412に繰り返し書き換えを行っても、誤読み出しによる誤動作のおそれがなく、信頼性の高く、使い勝手の良いマイクロコンピューターを提供することができるようになる。電子機器上記のいずれかの実施形態における不揮発性半導体記憶装置、又は図8のマイクロコンピューター400は、次のような電子機器に適用することができる。図9に、本発明に係る電子機器の構成例のブロック図を示す。電子機器500は、処理部510と、記憶部512と、操作部514と、表示部516とを含んで構成される。例えば、処理部510の機能は、公知のマイクロコンピューターにより実現され、記憶部512の機能は、ハードディスクドライブ装置や、上記のいずれかの実施形態における不揮発性半導体記憶装置により実現される。或いは、例えば処理部510の機能は、図8のマイクロコンピューター400により実現され、記憶部512の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部514は、電子機器500を制御するための入力データを受け付ける。処理部510は、操作部514により受け付けられた入力データに応じて、処理を変更することができる。表示部516の機能は、液晶表示パネルや有機エレクトロルミネッセンスElectroLuminescence:ELディスプレイ装置等の公知の表示装置により実現される。このような表示部516は、処理部510によって生成された画像を表示する。図10A、図10Bに、図9の電子機器500の構成例の斜視図を示す。図10Aは、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図10Bは、携帯電話機の構成例の斜視図を表す。図9の電子機器500の構成例の1つである図10Aに示すパーソナルコンピューター800は、本体部810と、表示部820と、操作部830とを含む。本体部810は、図9の処理部510、記憶部512等を有する。表示部820は、図9の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部830は、図9の操作部514に対応し、キーボード等によりその機能が実現される。このような操作部830を介した操作情報が本体部810の処理部510によって解析され、その操作情報に応じて表示部820に画像が表示される。これにより、繰り返し書き換えを行っても、誤読み出しによる誤動作のおそれがない不揮発性半導体記憶装置が適用され、信頼性の向上や使い勝手の向上を図るパーソナルコンピューター800を提供することができるようになる。図9の電子機器500の構成例の1つである図10Bに示す携帯電話機900は、本体部910と、表示部920と、操作部930とを含む。本体部910は、図9の処理部510、記憶部512等を有する。表示部920は、図9の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部930は、図9の操作部514に対応し、ボタン等によりその機能が実現される。このような操作部930を介した操作情報が本体部910の処理部510によって解析され、その操作情報に応じて表示部920に画像が表示される。これにより、繰り返し書き換えを行っても、誤読み出しによる誤動作のおそれがない不揮発性半導体記憶装置が適用され、信頼性の向上や使い勝手の向上を図る携帯電話機900を提供することができるようになる。なお、図9の電子機器500として、図10A、図10Bに示すものに限定されるものではない。例えば、情報携帯端末PDA:PersonalDigitalAssistants、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POSPointofsalesystem端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。以上、本発明に係る不揮発性記憶装置、集積回路装置、及び電子機器等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。1上記の実施形態では、本発明に係る不揮発性記憶装置として、不揮発性半導体記憶装置を例に説明したが、本発明はこれに限定されるものではない。2上記の実施形態において、ゲートという語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、ドレインという語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、ソースという語句は、ソース端子、ソース領域、又はソース電極を意味する。3上記の実施形態において、消去単位を16行、置き換え単位を8行として説明したが、本発明はこれに限定されるものではない。4上記の実施形態において、セクター内ロウアドレスを2ビットで表現していたが、本発明はセクター内ロウアドレスを表現するビット数に限定されるものではない。5上記の実施形態において、置き換え単位で優先順位付けを行っていたが、本発明はこれに限定されるものではない。消去単位より小さいブロック単位で優先順位付けを行うものに適用することができる。6上記の実施形態において、冗長メモリーセルアレイ選択回路は、図4又は図6の構成で、セクター内ロウアドレスの優先順位付けを行うものとして説明したが、本発明はこれに限定されるものではない。7上記の実施形態において、本発明を、不揮発性記憶装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記の実施形態における冗長メモリーセルアレイの消去方法、冗長メモリーセルにより救済された正規メモリーセルアレイの消去方法、メモリーセル選択方法等であってもよい。"