"不揮発性メモリセルを有する半導体装置であって、半導体基板の主面上に第1絶縁膜を介して形成された選択ゲート電極である第1ゲート電極と、前記第1ゲート電極の一方の側面に形成され、サイドウォール状に形成された第2ゲート電極と、一部が前記第1ゲート電極の一方の側壁と前記第2ゲート電極の一方の側面との間に形成され、他部が前記第2ゲート電極の下部に形成された第2絶縁膜と、前記第2絶縁膜上に形成され、一部が前記第1ゲート電極の一方の側面と前記第2ゲート電極の一方の側面との間に形成され、他部が前記第2ゲート電極の下部に形成された電荷蓄積膜である第3絶縁膜と、前記第3絶縁膜上に形成され、一部が前記第1ゲート電極の一方の側面と前記第2ゲート電極の一方の側面との間に形成され、他部が前記第2ゲート電極の下部に形成された第4絶縁膜とを有し、前記第2ゲート電極はシリサイド層を有し、前記第1ゲート電極は、断面方向から見て、前記側面が前記第1ゲート電極の最上部の端部よりも前記第1ゲート電極の内側へ到達した部分を含むリセス構造を有する半導体装置。請求項1記載の半導体装置において、前記第2ゲート電極は前記第4絶縁膜が形成されている側と反対側の側面に、傾斜角度の不連続部を有する半導体装置。不揮発性メモリセルを有する半導体装置であって、半導体基板の主面上に第1絶縁膜を介して形成された選択ゲート電極である第1ゲート電極と、前記第1ゲート電極の一方の側面に形成され、サイドウォール状に形成された第2ゲート電極と、一部が前記第1ゲート電極の一方の側壁と前記第2ゲート電極の一方の側面との間に形成され、他部が前記第2ゲート電極の下部に形成された第2絶縁膜と、前記第2絶縁膜上に形成され、一部が前記第1ゲート電極の一方の側面と前記第2ゲート電極の一方の側面との間に形成され、他部が前記第2ゲート電極の下部に形成された電荷蓄積膜である第3絶縁膜と、前記第3絶縁膜上に形成され、一部が前記第1ゲート電極の一方の側面と前記第2ゲート電極の一方の側面との間に形成され、他部が前記第2ゲート電極の下部に形成された第4絶縁膜と、前記第2ゲート電極の前記第4絶縁膜が形成されている反対側の側面に自己整合的に形成された第5絶縁膜とを有し、前記第2ゲート電極はシリサイド層を有し、前記第2ゲート電極は前記第5絶縁膜側の側面に、傾斜角度の不連続部を有し、前記第5絶縁膜は前記不連続部よりも前記主面に近い部分に形成されている半導体装置。請求項3記載の半導体装置において、前記第1ゲート電極は前記第1ゲート電極の最上部の端部に対して、前記第2ゲート電極のゲート長の三分の一以上、ゲート長以下リセスしている半導体装置。請求項3記載の半導体装置において、前記第1ゲート電極は、断面方向から見て、前記側面が前記第1ゲート電極の最上部の端部よりも前記第1ゲート電極の内側へ到達した部分を含むリセス構造を有する半導体装置。上記自己整合ゲートをMONOS構造で形成するメモリセルは、原理的に微細化、高速化に適している反面、メモリセル構造に起因して電荷保持特性が本来期待できる水準以下となること、自己整合ゲート電極の製造マージンが少ない、という課題がある。電荷保持特性に関して、図2に示すように自己整合ゲート電極10の絶縁膜である酸化珪素膜11、窒化珪素膜12、酸化珪素膜13以下ONO膜とするにはワード線に垂直な断面から見てL字型のコーナー部分14が存在する。電子はソースサイドインジェクション方式を用いた書き込み動作によって、主にL字コーナー付近の窒化珪素膜に注入される。ONO膜下層の酸化珪素膜11ボトム酸化膜とするは通常、熱酸化工程で形成するが、中層の窒化珪素膜12と上層の酸化珪素膜13トップ酸化膜とするは化学気相堆積法CVD法を用いて形成するため、CVD法の性質からコーナー部の膜厚が局所的に薄くなりやすい。コーナー部での薄膜化は一般に窒化珪素膜より酸化珪素膜で顕著である。例えば一般的なシラン系ソースガスの熱分解で酸化珪素膜を堆積するCVD法では、垂直パターン側壁への堆積膜厚は平坦部の8割以下であり、コーナー部近傍は特に薄膜化する。窒化珪素膜中の電荷の抜けを防止するトップ酸化膜が電荷密度の高いコーナー部で薄膜化するため、本来堆積した膜厚から期待される電荷保持特性を下回る。トップ酸化膜の堆積膜厚を増加すれば電荷保持特性は向上するが、ゲート絶縁膜厚の増加はオン電流減少などトランジスタ特性の悪化につながり好ましくない。次に、自己整合ゲート電極の製造マージンに関して図2を用いて説明する。自己整合ゲート電極10は先に形成した選択トランジスタ上15にONO膜11~13を堆積し、続けて電極材料となる不純物をドープした多結晶シリコンを堆積し、異方性ドライエッチングによるエッチバックで選択トランジスタのゲート電極側壁のみに多結晶シリコンを残したサイドウォールとして形成する。続けて片側の多結晶シリコンのサイドウォールを除去した後、さらにもう一度酸化珪素膜のサイドウォール16および17を形成して最終的に図2のメモリセル構造が完成する。外側の酸化珪素膜のサイドウォール17は、シリサイド工程で自己整合ゲート電極のシリサイド部18とシリコン基板上の高濃度拡散層のシリサイド部19の短絡を防止する役割がある。ところが、外側の酸化珪素膜のサイドウォール17の下地は自己整合電極10のサイドウォール曲面であるため異方性エッチング時の加工マージンが少なく、エッチングの過不足で電極シリサイド化のための露出部分自己整合ゲート電極シリサイド部18に相当が開かない、あるいは高濃度拡散層との分離距離が不足し短絡する、といった欠陥が発生しやすい。さらに、自己整合電極10と選択ゲート電極15の間も距離が近いためシリサイドが短絡しやすいという製造上の課題がある。本発明のもう一つの目的は、これらシリサイド工程に必要な加工マージンを確保する方法を提供することにある。本発明の目的の一つは、不揮発性半導体記憶装置において、全体膜厚を増加させずに電荷保持特性を向上する技術を提供することにある。本発明のもう一つの目的は、不揮発性半導体記憶装置において、シリサイド工程に必要な加工マージンを確保する技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。上記第1の目的である電荷保持特性向上を達成するためには、選択ゲート側壁面と基板面が成す角度を適切な範囲に制御する。図3に示すように、電荷保持膜である窒化珪素膜を堆積する直前の選択ゲート電極の側面に形成された絶縁膜の表面とシリコン基板面との角度20が95度以上180度未満の範囲にあるように制御する。そのために、前記絶縁膜形成前の選択ゲート電極側面のテーパー角61を制御する。テーパー角61は前記絶縁膜の形成方法により異なり、ウエット酸化法で形成する場合は100度以上180度未満に制御し、ドライ酸化法またはISSG酸化法で形成する場合は95度以上180度未満に制御する。選択ゲート電極側壁のテーパーはドライエッチング条件によって制御できる。選択ゲート側壁と基板面が成す角度を鈍角方向に緩和すると、CVD法のステップカバレッジが向上して窒化珪素膜と酸化珪素膜のコーナー部分での薄膜化を抑制できる。しかし、必要以上の角度緩和はゲート電極の占有面積を増加し微細化を妨げること、また選択ゲート下端が逆に鋭角化し電界集中による信頼性低下が起こることから、緩和角度は150度までが好ましい。上記第2の目的であるゲート電極シリサイド工程の製造マージン増大に対しては、自己整合電極をシリサイド化に好ましい形状で形成するために、図4に示すように選択ゲート側壁のリセス量21を自己整合ゲート電極10のゲート長の三分の一以上に制御する。リセスした選択ゲート側壁形状に対して、自己整合ゲート電極材料となるポリシリコンはCVD法でのステップカバレッジが良いため側壁形状に倣ってオーバーハングした形で堆積される。オーバーハング形状があるために、異方性ドライエッチの際にエッチバック量を増加しても自己整合ゲート電極10のゲート長が変化しにくい。また自己整合ゲート電極10の電極上部に22で示す傾斜の不連続部が確実に形成され、続く外側酸化珪素膜のサイドウォール17の形状制御が容易になる。外側酸化珪素膜のサイドウォール17は、自己整合ゲート電極10のシリサイド化のため、自己整合ゲート電極シリサイド部18となる部分が露出するまでエッチバックする必要がある一方、基板上の高濃度拡散層シリサイド部19と自己整合ゲート電極10の分離距離を確保してシリサイド短絡を防ぐためにエッチバック量が制限される。両者を満たすためには、エッチバック時に自己整合ゲート電極シリサイド部18となる部分を覆う領域の除去速度が速く、高濃度拡散層シリサイド部19となる部分と自己整合ゲート電極シリサイド部18となる部分を分離する酸化珪素膜のサイドウォール17の除去速度が遅いほど好ましい。自己整合ゲート電極10に不連続部22が確実に形成される本発明の方法によると、自己整合ゲート電極18を覆う酸化珪素膜のサイドウォール17の一部分と傾斜角度の不連続部22よりも低い位置にある酸化珪素膜のサイドウォール17の一部分で異方性エッチバックの速度差がつくために上記を満たすことが容易になる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。スプリットゲート型セル構造を用いたMONOS型不揮発メモリにおいて、電荷を蓄えるONO膜コーナー部の異常薄膜化を抑制できるため、電荷保持特性が向上する。特に微細化に適した自己整合構造メモリセルの電荷保持特性を向上できることから、オン電流を増加させ高速動作が可能な不揮発メモリ混載マイコンを提供できる。またメモリセルが微細化できるため、製造コストを低減することができる。また、自己整合構造を用いたスプリットゲート型セルのシリサイド化を安定に行えるため、歩留まりが向上し製造コストを低減できる。また、自己整合ゲート電極のシリサイド化による低抵抗化を実現することで高速動作に適し、かつ、自己整合ゲート電極の低抵抗化のために必要であったシャントを削減でき、レイアウト設計の自由度が広がるとともにメモリアレー面積を低減し、低コスト化を実現することができる。さらに、選択ゲート電極をリセスさせる方法によって、選択ゲート電極のゲート長がホトリソグラフィの下限を超えて微細化できるために、オン電流を増加させ、高速動作を実現することができる。また、選択ゲート電極側壁を垂直に近い形状に加工できることにより、ONO膜のイオン注入ダメージを低減し、電荷保持特性を向上することができる。以上の効果を合わせることにより、高速動作が可能で、かつ電荷保持特性に優れたスプリットゲート型セル構造を用いたMONOS型不揮発メモリを実現できるため、不揮発性メモリを混載した組み込み型マイコンの性能向上と製造コスト低減が可能になる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。まず、以下の実施の形態中で共通なメモリアレーの構成図を図5に示す。各メモリセルはソース線30を共通として、各メモリセルを選択する選択トランジスタのゲート電極となる選択ゲート線31と、不揮発性記憶型MOSトランジスタのゲート電極となるワード線32が平行に配置される。図中33は素子分離領域を表す。これらに垂直な方向に、各メモリセルのドレインに接続するビット線34が配置される。図中の35はメモリセルのドレインとビット線のコンタクト部である。以下、各実施の形態のメモリセルは上記構成のメモリアレー中で実現したものであるが、本発明のメモリセルを適用可能なメモリアレー構成を限定するものではない。実施の形態1以下、メモリセル部の製造工程を順に示す。図6から図16まではメモリセルのワード線に垂直な断面の拡大図である。図5の線で示した断面図に相当する。ワード線に垂直な方向には素子間を電気的に分離するために一般的な浅溝素子分離領域33が形成されており、シリコン基板表面は界面品質向上のため犠牲酸化を行った後にゲート酸化膜40を形成する図6。続いてCVD法を用いて選択ゲートの電極材料である多結晶シリコン41を250nmの厚さで堆積し、加工時のマスクとなるキャップ酸化膜42をCVD法で50nm堆積する。ホトレジストを塗布し、ホトレジストをホトリソグラフィ工程により幅180nmでパターニングした後、ホトレジストをマスクとしてキャップ酸化膜42をドライエッチングにより加工し、続けて多結晶シリコンをドライエッチングにより加工した段階が図7である。このとき、後に堆積するONO膜のコーナー部での異常薄膜化を抑制するために、ドライエッチングの垂直加工性を減少させて選択ゲート電極の側壁の形成角度61選択ゲート電極のテーパー角を95以上180度未満に制御する。但し、必要以上の角度緩和は、選択トランジスタのゲート長の増加を招きトランジスタの特性を劣化させたり、メモリセルの面積が大きくなり高集積化の面から好ましくない。また、選択ゲート下端が逆に鋭角化し電界集中による信頼性低下が起こるので、形成角度61は150度までが好ましい。垂直加工性の制御は、エッチング生成物の側壁への堆積を減少させるようにガス種のカーボン含有率を減らすなど一般的な手法を用いて良い。次に電荷蓄積膜となるONO膜を形成する。まずボトム酸化膜として750~850°Cのウェット酸化法を用いて4~6nmの酸化珪素膜を形成すると図8の状態となる。次に700°C~800°Cの熱分解CVD法により8~12nmの窒化珪素膜を堆積する。最後に、トップ酸化膜として700°C~800°Cの熱分解CVD法により4~7nmの酸化珪素膜を堆積した段階が図9である。なおトップ酸化膜は900°C~1000°CのISSG酸化InsituSteamGeneration法を用いて窒化珪素膜を4~7nmの酸化珪素膜に転化して形成しても良い。この場合は酸化珪素膜の5~7割の厚さの窒化珪素膜が消費されるため、予め酸化膜に転化する膜厚だけ窒化珪素膜を厚く形成する。続けて自己整合電極材料となる多結晶シリコン43を450°C~560°CのCVD法を用いて50~100nm堆積した段階が図10である。このとき、多結晶シリコン43は電極抵抗を下げる目的であらかじめリンなどの不純物を5×1020atoms/cm3程度添加した条件で形成する。異方性ドライエッチを用いてエッチバックし、自己整合電極を形成すると図11となる。スペーサ形状の自己整合電極44は選択ゲート電極の両側に形成されるため、ホトリソグラフィを用いて選択ゲート電極上部を境にレジストでマスクを形成し、ドライエッチングで片側を除去する。その後、基板上及び選択ゲート電極上に露出したONO膜をフッ酸によるウェットエッチングと熱燐酸によるウェットエッチングで除去した段階が図12となる。LDD構造を形成するために選択ゲート電極と自己整合電極をマスクにして不純物を注入する図示せず。続けて、自己整合電極に必要なスペーサとして、CVD法により酸化珪素膜45を100nm堆積した段階が図13で、続けて異方性ドライエッチングによりエッチバックすると図14の状態になる。選択ゲート電極上のキャップ酸化膜42はこの段階までのHF洗浄とドライエッチングにより徐々に減少し除去されている。この時、選択ゲート及び自己整合電極上部の多結晶シリコンが確実に露出するまでエッチバックする必要がある。基板上の高濃度拡散層46および47を形成するためイオン注入法により砒素およびリンを1×1014~3×1015atoms/cm2の密度で注入し、950°C、10秒の熱処理を行い活性化する。高濃度拡散層46,47とゲート電極低抵抗化のため、コバルト膜をスパッタ法で堆積した後、500°C、1分の熱処理によりシリサイド化を行い、酸化珪素膜上の未反応コバルトを除去した段階が図15である。続けてプラズマCVD法により窒化珪素膜48を50nm堆積し、層間絶縁膜として300nmのPSGフォスフォシリケートグラス膜49を堆積、熱処理の後、プラズマCVD法によりさらに1200nmの酸化珪素膜50を堆積する。CMP法化学機械研磨法により表面を平坦化した後、ホトリソグラフィによりコンタクトホール部のパターンを露光する。ドライエッチでコンタクトホール51を開孔し、溝内にスパッタ法による窒化チタン52を堆積した後、CVD法によってさらに窒化チタン、タングステン53を順に充填する。層間絶縁膜である酸化珪素膜50の上の余剰のタングステンをCMP法により除去すると図16となる。なお、ここでは記載しないが上記工程間には適宜洗浄工程が入る。この後、詳細は省略するが一般的な配線工程を経て前工程が完了する。メモリセルを形成した図15工程での拡大図を図3に示す。ただし、図3では図15の右側のセルのみを拡大している。また、拡散層23は、LDD構造と高濃度拡散層とで構成されている。自己整合電極のボトム酸化膜11を酸化膜品質に優れるウェット酸化法で形成すると、酸化時に露出している選択ゲート電極側壁の多結晶シリコンが増速酸化して図3の60に示す紡錘形の酸化膜が形成される。このときの様子を図17に詳しく示す。図17はドライエッチングで選択ゲート側壁を加工した直後のコーナー部拡大図である。3~5nmのボトム酸化膜形成時に選択ゲート電極側壁が4~8nm増速酸化されて紡錘形の酸化膜60が形成されるため,図18に示すように、選択ゲート側壁に形成された酸化膜60の側面と基板面が成す角度はエッチング後の選択ゲート側壁テーパー角度61から角度20へ減少する。これを見込んで,予め選択ゲート電極側壁と基板面の傾斜角度61を100度以上で形成すると、酸化後のコーナー部角度20ボトム酸化膜のテーパー角は少なくとも95度以上となる。このため続けて窒化珪素膜12と酸化珪素膜13を堆積した図19の状態においてコーナー部での異常薄膜化が起こらない。すなわち、トップ酸化膜13のコーナー部のテーパーの不連続部となる部分の膜厚24は、トップ酸化膜13の平坦部での膜厚25の8割以上の膜厚が得られる。よって良好な電荷保持特性が得られる。ONO膜のボトム酸化膜11はドライ酸化法またはISSG酸化法で形成しても良い。この場合のメモリセル断面を図22に示す。ドライ酸化法とISSG酸化法はウェット酸化法に比べて多結晶シリコンの増速酸化量が小さい特徴があり選択ゲート電極側壁がほぼ均一に酸化される。このため選択ゲート電極側壁と基板面との傾斜角度61はウェット酸化法に比べ小さい95度以上とすればコーナー部での窒化珪素膜と酸化珪素膜の異常薄膜化を抑制できる。ドライ酸化法あるいはISSG酸化法では、ウェット酸化法に比べて選択ゲート電極下部のバーズビーク62が小さいことからオン電流が15~25向上する。実施の形態2次に、本発明の第2の実施の形態を図4を用いて説明する。これは選択ゲート電極側壁をリセスさせて形成し、ゲート電極シリサイド化を安定に行う製造方法である。第1の実施の形態と重複する部分の説明は適宜、省略する。第1の実施の形態の説明図6の工程は同一である。続いて多結晶シリコン膜と酸化珪素膜を同様に堆積し、ホトリソグラフィを用いてパターン形成したホトレジストをマスクとして、ドライエッチングにより酸化珪素膜と多結晶シリコン膜を除去して選択ゲート電極を形成する。この工程で、多結晶シリコン側壁のドライエッチングで等方性成分を増す条件で図4に示すように側壁をリセスさせる。リセス量21の定義は、選択ゲートを断面方向から見て側壁が最もゲート電極内側へ到達した部分63と選択ゲート上部のキャップ酸化膜64の端部からシリコン基板へ下ろした垂線との距離とする。選択ゲート電極の最上部はドライエッチングによってほとんどエッチングされないので、リセス量は選択ゲートを断面方向から見て側壁が最もゲート電極内側へ到達した部分63と選択ゲート電極15の最上部の端部からシリコン基板へ下ろした垂線との距離と定義することもできる。リセス量21は20~60nmの範囲が好ましい。本実施の形態では自己整合ゲート長が60nmであり、有効なリセス量の最小値は、不連続部22を形成しシリサイド領域18の露出を確実にするために自己整合ゲート電極10のゲート長の少なくとも1/3程度は必要であることから20nmとなる。有効なリセス量の最大値は領域18がリセスに隠れないゲート長の範囲までとなるため,自己整合ゲート長の60nm以下となる。リセスを形成するためには、まず異方性ドライエッチングで多結晶シリコンを垂直に加工しながら、加工の終盤において等方性を増す条件へ変更して側壁全体をリセスさせる。ドライエッチングの等方性を増すためには、次の方法がある。垂直に入射するエッチングイオン成分を減少させるようにRFバイアスを緩和する方法、あるいはガス種の組み合わせ、例えばエッチングガス中のカーボンの含有量を減らすなど、によって側壁へのエッチング生成物の堆積を減少させる方法、HBrに代えて塩素系のエッチングガスを用いるなど等方性エッチング割合のより高いガス種を用いる方法、エッチング時の基板温度を高温化して等方性エッチングの割合を増す等、一般的に知られる手法を用いて良い。もしくは、側壁を垂直にドライエッチング加工した後に、フッ硝酸などの多結晶シリコンを溶解するエッチング液を用いて側壁を等方エッチングしてもよい。ここでは異方性ドライエッチング加工の終盤に、RFバイアスおよびガス種を変更して等方性を増して側壁全体をリセスさせた。続いてONO膜および多結晶シリコンを順に堆積する。この状態を図20に示す。多結晶シリコン43はCVDでのステップカバレッジが良いこと,またキャップ酸化膜64の下部からゲート電極がリセスしていることから,多結晶シリコン43が側壁に倣うようにオーバーハング形状で堆積される。続けて多結晶シリコンの異方性エッチバックを行うとオーバーハング下部のエッチングが遅れるために,図21に示すように、側壁はより垂直に近く、また傾斜の不連続部22が確実に形成され,最適な自己整合ゲート電極側壁の形状を得られる。選択ゲート電極の両側に形成される多結晶シリコンのサイドウォール構造は、ホトリソグラフィで形成するレジストをマスクとして片側のみを残すようにドライエッチングによって除去する。LDD構造を形成するために選択ゲート電極と自己整合ゲート電極とをマスクにして不純物を注入する図示せず。続けて、CVD法により50~150nmの酸化珪素膜を堆積し、異方性エッチバックを行い、選択ゲート電極と自己整合ゲート電極と酸化珪素膜のサイドウォール16、17とをマスクにして高濃度不純物を注入すると図4に示す形状を得る。拡散層23はLDD構造と高濃度不純物層によって構成されている。なお、適宜熱処理の工程があり、熱処理により不純物が拡散する。LDD構造を形成するためのイオン注入はリセスさせた選択ゲート電極をマスクにするのでイオン注入時には選択ゲートのチャネル形成部と拡散層との間で、自己整合ゲート電極10が形成されない側に、ほぼリセス量分の不純物領域が形成されない部分が存在するが、熱処理の熱拡散によって、不純物を拡散させる。ここでの異方性エッチバックは、シリサイド化のため選択ゲート電極上部65と自己整合電極上部18の多結晶シリコンが露出するまで行うが、自己整合ゲート電極シリサイド部18となる部分と基板上の高濃度拡散層シリサイド部19となる部分がシリサイド時に短絡しないだけの距離を確保するため外側の酸化珪素膜のサイドウォール17を十分に残す必要がある。一般的にサイドウォールは垂直に形成されているほど異方性エッチングで除去されにくいが、外側のサイドウォール17は自己整合電極に重ねて形成する2つめのサイドウォールであるために斜めに形成され、オーバーエッチングで除去されやすくマージンが少ない。本実施の形態では、選択ゲート電極側壁をリセスさせることで自己整合電極外側の傾斜が垂直形状へと急峻に変化する理想的な形状を実現している。その結果、シリサイド時に十分なエッチングマージンを確保し、多数のメモリセル加工の歩留まりを向上した。他に本実施の形態特有の効果として、サイドウォール形状の断面積が小さいことから高抵抗が課題となりやすい自己整合ゲート電極の断面積を増大し、抵抗を低減する効果がある。また、選択ゲート電極側壁の最下部をリセスさせることで、選択ゲート電極のゲート長をホトリソグラフィの最小加工寸法より微細化可能であり、オン電流を増大し動作速度を向上できる。同時にメモリセルサイズを縮小しコスト低減も可能となる。シリコン基板に隣接する部分がより垂直に近く、厚い自己整合ゲート電極の構造は、拡散層23へのイオン注入時に自己整合ゲート電極のすそ部分を通過してゲート絶縁膜にダメージを与えるイオンの通過量を減少し、電荷保持特性、書換耐性などのメモリセル信頼性を向上する効果がある。実施の形態3本実施の形態では、選択ゲート電極と自己整合電極間に段差を設け、シリサイド時の短絡を確実に防止する方法を説明する。選択ゲート電極およびONO膜を形成する段階までは第2の実施の形態と同様の工程であり説明を省略する。続いて自己整合電極となる不純物を添加した多結晶シリコン膜を堆積する。多結晶シリコン膜の堆積厚さは自己整合電極のゲート長を決定する。その厚さは50~120nmの範囲が好ましく、本実施の形態では70nmを堆積する。これを異方性ドライエッチングでエッチバックして自己整合電極を形成する際に、オーバーエッチ量を増加して段差を設ける。平坦部の多結晶シリコンが除去されたジャストエッチの状態からさらに20~80nmだけオーバーエッチングを行うことが好ましい。この段差として適切な範囲はシリサイド領域を確実に分離するための距離として実験より最小20nmが必要である。また、最大値は自己整合ゲート電極の高さ以下である必要があり、同時にゲート電極抵抗低減のためにはこの範囲でなるべく断面積が大きくなるように電極が高い方が好ましく、電極高さ250nmの1/3以下の80nm以下が適当である。通常より増加したオーバーエッチを行っても、基板上にはエッチングされにくい窒化珪素膜が残っているため基板削れの問題は起こらない。50nmのオーバーエッチを行って形成したメモリセルの完成断面を図23に示す。選択ゲート電極上部と自己整合電極上部との距離66が50nm確保される。選択ゲート電極の片側の多結晶シリコンは前記の実施の形態と同様に除去している。その後、自己整合電極と高濃度拡散層をシリサイド時に分離するためのスペーサとなる酸化珪素膜を100nm堆積し,両者の酸化珪素膜を異方性ドライエッチングによりエッチバックした段階で図23に示す形状に至る。図23における拡散層23は実施の形態2と同様のプロセスで形成した。シリサイド時には選択ゲート電極の上部65と自己整合電極の上部、自己整合電極と基板上の拡散層23がそれぞれ短絡しないように注意する必要がある。本実施の形態では、選択ゲート電極と自己整合電極間に段差を設けた効果でミニスペーサ67が形成され、両者の距離を確保し確実に分離する。自己整合ゲート電極10と拡散層22の分離についても、外側のサイドウォールスペーサ17が確実に分離する。外側のサイドウォールスペーサ形成時には大量のエッチバックを行っているが、本発明により下地である自己整合電極側壁が垂直に近い形状を成す効果で、オーバーエッチ耐性が高く薄膜化が防止される。実施の形態4本実施の形態では、前記実施の形態3とは逆に、選択ゲート電極が自己整合電極に対し低くなるように段差を設けてシリサイド時の短絡を確実に防止する方法を説明する。本実施の形態では、選択ゲート電極上部の酸化珪素膜の厚さを50nm以上設ける。その他の工程は第2の実施の形態と同様のため省略する。自己整合ゲート電極を形成後、LDDスペーサとなる酸化珪素膜を150nm堆積する。ここから酸化珪素膜をエッチバックすると図24の状態となる。選択ゲート電極と自己整合電極の間にミニスペーサ68が形成される効果で、両者はシリサイド時に短絡しない。外側のLDDサイドウォールスペーサ17に対しては、選択ゲート電極上部のキャップ膜厚だけ過剰にエッチバックを行うが、本発明により下地である自己整合電極側壁が垂直に近い形状を成す効果でオーバーエッチ耐性が高く薄膜化が防止される。実施の形態5本実施の形態では、前記実施の形態1、2を統合し、選択ゲート電極側壁のテーパー化と選択ゲート電極側壁のリセスを同時に行い、電荷保持特性の向上とシリサイド化の安定を同時に達成する方法を説明する。第1の実施の形態の説明図6の工程は同一である。ここでドライエッチングにより酸化珪素膜と多結晶シリコン膜を除去して選択ゲート電極を形成するが、多結晶シリコン側壁のドライエッチングにおいて、加工初期に等方性エッチングの割合を増して側壁をリセスさせつつ、加工の後半以降では側壁の除去を遅らせてテーパーを形成する。加工の前半においてエッチングの等方性を増すには前記第2の実施の形態で述べた一般的な方法を用いて良い。加工の後半において側壁にテーパーを形成するには、側壁へのエッチング生成物の堆積を促進して側壁エッチングを妨げる働きがあるカーボン系のガスを添加するなど、テーパーを形成するために知られる一般的な方法を用いてよい。本実施の形態では、選択ゲート側壁を30nmリセスさせ、選択ゲート側壁下部とシリコン基板面との角度20を100度とした。続いて前記第1の実施の形態と同様の工程を経て自己整合ゲート電極とLDDスペーサを形成した段階を図1に示す。選択ゲート電極側壁のテーパー効果で電荷保持特性が向上し、かつ側壁をリセスさせた効果でシリサイド工程のマージンが増加する。実施の形態6本実施の形態では、選択ゲート電極の形成後に酸化珪素膜のサイドウォールスペーサを形成してONO膜コーナー部の角度を制御する方法を説明する。前記実施の形態の説明図6の工程は同一である。選択ゲート電極を形成後、20nmの酸化珪素膜をCVD法により堆積する。これをシリコン基板面までエッチバックすると図25の69に示すスペーサが形成される。エッチバックの終点付近で、エッチングの等方性成分を増すとコーナー部が70に示すようにラウンディングして理想的な形状となる。等方性を増す方法にはいくつかあるが、シリコンに対して酸化珪素膜のエッチング選択比を高める条件を用いることが最も好ましい。この時、後にゲート絶縁膜を形成するシリコン基板部へのエッチングダメージが最小となる。この状態でONO膜を堆積すると、コーナー部での異常薄膜化が起こらずに、トップ酸化膜のコーナー部のテーパーの不連続部となる部分の膜厚は、トップ酸化膜の平坦部での膜厚の8割以上の膜厚が得られ、良好な電荷保持特性が得られる。実施の形態7本実施の形態では、ONO膜のテーパー制御を乗り上げ型のメモリセル構造に適用する方法を説明する。第1の実施の形態の説明図6の工程は同一である。選択ゲート電極の側壁には100度のテーパーを設け、電荷を保持するONO膜のコーナー部での薄膜化を抑制する。ここでメモリトランジスタの電極となる不純物を添加した多結晶シリコン膜を100~200nm堆積する。続けてキャップ酸化膜として酸化珪素膜を50nm堆積する。ホトリソグラフィを用いてメモリトランジスタのゲート電極をパターニングし、ドライエッチングにより酸化珪素膜と多結晶シリコン膜を除去してメモリトランジスタのゲート電極を形成した段階が図26である。メモリトランジスタ71は選択ゲート電極15の上に乗り上げる構造となる。自己整合で電極を形成する実施の形態1から6の方法に比べゲート長が増加するため、オン電流が少ない、セル面積が増大する、といった短所がある反面、メモリトランジスタの断面積が大きくゲート抵抗が低い、マスクを用いることから電極を安定に形成できる、といった長所を得られる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。前記実施の形態1の図3、図22では、選択ゲート電極の断面が台形に記載されているが、選択ゲート電極形成の際、まず、異方性エッチングで多結晶シリコンを垂直に加工し、加工の終盤において一般的な手法を用いて、選択ゲート電極の最下部側壁の形成角度61を100度以上180度未満に制御してもよい。選択ゲート電極の最下部側壁とは、ゲート絶縁膜表面からゲート電極の高さに対して三分の一以下の範囲の選択ゲート電極側壁と定義する。この場合、形成角度61を同じにしたとき、選択ゲート電極の断面を台形に加工する場合と比べ、コーナー部での異常薄膜化の効果は同様であっても、選択ゲート電極の占有面積は小さくて済むという効果が得られる。また、ONO膜のボトム酸化膜11をドライ酸化法またはISSG酸化法で形成する場合は、95度以上180度未満に制御することにより、窒化珪素膜と酸化珪素膜の異常薄膜化を抑制できる。さらに、終盤のゲート電極の加工は不連続でなくてもよく、徐々にドライエッチングのガス種のカーボン含有量を制御することで、連続な角度を持つ丸みを帯びたラウンディング形状にしても窒化珪素膜と酸化珪素膜の異常薄膜化を抑制できる。テーパー制御のためには、ドライエッチング時のイオンエネルギーを増加する、または低温とする、あるいはエッチング時側壁堆積物を増加する、等の方法で垂直加工性を増す方法があり、テーパーをつける場合には逆の操作を行う。上記した各々の実施の形態は単独での実施形態に限定せず、各実施の形態から2種ないしそれ以上を組み合わせて実施しても良い。"