"高耐圧トランジスタを備える半導体装置であり、前記高耐圧トランジスタは、主表面を有する半導体基板と、前記半導体基板の前記主表面上に形成される第1の不純物層と、前記第1の不純物層の内部に形成される第2の不純物層と、前記第2の不純物層を挟むように、前記第1の不純物層の内部に形成される1対の第3の不純物層と、前記1対の第3の不純物層のそれぞれの内部に形成される第4の不純物層と、少なくとも一方の前記第3の不純物層から、前記第2の不純物層の配置される方向へ、前記主表面に沿って突出するように、前記第1の不純物層の最上面から前記第1の不純物層の内部に形成される第5の不純物層と、前記第2の不純物層の少なくとも一部と平面的に重なるように、前記最上面の上方に形成される導電層とを備え、前記第4の不純物層における不純物濃度は、前記第3および第5の不純物層における不純物濃度よりも高く、前記第5の不純物層における不純物濃度は、前記第3の不純物層における不純物濃度よりも高い、半導体装置。少なくとも一方の前記第3の不純物層と、前記第2の不純物層とは、前記第5の不純物層により接続される、請求項1に記載の半導体装置。1対の前記第3の不純物層の双方と、前記第2の不純物層とを接続するように、前記第5の不純物層が形成される、請求項1または2に記載の半導体装置。1対の前記第3および第4の不純物層は、前記第2の不純物層に対して位置および形状が対称となるように配置される、請求項1~3のいずれかに記載の半導体装置。前記第5の不純物層における不純物濃度は、前記第2の不純物層における不純物濃度よりも高い、請求項1~4のいずれかに記載の半導体装置。前記導電層は、前記第5の不純物層の少なくとも一部と平面的に重なるように形成される、請求項1~5のいずれかに記載の半導体装置。前記第3、第4および第5の不純物層における不純物は第1導電型の不純物であり、前記第2の不純物層における不純物は第2導電型の不純物である、請求項1~6のいずれかに記載の半導体装置。前記第1の不純物層における不純物と前記第2の不純物層における不純物とは同一の導電型の不純物である、請求項1~7のいずれかに記載の半導体装置。高耐圧トランジスタを備える半導体装置の製造方法であり、主表面を有する半導体基板を準備する工程と、前記半導体基板の前記主表面上に第1の不純物層を形成する工程と、前記第1の不純物層の内部に第2の不純物層を形成する工程と、前記第2の不純物層を挟むように、前記第1の不純物層の内部に1対の第3の不純物層を形成する工程と、前記1対の第3の不純物層のそれぞれの内部に第4の不純物層を形成する工程と、少なくとも一方の前記第3の不純物層から、前記第2の不純物層の配置される方向へ、前記主表面に沿って突出するように、前記第1の不純物層の最上面から前記第1の不純物層の内部に第5の不純物層を形成する工程と、前記第2の不純物層の少なくとも一部と平面的に重なるように、前記最上面の上方に導電層を形成する工程とを備え、前記第4の不純物層における不純物濃度は、前記第3および第5の不純物層における不純物濃度よりも高く、前記第5の不純物層における不純物濃度は、前記第3の不純物層における不純物濃度よりも高い、半導体装置の製造方法。特開2006-40907号公報に開示される半導体装置は、MOSトランジスタのゲート電極の一端部と、ソース領域またはドレイン領域としての、高濃度拡散領域の一端部との最短距離を変更することにより、MOSトランジスタの耐圧を任意に制御することを可能とする。しかしながら、たとえば上記距離を非常に広くすることによりMOSトランジスタの耐圧を高くした場合、当該MOSトランジスタをオン状態にしたときにソース電極とドレイン電極との間のいわゆるオン抵抗が増加し、電流能力が低下する可能性がある。すなわちMOSトランジスタの耐圧を高くすることと、オン抵抗を減少することとは互いにトレードオフの関係にある。特開2006-40907号公報に開示される半導体装置においては、MOSトランジスタの耐圧を高くした場合に起こりうる、オン抵抗の増加とのトレードオフの関係が考慮されていない。特開2003-15600号公報に開示される電力回収回路においては、そもそもこれを構成する半導体装置の耐圧に対する記載がなされていない。特開2009-295684号公報に開示される双方向スイッチング装置を用いても、上記のトレードオフを解決する手段としては不十分である。本発明は、以上の問題に鑑みなされるものである。その目的は、オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置およびその製造方法を提供することである。本発明の一実施例による半導体装置は以下の構成を備えている。上記半導体装置は、高耐圧トランジスタを備える半導体装置である。上記高耐圧トランジスタは、主表面を有する半導体基板と、半導体基板の主表面上に形成される第1の不純物層と、第1の不純物層の内部に形成される第2の不純物層と、第2の不純物層を挟むように、第1の不純物層の内部に形成される1対の第3の不純物層と、1対の第3の不純物層のそれぞれの内部に形成される第4の不純物層と、少なくとも一方の第3の不純物層から、第2の不純物層の配置される方向へ、主表面に沿って突出するように、第1の不純物層の最上面から第1の不純物層の内部に形成される第5の不純物層と、第2の不純物層の少なくとも一部と平面的に重なるように、最上面の上方に形成される導電層とを備える。上記第4の不純物層における不純物濃度は、第3および第5の不純物層における不純物濃度よりも高く、第5の不純物層における不純物濃度は、第3の不純物層における不純物濃度よりも高い。本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。上記製造方法は、高耐圧トランジスタを備える半導体装置の製造方法である。上記製造方法においては、まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に第1の不純物層が形成される。上記第1の不純物層の内部に第2の不純物層が形成される。上記第2の不純物層を挟むように、第1の不純物層の内部に1対の第3の不純物層が形成される。上記1対の第3の不純物層のそれぞれの内部に第4の不純物層が形成される。少なくとも一方の第3の不純物層から、第2の不純物層の配置される方向へ、主表面に沿って突出するように、第1の不純物層の最上面から第1の不純物層の内部に第5の不純物層が形成される。上記第2の不純物層の少なくとも一部と平面的に重なるように、最上面の上方に導電層が形成される。上記第4の不純物層における不純物濃度は、第3および第5の不純物層における不純物濃度よりも高く、第5の不純物層における不純物濃度は、第3の不純物層における不純物濃度よりも高い。本実施例によれば、第2の不純物層と第3の不純物層との間に形成される第5の不純物層が、第3の不純物層における不純物濃度よりも高い不純物濃度を有する。このため、ソース領域とドレイン領域とに挟まれたチャネル領域を実質的により短くすることにより、当該半導体装置のオン抵抗がより低くなる。一方、不使用時には第5の不純物層における不純物濃度よりも低い不純物濃度を有する第4の不純物領域が第1の不純物層の最上面近傍の耐圧をより高くする。したがって、低いオン抵抗と高い耐圧との双方の機能を有する半導体装置を提供することができる。本実施例の製造方法によれば、第2の不純物層と第3の不純物層との間に形成される第5の不純物層が、第3の不純物層における不純物濃度よりも高い不純物濃度を有する半導体装置が形成される。このため、ソース領域とドレイン領域とに挟まれたチャネル領域を実質的により短くすることにより、当該半導体装置のオン抵抗がより低くなる。一方、不使用時には第5の不純物層における不純物濃度よりも低い不純物濃度を有する第4の不純物領域が第1の不純物層の最上面近傍の耐圧をより高くする。したがって、低いオン抵抗と高い耐圧との双方の機能を有する半導体装置が形成される。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1まず、本実施の形態としてチップ状態の半導体装置について説明する。図1を参照して、本実施の形態における半導体チップCHPには、入力回路と、出力回路と、CMOS論理回路とを有している。これらは半導体基板SUBの主表面上に配置されている。入力回路は、CMOSComplementaryMetalOxideSemiconductor論理回路および出力回路を駆動させるための回路である。CMOS論理回路は、入力回路から信号が伝えられた際に、出力回路などを駆動させるために演算する回路である。出力回路は、これに接続される負荷たとえばプラズマディスプレイの画素へと信号を出力する回路である。つまり出力回路の端子は上記負荷と電気的に接続されている。これらの構成要素は、たとえば図1に示すように、半導体基板SUBの主表面上において1組のCMOS論理回路が対向するように配置され、CMOS論理回路の外側に出力回路が配置され、出力回路と隣り合うように入力回路が配置される。図2を参照して、たとえば図1に示す出力回路は、多数の1bit出力回路が集合した態様を有する。1bit出力回路は、HVHighVoltage-NMOSと、双方向SWSwitchと、HV-PMOSとを有している。HV-NMOSには、高耐圧nチャネル型MOSトランジスタが複数配置されている。双方向SWは、1対の主電極の一方から他方への方向、および他方から一方への方向の双方に電流を流すことが可能な双方向スイッチング機能を有するスイッチである。HV-PMOSには、高耐圧pチャネル型MOSトランジスタが複数配置されている。高耐圧MOSトランジスタとは、通常よりも高い駆動電圧を印加して使用することが可能なMOSトランジスタであり、具体的にはたとえば10V以上の高いドレイン電圧の耐圧を有するトランジスタを意味する。以上のように、半導体チップCHPの出力回路には高耐圧MOSトランジスタが配置されることが好ましい。これに対して、たとえば図1に示す入力回路およびは、低電圧MOSトランジスタにより形成されることが好ましい。低電圧MOSトランジスタとは、高耐圧MOSトランジスタの駆動電圧ドレイン電圧に比べて相対的に低いドレイン電圧で駆動することを意味する。具体的には、低電圧MOSトランジスタは、たとえば5V以下のドレイン電圧で駆動する。図1に示すCMOS論理回路についても、入力回路と同様、複数の低電圧MOSトランジスタなどにより構成された制御回路であることが好ましい。図3を参照して、図2に示す双方向SWには、ソース電極線Sとゲート電極線Gとドレイン電極線Dとからなる高耐圧MOSトランジスタが、図の左右方向に2列配置されている。ただし1bitの出力回路に含まれる高耐圧MOSトランジスタの数は任意である。図3の左側のソース電極線Sとゲート電極線Gとドレイン電極線Dとからなる高耐圧MOSトランジスタと、図3の左側のソース電極線Sとゲート電極線Gとドレイン電極線Dとからなる高耐圧MOSトランジスタとは、ドレイン電極線Dを共有している。このように隣接する1対のトランジスタ間で電極線の一部を共有することにより、当該トランジスタは、たとえばドレインからソースに向かう方向、およびソースからドレインに向かう方向の双方に電流を流すこと可能な構成を有する。したがって当該トランジスタは、いわゆる双方向スイッチとしての役割を有する。図4を参照して、複数bitたとえばnbitnは自然数の双方向SWは、ソース電極線S1、ゲート電極線G1およびドレイン電極線D1からなる高耐圧トランジスタが図3と同様に2列並んだ領域が1bitを構成し、上記1bitに隣接する1bitはソース電極線S2、ゲート電極線G2およびドレイン電極線D2からなる。各ゲート電極線に隣接するソース電極線またはドレイン電極線は、図の最も端に配置されるソース電極線を除き、当該ゲート電極線に隣接するゲート電極線が構成するトランジスタと、ソース電極線またはドレイン電極線を共有している。図5は、図3に示す単一の、双方向スイッチ用の高耐圧MOSトランジスタの構成を示す概略断面図である。すなわち双方向SWは、図5に示す断面形状の高耐圧MOSトランジスタが複数並んでいる。図3~図5を参照して、図3および図4のそれぞれの高耐圧MOSトランジスタは、半導体基板SUBの主表面上の埋め込み拡散層BSBの上面に接するエピタキシャル層PEP第1の不純物層の内部および上面上に形成されている。具体的には、エピタキシャル層PEPの表面には、高耐圧ウェル領域HVNW第2の不純物層と、拡散層OFB第3の不純物層と、拡散層PW第4の不純物層と、コンタクト拡散層PWCと、拡散層OFB2第5の不純物層とが形成されている。コンタクト拡散層PWC、拡散層PWおよび拡散層OFB2は、ソース電極線Sおよびドレイン電極線Dに接続されるソース領域およびドレイン領域として配置されている。エピタキシャル層PEPの上面上には、ゲート絶縁膜GIと、ゲート電極GE導電層と、層間絶縁層IIIとを主に有している。ゲート絶縁膜GIをたとえばLOCOSLocalOxidationofSilicon法により厚く形成することにより、当該トランジスタを高耐圧とすることができる。本実施の形態のゲート絶縁膜GIの厚みは、200nm以上500nm以下とすることが好ましい。ソース電極線S、ゲート電極線Gおよびドレイン電極線Dは、アルミニウム配線AL1として形成されている。アルミニウム配線AL1は、層間絶縁層IIIと同一の層に形成された、コンタクト層CTと呼ばれる導電層を介在して、下層であるゲート電極GEおよびソース、ドレイン領域PWCと電気的に接続される。またゲート電極GEの上面上にはシリサイドSCが形成されており、ゲート電極の側面上には側壁絶縁膜SIが形成されている。本実施の形態においては、半導体基板SUB、拡散層OFB,PW,OFB2にはたとえばボロンBなどのp型不純物を有している。また高耐圧ウェル領域HVNWおよび埋め込み拡散層BSBにはたとえばアンチモンSbなどのn型不純物を有している。このようにすれば、図5における高耐圧MOSトランジスタはいわゆるpチャネル型トランジスタとなる。上記のように、拡散層OFB,PW,OFB2における不純物は第1導電型の不純物であり、高耐圧ウェル領域HVNWにおける不純物は、第1導電型とは異なる第2導電型の不純物であることが好ましい。高耐圧ウェル領域HVNWは、エピタキシャル層PEPの最上面から埋め込み拡散層BSBに達するように形成されている。また高耐圧ウェル領域HVNWは、平面視において双方向SWを構成する単一のまたは複数の高耐圧MOSトランジスタを取り囲むように配置されている。高耐圧ウェル領域HVNWは、高耐圧MOSトランジスタのゲート電極GEの真下においてゲート電極GEと平面的に重なるように、平面視における高耐圧MOSトランジスタを取り囲む領域と連続するように配置されている。バックゲートBGは、高耐圧ウェル領域HVNWの、平面視において高耐圧MOSトランジスタを取り囲む領域に形成されている。バックゲートBGは、高耐圧ウェル領域HVNWにおける電位を固定するためのコンタクトとしての役割を有する。拡散層OFBは、高耐圧MOSトランジスタにおいて、ゲート電極線Gの真下の高耐圧ウェル領域HVNWを挟むように1対配置されている。拡散層PWは拡散層OFBの内部のエピタキシャル層PEPの表面に形成されており、コンタクト拡散層PWCは拡散層PWの内部のエピタキシャル層PEPの表面に形成されている。コンタクト拡散層PWCは、ソース電極線S、ドレイン電極線Dと電気的に接続されている。本実施の形態においては、拡散層OFBおよび拡散層PWは、単一の高耐圧MOSトランジスタの全体において、高耐圧ウェル領域HVNWに対して、位置および形状が対称となるように配置される。言い換えればゲート電極GEおよびその真下の高耐圧ウェル領域HVNWを中心として、ソース領域としての拡散層OFBおよび拡散層PW、およびドレイン領域としての拡散層OFBおよび拡散層PWは、対称となるような形状で、かつ対称となる位置に配置されている。拡散層OFB2は、エピタキシャル層PEPの表面において、拡散層OFBの一部と接続され、ゲート電極GEの真下に配置される高耐圧ウェル領域HVNWの配置される方向へ向かうように、拡散層OFBから突出するように形成されている。なお拡散層OFB2は、少なくともその一部がゲート電極GEと平面的に重なるように形成されることが好ましい。本実施の形態においては、図5に示すように、ゲート電極GEの真下の高耐圧ウェル領域HVNWと、その左側のたとえばソース領域の拡散層OFBとが、拡散層OFB2により接続されている。またゲート電極GEの真下の高耐圧ウェル領域HVNWと、その右側のたとえばドレイン領域の拡散層OFBとが、拡散層OFB2により接続されている。言い換えれば本実施の形態においては、ゲート電極GEの真下の高耐圧ウェル領域HVNWを挟む双方の拡散層OFBから、高耐圧ウェル領域HVNWの配置される方向へ、半導体基板SUBの主表面に沿って延びる拡散層OFB2は、高耐圧ウェル領域HVNWと接続されている。このように1対の拡散層OFB2のうち少なくとも一方は、拡散層OFBから延びて高耐圧ウェル領域HVNWを接続するように形成されることが好ましい。本実施の形態においては拡散層PWにおけるp型不純物の濃度は、拡散層OFBおよび拡散層OFB2におけるp型不純物の濃度よりも高く、拡散層OFB2におけるp型不純物の濃度は、拡散層OFBにおけるp型不純物の濃度よりも高い。言い換えれば、本実施の形態においては、p型不純物濃度の高い順に、拡散層PW、拡散層OFB2、拡散層OFBとなっている。なおコンタクト拡散層PWCは、拡散層PWよりも高いp型不純物濃度を有することが好ましい。なお図5に示す高耐圧MOSトランジスタを構成する拡散層PWやウェル領域HVNWなどの各構成要素領域は、不純物濃度や導電型の差をSCMScanChargeMicroscopyまたはEDXEnergyDispersiveXrayanalysisを用いて解析することにより、区別することができる。出力回路における双方向SWは、たとえばプラズマディスプレイ装置へ電力を供給するための負荷容量と、負荷容量へ供給する電荷を蓄えるチャージシェア容量との間など、電流を双方向に流す必要がある電力回収回路に用いられることが好ましい。負荷容量が充電する場合と放電する場合とでは、当該回路において電流の流れる向きが相反する。このような場合に双方向SWを用いれば、電流の流れる向きの制御が可能となる。図6を参照して、いわゆる片方向のスイッチングに用いられる高耐圧MOSトランジスタ片方向スイッチ用のトランジスタを双方向に流れる電流のスイッチング素子双方向スイッチ用のトランジスタとして用いる場合には、たとえば一のトランジスタのソース電極線と、他のトランジスタのソース電極線とを電気的に接続するように配列することが好ましい。このようにすれば、片方向スイッチ用のトランジスタを用いても、双方向スイッチ用のトランジスタを用いた場合と同様に双方向に電流の向きを制御することができる。ただし双方向スイッチ用の高耐圧MOSトランジスタを用いることにより、片方向スイッチ用の高耐圧MOSトランジスタを双方向の制御の目的で用いる場合に比べて、双方向SWを含む出力回路の、平面視における占有面積を縮小することができるという利点がある。たとえば片方向スイッチに比べて双方向スイッチは平面視における占有面積を約25縮小することができるため、半導体チップまたは半導体装置をより微細化することができる。双方向SWとして双方向スイッチ用のトランジスタを用いれば、片方向スイッチ用のトランジスタを用いる場合に比べて、トランジスタの数を減らすことができる。このため、双方向スイッチ用のトランジスタを用いることにより、片方向スイッチ用のトランジスタを用いる場合に比べて、双方向SWを含む出力回路の、平面視における占有面積を縮小することができる。図7のグラフの横軸は、双方向スイッチとして用いられる、片方向または双方向スイッチ用の高耐圧MOSトランジスタに印加されるドレイン電圧を示しており、図7のグラフの縦軸は、双方向スイッチとして用いられる、片方向または双方向スイッチ用の高耐圧MOSトランジスタに流れるドレイン電流を示している。なおドレイン電圧とは、ソース電極を接地した場合のソース-ドレイン間電圧を意味し、ドレイン電流とは、ソース-ドレイン間の電流を意味する。図7を参照して、双方向SWとしての機能を、片方向スイッチ用の高耐圧MOSトランジスタにより構成する場合よりも、双方向スイッチ用の高耐圧MOSトランジスタを用いることで、個々の当該MOSトランジスタあたりに流れるドレイン電流の値が約0.6倍にまで低減してしまうが、平面視における占有面積を小さくすることができる。以上より、出力回路の双方向SWとして双方向スイッチ用の高耐圧MOSトランジスタを用いることにより、片方向スイッチ用の高耐圧MOSトランジスタを用いる場合よりも、平面視における占有面積を小さくするとともに、当該トランジスタによって画素の電荷を再利用できるため消費電力を低減することができる。次に、図8~図13を参照しながら、本実施の形態の作用効果について説明する。図8を参照して、図8の高耐圧MOSトランジスタは、拡散層OFB2が形成されていない点において、図5に示す本実施の形態の高耐圧MOSトランジスタと異なっている。拡散層OFB2が形成されないため、図8の高耐圧MOSトランジスタは、ソース領域としての拡散層OFBからドレイン領域としての拡散層OFBまでの距離が長くなる。そのため、ソース領域とドレイン領域とに挟まれたチャネル領域において電界効果をもたらすゲート電極GEが、図5よりも図の左右方向に長くなっている。ソース領域とドレイン領域とに挟まれたチャネル領域が長くなれば、当該トランジスタをオン状態にしたときの当該チャネル領域の抵抗オン抵抗が大きくなり、トランジスタを駆動するために流すチャネル領域の電流が低下する可能性がある。図9を参照して、図9の高耐圧MOSトランジスタは、図5に示す本実施の形態に係る高耐圧MOSトランジスタと、大筋で同様の構成を有している。ただし図9においては、図8との比較を容易にするため、ゲート電極GEの左右方向の長さを図8におけるゲート電極GEの長さと同じにしている。図8と図9との高耐圧MOSトランジスタを比較して、図9本実施の形態においては、拡散層OFBからウェル領域HVNWの方へ突出するように拡散層OFB2が延在している。拡散層OFB2には拡散層OFBと同じ第1導電型p型の不純物が、拡散層OFBよりも高い濃度で含まれている。つまり、拡散層OFB2は拡散層OFBと同様に、ソース領域およびドレイン領域としての役割を有する。拡散層OFBよりも抵抗値が低い拡散層OFB2が配置されることにより、ソース領域およびドレイン領域に挟まれたチャネル領域の長さは、実質的に拡散層OFB2に挟まれた領域の長さに等しくなり、拡散層OFB2が配置されない場合に比べて短くなる。これはゲート電極GEが、拡散層OFB2の少なくとも一部と平面的に重なるように配置されているために、オン状態において1対の拡散層OFBに挟まれた領域が、ゲート電極GEによる電界効果を受けるチャネル領域となるためである。このため当該トランジスタのオン抵抗を下げることができ、トランジスタを駆動するために流すチャネル領域の電流の低下を抑制することができる。後述するように、拡散層PW,OFB,OFB2およびウェル領域HVNWはイオン注入技術を用いて当該領域に不純物が注入されることにより形成される。このため形成される各領域は、エピタキシャル層PEPの最上面に近い領域図の上側において不純物の濃度が高く、当該最上面から深い領域図の下側において不純物の濃度が低くなる。つまり拡散層OFB2が形成される領域と同一高さの領域エピタキシャル層PEPの表面の近傍においては各領域の不純物濃度が比較的高くなる。したがって当該トランジスタがオン状態になったときの電界効果を高め、より確実に高いオン電流を流すことができる。一方、拡散層OFBおよびウェル領域HVNWの下側の領域は上側の領域に比べて不純物濃度が低い。このため本実施の形態において拡散層OFB2が形成され、実質的なチャネル長が短くなったとしても、当該トランジスタがオフ状態の場合には、不純物濃度が低い領域においていわゆるパンチスルー現象に起因する電流が流れることを抑制することができる。その結果、当該領域における耐圧の低下を抑制し、高耐圧MOSトランジスタとしての機能を確保することができる。また拡散層OFBにおける不純物濃度は、拡散層PWおよび拡散層OFB2における不純物濃度よりも低い。このためトランジスタがオフ状態の際に、拡散層OFBの、特にエピタキシャル層PEPの表面近傍の領域における電界強度を緩和することができる。このことからも、トランジスタがオフ状態の際の耐圧の低下を抑制することができる。以上より、本実施の形態においては、高耐圧MOSトランジスタに拡散層OFB2を形成することにより、当該トランジスタを、高耐圧であり、かつより低いオン抵抗とすることができる。したがって高耐圧と高い駆動電流との双方の機能を備えるトランジスタを提供することができる。特に本実施の形態においては、ソース領域から延びる拡散層OFB2と、ドレイン領域から延びる拡散層OFB2との双方が、ウェル領域HVNWと接続するように延在する。このためチャネル領域の実質的な長さを短くする効果がより高められる。なお本実施の形態においては、拡散層OFB2におけるp型不純物濃度は、ウェル領域HVNWにおけるn型不純物濃度よりも高いことが好ましい。このようにすれば、拡散層OFB2がソース領域の一部として、チャネル長を実質的に短くし、オン抵抗を低くする効果をさらに高めることができる。また本実施の形態のように、高耐圧MOSトランジスタが全体として対称となるように配置されることにより、当該トランジスタに流れる電流の方向ソースからドレインへの方向、およびドレインからソースへの方向にかかわらず、オン状態の際に流れる駆動電流の特性を同様にすることができる。具体的には、たとえばソースからドレインへの方向に駆動電流が流れる場合と、ドレインからソースへの方向に駆動電流が流れる場合との間で、電流値が大きく異なるなどの不具合の発生を抑制し、上記両方の場合における電流特性の差をより小さくすることができる。このため、当該トランジスタの電気特性をより安定させることができる。次に、本実施の形態における高耐圧MOSトランジスタの上記の効果を、シミュレーション結果を用いて説明する。図10を参照して、図5図9に示す本実施の形態の、双方向SWに用いる双方向スイッチ用の高耐圧MOSトランジスタの解析モデルを用いて、ドレイン電流およびドレイン電圧耐圧の値を算出している。図10の解析モデルの形状は、図5および図9に示す高耐圧MOSトランジスタの断面形状に準ずる。なおゲート絶縁膜GIの厚み図の上下方向は300nmとしている。図10においてハッチングが太い領域は、ハッチングが細い領域よりも不純物濃度が高い。またハッチングが太い領域においてはハッチングが密な領域の方がハッチングが疎な領域よりも不純物濃度が高く、ハッチングが細い領域においてはハッチングが疎な領域の方がハッチングが密な領域よりも不純物濃度が高い。上記のように拡散層OFBおよびウェル領域HVNWはイオン注入技術を用いて形成されるため、その断面形状は図の下側において図の上側よりも左右方向の幅が小さくなる。図中における寸法WOFBおよびWHNWは、それぞれ当該断面図における拡散層OFBおよびウェル領域HVNWを注入する領域の幅である。図11のグラフの横軸はSPCW、すなわち一方の拡散層OFB2と他方の拡散層OFB2との最短距離図5参照を示している。図12のグラフはSPOW、すなわち一方の拡散層OFB2の最も外側の端部と、他方の拡散層OFB2の最も外側の端部との距離図5参照を示している。図13のグラフの横軸はSPadd、すなわち拡散層OFB2への不純物の注入される濃度を示す。また図11~図13のグラフの縦軸はIcsすなわち双方向スイッチ用のMOSトランジスタに流れるドレイン電流、およびBVoffすなわち双方向スイッチ用のMOSトランジスタのオフ状態時におけるドレイン電圧耐圧を相対値で示す。また各グラフの上方に記載されている数値は、各グラフを導出するシミュレーションを行なった解析モデルに入力した数値などの条件を示し、寸法の単位はμmである。図11を参照して、当該高耐圧MOSトランジスタの実質的なチャネル長を示すSPCWは、耐圧BVoffの値から1.5μm以上であることが好ましく、電流Icsの値から2.5μm以下であることが好ましい。BVoffとIcsとの双方の値から、2.0μmであることが最も好ましい。図12を参照して、BVoffおよびIcsの値は、SPOWの値を6μm以上8μm以下の範囲で変化させても大きく変化せず、許容範囲を保っている。図13を参照して、拡散層OFB2に注入される不純物の濃度が4E12cm2を超えると、BVoffの値が大幅に低下するため、当該濃度は2E12cm2以上4E12cm2以下であることが好ましく、3E12cm2であることがより好ましい。以上より、1対の拡散層OFB2の最短距離はかなり短く1.5μm程度にしてもオフ状態における耐圧を維持することができるといえる。また、拡散層OFB2を形成するためのイオン注入の量が過剰になると当該耐圧が低下するため、イオン注入の量に留意することにより、耐圧と駆動電流との双方を所望の値に制御することができるといえる。次に図14~図30を参照して、本実施の形態における半導体装置の製造方法について説明する。図14を参照して、たとえば抵抗率が1Ωcm以上50Ωcm以下である半導体基板SUBが準備される。この半導体基板SUBは、たとえばp型不純物が含まれるシリコン単結晶からなる基板であり、半導体チップCHP図1参照の土台として用いられる。図15~図20については、出力回路のHV-NMOSおよびHV-PMOS図2参照が形成される領域図15A~図20Aおよび双方向SW図2参照としての双方向PMOSが形成される領域図15B~図20Bの工程を示している。なお、同一図番号であるたとえば図15Aと図15Bとは同一工程を行なった態様を示している。図15ABを参照して、半導体基板SUBの主表面上に、たとえば熱酸化法を用いて、たとえばシリコン酸化膜からなる絶縁層IIIが形成される。次に、通常の写真製版技術およびエッチング技術により、絶縁層IIIの一部を薄くする。ここでは次にイオン注入しようとする領域において他の領域よりも絶縁層IIIが少し薄くなるようにエッチングされることが好ましい。次に、パターニングされた絶縁層IIIをマスクとして、通常のイオン注入技術を用いて、半導体基板SUBの内部の所望の領域に、n型不純物を有する埋め込み拡散層BSBが形成される。埋め込みの際には、たとえばアンチモンSbが50KeV以上200KeV以下のエネルギで1E12cm2以上1E14cm2以下の濃度で注入され、その後1000°C以上1200°C以下の温度で熱処理されることにより当該注入された不純物が拡散されることが好ましい。なお図15以降においては、n型不純物が注入された領域を-のマークで示している。図16ABを参照して、絶縁層IIIのパターンが除去された後、半導体基板SUBおよび埋め込み拡散層BSBの上面上を覆うように、通常のエピタキシャル成長法により、たとえばp型不純物を含むエピタキシャル層PEP第1の不純物層が形成される。エピタキシャル層PEPは、たとえば抵抗率が10Ωcm以上30Ωcm以下であることが好ましい。図17ABを参照して、エピタキシャル層PEPの表面上に、たとえば熱酸化法を用いて、たとえばシリコン酸化膜からなる絶縁層IIIが形成される。次に絶縁層III上に感光剤としてのフォトレジストPRが塗布され、通常の写真製版技術により当該フォトレジストPRがパターニングされる。次に、パターニングされたフォトレジストPRをマスクとして、通常のイオン注入技術により、フォトレジストPRに覆われない領域の真下のエピタキシャル層PEPの内部に、n型不純物が注入される。このとき、たとえばリンPが50KeV以上300KeV以下のエネルギで1E12cm2以上1E14cm2以下の濃度で注入されることが好ましい。ここでは絶縁層IIIを貫通するようにn型不純物が注入されることにより、エピタキシャル層PEPの表面がダメージを受けることが抑制されることが好ましい。図18ABを参照して、図17におけるフォトレジストPRが除去された後、再びフォトレジストPRが塗布され、図17と同様に通常の写真製版技術により当該フォトレジストPRがパターニングされる。次に、図17と同様のイオン注入技術により、フォトレジストPRに覆われない領域の真下のエピタキシャル層PEPの内部にn型不純物が注入される。図18の工程においては、所望の領域に、たとえばリンPが200KeV以上800KeV以下のエネルギで1E12cm2以上1E13cm2以下の濃度で注入されることが好ましい。このため図18Aと図17Aとを比較して、図18の工程においては、図17の工程よりも深い領域に不純物が注入される。図19ABを参照して、図18におけるフォトレジストPRが除去された後、再びフォトレジストPRが塗布され、図17と同様に通常の写真製版技術により当該フォトレジストPRがパターニングされる。次に、図17と同様のイオン注入技術により、フォトレジストPRに覆われない領域の真下のエピタキシャル層PEPの内部にp型不純物が注入される。ここでは、図19の断面図における、図17の工程において不純物が注入された領域に隣接する領域にp型不純物が注入される。このとき、たとえばボロンBが50KeV以上200KeV以下のエネルギで1E13cm2以上1E14cm2以下の濃度で注入されることが好ましい。なお図19においては、p型不純物が注入された領域をのマークで示している。図20ABを参照して、図17~図19の各工程においてエピタキシャル層PEPの内部に注入された不純物が、たとえば1000°C以上1300°C以下の温度で熱処理されることにより、下方へ押し込まれるように拡散される。この処理により、n型不純物を有する高耐圧ウェル領域HVNW、n型不純物を有する拡散層OFPおよびp型不純物を有する拡散層OFBが形成される。より具体的には、高耐圧ウェル領域HVNWは、図17に示す工程において注入されるn型不純物により形成される領域であり、拡散層OFPは、図18に示す工程において注入されるn型不純物により形成される領域である。拡散層OFBは、図19に示す工程において注入されるp型不純物により形成される領域である。図20Bに示す拡散層OFBは図5に示す拡散層OFBに相当し、図20Bに示す高耐圧ウェル領域HVNWは図5に示す高耐圧ウェル領域HVNWに相当する。このようにして、エピタキシャル層PEPの内部に高耐圧ウェル領域HVNW第2の不純物層が形成される。高耐圧ウェル領域HVNWを挟むように、エピタキシャル層PEPの内部に1対の拡散層OFB第3の不純物層が形成される。図21~図30については、出力回路のHV-NMOSおよびHV-PMOS図2参照が形成される領域図21A~図30A、双方向SW図2参照としての双方向PMOSが形成される領域図21B~図30Bおよび入力回路図1参照などに用いられる低電圧LowVoltage用NMOSLV-NMOSおよび低電圧用PMOSLV-PMOSが形成される領域図21C~図30Cの工程を示している。なお、同一図番号であるたとえば図21Aと図21Bと図21Cとは同一工程を行なった態様を示している。図21A~Cを参照して、たとえば通常のLOCOS法により、たとえばシリコン酸化膜からなるフィールド酸化膜FOが形成される。フィールド酸化膜FOは、高耐圧HVのMOSトランジスタが形成される領域図21AB参照および低電圧LVのMOSトランジスタが形成される領域図21C参照のいずれにおいても、エピタキシャル層PEPの最上面に沿う方向に関する隣接する構成要素領域間の電気的な絶縁のために形成される絶縁層である。またフィールド酸化膜FOは、特に高耐圧HVのMOSトランジスタが形成される領域図21AB参照においては、形成するMOSトランジスタのゲート酸化膜たとえば図5のゲート絶縁膜GIとして形成されることが好ましい。ただし、たとえばLOCOS法を用いずに通常のCVDChemicalVaporDeposition法を用いてフィールド酸化膜FO高耐圧MOSトランジスタにおけるゲート絶縁膜GIを形成してもよい。図21A~図30Aにおいては、高耐圧NMOSトランジスタが形成される領域をHV-N、高耐圧PMOSトランジスタが形成される領域をHV-Pと示している。図21C~図30Cにおいては、低電圧NMOSトランジスタが形成される領域をLV-N、低電圧PMOSトランジスタが形成される領域をLV-Pと示している。図22A~Cを参照して、まず保護膜として、熱酸化法により形成されるシリコン酸化膜、窒化膜、およびCVD法により形成されるシリコン酸化膜がこの順に積層されるように形成される。図22においては熱酸化法により形成されるシリコン酸化膜を記号IIで記し、窒化膜およびCVD法により形成されるシリコン酸化膜をまとめて絶縁層IIIとして記している。次に通常の写真製版技術およびエッチング技術により、上記保護膜がパターニングされる。さらにエピタキシャル層PEPの最上面からたとえば埋め込み拡散層BSBに達する深さとなるように溝部TRをエッチングする。この溝部TRはたとえば埋め込み拡散層BSBが形成された領域や、双方向SWが形成される領域を他の領域と分離するために形成される。図23A~Cを参照して、溝部TRの内壁面に熱酸化法によるシリコン酸化膜からなる絶縁層IIIを形成した後、溝部TRの内部にたとえば多結晶シリコン膜PYが充填される。この処理においてはたとえばCVD法が用いられる。次に、通常のエッチング技術を用いて、たとえばエピタキシャル層PEPの上面上に形成された多結晶シリコン膜が除去され、溝部TRの内部の多結晶シリコン膜PYの上面上の領域が酸化される。その後、図22の工程において形成された保護膜が除去される。図24A~Cを参照して、たとえばHV-NMOSおよびHV-PMOS形成領域、ならびにLV-NMOSおよびLV-PMOS形成領域において、通常の写真製版技術およびイオン注入技術により、エピタキシャル層PEP内の所望の領域に拡散層NWが形成される。拡散層NWは、たとえば図15の工程と同様のイオン注入技術を用いて、エピタキシャル層PEPの表面上に形成された薄膜をマスク保護膜として用いながら形成される、n型不純物を有する領域である。たとえばリンPが15KeV以上800KeV以下のエネルギで1E12cm2以上1E14cm2以下の濃度で、異なるエネルギを多段階に用いることにより注入されることが好ましい。図25A~Cを参照して、エピタキシャル層PEP内の所望の領域に拡散層PWが形成される。拡散層PWは、図24の工程と同様の通常の写真製版技術およびイオン注入技術を用いて形成される。ここでは、たとえばボロンBが10KeV以上500KeV以下のエネルギで1E12cm2以上1E14cm2以下の濃度で、異なるエネルギを多段階に用いることにより注入されることが好ましい。図25Bに示す拡散層PWは図5に示す拡散層PWに相当する。このようにして、拡散層OFBの内部に1対の拡散層PW第4の不純物層が形成される。図26Bを参照して、双方向PMOS形成領域におけるエピタキシャル層PEPの表面最上面の所望の領域に拡散層OFB2第5の不純物層が形成される。ここでは拡散層OFB2は、ゲート電極GEの真下に配置される高耐圧ウェル領域HVNWの配置される方向へ向かうように、拡散層OFBから基板SUBの主表面に沿って突出するように形成されることが好ましく、拡散層OFB2はゲート電極GEの真下に配置される高耐圧ウェル領域HVNWと接続してもよい。1対の拡散層OFB2のうち少なくとも一方は、拡散層OFBから延びて高耐圧ウェル領域HVNWを接続するように形成されることが好ましい。図26Bにおいては双方の拡散層OFB2が、拡散層OFBと高耐圧ウェル領域HVNWとを接続するように形成されている。拡散層OFB2は、図24および図25の工程と同様のイオン注入技術を用いて形成される。ここでは、たとえばボロンBが100KeV以上800KeV以下のエネルギで1E12cm2以上1E13cm2以下の濃度で注入されることが好ましい。図26Bに示す拡散層OFB2は図5に示す拡散層OFB2に相当する。以上により、拡散層PWにおける不純物濃度は、拡散層OFBおよび拡散層OFB2における不純物濃度よりも高くなり、拡散層OFB2における不純物濃度は、拡散層OFBにおける不純物濃度よりも高くなるように、拡散層が形成されることが好ましい。さらに拡散層OFB2におけるp型不純物濃度は、ウェル領域HVNWにおけるn型不純物濃度よりも高くなるように、拡散層OFB2が形成されることが好ましい。本実施の形態においては、以上の手順により、拡散層OFB,PW,OFB2における不純物は第1導電型の不純物であり、高耐圧ウェル領域HVNWにおける不純物は、第1導電型とは異なる第2導電型の不純物であることが好ましい。本実施の形態においては、拡散層OFBおよび拡散層PWは、単一の高耐圧MOSトランジスタの全体において、高耐圧ウェル領域HVNWに対して、位置および形状が対称となるように配置されることが好ましい。本実施の形態においては、拡散層OFB2は、少なくともその一部がゲート電極GEと平面的に重なるように形成されることが好ましい。本工程の際にはHV-NMOSおよびHV-PMOS形成領域、ならびにLV-NMOSおよびLV-PMOS形成領域においては処理がなされなくてもよいため、図26Aおよび図26Cにおいてはそれぞれ図25Aおよび図25Cと同様の図示がなされている。図26Bに示す拡散層OFB2は、図21に示すフィールド酸化膜FOゲート絶縁膜GIが形成された後、次に示すゲート電極GEが形成される前であれば、工程順は入れ替えることができる。すなわち図21~図25に示すいずれの工程の直後に、図26Bに示す拡散層OFB2が形成されてもよい。図27Cを参照して、まず特にLV-NMOSおよびLV-PMOS形成領域に形成されるゲート絶縁膜GIが、たとえば熱酸化法により形成される。その後、図27A~図27Cを参照して、CVD法により多結晶シリコンの薄膜が形成され、さらにスパッタ法によりWSiの薄膜が形成される。次に通常の写真製版技術およびエッチング技術により、上記の多結晶シリコンおよびWSiの薄膜がパターニングされる。多結晶シリコンパターンGEとWSiパターンSCとが積層された構造が、ゲート電極として形成される。次に図示されないが、特にLV-NMOSおよびLV-PMOS形成領域において、図24および図25に示す通常の写真製版技術およびイオン注入技術を用いて、いわゆるLDDLightlyDopedDrain領域が形成される。具体的には、たとえばボロンBが10KeV以上50KeV以下のエネルギで1E13cm2以上1E14cm2以下の濃度で注入され、さらにたとえばリンPが10KeV以上30KeV以下のエネルギで1E13cm2以上1E14cm2以下の濃度で注入されることにより、上記LDD領域が形成される。図28A~図28Cを参照して、CVD法によりシリコン酸化膜を形成した後エッチバックすることにより、ゲート電極GEのサイドウォールとしての側壁絶縁層SIが形成される。さらに、通常の写真製版技術およびイオン注入技術を用いて、n型のコンタクト拡散層NWCと、p型のコンタクト拡散層PWCとが、それぞれ形成される。コンタクト拡散層NWCは、たとえば砒素Asが10KeV以上100KeV以下のエネルギで1E13cm2以上1E16cm2以下の濃度で注入されることにより形成される。コンタクト拡散層PWCは、たとえばボロンBが10KeV以上100KeV以下のエネルギで1E13cm2以上1E16cm2以下の濃度で注入されることにより形成される。図29A~図29Cを参照して、ここまでの工程で形成された各構成要素領域をすべて覆うように、たとえばCVD法により、シリコン酸化膜からなる層間絶縁層IIIが形成される。次に、通常の写真製版技術およびエッチング技術により、コンタクト拡散層NWC,PWCの真上における層間絶縁層IIIがエッチングされ、ギャップGPが形成される。図30A~図30Cを参照して、ギャップGPの内壁および底面のバリアメタルとして、たとえばチタンTiと窒化チタンTiNとがスパッタ法により形成される。次に、ギャップGPの内部を充填するため、たとえばCVD法によってタングステンWがギャップGPの内部に埋め込まれる。その後エッチバックすることにより、図29の工程で形成された絶縁層IIIの上面上のチタン、窒化チタン、タングステンの薄膜が除去される。以上によりコンタクト層CT図5参照が形成される。さらにたとえばスパッタ法によりアルミニウムの薄膜が形成された後、通常の写真製版技術およびエッチング技術によりパターニングされることにより、アルミニウム配線AL1が所定の位置に形成され、ソース電極線S、ゲート電極線Gおよびドレイン電極線Dなどが形成される。以上により、図30B中には、図5に示す、双方向スイッチ用の高耐圧MOSトランジスタが形成され、その他の領域においても高耐圧低電圧MOSトランジスタが形成される。実施の形態2本実施の形態は、実施の形態1と比較して、エピタキシャル層の導電型において異なっている。以下、図31を用いて、本実施の形態について説明する。図31における双方向スイッチ用の高耐圧MOSトランジスタは、図5に示す実施の形態1に係る双方向スイッチ用の高耐圧MOSトランジスタと比較して、エピタキシャル層NEPの導電型がn型である点においてのみ異なっている。すなわち本実施の形態においては、エピタキシャル層NEPとウェル領域HVNWとがいずれもn型の不純物を含んでおり、エピタキシャル層NEP第1の不純物層とウェル領域HVNW第2の不純物層との導電型が同一ここではいずれもn型不純物を含むになっている。図31に示す本実施の形態の高耐圧MOSトランジスタの構成は、図5に示す実施の形態1の構成と比較して、以上の点において異なっており、他の点においては図5に示す実施の形態1の構成と同様である。このため図31において、同一の要素については同一の符号を付しその説明を繰り返さない。本実施の形態のように、エピタキシャル層NEPとウェル領域HVNWとの導電型を同じにすれば、たとえウェル領域HVNWの深い領域図の下側においてn型不純物の濃度が低下しても、ウェル領域HVNWの周囲のエピタキシャル層NEPに含まれるn型不純物がウェル領域HVNWにn型不純物を補うことができる。このため本実施の形態においては実施の形態1における高耐圧MOSトランジスタに比べて、ウェル領域HVNWにおけるn型不純物の濃度を高くすることができる。その結果、オフ状態の際に拡散層OFB2p型とウェル領域HVNWn型との間でパンチスルー現象による電流の発生を抑制することができ、実施の形態1よりもさらに耐圧の低下を抑制する効果が高められる。本実施の形態の製造方法においては、実施の形態1における図16に示す工程において、n型不純物を含むエピタキシャル層NEP第1の不純物層が形成される点において実施の形態1の製造方法と異なる。しかし他の工程においては、実施の形態1の製造方法と同様である。本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態3本実施の形態は、実施の形態1と比較して、各構成要素の導電型などにおいて異なっている。以下、図32~図34を用いて、本実施の形態について説明する。図32における双方向スイッチ用の高耐圧MOSトランジスタは、図5に示す実施の形態1に係る双方向スイッチ用の高耐圧MOSトランジスタと比較して、第1の不純物層エピタキシャル層NEP、第2の不純物層高耐圧ウェル領域HVPW、第3の不純物層OFP、第4の不純物層拡散層NW、第5の不純物層OFP2およびコンタクト拡散層NWCの導電型が異なっている。すなわち高耐圧ウェル領域HVPWはp型の不純物を有しており、拡散層OFP,OFP2はn型の不純物を有している。n型の不純物は実施の形態1と同様にたとえばリンPの不純物であり、p型の不純物は実施の形態1と同様にたとえばボロンBの不純物であることが好ましい。また図32のトランジスタには、埋め込み拡散層BSBが形成されていない。以上の点において、図32のトランジスタは図31のトランジスタと異なる。図33における双方向スイッチ用の高耐圧MOSトランジスタは、図32の高耐圧MOSトランジスタと比較して、エピタキシャル層PEPがp型の不純物層である点においてのみ異なっている。図34における双方向スイッチ用の高耐圧MOSトランジスタは、図31の高耐圧MOSトランジスタと比較して、埋め込み拡散層BSBが形成されていない点において異なっている。図32~図34に示す本実施の形態の高耐圧MOSトランジスタの構成は、上記の他の高耐圧MOSトランジスタの構成と比較して、以上の点において異なっており、他の点においては図5に示す実施の形態1の構成と同様である。このため図32~図34において、同一の要素については同一の符号を付しその説明を繰り返さない。本実施の形態の各実施例のように、適宜各構成要素における不純物の導電型が変化しても、たとえば実施の形態1および実施の形態2と同様の位置および形状となり、実施の形態1と同様の不純物濃度の大小関係たとえば図32において、拡散層NWは拡散層OFP,OFP2より不純物濃度が高く、拡散層OFP2は拡散層OFPより不純物濃度が高いとすれば、実施の形態1および実施の形態2と同様の作用効果を奏することができる。本実施の形態の製造方法においては、実施の形態1の製造方法を構成する一部の工程において、形成される不純物層の導電型が実施の形態1と異なる。たとえば図32に示す高耐圧MOSトランジスタを形成する際には、図20Bの工程において、高耐圧ウェル領域HVNWの代わりに、p型不純物を含む高耐圧ウェル領域HVPWが形成される。このため図17に示す工程において、高耐圧ウェル領域HVPWが形成される領域には、n型不純物の代わりにp型不純物であるたとえばボロンBが注入される。同様に、図20Bの工程において、拡散層OFBの代わりに、n型不純物を含む拡散層OFPが形成される。このため図19に示す工程において、拡散層OFPが形成される領域には、p型不純物の代わりにn型不純物であるたとえばリンPが注入される。他の領域においても同様に、実施の形態1の高耐圧MOSトランジスタと導電型が異なる領域拡散層においては、異なる導電型の不純物を注入することにより当該領域拡散層が形成されることが好ましい。図32に示す高耐圧MOSトランジスタはいわゆるnチャネル型トランジスタであるため、図32に示すトランジスタの製造方法においては、実施の形態1の図15B~30Bに示す双方向PMOS形成領域は、双方向NMOS形成領域となる。図33に示す高耐圧MOSトランジスタもいわゆるnチャネル型トランジスタであるため、上記と同様に、実施の形態1の図15B~図30Bに示す双方向PMOS形成領域は、双方向NMOS形成領域となる。本実施の形態においても、実施の形態1と同様に、拡散層OFB,PW,OFB2における不純物は第1導電型の不純物であり、高耐圧ウェル領域HVNWにおける不純物は、第1導電型とは異なる第2導電型の不純物であることが好ましい。本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態4本実施の形態は、実施の形態1と比較して、拡散層OFB2の構成において異なっている。以下、図35~図37を用いて、本実施の形態について説明する。図35における双方向スイッチ用の高耐圧MOSトランジスタは、図5に示す実施の形態1に係る双方向スイッチ用の高耐圧MOSトランジスタと比較して、片方の拡散層OFB2が欠落している点において異なっている。具体的には、ソース電極線Sの拡散層OFBから、ウェル領域HVNWの配置される方向へ、突出するように延びる拡散層OFB2が形成されていない。ただしドレイン電極線Dの拡散層OFBから、ウェル領域HVNWの配置される方向へ、突出するように延びる拡散層OFB2は、実施の形態1と同様に、ウェル領域HVNWと接続するように形成されている。その結果、図35の高耐圧MOSトランジスタは、単一の高耐圧MOSトランジスタの全体において、高耐圧ウェル領域HVNWに対して、位置および形状が対称となるように配置されていない。図36における双方向スイッチ用の高耐圧MOSトランジスタは、図5に示す実施の形態1に係る双方向スイッチ用の高耐圧MOSトランジスタと比較して、片方の拡散層OFB2が他方の拡散層OFB2よりも、エピタキシャル層PEPの最上面に沿って延びる長さが短い。具体的には、ソース電極線Sの拡散層OFBから、ウェル領域HVNWの配置される方向へ、突出するように延びる拡散層OFB2は、ドレイン電極線Dの拡散層OFBから、ウェル領域HVNWの配置される方向へ、突出するように延びる拡散層OFB2よりも図の左右方向に延びる長さが短い。すなわち、ソース電極線Sの拡散層OFBから、ウェル領域HVNWの配置される方向へ、突出するように延びる拡散層OFB2は、ウェル領域HVNWと接続されていない。その結果、図36の高耐圧MOSトランジスタは、単一の高耐圧MOSトランジスタの全体において、高耐圧ウェル領域HVNWに対して、位置および形状が対称となるように配置されていない。図35~図36に示す本実施の形態の高耐圧MOSトランジスタの構成は、図5に示す実施の形態1の構成と比較して、以上の点において異なっており、他の点においては図5に示す実施の形態1の構成と同様である。このため図35~図36において、同一の要素については同一の符号を付しその説明を繰り返さない。図37のグラフの横軸、縦軸は図7のグラフと同様、それぞれ双方向スイッチ用の高耐圧MOSトランジスタに印加されるドレイン電圧、ドレイン電流を示している。本実施の形態のように、片方の拡散層OFB2が欠落したり短くなったりしても、他方の拡散層OFB2が図5に示す実施の形態1のトランジスタと同様の構成を有していれば、オン状態におけるチャネル長を実質的に短くする効果を奏し、オン抵抗の増加を抑制する効果を奏する。ただし図5に示す実施の形態1のトランジスタのように、双方の拡散層OFB2が、ウェル領域HVNWに接続されるように配置されれば、図35および図36に示す本実施の形態のトランジスタと比べて、上記のチャネル長を実質的に短くし、オン抵抗の増加を抑制する効果をより高めることができるため、ドレイン電流がより高くなる。しかし本実施の形態においても実施の形態1と同様に、オフ状態時の耐圧の減少を抑制することができ、高耐圧トランジスタとしての機能を確保することができる。本実施の形態に係る高耐圧MOSトランジスタは、たとえばドレインからソースの一方向のみに電流を流す用途のトランジスタに用いることにより、オン抵抗の増加およびオフ状態時の耐圧の低下を抑制する効果が高められる。つまり本実施の形態の高耐圧MOSトランジスタは、双方向スイッチ用として用いられなくてもよい。本実施の形態の製造方法においては、実施の形態1の図26Bに示す工程において形成される拡散層OFB2の、図の左右方向に関する寸法が異なる点において、実施の形態1の製造方法と異なる。また本実施の形態に係る高耐圧MOSトランジスタは、拡散層OFB2が高耐圧ウェル領域HVNWに対して対称となるように配置されない。上記のように本実施の形態の高耐圧MOSトランジスタは、双方向スイッチ用として用いられなくてもよい。この場合、図35および図36に示すトランジスタの製造方法においては、実施の形態1の図15B~図30Bに示す双方向PMOS形成領域は、たとえば片方向PMOS形成領域となる。図35~図36に示す構成は、たとえば実施の形態2および実施の形態3に示す各種構成を有する高耐圧MOSトランジスタと組み合わせて用いられてもよい。本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。以上に述べた本発明に係る高耐圧MOSトランジスタは、すべてp型不純物を有する半導体基板SUB上に形成されているが、n型不純物を有する半導体基板SUB上に本発明に係る高耐圧MOSトランジスタを適用してもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"