電源電位と異なる第1の電位を生成する電源回路と、前記第1の電位と異なる第2の電位と前記第1の電位とが供給され、端子切替信号に基づいて前記第1の電位及び前記第2の電位の少なくとも一方を出力する駆動回路と、前記駆動回路の出力に応じて共通端子と高周波端子との接続を切り替えるスイッチ部と、前記端子切替信号の変化を検出し、前記第1の電位の極性と等しい極性の電荷を前記駆動回路に供給して前記第1の電位を補正する補正回路と、を備えたことを特徴とする半導体スイッチ。前記補正回路は、前記端子切替信号の変化を検出してパルス信号を生成するパルス発生回路と、前記パルス信号を増幅する増幅回路と、前記増幅回路と前記駆動回路との間に接続された容量性素子と、を有することを特徴とする請求項1記載の半導体スイッチ。前記パルス発生回路は、前記端子切替信号が規定値のとき前記パルス信号を生成することを特徴とする請求項1または2に記載の半導体スイッチ。前記第1の電位は、負であり、前記増幅回路は、前記パルス信号を入力したときハイレベルからローレベルに相対的に速く低下して、前記パルス信号のパルス幅経過後にローレベルからハイレベルに相対的に遅く上昇する負パルスを生成することを特徴とする請求項1~3のいずれか1つに記載の半導体スイッチ。前記第1の電位は、正であり、前記第2の電位は、前記第1の電位よりも低く、前記増幅回路は、前記パルス信号を入力したときローレベルからハイレベルに相対的に早く上昇して、前記パルス信号のパルス幅経過後にハイレベルからローレベルに相対的に遅く低下する正パルスを生成することを特徴とする請求項1~3のいずれか1つに記載の半導体スイッチ。電波を放射し受信するアンテナと、送信信号を変調して前記アンテナを介して送信する送信回路と、前記アンテナを介して受信した高周波信号を復調する受信回路と、前記アンテナと前記送信回路と前記受信回路とがそれぞれ端子に接続され、前記アンテナを前記送信回路または前記受信回路に切替えて接続する請求項1~5のいずれか1つに記載の半導体スイッチと、前記半導体スイッチに端子切替信号を出力する無線制御回路と、を備えたことを特徴とする無線機器。本発明の実施形態は、端子切替時の歪みの増加を抑制した半導体スイッチ及び無線機器を提供する。実施形態によれば、電源回路と、駆動回路と、スイッチ部と、補正回路と、を備えた半導体スイッチが供給される。前記電源回路は、電源電位と異なる第1の電位を生成する。前記駆動回路は、前記第1の電位と異なる第2の電位と前記第1の電位とが供給され、端子切替信号に基づいて前記第1の電位及び前記第2の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて共通端子と高周波端子との接続を切り替える。前記補正回路は、前記端子切替信号の変化を検出し、前記第1の電位の極性と等しい極性の電荷を前記駆動回路に供給して前記第1の電位を補正する。以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る半導体スイッチの構成を例示するブロック図である。図1に表したように、半導体スイッチ1においては、SOI基板2上に、共通端子ANTと、各高周波端子RF1~RF6と、の端子間の接続を切り替えるスイッチ部3が設けられている。スイッチ部3は、駆動回路4から出力される制御信号に応じて端子間の接続を切り替える。なお、スイッチ部3は、例えばMOSFETにより構成することができる。インタフェース回路5は、端子切替信号INをデコードして、デコードされた信号を駆動回路4に出力する。なお、インタフェース回路5に入力する端子切替信号INは、パラレルデータ及びシリアルデータのいずれでもよい。駆動回路4は、インタフェース回路5を介して入力された端子切替信号INに応じて、制御信号を生成する。駆動回路4には、オフ電位Voffとして第1の電位Vn、オン電位Vonとして第2の電位が供給される。ここで、オン電位Vonは、制御信号のハイレベルの電位である。オン電位Vonは、例えば、スイッチ部3の各FETのゲートに印加して各FETをオンさせ、かつ、そのオン抵抗が十分小さい値になる電位である。また、オフ電位Voffは、制御信号のローレベルの電位である。オフ電位は、例えば、スイッチ部3の各FETのゲートに印加して各FETをオフさせ、かつ、高周波信号が重畳してもオフの状態を十分維持できる電位である。半導体スイッチ1においては、第2の電位は、電源端子8に供給される正の電源電位Vddが、高電位電源端子9を介して駆動回路4に供給される。第1の電位Vnは、SOI基板2上に設けられた電源回路7から低電位電源端子9aを介して供給される。電源回路7は、電源電位Vddから負の第1の電位Vnを生成する。図11において説明するように、端子切替信号INの変化に応じて、スイッチ部3が端子間の接続を切り替えたとき、第1の電位Vnは変動する。第1の電位Vnの定常値は、上記のオフ電位Voffに等しく設定される。低電位電源端子9aには、補正回路6が接続されている。図6において説明するように、補正回路6は、端子切替信号INの変化を検出し、第1の電位Vnの極性と等しい極性の電荷を駆動回路4に供給して第1の電位Vnを補正する。図1においては、第1の電位Vnは負である。補正回路6は、負の極性の電荷を駆動回路4に供給する。半導体スイッチ1は、端子切替信号INに応じて、共通端子ANTと高周波端子RF1~RF6との間の接続を切り替えるSP6TSinglePole6Throwのスイッチである。スイッチ部3は、多ポートを有し、マルチモードマルチバンドの無線機器などに用いることができる。なお、以下の説明においては、SP6Tスイッチの構成を例示して説明するが、他の構成のスイッチに対しても同様に適用でき、lPkTlは自然数、kは2以上の自然数スイッチを構成することもできる。次に各部について説明する。図2は、図1に表した半導体スイッチのスイッチ部の構成を例示する回路図である。図2に表したように、スイッチ部3aにおいては、SP6Tスイッチの構成を例示している。共通端子ANTと各高周波端子RF1、RF2、RF3、RF4、RF5、RF6との間には、それぞれ第1のスイッチ素子13a、13b、13c、13d、13e、13fが接続されている。第1のスイッチ素子13a、13b、13c、13d、13e、13fをそれぞれオンさせることにより、共通端子ANTと各高周波端子RF1、RF2、RF3、RF4、RF5、RF6との間が導通する。第1のスイッチ素子13aにおいては、n段nは自然数のスルーFETT11、T12、...、T1nが直列に接続されている。スルーFETT11、T12、...、T1nの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Con1aが入力される。第1のスイッチ素子13b、13c、13d、13e、13fは、それぞれ第1のスイッチ素子13aと同一構成である。第1のスイッチ素子13b、13c、13d、13e、13fには、それぞれ制御信号Con2a、Con3a、Con4a、Con5a、Con6aが入力される。各高周波端子RF1、RF2、RF3、RF4、RF5、RF6と接地GNDとの間には、それぞれ第2のスイッチ素子14a、14b、14c、14d、14e、14fが接続されている。第2のスイッチ素子14a、14b、14c、14d、14e、14fは、第1のスイッチ素子13a、13b、13c、13d、13e、13fがそれぞれオフのときに各高周波端子RF1、RF2、RF3、RF4、RF5、RF6に流れる漏洩電流を接地GNDに逃がして、各高周波端子RF1、RF2、RF3、RF4、RF5、RF6間のアイソレーションを改善する。第2のスイッチ素子14aにおいては、m段mは自然数のシャントFETS11、S12、...、S1mが直列に接続されている。シャントFETS11、S12、...、S1mの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Con1bが入力される。第2のスイッチ素子14b、14c、14d、14e、14fは、それぞれ第2のスイッチ素子14aと同一構成である。第2のスイッチ素子14b、14c、14d、14e、14fには、それぞれ制御信号Con2b、Con3b、Con4b、Con5b、Con6bが入力される。例えば、以下のように制御すると、高周波端子RF1と共通端子ANTとの間が導通する。高周波端子RF1と共通端子ANTとの間の第1のスイッチ素子13aをオンとし、高周波端子RF1と接地GNDとの間の第2のスイッチ素子14aをオフとする。すなわち、第1のスイッチ素子13aの各スルーFETT11、T12、...、T1nをすべてオンとし、第2のスイッチ素子14aの各シャントFETS11、S12、...、S1mをすべてオフとする。同時に、他の各高周波端子RF2、RF3、RF4、RF5、RF6と共通端子ANTとの間の第1のスイッチ素子13b、13c、13d、13e、13fをすべてオフとし、他の各高周波端子RF2、RF3、RF4、RF5、RF6と接地GNDとの間の第2のスイッチ素子14b、14c、14d、14e、14fをすべてオンとする。すなわち、第1のスイッチ素子13b、13c、13d、13e、13fの各スルーFETをすべてオフとし、第2のスイッチ素子14b、14c、14d、14e、14fの各シャントFETをすべてオンとする。上記の場合、制御信号Con1aはオン電位Von、制御信号Con2b、Con3b、Con4b、Con5b、Con6bはオン電位Von、制御信号Con1bはオフ電位Voff、制御信号Con2a、Con3a、Con4a、Con5a、Con6aはオフ電位Voffに設定される。上記のとおり、オン電位Vonは、各FETが導通状態となり、かつ、そのオン抵抗が十分小さい値になる電位である。オフ電位Voffは、各FETが遮断状態となり、かつ、RF信号が重畳しても遮断状態を十分維持できる電位である。オン電位Vonが所望の電位例えば、2.4Vよりも低いと導通状態のFETのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のFETで発生する歪オン歪が増大する。また、オフ電位Voffが所望の電位よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のFETで生成する歪オフ歪が増大する。しかし、オフ電位Voffが負側に大きすぎてもオフ歪が劣化する。オフ電位Voffには、最適点が存在する。半導体スイッチ1のような多ポートスイッチにおいては、オン状態の第1のスイッチ素子は1つであるのに対し、オフ状態の第1のスイッチ素子はポート数-1個だけ存在するためオフ歪が問題となる。例えば、GSM方式においては、入力電力の許容最大値は35dBmと大きく、この時の高調波歪を抑制することは重要である。高調波歪の規定値として例えば、-80dBc以下であることが要求される。図3は、図2に表したスイッチ部の3次高調波歪のオフ電位Voff依存性を表す特性図である。図3においては、入力電力が35dBm、スイッチ部3のスルーFET及びシャントFETの段数がn=m=16のときの3次高調波歪のオフ電位Voff依存性を表している。オフ電位Voffが-1.4Vのとき、3次高調波歪は最小値-81dBcになる。オフ電位Voffが最適値から変動すると、3次高調波歪などのオフ歪は劣化する。スイッチ部3aの各FETのゲート電位を上記のオフ電位Voffまたはオン電位Vonに制御する制御信号は、図1に表わした駆動回路4で生成される。図4は、図1に表した半導体スイッチのインタフェース回路及び駆動回路の構成を例示する回路図である。図4に表したように、インタフェース回路5aは、入力された端子切替信号INをデコードする。半導体スイッチ1においては、SP6Tのスイッチ部3を備えている。そのため、インタフェース回路5aは、3ビットの端子切替信号INをデコードしている。ここで、端子切替信号INは、LSB側から、それぞれIN1、IN2、IN3の3ビットで構成されている。また、インタフェース回路5aは、6ビットの信号D1LSB、D2、D3、D4、D5、D6MSBを出力する。なお、端子切替信号INとして、6ビットの信号が入力される場合、またはスイッチ部3の端子数が2つの場合は、インタフェース回路5aは不要である。また、図4においては、端子切替信号INがパラレル信号の場合の構成を例示しているが、シリアル信号の場合についても同様に構成することができる。なお、インタフェース回路5aには電源電位Vddが供給される。インタフェース回路5aでデコードされた信号デコード信号D1~D6は、駆動回路4に入力される。駆動回路4は、6つのレベルシフト回路12a~12fで構成される。図1に表したように駆動回路4の高電位電源端子9は電源端子8に接続されている。そのため、駆動回路4には、高電位電源端子9を介して、第2の電位として電源電位Vddが供給される。また、駆動回路4には、低電位電源端子9aを介して、負の第1の電位Vnが供給される。レベルシフト回路12a~12fは、デコード信号D1~D6を入力し、ハイレベルが電源電位Vdd第2の電位、ローレベルが第1の電位Vnにレベルシフトして制御信号Con1~Con6a、Con1b~Con6bとして出力する。レベルシフト回路12aは、デコード信号D1~D6のLSBである信号D1を入力して、制御信号Con1a、Con1bを出力する。レベルシフト回路12b~12fは、それぞれ、デコード信号D1~D6の1ビットを入力して、制御信号Con2a、Con2b~Con6a、Con6bを出力する。図5は、レベルシフト回路の構成を例示する回路図である。図5においては、駆動回路4を構成するレベルシフト回路12aの構成を例示している。駆動回路4を構成する他のレベルシフト回路12b~12fは、レベルシフト回路12aと同様に構成される。レベルシフト回路12aにおいては、CMOScomplementarymetaloxidesemiconductorのインバータ15は、デコード信号のLSBである信号D1の反転信号D1-を生成する。信号D1、D1-は、差動信号として、一対のNチャンネル型MOSFET以下、NMOSN11、N12と、一対のPチャンネル型MOSFET以下、PMOSP11、P12に入力される。PMOSP11、P12のゲートには、それぞれ信号D1-、D1が入力される。PMOSP11、P12のそれぞれのソースには、高電位電源端子9を介して、電源電位Vddが供給される。また、PMOSP11のドレインは、NMOSN11のドレインと接続される。PMOSP11のドレイン及びNMOSN11のドレインから、制御信号Con1aが出力される。PMOSP12のドレインは、NMOSN12のドレインと接続される。PMOSP12のドレイン及びNMOSN12のドレインから、制御信号Con1bが出力される。制御信号Con1a、Con1bは、差動信号として、レベルシフト回路12aから出力される。NMOSN11、N12のソースは、それぞれ低電位電源端子9aに接続されている。NMOSN11のゲートは、NMOSN12のドレインと接続される。NMOSN12のゲートは、NMOSN11のドレインと接続される。制御信号Con1aは、第1のスイッチ素子13aのスルーFETの各ゲートに供給される。制御信号Con1bは、第2のスイッチ素子14aのシャントFETの各ゲートに供給される。各ゲートは、端子切替信号ININ1~IN3に応じて、オン電位Vonまたはオフ電位Voffになる。例えば、信号D1がローレベル0Vとすると、制御信号Con1bの電位は、電源電位Vddと等しくなり例えば、2.4V、制御信号Con1aの電位は、第1の電位Vnと等しくなる例えば、-1.5V。レベルシフト回路12aは、オン電位Vonとして電源電位Vdd例えば、2.4V、オフ電位Voffとして第1の電位Vn例えば、-1.5Vを出力する。なお、レベルシフト回路12aとしては、ハイレベルが電源電圧Vdd、ローレベルが0Vであるデコード信号D1、D1-を、ハイレベルが電源電位Vdd、ローレベルが第1の電位Vnの制御信号Con1a、Con1bにレベルシフトできればよい。レベルシフト回路12aは、図5に表した構成でなくてもよく、他の構成でもよい。レベルシフト回路12b~12fについても同様である。図6は、図1に表した半導体スイッチの電源回路の構成を例示する回路図である。図6に表したように、電源回路7においては、発振回路16、チャージポンプ17、ローパスフィルタ18、クランプ回路19が設けられている。発振回路16は、奇数段のインバータで構成されたリングオシレータ41、出力バッファ42、バイアス回路43とで構成され、差動クロックCK、CK-を出力する。バイアス回路43は、リングオシレータ41及び出力バッファ42にバイアスを供給する。バイアス回路43の抵抗R2は、リングオシレータ41及び出力バッファ42に流れる電流を規定している。チャージポンプ17は、直列接続した3つのダイオードと、各ダイオード間に一端が接続された2つの容量とを有する。直列接続した3つのダイオードのカソード側は、接地GNDに接続され、アノード側は、ローパスフィルタ18に接続されている。各容量の他端には、発振回路16から差動クロックCK、CK-が交互に供給されている。差動クロックCK、CK-による電荷の蓄積、移動によりチャージポンプ17に負の電圧が生成される。ローパスフィルタ18は、抵抗と容量で構成され、チャージポンプ17の出力のノイズを除去する。低電位電源端子9aに接続されたローパスフィルタ18の出力容量Cnの接地GNDに対する端子電圧が、第1の電位Vnになる。なお、負の第1の電位Vnを生成する電源回路7について説明したが、同様に電源電位Vddよりも高い正の電位を生成する電源回路を構成することもできる。クランプ回路19は、低電位電源端子9aと接地GNDとの間に接続され、第1の電位Vnを安定化する。図5においては、クランプ回路19として、ダイオード接続した2段のNMOSクランプ回路による構成を例示している。各NMOSのしきい値電圧は、例えば、-0.7Vであり、第1の電圧Vnは、-1.4Vにクランプされる。しかし、クランプ回路19は、第1の電位Vnを安定化できればよく、他の構成も可能である。例えば、バンドギャップリファレンス回路を用いたレギュレータ回路で構成してもよい。この場合、温度や素子特性のばらつきによる第1の電位Vnの変動を抑制することもできる。図7は、図1に表した半導体スイッチの補正回路の構成を例示する回路図である。図7に表したように、補正回路6においては、パルス発生回路20は、端子切替信号INの各ビットの信号IN1LSB、IN2、IN3MSBのそれぞれの変化をエッジ検出回路22a、22b、22cで検出している。そして、論理和回路OR23は、エッジ検出回路22a、22b、22cのそれぞれの出力の論理和を生成し、パルス信号Vgとして出力する。エッジ検出回路22aは、例えば、図8に表したように構成することができる。また、図9は、図8に例示したエッジ検出回路22aの主要な信号のタイミングチャートを表している。また、エッジ検出回路22b、22cは、エッジ検出回路22aと同一構成である。エッジ検出回路22aにおいては、インバータ24は、1ビットの端子切替信号IN1LSB図9aの否定を生成し、遅延回路25で遅延させ、バッファ26で波形整形した信号Va図9bを生成している。排他的論理和の否定回路EXNOR27は、端子切替信号IN1と信号Vaとの排他的論理和の否定を生成する。EXNOR27の出力信号EGには、端子切替信号IN1の変化が検出される図9c。このように、パルス発生回路20は、端子切替信号ININ1~IN3の変化を検出して、パルス幅T1のパルス信号Vgを生成する。ここで、パルス幅T1は、1μs以上で、10μs程度が望ましい。なお、パルス発生回路20は、図7及び図8に表した構成に限らず、端子切替信号ININ1~IN3の変化を検出して、パルス幅T1のパルス信号Vgを生成できればよい。増幅回路21は、パルス信号Vgを反転増幅する。容量性素子C1は、増幅回路21と、低電位電源端子9aを介して駆動回路4と、増幅回路21との間に接続されている。増幅回路21は、容量性素子C1を充電または放電する。容量性素子C1が充電または放電されるとき、低電位電源端子9aを介して、駆動回路4及び電源回路7との間で電荷が移動する。増幅回路21は、パルス信号Vgを入力したときハイレベルからローレベルに相対的に速く低下して、パルス信号Vgのパルス幅T1経過後にローレベルからハイレベルに相対的に遅く上昇する負パルスを生成し、出力信号Vc-として出力する。例えば、出力信号Vc-の電位出力電位が上昇するときの出力抵抗を出力信号Vc-の電位が低下するときの出力抵抗よりも大きくすることにより、上記の負パルスを生成することができる。すなわち、端子切替信号INが変化してパルス信号Vgが上昇するときは、増幅回路21の出力抵抗が小さい。そのため、出力信号Vc-は、急峻に低下する。しかし、パルス信号Vgが低下するときは、増幅回路21の出力抵抗が大きく、信号Vc-は、緩やかに時定数T2で上昇する。ここで、時定数T2としては、上記のパルス幅T1よりも長く、例えば、10μs以上で、100μs程度が望ましい。増幅回路21は、例えば、図10に表したように構成することができる。3段のインバータで構成され、出力段のPMOSのドレインと出力端子との間に抵抗R3が接続されている。なお、図10においては、インバータ3段の構成を例示しているが、奇数段であれば任意である。抵抗R3と容量性素子C1とで定まる時定数は、上記のとおり、10μs以上で、100μs程度が望ましい。例えば、抵抗R3の抵抗値を1MΩ、容量性素子C1の静電容量を100pFとして、時定数は100μsになる。比較例補正回路6の動作は、補正回路6がない場合と比較することにより明確になる。図17は、比較例の第1の電位Vnの変動を説明する等価回路図である。図17においては、スイッチ部3を、抵抗Rgと、ゲート容量Cgで表している。駆動回路4のレベルシフタをハイサイドスイッチHS及びローサイドスイッチLSで表している。また、電源回路7を出力容量Cnで表している。また、図17は、ハイサイドスイッチHSがオン、ローサイドスイッチLSがオフの状態から、ハイサイドスイッチHSがオフ、ローサイドスイッチLSがオンの状態にスイッチ部の接続が切り替わった瞬間を表している。ここで、駆動回路4には、高電位電源端子9を介して電源電位Vdd、低電位電源端子9aを介して、電源回路7から第1の電位Vnが供給されている。駆動回路4の負荷は、スイッチ部3を構成する各FETのゲートであり、ゲートに接続された抵抗Rgとゲート容量Cgでモデル化されている。例えばアンテナスイッチにおいては、大電力の信号を低ロスで通過させる必要があるため、スイッチ部3のFETの総ゲート幅は大きく、かつ、FETの接続段数も大きい。そのため、駆動すべきゲート容量Cgの総和は、数十pF以上にもなる。一方、一般に、IC内蔵のチャージポンプの電流供給能力は数μA程度と低く、数十pFの容量を高速に充放電する能力を持たない。そのため、過渡的な電流を供給するために出力容量Cnが設けられている。出力容量Cnの静電容量には、数百pFあるいはそれ以上が必要となる。図18は、比較例の半導体スイッチの第1の電位Vnの時間変化を表す波形図である。図18においては、縦軸に第1の電位Vn、横軸に時間をとり、時刻=400μsにおいて、比較例の半導体スイッチのスイッチ部が切り替わった際の第1の電位Vnの波形を表している。ここで、比較例の半導体スイッチは、図1に表した第1の実施形態に係る半導体スイッチ1から補正回路6を取り除いた構成である。また、出力容量Cnの静電容量は、150pFとしている。スイッチ部の接続が切り替わった瞬間、電源電位Vddに充電されていたゲート容量Cgは、低電位電源端子9aを介して電源回路7で充電されるため、瞬時的に第1の電位Vnが上昇絶対値は低下する。その後、電源回路7のチャージポンプの電流能力に応じた時定数で定常値に漸近する。例えば、GSM方式においては、スイッチを切り替えてから18μs後に高周波電力が入力される可能性がある。その時点図18のm4点における第1の電位Vnは、-1.15Vであり、図3からその時の3次高調波歪は-77dBcである。3次高調波歪の規定値を-80dBcとすると、規定値を満たさないことになる。出力容量Cnの静電容量をさらに大きい値にできれば、切替時の第1の電位Vnの瞬時上昇は抑制できる。しかし、その効果を得るためには、1nFを超える大容量が必要となる。それはICのチップ面積を増大させてしまうと共に、電源を投入してから第1の電位Vnが所望の値に到達する時間が長くなる。例えば、規定時間例えば500μsを超えてしまう可能性がある。次に、補正回路6の動作を説明する。端子切替信号INの変化がない定常状態では、パルス発生回路20は、ローレベルのパルス信号Vgを出力している。増幅回路21は、定常状態において、ハイレベルの信号Vc-を出力している。ハイレベルは、電源電位Vdd、ローレベルは接地電位0Vである。ここで、電源電位Vdd=2.7V、第1の電位Vn=-1.4Vとする。容量性素子C1には、定常状態において、出力電位Vc-=2.7Vと第1の電位Vn=-1.4Vとの電位差で電荷が充電されている。次に、端子切替信号INが変化してスイッチ部3aの切替動作が起こる状況を考える。上記のとおり、端子切替信号INの変化時、パルス発生回路20は、パルス幅T1のパルス信号Vgを発生し、同時に端子切替時刻において、増幅回路21の出力信号Vc-は、ハイレベルからローレベルに急峻に低下する。それと同時に、上記のとおり電源回路7から出力される第1の電位Vnは、急峻に上昇絶対値は低下しようとする。しかし、補正回路6においては、容量性素子C1の一端は低電位電源端子9aに接続され、他端は、増幅回路21に接続されている。容量性素子C1の他端の電位出力信号Vc-が急峻に低下しているので、容量性素子C1の一端の電位である第1の電位Vnの上昇が抑制されることになる。すなわち、増幅回路21の出力信号Vc-が急峻に低下しているので、容量性素子C1は、低電位電源端子9aを介して、正の電荷を駆動回路4から吸い込む。このように、容量性素子C1は、駆動回路4に第1の電位Vnと等しい極性の電荷負の電荷を供給して、第1の電位Vnを補正する。また、切替動作が生じてから時間T1経過後、増幅回路21の出力信号Vc-は、ハイレベルに戻ろうとする。しかし、その時定数T2は、100μs程度と長く設定されているので、チャージポンプの作用により第1の電位Vnが所望の値に漸近するのを妨げることはない。図11は、第1の実施形態に係る半導体スイッチの第1の電位Vnの時間変化を表す波形図である。図11においては、半導体スイッチ1の回路シミュレーションによる結果を表している。切替後18μsの時点図11のm4点での第1の電位Vnは、-1.352Vであり、図3のグラフから3次高調波歪は、-80dBc以下となることが分かる。なお、シミュレーションは、出力容量Cnの静電容量は50pF、容量性素子C1の静電容量は、100pFとしている。出力容量Cnと容量性素子C1との合成容量は、図17に表した比較例における出力容量Cnの静電容量150pFと等しい。このように、半導体スイッチ1によれば、端子切替時の歪みの増加を抑制することができる。また、大容量を内蔵することによるチップ面積の増加を抑え、小型化することができる。なお、半導体スイッチ1においては、駆動回路4の高電位電源端子9には、電源端子8を介して電源電位Vddが供給されている。しかし、電源電位Vddとしては、電源端子8を介して外部から供給される電源電位に限定されず、外部電源電位を安定化した電位でも良い。また、電源回路7の回路構成は、図6に示したものでなくても、負電位を生成する回路であれば良い。さらに、半導体スイッチのポート構成は、SP6Tには限定されず、lPkTlは自然数、kは2以上の自然数であってもよい。第2の実施形態図12は、第2の実施形態に係る半導体スイッチの構成を例示するブロック図である。図12に表したように、半導体スイッチ1aにおいては、端子切替信号INをインタフェース回路5でデコードしたデコード信号D1~D4を補正回路6に入力している。補正回路6は、端子切替信号INが規定値のとき、端子切替信号INの変化を検出する。これ以外の点については、図1に表した半導体スイッチ1と同様である。図12においては、規定値として端子切替信号INが1~4の場合の構成を例示している。このように、補正回路6には、デコード信号D1~D6の一部のビットのみを入力してもよい。例えば、図12に表したように、補正回路6には、GSM方式など入力電力の大きい高周波信号に対応するデコード信号D1~D6のビットD1~D4を入力することができる。大電力の高周波信号の端子に切り替わったときのオフ歪みの増加を抑制することができる。また、補正回路6には、送信信号に対応するデコード信号のビットを入力することができる。受信信号に比較して大電力の送信信号に切り替わったときのオフ歪みの増加を抑制することができる。第3の実施形態図13は、第3の実施形態に係る半導体スイッチの構成を例示するブロック図である。図13に表したように、半導体スイッチ1bにおいては、電源回路7aは、正の電源電位Vddよりも高い第1の電位Vpを生成する。駆動回路4aには、高電位電源端子9を介して、オン電位Vonとして第1の電位Vpが供給される。また、低電位電源端子9aを介して、オフ電位Voffとして第2の電位が供給される。なお、図13においては、第2の電位として、接地電位0Vを供給しているが、負の電位を供給してもよい。駆動回路4aは、インタフェース回路5でデコードされた信号デコード信号を、ハイレベルが第1の電位Vp、ローレベルが接地電位第2の電位にレベルシフトした制御信号を生成する。なお、駆動回路4aは、例えば、図5に表したレベルシフト回路12aと同様に構成することができる。端子切替信号INの変化に応じて、スイッチ部3が端子間の接続を切り替えたとき、第1の電位Vpは変動する。第1の電位Vpの定常値は、上記のオン電位Vonに等しく設定される。なお、第1の電位Vpを生成する電源回路7aは、例えば、図6に表した電源回路7のチャージポンプ17におけるダイオードを逆方向にして構成することができる。補正回路6aは、高電位電源端子9に接続されている。したがって、補正回路6aは、端子切替信号INの変化を検出して、駆動回路4aに第1の電位Vpと等しい極性の電荷を供給して、第1の電位Vpを補正する。図13においては、第1の電位Vpは正である。補正回路6aは、正の電荷を駆動回路4aに供給する。図14は、図13に表した半導体スイッチの補正回路の構成を例示する回路図である。図14に表したように、補正回路6aは、図7に表した補正回路6の増幅回路21、容量性素子C1をそれぞれ増幅回路28、容量性素子C2に置き換えた構成である。パルス発生回路20については、補正回路6と同様である。パルス発生回路20は、端子切替信号ININ1、IN2、IN3の変化を検出して、パルス信号Vgとして出力する。増幅回路28は、パルス信号Vgを同相で増幅する。容量性素子C2は、増幅回路28と、高電位電源端子9を介して駆動回路4aとの間に接続される。増幅回路28は、容量性素子C2を充電または放電する。容量性素子C2が充電または放電されるとき、高電位電源端子9を介して、駆動回路4a及び電源回路7aとの間で電荷が移動する。増幅回路28は、パルス信号Vgを入力したときローレベルからハイレベルに相対的に速く上昇して、パルス信号Vgのパルス幅T1経過後にハイレベルからローレベルに相対的に遅く低下する正パルスを生成し、出力信号Vcとして出力する。例えば、出力信号Vcの電位出力電位が低下するときの出力抵抗が出力信号Vcの電位が上昇するときの出力抵抗よりも大きくすることにより、上記の正パルスを生成することができる。すなわち、端子切替信号INが変化してパルス信号Vgが上昇するときは、増幅回路28の出力抵抗が小さい。そのため、増幅回路28の出力信号Vcは、急峻に上昇する。しかし、パルス信号Vgが低下するときは、増幅回路28の出力抵抗が大きく、信号Vcは、緩やかに時定数T2で低下する。ここで、時定数T2としては、上記のパルス幅T1よりも長く、例えば、10μs以上で、100μs程度が望ましい。増幅回路28は、例えば、図15に表したように構成することができる。2段のインバータで構成され、出力段のNMOSのドレインと出力端子との間に抵抗R4が接続されている。なお、図15においては、インバータ2段の構成を例示しているが、偶数段であれば任意である。抵抗R4と容量性素子C2とで定まる時定数は、上記のとおり、10μs以上で、100μs程度が望ましい。例えば、抵抗R4の抵抗値を1MΩ、容量性素子C2の静電容量を100pFとして、時定数は100μsになる。補正回路6aの動作は、スイッチ部の接続が切り替わった瞬間に第1の電位Vpが低下するするため、第1の電位Vpが高くなる方向に補正する点を除いて補正回路6と同様である。端子切替信号INの変化がない定常状態では、パルス発生回路20は、ローレベルのパルス信号Vgを出力している。増幅回路28は、定常状態において、ローレベルの信号Vcを出力している。ローレベルは接地電位0V、ハイレベルは、電源電位Vddである。容量性素子C2には、定常状態において、出力電位Vc=0Vと第1の電位Vpとの電位差で電荷が充電されている。端子切替信号INの変化時、パルス発生回路20は、パルス幅T1のパルス信号Vgを発生し、同時に端子切替時刻において、増幅回路21の出力信号Vcは、ローレベルからハイレベルに急峻に上昇する。それと同時に、上記のとおり電源回路7aから出力される第1の電位Vpは、急峻に低下しようとする。しかし、補正回路6aにおいては、容量性素子C2の一端は高電位電源端子9を介して駆動回路4aに接続され、他端は、増幅回路28に接続されている。容量性素子C2の他端の電位出力信号Vcが急峻に上昇しているので、容量性素子C2の一端の電位である第1の電位Vpの上昇が抑制されることになる。すなわち、増幅回路28の出力信号Vcが急峻に上昇しているので、容量性素子C2は、高電位電源端子9を介して、正の電荷を駆動回路4に供給する。このように、容量性素子C2は、駆動回路4aに第1の電位Vpと等しい極性の電荷正の電荷を供給して、第1の電位Vpを補正することになる。また、切替動作が生じてから時間T1経過後、増幅回路28の出力信号Vcは、ローレベルに戻ろうとする。しかし、その時定数T2は、100μs程度と長く設定されているので、チャージポンプの作用により第1の電位Vpが所望の値に漸近するのを妨げることはない。このように、半導体スイッチ1bによれば、端子切替時のオン歪みの増加を抑制することができる。また、大容量を内蔵することによるチップ面積の増加を抑え、小型化することができる。なお、半導体スイッチ1bにおいては、電源回路7aには電源端子8を介して電源電位Vddが供給されている。しかし、電源回路7aに供給する電源としては、電源端子8を介して外部から供給される電源電位に限定されず、外部電源電位を安定化した電位でも良い。また、電源回路7の回路構成は、図6に例示した回路のチャージポンプ17におけるダイオードを逆向きにしたものでなくても、正電位を生成する回路であれば良い。さらに、半導体スイッチのポート構成は、SP6Tには限定されず、lPkTlは自然数、kは2以上の自然数であってもよい。第4の実施形態図16は、第4の実施形態に係る無線機器の構成を例示するブロック図である。図16に表したように、無線機器30は、半導体スイッチ1a、アンテナ31、送受信回路32a、32b、無線制御回路33を備える。半導体スイッチ1aについては、図12に表した半導体スイッチ1aと同様であり、端子切替信号INにより共通端子ANTと、8つの高周波端子RF1~RF6との間の接続を切り替える。また、上記のとおり半導体スイッチ1aにおいては、補正回路6には、端子切替信号INのデコード信号D1~D6のうちLSB側のD1~D4のみが入力される。したがって、補正回路6は、端子切替信号INが1~4の規定値のときに動作し、共通端子ANTと高周波端子RF1~RF4との間の接続が切り替わったときのオフ歪みの増加が抑制される。共通端子ANTは、アンテナ31に接続される。高周波端子RF1~RF6は、送受信回路32a、32bに接続される。アンテナ31は、携帯電話の無線通信、例えばGSM方式及びUMTS方式に対応した帯域、例えば、800M~2GHzの高周波信号を送受信する。送受信回路32aは、送信回路34a、34b、受信回路35a、35bを有し、GSM方式の高周波信号を送受信する。送信回路34aは、音声信号、映像信号、2値データなどの情報からなる送信信号をGSM方式の高周波信号に変調して半導体スイッチ1aの高周波端子RF1に出力する。送信回路34bは、送信信号をGSM方式の高周波信号に変調して半導体スイッチ1aの高周波端子RF2に出力する。受信回路35aは、高周波端子RF3から入力されるGSM方式の高周波信号を受信して、音声信号、映像信号、2値データなどの情報からなる受信信号に復調する。受信回路35bは、高周波端子RF4から入力されるGSM方式の高周波信号を受信して、受信信号を復調する。送受信回路32bは、送信回路36a、36b、受信回路37a、37b、デュプレクサ38a、38bを有し、UMTS方式の高周波信号を送受信する。送信回路36aは、送信信号をUMTS方式の高周波信号に変調してデュプレクサ38aを介して高周波端子RF5に出力する。受信回路37aは、デュプレクサ38aを介して高周波端子RF5から入力されるUMTS方式の高周波信号を受信し受信信号に復調する。送信回路36bは、送信信号をUMTS方式の高周波信号に変調してデュプレクサ38bを介して高周波端子RF6に出力する。受信回路37bは、デュプレクサ38bを介して高周波端子RF6から入力されるUMTS方式の高周波信号を受信し受信信号に復調する。無線制御回路33は、半導体スイッチ1aに端子切替信号INを出力して半導体スイッチ1aの端子間の接続を制御する。また、送受信回路32a、32bを制御する。すなわち、送信回路34a、34b、36a、36b、受信回路35a、35b、37a、37bを制御する。例えば、送受信回路32aの送信回路34aを用いて送信する場合、無線制御回路33は、半導体スイッチ1aに端子切替信号INを出力して、共通端子ANTと半導体スイッチ1aの高周波端子RF1とを接続する。上記のとおり、半導体スイッチ1aにおいては、共通端子ANTと高周波端子RF1~RF4との間の接続が変化した場合に、補正回路6は、第1の電位Vnを補正する。そのため、電力が大きいGSM方式に最適な第1の電位Vnに補正され、オフ歪みの増加が抑制される。また、半導体スイッチ1aにおいては、共通端子ANTと高周波端子RF5、RF6とが導通状態になった場合、補正回路6は動作しない。そのため、補正回路6の影響を受けずに、電力の比較的小さいUMTS方式に最適なGSM方式よりも高い絶対値は小さい第1の電位Vnになる。そのため、無線機器30によれば、半導体スイッチ1aのオフ歪みを低減して、GSM方式、UMTS方式の高周波信号をそれぞれアンテナ31から送信することができる。なお、図16においては、半導体スイッチ1aをGSM方式及びUMTS方式に用いた構成について説明した。しかし、他の半導体スイッチ1、1b、1cを用いてもよい、また、他の無線通信の方式に用いることもできる。また、図16に表した無線機器30においては、変調及び復調が、それぞれ送信回路34a、34b、36a、36b及び受信回路35a、35b、37a、37bで行われる。しかし、共通の変復調回路を設け、送信回路に変調信号を出力し、また受信回路から入力した信号を復調する構成としてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。