一対の差動入力端子及び差動出力端子と、抵抗によって互いに接続された一対の電源端子と、を有する差動対と、制御すべき論理によりハイレベル又はロウレベルのいずれかの電圧を出力端子から出力する制御回路と、一端が前記制御回路の出力端子に共通に接続され、他端が前記一対の電源端子にそれぞれ接続され、前記一端と他端の間の容量値が前記制御回路の出力端子電圧によりそれぞれ制御される一対の可変容量素子と、を備え、前記一対の差動入力端子から入力する差動信号を前記制御回路の論理に基づいてゲインを切り替えて前記一対の差動出力端子から出力するようにしたことを特徴とするイコライザ回路。前記一対の可変容量素子の前記共通接続された一端が抵抗を介して前記制御回路の前記出力端子に接続されていることを特徴とする請求項1記載のイコライザ回路。前記可変容量素子は、ドレインとソースが対応する前記電源端子に接続され、ゲートが前記制御回路の前記出力端子に接続されたMOSトランジスタであることを特徴とする請求項1又は2記載のイコライザ回路。前記MOSトランジスタのバックゲートが固定電位に接続されていることを特徴とする請求項3記載のイコライザ回路。前記MOSトランジスタがN型MOSトランジスタであることを特徴とする請求項3又は4記載のイコライザ回路。前記MOSトランジスタがP型MOSトランジスタであることを特徴とする請求項3又は4記載のイコライザ回路。前記可変容量素子を複数対備え、前記制御回路は、前記複数対の可変容量素子にそれぞれ対応して設けられた複数の前記出力端子を備え、前記複数の出力端子がそれぞれ対応する対となる可変容量素子の容量値を制御することを特徴とする請求項1乃至6いずれか1項記載のイコライザ回路。前記一対の入力端子から入力される差動信号は、高周波信号であり、高周波領域におけるゲインを切り替えることを特徴とする請求項1乃至7いずれか1項記載のイコライザ回路。前記制御回路は、前記イコライザ回路の出力信号から高周波成分を抽出し、抽出した高周波成分が一定の信号レベルの範囲内に収まるように前記出力端子から出力する信号の論理レベルを制御することを特徴とする請求項1乃至8いずれか1項記載のイコライザ回路。前記請求項1乃至9いずれか1項記載のイコライザ回路が同一の半導体基板の上に形成されていることを特徴とする半導体装置。以下の分析は、本発明によって与えられたものである。イコライザ回路のゲインの制御は、特許文献2のようにアナログフィードバックループによるものも考えられるが、データ処理の途中でゲインが変動するとデータ処理が安定しない恐れがある。この観点からは、特許文献1のように大きな環境の変動等が在った場合等必要な場合に、ゲインを好ましい状態に調整し、一度好ましい状態に調整した後は、大きな変動がない限り、ゲインを固定した状態で使用できるイコライザ回路が好ましい。しかし、特許文献1のようにスイッチにより、ゲインを切り替える場合、スイッチの寄生抵抗、寄生容量を無視することができない。イコライザ回路を半導体集積回路に組み込む場合、MOSトランジスタをスイッチとして用いることが一般的である。図8aのリニアイコライザ回路において、スイッチとなるMOSトランジスタがオン状態のときは、差動対のソース端子間には、容量素子と直列にMOSトランジスタの寄生抵抗が接続されることになる。この寄生抵抗の値が十分に小さくないと、イコライザ回路の周波数特性に影響し、容量素子の入力信号の振幅を調整する効果を削減してしまう。また、MOSトランジスタのソース及びドレインは、ゲート及びバックゲート基板に対して寄生容量を持つ。この寄生容量は、スイッチがオフ状態であったとしても高周波帯域では、固定電位VDD、VSS等に対するインピーダンスを小さくする経路となり、想定外に振幅を拡大することになる。イコライザ回路において、寄生抵抗の周波数特性への影響を小さくするために、スイッチとなるMOSトランジスタのサイズを大きくして寄生抵抗を小さくしようとすると、寄生容量は逆に大きくなり、寄生容量を小さくしようとすると逆に寄生抵抗が大きくなるという相反する関係にあり、イコライザ回路の特性を決める設計が困難となる。本発明の第1の視点によれば、一対の差動入力端子及び差動出力端子と抵抗によって互いに接続された一対の電源端子とを有する差動対と、制御すべき論理によりハイレベル又はロウレベルのいずれかの電圧を出力端子から出力する制御回路と、一端が前記制御回路の出力端子に共通に接続され、他端が前記一対の電源端子にそれぞれ接続され、前記一端と他端の間の容量値が前記制御回路の出力端子電圧によりそれぞれ制御される一対の可変容量素子と、を備え、前記一対の差動入力端子から入力する差動信号を前記制御回路の論理に基づいてゲインを切り替えて前記一対の差動出力端子から出力するようにしたイコライザ回路が提供される。本発明の第2の視点によれば、イコライザ回路が同一の半導体基板の上に形成されている半導体装置が得られる。本発明の第1の視点によれば、スイッチによるオン/オフの制御を行わずに、可変容量の容量値を段階的に切り替えることによりイコライザ回路のゲインを段階的に切り替えるようにしたので、寄生容量、寄生抵抗によるイコライザ回路の特性への影響を小さくすることができる。本発明の第2の視点によれば、半導体集積回路化に適したイコライザ回路を有する半導体装置が得られる。本発明の実施形態の概要について説明する。なお、概要の説明において、参照する図面番号、付記する図面参照符号は専ら理解を助けるための例示として記載したものであり、図示の態様に限定することを意図するものではない。一例を図1に示すように、本発明の一実施形態のイコライザ回路100は、一対の差動入力端子301、302及び差動出力端子201、202と、抵抗103によって互いに接続された一対の電源端子と、を有する差動対401と、制御すべき論理によりハイレベル又はロウレベルのいずれかの電圧を出力端子303から出力する制御回路304と、一端が制御回路の出力端子に共通に接続され、他端が一対の電源端子にそれぞれ接続され、一端と他端の間の容量値が制御回路の出力端子電圧303の電圧によりそれぞれ制御される一対の可変容量素子501a、501bと、を備え、一対の差動入力端子から入力する差動信号を制御回路の論理に基づいてゲインを切り替えて一対の差動出力端子から出力する。すなわち、制御回路304の論理によって出力端子303からハイレベル又はロウレベルの電圧を出力することにより、差動対401の各電源端子と出力端子との間の可変容量素子501の容量値を2通りに制御することができる。概要の説明は以上のとおりである。さらに、より具体的な好ましい実施形態について、図面を参照して説明する。[第1の実施形態]図1は、第1の実施形態によるイコライザ回路全体のブロック図である。図1を参照し、第1の実施形態によるイコライザ回路についてその構成を説明する。図1のイコライザ回路100は、一対の差動入力端子301、302と、一対の差動出力端子201、202とを備え、差動入力端子301、302から入力される差動信号の高周波数帯域におけるゲインを調整して差動出力端子201、202から出力する。差動入力端子301、302は、差動対401をなす一対のトランジスタ402、403のゲートにそれぞれ接続されている。なお、トランジスタ402、403は、それぞれN型MOSトランジスタである。また、トランジスタ402のドレインは、差動出力端子201に接続されると共に負荷抵抗101を介して電源VDDに接続されている。同様に、トランジスタ403のドレインは、差動出力端子202に接続されると共に負荷抵抗102を介して電源VDDに接続されている。さらに、トランジスタ402のソースノードn1は、電流源601に接続されると共に、抵抗103を介してトランジスタ403のソースノードn2に接続されている。なお、ソースノードn1、n2は、それぞれ、差動対401の電源端子となるノードである。また、ソースノードn1は、電流源601を介して電源VSSに接続されている。電源VSSは、接地電位となる電源である。同様に、ソースノードn2は、電流源602を介して電源VSSに接続されている。電流源601、602はそれぞれ、トランジスタ402と403のソースから接地となる電源VSSに一定の電流を流す定電流源である。ソースノードn1、n2はそれぞれ可変容量素子501a、501bの一端に接続されており、可変容量素子501a、501bの他端は、制御回路304の出力端子303に接続されている。制御回路304はその論理により、出力端子303からハイレベルVDDレベル又はロウレベルVSSレベルのいずれかの電圧を出力し、そのハイレベル又はロウレベルの2通りの出力電圧により、可変容量素子501a、501bの容量値は、それぞれ2通りに制御される。なお、可変容量素子501a、501bは、ゲートが制御回路304の出力端子303に、ソースとドレインがソースノードn1とn2にそれぞれ接続されたN型MOSトランジスタであり、ゲートとソースドレイン間の寄生容量を可変容量として用いる可変容量素子である。図2は、このN型MOSトランジスタである可変容量素子501a及び501bの具体的な構造を示す断面の模式図である。図2に示すとおり、N型MOSトランジスタである可変容量素子501は、半導体基板のP型ウェル804の上に設けられたソースドレイン領域となるN型拡散層802、803がソースドレイン端子812に共通に接続され、ゲート電極801は、ゲート端子811に接続されている。P型ウェル層804は、N型MOSトランジスタのバックゲートとなる領域であり、接地電位VSSに接続されている。図2のゲート端子811は、図1における制御回路304の出力端子303に接続され、ソースドレイン端子812は、それぞれ、ソースノードn1とn2に接続される。なお、図1、図2に示す第1の実施形態のイコライザ回路は、同一半導体基板の上に半導体集積回路として形成することができる。第1の実施形態の動作次に、図1と図2を参照し、第1の実施形態によるイコライザ回路の動作について説明する。図1の制御回路304が出力端子303にハイレベルVDDレベルを出力する場合、図2において、ゲート電極801直下のP型ウェル層804に、N型反転層1001が形成され、ゲート電極801とソースドレイン領域802、803との寄生容量値は最大となる。一方、制御回路304が出力端子303にロウレベルVSSレベルを出力する場合、ゲート電極801直下のP型ウェル層804には、N型反転層1001が形成されないので、ゲート電極801とソースドレイン領域802、803との寄生容量値は最小となる。すなわち、制御回路304が出力端子303にハイレベルVDDレベルを出力すると可変容量素子501a、bの容量値は、最大となり、出力端子303にロウレベルVSSレベルを出力すると可変容量素子501a、bの容量値は、最小となる。差動対401のソースノードn1、n2について、制御回路304の出力端子303に対する容量値が増加すると、周波数の高い信号が差動入力端子301、302より入力された場合、AC的に差動対401のソースノードn1、n2の対電源VSSのインピーダンスが下がり、振幅を拡大することが可能となる。一方、容量値が減少すると、AC的に差動対401のソースノードn1、n2の対電源のインピーダンスが上がり、振幅は減少する。すなわち、制御回路304が出力端子303からハイレベルVDDレベルを出力すると可変容量素子501a、bの容量値が上昇し、イコライザ回路100の高周波の振幅が拡大する。一方、出力端子303からロウレベルVSSレベルを出力すると可変容量素子501a、bの容量値が減少し、イコライザ回路100の高周波の振幅が減少する。すなわち、制御回路304が出力端子303から出力する出力信号の論理レベルによって、イコライザ回路100の高周波のゲインを2通りに制御することができる。第1の実施形態の効果次に第1の実施形態の効果について説明する。図2において、可変容量素子となるN型MOSトランジスタ501についてN型MOSトランジスタのチャネル長を一定とすれば、ゲート端子811の印加する電圧値により、N型反転層1001が形成される場合の容量値CmaxとN型反転層が形成されない場合の容量値Cminの比率は、チャネル幅を変えても一定である。図2に示すチャネル長方向の断面の形状は、チャネル幅のどの部分の断面でも基本的に同一の形状になるからである。すなわち、チャネル幅を変えて可変容量の容量値を切り替えたときの容量の比率は一定である。従って、設計の自由度を高めるとともに切り替えたときの容量値の比率の精度を高めることができる。図8aに示す従来技術のようにスイッチ素子として使用するMOSトランジスタの素子サイズにより回路特性に影響を与えることは少ない。さらに、第1の実施形態では、図2を参照すると理解できる通り、寄生抵抗として影響を与えるソースドレイン領域802、803とゲート電極801直下のN型反転層1001までの寄生抵抗902の値は、おおよそソースドレイン間の寄生抵抗の1/2である。さらに、ゲート電極801直下のN型反転層1001からソース及びドレイン802と803へは並列に寄生抵抗902により接続されているので、スイッチのソースドレイン間のオン抵抗値がそのまま寄生抵抗となっていた図8aの従来技術と比べると、寄生抵抗の影響を約1/4にすることができる。図8aに示す従来技術では、容量C自体の寄生抵抗に加えて、容量Cの両端に設けたスイッチに起因する寄生容量、寄生抵抗による影響を受けていたが、第1の実施形態によれば、このスイッチに起因する寄生容量、寄生抵抗による影響をなくすことができる。なお、第1の実施形態において、図1に示すとおり、可変容量素子501として用いるN型MOSトランジスタについて、ソースドレインを差動対のソースノードn1、n2に接続し、ゲートを制御回路304の出力端子に接続することが好ましい。すなわち、第1の実施形態では、制御回路304が出力端子303から出力するのは、ハイレベルVDDレベル又はロウレベルVSSレベルのデジタル値であり、ハイレベルを出力するときは、ゲート電極801直下にN型反転層1001が形成され、ロウレベルを出力するときは、N型反転層1001が形成されず、動作中は安定した状態になり、寄生抵抗の値は安定した値になる。逆に、特許文献1の図6に記載のように、制御回路304の出力端子303を可変容量素子として用いるN型MOSトランジスタ501のドレインソースに接続し、差動対401のソース端子をN型MOSトランジスタ501のゲートに接続することは、好ましくない。差動対401のソースノードn1、n2の電圧は、差動入力端子から入力される高周波信号により変動し、それに伴って、N型MOSトランジスタ501のゲート直下にN型反転層1001が形成されたり消滅したりすることを繰り返すことになる。従って、寄生抵抗値の値が変動し、調整すべきゲインの安定性も悪くなると考えられる。[第2の実施形態]図3は、第2の実施形態によるイコライザ回路全体のブロック図である。第2の実施形態の説明において、第1の実施形態によるイコライザ回路とほぼ構成、機能が同一である部分については、同一の符号を付し、重複する説明は省略する。図3の第2の実施形態のイコライザ回路100aは、可変容量素子701a、701bとしてP型MOSトランジスタを用いている。P型MOSトランジスタのゲートとソースドレイン間の容量値は、ゲートにロウレベルVSSレベルの電圧を印加するとゲート直下の拡散領域に反転層が形成されて容量値は大きくなり、ハイレベルVDDレベルの電圧を印加するとゲート直下の拡散領域には反転層が形成されないので容量値は小さくなる。制御回路304aが出力端子303aからロウレベルVSSレベルの電圧を出力すると可変容量素子701a、701bの容量値が上昇し、イコライザ回路100aの高周波の振幅が拡大する。一方、制御回路304aが出力端子303aからハイレベルVDDレベルを出力すると可変容量素子701a、701bの容量値が減少し、イコライザ回路100aの高周波の振幅が減少する。図4は、図3における可変容量素子701の具体的な構成を示す断面の模式図である。図4に示すとおり、P型MOSトランジスタである可変容量素子701は、半導体基板のN型ウェル807の上に設けられたソースドレイン領域となるP型拡散層805、806がソースドレイン端子812に共通に接続され、ゲート電極801は、ゲート端子811に接続されている。N型ウェル807は、電源VDDに接続されている。この他の構成は、第1の実施形態とほぼ同一である。第2の実施形態では、制御回路304aが出力端子303aから出力する電圧レベルと可変容量素子701a、701bの容量値との関係は、ロウレベルを出力すると容量値が増加し、ハイレベルを出力すると容量値が減少するので、第1の実施形態と逆である。従って、制御回路304aが出力端子303aからハイレベルとロウレベルを出力する論理は第1の実施形態と逆にする必要があるが、基本的な動作は、第1の実施形態と同一であり、第2の実施形態によれば、第1の実施形態と同様の効果が得られる。[第3の実施形態]図5は、第3の実施形態によるイコライザ回路全体のブロック図である。第3の実施形態の説明において、第1の実施形態によるイコライザ回路とほぼ構成、機能が同一である部分については、同一の符号を付し、重複する説明は省略する。第3の実施形態のイコライザ回路100bでは、制御回路304の出力端子303が抵抗104を介して可変容量素子501a、501bとなるN型MOSトランジスタのゲートに接続されている。制御回路304の出力端子303と可変容量素子501a、501bの間に抵抗104を設けたこと以外は、おおよそ第1の実施形態の構成と同一である。第3の実施形態のイコライザ回路100bでは、制御回路304の出力端子303と可変容量素子501a、501bの間に抵抗104を設けたことにより、AC的には、可変容量素子501のゲート電位は制御回路304の出力端子の電位には、固定されていない。従って、イコライザ回路100bのソースノードn1とn2が可変容量素子501aと501bとを介して直列に容量結合された状態と等価になる。イコライザ回路100bのソースノードn1、n2間が容量結合されると、高周波数の信号が入力された場合、振幅の拡大の効果と共に、差動対401のソース間が接続された状態となることで差動対の対となるトランジスタ402と403の切替え時の差異を無くす効果が追加され、同相信号除去比が大きくなるという効果が得られる。[第4の実施形態]第1~第3の実施形態では、イコライザ回路のゲインの切り替えは、2通りであった。しかし、ソースノードn1、n2間に複数組対の可変容量素子を設けることにより、イコライザ回路のゲインを3通り以上に切り替えることができる。図6は、第4の実施形態によるイコライザ回路のブロック図である。第4の実施形態の説明において、第1の実施形態によるイコライザ回路とほぼ構成、機能が同一である部分については、同一の符号を付し、重複する説明は省略する。第4の実施形態によるイコライザ回路100cでは、ソースノードn1とn2との間にn組n対の可変容量素子5010aと5010b、5011aと5011b、、501n-1aと501n-1bを並列に設けている。各組の可変容量は、それぞれ異なるn個の制御信号EQ[0]、EQ[1]、、EQ[n-1]により制御される。各可変容量素子5010a~501n-1bは、それぞれ、第1の実施形態と同一のソースドレインがソースノードn1又はn2に接続され、ゲートが対応する制御信号EQ[0]~EQ[n-1]に接続されたn型MOSトランジスタを用いることができる。n個の制御信号EQ[0]~EQ[n-1]の論理レベルによって、ソースノードn1、n2の固定電位に対する容量値を少なくともn1通りに変えることができる。図7は、イコライザ回路100cをリニアイコライザとして用いるリニアイコライザ調整ループ1である。第4の実施形態のリニアイコライザ調整ループ1は、リニアイコライザ100cの構成が図6に示すイコライザ回路である他は、特許文献1に記載のリニアイコライザ調整ループの構成をそのまま用いることができる。図7のリニアイコライザ調整ループ1において、ハイパスフィルタ12は、リニアイコライザ100cの出力信号から高周波成分を取り出す。高周波基準レベル生成回路13は、ハイパスフィルタ12によって取り出したリニアイコライザの高周波成分のピーク電圧の比較基準とする電圧を生成する回路である。高周波基準レベル生成回路13は、ハイパスフィルタ12が出力するリニアイコライザ100cから取り出した高周波成分Sacのピーク電圧の下限となる基準電圧VTH0と上限となる基準電圧VTH1とを出力する。ピーク検出器14は、クロックCKに同期して、リニアイコライザ100cの出力信号からハイパスフィルタ12が取り出した高周波成分Sacのピーク電圧を高周波基準レベル生成回路13が出力するピーク電圧の下限値VTH0、上限値VTH1と比較し、比較結果に基づいて、制御回路15に状態制御信号UP、DOWN、HOLDを出力する。状態制御信号UP、DOWN、HOLDは、それぞれの信号がハイレベルとなり活性化したときに、リニアイコライザ100cのゲインを制御する制御回路15を、ゲインを上げるように制御する信号UP、ゲインを下げるように制御する信号DOWN、現在のゲインを維持するように制御する信号HOLDである。ここで、ハイパスフィルタ12が取り出した高周波成分Sacの正側ピーク電圧をPKとすると、ピーク検出器14は、PK<VTH0である場合には、UP信号をハイレベル、DOWN信号及びHOLD信号をロウレベルに出力する。また、VTH0<PK<VYH1である場合は、UP信号及びDOWN信号をロウレベル、HOLD信号をハイレベルに設定する。さらに、VTH1<PKである場合は、DOWN信号をハイレベル、UP信号及びHOLD信号をロウレベルに設定する。制御回路15は、クロック信号CKに同期して状態制御信号UP、DOWN、HOLDの論理レベルに応じて、リニアイコライザ100cのゲインを直接制御する信号として強度設定信号EQ[n-1:0]を出力する。上記構成により、ピーク検出器14が、ハイパスフィルタ12によって抽出したリニアイコライザ100cの高周波成分のピーク電圧が基準電圧VTH0に達していないことを検出した場合には、高周波成分のゲインが不足しているので制御回路15は、リニアイコライザ100cの高周波成分のゲインを増加するように強度設定信号EQ[n-1:0]の論理レベルを切り替える。逆に、ピーク検出器14が、ハイパスフィルタ12によって抽出したリニアイコライザ100cの高周波成分のピーク電圧が基準電圧VTH1を超えていることを検出した場合には、高周波成分のゲインが高すぎるので制御回路15は、リニアイコライザ100cの高周波成分のゲインが減少するように強度設定信号EQ[n-1:0]の論理レベルを切り替える。一方、ピーク検出器14が、ハイパスフィルタ12によって抽出したリニアイコライザ100cの高周波成分のピーク電圧が基準電圧VTH0以上であり、かつ、VTH1以下であることを検出した場合には、制御回路15は、現在の強度設定信号EQ[n-1:0]の論理レベルを維持し、リニアイコライザ100cのゲインを維持するように制御する。なお、ピーク電圧の検出は、高電圧側のピーク電圧の検出、低電圧側のピーク電圧の検出、高電圧側と低電圧側の両方のピーク電圧の検出、差動信号のピーク電圧の検出のいずれであってもよい。このように制御回路15がリニアイコライザ100cを制御することにより、必要な場合にリニアイコライザ100cのゲインを好ましい状態に切り替え、リニアイコライザ100cから出力される信号のレベルが一定の範囲にあるときは、リニアイコライザ100cのゲインを安定した状態に固定し維持することができる。上記図6、図7を用いて説明した第4の実施形態のイコライザ回路についても同一の半導体基板の上に集積回路として形成することができる。なお、第4の実施形態における可変容量素子として第1の実施形態で示したN型MOSトランジスタを可変容量素子として用いる例を示したが、第4の実施形態において、第2の実施形態で示したP型MOSトランジスタを可変容量素子として用いることもできる。さらには、制御回路の出力端子と可変容量素子との間に抵抗を設ける第3の実施形態を第4の実施形態と組み合わせることも可能である。いずれの場合においても、可変容量の容量値を段階的に切り替えることによりイコライザ回路のゲインを段階的に切り替えるようにしたので、寄生容量、寄生抵抗によるイコライザ回路の特性への影響を小さくするという効果が得られる。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。