"第1導電型のドレイン層と、前記ドレイン層上に形成された第1導電型のドリフト層と、前記ドリフト層上に選択的に形成された第2導電型のベース層と、前記ベース層上に選択的に形成された第1導電型のソース層と、ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層に跨って形成されたゲート電極と、前記ベース層及び前記ソース層に電気的に接続されたソース電極と、前記ドリフト層を貫通して、底部の少なくとも一部が前記ドレイン層にまで達する第1のトレンチ内に形成され、前記ドレイン層と電気的に接続されたドレイン電極と、を備え、前記底部には、凹凸が形成されていることを特徴とする半導体素子。前記底部には、複数の凹凸が規則的に形成されていることを特徴とする請求項1に記載の半導体素子。前記ゲート電極は、前記ソース層及び前記ドリフト層を貫通して、底部が前記ベース層にまで達する第2のトレンチ内に、前記ゲート絶縁膜を介して形成されていることを特徴とする請求項1又は請求項2に記載の半導体素子。前記ゲート電極は、前記ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層の表面に跨って形成されていることを特徴とする請求項1又は請求項2に記載の半導体素子。前記第1導電型がn型であり、前記第2導電型がp型であることを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体素子。前記第1導電型がp型であり、前記第2導電型がn型であることを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体素子。第1導電型のドレイン層上に第1導電型のドリフト層を形成する工程と、前記ドリフト層上に選択的に第2導電型のベース層を形成する工程と、前記ベース層上に選択的に第1導電型のソース層を形成する工程と、ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層に跨ってゲート電極を形成する工程と、前記ベース層及び前記ソース層に電気的に接続されたソース電極を形成する工程と、底部が前記ドリフト層内にまで達する複数の第1のトレンチを形成する工程と、前記複数の第1のトレンチを含む領域に等方性エッチングを行い、底部の少なくとも一部が前記ドレイン層にまで達するとともに、前記底部に凹凸を有する第2のトレンチを形成する工程と、前記第2のトレンチ内にドレイン電極となる金属層を形成する工程と、を有することを特徴とする半導体素子の製造方法。前記第2のトレンチの底部には、複数の凹凸が規則的に形成されていることを特徴とする請求項7に記載の半導体素子の製造方法。前記ソース層及び前記ドリフト層を貫通して、底部が前記ベース層にまで達する第3のトレンチを形成する工程をさらに有し、前記ゲート電極は、該第3のトレンチ内に前記ゲート絶縁膜を介して形成されていることを特徴とする請求項7又は請求項8に記載の半導体素子の製造方法。しかしながら、半導体基板上に半導体素子を形成する場合、半導体基板上の位置によってプロセス条件にばらつきが生じるのが通常である。例えば、半導体基板上の位置によって、ドレイン層上に形成されるドリフト層の厚みやドライエッチング時のエッチングレートにばらつきがあると、トレンチの底部がドレイン層にまで到達せずに、該トレンチ内に形成されたドレイン電極とドリフト層とのコンタクト抵抗が増加してしまう虞がある。本発明の実施形態は、縦型の半導体素子及びその製造方法において、ドレイン電極とドレイン層とのコンタクト抵抗を低減できる半導体素子及び半導体素子の製造方法を提供する。実施形態の半導体素子は、第1導電型のドレイン層と、ドレイン層上に形成された第1導電型のドリフト層と、ドリフト層上に選択的に形成された第2導電型のベース層と、ベース層上に選択的に形成された第1導電型のソース層と、ゲート絶縁膜を介して、ドリフト層、ベース層及びソース層に跨って形成されたゲート電極と、ベース層及びソース層に電気的に接続されたソース電極と、ドリフト層を貫通して、底部の少なくとも一部がドレイン層にまで達する第1のトレンチ内に形成され、ドレイン層と電気的に接続されたドレイン電極と、を備え、底部には、凹凸が形成されている。以下、図面を参照して、各実施形態について説明するが、半導体素子として縦型MOSFETを例に説明する。第1の実施形態図1は、第1の実施形態に係る半導体素子100の模式断面図である。以下、図1を参照して、第1の実施形態に係る半導体素子100の構造について説明する。なお、半導体素子100には、大きく分けてゲート電極17を形成する領域以下、領域Aと称すると、ドレイン電極21を形成する領域以下、領域Bと称するとを有する。半導体素子100の構造第1の実施形態に係る半導体素子100は、ドレイン層としてのn型半導体基板11上に、ドリフト層としてのn-型エピタキシャル層12、ベース層としてのp型不純物拡散層13、ソース層としてのn型不純物拡散層14が同順に積層された構成を有する。さらに、半導体素子100には、n型不純物拡散層14及びp型不純物拡散層13を貫通して、底部がn-型エピタキシャル層12内にまで達するトレンチ状の酸化膜16及びゲート電極17が設けられる。また、半導体素子100には、底部がn-型エピタキシャル層12とn型半導体基板11との界面にまで達するトレンチ状のドレイン電極21が設けられる。ドレイン電極21の底部には複数の凹凸が規則的に形成されており、ドレイン電極21とn型半導体基板11とが電気的に接触する面積がより広くなっている。すなわち、ドレイン電極21とn型半導体基板11とのコンタクト抵抗を効果的に低減できる形状となっている。また、ドレイン電極21の底部に複数の凹凸を規則的に形成しているため、n-型エピタキシャル層12の厚み等にばらつきがあってもドレイン電極21とn型半導体基板11とのコンタクト抵抗を確保することが容易となりプロセスウィンドウ設計上の許容範囲を広げることができる。なお、ドレイン電極21の底部に形成された凹凸の高低差Lは、コンタクト抵抗を低減する観点から、100nm以上とすることが好ましい。ゲート電極17上には、ゲート電極17を覆う層間絶縁膜例えば、酸化シリコン18が設けられる。また、ゲート電極17間のp型不純物拡散層13内には、p型コンタクト層19が設けられる。層間絶縁膜18上及びp型コンタクト層19上には、p型不純物拡散層13及びn型不純物拡散層14と電気的に接続されるソース電極例えば、アルミニウム20が設けられる。なお、ソース電極20の材料がアルミニウムの場合、ソース電極20下にバリアメタル例えば、チタン系メタルTi、TiN、TiWを設けることが好ましい。半導体素子100の製造工程図2~図8は、第1の実施形態に係る半導体素子100の製造工程の説明図である。以下、図2~図8を参照して半導体素子100の製造工程について説明する。なお、図2~図8において、領域Aは、ゲート電極17及びソース電極20が形成される領域であり、領域Bは、トレンチ型のドレイン電極21が形成される領域である。初めに、図2に示すように、エピタキシャル成長法により、n型半導体基板11上にn-型エピタキシャル層12を形成する。次に、図3aに示すように、領域A、領域Bともに熱酸化を行い、n-型エピタキシャル層12上に、バッファ酸化膜15を形成する。その後、イオン注入法により、領域Bのn-型エピタキシャル層12内に選択的にp型不純物例えば、ボロンを注入する。p型不純物を注入後、熱拡散を行い、n-型エピタキシャル層12内にp型不純物拡散層ベース層13を形成する。さらに、イオン注入法により、p型不純物拡散層13内にn型不純物例えば、リンを注入する。n型不純物を注入後、熱拡散を行い、p型不純物拡散層13内にn型不純物拡散層14を形成する。次に、図3bに示すように、領域A、領域BともにマスクM1例えば、酸化シリコンや窒化シリコンを形成し、該マスクM1をマスクにして、RIEにより、p型不純物拡散層13及びn型不純物拡散層14を貫通し、底部がn-型エピタキシャル層12にまで達するトレンチT1を形成する。CDEChemicalDryEtching,熱酸化等により、n-型エピタキシャル層12に発生したダメージ結晶欠陥などを回復させる。なお、n-型エピタキシャル層12に発生したダメージは、水素H2雰囲気中でアニール処理する手法でも良い。その後、バッファ酸化膜15及びマスクM1を除去する。次に、図4aに示すように、熱酸化法により、n-型エピタキシャル層12表面、n型不純物拡散層14表面及びトレンチT1の内面上に酸化膜16を形成する。次に、図4bに示すように、LPCVD法により、n-型エピタキシャル層12表面、n型不純物拡散層14表面及びトレンチT1内に、酸化膜16を介して不純物を含んだ導電性ポリシリコン膜Pを形成する。次に、RIEにより、ポリシリコン膜Pをエッチバックする。このエッチバックにより、図5aに示すように、トレンチT1内には、導電性ポリシリコン膜からなるゲート電極17が形成される。次に、図5bに示すように、CVD法により、n-型エピタキシャル層12表面及びn型不純物拡散層14上に、トレンチT1内のゲート電極17を完全に覆う層間絶縁膜例えば、酸化シリコン18を形成する。次に、図6aに示すように、その後、領域Aの層間絶縁膜18をn型不純物拡散層14まで到達する位置まで選択的に加工し、この領域Aの選択的に加工した層間絶縁膜18をマスクにして、RIEにより、エッチングを行い、n型不純物拡散層14を貫通して、その底部がp型不純物拡散層13に到達するトレンチT2を形成する。次に、図6bに示すように、層間絶縁膜18をマスクにしてイオン注入法により、p型不純物拡散層13内にp型不純物例えば、BF2を注入した後、熱拡散を行い、p型不純物拡散層13内にp型コンタクト層19を形成する。次に、図7aに示すように、領域Bの層間絶縁膜18をマスクにして選択的にRIEを行い、底部がn-型エピタキシャル層12内に達する複数のトレンチT3を規則的に形成する。その後、領域Bのエピタキシャル層12表層の酸化膜16及び層間絶縁膜18を選択的に除去する。次に、図7bに示すように、複数のトレンチT3に対してCDEChemicalDryEtchingなどの等方性エッチングを行い、底部がn-型エピタキシャル層12とn型半導体基板11との界面に達するトレンチT4を形成する。最後に、図8に示すように、領域A及び領域BのトレンチT4内を完全に埋め込む金属膜例えば、アルミを形成する。そして、この金属膜をパターニングし、ソース電極20及びドレイン電極21を形成する。なお、電極材がアルミニウムの場合、ソース電極20及びドレイン電極21下にバリアメタル例えば、チタン系メタルTi、TiN、TiWを設けることが好ましい。トレンチパターン図9a~図10bは、図7aで説明した規則的に形成された複数のトレンチT3の上面図である。図9a~図10bでは、トレンチT3が形成された領域を無地白地で示し、トレンチT3が形成されていない領域を斜線で示している。なお、図9a~図10bに示したトレンチパターンは、一例であり、ドレイン電極21を形成する領域に複数のトレンチT3が形成されていればよい。以上のように、第1の実施形態に係る半導体素子100では、図9a~図10bに示すように、ドレイン電極21を形成する領域Bに複数のトレンチT3を規則的に形成し、その後トレンチT3に対してCDEなどの等方性エッチングを行うことで底部に複数の凹凸が規則的に設けられたトレンチT4を形成し、このトレンチT4を金属材料で埋め込むことでドレイン電極21を形成している。このため、ドレイン電極21の底部に複数の凹凸が規則的に形成され、ドレイン電極21とn型半導体基板11とが電気的に接触する面積が広くなり、ドレイン電極21とn型半導体基板11とのコンタクト抵抗を効果的に低減することができる。ドレイン電極21の底部に凹凸を形成しているためp型不純物拡散層13の厚み等にばらつきがあってもドレイン電極21とn型半導体基板11とのコンタクト抵抗を確保することが容易となりプロセスウィンドウ設計上の許容範囲を広げることが可能となる。なお、上述したように、ドレイン電極21の底部に形成された凹凸の高低差Lは、コンタクト抵抗を低減する観点から、100nm以上とすることが好ましい。第2の実施形態図11は、第2の実施形態に係る半導体素子200の断面模式図である。以下、図11を参照して、第2の実施形態に係る半導体素子200の構造について説明するが、図1で説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。図1を参照して説明した第1の実施形態に係る半導体素子100では、ソース電極20は、n型不純物拡散層14を貫通してp型不純物拡散層13にまで達するトレンチT2の底部に形成されたp型コンタクト層19を介して、ベース層としてのp型不純物拡散層13と電気的に接続され、トレンチT2の側面でソース層としてのn型不純物拡散層14と電気的に接続される構造を有していた。半導体素子200の構造図11に示す第2の実施形態に係る半導体素子200は、n型不純物拡散層14を貫通して、底部がp型不純物拡散層に達するp型コンタクト層を形成し、該p型コンタクト層を介してベース層としてのp型不純物拡散層13と電気的に接続され、ソース層としてのn型不純物拡散層14とは、n型不純物拡散層14の表面で電気的に接続される構造を有している。その他の構造は、半導体素子100と同じであるため重複した説明を省略する。半導体素子200の製造工程図12~図17bは、第2の実施形態に係る半導体素子200の製造工程の説明図である。以下、図12~図17bを参照して半導体素子200の製造工程について説明する。なお、図2~図8で説明した構成と同一の構成については、同一の符号を付す。初めに、図12に示すように、エピタキシャル成長法により、n型半導体基板11上にn-型エピタキシャル層12を形成する。次に、図13aに示すように、領域A、領域Bともに熱酸化を行い、n-型エピタキシャル層12上に、バッファ酸化膜15を形成する。その後、イオン注入法により、領域Bのn-型エピタキシャル層12内に選択的にp型不純物例えば、ボロンを注入する。p型不純物を注入後、熱拡散を行い、n-型エピタキシャル層12内にp型不純物拡散層ベース層13を形成する。さらに、イオン注入法により、p型不純物拡散層13内にn型不純物例えば、リンを注入する。n型不純物を注入後、熱拡散を行い、p型不純物拡散層13内にn型不純物拡散層14を形成する。さらに、イオン注入法により、n型不純物拡散層14内にP型不純物例えば、ボロンを注入する。p型不純物を注入後、熱拡散を行い、n型不純物拡散層14内にp型コンタクト層19を形成する。次に、図13bに示すように、領域A、領域BともにマスクM1例えば、酸化シリコンや窒化シリコンを形成し、該マスクM1をマスクにして、RIEにより、p型不純物拡散層13及びn型不純物拡散層14を貫通し、底部がn-型エピタキシャル層12にまで達するトレンチT1を形成する。CDEChemicalDryEtching、熱酸化等により、n-型エピタキシャル層12に発生したダメージ結晶欠陥などを回復させる。なお、n-型エピタキシャル層12に発生したダメージは、水素H2雰囲気中でアニール処理する手法でも良い。その後、バッファ酸化膜15及びマスクM1を除去する。次に、図14aに示すように、熱酸化法により、n-型エピタキシャル層12表面、n型不純物拡散層14表面及びトレンチT1の内面上に酸化膜16を形成する。次に、図14bに示すように、LPCVD法により、n-型エピタキシャル層12表面、n型不純物拡散層14表面及びトレンチT1内に、酸化膜16を介して不純物を含んだ導電性ポリシリコン膜Pを形成する。次に、RIEにより、ポリシリコン膜Pをエッチバックする。このエッチバックにより、図15aに示すように、トレンチT1内には、導電性ポリシリコン膜からなるゲート電極17が形成される。次に、図15bに示すように、CVD法により、n-型エピタキシャル層12表面及びn型不純物拡散層14上に、トレンチT1内のゲート電極17を完全に覆う層間絶縁膜例えば、酸化シリコン18を形成する。次に、図16aに示すように、その後、領域Aの層間絶縁膜18及び酸化膜16をn型不純物拡散層14及びp型コンタクト層19まで到達する位置まで選択的に加工する。次に、図16bに示すように、領域Bの層間絶縁膜18をマスクにして選択的にRIEを行い、底部がn-型エピタキシャル層12内に達する複数のトレンチT3を規則的に形成する。その後、領域Bのエピタキシャル層12表層の酸化膜16及び層間絶縁膜18を選択的に除去する。次に、図17aに示すように、複数のトレンチT3に対してCDEChemicalDryEtchingなどの等方性エッチングを行い、底部がn-型エピタキシャル層12とn型半導体基板11との界面に達するトレンチT4を形成する。最後に、図17bに示すように、領域A及び領域BのトレンチT4内を完全に埋め込む金属膜例えば、アルミを形成する。そして、この金属膜をパターニングし、ソース電極20及びドレイン電極21を形成する。なお、電極材がアルミニウムの場合、ソース電極20及びドレイン電極21下にバリアメタル例えば、チタン系メタルTi、TiN、TiWを設けることが好ましい。上記のように製造された第2の実施形態に係る半導体素子200が有する効果は、第1の実施形態に係る半導体素子100の効果と同じである。その他の実施形態以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。例えば、上記第1,第2の実施形態では、半導体素子として、ゲート電極17をトレンチ形状とするトレンチゲート型の縦型MOSFETを例に説明したが、図18に示すプレーナゲート型の縦型MOSFETとしてもよい。このような構造とした場合でも、第1の実施形態に係る半導体素子100と同じ効果を得ることができる。なお、図18では、図1で説明した構成と同一の機能を有する構成には、同一の符号を付している。また、図1、図11、図18を参照して説明した半導体素子MOSFETでは、n型チャネルを有する縦型MOSFETを例に説明したが、p型チャネルを有する縦型MOSFETとしてもよい。"