"各々が光電変換素子を含む複数の画素を有する撮像部と、前記光電変換素子により得られた信号電荷を前記画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、前記画素内の前記信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行う駆動部とを備え、前記駆動部は、前記線順次リセット駆動を1フレーム期間内で間欠的に複数回行うと共に、一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とのオーバーラップ期間内における前記リセット動作の期間において、前記一の線順次リセット駆動による各リセット動作と前記他の一の線順次リセット駆動による各リセット動作とがいずれも重ならない非オーバーラップ期間が少なくとも一部に設けられるように、前記複数回の線順次リセット駆動を行う撮像装置。前記オーバーラップ期間内における前記リセット動作の期間において、前記非オーバーラップ期間が一部の期間でのみ設けられている請求項1に記載の撮像装置。前記オーバーラップ期間内における前記リセット動作の期間が、全ての期間で前記非オーバーラップ期間となっている請求項1に記載の撮像装置。前記駆動部は、前記線順次読み出し駆動および前記線順次リセット駆動の際に前記複数の画素に対する順次走査を行う走査部を有する請求項1に記載の撮像装置。前記走査部は、前記線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路部と、各列のシフトレジスタ回路部からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路とを有する請求項4に記載の撮像装置。前記線順次読み出し駆動と1回目の前記線順次リセット駆動とが、単一の線順次駆動によって同時に行われる請求項1に記載の撮像装置。前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に所定のリセット電圧が他方の入力端子に入力されるチャージアンプを有し、前記チャージアンプにおける仮想短絡現象を利用して、前記1回目の線順次リセット駆動の際の前記リセット動作が行われる請求項6に記載の撮像装置。前記チャージアンプにおける帰還特性または仮想短絡現象を利用して、2回目以降の前記線順次リセット駆動の際の前記リセット動作が行われる請求項7に記載の撮像装置。前記線順次読み出し駆動と各回の前記線順次リセット駆動とが、互いに独立して個別に行われる請求項1に記載の撮像装置。各画素はリセット用トランジスタを有し、前記リセット用トランジスタがオン状態となることによって、前記各回の線順次リセット駆動の際の前記リセット動作が行われる請求項9に記載の撮像装置。前記線順次リセット駆動が、1水平期間を超える期間に亘って間欠的に複数回行われる請求項1に記載の撮像装置。前記光電変換素子が、PIN型のフォトダイオードからなる請求項1に記載の撮像装置。前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている請求項1に記載の撮像装置。前記撮像部は、前記光電変換素子を構成する光電変換層と、前記放射線を前記光電変換層の感度域に波長変換する波長変換層とを有する請求項13に記載の撮像装置。前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する請求項13に記載の撮像装置。前記放射線がX線である請求項13に記載の撮像装置。撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、前記光電変換素子により得られた信号電荷を前記画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、前記画素内の前記信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行う駆動部とを備え、前記駆動部は、前記線順次リセット駆動を1フレーム期間内で間欠的に複数回行うと共に、一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とのオーバーラップ期間内における前記リセット動作の期間において、前記一の線順次リセット駆動による各リセット動作と前記他の一の線順次リセット駆動による各リセット動作とがいずれも重ならない非オーバーラップ期間が少なくとも一部に設けられるように、前記複数回の線順次リセット駆動を行う撮像表示システム。ところで、上記したような撮像装置では一般に、複数の画素を駆動撮像駆動することによって撮像画像が得られる。このような撮像駆動の手法についても、従来より種々のものが提案されているが、撮像駆動の際の動作例えばタイミング等の自由度を向上させることを可能とする撮像装置の提案が望まれる。本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像駆動の際の動作の自由度を向上させることが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。本開示の撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、光電変換素子により得られた信号電荷を画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、画素内の信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行う駆動部とを備えたものである。駆動部は、線順次リセット駆動を、1フレーム期間内で間欠的に複数回行う。また、一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とのオーバーラップ期間内におけるリセット動作の期間において、上記一の線順次リセット駆動による各リセット動作と上記他の一の線順次リセット駆動による各リセット動作とがいずれも重ならない非オーバーラップ期間が少なくとも一部に設けられるように、複数回の線順次リセット駆動を行う。本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。本開示の撮像装置および撮像表示システムでは、上記読み出し動作を線順次で行うための線順次読み出し駆動と、上記リセット動作を線順次で行うための線順次リセット駆動とが行われる。このとき、線順次リセット駆動が1フレーム期間内で間欠的に複数回行われることにより、リセット動作後における画素内の残留電荷信号電荷の残存量が低減される。ここで、これら複数回の線順次リセット駆動では、一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とのオーバーラップ期間内におけるリセット動作の期間において、一の線順次リセット駆動による各リセット動作と他の一の線順次リセット駆動による各リセット動作とがいずれも重ならない非オーバーラップ期間が、少なくとも一部に設けられる。これにより、例えば、上記オーバーラップ期間内のリセット動作の期間において上記非オーバーラップ期間が全く設けられていない上記オーバーラップ期間内の各リセット動作の期間がいずれもオーバーラップしている場合とは異なり、複数回の線順次リセット駆動の際の各リセット動作のタイミング等が、任意に設定可能となる。本開示の撮像装置および撮像表示システムによれば、複数回の線順次リセット駆動の際に、上記オーバーラップ期間内のリセット動作の期間において、非オーバーラップ期間が少なくとも一部に設けられるようにしたので、それら複数回の線順次リセット駆動の際の各リセット動作のタイミング等を、任意に設定することができるようになる。よって、撮像駆動の際の動作の自由度を向上させることが可能となる。以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態パッシブ型の画素回路の例12.変形例変形例1パッシブ型の画素回路の例2変形例2,3アクティブ型の画素回路の例変形例4,5放射線に基づいて撮像を行う撮像部の例3.適用例撮像表示システムへの適用例4.その他の変形例<実施の形態>[撮像装置1の全体構成]図1は、本開示の一実施の形態に係る撮像装置撮像装置1の全体のブロック構成を表すものである。撮像装置1は、撮像光に基づいて被写体の情報を読み取る被写体を撮像するものである。この撮像装置1は、撮像部11、行走査部13、A/D変換部14、列走査部15およびシステム制御部16を備えている。これらのうち、行走査部13、A/D変換部14、列走査部15およびシステム制御部16が、本開示における駆動部の一具体例に対応し、行走査部13が、本開示における走査部の一具体例に対応する。撮像部11撮像部11は、入射した撮像光に応じて電気信号を発生させるもの撮像領域である。この撮像部11では、入射した撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部後述する光電変換素子21を有する画素撮像画素,単位画素20が、行列状マトリクス状に2次元配置されている。なお、図1中に示したように、以下、撮像部11内における水平方向行方向をH方向とし、垂直方向列方向をV方向として説明する。図2は、この撮像部11の概略構成例を表したものである。撮像部11には、上記した複数の画素20が配置された光電変換層111が設けられている。この光電変換層111では、図中に示したように、入射した撮像光Linに基づく光電変換撮像光Linから信号電荷への変換がなされるようになっている。図3は、画素20の回路構成例いわゆるパッシブ型の回路構成例を、A/D変換部14内の後述する列選択部17の回路構成例とともに表したものである。このパッシブ型の画素20には、1つの光電変換素子21と、1つのトランジスタ22とが設けられている。この画素20にはまた、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。光電変換素子21は、例えばPINPositiveIntrinsicNegative型のフォトダイオードからなり、前述したように、入射光撮像光Linの光量に応じた電荷量の信号電荷を発生させるようになっている。なお、この光電変換素子21のカソードは、蓄積ノードNに接続されている。トランジスタ22は、読み出し制御線Lreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子21により得られた信号電荷入力電圧Vinを信号線Lsigへ出力するトランジスタ読み出し用トランジスタである。このトランジスタ22は、ここではNチャネル型N型の電界効果トランジスタFET;FieldEffectTransistorにより構成されている。ただし、トランジスタ22がPチャネル型P型のFET等により構成されていてもよい。このトランジスタ22はまた、例えば、微結晶シリコンSiまたは多結晶シリコンポリシリコン等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛InGaZnOまたは酸化亜鉛ZnO等の酸化物半導体を用いて構成してもよい。微結晶シリコン、多結晶シリコンおよび酸化物半導体は、非晶質シリコンアモルファスシリコンと比べて移動度μが高いため、例えばトランジスタ22による信号電荷の高速読み出しが可能となる。この画素20では、トランジスタ22のゲートが読み出し制御線Lreadに接続され、ソースが信号線Lsigに接続され、ドレインが、光電変換素子21のカソード蓄積ノードNに接続されている。また、光電変換素子21のアノードは、ここではグランド接地に接続されている。行走査部13図1に示した行走査部13は、後述するシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部11内の複数の画素20に対して行単位水平ライン単位での駆動線順次走査を行う画素駆動部行走査回路である。具体的には、後述する線順次読み出し駆動や線順次リセット駆動等の線順次撮像駆動の際に、そのような線順次走査を行う。なお、この線順次走査は、読み出し制御線Lreadを介して前述した行走査信号を各画素20へ供給することによって行われるようになっている。図4は、行走査部13のブロック構成例を表したものである。行走査部13は、V方向に沿って延在する複数の単位回路130を有している。なお、ここでは、図中に示した4つの単位回路130に接続された8つの読み出し制御線Lreadを、上から順に、Lread1~Lread8として示している。各単位回路130は、複数列ここでは2列のシフトレジスタ回路131,132図中のブロック内では便宜上、S/Rと記載;以下同様と、4つのAND回路論理積回路133A~133Dと、2つのOR回路論理和回路134A,134Bと、2つのバッファ回路135A,135Bとを有している。これらのうち、AND回路133A~133DおよびOR回路134A,134Bが、本開示における論理回路の一具体例に対応している。シフトレジスタ回路131は、システム制御部16から供給されるスタートパルスVST1およびクロック信号CLK1に基づいて、複数の単位回路130全体として、V方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路132は、システム制御部16から供給されるスタートパルスVST2およびクロック信号CLK2に基づいて、複数の単位回路130全体として、V方向に順次シフトするパルス信号を生成する回路である。これらのシフトレジスタ回路131,132は、後述する複数回の線順次リセット駆動における実行回数ここでは2回に対応して設けられたものである実行回数に対応して2列設けられている。すなわち、例えば、シフトレジスタ回路131は、1回目の線順次リセット駆動用のパルス信号を生成する役割を担う一方、シフトレジスタ回路132は、2回目の線順次リセット駆動用のパルス信号を生成する役割を担っている。AND回路133A~133Dにはそれぞれ、シフトレジスタ回路131,132から出力される各パルス信号各出力信号の有効期間を制御規定するための4種類のイネーブル信号EN1~EN4が入力されている。具体的には、AND回路133Aでは、一方の入力端子にはシフトレジスタ回路132からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN1が入力されている。AND回路133Bでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN2が入力されている。AND回路133Cでは、一方の入力端子にはシフトレジスタ回路132からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN3が入力されている。AND回路133Dでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN4が入力されている。OR回路134Aは、AND回路133Aからの出力信号とAND回路133Bからの出力信号との論理和信号OR信号を生成する回路である。同様に、OR回路134Bは、AND回路133Cからの出力信号とAND回路133Dからの出力信号との論理和信号を生成する回路である。このようにして、上記したAND回路133A~133DとOR回路134A,134Bとによって、シフトレジスタ回路131,132からの出力信号パルス信号同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、後述する複数回の線順次リセット駆動の際の駆動タイミング等が規定されるようになっている。バッファ回路135Aは、OR回路134Aからの出力信号パルス信号に対するバッファとして機能する回路であり、バッファ回路135Bは、OR回路134Bからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路135A,135Bによるバッファ後のパルス信号行走査信号は、読み出し制御線Lreadを介して撮像部11内の各画素20へ出力されるようになっている。A/D変換部14A/D変換部14は、図1に示したように、複数ここでは4つの信号線Lsigごとに1つ設けられた複数の列選択部17を有しており、信号線Lsigを介して入力した信号電圧信号電荷に基づいてA/D変換アナログ/デジタル変換を行うものである。これにより、デジタル信号からなる出力データDout撮像信号が生成され、外部へ出力されるようになっている。各列選択部17は、例えば図3および図5に示したように、チャージアンプ172、容量素子コンデンサ,フィードバック容量素子C1、スイッチSW1、サンプルホールドS/H回路173、4つのスイッチSW2を含むマルチプレクサ回路選択回路174、およびA/Dコンバータ175を有している。これらのうち、チャージアンプ172、容量素子C1、スイッチSW1、S/H回路173およびスイッチSW2はそれぞれ、図5に示したように、信号線Lsigごとに1つずつ設けられている。一方、マルチプレクサ回路174およびA/Dコンバータ175は、列選択部17全体として1つ設けられている。チャージアンプ172は、信号線Lsigから読み出された信号電荷を電圧に変換Q-V変換するためのアンプ増幅器である。このチャージアンプ172では、負側-側の入力端子に信号線Lsigの一端が接続され、正側側の入力端子には所定のリセット電圧Vrstが入力されるようになっている。また、チャージアンプ172の出力端子と負側の入力端子との間は、容量素子C1とスイッチSW1との並列接続回路を介して帰還接続フィードバック接続されている。すなわち、容量素子C1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。同様に、スイッチSW1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。なお、このスイッチSW1のオンオフ状態は、システム制御部16からアンプリセット制御線Lcarstを介して供給される制御信号アンプリセット制御信号によって制御されるようになっている。このようにして、チャージアンプ172、容量素子C1およびスイッチSW1によって、上記したQ-V変換を行うチャージアンプ回路が形成されている。S/H回路173は、チャージアンプ172とマルチプレクサ回路174スイッチSW2との間に配置されており、チャージアンプ172からの出力電圧Vcaを一時的に保持するための回路である。マルチプレクサ回路174は、列走査部15による走査駆動に従って4つのスイッチSW2のうちの1つが順次オン状態となることにより、各S/H回路173とA/Dコンバータ175との間を選択的に接続または遮断する回路である。A/Dコンバータ175は、スイッチSW2を介して入力されたS/H回路173からの出力電圧に対してA/D変換を行うことにより、上記した出力データDoutを生成して出力する回路である。列走査部15システム制御部16列走査部15は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部17内の各スイッチSW2を走査しつつ順番に駆動するものである。このような列走査部15による選択走査によって、信号線Lsigの各々を介して読み出された各画素20の信号上記した出力データDoutが、順番に外部へ出力されるようになっている。システム制御部16は、行走査部13、A/D変換部14および列走査部15の動作を制御するものである。具体的には、このシステム制御部16は、前述した各種のタイミング信号制御信号を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部13、A/D変換部14および列走査部15の駆動制御を行う。このようにして、システム制御部16の制御に基づいて、行走査部13、A/D変換部14および列走査部15がそれぞれ撮像部11内の複数の画素20に対する撮像駆動線順次撮像駆動を行うことにより、撮像部11から出力データDoutが取得されるようになっている。[撮像装置1の作用効果]1.基本動作この撮像装置1では、図2に示したように、後述する露光期間Texにおいて撮像光Linが撮像部11へ入射すると、光電変換層111図3に示した各画素20内の光電変換素子21では、この撮像光Linが信号電荷に変換光電変換される。この光電変換によって発生した信号電荷により、蓄積ノードNでは蓄積ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をCs、発生した信号電荷をqとすると、蓄積ノードNではq/Csの分だけ電圧が低下する。このような電圧変化に応じて、トランジスタ22のドレインには入力電圧Vin信号電荷に対応した電圧が印加される。このトランジスタ22へ供給される入力電圧Vinは、読み出し制御線Lreadから供給される行走査信号に応じてトランジスタ22がオン状態になると、その電荷が画素20から信号線Lsigへ読み出される読み出し期間。このようにして読み出された信号電荷は、信号線Lsigを介して複数ここでは4つの画素列ごとに、A/D変換部14内の列選択部17へ入力される。列選択部17では、まず、各信号線Lsigから入力される信号電荷ごとに、チャージアンプ172等からなるチャージアンプ回路においてQ-V変換信号電荷から信号電圧への変換を行う。次いで、変換された信号電圧チャージアンプ回路172からの出力電圧Vcaごとに、S/H回路173およびマルチプレクサ回路174を介してA/Dコンバータ175においてA/D変換を行い、デジタル信号からなる出力データDout撮像信号を生成する。このようにして、各列選択部17から出力データDoutが順番に出力され、外部へ伝送される。2.露光期間Tex読み出し期間における動作ここで、図6A,Bを参照して、上記した露光期間Texおよび読み出し期間における画素20および列選択部17内のチャージアンプ回路の動作について、詳細に説明する。なお、以下では説明の便宜上、トランジスタ22のオンオフ状態を、スイッチを用いて図示している。まず、図6Aに示したように、画素20内の光電変換素子21へ撮像光Linが入射する露光期間Texでは、蓄積ノードNに蓄積された信号電荷が露光期間Tex中には信号線Lsig側へ出力されない読み出されないよう、トランジスタ22はオフ状態となっている。なお、このときチャージアンプ回路では、後述するアンプリセット動作チャージアンプ回路のリセット動作がなされた後の状態であるため、スイッチSW1がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。一方、上記した読み出し期間は、本実施の形態では、画素20内に蓄積された信号電荷をリセットするためのリセット動作画素リセット動作を行う期間ともなっている。すなわち、本実施の形態の画素20はパッシブ型の画素回路となっていることに起因して、光電変換素子21により得られた信号電荷を画素20から読み出す読み出し動作と、上記したリセット動作とが、実質的に同時に並行して行われる。換言すると、詳細は後述するが、この読み出し動作を線順次で行うための線順次読み出し駆動と、リセット動作を線順次で行うための線順次リセット駆動とが、単一の線順次駆動によって実質的に同時に行われるようになっている。なお、このときのリセット動作は、後述する複数回ここでは2回のリセット動作のうちの1回目のリセット動作に対応していることから、以下では、この読み出し動作と1回目のリセット動作とが実質的同時に行われる期間を、読み出し/第1リセット期間Tr1と称する。この読み出し/第1リセット期間Tr1では、図6Bに示したように、トランジスタ22がオン状態となることにより、画素20内の蓄積ノードNから信号線Lsig側へ信号電荷が読み出される図中の矢印P11参照。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。ここで、この読み出し/第1リセット期間Tr1では、チャージアンプ回路におけるスイッチSW1は、オフ状態となっている。すなわち、チャージアンプ回路が読み出し動作状態となっている。したがって、このチャージアンプ回路へ入力された信号電荷は容量素子C1に蓄積され、その蓄積電荷に応じた信号電圧出力電圧Vcaがチャージアンプ172から出力される。このようにしてチャージアンプ回路において、信号電荷から信号電圧への変換Q-V変換がなされる。なお、このようにして容量素子C1に蓄積された電荷は、後述するアンプリセット動作の際にスイッチSW1がオン状態となることにより、リセットされるアンプリセット動作がなされるようになっている。また、このような読み出し動作とともに、この読み出し/第1リセット期間Tr1では、以下のようにして1回目のリセット動作第1のリセット動作が行われる。すなわち、図中の矢印P12で示したように、チャージアンプ回路チャージアンプ172における仮想短絡イマジナリーショート現象を利用して、1回目のリセット動作がなされる。つまり、この仮想短絡現象によって、チャージアンプ172における負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット電圧Vrstに略等しくなることから、トランジスタ22を介して画素20内の蓄積ノードNも、このリセット電圧Vrstとなるのである。このようにして、上記した読み出し動作に伴い、蓄積ノードNの蓄積電荷が所定のリセット電圧Vrstにリセットされる。3.1回目のリセット動作後における画素20内での信号電荷の残存についてところで、上記のような1回目のリセット動作第1のリセット動作を行ったにも関わらず、この1回目のリセット動作前に蓄積された信号電荷の一部が画素20内に残存してしまう場合がある。このように信号電荷の一部が画素20内に残ってしまうと、次の読み出し動作時次のフレーム期間での撮像時においてその残留電荷に起因した残像が発生し、撮像画質が低下してしまうという問題がある。以下、図7~図12を参照して、このような1回目のリセット動作後における画素20内での信号電荷の残存蓄積電荷の残留について、詳細に説明する。まず、光電変換素子21がPIN型のフォトダイオード薄膜フォトダイオードの場合、以下の2つの構造のものに大別される。すなわち、図7A,Bに示したような、いわゆるラテラル型横型構造のものと、図8に示したような、いわゆるバーティカル型縦型構造のものである。図7A,Bに示したラテラル型構造の場合、光電変換素子21は横方向積層面内方向に沿って、p型半導体層21P、真性半導体層i層21Iおよびn型半導体層21Nを、この順に有している。また、真性半導体層21I付近でゲート絶縁膜図示せずを介して対向配置された、ゲート電極21Gを有している。一方、図8に示したバーティカル型構造の場合、光電変換素子21は縦方向積層方向に沿って、例えば、下部電極211a、n型半導体層21N、真性半導体層21I、p型半導体層21Pおよび上部電極211bを、この順に有している。3-1.強外光が照射されて画素20内の電荷が飽和する場合の発生メカニズムここで、上記した信号電荷の残存が発生するメカニズムの一例として、強外光が照射されて画素20内の電荷が飽和してしまう場合について、上記したラテラル型構造のPIN型のフォトダイオードからなる光電変換素子21を例に挙げて説明する。この構造の光電変換素子21では、ゲート電極21Gに印加されるゲート電圧により、真性半導体層21Iが、蓄積状態飽和状態、空乏状態、反転状態のいずれかの状態となる。ここで、薄膜フォトダイオードの場合、この蓄積状態もしくは反転状態においてゲート電極21G側の界面に電荷が誘起された状態図7Aから、空乏状態図7Bに遷移するには、数百μsオーダーの時間が必要となる。通常、PIN型のフォトダイオードは、空乏状態で光感度が最大となるため空乏状態で使用するが、例えば強外光が照射されてVnp<0Vの状態になると、蓄積状態に移行する。なお、Vnpは、p型半導体層21P側から見たn型半導体層21Nの電位である。このため、例えば、強外光が照射された直後に暗状態に環境が変化し、かつリセット動作1回目のリセット動作が行われてVnp>0の状態に戻っても、数百μsの間は蓄積状態から空乏状態に遷移できない。このとき、空乏状態と、蓄積状態もしくは反転状態とでは、上記したゲート電極21G側の界面に誘起された電荷の影響により、PIN型のフォトダイオードにおける容量特性が異なることが知られている。すなわち、図7A,Bに示したように、ゲート電極21Gとp型半導体層21Pと間に形成される寄生容量Cgpは、蓄積状態では大きく、空乏状態では小さい。一方、画素20内の蓄積ノードN蓄積容量は、上記した1回目のリセット動作によって所定のリセット電圧Vrstとなるが、この1回目のリセット動作後にトランジスタ22がオン状態からオフ状態に遷移する際に、以下の現象が起こる。すなわち、例えば図9に示したように、画素20内の寄生容量トランジスタ22のゲートドレイン間に形成された寄生容量Cgdに蓄積された電荷に起因して、蓄積ノードNの電位がリセット電圧Vrstから微小に変動する図中の矢印P2参照。このような現象は、電荷分配現象チャージインジェクション現象と呼ばれる。ここで、上述したように、蓄積ノードNに接続されているPIN型のフォトダイオード光電変換素子21における寄生容量Cgpが、空乏状態と蓄積もしくは反転常態とで異なる場合、この光電変換素子21の状態によって、画素20内における全体のカップリング量寄生容量の大きさが変化してしまう。これが影響して、1回目のリセット動作後においても、直前まで入射していた光撮像光Linの情報電荷が、蓄積ノードNに残ってしまう。このようなメカニズムにより、強外光が照射されて画素20内の電荷が飽和してしまう場合には、1回目のリセット動作を行ったにも関わらず、この1回目のリセット動作前に蓄積された信号電荷の一部が、画素20内に残存してしまうのである。なお、ここでは、図7A,Bに示したラテラル型構造の場合を例に挙げて説明したが、例えば図8に示したバーティカル型構造の場合においても、強外光が照射されて画素20内の電荷が飽和したときには、同様のメカニズムによって信号電荷の残存が生じる。3-2.一般的な発生メカニズム次いで、上記したような場合強外光が照射されて画素20内の電荷が飽和してしまう場合には限定されない、信号電荷の残存残留電荷の一般的な発生メカニズムについて説明する。つまり、上記したような、容量変化が発生するような強外光が照射されなくても、以下説明するDecay電流が光電変換素子21PIN型のフォトダイオードから生ずることによって、残留電荷が発生することについて説明する。図10A,Bはそれぞれ、前述したPIN型のフォトダイオードにおける、エネルギーバンド構造各層の位置とエネルギー準位との関係を表したものである。これらの図から分かるように、真性半導体層21Iには多数の欠陥準位Edが存在している。そして、図10Aに示したように、読み出し/第1リセット期間Tr11回目のリセット動作の終了直後においては、これらの欠陥準位Edに電荷eが捕獲トラップされた状態となっている。ところが、例えば図10Bに示したように、読み出し/第1リセット期間Tr1からある程度の時間が経過すると、欠陥順位Edにトラップされている電荷eが、真性半導体層21Iからフォトダイオード光電変換素子21の外部へ放出される図中の破線の矢印参照。これにより、上記したDecay電流Idacayが光電変換素子21から発生する。ここで、図11A,Bはそれぞれ、読み出し/第1リセット期間Tr1後の経過時間tとDecay電流Idecayとの関係の一例を表したものである。図11Aでは、縦軸および横軸とも対数logスケールで示し、図11Bでは、縦軸を対数スケールで示す一方、横軸については線形リニアスケールで示している。なお、図11A,B中には、特性線のうちの一部の共通領域を、符号G1で示している。これらの図から分かるように、Decay電流Idecayは、読み出し/第1リセット期間Tr1の終了時t=0から時間の経過とともに相乗的に減少していく傾向にあるIdecay=I0/t,I0:定数値。また、このときに発生する残留電荷q1とするは、例えば図12に示したように、Decay電流Idecay=I0/tを経過時間tで積分することにより求められることが分かる。以上のような一般的な発生メカニズムにより、1回目のリセット動作を行ったにも関わらず、この1回目のリセット動作前に蓄積された信号電荷の一部が、画素20内に残存してしまう上記した残留電荷q1が発生してしまうのである。4.複数回のリセット動作を利用した残留電荷の低減作用そこで本実施の形態では、例えば図13に示したように、複数回ここでは2回のリセット動作を行うことによって上記した残留電荷を低減し、この残留電荷に起因した残像を抑えるようにしている。以下、この複数回のリセット動作を利用した残留電荷の低減作用について詳細に説明する。図13において、Aは読み出し制御線Lreadの電位Vreadのタイミング波形を、Bは、チャージアンプ172からの出力電圧Vcaのタイミング波形を、Cは信号線Lsigの電位Vsigのタイミング波形を、Dは蓄積ノードNの電位Vnのタイミング波形を、それぞれ示す。また、これらの各タイミング波形は、1垂直期間1フレーム期間ΔTvを含む前後の期間についてのものである。この1フレーム期間ΔTvでは、まずタイミングt11~t12の露光期間Texにおいて、図6A等を用いて前述したようにして、露光動作が行われる。すなわち、撮像光Linが撮像部11へ入射すると、各画素20内の光電変換素子21では、この撮像光Linが信号電荷に変換光電変換される。そして、この信号電荷が画素20内の蓄積ノードNに蓄積され、その電位Vnが徐々に変化する図13中の矢印P31参照。なお、この露光動作に伴って、電位Vnがリセット電圧Vrst側から0Vへ向けて徐々に低下していっているのは、ここでは光電変換素子21のカソード側が蓄積ノードNとなっているためである。次いで、タイミングt13~t14の読み出し/第1リセット期間Tr1では、図6B等を用いて前述したようにして、読み出し動作と1回目のリセット動作画素リセット動作とが行われる。すなわち、画素20から信号電荷を読み出す読み出し動作と、この画素20内の信号電荷をリセットするための1回目のリセット動作とが、実質的に同時に行われる。ただし、図13中の矢印P32で示したように、この1回目のリセット動作後において蓄積ノードNの電位Vnが徐々に低下していき、前述した残留電荷q1が発生してしまっている。なお、その後のタイミングt15では、チャージアンプ回路におけるスイッチSW1がオン状態となることにより、このチャージアンプ回路内の容量素子C1に蓄積された電荷がリセットされる。すなわち、チャージアンプ回路のリセット動作アンプリセット動作が行われる。続いて、その後のタイミングt16~t17において、以下説明する2回目のリセット動作第2リセット動作が行われる第2リセット期間Tr2。この第2リセット期間Tr2では、具体的には、例えば図14Aに示した第1の動作例のようにして、2回目のリセット動作が行われる。すなわち、この第1の動作例では、画素20内のトランジスタ22がオン状態になると共に、チャージアンプ回路におけるスイッチSW1もオン状態となり、チャージアンプ172を用いたボルテージフォロワ回路が形成される。このため、このチャージアンプ172における帰還特性フィードバック特性により、チャージアンプ172における負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット電圧Vrstに略等しくなる。このように第1の動作例では、チャージアンプ172における帰還特性を利用して、画素20内の蓄積ノードNの電位Vnがリセット電圧Vrstに設定される2回目のリセット動作がなされる。一方、図14Bに示した第2の動作例では、前述した1回目のリセット動作のときと同様に、チャージアンプ回路チャージアンプ172における仮想短絡現象を利用して、2回目のリセット動作がなされる図中の矢印P42参照。つまり、この仮想短絡現象によって、画素20内の蓄積ノードNの電位Vnがリセット電圧Vrstに設定される。なお、このときは、読み出し/第1リセット期間Tr1のときと同様に、画素20内のトランジスタ22がオン状態であると共にチャージアンプ回路におけるスイッチSW1がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印P41で示したように、この第2の動作例では、蓄積ノードNに残存している電荷をチャージアンプ回路によって読み出すことも可能となっている。このようにして本実施の形態では、画素20内の蓄積電荷のリセット動作後述する線順次リセット駆動が、1フレーム期間内で間欠的に独立して複数回行われる。具体的には、ここでは1回目のリセット動作読み出し/第1リセット期間Tr1と2回目のリセット動作第2リセット期間Tr2とが、間欠的に行われるように設定されている。これにより、1回目のリセット動作後における画素20内の残留電荷q1信号電荷の残存量がより確実にリセットされ、そのような残留電荷q1が低減される図13中に示した矢印P33参照。具体的には、1回目のリセット動作の終了時Tr1の終了時から2回目のリセット動作の終了時Tr2の終了時までの時間をΔt12とすると図13参照、発生した残留電荷q1のうちの低減される電荷量は、例えば図15に示したようになる。すなわち、例えば図12において説明した残留電荷q1のうち、時間Δt12の開始時t1=0から終了時t2までの時間積分値に対応する電荷q12が、この2回目のリセット動作によって排出される低減する電荷量に相当する。また、q1-q12=q23により算出される電荷q23が、2回目のリセット動作後においても残存する電荷量に相当する。このため、上記した時間Δt12ができるだけ長くなるように設定するのが望ましいと言える。以上のようにして、1回目のリセット動作後における画素20内の残留電荷q1が低減され、その結果、次の読み出し動作時次のフレーム期間での撮像時において、この残留電荷に起因した残像の発生が抑えられ、撮像画質を向上させることができる。なお、このような複数回のリセット動作線順次リセット駆動は、例えば1水平期間1水平走査期間:一例として32μs程度を超える期間に亘って間欠的に行われるようにするのが望ましい。これは、以下の理由によるものである。すなわち、前述したように、PIN型のフォトダイオードにおける状態遷移には、数百μs程度の時間がかかる。このことから、例えば100μs程度の時間、リセット電圧Vrstを連続的または間欠的に蓄積ノードNに与えることで、残留電荷の発生を低減することができると考えられる。ただし、実際には、このリセット電圧Vrstを与える期間が1水平期間例えば32μs程度を超えると残留電荷が大きく減少し始めることが、実験等により確認されている。5.線順次リセット駆動の際の各リセット動作のタイミング等についてまた、本実施の形態では、例えば以下の図16~図19に示したようにして、線順次撮像駆動線順次読み出し駆動および線順次リセット駆動の際の各動作のタイミングが設定されている。図16は、本実施の形態に係る線順次撮像駆動の一例を、タイミング波形図で表わしたものである。ここで、A~Fはそれぞれ、読み出し制御線Lread1~Lread3,Lreadn-2~Lreadnの電位Vread1~Vread3,Vreadn-2~Vreadnのタイミング波形を示している。また、図中に示したΔThは、1水平期間1水平走査期間を表している。なお、後述する図17~図19ではそれぞれ、前述したアンプリセット制御線Lcarstの電位Vcarstを、前述した第1の動作例の場合各図のDおよび第2の動作例の場合各図のEの各々について示している。まず、図16A~Fから分かるように、1回目のリセット動作等読み出し/第1リセット期間Tr1の動作が線順次で行われる駆動期間線順次駆動期間ΔTr1と、2回目のリセット動作が線順次で行われる駆動期間線順次駆動期間ΔTr2とでは、部分的に重畳期間駆動オーバーラップ期間ΔTol1が存在している。そして、本実施の形態では、この駆動オーバーラップ期間ΔTol1内における各リセット動作の期間読み出し/第1リセット期間Tr1および第2リセット期間Tr2が、以下のように設定されている。具体的には、1回目の線順次リセット駆動の際の各リセット動作線順次駆動期間ΔTr1内の各読み出し/第1リセット期間Tr1と、2回目の線順次リセット駆動の際の各リセット動作線順次駆動期間ΔTr2内の各第2リセット期間Tr2とが、次のように設定される。すなわち、これらの線順次駆動期間ΔTr1内の各読み出し/第1リセット期間Tr1と線順次駆動期間ΔTr2内の各第2リセット期間Tr2とがいずれも重ならない非重畳期間非オーバーラップ期間が、少なくとも一部に存在するように設定される例えば、図16中の符号P5で示した期間参照。詳細には、図17A~Eに拡大して示したタイミング波形符号P5で示した期間付近の拡大波形の例では、以下のように設定されている。すなわち、この例では、駆動オーバーラップ期間ΔTol1内における各読み出し/第1リセット期間Tr1および各第2リセット期間Tr2が、全ての期間で上記した非オーバーラップ期間となっている。換言すると、各読み出し/第1リセット期間Tr1および各第2リセット期間Tr2が、互いに全くオーバーラップしていない。なお、この例では、符号P5で示した期間内において、Vread2第2リセット期間Tr2→Vreadn-2読み出し/第1リセット期間Tr1→Vread3第2リセット期間Tr2の順に、行走査信号に相当する電位Vreadが印加されている。一方、例えば図18A~E中に示した符号P5aの期間内では、図16,図17中に示した符号P5の期間とは異なり、以下の順番で、行走査信号に相当する電位Vreadが印加されている。すなわち、Vreadn-2読み出し/第1リセット期間Tr1→Vread2第2リセット期間Tr2→Vread3第2リセット期間Tr2の順に、電位Vreadが印加されている。ただし、この場合においても、符号P5の期間と同様に、駆動オーバーラップ期間ΔTol1内における各読み出し/第1リセット期間Tr1および各第2リセット期間Tr2が、全ての期間で上記した非オーバーラップ期間となっている。また、例えば図19A~E中に示した符号P5bの期間では、図16~図18中に示した符号P5,P5aの期間とは異なり、以下のように設定されている。すなわち、駆動オーバーラップ期間ΔTol1内の各読み出し/第1リセット期間Tr1および各第2リセット期間Tr2において、上記した非オーバーラップ期間が一部の期間でのみ設けられている。換言すると、図中に示したように、読み出し/第1リセット期間Tr1と第2リセット期間Tr2との一部に、重畳期間動作オーバーラップ期間ΔTol2が存在している。ただし、この場合においても、そのような動作オーバーラップ期間ΔTol2は部分的に設けられているだけであるため、上記した非オーバーラップ期間が一部には存在していることになる。ここで、このような線順次撮像駆動線順次読み出し駆動および線順次リセット駆動の際の各動作のタイミング等は、例えば図4に示した単位回路130を有する行走査回路13によって実現されている。具体的には、線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路131,132と、各列のシフトレジスタ回路131,132からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路AND回路133A~133DおよびOR回路134A,134Bと、によって実現されている。このように本実施の形態では、線順次駆動期間ΔTr1と線順次駆動期間ΔTr2との駆動オーバーラップ期間ΔTol1内のリセット動作の期間読み出し/第1リセット期間Tr1および第2リセット期間Tr2に、上記した非オーバーラップ期間が少なくとも一部に存在するように設定される。これにより、例えば図20A~Fに示した比較例駆動オーバーラップ期間ΔTol1内のリセット動作の期間に非オーバーラップ期間が全く設けられていない駆動オーバーラップ期間ΔTol1内の各リセット動作の期間がいずれもオーバーラップしている場合とは異なり、以下のようになる。すなわち、複数回の線順次リセット駆動の際の各リセット動作の期間やタイミング等が、任意に設定可能となる。なお、このような動作タイミング等を実現している本実施の形態の行走査回路13に対して、従来の標準的な行走査回路ゲートドライバ回路では、異なる走査線に接続される画素における動作同士を、少なくとも一部がオーバーラップしないタイミング等で行うことはできない。また、特に図19に示した例のように、駆動オーバーラップ期間ΔTol1内の各読み出し/第1リセット期間Tr1および各第2リセット期間Tr2において、非オーバーラップ期間が一部の期間でのみ設けられているようにした場合には、以下のことも言える。すなわち、例えば図16~図18に示したように、駆動オーバーラップ期間ΔTol1内における各読み出し/第1リセット期間Tr1および各第2リセット期間Tr2が、全ての期間で非オーバーラップ期間となっている場合と比べ、線順次撮像駆動の高速化高フレームレート化が実現される。以上のように本実施の形態では、複数回の線順次リセット駆動の際に、駆動オーバーラップ期間ΔTol1内の各リセット動作の期間において、上記した非オーバーラップ期間が少なくとも一部に設けられるようにしたので、それら複数回の線順次リセット駆動の際の各リセット動作の期間やタイミング等を、任意に設定することができるようになる。よって、撮像駆動線順次撮像駆動の際の動作の自由度を向上させることが可能となり、最適なタイミング等で撮像駆動を行うことが可能となる。また、駆動オーバーラップ期間ΔTol1内の各リセット動作の期間において、非オーバーラップ期間が一部の期間でのみ設けられているようにした場合には、線順次撮像駆動の高速化高フレームレート化を実現することも可能となる。<変形例>続いて、上記実施の形態の変形例変形例1~5について説明する。なお、実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例1]図21は、変形例1に係る画素画素20Aの回路構成を、上記実施の形態で説明した列選択部17の回路構成例とともに表したものである。本変形例の画素20Aは、実施の形態の画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21と1つのトランジスタ22とを有している。また、この画素20Aには画素20と同様に、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。ただし、画素20Aでは、光電変換素子21の配置方向向きが、画素20とは逆になっている。すなわち、この画素20Aでは、光電変換素子21のアノードが蓄積ノードNに接続され、カソードがグランド接地に接続されている。このような構成の画素20Aを有する撮像装置においても、上記実施の形態の撮像装置1と同様の作用により同様の効果を得ることが可能である。[変形例2,3]回路構成図22は、変形例2に係る画素画素20Bの回路構成を、以下説明する列選択部17Bの回路構成例とともに表したものである。また、図23は、変形例3に係る画素画素20Cの回路構成を、列選択部17Bの回路構成例とともに表したものである。これらの変形例2,3に係る画素20B,20Cはそれぞれ、これまで説明した画素20,20Aとは異なり、いわゆるアクティブ型の回路構成となっている。具体的には、このアクティブ型の画素20B,20Cには、1つの光電変換素子21と、3つのトランジスタ22,23,24とが設けられている。これらの画素20B,20Cにはまた、H方向に沿って延在する読み出し制御線Lreadおよびリセット制御線Lrstと、V方向に沿って延在する信号線Lsigとが接続されている。画素20B,20Cではそれぞれ、トランジスタ22のゲートが読み出し制御線Lreadに接続され、ソースが信号線Lsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ23のドレインに接続されている。トランジスタ23のソースは電源VDDに接続され、ゲートは、光電変換素子21のカソード図22に示した画素20Bまたはアノード図23に示した画素20C蓄積ノードNと、リセット用トランジスタとして機能するトランジスタ24のドレインとに接続されている。このトランジスタ24のゲートはリセット制御線Lrstに接続され、ソースにはリセット電圧Vrstが印加されるようになっている。光電変換素子21のアノード画素20Bまたはカソード画素20Cは、グランド接地に接続されている。また、図22および図23に示した変形例2,3に係る列選択部17Bは、前述した列選択部17において、チャージアンプ172、容量素子C1およびスイッチSW1に代わりに、定電流源171およびアンプ176を設けたものとなっている。アンプ176では、正側の入力端子には信号線Lsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。なお、信号線Lsigの一端側には定電流源171の一方の端子が接続され、この定電流源171の他方の端子には電源VSSが接続されている。作用効果このようなアクティブ型の回路構成からなる画素20B,20Cを有する変形例2,3の撮像装置では、以下のようにして撮像動作線順次撮像駆動がなされる。すなわち、まず、これまで説明したパッシブ型の回路構成からなる画素20,20Aを有する撮像装置では、例えば図24Aに示したようにして線順次撮像駆動が行われる。具体的には、線順次読み出し駆動と線順次リセット駆動とが、単一の線順次駆動読み出し/第1リセット期間Tr1の線順次動作を行うための駆動によって、実質的に同時に行われる。これに対して、変形例2,3のように、アクティブ型の回路構成からなる画素20B,20Cを有する撮像装置では、例えば図24Bに示したようにして線順次撮像駆動が行われる。具体的には、線順次読み出し駆動と各回ここでは1回目および2回目の線順次リセット駆動とが、互いに独立して個別に行われる。すなわち、読み出し期間Tr1aの線順次動作を行うための線順次読み出し駆動と、1回目のリセット期間第1リセット期間Tr1bの線順次動作を行うための1回目の線順次リセット駆動と、2回目のリセット期間第2リセット期間Tr2の線順次動作を行うための2回目の線順次リセット駆動とが、互いに独立して個別に行われる。なお、このアクティブ型の回路構成の場合、各回の線順次リセット駆動の際のリセット動作は、リセット用トランジスタとして機能するトランジスタ24がオン状態となることによって行われるようになっている。このように、アクティブ型の回路構成からなる画素20B,20Cを有する撮像装置においても、これまで説明したパッシブ型の回路構成の場合と同様のことが言える。すなわち、駆動オーバーラップ期間ΔTol1内の各リセット動作の期間において、前述した非オーバーラップ期間が少なくとも一部に設けられるようにすることにより、それら複数回の線順次リセット駆動の際の各リセット動作の期間やタイミング等を、任意に設定することができるようになる。したがって、これらの場合においても、撮像駆動線順次撮像駆動の際の動作の自由度を向上させることが可能となり、最適なタイミング等で撮像駆動を行うことが可能となる。[変形例4,5]図25A,Bはそれぞれ、変形例4,5に係る撮像部撮像部11A,11Bの概略構成を模式的に表したものである。まず、図25Aに示した変形例4に係る撮像部11Aは、上記実施の形態で説明した光電変換層111に加え、波長変換層112を更に有している。具体的には、光電変換層111上撮像部11Aの受光面撮像面側に、波長変換層112が設けられている。波長変換層112は、放射線Rradα線,β線,γ線,X線等を、光電変換層111の感度域に波長変換するものであり、これにより光電変換層111では、この放射線Rradに基づく情報を読み取ることが可能となっている。この波長変換層112は、例えばX線などの放射線を可視光に変換する蛍光体例えば、シンチレータからなる。このような波長変換層112は、例えば光電変換層1113の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をCsI、NaI、CaF2等によって形成することにより得られる。一方、図25Bに示した変形例5に係る撮像部11Bは、上記実施の形態で説明した光電変換層111の代わりに、光電変換層111Bを有している。この光電変換層111Bは、入射した放射線Rradに応じて電気信号を直接発生させるものである。つまり、図25Aに示した変形例4の撮像部11Aは、いわゆる間接型の放射線撮像装置に適用されるものであるのに対し、変形例5の撮像部11Bは、いわゆる直接型の放射線撮像装置に適用されるものとなっている。なお、このような直接型に適用される光電変換層111Bは、例えば、アモルファスセレンa-Se半導体や、カドミニウムテルルCdTe半導体などにより構成されている。このような構成の撮像部11A,11Bを有する変形例4,5に係る撮像装置では、撮像部11A,11Bが、入射した放射線Rradに応じて電気信号を発生するものとなっており、放射線撮像装置として構成されている。このような放射線撮像装置は、例えば医療機器DigitalRadiography等のX線撮像装置や、空港等で用いられる携帯物検査用X線撮影装置、工業用X線撮像装置例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置などに適用することが可能である。<適用例>続いて、上記実施の形態および各変形例変形例1~5に係る撮像装置の撮像表示システムへの適用例について説明する。図26は、適用例に係る撮像表示システム撮像表示システム5の概略構成例を模式的に表したものである。この撮像表示システム5は、上記実施の形態等に係る撮像部1111A,11B等を有する撮像装置1と、画像処理部52と、表示装置4とを備えており、この例では放射線を用いた撮像表示システム放射線撮像表示システムとして構成されている。画像処理部52は、撮像装置1から出力される出力データDout撮像信号に対して所定の画像処理を施すことにより、画像データD1を生成するものである。表示装置4は、画像処理部52において生成された画像データD1に基づく画像表示を、所定のモニタ画面40上で行うものである。このような構成からなる撮像表示システム5では、撮像装置1ここでは放射線撮像装置が、光源ここではX線源等の放射線源51から被写体50に向けて照射された照射光ここでは放射線に基づき、被写体50の画像データDoutを取得し、画像処理部52へ出力する。画像処理部52は、入力された画像データDoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ表示データD1を表示装置4へ出力する。表示装置4は、入力された画像データD1に基づいて、モニタ画面40上に画像情報撮像画像を表示する。このように、本適用例の撮像表示システム5では、撮像装置1において被写体50の画像を電気信号として取得可能であるため、取得した電気信号を表示装置4へ伝送することによって画像表示を行うことができる。すなわち、従来のような放射線写真フィルムを用いることなく、被写体50の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。なお、本適用例では、撮像装置1が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。<その他の変形例>以上、実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの画素20,20A~20Cの回路構成には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。また、上記実施の形態等では、1フレーム期間内で2回の線順次リセット駆動を行う場合を例に挙げて説明したが、これには限られず、1フレーム期間内で3回以上の線順次リセット駆動を行うようにしてもよい。更に、上記実施の形態等で説明した撮像部、行走査部、A/D変換部列選択部および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化3辺フリーの額縁構造や配線接続の際の信頼性向上を実現することができる。なお、本技術は以下のような構成を取ることも可能である。1各々が光電変換素子を含む複数の画素を有する撮像部と、前記光電変換素子により得られた信号電荷を前記画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、前記画素内の前記信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行う駆動部とを備え、前記駆動部は、前記線順次リセット駆動を1フレーム期間内で間欠的に複数回行うと共に、一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とのオーバーラップ期間内における前記リセット動作の期間において、前記一の線順次リセット駆動による各リセット動作と前記他の一の線順次リセット駆動による各リセット動作とがいずれも重ならない非オーバーラップ期間が少なくとも一部に設けられるように、前記複数回の線順次リセット駆動を行う撮像装置。2前記オーバーラップ期間内における前記リセット動作の期間において、前記非オーバーラップ期間が一部の期間でのみ設けられている上記1に記載の撮像装置。3前記オーバーラップ期間内における前記リセット動作の期間が、全ての期間で前記非オーバーラップ期間となっている上記1に記載の撮像装置。4前記駆動部は、前記線順次読み出し駆動および前記線順次リセット駆動の際に前記複数の画素に対する順次走査を行う走査部を有する上記1ないし3のいずれかに記載の撮像装置。5前記走査部は、前記線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路部と、各列のシフトレジスタ回路部からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路とを有する上記4に記載の撮像装置。6前記線順次読み出し駆動と1回目の前記線順次リセット駆動とが、単一の線順次駆動によって同時に行われる上記1ないし5のいずれかに記載の撮像装置。7前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に所定のリセット電圧が他方の入力端子に入力されるチャージアンプを有し、前記チャージアンプにおける仮想短絡現象を利用して、前記リセット動作が行われる上記6に記載の撮像装置。8前記チャージアンプにおける帰還特性または仮想短絡現象を利用して、2回目以降の前記線順次リセット駆動の際の前記リセット動作が行われる上記7に記載の撮像装置。9前記線順次読み出し駆動と各回の前記線順次リセット駆動とが、互いに独立して個別に行われる上記1ないし5のいずれかに記載の撮像装置。10各画素はリセット用トランジスタを有し、前記リセット用トランジスタがオン状態となることによって、前記リセット動作が行われる上記9に記載の撮像装置。11前記線順次リセット駆動が、1水平期間を超える期間に亘って間欠的に複数回行われる上記1ないし10のいずれかに記載の撮像装置。12前記光電変換素子が、PIN型のフォトダイオードからなる上記1ないし11のいずれかに記載の撮像装置。13前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている上記1ないし12のいずれかに記載の撮像装置。14前記撮像部は、前記光電変換素子を構成する光電変換層と、前記放射線を前記光電変換層の感度域に波長変換する波長変換層とを有する上記13に記載の撮像装置。15前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する上記13に記載の撮像装置。16前記放射線がX線である上記13ないし15のいずれかに記載の撮像装置。17撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、前記光電変換素子により得られた信号電荷を前記画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、前記画素内の前記信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行う駆動部とを備え、前記駆動部は、前記線順次リセット駆動を1フレーム期間内で間欠的に複数回行うと共に、一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とのオーバーラップ期間内における前記リセット動作の期間において、前記一の線順次リセット駆動による各リセット動作と前記他の一の線順次リセット駆動による各リセット動作とがいずれも重ならない非オーバーラップ期間が少なくとも一部に設けられるように、前記複数回の線順次リセット駆動を行う撮像表示システム。"