プリント基板、前記プリント基板に搭載される半導体チップ、及び前記半導体チップに設けられるパッケージを備えるプリント基板組立体の配線情報に基づいて、前記プリント基板組立体の複数の配線領域の各々について、前記半導体チップに接続される第1配線の誘導成分の値及び容量成分の値と、前記第1配線と前記半導体チップに接続される第2配線の間の誘導性結合の値及び容量性結合の値とを算出すること、前記誘導成分の値及び前記容量成分の値と、前記誘導性結合の値及び前記容量性結合の値とに基づいて、前記第1配線によって伝送される第1信号と前記第2配線によって伝送される第2信号が同相遷移した場合の前記第1信号の同相遷移伝播遅延係数と前記第1信号と前記第2信号が逆相遷移した場合の前記第1信号の逆相遷移伝播遅延係数とを等しくするために前記第1配線と前記第2配線との間に付加すべき付加容量値を算出すること、前記第1配線と前記第2配線との間に前記付加容量値が付加されるように前記配線情報を変更することを具備し、前記第1配線は前記複数の配線領域にそれぞれ配置される複数部分を備え、前記第2配線は前記複数の配線領域にそれぞれ配置される複数部分を備え、前記複数の配線領域は、前記プリント基板の配線領域と、前記パッケージの配線領域とを含むプリント基板組立体の配線設計方法。請求項1の配線設計方法により得られた変更後の前記配線情報に基づいて、現実のプリント基板組立体を製造することを具備し、前記配線情報を変更することは、前記付加容量値を持つコンデンサ素子を前記第1配線と前記第2配線の間に設けることを含むプリント基板組立体の製造方法。請求項1の配線設計方法により得られた変更後の前記配線情報に基づいて、現実のプリント基板組立体を製造することを具備し、前記配線情報を変更することは、前記第1配線の配線幅及び前記第2配線の配線幅を太くして前記第1配線及び前記第2配線の配線間隔を狭くすることを含むプリント基板組立体の製造方法。請求項1の配線設計方法により得られた変更後の前記配線情報に基づいて、現実のプリント基板組立体を製造することを具備し、前記半導体チップは、前記第1配線に接続される第1パッドと、前記第2配線に接続される第2パッドとを備え、前記配線情報を変更することは、前記第1パッド及び前記第2パッドの互いに対向する面の面積を大きくすることを含むプリント基板組立体の製造方法。請求項1の配線設計方法により得られた変更後の前記配線情報に基づいて、現実のプリント基板組立体を製造することを具備し、前記配線情報を変更することは、前記第1配線の配線ルート及び前記第2配線の配線ルートを変更して前記第1配線及び前記第2配線の配線間隔を狭くすることを含むプリント基板組立体の製造方法。本発明者は、プリント基板組立体において半導体チップに接続される配線の仕様はパッケージとプリント基板とで異なっており、パッケージでは配線が密であるために大きなクロストークノイズが発生するおそれがあることを認識した。したがって、本発明の目的は、パッケージ内で発生するクロストークの影響を低減することが可能なプリント基板組立体の配線設計システム、配線設計方法、配線設計プログラム、及び製造方法を提供することである。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の一の観点によるプリント基板組立体の配線設計方法は、プリント基板50、前記プリント基板に搭載される半導体チップ30A、及び前記半導体チップに設けられるパッケージ40Aを備えるプリント基板組立体20の配線情報に基づいて、前記プリント基板組立体の複数の配線領域の各々について、前記半導体チップに接続される第1配線21の誘導成分の値LL11_1、LL11_2及び容量成分の値CC11_1、CC11_2と、前記第1配線と前記半導体チップに接続される第2配線22の間の誘導性結合の値LL21_1、LL21_2及び容量性結合の値CC21_1、CC21_2とを算出することS61~S64、前記誘導成分の値及び前記容量成分の値と、前記誘導性結合の値及び前記容量性結合の値とに基づいて、前記第1配線によって伝送される第1信号S21と前記第2配線によって伝送される第2信号S22が同相遷移した場合の前記第1信号の同相遷移伝播遅延係数DIと前記第1信号と前記第2信号が逆相遷移した場合の前記第1信号の逆相遷移伝播遅延係数DOとを等しくするために前記第1配線と前記第2配線との間に付加すべき付加容量値CA_12を算出することS65、前記第1配線と前記第2配線との間に前記付加容量値が付加されるように前記配線情報を変更することS66を具備する。前記第1配線は前記複数の配線領域にそれぞれ配置される複数部分51、41を備える。前記第2配線は前記複数の配線領域にそれぞれ配置される複数部分52、42を備える。前記複数の配線領域は、前記プリント基板の配線領域と、前記パッケージの配線領域とを含む。本発明によれば、同相遷移伝播遅延係数と逆相遷移伝播遅延係数とを等しくするために配線間に付加すべき付加容量値を算出する際にパッケージの配線領域を考慮しているため、パッケージ内で発生するクロストークの影響を低減することができる。添付図面を参照して、本発明によるプリント基板組立体の配線設計システム、配線設計方法、配線設計プログラム、及び製造方法を実施するための形態を以下に説明する。第1の実施形態図2を参照して、本発明の第1の実施形態に係る配線設計システム10は、出力装置11と、入力装置12と、主記憶装置13と、外部記憶装置14と、処理装置15とを備えるコンピュータである。主記憶装置13及び外部記憶装置14は、記憶部を形成する。配線設計プログラムは、例えば、光ディスクや磁気ディスクのような記録媒体に記録されて、又は通信回線を介して提供される。入力装置12は、キーボード、マウス、記録媒体の読み取り装置、通信インタフェース等である。入力装置12は、配線設計プログラムの入力を受け付ける。記憶部は、配線設計プログラムやデータを格納する。処理装置15は、配線設計プログラムに基づいて配線設計システム10の全体の動作を制御する。配線設計システム10は、配線設計プログラムに基づいて本実施形態に係る配線設計方法を実行する。以下、本実施形態に係る配線設計方法を説明する。回路設計者は、プリント基板組立体の回路図を作成し、プリント基板組立体についての制約条件を決定する。図3を参照して、配線設計方法は、ステップS10~S60を備える。ステップS10において、入力装置12は、回路図の情報回路図情報及び制約条件の情報制約条件情報の入力を受け付ける。回路図情報及び制約条件情報はCADComputer-aidedDesignシステムを介して入力される。記憶部は、回路図情報及び制約条件情報を格納するステップS20において、処理装置15は、回路図情報及び制約条件情報に基づいて配線処理を実行し、プリント基板組立体の実配線の情報としての配線情報を生成する。記憶部は、配線情報を格納する。図4は、配線情報に対応したプリント基板組立体20を示す。プリント基板組立体20は、半導体チップダイ30A及び30Bと、パッケージ40A及び40Bと、プリント基板50とを備える。半導体チップ30A及び30Bは、半導体集積回路のチップである。パッケージ40A及び40Bは、それぞれ、半導体チップ30A及び30Bに設けられている。半導体チップ30A及び30Bは、プリント基板50に搭載されている。パッケージ40Aは、パッケージ基板45を備える。半導体チップ30Aがパッケージ基板45の上面に搭載される。プリント基板組立体20は、実配線としての配線21~24を備える。配線21~24は、半導体チップ30Aと半導体チップ30Bとを接続している。配線21~24の数が4本の場合が図4に示されているが、配線21~24の数は2本以上であればよい。配線21は、パッケージ40Aの配線領域以下、第1配線領域という。に配置される部分としてのボンディングワイヤ41と、プリント基板50の配線領域以下、第2配線領域という。に配置される部分としての配線パターン51とを備える。配線22は、第1配線領域に配置される部分としてのボンディングワイヤ42と、第2配線領域に配置される部分としての配線パターン52とを備える。配線23は、第1配線領域に配置される部分としてのボンディングワイヤ43と、第2配線領域に配置される部分としての配線パターン53とを備える。配線24は、第1配線領域に配置される部分としてのボンディングワイヤ44と、第2配線領域に配置される部分としての配線パターン54とを備える。ボンディングワイヤ41は、半導体チップ30Aのパッド31とパッケージ基板45の上面の端子とを接続する。ボンディングワイヤ41は、パッケージ基板45の下面に設けられた半田ボールを介して配線パターン51に接続される。ボンディングワイヤ42は、半導体チップ30Aのパッド32とパッケージ基板45の上面の端子とを接続する。ボンディングワイヤ42は、パッケージ基板45の下面に設けられた半田ボールを介して配線パターン52に接続される。ボンディングワイヤ43は、半導体チップ30Aのパッド33とパッケージ基板45の上面の端子とを接続する。ボンディングワイヤ43は、パッケージ基板45の下面に設けられた半田ボールを介して配線パターン53に接続される。ボンディングワイヤ44は、半導体チップ30Aのパッド34とパッケージ基板45の上面の端子とを接続する。ボンディングワイヤ44は、パッケージ基板45の下面に設けられた半田ボールを介して配線パターン54に接続される。配線情報は、配線21~24を規定している。配線情報は、例えば、配線パターン51~54の配線長、配線層、配線ルート等を指定する。配線パターン51~54がプリント基板50の上面の配線層に配置される場合が図4に示されているが、配線パターン51~54がプリント基板50の内部の配線層に配置されてもよい。ステップS30において、処理装置15は、回路図情報及び配線情報に基づいて配線処理の事後シミュレーション以下、POSTシミュレーションという。を実行する。例えば、POSTシミュレーションは、図4に示すプリント基板組立体20の動作シミュレーションを含む。ステップS40において、処理装置15は、POSTシミュレーションの結果を判定する。判定結果が適合OKの場合、ステップS50に進む。判定結果が不適合NGの場合、ステップS60に進む。ステップS60において、配線設計システム10は、クロストークキャンセル処理を実行し、配線情報を変更する。ステップS60の後、ステップS30に進む。ステップS60の後のステップS30においては、処理装置15は、回路図情報及び変更後の配線情報に基づいてPOSTシミュレーションを実行する。ステップS50において、出力装置11は、ステップS40において適合OKと判定されたPOSTシミュレーションの結果に対応する配線情報を完成された設計情報として出力する。出力された設計情報に基づいて現実のプリント基板組立体を製造する。図5を参照して、ステップS60を詳細に説明する。ステップS60は、ステップS61~S66を含む。ステップS61において、処理装置15は、第1配線領域パッケージ40Aの配線領域について、配線情報に基づいて配線21~24の誘導成分の値と配線21~24間の誘導性結合の値とを算出する。以下、配線21及び22の誘導成分の値と配線21及び22間の誘導性結合の値とを算出する方法を例として説明する。処理装置15は、配線情報に基づいてPOSTシミュレーションを実行してインダクタンスマトリックスを算出する。図6は、配線21及び22についてのインダクタンスマトリックスの例を示す。配線21の第1配線領域の単位長あたりの自己インダクタンスL11_1、配線22の第1配線領域の単位長あたりの自己インダクタンスL22_1、及び、配線21と配線22の間の第1配線領域の単位長あたりの相互インダクタンスL21_1が算出される。ここで、L11_1、L22_1、L21_1の単位はH/mである。処理装置15は、下記式に基づいて、配線21の第1配線領域の自己インダクタンスLL11_1、配線22の第1配線領域の自己インダクタンスLL22-1、及び、配線21と配線22の間の第1配線領域の相互インダクタンスLL21_1を算出する。ステップS62において、処理装置15は、第1配線領域パッケージ40Aの配線領域について、配線情報に基づいて配線21~24の容量成分の値と配線21~24間の容量性結合の値とを算出する。以下、配線21及び22の容量成分の値と配線21及び22間の容量性結合の値とを算出する方法を例として説明する。処理装置15は、配線情報に基づいてPOSTシミュレーションを実行してキャパシタンスマトリックスを算出する。図7は、配線21及び22についてのキャパシタンスマトリックスの例を示す。配線21の第1配線領域の単位長あたりの容量成分接地点に対する容量C11_1、配線22の第1配線領域の単位長あたりの容量成分接地点に対する容量C22_1、及び、配線21と配線22の間の第1配線領域の単位長あたりの容量性結合配線間の容量C21_1が算出される。ここで、C11_1、C22_1、及び、C21_1の単位はF/mである。処理装置15は、下記式に基づいて、配線21の第1配線領域の容量成分接地点に対する容量CC11_1、配線22の第1配線領域の容量成分接地点に対する容量CC22_1、及び、配線21と配線22の間の第1配線領域の容量性結合配線間の容量CC21_1を算出する。ステップS63において、処理装置15は、第2配線領域プリント基板50の配線領域について、配線情報に基づいて配線21~24の誘導成分の値と配線21~24間の誘導性結合の値とを算出する。以下、配線21及び22の誘導成分の値と配線21及び22間の誘導性結合の値とを算出する方法を例として説明する。処理装置15は、配線情報に基づいてPOSTシミュレーションを実行してインダクタンスマトリックスを算出する。配線21の第2配線領域の単位長あたりの自己インダクタンスL11_2、配線22の第2配線領域の単位長あたりの自己インダクタンスL22_2、及び、配線21と配線22の間の第2配線領域の単位長あたりの相互インダクタンスL21_2が算出される。ここで、L11_2、L22_2、L21_2の単位はH/mである。処理装置15は、下記式に基づいて、配線21の第2配線領域の自己インダクタンスLL11_2、配線22の第2配線領域の自己インダクタンスLL22_2、及び、配線21と配線22の間の第2配線領域の相互インダクタンスLL21_2を算出する。ステップS64において、処理装置15は、第2配線領域プリント基板50の配線領域について、配線情報に基づいて配線21~24の容量成分の値と配線21~24間の容量性結合の値とを算出する。以下、配線21及び22の容量成分の値と配線21及び22間の容量性結合の値とを算出する方法を例として説明する。処理装置15は、配線情報に基づいてPOSTシミュレーションを実行してキャパシタンスマトリックスを算出する。配線21の第2配線領域の単位長あたりの容量成分接地点に対する容量C11_2、配線22の第2配線領域の単位長あたりの容量成分接地点に対する容量C22_2、及び、配線21と配線22の間の第2配線領域の単位長あたりの容量性結合配線間の容量C21_2が算出される。ここで、C11_2、C22_2、及び、C21_2の単位はF/mである。処理装置15は、下記式に基づいて、配線21の第2配線領域の容量成分接地点に対する容量CC11_2、配線22の第2配線領域の容量成分接地点に対する容量CC22_2、及び、配線21と配線22の間の第2配線領域の容量性結合配線間の容量CC21_2を算出する。ステップS65において、処理装置15は、ステップS61~S64の算出結果に基づいて、配線の間に付加すべき付加容量値を算出する。以下、配線21及び22の間に付加すべき付加容量値を算出する方法を例として説明する。処理装置15は、下記式に基づいて、配線21の第1配線領域及び第2配線領域の自己インダクタンスLL11_12、配線21と配線22の間の第1配線領域及び第2配線領域の相互インダクタンスLL21_12、配線21の第1配線領域及び第2配線領域の容量成分接地点に対する容量CC11_12、及び、配線21と配線22の間の第1配線領域及び第2配線領域の容量性結合配線間の容量CC21_12を算出する。処理装置15は、下記式に基づいて、配線21によって伝送される信号S21と配線22によって伝送される信号S22とが同相遷移した場合の信号S21の同相遷移伝播遅延係数DIを算出する。ここで、信号S21と信号S22とが同相遷移した場合とは、信号S21及び信号S22がともにハイレベルからロウレベルに遷移した場合、又は、信号S21及び信号S22がともにロウレベルからハイレベルに遷移した場合である。処理装置15は、下記式に基づいて、信号S21と信号S22とが逆相遷移した場合の信号S21の逆相遷移伝播遅延係数DOを算出する。ここで、信号S21と信号S22とが逆相遷移した場合とは、信号S21及び信号S22の一方がハイレベルからロウレベルに遷移し、他方がロウレベルからハイレベルに遷移した場合である。同相遷移伝播遅延係数DIと逆相遷移伝播遅延係数DOとを等しくするために配線21と配線22との間に付加すべき付加容量値CA_12を算出するための式は下記式で与えられる。上記式を付加容量値CA_12について解くと、下記式のようになる。処理装置15は、上記式に基づいて付加容量値CA_12を算出する。同様に、処理装置15は、配線22によって伝送される信号S22と配線23によって伝送される信号S23が同相遷移した場合の信号S22の同相遷移伝播遅延係と信号S22と信号S23が逆相遷移した場合の信号S22の逆相遷移伝播遅延係とを等しくするために配線22と配線23との間に付加すべき付加容量値CA_23を算出し、配線23によって伝送される信号S23と配線24によって伝送される信号S24が同相遷移した場合の信号S23の同相遷移伝播遅延係と信号S23と信号S24が逆相遷移した場合の信号S23の逆相遷移伝播遅延係とを等しくするために配線23と配線24との間に付加すべき付加容量値CA_34を算出する。ステップS66において、処理装置15は、付加容量値CA_12、CA_23、及びCA_34に基づいて配線情報を変更する。具体的には、配線21と配線22の間に付加容量値CA_12を付加し、配線22と配線23の間に付加容量値CA_23を付加し、配線23と配線24の間に付加容量値CA_34を付加する。図8は、変更後の配線情報の一例に対応したプリント基板組立体20を示す。図8のプリント基板組立体20は、ステップS66において、付加容量値CA_12を持つコンデンサ素子61を配線パターン51と配線パターン52の間に設け、付加容量値CA_23を持つコンデンサ素子62を配線パターン52と配線パターン53の間に設け、付加容量値CA_34を持つコンデンサ素子63を配線パターン53と配線パターン54の間に設けた場合に対応する。図9は、変更後の配線情報の他の例に対応したプリント基板組立体20を示す。図9のプリント基板組立体20は、ステップS66において、配線パターン51~54のそれぞれの部分51a~54aの配線幅を太くして、部分51a及び52aの配線間隔、部分52a及び53aの配線間隔、及び、部分53a及び54aの配線間隔を狭くした場合に対応する。図10は、変更後の配線情報の他の例に対応したプリント基板組立体20を示す。図10のプリント基板組立体20は、ステップS66において、パッド31~34の寸法Yを大きくすることで、パッド31及び32の互いに対向する面の面積を大きくし、パッド32及び33の互いに対向する面の面積を大きくし、パッド33及び34の互いに対向する面の面積を大きくした場合に対応する。図11は、変更後の配線情報の他の例に対応したプリント基板組立体20を示す。図11のプリント基板組立体20は、ステップS66において、配線パターン51~54の配線ルートを変更して、配線パターン51の部分51aと配線パターン52の部分52aの配線間隔、部分52aと配線パターン53の部分53aの配線間隔、及び、部分53aと配線パターン54の部分54aの配線間隔を狭くした場合に対応する。図12は、変更後の配線情報の他の例に対応したプリント基板組立体20を示す。図12のプリント基板組立体20は、ステップS66において、配線パターン51~54の配線ルートを変更して、配線パターン51の部分51aと配線パターン52の部分52aの配線間隔、配線パターン52の部分52bと配線パターン53の部分53bの配線間隔、及び、配線パターン53の部分53aと配線パターン54の部分54aの配線間隔を狭くした場合に対応する。図13は、クロストークキャンセル処理において変更される前の配線情報に対応するプリント基板組立体20の受信端における波形図である。図13の信号波形は、パッケージ40A内で発生したクロストークにより劣化している。図14は、クロストークキャンセル処理において変更された後の配線情報に対応するプリント基板組立体20の受信端における波形図である。本実施形態によれば、同相遷移伝播遅延係数と逆相遷移伝播遅延係数とを等しくするために配線間に付加すべき付加容量値を算出する際にパッケージ40Aの配線領域を考慮しているため、パッケージ40A内で発生するクロストークの影響がキャンセルされる。例えば、誘導性結合によるクロストークによる影響がキャンセルされる。そのため、図14では図13に比べて信号波形の劣化が防がれている。また、本実施形態によれば、配線間に付加容量値を付加することでクロストーク対策を行うため、クロストークキャンセル処理により配線間の遅延差が変化することを抑えることができる。更に、本実施形態によれば、パッケージにおける配線間隔を広げずにクロストーク対策を行うことも可能である。したがって、パッケージの大型化によるコスト増加を防ぐことができる。更に、本実施形態によれば、一度のクロストークキャンセル処理によりPOSTシミュレーションの結果の判定を適合させることが可能である。以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されず、上記実施形態に様々な変更を行ったものも本発明に含まれる。例えば、ステップS60でPOSTシミュレーションを実行してインダクタンスマトリックス及びキャパシタンスマトリックスを算出するかわりに、ステップS30でPOSTシミュレーションを実行したときにインダクタンスマトリックス及びキャパシタンスマトリックスを算出してもよい。また、プリント基板組立体20の複数の配線領域は、パッケージ40Aの配線領域及びプリント基板50の配線領域の二つに限定されず、パッケージ40Aの配線領域、プリント基板50の配線領域、及び、パッケージ40Bの配線領域の三つでもよく、四つ以上でもよい。