"ソース電極とドレイン電極との間を接続する半導体層と、前記半導体層の一主面に接して設けられたゲート絶縁膜と、該ゲート絶縁膜の前記半導体層と接する面とは反対側の面に接して設けられたゲート電極とを有する薄膜トランジスタにおいて、前記半導体層は、金属酸化物からなるとともに、第1の領域、第2の領域、および第3の領域で構成される3つの領域を有し、前記第1の領域が前記ソース電極に接続され、前記第3の領域が前記ドレイン電極に接続され、前記第2の領域が前記第1の領域と前記第3の領域の間に接続され、前記3つの領域の抵抗率が、第1の領域の抵抗率>第2の領域の抵抗率>第3の領域の抵抗率の関係を有することを特徴とする薄膜トランジスタ。請求項1記載の薄膜トランジスタであって、前記半導体層は、第1の半導体層と該第1の半導体層の一部領域上に積層された第2の半導体層と、該第1の半導体層の他の一部領域上に積層された第3の半導体層とを有し、前記第1の領域は、前記第2の半導体層で構成され、前記第3の領域は、前記第3の半導体層で構成され、前記第2の領域は、前記第1の半導体層で構成され、前記第3の半導体層は、前記第2の半導体層と離隔して配置され、前記第2の半導体層と同じ材料で構成され、該材料に低抵抗化処理が施されていることを特徴とする薄膜トランジスタ。請求項1記載の薄膜トランジスタであって、前記半導体層は、第1の半導体層と該第1の半導体層の一部領域上に積層された第2の半導体層とを有し、前記第1の領域は、前記第2の半導体層で構成され、前記第3の領域は、前記第1の半導体層の一部領域に低抵抗化処理を施した領域で構成され、前記第2の領域は、前記第1の半導体層の他の一部領域で低抵抗化処理が施されていない領域で構成されていることを特徴とする薄膜トランジスタ。請求項1記載の薄膜トランジスタであって、前記半導体層内の高抵抗化処理を施した領域が前記第1の領域を構成し、前記半導体層内の低抵抗化処理を施した領域が前記第3の領域を構成し、前記半導体層内の高抵抗化および低抵抗化処理を施していない領域が前記第2の領域を構成することを特徴とする薄膜トランジスタ。請求項1記載の薄膜トランジスタであって、前記第1の領域の抵抗率が、101Ωcm以上、107Ωcm未満の範囲にあり、前記第2の領域の抵抗率が、10-3Ωcm以上、102Ωcm未満の範囲にあることを特徴とする薄膜トランジスタ。請求項1記載の薄膜トランジスタであって、前記第1の領域のキャリア濃度が、1012cm-3以上、1018cm-3未満の範囲にあり、前記第2の領域のキャリア濃度が、1016cm-3以上、1021cm-3未満の範囲にあることを特徴とする薄膜トランジスタ。基板上にゲート電極を形成する工程と、前記ゲート電極上及び前記基板表面上にゲート絶縁膜、第1の半導体膜、第2の半導体膜を順次堆積する工程と、前記ゲート電極を覆うように前記第1の半導体膜を所望の形状に加工すると共に、前記第2の半導体膜を離隔した2つの領域となるように加工する工程と、前記第2の半導体膜の離隔された領域の一つのみをドナー導入処理により低抵抗化し、前記第2の半導体膜に低抵抗化処理が施されたキャリア濃度の高い領域と、該低抵抗化処理が施されずキャリア濃度の低い領域との抵抗の異なる2つの領域を形成する工程と、前記低抵抗化処理が施された領域と前記低抵抗化処理が施されていない領域のそれぞれに接続された第1電極および第2電極を形成する工程と、を有することを特徴とする薄膜トランジスタの製造方法。請求項7に記載の薄膜トランジスタの製造方法において、前記ドナー化処理は、前記第2の半導体膜の一部をフォトレジストで被覆し、前記フォトレジストで覆われていない前記半導体膜の露出部をアルゴン、六フッ化硫黄SF6、窒素のプラズマ、または水素雰囲気に曝す処理、あるいは前記露出部に水素イオンを注入する処理を用いて行うことを特徴とする薄膜トランジスタの製造方法。請求項7および8記載の薄膜トランジスタの製造方法において、前記第1電極および第2電極を形成する工程は、前記第2の半導体膜上に金属膜を形成し、フォトリソグラフィー法により前記金属膜を前記第1電極および前記第2電極の形状に加工し、前記第1電極および前記第2電極に被覆されていない前記第2の半導体膜をウェットエッチングにより除去する工程を含むことを特徴とする薄膜トランジスタの製造方法。請求項7に記載の薄膜トランジスタの製造方法において、前記第1の半導体膜および前記第2の半導体膜の成膜の際に、前記第1の半導体膜に前記第2の半導体膜よりも高濃度の錫Snを含有させる工程を含むことを特徴とする薄膜トランジスタの製造方法。基板上にゲート電極を形成する工程と、前記ゲート電極上及び前記基板表面上にゲート絶縁膜、第1の半導体膜、第2の半導体膜を順次堆積する工程と、前記ゲート電極を覆うように前記第1の半導体膜を所望の形状に加工すると共に、前記第2の半導体膜が前記第1の半導体膜の一部領域上に形成されるように加工する工程と、前記第1の半導体膜の一部領域をドナー導入処理により低抵抗化し、前記第1の半導体膜に低抵抗化処理が施されたキャリア濃度の高い領域と、該低抵抗化処理が施されずキャリア濃度の低い領域との抵抗の異なる2つの領域を形成する工程と、前記低抵抗化処理が施された領域と前記第2の半導体膜のそれぞれに接続された第1電極および第2電極を形成する工程と、を有することを特徴とする薄膜トランジスタの製造方法。基板上にゲート電極を形成する工程と、前記ゲート電極上及び前記基板表面上にゲート絶縁膜、半導体膜を順次堆積する工程と、前記ゲート電極を覆うように前記半導体膜を所望の形状に加工する工程と、前記半導体膜の一部領域をドナー導入処理により低抵抗化し、他の一部領域を酸化処理により高抵抗化し、前記半導体膜に低抵抗化処理が施されたキャリア濃度の高い領域と、高抵抗化処理が施されたキャリア濃度の低い領域と、該低抵抗化処理が施された領域と該高抵抗化処理が施された領域に挟まれた領域との抵抗の異なる3つの領域を形成する工程と、前記低抵抗化処理が施された領域と前記高抵抗化処理が施された領域のそれぞれに接続された第1電極および第2電極を形成する工程と、を有することを特徴とする薄膜トランジスタの製造方法。特許文献1では、上述のようにソース電極およびドレイン電極の少なくとも一方と活性層との間に抵抗層を設け、TFT特性を向上させた。例えばソース電極と活性層との間のみに抵抗層を設けた場合図12を参照、Vdをドレイン電圧、Rscをソース電極側コンタクト抵抗、Rsをソース電極近傍抵抗層の抵抗、Rchをチャネル抵抗、Rdcをドレイン電極側コンタクト抵抗としてオン電流Ionは1式で表される。Ion=Vd/RscRsRchRdc1一方、n型半導体である酸化物半導体を抵抗層、活性層に用いたこのTFTでは、ゲート電極からの電界によって図12中で示すB領域の抵抗層、活性層中のキャリア量の総量が十分に小さくなったとき抵抗が十分に大きくなったときにオフ状態になる。この変化を起こすゲート電圧の閾値がTFTの閾値電圧Vthであり、Vthは2式を満たす。-qN1t1N2t2=εrε0Vth-Vfb/t2ここで、N1、t1はそれぞれ抵抗層のキャリア濃度、膜厚を表し、N2、t2はそれぞれ活性層のキャリア濃度、膜厚を表す。また、qは電気素量、εrはゲート絶縁膜の比誘電率、ε0は真空の誘電率、tはゲート絶縁膜の厚さ、Vfbはフラットバンド電圧を表す。しがたって、2式中のqN1t1は領域Bの抵抗層中のキャリア量、qN2t2は領域Bの活性層中のキャリア量、Vth-Vfbtはゲート絶縁膜中の電界を表す。また、左辺の負号はキャリアが電子であることを表す。2式を変形すると、Vthは3式で書ける。Vth=-qN1t1N2t2t/εr/ε0Vfb3オン電流を大きくするためには1式中の抵抗成分を小さくすればよいが、単純にRsc、Rs、Rchを小さくしようとすると、N1t1∝1/RscRsと近似できる、N2t2∝1/Rchと近似できるを大きくする必要があり、Vthをディプリートさせてしまう。すなわち、特許文献1に開示の構造では、0V近傍のVth、小さなオフ電流を維持したまま、さらにオン電流を増加させることが難しいという問題がある。本発明は、上述のような事情に基づいてなされたものであり、その課題は次に示す通りである。すなわち、酸化物半導体を活性層チャネル層に用い、活性層とソース電極またはドレイン電極の一方の間に抵抗層を設けたTFTにおいて、0V近傍のVth、小さなオフ電流を維持したままオン電流を増加させることである。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、ゲート電極、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極を有する薄膜トランジスタにおいて、ソース電極-ドレイン電極間を接続する半導体層が金属酸化物からなり、その半導体層が第1、第2、第3の3種類の領域を有し、第1の領域がソース電極に接続し、第3の領域がドレイン電極に接続し、第2の領域が第1の領域と第3の領域の間に接続され、3領域の抵抗率が第1の領域>第2の領域>第3の領域の関係にあることを特徴とする薄膜トランジスタである。上述した構成によれば、上記課題を解決することができる。すなわち、0V近傍のVthで、小さなオフ電流を維持したまま、さらにオン電流を増加させることが可能となる。以下に、本発明で0V近傍のVthと大きなオン電流が両立する理由を述べる。Vthに影響を与えることなく、オン電流Ionを大きくするには1式のRdcを可能な限り小さくすればよい。そのためには、ソース電極-ドレイン電極間を接続する半導体層を、ソース電極に接続される第1の領域、ドレイン電極に接続される第3の領域、第1の領域と第3の領域の間に接続される第2の領域の3領域に分け、第3の領域を可能な限り低抵抗化すればよい。次に、RscRsRchを小さくすることを考える。ここで、図12に図示するように、Rscをソース電極側コンタクト抵抗、Rsをソース電極近傍抵抗層の抵抗、Rchをチャネル抵抗、Rdcをドレイン電極側コンタクト抵抗と定義する。まず、3式でVthが正の場合を考える。Vthをある電圧V1正の値よりも小さくゼロに近くするには、次の4式を満たす必要がある。V1>Vth=-qN1t1N2t2t/εr/ε0Vfb>04さらに、4式を変形すると5式が得られる。Vfb-V1εrε0/t/q<N1t1N2t2<Vfbεrε0/t/q51式に従い最大のオン電流Ionを得るために、RscRsRchは最小にしたい。キャリアが流れる経路の大部分は活性層中であるので、3成分の中ではRchを最優先で小さくしたい。Rch∝1/N2t2と近似できるので、Rchを小さくするとN2t2が大きくなる。すると、5式を満たすためにN1t1が小さくなる。すなわち、Rchを十分に小さくすると、N1t1<N2t2となり、第1の領域の抵抗率>第2の領域の抵抗率となる。そして、このときにIonが最大となる。今度は、3式でVthが負の場合を考える。Vthをある電圧-V1よりも大きくゼロに近くするには、次の6式を満たす必要がある。-V1<Vth=-qN1t1N2t2t/εr/ε0Vfb<06さらに、6式を変形すると7式が得られる。Vfbεrε0/t/q<N1t1N2t2<VfbV1εrε0/t/q77式より、Vthが負の場合も正の場合と同様、N1t1<N2t2のとき、すなわち、第1の領域の抵抗率>第2の領域の抵抗率のときにIonが最大となる。以上より、3領域の抵抗率が第1の領域>第2の領域>第3の領域の関係にあるとき、|Vth|<V1ゼロ近傍の電圧の条件下、オン電流Ionが最大となる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば次のとおりである。すなわち、酸化物半導体をチャネル層に用いたTFTにおいて、0V近傍のVth、小さなオフ電流、大きなオン電流を並立させることができる。実施の形態1図1は、本実施の形態1における薄膜トランジスタの構成を示す図である。薄膜トランジスタとしていわゆるボトムゲート/トップコンタクト型酸化物TFTを挙げている。ここでいうボトムゲートとは、半導体層図1では、RGN1、RGN2およびRGN3よりも下層にゲート電極GEが形成されている構造のことであり、トップコンタクトとは、半導体層よりも上層にソース電極SEおよびドレイン電極DEが形成されている構造のことを指している。ソース電極-ドレイン電極間を接続する半導体層内には、第1領域RGN1、第2領域RGN2、第3領域RGN3の3種類の領域を有し、第1領域RGN1がソース電極に接続し、第3領域RGN3がドレイン電極に接続し、第2領域RGN2が第1領域RGN1と第3領域RGN3の間に接続している。第1領域RGN1と第3領域RGN3とは同一の酸化物半導体膜から形成されており、第3領域RGN3はその膜を低抵抗化処理することで形成されている。また、両領域は酸化物半導体膜からなる第2領域RGN2上に形成されている。3つの領域では、抵抗率が第1領域RGN1>第2領域RGN2>第3領域RGN3の関係になっている。抵抗率に関しては、具体的には第1領域RGN1の抵抗率が101Ωcm以上、107Ωcm未満の範囲にあり、第2領域RGN2の抵抗率が10-3Ωcm以上、102Ωcm未満の範囲にあり、第3領域RGN3の抵抗率が第2領域RGN2の抵抗率未満にある。あるいは、キャリア濃度で規定することも可能であり、その場合、第1領域RGN1のキャリア濃度が1012cm-3以上、1018cm-3未満の範囲にあり、第2領域RGN2のキャリア濃度が1016cm-3以上、1021cm-3未満の範囲にあり、第3領域RGN3のキャリア濃度が第2領域RGN2より大きい。図2A~2Lは、本実施の形態1における半導体装置の製造方法を示す図である。まず、絶縁体基板SUB上にゲート電極GE、ゲート絶縁膜GI、半導体層1SCL1、半導体層2SCL2、フォトレジストPRが形成される図2A。基板SUBは、例えば、ガラス、石英、プラスチックフィルムなどからなり、必要に応じてゲート電極GEが形成される側の表面に絶縁膜のコーティングがなされている。ゲート電極GEは、導電性の材料、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはITOIn-Sn-O:インジウム錫酸化物などの金属酸化物導電膜、それらと金属との積層膜、窒化チタンTi-Nなどの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜からなり、その成膜はCVD法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。ゲート絶縁膜GIは、Si-O、Al-Oなどの酸化物絶縁膜を用いるのが好ましいが、Si-Nなど酸化物以外の無機絶縁膜、パリレンなどの有機絶縁膜を用いても良い。ゲート絶縁膜GIの成膜は、CVD法やスパッタ法、塗布法などにより行なう。半導体層1SCL1、半導体層2SCL2は、Zn-O、In-O、Ga-O、Sn-O、In-Ga-Zn-O、Zn-Sn-O、In-Sn-O、In-Zn-O、Ga-Zn-O、In-Ga-O、Al-Zn-Oなどの、Zn、In、Ga、Snの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。半導体層1SCL1、半導体層2SCL2の厚さは、それぞれ5nm以上が望ましい。また、素子分離のための半導体層1SCL1、半導体層2SCL2の島状加工は、一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、半導体層1SCL1のほうが半導体層2SCL2よりも低い。エッチレートに差を設けるためには、たとえば半導体層1SCL1内のSn濃度を半導体層2SCL2よりも高くするなどの方法をとる。半導体層1SCL1、半導体層2SCL2の組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、例えば半導体層1SCL1がIn-Sn-O、半導体層2SCL2がIn-Ga-Zn-OまたはZn-Oの何れか一つから成るような組み合わせが好ましい。半導体層1SCL1内のSn濃度を半導体層2SCL2よりも高くする方法としては、半導体層1SCL1を成膜する際の原材料中のSn濃度を半導体層2SCL2を成膜する際の原材料のよりも高くする方法をとる。例えば、両層をスパッタ法やPLD法により形成する場合、半導体層1SCL1用のターゲット中のSn濃度を半導体層2SCL2用のターゲット中よりも高くしたり、半導体層1SCL1の成膜の際のみ、Snターゲットを同時に置いたりする。次に、ハーフトーンマスクを用いてフォトレジストPRを2階調露光し、フォトレジストPRの不要部分を除去する。ポジレジストを用いた場合、フル露光された部分は完全に除去され、ハーフ露光された部分はフォトレジストPRが薄くなる図2B。フォトレジストPRをマスクにし、酸からなるウェットエッチング液を用いて半導体層1SCL1および半導体層2SCL2を加工した後、フォトレジストPRを薄膜化させ、ハーフ露光領域のフォトレジストPRを除去する図2C~2D。その後、アルゴン、六フッ化硫黄SF6、窒素などのプラズマ、または水素雰囲気に曝す、あるいは、露出部に水素イオンを注入するなどの処理を施し半導体層2SCL2の露出部にドナーDONを生成し、この領域のキャリア濃度を高め、低抵抗化する図2E。その後、フォトレジストを完全に除去する図2F。続いて、半導体層2SCL2の上に金属膜MFを形成する図2G。金属膜MFは、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはITOIn-Sn-O:インジウム錫酸化物などの金属酸化物導電膜、それらと金属との積層膜、窒化チタンTi-Nなどの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜によって形成される。その後、金属膜MF上にフォトレジストPRを塗布し、一般的なフォトリソグラフィー技術とドライエッチングの組み合わせにより金属膜MFをソース電極SE、ドレイン電極DEの形状に加工する図2H~2J。その際、ソース電極SE-ドレイン電極DE間の開口部の下の半導体層2SCL2がプラズマおよび加速粒子にさらされるため、酸素欠陥ODが形成され、その部分のキャリア濃度が高まる。最後に、フォトレジストPRを除去した後、半導体層2SCL2の露出部を酸からなるエッチング液を用いたウェットエッチングにより除去する図2K~2L。このとき、半導体層1SCL1のエッチレートが半導体層2SCL2のエッチレートに対して十分に小さいため、ウェットエッチングは半導体層1SCL1の表面で自動的に停止し、実質的にウェットエッチングによる半導体層1SCL1の膜厚の減少はない。図1の構造では、第3領域RGN3の抵抗率が小さくなるため、半導体層とドレイン電極DEの間のコンタクト抵抗Rdcが特許文献1に開示の構造に比べて小さくなる。すなわち、1式に従えばオン電流が増加する。図2の製造方法によれば、第3領域RGN3の低抵抗化処理によって第1領域RGN1、第2領域RGN2のキャリア濃度すなわち抵抗率に変化を与えることがないため、Vthやオフ電流を劣化させることはない。図3は、本実施の形態1における薄膜トランジスタの別の構成を示す図である。薄膜トランジスタとしていわゆるトップゲート/トップコンタクト型酸化物TFTを挙げている。図1、2の場合とはゲート電極およびゲート絶縁膜の位置が異なるが、本発明によって得られる効果は同じである。その製造方法は図2から容易に類推できるため説明を省略する。以上、本実施の形態1によれば、酸化物半導体をチャネル層に用いたTFTにおいて、0V近傍のVth、小さなオフ電流、大きなオン電流を並立させることができる。なお、本明細書においては、抵抗率の高い第1領域RGN1と接続するほうの電極をソース電極SE、抵抗率の低い第3領域RGN3と接続するほうの電極をドレイン電極と称するが、その逆としても良い。図3に示す素子の効果:図3の構造では、第2領域RGN2において、膜質が良く伝導性が高い膜上層に電流を流すため、大きな電流を取り易いという効果が期待できる。成膜方法にもよるが、酸化物半導体の成膜初期においては欠陥が多く導入され、膜質が悪くなることがある。また、図3の構造では、素子の信頼性を左右するゲート絶縁膜を酸化物半導体層の上に形成するため、酸化物半導体と接する界面にダメージが入りにくく、信頼性を高くし易いという効果も期待できる。ゲート絶縁膜の上に酸化物半導体を形成する図1のような構造では、酸化物半導体を成膜する際に生じる加速粒子やプラズマによりゲート絶縁膜の表面にダメージを与えてしまうことがある。実施の形態2図4は、本実施の形態2における薄膜トランジスタの構成を示す図である。薄膜トランジスタとしていわゆるボトムゲート/トップコンタクト型酸化物TFTを挙げている。ソース電極-ドレイン電極間を接続する半導体層内には、第1領域RGN1、第2領域RGN2、第3領域RGN3の3種類の領域を有し、第1領域RGN1がソース電極に接続し、第3領域RGN3がドレイン電極に接続し、第2領域RGN2が第1領域RGN1と第3領域RGN3の間に接続している。第2領域RGN2と第3領域RGN3とは同一の酸化物半導体膜から形成されており、第3領域RGN3はその膜を低抵抗化処理することで形成されている。第1領域RGN1は第2領域RGN2上に別の酸化物半導体膜により形成されている。3つの領域では、抵抗率が第1領域RGN1>第2領域RGN2>第3領域RGN3の関係になっている。抵抗率に関しては、具体的には第1領域RGN1の抵抗率が101Ωcm以上、107Ωcm未満の範囲にあり、第2領域RGN2の抵抗率が10-3Ωcm以上、102Ωcm未満の範囲にあり、第3領域RGN3の抵抗率が第2領域RGN2の抵抗率未満にある。あるいは、キャリア濃度で規定することも可能であり、その場合、第1領域RGN1のキャリア濃度が1012cm-3以上、1018cm-3未満の範囲にあり、第2領域RGN2のキャリア濃度が1016cm-3以上、1021cm-3未満の範囲にあり、第3領域RGN3のキャリア濃度が第2領域RGN2より大きい。図4に示す半導体装置においては、RGN1-RGN2-RGN3と電子が走行するとき、図1の構造に比べ電子の走行距離が短く、そのために電圧降下がより小さくなり、オン電流が向上する。また、RGN1とRGN3が別の膜から形成されるため、RGN3に与える影響を考慮する必要なくRGN1に適用する材料を決めることができる。例えば、RGN1に酸素O2を引抜き難い材料も適用できる。すなわち、RGN1に適用する材料選択の幅が広がるという効果がある。図5A~5Lは、本実施の形態2における半導体装置の製造方法を示す図である。まず、絶縁体基板SUB上にゲート電極GE、ゲート絶縁膜GI、半導体層1SCL1、半導体層2SCL2、フォトレジストPRが形成される図5A。半導体層1SCL1、半導体層2SCL2は、Zn-O、In-O、Ga-O、Sn-O、In-Ga-Zn-O、Zn-Sn-O、In-Sn-O、In-Zn-O、Ga-Zn-O、In-Ga-O、Al-Zn-Oなどの、Zn、In、Ga、Snの酸化物、およびそれらの複合酸化物によって形成されている。半導体層1SCL1、半導体層2SCL2の組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、例えば半導体層1SCL1がIn-Sn-O、半導体層2SCL2がIn-Ga-Zn-O、Zn-Oの何れか一つから成るような組み合わせが好ましい。その後、ハーフトーンマスクを用いてフォトレジストPRを2階調露光し、フォトレジストPRの不要部分を除去する。ポジレジストを用いた場合、フル露光された部分は完全に除去され、ハーフ露光された部分はフォトレジストPRが薄くなる図5B。酸からなるウェットエッチング液を用いて半導体層1および半導体層2を加工した後、フォトレジストPRを薄膜化させ、ハーフ露光領域のフォトレジストPRを除去する図5C~5D。その後、酸からなるウェットエッチング液を用いて半導体層1の露出部分を除去する図5E。その後、アルゴン、六フッ化硫黄SF6、窒素などのプラズマ、または水素雰囲気に曝す、あるいは、露出部に水素イオンを注入するなどの処理を施し半導体層1SCL1の露出部にドナーDONを生成し、この領域のキャリア濃度を高め、低抵抗化する図5F。その後、フォトレジストを完全に除去する図5G。続いて、半導体層1SCL1、半導体層2SCL2の上に金属膜MFを形成し、その後、フォトレジストPRを塗布し、一般的なフォトリソグラフィー技術とドライエッチングの組み合わせにより金属膜MFをソース電極SE、ドレイン電極DEの形状に加工する図5H~5J。その際、ソース電極SE-ドレイン電極DE間の開口部の下の半導体層1SCL1、半導体層2SCL2がプラズマおよび加速粒子にさらされるため、酸素欠陥ODが形成され、その部分のキャリア濃度が高まる。最後に、フォトレジストPRを除去した後、半導体層2SCL2の露出部を酸からなるエッチング液を用いたウェットエッチングにより除去する図5K~5L。このとき、半導体層1SCL1のエッチレートが半導体層2SCL2のエッチレートに対して十分に小さいため、ウェットエッチングは半導体層1SCL1の表面で自動的に停止し、実質的にウェットエッチングによる半導体層1SCL1の膜厚の減少はない。図4の構造では、第3領域RGN3の抵抗率が小さくなるため、半導体層とドレイン電極DEの間のコンタクト抵抗Rdcが特許文献1に開示の構造に比べて小さくなる。すなわち、1式に従えば、オン電流が増加する。図5の製造方法によれば、第3領域RGN3の低抵抗化処理によって第1領域RGN1、第2領域RGN2のキャリア濃度すなわち抵抗率に変化を与えることが無いため、Vthやオフ電流を劣化させることはない。図6は、本実施の形態2における薄膜トランジスタの構成を示す別の図である。薄膜トランジスタとしていわゆるトップゲート/トップコンタクト型酸化物TFTを挙げている。図4、5の場合とはゲート電極およびゲート絶縁膜の位置が異なるが、本発明によって得られる効果は同じである。その製造方法は図5から容易に類推できるため説明を省略する。本実施の形態2によれば、酸化物半導体をチャネル層に用いたTFTにおいて、0V近傍のVth、低いオフ電流、高いオン電流を並立させることができる。図6で示す半導体装置は、前述の図3や図4で示す効果の両方を兼ね備える。なお、以上本実施の形態2に関する説明では、実施の形態1との共通部分に関しては、必要不可欠な部分を除き説明の重複を避けた。実施の形態3図7、8は、本実施の形態3における薄膜トランジスタの構成を示す図である。図7では薄膜トランジスタとしていわゆるボトムゲート/トップコンタクト型酸化物TFTを挙げ、図8ではトップゲート/トップコンタクト型TFTを挙げている。実施の形態2との違いは、半導体層1SCL1の一部を高抵抗化することで、第1領域RGN1を形成する点である。すなわち、半導体層1SCL1より第1領域RGN1、第2領域RGN2、第3領域RGN3を作り分ける。半導体層1SCL1の高抵抗化は、酸素や二窒化酸素N2O、その他の酸素含有ガスのプラズマによる処理、あるいは酸素雰囲気下でのアニール処理などの方法で酸化することにより行なう。図7で示す半導体装置は、前述の実施の携帯1,2で示す半導体層1SCL1や半導体層2SCL2の2層を必要とせず、半導体層1SCL1のみで構成しているので、成膜工程を1回減らせるという効果がある。また、この構造によれば、図1や図4の構造に比べ電子の走行する距離を短く出来るので、総抵抗が下がり電流値を大きく取り易いという効果もある。なお、図8で示す半導体装置は、図3や図7で示す半導体装置の効果を兼ね備えている。実施の形態4図9は本実施の形態3における半導体装置の構成を示す図である。実施の形態1~3に示す構造のTFTを用いてアンテナ共振回路AR、整流器RCT、変調器MOD、デジタル回路DGCなどを構成し、無線タグを形成している。無線タグはリーダRDまたはライタWRと無線で通信を行うことができるようになっている。実施の形態5図10は本実施の形態5における半導体装置の構成を示す図である。本実施の形態5では、実施の形態1~3の構造を有するTFTを構成要素とする素子が基板SUB上にアレイ状に配置されている。実施の形態1~3に示すTFTを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、このTFTのゲート電極GEと接続されるゲート線GLに信号を送るゲート線駆動回路GDCや、このTFTのソース電極SEあるいはドレイン電極DEと接続されるデータ線DLに信号を送るデータ線駆動回路DDCを構成するトランジスタに用いてもよい。この場合、各素子のTFTとゲート線駆動回路GDCあるいはデータ線駆動回路DDC内のTFTを並行して形成することができる。上述したアレイをアクティブマトリクス型液晶表示装置に適用する場合、各素子は、例えば、図11に示すような構成になる。図中x方向に延在するゲート線GLに走査信号が供給されると、TFTがオンし、このオンされたTFTを通して、図中y方向に延在するデータ線DLからの映像信号が画素電極PEに供給される。なお、ゲート線GLは図中y方向に並設され、データ線DLは図中x方向に並設され、隣接する一対のゲート線GLと隣接する一対のドレイン線DLで囲まれる領域画素領域に画素電極PEが配置されている。この場合、例えば、データ線DLがソース電極SEと電気的に接続され、画素電極PEがドレイン電極DEと電気的に接続される。あるいは、データ線DLがソース電極SEを兼ねてもよい。また、液晶表示装置に限らず有機EL表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタにTFTを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタにTFTを適用してもよい。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。"