薄膜トランジスタの半導体層に用いられ、In、Zn、およびSnの金属元素を含むIn-Zn-Sn酸化物と;前記In-Zn-Sn酸化物の上部に表面層と、を有しており、保護膜形成前の表面層をX線光電子分光法XPSで検出し、酸素の1s電子O1sに帰属するピークエネルギーの強度をピーク分離によって求めたとき、下記式1の関係を満足することを特徴とする薄膜トランジスタ構造。B/≧0.331式中、Aは、金属元素と結合するO1sのピークエネルギーの強度であり、Bは、Cおよび/またはHの非金属元素と結合するO1sのピークエネルギーの強度を意味する。前記In-Zn-Sn酸化物に含まれるZnおよびSnの含有量原子をそれぞれ、[Zn]および[Sn]としたとき、[Zn]/[Zn][Sn]の比は0.6以上である請求項1に記載の薄膜トランジスタ構造。前記In-Zn-Sn酸化物に含まれるInの含有量原子を[In]としたとき、[Zn]/[Zn][Sn][In]の比は0.83以下である請求項1または2に記載の薄膜トランジスタ構造。前記In-Zn-Sn酸化物に含まれるIn、Zn、およびSnの含有量原子をそれぞれ、[In]、[Zn]、[Sn]としたとき、[In]/[In][Zn][Sn]の比は0.05以上、0.3以下である請求項1~3のいずれかに記載の薄膜トランジスタ構造。前記表面層の厚さは10nm以下である請求項1~4のいずれかに記載の薄膜トランジスタ構造。請求項1~5のいずれかに記載の薄膜トランジスタ構造を備えた表示装置。酸化物半導体を薄膜トランジスタTFTの半導体層として用いる場合、キャリア濃度が高いだけでなく、TFTのスイッチング特性トランジスタ特性に優れていることが要求される。具体的には、移動度が高いことに加えて、1オン電流ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が高く、2オフ電流ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流が低く、3SSSubthresholdSwing、サブスレッショルドスィング、ドレイン電流を1桁あげるのに必要なゲート電圧値が低く、4電圧や光照射の負荷を長時間加えた場合に閾値ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、閾値電圧とも呼ばれるが変化せず安定であり基板面内で均一であることを意味する、などが要求される。更に酸化物半導体を半導体層として用いる場合、TFTの製造過程において酸化物半導体の表面が大きなダメージを受けて酸素の脱離などの欠陥が発生し、閾値電圧の大幅なシフトやスイッチング特性の低下が生じるため、成膜時における酸化物半導体表面のダメージ耐性の向上も要求される。これらのダメージは、例えば、酸化物半導体の上部に保護膜やソースドレイン電極などを形成するときに見られる。以下、保護膜形成時に酸化物半導体の表面が被るダメージについて詳しく説明する。保護膜は、TFT特性を安定して得るために酸化物半導体の表面上部に形成されるものである。保護膜としては、一般的にSiOX、SiNX、SiON、AlOXなどの絶縁体酸化物膜が多く用いられる。上記保護膜の形成には、通常、プラズマCVD法やスパッタリング法などが用いられる。例えばプラズマCVD法によってSiOXの保護膜を形成する方法として、SiH4とN2Oの混合ガスを工業用周波数13.56MHzの高周波プラズマ中で反応させてSiOXを形成し、酸化物半導体膜上に堆積させるなどの方法が行なわれている。しかし、プラズマCVD法で保護膜を成膜する際、プラズマにより高速化されたラジカルや分子が酸化物半導体の表面に衝突するため、酸化物半導体表面に欠陥代表的には、後記する酸素の脱離などが形成されることがある。このような酸化物半導体表面の欠陥は、スパッタリング法を用いたときも同様に見られる。具体的には、プラズマCVDやスパッタリング法による保護膜成膜時に使用するガス成分や、スパッタリングされて高速に加速した分子などが酸化物半導体の表面に衝突し、当該酸化物半導体中の酸素が脱離する現象が発生する。その結果、酸化物半導体層の表面が導通化するなどの問題が生じる。これは、おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。酸素脱離に代表される酸化物半導体表面の欠陥は、酸化物半導体膜中にキャリアを過剰に増加させる原因となり、酸化物膜が導体化してスイッチング特性を示さなくなったり、閾値電圧が大きく負側へシフトしたりするなど、TFT特性に深刻な影響を与える。そこで、保護膜形成時における酸化物半導体表面の欠陥ダメージに伴うTFT特性の低下を防止するため、非特許文献5には、保護膜を形成する直前にN2Oプラズマを酸化物半導体表面に照射し、酸化物半導体表面を予め、過剰酸化させる方法が提案されている。しかし、この方法は、N2Oプラズマ処理条件投入電力、時間、基板温度などの調整が難しいうえ、保護膜の成膜条件や酸化物半導体薄膜の膜質、更には酸化物半導体の膜質ごとにN2Oプラズマ処理条件が変わるため、チューニングが非常に困難であるという問題を抱えている。また、プロセスマージンも広くないため、大型の基板でTFTを作製する際、基板面内に不均一な分布面内バラツキが生じたり、バッチごとに特性が変化するなどして歩留まりが低下する恐れがある。更に上記方法では、保護膜形成前にN2Oプラズマ処理工程を追加する必要があるため、N2Oプラズマ処理用チャンバーの新規設置、生産性の低下、生産コストの増加などといった問題もある。本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体上の保護膜形成時などにおける酸化物半導体表面の欠陥ダメージに伴うTFT特性の劣化を、簡易に且つ確実に低減することができ、製造コストの低減化、生産性および歩留まりの向上を実現できる新規な技術を提供することにある。上記課題を解決することのできた本発明の薄膜トランジスタ構造は、薄膜トランジスタの半導体層に用いられ、In、Zn、およびSnの金属元素を含むIn-Zn-Sn酸化物と;前記In-Zn-Sn酸化物の上部に表面層と、を有しており、保護膜形成前の表面層をX線光電子分光法XPSで検出し、酸素の1s電子O1sに帰属するピークエネルギーの強度をピーク分離によって求めたとき、下記式1の関係を満足するところに要旨を有するものである。B/AB≧0.331式中、Aは、金属元素と結合するO1sのピークエネルギーの強度であり、Bは、Cおよび/またはHの非金属元素と結合するO1sのピークエネルギーの強度を意味する。本発明の好ましい実施形態において、前記In-Zn-Sn酸化物に含まれるZnおよびSnの含有量原子をそれぞれ、[Zn]および[Sn]としたとき、[Zn]/[Zn][Sn]の比は0.6以上である。本発明の好ましい実施形態において、前記In-Zn-Sn酸化物に含まれるInの含有量原子を[In]としたとき、[Zn]/[Zn][Sn][In]の比は0.83以下である。本発明の好ましい実施形態において、前記In-Zn-Sn酸化物に含まれるIn、Zn、およびSnの含有量原子をそれぞれ、[In]、[Zn]、[Sn]としたとき、[In]/[In][Zn][Sn]の比は0.05以上、0.3以下である。本発明の好ましい実施形態において、前記表面層の厚さは10nm以下である。本発明には、上記のいずれかに記載の薄膜トランジスタ構造を備えた表示装置も包含される。本発明によれば、TFTの製造過程において酸化物半導体の上部に保護膜やソース-ドレイン電極などを形成したときに生じる酸化物半導体表面の欠陥ダメージに伴うTFT特性の劣化を低減することが可能な、InZTO半導体を備えたTFTを提供することができた。詳細には、酸化物半導体の形成後、保護したいプロセスの直前例えば保護膜やソース-ドレイン電極などを形成する直前に、当該酸化物半導体表面を例えば所定時間加熱保持するなどの簡易処理を行なうだけで、上記ダメージを有効に防止できる所定の表面層In、Zn、Snのほか、O、C、およびHを更に含むを簡便に作製することができた。本発明の薄膜トランジスタを用いれば、酸化物半導体表面のダメージが低減されるため、TFTのスイッチング特性TFT特性に優れ、安定で信頼性の高い表示装置が得られる。また、従来のように保護膜形成前の前処理N2Oプラズマ処理などを行なったとしてもN2Oプラズマ照射による基板面内のバラツキを低減可能である。本発明者らは、In、Zn、およびSnを含むIn-Zn-Sn酸化物以下、InZTOで代表させる場合がある。をTFTの活性層半導体層に用いたとき、酸化物半導体の上部に保護膜やソース-ドレイン電極などを形成したときに生じる酸化物半導体表面の欠陥ダメージに伴うTFT特性の劣化を、簡易且つ確実に低減できる技術を提供するため、検討を重ねてきた。その結果、TFTの製造過程において、InZTOの上部に、所定の表面層、具体的には、In、Zn、およびSnの金属元素と、O、C、Hの非金属元素とを含み、保護膜形成前の表面層をX線光電子分光法X-rayPhotoelectronSpectroscopy、XPSで検出し、酸素の1s電子O1sに帰属するピークエネルギーの強度をピーク分離によって求めたとき、下記式1の関係を表面層を設ければ所期の目的が達成されることを見出した。このような表面層は、例えば、InZTOの形成後、保護したいプロセスの直前例えば保護膜やソース-ドレイン電極などを形成する直前に、当該InZTOの表面を適切な雰囲気下で加熱保持したり、適切な溶剤を塗布するなどの簡易処理によって形成されるものであり、好ましくは、当該表面層の下に配置されるInZTOに含まれる金属元素の組成を適切に制御することによって、表面層形成による上記作用が有効に発揮されることを見出し、本発明を完成した。以下、本発明について詳しく説明する。本発明の薄膜トランジスタ構造は、基板側から順に、AIn-Zn-Sn酸化物と、B表面層と、を有している。本発明の特徴部分は、所定の要件を満足するBを設けたところにある。詳細には本発明の薄膜トランジスタ構造は、A薄膜トランジスタの半導体層に用いられ、In、Zn、およびSnの金属元素を含むIn-Zn-Sn酸化物と、前記In-Zn-Sn酸化物の上部にB表面層を有しており、保護膜形成前の表面層をX線光電子分光法XPSで検出し、酸素の1s電子O1sに帰属するピークエネルギーの強度をピーク分離によって求めたとき、酸素の1s電子O1sに帰属するピークエネルギーの強度が、下記式1の関係を満足するところに特徴がある。B/AB≧0.331式中、Aは、金属元素と結合するO1sのピークエネルギーの強度であり、Bは、Cおよび/またはHの非金属元素と結合するO1sのピークエネルギーの強度を意味する。本明細書では、In-Zn-Sn酸化物に含まれるIn、Zn、およびSnの含有量原子をそれぞれ、[In]、[Zn]および[Sn]とする。また、[Zn]/[Zn][Sn]で表わされるZn比を単にZn比と呼び、一方、全金属元素中に含まれるZnの比[Zn]/[Zn][Sn][In]の比を特に全金属元素中のZn比と呼び、両者を区別する場合がある。また、全金属元素中に含まれるInの比[In]/[Zn][Sn][In]の比を特に全金属元素中のIn比と呼ぶ場合がある。また、本明細書において酸化物半導体表面のダメージ耐性に優れるとは、TFTの製造過程において、酸化物半導体の上部に保護膜やソース-ドレイン電極などを形成したときに生じる酸化物半導体表面の欠陥ダメージに伴うTFT特性の低下が抑制され、保護膜などの形成後も良好なTFT特性スイッチング特性を有することを意味する。ここで良好なTFT特性を有するとは、閾値電圧、移動度、およびSS値を後記する実施例に記載の方法で測定したとき、良好な特性を有するものを意味する。以下、各要件について詳しく説明する。AIn-Zn-Sn酸化物について上記In-Zn-Sn酸化物は、トランジスタの半導体層に用いられ、In、Zn、およびSnの金属元素を含むものである。上記In-Zn-Sn酸化物を構成する金属元素In、Zn、Snについて、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されないが、所定の表面層を形成するためには、各金属元素の組成比が適切に制御されていることが好ましい。すなわち、本発明者らは、InZTOを構成する金属元素が、TFT特性や酸化物半導体表面のダメージなどに対してどのような影響を及ぼすかについて詳細な検討を行なった。その結果、アZn比は、成膜時に酸化物半導体表面が被るダメージなどを緩和し、酸化物半導体表面のダメージ耐性向上に有用な表面層詳細は後述する。の形成に大きく寄与していること、イ一方、全金属元素中のZn比が多くなると、エッチングレートが速くなり、ウェットエッチングの制御が困難になることが判明した。また、ウInは移動度の向上に寄与する元素であるが、多量に添加するとスイッチング特性が著しく低下し、この低下を防ぐために酸素分圧を高くするとスパッタレートが低下するなどの問題が生じることから、TFT特性とスパッタレートの両方を良好に発揮させるためには、全金属元素中のIn比を適切に制御することが有効であることが判明した。まず、[Zn]/[Zn][Sn]の比Zn比は0.6以上であることが好ましい。これにより、所望の表面層が形成されるため、酸化物半導体表面のダメージ耐性が向上し、良好なTFT特性が得られる。より好ましいZn比は0.63以上であり、更に好ましくは0.65以上である。なお、Zn比の上限は、後記する全金属元素中のZn比との関係で適切に制御することが好ましい。また、[Zn]/[Zn][Sn][In]の比全金属元素中のZn比は0.83以下であることが好ましい。これにより、良好なウェットエッチング性が得られる。ウェットエッチング性の観点からすれば、全金属元素中のZn比は小さい程良く、例えば、0.8以下であることがより好ましく、0.75以下であることが更に好ましい。なお、全金属元素中のZn比の下限は、上述したZn比との関係で適切に制御することが好ましい。また、[In]/[In][Zn][Sn]の比全金属元素中のIn比は0.05以上、0.3以下であることが好ましい。Inは移動度の向上に寄与する元素であり、全金属元素中の好ましいIn比を0.05以上とすることにより、高い移動度を確保できる。全金属元素中のより好ましいIn比は0.1以上であり、更に好ましくは0.15以上である。しかしながら、全金属元素中のIn比が高くなると、閾値電圧が大きな負の値となるため、酸素分圧を高くして閾値電圧を高める必要があるが、酸素分圧の増加につれ、スパッタレートは低下する。TFTがスイッチングし、しかも高いスパッタレートを確保するためには、全金属元素中のIn比を0.3以下とすることが好ましい。全金属元素中のIn比は、より好ましくは0.28以下であり、更に好ましくは0.25以下である。B表面層について表面層は、前述したInZTOの表面最表面に形成されている。上記InZTO厚さはおおむね、30~200nmに対し、表面層の厚さは、おおむね、10nm以下であることが好ましい。表面層の厚さが10nmを超えると、例えばソース-ドレイン電極と半導体間のコンタクト抵抗が上昇するなどの問題が生じる。なお、表面層形成による上記作用を有効に発揮させるためには、表面層の厚さを1nm以上とすることが好ましい。表面層の厚さは、1nm以上5nm以下であることがより好ましい。上記表面層は、保護膜形成前の表面層をX線光電子分光法XPSで検出し、酸素の1s電子O1sに帰属するピークエネルギーの強度をピーク分離によって求めたとき、下記式1の関係を満足するものである。B/AB≧0.331式中、Aは、金属元素と結合するO1sのピークエネルギーの強度であり、Bは、Cおよび/またはHの非金属元素と結合するO1sのピークエネルギーの強度を意味する。XPSは、X線照射により放出される光電子のエネルギー分布を測定し、試料表面数nm程度の深さの元素の種類存在量化学結合などを非破壊的に検出できる方法として知られている。本発明者らの実験結果によれば、保護膜形成前の表面層をXPSで検出したときの酸素Oの結合状態は、酸化物半導体表面のダメージ耐性と密接な相関関係を有していることが判明した。詳細には、酸素の1s電子O1s光電子に帰属するピークエネルギーO1sについて、InZTOの金属成分と結合するO1s光電子のピークエネルギーAと、表面層の非金属成分と結合するO1s光電子のピークエネルギーBと、で表わされるQ値[B/AB]は、酸化物半導体表面のダメージ耐性向上に極めて有用な指標となり得ることが、本発明者らによる数多くの基礎実験によって明らかになった。上式1において、Aは、保護膜形成前の表面層を構成する金属元素と結合するO1sのピークエネルギーの強度である。金属元素と結合するO1sには、金属元素のみと結合するもの[例えば、金属元素の酸化物酸化In、酸化Zn、酸化Sn]が含まれる。よって、金属元素とO以外の非金属元素C、Hなどと結合するもの[例えば、金属元素の水酸化物水酸化In、水酸化Zn、水酸化Snなど]は、後記するBに含まれる。上記Aは、おおむね、530eV近傍に検出されるものである。厳密な検出位置は、金属元素との結合状態やXPSの測定条件などによっても相違するが、おおむね、530eV±0.5eVの範囲内である。また、Bは、保護膜形成前の表面層に含まれる非金属元素と結合するO1sのピークエネルギーの強度である。上記非金属元素は、Oと、Cおよび/またはHを含む。詳細には、表面層には、O、C、Hの全てが含まれていても良いし、あるいは、OとCまたはOとHが含まれていても良い。例えばCO、COH、COOH、OHなどが例示される。更にBには、金属元素とO以外の非金属元素C、Hなどと結合するもの[例えば、金属元素の水酸化物水酸化In、水酸化Zn、水酸化Snなど]も含まれる。非金属元素と結合するO1sには、金属元素のみと結合するものは含まれず、これは、前述したAに含まれる。上記Bは、おおむね、531.5eV近傍に検出されるものである。厳密な検出位置は、金属元素との結合状態やXPSの測定条件などによっても相違するが、おおむね、531.5eV±0.5eVの範囲内である。繰り返し述べるように、上式1で表わされるBABの比Q値は、酸化物半導体表面のダメージ耐性の向上と密接に関連するパラメータとして、本発明者らによる数多くの基礎実験によって導き出されたものである。Q値は0.33以上であれば、上記特性が向上することが実証された後記する実施例を参照。Q値は大きい程良く、例えば0.35以上であることが好ましく、0.4以上であることがより好ましい。しかしながら、Q値が高くなると、例えばソース-ドレインと半導体間のコンタクト抵抗が上昇するなどの問題が生じるため、2.5以下とすることが好ましい。より好ましいQ値は2.3以下であり、更に好ましくは2.0以下である。ここで、本発明で用いられるXPSの測定条件は以下の通りである。X線源:AlKα1486.6eV光電子の取り出し角:45°上記Q値の決定に当たり、大きな影響を及ぼすのは、上述したX線源の種類と光電子取り出し角の二つである。光電子の取り出し角が小さくなる程、最表面近傍に存在する光電子のエネルギー分布が、より多く検出されるため、Q値は光電子取り出し角によって大きく変化する。なお、Q値の測定に当たり、光電子の取り出し角は45°とするが、厳密に45°とする必要はなく、45°±10°の範囲内であれば許容される。上記Q値は、測定装置などによる影響は殆ど受けない。後記する実施例では、測定装置として、ULVACPHI社製のQuanteraSXMを用いたが、本発明では、これに限定する趣旨ではなく、他の検出装置を用いたときであっても、Q値を0.33以上とすることにより、酸化物半導体表面のダメージ耐性が向上する。尚、上記表面層は、AInZTOに由来するIn、Zn、およびSnの金属元素の他に、O、C、Hの非金属元素を更に含んでいるものとなる。この非金属元素は、表面層の形成過程詳細は後述する。においてAInZTOの最表面に導入されるものである。ここで、上記非金属元素は、少なくともOを含むと共に、CおよびHについては、いずれか一方が含まれていれば良い。また、表面層中の金属元素の組成は、前述したAInZTOの好ましい組成と、一致していても良いし、若干異なっていても良い。表面層の形成条件によって表面層中の金属元素の比率は、若干変動し得るからである。このような表面層をInZTOの表面に設ければ、保護膜形成時やソースドレイン電極形成時などのプラズマなどによるダメージが低減されるため、酸化物半導体表面のダメージ耐性が向上する。すなわち、プラズマCVD法やスパッタリング法で保護膜などを成膜する際、プラズマにより高速化されたラジカルや分子が酸化物半導体表面に衝突することにより、表面に酸素欠陥が形成され、TFT特性の劣化を招く。本発明では、好ましくは適切な組成比で構成されるInZTOをTFTの半導体層に用いることにより、表面に所望の表面層母材成分である金属Zn、Sn、Inに加えてO、C、Hから構成されるを形成することができ、プラズマなどのダメージにより形成される酸化物表面の酸素欠陥を抑制することができる。上記表面層を形成するには、酸化物半導体を形成した後、保護したいプロセスの直前例えば保護膜やソース-ドレイン電極などを形成する直前に、当該酸化物半導体の表面を、適切な雰囲気温度、湿度などを制御で所定の時間保持したり、適切な溶剤を塗布するなどの処理を行なう。本発明では、従来のように保護膜形成前の前処理N2Oプラズマ処理などを行なったとしてもN2Oプラズマ照射による基板面内のバラツキを低減可能である。C保護膜保護膜は、TFT特性を安定して確保するために酸化物半導の表面上部に形成されるものである。本発明に用いられる保護膜の種類は特に限定されず、表示装置に通常用いられるものを用いることができるが、例えば、SiOx、SiNx、SiONなどを用いることが好ましい。以上、本発明の薄膜トランジスタについて説明した。本発明に用いられる酸化物InZTOは、スパッタリング法にてスパッタリングターゲット以下ターゲットということがある。を用いて成膜されるものである。塗布法などの化学的成膜法によって酸化物を形成することもできるが、スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレの恐れがなく、所望の成分組成の薄膜を形成することができる。あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法Co-Sputter法を用いても成膜しても良く、放電の際にそれぞれのターゲットにかかる投入電力密度を調整することで、所望の組成の酸化物半導体膜を成膜することができる。例えば、In2O3、ZnO、SnO2などのターゲットまたはそれらの混合物のターゲットを同時放電させることによって、InZTO膜を得ることができる。上記ターゲットは、例えば粉末焼結法方法によって製造することができる。上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、全雰囲気ガスに対する酸素の添加量酸素分圧を適切に制御して行なうことが好ましい。酸素量は、例えば、スパッタリング成膜時におけるプロセスガス中の酸素添加量を調整することにより制御することができる。具体的には、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、スパッタリング時の酸素分圧は、おおむね、酸化物半導体のキャリア密度が1015~1016cm3となるように酸素量を制御することが好ましい。後記する実施例における酸素添加量は、添加流量比でO2/ArO2=2とした。上記のようにして成膜される酸化物の好ましい膜厚は30nm以上200nm以下であり、より好ましくは30nm以上150nm以下である。本発明には、上記酸化物をTFTの半導体層として備えたTFTも包含される。TFTは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。以下、図1を参照しながら、上記TFTの製造方法の実施形態を説明する。図1に示すTFTは、下記実施形態の製造過程におけるTFTの構成積層順序を示すものであって、最終的に得られるTFTの層構成を正しく反映したものではない。図1には、表面層9の上に保護膜6が成膜された構成を示しているが、表面層9は、その後の熱履歴などにより、図1に示す位置関係に存在しない場合もあり得る。図1および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば以下では、保護膜形成によるダメージ低減を狙って、酸化物半導体を形成した後、保護膜形成の直前に表面層を形成する方法を示しているが、本発明はこれに限定する趣旨ではなく、目的によって表面層形成の時期を適宜変更することができる。例えばソース-ドレイン電極の形成によるダメージ低減を図る場合には、酸化物半導体を形成した後、ソース-ドレイン電極形成の直前に表面層を形成することが好ましく、その後、ソース-ドレイン電極および保護膜を順次形成すれば良い。また図1には、ボトムゲート型構造のTFTを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のTFTであっても良い。図1に示すように、基板1上にゲート電極2およびゲート絶縁膜3が形成され、その上に酸化物半導体層4が形成されている。酸化物半導体層4上にはソースドレイン電極5が形成され、その上に保護膜絶縁膜6が形成され、コンタクトホール7を介して透明導電膜8がドレイン電極5に電気的に接続されている。基板1上にゲート電極2およびゲート絶縁膜3が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極およびゲート絶縁膜3の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極2として、電気抵抗率の低いAlやCuの金属、これらの合金を好ましく用いることができる。また、ゲート絶縁膜3としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Al2O3やY2O3などの金属酸化物や、これらを積層したものを用いることもできる。次いで酸化物半導体層4を形成する。酸化物半導体層4は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたDCスパッタリング法またはRFスパッタリング法により成膜することが好ましい。あるいは、コスパッタ法により成膜しても良い。次に、酸化物半導体層4をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層4の膜質改善のために熱処理プレアニールを行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。プレアニールの後、ソースドレイン電極5を形成する。ソースドレイン電極5の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極2と同様Al、Ti、Cuなどの金属または合金を用いても良いし、後記する実施例のように純Moを用いても良い。ソースドレイン電極5の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成することができる。あるいは、上記のようにリフトオフ法によって電極を形成するのではなく、予め所定の金属薄膜をスパッタリング法によって形成した後、パターニングによって電極を形成する方法もあるが、この方法では、電極のエッチングの際に酸化物半導体層にダメージが入るため、トランジスタ特性が低下する。そこで、このような問題を回避するために酸化物半導体層の上に予め保護膜を形成した後、電極を形成し、パターニングする方法も採用されており、後記する実施例では、この方法を採用した。上記のようにしてソースドレイン電極5を形成した後、その上部最表面に所定の表面層9を形成する。表面層9は、例えば適切な雰囲気大気中、湿度40~80などの雰囲気下で加熱保持例えば約25~100°Cの温度で約50~200時間程度保持したり、あるいは、適切な溶剤を塗布することなどによって形成することができる。次に、表面層9の上に保護膜絶縁膜6をCVDChemicalVaporDeposition法によって成膜する。後記する実施例では、非特許文献5に記載されているように保護膜の成膜前にN2Oプラズマ照射を行った。なお、本発明では酸化物半導体層4の上部に表面層9を設けているため、N2Oプラズマ照射による不具合基板面内のバラツキなどを低減することができる。次に、常法に基づき、コンタクトホール7を介して透明導電膜8をドレイン電極5に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソースドレイン電極で例示したものを用いることができる。以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。実施例1本実施例では、[Zn]/[Zn][Sn]の比Zn比が異なる種々のInZTOを有する試料についてXPSを行なって試料の表面状態を分析したとき、金属元素と結合するO1sのピークエネルギーの強度Aと、非金属元素と結合するO1sのピークエネルギーの強度Bがどのように変化するかを調べた。まず、ガラス基板コーニング社製イーグル2000、直径100mm×厚さ0.7mm上に、図2に示すようにZn比の異なる種々のInZTO薄膜[Zn比=0.5、0.6、0.75、0.8であり、全金属元素中のIn比は全て0.2である]を、スパッタリングターゲットを用いてスパッタリング法によって成膜した。スパッタリング条件の詳細は以下のとおりである。装置:株アルバック製CS-200基板温度:室温ガス圧:5mTorr酸素分圧:O2/ArO2=2膜厚:50nmスパッタリングターゲットとしてφ4インチ×5mmを使用上記のようにしてInZTO膜を成膜した後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気圧下にて、350°Cで1時間行なった。更にInZTO膜の最表面に表面層を形成するため、湿度50の大気中雰囲気にて25°Cで200時間保持した。その結果、InZTO膜の最表面に厚さ約2nmの表面層を有する試料が得られた。このようにして得られた各試料について、InZTO膜中の金属元素の各含有量、およびInZTO膜の最表面に形成された表面層の表面状態を、XPS法によって分析した。これらはいずれも、同じ条件で測定した。測定条件を以下に示す。X線源:AlKα1486.6eV光電子取り出し角:45°装置:ULVACPHI社製のQuanteraSXM図2に、各試料のO1sのスペクトルをまとめて示す。参考のため、各スペクトルについて、金属元素と結合するO1sのピークエネルギーの位置PeakAと、表面層に含まれるCおよび/またはHの非金属元素と結合するO1sのピークエネルギーの位置PeakBをそれぞれ示す。図2に示すように、Zn比=0.6、0.75、0.8の各試料では、530eV近傍にPeakAが、531.5eV近傍にPeakBがそれぞれ観察され、所定の表面層が形成されることを確認できた。なお、各ピークの強度はスペクトルのピーク分離によって求めた。各試料のQ値[A/AB]は以下のとおりである。Zn比=0.6のQ値:0.33Zn比=0.75のQ値:0.41Zn比=0.8のQ値:0.59これに対し、Zn比=0.5の試料では、PeakAは観察されたものの、非金属元素と結合するPeakB531.5eV近傍は確認されず、所定の表面層は形成されなかったこのときのQ値=0.26上記結果より、所定の表面層を得るためには、Zn比を0.6以上とすることが有用であることが分かる。更に、O1sの結合状態が試料からの深さ方向位置によってどのように変化するかを調べるため、Zn比=0.75の上記試料について、光電子の取出し角度を20°、45°、90°での各範囲で変化させたこと以外は前述した条件で、表面層形成前後のXPSを行ない、O1sのスペクトルを調べた。XPSでは、光電子の取り出し角度を変えることによってX線の侵入深さを変えることができるため、表面からの深さ位置の異なる情報を得ることができる。例えば光電子の取出し角度=90°では、試料法線上真上からX線を照射しているため、表面から最も深い位置までの情報を得ることができるのに対し、光電子の取出し角度を小さくする程、表面近傍のみの情報を得ることができる。これらの結果を図3に示す。図3より、表面層の形成前では、いずれの取り出し角度であっても、強度Bに相当する531.5eV近傍のピークエネルギーの強度は殆ど確認できなかったすなわち、深さ方向によってO1sの結合状態は変化しなかったのに対し、表面層の形成後は、20°及び45°の場合において、531.5eV近傍のピークエネルギーの強度が大きくなっていることから、所定の表面層が形成されたことが確認された。なお、各ピークの強度はスペクトルのピーク分離によって求めた。参考のため、各取出し角度のQ値[B/AB]を以下に示す。ここには、光電子の取出し角度=90°のQ値も併記しているが、このQ値は実測値を正しく反映しているとは言い難い。前述したように取出し角度=90°では相対的に表面近傍の情報が殆ど得られないため、PeakBがPeakAに埋もれてしまい、PeakBを明確に検出することができないからである。しかしながら、以下の結果より、取出し角度が20°と90°とではピーク形状が明瞭に相違することが読み取れることから、InZTOの表面近傍と深部領域とではO1sの結合状態などが相違することや、InZTOの最表面近傍に所定の表面層が存在していることを確認することができた。光電子の取出し角度=20°のQ値:0.42光電子の取出し角度=45°のQ値:0.38光電子の取出し角度=90°のQ値:0.28また、表面層形成後のスペクトルをみると、光電子の取り出し角度が小さいものほど、強度Bに相当する531.5eV近傍のピークエネルギーの強度が大きくなることから、表面層は、InZTO膜厚さ50nmの最表面近傍おおむね、10nm以下にのみ形成していることが推察される。実施例2本実施例では、本発明で用いられる表面層の有無によって、保護膜形成後のTFT特性がどのように変化するかを、図1に示す薄膜トランジスタTFTを用いて調べた。ここでは、前述した実施例1と同様、[Zn]/[Zn][Sn]の比Zn比=0.5、0.6、0.75、0.8のInZTO膜全金属元素中のIn比は、いずれも0.2を有する各試料を用いて実験を行なった。まず、ガラス基板コーニング社製イーグル2000、直径100mm×厚さ0.7mm上に、ゲート電極としてMo薄膜を100nm、およびゲート絶縁膜SiO2250nmを順次成膜した。ゲート電極は純Moのスパッタリングターゲットを使用し、DCスパッタ法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrにて成膜した。また、ゲート絶縁膜はプラズマCVD法を用い、キャリアガス:SiH4とN2の混合ガス、成膜パワー:100W、成膜温度:300°Cにて成膜した。次に、図4Aおよび図4Bに示すように、Zn比が異なる種々の組成のInZTO膜を、スパッタリングターゲット後記する。を用いてスパッタリング法によって成膜した。スパッタリングに使用した装置は株アルバック製CS-200であり、スパッタリング条件は以下のとおりである。基板温度:室温ガス圧:5mTorr酸素分圧:O2/ArO2=2膜厚:50nm上記のようにして種々のInZTO膜を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学製ITO-07Nを使用し、液温を40°Cとした。ウェットエッチング後、目視および光学顕微鏡観察倍率50倍により残渣の発生有無を確認したところ、すべてのInZTO膜について、ウェットエッチングによる残渣は見られず、適切にエッチングできたことが確認された。上記のようにしてInZTO膜をパターニングした後、膜質を向上させるため、プレアニール処理を行なった。プレアニールは、大気圧下にて、350°Cで1時間行なった。次に、純Moを使用し、リフトオフ法によりソースドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Mo薄膜をDCスパッタリング法により成膜膜厚は100nmした。ソースドレイン電極用Mo薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン中に浸漬し、超音波洗浄器にかけて不要なフォトレジストを除去し、TFTのチャネル長を10μm、チャネル幅を200μmとした。次いで、上記InZTO膜の最表面に表面層を形成するため、湿度50の大気中雰囲気にて25°Cで200時間保持した。その結果、InZTO膜の最表面に厚さ約2nmの表面層を有する試料が得られた。次に、InZTO膜を保護するための保護膜を形成した。保護膜として、SiO2膜厚200nmとSiN膜厚200nmの積層膜合計膜厚400nmを用いた。上記SiO2およびSiNの形成は、サムコ製PD-220NLを用い、プラズマCVD法を用いて行なった。本実施例では、N2Oガスによってプラズマ処理を行った後、SiO2、およびSiN膜を順次形成した。SiO2膜の形成にはN2OおよびSiH4の混合ガスを用い、SiN膜の形成にはSiH4、N2、NH3の混合ガスを用いた。いずれの場合も成膜パワーを100W、成膜温度を150°Cとした。次にフォトリソグラフィ、およびドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。次に、DCスパッタリング法を用い、キャリアガス:アルゴンおよび酸素ガスの混合ガス、成膜パワー:200W、ガス圧:5mTorrにてITO膜膜厚80nmを成膜し、図1のTFTを作製した。本実施例では、表面層がTFT特性に及ぼす影響を調べるため、比較のため、上記の表面層形成処理を行なわなかったこと以外は上記と同様にして、図1のTFTを作製した。このようにして得られた各TFTについて、以下の特性を評価した。1トランジスタ特性の測定は、NationalInstruments社製4156Cの半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。ソース電圧:0Vドレイン電圧:10Vゲート電圧:-30~30V測定間隔:0.25V2閾値電圧Vth閾値電圧とは、おおまかにいえば、トランジスタがオフ状態ドレイン電流の低い状態からオン状態ドレイン電流の高い状態に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の1nA付近であるときの電圧を閾値電圧と定義し、各TFTの閾値電圧を測定した。3S値S値は、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値とした。4電界効果移動度電界効果移動度キャリア移動度は、TFT特性から、ゲート電圧Vg>Vd-Vthである飽和領域にて導出した。飽和領域では、電界効果移動度μSATは、下式のプロットから導出される。Id=W/2L×μ×Ci×Vg-Vth2式中、Idはドレイン電流、WはTFT素子のチャネル幅、LはTFT素子のチャネル長、μは飽和移動度、Ciはゲート絶縁膜の静電容量、Vgはゲート電圧、Vthは閾値電圧である。これらの結果を図4Aおよび図4Bに示す。これらの図には、上述した一連の特性について、1回目の測定結果と、2回目の測定結果の両方を併記している。各図に示す2つの特性曲線について、左側の曲線は1回目の測定結果を意味し、右側の曲線は2回目の測定結果を意味している[図4Aの左図Zn比=0.5をご参照]。図4Aおよび図4Bの各上図より、表面層を形成せずにInZTO膜の上に保護膜を直接形成した試料では、Zn比にかかわらず、いずれの組成においても、閾値電圧の絶対値が増加してスイッチング特性が低下したり、SS値が増加した。更に、いずれの場合も電流の立ち上がり近傍でハンプ現象が見られたが、これは、TFTの安定性や信頼性の大きな低下をもたらすものである。上記試料について、TFT特性が低下した理由は、保護膜成膜時のプラズマ照射により、酸化物半導体の表面が損傷したためと推察される。これに対し、所定の表面層をInZTO膜の上に形成した後、保護膜を成膜した試料では、図4Aおよび図4Bの各下図に示すように、閾値電圧の絶対値が減少して良好なスイッチング特性を示している。特に、Zn比が本発明の好ましい範囲0.6以上を満足する試料では、前述のハンプ現象も見られなかった。従って、InZTO膜の最表面に表面層を形成することにより、InZTO膜の表面が最もダメージを受け易い保護膜の成膜過程においても、TFT特性の低下を有効に防止できることが分かる。更に、1回目の測定結果と2回目の測定結果を対比すると、所定の表面層をInZTO膜上に成膜した試料では、当該表面積を有しない試料に比べ、ヒステリシスが改善されていることが分かる。よって、この結果からも、所定の表面層の形成により、保護膜形成によるInZTO膜の表面へのダメージを低減できていることが確認された。以上の実験結果より、好ましくは本発明で規定する組成を満足するIn-Zn-Sn酸化物半導体を有し、その上部に所定の表面層を備えた試料を用いれば、保護膜形成時やソース-ドレイン電極形成時における酸化物半導体表面のダメージによる悪影響もなく、高性能なTFT特性が得られることが実証された。