"二以上の情報チャンクに情報を区分するステップと、後続する前記情報チャンクの一つをプログラムするように、前記メモリアレイの特定のセルをセットするかリセットするかについて同時に決定する間に、前記情報チャンクの一つをメモリアレイにプログラムするステップとを具備することを特徴とする方法。前記メモリアレイの特定のセルをセットするかリセットするかについて決定が、少なくとも一部において、前記特定のセルの位置に基づいていることを特徴とする請求項1に記載の方法。前記メモリアレイ内に前記情報チャンクの一つをプログラムする前記ステップの後、前記後続する前記情報チャンクの一つをプログラムするステップをさらに具備することを特徴とする請求項1に記載の方法。前記メモリアレイ内に前記情報チャンクの第1の部分を連続的にプログラムするステップと、前記第1の部分を連続的にプログラムする前記ステップの後に、前記メモリアレイ内に前記情報チャンクの第2の部分を連続的にプログラムするステップとをさらに具備することを特徴とする請求項1に記載の方法。前記情報チャンクの前記第1の部分または第2の部分を連続的にプログラムするステップは、特定の遅延時間を伴って、前記メモリアレイのそれぞれの部分のビット線にセット信号またはリセット信号を送信することをスタガーするステップを具備することを特徴とする請求項4に記載の方法。少なくも一部において、前記ビット線に伝えられる選択平均電力に基づいて前記遅延時間を調整するステップをさらに具備することを特徴とする請求項5に記載の方法。前記メモリアレイは、相変化物質PCMメモリアレイからなることを特徴とする請求項1に記載の方法。少なくとも一部において、プログラムされる後続の前記情報チャンクの一つに基づいて、一以上の前記情報チャンクのサイズを決定するステップをさらに具備することを特徴とする請求項1に記載の方法。二以上の情報チャンクに情報を区分する第1の状態機械と、後続する前記情報チャンクの一つをプログラムするように、前記メモリアレイの特定のセルをセットするかリセットするかについて同時に決定する間に、前記情報チャンクの一つをメモリアレイにプログラムする第2の状態機械とを具備することを特徴とするメモリデバイス。前記第2の状態機械は、少なくも一部において、前記特定のセルの位置に基づいて、前記メモリアレイの特定のセルをセットするかリセットするかについて決定することを特徴とする請求項9に記載のメモリデバイス。前記第1の状態機械に前記情報を与えるメモリコントローラをさらに具備することを特徴とする請求項9に記載のメモリデバイス。前記メモリアレイ内に前記情報チャンクの第1の部分を連続的にプログラムするとともに、前記第1の部分を連続的にプログラムした後に前記メモリアレイ内に前記情報チャンクの第2の部分を連続的にプログラムするプログラムスイッチをさらに具備することを特徴とする請求項9に記載のメモリデバイス。前記プログラムスイッチは、前記情報チャンクの前記第1の部分または第2の部分を連続的にプログラムするとともに、特定の遅延時間を伴って前記メモリアレイのそれぞれの部分のビット線にセット信号またはリセット信号を送信するステップをスタガーする回路を具備することを特徴とする請求項12に記載のメモリデバイス。前記メモリコントローラは、少なくも一部において、前記ビット線に伝えられる選択平均電力に基づいて前記特定の遅延時間を調整する回路を具備することを特徴とする請求項13に記載のメモリデバイス。前記メモリアレイは、抵抗メモリアレイからなることを特徴とする請求項9に記載のメモリデバイス。前記第2の状態機械は、少なくとも一部において、プログラムされる後続の前記情報チャンクの一つに基づいて一以上の前記情報チャンクのサイズを決定することを特徴とする請求項9に記載のメモリデバイス。メモリデバイスとプロセッサを具備してなり、前記メモリデバイスは、二以上の情報チャンクに情報を区分する第1の状態機械と、後続する前記情報チャンクの一つをプログラムするように、前記メモリアレイの特定のセルをセットするかリセットするかについて同時に決定する間に、前記情報チャンクの一つをメモリアレイにプログラムする第2の状態機械とを備え、かつ、前記プロセッサは、一以上のアプリケーションをホストするとともに、メモリアレイにアクセスを与えるようにメモリデバイスにコマンドを開始することを特徴とするシステム。前記第2の状態機械は、少なくも一部において、前記特定のセルの位置に基づいて、前記メモリアレイの特定のセルをセットするかリセットするかについて決定することを特徴とする請求項17に記載のシステム。前記第1の状態機械に前記情報を与えるメモリコントローラをさらに具備することを特徴とする請求項17に記載のシステム。前記メモリアレイ内に前記情報チャンクの第1の部分を連続的にプログラムするとともに、前記第1の部分を連続的にプログラムした後に前記メモリアレイ内に前記情報チャンクの第2の部分を連続的にプログラムするプログラムスイッチをさらに具備することを特徴とする請求項17に記載のシステム。前記プログラムスイッチは、前記情報チャンクの前記第1の部分または第2の部分を連続的にプログラムするとともに、特定の遅延時間を伴って前記メモリアレイのそれぞれの部分のビット線にセット信号またはリセット信号を送信するステップをスタガーする回路を具備することを特徴とする請求項20に記載のシステム。前記メモリコントローラは、少なくも一部において、前記ビット線に伝えられる選択平均電力に基づいて前記特定の遅延時間を調整する回路を具備することを特徴とする請求項21に記載のシステム。前記第2の状態機械は、少なくとも一部において、プログラムされる後続の前記情報チャンクの一つに基づいて一以上の前記情報チャンクのサイズを決定することを特徴とする請求項17に記載のシステム。本明細書全体を通して一実施形態または実施形態という言及は、実施形態に関連して記載した特別な特徴、構造、または特性が、請求項に記載された発明の主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書全体を通して様々な箇所における一実施形態においてまたは実施形態という表現方法は、必ずしも全て同一の実施形態に言及するものではない。さらに、特別な特徴、構造、または特性、一以上の実施形態において併用されてもよい。本明細書に記載する実施形態は、メモリアレイをプログラムする間にメモリアレイのメモリセルを横切るプログラム電力変化の結果から生じる問題を処理することができる処理及び/または電子アーキテクチャを包含する。例えば、それは浮遊インダクタンスを低減させるように電流消費の比較的急激な変化を避ける利点があってもよい。時間に関して比較的大きな電流変化は、メモリデバイスを正確な動作から妨げながら、メモリデバイス供給配線上に比較的大きな電圧降下となる。他方、比較的安定な電流及び/または時間に関して小さな電流変化は、電流パスに沿った寄生インダクタンスの結果から電圧変化を低減させることによって、内部メモリチップの実行及び外部システムの設計を改良することができる。例えば、メモリチップの内部電圧変化は、比較的安定な電流で管理することがより容易になるとともに、外部システムの設計は比較的小さなキャパシタを利用することができる。比較的多数の抵抗性メモリセルを同時にプログラムする間に十分に一定な電力を保持することは、プログラム電力を供給する高電源の有限な出力抵抗のために困難であるかもしれない。特に、メモリセルを比較的迅速にかつ信頼性高くプログラムするために、十分に一定な電力を用いて不揮発性抵抗メモリをプログラムすることが好ましい。一実施例において、メモリセル及び/またはメモリセル自身にプログラムされた情報がグループ化されてもよく、及び/またはスタガー連続方式でプログラムされる比較的小さなチャンクに区分されてもよい。このようなプログラム処理中のスタガープログラムパルスは、プログラムパルスに供給する高電源によって見られる抵抗を、効果的に上げることによって利点を与えることができ、それゆえプログラムされたメモリセルを横切る電力変化を低減させることができる。勿論、他の利点はそうした実施形態によって実現されることができ、かつ、請求項に記載された発明の主題はそのように限定されるものではない。一実施形態において、メモリアレイ内に情報をプログラムする処理は、二以上の情報チャンク内に情報を区分するステップと、メモリアレイに対して第2の情報チャンク部をプログラムすることを同時に準備をする間に、メモリアレイに対して第1の情報チャンク部をプログラムするステップとを具備することができる。このような準備は、例えば、情報チャンク部をプログラムした後にメモリアレイの特定のセルがセットされているかまたはリセットされているかを判定するステップを具備することができる。このような他のチャンク部をプログラムする準備の間に一つのチャンク部をプログラムする処理は、チャンク部をスタガー方式で連続的にプログラムすることができることになる。このようなメモリアレイのプログラム処理は、メモリアレイのビット線に特別な形状の電子信号を送信するステップを伴ってもよい。例えば、このような信号は、メモリ操作のセットする相の間に相変化メモリPCM内の相変化物質の活性ボリュームを結晶化する、下降傾斜バイアス信号またはセットパルスを構成することができる。このようなセットする相は、例えば、メモリコントローラによって、上記PCMに向けられた書き出しコマンドの結果によってなされてもよい。このようなバイアス信号は勿論、様々な特徴の形状及び/または輪郭を構成してもよく、請求項に記載された発明の主題はこの点に限定されるものではない。図1は、本発明の実施形態に係るバイアス信号波形の特徴をプロットした図である。このようなバイアス信号波形は、例えば、メモリセルをセットするかまたはリセットすることによってPCMメモリセルをプログラムするのに用いることができる。上述のように、PCMセルは、比較的高い振幅の比較的短い持続時間のプログラミングパルスまたはバイアス信号120を加えて相変化物質を融解させることによってリセットすることができる。リセット状態において、相変化物質の活性領域は、例えば、PCMセル内の加熱素子に隣接して配置されたドーム形状のアモルファス領域を構成することができる。結晶化された相変化物質は、このようなアモルファス領域を囲むことになる。このような状態において、PCMセルは、比較的高い電気抵抗を持つことができる。次の処理において、PCMセルは、相変化物質のほぼ全体の領域が結晶になるように、ドーム形状のアモルファス領域を結晶化することによってセットすることができる。このような処理は、PCMセルの相変化物質を結晶化するようにPCMセルに与えられた、比較的低い振幅で比較的長い持続時間のバイアス信号110の電圧及び/または電流を下降傾斜させることを伴ってもよい。このような状態において、PCMセルは、比較的低い電気抵抗を持つことができる。このようなドーム形状のアモルファス領域を結晶化する処理は、PCMセルの操作実行上の利点例えば、速度のために比較的迅速に実行することとする。しかしながら、このように結晶化をあまりにも迅速に実行することは、相変化物質において非結晶化アモルファス領域及び/または不完全領域を形成し、その結果、所望以上の高い電気抵抗になるかもしれない。すなわち、このような結晶化処理は逆にアモルファス領域及び/または不完全領域を生成することなく、ドーム形状のアモルファス領域を完全に結晶化するのに十分な時間を与える下降傾斜バイアス信号を伴うこととなる。したがって、PCMセルのプログラム処理は、少なくとも一部において、PCMセルが論理的に一またはゼロによってプログラムされるか否かに依存して、様々なプログラム時間例えば、バイアス信号の持続時間及び/または電力例えば、バイアス信号の絶対値を伴うこととなる。このように、以下に詳細に記載するように、メモリアレイ内に情報をプログラムする処理は、最初に、少なくとも一部が情報のパターンに基づいて、メモリアレイのどの特定のメモリセルがセットされるかまたはリセットされるかを判定するステップと、次に、メモリセルに情報をプログラムするステップとを具備することができる。勿論、このようなバイアス信号及びメモリセルプログラミングの詳細は単なる例示であって、請求項に記載された発明の主題はそのように限定されるものではない。図2は、本発明の実施形態に係るメモリデバイスをプログラムする処理200を示すフローチャートであり、図3は、メモリデバイス300を概略的に示す図である。メモリデバイス300は、メモリコントローラ310、グローバルプログラム状態機械GPSM320、チャンクプログラミング状態機械CPSM340a,340b、プログラムスイッチ350a,350b、及びメモリアレイ370を構成することができる。さらに、電源360のプログラミングは、プログラム操作中、プログラムスイッチ350a,350bを介してメモリデバイス300に電力を供給することができる。CPSM340aは第1のチャンク330aに付随し、CPSM340bは第2のチャンク330bに付随し、以下同様である。一実施例において、第1のチャンク330a及び/または第2のチャンク330bは、以下に詳細に記載するように、動的に決定される様々なサイズを持つことができる。同様に、プログラムスイッチ350aは、第1のチャンク330aに付随してもよく、プログラムスイッチ350bは第2のチャンク330bに付随し、以下同様である。ここで、330、340、及び350は、特に断りのない限り、それぞれ一連のチャンク、CPSM、及びプログラムスイッチに言及するものであるが、このような一連についてそれぞれ二つずつのみ図3に示した。それゆえ、メモリデバイス300は図3の右方に続くことができ、例えば、更にチャンク330、CPSM340、及びプログラムスイッチ350を具備することができると理解されよう。さらに、図3に示した要素間の相互接続及び/または設定は、右方に続くことができ、更にチャンク、CPSM、及び/またはプログラムスイッチ350を具備することができると理解されよう。図3に示した矢印は、以下に記載する特定の実施形態及び/または実施例の記載に応じて片矢印であってもよく、このような矢印の任意または全部は同様に一方向または両方向の流れを示す両矢印であってもよいが、請求項に記載した内容はこの点に限定されるものではない。ブロック210において、メモリコントローラ310からの命令312に応答して、メモリアレイ370に記憶される情報は、GPSM320からのCPSM340にロードされてもよい。このような情報は、例えば、バス328を介してそれぞれのチャンク330にロードされてもよい。ブロック220において、このような情報をメモリアレイ370にプログラムする処理の間、第1の情報部分は第1のチャンク330aに付随した第1のメモリアレイ部370にプログラムされてもよい。ブロック230において、このようなプログラミングに一致して、CPSM340bは、少なくとも一部において、例えば、記憶される情報のビットパターン例えば、1または0の論理パターンに関連する特定のセルの位置に基づいて、第2のチャンク330bに付随したメモリアレイ部370の特定のセルがセットされているかまたはリセットされているかを判定することができる。一実施例において、CPSM340bは、例えば、後続する特定のメモリアレイチャンク内にグループ化されるメモリセル数を動的に決定することができる。このような数は、特定の実施形態に通用する利用可能なプログラミングを考慮することによって決定された特定の数以下に維持することができる。すなわち、メモリアレイチャンクは固定したサイズを持つ必要はないが、代わりに少なくとも一部は、例えば、プログラムされる後続チャンクの例えば、0の及び1の情報に基づいて様々なサイズを持つことができる。このように、状態機械は、後続のメモリアレイチャンク内に集められるメモリセル数を動的に決定することができる。プログラムされる後続チャンクのビットパターンをプログラムすることを同時に決定する間に、一チャンク内の情報をプログラムすることによって利点が得られる。このようなチャンクを用いて情報をプログラムする利点は、以下に詳細に説明するように、プログラム処理中に必要な電力変化を低減させたことを含むことができる。上に記載したように、以前の情報がプログラムされる間に、個々のチャンク330内において、CPSM340は少なくとも一部はセルの位置及び帯域幅に基づいてプログラムされるメモリアレイ370内のメモリセルを識別することができる。ここで、帯域幅は、同時にパルスにされることができるメモリセルの数を参照することができる。例えば、CPSM340は、プログラムされるパターンを分析することができるとともに、次のプログラムパルス上にパルスにされるメモリセルの数を選択することができる。個々のCPSMがユーザーパターンの処理をパルスにするステップを完了するまで、個々のCPSMは利用可能な帯域幅を用いる試みを行ってもよい。以下に詳細に記載するように、プログラミングは、少なくとも一部において、このようなメモリセルが論理的1または0例えば、セット状態またはリセット状態を記憶するか否かに基づいて、メモリセルのビット線にパルスを供給するステップ具備してもよく、具備しなくてもよい。一度、プログラミングが以前の情報に対して完了すると、以下にさらに詳細に記載するように、GPSM320は個々のチャンク330に一連のスタガートリガー信号を与えることができる。このような一連のトリガー信号の供給は、例えば、メモリコントローラ310によって開始される。このような一連のトリガー信号は、プログラムされる新しいパターン情報をロードすることができるとともに、後続のパルスパターン情報を持つCPSM330をロードすることができるようになる。プログラムされる後続の情報は、例えば、CPSM330が一連のトリガー信号を与える間に、CPSM330内にロードされてもよい。ブロック240において、もしプログラミングが完了しているならば、処理220はブロック250に進むことができ、情報はメモリアレイ370に書き出される。他方、もし更に情報がメモリアレイ370にプログラムされるならば、上記処理200はインデックスがインクレメントされるブロック260に進むことができるとともに、処理200は、上に記載したように後続のチャンク部がプログラムされるようにブロック220に戻ることができる。一実施例において、このようなインデックスは、連続的にプログラムされるチャンク間における複数の情報部分間の連続数を示すことができる。勿論、このようなメモリデバイスをプログラムする処理200の詳細は単なる例示であって、請求項に記載された発明の主題はそのように限定されるものではない。図4は、本発明の実施形態に係るメモリデバイス300のタイミング図400を示す。上に記載したように、メモリコントローラ310によって出された命令312に応答して、GPSM320は、メモリアレイ370にプログラムされる情報パターンを、バス328を介してCPSM340内にロードすることができる。このような情報パターンは部分に区分されてもよいとともに、個々の独立したチャンク330内にロードされてもよい。例えば、第1の情報部分はチャンク330a内にロードされることができ、第2の情報部分はチャンク330b内にロードされることができ、以下同様である。個々のチャンク330内において、CPSM340は、例えば、リセットパルスを用いてプログラムされているのとは対向するセットパルスを用いるようプログラムされたメモリセルを識別することができる。このような識別は、メモリセル位置及び/または帯域幅に基づいてもよい。メモリセルがセットされているかまたはリセットされているかを識別することは、パルス化を開始する前に実行することができる。どのメモリセルをプログラムするかについては、少なくとも一部は、例えば、セルの位置及び/または帯域幅に基づいて決定することができる。一実施例において、それぞれのチャンク330内の異なる情報部分は異なる時間にプログラムされてもよい。特に、このような情報部分のプログラミングは、上に記載したようなスタガー方式で実行することができる。一つのスタガープログラミング技法において、例えば、上に記載したように、第2の情報部分が、どのメモリセルがセットされるかまたはリセットされるかについて決定することによってプログラムされる準備を同時にしている間に、第1の情報部分はプログラムされることができる。このような場合、第1の部分がすでにプログラムされた後に、第2の部分がプログラムされることができる。図4を参照すると、例えば、以下に詳細に記載するように、第1の情報部分はタイムスパン405の間にプログラムされることができるとともに、第2の情報部分はタイムスパン470の間にプログラムされることができる。一実施例において、以下に詳細に記載するように、例えば、それぞれのチャンク330内の第1の情報部分は、タイムスパン405の間にプログラムされることができるとともに、それぞれのチャンク330内の第2の情報部分は、タイムスパン470の間にプログラムされることができる。第1の情報部分、第2の情報部分、及び更なる情報部分のプログラム処理後に、メモリデバイス300は、例えば、メモリアレイ370内にまだ更なる情報をプログラムするように準備することができる。このような更なる情報をプログラムする処理について記載するために再び図4を参照すると、GPSM320は、配線316を介してメモリコントローラ310によって発信されたキックオフ信号を受信した上で、一連のスタガープログラムトリガーパルス420a,420bを、第1のチャンク330a及び第2のチャンク330bに出すことができる。このようなキックオフ信号の発信上において、スタガー方式でプログラムされる新しい情報パターン415は、CPSM340内にロードされてもよい。特に、そのような新しい情報パターンの第1の部分は、そのような新しい情報パターンの第2の部分が、続いて第2のタイムスパン470の間にプログラムされるCPSM340内にロードされる間に、第1のタイムスパン405の間にプログラムされるCPSM340内にロードされることができる。クロック信号405は、同期プログラミング操作のタイミングを与えることができるが、請求項に記載された発明の主題はこの点に限定されるものではない。スタガートリガープログラムパルス420a,420bは、個々のメモリセルのプログラミングを開始することができる。例えば、プログラムトリガーパルス420aは、チャンク330aに付随した一以上のメモリセルのビット線に用いるために、プログラムパルス450aを開始することができる。特定のスタガー遅延時間後に、後続のプログラムトリガーパルス420bは、チャンク330bに付随した一以上のメモリセルのビット線に用いるために、プログラムパルス450bを開始することができる。一実施例において、このような特定の遅延時間は、少なくとも一部において、上記ビット線に送信される選択平均電力に基づいて選択されてもよい。プログラムパルス450a,450bのどちらは、図1に示したバイアス信号110のように、比較的低い振幅で比較的長い持続時間のセットパルスか、または図1に示したバイアス信号120のように、比較的高い振幅で比較的短い持続時間のリセットパルスを構成することができる。したがって、情報パターンをプログラムする時間は、少なくとも一部において、例えば、情報パターンをプログラムする間にリセットされるメモリセルの数に対するセットされるメモリセルの数のようなパターンの論理的な構成に依存することとなる。それゆえ、第1の情報部分が第1のタイムスパン405でプログラムされている間に、例えば、第2の情報部分の構成の決定が、後続する第2のタイムスパン470で第2の情報部分がプログラムされる準備するように、同時に実行されてもよい。一方、以下にさらに詳細に記載するように、プログラムセットパルスが、特定のメモリセルに付随したビット線を放電するタイミングを与えるように、特定のメモリセルに与えられる間に、LDDISCHARGE信号430は選択的にセットされてもよい。例えば、プログラムセットパルス450aが、チャンク330aに付随した特定のメモリセルに与えられる間に、LDDISCHARGE信号430aは選択的にセットされてもよいとともに、プログラムセットパルス450bが、チャンク330bに付随した特定のメモリセルに用いられる間に、LDDISCHARGE信号430bは選択的にセットされてもよい。信号440aは、チャンク330aに付随したメモリセル内にプログラムされる特定の情報パターンを構成することができるとともに、信号440bは、チャンク330bに付随したメモリセル内にプログラムされる特定の情報パターンを構成することができる。時間460において、チャンク330間における第1の情報部分をプログラムする処理を完了することができる。同じ時間において、チャンク330間における第2の情報部分が、第1の部分について上に記載した方式でプログラムされることを開始することができる。したがって、このようなプログラミングのサイクルは、例えば、チャンク330間における全ての情報部分がメモリアレイ370内にプログラムされるまで続けることができる。勿論、このようなタイミング図400の詳細は単なる例示であって、請求項に記載された発明の主題はそのように限定されるものではない。一実施例において、GPSM320は、以前に第1のタイムスパンとして言及したPULSETIME405のタイムスパンの間に、nスタガープログラムトリガーパルス420a,420bを与えることができる。したがって、GPSM320は、各PULSETIME/nに、スタガープログラムトリガーパルス420a,420bを与えることができる。それゆえ、システムクロック410は、n/PULSETIMEによって与えられる周波数で操作することができる。個々のCPSM340は、プログラムされる全てのメモリセルがプログラム完了された後に、配線332を介してLDNOPULSE<n>信号を発信することができる。その結果、スタガープログラミングシークエンスは、全てのチャンク330がそれぞれのLDNOPULSE信号を受信した後に停止してもよい。一実施例において、LDDISCHARGE信号430は、上で言及したように、特定のメモリセルのセット操作の間に個々のチャンク330に発信されてもよい。特に、セット操作の間に、LDDISCHARGE信号430aはチャンク330aに発信することができ、LDDISCHARGE信号430bはチャンク330bに発信することができ、以下同様である。LDDISCHARGE信号430aは、プログラムされている特定のメモリセルに付随したビット線を放電する間中、論理的に高く保持することができる。リセット操作は、このようなLDDISCHARGE信号を伴う必要はない。したがって、パルス幅はここではLDDISCHARGE信号430端が降下するまでトリガーパルス420端を上げる間のタイムスパンを構成するものであり、例えば、後続の情報パターン、または配線322を介して個々のチャンク330に発信される明示的なLDSTOPPULSE信号をロードすることによって決定されてもよい。特定の実施例において、このようなLDSTOPPULSE信号は、GPSM320によってスタガー方式で個々のチャンク330に与えることができる。メモリアレイのプログラム操作に先立って、個々のスタガープログラムトリガーパルス420a,420b及び/または個々のLDDISCHARGE信号430のパルス幅間の時間428は、メモリコントローラ310によって、異なるトリム設定におけるメモリアレイのメモリセルの様々な状態を満たすように設定することができる。ここで、トリム設定は、時間428を変更でき、及び/またはLDDISCHARGE信号430のパルス幅を変更することができる内部設定信号を構成することができる。このような設定信号は、例えば、デバイス充電の間にロードされてもよい。プログラム操作の間に、個々のLDDISCHARGE信号430のパルス幅はGPSM320によって設定されてもよく、GPSM320は少なくとも一部において、特定のメモリセルがセットされているかリセットされているか、及び/または特定のメモリセルに付随した固有の放電時間に基づいている。一実施例において、CPSM340は、スタガープログラムトリガーパルス420a,420bをプログラムスイッチ350に配給することができ、プログラムスイッチ350は電源360のプログラミングからメモリアレイ370内のメモリセルに電圧のプログラミングを与えることができる。このようなプログラムスイッチは、少なくとも一部において、スタガープログラムトリガーパルス420に基づいて操作することができ、比較的一定で有効なプログラミング電圧をメモリセルに与えることができる。プログラムスイッチ350は、電源抵抗に比べてロード抵抗を効果的に上げることによって、このように比較的一定なプログラミング電圧を達成することができ、それゆえ、メモリセル内の電圧量及び電力変化を低減することができる。勿論、このようなメモリアレイのプログラミングについての詳細は単なる例示であって、請求項に記載された発明の主題はそのように限定されるものではない。図5は、本発明の実施形態に係るメモリデバイス510を具備するコンピュータシステム500を概略的に示す図である。このようなコンピュータデバイスは、例えば、アプリケーション及び/または他のコードを実行する一以上のプロセッサを構成することができる。例えば、メモリデバイス510は、図3に示したメモリアレイ370を構成することができる。コンピュータデバイス504は、メモリデバイス510を管理するように設定可能な任意の典型的なデバイス、器具、または装置であってもよい。メモリデバイス510は、メモリコントローラ515及びメモリ522を具備することができる。例示であって限定されるものではないが、コンピュータデバイス504は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイス、またはこれらと類似するような一以上のコンピュータデバイス及び/またはプラットフォームと、例えば、パーソナルデジタルアシスタントPDA、モバイル通信デバイス、またはこれらと類似するような一以上のパーソナルコンピュータデバイスまたは通信デバイス及び/または装置と、例えば、データベースまたはデータ記憶サービスプロバイダ/システムのようなコンピュータシステム及び/または提携サービスプロバイダ機能と、及び/またはこれらの任意の組み合わせを具備することができる。システム500に示した様々なデバイスの全部または一部、及び本明細書にさらに記載した処理及び方法は、ハードウェア、ファームウェア、ソフトウェア、またはこれらの任意の組み合わせを用いることによって、または具備することによって組み込まれることができると認識されよう。それゆえ、例示であって限定されるものではないが、コンピュータデバイス504は、バス540及びホストまたはメモリコントローラ515を通してメモリ522に操作的に連結される少なくとも一つの処理装置520を具備することができる。処理装置520は、データ計算手順またはデータ計算処理の少なくとも一部を実行するように設定可能な一以上の任意の典型的な回路である。例示であって限定されるものではないが、処理装置520は、一以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション特化集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイ、及びこれらと類似するもの、またはこれらの任意の組み合わせを具備することができる。処理装置520は、メモリコントローラ515と通信するように設定されたオペレーティングシステムを具備することができる。このようなオペレーティングシステムは、例えば、バス540を超えてメモリコントローラ515に送信されるコマンドを生成することができる。このようなコマンドは、読み取りコマンド及び/または書き出しコマンドを構成することができる。書き出しコマンドに応答して、例えば、メモリコントローラ515は、例えば、メモリパーティションにコマンドを書き出すことを伴う情報を書き出すように、セットパルスまたはリセットパルスのようなバイアス信号を与えることができる。他の実施例において、メモリコントローラ515は、メモリコントローラによってアクセス可能な二以上のプログラム状態を用いてメモリデバイス内にデータを記憶するIMM部を具備する、該メモリデバイスに対して、消去コマンドを供給することができる。このようなIMMはまた、メモリコントローラから消去コマンドを受信することに応答して該メモリデバイスに内部で定義される、隠れた状態でデータを記憶している記憶場所をプログラムすることもできる。メモリ522は、任意の典型的なデータ記憶機構である。メモリ522は、例えば、上述のように一以上のパーティションにそれぞれ区分された、例えば、一次記憶装置524及び/または二次記憶装置526を具備することができる。一次記憶装置524は、例えば、ランダムアクセスメモリ、読み取り専用メモリなどを具備することができる。この例示は処理装置520から離れて説明したが、一次記憶装置524の全部または一部は処理装置520内に備えられていてもよく、あるいは処理装置520と同じ場所に設置されているか、または処理装置520に連結されてもよいと理解されるべきものである。一実施形態において、コンピュータシステム500は、メモリアレイを備えたメモリデバイスと、二以上の情報チャンクに情報を区分するGPSMと、後続する情報チャンクの一つをプログラムするように、メモリアレイの特定のセルがセットされるかまたはリセットされるかについて同時に決定する間に、情報チャンクの一つをメモリアレイにプログラムするCPSMとを具備することができる。システム500はさらに、一以上のアプリケーションをホストするとともに、メモリアレイにアクセスを与えるようにメモリデバイスにコマンドを開始するプロセッサを具備することができる。二次記憶装置526は、例えば、一次記憶装置と同一型または類似型のメモリ、及び/または、例えば、ディスクドライブ、光学ディスクドライブ、テープドライブ、固体状態メモリドライブなどのようなデータ記憶装置またはシステムを具備することができる。特定の実施例において、二次記憶装置526はコンピュータ可読メディア528に操作的に受信可能であってもよく、またはコンピュータ可読メディア528に連結するように設定可能であってもよい。コンピュータ可読メディア528は、例えば、システム500内の一以上のデバイスに対してアクセス可能なデータ、コード、及び/または命令を、実行及び/または生成できる任意のメディアを具備することができる。コンピュータデバイス504は、例えば、入力/出力532を具備することができる。入力/出力532は、人及び/または機械の入力を受入れるまたは導入するように設定可能な一以上の典型的なデバイスまたは機能、及び/または、人及び/または機械の出力を届ける、または、与えるように設定可能な一以上のデバイスまたは機能である。例示であって限定されるものではないが、入力/出力デバイス532は、操作的に設定されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポートなどを具備することができる。現時点で考えられる実施形態の例について説明して述べてきたが、請求項に記載された発明の主題から逸脱することなく、他の様々な変更がなされてもよく、等価なものに置換されてもよいと当業者に理解されるものである。さらに、本明細書に記載した主要概念から逸脱することなく、請求項に記載された発明の主題の教示に特定の状態を採用するように多くの変更がなされてもよい。それゆえ、請求項に記載された発明の主題は、開示された特定の実施形態に限定されることはなく、そのような請求項に記載された発明の主題はまた、添付の特許請求の範囲において全ての実施形態とそれらの等価物とを包含するものと意図されている。"