ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備え、電源投入により前記メモリセルアレイの自走テストを実行する不揮発性半導体記憶装置であって、前記ロムヒューズブロックは、前記自走テストの起動パラメーターを格納するパラメーター領域と、前記自走テストのコマンドシーケンスを格納するテストパターン領域と、を有し、前記コマンドレジスタは前記起動パラメーターを読み取り、前記自走テストの起動信号を出力し、前記自走テスト部は、前記起動信号に基づいて前記コマンドシーケンスを読み出すコマンドダウンローダー回路と、読み出された前記コマンドシーケンスをデコード処理するコマンドデコード回路と、デコード処理された前記コマンドシーケンスに基づいて前記メモリセルアレイの自走テストを実行するコマンド実行回路と、を有することを特徴とする不揮発性半導体記憶装置。ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備え、電源投入により前記メモリセルアレイの自走テストを実行する不揮発性半導体記憶装置であって、前記ロムヒューズブロックは、前記自走テストの起動パラメーターを格納するパラメーター領域と、前記自走テストのコマンドシーケンスを格納するテストパターン領域と、を有し、前記コマンドレジスタは前記起動パラメーターを読み取り、前記自走テストの起動信号を出力し、前記自走テスト部は、前記起動信号に基づいて前記コマンドシーケンスを読み出すコマンドダウンローダー回路と、読み出された前記コマンドシーケンスをデコード処理するコマンドデコード回路と、デコード処理された前記コマンドシーケンスに基づいて前記メモリセルアレイの自走テストを実行するコマンド実行回路と、前記メモリセルアレイの自走テスト結果が所定値を満足しているかを判定する比較部、を有することを特徴とする不揮発性半導体記憶装置。前記自走テスト部は、前記コマンドシーケンスが実行されているときにステータス情報を読み取り、前記ステータス情報に基づいて前記自走テストのテストシーケンスを制御するコマンドバッファを更に具備することを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。前記起動パラメーターの書き込み及び前記コマンドシーケンスの書き込みは、テスタにより実行されることを特徴とする請求項1乃至3のいずれか1項に記載の不揮発性半導体記憶装置。前記不揮発性半導体記憶装置は、NANDフラッシュメモリ、NORフラッシュメモリ、ReRAM、PRAM、MRAM、或いはFeRAMであることを特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体記憶装置。ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備え、高電位側電源及び低電位側電源の投入により前記メモリセルアレイの自走テストを実行する不揮発性半導体記憶装置の試験方法であって、前記ロムヒューズブロックのパラメーター領域に格納される起動パラメーターを読み取る工程と、前記起動パラメーターが前記自走テストの起動パラメーターである場合、前記ロムヒューズブロックのテストパターン領域に格納されるコマンドシーケンスを読み出す工程と、読み出された前記コマンドシーケンスをデコード処理する工程と、デコード処理された前記コマンドシーケンスに基づいて前記自走テストを実行する工程と、自走テスト結果が所定値を満足するのかを判定する工程と、を有することを特徴とする不揮発性半導体記憶装置の試験方法。自走テストの判定結果後に前記ロムヒューズブロックのパラメーター領域に格納される起動パラメーターをディセーブル状態に書き換えることを特徴とする請求項6に記載の不揮発性半導体記憶装置の試験方法。ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備え、高電位側電源及び低電位側電源の投入により前記メモリセルアレイの自走テストを実行するウェハ状態での不揮発性半導体記憶装置の試験方法であって、前記不揮発性半導体記憶装置をウェハ状態でテストを実行する工程と、前記不揮発性半導体記憶装置のチップの良否を判定する工程と、良品と判定された前記不揮発性半導体記憶装置のチップにプローブを介して前記高電位側電源及び前記低電位側電源を供給し、前記ロムヒューズブロックのパラメーター領域に格納される起動パラメーターに基づいて前記ロムヒューズブロックのテストパターン領域に格納されるコマンドシーケンスを読み出し、デコード処理された前記コマンドシーケンスに基づいて良品と判定された前記不揮発性半導体記憶装置のチップに前記自走テストを複数回繰り返す工程と、自走テスト結果が所定値を満足するのかを判定する工程と、を有することを特徴とする不揮発性半導体記憶装置の試験方法。本発明は、電源投入により自走的にメモリセルアレイの動作テストを実行する不揮発性半導体記憶装置及びその試験方法を提供することにある。一つの実施形態によれば、不揮発性半導体記憶装置は、ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを有する。不揮発性半導体記憶装置は、電源投入によりメモリセルアレイの自走テストを実行する。ロムヒューズブロックは、パラメーター領域及びテストパターン領域を有する。パラメーター領域は、自走テストの起動パラメーターを格納する。テストパターン領域は、自走テストのコマンドシーケンスを格納する。コマンドレジスタは、起動パラメーターを読み取り、自走テストの起動信号を出力する。自走テスト部は、コマンドダウンローダー回路、コマンドデコード回路、及びコマンド実行回路を有する。コマンドダウンローダー回路は、起動信号に基づいてコマンドシーケンスを読み出す。コマンドデコード回路は、読み出されたコマンドシーケンスをデコード処理する。コマンド実行回路は、デコード処理されたコマンドシーケンスに基づいてメモリセルアレイの自走テストを実行する。他の実施形態によれば、不揮発性半導体記憶装置の試験方法は、第1乃至5のステップを有し、高電位側電源及び低電位側電源の投入によりメモリセルアレイの自走テストを実行する。不揮発性半導体記憶装置はロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備える。第1のステップでは、ロムヒューズブロックのパラメーター領域に格納される起動パラメーターを読み取る。第2のステップでは、起動パラメーターが自走テストの起動パラメーターである場合、ロムヒューズブロックのテストパターン領域に格納されるコマンドシーケンスを読み出す。第3のステップでは、読み出されたコマンドシーケンスをデコード処理する。第4のステップでは、デコード処理されたコマンドシーケンスに基づいて自走テストを実行する。第5のステップでは、自走テスト結果が所定値を満足する。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係る不揮発性半導体記憶装置及びその試験方法について、図面を参照して説明する。図1は不揮発性半導体記憶装置の概略構成を示すブロック図である。図2はメモリセルアレイの構成を示すブロック図である。図3は自走テスト部の構成を示すブロック図である。本実施形態では、メモリセルアレイのロムヒューズブロックに設けられるパラメーター領域に起動パラメーターを格納し、テストパターン領域にコマンドシーケンスを格納し、読み出されたコマンドシーケンスを用いてメモリセルアレイの自走テストを実行している。図1に示すように、不揮発性半導体記憶装置90には、メモリセルアレイ1、ローデコーダ2、センスアンプ回路3、カラムデコーダ4、アドレスレジスタ5、データ入出力バッファ6、コントローラ7、内部電圧発生回路8、及びコマンドレジスタ9が設けられる。不揮発性半導体記憶装置90は、NANDフラッシュメモリである。不揮発性半導体記憶装置90は、テストや信頼性試験のときにテスタ100と信号のやり取りを行い、テスタ100から電源が供給される。揮発性半導体記憶装置90の信頼性試験では、コントローラ7に設けられる自走テスト部12とメモリセルアレイ1に設けられるロムヒューズブロック11ROM-FUSEBLOCKを用いて、メモリセルアレイの自走テストが1回或いは複数回実行される。揮発性半導体記憶装置90の信頼性試験では、ファンクションテストを実行する割合よりもプログラム動作書き込み及び読み出し動作や消去動作などデバイスに対する単純な動作評価の割合の方が大きい。コントローラ7には、自走テスト部12が設けられる。コントローラ7は、外部制御信号SsoチップイネーブルCEn、書き込みイネーブルWEn、読み出しイネーブルREn、アドレスラッチイネーブルALE或いはコマンドラッチイネーブルCLEなど、データ入出力バッファ6から出力されるコマンドCMD、アドレスレジスタ5から出力される信号、及びコマンドレジスタ9から出力される信号が入力される。コントローラ7は、ローデコーダ2、センスアンプ回路3、アドレスレジスタ5、データ入出力バッファ6、及び内部電圧発生回路8を制御する信号をそれぞれ出力する。データ入出力バッファ6は、入出力データI/ODataを外部とやり取りする。データ入出力バッファ6は、コマンドCMDをコントローラ7に出力する。データ入出力バッファ6は、アドレスAddをアドレスレジスタ5に出力する。内部電圧発生回路8は、コントローラ7の指示に基づいて、ローデコーダ2及びメモリセルアレイ1に供給する各種電圧を発生する。メモリセルアレイ1には、ロムヒューズブロック11が設けられる。メモリセルアレイ1は、内部電圧発生回路8で生成される電圧消去電圧Veraが入力される。メモリセルアレイ1は、ローデコーダ2から出力される信号が入力され、ワード線WL及び選択ゲート線が選択される。メモリセルアレイ1は、読み出し/書き込みデータをセンスアンプ回路3に出力する。ローデコーダ2は、内部電圧発生回路8で生成される各種電圧書き込み電圧Vpgm、パス電圧Vpass、読み出し電圧Vread、駆動電圧Vsgなどが入力される。ローデコーダ2は、アドレスレジスタ5から出力されるアドレス情報が入力される。ローデコーダ2は、コントローラ7の指示に基づいて、ワード線WL及び選択ゲート線を選択する信号をメモリセルアレイ1に出力する。ローデコーダ2は、テストモードのときに外部端子Padexを介して外部電圧Vextが入力される。カラムデコーダ4は、アドレスレジスタ5から出力されるアドレス情報が入力される。カラムデコーダ4は、読み出し/書き込みデータを選択する。センスアンプ回路3は、コントローラ7の指示に基づいて、メモリセルアレイ1から出力され、カラムデコーダ4で選択された読み出し/書き込みデータを増幅し、増幅された読み出し/書き込みデータをデータ入出力バッファ6に出力する。図2に示すように、メモリセルアレイ1には、レギュラーブロックRB0乃至nとロムヒューズブロック11が設けられる。レギュラーブロックRB0乃至nには複数のPageがそれぞれ設けられる。ロムヒューズブロック11には、パラメーター領域PMAとテストパターン領域TPAが設けられる。各レギュラーブロックは消去単位であり、各Pageは書き込み又は読み出し単位である。パラメーター領域PMAには、メモリセルアレイ1の自走テストに使用される起動パラメーター、製品データ、タイミングデータ、及び不良ブロックアドレスデータなどが格納される。テストパターン領域TPAには、メモリセルアレイ1の自走テストに使用されるコマンドシーケンスや不揮発性半導体記憶装置90のテストパターン情報などが格納される。図3に示すように、コントローラ7の自走テスト部12には、コマンドダウンローダー回路21、コマンドデコード回路22、コマンド実行回路23、及び比較部24が設けられる。コマンドダウンローダー回路21は、コマンドレジスタ9から出力される信号を入力する。コマンドデコード回路22は、センスアンプ回路3から出力される信号をデコード処理する。コマンド実行回路23は、デコード処理された信号に基づいてメモリセルアレイ1の自走テストレギュラーブロックRB0乃至RBnの自走テストを実行する。比較部24は、メモリセルアレイ1の自走テスト結果が所定値を満足するかの判定を行う。ここでは、比較部24をコントローラ7に設けているが、テスタ100でメモリセルアレイ1の自走テスト結果が所定値を満足するかの判定を行ってもよい。判定をテスタ100で行うとコントローラ7の回路規模の増大を抑制できる。次に、不揮発性半導体装置の自走テストについて図4乃至6を参照して説明する。図4は不揮発性半導体装置の自走テストを示すフローチャートである。図5は自走テストの流れを示す図である。図6は起動パラメーターの再書き込みを示す図である。ここでは、自走テストは不揮発性半導体装置90の信頼性試験に適用される。図4に示すように、予め自走テストの開始前にテスタ100を用いて、ロムヒューズブロック11のパラメーター領域PMAにenable状態の起動パラメーターを書き込み、ロムヒューズブロック11のテストパターン領域TPAに自走テストに用いられるコマンドシーケンスを書き込んでおくSTEP0。次に、不揮発性半導体記憶装置90に電源が投入され、パワーオンリードが実行される。例えばロムヒューズブロック11から各種情報がレジスタにロードされて回路が動作状態となり、初期化されるSTEP1。続いて、図5に示すように、例えばテスタ100から高電位側電源Vccと低電位側電源接地電位Vssが不揮発性半導体記憶装置90に投入された後、コマンドレジスタ9がセンスアンプ回路3を介してパラメーター領域PMAの起動パラメーターを読み取るSTEP2。そして、コマンドレジスタ9は、起動パラメーターがenable状態或いはdisable状態かの判定を行う。disable状態の場合は、自走テストは起動されない。ここでは、enable状態の起動パラメーター01のデータが読み取られているので自走テストの起動ステップが開始されるSTEP3。次に、コマンドレジスタ9から出力される自走テストの起動信号がコマンドダウンローダー回路21に入力され、コマンドダウンローダー回路21が起動するSTEP4。続いて、図5に示すように、コマンドダウンローダー回路21は、テストパターン領域TPAに格納され、自走テストに用いられるコマンドシーケンスを読み出す。コマンドシーケンスは、例えば図中左端が動作書き込みや消去などを示し、図中中央部から右側がプログラムを示しているSTEP5。そして、図5に示すように、コマンドデコード回路22は、センスアンプ回路3を介して読み出されたコマンドシーケンスを読み取る。コマンドデコード回路22は、デコード処理されたコマンドシーケンスを出力するSTEP6。次に、コマンド実行回路23は、デコード処理されたコマンドシーケンスが入力され、コマンドシーケンスに基づいてメモリセルアレイ1の自走テストレギュラーブロックRB0乃至RBnの自走テストを実行するSTEP7。続いて、比較回路24は、メモリセルアレイ1の自走テスト結果が所定値を満足するかの判定を行うSTEP8。そして、自走テストの終了後、図6に示すように、例えばテスタ100によりパラメーター領域PMAの起動パラメーターをenable状態からdisable状態に変更する。この変更により、自走テストは再開されないSTEP9。上述したSTEP0乃至9を不揮発性半導体記憶装置90のメモリセルアレイ1に対する自走テストに適用することにより、不揮発性半導体記憶装置90の信頼性試験を実行することができる。このとき、高電位側電源Vccと低電位側電源接地電位Vssを供給するだけでよい。このため、高価で広い占有面積を有する信頼性試験装置を必要としない。上述したように、本実施形態の不揮発性半導体記憶装置及びその試験方法では、メモリセルアレイ1、ローデコーダ2、センスアンプ回路3、カラムデコーダ4、アドレスレジスタ5、データ入出力バッファ6、コントローラ7、内部電圧発生回路8、及びコマンドレジスタ9が不揮発性半導体記憶装置90に設けられる。高電位側電源Vccと低電位側電源接地電位Vssが投入される。コントローラ7に設けられる自走テスト部12によりロムヒューズブロック11のテストパターン領域TPAに格納されているコマンドシーケンスが読み出され、メモリセルアレイ1の自走テストが自動的に実行される。このため、不揮発性半導体記憶装置90に適用される信頼性試験装置やバーイン装置に対する投資を大幅に低減することができる。したがって、不揮発性半導体記憶装置90の大幅なコストダウンが達成できる。また、簡易的な装置を用いて不揮発性半導体記憶装置90のテストを実施することができるので、不揮発性半導体記憶装置90の生産能力を大幅に改善することができる。第二の実施形態次に、本発明の第二の実施形態に係る不揮発性半導体記憶装置及びその試験方法について、図面を参照して説明する。図7は不揮発性半導体記憶装置の自走テストを示すフローチャートである。図8は自走テストの流れを示す図である。本実施形態では、自走テスト部にコマンドバッファを設けている。以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。本実施形態の不揮発性半導体記憶装置は、第一の実施形態の不揮発性半導体記憶装置90とは自走テスト部12aの構成が異なり、それ以外の構成は第一の実施形態の不揮発性半導体記憶装置90と同様な構成を有している。本実施形態の不揮発性半導体記憶装置は、NANDフラッシュメモリである。図7に示すように、本実施形態の不揮発性半導体記憶装置の自走テストでは、STEP0乃至STEP6、及びSTEP7乃至STEP9が第一の実施形態の不揮発性半導体記憶装置90の自走テストと同様であり、STEP11だけが追加されているだけなので異なる箇所のみ説明する。図8に示すように、自走テスト部12aには、コマンドダウンローダー回路21、コマンドデコード回路22、コマンド実行回路23、比較部24、及びコマンドバッファ25が設けられる。コマンドバッファ25は、コマンドデコード回路22とコマンド実行回路23の間に設けられる。コントローラ7は、コマンドシーケンスが実行されている最中にステータス情報を読み取り、その情報をコマンドバッファ25に出力する。コマンドバッファ25は、ステータス情報に基づいてステータスパスするまでデコード処理されたコマンドシーケンスの転送を見合わせる。また、コマンドバッファ25は、パラメーター領域PMAに格納されているパススルー情報01と表記に基づいてデコード処理されたコマンドシーケンスをそのまま転送する。このため、自走テストのテストシーケンスは、コマンドバッファ25により制御されることとなるSTEP11。これ以降のSTEPは第一の実施形態と同様なので説明を省略する。上述したSTEP0乃至6、STEP11、STEP7乃至9を不揮発性半導体記憶装置のメモリセルアレイ1に対する自走テストに適用することにより、不揮発性半導体記憶装置の信頼性試験を実行することができる。このとき、高電位側電源Vccと低電位側電源接地電位Vssを供給するだけでよい。このため、高価で広い占有面積を有する信頼性試験装置を必要としない。上述したように、本実施形態の不揮発性半導体記憶装置及びその試験方法では、高電位側電源Vccと低電位側電源接地電位Vssが投入される。コントローラ7に設けられる自走テスト部12aによりロムヒューズブロック11のテストパターン領域TPAに格納されているコマンドシーケンスが読み出され、メモリセルアレイ1の自走テストが自動的に実行される。このとき、自走テスト部12aに設けられるコマンドバッファ25により自走テストのテストシーケンスが制御される。このため、コマンドバッファ25により自走テストのテストシーケンスの制御が随時実行でき、第一の実施形態よりも不揮発性半導体記憶装置の信頼性試験を効率よく実行することができる。また、不揮発性半導体記憶装置に適用される信頼性試験装置やバーイン装置に対する投資を大幅に低減することができる。したがって、不揮発性半導体記憶装置の大幅なコストダウンが達成できる。また、簡易的な装置を用いて不揮発性半導体記憶装置のテストを実施することができるので、不揮発性半導体記憶装置の生産能力を大幅に改善することができる。第三の実施形態次に、本発明の第三の実施形態に係る不揮発性半導体記憶装置の試験方法について、図面を参照して説明する。図9は不揮発性半導体記憶装置のテストを示すフローチャートである。図10はウェハバーインを説明する図である。本実施形態では、自走テストをウェハバーインに適用している。以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。本実施形態の不揮発性半導体記憶装置は、第一の実施形態の不揮発性半導体記憶装置と同様な構成を有している。本実施形態の不揮発性半導体記憶装置は、NANDフラッシュメモリであり、自走テストを繰り返してウェハバーインを実行している。図9に示すように、不揮発性半導体記憶装置は、不揮発性半導体記憶装置のウェハ製造工程終了後に、テスタ100を用いてチップDCテストが実行されるSTEP21。次に、テスタ100を用いて不揮発性半導体記憶装置のファンクションテストなどのチップACテストが実行されるSTEP22。続いて、チップDC及びACテスト結果に基づいてチップの良否判定が行われる。不良と判定されたチップは自走テストが実行されず、ウェハバーインが実施されないSTEP23。そして、テスタ100を用いて、ロムヒューズブロック11のパラメーター領域PMAにenable状態の起動パラメーターを書き込み、ロムヒューズブロック11のテストパターン領域TPAに自走テストに用いられるコマンドシーケンスを書き込んでおくSTEP24。次に、図10に示すように、良品チップ代表例として、Chip4表示にプローブカード41及びプローブ42aを介して端子Padvcc1に高電位側電源Vccを投入し、プローブカード41及びプローブ43aを介して端子Padvss1に低電位側電源接地電位Vssを投入する。不良品チップ代表例として、Chip1表記にはプローブカード41及びプローブ42bを介して端子Padvcc2に高電位側電源Vccが投入されず、プローブカード41及びプローブ43bを介して端子Padvss2に低電位側電源接地電位Vssが投入されない。ここでは、プローブカード41は、高電位側電源Vccに接続される端子と低電位側電源接地電位Vssに接続される端子のみコンタクトするプローブカードを用いているが、既存のウェハテスト用のプローブカードを用いてもよい。第一の実施形態と同様に、良品チップでは高電位側電源Vcc及び低電位側電源接地電位Vssが投入されると、テストパターン領域TPAに格納されているコマンドシーケンスが読み出され、メモリセルアレイ1の自走テストが繰り返し実行され、ウェハバーインが実施される。繰り返しの自走テスト終了後、ウェハバーインされたチップの良否判定が行われる。ここでは、自走テスト部12の比較回路24で良否判定を行っているが、テスタ100を用いて良否判定を行ってもよいSTEP25。続いて、ウェハバーインされた不揮発性半導体記憶装置ウェハは薄化及び個片化され、良品チップが選別されパッケージに封止されるSTEP26。そして、封止された不揮発性半導体記憶装置は、テスタを用いて製品DCテストが行われるSTEP27。次に、封止された不揮発性半導体記憶装置は、テスタを用いてファンクションテストを含む製品ACテストが行われ、製品DC及びACテストでの良否判定が行われるSTEP28。上述したSTEP21乃至28を不揮発性半導体記憶装置のウェハバーインとして自走テストを繰り返し実行することにより、従来組立後に実行されていたバーインと比較し、テストを簡素化することができる。また、試験装置を簡素化することができ、高価で広い占有面積を有するバーイン装置を必要としない。上述したように、本実施形態の不揮発性半導体記憶装置の試験方法では、不揮発性半導体記憶装置ウェハのテスト終了後、良品チップのみ高電位側電源Vcc及び低電位側電源接地電位Vssが投入される。高電位側電源Vcc及び低電位側電源接地電位Vss投入により、テストパターン領域TPAに格納されているコマンドシーケンスが読み出され、メモリセルアレイ1の自走テストが繰り返し実行され、ウェハバーインが実施される。このため、不揮発性半導体記憶装置に適用されるバーイン装置に対する投資を大幅に低減することができる。したがって、不揮発性半導体記憶装置の大幅なコストダウンが達成できる。また、簡易的な装置を用いて不揮発性半導体記憶装置のバーインを実施することができるので、不揮発性半導体記憶装置の生産能力を大幅に改善することができる。実施形態では、不揮発性半導体記憶装置をビット線BLとワード線WLがマトリックス状に配置されるNANDフラッシュメモリにしているが、必ずしもこれに限定されるものではない。例えば、NORフラッシュメモリ、SRAMstaticrandomaccessmemory、PRAMphasechangerandomaccessmemory、MRAMmagnetoresistiverandomaccessmemory、RRAMresistancerandomaccessmemory、或いはFeRAMferroelectricrandomaccessmemoryなどにも適用することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。