"第1の半導体基板上に絶縁体材料と、前記絶縁体材料に結合したアモルファスシリコン材料と、前記アモルファスシリコン材料上に導電材料と、前記導電材料上に第2の半導体基板とを含む、セミコンダクタメタルオンインシュレータ構造。前記導電材料と前記第2の半導体基板との間に配置された誘電材料を更に含む、請求項1に記載のセミコンダクタメタルオンインシュレータ構造。前記導電材料はパターニングされ、前記パターニングされた導電材料の隣接部分が前記誘電材料によって互いに分離されている、請求項1に記載のセミコンダクタメタルオンインシュレータ構造。前記導電材料は、導電性シリサイド材料を含む、請求項1に記載のセミコンダクタメタルオンインシュレータ構造。第1の半導体基板上に絶縁体材料と、前記絶縁体材料に結合したアモルファスゲルマニウム材料と、前記アモルファスゲルマニウム材料上に導電材料と、前記導電材料上に第2の半導体基板とを含む、セミコンダクタメタルオンインシュレータ構造。第1の半導体基板上に絶縁体材料と、前記絶縁体材料上に導電材料と、前記導電材料上にアモルファスシリコン材料と、前記導電材料上に第2の半導体基板とを含む、セミコンダクタメタルオンインシュレータ構造。前記導電材料と前記アモルファスシリコン材料との間に配置された結合材料を更に含む、請求項6に記載のセミコンダクタメタルオンインシュレータ構造。前記結合材料は、更なるアモルファスシリコン材料及び酸化物材料の少なくとも1つを含む、請求項7に記載のセミコンダクタメタルオンインシュレータ構造。第1の半導体基板上に絶縁体材料と、前記絶縁体材料上に導電材料と、一方が前記絶縁体材料に結合したエピタキシャルシリコン材料の少なくとも一部分及びシリコンゲルマニウム材料の少なくとも一部分と、前記導電材料上に第2の半導体基板とを含む、セミコンダクタメタルオンインシュレータ構造。前記絶縁体材料は、酸化物材料とその上に形成されたアモルファスシリコン材料を含む、請求項9に記載のセミコンダクタメタルオンインシュレータ構造。第1の半導体基板と、前記第1の半導体基板上に形成された、酸化物材料の少なくとも一部分及び導電材料の少なくとも一部分と、前記導電材料上に形成された第2の半導体基板とを含む、セミコンダクタメタルオンインシュレータ構造。第1の半導体基板上に絶縁体材料と、前記絶縁体材料に結合したアモルファスシリコン材料と、前記アモルファスシリコン材料上に導電材料と、前記導電材料上に第2の半導体基板と、前記第2の半導体基板上にメモリセルとを含む、半導体装置。前記導電材料は、相互接続を形成する、請求項12に記載の半導体装置。前記第1の半導体基板上に形成された論理装置を更に含む、請求項12に記載の半導体装置。前記導電材料と前記第2の半導体基板との間に配置された誘電材料を含む、請求項12に記載の半導体装置。前記メモリセルは、絶縁性材料によって実質的に物理的に単離された活性領域と、前記活性領域内に形成されたドレイン領域及びソース領域と、前記ドレイン領域と前記ソース領域との間の前記活性領域上に形成された高誘電率誘電材料と、前記高誘電率誘電材料上に形成された金属ゲートと、を含むフローティングボディメモリセルを含む、請求項15に記載の半導体装置。第1の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、前記導電材料上にアモルファスシリコン材料、及び前記前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させることと、前記前駆体半導体基板内の注入ゾーンに近接した前駆体半導体基板の一部分を除去することとを含む、セミコンダクタメタルオンインシュレータ構造を製造する方法。更に、前記アクセプターウェーハの前記絶縁体材料に前記ドナーウェーハの前記アモルファスシリコン材料を結合させる前に、前記アモルファスシリコン材料の表面及び前記絶縁体材料の表面の少なくとも一方を、化学、プラズマ、または注入活性化によって処理することを更に含む、請求項17に記載の方法。第1の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することは、結晶シリコンを含む第1の半導体基板上に酸化物材料を形成することを含む、請求項17に記載の方法。前駆体半導体基板上に導電材料、前記導電材料上にアモルファスシリコン材料、及び前記前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することは、結晶シリコン基板上に導電材料、前記導電材料上にアモルファスシリコン材料、及び前記結晶シリコン基板内に水素注入ゾーンを形成することを含む、請求項17に記載の方法。ドナーウェーハを形成することは、前記導電材料と前記前駆体半導体基板との間に誘電材料を形成することを更に含む、請求項17に記載の方法。前駆体半導体基板上に導電材料を含むドナーウェーハを形成することは、前記前駆体半導体基板上に非反応性導電材料、及び前記前記非反応性導電材料上に反応性導電材料を形成することと、導電性シリサイド材料を形成するために前記反応性導電材料を前記ドナーウェーハの前記アモルファスシリコン材料と反応させることを含むこととを含む、請求項17に記載の方法。前記前駆体半導体基板上に前記導電材料を形成することは、前記前駆体半導体基板上に前記導電材料を堆積させることと、前記導電材料上にキャップ材料を形成することと、前記キャップ材料及び前記導電材料をパターニングすることと、前記パターニングされたキャップ材料の隣接する部分と前記パターニングされた導電材料との間に誘電材料を形成することとを含む、請求項17に記載の方法。前記ドナーウェーハを形成することは、前記導電材料と前記アモルファスシリコン材料との間に、エピタキシャルシリコン材料の少なくとも一部分及びシリコンゲルマニウム材料の少なくとも一部分を形成することを更に含む、請求項17に記載の方法。前記ドナーウェーハを形成することは、前記導電材料と前記アモルファスシリコン材料との間に、酸化物材料の少なくとも一部分及び窒化物材料の少なくとも一部分を形成することを更に含む、請求項17に記載の方法。第1の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、前記導電材料上にアモルファスシリコン材料、及び前記前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、前記アクセプターウェーハの絶縁体材料に前記ドナーウェーハのアモルファスシリコン材料を結合させることと、第2の半導体基板を形成するために、前記注入ゾーンに近接した前記前駆体半導体基板の一部分を除去することと、前記第2の半導体基板上に少なくとも1つのメモリセルを製造することとを含む、半導体装置の製造方法。埋め込みワード線及び埋め込みビット線のうちの少なくとも一方を形成するために、前記導電材料をパターニングすることを更に含む、請求項26に記載の方法。前記第2の半導体基板上に少なくとも1つのメモリセルを製造することは、更なる絶縁体材料によって側面及び底部から実質的に囲まれた活性領域を、第2の半導体基板の一部分から形成することと、前記活性領域上に高誘電率ゲート誘電体及び金属ゲートを形成することと、前記活性領域にソース領域及びドレイン領域を形成することとを含む、請求項26に記載の方法。前記第2の半導体基板上に少なくとも1つのメモリセルを製造することは、少なくとも1つの柱を形成するために前記第2の半導体基板をエッチングすることと、前記少なくとも1つの柱に、ソース領域、活性領域、及びドレイン領域を形成することと、前記活性領域上にゲート誘電体及びゲートを形成することとを含む、請求項26に記載の方法。前記第2の半導体基板上に少なくとも1つのメモリセルを製造することは、前記第2の半導体基板にダイオードを形成することと、前記ダイオード上に、下部電極、記憶媒体、及び上部電極を形成することとを含む、請求項26に記載の方法。第1の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、前記導電材料上にアモルファスゲルマニウム材料、及び前記前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、前記アクセプターウェーハの絶縁体材料に前記ドナーウェーハのアモルファスゲルマニウム材料を結合させることと、前記前駆体半導体基板内の注入ゾーンに近接した前記前駆体半導体基板の一部分を除去することとを含む、セミコンダクタメタルオンインシュレータ構造を製造する方法。セミコンダクタメタルオンインシュレータSMOI構造及び斯かるSMOI構造を形成する方法。このような構造は、一実施形態において、第1の半導体基板上の絶縁体材料、絶縁体材料に結合されたアモルファスシリコン材料、アモルファスシリコン材料上の導電材料、及び、導電材料上の第2の半導体基板を含む。このような構造を形成する方法は、一実施形態において、第1の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料を形成することを含むドナーウェーハを形成することと、導電材料上にアモルファスシリコン材料を形成することと、注入ゾーンを形成する深さで前駆体半導体基板にイオンを注入することとを含む。ドナーウェーハのアモルファスシリコン材料は、アクセプターウェーハの絶縁体材料に結合されてもよい。注入ゾーン上の前駆体半導体基板は、その後、除去されてもよい。本開示の様々な実施形態に従って形成されたSMOI構造は、絶縁体材料に結合されたアモルファスシリコン材料、導電材料、または、更なるアモルファスシリコン材料を含む。アモルファスシリコン材料は、発熱を伴って、絶縁体材料、導電材料、または更なるアモルファスシリコン材料を結晶化または反応させ、シリコン原子の転位を可能にし、アモルファスシリコン材料と、絶縁体材料、導電材料、または更なるシリコン材料との間の界面における結合強度を向上させることができる。このように、アモルファスシリコン材料と、絶縁体材料、導電材料、及び更なるアモルファスシリコン材料の少なくとも1つとの間に形成された結合は、2つの酸化物材料等の2つの絶縁体材料間で形成された結合よりも実質的に強い場合がある。更に、絶縁体材料にアモルファスシリコン材料を結合させることは、室温約20°C~約25°C等の比較的低い温度で発生してもよく、このように、第1の半導体基板上に形成された、絶縁体材料の下にある任意の装置に対する損傷のリスクを低減する。絶縁体材料、導電材料、及び更なるアモルファスシリコン材料の少なくとも1つにアモルファスシリコン材料を結合させることは、以下により詳細に記載される。本開示の様々な実施形態に従って形成されるSMOI構造はまた、絶縁体材料と第2の半導体基板との間に配置された導電材料を含んでもよい。導電材料は、第2の半導体基板下に埋め込まれている。導電材料は、いくつかの実施形態において、ワード線またはビット線等の相互接続を形成するために、または金属製ストラップを形成するために、用いられてもよい。このような相互接続は、第2の半導体基板内に形成された半導体装置へのアクセスを容易にするために用いられてもよい。本開示の様々な実施形態に従って形成されるSMOI構造は、第1の半導体基板内または第1の半導体基板上に形成された論理装置、及び第2の半導体基板内または第2の半導体基板上に形成された記憶装置を含む集積回路等の様々な半導体装置を製造するために用いられてもよい。導電材料が第2の半導体基板下に埋め込まれているので、第2の半導体基板上に形成された装置は、以下により詳細に記載されるように、比較的少数の処理工程において形成されてもよい。更に、第2の半導体基板上または第2の半導体基板内に形成された装置は、下にある相互接続及び/またはソース及びドレインコンタクトと自己整合することができ、それゆえ、個々の電気的接触の必要性をなくす。そのうえ、論理装置は、SMOI構造及びメモリ素子が形成される前に、第1の半導体基板上に形成され得るので、記憶装置は、論理装置の形成に用いられる処理条件に曝されない。このような垂直で、自己整合され、積層された集積回路を形成することにより、セルサイズが低減されてもよく、このことは、キャッシュメモリの高密度化を可能にする。以下の記載は、本開示の実施形態の完全な記載を提供するために、材料の種類及び処理条件等の特定の詳細を提供する。しかし、当業者は、本発明の実施形態が、これらの具体的な詳細を用いることなく、従来の製造技術と組み合わせて実施され得ることが理解される。加えて、本明細書に提供される説明はSMOI構造を含む半導体装置を製造するための完全な処理の流れを形成するものではない。本開示の実施形態を理解するのに必要なそれらの処理工程及び構造だけが、以下に詳細に記載される。本発明の実施形態に係るSMOI構造を含む完全な半導体装置を形成するための更なる工程が、従来の技術によって行われてもよい。加えて、本明細書に記載される方法は、複数の、積層されたSMOI構造を形成するために必要に応じて何度でも繰り返してもよいことが理解される。本明細書に記載される材料は、これらに限定されるものではないが、スピンコーティング、ブランケットコーティング、化学蒸着CVD、プラズマ強化CVDPECVD、原子層堆積ALD、プラズマ強化ALD、または物理蒸着PVDを含む任意の適切な技術によって形成されてもよい。あるいは、材料は原位置insituで成長させてもよい。特定の材料を堆積または成長させるための適切な技術は、当業者によって選択されてもよい。本明細書に記載及び図示される材料は層として形成されてもよいが、材料はこれらに限定されるものではなく、他の3次元構成で形成されてもよい。以下の詳細な説明において、これの一部を形成するとともに、本発明が実施され得る特定の実施形態によって説明目的のために図示される添付の図面が参照される。これらの実施形態は、当業者が本発明を実施することができるように十分に詳細に記載されている。しかし、他の実施形態が利用されてもよく、構造的、論理的、及び電気的な変更が、本発明の範囲から逸脱することなく行われてもよい。本明細書とともに提示される図示は、いかなる特定のシステム、論理装置、メモリセル、または半導体装置の実際の概観を意図したものでもなく、本開示の実施形態を記載するために用いられる表現を単に理想化したものである。本明細書とともに提示される図面は、必ずしも一定の縮尺で描かれているわけではない。更に、図面間で共通の要素は同じ数字表示を保持してもよい。類似要素に類似の参照符号を付している図面を参照すると、図1~6は、埋め込まれた導電材料204を含むSMOI構造30図6の実施形態を形成する方法の部分断面図である。SMOI構造30は、アクセプターウェーハ10図1及びドナーウェーハ20図2を結合させることによって形成される。図1は、アクセプターウェーハ10を示す。アクセプターウェーハ10は、第1の半導体基板102及びその上に形成された絶縁体材料104を含んでもよい。第1の半導体基板102は、半導体材料例えば、シリコン、ガリウム砒素、インジウムリン等の全部または一部のウェーハの製造基板、シリコンオングラスSOG、シリコンオンセラミックSOC、またはシリコンオンサファイアSOS基板等のシリコンメタルオンインシュレータSMOIの完全または一部の製造基板、または任意の他の公知の好適な製造基板を含んでもよい。本明細書に用いられるウェーハという用語は、従来のウェーハだけでなく、他のバルク半導体基板を含む。第1の半導体基板102は、ドープまたは非ドープであってもよい。CMOS装置等の少なくとも部分的に製造された論理装置図示せずは、必要に応じて第1の半導体基板102上に存在してもよく、従来の技術によって形成されてもよい。一実施形態において、第1の半導体基板102は、バルク結晶シリコンである。絶縁体材料104は、非限定的な実施例として、二酸化ケイ素、リンボロンガラスBPSG、ホウケイ酸ガラスBSG、ホスホシリケートガラスPSG等を含む誘電材料であってもよい。一実施形態において、絶縁体材料104は、埋め込み酸化物である。絶縁体材料104は、約1000Å~約2000Å等のように約500Å~約2μmの厚さであってもよい。このような誘電材料の堆積及び原位置成長技術は当業者に公知であり、例えば、低圧CVDまたはプラズマCVD等の化学的気相成長法CVD、原子層堆積ALD、スピンオン堆積、熱分解、または熱成長等を含んでもよい。絶縁体材料104は、上面106を含む。図2は、SMOI構造30図6を形成するために用いられるドナーウェーハ20の一実施形態の部分断面図である。ドナーウェーハ20は、前駆体半導体基板202と、その上に形成された導電材料204及びアモルファスシリコン材料206とを含んでもよい。いくつかの実施形態において、ポリシリコン材料またはアモルファスゲルマニウム等の他のアモルファス材料を、アモルファスシリコン材料206の代わりに用いてもよい。前駆体半導体基板202は、例えば、第1の半導体基板102として用いられる上記の製造基板の1つであってもよい。一実施形態において、前駆体半導体基板202は、結晶シリコン基板等のシリコン基板である。前駆体半導体基板202は、ドープまたは非ドープであってもよい。導電材料204は、これらに限定されるものではないが、相変化材料、チタン、チタンシリサイド、酸化チタン、窒化チタン、タンタル、タンタルシリサイド、酸化タンタル、窒化タンタル、タングステン、タングステンシリサイド、タングステン酸化物、窒化タングステン、その他の金属、金属珪化物、金属酸化物、金属窒化物材料、または複数の異なる導電材料を含むそれらの組合せを含む低抵抗材料であってもよい。窒化チタンは、前駆体半導体基板202として用いられる材料等の多くの材料に良好な接着性または密着性を有するので、一実施形態において、導電材料204は、窒化チタンから形成されてもよい。窒化チタンはまた、高い処理温度によって影響を受けない高融点約3000°Cを有する。窒化チタンはまた、他の導電材料との良好なオーミック接触を生じる。窒化チタンはまた一般的に半導体製造に使用され、それゆえ、従来の製造工程に容易に組み込まれてもよい。一実施形態において、導電材料204は、金属モード窒化チタンMMTiN等のチタンに富むチタン窒化物である。導電材料204はまた、複数の導電材料から形成されてもよい。一実施形態において、導電材料204は、前駆体半導体基板202上のMMTiN材料及びMMTiN材料上のタングステンシリサイド材料である。他の実施形態において、導電材料204は、例えば、チタン、タングステン、またはアルミニウム等の金属と、その上に形成されたチタン材料の層から形成されてもよい。導電材料204の厚さは、導電材料204と前駆体半導体基板202との間に低オーミック接触を提供するために、材料に応じて最適化されてもよい。例えば、導電材料204は、MMTiN等の窒化チタンである場合、導電材料204は、約10nm~約50nmの厚さを有していてもよい。導電材料204は、例えば、原子層堆積ALD、化学蒸着CVD、またはプラズマ蒸着PVD等の当業者に公知の成膜技術によって形成されてもよい。アモルファスシリコン材料206は、例えば、ALD、CVD、またはPVD等の当該分野で公知の蒸着技術によって導電材料204の上に形成することができる。一実施形態において、アモルファスシリコン材料206は、PVDの後に化学機械平坦化CMPを続けることによって導電材料204上に形成されてもよい。アモルファスシリコン材料206は、以下により詳細に説明されるように、アクセプターウェーハ10の絶縁体材料104に接着するのに十分な厚さであってもよい。例えば、アモルファスシリコン材料206の厚さは、約10nm~約50nmであってもよい。アモルファスシリコン材料206は、表面212を含む。図2に示すように、ドナーウェーハ20はまた、前駆体半導体基板202に原子種を注入することによって形成された開裂部208を含んでもよい。原子種は、水素イオン、不活性又は貴ガスとも呼ばれる希ガスのイオン、またはフッ素のイオンであってもよい。原子種が、注入ゾーン210を形成するために、ドナーウェーハ20の前駆体半導体基板202に注入されてもよい。原子種は、前駆体半導体基板202の上に導電材料204を形成する前に、前駆体半導体基板202の上に導電材料204を形成した後に、または前駆体半導体基板202の上にアモルファスシリコン材料206を形成した後に、前駆体半導体基板202に注入されてもよい。移植ゾーン210は、当業者に公知の原子種の注入量及びエネルギー等のパラメータに依存して、前駆体半導体基板202内に所望の深さで形成されてもよい。移植ゾーン210の深さは、SMOI構造30図6の第2の半導体基板202’の厚さに対応してもよい。移植ゾーン210は、前駆体半導体基板202内で領域の弱化をもたらす、埋め込まれた原子種を含むマイクロバブルまたはマイクロキャビティを含み得る。ドナーウェーハ20は、ドナーウェーハ20の結晶転位とマイクロバブルまたはマイクロキャビティの融合をもたらすために、注入が行なわれる温度より高い温度で熱的に処理されてもよいが、その温度は導電材料204の融点未満である。以下に記載するように、ドナーウェーハ20は、移植ゾーン210で劈開され、SMOI構造30図6の第2の半導体基板202’及び劈開部208を形成してもよい。明確にするために、第2の半導体基板という用語は、本明細書中において劈開部208を除去した後の半導体構造を指すように用いられ、前駆半導体基板という用語は、本明細書中において劈開部を除去する前の半導体構造を指すように用いられている。図3に示すように、ドナーウェーハ20は、ドナーウェーハ20のアモルファスシリコン材料206がアクセプターウェーハ10の絶縁体材料104と接触するように、アクセプターウェーハ10上に重ね合わせられてもよい。ドナーウェーハ20のアモルファスシリコン材料206は、その後、熱に曝すことによってアクセプターウェーハ10の絶縁体材料104に結合されてもよい。アクセプターウェーハ10にドナーウェーハ20を結合させる前に、アモルファスシリコン材料206の表面212と絶縁体材料104の上面106の少なくとも一方が、必要に応じて、アモルファスシリコン材料206と絶縁体材料104との間の結合強度を向上させるために処理されてもよい。このような処理技術は、当業者に公知であり、化学活性化、プラズマ活性化、またはインプラントの活性化を含んでもよい。例えば、絶縁体材料104の上面106は、希釈した水酸化アンモニウムまたはフッ化水素溶液を用いて処理されてもよい。アモルファスシリコン材料206の表面212はまた、プラズマ活性化表面を形成するために、例えば、アルゴンのプラズマに曝されてもよい。アモルファスシリコン材料206の表面212と絶縁体材料104の上面106の少なくとも一方を活性化すると、アモルファスシリコン材料205の表面212及び絶縁体材料104の上面106上に作られたイオン種例えば、水素のモビリティが増加するために、それらの間の後続する結合の反応速度を増加させる場合がある。図4に示すように、ドナーウェーハ20のアモルファスシリコン材料206は、SMOI構造30の前駆体を形成するために、アクセプターウェーハ10の絶縁体材料104と接触かつ結合されてもよい。アモルファスシリコン材料206は、例えば、約300°C~約400°C等の約600°C未満の温度にSMOI構造30を加熱することによって、絶縁体材料104に結合されてもよい。絶縁体材料104が二酸化ケイ素から形成されている場合、酸化ケイ素結合が、アモルファスシリコン材料206と絶縁体材料104との間に形成されてもよい。導電材料204は、金属または他の熱に敏感な材料で形成されてもよいので、SMOI構造30が曝される温度は、導電材料204の融点未満であってもよい。アモルファスシリコン材料206及び絶縁体材料104はまた、周囲温度約20°Cから約25°Cまで等で、加熱することなく結合されてもよい。圧力もまた、絶縁体材料104にアモルファスシリコン材料206を結合させるために、ドナーウェーハ20及び受容体ウェーハ10に印加されてもよい。一旦、アクセプターウェーハ10にドナーウェーハ20が結合されると、ドナーウェーハ20からの導電材料204は、絶縁体材料104と前駆体半導体基板202との間に配置される埋められた導電材料を形成してもよい。SMOI構造30図6を形成するために、劈開部208は、図5に示すように、前駆体半導体基板202から除去されてもよい。劈開部208は、移植ゾーン210にせん断力を加えることによる、または移植ゾーン210で熱を加えるまたはジェットガス流をあてることによる等の当業者に公知の技術により除去されてもよい。移植ゾーン210に注入された水素または他のイオンは、劈開の影響を受けやすい前駆半導体基板202に弱化領域を生成する。第2の半導体基板202’の残りの部分は、例えば、約50nm~約500nm約500Å~約5000Åの厚さを有してもよい。劈開部208を除去した後に露出するSMOI構造30の表面302は、粗くギザギザであってもよい。SMOI構造30の露出面302は、以下に記載するように、SMOI構造30の更なる処理を容易にするために、所望の程度に平滑化されてもよい。SMOI構造の露出面302は、例えば、粉砕、ウェットエッチング、化学機械研磨CMP、平面反応性イオンエッチングRIEのうちの1つ以上等の従来技術によって平滑化されてもよい。SMOI構造30及び以下に記載する他の構造は、SMART-CUT登録商標層転写技術の改変によって形成されてもよい。SMART-CUT登録商標層転写技術は、例えば、Bruelの米国特許第RE39484号明細書、Aspar他の米国特許第6,303,468号明細書、Aspar他の米国特許第6,335,258号明細書、Moriceau他の米国特許第6,756,286号明細書、Aspar他の米国特許第6,809,044号明細書、Aspar他の米国特許第6,946,365号明細書、及びDupontの米国特許出願公開第2006/0099776号明細書に詳細に記載されている。しかしながら、十分に低い処理温度が維持されている場合は、SMOI基板を製造するのに適した他の処理が用いられてもよい。SMART-CUT登録商標層転写技術の従来の実装において、ドナーウェーハ及びアクセプターウェーハは、高温アニールを用いて共に結合される。ドナー及びアクセプターのウェーハを結合するために用いられる温度は約1000°C~約1300°Cである。しかしながら、本明細書に記載されるSMOI構造のおける導電材料204の存在に起因して、開示のSMOI構造は、ある状況において、熱損傷することなく、このような温度に対する曝露に耐えることができない場合がある。従って、上に記載したように、より低い温度が、アクセプターウェーハ10及びドナーウェーハ20を結合するために用いられてもよい。図6は、露出面302が平滑化された後のSMOI構造30を図示したものである。ドナーウェーハ20がアクセプターウェーハ10に接合され、かつ、露出面302が平滑化されると、メモリセル等の半導体装置は、SMOI構造30の第2の半導体基板202’上及び/または内に形成されてもよい。以下に記載するように、SMOI構造30の導電材料204は、例えば、ビット線またはワード線等の相互接続として、ゲートとして、または金属製ストラップとして機能してもよい。図7~図10は、埋め込まれた導電性シリサイド材料410を含むSMOI構造50図10の実施形態を形成する方法の部分断面図である。図7は、SMOI構造50図10を形成するために用いられるアクセプターウェーハ11を示す。アモルファスシリコン材料206がアクセプターウェーハ10上の絶縁体材料上に形成され得ることを除いて、アクセプターウェーハ11は、上記アクセプターウェーハ10と実質的に類似していてもよく、図1に関して上に記載したように形成されてもよい。図7に示すように、アクセプターウェーハ10は、絶縁体材料104上に形成されたアモルファスシリコン材料206、及び第1の半導体基板102上に形成された絶縁体材料104を含んでもよい。図8は、SMOI構造50図10を形成するために用いられるドナーウェーハ40の一実施形態の部分断面図である。ドナーウェーハ40が導電材料204図2の代わりに任意の非反応性の導電材料402及び反応性の導電材料404を含み得ること、また、アモルファスシリコン材料206図2がドナーウェーハ40上に形成されないことを除いて、ドナーウェーハ40は、上記ドナーウェーハ20と実質的に類似していてもよく、図2に関して上に記載したように形成されてもよい。非反応性の導電材料402は、例えば、窒化チタン等の金属窒化物から形成されてもよい。しかしながら、反応性の導電材料404と化学的に反応しない任意の導電材料またはその反応生成物が用いられてもよい。非反応性の導電材料402の厚さは、反応性の導電材料404の厚さに比べて相対的に薄くてもよい。例えば、非反応性の導電材料402は、約20Å~約200Åの厚さを有してもよい。反応性の導電材料404は、アモルファスシリコン材料206と反応することができる金属から形成されてもよく、アモルファスシリコン材料206を結晶化させる触媒として作用する。一実施形態において、反応性の導電材料404はチタンである。反応性の導電材料404は、約200Å~約500Åの厚さを有してもよい。非反応性の導電材料402及び反応性の導電材料404は、例えば、ALD、CVDまたはPVD等の当業者に公知の蒸着技術によって形成されてもよい。図9に示すように、ドナーウェーハ40は、図3~図6に関して先に記載したように、アクセプターウェーハ10上に重ね合わせて結合されてもよく、かつ、劈開部208図8は除去されてもよい。得られたSMOI構造50は、第1の半導体基板102、絶縁体材料104、アモルファスシリコン材料206、反応性の導電材料404、非反応性の導電材料402、及び第2の半導体基板202’を含んでもよい。図10に示すように、SMOI構造50は、反応性の導電材料404がアモルファスシリコン材料206と化学的に反応し、非反応性の導電材料402下に埋め込まれる導電性シリサイド材料410を形成するようにアニールされてもよい。反応性の導電材料404は、導電性シリサイド材料410としてチタンシリサイドを形成するためにアモルファスシリコン材料206と反応するチタンから形成されてもよい。反応性の導電材料404及び非反応性の導電材料402はまた、チタンを豊富に含む窒化チタンMMTiの等の単一材料であってもよい。チタンを豊富に含むチタン窒化物の過剰なチタンは、アモルファスシリコン材料206と反応し、導電性シリサイド材料410を形成してもよい。導電性シリサイド材料410を形成するためのSMOI構造50のアニーリングは、例えば、約600°C~約800°Cの温度で生じてもよい。導電性シリサイド材料410と絶縁体材料104との間の結合の強さは、アモルファスシリコン材料206と絶縁体材料104との間の結合の強さよりも大きくてもよい。導電性シリサイド材料410は、SMOI構造50に対して反応性の導電材料404より低い抵抗を提供することがある。図11~図14は、ドープされた半導体基板の下に埋め込まれている導電材料を含むSMOI構造70図14の実施形態を形成する方法の部分断面図である。図11は、図1の実質的な重複であるとともに図1に関して上に記載されたように形成され得るアクセプターウェーハ10を示す。図11に示すように、アクセプターウェーハは、第1の半導体基板102上に形成された絶縁体材料104を含んでもよい。図12は、SMOI構造70図14を形成するために用いられるドナーウェーハ60の一実施形態の部分断面図である。ドナーウェーハ60は、上に記載されたドナーウェーハ20と同様の前駆体半導体基板202を含んでもよく、図2に関して上に記載されたように形成されてもよい。前駆体半導体基板202は、Pドープ領域602、N-ドープ領域604、及びNドープ領域606を形成するために、当業者に公知のように、ドープされ活性化されてもよい。一実施形態において、前駆体半導体基板が高温処理によって破損する虞があるMMTiN材料610図13をまだ含んでいないので、前駆体半導体基板202は、高温処理を用いてドープされてもよい。他の実施形態において、SMOI装置70図14がより優れたドーパントプロファイル制御のための低温処理を用いて形成された後に、Pドープ領域602が形成されてもよい。図12は、Pドープ領域602、N-ドープ領域604、そしてNドープ領域606という特定の順序を伴うものとして図示されているが、当業者は、SMOI構造70図14の所望の機能を達成するために任意の組み合わせのドープ領域を選択してもよいことが理解される。ドナーウェーハ60は、所望のドーパントが注入され得る2つの露出面を有するので、ドープ領域602、604、606の深さ及び濃度すなわち、高濃度ドープまたは低濃度ドープは、アクセプターウェーハ10にドナーウェーハ60が結合された後にドープ領域が形成される場合よりも、容易にかつ正確に制御されることがある。図12に示すように、シリサイド材料608は、例えばNドープ領域606上等の前駆体半導体基板202上に形成されてもよい。反応性の導電材料がシリサイド材料608を形成するために前駆体半導体基板202と反応するように、シリサイド材料608は、前駆体半導体基板202上に反応性の導電材料を形成することによって形成されてもよい。シリサイド材料608は、前駆体半導体基板202と低いオーミック接触を有する場合がある。金属モード窒化チタンMMTiN材料は、シリサイド材料608上に形成されてもよい。MMTiN材料610及びタングステンシリサイド材料612は、例えば、ALD、CVD、またはPVD等の当業者に公知の蒸着技術によって形成されてもよい。シリサイド材料608の厚さは、MMTiN材料610の厚さに比べて相対的に薄くてもよい。例えば、シリサイド材料608は、約50Å~約500Åの厚さを有してもよい。MMTiN材料610は、約500Å~約1000Åの厚さを有してもよい。また、図12に示すように、劈開部208は、前駆体半導体基板202に原子種を注入することによって形成され、図2に関して先に記載されたように、注入ゾーン210を形成してもよい。図12に示すように、注入ゾーン210は、前駆体半導体基板202のPドープ領域602内に形成されてもよい。シリサイド材料608及びMMTiN材料610は、注入ゾーン210を形成するときに、原子種の注入に実質的に最小限の影響を与える場合がある。図13に示すように、タングステンシリサイド材料612及びアモルファスシリコン材料206は、シリサイド材料608上に形成されてもよい。タングステンシリサイド材料612は、例えば、ALD、CVD、またはPVD等の当業者に公知の蒸着技術によって形成されてもよい。タングステンシリサイド材料612は、MMTiN窒化物材料610よりも優れた導体であり得る。いくつかの実施形態において、タングステンシリサイド材料612は、注入ゾーン210が形成された後に、チタンシリサイド材料612及びMMTiN材610上に形成されてもよい。図14に示すように、ドナーウェーハ60は、図3~図6に関して先に記載したように、アクセプターウェーハ上に重ね合わせて結合されてもよく、かつ、劈開部208図13は除去されてもよい。得られたSMOI構造70は、第1の半導体基板102と、絶縁体材料104と、アモルファスシリコン材料206と、タングステンシリサイド材料612と、MMTiN材料610と、シリサイド材料608と、Nドープ領域606、Nドープ領域604、及びPドープ領域60を含む第2の半導体基板202’とを含んでもよい。いくつかの実施形態において、第2の導電材料図示せずは、以下により詳細に記載されるように、半導体装置を形成するために用いられ得る上部電極を形成するために、Pドープ領域602上に形成されてもよい。図15~図18は、ドープ半導体材料を含むSMOI構造90図18の実施形態を形成する他の方法の部分断面図である。図15は、図1の実質的な重複であり、図1に関して上に記載されたように形成されてもよい。図15に示すように、アクセプターウェーハ10は、第1の半導体基板102上に形成された絶縁体材料104を含む。図16は、SMOI構造90図18を形成するために用いられるドナーウェーハ80の一実施形態の部分断面図である。ドナーウェーハ80が、前駆体半導体基板202と導電材料204との間に配置されたドープ半導体材料802を含んでもよいことを除いて、ドナーウェーハ80は、上の図2に関して記載されたドナーウェーハ20と実質的に類似していてもよく、図2に関して上に記載したように形成されてもよい。ドープ半導体材料802は、例えば、ゲルマニウムGe、炭化ケイ素SiC、及び窒化ガリウムGaNの少なくとも1つから形成されてもよい。前駆体半導体基板202は、少なくとも1つのPまたはNドープ領域804を形成するためにドープされてもよい。ドープ半導体材料802はまた、Pドープ領域806及びNドープ領域808を形成するためにドープされてもよい。一実施例において、Pドープ領域806は、前駆体半導体基板202のPまたはNドープ領域804に隣接するPドープシリコンカーバイド材料を含んでもよく、Nドープ領域808はPドープ領域806に隣接するNドープシリコンカーバイド材料を含んでもよい。ドープ半導体材料802は、従来の蒸着または原位置成長技術を用いて前駆体半導体基板202上に形成されてもよく、例えば、低圧CVD法またはプラズマCVD等の化学気相成長法CVD、原子層堆積ALD、スピンオン堆積、熱分解、または熱成長を含んでもよい。導電材料204及びアモルファスシリコン材料206は、ドープ半導体材料802上に堆積されてもよく、前駆体半導体基板202は、図2に関して上に記載したように、注入ゾーン210及び劈開部208を形成するために原子種が注入されてもよい。図17に示すように、ドナーウェーハ80は、図3~図6に関して先に記載したように、アクセプターウェーハ10に重ね合わせて結合されてもよく、かつ、劈開部208は除去されてもよい。得られるSMOI構造90は、第1の半導体基板102と、絶縁体材料104、アモルファスシリコン材料206と、導電材料204と、Nドープ領域808及びPドープ領域806を含むドープ半導体材料802と、PまたはNドープ領域804を含む第2の半導体基板202’とを含む。図18に示すように、第2の半導体基板202’は、CMP等の当業者に公知の技術を用いて研磨されてもよい。図19~図21は、絶縁体材料104及び高誘電率high-k誘電材料112を含むSMOI構造120図21の実施形態を形成する他の方法の部分断面図である。図19は、図1の実質的な重複であり、図1に関して上に記載したように形成されてもよい。図19に示すように、アクセプターウェーハ10は、第1の半導体基板102上に形成された絶縁体材料104を含む。図20は、SMOI構造120図21を形成するために用いられるドナーウェーハ110の一実施形態の部分断面図である。ドナーウェーハ110が、前駆体半導体基板202と、導電材料204との間に配置された高誘電率誘電材料112を含むことを除いて、ドナーウェーハ110は、上の図2に関して記載したドナーウェーハ20と実質的に類似していてもよく、図2に関して上に記載したように形成されてもよい。高誘電率誘電材料112は、これらに限定されるものではないが、TA2O5、ZrO2、HfO2、TiO2、Al2O3、Y2O3、La2O3、HfSiOx、ZrSiOx、LaSiOx、YSiOx、ScSiOx、CeSiOx、HfLaSiOx、HfAlOx、ZrAlOx、及びLaAlOxを含む、例えば、二酸化ケイ素、酸化ハフニウム、及び他の酸化物、ケイ酸塩、または、ジルコニウム、アルミニウム、ランタン、ストロンチウム、チタン、または、それらの組み合わせのアルミンから形成されてもよい。加えて、ハフニウム酸窒化物、イリジウム酸窒化物、及び他の高誘電率誘電材料等の多金属酸化物が、単一または複合層のいずれかにおいて用いられてもよい。高誘電率誘電材料112は、従来の蒸着または原位置成長技術を用いて前駆体半導体基板202上に形成されてもよく、例えば、低圧CVD法またはプラズマCVD法等の化学気相成長法CVD、原子層堆積ALD、スピンオン堆積、熱分解、または熱成長を含んでもよい。必要に応じて、ドナーウェーハ110はまた、金属113及びドープ領域115を含んでもよい。金属113は、例えば、金属モードチタンMMTi、チタンTi、タンタルTa、コバルトCo、及びニッケルNi等の反応性導体を含んでもよい。導電材料204及びアモルファスシリコン材料206は、高誘電率誘電材料112上に堆積させてもよく、前駆体半導体基板202は、図2に関して上に記載したように、注入ゾーン210及び劈開部208を形成するために原子種が注入されてもよい。図21に示すように、ドナーウェーハ110は、図3~図6に関して先に記載したように、アクセプターウェーハ10上に重ね合わせて結合されてもよく、かつ、劈開部208図20は除去されてもよい。得られるSMOI構造120は、基板102と、絶縁体材料104と、アモルファスシリコン材料206と、導電材料204と、高誘電率誘電材料112と、第2の半導体基板202’とを含む。図28~図22は、パターニングされた導電材料204’を含むSMOI構造140図28の他の実施形態を形成する方法の断面図である。図22は、図1の実質的な重複であり、図1に関して上に記載したように形成されてもよい。図22に示すように、アクセプターウェーハ10は、第1の半導体基板102上に形成された絶縁体材料104を含む。図23は、SMOI構造140図28を形成するために使用されるドナーウェーハ130の一実施形態の部分断面図である。ドナーウェーハ130は、導電材料204及びその上に形成されたキャップ材料132を有する前駆体半導体基板202を含む。キャップ材料132は、窒化物材料または酸化物材料等の誘電材料で形成されてもよい。キャップ材料132は、これらに限定されるものではないが、ALD、CVD、またはPVDを含む、当業者に公知の蒸着技術によって形成されてもよい。図24に示すように、キャップ材料132及び導電材料204は、をパターニングされたキャップ材料132’及びパターニングされた導電材料204を含む少なくとも1つの構造体134を形成するようにパターニングされてもよい。キャップ材料132及び導電材料204は、フォトレジストマスキング及び異方性エッチング等の当業者に公知の技術を用いてパターニングされてもよい。あるいは、いくつかの実施形態において、パターニングされたキャップ材料132’及びパターニングされた導電材料204’は、当業者に公知であり、それゆえ、本明細書には詳細に記載しない、ダマシンフロー処理を用いて、少なくとも1つの構造体34として形成されてもよい。図25に示すように、層間誘電材料136は、パターニングされたキャップ材料132及びパターニングされた導電材料204’からなる構造体134の少なくとも1つの上に堆積されてもよい。層間誘電材料136は、少なくとも1つの構造体134を隣接する構造体134から電気的に分離するために用いられてもよい。図26に示すように、層間誘電材料136は、パターニングされたキャップ材料132’の上面を露出するために当業者に公知のCMP等によって除去されてもよい。パターニングされたキャップ材料132’は、CMPストッパーとして機能してもよい。図27に示すように、アモルファスシリコン材料206は、層間誘電材料136及びパターニングされたキャップ材料132’上に形成されてもよい。ドナーウェーハ130はまた、図2に関して先に記載したように、原子種を注入され、注入ゾーン210及び劈開部208を形成してもよい。図28に示すように、ドナーウェーハ130は、図3~図6に関して先に記載したように、アクセプターウェーハ10上に重ね合わせて結合されてもよく、かつ、劈開部208が削除されてもよい。得られるSMOI構造140は、第1の半導体基板102と、絶縁体材料104と、アモルファスシリコン材料206と、パターニングされたキャップ材料132’及び導電材料204’からなる構造体134の少なくとも1つと、層間誘電材料136によって電気的に絶縁されている構造体134の少なくとも1つと、第2の半導体基板202’とを含む。導電材料204’を含む柱134がパターニングされ、かつ、層間誘電材料136によって分離されるので、導電材料204’は、以下により詳細に記載されるように、更なる処理なくワード線またはビット線等の相互接続として用いてもよい。更なる実施形態において、導電材料204は、ドナーウェーハ上ではなくアクセプターウェーハ上に形成されてもよい。例えば、図29~図31は、導電材料204を含むSMOI構造170図31の実施形態を形成する他の方法の部分断面図を示す。図29に示すように、アクセプターウェーハ150は、第1の半導体基板102と、絶縁体材料104と、導電材料204とを含む。アクセプターウェーハ150は、必要に応じて、結合材料152を含んでもよい。結合材料152存在する場合は、先に記載したようなアモルファスシリコン材料であってもよく、二酸化ケイ素等の酸化物材料であってもよい。いくつかの実施形態において、導電材料204は、図22~図28に関して上に記載したように、パターニングされるとともに、層間誘電材料図示せずを用いて充填されてもよい。図30は、SMOI構造170図31を形成するために用いられるドナーウェーハ160の一実施形態の部分断面図である。ドナーウェーハ160は、前駆体半導体基板202及びアモルファスシリコン材料206を含んでもよい。ドナーウェーハ160は、図2に関して先に記載したように、原子種を注入され、注入ゾーン210及び劈開部208を形成してもよい。図31に示すように、ドナーウェーハ160は、アクセプターウェーハ150上に重ね合わせて結合されてもよく、かつ、図3~図6に関して先に記載したように、劈開部208は除去されてもよい。得られるSMOI構造170は、第1の半導体基板102と、絶縁体材料104と、導電材料204と、アモルファスシリコン材料206に結合された結合材料152存在する場合と、第2の半導体基板202’とを含む。更なる実施形態において、複数のSMOI構造は、ドナーウェーハ上にシリコン材料の複数の層を生成することによって形成されてもよい。例えば、図32~図34は、導電材料204を含むSMOI構造200図32の実施形態を形成する他の方法の部分断面図を示す。図32に示すように、アクセプターウェーハ180は、第1半導体基板102と、絶縁体材料104と、導電材料204とを含む。図33は、SMOI構造200図34を形成するために用いられるドナーウェーハ190の一実施形態の部分断面図である。ドナーウェーハ190は、前駆体半導体基板202と、シリコンゲルマニウムSiGe材料192の少なくとも一部と、エピタキシャルEPIシリコン材料194の少なくとも一部とを含んでもよい。SiGe材料192及びEPIシリコン材料194は、当業者に公知の方法によって、かつ、任意の所望の厚さに形成されてもよい。更に、SiGe材料192及びEPIシリコン材料194は、ドープまたは非ドープであってもよい。図33は、SiGe材料192の一部分及びEPIシリコン材料194の一部分を示すが、SiGe材料192とEPIシリコン材料194とが交互になった部分を形成することにより、複数の部分が存在してもよい。いくつかの実施形態において、破線で図示されたアモルファスシリコン材料206は、EPIシリコン材料194またはSiGe材料192の最上部の上に必要に応じて形成されてもよい。あるいは、いくつかの実施形態において、アモルファスシリコン材料206は省略されてもよく、EPIシリコン材料194またはSiGe材料192の最上部は、アクセプターウェーハ180に結合されてもよい。ドナーウェーハ190はまた、原子種を注入され、図2に関して先に記載したように、注入ゾーン210及び劈開部208を形成してもよい。図34に示すように、ドナーウェーハ190は、アクセプターウェーハ180上に重ね合わせて結合されてもよく、かつ、図3~図6に関して先に記載したように、劈開部208は除去されてもよい。得られるSMOI構造200は、第1の半導体基板102と、絶縁体材料104と、導電材料204と、アモルファスシリコン材料206存在する場合と、EPIシリコン材料194の少なくとも一部分と、SiGe材料192の少なくとも一部分と、第2の半導体基板202’とを含む。図23においては、導電材料204にアモルファスシリコン材料206を結合させるように図示されているが、EPIシリコン材料194、SiGe材料192、またはアモルファスシリコン材料206存在する場合のいずれかが、アクセプターウェーハ180にドナーウェーハ190を結合させるために用いられてもよい。SMOI構造200が形成されると、SiGe材料192の部分は、例えば、ウェットアンダーカットエッチングを利用する等によって除去されてもよい。除去されたSiGe材料192の部分は、その後、酸化物材料等の誘電材料図示せずで充填されてもよく、または、除去された部分は充填されないまま、エアギャップ図示せずを形成してもよい。基板102上に複数のSMOI構造を形成するために、SiGe材料192の部分を誘電材料またはエアギャップと置換してもよい。更に他の実施形態では、SMOI構造200は、導電材料204無しに形成されてもよく、そのようにして、導電材料204無しに基板102上に複数のSMOI構造を形成することができる。更なる実施形態において、SMOI構造は、複数部分の埋め込み誘電材料から形成されてもよい。例えば、図35~図38は、複数部分の埋め込み誘電材料226を含むSMOI構造250図38の実施形態を形成する他の方法の部分断面図を示す。図35に示すように、アクセプターウェーハ220は、第1の半導体基板102と、絶縁体材料104と、酸化物材料222の少なくとも一部分と、窒化物材料224の少なくとも一部分を含む。いくつかの実施形態において、絶縁体材料104は、必要に応じて、省略されてもよい。酸化物材料222及び窒化物材料224の部分は、交互に形成されてもよい。酸化物材料222及び窒化物材料224は、当業者に公知の方法によって、かつ、任意の所望の厚さに形成されてもよい。図35は、窒化物材料224の2つの部分と交互に酸化物材料222の2つの部分を含むように図示されているが、任意の数の酸化物材料222及び窒化物材料224の部分が存在し得ることが理解される。図36は、SMOI構造250図38を形成するために用いられるドナーウェーハ230の一実施形態の部分断面図である。ドナーウェーハ230は、図2に関して上に記載したドナーウェーハ20と実質的に類似していてもよく、図2に関して上に記載したように形成されてもよい。図36に示すように、ドナーウェーハ230は、前駆体半導体基板202及びアモルファスシリコン材料206を含んでもよい。ドナーウェーハ230はまた、原子種を注入され、注入ゾーン210及び劈開部208を形成してもよい。図37に示すように、ドナーウェーハ230は、アクセプターウェーハ220上に重ね合わせて結合されてもよく、かつ、図3~図6に関して先に記載したように、劈開部208は除去されてもよい。得られるSMOI構造240は、第1の半導体基板102と、絶縁体材料104と、酸化物材料222の少なくとも一部分と、窒化物材料224の少なくとも一部分と、アモルファスシリコン材料206と、第2の半導体基板202’とを含む。図37は、酸化物材料222の少なくとも一部にアモルファスシリコン材料206を結合するように図示されているが、窒化物材料224の少なくとも一部分、酸化物材料222の少なくとも一部分、または更なるアモルファスシリコン材料図示せずのいずれかが、アクセプターウェーハ220にドナーウェーハ230を結合させるために用いられてもよい。SMOI構造240が形成されると、窒化物材料224の部分が、例えば、ウェットエッチングを利用する選択的アンダーカット等によって、選択的に除去されてもよい。除去された窒化物材料224の部分には、その後、導電材料226が充填され、図38に図示したSMOI構造250を形成してもよい。窒化物材料224を導電材料226と交換することは、埋め込まれた導電材料226の複数の層を有するSMOI構造250を形成するために用いられてもよい。導電材料226の層は、等しい厚さを有するように図示されているが、導電材料226の異なる層は、SMOI構造250の所望の用途に応じて厚さが変化してもよいことが理解される。導電材料226の複数の層は、ワード線及びビット線等の複数の内部接続を形成するために用いられてもよい。更なる実施形態において、第2の半導体基板202’上または第2の半導体基板202’内に半導体素子を形成するとき、導電材料226の最上部だけが、以下でより詳細に記載されるように、半導体装置を形成するために利用されてもよく、導電材料226の下部はそのまま残されてもよい。そのまま残された導電材料226の下部は、SMOI構造250の結合強度及び安定性を向上させることがある。本明細書に記載されるSMOI構造30、50、70、90、120、140、170、200、250は、バイアスゲートを備えた単一トランジスタメモリセルOne-transistorMemoryCellwithBiasGateと題したTang他の米国特許第7589995号明細書、デュアルワーク機能を備えた埋込型アクセスデバイス及び形成方法DualWorkFunctionRecessedAccessDeviceandMethodsofFormingと題したAnanthan他の米国特許出願公開第2007/0264771号明細書、フローティングボディを有するメモリセルに関する方法、装置、及びシステムMethodsDevicesandSystemsRelatingtoMemoryCellsHavingaFloatingBodyと題したTang他の米国特許出願第12/410,207号明細書、フローティングボディを有するメモリセルに関する方法、装置、及びシステムMethodsDevicesandSystemsRelatingtoMemoryCellsHavingaFloatingBodyと題したTangの米国特許出願第12/419,658号明細書に記載されているものを含む、当業者に公知の多数の半導体素子を形成するために用いられてもうよい。上記文書のそれぞれの開示は、この参照によりその全体が本明細書に組み込まれる。SMOI構造30、50、70、90、120、140、170、200、250は、2つ以上の端子を備える任意の半導体素子を形成するために用いられてもよい。例えば、SMOI構造30、50、70、90、120、140、170、200、250は、ダイナミックランダムアクセスメモリDRAM、抵抗性の不揮発性RAMReRAM,抵抗変化型不揮発性メモリ、相変化RAMPCRAM、ワンタイムプログラマブルリードオンリメモリOTPROM、またはキャッシュメモリ装置を形成するために用いられてもよい。図39は、第2の半導体基板312の下に埋め込まれた導電材料304を有するSMOI構造301を含む半導体装置300の実施形態の一実施例を示す。SMOI構造301は、例えば、第1の半導体基板306、絶縁体材料308、アモルファスシリコン材料310、導電材料304、及び第2の半導体基板312を含むことができる。SMOI構造301は、図1~図3、図1~図6、図7~図10、図11~図14、図15~図18、図19~図21、図22~図28、図32~図34、または図35~図38に関して上に記載したものと類似の方法で形成されてもよい。アモルファスシリコン材料310、導電材料304、及び第2の半導体基板312は、ビット線314を形成するために、従来の技術によって第1の方向にパターニングされてもよい。あるいは、SMOI構造301が、図22~28に関して上に記載したものと類似の方法で形成される場合、導電材料304は、既に第1の方向にパターニングされていてもよい。第2の半導体基板312は、ビット線314上に柱316を形成するために、従来の技術によって第1の方向と直交する第2方向にパターニングされてもよい。柱316は、ドレイン領域318、ソース領域320、及びチャネル領域322を形成するために、当業者に公知のようにドープされてもよい。あるいは、第2の半導体基板312は、図11~図14及び図15~図18に関して先に記載したように、既にドープされていてもよい。ドレイン領域318、ソース領域320、及びチャネル領域322は、柱316の本体から垂直に形成され、柱316は、ビット線314の上部に直接あるので、従来の平面配置よりも高いデバイス密度が達成され得る。ゲート誘電体324は、チャネル領域322に隣接する柱316の側壁に形成されてもよい。ゲート326もまた、ゲート誘電体324に隣接する柱316の側壁に形成されてもよい。ゲート誘電体324及びゲート326は、本明細書において詳細には記載されていない従来のスペーサエッチング技術を含む従来の技術を用いて形成されてもよい。半導体装置300を形成するためにSMOI構造301を利用することによって、半導体装置300は、わずか3程度のパターニング工程で形成されてもよい。先に記載したように、第2の半導体基板312は、ビット線314を形成するために、第1の方向にパターニングされてもよく、第2の半導体基板312は、ビット線上に支柱316を形成するために、第2の方向にパターニングされてもよく、ゲート326及びゲート誘電体324は、柱316の側壁にゲート326及びゲート誘電体324を形成するためにパターニングされてもよい。更に、ドレイン領域318、ソース領域320、及びチャネル領域322は、ビット線314上の柱316から形成されているため、ビット線314及びドレイン領域318を電気的に結合するために別個の接点は必要ない。その上、論理装置図示せず及びバックエンドプロセス配線形成工程、BEOL素子図示せずは、半導体装置300の形成に先立って第1の半導体基板306上に形成されてもよいので、半導体装置300は、論理装置及びBEOL要素を形成するための処理条件に曝されることはない。このような処理条件への曝露を避けることは、半導体装置300の信頼性を向上させることがある。図40は、第2の半導体基板412の下に埋め込まれた導電材料403を有するSMOI構造401を含む半導体装置400の他の実施形態を示す。半導体装置400は、ダイオード422等のアクセスデバイスに結合されたメモリセルを含んでもよい。SMOI構造401は、例えば、第1の半導体基板406、誘電材料408、アモルファスシリコン材料409、導電材料403、及び第2の半導体基板412を含んでもよい。SMOI構造401は、図1~図6、図7~図10、図11~図14、図15~図18、図19~図21、図22~図28、図32~図34、または図35~図38に関して上に記載したものと類似の方法で形成されてもよい。アモルファスシリコン材料409、導電材料403、及び第2の半導体基板412は、ワード線415を形成するために、従来の技術によって第1の方向にパターニングされてもよい。あるいは、SMOI構造401が、図22~図28に関して上に記載したものと類似の方法で形成されている場合、導電材料403は、第1の方向に既にパターニングされてもよい。第2の半導体基板412の一部分は、柱423を形成するために、従来の技術によって第2の方向にパターニングされてもよい。第2の半導体基板412は、ワード線415上にダイオード422を形成するために、従来の技術によってドープされてもよい。例えば、第2の半導体基板412は、単結晶シリコン材料から形成されてもよく、Nドープシリコン材料414及びPドープシリコン材料416を形成するためにドープされてもよい。Nドープシリコン材料414は、第2の方向にエッチングされていないワード線415の上方に延びる第2の半導体基板412の一部分を含んでもよい。Pドープシリコン材料416は、柱423を形成するために、第2の方向にエッチングされた第2の半導体基板412の一部分を含んでもよい。あるいは、第2の半導体基板は、図11~図14及び図15~図18に関して先に記載したようにドープされてもよい。記憶装置400の下部電極418は、従来技術を用いてダイオード412の上方に形成されてもよい。例えば、一実施形態において、下部電極418の材料は、第2の半導体基板412のパターニングに先立って、第2の半導体基板412上に堆積させてもよい。下部電極418の材料は、その後、従来の技術を用いて、第2の半導体基板412のパターニング及びエッチングと同時にパターニング及びエッチングされてもよい。記憶媒体420及び端子電極またはビット線424は、本明細書において詳細には記載されていない従来技術を用いて、ダイオード422上に電気的に通信して形成されてもよい。半導体装置400を形成するためにSMOI構造401を利用することによって、半導体装置400は、わずか3つのパターン形成工程に形成されてもよい。先に記載したように、アモルファスシリコン材料409、導電材料403、及び第2の半導体基板412は、ワード線415を形成するために第1の方向にパターニングされてもよく;第2の半導体基板412及び下部電極418は、ダイオード422及び下部電極418を形成するために第2の方向にパターニングされてもよく;かつ、記憶媒体420及びビット線424は、記憶媒体420及びビット線424をダイオード422の上方に形成するようにパターニングされてもよい。記憶媒体420は、最後に堆積される材料の1つであるため、記憶媒体420が高い処理温度に曝されず、また、変更されなくてもよいので、相変化または抵抗性変化材料が記憶媒体420として用いられてもよい。図41は、第2の半導体基板514の下に埋め込まれた導電材料504を有するSMOI構造502を含む半導体装置500の他の実施形態を示す。半導体装置500は、SMOI構造502の上及び/またはSMOI構造502の内に形成されたフローティングボディメモリセル501を含むことができる。SMOI構造502は、例えば、第1の半導体基板506、絶縁体材料508、アモルファスシリコン材料510、導電材料504、高誘電率ゲート誘電材料512、及び第2の半導体基板514を含んでもよい。SMOI構造502は、図29~図31に関して上に記載したものと類似の方法で形成されてもよい。フローティングボディメモリセル501は、更なる絶縁体材料518によって両側を囲まれた活性領域516を含む。活性領域516は、第2のシリコン基板514の単結晶シリコンから形成されてもよい。第2のシリコン基板514の全体の厚さは、図33に示すようなフローティングボディメモリセル501を形成するために用いられ、第2のシリコン基板514の下にある高誘電率ゲート誘電材料512がバックゲート誘電体を形成し、導電材料504が金属バックゲートを形成してもよい。ソース領域及びドレイン領域526は、活性領域516の一部をドーピングすることによって形成されてもよい。ソース領域及びドレイン領域526は、活性領域516とは異なるようにドープされる。例えば、活性領域516は、Pドープシリコンを含んでもよく、一方で、ソース領域及びドレイン領域526は、Nドープシリコンを含んでもよい。図41に示すように、ゲート誘電体520の第2の高誘電率材料は、活性領域516上に形成されている。高誘電率ゲート誘電体520の材料は、二酸化ケイ素のそれよりも大きい誘電率を有する。高誘電率ゲート誘電体520に好適な材料は、例として、ハフニウムシリケート、ケイ酸ジルコニウム、二酸化ハフニウム、または二酸化ジルコニウムを含む。電界効果トランジスタFETゲート522は、高誘電率ゲート誘電体520上に形成される。FETゲート522及びその下にある高誘電率ゲート誘電体520は、その後、当業者に公知の好適なエッチングプロセスと組み合わせて、従来のフォトリソグラフィー技術を用いて画定されてもよい。スペーサ524は、本明細書において詳細には記載されていない従来技術を用いてFETゲート522の両側に隣接して形成されてもよい。半導体装置500を形成するためにSMOI構造502を利用することによって、フローティングボディメモリセル501は、導電材料504と電気的に通信して形成されてもよく、このようにして、フローティングボディメモリセル501と導電材料504との間に更なる電気的接触の必要性を排除することができる。更に、論理装置図示せず及びバックエンドプロセスBEOL素子図示せずは、フローティングボディメモリセル501を形成することに先立って、第1の半導体基板506上に形成されてもよいので、フローティングボディメモリセル501は、論理装置及びBEOL素子を形成するために用いられる処理条件に曝されない。このような処理条件に対する曝露を避けることによって、半導体装置500が信頼性を向上することがある。図42は、第2の半導体基板614の下に埋め込まれた導電材料603を有するSMOI構造601を含む半導体装置600の他の実施形態を示す。SMOI構造601は、例えば、第1の半導体基板605、絶縁体材料607、アモルファスシリコン材料609、導電材料603、誘電材料611、及び第2の半導体基板614を含んでもよい。SMOI構造601は、図29~図31に関して上に記載したものと類似の方法で形成されてもよい。第2の半導体基板614は、フローティングボディ領域616、ドレイン領域618、及びソース領域619を形成するために、当業者に公知のように、パターン化され、ドープされてもよい。第2の半導体基板614は、更に、ドレイン領域618とソース領域619との間のフローティングボディ領域616に凹部を形成するようにパターニングされてもよい。ワード線620は、凹部に形成されてもよい。誘電材料622は、ワード線620とフローティングボディ領域616との間に形成されてもよい。埋め込み導電材料603は、メモリセル用埋め込みゲートとして作用する。コンタクト624は、ビット線626につながるドレイン領域618上に形成されてもよい。コンタクト624は、例えば、Nドープポリシリコンプラグまたは金属プラグを含んでもよい。共通のソース628は、ソース領域619上に形成されてもよい。図43は、複数の半導体装置600図42を含む半導体装置700を示す。図43に示すように、アモルファスシリコン材料609、導電材料603、及び誘電材料611はまた、ビット線626に平行であるロウを形成するようにエッチングされてもよい。同様に、更なる実施形態において、アモルファスシリコン材料609、導電材料603、及び誘電材料611は、ビット線626と平行であるロウ図示せずを形成するためにエッチングされてもよい。半導体装置700を形成するためにSMOI構造601を利用することによって、フローティングボディ領域616は、導電材料603上に形成されてもよく、このようにして、フローティングボディ領域616と導電材料603との間に更なる電気的接触の必要性を排除。更に、論理装置図示せず及びバックエンドプロセスBEOL素子図示せずは、フローティングボディ領域616の形成に先立って、第1の半導体基板605上に形成されてもよいので、フローティングボディ領域616は、論理装置及びBEOL素子を形成するために用いられる処理条件に曝されない。このような処理条件に対するフローティングボディ領域616の曝露を回避することによって、半導体装置600の信頼性が向上することがある。先に本明細書に記載されたもの等の半導体装置は、本発明の電子システムの実施形態において用いられてもよい。例えば、図44は、本発明に係る例示的な電子システム800の概略的なブロック図である。電子システム800は、例えば、コンピュータまたはコンピュータのハードウェアコンポーネント、サーバまたは他のネットワークハードウェアコンポーネント、携帯電話機、デジタルカメラ、携帯情報端末PDA、携帯型メディア例えば、音楽プレーヤー等を含んでもよい。電子システム800は、少なくとも1つの記憶装置801を含む。電子システム800は更に、少なくとも一つの電子信号処理装置802マイクロプロセッサと呼ばれることも多いを含んでもよい。少なくとも1つの電子信号処理装置802及び少なくとも1つの記憶装置の801は、例えば、上に記載した半導体装置300、400、500、600、700の実施形態を含んでもよい。換言すると、少なくとも1つの電子信号処理装置802及び少なくとも1つのメモリ装置801は、図39~図43に図示した半導体装置300、400、500、600、700に関して先に記載したように、埋め込まれた導電材料を有するSMOI構造を含む半導体装置の一実施形態を含んでもよい。電子システム800は更に、例えば、マウスまたは他のポインティング装置、キーボード、タッチパッド、ボタン、またはコントロールパネル等のユーザが電子システム800に情報を入力する1つ以上の入力装置804を含んでもよい。電子システム800は更に、例えば、モニター、ディスプレイ、プリンタ、オーディオ出力ジャック、スピーカー等のユーザに情報例えば、視覚出力または音声出力を出力する1つ以上の出力装置806を含んでもよい。いくつかの実施形態において、入力装置804及び出力装置806は、電子システム800に情報を入力するためと、ユーザに視覚情報を出力するための両方に用いることができる単一のタッチスクリーン装置を含んでもよい。1つ以上の入力装置804及び出力装置806は、記憶装置801及び電子信号処理装置802の少なくとも1つと電気的に通信してもよい。結論いくつかの実施形態において、本発明は、セミコンダクタメタルオンインシュレータSMOI構造、このような構造を含む装置、及びこのような構造を形成する方法を含む。SMOI構造は、第1の半導体基板上に絶縁体材料と、その絶縁体材料に結合したアモルファスシリコン材料と、そのアモルファスシリコン材料上に導電材料と、その導電材料上に第2の半導体基板とを含んでもよい。誘電材料はまた、導電材料と第2の半導体基板との間に配置されてもよい。他の実施形態において、導電材料はパターニングされてもよく、パターニングされた導電材料の隣接部分は誘電材料によって互いに分離されてもよい。更なる実施形態において、本発明は、第1の半導体基板上に絶縁体材料と、その絶縁体材料に結合したアモルファスゲルマニウム材料と、そのアモルファスゲルマニウム材料上の導電材料と、その導電材料上の第2の半導体基板とを含むSMOIを含む。更なる実施形態において、本発明は、第1の半導体基板上に絶縁体材料と、その絶縁体材料上に導電材料と、その絶縁体材料に結合したエピタキシャルシリコン材料の少なくとも一部分またはシリコンゲルマニウム材料の少なくとも一部分と、導電材料上の第2の半導体基板とを含むSMOI構造を含む。絶縁体材料は、酸化物材料とその上に形成されたアモルファスシリコン材料から形成されてもよい。更なる実施形態において、本発明は、第1の半導体基板と、第1の半導体基板上に形成された酸化物材料の少なくとも一部分及び導電材料の少なくとも一部分と、導電材料上に形成された第2の半導体基板とを含むSMOI構造を含む。更なる実施形態において、本発明は、第1の半導体基板上に絶縁体材料と、絶縁体材料に結合したアモルファスシリコン材料と、アモルファスシリコン材料上に導電材料と、導電材料上に第2の半導体基板と、第2のシリコン基板上にメモリセルとを含む半導体装置を含む。導電材料は、相互接続を形成してもよい。論理装置はまた、第1の半導体基板上に形成されてもよい。いくつかの実施形態において、誘電材料は、導電材料と第2の半導体基板の間に配置されてもよい。半導体装置のメモリセルは、絶縁体材料によって実質的に物理的に分離された活性領域と、活性領域内に形成されたドレイン領域及びソース領域と、ドレイン領域とソース領域との間の活性領域上に形成された高誘電率誘電材料と、高誘電率誘電材料上に形成された金属ゲートとを含むフローティングボディメモリセルを含んでもよい。更なる実施形態において、本発明は、第1の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、導電材料上にアモルファスシリコン材料、及び前駆体半導体内に注入ゾーンを含むドナーウェーハを形成することと、アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させることと、前駆体半導体基板内の注入ゾーンに近接した前駆体半導体基板の一部分を除去することとを含む、SMOI構造を形成する方法を含む。いくつかの実施形態において、アモルファスシリコン材料の表面及び絶縁体材料の表面の少なくとも一方は、絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させる前に、化学活性化、プラズマ活性化、または注入活性化により処理されてもよい。更なる実施形態において、本発明は、第1の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、導電材料上にアモルファスシリコン材料、及び前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させることと、第2の半導体を形成する注入ゾーンに近接した前駆体半導体基板の一部分を除去することと、第2の半導体基板上に少なくとも1つのメモリセルを製造することとを含む、半導体装置の製造方法を含む。更に他の実施形態において、本発明は、第1の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、導電材料上にアモルファスゲルマニウム材料、及び前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスゲルマニウム材料を結合させることと、前駆体半導体内の注入ゾーンに近接した前駆体半導体基板の一部分を除去することとを含む、SMOI構造を形成する方法を含む。本発明は、様々な修正及び代替形態が可能であるが、具体的な実施形態が図面に実施例として図示されており、本明細書に詳細に記載されている。しかしながら、本発明は、開示された特定の形態に限定されるものではない。むしろ、本発明は、以下の添付の特許請求の範囲及びその法的均等物によって定義される本発明の範囲内にある、全ての変更、均等物、及び代替物を包含するものである。"