第1の信号が入力され、第2の信号を出力する論理回路を具備し、前記論理回路は、ゲートに前記第1の信号が入力され、前記ゲートの電圧に応じて前記第2の信号の電圧を第1の電圧に設定するか否かを制御するP型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値が前記P型トランジスタより大きく、ゲートに前記第1の信号が入力され、前記ゲートの電圧に応じて前記第2の信号の電圧を前記第1の電圧より高い第2の電圧に設定するか否かを制御するN型トランジスタと、を備え、前記P型トランジスタは、チャネルが形成され、第14族の元素を含有する半導体層を含み、前記N型トランジスタは、チャネルが形成され、キャリア濃度が1×1014/cm3未満である酸化物半導体層を含むパルス変換回路。第1の信号が入力され、第2の信号を出力する第1のインバータと、前記第2の信号が入力され、第3の信号を出力する第2のインバータと、を具備し、前記第1のインバータは、ゲートに前記第1の信号が入力され、前記ゲートの電圧に応じて前記第2の信号の電圧を第1の電圧に設定するか否かを制御するP型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値が前記P型トランジスタより大きく、ゲートに前記第1の信号が入力され、前記ゲートの電圧に応じて前記第2の信号の電圧を前記第1の電圧より低い第2の電圧に設定するか否かを制御するN型トランジスタと、を備え、前記P型トランジスタは、チャネルが形成され、第14族の元素を含有する半導体層を含み、前記N型トランジスタは、チャネルが形成され、キャリア濃度が1×1014/cm3未満である酸化物半導体層を含むパルス変換回路。第1の信号が入力され、第2の信号を出力する第1のインバータと、前記第2の信号が入力され、第3の信号を出力する第2のインバータと、を具備し、前記第2のインバータは、ゲートに前記第2の信号が入力され、前記ゲートの電圧に応じて前記第3の信号の電圧を第1の電圧に設定するか否かを制御するP型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値が前記P型トランジスタより大きく、ゲートに前記第2の信号が入力され、前記ゲートの電圧に応じて前記第3の信号の電圧を前記第1の電圧より低い第2の電圧に設定するか否かを制御するN型トランジスタと、を備え、前記P型トランジスタは、チャネルが形成され、第14族の元素を含有する半導体層を含み、前記N型トランジスタは、チャネルが形成され、キャリア濃度が1×1014/cm3未満である酸化物半導体層を含むパルス変換回路。従来のパルス変換回路は、インバータを構成する複数のトランジスタのサイズを異ならせること又はインバータを構成するトランジスタの数を増やすことにより、パルス幅を変えているため、インバータの回路面積が大きくなり、該パルス変換回路を具備する装置の小型化を阻害してしまうという問題があった。本発明の一態様では、回路面積を低減することを課題の一つとする。本発明の一態様は、P型トランジスタ及びN型トランジスタを備える論理回路を具備するパルス変換回路において、P型トランジスタのチャネルが形成される層チャネル形成層ともいうの材料とN型トランジスタのチャネル形成層の材料を異ならせることにより、入力信号に対する出力信号のパルスの立ち上がりの際の遅延時間と、立ち下がりの際の遅延時間とを異ならせるものである。本発明の一態様は、第1の信号が入力され、第2の信号を出力する論理回路を具備し、論理回路は、ゲートに第1の信号が入力され、ゲートの電圧に応じて第2の信号の電圧を第1の電圧に設定するか否かを制御するP型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がP型トランジスタより大きく、ゲートに第1の信号が入力され、ゲートの電圧に応じて第2の信号の電圧を第1の電圧より高い第2の電圧に設定するか否かを制御するN型トランジスタと、を備え、P型トランジスタは、チャネルが形成され、第14族の元素を含有する半導体層を含み、N型トランジスタは、チャネルが形成され、キャリア濃度が1×1014/cm3未満である酸化物半導体層を含むパルス変換回路である。本発明の一態様は、第1の信号が入力され、第2の信号を出力する第1のインバータと、第2の信号が入力され、第3の信号を出力する第2のインバータと、を具備し、第1のインバータは、ゲートに第1の信号が入力され、ゲートの電圧に応じて第2の信号の電圧を第1の電圧に設定するか否かを制御するP型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がP型トランジスタより大きく、ゲートに第1の信号が入力され、ゲートの電圧に応じて第2の信号の電圧を第1の電圧より低い第2の電圧に設定するか否かを制御するN型トランジスタと、を備え、P型トランジスタは、チャネルが形成され、第14族の元素を含有する半導体層を含み、N型トランジスタは、チャネルが形成され、キャリア濃度が1×1014/cm3未満である酸化物半導体層を含むパルス変換回路である。本発明の一態様は、第1の信号が入力され、第2の信号を出力する第1のインバータと、第2の信号が入力され、第3の信号を出力する第2のインバータと、を具備し、第2のインバータは、ゲートに第2の信号が入力され、ゲートの電圧に応じて第3の信号の電圧を第1の電圧に設定するか否かを制御するP型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がP型トランジスタより大きく、ゲートに第2の信号が入力され、ゲートの電圧に応じて第3の信号の電圧を第1の電圧より低い第2の電圧に設定するか否かを制御するN型トランジスタと、を備え、P型トランジスタは、チャネルが形成され、第14族の元素を含有する半導体層を含み、N型トランジスタは、チャネルが形成され、キャリア濃度が1×1014/cm3未満である酸化物半導体層を含むパルス変換回路である。なお、本明細書において、立ち上がりとは、信号において、ある電圧から該電圧より高い値の電圧に変化することをいい、立ち下がりとは、ある電圧から該電圧より低い値の電圧に変化することをいう。本発明の一態様により、チャネル形成層の材料が異なり、極性の異なる少なくとも2つのトランジスタを用いてパルス変換回路を構成することができるため、パルス変換回路の面積を低減することができる。本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。実施の形態1本実施の形態では、入力信号に対する出力信号の遅延時間が立ち上がりと立ち下がりで異なるパルス変換回路について説明する。本実施の形態のパルス変換回路の一例について、図1を用いて説明する。図1は、本実施の形態におけるパルス変換回路の一例を説明するための図である。まず、本実施の形態のパルス変換回路の構成例について、図1Aを用いて説明する。図1Aは、本実施の形態のパルス変換回路の構成例を示す回路図である。図1Aに示すパルス変換回路は、論理回路100を具備する。論理回路100には、信号S11が入力される。また、論理回路100は、信号S12を出力する。さらに、論理回路100は、トランジスタ101と、トランジスタ102と、を備える。なお、パルス変換回路において、トランジスタは、特に指定する場合を除き、ソース、ドレイン、及びゲートを少なくとも有する。ソースとは、ソース領域、ソース電極の一部若しくは全部、又はソース配線の一部若しくは全部のことをいう。また、ソース電極とソース配線とを区別せずにソース電極及びソース配線の両方の機能を有する導電層をソースという場合がある。ドレインとは、ドレイン領域、ドレイン電極の一部若しくは全部、又はドレイン配線の一部若しくは全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずにドレイン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。ゲートとは、ゲート電極の一部若しくは全部、又はゲート配線の一部若しくは全部のことをいう。また、ゲート電極とゲート配線とを区別せずにゲート電極及びゲート配線の両方の機能を有する導電層をゲートという場合がある。また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインは、互いに入れ替わる場合がある。トランジスタ101のソース及びドレインの一方には、電圧Vaが入力され、トランジスタ101のゲートには、信号S11が入力される。なお、トランジスタ101は、P型トランジスタである。トランジスタ101は、ゲートの電圧に応じて信号S12の電圧を電圧V11に設定するか否かを制御する機能を有する。トランジスタ101としては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層を含むトランジスタを用いることができる。トランジスタ102のソース及びドレインの一方は、トランジスタ101のソース及びドレインの他方に電気的に接続され、トランジスタ102のソース及びドレインの他方には、電圧Vbが入力され、トランジスタ102のゲートには、信号S11が入力される。なお、トランジスタ102は、N型トランジスタである。トランジスタ102は、ゲートの電圧に応じて信号S12の電圧を電圧V12に設定するか否かを制御する機能を有する。トランジスタ102としては、エンハンスメント型トランジスタであり、閾値電圧の絶対値がトランジスタ101より大きいトランジスタを用いることができ、例えば酸化物半導体層を含むトランジスタを用いることができる。上記酸化物半導体層は、チャネルが形成される層チャネル形成層ともいうとしての機能を有する。また、上記酸化物半導体層は、真性I型ともいう、又は実質的に真性である半導体層であり、キャリアの数が極めて少なく、キャリア濃度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、チャネル形成層としての機能を有する上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅1μmあたり10aA1×10-17A以下、好ましくは1aA1×10-18A以下、さらには好ましくは10zA1×10-20A以下、さらに好ましくは1zA1×10-21A以下、さらに好ましくは100yA1×10-22A以下である。また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトランジスタは、温度が変化した場合であっても、オフ電流が上記の値の範囲内である。例えばトランジスタの温度が150°Cであっても、オフ電流は、100zA/μm以下であることが好ましい。なお、トランジスタ102のソース及びドレインの一方と、トランジスタ101のソース及びドレインの他方との電気的接続箇所をノードN11ともいう。また、図1Aに示すパルス変換回路は、ノードN11の電圧を信号S12として出力する。つまり、トランジスタ102のソース及びドレインの一方の電圧は、信号S12の電圧である。なお、一般的に電圧とは、ある二点間における電位の差電位差ともいうのことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルトVで表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位基準電位ともいうとの電位差を、該一点の電圧として用いる場合がある。また、電圧Va及び電圧Vbの一方は、高電源電圧Vddであり、電圧Va及び電圧Vbの他方は、低電源電圧Vssである。高電源電圧Vddは、相対的に低電源電圧Vssより高い値の電圧であり、低電源電圧Vssは、相対的に高電源電圧Vddより低い値の電圧である。電圧Va及び電圧Vbの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。また、電圧Va及び電圧Vbの差が電源電圧となる。次に、図1Aに示すパルス変換回路の動作例について、図1Bを用いて説明する。図1Bは、図1Aに示すパルス変換回路の動作例を説明するためのタイミングチャートである。なお、ここでは、一例として電圧Vaとして低電源電圧Vssが入力され、電圧Vbとして高電源電圧Vddが入力されるとする。例えば、図1Bに示すように、時刻T11に信号S11が立ち上がると、トランジスタ101がオフ状態になり、トランジスタ102がオン状態になる。このとき、トランジスタ102により遅延が生じ、信号S12は、時刻T11より遅い時刻T12で立ち上がる。その後、時刻T13に信号S11が立ち下がると、トランジスタ101がオン状態になり、トランジスタ102がオフ状態になる。このとき、トランジスタ101により遅延が生じ、信号S12は、時刻T13よりも遅い時刻で立ち下がる。なお、立ち上がりのときにおける信号S12の遅延時間は、立ち下がりのときにおける信号S12の遅延時間より長い。この理由について、以下に説明する。トランジスタ102がエンハンスメント型トランジスタであり、トランジスタ102の閾値電圧の絶対値がトランジスタ101の閾値電圧の絶対値より大きく、トランジスタ102のキャリア濃度がトランジスタ101のキャリア濃度より極めて低い場合、パルス変換回路において、トランジスタ102がオフ状態からオン状態になる時間が、トランジスタ101がオフ状態からオン状態になるまでの時間より長くなる。よって、立ち上がりのときにおける信号S12の遅延時間は、立ち下がりのときにおける信号S12の遅延時間より長くなる。図1を用いて説明したように、本実施の形態のパルス変換回路の一例は、ゲートに入力される信号に応じて出力信号の電圧を第1の電圧に設定するか否かを制御するP型トランジスタと、チャネル形成層の材料がP型トランジスタと異なり、エンハンスメント型であり、P型トランジスタより閾値電圧の絶対値が大きく、ゲートに入力される信号に応じて出力信号の電圧を第2の電圧に設定するか否かを制御するN型トランジスタと、を備える構成である。上記構成により、2つのトランジスタのみを用いた場合であってもパルス変換回路を構成することができ、また、同じサイズのトランジスタを用いてパルス変換回路を構成することもできるため、パルス変換回路の回路面積を低減することができる。実施の形態2本実施の形態では、複数のインバータを用いたパルス変換回路について説明する。本実施の形態のパルス変換回路の一例について、図2を用いて説明する。図2は、本実施の形態におけるパルス変換回路の一例を説明するための図である。まず、本実施の形態のパルス変換回路の構成例について、図2Aを用いて説明する。図2Aは、本実施の形態のパルス変換回路の構成例を示す回路図である。図2Aに示すパルス変換回路は、インバータ151と、インバータ152と、を備える。なお、これに限定されず、インバータの数は、複数であればよい。インバータ151には、信号S21が入力される。また、インバータ151は、入力される信号S21に応じて設定される電圧を信号S22として出力する。インバータ152には、信号S22が入力される。また、インバータ152は、入力される信号S22に応じて設定される電圧を信号S23として出力する。なお、インバータ152には、必ずしも信号S22が直接入力されなくてもよい。例えば、別の回路を用いて信号S22に応じて設定される、別の電圧の信号を生成し、該信号がインバータ152に入力される構成としてもよい。この場合、信号S23の電圧は、信号S22に応じて設定される電圧とみなすことができる。インバータ151及びインバータ152の構成を、例えば上記実施の形態1に示す論理回路の構成にすることができる。なお、インバータ151及びインバータ152の一方のみの構成を上記実施の形態1に示す論理回路の構成にし、他方の構成を従来のインバータの構成にすることもできる。このとき、電圧Vaが高電源電圧Vddであり、電圧Vbが低電源電圧Vssである。次に、図2Aに示すパルス変換回路の動作例について、図2Bを用いて説明する。図2Bは、図2Aに示すパルス変換回路の動作例を説明するためのタイミングチャートである。なお、図2Bでは、一例としてインバータ151が図1Aに示す論理回路の構成であり、インバータ152が従来のインバータの構成である場合について示す。例えば、図2Bに示すように、信号S21が時刻T21に立ち上がると、インバータ151におけるN型トランジスタにより遅延が生じ、信号S22は、時刻T21よりも遅い時刻T22で立ち下がる。また、信号S22が時刻T22で立ち下がると、インバータ152におけるP型トランジスタにより遅延が生じ、信号S23は、時刻T22よりも遅い時刻で立ち上がる。その後、時刻T23に信号S21が立ち下がると、インバータ151におけるP型トランジスタにより遅延が生じ、信号S22は、時刻T23より遅い時刻で立ち上がる。また、信号S22が立ち上がると、インバータ152におけるN型トランジスタにより遅延が生じ、信号S23は、時刻T23より遅い時刻で立ち下がる。なお、信号S21に対する信号S23の遅延時間は、立ち上がり時の方が立ち下がり時より長い。この理由については、上記実施の形態1にて述べた理由と同じである。さらに、図2Aに示すパルス変換回路の動作例について、動作検証を行った。なお、計算ソフトとしてGatewayVer.2.6.12.Rを用いて動作検証を行った。なお、ここでは、インバータ151及びインバータ152の構成が従来のインバータの構成である場合構成1ともいう、インバータ151の構成が図1Aに示す論理回路100の構成であり、インバータ152の構成が従来のインバータの構成である場合構成2ともいう、及びインバータ151の構成が従来のインバータ構成であり、インバータ152の構成が図1Aに示す論理回路100の構成である場合構成3ともいうについて、それぞれ動作検証を行った。また、従来のインバータとして、チャネルが形成されるシリコン半導体層を含むN型トランジスタ及びP型トランジスタにより構成されるCMOSインバータを用いる。また、動作検証では、パルス変換回路における酸化物半導体層を含むN型トランジスタにおいて、チャネル幅を1μmとし、チャネル長を1μmとし、閾値電圧を1.58Vとし、S値を100mV/decとし、オフ電流ゲート及びソース間の電圧が0Vのときのソース及びドレイン間の電流を2.0×10-24Aとし、オン電流ゲート及びソース間の電圧が2Vのときのソース及びドレイン間の電流を7.8×10-7Aとし、従来のインバータのN型トランジスタにおいて、チャネル幅を1μmとし、チャネル長を1μmとし、閾値電圧を0.42Vとし、S値を60mV/decとし、オフ電流ゲート及びソース間の電圧が0Vのときのソース及びドレイン間の電流を3.9×10-12Aとし、オン電流ゲート及びソース間の電圧が2Vのときのソース及びドレイン間の電流を7.4×10-5Aとし、P型トランジスタにおいて、チャネル幅を1μmとし、チャネル長を1μmとし、閾値電圧を-0.52Vとし、S値を90mV/decとし、オフ電流ゲート及びソース間の電圧が0Vのときのソース及びドレイン間の電流を8.2×10-12Aとし、オン電流ゲート及びソース間の電圧が-2Vのときのソース及びドレイン間の電流を7.3×10-5Aとした。また、動作検証では、信号S21の振幅を0V~2Vとし、電源電圧を2Vとした。検証結果について、図3を用いて説明する。図3は、図2Aに示すパルス変換回路の動作検証結果を示す図である。図3Aは、構成1の信号S21及び信号S23の電圧波形を示しており、図3Bは、構成2の信号S21及び信号S23の電圧波形を示しており、図3Cは、構成3の信号S21及び信号S23の電圧波形を示している。図3A乃至図3Cに示すように、構成1では、信号S23の立ち上がり及び立ち下がりにおいて遅延時間は短い。これに対し、構成2では、信号S23の立ち上がりの遅延時間が立ち下がりの遅延時間より長く、構成3では、信号S23の立ち下がりの遅延時間が立ち上がり時間の遅延時間より長いことがわかる。図2及び図3を用いて説明したように、本実施の形態のパルス変換回路の一例は、第1のインバータ及び第2のインバータを少なくとも備え、第1のインバータ及び第2のインバータの一方が、ゲートに入力される信号に応じて出力信号の電圧を第1の電圧に設定するか否かを制御するP型トランジスタと、チャネル形成層の材料がP型トランジスタと異なり、エンハンスメント型であり、P型トランジスタより閾値電圧の絶対値が大きく、ゲートに入力される信号に応じて出力信号の電圧を第2の電圧に設定するか否かを制御するN型トランジスタと、を備える構成である。上記構成により、少なくとも2つのインバータを用いてパルス変換回路を構成することができるため、出力信号の電圧を電源電圧以上にすることができ、且つ同じサイズのトランジスタを用いてパルス変換回路を構成することもできるため、パルス変換回路の回路面積を低減することができる。実施の形態3本実施の形態では、上記実施の形態のパルス変換回路を用いた電子回路について説明する。本実施の形態の電子回路の一例について、図4を用いて説明する。図4は、本実施の形態における電子回路の構成例を示すブロック図である。図4に示す電子回路は、パルス変換回路PLSCともいう201と、機能回路ECともいう202と、を具備する。パルス変換回路201には、信号S31が入力される。パルス変換回路201は、入力される信号S31に応じて設定される電圧を信号S32として出力する機能を有する。パルス変換回路201としては、上記実施の形態1又は実施の形態2に示す構成のパルス変換回路を用いることができる。機能回路202には、信号S32及び信号S33が入力される。機能回路202は、入力される信号S32及び信号S33に応じて動作することにより、特定の機能を有する回路である。機能回路202としては、例えば論理回路、表示回路、又は記憶回路などを用いることができる。なお、信号S31及び信号S33は、同一のクロック信号に同期した信号であってもよい。また、図4では、信号S33が機能回路202に直接入力される場合について示しているが、これに限定されず、信号S33が入力されるバッファ回路などを設け、信号S33に応じて設定されるバッファ回路の出力信号が機能回路202に入力される構成としてもよい。さらに、本実施の形態の電子回路の一例として、記憶回路について図5を用いて説明する。図5は、本実施の形態における記憶回路を説明するための図である。まず、本実施の形態の記憶回路の構成例について、図5Aを用いて説明する。図5Aは、本実施の形態における記憶回路の構成例を示すブロック図である。図5Aに示す記憶回路は、複数の単位記憶回路MCともいう211と、第1の駆動回路XDRVともいう213xと、第2の駆動回路YDRVともいう213yと、複数のパルス変換回路213wと、駆動制御回路DCTLともいう213vと、を具備する。複数の単位記憶回路211は、行列方向に配置される。なお、単位記憶回路211が設けられる領域を記憶部MCAともいう212という。第1の駆動回路213xには、行アドレス信号信号XSELともいうが入力される。第1の駆動回路213xは、入力された行アドレス信号に従って1行以上の単位記憶回路211を選択し、選択した単位記憶回路211に選択信号を出力する機能を有する。第1の駆動回路213xは、例えばデコーダを用いて構成される。デコーダは、行毎に単位記憶回路211を選択する機能を有する。第2の駆動回路213yには、データ信号及び列アドレス信号信号YSELともいうが入力される。第2の駆動回路213yは、入力される列アドレス信号に従って1列以上の単位記憶回路211を選択し、選択した単位記憶回路211にデータ信号を出力する機能を有する。また、第2の駆動回路213yは、読み出し信号信号READともいうを出力し、読み出し信号により選択した単位記憶回路211に記憶されたデータを読み出す機能を有する。第2の駆動回路213yは、例えばデコーダ、複数のアナログスイッチ、読み出し信号出力回路、及び読み出し回路を用いて構成される。デコーダは、列毎に単位記憶回路211を選択する機能を有し、複数のアナログスイッチは、デコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有し、読み出し信号出力回路は、読み出し信号を生成して出力する機能を有し、読み出し回路は、読み出し信号により選択した単位記憶回路211に記憶されたデータを読み出す機能を有する。なお、読み出し信号の電圧は、書き込み信号の電圧より低くすることができる。駆動制御回路213vには、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路213vは、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、第1の駆動回路213x及び第2の駆動回路213yの動作を制御する信号を生成して出力する機能を有する。例えば、駆動制御回路213vは、アドレス信号に応じて複数の行アドレス信号を第1の駆動回路213xに出力し、複数の列アドレス信号を第2の駆動回路213yに出力する機能を有する。複数のパルス変換回路213wには、行アドレス信号又は列アドレス信号が入力される。なお、複数のパルス変換回路213wの数は、入力される行アドレス信号又は列アドレス信号と同じ数である。また、複数のパルス変換回路213wのそれぞれに入力される行アドレス信号又は列アドレス信号は、互いに異なる信号である。パルス変換回路213wは、入力される信号のパルス幅を変換する機能を有する。パルス変換回路213wとして上記実施の形態のパルス変換回路を用いることができる。例えば、行アドレス信号のパルス幅を変換する場合には、上記実施の形態2における構成2のパルス変換回路を用いることができ、列アドレス信号のパルス幅を変換する場合には、上記実施の形態2における構成3のパルス変換回路を用いることができる。さらに、単位記憶回路211の構成例について、図5Bを用いて説明する。図5Bは、単位記憶回路の構成例を示す回路図である。図5Bに示す単位記憶回路は、トランジスタ231と、容量素子232と、トランジスタ233と、を備える。トランジスタ231のソース及びドレインの一方には、データ信号が入力され、トランジスタ231のゲートには、選択信号が入力される。トランジスタ231は、選択用トランジスタとしての機能を有する。トランジスタ231としては、例えば上記実施の形態1に示すパルス変換回路における論理回路のN型トランジスタに適用可能なトランジスタを用いることができる。容量素子232は、第1の電極及び第2の電極を有し、容量素子232の第1の電極には、読み出し信号が入力され、容量素子232の第2の電極は、トランジスタ231のソース及びドレインの他方に電気的に接続される。容量素子232は、保持容量としての機能を有する。トランジスタ233のソース及びドレインの一方には、電圧Vcが入力され、トランジスタ233のソース及びドレインの他方の電圧が読み出されるデータ信号の電圧となり、トランジスタ233のゲートは、トランジスタ231のソース及びドレインの他方に電気的に接続される。なお、トランジスタ233のゲートと、容量素子232の第2の電極及びトランジスタ231のソース及びドレインの他方との電気的接続箇所をノードN41ともいう。また、電圧Vcは、所定の値の電圧である。また、トランジスタ233は、出力用トランジスタとしての機能を有する。トランジスタ233としては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層を含むトランジスタを用いることができる。次に、図5Bに示す単位記憶回路の動作例について、図5Cを用いて説明する。図5Cは、図5Bに示す単位記憶回路の動作例を説明するためのタイミングチャートである。データ書き込み動作を行う場合、例えば図5Cの期間251に示すように、行アドレス信号のパルスに従って選択信号がトランジスタ231のゲートに入力され、選択信号に従ってトランジスタ231がオン状態になり、列アドレス信号のパルスに従ってデータ信号が単位記憶回路に入力される。このとき、ノードN41の電圧がデータ信号に応じた値になり、単位記憶回路は、書き込み状態になる状態WRTともいう。なお、行アドレス信号のパルスと列アドレス信号のパルスの幅は異なり、列アドレス信号が変化し始めた後に行アドレス信号が変化し始める。よって、単位記憶回路が選択される前に、選択される単位記憶回路に書き込むためのデータ信号を設定することができる。その後、書き込んだデータの読み出し動作を行う場合、例えば図5Cの期間252に示すように、読み出し信号のパルスに従って、ノードN41の電圧が変化する。さらに、変化後のノードN41の電圧に応じてトランジスタ233がオン状態又はオフ状態になり、トランジスタ233のソース及びドレインの他方の電圧をデータ信号として読み出す。このとき、単位記憶回路は、読み出し状態状態RDともいうになる。以上が図5Bに示す単位記憶回路の動作例である。図5を用いて説明したように、本実施の形態の記憶回路の一例は、行アドレス信号及び列アドレス信号の一方の信号のパルス幅をパルス変換回路により変化させる構成である。上記構成にすることにより、回路面積を小さくすることができる。また、上記構成にすることにより、行アドレス信号が変化する前に列アドレス信号を変化させることができるため、所望のデータ以外のデータが単位記憶回路に書き込まれてしまうといった動作不良を抑制することができる。実施の形態4本実施の形態では、上記実施の形態3の記憶回路を備えた半導体装置の一例として、無線通信によりデータ通信が可能な半導体装置について説明する。本実施の形態における半導体装置の構成例について、図6を用いて説明する。図6は、本実施の形態における半導体装置の構成例を示すブロック図である。図6に示す半導体装置は、アンテナ回路ANTともいう301と、電源回路PWRGともいう302と、復調回路DMODともいう303と、記憶制御回路MCTLともいう304と、記憶回路MEMORYともいう305と、符号化回路ENCDともいう306と、変調回路MODともいう307と、を具備する。図6に示す半導体装置は、無線通信装置リーダライタ、または質問器など、無線により通信が可能なものなどの外部の回路とアンテナ回路301を介して無線信号の送受信を行う。アンテナ回路301は、搬送波の送受信を行う機能を有する。電源回路302は、アンテナ回路301が受信した搬送波に基づく電圧を用いて電源電圧を生成する機能を有する。復調回路303は、アンテナ回路301が受信した搬送波を復調し、データ信号を抽出する機能を有する。記憶制御回路304は、復調されたデータ信号を元に書き込み制御信号、読み出し制御信号、及びアドレス信号などのアクセス信号を生成する機能を有する。記憶回路305には、データが記憶される。記憶回路305としては、例えばROMReadOnlyMemory及びRAMRandomAccessMemoryの一つ又は複数を用いることができる。符号化回路306は、記憶回路305から読み出されたデータ信号を符号化する機能を有する。変調回路307は、符号化されたデータ信号を変調し、アンテナ回路301から搬送波として送信するためのデータ信号を生成する機能を有する。次に、図6に示す半導体装置の動作例について説明する。まず、アンテナ回路301が搬送波を受信すると、アンテナ回路301により受信した搬送波に応じて電圧が生成される。アンテナ回路301にて生成された電圧は、電源回路302及び復調回路303に入力される。電源回路302は、アンテナ回路301にて生成された電圧を元に電源電圧を生成し、生成した電源電圧を、復調回路303、記憶制御回路304、記憶回路305、符号化回路306、及び変調回路307に出力する。また、復調回路303は、アンテナ回路301から入力された電圧の信号を復調し、データ信号を抽出し、抽出したデータ信号を記憶制御回路304に出力する。記憶制御回路304は、データ信号に従って、アクセス信号を生成する。さらに、アクセス信号に従って、記憶回路305は、データの書き込み又はデータの読み出しを行う。さらに、記憶回路305から読み出されたデータ信号を符号化回路306により符号化する。さらに、符号化されたデータ信号に応じて変調回路307によりアンテナ回路301から送信する搬送波を変調する。以上が図6に示す半導体装置の動作の一例である。図6を用いて説明したように、本実施の形態の半導体装置は、無線によりデータの送受信が可能な半導体装置である。上記半導体装置に上記実施の形態の記憶回路を用いることにより、回路面積が小さく、信頼性の高い半導体装置を提供することができる。実施の形態5本実施の形態では、上記実施の形態に示すパルス変換回路、記憶回路、又は半導体装置における酸化物半導体層を含むトランジスタに適用可能なトランジスタについて説明する。本実施の形態に示す酸化物半導体層を含むトランジスタは、高純度化することにより、真性I型ともいう、又は実質的に真性にさせた酸化物半導体層を有するトランジスタである。高純度化とは、酸化物半導体層中の水素を極力排除すること、及び酸化物半導体層に酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することの少なくとも一方を含む概念である。本実施の形態のトランジスタの構造例について、図7を用いて説明する。図7は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。図7Aに示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。図7Aに示すトランジスタは、導電層401aと、絶縁層402aと、酸化物半導体層403aと、導電層405aと、導電層406aと、を含む。導電層401aは、基板400aの上に設けられ、絶縁層402aは、導電層401aの上に設けられ、酸化物半導体層403aは、絶縁層402aを介して導電層401aの上に設けられ、導電層405a及び導電層406aは、酸化物半導体層403aの一部の上にそれぞれ設けられる。さらに、図7Aにおいて、トランジスタの酸化物半導体層403aの上面の一部上面に導電層405a及び導電層406aが設けられていない部分は、酸化物絶縁層407aに接する。図7Bに示すトランジスタは、ボトムゲート構造の一つであるチャネル保護型チャネルストップ型ともいうトランジスタであり、逆スタガ型トランジスタともいう。図7Bに示すトランジスタは、導電層401bと、絶縁層402bと、酸化物半導体層403bと、絶縁層427と、導電層405bと、導電層406bと、を含む。導電層401bは、基板400bの上に設けられ、絶縁層402bは、導電層401bの上に設けられ、酸化物半導体層403bは、絶縁層402bを介して導電層401bの上に設けられ、絶縁層427は、絶縁層402b及び酸化物半導体層403bを介して導電層401bの上に設けられ、導電層405b及び導電層406bは、絶縁層427を介して酸化物半導体層403bの一部の上にそれぞれ設けられる。また、導電層401bを酸化物半導体層403bの全てと重なる構造にすることもできる。導電層401bを酸化物半導体層403bの全てと重なる構造にすることにより、酸化物半導体層403bへの光の入射を抑制することができる。また、これに限定されず、導電層401bを酸化物半導体層403bの一部と重なる構造にすることもできる。図7Cに示すトランジスタは、ボトムゲート構造のトランジスタの一つである。図7Cに示すトランジスタは、導電層401cと、絶縁層402cと、酸化物半導体層403cと、導電層405cと、導電層406cと、を含む。導電層401cは、基板400cの上に設けられ、絶縁層402cは、導電層401cの上に設けられ、導電層405c及び導電層406cは、絶縁層402cの一部の上に設けられ、酸化物半導体層403cは、絶縁層402c、導電層405c、及び導電層406cを介して導電層401cの上に設けられる。また、導電層401cを酸化物半導体層403cの全てと重なる構造にすることもできる。導電層401cを酸化物半導体層403cの全てと重なる構造にすることにより、酸化物半導体層403cへの光の入射を抑制することができる。また、これに限定されず、導電層401cを酸化物半導体層403cの一部と重なる構造にすることもできる。さらに、図7Cにおいて、トランジスタにおける酸化物半導体層403cの上面及び側面は、酸化物絶縁層407cに接する。なお、図7A乃至図7Cにおいて、酸化物絶縁層の上に保護絶縁層を設けてもよい。図7Dに示すトランジスタは、トップゲート構造のトランジスタの一つである。図7Dに示すトランジスタは、導電層401dと、絶縁層402dと、酸化物半導体層403dと、導電層405d及び導電層406dと、を含む。酸化物半導体層403dは、絶縁層447を介して基板400dの上に設けられ、導電層405d及び導電層406dは、それぞれ酸化物半導体層403dの一部の上に設けられ、絶縁層402dは、酸化物半導体層403d、導電層405d、及び導電層406dの上に設けられ、導電層401dは、絶縁層402dを介して酸化物半導体層403dの上に設けられる。基板400a乃至基板400dとしては、例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。また、基板400a乃至基板400dとして、セラミック基板、石英基板、又はサファイア基板などの絶縁体でなる基板を用いることもできる。また、基板400a乃至基板400dとして、結晶化ガラスを用いることもできる。また、基板400a乃至基板400dとして、プラスチック基板を用いることもできる。また、基板400a乃至基板400dとして、シリコンなどの半導体基板を用いることもできる。図7Dに示す絶縁層447は、基板400dからの不純物元素の拡散を防止する下地層としての機能を有する。絶縁層447としては、例えば窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層を用いることができる。また、絶縁層447に適用可能な材料の層の積層により絶縁層447を構成することもできる。また、絶縁層447として、遮光性を有する材料の層と、上記絶縁層447に適用可能な材料の層との積層を用いることもできる。また、遮光性を有する材料の層を用いて絶縁層447を構成することにより、酸化物半導体層403dへの光の入射を抑制することができる。なお、図7A乃至図7Cに示すトランジスタにおいて、図7Dに示すトランジスタと同様に、基板とゲート電極としての機能を有する導電層の間に絶縁層を設けてもよい。さらに、図7A乃至図7Dに示すトランジスタの各構成要素ついて説明する。導電層401a乃至導電層401dのそれぞれは、トランジスタのゲート電極としての機能を有する。導電層401a乃至導電層401dとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層401a乃至導電層401dの形成に適用可能な材料の層の積層により、導電層401a乃至導電層401dを構成することもできる。絶縁層402a乃至絶縁層402dのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。絶縁層402a乃至絶縁層402dとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層402a乃至絶縁層402dに適用可能な材料の層の積層により絶縁層402a乃至絶縁層402dを構成することもできる。絶縁層402a乃至絶縁層402dに適用可能な材料の層は、例えばプラズマCVD法又はスパッタリング法などを用いて形成される。例えば、プラズマCVD法により窒化シリコン層を形成し、プラズマCVD法により窒化シリコン層の上に酸化シリコン層を形成することにより絶縁層402a乃至絶縁層402dを構成することができる。酸化物半導体層403a乃至酸化物半導体層403dのそれぞれは、トランジスタのチャネル形成層としての機能を有する。酸化物半導体層403a乃至酸化物半導体層403dに適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。四元系金属酸化物としては、例えばIn-Sn-Ga-Zn-O系金属酸化物などを用いることができる。三元系金属酸化物としては、例えばIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、又はSn-Al-Zn-O系金属酸化物などを用いることができる。二元系金属酸化物としては、例えばIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属酸化物、In-Mg-O系金属酸化物、又はIn-Sn-O系金属酸化物などを用いることができる。また、酸化物半導体としては、例えばIn-O系金属酸化物、Sn-O系金属酸化物、又はZn-O系金属酸化物などを用いることもできる。また、酸化物半導体としては、上記酸化物半導体として適用可能な金属酸化物にSiO2を含む酸化物を用いることもできる。In-Zn-O系金属酸化物を用いる場合、例えば、In:Zn=50:1乃至In:Zn=1:2モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=1:4、好ましくはIn:Zn=20:1乃至In:Zn=1:1モル数比に換算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2、さらに好ましくはIn:Zn=15:1乃至In:Zn=1.5:1モル数比に換算するとIn2O3:ZnO=15:2乃至In2O3:ZnO=3:4の組成比である酸化物ターゲットを用いてIn-Zn-O系金属酸化物の半導体層を形成することができる。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=P:Q:Rのとき、R>1.5PQとする。Inの量を多くすることにより、トランジスタの移動度を向上させることができる。また、酸化物半導体として、InMO3ZnOmmは0より大きい数で表記される材料を用いることができる。ここで、Mは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。例えばMとしては、Ga、Ga及びAl、Ga及びMn、又はGa及びCoなどが挙げられる。導電層405a乃至導電層405d及び導電層406a乃至導電層406dのそれぞれは、トランジスタのソース電極又はトランジスタのドレイン電極としての機能を有する。導電層405a乃至導電層405d及び導電層406a乃至導電層406dとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層405a乃至導電層405d、及び導電層406a乃至導電層406dに適用可能な材料の層の積層により導電層405a乃至導電層405d、及び導電層406a乃至導電層406dのそれぞれを構成することができる。例えば、アルミニウム又は銅の金属層と、チタン、モリブデン、又はタングステンなどの高融点金属層との積層により導電層405a乃至導電層405d及び導電層406a乃至導電層406dを構成することができる。また、複数の高融点金属層の間にアルミニウム又は銅の金属層が設けられた積層により導電層405a乃至導電層405d、及び導電層406a乃至導電層406dを構成することもできる。また、ヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているアルミニウム層を用いて導電層405a乃至導電層405d、及び導電層406a乃至導電層406dを構成することにより、耐熱性を向上させることができる。また、導電層405a乃至導電層405d及び導電層406a乃至導電層406dとして、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、若しくは酸化インジウム酸化亜鉛合金In2O3―ZnO、又はこれらの金属酸化物に酸化シリコンを含むものを用いることができる。さらに導電層405a乃至導電層405d及び導電層406a乃至導電層406dの形成に用いられる材料を用いて他の配線を形成してもよい。絶縁層427は、トランジスタのチャネル形成層を保護する層チャネル保護層ともいうとしての機能を有する。絶縁層427としては、例えば絶縁層447に適用可能な材料の層を用いることができる。また、絶縁層427に適用可能な材料の層の積層により絶縁層427を構成することもできる。酸化物絶縁層407a及び酸化物絶縁層407cとしては、酸化物絶縁層を用いることができ、例えば酸化シリコン層などを用いることができる。また、酸化物絶縁層407a及び酸化物絶縁層407cに適用可能な材料の層の積層により酸化物絶縁層407a及び酸化物絶縁層407cを構成することもできる。さらに、本実施の形態のトランジスタの作製方法の一例として、図7Aに示すトランジスタの作製方法例について、図8A乃至図8Dを用いて説明する。図8A乃至図8Dは、図7Aに示すトランジスタの作製方法例を説明するための断面模式図である。まず、基板400aを準備し、基板400aの上に第1の導電膜を形成し、第1の導電膜を選択的にエッチングすることにより導電層401aを形成する図8A参照。例えば、第1のフォトリソグラフィ工程により第1の導電膜の一部の上に第1のレジストマスクを形成し、第1のレジストマスクを用いて第1の導電膜をエッチングすることにより導電層401aを形成することができる。なお、この場合、導電層401aの形成後に第1のレジストマスクを除去する。例えば、導電層401aに適用可能な材料の膜を用いて第1の導電膜を形成することができる。また、第1の導電膜に適用可能な材料の膜を積層させ、第1の導電膜を形成することもできる。なお、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、多階調マスクを用いてレジストマスクを形成してもよい。多階調マスクは、透過した光が複数の強度となる露光マスクである。多階調マスクを用いることにより、膜厚の異なる部分を有するレジストマスクを形成することができるため、一つのレジストマスクを用いて複数種のエッチングを連続して行うことができるため、製造コストを低減することができる。次に、導電層401aの上に第1の絶縁膜を形成することにより絶縁層402aを形成し、絶縁層402aの上に酸化物半導体膜を形成し、その後酸化物半導体膜のエッチング及び第1の加熱処理を行うことにより酸化物半導体層403aを形成する図8B参照。例えば、スパッタリング法やプラズマCVD法などを用いて第1の絶縁膜を形成することができる。例えば、高密度プラズマCVD法例えばμ波例えば、周波数2.45GHzのμ波を用いた高密度プラズマCVD法を用いて第1の絶縁膜を形成することにより、絶縁層402aを緻密にすることができ、絶縁層402aの絶縁耐圧を向上させることができる。また、絶縁層402aに適用可能な材料の膜を用いて第1の絶縁膜を形成することができる。また、第1の絶縁膜に適用可能な材料の膜を積層させ、第1の絶縁膜を形成することもできる。また、スパッタリング法を用いて酸化物半導体膜を形成することができる。なお、このとき、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。また、酸化物半導体層403aに適用可能な酸化物半導体材料を用いて酸化物半導体膜を形成することができる。例えば、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。なお、用いられる酸化物ターゲットにおける、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合充填率ともいうは、90以上100以下、さらには95以上99.9以下であることが好ましい。充填率の高いターゲットを用いることにより、緻密な酸化物半導体膜を形成することができる。また、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いて酸化物半導体膜を形成することが好ましい。また、酸化物半導体膜を形成する前に、予備加熱を行ってもよい。上記予備加熱を行うことにより、絶縁層402a及び酸化物半導体膜の水素、水分などの不純物を脱離することができる。また、予備加熱室にて上記予備加熱を行う場合、予備加熱室に設ける排気手段として例えばクライオポンプを用いることが好ましい。また、基板400aを減圧状態にし、基板400aの温度を100°C以上600°C以下、好ましくは200°C以上400°C以下として酸化物半導体膜を形成してもよい。基板400aを加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。また、例えば吸着型の真空ポンプなどを用いて酸化物半導体膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いて成膜室内の残留水分を除去することもできる。また、酸化物半導体膜を形成する前に、逆スパッタを行うことにより、絶縁層402aの表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、アルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧を印加し、プラズマを形成して基板の表面を改質する方法である。また、例えば、第2のフォトリソグラフィ工程により酸化物半導体膜の一部の上に第2のレジストマスクを形成し、第2のレジストマスクを用いて酸化物半導体膜をエッチングすることができる。なお、この場合酸化物半導体膜のエッチング後に第2のレジストマスクを除去する。このとき、例えばドライエッチング、ウェットエッチング、又はドライエッチング及びウェットエッチングの両方を用いて酸化物半導体膜をエッチングすることができる。また、例えば燐酸と酢酸と硝酸を混ぜた溶液などをエッチング液として用いることにより酸化物半導体膜をエッチングすることができる。また、エッチング液としてITO07N関東化学社製を用いて酸化物半導体膜をエッチングしてもよい。また、例えば400°C以上750°C以下、又は400°C以上基板の歪み点未満の温度で第1の加熱処理を行う。第1の加熱処理により脱水化又は脱水素化を行うことができる。なお、加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGRTAGasRapidThermalAnneal装置又はLRTALampRapidThermalAnneal装置などのRTARapidThermalAnneal装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体例えば窒素を用いることができる。例えば、第1の加熱処理として、650°C~700°Cに加熱した不活性ガス中で数分間加熱する方式のGRTAを行ってもよい。なお、第1の加熱処理に用いるガスに水、水素などが含まれないことが好ましい。例えばガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、すなわち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理で酸化物半導体層を加熱した後、その加熱温度を維持しながら又はその加熱温度から降温する過程で、第1の加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下の雰囲気を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、酸化物半導体層403aに酸素が供給され、酸化物半導体層403aを高純度化させることができる。なお、酸化物半導体膜を形成し、酸化物半導体膜のエッチングを行った後に第1の加熱処理を行ってもよい。また、酸化物半導体膜を形成し、第1の加熱処理を行った後に酸化物半導体膜のエッチングを行ってもよい。また、上記以外にも、酸化物半導体層形成後であれば、酸化物半導体層403aの上に導電層405a及び導電層406aを形成した後、又は導電層405a及び導電層406aの上に酸化物絶縁層407aを形成した後に第1の加熱処理を行ってもよい。また、酸化物半導体膜を2回に分けて成膜し、それぞれの酸化物半導体膜を成膜した後に加熱処理を行うことにより、膜表面に対して垂直にc軸配向した結晶領域を有する酸化物半導体膜を形成してもよい。例えば、膜厚が3nm以上15nm以下の第1の酸化物半導体膜を成膜し、さらに第1の加熱処理として、窒素、酸素、希ガス、又は乾燥エアの雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の加熱処理を行い、表面を含む領域に結晶領域板状結晶を含むを有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成する。さらに第2の加熱処理として、450°C以上850°C以下、好ましくは600°C以上700°C以下の加熱処理を行い、第1の酸化物半導体膜を結晶成長の種として、第1の酸化物半導体膜から第2の酸化物半導体膜にかけて上方に向かって結晶成長させ、第2の酸化物半導体膜の全体を結晶化させることにより、膜表面に対して垂直にc軸配向した結晶領域を有する酸化物半導体膜を形成することができる。上記酸化物半導体膜は、1層のみの酸化物半導体膜を形成する場合と比較して膜厚が厚い。次に、絶縁層402a及び酸化物半導体層403aの上に第2の導電膜を形成し、第2の導電膜を選択的にエッチングすることにより導電層405a及び導電層406aを形成する図8C参照。例えば、第3のフォトリソグラフィ工程により第2の導電膜の一部の上に第3のレジストマスクを形成し、第3のレジストマスクを用いて第2の導電膜をエッチングすることにより導電層405a及び導電層406aを形成することができる。なお、この場合導電層405a及び導電層406aの形成後に第3のレジストマスクを除去する。例えば、導電層405a及び導電層406aに適用可能な材料の膜を用いて第2の導電膜を形成することができる。また、第2の導電膜に適用可能な材料の膜を積層させ、第2の導電膜を形成することもできる。第2の導電膜としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の膜を用いることができる。また、第2の導電膜に適用可能な膜の積層膜により第2の導電膜を形成することができる。なお、紫外線やKrFレーザ光やArFレーザ光を用いた露光処理により第3のレジストマスクを形成することが好ましい。酸化物半導体層403aの上で隣り合う導電層405aの下端部と導電層406aの下端部との間隔幅により、後に形成されるトランジスタのチャネル長Lが決定される。なお、第3のレジストマスクの形成の際にチャネル長L=25nm未満となるように露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることができる。また、導電層405a及び導電層406aを形成した後の工程で予備加熱を行ってもよい。上記予備加熱は、上記予備加熱と同様に行うことができる。次に、酸化物半導体層403aに接するように酸化物絶縁層407aを形成する。例えば、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、水又は水素などの不純物が混入しない方法例えばスパッタリング法などを用いて酸化物半導体層403a、導電層405a、及び導電層406aの上に第2の絶縁膜を形成することにより酸化物絶縁層407aを形成することができる。水又は水素などの不純物が混入しない方法を用いて酸化物絶縁層407aを形成することにより、酸化物半導体層のバックチャネルの抵抗の低下を抑制することができる。また、酸化物絶縁層407a形成時の基板温度は、室温以上300°C以下であることが好ましい。また、例えば酸化シリコンターゲット又はシリコンターゲットなどを用いて第2の絶縁膜を形成することができる。例えば、シリコンターゲットを用い、酸素を含む雰囲気下でスパッタリング法により、第2の絶縁膜として酸化シリコン膜を形成することができる。また、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いて第2の絶縁膜を形成することが好ましい。また、酸化物絶縁層407aを形成する前にN2O、N2、又はArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層403aの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、酸化物絶縁層407aを形成することが好ましい。さらに、酸化物絶縁層407aを形成した後に不活性ガス雰囲気下、又は酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行ってもよい。例えば、第2の加熱処理として、窒素雰囲気下で250°C、1時間の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層403aの上面の一部が酸化物絶縁層407aと接した状態で加熱される。以上の工程を経ることによって、水素、水分、水酸基、又は水素化物水素化合物ともいうなどの不純物を酸化物半導体層から意図的に排除し、且つ酸素を酸化物半導体層に供給することができる。よって、酸化物半導体層は高純度化する。以上の工程でトランジスタが作製される図8D参照。また、酸化物絶縁層407aとして欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の第2の加熱処理によって酸化物半導体層403a中に含まれる水素、水分、水酸基、又は水素化物などの不純物を酸化物絶縁層407aに拡散させ、酸化物半導体層403a中に含まれる該不純物をより低減させる効果を奏する。また、酸化物絶縁層407aの上にさらに保護絶縁層を形成してもよい。例えば、RFスパッタリング法を用いて絶縁膜を形成することにより保護絶縁層を形成する。RFスパッタリング法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。以上が図7Aに示すトランジスタの作製方法の一例である。なお、本実施の形態のトランジスタの作製方法では、酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば2.45GHzの高密度プラズマにより酸素ドーピング処理を行ってもよい。なお、ゲート絶縁層としての機能を有する絶縁層形成後、酸化物半導体膜成膜後、第1の加熱処理後、ソース電極又はドレイン電極としての機能を有する導電層形成後、又は酸化物絶縁層形成後に酸素ドーピング処理を行うことができる。酸素ドーピング処理を行うことにより作製されるトランジスタの電気特性のばらつきを低減することができる。なお、図7Aに示すトランジスタの作製方法の一例を示したが、これに限定されず、例えば図7B乃至図7Dに示す各構成要素において、名称が図7Aに示す各構成要素と同じであり且つ機能の少なくとも一部が図7Aに示す各構成要素と同じであれば、図7Aに示すトランジスタの作製方法の一例の説明を適宜援用することができる。図7及び図8を用いて説明したように、本実施の形態のトランジスタは、ゲート電極としての機能を有する第1の導電層と、ゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して第1の導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース電極及びドレイン電極の一方としての機能を有する第2の導電層と、酸化物半導体層に電気的に接続され、ソース電極及びドレイン電極の他方としての機能を有する第3の導電層と、を含み、該酸化物半導体層は、酸化物絶縁層に接する構造である。また、チャネルが形成される酸化物半導体層は、高純度化させることによりI型又は実質的にI型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅1μmあたりのオフ電流を10aA1×10-17A以下にすること、さらにはチャネル幅1μmあたりのオフ電流を1aA1×10-18A以下、さらにはチャネル幅1μmあたりのオフ電流を10zA1×10-20A以下、さらにはチャネル幅1μmあたりのオフ電流を1zA1×10-21A以下、さらには100yA1×10-22A以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのオフ電流の下限値は、約10-30A/μmであると見積もられる。さらに、特性評価用素子でのオフ電流の測定値について以下に説明する。特性評価用素子として用いるL/W=3μm/10000μmのトランジスタの初期特性ゲート及びソースの間の電圧電圧VGともいうとソース及びドレインの間の電流電流IDとの関係を図9に示す。なお、測定において、基板温度を室温とし、ソース-ドレイン間電圧以下、ドレイン電圧または電圧VDというを1V又は10Vとし、ゲート及びソースの間の電圧を-20V~20Vとした。図9に示すように、L/W=3μm/10000μmのトランジスタは、エンハンスメント型になり、該トランジスタでは、ドレイン電圧が1V及び10Vにおけるオフ電流が1×10-13[A]以下であり、測定機半導体パラメータアナライザ、Agilent4156C;Agilent社製の分解能100fA以下となっている。さらに、別の特性評価用回路によるリーク電流測定を用いた、本実施の形態のトランジスタの一例のオフ電流の値の算出例について以下に説明する。まず、特性評価用回路の構成について、図10を用いて説明する。図10は、特性評価用回路の構成を示す回路図である。図10に示す特性評価用回路は、複数の測定系801を備える。複数の測定系801は、互いに並列に接続される。ここでは、一例として8個の測定系801が並列に接続される構成とする。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815と、を含む。トランジスタ811のソース及びドレインの一方には、電圧V1が入力され、トランジスタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷注入用のトランジスタである。トランジスタ812のソース及びドレインの一方は、トランジスタ811のソース及びドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。トランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。容量素子813の第1の電極は、トランジスタ811のソース及びドレインの他方に接続され、容量素子813の第2の電極には、電圧V2が入力される。ここでは、電圧V2として0Vが入力される。トランジスタ814のソース及びドレインの一方には、電圧V3が入力され、トランジスタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方、トランジスタ812のソース及びドレインの一方、並びに容量素子813の第1の電極との接続箇所をノードAともいう。トランジスタ815のソース及びドレインの一方は、トランジスタ814のソース及びドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。なお、ここでは、電圧Vext_cとして0.5Vが入力される。さらに、測定系801は、トランジスタ814のソース及びドレインの他方と、トランジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして出力する。ここでは、トランジスタ811の一例として、酸化物半導体層を含み、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。また、トランジスタ814及びトランジスタ815の一例として、酸化物半導体層を含み、チャネル長L=3μm、チャネル幅W=100μmのトランジスタを用いる。また、トランジスタ812の一例として、酸化物半導体層を含み、酸化物半導体層の上部にソース電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とのオーバーラップ領域を設けず、幅1μmのオフセット領域を有するボトムゲート構造のトランジスタを用いる。オフセット領域を設けることにより、寄生容量を低減することができる。さらにトランジスタ812としては、チャネル長L及びチャネル幅Wの異なる6条件のトランジスタを用いる表1参照。図10に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。電荷注入用のトランジスタを設けない場合には、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態にする必要があるが、オン状態からオフ状態の定常状態に到るまでに時間を要するような素子では、測定に時間を要してしまう。また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Wを、電荷注入用のトランジスタのチャネル幅Wよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、リーク電流評価用トランジスタのチャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。一方、電荷注入用トランジスタのチャネル幅Wを、リーク電流評価用トランジスタのチャネル幅Wよりも小さくすることにより、電荷注入用トランジスタのリーク電流を相対的に小さくすることができる。また、電荷注入の際に、電荷注入用トランジスタのチャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響も小さい。また、図10に示すように、複数の測定系を並列接続させた構造にすることにより、より正確に特性評価回路のリーク電流を算出することができる。次に、図10に示す特性評価回路を用いた、本実施の形態のトランジスタの一例のオフ電流の値の算出方法について説明する。まず、図10に示す特性評価回路のリーク電流測定方法について、図11を用いて説明する。図11は、図10に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図10に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。まず、書き込み期間において、電圧Vext_bとして、トランジスタ812がオフ状態となるような電圧VL-3Vを入力する。また、電圧V1として、書き込み電圧Vwを入力した後、電圧Vext_aとして、一定期間トランジスタ811がオン状態となるような電圧VH5Vを入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジスタ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧VSS0Vを入力する。その後、保持期間において、ノードAが保持する電荷量の変化に起因して生じるノードAの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ812のソース電極とドレイン電極との間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電圧の変化量の測定とを行うことができる。このとき、ノードAの電荷の蓄積及びノードAの電圧の変化量の測定蓄積及び測定動作ともいうを繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を入力し、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を入力し、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電圧VAは、出力電圧Voutの関数として式1のように表される。また、ノードAの電荷QAは、ノードAの電圧VA、ノードAに接続される容量CA、定数constを用いて、式2のように表される。ここで、ノードAに接続される容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは、式3のように表される。なお、ここでは、一例として、Δtを約54000secとする。このように、ノードAに接続される容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めることができるため、特性評価回路のリーク電流を求めることができる。次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値を示す。図12に、一例として、条件4、条件5、及び条件6における上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力電圧Voutとの関係を示す。図13に、上記測定に係る経過時間Timeと、該測定によって算出された電流IAとの関係を示す。測定開始後から出力電圧Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図14に、上記測定により得られた値から見積もられた条件1乃至条件6におけるノードAの電圧とリーク電流の関係を示す。図14では、例えば条件4において、ノードAの電圧が3.0Vの場合、リーク電流は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。また、図15乃至図17に、85°C、125°C、及び150°Cにおける上記測定により見積もられた条件1乃至条件6におけるノードAの電圧とリーク電流の関係を示す。図15乃至図17に示すように、150°Cの場合であっても、リーク電流は、100zA/μm以下であることがわかる。以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、上記トランジスタのオフ電流が十分に小さいことがわかる。また、上記トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。実施の形態6本実施の形態では、上記実施の形態の記憶回路の構造例について説明する。本実施の形態における記憶回路の構造例について、図18及び図19を用いて説明する。図18及び図19は、本実施の形態における記憶回路の構造例を示す図であり、図18Aは、パルス変換回路の平面模式図であり、図18Bは、図18Aにおける線分A-Bの断面模式図であり、図19Aは、単位記憶回路の平面模式図であり、図19Bは、図19Aにおける線分C-Dの断面模式図であり、図19Cは、図19Aにおける線分E-Fの断面模式図である。なお、図18及び図19では、酸化物半導体層を含むトランジスタの一例として、上記実施の形態における、図7Aを用いて説明した構造のトランジスタを用いる場合を示す。図18及び図19に示す記憶回路は、半導体層502a乃至半導体層502cと、絶縁層505と、導電層506aと、導電層506bと、絶縁層507と、導電層508a乃至導電層508cと、絶縁層509と、半導体層510aと、半導体層510bと、導電層511a乃至導電層511hと、絶縁層512と、導電層513a乃至導電層513cと、を含む。半導体層502a乃至半導体層502cのそれぞれは、絶縁層501を介して基板500の一平面に設けられる。半導体層502aは、互いに離間して設けられた不純物領域503a及び不純物領域504aを含む。半導体層502aは、パルス変換回路におけるP型トランジスタのチャネル形成層としての機能を有する。また、不純物領域503aは、パルス変換回路におけるP型トランジスタのソース領域及びドレイン領域の一方としての機能を有する。また、不純物領域504aは、パルス変換回路におけるP型トランジスタのソース領域及びドレイン領域の他方としての機能を有する。半導体層502bは、単位記憶回路における保持容量の第1の電極としての機能を有する。半導体層502cは、互いに離間して設けられた不純物領域503b及び不純物領域504bを有する。半導体層502cは、単位記憶回路における出力用トランジスタのチャネル形成層としての機能を有する。また、不純物領域503bは、単位記憶回路における出力用トランジスタのソース領域及びドレイン領域の一方としての機能を有する。また、不純物領域504bは、単位記憶回路における出力用トランジスタのソース領域及びドレイン領域の他方としての機能を有する。絶縁層505は、半導体層502a乃至半導体層502c及び絶縁層501を介して基板500の一平面に設けられる。絶縁層505は、パルス変換回路におけるP型トランジスタのゲート絶縁層、単位記憶回路における保持容量の誘電体層、及び単位記憶回路における出力用トランジスタのゲート絶縁層としての機能を有する。導電層506aは、絶縁層505を介して半導体層502aに重畳する。導電層506aは、パルス変換回路におけるP型トランジスタのゲート電極としての機能を有する。導電層506bは、絶縁層505を介して半導体層502cに重畳する。導電層506bは、単位記憶回路における出力用トランジスタのゲート電極としての機能を有する。絶縁層507は、絶縁層505、導電層506a、及び導電層506bに積層される。絶縁層507は、平坦化絶縁層としての機能を有する。導電層508a及び導電層508bは、絶縁層507に積層される。導電層508aは、パルス変換回路におけるN型トランジスタのゲート電極としての機能を有する。導電層508bは、単位記憶回路における選択用トランジスタのゲート電極としての機能を有する。導電層508cは、絶縁層505及び絶縁層507を介して半導体層502bに重畳する。また、導電層508cは、単位記憶回路における保持容量の第2の電極としての機能を有する。絶縁層509は、絶縁層507及び導電層508a乃至導電層508cに積層される。絶縁層509は、パルス変換回路におけるN型トランジスタのゲート絶縁層及び単位記憶回路における選択用トランジスタのゲート絶縁層としての機能を有する。半導体層510aは、絶縁層509を介して導電層508aに重畳する。半導体層510aは、パルス変換回路におけるN型トランジスタのチャネル形成層としての機能を有する。半導体層510bは、絶縁層509を介して導電層508bに重畳する。半導体層510bは、単位記憶回路における選択用トランジスタのチャネル形成層としての機能を有する。導電層511aは、半導体層502aにおける不純物領域503aに電気的に接続される。導電層511aは、パルス変換回路におけるP型トランジスタのソース電極及びドレイン電極の一方としての機能を有する。導電層511bは、半導体層502bにおける不純物領域504a及び半導体層510aに電気的に接続される。導電層511bは、パルス変換回路におけるP型トランジスタのソース電極及びドレイン電極の他方、並びにパルス変換回路におけるN型トランジスタのソース電極及びドレイン電極の一方としての機能を有する。導電層511cは、半導体層510aに電気的に接続される。導電層511cは、パルス変換回路におけるN型トランジスタのソース電極及びドレイン電極の他方としての機能を有する。導電層511dは、半導体層510bに電気的に接続される。導電層511dは、単位記憶回路における選択用トランジスタのソース電極及びドレイン電極の一方としての機能を有する。導電層511eは、半導体層510bに電気的に接続される。導電層511eは、単位記憶回路における選択用トランジスタのソース電極及びドレイン電極の他方としての機能を有する。導電層511fは、半導体層502cにおける不純物領域503bに電気的に接続される。導電層511fは、単位記憶回路における出力用トランジスタのソース電極及びドレイン電極の一方としての機能を有する。導電層511gは、半導体層502cにおける不純物領域504bに電気的に接続される。導電層511gは、単位記憶回路における出力用トランジスタのソース電極及びドレイン電極の他方としての機能を有する。導電層511hは、絶縁層509に積層される。また、導電層511hは、単位記憶回路においてデータ信号が入力されるビット線としての機能を有する。絶縁層512は、絶縁層509、半導体層510a、半導体層510b、及び導電層511a乃至導電層511hに接する。導電層513aは、導電層508bに電気的に接続される。導電層513aは、単位記憶回路において行アドレス信号が入力されるワード線としての機能を有する。なお、導電層513aを必ずしも設けなくてもよく、導電層508bがワード線としての機能を有する構成にしてもよい。導電層513bは、導電層508cに電気的に接続される。導電層513bは、単位記憶回路において読み出し信号が入力される読み出し線としての機能を有する。なお、導電層513bを必ずしも設けなくてもよく、導電層508cが読み出し線としての機能を有する構成にしてもよい。導電層513cは、導電層511d及び導電層511hに電気的に接続される。基板500としては、図7Aにおける基板400aに適用可能な基板を用いることができる。絶縁層501としては、図7Dにおける絶縁層447に適用可能な材料の層を用いることができる。また、絶縁層501に適用可能な材料の層を積層して絶縁層501を構成してもよい。半導体層502a乃至半導体層502cとしては、元素周期表における第14族の半導体シリコンなどを含有する半導体層を用いることができる。不純物領域503a及び不純物領域504aは、P型の導電性を付与する不純物元素を添加することにより形成される。また、不純物領域503b及び不純物領域504bは、P型又はN型の導電性を付与する不純物元素を添加することにより形成される。P型の導電性を付与する不純物元素としては、例えばボロンなどを用いることができ、N型の導電性を付与する不純物元素としては、例えばリンなどを用いることができる。絶縁層505及び絶縁層509としては、図7Aにおける絶縁層402aに適用可能な材料の層を用いることができる。また、絶縁層505及び絶縁層509に適用可能な材料の層を積層して絶縁層505及び絶縁層509を構成してもよい。導電層506a、導電層506b、及び導電層508a乃至導電層508cとしては、例えば図7Aにおける導電層401aに適用可能な材料の層を用いることができる。また、導電層506a、導電層506b、及び導電層508a乃至導電層508cに適用可能な材料の層を積層して導電層506a、導電層506b、及び導電層508a乃至導電層508cを構成してもよい。絶縁層507としては、例えばポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また平坦化絶縁層としては、低誘電率材料low-k材料ともいうの層を用いることもできる。また、絶縁層507に適用可能な材料の層の積層により絶縁層507を構成することもできる。半導体層510a及び半導体層510bとしては、図7Aに示す酸化物半導体層403aに適用可能な材料の層を用いることができる。導電層511a乃至導電層511h、及び導電層513a乃至導電層513cとしては、図7Aにおける導電層405a又は導電層406aに適用可能な材料の層を用いることができる。また、導電層511a乃至導電層511h及び導電層513a乃至導電層513cに適用可能な材料の層を積層して導電層511a乃至導電層511h及び導電層513a乃至導電層513cを構成してもよい。絶縁層512としては、図7Aにおける酸化物絶縁層407aに適用可能な材料の層を用いることができる。また、絶縁層512に適用可能な層を積層して絶縁層512を構成してもよい。図18及び図19を用いて説明したように、本実施の形態の記憶回路は、同一基板上にパルス変換回路及び単位記憶回路を備える構造である。上記構造にすることにより同一工程でパルス変換回路及び単位記憶回路を作製することができるため、製造コストを低減することができる。なお、本実施の形態の記憶回路を、パルス変換回路及び単位記憶回路と、他の回路第1の駆動回路、第2の駆動回路、及び制御回路の一つ又は複数と、を同一基板上に備える構造としてもよい。実施の形態7本実施の形態では、上記実施の形態の無線通信により信号の送受信が可能な半導体装置を備えた情報媒体について説明する。本実施の形態における情報媒体の構成例について、図20を用いて説明する。図20は、本実施の形態における情報媒体の構成例を示す図である。図20Aに示す情報媒体は、個人情報が記載されたカード型証明書である。図20Aに示すカード型証明書は、チップ900を有する。図20Aに示すカード型証明書は、チップ900を設けることにより、偽造防止など、セキュリティ機能を向上させることができる。カード型証明書としては、例えば、免許証又は住民票などが挙げられる。チップ900は、信頼性が高いため、上記カード型証明書などの長い期間使用するものに好適である。図20Bに示す情報媒体は、チケット型情報媒体である。図20Bに示すチケット型情報媒体は、チップ901を有する。図20Bに示すチケット型情報媒体は、チップ901を設けることにより、チケット型情報媒体に記載された情報以外の情報をチップ901に記録しておくことができる。また、図20Bに示すチケット型情報媒体は、チップ901を設けることにより、偽造防止など、セキュリティ機能を向上させることができる。なお、チップ901は、信頼性が高いため、例えばチケットの一部に切り取り部を設け、チケット型情報媒体が不要になった際に、該切り取り部によりチップ901のみを切り取って回収し、チップ901のみを再利用することもできる。チケット型情報媒体としては、例えば紙幣又は乗車券、有価証券、若しくはその他の券などが挙げられる。図20Cに示す情報媒体は、コイン型情報媒体である。コイン型情報媒体は、チップ902を有する。図20Cに示すコイン型情報媒体は、チップ902を設けることにより、コイン型情報媒体に記載された情報以外の情報をチップ902に記録しておくことができる。また、図20Cに示すコイン型情報媒体は、チップ902を設けることにより、偽造防止など、セキュリティ機能を向上させることができる。コイン型情報媒体としては、例えば硬貨又は乗車券、有価証券、若しくはその他の券などが挙げられる。図20Dに示す情報媒体は、物品である。物品は、チップ903を有する。図20Dに示す物品は、チップ903を設けることにより、物品に記載された情報以外の情報をチップ903に記録しておくことができる。また、図20Dに示す物品は、チップ903を設けることにより、偽造防止など、セキュリティ機能を向上させることができる。なお、物品としては、特に限定されず、例えば電化製品又は生活用品など様々なものが挙げられる。チップ900乃至チップ903としては、例えば上記実施の形態に示す無線通信が可能な半導体装置を適用することができる。図20を用いて説明したように、本実施の形態の情報媒体の一例は、無線通信可能なチップを有する構成である。上記構成にすることにより、回路面積を小さくすることができる。また、上記構成にすることにより、無線通信によりチップが設けられた情報媒体の固有情報を読み出し、読み出した固有情報を利用することができる。これにより、情報媒体の管理が容易になり、また、セキュリティ性を向上させることができる。