基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層と、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される3本以上の制御電極とを備え、前記制御電極は、前記螺旋の外部に配置されている、メモリ用シフトレジスタ。基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層と、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される3本以上の制御電極と、を備えるメモリ用シフトレジスタ。前記制御電極は、前記螺旋の外部に配置されている、請求項2に記載のメモリ用シフトレジスタ。基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有する複数のチャネル層と、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される3本以上の制御電極とを備え、前記制御電極の各々は、前記螺旋の外部に配置されており、2つ以上の前記チャネル層内の電荷を転送するために使用される、メモリ用シフトレジスタ。前記制御電極は、三角格子状または四角格子状に配置されている、請求項4に記載のメモリ用シフトレジスタ。大容量なメモリ用シフトレジスタを提供する。一の実施形態によれば、メモリ用シフトレジスタは、基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層とを備える。さらに、前記装置は、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される3本以上の制御電極を備える。また、別の実施形態によれば、メモリ用シフトレジスタは、基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有する複数のチャネル層とを備える。さらに、前記装置は、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される3本以上の制御電極を備える。さらに、前記制御電極の各々は、前記螺旋の外部に配置されており、2つ以上の前記チャネル層内の電荷を転送するために使用される。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態のシフトレジスタ型メモリの構造を示す斜視図図1および平面図図1である。本実施形態のシフトレジスタ型メモリは、1つ以上のメモリ用シフトレジスタを備えている。図1には、本実施形態のメモリを構成する1つのシフトレジスタが示されている。図1のシフトレジスタは、半導体基板101上に形成されたチャネル層111と複数本の制御電極112とを備えている。図1のシフトレジスタは、このような制御電極112として、3本の制御電極1121~1123を備えている。半導体基板101は、例えばシリコン基板である。図1には、半導体基板101の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板101の主面に垂直なZ方向が示されている。半導体基板101は、本開示における基板の例である。チャネル層111は、半導体基板101の主面に垂直な軸Lの周りを回転する螺旋形状を有している。軸Lは、Z方向に平行である。チャネル層111は、例えばp型半導体で形成されている。チャネル層111の例としては、シリコン層、ゲルマニウム層、カーボン層などが挙げられる。チャネル層111は、いわゆるナノワイヤに相当する。符号Aは、チャネル層111の回転方向を示す。図1のチャネル層111は、図1の視点で左回り反時計回りに回転している。また、符号Hは、チャネル層111の高さを示し、符号D1は、チャネル層111の螺旋の直径を示す。高さHは、例えば1~10μmであり、直径D1は、例えば45~55nm例えば50nmである。また、符号Pは、チャネル層111の螺旋のピッチ、すなわち、螺旋1回転あたりのチャネル層111の高さの変化を示す。ピッチPは、例えば35~45nm例えば40nmである。なお、チャネル層111の断面形状は、例えば直径10nm程度の円形である。制御電極112は、軸Lに平行な方向に延びており、チャネル層111内の電荷を転送するために使用される。各制御電極112は、Z方向に延びる直線形状を有している。また、図1に示す3本の制御電極112は、互いに平行に延びており、チャネル層111を挟み込むように配置されている。制御電極112は例えば、TiN窒化チタンなどの金属または導電性金属化合物で形成されている。符号D2は、制御電極112の直径を示す。直径D2は、例えば25~35nm例えば30nmである。また、本実施形態のチャネル層111と制御電極112との距離は、例えば10nm程度である。本実施形態のシフトレジスタは、1つのチャネル層111の周りに、3本の制御電極112を備えている。そして、本実施形態では、螺旋の1周が、シフトレジスタの1桁に相当している。よって、本実施形態では、螺旋1周分のチャネル層111内に、1ビット分のデータが保持される。一方、本実施形態のシフトレジスタは、1つのチャネル層111の周りに、4本以上の制御電極112を備えていてもよい。例えば、1つのチャネル層111の周りに6本の制御電極112を配置する場合には、螺旋の1周を、シフトレジスタの1桁とする構成と、シフトレジスタの2桁とする構成のいずれも採用可能である。後者の構成には、前者の構成に比べて、メモリ容量が2倍になるという利点がある。本実施形態のシフトレジスタでは、3本の制御電極112に、それぞれ別個のドライブ回路が接続されている。そして、これらの制御電極112を位相をずらして制御することで、各制御電極112に対向したチャネル表面の電位を操作する。これにより、チャネル層111の螺旋に沿って電荷を順送りすることが可能となる。このようなシフト動作の詳細については、後述する。1シフトレジスタ型メモリの製造方法次に、図2、図3を参照し、第1実施形態のシフトレジスタ型メモリの製造方法を説明する。図2、図3は、第1実施形態のシフトレジスタ型メモリの製造方法を示す断面図である。まず、図2に示すように、半導体基板101上の全面に、層間絶縁膜102を堆積する。層間絶縁膜102は、例えばシリコン酸化膜である。本実施形態では、層間絶縁膜102の膜厚を、例えば1~10μmに設定する。次に、図2に示すように、層間絶縁膜102内に、半導体基板101に達する第1の開口部103を形成する。第1の開口部103の直径は、例えば50nmである。次に、図2に示すように、第1の開口部103内の底面に、金属粒子104を形成する。金属粒子104は、例えば金Au粒子である。金属粒子104は例えば、第1の開口部103内の底面に金薄膜を形成し、この金薄膜を加熱により凝集させることで形成される。金属粒子104は、チャネル層111を成長させるための金属触媒として使用される。次に、図3に示すように、CVDChemicalVaporDepositionにより、第1の開口部103内に、金属粒子104を基点としてナノワイヤを成長させる。その結果、第1の開口部103内にチャネル層111が形成される。チャネル層111は、図3に示すように、金属粒子104を上方に持ち上げる形で成長していく。チャネル層111が成長していく方向は、チャネル層111の結晶面の面方位で決まるため、チャネル層111は、Z方向に対し傾いた方向に成長させることができる。さらに、円筒形の第1の開口部103内で成長させることによって、チャネル層111の形状は、直線形状ではなく、螺旋形状となる。次に、図3に示すように、層間絶縁膜102内における第1の開口部103の周囲に、複数の第2の開口部105を形成する。第2の開口部105の直径は、例えば30nmである。また、第1の開口部103と第2の開口部105との距離は、例えば10nmである。次に、図3に示すように、第2の開口部105内に電極材を埋め込む。その結果、第2の開口部105内に制御電極112が形成される。こうして、第1実施形態のシフトレジスタ型メモリが製造される。このように、本実施形態のメモリ用シフトレジスタは、少ない工程数で簡単に製造することができる。2シフトレジスタ型メモリの動作次に、再び図1を参照し、第1実施形態のシフトレジスタ型メモリの動作について説明する。まず、チャネル層111内にデータを保持する保持状態について説明する。保持状態では、例えば、第1の制御電極1121に3Vを印加し、第2、第3の制御電極1122、1123に0Vを印加した状態とする。このとき、データとして蓄えられる電子にとっては、第1の制御電極1121付近のチャネル層111内のポテンシャルが最小となり、第2、第3の制御電極1122、1123付近のチャネル層111内のポテンシャルがそれよりも高くなる。よって、電子は、第1の制御電極1121付近のチャネル層111内に集まり、そこで保持される。次に、チャネル層111内でデータをシフトさせるシフト動作について説明する。例えば、データをZ方向にシフトさせる場合には、第1の制御電極1121に加えて第2の制御電極1122にも3Vを印加し、その後、第1の制御電極1121の電位を0Vに向けて徐々に低下させる。その結果、ポテンシャルの最小点が連続的に第1の制御電極1121付近から第2の制御電極1122付近に移行するため、チャネル層111内の電子は、第1の制御電極1121付近から第2の制御電極1122付近へと移動する。次に、同様の操作を、第2の制御電極1122と第3の制御電極1123との間や、第3の制御電極1123と第1の制御電極1121との間で行う。その結果、チャネル層111内の電子は、第1の制御電極1121付近、第2の制御電極1122付近、第3の制御電極1123付近、第1の制御電極1121付近の順に一周し、螺旋内を1段上方に登る。こうして、1桁のシフト動作が完了する。次に、本実施形態のシフトレジスタ型メモリの効果について説明する。従来の一般的なCCDデバイスでは、平面上に設けられたチャネル領域と、チャネル表面のポテンシャルを制御するために桁ごとに設けられた複数の電極とを制御することで、チャネル表面の電荷の転送を実現していた。しかしながら、これらの電極の個数が多ければ多いほど、電極を制御するための配線や周辺回路の面積が増大し、大容量化の妨げとなっていた。これに対し、本実施形態によれば、チャネル層111を螺旋状とすることで、桁ごとに制御電極112を設ける必要がなくなり、直線状の制御電極112でシフト動作を制御することができる。よって、本実施形態によれば、大容量メモリ向けのシフトレジスタを、少ない制御電極数で実現することができる。なお、チャネル層111の軸Lを、X方向やY方向に平行ではなく、Z方向に平行に設定することには、シフトレジスタのフットプリントを縮小し、シフトレジスタを高密度化できるという利点がある。また、本実施形態によれば、上記のような動作方法により、直線状の制御電極112でも電荷を確実に桁送りすることができる。よって、本実施形態によれば、動作の信頼性の高いシフトレジスタ型メモリを実現することができる。3第1実施形態の変形例次に、図1等を参照し、第1実施形態の種々の変形例について説明する。本実施形態のシフトレジスタは、1つのチャネル層111の周りに、3本ではなく、例えば4本の制御電極112を備えていてもよい。この場合、隣り合う桁同士は、保持状態においては3本の制御電極112で分離され、シフト動作時には2本の制御電極112で分離される。よって、制御電極112が4本の場合には、制御電極112が3本の場合に比べて、桁間でのデータの干渉を効果的に抑制することができる。また、本実施形態では、チャネル層111が、図1の視点で左回り反時計回りに回転しているが、図1の視点で右回り時計回りに回転していてもよい。また、本実施形態では、図1の制御電極112のうちの1本を第1の電極材で形成すると共に、残りの制御電極112を、第1の電極材と異なる仕事関数を有する第2の電極材で形成してもよい。第1の電極材の例としてはアルミニウム、第2の電極材の例としては白金が挙げられる。この場合、アルミニウムと白金の仕事関数の差異により、外部から制御電極112に電圧を印加し続けなくても、電子をアルミニウム電極付近に集めることができる。よって、保持状態における消費電力を低減することが可能となる。ただし、この例の場合には、シフト動作時に各制御電極111に印加する電圧を、各電極材の仕事関数の違いを考慮に入れて設定する必要がある。また、本実施形態では、制御電極112を、図1に示すように螺旋の外部に配置する代わりに、図4に示すように螺旋の内部に配置してもよい。図4は、第1実施形態の変形例のシフトレジスタ型メモリの構造を示す斜視図図4および平面図図4である。後者の構成には、チャネル層111同士を密に配置できるという利点がある。一方、前者の構成には、後述するように、チャネル層111同士で制御電極112を共有できるという利点がある。また、本実施形態では、チャネル層111の構造として、図5~図7に示す構造を採用してもよい。図5~図7は、チャネル層111の構造の具体例を示す概略図である。これらの図では、チャネル層111が、説明の便宜のため、直線状に延ばされた形で描かれている。図5に示すチャネル層111は、複数のGeゲルマニウム層121と、複数のSiシリコン層122を、螺旋の進行方向に沿って交互に有している。Ge層121は、第1材料で形成された第1領域の例であり、Si層122は、第1材料と異なる第2材料で形成された第2領域の例である。GeのバンドギャップはSiのバンドギャップよりも狭いため、チャネル層111内の電子はGe層121内に集まりやすい。よって、この例によれば、保持状態における消費電力を低減することが可能となる。図5に示すチャネル層111は、図2および図3に示す方法でチャネル層111を形成する際に、原料ガスであるSiH4ガスとGeH4ガスを交互に流すことで形成可能である。なお、図5の例では、SiとGeを用いたが、SiまたはGeの代わりにSiGeを用いてもよい。また、図5の例では、第1、第2材料はいずれもIV族半導体であるが、第1、第2材料は、その他の半導体や導体でもよい。第1、第2材料の少なくともいずれかは、例えばIIIV族化合物半導体やIIVI族化合物半導体でもよい。図5に示すチャネル層111は、複数のN型層123と、複数のP型層124を、螺旋の進行方向に沿って交互に有している。N型層123は、第1導電型の半導体で形成された第1領域の例であり、P型層124は、第1導電型と異なる第2導電型の半導体で形成された第2領域の例である。この例によれば、図5の例と同様に、保持状態における消費電力を低減することが可能となる。図6に示すチャネル層111は、図5に示すチャネル層111と同じ構造を有している。このチャネル層111を、例えば希釈O2雰囲気下で1000°Cに加熱すると、図6に示すように、Si層122が酸化されてSiO2層シリコン酸化膜125となる。SiO2層125の膜厚は、バリア膜として機能する厚さ、例えば、5nm程度に設定する。図6のチャネル層111では、Ge層121が、フラッシュメモリの浮遊ゲート電極と同様の機能を有する。すなわち、Ge層121内に、電荷を蓄積することが可能である。よって、図6のチャネル層111によれば、シフトレジスタを不揮発性メモリとして機能させることが可能となる。なお、図6の例では、第2材料は酸化膜であるが、第2材料はその他の絶縁膜でもよい。第2材料は、例えば窒化膜や高誘電体膜でもよい。図7に示すチャネル層111は、膜厚の厚い複数のSi層126と、膜厚の薄い複数のGe層127を、螺旋の進行方向に沿って交互に有している。このチャネル層111を例えば1000°Cで10秒間加熱すると、Ge層127のみが融解する。そして、このGe層127が、Si層126や周囲の層間絶縁膜SiO2膜102と相互拡散することで、図7に示すように、螺旋の進行方向に沿って連続的に並んだ複数のSiGeナノ粒子128が形成される。図7のチャネル層111では、電荷の移動方向に沿って一定周期ごとにエネルギー障壁が形成される。よって、図6のチャネル層111によれば、メモリのデータ保持特性の向上や、メモリの不揮発性を実現することができる。なお、図7の例では、ナノ粒子128を半導体で形成したが、ナノ粒子128は、金属や有機導電体などの導体で形成してもよい。以上、チャネル層111の種々の変形例を説明したが、チャネル層111は、図1に示すように、単一の材料で形成してもよい。この場合、チャネル層111は、半導体で形成してもよいし、導体で形成してもよい。このような導体の例としては、金属や、導電性金属化合物や、導電性高分子等の有機導電体が挙げられる。また、チャネル層111を形成する半導体は、p型半導体でもn型半導体でもよい。第2実施形態図8は、第2実施形態のシフトレジスタ型メモリの構造を示す断面図である。図8のシフトレジスタ型メモリは、半導体基板101と、層間絶縁膜102と、螺旋形状を有するチャネル層111と、直線形状を有する複数の制御電極112と、素子分離絶縁膜201と、拡散層202と、ゲート絶縁膜203と、転送ゲート電極204と、絶縁膜205と、コンタクトプラグ206と、ビット線配線207と、制御電極112用の配線301とを備えている。転送ゲート電極204は、ゲート絶縁膜203を介して、半導体基板101内のPウェル上に形成されている。転送ゲート電極204は、Y方向に延びており、ワード線として機能する。また、絶縁膜205は、転送ゲート電極204の側面および上面に形成されている。素子分離絶縁膜201は、半導体基板101内に形成されている。また、拡散層202は、N型層であり、転送ゲート電極204を挟むようにPウェル内に形成されている。拡散層202は、ソース/ドレイン領域として機能する。なお、本実施形態では、Pウェルに負電圧を与える。よって、PウェルとN型拡散層202は、逆バイアス状態となる。2つの拡散層202のうち、チャネル層111は、一方の拡散層202上に形成されており、コンタクトプラグ206は、他方の拡散層202上に形成されている。そして、ビット線配線207は、コンタクトプラグ206上に形成されている。ビット線配線207は、X方向に延びており、図示しないセンスアンプ回路に接続されている。また、層間絶縁膜102は、転送ゲート電極204等を覆うように、半導体基板101上に形成されている。本実施形態では、チャネル層111は、Pウェルには電気的に接続されておらず、下端部のみがN型拡散層202に接続されている。シフトレジスタ内部のチャネル部分は直接Pウェルには接していないため、従来のCCDで問題となったようなジャンクションリーク電流によるデータの劣化や消失の問題を回避できるという利点がある。制御電極112用の配線301は、制御電極112上に形成されており、Y方向に延びている。配線301については、図11、図12に示す第5、第6実施形態で詳細に説明する。1シフトレジスタ型メモリの動作本実施形態のシフトレジスタ型メモリは、上記のようなワード線204とビット線207を、それぞれ複数本備えている。そして、ワード線204とビット線207の交点ごとに、上記のようなチャネル層111が配置されている。以下、図8を参照し、このような構造を有する第2実施形態のシフトレジスタ型メモリの動作について説明する。まず、チャネル層111からのデータの読み出しについて説明する。読み出し時には、第1実施形態で説明したシフト動作により、チャネル層111内の電子が下方に転送される。この電子は、拡散層202に受け渡され、データとして読み出される。具体的な読み出し方法は、以下の通りである。まず、読み出し対象のチャネル層111に接続されたワード線204を選択する。次に、選択されたワード線204の電圧をONにして、このワード線204に接続された拡散層202を、リセット電圧に保持する。次に、このワード線204の電圧をOFFにする。次に、第1実施形態で説明したシフト動作により、チャネル層111内のデータを下方に1桁分転送し、チャネル層111の最下端のデータを拡散層202に移動させる。次に、ワード線204をONにしてビット線207の電位変化をセンスアンプで読み取ることで、拡散層202に蓄えられている電荷情報を読み出す。このような動作を繰り返すことで、チャネル層111内の全データを読み出すことができる。次に、チャネル層111へのデータの書き込みについて説明する。書き込みは、読み出しとは逆の手順で行われる。まず、書き込み対象のチャネル層111を選択するためのワード線204の電圧をONにして、拡散層202およびこれに接続されたチャネル層111の最下端内にデータを書き込む。次に、このワード線204の電圧をOFFにする。次に、第1実施形態で説明したシフト動作により、チャネル層111内のデータを上方に1桁分転送する。このような動作を繰り返すことで、チャネル層111内にデータを順次書き込むことができる。2第2実施形態の効果最後に、第2実施形態の効果について説明する。以上のように、本実施形態のシフトレジスタ型メモリは、複数本のワード線204と複数本のビット線207とを備えており、ワード線204とビット線207の交点ごとに、チャネル層111が配置されている。そして、本実施形態では、上記のような読み出し動作により、各チャネル層111からデータを読み出すことができ、上記のような書き込み動作により、各チャネル層111にデータを書き込むことができる。よって、本実施形態によれば、ワード線204とビット線207の交点ごとに、各チャネル層111の記憶容量分のデータを保持することが可能となり、チャネル層111の個数を増やすことで大容量のメモリを実現することができる。また、本実施形態では、各桁ごとに制御電極112を設ける必要がないため、例えば、シフトレジスタ用の多層配線構造などを形成する必要はなく、プロセスコストを低く抑えることができる。よって、本実施形態によれば、安価で大容量のメモリを実現することができる。第3実施形態図9は、第3実施形態のシフトレジスタ型メモリの構造を示す断面図である。図9には、隣り合う2本のチャネル層111と、これらのチャネル層111用の複数の制御電極112が示されている。図9に示す3本の制御電極112のうち、中央の制御電極112は、2本のチャネル層111に共有されている。よって、この中央の制御電極112は、左側のチャネル層111内の電荷を転送する際にも、右側のチャネル層111内の電荷を転送する際にも使用される。このような構成には、シフトレジスタ型メモリ内の制御電極112の本数を削減することができるという利点がある。図9に示す2本のチャネル層111のうち、左側のチャネル層111は、Z方向に沿って右回り時計回りに回転している。一方、右側のチャネル層111は、Z方向に沿って左回り反時計回りに回転している。すなわち、これらのチャネル層111は、互いに逆方向に回転している。このような構成には、これらのチャネル層111内の電荷を、上記の複数の制御電極112により、同一方向に転送できるという利点がある。すなわち、このような構成によれば、これらのチャネル層111に対する読み出しや書き込みを同時に行うことができる。このような構成については、後述する第5、第6実施形態にてより詳細に説明する。第4実施形態図10は、第4実施形態のシフトレジスタ型メモリの構造を示す断面図である。図10では、図9と同様に、中央の制御電極112が、隣り合う2本のチャネル層111に共有されている。ただし、図10では、これらのチャネル層111が、同じ方向に回転している。図10では、これらのチャネル層111の拡散層202を共通にすることで、これらのチャネル層111間で電荷をU字状に転送することが可能となる。すなわち、一方のチャネル層111内の電荷を下方に転送し、この電荷を拡散層202を介して他方のチャネル層111に供給し上方へと転送することができる。このような構成には、シフトレジスタ型メモリのセンスアンプをDRAMDynamicRandomAccessMemoryのセンスアンプと同様に制御することで、拡散層202を通るたびにデータを読み出し、ビット線電位をラッチして再書き込み動作を行い、その結果、データをリフレッシュできるという利点がある。さらには、2本のチャネル層111を、互いにバッファとして機能させることができるという利点がある。第5実施形態図11は、第5実施形態のシフトレジスタ型メモリの構造を示す平面図である。図11には、複数のチャネル層111と、これらのチャネル層111用の複数の制御電極112が示されている。本実施形態では、制御電極112が四角格子状に配置されており、チャネル層111がこの格子の各格子セル内に配置されている。その結果、チャネル層111も四角格子状に配置されている。本実施形態では、チャネル層111も制御電極112も、正方格子状に配置されているが、正方格子以外の四角格子状に配置されていてもよい。図11では、各チャネル層111が、4本の制御電極112により囲まれている。よって、各チャネル層111内でのシフト動作は、これら4本の制御電極112により制御される。逆に、各制御電極112は、4本のチャネル層111に隣接している。よって、各制御電極112は、これら4本のチャネル層111に共有されている。なお、各制御電極112を共有するチャネル層111の本数は、2本または3本でもよいし、5本以上でもよい。図11では、四角格子に沿った方向、すなわち、X方向やY方向に隣り合うチャネル層111同士が、互いに逆方向に回転している。このような構成には、第3実施形態と同様に、これらのチャネル層111内の電荷を、同一方向に転送できるという利点がある。一方、本実施形態では、図11に示すチャネル層111が、すべて同じ方向に回転していてもよい。この場合には、隣り合う2本のチャネル層111同士をペアとして使用することで、これらのチャネル層111間で電荷をU字状に転送することが可能となる。このような構成には、第4実施形態と同様に、データのリフレッシュやバッファリングが可能になるという利点がある。次に、図11に示す配線301について説明する。図11には、配線301として、4種類の配線3011~3014が示されている。さらには、制御電極112として、4種類の制御電極1121~1124が示されている。個々の第1の配線3011は、複数の第1の制御電極1121に電気的に接続されている。同様に、個々の第2、第3、第4の配線3012、3013、3014は、それぞれ複数の第2、第3、第4の制御電極1122、1123、1124に電気的に接続されている。また、チャネル層111は、いずれも4種類の制御電極1121~1124で囲まれている。なお、本実施形態のシフトレジスタ型メモリは、メモリセルアレイ外部に第1~第4のドライブ回路を備えている。第1~第4の配線3011~3014は、それぞれ第1~第4のドライブ回路に接続されている。シフト動作の際にはまず、第1の配線3011により第1の制御電極1121に3Vを印加する。これにより、各チャネル層111内では、第1の制御電極1121付近に電子が集まる。次に、3Vを印加する制御電極112を、第2の制御電極1122、第3の制御電極1123、第4の制御電極1124、第1の制御電極1121と変化させていく。これにより、各チャネル層111内の電子は、第2の制御電極1122付近、第3の制御電極1123付近、第4の制御電極1124付近、第1の制御電極1121付近へと順次移動していく。ここで、隣り合うチャネル層111は、互いに逆方向に回転していると共に、これらを取り囲む制御電極112の順番も互いに逆であることに留意されたい。例えば、C1で示すチャネル層111の周りでは、第1~第4の制御電極1121~1124が図11の視点で時計回りに並んでいるのに対し、C2で示すチャネル層111の周りでは、第1~第4の制御電極1121~1124が図11の視点で反時計回りに並んでいる。よって、これらのチャネル層111内の電子は、シフト動作の際、同一方向にシフトしていく。なお、各チャネル層111内の電子を、上記のシフト動作とは逆方向に移動させる場合には、3Vを印加する制御電極112を、逆に第1の制御電極1121、第4の制御電極1124、第3の制御電極1123、第2の制御電極1122、第1の制御電極1121と変化させていけばよい。最後に、第5実施形態の効果について説明する。以上のように、本実施形態では、制御電極112が格子状に配置されており、チャネル層111がこの格子の各格子セル内に配置されている。よって、本実施形態によれば、チャネル層111と制御電極112を、効率よく高密度に配置することができる。また、本実施形態によれば、上記のようなシフト動作により、これらのチャネル層111に対する読み出しや書き込みを行うことが可能となる。第6実施形態図12は、第6実施形態のシフトレジスタ型メモリの構造を示す平面図である。図12には、複数のチャネル層111と、これらのチャネル層111用の複数の制御電極112が示されている。本実施形態では、制御電極112が三角格子状に配置されており、チャネル層111がこの格子の各格子セル内に配置されている。その結果、チャネル層111は六角格子状に配置されている。本実施形態では、チャネル層111と制御電極112はそれぞれ、正六角格子状、正三角格子状に配置されているが、非正六角格子状、非正三角格子状に配置されていてもよい。図12では、各チャネル層111が、3本の制御電極112により囲まれている。よって、各チャネル層111内でのシフト動作は、これら3本の制御電極112により制御される。逆に、各制御電極112は、6本のチャネル層111に隣接している。よって、各制御電極112は、これら6本のチャネル層111に共有されている。図12では、六角格子に沿った方向に隣り合うチャネル層111同士が、互いに逆方向に回転している。一方、本実施形態では、図12に示すチャネル層111が、すべて同じ方向に回転していてもよい。次に、図12に示す配線301について説明する。図12には、配線301として、3種類の配線3011~3013が示されている。さらには、制御電極112として、3種類の制御電極1121~1123が示されている。個々の第1の配線3011は、複数の第1の制御電極1121に電気的に接続されている。同様に、個々の第2、第3の配線3012、3013は、それぞれ複数の第2、第3の制御電極1122、1123に電気的に接続されている。また、チャネル層111は、いずれも3種類の制御電極1121~1123で囲まれている。シフト動作は、第5実施形態と同様に行われる。ここで、第5実施形態と同様に、隣り合うチャネル層111が、互いに逆方向に回転していると共に、これらを取り囲む制御電極112の順番も互いに逆であることに留意されたい。例えば、C1で示すチャネル層111の周りでは、第1~第3の制御電極1121~1123が図12の視点で時計回りに並んでいるのに対し、C2で示すチャネル層111の周りでは、第1~第3の制御電極1121~1123が図12の視点で反時計回りに並んでいる。よって、これらのチャネル層111内の電子は、シフト動作の際、同一方向にシフトしていく。最後に、第6実施形態の効果について説明する。以上のように、本実施形態では、制御電極112が格子状に配置されており、チャネル層111がこの格子の各格子セル内に配置されている。よって、本実施形態によれば、第5実施形態と同様に、チャネル層111と制御電極112を、効率よく高密度に配置することができる。また、本実施形態によれば、上記のようなシフト動作により、これらのチャネル層111に対する読み出しや書き込みを行うことが可能となる。なお、制御電極112は、三角格子や四角格子以外の格子状に配置してもよい。制御電極112は、例えば六角格子状に配置してもよい。この場合、チャネル層111をこの格子の各格子セル内に配置すると、チャネル層111は、三角格子状に配置される。以上、第1から第6実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。