第1クロックおよび第2クロックを生成するクロック生成手段と、第1バスに接続されて前記第1クロックに同期して動作する第1回路部および第2バスに接続されて前記第2クロックに同期して動作する第2回路部を有するデータ処理装置であって、前記第1回路部は、前記第1クロックに同期して命令を実行する中央演算処理手段と、前記第1クロックに同期して前記中央演算処理手段に割り込み要求信号を出力する割り込み制御手段と、を備えており、前記クロック生成手段を制御することで前記第2クロックの周波数を変更するクロック制御手段を設け、前記中央演算処理手段が前記第2回路部を構成する回路ブロックに係る割り込み処理を行う際に前記第2クロックの周波数を上げる制御を行い、前記割り込み処理が終了したと判断した場合に前記第2クロックの周波数を変更前の周波数に戻す制御を行うことを特徴とするデータ処理装置。前記第1回路部は、前記中央演算処理手段が前記第1回路部および第2回路部のレジスタにアクセスする際のアドレスをデコードするアドレスデコード手段を備え、前記クロック制御手段は、前記中央演算処理手段がアクセスしようとするアドレスエリアの情報を前記アドレスデコード手段から受信するとともに、前記割り込み制御手段による前記回路ブロックに係る割り込みが発生したことを示す情報を受信した場合、前記第2クロックの周波数を変更する制御を行い、前記第2クロックの周波数を変更したか否かについての判別用情報を管理することを特徴とする請求項1記載のデータ処理装置。前記クロック制御手段は、前記アドレスデコード手段の示すアドレスエリアが前記回路ブロックを指定しており、かつ前記割り込み制御手段による前記回路ブロックに係る割り込みが発生したことが示された場合、前記第2クロックの周波数を上げる制御を行い、前記判別用情報を参照して前記第2クロックの周波数を既に上げていると判別した状態にて、前記アドレスデコード手段が示すアドレスエリアが前記回路ブロックを指定しておらず、かつ前記割り込み制御手段により前記割り込みの終了が示されたときに、前記第2クロックの周波数を下げる制御を行うことを特徴とする請求項2記載のデータ処理装置。前記第1回路部は、前記中央演算処理手段が前記第1回路部および第2回路部のレジスタにアクセスする際のアドレスをデコードするアドレスデコード手段を備え、前記クロック制御手段は、前記中央演算処理手段がアクセスしようとするアドレスエリアの情報を前記アドレスデコード手段から受信するとともに前記回路ブロックからの割り込み要求信号を受信した場合、前記第2クロックの周波数を変更する制御を行い、前記第2クロックの周波数を変更したか否かについての判別用情報を管理することを特徴とする請求項1記載のデータ処理装置。前記クロック制御手段は、前記回路ブロックからの割り込み要求信号を受信した際に前記第2クロックの周波数を上げる制御を行い、前記判別用情報を参照して前記第2クロックの周波数を既に上げていると判別した状態にて、前記アドレスデコード手段が示すアドレスエリアが前記回路ブロックを指定しておらず、かつ前記割り込み制御手段により前記割り込みの終了が示されたときに、前記第2クロックの周波数を下げる制御を行うことを特徴とする請求項4記載のデータ処理装置。前記クロック制御手段は、前記割り込み要求信号が前記第1回路部で発生したか、または前記第2回路部で発生したかについての識別用情報を管理し、前記識別用情報を参照して前記割り込み要求信号の発生元が前記第2回路部を構成する回路ブロックであると判定した場合、前記第2クロックの周波数を上げる制御を行い、また前記割り込み要求信号の発生元が前記第1回路部を構成する回路ブロックであると判定した場合、前記第2クロックの周波数を上げる制御を行わないことを特徴とする請求項4または5記載のデータ処理装置。第1クロックおよび第2クロックを生成するクロック生成手段と、第1バスに接続されて前記第1クロックに同期して動作する第1回路部および第2バスに接続されて前記第2クロックに同期して動作する第2回路部を有するデータ処理装置にて実行される制御方法であって、前記第1クロックに同期して中央演算処理手段が命令を実行するステップと、前記第1クロックに同期して前記中央演算処理手段に割り込み要求信号を出力する割り込み制御ステップと、前記クロック生成手段を制御して前記第2クロックの周波数を変更するクロック制御ステップを有し、前記クロック制御ステップはさらに、前記中央演算処理手段が前記第2回路部を構成する回路ブロックに係る割り込み処理を行う際に、前記第2クロックの周波数を上げる制御を行うステップと、前記割り込み処理が終了したと判断した場合に前記第2クロックの周波数を変更前の周波数に戻す制御を行うステップを有することを特徴とするデータ処理装置の制御方法。従来の技術では、電力消費の低減と、高速回路ブロックから低速回路ブロックへのアクセス速度の向上とを両立させることが困難である。前記特許文献1に記載のデータプロセッサでは、CPU2と周辺回路12~14との間のデータ処理の効率を向上させるために、タイミング制御回路15~17を設けているので、回路規模が増大してしまう。また、CPU2と周辺回路12~14との間でデータ処理を行う場合、常に高速クロック信号CLKHをタイミング制御回路15~17に供給する必要があり、消費電力が大きくなってしまう。さらには、CPU2から周辺回路12~14への書き込み指示に対して、書き込みの終了動作について低速クロック信号CLKLのサイクルに同期した処理を行っているため、高速クロック信号CLKHに対して応答速度が低下してしまう。本発明の目的は、電力消費を大幅に増大させることなく、高速な回路部から低速な回路部へのアクセス速度の低下を防止するデータ処理装置とその制御方法を提供することにある。上記課題を解決するために本発明に係る装置は、第1クロックおよび第2クロックを生成するクロック生成手段と、第1バスに接続されて前記第1クロックに同期して動作する第1回路部および第2バスに接続されて前記第2クロックに同期して動作する第2回路部を有するデータ処理装置であって、前記第1回路部は、前記第1クロックに同期して命令を実行する中央演算処理手段と、前記第1クロックに同期して前記中央演算処理手段に割り込み要求信号を出力する割り込み制御手段と、を備える。前記クロック生成手段を制御することで前記第2クロックの周波数を変更するクロック制御手段は、前記中央演算処理手段が前記第2回路部を構成する回路ブロックに係る割り込み処理を行う際に前記第2クロックの周波数を上げる制御を行い、前記割り込み処理が終了したと判断した場合に前記第2クロックの周波数を変更前の周波数に戻す制御を行う。本発明によれば、電力消費を大幅に増大させることなく、第1回路部から第2回路部へのアクセス速度の低下を防止できる。以下、本発明の各実施形態について詳述する。本発明の実施形態に係るデータ処理装置は、高速バスとしての第1バス以下、メインバスというおよび低速バスとしての第2バス以下、サブバスというを備える。データ処理装置を構成する第1回路部は、メインバスに接続されて第1クロックに同期して動作し、第2回路部はサブバスに接続されて第2クロックに同期して動作する。[第1実施形態]図1は、本発明の第1実施形態に係るデータ処理装置の構成例を示すブロック図である。命令をフェッチして実行するCPU中央演算処理装置100は、メインバス110に接続される。メインバス110にはCPU100の他、INTC割り込みコントローラ101が接続されている。割り込み制御を行うINTC101は、周辺回路からの割り込み要求信号による割り込み要求を調停して内部の割り込み要因レジスタにその割り込み要因を保持し、CPU100にIRQ割り込み要求信号を出力する。またADDRDECアドレスデコーダ102がメインバス110に接続されており、CPU100が出力するアクセスアドレスを受け取り、CPU100がアクセスしようとしているアドレスエリアについてのアドレスデコード処理を行う。さらには、第1周辺回路以下、BlockAと記す103と、プログラムを格納するメモリ106等がメインバス110に接続されている。CPU100、INTC101、ADDRDEC102、BlockA103、メモリ106は高速回路ブロックである。メインバス110は、ブリッジ回路104を介してサブバス120と接続される。ブリッジ回路104は、メインバス110上の第1回路部からサブバス120上の第2回路部へのアクセスのタイミング制御を行う。サブバス120には、第2周辺回路以下、BlockBと記す105が接続されており、該回路は低速回路ブロックである。クロック生成回路140は、少なくとも2種類のクロック信号を生成する。本実施形態では、第1クロックをメインCLKといい、メインCLKの周波数以下の第2クロックをサブCLKという。メインバス110上の第1回路部符号100乃至104および106参照には、クロック生成回路140の生成するメインCLKが供給され、このクロック信号に同期した動作を行う。また、サブバス120上の第2回路部符号104及び105参照には、クロック生成回路140の生成するサブCLKが供給されて、このクロック信号に同期した動作を行う。なお、ブリッジ回路104にはメインCLKおよびサブCLKが入力される。本実施形態にて、サブCLKは消費電力の低減を目的として使用され、低速回路ブロックであるBlockB105に対するアクセスが不要である場合、サブCLKの周波数はメインCLKよりも低い値に設定される。クロック制御回路130は、クロック生成回路140に対して複数種類の指示信号を出力する。この指示信号の種別に応じてクロック生成回路140は、生成するクロック信号の周波数を変更する。クロック制御回路130には、INTC101からのIRQと、ADDRDEC102からのアドレスエリアの解析結果信号が入力される。図2は、本実施形態に係るデータ処理装置の割り込み処理に係る動作例を示すフローチャートである。S10で処理が開始し、S101でCPU100は割り込みが発生したか否かを判定する。例えば、CPU100はINTC101からのIRQが発生したか否かを、IRQの信号レベルによって判断する。IRQの発生手順は、以下の通りである。いずれかの回路ブロックに割り込みが発生すると、該回路ブロックはINTC101へ割り込み要求信号を出力する。INTC101は割り込み要求信号を受けると、内部の割り込み要因レジスタに割り込み要因のデータを保持する。そして、INTC101はIRQを発生させて、周辺回路ブロックからの割り込み要求があったことをCPU100に通知する。このIRQ信号はクロック制御回路130にも出力される。S101でIRQが発生したと判定された場合、S102へ処理を進め、また、IRQが発生していないと判定された場合、S101の判定処理が繰り返し行われる。なお、割り込みが発生したか否かについては別例として、CPU100がINTC101の割り込み要因レジスタをポーリングすることにより判断できる。特定の回路ブロックからINTC101へ出力される割り込み要求信号に対して、INTC101で割り込みマスクをかけることができる。割り込み要求信号に対して割り込みマスクがかかっている場合、INTC101は内部の割り込み要因レジスタに割り込み要因のデータを保持するが、CPU100に対してIRQを発生しない。よってCPU100がINTC101の割り込み要因レジスタを定期的にポーリングすることで、割り込み発生の有無を判断できる。CPU100はINTC101の割り込み要因レジスタをポーリングした結果をクロック制御回路130へ出力する。割り込みが発生したと判断された場合、S102で割り込み要因の解析処理が実行される。S101でIRQを受けたCPU100は、現在のプログラムカウンタの値をスタックあるいは内部レジスタに退避させ、メモリ106のIRQに対応するベクタアドレスから実行を開始するようにプログラムカウンタの値を設定する。そして、CPU100は、ベクタアドレスに格納されている分岐命令に従って、対応する割り込みハンドラを起動させる。割り込みハンドラはINTC101へアクセスし、その割り込み要因レジスタに保持されている割り込み要因を調べる。または、S101でポーリングによって割り込み発生を検知した場合、CPU100はポーリングで読み出したINTC101の割り込み要因に対応する割り込みハンドラを起動させる。S103でCPU100は、S102で読み出した割り込み要因に対応する回路ブロックへアクセスするためのアドレスを発行する。次のS104でADDRDEC102はS103でCPU100が発行したアドレスを受信して解析する。ADDRDEC102は、発行されたアドレスエリアが、サブバス120に接続されているBlockB105の指定に関係するか否かを解析し、解析結果の信号をクロック制御回路130に対して出力する。S105で、クロック制御回路130は、S101での割り込み判断結果と、S104で受信したアドレスエリアの解析結果の信号に基づいて、クロック生成回路140に対してクロック周波数の変更指示信号を出力するか否かを判断する。この判断については、例えばIRQとアドレスエリアの解析結果信号の論理積によって行うことができる。論理積の結果が真値の場合、つまりIRQが発生しており、かつ、CPU100がアクセスしようとしているアドレスエリアがBlockB105の指定に関係する場合、S106に進む。また論理積の結果が偽値の場合、例えばIRQが発生していても、CPU100がアクセスしようとしているアドレスエリアがメインバス110に接続されている回路ブロックの指定に関係する場合には、S107に進む。S106でクロック制御回路130は、クロック生成回路140に対して、サブCLKの周波数を上げる指示信号を出力する。クロック制御回路130はサブCLKの周波数を上げる指示信号を出力したか否かについて判別用情報を管理する。この判別用情報には状態フラグを使用し、以下ではCLK変更フラグと呼ぶ。CLK変更フラグは、0または1の2値をとるものとし、0の場合にはサブCLKの周波数を上げる指示信号を出力していないことを表す。CLK変更フラグの値が1の場合には、サブCLKの周波数を上げる指示信号を出力したことを表す。S106では、CLK変更フラグの値が0から1に変更される。クロック生成回路140は、クロック制御回路130から出力された、クロック周波数の変更指示信号を受信し、サブCLKの周波数を上げる。例えば、サブCLKの周波数をメインCLKの周波数と同じ周波数に上げることで、通常ではメインCLKに比べて低速なサブCLKのサイクルが完了するまでの待ち時間を短縮できる。S107でCPU100は割り込みが起きた回路ブロックにアクセスし、割り込みに応じた処理を行った後、当該回路ブロックの割り込み要因をクリアする。割り込み要因のクリアによって、回路ブロックからINTC101への割り込み要求信号もクリアされ、INTC101からCPU100およびクロック制御回路130へのIRQもクリアされる。S108でクロック制御回路130は、クロック生成回路140に対してサブCLKの周波数を低下させる変更指示信号を出力するか否かを判断する。CLK変更フラグの値が0の場合、つまりS106でサブCLKの周波数を上げる指示信号を出力していない場合には、S11へ進み、処理を終了する。また、CLK変更フラグの値が1の場合、つまりS106でサブCLKの周波数を上げる指示信号を既に出力している場合には、サブCLKの周波数を下げる指示信号を出力するために次のS109へ処理を進める。S109でクロック制御回路130は、クロック生成回路140に対してサブCLKの周波数を下げる指示信号を出力する。ここで、クロック制御回路130はCLK変更フラグの値を1から0に変更する。この場合、CPU100が、サブバス120に接続されている回路ブロックにまだアクセス中であると、サブCLKの周波数を低下させたことで応答性が損なわれてしまう。そこでクロック制御回路130は、サブCLKの周波数を下げる指示信号を出力するタイミングについて、例えばIRQとアドレスエリアの解析結果信号との否定論理和によって判断する。否定論理和の結果が真値の場合、S107でIRQがクリアされ、かつ、ADDRDEC102の解析したアドレスエリアがサブバス120に接続されている回路ブロックの指定に関係しないと判定される。CPU100からサブバス120に接続されている回路ブロックへの割り込み処理が終了したと判断され、サブCLKの周波数を下げる指示信号がクロック生成回路140に出力される。クロック生成回路140は、クロック制御回路130から出力されたクロック周波数の変更指示信号を受信し、サブCLKの周波数を下げて変更前の周波数に戻す処理を行う。なお、S101でポーリングにより割り込み発生を検知する場合にも、サブCLKの周波数を低下させたことで応答性が損なわれないように配慮を要する。この場合、サブCLKの周波数を下げる指示信号の出力タイミングについては、例えばINTC101の割り込み要因レジスタをポーリングした結果と、アドレスエリアの解析結果信号との否定論理和により判断できる。以上、第1実施形態によれば、特に応答性能が求められる割り込み処理において、高速で動作するCPUが低速バスを経由して周辺回路へアクセスを行う際に、低速バスに係るクロック周波数を上げることによって良好な割り込み応答性が得られる。また、低速バスに対して常にクロック周波数を上げるのではなく、割り込み処理の際、動的にクロック周波数を変更することで不必要な消費電力の増加を防止できる。なお、本実施形態では、クロック周波数の変更指示信号をクロック制御回路130が生成するものとして説明した。この他、クロック信号の変更条件に合致した時にクロック生成回路140のレジスタ値を書き変えてクロック信号の周波数を変更させる等、ソフトウェア処理で変更指示動作を行ってもよく、特定の指示方法に限定されるものではない。[第2実施形態]次に、本発明の第2実施形態について詳述する。図3は、第2実施形態に係るデータ処理装置の構成例を示すブロック図である。基本的な構成は図1に示した第1実施形態に係る構成と同様である。よって、第1実施形態の場合と同様の機能をもつ構成要素については、既に使用した参照符号と同じ符号を用いることによってそれらの詳細な説明を省略する。図1に示す構成との相違点は、クロック制御回路200と、BLOCKA103およびBLOCKB105が接続されていることである。クロック制御回路200は、クロック生成回路140に対して複数種類の指示信号を出力し、その指示信号の種別によってクロック生成回路140が生成するクロック信号の周波数の変更制御を行う。クロック制御回路200には、複数の周辺回路ブロック、つまりBLOCKA103およびBLOCKB105からの割り込み要求信号が入力される。この割り込み要求信号については、メインバス110に接続されている高速回路ブロックからの信号と、サブバス120に接続されている低速回路ブロックからの信号とを判別可能である。図3の例では、BLOCKA103からの割り込み要求信号であるか、またはBLOCKB105からの割り込み要求信号であるかが区別されて、これらの回路ブロックがクロック制御回路200に接続されている。また、クロック制御回路200にはADDRDEC102からのアドレスエリアの解析結果信号が入力される。図4は、第2実施形態に係るデータ処理装置の割り込み処理に係る動作例を示すフローチャートである。以下、図2と相違する処理を主に説明する。S20で処理が開始し、S201でクロック制御回路200は、周辺回路ブロックからの割り込み要求信号を受信したか否かを判定する。割り込み要求信号を受信したことが判定された場合、S202へ処理を進め、割り込み要求信号を受信していないと判定された場合、S201の判定処理を繰り返す。S202では割り込み要求の解析が行われる。クロック制御回路200は受信した割り込み要求信号が、どの回路ブロックから発生したのかを特定する。クロック制御回路200は割り込み要求信号が、メインバス110に接続されているBlockA103から発生したのか、またはサブバス120に接続されているBlockB105から発生したのかついての識別用情報を管理する。この識別用情報には状態フラグを使用し、これを割り込み判定フラグと呼び、0または1の2値をとるものとする。割り込み判定フラグの値が0の場合、受信した割り込み要求信号の発生元がメインバス110に接続された回路であることを表す。また、割り込み判定フラグの値が1の場合、受信した割り込み要求信号の発生元がサブバス120に接続された回路であることを表す。本実施形態では、S201で受信した割り込み要求信号が、BlockA103から発生したのであれば、割り込み判定フラグの値は0に設定される。またBlockB105から発生したのであれば、割り込み判定フラグの値が1に設定される。S202で割り込み判定フラグの値が設定された後、S203に処理を進める。S203とS204では、第1実施形態の場合に図2のS103とS104で説明した処理と同様の処理が行われる。よって、それらの詳細な説明は省略する。S205でクロック制御回路200は、S202で決定した割り込み判定フラグを参照し、クロック生成回路140に対してクロック周波数の変更指示信号を出力するか否かについて判断する。割り込み判定フラグの値が1の場合、S206へ処理を進め、割り込み判定フラグの値が0の場合、S207へ処理を進める。S206からS209とS21の各処理は、図2のS106からS109とS11の処理とそれぞれ同様である。但し、S207で行われる回路ブロックの割り込み要因のクリアについては、各回路ブロックからINTC101およびクロック制御回路200への割り込み要求信号がクリアされ、INTC101からCPU100へのIRQもクリアされる。また、S209にてクロック制御回路200がクロック生成回路140に対してサブCLKの周波数を下げる指示信号を出力するタイミングについては、応答性が損なわれないための対策が講じられる。すなわち、この指示信号を出力するタイミングについては、例えば割り込み要求信号とアドレスエリアの解析結果信号の否定論理和によって判断される。否定論理和の結果が真値の場合、S207で割り込み要求信号がクリアされ、かつ、ADDRDEC102の解析したアドレスエリアがサブバス120に接続されている回路ブロックの指定に関係しないと判定される。このとき、クロック制御回路200はCPU100からサブバス120に接続されている回路ブロックへの割り込み処理が終了したと判断して、サブCLKの周波数を下げる指示信号をクロック生成回路140に出力する。クロック生成回路140は、クロック制御回路200からクロック周波数の変更指示信号を受信し、サブCLKの周波数を下げる。第2実施形態によれば、第1実施形態と同様の効果を奏し、さらには、クロック制御回路200に複数の回路ブロックからの割り込み要求信号が入力可能であり、クロック信号の周波数を迅速に変更できる。