トランジスタから形成された化学感応センサーと、基板上において該化学感応トランジスタの近くに形成され、行選択トランジスタおよび該化学感応センサーが、同じサイズおよび同じタイプのトランジスタである、該行選択トランジスタと、該行選択トランジスタから基準サンプルを取るように、かつ該化学感応センサーから該行選択トランジスタを介して信号サンプルを取るように構成された、サンプリング回路と、該基準サンプルおよび該信号サンプルの間の差を求める、差分回路とを備える、回路構成要素のミスマッチおよびオフセットを克服するための回路。前記信号サンプルが、前記化学感応センサーに対する反応からの読取値であり、該読取値がゲートを介して検出される、請求項1に記載の回路。前記行選択トランジスタが飽和領域にある間は、該行選択トランジスタから前記基準サンプルを取る、請求項1に記載の回路。前記行選択トランジスタが線形領域にある間は、前記化学感応センサーから該行選択トランジスタを介して前記信号サンプルを取る、請求項1に記載の回路。前記化学感応センサーが飽和領域にある間は、該化学感応センサーから前記信号サンプルを取る、請求項1に記載の回路。ピクセルが、センサートランジスタの近くに形成された選択トランジスタを有し、センサー部分以外は該センサートランジスタと同じになるように該選択トランジスタおよび信号トランジスタが形成される、該ピクセルのアレイを有する半導体基板と、飽和モードである間は該選択トランジスタから基準サンプルを取るように、かつ第2のトランジスタから信号読取値を取るように構成され、該信号読取値を第1のトランジスタを介して取る、読取回路と、該信号読取値から基準読取値を減算して差分信号を求める、差分回路とを備える、回路ミスマッチを補正するための回路。前記ピクセルのアレイ中のそれぞれのピクセルが、前記選択トランジスタを介して前記センサートランジスタをサンプリングするように配列される、請求項6に記載の回路。回路ミスマッチを補正するためのサンプリング回路を有し、第2のトランジスタの近くに形成された第1のトランジスタを有する複数のピクセルを有する、半導体基板と、該第1のトランジスタから基準読取値を取るように、かつ該第2のトランジスタから信号読取値を取るように構成され、該信号読取値を該第1のトランジスタを介して取る、読取回路と、該信号読取値から該基準読取値を減算する、差分回路とを備える、行および列に配列されたピクセルアレイ。前記第1のトランジスタおよび前記第2のトランジスタが、同じサイズおよび同じタイプのトランジスタである、請求項8に記載のアレイ。雑音-トランジスタミスマッチ補正回路を有し、行および列に配列され、ピクセルが行ごとに選択されかつ列を通して読み出される、該ピクセルのアレイと、選択トランジスタへの行選択信号によって該ピクセルが選択されると各々の該ピクセルについての化学感応センサーの出力が該選択トランジスタを横断するように配列された各々の該ピクセル内にある、該化学感応センサーおよび該選択トランジスタと、列サンプリング回路が、該列について選択された該ピクセルをサンプリングするように構成され、列ラッチ回路が、該列の各々に関連する該ピクセルからのサンプルを保持するための信号を発生させるように構成され、該列サンプリング回路および該列ラッチ回路の各々が、リセット状態およびサンプリング/ラッチング状態になるように構成された、該列サンプリング回路および該列ラッチ回路と、第1の所定時間中、リセット回路に該列サンプリング回路および該列ラッチ回路をリセットさせるように、第2の所定時間中、該選択トランジスタを飽和領域に入らせるように、飽和領域にある間、該選択トランジスタの第1のサンプルを取るように、該選択トランジスタを介して該化学感応センサーの第2のサンプルを読み取るために該選択トランジスタが選択される第3の時間中、該選択トランジスタを線形領域に入らせるように構成された、読出制御回路と、該第1のサンプルおよび該第2のサンプルの間の差を形成する、差分回路とを備える、センサーのアレイ。前記化学感応センサーが、基板上において前記選択トランジスタの近くに形成され、かつ該行選択トランジスタおよび該化学感応センサーが、同じサイズおよび同じタイプのトランジスタである、請求項10に記載のセンサーのアレイ。シングルトランジスタ化学感応ピクセルと、基板上において該化学感応ピクセルの近くに形成され、該シングル化学感応ピクセルのオフセットを特性決定する信号サンプルを供給する、特性決定トランジスタと、該特性決定トランジスタから基準サンプルを取るように、かつ該化学感応ピクセルから信号サンプルを取るように構成された、サンプリング回路と、該基準サンプルおよび該信号サンプルの間の差を求める、差分回路とを備える、回路構成要素のミスマッチおよびオフセットを克服するための回路。回路構成要素のオフセットおよびミスマッチを減衰させる方法であって、ピクセルが、トランジスタのマッチドペアである化学感応センサーおよび選択トランジスタを備える、ピクセル出力を第1のバイアスレベルまでプリチャージする段階と、該ピクセル中の該選択トランジスタからの基準信号サンプルをサンプリングする段階、回路ノードにオフセットおよびミスマッチ補正信号を残すために、該基準サンプルからのオフセットおよびミスマッチ信号アーティファクトをキャンセルする段階と、選択された入力信号がサンプリングされる、印加するために該ピクセル中の該化学感応センサーからの該入力信号を選択する段階と、該回路ノードにおける該オフセットおよびミスマッチ補正信号にしたがって、サンプリングされた該入力信号を調整する段階と、調整されサンプリングされた該入力信号を、アナログ信号からデジタル信号に変換する段階とを含む、方法。前記選択トランジスタからの前記基準信号をサンプリングする前記段階が、該選択トランジスタにゲート電圧を印加し、それにより、該選択トランジスタを、前記基準サンプルを取る間は該選択トランジスタの飽和領域で動作させることを含む、請求項13に記載の方法。回路ノードにオフセットおよびミスマッチ補正信号を残すために、前記基準サンプルからのオフセットおよびミスマッチ信号アーティファクトをキャンセルする段階が、サンプリングされた前記基準信号をサンプリングキャパシタに記憶させることと、記憶されサンプリングされた該基準信号をコンパレータ回路の入力に印加することと、該コンパレータがコンパレータ端末のチャージを停止するための信号を出力するように、基準信号と比較された電圧まで該コンパレータ回路の端末をチャージすることと、該コンパレータに該停止するための信号を出力させた該サンプリングキャパシタにおいて、信号値をロックすることとを含む、請求項13に記載の方法。サンプリングされた前記入力信号を調整する前記段階が、調整された入力信号が前記ピクセルまたは前記回路の信号経路からのオフセットおよびミスマッチアーティファクトを含んでいない、調整された該入力信号を供給するために、サンプリングされた該入力信号とロックされた前記信号値との間の差を取ることを含む、請求項13に記載の方法。調整されサンプリングされた前記入力信号を、アナログ信号からデジタル信号に変換する前記段階が、調整されサンプリングされた該入力信号を、デジタル信号レベルを示す基準信号と比較することと、アナログ信号からデジタル信号への変換を完了するために、該比較の結果を示している信号をラッチ回路に出力することとを含む、請求項16に記載の方法。前記選択トランジスタが、前記化学感応センサーと同様のサイズおよび同様のタイプの行選択トランジスタである、請求項16に記載の方法。化学反応に応答して入力信号を供給するための化学感応センサー;基準サンプルを供給するための選択トランジスタを備える、ピクセルと、該選択トランジスタから該基準サンプルを取るように、かつ該選択トランジスタを介して該化学感応センサーから入力信号サンプルを取るように構成された、サンプリング回路と、基準電圧との該基準サンプルの第1の比較結果を出力するための、かつ、デジタルしきい値基準信号と比較した該入力信号サンプルの値を示す信号を含む第2の比較結果を出力することによってアナログデジタル変換を実行するための、コンパレータ回路と、該第1の比較結果に応答して該サンプリング回路に制御信号を供給するための、かつ該第2の比較結果に応答してデジタル信号値を出力するための、ラッチとを備える、デルタ二重サンプリングを実行するためのシステム。前記入力信号が、前記化学感応センサーに対する反応からの読取値であり、該読取値がゲートを介して検出される、請求項19に記載のシステム。前記選択トランジスタが該選択トランジスタの飽和領域にある間は、該選択トランジスタから前記基準サンプルを取る、請求項19に記載のシステム。化学反応に応答して入力信号を供給するための、シングルトランジスタ化学感応ピクセルと、基準サンプルを供給するための特性決定トランジスタであって、ピクセルの外側にある特性決定トランジスタとを備える、システム。前記特性決定トランジスタから前記基準サンプルを取るように、かつ、前記化学感応ピクセルから入力信号サンプルを取るように構成された、サンプリング回路と、基準電圧との該基準サンプルの第1の比較結果を出力するための、かつ、デジタルしきい値基準信号と比較した該入力信号サンプルの値を示す信号を含む第2の比較結果を出力することによってアナログデジタル変換を実行するための、コンパレータ回路と、該第1の比較結果に応答して該サンプリング回路に制御信号を供給するための、かつ該第2の比較結果に応答してデジタル信号値を出力するためのラッチとをさらに備える、請求項22に記載のシステム。第1のサンプル中の前記コンパレータの帯域幅が、サンプリングキャパシタをチャージする電流源の帯域幅よりも高くなるように選択され、それにより、該キャパシタによってサンプリングされるKTC雑音を減少させる、請求項22に記載のシステム。詳細な説明本明細書では、適切に機能するために、リセット回路を必要としないサンプリング技法を適用する実施形態について、説明する。一実施形態では、回路構成要素ミスマッチおよびオフセットを克服するための回路が提供され得る。本回路は、化学感応センサーと、行選択トランジスタと、サンプリング回路と、差分回路とを備え得る。化学感応センサーはトランジスタから形成され得る。化学感応トランジスタが基板上に形成された位置の近くに、行選択トランジスタはあり得る。行選択トランジスタおよび化学感応センサーは、共通のプロパティセットを共有する。サンプリング回路は、行選択トランジスタから基準サンプルを取るように、かつ化学感応センサーから行選択トランジスタを介して信号サンプルを取るように構成され得る。差分回路は、基準サンプルおよび信号サンプルの間の差を求め得る。各サンプル中に同じポートから信号が読み取られるが、対象のデバイスの選択は、飽和領域とトリオード領域との間にトランジスタを押し進めることによって達成される。別の実施形態は、トランジスタのマッチドペアとして配列されたセンサーのアレイを提供し、第1のトランジスタ上には選択デバイスが形成され、マッチドペアの第2のトランジスタ上にはセンサーが形成される。マッチドペアは、マッチドペアのセンサートランジスタがマッチドペアの第1のトランジスタの出力を通して読み取られ得るように、構成され得る。選択トランジスタのソースは、それがソースフォロアー構成にバイアスされる際に、出力のために使用され得る。マッチドペアの選択トランジスタは、選択トランジスタの出力に対するセンサートランジスタからの干渉を防止するために、飽和アクティブ領域へと押し進められ得る。選択トランジスタは、センサートランジスタが選択トランジスタのゲート電圧よりも高い電位のゲート電圧を有するときに飽和領域へと押し進められる。選択トランジスタのドレインの出力抵抗は、最小チャネル長変調に起因して高くなり、その結果、切替え近似関数が実行されるので、センサートランジスタから、無視できる信号が通過する。出力電圧のサンプルが取られ得る。選択トランジスタは次いで、線形トリオードとも呼ばれる領域に置かれ、それにより、センサートランジスタを含む化学センサーを、選択トランジスタの出力を通して読み取ることが可能になる。選択トランジスタのゲート電圧がセンサートランジスタのゲート電圧を超えたときに、選択トランジスタがトリオード領域へと押し進められる。出力電圧からサンプルが取られ得る。2つのサンプルの差が取られ得る。別の実施形態は、行および列に配列されたシングルトランジスタピクセルを備えるセンサーのアレイを提供する。ピクセルは、行ごとに選択され得、かつ選択された行について列ごとに読み出され得る。コンパレータなどのデバイス内のオフセット、および列回路間のミスマッチは、二重サンプリングされる各列内のトランジスタと、選択された行についての各列から信号を相関させるために使用されるサンプル間の差とをマッチングすることによって解消され得る。別の実施形態は、選択されたピクセルの複数のサンプルを取ることができ、かつ前に取られたサンプルを失うことのない列レベルリセット関数を供給することができる列レベル回路を備える、行および列に配列されたピクセルのアレイを提供する。図1は、トランジスタおよび増幅器ミスマッチを示す回路の一例である。回路100は、ピクセル110、トランジスタ105、125、127、およびバッファ130中にオフセットおよびミスマッチを有し得、信号非一様性を生成するために組み合わせ得る。ピクセル110は、リセット機能を有しない2つのトランジスタ112および114のピクセルであり得る。トランジスタのうちの1つ112は、結果として信号を生成する化学反応から生じた小さい信号を検出する化学感応性センサーであり得る。アナログデジタル変換器ADC図示せずは、アナログ出力信号をデジタル信号に変換するためにバッファ130の出力に接続され得る。しかしながら、アナログ出力信号が非一様である場合、ADCは、アナログ出力信号を正確にデジタル信号に分解するために、広いダイナミックレンジにわたって割り振られる追加のビットを必要とし、バッファ130からの出力信号がより非一様になるにつれて、より多くのビットが必要になる。さらに、バッファ130の出力から出力された信号に含まれている所望の信号の振幅が出力信号全体と比較して小さい場合、効果信号が大きくなるにつれて、信号全体で非一様になり、その結果、ビットの割振りが非効率的になる。したがって、オフセットおよびミスマッチは、より高いビット深度要件を課す。一実施形態では、オフチップADCの必要なダイナミックレンジは、たとえば、約250mVであり得る。このダイナミックレンジは、大きい信号サイズおよび高度の解像度をもたらし得る。一例として、信号の非一様性質に起因して振幅の大きい信号上に含まれる小さい信号は、l0μVの量子化雑音レベルに達すること、および正確に分解されるためにはADCについて12~14ビット分解能を必要とすることという要件を有し得る。図2に、本発明の一実施形態による構成要素を組み込んだ例示的なブロック図を示す。システム200は、ピクセル210と、バイアストランジスタ230と、オフセットキャンセルブロック240と、アナログデジタル変換器250とを備え得る。ピクセル210は、トランジスタのマッチドペア、すなわち、化学感応センサー211と行選択トランジスタ215とを備え得て、マッチドトランジスタとは、トランジスタ211および215がともに、同様のサイズ、形状、およびタイプであることを意味する。マッチドペアとみなすために、デバイスのすべてのプロパティが同等である必要はない。たとえば、両方のトランジスタは、同じ幅を有し得、同じ拡散領域を共有するが、名目上、異なるゲート長を有する。デバイスの間の距離は最小限に抑えられているので、それらのゲート酸化物領域はうまくマッチする。これにより、デバイスのしきい値は、さらに分離したデバイスと比較して、うまくマッチする。ゲート長が異なるデバイスは、出力レベルにおいて測定差を生じるが、すべてのマッチドペアは、同じ系統的な方法で挙動し、一様性を維持する。1つの違いは、化学感応センサー211が、入力信号を供給するフローティングゲートに結合された化学感応ウェルを有することによって、行選択トランジスタ215とは異なり得るということであり得る。他の違いは、それらの差が系統的で、マッチドペア間で矛盾しないままである限り存在し得る。一般に、互いに対して近くに形成されたトランジスタのミスマッチは少なくなる。同じピクセル中のマッチドトランジスタ211および215を使用する利点は、行選択トランジスタが、化学感応センサーと隣接しているので、より少ないトランジスタミスマッチを有するということである。したがって、基準レベルは、センサートランジスタのための近似マッチング基準として、化学感応センサーと同じピクセル中の行選択トランジスタから取ることができる。しかしながら、ピクセル210およびバイアストランジスタ230中の構成要素のすべては、出力信号非一様性に寄与し得る何らかの形態のオフセットおよびミスマッチを有し得る。ピクセル210およびバイアストランジスタ230中の複合化されたオフセットおよびミスマッチは、オフセットキャンセルブロック240中にサンプリングされ、ADC250によってアナログデジタル変換の前に除去され得る。入力信号範囲が小さいとき、実際の信号レベルだけが変換されるので、ADC250のダイナミックレンジ要件は、たとえば、8ビットレベルまで降下し得る。一般に、トランジスタミスマッチは除去または減少され、センサー応答が一様になる。図2を参照して、ミスマッチに対処する方法について説明する。FETであり得るバイアストランジスタ230は、バイアストランジスタ230のゲートにおけるバイアス電圧vbによって、ピクセル210をバイアスするように機能し得る。ADC250は、ピクセル210からの信号にデジタル出力を与える。オフセットキャンセル240は、ピクセル210を分析するためのダブルサンプリング機能を提供する列レベル回路であり得る。オフセットキャンセル240のオフセット機能は、ピクセル210、バイアストランジスタ230、および信号経路中の任意の他の構成要素内の複合化されたオフセットおよびミスマッチを解消することができる。オフセットキャンセル240は、化学感応センサー211上の感知信号がない信号経路全体の第1のサンプルを受信することができる。第1のサンプルは、すべての構成要素、たとえば、信号経路全体の化学感応センサー211、およびピクセル210のトランジスタ215、およびバイアストランジスタ230の複合化されたオフセットおよびミスマッチを含み得る。信号経路の第2のサンプルは、サンプリング値中に含まれる化学感応センサー211からの感知信号値とともに取ることができる。信号経路全体の第2のサンプルは、すべての構成要素、たとえば、信号経路全体の化学感応センサー211、およびピクセル210のトランジスタ215、およびバイアストランジスタ230の複合化されたオフセットおよびミスマッチ、ならびに化学感応センサー211の感知信号値を含み得る。オフセットキャンセル240は、化学感応センサー21からの感知信号値を含む第2のサンプルから、第1のサンプルを減算する差分関数を提供することができ、ADC250に供給された感知信号値が残る。要約すれば、オフセットキャンセル240は、2つのサンプルを取ることができ、2つのサンプルに対してダブルサンプリング技法を用いることができ、ピクセル210のオフセットおよびミスマッチを除去することができ、バイアストランジスタ230は、ADC250によるアナログデジタル変換の前に2つのサンプルを使用する。化学感応センサーの実際の感知された信号レベルのみが変換されるので、ADC250のダイナミックレンジ要件を減少することができる。特定の実施形態では、実際の信号レベルのみが変換されるので、ビット長は8ビットレベルまで降下する。その結果、回路構成要素ミスマッチが除去/減少され、センサー応答が一様になる。図3Aおよび図3Bに、本発明の一実施形態によるトランジスタのマッチドペアを使用するデルタダブルサンプリングの一例を示す。図3Aの回路300では、ピクセル310は、電流源Iたとえば、図2のトランジスタ230などのトランジスタによってバイアスされ得る。ピクセル310は、化学感応センサー313と行選択トランジスタ315とを備えることができ、それらはともにFETとすることができる。明確にするために、マッチドペアは、化学感応センサー313と行選択トランジスタ315とを含む。これらのデバイスは、図2の例では非常に近接していることとプロパティとに起因してマッチドペアと見なされる。ピクセル310は、行および列に配列されたアレイ図示せず内で使用される複数のピクセルのうちの1つとすることができる。選択トランジスタ315は、ピクセル310を選択するために使用される行選択信号rsによって制御され得る。相関ダブルサンプリングアルゴリズムでは、2つの異なる状態のデバイスの信号サンプルを取ることができる。既知のまたは未知の、あるいはリセットモードにおける入力信号がない第1の状態のピクセル310のサンプルを取ることができ、したがって、デバイスの任意のオフセットまたはミスマッチを特性決定し、一般に入力信号を含むデバイスの第2の状態のピクセル310の別のサンプルを取ることができる。2つのサンプル間の差たとえば、電圧しきい値差などのトランジスタ製造差は、ピクセル310のオフセットが存在しない入力信号を表現するものと見なされる。しかしながら、本実施形態では、化学感応センサー313は、監視されている反応が起こっている間に連続して読み出され得る。したがって、化学感応センサー313からの入力信号または既知の入力信号なしにサンプルを取る機会がない。一例では、監視され、起こっている間に連続して読み出される反応は、ヌクレオチドがポリメラーゼによってDNAのストランド中に組み込まれるときに行われるDNAシーケンシングイベント中に放出された水素イオンHであり得る。各ヌクレオチドが組み込まれるにつれて、水素イオンHが放出される。化学感応センサー313は、組込み信号が生成される時間の間、連続して読み取られているので、化学感応センサー313をリセットすることができず、オフセットを除去し、減衰させるために相関ダブルサンプリングを使用することができなくなる。実際の化学感応センサー313は、その入力信号なしには測定されないことがあるので、実際の化学感応センサー313は、相関を確立するために、その最も近傍のものによって、行選択トランジスタ315と交換される。行選択トランジスタ315は、化学感応センサー313に局所的にマッチするので、化学感応センサー313のオフセット特性およびミスマッチ特性の最も近似した特性を提供することができる。行選択トランジスタ315は、化学感応センサー313を用いて製造され、化学感応センサー313に極めて近接しているので、行選択トランジスタ315は、化学感応センサー313と共通のミスマッチおよびオフセットを共有する傾向がある。図3Aに示すように、行選択トランジスタ315は、局所しきい値電圧相関VTH1を確立するために飽和領域において動作するように電圧V1だけバイアスされ得る。基本的には、行選択トランジスタ315は、強制的に飽和されると入力信号を非表示にする。電圧V1はまた、VREF未満であり、センサートランジスタ313のゲートに現れるときのセンサー電極の有効DCバイアスレベルであり得る。V1の例示的な電圧は約1.5Vであり得、VREFの例示的な電圧は約2.5Vであり得る。この局所しきい値電圧相関VTH1は、デルタダブルサンプリングを実行するために使用され得る。行選択トランジスタ315を飽和モードに保つことによって、センサートランジスタ313の無視できる信号または雑音は、第1の基準サンプル中に行選択トランジスタ315を通過することができる。第1の信号サンプル、すなわち、基準サンプル、S1は、行選択トランジスタ315の特性決定となり、互いに近接していることに起因して化学感応センサー313のための正確な代用となる。第1の信号サンプルS1は、V1-VTH1ΔVと等しくなり得、ΔVは、所与のバイアス電流レベルでトランジスタをバイアスするためのオーバードライブ電圧である。この値は、ピクセル内で一定のままであり得るが、ピクセル間で、主に、列レベルバイアス回路中のバイアス電流ミスマッチに起因して列同士の間で変動し得る。第1のサンプルS1は、出力Soutで回路300から出力され得る。図3Bに、第2の信号サンプルS2を取ることを示す。図3Bでは、行選択トランジスタ315は、トランジスタ313VTH2の局所しきい値電圧相関を確立するためにトリオード領域において動作するように電圧V2だけバイアスされ得る。電圧V2は、VREFよりも大きく、有効供給電圧であり得る。VREFは、基準サンプルと信号サンプルとの間で変化しない一定のバイアス電圧であり得る。この局所しきい値電圧相関VTH2は、デルタダブルサンプリングを実行するために使用され得る。行選択トランジスタ315をトリオードモードに保つことによって、化学感応センサー313からのイオン信号Hは、第2の信号サンプル中に行選択トランジスタ315を通過することができる。化学感応センサー313は、トランジスタ飽和領域で動作し得る。第2の信号サンプルS2は、化学感応センサー313からの入力信号VSigおよびVREFを含み得る。第2の信号サンプルS2はVREFVSig-VTH2ΔVに等しくなり得る。第2のサンプルS2もまた、出力Soutで回路300から出力され得る。差分関数は、VSigVREF-V1VTHl-VTH2にほぼ等しいS2-S1の結果を生じ得るが、定電圧ΔVのキャンセルに留意されたい。電圧VREF-V1はADC基準電圧に設定された定電圧であり得、その場合、ADCは項VREF-V1を効果的に除去することができる。しきい値電圧VTH1およびVTH2は実質的に等しくなり得るか、または、差はマッチドペア構成から生じた系統定数であり得る。したがって、得られた残余部分VTH1-VTH2は、ピクセルのアレイにわたって最小であり得、一貫し得る。この差の項の任意の一定の残余部分は、ADC基準において吸収され得る。より詳細には、トランジスタが等しいサイズのものであるとき、この差の項は0である。トランジスタが等しいサイズのもの、または任意の他の方法で異なるものでないとき、得られた残余部分は、ADC基準を確立する他の定数項とともに単に追加され得る。これにより、任意のピクセルオフセットアーティファクトをADCに適用することなく、信号電圧VSigが残る。サンプルが信号経路中のどこで収集されるかに応じて、追加の信号オフセットアーティファクトは、第1のサンプルにおいて収集されることも、デルタダブルサンプリング演算の差分関数中に減衰されることもある。これにより、ADCの前に信号チェーン全体をダブルサンプリングすることが可能になる。ADCの一部分はまた、同様にオフセットキャンセル方式の一部であり得る。たとえば、オフセットされる入力段をADCが有する場合、これらのオフセットは、2つの別個のデータ変換を必要とせずに、2つのサンプルの一部としてキャンセルされ得る。もちろん、サンプリングの順序は、異なり得る。さらに、電圧V1およびV2は、プログラム可能であり得、読出し中のそれぞれのピクセルの行選択とカスコードレベルとの間で切り替えることができる。代替実施形態では、ダブルサンプリングアルゴリズムはまた、ADCの後に適用することができ、それにより、ADCは2つのデータ変換サイクルを実行し、サンプル間の差はデジタル論理中で実行される。デジタル論理は、オンチップハードウェアとして、あるいは、ソフトウェアオフチップまたはハードウェアオフチップによって実装され得る。これは、デジタルデルタダブルサンプリングと見なすことができる。これは、複数のADCが同時にピクセル読出しの列を変換する場合、ならびにADCが固有のオフセットを有する場合に有利である。さらに、ダブルデルタダブルサンプリングは、ADCの前とADC後の両方で差分関数を適用することによって実行され得る。第1の差分関数は、ADCへの入力のための十分に一様な信号を確立することができ、それにより、ADCの必要なダイナミックレンジが減少される。第2の差分関数は、ADC中のオフセットをキャンセルするように、ADC後に配置され得る。第1の差分関数と第2の差分関数とにより、すべての回路構成要素のオフセットが完全にキャンセルされる。この手法を用いると、信号チェーンのあらゆる点において一様性が維持されるので、基礎回路の伝達関数が理想的でないことに起因する2次効果が減少され得る。上述したマッチドペアデルタダブルサンプリングMPDDSは、全信号経路をサンプリングすることによって、最初は入力信号を用いずに、次には入力信号を用いて動作する。A/D変換の前に2つのサンプルを減算することによって、サンプル間の差デルタだけが変換される。サンプルのこの差は、非一様性がない実際の信号を表す。MPDDSのプロセスにおいて除去されるオフセットと比較して信号レベルが小さいので、ADCの分解能ビット深度の大幅な節約が達成される。さらに、サンプル間の任意の非一様性をクリーンにする後続の処理が減少される。例として、典型的な信号チェーン中のオフセットは200mV程度の大きさであり、信号範囲は1mV範囲内である。オフセットキャンセルがない場合、信号範囲が1mVであるにもかかわらず、少なくとも200mVのダイナミックレンジを確立することが必要である。オフセットキャンセルがある場合、非一様性が信号レベルの範囲内に減少されると仮定すると、ダイナミックレンジは2mVに減少され得る。これは、この例では、ADCのダイナミックレンジにおける1100の減少約7ビットの減少を表す。図4に、本発明の一実施形態によるシステムを示す。システム400は、4つの回路ブロック、すなわち、ピクセル410と、列サンプル回路420と、コンパレータ406と、列ラッチ430とを含み得る。バイアストランジスタ405は、バイアス信号vbに基づいてピクセル410をバイアスすることができる。トランジスタ408は、制御入力swに基づいてプリチャージ信号を供給することができる。このトランジスタ408は、列が、供給電圧にプリチャージされたか、基板電圧にプリチャージされたか、または供給電圧と基板電圧の間の何らかの他の基準電圧にプリチャージされたかに依存するいずれかのタイプのものであり得る。ピクセル410は、行選択トランジスタ414が化学感応センサー412のソースに接続された2トランジスタ設計とすることができる。化学感応センサー412のドレインは、供給電圧Vddaに結合され得る。実際には、これは、Vdda供給電圧に切り替えられる列ラインとすることができる。行選択トランジスタ414のソースは、ピクセル410から出力し、列サンプル回路420とバイアストランジスタ405とに結合することができる。列サンプル420は、ピクセル410を読み出すための読取回路を提供し得る。列サンプル420は、電流源を形成するトランジスタ421、423および427と、電流源をイネーブルにするためのスイッチを形成するトランジスタ425および420と、サンプリングキャパシタC1と、リセットトランジスタ422と、電流ステアリングトランジスタ424とを含むダブルカスコード電流源を含むことができる。入力信号Vbp、VbpcおよびVbpccは、それぞれのトランジスタ421、423および427によって供給された電流をバイアスするために、それぞれのバイアス信号を供給する。コンパレータ406は、列サンプル回路420から受信した入力と基準電圧Vrampとのための比較関数を供給し得る。コンパレータ406は、反転入力および非反転入力と、制御入力と、出力とを有することができ、低入力基準雑音レベルの高利得増幅器とすることができる。コンパレータ406の帯域幅を、制御回路からの内部または外部制御信号図示せずによって制御して、コンパレータの帯域幅を変化させことができ、それにより、コンパレータ406が望む関数に応じて、1つの位相から別の位相にコンパレータの帯域幅を変化させることができる。コンパレータ406は、列ラッチ430に接続され得る。列ラッチ430はSR-ラッチとすることができる。ラッチ430は、latch_rstを用いてリセットし、latch_setまたはコンパレータの出力を用いてセットすることができる。ラッチ回路430の出力は、列サンプル420にフィードバックされ得る。動作中、コンパレータ406および列ラッチ回路430は、第1のサンプル位相中にオフセットキャンセルのために使用され得、その後、第2の位相においてA/D変換のために使用され得る。したがって、MPDDSシステム400のために必要とされる追加の回路は、サンプリングキャパシタと数個のトランジスタのみであり得る。サンプリングキャパシタC1は、トランジスタ421、423および427によって作られた電流源ミラーの帯域幅よりも大きいコンパレータ406の帯域幅を保つことによって、必要なKTC雑音レベルよりも小さくすることができる。当業者にはサンプリングキャパシタにおいて達成されたKTC雑音の減少が知られている。本明細書では、KTC雑音減少は、小さいレイアウトフットプリントのオフセットキャンセルを達成するためにデルタ二重サンプリングとともに使用される。コンパレータは、第1のサンプルのキャプチャ中に、次いで、第2のサンプル-第1のサンプルを変換するADCサイクル中に使用されるので、コンパレータオフセット、したがってADCのオフセットは、ほとんど除去される。したがって、オフセットキャンセル回路およびADCは、依然として別個の演算を実行しながら、1つのユニットとして大部分が一緒に統合される。図5に、図4のMPDDSシステム400の動作のタイミングを示す。MPDDSシステム400のタイミングは、図5に示すように、動作の5つの位相、すなわち、プリチャージ位相と、行選択select_rst位相と、オフセットキャンセル位相と、信号選択位相と、変換位相とに分類され得る。プリチャージ位相中に、ピクセル410の列ラインは、アナログ接地など定バイアスレベルに切り替えられ得る。col_latch430は、latch_rstを低に切り替えることによってリセットされ得る。同時に、トランジスタ422のサンプリングキャパシタC1端末は接地に切り替えられ得、後続の行選択位相全体にわたって低く保持され得る。プリチャージ位相中、初期バイアス状態が確立される。この位相中に選択される行はなく、vpixによって表されるピクセル列ラインは、初期バイアス状態にされる。負のしきい値電圧を備えるMOSトランジスタを使用するときに、プリチャージのレベルは、選択されてないピクセルを効果的にオフにするために、接地よりも高いレベルに設定され得る。行選択位相中に、rsラインは、行選択デバイス414を飽和にし、列ラインを帯電させる中レベル電圧たとえば、1.5Vに切り替えられ得る。化学感応センサー412上の基準電圧は、この位相中、rsラインよりも高いレベルたとえば2.5Vとすることができる。これにより、行選択デバイス414が飽和したままになることが保証される。行選択位相中、列ラインの値は、しきい値電圧より低い行選択デバイス414のゲートの電圧にされ、ゲートは所与のバイアス電流に必要なソースオーバードライブ電圧にされる。行選択デバイス414のゲートが化学感応センサー412のゲートよりも低い電圧で保持されるので、行選択デバイス414は、飽和領域で動作し、スイッチのようには挙動しない。行選択デバイス414のドレインの出力抵抗が極めて高いので、化学感応センサー412のソースにおける信号および雑音は、行選択デバイス414のソースを変調することができない。これにより、オフセットキャンセル位相中、ピクセルの入力において信号および雑音がブロックされる。したがって、相関値を取得するためにピクセル410をリセットするのではなく、行選択デバイス414を強制的に飽和させることによって、データ経路からの信号がブロックされる。バイアス状態および式の詳細については、図3Aおよび図3Bを参照して上述した。オフセットキャンセル位相になるとき、ラインAをオフにし、ラインBをオンにする。これにより、コンパレータ406のvp端末がチャージを開始する。vp端末がvrampレベルより上まで上昇したときに、コンパレータ406が作動され得、それにより、電流源436が遮断され、第1のサンプルレベルが確立される。コンパレータ406は電流源を形成するチャージ回路よりも高い帯域幅を有するので、キャパシタC1における熱的雑音電圧はsqrtKT/C未満まで減少される。次に、信号チェーンのためのオフセットがサンプリングキャパシタC1に記憶される。次に、ラインAとラインBの両方をオフにし、バイアスの効果的に出力されたレベルと化学感応センサー412における信号レベルを超えることがある最大レベルまでコンパレータ406へのvrampラインを増加させながら、ラッチ430を再びリセットする。オフセットキャンセル期間は、Vramp入力によって設定されたコンパレータにおける基準電圧をマッチさせるために必要な値までキャパシタC1の電圧をサーボ制御するネガティブフィードバックループを効果的にエミュレートするタイミングシーケンスを含んでいることがある。目的は、コンパレータ406に入力されたVrampにおける所与の基準についてコンパレータ406を作動させる値まで、サンプリングキャパシタC1をチャージすることである。行選択期間から信号選択期間までコンパレータ406とコンパレータ406へのデータ経路とが変わらないままなので、コンパレータ406は、同じ差動電圧が印加されたときには常に作動する。したがって、コンパレータ406上の第1のサンプルは、効果的にデータ経路を特性決定し、コンパレータとデータ経路とをゼロアウトするために必要な値を記憶する。接地などのvpノードは、最初、プリチャージ期間中に確立された電圧で始動する。vp電圧は、すべてのコンパレータ406間のミスマッチの合計の大きさを含むvramp基準電圧よりも低い電圧に初期化され得る。Aラインが開放されたとき、Bラインがアクティブな状態にされ、電流源トランジスタ421、423および427から形成された電流源などがキャパシタC1をチャージし始める。本質的には、コンパレータ406が作動するまで、vp入力によってコンパレータ406への入力vrampが掃引される。コンパレータ406が作動すると、電流源がオフにされ、コンパレータ406を作動させるために必要な値がキャパシタC1中にロックされる。この値がキャパシタC1にロックされると、vpixラインすなわち、列ライン上に提示された任意の新しい入力レベルが、新しい値と初期値との間の差デルタとして、コンパレータ406にのみ提示される。したがって、サンプル間の減算は本願の構成に固有のものである。この位相におけるコンパレータ406の帯域幅は、高速演算とKTC雑音抑圧とを提供するために、ある特定の第1の帯域幅となるように制御することができる。選択信号位相中、rsラインは、行選択デバイス414をトリオード領域中に押しやる最高電位に切り替えられる。化学感応センサー412における信号レベルは、このとき、サンプリングキャパシタC1に取り付けられた列ライン上に提示される。電圧化学感応センサー412は次いで、サンプリングキャパシタC1を介して結合され、vramp電圧が降下する間保持される。変換位相または選択信号位相中、すべての列にグレーコードカウントを配信することができる。コンパレータ406が作動すると、doutは高くなり、ピクセル410のデジタル値を表すグレーコードカウント図示せず中でラッチする。ランプラインすなわちVrampは、新しいvpix電圧を常に超える電圧に設定することができる。A/D変換を開始するために、vrampラインの電圧は、グレーコードカウンタとの同期において電圧が低下することがある。ランプ値Vrampがコンパレータ406を作動させたとき、対応するグレーコードは、その列ラインに対応するローカルレジスタ中にラッチされる。その場合、ラッチされたグレーコードは、オフセットされキャンセルされた信号を表す。後の変換位相におけるコンパレータ406の帯域幅は、以前のオフセットキャンセル位相と比較して演算を遅くするために、第2の帯域幅となるように制御することができる。より遅く動作することによって、コンパレータは、システムによって発生された熱的流体雑音のフィルタリングを行うことができる。オフセットキャンセル位相については、コンパレータ406と、ラッチ430と、サンプリングキャパシタC1をチャージする列サンプル420内の電流源とを用いて説明してきた。代替的には、連続時間フィードバックを使用し、コンパレータ406を演算増幅器として扱うことが可能である。この場合、その増幅器の出力は、増幅器の反転入力端末へと切り替えられる。コンパレータ406における高利得により、入力端末が実質的に等しくされる。このようにすると、増幅器が変換位相中に開ループ構成で動作するとき、コンパレータのオフセット406とキャパシタC1の前にオフセットとがサンプリングされて、キャンセルされる。この場合、連続時間ネガティブフィードバックループは、必要なオフセットキャンセルを実行する。列ラッチ構成を使用して説明される方法は、帯域幅の適切な割振りを用いてサンプリングから熱雑音を減少することができるので、連続時間実装よりも小さいキャパシタを利用することができる。コンパレータは、電流源チャージ回路よりも大きい帯域幅を有し得る。このより大きい帯域幅を達成するために、複数のカスコードデバイスを使用することによって、チャージ回路の出力抵抗を高レベルに保つことができる。図6に、本発明の一実施形態によるシステムMPDDSの代替実施形態を示す。図4に記載されたシステム400と同様に、システム600は、ピクセル610と、列サンプル回路620と、コンパレータ606と、列ラッチ630とを備え得る。バイアストランジスタ605は、バイアス信号vbに基づいてピクセル610をバイアスすることができる。ピクセル610は、行選択トランジスタ614が化学感応センサー612のソースに接続された2トランジスタ設計とすることができる。化学感応センサー612のドレインは、供給電圧Vddaに結合され得る。行選択トランジスタ614のソースは、ピクセル610から出力し、列サンプル回路620とバイアストランジスタ605とに結合することができる。列サンプル620は、ピクセル610を読み出すための読取回路を提供し得る。列サンプル620は、ミラー電流源を形成するトランジスタ621、623、624および629と、サンプリングキャパシタC1と、リセットトランジスタ622と、電流ステアリングトランジスタ624とを含むことができる。コンパレータ606は、列サンプル回路620から受信した入力と基準電圧Vrampとのための比較関数を提供し得る。コンパレータ606は、低入力基準雑音レベルの高利得増幅器とすることができる。コンパレータ606は、列ラッチ630に接続され得る。列ラッチ630は、SR-ラッチとすることができる。ラッチ630は、Latch_rstを用いてリセットし、Latch_setまたはコンパレータの出力を用いてセットすることができる。ラッチ回路630の出力は、列サンプル620にフィードバックされ得る。動作中、システム600は、上述したシステム400と実質的に同様に動作する。システム600はまた、図5のタイミング図にしたがって動作することができる。主な違いは、列サンプル回路620の構成が、トランジスタ421、423~425、427および429から形成される列サンプル回路420とは異なることである。特に、サンプリングキャパシタC1をチャージするための、トランジスタ621、623、624および629から形成されたミラー電流源が異なる。図4では、ラッチがトリップしたときに電流がリダイレクトされるのに対し、図6では、電流は単にオフにされる。いずれかの構成により、MPDDSシステム600または400が適切な動作できるようになるが、図4の列サンプル420の構成は、キャンセル期間中に回路400に供給される電流が一定であるという点で有利である。定電流動作は、場合によっては同じ動作を実行している他の回路を破損することがある電源図示せず上の障害を減少することができる。列サンプル回路620の別の違いは、列サンプル回路420中のインバータと比較したインバータ631の構成であり得る。構成インバータ631は、列サンプル回路420中のインバータと比較してさらなる遅延をもたらすことがある。起こり得る2つの異なるミスマッチは、電流ミスマッチおよびしきい値ミスマッチである。ピクセルのシングル1トランジスタの実施形態において上述の二重サンプリング方法を使用すると、電流マッチに対する二重サンプリングを実行することができる。シングル化学感応トランジスタピクセルでは、ピクセルの外側の特性決定トランジスタと呼ばれる追加の1つまたは複数のトランジスタは、特性決定トランジスタが場合によっては化学感応トランジスタよりも小さくなるように設計される限り、ミスマッチに対処するために使用され得、特性決定ピクセルは、ミスマッチを減少するために、フローティングゲート構造を除く化学感応トランジスタの近似サイズよりも大きくすることができる。追加の1つまたは複数の特性決定トランジスタの取られた信号サンプル電流または電圧は、シングル化学感応トランジスタピクセルのオフセットとミスマッチとを特性決定するために使用され得る。シングルトランジスタピクセルの実施形態では、追加のトランジスタは、ピクセルを特性決定する基準サンプルを供給するためにサンプリングされ得、ピクセルをサンプリングすることができる。詳細には、ピクセル電流をサンプリングし、その電流は、ピクセルの外側のより大きいトランジスタを通過するように切り替えられ、大きいトランジスタを通る電流をサンプリングすることができる。デルタ二重サンプルは、1つのサンプル中のピクセル電流と別のサンプル中の特性決定トランジスタ電流との間で取られ得る。しきい値ミスマッチが最小となり得ることに留意されたい。ミスマッチおよびオフセットは、増加した時間雑音を犠牲にすることなく除去される。ピクセル間ミスマッチを減少しながら、信号経路中のすべての他のオフセットが除去されることに留意すべきである。他の利益は、たとえば、迅速な二重サンプリングに起因して低周波雑音フリッカー雑音を減少できることであり得る。信号経路レベルでオフセットを除去することが可能であるだけでなく、各個々のピクセルについてピクセル310のレベルでもオフセットを除去することができる。詳細には、コンパレータのサンプル間の間隔は桁違いに減少されるので、デルタ二重サンプリングを使用してコンパレータ中の1/f雑音が減少される。本発明について特定の実施形態に関して上述してきたが、本発明は、上述の実施形態および図面に示された特定の構成に限定されるものではない。動作プロセスもまた、各例に示されているものには限定されない。本発明は、本発明の趣旨および実質的な特徴から逸脱することなく他の方法で実装され得ることが当業者には了解されよう。したがって、本願の実施形態は、あらゆる点において、例示的なものであり、限定的なものではないと見なされるべきである。本発明の範囲は、上述の記載によってではなく、添付の特許請求の範囲によって示され、したがって、特許請求の範囲の等価物の意味の範囲内および範囲内に入るすべての変更は本明細書中で包含されるものとする。いくつかの本発明の実施形態が本明細書に示され、記載されている。前述の説明から、本発明は様々な形態で実装され得、様々な実施形態は単独でまたは組み合わせて実装され得ることが当業者には了解できよう。他の例では、実施形態が不明瞭にならないように、周知の動作、構成要素および回路について詳細には記載していない。本明細書で開示された特定の構造および機能的詳細は代表的なものであり得、実施形態の範囲を必ずしも限定するものではないことが理解できよう。したがって、本発明の実施形態について特定の例に関して記載してきたが、図面、明細書および後続の特許請求の範囲を検討すると、当業者には他の修正が明らかになるので、本発明の実施形態および/または方法の真の範囲はそれらに限定されるものではない。様々な実施形態は、ハードウェア要素、ソフトウェア要素、またはその両方の組合せを使用して実装され得る。ハードウェア要素の例には、プロセッサ、マイクロプロセッサ、回路、回路要素たとえば、トランジスタ、抵抗、キャパシタ、インダクタ、など、集積回路、特定用途向け集積回路ASIC、プログラマブル論理デバイスPLD、デジタル信号プロセッサDSP、フィールドプログラマブルゲートアレイFPGA、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどが含まれ得る。ソフトウェアの例には、ソフトウェア構成要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、プロシージャ、ソフトウェアインターフェース、アプリケーションプログラムインターフェースAPI、命令セット、計算コード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組合せが含まれ得る。実施形態がハードウェア要素を使用して実施形態が実装されるか、および/またはソフトウェア要素を使用して実施形態が実装されるかどうかを判断することは、所望の計算レート、電力レベル、耐熱性、処理サイクルバジェット、入力データレート、出力データレート、メモリリソース、データバス速度および他の設計あるいは性能制約などの任意の数のファクタにしたがって変動し得る。いくつかの実施形態は、たとえば、機械によって実行された場合、マシンに実施形態による方法および/または動作を実行させ得る命令または命令のセットを記憶し得るコンピュータ可読媒体または物品を使用して実装することができる。そのような機械は、たとえば、任意の好適な処理プラットフォーム、コンピューティングプラットフォーム、コンピューティングデバイス、処理デバイス、コンピューティングシステム、処理システム、コンピュータ、プロセッサなどを含み得、ハードウェアおよび/またはソフトウェアの任意の好適な組合せを使用して実装することができる。コンピュータ可読媒体または物品は、たとえば、メモリユニットの任意の好適なタイプ、メモリデバイス、メモリ物品、メモリ媒体、ストレージデバイス、ストレージ物品、記憶媒体および/またはストレージユニット、たとえば、メモリ、取外し可能媒体または取外し不能媒体、消去可能媒体または消去不能媒体、書込み可能メディアまたは再書き込み可能媒体、デジタル媒体またはアナログ媒体、ハードディスク、フロッピーディスク、コンパクトディスク読取り専用メモリCD-ROM、記録可能コンパクトディスクCD-R、再書き込み可能コンパクトディスクCD-RW、光ディスク、磁気媒体、光磁気メディア、取外し可能メモリカードまたは取外し可能ディスク、様々なタイプのデジタル多用途ディスクDVD、テープ、カセットなどを含み得る。命令は、任意の好適な高レベルプログラミング言語、低レベルプログラミング言語、オブジェクト指向プログラミング言語、ビジュアルプログラミング言語、コンパイルプログラミング言語、および/または、解釈されたプログラミング言語を使用して実装された、ソースコード、コンパイルドコード、解釈されたコード、実行可能コード、静的コード、動的コード、暗号化コードなどのような任意の好適なタイプのコードを含み得る。