"複数のワード線と、複数のビット線と、少なくとも一つの冗長ビット線と、前記ワード線と前記ビット線との交点及び前記ワード線と前記冗長ビット線との交点に配置された複数のメモリセルとをそれぞれ有する複数のメモリマットと、ロウアドレスに基づいて、前記複数のメモリマットのいずれかを選択するとともに、前記選択されたメモリマットに含まれる前記複数のワード線のいずれかを選択するロウデコーダと、カラムアドレスに基づいて、前記選択されたメモリマットに含まれる前記複数のビット線のいずれかを選択するカラムデコーダと、前記カラムアドレスが不良ビット線のアドレスと一致したことに応答して、前記カラムアドレスに基づき選択されるべきビット線の代わりに前記冗長ビット線を選択するカラム救済回路と、前記ロウアドレスが第1のコマンドに応答して前記ロウデコーダに供給された場合には前記カラム救済回路の動作を許可し、前記ロウアドレスが第2のコマンドに応答して前記ロウデコーダに供給された場合には前記カラム救済回路の動作を禁止する判定回路と、を備えることを特徴とする半導体装置。前記第1のコマンドはアクティブコマンドであり、前記第2のコマンドはリフレッシュコマンドであることを特徴とする請求項1に記載の半導体装置。前記カラム救済回路は、前記不良ビット線のアドレスを記憶するアドレス記憶回路を含み、前記判定回路は、前記第2のコマンドに応答して前記アドレス記憶回路からの前記不良ビット線のアドレスの読み出しを禁止する、ことを特徴とする請求項1又は2に記載の半導体装置。前記アドレス記憶回路は、複数の不揮発性記憶素子からなることを特徴とする請求項3に記載の半導体装置。前記アドレス記憶回路は、前記複数のメモリマットごとに設けられており、前記判定回路は、前記第2のコマンドに応答して、前記選択されたメモリマットに応じた前記アドレス記憶回路の選択動作を無効化する、ことを特徴とする請求項3又は4に記載の半導体装置。前記カラム系制御回路は、前記カラムアドレスと前記不良ビット線のアドレスとを比較するアドレス比較回路をさらに含み、前記判定回路は、前記第2のコマンドに応答して前記アドレス比較回路による比較動作を無効化する、ことを特徴とする請求項3乃至5のいずれか一項に記載の半導体装置。しかしながら、ロウアドレスが供給されても、その後カラムアドレスが常に供給されるとは限らない。つまり、通常のアクセス時においては、アクティブコマンドに応答してロウアドレスが供給され、次に、リードコマンド又はライトコマンドに応答してカラムアドレスが供給されるのであるが、リフレッシュ動作時においては、リフレッシュカウンタからロウアドレスリフレッシュアドレスが供給されるだけであり、その後カラムアドレスは供給されない。このため、リフレッシュ動作時においては、ロウアドレスの供給に応答してカラム救済回路の動作を開始させる必要はなく、むしろ、このような動作は無駄な消費電流を発生させてしまう。かかる問題は、リフレッシュ動作時のみならず、ロウアクセスの後にカラムアクセスが不要な全ての動作を行う場合において共通に生じる問題である。本発明による半導体装置は、複数のワード線と、複数のビット線と、少なくとも一つの冗長ビット線と、前記ワード線と前記ビット線との交点及び前記ワード線と前記冗長ビット線との交点に配置された複数のメモリセルとをそれぞれ有する複数のメモリマットと、ロウアドレスに基づいて、前記複数のメモリマットのいずれかを選択するとともに、前記選択されたメモリマットに含まれる前記複数のワード線のいずれかを選択するロウデコーダと、カラムアドレスに基づいて、前記選択されたメモリマットに含まれる前記複数のビット線のいずれかを選択するカラムデコーダと、前記カラムアドレスが不良ビット線のアドレスと一致したことに応答して、前記カラムアドレスに基づき選択されるべきビット線の代わりに前記冗長ビット線を選択するカラム救済回路と、前記ロウアドレスが第1のコマンドに応答して前記ロウデコーダに供給された場合には前記カラム救済回路の動作を許可し、前記ロウアドレスが第2のコマンドに応答して前記ロウデコーダに供給された場合には前記カラム救済回路の動作を禁止する判定回路と、を備えることを特徴とする。本発明によれば、コマンドの種類に応じてカラム救済回路の動作を許可又は禁止していることから、リフレッシュ動作時のようにカラムアクセスが不要な場合にカラム救済回路が無駄な消費電流を発生させることがない。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10のレイアウトを説明するための略平面図である。図1に示すように、本実施形態による半導体装置10は、メモリセルアレイが8つのバンク0~バンク7に分割されている。バンクとは、コマンドを個別に受付可能な単位であり、したがってバンク間においては非排他的な並列動作が可能である。図1に示す例では、バンク0,1,4,5がX方向に一列に配列され、バンク2,3,6,7がX方向に一列に配列されている。各バンクには、ロウアクセスを行うためのロウアクセス回路ROWと、カラムアクセスを行うためのカラムアクセス回路COLが設けられている。ロウアクセス回路ROWは、ロウアドレスを受けてメモリセルアレイに含まれるワード線を選択するための回路である。カラムアクセス回路COLは、カラムアドレスを受けてメモリセルアレイに含まれるビット線を選択するための回路である。本実施形態では、図1において矢印Aで示すように、ロウアドレスの一部がカラムアクセス回路COLに供給されている。これは、メモリセルアレイが複数のメモリマットに分割されているためである。つまり、不良のあるビット線はメモリマットごとに異なることから、ロウアクセスによってメモリマットが選択されると、選択されたメモリマットに対応する不良ビット線のアドレスカラム救済アドレスの読み出し開始を行う必要があるためである。図1に示すように、カラムアクセス回路COLには、デコード回路33a、カラムヒューズCF、レジスタ回路REG、アドレス比較回路CMP及びカラムプリデコーダ32などが含まれている。これらについては追って詳述する。図2は、各バンクのメモリマット構成を説明するための模式図である。図2に示すように、各バンクは、メモリマットMAT0~MATmからなるm1個のメモリマットを有している。これらのメモリマットは、ロウアクセス時に供給されるロウアドレスの一部によって選択される。つまり、ロウアドレスには、複数のメモリマットのいずれかを選択する部分と、選択されたメモリマットに含まれる複数のワード線のいずれかを選択する部分とが含まれている。図2に示す例では、ロウアクセス時にメモリマットMAT0内の所定のワード線WLiが選択された例が示されている。カラムアクセス時に供給されるカラムアドレスは、選択されたメモリマットに含まれる複数のビット線のいずれかを選択するために用いられる。図2に示す例では、カラムアクセス時にメモリマットMAT0内の所定のビット線BLjが選択されており、これによってワード線WLiとビット線BLjとの交点に位置するメモリセルMCijに対してアクセスが行われることになる。ここで、図2に示すメモリマットMAT0~MATmのうち、ハッチングの施されていないメモリマットは冗長ワード線が設けられていないメモリマットであり、ハッチングの施されているメモリマットは冗長ワード線が設けられているメモリマットである。図2に示す例では、冗長ワード線を有するメモリマットが3マットに1つの割合で設けられているが、本発明がこれに限定されるものではない。図3は、ワード線の置換動作を説明するための模式図である。図3に示すように、ロウアドレスによって選択されるべきワード線WLiが不良ワード線である場合、当該ワード線WLiはスペアである冗長ワード線RWLに置換される。図3に示す例では、ロウアドレスによって選択されるべきワード線WLiが冗長ワード線を持たないメモリマットMAT0に属しているため、置換先として他のメモリマットMAT5内の冗長ワード線RWLが指定されている例が示されている。このように、ロウ冗長動作が行われると、選択されるメモリマットが変更されることがある。尚、不良ワード線とは、当該ワード線自体に断線などの欠陥がある場合のみならず、当該ワード線自体には欠陥がないものの、これにつながるメモリセルに不良がある結果、選択することができない場合も含む。図4は、ビット線の置換動作を説明するための模式図である。図4に示すように、カラムアドレスによって選択されるべきビット線BLjが不良ビット線である場合、当該ビット線BLjはスペアである冗長ビット線RBLに置換される。ビット線の置換は常に同じメモリマット内にて行われるため、カラム冗長動作が行われることによって、選択されるメモリマットが変更されることはない。このことは、メモリマットの選択は、常にロウアクセス時に確定することを意味する。尚、不良ビット線とは、当該ビット線自体に断線などの欠陥がある場合のみならず、当該ビット線自体には欠陥がないものの、これにつながるメモリセルに不良がある結果、選択することができない場合も含む。尚、図1に示すように、本実施形態ではロウアドレスの最上位ビットX14によって上位マット及び下位マットのいずれかが選択されるが、この点は本発明において必須ではない。図5は、本実施形態による半導体装置10の構成を機能的に説明するためのブロック図である。図5に示すように、各バンクは、メモリセルアレイ11内のワード線WLを選択するためのロウデコーダ12と、ビット線BLを選択するためのカラムデコーダ13とを備えている。ワード線WLとビット線BLとの交点にはメモリセルMCが配置される。図5においては、1本のワード線WL、1本のビット線BL及びこれらの交点に配置された1個のメモリセルMCのみを図示しているが、実際には多数のワード線WL、多数のビット線BL及びこれらの交点に配置された複数のメモリセルMCが設けられていることは言うまでもない。各ビット線BLは、センス回路14内の対応するセンスアンプSAに接続されており、カラムデコーダ13によって選択されたビット線BLは、対応するセンスアンプSAを介してデータ入出力部15に接続される。データ入出力部15は、リード動作時においてはメモリセルアレイ11から読み出されたリードデータをデータ入出力端子DQ0~DQnへ出力し、ライト動作時においてはデータ入出力端子DQ0~DQnを介して入力されたライトデータをメモリセルアレイ11に供給する。さらに、各バンクは、カラム冗長セルアレイ11aを備えている。カラム冗長セルアレイ11aは冗長ビット線RBLを備え、冗長ビット線RBLとワード線WLとの交点には冗長メモリセルRMCが配置される。冗長ビット線RBLは冗長センス回路14a内の冗長センスアンプSAに接続されており、冗長カラムデコーダ13aによって選択される。その他、各バンクには、冗長ワード線RWLを含むロウ冗長セルアレイが備えられているが、これについては図示を省略してある。ロウデコーダ12の動作は、ロウ系制御回路21、ロウプリデコーダ22及びリフレッシュカウンタ23によって制御される。これらロウデコーダ12、ロウ系制御回路21、ロウプリデコーダ22及びリフレッシュカウンタ23は、図1に示したロウアクセス回路ROWに相当する。カラムデコーダ13及び冗長カラムデコーダ13aの動作は、カラム系制御回路31、カラムプリデコーダ32及びカラム救済回路33によって制御される。これらカラムデコーダ13、冗長カラムデコーダ13a、カラム系制御回路31、カラムプリデコーダ32及びカラム救済回路33は、図1に示したカラムアクセス回路COLに相当する。ロウ系制御回路21及びカラム系制御回路31の動作は、コマンドデコーダ40によって制御される。コマンドデコーダ40は、コマンド端子CMDを介して外部から入力されるコマンド信号をデコードし、その結果に基づいて各種内部信号を生成する回路である。例えば、コマンド信号がアクティブコマンドを示している場合には、内部アクティブクロックRASCLKBを一定期間ローレベルに活性化させる。内部アクティブクロックRASCLKBがローレベルに活性化すると、ロウ系制御回路21は、内部ロウアドレスXAddを受けてこれをロウプリデコーダ22に供給する。これにより、内部ロウアドレスXAddが示すワード線に対してロウアクセスが行われる。ここで、内部ロウアドレスXAddは、リフレッシュカウンタ23より供給されるアドレスであり、通常動作時においてはアドレス端子ADDに入力されるアドレス信号がそのまま内部ロウアドレスXAddとして用いられ、リフレッシュ動作時においてはリフレッシュカウンタ23の内部で保持されたリフレッシュアドレスが内部ロウアドレスXAddとして用いられる。したがって、図5に示すリフレッシュカウンタ23は、アドレス端子ADDを介して入力されるアドレス信号と内部で保持されたリフレッシュアドレスのいずれか一方を出力するセレクタの役割を有している。その選択は、コマンドデコーダ40より供給される内部リフレッシュクロックREFCLKに基づいて行われる。また、コマンド信号がリフレッシュコマンドを示している場合、コマンドデコーダ40は、内部アクティブクロックRASCLKBを複数回に亘ってローレベルに活性化させるとともに、内部リフレッシュクロックREFCLKをハイレベルに活性化させる。これにより、リフレッシュカウンタ23から出力される内部ロウアドレスXAddは、リフレッシュカウンタ23に備えられた内部カウンタの値となり、その値が示すワード線が選択される。ここで、内部アクティブクロックRASCLKBを複数回に亘って活性化させているのは、リフレッシュ動作においては選択されるワード線の数が多いため、ワード線の選択を時間的に分散させることによってピーク電流を低減するためである。さらに、コマンドデコーダ40は、リフレッシュカウンタ23に対して内部リフレッシュ信号REFを供給し、これによってリフレッシュカウンタ23に備えられた内部カウンタの値が更新される。図5に示すように、内部アクティブクロックRASCLKB及び内部リフレッシュクロックREFCLKは、NORゲート回路50に供給される。NORゲート回路50は、本発明における判定回路として機能し、その出力は内部アクティブクロックRASCLK2としてロウ系制御回路21及びロウプリデコーダ22に供給される。内部アクティブクロックRASCLK2の機能については後述する。一方、コマンド信号がリードコマンド又はライトコマンドを示している場合、コマンドデコーダ40はライトリード信号W/Rを活性化させる。ライトリード信号W/Rが活性化すると、カラム系制御回路31は、アドレス端子ADDに入力されるアドレス信号を内部カラムアドレスYAddとして取り込み、これをカラムプリデコーダ32及びカラム救済回路33に供給する。カラム救済回路33は、カラム系制御回路31より供給される内部カラムアドレスYAddが不良ビット線のアドレスである場合、救済判定出力信号HITを出力する回路である。救済判定出力信号HITが活性化すると、カラムプリデコーダ32は、当該救済判定出力信号HITにあらかじめ関連づけられた冗長カラムアドレスを冗長カラムデコーダ13aに供給する。これにより、カラム冗長動作が実行される。図6は、カラム救済回路33の回路構成を示すブロック図である。図6に示すように、カラム救済回路33は、Pセットのカラム救済回路セットを有している。各カラム救済セットは、アドレス記憶回路であるm1個のヒューズセットCF0~CFmと、これらヒューズセットCF0~CFmのいずれかを選択するセレクタSEL0~SELmと、セレクタSEL0~SELmによって選択されたヒューズセットの記憶内容カラム救済アドレスを保持するレジスタREGと、レジスタREGに保持されたカラム救済アドレスと内部カラムアドレスYAddとを比較するアドレス比較回路CMPとを備えている。尚、図1では、P=4である場合、つまり、4セットのカラム救済回路セットが設けられている場合が例示されている。m1個のヒューズセットは、m1個のメモリマットMAT0~MATmにそれぞれ対応している。各ヒューズセットには、不良のあるビットの線のアドレスが1アドレスだけ記憶されている。特に限定されるものではないが、本実施形態では内部カラムアドレスYAddが7ビットの信号であり、したがって、各ヒューズセットに記憶されるアドレスも7ビットの信号である。但し、当該ヒューズセットに有効なアドレスが記憶されているか否かを示すイネーブルビットが1ビット必要であり、合計で8ビットの信号が記憶される。これらm1個のヒューズセットCF0~CFmは、セレクタSEL0~SELmによってそのいずれか一つのみが選択される。セレクタSEL0~SELmによる選択は、ロウアクセスに基づくメモリマットの選択に連動している。つまり、ロウアクセスに基づいてメモリマットMAT0が選択されればこれに対応するヒューズセットCF0が選択され、ロウアクセスに基づいてメモリマットMAT1が選択されればこれに対応するヒューズセットCF1が選択される。したがって、その選択はメモリマットの選択に用いるマットアドレスMATAがそのまま使用される。ロウプリデコーダ22から供給されるマットアドレスMATAはプリデコードされた状態であるため、カラム救済回路33内のデコーダ33aによってこれをデコードし、デコード結果に基づいてセレクタSEL0~SELmを動作させる。また、図3を用いて説明したように、ロウ冗長動作によってワード線の置換が行われた場合、本来のマットアドレスMATAが示すメモリマットとは異なるメモリメットがアクセスされるため、このようなロウ冗長動作が行われた場合には、救済先のマットアドレス救済マットアドレスMATRAが優先される。救済マットアドレスMATRAは、図3などに示したハッチングの施されたメモリマットをそれぞれ示すデコードされた信号であり、その1ビットが活性化している場合、ORゲート回路51によってセレクタ33bが切り替えられ、デコーダ33aの出力の代わりに救済マットアドレスMATRAによってセレクタ33bが制御される。図6に示すように、プリデコードされたマットアドレスMATA及びデコードされた救済マットアドレスMATRAは、ロウプリデコーダ22に含まれるANDゲート回路22a~22cを介してカラム救済回路33に供給される。これらANDゲート回路22a~22cには、NORゲート回路50の出力である内部アクティブクロックRASCLK2が供給される。したがって、内部アクティブクロックRASCLK2がローレベルであれば、ANDゲート回路22a~22cの出力は全てローレベルに固定される。内部アクティブクロックRASCLK2は、ロウ系制御回路21に含まれるANDゲート回路21aにも供給される。ANDゲート回路21aの他方の入力ノードには、内部アクティブクロックRASCLKBと連動する内部アクティブクロックRASCLK1が供給される。内部アクティブクロックRASCLK1は、カラム救済回路33に含まれるレジスタREG及びアドレス比較回路CMPを起動するための起動信号であり、したがって、内部アクティブクロックRASCLK2がローレベルであれば、これらの回路が起動しないことになる。ANDゲート回路21aを通過した内部アクティブクロックRASCLK1は、カラム救済回路33に含まれる制御回路CTLに供給される。制御回路CTLは、内部アクティブクロックRASCLK1がハイレベルに活性化すると、カラムヒューズロード信号LOAD及び救済判定起動信号STを活性化させ、これによってレジスタREG及びアドレス比較回路CMPを起動する。レジスタREGは、カラムヒューズロード信号LOADが活性化すると、セレクタSEL0~SELmによって選択されたヒューズセットCFに電流を流し、これによって当該ヒューズセットCFを構成する8個のヒューズ素子に対してデータの読み出しを実行する。ヒューズ素子の種類については特に限定されないが、レーザビームによって切断可能な光学ヒューズ素子、又は、高電圧の印加によって絶縁破壊可能なアンチヒューズ素子を用いることができる。いずれのタイプのヒューズ素子においても、いわゆるラッチ回路からデータを読み出すケースとは異なり、電流印加及びセンス動作などが必要であり、読み出しにある程度の時間がかかるとともに、読み出しに際して消費電流が発生する。但し、本発明において不良ビット線のアドレス記憶にヒューズ素子を用いることは必須でなく、不揮発性記憶素子であればどのような素子を用いても構わない。カラムヒューズロード信号LOADに同期して読み出されたヒューズセットCFの情報は、アドレス比較回路CMPにおいて内部カラムアドレスYAddと比較される。図7は、アドレス比較回路CMPの回路図である。図7に示すように、アドレス比較回路は、レジスタに読み出されたカラム救済アドレスYRAddの各ビットと、内部カラムアドレスYAddの各ビットとをそれぞれ比較する7個のXNOR回路と、イネーブルビットENと救済判定起動信号STを受けるANDゲート回路と、これら7個のXNOR回路及びANDゲート回路の出力を受ける8入力のANDゲート回路とを備える。かかる回路構成により、カラム救済アドレスYRAddの各ビットと内部カラムアドレスYAddの各ビットが全て一致し、且つ、イネーブルビットEN及び救済判定起動信号STがいずれもハイレベルに活性化していることを条件として、救済判定出力信号HITがハイレベルに活性化することになる。したがって、救済判定起動信号STがローレベルであれば、救済判定出力信号HITもローレベルに固定されるため、アドレス比較動作に伴う消費電流が低減される。次に、本実施形態による半導体装置10の動作について説明する。図8は、アクティブコマンド発行時における動作を説明するためのタイミング図である。図8に示すように、アクティブコマンドの発行に応答して内部アクティブクロックRASCLKBがローレベルに活性化すると、アクティブコマンドに同期して供給されたロウアドレスに基づき、マットアドレスMATA又は救済マットアドレスMATRAがロウプリデコーダ22からカラム救済回路33に供給される。これにより、図6に示したセレクタSEL0~SELmによって、m1個のヒューズセットCF0~CFmのいずれかが選択される。その後、カラムヒューズロード信号LOADが活性化し、これによって選択されたヒューズセットCFに対して読み出し動作が行われる。さらに、救済判定起動信号STが活性化し、これによってアドレス比較回路CMPによる比較動作が許可される。したがって、その後、リードコマンド又はライトコマンドに同期してカラムアドレスが入力されると、これがカラム救済アドレスYRAddと一致していなければカラムデコーダ13が動作し、一致していれば冗長カラムデコーダ13aが動作する。このように、アクティブコマンドに応答してカラム冗長動作の準備を開始していることから、カラムアドレスが入力されると、直ちに比較動作を実行することが可能となる。図9は、リフレッシュコマンド発行時における動作を説明するためのタイミング図である。リフレッシュコマンド発行時においては、内部アクティブクロックRASCLKBがローレベルに活性化するとともに、内部リフレッシュクロックREFCLKがハイレベルに活性化する。このため、図5及び図6に示したNORゲート回路50の出力である内部アクティブクロックRASCLK2がローレベルとなる。その結果、リフレッシュアドレスに同期して供給されたロウアドレスの値にかかわらず、図9に示すように、マットアドレス及び救済マットアドレスは所定値に固定され、さらに、実線で示すように、カラムヒューズロード信号LOADも救済判定起動信号STも活性化しない。このため、マットアドレスMATA及び救済マットアドレスMATRAの変化に伴うスイッチング電流が削減されるとともに、ヒューズセットCF0~CFmからデータを読み出す際に生じる消費電流、さらには、アドレス比較動作において生じる消費電流も削減される。図9において破線で示しているのは、上記の対策を施さなかった場合の波形であり、内部アクティブクロックRASCLKBがローレベルに活性化する度に、カラムヒューズロード信号LOAD及び救済判定起動信号STが活性化することになる。しかしながら、リフレッシュ動作時においてはカラムアクセスが不要であり、このような動作は本来必要のない動作である。これに対し、本実施形態による半導体装置10では、リフレッシュ動作時において不要なカラムアクセスの準備動作を停止していることから、無駄な消費電流を削減することが可能となる。このように、本実施形態による半導体装置10では、アクティブコマンドに応答してロウアドレスが供給された場合にはカラム救済回路33の動作が許可され、リフレッシュコマンドに応答してロウアドレスが供給された場合にはカラム救済回路33の動作が禁止されることから、無駄なカラム冗長動作による消費電流を削減することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"