"第1の半導体チップと、前記第1の半導体チップによって制御され、互いに積層された複数の第2の半導体チップとを備え、前記複数の第2の半導体チップのそれぞれは、該半導体チップを貫通する複数の第1の貫通電極及び少なくとも一つの第2の貫通電極を有し、前記複数の第2の半導体チップにそれぞれ設けられた前記複数の第1の貫通電極のそれぞれは、該半導体チップとは異なる他の第2の半導体チップに設けられた前記複数の第1の貫通電極のうち、積層方向から見て互いに異なる平面位置に配置された第1の貫通電極に電気的に接続され、これにより前記複数の第2の半導体チップにそれぞれ割り当てられた複数の第1の信号経路が構成され、前記複数の第2の半導体チップにそれぞれ設けられた前記第2の貫通電極は、前記積層方向から見た平面位置が互いに一致し且つ電気的に接続され、これにより前記複数の第2の半導体チップに対して共通な第2の信号経路が構成され、前記第1の半導体チップは、前記複数の第1の信号経路のいずれかを前記第2の信号経路に置換する切り替え回路を有し、前記複数の第2の半導体チップのそれぞれは、該半導体チップに割り当てられた前記第1の信号経路と前記第2の信号経路のいずれかを選択する選択回路を有する、ことを特徴とする半導体装置。前記複数の第2の半導体チップはそれぞれ内部回路を有し、前記選択回路によって選択された第1又は第2の信号経路が前記内部回路に接続されることを特徴とする請求項1に記載の半導体装置。前記複数の第2の半導体チップにそれぞれ設けられた前記複数の第1の貫通電極のうち、前記選択回路を介して前記内部回路に接続される貫通電極は、前記積層方向から見た平面位置が互いに一致していることを特徴とする請求項2に記載の半導体装置。前記切り替え回路は、前記複数の第1の信号経路を介して前記第1の半導体チップから前記複数の第2の半導体チップに供給すべき複数の入力信号のいずれかを、前記第2の信号経路に供給する第1の切り替え回路を含むことを特徴とする請求項2又は3に記載の半導体装置。前記複数の第2の半導体チップにそれぞれ設けられた前記選択回路は、該半導体チップに割り当てられた前記第1の信号経路を介して供給される前記入力信号及び前記第2の信号経路を介して供給される前記入力信号のいずれかを前記内部回路に供給する第1の選択回路を含むことを特徴とする請求項4に記載の半導体装置。前記複数の第2の半導体チップにそれぞれ設けられた前記選択回路は、前記内部回路から出力される出力信号を、該半導体チップに割り当てられた前記第1の信号経路及び前記第2の信号経路のいずれかに出力する第2の選択回路を含むことを特徴とする請求項5に記載の半導体装置。前記切り替え回路は、前記複数の第1の信号経路を介して前記複数の第2の半導体チップから前記第1の半導体チップに供給される複数の前記出力信号のいずれかを、前記第2の信号経路から前記第1の半導体チップに供給される前記出力信号に置き換える第2の切り替え回路を含むことを特徴とする請求項6に記載の半導体装置。前記複数の第1の信号経路のいずれも前記第2の信号経路に置換しない場合、前記第2の信号経路に所定の電位を与える回路をさらに備えることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記第1の半導体チップ及び前記複数の第2の半導体チップの一方は、前記複数の第1の貫通電極にテスト電位を供給する第1のテスト回路を有し、前記第1の半導体チップ及び前記複数の第2の半導体チップの他方は、前記複数の第1の貫通電極を介して前記テスト電位を検出する第2のテスト回路を有する、ことを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記第1及び第2のテスト回路は、通常動作時においては前記複数の第1の貫通電極から見てハイインピーダンス状態となることを特徴とする請求項9に記載の半導体装置。第1の半導体チップと、互いに積層された複数の第2の半導体チップと、前記複数の第2の半導体チップを貫通する複数の貫通電極により構成され、前記複数の第2の半導体チップを前記第1の半導体チップにそれぞれ個別に接続する複数の第1の信号経路と、前記複数の第2の半導体チップを貫通する複数の貫通電極により構成され、前記複数の第2の半導体チップを前記第1の半導体チップに共通接続する第2の信号経路と、前記複数の第1の信号経路のいずれかを前記第2の信号経路に置換する切り替え回路と、を備えることを特徴とする半導体装置。しかしながら、複数の貫通電極を並列接続する方法では、いずれかの貫通電極が非導通不良を起こしている場合には救済可能であるが、ショート不良電源ラインや他の貫通電極との短絡を起こしている場合には救済することができない。また、必要となる貫通電極の数が大幅に増加するためチップ上の占有面積が増加するばかりでなく、並列接続によって貫通電極の負荷も増大することから、これを駆動するためのドライバの能力も増加させなければならないという問題が生じる。また、正規の貫通電極を予備の貫通電極に切り替える方法では、各貫通電極にそれぞれ切り替え回路が必要となることから、チップ上の占有面積が増加する。特に、積層方向からみて異なる平面位置に配置された貫通電極が短絡されてなる信号経路においては、各貫通電極はいずれも対応する1つの半導体チップに信号を供給するためにのみ用いられ、他の半導体チップに対する信号供給には寄与しないことから、このような貫通電極の全てに切り替え回路を設けることは非効率的である。本発明による半導体装置は、第1の半導体チップと、前記第1の半導体チップによって制御され、互いに積層された複数の第2の半導体チップとを備え、前記複数の第2の半導体チップのそれぞれは、該半導体チップを貫通する複数の第1の貫通電極及び少なくとも一つの第2の貫通電極を有し、前記複数の第2の半導体チップにそれぞれ設けられた前記複数の第1の貫通電極のそれぞれは、該半導体チップとは異なる他の第2の半導体チップに設けられた前記複数の第1の貫通電極のうち、積層方向から見て互いに異なる平面位置に配置された第1の貫通電極に電気的に接続され、これにより前記複数の第2の半導体チップにそれぞれ割り当てられた複数の第1の信号経路が構成され、前記複数の第2の半導体チップにそれぞれ設けられた前記第2の貫通電極は、前記積層方向から見た平面位置が互いに一致し且つ電気的に接続され、これにより前記複数の第2の半導体チップに対して共通な第2の信号経路が構成され、前記第1の半導体チップは、前記複数の第1の信号経路のいずれかを前記第2の信号経路に置換する切り替え回路を有し、前記複数の第2の半導体チップのそれぞれは、該半導体チップに割り当てられた前記第1の信号経路と前記第2の信号経路のいずれかを選択する選択回路を有することを特徴とする。本発明によれば、貫通電極の全てに切り替え回路を設ける必要がなくなる。また、救済のために追加する貫通電極の数も最小限に抑えられることから、チップ面積の増大を抑制することも可能となる。さらに、不良の原因が非導通不良であるかショート不良であるかに関わらず救済することも可能である。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップメモリチップCC0~CC7と、コアチップCC0~CC7とは異なる製造マスクで製作された1枚のインターフェースチップIFと、1枚のインターポーザIPとが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、単体で動作する通常のSDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細については後述する。一方、インターフェースチップIFは、単体で動作する通常のSDRAMに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFに貫通電極TSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、チップアドレス情報が挙げられる。さらに他の一部の貫通電極TSVについては、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV群3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。また、貫通電極TSV3を用いれば、各コアチップCC0~CC7からインターフェースチップIFに対して個別に情報を供給することも可能である。このように、コアチップCC0~CC7に設けられた貫通電極TSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分の貫通電極TSVは図2aに示すタイプであり、アドレス信号、コマンド信号などは図2aに示すタイプの貫通電極TSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプの貫通電極TSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプの貫通電極TSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプの貫通電極TSV1の構造を示す断面図である。図3に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって貫通電極TSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、図2bに示すタイプの貫通電極TSV2の構造を示す断面図である。図4に示すように、貫通電極TSV2は、同じ平面位置にあるパッドP1とパッドP2を直接接続するスルーホール電極TH2が削除されている点において、図3に示した貫通電極TSV1と相違している。パッドP1は図2に示す内部回路5の例えば出力ノードに接続され、パッドP2は図2に示す内部回路5の例えば入力ノードに接続される。これにより、各コアチップCC0~CC7に設けられた内部回路5が貫通電極TSV2を介してカスケード接続されることになる。図5は、図2cに示すタイプの貫通電極TSV3の構造を示す断面図である。図5に示すように、貫通電極TSV3は、同じ平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されるのではなく、異なる平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されている。図5では貫通電極TSV3を3個だけ示しているが、貫通電極TSV3は各コアチップCC0~CC7において1信号当たりコアチップの枚数分8個設けられる。そして、これら8個の貫通電極TSV3は、図6に示すように循環的に接続される。図6において実線で示しているのは表面バンプ85であり、破線で示しているのは裏面バンプ84である。図6に示すように、貫通電極TSV3を循環的に接続すれば、各コアチップCC0~CC7の回路構成を互いに同一としつつ、インターフェースチップIFから各コアチップCC0~CC7に個別の情報を与えることができる。例えば、裏面バンプ84-7の位置に内部回路6を接続した場合、インターフェースチップIFから最下層のコアチップCC7の裏面バンプ84-0~84-7に供給する信号は、それぞれコアチップCC0~CC7の内部回路6に選択的に供給されることになる。このように、図2cに示すタイプの貫通電極TSV3を循環的に接続することによって形成される信号経路は、本発明において第1の信号経路と呼ぶことがある。本実施形態では第1の信号経路が8本形成され、それぞれが対応するコアチップCC0~CC7に割り当てられることになる。これに対し、図2aに示すタイプの貫通電極TSV1によって形成される信号経路を第2の信号経路と呼ぶことがある。第2の信号経路は、コアチップCC0~CC7に共通の信号経路である。以下、第1の信号経路に生じている不良を救済する手段についてより詳細に説明する。図7は、第1の信号経路に生じている不良を救済するための手段を説明するための模式図であり、インターフェースチップIFからコアチップCC0~CC7への信号伝送に関わる要素を示している。図7において、各コアチップCC0~CC7の下側にハッチングを付して示された要素が当該コアチップを貫通して設けられた貫通電極TSVである。このうち、図面の右側に図示され、コアチップCC0~CC7にそれぞれ設けられた8個の貫通電極101~108は、図2cに示すタイプの貫通電極TSV3である。一方、貫通電極101~108の左側に図示され、コアチップCC0~CC7にそれぞれ設けられた1個の貫通電極109は、図2aに示すタイプの貫通電極TSV1である。各コアチップCC0~CC7に設けられた貫通電極101~108は、図7に示すように、上層のコアチップに設けられた貫通電極108,101~107にそれぞれ接続されるとともに、下層のコアチップに設けられた貫通電極102~108,101にそれぞれ接続される。これにより、上述した第1の信号経路が8本形成されることになる。ここで、各コアチップCC0~CC7に設けられた貫通電極101は、該コアチップ内の選択回路120に接続されている。つまり、貫通電極101は図2cに示した貫通電極TSV3aに相当し、積層方向から見て同じ平面位置に配置される。かかる構成により、インターフェースチップIF内のバッファ201~208から出力される出力信号は、コアチップCC0~CC7にそれぞれ割り当てられた8本の第1の信号経路を介し、該コアチップ内の選択回路120に供給されることになる。一方、各コアチップCC0~CC7に設けられた貫通電極109は、図7に示すように、積層方向から見た平面位置が互いに一致している。上述の通り、貫通電極109は図2aに示すタイプの貫通電極TSV1であることから、各コアチップCC0~CC7に設けられた貫通電極109は互いに短絡されることになる。これにより、貫通電極109によって各コアチップCC0~CC7に対して共通な第2の信号経路が構成されることになる。貫通電極109により構成される第2の信号経路は、貫通電極101~108により構成される第1の信号経路を置換するための信号経路である。置換動作は、インターフェースチップIFに設けられた切り替え回路110及び各コアチップCC0~CC7に設けられた選択回路120によって行われる。切り替え回路110は、バッファ201~208から出力される信号のいずれかを選択するとともに、選択した信号を第2の信号経路に出力するか否かを切り替える回路である。信号の選択は選択信号TAFによって行われ、出力の有無はテスト信号TESTによって切り替えられる。図8は、切り替え回路110の回路図である。図8に示すように、切り替え回路110はデコーダ回路DEC1とトライステートインバータ111~119からなる。デコーダ回路DEC1は、選択信号TAFを構成する3ビットの信号TAF1~TAF3をデコードし、これによって8つのトライステートインバータ111~118のいずれかを活性化させる。トライステートインバータ111~118の入力ノードにはそれぞれバッファ201~208から出力される信号IN11~IN18が供給されている。トライステートインバータ111~118の出力ノードは短絡され、トライステートインバータ119の入力ノードに接続される。トライステートインバータ119の出力ノードは第2の信号経路に接続されており、テスト信号TESTがハイレベルに活性化されるとハイインピーダンス状態となる。かかる構成により、テスト信号TESTがローレベルに非活性化されている場合、信号IN11~IN18のいずれか一つが第2の信号経路に出力されることになる。尚、テスト信号TESTがローレベルに非活性化されている状態は、通常動作時を意味する。選択信号TAFはインターフェースチップIF内のヒューズ回路に保持されており、電源投入に応答してヒューズ回路から供給される。一方、各コアチップCC0~CC7に設けられた選択回路120は、該コアチップに割り当てられた第1の信号経路と第2の信号経路のいずれを入力元とするか選択する回路である。信号経路の選択は、それぞれ選択信号S1~S8によって行われる。選択信号S1~S8は最大でも1つのみが活性化され、2以上の選択信号の活性化は禁止される。尚、選択信号S1~S8は、選択信号TAFのデコード結果に等しい。図9は、選択回路120の回路図である。図9に示すように、選択回路120は2つのトライステートインバータ121,122からなる。このうち、トライステートインバータ121の入力ノードには第1の信号経路からの信号IN1が供給され、トライステートインバータ122の入力ノードには第2の信号経路からの信号IN2が供給される。トライステートインバータ121,122の出力ノードは短絡され、ここから出力される信号OUTは図7に示した内部回路130に供給される。これらトライステートインバータ121,122は、対応する選択信号S1~S8によっていずれか一方が活性化されるため、第1の信号経路を介して供給される信号IN1と第2の信号経路を介して供給される信号IN2のいずれか一方が内部回路130に供給されることになる。選択信号S1~S8は、インターフェースチップIF内のヒューズ回路に保持されており、電源投入に応答してヒューズ回路から図示しない別の貫通電極TSVを介して各コアチップCC0~CC7に転送される。上述の通り、選択信号S1~S8は選択信号TAFのデコード結果と一致しているため、選択信号TAFを保持するためのヒューズ回路と選択信号S1~S8を保持するためのヒューズ回路は共有することができる。以上により、第1の信号経路のいずれかに不良がある場合であっても、これを第2の信号経路に置き換えることによって、当該コアチップに与えるべき固有の信号を正しく供給することが可能となる。一例として、図7に示す貫通電極108xに不良がある場合、コアチップCC0に割り当てられた第1の信号経路が不良となる。この場合、インターフェースチップIF内においては、トライステートインバータ111を選択することによってバッファ201から出力される信号IN11を第2の信号経路に供給するとともに、コアチップCC0内においては選択信号S1をハイレベルに活性化させることによって第2の信号経路を選択する。これにより、インターフェースチップIFからコアチップCC0に供給すべき固有の信号は、第1の信号経路ではなく第2の信号経路を介して供給されることになる。図10は、第1の信号経路に生じている不良を救済するための手段を説明するための模式図であり、コアチップCC0~CC7からインターフェースチップIFへの信号伝送に関わる要素を示している。図10において図7と同じ要素には同じ符号を付し、重複する説明は省略する。図10に示すように、第1の信号経路から第2の信号経路への置換動作は、各コアチップCC0~CC7に設けられた選択回路140と、インターフェースチップIFに設けられた切り替え回路150及び選択回路161~168によって行われる。各コアチップCC0~CC7に設けられた選択回路140は、該コアチップに割り当てられた第1の信号経路と第2の信号経路のいずれを出力先とするか選択する回路である。信号経路の選択は、それぞれ選択信号S1~S8によって行われる。図11は、選択回路140の回路図である。図11に示すように、選択回路140は2つのトライステートインバータ141,142からなる。トライステートインバータ141,142の入力ノードには、内部回路130より供給される信号INが共通に供給される。トライステートインバータ141,142は、対応する選択信号S1~S8によっていずれか一方が活性化されるとともに、テスト信号TESTがハイレベルに活性化している場合には、両方が非活性化される。トライステートインバータ141の出力ノードは第1の信号経路に接続され、トライステートインバータ142の出力ノードは第2の信号経路に接続される。かかる構成により、テスト信号TESTがローレベルに非活性化している場合、内部回路130より供給される信号INは、対応する選択信号S1~S8の論理レベルに基づいて第1の信号経路及び第2の信号経路のいずれか一方に出力される。これに対し、テスト信号TESTがハイレベルに活性化している場合、選択回路140の出力はハイインピーダンス状態となる。一方、切り替え回路150は、置換すべき第1の信号経路に接続された選択回路161~168を選択する回路である。選択回路161~168の選択は選択信号TAFによって行われる。図12は、切り替え回路150の回路図である。図12に示すように、切り替え回路150は選択信号TAFをデコードするデコーダ回路DEC2と、貫通電極109にグランド電位VSSを与えるトランジスタ151によって構成されている。デコーダ回路DEC2は、選択信号TAFを構成する3ビットの信号TAF1~TAF3をデコードし、これによって8つの切り替え信号SEL1~SEL8のいずれかをハイレベルに活性化させる。これら切り替え信号SEL1~SEL8は、図10に示す8つの選択回路161~168にそれぞれ供給される。選択回路161~168の回路構成は、図9に示した選択回路120と同様であり、2つの入力信号のいずれか一方を選択し、選択した信号を出力する。いずれの入力信号を選択するかは、対応する切り替え信号SEL1~SEL8に基づいて決定される。トランジスタ151は、第2の信号経路を構成する貫通電極109とグランド配線との間に接続されており、そのゲート電極にはイネーブル信号ENが供給されている。イネーブル信号ENは、第2の信号経路を用いた置換を行う場合にハイレベルとなり、第2の信号経路を用いた置換を行わない場合にローレベルとなる信号である。その結果、トランジスタ151は、第2の信号経路を用いた置換を行う場合にはオフとなり、逆に、第2の信号経路を用いた置換を行わない場合にはオンとなる。これにより、第2の信号経路を用いた置換を行わない場合に、第2の信号経路を構成する貫通電極109がフローティング状態となるのが防止される。以上により、第1の信号経路のいずれかに不良がある場合であっても、これを第2の信号経路に置き換えることによって各コアチップから出力される固有の信号をインターフェースチップIFへ正しく供給することが可能となる。一例として、図10に示す貫通電極108xに不良がある場合、コアチップCC0に割り当てられた第1の信号経路が不良となる。この場合、コアチップCC0内においては選択信号S1をハイレベルに活性化させることによって第2の信号経路を選択するとともに、インターフェースチップIF内においては、切り替え信号SEL1をハイレベルに活性化されることにより選択回路161が第2の信号経路を選択する。これにより、コアチップCC0からインターフェースチップIFに供給すべき固有の信号は、第1の信号経路ではなく第2の信号経路を介して供給されることになる。図7及び図10において符号R1,R2で示されている要素は、貫通電極101~108のテスト回路である。つまり、半導体装置10を製造した後、テスト回路R1,R2を用いて貫通電極101~108の試験を行い、その結果、貫通電極101~108のいずれかに不良が発見されれば当該第1の信号経路を第2の信号経路に置換し、これによって半導体装置10を救済する。図13は、テスト回路R1,R2の回路図である。図13に示す例では、テスト回路R1がコアチップCC0~CC7側に設けられ、テスト回路R2がインターフェースチップIF側に設けられている。テスト回路R1は対応する貫通電極101~108にテスト電位を供給するための回路であり、テスト回路R2は対応する貫通電極を介してテスト電位を検出するための回路である。但し、図13に示す例とは逆に、テスト回路R1をインターフェースチップIF側に設け、テスト回路R2をコアチップCC0~CC7側に設けても構わない。テスト回路R1は、電源配線と貫通電極101~108との間に接続されたトランジスタ301と、グランド配線と貫通電極101~108との間に接続されたトランジスタ302からなる。トランジスタ301,302のゲート電極には、それぞれテスト信号TEST1,TEST2が供給される。これにより、テスト信号TEST1がハイレベルに活性化されると、対応する貫通電極101~108にはテスト電位として電源電位VDDが印加され、テスト信号TEST2がハイレベルに活性化されると、対応する貫通電極101~108にはテスト電位としてグランド電位VSSが印加される。通常動作時においてはテスト信号TEST1,TEST2がいずれもローレベルとなり、これにより貫通電極101~108からみてテスト回路R1はハイインピーダンス状態となる。このため、テスト回路R1は、通常動作時においてバッファ回路210に対し何らの影響も与えない。テスト回路R2は、モニタ端子MONIと貫通電極101~108との間に接続されたトランスファゲート303からなる。トランスファゲート303は、テスト信号TESTがハイレベルに活性化すると導通し、モニタ端子MONIと貫通電極101~108とを接続する。また、テスト信号TESTは、通常動作時において使用されるトライステートインバータ220にも供給されており、これがハイレベルとなるテスト動作時においてはトライステートインバータ220の出力ノードがハイインピーダンス状態とされる。このため、テスト動作時においては、テスト回路R2に対してトライステートインバータ220は何らの影響も与えない。逆に、通常動作時においてはトランスファゲート303がハイインピーダンス状態となることから、トライステートインバータ220に対してテスト回路R2は何らの影響も与えない。テスト動作時においては、テスト信号TESTをハイレベルに活性化させた状態で、テスト信号TEST1,TEST2を順次ハイレベルに活性化させる。例えば、テスト信号TEST1,TEST2をこの順に活性化させた場合、当該貫通電極に不良がなければモニタ端子MONIには電源電位VDD、グランド電位VSSがこの順に現れるはずである。これに対し、モニタ端子MONIに現れるレベルが上記と異なる場合には、当該貫通電極が非導通不良又はショート不良電源ラインや他の貫通電極との短絡を起こしている可能性がある。このような不良が発見された場合、当該貫通電極により構成される第1の信号経路を第2の信号経路に置換すべく、インターフェースチップIF内のヒューズ回路に当該情報をプログラムする。これにより、実使用時においては、電源投入に応答してヒューズ回路から選択信号TAF及び選択信号S1~S8が出力され、不良のある第1の信号経路が第2の信号経路に正しく置換されることになる。以上説明したように、本実施形態によれば、第1の信号経路のいずれかに不良がある場合であっても、これを第2の信号経路に置き換えることによって半導体装置10を救済することが可能となる。しかも、不良の原因が貫通電極の非導通不良であるかショート不良であるかに関わらず救済可能であることから、製造歩留まりを高めることも可能となる。さらに、本実施形態では、救済のために必要となる貫通電極109の数も少なくてすみ、且つ、各貫通電極にそれぞれ切り替え回路を設ける必要もないことから、チップ上の占有面積の増加を最小限に抑えることも可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、インターフェースチップIFと複数のコアチップCC0~CC7とが積層されてなる半導体装置10を例に説明したが、第1の半導体チップと積層された複数の第2の半導体チップからなる半導体装置であれば、本発明の適用が可能である。つまり、上記実施形態においては、インターフェースチップIFが第1の半導体チップに相当し、コアチップCC0~CC7がそれぞれ第2の半導体チップに相当する。また、上記実施形態では、インターフェースチップIF上に8枚のコアチップCC0~CC7が積層されているが、第2の半導体チップの積層数についてはこれに限定されるものではない。第2の半導体チップの積層数が多くなると第1の信号経路を構成する貫通電極の数も多くなることから、本発明による効果は第2の半導体チップの積層数が多いほど顕著となる。"