"容量素子と、第1のトランジスタと、第1のトランジスタよりオフ電流の小さな第2のトランジスタとを有し、前記第1のトランジスタは、前記第2のトランジスタよりもスイッチング速度が速く、前記第1のトランジスタと前記第2のトランジスタと前記容量素子とは直列に電気的に接続され、前記容量素子への電荷の蓄積、及び前記容量素子からの電荷の放出は、前記第1のトランジスタと前記第2のトランジスタの両方を介して行われることを特徴とする半導体装置。複数のメモリセルを有し、前記複数のメモリセルの各メモリセルは、容量素子と、第1のトランジスタと、前記第1のトランジスタよりオフ電流の小さな第2のトランジスタとを有し、前記第1のトランジスタは、前記第2のトランジスタよりもスイッチング速度が速く、前記第1のトランジスタと前記第2のトランジスタと前記容量素子とは直列に電気的に接続され、前記容量素子への電荷の蓄積、及び前記容量素子からの電荷の放出は、前記第1のトランジスタと前記第2のトランジスタの両方を介して行われることを特徴とする半導体装置。複数のビット線と、複数の第1のワード線と、複数の第2のワード線と、複数の容量線と、マトリクス状に配置された複数のメモリセルとを有し、前記複数のメモリセルの各メモリセルは、容量素子と、第1のトランジスタと、前記第1のトランジスタよりオフ電流の小さな第2のトランジスタとを有し、前記第1のトランジスタは、前記第2のトランジスタよりもスイッチング速度が速く、前記第1のトランジスタと前記第2のトランジスタとは、前記複数のビット線のうちの一本と前記容量素子の一対の電極のうち一方の電極との間に直列に電気的に接続され、前記容量素子の一対の電極のうち他方の電極は前記複数の容量線のうちの一本と電気的に接続され、前記第1のトランジスタのゲートは、前記複数の第1のワード線のうちの1本と電気的に接続され、前記第2のトランジスタのゲートは、前記複数の第2のワード線のうちの一本と電気的に接続されることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一において、前記第2のトランジスタは、酸化物半導体層にチャネルが形成され、前記第1のトランジスタは、酸化物半導体以外の半導体材料を用いた層または基板にチャネルが形成されることを特徴とする半導体装置。請求項4において、前記第1のトランジスタは、酸化物半導体以外の半導体材料を用いた基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域上の第1のゲート絶縁層と、前記チャネル形成領域と重畳して前記第1のゲート絶縁層上に設けられた第1のゲート電極と、を有することを特徴とする半導体装置。請求項5において、前記酸化物半導体以外の半導体材料を用いた基板は、単結晶半導体基板またはSOI基板であることを特徴とする半導体装置。請求項4において、前記第1のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域と重なる第1のゲート絶縁層と、前記第1のゲート絶縁層を挟んで前記チャネル形成領域と重畳するように設けられた第1のゲート電極と、を有することを特徴とする半導体装置。請求項4乃至請求項7のいずれか一において、前記酸化物半導体以外の半導体材料はシリコンであることを特徴とする半導体装置。請求項4乃至請求項8のいずれか一において、前記第2のトランジスタは、前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極と、第2のゲート絶縁層と、前記第2のゲート絶縁層を挟んで前記酸化物半導体層と重畳するように設けられた第2のゲート電極と、を有することを特徴とする半導体装置。請求項4乃至請求項9のいずれか一において、前記酸化物半導体層は、In、Ga及びZnを含んでなる酸化物半導体材料を有する半導体装置。複数のメモリセルを有し、前記複数のメモリセルの各メモリセルは、容量素子と、第1のトランジスタと、前記第1のトランジスタよりオフ電流の小さな第2のトランジスタとを有し、前記第1のトランジスタは、前記第2のトランジスタよりもスイッチング速度が速く、第1のモードでは、前記複数のメモリセルの全ての前記第2のトランジスタをオン状態とし、前記複数のメモリセルのいずれかの前記第1のトランジスタをオン状態とすることによって、前記第1のトランジスタ及び前記第2のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行い、第2のモードでは、前記複数のメモリセルのいずれかの前記第1のトランジスタをオン状態とし、前記複数のメモリセルのいずれかの前記第2のトランジスタをオン状態とすることによって、前記第1のトランジスタと前記第2のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行うことを特徴とする半導体装置の駆動方法。複数のビット線と、複数の第1のワード線と、複数の第2のワード線と、複数の容量線と、マトリクス状に配置された複数のメモリセルとを有し、前記複数のメモリセルの各メモリセルは、容量素子と、第1のトランジスタと、前記第1のトランジスタよりオフ電流の小さな第2のトランジスタとを有し、前記第1のトランジスタは、前記第2のトランジスタよりもスイッチング速度が速く、第1のモードでは、前記第2のトランジスタをオン状態とする信号を前記複数の第2のワード線の全てに入力し、前記第1のトランジスタをオン状態とする信号を前記複数の第1のワード線のいずれかに入力することによって、前記第1のトランジスタ及び前記第2のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行い、第2のモードでは、前記第1のトランジスタをオン状態とする信号を前記複数の第1のワード線のいずれかに入力し、前記第2のトランジスタをオン状態とする信号を前記複数の第2のワード線のいずれかに入力することによって、前記第1のトランジスタと前記第2のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行うことを特徴とする半導体装置の駆動方法。上述の問題に鑑み、消費電力を低減することが可能な新たな構造の半導体装置及びその駆動方法を提供することを目的の一とする。開示する発明の一態様では、半導体装置を構成する複数のメモリセルの各メモリセルは、容量素子と、第1のトランジスタと、第1のトランジスタよりオフ電流トランジスタがオフ状態でのソースとドレイン間のリーク電流の小さな第2のトランジスタとを有する。ここで、第1のトランジスタは、第2のトランジスタよりもスイッチング速度が速いトランジスタとする。複数のメモリセルの各メモリセルにおいて、第1のトランジスタと第2のトランジスタと容量素子とは直列に電気的に接続されている。そして、容量素子への電荷の蓄積、及び容量素子からの電荷の放出は、第1のトランジスタと第2のトランジスタの両方を介して行われる。開示する発明の一態様では、半導体装置の駆動方法は、頻繁に情報の書き込みまたは読み出しを行う場合以下、第1のモードと呼ぶでは、全てのメモリセルの第2のトランジスタをオン状態とし、複数のメモリセルのいずれかの第1のトランジスタをオン状態とする。こうして、第1のトランジスタ及び第2のトランジスタが共にオン状態となったメモリセルにおいて、容量素子への電荷の蓄積及び容量素子からの電荷の放出を行う。即ち、情報の書き込み及び読み出しを行う。一方、情報の書き込みまたは読み出しが頻繁でない場合以下、第2のモードと呼ぶでは、複数のメモリセルのいずれかの第1のトランジスタをオン状態とし、前記メモリセルの第2のトランジスタをオン状態とする。こうして、第1のトランジスタと第2のトランジスタが共にオン状態となったメモリセルにおいて、容量素子への電荷の蓄積または容量素子からの電荷の放出を行う。即ち、情報の書き込み及び読み出しを行う。また、情報の書き込みまたは読み出しを行わないときには、全てのメモリセルの第2のトランジスタをオフ状態とする。こうして、第1のトランジスタがオン状態であるかオフ状態であるかに関わらず、容量素子から電荷が放出されるのを防ぎ、各メモリセルの情報を保持する。また、第2のモードは省電力モードということもできる。開示する発明の一態様では、半導体装置は、複数のビット線と、複数の第1のワード線と、複数の第2のワード線と、複数の容量線と、マトリクス状に配置された複数のメモリセルとを有する。複数のメモリセルの各メモリセルは、容量素子と、第1のトランジスタと、第1のトランジスタよりオフ電流の小さな第2のトランジスタとを有する。ここで、第1のトランジスタは、第2のトランジスタよりもスイッチング速度が速いトランジスタとする。複数のメモリセルの各メモリセルにおいて、第1のトランジスタのソースとドレインの一方は複数のビット線のうちの1本に電気的に接続され、第1のトランジスタのソースとドレインの他方は第2のトランジスタのソースとドレインの一方に電気的に接続され、第2のトランジスタのソースとドレインの他方は容量素子の一対の電極のうち一方の電極に電気的に接続され、容量素子の一対の電極のうち他方の電極は複数の容量線のうちの1本に電気的に接続されている。また、第1のトランジスタのゲートは複数の第1のワード線のうちの1本に電気的に接続され、第2のトランジスタのゲートは複数の第2のワード線のうちの1本に電気的に接続されている。容量素子への電荷の蓄積、及び容量素子からの電荷の放出は、オン状態となった第1のトランジスタとオン状態となった第2のトランジスタの両方を介して行われる。なお、第1のトランジスタと第2のトランジスタは、ビット線と容量素子容量素子の一対の電極のうち一方の電極との間に直列に電気的に接続されていれば良く、第1のトランジスタと第2のトランジスタの順序は入れ替えることができる。つまり、第2のトランジスタのソースとドレインの一方は複数のビット線のうちの1本に電気的に接続され、第2のトランジスタのソースとドレインの他方は第1のトランジスタのソースとドレインの一方に電気的に接続され、第1のトランジスタのソースとドレインの他方は容量素子の一対の電極のうち一方の電極に電気的に接続され、容量素子の一対の電極のうち他方の電極は複数の容量線のうちの1本に電気的に接続されている。第1のトランジスタのゲートは複数の第1のワード線のうちの1本に電気的に接続され、第2のトランジスタのゲートは複数の第2のワード線のうちの1本に電気的に接続される構成とすることもできる。なお、複数のメモリセルのうち、列方向に並んだ複数のメモリセルにおいてビット線を共有することができ、行方向に並んだ複数のメモリセルにおいて第1のワード線を共有することができ、行方向に並んだ複数のメモリセルにおいて第2のワード線を共有することができ、行方向に並んだ複数のメモリセルにおいて容量線を共有することができる。更に、第2のワード線は全てのメモリセルにおいて共有することもできる。容量線は全てのメモリセルにおいて共有することもできる。開示する発明の一態様では、半導体装置の駆動方法は、頻繁に情報の書き込みまたは読み出しを行う場合第1のモードでは、第2のトランジスタをオン状態とする信号を複数の第2のワード線の全てに入力し、第1のトランジスタをオン状態とする信号を複数の第1のワード線のいずれかに入力する。こうして、第1のトランジスタ及び第2のトランジスタが共にオン状態となったメモリセルにおいて、所定の電荷を容量素子に蓄積させ、また当該電荷を放出させる。このように各メモリセルの情報を書き込み及び読み出す。一方、情報の書き込み又は読み出しが頻繁でない場合第2のモードでは、情報の書き込み又は読み出しを行うときには、全メモリセルのうち書き込み又は読み出しを行うメモリセルのみ、第1のトランジスタ及び第2のトランジスタをオン状態とする。つまり、書き込み又は読み出しを行うメモリセルに対応する第1のワード線及び第2のワード線のみに、第1のトランジスタ及び第2のトランジスタがオン状態となる信号を入力する。こうして、当該メモリセルの情報の書き込み又は読み出しを行う。また、情報の書き込み又は読み出しを行わないときには、複数の第2のワード線に入力する信号を全てのメモリセルの第2のトランジスタがオフ状態となる信号とする。こうして、第1のトランジスタがオン状態であるかオフ状態であるかに関わらず、容量素子から電荷が放出されるのを防ぎ、各メモリセルの情報を保持する。第2のトランジスタよりスイッチング速度の速い第1のトランジスタと、第1のトランジスタよりオフ電流の小さな第2のトランジスタは、例えば次のようなトランジスタとすることができる。第2のトランジスタは、ワイドギャップ半導体である酸化物半導体材料を用いたトランジスタとし、第1のトランジスタは、酸化物半導体以外の半導体材料を用いたトランジスタとすることができる。なお、酸化物半導体材料を用いたトランジスタとは、酸化物半導体材料を用いた層酸化物半導体層にチャネルが形成されるトランジスタのことをいう。酸化物半導体以外の半導体材料を用いたトランジスタとは、酸化物半導体材料以外の半導体材料を用いた層または基板にチャネルが形成されるトランジスタのことをいう。第1のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第1のゲート絶縁層と、チャネル形成領域と重畳して第1のゲート絶縁層上に設けられた第1のゲートと、を有する構成とすることができる。また別の例としては、第1のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域と重なる第1のゲート絶縁層と、第1のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第1のゲートと、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。例えば、第2のトランジスタは、酸化物半導体層と電気的に接続される第2のソース及び第2のドレインと、第2のゲート絶縁層と、第2のゲート絶縁層を挟んで酸化物半導体層と重畳するように設けられた第2のゲートと、を有する構成とすることができる。なお、半導体材料を用いた基板は、単結晶半導体基板またはSOI基板とすることが好ましい。また、酸化物半導体以外の半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、In、Ga及びZnを含んでなる酸化物半導体材料を有していてもよい。または、酸化物半導体層は、In、Sn及びZnを含んでなる酸化物半導体材料を有していてもよい。なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。更に、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、ソースやドレインの用語は、入れかえて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。第1のトランジスタは第2のトランジスタよりもスイッチング速度が速い。よって、第2のトランジスタを常時オン状態とし第1のトランジスタをスイッチングさせる第1のモードでは、各メモリセルの情報の書き込み及び読み出しを高速に行うことができる。一方、第2のトランジスタは第1のトランジスタよりもオフ電流が小さい。よって、第1のトランジスタと第2のトランジスタをともにスイッチングさせる第2のモードでは、リフレッシュ動作を行わなくても容量素子に保持された電荷を長い期間保持することができる。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。このように、オフ電流が小さいトランジスタ第2のトランジスタと、スイッチング速度が速いトランジスタ第1のトランジスタとを組み合わせて各メモリセルに用いることによって、消費電力が少なく、且つ情報の書き込み及び読み出し速度を高速化した半導体装置が得られる。ここで、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。そのため、当該トランジスタを第2のトランジスタとして各メモリセルに用いることにより、容量素子に保持された電荷がリークにより変化するのを低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。例えば、リフレッシュ動作を1ヶ月に1回などとすることができる。それ故、半導体装置の消費電力を十分に低減することができる。しかしながら、酸化物半導体層を用いたトランジスタはオフ電流が極めて小さいが、シリコン等を用いたトランジスタと比較してスイッチング速度が遅い。そこで、第2のトランジスタと直列に電気的に接続された第1のトランジスタは、酸化物半導体以外の材料を用いたトランジスタとする。酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタよりも、スイッチング速度が速く、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタを、酸化物半導体材料を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作の高速性を確保することができる。酸化物半導体を用いたトランジスタを第2のトランジスタとし、酸化物半導体以外の材料を用いたトランジスタを第1のトランジスタとして、これらのトランジスタを組み合わせて各メモリセルに用いることによって、消費電力が少なく、且つ情報の書き込み及び読み出し速度を高速化した半導体装置が得られる。開示する発明の実施の形態の一例について図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものである。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び駆動方法について、図1乃至図4を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにOSの符号を付す場合がある。基本回路はじめに、基本的な回路構成及びその動作について、図1を参照して説明する。図1は半導体装置の各メモリセルの基本的な回路構成を示す回路図である。図1に示す回路図において、メモリセル190は、トランジスタ160と、トランジスタ162と、容量素子164とを有する。トランジスタ160のゲートは第1の配線1stLineと電気的に接続され、トランジスタ162のゲートは第2の配線2ndLineと電気的に接続される。トランジスタ160のソースとドレインの一方は第4の配線4thLineと電気的に接続され、トランジスタ160のソースとドレインの他方はトランジスタ162のソースとドレインの一方と電気的に接続される。トランジスタ162のソースとドレインの他方は容量素子164の一対の電極のうち一方の電極と電気的に接続され、容量素子164の一対の電極のうち他方の電極は第3の配線3rdLineと電気的に接続される。なお、図1は、第4の配線4thLineと容量素子164との間に、トランジスタ160、トランジスタ162がこの順に直列に電気的に接続される構成を示したがこれに限定されない。第4の配線4thLineと容量素子164との間に、トランジスタ162、トランジスタ160がこの順に直列に電気的に接続されていてもよい。ここで、トランジスタ160は、単結晶半導体を用いたトランジスタ単結晶半導体基板や単結晶半導体層にチャネルが形成されるトランジスタ、例えば単結晶シリコンを用いたトランジスタとすることができる。トランジスタ162は、酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタとすることができる。図1に示す半導体装置では、次のように、情報の書き込み、読み出しが可能である。情報の書き込みは、第1の配線1stLineの電位をトランジスタ160がオン状態となるような電位とし、第2の配線2ndLineの電位をトランジスタ162がオン状態となるような電位として、トランジスタ160及びトランジスタ162をオン状態とする。こうして、第4の配線4thLineの電位が容量素子164の一対の電極のうち一方の電極に与えられる。ここでは、書き込む情報に応じて第4の配線4thLineの電位を選択し、容量素子164に所定の電荷を選択的に与えるものとする。容量素子に所定の電荷が与えられた状態をデータ1に対応させ、容量素子に所定の電荷が与えられていない状態をデータ0に対応させることによって、メモリセルに1ビットの情報を書き込むことができる。なお、メモリセル190にデータ0が書き込まれた状態から新たにデータ1を書き込む場合には、情報の書き込み時に容量素子164に電荷を充電することになる。メモリセル190にデータ1が書き込まれた状態から新たにデータ0を書き込む場合には、情報の書き込み時に容量素子164から電荷を放電することになる。メモリセル190にデータ1が書き込まれた状態から新たにデータ1を書き込む場合、及びメモリセル190にデータ0が書き込まれた状態から新たにデータ0を書き込む場合には、情報の書き込み時に容量素子164からの電荷の移動は無い。その後、トランジスタ160及びトランジスタ162の少なくとも一方がオフ状態となるように、第1の配線1stLine及び第2の配線2ndLineの一方または両方の電位を変化させることによって、容量素子164に与えられた電荷が保持される。なお、第3の配線3rdLineの電位は、少なくとも情報書き込みの間は一定の電位例えば、基準電位VSSに保たれている。なお、容量素子164に与える所定の電荷を異なる二つまたはそれ以上の電荷のうちから選択することによって、1メモリセルあたり多値複数ビットの情報を書き込み、半導体装置の記憶容量を向上させても良い。情報の読み出しは、第1の配線1stLineの電位をトランジスタ160がオン状態となるような電位とし、第2の配線2ndLineの電位をトランジスタ162がオン状態となるような電位として、トランジスタ160及びトランジスタ162をオン状態とする。容量素子164に所定の電荷が保持されていた場合、オン状態となったトランジスタ160及びトランジスタ162を介して電荷が第4の配線4thLineに放出される。第4の配線4thLineに容量素子164から電荷が放出されると、第4の配線4thLineの電位は瞬間的に変化する。ここで、第4の配線4thLineは読み出し回路に接続され、読み出し回路は第4の配線4thLineの電位の変化を検出する。こうして、容量素子164に電荷が保持されていたか否かを検出することによって、メモリセル190に記憶されていた情報を読み出すことができる。酸化物半導体材料を用いたトランジスタ162のオフ電流は、シリコンにチャネルが形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる電荷の消失を無視することが可能である。つまり、酸化物半導体材料を用いたトランジスタ162により、情報を保持している期間に容量素子164から電荷がリークすること防止し、長時間の情報の保持が可能な記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。次に、図1に示す回路を応用したより具体的な回路構成及び動作について、図2及び図3を参照して説明する。図2は、メモリセル190を縦mmは自然数個行×横nnは自然数個列分有する半導体装置の回路図の一例である。図2において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。図2に示す半導体装置は、m本の第1のワード線WLWL1_1乃至WL1_mと、m本の第2のワード線WLWL2_1乃至WL2_mと、m本の容量線CCS_1乃至CS_mと、n本のビット線BLBL_1乃至BL_nと、メモリセル190が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、を有する。図1における第1の配線1stLineは、m本の第1のワード線WLWL1_1乃至WL1_mのいずれかに相当し、図1における第2の配線2ndLineは、m本の第2のワード線WLWL2_1乃至WL2_mのいずれかに相当し、図1における第3の配線3rdLineは、m本の容量線CCS_1乃至CS_mのいずれかに相当し、図1における第4の配線4thLineは、n本のビット線BLBL_1乃至BL_nのいずれかに相当する。図2において、行方向に並んだ複数のメモリセルで、第1のワード線を共有し、第2のワード線を共有し、容量線を共有している。また、図2において、列方向に並んだ複数のメモリセルでビット線を共有している。更に、第2のワード線はm行n列のメモリセル全てにおいて共有することもできる。容量線はm行n列のメモリセル全てにおいて共有することもできる。なお、図2では、メモリセル190が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイを有する半導体装置を示したが、当該メモリセルアレイを1ブロックとし、複数のブロックを有する半導体装置であってもよい。なお、図2は、ビット線BLと容量素子164との間に、トランジスタ160、トランジスタ162がこの順に直列に電気的に接続される構成を示したがこれに限定されない。ビット線BLと容量素子164との間に、トランジスタ162、トランジスタ160がこの順に直列に電気的に接続されていてもよい。図2において、メモリセル190の基本的な情報の書き込み及び読み出し方法は、図1で説明した方法と同様である。図2に示した構成の半導体装置の駆動方法を図3のタイミングチャートを用いて説明する。タイミングチャート中のWL1、WL2、BL等の名称は、タイミングチャートに示す電位が与えられる配線を示している。図3のタイミングチャートでは、第kkは1以上m以下の自然数行第qqは1以上n以下の自然数列のメモリセルに1を書き込み、及び第k行第q列のメモリセルからデータ1を読み出す場合を例示する。なお、情報の書き込み又は読み出しが頻繁でない場合第2のモードと、頻繁に情報の書き込み又は読み出しを行う場合第1のモードに分けて、それぞれのモードにおける半導体装置の駆動方法を説明する。なお、ここでは一例として、トランジスタ160、トランジスタ162がすべてnチャネル型のトランジスタである場合を例に説明するが、これに限定されない。まず、情報の書き込み又は読み出しが頻繁でない場合第2のモードの半導体装置の駆動方法を説明する。最初に、第k行第q列のメモリセルに1を書き込む場合の例を示す。第1のワード線WL1_kの電位をV1とし、第2のワード線WL2_kの電位をV2とすることによって、書き込み対象のメモリセル第k行第q列のメモリセルのトランジスタ160及びトランジスタ162をオン状態とする。ここで、ビット線BL_qには1に対応する電位V3が与えられている。書き込み対象のメモリセル第k行第q列のメモリセルでは、ビット線BL_qの電位V3がトランジスタ160及びトランジスタ162を介して容量素子164の一方の電極に与えられる。その後、トランジスタ160及びトランジスタ162の少なくとも一方がオフ状態となることによって、書き込み対象のメモリセル第k行第q列のメモリセルは1の情報を保持する。なお、少なくとも書き込み期間中、容量線CS_kには一定の電位例えば、電位VSSが与えられている。例えば、電位VSSは、基準電位GND0Vとすることができる。次に、情報の書き込み又は読み出しが頻繁でない場合第2のモードにおいて、第k行第q列のメモリセルに書き込まれた1の情報を読み出す例を示す。情報の読み出しを行う際、読み出しを行うメモリセル190が電気的に接続されたビット線BL_qは読み出し回路に接続される。例えば、読み出し回路としては、図4に示す構成を用いることができる。図4において、読み出し回路はトランジスタ401とセンスアンプ回路402を有する。読み出し時には、端子Aは読み出しを行うメモリセル190が電気的に接続されたビット線BL_qに電気的に接続される。また、トランジスタ401のゲート電極にはバイアス電位Vbiasが印加される。センスアンプ回路402は、端子Aの電位が参照電位Vref例えば、0Vより高いとHighを出力し、端子Aの電位が参照電位Vrefより低いとLowを出力する。情報の読み出しにおいて、まずトランジスタ401をオン状態として端子Aに電気的に接続されたビット線BL_qの電位を所定の電位例えば、VBLHにするプリチャージ。次に、第1のワード線WL1_kの電位をV1とし、第2のワード線WL2_kの電位をV2とすることによって、読み出し対象のメモリセル第k行第q列のメモリセルのトランジスタ160及びトランジスタ162をオン状態とし、読み出し回路の端子Aに電気的に接続されたビット線BL_qの電位を参照電位Vrefと比較する。上述のとおり、読み出し対象のメモリセル第k行第q列のメモリセルに記憶された情報に応じてビット線BL_qの電位は異なる。よって、読み出し対象のメモリセルに記憶された情報に応じて、センスアンプ回路402はHighまたはLowを出力する。ここで、Highを1、Lowを0とすると、センスアンプ回路402は、メモリセル190に1が記憶されていた場合に1を端子Dから出力し、メモリセル190に0が記憶されていた場合に0を端子Dから出力する。こうして、読み出し回路はメモリセル190に記憶された情報を読み出すことができる。図3のタイミングチャートでは、読み出し対象のメモリセル第k行第q列のメモリセルに1が記憶されていた場合を例示しているので、High即ち1の出力がされる。図3中、Dの欄に読み出し回路の出力を示す。なお、図4に示した読み出し回路は一例である。他の公知の回路を用いても良い。また、情報の書き込み又は読み出しが頻繁でない場合第2のモードでは、情報の書き込み又は読み出しを行わないときには、第2のワード線WL2_1~WL2_mに入力する信号をm行n列のメモリセル全てのトランジスタ162がオフ状態となる信号電位V0とする。こうして、トランジスタ160がオン状態であるかオフ状態であるかに関わらず、容量素子から電荷が放出されるのを防ぎ、各メモリセルの情報を保持することができる。次に、頻繁に情報の書き込み又は読み出しを行う場合第1のモードの半導体装置の駆動方法について説明する。最初に、第k行第q列のメモリセルに1を書き込む場合の例を示す。第1のモードでは、m行n列のメモリセル全てのトランジスタ162は常にオン状態とする。そのため、第1のモードにおいて第2のワード線WL2_1~WL2_mの電位はV2である。電位V2が十分に高ければ、トランジスタ162のオン抵抗は十分に低くなり、トランジスタ160とトランジスタ162を直列に電気的に接続することのデメリットは軽減される。また、トランジスタ162を常時オン状態としておくため、トランジスタ162のオン状態とオフ状態の切り替えスイッチングのための電力消費を減らすことができる。この状態で、書き込み対象のメモリセル第k行第q列のメモリセルに対応する第1のワード線WL1_kの電位をV1とすることによって、書き込み対象のメモリセル第k行第q列のメモリセルのトランジスタ160及びトランジスタ162をオン状態とする。ここで、ビット線BL_qには1に対応する電位V3が与えられている。書き込み対象のメモリセル第k行第q列のメモリセルでは、ビット線BL_qの電位V3がトランジスタ160及びトランジスタ162を介して容量素子164の一方の電極に与えられる。その後、トランジスタ160がオフ状態となることによって、書き込み対象のメモリセル第k行第q列のメモリセルは1の情報を保持する。なお、少なくとも書き込み期間中、容量線CS_kには一定の電位例えば、電位VSSが与えられている。例えば、電位VSSは、基準電位GND0Vとすることができる。次に、頻繁に情報の書き込み又は読み出しを行う場合第1のモードにおいて、第k行第q列のメモリセルに書き込まれた1の情報を読み出す例を示す。このときも、m行n列のメモリセル全てのトランジスタ162を常にオン状態とするため、第2のワード線WL2_1~WL2_mの電位はV2である。情報の読み出しを行う際、読み出しを行うメモリセル190が電気的に接続されたビット線BL_qは読み出し回路に接続される。読み出し回路の構成は上述した構成と同様とすることができる。情報の読み出しにおいて、トランジスタ401をオン状態として端子Aに電気的に接続されたビット線BL_qの電位を所定の電位例えば、VBLHにするプリチャージ。次に、第1のワード線WL1_kの電位をV1とすることによって、読み出し対象のメモリセル第k行第q列のメモリセルのトランジスタ160及びトランジスタ162を共にオン状態とし、読み出し回路の端子Aに電気的に接続されたビット線BL_qの電位を参照電位Vrefと比較する。上述のとおり、読み出し対象のメモリセル第k行第q列のメモリセルに記憶された情報に応じてビット線BL_qの電位は異なる。よって、読み出し対象のメモリセルに記憶された情報に応じて、センスアンプ回路402はHighまたはLowを出力する。ここで、Highを1、Lowを0とすると、センスアンプ回路402は、メモリセル190に1が記憶されていた場合に1を端子Dから出力し、メモリセル190に0が記憶されていた場合に0を端子Dから出力する。こうして、読み出し回路はメモリセル190に記憶された情報を読み出すことができる。図3のタイミングチャートでは、読み出し対象のメモリセル第k行第q列のメモリセルに1が記憶されていた場合を例示しているので、High即ち1の出力がされる。図3中、Dの欄に読み出し回路の出力を示す。上記のように、頻繁に情報の書き込み又は読み出しを行う場合第1のモードと情報の書き込み又は読み出しが頻繁でない場合第2のモードとで、半導体装置を駆動させる。トランジスタ160はトランジスタ162よりもスイッチング速度が速い。よって、トランジスタ162を常時オン状態としトランジスタ160をスイッチングさせる第1のモードでは、各メモリセルの情報の書き込み及び読み出しを高速に行うことができる。一方、トランジスタ162はトランジスタ160よりもオフ電流が小さい。よって、トランジスタ160とトランジスタ162をともにスイッチングさせる第2のモードでは、リフレッシュ動作を行わなくても容量素子164に保持された電荷を長い期間保持することができる。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。このように、オフ電流が小さいトランジスタトランジスタ162と、スイッチング速度が速いトランジスタトランジスタ160とを組み合わせて各メモリセルに用いることによって、消費電力が少なく、且つ情報の書き込み及び読み出し速度を高速化した半導体装置が得られる。ここで、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。そのため、当該トランジスタをトランジスタ162として各メモリセルに用いることにより、容量素子に保持された電荷がリークにより変化するのを低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。しかしながら、酸化物半導体層を用いたトランジスタはオフ電流が極めて小さいが、シリコン等を用いたトランジスタと比較してスイッチング速度が遅い。そこで、トランジスタ162と直列に電気的に接続されたトランジスタ160は、酸化物半導体以外の材料を用いたトランジスタとする。酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタよりも、スイッチング速度が速く、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタを、酸化物半導体材料を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作の高速性を確保することができる。酸化物半導体を用いたトランジスタをトランジスタ162とし、酸化物半導体以外の材料を用いたトランジスタをトランジスタ160として、これらのトランジスタを組み合わせて各メモリセルに用いることによって、消費電力が少なく、且つ情報の書き込み及び読み出し速度を高速化した半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図5乃至図9を参照して説明する。図5は、図2の回路図で示した半導体装置におけるメモリセル190の構成の一例である。図5Aには半導体装置の平面を、図5B及び図5Cには半導体装置の断面を、それぞれ示す。ここで、図5Bは、図5AのA1-A2における断面に相当する。図5Cは、図5AのB1-B2における断面に相当する。また、図5Aにおいて、A1-A2に平行な方向が図2の回路図における列方向であり、A1-A2に交差する方向が図2の回路図における行方向である。図5に示される半導体装置は、下部に酸化物半導体以外の半導体材料例えばシリコン等を用いたトランジスタ160を有し、上部に酸化物半導体材料を用いたトランジスタ162と、容量素子164とを有するものである。なお、図5A乃至図5Cでは、図2における1つのメモリセル190の構成を代表的に示す。実際には、メモリセルは1つではなく、図2の回路図に示すように、m行n列のメモリセルが設けられている。なお、トランジスタ160及びトランジスタ162は、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図5におけるトランジスタ160は、半導体材料例えばシリコン等を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120a及び不純物領域120bと、不純物領域120a及び不純物領域120bに接する金属化合物領域124a及び金属化合物領域124bと、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110とを有する。なお、ゲート電極110は、図2に示す回路図における、第1のワード線WL1としても機能する。なお、図において明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。なお、本明細書中において、不純物領域120a、不純物領域120bをまとめて、不純物領域120と記載する場合がある。本明細書中において、金属化合物領域124a、金属化合物領域124bをまとめて、金属化合物領域124と記載する場合がある。また、図5Cに示すように、基板100上には素子分離絶縁層106が設けられている。こうして、トランジスタ160のソース領域、チャネル形成領域、及びドレイン領域は、隣り合うメモリセルに含まれるトランジスタ160のソース領域、チャネル形成領域、及びドレイン領域と絶縁されている。トランジスタ160上に、絶縁層128が設けられている。なお、高集積化を実現するためには、図5に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が互いに異なる複数の領域を含む不純物領域120を設けても良い。絶縁層128は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。このように、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形成領域酸化物半導体層144を設けることにより、トランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を提供することが可能である。図5におけるトランジスタ162は、絶縁層128上に形成された酸化物半導体層144と、酸化物半導体層144と一部が接する電極142a及び電極142bと、酸化物半導体層144と電極142aと電極142bとを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148とを有する。電極142aは、絶縁層128に設けられた開口部に形成された電極503によってトランジスタ160の金属化合物領域124bと接続されている。なお、本明細書中において、電極142a、電極142bをまとめて、電極142と記載する場合がある。ここで、酸化物半導体層144は水素などの不純物が十分に除去された後、十分な酸素が供給されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、水素等のドナーに起因するキャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。また、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、ゲート電極148は、図2に示す回路図における、第2のワード線WL2としても機能する。図5における容量素子164は、絶縁層128上に形成された電極142bと、ゲート絶縁層146と、電極149とを有する。つまり、容量素子164は、電極142bを一方の電極とし、電極149を他方の電極とし、ゲート絶縁層146を誘電体層とする。なお、電極149は、図2に示す回路図における、容量線CSとしても機能する。トランジスタ162の上には、絶縁層150が設けられており、絶縁層150上には絶縁層154が設けられている。そして、絶縁層154上には配線158が形成される。ここで、配線158は、図2に示す回路図におけるビット線BLとして機能する。配線158は、絶縁層154、絶縁層150、ゲート絶縁層146に形成された開口部501において、電極504と接続されている。また、電極504は、絶縁層128に設けられた開口部に形成された電極502によって、トランジスタ160の金属化合物領域124aと接続されている。こうして、ビット線BLとして機能する配線158は、トランジスタ160のソースまたはドレインの一方と電気的に接続されている。なお、開示する発明に係る半導体装置の構成は、図5に示されるものに限定されない。図5に示される構成において電極の接続関係等の詳細については適宜変更することができる。例えば、図5に示す構成では、酸化物半導体層144が電極142の下に配置される例を示した。しかしこれに限定されず、酸化物半導体層144を電極142の上に設けてもよい。酸化物半導体層144を電極142の上に設けた例を図6に示す。なお、図6において図5と同じ部分は同じ符号を用いて示す。図6に示した構成において、電極142a及び電極142bの端部は、テーパー形状であることが好ましい。電極142a及び電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。図5や図6では示さなかったが、酸化物半導体層144の全体が配線158と重なる配線158で覆われる構成とすることによって、上方からの光が酸化物半導体層144に入ることを抑制することもできる。こうして、酸化物半導体層144の光劣化を抑制することができる。また、図5、及び図6に示す構成では、ゲート電極148が酸化物半導体層144の上に配置される例を示した。しかしこれに限定されず、ゲート電極148は酸化物半導体層144の下に設けてもよい。ゲート電極148を酸化物半導体層144の下に設けた例を図7に示す。なお、図7において図5や図6と同じ部分は同じ符号を用いて示す。図7において、電極142aはゲート絶縁層146に設けられた開口部において電極503と接続されている。図7に示した構成において、ゲート電極148及び電極149の端部は、テーパー形状であることが好ましい。ゲート電極148及び電極149の端部をテーパー形状とすることにより、ゲート絶縁層146の被覆性を向上して、電極142aとゲート電極148とのショートや、電極142bとゲート電極148及び電極149とのショート等を防止することができる。ここで、テーパー角は、例えば、30°以上60°以下とする。また、図7に示す構成において、酸化物半導体層144を電極142a及び電極142bの上に設けてもよい。図7に示した構成において、酸化物半導体層144を電極142a及び電極142bの上に設けた例を図8に示す。なお、図8において図5乃至図7と同じ部分は同じ符号を用いて示す。図7及び図8では、ゲート電極148が酸化物半導体層144の下方に配置される構成を示した。この構成において、酸化物半導体層144の全体がゲート電極148と重なるようにすることによって、下方からの光が酸化物半導体層144に入ることを抑制することができる。こうして、酸化物半導体層144の光劣化を抑制することができる。図7や図8では示さなかったが、更に、酸化物半導体層144の全体が配線158と重なる配線158で覆われる構成とすることによって、上方からの光が酸化物半導体層144に入ることを抑制することもできる。こうして、酸化物半導体層144の光劣化を更に抑制することができる。また、図5と図7に示した構成酸化物半導体層144の上に電極142a及び電極142bが配置される構成において、酸化物半導体層144と電極142a及び電極142bとの間に、ソース領域及びドレイン領域となる酸化物導電層を設けることもできる。例えば、酸化物半導体層144上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜と導電層を同じフォトリソグラフィ工程によって加工して、ソース領域及びドレイン領域となる酸化物導電層、電極142a、電極142bを形成することができる。また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜の積層を同じフォトリソグラフィ工程によって加工して島状の酸化物半導体層144と島状の酸化物導電膜を形成する。その後、当該島状の酸化物導電膜上に、電極142a及び電極142bを形成した後、電極142a及び電極142bをマスクとして、島状の酸化物導電膜をさらにエッチングし、ソース領域及びドレイン領域となる酸化物導電層を形成することもできる。なお、酸化物導電層を形成するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層の材料としては、亜鉛を成分として含むものが好ましく、インジウムを含まないものであることが好ましい。そのような酸化物導電層の材料として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。金属電極モリブデン、タングステン等と酸化物半導体層との接触に比べ、金属電極モリブデン、タングステン等と酸化物導電層との接触は、接触抵抗を下げることができる。そのため、上記酸化物導電層を酸化物半導体層144と電極142a及び電極142bとの間に設けることで、電極142a及び電極142bと酸化物導電層との接触抵抗を低減できる。こうして、ソース及びドレインの低抵抗化図ることができ、トランジスタ162の高速動作を実現することができる。また、トランジスタ162の耐圧を向上させることもできる。なお、図5乃至図8では、ビット線BLとして機能する配線158と容量素子164との間に、トランジスタ160、トランジスタ162がこの順に直列に電気的に接続される構成を示したがこれに限定されない。ビット線BLとして機能する配線158と容量素子164との間に、トランジスタ162、トランジスタ160がこの順に直列に電気的に接続されていてもよい。また、図5乃至図8に示した構成では、容量素子164の誘電体層としてトランジスタ162のゲート絶縁層146を用いる例を示したが、これに限定されない。容量素子164の誘電体層としてゲート絶縁層146とは異なる絶縁層を用いても良い。また、図5乃至図8に示した構成では、容量素子164の一対の電極のうちの一方として、トランジスタ162のソース電極またはドレイン電極として機能する電極142bを用いる例を示したが、これに限定されない。容量素子164の一対の電極のうちの一方として、電極142bとは異なる電極、例えば電極142bとは異なる層に形成された電極を用いても良い。また、図5乃至図8に示した構成では、容量素子164の一対の電極のうちの他方として、トランジスタ162のゲート電極148と同じ層に形成された電極149を用いる例を示したが、これに限定されない。容量素子164の一対の電極のうちの他方として、ゲート電極148とは異なる層に形成された電極を用いても良い。例えば、容量素子164として、従来のDRAMで用いられるような構成の容量素子を用いることもできる。容量素子としては、例えば、トレンチ型やスタック型の容量素子を用いることができる。容量素子164をトレンチ型とした例を図9Aに示す。なお、図9では、ビット線BLとして機能する配線158と容量素子164との間に、トランジスタ162、トランジスタ160がこの順に直列に電気的に接続されている場合の例を示す。図9Aにおいて、図5と同じ部分は同じ符号を用いて示し、説明は省略する。図9Aにおいて容量素子164は、電極611と誘電体層612と電極613を有する。図9Aにおいて容量素子164は、基板100に設けられた溝トレンチに形成されている。溝トレンチに形成された電極611及び誘電体層612は、溝トレンチの凹凸を反映した表面を有する。こうして、容量素子164の実質的な表面積を増大させ、容量素子164の容量値を大きくすることができる。電極611は、トランジスタ160のソースまたはドレインとなる金属化合物領域124bと接続されている。電極613は誘電体層612を介して電極611と重なっている。電極613は容量線CSとして機能する。また、トランジスタ160の金属化合物領域124aと電極142aは絶縁層128に形成された開口部において電極602によって互いに接続される。配線158は、絶縁層154、絶縁層150、ゲート絶縁層146に形成された開口部601において、電極142bと接続されている。容量素子164をスタック型とした例を図9Bに示す。図9Bにおいて、図9Aと同じ部分は同じ符号を用いて示し、説明は省略する。図9Bにおいて容量素子164は、凹凸を有する絶縁体621の上に形成されている。絶縁体621の上に形成された電極631及び誘電体層632は、絶縁体621の表面の凹凸を反映した表面を有する。こうして、容量素子164の実質的な表面積を増大させ、容量素子164の容量値を大きくすることができる。電極631は、トランジスタ160のソースまたはドレインとなる金属化合物領域124bと接続されている。電極633は誘電体層632を介して電極631と重なっている。電極633は容量線CSとして機能する。図5乃至図8で示した構成のように、容量素子164の誘電体層としてトランジスタ162のゲート絶縁層146を用いる場合は、ビット線BLとして機能する配線158と容量素子164との間に、トランジスタ160、トランジスタ162がこの順に直列に電気的に接続される構成が好ましい。図9で示した構成のようなトレンチ型やスタック型の容量素子を用いる場合は、ビット線BLとして機能する配線158と容量素子164との間に、トランジスタ162、トランジスタ160がこの順に直列に電気的に接続されている構成が好ましい。つまり、トランジスタ162を介さず、トランジスタ160のソースとドレインの一方が容量素子164に電気的に接続される構成が好ましい。図5乃至図9に示した構成では、トランジスタ160が半導体基板に形成される例を示した。しかしこれに限定されない。トランジスタ160はSOI基板上に形成してもよい。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、トランジスタ160は、絶縁表面を有する基板上に形成されたシリコン等の半導体層を用いて形成してもよい。当該半導体層は、絶縁表面上に形成された非晶質半導体薄層を結晶化することによって形成されたものであってもよい。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の作製方法について、図10乃至図15を参照して説明する。図5に示した半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図10及び図11を参照して説明し、その後、上部のトランジスタ162及び容量素子164の作製方法について図12乃至図15を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図10A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。半導体材料を含む基板100として、特にシリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ160のチャネル形成領域116となる領域に、導電型を付与する不純物元素を添加しても良い。ここでは、トランジスタ160のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、当該導電性を付与する不純物として、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。なお、導電型を付与する不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に基板100中に生じる欠陥の改善等を図るのが望ましい。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図10A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。次に、保護層102をマスクとして基板100のエッチングを行い、基板100の保護層102に覆われていない領域露出している領域の一部を除去する。図10B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、基板100を覆うように絶縁層を形成し、当該絶縁層を選択的に除去することで素子分離絶縁層106を形成する図10C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。これにより他の半導体領域と分離された半導体領域104が形成される。なお、保護層102をマスクとした基板100のエッチング後、または素子分離絶縁層106の形成後には、保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。導電材料を含む層の形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層108及びゲート電極110を形成する図10D参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116及び不純物領域120a、不純物領域120bを形成する図10E参照。なお、ここでは、トランジスタ160はnチャネル型トランジスタとし、nチャネル型トランジスタを形成するために半導体領域104にリンやヒ素などの導電型を付与する不純物元素を添加している。しかしながら、トランジスタ160をpチャネル型トランジスタとする場合には、半導体領域104に硼素BやアルミニウムAlなどの導電型を付与する不純物元素を添加して、チャネル形成領域116及び不純物領域120a、不純物領域120bを形成すればよい。ここで、添加する導電型を付与する不純物元素の濃度は適宜設定することができるが、トランジスタ160が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、導電型を付与する不純物元素が異なる濃度で添加された複数の不純物領域例えば、サイドウォール絶縁層と重ならない高濃度不純物領域と、サイドウォール絶縁層と重なる低濃度不純物領域を半導体領域104に形成しても良い。次に、ゲート電極110、不純物領域120a及び不純物領域120bを覆うように金属層122を形成する図11A参照。金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層122と半導体領域104の表面の半導体材料とを反応させる。これにより、不純物領域120a及び不純物領域120bに接する金属化合物領域124a及び金属化合物領域124bが形成される図11A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記の金属化合物領域は十分に導電性が高められた領域である。当該金属化合物領域を形成することで、ソース及びドレイン等の電気抵抗を十分に低減し、トランジスタ160の素子特性を向上させることができる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、金属化合物領域124a及び金属化合物領域124bを形成した後には、金属層122は除去する。こうして、半導体材料を含む基板100を用いたトランジスタ160が形成される図11B参照。このようなトランジスタ160は高速動作が可能であるという特徴を有する。このため、トランジスタ160を用いることで、半導体装置は情報の読み出しを高速に行うことができる。次に、上述の工程により形成されたトランジスタ160を覆うように、絶縁層128を形成する図11C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層128を2層以上の積層構造としても良い。例えば、有機絶縁材料を用いた層と無機絶縁材料を用いた層との積層構造としても良い。絶縁層128に金属化合物領域124a及び金属化合物領域124bに達する開口部を形成し、導電層を用いて電極502及び電極503を形成する。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。その後、トランジスタ162及び容量素子164の形成前の処理として、絶縁層128の表面にCMP処理を施す図11C参照。CMP処理の他にエッチング処理などを適用することも可能である。なお、トランジスタ162の特性を向上させるために絶縁層128の表面、電極502の表面、及び電極503の表面は可能な限り平坦にしておくことが望ましく、例えば絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。なお、図10及び図11を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、上部トランジスタ162及び容量素子164の作製方法について説明する。図5に示した構成に対応する作製方法を図12を参照して説明する。図6に示した構成に対応する作製方法を図13を参照して説明する。図7に示した構成に対応する作製方法を図14を参照して説明する。図8に示した構成に対応する作製方法を図15を参照して説明する。最初に、図5に示した構成に対応する作製方法を図12を参照して説明する。絶縁層128、電極502及び電極503上に酸化物半導体層を形成し、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する図12A参照。酸化物半導体層144は、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウムGaを含むことが好ましい。また、スタビライザーとしてスズSnを含むことが好ましい。また、スタビライザーとしてハフニウムHfを含むことが好ましい。また、スタビライザーとしてアルミニウムAlを含むことが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種または複数種を含んでいてもよい。例えば、酸化物半導体層144を構成する酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In-Ga-Zn系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。ここで、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとして、Ga、Ga及びAl、Ga及びFe、Ga及びNi、Ga及びMn、Ga及びCoなどを適用することができる。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物のrだけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。また、酸化物半導体層144は、アモルファス非晶質であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。一部分が結晶性を有する構成の一例として、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物を用いてもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体は、アモルファス状態の酸化物半導体に比較してバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化物半導体層144は酸化物半導体膜を用いて形成することができる。酸化物半導体膜はスパッタ法で作製することができる。In-Zn系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=1.5:1~15:1モル数比に換算するとIn2O3:ZnO=3:4~15:2とする。例えば、ターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、In-Sn-Zn系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比でIn:Sn:Znが、1:2:2、2:1:3、1:1:1、または20:45:35などを用いる。また、In-Ga-Zn系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比で、In:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、又はIn:Ga:Zn=1:1:2とすることができる。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。また、ターゲットの純度を、99.99以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が1×1018/cm3以下、より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。酸化物半導体層144の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層144の損傷を軽減することができる。処理室内の水分を除去するためには吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層144中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、酸化物半導体層144の膜厚分布も均一となるため好ましい。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層128の表面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。本実施の形態では、酸化物半導体層144をIn-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、酸化物半導体層144の膜厚は1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とすることができる。ただし、酸化物半導体材料等により適切な膜厚は異なるから、酸化物半導体層144の膜厚は用いる材料等に応じて選択することができる。なお、上記のように絶縁層128の表面を可能な限り平坦にしておくことにより、厚みの小さい酸化物半導体層144であっても、酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることができる。酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることにより、酸化物半導体層144の断面形状が平坦でない場合と比較して、トランジスタ162のリーク電流を低減することができる。酸化物半導体層144の形成後には、酸化物半導体層144に対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の水素水や水酸基を含むを除去することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。第1の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性ガスが用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。第1の熱処理によって不純物を低減する。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。このような熱処理は、酸化物半導体層の形成後や後に形成するゲート絶縁層146の形成後、ゲート電極148の形成後、などのタイミングにおいて行うことも可能である。また、このような熱処理は、一回に限らず複数回行っても良い。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次いで、酸化物半導体層144上に導電層を形成し、当該導電層を選択的にエッチングして、電極142a、電極142b、電極504を形成する図12B参照。なお、電極142aは電極503と接続するように設けられる。電極504は電極502と接するように設けられる。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、端部にテーパー形状を有する電極142a、電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成される電極142a、及び電極142bの端部がテーパー形状となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる。上部のトランジスタ162のチャネル長Lは、電極142a、及び電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は解像度が高く焦点深度も大きい。従って、トランジスタ162のチャネル長Lを、2μm未満、好ましくは10nm以上350nm0.35μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、電極142bは容量素子164の一対の電極のうち一方の電極となる。なお、絶縁層128の上には、トランジスタ162の下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、電極142a、電極142b、電極504、酸化物半導体層144を覆うようにゲート絶縁層146を形成する図12C参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。ゲート絶縁層146は、酸化物半導体層144に接することになるから、水素が十分に低減された方法によって形成するのが望ましい。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、ゲート絶縁層146の厚さは特に限定されないが、半導体装置を微細化する場合にはゲート絶縁層146を薄くするのが望ましい。例えば、ゲート絶縁層146として酸化シリコンを用いる場合には、ゲート絶縁層146の厚さは1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層146を薄くすると、トンネル効果などに起因するトランジスタ162のゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの比誘電率の3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層146を実現することも容易になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタ162の電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極148の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。なお上記工程に限定されず、脱水化処理や脱水素化処理を行った後に、酸化物半導体層144に酸素を添加する工程を含めばよい。こうして、酸化物半導体層144中等における酸素欠陥を低減し、酸化物半導体層144をi型化又はi型に限りなく近い酸化物半導体層とすることができる。酸素の添加は、例えば、酸化物半導体層144に接して化学量論的組成比より酸素が多い領域を有する絶縁膜を形成し、その後加熱することによって行うことができる。こうして、絶縁膜中の過剰な酸素を酸化物半導体層144に供給することができる。こうして、酸化物半導体層144に酸素が過剰に含まれる化学量論的組成比以上に含まれる状態とする。過剰に含まれる酸素は、例えば、酸化物半導体膜酸化物半導体層を構成する結晶の格子間に存在する。なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層144に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層144に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層144を挟む構成とすることで、上記効果をより高めることができる。ここで、化学量論的組成比より酸素が多い領域を有する絶縁膜は、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。なお、当該絶縁膜は、水分や、水素などの不純物を極力含まないことが望ましい。絶縁膜に水素が含まれると、その水素が酸化物半導体層144へ侵入し、又は水素が酸化物半導体層144中の酸素を引き抜き、酸化物半導体層144が低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。また、絶縁膜には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層144に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、酸化物半導体層144と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層144内や他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層144に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層144に接するのを防ぐことができる。また、酸化物半導体層144中の水分又は水素を脱離させた後の酸素添加は、酸素雰囲気下で酸化物半導体層144に加熱処理を施すことによっておこなってもよい。加熱処理の温度は、例えば100°C以上350°C未満、好ましくは150°C以上250°C未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。或いは、酸化物半導体層144中の水分又は水素を脱離させた後の酸素添加は、イオン注入法又はイオンドーピング法などを用い行ってもよい。例えば、2.45GHzのマイクロ波でプラズマ化した酸素を酸化物半導体層144に添加すれば良い。ゲート絶縁層146は容量素子164の誘電体層となる。なお、酸化物半導体層144に接する絶縁層例えば図5及び図6に示した構成では、当該絶縁層は、ゲート絶縁層146と、絶縁層128であり、図7及び図8に示した構成では、ゲート絶縁層146と、絶縁層150である。は、第13族元素及び酸素を含む絶縁材料を用いることが好ましい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体に接する絶縁層に用いることで、酸化物半導体との界面の状態を良好に保つことができる。第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層144に接して絶縁層を形成する場合に、当該絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層144と絶縁層の界面特性を良好に保つことができる。例えば、酸化物半導体層144と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層144と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層144への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層はその一部の領域または全領域を、酸素雰囲気下による熱処理や酸素ドープなどにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OXX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理を行うことにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体層とすることができる。なお、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層は、酸化物半導体層144に接する絶縁層のうち、上層に位置する絶縁層または下層に位置する絶縁層のうち、どちらか一方のみに用いても良いが、両方の絶縁層に用いる方が好ましい。絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を、酸化物半導体層144に接する絶縁層の、上層及び下層に位置する絶縁層に用い、酸化物半導体層144を挟む構成とすることで、上記効果をより高めることができる。また、酸化物半導体層144の上層または下層に用いる絶縁層は、上層と下層で同じ構成元素を有する絶縁層としても良いし、異なる構成元素を有する絶縁層としても良い。例えば、上層と下層とも、組成がGa2OXX=3α、0<α<1の酸化ガリウムとしても良いし、上層と下層の一方を組成がGa2OXX=3α、0<α<1の酸化ガリウムとし、他方を組成がAl2OXX=3α、0<α<1の酸化アルミニウムとしても良い。また、酸化物半導体層144に接する絶縁層は、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。例えば、酸化物半導体層144の上層に組成がGa2OXX=3α、0<α<1の酸化ガリウムを形成し、その上に組成がGaXAl2-XO3α0<X<2、0<α<1の酸化ガリウムアルミニウム酸化アルミニウムガリウムを形成してもよい。なお、酸化物半導体層144の下層を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良いし、酸化物半導体層144の上層及び下層の両方を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。次に、ゲート絶縁層146上にゲート電極148及び電極149を形成する図12C参照。ゲート電極148及び電極149は、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148及び電極149となる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。材料等の詳細は、電極142aまたは電極142bなどの場合と同様であり、これらの記載を参酌できる。また、電極149は容量素子164の一対の電極のうちの他方の電極となる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162と、容量素子164とが完成する図12C参照。上述した作製方法により、酸化物半導体層144は水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減される。こうして作製された酸化物半導体層144は、i型化真性化または実質的にi型化されており、このような酸化物半導体層144をチャネル形成領域に用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。次に、ゲート絶縁層146、ゲート電極148、及び電極149上に、絶縁層150及び絶縁層154を形成する図12D参照。絶縁層150及び絶縁層154は、PVD法やCVD法などを用いて形成することができる。また、絶縁層150及び絶縁層154は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層154には、誘電率の低い材料や、誘電率の低い構造多孔質の構造などを用いることが望ましい。絶縁層154の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、絶縁層154は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層154を形成することで、半導体装置を微細化した場合などにおいても、絶縁層154上に、電極や配線などを好適に形成することができるためである。なお、絶縁層154の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。次に、絶縁層150及び絶縁層154に、電極504に達する開口部501を形成する。その後、配線158を形成する図12D参照。配線158は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、電極142a、電極142bなどと同様である。なお、開口部501において電極を形成し、当該電極と接するように配線158を形成しても良い。以上の工程より、図5に示すような構成の半導体装置を作製することができる。次に、図6に示した構成に対応する作製方法を図13を参照して説明する。図12に示した作製方法と図13に示した作製方法とでは、酸化物半導体層144と電極142a及び電極142bの作製方法が異なる。図13に示した作製方法において、酸化物半導体層144と電極142a及び電極142bの作製方法以外の作製方法は図12に示した作製方法と同様であるため説明は省略する。電極502、電極503及び絶縁層128上に導電層を形成し、当該導電層を選択的にエッチングして、電極142a、電極142b、電極504を形成する図13A参照。当該導電層は、図12に示した作製方法において、電極142a、電極142b、電極504を形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。次いで、電極142a及び電極142b上に酸化物半導体層144を形成する図13B参照。酸化物半導体層144は、図12に示した作製方法において酸化物半導体層144を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。次に、電極142a、電極142b、電極504、酸化物半導体層144を覆うようにゲート絶縁層146を形成する図13C参照。これ以降の作製工程は図12で示した工程と同様であるため説明は省略する。以上の工程より、図6に示すような構成の半導体装置を作製することができる。次に、図7に示した構成に対応する作製方法を図14を参照して説明する。図12に示した作製方法と図14に示した作製方法とでは、ゲート電極148、電極149、電極504、ゲート絶縁層146の作製方法が異なる。図14に示した作製方法において、それ以外の作製方法以外の作製方法は図12に示した作製方法と同様であるため説明は省略する。電極502、電極503及び絶縁層128上に導電層を形成し、当該導電層を選択的にエッチングして、ゲート電極148、電極149、電極504を形成する図14A参照。当該導電層は、図12に示した作製方法において、ゲート電極148、電極149を形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。次いで、ゲート電極148、電極149、電極504を覆うようにゲート絶縁層146を形成する図14B参照。ゲート絶縁層146は図12に示した作製方法においてゲート絶縁層146を形成するために用いた材料と同様の材料を用いて、同様の方法で作製することができるので説明は省略する。次いで、ゲート絶縁層146上に、酸化物半導体層144を形成する図14B参照。酸化物半導体層144は、図12に示した作製方法において酸化物半導体層144を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。次に、ゲート絶縁層146に開口を開け、ゲート絶縁層146及び酸化物半導体層144上に導電層を形成し、当該導電層を選択的にエッチングして、電極142a、電極142bを形成する図14C参照。当該導電層は、図12に示した作製方法において、電極142a、電極142bを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。これ以降の作製工程は図12で示した工程と同様であるため説明は省略する。以上の工程より、図7に示すような構成の半導体装置を作製することができる。次に、図8に示した構成に対応する作製方法を図15を参照して説明する。図14に示した作製方法と図15に示した作製方法とでは、酸化物半導体層144と電極142a及び電極142bの作製方法が異なる。図15に示した作製方法において、酸化物半導体層144と電極142a及び電極142bの作製方法以外の作製方法は図14に示した作製方法と同様であるため説明は省略する。ゲート絶縁層146上に、導電層を形成し、当該導電層を選択的にエッチングして、電極142a、電極142bを形成する図15B参照。当該導電層は、図12に示した作製方法において、電極142a、電極142bを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。次いで、電極142a、電極142b上に酸化物半導体層144を形成する図15C参照。酸化物半導体層144は、図12に示した作製方法において酸化物半導体層144を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。これ以降の作製工程は図12で示した工程と同様であるため説明は省略する。以上の工程より、図8に示すような構成の半導体装置を作製することができる。なお、図12乃至図15を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図17乃至図19を用いて詳細に説明する。なお、特に断りがない限り、図17乃至図19は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図17Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図17Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図17Aの上半分及び下半分にはそれぞれ3個ずつ4配位のOがある。図17Aに示す小グループは電荷が0である。図17Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図17Bの上半分及び下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図17Bに示す構造をとりうる。図17Bに示す小グループは電荷が0である。図17Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図17Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。図17Cに示す小グループは電荷が0である。図17Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図17Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図17Dに示す小グループは電荷が1となる。図17Eに、2個のZnを含む小グループを示す。図17Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図17Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。Inの上半分の3個のOは下方向に3個の近接Inを有し、下半分の3個のOは上方向に3個の近接Inを有する。Gaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。Znの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向に3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位のとき、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、6配位の金属原子InまたはSnが上半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInの上半分の4配位のO、5配位の金属原子GaまたはInの下半分の4配位のOまたは4配位の金属原子Znの上半分の4配位のOのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して互いに結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図18Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図18Bに、3つの中グループで構成される大グループを示す。なお、図18Cは、図18Bの層構造をc軸方向から観察した場合の原子配列を示す。図18Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図18Aにおいて、Inの上半分及び下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図18Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図18Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図17Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図18Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。なお、In-Sn-Zn-O系の結晶は、mの数が大きいと結晶性が向上するため、好ましい。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Pm-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、一元系金属の酸化物であるIn系酸化物、Sn系酸化物、Zn系酸化物などを用いた場合も同様である。例えば、図19Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図19Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図19Bに3つの中グループで構成される大グループを示す。なお、図19Cは、図19Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、Zn及びGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図19Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、上述の実施の形態で説明したトランジスタの理想の移動度について説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2及び数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、Gは定数である。B及びGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図20に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図20で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図21乃至図23に示す。なお、計算に用いたトランジスタの断面構造を図24に示す。図24に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域1303a及び半導体領域1303cを有する。半導体領域1303a及び半導体領域1303cの抵抗率は2×10-3Ωcmとする。図24Aに示すトランジスタは、下地絶縁層1301と、下地絶縁層1301に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1302の上に形成される。トランジスタは半導体領域1303a、半導体領域1303cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1303bと、ゲート1305を有する。ゲート1305の幅を33nmとする。ゲート1305と半導体領域1303bの間には、ゲート絶縁層1304を有し、また、ゲート1305の両側面には側壁絶縁物1306a及び側壁絶縁物1306b、ゲート1305の上部には、ゲート1305と他の配線との短絡を防止するための絶縁物1307を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1303a及び半導体領域1303cに接して、ソース1308a及びドレイン1308bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図24Bに示すトランジスタは、下地絶縁層1301と、酸化アルミニウムよりなる埋め込み絶縁物1302の上に形成され、半導体領域1303a、半導体領域1303cと、それらに挟まれた真性の半導体領域1303bと、幅33nmのゲート1305とゲート絶縁層1304と側壁絶縁物1306a及び側壁絶縁物1306bと絶縁物1307とソース1308a及びドレイン1308bを有する点で図24Aに示すトランジスタと同じである。図24Aに示すトランジスタと図24Bに示すトランジスタの相違点は、側壁絶縁物1306a及び側壁絶縁物1306bの下の半導体領域の導電型である。図24Aに示すトランジスタでは、側壁絶縁物1306a及び側壁絶縁物1306bの下の半導体領域はnの導電型を呈する半導体領域1303a及び半導体領域1303cであるが、図24Bに示すトランジスタでは、真性の半導体領域1303bである。すなわち、図24Bに示す半導体層において、半導体領域1303a半導体領域1303cとゲート1305がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1306a側壁絶縁物1306bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図21は、図24Aに示される構造のトランジスタのドレイン電流Id、実線及び移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図21Aはゲート絶縁層の厚さを15nmとしたものであり、図21Bは10nmとしたものであり、図21Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図22は、図24Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線及び移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図22Aはゲート絶縁層の厚さを15nmとしたものであり、図22Bは10nmとしたものであり、図22Cは5nmとしたものである。また、図23は、図24Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線及び移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図23Aはゲート絶縁層の厚さを15nmとしたものであり、図23Bは10nmとしたものであり、図23Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図21では80cm2/Vs程度であるが、図22では60cm2/Vs程度、図23では40cm2/Vsと、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。実施の形態6本実施の形態では、In、Sn、及びZnを主成分として含む酸化物半導体膜In-Sn-Zn系酸化物半導体膜の一例をチャネル形成領域に用いたトランジスタについて説明する。In、Sn、及びZnを主成分として含む酸化物半導体膜をチャネル形成領域に用いたトランジスタは、酸化物半導体膜を形成する際に基板を加熱した状態で成膜すること、または酸化物半導体膜の成膜後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、及びZnを主成分として含む酸化物半導体膜の形成する際に、基板を意図的に加熱した状態で成膜することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図25A~Cは、In、Sn、及びZnを主成分として含み、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの電気特性を示す図である。なお、Vdは10Vとした。図25Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、及びZnを主成分として含む酸化物半導体膜を形成したときのトランジスタ特性を示す図である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、及びZnを主成分として含む酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図25Bは基板を200°Cに加熱してIn、Sn、及びZnを主成分として含む酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、及びZnを主成分として含む酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図25Cは、In、Sn、及びZnを主成分として含む酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。また、In、Sn、及びZnを主成分として含む酸化物半導体膜に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること、及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、及びZnを主成分として含む酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図25Aと図25Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を期待することができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜する、または熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜、及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図26Aに、マイナスBT試験の結果を図26Bに示す。また、試料2のプラスBT試験の結果を図27Aに、マイナスBT試験の結果を図27Bに示す。試料1のプラスBT試験及びマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80V及び-0.42Vであった。また、試料2のプラスBT試験及びマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79V及び0.76Vであった。試料1及び試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料Bの作製方法を説明する。まず、脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図28に試料A及び試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍及び37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分として含む酸化物半導体は、成膜時に意図的に加熱すること、及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにする効果、または膜中から除去する効果がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図29に、トランジスタのオフ電流と、測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。図29に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、及びZnを主成分として含む酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、及びZnを主成分として含む酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°C及び150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図30に、ドレイン電流Id、実線及び電界効果移動度μFE、点線のゲート電圧Vg依存性を示す。また、図31Aに基板温度Tsubとしきい値電圧Vthの関係を、図31Bに基板温度Tsubと電界効果移動度μFEの関係を示す。図31Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図31Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、及びZnを主成分として含む酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態7本実施の形態では、酸化物半導体膜をチャネル形成領域に用いたトランジスタの構造の一例について説明する。酸化物半導体膜を構成する酸化物半導体は、In、Sn、及びZnを含む酸化物半導体In-Sn-Zn系酸化物半導体を用いてもよいし、他の実施の形態において説明した他の酸化物半導体を用いてもよい。図32は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図及び断面図である。図32Aにトランジスタの上面図を示す。また、図32Bに図32Aの一点鎖線A-Bに対応する断面A-Bを示す。図32Bに示すトランジスタは、基板1100と、基板1100上に設けられた下地絶縁膜1102と、下地絶縁膜1102の周辺に設けられた保護絶縁膜1104と、下地絶縁膜1102及び保護絶縁膜1104上に設けられた高抵抗領域1106a及び低抵抗領域1106bを有する酸化物半導体膜1106と、酸化物半導体膜1106上に設けられたゲート絶縁層1108と、ゲート絶縁層1108を介して酸化物半導体膜1106と重畳して設けられたゲート電極1110と、ゲート電極1110の側面と接して設けられた側壁絶縁膜1112と、少なくとも低抵抗領域1106bと接して設けられた一対の電極1114と、少なくとも酸化物半導体膜1106、ゲート電極1110及び一対の電極1114を覆って設けられた層間絶縁膜1116と、層間絶縁膜1116に設けられた開口部を介して少なくとも一対の電極1114の一方と接続して設けられた配線1118と、を有する。なお、図示しないが、層間絶縁膜1116及び配線1118を覆って設けられた保護膜を有する構造としてもよい。保護膜を設けることで、層間絶縁膜1116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。以上、本実施の形態に示す構成などは、他の実施の形態に示す構成などと適宜組み合わせて用いることができる。実施の形態8本実施の形態では、実施の形態7で説明した酸化物半導体膜をチャネル形成領域に用いたトランジスタの構造とは異なるトランジスタの一例について説明する。なお、本実施の形態では酸化物半導体膜を構成する酸化物半導体として、In、Sn、及びZnを含む酸化物半導体In-Sn-Zn系酸化物半導体を用いた場合について説明するが、他の実施の形態において説明した他の酸化物半導体を用いることもできる。図33は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図33Aはトランジスタの上面図である。また、図33Bは図33Aの一点鎖線A-Bに対応する断面図である。図33Bに示すトランジスタは、基板1200と、基板1200上に設けられた下地絶縁膜1202と、下地絶縁膜1202上に設けられた酸化物半導体膜1206と、酸化物半導体膜1206と接する一対の電極1214と、酸化物半導体膜1206および一対の電極1214上に設けられたゲート絶縁層1208と、ゲート絶縁層1208を介して酸化物半導体膜1206と重畳して設けられたゲート電極1210と、ゲート絶縁層1208およびゲート電極1210を覆って設けられた層間絶縁膜1216と、層間絶縁膜1216に設けられた開口部を介して一対の電極1214と接続する配線1218と、層間絶縁膜1216および配線1218を覆って設けられた保護膜1220と、を有する。基板1200としてはガラス基板を、下地絶縁膜1202としては酸化シリコン膜を、酸化物半導体膜1206としてはIn-Sn-Zn-O膜を、一対の電極1214としてはタングステン膜を、ゲート絶縁層1208としては酸化シリコン膜を、ゲート電極1210としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1216としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1218としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1220としてはポリイミド膜を、それぞれ用いた。なお、図33Aに示す構造のトランジスタにおいて、ゲート電極1210と一対の電極1214との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1206に対する一対の電極1214のはみ出しをdWと呼ぶ。以上、本実施の形態に示す構成などは、他の実施の形態に示す構成などと適宜組み合わせて用いることができる。実施の形態9本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図16を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図16Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図16Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減された携帯情報端末が実現される。図16Cは、電子ペーパーを実装した電子書籍であり、筐体721と筐体723の2つの筐体で構成されている。筐体721及び筐体723には、それぞれ表示部725及び表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減された電子書籍が実現される。図16Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。更に、筐体740と筐体741は、スライドし、図16Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減された携帯電話機が実現される。図16Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図16Fは、テレビジョン装置であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771及びリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため消費電力を低減した電子機器が実現される。"