"基板と、前記基板上に設けられた多層配線層と、前記多層配線層内に設けられた凹部内に埋め込まれていて、下部電極、容量絶縁膜、及び上部電極を有する容量素子と、前記基板上に設けられた論理回路と、前記容量素子に接続する上部接続配線と、前記凹部の上端部の周囲に設けられた保護層と、を備え、前記保護層は、前記論理回路が設けられている前記多層配線層を構成する絶縁層よりも誘電率が高く、当該絶縁層は、前記保護層と同一層に位置している、半導体装置。請求項1に記載の半導体装置において、前記多層配線層内に溝が設けられていて、前記溝の底面上に前記保護層が位置しており、前記凹部は、前記保護層に形成されており、前記上部接続配線は、前記保護層上に位置しており、前記溝内に埋設されている、半導体装置。請求項1または2に記載の半導体装置において、前記凹部内に埋設されており、前記上部電極上に位置する埋設電極と、前記凹部内に埋設されており、前記埋設電極上に位置する絶縁部材と、を備え、前記上部電極は前記凹部の内壁に沿って形成されて、その端部が前記保護層上に位置しており、前記絶縁部材は、前記下部電極、前記容量絶縁膜、前記上部電極、及び前記埋設電極が埋設されていない残りの前記凹部の空間のすべてに埋設されている、半導体装置。請求項3に記載の半導体装置において、前記埋設電極と前記絶縁部材との間に位置しており、前記保護層よりもエッチングされにくい第1キャップ層を備える、半導体装置。請求項1または2に記載の半導体装置において、前記凹部内に埋設されており、前記上部電極上に位置する埋設電極を備えており、前記埋設電極は、前記下部電極、前記容量絶縁膜、及び前記上部電極が埋設されていない残りの前記凹部の空間のすべてに埋設されている、半導体装置。請求項1から5のいずれか1項に記載の半導体装置において、前記上部接続配線の上に位置しており、前記保護層よりもエッチングされにくい第1キャップ層を備える、半導体装置。請求項1から6のいずれか1項に記載の半導体装置において、前記保護層は、シリコン酸化膜である、半導体装置。請求項1から7のいずれか1項に記載の半導体装置において、前記容量素子が複数の配線層に亘って設けられており、複数の当該配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する材料で構成されている、半導体装置。請求項1から8のいずれか1項に記載の半導体装置において、前記容量素子が複数の配線層に亘って設けされており、複数の当該配線層のすべての配線は、ダマシン構造を有している、半導体装置。請求項1から9のいずれか1項に記載の半導体装置において、前記保護層の層厚は、配線溝の溝深さの1/2以上であり、当該配線溝は、前記上部接続配線と同一層に位置しており、かつ前記論理回路領域に位置している、半導体装置。請求項1から10のいずれか1項に記載の半導体装置において、前記容量素子と前記絶縁層との間に設けられた側壁保護層を備える、半導体装置。請求項1から11のいずれか1項に記載の半導体装置において、前記保護層と前記側壁保護層とは、同種の材料で構成される、半導体装置。請求項1から12のいずれか1項に記載の半導体装置において、前記保護層は、1つの絶縁層の側壁上のすべてに亘って配置されており、当該絶縁層は、前記上部接続配線と同一層に位置しており、前記論理回路領域に位置する前記多層配線層のうち1つの配線層を構成している、半導体装置。請求項1から13のいずれか1項に記載の半導体装置において、配線の上面に接するように設けられた第2キャップ層、を備えており、当該配線は、前記論理回路領域に位置しており、前記容量素子が埋め込まれている前記多層配線層のうち最上層に設けられた前記配線層を構成しており、前記上部接続配線の上面と前記第2キャップ層の上面とが、同一面を構成する、半導体装置。請求項1から14のいずれか1項に記載の半導体装置において、前記基板上に位置する第1能動素子と、前記第1能動素子と前記容量素子とを電気的に接続する第1コンタクトと、前記第1コンタクトが埋設されたコンタクト絶縁層と、を備えており、前記コンタクト絶縁層は、シリコン酸化膜より低い誘電率を有する、半導体装置。請求項1から15のいずれか1項に記載の半導体装置において、前記上部接続配線の上面と配線の上面との高さの差が、30nm以下であり、当該配線は、前記論理回路領域に位置しており、前記上部接続配線と同一層に位置している、半導体装置。請求項1から16のいずれか1項に記載の半導体装置において、前記基板上に位置する第2能動素子と、前記第2能動素子と前記論理回路領域に位置する前記配線とを電気的に接続する第2コンタクトを備え、前記第2コンタクトは、前記容量素子と同一層に位置する、半導体装置。請求項1から17のいずれか1項に記載の半導体装置において、第1配線を備え、前記第1配線は、前記容量素子が埋め込まれた前記多層配線層のうち最下層の配線層に位置しており、かつ、前記第1配線は、前記容量素子と同一層に位置する、半導体装置。基板上に絶縁層を形成する工程と、前記絶縁層内に配線を形成する工程と、前記配線が形成された論理回路形成領域とは異なる記憶回路形成領域内の前記絶縁層を選択的に除去することにより溝を形成する工程と、前記溝内に、前記絶縁層よりも誘電率が高い保護層を形成する工程と、少なくとも前記保護層を部分的に除去することにより凹部を形成する工程と、前記凹部内に、下部電極、容量絶縁膜、及び上部電極を埋設することにより容量素子を形成する工程と、前記上部電極上に接続する上部接続配線を形成する工程と、を有する、半導体装置の製造方法。請求項19に記載の半導体装置の製造方法において、前記上部接続配線を形成する工程は、前記溝の底部に形成された前記保護層上に上部接続配線を形成する工程を含む、半導体装置の製造方法。請求項19または20に記載の半導体装置の製造方法において、前記上部接続配線を形成する工程は、前記下部電極、前記容量絶縁膜、及び前記上部電極が形成された残りの前記凹部内の空間すべてに上部接続配線用金属膜を埋設する工程と、前記上部接続配線用金属膜を研削する工程と、を有する、半導体装置の製造方法。請求項19から21のいずれか1項に記載の半導体装置の製造方法において、前記上部接続配線を形成する前記工程後、前記凹部内の前記上部電極配線上に、キャップ層及び絶縁部材を形成する工程を有する、半導体装置の製造方法。請求項19から22のいずれか1項に記載の半導体装置の製造方法において、前記凹部を形成する前記工程後、前記容量素子を形成する前記工程前に、前記凹部の側壁上に側壁保護層を形成する工程を有する、半導体装置の製造方法。請求項19から23のいずれか1項に記載の半導体装置の製造方法において、前記上部電極上に上部接続配線を形成する前記工程は、前記上部電極上、前記保護層上、及び前記配線上に亘って上部接続配線用金属膜を形成する工程と、前記保護層上及び前記配線上に位置する上部接続配線用金属膜を選択的に除去することにより、前記上部電極上に前記上部接続配線を残す工程と、前記上部接続配線を残す工程により、少なくとも一部が除去された前記保護層上に、前記保護層と同種の膜を形成する工程と、前記保護層と同種の前記膜を平坦化する工程と、を有する、半導体装置の製造方法。請求項24に記載の半導体装置の製造方法において、前記保護層と同種の前記膜を平坦化する前記工程は、前記保護層と同種の前記膜の一部を化学機械研磨処理により平坦化する工程と、ドライエッチングにより、残りの前記保護層と同種の前記膜を除去する工程とを含む、半導体装置の製造方法。請求項24に記載の半導体装置の製造方法において、前記保護層と同種の前記膜を平坦化する前記工程は、前記保護層と同種の前記膜をドライエッチングのみで除去する工程を有する、半導体装置の製造方法。請求項19から26のいずれか1項に記載の半導体装置の製造方法において、前記保護層と同種の前記膜を平坦化する前記工程に、前記上部接続配線用金属膜上に、前記保護層と同種の前記膜よりもエッチングされにくいキャップ層を形成する工程を有する、半導体装置の製造方法。上記の半導体装置において、動作の高速化が求められている。このため、配線が埋設された層間絶縁層は、配線間の寄生容量を低減するために、低誘電率であることが必要となる。この種の要求を満たすために、配線が埋設された層間絶縁層は、たとえば、一般的な低誘電率膜Low-K膜が用いられている。しかしながら、発明者が検討したところ、低誘電率な層間絶縁層に容量素子埋設用凹部を形成すると、凹部の上端部の形状にバラツキが生じることが判明した。すなわち、凹部の上端部に、いわゆる肩落ちが発生することが見出された。凹部の上端部の形状のバラツキにより、キャパシタの容量がバラつくことがあった。本発明によれば、基板と、前記基板上に設けられた多層配線層と、前記多層配線層内に設けられた凹部内に埋め込まれていて、下部電極、容量絶縁膜、及び上部電極を有する容量素子と、前記基板上に設けられた論理回路と、前記容量素子に接続する上部接続配線と、前記凹部の上端部の周囲に設けられた保護層と、を備え、前記保護層は、前記論理回路が設けられている前記多層配線層を構成する絶縁層よりも誘電率が高く、当該絶縁層は、前記保護層と同一層に位置している、半導体装置が提供される。本発明によれば、基板上に絶縁層を形成する工程と、前記絶縁層内に配線を形成する工程と、前記配線が形成された論理回路形成領域とは異なる記憶回路形成領域内の前記絶縁層を選択的に除去することにより溝を形成する工程と、前記溝内に、前記絶縁層よりも誘電率が高い保護層を形成する工程と、少なくとも前記保護層を部分的に除去することにより凹部を形成する工程と、前記凹部内に、下部電極、容量絶縁膜、及び上部電極を埋設することにより容量素子を形成する工程と、前記上部電極上に接続する上部接続配線を形成する工程と、を有する、半導体装置の製造方法が提供される。本願発明者らが検討した結果、凹部の上端部の形状のバラツキの原因は、層間絶縁層の機械強度の弱さにあることが見出された。なぜならば、層間絶縁層は、誘電率が低くなるにつれて、機械強度が弱く、変形しやすくなる傾向を有するためである。保護層は、誘電率の高い材料で構成されており、機械強度に優れた部材となる。保護層が、容量素子埋設用凹部の上端部の周囲を保護する。言い換えると、機械強度の高い保護層に凹部が形成される。このため、凹部の上端部分のバラツキいわゆる、肩落ちが抑制されるので、凹部同士や製品間においてキャパシタの高さのバラツキが抑制されることになる。本発明によれば、キャパシタの容量のバラツキが抑制された半導体装置が提供される。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施の形態第1の実施の形態の半導体装置について説明する。図1は、第1の実施の形態における半導体装置を模式的に示す上面図である。図2は、第1の実施の形態における半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、基板、多層配線層、容量素子、周辺回路、論理回路、上部接続配線、保護層を備える。図1に示すに、半導体装置は、論理回路100及び記憶回路200を有する。論理回路100は、平面視において、半導体基板1内の記憶回路領域とは異なる領域である論理回路領域に位置する。記憶回路200は、平面視において、半導体基板1内の記憶回路領域に位置する。記憶回路200は、容量素子19及び周辺回路220を有する。多層配線層は、基板半導体基板1上に形成されており、複数の配線層を有する。配線層は、配線および絶縁層層間絶縁膜を有する。容量素子19は、多層配線層内に設けられた凹部孔23内に埋め込まれている。容量素子19は、下部電極14、容量絶縁膜15、及び上部電極16を有する。記憶回路200は、容量素子19を制御する。保護層保護層80は、凹部孔23の上端部の周囲に設けられている。保護層80は、論理回路100が設けられた多層配線層を構成する第1絶縁層よりも誘電率が高い。第1絶縁層は、保護層80と同一層に位置している。本実施の形態の半導体装置の保護層80は、誘電率の高い材料で構成されているため、配線層を構成する低誘電率膜よりも、機械強度に優れた部材となる。また、保護層80は、配線層を構成する低誘電率膜よりも、化学的に安定な部材となる。保護層80は、容量素子19が埋設される凹部以下、容量素子埋設用凹部と呼称することもあるの上端部の周囲に配置されている。すなわち、保護層80は容量素子埋設用凹部の上端部を保護する。このため、容量素子埋設用凹部孔23の形状のバラツキが、凹部同士や製品間において、抑制されることになる。したがって、本実施の形態の半導体装置は、キャパシタ容量などのキャパシタ特性のバラツキが抑制された構造を有する。以下、本実施の形態の各構成について詳述する。図1に示すように、本実施の形態の半導体装置は、容量素子210を含む記憶回路200と半導体素子が形成される論理回路100とが半導体基板110上に混載された構成を有する。論理回路100は、記憶回路200中の容量素子210の周辺回路220ではなく、記憶回路200とは異なる領域に形成されたものである。たとえば、論理回路領域は、CPUCentralProcessingUnit等の高速ロジック回路が形成された領域である。図2に示すように、論理回路100及び記憶回路200は、半導体基板1上に各々形成されている。なお、論理回路100及び記憶回路200の図面における構成要素は、あくまでも各々の回路を構成する素子の一部を選択的に示したものであり、本実施の形態に係る実施の形態と直接関係しない能動素子及び多層配線の接続方法等により、本発明の権利範囲が限定されるものではない。また、図2に示すように、半導体基板1の表面には、論理回路領域及び記憶回路領域が形成されている。論理回路領域には、論理回路100を構成する能動素子3bが形成されている。記憶回路領域には、記憶回路200の記憶セルを構成する能動素子3aが形成されている。これらの能動素子3aと能動素子3bとの離間部には、素子分離膜2が半導体基板1の表面に形成されている。素子分離膜2シリコン酸化膜等や能動素子3a、3bトランジスタ等は、通常用いられる半導体装置の製造方法によるものを用いれば良く、これらの構造あるいは材料により、本発明の権利範囲が限定されるものではない。なお、実際の記憶回路200において、ビット線12と、記憶セルを構成する能動素子3aのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、本図は、能動素子3aのゲート長手方向は、ビット線12と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線12と、論理回路100を構成する能動素子3bのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。図2に示すように、半導体基板1上には素子分離膜2が形成される。この素子分離膜2は、記憶回路領域と、論理回路領域とを区画する。記憶回路領域には、能動素子3a第1トランジスタが形成される。論理回路領域には、能動素子3b第2トランジスタが形成される。トランジスタは、半導体基板1の表面に形成された拡散層20を有する。これらのトランジスタ上に、コンタクト層間絶縁層4、5a、5b、5cが形成される。コンタクト層間絶縁層4第1コンタクト絶縁層内には、第1セルコンタクトセルコンタクト10a、セルコンタクト10b、及び第2セルコンタクトセルコンタクト10cが埋設される。コンタクト層間絶縁層5a、5b第2コンタクト絶縁層内には、バリアメタル膜ビットコンタクト11、ビット線12が形成される。コンタクト層間絶縁層5a、5b、5c内には、接続コンタクト13が埋設される。セルコンタクト10aは、能動素子3aの拡散層20とビット線12とを接続する。セルコンタクト10bは、能動素子3aの拡散層20と接続コンタクト13aとを接続する。セルコンタクト10cは、能動素子3bの拡散層20と接続コンタクト13とを接続する。容量コンタクト13aは、セルコンタクト10bと容量素子19とを接続する。接続コンタクト13は、セルコンタクト10cと論理回路100の配線8aとを接続する。接続コンタクト13の下面は、セルコンタクト10cの上面と直接接している例えば、接続コンタクト13の周囲にバリアメタル膜が形成されている場合には、接続コンタクト13の下面のバリアメタル膜とセルコンタクト10cの上面とが接している。また、容量コンタクト13aの下面は、セルコンタクト10bの上面と直接接してもよく、バリアメタル膜を介して接続してもよい。コンタクトの名称は、本発明の明細書においてそれぞれの呼称を明確にするために定義されたものであり、以下本明細書における各コンタクトの定義は、前述した定義に準ずるものとする。なお、実際の記憶回路200において、ビット線12と、記憶セルを構成する能動素子3aのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、本図は、能動素子3aのゲート長手方向は、ビット線12と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線12と、論理回路100を構成する能動素子3bのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。また、コンタクト層間絶縁層4、5a、5b、5cのうち少なくとも1層は、シリコン酸化膜を用いてもよいが、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、3.1以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合には、2.6以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。記憶回路200において、能動素子3aの一方の拡散層とビット線12とは、セルコンタクト10aにより電気的に接続されている。また、能動素子3aの他方の拡散層と容量素子19とは、容量コンタクト13aにより電気的に接続されている。このような構造により、能動素子3a、ビット線12、容量素子19とは、互いに接続され、DRAMDynamicRandomAccessMemory回路の一般的な記憶セルである、1トランジスタ1キャパシタ型の記憶セルが構成されている。コンタクト層間絶縁層5cの上には、キャップ層6a、6b、6c、6d及び層間絶縁層7a、7b、7cが、交互に順次積層されている。論理回路領域においては、それぞれの層間膜中に、配線8a、8b、8cが、各々形成されている。配線8b、8cは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお図2に示す配線8b、8cにおいては、各々の下層の配線に対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線8a~8cの周囲には、バリアメタル膜が形成されてもよい。配線の金属配線材としては、Cu、W、Alなどを含む金属材料、又はこれらを主成分例えば、95質量以上含有する合金、またはこれらからなる金属材料から選択できる。論理回路100を構成する配線は全てデュアルダマシン構造かつCuを含む又はCuを主成分として含む金属材料で構成されていてもよい。これにより、半導体装置の動作速度を向上させることができる。一方、コンタクトプラグ材セルコンタクト10a、10b、10c、ビット線12、容量コンタクト13a、接続コンタクト13などとしては、金属配線材と同種の材料を用いることができ、金属配線と同一の材料でも異種の材料で構成されていてもよい。たとえば、コンタクトプラグ材は、埋め込み特性や熱安定性などの観点から、Wを含む又はWを主成分として含む金属材料が好ましい。層間絶縁層の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。本実施の形態では、配線8cが埋設された層間絶縁層7cは、低誘電率膜であることが好ましい。なお、層間絶縁層としては、Siを含み、C、O、Hの中から少なくとも1つ以上の元素を含有する絶縁性材料や、これらの構成元素を用いてかつ膜内に空孔を含有する材料を用いる。ここで用いる絶縁性材料には、あとで形成する容量素子形成工程中の金属電極や容量絶縁膜の成膜で用いる気相原料が膜中に浸透しないよう、空孔サイズが小さいことが望まれる。気相原料の多くが0.5~1nmのサイズであることに鑑み、空孔サイズは1nm以下である必要があり、望ましくは0.5nm以下がよい。論理回路100、記憶回路200に限らず、配線間の寄生容量を低減するためには、層間絶縁層の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。また、層間絶縁層のうち容量素子19と同一層の層間絶縁層のすべてが、低誘電率膜で構成されることが好ましい。たとえば、容量素子19と同一層である複数の配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する絶縁層であることが好ましい。これにより、配線間やコンタクト間の寄生容量を低減させることができ、半導体装置の動作速度を高めることができる。キャップ層6a~6dに相当する複数の絶縁膜は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜金属拡散防止膜であることがより好ましい。キャップ層の一例は、SiC膜又はSiON膜等である。論理回路100において、能動素子3bと、多層配線を構成する配線のうち最下層の配線8aとは、セルコンタクト10cおよび接続コンタクト13の2つのコンタクトの直列接続により、電気的に接続される。このような構造により、同一の半導体基板1上に、論理回路100と記憶回路200とを混載して形成することができ、かつ、両者の設計パラメータを同一のものとすることが可能となる。続いて、容量素子19の構造を説明する。容量素子19は、記憶回路200を構成するメモリ素子である。容量素子19は、記憶回路200中に、複数配置されていてもよい。容量素子19は、下部電極14、容量絶縁膜15、及び上部電極16有する。容量素子19は、多層配線層内に形成された孔23にされる。孔23は、キャップ層6、コンタクト層間絶縁層5c、キャップ層6a、層間絶縁層7a、キャップ層6b層間絶縁層7b及び保護層80に亘って形成される。すなわち、容量素子19は、1つのコンタクト層及び2つの配線層に亘って位置する。言い換えると、容量素子19は、接続コンタクト13の上端部、配線8a、及び配線8bと同一層に位置する。本実施の形態において、容量素子19が貫通する絶縁層数は、キャパシタ容量を考慮して決定され、特に限定されない。容量素子埋設用凹部孔23の上端部の周囲に、保護層80が形成される。図2に示す孔23は、その上端部の周囲に保護層80が形成される。保護層80は、平面視において、孔23の開口部の周囲の一部に点在してもよいが、その周囲のすべてにわたって形成されてもよい。保護層80は、孔23の開口部の外側に位置する容量絶縁膜15の端部及び上部電極16の端部を覆う。言い換えると、保護層80の端部は、平面視において、容量絶縁膜15の端部及び上部電極16の端部よりも外側に位置する。すなわち、保護層80の端部は、容量素子19と配線8bとの間に位置する。本実施の形態では、保護層80の端部を、孔23の開口部から外側に延在させることにより、露光の目合せマージンを確保できるとともに、溝凹部42に対する埋設マージンを確保することができる。本実施の形態では、断面視において、保護層72aは、縦の膜厚よりも、横の膜厚が大きい方が好ましい。保護層80は、保護層72a、保護層72b、保護層78aを有する。保護層80少なくとも保護層72a及び保護層72bは、層間絶縁層7bと比較して誘電率の高い。言い換えると、保護層80は、同層の層間絶縁層7bよりも機械強度が高く、さらには化学的に安定である。一般的に、誘電率が高いことは、機械的強度が高いことを示す。本実施の形態において、機械強度が高いとは、たとえば、ドライエッチング等の選択的除去手法やCVD等の堆積手法により、Low-K膜と比較して、膜中の開口形状の変形や膜質の変質が抑制される特性をいう。また、層間絶縁層7bは、保護層80と同一層の層間絶縁層であり、かつ、孔23の上端部が位置する層間絶縁層である。また、保護層72a及び保護層72bの誘電率は、とくに限定されず、たとえば、3.0以上4.5以下が好ましい。また、本実施の形態において、容量素子19は、下部電極14と上部電極16とが対向配置されている領域を意味する。また、本実施の形態において、第1部材と第2部材とが同一層とは、断面視において、第1部材の膜厚方向の領域が、第2部材の膜厚方向の領域と、少なくとも一部の両領域が層内方向に重なっていればよいことを意味する。たとえば、完全に重なる態様及び一部重なる態様のいずれもが含まれる。孔23は、少なくとも保護層80に形成された開口部であり、より好ましくは保護層80、キャップ層及び層間絶縁層に亘って形成された開口部である。保護層80は、上部接続配線18が埋設される溝28以下、上部接続配線溝と呼称することもあるの底面上に形成される。溝28は、層間絶縁層7bに形成された開口部であり、孔23よりも広い開口面積を有する。このような孔23は、溝28の底面上に配置された保護層80に形成される。孔23の内壁面は、溝28の底面上に形成された保護層80の上面と連続面を形成する。この連続面は、屈曲面及び凹凸面を含む。また、孔23は、溝28と同一の層間絶縁層7bに形成される。このため、容量素子19の上端部を、引出配線部18aが埋設される層間絶縁層まで高くすることができる。したがって、半導体装置のキャパシタ容量を向上させることができる。また、容量絶縁膜15及び上部電極16は、孔23の内壁上から、溝28の底面上に亘って延在する。容量絶縁膜15及び上部電極16は、孔23の内壁上の下部電極14上に位置するとともに、溝28の底面上の引出配線部18a上に位置する。溝28の底面上には、保護層72a、72bが配置される。上部接続配線18は、引出配線部18a及び埋設電極18bから構成される。引出配線部18aは、埋設電極18bと同一部材であり、かつシームレスである。言い換えると、引出配線部18aは、埋設電極18bと同一工程で形成される。この引出配線部18aは、保護層72a、72b上に沿って配置される。言い換えると、引出配線部18aは、孔23の側壁から外側に向かって延在する。引出配線部18aは、保護層72a、72bの上面上の上部電極16上に位置する。埋設電極18bは、孔23内の上部電極16の上面上に沿って位置する。埋設電極18bは、容量素子19が埋設された孔23の残りの空間の一部を埋設する。なお、上部電極16と上部接続配線18との間に、バリアメタル膜が形成されていてもよい。保護層80は、保護層72a、保護層72b、埋込絶縁部材78bを有する。保護層72aは、保護層72bと同一部材で構成されており、言い換えると、同一工程で形成される。保護層72bは、2つの容量素子19同士の間に位置する。保護層72bは、下部電極14の外壁上、容量絶縁膜15の底面上に位置する。保護層72aは、容量素子19の外壁上に位置する。保護層72aは、断面視において、コの字形状を有してもよい。保護層72aは、下部電極14の上端部の外壁上、上部電極16の底面上、溝28の底面上及び内壁上に位置する。コの字状の保護層72bに凹部42が形成される。凹部42に保護層78aが埋設される。保護層78aと保護層72aとの間には界面が存在する場合がある。界面は、たとえば、SEMScanningElectronMicroscopeやTEMTransmissionElectronMicroscopeを用いて観察できる。保護層78aは、保護層72bと同一材料で構成されていることが好ましいが、異なる材料で構成されていてもよい。保護層78aは、例えば、断面視において、矩形形状などの四角形状を有する。この保護層78aは、少なくとも容量絶縁膜15の端部上、上部電極16の端部上及び引出配線部18aの端部上に位置し、さらに、キャップ層74の端部上に位置してもよい。保護層72bの膜厚は、特に限定されず、たとえば、配線溝の溝深さの1/2以上であることが好ましい。この配線溝は、上部接続配線18と同一層に位置しており、論理回路領域に位置する。すなわち、本実施の形態では、配線溝には、配線8bが埋設される。また、保護層72bの膜厚の一例は、たとえば、好ましくは20nm以上60nm以下である。保護層72bの膜厚を下限値以上とすることにより、孔23の形状のバラツキを充分に抑制することができる。また、上部接続配線18上にキャップ層74が形成されているが、この態様に限定されずに、キャップ層74が形成されていなくてもよい。キャップ層74は、引出配線部18aの上面上及び埋設電極18bの上面上のすべてに亘って形成されてもよい。このキャップ層74は、孔23の内部にも形成される。本実施の形態では、キャップ層74は、埋設電極18bと埋込絶縁部材78bとの間に位置する。孔23の内部には、容量素子19、埋設電極18b、キャップ層74及び埋込絶縁部材78bが埋設される。埋込絶縁部材78bは、埋設電極18b上に配置されていればよい。容量素子19の上部電極16は、凹部孔23の内壁に沿って形成されて、その端部が保護層80上に位置している。埋込絶縁部材78bは、下部電極14、容量絶縁膜15、上部電極16、及び埋設電極18bが埋設されていない残りの凹部孔23の空間のすべてに埋設されていることが好ましい。埋込絶縁部材78bは、保護層78aと同一部材であることが好ましく、保護層78aと同一工程で形成されることが好ましい。本実施の形態において、孔23の内部に埋込絶縁部材78bが埋設されることは、埋込絶縁部材78bが存在しない場合と比較して、引出配線部18aの膜厚が薄いことを示す。引出配線部18aの膜厚を薄くすることにより、容量素子19の高さを増加させることが可能となる。従って、引出配線部18aの膜厚を薄くすることにより、キャパシタ容量を増加させることが可能となる。引出配線部18aの膜厚は、後述の製法に従えば、孔23内部全体に埋設電極18bが埋設された場合よりも、一部に埋込絶縁部材78bが埋設された場合の方が薄いことを指し示す。埋込絶縁部材78bの孔23の空間の占有率は、例えば、10以上が好ましく、より好ましくは20以上であり、一方、50以下が好ましく、40以下がより好ましい。空間占有率は、たとえば、断面面積の最大値から算出できる。断面面積は、たとえば、SEM画像から算出できる。埋込絶縁部材78bの空間占有率を上記範囲内とすることにより、引出配線部18aの膜厚の薄さと成膜性とのバランスに優れる。また、容量素子19の高さは、キャップ層74、キャップ層82が存在しない方が増大する。また、キャップ層74の膜厚を、キャップ層6cの膜厚以下とすることにより、容量素子19の高さを増大させることも可能となる。これにより、キャパシタ容量の増大を図ることが可能となる。本実施の形態において、キャップ層74が上部接続配線18上に形成される。キャップ層74第1キャップ層は、保護層80よりもエッチングされにくいことが好ましい。キャップ層74は、埋設電極18bと埋込絶縁部材78bとの間に形成されている。このため、上部接続配線18の上面がエッチングなどにより、その表面が粗くなることが抑制される。また、上部接続配線18の上面の高さが、製品間でばらつくことが抑制される。これにより、抵抗値の増大や抵抗値のバラツキが抑制され、信頼性に優れた半導体装置が実現される。また、キャップ層74は、金属拡散防止性を有する。このため、上部接続配線18の金属材料がCuを含む場合であっても、Cuの拡散を防止することができる。このため、信頼性に優れた半導体装置を実現することができる。また、埋込絶縁部材78bが、孔23の残りの空間を埋めるので、上部接続配線18の使用量を削減することができる。このため、半導体装置のコストを低減することが可能となる。また、引出配線部18aの上面は、保護層78aの上面及びキャップ層6cの上面と同一面であることが好ましい。引出配線部18a上にキャップ層74が形成されている。キャップ層74の上面上は、保護層78aの上面及びキャップ層6cの上面と同一面であることが好ましい。本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは30nm以下であり、より好ましくは20nm以下であり、更に好ましくは10nm以下である平面をいう。こうした測定方法としては、例えば、SEMScanningElectronMicroscopeやTEMTransmissionElectronMicroscopeを用いて上部接続配線18の上面30およびキャップ層6cの上面34を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられる段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。また、図示していないが、引出配線部18aの上面と配線8bの上面との高さの差分は、とくに限定されないが、30nm以下であることが好ましい。このため、上部接続配線の上面においては、過剰なエッチングやエッチング不足が抑制されている。そして、上部接続配線と埋設電極とは同一の材料かつ一体に構成されている。このため、上部接続配線を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。したがって、埋設電極が過剰にエッチングされることが抑制されている。このように、本発明は、歩留まりに優れた構造を有する。キャップ層74第1キャップ層の上面上、保護層78aの上面及びキャップ層6c第2キャップ層の上面上には、キャップ層82第3キャップ層が形成される。このキャップ層82は、記憶回路領域から論理回路領域に亘って連続的に形成される。また、キャップ層82とキャップ層74との間に、及び/又は、キャップ層82とキャップ層6cとの間に界面が形成されていてもよい。下部電極14および上部電極16は、容量絶縁膜15を挟み込んで平行平板容量素子とするための電極として機能する。下部電極14および上部電極16の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜15の結晶性を向上させることができる材料を用いることが好ましい。容量絶縁膜15の材料としては、例えば、二酸化ジルコニウムZrO2、ジルコニウムアルミネートZrAlOx、更には、二酸化ジルコニウムにTb、Er、Yb等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有するものや、Zr、Ta、Hf、Al、Nb、Siのうち何れか一種を含む酸化物、又はこれらの何れかを主成分とする酸化物、及びSrTiO3を含むペロブスカイト構造を有する高誘電材料等、を用いることがより好ましい。容量絶縁膜15の比誘電率を高くすることにより、容量素子19の静電容量を増加させることができる。本実施の形態において、上部接続配線18引出配線部18a、埋設電極18bとしては、例えば、W、TiN、Cu、及びAlを含む材料、これらの金属元素のいずれかを主成分例えば、95質量以上として含む材料、又はこれらの金属元素からなる材料で構成することができる。いずれの場合も、その製造工程で混入する不可避の原子を許容する。また、実施の形態において、埋設性や化学的により安定な金属材料として、WやTiN等の金属材料を用いることにより、容量素子19の信頼性を向上させることができる。なお、Cuを用いる場合には、上部接続配線18を覆うキャップ層74を形成してもよい。容量素子19の多層配線層の層厚方向以下、単に層厚方向と称することもあるにおける高さの下限値は、1層以上であり、より好ましくは2層以上である。容量素子19の層厚方向における高さの上限値は、特に限定されない。ここで、1層は、多層配線層中の1つの配線層層間絶縁層7a、7bと配線層間に形成される1つのキャップ層6a、6bとで構成される。本実施の形態の容量素子19は、2層分の多層配線層に亘って形成されているが、これに限定されず、任意の層数の多層配線に亘って形成されていても良い。ただし、記憶回路形成領域で多数の配線層を占有すると、配線リソースが不足する事態も起こるため、2層程度が好ましい。また、容量素子19は、コンタクト絶縁層に埋設されていてもよい。容量素子19の引出配線部18aには、固定電位を有する配線201が接続されている。この固定電位配線201が有する電位は、記憶回路の設計者により任意に設定することができる。更に、第1の実施の形態によれば、容量素子19の上部に、信号配線202が複数配置されていてもよい。また、上面視において、上部接続配線18は、下部電極14が設けられている領域より外側に延在している引出配線部18aを有しており、容量素子19を記憶回路200のメモリセルとして機能させるための固定電位への接続は、引出配線部18aに固定電位を有する配線201を接続すればよい。このため、半導体装置の設計者は、容量素子19の上層の配線層のうち、下部電極14が存在している領域の配線層を用いて、自由な配線レイアウトを実現することができ、例えば、信号配線202を記憶回路200のワード線やビット線の裏打ち配線等に利用することができる。なお、記憶回路200を構成する固定電位を有する配線201、信号配線202及び、論理回路100を構成する配線8cの上部に、更に配線と層間絶縁層とで構成される配線層を形成してもよい。これにより、通常用いられる半導体装置の多層配線構造を形成して、半導体装置を構成することができる。このような半導体装置の構成が可能であることは当該事業者には自明であるため、本発明においては固定電位を有する配線201、信号配線202及び、配線8cが形成される配線層より更に上層に位置する配線の構造図は、特に図示しない。次に、第1の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。図3~図22は、第1の実施の形態の半導体装置の製造方法を示す工程図である。本実施の形態の半導体装置の製造方法は次の工程を含む。まず、基板半導体基板1上に絶縁層層間絶縁層7bを形成する。次いで、絶縁層層間絶縁層7b内に配線8bを形成する。次いで、配線8bが形成された論理回路形成領域とは異なる記憶回路形成領域内の絶縁層層間絶縁層7bを選択的に除去することにより溝28を形成する。溝28内に、絶縁層層間絶縁層7bよりも誘電率が高い保護層72を形成する。少なくとも保護層72を部分的に除去することにより凹部孔23を形成する。次いで、凹部孔23内に、下部電極14、容量絶縁膜15、及び上部電極16を埋設することにより容量素子19を形成する。この後、容量素子19上に接続する上部接続配線18を形成する。このようにして、同一の基板半導体基板1上に記憶回路200と論理回路100とを形成する。以下、本実施の形態の工程について詳述する。まず、図3に示すように、半導体基板1上に、通常用いられる方法により、素子分離膜2、能動素子3a、3bを形成する。これらの能動素子の上にコンタクト層間絶縁層4を形成する。このコンタクト層間絶縁層4内に、セルコンタクト10a、10b、10cを埋設する。すなわち、コンタクト層間絶縁層4に、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口する。この開口部に、CVDChemicalVaporDeposition法によりコンタクト材料を埋込む。次いで、CMPChemicalMechanicalPolishing法により余剰コンタクト材料を除去することにより、セルコンタクト10a、10b、10cを形成する。次いで、コンタクト層間絶縁層4上に、ビットコンタクト用のコンタクト層間絶縁層5aを堆積する。次いで、コンタクト層間絶縁層5aに、フォトリソグラフィ法及び反応性イオンエッチング法により、ビットコンタクト11の開口部を形成する。次いで、Wを含む、Wを主成分とする、又はWからなる金属材料をCVD法により堆積した後、フォトリソグラフィ法、反応性イオンエッチング法により、ビットコンタクト11及びビット線12を形成する。次いで、コンタクト層間絶縁層5bを堆積し、CMP法による平坦化を行う。次いで、コンタクト層間絶縁層5bに、セルコンタクト10の形成方法と同様の方法により、容量コンタクト13aを形成する。次いで、コンタクト層間絶縁層5b上にキャップ層6、コンタクト層間絶縁層5cを形成する。次いで、コンタクト層間絶縁層5a、キャップ層6、コンタクト層間絶縁層5cを貫通する接続コンタクト13を形成する。以上の工程を経ることにより、図3に図示する構造を実現することができる。図3において、拡散層20の表面には、一般にシリサイドと呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。能動素子3a、3bのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、近年開発の進んでいるメタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、本実施の形態による記憶回路、論理回路の双方に対しては、そのどちらも適用することが可能である。このため、図3においては、より一般的なポリシリコンゲートを想定して図面に記載している。また、通常用いられる半導体装置の製造方法によれば、セルコンタクト10a、10b、10c、ビットコンタクト11及びビット線12、容量コンタクト13a、接続コンタクト13は、多くの場合タングステンにより形成される場合が多いが、コンタクト及びビット線の材料により、本発明の権利範囲が損なわれるものではなく、例えば、銅或いは銅を主成分とする合金によって、コンタクトやビット線を構成しても良い。更には、コンタクトを形成する際には、コンタクト材料を開口部に埋設する際に、底面にチタン、及びその窒化物等によるバリアメタルが形成されることが一般的であるが、これも本実施の形態の構成及び効果に影響を与えるものではないため、特に図示しない。即ち、本実施の形態による構造及び製造方法においては、容量素子と、容量素子と略同層に位置する論理回路配線の構造及び形成方法に特徴を有するものであるため、論理回路及び記憶回路を構成する他の部分については、これらにより本実施の形態の構造及び効果が損なわれるものではなく、従って、通常用いられる半導体装置の構造及び製造方法を用いれば良い。また、コンタクト層間絶縁層4、5a、5b、5cのうち少なくとも1層は、上記低誘電率膜を用いてもよい。また、これらのコンタクト層間絶縁層は、異種の低誘電率膜を積層したものを用いてもよい。なお、段差埋設性に優れる低誘電率膜例えば、プラズマ重合法を用い、表面反応により堆積される絶縁膜を下層に堆積することにより、狭ピッチゲート間の埋設性を向上させ、半導体装置の信頼性を向上させることができる。次いで、図4に示すように、コンタクト層間絶縁層5c上にキャップ層6a及び層間絶縁層7aを堆積する。次いで、通常の手法により、キャップ層6a及び層間絶縁層7a内に配線8aを形成する。次いで、層間絶縁層7a及び配線8a上にキャップ層6bを堆積する。次いで、図5に示すように、キャップ層6a上に層間絶縁層7bを堆積する。キャップ層6bは、層間絶縁層7bを反応性イオンエッチングする際、層間絶縁層7bに対する高い選択比を有するエッチングストッパとして機能する絶縁膜であることがより好ましいが、本実施の形態の構造上においては、必ずしも必要なものではない。層間絶縁層7bの材料は、層間絶縁層7aと同一でもよいし、異なってもよい。層間絶縁層7bは、低誘電率膜であることが好ましい。本実施の形態では、同種の材料で構成されるとは、たとえば、すべての成分が同じ組成である態様、又は50以上の主成分が同じ組成である態様も含むものである言い換えると、同じ作用効果が得られる場合には微量成分の組成成分の微差は許容されることを意味する。。続いて、層間絶縁層7b上に、不図示のハードマスクを形成した後、さらに、不図示の下層レジスト平坦膜、低温酸化膜、反射防止膜a及びフォトレジストからなる多層レジスト層を形成する。所望の論理回路配線のビアパターンをフォトリソグラフィ法により転写して、開口部を形成する。次いで、フォトレジストをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジストなどを一度アッシングして除去した後、層間絶縁層7b上にハードマスクを残す。次いで、ハードマスク上に、多層レジスト層を形成する。そして、このフォトレジスト27bに、フォトリソグラフィ法により、所望の配線パターンの開口部を形成する。次に、フォトレジストをマスクとして、反応性イオンエッチング等の方法により、配線の開口部を形成する。配線の開口部を形成した後、層間絶縁層7bに対するエッチングレートよりもキャップ層6bに対するエッチングレートが高いエッチング条件を用いて、層間絶縁層7bをエッチングし、論理回路の配線8aとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部を形成した後、反応性イオンエッチングによりハードマスクを除去しても良い。次いで、論理回路配線の開口部に、バリアメタル膜及び導電膜を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜が拡散しない構成であることが好ましい。導電膜は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。次いで、CMPなどの方法により、余剰の導電膜、バリアメタル膜、ハードマスクを選択的に除去する。以上により、層間絶縁層7b内に、ダマシン構造の配線8bを形成する。配線8bは、シングルダマシン構造又はデュアルダマシン構造のいずれでもよいが、低抵抗なデュアルダマシン構造を有することが好ましい。次いで、少なくとも配線8bの上面を覆うようにキャップ層6cを堆積する。キャップ層6cは、キャップ層6a、6bと同様に、配線8bを構成する材料が拡散しないような絶縁膜であることが好ましく、例えば、シリコン、炭素、窒素等の元素を含む絶縁膜か、或いはそれらの積層構造体であっても良い。次いで、図6に示すように、キャップ層6c上にハードマスク70を形成する。ハードマスク70は、上部接続配線溝プレート溝と呼称してもよいを形成する領域に開口パターンを有する。ハードマスク70の材料には、たとえば、シリコン酸化膜が使用できる。次いで、図7に示すように、層間絶縁層7bを選択に除去することにより、上部接続配線溝溝28を形成する。本実施の形態では、溝28の下面下に、層間絶縁層7bの一部が残存してもよい。溝28の深さは、適宜調節することが可能である。次いで、図8に示すように、少なくとも溝28の底面上に保護層72を形成する。保護層72は、溝28の露出部を保護する。図8に示す保護層72は、溝28の底面上、側壁上、及びハードマスク70の上面上に形成される。ここで、溝28の底面の位置及び保護層72の膜厚により、キャパシタ高さ、上部接続配線の上面の位置を制御することができる。保護層72の膜厚は、特に限定されず、たとえば、20nm以上、60nm以下が好ましい。保護層72の誘電率は、層間絶縁層7bの誘電率よりも高いことが必要である。保護層72の材料としては、特に限定されず、たとえば、シリコン酸化膜などが使用できる。この場合、層間絶縁層7bは、シリコン酸化膜よりも誘電率が低い材料で構成される。次いで、図9に示すように、溝28の底面上に形成された保護層72を部分的に除去する。本実施の形態では、保護層72、層間絶縁層7b、キャップ層6b、層間絶縁層7a、キャップ層6を部分的に除去することにより、容量素子埋設用凹部孔23を形成する。孔23の底面には、容量コンタクト13aの上面が露出する。孔23は、溝28の底面上の保護層72に形成される。孔23及び溝28の空間を合わせて凹部40と呼称してもよい。本実施の形態では、保護層72及び層間絶縁層7bに凹部孔23を形成する。孔23を形成するためには、たとえば、ドライエッチングを使用できる。ドライエッチングの際、層間絶縁層7bの上面の露出部は、保護層72で覆われている。保護層72は、層間絶縁層7bと比較して誘電率の高い材料で構成されるので、機械強度が高い部材となる。このため、孔23の開口部の上端部は、機械強度の高い保護層72に形成される。したがって、孔23同士の間や、製品間において、孔23の開口形状のバラツキが低減されて、キャパシタ高さのバラツキが抑制される。したがって、キャパシタ特性のバラツキが抑制された半導体装置を実現することができる。次に、図10に示すように、孔23の内部及び保護層72の上面上に、下部電極14を堆積する。下部電極14を形成する方法としては、CVD法、スパッタリング法、ALDAtomicLayerDeposition法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、下部電極14を堆積する前に、例えば、容量コンタクト13cとの接触性を向上させるために、RFスパッタリング等により表面をエッチングすることがあるが、これら前処理の有無により本発明の効果が損なわれるものではないため、詳細は記載しない。下部電極14を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。なお、本実施の形態の製造方法によれば、下部電極14としてTiN膜を用いて形成している。また、CVD法、スパッタリング法、ALDAtomicLayerDeposition法などを実施する際に、層間絶縁層7bの上面の露出部は、保護層72で覆われている。保護層72は、層間絶縁層7bと比較して誘電率の高い材料で構成されるので、化学的に安定した部材となる。ゆえに、孔23同士の間や、製品間において、孔23の開口形状のバラツキが低減されて、キャパシタ高さのバラツキが抑制される。したがって、キャパシタ特性のバラツキが抑制された半導体装置を実現することができる。以上のように、低誘電率膜である層間絶縁層を保護層で覆うことにより、容量素子形成プロセスによる低誘電率膜の劣化を抑制することができる。これにより、半導体装置の歩留まりを向上させることができる。次に、図11に示すように、例えば塗布法により、フォトレジスト29を、下部電極14が堆積されたシリンダー型容量の孔23内に埋設する。フォトレジスト29は、孔23内部にのみ残存し、かつ、孔23の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジスト29に対して露光現像処理を行うことで、不要なフォトレジストを除去しておいても良い。次に、図12に示すように、下部電極14を、例えば反応性イオンエッチング法等の方法により、エッチバックする。上記図12に示したように、孔23にのみフォトレジスト29を残存させた状態でエッチバックを行うことで、容量素子19のように、23の最上層に達しない高さの下部電極14を形成することができる。次に、図13に示すように、下部電極14の上に、容量絶縁膜15を堆積する。すなわち、少なくとも孔23上および保護層72上を覆うように容量絶縁膜15を形成する。容量絶縁膜15を形成する方法としては、CVD法、スパッタリング法、ALD法等、通常半導体装置の形成に用いられる手法を用いれば良いが、容量素子の静電容量を向上させるために、数nmの薄膜を均一性良く堆積することができるALD法を用いて行うことが、より好ましい。容量絶縁膜15としては、例えば、二酸化ジルコニウムZrO2、ジルコニウムアルミネートZrAlOx、更には、二酸化ジルコニウムにTb、Er、Yb等のランタノイドを添加した膜等を用いても良い。なお本実施の形態の製造方法によれば、容量絶縁膜15としてZrO2を用いて形成している。なお図示しないが、容量絶縁膜15を堆積した後、結晶性を向上させるための焼結を行っても良い。次に、図14に示すように、容量絶縁膜15の上に、上部電極16を堆積する。すなわち、上部電極16は、少なくとも孔23上、配線溝28上に形成される。このとき、半導体基板1の上部全面を上部電極16で覆ってもよい。上部電極16を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。上部電極16を形成する方法としては、CVD法、スパッタリング法、ALD法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、本実施の形態の製造方法によれば、上部電極16として、TiN膜を用いて形成している。以上により、容量素子19が形成される。次いで、図15に示すように、溝28の底部上に位置する保護層72上に上部接続配線18を形成する。この上部接続配線18電極プレートと呼称してもよいは、孔23の内部に位置する上部電極16上、及び溝28の底部上に位置する上部電極16上に形成される。上部接続配線18を形成する方法としては、CVD法、スパッタリング法、ALD法等、通常半導体装置の形成に用いられる手法を用いれば良い。上部接続配線18の材料には、たとえば、W、TiN、Cu、Alを含む金属材料又はこれらの金属材料を主成分とする合金等の材料を用いることができる。次いで、図16に示すように、上部接続配線18の上面上にキャップ層74を形成する。キャップ層74は、溝28の底面上に位置する引出配線部18a上、及び孔23の内面に沿って位置する埋設電極18b上に形成される。次いで、図17に示すように、記憶回路領域上にレジスト76を形成する。レジスト76は、溝28の底面上に位置するキャップ層74の一部上、及び孔23の内面に沿って位置するキャップ層74上に形成される。レジスト76は、レジスト76の側壁と溝28の側壁上に位置するキャップ層74の側壁と間に、間隙マージンが形成されるように配置される。次いで、図18に示すように、論理回路領域上に、とくに、配線8b上に形成されている容量絶縁膜15、上部電極16、上部接続配線18、キャップ層74を選択的に除去する。除去方法には、たとえば、ドライエッチング方法が使用できる。これにより、容量素子19と配線8bとの間の保護層72の一部がエッチングされることになる。凹部42は、保護層72がエッチングされることにより形成される。凹部42の側壁には、例えば、容量絶縁膜15、上部電極16、上部接続配線18、キャップ層74の端部が露出する。これにより、上部接続配線18は、溝28の底面領域よりも小さく形成されることになる。また、保護層72は、層間絶縁層7bの上及びハードマスク70上に残存している。この後、レジスト76を通常の手法により除去する。以上により、図18の構造が得られる。本実施の形態では、たとえば、溝28の溝深さ、キャップ層6c及び保護層72の膜厚などを制御することにより、上部接続配線18の上面と配線8bの上面とを同一面とし、またはキャップ層74の上面とキャップ層6cとの上面とを同一面とすることが可能となる。次いで、図19に示すように、少なくとも凹部42上に犠牲膜78を形成する。言い換えると、配線8b上の容量絶縁膜15などを除去する工程により発生した段差を犠牲膜78で埋設する。犠牲膜78は、キャップ層74上及び保護層72上に形成されている。また、犠牲膜78は、孔23の内部にも埋設される。犠牲膜78の材料は、保護層72と同種であることが好ましい。これにより、配線8b上の保護層72を除去しやすくなる。犠牲膜78には、たとえば、シリコン酸化膜が使用できる。次いで、図20に示すように、犠牲膜78を選択的に除去する。これにより、容量素子19の上部と配線8bの上部とが平坦化される。本実施の形態では、容量素子19上に位置するキャップ層74の上面、保護層78aの上面、及びキャップ層6cの上面に同一面を形成することができる。このとき、犠牲膜78の一部埋込絶縁部材78bは、孔23の内部に残存する。また、犠牲膜78の一部保護層78aは、凹部42の内部に残存する。以上により、上部接続配線18形成する工程後、凹部孔23内の上部電極配線埋設電極18b上に、キャップ層キャップ層74及び絶縁部材埋込絶縁部材78bを形成することができる。次いで、図21に示すように、平坦化された面上にキャップ層82を形成する。キャップ層82は、キャップ層74の上面上、保護層78aの上面上、及びキャップ層6c上に亘って形成される。言い換えると、キャップ層82は、容量素子19の上部から配線8bの上部に亘って連続的に形成される。キャップ層82は、保護層72a及び保護層78aを保護する。ただし、保護層72a及び保護層78aが吸湿耐性に優れた膜質であれば、キャップ層82は形成されなくてもよい。また、本実施の形態では、配線8bを形成した後に、容量素子19を形成したが、この順番に限らず、容量素子19を形成した後に、配線8bを形成してもよい。ここで、配線8bは、たとえば、容量素子19と同一層に形成される配線のうち、最上層の配線を意味する。次に、図22に示すように、記憶回路を構成する容量素子19及び容量素子19の上部接続配線18と同層に位置する配線8bの更に上層に、通常用いられる半導体装置の製造方法により、層間絶縁層7c、固定電位を有する配線201、信号配線202、配線8c、及びキャップ層6dを形成する。以上により、本実施の形態の半導体装置が得られる。次に、第1の実施の形態の作用効果について説明する。本実施の形態の半導体装置の保護層80は、誘電率の高い材料で構成されており、機械強度に優れた部材となる。保護層80が、容量素子埋設用凹部孔23の上端部の周囲を保護する。言い換えると、孔23の上端部を、機械強度の高い保護層に形成する。これにより、孔23の開口部の上端部分のバラツキいわゆる、肩落ちが抑制されるので、凹部同士や製品間においてキャパシタ高さのバラツキ抑制されることになる。したがって、キャパシタ特性のバラツキが抑制された半導体装置が実現される。保護層の材料にはシリコン酸化膜を使用することにより、低誘電率膜を充分にプロセス劣化から保護することができる。これにより、論理回路部の配線の性能を劣化させることなく、配線層に容量素子を形成することが出来る。また、配線層に容量素子を形成することにより配線層と能動素子をつなぐバイパスコンタクトを縮小でき、バイパスコンタクト部の寄生容量および寄生抵抗を低減できる。その結果、半導体装置の動作時の遅延を低減し、半導体装置の処理速度の向上と消費電力の低減を実現することができる。また、本実施の形態の半導体装置と、SiO2コンタクト層間膜を用いて形成されたPure-Logicチップとの設計パラメータの差異を低減することができる。また、保護膜の材料にシリコン酸化膜を用いることにより、従来設備の利用や開発の短縮を可能にし、半導体装置を低コストで形成することができる。第2の実施の形態次に、第2の実施の形態の半導体装置について、図面を用いて説明する。図23は、第2の実施の形態の半導体装置の構造を示す断面図である。第2の本実施の形態は、孔23の内部に埋込絶縁部材78bが埋設されていない点が、第1の実施の形態と異なる。それ以外は、第1の実施の形態と同様である。以下、詳細に説明する。図23に示す、埋設電極18bは、下部電極14、容量絶縁膜15、及び上部電極16が埋設されていない残りの凹部孔23の空間のすべてに埋設されている。この埋設電極18bは、孔23の内部の上部電極16上に位置する。埋設電極18bは、引出配線部18aと同一工程で形成されており、一体化していることが好ましい。上部接続配線18の材料は、例えば、配線8cの配線材料と同種でも異種でもよい。上部接続配線18の材料の一例には、Cu、又はWがあげられる。たとえば、埋設性に優れたWを使用することにより、半導体装置の歩留まりを高めることができる。また、エレクトロマイグレーション耐性に優れた金属材料たとえば、Wなどを使用することにより、容量素子の信頼性を高めることができる。また、第2の実施の形態は、第1の実施の形態と同等の効果が得られる。次に、第2の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。図24~図29は、第2の実施の形態の半導体装置の製造方法を示す工程図である。まず、第1の実施の形態と同様にして、図14の構造を得る。次いで、下部電極14、容量絶縁膜15、及び上部電極16が形成された残りの凹部孔23内の空間すべてに上部接続配線用金属膜を埋設する。次いで、図24に示すように、上部接続配線用金属膜上に、キャップ層74を形成する。次いで、図25に示すように、記憶回路領域のキャップ層74の上面上にレジスト76を選択的に形成する。これにより、論理回路領域内であって、配線上に形成されたキャップ層74を露出する。次いで、図26に示すように、論理回路領域内のキャップ層74とともに、上部接続配線用金属膜、上部電極16、容量絶縁膜15を選択的に除去する。これにより、記憶回路領域上に上部接続配線18が残る。また、選択的に除去する手法には、たとえば、エッチングが使用できる。このエッチングにより、保護層72の一部が除去される。保護層72に凹部42が形成される。言い換えると、容量素子19と配線8bとの間に段差凹部が形成される。次いで、図27に示すように、凹部42上に犠牲膜78を形成する。引き続き、この犠牲膜78を平坦化する。ここで、平坦化する手法としては、余剰の犠牲膜78のすべてをCMP処理する第1手法、余剰の犠牲膜78の一部をCMP処理し、残りの部分をドライエッチングする第2手法が挙げられる。第2実施の形態では、第1手法を採用する例を説明する。第1手法は工程を簡略化することができる。なお、後述の第3の実施の形態では、第2手法を採用する例を説明する。また、犠牲膜78は、保護層72と同種の膜であることが好ましい。これにより、犠牲膜78の平坦化工程は、犠牲膜78とともに、論理回路領域に形成された保護層72を同一工程で研削することが可能となる。また、ハードマスク70は、犠牲膜78と同種の膜であることがより好ましい。これにより、犠牲膜78、保護層72及び論理回路領域に形成されたハードマスク70を同一工程で研削することが可能となる。以上により、平坦化工程を簡略化することが可能となる。また、犠牲膜78を平坦化する前に、記憶回路領域内の上部接続配線18上にキャップ層74を形成しておいてもよいが、形成しなくてもよい。キャップ層74には、犠牲膜78よりもエッチングされにくい膜を使用することができる。犠牲膜78の平坦化処理中において、キャップ層74が、上部接続配線18の上面を保護することができる。これにより、上部接続配線18の高さのバラツキを抑制できる。ゆえに、上部接続配線18の上面と論理回路を構成する配線の上面とが同一面となる構造を維持できる。このため、上部接続配線の上面においては、過剰なエッチングやエッチング不足が抑制される。また、上部接続配線と埋設電極とは同一の材料かつ一体に構成されている。このため、上部接続配線を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。したがって、埋設電極が過剰にエッチングされることが抑制されている。以上により、歩留まりに優れた半導体装置を実現することができる。次いで、図28に示すように、犠牲膜78を平坦化する。キャップ層74の上面31、保護層80の上面32、及びキャップ層6cの上面34を同一面とすることができる。加えて、引出配線部18aの上面30及び配線8bの上面を同一面としてもよいが、これらの上面の高さの差が30nm以下であってもよい。これにより、前述のとおり、上部接続配線18の上面においてのエッチング量の過不足の発生が抑制される。次いで、図29に示すように、上面31、32、34上にキャップ層82を形成する。以後は、第1の実施の形態と同様の工程を実施することにより、第2の実施の形態の半導体装置が得られる。第3の実施の形態次に、第3の実施の形態の半導体装置について、図面を用いて説明する。図30は、第3の実施の形態の半導体装置の構造を示す断面図である。第3の実施の形態の半導体装置は、保護層80の上面に凹部が形成されている点、キャップ層82が形成されていない点を除いて、第1の実施の形態と同等である。保護層80の上面の一部の高さは、キャップ層74の上面又はキャップ層6cの上面よりも低い。すなわち、保護層80の上面には、エッチングにより凹みが形成されている。この凹みに層間絶縁層7cが埋設されている。また、保護層80の材料には、吸湿耐性に優れた膜質を有するシリコン酸化膜で構成される。このため、保護層80上にキャップ層74を形成することが不要となる。これにより、工程数を削減し、製造コストを低減することができる。第3の実施の形態は、第1の実施の形態と同等の効果が得られる。次に、第3の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。図31~図34は、第3の実施の形態の半導体装置の製造方法を示す工程図である。まず、第2の実施の形態と同様にして、図31に示す構造を作製する。すなわち、凹部42を犠牲膜78で埋設する。次いで、犠牲膜78を平坦化する。本実施の形態では、犠牲膜78の平坦化は、前述の第2手法を採用する。以下、説明する。図32に示すように、犠牲膜78の一部を化学機械研磨CMP処理により除去する。すなわち、犠牲膜78を所定膜厚分が残存するようにCMP処理を終了する。この時点では、キャップ層6c上に、犠牲膜78若しくは保護層72がある程度残存していることになる。引き続いて、図33に示すように、残りの犠牲膜78及び余分な保護層72をドライエッチングにより除去する。このエッチングにより、保護層80の上面32には凹みが形成されることになる。凹みの深さは30nm以下が好ましい。凹部の深さは、最大深さ又は平均深さのいずれでもよい。以上により、CMP終了時点において、キャップ層6c上に犠牲膜78又は保護層72が確実に残存する。このため、CMP処理時にキャップ層6cが除去されて、層間絶縁層7b中に水などが浸入することを抑制できる。この水の浸入は、キャップ層6cの膜厚が非常に薄いときに発生しやすい。本実施の形態では、このような水の浸入により、半導体装置の信頼性が劣化することを抑制できる。次いで、図34に示すように、保護層80の上面上に層間絶縁層7cを形成する。以後の工程は、第2の実施の形態と同様にする。以上により、第3の実施の形態の半導体装置が得られる。第4の実施の形態次に、第4の実施の形態の半導体装置について、図面を用いて説明する。図35は、第4の実施の形態の半導体装置の構造を示す断面図である。図36は、第4の実施の形態の半導体装置の製造方法を示す工程図である。第4の実施の形態の半導体装置は、保護層80と層間絶縁層7cとの間に、キャップ層82に形成されている点が異なる以外、第3の実施の形態と同等である。保護層80の上面32には凹みが形成される。キャップ層82は、キャップ層74の上面31上、保護層80の上面32上、およびキャップ層6cの上面34上に亘って形成される。第4の実施の形態は、第3の実施の形態と同等の効果を奏する。第5の実施の形態次に、第5の実施の形態の半導体装置について、図面を用いて説明する。図37は、第5の実施の形態の半導体装置の構造を示す断面図である。第5の実施の形態は、接続コンタクト13が2段コンタクトである点を除いて、第1の実施の形態と同等である。接続コンタクト13は、接続コンタクト13d及び接続コンタクト13bを有する。接続コンタクト13dは、接続コンタクト13bと膜厚方向に連続して接続する。各コンタクトのアスペクト比が低減されるので、半導体装置の製造安定性が高まる。また、接続コンタクト13の長さが短くできるので、接続コンタクト13のコンタクト抵抗を低減できる。従って、半導体装置の動作速度を向上させることが可能となる。また、第5の実施の形態は、第1の実施の形態と同等の効果を奏する。第6の実施の形態次に、第6の実施の形態の半導体装置について、図面を用いて説明する。図38は、第6の実施の形態の半導体装置の構造を示す断面図である。第6の実施の形態は、最下層の配線層の配線8a第1配線がダマシン構造を有する点を除いて、第1の実施の形態と同等である。配線8aは、接続コンタクト13dと、シングルダマシン構造又はデュアルダマシン構造を構成し、好ましくはデュアルダマシン構造を構成する。配線8aは、層間絶縁層7aに埋設される。接続コンタクト13dは、コンタクト層間絶縁層5cに埋設される。これらの層間絶縁層7a及びコンタクト層間絶縁層5cは、低誘電率膜であることが好ましい。配線8aがデュアルダマシン構造を有することにより、半導体装置の動作速度を向上させることが可能となる。また、接続コンタクト13dは、接続コンタクト13bと別のコンタクトとなる。また、接続コンタクト13dの材料には、Cuを含む金属が使用できる。Cuは、Wよりも低抵抗な材料である。以上により、アスペクト比が小さくなるとともに、コンタクト抵抗が低減される。したがって、第1の実施の形態と比較して大幅に、半導体装置の製造安定性が向上するとともに、半導体装置の動作速度を高めることが可能となる。また、容量素子19は、複数の配線層に亘って形成される。容量素子19と同一層に形成される配線のすべてをデュアルダマシン構造とすることができる。また、容量素子19と同一層に形成される絶縁層に低誘電率膜を使用することができる。以上により、半導体装置の動作速度を一層増大させることが可能となる。また、第6の実施の形態は、第1の実施の形態と同様の効果を奏する。第6の実施の形態は、第1の実施の形態よりも大幅に寄生容量および寄生抵抗を低減できる。更には、ピュアロジックチップの設計パラメータと混載DRAMのLogic部分の設計パラメータの差異を小さくすることができる。このため、ピュアロジック品で設計されたIPを混載DRAMで利用する際の再設計にかかる工数を削減することができる。また、ビット線層をLow-k化することで、ビット線寄生容量が小さくなり、DRAM読み出し時の信号電圧マージンを広げることで、動作の信頼性を向上させるという効果もある。次に、第6の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。図39~図45は、第6の実施の形態の半導体装置の製造方法を示す工程図である。まず、第1の実施の形態と同様にして、図39に示す構造を作製する。次いで、図40に示すように、キャップ層6上にコンタクト層間絶縁層5c、キャップ層6a、層間絶縁層7a及びハードマスク21aを堆積する。次いで、ハードマスク21a上に下層レジスト24a平坦膜、低温酸化膜25a、反射防止膜26a及びフォトレジスト27aからなる多層レジスト層を形成する。フォトレジスト27aを例えば塗布法等の方法により形成し、所望の論理回路のビアパターンをフォトリソグラフィ法により転写して、開口部33を形成する。次いで、図41に示すように、フォトレジスト27aをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部35を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジスト27aなどを一度アッシングして除去した後、層間絶縁層7a上にハードマスク21aを残す。次いで、図42に示すように、ハードマスク21a上に、下層レジスト24b平坦膜、低温酸化膜25b、反射防止膜26b及びフォトレジスト27bからなる多層レジスト層を形成する。そして、このフォトレジスト27bに、フォトリソグラフィ法により、所望の回路パターンの開口部36を形成する。次に、図43に示すように、フォトレジスト27aをマスクとして、反応性イオンエッチング等の方法により、配線の開口部37を形成する。配線の開口部37を形成した後、層間絶縁層7aに対するエッチングレートよりもキャップ層6aに対するエッチングレートが高いエッチング条件を用いて、キャップ層6aをエッチングし、論理回路の接続コンタクト13bとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部37を形成した後、反応性イオンエッチングによりハードマスク21aを除去しても良い。次いで、図44に示すように、論理回路配線の開口部37に、バリアメタル膜不図示及び導電膜38を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜38が拡散しない構成であることが好ましい。導電膜38は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。次いで、図45に示すように、CMP法などの方法により、導電膜38、バリアメタル膜、ハードマスク21aを除去し、論理回路を構成する配線8a及び接続コンタクト13dを形成する。次いで、配線8a上にキャップ層6bを形成する。この後、第1の実施の形態と同様の工程を行う。以上により、第6の実施の形態の半導体装置が得られる。第7の実施の形態次に、第7の実施の形態の半導体装置について、図面を用いて説明する。図46は、第7の実施の形態の半導体装置の構造を示す断面図である。第7の実施の形態は、下部電極14と層間絶縁層との間に設けられた側壁保護膜50を除いて第6の実施の形態と同様である。本実施の形態において、コンタクト層間絶縁層5c、層間絶縁層7a、及び層間絶縁層7b容量素子19が形成されている層間絶縁層のすべては、低誘電率膜であることが好ましい。側壁保護膜50は、孔23の側壁上に形成される。側壁保護膜50は、容量素子同士の間の層間絶縁層に下部電極14が接触しないように、下部電極14の側壁すべてを覆うことが好ましい。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁層7a、7bの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子19の間に、側壁保護膜50を形成することにより、これらの間の領域における層間絶縁層7a、7b内部への下部電極14の侵入を防ぐことができる。これにより、下部電極14を安定に形成し、かつ、互いに隣接した容量素子19との下部電極14間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。側壁保護膜50は、例えば、国際公開第2004/107434号パンフレットにおいて、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜SiN、シリコン炭化物SiC、シリコン炭窒化物SiCN、シリコン酸炭化物SiOCを側壁保護膜50として用いても良い。本実施の形態においては、側壁保護膜50堆積層は、隣接する絶縁層層間絶縁層7a、7bよりも密度を高くすることができる。また、側壁保護膜50の材料には、保護層80と同種の材料が使用されてもよい。これにより、側壁保護膜50と保護層80との密着性が向上し、製造安定性が高まる。また、第7の実施の形態は、第6の実施の形態と同様の効果を奏する。次に、第7の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。図47~図48は、第7の実施の形態の半導体装置の製造方法を示す工程図である。まず、第1の実施の形態と同様にして、図9に示す構造を得る。ただし、第6の実施の形態を参考にして、配線8aはデュアルダマシン構造を有する。次いで、図47に示すように、少なくとも孔23の側壁上に側壁保護膜50を形成する。側壁保護膜50は、孔23の底面上、溝28の底面上に位置する保護層72の上面上にも形成される。側壁保護膜50の形成方法には、例えば、ALD法やCVD法などが使用できる。側壁保護膜50堆積層は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜SiO2、シリコン炭化物SiC、シリコン窒化膜SiN、シリコン炭窒化物SiCNのような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁層7a、7bの側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。次いで、図48に示すように、例えば、反応性イオンエッチングや、RFスパッタリング等の方法により、少なくとも開口部23の底面における側壁保護膜50をエッチバックする。すなわち、異方性の高い全面エッチバックにより、側壁に形成された側壁保護膜50以外を除去することができる。側壁保護膜50は、特に連続した空孔から構成される多孔質絶縁膜を層間絶縁層に用いた場合に対して特に有効である。一般に、連続した空孔から構成される多孔質絶縁膜は、膜中に存在する低温熱分解性の有機物を、基板加熱しながら紫外線照射等を行って該有機物を分解させて空隙を形成させる。低温熱分解性の有機物の混入は、低温熱分解性の有機物ガスと層間絶縁層の原料ガスとの混合ガスを用いて層間絶縁層を成長させてもよいし、層間絶縁層原料の分子に低温熱分解性の有機物を化学結合させたものを用いてもよい。少なくとも、層間絶縁層の成長工程後に、基板加熱しながら紫外線照射等を行って該有機物を分解させる工程により形成される多孔質絶縁膜を用いることができる。この後は、第1の実施の形態と同様にして、第7の実施の形態の半導体装置が得られる。第8の実施の形態次に、第8の実施の形態の半導体装置について、図面を用いて説明する。図49は、第8の実施の形態の半導体装置の構造を示す断面図である。第8の実施の形態は、保護層80が層間絶縁層7bの側壁上のすべてに亘って形成されている点を除いて、第7の実施の形態と同様である。保護層80は、キャップ層6bに接する。言い換えると、容量素子19の周囲の層間絶縁層7bのすべては、保護層80に置き換えられている。この層間絶縁層7bは、保護層80や上部接続配線18と同一層に位置する。保護層72bは、層間絶縁層7bの膜厚と同等の膜厚を有する。保護層72bは、容量素子19同士の間隙部のうち最上層のすべてに形成されている。最上層は、容量素子19が埋設された多層配線層のうち最上配線層を構成する層間絶縁層に相当する。保護層78a及び保護層72bは、同一層の層間絶縁層7bよりも厚い膜厚を有してもよい。以上のように、保護層80は、1つの絶縁層層間絶縁層7bの側壁上のすべてに亘って配置される。当該絶縁層は、上部接続配線18と同一層に位置しており、論理回路領域に位置する多層配線層のうち1つの配線層を構成している。この保護層80の下面は、層間絶縁層7bが存在せずに、キャップ層6bの上面と接する。すなわち、保護層80とキャップ層6bとの間に、エッチングされた層間絶縁層7bが存在しないので、製品間において保護層80の膜厚のバラツキを抑制することができる。すなわち、エッチングを層間絶縁層7bの途中で終了せずに、キャップ層6bまで行うことができる。これにより、層間絶縁層7bの残存膜厚の制御が不要となる。これにより、保護層80に形成される孔23の高さのバラツキも抑制できるので、容量キャパシタのバラツキを低減することが可能となる。第8の実施の形態は、第7の実施の形態と同様の効果を奏する。次に、第8の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。図50~図52は、第8の実施の形態の半導体装置の製造方法を示す工程図である。まず、第1の実施の形態と同様にして、図6に示す構造を得る。ただし、第6の実施の形態を参考にして、配線8aはデュアルダマシン構造を有する。次いで、図50に示すように、記憶回路領域に位置する層間絶縁層7bを完全に除去する。これにより、溝28の底面には、キャップ層6bの上面が露出する。次いで、図51に示すように、溝28に保護層72を形成する。保護層72は、キャップ層6b上に形成される。また保護層72は、層間絶縁層7bの側壁のすべてに亘って形成される。次いで、図52に示すように、キャップ層6b上に位置する保護層72に孔23を選択的に形成する。この後は、第7の実施の形態と同様にして、第8の実施の形態の半導体装置が得られる。次に、本実施の形態の半導体装置の効果を比較例と比較して説明する。図53aは、第1の形態の半導体装置の構成を示す。一方、図53bは、比較例の半導体装置の構成を示す。比較例は、第1の実施の形態とは、記憶回路200及びコンタクト層間絶縁層5a及びコンタクト層間絶縁層5bが存在しない点で相違する。すなわち、比較例は、第1の実施の形態に相当するピュアロジック回路のみを有する。第1の実施の形態を比較例と比べることにより、容量素子の混載による回路の遅延などの影響を算出することが可能となる。図54は、遅延増加率の算出方法を説明する図である。10段のインバータにパルス波形を入力し、1段当たりの遅延時間を計算する。図54のように配線負荷はeDRAM無しでも付加される。このため、図示された式を用いて、遅延増加率を求める。寄生容量増加量を容量シミュレータで見積り、回路シミュレータで遅延を計算する。図55aは、28nmノードで計算した寄生容量増加率を説明する図である。図55aで得られた結果から、遅延増加率を計算した結果が図55bである。図55bは、コンタクト高さを2倍以下とすることにより、遅延増加を約5に抑制でき、コンタクト高さを3倍以下とすることにより、遅延増加を約10に抑制できることを示している。図56は、コンタクト抵抗を説明する図である。40nmノードで測定する。シリンダ容量素子埋設用凹部を配線層に形成することにより、バイパスコンタクトが短縮する。その結果、第1の実施の形態のコンタクト抵抗が低減する。図56は、その一例を示す。図57は、MIMキャパシタの寿命を説明する図である。第1の実施の形態のMIMの寿命として、約2Vの使用環境で、10年間故障しないことが示されている。図58は、トランジスタ特性を説明する図である。40nmノードで測定する。第1の実施の形態を適用しても、比較例のロジック回路w/oDRAMと同等で、トランジスタ特性に影響は出ないことが示されている。図59は、遅延増加率を説明する図である。40nmノードで測定する。第1の実施の形態の遅延増加率は、約5であることが示されている。比較例が基準である。図60は、トランジスタ特性を説明する図である。40nmノードで測定する。回路検証によりmsecオーダーでのDRAM動作が可能である。以下、本実施の形態の半導体装置の変形例について説明する。図61~図73は、本実施の形態の半導体装置の変形例の構造を示す断面図である。変形例の半導体装置は、容量素子19が埋設された凹部の上端部の周囲に形成された保護層を有する。以下、各変形例について説明する。変形例1図61は、変形例1の半導体装置の構成を示す。変形例1の半導体装置において、上部接続配線18の上面30とキャップ層6cの上面34とが、同一面を構成している。キャップ層6c第2キャップ層は、配線8bの上面に接するように設けられる。当該配線8bは、論理回路領域に位置しており、容量素子19が埋め込まれている多層配線層のうち最上層に設けられた配線層を構成する。上部接続配線18上にはキャップ層は形成されない。また、保護層80は、上部接続配線18の周囲及び、容量素子19の上端部の周囲に形成される。保護層80の上面は、上部接続配線18の上面30と同一面を構成してもよい。変形例1において、記憶回路200領域に形成された上部接続配線18の上面30と、論理回路領域に形成されており、配線8bの上面に接するように設けられたキャップ層6cの上面34とが同一面を構成している。このように同一面としているので、例えば特許文献1に記載の従来技術と比較して、凹部40の高さをキャップ層厚分高くできる。このため、凹部40内に埋め込まれた容量素子19の高さを一層高くすることができる。これにより、本実施の形態によれば、従来よりも容量素子19の容量を増大させることを実現することができる。また、変形例1は、第1の実施の形態と同様の効果を奏する。論理回路100は、能動素子3b、セルコンタクト10c、接続コンタクト13、配線8aを有する。セルコンタクト10c及び接続コンタクト13は、能動素子3bと配線8aとを電気的に接続する。すなわち、最下層の配線8aは、トランジスタと2段コンタクトにより接続する。3段コンタクトの実施の形態と比較して、コンタクト層を1層削減できる。このため、本変形例は、高速動作に優れる。変形例1の製造方法は、次の上部接続配線を形成する工程を含む。まず、下部電極、容量絶縁膜、前記上部電極が形成された残りの凹部容量素子埋設用凹部内の空間すべてに上部接続配線用金属膜を埋設する。次いで、上部接続配線用金属膜を研削する。これにより、上部接続配線18が形成される。本変形例では、容量素子埋設用凹部孔23の上端部の周囲が保護層80で保護される。この保護層80は、機械強度にすぐれる。このため、上部接続配線用金属膜がディッシングされることが抑制される。これにより、製品間において、デバイス特性のバラツキを抑制することができる。本発明者らの検討により、上部接続配線用金属膜は複数の容量素子埋設用凹部に亘って形成されるため、その上面は大面積となりディッシングを受けやすいことが見出された。このディッシングの原因は、容量素子埋設用凹部の周囲の機械的強度が脆弱であると発生しやすい。そこで、前述のとおり、容量素子埋設用凹部の周囲を機械強度の強い保護層で保護することにより、ディッシングの発生を抑制することができる。また、図62、及び図63に示すように、変形例1の半導体装置は、容量素子19の外壁上に位置する側壁保護膜50、50a、50bをさらに備える。側壁保護膜50a、50bは、少なくとも下部電極14と接する層間絶縁層7a、7bの表層に形成されている。こうした側壁保護膜50a、50bとしては、例えば、国際公開第2007/132879号パンフレットに開示されているように、層間絶縁層7a、7bの表層を改質し、層間絶縁層7a、7bの内部よりも単位堆積あたりの炭素量を少なくし、酸素原子数を多くした改質層を形成しても良いし、特開2009-123886号公報に開示されているように、水素プラズマによる改質層を形成しても良い。更には、国際公開第03/083935号パンフレットに開示されているような、窒素原子と弗素原子を含むような改質層を形成してもよい。側壁保護膜50a、50bが弗素原子を含むことにより、後に形成される下部電極14と化合物を形成してしまうと、下部電極14の導電性が損なわれてしまうが、本実施の形態によれば、側壁保護膜50a、50bが有する弗素原子は、窒素原子との強固な結合を有しているため、下部電極14と側壁保護膜50a、50bが化合物を形成し、下部電極14の導電性が失われてしまうといった問題はおこらない。変形例1において、孔23及び配線溝28を形成した後、側壁保護膜50a、50bとなる改質層を形成する。こうした改質層は、層間絶縁層7a、7bの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁層7a、7bの表層を改質させることにより、側壁保護膜50a、50bを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁層7a、7bの表層を改質し、側壁保護膜50a、50bを形成する。変形例2図64は、変形例2の半導体装置の構成を示す。上部接続配線18の上面は、配線8bの上面と同一面を構成してもよい。また、保護層80の上面は、キャップ層6cと同一面を構成してもよい。第1能動素子能動素子3aは、基板半導体基板1上に位置する。容量コンタクト13aは、能動素子3aと容量素子19とを電気的に接続する。接続コンタクト13は、論理回路領域に形成されており、能動素子3bと第1配線配線8aとを電気的に接続する。第1配線配線8aは、容量素子19が埋め込まれた配線層のうち最下層の配線層層間絶縁層7aに位置する。接続コンタクト13は、容量コンタクト13aと同一層に位置する。第1配線配線8aと接続コンタクト13aとは、デュアルダマシン構造を有している。コンタクト絶縁層コンタクト層間絶縁層5a、5bには、第1コンタクト接続コンタクト13が埋設される。このコンタクト絶縁層は、シリコン酸化膜より低い誘電率を有することが好ましい。また、接続コンタクト13は、配線8aと一体かつ同種の金属材料例えば、Cuを含む又はCuを主成分として含む金属材料で構成されていることが好ましい。また、図65、及び図66に示すように、変形例2の半導体装置は、容量素子19の外壁上に位置する側壁保護膜50、50a、50bをさらに備える。変形例2は、変形例1と同様の効果を奏する。変形例3図67~図69は、変形例3の半導体装置の構成を示す。図67及び図69に示すように、上部接続配線18の上面と、上部接続配線18と同じ配線層に形成された論理回路を構成する配線8cの上面との高さの差が、30nm以下であることが好ましい。また、図68に示すように、上部接続配線18の上面と、上部接続配線18と同じ配線層に形成された論理回路を構成する配線8cの上面とが、同一面を構成することが好ましい。変形列3において、容量素子19は、3つの配線層に亘って形成される。例えば、容量素子19の上層には、固定電位を有する配線201a~201c、信号配線202a、202b、202zが形成されている。変形例3は、変形例1と同様の効果を奏する。変形例4図70は、変形例4の半導体装置の構成を示す。図70において、401はシリコン基板、402は素子分離膜、403はゲート絶縁膜、406は、ソールドレイン領域、407はシリサイド層、408は下部層間絶縁膜、409はコンタクト、410はビット線、411は下部層間絶縁膜、412aは容量コンタクト、412bはロジックコンタクト、413はキャップ層、414は上部層間絶縁膜、416は下部電極、423は容量絶縁膜、424は上部電極、424aは上部容量配線、424bはロジックコンタクト、400は保護膜を示す。変形例4において、容量素子は、ロジックコンタクト412b又はロジック配線と同層に位置している。容量素子の上端部の周囲には、保護層400が形成されている。保護層400は、容量素子の少なくとも上端部に形成されていればよく、容量素子の側壁の全体に形成されていてもよい。保護層400は、上部層間絶縁膜414よりも誘電率が高い材料で構成されている。上部層間絶縁膜414は、Low-k膜以外の材料でもよい。なお、容量素子の下層に位置する下部層間絶縁膜408,411には、コンタクトが一段形成されている。一段とは、同一工程で、シームレスに形成されたことを意味する。また、容量素子埋設用凹部の内部に、上部容量配線424aがすべて埋設されている。変形例4は、変形例1と同様の効果を奏する。変形例5図71は、変形例5の半導体装置の構成を示す。図71において、701は半導体基板、702は素子分離層、703は活性領域、704はゲート電極、705はソースドレイン領域、707はビット線、706,708,780は層間絶縁膜、709は下部電極コンタクトプラグ、710,713,720はキャップ膜、730は第1の絶縁膜、735は第2の絶縁膜、714は第3の絶縁膜、745は第4の絶縁膜、736は第2の層間絶縁膜、744は容量素子、738は下部電極、739は容量絶縁膜、740上部電極、741は上部接続配線、742は銅膜、733は下層コンタクト、732はバリア膜、712は銅膜、711はバリア膜、720は第1配線層、715はバリア膜、716は銅膜、717は第2配線層、700は保護層を示す。変形例5において、容量素子744は、第2の層間絶縁膜736の内部に埋設されている。容量素子744の中間の同層には、第1配線層729が形成されている。第1配線層729は、論理回路の多層配線層の最下層に位置する。容量素子744の上部の同層には、第2配線層717のビア部が形成されており、容量素子744の下部の同層には、下層コンタクト733の一部が形成されている。下層コンタクト733は、シームレスの一段コンタクトである。下層コンタクト733の下部の同層には、容量素子744の下部に接続する下部電極コンタクトプラグ709が形成されている。容量素子744の上端部の周囲には、保護700が形成されている。700は、上部電極739の側縁部とともに、上部接続配線741の側縁部を覆う。保護層700の膜厚は、第2配線717のビア部の高さよりも低くてもよいが、ビア部の高さと同程度でもよい。また、保護層700は、第3の絶縁層714のみならず、第2の絶縁層735に亘って形成されて入れてもよい。保護層700は、第2の絶縁膜735、及び第3の絶縁膜714よりも誘電率が高い材料で構成されている。第2の絶縁膜735、及び第3の絶縁膜714は、たとえば、Low-k膜である。なお、上部接続配線741は銅金属で構成される。変形例5は、変形例1と同様の効果を奏する。変形例6図72は、変形例6の半導体装置の構成を示す。図72において、801は半導体基板、802は半導体チップ、803はp形ウェル、806はn形ウェル、807はディープウェル、808は分離領域、809は浅溝、810はシリコン酸化膜、811はゲート絶縁膜、811aはゲート電極、811bは多結晶シリコン膜、811cは窒化チタン膜、812は不純物半導体領域、813はタングステン膜、814はキャップ絶縁膜、815は拡散層、815aは不純物半導体領域、815bは低濃度不純物領域、816はサイドウォールスペーサ、817は層間絶縁膜、817dはTEOS酸化膜、818は第1層配線、818bは窒化チタン膜、819はタングステン膜、819bはプラグ、820はコバルトシリサイド膜、821は接続孔、822はプラグ、822aは窒化チタン膜、822bはタングステン膜、823は層間絶縁膜、823bはシリコン窒化膜、824は絶縁膜、825はプラグ、826はプラグ、827は下部電極、828は容量絶縁膜、829はプレート電極、830は絶縁膜、831は配線溝、832aは第2層配線、832aは第1導電層、832bは第2導電層、833は接続孔、834は接続部、834aは第1導電層、834bは第2導電層、835はシリコン窒化膜、836は層間絶縁膜、837は配線溝、838は接続孔、839は第3層配線、839aは第1導電層、839bは第2導電層、840は接続部、840aは第1導電層、840bは第2導電層、841はシリコン窒化膜、842は層間絶縁膜、843は第4層配線、844はシリコン窒化膜、845は絶縁膜、846は絶縁膜、BLはデコーダ部、Cは容量素、Qnはメインワード線、Qn2はnチャネルMISFET、QpはnチャネルMISFET、QsはpチャネルMISFET、800は保護層を示す。変形例6において、容量素子Cは、層間絶縁膜絶縁膜824,830内に埋設されている。容量素子Cの同層には、第2層配線832aの一部と接続部834の一部とが形成される。第2層配線832aの上端部は、容量素子の上端部よりも高い位置に形成される。接続部834は第1配線818に接続する。第1配線818は容量素Cの下地層である層間絶縁層823に埋設されている。第1配線818の同層には、容量素子Cの下部に接続するプラグ826が位置している。すなわち、容量素子Cと、トランジスタとの間に一層の配線層が形成されている。容量素子Cのプレート電極829上部電極は、容量素子埋設用凹部の外側に延在していて、絶縁膜824の上面に形成されている。容量素子Cの上端部の周囲には、保護層800が形成されている。保護層800は、断面視において、プレート電極829の端部よりも外側に位置している。本変形例では、保護層800は、容量素子C同士の間には形成されていなくても良い。保護層800は、絶縁膜824よりも誘電率が高い材料で構成されている。変形例6は、変形例1と同様の効果を奏する。変形例7図73は、変形例7の半導体装置の構成を示す。図73において、901は半導体装置、902はメモリセル部、903は周辺回路部、904は論理回路、905は半導体メモリ、906は駆動回路、907はビット線コンタクト、908は記憶ノードコンタクト、909,913A,913Bは拡散層、910は半導体基板、911はウェル領域、912は素子分離層、913はソースドレイン領域、914はゲート電極、915,918,938は絶縁膜、916,921,927,935は、層間絶縁層、917はコンタクト層、919はビット線BL、920,922,934,937は絶縁膜窒化膜、924は記憶ノード電極下部電極、925は誘電体膜、926はプレート電極上部電極、928は第1のコンタクト層、929は第1の金属配線層、930,936は平坦化絶縁層、931は第2のコンタクト層、932は第2の金属配線層、933はコンタクトホール、WLはワード線、BLはビット線、Cは容量素子、900は保護層を示す。変形例7において、容量素子Cは、層間絶縁膜927に埋設されている。層間絶縁膜927の中間には、論理回路の最下層配線第1の金属配線層929が形成されている。第1の金属配線層929の上には、第2のコンタクト層931が接続しており、下には第1のコンタクト層928が接続されている。すなわち、容量素子Cの中間の同層には、第1の金属配線層929が位置している。容量素子Cの上部の同層には、第2のコンタクト層931が位置しており、容量素子Cの下部の同層には、第1のコンタクト層928が位置している。容量素子Cの上端部の周囲には、保護層900が形成されている。本実施の形態では、保護層900の端部は、断面視において、プレート電極926の端部よりも外側に位置している。保護層900は、層間絶縁膜927よりも誘電率が高い材料で構成されている。変形例7は、変形例1と同様の効果を奏する。なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。"