第1の基板と、前記第1の基板表面に形成された素子領域と、前記素子領域と接続され、前記第1の基板上に形成された電極と、前記第1の基板と積層される第2の基板と、前記第2の基板を貫通し、前記電極上に配置されるビアホールと、前記ビアホール内に形成される金属層と、を備えることを特徴とする半導体装置。前記電極は、前記素子領域上に形成された電極から引き出された電極パッドであることを特徴とする請求項1に記載の半導体装置。前記電極は、ソース電極又はドレイン電極のいずれか一方と、ゲート電極と、ソース電極又はドレイン電極のいずれか他方から引き出された電極パッドであることを特徴とする請求項1又は請求項2に記載の半導体装置。前記第1の基板又は第2の基板は、同じ材料からなることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。第1の基板に素子領域を形成し、前記第1の基板上に、前記素子領域と接続する電極を形成し、第2の基板を貫通するビアホールを形成し、前記電極上に前記ビアホールが配置されるように、前記第1の基板と前記第2の基板を積層する、ことを特徴とする半導体装置の製造方法。半導体装置において、精密なエッチング制御を必要とすることなく、ビアホール構造を形成することを可能とするとともに、エッチング後の洗浄を容易にする。実施形態の半導体装置は、第1の基板と、第1の基板表面に形成された素子領域と、素子領域と接続され、第1の基板上に形成された電極と、第1の基板と積層される第2の基板と、第2の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成される金属層と、を備えるものである。また、実施形態の半導体装置の製造方法は、第1の基板に素子領域を形成し、第1の基板上に、前記素子領域と接続する電極を形成し、第2の基板を貫通するビアホールを形成し、電極上にビアホールが配置されるように、第1の基板と第2の基板を積層するものである。以下、本発明の実施の形態について、図面を参照して説明する。第1の実施形態図1に本実施形態の半導体装置の断面図を示す。図1に示すように、GaAsなどの半導体基板11に、素子領域を構成する不純物拡散領域12、13が形成されており、それぞれ半導体基板11上に形成されたソース電極14、ドレイン電極15と接続されている。ソース電極14とドレイン電極15の間には、ゲート電極16が形成されている。半導体基板11上には、裏面に凹凸を有するGaAsなどからなるカバー基板17が積層されている。カバー基板には、ソース電極14、ドレイン電極15、ゲート電極16上に配置されるビアホール18a、18b、18cが形成されている。ビアホール内及びカバー基板17上には金属層19a、19b、19cが形成されている。このような半導体装置は、以下のようにして形成される。図2Aに示すように、先ず、半導体基板11の所定領域に、ゲート電極16、不純物拡散領域12、13を形成し、素子領域となる不純物拡散領域12、13上にソース電極14、ドレイン電極15を形成する。このとき、例えば、各電極はAuなどにより形成され、ソース電極14、ドレイン電極15の電極厚が、ゲート電極16の電極厚より厚くなるように形成されている。なお、このようにして形成される半導体素子の素子領域は、パシベーション膜などにより保護されることが好ましい。次いで、カバー基板17を、通常のフォトリソグラフィ法などを用いて、半導体素子のソース電極14、ドレイン電極15、ゲート電極16の電極厚に合わせてエッチングする。先ず、図2Bに示すように、ゲート電極が配置される部分に、フォトレジストパターン20aを形成し、図2Cに示すように、エッチングにより凸パターンを形成する。さらに、図2Dに示すように、ソース電極14、ドレイン電極15、ゲート電極16が配置される部分に、フォトレジストパターン20bを形成し、図2Eに示すように、エッチングにより、カバー基板17に高さの異なる凸パターンを形成する。次いで、図2Fに示すように、カバー基板17の凸パターンの形成された表面、又は図2Gに示すように、フラットな裏面、或いはその両方に、フォトレジストパターン20cを形成する。そして、図2Hに示すように、エッチングにより、カバー基板17を貫通するビアホール18a、18b、18cを形成する。このとき、エッチング方向は、エッチングレシピ、フォトレジストパターンのカバー率、アライメント精度などに基づき、適宜決めることができる。次いで、図2Iに示すように、裏面にフォトレジストパターン20dを形成し、図2Jに示すように、半導体基板11上にビアホール18a、18b、18cが形成されたカバー基板17を圧着させることにより積層する。このとき、ソース電極14、ドレイン電極15、ゲート電極16がAuなどのやわらかい金属で形成されていると、若干のエッチング誤差は許容される。なお、圧着しながら加熱する低温メタル接着方法などを用いることにより、より接着性を向上させることができる。そして、Auなどの金属層19a、19b、19cをメタルデポジッションにより形成し、フォトレジストパターン20dを除去することにより、図1に示すような半導体装置が形成される。なお、半導体基板11と、カバー基板17の間隙には、パシベーション膜などが形成されていることが好ましい。本実施形態によれば、カバー基板を貫通するビアホールを形成した後、半導体基板に積層するため、精密なエッチング制御の必要がなく、エッチング後の洗浄も容易に行うことができる。そのため、エッチングのばらつきによる特性ばらつきを抑えるとともに、ビアホール内に残存する不純物などに起因する歩留りの低下を抑えることが可能となる。なお、カバー基板17の段差形状は特に限定されるものではなく、図3に示すように、カバー基板17’を2段形状としてもよい。このような形状とすることにより、段差形成のためのパターニング、エッチングをそれぞれ1回とすることができるとともに、カバー基板17のパターン、ビアホール18a、18b、18c形成の際のアライメントマージンを増大させることができる。さらに、図4に示すように、ソース電極14’、ドレイン電極15’、ゲート電極16’の電極厚がほぼ等しければ圧着時の変形許容範囲であれば、カバー基板17に段差を形成する必要はない。このような形状とすることにより、工数を低減させることができるとともに、ビアホール18a、18b、18c形成の際のアライメントマージンを増大させることができる。また、図5に示すように、ビアホール18a’、18b’、18c’がテーパを有していてもよい。また、本実施形態において、半導体基板、カバー基板にGaAs基板を用いているが、基板は特に限定されるものではない。半導体基板としては、その他GaN、SiC、Siなどを用いることができる。また、熱膨張率の観点から、カバー基板は、半導体素子が形成される半導体基板と同じ材料のものを用いることが好ましいが、異なる材料でもよい。例えば、カバー基板として、透明なSiC基板を用いることにより、積層時のアライメントが容易となる。また、カバー基板として、汎用されているSi基板を用いることにより、材料コストを抑えるとともに、既に様々なエッチングレシピが知られていることから、エッチングプロセスの最適化が容易であり、プロセスコストを低減することが可能となる。第2の実施形態本実施形態においては、第1の実施形態のように、ビアホールが電極上に直接配置されるのではなく、電極から引き出される電極パッド上に配置されている。図6に本実施形態の半導体装置の分解斜視図を示す。図3に示すように、半導体基板21上に、ソース電極24a、ドレイン電極25a、ゲート電極26aが形成されている。ソース電極24aは、ソースパッド24bとエアブリッジ24cを介して接続され、ドレイン電極25a、ゲート電極26aは、それぞれドレインパッド25b、ゲートパッド26bと接続されている。一方、カバー基板27の、ソースパッド24b、ドレインパッド25b、ゲートパッド26b上に配置される部分には、それぞれビアホール内に、金属層29a、29b、29cが形成されている。このような半導体装置は、第1の実施形態と同様に形成される。本実施形態によれば、第1の実施形態と同様に、精密なエッチング制御の必要がなく、エッチング後の洗浄も容易に行うことができる。そのため、エッチングのばらつきによる特性ばらつきを抑えるとともに、ビアホール内に残存する不純物などに起因する歩留りの低下を抑えることが可能となる。さらに、それぞれ電極パッドを介して電極と接続され、例えば、幅数十~数百μm、長さ数百~数mmと、電極上に設ける場合の10倍以上の大きさでビアホールを形成することができるため、レイアウトマージンの増大により、歩留りを向上させることが可能となる。第3の実施形態本実施形態においては、第2の実施形態のように、ビアホールが全て電極パッド上に配置されるのではなく、ソース電極又はドレイン電極については、ビアホールが電極上に直接配置されている。図7A-Cに本実施形態の半導体装置の分解斜視図を示す。図7Aに示すように、半導体基板31上に、ソース電極34、ドレイン電極35a、ゲート電極36aが形成されている。ドレイン電極25a、ゲート電極26aは、それぞれドレインパッド35b、ゲートパッド36bと接続されている。一方、図7Bに示すように、カバー基板37の、ソース電極34、ドレインパッド35b、ゲートパッド36b上に配置される部分には、それぞれビアホール内に、金属層39a、39b、39cが形成されている。金属層39aは、ソース電極34毎に複数形成され、複数のソース電極34は、図7Cに示すように、カバー基板37の裏面において、接続されている。このような半導体装置は、第1の実施形態と同様に形成される。本実施形態によれば、第1の実施形態と同様に、精密なエッチング制御の必要がなく、エッチング後の洗浄も容易に行うことができる。そのため、エッチングのばらつきによる特性ばらつきを抑えるとともに、ビアホール内に残存する不純物などに起因する歩留りの低下を抑えることが可能となる。さらに、ソース電極上にビアホールを配置することができるため、エアブリッジが不要となり、ゲートソース間の寄生容量を抑え、デバイス特性を向上させることが可能となる。なお、本実施形態において、ソース電極34上に金属層39aが配置されているが、ソースとドレインを反対にして、ソースパッドを設け、ソースパッド及びドレイン電極上に金属層が配置されてもよい。また、これら実施形態において、デバイス構造については特に言及していないが、GaAs、GaNなどの化合物半導体素子を用いたHEMT、FETなどのパワーデバイスにおいて、好適に用いることができる。なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。