"第1ノード及び第2ノードを有し、前記第1ノード及び前記第2ノードに互いに逆の論理レベルの信号を保持する、メモリセルと、複数のポートに対応する、複数のディジット線対と、前記複数のポートに対応する複数のワード線と、前記複数のポートの各々に対応するプリチャージ信号が活性化している場合に、対応するポートの前記ディジット線対をプリチャージする、プリチャージ回路と、テスト回路と、を具備し、前記複数のワード線の各々は、活性化したときに、対応するポートの前記ディジット線対の一方を前記第1ノードに接続し、前記対応するポートのディジット線対の他方を前記第2ノードに接続するように構成され、前記複数のポートは、テスト対象ポート、及び非テスト対象ポートを含んでおり、前記テスト回路は、前記非テスト対象ポートに対応するワード線を活性化させ、前記非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、前記非テスト対象ポートに対応する前記ディジット線対の一方を放電させ、放電後の前記ディジット線対の電位差が保たれた状態で、前記複数のワード線を活性化させ、前記テスト対象ポートに対応するディジット線対を駆動することにより、前記第1ノード及び前記第2ノードにテストデータを書き込み、書込み後に、前記第1ノード及び前記第2ノードからデータを読み出し、前記テストデータが正しく書き込まれていたか否かを判定する半導体記憶装置。第1ノード及び第2ノードを有し、前記第1ノード及び前記第2ノードに互いに逆の論理レベルの信号を保持する、メモリセルと、複数のポートに対応する複数のディジット線対と、前記複数のポートに対応する複数のワード線と、を備え、前記複数のワードの各々は、活性化したときに、対応するポートの前記ディジット線対の一方を前記第1ノードに接続し、前記対応するディジット線対の他方を前記第2ノードに接続するように構成された半導体記憶装置のテスト方法であって、前記複数のポートに含まれる非テスト対象ポートに対応するワード線を活性化させ、前記非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、前記非テスト対象ポートに対応する前記ディジット線対の一方を放電させる工程と、放電後の前記ディジット線対の電位差が保たれた状態で、前記複数のワード線を活性化させ、前記テスト対象ポートに対応するディジット線対を駆動することにより、前記第1ノード及び前記第2ノードにテストデータを書き込む工程と、前記書き込む工程の後に、前記第1ノード及び前記第2ノードに書き込まれたデータを読み出し、前記テストデータが正しく書き込まれていたか否かを判定する工程と、を具備する半導体記憶装置のテスト方法。特許文献1の記載によれば、テスト時に、複数のポートのワード線を同一のタイミングで活性化させることができ、ワーストケースでのテストが可能になる。しかしながら、リード/ライト兼用ポートを2つ以上備えたSRAM回路では、ポート間の相互干渉により、動作マージンが悪化し、書込み不良が発生する場合がある。そして、既述のテスト方法では、この書込み不良を発見することが困難である。以下に、この点について、説明する。図1に示したように、SRAM回路に、ポートA及びポートBが設けられているものとする。ポートAは、第1のクロック信号CLKAによって制御されるポートであり、ポートBは、第2のクロックCLKBで制御されるポートであるものとする。ここで、同一アドレスに対して、ポートAを用いたライト処理と、ポートBを用いたリード処理とが、同時に発生する場合がある。ポートAとポートBとは、異なるクロック信号により制御されるため、ポートB以下、加害ポートのワード線WLBが、ポートAのワード線WLAよりも先に開く活性化する場合がある。この場合、加害ポートのディジット線対DTB、DBBのうちの一方が、放電を開始し、その電位が下がる。その後、ポートAのワード線WLAが開かれ、ポートAを用いてライト処理が行われる。この際、ポートAのディジット線対DTA及びDBAのうちの一方は、SRAMセルに対し、下がった電位に対応する分だけ、電荷を余分に供給しなければならない。このため、データがSRAMセルに書き込まれ難くなり、書込みが失敗しやすくなる。以下、この書込み不良を、ライト動作不良と呼ぶ。従って、テスト時においては、最悪のタイミングでポートA及びポートBを開き、ライト動作不良が生じるか否かを確認することが望まれる。しかしながら、既述の特許文献1に記載されたテスト方法では、複数のポートのワード線が同時に開かれる。従って、最悪のタイミングが再現されず、正常にライト処理が行われるか否かを確認することはできない。一般に、半導体チップを設計する際には、複数のSRAM回路が、それぞれマクロとして配置される。そして、通常、複数のSRAM回路の各々において、各ポートのクロックスキューは異なっている。そのため、最悪のタイミングとなる各ポートのクロックスキューを予想することは、実質的には不可能である。前述のライト動作不良をテスト時に発見するためには、1つのアドレスについて、各ポートのクロックスキューを変えつつ、テストを複数回行なう必要がある。図2は、ライト動作不良のテスト方法の一例を示すフローチャートである。図2に示されるように、まず、SRAM回路に含まれる全てのSRAMセルに、任意の初期値が書込まれるステップS11。ついで、各ポートのクロックスキューが設定されるステップS12。次いで、設定されたクロックスキューに基づいて、テスト対象のアドレスにデータが書込まれるステップS13。次いで、ステップS13においてデータが書き込まれたアドレスから、データがリードされ、正常にデータが書込こまれているか否かが判定されるステップS14。正常にデータが書き込まれていた場合、テスト回数が規定回数に達したかどうかが判定されるステップS15。テスト回数が規定に達していない場合には、ステップS12に戻り、異なる値のクロックスキューが設定される。テスト回数が規定回数に達していた場合には、全てのアドレスについてテストが行われたか否かが判定されるステップS16。未テストであるアドレスが存在する場合には、ステップS12以降の動作が再び実行される。全てのアドレスについてテストが行われていた場合には、テストが終了される。複数のポート間におけるクロックスキューの差が10nsの範囲内であり、クロックスキューを0.01ns単位で変更する必要がある場合について考える。この場合には、ステップ12乃至S14の処理を、1000回、繰り返さなければならない。従って、テスト時間が非常に長くなってしまう。すなわち、ライト動作不良をテストするためには、膨大なテスト時間が費やされる、という問題点があった。本発明に係る半導体記憶装置は、第1ノード及び第2ノードを有し、前記第1ノード及び前記第2ノードに互いに逆の論理レベルの信号を保持する、メモリセルと、複数のポートに対応する、複数のディジット線対と、前記複数のポートに対応する複数のワード線と、前記複数のポートの各々に対応するプリチャージ信号が活性化している場合に、対応するポートの前記ディジット線対をプリチャージする、プリチャージ回路と、テスト回路とを具備する。前記複数のワードの各々は、活性化したときに、対応するポートの前記ディジット線対の一方を前記第1ノードに接続し、前記対応するポートのディジット線対の他方を前記第2ノードに接続するように構成される。前記複数のポートは、テスト対象ポート、及び非テスト対象ポートを含んでいる。前記テスト回路は、前記非テスト対象ポートに対応するワード線を活性化させ、前記非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、前記非テスト対象ポートに対応する前記ディジット線対の一方を放電させ、放電後に、前記複数のワード線を活性化させ、前記テスト対象ポートに対応するディジット線対を駆動することにより、前記第1ノード及び前記第2ノードにテストデータを書き込み、前記第1ノード及び前記第2ノードに書き込まれたデータを読み出し、前記テストデータが正しく書き込まれていたか否かを判定する。本発明によれば、短時間でライト動作不良をテストすることができる、半導体記憶装置、及びそのテスト方法が提供される。以下に、図面を参照しつつ、本発明の実施形態について説明する。図3は、本実施形態に係る半導体記憶装置1を示すブロック図である。図3に示されるように、半導体記憶装置1は、SRAMマクロ2、BISTBuiltInSelfTest回路3、クロックバッファ4、信号バッファ5、クロックバッファ6、信号バッファ7、及び信号バッファ8を備えている。SRAMマクロ2には、2つのポートポートA及びポートBが設けられている。BIST回路3は、SRAMマクロ2の動作を自動的にテストする回路である。BIST回路3は、ポートAのクロック信号CLKA及びポートBのクロック信号CLKBを、それぞれ、クロックバッファ4及び6を介して、SRAMマクロ2に供給する。また、BIST回路3は、ポートAのテスト信号TESTA及びポートBのテスト信号TESTBを、それぞれ、信号バッファ5及び7を介して、SRAMマクロ2に供給する。また、BIST回路3は、ポートAのライトテスト信号WDMA及びポートBのライトテスト信号WDMBを、信号バッファ8を介して、SRAMマクロ2に供給する。また、BIST回路3は、アクセス先となるアドレスを示すアドレス信号を、SRAMマクロ2に供給する。次いで、SRAMマクロ2について説明する。SRAMマクロ2は、Xアドレスデコーダ9、Yアドレスデコーダ10、内部クロックA出力回路11、内部クロックB出力回路12、ワードドライバ制御回路13、ワードドライバ14、メモリセルアレイ15、及びYセレクタプリチャージ回路16を備えている。メモリセルアレイ15は、データを記憶する部分であり、複数のワード線、複数のディジット線、及び複数のメモリセル図示せずを備えている。複数のメモリセルは、複数のロウ及び複数のカラム図示せずが形成されるように配置されている。各ロウには、2つのポートポートA及びポートBに対応する2本のワード線WLA及びWLBが設けられている。ワード線WLAは、ポートAに対応しており、ワード線WLBは、ポートBに対応している。また、各カラムには、2つのポートポートA及びポートBに対応する2つのディジット線対DTA/DBA、DBB/DTBが設けられている。ディジット線対DTA/DBAは、ポートAに対応し、ディジット線対DBB/DTBは、ポートBに対応している。図4は、各メモリセルを示す回路図である。図4に示されるように、各メモリセルは、セルデータ保持ラッチ回路17、NMOSトランジスタ18、NMOSトランジスタ19、NMOSトランジスタ20、及びNMOSトランジスタ21を備えている。セルデータ保持ラッチ回路17は、逆並列に接続された二つのインバータ回路を備え、第1ノードcell_T及び第2ノードcell_Bを備えている。第1ノードcell_T及び第2ノードcell_Bには、互いに逆の論理レベルの信号が保持される。NMOSトランジスタ18は、ポートAのディジット線DTA正論理ディジット線と、第1ノードcell_Tとの間の電気的接続を切り替えるように構成されている。NMOSトランジスタ19は、ポートAのディジット線DBA逆論理ディジット線と、第2ノードcell_Bとの間の電気的接続を切り替えるように構成されている。NMOSトランジスタ20は、ポートBのディジット線DTB正論理ディジット線と、第1ノードcell_Tとの間の電気的接続を切り替えるように構成されている。NMOSトランジスタ21は、ポートBのディジット線DBB逆論理ディジット線と、第2ノードcell_Bとの間の電気的接続を切り替えるように構成されている。NMOSトランジスタ18及び19のゲートは、ポートAに対応するワード線WLAに接続されている。NMOSトランジスタ20及び21のゲートは、ポートBに対応するワード線WLBに接続されている。図3に戻り、SRAMマクロ2の構成についての説明を続ける。内部クロックA出力回路11及び内部クロックB出力回路12は、内部クロック信号を生成する機能を有している。内部クロックA出力回路11は、ポートAのクロック信号CLKA及びポートBのテスト信号TESTBに基づいて、ポートAの内部クロック信号ICLAを生成する。具体的には、テスト信号TESTBがHレベルであるときテスト対象ポートがポートBであるとき、内部クロック信号ICLAは、Lレベルに固定されるマスクされる。一方、テスト信号TESTBがLレベルであるときテスト対象ポートがポートAであるとき、クロック信号CLKAが、内部クロック信号ICLAとして、出力される。また、内部クロックA出力回路11は、プリチャージ制御信号PCBAを生成し、Yセレクタプリチャージ回路16に供給する機能を有している。内部クロックB出力回路12は、ポートBのクロック信号CLKB及びポートAのテスト信号TESTAに基づいて、ポートBの内部クロック信号ICLBを生成する。具体的には、テスト信号TESTAがHレベルであるときテスト対象ポートがポートAであるとき、内部クロック信号ICLBは、Lレベルに固定されるマスクされる。一方、テスト信号TESTAがLレベルであるときテスト対象ポートがポートBであるとき、クロック信号CLKBが、内部クロック信号ICLBとして出力される。また、内部クロックB出力回路12は、プリチャージ制御信号PCBBを生成し、Yセレクタプリチャージ回路16に供給する機能を有している。Xアドレスデコーダ9は、BIST回路3からアドレス信号を取得し、ポートAのXアドレス選択信号XKA及びXEA、及びポートBのXアドレス選択信号XKB及びXEBを生成し、ワードドライバ制御回路13に供給する機能を有している。Yアドレスデコーダ10は、BIST回路3からアドレス信号を取得し、ポートAのYアドレス選択信号YSLA及びポートBのYアドレス選択信号YSLBを生成し、Yセレクタプリチャージ回路16に供給する機能を有している。続いて、ワードドライバ制御回路13及びワードドライバ14について説明する。ワードドライバ制御回路13及びワードドライバ14は、各ロウのワード線WLA及びWLBを制御する為に設けられている。ワードドライバ制御回路13は、内部クロック信号ICLA、ICLB、テスト信号TESTA、TESTB、Xアドレス選択信号XKA、XEA,XKB、及びXEBに基づいて、ワード線WLA及びWLBの活性化を制御する為の信号をワードドライバ14に供給する。ワードドライバ14は、取得した信号に基づいて、ワード線WLA及びWLBを、制御する。具体的には、テスト信号TESTA及びTESTBが両方ともロウレベルである場合通常動作時、ワードドライバ制御回路13及びワードドライバ14は、内部クロック信号ICLAに基づいてワード線WLAを活性化させ、内部クロック信号ICLBに基づいてワード線WLBを活性化させる。すなわち、テスト信号TESTA及びTESTBが両方ともロウレベルである場合には、ワード線WLA及びWLBは、独立に活性化される。一方、テスト信号TESTAがハイレベルであり、テスト信号TESTBがロウレベルである場合ポートAのテストを行なう場合、ワード線WLAは、内部クロック信号ICLAに基づいて活性化される。更に、ワード線WLBも、ワード線WLAと同一のタイミングで、活性化される。すなわち、ワード線WLA及びWLBは、内部クロック信号ICLAに基づいて、同時に活性化される。一方、テスト信号TESTBがハイレベルであり、テスト信号TESTAがロウレベルである場合ポートBのテストを行なう場合、ワード線WLBが、内部クロック信号ICLBに基づいて活性化される。また、ワード線WLAは、ワード線WLBと同一のタイミングで、活性化される。すなわち、ワード線WLA及びWLBは、内部クロック信号ICLBに基づいて、同時に活性化される。上述のような機能は、たとえば、ワードドライバ制御回路13及びワードドライバ14として、特許文献1特開2008-282515号公報、図1に開示されるような回路構成を採用することにより、実現することができる。次いで、Yセレクタプリチャージ回路16について説明する。Yセレクタプリチャージ回路16は、プリチャージ制御信号PCBA及びPCBB、及びライトテスト信号WDMA及びWDMBに基づいて、Yアドレス選択信号YSLA及びYSLBによって選択されたカラムに設けられたディジット線対DTA、DTB、DBA及びDBBを駆動する。図5は、Yセレクタプリチャージ回路16を示す回路図である。図5に示されるように、Yセレクタプリチャージ回路16は、各カラムの各ポートに対応して、回路30及び回路31を有している。回路30は、ディジット線対DTρ及びDBρをプリチャージするか否かを制御する機能を有している。尚、ρはポートを示す符号である。回路30は、ライトテスト信号WDMρ及びプリチャージ制御信号PCBρに基づいて、ディジット線対DTρ及びDBρを制御する。具体的には、回路30は、NAND回路22、PMOSトランジスタ23、24、及び25を有している。NAND回路22の一方の入力端には、ライトテスト制御信号WDMρが供給され、他方の入力端には、プリチャージ制御信号PCBρが供給される。PMOSトランジスタ23は、電源と正論理ディジット線DTρとの間の電気的接続を切り替えるように設けられている。PMOSトランジスタ24は、電源と逆論理ディジット線DBρとの間の電気的接続を切り替えるように設けられている。PMOSトランジスタ25は、正論理ディジット線DTρと逆論理ディジット線DBρとの間の電気的接続を切り替えるように設けられている。NAND回路22の出力信号は、プリチャージ信号として、PMOSトランジスタ23、24及び25のゲートに供給される。ライトテストWDMρとしてHレベルの信号が供給され、及びプリチャージ制御信号PCBρとしてHレベルの信号が供給された場合、NAND回路22は、プリチャージ信号としてローレベル信号を出力する。その結果、ディジット線対DTρ及びDBρは、電源に接続され、プリチャージされる。一方、回路31は、Yアドレス信号YSLρに基づいて、選択されたカラムの正論理ディジット線DTρを、正論理ワイアードディジット線YDTρに接続する。また、回路31は、Yアドレス信号YSLρに基づいて、選択されたカラムの逆論理ディジット線DBTρを、逆論理ワイアードディジット線YDBρに接続する。具体的には、回路31は、インバータ26、27、及びCMOSトランスファーゲート28、29を備えている。インバータ26の入力端には、Yアドレス信号YSLρが供給される。インバータ27の入力端は、インバータ26の出力端に接続されている。CMOSトランスファーゲート28は、正論理ディジット線DTρと正論理ワイアードディジット線YDTρとの間の電気的接続を切り替えるように構成されている。CMOSトランスファーゲート29は、逆論理ディジット線DBρと逆論理ワイアードディジット線YDBρとの間の電気的接続を切り替えるように構成されている。この回路31によれば、Yアドレス信号YSLρによって選択されたカラムにおいて、CMOSトランスファーゲート28及び29がオンになり、ディジット線DTρ及びDBρが、それぞれ、ワイアードディジット線YDTρ及びYDBρに接続される。続いて、本実施形態に係る半導体記憶装置1のテスト方法について説明する。図6は、この半導体記憶装置のテスト方法を示すフローチャートである。図6を参照して、テスト方法の概略について説明する。テスト時には、まず、BIST回路3が、全てのメモリセルに、任意の初期値を書き込むステップS1。次いで、BIST回路3が、テスト対象アドレス及びテスト対象ポートを設定する。そして、BIST回路3は、ダミーサイクル処理を実行する。具体的には、BIST回路3は、非テスト対象ポート加害ポートを開き、テスト対象アドレスに書き込まれたデータをリードする。これにより、テスト対象アドレスにおける非テスト対象ポートのディジット線対の一方が、放電するステップS2。その後、テストサイクルが実行される。テストサイクルにおいては、非テスト対象ポートのディジット線対の放電後の電位差が維持された状態で、BIST回路3が、テスト対象アドレスに、テスト対象ポートを用いて、テストデータを書き込むステップS3。次いで、BIST回路3は、テスト対象アドレスに書き込まれたデータをリードし、テストデータが正しく書き込まれたか否かを確認するステップS4。ステップS4において、正しくデータが書き込まれていなかった場合、BIST回路3は、FAILである旨を出力する。一方、ステップS4において正しくデータが書き込まれていた場合には、テスト対象アドレスが最終アドレスであるか否かが確認されるステップS5。最終アドレスでなかった場合、テスト対象アドレスが変更され、ステップS2以降の処理が繰り返される。最終アドレスであった場合には、半導体記憶装置1が正常に動作している旨を示すPASSが出力される。上述のように、ステップS3において、リード処理を行った後、プリチャージを行なうことなくテストデータを書き込むことにより、ライト動作不良に関するワーストケースを再現することができる。そのため、1回の動作でライト動作不良のテストを行なうことができる。以下に、ステップS2及びS3における動作を詳述する。図7は、ステップS2ダミーサイクル及びステップS3テストサイクルにおける動作を示すタイミングチャートである。図7には、クロック信号CLKA及びCLKB、ワード線WLA及びWLB、Yアドレス信号YSL[i]A/B、ライトテスト信号WDMA/B、プリチャージ制御信号PCBA/B、ポートAのディジット線対DTA及びDBA、ポートBのディジット線対DTB及びDBB、及び第1ノード及び第2ノードcell_T/Bのそれぞれについて、信号波形が示されている。まず、ダミーサイクルステップS2における動作について詳述する。尚、テスト対象ポートは、ポートAであり、ポートBは、非テスト対象ポート加害ポートであるものとする。まず、BIST回路3は、テスト信号TESTA及びテスト信号TESTBのそれぞれとして、ロウレベルの信号を供給する図示せず。これにより、内部クロックA出力回路11図3参照が、内部クロック信号ICLAとして、クロック信号CLKAと同じ論理レベルの信号を生成し、内部クロックB出力回路12図3参照が、内部クロック信号ICLBとして、クロック信号CLKBと同じ論理レベルの信号を生成する。ここで、BIST回路3は、クロック信号CLKAとしてロウレベルの信号を供給し、クロック信号CLKBとしてハイレベルの信号を供給する。従って、ワードドライバ制御回路13には、ハイレベルの内部クロック信号ICLB及びロウレベルの内部クロック信号ICLAが供給される。また、BIS回路3は、テスト対象アドレスを示すアドレス信号を、SRAMマクロ2に供給する。SRAMマクロ2では、Xアドレスデコーダ9が、アドレス信号に基づいて、ポートBのXアドレス信号XKB及びXEB、及びポートAのXアドレス信号XKA及びXEAを生成し、ワードドライバ制御回路13に供給する。また、Yアドレスデコーダ10が、ポートA及びポートBのYアドレス信号YSLA及びYSLBを生成し、Yセレクタプリチャージ回路16に供給する。ワードドライバ制御回路13は、内部クロック信号ICLBとしてハイレベルの信号を取得し、Xアドレスデコーダ9からポートBのXアドレス信号XKB及びXEBを取得すると、テスト対象アドレスにおけるポートBのワード線WLBの電圧がハイレベルになる活性化されるように、ワードドライバ14を制御する。一方、内部クロック信号ICLAはロウレベルであるので、ポートAのワード線WLAは活性化されない。また、内部クロックB出力回路12は、プリチャージ制御信号PCBBとしてロウレベルの信号を生成する。内部クロックA出力回路11は、プリチャージ制御信号PCBAとして、ハイレベルの信号を生成する。プリチャージ制御信号PCBB及びPCBAは、Yセレクタプリチャージ回路16に供給される。更に、BIST回路3は、テスト対象であるポートAのライトテスト信号WDMAとして、通常動作時と同じ状態のHIGHレベルの信号を供給する。また、BIST回路3は、ポートBのワード線WLBが活性化するのと同時に、加害ポートであるポートBのライトテスト信号WDMBを、ロウレベルになるように制御する。ライトテスト信号WDMA及びWDMBは、信号バッファ8を介して、Yセレクタプリチャージ回路16に供給される。Yセレクタプリチャージ回路16図5参照において、ポートBの回路30のNAND回路22には、ライトテスト信号WDMBとしてロウレベルの信号が供給され、プリチャージ制御信号PCBBとしてロウレベルの信号が供給される。そのため、NAND回路22は、プリチャージ信号としてハイレベルの信号を出力する。これにより、PMOSトランジスタ23~25がオフ状態になり、ポートBのディジット線対DTB及びDBBにおいてプリチャージ状態が解除される。尚、複数のカラムが設けられている場合には、Yセレクタプリチャージ回路16にポートBのYアドレス信号YSLBが入力されると、選択されたYアドレスのみにおいて、正論理ディジット線DTρと正論理ワイアードディジット線YDTρとが接続され、逆論理ディジット線DBρと逆論理ワイアードディジット線YDBρとが接続される。上述のように、テスト対象アドレスにおいては、ポートBのディジット線対DTB/DBBのプリチャージ状態が、解除される。ポートBのワード線WLBが活性化しているため、SRAMセルに格納されているデータに応じて、ディジット線対DTB/DBBの一方が、放電を開始し、その電位が低下する図4参照。図7に示される例においては、ディジット線DBBの電位が低下している。放電後リード動作完了後、BIST回路3は、ポートBのワード線WLB及びポートBのYアドレス信号YSLBがロウレベルに戻るように、動作する。また、BIST回路3は、ポートBのプリチャージ制御信号PCBBがハイレベルになるように、動作する。また、ポートBのライトテスト信号WDMBは、ロウレベルに維持される。その結果、放電後において、NAND回路22の出力信号プリチャージ信号は、ハイレベルのままとなり、プリチャージ動作はおこなわれない。これにより、ポートBのディジット線対DTB/DBBは充電されず、電位が下がったディジット線においては、放電後の電位が維持される。次いで、図7を参照し、テストサイクルステップS3における動作について詳述する。テストサイクルにおいて、BIST回路3は、ポートAによりテスト対象アドレスにテストデータが書き込まれるように、動作する。具体的には、BIST回路3は、テスト信号TESTAをハイレベルとし、テスト信号TESTBをロウレベルにする図示せず。これにより、ポートA及びポートBのワード線WLA及びWLBは、内部クロック信号ICLAに基づいて、同時に活性化されることになる。すなわち、Xアドレスデコーダ9からワードドライバ13にポートAのXアドレス信号XKA及びXEAが供給されると、ワードドライバ制御回路13及びワードドライバ14は、指定されたアドレスにおけるワード線WLA及びWLBを、同時に活性化させる。これにより、テスト対象アドレスにおいてNMOSトランジスタ18~21は、全てオンになる図5参照。その結果、ポートBの正論理ディジット線DTBはポートAの正論理ディジット線対とSRAMセルcell_Bを介して接続される。ポートBの逆論理ディジット線DBBも同様にポートAの逆論理ディジット線対DBAとSRAMセルcell_Aを介して接続される。また、BIST回路3は、ワード線WLA及びWLBが活性化するタイミングと同一のタイミングで、ライトテスト信号WDMBを、ハイレベルに変更する。また、プリチャージ制御信号PCBA及びPCBBは、ロウレベルに設定される。すなわち、Yセレクタプリチャージ回路16において、プリチャージ信号は、非活性のままとされる。また、BIST回路3は、ポートAのディジット線対DTA/DBAにテストデータが与えられるように、Yセレクタプリチャージ回路16の動作を制御する。図7に示される例では、ポートAの正論理ディジット線DTAがロウレベルにされ、逆論理ディジット線DBAがハイレベルにされている。これにより、ポートAのディジット線対DTA/DBAから、第1ノードcell_T及び第2ノードcell_Bにデータが書き込まれる。図7に示されるように、ポートAの正論理ディジット線DTAは、ロウレベルであるので、第1ノードcell_Tの電圧は、ハイレベルからロウレベルに下げられる。一方、ポートAの逆論理ディジット線DTBは、ロウレベルであるので、第2ノードcell_Bの電圧は、ロウレベルからハイレベルに上げられる。この際、ダミーサイクルにおける放電の結果、ポートBのディジット線対DTA/DBBには、電位差が生じている。そのため、第2のノードcell_Bの電位をハイレベルにするためには、ポートBのディジット線対DTA/DBBの電位差分だけ余分に電荷を供給する必要がある。ディジット線対DTB/DBBに電位差がない場合と比べ、書込みに費やされる時間が長くなる。その結果、ポートAのワード線WLA及びポートBのワード線WLBがロウレベルに戻る前に書込みが終了し難くなり、書き込みが失敗しやすくなる。上述のように、本実施形態によれば、ダミーサイクルにおいて、ポートBのディジット線対DTB/DBBの一方が放電する。そして、放電後に、プリチャージが実施されない。そのため、リード動作終了時におけるポートBのディジット線対DTB/DBBの電位状態が、次のテストサイクルに引継がれる。その結果、同一アドレスアクセス時に想定されるポートBのディジット線対DTB/DBBの最悪の電位の状態を作りだすことができる。この状態で、ポートAのワード線WLAとポートBのワード線WLBを同時に開くことにより、各ポートのクロック信号のタイミングが異なる場合に起き得る不良のテストを、1回の施行で実施することができる。"