"フォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、アクティブ領域とを含むCMOSイメージセンサ画素であって、4つの画素を2×2画素アレイに配列して1セットの画素セルとし、第1の列および第2の列における2つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタおよびアクティブ領域を共有し、第1の列および第2の列は背中合わせで配列され、複数セットの画素セルを垂直および水平方向に二次元画素アレイになるように配列し、同行の画素は、第2の層の金属線により素子の接続を実現し、同列の画素は、第1の層の金属線により素子の接続を実現することを特徴とするCMOSイメージセンサ画素。前記第1の列における2つの画素の素子の配置方式は、選択トランジスタSX1およびソースフォロアトランジスタSF1が画素11のフォトダイオードPD11上方に位置し、リセットトランジスタRX1が画素11のフォトダイオードPD11と画素21のフォトダイオードPD21との間に位置し、前記第2の列における2つの画素の素子の配置方式は、選択トランジスタSX2およびソースフォロアトランジスタSF2が画素22のフォトダイオードPD22の下方に位置し、リセットトランジスタRX2が画素12のフォトダイオードPD12と画素22のフォトダイオードPD22との間に位置することを特徴とする請求項1に記載のCMOSイメージセンサ画素。前記第1の列における2つの画素の素子の配置方式において、選択トランジスタSX1はソースフォロアトランジスタSF1の左側に位置し、前記第2の列における2つの画素の素子の配置方式において、選択トランジスタSX2はソースフォロアトランジスタSF2の右側に位置することを特徴とする請求項2に記載のCMOSイメージセンサ画素。前記第1の列における2つの画素の素子の配置方式において、アクティブ領域FD1は画素11のフォトダイオードPD11と画素21のフォトダイオードPD21との間であって、リセットトランジスタRX1の右側に位置し、前記第2の列における2つの画素の素子の配置方式において、アクティブ領域FD2は画素12のフォトダイオードPD12と画素22のフォトダイオードPD22との間であって、リセットトランジスタRX2の左側に位置することを特徴とする請求項3に記載のCMOSイメージセンサ画素。前記第1の列における2つの画素の素子の配置方式において、アクティブ領域FD1はソースフォロアトランジスタSF1のゲートと第1の層の金属線で接続し、前記第2の列における2つの画素の素子の配置方式において、アクティブ領域FD2はソースフォロアトランジスタSF2のゲートと第1の層の金属線で接続することを特徴とする請求項4に記載のCMOSイメージセンサ画素。前記CMOSイメージセンサ画素は、前記画素セル複数セットからなる画素アレイを含むことを特徴とする請求項1~5のいずれか一項に記載のCMOSイメージセンサ画素。制御シーケンスは、CMOSイメージセンサ画素アレイの行デコーダシーケンスおよび列コントローラシーケンスを含むことを特徴とする請求項1~5のいずれか一項に記載のCMOSイメージセンサ画素の制御シーケンス。前記第1の層の金属線は、信号出力線および列コントローラシーケンス制御線であり、前記第2の層の金属線は、行デコーダシーケンス出力制御線であることを特徴とする請求項7に記載のCMOSイメージセンサ画素の制御シーケンス。制御シーケンスは、CMOSイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスを含むことを特徴とする請求項6に記載のCMOSイメージセンサ画素の制御シーケンス。前記第1の層の金属線は、信号出力線および列コントローラシーケンス制御線であり、前記第2の層の金属線は、行デコーダシーケンス出力制御線であることを特徴とする請求項9に記載のCMOSイメージセンサ画素の制御シーケンス。本発明の目的は、比較的大きな金属ウィンドウの開口率を有し、感度が高い小型CMOSイメージセンサ画素およびその制御シーケンスを提供することである。本発明の目的は、次の技術手法により実現される。本発明のCMOSイメージセンサ画素は、フォトダイオードと、電荷転送トランジスタと、選択トランジスタ、ソースフォロアトランジスタと、リセットトランジスタと、アクティブ領域と含む。具体的には、4つの画素を2×2の画素アレイに配列して1セットの画素セルとする。第1の列および第2の列における2つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタおよびアクティブ領域を共有し、第1の列および第2の列は背中合わせで配列される。複数セットの画素セルを垂直および水平方向に二次元画素アレイになるように配列し、同行の画素は、第2の層の金属線により素子の接続を実現し、同列の画素は、第1の層の金属線により素子の接続を実現する。前記第1の列における2つの画素の素子の配置方式は次のとおりである。選択トランジスタSX1およびソースフォロアトランジスタSF1は画素11のフォトダイオードPD11上方に位置し、リセットトランジスタRX1は画素11のフォトダイオードPD11と画素21のフォトダイオードPD21との間に位置する。前記第2の列における2つの画素の素子の配置方式は次のとおりである。選択トランジスタSX2およびソースフォロアトランジスタSF2は画素22のフォトダイオードPD22の下方に位置し、リセットトランジスタRX2は画素12のフォトダイオードPD12と画素22のフォトダイオードPD22との間に位置する。前記第1の列における2つの画素の素子の配置方式において、選択トランジスタSX1はソースフォロアトランジスタSF1の左側に位置する。前記第2の列における2つの画素の素子の配置方式において、選択トランジスタSX2はソースフォロアトランジスタSF2の右側に位置する。前記第1の列における2つの画素の素子の配置方式において、アクティブ領域FD1は画素11のフォトダイオードPD11と画素21のフォトダイオードPD21との間、リセットトランジスタRX1の右側に位置する。前記第2の列における2つの画素の素子の配置方式において、アクティブ領域FD2は画素12のフォトダイオードPD12と画素22のフォトダイオードPD22との間、リセットトランジスタRX2の左側に位置する。前記第1の列における2つの画素の素子の配置方式において、アクティブ領域FD1はソースフォロアトランジスタSF1のゲートと第1の層の金属線で接続する。前記第2の列における2つの画素の素子の配置方式において、アクティブ領域FD2はソースフォロアトランジスタSF2のゲートと第1の層の金属線で接続する。前記CMOSイメージセンサ画素は、前記画素セル複数セットからなる画素アレイを含んでもよい。本発明の上述したCMOSイメージセンサ画素の制御シーケンスは、CMOSイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスを含む。前記第1の層の金属線は、信号出力線ならびに列コントローラシーケンス制御線および電源制御線である。前記第2の層の金属線は、行デコーダシーケンス出力制御線である。上述した内容から分かるように、本発明におけるCMOSイメージセンサ画素は、4T2S4つのトランジスタ,2つの画素が選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタを共有する構造を採用する。4つの画素を2×2画素アレイに配列して1セットとする。第1の列および第2の列における2つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタを共有し、第1の列および第2の列は背中合わせで配列される。本発明のCMOSイメージセンサ画素アレイは、第1の層の金属および第2の層の金属のみを素子の相互接続として用いる。第3の層の金属を素子の相互接続として用いず、フォトダイオードSiケイ素表面上の媒体の高さを下げ、さらに多くの光をフォトダイオードに入射させることができる。本発明のCMOSイメージセンサ画素構造および各トランジスタの配置方式によって、隣接する行画素間に2行の第2の層の金属線のみを配置し、隣接する列画素間に2列の第1の層の金属線のみを配置して、機能を実現することができる。この金属線構造は、金属ウィンドウ開口率を有効に高める。また、本発明の画素構造に基づき、CMOSイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスの2種類の制御シーケンスを用いることができる。本発明のCMOSイメージセンサ画素構造は、小面積画素センサの光利用効率を高めることにより、感度を向上させることができるため、小面積画素イメージセンサの画質を有効に高めることができる。本発明に記載のCMOSイメージセンサ画素およびその制御シーケンスの好ましい具体的な実施形態は、図1~図6に示すとおりである。フォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、アクティブ領域と、第1の層の金属線と、第2の層の金属線とを含む。画素アレイ列1に位置する画素11および画素21は、選択トランジスタSX1、ソースフォロアトランジスタSF1、リセットトランジスタRX1およびアクティブ領域FD1を共用する。画素アレイ列2に位置する画素12および画素22は、選択トランジスタSX2、ソースフォロアトランジスタSF2、リセットトランジスタRX2およびアクティブ領域FD2を共用する。選択トランジスタSX1およびソースフォロアトランジスタSF1は、画素11のフォトダイオードPD11上方に位置し、リセットトランジスタRX1は、画素11のフォトダイオードPD11と画素21のフォトダイオードPD21との間に位置する。選択トランジスタSX2およびソースフォロアトランジスタSF2は、画素22のフォトダイオードPD22下方に位置し、リセットトランジスタRX2は、画素12のフォトダイオードPD11と画素22のフォトダイオードPD11との間に位置する。画素11および画素21は、画素12および画素22と水平方向で背中合わせの構造を形成する。前記選択トランジスタSX1は、ソースフォロアトランジスタSF1の左側に位置する。前記選択トランジスタSX2は、ソースフォロアトランジスタSF2の右側に位置する。前記アクティブ領域FD1は、画素11のフォトダイオードPD11と画素21のフォトダイオードPD21との間、リセットトランジスタRX1の右側に位置する。前記アクティブ領域FD2は、画素12のフォトダイオードPD12と画素22のフォトダイオードPD22との間、リセットトランジスタRX2の左側に位置する。前記アクティブ領域FD1は、ソースフォロアトランジスタSF1のゲートと、第1の層の金属線で接続される。前記アクティブ領域FD2は、ソースフォロアトランジスタSF2のゲートと、第1の層の金属線で接続される。前記電源の第1の層の金属線Vddは、SF1およびSF2のドレインに接続される。前記第1の層の金属線SC1は、選択トランジスタSX1のソース、リセットトランジスタRX1のゲートおよびソースに接続される。前記第1の層の金属線SC2は、選択トランジスタSX2のソース、ならびにリセットトランジスタRX2のゲートおよびソースに接続される。前記第1の層の金属線SC1および第1の層の金属線SC2は、信号出力線および列コントローラシーケンス制御線である。前記第2の層の金属線SXは、選択トランジスタSX1および選択トランジスタSX2のゲートに接続される。前記第2の層の金属線TX1は、電荷転送トランジスタTX11および電荷転送トランジスタTX12のゲートに接続される。前記第2の層の金属線TX2は、電荷転送トランジスタTX21および電荷転送トランジスタTX22のゲートに接続される。前記第2の層の金属線SX、第2の層の金属線TX1および第2の層の金属線TX2は、行デコーダシーケンス出力制御線である。本発明は、従来のイメージセンサは、小面積の画素の感度が低いという課題を解決する。<具体的な実施例1>図1に示すように、CMOSイメージセンサ画素は4T2S構造を採用し、4つの画素を含み、画素11、画素12、画素21および画素22のフォトダイオードは、それぞれPD11、PD12、PD21、PD22である。TX11およびTX12は、それぞれ画素11および画素12の電荷転送トランジスタであり、TX21およびTX22は、それぞれ画素21および画素22の電荷転送トランジスタである。SX1、SF1およびRX1は、それぞれ画素11および画素21の選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタである。SX2、SF2およびRX2は、それぞれ画素12および画素22の選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタである。画素11および画素21は、トランジスタSX1、SF1、RX1およびアクティブ領域FD1FloatingDiffusionを共有し、画素12および画素22は、トランジスタSX2、SF2、RX2およびアクティブ領域FD2を共有する。共有する画素11および画素21ならびに共有する画素12および画素22は、水平方向に背中合わせ構造並列に配置された構造を形成する。CMOSイメージセンサ画素で使用する金属の相互接続は、次のとおりである。アクティブ領域FD1は、SF1ゲートと、第1の層の金属線で接続される。アクティブ領域FD2は、SF2ゲートと、第1の層の金属線で接続される。電源の第1の層の金属線Vddは、SF1およびSF2のドレインに接続される。SC1線は第1の層の金属線であり、SX1のソースに接続され、RX1のゲートおよびソースに接続され、SC1の第1の層の金属線は信号出力線であり、列コントローラシーケンス制御線でもある。SC2線は第1の層の金属線であり、SX2のソースに接続され、RX2のゲートおよびソースに接続され、SC2第1の層の金属線は信号出力線であり、列コントローラシーケンス制御線でもある。SX線は第2の層の金属線であり、SX1およびSX2のゲートに接続される。TX1線は第2の層の金属線であり、TX11およびTX12のゲートに接続される。TX2線は第2の層の金属線であり、TX21およびTX22のゲートに接続される。SXの第2の層の金属線、TX1の第2の層の金属線およびTX2の第2の層の金属線は、いずれも行デコーダシーケンス出力制御線である。図2に示すように、上述したものは4つの画素からなる背中合わせの互いに隣接されたレイアウト構造の概略図であり、上述した4つの画素を1セットとし、複数セットの背中合わせの画素が垂直および水平方向に配列され、二次元画素アレイをなす。<具体的な実施例2>図3に示すものは、6×4画素アレイレイアウト概略図である。図3に示す画素アレイレイアウト概略図が対応する回路概略図は、図4に示すとおりである。図3および図4に示す画素アレイにおいて、各画素のFD領域は、それぞれ対応するソースフォロアトランジスタゲートと、第1の層の金属線で接続され、電源Vdd線は、第1の層の金属線を用いる。SC1~SC6線は、第1の層の金属線であり、信号出力線および列コントローラシーケンス制御線とする。第2の層の金属線SX1はSX11~SX16のゲートに接続され、第2の層の金属線TX1はTX11~TX16のゲートに接続され、第2の層の金属線TX2はTX21~TX26のゲートに接続される。第2の層の金属線SX2はSX21~SX26のゲートに接続され、第2の層の金属線TX3はTX31~TX36のゲートに接続され、第2の層の金属線TX4はTX41~TX46のゲートに接続される。この二次元画素アレイでは、2層の金属のみを用いて相互接続しており、隣接する行画素間には2行の第2の層の金属線しかなく、隣接する列画素間には2列の第1の層の金属線しかない。本発明は、2層の金属のみの使用および高金属ウィンドウ開口率により、小面積画素センサの感度を有効に高める。<具体的な実施例3>CMOSイメージセンサ画素アレイ信号収集の詳細は、次のとおりである。図5に示すものは、行デコーダおよび列コントローラ付の画素アレイ概略図である。行デコーダは、画素アレイの左側に置きアレイの右側に置いてもよい、列コントローラは、画素アレイの最上部に置き、信号読み出し素子は、画素アレイの底部に置く。デコーダ、コントローラおよび信号読み出し素子の位置は、本発明の唯一の方式ではなく、チップの具体的な設計レイアウトの状況により調整してもよい。図5に示す概略図には、アレイ画素の具体的な位置が詳細に明記されており、デコーダシーケンス出力制御線および列コントローラシーケンス制御線の具体的な番号も詳細に明記されている。mおよびnは、非負整数であり、それぞれ画素アレイの画素の行および列の位置を表す。例えば、画素2m1,2n1は、この画素の位置が第2m1行、第2n1列にあることを示す。金属線Vddは電源線であり、センサが正常に動作しているとき、Vddは電源電圧である。金属線SCは、信号出力線であり、列コントローラシーケンス制御線でもあり、金属線SXおよびTXは、行デコーダシーケンス出力制御線である。図6に示すものは、CMOSイメージセンサ画素アレイで採用する行デコーダ出力シーケンスおよび列コントローラシーケンス概略図である。本発明の画素アレイでは、N型トランジスタをすべて採用する。N型トランジスタのゲートが高レベルに置かれる、すなわち、このトランジスタのゲートの信号が高レベルに置かれるよう制御されると、トランジスタがオンになっていることを示す。N型トランジスタのゲートが低レベルに置かれる、すなわち、このトランジスタのゲートの信号が低レベルに置かれるように制御されると、トランジスタがオフになっていることを表す。N型トランジスタのオン時間の長短、すなわち、このトランジスタのゲートの信号が高レベルに置かれる時間の長短の制御は、センサの動作の具体的な状況によって決まる。画素アレイの底部の信号読み出し素子が信号を読み取るとき、SC線は、列コントローラシーケンス制御線から信号出力線に変換され、信号読み出し素子は、信号出力線を介して信号を読み取る。図6では、対角線を有する矩形は、信号読み出し素子が画素信号を読み取る操作を示し、画素信号が信号読み出し素子により読み取られた後、信号出力線が列コントローラシーケンス制御線に変換する。本発明のCMOSイメージセンサ画素アレイが正常に動作するとき、行スクロール型露光方式を採用し、第2m1行の画素が先に露光を開始し、次いで第2m2行の画素が露光を開始し、さらに第2m3行、第2m4行となる。露光終了の順序は、露光開始の順序と同じである。各行の画素の信号読み取り順序も、行画素の露光開始の順序と同じである。センサが同一フレームの画素アレイ信号を収集するとき、各行の画素の露光時間は等しい。次に、1行の画素のシーケンス制御について詳細に説明する。行画素の露光時間は、TX信号の最初の高レベル立ち下がりエッジから、TX信号の次の高レベル立ち下がりエッジまでである。露光時間の開始前に、画素フォトダイオードのポテンシャルウェル中に置かれた電荷を除去する必要があり、すなわち、SX信号は低レベルにあり、TX信号およびSC信号が低レベルから高レベルに置かれ、電荷転送トランジスタおよびリセットトランジスタがオンになる。画素フォトダイオードのポテンシャルウェル中に置かれた電荷が除去された後、先ず電荷転送トランジスタがオフになり、次いで、リセットトランジスタがオフになり、すなわち、SX信号は低レベルにあり、TX信号およびSC信号が高レベルから順に低レベルに置かれ、このときに、画素フォトダイオードが露光を開始する。画素露光中に、TX信号は終始低レベルにある。露光時間の終了前に、画素のリセット信号を収集する必要があり、先ず、SX信号およびTX信号は低レベルにあり、SC信号が低レベルから高レベルに置かれ、画素の対応するFD領域を高レベルにリセットする。FD領域を高レベルにリセットした後、SC信号が高レベルから低レベルに置かれ、リセットトランジスタをオフにする。次いで、SC線が列コントローラ制御線から信号出力線に変換され、TX信号は低レベルを保ち、SX信号が低レベルから高レベルに置かれ、選択トランジスタをオンにし、信号出力線を介して、信号読み出し素子が、対応する行全体の各画素の信号を読み取り、保存して、信号1とする。信号1を読み取った後、SX信号は高レベルを保ち、信号読み出し素子が画素信号の読み取りを停止し、SC線が信号出力線から列コントローラ制御線に変換され、SC信号を低レベルに置く。SC信号は低レベルにあり、SX信号は高レベルにあり、TX信号が低レベルから高レベルに置かれ、電荷転送トランジスタをオンにし、フォトダイオードのポテンシャルウェル中の光電電荷が画素の対応するFD領域に移動する。画素フォトダイオードのポテンシャルウェル中の光電電荷が画素の対応するFD領域に移動した後、電荷転送トランジスタをオンにし、すなわち、SCシーケンスが低レベルにあり、SXシーケンスが高レベルにあり、TXシーケンスが高レベルから低レベルに置かれ、露光時間が終了する。次いで、SC線が列コントローラ制御線から信号出力線に変換され、信号出力線を介して、信号読み出し素子により、対応する行全体の各画素の信号を読み取り、信号2とする。信号2を読み取った後、信号読み出し素子が画素信号の読み取りを停止し、SXシーケンスが高レベルから低レベルに置かれ、SC線が信号出力線から列コントローラ制御線に変換される。本発明のCMOSイメージセンサ画素アレイで採用するシーケンス制御方式は、唯一の方式ではない。例えば、信号読み出し素子は、信号出力線を介して、同じフレームの同じ画素の信号1および信号2を順に読み取る際に、信号1を読み取った後、先ずSXシーケンスを高レベルから低レベルに置き、選択トランジスタをオフにし、信号2を読み取る前に、さらにSXシーケンスを低レベルから高レベルに置いて選択トランジスタをオンにした後に、信号読み出し素子により信号2を読み取ってもよい。センサ画素により収集された光電信号は、信号読み出し素子によって読み取られて記録され、実際の光電信号は、信号1と信号2の差の信号である。上述したものは、本発明の好ましい具体的な実施形態でしかなく、本発明の保護範囲はこれに限られるものではない。当業者が本発明で開示された技術範囲内で容易に想到可能な変更または置換は、いずれも本発明の保護範囲内に含まれるものとする。そのため、本発明の保護範囲は、特許請求の範囲の保護範囲を基準とすべきである。"