"基板上に、不純物濃度が第1濃度である第1シリコン層、前記不純物濃度が前記第1濃度より低い第2濃度である第1犠牲層、前記不純物濃度が前記第1濃度である第2シリコン層、および前記不純物濃度が前記第2濃度である第2犠牲層が順に積層された積層体を形成する工程と、前記積層体上に、第1絶縁膜を形成する工程と、前記積層体および前記第1絶縁膜内に、溝を形成する工程と、前記溝内に、前記不純物濃度が前記第1濃度より低く、前記第2濃度より高い第3濃度である第3犠牲層を埋め込む工程と、ウェットエッチングにより、前記溝内の前記第3犠牲層を上面から後退させて除去することで、前記溝内に露出した前記第1犠牲層および前記第2犠牲層の端面を後退させる工程と、前記溝内に露出した前記第1シリコン層および前記第2シリコン層の端面を前記第1犠牲層および前記第2犠牲層の端面に沿ってエッチングする工程と、前記第1シリコン層および前記第2シリコン層のエッチング後、前記第1絶縁膜を除去する工程と、前記第1絶縁膜の除去後、前記第1犠牲層および前記第2犠牲層、前記第1シリコン層および前記第2シリコン層の全面を覆うように、前記溝内に第2絶縁膜を埋め込む工程と、前記第1犠牲層および前記第2犠牲層を除去することで、前記第1シリコン層、前記第2シリコン層、および前記第2絶縁膜の各間に隙間を形成する工程と、前記隙間内に第3絶縁膜を埋め込む工程と、前記第1シリコン層に接続される第1コンタクトおよび前記第2シリコン層に接続される第2コンタクトを形成する工程と、を具備することを特徴とする半導体記憶装置の製造方法。前記不純物は、ボロンであることを特徴とする請求項1に記載の半導体記憶装置の製造方法。前記第2絶縁膜を形成する工程の前に、前記第1犠牲層および前記第2犠牲層、前記第1シリコン層および前記第2シリコン層の全面を覆うように、第4絶縁膜を形成する工程をさらに具備することを特徴とする請求項1に記載の半導体記憶装置の製造方法。前記基板面に対して垂直方向に前記積層体を貫通するホールを形成する工程をさらに具備し、前記隙間を形成する工程は、前記ホールを介したウェットエッチングにより前記第1犠牲層および前記第2犠牲層を除去することで行われることを特徴とする請求項1に記載の半導体記憶装置の製造方法。前記ホールの内面上および前記隙間の内面上に、ブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に、電荷蓄積層を形成する工程と、前記電荷蓄積層上に、トンネル絶縁膜を形成する工程と、をさらに具備し、前記第3絶縁膜は、前記隙間の内面上に形成された前記ブロック絶縁膜であることを特徴とする請求項1に記載の半導体記憶装置の製造方法。前記第3絶縁膜は、前記隙間の内面上から順に形成された第1シリコン酸化膜、シリコン窒化膜、および第2シリコン酸化膜を少なくとも含む積層膜であることを特徴とする請求項5に記載の半導体記憶装置の製造方法。スループットの向上を図る半導体記憶装置の製造方法を提供する。本実施形態による半導体記憶装置の製造方法は、基板上に、不純物濃度が第1濃度である第1シリコン層、前記不純物濃度が前記第1濃度より低い第2濃度である第1犠牲層、前記不純物濃度が前記第1濃度である第2シリコン層、および前記不純物濃度が前記第2濃度である第2犠牲層が順に積層された積層体を形成する工程と、前記積層体上に、第1絶縁膜を形成する工程と、前記積層体および前記第1絶縁膜内に、溝を形成する工程と、前記溝内に、前記不純物濃度が前記第1濃度より低く、前記第2濃度より高い第3濃度である第3犠牲層を埋め込む工程と、ウェットエッチングにより、前記溝内の前記第3犠牲層を上面から後退させて除去することで、前記溝内に露出した前記第1犠牲層および前記第2犠牲層の端面を後退させる工程と、前記溝内に露出した前記第1シリコン層および前記第2シリコン層の端面を前記第1犠牲層および前記第2犠牲層の端面に沿ってエッチングする工程と、前記第1シリコン層および前記第2シリコン層のエッチング後、前記第1絶縁膜を除去する工程と、前記第1絶縁膜の除去後、前記第1犠牲層および前記第2犠牲層、前記第1シリコン層および前記第2シリコン層の全面を覆うように、前記溝内に第2絶縁膜を埋め込む工程と、前記第1犠牲層および前記第2犠牲層を除去することで、前記第1シリコン層、前記第2シリコン層、および前記第2絶縁膜の各間に隙間を形成する工程と、前記隙間内に第3絶縁膜を埋め込む工程と、前記第1シリコン層に接続される第1コンタクトおよび前記第2シリコン層に接続される第2コンタクトを形成する工程と、を具備する。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。<全体構成例>図1乃至図3を用いて、各実施形態に係る半導体記憶装置の全体構成例について説明する。図1は、各実施形態に係る半導体記憶装置の全体構成例を示す斜視図である。図1に示すように、半導体記憶装置100は、メモリセルアレイ5、複数のワード線駆動回路13、複数のソース側選択ゲート線駆動回路14、複数のドレイン側選択ゲート駆動回路15、センスアンプ16、複数のソース線駆動回路17、および複数のバックゲートトランジスタ駆動回路18等を備えている。メモリセルアレイ5には、複数のワード線WLコントロールゲートCG、複数のビット線BL、複数のソース線SL、複数のバックゲートBG、複数のソース側選択ゲートSGS、および複数のドレイン側選択ゲートSGDが設けられている。このメモリセルアレイ5において、積層された複数のワード線WLと後述するU字状シリコンピラーSPとの各交差位置に、データを記憶するメモリセルトランジスタMTrが配置されている。また、詳細は後述するが、積層された複数のワード線の端部は階段状になっており、各段の上面にコンタクトが接続されている。なお、図1において、ワード線WLが4層積層された例を示しているが、これに限らない。ワード線駆動回路13は、ワード線WLに接続され、ワード線WLに印加する電圧を制御する。また、ワード線駆動回路13とワード線WLとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。ソース側選択ゲート線駆動回路14は、ソース側選択ゲートSGSに接続され、ソース側選択ゲートSGSに印加する電圧を制御する。ドレイン側選択ゲート駆動回路15は、ドレイン側選択ゲートSGDに接続され、ドレイン側選択ゲートSGDに印加する電圧を制御する。センスアンプ16は、ビット線BLに接続され、メモリセルトランジスタMTrから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線BLに印加する電圧を制御する。ソース線駆動回路17は、ソース線SLに接続され、ソース線SLに印加する電圧を制御する。このソース線駆動回路17は、全てのソース線SLに接続されているが、これに限らず、各ソース線SLに1つずつ設けられていてもよい。バックゲート駆動回路18は、バックゲートBGに接続され、バックゲートBGに印加する電圧を制御する。図2は、図1におけるメモリセルアレイ5を示す斜視図であり、NANDストリングメモリセルストリング300の構造を示している。図3は、図2におけるNANDストリング300を拡大した断面図である。図2に示すように、メモリセルアレイ5において、半導体基板30上に、U字状シリコンピラーSPで構成される複数のNANDストリングメモリセルストリング300が配置されている。各メモリストリング300は、U字状シリコンピラーSPに沿って電流経路が直列に形成される複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。複数のメモリセルトランジスタMTrは、U字状シリコンピラーSPと複数のコントロールゲートCGとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続されている。また、図3に示すように、各メモリセルトランジスタMTrは、U字状シリコンピラーSPとコントロールゲートCGとの間に、メモリ膜155を有している。このメモリ膜155は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜152、電荷蓄積層151、およびブロック絶縁膜150で構成されている。すなわち、各メモリセルトランジスタMTrは、U字状シリコンピラーSPと、その周囲に形成されたトンネル絶縁膜152、電荷蓄積層151、ブロック絶縁膜150およびコントロールゲートCGとで構成されている。ドレイン側選択トランジスタSDTrは、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの交差位置に形成されている。一方、ソース側選択トランジスタSSTrは、U字状シリコンピラーSPとソース側選択ゲートSGSとの交差位置に形成されている。また、図2に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrは、複数のメモリセルトランジスタMTrの上部に形成されている。また、ソース側選択トランジスタSSTrは、一端ドレインが複数のメモリセルトランジスタの一端ソースに接続され、他端ソースがソース線SLに接続されている。一方、ドレイン側選択トランジスタSDTrは、一端ソースが複数のメモリセルトランジスタMTrの他端ドレインに接続され、他端ドレインがビット線BLに接続されている。U字状シリコンピラーSPは、カラム方向の断面においてU字状に形成されている。このU字状シリコンピラーSPは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有している。パイプ部は、バックゲートBG内に設けられ、バックゲートトランジスタBGTrを構成している。また、U字状シリコンピラーSPは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状シリコンピラーSPは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図3に示すように、U字状シリコンピラーSPは、中空H1を有し、この中空H1に絶縁部156が充填されていてもよい。複数のコントロールゲートCGは、バックゲートBGの上方に積層され、U字状シリコンピラーSPの柱状部に直交するように配置されている。各コントロールゲートCGは、ロウ方向に平行に延びている。また、各コントロールゲートCGは、カラム方向に隣接する2つのメモリセルストリング300における4つの柱状部のうちの隣接する2つの柱状部中央側の2つの柱状部に共有されるように形成されていても良い。バックゲートBGは、最下方のコントロールゲートCGの下方に設けられている。バックゲートBGは、U字状シリコンピラーSPの連結部を覆うように、ロウ方向およびカラム方向に2次元的に広がって形成されている。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方に設けられている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートSGDはU字状シリコンピラーSPの一方の柱状部に直交するように形成され、ソース側選択ゲートSGSは他方の柱状部に直交するように形成されている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。ソース線SLは、ソース側選択ゲートSGSの上方に設けられている。ソース線SLは、カラム方向に隣接する2つのメモリセルストリング300における4つの柱状部のうちの隣接する2つの柱状部に共有されるように形成されている。ソース線SLは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。複数のビット線BLは、ソース線SLよりも上方に設けられている。各ビット線BLは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。<第1の実施形態>図4乃至図17を用いて、第1の実施形態に係る半導体記憶装置について説明する。第1の実施形態は、コントロールゲートCGとなるボロンドープドシリコン層と犠牲層であるノンドープドシリコン層とを積層させた後、ウェットエッチングにより犠牲層の端部を階段構造にし、その形状に沿ってコントロールゲートCGの端部を階段構造にする製造方法の例である。[構造]以下に図4乃至図6を用いて、第1の実施形態に係る半導体記憶装置の構造について説明する。図4は、第1の実施形態に係る半導体記憶装置特に、コントロールゲートCGを示す平面図であり、第1の実施形態に係るコントロールゲートブロックCGBLKを示す平面図である。ここで、コントロールゲートブロックCGBLKは、ブロック単位のコントロールゲートCGを示し、実質的に両者は同一のものである。図4に示すように、第1の実施形態に係る半導体記憶装置は、メモリ領域Aと周辺回路領域Bとからなり、メモリ領域Aはカラム方向に並ぶ複数のブロックBLKで構成されている。各ブロックBLKは、2つのコントロールブロックCGBLK1およびCGBLK2で構成されている。コントロールブロックCGBLK1は、メモリセルトランジスタMTrが配置される2つのメモリ部20と、これら2つのメモリ部20を接続する接続部21とで構成されている。各メモリ部20は、ロウ方向に平行に延びている。また、メモリ部20は、マトリクス状に配置されて積層方向に延びるU字状シリコンピラーSPと直交している。接続部21は、2つのメモリ部20をロウ方向の一方側の端部において接続している。コントロールブロックCGBLK2は、メモリセルトランジスタMTrが配置される2つのメモリ部20’と、これら2つのメモリ部20’を接続する接続部21’とで構成されている。各メモリ部20’はロウ方向に平行に延びている。また、メモリ部20’は、マトリクス状に配置されて積層方向に延びるU字状シリコンピラーSPと直交している。接続部21’は、2つのメモリ部20’をロウ方向の他方側の端部において接続している。すなわち、各ブロックBLKにおいて、メモリ部20とメモリ部20’とがカラム方向に交互に並び、メモリ部20はロウ方向の一端で接続部21に接続され、メモリ部20’はロウ方向の他端で接続部21’に接続されている。言い換えると、カラム方向において、偶数番目のメモリ部20はロウ方向の一端で接続部21に接続され、奇数番目のメモリ部20’はロウ方向の他端で接続部21’に接続されている。なお、メモリ部20およびメモリ部20’はそれぞれ2つに限らず、3つ以上であってもよい。ここで、図示するように、隣接する2つのブロックBLKの間にはロウ方向に平行に延びるスリット23が形成されている。言い換えると、スリット23は、メモリ領域Aをカラム方向において複数のブロックBLKに分割している。このスリット23の幅W1は、例えば60nmである。一方、ブロックBLKメモリ領域Aと周辺回路領域Bとの間にはカラム方向に延びる溝22が形成されている。言い換えると、溝22は、メモリ領域Aと周辺回路領域Bとを分割している。この溝22の幅W2は、例えば150nmである。すなわち、溝22の幅W2は、スリット23の幅W1よりも大きい。なお、溝22の幅W2は、スリット23の幅W1の2倍以上10倍以下であることが望ましい。なお、カラム方向に隣接するメモリ部20とメモリ部20’との間にもスリット24が形成され、その幅はスリット23の幅W1と同程度である。幅W1と幅W2との関係についての詳細は、後述する。図5は、第1の実施形態に係る半導体記憶装置を示す断面図である。より具体的には、図5aは、図4におけるVAVA線に沿った断面図であり、図5bは、図4におけるVBVB線に沿った断面図である。すなわち、図5aは、メモリ部20および20’のカラム方向に沿った断面図であり、図5bは、接続部21接続部21’のロウ方向に沿った断面図である。言い換えると、図5aは、メモリ領域Aの中央部を示す断面図であり、図5bは、メモリ領域Aの端部を示す断面図である。また、図6は、図5における半導体記憶装置の一部を拡大した断面図である。より具体的には、図6aは、図5aにおけるメモリ領域Aの中央部の一部を拡大した断面図であり、図6bは、図5bにおけるメモリ領域Aの端部の一部を拡大した断面図である。なお、ここでは、メモリ部20および20’、接続部21および接続部21’を特に区別しない場合、単にコントロールゲートCGワード線WLと称する。図5aに示すように、メモリ領域Aの中央部において、複数のNANDストリング300が配置されている。各NANDストリング300は、半導体基板30の上方に形成された導電層32、ドープドシリコン層35,121、電極間絶縁膜150’、メモリ膜155、U字状シリコンピラーSP、および絶縁材70を備えている。導電層32は、半導体基板30上に絶縁膜31を介して形成され、例えばリンが導入されたポリシリコンで構成されている。導電層32は、バックゲートBGとなり、その内部にU字状シリコンピラーSPおよびメモリ膜155が形成されることでバックゲートトランジスタBGTrを構成する。複数のドープドシリコン層35、および複数の電極間絶縁膜150’は、導電層32上にシリコン酸化膜34を介して交互に積層されている。ドープドシリコン層35は、コントロールゲートCGとなり、その内部にU字状シリコンピラーSPおよびメモリ膜155が形成されることでメモリセルトランジスタMTrを構成する。すなわち、電極間絶縁膜150’は、積層方向に隣接する2つのコントロールゲートCGの間隙間140に形成されている。これらドープドシリコン層35および電極間絶縁膜150’のより詳細な説明については、後述する。ドープドシリコン層121は、最上層のコントロールゲートCG上に電極間絶縁膜150’を介して形成されている。ドープドシリコン層121は、選択ゲートSGとなり、その内部にU字状シリコンピラーSPおよびメモリ膜155が形成されることで選択トランジスタSDTr,SSTrを構成する。これら選択ゲートSG、コントロールゲートCG、バックゲートBG、および電極間絶縁膜150’内には、U字状メモリホール130が設けられている。このU字状メモリホール130は、カラム方向に並ぶ一対の貫通ホールと一対の貫通ホールを連結する連結ホールとで構成されている。貫通ホールは選択ゲートSGおよびコントロールゲートCG内において積層方向に延びるように形成され、連結ホールはバックゲートBG内にカラム方向に延びるように形成されている。また、コントロールゲートCGおよび電極間絶縁膜150’内には、U字状メモリホール130における一対の貫通ホールの間で、かつロウ方向および積層方向に拡がるスリット24が設けられている。これにより、コントロールゲートCGおよび電極間絶縁膜150’は、ロウ方向に沿って分断されている。また、ブロックBLKの端部におけるコントロールゲートCG、電極間絶縁膜150’、シリコン酸化膜34、およびバックゲートBG内には、ロウ方向および積層方向に拡がるスリット23が設けられている。言い換えると、このスリット23により、ブロックBLKがロウ方向に沿って分断されている。さらに、選択ゲートSGには、スリット23およびスリット24が開口するように、スリット23およびスリット24の上部にロウ方向および積層方向に拡がる開口部180が設けられている。これにより、選択ゲートSGは、ロウ方向に沿って分断されている。メモリ膜155は、U字状メモリホール130の内面上、すなわち、U字状メモリホール130内における選択ゲートSG、コントロールゲートCG、およびバックゲートBGの表面上に形成されている。また、詳細は後述するが、メモリ膜155の一部は、電極間絶縁膜150’と一体である。U字状シリコンピラーSPは、U字状メモリホール130内におけるメモリ膜155の表面上に形成され、不純物、例えばリンを含有するポリシリコンで構成されている。すなわち、U字状シリコンピラーSPは、一対の貫通ホール内におけるメモリ膜155の表面上に形成された一対の柱状部と、連結ホール内におけるメモリ膜155の表面上に形成された連結部とで構成されている。なお、図5aにおいて、U字状シリコンピラーSPとしてポリシリコンがU字状メモリホール130内を埋め込む例を示しているが、図3に示すように、中空構造を有してもよい。絶縁材70は、スリット23内、スリット24内、および開口部180内に埋め込まれている。この絶縁材70により、スリット23,24および開口部180によって分断されたコントロールゲートCGおよび選択ゲートSGは絶縁分離される。なお、図示はしないが、スリット24内におけるコントロールゲートCGの表面上、および開口部180内における選択ゲートSGの表面上にシリサイド層が形成されてもよい。言い換えると、シリサイド層は、コントロールゲートCGおよび選択ゲートSGと、絶縁材70との間に形成されている。このシリサイド層により、コントロールゲートCGおよび選択ゲートSGを低抵抗化することができ、動作速度の向上を図ることができる。図6aに示すように、メモリ膜155は、貫通ホールの内面上、すなわち、貫通ホール内におけるコントロールゲートCGの表面上に形成されたブロック絶縁膜150、ブロック絶縁膜150の表面上に形成された電荷蓄積層151、および電荷蓄積層151の表面上に形成されたトンネル絶縁膜152で構成されている。ここで、本実施形態におけるブロック絶縁膜150は、多層構造を有している。より具体的には、ブロック絶縁膜150は、貫通ホールの内面上、すなわち、貫通ホール内におけるコントロールゲートCGの表面上から順に形成されたシリコン酸化膜150a、シリコン窒化膜150b、およびシリコン酸化膜150cで構成される多層構造を有する。すなわち、ブロック絶縁膜150は、シリコン窒化膜とシリコン酸化膜とが交互に積層された構造である。なお、ブロック絶縁膜150は、積層数が3層であることに限らない。電極間絶縁膜150’は、ブロック絶縁膜150と一体であり、多層構造を有している。すなわち、電極間絶縁膜150’は、隙間140の内面上隙間140内におけるコントロールゲートCGの表面上、および絶縁材70の表面上から順に形成されたシリコン酸化膜150’a、シリコン窒化膜150’b、およびシリコン酸化膜150’cで構成される多層構造を有する。言い換えると、電極間絶縁膜150’は、貫通ホールを介して隙間140内にブロック絶縁膜150が埋め込まれた構造である。図15に示す例では、シリコン酸化膜150’cが形成された段階で、隙間140が埋め込まれている。上述したように、貫通ホール内において、ブロック絶縁膜150の最表面の層は、シリコン酸化膜150aである。このため、隙間140内において、電極間絶縁膜150’の最表面の層は、同様にシリコン酸化膜150’aである。すなわち、電極間絶縁膜150’は、隙間140の外側絶縁材70側、および上下のドープドシリコン層35側からシリコン酸化膜150’a、シリコン窒化膜150’b、およびシリコン酸化膜150’cによって順に覆われる積層構造を有している。一方、図5bに示すように、メモリ領域Aの端部ロウ方向における端部において、複数のコントロールゲートCGドープドシリコン層35は階段状に形成され、各コントロールゲートCGの上面にコンタクト164が接続されている。言い換えると、任意のコントロールゲートCGの端面は、その上層に位置するコントロールゲートCGの端面よりも突出している。すなわち、この各コントロールゲートCGの突出した端部における上面にコンタクト164が接続され、絶縁膜160内の配線165に接続されている。また、上述したように、複数のコントロールゲートCGは、複数の電極間絶縁膜150’と交互に積層されている。言い換えると、電極間絶縁膜150’は、積層方向に隣接するコントロールゲートCGの間隙間140に形成されている。複数の電極間絶縁膜150’は、階段状に形成されている。これら複数のコントロールゲートCGの端面、電極間絶縁膜150’の端面および上面を覆うように、シリコン酸化膜120が形成されている。ここで、本実施形態において、電極間絶縁膜150’のロウ方向における端面は、その直下に形成されたコントロールゲートCGのロウ方向における端面よりも突出して形成されている。言い換えると、コントロールゲートCGのロウ方向における端面は、その直上に形成された電極間絶縁膜150’のロウ方向における端面よりも後退している。また、コントロールゲートCGの端面は、その直上に形成された電極間絶縁膜150’よりも上層に位置する電極間絶縁膜150’の端面よりも突出している。また、各電極間絶縁膜150’のロウ方向における端面は、上部側から下部側に向かって、より突出している。言い換えると、上部側から下部側に向かって拡がるように形成されている。より具体的には、各電極間絶縁膜150’のロウ方向における端面は、上部側から下部側に向かって曲線的に、かつ連続的に拡がっている。同様に、各コントロールゲートCGのロウ方向における端面も上部側から下部側に向かって拡がるように形成されている。より具体的には、各コントロールゲートCGのロウ方向における端面は、上部側から下部側に向かって曲線的に、かつ連続的に拡がっている。図6bに示すように、メモリ領域Aの端部における電極間絶縁膜150’は、メモリ領域Aの中央部における電極間絶縁膜150’と同様、ブロック絶縁膜150と一体である。すなわち、電極間絶縁膜150’は、隙間140の内面上隙間140内におけるコントロールゲートCGの表面上、およびシリコン酸化膜120の表面上から順に形成されたシリコン酸化膜150’a、シリコン窒化膜150’b、およびシリコン酸化膜150’cで構成される多層構造を有する。言い換えると、電極間絶縁膜150’は、貫通ホールを介して隙間140内にブロック絶縁膜150が埋め込まれた構造である。上述したように、貫通ホール内において、ブロック絶縁膜150の最表面の層は、シリコン酸化膜150aである。このため、隙間140内において、電極間絶縁膜150’の最表面最端面、最上面、および最下面の層は、同様にシリコン酸化膜150’aである。すなわち、電極間絶縁膜150’は、隙間140の外側シリコン酸化膜120側、および上下のコントロールゲートCG側からシリコン酸化膜150’a、シリコン窒化膜150’b、およびシリコン酸化膜150’cによって順に覆われる積層構造を有している。言い換えると、電極間絶縁膜150’は、その端面、上面、および下面において最表面の層であるシリコン酸化膜150’aがシリコン酸化膜120、および上下のコントロールゲートCGに接するように形成されている。このように、電極間絶縁膜150’の端部において最表面から積層膜で覆われる構造は、後述する製造工程によって生じるものである。[製造方法]以下に図7乃至図17を用いて、第1の実施形態に係る半導体記憶装置の製造方法について説明する。図7乃至図17は、第1の実施形態に係る半導体記憶装置の製造工程を示す断面図である。より具体的には、図7a乃至図17aは、メモリ領域Aの中央部における製造工程を示す断面図であり、図7b乃至図17bは、メモリ領域Aの端部における製造工程を示す断面図である。まず、図7aおよび図7bに示すように、半導体基板30上に、絶縁膜31を介してバックゲートBGとなる導電層32が形成される。このとき、図7aに示すように、メモリ領域Aの中央部において、導電層32内の表面の一部に、ノンドープドポリシリコンからなる犠牲層33が形成される。その後、犠牲層33および導電層32上に、絶縁膜としてシリコン酸化膜34が形成される。次に、シリコン酸化膜34上に、コントロールゲートCGとなる高濃度のボロンが導入されたドープドシリコン層35と、犠牲層となる不純物が導入されていないノンドープドシリコン層36とが交互に積層された積層膜が形成される。ドープドシリコン層35およびノンドープドシリコン層36は、例えばポリシリコンまたはアモルファスシリコンで構成される。また、ドープドシリコン層35には、例えば1×1021cm-3程度の濃度のボロンが導入されている。さらに、最上層のノンドープドシリコン層36上に、ボロン添加シリコン酸化膜37が形成される。ボロン添加シリコン酸化膜37には適当な濃度のボロンが添加されている。このため、ボロン添加シリコン酸化膜37は、この工程以前または以後に形成されるボロンが添加されていないシリコン酸化膜に対して異なるエッチング選択比を有する。次に、図8aに示すように、メモリ領域Aの中央部において、フォトリソグラフィおよびRIEReactiveIonEtching法により、ボロン添加シリコン酸化膜37、ノンドープドシリコン層36、およびドープドシリコン層35内に、これらを分断するスリット24が形成される。また、同時に、ボロン添加シリコン酸化膜37、ノンドープドシリコン層36、ドープドシリコン層35、シリコン酸化膜34、および導電層32内に、これらを分断するスリット23が形成される。これらスリット23,24は、ロウ方向図8において紙面奥行き方向に沿って形成される。スリット23は、ブロックBLKを分割するためのものである。また、スリット24は、NANDストリング300のコントロールゲートCGを分割するためのものであり、カラム方向において犠牲層33の中央部に形成される。また、図4に示すように、スリット23,24の幅W1は、例えば60nm程度である。同時に、図8bに示すように、メモリ領域Aの端部において、フォトリソグラフィおよびRIEにより、ボロン添加シリコン酸化膜37、ノンドープドシリコン層36、およびドープドシリコン層35内に、これらを分断する溝22が形成される。この溝22は、ロウ方向に沿って形成される。溝22は、メモリ領域Aと周辺回路領域Bとを分割するためのものである。また、図4に示すように、溝22の幅W2は、例えば150nm程度であり、スリット23,24の幅W1より大きい。なお、溝22の幅W2は、スリット23,24の幅W1の2倍以上10倍以下であることが望ましい。次に、全面に、LPCVDLowPressureChemicalVaporDeposition法によりシリコン窒化膜絶縁材70が形成される。すなわち、シリコン窒化膜70は、スリット23,24の内面上、溝22の内面上、およびボロン添加シリコン酸化膜37上に形成される。ここで、形成されるシリコン窒化膜70の膜厚は、例えば60nmとする。このとき、上述したように、スリット23,24の幅W1を60nm程度、溝22の幅W2を150nm程度にすることで、スリット23,24が完全に埋め込まれる一方、溝22は埋め込まれない。次に、図9aおよび図9bに示すように、メモリ領域Aの中央部およびメモリ領域Aの端部において、等方性のエッチング、例えば熱燐酸溶液によるウェットエッチング法、またはCDEChemicalDryEtching法により、シリコン窒化膜70が除去される。このとき、等方的にエッチングすることにより、溝22内およびボロン添加シリコン酸化膜37上のシリコン窒化膜70を除去し、スリット23,24内のシリコン窒化膜70を残存させることができる。次に、図10aおよび図10bに示すように、全面に、犠牲層となる中濃度のボロンが導入されたボロンドープドシリコン層90が形成される。すなわち、ボロンドープドシリコン層90は、溝22の内面上、およびボロン添加シリコン酸化膜37上に形成される。ドープドシリコン層90は、例えばポリシリコンまたはアモルファスシリコンで構成される。ここで、形成されるドープドシリコン層90の膜厚は、例えば150nmとする。これにより、溝22内が完全に埋め込まれる。言い換えると、メモリ領域Aの端部において、ドープドシリコン層35とノンドープドシリコン層36とが交互に積層された積層膜の端面がボロンドープドシリコン層90により覆われる。ここで、ドープドシリコン層90には、ドープドシリコン層35よりも低く、ノンドープドシリコン層36よりも高い濃度のボロンが導入され、例えば1×1020cm-3程度の濃度のボロンが導入されている。ドープドシリコン層90のボロン濃度は、次工程のウェットエッチング速度から決定される。このボロン濃度を調整することにより、後述するノンドープドシリコン層36の端部の後退量を制御することができる。次に、図11aおよび図11bに示すように、メモリ領域Aの中央部およびメモリ領域Aの端部において、等方性のエッチング、例えばアルカリ溶液でのウェットエッチング法により、ドープドシリコン層90が除去される。また、メモリ領域Aの端部において、ノンドープドシリコン層36の端面も除去される後退する。このとき、図11bに示すように、メモリ領域Aの端部において、溝22内に埋め込まれたドープドシリコン層90は、上面からエッチングされていく後退していく。このため、溝22内において、積層された複数のノンドープドシリコン層36のうち、上層に位置するノンドープドシリコン層36の端面から順に露出していく。そして、露出されたノンドープドシリコン層36の端面から順に、ウェットエッチング法により、除去されていく後退していく。より具体的には、時刻t0において任意のノンドープドシリコン層36の端面のエッチングが開始され、時刻t1において上記ノンドープドシリコン層36の下部に位置するノンドープドシリコン層36の端面のエッチングが開始される。この場合、その時間差t1-t0は、これらの層の間の膜厚分のドープドシリコン層90がエッチングされる時間である。これにより、積層された複数のノンドープドシリコン層36のうち、より上層に位置するノンドープドシリコン層36の端面のほうがより長い時間エッチングされるため、より後退する。すなわち、積層された複数のノンドープドシリコン層36の端部は、階段状に形成される。このとき、ドープドシリコン層90がエッチングされる速度をノンドープドシリコン層36がエッチングされる速度に対して適当に調整することで、ノンドープドシリコン層36の各段の後退量の差を一定にすることが可能である。言い換えると、積層された複数のノンドープドシリコン層36のうち、任意のノンドープドシリコン層36とその上部に位置するノンドープドシリコン層36との後退量の差を、任意のノンドープドシリコン層36とその下部に位置するノンドープドシリコン層36との後退量の差と同等にすることができる。このような、ドープドシリコン層90がエッチングされる速度とノンドープドシリコン層36がエッチングされる速度とは、ボロン濃度の差に応じて調整され得る。すなわち、複数のノンドープドシリコン層36の階段構造の1段分の幅任意のノンドープドシリコン層36とその上部下部に位置するノンドープドシリコン層36との後退量の差は、ドープドシリコン層90に導入されるボロン濃度に応じて決定される。例えば、ボロン濃度を高くするほどエッチング速度は大きくなり、低くするほど小さくなる。このため、この工程において、高濃度のボロンが導入されたドープドシリコン層35は、ほとんどエッチングされない。なお、ノンドープドシリコン層36にもボロンが導入されていてもよく、そのボロン濃度がドープドシリコン層35,90のボロン濃度よりも低ければよい。ただし、ノンドープドシリコン層36とドープドシリコン層35,90とのエッチング選択比を取りやすくするため、ノンドープドシリコン層36のボロン濃度は0であるボロンが導入されていないことが望ましい。また、各ノンドープドシリコン層36のロウ方向における端面は、上部側から下部側に向かって、より突出するように形成される。言い換えると、上部側から下部側に向かって拡がるように形成される。次に、図12bに示すように、メモリ領域Aの端部において、等方性のエッチング、例えばCDE法により、ドープドシリコン層35の端面が除去される後退する。このとき、等方性のエッチングにより除去することで、ドープドシリコン層35の端部は、階段状に形成されたノンドープドシリコン層36に沿って加工される。より具体的には、ドープドシリコン層35の端面は、その直上に位置するノンドープドシリコン層36の端面に沿ってエッチングされる。これにより、積層された複数のドープドシリコン層35のうち、より上層に位置するドープドシリコン層35の端部のほうがより後退する。言い換えると、積層された複数のドープドシリコン層35のうち、より下層に位置するドープドシリコン層35の端面のほうがより突出する。すなわち、積層された複数のドープドシリコン層35の端部は、階段状に形成される。また、ドープドシリコン層35の端面は、その直上に位置するノンドープドシリコン層36の端面よりも後退するようにエッチングされ、さらに上層に位置するノンドープドシリコン層36の端面よりも突出するように形成される。なお、図示はしないが、各ドープドシリコン層35のロウ方向における端面は、上部側から下部側に向かって、より突出するように形成される。言い換えると、上部側から下部側に向かって拡がるように形成される。次に、図13aおよび図13bに示すように、フッ酸蒸気に晒すことで、ボロン添加シリコン酸化膜37が除去される。このとき、ボロン添加シリコン酸化膜37は他のシリコン酸化膜例えば、シリコン酸化膜37等に対してエッチング選択比が異なるため、他のシリコン酸化膜は除去されない。次に、図13bに示すように、メモリ領域Aの端部において、全面にシリコン酸化膜120が形成され、積層膜の階段状部および溝22が埋め込まれる。すなわち、ドープドシリコン層35の端面、ノンドープドシリコン層36の端面および上面が覆われるように、シリコン酸化膜120が形成される。その後、CMPChemicalMechanicalPolishing法により、シリコン酸化膜120の上面が平坦化される。一方、図13aに示すように、メモリ領域Aの中央部において、最上層のノンドープドシリコン層36上に、選択ゲートSGとなるボロンが導入されたドープドポリシリコン層121が形成される。次に、図14aに示すように、ドープドポリシリコン層121、ノンドープドシリコン層36、ドープドシリコン層35、およびシリコン酸化膜34内に、U字状メモリホール130の一対の貫通ホールが形成される。この貫通ホールは、カラム方向における犠牲層33の端部の上面が露出するように形成される。次に、図15aおよび図15bに示すように、貫通ホールを介して、アルカリ溶液でのウェットエッチングが行われる。これにより、ノンドープドポリシリコン層36が除去される。その結果、複数のドープドシリコン層35コントロールゲートCG、ドープドポリシリコン層121、およびシリコン酸化膜120の各間に隙間140が形成される。ここで、図15bに示すように、メモリ領域Aの端部において、隙間140の端部はその直下に位置するドープドシリコン層35の端部よりも突出するように形成される。同時に、図15aに示すように、メモリ領域Aの中央部において、ノンドープドポリシリコンからなる犠牲層33も除去される。これにより、導電層32内に一対の貫通ホールを下端で連結する連結ホールが形成され、一対の貫通ホールおよび連結ホールからなるU字状メモリホール130が形成される。次に、図16aおよび図16bに示すように、U字状メモリホール130内に、ブロック絶縁膜150、電荷蓄積層151、およびトンネル絶縁膜152からなるメモリ膜155と、一対の柱状部および連結部からなるU字状シリコンピラーSPが形成される。より具体的には、図6aに示すように、メモリ領域Aの中央部において、例えばALDAtomicLayerDeposition法により、貫通ホールの内面上に、シリコン酸化膜150a、シリコン窒化膜150b、およびシリコン酸化膜150cで構成されるブロック絶縁膜150が形成される。すなわち、貫通ホール内におけるコントロールゲートCGドープドシリコン層35の表面上から順に、シリコン酸化膜150a、シリコン窒化膜150b、およびシリコン酸化膜150cの多層構造が形成される。また、ブロック絶縁膜150は、貫通ホールを介して隙間140の内面上にも形成される。すなわち、シリコン酸化膜150a、シリコン窒化膜150b、およびシリコン酸化膜150cの多層構造は、隙間140内におけるコントロールゲートCGの表面上にも形成される。これにより、隙間140内に、ブロック絶縁膜150と一体である電極間絶縁膜150’が埋め込まれる。図6aに示す例では、電極間絶縁膜150’は、隙間140の外側シリコン酸化膜120側、および上下のコントロールゲートCG側からシリコン酸化膜150’a、シリコン窒化膜150’b、およびシリコン酸化膜150’cの順に形成されている。そして、シリコン酸化膜150’cが形成された段階で、隙間140内が埋め込まれている。このとき、図6bに示すように、メモリ領域Aの端部においても、ブロック絶縁膜150は、貫通ホールを介して隙間140の内面上に形成される。すなわち、メモリ領域Aの端部においても、隙間140内に、シリコン酸化膜150’a、シリコン窒化膜150’b、およびシリコン酸化膜150’cが順に形成される。これにより、隙間140内に、ブロック絶縁膜150と一体である電極間絶縁膜150’が埋め込まれる。すなわち、電極間絶縁膜150’は、その外側からシリコン酸化膜150’a、シリコン窒化膜150’b、およびシリコン酸化膜150’cによって順に覆われるような積層構造として形成される。また、上述したように、メモリ領域Aの端部において、隙間140の端面はその直下に位置するドープドシリコン層35の端面よりも突出している。このため、隙間140内に埋め込まれる電極間絶縁膜150’の端面は、その直下に位置するドープドシリコン層35の端面よりも突出して形成される。すなわち、ドープドシリコン層35の端面は、その上部が電極間絶縁膜150’により覆われる。次に、図6aに示すように、メモリ領域Aの中央部において、貫通ホール内におけるブロック絶縁膜150および電極間絶縁膜150’の表面上に、シリコン窒化膜で構成される電荷蓄積層151が形成される。その後、貫通ホール内における電荷蓄積層151の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜152が形成される。このようにして、ブロック絶縁膜150、電荷蓄積層151、およびトンネル絶縁膜152で構成されるメモリ膜155が形成される。なお、図6aおよび図6bにおいて、シリコン酸化膜150’cが形成された段階で隙間140内が埋め込まれる例を示したが、電荷蓄積層151またはトンネル絶縁膜152が形成された段階で隙間140内が埋め込まれてもよい。その後、貫通ホール内のメモリ膜150の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール内にU字状シリコンピラーSPの柱状部が形成される。また、上記工程と同時に、連結ホールの内面上においても、同様の構造が形成される。すなわち、連結ホール内におけるシリコン酸化膜34の表面上、導電層32の表面上にも順に、ブロック絶縁膜150、電荷蓄積層151、トンネル絶縁膜152、およびポリシリコンU字状シリコンピラーSPが形成される。次に、図17aに示すように、メモリ領域Aの中央部において、RIE法により、ドープドポリシリコン層121内に開口部180が形成される。この開口部180は、ドープドポリシリコン層121を貫通し、ロウ方向に沿って形成される。これにより、開口部180は、U字状シリコンピラーの柱状部毎にドープドポリシリコン層121を分断する。この開口部180内に、シリコン窒化膜絶縁材が埋め込まれ、分断されたドープドポリシリコン層121が絶縁分離される。次に、図17aおよび図17bに示すように、メモリ領域Aの中央部およびメモリ領域Aの端部において、全面に、シリコン酸化膜160が形成される。その後、メモリ領域Aの中央部において、リソグラフィーおよびRIEにより、U字状シリコンピラーの上面を露出させる図示せぬ開口部が形成され、その開口部にポリシリコンが埋め込まれる。これにより、U字状シリコンピラーを後述するソース線SLに接続するように上部側に延在させる。その後、再度メモリ領域Aの中央部およびメモリ領域Aの端部において、全面に、シリコン酸化膜160が形成される。次に、図17aに示すように、メモリ領域Aの中央部において、リソグラフィーおよびRIE法により、シリコン酸化膜160内に、U字状シリコンピラーの一対の柱状部のうちソース側選択トランジスタSSTrを構成する側の柱状部の上面が露出するように、ソース線SLが形成されるソース線配線溝163が形成される。同時に、図17bに示すように、メモリ領域Aの端部において、リソグラフィーおよびRIEにより、シリコン酸化膜160内に、配線溝162が形成される。この配線溝162の底面からリソグラフィーおよびRIE法により、コンタクトホール161が形成される。このコンタクトホール161は、シリコン酸化膜160、シリコン酸化膜120、および電極間絶縁膜150’を貫通して、各ドープドシリコン層35の突出した端部の上面に達するように形成される。このとき、各ドープドシリコン層35に達するように形成される深さの異なる複数のコンタクトホール161は同時に形成され、各ドープドシリコン層35の直上に形成されている電極間絶縁膜150’はエッチングストッパーとして機能する。次に、図5aに示すように、メモリ領域Aの中央部において、ソース線配線溝163内に導電材料が埋め込まれてソース線SLが形成される。同時に、図5bに示すように、メモリ領域Aの端部において、コンタクトホール161および配線溝162内に、導電材料が埋め込まれてコンタクト164および配線165が形成される。次に、再度メモリ領域Aの中央部およびメモリ領域Aの端部において、全面に、シリコン酸化膜160が形成される。その後、メモリ領域Aの中央部において、リソグラフィーおよびRIEにより、シリコン酸化膜160内に、U字状シリコンピラーの一対の柱状部のうちドレイン側選択トランジスタSDTrを構成する側の柱状部の上面が露出するように、図示せぬ開口部が形成され、その開口部に導電材料が埋め込まれる。これにより、U字状シリコンピラーを後述するビット線BLに接続するように上部側に延在させる。その後、全面にシリコン酸化膜が形成された後、図示せぬビット線配線溝を形成し、そのビット線配線溝内に導電材料が埋め込まれ、ビット線BLが形成される。このようにして、第1の実施形態に係る半導体記憶装置が形成される。[効果]上記第1の実施形態によれば、コントロールゲートCGとなるドープドシリコン層35と犠牲層であるノンドープドシリコン層36とを積層させた後、ウェットエッチングによりノンドープドシリコン層36の端部を階段構造にする。その後、階段状のノンドープドシリコン層36に沿って等方的なエッチングにより、コントロールゲートCGの端部を階段構造にする。これにより、1回のウェットエッチングおよび等方エッチングにより、コントロールゲートCGの端部を階段状に形成することができる。すなわち、上記方法によれば、従来の層毎にレジストスリミングおよびRIEを繰り返して階段構造を形成する方法に対して、工程数を削減することができる。その結果、製造時間の短縮、高歩留まり化、およびプロセスコストの削減を図ることができる。また、階段状に形成された複数のコントロールゲートCGの各層の直上には、シリコン酸化膜150’a,150’c、およびシリコン窒化膜150’bの積層膜からなる電極間絶縁膜150’が形成されている。この電極間絶縁膜150’の端面は、直下のコントロールゲートCGの端面よりも突出して形成されている。これにより、複数のコントロールゲートCGの端面に深さの異なる複数のコンタクトホール161を同時に形成する際、電極間絶縁膜150’をエッチングストッパーとして用いることができる。さらに、メモリ領域Aの端部において、複数のコントロールゲートCGを階段状に形成するための溝22は、メモリ領域Aの中央部においてブロックBLKを分割するスリット23やNANDストリング300の一対の柱状部を分割するスリット24と同時に形成される。すなわち、溝22を形成するリソグラフィー工程を他工程スリット23,24の形成工程と共通化することができ、工程数をさらに削減することができる。また、スリット23,24と溝22が同時に形成されるため、これらの合わせずれを考慮する必要がない。このため、階段状加工部分の合わせマージンを縮小することができ、階段状加工部分の占有面積の縮小、およびチップ面積の縮小を図ることができる。なお、本実施形態において説明した構造は一例であり、これに限らない。本実施形態は、端部においてゲート電極が階段構造を有する3次元メモリ全般に適用され得る。<第2の実施形態>図18および図19を用いて、第2の実施形態に係る半導体記憶装置について説明する。第2の実施形態は、コントロールゲートCGの端部を階段構造にした後、コンタクトホール161を形成する際のエッチングストッパーとして電極間絶縁膜150’だけではなく、階段構造の全面にシリコン窒化膜170を形成する例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[構造]以下に図18を用いて、第2の実施形態に係る半導体記憶装置の構造について説明する。図18は、第2の実施形態に係る半導体記憶装置を示す断面図である。より具体的には、図18aは、メモリ領域Aの中央部を示す断面図であり、図18bは、メモリ領域Aの端部を示す断面図である。第2の実施形態において、上記第1の実施形態と異なる点は、メモリ領域Aの端部において、積層された複数のコントロールゲートCGの端面、電極間絶縁膜150’の端面および上面を覆うように、シリコン窒化膜170が形成されている点である。すなわち、メモリ領域Aの端部において、複数のコントロールゲートCGおよび電極間絶縁膜150’と、シリコン酸化膜120との間にシリコン窒化膜170が形成されている。これにより、各コントロールゲートCGの端部にコンタクトホール161を形成する際、電極間絶縁膜150’だけでなく、シリコン窒化膜170もエッチングストッパーとして用いることができる。[製造方法]以下に図19を用いて、第1の実施形態に係る半導体記憶装置の製造方法について説明する。図19は、第1の実施形態に係る半導体記憶装置の製造工程を示す断面図である。より具体的には、図19aは、メモリ領域Aの中央部における製造工程を示す断面図であり、図19bは、メモリ領域Aの端部における製造工程を示す断面図である。まず、メモリ領域Aの中央部における図7a乃至図12aの工程、およびメモリ領域Aの端部における図7b乃至図12bの工程が行われる。すなわち、図12bに示すように、積層された複数のノンドープドシリコン層36および複数のドープドシリコン層35の端部が階段状に形成される。このとき、各ドープドシリコン層35の端面は、その直上に位置するノンドープドシリコン層36の端面よりも後退するように形成される。次に、図19aおよび図19bに示すように、フッ酸蒸気に晒すことで、ボロン添加シリコン酸化膜37が除去される。次に、図19bに示すように、メモリ領域Aの端部において、例えばCVD法により、全面にシリコン窒化膜170が形成される。すなわち、ドープドシリコン層35の端面、ノンドープドシリコン層36の端面および上面が覆われるように、シリコン窒化膜170が形成される。言い換えると、ドープドシリコン層35およびノンドープドシリコン層36の露出した表面が覆われるように、シリコン窒化膜170が形成される。その後、メモリ領域Aの端部において、全面にシリコン酸化膜120が形成され、積層膜の階段状部および溝22が埋め込まれる。すなわち、シリコン窒化膜170上に、シリコン酸化膜120が形成される。その後、CMP法により、シリコン酸化膜120の上面が平坦化される。一方、図19aに示すように、メモリ領域Aの中央部において、最上層のノンドープドシリコン層36上に、選択ゲートSGとなるボロンが導入されたドープドポリシリコン層121が形成される。その後、メモリ領域Aの中央部における図14a乃至図17aの工程、およびメモリ領域Aの端部における図14b乃至図17bの工程が行われる。なお、図17bに示すように、メモリ領域Aの端部において、コンタクトホール161は、シリコン酸化膜160、シリコン酸化膜120、シリコン窒化膜170、および電極間絶縁膜150’を貫通して、各ドープドシリコン層35の突出した端部の上面に達するように形成される。このとき、各ドープドシリコン層35の直上に形成されている電極間絶縁膜150’だけではなく、シリコン窒化膜170もエッチングストッパーとして機能する。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、コントロールゲートCGの端部を階段構造にした後、その階段構造を覆うように全面にシリコン窒化膜170が形成される。これにより、深さの異なる複数のコンタクトホール161を形成する際、電極間絶縁膜150’だけではなく、シリコン窒化膜170もエッチングストッパーとして用いることができる。したがって、コンタクトホール161を形成する際のエッチング制御性が向上し、より歩留まりの高いプロセスを実現することができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"