複数の画素と、前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、前記画素からのアナログ信号をデジタル信号に変換する複数のA/D変換回路と、前記複数のA/D変換回路からのデジタル信号を順次受け、信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、前記画素駆動部のデジタル回路には第1電圧と前記第1電圧と値の異なる第2電圧とが供給され、前記信号処理部のデジタル回路には第3電圧と前記第3電圧と値の異なる第4電圧とが供給され、前記画素駆動部のデジタル回路に第1電圧を供給する第1導電体の主たる部分と前記信号処理部のデジタル回路に第3電圧を供給する第2導電体の主たる部分とが分離されていることを特徴とする光電変換装置。複数の画素と、前記画素からのアナログ信号をデジタル信号に変換する複数のA/D変換回路と、前記複数のA/D変換回路からのデジタル信号を順次受け、信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、前記A/D変換回路には第1電圧と前記第1電圧と値の異なる第2電圧とが供給され、前記信号処理部のデジタル回路には第3電圧と前記第3電圧と値の異なる第4電圧とが供給され、前記A/D変換回路に第1電圧を供給する第1導電体の主たる部分と前記信号処理部に第3電圧を供給する第2導電体の主たる部分とが分離されていることを特徴とする光電変換装置。前記各A/D変換回路は、AD変換後のデジタル信号を保持する第1メモリと、前記第1メモリからのデータ出力を受け、前記信号処理部にデータを出力する第2メモリとを有し、複数の前記第1メモリに対し同時に初期値を設定する初期化手段を有することを特徴とする請求項2記載の光電変換装置。前記第1のメモリに設定される初期値は、前記A/D変換回路のフルスケール以上の値であることを特徴とする請求項3記載の光電変換装置前記分離されている導電体の主たる部分が同一配線層に配されていることを特徴とする請求項1~4のいずれか1項に記載の光電変換装置。前記分離されている導電体の主たる部分が異なる配線層に配されていることを特徴とする請求項1~4のいずれか1項に記載の光電変換装置。前記分離されている導電体間の共通インピーダンスが1Ω以下であることを特徴とする請求項1~6のいずれか1項に記載の光電変換装置。前記第1電圧と前記第3電圧が等しく、前記第2電圧と前記第4電圧とが等しいことを特徴とする請求項1~7のいずれか1項に記載の光電変換装置。前記分離されている導電体は同一の入力パッドに電気的に接続されていることを特徴とする請求項8に記載の光電変換装置。前記複数の画素は行列状に配され、前記画素駆動部は、各画素で保持された信号をリセットするリセットパルスを複数の画素行に含まれる複数の画素に同時に供給することを特徴とする請求項1~9のいずれか1項に記載の光電変換装置。前記リセットパルスは、読出し領域の全画素に対して同時に供給されることを特徴とする請求項10に記載の光電変換装置。前記複数の画素は行列状に配され、各画素は、光電変換素子と、画素増幅部と、前記光電変換素子で生じた電荷を前記画素増幅部の入力ノードに転送する転送部とを有し、前記画素駆動部は、複数の画素行に含まれる複数の画素の転送部に同時に前記転送部が導通する転送パルスを供給することを特徴とする請求項1~11のいずれか1項に記載の光電変換装置。前記転送パルスは、読出し領域の全画素に対して同時に供給されることを特徴とする請求項12に記載の光電変換装置。前記信号処理部での処理後の信号を外部に70MHz以上の周波数で読み出すことを特徴とする請求項1~13のいずれか1項に記載の光電変換装置。前記A/D変換回路での変換後のデジタル信号を前記信号処理部に順次出力する水平走査回路を有し、前記水平走査回路には前記第3電圧と前記第4電圧とが供給され、前記第3導電体の主たる部分と前記水平走査回路に前記第3電圧を供給する第5導電体の主たる部分とが分離されていない、もしくは、前記第4導電体の主たる部分と前記水平走査回路に前記第4電圧を供給する第6導電体の主たる部分とが分離されていないことを特徴とする請求項1に記載の光電変換装置。前記画素駆動部のデジタル回路に第2電圧を供給する第3導電体の主たる部分と前記信号処理部に第4電圧を供給する第4導電体の主たる部分とが分離されていることを特徴とする請求項1に記載の光電変換装置。前記A/D変換回路に第2電圧を供給する第3導電体の主たる部分と前記信号処理部のデジタル回路に第4電圧を供給する第4導電体の主たる部分とが分離されていることを特徴とする請求項2に記載の光電変換装置。複数の画素と、前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、前記画素からのアナログ信号をデジタル信号に変換する複数のA/D変換回路と、前記A/D変換回路からのデジタル信号を順次受け信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、前記画素駆動部のデジタル回路は、複数の第1のP型トランジスタと複数の第1のN型トランジスタとを含んで構成され、前記複数の第1のP型トランジスタが配される第1のN型ウェルには第1電圧が供給され、前記複数の第1のN型トランジスタが配される第1のP型ウェルには前記第1電圧よりも低い第2電圧が供給され、前記信号処理部のデジタル回路は、複数の第2のP型トランジスタと複数の第2のN型トランジスタとを含んで構成され、前記複数の第2のP型トランジスタが配される第2のN型ウェルには前記第1電圧が供給され、前記複数の第2のN型トランジスタが配される第2のP型ウェルには前記第2電圧が供給され、前記A/D変換回路は、複数の第3のP型トランジスタと複数の第3のN型トランジスタとを含んで構成され、前記複数の第3のP型トランジスタが配される第3のN型ウェルには前記第1電圧が供給され、前記複数の第3のN型トランジスタが配される第3のP型ウェルには前記第2電圧が供給され、前記画素駆動部のデジタル回路に前記第1電圧を供給する導電体の主たる部分と、前記信号処理部に第1電圧を供給する導電体の主たる部分と、前記A/D変換回路に前記第1電圧を供給する導電体の主たる部分とが互いに分離されており、前記画素駆動部のデジタル回路に前記第2電圧を供給する導電体の主たる部分と前記信号処理部に前記第2電圧を供給する導電体の主たる部分と前記A/D変換回路に前記第2電圧を供給する導電体の主たる部分とが互いに分離されており、前記第1のN型ウェルと前記第2のN型ウェルと前記第3のN型ウェルとが互いに分離され、前記第1のP型ウェルと前記第2のP型ウェルと前記第3のP型ウェルとが互いに分離されていることを特徴とする光電変換装置。しかしながら、特許文献1のような従来の光電変換装置には、以下のような課題がある。特許文献1の光電変換装置で使用されるデジタル回路としては、少なくとも、A/D変換回路内に含まれるデジタル回路、信号処理用のデジタル回路、画素を駆動するためのデジタル回路が含まれる。しかしながら、特許文献1の光電変換装置では、これらの異なるデジタル回路間での電源、グラウンドを介したノイズ混入という新たな課題は見出されていなかった。例えば画素駆動部や、A/D変換回路内のデジタル回路などにおいて、多数のスイッチが同時にオン、オフする期間が存在する。この時、デジタル用の電源、グラウンドに大きなノイズが混入し、信号出力のレートに合わせて比較的高速に動作する信号処理部の誤動作を発生させる場合がある。これは画像内の特定な位置に発生する、ランダムノイズとして観測されることがある。本発明は、上記課題を解決する手段を提供するものである。本発明の光電変換装置は、複数の画素と、前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、前記画素からのアナログ信号をデジタル信号に変換する複数のA/D変換回路と、前記A/D変換回路からのデジタル信号を順次受け、所定の信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、前記画素駆動部のデジタル回路には第1電圧と前記第1電圧と値の異なる第2電圧とが供給され、前記信号処理部のデジタル回路には第3電圧と前記第3電圧と値の異なる第4電圧とが供給され、前記画素駆動部のデジタル回路に第1電圧を供給する第1導電体の主たる部分と前記信号処理部のデジタル回路に第3電圧を供給する第2導電体の主たる部分とが分離されていることを特徴とする。本発明によれば、例えば、ランダムノイズを抑制することができる。添付の図面を参照しつつ本発明の実施形態を以下に説明する。図面を通じて同一の構成要素は同一の参照符号を付して重複する説明を省略する。第1実施例図1を用いて本発明の第1の実施例に係る光電変換装置100の概略構成を説明する。図1は光電変換装置の概略構成を説明することを目的としており、実際の半導体基板上の配置を示すものではない。実際は画素アレイの面積がチップ面積の大半を占める場合が多い。したがって画素アレイ外部にある周辺回路は互いに近接して配される。光電変換装置100は例えばCMOSイメージセンサであり、被写体像を示す入射光を光電変換素子により光電変換し、光電変換により得られた電気信号をデジタルデータとして外部に出力する。光電変換装置100は複数の画素111が行列状に配置された画素アレイ110を備えうる。図1では簡単のために4つの画素111を示しているが、画素111の個数はこれに限られず、より多くの画素を有しうる。各画素111において光電変換装置100への入射光がアナログ信号へ光電変換される。光電変換装置100はさらに垂直走査回路140を備えうる。垂直走査回路140はデジタル回路を有する。デジタル回路とは入力がデジタル信号で出力もデジタル信号となる回路である。垂直走査回路140は画素行ごともしくは複数画素行ごとに配置された行選択線112に駆動信号を順次もしくはランダムに供給する。したがって垂直走査回路140は画素駆動部である。画素駆動部にはシフトレジスタ、デコーダを用いることができ、これらがデジタル回路にあたる。後述するが画素駆動部が有するデジタル回路には第1電圧と第1電圧よりも低い第2電圧が供給される。行選択線112に駆動パルス信号が供給されると、対応する画素行に含まれる各画素111からアナログ信号が列信号線113に読み出される。本実施形態では、画素アレイ110からのアナログ信号として、画素111のリセットレベルの信号であるノイズ信号と、光電変換により発生した電荷に応じた信号にノイズ信号が重畳した画素信号以下画素信号とが読み出される場合を扱う。画素信号からノイズ信号を除去することでノイズが低減された信号を得ることができる。光電変換装置100はさらに、列信号線113ごとに増幅回路120およびA/D変換器130を備えうる。増幅回路120は列信号線113を介して画素111から出力されたアナログ信号を増幅してA/D変換器130へ供給する。A/D変換器130は入力されたアナログ信号をデジタルデータに変換する。光電変換装置100はさらに、ランプ信号生成部170およびカウンタ180を備えうる。ランプ信号生成部170はランプ信号Vrampを生成し、ランプ信号線171を通じて各A/D変換器130に供給する。カウンタ180はカウントデータ線181を通じてカウント値Cntを各A/D変換器130に供給する。カウンタ180として例えばグレイカウンタやバイナリカウンタを用いてもよく、カウンタ180はアップダウン機能を有してもよい。本実施形態では複数のA/D変換器130が、ランプ信号生成部170およびカウンタ180を共有する例を扱うが、A/D変換器130ごとにこれらの構成要素を有してもよい。光電変換装置100はさらに、水平走査回路150および信号処理部190を備えうる。水平走査回路150はA/D変換器130が出力するデジタルデータを列ごとにデジタル信号線191、192に順次出力する。デジタル信号線191、192に転送されたデジタルデータは信号処理部190に供給される。信号処理部190はA/D変換回路からのデジタル信号を順次受け、所定の信号処理を行う。信号処理部190はデジタル回路を有する。デジタル回路は、デジタル信号が入力されデジタル信号を出力する回路である。本例ではAND回路、NOT回路等のロジック回路がデジタル回路を構成する。本実施形態では、デジタル信号線191、192に、それぞれノイズ信号を表すデジタルデータと画素信号を表すデジタルデータとが順次読み出される。信号処理部190は、例えば、画素信号を表すデジタルデータからノイズ信号を表すデジタルデータを減算して、有効な画素値を外部に出力する。光電変換装置100はさらに、出力部193を有する。出力193は信号処理部190からの信号を単にバッファするような構成を用いることができる。もしくは信号処理部190とともにLVDSLowVoltageDifferentialSignalingに適合するような信号処理をしてもよい。光電変換装置100はさらに、上述の各構成要素にパルス信号を供給して光電変換装置100の動作を制御するタイミング制御部194を備えうる。図1ではタイミング制御部194から各構成要素へパルス信号を送信するための信号線を図示していない。タイミング制御部194から供給されるパルス信号については後述のタイミング図を用いて詳細に説明する。パッド195は外部から第1電圧VDDが供給されるパッドである。パッド196は第2電圧GNDが供給されるパッドである。第1電圧VDDは第2電圧GNDよりも高い電圧である。例えば、第1電圧VDDとしては、5V、3.3V、1.8Vである。例えば第2電圧GNDは0Vである。これらの電圧は実回路に供給される段階でレベルシフト回路等を介することで電圧が変化していてもよい。しかし、第1電圧VDDと第2電圧GNDの大小関係は変わらない。パッド197は出力部193を介して出力された信号を外部へ出力するための出力パッドである。パッド198はタイミング制御部194が外部からの制御信号を受けるための入力パッドである。本実施例の光電変換装置は複数の画素と画素駆動部と複数のA/D変換回路と信号処理部とが同一半導体基板に配される。第1導電体1001は少なくとも垂直走査回路140のデジタル回路に第1電圧を供給する。第2導電体1002は少なくとも垂直走査回路140のデジタル回路に第1電圧よりも低い第2電圧を供給する。第3導電体1003は少なくとも信号処理部190のデジタル回路に第3電圧を供給する。第4導電体1004は少なくとも信号処理部190のデジタル回路に第3電圧よりも低い第2電圧を供給する。ここでは、第1電圧と第3電圧は同じ値であり、第2電圧と第4電圧は同じ値である。したがって互いに電圧が供給されるパッドは共通となっている。これらの値は異ならせてもよいが、大小関係はこの関係となるようにする。本実施形態では光電変換装置100が増幅回路120を含むことによって、A/D変換器130で発生するノイズの影響を軽減できる。しかしながら、光電変換装置100は増幅回路120を含まずに、画素111からのアナログ信号が列信号線113を介して直接にA/D変換器130へ供給されてもよい。また、図1に示す例では画素アレイ110の一方の側に増幅回路120、A/D変換器130および水平走査回路150が配置されるが、これらの構成要素が画素アレイ110の両側に配置されて、画素列ごとに何れか一方の側の構成要素に振り分けられてもよい。続いて、図2および図3の等価回路図を用いて光電変換装置100に含まれる画素111および増幅回路120の概略構成の一例を説明する。画素111および増幅回路120は画素111の画素値を算出するためのアナログ信号をA/D変換器130に供給できれば如何なる構成であってもよい。画素111は光電変換を行う光電変換素子として機能するフォトダイオード114および複数のトランジスタを含む。フォトダイオード114は転送部である転送スイッチ115を介してフローティングディフュージョンFDに接続される。フローティングディフュージョンFDは、リセットスイッチ116を介して画素電源線118に接続されるとともに、増幅トランジスタ117のゲートに接続される。増幅トランジスタ117は画素増幅部として機能し得る。画素増幅部の入力ノードはFD及びこれに電気的に接続された増幅トランジスタ117のゲートである。画素増幅部の入力ノードに転送スイッチ115を介してフォトダイオード114の電荷が転送される。増幅トランジスタ117のドレインは画素電源線118に接続され、増幅トランジスタ117のソースは列信号線113に接続される。リセットスイッチ116のゲートは、行制御線112の1つ、リセット線PRESに接続される。また、転送スイッチ115のゲートは、行制御線の1つ、転送線PTXに接続される。画素電源線118は、パルスPVSELで駆動される電源選択スイッチ119によって、VRESH、またはVRESHよりも低電圧であるVRESLに接続される。リセットスイッチ116の動作と、電源選択スイッチ119の動作の組み合わせによって、読みだす画素行の選択または非選択の設定を行うが、詳細は後述する。このタイプの画素回路は、増幅トランジスタ117のソースと列信号線113の間にスイッチを設けるタイプの画素回路に比べて、単位画素中のトランジスタ数が削減できるので、微細な画素を実現するのに好適である。画素回路はこれに限られるものではないが好ましくは画素内で信号を増幅する機能を有する構成がよい。増幅回路120は、図3に図示する回路素子を含み、反転アンプを構成する。増幅器121の反転入力端子はクランプキャパシタCoを介して列信号線113に接続される。クランプキャパシタと列信号線113との間にスイッチを設けてもよい。増幅器121の非反転入力端子には基準電圧となる電圧VC0Rが供給される。増幅器121の出力端子はA/D変換器130に直接もしくはスイッチ等を介して接続される。また、増幅器121の反転入力端子と出力端子との間には帰還キャパシタCfおよび列アンプリセットスイッチ122が並列に接続される。このような構成により、増幅回路120は列信号線113を介して入力された信号をクランプキャパシタCoと帰還キャパシタCfとの容量値の比で増幅して出力する。帰還キャパシタを互いに並列な複数のキャパシタで構成することでゲイン可変の構成とすることもできる。続いて、図4の等価回路図を用いて図1のA/D変換器130の概略構成を説明する。A/D変換器130は入力端子IN、出力端子OUTN、出力端子OUTS、比較器131およびラッチ回路132、133を備えうる。入力端子INには列信号線113を介してアナログ信号が入力される。比較器131は印加された入力電圧と比較対象の閾値電圧とを比較し、その比較結果に応じたレベルの出力信号CMPOを出力する。A/D変換器に130には、さらに、比較器131の出力信号CMPOに応じて、デジタルデータを記憶する4つのラッチ回路LNW、LNR、LSW、LSRが設けられている。ラッチ回路LNWはAD変換後のデジタル信号を保持する第1メモリとして機能し得る。ラッチ回路LNWのD入力とラッチ回路LSWのD入力とはともにカウント信号線181に接続される。ラッチ回路LNWのG入力は、比較回路131の出力CMPOと制御信号PMSELNを入力とするANDゲートの出力線に接続される。ラッチ回路LSWのG入力は、比較回路131の出力CMPOと制御信号PMSELSを入力とするANDゲートの出力線に接続される。ラッチ回路LNWのQ出力はラッチ回路LNRのD入力に接続され、ラッチ回路LSWのQ出力はラッチ回路LSRのD入力に接続される。ラッチ回路LNRのG入力とラッチ回路LSWのG入力とはともに制御線PMTXに接続される。ラッチ回路LNRのQ出力は出力端子OUTNに接続され、ラッチ回路LSRのQ出力は出力端子OUTSに接続される。ラッチ回路LSR、LNRは第1メモリからのデータ出力を入力とし、信号処理部190に対してデータを出力する第2メモリとして機能する。図5を用いて、図1の光電変換装置の動作を説明する。図5の時刻t0~t0‘は、ある一行添え字として1で示す行に含まれる画素111の信号がA/D変換器130でデジタル信号に変換され、信号処理部190に伝達されるまでの動作を示すタイミング図である。以下のパルス図ではハイレベルで各スイッチが導通することとする。まず時刻t0において、行選択パルスPVSELがハイレベル以下Hと略する。また、ローレベルは以下Lと略するとなり、画素電源線118に電圧VRESHが供給される。時刻t0~t1の期間、画素リセットパルスPRESがHとなり、画素リセットスイッチ116によって、画素111のフローティングディフュージョンFDが電圧VRESHにリセットされる。その他の行添え字として、2で示す行、およびその他全ての行は、t13~t14の期間と等価なタイミングで、あらかじめFDが電圧VRESLに設定されているが、これについては後述する。図示されていない列信号線113に接続されている定電流源と、列信号線113に接続される全ての行の画素によって、ソースを共通とした、他入力のソースフォロワ回路を形成している。画素の増幅トランジスタ117がN型のトランジスタであるため、ゲートの電位が最も電位の高い入力となっている添え字1で示す行の出力が、優先して列信号線113に出力される。増幅トランジスタ117がP型のトランジスタであれば逆の関係となり、選択を行なう行のFDに供給される電圧は他の行に比べて相対的に低い電圧となる。一方、画素111のリセット状態に対応した出力以下、画素リセットレベルと呼ぶが、列信号線113に出力されている時刻t0~t2の期間、列アンプリセットパルスPC0RがHとなり、上記の画素リセットレベルをクランプする。この時の列アンプ121の出力を、以下Nレベルと呼ぶ。つづいて時刻t2~t5の期間は、Nレベルをアナログ入力として、A/D変換器130において、対応するデジタル信号に変換する。これを以下N変換と呼ぶ。時刻t2~t3において、コンパレータリセットパルスPCMPOがHとなり、列アンプから出力されるNレベルと、ランプ信号生成部で生成される基準電圧以下ランプリセットレベルと呼ぶの差電圧をクランプする。その後、いったんランプ信号は、ランプリセットレベルより所定電圧低いレベルに下がり、時刻t3~t5の間、一定の傾きで上昇する。時刻t4において、Nレベルと、ランプ信号が一致すると、コンパレータ出力CMPOはLからHに変化する。一方、カウンタ180から供給されるカウンタ信号は、時刻t3~t5において、時刻t3からの時間を計測している。本実施例では4ビットのグレイカウンタを用いているが、これに限らない。時刻t4においてコンパレータ出力がLからHとなると、Nレベルに対応するカウンタ信号が、ラッチLNWにラッチされる。時刻t5においてN変換が終了する。続いて、時刻t6~t7の期間、画素転送パルスがHとなり、フォトダイオードPDから入射光量に応じた光電荷が読み出され、画素リセットレベルに光電変換出力が重畳したレベルが、列信号線113に読みだされる。すると、増幅回路120において反転増幅された出力が、A/D変換器130に入力される。このときの列アンプ出力を、以下Sレベルと呼ぶ。時刻t8~t10の期間、時刻t3~t5と同様に、A/D変換が実行されるが、変換されるアナログ信号は、Sレベルであることが異なり、以下S変換と呼ぶ。S変換中時刻t9において、Sレベルに対応するカウンタ信号が、ラッチLSWにラッチされ、時刻t10において、S変換は終了する。最後に、時刻t11~t12の期間、メモリ転送パルスPMTXがHとなり、ラッチLNWおよびラッチLSWのデジタルデータが、ラッチLNR、ラッチLSRに転送される。ラッチLNR、LSRに格納された、一行分のデジタルデータは、時刻t13~t16の間、水平走査回路150により出力される選択信号PH1、PH2に従って、デジタル信号線191、192を介して、信号処理部190に順次入力される。そして、信号処理部においてN変換値とS変換値の差分演算がされ、光電変換出力として、光電変換装置外に出力される。一方、時刻t11において、PVSELがHからLとなり、電源選択スイッチ119によって、画素電源線に電圧VRESLが供給される。かつt13~t14において、全行のPSELがHとなると、全行のリセットスイッチがオンとなり、FDの電圧は電圧VRESLに設定される。この動作により、画素アレイ110のどの行も選択されていない状態となる。同様に、次行添え字2で示すが、垂直走査回路120によって選択され、同じ読み出し動作が行われ、画素アレイを一通り走査し終わることで、一枚の画像出力が出力される。ここで注目すべき期間は、時刻t13~t14の期間である。この期間、画素アレイを駆動する垂直走査回路140内において、全行のリセットパルスPRESが一斉にHとなる同時スイッチングが行われる。ここでの全行とは少なくとも読出し領域に含まれる全画素行、つまり全画素である。光電変換装置を撮像装置として用いる場合には読み出し領域は撮像領域に該当し、画角などにより面積等が適宜変化する領域である。信号処理部190は、デジタル信号線191、192から入力される高速のデジタル信号を、減算するなどの信号処理を行っている。従来の光電変換装置では、リセットパルスの立上り、立下りのタイミングで、外部に出力される信号にノイズが混入していた。これは、上記タイミングで多数の素子に電流が流れることで、電圧供給配線の電位変動が生じ、これが主に信号処理部119に影響を及ぼす場合があるためである。本実施例の光電変換装置は、このようなノイズを低減することが可能となる。なぜならば、垂直走査回路140と、信号処理部190とに電圧を供給する導電体の主たる部分が分離されているためである。詳細な導電体のパターンの一例を図10に示す。垂直走査回路140と信号処理部190に電圧を供給している導電体の平面パターンを示している。ここでは垂直走査回路140、信号処理部190のそれぞれに対し、値の異なる二つの電圧が供給されている。第1電圧と第1電圧よりも低い第2電圧である。以下では導電体を配線として説明する。第1電圧、第2電圧共に少なくとも二つの配線層を介して電圧入力パッドから各回路に電圧が供給される。まず第1電圧の方から説明する。第1入力パッド200に第1電圧もしくは第1電圧に準ずる電圧が供給される。第1入力パッド200は第3配線層により構成することができる。第1入力パッド200から不図示のプラグを介して第3配線層よりも下層の第2配線層に配される配線221aに電圧が伝達される。配線221aは図面上方向に延びて配され信号処理部190に第1電圧を供給する。また第1電圧は垂直走査回路140にも供給される。配線221aは、第2配線層の下層の第1配線層に配された配線220aにプラグを介して電気的に接続される。配線220aは図面横方向に伸びて配される。そして配線220aはプラグを介して第2配線層に配された配線221cに電気的に接続される。配線221cは図面上方向に延びて配され、垂直走査回路140と電気的に接続される。配線221a、配線221cが第1入力パッド200から各回路へ電圧を伝達する導電体の主たる部分を構成している。配線221a、221cは好ましくは互いに平行に配されるのがよい。この主たる部分が電気的に分離されている。電気的に分離された状態の一例としては配線221a、221cの間に絶縁体を配する例が挙げられる。通常であれば、所定の電圧を供給する配線はできるだけ幅を広げて抵抗を下げる。図10の構成においても配線221a、221cをまとめて一つの配線として幅を広げたほうが抵抗が低くなり電圧降下の影響も小さくなる。しかしながら本発明においては上述した新規な課題を見出したためあえて電圧を伝達する主たる部分にあたる配線を分離する。ここで電圧を伝達する主たる部分とは、パッドから各回路素子間の距離の60以上を占める部分である。電圧を伝達する主たる部分を、パッドから各回路素子間の距離の80以上を占める部分としてこれらを分離すると更に好適である。つまり言い換えると入力パッドから各回路までの距離の60以上が分離されているともいえる。第2電圧に関しても基本的には同様である。第2入力パッド201に第2電圧もしくは第2電圧に準ずる電圧が供給される。第2入力パッド201は第3配線層により構成することができる。第2入力パッド201から不図示のプラグを介して第3配線層よりも下層の第2配線層に配される配線221dに電圧が伝達される。配線221dは図面上方向に延びて配され垂直走査回路140に第2電圧を供給する。また第2電圧は信号処理部190にも供給される。配線221dは、第2配線層の下層の第1配線層に配された配線220bにプラグを介して電気的に接続される。配線220bは図面横方向に伸びて配される。そして配線220bはプラグを介して第2配線層に配された配線221bに電気的に接続される。配線221bは図面上方向に延びて配され、信号処理部190と電気的に接続される。配線221b、配線221dが第2入力パッド201から各回路へ電圧を伝達する導電体の主たる部分を構成している。配線221b、221dは好ましくは互いに平行に配されるのがよい。この主たる部分が電気的に分離されている。つまり配線221b、221dの間には絶縁体が配されている。通常であれば、所定の電圧を供給する配線はできるだけ幅を広げて抵抗を下げる。図10の構成においても配線221b、221dをまとめて一つの配線として幅を広げたほうが、抵抗が低くなり電圧降下の影響も小さくなる。しかしながら本発明においては上述した新規な課題を見出したためあえて配線を分離しているのである。上述した例では同一配線層で電圧を伝達する主たる部分を構成している。しかしながら配線層の数に余裕があれば、異なる配線層に配してもよい。具体的には配線221aと配線221cとを異なる配線層に配する。もしくは配線221bと配線221dとを異なる配線層に配する。図11に、垂直走査回路140と信号処理部190の一部の断面図を示す。まず垂直走査回路140に関して説明する。N型半導体基板210の表面側に、P型ウェル211aが配されている、さらにP型ウェル211aに包含されるように、N型ウェル212aが配されている。P型ウェル211aにはN型トランジスタが配され、N型ウェル212aにはP型トランジスタが配される。以下ではトランジスタとしてMOSトランジスタを例にとり説明を行なう。P型ウェル211aにはNMOSトランジスタ214aが、N型ウェル212aにはPMOSトランジスタ213aがそれぞれ配されている。P型半導体領域215aはPMOSトランジスタ213aのソースもしくはドレインである。N型半導体領域216aはN型ウェル212aに第1電圧を供給するための半導体領域である。P型半導体領域217aはPウェル211aに第2電圧を供給するための半導体領域である。次に信号処理部190に関して説明する。N型半導体基板210の表面側に、P型ウェル211bが配されている、さらにP型ウェル211bに包含されるように、N型ウェル212bが配されている。P型ウェル211bにはNMOSトランジスタ214bが、N型ウェル212bにはPMOSトランジスタ213bがそれぞれ配されている。P型半導体領域215bはPMOSトランジスタ213bのソースもしくはドレインである。N型半導体領域216bはNウェル212bに第1電圧を供給するための半導体領域である。P型半導体領域217aはPウェル211aに第2電圧を供給するための半導体領域である。このようにN型ウェルおよびP型ウェルが、垂直走査回路140と信号処理部190で独立して設けられている。垂直走査回路のデジタル回路を構成するP型トランジスタが配されるウェルを第1のN型ウェル、N型トランジスタが配されるウェルを第1のP型ウェルとする。そして信号処理部190のデジタル回路を構成するP型トランジスタが配されるウェルを第2のN型ウェル、N型トランジスタが配されるウェルを第2のP型ウェルとする。この時第1のN型ウェルと第1のN型ウェルとが分離され、第2のP型ウェルと第2のP型ウェルとが分離されている。ウェル同士が分離されている状態の一例としては、それぞれのウェル間に反対導電型のウェルが配されている状態をいう。このような構成とすることで半導体基板中を介したノイズ伝播が抑制されるため、誤動作防止にはさらに効果的である。このことにより、垂直走査回路140と信号処理部190に対して第1電圧を供給する導電体間の共通インピーダンスが小さいため、垂直走査回路140において発生した電圧変動の信号処理部190への影響を低減できる。もしくは垂直走査回路140と信号処理部190に対して第2電圧を供給する導電体間の共通インピーダンスが小さいため、垂直走査回路140において発生した電圧変動の信号処理部190への影響を低減できる。本実施例においては第1電圧を伝達する導電体、第2電圧を伝達する導電体の両者を分離した。しかしながらいずれか一方をやることでも本発明の効果を得ることはできる。なお、導電体を分離する際には、前述の共通インピーダンスを1Ω以下にすることが望ましい。また、光電変換装置の面積が大きくなることが許容されるならば、電源パッド200およびグラウンドパッド201を、垂直走査回路140と、信号処理部190に対して、独立に設けてもよい。なお、本発明の効果は、水平走査回路の走査レートが約70MHz以上になると顕著になる。言い換えると、信号処理部での処理後の信号を外部に70MHz以上の周波数で読み出すモードを有している場合に好適である。また、水平走査回路150は、信号処理部190と協調して同一レートで動作することから、信号処理部190と第1電圧、第2電圧を伝達する導電体を分離しない方が望ましい。もしくは分離するとしても分離する領域の面積は小さい方がよい。共通インピーダンスで言うならば、水平走査回路150と信号処理部190とに第1電圧を供給する導電体間の共通インピーダンスが、垂直走査回路140と信号処理部190とに第1電圧を供給する導電体間の共通インピーダンスよりも小さい。この関係は第2電圧においても同様である。出力部193においても同様である。出力部193と信号処理部190とに第1電圧を供給する導電体間の共通インピーダンスが、垂直走査回路140と信号処理部190とに第1電圧を供給する導電体間の共通インピーダンスよりも小さい方が好ましい。この関係は第2電圧においても同様である。第2実施例図6を用いて、本発明の第2の実施例に係わる光電変換装置の概略構成について説明する。本実施例は第1実施例と多くの点で類似しているが、A/D変換器130に第1電圧を供給する導電体の主たる部分が信号処理部に第1電圧を供給する導電体の主たる部分と分離されている点が異なる。第2電圧を供給する導電体においても同様である。加えて、A/D変換器130内のラッチLNW、LSWに初期値を書き込む機能が追加されている。ここでの初期値はA/D変換器130のフルスケール以上の値である。図7に本実施例のA/D変換器130の構成を示す。初期化パルスPMINTと比較器131から出力のORをとったものが、ラッチLNW、LSWのG入力に供給される。PMINTを入力するとともに、カウンタより所定の値を出力することで、ラッチLNW、LSWに初期値を書き込むことができる。例えば、A/D変換器のフルスケールを超えるアナログ入力が入力された際にはオーバーフロー状態となる。しかしながら本実施例の構成によれば、A/D変換値のフルスケールもしくはフルスケールを超える値を初期値として書き込むことができる。このことにより、A/D変換器がオーバーフローした場合にも適切な信号を出力することができる。図9は、本実施例の光電変換装置を駆動するタイミング図である。特筆すべきは、第1の実施例に対して、初期化パルスPMINTが追加となっており、時刻t15~t16において、全列のラッチLSW、LNWに対して略同時に初期化動作が行われている点である。ここで略同時としているのは配線抵抗等でのパルス遅延を含む意味である。このとき、一方でデジタル信号線191、192によって、信号処理部190に対してデジタル信号が順次転送され、信号処理部190は減算など所定の信号処理を実行している。このため、時刻t15~t16において、信号処理部190においてノイズが混入する可能性がある。しかしながら、本実施例の光電変換装置においては、A/D変換器130に第1電圧、第2電圧を供給する導電体の主たる部分と、信号処理部190に第1電圧、第2電圧を供給する導電体の主たる部分どうしが分離されている。この分離は実施例1と同様に共通インピーダンスで1Ω以下である。なお、A/D変換器130において、第1電圧を供給する導電体及び第2電圧を供給する導電体自体に大きな電位変動が発生している場合に、デジタル信号線191、192を介して伝達されるデジタル信号自体にノイズが混入してしまう。これに対して、ラッチLNR、LSRからの出力を差動で伝送し、信号処理部190の前段で、センスアンプによってシングルエンドのデジタル信号に変換してもよい。このような形態をとることで、デジタル信号自体にのるノイズも実効的に除去することができる。なお、センスアンプに第1電圧及び第2電圧を供給する導電体の主たる部分は、信号処理部190に第1電圧及び第2電圧を供給する導電体の主たる部分と分離しない方がよい。共通インピーダンスで言うならば少なくとも1Ω以上である。図12に本実施例の導電体のパターンを示す。図10と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。ここではA/D変換器130、垂直走査回路140、カウンタ180、信号処理部190に第1電圧及び第1電圧よりも低い第2電圧を供給する導電体のパターンを抜き出して示している。配線221eは第2配線層で形成されている。配線221eは第1電圧をカウンタ180に伝達する導電体の主たる部分を構成する。配線221fは第2配線層で形成されている。配線221fは第2電圧をカウンタ180に伝達する導電体の主たる部分を構成する。配線221gは第2配線層で形成されている。配線221gは第1電圧をAD変換器130に伝達する導電体の主たる部分を構成する。配線221hは第2配線層で形成されている。配線221hは第2電圧をAD変換器130に伝達する導電体の主たる部分を構成する。配線221gが配線221bと分離されており、配線221hが配線221aと分離されている。本例では図示しないが実施例1と同様に各回路を構成するP型トランジスタが配されるN型ウェル同士が分離されていると更に好ましい。更に各回路を構成するN型トランジスタが配されるP型ウェル同士が分離されていると好ましい。具体的に言えば、画素駆動部のデジタル回路は、複数の第1のP型トランジスタと複数の第1のN型トランジスタとを含んで構成される。そして複数の第1のP型トランジスタが配される第1のN型ウェルには第1電圧が供給され、複数の第1のN型トランジスタが配される第1のP型ウェルには第1電圧よりも低い第2電圧が供給されている。そして、信号処理部のデジタル回路は、複数の第2のP型トランジスタと複数の第2のN型トランジスタとを含んで構成される。複数の第2のP型トランジスタが配される第2のN型ウェルには第1電圧が供給され、複数の第2のN型トランジスタが配される第2のP型ウェルには第2電圧が供給される。そして、A/D変換回路は、複数の第3のP型トランジスタと複数の第3のN型トランジスタとを含んで構成される。複数の第3のP型トランジスタが配される第3のN型ウェルには第1電圧が供給され、複数の第3のN型トランジスタが配される第3のP型ウェルには第2電圧が供給される。このような構成において、前記第1のN型ウェルと前記第2のN型ウェルと前記第3のN型ウェルとが互いに分離される。そして、第1のP型ウェルと前記第2のP型ウェルと前記第3のP型ウェルとが互いに分離された構成である。このような構成にすればノイズの低減効果を高めることができ更に好適である。本実施例の光電変換装置によれば、ノイズを低減することが可能となり、且つ、A/D変換器130がオーバーフロー状態でも適切なデジタルデータを出力することができ、より使用条件の広い光電変換装置が実現できる。以上具体的な実施例を挙げて本発明の説明を行ったが、本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。デジタル回路間の電圧変動により生じるノイズが存在すれば、その部分の導電体を分離すればよいのである。したがって、実施例1の構成に追加して実施例2の構成を用いてもよいし、各々を単独で用いたとしても効果はある。信号処理も様々なものが考えられ、デジタル回路間の電圧変動により生じるノイズが存在する構成であれば適用することができる。