"低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、前記第7の工程と、前記第8の工程との間に、前記第7の工程でマスクとした前記絶縁膜を除去する第10の工程と、を含み、前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする半導体素子の製造方法。低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、を含み、前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする半導体素子の製造方法。前記第8の工程は、表面にレジストを形成する工程と、該レジストを選択的に開口させる工程と、異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする請求項1または2に記載の半導体素子の製造方法。前記低抵抗半導体基板の主面の面方位は、100面に等価な面であり、オリエンテーションフラット面の面方位は、100面に等価な面であることを特徴とする請求項1~3のいずれか一つに記載の半導体素子の製造方法。前記第4の工程は、トレンチ側壁の面方位が100面に等価な面に平行になるように前記トレンチを形成することを特徴とする請求項1~4のいずれか一つに記載の半導体素子の製造方法。前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項1~5のいずれか一つに記載の半導体素子の製造方法。前記第5の工程は、エピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項6に記載の半導体素子の製造方法。前記第4の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする請求項5に記載の半導体素子の製造方法。前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項8に記載の半導体素子の製造方法。前記第5の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項8または9に記載の半導体素子の製造方法。前記第8の工程は、前記第1のアライメントマークよりも深くなるように前記第2のアライメントマークを形成することを特徴とする請求項1~10のいずれか一つに記載の半導体素子の製造方法。前記第7の工程は、異方性のエッチングにより前記第2導電型半導体層をエッチングすることを特徴とする請求項1~11のいずれか一つに記載の半導体素子の製造方法。前記第7の工程は、等方性のエッチングにより前記第2導電型半導体層をエッチングし、前記第2導電型半導体層の表面の突起部を露出させ、その状態でオーバーエッチングを行うことを特徴とする請求項1~11のいずれか一つに記載の半導体素子の製造方法。前記第9の工程は、前記第2のアライメントマークが残る程度に研磨することを特徴とする請求項1~13のいずれか一つに記載の半導体素子の製造方法。前記第9の工程は、前記第1のアライメントマークが消失するまで研磨することを特徴とする請求項14に記載の半導体素子の製造方法。前記第9の工程は、前記第1のアライメントマークが残る程度に研磨することを特徴とする請求項14に記載の半導体素子の製造方法。低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングしてアライメントマークを形成する第2の工程と、前記アライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜の研磨後に残った厚さ分だけ、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層の露出面をエッチングする第7の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜を除去する第8の工程と、熱処理を行って、前記第8の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第9の工程と、前記第9の工程で半導体表面に生成した酸化膜を除去する第10の工程と、を含み、前記第9の工程と、前記第10の工程との間に、前記第9の工程で半導体表面に生成した前記酸化膜の一部を除去し、前記第1導電型半導体層の、アライメントマークの形成領域を露出させる第11の工程と、前記第11の工程で一部が除去された前記酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第12の工程と、をさらに有することを特徴とする半導体素子の製造方法。低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングしてアライメントマークを形成する第2の工程と、前記アライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとし、かつ該絶縁膜が研磨終了時に前記第3の工程における前記絶縁膜の形成時の厚さよりも薄い厚さで残るように、該絶縁膜および該絶縁膜上の前記第2導電型半導体層を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜を除去する第7の工程と、を含むことを特徴とする半導体素子の製造方法。前記第7の工程の後に、熱処理を行って、該第7の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第8の工程と、前記第8の工程で半導体表面に生成した酸化膜を除去する第9の工程と、をさらに有することを特徴とする請求項18に記載の半導体素子の製造方法。前記第8の工程と、前記第9の工程との間に、前記第8の工程で半導体表面に生成した酸化膜の一部を除去し、前記第1導電型半導体層の、アライメントマークの形成領域を露出させる第10の工程と、前記第10の工程で一部が除去された酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第11の工程と、をさらに有することを特徴とする請求項19に記載の半導体素子の製造方法。しかしながら、上記特許文献9に開示された方法では、半導体基板に異なる幅のトレンチを形成して埋め込みエピタキシャル成長を行うと、基板表面の凹凸が大きくなるため、酸化膜をパターニングする際に、レジストむらが発生しやすい。そのため、設計寸法通りに加工することができず、アライメントマークの深さが変わってしまうことがある。アライメントマークが設計寸法よりも浅い場合には、基板表面を研磨したときに、アライメントマークを明確に残すことができないという問題点がある。この発明は、上述した従来技術による問題点を解消するため、半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させることにより、並列pn接合構造を形成するにあたって、基板表面を平坦化した後にマスク合わせ用のアライメントマークを明確に残すことができる半導体素子の製造方法を提供することを目的とする。また、上述した従来技術による問題点を解消するため、レジストむらが発生するのを防ぐことができる半導体素子の製造方法を提供することを目的とする。上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、前記第7の工程と、前記第8の工程との間に、前記第7の工程でマスクとした前記絶縁膜を除去する第10の工程と、を含み、前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする。上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、を含み、前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第8の工程は、表面にレジストを形成する工程と、該レジストを選択的に開口させる工程と、異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記低抵抗半導体基板の主面の面方位は、100面に等価な面であり、オリエンテーションフラット面の面方位は、100面に等価な面であることを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第4の工程は、トレンチ側壁の面方位が100面に等価な面に平行になるように前記トレンチを形成することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第5の工程は、エピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第4の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第5の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第8の工程は、前記第1のアライメントマークよりも深くなるように前記第2のアライメントマークを形成することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第7の工程は、異方性のエッチングにより前記第2導電型半導体層をエッチングすることを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第7の工程は、等方性のエッチングにより前記第2導電型半導体層をエッチングし、前記第2導電型半導体層の表面の突起部を露出させ、その状態でオーバーエッチングを行うことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第9の工程は、前記第2のアライメントマークが残る程度に研磨することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第9の工程は、前記第1のアライメントマークが消失するまで研磨することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第9の工程は、前記第1のアライメントマークが残る程度に研磨することを特徴とする。この発明によれば、半導体表面のミラー研磨を行う前に第2のアライメントマークを形成することにより、ミラー研磨後に第2のアライメントマークが残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、この発明によれば、トレンチ内にエピタキシャル成長した第2導電型半導体層のエッチバックを行うことにより、ミラー研磨前の半導体表面の段差が小さくなる。それによって、ミラー研磨時の研磨量を少なくすることができるので、ミラー研磨時間を短縮することができ、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性も向上する。さらに、この発明によれば、第2導電型半導体層のエッチバック後に、その第2導電型半導体層の表面を保護した状態で第2のアライメントマークを形成することにより、第2のアライメントマークの深さを自由に変更することができる。それによって、ミラー研磨時の研磨量のばらつきを許容し得る範囲が広くなる。すなわち、ミラー研磨時の研磨量のばらつきが大きくなると、第2のアライメントマークの深さにばらつきが生じるが、その場合でも、その後の半導体素子を製造する工程においてマスク合わせを行うことができる程度のアライメントマークを残すことができる。また、ミラー研磨の各バッチ処理において研磨条件を一定にしても、各バッチ間に研磨量の差が生じるが、その差の許容範囲が広くなるので、各バッチ間の研磨量の差を許容することができる。また、この発明によれば、最終的なアライメントマークの深さは、第2のアライメントマークを形成した後に行うミラー研磨の研磨量に依存するので、その研磨量を調整することによって任意の深さのアライメントマークを残すことができる。また、この発明によれば、トレンチ形成時にマスクとした前記絶縁膜を研磨ストッパとして研磨を行うことによって表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。また、この発明によれば、等方性エッチングにより第2導電型半導体層のエッチバックを行うことにより、第2導電型半導体層のエピタキシャル成長時に形成される突起部が小さくなるので、異方性エッチングでエッチバックを行う場合よりもその突起部を小さくすることができる。それによって、ミラー研磨時の研磨量が少なくなり、ミラー研磨時間を短縮することができるので、製造コストが低減するとともに、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上する。さらに、この発明によれば、ミラー研磨時に第1のアライメントマークを研磨終了タイミングの指標として用いることができるので、適当な研磨量でミラー研磨を終わらせることができる。また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングしてアライメントマークを形成する第2の工程と、前記アライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜の研磨後に残った厚さ分だけ、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層の露出面をエッチングする第7の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜を除去する第8の工程と、熱処理を行って、前記第8の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第9の工程と、前記第9の工程で半導体表面に生成した酸化膜を除去する第10の工程と、を含み、前記第9の工程と、前記第10の工程との間に、前記第9の工程で半導体表面に生成した前記酸化膜の一部を除去し、前記第1導電型半導体層の、アライメントマークの形成領域を露出させる第11の工程と、前記第11の工程で一部が除去された前記酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第12の工程と、をさらに有することを特徴とする。また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングしてアライメントマークを形成する第2の工程と、前記アライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとし、かつ該絶縁膜が研磨終了時に前記第3の工程における前記絶縁膜の形成時の厚さよりも薄い厚さで残るように、該絶縁膜および該絶縁膜上の前記第2導電型半導体層を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜を除去する第7の工程と、を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第7の工程の後に、熱処理を行って、該第7の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第8の工程と、前記第8の工程で半導体表面に生成した酸化膜を除去する第9の工程と、をさらに有することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第8の工程と、前記第9の工程との間に、前記第8の工程で半導体表面に生成した酸化膜の一部を除去し、前記第1導電型半導体層の、アライメントマークの形成領域を露出させる第10の工程と、前記第10の工程で一部が除去された酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第11の工程と、をさらに有することを特徴とする。この発明によれば、第2導電型半導体層を研磨する際の研磨ストッパとした絶縁膜を除去した後に、この絶縁膜の下の半導体を研磨しないので、深いトレンチを形成する前に形成したアラインメントマークの段差が減少しない。従って、研磨ストッパとした絶縁膜を除去した後に、新たにアライメントマークを形成しなくてもよいので、製造プロセスを簡略化することができ、製造コストを低減することができる。また、この発明によれば、研磨ストッパとした絶縁膜の下の半導体を研磨しないことにより、超接合半導体素子作製用の半導体基板の厚さのばらつきが発生しないので、この基板を用いて作製された半導体素子の耐圧のばらつきを低減することができる。また、絶縁膜を研磨ストッパとして研磨を行った後に、エッチングによって研磨表面を完全に除去するので、研磨による基板の汚染を解消することができる。本発明にかかる半導体素子の製造方法によれば、第1のアライメントマークを用いて第1導電型半導体層に深いトレンチを形成し、そのトレンチ内に第2導電型半導体層をエピタキシャル成長させ、研磨により平坦化した後、第2のアライメントマークを形成することによって、並列pn接合構造を有する半導体基板にマスク合わせ用のアライメントマークを明確に残すことができるという効果を奏する。また、本発明にかかる半導体素子の製造方法によれば、レジストむらが発生するのを防ぐことができるという効果を奏する。以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、以下の各実施の形態の説明および添付図面においては、同一の構成については同一の符号を付し、重複する説明を省略する。実施の形態1.図1~図12は、本発明の実施の形態1による製造途中の半導体素子の概略を示す縦断面図である。まず、図1に示すように、アンチモンや砒素などのn型不純物がドーピングされたn型シリコン半導体よりなる低抵抗半導体基板11を用意する。この低抵抗半導体基板11の主面の面方位は、例えば100面に等価な面である。また、オリエンテーションフラット面の面方位は、例えば100面に等価な面である。低抵抗半導体基板11の濃度は、例えば2×1018cm3程度である。この低抵抗半導体基板11の主面上に例えばリンドープのn型半導体層12をエピタキシャル成長させる。n型半導体層12の厚さは、例えば50μm程度である。n型半導体層12の濃度は、ドーパントがリンである場合、例えば6×1015cm3程度である。ついで、図2に示すように、例えば異方性のドライエッチングを行って、n型半導体層12に第1のアライメントマーク1を形成する。第1のアライメントマーク1の深さは、例えば0.5~1.0μm程度である。ここでは、第1のアライメントマーク1の深さを0.5μmとして説明する。異方性エッチングに代えて、等方性のドライエッチングを行って、第1のアライメントマーク1を形成してもよい。異方性エッチングを行う場合には、これ以降の工程において、第1のアライメントマーク1を基準にしてマスク合わせを行う際のアライメント精度を確保することができるという利点がある。ただし、後述する実施の形態3において詳細に説明するが、後の深いトレンチを形成する際に、ハードマスクとなる絶縁膜を厚くする必要がある。それに対して、等方性エッチングを行う場合には、深いトレンチを形成するためのハードマスクとなる絶縁膜を薄くすることができるという利点があるが、その一方で、アライメント精度は異方性エッチングの場合よりも悪くなる。なお、第1のアライメントマーク1を、レジストマスクを用いてRIE反応性イオンエッチングなどにより形成してもよいし、また、酸化膜を形成してトレンチエッチングを行うことにより形成してもよい。ついで、図3に示すように、n型半導体層12および第1のアライメントマーク1の上に絶縁膜13を設ける。絶縁膜13は、酸化膜、窒化膜、または窒化膜と酸化膜の2層構造の膜などである。特に限定しないが、ここでは、n型半導体層12の酸化を行い、絶縁膜13として例えば約2.5μmの厚さの酸化膜を形成する。そして、絶縁膜13のパターニングを行い、絶縁膜13の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。このとき、第1のアライメントマーク1は、絶縁膜13で覆われたままである。ハードマスクの開口部分の幅は、例えば約5μmである。また、ハードマスクの酸化膜が残っている部分の幅は、例えば約5μmである。この場合には、約5μm間隔で約5μm幅のトレンチが形成されることになる。ついで、図4に示すように、絶縁膜13をハードマスクとして、n型半導体層12に深いトレンチ2を形成する。トレンチ2の深さは、例えば50μm程度である。また、トレンチ2の側壁の面方位は、おおむね100面に等価な面に平行な面である。n型半導体層12をエッチングする際に、絶縁膜13も例えば1μm程度、エッチングされるので、トレンチ形成後の絶縁膜13の厚さは、例えば約1.5μmになる。ついで、常圧の水素雰囲気で熱処理を行い、トレンチ2の側壁および底面を覆う自然酸化膜図4では、図示省略を除去する。続いて、図5に示すように、常圧で、例えばボロンドープのp型半導体層14をエピタキシャル成長させて、トレンチ2内にp型半導体層14を選択的に充填する。その際、p型半導体層14の、トレンチ2の幅方向図5の図面左右方向の中心部に凹部ができる。この凹部の底15、すなわちp型半導体層14の最も低い箇所が、ハードマスクとした絶縁膜13の表面16よりも高くなるまで、エピタキシャル成長を行う。n型半導体層12に幅の異なるトレンチ2を形成した場合には、最も幅の狭いトレンチ2を埋めるp型半導体層14の凹部の底15が、絶縁膜13の表面16よりも高くなるようにする。p型半導体層14の濃度は、ドーパントがボロンである場合、例えば6×1015cm3程度である。この濃度は、導電型が逆ではあるが、低抵抗半導体基板11上のn型半導体層12の濃度と同じである。これにより、n型半導体領域とp型半導体領域の濃度が等しい並列pn接合構造が形成される。ついで、図6に示すように、トレンチ形成時にハードマスクとした絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上に選択的にエピタキシャル成長した部分を除去する。上述したように、p型半導体層14を、その凹部の底15が絶縁膜13の表面16よりも高くなるようにエピタキシャル成長させたので、ここでの研磨により、研磨面は、第1のアライメントマーク1上の部分を除いて、凹凸のない平坦な面となる。第1のアライメントマーク1は、n型半導体層12に凹状に形成されており、かつ絶縁膜13で覆われているので、ここでの研磨が終了した後も残る。ついで、図7に示すように、絶縁膜13を残したまま、絶縁膜13およびp型半導体層14の表面にレジスト17を塗布する。そして、フォトリソグラフィおよびエッチングを行って、絶縁膜13の一部を除去し、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。p型半導体層14は、レジスト17で覆われたままである。フォトリソグラフィ工程において、露光を行う際のマスクの位置合わせアライメントには、第1のアライメントマーク1を用いる。ついで、図8に示すように、絶縁膜13をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行って、第2のアライメントマーク3を形成する。同時に、トレンチ2内のp型半導体層14をエッチングし、後のミラー研磨において研磨される面の段差を小さくする。このときのエッチング深さは、例えば1.5~2μm程度である。エッチング深さが1.5μmである場合には、上述したように、深いトレンチ2を形成した後に残った絶縁膜13の厚さが約1.5μmであるので、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。エッチング深さが1.5μmよりも深い場合には、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面よりも低くなる。エッチング深さが2μmである場合には、p型半導体層14の露出面は、第1のアライメントマーク1の底面とほぼ同じ高さになる。ここでは、第2のアライメントマーク3の深さを約2μmとして説明する。ついで、図9に示すように、表面に残った絶縁膜13を全て除去する。そして、図10、図11または図12に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。ここでは、第2のアライメントマーク3の深さが約2μmであるので、ミラー研磨時の研磨量を例えば0.5~1.5μm程度にすればよい。これによって、第2のアライメントマーク3として、0.5~1.5μm程度の深さの段差が残るので、以後、素子の表面構造を作製する際には、この段差を基準としてマスク合わせを行えばよい。図10、図11および図12は、それぞれミラー研磨時の研磨深さを図9のA-A線、B-B線およびC-C線にした場合に相当する。これらの図に示すように、ミラー研磨によって、第1のアライメントマーク1が消失してもよいし図11、図12、消失せずに残っていてもよい図10。ミラー研磨によって第1のアライメントマーク1を消失させる場合には、第1のアライメントマーク1を研磨モニタとして活用することができる。すなわち、研磨中に第1のアライメントマーク1が消失した時点で、研磨を終了させればよい。このようにすれば、適当な研磨量でミラー研磨を終わらせることができる。なお、第1のアライメントマーク1を研磨モニタに用いる代わりに、n型半導体層12の、第1のアライメントマーク1と同じ深さのところに研磨モニタを形成しておいてもよい。実施の形態1によれば、以下のような効果が得られる。ミラー研磨後に第2のアライメントマーク3が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。特に、異方性エッチングで第1および第2のアライメントマーク1,3を形成するので、アライメントマークの精度を向上させることができる。また、第2のアライメントマーク3を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。また、第2のアライメントマーク3を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。また、トレンチ2内のp型半導体層14のエッチバックにより、p型半導体層14の表面とn型半導体層12の表面との段差を小さくすることができるので、ミラー研磨時の研磨量を少なくすることができる。従って、ミラー研磨時間を短縮することができるので、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上するという効果も得られる。実施の形態2.図13~図17は、本発明の実施の形態2による製造途中の半導体素子の概略を示す縦断面図である。実施の形態2は、実施の形態1とは、第2のアライメントマーク3を形成する際のエッチング深さが異なる。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。まず、図1~図7に示す工程に従って、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。その後、図13に示すように、絶縁膜13をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行う。このときのエッチング深さは、1.5μm程度である。従って、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。そして、図14に示すように、表面に残った絶縁膜13を全て除去した後、図15、図16または図17に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。ここで、実施の形態1においては説明を省略したが、トレンチ2内にp型半導体層14をエピタキシャル成長させる前の水素雰囲気の熱処理により、絶縁膜13とn型半導体層12との界面にノッチが形成される。従って、p型半導体層14をエピタキシャル成長させると、このノッチにもp型半導体層14が充填されるので、p型半導体層14の突起部ができる。実施の形態2のように、p型半導体層14のエッチバックにより、p型半導体層14の露出面と、n型半導体層12とその上の絶縁膜13との界面とを、ほぼ同じ高さにする場合には、この突起部のみをミラー研磨時に除去すればよい。従って、ミラー研磨時の研磨量は、例えば0.1μm程度でよい。このときの研磨深さは、図14のD-D線に相当する。そして、図15に示すように、ミラー研磨後の第2のアライメントマーク3の深さは、1.4μm程度になる。また、ミラー研磨時の研磨量を例えば0.4μm程度に増やしてもよい。このときの研磨深さは、図14のE-E線に相当し、図16に示すように、ミラー研磨後に1.1μm程度の深さの第2のアライメントマーク3が残る。さらに、第1のアライメントマーク1を研磨モニタとして活用し、第1のアライメントマーク1が消失した時点でミラー研磨を終了させる場合の研磨量は、0.7μm程度である。このときの研磨深さは、図14のF-F線に相当し、図17に示すように、ミラー研磨後に0.8μm程度の深さの第2のアライメントマーク3が残る。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行う。実施の形態2によれば、実施の形態1と同様の効果が得られる。実施の形態3.図18~図28は、本発明の実施の形態3による製造途中の半導体素子の概略を示す縦断面図である。実施の形態3は、実施の形態1において、第1および第2のアライメントマーク1,3を等方性ドライエッチングにより形成するようにしたものである。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。まず、図1に示す工程に従って、低抵抗半導体基板11上にn型半導体層12をエピタキシャル成長させる。その後、図18に示すように、等方性のドライエッチングを行って、n型半導体層12に第1のアライメントマーク1を形成する。具体的には、例えばn型半導体層12の表面にレジストマスクを形成し、CDEケミカルドライエッチングを行うことによって、第1のアライメントマーク1を形成することができる。第1のアライメントマーク1の深さは、例えば0.5~1.0μm程度である。ここでは、第1のアライメントマーク1の深さを0.5μmとして説明する。ついで、図19に示すように、n型半導体層12および第1のアライメントマーク1の上に絶縁膜13を設ける。絶縁膜13は、酸化膜や窒化膜、あるいは窒化膜と酸化膜の2層構造の膜などである。特に限定しないが、ここでは、第1のアライメントマーク1を形成した基板に対して酸化を行い、絶縁膜13として例えば約2μmの厚さの酸化膜を形成する。そして、絶縁膜13のパターニングを行い、絶縁膜13の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。ついで、図20~図23に示す工程を行う。図20、図21、図22および図23に示す工程は、それぞれ図4、図5、図6および図7に示す工程に相当する。ただし、図20、図21、図22および図23では、第1のアライメントマーク1が等方性エッチングにより形成された形状となっている。実施の形態3では、トレンチ形成後の絶縁膜13の厚さは、例えば約1μmになる。ついで、図24に示すように、絶縁膜13をマスクとして、CDEなどの等方性のドライエッチングを行い、第2のアライメントマーク3を形成する。同時に、トレンチ2内のp型半導体層14をエッチングし、後のミラー研磨において研磨される面の段差を小さくする。このときのエッチング深さは、例えば1~1.5μm程度である。エッチング深さが1μmである場合には、トレンチ形成後の絶縁膜13の厚さが約1μmであるので、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。エッチング深さが1μmよりも深い場合には、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面よりも低くなる。エッチング深さが1.5μmである場合には、p型半導体層14の露出面は、第1のアライメントマーク1の底面とほぼ同じ高さになる。ここでは、第2のアライメントマーク3の深さを約1.5μmとして説明する。ついで、図25に示すように、絶縁膜13を除去し、その後、図26、図27または図28に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。ここでは、第2のアライメントマーク3の深さが約1.5μmであるので、ミラー研磨時の研磨量を例えば0.5~1μm程度にすればよい。これによって、第2のアライメントマーク3として、0.5~1μm程度の深さの段差が残るので、以後、以後、素子の表面構造を作製する際には、この段差を基準としてマスク合わせを行えばよい。図26、図27および図28は、それぞれミラー研磨時の研磨深さを図25のG-G線、H-H線およびI-I線にした場合に相当する。実施の形態1と同様に、ミラー研磨によって、第1のアライメントマーク1が消失してもよいし図27、図28、消失せずに残っていてもよい図26。ミラー研磨によって第1のアライメントマーク1を消失させる場合には、第1のアライメントマーク1を研磨モニタとして活用することができる。ここで、等方性エッチングを行って第1のアライメントマーク1を形成する場合の利点について、絶縁膜13を酸化膜として、図29~図33を参照して説明する。図29は、第1のアライメントマーク1の一部を示す平面図であり、図30~図33は、図29のZ-Z線における断面構成を示す要部断面図である。図30および図31には、等方性エッチングにより第1のアライメントマーク1を形成した状態、およびその後に酸化した状態がそれぞれ示されている。また、図32および図33には、異方性エッチングにより第1のアライメントマーク1を形成した状態、およびその後に酸化した状態がそれぞれ示されている。図31に示すように、等方性エッチングにより形成された第1のアライメントマーク1の周囲および丸みを帯びた角部における酸化膜絶縁膜13の厚さを、それぞれt1およびt2とする。また、図33に示すように、異方性エッチングにより形成された第1のアライメントマーク1の周囲および角部における酸化膜絶縁膜13の厚さを、それぞれt3およびt4とする。t1、t2、t3およびt4の大小関係は、t4<t1=t2=t3となる。つまり、等方性エッチングを行う場合には、異方性エッチングを行う場合と比較して、第1のアライメントマーク1の角部において、絶縁膜13が厚くなる。従って、等方性エッチングを行う場合には、異方性エッチングを行う場合よりも絶縁膜13を全体的に薄くすることができる。絶縁膜13を薄くしても、後の工程で深いトレンチ2を形成するためにトレンチエッチングを行っている最中に、第1のアライメントマーク1の角部で絶縁膜13が破れてしまうことはない。このように、絶縁膜13をCVD化学気相成長法などで形成する場合、絶縁膜13のカバレッジが向上するので、絶縁膜13を薄くすることができる。また、熱酸化法などによってトレンチ2のハードマスクを形成する場合には、3次元的な形状効果による局所的な膜厚の低下を防ぐことができるので、ハードマスクを薄くすることができる。等方性エッチングを行って第2のアライメントマーク3を形成する場合の利点について、図34~図37を参照して説明する。図34および図35には、等方性エッチングにより第2のアライメントマーク3を形成した場合のp型半導体層14のそれぞれ絶縁膜13を除去する前と除去した後の断面形状が示されている。また、図36および図37には、異方性エッチングにより第2のアライメントマーク3を形成した場合のp型半導体層14の、それぞれ絶縁膜13を除去する前と除去した後の断面形状が示されている。実施の形態1において説明したように、通常、トレンチ2内にp型半導体層14をエピタキシャル成長させる前に、水素雰囲気での熱処理を行ってトレンチ2の表面の自然酸化膜を除去する。この熱処理の際に、露出した絶縁膜13の、絶縁膜13とn型半導体層12との界面部分がエッチングされ、ノッチが形成される。従って、p型半導体層14をエピタキシャル成長させると、このノッチにもp型半導体層14が充填される。等方性エッチングにより第2のアライメントマーク3を形成する際に、絶縁膜13とp型半導体層14との選択比を充分に確保し、ノッチを埋める突起部18までエッチングを進めることによって、絶縁膜13はエッチングされないが、突起部18はエッチングされて小さくなるか、またはなくなる。従って、絶縁膜13を除去した後の表面には、突起部18がないか、あってもその突出量が小さいので、ミラー研磨時の研磨量を少なくすることができる。それに対して、異方性エッチングにより第2のアライメントマーク3を形成する場合には、ノッチを埋める突起部18は、エッチングされずに残ってしまう。従って、絶縁膜を除去した後の表面には、突起部18が大きいまま残ってしまうため、ミラー研磨時の研磨量を少なくすることはできない。実施の形態3によれば、上述した効果の他、実施の形態1と同様の効果が得られる。ただし、第1および第2のアライメントマーク1,3を異方性エッチングで形成する場合に得られるアライメントマークの精度向上という効果を除く。実施の形態4.図38~図42は、本発明の実施の形態4による製造途中の半導体素子の概略を示す縦断面図である。実施の形態4は、実施の形態3とは、第2のアライメントマーク3を形成する際のエッチング深さが異なる。以下の説明においては、実施の形態3と同様の構成についての説明を省略し、実施の形態3と異なる構成についてのみ説明する。まず、図1、図18~図23に示す工程に従って、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。その後、図38に示すように、絶縁膜13をマスクとして、CDEなどの等方性のドライエッチングを行う。このときのエッチング深さは、1μm程度である。従って、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。そして、図39に示すように、表面に残った絶縁膜13を全て除去した後、図40、図41または図42に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。ここで、実施の形態3において説明した通り、トレンチ2内にp型半導体層14をエピタキシャル成長させるときに、絶縁膜13とn型半導体層12との界面のノッチにp型半導体層14が充填されることによって、p型半導体層14の突起部18ができる。実施の形態4のように、p型半導体層14のエッチバックにより、p型半導体層14の露出面と、n型半導体層12とその上の絶縁膜13との界面とを、ほぼ同じ高さにする場合には、この突起部18のみをミラー研磨時に除去すればよい。従って、ミラー研磨時の研磨量は、例えば0.1μm程度でよい。このときの研磨深さは、図39のJ-J線に相当する。そして、図40に示すように、ミラー研磨後の第2のアライメントマーク3の深さは、0.9μm程度になる。また、ミラー研磨時の研磨量は、例えば0.2μm程度でもよい。このときの研磨深さは、図39のK-K線に相当し、図41に示すように、ミラー研磨後に0.8μm程度の深さの第2のアライメントマーク3が残る。また、ミラー研磨時の研磨量を例えば0.4μm程度に増やしてもよい。このときの研磨深さは、図39のL-L線に相当し、図42に示すように、ミラー研磨後に0.6μm程度の深さの第2のアライメントマーク3が残る。さらに、第1のアライメントマーク1を研磨モニタとして活用し、第1のアライメントマーク1が消失した時点でミラー研磨を終了させる場合の研磨量は、0.5μm程度である。このときの研磨深さは、図39に特に示してはいないが、第1のアライメントマーク1の底までの深さである。そして、ミラー研磨後の第2のアライメントマーク3の深さは、0.5μm程度になる。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行う。実施の形態4によれば、実施の形態3と同様の効果が得られる。実施の形態5.図43~図48は、本発明の実施の形態5による製造途中の半導体素子の概略を示す縦断面図である。実施の形態5は、実施の形態1または2において、p型半導体層14のエピタキシャル成長によりできるp型半導体層14の突起部を、ミラー研磨を行わずに、酸化膜の形成と除去を行うことにより、除去するようにしたものである。以下の説明においては、実施の形態1または2と同様の構成についての説明を省略し、実施の形態1または2と異なる構成についてのみ説明する。まず、図1~図7に示す工程に従って、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。このときの絶縁膜13の厚さをtox1とする図43参照。その後、図8または図13に示すように、絶縁膜13をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行う。このときのエッチング深さによって、これ以降、第2のアライメントマーク3を形成し、絶縁膜13を除去するまでの工程は、実施の形態1および実施の形態2のいずれかと同様になる。エッチング深さがtox1よりも深ければ実施の形態1と同様であり、エッチング深さがおおむねtox1であれば実施の形態2と同様である。ここでは、エッチング深さがおおむねtox1であるとして説明する。p型半導体層14もおおむねtox1のエッチング深さでエッチバックされるので、図43に拡大して示すように、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。ただし、p型半導体層14をエピタキシャル成長させるときに、絶縁膜13とn型半導体層12との界面にできたノッチにp型半導体層14が充填されているので、表面に残った絶縁膜13を全て除去してn型半導体層12とp型半導体層14の表面を露出させると図14参照、図44に拡大して示すように、表面にp型半導体層14の突起部18が残る。この状態で、図45に示すように、再び酸化処理を行ってn型半導体層12、p型半導体層14、第1のアライメントマーク1および第2のアライメントマーク3の表面に犠牲酸化膜19を形成する。この犠牲酸化処理により、図46に拡大して示すように、犠牲酸化膜19には、p型半導体層14の突起部18を反映した酸化膜の突起部20が形成される。p型半導体層14の突起部18の大きさは、0.2μm程度であるので、犠牲酸化膜19が例えば0.5μm程度の厚さになるように酸化処理を行えばよい。そうすれば、p型半導体層14の突起部18は全て酸化膜となり、さらにn型半導体層12およびp型半導体層14の深さ方向に酸化が進行する。それによって、犠牲酸化膜19と半導体層12,14との界面に、段差がほとんどない状態となる。ついで、図47に示すように、犠牲酸化膜19を剥離する。このようにすることによって、図48に拡大して示すように、n型半導体層12およびp型半導体層14の表面が、凹凸のないおおむね平坦化された面となる。ただし、この犠牲酸化処理によって第2のアライメントマーク3の形状が鈍ってしまうが、tox1を例えば1~1.5μm程度にすれば、第2のアライメントマーク3の深さが1~1.5μm程度になるので、以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実施の形態5によれば、犠牲酸化膜を除去した後に第2のアライメントマーク3が残るので、ミラー研磨を行うことなく、表面が平坦であり、かつアライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、異方性エッチングで第1および第2のアライメントマーク1,3を形成するので、アライメントマークの精度を向上させることができる。また、第2のアライメントマーク3を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。さらに、第2のアライメントマーク3を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。実施の形態6.図49~図54は、本発明の実施の形態6による製造途中の半導体素子の概略を示す縦断面図である。実施の形態6は、実施の形態5において、第2のアライメントマーク3を等方性エッチングにより形成するようにしたものである。以下の説明においては、実施の形態5と同様の構成についての説明を省略し、実施の形態5と異なる構成についてのみ説明する。まず、図1~図7に示す工程に従って、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。このときの絶縁膜13の厚さをtox2とする図50参照。その後、図49に示すように、絶縁膜13をマスクとして、CDEなどの等方性ドライエッチングを行う。このときのエッチング深さは、例えばおおむねtox2である。従って、p型半導体層14もおおむねtox2のエッチング深さでエッチバックされるので、図50に拡大して示すように、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。また、絶縁膜13とn型半導体層12との界面にできたノッチを埋めるp型半導体層14の突起部18もエッチングされる。従って、表面に残った絶縁膜13を全て除去してn型半導体層12とp型半導体層14の表面を露出させると、図51に拡大して示すように、表面にp型半導体層14の突起部18が残るが、その大きさは、実施の形態5における場合よりも小さい。この突起部18の大きさは、例えば0.1μm程度である。この状態で、図52に示すように、再び酸化処理を行ってn型半導体層12、p型半導体層14、第1のアライメントマーク1および第2のアライメントマーク3の表面に犠牲酸化膜19を形成する。この犠牲酸化処理により、図53に拡大して示すように、犠牲酸化膜19には、p型半導体層14の突起部18を反映した酸化膜の突起部20が形成される。その際、犠牲酸化膜19が例えば0.2μm程度の厚さになるように酸化処理を行えば、p型半導体層14の突起部18は全て酸化膜となる。そして、さらにn型半導体層12およびp型半導体層14の深さ方向に酸化が進行し、それによって、犠牲酸化膜19と半導体層12,14との界面に、段差がほとんどない状態となる。ついで、図54に示すように、犠牲酸化膜19を剥離する。このようにすることによって、n型半導体層12およびp型半導体層14の表面が、凹凸のないおおむね平坦化された面となる図48参照。ただし、この犠牲酸化処理によって第2のアライメントマーク3の形状が鈍ってしまうが、犠牲酸化膜19を薄くすることができるので、第2のアライメントマーク3として、マスク合わせを行うことができる程度の段差が残る。従って、以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実際に、本発明者らが、実施の形態6の方法に従い、犠牲酸化膜19の厚さを0.4μmとして試作したところ、第2のアライメントマーク3を基準として全く問題なくマスク合わせを行うことができた。実施の形態6によれば、犠牲酸化膜を除去した後に第2のアライメントマーク3が残るので、ミラー研磨を行うことなく、表面が平坦であり、かつアライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、第2のアライメントマーク3を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。さらに、第2のアライメントマーク3を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。実施の形態7.図55~図64は、本発明の実施の形態7による製造途中の半導体素子の概略を示す縦断面図である。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。低抵抗半導体基板11の用意から、トレンチ形成時のハードマスクである絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上の部分を除去するまでは、図1~図6に示す工程と同じである。ただし、ここでは、第1のアライメントマーク1の深さを1μmとして説明する。なお、異方性エッチングに代えて、等方性のドライエッチングを行って、第1のアライメントマーク1を形成してもよい。ついで、図55に示すように、表面に残った絶縁膜13を全て除去する。そして、図56に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面に、再び絶縁膜21を形成する。絶縁膜21は、酸化膜、窒化膜、または窒化膜と酸化膜の2層構造の膜などである。特に限定しないが、ここでは、n型半導体層12およびp型半導体層14の酸化を行い、絶縁膜21として酸化膜を形成する。この酸化膜の厚さは、後の工程で、酸化膜と半導体層との選択比に応じて、目的とする深さの第2のアライメントマークが得られるような厚さとする。酸化膜絶縁膜21の厚さを、例えば0.4μm程度とする。ついで、図57に示すように、フォトリソグラフィおよびエッチングを行って、絶縁膜21の一部を除去し、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。p型半導体層14は、絶縁膜21で覆われたままである。フォトリソグラフィ工程において、露光を行う際のマスクの位置合わせアライメントには、第1のアライメントマーク1を用いる。ついで、図58に示すように、絶縁膜21をマスクとして、異方性のドライエッチングを行って、第2のアライメントマーク3を形成する。このとき、p型半導体層14は、エッチバックされない。ここでは、第2のアライメントマーク3の深さを例えば5μmとする。なお、異方性エッチングに代えて、等方性のドライエッチングを行って、第2のアライメントマーク3を形成してもよい。ついで、図59に示すように、表面に残った絶縁膜21を全て除去する。そして、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第1のアライメントマーク1が消失してもよいし図63、図64、消失せずに残っていてもよい図61、図62。図60に、ミラー研磨時の異なる4つの研磨量を示す。M-M線およびN-N線で示す研磨深さでは、それぞれ図61および図62に示すように、第1のアライメントマーク1が残る。O-O線およびP-P線で示す研磨深さでは、それぞれ図63および図64に示すように、第1のアライメントマーク1は残らない。O-O線で示す研磨深さとする場合には、第1のアライメントマーク1を研磨モニタとして活用することができるので、研磨中に第1のアライメントマーク1が消失した時点で、ミラー研磨を終了させる。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実施の形態7によれば、ミラー研磨後に第2のアライメントマーク3が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。特に、第2のアライメントマーク3を形成する際にp型半導体層14がエッチバックされないので、任意の深さの第2のアライメントマーク3を形成することができる。また、異方性エッチングで第1および第2のアライメントマーク1,3を形成する場合には、アライメントマークの精度を向上させることができる。また、ミラー研磨によって除去する量研磨深さを、n型半導体層12の露出面から第2のアライメントマーク3が消失する直前までの間に設定することができるので、ミラー研磨時の研磨量に余裕ができる。このことは、面内ばらつきに余裕を与える設計とすることが可能となることに相当する。実施の形態8.図65~図71は、本発明の実施の形態8による製造途中の半導体素子の概略を示す縦断面図である。実施の形態8は、実施の形態7において、絶縁膜13をストッパとして研磨を行った後にp型半導体層14のエッチバックを行うようにしたものである。以下の説明においては、実施の形態7と同様の構成についての説明を省略し、実施の形態7と異なる構成についてのみ説明する。まず、図1~図6に示す工程に従って、絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上の部分を除去する。ついで、図65に示すように、残った絶縁膜13をマスクとして異方性または等方性のエッチングを行い、トレンチ2内のp型半導体層14の上端面を後退させる。このときのp型半導体層14の後退量は、マスクとした絶縁膜13の厚さとおおむね同じである。従って、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。ついで、図66に示すように、表面に残った絶縁膜13を全て除去する。n型半導体層12およびp型半導体層14の表面は、おおむね平坦になる。そして、図67に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面に、酸化膜、窒化膜、または窒化膜と酸化膜の2層構造の膜などからなる絶縁膜21を形成する。これ以降は、実施の形態7と同様である。すなわち、図68に示すように、絶縁膜21の一部を除去する。そして、図69に示すように、p型半導体層14を絶縁膜21で覆った状態のまま異方性エッチングを行って、例えば5μmの深さの第2のアライメントマーク3を形成する。なお、第2のアライメントマーク3を5μmよりも深く形成してもよい。しかしながら、第2のアライメントマーク3を深く形成した場合、例えば第2のアライメントマーク3の深さを10μmにした場合には、後のミラー研磨によって9μm程度の研磨量の余裕ができるが、9μmの取り代で研磨を行った場合には、並列pn接合構造の深さ方向の長さが41μmとなり、耐圧が低くなってしまう。このような不具合が生じるおそれがあるので、第2のアライメントマーク3の深さを適切に決定する必要がある。ついで、図70に示すように、絶縁膜21を全て除去する。その後、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。図71に、ミラー研磨時の異なる4つの研磨量を示す。Q-Q線およびR-R線で示す研磨深さでは、第1のアライメントマーク1が残る図61、図62参照。Q-Q線で示す研磨深さとする場合、その研磨量は微量であり、n型半導体層12と絶縁膜13との界面に形成されたノッチにp型半導体層14が充填されてできた突起部18を除去するための研磨に相当する。また、S-S線およびT-T線で示す研磨深さでは、第1のアライメントマーク1は残らない図63、図64参照。S-S線で示す研磨深さとする場合には、第1のアライメントマーク1を研磨モニタとして活用することができる。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実施の形態8によれば、実施の形態7と同様の効果が得られる。また、p型半導体層14のエッチバックにより、n型半導体層12の表面とp型半導体層14の表面がおおむね同じ高さになるので、第2のアライメントマーク3を形成するために絶縁膜21をパターニングする際に、レジストむらが発生するのを抑制することができるので、開口寸法を精度よく制御することができる。実施の形態9.図72~図76は、本発明の実施の形態9による製造途中の半導体素子の概略を示す縦断面図である。実施の形態9は、実施の形態8において、p型半導体層14のエッチバックを行った後に、絶縁膜13を除去せずに残した状態のまま、さらに絶縁膜21を形成するようにしたものである。以下の説明においては、実施の形態8と同様の構成についての説明を省略し、実施の形態8と異なる構成についてのみ説明する。まず、図1~図6および図65に示す工程に従って、絶縁膜13をマスクとして異方性または等方性のエッチングを行い、トレンチ2内のp型半導体層14の上端面を後退させる。ついで、図72に示すように、酸化を行い、絶縁膜21を形成する。この酸化は、後に第2のアライメントマーク3を形成する際にp型半導体層14がエッチングされるのを回避することを目的とするものである。従って、酸化膜や窒化膜などの絶縁膜をCVDなどで堆積することにより、絶縁膜21を形成してもよい。これは、上述した実施の形態7または8においても同様である。これ以降は、実施の形態8と同様である。すなわち、絶縁膜21の一部を除去し、図73に示すように、p型半導体層14を絶縁膜21で覆った状態のまま異方性エッチングを行って、例えば5μmの深さの第2のアライメントマーク3を形成する。なお、第2のアライメントマーク3を5μmよりも深く形成してもよい。ついで、図74に示すように、絶縁膜21を全て除去する。その後、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。図75に、ミラー研磨時の異なる4つの研磨量を示す。U-U線で示す研磨深さでは、図76に示すように、その研磨量は0.2μm程度の微量であり、p型半導体層14での段差をなくす程度である。従って、第1のアライメントマーク1が残る。また、V-V線で示す研磨深さでも、第1のアライメントマーク1が残る図62参照。また、W-W線およびX-X線で示す研磨深さでは、第1のアライメントマーク1は残らない図63、図64参照。W-W線で示す研磨深さとする場合には、第1のアライメントマーク1を研磨モニタとして活用することができる。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実施の形態9によれば、実施の形態8と同様の効果が得られる。実施の形態10.図77および図78は、本発明の実施の形態10による製造途中の半導体素子の概略を示す縦断面図である。実施の形態10は、実施の形態7において、第2のアライメントマーク3を形成する際に、絶縁膜21に代えて、レジストによりp型半導体層14を保護するようにしたものである。以下の説明においては、実施の形態7と同様の構成についての説明を省略し、実施の形態7と異なる構成についてのみ説明する。まず、図1~図6および図55に示す工程に従って、絶縁膜13をストッパとして研磨を行った後、絶縁膜13を全て除去する。ついで、図77に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面にレジスト22を塗布し、フォトリソグラフィを行って、レジスト22の一部を除去する。そして、図78に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1をレジスト22で覆った状態のままRIEなどの異方性エッチングを行って、例えば5μmの深さの第2のアライメントマーク3を形成する。なお、第2のアライメントマーク3を5μmよりも深く形成してもよい。ついで、レジスト22を灰化して除去する。そして、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第1のアライメントマーク1を消失させてもよいし、残しておいてもよい。実施の形態10によれば、実施の形態7と同様の効果が得られる。また、第2のアライメントマーク3を形成する前に、p型半導体層14を保護するための絶縁膜21を形成する必要がないので、製造コストを低減することができる。実施の形態11.図79および図80は、本発明の実施の形態11による製造途中の半導体素子の概略を示す縦断面図である。実施の形態11は、実施の形態8において、第2のアライメントマーク3を形成する際に、絶縁膜21に代えて、レジストによりp型半導体層14を保護するようにしたものである。以下の説明においては、実施の形態8と同様の構成についての説明を省略し、実施の形態8と異なる構成についてのみ説明する。まず、図1~図6、図65および図66に示す工程に従って、絶縁膜13をマスクとしてp型半導体層14のエッチバックを行った後、絶縁膜13を全て除去する。ついで、図79に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面にレジスト22を塗布し、フォトリソグラフィを行って、レジスト22の一部を除去する。そして、図80に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1をレジスト22で覆った状態のままRIEなどの異方性エッチングを行って、例えば5μmの深さの第2のアライメントマーク3を形成する。なお、第2のアライメントマーク3を5μmよりも深く形成してもよい。ついで、レジスト22を灰化して除去する。そして、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第1のアライメントマーク1を消失させてもよいし、残しておいてもよい。実施の形態11によれば、実施の形態8と同様の効果が得られる。また、第2のアライメントマーク3を形成する前に、p型半導体層14を保護するための絶縁膜21を形成する必要がないので、製造コストを低減することができる。実施の形態12.図81~図88は、本発明の実施の形態12による製造途中の半導体素子の概略を示す縦断面図である。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。ただし、実施の形態12では、第1のアライメントマーク1をアライメントマーク1と読み替える。まず、図1~図6に示す工程に従って、絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上の部分を除去する。ついで、図81に示すように、残った絶縁膜13をマスクとしてエッチングを行い、トレンチ2内のp型半導体層14の上端面を後退させる。このときのp型半導体層14の後退量は、マスクとした絶縁膜13の厚さとおおむね同じである。このエッチング後にn型半導体層12とp型半導体層14との間に段差ができることがある。この段差ができる原因は、p型半導体層14をエッチバックするときの絶縁膜13の厚さにばらつきがあることと、エッチング量にばらつきが生じることである。本発明者らが実際のプロセスで確認したところ、この段差の高さは、0.1μm以下であった。また、図82に示すように、トレンチ2内にp型半導体層14をエピタキシャル成長させるときに、絶縁膜13とn型半導体層12との界面のノッチにp型半導体層14が充填される。このノッチができる理由については、上記実施の形態3において説明した通りである。ついで、図83に示すように、HFフッ化水素による剥離やドライエッチングによって絶縁膜13を除去する。露出した半導体表面には、n型半導体層12とp型半導体層14との間の段差の他に、図84に示すように、ノッチに充填されたp型半導体層14による突起部18ができる。突起部18の幅および高さは、ともに例えば0.14μm程度である。ついで、図85に示すように、熱処理を行ってn型半導体層12、p型半導体層14およびアライメントマーク1の表面に犠牲酸化膜19を形成する。この犠牲酸化処理により、図86に拡大して示すように、犠牲酸化膜19には、p型半導体層14の突起部18を反映した酸化膜の突起部20が形成される。ついで、図87に示すように、犠牲酸化膜19を剥離する。このようにすることによって、図88に拡大して示すように、p型半導体層14の突起部18が消失し、おおむね平坦化された半導体表面となる。犠牲酸化によりp型半導体層14の突起部18が消失して半導体表面が平坦化されることを検証するために行ったシミュレーションの結果を図89および図90に示す。図89は、犠牲酸化前の半導体表面の形状を示しており、図90は、犠牲酸化後の半導体表面の形状を示している。両図を比較すると、0.8μmの膜厚の犠牲酸化膜19を形成することにより、突起部18が消失し、n型半導体層12とp型半導体層14との間の段差がなだらかに変化していることがわかる。このような段差であれば、これ以降のプロセスに対する影響はない。また、この段差の高さは、0.1μm程度であるので、素子特性に対する影響もない。従って、この後に半導体表面の研磨を行わないで、素子の表面構造を作製することができる。実施の形態12によれば、トレンチ2を形成する際のマスクとした絶縁膜13を除去した後に研磨を行わないため、この絶縁膜13の下の半導体は研磨されないので、アラインメントマーク1の段差が減少しない。従って、新たに第2のアライメントマークを形成しなくても、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、研磨工程および第2のアライメントマークを形成するための工程を省略することができるので、製造コストを低減することができる。さらに、絶縁膜13の下の半導体を研磨しないことにより、超接合半導体素子作製用の半導体基板の厚さに、研磨によるばらつきが発生しないので、耐圧ばらつきを低減することができる。また、絶縁膜13をストッパとして研磨を行った後に、研磨表面をエッチングによって完全に除去してしまうので、研磨による基板の汚染を解消することができる。実施の形態13.図91~図94は、本発明の実施の形態13による製造途中の半導体素子の概略を示す縦断面図である。実施の形態13は、実施の形態12において、犠牲酸化膜19をパターニングして第2のアライメントマーク3を形成するようにしたものである。以下の説明においては、実施の形態12と同様の構成についての説明を省略し、実施の形態12と異なる構成についてのみ説明する。ただし、実施の形態13では、実施の形態12において読み替えていたアライメントマーク1を、再び第1のアライメントマーク1と読み替える。まず、図1~図6および図81~図86に示す工程に従って、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面に犠牲酸化膜19を形成する。ついで、図91に示すように、犠牲酸化膜19の一部を除去し、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。このときのマスクの位置合わせアライメントには、第1のアライメントマーク1を用いる。ついで、図92に示すように、犠牲酸化膜19をマスクとしてエッチングを行い、第2のアライメントマーク3を形成する。ついで、図93に示すように、エッチングにより犠牲酸化膜19を除去する。それによって、第2のアライメントマーク3を有する平坦な半導体表面が得られる。そして、図94に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。図93のY-Y線は、第1のアライメントマーク1を研磨モニタとして活用する場合の研磨深さを示している。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実施の形態13によれば、ミラー研磨後に第2のアライメントマーク3が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、第2のアライメントマーク3を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。また、犠牲酸化によってp型半導体層14の突起部18がなくなるので、ミラー研磨時の研磨量を少なくすることができる。従って、ミラー研磨時間を短縮することができるので、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上するという効果も得られる。実施の形態14.図95~図98は、本発明の実施の形態14による製造途中の半導体素子の概略を示す縦断面図である。実施の形態14は、実施の形態12において、トレンチ2を形成する際のマスクとなる絶縁膜13が、この絶縁膜13をストッパとする研磨工程の終了時にほとんど残っていないようにしたものである。以下の説明においては、実施の形態12と同様の構成についての説明を省略し、実施の形態12と異なる構成についてのみ説明する。ただし、実施の形態14では、実施の形態12において読み替えていたアライメントマーク1を、再び第1のアライメントマーク1と読み替える。まず、図1および図2に示す工程に従って、n型半導体層12に第1のアライメントマーク1を形成する。ついで、図95に示すように、n型半導体層12および第1のアライメントマーク1の上に絶縁膜13を設ける。絶縁膜13は、酸化膜、窒化膜、または窒化膜と酸化膜の2層構造の膜などである。そして、絶縁膜13のパターニングを行い、絶縁膜13の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。絶縁膜13の厚さは、後にこの絶縁膜13をストッパとして研磨したときに、その研磨工程が終了するまでに減少する分よりもわずかに厚い程度である。ついで、図96に示すように、絶縁膜13をハードマスクとして、n型半導体層12に深いトレンチ2を形成する。このとき、絶縁膜13もエッチングされて薄くなる。ついで、他の実施の形態と同様に、トレンチ2の側壁および底面を覆う自然酸化膜図96では、図示省略を除去する。続いて、図97に示すように、常圧で、例えばボロンドープのp型半導体層14をエピタキシャル成長させて、トレンチ2内にp型半導体層14を選択的に充填する。その際、p型半導体層14の、トレンチ2の幅方向図97の図面左右方向の中心部にできる凹部の底15が、ハードマスクとした絶縁膜13の表面16よりも高くなるまで、エピタキシャル成長を行う。ついで、図98に示すように、絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上の部分を除去する。この研磨工程が終了した時点で残っている絶縁膜13の厚さは、例えば0.05μm程度である。このように絶縁膜13がほとんど残っていないので、本記実施の形態14では、この絶縁膜13をマスク酸化膜に用いて第2のアライメントマークを形成することはできない。ついで、図85および図87に示すように、犠牲酸化を行った後、犠牲酸化膜19を剥離することによって、半導体表面を平坦化する。このようにすれば、半導体表面の研磨を行わないで、素子の表面構造を作製することができる。なお、研磨終了後に残っている絶縁膜13が非常に薄いので、n型半導体層12とp型半導体層14との間には、ほとんど段差がない。従って、犠牲酸化を行わなくてもよい。また、犠牲酸化を行う場合には、上記実施の形態13のように、犠牲酸化膜19をパターニングし、これをマスクとして第2のアライメントマークを形成することもできる。また、第2のアライメントマークを十分に深く形成すれば、その後にミラー研磨を行って半導体表面を完全に平坦にすることもできる。実施の形態14によれば、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、p型半導体層14のエッチバックを行う必要がないので、製造コストを低減することができる。さらに、犠牲酸化やミラー研磨を省略する場合、あるいは第2のアライメントマークを形成しない場合には、より一層、製造コストを低減することができる。なお、上述した各実施の形態においては、第1導電型をn型とし、第2導電型をp型として説明したが、その逆の場合も同様である。また、本発明は、シリコン半導体に限らず、例えばSiCなどの化合物半導体にも適用可能である。また、本発明方法により製造された半導体基板は、MOSFETに限らず、IGBT、バイポーラトランジスタ、GTOサイリスタまたはダイオード等の、並列pn接合構造の耐圧構造を有するデバイスの製造に使用される。"