"絶縁基板と、前記絶縁基板に形成された表示部と、前記絶縁基板に形成され、前記表示部を駆動する駆動部と、を有し、前記駆動部は、前記表示部を調整するためのデータを記憶する記憶部と、前記データに基づいて表示に関する設定を行って前記表示部を駆動し、入力される映像信号の階調データに基づく映像表示を行う駆動部と、を有し、前記駆動部は、映像表示が休止されるスタンバイモードから映像表示を行う通常モードへの復帰時に、当該復帰時より前の映像表示に使用され前記記憶部に保持されている前記データを用いて、前記駆動部の駆動を再開する表示パネル。前記駆動部は、前記通常モード時に電源が供給され、前記スタンバイモード時に電源供給が停止される第1の回路部と、前記記憶部を含み、前記通常モード時に電源が供給され、前記スタンバイモード時に移行した後も電源の供給が維持される第2の回路部とを含む請求項1に記載の表示パネル。前記表示部を調整するためのデータは、ガンマ補正のための調整データ、または、前記映像信号の基準となるVCOM電圧の調整データである請求項2に記載の表示パネル。前記駆動回路は、電源の投入時において、前記記憶部の保持内容をリセットするリセット回路を有する請求項1から3のいずれか一項に記載の表示パネル。前記リセット回路により前記記憶部の保持内容が初期値にリセットされた後、当該初期値に基づいて、前記駆動部内で前記表示に関する設定が行われる請求項4に記載の表示パネル。前記表示部は液晶表示部である請求項5に記載の表示パネル。表示パネルと、前記表示パネルに外部からの電源電圧を供給する電源部と、制御部と、前記制御部の制御により、前記電源電圧の遮断を制御する電源スイッチと、を備え、前記表示パネルは、絶縁基板と、前記絶縁基板に形成された表示部と、前記絶縁基板に形成され、前記表示部を駆動する駆動部と、を有し、前記駆動部は、映像表示を行う通常モードでは前記制御部と前記電源スイッチとの制御により前記電源電圧の供給が行われ、スタンバイモードでは前記電源電圧の供給が休止される第1の回路部と、前記制御部と前記電源スイッチとの制御により、前記通常モードから前記スタンバイモードへの移行後も前記電源電圧の供給が維持される第2の回路部と、を有し、前記表示部を調整するためのデータを記憶する記憶部が、前記第2の回路部に設けられ、前記駆動部は、前記通常モードにおいては、前記データに基づいて表示に関する設定を行って前記表示部を駆動し、入力される映像信号の階調データに基づく映像表示を行い、前記スタンバイモードから前記通常モードへの復帰時に、当該復帰時より前の映像表示に使用され前記記憶部に保持されている前記データを用いて、前記駆動部の駆動を再開する表示装置。前記表示部を調整するためのデータは、ガンマ補正のための調整データ、または、前記映像信号の基準となるVCOM電圧の調整データである請求項7に記載の表示装置。前記駆動回路は、電源の投入時において、前記記憶部の保持内容をリセットするリセット回路を有する請求項7または8に記載の表示装置。前記リセット回路により前記記憶部の保持内容が初期値にリセットされた後、当該初期値に基づいて、前記第1の回路部内で前記表示に関する設定が行われる請求項9に記載の表示装置。前記表示部は液晶表示部である請求項10に記載の表示装置。前述したように液晶表示ユニットをスタンバイモード解除時には改めてセット側から入力信号を供給して、VCOM電圧のデータやγ補正データを入力する必要があり、また外部CPUで制御するためシステムに負荷がかかっていた。このシステム負荷を軽減すべく、本発明では、液晶表示ユニットの外部からSTBモード信号をもらわずに、液晶ユニット、または液晶表示基板が構成された絶縁基板内にリセット信号を発生する記憶部を設けることが可能な構成を提供する。また、この駆動部により、たとえばVCOM電圧共通電極電圧やガンマ補正値をSTBスタンバイモード期間中も保持することにより、スタンバイモードから通常動作モードへの復帰時に改めてデータをセットする必要がなくなるようにすることが可能な構成を提供する。このような構成とすることにより、システム構成をより簡略化する。例えば、本発明の表示パネルは、絶縁基板と、前記絶縁基板に形成された表示部と、前記絶縁基板に形成され、前記表示部を駆動する駆動部と、を有し、前記駆動部は、前記表示部を調整するためのデータを記憶する記憶部と、前記データに基づいて表示に関する設定を行って前記表示部を駆動し、入力される映像信号の階調データに基づく映像表示を行う駆動回路と、を有し、前記駆動回路は、映像表示が休止されるスタンバイモードからの復帰時に、当該復帰時より前の映像表示に使用され前記記憶部に保持されている前記データを用いて、前記表示部の駆動を再開する。本発明の表示装置は、表示パネルと、前記表示パネルに外部からの電源電圧を供給する電源部と、制御部と、前記制御部の制御により、前記電源電圧の遮断を制御する電源スイッチと、を備え、前記表示パネルは、絶縁基板と、前記絶縁基板に形成された表示部と、前記絶縁基板に形成され、前記表示部を駆動する駆動部と、を有し、前記駆動部は、映像表示を行う通常モードでは前記制御部と前記電源スイッチとの制御により前記電源電圧の供給が行われ、スタンバイモードでは前記電源電圧の供給が休止される第1の回路部と、前記制御部と前記電源スイッチとの制御により、前記通常モードから前記スタンバイモードへの移行後も前記電源電圧の供給が維持される第2の回路部と、を有し、前記表示部を調整するためのデータを記憶する記憶部が、前記第2の回路部に設けられ、前記第1の回路部は、前記通常モードにおいては、前記データに基づいて表示に関する設定を行って前記表示部を駆動し、入力される映像信号の階調データに基づく映像表示を行い、前記スタンバイモードからの復帰時に、当該復帰時より前の映像表示に使用され前記記憶部に保持されている前記データを用いて、前記表示部の駆動を再開する。本発明の表示パネル、表示装置は、表示部を駆動する駆動部内、好ましくは駆動部内でスタンバイSTBモード後も電源供給が維持される回路部内に、記憶部を備える。これにより、たとえばVCOM電圧やガンマ補正の調整データをSTBモード期間中でも保持することができ、スタンバイモードから通常モードへの復帰時に、改めてデータをセットする必要がない。このような構成にすることにより、外部CPUの負荷を減らすと共にシステム構成をより簡略化することができる。以下、図を用いて液晶表示装置の本発明の実施の形態例について説明する。図1は本発明の液晶表示装置10の全体構成を示すブロック図である。液晶表示装置10の構成は図1のブロック図に示すように、液晶パネル表示ユニット11は液晶有効表示エリアパネル12、その外周領域にRefDriverG13、RefDriverRB14、InterFace15、VCOMDriver16、その他図示しない垂直駆動回路、水平駆動回路、タイミング信号発生回路、電源回路で構成されている。さらに液晶パネル外部はセット電源17、外部CPUマイクロコンピュータ18、STBSW1スタンバイスイッチなどで構成される。液晶パネル11の有効表示エリア12は、マトリックス状に配列された液晶セルで構成され、この液晶セルはスイッチング素子であるポリシリコンTFTThinFilmTransistor;薄膜トランジスタと補助容量で構成されている。このTFTを水平駆動回路と垂直駆動回路を用いて駆動し、液晶に電界を印加し、その電界レベルに応じて光の透過率を可変する。また、TFTのソースに印加される電圧は1フィールドまたは1フレーム毎に異なる電圧が供給され、VCOM電圧共通電極電圧を中心に正極性または負極性の反転信号となるように設定されている。RefDriverGレファレンスドライバーG13はInterFaceインターフェイス15から出力されたG緑信号の信号レベルに基づいて液晶パネル12のG緑の画素を駆動する電圧を発生する。またRefDriverRBレファレンスドライバーRB14も同様に、InterFaceインターフェイス15から出力されたRB信号に基づいて液晶パネル12のR赤、B青の画素を駆動する電圧を発生する。不図示の水平駆動回路は、サンプリングラッチ、第2ラッチ、レベルシフト回路、DACディジタルアナログ変換器などで構成されている。サンプリングラッチはライン方向の画素に対してラスタ走査順に従い入力データをラッチする。ラッチはサンプリングラッチから出力された階調データを水平走査の周期でラッチし、ライン単位で後段のレベルシフト回路に供給する。レベルシフト回路はラッチから出力されたデータを後段のDACが駆動できるレベルに変換し、出力する。このDACは一般にNチャンネルやPチャンネル型MOSトランジスタで構成されているため、DACの入力をディジタル的に駆動できる信号レベル電圧に調整する必要がある。DACはレベルシフト回路から供給される階調データがディジタル信号として入力されるので、入力されたディジタル信号データをアナログ信号に変換する。そして、入力ディジタルデータに応じたアナログ電圧を発生し、このアナログ電圧がタイミングに従って選択された液晶セルのTFTのソースに供給される。不図示の垂直駆動回路は、マトリック状に配列された液晶セルの行ロー線を順次選択して、上述のTFTのゲートにゲートパルスを供給する。その結果行ロー線と列カラム線の交点のTFTを順次オン状態になり、液晶パネル有効表示エリア12は、階調データに応じた画像が表示できる。不図示のタイミング発生回路は水平駆動回路や垂直駆動回路にタイミング信号を供給し、水平走査、垂直走査などができるようにしている。VCOMDriver共通電極電圧駆動回路16はInterfaceインターフェイス15から出力されたディジタル信号データに応じてVCOM電圧を発生し、液晶パネルの各セルの共通電極にVCOM電圧を供給する。セット電源17は液晶表示とその周辺回路に電圧を供給するだけでなく、セット全体に電圧を供給するようにしている。たとえば携帯電話装置全体に電源を供給している。CPUマイクロコンピュータ18は携帯電話装置などのセットのシステム制御を行い、またInterface15にたとえばVCOM調整用データやガンマ補正用データVC0~VC5なども転送するようにしている。さらに、SW1を介してSTBスタンバイ時の電源オン/オフ制御し、スタンバイ時に液晶表示装置のVCOMDriver16やその他の回路電源に電圧VDD1を供給することを停止する。またスタンバイ期間が解除するとSW1をオンし、電圧VDD1をVCOMDriverやその他の回路電源に供給するようにしている。つぎに図1に示した液晶表示装置10の動作について説明する。通常動作のとき、CPU18によりSW1がオンに設定され、VCOMDriver16やその他の回路電源に電圧VDD1が供給される。またこれ以外の回路もセット電源17から電圧PVDD1が供給され動作状態となる。Interface15に内蔵された記憶手段は電源立ち上がり時にリセットされ、その後がデータ書き換え可能となり詳細の説明は後述する、書き換えられたデータをRefDriverG13、RefDriverRB14やVCOMDriver16に供給し、各色R,G,Bのガンマ補正を設定するとともにVCOM電圧も設定する。一方、画像入力データが水平駆動回路に供給され、入力データのディジタルデータがDACでアナログ信号に変換され液晶セルのTFTのソースに水平タイミング信号に従って供給される。また垂直タイミング信号に従って列ロー線が垂直方向に順次駆動され、水平駆動回路のDACから出力された信号レベルに応じて画像が表示される。スタンバイ休止モードのとき、CPU18によりSW1がオフに設定され、VCOMDriver16やその他の回路電源に電圧VDD1の供給が停止される。しかし、これ以外の回路はセット電源17から電圧PVDD1が供給され動作状態となっている。このスタンバイモードのとき、Interface15に内蔵された記憶手段のデータは最終値を保持している。すなわち、CPU18から供給されたデータVC0と、VC1~VC5の組み合わせはInterface15の記憶手段に保持されている。これによって、スタンバイモードから通常モードに遷移するとき、記憶手段のデータを使用することができるので改めて外部CPU18を用いて再度初期設定する必要はない。記憶手段の保持された設定データを利用する利点は、CPU18からInterFace15に出力されるデータVC0~VC5をセット側でシリアル出力できない場合、VCOM調整をディジタルでなくアナログで調整を行いたい場合などに、絶縁基板液晶表示装置11上である値に設定し、外部からあるDC直流値のみでセットの要求通りの表示ができることである。つぎにInterFaceインターフェイス15の実施形態例を図2に示す。セット電源17から電圧PVDD1がRamRSTgenラムリセット信号発生回路51の入力端子に供給され、出力端子が位相補正回路56とRamBlock記憶手段55のリセット端子に接続され、所定時間遅延されたPVDD1がリセット信号RamRSTとして供給される。ED3エッジ信号発生回路52の入力端子にはVsyncとインバータINV3Aで反転されたHsync水平同期信号が供給され、出力端子からHsyncに同期したV同期エッジ信号が出力される。ED3の出力端子はAND3AとAND3Bの一方の入力端子に接続され、AND3Aの他方の入力端子はVC0信号が入力される。またAND3Bの他方の入力端子はINV3Bを介してVC0が供給される。AND3Aの出力端子はBUFバッファ3Aの入力端子に接続され、この出力端子はRamBlock55のWgamガンマ補正書き込み端子に接続される。またAND3Aの出力端子はINV3Cの入力端子に接続され、この出力端子はBUF3Bの入力端子に接続され、出力端子はRamBlock55のxWgamWgamの反転入力端子に接続される。一方AND3Bの出力端子はBUFバッファ3Cの入力端子に接続され、この出力端子はRamBlock55のWVCOMVCOM書き込み端子に接続される。またAND3Bの出力端子はINV3Dの入力端子に接続され、この出力端子はBUF3Dの入力端子に接続され、BUF3Dの出力端子はRamBlock55のxWVCOMWVCOMの反転入力端子に接続される。図1に示したCPU18の出力端子は位相補正回路56を構成するDFFA~DFFEの各入力端子inにそれぞれ接続される。またED3の出力端子もDFFA~DFFEのckクロック入力端子に接続され、垂直同期信号Vsyncのエッジに同期してVC1~VC5のディジタルデータが供給されるようにしている。さらに上述したRamRSTgen51の出力端子は各DFFD型フリップフロップA~DFFEのrstリセット端子に接続され、PVDD1の遅延したRamRSTラムリセット信号が供給される。各DFFD型フリップフロップA~DFFEの出力端子は、RamBlock55のsel1~sel5の入力端子にそれぞれ接続され、DFFA~DFFEに記憶されたVC1からVC5のデータがV同期エッジ信号に同期してRamBlock55に出力される。さらに、RamBlock55はsel1~sel5の入力端子の他に、RamRST端子があり、RamRSTgen51の出力に接続されリセット信号が供給され、VCOMやガンマ補正データがたとえば電源投入時にリセットされる。また、RamBlock55に記憶されたVCOM調整信号とγガンマ調整信号はWgam、xWgamとWVCOM、xWVCOMの制御信号に応じて出力される。VC0がLレベルのとき、AND3Aの出力はLレベルであるので、WgamはLレベル、xWgamはHレベルとなる。一方AND3Bの出力はED3からのV同期エッジ信号に同期してHレベルとなり、WVCOMはHレベル、xWVCOMはLレベルとなり、これらの信号レベルに応じてRamBlock55が書き込み制御される。VC0がHレベルのとき、ED3から出力されるV同期エッジ信号に同期して、AND3Aの出力はHレベルとなる。このとき、WgamはHレベル,xWgamはLレベルとなる。一方AND3Bの出力はLレベルとなるから、WVCOMはLレベル、xWVCOMはHレベルとなり、これらの信号レベルに応じてRamBlock55は書き込み制御される。つぎに、図2に示したRamRSTgenラムリセット信号発生回路51の実施形態例について、図3、図4A,Bに示す。図3にRamRSTgen7051の具体回路構成を示す。図1に示したセット電源17の出力端子が入力端子Tinに接続され、電圧PVDD1が供給される。入力端子TinはBUF3-1の入力端子に接続され、この出力端子はAND3-1の一方の入力端子に接続される。AND3-1の出力端子はBUF3-3を介して出力端子Toutに接続されている。また入力端子TinはINV3-1の入力端子に接続され、出力端子は次段のINV3-2の入力端子に接続されると共にキャパシタC1を介してグランドに接続されている。また、INV3-2の出力はINV3-3の入力に接続されるとともにキャパシタC2を介してグランドに接続される。以下同様な接続構成でINV3-3,C3~INV3-8,C8まで繰り返した構成となる。INV3-8の出力端子はBUF3-2の入力端子に接続され、出力端子は上述したAND3-1の他方の入力端子に接続される。INV3-1~INV3-8の内、奇数段のINVは同じ回路構成6-1と記載とし、また偶数段のINVは同じ回路構成6-2と記載としている。つぎにこのRamRSTgen回路70の動作について説明する。セット電源17から電圧PVDD1が供給されると、図5のタイミングチャートのt0で所定の時定数で立ち上がり、時刻t1で一定電圧となる。このPVDD1電圧がBUF3-1に供給され、AND回路3-1の入力端子に供給される。一方、電圧PVDD1はINV3-1~INV3-8とキャパシタC1~C8で構成される遅延回路で所定時間遅延した波形がBUF3-2の入力に供給され、その出力がAND3-1の他方の入力端子に供給される。AND3-1で論理積をとり、両入力波形がHレベルの期間の信号が取り出されBUF3-3を介して出力端子ToutからRamRST信号が導出される。上述したように、INV3-1,INV3-3,INV3-5,INV3-7は同一の回路構成となっていて、INV出力の電圧の立下りの動作スピードを設定している。またINV3-2,INV3-4,INV3-6,INV3-8は同一の回路構成となっていて、INV出力の電圧の立ち上がりの動作スピードを設定している。つぎに、図3に示したINV3-1~INV3-8の各回路構成の実施形態例を図4に示す。以下示す回路構成はINVインバータのONオン抵抗とキャパシタを用いて任意の時定数を形成し、入力信号を遅延している。図4A,Bに用いるINVのON抵抗はICで形成する抵抗値より大きく設定できるので遅延量をさらに大きくすることができる。奇数段を構成するINV3-1,INV3-3,INV3-5,INV3-7の回路構成の実施形態例を図4Aに示す。電圧PVDD1が供給される電源端子がPMOSトランジスタP1のソースに接続され、ドレインは出力OUTとNMOSトランジスタN1のドレインに接続される。一方入力端子は各PMOSトランジスタP1のゲートとNMOSトランジスタN1~NMOSトランジスタNnの各ゲートにそれぞれ接続され、NMOSトランジスタN1のソースはNMOSトランジスタN2のドレインに接続される。以下同様な接続を繰り返し、NMOSトランジスタNn-1のソースがNMOSトランジスタNnのドレインに接続され、NMOSトランジスタNnのソースはグランドに接続される。入力電圧が、しきい値以下のとき、NMOSトランジスタN1~Nnはオフ動作であり、PMOSトランジスタP1はオン動作状態となる。その結果、PVDD1からPMOSトランジスタのソース-ドレインを介して出力端子Outに電流が流れる。一方、入力電圧がしきい値以上になると、PMOSトランジスタP1はオフ動作し、NMOSトランジスタN1からNMOSトランジスタNnがオン動作し、出力端子OutからNMOSトランジスタN1~Nnを介して電流がグランドに流れ、出力端子Outの電位は下がる。この回路構成により、出力波形の立ち上がりのスピードを遅くし、立ち下がりのスピードを早くしている。一方、図4Bに図3に示したINV3-2,INV3-4,INV3-6,INV3-8Pを構成するINVインバータの回路構成の実施形態例を示す。電圧PVDD1が供給される電源端子がPMOSトランジスタP1Aのソースに接続され、ドレインはPMOSトランジスタP2Aのソースに接続される。一方入力端子Inは各PMOSトランジスタP1A~PnAのゲートとNMOSトランジスタN1Aの各ゲートにそれぞれ接続されている。PMOSトランジスタP1AのドレインはPMOSトランジスタP2Aのソースに接続される。以下同様な接続を繰り返し、PMOSトランジスタPnAのドレインがNMOSトランジスタNnAのドレインに接続され、NMOSトランジスタNnAのソースはグランドに接続される。入力電圧がしきい値以下の時、PMOSトランジスタP1A~PnAはオン動作し、NMOSトランジスタN1Aはオフ動作状態であるので、電源からPMOSトランジスタP1A~PnAを介して出力端子Outへ電流が流れ、電圧が上昇する。さらに入力電圧が上昇し、しきい値以上になるとPMOSトランジスタP1A~PnAがオフとなり、かつNMOSトランジスタN1Aがオン動作し、その結果NMOSトランジスタN1Aを介して出力端子Outからグランドに電流が流れ、出力電圧は下がるこの回路構成にすると、出力端子の波形は立ち上がりのスピードは早くなり、立ち下がりのスピードは遅くなる。図2に示したInterFace2の全体動作を図1、図5を用いて説明する。図1に示すセット電源17からPVDD1の電圧が供給され図5の時刻t0、時刻t1で一定値となる。この時刻t1でRam_H_out図5GがLレベルからHレベルへ遷移する。時刻t2になると、RamRSTgen51でPVDD1の電圧波形がRamRSTgen51で所定時間遅延されたラムリセットRamRST信号が発生する図5E。PVDD1がHレベルの状態において、CPU18からの制御信号でSTBスイッチSW1をオン動作させ、時刻t4でVDD1をVCOMDriver16、その他の回路電源として供給する。時刻t0~t5まではONシーケンスで、PVDD1の電源が投入された後の時刻t1~t2の期間RamBlock55をリセットする。そして時刻t1~t5の期間Ram_H_outはHレベルのとき規定値=Highの初期設定値が、またRam_L_outはLレベルのとき規定値=Lowの初期設定値がそれぞれRAMRamBlock55に読み込まれ、電源投入後の規定値の設定が行われる。時刻t4でVDD11の期間、まずRamBlock55をリセットする。時刻t4でCPU18でSW1が制御されVDD1が投入され、VDD1の波形が立ち上がり、時刻t5で一定の電圧となり、その後時刻t11までHレベルを維持する図5B。即ちこの期間セットが通常動作モード状態になる。すると、CPU18とInterface15のデータ転送経路がActive状態で制御データ転送が可能となり、Vsyncのエッジ信号に同期して、制御信号データVCがInterFace15へ、転送される図5C、D。時刻t6~t11の期間、RamBlock55へデータが書き込み可能となる。書き込みデータとしてたとえばVCOM電圧やガンマ補正値があり、Ram_L_out、Ram_H_outに応じてデータが書き込まれる。時刻t11になると、CPU18でスイッチSW1を切換えオフ状態とし、VDD1の電源供給を停止する。時刻t11でVDD1がLレベルへ遷移する。時刻t11~t19の期間はスタンバイモード期間と称されている。この期間RamBlock55に書き込まれたデータ、たとえば上述したVCOM電圧データやガンマ補正データが保持される。時刻t18になるとVDD1が供給されON状態となり時刻t19でHレベルの一定値に落ち着く図5B。この状態が時刻t25まで維持され、上述した通常動作、時刻t5~t11と同様な動作を繰り返す。すなわち、VCがActiveでRam_L_outとRam_H_outに応じて制御データVC1~VC5がRamBlock55にRam書き換え可能となる図5F,G。時刻t25になるとVDD1がHレベルからLレベルへ遷移し図5B、時刻t26でLレベルに落ち着き、時刻t30までその状態を維持する。一方時刻t29になるとPVDD1の電源がオフとなり図5Aそれに伴いRamRSTもHレベルからLレベルに遷移する。時刻t30でPVDD1、RamRST、Ram_L_out、Ram_H_outもLレベルになる。時刻t25~t30はOffシーケンスと称され、RamBlock55に書き込まれた最終設定値を保持する。以後電源PVDD1をONするときは、上述した時刻t0からの動作により、ONシーケンス、通常動作、スタンバイモードの各動作を行う。つぎに、RamBlock55にデータを書き込む動作の実施形態例を図2と図6、図7、図8を用いて説明する。データの例として、VCOMデータとガンマγ補正データ図8の2種類について説明するが、データの例はこれに限定するものではなく、それ以外のデータであっても良い。図6において、時刻t50でPVDD1がHレベルになり図6A、Vsyncのエッジに同期してVC0~VC5のデータが図2に示すDFFA~DFFEに取り込まれる。時刻t50でVC0、VC1~VC5は全てLレベルで、VC0がLレベルのときはVCOMDC調整が行われる。このときVCOMレジスタ図6IにはVCOMDC初期状態の電圧たとえばDC=1.150Vが設定される図7を参照。これはPVDD1を立ち上げた時、自動的に設定される値である。上述したように、時刻t51~t52の期間、VC0はLレベルである。VC0がLレベルのとき、VCOMDC調整にセットされる。時刻t51になると、CPU18から出力された制御データVC1がHレベル、VC2がLレベル、VC3がHレベル、V4がLレベル、V5がHレベルのデータが位相補正回路56のDFFA~DFFEの入力端子inにckクロックに同期して入力される。そしてこれらのデータがRamBlock55のsel1、sel2、sel3、sel4,sel5にそれぞれ書き込まれる。このVCOMデータは、図7を参照すると、1.275Vに対応した値としてディジタル的に設定されている。この値はそれ以降時刻t52~保持される。以下同様にVC1~VC5のデータは32通りの組み合わせができ、図7に示すように所定の範囲のDCレベルに設定できるようにされている。また液晶表示装置のシステムに応じてこれ以外の値に設定しても良いことは勿論である。時刻t52になると、VC0がHレベルとなり、ガンマ調整の状態にセットされる。たとえば、制御データVC1がLレベル、VC2がLレベル、VC3がLレベル、V4がHレベル、V5がLレベルのデータが位相補正回路56のDFFA~DFFEの入力端子inにckクロックに同期して入力される。そしてこれらのデータがRamBlock55のsel1,sel2,sel3,sel4,sel5のγR赤色ガンマレジスタにそれぞれ書き込まれる。このγRレジスタに入力されたガンマ調整のデータは、図8を参照すると、γ=1.9に対応した値としてディジタル的に設定されている。また時刻t53以降この設定されたデータは保持される。同様に、時刻t53になると制御データVC1がHレベル、VC2がHレベル、VC3がHレベル、V4がLレベル、V5がHレベルのデータが位相補正回路56のDFFA~DFFEの入力端子inにckクロックに同期して入力される。そしてこれらのデータがRamBlock55のsel1,sel2,sel3,sel4,sel5のγB青色用ガンマレジスタにそれぞれ書き込まれる。このγBレジスタに入力されたガンマ調整のデータは、図8を参照すると、γ=2.5に対応した値としてディジタル的に設定されている。また時刻t54以降この設定されたデータは保持される。さらに、時刻t54になると制御データVC1がHレベル、VC2がHレベル、VC3がLレベル、V4がHレベル、V5がHレベルのデータが位相補正回路56のDFFA~DFFEの入力端子inにckクロックに同期して入力される。そしてこれらのデータがRamBlock55のsel1,sel2,sel3,sel4,sel5のγG緑色用ガンマレジスタにそれぞれ書き込まれる。このγGレジスタに入力されたガンマ調整のデータは、図8を参照すると、γ=2.35に対応した値としてディジタル的に設定されている。また時刻t55以降この設定されたデータは保持される。また図8に示すように、ガンマ調整はR,G,Bの3種類あるので、VC1~VC5のデータを用いて32の組み合わせしかないので、各R,G,Bは3ビット8種類のデータによりにより構成されている。上述したように、本発明は、表示パネルが形成された絶縁基板に記憶手段を設けたのでスタンバイモード時には表示パネルを駆動するためのデータがリセットされないようにすることができる。また、駆動回路に自己リセット回路を設けたため、電源立ち上げ時において、記憶手段の出力がリセットでき、また記憶手段の出力が規定値にセットできる。また液晶表示装置においては、電源立ち上げ時において、記憶手段のガンマ補正やVCOMの出力データが規定値に自己リセットされるようにすることができる。さらに、スタンバイ期間、記憶手段の出力が規定値にセットされる表示パネル駆動用設定信号、たとえばVCOM電圧やガンマ補正データなどを保持することができる。したがって、スタンバイモード解除時において、改めてセット側より入力信号を与える必要が無くなり、システムを簡略化でき、外部CPUなどの負荷を削減できる。"