"基板にホールを形成する工程と、前記基板の上方に形成した絶縁膜に、前記ホールから前記基板の周辺部分に至る溝を複数形成する工程と、前記ホールの内壁及び前記溝を覆う導電性のシード層を前記絶縁膜上に形成する工程と、前記ホール内及び前記溝内以外の前記シード層を除去する工程と、前記基板の周辺部分の前記溝に形成した前記シード層から、前記ホール内の前記シード層に通電し、前記ホール内に導電膜を形成する工程と、前記基板を薄化して前記ホールの底部の前記導電膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。半導体回路が形成されるチップ領域内において、前記溝を前記ホールの直径より幅広に形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記基板のエッジ部分には、前記溝が前記エッジの全周にわたって格子状に形成することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。前記基板上のスクライブライン領域に前記溝を形成する請求項2又は請求項3に記載の半導体装置の製造方法。1つの前記溝を少なくとも2箇所で他の前記溝に接続させることを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体装置の製造方法。しかしながら、シリコン貫通電極は、配線に比べて容積が大きいので、Cu膜のボトムアップ成長に多くの時間が必要である。このため、ビアホール内にCu膜が充填されるまでの間にシリコン基板の上方に余分なCu膜が厚く堆積する。このように厚く堆積したCu膜は、高ストレスになり易いので、Cu膜の剥がれや、シリコン基板の反りの原因になる可能性がある。さらに、余分なCu膜は、CMP法による研磨で除去するが、厚いCu膜の研磨には時間がかかるので、半導体装置の製造のスループットが低下し、コスト増大を招く。この発明は、このような事情に鑑みてなされたものであり、シリコン貫通電極の形成時のスループットやコスト悪化を回避することを目的とする。実施形態の一観点によれば、基板にホールを形成する工程と、前記基板の上方に形成した絶縁膜に、前記ホールから前記基板の周辺部分に至る溝を複数形成する工程と、前記ホールの内壁及び前記溝を覆う導電性のシード層を前記絶縁膜上に形成する工程と、前記ホール内及び前記溝内以外の前記シード層を研磨によって除去する工程と、前記基板の周辺部分の前記溝に形成した前記シード層から、前記ホール内の前記シード層に通電し、前記ホール内に導電膜を成長させる工程と、前記基板を薄化して前記ビアホールの底部の前記導電膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。貫通電極のホール内に導電膜を形成するときに、シード層が形成された領域のみに導電膜を成長させることができるので、表面層の全面に導電膜を成長させた場合に比べて導電膜に起因するストレスや基板の反りを防止できる。発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。まず、図1Aに示す断面構造を得るまでの工程について説明する。最初に、n型又はp型のシリコン半導体基板1の一方の面表面を例えば、STIShallowTrenchIsolationにより素子分離絶縁膜2を形成して、活性領域を画定する。次いで、シリコン基板1の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板1にpウェル3が形成される。pウェル3を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜5を形成する。ゲート絶縁膜5は、例えば熱酸化膜を約6nm~7nmの厚さに形成する。なお、以下においては、pウェル3を形成した場合について説明するが、シリコン基板1にnウェルを形成した場合も同様の工程が実施される。続いて、シリコン基板1の上側全面に、ポリシリコン膜を例えばCVD法を用いて100nm~200nmの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板1上にゲート電極6を形成する。さらに、ゲート電極6をマスクにしてpウェル3にイオンを注入し、ゲート電極6の横のpウェル3にn型不純物としてリンを導入する。これにより、第1、第2ソース/ドレインエクステンション8が形成される。第1、第2ソース/ドレインエクステンション8は、エクステンションソース/ドレイン領域の浅い領域を構成する。その後に、シリコン基板1の上側全面に、絶縁膜としてシリコン酸化膜を例えばCVD法を用いて100nm~200nmの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極6の側部に絶縁性サイドウォール10が形成される。続いて、絶縁性サイドウォール10とゲート電極6をマスクとして用い、シリコン基板1に砒素等のn型のドーパント不純物を再びイオン注入する。これにより、ゲート電極6の側方のpウェル3に、ソース/ドレイン拡散層11が形成される。ソース/ドレイン拡散層11は、エクステンションソース/ドレインの深い領域を構成する。さらに、シリコン基板1の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これにより、ソース/ドレイン拡散層11におけるシリコン基板1上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース/ドレイン拡散層11が低抵抗化する。この後、素子分離絶縁膜2の上などに未反応のまま残っている高融点金属膜を例えばウェットエッチングにより除去する。これにより、ソース/ドレイン拡散層11上に、例えばコバルトシリサイドで形成されるソース/ドレイン電極12Aが形成される。また、ゲート電極6の上部に、例えばコバルトシリサイドからなるシリサイド層12Bが形成される。ここまでの工程により、シリコン基板1の活性領域には、ゲート絶縁膜5、ゲート電極6、及びソース/ドレイン電極12A等から構成される半導体素子であるトランジスタT1,T2が形成される。さらに、シリコン基板1の上側の全面に、コンタクトビア層間絶縁膜14として酸化シリコン膜をTEOSガスを使用するプラズマCVD法により、約300nmの厚さに形成する。続いて、コンタクトビア層間絶縁膜14とをエッチングして、コンタクトビア15を形成する。コンタクトビア15の径は、例えば0.08μm~0.15μmとし、ソース/ドレイン拡散層11のソース/ドレイン電極12Aに到達するまでとする。そして、コンタクトビア15を用いてソース/ドレイン電極12Aに電気的に接続される導電性プラグ16を形成する。具体的には、コンタクトビア15の内面に厚さが5nm~15nmのTi膜と、厚さが5nm~15nmのTiN膜とを順番にスパッタリング法等により形成して2層の積層構造を有する密着膜グルー膜を作製する。さらに、密着膜上にW膜をCVD法により成長させる。この膜厚は、コンタクトビア層間絶縁膜14上で例えば200nm~300nmに達する厚さとする。これにより、W膜でコンタクトビア15の空隙が埋まる。この後、コンタクトビア層間絶縁膜14の上面上に成長した余分なW膜及び密着膜をCMP法で除去する。これにより、各コンタクトビア15に、導電性プラグ16が形成される。次に、図1Bに示す断面構造を得るまでの工程について説明する。コンタクトビア層間絶縁膜14上の全面に、絶縁膜22を形成する。絶縁膜22は、例えばCVD法によりシリコンカーバイド系の膜で、その厚さは例えば100nmとする。その上に、絶縁膜23として、例えば、TEOSガスを用いたプラズマCVD法によって形成されたSiO2膜を600nm形成する。さらに、絶縁膜23の上にフォトレジスト層24を例えば3μmの厚さにスピンコート法によって形成し、リソグラフィ法を用いて貫通電極用のパターンを焼き付ける。これによって、素子の形成領域の外側でフォトレジスト膜24に開口部24Aが形成される。続いて、図1Cに示す断面構造を得るまでの工程について説明する。フォトレジスト膜24をマスクにした異方性ドライエッチングによって、絶縁膜22,23、コンタクトビア層間絶縁膜14、及びシリコン基板1をエッチングして貫通電極用のビアホール25第1のホールを形成する。絶縁膜22、コンタクトビア層間絶縁膜14のエッチングガスは、例えばC4F6、O2、Arを使用する。シリコン基板1のエッチングガスは、例えばSF6、C4F8を使用する。ビアホール25は、例えば直径が1μm~20μmで深さは50μm以上とする。ここでは、ビアホール25の直径は5μm、深さは50μmとした。この後、残存するフォトレジスト膜24は、アッシングによって除去する。続いて、図1Dに示すように、ビアホール25内に側壁保護膜31を例えばCVD法によって200nmの厚さに形成する。これによって、シリコン基板1のビアホール25内にホール26第2のホールが形成される。ここで、側壁保護膜31は、ビアホール25を形成するドライエッチング時に、シリコン基板1のエッチングと同時に形成しても良い。さらに、図1Eに示すように、ホール26の上を含む全面に例えば、i線レジスト膜32を2μmの厚さにスピンコート法を用いて形成する。i線レジスト膜32を露光現像して複数の開口部32Aを形成する。開口部32Aは、ホール26の上方を含むライン形状に形成される。開口部32Aの幅は、ホール26の幅より大きく、1つの開口部32Aには、複数のホール26を通るように形成される。図2に一例を示すように、レジスト膜32には、複数の開口部32A,32B,32Cが形成される。図2aに示すように、開口部32Aは、各チップ領域40内に複数形成されている。各開口部32Aは、チップ領域40の外周に平行な複数のラインになっており、チップ領域40の外側に形成された開口部32Bに接続されている。開口部32Bは、チップ領域40外に、各チップ領域40を囲むように格子状に形成されている。さらに、開口部32Bは、シリコン基板1のエッジ部分に形成された開口部32Cに接続されている。開口部32Cは、エッジ部分に沿って形成され、リング状に配置されている。図2bに一部を拡大して示すように、開口部32Cは、格子状のラインになっている。次に、図1Fに示す断面構造を得るまでの工程について説明する。まず、i線レジスト膜32を用いて側壁保護膜31、絶縁膜22,23をドライエッチングして溝35を形成する。エッチングガスには、例えば、CF4やCHF3のフッ素系ガスが用いられる。この後、ダウンフローのアッシング装置不図示を用いて、残存するi線レジスト膜32を除去する。i線レジスト膜32の除去は、SPMSulfuricacidHydrogenPeroxideMixture:硫酸過水による溶解除去を用いても良い。ここで、図1Fと、図3から図4Bを主に参照して、シリコン基板1の上方に形成される溝35の配置と形状の一例について説明する。図3aに示すように、溝35は、シリコン基板1のエッジ部分に形成される第1の溝35Aと、チップ領域40を区画するスクライブライン領域上の第2の溝35Bと、各チップ領域40内の第3の溝35Cとを有する。第3の溝35Cは、図1Fの溝35に相当する。図3bにシリコン基板1のエッジ部分を拡大して示すように、第1の溝35Aは、シリコン基板1のエッジ部分から1mm~2mmの領域に格子状に形成されている。各溝35Aの幅は、100μm~300μmの幅で、配置間隔は100μm以下である。第1の溝35Aの形状及び配置は、図2bに示すレジスト膜32の開口部32Cと略一致する。これらの第1の溝35Aは、めっき装置のコンタクトピンと電気的に接続するために形成されている。また、図3aに示すように、第2の溝35Bは、チップ領域40を囲むように格子状に形成されており、その線幅は、例えば、100μm~300μmで深さは例えば0.8μmである。図3bに示すように、第2の溝35Bは、第1の溝35Aに接続されている。さらに、図3aに示すように、第2の溝35Bは、複数の第3の溝35Cに接続されている。従って、第2の溝35Bは、第1の溝35Aと第3の溝35Cを連結させる役割を担う。このような第2の溝35Bは、形状及び配置は図2bに示すレジスト膜24の開口部24Bと略一致しており、スクライブライン領域に形成されることで、広い断面積を確保している。さらに、図3aと、図4Aの拡大図に示すように、第3の溝35Cは、複数のホール26の中心を通るラインとして形成される。ここで、チップ領域40内には、ホール26がチップ領域40の外周に沿って2列ずつ形成されている。これに従って、第3の溝35Cはチップ領域40の外周に沿って2列ずつ形成される。各第3の溝35Cは、チップ領域40を横断又は縦断している。図4と、図4Aの領域Aの拡大図である図4Bに示すように、第3の溝35Cのそれぞれの端部は、第2の溝35Bに接続されている。第3の溝35Cの幅は、ビアホール25の径より大きくて10μm~100μmで、深さは0.8μmである。このような第3の溝35Cの形状及び配置は、図2bに示すレジスト膜32の開口部32Aと略一致する。第3の溝35Cの中心と、ホール26の中心は、一致させても良いし、一方を他方に対してオフセットさせても良い。次に、図1Gに示す断面構造を得るまでの工程について説明する。ホール26の内面及び溝35を含む側壁保護膜31の全面に、バリアメタル層41として、例えばTa化合物を200nmの厚さにPVD法を用いて形成する。バリアメタル層41には、Ti系化合物を用いても良い。また、バリアメタル層41の形成前に、還元性ガスH2、NH3などを導入しながら150~350°Cで1~5分間、熱処理して基板表面の吸着水分や異物を除去しても良い。熱処理の代わりに、Arイオンを用いて膜表面を物理的にエッチングしても良い。この後、バリアメタル層41の上に、シード層42として、例えばCuを800nmの厚さにPVD法を用いて形成する。ここで、図1Gaに示すように、ホール26の形成領域では、第3の溝35のホール26の入り口部分が開口している。また、図1Gbに示すように、チップ領域40内でホール26が形成されていない領域で、第3の溝35Cは、バリアメタル層41及びシード層42で殆ど埋められるが一部に凹部43が形成される。また、図1Gcに示すように、チップ領域40の外側の領域では、第2の溝35Bは、バリアメタル層41及びシード層42で殆ど埋められるが、中央部分に凹部44が形成される。凹部44は、第3の溝35Cの凹部43より大きい。これは、第2の溝35Bの幅が、第3の溝35Cより広いためである。同様に、第1の溝35Aにおいても、凹部44が形成される。ここで、溝35の幅とバリアメタル層41及びシード層42の膜厚によっては、凹部43,44が形成されないこともある。続いて、図1Hに示すように、シード層42の全面にレジスト膜45をスピンコート法によって形成する。図1Haに示すように、ホール26の入り口は、レジスト材料が入り込むことでキャップされる。レジスト膜45には、例えば、ノボラック樹脂系のi線レジストを用いる。図1Hbに示すように、チップ領域40内でホール26が形成されていない領域においては、凹部43を含むシード層42の全面がレジスト膜45で覆われる。同様に、図1Hcに示すように、第1の溝35A及び第2の溝35Bの形成領域においても、凹部44を含むシード層42の全面がレジスト膜45で覆われる。さらに、図1Iに示すように、溝35内と、ホール26の内壁を除いてレジスト膜45及びシード層42をCMP法によって除去し、最表面にバリアメタル層41を露出させる。ここでの研磨工程は、ホール26及び溝35以外の表面のシード層42を除去するだけなので、短時間かつ簡単に終了する。図1Iaに示すように、ホール26の入り口は、レジスト膜45が埋め込まれたままになるので、ホール26の内面は研磨剤などから保護される。ホール26の保護膜は、レジスト膜45の代わりに、SOGSpinOnGlass塗布膜を用いても良い。また、CMP法による研磨の代わりにウェットエッチング法を用いても良い。その場合、エッチング液には、フッ酸過水溶液、硫酸過水溶液、アンモニア過水溶液を用いる。この後、ホール26内の保護膜を有機溶剤例えば、NMPNメチルピロドリンで除去する。ここで、図1Ibに示すように、ホール26が形成されていない領域の第3の溝35Cにおいても、CMP法による研磨でシード層42が露出する。バリアメタル層41及びシード層42によって形成される凹部43と、凹部43を埋めていたレジスト膜45は、研磨によって除去される。第3の溝35Cの断面積は、シード層42に電流を流したときの電流損失を無視でき、ホール26の電解めっきに十分な電流を流せる大きさを有する。同様に、図1Icに示すように、第1の溝35A及び第2の溝35BにおいてもCMP法による研磨でシード層42が露出する。第1の溝35A及び第2の溝35Bの断面積は、第3の溝35Cのシード層42の断面積より大きい。これには、複数の第3の溝35のそれぞれに確実に電流を供給するためである。次に、図1Jに示す断面構造を得るまでの工程について説明する。最初に、ホール26の入り口に充填されているレジスト膜45をアッシング又は薬液処理によって除去する。続いて、電解めっき法を用いてホール26内にCu膜47を充填する。ここで、電解めっきには、図5A及び図5Bに一例を示すような、めっき装置51を使用する。図5Aに全体構成の概略を示すように、めっき装置51は、硫酸銅めっき液を貯留させためっき槽52を有する。硫酸銅めっき液は、H2SO4を10~200g/l、Cuを20~50g/l、HClを20~80mg/lを混合し、添加剤として硫黄系有機化合物である促進剤と、ポリエチレン系の非イオン性界面活性剤等の抑制剤を100~500mg/l、添加している。めっき槽52は、硫酸銅めっき液等を不図示のポンプを用いて5l/min~20l/minの速度で循環させる。シリコン基板1は、回転可能な基板ホルダ53のクランプ54にホール26の入り口が下向きになるように支持される。図5Aの領域Bを図5Bに拡大して示すように、クランプ54には導電性を有するピン55が複数取り付けられている。ピン55は、シリコン基板1のエッジ部分の第1の溝35Aに電気的に接触させられる。第1の溝35Aが格子状に形成されているので、ピン55と確実に電気的に接続される。めっき時には、基板ホルダ53を10rpm~90rpmで回転させる。基板ホルダ53に支持されたシリコン基板1がめっき液中で回転することで、ホール26内に硫酸銅めっき液が撹拌されながら供給される。シリコン基板1をめっき液に挿入させた後、ピン55を通してシリコン基板1に電流を印加し、1mA/cm2~60mA/cm2の範囲内で電流を段階的に上昇させ、Cuの電解めっきを行う。ここで、電流は、最初に、図5Bに示すピン55に電気的に接続されている第1の溝35A中のシード層42に供給される。電流は、第1の溝35Aのシード層42から、図1Icに示す第2の溝35Bに埋め込まれたシード層42に供給される。さらに、電流は、第2の溝35B内のシード層42を経て、図1Ibに示す各チップ領域40内の第3の溝35C内のシード層42に供給される。図1Iaに示すように、第3の溝35C内のシード層42は、ホール26の内壁のシード層42に電気的に接続されている。このために、ピン55からシリコン基板1に供給された電流は、溝35内のシード層42を介して各ホール26内に供給される。この結果、ホール26内でCu膜47が成長する。Cu膜47は、例えばボトムアップ成長によって形成される。同様に、シリコン基板1のエッジ部分から各ホール26に至るまでの電流の経路上においても各溝35の上方にCu膜47が成長する。これに対して、溝35以外の表面、即ちバリアメタル層41上には、Cu膜は成長しない。これは、バリアメタル層41は、Cuより抵抗が高いためである。そして、ホール26内にCu膜47を充填したら、シリコン基板1をめっき槽52から取り出す。続いて、シリコン基板1を熱処理して、ホール26内のCu膜47を結晶化させ、安定化させる。熱処理の条件は、例えば、H2及びN2を用いた還元性雰囲気、又はAr不活性ガス雰囲気で、基板温度は350°C~450°Cとし、処理時間は10分~60分とする。ここで、従来のように、シリコン基板1の全面に厚さが5μmを越えるCu膜47を形成する場合には、Cu膜47の熱膨張に起因するストレスで膜剥がれや、シリコン基板1の反りが生ることがある。これに対して、この実施形態では、シリコン基板1上の溝35及びホール26内のみにCu膜47が形成される。このために、最表面のCu膜47のストレスが抑制され、膜剥がれや反りが生じない。この後、図1Kに示すように、CMP法を用いた研磨によって、バリアメタル層41と、側壁保護膜31と、絶縁膜23を除去する。この際、めっき時の導通用に使用した溝35と、溝35上に成長したCu膜も同時に除去される。溝35上のCu膜は、シリコン基板1の全体の面積に比べて少ないので、短時間で簡単に研磨によって除去される。続いて、図1Lに示す断面構造を得るまでの工程について説明する。まず、ホール26の表面のCu膜47の酸化防止と、Cu膜47の拡散防止のために保護膜60を形成する。保護膜60は、例えば、CVD法によって形成したSiC又はSiNとする。保護膜60の厚さは、例えば、30nm~50nmになる。次に、シリコン基板1の上方に、ホール26及びコンタクトビア15に接続する配線層を形成する。保護膜60を覆うように、層間絶縁膜61を形成する。層間絶縁膜61は、例えば、プラズマCVD法により成膜したSIOCが用いられる。層間絶縁膜61の厚さは、120nm~250nmとする。続いて、レジスト膜又はハードマスクを使用して層間絶縁膜61をドライエッチングし、配線溝68A,68Bを形成する。配線溝58A,58Bには、バリアメタル層69と、不図示のシード層とが順番にスパッタ法によって形成される。さらに、めっき法によって配線溝68A,68B中にCu膜71が埋め込まれる。余分なCu膜71及びバリアメタル層69は、CMP法によって除去される。これによって、層間絶縁膜61に、配線72A,72Bが埋め込まれた第1の配線層73が形成される。配線72Aは、ホール26内のCu膜47と電気的に接続される。配線72Bは、導電性プラグ16を介してトランジスタT1,T2に電気的に接続される。以降は、同様の処理を繰り返して、必要な層数の多層配線層80を形成する。次に、図1Mを参照して、シリコン基板1の裏面他方の面側の処理について説明する。最初に、シリコン基板1上に形成した多層配線層80の表面をポリイミド膜などの保護膜81で覆う。さらに、接着剤82を用いてサポート基板83に保護膜81を接着する。これによって、シリコン基板1は、表面をフェイスダウンさせた状態でサポート基板83に固定される。この後、シリコン基板1を裏面側からホール26内のCu膜47が露出する直前まで研削し、薄化する。続いて、図1Nに示す断面構造を得るまでの工程について説明する。例えば、異方性ドライエッチングによって、シリコン基板1の裏面をエッチングし、ホール26の底部に形成されていたCu膜47の頭部47Aを露出させる。Cuポスト47Aの露出長さは、例えば5μm~10μmにする。このときのエッチングガスには、例えばSF6、C4F8を使用する。次に、シリコン基板1の裏面を保護するために、絶縁膜84を例えばCVD法によって形成する。絶縁膜84には、例えば、SiCOHなどからなるポーラスシリカ系膜が用いられ、その厚さは10μm~15μmとする。ここで、絶縁膜84は、ホール26内に充填した側壁保護膜31と同じ膜であることが望ましい。さらに、図1Oに示す断面構造を得るまでの工程について説明する。異方性エッチバックによって、絶縁膜84をエッチングする。エッチングは、絶縁膜84に対するCu膜47のエッチング選択比が高い条件で行うと良い。エッチング時間の調整によって、Cuポスト47Aの頭部のみCuを露出させることや、Cuポスト47Aの頭部及び側壁のCuを露出することができる。Cuポスト47Aの側部の側壁保護膜31は、残ったままでも良い。これによって、貫通電極85が形成される。次に、半導体チップをダイシングして実装するまでの工程について説明する。まず、図1Pに示す断面構造を得るまでの工程について説明する。シリコン基板1の裏面上にレジスト膜90を塗布によって形成する。さらに、レジスト膜90を露光及び現像して複数の貫通電極85のそれぞれの上に開口部90Aを形成する。続いて、電解めっき法によって開口部90A内に、例えばNiAuなどの導電性材料を成長させ、バンプ91を形成する。バンプ91を形成した後は、レジスト膜90をアッシング等によって除去する。この後、図1Qに示すように、シリコン基板1を裏返してダイシングテープ92に貼り付ける。さらに、図1Rに示すように、シリコン基板1から接着剤82を剥がしてサポート基板83を取り除く。さらに、シリコン基板1から保護膜81を除去する。この後、図1Sに示すように、シリコン基板1をダイシングによって個片化して半導体装置95を複数形成する。半導体装置95は、半導体素子、多層配線層80、及び複数の貫通電極85を含んで構成されている。ここで、半導体装置95は、貫通電極85及びバンプ91を利用して3次元実装することができる。例えば、図1Tに示すように、半導体装置95は、他の半導体装置101の上に実装される。他の半導体装置101は、半導体回路が形成された配線層102と、配線層102に電気的に接続された貫通電極85Aを有し、貫通電極85Aにはバンプ91Aが形成されている。貫通電極85A及びバンプ91Aの形成方法は、半導体装置95の貫通電極85及びバンプ91と同様である。半導体装置95は、不図示のマウンターなどを用いてピックアップすることでダイシングテープ92から取り外される。さらに、バンプ91が他の半導体装置101の貫通電極85A上に配置されるように位置決めして載置される。この後、例えば、リフロー工程によってバンプ91を溶融させ、他の半導体装置101の貫通電極85Aと半導体装置95の貫通電極85を接合する。これによって、複数の半導体装置95,101が貫通電極85,85Aを用いて電気的に接続された電子部品111が形成される。以上、説明したように、この実施の形態では、シリコン基板1の上方に部分的に形成したシード層42を利用し、ホール26内にCu膜47をめっき成長させるようにしたので、ホール26を含む一部の領域のみにCu膜47を成長させることが可能になる。これによって、Cu膜47が最表面の全面にわたって厚く成長することが防止され、Cu膜47が厚く形成されたときに生じるストレスに起因する剥がれや、シリコン基板1の反りを防止できる。また、余分なCu膜47の量が少なくなるので、CMP法による研磨時間を短くでき、半導体装置95の製造効率が向上する。さらに、Cu膜47の成長に必要な電流を低減できる。絶縁膜23,31をエッチングして形成して溝35を形成した後にシード層42を形成し、溝35以外のシード層42を除去するようにしたので、一部分のみにシード層42を簡単に形成できる。また、複数のライン状の溝35をシリコン基板1のエッジ部分から、各チップ領域40内の各ホール26に至るまで形成したので、電解めっき時に外部からの電流を供給し易い。シリコン基板1のエッジ部分の第1の溝35Aを格子状に形成したので、電解めっき装置51の電流供給用のピン55とシード層42を確実に接続できる。1つの溝35は、他の複数の溝35に接続されているので、電流の供給経路を確実に確保でき、ホール26内へのCu膜47を確実に埋め込める。第1及び第2の溝35A、35Bは、第3の溝35Cに比べて断面積が大きいので、シード層42を介したホール26内への電流供給を安定して実現できる。ここで、実施形態の変形例として、図6にレイアウトの他の例を示す。シリコン基板1上のチップ領域40には、ホール26がチップ領域40の両側部と中央のそれぞれに2列ずつ平行に配列されている。これに伴って、第3の溝35Cは、チップ領域40の両側部と中央のそれぞれに2本ずつ形成されている。各第3の溝35Cは、チップ領域40の周囲に形成された第2の溝35Bに接続されている。これら溝35Cのサイズの下限値は、断面積がめっき工程時の電流損失を無視するのに十分になる大きさである。また、溝35Cのサイズの上限値は、全面にめっきする場合に比べて電流効率的が改善されるような値である。ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。以下に、前記の実施の形態の特徴を付記する。付記1基板にホールを形成する工程と、前記基板の上方に形成した絶縁膜に、前記ホールから前記基板の周辺部分に至る溝を複数形成する工程と、前記ホールの内壁及び前記溝を覆う導電性のシード層を前記絶縁膜上に形成する工程と、前記ホール内及び前記溝内以外の前記シード層を研磨によって除去する工程と、前記基板の周辺部分の前記溝に形成した前記シード層から、前記ホール内の前記シード層に通電し、前記ホール内に導電膜を成長させる工程と、前記基板を薄化して前記ビアホールの底部の前記導電膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。付記2半導体回路が形成されるチップ領域内において、前記溝を前記ホールの直径より幅広に形成することを特徴とする付記1に記載の半導体装置の製造方法。付記3前記基板のエッジ部分には、前記溝が前記エッジの全周にわたって格子状に形成することを特徴とする付記1又は付記2に記載の半導体装置の製造方法。付記4前記基板上のスクライブライン領域に前記溝を形成する付記2又は付記3に記載の半導体装置の製造方法。付記5前記チップ領域内の前記溝の断面積は、前記チップ領域の外側の前記溝の断面積以下であることを特徴とする付記2乃至付記4のいずれか一項に記載の半導体装置の製造方法。付記61つの前記溝を少なくとも2箇所で他の前記溝に接続させることを特徴とする付記1乃至付記5のいずれか一項に記載の半導体装置の製造方法。"