"複数の第1のトランジスタを含む第1のサブ回路ブロックおよび複数の第2のトランジスタを含む第2のサブ回路ブロックとを有する第1の回路ブロックと、複数の第1のトランジスタを含む第3のサブ回路ブロックおよび複数の第2のトランジスタを含む第4のサブ回路ブロックとを有する第2の回路ブロックと、前記第1の回路ブロックに接続された第1の電源選択スイッチと、前記複数の第1のトランジスタのそれぞれは、第1の埋め込み酸化膜を介して半導体基板上に形成された第1の半導体層を含み、前記第1の半導体層に形成され、前記第1の半導体層と同じ膜厚を有する第1のソース領域と第1のドレイン領域と、前記第1のソース領域と第1のドレイン領域との間の前記第1の半導体領域に形成された第1のチャンネル領域が完全空乏領域であり、第1のゲート絶縁膜を介して前記第1のチャンネル領域の第1の主表面上に形成された第1のゲートと、前記埋め込み酸化膜の底面と接触して形成された導電層からなり、前記第1のゲートと電気的に接続された第2のゲートと、前記第1の半導体層を囲むように前記半導体基板に形成された第1の絶縁分離層と、前記複数の第2のトランジスタのそれぞれは、第2の埋め込み酸化膜を介して半導体基板上に形成された第2の半導体層を含み、前記第2の半導体層に形成され、前記第2の半導体層と同じ膜厚を有する第2ソース領域と第2のドレイン領域と、前記第2のソース領域と第2のドレイン領域との間の前記第2の半導体領域に形成された第2のチャンネル領域が完全空乏領域であり、第2のゲート絶縁膜を介して前記第2のチャンネル領域の第1の主表面上に形成された第3のゲートと、前記第2の埋め込み酸化膜の底面に接触して形成された導電層からなる第4のゲートと、前記第2の半導体層を囲むように前記半導体基板に形成された第2の絶縁分離層と、前記第1サブ回路ブロックの出力信号が、前記第2のサブ回路ブロックに配置された前記複数の第2のトランジスタの前記第4のゲートに入力され、前記第3サブ回路ブロックの出力信号が、前記第4のサブ回路ブロックに配置された前記複数の第2のトランジスタの前記第4のゲートに入力され、第2のトランジスタのそれぞれの前記第3のゲートに入力される入力信号が、前記第2のサブ回路ブロックと前記第4のサブ回路ブロックに配置された前記第2のトランジスタの前記第4ゲートに入力される入力信号から独立であり、電源電圧が前記第1の電源選択スイッチを介して前記第1の回路ブロックに印加されるか、または前記第2の回路ブロックに印加され、前記第1の電源選択スイッチが前記第1のトランジスタで構成されることを特徴とする半導体装置。前記第1のサブ回路ブロックは、前記第1のトランジスタで構成された第2の電源選択スイッチを有し、前記第3のサブ回路ブロックは、前記第1のトランジスタで構成された第3の電源選択スイッチを有し、前記電源電圧が、前記第2のサブ回路ブロックに印加された時、前記第1の電源選択スイッチがオンし、その後に前記第2の電源選択スイッチがオンし、前記電源電圧が前記第4のサブ回路ブロックに印加された時、前記第1の電源選択スイッチがオンし、その後に前記第3の電源選択スイッチがオンすることを特徴とする請求項1に記載の半導体装置。しかしながら、基板ウエルにバイアスを印加する方法は、一般にMOSトランジスタのリーク電流が増大するという問題例えば、CMOSで構成された3GHzのPC用プロセッサの場合、そのリーク電流はチップあたり20~30Aにもなるを有している。すなわち、CMOSの各トランジスタのソース及びドレイン端子と、基板ウエル端子との間にはPN接合が存在する。例えば、nMOSでは基板がp型、ソースがn型である。動作時にしきい値を下げるためにnMOSでは基板ウエルに正の電圧を印加するが、PN接合がオンしてしまうため印加できる電圧範囲に限定がある。特に温度が高くなると、この範囲は狭くなってしまう。低電力プロセッサ応用では、ソースに対して基板ウエルに印加できる電圧の値は室温では0.5V程度、高温例80°Cでは0.2V程度が限界となる。これでは効果が少なく、またこの時もPN接合による電流は小さくは無く、目標とする仕様に合わせることが困難となる。また、正電位のみでなく、0Vと負電圧で切り替える場合、基板に印加する電圧に対するしきい値電圧の変化は小さい。このため、所望のしきい値電圧変化を起こすのに必要な電圧振幅は大きく、また、これの電圧振幅で大きな容量を駆動する必要がある。一方、基板およびソースおよびドレイン間にPN接合を持たないSOI構造のデバイスに対して、上述の特許文献1に示すバックゲートを用いる方法がある。この方法は、デバイスの動作状態に応じて、各デバイスのバックゲートに印加する電圧を制御する回路を必要とする。しかし、システムを構成する要素回路には、その機能に応じて高速性、および低消費電力化の要求の度合いが異なり、一律に回路を構成するすべてのデバイスにバックゲート電圧を印加する方法は、システム全体の消費電力化に対して効果的ではない。また、それぞれのデバイスに応じて印加電圧を制御する方法を採用しても、回路構成を複雑にする問題がある。また、上述のバルク型MOSトランジスタを用いた回路において、バックゲートに印加する電圧を切り替えるためのスイッチ回路を別途必要とする問題がある。そこで、本発明の目的は、MOSデバイスのバックゲートに印加する電圧を制御することにより、しきい値電圧を低減すると共にリーク電流を抑制し、高速化かつ低消費電力化を実現する半導体装置を提供することにあり、さらに、バックゲートの制御に必要な回路規模を増大することなく、システムを構成する回路ごとにその回路機能に合わせて使い分けることを特徴とする半導体装置を提供することにある。本発明の目的は、半導体基板上に、埋め込み酸化膜を介して形成された第1半導体層と、前記第1半導体層に形成され、前記第1半導体層の厚さを有するソース領域およびドレイン領域と、前記ソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、該チャネル領域の第1主面側に形成された第1ゲートと、前記埋め込み酸化膜の下面に接して形成された導電層からなる第2ゲートと、前記第1半導体層の周囲を囲むように前記半導体基板に形成された絶縁分離層と、を有する完全空乏型SOIMOSトランジスタを備え、前記第1ゲートが前記第2ゲートに電気的に接続された第1のMOSトランジスタと、前記第1ゲートおよび前記第2ゲートのそれぞれが電気的に独立に制御される第2のMOSトランジスタとを有し、前記第1のMOSトランジスタで構成された第1の回路と、前記第2のMOSトランジスタで構成された第2の回路とを前記半導体基板上に具備する半導体装置により達成できる。すなわち、完全空乏FD型のSOI構造において、その埋め込み酸化膜BOX層が薄い例えば、30nm以下ことを特徴としたトランジスタを用いる。これにより、このBOX層をゲート絶縁膜と見立てたバックゲートを駆動して、動的にしきい値の高い状態と低い状態をとることができる。BOX層があるため、従来例のようなPN接合は存在せず、このPN接合に起因する電流は流れない。本発明では、特に、このバックゲートを通常ゲートに接続したMOSトランジスタと、このバックゲートと通常のゲートとを独立に駆動させるMOSトランジスタとを組み合わせて用いることに大きな特徴がある。後者のMOSトランジスタは、予め設定した回路ブロックの中で、pMOS部分のバックゲートを共通接続し、同様にnMOS部分のバックゲートを共通接続し、この端子をそれぞれ、回路ブロックの活性化入力信号を元に論理動作を行い出力信号を出力している状態に合わせて制御する。前者のMOSトランジスタは、重い負荷を駆動する回路、後者のMOSを用いた回路ブロックで共通に接続したバックゲートを駆動する回路、及び、回路ブロックと電源との間に設けるスイッチMOSとしても用いる。これによって、バックゲートを駆動することによってMOSトランジスタの駆動能力を高めて高速性を実現でき、また負荷を充放電しない状態では、バックゲートを逆極性に駆動することによってリーク電流の小さな状態とすることができる。よって、高速性と低電力性を兼ね備えることができる。本発明によれば、低電力プロセッサなどの半導体装置の高速化と低消費電力化を、回路規模の増大を抑制し、半導体チップの面積増大を少なくしながら実現するができる。以下に、本発明を図面を参照しながら、詳細に述べる。<実施例1>図1は、発明の第1の実施例を示す図である。この回路は大きく3つのブロックに分けることが出来る。まず、DCLは、論理回路ブロックであり、BACはこのDCLのバックゲートを制御する回路であり、PFCは一般に負荷の大きな出力端子BO1を駆動する回路である。DCLでは、ここでは論理回路の例としてインバータ回路2段を例にしており、このブロックへの入力がBI1であり、出力がCO1である。電源電圧がVCCであり、接地電圧がVSCである。C21とC22がインバータ回路であり、C11の入力がBI1であり、C11の出力が、C22の入力となっており、C22の出力がCO1となっている。このDCLの論理回路ブロック、この図の例ではインバータ回路2段、において、この論理回路を構成するCMOSトランジスタは、そのバックゲートを外部この論理回路ブロック以外からから制御できるようになっているものを含むという特徴を持つ。この図では、C21とC22において、そのpMOSトランジスタのバックゲートは纏められてBGPとなっており、また、nMOSのバックゲートは纏められてBGNとなっている。これによって、後述するが、この論理回路ブロックの動作モード、動作状態に応じて、バックゲートの電圧を変化させることができる。バックゲート電圧を変化させることによって、nMOS及びpMOSではそのしきい値電圧を変化させることができる。このためBGPとBGNに発生する信号電圧を変化させることによって、待機状態においては、バックゲート電圧を変化させてしきい値電圧を高い状態を作り出しリーク電流を減少させ、反対に動作時にはバックゲート電圧を変化させてしきい値電圧を低い状態を作り出してオン電流を大きくし大きな駆動電流を得ることができる。BACはこのBGPとBGNを発生させる回路であり、ここでは、ゲートとバックゲートを直接接続したインバータ2段で構成したC1としている。電源電圧がVCAであり、接地電圧がVSAである。BA1が入力信号であり、この信号により、BGP及びBGNが切り替わり、これによってDCLに含まれるnMOS及びpMOSのしきい値電圧の状態を変えることができる。PFCは、論理回路ブロックDCLの出力CO1を受けて、長い配線など負荷の重い端子であるBO1を駆動するための回路である。この図では、ゲートとバックゲートを直接接続したインバータ1段で構成したC3としているが、BO1の負荷の大きさに応じて段数は変わる。電源電圧がVCOであり、接地電圧がVSOである。この3つの部品おいて、電源電圧VCA、VCC、VCOの電位は、同じでも良いし異なっていても良い。同じ電位の場合でも、実際のLSIチップのレイアウトでは、外部電源と接続されたパッドから、VCA、VCC、VCOについて独立に電源配線を準備する場合もある。VCA、VCC、VCOは、例えば1Vである。また、VSCとVSAとVSOは接地電圧としたが、各々これとは異なる電圧でも良い。負電圧も取りえる。本実施例によれば、DCLの中のnMOS及びpMOSのしきい値電圧の状態を変えることができるため、DCLの動作状態に応じて、DCLの中のしきい値電圧を選択することができる。これによって、高速化が必要な時には、しきい値電圧を絶対値で低く設定し、低速で良い場合や待機状態ではしきい値電圧を高く設定しリーク電流を低く抑えることができる。このようにして高速化と低電力化を達成することができる。図2は、図1の構成の動作例を説明する図である。BA1は、DCLを活性化するか否か、すなわちDCLの状態を変えることを起動する信号であり、BGPとBGNは、BA1によって発生されたDCLへの制御信号である。BI1は、論理回路ブロックDCLへの入力信号であり、BO1は、DCLの出力CO1をPFCにて電流増幅した信号である。ここでは、DCLを活性化しない時のBA1の電圧レベルが低電圧レベルのVSAであり、DCLを活性化している時のBA1の電圧レベルが高電圧レベルのVCAとする。最初の状態では、DCLは待機状態とすると、BA1は低電圧レベルであるVSAである。これにより、BACでは2段にインバータによって、BGPはVCAの電圧レベルとなっており、BGNはVSAの電圧レベルとなっている。これにより、DCL内では、pMOS、nMOSの両方のMOSトランジスタにおいては、しきい値電圧が高い状態となり、リーク電流を低く抑えることができる。DCLを活性化させるために、まず、BA1がVSAのレベルからVCAのレベルに切り替わる。これによって、BACでは2段にインバータによって、BGPとBGNの信号が切り替わる。DCLのpMOSのバックゲートを制御するBGPでは、高レベルVCAから低レベルVSAに切り替わり、nMOSのバックゲートを制御するBGNでは、低レベルVSAから高レベルVCAに切り替わる。これにより、DCL内では、pMOS、nMOS両方のしきい値電圧は低くなり、高速動作が可能な状態となる。この後BI1からDCLに入力する信号は有効な信号となり、この入力信号に応答してDCLにて論理動作が行われる。図1の例ではこの論理動作はインバータ2段からなっている。これは説明を簡単にするためであり、もちろんNANDやNORといった他の論理回路で組んでも良く、また入力BI1は複数あっても良い。この論理動作の結果が、図1のCO1に出力され、これは出力バッファであるPFCにて駆動力を高めBO1の出力となる。なお、BACへ入力するBA1の発生手段としては、図1のブロックの外で作られるが、図1の回路ブロックの前段より前の回路ブロックで作成する、様々な回路ブロックを統括している回路ブロックを用意しここで発生させる、また、入力信号BA1の状態をモニタする回路を設けてこの信号状態から発生させるなどがある。外部の装置から入力しても良い。DCLの論理動作が終わり、これを非活性化させたい時は、再びBA1が切り替わりVSAの電圧レベルとなる。これを受けて、BACが動作し、BGPはVCAに、BGNはVSAとなる。この信号が、DCLのpMOS及びnMOSのバックゲートに入力すると、これらのMOSトランジスタのしきい値電圧は再び高くなる。これによってこのDCLは再び非活性の状態となる。このような動作を行うことにより、本実施例では、高速性と低電力化、低リーク電流化を実現することができる。次にこのような動作を行うためのMOSトランジスタの構造例を示す。図3は、pMOSの構造例を示す図である。aに回路図を、bに断面図例を示し、端子の名前を対応させてある。bにおいて、p-subは基板でありその端子がSB、STIは溝堀型絶縁領域トレンチアイソレーション領域、UTBは埋め込み酸化膜である。UTBの厚さは、例えば10~20nmである。このUTBの上に、MOSが形成されており、Sはソース端子、Gはゲート端子、Dはドレイン端子であり、これらは、シリサイドSCを介して、p領域ソース、n領域チャネル形成領域、p領域ドレインに接続されている。この厚みは、例えば20nm程である。ゲートのSCとn領域の間には酸化膜OXがあり、いわゆるMOS構造となっている。この酸化膜は、酸化ハフニウムのようないわゆるHigh-k膜の場合もある。なお、ゲートはシリサイドで構成しているが、これは例えばNiSiである。他の金属材料も考えられる。UTB下にはn領域があり、これは端子BGと接続されている。よって、回路図aに示したように、BGはUTBを絶縁膜として、bのn領域とキャパシタを介した形で接続されている。これは、このUTBを第2のゲート酸化膜と見立てると、MOS構造の背面に第2のゲートが存在する構造となっている。よって、このゲートをバックゲート呼ぶことにする。この構造を用いた回路の構成例が図1となる。BGが接続するn領域と、p領域であるSBが接続するp-subとの電圧差が順方向にならないよう、p-subの電位を与えておけば、この範囲内でBGに電圧を印加することができ、UTBの上部のMOSのしきい値を変えることができる。このような構造において、チャネル形成領域が上記例の20nm程厚さであると、ソースとドレインにはさまれたゲート下の半導体領域チャネル領域は、完全に空乏化している。このような、絶縁膜UTBの上に完全空乏化したチャネル領域を有する構造は、UTBの厚さを限定しない時、一般にはFD-SOI構造と呼ばれる。図4はnMOSの構造例を示す図である。図3のpMOSの構造例においてp型とn型を入れ替えた場合と共通部分が多いためこの部分の説明は省略するが、UTBの上にMOSを構成し、シリサイドで構成したゲートと、nとシリサイドで構成したソース及びドレインとからなる。この図4の例では、BGが接続されたp領域と、濃度は一般的により薄いが同じくp領域であるp-sub端子はSBとの間に、n領域を設けて端子TWで制御できるようにしている。これは、BGが接続されたp領域と、同じp領域であるp-subとを電気的に分離するためである。BGが接続される端子BGの電位は、図1や図2にで説明したように変化させるため、これらの電位がBGに印加されても、p-subSBとの電気的な分離がPN接合の逆電位で実現されるような電位をTWから与えることができる。なお、図3のpMOSと図4のnMOSと2つを分けて図示したが、実際は同じp-subの中に、nMOSとpMOSとを形成する。図5と図6にバックゲートBGに電圧を印加する場合の例を示す。図5において、aは回路図であり、bはバックゲートBGの電圧VBGSを変えた時のドレイン電流IDSのゲートソース間電圧VGS依存性である。このbから例えばゲートソース間電圧VGSが0Vの点の電流、すなわちオフ状態でのリーク電流を値を見ると、BGの電圧VBGSが0Vの時は、ゲート幅1ミクロンメートル当り10のマイナス10乗アンペアであるのに対して、VBGSが1Vの時は、3桁以上大きな電流が流れることが分かる。また、この図は縦軸が対数であるのでわかりにくいが、VGSが1Vの点、すなわちオン電流においてもに20程、VBGSが1VのほうがVBGSが0Vの場合と比較して大きい。このように、同じゲートソース間電圧VGSにおいて、バックゲートの電圧VBGを変えることで異なる電流を取ることができる。よって、図1、図2で説明したように、回路ブロックDCLにおいてその状態に応じて、リーク電流の小さな状態、又はオン電流の大きな状態を作り出すことができるのである。図6では、aの回路図に示すようにバックゲートとゲートを直接接し、ゲートGのみで駆動する時のドレイン電流IDSのゲートソース間電圧VGS依存性を示している。bにおいて、Aの線がこの時の依存性である。なお、Bの線は、図5bのVBGSが1Vの時依存性の線を示し、Cの線は図5bのVBGSが0Vの時依存性の線をします。このように、VGSが0V、すなわちオフ状態では小さなリーク電流を実現し、かつ、VGSが1Vでは大きなオン電流を実現している。これによって、図1、図2で説明したように回路ブロックBACや回路ブロックPFCに用いることによって高速かつ低電力、低リーク電流が実現できる。本発明では、図1のDCLのように纏まった論理回路には図5のようにBGを独立に制御する。一般にシステムLSIは多くの回路ブロックが集まってできているが、すべての回路ブロックが常時動いているわけではなく、時間的、空間的に動作している部分は多くの回路ブロックの一部であり、これが時々刻々と移り変わっていく。よって、活性化される回路ブロックのみオン電流が高い状態とし、活性化していない多くの回路ブロックではオフ電流が極めて小さな状態とすることによって、高速化と、低電力化、低リーク化を達成することができる。更に、バックゲートがこの回路ブロックの外から駆動するのでこの回路ブロックの動作が進行していくので、DCL内の各回路はバックゲートを駆動することがない。回路ブロック内部では配線が短いので、各回路の駆動する負荷は殆どゲート容量で決まってしまう。よって、このゲート容量を増やさないことが重要であり、これを達成している。一方、図1のBACは、DCLを活性化するか否かを判断する回路であり、バックゲートはこの回路内で駆動しなければならない。一般に活性化は纏まった時間単位で行われるため、その最初と最後にBACは駆動できれば良く、一方でいつでも活性化状態に移る信号を受け付けられる状態でなければならない。よって、制御が簡単である図6の接続法を用いる。PFCは大きな負荷を駆動するのでゲート容量の増加の影響が小さくなる。よって、こちらも制御の簡単な図6の方法を用いるのである。以上、薄膜Box層を持つFD-SOIを使用し、ゲートとバックゲートとを接続した第1のトランジスタと、動作時と待機時とでバックゲートの電圧を他の端子から変える第2のトランジスタとを、組み合わせて用いた。これにより、論理回路ブロックにおいてブロック中の負荷の軽い論理回路には第2のトランジスタを用い、このバックゲートを共通接続し、このゲートをブロック活性化に合わせて制御できる。また、このブロック活性化を行う回路、及び回路ブロックの出力部など負荷の重い論理回路には第1のトランジスタを用い、そのゲート入力信号でバックゲートを直接制御できる。これによって、高速化と低電力化、低リーク化を図ることができる。<実施例2>次に、図1のDCLはこれまでの説明のように論理回路ブロックであり、BACによって必要な時に活性化され演算を行なうが、図7に他の例を示す。図7では、DCLとして、NAND回路C2及びNOR回路C3を含むものを示した。共にpMOSのバックゲートをまとめてBGPとし、nMOSのバックゲートを纏めてBGNとしている。入力はDCLの外からはBI1のみとしたが、他の入力がある場合もある。また、C2N1やC3N1は図には示していないが、DCL内部の他の回路の出力と接続されており、この出力信号が入力している。PFCはここではインバータ2段としている。図1と同様に、BACとPFCではゲートとバックゲートとを直接接続した構成を用いている。図8に電源電圧の例を示す。ケース1は単一電源電圧で用いる場合であり通例に従い接地電圧0Vを数に入れず、1Vの電源電圧のみを用いる。すなわち、VCA、VCC、VSCは1Vであり、VSA、VSC、VSOは0Vである。この時、SGP及びSGNは、0V又は1Vの電圧となる。このような簡単な電圧構成でありながら、本発明を用いれば、図5や図6に示したようにしきい値電圧を変化させることができるため、動作時のオン電流を大きくとりながら、待機時のオフ電流を極めて小さく抑えることができる。図3、図4に示したように、埋め込み酸化膜UTBの厚さは10~20nmであり、完全空乏型のSOIMOSを用いている。また、ゲート材料はNiSiを例えば用いている。一方、オン電流を更に大きくし、オフ電流を更に小さくすることもできる。この場合がケース2である。ここで特徴的なことは、図1や図7のBACの電源において、VCAを2V、及びVSAを-1Vとすることである。これによってバックゲートの振幅が大きくなり、例えばnMOSを例に取ると、バックゲートに1Vではなく2Vを印加することによってオン電流は増加するし、反対にバックゲートに0Vではなく-1Vを印加するとオフ電流は減少する。なお、ここでは示さないが、図3や図4のTWやSBの電圧もこれに対応して適切な電圧を与える。<実施例3>図9は、DCLに用いられる他の論理回路の例を示したものである。pc、carry、s0、s1、sumが入出力信号である。共にpMOSのバックゲートを纏めてBGPに接続し、nMOSのバックゲートを纏めてBGNに接続する。また、この実施例では、GKと示した回路が一部のノードに置かれている。これは信号を保持するラッチ回路である。このラッチ回路は待機時に接続するノードの信号レベルを安定に保持することに用いる。動作時は、このノードを実際に駆動する回路を邪魔しないように駆動能力は弱い必要がある。<実施例4>この例を図10と図11に示す。回路としては互いの出力を入力と接続した構成となる。この回路において、図10の例では、バックゲートを電源に接続してしまう。すなわち、pMOSではVCCに接続し、nMOSではVSCに接続する。このように接続すれば、このラッチ回路を、回路ブロックの活性化時、動作には他の回路の動作を邪魔しない駆動能力としておけば、非活性化時、待機時になっても、バックゲートをSGPやSGNに接続した他の回路とことなり、その駆動能力が落ちることがない。更に、図11に示す本実施例によれば、待機時にはしっかりとその時のレベルを保持する駆動能力を得、かつ動作時には他の回路の動作を邪魔しないような小さな駆動力に変えることができるのである。すなわち、pMOSのバックゲートをBGNへ、nMOSのバックゲートをBGPへ、これまでと逆に接続させている。このように接続すれば、例えばnMOSを例に取ると、動作時にはそのバックゲートは低いレベルであるのでオン電流は小さい、一方、待機時にはそのバックゲートには今度は高い電圧が印加されるのでオン電流は大きく、しっかりとその電圧レベルを保持することになる。図12Aと図12Bは、本発明におけるCMOS構造の例を示す図である。図12Aは平面図であり、A-A1-A2-B2-B1-Bの線での断面図が図12Bである。nMOSとpMOSとは、p-sub上下記で説明する構造をつけた形で形成され、両者は溝堀型絶縁領域であるSTIで分離される。pMOSについてまず述べると、埋め込み酸化膜UTB上の構造は図3で示した同じくUTB上の構造と同じである。UTB下にはn領域が置かれ、これがバックゲートとなっている。このバックゲートはnを介して半導体表面に取り出す。n取り出し領域と、UTBを含むpMOS部分との分離領域が、STIよりも浅い溝堀型絶縁領域であるSSTIである。nMOS部分では、埋め込み酸化膜UTB上の構造は図4で示した同じくUTB上の構造と同じである。UTB下にはp領域が置かれ、これがバックゲートとなっている。このバックゲートはpを介して半導体表面に取り出す。p取り出し領域と、UTBを含むnMOS部分との分離領域が、STIよりも浅い溝堀型絶縁領域であるSSTIである。更に、UTB下p領域と、同じp型半導体であるp-subとの分離に、n型半導体であるdn領域を設ける。このdn領域は、SSTI領域の下に配置したn領域と、n領域とで半導体表面に取り出す。STIは、このように構成されるnMOSとpMOSとを分離している。dn領域と、pMOSのバックゲート領域であるn領域も分離している。これによって、回路の動作状態に応じてしきい値電圧を変えることができ、高速かつ低電力低リーク電流である半導体装置を実現できる。図13と図14は、別の構造例を示す図である。ここでは、図12Bとの構造の差のみを示す。図13において、図12では溝堀型絶縁領域STIによってnMOSとpMOSとを分離していたが、ここでは溝堀型絶縁領域はSSTIのみを用いる構造としている。このために、nMOSにおいて、dnでバックゲート部分をすべて覆う。このようにすれば、UTBより下の領域では、nMOSのdnとpMOSのn領域とは、p領域であるp-subによって分離することができる。UTB及びUTBより上部の部分はSSTIによって分離することができる。これによって、STIを形成せずに、本発明の構造を実現できる。図14はnMOSのdnとpMOSのn領域との間に、nMOSのバックゲート領域に用いるp領域を形成する時に、p領域を形成する例である。これによって、nMOSとpMOSとをより接近させて配置することができる。図15は、本発明におけるCMOS構造の他の例を示す図である。これは、TBという埋め込み酸化膜でバックゲート部分とp-subとを分離した構造となっている。このため、nMOSではUTBの下にp領域のバックゲートを、pMOSではUTBの下にn領域のバックゲートを作り、それぞれ、nMOSのp領域バックゲートはp領域で、pMOSのn領域バックゲートはn領域で半導体表面に取り出す。nMOSのp領域バックゲートとp-subとをn領域を設けて分離する必要はない。本実施例によれば、nMOSとpMOSとをより接近させて配置することが可能となり、面積の小さな半導体装置を実現できる。図16は本発明の他の構成例を示した図である。図1や図4の回路構成との差は、BACとDCLとPFCをセットにした回路ブロックが複数個n個存在し、これらの電源端子を纏め、AACで示したスイッチによって電源と接続した点である。このAACを図3等に示した構造のMOSを用い、かつ、ゲートとバックゲートとを接続した点である。この構成によれば、AACを構成するゲートとバックゲートとを接続したMOSによって、BACとDCLとPFCをセットにした回路ブロックが動作するのに必要な電流を供給することができ、また、待機時には極めて小さなリーク電流とすることができるのである。このAACの制御信号がDSである。この図16において、BACとDCLとPFCをセットにした部分をBLKと呼びこれがn個あり、このn個がひとつのAACに接続され、この単位をAREAと呼ぶことにする。各々のBLKを活性化させる信号がAB1~ABnである。図17は図16の方式の動作例を示す図である。まず、DSがハイレベルからローレベルに切り替わる。これによって、図16に示したようにAACを構成するpMOSはオン状態となる。これによってAREAと名づけた領域と電源とが接続され活性状態となる。これをAREAACTIVEと呼ぶ。これが完了すると、AB1からABnの内、必要な部分のみが活性化される。図17ではAB1のみが選択された例を示している。AB1が、ハイレベルからローレベルとなり、BLK1内のDCLのMOSはしきい値電圧が小さな値となり、高速動作が可能となる。この後、入力信号BI1の信号が有効となり、BO1に動作の結果が出力される。このBLKを非活性化させるには、AB1を再びハイレベルに戻す。これによって、DCL内のMOSのしきい値電圧は高い状態となり、待機状態となる図ではBLKStand-byと表記。この状態ではリーク電流が小さくなるが、各ノードの電圧信号は保持されるため、再びAB1が切り替われば直ぐに動作可能な状態に入ることができる。このように待機状態、非活性化状態から、直ちに動作状態、活性化状態に入れるのも本発明の特長のひとつである。AREA全体を待機状態、非活性化状態とするには、DSを再び切り替えてやれば良い。図18に本発明のMOSで用いるゲート電極の材料と、ゲート酸化膜材料を示す。例としてaにnMOSの構造例を示した。bに示すように。ゲート電極SCの材料の例としては、aに示したようなサリサイド構造に限定する必要はなく、金属ゲート材料を選ぶことができる。この材料は、目標とするしきい値電圧の値によって決まってくる。このゲート材料で決まるしきい値を中心に、バックゲートで制御することになる。一方、ゲート酸化膜の方は、主にHigh-k膜と呼ばれる材料を示した。一般に、ゲート電極にこの図で示したような材料を用いるとしきい値電圧はこちらで決まり、High-k膜を持ち込んでしきい値電圧の変化は小さいと言われており、High-k膜の良さを引き出すことができる。図19は、本発明の他の実施例を説明するための図であり、BACとDCLの一部のみを示している。この実施例で特徴的なことは、VCAとVSAが動作温度や製造条件に応じて値を変えることができることである。これによって、図20aに示すように、温度が高くなるに従って、例えばVCAをより高く、VSAをより低くすることにより温度変化によるDCLの特性変化を小さくすることができる。または、ゲート電材料によって粗方は決まるしきい値電圧であるが、製造のばらつきによってその値はばらつく。bに示したように、このばらつきをキャンセルさせる電圧を発生させることもできる。図21Aと図21Bに、この温度変化やばらつきを検知し、これを補正する電圧を発生する回路例SVCを示す。Vthdetector内部のMOSトランジスタは本発明の構造のMOSトランジスタであり、これに流れる電流をモニタし、抵抗とで決まる電圧をVDEに発生する。参照電圧としてこの例ではバンドギャップジェネレータを用い、この発生電圧がVBGである。Vthdetector内の抵抗とMOSのサイズを調整し、VBG近傍でVDEが変化するようにしておく。このVDEとVBGの差をアンプで検知すれば、温度やばらつきによらず一定の電圧をなるように、VCAを発生することができ、このVCAの変化を元に、VSAgeneratorにてVSAを発生することができる。図22により小さな面積を実現するための本発明の実施例を示す。図12と比較して、これからの変更点のみを述べる。この図22の実施例の特徴は、dnの中にnMOSとpMOSとを作成し、バックゲートをMOSとpMOSとで共通とした点である。すなわち、図12におけるnMOSのバックゲートであるp領域を、pMOSのバックゲートとしても用いている。これによって、図12において、nMOSとpMOSとを分離していたSTIが不要となる。これによってより小さな面積が必要な、例えばメモリセルなどを作成する時に効果がある。図23は、図22と異なり、図12におけるpMOSのバックゲートであるn領域を、nMOSのバックゲートとしても用いる。これも小さな面積を実現できるためメモリセルなどを作成する時に効果がある。図24は、nMOSのバックゲートであるp領域と、p-sub領域との分離を行わない構成である。この実施例は、第1に例えば従来のバルクでレイアウトデータや回路を作成した資産をそのまま用いたい時に使うことができる。第2、この構成は、pMOSのバックゲート制御は可能であるため、pMOSのみバックゲート制御を行えば良い応用に用いることができる。これには、メモリセルやパスゲート論理などで効果がある。図25~図28には、メモリセルの例を示す。図25は、4つのトランジスタTr1,Tr2,Dr1,Dr2で構成したSRAMの例であり、Tr1とTr2のバックゲートを、メモリセルの内部ノードであるN1とN2で制御している。B1とB2は信号を読み出すビット線であり、W1がワード線である。この構成によれば、Tr1とTr2の内、必要な片方のMOSのしきい値電圧を高く、他方を低く設定することができ、このメモリセルの電力を下げることができる。図26には、6つのトランジスタTr1,Tr2,Ld1,Ld2,Dr1,Dr2で構成したSRAMの例であり、Ld1とDr1のバックゲートがそのゲートと接続され、同様にLd2とDr2のバックゲートがそのゲートと接続された構成を取る。この構成によれば、このメモリセルの安定度を高めることができる。図27は、3つのトランジスタで構成したDRAMに本発明を適用した実施例である。図27では、M2のゲートの電荷の有無で情報を記憶する。M1は、M2のゲートに電荷を貯めたり出したりする、情報の書込みを行うトランジスタである。M1のゲート信号W1を書込みワード線と呼び、M1のソース/ドレイン端子の他方に接続されたB1を書込みビット線と呼ぶ。M2では、ゲートの電荷の有無によってその流しうる電流が異なるが、このM2と直列に接続されたM3によって選択的にこの情報を読み出す。このM3のゲート信号W2を読出しワード線と呼び、M3のドレイン端子に接続されたB2を書込みビット線と呼ぶ。図27では、M2のゲートとバックゲートを接続している。これによって、M2のゲートに電荷がある状態では、この電圧が高いのでM2のしきい値電圧が下がり大きなM2のドレイン電流を流せることになり、一方、M2のゲートに電荷がない状態では、この電圧が低いのでM2のしきい値電圧が上がり小さな電流しかM2には流せなくなる。よって、情報の差による電流差を、この制御を行わない状態と比べると大きくすることができる。図28は、他の実施例である。図27の構成との差のみ述べる。この実施例では、M2に加えてM3においてもゲートとバックゲートを接続している。これによって、読み出し時により大きな電流を取ることができ、一般に、M1はM2のゲートで電荷の出し入れのみなので小さな駆動能力で良いが、M3は電流を読み出すため駆動能力が大きな必要があるが、本発明を用いないと、大きな電流流すためにはそのサイズを大きくしなければならない。これはメモリセル面積の増大となり好ましくない。図29~図31A、Bは、これまでに述べた論理回路方式と、メモリセル方式の組み合わせを示した実施例であり、半導体装置のチップにどのような部品を搭載するかを示している。ここでは、説明に必要な部分のみを示しているが、もちろん、他にIO回路やセンサ、無線、不揮発メモリなどが必要に応じて搭載される。図29は、論理回路にはバックゲート制御を行わないが、メモリにはバックゲート制御を行い、図25を例とするような4つのトランジスタを用いメモリセルを用いるものである。4TrSRAMがこの4つのトランジスタを用いメモリセルで構成したメモリ部分であり、Logicw/oBackが論理回路部分である。この構成を用いる断面構造を簡単にできる特長があるため低コストとなる。すなわち、メモリ部分には図23の構造を用い、論理部分には図24の構造を用いる。この2つの構造は同じプロセスとなる。図30は、論理部にバックゲート制御を行う方式含んだ実施例である。メモリ部分4TrSRAMにはバックゲート制御を行い4つのトランジスタで構成したメモリセルによるメモリと図26を例とするような6つのトランジスタを用いメモリセルを用いたメモリ部分6TrSRAMを搭載し、論理回路部分Logicには、図1を例としたようなバックゲート制御を行う回路が搭載される。キャッシュメモリとしてこの6TrSRAMを用い、ワーク用のメモリとしてトランジスタ数が6つより4つの方が少ないため面積の小さな4TrSRAMを用いるとことができ、半導体装置全体の性能を向上することができる。この実施例を用いることにより、これまでの実施例で説明したような高速、低電力な論理回路とこの動作に必須となるメモリを低面積で低電力なものを搭載することができる。図31Aは、図21Aで説明した温度変化やばらつきを検知し、これを補正する電圧を発生する回路SVCを複数個同じチップ上に搭載する実施例である。これによって、チップ上で均一と見做せる領域又は回路形態毎にSVCを設けることにより、よりきめ細かな制御を行うことができる。この例では、チップ上を4つの領域に分割し、SVC1~4に示した回路で各々に適したVCAとVSAを発生する。例えば、図31Bに示すように、SVC1では、VCA1とVSA1を発生し、これらの電圧がブロック配置例に示したようにこの領域内のBAC、DCLに給電される。図32~図34に、バックゲート制御の例を示す。図32は本発明で用いる構造を模式的に示したものである。ソースS、ドレインD、ゲートG1、及びゲート酸化膜OXを有するMOSが、埋め込み酸化膜UTBの上に載り、SOI構造を作っており、このUTBの下の基板の半導体部分をバックゲートG2とするものである。ここで、ゲート酸化膜OXの厚さがTOXであり、ソースSやドレインDの厚さがTSOI、埋め込み酸化膜UTBの厚さがTBOXであるが、TOXはHigh-k膜を用いる場合は異なるが2nm以下、TSOIは20nm程度、TBOXは10~20nm程度である。図33は他の構造を示す。この構造では、バックゲートG2を、ゲートG1と同様な導電性の材料で構成するものである。この構造では、バックゲートG2とゲートG1の位置が上下でずれないようにする必要があるが、バックゲートG2を高精度に作成することができる。図34はPD-SOIと呼ばれるTSOIが厚い構造での例である。部分空乏型と呼ばれ、この場合、図に示すようにゲート下の領域に電位を与える端子がG2となる。ソースSと、ゲート下の領域との間のPN接合がオンしないという条件でG2に電位を与える。"