"演算増幅器を含む積分回路と、前記演算増幅器の入力端子に信号を入力する第1スイッチドキャパシタ回路と、前記演算増幅器の出力端子と接続する出力端子を有する第2スイッチドキャパシタ回路と、を含み、前記積分回路及び前記第1スイッチドキャパシタ回路は、入力信号をサンプリングするサンプリング動作と、サンプリングされた電荷を積分する積分動作とを繰返し、前記第2スイッチドキャパシタ回路は、前記積分回路の積分動作中に出力信号を出力し、該出力信号が、前記積分回路から積分動作中に出力される信号に加算されることを特徴とするスイッチドキャパシタ積分器。演算増幅器を含む積分回路と、前記演算増幅器の入力端子に信号を入力する第1スイッチドキャパシタ回路と、前記演算増幅器の出力端子と接続する出力端子を有する第2スイッチドキャパシタ回路と、を含み、前記積分回路及び前記第1スイッチドキャパシタ回路は、入力信号をサンプリングするサンプリング動作と、サンプリングされた電荷を積分する積分動作とを繰返し、前記第2スイッチドキャパシタ回路は、キャパシタと、該キャパシタをサンプル、ホールド動作させるスイッチング素子と、を含み、前記スイッチング素子は、前記キャパシタを、前記積分動作中にホールド動作させることを特徴とするスイッチドキャパシタ積分器。前記第2スイッチドキャパシタ回路の前記スイッチング素子は、前記積分回路及び前記第1スイッチドキャパシタ回路のサンプリング動作区間終了後に前記ホールド動作が開始され、積分動作が終了する以前に終了するように前記キャパシタを動作させることを特徴とする請求項2に記載のスイッチドキャパシタ積分器。前記積分回路は、前記演算増幅器と、該演算増幅器の反転入力端子と出力端子との間に接続される帰還キャパシタと、を含み、前記第1スイッチドキャパシタ回路は、第1入力信号の入力端子と接続される第1スイッチング素子と、前記第1スイッチング素子と直列に接続される第1入力キャパシタと、前記第1入力キャパシタと、前記反転入力端子との間に接続される第2スイッチング素子と、前記第1スイッチング素子、前記第1入力キャパシタ間と、グランドとを接続する第3スイッチング素子と、前記第2スイッチング素子、前記第1入力キャパシタ間と、グランドとを接続する第4スイッチング素子と、を含み、前記第2スイッチドキャパシタ回路は、第2入力信号の入力端子と接続される第5スイッチング素子と、前記第5スイッチング素子と直列に接続される第2入力キャパシタと、前記第5スイッチング素子、前記第2入力キャパシタ間と、グランドとを接続する第6スイッチング素子と、を含み、前記第2入力キャパシタの出力信号は、前記演算増幅器の前記出力端子に出力されることを特徴とする請求項1に記載のスイッチドキャパシタ積分器。前記積分回路は、前記演算増幅器と、該演算増幅器の反転入力端子と出力端子との間に接続される帰還キャパシタと、を含み、前記第1スイッチドキャパシタ回路は、第1入力信号の入力端子と接続される第1スイッチング素子と、前記第1スイッチング素子と直列に接続される第1入力キャパシタと、前記第1入力キャパシタと、前記反転入力端子との間に接続される第2スイッチング素子と、前記第1スイッチング素子、前記第1入力キャパシタ間と、グランドとを接続する第3スイッチング素子と、前記第2スイッチング素子、前記第1入力キャパシタ間と、グランドとを接続する第4スイッチング素子と、を含み、前記第2スイッチドキャパシタ回路は、第2入力信号の入力端子と接続される第7スイッチング素子と、前記第7スイッチング素子と直列に接続される第8スイッチング素子と、前記第7スイッチング素子、前記第8スイッチング素子間と、グランドとの間に設けられる第3入力キャパシタと、を含み、前記第8スイッチング素子は、前記第3入力キャパシタと前記演算増幅器の前記出力端子との間を離接することを特徴とする請求項2または3に記載のスイッチドキャパシタ積分器。しかしながら、上記したスイッチドキャパシタ積分器では、積分動作時、セトリングが完了するまでに電荷を充電するため、演算増幅器9から帰還キャパシタに電荷を供給する必要がある。帰還キャパシタ8への電荷の充電が積分動作区間内に十分に行われないと、出力信号Voutに誤差成分が生まれる。誤差は、スイッチドキャパシタ積分器の精度を低下させる。精度と演算増幅器の低消費電流化とはトレードオフの関係になるため、従来のスイッチドキャパシタ積分器には、演算増幅器9における消費電流が多いという課題が生じる。本発明は、上記した点に鑑みてなされたものであり、帰還キャパシタの充電を補助することによって演算増幅器の充電にかかる負荷を抑え、低消費電力化を実現できるスイッチドキャパシタ積分器を提供することを目的とする。上記した課題を解決するため、本発明の一態様のスイッチドキャパシタ積分器は、演算増幅器例えば図2、4に示した演算増幅器122を含む積分回路例えば図2、4に示した積分器102と、前記演算増幅器の入力端子に信号を入力する第1スイッチドキャパシタ回路例えば図2、4に示したスイッチドキャパシタ回路101と、前記演算増幅器の出力端子と接続する出力端子を有する第2スイッチドキャパシタ回路例えば図2に示したスイッチドキャパシタ回路103、図4に示したスイッチドキャパシタ回路403と、を含み、前記積分回路及び前記第1スイッチドキャパシタ回路は、入力信号例えば図2、4に示した入力信号Vin1をサンプリングするサンプリング動作と、サンプリングされた電荷を積分する積分動作とを繰返し、前記第2スイッチドキャパシタ回路は、前記積分回路の積分動作中に出力信号を出力し、該出力信号が、前記積分回路から積分動作中に出力される信号に加算されることを特徴とする。本発明の一態様のスイッチドキャパシタ積分器は、演算増幅器例えば図2、4に示した演算増幅器122を含む積分回路例えば図2、4に示した積分器102と、前記演算増幅器の入力端子に信号を入力する第1スイッチドキャパシタ回路例えば図2、4に示したスイッチドキャパシタ回路101と、前記演算増幅器の出力端子と接続する出力端子を有する第2スイッチドキャパシタ回路例えば図2に示したスイッチドキャパシタ回路103、図4に示したスイッチドキャパシタ回路403と、を含み、前記積分回路及び前記第1スイッチドキャパシタ回路は、入力信号をサンプリングするサンプリング動作と、サンプリングされた電荷を積分する積分動作とを繰返し、前記第2スイッチドキャパシタ回路は、キャパシタ例えば図2に示したキャパシタ133、例えば図4に示したキャパシタ432と、該キャパシタをサンプル、ホールド動作させるスイッチング素子例えば図2に示したスイッチング素子131、132、例えば図4に示したスイッチング素子431、433と、を含み、前記スイッチング素子は、前記キャパシタを、前記積分動作中にホールド動作させることを特徴とする。本発明の一態様のスイッチドキャパシタ積分器は、前記第2スイッチドキャパシタ回路の前記スイッチング素子が、前記積分回路及び前記第1スイッチドキャパシタ回路のサンプリング動作区間終了後に前記ホールド動作が開始され、積分動作が終了する以前に終了するように前記キャパシタを動作させることが望ましい。本発明の一態様のスイッチドキャパシタ積分器は、前記積分回路が、前記演算増幅器と、該演算増幅器の反転入力端子と出力端子との間に接続される帰還キャパシタ例えば図2、図4に示した帰還キャパシタ121と、を含み、前記第1スイッチドキャパシタ回路は、第1入力信号の入力端子と接続される第1スイッチング素子例えば図2、図4に示したスイッチング素子111と、前記第1スイッチング素子と直列に接続される第1入力キャパシタ例えば図2、図4に示した入力キャパシタ115と、前記第1入力キャパシタと、前記反転入力端子との間に接続される第2スイッチング素子例えば図2、図4に示したスイッチング素子112と、前記第1スイッチング素子、前記第1入力キャパシタ間と、グランドとを接続する第3スイッチング素子例えば図2、図4に示したスイッチング素子113と、前記第2スイッチング素子、前記第1入力キャパシタ間と、グランドとを接続する第4スイッチング素子例えば図2、図4に示したスイッチング素子114と、を含み、前記第2スイッチドキャパシタ回路は、第2入力信号の入力端子と接続される第5スイッチング素子例えば図2に示したスイッチング素子131と、前記第5スイッチング素子と直列に接続される第2入力キャパシタ例えば図2に示した入力キャパシタ133と、前記第5スイッチング素子、前記第2入力キャパシタ間と、グランドとを接続する第6スイッチング素子例えば図2に示したスイッチング素子132と、を含み、前記第2入力キャパシタの出力信号は、前記演算増幅器の前記出力端子に出力されることが望ましい。本発明の一態様のスイッチドキャパシタ積分器は、前記積分回路は、前記演算増幅器と、該演算増幅器の反転入力端子と出力端子との間に接続される帰還キャパシタと、を含み、前記第1スイッチドキャパシタ回路は、第1入力信号の入力端子と接続される第1スイッチング素子と、前記第1スイッチング素子と直列に接続される第1入力キャパシタと、前記第1入力キャパシタと、前記反転入力端子との間に接続される第2スイッチング素子と、前記第1スイッチング素子、前記第1入力キャパシタ間と、グランドとを接続する第3スイッチング素子と、前記第2スイッチング素子、前記第1入力キャパシタ間と、グランドとを接続する第4スイッチング素子と、を含み、前記第2スイッチドキャパシタ回路は、第2入力信号の入力端子と接続される第7スイッチング素子例えば図4に示したスイッチング素子431と、前記第7スイッチング素子と直列に接続される第8スイッチング素子例えば図4に示したスイッチング素子433と、前記第7スイッチング素子、前記第8スイッチング素子間と、グランドとの間に設けられる第3入力キャパシタ例えば図4に示した入力キャパシタ432と、を含み、前記第8スイッチング素子は、前記第3入力キャパシタと前記演算増幅器の前記出力端子との間を離接することが望ましい。本発明のスイッチドキャパシタ回路によれば、演算増幅器からの電荷の移動を減らすことができるため、従来法よりもスルーレートやユニティゲイン帯域の狭い演算増幅器でも十分なセトリングが期待でき、演算増幅器の消費電流を削減することが可能となる。以下、本発明のスイッチドキャパシタ積分器の第1実施形態、第2実施形態を説明する。なお、第1実施形態、第2実施形態では、いずれもシングルエンドの構成例を示しているが、本発明は全差動回路でも実現することが可能である。第1実施形態回路構成図1は、本発明の第1実施形態のスイッチドキャパシタ積分器の回路構成を説明するための図である。第1実施形態のスイッチドキャパシタ積分器は、スイッチドキャパシタ回路101、積分器102、スイッチドキャパシタ回路103を備えている。図中に破線で示した範囲にある構成は、先に説明した従来のスイッチドキャパシタ積分器と同様の構成である。図2は、図1に示したスイッチドキャパシタ積分器をより具体的に示した図である。スイッチドキャパシタ回路101は、スイッチング素子111、112、113、114と、入力キャパシタ115キャパシタンスC1を含んでいる。スイッチング素子111の一端は、入力端子141と接続されている。入力端子141に入力される信号を、入力信号Vin1と記す。スイッチング素子111、入力キャパシタ115、スイッチング素子112は直列に接続されている。入力キャパシタ115の一端115aとスイッチング素子111との間にはスイッチング素子113が接続され、スイッチング素子113は接地されている。また、入力キャパシタ115の他の一端115bとスイッチング素子112との間にはスイッチング素子114が接続され、スイッチング素子114は接地されている。スイッチドキャパシタ回路103は、スイッチング素子131、132と、入力キャパシタ133キャパシタンスC2と、を含んでいる。スイッチング素子131の一端は、入力端子142と接続されている。入力端子142に入力される信号を、入力信号Vin2と記す。スイッチング素子131、入力キャパシタ133は直列に接続されている。入力キャパシタ133の一端133aとスイッチング素子131との間にはスイッチング素子132が接続され、スイッチング素子132は接地されている。積分器102は、演算増幅器122と、帰還キャパシタ121キャパシタンスC0と、を含んでいる。演算増幅器122は、反転入力端子122a、非反転入力端子122b、出力端子122cを備えている。帰還キャパシタ121は、演算増幅器122の出力端子122cと反転入力端子122aとの間に設けられている。演算増幅器122の出力端子122cは、スイッチドキャパシタ積分器の出力端子143と、入力キャパシタ133の一端133bに接続されている。一端133bはスイッチドキャパシタ回路103の出力端子145に接続されていて、出力端子145は、積分器102の出力端子143に出力されている。このような構成により、第1実施形態では、積分器102の出力信号にスイッチドキャパシタ回路103の出力信号が加算され、出力信号Voutとなる。以上の構成において、スイッチング素子111、114、131にはスイッチ制御信号S1が入力される。また、スイッチング素子112、113、132にはスイッチ制御信号S2が入力される。スイッチ制御信号S1、スイッチ制御信号S2は、それぞれ一定の周期で変化する信号であり、入力したスイッチング素子をその周期でオン、オフさせる。スイッチ制御信号S1とスイッチ制御信号S2とは、その位相が互いに半サイクルずれている。動作次に、第1実施形態のスイッチドキャパシタ積分器の動作を説明する。図3は、第1実施形態のスイッチドキャパシタ積分器の動作を説明するための図である。図3aはスイッチ制御信号S1、図3bはスイッチ制御信号S2、図3cは出力信号Voutを示している。図3a~cのいずれでも、縦軸は電圧Vを示し、横軸は時間tを示している。スイッチ制御信号S1、S2の位相は前述したように半サイクルずれている。このため、スイッチ制御信号S1とスイッチ制御信号S2とのオン、オフのタイミングは、互いに反対になっている。スイッチドキャパシタ積分器の動作には、スイッチ制御信号S1によってスイッチング素子111、114、131がオンする期間と、スイッチ制御信号S2によってスイッチング素子112、113、132がオンする期間とがある。スイッチング素子111、114、131がオンする動作をサンプリング動作といい、サンプリング動作が行われている期間をサンプリング動作区間という。また、スイッチング素子112、113、132がオンする動作を積分動作といい、積分動作が行われている期間を積分動作区間という。サンプリング動作区間では、スイッチング素子112、113、132はオフ状態になっている。また、積分動作区間では、スイッチング素子111、114、131はオフ状態になっている。第1実施形態では、サンプリング動作区間の出力信号Vout_sとし、積分動作区間の出力信号Vout_iとする。なお、図3cのVoutは、サンプリング動作区間の出力信号Vout_sと、積分動作区間の出力信号Vout_iの両方を示している。サンプリング動作区間では、入力端子141に入力されるアナログの入力信号Vin1によって入力キャパシタ115が充電される。入力キャパシタ115に蓄えられた電荷は、実質的に入力信号Vin1と入力キャパシタ115のキャパシタンスC1の積、Vin1×C1で表される。また、サンプリング動作区間では、入力端子142に入力されるアナログ信号Vin2によって入力キャパシタ133が充電される。入力キャパシタ133に蓄えられた電荷は、実質的に入力信号Vin2と入力キャパシタ133のキャパシタンスC2の積、Vin2×C2で表される。このとき、積分器102は先に入力された信号に依存した電荷を帰還キャパシタ121に保持し、出力端子143から出力信号Vout_sを出力する。帰還キャパシタ121に保持される電荷は、Vout_s×C0となる。積分動作区間では、スイッチング素子112、113、132がオンになる。演算増幅器122の反転入力端子122aは実質的に非反転入力端子122bと同電位、すなわち仮想接地状態となる。入力キャパシタ115に保持される電荷は、完全に帰還キャパシタ121に移動する。このような動作により、積分動作区間では、入力キャパシタ115に蓄えられた電荷Vin1×C1を帰還キャパシタ121のキャパシタンスC0で除算したVin1×C1/C0が、サンプリング動作区間の出力信号Vout_sに加算される。このため、積分動作区間では、出力端子143から出力信号Vout_sVin1×C1/C0が出力信号Vout_iとして出力される。なお、このとき、スイッチドキャパシタ回路103の入力キャパシタ133に蓄えられている電荷Vin2×C2は、出力信号Vout_iに影響を与えることがない。ここで、積分動作区間のスイッチドキャパシタ回路103の動作を説明する。積分動作の開始時、スイッチング素子112及びスイッチング素子113と同時に、スイッチング素子132もオンになる。スイッチドキャパシタ回路101から積分器102に入力する入力信号は、Vin1からグランド電圧信号グランドへ変化する。また、スイッチドキャパシタ回路103においては、入力キャパシタ133に電荷を蓄積する電圧は、入力信号Vin2から信号グランドへ変化する。このとき、入力キャパシタ133は、ホールド状態になる。このような変化に応じて、出力端子143から出力される出力信号Vout_iは、入力キャパシタ115と帰還キャパシタ121とを介したステップ応答と、入力信号Vin2から信号グランドへの変化に対応する入力キャパシタ133を介したステップ応答とを加算したものになる。以上の動作において、入力キャパシタ115、133、帰還キャパシタ121のキャパシタンスを適正に設定することにより、積分器102の消費電力を削減することができる。すなわち、第1実施形態では、入力キャパシタ115のキャパシタンスC1、入力キャパシタ133のキャパシタンスC2、帰還キャパシタ121のキャパシタンスC0を以下のように設定する。C2=C0×C1/C0-C1また、第1実施形態では、スイッチドキャパシタ回路101の入力信号Vin1と、スイッチドキャパシタ回路103の入力信号Vin2とを、以下のように設定する。Vin2=-Vin1以上の条件を満たすことにより、スイッチドキャパシタ積分器の積分動作時の出力信号Vout_iは、Vout_sVin1×C1/C0となる。この出力信号は、先に背景技術で説明した、スイッチドキャパシタ積分器の最終的な出力信号に一致する。このような第1実施形態では、演算増幅器122の出力信号が帰還キャパシタ121の充電に消費されることがない。このため、図3cのように、第1実施形態では、サンプリング動作区間の立下りと積分動作区間の立上りの境界において、出力信号の極性が反対方向に振れることがない。以上のことから、第1実施形態のスイッチドキャパシタ積分器では、演算増幅器122に必要とされるスルーレートやユニティゲイン周波数などを大きく緩和できるため、演算増幅器122の低消費電流化が可能となる。なお、本発明の第1実施形態は、以上説明した構成に限定されるものではない。すなわち、第1実施形態は、スイッチドキャパシタ回路101のステップ応答を補うことができれば本発明の効果を得ることができる。このため、スイッチドキャパシタ回路のサンプリング方式は、クロール型、バタフライ型と呼ばれるサンプリング形式でもよい。また、スイッチドキャパシタ回路103の入力信号Vin2は、-Vin1ではなく、Vin1、-Vin1をスケーリングしたα×Vin1、またはVin1、-Vin1を離散値化した値であってもよい。第2実施形態回路構成次に、本発明の第2実施形態について説明する。第2実施形態のスイッチドキャパシタ積分器は、図1に示したスイッチドキャパシタ回路103と異なる構成のスイッチドキャパシタ回路403を備える点で第1実施形態のスイッチドキャパシタ積分器と相違する。このため、図1に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。図4は、第2実施形態のスイッチドキャパシタ積分器を説明するための図である。第2実施形態のスイッチドキャパシタ積分器は、スイッチドキャパシタ回路101、積分器102、スイッチドキャパシタ回路403を備えている。スイッチング素子431にはスイッチ制御信号S1が入力されていて、スイッチング素子433にはスイッチ制御信号S3が入力されている。スイッチング素子は、各々入力されるスイッチ制御信号がオンのときにオンし、オフのときにオフするものとする。第2実施形態のスイッチドキャパシタ積分器にあっても、スイッチドキャパシタ回路101の入力端子141から入力信号Vin1が入力される。また、積分器102には出力端子143が設けてあって、出力端子143からは出力信号Voutが出力される。スイッチドキャパシタ回路403は、スイッチング素子431、433と、入力キャパシタ432キャパシタンスC2と、を含んでいる。スイッチング素子431とスイッチング素子433は、直列に接続されていて、スイッチング素子431、433間に入力キャパシタ432が接続されている。入力キャパシタ432の他の一端は接地されている。スイッチング素子431の一端には入力端子442が接続されている。スイッチドキャパシタ回路403においては、入力端子442から入力信号Vin2が入力される。スイッチドキャパシタ回路403の出力端子443は、積分器102の出力端子143に接続されている。このような動作により、第2実施形態では、出力端子122cから出力される出力信号に、出力端子443から出力される出力信号が加算され、出力信号Vout_iとして出力される。動作図5a~dは、第2実施形態のスイッチドキャパシタ回路の動作を説明するための図である。図5aはスイッチ制御信号S1、図5bはスイッチ制御信号S2、図5cはスイッチ制御信号S3、図5dは出力信号Vout_s、Vout_iを示している。図5a~dのいずれでも、縦軸は電圧Vを示し、横軸は時間tを示している。スイッチ制御信号S1、S2は前述したように半サイクルずれている。このため、スイッチ制御信号S1とスイッチ制御信号S2とのオン、オフのタイミングは、互いに反対になっている。スイッチ制御信号S3は、スイッチ制御信号S2と共に立上り、スイッチ制御信号S2よりも早く立下がる。サンプリング動作区間では、入力端子141に入力される入力信号Vin1により、入力キャパシタ115が充電される。このとき、入力端子442に入力される入力信号Vin2によって、入力キャパシタ432が充電される。入力キャパシタ115に蓄えられた電荷は、実質的に入力信号Vin1と入力キャパシタ115のキャパシタンスC1との積、Vin1×C1によって表される。入力キャパシタ432に蓄えられた電荷は、実質的に入力信号Vin2と入力キャパシタ432のキャパシタンスC2の積、Vin2×C2によって表される。このとき、積分器102では、先に入力されていた入力信号に依存した電荷、Vout×C0を、キャパシタンスC0を有する帰還キャパシタ121が保持している。この結果、出力端子143からは、出力信号Vout_sが出力される。積分動作区間では、スイッチドキャパシタ回路403において、スイッチ制御信号S3がスイッチング素子433をオンにして、入力キャパシタ432のホールド動作が実行される。このとき、スイッチング素子431は、スイッチ制御信号S1によってオフされている。積分動作区間では、スイッチドキャパシタ回路101においては、スイッチ制御信号S1により、スイッチング素子111,114がオフ状態になっている。演算増幅器122の反転入力端子122aは、実質的に非反転入力端子122bと同電位、すなわち仮想接地状態となる。このため、スイッチドキャパシタ回路101の入力キャパシタ115に保持されていた電荷は、完全に帰還キャパシタ121に移動する。積分動作区間では、この電荷を帰還キャパシタ121のキャパシタンスC0で除算したVin1×C1/C0が、サンプリング動作区間の出力信号Vout_sに加算される。このため、出力端子143からは、Vout_sVin1×C1/C0の出力信号が出力される。このとき、入力キャパシタ432に蓄えられていた電荷、Vin2×C2は、出力信号に影響を与えない。積分動作開始時、スイッチドキャパシタ回路101において、スイッチング素子112、113がオンになった瞬間、同時にスイッチング素子433もオンになる。このとき、入力信号Vin1から信号グランドへの変化に対応する入力キャパシタ115の応答と、帰還キャパシタ121を介したステップ応答とが出力端子143から出力される。また、スイッチドキャパシタ回路403からは、入力信号Vin2から信号グランドへの変化に対して出力される、入力キャパシタ432のステップ応答が出力端子122cに出力される。このため、出力端子143からは、入力キャパシタ115の応答と、帰還キャパシタ121を介したステップ応答と、入力キャパシタ432のステップ応答とを足し合わせた信号が出力される。このような第2実施形態では、図5dのように、積分動作区間の開始直後に出力信号Vout_iが極性の反対の方向に振れることがない。また、以上の動作において、第2実施形態では、入力キャパシタ115のキャパシタンスC1、入力キャパシタ432のキャパシタンスC2、帰還キャパシタ121のキャパシタンスC0を、以下のように設定する。C2=C0×C1/C0-C1また、第2実施形態では、スイッチドキャパシタ回路101の入力信号Vin1と、スイッチドキャパシタ回路403の入力信号Vin2とを、以下のように設定する。Vin2=-Vin1以上のようにすることにより、第2実施形態のスイッチドキャパシタ積分器からは、積分動作区間において、以下の出力信号が出力される。α×Vout_sVin1×C1/C0ただし、α=C0/C1/{C0/C1C2}上記したα×Vout_sVin1×C1/C0と、スイッチドキャパシタ積分器から最終的に出力される最終値Vout_sVin×C1/C0:Vin=Vin1とするとは、差分1-α×Vout_sがある。ただし、第2実施形態の出力信号は、積分動作区間内に演算増幅器122の出力から帰還キャパシタ121に電荷を充電し、セトリングすることによって、出力信号V_outが最終値Vout_sVin×C1/C0に一致する。第2実施形態では、スイッチング素子433をスイッチ制御信号S3によってオフさせることにより、積分動作区間内で入力キャパシタ432が演算増幅器122の容量性負荷とならない。このため、第2実施形態では、セトリングを速やかに行って、出力信号を最終値に速やかに一致させることができる。効果図6は、本発明の第1実施形態、第2実施形態の効果を説明するための図である。図6の縦軸は電圧を示し、横軸は時間を示している。図6に示したように、図1、図4に示したスイッチドキャパシタ積分器では、積分動作区間の開始直後から出力信号Voutがほとんど低下せず、そのままセトリング応答に移行している。このため、本発明の第1実施形態、第2実施形態のスイッチドキャパシタ回路によれば、演算増幅器からの電荷の移動を減らすことができるため、背景技術で説明したスイッチドキャパシタ回路よりもスルーレートやユニティゲイン帯域の狭い演算増幅器でも十分なセトリングが期待でき、演算増幅器の消費電流を削減することが可能となる。なお、以上説明した本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項1により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。"