オフセット電圧の補正機能を有する増幅回路において、異なる2n個nは1以上の整数の分圧電圧をそれぞれ出力する分圧回路と、n個の第一コード信号に基づく第一コードと加算または減算を制御する制御信号と前記2n個の分圧電圧とに基づき、第一加減算電圧を生成する第一加減算電圧生成回路と、n個の第二コード信号に基づく第二コードと前記制御信号と前記2n個の分圧電圧とに基づき、第二加減算電圧を生成する第二加減算電圧生成回路と、第一電圧を増幅し、自らのオフセット電圧を含む第二電圧を出力する第一アンプと、前記第二電圧と前記第一加減算電圧とを加算し、第三電圧を出力する第一加算回路と、前記第三電圧を2nのゲインで増幅し、自らのオフセット電圧を含む第四電圧を出力する第二アンプと、前記第四電圧と前記第二加減算電圧とを加算し、第五電圧を出力する第二加算回路と、を備えることを特徴とする増幅回路。ここで、通常、可変基準電圧生成回路96は分圧回路図示せずを有し、複数の基準電圧Vclに対応する複数の分圧電圧がそれぞれ生成されるように、分圧回路に複数の出力端子が設けられる。従来の技術では、アンプ91及び92のオフセット電圧の補正のステップ数に基づき、可変基準電圧生成回路96の基準電圧Vclが複数生成されるので、ステップ数が多くなると、基準電圧Vclも多くなる。よって、基準電圧Vclに対応する分圧電圧も多くなり、分圧回路の出力端子も多くなる。例えば、ステップ数が22n段階nは1以上の整数である場合、分圧回路の出力端子も22n個になる。すると、分圧回路の各出力端子の分圧電圧を制御するための回路の回路規模が大きくなるので、増幅回路の回路規模も大きくなる。本発明は、上記課題に鑑みてなされ、回路規模の小さい増幅回路を提供する。本発明は、上記課題を解決するため、オフセット電圧の補正機能を有する増幅回路において、異なる2n個nは1以上の整数の分圧電圧をそれぞれ出力する分圧回路と、n個の第一コード信号に基づく第一コードと加算または減算を制御する制御信号と前記2n個の分圧電圧とに基づき、第一加減算電圧を生成する第一加減算電圧生成回路と、n個の第二コード信号に基づく第二コードと前記制御信号と前記2n個の分圧電圧とに基づき、第二加減算電圧を生成する第二加減算電圧生成回路と、第一電圧を増幅し、自らのオフセット電圧を含む第二電圧を出力する第一アンプと、前記第二電圧と前記第一加減算電圧とを加算し、第三電圧を出力する第一加算回路と、前記第三電圧を2nのゲインで増幅し、自らのオフセット電圧を含む第四電圧を出力する第二アンプと、前記第四電圧と前記第二加減算電圧とを加算し、第五電圧を出力する第二加算回路と、を備えることを特徴とする増幅回路を提供する。本発明では、増幅回路のオフセット電圧を補正するための補正電圧の係数は、0~22n-1の範囲で、変更される。この時、補正電圧生成用の分圧電圧を出力する分圧回路の出力端子は、第一及び第二加減算電圧生成回路の両方に対し、22n個でなくて22n個である。よって、各分圧電圧を制御するための回路の回路規模が小さいので、増幅回路の回路規模も小さい。以下、本発明の実施形態を、図面を参照して説明する。まず、増幅回路の構成について説明する。図1は、本実施形態の増幅回路を示すブロック図である。増幅回路は、アンプ11及び12、加算回路21及び22、分圧回路31、及び、加減算電圧生成回路41及び42を備える。加減算電圧生成回路41及び42は、デコーダ51、セレクタ52、及び、制御回路53を備える。制御回路53は、インバータ54、及び、スイッチ55~58を備える。アンプ11の入力端子は、増幅回路の入力端子に接続される。加算回路21の第一入力端子は、アンプ11の出力端子に接続され、第二入力端子は、加減算電圧生成回路41の第一及び第二出力端子に接続され、出力端子は、アンプ12の入力端子に接続される。加算回路22の第一入力端子は、アンプ12の出力端子に接続され、第二入力端子は、加減算電圧生成回路42の第一及び第二出力端子に接続され、出力端子は、増幅回路の出力端子に接続される。加減算電圧生成回路41のn個nは1以上の整数のコード入力端子は、増幅回路のn個の第一コード入力端子にそれぞれ接続され、制御端子は、増幅回路の制御端子に接続され、2n個の入力端子は、分圧回路31の2n個の出力端子にそれぞれ接続される。加減算電圧生成回路42のn個のコード入力端子は、増幅回路のn個の第二コード入力端子にそれぞれ接続され、制御端子は、増幅回路の制御端子に接続され、2n個の入力端子は、分圧回路31の2n個の出力端子にそれぞれ接続される。分圧回路31は、基準電圧入力端子と接地端子との間に設けられる。図2は、本実施形態の増幅回路の加減算電圧生成回路の一例を示すブロック図である。加減算電圧生成回路41において、デコーダ51のn個のコード入力端子は、加減算電圧生成回路41のn個のコード入力端子にそれぞれ接続される。セレクタ52の2n個のコード入力端子は、デコーダ51の2n個の出力端子にそれぞれ接続され、2n個の入力端子は、加減算電圧生成回路41の2n個の入力端子にそれぞれ接続される。制御回路53の制御端子は、加減算電圧生成回路41の制御端子に接続され、第一及び第二入力端子は、セレクタ52の第一及び第二出力端子にそれぞれ接続され、第一及び第二出力端子は、加減算電圧生成回路42の第一及び第二出力端子にそれぞれ接続される。加減算電圧生成回路42も同様である。制御回路53において、制御回路53の制御端子は、スイッチ56及びスイッチ57の制御端子に接続される。インバータ54の入力端子は、制御回路53の制御端子に接続され、出力端子は、スイッチ55及びスイッチ58の制御端子に接続される。スイッチ55は、制御回路53の第二入力端子と制御回路53の第一出力端子との間に設けられる。スイッチ56は、制御回路53の第二入力端子と制御回路53の第二出力端子との間に設けられる。スイッチ57は、制御回路53の第一入力端子と制御回路53の第一出力端子との間に設けられる。スイッチ58は、制御回路53の第一入力端子と制御回路53の第二出力端子との間に設けられる。次に、増幅回路の動作について説明する。分圧回路31は、基準電圧Vrefを分圧し、異なる2n個の分圧電圧{Vref×1/2n、Vref×2/2n、、Vref×2n-1/2n、Vref×2n/2n}をそれぞれ出力する。加減算電圧を生成する加減算電圧生成回路41において、デコーダ41は、n個のコード入力端子のコード信号をデコードし、コードC1=0、1、、2n-2、2n-1に基づき、セレクタを制御する。セレクタ52は、第一出力端子から制御回路53の第一入力端子に、分圧電圧Vref×2n/2nを一の分圧電圧として出力する。また、セレクタ52は、第二出力端子から制御回路53の第二入力端子に、コードC1に基づき、2n個の分圧電圧の中から1つの分圧電圧を他の分圧電圧として出力する。制御信号Sがハイレベルである場合、インバータ54の出力端子の信号はローレベルであるので、スイッチ56及びスイッチ57はオンし、スイッチ55及びスイッチ58はオフする。すると、制御回路53の第一出力端子の電圧は、一の分圧電圧になり、分圧電圧Vref×2n/2nになる。制御回路53の第二出力端子の電圧は、他の分圧電圧になり、2n個の分圧電圧のいずれか1つの分圧電圧になる。加算回路21で、他の分圧電圧が一の分圧電圧から減算され、減算後の電圧が電圧V2に加減算電圧として加算され、電圧V3が生成される。この時、一の分圧電圧は2n個の分圧電圧の中で一番高い電圧であるので、加減算電圧は正の値になる。具体的には、コードC1=0の場合、セレクタ52は分圧電圧Vref×2n/2nを他の分圧電圧として出力するよう制御され、加減算電圧は0になる。コードC1=1の場合、セレクタ52は分圧電圧Vref×2n-1/2nを他の分圧電圧として出力するよう制御され、加減算電圧は加減算電圧Vref×1/2nになる。コードC1=2n-2の場合、セレクタ52は分圧電圧Vref×2/2nを他の分圧電圧として出力するよう制御され、加減算電圧は加減算電圧Vref×2n-2/2nになる。コードC1=2n-1の場合、セレクタ52は分圧電圧Vref×1/2nを他の分圧電圧として出力するよう制御され、加減算電圧は加減算電圧Vref×2n-1/2nになる。つまり、制御信号Sがハイレベルである場合、加減算電圧はプラスの加減算電圧Vref×C1/2nになる。また、制御信号Sがローレベルである場合、制御回路53の第一出力端子の電圧は、他の分圧電圧になり、2n個の分圧電圧のいずれか1つの分圧電圧になる。制御回路53の第二出力端子の電圧は、一の分圧電圧になり、分圧電圧Vref×2n/2nになる。この時、加減算電圧は負の値になる。具体的には、コードC1=0の場合、加減算電圧は0になる。コードC1=1の場合、加減算電圧は加減算電圧-Vref×1/2nになる。コードC1=2n-2の場合、加減算電圧は加減算電圧-Vref×2n-2/2nになる。コードC1=2n-1の場合、加減算電圧は加減算電圧-Vref×2n-1/2nになる。つまり、制御信号Sがローレベルである場合、加減算電圧はマイナスの加減算電圧-Vref×C1/2nになる。加減算電圧生成回路42において、コードは、コードC1からコードC2に変更され、加減算電圧は、加減算電圧Vref×C1/2nから加減算電圧Vref×C2/2nに変更される。アンプ11は、電圧V1をG1のゲインで増幅し、アンプ11のオフセット電圧Vo1を含む電圧V2を出力する。電圧V2は次式となる。V2=G1V1Vo11加算回路21は、電圧V2と加減算電圧±VrefC1/2nとを加算し、電圧V3を出力する。電圧V3は次式となる。V3=V2±VrefC1/2n=G1V1Vo1±VrefC1/2n2アンプ12は、電圧V3をG2のゲインで増幅し、アンプ12のオフセット電圧Vo2を含む電圧V4を出力する。電圧V4は次式となる。V4=G2V3Vo2=G1G2V1G2Vo1Vo2±G2VrefC1/2n3加算回路22は、電圧V4と加減算電圧±VrefC2/2nとを加算し、電圧V5を出力する。電圧V5は次式となる。V5=V4±C2Vref/2n=G1G2V1G2Vo1Vo2±C2G2C1Vref/2n4アンプ12のゲインG2が2nになるよう回路設計されると、電圧V5は式4から次式となる。V5=G1G2V1G2Vo1Vo2±C22nC1Vref/2n5ここで、増幅回路のn個の第一及び第二コード入力端子加減算電圧生成回路41及び42のn個のコード入力端子、加減算電圧生成回路41及び42のデコーダ51のn個のコード入力端子のコード信号が、それぞれ適宜調整される。これに伴い、コードC1及びC2は、0~2n-1の範囲で、それぞれ変更される。これに伴い、増幅回路のオフセット電圧G2Vo1Vo2を補正するための補正電圧{C22nC1Vref/2n}の係数C22nC1は、0~22n-1の範囲で、変更される。すると、式5より、オフセット電圧G2Vo1Vo2は0付近になることができる。係数C22nC1において、例えば、n=2とすると、C2:C1:C24C1は、0:0:0、1:0:1、2:0:2、3:0:3、0:1:4、1:1:5、2:1:6、3:1:7、0:2:8、1:2:9、2:2:10、3:2:11、0:3:12、1:3:13、2:3:14、及び、3:3:15の順番で変更される。つまり、係数C24C1は、0~15の範囲で、順番に変更される。よって、無駄なくスムーズに、オフセット電圧G2Vo1Vo2が0付近になる係数C24C1が発見される。このようにすると、増幅回路のオフセット電圧G2Vo1Vo2を補正するための補正電圧{C22nC1Vref/2n}の係数C22nC1は、0~22n-1の範囲で、変更される。この時、補正電圧生成用の分圧電圧を出力する分圧回路31の出力端子は、加減算電圧生成回路41及び42の両方に対し、22n個でなくて22n個である。よって、各分圧電圧を制御するための回路の回路規模が小さいので、増幅回路の回路規模も小さい。また、係数C22nC1は順番に変更される。よって、無駄なくスムーズに、オフセット電圧G2Vo1Vo2が0付近になる係数C22nC1が発見される。また、2つの加減算電圧生成回路41及び42は1つの分圧回路31を使用するので、その分、増幅回路の回路規模が小さい。