"それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置であって、前記複数のセンサセルからの信号が出力される複数の第1の共通信号線と、前記複数の第1の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、前記複数の第1の共通信号線に現れる信号を前記複数のホールド容量に転送する複数の転送スイッチと、前記複数の転送スイッチがオンすることによって前記複数の第1の共通信号線からの信号がそれぞれ前記複数のホールド容量に保持された後、前記複数の転送スイッチがオフした状態で前記複数のホールド容量の信号をそれぞれ転送する複数の第1スイッチと、特定の数を単位として前記複数の第1スイッチの出力の間を接続する複数のブロック化領域と、第2の共通信号線と、前記複数のブロック化領域の信号を前記第2の共通信号線に転送する複数の第2スイッチと、を備えることを特徴とする固体撮像装置。前記第2の共通信号線の上に現れる信号を増幅する容量帰還形アンプを更に備えることを特徴とする請求項1に記載の固体撮像装置。前記容量帰還形アンプは、入力端が前記第2の共通信号線に接続された差動アンプと、前記差動アンプの前記入力端と出力端との間に接続された帰還容量と、を含むことを特徴とする請求項2に記載の固体撮像装置。前記複数のセンサセルの信号が特定の順番で読み出されるように、前記複数の第1スイッチ及び前記複数の第2スイッチを制御する走査回路を更に備えることを特徴とする請求項1乃至請求項3のいずれか1項に記載の固体撮像装置。信号の読み出し対象のセンサセルについての前記ブロック化領域に接続された前記第2スイッチを開いて当該ブロック化領域と前記第2の共通信号線とをリセットした後に、当該センサセルについての前記第1スイッチを開いて当該センサセルの信号を読み出すように、リセットの動作及び信号の読み出しの動作を制御する駆動回路を更に備えることを特徴とする請求項1乃至請求項4のいずれか1項に記載の固体撮像装置。前記第1スイッチと前記センサセルとの間に前記センサセルからの信号をクランプするクランプ回路を更に備えることを特徴とする請求項1に記載の固体撮像装置。それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置であって、前記複数のセンサセルからの信号が出力される複数の第1の共通信号線と、前記複数の第1の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、前記複数の第1の共通信号線に現れる信号を前記複数のホールド容量に転送する複数の転送スイッチと、前記複数の転送スイッチがオンすることによって前記複数の第1の共通信号線からの信号がそれぞれ前記複数のホールド容量に保持された後、前記複数の転送スイッチがオフした状態で前記複数のホールド容量の信号をそれぞれ転送する複数の第1スイッチと、特定の数を単位として前記複数の第1スイッチの出力の間を接続する複数のブロック化領域と、第2の共通信号線と、前記複数のブロック化領域の信号を前記第2の共通信号線に転送する複数の第2スイッチと、信号の読み出し対象のセンサセルについての前記ブロック化領域に接続された前記第2スイッチを開いて当該ブロック化領域と前記共通信号線とをリセットした後に、当該センサセルについての前記第1スイッチを開いて当該センサセルの信号を読み出すように、リセットの動作及び信号の読み出しの動作を制御する駆動回路と、を備えることを特徴とする固体撮像装置。それぞれ光電変換素子を有する複数のセンサセルが水平方向及び垂直方向に2次元状に配列された固体撮像装置であって、前記複数のセンサセルの配列における奇数列のセンサセルの信号を出力する第1の部分と、前記複数のセンサセルの配列における偶数列のセンサセルの信号を出力する第2の部分とを備え、前記第1の部分は、前記複数のセンサセルの配列の一方の側に配置され、前記第2の部分は、前記複数のセンサセルの配列の他方の側に配置され、前記第1の部分および前記第2の部分は、それぞれ、前記複数のセンサセルからの信号が出力される複数の第1の共通信号線と、前記複数の第1の共通信号線からの信号をそれぞれ保持する複数のホールド容量と、前記複数の第1の共通信号線に現れる信号を前記複数のホールド容量に転送する複数の転送スイッチと、前記複数の転送スイッチがオンすることによって前記複数の第1の共通信号線からの信号がそれぞれ前記複数のホールド容量に保持された後、前記複数の転送スイッチがオフした状態で前記複数のホールド容量の信号をそれぞれ転送する複数の第1スイッチと、特定の数を単位として前記複数の第1スイッチの出力の間を接続する複数のブロック化領域と、第2の共通信号線と、前記複数のブロック化領域の信号を前記第2の共通信号線に転送する複数の第2スイッチと、を備えることを特徴とする固体撮像装置。請求項1乃至請求項8のいずれか1項に記載の固体撮像装置と、前記固体撮像装置によって撮像された画像を処理するプロセッサと、を備えることを特徴とするカメラ。請求項1乃至請求項8のいずれか1項に記載の固体撮像装置と、前記固体撮像装置によって撮像された画像を処理するプロセッサと、を備えることを特徴とする情報処理装置。しかしながら、上記公報に記載された光電変換装置では、ホールド容量としてのコンデンサC1、C2が信号線H1に共通に接続されている。そのために、出力信号線SLの寄生容量は小さくなるものの、信号線H1の寄生容量が大きくなる。このような不利益は、信号線H1に共通に接続するコンデンサの個数が小さい場合すなわち、ブロック化の単位が小さい場合には軽微であるが、信号線H1に共通に接続するコンデンサの個数の増加とともに顕在化しうる。これは、光電変換素子S1、S2が駆動すべき負荷が増加することを意味し、好ましいことではない。また、コンデンサC1と光電変換素子S1との位置関係と、コンデンサC2と光電変換素子S2との位置関係とを同一にすることが困難であるために、光電変換素子S1についての読み出し経路と、光電変換素子S2についての読み出し経路との同一性を確保することが困難である。本発明は、上記の背景に鑑みてなされたものであり、例えば、光電変換素子を含むセンサセルが駆動すべき負荷を増大させることなく共通信号線の寄生容量を低減すること、及び/又は、読み出し経路の同一性の確保を容易にしつつ共通信号線の寄生容量を低減することを目的とする。本発明の第1の側面は、それぞれ光電変換素子を有する複数のセンサセルが配列された固体撮像装置に係り、該固体撮像装置は、前記複数のセンサセルからの信号をそれぞれ保持する複数のホールド容量と、前記複数のホールド容量の信号をそれぞれ転送する複数の第1スイッチと、所定数を単位として前記複数の第1スイッチの出力間を接続する複数のブロック化領域と、共通信号線と、前記複数のブロック化領域の電荷を前記共通信号線に転送する複数の第2スイッチとを備えることを特徴とする。本発明の好適な実施の形態によれば、前記固体撮像装置は、前記共通信号線上に現れる信号を増幅する容量帰還形アンプを更に備えることが好ましい。ここで、前記容量帰還形アンプは、例えば、入力端が前記共通信号線に接続された差動アンプと、前記差動アンプの前記入力端と出力端との間に接続された帰還容量とを含む。本発明の好適な実施の形態によれば、前記複数のセンサセルの配列は、有効画素部とオプティカルブラック部とを含み、前記有効画素部と前記オプティカルブラック部とは、互いに異なるブロックに属することが好ましい。本発明の好適な実施の形態によれば、前記所定数は、前記複数のホ-ルド容量が配列されている方向の前記オプティカルブラック部の数の公約数であることが好ましい。本発明の好適な実施の形態によれば、前記固体撮像装置は、前記所定数を単位とするブロックごとに、前記ブロック化領域を共有する前記所定数のホ-ルド容量の信号の総和に対応する信号を前記共通信号線に転送するように、前記複数の第1スイッチを制御する制御回路を更に備えることが好ましい。本発明の好適な実施の形態によれば、前記複数のセンサセルは、水平方向及び垂直方向に2次元状に配列されてもよく、この場合において、前記固体撮像装置は、前記複数のセンサセルの配列における各行について、前記所定数の列を単位とするブロックごとに、前記所定数のセンサセルからの読み出し信号の総和に相当する信号が得られるように、制御を実行する制御回路を更に備えることが好ましい。本発明の好適な実施の形態によれば、前記固体撮像装置は、センサセルの信号が所定の順番で読み出されるように、前記複数の第1スイッチ及び前記複数の第2スイッチを制御する走査回路を更に備えることが好ましい。本発明の好適な実施の形態によれば、前記走査回路は、共通のパルスによって、同じブロック化信号線に接続される複数の前記第1スイッチのうち最初の前記第1スイッチ及び前記第2スイッチがオン状態になり、最後の前記第1スイッチがオン状態になるタイミングに応じて、前記第2スイッチがオフ状態になるように構成されていることが好ましい。本発明の好適な実施の形態によれば、前記固体撮像装置は、信号の読み出し対象のセンサセルについての前記ブロック化領域に接続された前記第2スイッチを開いて当該ブロック化領域と前記共通信号線とをリセットした後に、当該センサセルについての前記第1スイッチを開いて当該センサセルの信号を読み出すように、リセット動作及び信号の読み出し動作を制御する駆動回路を更に備えることが好ましい。本発明の好適な実施の形態によれば、前記第1のスイッチと前記センサセルとの間に前記センサセルからの信号をクランプするクランプ回路を更に備えることが好ましい。本発明の好適な実施の形態によれば、前記固体撮像装置は、前記所定数を単位とするブロックごとに、前記複数の第2のスイッチをオフ状態にし、かつ、前記複数の第1のスイッチをオン状態にし、前記ブロック化領域を共有する前記所定数のホ-ルド容量間において、信号を平均化し、前記平均化されたホールド容量の信号を順次もしくはブロック単位、もしくは数ビットごとに読み出すよう、前記複数の第1スイッチおよび第2のスイッチを制御する制御回路を更に備えることが望ましい。本発明の好適な実施の形態によれば、前記固体撮像装置は、前記複数のセンサセルは、水平方向及び垂直方向に2次元状に配列されており、前記固体撮像装置は、前記複数のセンサセルの配列における各行について、前記所定数の列を単位とするブロックごとに、前記所定数のセンサセルからの読み出し信号の平均値に相当する信号が得られるように、制御を実行する制御回路を更に備えることが望ましい。本発明の第2の側面は、電子カメラ等のカメラに係り、前記固体撮像装置と、前記固体撮像装置によって撮像された画像を処理するプロセッサとを備えることを特徴とする。本発明の第3の側面は、前記固体撮像装置と、前記固体撮像装置によって撮像された画像を処理するプロセッサとを備えることを特徴とする。本発明によれば、例えば、光電変換素子を含むセンサセルが駆動すべき負荷を増大させることなく共通信号線の寄生容量を低減すること、及び/又は、読み出し経路の同一性の確保を容易にしつつ共通信号線の寄生容量を低減することができる。これにより、例えば、高い読み出しゲイン或いはSN比で画像信号を読み出すことができる。以下、本発明の好適な実施の形態の固体撮像装置について説明する。なお、この実施の形態は、本発明をエリアセンサに適用した例であるが、本発明は、ラインセンサにも適用することができる。図2は、本発明の好適な実施の形態の固体撮像装置の構成を示す図である。なお、ここでは、説明の簡単化のため、4行4列の2次元配列を有する固体撮像装置を説明するが、本発明は、さらに多くの画素を有する固体撮像装置にも当然に適用することができる。図2において、センサセル22-11、2-12、2-13、2-14、2-21、2-22、2-23、2-24、2-31、2-32、2-33、2-34、2-41、2-41、2-42、2-43、2-44が4行4列水平方向に4列、垂直方向に4行に配置されている。図3に例示的に示すように、各センサセル2は、例えば、信号転送トランジスタ41、フォトダイオード光電変換素子42、リセットトランジスタ43で構成されうる。フォトダイオード42に入射する光によってフォトダイオード42に生じる電荷信号は、信号転送トランジスタ41を介して電圧信号として垂直信号線第1の共通信号線5に転送される。リセットトランジスタ43は、例えば垂直走査回路4等から供給されるリセット信号30に従ってフォトダイオード42をリセットする。2次元配列されたセンサセル2の行は、垂直走査回路4が選択信号線33-1、3-2、3-3、3-4のうち該当する選択信号線をアクティブレベルHレベルにすることにより選択される。垂直走査回路4は、センサセル2からの信号の読み出し時に、制御回路14からの制御信号VCONに従って4本の選択信号線3を順番にアクティブレベルにすることにより垂直方向の走査を行う。各行の読み出しより詳しくは、選択信号線のアクティベーションに先立って、MOSトランジスタ等で構成されるリセット回路11-1、1-2、1-3、1-4を制御する垂直リセット信号VRSTをアクティブレベルHレベルにするとともに、MOSトランジスタ等で構成される転送トランジスタ66-1、6-2、6-3、6-4を制御する転送信号線TRANをアクティブレベルHレベルにすることにより、垂直信号線55-1、5-2、5-3、5-4及びホールド容量77-1,7-2、7-3、7-4がリセットされる。選択信号線例えば、3-1がアクティブレベルになり、転送トランジスタ41図3参照がオンすると、センサセル例えば、2-11、2-12、2-13、2-14によって垂直信号線55-1、5-2、5-3、5-4が駆動され、垂直信号線5に電圧信号が転送される。垂直信号線55-1、5-2、5-3、5-4上に現れる電圧信号は、転送トランジスタ66-1、6-2、6-3、6-4を介して、信号線1919-1、19-2、19-3、19-4に一端信号端子が接続されたホールド容量77-1,7-2、7-3、7-4に保持される。なお、各ホールド容量7の他端には、例えば接地電位が与えられる。ホールド容量7-1、7-2に保持された電荷は、MOSトランジスタ等で構成される第1スイッチ8-1、8-2を介して、ブロック化された水平信号線ブロック化領域9-1上に分配される。すなわち、ホールド容量7-1、7-2に保持された電荷は、ホールド容量7-1、7-2の信号端子が接続された信号線19-1、19-2上に見える容量とブロック化水平信号線9-1の寄生容量との間で分配され、これによりブロック化水平信号線9-1上にはホールド容量7-1又は7-2に保持された電荷に対応する電位が現れる。なお、ホールド容量7-1、7-2に保持された電荷を同時にブロック化水平信号線9-1に分配することはできないので、第1スイッチ8-1、8-2は、異なるタイミングでオン状態にされる。ブロック化水平信号線9-1の寄生容量には、配線容量の他、第1スイッチ8-1、8-2のソース容量や、第2スイッチ10-1のドレイン容量等が含まれる。同様に、ホールド容量7-3、7-4に保持された電荷は、MOSトランジスタ等で構成される第1スイッチ8-3、8-4を介して、ブロック化された水平信号線ブロック化領域9-2上に分配される。すなわち、ホールド容量7-3、7-4に保持された電荷は、ホールド容量7-3、7-4の信号端子が接続された信号線19-3、19-4上に見える容量とブロック化水平信号線9-2の寄生容量との間で分配され、これによりブロック化水平信号線9-2上にはホールド容量7-3又は7-4に保持された電荷に対応する電位が現れる。なお、ホールド容量7-3、7-4に保持された電荷を同時にブロック化水平信号線9-2に分配することはできないので、第1スイッチ8-3、8-4は、異なるタイミングでオン状態にされる。ブロック化水平信号線9-2の寄生容量には、配線容量の他、第1スイッチ8-3、8-4のソース容量や、第2スイッチ10-2のドレイン容量等が含まれる。電荷分配によってブロック化水平信号線9-1上に現れる電荷は、第2スイッチ10-1を介して更に共通水平信号線第2の共通信号線11上に分配される。すなわち、ホールド容量7-1又は7-2に保持された電荷は、第1スイッチ8-1又は8-2及び第2スイッチ10-1を介して、ホールド容量7-1又は7-2の信号端子が接続された信号線19-1又は19-2上に見える容量、ブロック化水平信号線9-1の寄生容量、水平信号線11の寄生容量で分配される。これにより、ホールド容量7-1又は7-2に保持された電荷に対応する電位が、共通水平信号線11上に現れる。同様に、電荷分配によってブロック化水平信号線9-2上に現れる電荷は、第2スイッチ10-2を介して更に共通水平信号線11上に分配される。すなわち、ホールド容量7-3又は7-4に保持された電荷は、第1スイッチ8-3又は8-4及び第2スイッチ10-2を介して、ホールド容量7-3又は7-4の信号端子が接続された信号線19-3又は19-4上に見える容量、ブロック化水平信号線9-2の寄生容量、水平信号線11の寄生容量で分配される。これにより、ホールド容量7-3又は7-4に保持された電荷に対応する電位が、共通水平信号線11上に現れる。すなわち、この実施の形態では、4列のセンサセル2のアレイ或いは、第1スイッチ8を2列単位でブロック化し、各ブロックのブロック化水平信号線9-1、9-2をそれぞれ第2スイッチ10-1、10-2を介して共通水平信号線11に接続している。したがって、共通水平信号線11上に見えるスイッチトランジスタの寄生容量は、4列の1/2である2列分のスイッチ10-1及び10-2の寄生容量となる。さらに言えば、2つのブロックへのブロック化分割により、共通水平信号線11上に見えるスイッチの寄生容量を1/2に低減することができる。図2に示す例では、4列のセンサセルアレイ或いは、第1スイッチを2列単位で2分割しているが、これは説明の簡単化のためであることに留意されたい。この原理を一般化すると、n列単位でセンサセルアレイ或いは、第1スイッチをブロック化するとn分割すると、共通水平信号線11上に見えるスイッチの寄生容量は、分割しない場合の1/nになる。なお、ここでは、センサセルアレイ或いは、第1スイッチをブロック化或いは分割するという表現を用いているが、別の表現を用いるなら、共通水平信号線の分割ということもできる。ブロック化或いは分割により、共通水平信号線11上に見える寄生容量を大幅に低減することができる。これにより、ホールド容量7に保持された電荷を共通水平信号線11に分配した際の共通水平信号線11の電位変化を大きくすることができる。これは、ホールド容量7からの読み出しゲインを大きくし、SN比を向上させることができることを意味する。さらに、この実施の形態では、転送スイッチ6例えば、6-1と第1スイッチ8例えば、8-1との間の信号線19例えば、19-1の間にそれぞれ当該列のホールド容量7例えば、7-1のみを配置している。したがって、信号線19の配線長を短くすることができる。これにより、信号線19の寄生容量を小さくし、また、読み出し経路間列間の構造の同一性を容易に確保することができる。他方、図1に示す従来の構成に基づいて、例えば、8列に対して共通の垂直方向の信号線H1を配置する場合、信号線H1に対して8個のコンデンサを配置し、さらに、該8個のコンデンサと接地線との間にトランジスタ例えば、Tr1、Tr2を配置するとともにそれらを制御するための信号線例えば、φc1、φc2等を配置する必要があるので、信号線H1の配線長が長くなり、寄生容量等の負荷が増大する。そのため、光電変換素子例えば、S1、S2が駆動すべき負荷が増大する。また、図1に示す従来の構成では、信号線H1に共通に接続するコンデンサの個数の増大に伴って、読み出し経路間列間の構造の同一性を確保することが困難である。共通水平信号線11上に現れる信号は、容量帰還形アンプ20によって増幅され出力される。容量帰還形アンプ20は、例えば、差動アンプ21と、その反転入力端子-と出力端子VOUTとの間に並列接続された帰還容量22と、帰還容量22に並列接続されたリセット用トランジスタ23とで構成される。差像アンプ21の非反転入力端子には、基準電圧VREFが与えられる。ここで、容量帰還形アンプ20に代えて、例えば電圧読出形アンプを採用することもできるが、容量帰還形アンプ20を採用することがより好ましい。容量帰還形アンプを採用した場合、ホールド容量7と帰還容量22のみによって読出しゲインが決定されるので、ブロック化水平信号線9-1、9-2の寄生容量のばらつきの影響を排除することができる。ここで、ホールド容量7の値をCT、帰還容量22の値をCFとすると、アンプ20の出力電圧VOUTは、次式で示される。VOUT=CT/CFVREFこれに対して、電圧読出形アンプを採用した場合、ブロック化水平信号線9-1、9-2の寄生容量のばらつきにより、共通水平信号線11上に現れる電位がブロック間でばらつき、この電位を増幅した電圧読出形アンプの出力もブロック間でばらつく可能性がある。次に、図4を参照しながら垂直走査回路4によって選択された行のセンサセル2の出力信号がホールド容量6に転送された後における第1スイッチ8及び第2スイッチ10の制御について説明する。この実施の形態では、共通水平信号線11及び容量帰還形アンプ20をリセットするリセット信号HRSTは制御回路14により、第1スイッチ8-1、8-2、8-3、8-4をそれぞれを制御する第1転送制御信号T1-1、T1-2、T1-3、T1-4及び第2スイッチT2-1、T2-2をそれぞれ制御する第2転送制御信号T2-1、T2-2は水平走査回路駆動回路13により生成される。水平走査回路13は、制御回路14が発生する制御信号HCONにより制御される。まず、第2転送制御信号T2-1がアクティブレベルHレベルにされ、第1ブロックのための第2スイッチ10-1がオン状態にされる。その後、所定周期のパルス信号であるリセット信号HRSTのHパルスの間、リセット用トランジスタ12がオンする。これにより、共通水平信号線11及びブロック化水平信号線9-1がリセットされるとともに、容量帰還形アンプ20がリセットされる。次いで、第1転送信号T1-1が所定期間だけアクティブレベルHレベルにされ、第1列のための第1スイッチ8-1がオン状態にされる。これにより、第1列のホールド容量7-1に保持されていた電荷がブロック化水平信号線9-1及び共通水平信号線11に分配されつつ、その電荷が容量帰還形アンプ20により電圧信号VOUTとして読み出される。次いで、リセット信号HRSTのHパルスの間、リセット用トランジスタ12がオンする。これにより、共通水平信号線11及びブロック化水平信号線9-1がリセットされるとともに、容量帰還形アンプ20がリセットされる。次いで、第1転送信号T1-2が所定期間だけアクティブレベルHレベルにされ、第2列のための第1スイッチ8-2がオン状態にされる。これにより、第2列のホールド容量7-2に保持されていた電荷がブロック化水平信号線9-1及び共通水平信号線11に分配されつつ、その電荷が容量帰還形アンプ20により電圧信号VOUTとして読み出される。次いで、第2転送信号T2-1がインアクティブレベルLレベルにされ、第1ブロックのための第2スイッチ10-1がオフ状態にされる。これにより、第1ブロックについての読み出し動作が終了する。次いで、第2転送信号T2-2がアクティブレベルHレベルにされ、第2ブロックのための第2スイッチ10-2がオン状態にされる。その後、リセット信号HRSTのHパルスの間、リセット用トランジスタ12がオンする。これにより、共通水平信号線11及びブロック化水平信号線9-1がリセットされるとともに、容量帰還形アンプ20がリセットされる。次いで、第1転送信号T1-3が所定期間だけアクティブレベルHレベルにされ、第3列のための第1スイッチ8-3がオン状態にされる。これにより、第3列のホールド容量7-3に保持されていた電荷がブロック化水平信号線9-2及び共通水平信号線11に分配されつつ、その電荷が容量帰還形アンプ20により電圧信号VOUTとして読み出される。次いで、リセット信号HRSTのHパルスの間、リセット用トランジスタ12がオンする。これにより、共通水平信号線11及びブロック化水平信号線9-1がリセットされるとともに、容量帰還形アンプ20がリセットされる。次いで、第1転送信号T1-4が所定期間だけアクティブレベルHレベルにされ、第4列のための第1スイッチ8-4がオン状態にされる。これにより、第4列のホールド容量7-4に保持されていた電荷がブロック化水平信号線9-2及び共通水平信号線11に分配されつつ、その電荷が容量帰還形アンプ20により電圧信号VOUTとして読み出される。次いで、第2転送信号T2-2がインアクティブレベルLレベルにされ、第2ブロックのための第2スイッチ10-1がオフ状態にされる。これにより、第2ブロックについての読み出し動作が終了する。以上は、1行分の読み出し動作である。この動作の後、制御回路14がリセット信号VRST及び転送信号TRANをアクティブレベルHレベルにすることにより、垂直信号線5及びホールド容量7をリセットする。その後、垂直走査回路4が次の行の選択信号線3をアクティブレベルHレベルにし、当該行のセンサセル2の出力信号がホールド容量7に転送される。その後、当該行について、図4に示す手順番に従って読み出し動作が実行される。この実施の形態の固体撮像装置は、各行のセンサセル2の出力信号をブロックごとに合算した信号を出力する加算機能を有する。すなわち、この固体撮像装置は、ブロック化水平信号線9-1又は9-2を共有するホールド容量7-1及び7-2又は、7-3及び7-4に保持される電荷の総和に対応する電荷をブロック化水平信号線9-1又は9-2に分配し、これによりセンサセル2-x1及び2-x2又は、2-x3及び2-x4xは、1~4のいずれかの出力信号の総和すなわち、各ブロックにおける行方向の画素の値の総和を出力する加算機能を有する。図5は、加算機能を実現するための第1転送制御信号及び第2転送制御信号等のタイミングを示す図である。水平走査回路13は、制御回路14が発生する制御信号HCONによって加算動作の指令を受けると、図5に示すような第1転送制御信号T1-1、T1-2、T1-3、T1-4、第2転送制御信号T2-1、T2-2を制御することにより、加算動作を制御する。すなわち、第1転送制御信号T1-1及びT1-2T1-3及びT1-4を同時にアクティブレベルにして第1スイッチ8-1及び8-28-3及び8-4を同時にオンにすることにより、加算動作が実現される。これにより、加算用の特別な演算器を設けることなく、しかも、高速に加算動作を行うことができる。ここで、この総和をブロックの列数この実施の形態では2で割ることにより、当該ブロックにおける各行の画素値の平均値を得ることができる。このような平均値を演算する機能については、後述の応用例において更に述べる。図6は、図2に示す固体撮像装置100を組み込んだカメラの概略構成を示す図である。なお、このカメラは、銀塩カメラに対立する概念として、一般的に電子カメラと呼ばれ、これにはスチルカメラ、ムビーカメラ、又は、それらの機能を混載したカメラ等が含まれる。また、このカメラは、例えば、パーソナルコンピュータや携帯端末等の情報処理装置にその一部として組み込まれてもよい。固定式又は交換式のレンズユニット110により被写体像が固体撮像装置100上に結ばれる。固体撮像装置100の出力は、プロセッサ画像処理部120に供給される。プロセッサ120に供給される信号は、アナログ信号例えば、前述のVOUT又はそれを処理した信号であってもよいし、そのようなアナログ信号をA/D変換したデジタル信号であってもよい。プロセッサ120は、固体撮像装置100から供給される信号に画像処理を施して表示装置140に供給したり、記憶メディア130に記録したりする。表示装置140は、撮影再生に関する各種の情報を表示する情報提供部として、及び、ビューファインダーとして機能しうる。なお、このカメラは、典型的には露出調整機能や焦点調節機能等を備える。これらの機能は周知の技術に基づいて設計することができるので、ここでは詳細な説明を省略する。プロセッサ120は、固体撮像装置100における前述の加算機能ブロック単位で行方向の画素の値を合算する機能を利用して所定個数の画素の平均値を演算するための平均化処理部121を備えている。このカメラは、平均化処理部121の機能を利用して低解像度モードを実現している。これを図7を参照して説明する。図7aは、高解像度モードで撮像される画像を概念的に示している。なお、ここでも、簡単化のため、図2に示す例に従い、固体撮像装置100が4行4列の画素センサセルを有するものとする。高解像度モードでは、図7aに示すように、4行4列の画素からなる画像が撮像される。一方、低解像度モードでは、図5を参照して説明したように、ブロック単位で行方向の画素の値が合算されるので、図7bに模式的に示すような画像が固体撮像装置100から出力される。ここで、図7a及びbにおいて全く同一の被写体が全く同一の条件で撮像されたとすると、画素211は、画素201と画素202の値を合算した画素値を有し、画素212は、画素203と画素204の値を合算した画素値を有する。平均化処理部121は、画素211及び画素212の画素値に基づいて、4画素画素201~204に相当する位置の4画素の画素値の平均値を演算する。また、以上の処理の代わりに、例えば、画素211、213、215、217の値2画素の合算値のみを固体撮像装置100から読み出して、それらをそれぞれ2で割り、その結果を画素221、222、223、224の値とすることもできる。このような低解像度モードは、記憶メディア130に記録すべき画像として低解像度低画素数の画像を撮像するモードとして有用であるばかりでなく、例えば、表示装置140に供給すべきビューファインダー用の画像を得るためにも有用である。以上のように、固体撮像装置100の加算機能を利用することにより、平均化処理或いは低解像度化処理を単純な演算で高速に実行するこができる。更に、他の実施の形態として、平均化された信号を直接読み出す方法について述べる。前述の実施の形態は、加算された信号を信号処理ブロックの平均処理ブロックで処理する例である。この実施の形態においては、前記所定数を単位とするブロックごとに、前記複数の第2のスイッチをOFF状態にし、かつ、前記複数の第1のスイッチをON状態にし、前記ブロック化信号線を共有する前記所定数のホ-ルド容量間において、信号電荷を平均化する。このブロック平均処理を実行した後、水平走査回路を用いて、ブロック毎に平均化された信号が保持されているホールド容量の信号を順次読み出す。この場合、1ブロックについて1ホールド容量から信号を読み出せば情報としては十分であるため、実質的には読み飛ばし走査数列おきに読み出すをする。この結果、加算同様、1フレーム当たりの信号読出し時間もブロック化した分だけ短縮することが可能である。具体的には、1ブロック当たり8列共通にすれば、1フレーム当たりの信号読出し時間を18に短縮できる。また、センサ内で平均化することで画像処理の処理時間を軽減できるという効果がある。また、加算出力の場合、低輝度を多く含む画像においては、より信号ゲインが上がるため好適であるのに対し、高輝度を多く含む画像においては、すぐ飽和出力に達してしまいダイナミックレンジ的には不適である。これに対し、平均化出力の場合は、読出しゲインは通常撮影と同様であり、ダイナミックレンジが必要とされる高輝度を多く含む画像などにおいて好適である。ここまでは、説明の簡単化のため、固体撮像装置100の全ての画素を有効画素として利用されるものとして説明したが、以下では、より現実的な応用例としてセンサセルが配列された領域センサセルアレイ領域の一部をオプティカルブラック部として使用する例を説明する。図8に示す例では、固体撮像装置のセンサセルアレイ領域は、オプティカルブラックレベルを検出するためのオプティカルブラック部OB部210と、有効画素領域220とを含んでいる。ここで、OB部210の列数N1の公約数をブロック単位すなわち、各ブロックの列数とすることが好ましい。また、有効画素部220の列数N2は、OB部210の列数の倍数この場合、有効画素部220の列数N2の公約数がブロック単位に一致するとすることが好ましい。このように構成すれば、ブロックの中にOB部210と有効画素部220との境界が位置しないので、ブロック単位での画像処理が容易になり、例えばプロセッサ120における処理が簡略化される。次に、水平走査回路13の具体的な構成例を例示的に説明する。図9は、水平走査回路13の具体的な構成例を示す図である。なお、ここでは、より実際的な例を説明するために1ブロックが8列で構成される場合について説明する。この構成例では、水平走査回路13は、1ブロックセンサセル2のアレイの1ブロックについて1個のシフトレジスタ301を直列に接続して構成されている。初段のシフトレジスタ301には、所定のパルス信号PSが入力され、これに応じてシフト動作を開始し、OUT端子から所定のパルス信号を出力し次段のシフトレジスタ301に入力する。各シフトレジスタ301は、該当するブロックを選択するためのBxSELxは、1、2、3を出力する。BxSELは、図2では、第2スイッチ10-1、10-2を選択するための転送制御信号T2-1、T2-2に相当する。また、各シフトレジスタ301は、該当するブロック内における列を選択するためのCxSEL<1:8>xは、1、2、3を出力する。CxSEL<1:8>は、図2では、第1スイッチ例えば、8-1、8-2を選択するための転送制御信号例えば、T1-1、T1-2に相当する。図10は、各シフトレジスタ301の構成例を示す図である。各シフトレジスタ301は、4組の2ビットシフトレジスタ401を直列接続して構成される。これらの4つの2ビットシフトレジスタ401により、CxSEL<1:8>に相当するC_SEL1~C_SEL8が出力される。また、各シフトレジスタ301は、該当するブロック該当する第2スイッチを選択するための転送制御信号BxSELに相当するB_SELを発生するブロック制御回路402を有する。ブロック制御回路402は、初段の2ビットシフトレジスタ401に対する入力信号の活性化に同期してB_SELをHレベルに活性化し、最終段の2ビットシフトレジスタ401の出力信号に同期してB_SELをLレベルに非活性化する。図11は、各2ビットシフトレジスタ401の構成例を示す図である。図12は、図9~図11に示す水平走査回路13の動作を示すタイミングチャートである。上記の固体撮像装置100は、第2スイッチ10-1、10-2を介してブロック化水平信号線9-1、9-2を共通水平信号線11に接続する例である。これを1段階のブロック化と考えることができる。そして、本発明は、2段階以上のブロック化にも適用することができる。図13は、本発明を2段階のブロック化に適用した固体撮像装置の構成を示す図である。なお、図13では、作図の関係上、光電変換素子2、垂直走査回路4、水平走査回路13、アンプ20、制御回路14等は省略されている。図13では、第1ブロック化水平信号線9-1、9-2及び第1スイッチ8-1、8-2によって所定数ここでは4の列を単位として第1段階のブロック化を行い、更に、第2ブロック化水平信号線31-1、31-2及び第2スイッチ10-1、10-2によって所定数ここでは2の第1ブロック化水平信号線9-1、9-2を単位として第2段階のブロック化を行い、更に、第3スイッチ30-1、30-2を介して第2ブロック化水平信号線31-1、31-2が共通水平信号線11に接続されている。更に、このような技術的思想に従って3段階以上のブロック化を行ってもよい。このように多段階でブロック化を行うことにより、共通水平信号線11上に見える寄生容量の低減効果を更に高めることができる。本発明は、図2のような固体撮像装置に限らず、例えば、図14のような構成の固体撮像装置にも適用されうる。図14の固体撮像装置は、図2の固体撮像装置の転送トランジスタ6の前段にクランプ回路垂直信号線5に直列に接続された容量61と、容量61と転送トランジスタ6との間に並列に接続された一方の端子が所定の電位に接続されているスイッチトランジスタ62を配置した構成である。また、1画素の構成は、図15のような構成である。図15において、51は光電変換部であるフォトダイオ-ド、52はゲ-トの電荷を増幅して垂直信号線5に出力する増幅手段である増幅トランジスタ、53はフォトダイオ-ドで発生した電荷を増幅トランジスタのゲ-トに転送するための転送手段である転送トランジスタ、54は増幅トランジスタのゲ-トをリセットするためのリセット手段であるリセットトランジスタ、55は、信号を出力する画素を選択するための選択手段である選択トランジスタである。また、図14の65は、図15で説明した増幅トランジスタ52とソースフォロワ回路を構成する負荷手段である負荷トランジスタである。次に、図14の固体撮像装置の動作について説明する。まず、増幅トランジスタのゲ-トをリセットすることにより生じるリセット信号をクランプ回路でクランプし、その後、転送トランジスタ53をオン状態にすることにより、フォトダイオ-ドの電荷を増幅トランジスタのゲ-トへ転送し、増幅トランジスタから出力された光電変換信号をクランプ回路へ出力する。上記の動作により、クランプ回路からは画素毎に生じる固定パタ-ンノイズ、ランダムノイズが除去された信号が容量7へ保持される。上記の構成、動作以外については、図2の固体撮像装置と同じである。このクランプ回路を配置することにより、画素毎に生じる固定パタ-ンノイズ、ランダムノイズを抑制することが可能となる。さらにまた、本発明は、例えば図16のような回路構成にも適用されうる。図16は、垂直方向の1列毎に異なる水平信号線へ出力する構成となっている。ここで、点線で囲んだ部分70は、同一の構成である。また、動作は、図14の固体撮像装置と同じである。図16のような回路構成にすることにより、画素数が多い場合であっても、読み出しスピードを遅くせずにすむ。"