"外部端子に接続され、ゲート端子に入力される信号に応じて前記外部端子の電位を駆動する第1のトランジスタと、前記第1のトランジスタのゲート端子に第1端が接続され、前記外部端子に第2端が接続された第1のキャパシタと、前記外部端子のレベルに応じて、前記第1のトランジスタのゲート端子をプルダウンするプルダウン回路と、を有する出力回路。前記プルダウン回路は、前記第1のトランジスタの前記ゲートと基準電位とに、ソース端子とドレイン端子とが接続された第2のトランジスタと、前記外部端子に第1端が接続され前記第2のトランジスタのゲート端子に第2端が接続された第2のキャパシタと、を有する請求項1記載の出力回路。前記プルダウン回路は、前記第2のトランジスタのゲート端子と前記基準電位との間に接続され、ゲート端子に駆動電圧が供給される第3のトランジスタを有する請求項2記載の出力回路。外部端子と基準電位との間で直列接続された第1のトランジスタ及び第2のトランジスタと、前記第1のトランジスタのゲート端子に第1端が接続され、前記外部端子に第2端が接続された第1のキャパシタと、前記第2のトランジスタのゲート端子に第1端が接続され、前記基準電位に第2端が接続された第2のキャパシタと、前記第1のトランジスタのゲート端子に第1の駆動信号を供給する第1のゲート回路と、前記第2のトランジスタのゲート端子に前記第1の駆動信号と同じ論理の第2の駆動信号を供給する第2のゲート回路と、を有する出力回路。前記第1のゲート回路及び前記第2のゲート回路はインバータ回路であり、前記第2のゲート回路から出力される前記第2の駆動信号が入力される第3のインバータ回路を有し、前記第1のゲート回路は、前記第3のインバータ回路の出力信号に基づいて前記第1の駆動信号を出力する、請求項4記載の出力回路。外部端子に接続された伝送路を介して互いに通信する複数のデバイスを備え、前記デバイスは、前記外部端子に接続され、ゲート端子に入力される信号に応じて前記外部端子の電位を駆動する第1のトランジスタと、前記第1のトランジスタのゲート端子に第1端が接続され、前記外部端子に第2端が接続された第1のキャパシタと、前記外部端子のレベルに応じて、前記第1のトランジスタのゲート端子をプルダウンするプルダウン回路と、を有する出力回路を含む、システム。外部端子に接続された伝送路を介して互いに通信する複数のデバイスを備え、前記デバイスは、前記外部端子と基準電位との間で直列接続された第1のトランジスタ及び第2のトランジスタと、前記第1のトランジスタのゲート端子に第1端が接続され、前記外部端子に第2端が接続された第1のキャパシタと、前記第2のトランジスタのゲート端子に第1端が接続され、前記基準電位に第2端が接続された第2のキャパシタと、前記第1のトランジスタのゲート端子に第1の駆動信号を供給する第1のゲート回路と、前記第2のトランジスタのゲート端子に前記第1の駆動信号と同じ論理の第2の駆動信号を供給する第2のゲート回路と、を有する出力回路を含む、システム。外部端子に接続された出力回路の制御方法であって、前記出力回路は、前記外部端子に接続され、ゲート端子に入力される信号に応じて前記外部端子をプルダウンする第1のトランジスタと、前記第1のトランジスタのゲート端子に第1端が接続され、前記外部端子に第2端が接続された第1のキャパシタと、を含み、前記外部端子のレベルに応じて、前記第1のトランジスタのゲート端子をプルダウンする、ことを特徴とする出力回路の制御方法。外部端子に接続された出力回路の制御方法であって、前記出力回路は、前記外部端子と基準電位との間で直列接続された第1のトランジスタ及び第2のトランジスタと、前記第1のトランジスタのゲート端子に第1端が接続され、前記外部端子に第2端が接続された第1のキャパシタと、前記第2のトランジスタのゲート端子に第1端が接続され、前記基準電位に第2端が接続された第2のキャパシタと、を含み、前記第1のトランジスタを第1の駆動信号により駆動し、前記第2のトランジスタを、前記第1の駆動信号と同じ論理の第2の駆動信号により駆動する、ことを特徴とする出力回路の制御方法。上記のシステムは、2つのデバイス11,12間で通信を行うとき、通信を行わないデバイス13の電源をオフすることが可能である。電源をオフすると、例えば、インバータ回路16に対する高電位電圧VDEの供給が停止され、トランジスタT1のゲート端子はフローティング状態となる。このような場合、電源がオフされたデバイス13の出力回路15において、トランジスタT1のゲート端子は、上記の波形整形用のキャパシタC1を介して伝送路14とACカップリングされる。そして、伝送路14のレベルがLレベルからHレベルへと変化するとき、トランジスタT1のゲート電圧も同様に上昇する。すると、トランジスタT1が弱くオンするため、図8bに示すように、伝送路14における電圧Vcの波形が変異する、つまり伝送路14より伝達される信号波形が変異する。本発明の一観点によれば、外部端子に接続され、ゲート端子に入力される信号に応じて前記外部端子の電位を駆動する第1のトランジスタと、前記第1のトランジスタのゲート端子に第1端が接続され、前記外部端子に第2端が接続された第1のキャパシタと、前記外部端子のレベルに応じて、前記第1のトランジスタのゲート端子をプルダウンするプルダウン回路と、を有する。本発明の一観点によれば、信号波形の変異を抑制することができる。以下、実施形態を添付図面に従って説明する。システム構成図1に示すように、電子システムは、複数図1において4つのデバイス21,22,23,24を備え、これらのデバイス21~24はバス25を介して互いに接続されている。複数のデバイス21~24は、所定の同期式シリアル通信により、バス25を介した互いに送受信可能に構成されている。同期式シリアル通信は、例えば、集積回路間InterIntegratedCircuit通信である。このような通信方式のバス25は、例えば、クロック信号を伝達する第1の伝送路26と、データを伝達する第2の伝送路27で構成される。各伝送路26,27は、例えば、ケーブル、基板に形成された配線パターンである。第1の伝送路26には抵抗R11の第1端子が接続され、抵抗R11の第2端子にはプルアップのための電圧Vpが供給される。即ち、第1の伝送路26は、抵抗R11によりプルアップされている。同様に、第2の伝送路27には抵抗R12の第1端子が接続され、抵抗R12の第2端子にはプルアップのための電圧Vpが供給され、抵抗R12により第2の伝送路27がプルアップされる。上記のように接続されたデバイス21~24のうちの少なくとも1つはマスタデバイスとして動作するように構成される。マスタとして機能するデバイス21は例えばマイクロコントローラであり、データ転送のためのクロック信号を生成し、第1の伝送路26に出力する。マスタデバイスは、バス上でデータ転送を開始し、データ転送を終了する。マスタからアドレス指示されるデバイスはスレーブデバイスと呼ばれる。例えば、デバイス21をマスタデバイス、デバイス22~24をスレーブデバイスとする。デバイスの構成例図2に示すように、デバイス22は、第1の高電位電圧VDIにより動作するロジック回路31を備え、ロジック回路31は、シフト回路32を介して、第2の高電位電圧VDEにより動作する入出力回路33と接続されている。シフト回路32は、ロジック回路31から出力される信号のレベルを、入出力回路33,34が扱う信号レベルにレベルシフトする。また、シフト回路32は、入出力回路33,34からロジック回路31に出力される信号のレベルを、ロジック回路31が扱う信号レベルにレベルシフトする。ロジック回路31は、例えばCPU等を含む回路であり、データ処理機能と通信機能を有している。入出力回路33は、ロジック回路31からシフト回路32を介して供給される信号に基づいて、外部端子P1に接続される伝送路26をプルダウンする。そして、入出力回路33は、伝送路26のレベル変化に基づく信号をシフト回路32に出力する。同様に、入出力回路34は、ロジック回路31からシフト回路32を介して供給される信号に基づいて、外部端子P2に接続される伝送路27をプルダウンする。そして、入出力回路34は、伝送路27のレベル変化に基づく信号をシフト回路32に出力する。次に、入出力回路34の構成例を説明する。第一実施形態図3に示すように、入出力回路34のインバータ回路41には、図2に示すシフト回路32から出力される信号に基づく信号Soが供給される。インバータ回路41の出力端子は次段のインバータ回路42の入力端子に接続され、そのインバータ回路42の出力端子は次段のインバータ回路43の入力端子に接続されている。このように、直列に接続されたインバータ回路41~43は、駆動電圧として供給される高電位電圧VDEにより動作する。インバータ回路43の出力端子は、プルダウン用のトランジスタT1に接続されている。トランジスタT1はNチャネルMOSトランジスタであり、ゲート端子がインバータ回路43の出力端子に接続され、ソース端子には低電位電圧基準電位であって、例えばグランドを供給する配線なお、この配線をグランドとして説明するに接続され、ドレイン端子は外部端子P2に接続されている。また、トランジスタT1のドレイン端子には、波形整形用のキャパシタC1の第1端子が接続され、キャパシタC1の第2端子はトランジスタT1のゲート端子に接続されている。キャパシタC1の容量値は、伝送路27のレベルを立ち下げるときのその立ち下がりの傾きFall-rateを、通信の規定に対応する値とするように設定されている。外部端子P2にはダイオードD1のカソードが接続され、ダイオードD1のアノードはグランドに接続されている。ダイオードD1は、静電気破壊ESD:ElectroStaticDischargeに対する保護素子として設けられている。上記外部端子P2にはキャパシタC2の第1端子が接続され、キャパシタC2の第2端子はトランジスタT2に接続されている。キャパシタC2の容量値は、例えば、キャパシタC1の容量値の1/10程度に設定されている。トランジスタT2はプルダウン用のトランジスタT1と同じ導電型のトランジスタ、つまりNチャネルMOSトランジスタである。このトランジスタT2のゲート端子はキャパシタC2に接続され、ソース端子はグランドに接続され、ドレイン端子はトランジスタT1のゲート端子に接続されている。また、トランジスタT2のゲート端子はトランジスタT3に接続されている。トランジスタT3は、トランジスタT1,T2と同じ導電型のトランジスタ、つまりNチャネルMOSトランジスタである。トランジスタT2のゲート端子はトランジスタT3のドレイン端子に接続され、トランジスタT3のソース端子はグランドに接続され、ゲート端子には高電位電圧VDEが供給される。上記外部端子P2には抵抗R21の第1端子が接続され、抵抗R21の第2端子はバッファ回路51の入力端子に接続されている。バッファ回路51は、例えばシュミットトリガゲートである。このバッファ回路51は、駆動電圧として供給される高電位電圧VDEにより動作する。バッファ回路51の出力信号Siは、図2に示すシフト回路32を介してロジック回路31に供給される。なお、図3は、伝送路27を駆動する入出力回路34を示したが、図1に示す伝送路26を駆動する入出力回路33も同様に構成される。次に、上記のように構成された入出力回路34の作用を説明する。[入出力回路34に高電位電圧VDEが供給されるとき]トランジスタT3は、ゲート端子に供給される高電位電圧VDEによりオンし、トランジスタT2のゲート電圧をグランドレベルとするため、トランジスタT2はオフする。信号SoがHレベルのとき、インバータ回路43はLレベルの信号S3をトランジスタT1のゲート端子に供給し、トランジスタT1はその信号に応答してオフする。従って、伝送路27は、図1に示す抵抗R12によりプルアップされ、伝送路27の電位はHレベルとなる。信号SoがHレベルからLレベルに立ち下がると、インバータ回路43はトランジスタT1のゲート電圧をLレベルから上昇させる。インバータ回路43は、トランジスタT1のゲート電圧を緩やかに立ち上げるように、例えばソース端子側のトランジスタと出力端子との間に抵抗が挿入され、トランジスタT1のゲート端子に供給する電流が設定されている。このゲート電圧がトランジスタT1のしきい値電圧に達すると、トランジスタT1がオンし、トランジスタT1のゲート電圧の上昇にともなってトランジスタT1のドレイン電流が徐々に増大し、伝送路27のレベルを緩やかに引き下げる。[入出力回路34に高電位電圧VDEが供給されないとき]トランジスタT3はオフし、トランジスタT2のゲート端子はフローティング状態となる。伝送路27は、他のデバイス例えば、図1に示すデバイス23により、プルダウンされ、Lレベルとなっている。そして、他のデバイスのプルダウントランジスタがオフすると、伝送路27は抵抗R12によってプルアップされているため、伝送路27の電位はLレベルからHレベルへと上昇する。図3に示すトランジスタT1のゲート端子は、キャパシタC1を介して外部端子P2とACカップリングされている。従って、伝送路27の電位上昇に応じて、トランジスタT1のゲート電圧が上昇する。同様に、図3に示すトランジスタT2のゲート端子は、キャパシタC2を介して外部端子P2とACカップリングされている。従って、伝送路27の電位上昇に応じて、トランジスタT3のゲート電圧が上昇する。トランジスタT2の寄生容量は、トランジスタT1のゲートの寄生容量に比べて十分に小さいため、キャパシタC2の容量値は、キャパシタC1の容量値より小さく設定することができる。そのため、トランジスタT2のゲート電圧は、トランジスタT1のゲート電圧より早く上昇する。その結果、トランジスタT1より先にトランジスタT2がオンする。このオンしたトランジスタT2は、トランジスタT1のゲート端子を、低電位電圧が供給される配線グランドに接続する。トランジスタT2とキャパシタC2は、トランジスタT1のゲート端子をプルダウンするプルダウン回路44に含まれる。上記のように、キャパシタC2の端子電圧によってオンしたトランジスタT2は、キャパシタC1の2つの端子のうち、トランジスタT1のゲート端子側の端子をグランドに接続する。その結果、伝送路27のレベル上昇によるキャパシタC1の電荷は、グランドに向って流れ、トランジスタT1のゲート電圧をグランドレベルとする。従って、トランジスタT1はオフ状態を維持する。その結果、伝送路27のレベルは、図4に実線で示すように、他のデバイスの入出力回路によってLレベルからHレベルへと変化する。なお、図4に一点鎖線で示す波形は、図7に示す回路構成による波形変化を示す。以上記述したように、本実施形態によれば、以下の効果を奏する。1第1のトランジスタT1は、信号S3に応答してオンオフし、オンしたトランジスタT1は外部端子P2に接続された伝送路27をプルダウンする。伝送路27のレベルは、トランジスタT1のゲートと外部端子P2とをACカップリングするキャパシタC1により、キャパシタC1の容量値に応じた傾きで立ち下がる。プルダウン回路44は、外部端子P2の電位に応じて、トランジスタT1のゲート電圧をプルダウンする。その結果、トランジスタT1はオフするため、外部端子P2に接続された伝送路27のレベルが立ち上がるときに、その立ち上がり波形の変異を抑制することができる。2トランジスタT2のゲートにはトランジスタT3が接続され、そのトランジスタT3のゲートには高電位電圧VDEが供給される。高電位電圧VDEが供給されるとき、トランジスタT3はオンし、トランジスタT2のゲート電圧をプルダウンする。従って、高電位電圧VDEが供給されるときにはトランジスタT2をオフするため、信号S3に基づいてトランジスタT1をオンオフさせることができる。第二実施形態次に伝送路27をプルダウンする入出力回路の第二実施形態を説明する。尚、この実施形態において、図3に示す形態と同じ部材については同じ符号を付し、その説明の全て又は一部を省略する。図5に示すように、入出力回路34aは、カスコード接続された2つのトランジスタT11,T12を備えている。第1のトランジスタT11及び第2のトランジスタT12は、図3に示すトランジスタT1と同じ導電型、つまりNチャネルMOSトランジスタである。第1のトランジスタT11のドレイン端子は外部端子P2に接続され、第1のトランジスタT11のソース端子は第2のトランジスタT12のドレイン端子に接続され、第2のトランジスタT12のソース端子は低電位電圧基準電位であり、例えばグランドが供給される配線なお、この配線をグランドとして説明するに接続されている。第1のトランジスタT11及び第2のトランジスタT12は、図3に示すトランジスタT1と同様に伝送路27をプルダウンするように、構成されている。例えば、トランジスタT1がオンしたときに外部端子P2からグランドに向って流すスイッチング電流と等しい電流がトランジスタT11,T12に流れるように、例えばトランジスタT11,T12のゲート幅を、トランジスタT1のゲート幅の2倍に設定されている。第1のトランジスタT11のゲート端子はインバータ回路43の出力端子に接続されている。そして、第1のトランジスタT11のゲート端子とドレイン端子との間には、波形整形用のキャパシタC1が接続されている。第2のトランジスタT12のゲート端子は、インバータ回路41の出力端子に接続されている。また、第2のトランジスタT12のゲート端子はキャパシタC11の第1端子に接続され、キャパシタC11の第2端子はグランドに接続されている。なお、図5は、伝送路27を駆動する入出力回路34aを示したが、図1に示す伝送路26を駆動する入出力回路も同様に構成される。次に、上記のように構成された入出力回路34aの作用を説明する。高電位電圧VDEが供給されているとき、第2のトランジスタT12のゲート端子には、信号Soに応答するインバータ回路41の出力信号S1が供給される。このインバータ回路41の出力信号S1は、2つのインバータ回路42,43を介して、第1のトランジスタT11のゲート端子に供給される。従って、第1のトランジスタT11のゲート端子と、第2のトランジスタT12のゲート端子には、互いに同相の信号が供給され、第1のトランジスタT11と第2のトランジスタT12は同相にてオンオフする。オンした第1のトランジスタT11及び第2のトランジスタT12は、図3に示すトランジスタT1と同様に、伝送路27をプルダウンする。高電位電圧VDEが供給されていないとき、第1のトランジスタT11のゲート端子は、フローティング状態となっている。このため、伝送路27のレベルが他のデバイスの動作により変化すると、第1のトランジスタT11のゲート電圧VG1は、波形整形用のキャパシタC1のACカップリングにより、図6aに一点鎖線で示すように、変動する。なお、図6bの一点鎖線は、図3に示すトランジスタT1のゲート電圧の波形を示す。第2のトランジスタT12のゲート電圧VG2は、キャパシタC11により、グランドとACカップリングされているため、図6aに二点鎖線で示すように、安定した電位グランドレベル付近となっている。そして、このゲート電圧VG2は、第2のトランジスタT12のしきい値電圧を超えない。従って、第2のトランジスタT12は、オフ状態を継続する。以上記述したように、本実施形態によれば、以下の効果を奏する。1外部端子P2とグランドとの間には第1のトランジスタT11と第2のトランジスタT12とが直列に接続されている。第1のトランジスタT11は、インバータ回路43から出力される信号S3に応答してオンオフする。第2のトランジスタT12は、インバータ回路41から出力される信号S1に応答してオンオフする。第1のトランジスタT11のゲート端子と外部端子P2との間には、波形整形用のキャパシタC1が接続されている。第2のトランジスタT12のゲート端子はキャパシタC11を介してグランドに接続されている。高電位電圧VDEが供給されないとき、キャパシタC11は、トランジスタT12のゲート電圧をグランドレベル付近に保持する。その結果、トランジスタT12はオフする。このため、外部端子P2に接続された伝送路27のレベルが、他のデバイスの動作によって変化し、キャパシタC1のACカップリングにより第1のトランジスタT11のゲート電圧が変動しても、第2のトランジスタT12がオフ状態を継続するため、第1のトランジスタT11がオフするのを抑制する、即ち伝送路27の波形変異を抑制することができる。尚、上記各実施形態は、以下の態様で実施してもよい。図2では、第1の高電位電圧VDIと第2の高電位電圧VDEを示したが、ロジック回路31と入出力回路33とに同じ電圧を供給するデバイスに具体化してもよい。"