"第1の不揮発性メモリーセルと、前記第1の不揮発性メモリーセルを選択するためのワードラインに選択電圧を供給するワードライン駆動回路と、前記ワードラインに前記選択電圧が供給されたとき基準電流を発生する基準電流発生回路と、前記ワードラインに前記選択電圧が供給されたとき前記第1の不揮発性メモリーセルに流れる電流と前記基準電流との差分に応じてデータをラッチする差動ラッチ回路とを含み、前記ワードライン駆動回路は、前記ワードラインが選択状態から非選択状態に遷移する時間が、前記ワードラインが前記非選択状態から前記選択状態に遷移する時間より長くなるように、前記ワードラインを駆動することを特徴とする不揮発性記憶装置。請求項1において、前記ワードライン駆動回路は、前記ワードラインが前記選択状態から前記非選択状態に遷移するときに前記第1の不揮発性メモリーセル及び前記基準電流発生回路の一方に電流が流れる状態の期間が、前記差動ラッチ回路の応答期間以上となるように、前記ワードラインを駆動することを特徴とする不揮発性記憶装置。請求項2において、前記ワードライン駆動回路は、読み出し動作時のみ、前記ワードラインが前記選択状態から前記非選択状態に遷移するときに前記第1の不揮発性メモリーセル及び前記基準電流発生回路の一方に電流が流れる状態の期間が、前記応答期間以上となるように、前記ワードラインを駆動することを特徴とする不揮発性記憶装置。請求項3において、前記ワードライン駆動回路は、ドレインに前記ワードラインが電気的に接続されるp型の第1の駆動トランジスターと、ドレインに前記ワードラインが電気的に接続されるn型の第2の駆動トランジスターと、ドレインに前記第2の駆動トランジスターのドレインが電気的に接続され、ソースに接地電圧が供給されるn型の第3の駆動トランジスターとを含み、前記第3の駆動トランジスターは、所与の駆動能力切換信号によりゲート制御されることを特徴とする不揮発性記憶装置。請求項3において、前記ワードライン駆動回路は、ドレインに前記ワードラインが電気的に接続されるp型の第1の駆動トランジスターと、ドレインに前記ワードラインが電気的に接続されるn型の第2の駆動トランジスターと、ドレインに前記第2の駆動トランジスターのドレインが電気的に接続され、ソースに接地電圧が供給されるn型の第3の駆動トランジスターと、一端に前記第3の駆動トランジスターのドレインが電気的に接続され、他端に前記接地電圧が供給される抵抗素子とを含み、前記第3の駆動トランジスターは、所与の駆動能力切換信号によりゲート制御されることを特徴とする不揮発性記憶装置。請求項5において、前記抵抗素子は、金属酸化膜半導体トランジスターにより構成されることを特徴とする不揮発性記憶装置。請求項1乃至6のいずれかにおいて、前記基準電流発生回路は、前記第1の不揮発性メモリーセルの閾値電圧とは異なる閾値電圧を有する第2の不揮発性メモリーセルであることを特徴とする不揮発性記憶装置。請求項1乃至6のいずれかにおいて、前記基準電流発生回路は、前記第1の不揮発性メモリーセルの閾値電圧とは異なる閾値電圧を有する金属酸化膜半導体トランジスターであることを特徴とする不揮発性記憶装置。請求項1乃至8のいずれか記載の不揮発性記憶装置と、前記不揮発性記憶装置から読み出されたデータに基づいて制御される処理装置とを含むことを特徴とする集積回路装置。請求項1乃至8のいずれか記載の不揮発性記憶装置を含むことを特徴とする電子機器。請求項9記載の集積回路装置を含むことを特徴とする電子機器。特許文献1に開示された不揮発性半導体記憶装置は、2つのフローティングゲートトランジスターの閾値電圧の差を利用して、差動ラッチ回路により読み出しデータをラッチする。そのため、両トランジスターの閾値電圧の差が小さくなると、スイッチングノイズや、差動ラッチ回路の論理閾値レベルの製造ばらつき等により誤データをラッチしてしまうという問題がある。本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、比較する電流差が微少であっても差動ラッチ回路により確実に読み出しデータをラッチすることができる不揮発性記憶装置、集積回路装置、及び電子機器等を提供することができる。1本発明の第1の態様は、不揮発性記憶装置が、第1の不揮発性メモリーセルと、前記第1の不揮発性メモリーセルを選択するためのワードラインに選択電圧を供給するワードライン駆動回路と、前記ワードラインに前記選択電圧が供給されたとき基準電流を発生する基準電流発生回路と、前記ワードラインに前記選択電圧が供給されたとき前記第1の不揮発性メモリーセルに流れる電流と前記基準電流との差分に応じてデータをラッチする差動ラッチ回路とを含み、前記ワードライン駆動回路は、前記ワードラインが選択状態から非選択状態に遷移する時間が、前記ワードラインが前記非選択状態から前記選択状態に遷移する時間より長くなるように、前記ワードラインを駆動する。本態様においては、差動ラッチ回路を備える不揮発性記憶装置において、ワードライン駆動回路が、ワードラインの選択状態から非選択状態に遷移する時間が、非選択状態から選択状態に遷移する時間より長くなるように、ワードラインを駆動するようにしている。こうすることで、スイッチングノイズの影響を小さくすることができ、差動ラッチ回路が誤データをラッチする事態を回避することができるようになる。2本発明の第2の態様に係る不揮発性記憶装置では、第1の態様において、前記ワードライン駆動回路は、前記ワードラインが前記選択状態から前記非選択状態に遷移するときに前記第1の不揮発性メモリーセル及び前記基準電流発生回路の一方に電流が流れる状態の期間が、前記差動ラッチ回路の応答期間以上となるように、前記ワードラインを駆動する。本態様においては、ワードラインの選択状態から非選択状態に遷移するときに、第1の不揮発性メモリーセル及び基準電流発生回路の一方に電流が流れる状態の期間が、差動ラッチ回路の応答期間以上となるようにワードラインを駆動している。こうすることで、差動ラッチ回路の状態が確定して確実に動作させることができるようになる。そのため、第1の不揮発性メモリーセルに流れる電流及び基準電流の差が小さく、差動ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路が誤データをラッチする事態を回避することができるようになる。3本発明の第3の態様に係る不揮発性記憶装置では、第2の態様において、前記ワードライン駆動回路は、読み出し動作時のみ、前記ワードラインが前記選択状態から前記非選択状態に遷移するときに前記第1の不揮発性メモリーセル及び前記基準電流発生回路の一方に電流が流れる状態の期間が、前記応答期間以上となるように、前記ワードラインを駆動する。本態様によれば、読み出し動作時のみ、ワードラインの選択状態から非選択状態に遷移するときに、第1の不揮発性メモリーセル及び基準電流発生回路の一方に電流が流れる状態の期間が、差動ラッチ回路の応答期間以上となるようにワードラインを駆動している。こうすることで、読み出し動作時に対し、読み出し動作時以外の動作時に、ワードラインの選択状態から非選択状態への遷移時間を短縮することができる。従って、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えることができるようになる。4本発明の第4の態様に係る不揮発性記憶装置では、第3の態様において、前記ワードライン駆動回路は、ドレインに前記ワードラインが電気的に接続されるp型の第1の駆動トランジスターと、ドレインに前記ワードラインが電気的に接続されるn型の第2の駆動トランジスターと、ドレインに前記第2の駆動トランジスターのドレインが電気的に接続され、ソースに接地電圧が供給されるn型の第3の駆動トランジスターとを含み、前記第3の駆動トランジスターは、所与の駆動能力切換信号によりゲート制御される。本態様によれば、非常に簡素な構成で、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えながら、差動ラッチ回路により確実に読み出しデータをラッチする不揮発性記憶装置を提供することができるようになる。5本発明の第5の態様に係る不揮発性記憶装置では、第3の態様において、前記ワードライン駆動回路は、ドレインに前記ワードラインが電気的に接続されるp型の第1の駆動トランジスターと、ドレインに前記ワードラインが電気的に接続されるn型の第2の駆動トランジスターと、ドレインに前記第2の駆動トランジスターのドレインが電気的に接続され、ソースに接地電圧が供給されるn型の第3の駆動トランジスターと、一端に前記第3の駆動トランジスターのドレインが電気的に接続され、他端に前記接地電圧が供給される抵抗素子とを含み、前記第3の駆動トランジスターは、所与の駆動能力切換信号によりゲート制御される。本態様によれば、非常に簡素な構成で、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えながら、差動ラッチ回路により確実に読み出しデータをラッチする不揮発性記憶装置を提供することができるようになる。6本発明の第6の態様に係る不揮発性記憶装置では、第5の態様において、前記抵抗素子は、金属酸化膜半導体トランジスターにより構成される。本態様によれば、非常に簡素な構成で、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えながら、差動ラッチ回路により確実に読み出しデータをラッチする不揮発性記憶装置を提供することができるようになる。7本発明の第7の態様に係る不揮発性記憶装置では、第1の態様乃至第6の態様のいずれかにおいて、前記基準電流発生回路は、前記第1の不揮発性メモリーセルの閾値電圧とは異なる閾値電圧を有する第2の不揮発性メモリーセルである。本態様によれば、非常に簡素な構成で、比較する電流差が微少であっても差動ラッチ回路により確実に読み出しデータをラッチすることができる不揮発性記憶装置を提供することができるようになる。8本発明の第8の態様に係る不揮発性記憶装置では、第1の態様乃至第6の態様のいずれかにおいて、前記基準電流発生回路は、前記第1の不揮発性メモリーセルの閾値電圧とは異なる閾値電圧を有する金属酸化膜半導体トランジスターである。本態様によれば、非常に簡素な構成で、比較する電流差が微少であっても差動ラッチ回路により確実に読み出しデータをラッチすることができる不揮発性記憶装置を提供することができるようになる。9本発明の第9の態様は、集積回路装置が、上記のいずれか記載の不揮発性記憶装置と、前記不揮発性記憶装置から読み出されたデータに基づいて制御される処理装置とを含む。本態様によれば、スイッチングノイズや差動ラッチ回路の論理閾値レベルのずれ等の影響を受けることなく正確なデータの読み出しが可能で、信頼性の高い集積回路装置を提供することができるようになる。10本発明の第10の態様は、電子機器が、上記のいずれか記載の不揮発性記憶装置を含む。本態様によれば、比較する電流差が微少であっても差動ラッチ回路により確実に読み出しデータをラッチすることができる不揮発性記憶装置を備え、信頼性の高い電子機器を提供することができるようになる。11本発明の第11の態様は、電子機器が、上記記載の集積回路装置を含む。本態様によれば、スイッチングノイズや差動ラッチ回路の論理閾値レベルのずれ等の影響を受けることなく正確なデータの読み出しが可能な集積回路装置を備え、信頼性の高い電子機器を提供することができるようになる。以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。第1の実施形態図1に、本発明の第1の実施形態における不揮発性半導体記憶装置の構成例のブロック図を示す。第1の実施形態における不揮発性半導体記憶装置広義には、不揮発性記憶装置100は、第1の不揮発性メモリーセルMC1と、基準電流発生回路110と、差動ラッチ回路120とを備えている。また、不揮発性半導体記憶装置100は、ワードラインWLと、ワードライン駆動回路130と、出力バッファー140とを備えている。図1では、ワードラインWLを1本のみ図示しているが、不揮発性半導体記憶装置100は、複数本のワードラインを備え、各ワードラインに不揮発性メモリーセルが接続される。第1の不揮発性メモリーセルMC1は、フローティングゲート型メモリーセルであるが、MONOSMetalOxideNitrideOxideSemiconductor型メモリーセル等の他の不揮発性メモリーセルであってもよい。第1の不揮発性メモリーセルMC1は、メモリーセルトランジスターにより構成され、該メモリーセルトランジスターのゲートにワードラインWLが電気的に接続され、ソースに接地電圧VSSが供給される。このメモリーセルトランジスターのドレインは、差動ラッチ回路120に接続される。ワードラインWLに選択電圧VWLが供給されたとき、第1のメモリーセルMC1に読み出し電流が流れる。基準電流発生回路110は、ワードラインWLに電気的に接続され、該ワードラインWLに選択電圧が供給されたとき、基準電流を発生する。このとき、基準電流発生回路110は、差動ラッチ回路120の所定のノードに接続され、該ノードから接地電源に基準電流を引き抜く。差動ラッチ回路120は、ワードラインWLに選択電圧が供給されたとき第1の不揮発性メモリーセルMC1に流れる電流と基準電流との差分に応じてデータをラッチする。差動ラッチ回路120にラッチされたデータは、出力バッファー140によりバッファリングされて、読み出しデータとして出力される。ワードライン駆動回路130は、第1の不揮発性メモリーセルMC1を選択するためのワードラインWLに選択電圧を供給する。このワードライン駆動回路130には、図示しない電源回路によって生成された選択電圧VWLが供給されると共に、ワードライン選択信号WLselが入力される。ワードライン選択信号WLselがアクティブになると、ワードラインWLの選択状態となり、ワードライン駆動回路130は、ワードラインWLに選択電圧VWLを供給する。ワードライン選択信号WLselが非アクティブになると、ワードラインWLの非選択状態となり、ワードライン駆動回路130は、ワードラインWLに例えば接地電圧VSSを供給する。このとき、ワードライン駆動回路130は、ワードラインWLが選択状態から非選択状態に遷移する時間が、ワードラインWLが非選択状態から選択状態に遷移する時間より長くなるように、ワードラインWLに選択電圧を供給する。こうすることで、ワードラインWLが選択状態から非選択状態に遷移するときのスイッチングノイズの影響を小さくすることができ、差動ラッチ回路120が誤データをラッチする事態を回避することができるようになる。図2に、図1の不揮発性半導体記憶装置100の構成例の回路図を示す。図2において、図1と同様の部分には同一符号を付し、適宜説明を省略する。図2では、基準電流発生回路110は、第1の不揮発性メモリーセルMC1と同一構造の第2の不揮発性メモリーセルMC2により構成される。第2の不揮発性メモリーセルMC2は、メモリーセルトランジスターにより構成され、該メモリーセルトランジスターのゲートにワードラインWLが電気的に接続され、ソースに接地電圧VSSが供給される。このメモリーセルトランジスターのドレインは、差動ラッチ回路120に接続される。ワードラインWLに選択電圧VWLが供給されたとき、第2のメモリーセルMC2に読み出し電流が基準電流として流れる。第2の不揮発性メモリーセルMC2は、第1の不揮発性メモリーセルMC1の閾値電圧とは異なる閾値電圧を有する。例えば、第1の不揮発性メモリーセルMC1がイレーズ状態に設定されたとき、第2の不揮発性メモリーセルMC2はプログラム状態に設定される。或いは、例えば、第1の不揮発性メモリーセルMC1がプログラム状態に設定されたとき、第2の不揮発性メモリーセルMC2はイレーズ状態に設定される。差動ラッチ回路120は、第1のインバーター回路INV1と、第2のインバーター回路INV2とを備えている。第1のインバーター回路INV1の入力ノードDoutは、第1の不揮発性メモリーセルMC1のドレイン及び第2のインバーター回路INV2の出力と電気的に接続される。第2のインバーター回路INV2の入力ノードXDoutは、第2の不揮発性メモリーセルMC2のドレイン及び第1のインバーター回路INV1の出力と電気的に接続される。第1のインバーター回路INV1の入力第2のインバーター回路INV2の出力は、出力バッファー140の入力に電気的に接続される。また、第1のインバーター回路INV1及び第2のインバーター回路INV2には、読み出し動作時に高電位側の電源電圧VD0が供給されるようになっている。電源電圧VD0は、ソース及び基板にロジック電源電圧VDDが供給されるp型の金属酸化膜半導体MetalOxideSemiconductor:以下、MOSトランジスターのドレインの電圧である。このp型のMOSトランジスターのゲートには、読み出し動作時にアクティブになるゲート信号XACが供給される。電源電圧VD0は、ロジック電源電圧VDDとほぼ同電位の電圧である。図3に、図2の構成の不揮発性半導体記憶装置100の動作例の説明図を示す。ワードラインWLに選択電圧VWLが供給されたときに出力される読み出しデータは、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2の閾値電圧Vthに応じて異なる。第1の不揮発性メモリーセルMC1の閾値電圧が低く例えばイレーズ状態、第2の不揮発性メモリーセルMC2の閾値電圧が高い例えばプログラム状態ときは、次のようになる。このとき、第1の不揮発性メモリーセルMC1の読み出し電流が第2の不揮発性メモリーセルMC2の読み出し電流より多くなる。そのため、ノードDoutの電位に比べてノードXDoutの電位が高くなり、読み出しデータとしてLレベルが出力される。それ以降、ノードDout,XDoutの状態が維持される。第1の不揮発性メモリーセルMC1の閾値電圧Vth1が高く例えばプログラム状態、第2の不揮発性メモリーセルMC2の閾値電圧Vth2が低い例えばイレーズ状態ときは、次のようになる。このとき、第2の不揮発性メモリーセルMC2の読み出し電流が第1の不揮発性メモリーセルMC1の読み出し電流より多くなる。そのため、ノードXDoutの電位に比べてノードDoutの電位が高くなり、読み出しデータとしてHレベルが出力される。それ以降、ノードDout,XDoutの状態が維持される。ところで、第1の不揮発性メモリーセルMC1の閾値電圧Vth1と第2の不揮発性メモリーセルMC2の閾値電圧Vth2との差が小さいと、両トランジスターの読み出し電流の差が小さくなる。このとき、差動ラッチ回路120等のスイッチングノイズの影響や、第1のインバーター回路INV1及び第2のインバーター回路INV2の論理閾値レベルのズレにより、誤データをラッチしてしまう可能性がある。図4に、図2の構成において誤データをラッチする場合の第1の動作説明図を示す。図4は、Vth1<VDD<Vth2である場合に、横軸に時間をとり、ワードラインWL、電源電圧VD0、ノードDout,XDoutの電圧を表す。図4では、ワードラインWLが活性化された後、差動ラッチ回路120に電源電圧VD0が供給される。そのため、ワードラインWLが選択状態になり選択電圧が供給されると、まず、閾値電圧が低い第1の不揮発性メモリーセルMC1に読み出し電流が流れる。そのため、ノードDoutの電位が下がりLレベルとなる。その後、電源電圧VD0が供給されると、第1のインバーター回路INV1の出力であるノードXDoutがHレベルとなり、その後、ノードDout,XDoutの状態が維持される。ところが、ワードラインWLが選択状態から非選択状態になったときのスイッチングノイズにより、ノードDoutがHレベルE1又はノードXDoutがLレベルE2になり、その後、ノードDout,XDoutの状態が維持されてしまう可能性がある。図5に、図2の構成において誤データをラッチする場合の第2の動作説明図を示す。図5は、Vth1<Vth2<VDDである場合に、横軸に時間をとり、ワードラインWL、電源電圧VD0、ノードDout,XDoutの電圧を表す。図5においても、ワードラインWLが活性化された後、差動ラッチ回路120に電源電圧VD0が供給される。ワードラインWLが選択状態になり選択電圧が供給されると、まず、閾値電圧が低い第1の不揮発性メモリーセルMC1に読み出し電流が流れる。そのため、ノードDoutの電位が下がり、ノードDout,XDoutが共にLレベルとなる。その後、電源電圧VD0が供給されると、第1のインバーター回路INV1の出力であるノードXDoutがHレベルとなり、その後、ノードDout,XDoutの状態が維持される。ところが、電源電圧VD0が供給されたとき、第1のインバーター回路INV1及び第2のインバーター回路INV2の論理閾値レベルのズレがあると、ノードDoutがHレベルE3、ノードXDoutがLレベルE4に反転してしまう可能性がある。この場合も、その後は、ノードDout,XDoutの状態が維持されてしまう。また、ワードラインWLが選択状態から非選択状態になったときのスイッチングノイズにより、ノードDoutがHレベルE5又はノードXDoutがLレベルE6になり、その後、ノードDout,XDoutの状態が維持されてしまう可能性がある。以上のように、差動ラッチ回路120等のスイッチングノイズの影響や、第1のインバーター回路INV1及び第2のインバーター回路INV2の論理閾値レベルのズレにより、誤データをラッチしてしまう可能性がある。このとき、不揮発性半導体記憶装置100は、誤データを読み出しデータとして出力してしまう。そこで、第1の実施形態では、ワードラインWLが選択状態から非選択状態に遷移するときに、ワードライン駆動回路130は、次のような制御を行う。図6に、第1の実施形態におけるワードライン駆動回路130によるワードラインWLの制御例の説明図を示す。図6は、横軸に時間をとり、Vth1<Vth2<VDDの場合におけるワードラインWLの電圧変化を模式的に示す。図6では、ワードラインWLの選択状態から非選択状態への遷移時に、ワードラインWLの選択電圧が第1の不揮発性メモリーセルMC1の閾値電圧Vth1と一致する時刻をt1として図示している。また、ワードラインWLの選択状態から非選択状態への遷移時に、ワードラインWLの選択電圧が第2の不揮発性メモリーセルMC2の閾値電圧Vth2と一致する時刻をt2として図示している。ワードライン駆動回路130は、ワードラインWLが選択状態から非選択状態に遷移する時間が、ワードラインWLが非選択状態から選択状態に遷移する時間より長くなるように、ワードラインWLに選択電圧を供給する。こうすることで、ワードラインWLの選択状態から非選択状態に遷移するときのスイッチングノイズの影響を低減する。更に、ワードライン駆動回路130は、ワードラインWLの選択状態から非選択状態への遷移期間T1に、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2の一方のみがオン状態となるように制御する。遷移期間T1は、t2-t1である。即ち、ワードライン駆動回路130は、ワードラインWLが選択状態から非選択状態に遷移するときに第1の不揮発性メモリーセルMC1及び基準電流発生回路110の一方に電流が流れる状態の期間T1が、差動ラッチ回路120の応答期間以上となるように、ワードラインWLに選択電圧を供給する。ここで、差動ラッチ回路120の応答期間は、差動ラッチ回路120の出力の確定時間、又は第1の不揮発性メモリーセルMC1及び基準電流発生回路110の一方に電流が流れ始めてから差動ラッチ回路120の出力が確定するまでの時間である。図7に、図6に示すワードラインWLの制御時における第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2の動作説明図を示す。図7では、ワードラインWLが選択状態から非選択状態になり、選択電圧の電位が下がり始める時刻である非選択制御開始時刻をt0として図示している。このとき、時刻t0以降t1までの期間では、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2はオンとなり、両メモリーセルの読み出し電流の差に応じて、差動ラッチ回路120のラッチ状態は維持される。時刻t1以降t2までの期間では、第1の不揮発性メモリーセルMC1はオンのままであるが、第2の不揮発性メモリーセルMC2はオフとなる。従って、第1の不揮発性メモリーセルMC1の読み出し電流のみにより差動ラッチ回路120のラッチ状態が決定される。時刻t2以降の期間では、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2はオフとなり、差動ラッチ回路120のラッチ状態は維持される。以上説明したように、第1の実施形態では、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2の一方のみがオンする期間を設け、差動ラッチ回路120が確実に動作する期間以上にすることができる。こうすることで、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2の閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路120が誤データをラッチする事態を回避することができるようになる。第2の実施形態第1の実施形態では、基準電流発生回路110を第2の不揮発性メモリーセルMC2により構成する例を説明したが、本発明に係る実施形態は、これに限定されるものではない。図8に、本発明に係る第2の実施形態における不揮発性半導体記憶装置の構成例の回路図を示す。図8において図2と同様の部分には同一符号を付し、適宜説明を省略する。第2の実施形態における不揮発性半導体記憶装置100aの構成が図2に示す不揮発性半導体記憶装置100の構成と異なる点は、基準電流発生回路110の構成である。第2の実施形態では、基準電流発生回路110が、n型のMOSトランジスターNTrにより構成される。MOSトランジスターNTrは、ゲートにワードラインWLが電気的に接続され、ソースに接地電圧VSSが供給され、ドレインは差動ラッチ回路120のノードXDoutに接続される。このMOSトランジスターNTrは、第1の不揮発性メモリーセルMC1の閾値電圧とは異なる閾値電圧を有する。ワードラインWLに選択電圧VWLが供給されたとき、MOSトランジスターNTrに電流ドレイン電流が基準電流として流れる。第2の実施形態では、図2において第2の不揮発性メモリーセルMC2がMOSトランジスターNTrに置き換えられた点を除いて、不揮発性半導体記憶装置100aの動作は、第1の実施形態と同様である。即ち、第2の実施形態において、第1の不揮発性メモリーセルMC1及びMOSトランジスターNTrの一方のみがオンする期間を設け、差動ラッチ回路120が確実に動作する期間以上にする。こうすることで、第1の不揮発性メモリーセルMC1及びMOSトランジスターNTrの閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路120が誤データをラッチする事態を回避することができるようになる。第3の実施形態第1の実施形態又は第2の実施形態では、読み出し動作又は書き込み動作にかかわりなく、ワードラインWLの選択状態では図6に示すように選択電圧を供給していたが、本発明に係る実施形態は、これに限定されるものではない。図9に、本発明に係る第3の実施形態における不揮発性半導体記憶装置の構成例の回路図を示す。図9において図2と同様の部分には同一符号を付し、適宜説明を省略する。第3の実施形態における不揮発性半導体記憶装置100bの構成が図2に示す不揮発性半導体記憶装置の構成と異なる点は、ワードライン駆動回路の構成である。なお、図9では、基準電流発生回路110が第2の不揮発性メモリーセルMC2により構成されるものとして図示するが、基準電流発生回路110が図8のMOSトランジスターNTrにより構成されていてもよい。第3の実施形態におけるワードライン駆動回路130aには、選択電圧VWL及びワードライン選択信号WLselの他に、駆動能力切換信号REが入力される。ワードライン駆動回路130aは、駆動能力切換信号REにより電流駆動能力を切り換えてワードラインWLを駆動する。駆動能力切換信号REのタイミングを制御することで、例えばワードラインWLの選択状態から非選択状態に遷移する期間だけ、図6に示すようにワードラインWLの制御を行うことができる。このようなワードライン駆動回路130aは、インバーター回路INV3,INV4と、否定論理和回路NR1と、第3の駆動トランジスターDTr3とを備えている。インバーター回路INV3には、Hレベルがアクティブレベルのワードライン選択信号WLselが入力される。否定論理和回路NR1には、ワードライン選択信号WLselと駆動能力切換信号REとが入力される。インバーター回路INV4は、ドレインにワードラインWLが電気的に接続されるp型の第1の駆動トランジスターDTr1と、ドレインにワードラインWLが電気的に接続されるn型の第2の駆動トランジスターDTr2とを備えている。第1の駆動トランジスターDTr1及び第2の駆動トランジスターDTr2の各々は、MOSトランジスターにより構成される。第1の駆動トランジスターDTr1のゲート及び第2の駆動トランジスターDTr2のゲートには、インバーター回路INV3の出力が電気的に接続される。第1の駆動トランジスターDTr1のソースには、高電位側の電源電圧として選択電圧VWLが供給され、第2の駆動トランジスターDTr2のソースには、接地電圧VSSが供給される。ワードライン駆動回路130aは、読み出し動作時において、第2の駆動トランジスターDTr2の電流駆動能力が第1の駆動トランジスターDTr1の電流駆動能力より低くなるように制御することが望ましい。こうすることで、読み出し動作時におけるワードラインWLの選択状態から非選択状態への遷移期間に、ワードラインWLの電位変化の時間を長くする。そこで、第3の実施形態では、ワードライン駆動回路130aは、第2の駆動トランジスターDTr2と並列に、第3の駆動トランジスターDTr3を備えている。第3の駆動トランジスターDTr3は、n型のMOSトランジスターにより構成され、ドレインに第2の駆動トランジスターDTr2のドレインが電気的に接続され、ソースに接地電圧VSSが供給される接地される。第3の駆動トランジスターDTr3のゲートには、否定論理和回路NR1の出力が電気的に接続される。このような構成のワードライン駆動回路130aは、駆動能力切換信号REがLレベルで、ワードライン選択信号WLselがLレベルのとき、第3の駆動トランジスターDTr3がオンとなり、ワードラインWLに接地電圧VSSを供給する。このとき、第2の駆動トランジスターDTr2もオンとなり、高い電流駆動能力でワードラインWLから電荷を引き抜くことができる。また、ワードライン駆動回路130aは、駆動能力切換信号REがLレベルで、ワードライン選択信号WLselがHレベルのとき、第3の駆動トランジスターDTr3がオフとなる。このとき、ワードライン駆動回路130aは、第1の駆動トランジスターDTr1がオンとなり、ワードラインWLに選択電圧VWLを供給する。同様に、ワードライン駆動回路130aは、駆動能力切換信号REがHレベルで、ワードライン選択信号WLselがLレベルのとき、第3の駆動トランジスターDTr3がオフとなり、ワードラインWLに接地電圧VSSを供給する。このとき、第2の駆動トランジスターDTr2がオンとなり、低い電流駆動能力でワードラインWLから電荷を引き抜くことができる。また、ワードライン駆動回路130aは、駆動能力切換信号REがHレベルで、ワードライン選択信号WLselがHレベルのとき、第3の駆動トランジスターDTr3がオフとなる。このとき、ワードライン駆動回路130aは、第1の駆動トランジスターDTr1がオンとなり、ワードラインWLに選択電圧VWLを供給する。このように、ワードライン駆動回路130aは、ワードラインWLの選択状態から非選択状態への遷移時に、駆動能力切換信号REの論理レベルに応じて電流駆動能力を切り換えワードラインWLを駆動することができる。具体的には、読み出し動作時に、駆動能力切換信号REをHレベルに設定し、読み出し動作以外では駆動能力切換信号REをLレベルに設定する。これにより、ワードライン駆動回路130aは、読み出し動作時のみ、図6の遷移期間T1が、差動ラッチ回路120の応答期間以上となるように、ワードラインWLに選択電圧を供給することができる。第3の実施形態では、遷移期間T1は、ワードラインWLが選択状態から非選択状態に遷移するときに第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2広義には、基準電流発生回路110の一方に電流が流れる状態の期間である。こうすることで、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2又はMOSトランジスターNTrの閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路120が誤データをラッチする事態を回避することができるようになる。更に、読み出し動作時に対し、読み出し動作時以外の動作時に、ワードラインWLの選択状態から非選択状態への遷移時間を短縮することができる。従って、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えることができるようになる。第4の実施形態第3の実施形態では、第3の駆動トランジスターDTr3を設け、第3の駆動トランジスターDTr3を制御することでワードラインWLを駆動する際の電流駆動能力を切り換える例を説明したが、本発明に係る実施形態は、これに限定されるものではない。図10に、本発明に係る第4の実施形態における不揮発性半導体記憶装置の構成例の回路図を示す。図10において図9と同様の部分には同一符号を付し、適宜説明を省略する。第4の実施形態における不揮発性半導体記憶装置100cの構成が図9に示す不揮発性半導体記憶装置100bの構成と異なる点は、ワードライン駆動回路の構成である。なお、図10では、基準電流発生回路110が第2の不揮発性メモリーセルMC2により構成されるものとして図示するが、基準電流発生回路110が図8のMOSトランジスターNTrにより構成されていてもよい。第4の実施形態におけるワードライン駆動回路130bには、選択電圧VWL及びワードライン選択信号WLselの他に、駆動能力切換信号REが入力される。ワードライン駆動回路130bは、駆動能力切換信号REにより、ワードラインWLの選択状態から非選択状態に遷移する期間だけ、図6に示すワードラインWLの制御を行う。このようなワードライン駆動回路130bは、インバーター回路INV3,INV5と、第1の駆動トランジスターDTr1と、第2の駆動トランジスターDTr2と、第4の駆動トランジスターDTr4と、抵抗素子R1とを備えている。インバーター回路INV3には、Hレベルがアクティブレベルのワードライン選択信号WLselが入力される。インバーター回路INV5には、駆動能力切換信号REが入力される。第1の駆動トランジスターDTr1は、p型のMOSトランジスターにより構成され、ソースに選択電圧VWLが供給され、ゲートにインバーター回路INV3の出力が電気的に接続され、ドレインにワードラインWLが電気的に接続される。第2の駆動トランジスターDTr2は、n型のMOSトランジスターにより構成される。第2の駆動トランジスターDTr2は、ドレインにワードラインWLが電気的に接続され、ゲートにインバーター回路INV3の出力が電気的に接続され、ソースに抵抗素子R1の一端及び第4の駆動トランジスターDTr4のドレインが電気的に接続される。第4の駆動トランジスターDTr4は、ドレインに第2の駆動トランジスターDTr2のソースに電気的に接続され、ゲートにインバーター回路INV5の出力が電気的に接続され、ソースに接地電圧VSSが供給される。抵抗素子R1の他端には、接地電圧VSSが供給される。このような構成のワードライン駆動回路130bは、駆動能力切換信号REがLレベルのとき、第4の駆動トランジスターDTr4がオンとなる。そのため、ワードライン選択信号WLselがLレベルのときは、第4の駆動トランジスターDTr4を介してワードラインWLに充電された電荷が放電される。これに対して、駆動能力切換信号REがHレベルのとき、第4の駆動トランジスターDTr4がオフとなる。そのため、ワードライン選択信号WLselがLレベルのときは、抵抗素子R1を介してワードラインWLに充電された電荷が放電される。従って、ワードラインWLから電荷を引き抜く際の電流駆動能力を、駆動能力切換信号REにより切り換えることができる。このように、ワードライン駆動回路130bは、駆動能力切換信号REにより、少なくとも読み出し動作時のワードラインWLの選択状態から非選択状態において電流駆動能力が低くなるように切り換えることができる。これにより、ワードライン駆動回路130bは、読み出し動作時のみ、図6の遷移時間T1が、差動ラッチ回路120の応答期間以上となるように、ワードラインWLに選択電圧を供給することができる。第4の実施形態では、遷移期間T1は、ワードラインWLが選択状態から非選択状態に遷移するときに第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2広義には、基準電流発生回路110の一方に電流が流れる状態の期間である。こうすることで、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2又はMOSトランジスターNTrの閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路120が誤データをラッチする事態を回避することができるようになる。更に、読み出し動作時に対し、読み出し動作時以外の動作時に、ワードラインWLの選択状態から非選択状態への遷移時間を短縮することができる。従って、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えることができるようになる。第5の実施形態第4の実施形態では、抵抗素子R1を設けて電流駆動能力を切り換えていたが、本発明に係る実施形態は、これに限定されるものではない。第5の実施形態では、例えば抵抗素子R1の機能を、MOSトランジスターにより実現している。図11に、本発明に係る第5の実施形態における不揮発性半導体記憶装置の構成例の回路図を示す。図11において図10と同様の部分には同一符号を付し、適宜説明を省略する。第5の実施形態における不揮発性半導体記憶装置100dの構成が図10に示す不揮発性半導体記憶装置100cの構成と異なる点は、ワードライン駆動回路の構成である。なお、図11では、基準電流発生回路110が第2の不揮発性メモリーセルMC2により構成されるものとして図示するが、基準電流発生回路110が図8のMOSトランジスターNTrにより構成されていてもよい。第5の実施形態におけるワードライン駆動回路130cには、選択電圧VWL及びワードライン選択信号WLselの他に、駆動能力切換信号REが入力される。ワードライン駆動回路130cは、駆動能力切換信号REにより、ワードラインWLの選択状態から非選択状態に遷移する期間だけ、図6に示すワードラインWLの制御を行う。このようなワードライン駆動回路130cは、インバーター回路INV3,INV5と、第1の駆動トランジスターDTr1と、第2の駆動トランジスターDTr2と、第4の駆動トランジスターDTr4と、MOSトランジスターNTr1とを備えている。インバーター回路INV3には、Hレベルがアクティブレベルのワードライン選択信号WLselが入力される。インバーター回路INV5には、駆動能力切換信号REが入力される。第1の駆動トランジスターDTr1は、p型のMOSトランジスターにより構成され、ソースに選択電圧VWLが供給され、ゲートにインバーター回路INV3の出力が電気的に接続され、ドレインにワードラインWLが電気的に接続される。第2の駆動トランジスターDTr2は、n型のMOSトランジスターにより構成される。第2の駆動トランジスターDTr2は、ドレインにワードラインWLが電気的に接続され、ゲートにインバーター回路INV3の出力が電気的に接続され、ソースにMOSトランジスターTr5のドレイン及び第4の駆動トランジスターDTr4のドレインが電気的に接続される。第4の駆動トランジスターDTr4は、ドレインに第2の駆動トランジスターDTr2のソースが電気的に接続され、ゲートにインバーター回路INV5の出力が電気的に接続され、ソースに接地電圧VSSが供給される。MOSトランジスターNTr1は、n型のMOSトランジスターであり、MOSトランジスターNTr1のゲートには選択電圧VWLが供給され、ソースには接地電圧VSSが供給される。このような構成のワードライン駆動回路130cは、駆動能力切換信号REがLレベルのとき、第4の駆動トランジスターDTr4がオンとなる。そのため、ワードライン選択信号WLselがLレベルのときは、第4の駆動トランジスターDTr4を介してワードラインWLに充電された電荷が放電される。これに対して、駆動能力切換信号REがHレベルのとき、第4の駆動トランジスターDTr4がオフとなる。そのため、ワードライン選択信号WLselがLレベルのときは、MOSトランジスターNTr1を介してワードラインWLに充電された電荷が放電される。従って、ワードラインWLから電荷を引き抜く際の電流駆動能力を、駆動能力切換信号REにより切り換えることができる。このように、ワードライン駆動回路130cは、駆動能力切換信号REにより、少なくとも読み出し動作時のワードラインWLの選択状態から非選択状態において電流駆動能力が低くなるように切り換えることができる。これにより、ワードライン駆動回路130cは、読み出し動作時のみ、図6の遷移時間T1が、差動ラッチ回路120の応答期間以上となるように、ワードラインWLに選択電圧を供給することができる。第5の実施形態では、遷移期間T1は、ワードラインWLが選択状態から非選択状態に遷移するときに第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2広義には、基準電流発生回路110の一方に電流が流れる状態の期間である。こうすることで、第1の不揮発性メモリーセルMC1及び第2の不揮発性メモリーセルMC2又はMOSトランジスターNTrの閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路120が誤データをラッチする事態を回避することができるようになる。更に読み出し動作時に対し、読み出し動作時以外の動作時に、ワードラインWLの選択状態から非選択状態への遷移時間を短縮することができる。従って、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えることができるようになる。集積回路装置への適用上記のいずれかの実施形態における不揮発性半導体記憶装置は、信頼性の向上を図る集積回路装置への内蔵に好適である。以下では、上記のいずれかの実施形態における不揮発性半導体記憶装置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置は、マイクロコンピューターに限定されるものではない。図12に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。マイクロコンピューター400は、中央演算処理装置CentralProcessingUnit:以下、CPU410と、読み出し専用メモリーReadOnlyMemory:ROM412と、ランダムアクセスメモリーRandomAccessMemory:RAM414とを備えている。更に、マイクロコンピューター400は、表示ドライバー416と、タイマー回路418と、I/O回路420と、電源回路422とを備えている。CPU410、ROM412、RAM414、表示ドライバー416、タイマー回路418、I/O回路420及び電源回路422は、バス424を介して接続される。CPU410は、バス424を介して、ROM412又はRAM414に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、CPU410は、表示ドライバー416、タイマー回路418、I/O回路420及び電源回路422を制御する。ROM412は、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用され、予めプログラムが記憶される。RAM414は、プログラムの記憶領域又は作業領域として用いられる。表示ドライバー416は、CPU410等によって生成されRAM414に格納される画像データに基づいて、マイクロコンピューター400の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路418は、時間を計時し、CPU410へのタイマー割り込み等を行う。I/O回路420は、マイクロコンピューター400の外部に接続される機器からのI/Oアクセスを実現する。電源回路422は、マイクロコンピューター400を構成する各部に供給する電源を生成する。CPU410、RAM414、表示ドライバー416、タイマー回路418、I/O回路420、及び電源回路422の少なくとも1つは、処理装置として、トリミングデータにより初期設定等が行われる。トリミングデータは、予めROM412に記憶されており、電源投入時に、バス424等の信号線を介して、上記の処理装置を構成する各部に供給されるようになっている。即ち、上記の処理装置は、ROM412から読み出されたデータトリミングデータに基づいて制御されるようになっている。このように、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用されたマイクロコンピューター400では、スイッチングノイズ等の影響を受けることなく正確なデータの読み出しが可能なROM412が搭載される。そのため、正確なデータの読み出しが可能で、信頼性の高いマイクロコンピューターを提供することができるようになる。電子機器上記のいずれかの実施形態における不揮発性半導体記憶装置、又は図12のマイクロコンピューター400は、次のような電子機器に適用することができる。図13に、本発明に係る電子機器の構成例のブロック図を示す。電子機器500は、処理部510と、記憶部512と、操作部514と、表示部516とを含んで構成される。例えば、処理部510の機能は、公知のマイクロコンピューターにより実現され、記憶部512の機能は、ハードディスクドライブ装置や、上記のいずれかの実施形態における不揮発性半導体記憶装置により実現される。或いは、例えば処理部510の機能は、図12のマイクロコンピューター400により実現され、記憶部512の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部514は、電子機器500を制御するための入力データを受け付ける。処理部510は、操作部514により受け付けられた入力データに応じて、処理を変更することができる。表示部516の機能は、液晶表示パネルや有機エレクトロルミネッセンスElectroLuminescence:ELディスプレイ装置等の公知の表示装置により実現される。このような表示部516は、処理部510によって生成された画像を表示する。図14A、図14Bに、図13の電子機器500の構成例の斜視図を示す。図14Aは、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図14Bは、携帯電話機の構成例の斜視図を表す。図13の電子機器500の構成例の1つである図14Aに示すパーソナルコンピューター800は、本体部810と、表示部820と、操作部830とを含む。本体部810は、図13の処理部510、記憶部512等を有する。表示部820は、図13の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部830は、図13の操作部514に対応し、キーボード等によりその機能が実現される。このような操作部830を介した操作情報が本体部810の処理部510によって解析され、その操作情報に応じて表示部820に画像が表示される。これにより、スイッチングノイズ等の影響を受けることなく正確なデータの読み出しが可能な不揮発性半導体記憶装置が適用され、低消費電力化を図るパーソナルコンピューター800を提供することができるようになる。図13の電子機器500の構成例の1つである図14Bに示す携帯電話機900は、本体部910と、表示部920と、操作部930とを含む。本体部910は、図13の処理部510、記憶部512等を有する。表示部920は、図13の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部930は、図13の操作部514に対応し、ボタン等によりその機能が実現される。このような操作部930を介した操作情報が本体部910の処理部510によって解析され、その操作情報に応じて表示部920に画像が表示される。これにより、スイッチングノイズ等の影響を受けることなく正確なデータの読み出しが可能な不揮発性半導体記憶装置が適用され、低消費電力化を図る携帯電話機900を提供することができるようになる。なお、図13の電子機器500として、図14A、図14Bに示すものに限定されるものではない。例えば、情報携帯端末PDA:PersonalDigitalAssistants、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POSPointofsalesystem端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。以上、本発明に係る不揮発性記憶装置、集積回路装置、及び電子機器等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。1上記のいずれかの実施形態では、本発明に係る不揮発性記憶装置として、不揮発性半導体記憶装置を例に説明したが、本発明はこれに限定されるものではない。本発明は、データの読み出し時に差動ラッチ回路を有する不揮発性記憶装置に適用することができる。2上記のいずれかの実施形態では、基準電流発生回路が、不揮発性メモリーセル又はMOSトランジスターにより構成される例を説明したが、本発明はこれに限定されるものではない。例えば、基準電流発生回路が、電流源を備え、ワードラインに選択電圧が供給されたときに、該電流源を差動ラッチ回路の所定ノードに接続する構成を採用してもよい。3上記のいずれかの実施形態では、例えばデータ1又はデータ0の2値、プログラム状態又はイレーズ状態の2値を例に説明したが、多値のデータを記憶する不揮発性メモリーセルを備える不揮発性記憶装置にも適用してもよい。4上記のいずれかの実施形態において、ゲートという語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、ドレインという語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、ソースという語句は、ソース端子、ソース領域、又はソース電極を意味する。5上記のいずれかの実施形態において、トランジスターとしてMOSトランジスターを例に説明したが、本発明はこれに限定されるものではない。6上記のいずれかの実施形態において、本発明を、不揮発性記憶装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記のいずれかの実施形態における差動ラッチ回路を備えた不揮発性記憶装置におけるデータの読み出し方法等であってもよい。"