1つ以上の読取ヘッドを介して磁気媒体からデータを読み取るように構成された1つ以上の読取ヘッドセル回路であって、前記データが増幅されたリードバック信号で送信されることを特徴とする読取ヘッドセル回路と、1つ以上の書込ヘッドを介して磁気媒体にデータを書き込むように構成された1つ以上の書込ヘッドセル回路と、前記1つ以上の読取ヘッドセル回路と前記1つ以上の書込ヘッドセル回路との間に連結されたループバックチャンネルと、を備える装置。前記ループバックチャンネルは、前記1つ以上の読取ヘッドセル回路に接続されたループバック読取セルと、前記ループバック読取セルに接続された変動振幅電流スイッチと、前記変動振幅電流スイッチと前記1つ以上の書込ヘッドセル回路に接続された選択セルと、を備えることを特徴とする請求項1に記載の装置。前記ループバックチャンネルは、前記選択セルと前記1つ以上の書込ヘッドセル回路に接続されたループバック書込セルを更に備えることを特徴とする請求項2に記載の装置。前記変動振幅電流スイッチは、電流ルーティングロングテールペアを備えることを特徴とする請求項2に記載の装置。前記ループバックチャンネルは、前記1つ以上の読取ヘッドセル回路に接続されたループバック読取セルと、前記ループバック読取セル及び前記装置の書込パスに接続されたループバックインジェクション及び利得制御回路と、を備えることを特徴とする請求項1に記載の装置。前記ループバックチャンネルは、前記ループバック読取セルのために共通モードグランドを提供し、前記1つ以上の読取ヘッドセル回路に送信される前のループバックセルチャンネルの出力を零調するように構成された演算相互コンダクタンスアンプのペアを更に備えることを特徴とする請求項5に記載の装置。前記ループバックインジェクションと前記利得制御回路は、相補型バイポーラ折り返しカスケードを備えることを特徴とする請求項5に記載の装置。磁気媒体からデータを読み取るように構成された1つ以上の読取回路と、磁気媒体にデータを書き込むように構成された1つ以上の書込回路と、前記1つ以上の読取回路と前記1つ以上の書込回路との間に連結されたループバックチャンネルであって、前記ループバックチャンネルは、相補型シリコンゲルマニウムBiCMOSプロセスを用いて実現されることを特徴とするループバックチャンネルと、を備える装置。前記ループバックチャンネルは、2周波数フライ高測定のために有効にされ、通常の読取書込動作中に無効にされることを特徴とする請求項1に記載の装置。前記1つ以上の読取ヘッドセル回路と前記1つ以上の書込ヘッドセル回路は、前記2周波数フライ高測定中に無効にされることを特徴とする請求項9に記載の装置。磁気記憶媒体の予め記録されたキャリブレーション領域を読み取りながらプレアンプの出力における2つの周波数振幅を測定するステップと、前記プレアンプのループバックモードを有効にし、前記プレアンプの書込データラインに合成2周波数シーケンスを導入するステップと、前記合成2周波数シーケンスが前記書込データラインに導入されているとき、前記プレアンプの出力における2つの周波数の振幅を記録するステップと、i予め記録されたキャリブレーション領域を読み取りながら測定された振幅と、iiループバックモードで記録された振幅と、iii所定の基準ループバック値と、を用いて補正された再生振幅を計算するステップと、を備える方法。前記所定の基準ループバック値は、前記磁気記憶媒体を備えるディスクファイルのメモリに格納されることを特徴とする請求項11に記載の方法。前記補正された再生振幅とウォーレススペーシングロス方程式とを用いて、所定のセットポイントフライ高に関連するフライ高エラーを計算するステップを更に備えることを特徴とする請求項11に記載の方法。前記所定のセットポイントにフライ高を管理するために、ヒータドライバ素子にセットポイントに関連する前記フライ高エラーの補正され基準化されたバージョンを適用するステップを更に備えることを特徴とする請求項13に記載の方法。請求項11のステップを2回以上繰り返すステップを更に備えることを特徴とする請求項14に記載の方法。前記所定のループバック基準値は、前記磁気記憶媒体の予め記録されたキャリブレーション領域上に読取ヘッドを移動させ、タッチダウンにアプローチするように前記ヘッドを制御し、その後、前記所定のセットポイントフライ高に前記ヘッドを後退させ、前記所定のセットポイントフライ高で、前記プレアンプの前記出力における2つの周波数の2つの振幅を測定し、前記測定された振幅を永続的に格納し、前記プレアンプのループバックモードを有効にし、合成2周波数シーケンスを前記プレアンプの前記書込データラインに導入し、前記合成2周波数シーケンスが前記プレアンプの前記書込データラインに導入されているとき、前記プレアンプの前記出力における2つの周波数の振幅を記録し、前記記録された振幅を前記所定のループバック基準値として格納することによって工場で決定されることを特徴とする請求項13に記載の方法。前記所定の値が公称の環境で測定されることを特徴とする請求項16に記載の方法。タッチダウンは、トラックフォローイング位置誤差信号に重ね合わされた振動によって、又は補助音響若しくは熱センサによって検出されることを特徴とする請求項16に記載の方法。磁気媒体からデータを読み取るように構成された1つ以上の読取回路と、磁気媒体にデータを書き込むように構成された1つ以上の書込回路と、前記1つ以上の読取回路と前記1つ以上の書込回路との間に連結されたループバックチャンネルであって、前記ループバックチャンネルは、前記1つ以上の読取回路に接続されたループバック読取セルと、前記ループバック読取セルと前記装置の書込パスに接続されたループバックインジェクション及び利得制御回路と、を備え、前記ループバックインジェクション及び利得制御回路は、相補型バイポーラ折り返しカスコード回路を備えることを特徴とするループバックチャンネルと、を備える装置。磁気媒体からデータを読み取るように構成された1つ以上の読取回路と、磁気媒体にデータを書き込むように構成された1つ以上の書込回路と、前記1つ以上の読取回路と前記1つ以上の書込回路との間に連結されたループバックチャンネルであって、前記ループバックチャンネルは、前記1つ以上の読取回路に接続されたループバック読取セルと、前記ループバック読取セルのために共通モードグランドを提供し、前記1つ以上の読取回路に送信する前の前記ループバックチャンネルの出力を零調するように構成された演算相互コンダクタンスアンプのペアと、を備えることを特徴とするループバックチャンネルと、を備える装置。デバイス寿命に亘って特定周波数における一定の相対利得を維持するべく、プレアンプ周波数応答における変化を測定及び/又は補正するための方法及び/又は装置は望ましいであろう。また、それは遅延の変化の補正を可能にするべく、プレアンプとチャンネル書込読取パスの合計遅延の測定のための方法及び/又は装置を提供するBPM記録システムにおいて望ましいであろう。本発明は、1つ以上の読取回路、1つ以上の書込回路、及びループバックチャンネルを含む装置に関する。1つ以上の読取回路は、磁気媒体からデータを読み取るように構成されるであろう。1つ以上の書込回路は、磁気媒体にデータを書き込むように構成されるであろう。ループバックチャンネルは、1つ以上の読取回路と1つ以上の書込回路との間に連結される。本発明の目的、特徴、及び利点は、ディスクファイルプレアンプ周波数応答及び時間遅延の補正を実現するための方法及び/又は装置を提供することを含み、それは、i選択された周波数におけるプレアンプ周波数応答の特徴付けcharacterizationを可能にするループバックチャンネルを提供し、iiデバイス寿命に亘って特定周波数における一定の相対利得を維持するべく、プレアンプ周波数応答の変化を測定及び補正し、iii再生トーンの相対振幅に基づいたフライ高測定法のための利得安定性を提供し、ivリーダ周波数応答のフィールド特徴付けを可能にし、v利得変化を除去するべく補正係数を導き出し、vi書込データ-読取データのタイミングが測定されることを可能にし、viiビットパターンド媒体BPM記録をサポートし、viiiプレアンプの書込読取パスにおける遅延変化を補正し、及び/又はix磁気ディスク装置の読取書込プレアンプの適用可能性の領域をTb/in2の面密度レベルに拡張するであろう。本発明のこれらと他の目的、特徴、及び利点は、以下の詳細な説明と添付された特許請求の範囲と図面とから明らかになるであろう。磁気ディスクファイルにおける記録再生ヘッドreproduceheadは、垂直及び水平記録の両方においてフライ高FHトランスデューサとして用いられるであろう。実施の形態は一様でないかもしれないが、根本的なテーマは、フライ高を推測するために少なくとも2つの異なる周波数及びウォーレススペーシングロス方程式の適用に関する。複数の周波数の利用は、読取パスのバルク利得変化がフライ高の測定から分離されることを可能にする。しかしながら、選択された周波数における利得の比は、一般に製品寿命に亘って実質的に一定に維持される必要がある。低フライ高及びヘッド-ディスク間隔の正確な制御は、1Tbit/in2のデンシティを上回る進歩のために主要な要件である。ディスクファイルプレアンプは、1つ以上のフロントエンド又は読取ヘッドセル低雑音アンプLNA、及び関連付けられた磁気抵抗MRヘッドバイアスインジェクション回路で構成されるであろう。それぞれのヘッドセルは、専用の記録ヘッドをサーブするserveであろう。システムデータコントローラからヘッドセレクトコマンドによって命令されるとき、シングル読取ヘッドセルが活性化されるであろう。ヘッドセルの出力は、全てのヘッドセル及びその後の記録チャンネルに共通の利得と信号処理段を通じて通過されるであろう。同様に、書込ヘッドセルのセットが提供されるであろう。それぞれの書込ヘッドセルは、特定の書込ヘッドに関連付けられるであろう。全ての書込ヘッドセルは、記録チャンネルから書込データ入力を受信する信号処理エレクトロニクスの共通セットによってサーブされるであろう。本発明は、一般に読取書込ヘッドに類似する追加のダミー又はループバック書込ループバック及び読取ループバックセルを提供する。書込ループバック及び読取ループバックセルはヘッドをサーブせず、書込データがループバックセルによって共通の書込回路を通過するように相互にリンクされ;且つ共通の読取エレクトロニクスによって記録チャンネルに戻る。代替実施形態では、本発明によるループバック機能は、関連付けられた読取書込ヘッドのペア内の回路素子をブリッジすることによって実現されるであろう。本発明は、一般に構成要素の老朽化及び環境変化を補正するためのプレアンプ読取パス相対利得を繰り込むための補正係数を導き出すための方法及び回路を提供する。繰り込み無しにフライ高の正確な検出を達成するために独力で多重周波数技法を用いることは困難であろう。本発明によって実現されたプレアンプの更なる利益は、プレアンプの下流のアナログ信号処理素子における相対利得変化に合わせて補正する性能である。例えば、本発明による実施の形態は、デバイス寿命に亘って特定周波数における一定の相対利得を維持するべく、プレアンプ周波数応答の変化を測定し補正するであろう。本発明は、更に読取回路素子周波数応答のフィールド特徴付けのための適切な方法及び装置を提供するであろう。一例では、本発明によるループバックチャンネルは、一般にユーザが、選択された周波数における周波数応答を区別し、利得変化を除去する補正するべく補正係数を導き出すことを可能にする。本発明によるループバックチャンネルは、低ナノメートルフライ高測定のサポートのために価値のある特徴を提供するであろう。本発明は、正確なフライ高検出を必要とするメトロロジ応用において、交番フライ高制御機構及びアルゴリズムと協力して、又はアクティブなフライ高制御のない状態において行われるであろう。本発明は、更にプレアンプの書込及び読取パスにおける遅延変化を補正するためにビットパターンド媒体BPM記録に適用可能な方法を提供するであろう。前もって形成されたシングルビット磁気ランド上の正確なトランジション配置は、ビットパターンド媒体BPM記録の前提条件である。例えば、~250psのビットセルを有する~4Gbit/秒のデータレートで、結合書込読取プレアンプデータパスにおける~25ps遅延変化は、重大な欠陥であり、且つ従来のディスクファイルプレアンプに典型的な値である。本発明は、一般に遅延補正技法のために有用な補正係数を提供する。本発明によるループバックチャンネルは、例えば、BPMをサポートして、更に書込データ-読取データタイミングが測定されることを可能にするだろう。図2を参照すると、本発明の実施の形態が実現された磁気記録システム環境の一例を図示する図が表される。システム100は、スライダ102、磁気記憶装置記録媒体104、磁気抵抗MR読取ヘッド106、プレアンプ108、フレックスオンサスペンションFOS伝送路又は素子110、読取/書込/ループバックモジュール112、ヒータドライバ114、読取記録チャンネル116、アクチュエータフレックス回路118、利得可変アンプVGA及び連続時間フィルタCTF120、アナログ-デジタル変換器ADC122、デジタル信号処理DSPブロック124、フライ高FH制御ブロック126、バス128、及びディスクドライブデータコントローラ130を備えるであろう。プレアンプ108の読取/書込/ループバックモジュール112は、一般に読取ヘッドセル、読取バックエンド共通回路、書込ヘッドセル及び書込バックエンド共通回路を含む。読取/書込/ループバックモジュール112は、更に本発明によるループバックチャンネルを包含する。ループバックチャンネルは、ユーザが、選択された周波数における周波数応答を区別し、利得変化を除去するべく補正係数を導き出すことを可能にする。本発明によるループバックチャンネルは、一般に低ナノメートルフライ高測定のサポートのための価値のある特徴を提供する。ループバックチャンネルは、ビットパターンド媒体BPMをサポートして、更に書込データ-読取データタイミングが測定されることを可能にする。スライダ102は、一般に回転する記録媒体104から約2~10ナノメートルで飛行する。スライダ102は、磁気抵抗MR読取ヘッド106及び書込ヘッド図示せずを運ぶであろう。誘導読取ヘッドは、MRタイプによって廃せられたが、誘導読取ヘッドも本発明と共に用いられても良い。スライダ102は、またスライダ102の熱的変形によってフライ高に影響を及ぼすかもしれないヒータを運ぶ。プレアンプ108は、フレックスオンサスペンションFOS伝送路110によって磁気抵抗MR読取ヘッド106及び書込ヘッドに接続されるであろう。読取/書込/ループバック副回路112及びヒータドライバ副回路114は、一般にプレアンプ108の一部として実現される。プレアンプ108は、例えば、ボイスコイルモータ図示せずによって、駆動されたアクセス機構例えば、アームのベースに一般にマウントされる。スライダ102は、FOS110にマウントされたフレキシブルサスペンションによってアクセス機構に機械的に連結されるであろう。FOS110は、スライダ102上に組み立てられたプレアンプ108と読取/書込ヘッド素子106との間で信号を伝達する。プレアンプ108は、アクチュエータフレックス回路118によって記録チャンネル116に連結されるであろう。記録チャンネル116は、一般にアナログ変数利得アンプVGA及び連続時間フィルタCTF段VGACTF120によって増幅されたヘッド信号を処理し、信号はディジタル化される例えば、ADC122によって。ADC122の出力はDSPブロック124に導かれる。DSPブロック124は、データ検出例えば、反復又は最大確度プロセスを用いて、及び更にプレアンプ108から受信された信号のフィルタ及び高調波振幅の抽出を行う。抽出された高調波振幅は、フライ高検出のために用いられるであろう。高調波トーン振幅は、その後の処理図3A、3B、4A、及び4Bに関連して説明されるのためにFH制御ブロック126に伝達されるであろう。フライ高制御ブロック126は、例えば、ファームウェア又はハードウェアにおいて、実現されるであろう。フライ高制御ブロック126は、一般にヒータドライバ副回路114によってフライ高レギュレーションループを閉じる。読取動作中に、非直列化された複製データは、記録チャンネル116によってバス128を通じてディスクドライブデータコントローラ130に送信される。書込動作中に、バス128は、データコントローラ130から記録チャンネル116に書込データを伝達し、そこで書込データは、記録媒体104上の刻銘のために適切に符号化される。垂直又は水平記録のための従来の2周波数f1、f2フライ高測定方式では、f1、f2トーンの振幅は、プレアンプ108の出力で検出される例えば、読取チャンネルADC122の出力で測定される。検出された振幅はフライ高情報を抽出するために処理される。フライ高制御の主用途は以下の通り説明されるであろう。先ず、工場で、公称の環境で、予め記録されたキャリブレーション領域上にヘッドがある状態で、ヘッドが記録媒体の表面にアプローチすることを可能にされるタッチダウンへのアプローチとして参照される。その後、ヘッドは、基準振幅が測定される所定の基準又はフライ高設定値までバックオフさせられる。タッチダウンは、トラックフォローイング位置誤差信号に重ね合わされた振動によって、又は補助音響若しくは熱センサによって検出されるであろう。タッチダウンとバックオフは、カタストロフィックなヘッド-ディスク干渉のプロセスで増加したリスクにより、フィールドにおいて好適に行われない。その後は、ドライブの寿命中に周期的に、ヘッドが予め記録されたキャリブレーション領域に復帰され、且つ現行のフライ高で発生する高調波振幅が再度測定される。設定値に関連するフライ高エラーが計算され、且つエラーの補正され基準化されたバージョンは、ヘッドフライ高を設定値に管理regulateするためにプレアンプ108のヒータドライバに適用される。必要なときに、再測定処理が繰り返されるであろう。フライ高に高調波振幅を関連付ける理論は、ヘッド媒体間隔に複製プロセスの周波数応答を関連付ける周知のウォーレスの方程式に基づく。H.N.バートラム、磁気記録の理論を参照。ケンブリッジ、英国:ケンブリッジ大学出版局、1994年、それは引用によって本明細書に組み込まれる。ウォーレスの方程式が長波長の垂直磁気記録に役に立たないので、キャリブレーション領域において磁束密度を高く維持するか、又は基本的なウォーレスの公式に補正を適用する必要がある。図3A及び3Bを参照すると、ウォーレススペーシングロス方程式を用いる磁気フライ高又は間隔計算の一例が図示される。リーダ入力段とフレックスオンサスペンション--基準における既存の比に関係する--のインタラクションによる効果を含むf1とf2におけるリーダ信号パス利得の比における変化は、フライ高測定確度に影響を与える。差動利得例えば、周波数f1及びf2における相対利得で変化するは、ドライブ寿命に亘って制限される必要がある。図3A及び3Bで表される解析は、一般にタッチダウンから推測された磁気フライ高の基準測定の決定を図示する図3A。磁気フライ高の基準とトーン振幅の続く値とに関連したトーン振幅値は、ドライブの寿命中に未知の磁気フライ高を決定するために用いられるであろう図3B。図4Aを参照すると、許容可能なアナログパス差動利得変化の定量化のプロセスが図示される。図3A及び3Bにおいて表される磁気フライ高計算は、MRヘッド106からアナログシステム全体に亘る長期利得比確度仕様を記録チャンネルアナログパス例えば、VGACTFブロック120によって定量化するべく拡張されるであろう。一例では、指定されたフライ高測定確度を達成するために必要とされる差動利得シフトの範囲は、図4Aに図示されたプロセスを用いて決定されるであろう。図4Bは、値の一例を用いて図4Aの技法の適用を図示する。図5を参照すると、固定された±10の磁気フライ高エラーの許容可能な最大の差動利得エラーεdBを意味する、プロットされたカーブA-Lを図示するグラフが表される;これはODに近接して配置されたヘッドを有する7200RPM、3.5インチドライブの場合である。感度Sdは図4aの方程式の式6に従って決定されるであろう。エラーdBは図4Aの方程式の式8~式10に従って決定されるであろう。例えば、図5のグラフは、DR=3Gbit/秒のデータレート、代表的なf1=DR/8及びf2=3DR/8で、~4.5ナノメートルの磁気フライ高をサポートするために、システム差動利得エラーの許容限度permissiblelevelsが~±0.58dBを上回るべきでないことを表すことが読み取れるであろう。カーブA-Lのフライ高及び周波数値は以下の表1に要約される:列記された係数は典型的な記録チャンネルにおいてサポートされる係数を示すであろう。しかしながら、特定の実施の形態のその設計基準を満たすために適宜他の係数が用いられても良い。点Mは、3005Mbit/秒のデータレート、4.5ナノメートルのフライ高、及び±0.58dBの許容可能な最大の差動利得エラーを意味するカーブC上の位置を示す。点Nは、3000Mbit/秒のデータレート、3.5ナノメートルのフライ高、及び0.46dBの許容可能な最大の差動利得エラーを意味するカーブE上の位置を示す。点Oは、3000Mbit/秒のデータレート、2ナノメートルのフライ高、及び±0.26dBの許容可能な最大の差動利得エラーを意味するカーブJ上の位置を示す。4.5ナノメートルの磁気フライ高は、1Tbit/in2の記憶密度への進展のために必要とされる範囲にある。±0.58dBのシステム差動利得エラーについて、結合されたプレアンプ読取/書込/ループバックモジュール112、フレックスオンサスペンション伝送路110、及びMRヘッド106のカスケードに~±0.5dBエラーを割り当てることは合理的であるが、従来のリーダにおいて一般に得がたい。残りの~±0.08dBエラーは、記録チャンネル116のアナログ処理回路例えば、VGACTFブロック120において、及び関連付けられたADC122において量子化ノイズとして消費されるであろう。本発明は、一般に補正されたエラーを許容限度に減らすことができる方式を提供する。図6を参照すると、本発明の実施の形態の一例による図2のプレアンプ108の実施の形態の一例を図示するブロック図が表される。一例では、プレアンプ108はマルチヘッドプレアンプとして実現されるであろう。ヒータドライバ素子114は明暸性のために省略される。本発明の実施の形態によるプレアンプ108は、読取パス回路素子130、書込パス回路素子132、ループバックパス又はチャンネル134、端子136、及び端子138を備えるであろう。プレアンプ108の通常の読取パス回路素子130は、入力段又は回路140例えば、読取ヘッドセル、及び利得段又は回路142を含む。通常の読取データパスは、またMR読取ヘッド106、及びフレックスオンサスペンションFOSアセンブリ110を含む。入力段140及び利得段142は、図2の読取/書込/ループバックモジュール112に簡単のために統合される。入力段140の数は、ドライブ上のヘッドの数と等しいであろう。利得段142は、~12dBから~42dBまでの典型的な範囲を有しているユーザプログラマブル利得を合同して提供するであろう。利得段142は、またプログラマブルな周波数応答整形を提供するであろう。利得段142は、入力段140を共通にサーブするであろう。FOS110の端子は、入力段140に接続されるaccomplishedであろう。入力段140は、最適な動作点に関連付けられたMRヘッド106をバイアスするためにMRバイアス回路素子が統合されているであろう。処理後、増幅されたリードバック信号例えば、RDOUTは、読取チャンネル116への伝達のためにフレックス回路118を通じて端子136上に送信されるであろう。増幅されたリードバック信号RDOUTは、差動形式例えば、RDP/RDNで送信されるであろう。プレアンプ108の書込パス回路素子132は、一般に端子138から始まる。一例では、端子138は、フレックス回路118を介して記録チャンネル116の書込回路図1で図示せずから低振動lowswingの差動書込データ例えば、WDINを受信するであろう。書込データは、レシーバと信号調整段150を通り、書込ドライバ書込ヘッドセル152を通り、その後、FOS154及び誘導書込ヘッド156に入ってくる。複数の読取書込素子は、プレアンプ108に含まれるであろう。複数の読取書込素子は、シングルシリコンチップが多数のヘッドをサーブすることを可能にする。一例では、プレアンプ108はヘッドセレクトバス158を含むであろう。ヘッドセレクトバス158は、読取書込パスが所定の時間に活性化されるようにコントロールするために用いられるであろう。プレアンプ108のループバックパス又はチャンネル134は、i入力段140と利得段142との間の読取パス回路素子130、及びiiレシーバと信号調整段150と書込ドライバ152との間の書込パス回路素子132に連結されるであろう。一例では、ループバックパス134は、レシーバ及び信号調整段150の出力、及び利得段142の入力に連結される出力に連結される入力を有するであろう。一例では、ループバックパス134は、ブロック又は素子160、ブロック又は素子162、ブロック又は素子164、及びブロック又は素子166を備えるであろう。素子160、162、164、及び166は、本発明の斬新な素子である。ブロック160、162、164、及び166は、ループバック補正較正のためにのみ一般に活性化される。ループバック補正較正中に、入力回路140は無効にされる。ループバック補正較正が書込動作の間に行われる場合、1つ以上の書込ヘッドセル152が有効に維持されるであろう。ループバック補正較正が分離して行われる場合、全ての書込ドライバ152が切られるであろう。一例では、ヘッドセレクトバス158は、ループバックコマンドを符号化するか、又は他のモードタグはループバックチャンネル134を有効にし、且つ入力段140及び書込ドライバ152を無効にするために用いられるであろう。ブロック160は、一例では、リーダ入力段140の単純化されたダミーバージョンとして実現されるであろう。ブロック160は、一般に読取ループバックセル又は回路として本明細書で指称される。読取ループバックセル160は、例えば、簡単、及び電源消費を削減するために通常のリーダ入力段140に組み込まれたMRバイアス回路素子を省略するかもしれない。読取ループバックセル160が入力段140の応答を十分に複製する限り、通常のリーダ入力段140にある追加機能は読取ループバックセル160から削除されるであろう。例えば、入力段140及び読取ループバックセル160は同様の入力構成を有するべきである。ブロック162は、一例では、電流スイッチ回路として実現されるであろう。ブロック162は、一般に読取ループバックセル160に変動振幅電流モード差動信号ドライブを提供する。プログラマブルな振幅制御例えば、プレアンプ108の制御論理のレジスタフィールドからは、ユーザが線形領域の端子136で確実に送信されたプレアンプ108の出力を維持するドライブレベルを選択することを可能にするであろう。プログラム可能性はリーダ利得段142における選択可能な利得の影響を埋め合わせるのに望ましい。一例では、電流スイッチ162は、プログラマブルな可変テール電流ソースを有する電流ルーティングcurrentroutingロングテールlongtailedのペアとして、従来の技法を用いて実現されるであろう。ブロック164は、一例では、選出回路として実現されるであろう。ブロック166は、一例では、単純化されたダミー書込ドライバセル又は回路として実現されるであろう。ブロック166は、一般に書込ループバックセル又は回路として本明細書で指称される。ブロック164は、一般に書込データレシーバ及び信号調整段150、又は書込ループバックセル166の2つのソースの1つから電流スイッチ162の入力を仲介する。ループバック補正がフライ高測定のために行われるとき、書込データレシーバ及び信号調整段150が選択されるであろう。ループバックがBPMシステムにおける時間遅延の補正のために行われるとき、書込ループバックセル166が選択されるであろう。セレクタ164、及び電流スイッチ162の周波数応答は、所望の動作周波数以上に均一であるべきである。本発明の教示によれば、読取ループバック回路160は、入力段140と平行して効果的に追加され、読取ループバック回路160の出力が入力段140の出力の代わりにユーザ管理の下で選択されるように構成される。同様の方法で、書込ループバック回路166は、書込ドライバ152と平行して効果的に提供される。一例では、書込ループバック回路166は、ユーザ管理の下で、端子138からの入力を受信するように命令され、その場合には、書込ドライバ152のいくつかは、ブロック150の出力によって常に駆動されるであろう。読取ループバック回路160及び書込ループバック回路166は、スイッチ164及び可変利得ブロック162によってリンクされる。一般に、パルス歪みが抽出されたループバック高調波振幅に影響を与えるかもしれないので、ループバック励磁パスの書込ループバックドライバ166を含むことは、フライ高ループバック補正較正中に不適当である。BPMの利用のために、追加の書込ループバックセル166はループバック励磁パスに含まれる。低内部振動にもかかわらず、時間遅延対通常の書込ドライバセル152の温度特性を維持している間に、書込ループバックセル166は、一般に通常の書込ドライバセル152の動作を模倣する。このように、BPMループバック動作は、書込データパス入力端子138から読み取られたデータパス出力端子136までの遅延を測定するであろう。フライ高補正ループバックがアクティブなときは常に、書込ドライバ152は記憶媒体上の不注意な書き込みを防ぐために無効にされるであろう。BPMループバック中に、書込ドライバ152は全て無効にされるであろう;あるいは、しかしながら、1つ以上の書込ドライバ152が書込動作中にライトクロックを調整する動的補正を可能にするためにアクティブであろう。本発明によるループバック技法を用いて、差動利得補正値を決定するべく、f1、f2の周波数成分を有するデジタルシーケンスは、一般に書込データパス入力端子138に適用される。その後、端子136で読み取られたデータパス出力は、f1、f2成分の相対振幅を決定するべく分析される例えば、記録チャンネルにおける離散フーリエ変換DFTによって。あるいは、ピュアf1又はf2トーンは、端子138に連続して送られ、且つ電流スイッチ162及びPECLレシーバ150が両方とも高利得電流モード回路であるので、2つの測定が再びDFT技法を用いて行われる。ループバックプロシージャはドライブのメモリに永続的に保存される最初のループバック基準応答を得るべく、ポストタッチダウンposttouchdown基準測定の後に行われるべきである。フライ高測定がなされるときは常に、後のループバックプロシージャは行われるであろう。プレアンプ相対利得変化の補正は、保存された基準と後のループバック結果との間の差分に基づくであろう。一般に、本発明によるプレアンプループバック測定は、フレックス回路118及びチャンネルアナログチェーン120の影響を暗に含む。これは有用で、チャンネルアナログチェーンの別々のローカルループバック較正の必要性を除去する。一般に、ループバックプロシージャは、FOS/Zinミスマッチ変化から発生するミス端子効果の原因とならないであろう。従って、本発明によって実現されたプレアンプは、温度に亘って安定した広帯域の入力インピーダンスを提供することができる。タンデムFOS/入力段又は選択されたフライ高動作周波数f1、f2の電流から電圧への変換ネットワークの相対応答は、製品寿命に亘って目立って変化すべきでない。図7を参照すると、図6のプレアンプ108の実施の形態を付加的に詳細に図示する図が表される。一例では、ブロック134のループバック回路は、ブロック又は回路170、ブロック又は回路172、ブロック又は回路174、及びブロック又は回路176に配置されるであろう。ブロック170及び172は、一般に図6の中の読取ループバックセル160に類似している。ブロック174は、一般に図6の中のブロック162及び164に類似している。ブロック176は、一般に図6の中の書込ループバックセル166に類似している。ブロック170は、一例では、ダミーループバック共通モード及び零調回路として実現されるであろう。ブロック172は、一例では、ダミーループバック読取セルとして実現されるであろう。ブロック174は、一例では、ループバックインジェクション及び利得制御回路として実現されるであろう。ブロック176は、一例では、ダミーループバック書込回路として実現されるであろう。ブロック170は、ダミー読取セル172に関連付けられた出力零調及び共通モード制御回路を包含するであろう。ブロック170の回路素子はダミー読取セル172のスタティックなオフセットがリーダバックエンド利得段142をオーバードライブしないことを保証するために用いられても良い。ダミー読取セル172のスタティックなオフセットがリーダバックエンド利得段142をオーバードライブしない。同様のオフセット零調回路素子は、読取ヘッドセル140に関連して提供されるであろう。そのような零調回路が提供されるとき、零調回路は読取ヘッドセル140に関連付けられ、且つダミー読取セル172がマージされるであろう。一例では、ループバックインジェクション及び利得制御ブロック174は、セレクタブロック164、及び相互にマージされた図6の電流スイッチブロック162を備えるであろう。セレクタブロック164及び電流スイッチブロック162は、回路にカスケードされた増加した伝搬遅延の不確実性を低減するためにマージされるであろう。ブロック176は、BPM経路遅延測定のために用いられる書込ループバックセル166を備えるであろう。図8を参照すると、図7のループバックブロック134の実施の形態の一例を図示する図が表される。図8に表される回路は、一般に本発明による実施の形態の一例を図示する。また、本明細書に包含される教示を読む当業者に明らかであろうように、交番の実現も可能である。一例では、相補型シリコンゲルマニウムBiCMOSプロセスバイポーラ接合トランジスタと相補型金属酸化膜半導体の技術の集積化の利用が好適である。しかしながら、他のプロセス技術が、本発明の意図した範囲から外れることなくループバックブロック134を実現するために用いられても良い。一例では、ループバックブロック174は、相補型バイポーラ折り返しカスケードcomplementarybipolarfoldedcascodeを用いて実現されるであろう。ループバックインジェクション及び利得制御ブロック174は、一般に、増加した伝搬遅延の不確実性がカスケードされた回路を減らすために、セレクタブロック164及び変動振幅電流スイッチブロック162の機能をマージする。一例では、結合セレクタ及び変動振幅電流スイッチブロック174は、ループバック読取セル172の抵抗ディバイダ176に電流モード信号を伝達するであろう。抵抗ディバイダ176は、一般にMRヘッドをシミュレートする。抵抗ディバイダ176の中心抵抗は、最大のFt又はFmaxをもたらすコレクター電流でデバイスを動作することによりデバイス応答時間を最適化するために、ループバックインジェクションスイッチ174において十分なデバイス電流密度の利用を許可する低値、例えば、5Ωであろう。電流スイッチ174は、ループバックインジェクションレベルの制御を可能にするために可変強度のテール電流ミラー例えば、Iアンペアを含むであろう。前に示したように、そのような制御はプレアンプのリーダ部分の利得設定における変化を補正するために好適である。pnp折り返しカスケードエミッタソースは、強度2Iに従属するであろう。演算相互コンダクタンスアンプOTA178は、ダミー読取セル172のグランドの共通モードを設定し、利得段142への出力の適用の前に読取セルの出力を零調するであろう。ループ補正は、OTA178の出力で連結されるコンデンサによって提供されるであろう。OTA178は、リーダ入力段140のMRバイアス制御回路素子に包含されるOTAと独立し、又はそれと同時にマージされるであろう。高いヌルポイント確度と速いリカバリタイムがループバックモードにおいて不必要なとき、OTA178は単純設計であろう。一例では、ダミー読取セル172は、ホストプレアンプの共通ゲート/相互結合共通ゲートアーキテクチャとマッチするように、入力インピーダンス例えば、Zinを設定するテールソースを有する共通ゲートトポロジとして構成されるであろう。ダミー読取段172は、並列帰還差動共通エミッタ型と等しくされる。しかしながら、他のダミー段設計は、特定のホストプレアンプの入力段とマッチするように実現されるであろう。図9を参照すると、本発明の代替実施形態によって実現されたプレアンプの別の一例を図示する回路108’の図が表される。同様の番号が付されたブロックは、図6の中の対応ブロックと機能的に等しい。回路108’は、複数の別々でより小さいブリッジループバックセル134a~134nのために、図6の完全なダミーループバック回路134を省略する。より小さいブリッジループバックセル134a~134nのそれぞれは、図6のセル134と同様に構成されるであろう。各ブリッジセル134a~134nは、読取書込ヘッド例えば、140a及び152a、140b及び152bなどのペアをサーブするであろう。複雑性を低減するために、182で表されるように、信号はそれぞれの書込ヘッドセル152a~152n内からタップされるtapped、180で表されるように、それぞれの読取ヘッドセル140a~140nに送られる。ブリッジループバックセル134a~134nは、同様の番号が付された読取書込ヘッドとの間に連結されて図示されるが、与えられたブリッジループバックセルによって連結させる特定の読取書込ヘッドはクリティカルではない。図6に示されるようなシングルループバック回路134の代わりに複数のブリッジループバックセル134a~134nを実装することによって、ループバックパスは図6の実施の形態より多い読取/書込データパスを包含する。その成果は、図6で示された実施の形態に関連するループバックとデータ伝送経路との間の有益に向上されたマッチである。また、図9の実施の形態におけるループバックと読取/書込ヘッドセルとが接近しているために、図9の実現におけるループバックとデータパスとの間で引き起こされた熱によるパラメータの変動は、図6の実現のそれよりも低い。典型的な読取ヘッドセル140xはまた、出力素子184の最初の入力に接続されたブリッジループバックセル134a~134n、及び素子184の第2の入力に接続された読取ヘッドセルの他の回路素子186が図示して表される。典型的な書込ヘッドセル152xはまた、書込ヘッドセル152のレベルシフティング素子187と書込ブリッジ素子189との間に接続されたブリッジループバックセル134a~134nが図示して表される。図10を参照すると、図9のプレアンプ108’の実施の形態を更に詳細に図示する図が表される。一例では、素子106、110、138、140、142、146、150、152、154、及び156は、同様に図7の同様の番号が付された素子と同様に実現されるであろう。図7に示されるように、書込ヘッドセル152及び読取ヘッドセル140はペアにされるであろう。ループバックチャンネルは、ブリッジ回路部分190、192、194、196、及び198によって導入されるであろう。ループバックブリッジ部分190及び192はもっぱらビットパターンド媒体記録で用いられるであろう。部分190は、ライタセル152に一般に存在するレベルシフタ187からの入力を受信するであろう。部分192は、部分190及びPECLレシーバ150からの入力を受信するであろう。一例では、PECLレシーバ150からの信号は、部分196によってバッファされるであろう。部分190は、CMOSレベル信号を差動信号に変換するように構成されるであろう。部分192は、一例では、AOIゲートとして実現されるであろう。部分190は、ライタ出力ドライバ189によってほぼ遅延を追跡する遅延を提供する。ビットパターンド媒体及びフライ高ループバックモードとの間の選択はAOIゲート192によって行われるであろう。AOIゲート192は、一般に図9のスイッチ164に対応する。AOIゲートは、150でPECLレシーバからの入力を受信し、部分196にこの信号を伝達する。部分196は、一般に図9のブリッジループバック回路の読取部分134a~134nに対応する。部分198は、読取ヘッドセル140にループバック信号を投入する。部分190、192、及び194を備える1個のループバックブリッジセルは、読取書込ヘッド140a~140n及び152a~152nのペアのそれぞれに関連付けられるであろう。アンプ142への入力のオフセットの零調は、部分198によって行われるであろう。部分198は、ヌルループOTA及びコンデンサとして実現されるであろう。部分198は、アンプ142の入力を零にサーボオフセットする部分194に電流を導入する。別の零調部品198を提供するための代わりに、MRバイアス制御フィードバックループは零調を行うために多重化されるであろう。しかし、本発明による本ブリッジ方式の別の変形は、完全にバイアスされた読取ヘッドセル140で入力アンプ184を維持し、MRヘッドバイアスを抑制することである。MRヘッドバイアスの不活性化は、一般にヘッドリードバック信号を抑制し、オフセット零調回路の複雑な構成を削減する一方で、ループバックが際立つことを可能にする。なお、本発明によるブリッジ方式の別の変形では、ブリッジループバックセル134a~134nは、その出力がそれぞれの読取ヘッドセル140a~140nに直接電流を導入する単純な電流スイッチングのロングテールペアを利用するであろう。この方法の要請は単純である。しかしながら、マイクロアンペアループバックインジェクション電流における適切なFtを有するバイポーラ又はMOSFETデバイスは必要であろう。図11を参照すると、ループバック利得回路200の実施の形態の一例を図示する図が表される。回路200は、図10のループバック利得ブロック194を実現するために用いられるであろう。共通ベーストランジスタQAは、ループバック段へのオフセット零調電流のインジェクションを可能にする。スイッチは、ループバックインジェクションを選択するために活性化される。一例では、スイッチは信号例えば、ENABLELOOPBACKに応じて制御するであろう。スイッチは、一例では、NMOSデバイスとして実現されるであろう。各アーム上に複数のスイッチを有することによって、シングルループバックセルはいくつかのリーダセルの間で共有されるであろう。電流源ILはマッチされる。従って、ソースILからの電流はNMOSソースに流れない。従って、NMOSデバイスは、もっぱら電流源IXによってバイアスされる。電流源ILは、抵抗R1に電圧を生じさせる切り替えられた電流を制御することによってループバック利得を設定する。抵抗R1は、一般に小さく値である例えば、5~20オーム。抵抗R2は、一般にMRヘッドの抵抗に近似するように構成される例えば、それぞれ~200オーム。NMOSデバイスのゲートは、一般にNMOS共通ゲート段のVgsonを追跡する電圧源例えば、Vgsonに接続する。このように、CGNMOS出力を~0Vにする。図12を参照すると、本発明による読取ヘッドセルの実施の形態の一例を図示する回路210の図が表される。読取ヘッドセル回路210は、図10のブロック140を実現するために用いられるであろう。回路210は、回路210がiループバック段例えば、回路200に回路210を接続するための接続点例えば、ワイヤ、ii本発明によるノーマルモード例えば、従来の読取ヘッドセルとループバックモードとの間の回路210を切り替えるように構成されたスイッチを含むという点を除いて従来の読取ヘッドセルと同様に実現されるであろう。スイッチは、一例では、NMOSデバイスとして実現されるであろう。スイッチは、ループバック段における同種のスイッチと協力して動くであろう。一例では、スイッチは、ループバックモードを選択するために不活性化されるであろう。一例では、スイッチは信号例えば、~ENABLELOOPBACKに応じて制御されるであろう。一例では、信号~ENABLELOOPBACKは、信号ENABLELOOPBACKの補完complementであろう。図13Aを参照すると、演算相互コンダクタンスアンプOTAを備えるループバック零調回路の実施の形態の一例を図示する回路220の図が表される。回路220は、図10の零調ブロック198を実現するために用いられるであろう。回路220は、ヘッドセルの全てに送信されるであろう読取ヘッドセルブリッジヌル信号を生成するように構成されるであろう。回路220は、センス信号例えば、NULLPOINTSENSE及び基準信号例えば、CURRENT_SWITCHCMREFに基づいた読取ヘッドセルブリッジヌル信号を生成するように構成されるであろう。図13Bを参照すると、ループバック零調回路の別の実施の形態の一例を図示する回路230の図が表される。回路230は、一般に回路220の簡略版である。例えば、回路230は1つのOTA、2つのNMOSデバイス、コンデンサ及び2つの抵抗を削減する。OTA及びPMOS差動対は、リーダ利得段の利得段の入力からのスタティックなオフセットを除去するために、直流電圧ヌルループとして振る舞う。コンデンサは、フィードバックループを補正するように選択される。図14を参照すると、本発明によるループバック補正の有無によるプレアンプ、FOS、及びMRヘッドの差動利得エラーを図示するバーチャートが表される。暗くされた棒は未補正の差動利得エラーを意味する。白い棒は、本発明によるループバック補正により得られた補正された差動利得エラーを意味する。30から60の相対湿度は、乾燥剤を用いるHDAの内部湿度に対応して対象にされる湿度は、FOSカプトン誘電体のεRに影響を与える。産業環境の指標の-1°Cから139°Cに及ぶプレアンプのダイ温度が図示される。横軸の中間の矢印280は、最初のタッチダウン/バックオフ測定が行われる製造工場の環境条件を識別する。白い棒は、DR=3Gbit/秒のデータレート、代表的なf1=DR/8及びf2=3DR/8、ODに近接して配置されたヘッドを有する、7200RPM、3.5インチドライブのための補正された例えば、ループバック補正を用いて結果を示す。f1、f2に関連する差動利得エラーの~60の削減は、黒い棒によって強調された未補正の値と比較して達成され、本発明によって補正されたプレアンプが、今後の1Tb/in2の記録システムにおける~2nmのフライ高測定の許容可能な~±0.18dBの差動利得エラーに対応できることを示す。図15を参照すると、本発明によるループバック補正を含む2周波数フライ高測定法のプロセス300を図示するフローチャートが表される。プロセス300は、タッチダウン/バックオフ測定が工場で既に行われたと推定する。従って、プロセス300は、ディスクドライブの寿命に亘って周期的に行われるフライ高較正及び制御シーケンスの代表である。プロセス方法300は、一般にドライブの寿命の全体に亘って周期的に行われる。方法300は、一般にステップ又は状態302、ステップ又は状態304、ステップ又は状態306、ステップ又は状態308、ステップ又は状態310、ステップ又は状態312、及びステップ又は状態314を備える。方法又はプロセス300は、プレアンプ108を用いて実現されるであろう。全ての振幅測定は、一般にデシベルdBで表現される。完全な差動利得補正は明暸性のためにステップ308で適用されることとして図示されるが、ループバック補正は各ループバックトライアルの後になされた分離して部分的な補正であるであろう。メモリは、一般に後のアプローチ中で保存される。ステップ302では、プロセス300が開始する。ステップ304では、ヘッドが予め記録されたキャリブレーション領域に復帰され、現在のフライ高例えば、d’で発生する2つの例えば、f1、f2トーンの再生振幅がプレアンプ102の出力例えば、読取チャンネルADC122の出力で測定されたで測定される。その測定は、Af1とAf2と指称される表示されるであろう。ステップ306では、ループバックモードが有効に設定され、合成f1、f2シーケンスが書込データラインに導入される。合成f1、f2シーケンスが書込データラインに導入されるとき、f1、f2の振幅成分が記録される例えば、読取チャンネルADC122の出力で。記録された振幅はAf1とAf2と指称されるであろう。ステップ308では、補正された再生振幅が所定の例えば、工場セット基準再生及び基準ループバック値例えば、Af1=Af1-Af1-Af1、及びAf2=Af2-Af2-Af2を用いて計算されるであろう。ステップ310では、セットポイントdBL:ε=dBL-d’に関連するフライ高エラーがウォーレスの方程式を用いて計算されるであろう。ステップ312では、εの補正されて基準化されたバージョンがセットポイントdBLにフライ高を管理するためにプレアンプ108のヒータドライバ114が使用されるであろう。ステップ314では、プロセス300が終了するであろう。しかしながら、必要なときに、プロセス300は繰り返されるであろう例えば、複数の繰り返し。図16を参照すると、本発明によるループバック補正を含む2周波数フライ高測定法で用いられる基準パラメータを測定するプロセス400を図示するフローチャートが表される。プロセス400は、一般に本発明によるループバック補正を含む2周波数フライ高測定を具体化する装置が、製造されるかテストされる工場で行われる。プロセス400は、不注意なヘッド-ディスク干渉のフィールドにおける機会を予防するために、工場で試みられる。プロセス400は、プロセス300図12に関連して上に記述したの実行に必須である。方法400は、一般にステップ又は状態402、ステップ又は状態404、ステップ又は状態406、及びステップ又は状態408を備える。方法又はプロセス400は、プレアンプ108を用いて実現されるであろう。ステップ402では、基準パラメータ測定プロセス400が開始する。ステップ404では、公称の環境で、予め記録されたキャリブレーション領域上にヘッドがある状態で、ヘッドがタッチダウンアプローチのために調節され、その後、所望の基準/セットポイントフライ高例えば、dBLまでバックオフさせられる。所望の基準/セットポイントフライ高では、2つの例えば、f1、f2トーンの振幅は、プレアンプ108の出力例えば、読取チャンネルADC122の出力で測定されるで検出され、Af1baseline及びAf2baselineとして永続的に保存される。ステップ404では、ループバックモードが直ちに設定され、合成f1、f2シーケンスが書込データラインに導入される。合成f1、f2シーケンスが書込データラインに導入されるとき、f1、f2トーンの振幅がAf1Loopbackbaseline及びAf2Loopbackbaselineとして記録され例えば、読取チャンネルADC122の出力で、格納される。ステップ408では、プロセス400が終了する。図12及び13の図によって行われる機能は、従来のメインプロセッサ、デジタルコンピュータ、マイクロプロセッサ、マイクロコントローラ、RISC縮小命令型コンピュータプロセッサ、CISC複雑命令セットコンピュータプロセッサ、SIMD単一命令多重データプロセッサ、信号プロセッサ、中央演算処理装置CPU、算術論理演算装置ALU、ビデオデジタル信号プロセッサVDSP、及び/又は関連する技術分野における当業者に明らかであろうように本明細書の教示に従ってプログラムされた同種の計算機の1つ以上を用いて実現されるであろう。適切なソフトウェア、ファームウェア、コード、ルーチン、命令、オペコード、マイクロコード、及び/又はプログラムモジュールは、関連する技術分野における当業者に明らかであろうように本明細書に開示される教示に基づいて熟練したプログラマによって容易に用意されるであろう。ソフトウェアは、一般に機械実装のプロセッサの1つ以上によって1つの媒体又はいくつかの媒体から実行される。本発明は、またASIC特定用途向け集積回路、プラットホームASIC、FPGAフィールドプログラマブルゲートアレイ、PLDプログラマブルロジックデバイス、CPLDコンプレックスプログラマブルロジックデバイス、シーゲート、RFIC高周波集積回路、ASSP特定用途専用標準品の用意によって、又は本明細書に記載されるように従来の構成回路の適切なネットワークを相互に接続することによって実現され、それらの修正は技術分野における当業者に容易に明らかであろう。本発明は、また本発明による1つ以上のプロセス又は方法を行うように機械をプログラムするために用いられる命令を含むコンピュータ製品である記憶媒体又は媒体及び/又は送信媒体又は媒体を含むであろう。コンピュータ製品に包含される命令の機械による実行は、回路素子を取り巻く動作に加えて、入力データを記憶媒体で1つ以上のファイル、及び/又はオーディオ及び/又はビジュアルな描写のような物理オブジェクト又は実体の典型である1つ以上の出力信号に変換するであろう。記憶媒体は、限定されるものではないが、フロッピー登録商標ディスク、ハードドライブ、磁気ディスク、光ディスク、CDROM、DVD、及び光磁気ディスクを含む如何なるタイプのディスク、及びROM読取専用メモリ、RAMランダムアクセスメモリ、EPROM電子的にプログラム可能なROM、EEPROM電子的に消去可能なROM、UVPROM紫外線で消去可能なROM、フラッシュメモリ、磁気カード、光カードのような回路、及び/又は電子命令の格納のために適切な如何なるタイプの媒体を含むであろう。本発明の素子は、1つ以上のデバイス、ユニット、コンポーネント、システム、機械及び/又は装置の一部又は全てを構成するであろう。デバイスは、限定されるものではないが、サーバー、ワークステーション、記憶アレイコントローラ、記憶システム、パーソナルコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、パームコンピュータ、携帯情報端末、携帯電子デバイス、バッテリ駆動デバイス、セットトップボックス、エンコーダ、デコーダ、トランスコーダ、コンプレッサ、デコンプレッサ、プリプロセッサ、ポストプロセッサ、トランスミッタ、レシーバ、トランシーバ、サイファ回路、携帯電話、デジタルカメラ、ポジショニング及び/又はナビゲーションシステム、医療機器、ヘッドアップ表示装置、無線デバイス、オーディオ録音、記憶及び/又は再生装置、ビデオ録画、記憶及び/又は再生装置、ゲームプラットホーム、周辺装置及び/又はマルチチップモジュールを含むであろう。関連する技術分野における当業者は、特定用途の基準を満たすための他のタイプのデバイスで、本発明の構成要素が実現されるであろうことを理解するであろう。本発明は、特にその好適な実施の形態に関して表され説明されたが、本発明の範囲から逸脱することなく、形式と細部の様々な変更なし得るであろうことが当業者によって理解されるであろう。