基板に、ゲート電極、窒化シリコンを含むゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された半導体装置であって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層と前記シリコン層との間に酸化シリコンを含む層が挟まれていることを特徴とする半導体装置。前記シリコン層は、厚さ方向に平均した結晶シリコンの体積比率が20以上であることを特徴とする請求項1に記載の半導体装置。前記酸化シリコンを含む層の厚さが20nm以下であることを特徴とする請求項1または2に記載の半導体装置。半導体装置の製造方法であって、A基板にゲート電極と窒化シリコンを含むゲート絶縁層とを順に形成する工程、B前記ゲート絶縁層の上に酸化シリコンを含む層を形成する工程、C前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長CVD法により形成する工程、およびD前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程を有することを特徴とする半導体装置の製造方法。前記Bの工程が、前記ゲート絶縁層の表面を、水蒸気、酸素、または酸素を含む混合ガス雰囲気に暴露する工程を含むことを特徴とする請求項4に記載の半導体装置の製造方法。前記Bの工程が、CVD法により前記酸化シリコンを含む層を形成する工程を含むことを特徴とする請求項4に記載の半導体装置の製造方法。前記Cの工程のCVD法が、シリコンを含む原料ガスと水素ガスおよび/または不活性ガスからなる希釈ガスとを使用し、前記希釈ガスの流量を前記原料ガスの流量の1000倍以上とすることを特徴とする請求項4に記載の半導体の製造方法。CVD法で作成した結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、基板との界面で膜はがれが生じやすい。ガラス基板上に形成した場合だけでなく、窒化シリコン膜上に成膜した場合も同様な膜はがれが生じる。窒化シリコン膜をゲート絶縁層としたボトムゲート構造のトランジスタ他の半導体装置において、ゲート絶縁層上のシリコン膜に膜はがれが生じると、特性が著しく低下し、半導体装置としての歩留まりが低下する。本発明は、上記の課題に鑑みてなされたものであり、結晶シリコンとアモルファスシリコンが混在してなるシリコン膜の優位な特性を十分に発揮し得るために、シリコン層とゲート絶縁層の接合面の状態を改善し、電気的特性に優れたシリコン半導体装置を提供することを目的とする。本発明は、基板に、ゲート電極、窒化シリコンを含むゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された半導体装置であって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層と前記シリコン層との間に酸化シリコンを含む層が挟まれていることを特徴とする。また、本発明は、半導体装置の製造方法であって、A基板にゲート電極と窒化シリコンを含むゲート絶縁層とを順に形成する工程、B前記ゲート絶縁層の上に酸化シリコンを含む層を形成する工程、C前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長CVD法により形成する工程、およびD前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程を有することを特徴とする。本発明によれば、薄膜トランジスタの活性層を構成するシリコン中の、結晶シリコンとアモルファスシリコンの構成比率が、基板側の領域でアモルファスシリコンの比率が高く、基板と反対側の領域で結晶シリコンの比率が高い場合に、膜応力が強まり、剥離が生じやすくなるという短所を、ゲート絶縁層と前記シリコン層との界面に酸化シリコンを含む層を挟むことによって補うことができる。この結果、結晶シリコンとアモルファスシリコンが混在するシリコン膜をCVD法で形成し、そのまま加工して薄膜トランジスタを形成することが可能になった。このトランジスタは、アモルファスシリコンで形成された薄膜トランジスタに比べ、移動度が高く、電気的特性がより良好である。また、レーザアニールなどの成膜後の再結晶化処理がないので、製造が容易である。以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。図1は、本発明の実施の形態に係る半導体装置である、ボトムゲート型のTFTの層構造を示す断面図である。ガラス基板101上に、パタンニングされた金属のゲート電極102が形成され、ゲート絶縁層103で覆われている。ゲート絶縁層103には窒化シリコン膜が使用される。ゲート電極102の上に、ゲート絶縁層103を介して、酸化シリコンを含む層104と、結晶シリコン及びアモルファスシリコンからなるシリコン層105が形成されている。さらに、チャネル部にエッチングストップ層106が形成され、不純物含有半導体からなるコンタクト層107と、金属からなるソース電極及びドレイン電極108が形成されている。シリコン層105は、層内で結晶シリコンとアモルファスシリコンの両方が混在しており、以下で詳しく説明するように、膜厚方向で両者の体積比率が異なっている。シリコン層105はプラズマCVD法により形成される。本発明のTFTの製造に用いられるプラズマCVD法とは、シリコン原子を含む原料ガスを反応容器内に導入し、高周波電力を印加することによりプラズマを発生させて原料ガスを分解し、気相から基板上に固相の膜を堆積させるものである。堆積するシリコン層の構造は、原料ガスの濃度他の成膜条件により変化する。CVD成膜の条件をコントロールすることにより、純粋なアモルファスシリコン層から、結晶シリコンを多く含む膜まで、構成比率の異なる膜を作ることができる。基板であるガラス、基板上に形成された窒化シリコン膜、あるいは基板上に形成された酸化シリコン膜などの上に、CVD法によってシリコン膜を形成する場合、ガス濃度他の成膜条件を一定にしているにもかかわらず、結果的に、基板側の領域においてはアモルファスシリコンを多く含み、膜表面側に近いほど結晶シリコンの比率が高くなる膜が形成される。膜厚方向に構成比率が異なる膜になるのは、プラズマCVD法によるシリコン層の成長過程に理由がある。この現象について、図2を用いて説明する。図2aは、成膜途中のシリコン層の断面図である。成膜開始直後は、基板101に、大部分がアモルファスシリコン301の膜が出来るが、やがてアモルファスシリコン301中に微小なシリコンの結晶核302が発生する。結晶核302の発生確率は成膜条件により変えることができる。結晶シリコンの構成比率が高い膜を作る成膜条件のもとでは、発生確率が高く、早い段階で結晶核302が発生し、結晶シリコンの構成比率が低い膜を作る条件下では、発生確率が低く結晶核302が出来にくい。結晶核302が出来ると、それを核として結晶シリコン303が成長し広がっていく。結晶シリコン303の成長方向は、結晶核302から始まって膜厚方向に大きくなっていく。この結果、基板101から一定の高さで見た結晶シリコンの構成比率は高さが増すにつれて増加していく。結晶核302の発生は、一定の膜厚でのみ起きるのではなく、アモルファスシリコン膜中に一定の確率で生じるので、成膜が進むとともに、結晶核302の生成と結晶シリコン303の成長とが並存するようになる。後で出来た結晶核302も同様に成長するので、結晶シリコン構成比率はさらに大きくなる。一方、結晶シリコンの構成比率が低い膜を作る条件下では、成膜が進んでも結晶シリコンは成長しにくい。図2bは、膜成長が図2aよりも進んだときのシリコン層105の断面図である。成長した結晶シリコン303は、隣接する結晶シリコン303と衝突すると、面方向への広がりはそこで止まり、結晶粒界304を作る。結晶シリコン303は、結晶粒界304形成後も膜厚方向に向かって成長する。こうして、シリコン層105の内部で、基板101に近い、大部分がアモルファスシリコン301の膜領域と、結晶核302が発生し結晶シリコン303とアモルファスシリコン301が混在する膜領域と、基板101から遠い、ほとんどが結晶シリコンからなる膜領域とができる。基板面からの高さが一定の面での結晶シリコンとアモルファスシリコンの体積構成比率以下体積比率というは、はじめは0:100であり、基板から離れるにつれて結晶シリコンの体積比率が増していき、最終的には100が結晶シリコンになる。途中で成膜を停止すると、図2bのように、表面にアモルファスシリコン301の領域が残る。結晶シリコン比率は高いほうが望ましいので、結晶核発生確率を高くして成膜する。そのため、結晶シリコンの1つ1つの粒子の寸法は通常の成膜条件下では100nm以下である。図3は、アモルファスシリコン層を成膜後、レーザアニールによりにより結晶化したシリコン層の断面図である。aは結晶化の途中図、bは結晶化終了後のシリコン層断面を示す。レーザ照射によりシリコン層は溶融状態になり、その後冷却されていく過程で、図3aに示すように、溶融シリコン305の中に結晶核302が発生する。結晶核302のできる場所をコントロールすることも可能であるが、通常は溶融シリコン305の膜中にランダムに発生する。発生した結晶核302を種として、結晶シリコン303が上下左右いずれの方向にもほぼ等方的に成長する。隣接する結晶シリコン303同士が接触すると結晶粒界304ができるが、その面は必ずしも基板に垂直ではない。その結果、結晶化が終了した時点では、図3bのように、ランダムな位置にランダムな大きさの結晶シリコン303の粒子が出来て、互いに粒界で接した状態になる。結晶核302の発生がないまま固化した領域がアモルファスシリコン301になることもある。図3に示すレーザアニールによって得られるシリコン層の結晶粒子の大きさは、図2に示すCVD法によって得られるシリコン層の結晶粒子よりも大きく、通常の条件では300nm以上である。膜厚を50nm程度にすると、結晶粒子の寸法は膜厚に比べて十分大きい。このため、シリコン層は膜厚方向にはほぼ単一の結晶シリコンの集合体となる。ところで、薄膜のシリコン中には内部応力が生じていることが知られている。内部応力の発生原因についてはいくつかの理由が考えられるが、そのうちのひとつに結晶成長面の衝突が挙げられる。非特許文献1に、異なる面方位で成長してきた結晶同士がぶつかり合う時に、格子定数の異なる状態で面同士が接触するため、そこには応力が発生することが述べられている。この応力は、結晶粒界面の両側で張力となる。CVD法で得たシリコン層の場合、図2abに示したとおり、基板と反対側の面近くで、結晶粒子同士が面接触した粒界面が多くできる。粒界面はシリコン層面に対してほぼ垂直であるから、シリコン層の基板と反対側の表面近くでは面内方向に強い張力が生じている。一方、シリコン層の基板側の面に近いところでは、結晶粒が少なく面接触はほとんどないので、面方向の張力は小さい。このように、厚さ方向に異なる大きさの張力が生じると、膜が歪み、基板との密着が弱い場合は、膜が基板からはがれてしまう。結晶シリコンと比べてアモルファスシリコンは構造柔軟性があり、応力によって歪みやすい。厚さ方向に結晶シリコンとアモルファスシリコンの構成比率が異なると、応力が膜厚方向に一定であっても、アモルファスシリコンの比率が高いほうの膜面をより大きく変形させ、膜の剥離を生じる要因となる。このように、膜厚方向に結晶シリコンとアモルファスシリコンの体積比率が異なる膜では、応力によって歪が生じ、基板からはがれやすい。一方、レーザアニール法などにより溶融再結晶化して得られるシリコン層は、図3bのように膜厚方向には均一な結晶が形成され、結晶シリコンとアモルファスシリコンの体積比率が厚さ方向に分布することはない。また、結晶粒界の密度も小さい。このため、CVD成膜法によって得たシリコン層よりは内部応力が小さい。これが、CVD成膜によって得られる、結晶シリコンとアモルファスシリコンの混在するシリコン層で、基板からの膜はがれが起きやすい原因であると推測される。ボトムゲート構造のトランジスタでは、ゲート電極102上にゲート絶縁層103として窒化シリコン層が形成され、その上にシリコン層105が形成される。このとき、窒化シリコン層とシリコン膜との界面で剥離が生じやすい。剥離は、ゲート電圧印加時に十分な電圧が掛からない原因となる。また、剥離により切断された界面でのシリコン原子の結合手ボンドがキャリアトラップになり、オン電流の低減を引き起こす。本実施形態のTFTは、図1に示すように、窒化シリコンからなるゲート絶縁層103とシリコン層105の界面に、酸化シリコンを含む層104を挟む。これにより、シリコン層105のゲート絶縁層103からの剥離が防止される。酸化シリコンを含む層104を介在させることにより剥離が防止できる理由は必ずしも明らかではない。酸素原子は窒素原子と比較してシリコン膜中に取り込まれやすいので、シリコン層105とゲート絶縁層103の間に酸化シリコンを含む層104を挟むことにより、酸化シリコンを含む層104からシリコン層105に酸素原子が侵入する。アモルファスシリコンのボンドは結合力にバラツキがあり、弱いボンドは変形に対して耐えられず切断してしまう。シリコン膜中では、Si-Si結合よりSi-N結合のほうが切断されやすい。Si-Oの結合エネルギー812kJ/molは、Si-Nの結合エネルギー320kJ/molより大きいため、シリコン膜中に酸素原子が侵入し、シリコン原子と結合した方が、窒素原子とシリコン原子が結合する場合よりも膜の強度が増す。これが剥離防止に寄与していると考えられる。酸化シリコンを含む層104は、窒化シリコンのゲート絶縁層103の表面を酸化処理する、または窒化シリコンのゲート絶縁層103上に酸化シリコンを堆積することにより形成される。ゲート絶縁層103の表面を酸化処理すると、窒化シリコン中の窒素が酸素に置き換わる。この場合、できる膜は窒化酸化シリコンまたは窒化シリコンと酸化シリコンの混合膜である。本発明においてはこのような膜も含めて酸化シリコンを含む層という。酸化シリコンは、化学量論的に一酸化物SiOと二酸化物SiO2とがあり得るが、いずれもSi-O結合を含むので、ゲート絶縁層とシリコン層との間で両層の密着性を向上させる。ゲート絶縁層103の酸化処理としては、窒化シリコンのゲート絶縁層を形成した後、酸素ガスを流してゲート絶縁層を30秒以上酸素ガスに暴露する方法が有効である。後述するように、酸化シリコンを含む層が厚く形成されてしまうとトランジスタ特性に悪影響を及ぼすので、暴露時間はあまり長時間とせず3600秒以下であることが望ましい。酸化処理時における基板温度は、室温から400°Cの範囲が望ましく、処理時間に応じて基板温度は、適宜変更する。堆積による方法としては通常の化学気相成長CVD法を用いることができる。酸化シリコンを含む層104は透過型電子顕微鏡TEMで直接観察できる。以下の実施例で示すように、ゲート絶縁層とシリコン層の間に、絶縁体であることを示す白いラインとして観察される。TEM以外に、二次イオン質量分析SIMSによっても酸素の存在を確認することができる。シリコン層105を形成する方法としては、シリコンを堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら堆積する方法や、基板側で前記の繰り返し堆積法を用い基板と反対側で連続して堆積する方法がある。製法により体積比率には差があるが、基板側でアモルファスシリコンの構成比が高く、基板と反対側で結晶シリコンの構成比が高いことに変わりはない。本発明のTFTで用いるシリコン層105の結晶シリコンの体積比率は、膜厚方向に平均すると、20以上、より好適には40以上である。結晶シリコンの体積比率は、ラマン分光法で結晶性の程度を評価することができる。ラマン分光法は、520cm-1に観察される結晶シリコンのラマンシフトと、480cm-1に観察されるアモルファスシリコンのラマンシフトの強度比から、結晶シリコンの体積比率を求めるものであり、得られた結果はシリコン膜の厚さ方向に平均した体積比率である。膜厚方向の結晶シリコンとアモルファスシリコンの分布は、断面TEM透過電子顕微鏡により概略を観察することができる。本実施形態のTFTの製造方法について、図4a~fを用いて説明する。図4aは、基板101上に、ゲート電極102を10~300nmの厚さに堆積し、フォトリソグラフィにより所望の電極形状にパタンニングし、さらにゲート絶縁層103を形成した結果を示す。基板101には、高融点ガラス、石英、セラミック等の材料を用いることができる。ゲート電極102は、Mo、Ti、W、Ni、Ta、Cu、Al、あるいはそれらの合金をスパッタや真空蒸着法等によって成膜する。複数の金属層を積層してゲート電極102とすることもある。ゲート絶縁層103は、窒化シリコンを50~300nmの厚さに形成したものである。窒化シリコンはSiH4、NH3、N2、H2等の混合ガスを用い、プラズマCVD法により成膜される。図4bは、a工程の後、ゲート絶縁層103に処理を行い、酸化シリコンを含む層104を形成した結果である。ゲート絶縁層103上の処理は、SiH4、N2O、O2の混合ガスを原材料としてプラズマCVD法により酸化膜を堆積する工程である。TEOSガスとO2ガスを原材料とすることもある。CVD法によらず、高温下で、水蒸気雰囲気、酸素雰囲気、または酸素を含む混合ガス雰囲気に暴露することにより酸化処理することもできる。これらの雰囲気に暴露しながら、高周波あるいはDC電界でプラズマを生起させ、酸化を促進させることも可能である。このような酸化処理によって、窒化シリコンからなるゲート絶縁層103の上に酸化シリコンを含む層104が形成される。酸化シリコンを含む層104の厚さは20nm以下が望ましい。厚すぎると、ゲート絶縁層の一部になり、ゲート絶縁層全体を酸化シリコンで形成したTFTと同じように、オンオフ比が小さくオフしにくい特性になってしまう。酸化シリコンを含む層104の厚さを10nmまたは5nmにして作成したTFTでは、オン電流とオフ電流の比は105以上であった。一方、酸化シリコンを含む層104の厚さが20nmを越した膜で作成したTFTでは、オン電流とオフ電流の比は102程度になった。本発明の酸化シリコンを含む層104はゲート絶縁層103よりも1桁またはそれ以上薄いため、TFTの閾値や耐圧などを決めるゲート絶縁層としての機能を持たず、上で述べたようにシリコン層105のチャネル界面を改質する膜として作用する。酸化シリコンを含む層104の層厚は、透過電子顕微鏡観察、二次イオン質量分析などの周知の方法により測定される。酸化シリコンを含む層104上に、プラズマCVD法によりアモルファスシリコンおよび結晶シリコンからなるシリコン層105を形成する。シリコン層105の厚みは、20~200nm、望ましくは40~100nmである。シリコン層105のCVD成膜におけるRFパワー密度は0.05~1W/cm2、望ましくは0.1~0.8W/cm2、反応圧力は1.0~10torr、望ましくは1.5~8.0torrである。原料ガスは、SiH4、Si2H6、SiH2Cl2、SiF4、およびSiH2F2の混合ガスとし、希釈ガスとしてH2または不活性ガスを用いる。H2を用いた場合、シリコン系原料ガスの希釈率は100~3000倍である。希釈率とは、希釈ガスと原料ガスの濃度比であるが、CVD成膜においては成膜チャンバ内の単位時間当たりの流量比におき換えられ、以下のように定義される:希釈率=H2または不活性ガスの流量/シリコン系原料ガスの流量特に酸化シリコンを含む層104上に接して形成される領域のシリコン層は高い希釈率が望ましく、好適には1000~3000倍である。希釈率の好ましい値は、シリコン系原料ガスがハロゲン系元素を含む場合と含まない場合とで異なり、ハロゲン系元素を含まない場合、一般的に希釈率は高い方が望ましい。このように、シリコン層105の成膜条件は、アモルファスシリコンの膜を形成する条件に比し、相対的にガス圧力が高く、水素希釈倍率も高い。シリコン層105の電気特性をより高くするためには、シリコン膜中の結晶シリコン体積分率を上げることが効果的であり、このために、シリコンを堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら成膜する。これは成膜ガスのマスフローコントローラーを任意に調整することで行うことができ、シリコンを堆積する工程と、水素プラズマ照射工程の時間配分は、堆積速度と結晶化率により適宜調整される。図4cは、シリコン層105上にエッチングストップ層106を積層した結果である。エッチングストップ層は、SiOx、SiNx、SiONを、単層あるいは上下に適宜組み合わせた積層として形成される。図4dは、エッチングストップ層106を形成した後、チャネル部分のみ所定の寸法を残してその他のエッチングストップ層を除去した結果である。図4dでは不図示であるが、この後さらに、シリコン層105を島状にアイソレーションしてもよい。シリコン層105上にレジストパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方で露出したシリコン膜を除去する。図4eは、dの状態から、シリコン層105上にn型の不純物を高濃度に含有するコンタクト層107を形成し、さらにその上にソース電極及びドレイン電極108を作る金属層108’を形成した結果である。コンタクト層107は、シリコン層とソース電極およびドレイン電極とのオーミックコンタクトをとるための層で、厚みは10~300nm、望ましくは20~100nmである。ソース電極及びドレイン電極108となる金属層108’は、Mo、Ti、W、Ni、Ta、Cu、Al、あるいはそれらの合金またはそれらの積層構造体からなる。その後、金属層108‘の上に、フォトリソグラフィによりレジストパターンを形成し、エッチングによってチャネル部のエッチングストップ層を露出させると同時に、レジストに覆われていない金属層108’、その下のコンタクト層107を除去し、ソース電極及びドレイン電極を形成する。dの後にシリコン層105のアイソレーションを行わない場合は、このエッチング工程でシリコン膜まで除去する。この結果、ソース電極およびドレイン電極108がパタンニングされ、図4fに示すTFTが完成する。エッチングストップ層106を有さないトランジスタの場合は、図4cとdの工程を省略する代わりに、fの金属層108’のパタンニング工程においてチャネル部はマスクしておき、その後チャネル部の金属層108’とコンタクト層107を除去する工程を追加する。以上のトランジスタのゲートとソース電極またはドレイン電極を短絡することによりダイオードにすることができる。チャネルをゲート電圧で制御するその他の半導体装置も同様にして作ることができる。次に、本発明を実施例に基づいて説明する。ガラス基板101上にRFスパッタ法により、100nmのMoからなるゲート電極102を堆積させ、パターニングを行った。その後、CVD装置内で、表1のゲート絶縁層作成条件1の処方により、ゲート絶縁層103を300nm堆積した図4a。次いで、表2の酸化処理条件1の処方により、ゲート絶縁層103表面を酸素雰囲気に暴露して酸化処理し、酸化シリコンを含む層104を形成した図4b。酸素雰囲気中での暴露時間は表2に示すように、10~3600秒の間で変化させ、結果を比較した。続いて、CVD装置内で、表3のシリコン層作成条件1の処方を用いて、アモルファスシリコンおよび結晶シリコンを有するシリコン層105を形成した。原料ガスはSiH4、希釈ガスはH2、希釈率は300倍である。その後、シリコン層105上に窒化シリコン膜及び酸化シリコン膜の積層構造からなるエッチングストップ層106を形成した図4c。上記の膜を形成した後、フォトリソグラフィーおよびウェットエッチングにより、エッチングストップ層をパターニングし、シリコン層105表面を露出させた図4d。ウェットエッチングにはフッ化アンモニウムを含むバッファードフッ酸を用いた。次に、コンタクト層107、ソース電極およびドレイン電極108をそれぞれプラズマCVD法およびRFマグネトロンスパッタ法により形成し図4e、ドライエッチングによりパターニングした図4f。上のようにして作製したTFTについて、積層構造を観察するため、またシリコン層105中の結晶性の分布を確認するために、約1ミクロンの幅にわたってTEM評価を行った。TEM評価はJEOL社製JEM透過型電子顕微鏡を用いて150万倍まで拡大して観測し、酸化シリコンを含む層104の層厚を測定し、また結晶の格子縞の観察を行ってシリコン層105中の結晶シリコンの分布を観察した。TEM像上で格子縞が観察されれば結晶シリコンと認められ、アモルファスシリコンの場合は縞状には見えない。完成した酸素ガス暴露時間が30秒の試料について、PHIADEPT1010アルバックファイ社製を用いてSIMS分析を行った。結果を図5に示す。図5の横軸は表面からの深さを表し、縦軸は、酸素、窒素、水素他の原子数濃度およびシリコンの2次イオン強度である。金属層108のないところを選んで測定した。深さ0nmから300nm付近までの、プロットエリア外にSiOと表記された部分と、深さ300nmから500nmにかけてのSiNと表記された部分はエッチングストップ層106である。500nmから550nm付近までのmcSimcは微結晶の略語と表記された部分がシリコン層105であり、550nmより深いSiNと表記された部分にゲート絶縁層103がある。表面からおよそ550nmの深さにシリコン層Siとゲート絶縁層SiNの界面があり、その付近で酸素の原子数濃度が矢印Aで示すピークを示している。これが酸化シリコンを含む層104に該当する部分である。酸素の原子数濃度のピーク値は8×1020atoms/cm3であり、ゲート絶縁層SiN内に比べて2桁、シリコン層Si内に比べてもおよそ1桁高い。図5では、酸化シリコンを含む層104に該当する部分が、幅約30nmの範囲で酸素原子数濃度に勾配を持っているが、これはSIMS測定が表面を削りながら測定していくことに起因する見かけのものである。TEMではSIMS測定よりも狭い幅で明瞭な層が観察される。本明細書で酸化シリコンを含む層104の厚さを言うときは、TEM観察に基づく値である。また、同じTFTの電気特性を測定した。電気測定には、Agilent社製4155C半導体パラメータアナライザを使用し、作製したTFTは25°Cに保たれたステージ上で測定した。ソース電極に0V、ドレイン電極に10Vをそれぞれ印加した状態で、ゲート電圧を-20Vから20Vまでスィープさせてドレイン電流IDを測定した。この時、ゲート電圧10V印加時のドレイン電流をオン電流の値とした。ドレイン電流IDの平方根を求めてゲート電圧VG1V当たりの上昇率を算出し、ゲート電圧-20V~20V間での最大の傾きからキャリア移動度を求めた。[比較例1]酸化処理を行わず、それ以外は実施例1と同様にして、ボトムゲート型薄膜トランジスタを作成し、実施例1と同様に電気測定を行い、キャリア移動度を求めた。実施例1のうち酸素雰囲気中に暴露した時間が30秒以上である素子は、比較例1の素子に比較して、オン電流が1.5倍、キャリア移動度も1.5倍の値になり、優れた電気特性を示した。これはシリコン層105の剥離がなくなった結果であると推測される。TEM評価の結果、実施例1の酸素ガス暴露時間が30秒の試料の酸化シリコンを含む層104の厚さは10nmであった。一方、実施例1のうち酸素雰囲気中に暴露した時間が10秒の試料では、酸化シリコンを含む層104は確認できなかった。またシリコン層105中の結晶シリコンの体積比率は、酸化シリコンを含む層104との界面の直上で約10であり、反対側のエッチストップ層106およびコンタクト層107との界面の直下において70であった。また、シリコン層105中で観察された結晶シリコン303のうち50の結晶粒については隣接する結晶粒と粒界が接していることが確認された。本実施例では、ゲート絶縁層103を表4の処方で形成したこと、酸化シリコンを含む層104は表5の処方でCVD法により形成したこと、シリコン層105は表6の処方で形成し、実施例1に比べてガス圧力を高くしたこと、が実施例1との違いである。その他の条件は実施例1と同じにした。このようにして作製したボトムゲート型TFTについて、実施例1と同様に電気特性を測定し、TEM観察を行った。図6に結果を示す。図1と同じものに同じ符号をつけた。ゲート絶縁層103とシリコン層105の間に、酸化シリコンを含む層104が白いラインとして観察されている。写真のスケールは、右下に示されている目盛り1つが50nmである。写真から計測した酸化シリコンを含む層104の厚さは11nm、シリコン層105の厚さは62nmであった。[比較例2]酸化処理を行わず、それ以外は実施例2同様の条件にてボトムゲート型TFTを完成させた。図7は、本比較例のTEM観察写真である。実施例2の素子は、比較例2の素子に比較して、オン電流で1.2倍、キャリア移動度で1.3倍となり、優れた電気特性を示した。実施例2の素子において、酸化シリコンを含む層104の厚さは15nmであった。またシリコン層105中の結晶シリコン体積比率は、酸化シリコンを含む層104との界面の直上で約10、反対側の界面の直下で60であった。実施例2と比較例2ではシリコン層105形成時のガス圧力を実施例1より高くしたが、結晶シリコンの体積比率は実施例1と優位な差は得られなかった。しかし、シリコン層105中に観察された結晶シリコンのうち、70のシリコン結晶粒については、隣接する結晶と粒界が接していることが確認された。これは、実施例1よりも内部応力が高いシリコン層が形成されていることを示すものである。実施例2の膜は実施例1よりも内部応力が高いにもかかわらず、図6に示すとおり剥離は生じていない。これに対し、酸化シリコンを含む層のない比較例2のTFTでは、シリコン層105が、ゲート絶縁層103との界面の白く見える数箇所601で剥離している。本実施例では、ゲート絶縁層103を表7の処方で、酸化シリコンを含む層104を表8の処方で、シリコン層105は表9の処方で形成した。希釈率による違いを調べるために、シリコン層105形成時に、シリコン系原料ガスの流量を10sccmで一定とし、水素ガスの流量を1200sccmから12000sccmの範囲で異ならせた試料を作成し、結果を比較した。シリコン層105の結晶性を評価するために、これらの試料とは別に、同じ希釈率で、ガラス基板上に表9に示す処方で単膜のシリコン層を形成した。作製したボトムゲート型TFTをTEM観察したところ、ゲート絶縁層103とシリコン層105の間に、実施例2と同様に酸化シリコンを含む層104が白いラインとして観察された。TEM観察像から計測した酸化シリコンを含む層104の厚さは5nm、シリコン層105の厚さは42nmであった。図8は、希釈率の異なる資料について移動度を測定した結果である。希釈率が120から800の範囲では、移動度が希釈率とともに徐々に増加していく。しかし、希釈率が1000と1200の試料では、800以下の試料に比べて移動度が急に増えており、希釈率1000の前後で移動度が不連続な変化を示している。1000以上の試料の移動度は、希釈率が120倍の試料に比較して2倍以上となり、優れた電気特性を示した。単膜のシリコン層を形成した試料についてラマンスペクトルを測定し、結晶シリコンの体積分率を求めた。ラマンスペクトルの測定は、顕微レーザラマンシステムNicoletAlmegaXRサーモフィッシャーサイエンティフィック社製により、波長532nmのレーザ光を用いて行なった。結果を図9に示す。水素希釈率が高くなるにつれて結晶シリコンの体積分率が上昇し、1000倍の希釈でおよそ70に達することがわかる。しかし、移動度と異なり、1000倍の前後で体積分率が不連続な変化を示すことはなかった。