"各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタのオン動作およびオフ動作を切り替えることにより、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記トランジスタが半導体層を間にして第1および第2のゲート電極を有し、前記駆動部は、前記トランジスタの前記第1のゲート電極に第1の電圧、前記第2のゲート電極に第2の電圧をそれぞれ印加することにより、前記オン動作および前記オフ動作を切り替え、かつ前記リセット駆動の際には、前記第1および第2の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるように設定する撮像装置。前記駆動部は、前記第1の電圧をオン電圧、前記第2の電圧をオフ電圧に保持して前記リセット駆動を行う請求項1に記載の撮像装置。前記駆動部は、前記第1の電圧よりも前記第2の電圧におけるオン電圧からオフ電圧への切り替え時期を相対的に早めて前記リセット駆動を行う請求項1に記載の撮像装置。前記駆動部は、前記第1の電圧よりも前記第2の電圧における前記オン電圧値を相対的に小さく設定して前記リセット駆動を行う請求項1に記載の撮像装置。前記駆動部は、前記第1の電圧よりも前記第2の電圧におけるオン電圧からオフ電圧への切り替え時期を相対的に早め、かつ前記第1の電圧よりも前記第2の電圧における前記オン電圧値を相対的に小さく設定して前記リセット駆動を行う請求項1に記載の撮像装置。前記駆動部は、前記リセット駆動を1フレーム期間内で間欠的に複数回行い、前記1フレーム期間内の少なくとも最終回のリセット駆動の際に、前記第1および第2の電圧の前記切り替え時期および前記オン電圧値のうちの一方または両方が異なるように設定する請求項1に記載の撮像装置。前記駆動部による前記読み出し駆動に伴って、前記画素内の信号電荷のリセット動作がなされる請求項1に記載の撮像装置。前記トランジスタでは、前記第1および第2のゲート電極の各ゲート長が互いに異なっている請求項1に記載の撮像装置。前記トランジスタは、それぞれが、前記半導体層と電気的に接続されると共に、ソースまたはドレインとして機能する一対のソースドレイン電極を有し、前記半導体層は、活性層と、前記活性層と前記一対のソースドレイン電極のそれぞれとの間に形成されたLDDLightlyDopedDrain層とを含み、前記第1および第2のゲート電極のうちの一方または両方のゲート電極が、一方のソースドレイン電極側に形成されたLDD層にオーバーラップして設けられている請求項8に記載の撮像装置。前記第2のゲート電極が、一方のソースドレイン電極側に形成されたLDD層にオーバーラップして設けられている請求項9に記載の撮像装置。前記光電変換素子が、PIN型のフォトダイオードまたはMIS型センサからなる請求項1に記載の撮像装置。前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである請求項1に記載の撮像装置。前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する請求項12に記載の撮像装置。前記撮像部は、入射した放射線を吸収して電気信号に変換する光電変換層を有する請求項12に記載の撮像装置。前記放射線がX線である請求項12に記載の撮像装置。前記トランジスタの前記半導体層は、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる請求項1に記載の撮像装置。撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタのオン動作およびオフ動作を切り替えることにより、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記トランジスタが半導体層を間にして第1および第2のゲート電極を有し、前記駆動部は、前記トランジスタの前記第1のゲート電極に第1の電圧、前記第2のゲート電極に第2の電圧をそれぞれ印加することにより、前記オン動作および前記オフ動作を切り替え、かつ前記リセット駆動の際には、前記第1および第2の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるように設定する撮像表示システム。上記のような撮像装置では一般に、複数の画素に対し信号電荷の読み出し駆動およびリセット駆動を行うことにより撮像データが得られるが、このリセット駆動に起因して出力信号ではノイズが生じ、撮像画像の画質が劣化するという問題がある。本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。本開示の撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、トランジスタのオン動作およびオフ動作を切り替えることにより、画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、トランジスタが半導体層を間にして第1および第2のゲート電極を有し、駆動部は、トランジスタの第1のゲート電極に第1の電圧、第2のゲート電極に第2の電圧をそれぞれ印加することによりオン動作およびオフ動作を切り替え、かつリセット駆動の際には、第1および第2の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるように設定するものである。本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。本開示の撮像装置および撮像表示システムでは、撮像部の各画素において入射光に基づく光電変換がなされ、信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。駆動部が、読み出し駆動およびリセット駆動の際、トランジスタの第1のゲート電極に第1の電圧、第2のゲート電極に第2の電圧をそれぞれ印加し、かつリセット駆動の際に、第1および第2の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるように設定する。リセット駆動時のトランジスタのオン動作からオフ動作への切り替えに起因して生じる、いわゆるチャージインジェクションを低減することができる。本開示の撮像装置および撮像表示システムによれば、撮像部の各画素が光電変換素子を含み、駆動部が、各画素からの信号電荷の読み出し駆動およびリセット駆動を行うことにより、入射光に基づく撮像画像を得ることができる。駆動部が、リセット駆動の際に、第1および第2の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるようにして、トランジスタのオン動作およびオフ動作を切り替えるようにしたので、この切り替えに起因して生じるチャージインジェクションを低減することができる。よって、撮像画像の高画質化を実現することが可能となる。以下、本開示の実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。1.実施の形態2つのゲート電圧パルスにおいて、一方をオン電位、他方をオフ電位としてリセット駆動を行う撮像装置の例2.変形例1一方の電圧パルスの切り換えタイミングを早めた例3.変形例2一方の電圧パルスの振幅オン電位値を相対的に小さくした例4.変形例3一方の電圧パルスの切り換えタイミングを早め、かつ振幅を相対的に小さくした例5.変形例41回目のリセット駆動の際に切り換えタイミングを早めた例6.変形例5一方のゲート電極をLDD層にオーバーラップさせた例7.変形例6パッシブ型の画素回路の他の例8.変形例7パッシブ型の画素回路の他の例9.変形例8,9アクティブ型の画素回路の例10.変形例10,11放射線に基づいて撮像を行う撮像部の例12.適用例撮像表示システムへの適用例<実施の形態>[撮像装置1の全体構成]図1は、本開示の一実施の形態に係る撮像装置撮像装置1の全体のブロック構成を表すものである。撮像装置1は、入射光撮像光に基づいて被写体の情報を読み取る被写体を撮像するものである。この撮像装置1は、撮像部11、行走査部13、A/D変換部14、列走査部15およびシステム制御部16を備えている。これらのうち、行走査部13、A/D変換部14、列走査部15およびシステム制御部16が、本開示における駆動部の一具体例に対応する。撮像部11撮像部11は、入射光撮像光に応じて電気信号を発生させるものである。この撮像部11では、画素撮像画素,単位画素20が、行列状マトリクス状に2次元配置されており、各画素20は、撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子後述の光電変換素子21を有している。尚、図1中に示したように、以下、撮像部11内における水平方向行方向をH方向とし、垂直方向列方向をV方向として説明する。図2は、この撮像部11の概略構成例である。撮像部11は、画素20毎に光電変換素子21が配置された光電変換層111を有している。光電変換層111では、図中に示したように、入射した撮像光Linに基づく光電変換撮像光Linから信号電荷への変換がなされるようになっている。図3は、画素20の回路構成いわゆるパッシブ型の回路構成を、A/D変換部14内の後述する列選択部17の回路構成とともに例示したものである。このパッシブ型の画素20には、1つの光電変換素子21と、1つのトランジスタ22とが設けられている。この画素20にはまた、H方向に沿って延在する読み出し制御線Lread詳細には後述する2つの読み出し制御線Lread1,Lread2と、V方向に沿って延在する信号線Lsigとが接続されている。光電変換素子21は、例えばPINPositiveIntrinsicNegative型のフォトダイオードまたはMISMetalInsulatorSemiconductor型センサからなり、前述したように、入射光撮像光Linの光量に応じた電荷量の信号電荷を発生させるようになっている。尚、この光電変換素子21のカソードは、ここでは蓄積ノードNに接続されている。トランジスタ22は、読み出し制御線Lreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子21により得られた信号電荷入力電圧Vinを信号線Lsigへ出力するトランジスタ読み出し用トランジスタである。このトランジスタ22は、ここではNチャネル型N型の電界効果トランジスタFET;FieldEffectTransistorにより構成されている。但し、トランジスタ22はPチャネル型P型のFET等により構成されていてもよい。本実施の形態では、このトランジスタ22が、半導体層後述の半導体層226を挟んで2つのゲート後述の第1ゲート電極220A,第2ゲート電極220Bを備えた、いわゆるデュアルゲート型構造を有している。図4は、トランジスタ22の断面構造を表したものである。トランジスタ22は、基板110上に、第1ゲート電極220Aと、この第1ゲート電極220Aを覆うように形成された第1ゲート絶縁膜229を有している。第1ゲート絶縁膜229上には、チャネル層活性層226a,LDD層226bおよびN層226cを含む半導体層226が設けられている。この半導体層226を覆って、第2ゲート絶縁膜230が形成され、第2ゲート絶縁膜230上の第1ゲート電極220Aに対向する領域に、第2ゲート電極220Bが配設されている。第2ゲート電極220B上には、コンタクトホールH1を有する第1層間絶縁膜231が形成されており、このコンタクトホールH1を埋め込むようにソースドレイン電極228が形成されている。これらの第1層間絶縁膜231およびソースドレイン電極228上には、第2層間絶縁膜232が設けられている。第1ゲート電極220Aおよび第2ゲート電極220Bはそれぞれ、例えばTi、Al、Mo、W、Cr等のいずれかよりなる単層膜またはそれらの積層膜よりなる。これらの第1ゲート電極220Aおよび第2ゲート電極220Bは、上述のように第1ゲート絶縁膜229、半導体層226および第2ゲート絶縁膜230を挟み込むようにして、互いに対向して設けられている。第1ゲート絶縁膜229および第2ゲート絶縁膜230は、例えば酸化シリコンSiO2膜または酸窒化シリコンSiON膜等の単層膜であるか、あるいはこのようなシリコン化合物膜と、窒化シリコンSiNX膜とを有する積層膜である。例えば、第1ゲート絶縁膜229は、基板110側から順に窒化シリコン膜229Aおよび酸化シリコン膜229Bを積層したものであり、第2ゲート絶縁膜230は、基板110側から順に、酸化シリコン膜230A、窒化シリコン膜230Bおよび酸化シリコン膜230Cを積層したものである。半導体層226は、例えば非晶質シリコンアモルファスシリコン、微結晶シリコンまたは多結晶シリコンポリシリコン等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛InGaZnOまたは酸化亜鉛ZnO等の酸化物半導体を用いて構成されていてもよい。この半導体層226では、チャネル層226aとN層226cとの間に、リーク電流を低減する目的でLDD層226bが形成されている。ソースドレイン電極228は、ソースまたはドレインとして機能し、例えばTi、Al、Mo、W、Cr等からなる単層膜またはこれらの積層膜からなる。第1層間絶縁膜231および第2層間絶縁膜232は、例えば酸化シリコン膜、酸窒化シリコン膜および窒化シリコン膜のうちの単層膜またはこれらの積層膜により構成されている。例えば、第1層間絶縁膜231は、基板110側から順に酸化シリコン膜231aおよび窒化シリコン膜231bを積層したものであり、第2層間絶縁膜232は、酸化シリコン膜からなる。本実施の形態では、画素20の回路構成において、トランジスタ22の一方のゲート例えば第1ゲート電極220Aが読み出し制御線Lread1に接続され、他方のゲート例えば第2ゲート電極220Bが読み出し制御線Lread2に接続されている。トランジスタ22のソースソースドレイン電極228は、例えば信号線Lsigに接続されており、ドレインソースドレイン電極228は、例えば光電変換素子21のカソードに蓄積ノードNを介して接続されている。また、光電変換素子21のアノードは、ここではグランドに接続接地されている。行走査部13行走査部13は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部11内の複数の画素20に対して行単位水平ライン単位での駆動線順次走査を行う画素駆動部行走査回路である。具体的には、後述する読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Lreadを介して前述した行走査信号を各画素20へ供給することによって行われるようになっている。図5は、行走査部13のブロック構成例である。行走査部13は、V方向に沿って延在する複数の単位回路130を有している。尚、ここでは、図中に示した4つの単位回路130に接続された8組の読み出し制御線Lread計16本の読み出し制御線Lread1,Lread2を示している。但し、読み出し制御線Lreada,Lreadbがn=1~8、上記2つの読み出し制御線Lread1,2に相当する。各単位回路130は、複数列ここでは2列のシフトレジスタ回路131,132図中のブロック内では便宜上、S/Rと記載;以下同様と、4つのAND回路論理積回路133A~133Dと、2つのOR回路論理和回路134A,134Bと、4つのバッファ回路135A~135Dとを有している。シフトレジスタ回路131は、システム制御部16から供給されるスタートパルスVST1およびクロック信号CLK1に基づいて、複数の単位回路130全体として、V方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路132は、システム制御部16から供給されるスタートパルスVST2およびクロック信号CLK2に基づいて、複数の単位回路130全体として、V方向に順次シフトするパルス信号を生成する回路である。これらのシフトレジスタ回路131,132は、後述するリセット駆動の実効回数例えば2回に対応して設けられたものである実行回数に対応して2列設けられている。即ち、例えば、シフトレジスタ回路131は、1回目のリセット駆動用のパルス信号を生成する役割を担う一方、シフトレジスタ回路132は、2回目のリセット駆動用のパルス信号を生成する役割を担っている。AND回路133A~133Dにはそれぞれ、シフトレジスタ回路131,132から出力される各パルス信号各出力信号の有効期間を制御規定するための4種類のイネーブル信号EN1~EN4が入力されている。具体的には、AND回路133Aでは、一方の入力端子にはシフトレジスタ回路132からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN1が入力されている。AND回路133Bでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN2が入力されている。AND回路133Cでは、一方の入力端子にはシフトレジスタ回路132からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN3が入力されている。AND回路133Dでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN4が入力されている。OR回路134Aは、AND回路133Aからの出力信号とAND回路133Bからの出力信号との論理和信号OR信号を生成する回路である。同様に、OR回路134Bは、AND回路133Cからの出力信号とAND回路133Dからの出力信号との論理和信号を生成する回路である。このようにして、上記したAND回路133A~133DとOR回路134A,134Bとによって、シフトレジスタ回路131,132からの出力信号パルス信号同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、後述する複数回のリセット駆動の際の駆動タイミング等が規定される。バッファ回路135A,135Bは、OR回路134Aからの出力信号パルス信号に対するバッファとして機能する回路である。これらのバッファ回路135A,135Cによるバッファ後のパルス信号行走査信号は、一方の読み出し制御線Lreadaを介して撮像部11内の各画素20へ出力されるようになっている。バッファ回路135C,135Dは、OR回路134Bからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路135B,135Dによるバッファ後のパルス信号行走査信号は、読み出し制御線Lreadbを介して撮像部11内の各画素20へ出力されるようになっている。A/D変換部14A/D変換部14は、複数ここでは4つの信号線Lsigごとに1つ設けられた複数の列選択部17を有しており、信号線Lsigを介して入力した信号電圧信号電荷に基づいてA/D変換アナログ/デジタル変換を行うものである。これにより、デジタル信号からなる出力データDout撮像信号が生成され、外部へ出力されるようになっている。各列選択部17は、例えば図3および図6に示したように、チャージアンプ172、容量素子コンデンサ,フィードバック容量素子C1、スイッチSW1、サンプルホールドS/H回路173、4つのスイッチSW2を含むマルチプレクサ回路選択回路174、およびA/Dコンバータ175を有している。これらのうち、チャージアンプ172、容量素子C1、スイッチSW1、S/H回路173およびスイッチSW2はそれぞれ、信号線Lsig毎に設けられている。マルチプレクサ回路174およびA/Dコンバータ175は、列選択部17毎に設けられている。チャージアンプ172は、信号線Lsigから読み出された信号電荷を電圧に変換Q-V変換するためのアンプ増幅器である。このチャージアンプ172では、負側-側の入力端子に信号線Lsigの一端が接続され、正側側の入力端子には所定のリセット電圧Vrstが入力されるようになっている。チャージアンプ172の出力端子と負側の入力端子との間は、容量素子C1とスイッチSW1との並列接続回路を介して帰還接続フィードバック接続されている。即ち、容量素子C1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。同様に、スイッチSW1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。尚、このスイッチSW1のオンオフ状態は、システム制御部16からアンプリセット制御線Lcarstを介して供給される制御信号アンプリセット制御信号によって制御される。S/H回路173は、チャージアンプ172とマルチプレクサ回路174スイッチSW2との間に配置されており、チャージアンプ172からの出力電圧Vcaを一時的に保持するための回路である。マルチプレクサ回路174は、列走査部15による走査駆動に従って4つのスイッチSW2のうちの1つが順次オン状態となることにより、各S/H回路173とA/Dコンバータ175との間を選択的に接続または遮断する回路である。A/Dコンバータ175は、スイッチSW2を介して入力されたS/H回路173からの出力電圧に対してA/D変換を行うことにより、上記した出力データDoutを生成して出力する回路である。列走査部15列走査部15は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部17内の各スイッチSW2を走査しつつ順番に駆動するものである。このような列走査部15による選択走査によって、信号線Lsigの各々を介して読み出された各画素20の信号上記した出力データDoutが、順番に外部へ出力されるようになっている。システム制御部16システム制御部16は、行走査部13、A/D変換部14および列走査部15の動作を制御するものである。具体的には、システム制御部16は、前述した各種のタイミング信号制御信号を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部13、A/D変換部14および列走査部15の駆動制御を行う。このシステム制御部16の制御に基づいて、行走査部13、A/D変換部14および列走査部15がそれぞれ撮像部11内の複数の画素20に対する撮像駆動線順次撮像駆動を行うことにより、撮像部11から出力データDoutが取得されるようになっている。[撮像装置1の作用効果]本実施の形態の撮像装置1では、撮像光Linが撮像部11へ入射すると、各画素20内の光電変換素子21では、この撮像光Linが信号電荷に変換光電変換される。このとき、蓄積ノードNでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をCs、発生した信号電荷をqとすると、蓄積ノードNではq/Csの分だけ電圧が変化ここでは低下する。このような電圧変化に応じて、トランジスタ22のドレインには入力電圧Vin信号電荷に対応した電圧が印加される。このトランジスタ22へ供給される入力電圧Vinは、読み出し制御線Lreadから供給される行走査信号に応じてトランジスタ22がオン状態になると、蓄積ノードNに蓄積された信号電荷が画素20から信号線Lsigへ読み出される。読み出された信号電荷は、信号線Lsigを介して複数ここでは4つの画素列ごとに、A/D変換部14内の列選択部17へ入力される。列選択部17では、まず、各信号線Lsigから入力される信号電荷毎に、チャージアンプ172等からなるチャージアンプ回路においてQ-V変換信号電荷から信号電圧への変換を行う。次いで、変換された信号電圧チャージアンプ172からの出力電圧Vca毎に、S/H回路173およびマルチプレクサ回路174を介してA/Dコンバータ175においてA/D変換を行い、デジタル信号からなる出力データDout撮像信号を生成する。このようにして、各列選択部17から出力データDoutが順番に出力され、外部へ伝送されるまたは図示しない内部メモリーへ入力される。以下、このような撮像駆動動作について詳細に説明する。露光期間,読み出し期間における動作図7A,Bは、露光期間および読み出し期間における画素20および列選択部17内のチャージアンプ回路の動作例を表したものである。尚、以下では説明の便宜上、トランジスタ22のオンオフ状態を、スイッチを用いて図示している。まず、図7Aに示したように、露光期間Texでは、トランジスタ22はオフ状態となっている。この状態では、画素20内の光電変換素子21へ入射した撮像光Linに基づく信号電荷は、蓄積ノードNに蓄積され、信号線Lsig側へは出力されない読み出されない。一方、チャージアンプ回路では、後述するアンプリセット動作チャージアンプ回路のリセット動作がなされた後の状態であるため、スイッチSW1がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。続いて、この露光期間Tex後には、画素20から信号電荷を読み出す動作読み出し動作と共に、画素20内に蓄積された信号電荷をリセット排出するため動作リセット動作,画素リセット動作がなされる。本実施の形態では、画素20がパッシブ型の画素回路を有することから、上記読み出し動作に伴ってリセット動作が行われる。尚、このリセット動作が、後述する複数回のリセット動作のうちの1回目のリセット動作第1のリセット動作に対応する。従って、以下では、この読み出し期間を、読み出し/第1リセット期間Tr1あるいは単に期間Tr1と称して説明を行う。具体的には、読み出し/第1リセット期間Tr1では、図7Bに示したように、トランジスタ22がオン状態となることにより、画素20内の蓄積ノードNから信号線Lsig側へ信号電荷が読み出される図中の矢印P11参照。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。一方、チャージアンプ回路では、スイッチSW1がオフ状態となっているチャージアンプ回路が読み出し動作状態となっている。詳細には、トランジスタ22がオン状態とされる直前に、チャージアンプ回路においてスイッチSW1がオフ状態とされる。従って、チャージアンプ回路へ入力された信号電荷は容量素子C1に蓄積され、その蓄積電荷に応じた信号電圧出力電圧Vcaがチャージアンプ172から出力される。尚、容量素子C1に蓄積された電荷は、後述するアンプリセット動作の際にスイッチSW1がオン状態となることにより、リセットされるアンプリセット動作がなされる。この読み出し/第1リセット期間Tr1では、上記のような読み出し動作に伴って、以下のようなリセット動作1回目のリセット動作が行われる。即ち、図中の矢印P12で示したように、チャージアンプ回路チャージアンプ172における仮想短絡イマジナリーショート現象を利用して、1回目のリセット動作がなされる。詳細には、仮想短絡現象によって、チャージアンプ172における負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット電圧Vrstに略等しくなることから、蓄積ノードNもリセット電圧Vrstとなる。このように、パッシブ型の画素回路を用いた本実施の形態では、読み出し/第1リセット期間Tr1において、上記した読み出し動作に伴って、蓄積ノードNが所定のリセット電圧Vrstにリセットされる。読み出し/リセット後の信号電荷の残存上述のように、読み出し/第1リセット期間Tr1では、読み出し動作に伴ってリセット動作がなされるが、この期間Tr1後であっても、それ以前に蓄積されていた信号電荷の一部が画素20内に残留する場合がある。信号電荷の一部が画素20内に残ると、次の読み出し動作時次のフレーム期間での撮像時においてその残留電荷に起因した残像が発生し、撮像画質が劣化してしまう。以下、図8~図12を参照して、このような信号電荷の残存について、詳細に説明する。ここで、光電変換素子21がPIN型のフォトダイオード薄膜フォトダイオードである場合、具体的には以下の2つの構造のものに大別される。即ち、図8A,Bに示したような、いわゆるラテラル型横型構造のものと、図9に示したような、いわゆるバーティカル型縦型構造のものである。ラテラル型構造の場合、光電変換素子21は横方向積層面内方向に沿って、p型半導体層21P、真性半導体層i層21Iおよびn型半導体層21Nを、この順に有している。また、真性半導体層21I付近でゲート絶縁膜図示せずを介して対向配置された、ゲート電極21Gを有している。一方、バーティカル型構造の場合には、光電変換素子21は縦方向積層方向に沿って、例えば、下部電極211a、p型半導体層21P、真性半導体層21I、n型半導体層21Nおよび上部電極211bを、この順に有している。尚、以下では、光電変換素子21が、上記2つの構造のうち、ラテラル型構造のPIN型のフォトダイオードである場合を想定して説明を行う。信号電荷残存のメカニズム上記のような信号電荷の残存が発生する理由の一つとして、外光特に、強外光の影響を受けて画素20内の電荷が飽和してしまうことが考えられる。光電変換素子21では、ゲート電極21Gに印加されるゲート電圧により、真性半導体層21Iが、蓄積状態飽和状態、空乏状態、反転状態のいずれかの状態となる。ところが、薄膜フォトダイオードでは、その蓄積状態もしくは反転状態においてゲート電極21G側の界面に電荷が誘起された状態図8Aから、空乏状態図8Bに遷移するには、数百μsオーダーの時間が必要である。通常、PIN型のフォトダイオードは、空乏状態で光感度が最大となるため空乏状態で使用するが、例えば強外光が照射されてVnp<0Vの状態になると、蓄積状態に遷移する。尚、Vnpは、p型半導体層21P側から見たn型半導体層21Nの電位である。このため、例えば、強外光が照射された直後に暗状態に環境が変化し、かつリセット動作1回目のリセット動作が行われてVnp>0の状態に戻っても、数百μsの間は蓄積状態から空乏状態に遷移しない。ここで、空乏状態と、蓄積状態もしくは反転状態とでは、上記したゲート電極21G側の界面に誘起された電荷の影響により、PIN型のフォトダイオードにおける容量特性が異なることが知られている。具体的には、図8A,Bに示したように、ゲート電極21Gとp型半導体層21Pと間に形成される寄生容量Cgpは、蓄積状態では大きく、空乏状態では小さくなる。また、このような寄生容量Cgpの変化は、光電変換素子21の光電変換材料あるいはトランジスタ22に使用される半導体材料等に依存する。ここで、蓄積ノードNに接続されているPIN型のフォトダイオード光電変換素子21では、その寄生容量Cgpが空乏状態,蓄積状態および反転状態の状態毎に異なる場合、上記のような状態遷移により、画素20内における全体のカップリング量寄生容量の大きさが変化する。このため、読み出し/第1リセット期間Tr1後においても、その期間Tr1の直前まで入射していた光の情報電荷が、蓄積ノードNに残ってしまう。このようなメカニズムにより、強外光が照射されて画素20内の電荷が飽和してしまう場合、リセット動作を伴う読み出し/第1リセット期間Tr1後においても、その直前まで蓄積されていた信号電荷の一部が、画素20内に残存してしまうのである。このような強外光に起因する信号電荷の残存は、図7A,Bに示したような真性半導体層21Iの下にゲート電極が配置された構造を有するダイオードにおいて生じるものである。但し、ゲート電極のない構造のものであっても、ラテラル型,バーティカル型を問わず、強い光が照射されることによって飽和電子に達した場合には、信号電荷の残留が発生する。厳密には、飽和電子に達していなくとも強い光が入射することで、発生したキャリアがトラップ準位に捕獲され、放出されるまでに時間がかかる。あるいは、上記のような場合強外光の影響により電荷が飽和してしまう場合に限らず、以下に説明するような理由から信号電荷が残存する場合もある。即ち、Decay電流が光電変換素子21PIN型のフォトダイオードから生ずることによっても、残留電荷が発生する。図10A,Bはそれぞれ、前述したPIN型のフォトダイオードにおける、エネルギーバンド構造各層の位置とエネルギー準位との関係を表したものである。これらの図から分かるように、真性半導体層21Iには多数の欠陥準位Edが存在している。そして、図10Aに示したように、読み出し/第1リセット期間Tr1の直後においては、これらの欠陥準位Edに電荷eが捕獲トラップされた状態となっている。ところが、例えば図10Bに示したように、読み出し/第1リセット期間Tr1からある程度の時間が経過すると、欠陥順位Edにトラップされている電荷eが、真性半導体層21Iからフォトダイオード光電変換素子21の外部へ放出される図中の破線の矢印参照。これにより、上記したDecay電流電流Idecayが光電変換素子21から発生する。ここで、図11A,Bに、読み出し/第1リセット期間Tr1後の経過時間tと電流Idecayとの関係の一例を示す。図11Aでは、縦軸および横軸とも対数logスケールで示し、図11Bでは、縦軸を対数スケール、横軸を線形リニアスケールでそれぞれ示している。各図において破線で囲った部分G1が相対応する部分である。これらの図から分かるように、電流Idecayは、読み出し/第1リセット期間Tr1の終了時t=0から時間の経過と共に相乗的に減少していく傾向にあるIdecay=I0/t,I0:定数値。また、このときに発生する残留電荷q1とするは、例えば図12に示したように、電流Idecay=I0/tを経過時間tで積分することにより求められることが分かる。このような光電変換素子21から発生するdecay電流によっても、画素20内に残留電荷が発生する。以上のような理由強外光照射,Decay電流の発生により、リセット動作を伴う読み出し/第1リセット期間Tr1後においても、画素20内に残留電荷q1が発生してしまうのである。複数回のリセット動作そこで本実施の形態では、複数回ここでは、上記読み出し/第1リセット期間Tr1におけるリセット動作を含む計2回のリセット動作が行われる。また、読み出し駆動およびリセット駆動は、後述するように線順次でなされ、詳細には読み出し駆動および複数回のリセット駆動が単一の線順次駆動によってなされる。これにより、上記残留電荷を低減し、この残留電荷に起因して生じる残像を抑えるようにしている。以下、この複数回のリセット動作について詳細に説明する。具体的には、図13に示したように、1垂直期間1フレーム期間ΔTvにおいて、露光期間Tex後、読み出し/第1リセット期間Tr1において読み出し動作および1回目のリセット動作がなされた後、所定の時間間隔後の第2リセット期間Tr2において2回目のリセット動作第2リセット動作がなされる。また、これらのうち、期間Tr1,Tr2における読み出し動作およびリセット動作はそれぞれ線順次に行われるシステム制御部16の制御に基づいて、各画素20では、線順次読み出し駆動および線順次リセット駆動がなされる。図14Aは、読み出し制御線Lread1の電位Vread1のタイミング波形を、図14Bは、読み出し制御線Lread2の電位Vread2のタイミング波形を、図14Cは、チャージアンプ172からの出力電圧Vcaのタイミング波形を、図14Dは信号線Lsigの電位Vsigのタイミング波形を、図14Eは蓄積ノードNの電位Vnのタイミング波形を、それぞれ表したものである。尚、これらの各タイミング波形は、1フレーム期間ΔTvを含む前後の期間についてのものである。本実施の形態では、上述のようにトランジスタ22が2つのゲート第1ゲート電極220Aおよび第2ゲート電極220Bを有している。このようなトランジスタ22のオン動作およびオフ動作の切り替えの際には、これら2つの第1ゲート電極220Aおよび第2ゲート電極220Bのそれぞれに、略同期して電圧パルス例えば、矩形波信号が印加される。具体的には、第1ゲート電極220Aには、読み出し制御線Lread1を介して電位Vread1が印加され、第2ゲート電極220Bには、読み出し制御線Lread2を介して電位Vread2が印加される。尚、ここでは、読み出し制御線Lread1,Lread2のそれぞれにおいて共通の2値の電位オン電位Vonおよびオフ電位Voffを印加可能となっていればよい。以下、このようなトランジスタ22を利用した複数回のリセット動作を行う撮像駆動動作について説明する。1フレーム期間ΔTvでは、まず露光期間Texタイミングt11~t12において、前述図7Aのようにして露光動作がなされ、各画素20内の光電変換素子21では、入射した撮像光Linが信号電荷に変換光電変換される。そして、この信号電荷が画素20内の蓄積ノードNに蓄積されることにより、蓄積ノードNの電位Vnが徐々に変化する図14E中のP31。ここでは、光電変換素子21のカソード側が蓄積ノードNに接続されているため、露光期間Texでは、電位Vnがリセット電圧Vrst側から0Vへ向けて徐々に低下する。次いで、読み出し/第1リセット期間Tr1タイミングt13~t14では、前述のように、読み出し動作と共に1回目のリセット動作が行われる。この際、本実施の形態では、読み出し制御線Lread1,Lread2に対し、電位Vread1,Vread2として同一のオン電位Vonが印加される。また、電位Vread1,Vread2において、オフ電位Voffからオン電位Vonへの切り替えタイミングタイミングt13と、およびオン電位Vonからオフ電位Voffへの切り替えタイミングタイミングt14とがいずれも等しくなっている。尚、オン電位Vonは、トランジスタ22をオフ状態からオン状態に切り替え可能な電位電圧パルスにおけるhigh側の電位例えば正電位である。オフ電位Voffは、トランジスタ22をオン状態からオフ状態に切り替え可能な電位電圧パルスにおけるlow側の電位例えば負電位である。尚、タイミングt13の直前のタイミングt13’にトランジスタ22がオン状態とされる直前に、チャージアンプ回路のスイッチSW1はオフ状態とされる。また、その後のタイミングt15において、チャージアンプ回路におけるスイッチSW1がオン状態となることにより、このチャージアンプ回路内の容量素子C1に蓄積された電荷がリセットされるアンプリセット動作が行われる。この読み出し/第1リセット期間Tr1後には、上述したような理由から、残留電荷q1が発生し、蓄積ノードNの電位Vnが徐々に低下する図14E中のP32。そこで、読み出し/第1リセット期間Tr1後、所定の時間間隔をおいて続く第2リセット期間Tr2タイミングt16~t17において、以下に説明する2回目のリセット動作が行われる。2回目のリセット動作第2リセット期間Tr2では、具体的には、例えば図15Aに示した第1の動作例のようにして、2回目のリセット動作が行われる。即ち、画素20内のトランジスタ22がオン状態になると共に、チャージアンプ回路におけるスイッチSW1もオン状態となっている。これにより、チャージアンプ172を用いたボルテージフォロワ回路が形成されている。このため、チャージアンプ172では、その帰還特性フィードバック特性により、負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット電圧Vrstに略等しくなる。このように第1の動作例では、チャージアンプ172における帰還特性を利用して、画素20内の蓄積ノードNの電位Vnがリセット電圧Vrstに変位する2回目のリセット動作がなされる。あるいは、図15Bに示した第2の動作例のように、2回目のリセット動作が行われてもよい。即ち、前述した1回目のリセット動作と同様、チャージアンプ回路における仮想短絡現象を利用して、2回目のリセット動作がなされてもよい図中のP42。この仮想短絡現象によっても、画素20内の蓄積ノードNの電位Vnがリセット電圧Vrstに変位する。但し、この例では、読み出し/第1リセット期間Tr1のときと同様に、画素20内のトランジスタ22がオン状態であると共にチャージアンプ回路におけるスイッチSW1がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印P41で示したように、この第2の動作例では、蓄積ノードNに残存している電荷をチャージアンプ回路によって読み出すことも可能である。このようにして本実施の形態では、画素20内の蓄積電荷のリセット動作が、1フレーム期間内において間欠的に繰り返し行われるリセット動作が複数回行われる。具体的には、ここでは1回目のリセット動作読み出し/第1リセット期間Tr1と2回目のリセット動作第2リセット期間Tr2とが、所定の時間間隔をおいて行われる。これにより、1回目のリセット動作後における画素20内の残留電荷q1信号電荷の残存量が低減される。具体的には、1回目のリセット動作の終了時Tr1の終了時から2回目のリセット動作の終了時Tr2の終了時までの時間をΔt12とすると、残留電荷q1のうちの低減される電荷量は、例えば図16に示したようになる。即ち、例えば図12において説明した残留電荷q1のうち、時間Δt12の開始時t1=0から終了時t2までの時間積分値に対応する電荷q12を、この2回目のリセット動作によって排出する低減することができる。尚、q1-q12=q23により算出される電荷q23が、2回目のリセット動作後に残存する電荷量に相当するため、上記した時間Δt12はできるだけ長くなるように設定するのが望ましい。このようにして、複数回のリセット動作により、1回目のリセット動作後における残留電荷q1が低減され、次の読み出し動作時次のフレーム期間での撮像時において、この残留電荷に起因した残像の発生を抑えることができる。尚、上述したような複数回のリセット動作は、例えば線順次駆動における1水平期間1水平走査期間:一例として32μs程度を超える期間に亘って間欠的に行われることが望ましい。これは、以下の理由によるものである。即ち、前述したように、PIN型のフォトダイオードにおける状態遷移には、数百μs程度の時間がかかる。このことから、例えば100μs程度の時間、リセット電圧Vrstを連続的または間欠的に蓄積ノードNに与えることで、残留電荷の発生を低減することができる。実際、リセット電圧Vrstを与える期間が1水平期間例えば32μs程度を超えると残留電荷が大きく減少し始めることが、実験等により確認されている。チャージインジェクションの低減上述のように、複数回のリセット動作がなされることにより、残留電荷を抑制して残像発生を低減することができるが、この残留電荷排出のためのリセット駆動に伴って、いわゆるチャージインジェクションと呼ばれる現象が生じる。即ち、蓄積ノードNでは、上述のように読み出し/第1リセット期間Tr1後に所定のリセット電圧Vrstとなるが、この後、トランジスタ22がオン状態からオフ状態に遷移する。この際、その電位差オン電位とオフ電位との差に応じて、蓄積ノードNの電位がリセット電圧Vrstから微小に変動する。ここでは、蓄積ノードNが光電変換素子21のカソード側に接続されていることから、図14E中の矢印X1で示したように、電位Vnがリセット電位Vrstから降下する。このチャージインジェクションの発生は、撮像データDoutにおいてノイズとなり画質劣化を招くことから、できるだけ低減されることが望ましい。また、このトランジスタ22のオフ動作の後、例えば図17に示したように、画素20内の寄生容量トランジスタ22のゲートドレイン間に形成された寄生容量Cgd,ゲートソース間に形成された寄生容量Cgsに蓄積された電荷は、電荷分配により例えばドレイン側からソース側へ流れる図中のP2参照。一方、光電変換素子21では暗電流リーク電流;図中のP3参照が発生する。このため、オフ動作後の電位Vnは、これらの寄生容量に起因する電荷移動と暗電流との大小関係に応じて更に変動する電位Vn=Vrst-ΔV。例えば、暗電流よりも寄生容量による影響が強ければ、電位Vnは上昇しリセット電位Vrstに近づき、逆に暗電流による影響がより強い場合には、電位Vnは降下する。比較例ここで、図18A~Eに、本実施の形態の比較例に係る撮像駆動動作を表すタイミング波形図を示す。比較例では、本実施の形態と同様の回路構成およびトランジスタを用いて撮像駆動動作がなされる。また、読み出し制御線Lread1,Lread2のそれぞれに対してオン電位Vonおよびオフ電位Voffが印加されるようになっている。但し、比較例では、2回目のリセット動作に際し、電位Vread1,Vread2において、同一のタイミングt16でオフ電位Voffからオン電位Vonへ切り替えられ、かつ同一のタイミングt17でオン電位Vonからオフ電位Voffへ切り替えられる。ところが、電位Vread1,Vread2におけるオン電位Vonからオフ電位Voffの切り替えタイミングおよび振幅がいずれも同一である比較例では、2回目のリセット動作に際し、電位Vnの降下がより大きくなる図18E中の矢印X0。また、この場合、オフ動作後には、寄生容量に起因する電荷移動よりも、光電変換素子PINフォトダイオードにおける暗電流の影響が強くなることから、電位Vnが更に降下する。これに対し、本実施の形態では、2回目のリセット動作の際、上記第1および第2の動作例のいずれにおいても、トランジスタ22をオン状態とするが、この際、次のような駆動がなされる。即ち、図14A,Bに示したように、読み出し制御線Lread1にはオン電位Vonが印加される一方、読み出し制御線Lread2にはオフ電位Voffがそれぞれ印加される。具体的には、タイミングt16において電位Vread1のみがオフ電位Voffからオン電位Vonへ切り替えられた後、タイミングt17にオン電位Vonからオフ電位Voffに切り替えられる。一方、電位Vread2では、読み出し/第1リセット期間Tr1後タイミングt14以降、タイミングt16~t17を含む期間において、継続的にオフ電位Voffに保持されている。換言すると、電位Vread2では、オフ電位Voffからオン電位Vonへの切り替えがなされない切り替えタイミングが電位Vread1と異なる。このように、2回目のリセット動作に際し、読み出し制御線Lread1にはオン電位Von、読み出し制御線Lread2にはオフ電位Voffをそれぞれ印加することにより、上述のようなチャージインジェクションが抑制される。即ち、図14Eの矢印X1に示したように、リセット電位Vrstの変動電位降下が低減される。ここで、図19には、タイミングt16~t18付近における上記比較例および本実施の形態における電位Vnの推移について拡大して示したものである。このように、チャージインジェクションによる電位降下は、本実施の形態では比較例よりも小さくなる|X0|-|X1|=dx分の電位降下を抑制できる。つまり、オフセット電圧が低減される。更に、複数の画素20をアレイ状に配置した撮像部11では、面内の領域毎にチャージインジェクションの発生具合が異なる。これは以下のような理由による。即ち、電位Vreadにおいて、オン電位からオフ電位への切り替えを行った場合、実際には、トランジスタ22がオン状態からオフ状態へ完全に遷移するまでに、ある程度の時間を要する。ここで、オン状態から完全にオフ状態となるまでの期間では、トランジスタ22は実質的にオン状態にあるため、光電変換素子21が充電され得る状態となっている。従って、この期間は、寄生容量Cgdではなく光電変換素子21の側へ電荷が流れる。このことから、トランジスタ22でのオン状態からオフ状態への遷移が遅くなる程、電荷が光電変換素子21にチャージされ易くなり、寄生容量Cgdに起因するチャージインジェクションが低減される。トランジスタ22における状態遷移は、撮像部11の面内の端部から中央部に向かって徐々に遅くなる傾向があるため、面内の領域毎にチャージインジェクションの発生具合が異なるのである。本実施の形態では、上述のように、オフセット成分を低減可能であるため、結果として、面内のオフセット成分のばらつきも軽減される。上記のように、オフセット成分が低減され、また、その面内ばらつきが軽減されることにより、各画素20において信号蓄積に必要なダイナミックレンジDRを小さくすることができる。即ち、ダイナミックレンジDRは、オフセット電圧とそのばらつき具合とを考慮して余剰に設定されるが、それらが低減されることで、余剰に設定していた領域本来必要のない領域分を減らすことができる。以上のように本実施の形態では、撮像部11の各画素20において入射光撮像光Linに基づく光電変換がなされ、信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。読み出し駆動およびリセット駆動の際、トランジスタ22の一方のゲート電極例えばゲート電極220Aに電位Vread1、他方のゲート電極例えばゲート電極220Bに電位Vread2をそれぞれ略同期して印加する。但し、リセット駆動の際には、電位Vread1,Vread2のそれぞれにおいて、オン電位Vonからオフ電位Voffへの切り替え時期および振幅のうちの一方または両方が互いに異なるように設定して、トランジスタ22のオン動作およびオフ動作を切り替える。具体的には、本実施の形態では、2回目のリセット動作の際に、電位Vread1としてオン電位Vonを印加する一方、電位Vread2としてはオフ電位Voffを印加する。これにより、リセット駆動時のトランジスタのオン動作からオフ動作への切り替えによって生じる、いわゆるチャージインジェクションを低減し、これに起因するリセット電位の変動を抑制することができる。よって、ノイズ成分を減らし、撮像画像の高画質化を実現することが可能となる。尚、上記実施の形態では、1フレーム期間内に2回のリセット駆動を行う場合を例に挙げて説明したが、これには限られず、1フレーム期間内で3回以上のリセット駆動を行うようにしてもよい。この場合、上記のような電位Vread1をオン電位Von、電位Vread2をオフ電位Voffとする駆動を、少なくともいずれかのリセット動作の際に行うようにすればよい。但し、望ましくは、1フレーム期間における最終回のリセット動作の際に行うようにするとよい。続いて、上記実施の形態の変形例変形例1~11について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。まず、上記実施の形態では、リセット動作の際、読み出し制御線Lread2に印加する電位Vread2をオフ電位Voffに保持したままトランジスタ22のオンオフ動作を切り替えたが、例えば以下の変形例1~4のように、切り替えタイミングあるいは振幅、もしくはその両方が異なるようにしてリセット駆動を行われてもよい。<変形例1>図20A~Eは、変形例1に係る撮像動作を説明するためのタイミング波形図である。このように、例えば2回目のリセット駆動の際、電位Vread1,Vread2においてオン電位Vonからオフ電位Voffへの切り替えタイミングが異なっていてもよい。例えば、電位Vread2におけるオン電位Vonからオフ電位Voffへの切り替えタイミングが、電位Vread1における上記タイミングよりも相対的に早めてリセット駆動がなされるとよい。具体的には、タイミングt16において電位Vread1,Vread2のそれぞれがオフ電位Voffからオン電位Vonへ切り替えられた後、電位Vread2では、タイミングt17よりも前のタイミングt17aにおいて、オン電位Vonからオフ電位Voffに切り替えられる。この後、タイミングt17では電位Vread1においても、オン電位Vonからオフ電位Voffへの切り替えがなされる。本変形例のように、2回目のリセット駆動時において、電位Vread1,Vread2の振幅を変えずに、オン電位Vonからオフ電位Voffへの切り替えタイミングのみを変化させる場合には、例えば図21に示したような単位回路130aを行走査部13に設ければよい。図21に示したように、行走査部13では、V方向に沿って延在する複数の単位回路130aが設けられている。但し、ここでは、図中に示した2つの単位回路130aに接続された4組の読み出し制御線LreadLread1,Lread2を示し、読み出し制御線Lreada,Lreadbがn=1~4、読み出し制御線Lread1,2に相当している。各単位回路130aは、上記実施の形態において説明した単位回路130と同様、複数列ここでは2列のシフトレジスタ回路131,132と、4つのAND回路133A~133Dと、2つのOR回路134A,134Bとを有している。また、OR回路134Aのバッファとしてバッファ回路135A、OR回路134Cのバッファとしてバッファ回路135Cがそれぞれ設けられている。これらのバッファ回路135A,135Cからの出力信号は、読み出し制御線Lreadaを介して撮像部11内の各画素20へ出力される。但し、本変形例では、更に、2つのAND回路136A,136Bと、2つのOR回路137A,137Bとを有している。AND回路136A,136Bにはそれぞれ、シフトレジスタ回路131,132から出力される2種類のイネーブル信号EN5,EN6が入力されている。具体的には、AND回路136Aでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN5が入力されている。AND回路136Bでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN6が入力されている。また、OR回路137Aは、AND回路133A,136Aからの各出力信号の論理和信号を生成し、OR回路137Bは、AND回路133C,136Bからの各出力信号の論理和信号を生成するようになっている。OR回路137Aのバッファとしてバッファ回路135B、OR回路137Bのバッファとしてバッファ回路135Dがそれぞれ設けられている。これらのバッファ回路135B,135Dからの出力信号は、読み出し制御線Lreadbを介して撮像部11内の各画素20へ出力される。尚、このような単位回路130aにより、2回目のリセット駆動におけるオン動作からオフ動作への切り替えタイミングだけでなく、オフ動作からオン動作への切り替えタイミングについても変化させることができる。本変形例のように、2回目のリセット動作に際し、電位Vread2におけるオン電位Vonからオフ電位Voffへの切り替えタイミングを、電位Vread1におけるそれよりも相対的に早めてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例1においても、上記実施の形態と同等の効果を得ることができる。<変形例2>図22A~Eは、変形例2に係る撮像動作を説明するためのタイミング波形図である。本変形例では、上記変形例1と同様、2回目のリセット動作の際に、電位Vread1,Vread2としてオン電位Von1,Von2が印加される。但し、また、オン電位Von1,Von2からオフ電位Voffへの各切り替えタイミングは、同時となっている。つまり、本変形例では、2回目のリセット動作の際に電位Vread1,Vread2のそれぞれにおけるオン電位Von1,Von2の値が異なっており、例えば、オン電位Von1よりも、オン電位Von2を相対的に小さくして駆動がなされる。具体的には、電位Vread1では、タイミングt16においてオフ電位Voffからオン電位Von1へ切り替えられた後、タイミングt17においてオン電位Von1からオフ電位Voffへ切り替えられる。一方、電位Vread2では、タイミングt16においてオフ電位Voffからオン電位Von2へ切り替えられた後、タイミングt17においてオン電位Von2からオフ電位Voffへ切り替えられる。このような駆動を行うため、本変形例では、読み出し制御線Lread1,Lread2に対し計3値の電位オン電位Von1,Von2およびオフ電位Voffを印加可能となっている。本変形例のように、読み出し制御線Lread1,Lread2に対して3値の電位を印加してリセット駆動を行う場合、例えば上記実施の形態において説明した単位回路130のバッファ回路135A~135Dとして、図23A,Bに示したようなバッファ回路を用いればばよい。例えば、図23Aに示したように、バッファ回路135Aまたは135B~135Dのいずれかのhigh側にスイッチSW31,SW32を設け、スイッチSW31をオン状態、スイッチSW32をオフ状態にそれぞれ保持することにより、high側がオン電位Von1に切り替えられる。一方、スイッチSW31をオフ状態、スイッチSW32をオン状態にそれぞれ保持することにより、high側がオン電位Von2に切り替えられる。あるいは、図23Bに示したように、撮像装置1の外部において2値Von1,Von2の電圧パルスを形成し、これをhigh側電圧として使用することも可能である。尚、ここでは、読み出し制御線Lread1,Lread2のうちの読み出し制御線Lread2のみにおいて3値の切り替えが可能であればよいので、バッファ回路135A~135Dのうち、バッファ回路135A135Cまたはバッファ回路135B135Dのうちのどちらかが上記のような回路構成となっていればよい。このように、2回目のリセット動作に際し、電位Vread1におけるオン電位Von1よりも、電位Vread2におけるオン電位Von2を相対的に小さくしてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例2においても、上記実施の形態と同等の効果を得ることができる。<変形例3>図24A~Eは、変形例3に係る撮像動作を説明するためのタイミング波形図である。本変形例では、2回目のリセット動作の際に、上記変形例1と同様、電位Vread2のオン電位Von2からオフ電位Voffへの切り替えタイミングを、電位Vread1よりも相対的に早めると共に、上記変形例2と同様、オン電位Von1よりもオン電位Von2を相対的に小さくして駆動がなされる。本変形例のように、2回目のリセット駆動において、リセットタイミングとオン電位との両方が異なる場合には、行走査部13において、上記変形例1の単位回路130aを用い、かつ、バッファ回路135A~135D詳細には135A,135Cまたは135B,135Dとして上記変形例2において説明した3値切り替え可能なバッファ回路を用いればよい。このように、2回目のリセット動作に際し、電位Vread2において、オン電位Von2からオフ電位Voffへの切り替えタイミングを相対的に早め、かつオン電位Von2をオン電位Von1よりも相対的に小さくしてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例3においても、上記実施の形態と同等の効果を得ることができる。<変形例4>図25A~Eは、変形例4に係る撮像動作を説明するためのタイミング波形図である。上記実施の形態等では、2回目のリセット動作の際に、オン電位Vonからオフ電位Voffへの切り替えタイミングやオン電位Vonの値を異なるようにして駆動がなされる場合について説明したが、このような駆動を1回目のリセット動作時に行ってもよい。例えば、1回目のリセット駆動の際、電位Vread1,Vread2においてオン電位Vonからオフ電位Voffへの切り替えタイミングが異なっていてもよい電位Vread2のオン電位Vonからオフ電位Voffへの切り替えタイミングが、電位Vread1よりも相対的に早められてもよい。具体的には、タイミングt13において電位Vread1,Vread2のそれぞれがオフ電位Voffからオン電位Vonへ切り替えられた後、電位Vread2では、タイミングt14よりも前のタイミングt14aにおいて、オン電位Vonからオフ電位Voffに切り替えられる。この後、タイミングt14では電位Vread1においても、オン電位Vonからオフ電位Voffへの切り替えがなされる。本変形例のように、1回目のリセット駆動読み出し駆動時と、2回目のリセット駆動時の双方において、電位Vread1,Vread2のリセットタイミングを異なるようにする場合には、例えば図26に示したような単位回路130bを行走査部13に設ければよい。図26に示したように、行走査部13では、V方向に沿って延在する複数の単位回路130bが設けられている。但し、ここでは、図中に示した2つの単位回路130bに接続された4組の読み出し制御線LreadLread1,Lread2を示し、読み出し制御線Lreada,Lreadbがn=1~4、上記読み出し制御線Lread1,2に相当している。各単位回路130bは、上記実施の形態において説明した単位回路130と同様、複数列ここでは2列のシフトレジスタ回路131,132を有すると共に、複数のAND回路とOR回路、およびバッファ回路135A~135Dを有している。但し、本変形例では、シフトレジスタ回路131,132から出力される計8種類のイネーブル信号EN1~EN8が用いられ、即ち8つのAND回路138A~138Hが設けられている。また、これらのAND回路138A~138Hの出力信号の論理和信号を生成する4つのOR回路139A~139Dが設けられている。具体的には、AND回路138Aでは、一方の入力端子にシフトレジスタ回路132からのパルス信号が、他方の入力端子にはイネーブル信号EN1がそれぞれ入力されている。AND回路138Bでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が、他方の入力端子にはイネーブル信号EN2が入力されている。AND回路138C~138Hについても同様で、一方の入力端子にシフトレジスタ回路131、13のどちらか一方からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN3~EN8のいずれかが入力されている。OR回路139Aは、AND回路138A,138Bからの各出力信号の論理和信号を生成し、OR回路139Bは、AND回路138C,138Dからの各出力信号の論理和信号を生成するようになっている。同様に、OR回路139Cは、AND回路138E,138Fからの各出力信号の論理和信号を、OR回路139Dは、AND回路138G,138Hからの各出力信号の論理和信号をそれぞれ生成するようになっている。これらのOR回路139A~139Dのバッファとしてバッファ回路135A~135Dが設けられている。バッファ回路135A,135Cからの出力信号は、読み出し制御線Lreadaを介して撮像部11へ出力され、バッファ回路135B,135Dからの出力信号は、読み出し制御線Lreadbを介して撮像部11へ出力される。このように、1回目のリセット動作に際し、電位Vread2において、オン電位Von2からオフ電位Voffへの切り替えタイミングを相対的に早めてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例4においても、上記実施の形態と同等の効果を得ることができる。尚、1回目のリセット動作時において、上記変形例2~4のそれぞれにおいて説明したような駆動を行ってもよく、また、それらの駆動を1回目と2回目のリセット駆動の際に組み合わせて行ってもよい。<変形例5>図27は、変形例5に係るトランジスタトランジスタ24Aの概略構成を表す断面図である。上記実施の形態では、上述のような読み出し駆動およびリセット駆動を2つのゲート電極を有するトランジスタ図4に示したトランジスタ22を用いて行う場合について説明したが、その2つのゲート電極のうち一方がLDD層にオーバーラップしていてもよい。具体的には、トランジスタ22Aは、上記実施の形態のトランジスタ22と同様、基板110上に、第1ゲート電極220A1、第1ゲート絶縁膜229、半導体層226チャネル層226a,LDD層226b,N層226cが設けられている。また、半導体層226上には、第2ゲート絶縁膜230、第2ゲート電極220Bおよび第1層間絶縁膜231が積層されている。第1層間絶縁膜231上には、コンタクトホールH1を埋め込むようにソースドレイン電極228が形成され、その上に第2層間絶縁膜232が設けられている。但し、本変形例では、一方のゲート電極、例えばゲート電極220A1が、LDD層226bにオーバーラップして形成されており、いわゆるGOLDGateOverlappedLDD構造を有している。換言すると、ゲート電極220A1,220Bの各ゲート長が異なっており、ここでは、ゲート電極220A1のゲート長GL1は、ゲート電極220Bのゲート長GL2よりも長くなっている。このようなゲート電極220A1,220Bを有するトランジスタ22Aを用いて、上述したような読み出し駆動およびリセット駆動を行ってもよい。但し、ゲート電極220A1,220Bのうち、GOLD構造をなすゲート電極220A1に上述の読み出し制御線Lread2が接続され、ゲート電極220Bに読み出し制御線Lread1が接続されるようにし、リセット駆動の際には、変形例1図20A,Bと同様、ゲート電極220A1に印加される電位Vread2のオン電位Vonからオフ電位Voffへの切り替えタイミングが相対的に早まるような駆動がなされるようにする。これにより、電位Vread2がオン電位Vonからオフ電位Voffへ切り替わるタイミングt17aにおいて、LDD層226bのうちのゲート電極220A1とオーバーラップした部分LDDaが空乏化する。これにより、タイミングt17において、電位Vread1がオン電位Vonからオフ電位Voffへ切り替わると、チャネル層226aの電子が、その空乏化した部分LDDaに逃げるため、リーク電流が下がる。即ち、光電変換素子21を放電する期間が設けられ、結果としてチャージインジェクションが低減される。本変形例のように、ゲート長の互いに異なる2つのゲート電極を備えたGOLD構造を有するトランジスタ22Aを利用して、上述したような撮像動作を行うようにしてもよい。この場合には、上記実施の形態と同様の効果を得ることができると共に、LDD層226bの空乏化によるチャージインジェクション低減の効果がプラスされ、蓄積ノードNにおける電位Vnの低下をより効果的に抑制できる。尚、本変形例では、2つのゲート電極のうちの下側のゲート電極ゲート電極220A1を、LDD層226bとオーバーラップさせたが、上側のゲート電極ゲート電極220Bの方をLDD層226bにオーバーラップさせてもよい。また、2つのゲート電極の双方をオーバーラップさせてもよい。上側のゲート電極をLDD層226bにオーバーラップさせる場合には、下側よりも上側のゲート長が長くなっているGL2>GL1とよい。<変形例6>図28は、変形例6に係る画素画素20Aの回路構成を、上記実施の形態で説明した列選択部17の回路構成例と共に表したものである。本変形例の画素20Aは、実施の形態の画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21と1つのトランジスタ22とを有している。また、この画素20AにはH方向に沿って延在する読み出し制御線Lread1,Lread2と、V方向に沿って延在する信号線Lsigとが接続されている。但し、本変形例の画素20Aでは、上記実施の形態の画素20とは異なり、光電変換素子21のアノードが蓄積ノードNに接続され、カソードがグランド接地に接続されている。このように、画素20Aにおいて光電変換素子21のアノードに蓄積ノードNが接続されるようにしてもよく、このように構成した場合であっても、上記実施の形態の撮像装置1と同様の効果を得ることが可能である。<変形例7>図29は、変形例7に係る画素画素20Dの回路構成を、上記実施の形態で説明した列選択部17の回路構成例と共に表したものである。本変形例の画素20Dは、実施の形態の画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21を有しており、H方向に沿って延在する読み出し制御線Lread1,Lread2と、V方向に沿って延在する信号線Lsigとに接続されている。但し、本変形例では、画素20Dが、2つのトランジスタトランジスタ22B1,22B2を有している。これら2つのトランジスタ22B1,22B2は、互いに直列に接続されている一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。または、後述するように半導体層226が一体的に連結して形成されている。。また、各トランジスタ22B1,22B2における一方のゲートが読み出し制御線Lread1に接続され、他方のゲートが読み出し制御線Lread2に接続されている。図30に、このような2つのトランジスタ22B1,22B2の断面構成例を示す。図30に示したように、2つのゲート電極220A,220Bにより半導体層226を挟み込んだ積層構造が2つ並んで形成されており、これらの積層構造の両側に一対のソースドレイン電極228が配設されている。尚、この例では、トランジスタ22B1,22B2において、半導体層226が一体的に連結して形成されている。具体的には、基板110上の選択的な領域に、2つの第1ゲート電極220Aを有し、これらの第1ゲート電極220Aを覆うように第1ゲート絶縁膜229および半導体層226が設けられている。この半導体層226上には、第2ゲート絶縁膜230が形成され、第2ゲート絶縁膜230上の選択的な領域2つの第1ゲート電極220Aのそれぞれに対向する領域に、第2ゲート電極220Bが配設されている。これらの第2ゲート電極220Bを覆って第1層間絶縁膜231が形成されており、この第1層間絶縁膜231上には、コンタクトホールH1を埋め込むように一対のソースドレイン電極228が配設されている。ソースドレイン電極228上には、2つのトランジスタ22B1,22B2を覆うように、第2層間絶縁膜232が設けられている。尚、本変形例のように、ゲート電極を並設させることにより、オフリークVg=0Vでの漏れ電流を低減させることができる。このように、画素20D内に直列接続させた2つのトランジスタ22B1,22B2を設けてもよく、この場合にも、上記実施の形態で説明したような読み出し駆動およびリセット駆動を行うことにより、チャージインジェクションに起因する電位Vnの変動を抑制することができる。尚、3つ以上のトランジスタを直列接続させてもよい。<変形例8,9>図31は、変形例8に係る画素画素20Bの回路構成を、以下説明する列選択部17Bの回路構成例とともに表したものである。また、図32は、変形例9に係る画素画素20Cの回路構成を、列選択部17Bの回路構成例とともに表したものである。これらの変形例8,9に係る画素20B,20Cはそれぞれ、これまで説明した画素20,20Aとは異なり、いわゆるアクティブ型の画素回路を有している。このアクティブ型の画素20B,20Cには、1つの光電変換素子21と、3つのトランジスタ22,23,24とが設けられている。これらの画素20B,20Cにはまた、H方向に沿って延在する読み出し制御線Lread1,Lread2およびリセット制御線Lrstと、V方向に沿って延在する信号線Lsigとが接続されている。画素20B,20Cではそれぞれ、トランジスタ22の一方のゲートが読み出し制御線Lread1、他方のゲートが読み出し制御線Lread2にそれぞれ接続され、ソースが信号線Lsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ23のドレインに接続されている。トランジスタ23のソースは電源VDDに接続され、ゲートは、蓄積ノードNを介して、光電変換素子21のカソード図31の例またはアノード図32の例と、リセット用トランジスタとして機能するトランジスタ24のドレインとに接続されている。トランジスタ24のゲートはリセット制御線Lrstに接続され、ソースにはリセット電圧Vrstが印加されるようになっている。図31の変形例8では、光電変換素子21のアノードがグランドに接続され、図32の変形例9では、光電変換素子21のカソードがグランドに接続されている。また、これらの変形例8,9において列選択部17Bは、前述した列選択部17において、チャージアンプ172、容量素子C1およびスイッチSW1に代わりに、定電流源171およびアンプ176を設けたものとなっている。アンプ176では、正側の入力端子には信号線Lsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Lsigの一端側には定電流源171の一方の端子が接続され、この定電流源171の他方の端子には電源VSSが接続されている。このようなアクティブ型の回路構成を有する画素20B,20Cを有する撮像装置においても、リセット動作に伴ってチャージインジェクションに起因して蓄積ノードNの電位Vnが変動例えば降下する。このため、変形例8,9においても、上記実施の形態と同様、所定のタイミングまたは所定の振幅を用いてリセット駆動を行うことにより、チャージインジェクションを低減して、撮像画像の高画質化を図ることができる。但し、アクティブ型の回路構成を有する画素20B,20Cに対しては、以下のようにして撮像動作線順次撮像駆動が行われる。即ち、例えば図33に示したように、線順次読み出し駆動と複数回ここでは2回の線順次リセット駆動とが、互いに独立して間欠的に行われる。具体的には、読み出し期間Tr1aの線順次動作を行うための線順次読み出し駆動と、1回目のリセット期間第1リセット期間Tr1bの線順次動作を行うための1回目の線順次リセット駆動と、2回目のリセット期間第2リセット期間Tr2の線順次動作を行うための2回目の線順次リセット駆動とが、互いに独立してなされる。尚、アクティブ型の回路構成の場合、各リセット動作は、リセット用トランジスタとしてのトランジスタ24がオン状態となることによって行われる。<変形例10,11>図34A,Bはそれぞれ、変形例10,11に係る撮像部撮像部11A,11Bの概略構成を模式的に表したものである。図34Aに示した変形例10に係る撮像部11Aは、上記実施の形態で説明した光電変換層111上受光面側に、更に波長変換層112を有している。波長変換層112は、放射線Rradα線,β線,γ線,X線等を、光電変換層111の感度域に波長変換するものであり、これにより光電変換層111では、この放射線Rradに基づく情報を読み取ることが可能となっている。この波長変換層112は、例えばX線などの放射線を可視光に変換する蛍光体例えば、シンチレータからなる。このような波長変換層112は、例えば有機平坦化膜、スピンオングラス材料等からなる平坦化膜、および蛍光体膜をこの順に積層したものである。蛍光体膜は、例えばCsI:Tl,Gd2O2S,BaFXXはCl,Br,I等,NaIまたはCaF2等からなる。この撮像部11Aは、例えばいわゆる間接変換型の放射線撮像装置に適用されるものである。図34Bに示した変形例11に係る撮像部11Bは、上記実施の形態と異なり、入射した放射線Rradを吸収して電気信号に変換する光電変換層111Bを有するものである。光電変換層111Bは、例えば、アモルファスセレンa-Se半導体や、カドミニウムテルルCdTe半導体などにより構成されている。この撮像部11Bは、例えばいわゆる直接変換型の放射線撮像装置に適用されるものである。尚、この直接変換型の場合の画素20の回路構成は、図3に示した各要素のうち光電変換素子21を容量に置き換えたものとなる。これらの変形例10,11に係る撮像部11A,11Bを備えた撮像装置では、入射した放射線Rradに基づいて電気信号を得る、様々な種類の放射線撮像装置として利用される。放射線撮像装置としては、例えば、医療用のX線撮像装置DigitalRadiography等や、空港等で用いられる携帯物検査用X線撮影装置、工業用X線撮像装置例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置などに適用することが可能である。<適用例>続いて、上記実施の形態および各変形例変形例1~11に係る撮像装置は、以下に説明するような撮像表示システムへ適用可能である。図35は、適用例に係る撮像表示システム撮像表示システム5の概略構成例を模式的に表したものである。撮像表示システム5は、上記実施の形態等に係る撮像部1111A,11B等を有する撮像装置1と、画像処理部52と、表示装置4とを備えており、この例では放射線を用いた撮像表示システム放射線撮像表示システムとして構成されている。画像処理部52は、撮像装置1から出力される出力データDout撮像信号に対して所定の画像処理を施すことにより、画像データD1を生成するものである。表示装置4は、画像処理部52において生成された画像データD1に基づく画像表示を、所定のモニタ画面40上で行うものである。この撮像表示システム5では、撮像装置1ここでは放射線撮像装置が、光源ここではX線源等の放射線源51から被写体50に向けて照射された照射光ここでは放射線に基づき、被写体50の画像データDoutを取得し、画像処理部52へ出力する。画像処理部52は、入力された画像データDoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ表示データD1を表示装置4へ出力する。表示装置4は、入力された画像データD1に基づいて、モニタ画面40上に画像情報撮像画像を表示する。このように、本適用例の撮像表示システム5では、撮像装置1において被写体50の画像を電気信号として取得可能であるため、取得した電気信号を表示装置4へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体50の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。尚、本適用例では、撮像装置1が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの画素20,20A~20Dの回路構成には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。また、上記実施の形態等において説明した電位Vread1と電位Vread2は、トランジスタにおける2つのゲート電極のうちのどちらの電極に印加されるものであってもよい。また、上述の説明では、電位Vread1,Vread2のうち電位Vread2のオン電位からオフ電位への切り替えタイミングあるいは振幅を変更する場合を例示したが、電位Vread1側を変更してもよいし、電位Vread1,Vread2の両方を変更してもよい。また、電位Vread1,Vread2において異なる振幅に設定する場合には、2値または3値の切り替えを行ったが、4値以上の間で切り替えを行うようにしてもよい。更には、オン電位からオフ電位への切り替えタイミング電位立ち下げタイミングに限らず、オフ電位からオン電位への切り替えタイミング電位立ちあげタイミングを変更するようにしてもよい。例えば、一方のゲート電位を他方よりも早く立ち上げると共に早く立ち下げてもよい。即ち、本開示では、オン電圧とオフ電圧との切り替えタイミングおよびオン電圧値のうちの一方または両方が異なるように駆動されればよい。但し、上記実施の形態等のように、少なくとも一方のゲート電位を他方よりも早く立ち下げることが望ましく、これによりチャージインジェクション低減の効果をより有効に得ることができる。更に、上記実施の形態等では、1フレーム期間において複数回のリセット動作パッシブ型駆動回路を用いた場合に、読出し動作に伴って行われるリセット動作を含むがなされる場合を例示したが、本開示は、1フレーム期間において1回のみのリセット動作がなされる場合にも適用可能である。尚、アクティブ型の回路構成を用いた場合には、上述のように読み出し動作とリセット動作とが互いに独立してなされるため、読み出し動作直後に行うリセット動作のタイミングを調整可能である。更に、上記実施の形態等で説明した撮像部、行走査部、A/D変換部列選択部および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化3辺フリーの額縁構造や配線接続の際の信頼性向上を実現することができる。尚、本開示は以下のような構成を取ることも可能である。1各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタのオン動作およびオフ動作を切り替えることにより、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記トランジスタが半導体層を間にして第1および第2のゲート電極を有し、前記駆動部は、前記トランジスタの前記第1のゲート電極に第1の電圧、前記第2のゲート電極に第2の電圧をそれぞれ印加することにより、前記オン動作および前記オフ動作を切り替え、かつ前記リセット駆動の際には、前記第1および第2の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるように設定する撮像装置。2前記駆動部は、前記第1の電圧をオン電圧、前記第2の電圧をオフ電圧に保持して前記リセット駆動を行う上記に記載の撮像装置。3前記駆動部は、前記第1の電圧よりも前記第2の電圧におけるオン電圧からオフ電圧への切り替え時期を相対的に早めて前記リセット駆動を行う上記またはに記載の撮像装置。4前記駆動部は、前記第1の電圧よりも前記第2の電圧における前記オン電圧値を相対的に小さく設定して前記リセット駆動を行う上記~のいずれかに記載の撮像装置。5前記駆動部は、前記第1の電圧よりも前記第2の電圧におけるオン電圧からオフ電圧への切り替え時期を相対的に早め、かつ前記第1の電圧よりも前記第2の電圧における前記オン電圧値を相対的に小さく設定して前記リセット駆動を行う上記~のいずれかに記載の撮像装置。6前記駆動部は、前記リセット駆動を1フレーム期間内で間欠的に複数回行い、前記1フレーム期間内の少なくとも最終回のリセット駆動の際に、前記第1および第2の電圧の前記切り替え時期および前記オン電圧値のうちの一方または両方が異なるように設定する上記~のいずれかに記載の撮像装置。7前記駆動部による前記読み出し駆動に伴って、前記画素内の信号電荷のリセット動作がなされる上記~のいずれかに記載の撮像装置。8前記トランジスタでは、前記第1および第2のゲート電極の各ゲート長が互いに異なっている上記~のいずれかに記載の撮像装置。9前記トランジスタは、それぞれが、前記半導体層と電気的に接続されると共に、ソースまたはドレインとして機能する一対のソースドレイン電極を有し、前記半導体層は、活性層と、前記活性層と前記一対のソースドレイン電極のそれぞれとの間に形成されたLDDLightlyDopedDrain層とを含み、前記第1および第2のゲート電極のうちの一方または両方のゲート電極が、一方のソースドレイン電極側に形成されたLDD層にオーバーラップして設けられている上記に記載の撮像装置。10前記第2のゲート電極が、一方のソースドレイン電極側に形成されたLDD層にオーバーラップして設けられている上記に記載の撮像装置。11前記光電変換素子が、PIN型のフォトダイオードまたはMIS型センサからなる上記~のいずれかに記載の撮像装置。12前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである上記~のいずれかに記載の撮像装置。13前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する上記に記載の撮像装置。14前記撮像部は、入射した放射線を直接的に電気信号に変換する光電変換層を有する上記に記載の撮像装置。15前記放射線がX線である上記~のいずれかに記載の撮像装置。16前記トランジスタの前記半導体層は、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる上記~のいずれかに記載の撮像装置。17撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタのオン動作およびオフ動作を切り替えることにより、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記トランジスタが半導体層を間にして第1および第2のゲート電極を有し、前記駆動部は、前記トランジスタの前記第1のゲート電極に第1の電圧、前記第2のゲート電極に第2の電圧をそれぞれ印加することにより、前記オン動作および前記オフ動作を切り替え、かつ前記リセット駆動の際には、前記第1および第2の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるように設定する撮像表示システム。"