アナログ信号を入力し、同一機能を備える複数のアナログモジュールと、テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第1のアナログモジュールの出力、もしくは、前記第1のアナログモジュール以外の出力を選択する信号選択回路と、前記信号選択回路が選択したアナログモジュールの出力を加算する加算回路を備える算出回路と、を有する半導体集積装置。前記信号選択回路は、テスタからの選択信号に応じて、前記複数のアナログモジュールのうち第1の所定数のアナログモジュールの出力と、それら以外の第2の所定数のアナログモジュールの出力とを選択し、前記算出回路は、前記信号選択回路が選択した前記第1の所定数のアナログモジュールの出力と、前記第2の所定数のアナログモジュールの出力とを減算する減算回路を更に備える請求項1に記載の半導体集積装置。前記第1の所定数と前記第2の所定数の差分が1である請求項2に記載の半導体集積装置。前記加算回路は、前記信号選択回路が選択する前記第1のアナログモジュール以外の出力の数kk:2以上の整数に応じて、出力の利得を1/kにする機能を備えたアンプを有する請求項1~請求項3のいずれか1項に記載の半導体集積装置。アナログ信号を入力し、同一機能を備える複数のアナログモジュールを有する半導体集積装置のテスト方法であって、テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第1のアナログモジュールの出力、もしくは、前記第1のアナログモジュール以外の出力を選択し、選択したアナログモジュールの出力を加算する半導体集積装置のテスト方法。前記複数のアナログモジュールのうち第1の所定数のアナログモジュールの出力と、それら以外の第2の所定数のアナログモジュールの出力とを選択し、選択した前記第1の所定数のアナログモジュールの出力と、前記第2の所定数のアナログモジュールの出力とを減算する請求項5に記載の半導体集積装置のテスト方法。従来技術では、アナログ信号を扱うアナログモジュールの試験に適用できず、試験時間の短縮ができないという問題点がある。その理由は、以下の通りである。そもそもアナログ信号は多値信号であり無限通りの電圧値を取りえるため、2値的な扱いである従来技術での信号同士の一致/不一致ではアナログモジュールの良否判定は不可能であり、結果としてアナログ信号の試験で同一マクロを複数同時に測定出来ないためである。本発明の一態様は、アナログ信号を入力し、同一機能を備える複数のアナログモジュールと、テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第1のアナログモジュールの出力、もしくは、前記第1のアナログモジュール以外の出力を選択する信号選択回路と、前記信号選択回路が選択したアナログモジュールの出力を加算する加算回路を備える算出回路と、を有する半導体集積装置である。本発明の他の態様は、アナログ信号を入力し、同一機能を備える複数のアナログモジュールを有する半導体集積装置のテスト方法であって、テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第1のアナログモジュールの出力、もしくは、前記第1のアナログモジュール以外の出力を選択し、選択したアナログモジュールの出力を加算する半導体集積装置のテスト方法である。本発明は、第1のアナログモジュールの出力と、第1のアナログモジュール以外の出力とを選択することができ、第1のアナログモジュールの出力の値と、第1のアナログモジュール以外の出力とを加算した値とが規格内であるか否かを測定することができ、複数のアナログモジュールの出力を全て個別に測定しなくてよい。本発明は、複数のアナログ信号入力の同一機能を備えるアナログモジュールの良否判定試験時間を削減することができる。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、同一機能を備える複数のアナログモジュールを備え、それらのアナログモジュールに対するテスト回路を有する半導体集積装置に適用したものである。図1に本実施の形態1にかかる半導体集積装置のブロック構成を示す。図1に示すように、半導体集積装置100は、アナログモジュール102~105と、信号選択回路110と、加算回路111と、アナログ信号入力端子群213とを有する。アナログモジュール102~105は、アナログ信号入力端子群213に入力されるアナログ信号に応じて動作する。例えば、所定の利得を有し、基準電圧に対して入力信号を増幅する増幅器等がある。アナログ信号入力端子群213に入力されるアナログ信号は、外部のACテスタ112から出力される。信号選択回路110は、アナログモジュール102~105の出力と、ACテスタ112のテスト選択信号S12が入力される。テスト選択信号S12に応じて、アナログモジュール102~105の出力のうち1つを選択、もしくは、前記選択した出力以外の出力を選択し出力する。また、テスト選択信号S12に応じて、利得切替信号S13を出力する。加算回路算出回路111は、信号選択回路110を経由して入力されるアナログモジュール102~105の出力と、信号選択回路110から出力される利得切替信号S13とを入力され、演算結果S11を出力する。出力された演算結果S11はACテスタ112に入力される。図2に、半導体集積装置100の詳細な回路構成を示す。アナログ信号入力端子群213は、アナログモジュール102~105と同数の入力端子で構成され、それぞれがアナログモジュール102~105と接続される。信号選択回路110はスイッチ214~217と、デコーダ232とを有する。加算回路111は、抵抗222~225と、可変抵抗230と、アンプオペアンプ231とを有する。デコーダ232は、ACテスタ112よりテスト選択信号S12を入力し、そのテスト選択信号S12をデコードして、デコード結果をスイッチ制御信号S21、S22と、利得切替信号S13として出力する。スイッチ214は、アナログモジュール102と抵抗222との間に接続される。そして、スイッチ制御信号S21でオン、オフが制御される。例えば、スイッチ制御信号S21がハイレベルの場合、オン状態導通状態、スイッチ制御信号S21がロウレベルの場合、オフ状態遮断状態となる。スイッチ215は、アナログモジュール103と抵抗223との間に接続される。スイッチ216は、アナログモジュール104と抵抗224との間に接続される。スイッチ217は、アナログモジュール105と抵抗225との間に接続される。スイッチ215~217は、スイッチ制御信号S22でオン、オフが制御される。例えば、スイッチ制御信号S22がハイレベルの場合、オン状態導通状態、スイッチ制御信号S22がロウレベルの場合、オフ状態遮断状態となる。なお、本例では、スイッチ214~217のうちスイッチ214をスイッチ制御信号S21で制御しているが、スイッチ制御信号S21で制御するスイッチはスイッチ214~217のうち任意の1つでよく、残りの3つのスイッチを制御信号S22で制御するようにしてもよい。抵抗222は、スイッチ214とノードN111との間に接続される。抵抗223は、スイッチ215とノードN111との間に接続される。抵抗224は、スイッチ216とノードN111との間に接続される。抵抗225は、スイッチ217とノードN111との間に接続される。尚、抵抗222~225はすべて同じ抵抗値である。可変抵抗230は、アンプ231の帰還抵抗以後、必要に応じて帰還抵抗と称すである。可変抵抗230は、アンプ231の非反転入力端子ノードN111と、出力端子との間に接続される。また、可変抵抗230は、デコーダ232からの利得切替信号S13に応じて抵抗値が調整される。例えば、利得切替信号S13がロウレベルのとき、帰還抵抗230の抵抗値を抵抗222の1倍とし、S13がハイレベルのとき、帰還抵抗230の抵抗値を抵抗222の1/3倍とする。なお、テストを行うアナログモジュール数をnn>2とすると帰還抵抗230は抵抗222の1倍と1/n-1倍の切替を行う構成にする。アンプ231は、反転入力端子がノードN111に接続され、非反転入力端子に基準電圧が入力される。そして、アンプ231は、演算結果を出力端子から演算結果S11が出力する。次に、半導体集積装置100の動作について説明する。図3に、半導体集積装置100の動作フローチャートを示す。まず、図3に示すように、DCテスタ図1、図2において不図示で、アナログモジュール102~105を個別に順次テストし、DCゲイン特性ズレ品の除去、信号経路異常品の除去を行うと同時に測定値の取り込みを行い、取り込んだ測定値からアナログモジュール102~105間のDCゲインオフセットが大きい製品の除去を行うS101。次に、アナログ信号入力端子群213よりACテスタ112内部で同期されたアナログ信号を入力し、アナログモジュール102~105を並行して動作させるS102。次に、デコーダ232は、テスト選択信号S12に応じて、スイッチ制御信号S21、S22、及び、利得切替信号S13を出力する。このとき、スイッチ制御信号S21によりスイッチ214がオン導通、スイッチ制御信号S22によりスイッチ215~217がオフ遮断する。また、利得切替信号S13に応じて、可変抵抗230の抵抗値が抵抗222の1倍となり、アンプ231の利得が1倍に設定される。よって、アナログモジュール102の出力のみが加算回路111に入力され、アナログモジュール102の出力が加算回路111を経由して半導体集積装置100から演算結果S11として出力される。この演算結果S11をACテスタ112が取り込み開始するS103。演算結果S11が、予め設定される利得の規格範囲内出力期待値であればアナログモジュール102は良Passと判定されるS104YES。一方、規格範囲外であればアナログモジュール102は不良Failと判定されS104NO、半導体集積装置100は不良品判定されS108、テストを終了する。次に、デコーダ232は、テスト選択信号S12に応じて、スイッチ制御信号S21にてスイッチ214をオフ、スイッチ制御信号S22にてスイッチ215~217をオンにする。また、利得切替信号S13にて可変抵抗230の抵抗値を抵抗222の1/3倍にし、アンプ231の利得を1/3倍に設定する。そして、アナログモジュール103~105の出力が、アンプ231に入力され、アンプ231の出力が演算結果S11として半導体集積装置100から出力される。この演算結果S11をACテスタ112が取り込み開始するS105。演算結果S11が、予め設定される利得の規格範囲内出力期待値であればアナログモジュール103~105は良Passと判定されS106YES、半導体集積装置100は良品判定されS107、テストを終了する。一方、規格範囲外であればアナログモジュール103~105のいずれかが不良Failと判定されS106NO、半導体集積装置100は不良品判定されS108、テストを終了する。次に、図4に半導体集積装置100の動作タイミングチャートを示す。なお、本例では、基準電圧を1.65V、アナログモジュール102~105が2倍の利得を持っているとする。また、アナログ信号入力端子群213からは1.75V~1.85V間で振幅するアナログ交流信号を入力するものとする。図4に示すように、まず、時刻t40において、アナログ信号入力端子群213よりACテスタ112内部で同期されたアナログ信号の入力を開始する。このことから、アナログモジュール102~105は、それぞれ1.85V~2.05V間で振幅する交流信号を出力する。次に、時刻t41~t42の期間において、スイッチ制御信号S21をロウレベルからハイレベルに立ち上げスイッチ214をオン状態とする。なお、スイッチ制御信号S22はロウレベルを維持し、スイッチ215~217をオフ状態とする。利得切替信号S13もロウレベルを維持し、アンプ231の利得を1倍に設定する。そして、演算結果S11は、1.25V~1.45V間で振幅する交流信号が出力される。この演算結果S11をACテスタ112が取り込む。次に、時刻t42において、ACテスタ112は予め用意した利得の規格と取り込んだ演算結果S11とを比較してアナログモジュール102の良Pass/不良Failの判定を行う。判定後、スイッチ制御信号S21をハイレベルからロウレベルに立ち下げ、スイッチ制御信号S22をロウレベルからハイレベルに立ち上げる。この場合、スイッチ214がオフ状態、スイッチ215~217がオン状態となる。利得切替信号S13もロウレベルからハイレベルに立ち上げ、アンプ231の利得を1/3倍に設定する。時刻t42~t43の期間では、アナログモジュール102~105は並行して動作し、スイッチ215~217を通してアナログモジュール103~105の出力信号がアンプ231の反転入力端子に入力される。アンプ231は、アナログモジュール103~105の出力を加算、利得1/3倍のアナログ信号を演算結果S11として出力する。そして、演算結果S11として、1.25V~1.45V間で振幅する交流信号が出力される。この演算結果S11をACテスタ112が取り込む。次に、時刻t43において、ACテスタ112は予め用意した利得の規格と取り込んだ演算結果S11とを比較してアナログモジュール103~105の良Pass/不良Failの判定を行い、テストを終了する。ここで、従来技術では、アナログ信号が多値信号であり無限通りの電圧値を取りえるため、2値的な扱いであるデジタル信号同士の一致/不一致ではアナログモジュールの良否判定は不可能であり、結果としてアナログ信号のテストで同一モジュールを複数同時に測定できない問題があった。しかし、本実施の形態1の半導体集積装置100では、複数のアナログモジュール102~105の出力信号を、加算回路を通して出力するため、アナログ信号によるAC試験が可能である。またここで、アナログモジュールを搭載する半導体集積装置のテストでは、アナログモジュールの利得、周波数特性等のAC特性を保証するためにACテスタでの選別が必要であるが、ACテスタは高価なため全ての試験をACテスタで行うと、テストコストが増大する問題が発生する。一般に半導体集積装置のテストコストを低く抑えるためにACテスタより低価格でテストコストの安いDCテスタとACテスタの併用による半導体集積装置の良品選別が行われている。内部に同一機能の複数のアナログモジュールを搭載する半導体集積装置において、同一機能の複数のアナログモジュールを試験する際、最も短時間の試験方法は、全アナログモジュールを同時に動作させ、試験結果を同時にACテスタに取り込み判定する方法となる。しかし、この方法では測定するアナログモジュールの出力信号をACテスタに取り込む為、動作させるアナログモジュールと同じ数のアナログ信号テストユニットをACテスタに搭載する必要がある。だが、通常アナログ信号テストユニットは非常に高価である。このため、一般的には半導体集積装置内部の複数のアナログモジュールを順次動作させ、1つの端子から順次出力し、複数回の試験を行っているのが実情である。しかし、半導体集積装置のテストコスト削減のため、同一機能の複数のアナログモジュールのAC試験を時間とコストをかけずに行うことが求められている。このため、本実施の形態1のAC試験では、最初のテストで加算回路111の動作確認を兼ねてアナログモジュール102の試験を行い、次の試験でアナログモジュール103~105の加算試験を行うことによって2回の試験図4の時刻t41~t42及び時刻t42~t43の試験でアナログモジュール102~105の良Pass/不良Failの判定を行うことができる。このため、アナログ信号を扱うアナログモジュールの試験を、1つ1つ個別に行うことなく、2回で行うことできテスト時間短縮を可能とすることができる。例えば、n個のアナログモジュールを1つ1つ個別に行う場合、n回のテストを行わなければならないが、本実施の形態1では、わずか2回で行うことでき、ACテスタに搭載するアナログ信号テストユニットの増加を伴うことなしに、テスト時間の削減が可能となり、テストコストを削減することができる。発明の実施の形態2以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2でも、本発明を同一機能を有する複数のアナログモジュールを備え、それらのアナログモジュールに対するテスト回路を有する半導体集積装置に適用したものである。図5に本実施の形態2にかかる半導体集積装置のブロック構成を示す。図5に示すように、半導体集積装置200は、アナログモジュール102~109と、信号選択回路534と、加減算回路535と、出力信号選択回路536と、アナログ信号入力端子群513とを有する。アナログモジュール102~109は、アナログ信号入力端子群513に入力されるアナログ信号に応じて動作する。例えば、所定の利得を有し、入力信号を増幅する増幅器等がある。アナログ信号入力端子群513に入力されるアナログ信号は、外部のACテスタ112から出力される。信号選択回路534は、アナログモジュール102~109の出力と、ACテスタ112のテスト選択信号S52が入力される。テスト選択信号S52に応じて、アナログモジュール102~109の出力のうち1つを選択、もしくは、前記選択した出力以外の出力を選択し加算回路入力信号として出力する。また、アナログモジュール103~109の出力を分岐して加算回路入力信号と減算回路入力信号として出力する。また、テスト選択信号S52に応じて、利得切替信号S53と、スイッチ選択信号S54、S55とを出力する。加減算回路算出回路535は、信号選択回路534を経由して入力されるアナログモジュール102~105の出力と、信号選択回路534から出力される利得切替信号S53を入力する。加減算回路535は、加算回路と減算回路とを有し、加算回路から加算信号、減算回路からと減算信号を出力する。出力信号選択回路536は、加減算回路535より出力された加算信号と減算信号と、スイッチ選択信号S54、S55とを入力し、演算結果S51を半導体集積装置200より出力する。図6に、半導体集積装置200の詳細な回路構成を示す。アナログ信号入力端子群513は、アナログモジュール102~109と同数の入力端子で構成され、それぞれがアナログモジュール102~109と接続される。信号選択回路534はスイッチ214~221と、スイッチ638~644と、デコーダ658とを有する。加減算回路535は、抵抗222~229と、抵抗646~654と、可変抵抗230と、アンプオペアンプ231、655とを有する。出力信号選択回路536は、スイッチ656、657を有する。デコーダ658は、ACテスタ112よりテスト選択信号S52を入力し、そのテスト選択信号S52をデコードして、デコード結果をスイッチ制御信号S61~S63、S54、S55と、利得切替信号S53として出力する。スイッチ214は、アナログモジュール102と抵抗222との間に接続される。そして、スイッチ制御信号S61でオン、オフが制御される。例えば、スイッチ制御信号S61がハイレベルの場合、オン状態導通状態、スイッチ制御信号S61がロウレベルの場合、オフ状態遮断状態となる。スイッチ215は、アナログモジュール103と抵抗223との間に接続される。スイッチ216は、アナログモジュール104と抵抗224との間に接続される。スイッチ217は、アナログモジュール105と抵抗225との間に接続される。スイッチ218は、アナログモジュール106と抵抗226との間に接続される。スイッチ219は、アナログモジュール107と抵抗227との間に接続される。スイッチ220は、アナログモジュール108と抵抗228との間に接続される。スイッチ221は、アナログモジュール109と抵抗229との間に接続される。スイッチ215~221は、スイッチ制御信号S22でオン、オフが制御される。例えば、スイッチ制御信号S62がハイレベルの場合、オン状態導通状態、スイッチ制御信号S22がロウレベルの場合、オフ状態遮断状態となる。スイッチ638は、アナログモジュール103と抵抗646との間に接続される。スイッチ639は、アナログモジュール104と抵抗647との間に接続される。スイッチ640は、アナログモジュール105と抵抗648との間に接続される。スイッチ641は、アナログモジュール106と抵抗649との間に接続される。スイッチ642は、アナログモジュール107と抵抗650との間に接続される。スイッチ643は、アナログモジュール108と抵抗651との間に接続される。スイッチ644は、アナログモジュール109と抵抗652との間に接続される。スイッチ638~644は、スイッチ制御信号S63でオン、オフが制御される。例えば、スイッチ制御信号S63がハイレベルの場合、オン状態導通状態、スイッチ制御信号S63がロウレベルの場合、オフ状態遮断状態となる。抵抗222は、スイッチ214とノードN111との間に接続される。抵抗223は、スイッチ215とノードN111との間に接続される。抵抗224は、スイッチ216とノードN111との間に接続される。抵抗225は、スイッチ217とノードN111との間に接続される。抵抗226は、スイッチ218とノードN111との間に接続される。抵抗227は、スイッチ219とノードN111との間に接続される。抵抗228は、スイッチ220とノードN111との間に接続される。抵抗229は、スイッチ221とノードN111との間に接続される。尚、抵抗222~229はすべて同じ抵抗値である。抵抗646は、スイッチ638とノードN211との間に接続される。抵抗647は、スイッチ639とノードN211との間に接続される。抵抗648は、スイッチ640とノードN211との間に接続される。抵抗649は、スイッチ641とノードN212との間に接続される。抵抗650は、スイッチ642とノードN212との間に接続される。抵抗651は、スイッチ643とノードN212との間に接続される。抵抗652は、スイッチ644とノードN212との間に接続される。抵抗653は、基準電圧を入力する基準電圧入力端子とノードN211との間に接続される。抵抗654は、アンプ655の帰還抵抗である。抵抗654は、ノードN212とN213との間に接続される。尚、抵抗646~653はすべて同じ抵抗値である。可変抵抗230は、アンプ231の帰還抵抗である。可変抵抗230は、アンプ231の非反転入力端子ノードN111と、出力端子ノードN214との間に接続される。また、可変抵抗230は、デコーダ658からの利得切替信号S53に応じて抵抗値が調整される。例えば、利得切替信号S53がロウレベルのとき、帰還抵抗230の抵抗値を抵抗222の1倍とし、S53がハイレベルのとき、帰還抵抗230の抵抗値を抵抗222の1/7倍とする。なお、テストを行うアナログモジュール数をnn>2とすると帰還抵抗230は抵抗222の1倍と1/n-1倍の切替を行う構成にする。アンプ231は、反転入力端子がノードN111に接続され、非反転入力端子に基準電圧が入力される。そして、アンプ231は、演算結果を加算信号としてノードN214に出力する。なお、アンプ231、可変抵抗230、抵抗222~229とで加算回路を構成する。アンプ655は、反転入力端子がノードN212に接続され、非反転入力端子がノードN211に接続される。そして、アンプ655は、演算結果を減算信号としてノードN213に出力する。なお、アンプ655、抵抗646~654とで減算回路を構成する。スイッチ656は、ノードN214と、半導体集積装置200の出力端子との間に接続される。スイッチ657は、ノードN213と、半導体集積装置200の出力端子との間に接続される。半導体集積装置200の出力端子からは演算結果S51が出力される。次に、半導体集積装置200の動作について説明する。図7に、半導体集積装置200の動作フローチャートを示す。まず、図7に示すように、DCテスタ図5、図6において不図示で、アナログモジュール102~109を個別に順次テストし、DCゲイン特性ズレ品の除去、信号経路異常品の除去を行うと同時に測定値の取り込みを行い、取り込んだ測定値からアナログモジュール102~109間のDCゲインオフセットが大きい製品の除去を行うS201。次に、アナログ信号入力端子群213よりACテスタ112内部で同期されたアナログ信号を入力し、アナログモジュール102~109を並行して動作させるS202。次に、デコーダ658は、テスト選択信号S52に応じて、スイッチ制御信号S54、S55、S61~S63、及び、利得切替信号S53を出力する。このとき、スイッチ制御信号S61によりスイッチ214がオン導通、スイッチ制御信号S62によりスイッチ215~221がオフ遮断する。また、スイッチ制御信号S63によりスイッチ638~644がオフ遮断する。また、スイッチ選択信号S54によりスイッチ656がオン導通、スイッチ選択信号S55によりスイッチ657がオフ遮断する。また、利得切替信号S53に応じて、可変抵抗230の抵抗値が抵抗222の1倍となり、アンプ231の利得が1倍に設定される。よって、アナログモジュール102の出力のみが加減算回路535のアンプ231に入力され、スイッチ656を経由して半導体集積装置200の出力端子から演算結果S51として出力される。この演算結果S51をACテスタ112が取り込み開始するS203。演算結果S51が、予め設定される利得の規格範囲内出力期待値であればアナログモジュール102は良Passと判定されるS204YES。一方、規格範囲外であればアナログモジュール102は不良Failと判定されS204NO、半導体集積装置200は不良品判定されS210、テストを終了する。次に、デコーダ658は、テスト選択信号S52に応じて、スイッチ制御信号S61によりスイッチ214をオフ、スイッチ制御信号S62によりスイッチ215~221をオンにする。また、利得切替信号S13により可変抵抗230の抵抗値を抵抗222の1/7倍にし、アンプ231の利得を1/7倍に設定する。そして、アナログモジュール103~109の出力がアンプ230に入力され、アンプ230の出力がスイッチ656を経由し、演算結果S51として半導体集積装置200から出力される。この演算結果S51をACテスタ112が取り込み開始するS205。この演算結果S51が、予め設定される利得の規格範囲内出力期待値であればアナログモジュール103~109は良Passと判定されるS206YES。一方、規格範囲外であればアナログモジュール103~109のいずれかが不良Failと判定されS206NO、半導体集積装置200は不良品判定されS210、テストを終了する。次に、デコーダ658は、テスト選択信号S52に応じて、スイッチ制御信号S62によりスイッチ215~221をオフ、スイッチ制御信号S63によりスイッチ638~644をオンにする。また、スイッチ選択信号S54によりスイッチ656をオフ、スイッチ選択信号S55によりスイッチ657をオンにする。そして、基準電圧とアナログモジュール103~105の出力がアンプ655の非反転入力端子ノードN211、アナログモジュール106~109の出力がアンプ655の反転入力端子ノードN212に入力され、アンプ655の出力がスイッチ657を経由し、演算結果S51として半導体集積装置200から出力される。この演算結果S51をACテスタ112が取り込み開始するS207。この演算結果S51が、予め設定される利得の規格範囲内出力期待値であればアナログモジュール103~109は良Passと判定されるとS208YES、半導体集積装置200は良品判定されS209、テストを終了する。一方、規格範囲外であればアナログモジュール103~109のいずれかが不良Failと判定されS208NO、半導体集積装置200は不良品判定されS210、テストを終了する。次に、図8に半導体集積装置200の動作タイミングチャートを示す。なお、本例では、基準電圧を1.65V、アナログモジュール102~109が2倍の利得を持っているとする。また、アナログ信号入力端子群213からは1.75V~1.85V間で振幅するアナログ交流信号を入力するものとする。図8に示すように、まず、時刻t80において、アナログ信号入力端子群213よりACテスタ112内部で同期されたアナログ信号の入力を開始する。このことから、アナログモジュール102~109は、それぞれ1.85V~2.05V間で振幅する交流信号を出力する。次に、時刻t81~t82の期間において、スイッチ制御信号S61をロウレベルからハイレベルに立ち上げスイッチ214をオン状態とする。また、スイッチ選択信号S54、S55をそれぞれハイレベル、ロウレベルとし、スイッチ656、657をそれぞれオン状態、オフ状態とする。なお、スイッチ制御信号S62、S63はロウレベルを維持し、スイッチ215~221、638~644をオフ状態とする。利得切替信号S53もロウレベルを維持し、アンプ231の利得を1倍に設定する。そして、演算結果S51は、1.25V~1.45V間で振幅する交流信号が出力される。この演算結果S51をACテスタ112が取り込む。次に、時刻t82において、ACテスタ112は予め用意した利得の規格と取り込んだ演算結果S51とを比較してアナログモジュール102の良Pass/不良Failの判定を行う。判定後、スイッチ制御信号S61をハイレベルからロウレベルに立ち下げ、スイッチ制御信号S62をロウレベルからハイレベルに立ち上げる。この場合、スイッチ214がオフ状態、スイッチ215~221がオン状態となる。利得切替信号S53もロウレベルからハイレベルに立ち上げ、アンプ231の利得を1/7倍に設定する。時刻t82~t83の期間では、アナログモジュール102~109は並行して動作し、スイッチ215~221を通してアナログモジュール103~109の出力信号がアンプ231の反転入力端子に入力される。アンプ231は、アナログモジュール103~109の出力を加算、利得1/7倍のアナログ信号を、スイッチ656を経由して演算結果S51として出力する。そして、演算結果S51は、1.25V~1.45V間で振幅する交流信号が出力される。この演算結果S51をACテスタ112が取り込む。次に、時刻t83において、ACテスタ112は予め用意した利得の規格と取り込んだ演算結果S51とを比較してアナログモジュール103~109の加算信号の良Pass/不良Failの判定を行う。判定後、スイッチ制御信号S62をハイレベルからロウレベルに立ち下げ、スイッチ制御信号S63をロウレベルからハイレベルに立ち上げる。この場合、スイッチ215~221がオフ状態、スイッチ638~644がオン状態となる。時刻t83~t84の期間では、アナログモジュール102~109は並行して動作し、スイッチ638~640を通してアナログモジュール103~105の出力信号がアンプ655の非反転入力端子に入力、スイッチ641~644を通してアナログモジュール106~109の出力信号がアンプ655の反転入力端子に入力される。アンプ655は、アナログモジュール103~105の出力を加算した信号からアナログモジュール106~109の出力を加算した信号を減算し、スイッチ657を経由して演算結果S51として出力する。そして、演算結果S51は、1.25V~1.45V間で振幅する交流信号が出力される。この演算結果S51をACテスタ112が取り込む。次に、時刻t84において、ACテスタ112は予め用意した利得の規格と取り込んだ演算結果S51とを比較してアナログモジュール103~109の減算信号の良Pass/不良Failの判定を行い、テストを終了する。本実施の形態2では、実施の形態1に対して、アナログモジュールの数を増加しても不良検出精度を上げて試験を行うことができる。その理由としては、加減算回路535の減算回路アンプ655のプラス入力非反転入力側にアナログモジュールm個の信号、マイナス入力反転入力側にm1個の信号その逆でもよいを入力することができ、常にプラス入力とマイナス入力の差分1個分の演算結果を得ることができる。このため、正常な減算回路が出力する演算結果S51がアナログモジュール1本分の信号となることからアナログモジュールを個々に試験する場合と同じ規格での試験が可能となるからである。例えば、実施の形態1では、アナログモジュールの出力振幅が1Vで規格0.80V~1.20Vで出力振幅を試験する場合、2回目の試験図4の時刻t42~時刻t43の期間での加算回路の出力振幅はすべてのアナログモジュールが正常に動作している場合1Vになり良Passとなり、アナログモジュールの1個が故障していた場合は加算回路の出力振幅は0.67Vになり、確実に不良Failとなる。しかし、実施の形態2では、アナログモジュールの出力振幅が1Vで規格0.80V~1.20Vで出力振幅を試験する場合、2回目の試験図8の時刻t82~時刻t83の期間での加減算回路535の加算算出時の出力振幅はすべてのアナログモジュールが正常に動作している場合1Vになり良Passとなるが、アナログモジュールの1個が故障していた場合は加減算回路535の出力振幅は0.86Vとなり、不良モジュールが含まれているにもかかわらず良Passと判定してしまい不良検出できない可能性がある。ここで3回目の試験図8の時刻t83~時刻t84の期間で、加減算回路535の減算回路のプラス入力にアナログモジュール3個の出力を入力し、マイナス入力にアナログモジュール4個の出力を入力した場合、プラス入力の3個のうちの1個のアナログモジュールが故障した場合、加減算回路535の減算回路の出力は2V振幅のアナログ信号が出力しており不良Failとなり、またプラス入力の4個のうち1個アナログモジュールが故障した場合、出力は0V振幅となり不良Failと判定できる。ただし、複数のアナログモジュールに特性異常が存在して正常な信号からの変化量が加減算回路の減算回路のプラス入力とマイナス入力とに同等に割り振られ入力された場合は、この試験では検出不可能なので加減算回路による加算算出の試験も一緒に行うことが必要である。例えば、実施の形態2においてアナログモジュール出力振幅が1Vで規格0.80V~1.20Vで試験する場合、アナログモジュール103、106がそれぞれ故障しているものとすると、減算算出の試験図8の時刻t83~時刻t84の期間では2つの故障モジュールの出力信号が、プラス入力とマイナス入力にそれぞれ振り分けられてしまう。このため、演算結果S51は全部のアナログモジュールが正常な場合と同じ振幅1Vの信号が出力されるため不良検出できない。しかしながら、加算算出の試験図8の時刻t82~時刻t83の期間では2つのアナログモジュールが故障したことにより出力振幅が0.71Vとなり不良検出可能である。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態2では、加算算出の試験と減算算出の試験の順番を逆にしてもかまわない。