チップ領域、第1タップ領域、及び第2タップ領域を含むボードと、前記ボードのチップ領域に実装される複数の半導体チップと、前記第1タップ領域に配置され、前記複数の半導体チップに電気的信号を送受信する複数の第1タップと、前記第2タップ領域に配置され、前記複数の半導体チップに電気的信号を送受信する複数の第2タップと、を含み、前記第1タップ領域は第1厚を有し、一方向に延長され、前記第2タップ領域は前記第1タップ領域の下方に配置され、前記第1厚より小さい第2厚を有し、前記一方向に延長されることを特徴とする半導体モジュール。前記チップ領域が前記第1厚を有し、前記一方向に延長されることを特徴とする請求項1に記載の半導体モジュール。前記ボードは、第1垂直面を含む一面と、第2垂直面、前記第2垂直面の下方に配置される第3垂直面、並びに、前記第2及び第3垂直面を連結する水平面を有する他面と、を含み、前記第2垂直面が前記第3垂直面より突出されたことを特徴とする請求項1に記載の半導体モジュール。前記チップ領域、第1タップ領域及び第2タップ領域は前記ボードの他面に配置され、前記チップ領域は前記第2垂直面の上部領域であり、前記第1タップ領域は前記第2垂直面の下部領域であり、前記第2タップ領域は前記第3垂直面に配置されることを特徴とする請求項3に記載の半導体モジュール。前記チップ領域は前記第1厚より大きい第3厚を有し、前記一方向に延長されることを特徴とする請求項1に記載の半導体モジュール。前記ボードは、第1垂直面を含む一面と、第2垂直面、前記第2垂直面の下方に配置される第3垂直面、前記第3垂直面の下方に配置される第4垂直面、前記第2及び第3垂直面を連結する第1水平面、並びに、前記第3垂直面及び第4垂直面を連結する第2水平面を有する他面と、を含み、前記第2垂直面が前記第3垂直面より突出され、前記第3垂直面が前記第4垂直面より突出されたことを特徴とする請求項1に記載の半導体モジュール。前記チップ領域、第1タップ領域及び第2タップ領域は前記ボードの他面に配置され、前記チップ領域は第2垂直面に配置され、前記第1タップ領域は第3垂直面に配置され、前記第2タップ領域は第4垂直面に配置されることを特徴とする請求項6に記載の半導体モジュール。前記ボードは、第1垂直面、前記第1垂直面の下方に配置される第2垂直面、並びに、前記第1及び第2垂直面を連結する第1水平面を含む一面と、前記第1垂直面と対向する第3垂直面、前記第2垂直面と対向する第4垂直面、並びに、前記第3及び第4垂直面を連結する第2水平面を含む他面と、を含み、前記第1垂直面が前記第2垂直面より突出され、前記第3垂直面が前記第4垂直面より突出されたことを特徴とする請求項1に記載の半導体モジュール。前記チップ領域、第1タップ領域、及び第2タップ領域は前記ボードの両面に配置され、前記チップ領域は前記第1垂直面の上部領域と前記第3垂直面の上部領域とであり、前記第1タップ領域は前記第1垂直面の下部領域と前記第3垂直面の下部領域とであり、前記第2タップ領域は前記第2及び第4垂直面に配置されることを特徴とする請求項8に記載の半導体モジュール。前記ボードは、第1垂直面、前記第1垂直面の下方に配置される第2垂直面、前記第2垂直面の下方に配置される第3垂直面、前記第1及び第2垂直面を連結する第1水平面、並びに、前記第2及び第3垂直面を連結する第2水平面を含む一面と、前記第1垂直面と対向する第4垂直面、前記第2垂直面と対向する第5垂直面、前記第3垂直面と対向する第6垂直面、前記第4及び第5垂直面を連結する第3水平面、並びに、前記第5及び第6垂直面を連結する第4水平面を含む他面と、を含み、前記第1垂直面が前記第2垂直面より突出され、前記第2垂直面が前記第3垂直面より突出され、前記第4垂直面が前記第5垂直面より突出され、前記第5垂直面が前記第6垂直面より突出されることを特徴とする請求項1に記載の半導体モジュール。本発明が解決しようとする一課題は、メモリ素子を含む半導体チップのサイズを維持しながら、複数のタップ間のピッチを減少することなく、タップの数量を増加した半導体モジュールを提供することである。本発明が解決しようとする他の課題は、前記半導体モジュールを含む半導体装置を提供することである。本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されない他の課題は下の記載から当業者に明確に理解できるであろう。上記の課題を解決するためになされた本発明の概念に基づく一実施形態による半導体ジュールは、チップ領域、第1タップ領域、及び第2タップ領域を含むボードと、前記ボードのチップ領域に実装される複数の半導体チップと、前記第1タップ領域に配置され、前記複数の半導体チップに電気的信号を送受信する複数の第1タップと、前記第2タップ領域に配置され、前記複数の半導体チップに電気的信号を送受信する複数の第2タップと、を含み、前記第1タップ領域は第1厚を有し、一方向に延長され、前記第2タップ領域は前記第1タップ領域の下方に配置され、前記第1厚より狭い第2厚を有し、前記一方向に延長される。本発明の一実施形態によると、前記チップ領域が前記第1厚を有し、前記一方向に延長できる。本発明の他の実施形態によると、前記ボードは、第1垂直面を含む一面と、第2垂直面、前記第2垂直面の下方に配置される第3垂直面、並びに、前記第2及び第3垂直面を連結する水平面を有する他面と、を含み、前記第2垂直面が前記第3垂直面より突出され得る。本発明のその他の実施形態によると、前記チップ領域、第1タップ領域及び第2タップ領域は前記ボードの他面に配置され、前記チップ領域は前記第2垂直面の上部領域であり、前記第1タップ領域は前記第2垂直面の下部領域であり、前記第2タップ領域は前記第3垂直面に配置できる。本発明のその他の実施形態によると、前記チップは前記第1厚より大きい第3厚を有し、前記一方向に延長できる。本発明のその他の実施形態によると、前記ボードは、第1垂直面を含む一面と、第2垂直面、前記第2垂直面の下方に配置される第3垂直面、前記第3垂直面の下方に配置される第4垂直面、前記第2及び第3垂直面を連結する第1水平面、並びに、前記第3垂直面及び第4垂直面を連結する第2水平面を有する他面と、を含み、前記第2垂直面が前記第3垂直面より突出され、前記第3垂直面が前記第4垂直面より突出され得る。本発明のその他の実施形態によれば、前記チップ領域、第1タップ領域及び第2タップ領域は前記ボードの他面に配置され、前記チップ領域は第2垂直面に配置され、前記第1タップ領域は第3垂直面に配置され、前記第2タップ領域は第4垂直面に配置できる。本発明のその他の実施形態によれば、前記ボードは、第1垂直面、前記第1垂直面の下方に配置される第2垂直面、前記第1及び第2垂直面を連結する第1水平面を含む一面と、前記第1垂直面と対向する第3垂直面、前記第2垂直面と対向する第4垂直面、並びに、前記第3及び第4垂直面を連結第2水平面を含む他面と、を含み、前記第1垂直面が前記第2垂直面より突出され、前記第3垂直面が前記第4垂直面より突出され得る。本発明のその他の実施形態によれば、前記チップ領域、第1タップ領域、及び第2タップ領域は前記ボードの両面に配置され、前記チップ領域は前記第1垂直面の上部領域と前記第3垂直面の上部領域とであり、前記第1タップ領域は前記第1垂直面の下部領域と前記第3垂直面の下部領域とであり、前記第2タップ領域は前記第2及び第4垂直面に配置できる。本発明のその他の実施形態によると、第1垂直面、前記第1垂直面の下方に配置される第2垂直面、前記第2垂直面の下方に配置される第3垂直面、前記第1及び第2垂直面を連結する第1水平面、並びに、前記第2及び第3垂直面を連結する第2水平面を含む一面と、前記第1垂直面と対向する第4垂直面、前記第2垂直面と対向する第5垂直面、前記第3垂直面と対向する第6垂直面、前記第4及び第5垂直面を連結する第3水平面、並びに、前記第5及び第6垂直面を連結する第4水平面を含む他面と、を含み、前記第1垂直面が前記第2垂直面より突出され、前記第2垂直面が前記第3垂直面より突出され、前記第4垂直面が前記第5垂直面より突出され、前記第5垂直面が前記第6垂直面より突出され得る。本発明の概念による実施形態によれば、半導体モジュールのボードに複数のタップを複数のストリング構造にして配置することによって、タップ間の短絡等の問題を防止できる。また、複数のタップを含む半導体モジュールは、特に、メモリモジュールの集積度向上に好適に適用できる。さらに、半導体モジュールのボード構造で、第1タップ領域より第2タップ領域の厚さが実質的に小さいこともあり得る。また、半導体モジュールが挿入されるソケットの内部構造は下部が突出、狭い下部空間を限定していることもあり得る。このように半導体モジュール及びソケットの内部構造が互に相補的な構造を有することによって、半導体モジュールをソケットに挿入する時に、半導体モジュールに加える挿入力insertionforceを減少させることができる。また、半導体モジュールの下部の厚さが小さいことによって、ソケットの内部に挿入される際に半導体モジュールが損傷されることを防止することができる。以上に述べた、本発明の課題、特徴、及び長所は、添付した図面と関連した以下の望ましい実施形態を通じて容易に理解できるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は開示した内容が徹底且つ完全になり得るように、そして当業者に本発明の思想を十分に伝達するために提供するものである。本明細書で、所定の構成要素が異なる構成要素の上にあると言及される場合にそれは他の構成要素の上に直接形成される場合か、又はそれらの間に第3の構成要素が介在する場合のいずれかを意味する。また、図面において、構成要素の厚さなどは技術的内容の効果的な説明のために誇張してある場合がある。本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び/又は平面図を参考にして説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張してある場合がある。従って、製造技術及び/又は許容誤差等によって例示図の形態が変形できる。従って、本発明の実施形態は図示した特定形態に制限されることでなく製造工程によって生成される形態の変化も含む。例えば、直角に図示した蝕刻領域は実際には丸まった、即ち所定の曲率を有する形態であり得る。従って、図面で示した領域は概略的な属性を有し、図面で示した領域の模様は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。本明細書の多様な実施形態で第1、第2、第3等の用語が多様な構成要素を説明するために使われるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は単にいずれかの構成要素を他の構成要素と区別するために使われる。ここに説明し例示する実施形態はその相補的な実施形態等も含む。本明細書で使われた用語は実施形態を説明するためであり、本発明を制限するものではない。本明細書で、単数型は特に明言しない限り複数型も含む。明細書で使われる‘含む’は、言及した構成要素の存在を特定するが、1つ以上の他の構成要素の存在、又は追加を排除しない。以下、図面を参照して、本発明の実施形態に対して詳細に説明する。半導体装置_第1実施形態図1は本実施形態による半導体装置を説明するための斜視図であり、図2は図1に示した半導体装置の半導体モジュールを説明するための部分斜視図であり、図3は図1に示した半導体装置のソケットを説明するための部分斜視図であり、図4は本実施形態による半導体装置を説明するための図1のI-I’断面図である。図1乃至図4を参照すれば、半導体装置10は、半導体モジュール100と、半導体モジュール100が挿入可能なソケット120とを含む。半導体モジュール100は、ボード101、複数の半導体チップ108、複数の第1タップ110及び複数の第2タップ112を含む。ボード101は第1水平方向に延長された長方形の平板形状を有する。例えば、ボード101は印刷回路基板PCBである。印刷回路基板の回路114は複数の半導体チップ108を複数の第1タップ110及び複数の第2タップ112に電気的に連結する。ボード101の一面は他面と対向して配置される。本発明のいくつかの実施形態によれば、ボード101の一面は第1垂直面V1を含み、ボード101の他面は第2垂直面V2と、第2垂直面V2の下方に配置された第3垂直面V3を含む。第2垂直面V2は第3垂直面V3よりも突出して第1垂直面V1から離隔している。ボード101の第2及び第3垂直面V2、V3の間は第1水平面H1によって連結される。ボード101はチップ領域102、第1タップ領域104及び第2タップ領域106を含む。チップ領域102及び第1タップ領域104は同一の第1厚W1を有し、第1水平方向に延長される。第2タップ領域106は第1厚W1と相異なる第2厚W2を有し、第1水平方向に延長される。第2厚W2は第1厚W1より実質的に小さい。この時、第1厚W1は第1垂直面V1及び第2垂直面V2の間の幅であり、第2厚W2は第1垂直面V1及び第3垂直面V3の間の幅である。本発明のいくつかの実施形態によれば、チップ領域102、第1タップ領域104及び第2タップ領域106は基板の一面に配置される。チップ領域102は第2垂直面V2の上部領域であり、第1タップ領域104は第2垂直面V2の下部領域であり、第2タップ領域106は第3垂直面V3に配置される。複数の第1タップ110は第1タップ領域104に配置される。本発明の一実施形態によれば、複数の第1タップ110は第1水平方向に互に離隔されて配列される。ここで、第1水平方向に互いに離隔して配列された第1タップ110の配列構造をストリング配列stringarray構造と称する。複数の第1タップ110は、外部から複数の半導体チップ108に又は複数の半導体チップ108から外部に電気的信号を送受信できる。第1タップ110の一側はソケット120の複数の第1ソケットピン124と電気的に連結され、他側はボード101の回路114と電気的に連結される。複数の第1タップ110は複数の第1ソケットピン124と直接的に接触し、ボード101の回路114とは直接的又は間接的に連結される。第2タップ112は第2タップ領域106に配置される。本発明の一実施形態によれば、複数の第2タップ112は第1水平方向に互いに離隔して配列される。第2タップ112は第1タップ110の配列構造と実質的に同一の構造を有して配置される。第1タップ110がストリング配列構造である場合、第2タップ112もストリング配列構造を有し得る。第2タップ112は、外部から半導体チップ108に、又は複数の半導体チップ108から外部に電気的信号を送受信できる。第2タップ112の一面はソケット120の複数の第2ソケットピン126と電気的に連結され、他面はボード101の複数の回路114と電気的に連結される。複数の第1タップ110は複数の第1ソケットピン124と直接的に接触し、ボード101の複数の回路114とは直接的又は間接的に連結される。本発明のいくつかの実施形態によれば、第2タップ領域106の第2厚がチップ領域102又は第1タップ領域104の第1厚より実質的に小さいので、第2タップ領域106に配置された複数の第2タップ112がボード101の回路と直接的に連結され得る。特に、複数の第2タップ112と直接的に連結される複数の回路114は接地電位回路に適用し得る。本実施形態では、複数の第1タップ110及び複数の第2タップ112を有する半導体モジュール100を例示的に説明したが、本発明は半導体モジュール100のタップ構造を2つのストリング配列を有するタップ構造に限定しない。例えば、複数のタップのサイズを縮小して複数のストリング配列を有する複数のタップを複数の第2タップ112の下方にさらに配置できる。この時、ボード101の厚さもストリング配列の数量に依存して下部になるほど小さくなる。ソケット120は本体122と、本体122の内側に配列された複数の第1ソケットピン124と、複数の第1ソケットピン124の下部に配列された複数の第2ソケットピン126を含む。本体122は半導体モジュール100の構造に対応する構造を有する。特に、半導体モジュール100をソケット120内に挿入した場合に備えて、本体122の内部構造は半導体モジュール100の外部構造に対応する構造を有する。本体122は半導体モジュール100の出し入れが可能な構造を有する。例えば、上部が開放された中空部を有する直方体構造を有する。本体122の中空部の最大の深さ垂直方向の大きさh2はボード101の第1タップ領域104及び第2タップ領域106の総高さh1と実質的に同一であるか、或いは実質的に大きい。本体122内側の一面は本体122内側の他面と対向して配置される。本体122内側の一面は第4垂直面V4を含む。本体122の内側の他面は第5垂直面V5と、第5垂直面V5の下方に配置される第6垂直面V6と、第5及び第6垂直面V5、V6の間を連結する第2水平面H2を含む。また、第6垂直面V6は第5垂直面V5より突出する。第4垂直面V4と第5垂直面V5との間に限定される本体122の中空部の上部空間は第3幅W3を有し、第4垂直面V4と第6垂直面V6との間に限定される本体122の中空部の下部空間は第4幅W4を有する。この時、第6垂直面V6が第5垂直V5面より突出しているので、第3幅W3は第4幅W4より実質的に大きい。また、第3幅W3は第1厚W1よりも、第4幅W4は第2厚W2よりも、各々、僅かに大きいが実質的に同一である。複数の第1ソケットピン124は第5垂直面V5に配置され、複数の第1タップ110に対応する配列構造を有する。本発明のいくつかの実施形態によれば、複数の第1ソケットピン124は第1水平方向に互いに離隔して配列される。例えば、複数の第1ソケットピン124は等間隔に離隔配置され、その離隔距離は複数の第1タップ110間の離隔距離と実質的に同一である。複数の第2ソケットピン126は第6垂直面V6に配置され、複数の第2タップ112に対応する配列構造を有する。本発明のいくつかの実施形態によれば、複数の第2ソケットピン126は第1水平方向に互いに離隔配列される。例えば、複数の第2ソケットピン126は等間隔に離隔配置され、その離隔距離は複数の第2タップ112間の離隔距離と実質的に同一である。また、複数の第2ソケットピン126は複数の第1ソケットピン124の配列構造と実質的に同一の配列構造を有する。本発明のいくつかの実施形態によれば、各々の第2ソケットピン126は第1ソケットピン124と実質的に同一の構造及びサイズを有する。上述したように、半導体モジュール100がソケット120の内に挿入されるとき、複数の第1ソケットピン124は複数の第1タップ110と、複数の第2ソケットピン126は複数の第2タップ112と各々電気的に連結される。例えば、複数の第1ソケットピン124が複数の第1タップ110と各々接触し、複数の第2ソケットピン126は複数の第2タップ112と各々接触する。それと同時に、半導体モジュール100は、第1、第2ソケットピン124、126の弾性により、ソケット120内で弾持される。本発明の実施形態によれば、半導体モジュール100のボード101に複数のタップを複数のストリング構造に配置することによって、タップの間の短絡等の問題を防止しながらより多数のタップを配置できる。また、このように多数のタップを含む半導体モジュール100は、集積度をより向上したメモリ装置に適用できる。さらに、半導体モジュール100のボード101の構造において、第1タップ領域104の厚さよりも第2タップ領域106の厚さが実質的に小さい。また、半導体モジュール100が挿入されるソケット120の内部構造は、下部の第6垂直面V6が上部の5垂直面V5より内側に向かって突出して、ソケット120の中空部の下部空間を限定している。このように半導体モジュール100及びソケット120の内部構造が互いに相補的な構造を有することによって、半導体モジュール100をソケット120に挿入する際の、半導体モジュール100に加圧される挿入力を減少できる。また、半導体モジュール100の下部の厚さが小さいので、ソケット120内部に挿入される際の半導体モジュール100の損傷を防止できる。半導体装置_第2実施形態図5は本実施形態による半導体装置を説明するための図1のI-I’断面図である。図1及び図5を参照すれば、半導体装置10は、半導体モジュール100及びソケット130を含む。半導体モジュール100は、ボード101、複数の半導体チップ108、複数の第1タップ110及び複数の第2タップ112を含む。本実施形態で、ソケット130の構造を除外した半導体モジュール100及びソケット130に関する詳細な説明は、第1実施形態の半導体モジュール100及びソケット120に関する詳細な説明と実質的に同一であるので省略する。図5を参照すれば、ソケット130は上部が開放された中空部を有する直方体構造の本体132、複数の第1ソケットピン134、及び複数の第2ソケットピン136を含む。本体132内側の一面は本体132内側の他面と対向して配置される。本体132内側の一面は第4垂直面V4を含み、内側の他面は第5垂直面V5を含む。かくして本体132は第4垂直面V4及び第5垂直面V5に限定され、上方が開いた中空部を有し、該中空部空間は一定の幅を有する。本体132内側の第5垂直面V5の上部には複数の第1ソケットピン134が配置され、本体132内側の第5垂直面V5の下部には複数の第2ソケットピン136が配置される。本発明のいくつかの実施形態によれば、各々の第1ソケットピン134は各々の第2ソケットピン136と同様の構造を有し、第1ソケットピン134のサイズS1は第2ソケットピン136のサイズS2より実質的に小さい。上記第1実施形態で、図1乃至図4を参照して説明したソケット120の場合、第6垂直面V6が第5垂直面V5よりも内側に向かって突出した構造を有し、第1ソケットピン124と第2ソケットピン126のサイズは同一である。一方、本第2実施形態ではソケット130の内側は突出した構造を有しないけれども、第2ソケットピン136が第1ソケットピン134と相異なるサイズを有することによって、第1実施形態のソケット120の構造に対応する特徴を発現できる。半導体装置_第3実施形態図6は本実施形態による半導体装置を説明するための斜視図であり、図7は図6に示した半導体装置の半導体モジュールを説明するための部分斜視図であり、図8は本実施形態の一変形例による半導体装置を説明するための図6のII-II’断面図であり、図9は本実施形態の他の変形例による半導体装置を説明するための図6のII-II’断面図である。図6乃至図8又は、図6、図7、及び図9を参照すれば、半導体装置20は、半導体モジュール200及びソケット120又は、130を含む。半導体モジュール200は、ボード201、複数の半導体チップ208、複数の第1タップ210及び複数の第2タップ212を含む。本実施形態でボードの構造を除外した半導体モジュール200及びソケット120又は、130に関する詳細な説明は、第1実施形態及び第2実施形態の半導体モジュール100及びソケット120又は、130に関する詳細な説明と実質的に同一であるので省略する。ボード201の一面は他面と対向して配置される。本発明のいくつかの実施形態によれば、ボード201の一面は第1垂直面V1を含み、ボード201の他面は第2垂直面V2と、第2垂直面V2の下方に配置される第3垂直面V3と、第3垂直面V3の下方に配置される第4垂直面V4を含む。また、ボード201の他面には第2及び第3垂直面V2、V3の間を連結する第1水平面H1と、第3及び第4垂直面V3、V4の間を連結する第2水平面H2をさらに含む。また、ボード201は第1厚W1を有し、第1水平方向に延長するチップ領域202と、第1厚W1より実質的に小さい第2厚W2を有し、第1水平方向に延長する第1タップ領域204と、第2厚W2より小さい第3厚W3を有し、第1水平方向に延長する第2タップ領域206を含む。チップ領域202の下方に第1タップ領域204が配置され、第1タップ領域204の下方に第2タップ領域206が配置される。本発明のいくつかの実施形態によれば、チップ領域202は第2垂直面V2に配置され、第1タップ領域204は第3垂直面V3に配置され、第2タップ領域206は第4垂直面V4に配置される。本実施形態では図1乃至図4の第1実施形態と比較するとき、ボード201の構造が変更される。特に、チップ領域202の構造が変更されるが、チップ領域202の構造変更はソケット構造に影響を及ぼさない。従って、一変形実施形態によれば、ソケット構造は図8に示したように第1実施形態のソケット120構造と実質的に同一である。他の変形実施形態によれば、ソケット構造は図9に示したように第2実施形態のソケット130構造と実質的に同一である。半導体装置_第4実施形態図10は本実施形態による半導体装置を説明するための斜視図であり、図11は図10に示した半導体装置の半導体モジュールを説明するための部分斜視図であり、図12は図10に示した半導体装置のソケットを説明するための部分斜視図であり、図13は本実施形態による半導体装置を説明するための図10のIII-III’断面図である。図10乃至図13を参照すれば、半導体装置30は、半導体モジュール300及びソケット320を含む。半導体モジュール300は、ボード301、複数の半導体チップ308、複数の第1タップ310及び複数の第2タップ312を含む。本実施形態でボード301及びソケット320の構造を除外した半導体モジュール300及びソケット320に関する詳細な説明は、図1乃至図4の第1実施形態の半導体モジュール100及びソケット120に関する詳細な説明と実質的に同一であるので省略する。ボード301の一面は他面と対向して配置される。本発明がいくつかの実施形態によれば、ボード301の一面は第1垂直面V1と、第1垂直面V1の下方に配置される第2垂直面V2を含む。また、ボード301の一面は第1及び第2垂直面V1、V2を連結する第1水平面H1をさらに含む。ボード301の他面は第1垂直面V1と対向する第3垂直面V3と、第2垂直面V2と対向する第4垂直面V4を含む。また、ボード301の他面は第3及び第4垂直面V3、V4を連結する第2水平面H2をさらに含む。この時、第2水平面H2は第1水平面H1と実質的に同一の高さに配置される。また、ボード301はチップ領域302と、第1厚W1を有し、第1水平方向に延長する第1タップ領域304と、第1厚W1と相異なる第2厚W2を有し、第1水平方向に延長する第2タップ領域306を含む。ここで、第1厚W1は第1及び第3垂直面V1、V3間の距離であり、第2厚W2は第2及び第4垂直面V2、V4間の距離である。チップ領域302、第1タップ領域304、及び第2タップ領域306はボード301の両面に配置される。より詳細に説明すれば、チップ領域302は第1垂直面V1の上部領域及び第3垂直面V3の上部領域である。第1タップ領域304は第1垂直面V1の下部領域及び第3垂直面V3の下部領域である。第2タップ領域306は第2及び第4垂直面V2、V4である。複数の半導体チップ308はボード301のチップ領域302に配置される。ここで、ボード301の第1垂直面V1の上部領域に配置された複数の半導体チップ308と、ボード301の第3垂直面V3の上部領域に配置された複数の半導体チップ308は互いに対応する位置に配列される。また、複数の半導体チップ308は第1水平方向に互いに離隔して配列される。例えば、複数の半導体チップ308は等間隔に離隔して配列される。複数の第1タップ310はボード301の第1タップ領域304に配置される。第1タップ領域304は第1垂直面V1の下部領域及び第3垂直面V3の下部領域である。ボード301の第1垂直面V1の下部領域に配置された複数の第1タップ310と、ボード301の第3垂直面V3の下部領域に配置された複数の第1タップ310は互いに対応する位置に配列される。また、複数の第1タップ310は第1水平方向に互いに離隔して配列される。例えば、複数の第1タップ310は等間隔に離隔して配列される。複数の第2タップ312はボード301の第2タップ領域306に配置される。第2タップ領域306は第2垂直面V2及び第4垂直面V4に配置される。ボード301の第2垂直面V2に配置された複数の第2タップ312と、ボード301の第4垂直面V4に配置された複数の第2タップ312は互いに対応する位置に配列される。また、複数の第2タップ312は第1水平方向に互いに離隔して配列される。例えば、複数の第2タップ312は等間隔に離隔して配列される。図12を参照すれば、ソケット320は上部が開放された中空部を有する直方体構造の本体322と、本体322内側に配列された複数の第1ソケットピン324と、複数の第1ソケットピン324下部に配列された複数の第2ソケットピン326を含む。本体322の内側の一面は他面と対向して配置される。本発明がいくつかの実施形態によれば、本体322の内側の一面は第5垂直面V5と、第5垂直面V5の下方に配置される第6垂直面V6を含む。第6垂直面V6は第5垂直面V5より内側に向かって突出配置される。また、本体322内側の一面は第5及び第6垂直面V5、V6の間を連結する第3水平面H3をさらに含む。本体322の内側の他面は第5垂直面V5と対向する第7垂直面V7と、第6垂直面V6と対向する第8垂直面V8を含む。第8垂直面V8は第7垂直面V7より内側に向かって突出配置される。また、本体322内側の他面は第7及び第8垂直面V7、V8の間を連結する第4水平面H4をさらに含む。第4水平面H4は第3水平面H3と実質的に同一の高さに配置される。本体322内側の第5垂直面V5及び第7垂直面V7によって限定される上部空間の幅は第3幅W3を有する。本体322内側の第6垂直面V6及び第8垂直面V8によって限定される下部空間は第4幅W4を有する。第6垂直面V6は第5垂直面V5よりも内側に向かって突出し、第8垂直面V8は第7垂直面V7よりも内側に向かって突出しているので、第4幅W4は第3幅W3よりも実質的に小さい。かくして本体322は、一方を第5垂直面V5、第3水平面H3、及び第6垂直面V6により限定され、他方を第7垂直面V7、第4水平面H4、及び第8垂直面V8により限定され、上方が開いた中空部を有し、該中空部の幅は上部では第3幅W3、下部では第4幅W4を有する。複数の第1ソケットピン324は第5垂直面V5及び第6垂直面V6に配置される。複数の第2ソケットピン326は第7垂直面V7及び第8垂直面V8に配置される。この時、各々の第1ソケットピン324は各々の第2ソケットピン326の構造及び大きさと実質的に同一であり得る。ボード301がソケット320に挿入されるとき、複数の第1ソケットピン324は複数の第1タップ310と各々接触し、複数の第2ソケットピン326は複数の第2タップ312と各々接触する。本実施形態の半導体装置は、図1乃至図4に示した第1実施形態の半導体装置と比較した場合、ボード301の両面に複数の半導体チップ308、複数の第1タップ310及び複数の第2タップ312が配置される点と、ソケット320の内側両面に複数の第1ソケットピン324及び複数の第2ソケットピン326が配置される点とを除外すると、実質的に同一である。従って、半導体装置全体のサイズが実質的に同一であっても、本実施形態によれば、半導体チップ数、タップ数、及びソケットピン数を倍増できる。従って、集積度を倍に向上した半導体装置30を提供できる。本実施例では、半導体チップ308を搭載するチップ領域302をボード301の両面、第1垂直面V1と第3垂直面V3に設定したが、上記第1乃至第3実施形態に述べたように、半導体チップを一方の面にのみ搭載すれば、タップ及びソケットピンのピッチを実質的に倍増でき、タップ間の短絡を抑制できる。半導体装置_第5実施形態図14は本実施形態による半導体装置を説明するための図10のIII-III’断面図である。図10乃至図12及び図14を参照すれば、半導体装置30は、半導体モジュール300及びソケット330を含む。半導体モジュール300は、ボード301、複数の半導体チップ308、複数の第1タップ310及び複数の第2タップ312を含む。本実施形態でソケット330の構造を除外した半導体モジュール300及びソケット330に対する詳細な説明は、第4実施形態の半導体モジュール300及びソケット320の詳細な説明と実質的に同一であるので省略する。ソケット330は上部が開放された中空部を有する直方体構造の本体332と、本体332の内側に配列された複数の第1ソケットピン334と、複数の第1ソケットピン334の下方に配列された複数の第2ソケットピン336を含む。本体332内側の一面は本体332の内側の他面と対向して配置される。本体332内側の一面は第5垂直面V5を含み、他面は第6垂直面V6を含む。本体332内側は第5垂直面V5及び第6垂直面V6に限定される空間を有し、該空間は実質的に均一の幅を有する。複数の第1ソケットピン334は本体332内側の第5垂直面V5の上部領域及び第6垂直面V6の上部領域に対向して配置される。また、複数の第2ソケットピン336は本体332内側第5垂直面V5の下部領域及び第6垂直面V6の下部領域に対向して配置される。本発明のいくつかの実施形態によれば、各々の第1ソケットピン334は各々の第2ソケットピン336と同一の構造を有するが、第1ソケットピン334の大きさS1が第2ソケットピン336の大きさS2より実質的に小さい。本実施形態のソケットに対する説明は、本体332の内側の両側に複数のソケットピンが対向して配置される点を除外すれば、図5の実施形態2で説明されたソケット130構造と実質的に同一である。従って、本実施形態による半導体装置全体のサイズが実質的に同一であっても、本実施形態によれば、半導体チップ数、タップ数、及びソケットピン数を倍増できる。従って、集積度を倍に向上した半導体装置30を提供できる。半導体装置_第6実施形態図15は本実施形態による半導体装置を説明するための斜視図であり、図16は本実施形態による半導体装置の半導体モジュールを説明するための部分斜視図であり、図17及び図18は各々、本実施形態の一変形例及び他の変形例による半導体装置を説明するための図15のIV-IV’断面図である。図15及び図16を参照すれば、半導体装置40は、半導体モジュール400及びソケット320又は、330を含む。半導体モジュール400は、ボード401、複数の半導体チップ408、複数の第1タップ410及び複数の第2タップ412を含む。本実施形態でボード401の構造を除外した半導体モジュール400及びソケット320又は、330に関する詳細な説明は、図10乃至図13の第4実施形態と、図14の第5実施形態の半導体モジュール300及びソケット320又は、330の詳細な説明と実質的に同一であるので省略する。ボード401の一面は他面と対向して配置される。本発明のいくつかの実施形態によれば、ボード401の一面は第1垂直面V1と、第1垂直面V1の下方に配置される第2垂直面V2と、第2垂直面V2の下方に配置される第3垂直面V3を含む。ボード401の一面は第1及び第2垂直面V1、V2の間を連結する第1水平面H1と、第2及び第3垂直面V2、V3の間を連結する第2水平面H2をさらに含む。ボード401の他面は第1垂直面V1と対向する第4垂直面V4と、第2垂直面V2と対向する第5垂直面V5と、第3垂直面V3と対向する第6垂直面V6を含む。ボード401の他面は第4及び第5垂直面V4、V5の間を連結する第3水平面H3と、第5及び第6垂直面V5、V6の間を連結する第4水平面H4をさらに含む。この時、第3水平面H3は第1水平面H1と実質的に同一の高さに配置され、第4水平面H4は第2水平面H2と実質的に同一の高さに配置される。また、ボード401は第1厚W1を有し、第1水平方向に延長するチップ領域402と、第1厚W1より実質的に小さい第2厚W2を有し、第1水平方向に延長する第1タップ領域404と、第2厚W2より小さい第3厚W3を有し、第1水平方向に延長する第2タップ領域406と、を含む。本発明のいくつかの実施形態によれば、チップ領域402、第1タップ領域404及び第2タップ領域406はボード401の両面に配置される。より詳細に説明すれば、チップ領域402は第1垂直面V1及び第4垂直面V4に配置され、第1タップ領域404は第2垂直面V2及び第5垂直面V5に配置され、第2タップ領域406は第3垂直面V3及び第6垂直面V6に配置される。本実施形態を、図10乃至図13の第4実施形態、及び図10乃至図12、及び図14の第5実施形態と比較するとき、ボード401の構造が変更される。特に、チップ領域402の構造が変更されるが、チップ領域402の構造変更はソケット構造に影響を及ばない。従って、本実施形態の一変形例によれば、ソケット構造は図13に示したように第4実施形態のソケット320構造と実質的に同一である。また、本実施形態の他の変形例によれば、ソケット構造は図14に示したように第5実施形態のソケット330構造と実質的に同一である。以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的な思想や必須的な特徴を変更しないで他の具体的な形態でも実施できることを理解できるであろう。従って、以上で説明した実施形態は全ての面で例示的であって限定的ではないと理解されなければならない。