複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第2の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ及び前記第2のトランジスタのオフ電流が1aA/μm以下である表示装置。複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ及び前記第2のトランジスタのオフ電流が1aA/μm以下である表示装置。複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第2の配線と電気的に接続され、前記第3のトランジスタの第1の端子は、第4の配線と電気的に接続され、前記第3のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのゲートは、前記第4の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ乃至前記第3のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ乃至前記第3のトランジスタのオフ電流が1aA/μm以下である表示装置。複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第2の配線と電気的に接続され、前記第3のトランジスタの第1の端子は、前記第3の配線と電気的に接続され、前記第3のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのゲートは、第4の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ乃至前記第3のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ乃至前記第3のトランジスタのオフ電流が1aA/μm以下である表示装置。複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第2の配線と電気的に接続され、前記第3のトランジスタの第1の端子は、第4の配線と電気的に接続され、前記第3のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのゲートは、前記第4の配線と電気的に接続され、前記第4のトランジスタの第1の端子は、前記第3の配線と電気的に接続され、前記第4のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記第4のトランジスタのゲートは、第5の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ乃至前記第4のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ乃至前記第4のトランジスタのオフ電流が1aA/μm以下である表示装置。請求項1乃至請求項5のいずれか一項に記載の表示装置と、前記表示装置の画像を操作する操作スイッチとを具備する電子機器。従来の技術では、プルダウントランジスタがオン状態とオフ状態とを繰り返すためには、プルダウントランジスタの導通状態を制御するための回路が必要となる。そのため、半導体装置の回路規模の縮小には限界があった。また、プルアップトランジスタのゲートと接続される全てのトランジスタがオフ状態になっても、該トランジスタのオフ電流により、プルアップトランジスタのゲートが保持する電荷は、時間と共に失われていた。そのため、ゲートドライバ回路等の半導体装置の駆動周波数を低くすることが困難であった。また、半導体装置が動作することができる駆動周波数の範囲が狭くなっていた。その結果、半導体装置の駆動能力の向上に限界があった。上記問題点に鑑み、本発明の一態様は、半導体装置の回路規模を縮小することを課題の一とする。また、本発明の一態様は、半導体装置の駆動能力の向上を図ることを課題の一とする。なお、本発明の一態様は、上述した課題のすべてを解決する必要はないものとする。上述した課題は、当該プルアップトランジスタ又は当該プルダウントランジスタとして酸化物半導体によりチャネル領域が形成されるトランジスタを適用することによって解決できる。なお、当該酸化物半導体は、電子供与体ドナーとなる不純物水素又は水などを徹底的に除去することにより高純度化された酸化物半導体である。当該酸化物半導体は、2.0eV以上、好ましくは2.5eV以上、より好ましくは3.0eV以上のバンドギャップを有する。そのため、当該酸化物半導体によりチャネル領域が形成されるトランジスタでは、衝突イオン化ならびにアバランシェ降伏が起きにくい。つまり、酸化物半導体中のキャリア電子は、容易に高速化されない。したがって、酸化物半導体によりチャネル領域が形成されるトランジスタでは、キャリア電子のゲート絶縁層への注入に起因するトランジスタのしきい値電圧の変動いわゆる、ホットキャリア劣化を抑制することができる。また、当該酸化物半導体によりチャネル領域が形成されるトランジスタでは、キャリアが極めて少ない。そのため、チャネル幅1μm当たりのオフ電流を1aA1×10-18A以下とすることが可能であるこれを1aA/μmと表す。すなわち、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第2の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ及び前記第2のトランジスタのオフ電流が1aA/μm以下である表示装置である。また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ及び前記第2のトランジスタのオフ電流が1aA/μm以下である表示装置である。また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第2の配線と電気的に接続され、前記第3のトランジスタの第1の端子は、第4の配線と電気的に接続され、前記第3のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのゲートは、前記第4の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ乃至前記第3のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ乃至前記第3のトランジスタのオフ電流が1aA/μm以下である表示装置である。また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第2の配線と電気的に接続され、前記第3のトランジスタの第1の端子は、前記第3の配線と電気的に接続され、前記第3のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのゲートは、第4の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ乃至前記第3のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ乃至前記第3のトランジスタのオフ電流が1aA/μm以下である表示装置である。また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、インバータ回路とを有し、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第2のトランジスタの第1の端子は、第3の配線と電気的に接続され、前記第2のトランジスタの第2の端子は、前記第2の配線と電気的に接続され、前記第3のトランジスタの第1の端子は、第4の配線と電気的に接続され、前記第3のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのゲートは、前記第4の配線と電気的に接続され、前記第4のトランジスタの第1の端子は、前記第3の配線と電気的に接続され、前記第4のトランジスタの第2の端子は、前記第1のトランジスタのゲートと電気的に接続され、前記第4のトランジスタのゲートは、第5の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第1のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第2のトランジスタのゲートと電気的に接続され、前記第1のトランジスタ乃至前記第4のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第1のトランジスタ乃至前記第4のトランジスタのオフ電流が1aA/μm以下である表示装置である。また、上記の表示装置と、前記表示装置の画像を操作する操作スイッチとを具備する電子機器も本発明の一態様である。本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。本明細書等において、第1、第2、第3などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第1、第2、第3などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、第1のを第2の又は第3のなどと置き換えることが可能である。本発明の一態様は、酸化物半導体によりチャネル領域が形成されるトランジスタをプルダウントランジスタとして適用する。これにより、当該プルダウントランジスタにおけるホットキャリア劣化を抑制することができる。そのため、プルダウントランジスタとして機能するトランジスタの個数を低減することができる。また、これに付随して、プルダウントランジスタのスイッチングを制御するための回路の規模を低減することができる。その結果、当該プルダウントランジスタを有する半導体装置の回路規模を縮小することができる。また、本発明の一態様は、プルアップトランジスタのゲートを、酸化物半導体によりチャネル領域が形成されるトランジスタのスイッチングによって浮遊状態とする。これにより、当該プルアップトランジスタのゲートが保持する電荷を長期間に渡って保持することができる。そのため、当該プルアップトランジスタを有する半導体装置の駆動周波数を低くすることできる。また、半導体装置が動作することができる駆動周波数の範囲を広くすることができる。その結果、半導体装置の駆動能力の向上を図ることができる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。参照する図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。実施の形態1本実施の形態では、本発明の一態様である表示装置に係わる回路について説明する。図1Aは、トランジスタ101、トランジスタ102、トランジスタ103、トランジスタ104、トランジスタ105及び回路200を有する回路の構成例を示す。図1Aに示す回路を構成するトランジスタは、Nチャネル型とする。Nチャネル型のトランジスタは、ゲートとソースとの間の電位差が閾値電圧よりも大きい場合に、オン状態になるトランジスタである。なお、図1Aに示す回路を構成するトランジスタの半導体層としては、酸化物半導体を用いることができる。この酸化物半導体は、水素濃度が十分に低減されて高純度化され、キャリア密度が十分に小さい、真性i型または実質的に真性i型にされたものであるとよい。これにより、トランジスタのS値の低減を図ることができる。トランジスタのオフ電流を小さくすることができる。トランジスタの耐圧の向上を図ることができる。トランジスタの温度特性の向上を図ることができる。トランジスタの劣化を抑制することができる。具体的には、トランジスタの閾値電圧のシフト量を低減することができる。なお、一部のトランジスタの半導体層として上記酸化物半導体を用い、それ以外のトランジスタの半導体層として上記酸化物半導体以外の半導体例えばシリコン非晶質シリコン、微結晶シリコン又は多結晶シリコン等、有機半導体などを用いることができる。ただし、少なくともソース又はドレインがトランジスタ101のゲートと接続されるトランジスタの半導体層としては、上記酸化物半導体を用いる。図1Aに示す回路の接続関係について説明する。トランジスタ101の第1の端子は、配線111と接続される。トランジスタ101の第2の端子は、配線112と接続される。トランジスタ102の第1の端子は、配線113と接続される。トランジスタ102の第2の端子は、配線112と接続される。トランジスタ103の第1の端子は、配線113と接続される。トランジスタ103の第2の端子は、トランジスタ101のゲートと接続される。トランジスタ103のゲートは、トランジスタ102のゲートと接続される。トランジスタ104の第1の端子は、配線114と接続される。トランジスタ104の第2の端子は、トランジスタ101のゲートと接続される。トランジスタ104のゲートは、配線114と接続される。トランジスタ105の第1の端子は、配線113と接続される。トランジスタ105の第2の端子は、トランジスタ101のゲートと接続される。トランジスタ105のゲートは、配線115と接続される。回路200の入力端子は、トランジスタ101のゲートと接続される。回路200の出力端子は、トランジスタ102のゲートと接続される。なお、トランジスタ101のゲートをノード11と示し、トランジスタ102のゲートをノード12と示す。なお、回路200は、その構成に応じて、任意の配線又は任意のノードと接続することができる。例えば、回路200は、配線111、配線112、配線113、配線114、配線115、ノード11及びノード12の中の1つ以上と接続することが可能である。なお、トランジスタのソース及びドレインは、トランジスタの構造や動作条件等によって替わるため、いずれがソース又はドレインであるかを特定することが困難である。そこで、本書類においては、ソース及びドレインの一方を第1の端子、ソース及びドレインの他方を第2の端子と表記し、区別することとする。回路200の構成の一例について、図1Bを参照して説明する。回路200は、トランジスタ201、トランジスタ202、トランジスタ203及びトランジスタ204を有する。トランジスタ201の第1の端子は、配線116と接続される。トランジスタ201の第2の端子は、ノード12と接続される。トランジスタ202の第1の端子は、配線113と接続される。トランジスタ202の第2の端子は、ノード12と接続される。トランジスタ202のゲートは、ノード11と接続される。トランジスタ203の第1の端子は、配線116と接続される。トランジスタ203の第2の端子は、トランジスタ201のゲートと接続される。トランジスタ203のゲートは、配線116と接続される。トランジスタ204の第1の端子は、配線113と接続される。トランジスタ204の第2の端子は、トランジスタ201のゲートと接続される。トランジスタ204のゲートは、ノード11と接続される。配線111には、クロック信号が入力される。配線112には、本実施の形態の回路の出力信号が入力される。配線113には、電圧V2が供給される。配線114には、スタートパルスが入力される。配線115には、リセット信号が入力される。配線116には、電圧V1が供給される。ここで、配線111、配線112、配線114及び配線115に入力される信号のHレベルの電位を便宜上電位V1とし、配線111、配線112、配線114及び配線115に入力される信号のLレベルの電位を便宜上電位V2とする。配線111は、コントローラ等の外部回路から本実施の形態の回路に、クロック信号等の信号を伝達するための配線であり、信号線又はクロック信号線としての機能を有する。配線112は、画素回路又はデマルチプレクサ等の回路に本実施の形態の回路の出力信号を伝達するための配線であり、信号線又はゲート信号線としての機能を有する。配線113は、電源回路等の外部回路から本実施の形態の回路に、電圧V2等の電源電圧を供給するための配線であり、電源線、負電源線又はグラウンド線としての機能を有する。配線114は、タイミングコントローラ等の外部回路又は別の回路から本実施の形態の回路に、スタート信号を伝達するための配線であり、信号線としての機能を有する。配線115は、タイミングコントローラ等の外部回路又は別の回路から本実施の形態の回路に、リセット信号を伝達するための配線であり、信号線としての機能を有する。配線116は、電源回路等の外部回路から本実施の形態の回路に、電圧V1等の電源電圧を供給するための配線であり、電源線又は正電源線としての機能を有する。トランジスタ101は、配線111と配線112との導通状態を制御するスイッチとしての機能を有する。また、トランジスタ101は、第2の端子とゲートとの容量結合により、ノード11の電位を上昇させるタイミングを制御する機能を有する。トランジスタ102は、配線113と配線112との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ103は、配線113とノード11との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ104は、配線114とノード11との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ104は、入力端子が配線114と接続され、出力端子がノード11と接続されたダイオードとしての機能を有する。トランジスタ105は、配線113とノード11との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ201は、配線116とノード12との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ201は、第2の端子とゲートとの容量結合により、ノード21の電位を上昇させるタイミングを制御する機能を有する。トランジスタ202は、配線113とノード12との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ203は、配線116とのノード12との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ203は、入力端子が配線116と接続され、出力端子がノード21と接続されたダイオードとしての機能を有する。トランジスタ204は、配線113とノード21との間の導通状態を制御するスイッチとしての機能を有する。回路200は、ノード12の電位を制御し、トランジスタ102及びトランジスタ103の導通状態を制御する制御回路としての機能を有する。また、回路200は、ノード11の電位を反転してノード12に出力するインバータ回路としての機能を有する。次に、図1A及び図1Bに示す回路の動作の例について、図2Aに示すタイミングチャートを参照して説明する。ここでは、図1Bに示す回路を例にして説明する。図2Aに示すタイミングチャートは、期間A、期間B、期間C、及び期間Dを有する。期間Aでは、配線111の電位電位V111と示すはV2になり、配線114の電位電位V114と示すはV1になり、配線115の電位電位V115と示すはV2になる。これにより、トランジスタ104はオン状態になり、配線114とノード11とは導通状態になる。トランジスタ105はオフ状態になる。このとき、回路200は、ノード12の電位電位V12と示すをV2にする。これにより、トランジスタ102はオフ状態になり、配線113と配線112とは非導通状態になる。トランジスタ103はオフ状態になり、配線113とノード11とは非導通状態になる。よって、ノード11には配線114の電位が供給され、ノード11の電位電位V11と示すは上昇し始める。やがて、ノード11の電位は、V2Vth101Vth101はトランジスタ101の閾値電圧よりも高くなる。これにより、トランジスタ101はオン状態になり、配線111と配線112とは導通状態になる。よって、配線112には配線111の電位が供給され、配線112の電位電位V112と示すはV2と等しくなる図2B参照。その後、ノード11の電位は、さらに上昇を続ける。やがて、ノード11の電位は、V1-Vth104Vth104はトランジスタ104の閾値電圧に到達する。これにより、トランジスタ104はオフ状態になり、配線114とノード11とは非導通状態になる。よって、ノード11は浮遊状態になり、ノード11の電位はV1-Vth104V1-Vth104は、V2Vth101よりも高い値と等しい値を維持する図3A参照。期間Bでは、配線111の電位はV1になり、配線114の電位はV2になり、配線115の電位はV2のままである。これにより、トランジスタ104はオフ状態のままであり、配線114とノード11とは非導通状態のままである。トランジスタ105はオフ状態のままであり、配線113とノード11とは非導通状態のままである。このとき、回路200は、ノード12の電位をV2と等しいままにする。これにより、トランジスタ102はオフ状態のままであり、配線113と配線112とは非導通状態のままである。トランジスタ103はオフ状態のままであり、配線113とノード11とは非導通状態のままである。よって、ノード11は浮遊状態のままであるため、ノード11の電位はV1-Vth104と等しい値のままである。これにより、トランジスタ101はオン状態のままであり、配線111と配線112とは導通状態のままである。このとき、配線111の電位はV1になる。そのため、配線112の電位は上昇し始める。すると、ノード11は浮遊状態なので、ノード11の電位は、トランジスタ101のゲートと第2の端子との間の寄生容量により上昇し始める。最終的には、ノード11の電位は、V1Vth101VaVaは正の電位まで到達する。これにより、配線112の電位はV1と等しい値まで上昇することができる図3B参照。このような動作をブートストラップ動作という。期間Cでは、配線111の電位はV2になり、配線114の電位はV2のままであり、配線115の電位はV1になる。これにより、トランジスタ104はオフ状態のままであり、配線114とノード11とは非導通状態のままである。トランジスタ105はオン状態になり、配線113とノード11とは導通状態になる。よって、ノード11には配線113の電位が供給され、ノード11の電位はV2と等しくなる。これにより、トランジスタ101はオフ状態になり、配線111と配線112とは非導通状態になる。このとき、回路200は、ノード12の電位をV1と等しくする。これにより、トランジスタ102はオン状態になり、配線113と配線112とは導通状態になる。トランジスタ103はオン状態になり、配線113とノード11とは導通状態になる。よって、配線112には配線113の電位が供給されるので、配線112の電位はV2になる図4A参照。期間Dでは、配線111の電位はV1とV2とを順番に繰り返し、配線114の電位はV2のままであり、配線115の電位はV2になる。これにより、トランジスタ104はオフ状態のままであり、配線114とノード11とは非導通状態のままである。トランジスタ105はオフ状態になり、配線113とノード11とは非導通状態になる。このとき、回路200は、ノード12の電位をV1のままにする。これにより、トランジスタ102はオン状態のままであり、配線113と配線112とは導通状態のままである。トランジスタ103はオン状態のままであり、配線113とノード11とは導通状態のままである。よって、ノード11には、配線113の電位が供給されるままであるため、ノード11の電位はV2のままである。これにより、トランジスタ101はオフ状態のままであるため、配線111と配線112とは非導通状態のままである。よって、配線112には配線113の電位が供給されるままであるため、配線112の電位はV2のままである図4B参照。次に、回路200の動作について具体的に説明する。例えば、ノード11の電位が、V2Vth202Vth202はトランジスタ202の閾値電圧以上であり、且つV2Vth204Vth204はトランジスタ204の閾値電圧以上であるとする。これにより、トランジスタ202はオン状態になり、配線113とノード12とは導通状態になる。トランジスタ204はオン状態になり、配線113とノード21とは導通状態になる。このとき、トランジスタ203はオン状態になり、配線116とノード21とは導通状態になる。よって、ノード21には、配線116の電位と配線113の電位とが供給され、ノード21の電位電位V21と示すは、V2よりも高く、V1よりも低い電位になる。このノード21の電位は、トランジスタ203の電流供給能力例えばチャネル長、チャネル幅、移動度などと、トランジスタ204の電流供給能力とによって決まる。ここでは、ノード21の電位は、V2Vth201Vth201はトランジスタ201の閾値電圧よりも低い値とする。これにより、トランジスタ201はオフ状態になり、配線116とノード12とは非導通状態になる。よって、ノード12には配線113の電位が供給され、ノード12の電位はV2と等しくなる例えば期間A及び期間B。一方、例えば、ノード11の電位が、V2Vth202未満であり、且つV2Vth204未満であるとする。これにより、トランジスタ202はオフ状態になり、配線113とノード12とは非導通状態になる。トランジスタ204はオフ状態になり、配線113とノード21とは非導通状態になる。このとき、トランジスタ203はオン状態になり、配線116とノード21とは導通状態になる。よって、ノード21には配線116の電位が供給され、ノード21の電位は上昇する。そして、ノード21の電位は、最終的にはV1Vth201VbVbは正の電位になる。これにより、トランジスタ201はオン状態になり、配線116とノード12とは導通状態になる。よって、ノード12には配線116の電位が供給され、ノード12の電位はV1になる例えば期間C及び期間D。以上のように、図1A及び図1Bに示す回路は、ブートストラップ動作を用いることにより、配線112の電位を配線111の電位と等しい値とすることができる。さらに、期間Bにおいて、トランジスタ101のゲートとソースとの間の電位差Vgsを大きくすることができるので、V112の立ち上がり時間を短くすることができる。なお、従来の技術では、トランジスタのS値は大きいものであった。そのため、配線114の電位がV1になってから、トランジスタ104がオン状態になるまでの時間が長くなっていた。また、期間Aを長くする必要があるため、駆動周波数を高くすることが困難であった。また、V112の立ち上がり時間が長くなっていた出力信号の立ち上がり時間が長くなっていた。また、配線112に接続できる負荷が小さくなっていた。また、トランジスタ101のチャネル幅が大きくなっていた。また、レイアウト面積が大きくなっていた。これに対し、本実施の形態では、トランジスタのS値は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ104のS値が小さいことにより、配線114の電位がV1になってから、トランジスタ104がオン状態になるまでの時間を短くすることができる。そのため、期間Aの時間を短くすることができる。これにより、駆動周波数の向上を図ることができる。別の例として、トランジスタ101のS値が小さいことにより、V112の立ち上がり時間を短くすることができる。また、配線112に大きい負荷を接続しても、該負荷を駆動することができる。また、トランジスタ101のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。なお、従来の技術では、トランジスタのオフ電流は大きいものであった。そのため、時間の経過と共にノード11から失われる電荷の量が多かった。また、ノード11の電位が低下していた。また、ノード11の電位をトランジスタ101がオン状態になる電位以上に維持できる時間が短くなっていた。また、駆動周波数を低くすることが困難であった。また、動作することができる駆動周波数の範囲が狭くなっていた。これに対し、本実施の形態では、トランジスタのオフ電流は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ103、トランジスタ104及びトランジスタ105のオフ電流が小さいことにより、ノード11から失われる電荷の量を少なくすることができる。そのため、ノード11の電位の低下を抑制することができる。つまり、ノード11の電位をトランジスタ101がオン状態になる電位以上に維持できる時間を、長くすることができる。これにより、駆動周波数を低くすることができるので、動作することができる駆動周波数の範囲を広くすることができる。なお、従来の技術では、トランジスタは劣化しやすく、トランジスタの閾値電圧のシフト量が大きかった。そのため、トランジスタがオン状態とオフ状態とを繰り返すように駆動していた。また、2つのトランジスタを並列に接続し、これらの2つのトランジスタを交互にオン状態にしていた。また、トランジスタの導通状態を制御するための回路が複雑になっていた。また、トランジスタの数が増えていた。また、トランジスタの劣化を抑制するために、トランジスタのチャネル幅を大きくする必要があった。また、トランジスタの劣化を抑制するために、トランジスタのチャネル長を大きくする必要があった。また、レイアウト面積が大きくなっていた。これに対し、本実施の形態では、トランジスタの閾値電圧のシフト量は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ102及びトランジスタ103の閾値電圧のシフト量が小さいことにより、これらのトランジスタがオン状態になる時間を長くすることができる。そのため、トランジスタ102及びトランジスタ103の導通状態を制御する回路を簡単にすることができる。これにより、トランジスタの数を減らすことができるので、レイアウト面積を小さくすることができる。また、トランジスタ102及びトランジスタ103の閾値電圧のシフト量が小さいことにより、これらのトランジスタのチャネル幅又はチャネル長を小さくすることができる。これにより、レイアウト面積を小さくすることができる。また、トランジスタの閾値電圧のシフト量が小さいことにより、動作することが可能な時間を長くすることができる。本発明の一態様である表示装置に係わる回路は、図1A及び図1Bに示す回路に限定されず、他にも様々な構成の回路を用いることができる。その一例について以下に説明する。例えば、図1A、図1Bに示す回路において、図5Aに示すように、回路200の入力端子は、配線112と接続することが可能である。具体的には、トランジスタ202のゲートは配線112と接続し、トランジスタ204のゲートは配線112と接続することが可能である。なお、図5Aは、図1Aに示す回路において、回路200の入力端子が配線112と接続される場合の構成を示す図である。別の例として、図1A、図1B及び図5Aに示す回路において、図5Bに示すように、トランジスタ103の第1の端子は、配線112と接続し、トランジスタ103のゲートは、配線111と接続することが可能である。こうすれば、トランジスタ103がオンになる時間を短くすることができるため、トランジスタ103の劣化を抑制することができる。また、期間Bにおいて、ノード11の電位が高くなり過ぎることを防止することができるため、ノード11と電気的に接続されたトランジスタ例えば、トランジスタ101、トランジスタ104、トランジスタ105又は回路200を構成するトランジスタ等の破壊の防止又は劣化の抑制等を図ることができる。なお、図5Bは、図1Aに示す回路において、トランジスタ103の第1の端子が、配線112と接続され、トランジスタ103のゲートが、配線111と接続される場合の構成を示す図である。別の例として、図1A、図1B、図5A及び図5Bに示す回路において、図5Cに示すように、トランジスタ104の第1の端子は、配線116と接続することが可能である。なお、図5Cは、図1Aに示す回路において、トランジスタ104の第1の端子が、配線116と接続される場合の構成を示す図である。図1A、図1B、図5A、図5B及び図5Cに示す回路には、トランジスタ又は容量素子等の様々な素子を設けることができる。その一例について以下に説明する。例えば、図1A、図1B、図5A、図5B及び図5Cに示す回路において、図6Aに示すように、第1の端子が配線113と接続され、第2の端子が配線112と接続され、ゲートが配線115と接続されるトランジスタ121を設けることが可能である。トランジスタ121は、期間Cにおいてオン状態になり、配線113の電位が配線112に供給される。よって、V112の立ち下がり時間を短くすることができる。なお、図6Aは、図1Aに示す回路にトランジスタ121を設ける場合の構成を示す図である。別の例として、図1A、図1B、図5A、図5B、図5C及び図6Aに示す回路において、図6Bに示すように、第1の端子が配線113と接続され、第2の端子がノード12と接続され、ゲートが配線114と接続されるトランジスタ122を設けることが可能である。トランジスタ122は、期間Aにおいてオン状態になり、配線113の電位がノード12に供給される。これにより、期間Aにおいて、V12の立ち下がり時間を短くすることができ、トランジスタ103がオフ状態になるタイミングを早くすることができる。よって、ノード11の電位がV1-Vth104に到達するタイミングを早くすることができるため、期間Aを短くすることができる。その結果、駆動周波数を高くすることができる。なお、図6Bは、図1Aに示す回路にトランジスタ122を設ける場合の構成を示す図である。別の例として、図1A、図1B、図5A、図5B、図5C、図6A及び図6Bに示す回路において、図6Cに示すように、第1の端子が配線116と接続され、第2の端子がノード12と接続され、ゲートが配線115と接続されるトランジスタ123を設けることが可能である。トランジスタ123は、期間Cにおいてオン状態になり、配線116の電位がノード12に供給される。これにより、期間Cにおいて、V12の立ち上がり時間を短くすることができる。そのため、トランジスタ102及びトランジスタ103がオン状態になるタイミングを早くすることができる。その結果、配線113の電位が配線112に供給されるタイミングを早くすることができるため、V112の立ち下がり時間を短くすることができる。なお、図6Cは、図1Aに示す回路にトランジスタ123を設ける場合の構成を示す図である。別の例として、図1A、図1B、図5A、図5B、図5C、図6A、図6B及び図6Cに示す回路において、図7Aに示すように、第1の端子が配線111と接続され、第2の端子が配線117と接続され、ゲートがノード11と接続されるトランジスタ124と、第1の端子が配線113と接続され、第2の端子が配線117と接続され、ゲートがノード12と接続されるトランジスタ125とを設けることが可能である。これにより、配線117の電位を、配線112の電位が変化するタイミングと等しいタイミングで変化させることができる。例えば、配線112及び配線117の一方を負荷と接続し、配線112及び配線117の他方を別の回路と接続するとよい。なお、トランジスタ125を省略することが可能である。なお、図7Aは、図1Aに示す回路にトランジスタ124及びトランジスタ125を設ける場合の構成を示す図である。別の例として、図1A、図1B、図5A、図5B、図5C、図6A、図6B、図6C及び図7Aに示す回路において、図7Bに示すように、トランジスタ101のゲートと第2の端子との間に容量素子126を設けることが可能である。なお、トランジスタ124のゲートと第2の端子との間にも、容量素子126を設けることが可能である。なお、図7Bは、図1Aに示す回路に容量素子126を設ける場合の構成を示す図である。回路200は、図1Bに示す構成に限定されず、他にも様々な構成とすることができる。別の構成の一例について説明する。例えば、図8Aに示すように、トランジスタ201とトランジスタ202とを省略することが可能である。なお、図8Aに示す回路200において、図8Bに示すように、トランジスタ203のゲートは、ノード12と接続することが可能である。また、図8Aに示す回路200において、図8Cに示すように、トランジスタ203のゲートは、配線118と接続することが可能である。配線118には、配線111に入力される信号の反転信号反転クロック信号、又は配線111に入力される信号とは位相がずれた例えば180°、90°、45°など位相がずれた信号が入力されるとする。そのため、配線118は、信号線、クロック信号線又は反転クロック信号線としての機能を有するとする。ただし、回路200が有する機能を実現できれば、回路200は、前述する構成に限定されない。上記の回路には、図2Aに示すタイミングチャートに限定されず、他にも様々なタイミングチャートを用いることができる。その一例について説明する。例えば、図9Aに示すように、配線111に入力される信号は、非平衡であることが可能である。これにより、期間Cにおいて、配線111の電位がV2になるタイミングよりも、配線115の電位がV1になるタイミングを遅くすることができるため、V112の立ち下がり時間を短くすることができる。別の例として、図9Bに示すように、配線111に入力する信号は、多相のクロック信号とすることが可能である。これにより、消費電力の削減を図ることができる。なお、図9Bは、配線111に4相のクロック信号を入力する場合のタイミングチャートの一例を示す図である。トランジスタ101のW/LW:チャネル幅、L:チャネル長比は、トランジスタ102、トランジスタ103、トランジスタ104、トランジスタ105のW/L比よりも大きいことが好ましい。特に、トランジスタ101のW/L比は、トランジスタ104のW/L比の1.5倍以上、10倍以下であることが好ましい。より好ましくは、1.8倍以上、7倍以下である。さらに好ましくは、2倍以上、4倍以下である。また、トランジスタ102のW/L比は、トランジスタ103のW/L比よりも大きいことが好ましい。なぜなら、トランジスタ102の負荷例えば配線112よりも、トランジスタ103の負荷例えばノード11の方が小さいからである。特に、トランジスタ102のW/L比は、トランジスタ103のW/L比の1.5倍以上、8倍以下であることが好ましい。より好ましくは、2倍以上、6倍以下である。さらに好ましくは、2倍以上、5倍以下である。また、トランジスタ102のチャネル長及びトランジスタ103のチャネル長の少なくとも1つは、トランジスタ105のチャネル長よりも大きいことが好ましい。特に、トランジスタ102のチャネル長及びトランジスタ103のチャネル長の少なくとも1つは、トランジスタ105のチャネル長の1倍より大きく、4倍以下であることが好ましい。より好ましくは、1.3倍以上、3倍以下である。さらに好ましくは、1.8倍以上、2.5倍以下である。配線111の配線幅は、トランジスタ101のチャネル幅、トランジスタ102のチャネル幅及びトランジスタ104のチャネル幅の少なくとも1つよりも小さいことが好ましい。また、配線111の配線幅は、配線116の少なくとも一部の配線幅よりも大きい部分を含むことが好ましい。本実施の形態で説明される回路として、以下の構成を本発明の一態様として含む。トランジスタ101と、トランジスタ102と、回路200を有する半導体装置図10A参照。トランジスタ101と、トランジスタ103と、回路200を有する半導体装置図10B参照。トランジスタ101と、トランジスタ102と、トランジスタ103と、回路200を有する半導体装置図10C参照。トランジスタ101と、トランジスタ102と、トランジスタ104と、回路200を有する半導体装置図10D参照。実施の形態2本実施の形態では、本発明の一態様である表示装置に係わるシフトレジスタ回路について説明する。本実施の形態のシフトレジスタ回路は、実施の形態1で説明される回路を含むことができる。また、本実施の形態のシフトレジスタ回路は、ゲートドライバ回路及び/又はソースドライバ回路等の表示装置の駆動回路に用いることができる。図11は、NNは自然数個の回路301回路301_1乃至301_Nと示すを有するシフトレジスタ回路の構成例を示す図である。回路301としては、実施の形態1で説明される回路を用いることができる。図11は、回路301として図1Aに示す回路が用いられる場合の例を示す。図11に示すシフトレジスタ回路の接続関係について説明する。回路301_iiは2以上N-1未満の自然数の接続関係を例にして説明する。回路301_iは、配線311_i、配線311_i-1、配線311_i1、配線312及び配線313の一方、及び配線314と接続される。具体的には、回路301_iにおいて、配線112は配線311_iと接続され、配線114は配線311_i-1と接続され、配線115は配線311_i1と接続され、配線111は配線312及び配線313の一方と接続され、配線113は配線314と接続される。なお、回路301_iにおいて、配線111が配線312と接続される場合、回路301_i1及び回路301_i-1において、配線111は配線313と接続される。なお、回路301_1は、配線114が配線315と接続されるところが回路301_iと異なる。また、回路301_Nは、配線115がダミー回路回路301_Dと示すの出力端子と接続されるところが回路301_iと異なる。なお、回路301_Dとしては、回路301と同様の構成を用いることが可能であるし、回路301の構成の一部を用いることが可能である。図11に示すシフトレジスタ回路の動作について、図12に示すタイミングチャートを参照して説明する。回路301_iの動作を例にして説明する。まず、配線311_i-1の電位電位V311_i-1と示すがV1になる。すると、回路301_iは、実施の形態1において説明した期間Aにおける動作を行い、配線311_iの電位電位V311_iと示すはV2になる。その後、配線312の電位電位V312と示す及び配線313の電位電位V313と示すが反転する。すると、回路301_iは、実施の形態1において説明した期間Bにおける動作を行い、配線311_iの電位はV1になる。その後、配線312の電位及び配線313の電位が反転し、配線311_i1の電位電位V311_i1と示すがV1になる。すると、回路301_iは、実施の形態1において説明した期間Cにおける動作を行い、配線311_iの電位はV2になる。その後、回路301_iは、再び配線311_i-1の電位がV1になるまで、実施の形態1において説明した期間Dにおける動作を行い、配線311_iの電位はV2のままである。ただし、回路301_1は、配線315の電位電位V315と示すがV1になると、期間Aにおける動作を行うところが回路301_iと異なる。また、回路301_Nは、回路301_Dの出力信号がV1になると、期間Cにおける動作を行うところが回路301_iと異なる。以上のように、配線311_1の電位電位V311_1と示すから配線311_Nの電位電位V311_Nと示すを順にV1にすることができる。そして、実施の形態1で説明される回路により構成されることにより、図11に示すシフトレジスタ回路は、実施の形態1で説明される回路と同様のメリットを得ることができる。配線311配線311_1から配線311_Nのうちの一つには、シフトレジスタ回路の出力信号が入力される。配線312には、クロック信号が入力される。配線313には、配線312に入力されるクロック信号とは位相が異なるクロック信号、又は配線312に入力されるクロック信号の反転信号が入力される。配線314には、電圧V2が供給される。配線315には、スタート信号が入力される。配線311は、画素回路又はデマルチプレクサ等の回路にシフトレジスタ回路の出力信号を伝達するための配線であり、信号線又はゲート信号線としての機能を有する。配線312及び配線313は、コントローラ等の外部回路から本実施の形態のシフトレジスタ回路に、クロック信号等の信号を伝達するための配線であり、信号線又はクロック信号線としての機能を有する。配線314は、電源回路等の外部回路から本実施の形態のシフトレジスタ回路に、電圧V2等の電源電圧を供給するための配線であり、電源線、負電源線又はグラウンド線としての機能を有する。配線315は、コントローラ等の外部回路から本実施の形態のシフトレジスタ回路に、スタート信号を伝達するための配線であり、信号線としての機能を有する。実施の形態3本実施の形態では、実施の形態1又は2で説明される回路を構成するトランジスタの一例について説明する。具体的には、チャネル領域が酸化物半導体によって形成されるトランジスタの構造及び作製工程の一例について説明する。酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、若しくはSn-Al-Zn-O系酸化物半導体、又は二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-O系酸化物半導体、Sn-O系酸化物半導体、若しくはZn-O系酸化物半導体などの酸化物半導体を用いることができる。また、上記酸化物半導体にSiO2を添加した酸化物半導体でもよい。また、酸化物半導体は、InMO3ZnOmm>0、且つmは自然数でないで表記される物質を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。InMO3ZnOmm>0、且つmは自然数でないで表記される構造の酸化物半導体のうち、MとしてGaを含む構造の酸化物半導体を、In-Ga-Zn-O酸化物半導体とよび、その薄膜をIn-Ga-Zn-O系膜ともよぶこととする。また、本明細書でいうIn-Ga-Zn-Oで表記される酸化物半導体材料は、InGaO3ZnOmm>0、且つmは自然数でないであり、mが自然数でないことは、ICP-MS分析や、RBS分析を用いて確認することができる。チャネル領域が酸化物半導体によって形成されるトランジスタの作製方法の一形態を、図13を参照して説明する。図13A乃至Dは、トランジスタの断面構造の一例を示す図である。図13Dに示すトランジスタ410は、チャネルエッチ型と呼ばれるボトムゲート構造の一つである。また、図13Dには、シングルゲート構造のトランジスタを示すが、必要に応じて、チャネル領域を複数有するマルチゲート構造のトランジスタとすることができる。以下、図13A乃至Dを用い、基板400上にトランジスタ410を作製する工程を説明する。まず、絶縁表面を有する基板400上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層411を形成する。絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。また、後の加熱処理の温度が高い場合には、歪み点が730°C以上のガラス基板を用いると良い。下地膜となる絶縁膜を基板400とゲート電極層411の間に設けてもよい。下地膜は、基板400からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。また、ゲート電極層411は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。次いで、ゲート電極層411上にゲート絶縁層402を形成する。ゲート絶縁層402は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、若しくは酸化アルミニウム層を単層で又は積層して形成することができる。また、ゲート絶縁層として酸化ハフニウムHfOx、酸化タンタルTaOx等のHigh-k材料を用いることもできる。ゲート絶縁層402の膜厚は、100nm以上500nm以下とし、積層の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁層上に膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とする。本実施の形態では、ゲート絶縁層402としてプラズマCVD法により膜厚100nm以下の酸化窒化シリコン層を形成する。また、ゲート絶縁層402として、高密度プラズマ装置を用い、酸化窒化珪素層の形成を行ってもよい。ここで高密度プラズマ装置は、1×1011/cm3以上のプラズマ密度を達成できる装置を指している。例えば、3kW~6kWのマイクロ波電力を印加してプラズマを発生させて、絶縁層の成膜を行う。高密度プラズマ装置により得られた絶縁層は、一定した厚さの膜形成ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁層は、薄い膜の厚みを精密に制御することができる。高密度プラズマ装置により得られる絶縁層は、従来の平行平板型のPCVD装置で得られる絶縁層とは膜質が大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合において、平行平板型のPCVD装置で得られる絶縁層の10以上または20以上エッチング速度が遅く、高密度プラズマ装置で得られる絶縁層は緻密な層と言える。なお、後の工程でi型化又は実質的にi型化される酸化物半導体高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層GIは、高品質化が要求される。従ってμ波2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層が密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できることが重要である。次いで、ゲート絶縁層402上に、膜厚2nm以上200nm以下の酸化物半導体膜430を形成する。酸化物半導体膜430は、In-Ga-Zn-O系やIn-Zn-O系などの酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜430として、In-Ga-Zn-O系酸化物半導体ターゲットを用いてスパッタ法により成膜する。この段階での断面図が図13Aに相当する。また、酸化物半導体膜430は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガス代表的にはアルゴン及び酸素の混合雰囲気下においてスパッタ法により形成することができる。ここでは、In、Ga、及びZnを含む金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:1[mol数比]を用いて、基板とターゲットの間との距離を100mm、圧力0.2Pa、直流DC電源0.5kW、アルゴン及び酸素アルゴン:酸素=30sccm:20sccm、酸素流量比率40雰囲気下で成膜する。なお、パルス直流DC電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるために好ましい。In-Ga-Zn-O系膜の膜厚は、5nm以上200nm以下とする。本実施の形態では、酸化物半導体膜として、In-Ga-Zn-O系金属酸化物ターゲットを用いてスパッタ法により膜厚20nmのIn-Ga-Zn-O系膜を成膜する。次いで、酸化物半導体膜430を第2のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第1の加熱処理の温度は、400°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層431を得る図13B参照。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnnealing装置、LRTALampRapidThermalAnnealing装置等のRTARapidThermalAnnealing装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の加熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。GRTAを用いると短時間での高温加熱処理が可能となる。なお、第1の加熱処理の雰囲気においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス、乾燥空気に、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜430に対して行うこともできる。その場合には、第1の加熱処理後に、加熱装置から基板を取り出し、第2のフォトリソグラフィ工程を行う。また、ゲート絶縁層402に開口部を形成する場合、その工程は酸化物半導体膜430に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。なお、ここでの酸化物半導体膜430のエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。ドライエッチングに用いる酸化物半導体膜430のエッチングガスとしては、塩素を含むガス例えば塩素Cl2、三塩化硼素BCl3などが好ましい。ウェットエッチングに用いる酸化物半導体膜430のエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水31重量過酸化水素水:28重量アンモニア水:水=5:2:2などを用いることができる。また、ITO07N関東化学社製を用いてもよい。次いで、ゲート絶縁層402、及び酸化物半導体層431上に、金属導電膜を形成する。金属導電膜をスパッタ法や真空蒸着法で形成すればよい。金属導電膜の材料としては、アルミニウムAl、クロムCr、銅Cu、タンタルTa、チタンTi、モリブデンMo、タングステンW、ネオジムNd、スカンジウムScから選ばれた元素、上述した元素を成分とする合金、又は上述した元素を組み合わせた合金等が挙げられる。また、上述した元素の窒化膜を用いてもよい。また、マンガンMn、マグネシウムMg、ジルコニウムZr、ベリリウムBe、イットリウムYのいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜上にアルミニウム膜を積層し、さらにアルミニウム膜上にチタン膜を積層する3層構造などが挙げられる。金属導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜に持たせることが好ましい。第3のフォトリソグラフィ工程により金属導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層415a、ドレイン電極層415bを形成した後、レジストマスクを除去する図13C参照。本実施の形態では、金属導電膜としてチタン膜を用いて、酸化物半導体層431にはIn-Ga-Zn-O系酸化物を用いて、エッチャントとしてアンモニア過水アンモニア、水、過酸化水素水の混合液を用いる。なお、第3のフォトリソグラフィ工程では、酸化物半導体層431は一部のみがエッチングされ、溝部凹部を有する酸化物半導体層となることもある。また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。次いで、亜酸化窒素N2O、窒素N2、またはアルゴンArなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った後、大気に触れることなく、酸化物半導体層431の一部に接する保護絶縁膜となる酸化物絶縁層416を形成する。酸化物絶縁層416は、少なくとも1nm以上の膜厚とし、スパッタ法など、酸化物絶縁層416に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層416に水素が含まれると、その水素の酸化物半導体層への侵入が生じ酸化物半導体層431のバックチャネルが低抵抗化N型化してしまい、寄生チャネルが形成される。よって、酸化物絶縁層416はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。本実施の形態では、酸化物絶縁層416として膜厚200nmの酸化シリコン膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化珪素膜のスパッタ法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガス代表的にはアルゴン及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化シリコン膜を形成することができる。次いで、不活性ガス雰囲気下、乾燥空気雰囲気下、または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。例えば、窒素雰囲気下で250°C、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層の一部チャネル領域が酸化物絶縁層416と接した状態で加熱される。これにより、酸化物半導体層の一部チャネル領域に酸素が供給される。以上の工程を経ることによって、酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行った後、酸化物半導体層の一部チャネル領域を選択的に酸素過剰な状態とする。以上の工程でトランジスタ410が形成される。さらに大気中、100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。本実施の形態では150°Cで10時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。酸化物絶縁層416上にさらに保護絶縁層を形成してもよい。例えば、RFスパッタ法を用いて窒化珪素膜を形成する。RFスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、OH-などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。本実施の形態では、保護絶縁層として保護絶縁層403を、窒化珪素膜を用いて形成する図13D参照。本実施の形態においてトランジスタ410の酸化物半導体層は、n型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより真性i型とし、又は実質的に真性型としたものである。すなわち、不純物を添加してi型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたi型真性半導体又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位Efを真性フェルミ準位Eiと同じレベルにまですることができる。酸化物半導体のバンドギャップEgが3.15eVであり、電子親和力χは4.3eVであると言われている。ソース電極層及びドレイン電極層を構成するチタンTiの仕事関数は、酸化物半導体の電子親和力χとほぼ等しい。この場合、金属-酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。例えば、トランジスタのチャネル幅Wが1×104μmでチャネル長Lが3μmの素子であっても、室温において、オフ電流が10-13A以下であり、S値が0.1V/decadeゲート絶縁層膜厚100nmであることが可能である。このように、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより、トランジスタ410の動作を良好なものとすることができる。上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物水素化合物ともいうなどの不純物を意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分である酸素を供給することから高純度化及び電気的にI型真性化された酸化物半導体である。よって酸化物半導体中の水素は少なければ少ないほどよい。また、高純度化された酸化物半導体中にはキャリアが極めて少なくゼロに近い、キャリア密度は1×1012/cm3未満、好ましくは1×1011/cm3未満である。即ち、酸化物半導体層のキャリア密度は、限りなくゼロに近くする。酸化物半導体層中にキャリアが極めて少ないため、トランジスタでは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。トランジスタは、チャネル幅w1μmあたりの電流値が100aA以下、好ましくは10zAゼプトアンペア以下、更に好ましくは1zA以下である。さらに、pn接合がなく、ホットキャリア劣化がないため、これらにトランジスタの電気的特性が影響を受けない。このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された酸化物半導体をチャネル領域に用いたトランジスタは、オフ電流を極めて小さくすることができる。つまり、トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、酸化物半導体層は、トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。また、低温ポリシリコンを具備するトランジスタでは、酸化物半導体を用いて作製されたトランジスタと比べて、オフ電流が10000倍程度大きい値であると見積もって設計を行っている。そのため、酸化物半導体を有するトランジスタでは、低温ポリシリコンを具備するトランジスタに比べて、保持容量が同等0.1pF程度である際、電圧の保持期間を10000倍程度に引き延ばすことができる。一例として、動画表示を毎秒60フレームで行う場合、1回の信号書き込みによる保持期間を10000倍の160秒程度とすることができる。そして、少ない画像信号の書き込み回数でも、表示部での静止画の表示を行うことができる。実施の形態4本実施の形態では、本発明の一態様に係わる表示装置の例について説明する。図14Aは、実施の形態2のシフトレジスタ回路が用いられる表示装置の例を示す。図14Aに示す表示装置は、タイミングコントローラ5360と、ソースドライバ回路5362、ゲートドライバ回路5363_1及びゲートドライバ回路5363_2を有する駆動回路5361と、画素部5364とを有する。画素部5364には、ソースドライバ回路5362から複数のソース信号線5371が延伸して配置され、ゲートドライバ回路5363_1及びゲートドライバ回路5363_2から複数のゲート信号線5372が延伸して配置されている。複数のソース信号線5371と複数のゲート信号線5372との交差領域には、各々、画素5367がマトリクス状に配置される。なお、表示装置は、照明装置とその制御回路などを有することができる。この場合、画素5367は、液晶素子を有するとよい。なお、ゲートドライバ回路5363_1とゲートドライバ回路5363_2との一方を省略することができる。タイミングコントローラ5360は、駆動回路5361に制御信号を供給することにより、駆動回路5361の動作を制御する機能を有する回路である。例えば、タイミングコントローラ5360は、ソースドライバ回路5362に、スタート信号SSP、クロック信号SCK、反転クロック信号SCKB、映像信号DATA、ラッチ信号LAT等の制御信号を供給する。また、タイミングコントローラ5360は、ゲートドライバ回路5363_1及びゲートドライバ回路5363_2に、スタート信号GSP、クロック信号GCK、反転クロック信号GCKB等の制御信号を供給する。ソースドライバ回路5362は、複数のソース信号線5371に映像信号をそれぞれ出力する機能を有する回路であり、駆動回路又は信号線駆動回路などと呼ぶことができる。映像信号は、画素5367に入力され、画素5367を構成する表示素子は、映像信号に応じた階調となる。ゲートドライバ回路5363_1及びゲートドライバ回路5363_2は、各行の画素5367を順番に選択する機能を有する回路であり、駆動回路又は走査線駆動回路と呼ぶことができる。画素5367を選択するタイミングの制御は、ゲートドライバ回路5363_1及びゲートドライバ回路5363_2がゲート信号線5372にゲート信号を出力することにより行われる。なお、図14Aに示す表示装置において、ゲートドライバ回路5363_1及びゲートドライバ回路5363_2は、画素部5364と同じ基板に形成することができる。図14Bは、画素部5364と同じ基板基板5380と示すに、ゲートドライバ回路5363_1及びゲートドライバ回路5363_2が形成される場合の例を示す。なお、基板5380と外部回路とは、端子5381を介して接続される。なお、図14Aに示す表示装置において、ソースドライバ回路5362の一部例えばスイッチ、マルチプレクサ、シフトレジスタ回路、デコーダ回路、インバータ回路、バッファ回路、及び/又はレベルシフタ回路などは、画素部5364と同じ基板に形成することができる。図14Cは、画素部5364と同じ基板基板5380と示すに、ゲートドライバ回路5363_1及びゲートドライバ回路5363_2とソースドライバ回路5362の一部5362aと示すが形成され、ソースドライバ回路5362の別の部分5362bと示すは基板5380とは異なる基板に形成される場合の例を示す。表示装置の駆動回路又は駆動回路の一部として、実施の形態2で説明されるシフトレジスタ回路を用いることができる。特に、表示装置の駆動回路が実施の形態3で説明されるトランジスタにより構成される場合、実施の形態2で説明されるシフトレジスタ回路を用いることで、駆動回路の駆動能力の向上を図ることができる。そのため、表示装置を大型にすることができる。または、表示装置の解像度の向上を図ることができる。または、駆動回路のレイアウト面積を小さくすることができるので、表示装置の額縁を小さくすることができる。実施の形態5本実施の形態においては、電子機器の例について説明する。図15A乃至図15H、図16A乃至図16Dは、電子機器を示す図である。これらの電子機器は、筐体5000、表示部5001、スピーカ5003、LEDランプ5004、操作キー5005電源スイッチ、又は操作スイッチを含む、接続端子5006、センサ5007力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を有する、マイクロフォン5008、等を有することができる。図15Aはモバイルコンピュータであり、上述したものの他に、スイッチ5009、赤外線ポート5010、等を有することができる。図15Bは記録媒体を備えた携帯型の画像再生装置たとえば、DVD再生装置であり、上述したものの他に、第2表示部5002、記録媒体読込部5011、等を有することができる。図15Cはゴーグル型ディスプレイであり、上述したものの他に、第2表示部5002、支持部5012、イヤホン5013、等を有することができる。図15Dは携帯型遊技機であり、上述したものの他に、記録媒体読込部5011、等を有することができる。図15Eはプロジェクタであり、上述したものの他に、光源5033、投射レンズ5034、等を有することができる。図15Fは携帯型遊技機であり、上述したものの他に、第2表示部5002、記録媒体読込部5011、等を有することができる。図15Gはテレビ受像機であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図15Hは持ち運び型テレビ受像機であり、上述したものの他に、信号の送受信が可能な充電器5017、等を有することができる。図16Aはディスプレイであり、上述したものの他に、支持台5018、等を有することができる。図16Bはカメラであり、上述したものの他に、外部接続ポート5019、シャッターボタン5015、受像部5016、等を有することができる。図16Cはコンピュータであり、上述したものの他に、ポインティングデバイス5020、外部接続ポート5019、リーダ/ライタ5021、等を有することができる。図16Dは携帯電話機であり、上述したものの他に、アンテナ、ワンセグ携帯電話移動端末向けの1セグメント部分受信サービス用チューナ、等を有することができる。図15A乃至図15H、図16A乃至図16Dに示す電子機器は、様々な機能を有することができる。例えば、様々な情報静止画、動画、テキスト画像などを表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェアプログラムによって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体外部又はカメラに内蔵に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図15A乃至図15H、図16A乃至図16Dに示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。図16Eに、表示装置を、建造物と一体にして設けた例について示す。図16Eは、筐体5022、表示部5023、操作部であるリモコン装置5024、スピーカ5025等を含む。表示装置は、壁かけ型として建物と一体となっており、広い設置スペースを必要とすることなく設置可能である。図16Fに、建造物内に表示装置を、建造物と一体にして設けた別の例について示す。表示パネル5026は、ユニットバス5027と一体に取り付けられており、入浴者は表示パネル5026の視聴が可能になる。なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に表示装置を設置することができる。次に、表示装置を、移動体と一体にして設けた例について示す。図16Gは、表示装置を、自動車に設けた例について示した図である。表示パネル5028は、自動車の車体5029に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。図16Hは、表示装置を、旅客用飛行機と一体にして設けた例について示した図である。図16Hは、旅客用飛行機の座席上部の天井5030に表示パネル5031を設けたときの、使用時の形状について示した図である。表示パネル5031は、天井5030とヒンジ部5032を介して一体に取り付けられており、ヒンジ部5032の伸縮により乗客は表示パネル5031の視聴が可能になる。表示パネル5031は乗客が操作することで情報を表示する機能を有する。なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車自動車、バス等を含む、電車モノレール、鉄道等を含む、船舶等、様々なものに設置することができる。本実施の形態に示す電子機器に、実施の形態2のシフトレジスタ回路を搭載することが好ましい。特に、電子機器の表示部を駆動するための回路として、実施の形態2のシフトレジスタ回路を搭載することが好ましい。実施の形態2のシフトレジスタ回路を電子機器の表示部を駆動するための回路として搭載することで、駆動回路の面積を縮小することができ、表示部を大型化することができる。また、表示部の解像度の向上を図ることができる。