"半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、前記ダミー素子にレーザー光線を照射し、前記ダミー素子を非磁性体化する工程と、前記平坦化された磁気抵抗素子上に上部電極を形成する工程と、を具備することを特徴とする磁気メモリの製造方法。半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、前記ダミー素子を除去する工程と、前記平坦化された磁気抵抗素子上に上部電極を形成する工程と、を具備することを特徴とする磁気メモリの製造方法。前記ダミー素子が除去された開口部を前記上部電極と同じ材料で埋める工程をさらに具備することを特徴とする請求項2に記載の磁気メモリの製造方法。半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、前記磁気抵抗素子上に設けられた上部電極と、前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子と、を具備し、前記ダミー素子は、非磁性体化されていることを特徴とする磁気メモリ。半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、前記磁気抵抗素子上に設けられた上部電極と、前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ形状を有しかつ前記磁気抵抗素子と同じレベルに配置された開口部と、前記開口部に埋め込まれ、前記上部電極と同じ材料からなる導電層と、を具備することを特徴とする磁気メモリ。実施形態は、磁気抵抗素子間での電気的特性のバラツキを低減できる磁気メモリ及びその製造方法を提供する。実施形態に係る磁気メモリの製造方法は、半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、前記ダミー素子にレーザー光線を照射し、前記ダミー素子を非磁性体化する工程と、前記平坦化された磁気抵抗素子上に上部電極を形成する工程とを具備する。実施形態に係る磁気メモリは、半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、前記磁気抵抗素子上に設けられた上部電極と、前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子とを具備し、前記ダミー素子は、非磁性体化されている。以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[第1の実施形態]図1は、第1の実施形態に係るMRAM磁気メモリ10の全体図である。MRAM10は、メモリセルMCがマトリクス状に配列されたメモリセルアレイ11と、周辺回路12とを備えている。周辺回路12は、メモリセルアレイ11に電気的に接続され、メモリセルアレイ11の動作を制御する。具体的には、周辺回路12は、メモリセルMCに電流を供給するためのMOSトランジスタを含む。メモリセルアレイ11及び周辺回路12は、同じ半導体基板20に形成されている。図2は、メモリセルアレイ11の平面図である。図3は、図2に示したA-A ́線に沿ったメモリセルアレイ11の断面図である。図4は、図2に示したB-B ́線に沿ったメモリセルアレイ11の断面図である。図5は、図2に示したC-C ́線に沿ったメモリセルアレイ11の断面図である。メモリセルアレイ11には、X方向に延在する複数のワード線WLと、Y方向に延在する複数のビット線対BL,/BLとが配設されている。図2には、ワード線WL0~WL5と、ビット線対BL0,/BL0~BL3,/BL3とを一例として示している。p型半導体基板例えばシリコン基板20の表面領域には素子分離絶縁層21が設けられており、半導体基板20の表面領域のうち素子分離絶縁層21が設けられていない部分が素子領域アクティブ領域AAである。素子分離絶縁層21は、例えばSTIShallowTrenchIsolationにより構成される。素子分離絶縁層21としては、例えばシリコン酸化物SiO2が用いられる。半導体基板20には、例えばnチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorを用いた選択トランジスタ22が設けられている。選択トランジスタ22としては、リセス構造型チャネルアレイトランジスタRCAT:RecessChannelArrayTransistorが用いられる。なお、選択トランジスタ22は、RCATに限らず、プレーナ構造型MOSFETでもよい。RCATは、半導体基板にリセスを形成し、このリセスにゲート用のポリシリコンが埋め込まれた構造を有する。具体的には、図4に示すように、半導体基板20には、X方向に延在するリセス23が形成され、リセス23内には、ゲート絶縁膜24が設けられている。ゲート絶縁膜24上には、リセス23を埋めるようにして、導電性のポリシリコン電極25Aが設けられている。ポリシリコン電極25A上には、導電性のバリア膜25Bを介してメタルゲート電極25Cが設けられている。ポリシリコン電極25A、バリア膜25B、及びメタルゲート電極25Cが選択トランジスタ22のゲート電極25として機能し、このゲート電極25は、ワード線WLに対応する。メタルゲート電極25Cとしては、例えばタングステンWが用いられる。バリア膜25Bとしては、例えば窒化タングステンWNが用いられる。ゲート電極25の上面及び側面は、例えばシリコン窒化物SiNを用いたゲートキャップ層26で覆われている。ゲート電極25両側のアクティブ領域AA内にはそれぞれ、選択トランジスタ22のソース領域27及びドレイン領域28が設けられている。ソース領域27及びドレイン領域28の各々は、n型拡散領域を用いる。ドレイン領域28上には、底面及び側面がバリア膜30で覆われたセルコンタクト31が設けられている。セルコンタクト31としては、例えばタングステンWが用いられる。バリア膜30としては、例えば窒化タングステンWNが用いられる。バリア膜30間には、例えばシリコン酸化物SiO2を用いた層間絶縁層32が設けられている。層間絶縁層32上には、例えばシリコン窒化物SiNを用いた保護膜33が設けられている。セルコンタクト31上には、底面及び側面がバリア膜34で覆われた下部電極35が設けられている。本実施形態では、下部電極35は、例えばT字形状を有している。下部電極35としては、例えばチタンTiが用いられる。バリア膜34としては、例えば窒化チタンTiNが用いられる。バリア膜34間には、例えばシリコン酸化物SiO2を用いた層間絶縁層36が設けられている。下部電極35上には、MTJ素子37が設けられている。MTJ素子37の平面形状については特に限定されない。例えば、四角形であってもよいし、円形、楕円形などであってもよい。図6は、MTJ素子37の構成を示す概略図である。MTJ素子37は、参照層固定層ともいう37A、非磁性層37B、及び記録層記憶層、自由層ともいう37Cが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層37C上には、MTJ素子の加工工程時のマスク、及びMTJ素子を平坦化する際のストッパとなるハードマスク層37Dが設けられている。ハードマスク層37Dとしては、例えばタンタルTaが用いられる。記録層37C及び参照層37Aはそれぞれ、強磁性材料を含む。記録層37C及び参照層37Aはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、MTJ素子37は、記録層37C及び参照層37Aの磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化MTJ素子である。なお、MTJ素子37は、磁化の方向が膜面に水平方向である面内磁化MTJ素子であってもよい。記録層37Cは、磁化或いはスピン方向が可変である反転する。参照層37Aは、磁化方向が不変である固定されている。参照層37Aは、記録層37Cよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能となる。このようにして、記録層37Cの磁化反転電流を小さくし、参照層37Aの磁化反転電流を記録層37Cのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層37Cと磁化方向が不変の参照層37Aとを備えたMTJ素子37を実現できる。非磁性層37Bとしては、非磁性金属、非磁性半導体、又は絶縁体などを用いることができる。非磁性層37Bとして絶縁体を用いた場合はトンネルバリア層と呼ばれ、非磁性層37Bとして金属を用いた場合はスペーサ層と呼ばれる。本実施形態では、MTJ素子37に直接に書き込み電流を流し、この書き込み電流によってMTJ素子37の磁化状態を制御するスピン注入書き込み方式を採用している。MTJ素子37は、記録層37Cと参照層37Aとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態との2つの状態のいずれかを取ることができる。図7aに示すように、MTJ素子37に対して、記録層37Cから参照層37Aへ向かう書き込み電流を流すと、記録層37Cと参照層37Aとの磁化の相対関係が平行になる。この平行状態の場合、MTJ素子37の抵抗値は最も低くなる、すなわち、MTJ素子37は低抵抗状態に設定される。MTJ素子37の低抵抗状態を、例えばデータ0と規定する。一方、図7bに示すように、MTJ素子37に対して、参照層37Aから記録層37Cへ向かう書き込み電流を流すと、記録層37Cと参照層37Aとの磁化の相対関係が反平行になる。この反平行状態の場合、MTJ素子37の抵抗値は最も高くなる、すなわち、MTJ素子37は高抵抗状態に設定される。MTJ素子37の高抵抗状態を、例えばデータ1と規定する。これにより、MTJ素子37を1ビットデータ2値データを記憶可能な記憶素子として使用することができる。MTJ素子37の側面、下部電極35上、及び層間絶縁層36上には、例えばシリコン窒化物SiNを用いた保護膜38が設けられている。MTJ素子37間には、例えばシリコン酸化物SiO2を用いた層間絶縁層39が設けられている。MTJ素子37上には、底面がバリア膜40で覆われた上部電極41が設けられている。上部電極41としては、例えばチタンTiが用いられる。バリア膜40としては、例えば窒化チタンTiNが用いられる。上部電極41上、及び層間絶縁層39上には、例えばシリコン窒化物SiNを用いた保護膜42が設けられている。保護膜42上には、例えばシリコン酸化物SiO2を用いた層間絶縁層43が設けられている。層間絶縁層43内には、上部電極41に到達するように、底面及び側面がバリア膜44で覆われたビット線コンタクト45が設けられている。ビット線コンタクト45としては、例えばタングステンWが用いられる。バリア膜44としては、例えば窒化タングステンWNが用いられる。層間絶縁層43上には、例えばシリコン窒化物SiNを用いた保護膜47が設けられている。保護膜47上には、例えばシリコン酸化物SiO2を用いた層間絶縁層48が設けられている。層間絶縁層48内には、ビット線コンタクト45に到達するように、底面及び側面がバリア膜46で覆われたビット線BLが設けられている。ビット線BLとしては、例えば銅Cuが用いられる。バリア膜46としては、例えば窒化チタンTiNが用いられる。層間絶縁層32内には、ソース領域27に到達するように、底面及び側面がバリア膜49で覆われたセルコンタクト50が設けられている。セルコンタクト50としては、例えばタングステンWが用いられる。バリア膜49としては、例えば窒化タングステンWNが用いられる。セルコンタクト50上には、底面及び側面がバリア膜51で覆われたビット線コンタクト52が設けられている。ビット線コンタクト52としては、例えばタングステンWが用いられる。バリア膜51としては、例えば窒化タングステンWNが用いられる。ビット線コンタクト52上には、底面及び側面がバリア膜46で覆われたビット線/BLが設けられている。ビット線/BLは、ビット線BLと同じレベルの配線層で形成される。ビット線/BLとしては、例えば銅Cuが用いられる。ビット線対BL,/BL及び層間絶縁層48上には、例えばシリコン窒化物SiNを用いた保護膜53が設けられている。次に、周辺回路12の構造について説明する。前述したように、メモリセルアレイ11及び周辺回路12は、同じ半導体基板20に形成されている。周辺回路12は、メモリセルアレイ11と同じ製造工程で形成されるため、周辺回路部の層間絶縁層や保護膜などの配置は、メモリセルアレイ11と同じである。図8は、周辺回路12の構造を示す断面図である。周辺回路12は、メモリセルMCに電流を供給するためのMOSトランジスタを含む。半導体基板20の表面領域のうち素子分離絶縁層21が設けられていないアクティブ領域には、nチャネルMOSトランジスタ60が設けられている。具体的には、半導体基板20には、離間して形成されたソース領域64及びドレイン領域65が設けられている。ソース領域64及びドレイン領域65の各々は、n型拡散領域が用いられる。ソース領域64及びドレイン領域65間の半導体基板20上には、ゲート絶縁膜61を介して、ゲート電極62が設けられている。ゲート電極62は、選択トランジスタ22と同様に、ポリシリコン電極62A、バリア膜62B、及びメタルゲート電極62Cが積層されている。ゲート電極62の上面及び側面は、ゲートキャップ層63で覆われている。ドレイン領域65上には、底面及び側面がバリア膜66で覆われたコンタクト67が設けられている。バリア膜66及びコンタクト67はそれぞれ、メモリセルアレイ11のバリア膜30及びセルコンタクト31と同じ材料を用いる。バリア膜66間には、層間絶縁層32が設けられている。層間絶縁層32上には、保護膜33が設けられ、保護膜33上には、層間絶縁層36が設けられている。層間絶縁層36上の一部の領域には、ダミーMTJ素子68が設けられている。ダミーMTJ素子68は、MTJ素子37と同じ積層構造を有しており、さらにMTJ素子37と同じレベルに配置されている。だだし、ダミーMTJ素子68は、非磁性体化されている。ダミーMTJ素子68の非磁性体化処理は、MTJ素子37と同じ積層構造を有するダミーMTJ素子68を形成した後、このダミーMTJ素子68にレーザー光線を照射する。これにより、ダミーMTJ素子68の温度が上昇し例えば450度以上、その結果、ダミーMTJ素子68が非磁性体化される。ダミーMTJ素子68の側面には、MTJ素子37と同様に、保護膜38が設けられている。層間絶縁層36上の一部の領域ダミーMTJ素子68が設けられていない領域には、保護膜38が設けられ、保護膜38上には、層間絶縁層39が設けられている。ダミーMTJ素子68及び層間絶縁層39上には、保護膜42が設けられ、保護膜42上には、層間絶縁層43が設けられている。層間絶縁層43上には、保護膜47が設けられ、保護膜47上には、層間絶縁層48が設けられている。層間絶縁層48内には、底面及び側面がバリア膜71で覆われたコンタクト72が設けられている。バリア膜71及びコンタクト72はそれぞれ、メモリセルアレイ11のバリア膜46及びビット線と同じ材料を用い、ビット線対BL,/BLと同じレベル配線層に属している。コンタクト67及びコンタクト72は、底面及び側面がバリア膜69で覆われたコンタクト70によって電気的に接続されている。バリア膜69及びコンタクト70はそれぞれ、メモリセルアレイ11のバリア膜51及びビット線コンタクト52と同じ材料を用いる。なお、コンタクト70とダミーMTJ素子68とは、保護膜38によって電気的に分離されている。コンタクト72及び層間絶縁層48上には、例えばシリコン窒化物SiNを用いた保護膜53が設けられている。コンタクト72上かつ保護膜53内には、底面及び側面がバリア膜73で覆われた配線層74が設けられている。配線層74は、上層配線層に電気的に接続される。製造方法次に、上記のように構成されたMRAM10の製造方法について図面を参照しながら説明する。図9aは、図2に示したB-B ́線に沿ったメモリセルアレイ11の断面図である。図9bは、図2に示したC-C ́線に沿ったメモリセルアレイ11の断面図である。図9cは、周辺回路12の断面図である。一般的な製造工程を用いて、半導体基板20上に、メモリセルアレイ11の選択トランジスタ22、周辺回路12のMOSトランジスタ60を形成する。続いて、選択トランジスタ22及びMOSトランジスタ60上に、保護膜33及び層間絶縁層36を形成する。続いて、セルコンタクト31上かつ層間絶縁層36内に、バリア膜34を形成し、バリア膜34上に下部電極35を形成する。続いて、例えばCMPChemicalMechanicalPolishing法を用いて、下部電極35及び層間絶縁層36の上面を平坦化する。続いて、図10に示すように、下部電極35及び層間絶縁層36上に、ハードマスク層37Dを含むMTJ膜を堆積する。そして、ハードマスク層37Dをマスクとして、MTJ膜を所望の形状に加工する。この際、MTJ膜は、周辺回路12の一部の領域にも形成され、MOSトランジスタ60に接続されるコンタクトの形成予定領域が開口される。これにより、セルアレイ部にはMTJ素子37が形成され、周辺回路部にはダミーMTJ素子68が形成される。続いて、セルアレイ部と周辺回路部に保護膜38を形成する。続いて、図11に示すように、セルアレイ部と周辺回路部に層間絶縁層39を形成する。続いて、例えばCMP法を用いかつハードマスク層37Dをストッパとして、セルアレイ部と周辺回路部とを一括して平坦化し、MTJ素子37及びダミーMTJ素子68を露出させる。ここで、本実施形態では、周辺回路部にダミーMTJ素子68を形成しているので、セルアレイ部と周辺回路部とを含めた装置全体に対するMTJ素子37及びダミーMTJ素子68が占める領域の割合MTJ部の被覆率というが高い。よって、図11のCMP工程時に、平坦度の高い加工が実現できる。これにより、MTJ素子37及びダミーMTJ素子68の平坦性が向上する。続いて、図12に示すように、セルアレイ部と周辺回路部にハードマスク層80を形成する。続いて、リソグラフィー法を用いて、ハードマスク層80上に、ダミーMTJ素子68の上方が露出するレジスト層81を形成する。続いて、図13に示すように、レジスト層81をマスクとしてハードマスク層80を加工することで、ダミーMTJ素子68を露出する。その後、レジスト層81を除去する。続いて、ダミーMTJ素子68にレーザー光線を照射し、ダミーMTJ素子68を例えば450度以上の高温にする。その結果、ダミーMTJ素子68が非磁性体化される。この時、ダミーMTJ素子68にレーザー光線を照射し、かつMTJ素子37をハードマスク層80で覆っているため、MTJ素子37が非磁性体化されることはない。なお、ハードマスク層80の材料は、グラファイト系の材料等、レーザー波長の吸収率が高い材料が好ましい。このような材料をハードマスク層80に用いることで、MTJ素子37が非磁性体化されるのを防ぐことができる。その後、ハードマスク層80を除去する。続いて、図14に示すように、装置全面にバリア膜40の材料、及び上部電極41の材料を順に堆積する。続いて、リソグラフィー法及びRIE法を用いて、上部電極41の材料上に、上部電極41形成予定領域を覆うハードマスク層82を形成する。続いて、図15に示すように、ハードマスク層82をマスクとして、バリア膜40及び上部電極41を加工する。続いて、装置全面に保護膜42を形成する。ここで、本実施形態では、ダミーMTJ素子68を用いてMTJ素子37を平坦化しているので、MTJ素子37の平坦性が向上しており、このため、MTJ素子37と上部電極41具体的には、バリア膜40とのコンタクト性が向上している。続いて、図16に示すように、装置全面に層間絶縁層43を形成する。続いて、リソグラフィー法を用いて、層間絶縁層43上に、コンタクト形成予定領域を露出するレジスト層83を形成する。続いて、図17に示すように、レジスト層83をマスクとして例えばRIE法を用いて、層間絶縁層内に、セルコンタクト50に到達する開口部84、上部電極41に到達する開口部85、及びコンタクト67に到達する開口部86を形成する。その後、レジスト層83を除去する。続いて、図18に示すように、開口部84~86内、バリア膜材料、及びコンタクト材料を埋め込む。これにより、開口部84内にバリア膜51及びビット線コンタクト52が形成され、開口部85内にバリア膜44及びビット線コンタクト45が形成され、開口部86内にバリア膜69及びコンタクト70が形成される。その後、一般的な製造工程を用いてビット線を形成する。効果以上詳述したように第1の実施形態では、同一の半導体基板20上にセルアレイ部メモリセルアレイ11及び周辺回路部周辺回路12を備えたMRAM10において、セルアレイ部にMTJ素子37を形成する際に、周辺回路部にMTJ素子37と同じ積層構造を有しかつMTJ素子37と同じレベルにダミーMTJ素子68を形成する。これにより、セルアレイ部と周辺回路部とを含めた領域に対するMTJ素子37及びダミーMTJ素子68が占める領域の割合MTJ部の被覆率が高くなる。そして、例えばCMP法を用いてセルアレイ部と周辺回路部とを一括して平坦化することで、MTJ素子37の上面を平坦化するようにしている。その後、MTJ素子37上には、上部電極41が形成される。従って第1の実施形態によれば、MTJ素子37の平坦性が向上することにより、MTJ素子37と上部電極41とのコンタクト性が向上する。これにより、電気的特性のバラツキが少ないMRAM10を製造することが可能となる。また、MTJ素子37の平坦性が向上することにより、MTJ素子37上層の露光マージンが向上する。これにより、上部電極以降に形成されるコンタクトや配線層をRIE加工する際に加工形状が良好となる。この結果、配線間のクロストークリークを低減することができ、また、トランジスタサイズのバラツキが小さいMRAM10を製造することが可能となる。なお、ダミーMTJ素子68は非磁性体化されるので、周辺回路12においてダミーMTJ素子68が回路特性に影響を及ぼすことはない。[第2の実施形態]第2の実施形態では、MTJ素子37に平坦化処理を施した後、ダミーMTJ素子68を除去するようにしている。以下に、第2の実施形態に係るMRAM10の製造方法について図面を参照しながら説明する。図19aは、図2に示したB-B ́線に沿ったメモリセルアレイ11の断面図である。図19bは、図2に示したC-C ́線に沿ったメモリセルアレイ11の断面図である。図19cは、周辺回路12の断面図である。第2の実施形態では、ダミーMTJ素子68は、MTJ素子37と同じ平面形状を有しており、また、MTJ素子37と同ピッチで配置される。コンタクト67上かつ層間絶縁層36内には、底面及び側面がバリア膜90で覆われたコンタクト91が設けられている。コンタクト91は、メモリセルアレイ11の下部電極35と同一レベル配線層に属しており、また、バリア膜90及びコンタクト91はそれぞれ、メモリセルアレイ11のバリア膜34及び下部電極35と同じ材料を用いる。MTJ素子37及びダミーMTJ素子68を平坦化するまでの工程は、第1の実施形態の製造方法と同じである。続いて、リソグラフィー法及びRIE法を用いて、層間絶縁層39上に、ダミーMTJ素子68が露出するハードマスク層92を形成する。ハードマスク層92としては、例えばアモルファスシリコンが用いられる。続いて、図20に示すように、ハードマスク層92をマスクとして例えばRIE法を用いて、ダミーMTJ素子68を除去する。これにより、ダミーMTJ素子68が除去された領域が開口部93となる。この開口部93の平面形状及び断面形状は、MTJ素子37の平面形状及び断面形状と同じである。その後、ハードマスク層92を除去する。続いて、図21に示すように、MTJ素子37に電気的に接続されるバリア膜40及び上部電極41を形成する。この際、開口部93がバリア膜材料94及び上部電極材料95によって埋め込まれる。その後の製造工程は、第1の実施形態と同じである。その後、一般的な製造工程を用いてビット線を形成する。以上詳述したように第2の実施形態によれば、MTJ素子37の平坦性が向上することにより、MTJ素子37と上部電極41とのコンタクト性が向上する。これにより、電気的特性のバラツキが少ないMRAM10を製造することが可能となる。また、ダミーMTJ素子68を除去することができるので、第1の実施形態のようなレーザー処理が不要であり、また、MRAM10の電気的特性が劣化するのを防ぐことができる。なお、CMPマージンを劣化させないようダミーMTJ素子68の被服率を高くすることを考慮すると、図19に示すように、ダミーMTJ素子68は、メモリセルアレイ11のMTJ素子37と同ピッチの配置されることが好ましい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"