自身の第一入力端と第二入力端との間の電圧差を検出する検出増幅器と前記第一入力端及び前記第二入力端にそれぞれ接続され、前記第一入力端及び前記第二入力端を所定電圧までそれぞれ充電する第一コンデンサ及び第二コンデンサと、前記第一入力端及び前記第二入力端にそれぞれ接続される読取不揮発性メモリセル及び参照NVMセルと、を含み、そのうち、前記読取NVMセルの制御ゲート極及び前記参照NVMセルの制御ゲート極にゲート極バイアスを同時に印加する場合、前記第一コンデンサ及び前記第二コンデンサが前記読取NVMセル及び前記参照NVMセルを介して放電を行い、前記第一コンデンサ及び前記第二コンデンサの容量値が実質的に同一であることを特徴とするデータ読取装置。前記読取NVMセル及び前記参照NVMセルが同一タイプのNVMセルであることを特徴とする請求項1記載のデータ読取装置。前記第一コンデンサ及び前記第二コンデンサはいずれも第一端及び第二端を有し、前記第一コンデンサの第二端及び前記第二コンデンサの第二端はいずれも接地され、前記第一コンデンサの第一端が前記読取NVMセルのドレイン極と前記第一入力端に接続され、前記第二コンデンサの第一端は前記参照NVMセルのドレイン極と前記第二入力端に接続されることを特徴とする請求項1記載のデータ読取装置。前記第一コンデンサ及び前記第二コンデンサの各容量値は、いずれも調整コンデンサの容量値とビット線容量値と寄生容量値の少なくとも一を含むことを特徴とする請求項1記載のデータ読取装置。制御信号に基づき、前記第一コンデンサを前記所定電圧に接続する第一スイッチと、前記制御信号に基づき、前記第二コンデンサを前記所定電圧に接続する第二スイッチと、を更に含むことを特徴とする請求項1記載のデータ読取装置。前記検出増幅器は、操作電圧に接続される第一ソース極、イネーブル信号を受信する第一ゲート極、及び第一出力電圧を生成する第一ドレイン極を備える第一Pチャネルトランジスタと、前記操作電圧に接続される第二ソース極、第二出力電圧を生成する第二ゲート極、及び前記第一ドレイン極に接続される第二ドレイン極を備える第二Pチャネルトランジスタと、前記第二ドレイン極に接続される第三ドレイン極、及び前記第二ゲート極に接続される第三ゲート極を備える第一Nチャネルトランジスタと、前記第一Nチャネルトランジスタの第三ソース極に接続される第四ドレイン極、及び前記第一入力端として定義される第四ゲート極を備える第二Nチャネルトランジスタと、前記第三ソース極に接続される第五ドレイン極、前記第三ゲート極に接続される第五ゲート極、及び前記第二Nチャネルトランジスタの第四ソース極に接続される第五ソース極を備える第三Nチャネルトランジスタと、前記操作電圧に接続される第六ソース極と、前記イネーブル信号を受信する第六ゲート極と、前記第二ゲート極に接続される第六ドレイン極とを備える第三Pチャネルトランジスタと、前記操作電圧に接続される第七ソース極と、前記第二ドレイン極に接続される第七ゲート極と、前記第六ドレイン極及び前記第二ゲート極に接続される第七ドレイン極と、を備える第四Pチャネルトランジスタと、前記第七ドレイン極に接続される第八ドレイン極と、前記第七ゲート極に接続される第八ゲート極とを備える第四Nチャネルトランジスタと、前記第四Nチャネルトランジスタの第八ソース極に接続される第九ドレイン極と前記第二入力端として定義される第九ゲート極とを備える第五Nチャネルトランジスタと、前記第九ドレイン極に接続される第十ドレイン極と、前記第八ゲート極に接続される第十ゲート極と、前記第五Nチャネルトランジスタの第九ドレイン極及び前記第五ソース極に接続される第十ソース極と、を備える第六Nチャネルトランジスタと、前記第十ソース極に接続される第十一ドレイン極と、前記イネーブル信号を受信する第十一ゲート極と、接地される第十一ソース極と、を備える第七Nチャネルトランジスタと、を含むことを特徴とする請求項1記載のデータ読取装置。前記イネーブル信号がロジック1である場合、前記第一出力電圧及び前記第二出力電圧が相補であることを特徴とする請求項6記載のデータ読取装置。前記イネーブル信号がロジック1であり、且つ前記第一入力端の電圧が前記第二入力端の電圧より大きい場合、前記第一出力電圧がロジック0であり、且つ前記第二出力電圧がロジック1であり、又、前記イネーブル信号がロジック1であり、且つ前記第一入力端の電圧が前記第二入力端の電圧より小さい場合、前記第一出力電圧がロジック1であり、前記第二出力電圧がロジック0であることを特徴とする請求項7記載のデータ読取装置。前記イネーブル信号がロジック0の場合、前記第一出力電圧と前記第二出力電圧がロジック1であることを特徴とする請求項6記載のデータ読取装置。充電期間内において、第一コンデンサ及び第二コンデンサに予備充電電圧を印加し、前記NVMセルが前記第一コンデンサに並列接続であり、参照メモリセルが前記第二コンデンサに並列接続であるステップと、経過期間及び検出期間内において、前記NVMセルの制御ゲートと前記参照メモリセルの制御ゲートにゲート極電圧を印加することにより、前記NVMセル及び前記参照メモリセルを介して前記第一コンデンサ及び前記第二コンデンサを放電するステップと、前記検出期間内において、前記第一コンデンサを跨ぐ第一電圧レベルと前記第二コンデンサを跨ぐ第二電圧レベルとの間の電圧差を検出するステップと、を含み、そのうち、前記第一コンデンサ及び前記第二コンデンサの容量値が実質的に同一であることを特徴とする不揮発性メモリNVMセルを読取る方法。前記NVMセル及び前記参照メモリセルが同一タイプのNVMセルであることを特徴とする請求項10記載の方法。前記第一コンデンサ及び前記第二コンデンサの各容量値がいずれも調整コンデンサの容量値、ビット線容量値及び寄生容量値のうちの少なくとも一つを含むことを特徴とする請求項10記載の方法。前記検出ステップの結果は、前記NVMセルのしきい電圧が前記参照メモリセルのしきい電圧より大きいか否かを表示することを特徴とする請求項10記載の方法。前記NVMセルのしきい電圧が前記参照メモリセルのしきい電圧より大きい場合、前記経過期間及び前記検出期間内において、前記第二コンデンサの放電速度が前記第一コンデンサより速いことを特徴とする請求項13記載の方法。前記第一電圧レベルの高さが前記ゲート極電圧と前記NVMセルのしきい電圧との間の電圧差に関係し、又、前記第二電圧レベルの高さが前記ゲート極電圧と前記参照メモリセルのしきい電圧との間の電圧差に関係することを特徴とする請求項10記載の方法。前記第一コンデンサ及び前記第二コンデンサはいずれも第一端と第二端を有し、又、前記第一コンデンサの第二端及び前記第二コンデンサの第二端はいずれも接地され、前記第一コンデンサの第一端が前記NVMセルのドレイン極と前記第一入力端に接続され、又、前記第二コンデンサの第一端が前記参照メモリセルのドレイン極と前記第二入力端に接続されることを特徴とする請求項10記載の方法。行Columnと列を有するNOR型回路形態に配置される複数のNVMセルと、参照ビット線に接続される参照メモリセルと、複数の第一コンデンサと、第二コンデンサと、所定数のNVMセルにそれぞれ接続される複数の読取ビット線と、前記第一コンデンサのうちの一つ及び対応する選択された読取ビット線に接続される第一入力端と、前記第二コンデンサ及び前記参照ビット線に接続される第二入力端をそれぞれ有する複数の検出増幅器と、を含み、そのうち、各前記第一コンデンサは、対応する選択される読取ビット線を読取電圧まで充電し、前記第二コンデンサは、前記参照ビット線を前記読取電圧まで充電し、前記参照メモリセルの制御ゲート及び選択されたワード線にゲート極電圧を印加する場合、前記参照ビット線と各前記選択された読取ビットがそれぞれ前記参照メモリセルと各対応する選択されたNVMセルを介して放電し、各前記第一コンデンサと前記第二コンデンサの容量値が実質的に同一であることを特徴とするNOR型不揮発性メモリ裝置。各前記第一コンデンサと前記第二コンデンサの各容量値はいずれも、調整コンデンサの容量値とビット線容量値と寄生容量値のうちの少なくとも一を含むことを特徴とする請求項17記載の装置。各前記NVMセルと前記参照メモリセルが同一タイプのNVMセルであることを特徴とする請求項17記載の装置。各前記選択された読取ビット線にとって、前記対応する選択されたNVMセルは前記第一コンデンサと並列接続であり、又前記参照メモリセルは前記第二コンデンサと並列接続であることを特徴とする請求項17記載の装置。各前記第一コンデンサと前記第二コンデンサはいずれも第一端と第二端を有し、又、各前記第一コンデンサの第二端と前記第二コンデンサの第二端はいずれも接地され、各前記選択された読取ビット線にとって、前記第一コンデンサの第一端が前記対応する選択されたNVMセルのドレインと前記第一入力端に接続され、又、前記第二コンデンサの第一端が前記参照メモリセルのドレイン極と前記第二入力端に接続されることを特徴とする請求項20記載の装置。各前記検出増幅器は、操作電圧に接続される第一ソース極と、イネーブル信号を受信する第一ゲート極と、第一出力電圧を生成する第一ドレイン極と、を備える第一Pチャネルトランジスタと、前記操作電圧に接続される第二ソース極と、第二出力電圧を生成する第二ゲート極と、前記第一ドレイン極に接続される第二ドレイン極と、を備える第二Pチャネルトランジスタと、前記第二ドレイン極に接続される第三ドレイン極と、前記第二ゲート極に接続される第三ゲート極と、を備える第一Nチャネルトランジスタと、前記第一Nチャネルトランジスタの第三ソース極に接続される第四ドレイン極と、前記第一入力端として定義される第四ゲート極と、を備える第二Nチャンネルトランジスタと、前記第三ソース極に接続される第五ドレイン極と、前記第三ゲート極に接続される第五ゲート極と、前記第二Nチャネルトランジスタの第四ソース極に接続される第五ソース極と、を備える第三Nチャネルトランジスタと、前記操作電圧に接続される第六ソース極と、前記イネーブル信号を受信する第六ゲート極と、前記第二ゲート極に接続される第六ドレイン極と、を備える第三Pチャネルトランジスタと、前記操作電圧に接続される第七ソース極と、前記第二ドレイン極に接続される第七ゲート極と、前記第六ドレイン極及び前記第二ゲート極に接続される第七ドレイン極と、を備える前記第四Pチャネルトランジスタと、前記第七ドレイン極に接続される第八ドレイン極と、前記第七ゲート極に接続される第八ゲート極と、を備える第四Nチャネルトランジスタと、前記第四Nチャネルトランジスタの第八ソース極に接続される第九ドレイン極と、前記第二入力端として定義される第九ゲート極と、を備える第五Nチャネルトランジスタと、前記第九ドレイン極に接続される第十ドレイン極と、前記第八ゲート極に接続される第十ゲート極と、前記第五Nチャネルトランジスタの第九ソース極と第五ソース極に接続される第十ソース極と、を備える第六Nチャネルトランジスタと、前記第十ソース極に接続される第十一ドレイン極と、前記イネーブル信号を受信する第十一ゲート極と、接地される第十一ソース極と、を備える第七Nチャネルトランジスタと、を含むことを特徴とする請求項17記載の装置。NOR型不揮発性メモリNVM装置を読取る方法であって、前記NOR型NVM装置は、複数のNVMセルと、参照メモリセルと、複数の検出増幅器を含み、前記NVMセルは行と列を有するNOR型回路形態に配置され、各前記検出増幅器はそれぞれ第一入力端と第二入力端を有し、前記第一入力端は複数の第一コンデンサのうちの一つ及び対応する選択された読取ビット線に接続され、前記第二入力端は第二コンデンサ及び参照ビット線に接続され、前記方法は、充電期間内において、各前記対応する選択された読取ビット線の第一コンデンサと第二コンデンサに読取電圧を印加して、各前記対応する選択された読取ビット線の第一コンデンサと前記第二コンデンサを所定電圧まで充電するステップと、経過期間及び検出期間内において、前記参照メモリセルの制御ゲートと選択されたワード線にゲート極電圧を印加して、前記参照メモリセルと各対応する選択されたNVMセルを介して、前記参照ビット線と各前記対応する選択された読取ビット線を放電するステップと、前記検出期間内において、各前記検出増幅器により、前記参照ビット線と前記対応する選択された読取ビット線との間の電圧差を検出するステップと、を有し、各前記第一コンデンサと前記第二コンデンサの容量値は実質的に同一であることを特徴とするNOR型不揮発性メモリNVM装置を読取る方法。前記NVMセルと前記参照メモリセルが同一タイプのNVMセルであることを特徴とする請求項23記載の方法。前記検出ステップの結果は、前記対応する選択されたNVMセルのしきい電圧が前記参照メモリセルのしきい電圧より大きいか否かを表示することを特徴とする請求項23記載の方法。前記対応する選択されたビット線の対応する選択されたNVMセルのしきい電圧が前記参照メモリセルのしきい電圧より大きい場合、前記経過期間と前記検出期間内において、前記第二コンデンサの放電速度が前記対応する選択されたビット線の前記第一コンデンサより速いことを特徴とする請求項25記載の方法。各前記対応する選択されたビット線にとって、前記対応する選択されたNVMセルは前記第一コンデンサと並列接続であり、前記参照メモリセルは前記第二コンデンサと並列接続であることを特徴とする請求項23記載の方法。NAND型不揮発性メモリNVM装置であって、複数の読取NANDストリングを含み、各読取NANDストリングが複数の直列接続のNVMセルを含むNAND型メモリ配列と、参照ビット線に接続され、複数の直列接続の参照メモリセルを含む参照NANDストリングと、複数の第一コンデンサと、第二コンデンサと、前記読取NANDストリングのうちの一つにそれぞれ接続される複数の読取ビット線と、前記第一コンデンサのうちの一つ及び対応する読取ビット線に接続される第一入力端、前記第二コンデンサ及び前記参照ビット線に接続される第二入力端をそれぞれ有する複数の検出増幅器と、を含み、そのうち、各前記第一コンデンサは各対応する選択された読取ビット線を読取電圧まで充電し、前記第二コンデンサは前記参照ビット線を前記読取電圧まで充電し、選択されたワード線にゲート極電圧を印加する場合、前記参照ビット線と各前記選択された読取ビット線は、前記参照メモリセルと各対応する選択されたNVMセルを介して放電し、各前記第一コンデンサと前記第二コンデンサの容量値は実質的に同一であることを特徴とするNAND型不揮発性メモリNVM装置。各前記第一コンデンサと前記第二コンデンサの各容量値は、いずれも調整コンデンサの容量値とビット線容量値と寄生容量値のうち少なくとも一つを含むことを特徴とする請求項28記載の装置。前記NVMセルと各前記参照メモリセルは同一タイプのNVMセルであることを特徴とする請求項28記載の装置。各前記第一コンデンサと前記第二コンデンサはいずれも、第一端と第二端を有し、各前記第一コンデンサと前記第二コンデンサの第二端はいずれも接地され、前記各前記検出増幅器にとって、前記第一コンデンサの第一端は前記対応する読取ビット線に接続され、前記対応する読取ビット線は更に対応する選択された読取NANDストリングと前記第一入力端に接続され、前記第二コンデンサの第一端は前記参照ビット線に接続され、前記参照ビット線は更に前記参照NANDストリングと前記第二入力端に接続されることを特徴とする請求項28記載の装置。各前記検出増幅器は、操作電圧に接続される第一ソース極と、イネーブル信号を受信する第一ゲート極と、第一出力電圧を生成する第一ドレイン極と、を備える第一Pチャネルトランジスタと、前記操作電圧に接続される第二ソース極と、第二出力電圧を生成する第二ゲート極と、前記第一ドレイン極に接続される第二ドレイン極と、を備える第二Pチャネルトランジスタと、前記第二ドレイン極に接続される第三ドレイン極と、前記第二ゲート極に接続される第三ゲート極と、を備える第一Nチャネルトランジスタと、前記第一Nチャネルトランジスタの第三ソース極に接続される第四ドレイン極と、前記第一入力端として定義される第四ゲート極と、を備える第二Nチャネルトランジスタと、前記第三ソース極に接続される第五ドレイン極と、前記第三ゲート極に接続される第五ゲート極と、前記第二Nチャネルトランジスタの第四ソース極に接続される第五ソース極と、を備える第三Nチャネルトランジスタと、前記操作電圧に接続される第六ソース極と、前記イネーブル信号を受信する第六ゲート極と、前記第二ゲート極に接続される第六ドレイン極と、を備える第三Pチャネルトランジスタと、前記操作電圧に接続される第七ソース極と、前記第二ドレイン極に接続される第七ゲート極と、前記第六ドレイン極及び前記第二ゲート極に接続される第七ドレイン極と、を備える第四Pチャネルトランジスタと、前記第七ドレイン極に接続される第八ドレイン極と、前記第七ゲート極に接続される第八ゲート極と、を備える第四Nチャネルトランジスタと、前記第四Nチャネルトランジスタの第八ソース極に接続される第九ドレイン極と、前記第二入力端として定義される第九ゲート極と、を備える第五Nチャネルトランジスタと、前記第九ドレイン極に接続される第十ドレイン極と、前記第八ゲート極に接続される第十ゲート極と、前記第五Nチャネルトランジスタの第九ソース極と前記第五ソース極に接続される第十ソース極と、を備える第六Nチャネルトランジスタと、前記第十ソース極に接続される第十一ドレイン極と、前記イネーブル信号を受信する第十一ゲート極と、接地される第十一ソース極と、を備える第七Nチャネルトランジスタと、を含むことを特徴とする請求項28記載の装置。NAND型NVM装置が、NAND型メモリ配列と、参照NANDストリングと、複数の検出増幅器を含み、前記NAND型メモリ配列は、複数の読取NANDストリングを含み、各読取NANDストリングは、複数の直列接続NVMセルを含み、前記参照NANDストリングは複数の直列接続参照メモリセルを含み、各前記検出増幅器は第一入力端と第二入力端をそれぞれ有し、前記第一入力端は複数の第一コンデンサのうちの一つ及び対応する読取ビット線に接続され、前記第二入力端は第二コンデンサ及び参照ビット線に接続されるNAND型不揮発性メモリNVM装置を読取る方法であって、前記方法は、少なくとも一つの選択された読取NANDストリング及び前記参照NANDストリングにおいて、複数の選択されていないワード線に読取伝送電圧を印加するステップと、充電期間内において、各選択された読取ビット線の第一コンデンサと前記第二コンデンサに読取電圧を印加することにより、各選択された読取ビット線と前記参照ビット線を所定電圧まで充電するステップと、経過期間及び検出期間内において、ゲート極電圧を選択されたワード線に印加して、選択された参照メモリセルと各対応する選択されたNVMセルを介して、前記参照ビット線と各対応する選択された読取ビット線を放電するステップと、前記検出期間内において、各前記検出増幅器により、前記参照ビット線と前記対応する選択された読取ビット線との間の電圧差を検出するステップと、を含み、各前記第一コンデンサと前記第二コンデンサの容量値は実質的に同一であることを特徴とするNAND型不揮発性メモリNVM装置を読取る方法。前記NVMセルと各前記参照メモリセルは同一タイプのNVMセルであることを特徴とする請求項33記載の方法。前記検出ステップの結果は、前記対応する選択された読取ビット線の対応する選択されたNVMセルのしきい電圧が前記参照ビット線の選択された参照メモリセルのしきい電圧より大きいか否かを表すことを特徴とする請求項33記載の方法。前記対応する選択された読取ビット線の対応する選択されたNVMセルのしきい電圧が前記参照メモリセルのしきい電圧より大きい場合、前記経過期間及び前記検出期間内において、前記第二コンデンサの放電速度は前記対応する選択された読取ビット線の前記第一コンデンサよりも速いことを特徴とする請求項33記載の方法。前記読取電圧を印加するステップの前に、前記選択されたワード線にバイアスを印加するステップを更に含み、前記バイアスのレベルは前記選択された参照メモリセルと各対応する選択されたNVMセルを閉じることができることを特徴とする請求項33記載の方法。従来技術における直流電流バイアスによる電流の大幅消耗を減少させ、又メモリセルのしきい電圧を迅速に且つ高解析度で検出する目的を達成する。上述した問題点を解決するため、本発明は、参照メモリセルを利用したNVM読取構造を提供して、適切な検出速度及び良好な正確度により参照メモリセルMrf及び読取NVMセルMCの両者間のしきい電圧差を識別する。特に、本発明の回路構造により、検出期間の電流切り替えによる少量の電流が消費される読取動作のほかに、回路に如何なる直流電流ルートも生成しない。図2は、本発明のデータ読取装置の回路構造図である。図2を参考にすると、読取NVMセルMCのソース電極及びドレイン電極はそれぞれ接地及び負荷コンデンサCCの一端に接続され、且つ前記負荷コンデンサCCの別の一端は接地される。前記負荷コンデンサCCの総容量値は、第一調整コンデンサの容量値と、ビット線容量値と、その他余剰の寄生容量値を含む。対称的に、参照NVMセルMrfのソース電極及びドレイン電極はそれぞれ接地及び負荷コンデンサCrfの一端に接続され、且つ前記負荷コンデンサCrfの別の一端は接地される。前記負荷コンデンサCrfの総容量値は、第二調整コンデンサの容量値と、ビット線の容量値と、その他余剰の寄生容量値を含む。それぞれ読取線に位置する第一調整コンデンサの容量値及び参照線に位置する第二調整コンデンサの容量値を調整して、負荷コンデンサCrf及び負荷コンデンサCCの容量値を相互に一致させる。つまり、負荷コンデンサCrf及び負荷コンデンサCCの容量値は、いずれも、受け入れられる許容誤差範囲に近い容量値CLであるか、又は前記容量値CLに実質的に等しい。読取NVMセルMCと負荷コンデンサCCとの間のノードX及び参照NVMセルMrfと負荷コンデンサCrfとの間のノードYは、それぞれ二つのスイッチQ1及びQ2に接続される。二つのスイッチQ1及びQ2を介して、負荷コンデンサCC及びCrfをそれぞれ所定電圧値VRまで充電する。同時に図3に示すように、ノードXとYはそれぞれ差動電圧検出増幅器210の二つの入力端に接続される。読取NVMセルMC及び参照NVMセルMrfは同一タイプのNVMセルであることに注意されたい。図3は、本発明の差動電圧検出増幅器の回路構造図である。図3を参考にすると、本発明の差動電圧検出増幅器210は、4つのP型MOSFET及び7つのN型MOSFETからなり、そのうちトランジスタMP1、MP2、MN1、MN2及びMN3は、トランジスタMP3、MP4、MN4、MN5、MN6に対して鏡面対称mirroredsymmetryをなしている。差動電圧検出増幅器210の二つの入力端はトランジスタMN2及びMN5のゲート極である。出力ノードOUT及び出力リバースノードOUTBが対称差動回路の二つの端点であり、それぞれ、トランジスタMP1、MP2及びMN1のドレイン電極上とトランジスタMP4、MP3及びMN4のドレイン電極上に位置する。トランジスタMP1、MP3及びMN7のゲート極はイネーブル信号SAEnbを受信する。イネーブル信号SAEnbが低電圧レベル状態である場合、差動電圧検出増幅器210は無効Disableにされ、トランジスタMP7は閉じられて電流の流れのルートを切断される。同時に、トランジスタMP1及びMP3は通電され、電圧VDDにより輸出ノードOUT及びOUTBを充電し、出力ノードOUT及びOUTBは高電圧レベル状態を維持する。前記イネーブル信号SAEnbが高電圧レベル状態に変化した場合、トランジスタMP1及びMP3が閉じられ、トランジスタMP7が通電され、出力ノードOUT及びOUTBが対地放電を開始する。差動電圧検出増幅器210の左右側の回路はできるだけ対称になるような構造であるので、故に、トランジスタMN2及びMN5の二つのゲート極の間では、わずかな電圧差であっても左右対称の電流ルートの均衡が崩れる。トランジスタMP2MN1MN3及びMP4/MN4/MN6からなるラッチ回路が形成する正のフィードバックpositivefeedbackを介して、非対称電流がさらに増幅される。その後、出力ノードOUT及びOUTBはそれぞれ高電圧レベル状態及び低電圧レベル状態にラッチされる。この逆もまた同様である。図4は、本発明の操作順序を示すものである。図4の最上部の図形はViL及びViRの電圧シーケンス図である。先ず、前記読取NVMセルMC及び前記参照NVMセルMrfが起動していない場合、充電期間TC内において、二つのスイッチQ1及びQ2を介して、増幅器210の二つの入力端をそれぞれ所定の電圧値VRまで予備充電する。予備充電の後、ゲート極バイアスVgsを読取NVMセルMCのゲート極及び参照NVMセルMrfのゲート極に印加し、読取NVMセルMC及び参照NVMセルMrfを起動する。経過期間Teにおいて、二つのコンデンサCC及びCrfは、読取NVMセルMC及び参照NVMセルMrfを介して放電を開始する。前記ゲート極バイアスVgsがしきい電圧Vthに相対する大きさの関係により、二つの入力電圧ViL及びViRがその放電速度に基づき下降する。図4の最上方の図形中の点線は、ゲート極バイアスがしきい電圧より小さい即ちVgsVth状況の下、入力電圧ViL及びViRと時間軸の関係を表す。前記経過期間Teの後、差動電圧検出増幅器210を有効にさせて、二つの入力端の電圧差を検出し、更に、出力ノードOUT及びOUTBを高電圧レベル低電圧レベル状態又は低電圧レベル高電圧レベル状態にラッチする。ゲート極バイアスVgsの大きさがしきい電圧Vthの大きさに相対して大きいほど、その放電速度も速くなり且つ二つの入力端の電圧の低下も更に速くなる。よって、同一のゲート極バイアスVgsを読取NVMセルMC及び参照NVMセルMrfに印加する場合、読取NVMセルMCのしきい電圧が参照NVMセルMrfのしきい電圧より大きい場合、差動電圧検出増幅器210は前記出力ノードOUTを低電圧レベル状態にラッチする。この逆もまた同様である。図4の実施例において、ゲート極バイアスVgsと参照NVMセルMrfのしきい電圧Vthrfとの間の関係は、VgsVthrfに設定される。ここで注意しなければならないことは、本明細書及び全ての図面において、Vthc及びVthrfは、それぞれ読取NVMセルMC及び参照NVMセルMrfのしきい電圧を表す。よって、図4の最下方図形に示すように、検出期間Tsにおいて、VgsVthcの状況下で、出力ノードOUTはそれぞれ低電圧レベル状態及び高電圧レベル状態にラッチされる。検出期間Tsの終了後、差動電圧検出増幅器210は無効にされ、二つの出力ノードOUT及びOUTBはいずれも高電圧レベル状態まで充電され、次の検出を待つスタンバイモード。以下の説明は本発明のいくつかのより好ましい実施例を示すものである。当業者であれば、本発明は各種可能な方法により実施できることが理解でき、また、以下の実施例又は実施例中の特徴に制限されるものではない。<実施例>図6は、本発明の実施例のNORフラッシュEEPROM配列の回路構造図である。図6を参考にすると、本発明のNORフラッシュメモリ配列は、一列に計M個の読取NVMセルMCのゲート極が接続してワード線を相互に形成し、水平配列の読取NVMセルMCのソース電極が共通接地に接続され、そして、一行に計N個の読取NVMセルMCのドレイン極が接続してビット線を相互に形成するように構成される。pX1マルチプレックススイッチ62を介して、各ビット線はそれぞれ、各前記K個の差動電圧検出増幅器SA1~SAkの入力端に接続され、同時に、各前記K個の差動電圧検出増幅器SA1~SAkの二つの入力端に接続された二つの負荷コンデンサCC及びCrfの総容量値は、それぞれ調整コンデンサの容量値、ビット線の容量値及び寄生容量値を含む。二つの独立した調整コンデンサ図示せずを読取メモリセル回路ルート及び参照メモリセル回路ルートにそれぞれ加入することにより、二つのコンデンサCC及びCrfの総容量値を相互にマッチさせる即ち両者の総容量値が実質的に容量値CLに等しくなる。本実施例において、128百万ビットフラッシュメモリ配列中、二つの負荷コンデンサCC及びCrfの総容量値は、約300fFである。制御回路が、読取命令及びメモリ配列の読取アドレスを下達する場合、前記読取アドレスに対応する選択された読取ビット線及び参照ビット線を読取電圧VR12Vで約10ns、予備充電する。次に、ゲート極電圧Vgsを対応する前記読取アドレスの選択されたビット線及び参照NVMセルMrfのゲート極に印加した後、各選択されたビット線、参照ビット線及びその接続ノードは、それぞれ選択された読取NVMセルMC及び参照NVMセルMrfを介して放電を開始する。経過期間Te10nsの経過後、差動電圧検出増幅器SA1~SAkは有効にされる。検出期間Ts20ns内で、各差動電圧検出増幅器SA1~SAkは、自身の二つの入力端の電圧差を検出し、それに基づき出力ノードを低電圧レベル状態又は高電圧レベル状態にラッチする。よって、本発明は、K個の読取NVMセルの平行検出が達成できる。検出期間Tsの終了後、全ての差動電圧検出増幅器SA1~SAkはいずれも無効にされ、同時に全ての差動電圧検出増幅器SA1~SAkの二つの出力ノードOUT及びOUTBはいずれも高電圧レベル状態に充電され即ちスタンバイモード、次の検出を待つ。ここで注意しなければならないことは、図6及び図7中の各差動電圧検出増幅器はいずれも図3の回路形態を有するとともに、各読取NVMセルMC及び参照NVMセルMrfは同一タイプのNVMセルである。図5は、図6の実施例に基づいて、回路シュミレーション結果を示した検出シーケンス図である。回路シュミレーションを行う前に、参照NVMセルMrfのしきい電圧Vthrfは予めプログラム化され、印加するゲート極バイアスVgsに等しくする。即ちVgsVthrfにする。図5の中間のシーケンス図からわかるように、読取NVMセルのしきい電圧が参照NVMセルより大きい場合、出力ノードOUTは低電圧レベル状態にラッチされる。読取NVMセルのしきい電圧が参照メモリセルより小さい場合、検出期間Ts内において、出力ノードOUTが高電圧レベル状態にラッチされる。図5に示すように、スタンバイモード下では、各差動電圧検出増幅器SA1~SAkの二つの出力端は、いずれも高電圧レベル状態に戻る。図7は、本発明の別の実施例のNANDフラッシュEEPROM配列の回路構造図である。図7を参考にすると、本発明のNANDフラッシュメモリ配列即ち、図における読取メモリ配列は、複数の読取NANDストリングStringを含み、その内、各読取NANDストリングはN個の直列接続の読取NVMセルMCを有する。各読取NANDストリングは、ストリング選択線上のトランジスタを介して、個別に対応する読取ビット線に接続され、前記個別に対応する読取ビット線は、更に差動電圧検出増幅器SA1~SAMの一つに接続される。各読取NANDストリングにおいて、SSL及び接地選択線にそれぞれ接続される二つのMOSFETは、二つのスイッチとして、共有の読取ビット線及び接地線にそれぞれアクセスする。典型的なNANDメモリ配列中には、M個の差動電圧検出増幅器を含む。図7に示すように、M個の差動電圧検出増幅器のうちの半分は回路の上方に配置され、奇数の読取ビット線に接続され、別の半分は回路の下方に配置され、偶数の読取ビット線に接続される。N個の直列接続の参照NVMセルMrfを有する參考NANDストリング即ち図7中の参照メモリセル配列に関しても、各読取NANDストリングと同一の回路形態を有する。ここで注意しなければならないことは、長さの制限のために、図7中ではいくつかの読取NVMセルMC及び参照NVMセルMrfしか表示されていない。二つの独立した調整コンデンサ図示しないを読取ビット線及び参照ビット線にそれぞれ加入することにより、各前記読取NANDストリング及び前記参照NANDストリングの負荷コンデンサCC及びCrfの総容量値を相互に一致させる。つまり、各前記読取NANDストリング及び前記参照NANDストリングの負荷コンデンサCC及びCrfの総容量値を、所定容量値CLに近い受け入れられる許容誤差範囲内又は実質上前記所定容量値CLに等しくする。制御回路が、読取命令及びメモリ配列の読取アドレスを下達する場合、SSL及びGSLを起動することにより、選択されたNANDストリングを選択された読取ビット線及び接地線にそれぞれ接続する。一方、各選択された読取NANDストリング中にバイアスVpassを全ての選択されていないワード線に印加して、前記バイアスVpassを選択された読取NVMセルMCのソース電極及びドレイン電極に送る。同様に、参照NANDストリングにバイアスを印加する方式もまた選択された読取NANDストリングにバイアスを印加する方式と同一である。この後、低電圧レベル前記低電圧レベルは、前記これらの選択された読取NVMセルMC及び前記選択された参照NVMセルMrfを閉じることができるだけ低くする必要があるを選択された読取ワード線及び参照ワード線に印加し、選択された読取ワード線及び参照ワード線を起動できなくさせる。次に、前記これらの選択された読取ビット線及び参照ビット線は、読取電圧VRまで予備充電される。ビット線が予備充電の終了後、選択された読取ワード線及び参照ワード線は、ゲート極電圧Vgsを印加されて、前記これらの選択された読取NVMセルMC及び前記選択された参照NVMセルMrfを介して、前記これらの選択された読取ビット線及び参照ビット線が放電を開始する。経過期間Teを経て、差動電圧検出増幅器は、有効にさせられる。読取NVMセルMCのしきい電圧が参照NVMセルMrfのしきい電圧より大きい場合、出力ノードOUTは低電圧レベル状態にラッチされる。読取NVMセルMCのしきい電圧が参照メモリセルMrfより小さい即ちVthcVthrf場合、出力ノードOUTは高電圧レベル状態にラッチされる。検出期間Ts内において、各差動電圧検出増幅器SA1~SAMは自身の二つの入力端の電圧差を検出し、又それに基づき出力ノードを低電圧レベル状態又は高電圧レベル状態にラッチする。よって、複数の読取NVMセルの平行検出が達成される。検出期間Tsの終了後、全ての差動電圧検出増幅器SA1~SAMはいずれも無効にされ且つスタンバイモード状態即ち、高電圧レベル状態まで充電され、次の検出を待つ。ここで注意しなければならないことは、上述の読取回路及び検出方法は如何なるタイプの半導体NVMセルに適応できる。形態、操作波形又は異なるタイプの半導体NVMセルに基づき、異なる回路を使用することは、当業者が理解できることである。以上の実施例はここで単に例示するだけであり、本発明の範囲を限定するものではなく、本発明の本質から外れなければ、当業者は各種変形又は変更を行うことができる。