積層された複数の半導体チップのそれぞれが、バンプ電極と、テストパッドと、当該テストパッドから供給される信号を受け取り前記バンプ電極に供給するテストバッファと、当該テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部とを含む、半導体装置。前記複数の半導体チップがそれぞれ備える前記バンプ電極は、前記積層された複数の半導体チップを貫通して設けられた共通配線によって互いに接続されていることを特徴とする請求項1記載の半導体装置。前記複数の半導体チップのうち、一の半導体チップの前記テストバッファが活性状態に制御されるとき、他の半導体チップの前記テストバッファが非活性状態になるように前記各バッファ制御部が制御することを特徴とする請求項1又は2記載の半導体装置。前記積層された複数の半導体チップのうち、前記一の半導体チップは、前記テストパッド面が表に露出している半導体チップであることを特徴とする請求項3記載の半導体装置。前記各半導体チップに含まれる前記バッファ制御部は、リセット信号により前記テストバッファを非活性状態にリセットし、テスト信号により前記テストバッファを活性化可能状態にセットすることのできるフリップフロップ回路を備えることを特徴とする請求項1乃至4いずれか1項記載の半導体装置。前記リセット信号により前記複数の半導体チップにそれぞれ含まれる前記フリップフロップ回路がリセットされた後、前記複数の半導体チップのうち、前記一の半導体チップのフリップフロップ回路が前記テスト信号によりセットされ、他の半導体チップのフリップフロップ回路は前記のリセット状態を維持することを特徴とする請求項5記載の半導体装置。前記フリップフロップ回路は、テスト時に複数の入力信号の組み合わせによりセットされ、前記複数の入力信号は、テスト時に前記複数の半導体チップのうち前記一の半導体チップのフリップフロップ回路を選択してセット可能であるように各半導体チップに接続位置を入れ替えて共通に配線されていることを特徴とする請求項6記載の半導体装置。前記複数の入力信号は、前記各半導体チップのチップセレクト信号であることを特徴とする請求項7記載の半導体装置。複数のバンプ電極と、前記複数のバンプ電極にそれぞれ対応して設けられた複数のテストパッドと、前記複数のバンプ電極にそれぞれ対応して設けられ、活性状態に制御されたときに、前記複数のバンプ電極とそれぞれ対応する前記複数のテストパッドとを接続する複数のテストバッファと、前記テストバッファの活性状態と非活性状態とを制御する制御信号を前記複数のテストバッファに供給するバッファ制御部と、をそれぞれ具備し、互いに同一機能を有する複数の半導体チップを備え、前記各半導体チップの複数のバンプ電極は、それぞれ各半導体チップ間で共通配線により対応するバンプ電極同士接続され、前記複数の半導体チップのうち、一の半導体チップの前記テストバッファが活性状態に制御されるとき、他の半導体チップの前記テストバッファが非活性状態になるように前記各バッファ制御部が制御することを特徴とする半導体装置。前記複数の半導体チップは積層され、前記共通配線は、前記積層された複数の半導体チップを貫通する配線を含んでいることを特徴とする請求項9記載の半導体装置。前記積層された複数の半導体チップのうち、前記一の半導体チップは、前記テストパッド面が表に露出している半導体チップであることを特徴とする請求項10記載の半導体装置。前記各半導体チップに含まれる前記複数のテストバッファは、前記活性状態に制御されたときに対応するテストパッドに入力された信号に基いて前記対応するバンプ電極を駆動する入力バッファと、前記活性状態に制御されたときに、対応するテストパッドに入力された信号に基いて前記対応するバンプ電極を駆動すると共に前記対応するバンプ電極に出力された信号に基いて前記対応するテストパッドを駆動する入出力バッファと、を含むことを特徴とする請求項9乃至11いずれか1項記載の半導体装置。前記各半導体チップに含まれる前記バッファ制御部は、リセット信号により前記複数のテストバッファを非活性状態にリセットし、テスト信号により前記複数のテストバッファを活性化可能状態にセットすることのできるフリップフロップ回路を備えることを特徴とする請求項9乃至12いずれか1項記載の半導体装置。前記リセット信号により前記複数の半導体チップにそれぞれ含まれる前記フリップフロップ回路がリセットされた後、前記複数の半導体チップのうち、前記一の半導体チップのフリップフロップ回路が前記テスト信号によりセットされ、他の半導体チップのフリップフロップ回路は前記のリセット状態を維持することを特徴とする請求項13記載の半導体装置。前記フリップフロップ回路は、テスト時に複数の入力信号の組み合わせによりセットされ、前記複数の入力信号は、テスト時に前記複数の半導体チップのうち前記一の半導体チップのフリップフロップ回路を選択してセット可能であるように各半導体チップに接続位置を入れ替えて共通に配線されていることを特徴とする請求項14記載の半導体装置。前記複数の半導体チップは、それぞれメモリチップであり、前記複数の入力信号は、前記各メモリチップのチップセレクト信号であることを特徴とする請求項15記載の半導体装置。以下の分析は、本発明によって与えられたものである。複数の半導体チップを互いに積層した積層型半導体装置には、複数のメモリチップが積層されたメモリチップ積層体をさらに別のメモリコントローラチップに積層したメモリシステムなど、互いに異なる種類の半導体チップを積層するものが存在する。このような積層型のメモリシステムの製造においては、メモリチップ積層体部分とメモリコントローラ部分とを、互いに異なる製造者が製造することも可能である。このような場合、まず、メモリチップ積層体部分図3の10aと、メモリコントローラ部分図3の10bを別々に製造して、それぞれの部分をテストして良品であることを確認してから全体を組み立てることにより、全体の信頼性を向上させる必要がある。しかしながら、メモリチップ積層体とメモリコントローラとを接続するためにメモリチップ積層体に形成されたバンプ電極に直接コンタクトテスターのプローブを直接当てるした場合、バンプ電極に針跡等の傷が残り、この傷が、メモリチップ積層体とメモリコントローラとを積層して接続する際に、接続不良を引き起こす恐れがあった。バンプ電極に直接コンタクトをせずにメモリチップ積層体をテストするために、例えば、特許文献1に記載されているような積層前のメモリチップをテストウェハテストする際に使用するテストパッドを、バンプ電極に接続しておき、積層後にこのテストパッドにコンタクトすることでメモリチップ積層体をテストする方法も考えられる。しかしながら、この方法では、バンプ電極のピン容量にテストパッドのパッド容量が重畳してしまうという問題があった。本発明の第1の視点によれば、積層された複数のメモリデバイスのそれぞれが、バンプ電極と、テストパッドと、当該テストパッドから供給される信号を受け取り前記バンプ電極に供給するテストバッファと、当該テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部とを含む、半導体装置が提供される。本発明の第2の視点によれば、複数のバンプ電極と、前記複数のバンプ電極にそれぞれ対応して設けられた複数のテストパッドと、前記複数のバンプ電極にそれぞれ対応して設けられ、活性状態に制御されたときに、前記複数のバンプ電極とそれぞれ対応する前記複数のテストパッドとを接続する複数のテストバッファと、前記テストバッファの活性状態と非活性状態とを制御する制御信号を前記複数のテストバッファに供給するバッファ制御部と、をそれぞれ具備し、互いに同一機能を有する複数の半導体チップを備え、前記各半導体チップの複数のバンプ電極は、それぞれ各半導体チップ間で共通配線により対応するバンプ電極同士接続され、前記複数の半導体チップのうち、一の半導体チップの前記テストバッファが活性状態に制御されるとき、他の半導体チップの前記テストバッファが非活性状態になるように前記各バッファ制御部が制御する半導体装置が提供される。本発明の各視点によれば、複数の半導体チップ間で共通配線により互いに接続されたバンプ電極にテストバッファを介してテストパッドを接続することにより、バンプ電極に外部から直接接触することなく、かつ、テストバッファを介することにより、共通配線の負荷容量を大きく増やさずに、共通配線により互いに接続された複数の半導体チップをテストすることができる。特に、複数の半導体チップのバンプ電極が貫通電極により互いに接続されたメモリチップ積層体である場合には、外部からプローブ等によりバンプ電極に直接接触することなく、かつ、貫通電極配線の負荷容量を大きく増やすことなく、テストすることができる。本発明の各実施形態について詳細に説明する前に、本発明の実施形態の概要について説明する。なお、概要の説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態の半導体装置は、図1~図10に示すように、積層された複数のメモリデバイスのそれぞれ21~24が、バンプ電極BP_0~BP_Nと、テストパッドPAD_0~PAD_Nと、当該テストパッドから供給される信号を受け取りバンプ電極に供給するテストバッファTD_0~TD_Nと、当該テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部BCとを含む。すなわち、バッファ制御部BCによりテストバッファを制御することにより、バンブ電極とテストパッドを接続することができる。バッファ制御部BCには、各実施形態に示すように様々なバリエーションが考えられる。以下により具体的な実施の形態について、図面を参照して詳しく説明する。[第1の実施形態]図1は、本発明の第1の実施形態による半導体装置10全体の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、4つのメモリデバイス21~24と1つのメモリコントローラ30を有しており、これらが積層された構造を有している。メモリデバイス21~24及びメモリコントローラ30は、それぞれシリコン基板を用いた1チップの半導体デバイスである。メモリデバイス21~24は互いに同じ回路構成を有しており、特に限定されるものではないが、本実施形態ではいずれも汎用DRAMチップである。したがって、そのアクセス方法は規格によって定められている。ここで、汎用DRAMとは、外部端子を介して外部とのインターフェースを行う回路からなるいわゆるフロントエンド部と、複数のメモリセルアレイ及びそれらへのアクセスを行う回路からなるいわゆるバックエンド部の両者を含むDRAMであり、特に限定されるものではないが、例えばDDR3DoubleDataRate3型のSDRAMSynchronousDynamicRandomAccessMemoryなどが該当する。メモリデバイス21~24には、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaが設けられており、これによって上下に隣接するチップが電気的に接続されている。また、メモリコントローラ30にも多数の貫通電極TSVが設けられており、これによってインターポーザ40の表面41に設けられた配線と電気的に接続されている。インターポーザ40上に積層されたメモリコントローラ30及びメモリデバイス21~24は、封止樹脂50によって覆われ、これにより各チップが物理的に保護される。インターポーザ40は樹脂からなる回路基板であり、その裏面42表面41の反対面の第2の表面には複数の外部端子半田ボールSBが形成されている。インターポーザ40は、半導体装置10全体の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザ40の表面41に形成された電極をスルーホール電極によって裏面42に引き出し、裏面42に設けられた再配線層によって、外部端子SBのピッチを拡大している。すなわち、各外部端子SB間のピッチは、貫通電極TSV間のピッチより広い間隔で設けられている。図1に示す外部端子SBの数は例示であり、実際にはより多数の外部端子が設けられている。図2は、本実施形態による半導体装置10の配線構造を説明するためのブロック図である。図2に示すように、4つのメモリデバイス21~24は、メモリコントローラ30に対して共通接続されている。より具体的には、メモリコントローラ30に設けられたクロック端子30a、アドレス端子30b、コマンド端子30c及びデータ端子30dは、メモリデバイス21~24に設けられたクロック端子20a、アドレス端子20b、コマンド端子20c及びデータ端子20dにそれぞれ共通接続されている。これにより、メモリコントローラ30から出力される外部クロック信号CLK、アドレス信号ADD及びコマンドCMDは、4つのメモリデバイス21~24に共通に供給されることになる。また、各メモリデバイス21~24から出力されるリードデータDQは、共通のデータバスを介してメモリコントローラ30に入力され、逆に、メモリコントローラ30から出力されるライトデータDQは、共通のデータバスを介してメモリデバイス21~24に入力される。特に限定されるものではないが、本実施形態では、各チップに128個のデータ端子が設けられており、これにより一度に128ビットのリードデータ又はライトデータを転送することができる。メモリコントローラ30がいずれのメモリデバイス21~24を選択するかは、チップ選択信号チップセレクト信号を用いて行う。チップセレクト信号は、メモリデバイス21~24ごとに個別に設けられた配線を用いて各メモリデバイス21~24に供給すればよい。一方、共通の配線を介してチップセレクト信号をメモリデバイス21~24に供給する場合には、各メモリデバイス21~24にチップアドレスを割り当て、チップセレクト信号の値とチップアドレスとが一致するメモリデバイスを選択すればよい。図3は、第1の実施形態において、メモリチップ積層体10a部分をメモリコントローラ部分10bと合体して半導体装置10を製造する工程を説明する工程図である。半導体装置10を製造する際に、同じ回路構成を有するメモリデバイス21~24は図3のメモリチップ積層体10aに示すように、先にバンプ電極を互いに位置合わせを行って、メモリデバイス21~24をメモリチップ積層体10aとして組み立てておく。さらに、メモリチップ積層体10aは、メモリデバイス21~24が積層された状態で各メモリデバイス21~24が正常に動作することをテストにより確認してから、メモリコントローラ30やインターポーザ41と合体する。図3では、メモリコントローラ30のみを先にインターポーザ40に組み込んでメモリコントローラ部分10bとしてから、メモリチップ積層体10aのバンプ電極BE1とメモリコントローラ部分10bのバンプ電極BE2とを位置合わせして、メモリチップ積層体10aとメモリコントローラ部分10bとを合体して組み立て、最後に全体を封止樹脂50で樹脂封止して図1の半導体装置10として完成させている。しかし、半導体装置10全体の製造を完成させる前に、メモリチップ積層体10a部分を、単独でテストできることが可能であれば、メモリチップ積層体10aとメモリコントローラ30とインターポーザ40とから完成された半導体装置10を製造する工程は任意の工程を採用することが可能である。実施形態1によれば、先に、メモリチップ積層体10aを組み立てて、メモリチップ積層体10aに含まれる各メモリデバイス21~24の機能が正常に動作することをテストにより確認している。その後で、メモリチップ積層体10a以外のメモリコントローラ部分10bとメモリチップ積層体10aとを組み立てて半導体装置10を完成させている。従って、最終段階の組み立ての段階で、メモリチップ積層体10aに不良が発生する可能性は低く、結果として高い信頼性の半導体装置10を製造することができる。ここで、メモリチップ積層体10aのみを半完成品の状態でテストするときに問題となるのが、バンプ電極BE1に対するテスト時のプロービングである。メモリチップ積層体10aには、まだ外部端子SBは設けられていないので、テスト装置等からバンプ電極に対してプロービングを行い、バンプ電極BE1をテスト装置等に接続してテストを行う必要があると考えられる。しかし、メモリチップ積層体10aの表面に形成されているバンプ電極BE1は、最終的に半導体装置10の外部端子となるSBと比べると狭ピッチであり、バンプ電極1個の大きさも小さい。従って、バンブ電極BE1にテスト装置等から直接プロービングしてテストしたのでは、バンプ電極にプロービングの際の針跡等の傷が残り、この傷が、メモリチップ積層体10aとメモリコントローラ30とを積層して接続する際に接続不良を引き起こすおそれがあった。また、バンブ電極に直接コンタクトをせずにメモリチップ積層体をテストするために、バンプ電極に直接接続されたテストパッドを設け、バンプ電極に代えて、テストパッドに対してテスト装置等からプロービングしてメモリチップ積層体をテストすることも考えられる。しかし、テストパッドをバンプ電極に直接つなげたのでは、バンブ電極の負荷容量が増加してしまい、半導体装置10として完成した後の高速動作の観点からは好ましくない。そこで、実施形態1では、テストバッファを介してテストパッドとバンプ電極を接続し、バンプ電極には、直接外部からプロービングしなくとも、バンプ電極の負荷容量の増加を最小限に抑えてメモリチップ積層体10aをテストできるようにしている。この具体的な回路構成を以下に説明する。図4は、第1の実施形態における半導体チップ内部のブロック図である。また、図5は、図4の半導体チップをメモリチップ積層体10aの状態に組み立てたときのブロック図である。なおすでに説明したように、半導体チップは互いに同じ回路構成を有するメモリデバイス21~24である。図4に示すように、メモリデバイス21~24は、入出力回路部60、アクセス制御回路71、および、メモリセルアレイ72を含む。アクセス制御回路71は、入出力回路部60を介して外部から供給されるコマンドに応じて、メモリセルアレイ72の書き込みおよび読み出し動作を制御する。入出力回路部60は、複数の入力回路61と出力回路62とを含み、外部から供給されるコマンド信号、アドレス信号、クロック信号、および、書き込みデータを受け取り、これらをアクセス制御回路71に供給し、アクセス制御回路71から供給された読み出しデータを受け取り、これを外部に出力する。バンプ電極BP_0~BP_NNの値は2以上の整数は、通常動作時には、メモリデバイス21~24が外部メモリコントローラ等と信号のやり取りをするメモリデバイス21~24の外部端子として機能するものである。即ち、メモリデバイス21~24は、通常動作時に、これらのバンプ電極を介して外部から供給される信号に基づいて動作し、また、これらのバンプ電極を介して外部に信号を出力する。バンプ電極BP_0~BP_Nには、例えば、図2に示すクロック端子20a、アドレス端子20b、コマンド端子20c、データ端子20dに対応するものが含まれる。また、バンプ電極BP_0~BP_Nの他にリセット信号の入力端子としてバンプ電極BP_RSTBが設けられている。また、図5に示すとおり、これらのバンプ電極BP_0~BP_N、BP_RSTBは、積層した各メモリデバイス21~24を貫通する貫通電極TSV_0~TSV_N、TSV_RSTBにより各メモリデバイス21~24に共通に接続されている。テストパッドPAD_0~PAD_Nは、テスト動作時に、外部テスト装置等と信号のやり取りをするメモリデバイスの外部端子として機能するものである。即ち、メモリ積層体10aに組み立てられたときにテストパッドPAD_0~PAD_Nが表面に露出するメモリデバイス21図5参照は、テスト動作時に、これらのテストパッドを介して外部から供給される信号に基づいて動作し、また、これらのバンプ電極を介して外部に信号を出力する。なお、メモリデバイス22~24についても、メモリデバイス21と互いに同じ回路構成のメモリデバイスを用いるため、テストパッドPAD_0~PAD_Nが存在するが、メモリデバイス22~24のテストパッドPAD_0~PAD_Nおよび、テストパッドPAD_SETB、PAD_RSTBは、実質的な動作には寄与しない。テストバッファTD_0~TD_Nは、テストパッドPAD_0~PAD_Nと、バンプ電極BP_0~BP_Nと入出力回路部60との間のノードとの間に接続される。ここで、テストバッファは、図4のTD_0のように入力バッファまたは、出力バッファであってもよく、TD_Nのように、入力バッファと出力バッファとの両方を含む双方向バッファであってもよい。これらは、対応するバンプ電極が、入力端子または、出力端子か入出力端子かに応じてきまる。以下では、テストバッファは入力バッファであるとして説明するが、これに限定されるものではない。また、テストバッファTD_0~TD_Nはトライステートバッファであり、自身の制御端子に供給されるバッファ制御信号の論理レベルに応じて、活性状態と非活性状態Hi-z状態とのいずれかの状態に制御される。即ち、テストバッファは、活性状態である場合に貫通電極とテストパッドとを電気的に接続し、非活性状態である場合に貫通電極とテストパッドとを電気的に切り離す役割がある。具体的には、通常動作時には、テストバッファを非活性状態とし、一方、テスト動作時には、メモリチップ積層体10aの最下層にあるテストパッドが表面に露出しているメモリチップ21のテストバッファは活性状態に制御され、残りのメモリデバイス22~24のテストバッファは、非活性状態に制御される。図4のバッファ制御部BCは、テストバッファTD_0~TD_Nに制御信号を供給する。第1の実施形態では、バッファ制御部BCとして、セット端子及びリセット端子の2つの入力端子と出力端子とを有するセットリセットフリップフロップ回路を用いている。バッファ制御部BCの出力端子は、複数のテストバッファTD_0~TD_Nの制御端子に共通に接続されている。バッファ制御部BCのセット端子SはテストパッドPAD_SETBに接続されると共に、抵抗を介して電源電位VDDにプルアップ接続されている。一方、バッファ制御部BCのリセット端子RはテストパッドPAD_RSTBに接続される。尚、第1の実施形態では、後述のとおりテストパッドPAD_SETBとテストパッドPAD_RSTBとにそれぞれ供給されるセット信号SETB、リセット信号RSTBは、ともにローアクティブ、つまり、ロウレベルが活性レベルでハイレベルが非活性状態であるため、バッファ制御部BCのセット端子SテストパッドPAD_SETB、リセット端子RテストパッドPAD_SETBはともに、入力された信号を反転する構成となっている。なお、図5において、バンプ電極BP_0~BP_Nは、それぞれ、貫通電極TSV_0~TSV_Nと接続される。テストパッドPAD_0~PAD_Nは、それぞれ、貫通電極TSV_0~TSV_Nと接続される。貫通電極TSV_0~TSV_N、及び、貫通電極TSV_RSTBは、対応するバンプ電極と基板を挟んで対向する位置に形成された裏面側のバンプ電極とを接続する。メモリデバイス21~24の貫通電極TSV_0~TSV_N、TSV_RSTBは、互いに対応して、接続される。第1の実施形態の動作:通常動作次に、第1の実施形態の動作について図4、図5を用いて説明する。まず、各メモリデバイス21~24が図1に示す半導体装置10として完成した後の通常動作について説明する。この状態では、各メモリデバイス21~24のバンプ電極BP_0~BP_N、BP_RSTBは、メモリコントローラ30、又は、外部端子SBと接続されている。また、各メモリデバイス21~24のテストパッドPAD_0~PAD_N、PAD_SETB、PAD_RSTBには何も接続されていない状態となる。メモリコントローラ30又は外部端子SBから各メモリデバイス21~24のバンプ電極BP_RSTBにリセット信号が与えられると、各メモリデバイス21~24のバッファ制御部BCはリセットされ、各メモリデバイス21~24の各テストバッファTD_0~TD_Nは非活性状態に初期設定される。この後は、貫通電極TSV_0~TSV_N、TSV_RSTBを介してメモリコントローラ30や外部端子SBと信号の送受信を行い、半導体装置10として機能する。第1の実施形態の動作:各メモリデバイス単体でのテスト各メモリデバイス21~24がメモリチップ積層体10aに組み立てられる前のウエハー状態又は、ペレット状態のときは、テストパッドPAD_0、PAD_N、PAD_SETB、PAD_RSTBを用いて各メモリデバイス21~24単体でテストを行うことができる。テスト対象となるメモリデバイス21~24について、テストパッドPAD_0、PAD_N、PAD_SETB、PAD_RSTBを、テスト装置に接続する。また、各メモリデバイス単体でのテストであるので、バンプ電極BP_0~BP_N、BP_RSTBには、何も接続されていない。まず、メモリデバイス21~24のバッファ制御回路BCは、メモリデバイス21~24のテストパッドPAD_SETBを介して外部例えば、テスト装置等から供給される活性レベルロウレベルのセット信号SETBを受け取り、活性レベルのセット信号に応じて、バッファ制御信号を活性レベルハイレベルとする。メモリデバイス21のテストバッファTD_0~TD_Nが、活性レベルハイレベルのバッファ制御信号を受け取り活性レベルになることで、メモリデバイス21~24のテストパッドPAD_0~PAD_Nがそれぞれ対応して入出力回路部60に電気的に接続される。この状態で各メモリデバイス単体でのテストを行うことができる。第1の実施形態の動作:メモリチップ積層体10aとしてのテスト次に、図4、図5を用いて第1の実施形態におけるメモリチップ積層体10aのテスト動作について説明する。メモリチップ積層体10aのテストでは、テストパッドが外部に露出しているメモリデバイス21のテストパッドから外部のテスト装置等と信号の入出力を行い、メモリデバイス22~24は、貫通電極TSV_0~TSV_N、TSV_RSTBを介して外部のテスト装置等と信号の入出力を行う。まず、メモリデバイス21のバッファ制御回路BCは、メモリデバイス21のテストパッドPAD_SETBを介して外部例えば、テスト装置等から供給される活性レベルロウレベルのセット信号SETBを受け取り、活性レベルのセット信号に応じて、バッファ制御信号を活性レベルハイレベルとする。メモリデバイス21のテストバッファTD_0~TD_Nが、活性レベルハイレベルのバッファ制御信号を受け取り活性レベルになることで、メモリデバイス21のテストパッドPAD_0~PAD_Nがそれぞれ対応して貫通電極TSV_0~TSV_Nに電気的に接続される。なお、メモリデバイス22~24のテストパッドPAD_SETBは、外部のテスト装置等には、接続されておらず、プルアップされたままなので、非活性レベルが保持される。従って、メモリデバイス22~24のテストバッファTD_0~TD_Nは非活性状態を維持する。メモリデバイス21のテストパッドPAD_0~PAD_Nを用いて、所望のテスト信号の入出力を行う。その結果、メモリデバイス21の入出力回路部60には、テストパッドPAD_0~TD_Nと貫通電極TSV_0~TSV_Nを介して、外部のテスト装置との間で信号の入出力が行われる。また、メモリデバイス22~24には、バンプ電極BP_0~BP_Nと貫通電極TSV_0~TSV_Nを介して、所望のテスト信号の入出力が行われる。このように、メモリチップ積層体10aのテストをバンプ電極にプローブすることなく実施することができる。テスト終了時には、メモリデバイス21のリセットテストパッドRSTBから活性レベルのリセット信号を入力することで、メモリデバイス21のテストバッファを非活性状態として、各テストバッファを各貫通電極から電気的に切りはなす。これにより、通常動作時には、バンプ電極にテストパッドの容量が重畳することはない。すなわち、メモリチップ積層体10aとしてテストを行うときは、積層された複数のメモリデバイス21~24のうち、テストパッドPAD_0~PAD_N、PAD_RSTBが表面に露出している一つのメモリデバイス21のテストバッファTD_0~TD_Nを活性化させ、当該メモリデバイス21のテストバッファを活性化させてテストパッドとバンプ電極とを接続し、テストパッドからテストを行っている。また、メモリデバイス21のバンプ電極BP_0~BP_Nは、貫通電極TSV_0~TSV_Nを介して他のメモリデバイス22~24のバンプ電極BP_0~BP_Nへも接続されているので、メモリデバイス21のテストパッドPAD_0~PAD_NとテストバッファTD_0~TD_Nを介してメモリデバイス22~24のテストを行うこともできる。[第1の実施形態の変形例]図6は、第1の実施形態の変形例における半導体チップ内部のブロック図である。また、図7は、図6の半導体チップをメモリチップ積層体10aの状態に組み立てたときのブロック図である。図6、図7の第1の実施形態の変形例について、図4、図5に示す第1の実施形態と異なる点についてのみ説明する。図6、図7の第1の実施形態の変形例において、第1の実施形態と構成、動作がほぼ同一である個所については、同一の符号を付し、重複する説明は省略する。図6に示すとおり、第1の実施形態の変形例のバッファ制御部BCは、セットリセットフリップフロップ回路F1に加えて、AND回路A1を備えている。図6において、セットリセットフリップフロップ回路F1は、図4に示す第1の実施形態のバッファ制御部BC全体にほぼ等しい。図6に示す第1の実施形態の変形例では、セットリセットフリップフロップ回路F1の出力端子とバンプ電極BP_TESTから入力したテストエントリー信号の論理ANDを取るAND回路A1が設けられており、そのAND回路A1の出力信号が第1の実施形態の変形例におけるバッファ制御部BCの出力信号になっている。また、バンプ電極BP_TESTは、テストエントリー信号の入力パッドPAD_TESTへも接続されている。図7に示すとおり、メモリチップ積層体10aに組み立てられたときは、テストエントリー信号のバンプ電極BP_TESTも他のバンプ電極BP0~BP_N、BP_RSTBと同様に貫通電極TSV_RSTBにより積層された複数のメモリデバイス21~24のテストエントリー信号のバンプ電極BP_TESTに共通に接続される。また、各メモリデバイス21~24のテストエントリー信号の入力パッドPAD_TESTへも接続されるが、この内、パッドPAD_TESTがメモリチップ積層体10aの表面に露出しているメモリデバイス21のパッドPAD_TESTのみがテストエントリー信号の入力に用いられ、メモリチップ積層体10aに組み立てられた後は、メモリデバイス22~24のテストエントリー信号の入力パッドPAD_TESTはテストエントリー信号の入力に用いられることはない。次に、図6、図7に示す第1の実施形態の変形例の動作について説明する。第1の実施形態の変形例では、メモリデバイス21のテストパッドPAD_SETBから活性レベルロウレベルのセット信号SETBを外部のテスト装置等から入力することに加えて、メモリデバイス21のテストエントリー信号の入力パッドPAD_TESTを活性レベルのハイレベルに維持し続けることにより、テストバッファTD_0~TD_Nを活性化することができる。また、通常動作時にはテストエントリー信号TESTを非活性レベルのロウレベルに固定しておくことで、通常動作時にテストバッファTD_0~TD_Nが誤って活性化してしまう誤動作をより適切に抑えることができる。[第2の実施形態]図8は、第2の実施形態における半導体チップ内部のブロック図である。また、図9は、図8の半導体チップをメモリチップ積層体10aの状態に組み立てたときのブロック図である。第1の実施形態と第2の実施形態で構成、動作がほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。図8に示す通り、第2の実施形態では、既存のテストエントリー信号であるTEST信号バンプ電極BP_TEST、パッドPAD_TESTに接続とコマンド信号の一部であるチップセレクト信号CS0Bバンプ電極BP_CS0B、パッドPAD_CS0Bに接続を用いてテスト動作モードにエントリーする。第1の実施形態のように、メモリチップ積層体10aのテストのための追加のテストパッドPAD_SETBを設ける必要はない。第2の実施形態のバッファ制御部BCは、セットリセットフリップフロップ回路F1、F2、AND回路A1、A2、OR回路O1を備えている。図9に示すように、メモリデバイス21~24を選択する識別信号であるチップセレクト信号CS0B~CS3Bは、他の信号のように各メモリデバイス21~24に共通に貫通電極により同一の信号を配線するのではなく、各メモリデバイス21~24で接続するチップセレクト信号CS0B~CS3Bがずらして接続されている。すなわち、チップセレクト信号を接続する貫通電極TSV_CS0~TSV_CS3は、対応するバンプ電極と基板を挟んで対向する位置に形成された裏面側のバンプ電極ではなく、ずれた位置に形成された裏面側バンプ電極とを接続する構成とし、メモリデバイスを積層したときに、メモリデバイス21~24の貫通電極TSV_CS0~TSV_CS3が螺旋状に接続されるようにしている。メモリチップ積層体10aのテスト動作についてメモリチップ積層体10aのテスト時には、第1の実施形態と同様にメモリデバイス21のテストパッドPAD_0、PAD_N、PAD_TEST、PAD_CS0B、PAD_RSTBからテストを行う。テストモードのエントリーには、PAD_TEST、PAD_CS0B、PAD_RSTBを用いる。なお、メモリチップ積層体10aのテスト中は、PAD_CS1B~PAD_CS3Bは、非活性レベルハイレベル、又はハイインピーダンスを保持する必要がある。メモリデバイス21のテストパッドPAD_TESTから活性レベルハイレベルのテスト信号を供給する。これにより、メモリデバイス21のバッファ制御信号をセットリセットフリップフロップ回路F1によって制御可能となる。メモリデバイス21のテストパッドPAD_RSTBから活性レベルロウレベルのリセット信号RSTBを供給する。リセット信号RSTBは、バンプ電極BP_RSTB及び貫通電極を通って、各メモリデバイス21~24に接続されているので、メモリデバイス21~24のセットリセットフリップフロップ回路F1、F2のそれぞれをリセット状態それぞれの出力がロウレベルとなるにする。メモリデバイス21のテストパッドPAD_CS0Bに活性レベルロウレベルのチップセレクト信号CS0Bを供給する。この際、メモリデバイス21のテストパッドPAD_CS1B~PAD_CS3Bは、非活性レベルハイレベル、または、Hi-zとしておく。この場合、メモリデバイス21では、OR回路O1の出力がロウレベルとなり、メモリデバイス21のセットリセットフリップフロップ回路F1がセット状態とされ、その結果、AND回路A1から出力されるバッファ制御信号が活性レベルハイレベルとなり、テストバッファTD_1~TD_Nが活性状態とされ、テストパッドPAD_0~PAD_Nがそれぞれ対応する貫通電極TSV_0~TSV_Nに接続される。一方、メモリデバイス22~24では、AND回路A2の出力はロウレベルとなるので、セットリセットフリップフロップ回路F2は、セット状態となってハイレベルを出力する。すると、これに応じて、OR回路O1の出力がハイレベルとなり、バッファ制御部BCの出力信号となるAND回路A1の出力信号は、非活性レベルのロウレベルとなり、テストバッファTD_0~TD_Nが非活性状態となるので、テストパッドPAD_0~PAD_Nは、それぞれ対応する貫通電極TSV_0~TSV_Nと電気的に切り離されたままである。この状態で、メモリデバイス21のテストパッドPAD_0~PAD_Nを介して、所望のテスト信号の入出力が行われる。このように、メモリチップ積層体のテストをバンプ電極にプローブすることなく実施することができる。メモリチップ積層体10aのテスト終了時には、メモリデバイス21のテストパッドPAD_RSTBから活性レベルロウレベルのリセット信号RSTBを供給し、メモリデバイス21~24のセットリセットフリップフロップ回路F1、F2をそれぞれリセット状態それぞれの出力がロウレベルとなるに初期設定し、テストを終了する。通常動作時メモリチップ積層体10aがメモリコントローラ30、インターポーザ40と組み立てられ、半導体装置10として完成した後は、テストパッドPAD_TEST等から活性レベルハイレベルのテスト信号が与えられることはないので、テストバッファTD_0~TD_Nを、セットリセットフリップフロップ回路F2の状態によらず、常に非活性状態とすることができる。第2の実施形態の効果以上述べたように第2の実施形態によれば、第1の実施形態の効果に加えて、メモリチップ積層体10aのテスト専用のパッドPAD_SETBを設けなくとも、チップセレクト信号CS0B~CS3Bを用いてメモリチップ積層体10aのテストモードに設定することが可能であるという効果を奏する。[第3の実施形態]図10は、図2に示した半導体装置10の第3の実施形態による半導体装置の配線構造を説明するためのブロック図である。図10に示す第3の実施形態では、メモリデバイス21a~24aがいずれも4つのチャネルチャネル0~チャネル3を有しており、チャネルごとにメモリコントローラ30xに対して共通接続されている。メモリデバイス21a~24aには、チャネルごとにクロック端子20a、アドレス端子20b、コマンド端子20c及びデータ端子20dが設けられており、これらがメモリコントローラ30の当該チャネルに対応するクロック端子30a、アドレス端子30b、コマンド端子30c及びデータ端子30dに接続されている。このような構成を有する半導体装置の場合、チャネルごとに第1の実施形態、第1の実施形態の変形例、第2の実施形態で説明した図4、図6、図8のいずれかに示したブロックバッファ制御部BC等を設ける構成とする。また、チャネルごとにバッファ制御部BCを設けることに代えて、メモリデバイス21a~24aの各々において4つのチャネルに共通のバッファ制御部を設ける構成としても構わない。なお、以上説明した各実施形態では、いずれもメモリチップ積層体10aに実装するメモリデバイスの数は、4であったが、メモリチップ積層体10aに実装するメモリデバイスの数は、任意の数実装することが可能である。また、以上説明した各実施形態では、積層する半導体チップは、メモリデバイスであったが、メモリデバイス以外の半導体チップに適用することももちろん可能である。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。