複数の単位トランジスタを有する半導体装置であって、前記半導体装置は、前記単位トランジスタを第1の個数有する複数の第1トランジスタ形成領域と、前記単位トランジスタを第2の個数有する第2トランジスタ形成領域とを有し、前記第2トランジスタ形成領域は、前記第1トランジスタ形成領域の間に配置され、前記第1の個数は、前記第2の個数よりも多く、前記単位トランジスタが、基板と、前記基板の主面上に形成されたコレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたInGaP層からなるエミッタ層と、前記コレクタ層と電気的に接続されたコレクタ電極と、前記ベース層と電気的に接続されたベース電極と、前記エミッタ層上に形成され、前記エミッタ層と電気的に接続されたエミッタメサ層と、前記エミッタメサ層と電気的に接続されたエミッタ電極とを有し、前記エミッタメサ層が、前記エミッタ層上に、前記エミッタ層と電気的に接続されたバラスト抵抗層とを有する半導体装置。前記エミッタ電極と前記基板の裏面に形成された電極とを接続する孔が、前記第1および第2トランジスタ形成領域の一端側のみに配置されている請求項1記載の半導体装置。容量素子が、前記第1および第2トランジスタ形成領域の一端側のみに配置されている請求項1記載の半導体装置。複数の単位化合物バイポーラトランジスタを有する半導体装置であって、前記単位化合物バイポーラトランジスタは、コレクタ電極、ベース電極、エミッタ電極を有し、前記エミッタ電極に電気的に接続されるエミッタ層は、InGaPからなり、前記エミッタ層上に、前記エミッタ層と電気的に接続されたバラスト抵抗層が、形成されており、前記複数の単位化合物バイポーラトランジスタの前記コレクタ電極、ベース電極、エミッタ電極は、それぞれ電気的に接続され、前記複数の単位化合物バイポーラトランジスタの前記ベース電極は、ベース配線によって接続され、前記複数の単位化合物バイポーラトランジスタの各ベース電極に対し共通に電気的に接続されるように、前記ベース配線に入力容量が接続されている半導体装置。前記入力容量は、上部および下部電極を有し、前記ベース配線と前記下部電極は、同層で形成されている請求項4記載の半導体装置。前記上部および下部電極は、Auを主成分とした金属からなる請求項5記載の半導体装置。前記入力容量は、上部および下部電極を有し、前記入力容量は、入力信号配線と電気的に接続されており、前記上部電極と前記入力信号配線は、同層で形成されている請求項4記載の半導体装置。前記入力容量は、上部および下部電極と、前記上部および下部電極に挟まれた複数の容量膜とを有し、前記入力容量は、前記複数の容量膜を含んでなる容量が前記上部および下部電極を共通に並列接続されてなる請求項4記載の半導体装置。前記容量膜は、窒化膜または酸化膜からなる請求項8記載の半導体装置。電力増幅器を含む無線通信機器であって、前記電力増幅器は、複数の単位トランジスタを有する半導体装置からなり、前記半導体装置が、前記単位トランジスタを第1の個数有する複数の第1トランジスタ形成領域と、前記単位トランジスタを第2の個数有する第2トランジスタ形成領域とを有し、前記第2トランジスタ形成領域は、前記第1トランジスタ形成領域の間に配置され、前記第1の個数は、前記第2の個数よりも多く、前記単位トランジスタは、単位化合物バイポーラトランジスタであり、前記単位化合物バイポーラトランジスタが、基板と、前記基板の主面上に形成されたコレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたInGaP層からなるエミッタ層と、前記コレクタ層と電気的に接続されたコレクタ電極と、前記ベース層と電気的に接続されたベース電極と、前記エミッタ層上に形成され、前記エミッタ層と電気的に接続されたエミッタメサ層と、前記エミッタメサ層と電気的に接続されたエミッタ電極とを有し、前記エミッタメサ層が、前記エミッタ層上に、前記エミッタ層と電気的に接続されたバラスト抵抗層とを有する無線通信機器。前記電力増幅器の入力部に容量が1つのみ配置されている請求項10記載の無線通信機器。前記電力増幅器の動作周波数は、500MHz以上である請求項10記載の無線通信機器。前記電力増幅器は、前記単位トランジスタが多段接続されて構成され、各トランジスタ間には、整合回路用の受動部品が接続されている請求項10記載の無線通信機器。本発明者らは、高周波電力増幅器モジュール用の半導体装置を開発している。図30~図32は、本発明者らが検討した増幅回路を備えた半導体装置であって、複数の単位トランジスタにより構成された増幅回路の回路図である。図33は、図32で示した回路をデバイスレイアウトした半導体装置の概略平面図である。図34は、図33のx方向へ見た半導体装置の概略断面図であり、その半導体装置を動作させた時の温度分布の説明図である。図30に示すような回路構成の場合、個々の単位トランジスタQ’n;nは自然数の特性ばらつき、および配置に起因する熱的環境の差により、ある特定の単位トランジスタのコレクタ電流が増加する。この特定の単位トランジスタでは、コレクタ電流の増加による発熱接合温度の上昇のために、さらにコレクタ電流が増加するという正のフィードバックが起こる。このため、この特定の単位トランジスタで電流集中が起こり、熱暴走へと至ると考えられる。図31に示すような回路構成の場合、個々の単位トランジスタのベースに個別にベースバラスト抵抗RB’n;nは自然数を挿入することにより、発熱接合温度上昇による電流増加を抑制する方向となるが、個々の単位トランジスタのベース電位P’n;nは自然数が独立となっておらず、個々の単位トランジスタのベースはそれぞれ同電位となるため、単位トランジスタのベース電圧の減少幅が少なく電流集中を防止することができないと考えられる。図32に示すような回路構成の場合、個々の単位トランジスタのベース-RF入力間に容量Cin’n;nは自然数を挿入することにより、個々の単位トランジスタのベース電位は独立となり、ある特定の単位トランジスタへ電流集中が生じそうになると、ベースバラスト抵抗によりベース電位が降下し、コレクタ電流の増加を抑制し、熱暴走を抑制する。さらに、図示しないが、増幅回路の出力側に並列に保護回路を接続することにより、静電気等過剰な電圧が各単位トランジスタに印加された場合、単位トランジスタを破壊から防止することができる。したがって、高周波電力増幅器モジュール用には、半導体装置の熱暴走を抑制することができる図32に示すような回路を有する半導体装置が適していると考えられる。例えば、図33に示すように、図32に示す回路をデバイスレイアウトすることができる。符号Q’、RB’、Cin’、102aはそれぞれ単位トランジスタ、ベースバラスト抵抗、容量、保護素子である。また、符号103、104S、114は形成領域、基板、突出領域である。また、符号105、106、107ELは高周波信号配線、DC信号配線、エミッタ配線である。なお、エミッタ配線107ELは透視された状態で示されている。また、符号111、112はパッド、バイアホールである。しかしながら、GaAsからなる基板上に形成したHBTを単位トランジスタとする半導体装置の場合、HBTの発熱量が大きく、GaAsの熱伝導度が小さいため、半導体装置の熱抵抗低減は重要である。その一方で高周波電力増幅器モジュール用半導体装置への要求として、小型化しなければならない。図33に示すようなマトリクス状に36個の単位トランジスタQ’を並べて配置するレイアウトの半導体装置の場合、その半導体装置を動作させると、図34に示すように、x方向に見た基板104Sの内側の温度が、外側に比べて高くなるため、その内側に配置された単位トランジスタQ’が素子破壊強度や素子寿命を律則してしまう。このため、内側部分の温度上昇を緩和するためには、内側部分の単位トランジスタ間の間隔を広くしてレイアウト領域を大きくすることが考えられる。しかし、レイアウト領域を大きくすると、半導体装置の小型化の妨げとなる場合が多い。また、図33に示すようなレイアウトの半導体装置では、保護回路を構成する保護素子102aを配置するために、略矩形状の形成領域103において突出領域114を設け、そこに保護素子102aを配置している。このような突出領域114を設けるレイアウトでは、半導体装置の小型化の妨げとなる場合が多い。本発明の目的は、半導体装置の熱抵抗を低減すること、および半導体装置を小型化することができる技術を提供することにある。また、本発明の他の目的は、低熱抵抗化および小型化された半導体装置を用いた無線通信機器を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明による半導体装置は、複数の単位トランジスタを有する半導体装置であって、前記半導体装置は、前記単位トランジスタを第1の個数有する複数の第1トランジスタ形成領域と、前記単位トランジスタを第2の個数有する第2トランジスタ形成領域とを有し、前記第2トランジスタ形成領域は、前記第1トランジスタ形成領域の間に配置され、前記第1の個数は、前記第2の個数よりも多い。また、本発明による無線通信機器は、電力増幅器を含む無線通信機器であって、前記電力増幅器は、複数の単位トランジスタを有する半導体装置からなり、前記半導体装置が、前記単位トランジスタを第1の個数有する複数の第1トランジスタ形成領域と、前記単位トランジスタを第2の個数有する第2トランジスタ形成領域とを有し、前記第2トランジスタ形成領域は、前記第1トランジスタ形成領域の間に配置され、前記第1の個数は、前記第2の個数よりも多い。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。半導体装置の熱抵抗を低減すること、および小型化できる技術を提供することができる。低熱抵抗化および小型化された半導体装置を用いた無線通信機器を提供することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1本実施の形態1で示す半導体装置を図1~図13により説明する。まず、本実施の形態で示す半導体装置の増幅回路および保護回路について図1~図2により説明する。図1は、本実施の形態で示す半導体装置の増幅回路1および保護回路2の回路図である。図2は、図1に示した保護回路2の回路図である。図1に示すように、単位トランジスタQと付加素子とからなる複数の単位セル1aが並列接続されて増幅回路が構成されている。この単位トランジスタQは、例えばヘテロ接合バイポーラトランジスタ以下、HBTHeterojunctionBipolarTransistorと称するであり、付加素子は、ベースバラスト抵抗RBと、ベース抵抗Rbと、容量Cinである。複数の単位トランジスタQは、各々のコレクタ同士、エミッタ同士、付加回路のベース抵抗Rbおよび容量Cinを介してベース同士が互いに結合されて並列に接続されている。よって、増幅回路1は、その入力側のベースに共通のRF信号が端子T1により入力されて、あたかも1つのトランジスタとして動作するように構成されている。また単位トランジスタQには、そのベースと端子T1との間にベース抵抗Rbおよび容量Cinが接続され、ベース抵抗Rbと容量Cinとを接続する接続ノードN1と、DC信号用の端子T2との間にベースバラスト抵抗RBが接続されている。一方、増幅回路1の出力側では、各単位トランジスタQのコレクタが端子T3に共通に接続され、エミッタが端子T4に共通に接続されている。したがって増幅回路1は、端子T1からのRF信号が容量Cinを介して単位トランジスタQのベースに入力されるとともに、ベース抵抗Rbと容量Cinとの接続ノードN1にベースバラスト抵抗RBを介してDC信号を与えるようにした回路構成となっている。なお、ベースバラスト抵抗RBを介してDC信号を与えるようにしているため、ベース電位の熱変動による単位トランジスタQの熱暴走温度変動による誤動作を防止できるとともに、容量Cinを介してRF信号を単位トランジスタQのベースに入力させることによりベースバラスト抵抗RBを大きくしても高周波領域でのゲイン低下を少なくすることができるという利点がある。また、ベース抵抗Rbを省略することも可能であるが、この抵抗があることによってベース電位が発振してしまうのを防止することができる。一方、端子T3側の接続ノードN2と、端子T4側の接続ノードN3との間には、保護回路2が接続されている。すなわち、図1に示す増幅回路1の出力側に保護回路2が接続されている。図2に示すように、保護回路2は、接続ノードN2と接続ノードN3との間に、例えば4個のnpn型のバイポーラトランジスタからなる保護素子2aを有している。この4個の保護素子2aは、その各々のコレクタが互いに電気的に接続されてダーリントン接続されている。なお、ダーリントン接続数を増やすことによって保護回路2の最後段のバイポーラトランジスタ図2では4段目のバイポーラトランジスタのコレクタ-エミッタ間に大きな電圧が印加され、最後段のバイポーラトランジスタがブレイクダウンしてしまう場合があるので、ダーリントン接続数はそのようなブレイクダウンが生じないようにも設定される。負荷時において保護回路2を流れる電流は、図2中の矢印で示すように、1段目のバイポーラトランジスタのベースからコレクタに流れ、コレクタの共通配線を通じて、4段目のバイポーラトランジスタのコレクタからエミッタに流れる。保護回路2の保護素子2aの数ダーリントン接続の接続数は、基本的には図1の増幅回路1の端子T3と端子T4との間に印加されることが許容される電圧、すなわち増幅回路1の耐圧に応じて設定されている。なお、本実施の形態1では、4段の保護素子2aを例示したが、増幅回路1の耐圧が高くなった場合には、保護回路2の保護素子2aも、例えば5段、7段等のように、より高い任意の段数に設定すれば良い。次に、本実施の形態で示す半導体装置の要部のデバイスレイアウトについて図3~図5により説明する。図3は、本実施の形態で示す半導体装置の要部概略平面図である。図4は、図3の単位セル1aを拡大した概略平面図である。図5は、図3のD1-D1線における半導体装置の概略断面図である。なお、図1で示した増幅回路1および保護回路2は基板4Sの所定の領域以下、形成領域と称する3にレイアウトされている。図3に示すように、基板4Sの形成領域3には、例えば36個の単位セル1aと、保護素子2a図3では保護素子2aをブロックで図示と、高周波信号配線5と、DC信号配線6と、コレクタ配線7CLと、エミッタ配線7ELと、パッドBPと、6個のバイアホール12とが形成されている。この形成領域3には、x方向に等間隔寸法Lで列をなして配置された複数の単位セル1aを有する領域以下、トランジスタ形成領域と称する3a、3b、3c、3d、3e、3fが、y方向に複数並んで設けられている。すなわち、形成領域3では、単位セル1aがマトリクス状に配置されている。コレクタ配線7CLは、図3右側の形成領域3でy方向に沿って配置され、パッドBPと接続されているとともに、x方向に沿っても配置されている。また、高周波信号配線5は、図3左側でy方向に沿って配置されるとともに、x方向に沿っても配置されている。同様に、DC信号配線6は、図3左側でy方向に沿って配置されるとともに、x方向に沿っても配置されている。図4に示すように、単位セル1aは、単位トランジスタQならびにその付加素子であるベースバラスト抵抗RB、容量Cinおよびベース抵抗Rbを有する。単位トランジスタQのエミッタ電極7Eは、エミッタ配線7EL図中は透視されていると電気的に接続されており、ベース電極7Bはベース抵抗Rbと電気的に接続されており、コレクタ電極7Cは、コレクタ配線7CLと電気的に接続されている。また、高周波信号配線5は、容量Cinと電気的に接続されており、DC信号配線6が、ベースバラスト抵抗RBと電気的に接続されている。図5には、単位トランジスタQおよびバイアホールViaHole12の断面構造が示されている。基板4S上には、n型のサブコレクタ層8C1、n型のコレクタ層8C2、p型のベース層8B、n型のエミッタ層8E、コンタクト層9の順で各層が形成されている。このコンタクト層9上にはエミッタ電極7Eが形成され、ベース層8B上にはベース電極7Bが形成され、n型のサブコレクタ層8C1上にはコレクタ電極7Cが形成される。また、バイアホール12は、絶縁膜10に形成されたホール部12aと、基板4Sの厚さ方向に沿ってその主面と裏面との間を貫通するホール部12bとを有している。ホール部12a、12bは、平面略矩形状に形成されており、互いに平面的に重なる位置に形成されている。ホール部12aにはエミッタ配線7ELの一部が埋め込まれている一方、ホール部12bには基板4Sの裏面に形成された共通の裏面電極13の一部が埋め込まれており、基板4S主面側のエミッタ配線7ELと、基板4S裏面側の裏面電極13とは、バイアホール12を通じて接触し互いに電気的に接続されている。このように単位トランジスタQに隣接してバイアホール12を配置することで、単位トランジスタQからの発熱をバイアホール12により放散することができる。図3に示すように、形成領域3には主として単位トランジスタQを含む単位セル1aが配置され、他には保護素子2aまたはバイアホール12などが配置されている。さらに詳説すると、形成領域3内において外側図3上側のトランジスタ形成領域3a、3bでは、7個の単位セル1aが、1個のバイアホール12とともにx方向に配置されている。すなわち、このトランジスタ形成領域3a、3bでは、単位トランジスタQ単位セル1aがバイアホール12を挟んで、左右それぞれ4個、3個ずつ等間隔で配置されている。このようにバイアホール12を複数の単位トランジスタQの略中心の位置に配置することにより、半導体装置の動作時においてトランジスタ形成領域3a、3bの温度が中心に籠もることを防止できるので、半導体装置の熱抵抗を低下させることができる。なお、バイアホール12が配置されている領域に単位セル1aを配置することもできるが、単位セル1aを構成する単位トランジスタQが動作して発生する熱を放散し易くするために、本実施の形態に示すように、複数の単位トランジスタQの略中心の位置にバイアホール12を配置することが好ましい。同様に、形成領域3内において外側図3下側のトランジスタ形成領域3e、3fでは、7個の単位セル1aと1個のバイアホール12が列をなして配置されている。このトランジスタ形成領域3e、3fでは、単位セル1aがバイアホール12を挟んで左右それぞれ等間隔で4個および3個配置されている。一方、形成領域3内において内側のトランジスタ形成領域3c、3d、すなわちトランジスタ形成領域3a、3bとトランジスタ形成領域3e、3fとの間のトランジスタ形成領域3c、3dのそれぞれには、4個の単位セル1aと、例えば1個のバイアホール12と、例えば2個の保護素子2a1つのブロックで示すとが列をなして配置されている。このトランジスタ形成領域3c、3dでは、単位セル1aがバイアホール12を挟んで左右対称となるように、それぞれ等間隔で2個配置されるとともに、トランジスタ形成領域3c、3dの一端側に保護素子2aが配置されている。すなわち単位セル1aおよびバイアホール12を図3左側に配置したことで、単位セル1aまたはバイアホール12が配置されていない領域以下、空き領域と称する14ができ、この空き領域14に保護素子2aが配置されている。なお、本実施の形態では、空き領域14に単位トランジスタQを保護するための保護素子2aを配置したが、容量素子などの受動素子が配置されても良い。ここで、本発明を適用した場合の効果について図3、図6~図7により説明する。図6は、発明者らが検討した半導体装置の一例の要部概略平面図であって図1に示した回路をレイアウトした状態を示している。図7は、本発明を適用した場合と、適用しない場合との効果を比較するための説明図であり、図3および図6における半導体装置の動作時における基板4Sの温度分布の観念ならびに基板4Sの概略断面を示している。なお、本発明者らが検討した半導体装置図6参照と、本実施の形態で示す半導体装置図3参照とは、配置される単位トランジスタQなどの数、および、形成領域3の面積においてはほぼ同じであるが、デバイスレイアウトの点のみ異なる。図6に示すように、基板4Sの形成領域3には、36個の単位セル1aと、保護素子2aと、高周波信号配線5と、DC信号配線6と、コレクタ配線7CLと、エミッタ配線7ELと、パッドBPと、6個のバイアホール12とが形成されている。この形成領域3には、x方向に等間隔寸法Lで配置された複数の単位セル1aを有するトランジスタ形成領域3a、3b、3c、3d、3e、3fが、y方向に配置されている。すなわち形成領域3では、単位セル1aがマトリクス状に配置されている。一方、保護素子2aを配置するために、平面形状が略矩形状の形成領域3から、突出した領域14a以下、突出領域と称するが設けられ、その突出領域14aに保護素子2aが配置されている。このように発明者らが検討した半導体装置のデバイスレイアウト図6参照ではトランジスタ形成領域3a~3fに配置される単位トランジスタQの数がそれぞれ同数6個であるが、本発明を適用した半導体装置のデバイスレイアウト図3参照では形成領域3の内側のトランジスタ形成領域3c、3dに配置される単位トランジスタQの数7個が外側のトランジスタ形成領域3a、3b、3e、3fに配置される単位トランジスタQの数3個より少ない。したがって、図7に示すように、本発明者らが検討した半導体装置を動作させた場合の温度分布C2は、内側のトランジスタ形成領域3c、3d付近のピーク温度が最も高くなるものと考えられる。しかし、本実施の形態で示す半導体装置を動作させた場合の温度分布C1は、トランジスタ形成領域3a~3fの温度がほぼ均等になるものと考えられる。したがって、形成領域3の内側に配置する単位トランジスタQの数を減らすことにより、半導体装置の動作時において、形成領域3の内側部分の温度上昇を抑制することができる。すなわち本発明者が検討した半導体装置を構成する半導体装置および本実施の形態で示す半導体装置の形成領域3をほぼ同一面積とし、それら半導体装置を動作させた場合、本実施の形態で示す半導体装置では、発明者が検討した半導体装置よりも発熱を低くすることができる。さらには半導体装置の熱抵抗を低減することができる。また、高周波電力増幅器モジュールにおいては、高出力を得るために大きな電力が消費されるが、図6に示したようなデバイスレイアウトの半導体装置を用いると、熱ばらつきや局所的な温度上昇によりトランジスタに大きなベース電流が流れ、それに伴いコレクタ電流が増大し、エミッタコレクタ間の接合が破壊するという不良が発生するおそれは高いものとなる。しかし、図3に示したようなデバイスレイアウトの半導体装置を適用することにより、単位トランジスタQの劣化や破壊を回避できる。また、図3に示すように、形成領域3の内側のトランジスタ形成領域3c、3dでは、バイアホール12を含む単位セル1aを図3左側に配置し、形成領域3の一端側図3右側に形成された空き領域14に、保護回路2用の保護素子2aをまとめて配置することができる。すなわち、内側に配列するトランジスタ形成領域3c、3dの単位セル1a数を、外側に配置する単位セル1a数より少なくすることで生じた空き領域14には、保護素子などを配置することができる。また、図6に示したように、突出領域14aに保護素子2aを配置した場合に比べ、図3に示したように、空き領域14に保護素子2aを配置することができるので、レイアウトの面積効率が良い。また形成領域3がまとまり良い形状矩形状になるので、増幅回路以外の例えば制御回路などの回路を配置し易くできる。次に、本実施の形態で示す半導体装置の製造方法を図8~図13により説明する。なお、図8~図13は、本実施の形態で示す半導体装置の要部概略断面図である。図8は、例えば平面略円形状のウエハ4Wを構成する基板4Sの増幅回路用の形成領域QA1および保護回路用の形成領域QA2の要部概略断面図を示している。基板4Sは、例えば半絶縁性のガリウムヒ素GaAs等のような化合物からなり、その厚さは、例えば80μm程度である。まず、ウエハ4Wの主面デバイス形成面上に、例えばMOCVDMetalOrganicChemicalVaporDeposition法またはガスソースMBEMolecularBeamEpitaxy法等により、n型のサブコレクタ層8C1、n型のコレクタ層8C2、p型のベース層8B、n型のエミッタ層8Eおよびコンタクト層9を有するヘテロ接合バイポーラトランジスタ結晶を下層から順に形成する。サブコレクタ層8C1は、例えばガリウムヒ素等のような化合物半導体に、例えばシリコンSi等のような不純物が、例えば5×1018/cm3程度含有されてなり、その厚さは、例えば600nm程度である。上記コレクタ層8C2は、例えばガリウムヒ素等のような化合物半導体に、例えばシリコン等のような不純物が、例えば1016/cm3程度含有されてなり、その厚さは、例えば800nm程度である。上記ベース層8Bは、例えばガリウムヒ素等のような化合物半導体に、例えばカーボン等のような不純物が、例えば1×1019~1×1020/cm3程度含有されてなり、その厚さは、例えば50nm程度である。エミッタ層8Eは、例えばインジウムガリウムリンInGaPとその上に形成されたガリウムヒ素との積層結晶層に、例えばシリコンSi等のような不純物が、例えば3×1017/cm3程度含有されてなり、その総厚は、例えば230nm程度である。また、コンタクト層9は、例えばインジウムガリウムヒ素InGaAs等のような化合物半導体からなり、その厚さは、例えば300nm程度である。続いて、ウエハ4Wの主面上に、例えばタングステンシリサイドWSix等のようなシリサイド層をコンタクト層9に接触するようにCVDChemicalVaporDeposition法またはスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図9に示すように、増幅回路用のエミッタ電極7Eおよび保護回路用のエミッタ電極7PEを同工程時に形成する。この場合、ノンアロイオーミック接触を形成するので、熱処理工程は不要である。続いて、そのエミッタ電極7E、7PEをマスクとして化学エッチングを用いてエミッタ層8Eをエッチングすることにより、増幅回路および保護回路用のベース層8Eを同工程時に形成する。同様に、図10に示すように、ベースメサ構造を形成する。その後、ウエハ4Wの主面上に、増幅回路用のベース電極7Bおよび保護回路用のベース電極7PBをベース層8Bに接触するようにリフトオフ法によって同工程時に形成し、さらに、熱処理によりベース電極7B、7PBのベース層8Bに対するオーミック接触化を図る。ベース電極7B、7PBは、例えば白金Pt/チタンTi/金Au系合金層からなる。続いて、図11に示すように、コレクタ層8C2の一部をエッチング除去してサブコレクタ層8C1の一部を露出させた後、その露出されたサブコレクタ層8C1に接触するように増幅回路用のコレクタ電極7Cをリフトオフ法等により形成する。コレクタ電極7Cは、例えば金ゲルマニウムAuGe/ニッケルNi/金Au系合金層からなる。続いて、図12に示すように、コレクタ層8C2およびサブコレクタ層8C1の一部をフォトリソグラフィ技術および化学エッチング技術によりエッチング除去することによりコレクタメサ構造を形成する。これにより、増幅回路用の形成領域QA1と、保護回路用の形成領域QA2とは分離される。そして、保護回路用の形成領域QA2では、コレクタ領域が共有されるように、すなわち、2つの保護素子2aのコレクタ同士が電気的に接続されるように、サブコレクタ層8C1、コレクタ層8C2を残す。このようにして増幅回路1の単位トランジスタQおよび保護回路2の保護素子2aをウエハ4W主面に形成する。本実施の形態では、単位トランジスタQと保護素子2aとを同じプロセスで同時に形成することができる。このため、工程を簡略化することができるので、半導体装置の製造時間を短縮でき、また、製造コストを低減できる。続いて、図13に示すように、ウエハ4Wの主面上に、例えば酸化シリコンSiOx等からなる絶縁膜10をCVD法によって堆積した後、その絶縁膜10にエミッタ電極7E、7PE、ベース電極7B、7PBおよびコレクタ電極7Cに達するコンタクトホール15e、15pe、15b、15pb、15cを、フォトレジスト工程、ドライエッチング工程および化学エッチング工程を経て形成する。続いて、ウエハ4Wの主面上に、例えばモリブデンMo、金Auおよびモリブデンを蒸着法またはスパッタリング法等によって下層から順に堆積した後、これをフォトレジスト工程、ドライエッチング工程を用いてパターニングすることにより、コレクタ配線7CL、エミッタ配線7EL、ベース配線7BL、配線7EBLを形成する。ここでは、単層の配線層を例示しているが、絶縁層および配線層を重ねることにより多層配線構造とすることも可能であり、同様な工程によって必要な回路パターンを形成できる。また、図13に示すように、保護素子2aは、基板4S上には、n型のサブコレクタ層8C1、n型のコレクタ層8C2、p型のベース層8B、n型のエミッタ層8E、コンタクト層9の順で各層が形成されている。このコンタクト層9上にはエミッタ電極7PEが形成され、ベース層8B上にはベース電極7PBが形成される。また、各保護素子2aのコレクタ同士がサブコレクタ層8C1、コレクタ層8C2を共有することで電気的に接続されている。また、保護素子2aと単位トランジスタQとは、絶縁膜10により互いに絶縁された状態で配置されている。なお、本実施の形態においては、ベース層8Bにガリウムヒ素、エミッタ層8EにインジウムガリウムリンInGaPを用いたInGaP/GaAsのHBTを例示したが、これに限定されるものではなく種々変更可能であり、例えばベース層8Bにガリウムヒ素、エミッタ層8Eにアルミニウムガリウムヒ素AlGaAsを用いたAlGaAs/GaAsのHBT、ベース層8Bにインジウムガリウムヒ素、エミッタ層8Eにインジウムアルミニウムヒ素InAlAsを用いたInAlAs/InGaAsのHBT、ベース層8BにシリコンゲルマニウムSiGe、エミッタ層8Eにシリコンを用いたSiGe/SiのHBTの場合にも適用することもできる。また、本実施の形態においては、基板にGaAs基板を適用した場合について説明したが、InP系基板、SiGe基板、Si基板、SOISiliconOnInsulator基板を適用することもできる。実施の形態2本実施の形態2で示す半導体装置について図14および図15により説明する。なお、前記実施の形態1ではHBTを用いた場合について説明したが、本実施の形態ではMOSMetalOxideSemiconductorトランジスタを用いた場合について説明する。図14は、本実施の形態で示す半導体装置の要部概略平面図である。図15は、図14のD2-D2線における半導体装置の要部概略平面図である。図14に示すように、基板4Sの形成領域3には、MOSトランジスタQa、Qbと、パッドBPと、これらを電気的に接続する配線パターン16とがレイアウトされている。この形成領域3には、MOSトランジスタQaを有するトランジスタ形成領域3a、3fおよびMOSトランジスタQbを有するトランジスタ形成領域3b、3c、3d、3eが、y方向に複数並んで設けられている。このMOSトランジスタQaは、その平面形状がx方向の寸法Xa、y方向の寸法Yで形成されている。この場合、寸法XaがMOSトランジスタQaのゲート幅となり、さらに寸法Xa×寸法Yの領域内では、図15に示すようなゲート7G、ソース7S、ドレイン7Dを有する単位トランジスタQがy方向にストライプ状に等間隔で複数形成されることとなる。なお、図15中の符号8DS、10a、13は、拡散層、絶縁膜、裏面電極である。同様に、MOSトランジスタQbは、その平面形状がx方向の寸法Xb、y方向の寸法Yの平面形状で形成されている。この場合、寸法XbがMOSトランジスタのゲート幅となり、さらに寸法Xb×寸法Yの領域内では、図15で示した単位トランジスタQがy方向にストライプ状に等間隔で複数形成されることとなる。ここで寸法Xa>寸法Xbとした場合、MOSトランジスタQbの活性領域の面積は、MOSトランジスタQaの活性領域の面積より小さいことになる。すなわち形成領域3内の内側の領域、例えばトランジスタ形成領域3cに配置されたトランジスタの活性領域の面積が、形成領域3内の外側の領域、例えばトランジスタ形成領域3aに配置されたトランジスタの活性領域の面積より小さいこととなる。したがって、形成領域3の内側部分の温度上昇を抑制することができる。本実施の形態で示す半導体装置のデバイスレイアウトでは、その形成領域3の内側に配置されるMOSトランジスタQbの活性領域の面積が、外側に配置されるMOSトランジスタQaの活性領域の面積より小さいため、半導体装置を動作させたときに、トランジスタ形成領域3a~3fの温度がほぼ均等に近づくものと考えられる。したがって、半導体装置の熱抵抗を低減することができる。実施の形態3本実施の形態3で示す半導体装置を図16~図24により説明する。まず、本実施の形態で示す半導体装置の増幅回路について図16により説明する。図16は、本実施の形態で示す増幅回路1の回路図である。図16に示すように、複数の単位トランジスタQが並列接続されて増幅回路1が構成されている。複数の単位トランジスタQは、各々のコレクタ同士、エミッタ同士、ベース同士が互いに結合されて並列に接続されている。よって、増幅回路は、その入力側のベースに共通のRF信号が端子T1により入力されて、あたかも1つのトランジスタとして動作するように構成されている。一方、増幅回路1の出力側では、各単位トランジスタQのコレクタが端子T3に共通に接続され、エミッタが端子T4に共通に接続されている。また、複数の単位トランジスタQのエミッタには、それぞれエミッタバラスト抵抗REが挿入されている。図16に示すような増幅回路1の場合、ある特定の単位トランジスタQへ電流集中が生じそうになると、エミッタバラスト抵抗REによりコレクタエミッタ間の電圧が降下し、コレクタ電流を抑制し、熱暴走を抑制することができる。また、前記実施の形態1において図1で示した増幅回路1と比較した場合、前記実施の形態1では各単位トランジスタQのベース端子T1間に容量Cinを挿入していたが、本実施の形態では1つに取り纏めて1つの容量Cinを端子T1と単位トランジスタQとの間に挿入している。また、前記実施の形態1では各単位トランジスタQの端子T3端子T4間に保護回路2を挿入していたが、本実施の形態ではそのような保護回路は挿入していない。このように本実施の形態で示す増幅回路1において容量Cinを1つに取り纏めること、および保護回路を挿入しないことができるのは、単位トランジスタQとして適用するHBTの構造の違いによる。本実施の形態におけるHBTについて図17および図18により説明する。図17に、本実施の形態におけるHBTの概略平面図、更に、図17におけるD3-D3線に沿った断面図を図18に示す。エミッタ面積は108μm2である。なお、本実施の形態で示すHBTは、前記実施の形態1で説明したHBTのエミッタ層、GaAs層、バラスト抵抗層の他の主要構成部は、一般的なものを用いて十分である。また、本実施の形態で示すHBTの製造方法は、前記実施の形態1で示したHBTの製造方法とほぼ同様である。半絶縁性GaAsからなる基板4Sに、n型GaAsサブコレクタ層Si濃度5×1018cm-3、膜厚0.6μm8C1が形成される。このサブコレクタ層8C1の上部に、n型GaAsコレクタ層Si濃度1×1016cm-3、膜厚1.0μm8C2、p型GaAsベース層C濃度4×1019cm-3、膜厚150nm8B、n型InGaPエミッタ層InPモル比0.5、Si濃度3×1017cm-3、膜厚30nm8Eの各層が形成される。エミッタ層8Eを介して、ベース電極7Bが配置される。他方、エミッタ層8Eには、n型GaAs半導体層Si濃度3×1017cm-3、膜厚90nm9a、n型AlGaAsエミッタバラスト抵抗層AlAsモル比0.33、Si濃度1×1017cm-3、膜厚120nm9b、n型GaAsコンタクト層Si濃度1×1019cm-3、膜厚50nm9c、n型InGaAsコンタクト層InAsモル比0.5、Si濃度1×1019cm-3、膜厚50nm9dが更に設けられる。ここで、エミッタバラスト抵抗層9bは、例えばn型AlGaAs層からなるバラスト抵抗層9b/n型GaAs層からなる半導体層9a/n型InGaP層からなるエミッタ層8Eの構造において、n型GaAs層からなる半導体層9aより比抵抗の高い半導体層である。なお、エミッタバラスト抵抗層9bは図16に示すエミッタバラスト抵抗REに対応する。そして、コンタクト層9d上には、エミッタ電極7Eが設けられる。他方、サブコレクタ層8C1上で、前記コレクタ層8C2の両側部に対向して、コレクタ電極7Cが形成される。図17に見られるように、平面的構成は、コレクタ領域がエミッタ領域を囲う形態となっている。前記コレクタ電極7C、ベース電極7B、エミッタ電極7Eの具体例を示すならば、各々AuGe膜厚60nm/Ni膜厚10nm/Au膜厚200nmを積層して成るコレクタ電極7C、Ti膜厚50nm/Pt膜厚50nm/Au膜厚200nmを積層して成るベース電極7B、WSiSiモル比0.3、膜厚0.3μmエミッタ電極7Eである。更に、図17における符号7CL、7BL、7ELはそれぞれコレクタ配線、ベース配線、エミッタ配線であり、符号BPはHBT外部との電気的接続のためのパッドであり、更に、符号11はアイソレーション溝である。本実施の形態で示したAlGaAsエミッタバラスト層9bを有するHBT20個をコレクタ電流密度40kA/cm2、接合温度210°Cの条件にて通電試験300時間実施した所、劣化したHBTは無く良好な通電に対する信頼性が確認できた。なお、他の構造は同一にし、AlGaAsエミッタバラスト抵抗層の無いHBT例えば前記実施の形態1の図5に示すようなHBTに同様の試験を行ったところ、良好な通電に対する信頼性が確認できなかった。したがって、前記実施の形態1では図1に示したように各HBT単位トランジスタQに容量Cinを接続していたが、本実施の形態で示すようにAlGaAsエミッタバラスト抵抗層9bを有する構造を適用することにより、エミッタに形成された抵抗成分が任意のHBTへの電流集中を抑制し、ベース電位を独立としなくても不均一動作がし難い構造となった。このため、図16に示すように、容量Cinを1つに纏めた構造とすることができ、さらには増幅回路の出力側に保護回路を設けなくともよくなった。次に、本実施の形態で示す半導体装置のデバイスレイアウトについて図19~図22により説明する。図19は、図16で示した増幅回路を有する半導体装置の要部概略平面図である。図20は、図19の変形例となる半導体装置の要部概略平面図である。図21は、図19のD4-D4線における入力容量の概略断面図である。図22は、図21の変形例となる容量の概略断面図である。図19に示すように、形成領域3内で単位トランジスタQが並列に接続されている。この形成領域3内には、高周波信号配線5に接続されるとともに、ベース配線7BLを取り纏めるベース配線7BLaに接続される容量Cinが1つのみ配置されたレイアウトとなっている。このようなレイアウトとすることができるのは、上述したように、エミッタバラスト抵抗層9bを備えたHBTを単位トランジスタQに適用したからである。図19に示すように、容量Cinが1つのみ接続されたデバイスレイアウトであっても、単位トランジスタQの不均一動作が抑圧される。すなわち、エミッタバラスト抵抗層9bを備えたHBTの適用により、エミッタバラスト抵抗の無いHBTに対して、不均一動作による破壊および熱暴走に対する耐性が向上したことから、各単位トランジスタに容量素子を挿入しなくとも、高周波信号配線5に容量Cinを1つに纏めることができる。また、図20に示すように、ベース配線7BLa上に容量Cinを配置するレイアウトとしても良い。図20では、4つの単位トランジスタQに対して1つの容量Cinが配置されており、個々の容量Cinの下部電極が電気的に独立となるため、図16で示した回路のように、形成領域3内で容量1つに纏めることとはならないが、ベース配線7BLa上に容量Cinを配置することで形成領域3を図19の形成領域3に比べて小さくすることができる。図21に示すように、容量Cinは、例えば金Auからなる電極下部電極17aと、例えば窒化膜または酸化膜からなる容量膜18aと、例えばAuからなる電極上部電極17bとを有してなる一層構造をしている。この容量Cinは、例えば200μm角以上の大面積となる場合、周辺の応力の影響から容量膜18aにクラックが発生する可能性があるため、図21に示す容量膜18aは複数に分割されている。なお、分割された容量膜18a間には、例えば酸化膜からなる層間絶縁膜19aが形成されている。また、本実施の形態では、ベース配線7BLaと、容量Cinの電極17aとが同層で形成されて共通しているとともに、ベースバイアス用のパッドと電気的に接続される。また、高周波信号配線5と、容量Cinの電極17bとが同層で形成されて共通している。このように、容量Cinの電極17a、17bをベース配線7BL、高周波信号配線5と共通にすることにより、形成領域3の面積を低減することができる。また、図22に示すように容量Cinは、例えば2層のスタック構造であってもよい。この容量Cinは、例えばAuからなる電極17aと、例えば窒化膜または酸化膜からなる容量膜18aと、例えばAuからなる電極17bと、例えば窒化膜または酸化膜からなる容量膜18bと、例えばAuからなる電極17cとを有している。なお、符号19aは、層間絶縁膜であり、符号19bは、電極17aと電極17bのコンタクト、または、電極17bと電極17cのコンタクトである。実施の形態4本実施の形態4で示す半導体装置について図23および図24により説明する。本実施の形態では、前記実施の形態3で示したエミッタバラスト抵抗層を有するHBTを用いて、前記実施の形態1で説明した形成領域内において内側のトランジスタ形成領域のトランジスタ数が、外側のトランジスタ形成領域のトランジスタ数より少ないデバイスレイアウトについて説明する。図23は、本実施の形態で示す半導体装置の一例の要部概略平面図である。図24は、本実施の形態で示す半導体装置の他の一例の要部概略平面図である。図23に示すように、基板4Sの形成領域3には、36個の単位トランジスタQと、容量Cinと、高周波信号配線5と、DC信号配線6と、コレクタ配線7CLと、パッドBPと、3個のバイアホール12とが形成されている。この形成領域3には、x方向に等間隔寸法Lで列をなして配置された複数の単位トランジスタQを有するトランジスタ形成領域3a、3b、3c、3d、3e、3fが、y方向に複数並んで設けられている。この形成領域3のトランジスタ形成領域3a、3bでは、1個のバイアホール12とともに、各トランジスタ形成領域にそれぞれ7個の単位トランジスタQが、x方向に配置されている。このバイアホール12は、トランジスタ形成領域3a、3bの一端図23右側に配置されている。前記実施の形態1では、トランジスタの発熱によるトランジスタ形成領域の最高温度を下げるために、複数の単位トランジスタの略中央にバイアホールを形成して熱を放散しているが、本実施の形態では、単位トランジスタQに、前記実施の形態3で示したエミッタバラスト抵抗層を有するHBTを適用しているため、バイアホール12をトランジスタ形成領域3a、3bの一端に配置することができる。一方、形成領域3の内側の領域、すなわちトランジスタ形成領域3a、3bとトランジスタ形成領域3e、3fとに挟まれた領域のトランジスタ形成領域3c、3dでは、トランジスタ形成領域3c、3dの一端に1個のバイアホール12とともに、各領域にそれぞれ4個の単位トランジスタQがx方向に配置されている。本実施の形態では、形成領域3に、一列に等間隔で配置された単位トランジスタQを含むトランジスタ形成領域3a~3fが複数配置され、形成領域3の内側のトランジスタ形成領域3c、3dに配置されたトランジスタの数それぞれ4個が、形成領域3内の外側のトランジスタ形成領域3a、3b、3e、3fに配置されたトランジスタの数それぞれ7個より少ないこととなる。これにより、形成領域3の内側に配置するトランジスタ数を減らすことにより、形成領域3の内側部分の温度上昇を抑制することができる。また、前記実施の形態3で示したエミッタバラスト抵抗層を有するHBTを単位トランジスタQに用いたことにより、前記実施の形態1で示したように各単位トランジスタのベースに容量を接続する必要がなく、さらに保護回路を接続する必要がないため、形成領域3を小さくすることができる。また、前記実施の形態3で示したエミッタバラスト抵抗を有するHBTを単位トランジスタに適用することで、図24に示すようなデバイスレイアウトを構成することもできる。すなわち、図23においてはバイアホール12をトランジスタ形成領域3a~3fの一端図23右側に配置したが、トランジスタ形成領域3a~3fの他端図24左側に配置することもできる。実施の形態5本実施の形態5で示す無線通信機器について図25~図29により説明する。本実施の形態5では、前記実施の形態で示した単位トランジスタとしてHBTを用いた半導体装置を備えた無線通信機器について説明する。図25は、例えばMMICなどの半導体装置を備えた高周波電力増幅器モジュール21を用いた無線通信機器20の回路図である。図26は、図25における高周波電力増幅器モジュール21の回路図である。図27は、図26における高周波電力増幅器モジュール21の概略平面図である。図28は、図26における高周波電力増幅器モジュール21用のMMICのブロック図である。図29は、図27のD5-D5線における高周波電力増幅器モジュール21の概略断面図である。なお、高周波電力増幅器モジュール21は、その使用周波数が約500MHz以上であり、例えば使用周波数が約800MHz~900MHzのGSM登録商標GlobalSystemforMobileCommunication方式、使用周波数が約1.8GHz~1.9GHzのDCSDigitalCellularSystem方式、またはそれら2方式の両方に対応する。図25に示すように、符号22は信号電波の送受信用のアンテナ、符号23はフロントエンドモジュール、符号24は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路、符号25は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、符号26a、26bは受信信号からノイズや妨害波を除去するフィルタである。フィルタ26aはGSM用、フィルタ26bはDCS用である。ベースバンド回路24は、DSPDigitalSignalProcessorやマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンドモジュール23は、インピーダンス整合回路27a、27b、ロウパスフィルタ28a、28b、スイッチ回路29a、29b、容量Cc、Cdおよび分波器30を有している。図26には、例えばGSM帯とDCS帯との2つの周波数帯を使用可能デュアルバンド方式で、それぞれの周波数帯でGMSKGaussianfilteredMinimumShiftKeying変調方式とEDGEEnhancedDataGSMEnvironment変調方式との2つの通信方式を使用可能な高周波電力増幅器モジュール21が例示されている。このため、この高周波電力増幅器モジュール21は、電波の周波数がDCS帯の送信信号DCSを取り扱う増幅回路31bと、電波の周波数がGSM帯の送信信号GSMを取り扱う増幅回路31aとを有している。また、GSM帯とDCS帯との2つの周波数帯の各々でGMSK変調方式とEDGE変調方式との両通信方式を使用可能なように、切換スイッチ32が設けられている。切換スイッチ32は、動作電圧制御回路34で生成される電源電圧の代わりに、ベースバンド回路または変復調用回路から供給される出力レベル制御電圧Vapcを増幅回路31a、31bに入力させるためのスイッチである。この切換スイッチ32の切り換えは、ベースバンド回路から供給されるモード信号MODEによって制御される。また、GSM帯の信号を送信する際の初期バイアス電圧とDCS帯の信号を送信する際の初期バイアス電圧とを切り換える抵抗R5、R6と切換スイッチ33とが設けられている。この切換スイッチ33の切り換えは、GSM帯とDCS帯とのバンド切換信号BANDによって制御される。さらに、増幅回路31a、31bのそれぞれの出力端子は、容量素子Ca、Cbを介して高周波電力増幅器モジュール21の出力用の端子T7、T8と接続されている。この接続経路は、配線基板上の導体パターンによるマイクロストリップ線路35a、35bにより形成される。このマイクロストリップ線路35a、35bの途中には、誘電体層を挟んで対向するように導体層が設けられることでカプラ36a、36bが形成されている。このうち、カプラ36bはDCS帯のEDGE変調モードで使用され、カプラ36aはGSM帯のEDGE変調モードで使用される。動作電圧制御回路34は、増幅回路31a、31bで共通になっている。電源スイッチ回路37は、この共通の動作電圧制御回路34のオン、オフを制御するための回路である。入力用の端子T9には、電源スイッチ回路37の動作を制御する信号が入力される。電源端子T10には、電源スイッチ回路37を介して動作電圧制御回路34に供給される動作電圧Vregが印加される。動作電圧制御回路34への動作電圧Vregの供給が電源スイッチ回路37により遮断されると動作電圧制御回路34の動作が停止されるようになっている。また、このような状態においても外部から直接供給される電圧で増幅回路部AMP1~AMP3が動作可能なように、入力用の端子T11が設けられている。なお、符号34aは電源制御回路、符号34bはバイアス電圧生成回路34b、符号Vrampは電源制御回路34aへの入力電圧、符号T12は電源回路に接続された端子を示し、Vddはその電源回路から供給される電源電圧を示している。図27に示すように、配線基板40の主面には、複数の半導体チップ41a~41cと複数のチップ部品42とが搭載されているとともに、配線パターン40bが形成されている。各半導体チップ41a~41cの主面上のパッド44は、ボンディングワイヤ43を通じて配線基板40の主面の配線パターン40bと電気的に接続されている。なお、半導体チップ41bは例えばMMICであり、図28に示すように、高周波電力増幅器モジュール21の一部を構成し、ドライバ段増幅器45a、パワー段増幅器45b、制御回路45cを1チップに集積したものである。図29に示すように、半導体チップ41bおよび41cの裏面電極は、配線パターン40bを介して複数のバイアホール40c2内の導体膜と電気的かつ熱的に接続されている。このバイアホール40c2は、配線基板40のチップ搭載用の配線パターン40bから配線基板40裏面の基準電位供給用の配線パターン40bに達するまで延在し、半導体チップ41cの裏面電極と配線基板40裏面の基準電位供給用の配線パターン40bとを電気的かつ熱的に接続している。これにより、半導体チップ41cの動作時に生じた熱は、半導体チップ41cの裏面から主としてバイアホール40c2を通じて配線基板40の裏面の基準電位供給用配線パターン40bに放散されるようになっている。なお、バイアホール40c2内の導体膜は、例えば銅CuとタングステンWとの合金からなる。チップ部品42には、整合回路や電源スイッチ回路等を形成するための容量素子、抵抗、インダクターが形成されている。チップ部品42は接合材により配線基板40の主面の配線パターン40bに接合され電気的に接続されている。この高周波電力増幅器モジュール21は、上記配線基板40裏面の基準電位供給用の配線パターン40bおよびパッドパターン40bpを例えばマザーボードの主面に向けた状態でマザーボード上に搭載されることとなる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。