"第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板と、前記第1ウェル領域に一列に形成され、電源端子を共有する第1プルアップ素子及び第2プルアップ素子と、前記第2ウェル領域に、前記第1プルアップ素子と隣接するように配される第1プルダウン素子と、前記第3ウェル領域に、前記第2プルアップ素子と隣接するように配される第2プルダウン素子と、前記第2ウェル領域に、前記第2プルアップ素子と隣接するように配される第1アクセス素子と、前記第3ウェル領域に、前記第1プルアップ素子と隣接するように配される第2アクセス素子と、を含む半導体メモリ装置。前記第1プルアップ素子及び第2プルアップ素子は、単一活性領域に配され、前記単一活性領域は、前記第1ウェル領域に含まれることを特徴とする請求項1に記載の半導体メモリ装置。前記第1プルアップ素子及び前記第1プルダウン素子は、第1インバータを構成し、前記第2プルアップ素子及び前記第2プルダウン素子は、第2インバータを構成することを特徴とする請求項1に記載の半導体メモリ装置。前記第1アクセス素子は、前記第2インバータの入力端子と、前記第1インバータの出力端子と、に連結され、前記第2アクセス素子は、前記第1インバータの入力端子と、前記第2インバータの出力端子と、に連結されることを特徴とする請求項3に記載の半導体メモリ装置。前記第1アクセス素子は、ワードラインに印加される電圧によって制御され、1対のビットラインのうち第1ビットラインを、前記第2インバータの入力端子と、前記第1インバータの出力端子と、に連結させる第1アクセストランジスタを含むことを特徴とする請求項3に記載の半導体メモリ装置。前記第2アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記1対のビットラインのうち第2ビットラインを、前記第1インバータの入力端子と、前記第2インバータの出力端子と、に連結させる第2アクセストランジスタを含むことを特徴とする請求項5に記載の半導体メモリ装置。前記第1アクセス素子及び前記第1プルダウン素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第2ウェル領域に含まれることを特徴とする請求項1に記載の半導体メモリ装置。前記第2アクセス素子及び前記第2プルダウン素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第3ウェル領域に含まれることを特徴とする請求項1に記載の半導体メモリ装置。前記第1タイプ導電体は、N型導電体であって、前記第2タイプ導電体は、P型導電体であることを特徴とする請求項1に記載の半導体メモリ装置。前記第1プルアップ素子は、前記電源端子に連結されるソースを有するPチャネルトランジスタを含み、前記第1プルダウン素子は、前記Pチャネルトランジスタのドレインに連結されるドレイン、前記Pチャネルトランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するNチャネルトランジスタを含むことを特徴とする請求項9に記載の半導体メモリ装置。前記第2プルアップ素子は、前記電源端子に連結されるソースを有するPチャネルトランジスタを含み、前記第2プルダウン素子は、前記Pチャネルトランジスタのドレインに連結されるドレイン、前記Pチャネルトランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するNチャネルトランジスタを含むことを特徴とする請求項9に記載の半導体メモリ装置。前記第1アクセス素子は、ワードラインに連結されるゲートを有するNチャネルトランジスタを含み、前記第2アクセス素子は、前記ワードラインに連結されるゲートを有するNチャネルトランジスタを含むことを特徴とする請求項9に記載の半導体メモリ装置。前記半導体メモリ装置は、電子システムに含まれ、前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことを特徴とする請求項1に記載の半導体メモリ装置。第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板と、前記第1ウェル領域に含まれ、第1プルアップ素子及び第2プルアップ素子が一列に配される第1活性領域と、前記第2ウェル領域に含まれ、前記第2プルアップ素子に隣接した第1アクセス素子、及び前記第1プルアップ素子に隣接した第1プルダウン素子が配される第2活性領域と、前記第3ウェル領域に含まれ、前記第1プルアップ素子に隣接した第2アクセス素子、及び前記第2プルアップ素子に隣接した第2プルダウン素子が配される第3活性領域と、を含む半導体メモリ装置。前記第1プルアップ素子及び第2プルアップ素子は、第1方向に沿って一列に配され、前記第1プルアップ素子は、前記第1方向と垂直である第2方向に沿って、前記第1プルダウン素子及び前記第2アクセス素子と隣接するように配され、前記第2プルアップ素子は、前記第2方向に沿って、前記第2プルダウン素子及び前記第1アクセス素子と隣接するように配されることを特徴とする請求項14に記載の半導体メモリ装置。前記第1活性領域及び第2活性領域の上部を横切る方向に、前記基板の上部に形成される第1ゲート電極と、前記第1活性領域及び第3活性領域の上部を横切る方向に、前記基板の上部に形成される第2ゲート電極と、をさらに含み、前記第1プルアップ素子と前記第1プルダウン素子は、前記第1ゲート電極に共通して連結されて第1インバータを構成し、前記第2プルアップ素子と前記第2プルダウン素子は、前記第2ゲート電極に共通して連結されて第2インバータを構成することを特徴とする請求項14に記載の半導体メモリ装置。前記第1アクセス素子を、前記第2インバータの入力端子、及び前記第1インバータの出力端子に連結させる第1金属配線と、前記第2アクセス素子を、前記第1インバータの入力端子、及び前記第2インバータの出力端子に連結させる第2金属配線と、をさらに含むことを特徴とする請求項16に記載の半導体メモリ装置。前記第1金属配線及び前記第2金属配線は、同一層に配されることを特徴とする請求項17に記載の半導体メモリ装置。前記第1金属配線及び前記第2金属配線は、互いに異なる層に配されることを特徴とする請求項17に記載の半導体メモリ装置。前記第2活性領域の上部を横切る方向に、前記基板の上部に形成される第3ゲート電極と、前記第3活性領域の上部を横切る方向に、前記基板の上部に形成される第4ゲート電極と、をさらに含むことを特徴とする請求項16に記載の半導体メモリ装置。前記第3ゲート電極及び第4ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第3ゲート電極及び第4ゲート電極に連結されるワードラインをさらに含むことを特徴とする請求項20に記載の半導体メモリ装置。前記第1活性領域、第2活性領域及び第3活性領域と平行な方向に伸張するように、前記基板の上部に形成される1対のビットラインをさらに含み、前記1対のビットラインのうち第1ビットラインは、前記第1アクセス素子に連結され、前記1対のビットラインのうち第2ビットラインは、前記第2アクセス素子に連結されることを特徴とする請求項14に記載の半導体メモリ装置。前記第1活性領域、第2活性領域及び第3活性領域と平行な方向に伸張するように、前記基板の上部に形成される電源電極ラインをさらに含み、前記電源電極ラインは、前記第1プルアップ素子と第2プルアップ素子との間に形成されたコンタクトプラグを介して、前記第1プルアップ素子及び第2プルアップ素子に連結されることを特徴とする請求項14に記載の半導体メモリ装置。前記第1タイプ導電体は、N型導電体であって、前記第2タイプ導電体は、P型導電体であることを特徴とする請求項14に記載の半導体メモリ装置。第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板を提供する段階であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む段階と、前記第1ウェル領域上に含まれた第1活性領域に、第1プルアップ素子及び第2プルアップ素子を一列に形成する段階と、前記第2ウェル領域上に含まれた第2活性領域に、前記第1プルアップ素子と隣接した第1プルダウン素子と、前記第2プルアップ素子と隣接した第1アクセス素子と、を形成する段階と、前記第3ウェル領域上に含まれた第3活性領域に、前記第2プルアップ素子と隣接した第2プルダウン素子と、前記第1プルアップ素子と隣接した第2アクセス素子と、を形成する段階と、を含む半導体メモリ装置の製造方法。前記第1プルアップ素子及び第2プルアップ素子は、第1方向に沿って一列に形成され、前記第1プルアップ素子は、前記第1方向と垂直である第2方向に沿って、前記第1プルダウン素子及び前記第2アクセス素子と隣接するように配され、前記第2プルアップ素子は、前記第2方向に沿って、前記第2プルダウン素子及び前記第1アクセス素子と隣接するように配されることを特徴とする請求項25に記載の半導体メモリ装置の製造方法。前記第1活性領域、第2活性領域及び第3活性領域のうち少なくとも1つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、前記第1プルアップ素子と前記第1プルダウン素子は、前記複数の導電性パターンのうち一つに共通して連結されて第1インバータを構成し、前記第2プルアップ素子と前記第2プルダウン素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第2インバータを構成することを特徴とする請求項25に記載の半導体メモリ装置の製造方法。前記第1アクセス素子を、前記第2インバータの入力端子と、前記第1インバータの出力端子と、に連結させる第1金属配線;前記第2アクセス素子を、前記第1インバータの入力端子と、前記第2インバータの出力端子と、に連結させる第2金属配線;を形成する段階をさらに含むことを特徴とする請求項27に記載の半導体メモリ装置の製造方法。前記第1金属配線及び第2金属配線を形成する段階は、前記基板の上部に第1絶縁膜を形成する段階と、前記第1絶縁膜の一部領域をエッチングして複数の第1コンタクトホールを形成し、前記複数の第1コンタクトホールに金属を充填して複数のコンタクトプラグを形成する段階と、前記複数のコンタクトプラグが形成された前記第1絶縁膜上に、第2絶縁膜を形成する段階と、前記第2絶縁膜の一部領域をエッチングして複数の第2コンタクトホールを形成し、前記複数の第2コンタクトホールに金属を充填し、前記第1金属配線及び第2金属配線を形成する段階と、を含み、前記第1金属配線及び第2金属配線は、前記複数のコンタクトプラグを介して、前記第1ウェル領域、第2ウェル領域及び第3ウェル領域のうち少なくとも一つに連結されることを特徴とする請求項28に記載の半導体メモリ装置の製造方法。前記第1ウェル領域、第2ウェル領域及び第3ウェル領域のうち少なくとも一つにシリサイド層を形成する段階をさらに含み、前記複数のコンタクトプラグは、前記シリサイド層に連結されることを特徴とする請求項29に記載の半導体メモリ装置の製造方法。第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板と、前記第1ウェル領域に一列に形成されて接地端子を共有する第1プルダウン素子及び第2プルダウン素子と、前記第2ウェル領域に、前記第1プルダウン素子と隣接するように配される第1プルアップ素子と、前記第3ウェル領域に、前記第2プルダウン素子と隣接するように配される第2プルアップ素子と、前記第2ウェル領域に、前記第2プルダウン素子と隣接するように配される第1アクセス素子と、前記第3ウェル領域に、前記第1プルダウン素子と隣接するように配される第2アクセス素子と、を含む半導体メモリ装置。前記第1プルダウン素子及び第2プルダウン素子は、単一活性領域に配され、前記単一活性領域は、前記第1ウェル領域に含まれることを特徴とする請求項31に記載の半導体メモリ装置。前記第1プルダウン素子及び前記第1プルアップ素子は、第1インバータを構成し、前記第2プルダウン素子及び前記第2プルアップ素子は、第2インバータを構成することを特徴とする請求項31に記載の半導体メモリ装置。前記第1アクセス素子は、前記第2インバータの入力端子と、前記第1インバータの出力端子と、に連結され、前記第2アクセス素子は、前記第1インバータの入力端子と、前記第2インバータの出力端子と、に連結されることを特徴とする請求項33に記載の半導体メモリ装置。前記第1アクセス素子は、ワードラインに印加される電圧によって制御され、1対のビットラインのうち第1ビットラインを、前記第2インバータの入力端子と、前記第1インバータの出力端子と、に連結させる第1アクセストランジスタを含むことを特徴とする請求項33に記載の半導体メモリ装置。前記第2アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記1対のビットラインのうち第2ビットラインを、前記第1インバータの入力端子と、前記第2インバータの出力端子と、に連結させる第2アクセストランジスタを含むことを特徴とする請求項35に記載の半導体メモリ装置。前記第1アクセス素子及び前記第1プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第2ウェル領域に含まれることを特徴とする請求項31に記載の半導体メモリ装置。前記第2アクセス素子及び前記第2プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第2ウェル領域に含まれることを特徴とする請求項31に記載の半導体メモリ装置。前記第1タイプ導電体は、P型導電体であって、前記第2タイプ導電体は、N型導電体であることを特徴とする請求項31に記載の半導体メモリ装置。前記第1プルダウン素子は、前記接地端子に連結されるソースを有するNチャネルトランジスタを含み、前記第1プルアップ素子は、前記Nチャネルトランジスタのドレインに連結されるドレイン、前記Nチャネルトランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するPチャネルトランジスタを含むことを特徴とする請求項39に記載の半導体メモリ装置。前記第2プルダウン素子は、前記接地端子に連結されるソースを有するNチャネルトランジスタを含み、前記第2プルアップ素子は、前記Nチャネルトランジスタのドレインに連結されるドレイン、前記Nチャネルトランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するPチャネルトランジスタを含むことを特徴とする請求項39に記載の半導体メモリ装置。前記第1アクセス素子は、ワードラインに連結されるゲートを有するPチャネルトランジスタを含み、前記第2アクセス素子は、前記ワードラインに連結されるゲートを有するPチャネルトランジスタを含むことを特徴とする請求項39に記載の半導体メモリ装置。前記半導体メモリ装置は、電子システムに含まれ、前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことを特徴とする請求項31に記載の半導体メモリ装置。第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板と、前記第1ウェル領域に含まれ、第1プルダウン素子及び第2プルダウン素子が一列に配される第1活性領域と、前記第2ウェル領域に含まれ、前記第2プルダウン素子に隣接した第1アクセス素子、及び前記第1プルダウン素子に隣接した第1プルアップ素子が配される第2活性領域と、前記第3ウェル領域に含まれ、前記第1プルダウン素子に隣接した第2アクセス素子、及び前記第2プルダウン素子に隣接した第2プルアップ素子が配される第3活性領域と、を含む半導体メモリ装置。前記第1プルダウン素子及び第2プルダウン素子は、第1方向に沿って一列に配され、前記第1プルダウン素子は、前記第1方向と垂直である第2方向に沿って、前記第1プルアップ素子及び前記第2アクセス素子と隣接するように配され、前記第2プルダウン素子は、前記第2方向に沿って、前記第2プルアップ素子及び前記第1アクセス素子と隣接するように配されることを特徴とする請求項44に記載の半導体メモリ装置。前記第1活性領域及び第2活性領域の上部を横切る方向に、前記基板の上部に形成される第1ゲート電極と、前記第1活性領域及び第3活性領域の上部を横切る方向に、前記基板の上部に形成される第2ゲート電極と、をさらに含み、前記第1プルダウン素子と前記第1プルアップ素子は、前記第1ゲート電極に共通して連結されて第1インバータを構成し、前記第2プルダウン素子と前記第2プルアップ素子は、前記第2ゲート電極に共通して連結されて第2インバータを構成することを特徴とする請求項44に記載の半導体メモリ装置。前記第1アクセス素子を、前記第2インバータの入力端子、及び前記第1インバータの出力端子に連結させる第1金属配線と、前記第2アクセス素子を、前記第1インバータの入力端子、及び前記第2インバータの出力端子に連結させる第2金属配線と、をさらに含むことを特徴とする請求項46に記載の半導体メモリ装置。前記第1金属配線及び前記第2金属配線は、同一層に配されることを特徴とする請求項47に記載の半導体メモリ装置。前記第1金属配線及び前記第2金属配線は、互いに異なる層に配されることを特徴とする請求項47に記載の半導体メモリ装置。前記第2活性領域の上部を横切る方向に、前記基板の上部に形成される第3ゲート電極と、前記第3活性領域の上部を横切る方向に、前記基板の上部に形成される第4ゲート電極と、をさらに含むことを特徴とする請求項46に記載の半導体メモリ装置。前記第3ゲート電極及び第4ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第3ゲート電極及び第4ゲート電極に連結されるワードラインをさらに含むことを特徴とする請求項50に記載の半導体メモリ装置。前記第1活性領域、第2活性領域及び第3活性領域と平行な方向に伸張するように、前記基板の上部に形成される1対のビットラインをさらに含み、前記1対のビットラインのうち第1ビットラインは、前記第1アクセス素子の一端に連結され、前記1対のビットラインのうち第2ビットラインは、前記第2アクセス素子の他端に連結されることを特徴とする請求項44に記載の半導体メモリ装置。前記第1活性領域、第2活性領域及び第3活性領域と平行な方向に伸張するように、前記基板の上部に形成される接地電極ラインをさらに含み、前記接地電極ラインは、前記第1プルダウン素子と第2プルダウン素子との間に形成されたコンタクトプラグを介して、前記第1プルダウン素子及び第2プルダウン素子に連結されることを特徴とする請求項44に記載の半導体メモリ装置。前記第1タイプ導電体は、P型導電体であって、前記第2タイプ導電体は、N型導電体であることを特徴とする請求項44に記載の半導体メモリ装置。第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板を提供する段階であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む段階と、前記第1ウェル領域上に含まれた第1活性領域に、第1プルダウン素子及び第2プルダウン素子を一列に形成する段階と、前記第2ウェル領域上に含まれた第2活性領域に、前記第1プルダウン素子と隣接した第1プルアップ素子及び前記第2プルダウン素子と隣接した第1アクセス素子を形成する段階と、前記第3ウェル領域上に含まれた第3活性領域に、前記第2プルダウン素子と隣接した第2プルアップ素子と、前記第1プルダウン素子と隣接した第2アクセス素子と、を形成する段階と、を含む半導体メモリ装置の製造方法。前記第1プルダウン素子及び第2プルダウン素子は、第1方向に沿って一列に形成され、前記第1プルダウン素子は、前記第1方向と垂直である第2方向に沿って、前記第1プルアップ素子及び前記第2アクセス素子と隣接するように配され、前記第2プルダウン素子は、前記第2方向に沿って、前記第2プルアップ素子及び前記第1アクセス素子と隣接するように配されることを特徴とする請求項55に記載の半導体メモリ装置の製造方法。前記第1活性領域、第2活性領域及び第3活性領域のうち少なくとも1つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、前記第1プルダウン素子と前記第1プルアップ素子は、前記複数の導電性パターンのうち一つに共通して連結されて第1インバータを構成し、前記第2プルダウン素子と前記第2プルアップ素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第2インバータを構成することを特徴とする請求項55に記載の半導体メモリ装置の製造方法。前記第1アクセス素子を、前記第2インバータの入力端子と、前記第1インバータの出力端子と、に連結させる第1金属配線;前記第2アクセス素子を、前記第1インバータの入力端子と、前記第2インバータの出力端子と、に連結させる第2金属配線;を形成する段階をさらに含むことを特徴とする請求項57に記載の半導体メモリ装置の製造方法。第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板を含み、前記第1ウェル領域は、第1積層構造を含み、前記第1積層構造は、第1単一活性層上に連続して積層された第1コンタクトプラグ、第1金属絶縁層、ビアプラグ、及び電源電圧または接地電圧ラインを含み、前記第2ウェル領域は、第2積層構造を含み、前記第2積層構造は、第2単一活性層上に連続して積層された第2コンタクトプラグ及び第2金属絶縁層を含み、前記第3ウェル領域は、第3積層構造を含み、前記第3積層構造は、第3単一活性層上に連続して積層された第3コンタクトプラグ及び第3金属絶縁層を含むことを特徴とする半導体メモリ装置。本発明の技術的思想が解決しようとする課題は、2つのプルアップpull-up素子を形成するための活性領域を一つに併合することによって、半導体メモリ装置の集積度を向上させることができる半導体メモリ装置及びその製造方法を提供するところにある。また、本発明の技術的思想が解決しようとする他の課題は、2つのプルダウンpull-down素子を形成するための活性領域を一つに併合することによって、半導体メモリ装置の集積度を向上させることができる半導体メモリ装置及びその製造方法を提供するところにある。前記課題を解決するための本発明の技術的思想による半導体メモリ装置は、第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板;前記第1ウェル領域に一列に形成されて、電源端子を共有する第1プルアップ素子及び第2プルアップ素子;前記第2ウェル領域に、前記第1プルアップ素子と隣接するように配される第1プルダウン素子;前記第3ウェル領域に、前記第2プルアップ素子と隣接するように配される第2プルダウン素子;前記第2ウェル領域に、前記第2プルアップ素子と隣接するように配される第1アクセス素子;前記第3ウェル領域に、前記第1プルアップ素子と隣接するように配される第2アクセス素子;を含む。一部の実施形態において、前記第1プルアップ素子及び第2プルアップ素子は、単一活性領域に配され、前記単一活性領域は、前記第1ウェル領域に含まれうる。一部の実施形態において、前記第1プルアップ素子及び前記第1プルダウン素子は、第1インバータを構成し、前記第2プルアップ素子及び前記第2プルダウン素子は、第2インバータを構成できる。一部の実施形態において、前記第1アクセス素子は、前記第2インバータの入力端子と、前記第1インバータの出力端子とに連結され、前記第2アクセス素子は、前記第1インバータの入力端子と、前記第2インバータの出力端子とに連結されうる。一部の実施形態において、前記第1アクセス素子は、ワードラインに印加される電圧によって制御され、1対のビットラインのうち第1ビットラインを、前記第2インバータの入力端子と、前記第1インバータの出力端子とに連結させる第1アクセストランジスタを含むことができる。一部の実施形態において、前記第2アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記1対のビットラインのうち第2ビットラインを、前記第1インバータの入力端子と、前記第2インバータの出力端子とに連結させる第2アクセストランジスタを含むことができる。一部の実施形態において、前記第1アクセス素子及び前記第1プルダウン素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第2ウェル領域に含まれうる。一部の実施形態において、前記第2アクセス素子及び前記第2プルダウン素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第3ウェル領域に含まれうる。一部の実施形態において、前記第1タイプ導電体は、N型導電体であって、前記第2タイプ導電体は、P型導電体でありうる。一部の実施形態において、前記第1プルアップ素子は、前記電源端子に連結されるソースを有するPチャネルトランジスタを含み、前記第1プルダウン素子は、前記Pチャネルトランジスタのドレインに連結されるドレイン、前記Pチャネルトランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するNチャネルトランジスタを含むことができる。一部の実施形態において、前記第2プルアップ素子は、前記電源端子に連結されるソースを有するPチャネルトランジスタを含み、前記第2プルダウン素子は、前記Pチャネルトランジスタのドレインに連結されるドレイン、前記Pチャネルトランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するNチャネルトランジスタを含むことができる。一部の実施形態において、前記第1アクセス素子は、ワードラインに連結されるゲートを有するNチャネルトランジスタを含み、前記第2アクセス素子は、前記ワードラインに連結されるゲートを有するNチャネルトランジスタを含むことができる。一部の実施形態において、前記半導体メモリ装置は、電子システムに含まれ、前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことができる。また、前記課題を解決するための本発明の技術的思想による半導体メモリ装置は、第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板;前記第1ウェル領域に含まれ、第1プルアップ素子及び第2プルアップ素子が一列に配される第1活性領域;前記第2ウェル領域に含まれ、前記第2プルアップ素子に隣接した第1アクセス素子と、前記第1プルアップ素子に隣接した第1プルダウン素子とが配される第2活性領域;前記第3ウェル領域に含まれ、前記第1プルアップ素子に隣接した第2アクセス素子と、前記第2プルアップ素子に隣接した第2プルダウン素子とが配される第3活性領域;を含む。一部の実施形態において、前記第1プルアップ素子及び第2プルアップ素子は、第1方向に沿って一列に配され、前記第1プルアップ素子は、前記第1方向と垂直である第2方向に沿って、前記第1プルダウン素子及び前記第2アクセス素子と隣接するように配され、前記第2プルアップ素子は、前記第2方向に沿って、前記第2プルダウン素子及び前記第1アクセス素子と隣接するように配されうる。一部の実施形態において、前記半導体メモリ装置は、前記第1活性領域及び第2活性領域の上部を横切る方向に、前記基板の上部に形成される第1ゲート電極;前記第1活性領域及び第3活性領域の上部を横切る方向に、前記基板の上部に形成される第2ゲート電極をさらに含み、前記第1プルアップ素子と前記第1プルダウン素子は、前記第1ゲート電極に共通して連結されて第1インバータを構成し、前記第2プルアップ素子と前記第2プルダウン素子は、前記第2ゲート電極に共通して連結されて第2インバータを構成できる。一部の実施形態において、前記半導体メモリ装置は、前記第1アクセス素子を、前記第2インバータの入力端子と、前記第1インバータの出力端子とに連結させる第1金属配線;前記第2アクセス素子を、前記第1インバータの入力端子と、前記第2インバータの出力端子とに連結させる第2金属配線;をさらに含むことができる。一部の実施形態において、前記第1金属配線及び前記第2金属配線は、同一層に配されうる。一部の実施形態において、前記第1金属配線及び前記第2金属配線は、互いに異なる層に配されうる。一部の実施形態において、前記半導体メモリ装置は、前記第2活性領域の上部を横切る方向に、前記基板の上部に形成される第3ゲート電極と、前記第3活性領域の上部を横切る方向に、前記基板の上部に形成される第4ゲート電極と、をさらに含むことができる。一部の実施形態において、前記半導体メモリ装置は、前記第3ゲート電極及び第4ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第3ゲート電極及び第4ゲート電極に連結されるワードラインをさらに含むことができる。一部の実施形態において、前記半導体メモリ装置は、前記第1活性領域、第2活性領域及び第3活性領域と平行な方向に伸張するように、前記基板の上部に形成される1対のビットラインをさらに含み、前記1対のビットラインのうち第1ビットラインは、前記第1アクセス素子に連結され、前記1対のビットラインのうち第2ビットラインは、前記第2アクセス素子に連結されうる。一部の実施形態において、前記半導体メモリ装置は、前記第1活性領域、第2活性領域及び第3活性領域と平行な方向に伸張するように、前記基板の上部に形成される電源電極ラインをさらに含み、前記電源電極ラインは、前記第1プルアップ素子と第2プルアップ素子との間に形成されたコンタクトプラグを介して、前記第1プルアップ素子及び第2プルアップ素子に連結されうる。一部の実施形態において、前記第1タイプ導電体は、N型導電体であって、前記第2タイプ導電体は、P型導電体でありうる。また、前記課題を解決するための本発明の技術的思想による半導体メモリ装置の製造方法は、第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板を提供する段階であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む段階と、前記第1ウェル領域上に含まれた第1活性領域に、第1プルアップ素子及び第2プルアップ素子を一列に形成する段階と、前記第2ウェル領域上に含まれた第2活性領域に、前記第1プルアップ素子と隣接した第1プルダウン素子と、前記第2プルアップ素子と隣接した第1アクセス素子とを形成する段階と、前記第3ウェル領域上に含まれた第3活性領域に、前記第2プルアップ素子と隣接した第2プルダウン素子と、前記第1プルアップ素子と隣接した第2アクセス素子とを形成する段階と、を含む。一部の実施形態において、前記第1プルアップ素子及び第2プルアップ素子は、第1方向に沿って一列に形成され、前記第1プルアップ素子は、前記第1方向と垂直である第2方向に沿って、前記第1プルダウン素子及び前記第2アクセス素子と隣接するように配され、前記第2プルアップ素子は、前記第2方向に沿って、前記第2プルダウン素子及び前記第1アクセス素子と隣接するように配されうる。一部の実施形態において、前記製造方法は、前記第1活性領域、第2活性領域及び第3活性領域のうち少なくとも1つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、前記第1プルアップ素子と前記第1プルダウン素子は、前記複数の導電性パターンのうち一つに共通して連結されて第1インバータを構成し、前記第2プルアップ素子と前記第2プルダウン素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第2インバータを構成できる。一部の実施形態において、前記製造方法は、前記第1アクセス素子を、前記第2インバータの入力端子と、前記第1インバータの出力端子とに連結させる第1金属配線;前記第2アクセス素子を、前記第1インバータの入力端子と、前記第2インバータの出力端子とに連結させる第2金属配線;を形成する段階をさらに含むことができる。一部の実施形態において、前記第1金属配線及び第2金属配線を形成する段階は、前記基板の上部に第1絶縁膜を形成する段階と、前記第1絶縁膜の一部領域をエッチングして複数の第1コンタクトホールを形成し、前記複数の第1コンタクトホールに金属を充填して複数のコンタクトプラグを形成する段階と、前記複数のコンタクトプラグが形成された前記第1絶縁膜上に第2絶縁膜を形成する段階と、前記第2絶縁膜の一部領域をエッチングして複数の第2コンタクトホールを形成し、前記複数の第2コンタクトホールに金属を充填し、前記第1金属配線及び第2金属配線を形成する段階と、を含み、前記第1金属配線及び第2金属配線は、前記複数のコンタクトプラグを介して、前記第1ウェル領域、第2ウェル領域及び第3ウェル領域のうち少なくとも一つに連結されうる。一部の実施形態において、前記製造方法は、前記第1ウェル領域、第2ウェル領域及び第3ウェル領域のうち少なくとも一つにシリサイド層を形成する段階をさらに含み、前記複数のコンタクトプラグは、前記シリサイド層に連結されうる。また、前記他の課題を解決するための本技術的思想による半導体メモリ装置は、第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板;前記第1ウェル領域に一列に形成されて接地端子を共有する第1プルダウン素子及び第2プルダウン素子;前記第2ウェル領域に、前記第1プルダウン素子と隣接するように配される第1プルアップ素子;前記第3ウェル領域に、前記第2プルダウン素子と隣接するように配される第2プルアップ素子;前記第2ウェル領域に、前記第2プルダウン素子と隣接するように配される第1アクセス素子;前記第3ウェル領域に、前記第1プルダウン素子と隣接するように配される第2アクセス素子;を含む。一部の実施形態において、前記第1プルダウン素子及び第2プルダウン素子は、単一活性領域に配され、前記単一活性領域は、前記第1ウェル領域に含まれうる。一部の実施形態において、前記第1プルダウン素子及び前記第1プルアップ素子は、第1インバータを構成し、前記第2プルダウン素子及び前記第2プルアップ素子は、第2インバータを構成できる。一部の実施形態において、前記第1アクセス素子は、前記第2インバータの入力端子と、前記第1インバータの出力端子とに連結され、前記第2アクセス素子は、前記第1インバータの入力端子と、前記第2インバータの出力端子とに連結されうる。一部の実施形態において、前記第1アクセス素子は、ワードラインに印加される電圧によって制御され、1対のビットラインのうち第1ビットラインを、前記第2インバータの入力端子と、前記第1インバータの出力端子とに連結させる第1アクセストランジスタを含むことができる。一部の実施形態において、前記第2アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記1対のビットラインのうち第2ビットラインを、前記第1インバータの入力端子と、前記第2インバータの出力端子とに連結させる第2アクセストランジスタを含むことができる。一部の実施形態において、前記第1アクセス素子及び前記第1プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第2ウェル領域に含まれうる。一部の実施形態において、前記第2アクセス素子及び前記第2プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第2ウェル領域に含まれうる。一部の実施形態において、前記第1タイプ導電体は、P型導電体であって、前記第2タイプ導電体は、N型導電体でありうる。一部の実施形態において、前記第1プルダウン素子は、前記接地端子に連結されるソースを有するNチャネルトランジスタを含み、前記第1プルアップ素子は、前記Nチャネルトランジスタのドレインに連結されるドレイン、前記Nチャネルトランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するPチャネルトランジスタを含むことができる。一部の実施形態において、前記第2プルダウン素子は、前記接地端子に連結されるソースを有するNチャネルトランジスタを含み、前記第2プルアップ素子は、前記Nチャネルトランジスタのドレインに連結されるドレイン、前記Nチャネルトランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するPチャネルトランジスタを含むことができる。一部の実施形態において、前記第1アクセス素子は、ワードラインに連結されるゲートを有するPチャネルトランジスタを含み、前記第2アクセス素子は、前記ワードラインに連結されるゲートを有するPチャネルトランジスタを含むことができる。一部の実施形態において、前記半導体メモリ装置は、電子システムに含まれ、前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことができる。また、前記他の課題を解決するための本発明の技術的思想による半導体装置の製造方法は、第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板;前記第1ウェル領域に含まれ、第1プルダウン素子及び第2プルダウン素子が一列に配される第1活性領域;前記第2ウェル領域に含まれ、前記第2プルダウン素子に隣接した第1アクセス素子と、前記第1プルダウン素子に隣接した第1プルアップ素子とが配される第2活性領域;前記第3ウェル領域に含まれ、前記第1プルダウン素子に隣接した第2アクセス素子と、前記第2プルダウン素子に隣接した第2プルアップ素子とが配される第3活性領域;を含む。一部の実施形態において、前記第1プルダウン素子及び第2プルダウン素子は、第1方向に沿って一列に配され、前記第1プルダウン素子は、前記第1方向と垂直である第2方向に沿って、前記第1プルアップ素子及び前記第2アクセス素子と隣接するように配され、前記第2プルダウン素子は、前記第2方向に沿って、前記第2プルアップ素子及び前記第1アクセス素子と隣接するように配されうる。一部の実施形態において、前記半導体メモリ装置は、前記第1活性領域及び第2活性領域の上部を横切る方向に、前記基板の上部に形成される第1ゲート電極と、前記第1活性領域及び第3活性領域の上部を横切る方向に、前記基板の上部に形成される第2ゲート電極と、をさらに含み、前記第1プルダウン素子と前記第1プルアップ素子は、前記第1ゲート電極に共通して連結されて第1インバータを構成し、前記第2プルダウン素子と前記第2プルアップ素子は、前記第2ゲート電極に共通して連結されて第2インバータを構成できる。一部の実施形態において、前記半導体メモリ装置は、前記第1アクセス素子を、前記第2インバータの入力端子と、前記第1インバータの出力端子とに連結させる第1金属配線;前記第2アクセス素子を、前記第1インバータの入力端子と、前記第2インバータの出力端子とに連結させる第2金属配線;をさらに含むことができる。一部の実施形態において、前記第1金属配線及び前記第2金属配線は、同一層に配されうる。一部の実施形態において、前記第1金属配線及び前記第2金属配線は、互いに異なる層に配されうる。一部の実施形態において、前記半導体メモリ装置は、前記第2活性領域の上部を横切る方向に、前記基板の上部に形成される第3ゲート電極と、前記第3活性領域の上部を横切る方向に、前記基板の上部に形成される第4ゲート電極と、をさらに含むことができる。一部の実施形態において、前記半導体メモリ装置は、前記第3ゲート電極及び第4ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第3ゲート電極及び第4ゲート電極に連結されるワードラインをさらに含むことができる。一部の実施形態において、前記半導体メモリ装置は、前記第1活性領域、第2活性領域及び第3活性領域と平行な方向に伸張するように、前記基板の上部に形成される1対のビットラインをさらに含み、前記1対のビットラインのうち第1ビットラインは、前記第1アクセス素子の一端に連結され、前記1対のビットラインのうち第2ビットラインは、前記第2アクセス素子の他端に連結されうる。一部の実施形態において、前記半導体メモリ装置は、前記第1活性領域、第2活性領域及び第3活性領域と平行な方向に伸張するように、前記基板の上部に形成される接地電極ラインをさらに含み、前記接地電極ラインは、前記第1プルダウン素子と第2プルダウン素子との間に形成されたコンタクトプラグを介して、前記第1プルダウン素子及び第2プルダウン素子に連結されうる。一部の実施形態において、前記第1タイプ導電体は、P型導電体であって、前記第2タイプ導電体は、N型導電体でありうる。また、前記他の課題を解決するための本発明の技術的思想による半導体メモリ装置の製造方法は、第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板を提供する段階であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む段階と、前記第1ウェル領域上に含まれた第1活性領域に、第1プルダウン素子及び第2プルダウン素子を一列に形成する段階と、前記第2ウェル領域上に含まれた第2活性領域に、前記第1プルダウン素子と隣接した第1プルアップ素子と、前記第2プルダウン素子と隣接した第1アクセス素子とを形成する段階と、前記第3ウェル領域上に含まれた第3活性領域に、前記第2プルダウン素子と隣接した第2プルアップ素子と、前記第1プルダウン素子と隣接した第2アクセス素子とを形成する段階を含む。一部の実施形態において、前記第1プルダウン素子及び第2プルダウン素子は、第1方向に沿って一列に形成され、前記第1プルダウン素子は、前記第1方向と垂直である第2方向に沿って、前記第1プルアップ素子及び前記第2アクセス素子と隣接するように配され、前記第2プルダウン素子は、前記第2方向に沿って、前記第2プルアップ素子及び前記第1アクセス素子と隣接するように配されうる。一部の実施形態において、前記製造方法は、前記第1活性領域、第2活性領域及び第3活性領域のうち少なくとも1つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、前記第1プルダウン素子と前記第1プルアップ素子は、前記複数の導電性パターンのうち一つに共通して連結されて第1インバータを構成し、前記第2プルダウン素子と前記第2プルアップ素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第2インバータを構成できる。一部の実施形態において、前記製造方法は、前記第1アクセス素子を、前記第2インバータの入力端子と、前記第1インバータの出力端子とに連結させる第1金属配線;前記第2アクセス素子を、前記第1インバータの入力端子と、前記第2インバータの出力端子とに連結させる第2金属配線;を形成する段階をさらに含むことができる。また、前記課題を解決するための本発明の技術的思想による半導体メモリ装置は、第1ウェル領域、第2ウェル領域及び第3ウェル領域を含む基板であって、前記第1ウェル領域は、前記第2ウェル領域と前記第3ウェル領域との間に配され、前記第1ウェル領域は、第1タイプ導電体を含み、前記第2ウェル領域及び第3ウェル領域は、第2タイプ導電体をそれぞれ含む基板を含み、前記第1ウェル領域は、第1積層構造を含み、前記第1積層構造は、第1単一活性層上に連続して積層された第1コンタクトプラグ、第1金属絶縁層、ビアプラグ、及び電源電圧または接地電圧ラインを含み、前記第2ウェル領域は、第2積層構造を含み、前記第2積層構造は、第2単一活性層上に連続して積層された第2コンタクトプラグ及び第2金属絶縁層を含み、前記第3ウェル領域は、第3積層構造を含み、前記第3積層構造は、第3単一活性層上に連続して積層された第3コンタクトプラグ及び第3金属絶縁層を含む。以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。本発明の実施形態は、当技術分野における当業者に対して、本発明についてさらに完全に説明するために提供されるものであり、下記実施形態は、さまざまな他の形態に変形され、本発明の範囲が、下記実施形態に限定されるものではない。むしろ、それら実施形態は、本開示をさらに充実させて完全なものにし、当業者に、本発明の思想を完全に伝達するために提供されるものである。以下の説明で、ある層が他の層の上に存在すると記述されるとき、それは、他層のすぐ上に存在することもあり、その間に第3の層が介在することもある。また図面で、各層の厚みや大きさは、説明の便宜性及び明確性のために誇張されており、図面上で同一符号は、同じ要素を指す。本明細書で使われているように、用語及び/またはは、列挙された当該項目のうちいずれか一つ、あるいは一つ以上のあらゆる組み合わせを含む。本明細書で使われた用語は、特定実施形態を説明するために使われ、本発明を制限するためのものではない。本明細書で使われているように、単数形態は、文脈上他の場合を明確に指すものではないならば、複数の形態を含むことができる。また、本明細書で使われる場合、含むcomprise及び/または含むところのcomprisingは、言及した形状、数字、段階、動作、部材、要素及び/またはそれらグループの存在を特定するものであり、一つ以上の他の形状、数字、動作、部材、要素及び/またはグループの存在または付加を排除するものではない。本明細書で、第1,第2のような用語が多様な部材、部品、領域、層及び/または部分を説明するために使われるが、それら部材、部品、領域、層及び/または部分は、それら用語によって限定されるものではないことは自明である。それら用語は、1つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するためにのみ使われる。従って、以下で説明する第1部材,部品,領域,層または部分は、本発明の開示から外れずに、第2部材,部品,領域,層または部分を指すことができる。以下、本発明の実施形態は、本発明の理想的な実施形態を概略的に図示する図面を参照しつつ説明する。図面において、例えば、製造技術及び/または公差toleranceによって、図示された形状の変形が予想されうる。従って、本発明の実施形態は、本明細書に図示された特定形状に制限されるものであると解釈されるものではなく、例えば、製造上予測されうる形状の変化を含んでいるものである。また、添付された図面で、同じ参照符号は、同じ構成部材を指す。以下、本発明による半導体メモリ装置は、SRAMstaticrandomaccessmemoryを一例として説明する。しかし、本発明は、これに限定されるものではなく、2つのインバータ素子を含む半導体メモリ装置に適用されうる。図1は、本発明の一実施形態による半導体メモリ装置を示すレイアウトである。図1を参照すれば、半導体メモリ装置1は、第1ウェル領域NW、及び第1ウェル領域NWの両脇に形成される第2ウェル領域PW1及び第3ウェル領域PW2を有する基板上に形成される1つのSRAMセルを含み、1ビットで動作しうる。このとき、第1ウェル領域NWは、第1導電型conductivetypeであり、第2ウェル領域PW1及び第3ウェル領域PW2は、第2導電型を有することができる。本実施形態で、第1導電型はN型であり、第2導電型はP型でありうる。以下、第1ウェル領域は、Nウェル領域NWであり、第2ウェル領域は、第1Pウェル領域PW1であり、第3ウェル領域は、第2Pウェル領域PW2とする。Nウェル領域NWは、例えば、イオン注入工程によって基板上に形成されるN型ウェルが配される領域であり、Nウェル領域NWには、素子分離膜によって画定される第1活性active領域ACT11が配される。本実施形態で、第1活性領域ACT11は、縦方向に長い形態を有するバーbarタイプの単一活性領域でありうる。このとき、第1活性領域ACT11に、P型不純物をドーピングすることによって、P型拡散領域が形成され、また、第1コンタクトプラグC11,第2コンタクトプラグC12及び第3コンタクトプラグC13が形成されうる。第1活性領域ACT11には、2つのプルアップpull-up素子が一列に形成されうるが、本実施形態で、2つのプルアップ素子は、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12でありうる。このように、2つのプルアップ素子、すなわち、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12を、単一活性領域である第1活性領域ACT11に配することによって、第1PMOSトランジスタPU11と、第2PMOSトランジスタPU12とのミスマッチmismatchを低減させることができる。具体的には、第1PMOSトランジスタPU11に係わるスレショルド電圧と、第2PMOSトランジスタPU12に係わるスレショルド電圧との差を減らすことができる。第1Pウェル領域PW1は、例えば、イオン注入工程によって基板上に形成されるP型ウェルが配される領域であり、第1Pウェル領域PW1には、素子分離膜によって画定される第2活性領域ACT12が配される。本実施形態で、第2活性領域ACT12は、第1活性領域ACT11に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第2活性領域ACT12に、N型不純物をドーピングすることによって、N型拡散領域が形成され、また、第4コンタクトプラグC21,第5コンタクトプラグC22及び第6コンタクトプラグC23が形成されうる。第2活性領域ACT12には、1つのプルダウンpull-down素子と1つのアクセス素子とが形成されうるが、本実施形態でプルダウン素子は、第1NMOSトランジスタPD11であり、アクセス素子は、第3NMOSトランジスタPG11でありうる。第2Pウェル領域PW2は、例えば、イオン注入工程によって基板上に形成されるP型ウェルが配される領域であり、第2Pウェル領域PW2には、素子分離膜によって画定される第3活性領域ACT13が配される。本実施形態で、第3活性領域ACT13は、第1活性領域ACT11に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第3活性領域ACT13に、N型不純物をドーピングすることによって、N型拡散領域が形成され、また、第7コンタクトプラグC31,第8コンタクトプラグC32及び第9コンタクトプラグC33が形成されうる。第3活性領域ACT13には、1つのプルダウン素子と1つのアクセス素子とが形成されうるが、本実施形態でプルダウン素子は、第2NMOSトランジスタPD12であり、アクセス素子は、第4NMOSトランジスタPG12でありうる。第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13の幅を比較すれば、次の通りである。第1活性領域ACT11の第1幅W11は、その位置に関係せずに一定の値を有することができる。第2活性領域ACT12の幅は、その位置によって互いに異なりうるが、具体的には、第1NMOSトランジスタPD11が配される領域の第3幅W13は、第3NMOSトランジスタPG11が配される領域の第2幅W12より広く、第2幅W12及び第3幅W13は、第1幅W11より広い。第3活性領域ACT13の幅は、その位置によって互いに異なりうるが、具体的には、第2NMOSトランジスタPD12が配される領域の第4幅W14は、第4NMOSトランジスタPG12が配される領域の第5幅W15より広く、第4幅W14及び第5幅W15は、第1幅W11より広い。また、第4幅W14は、第3幅W13と実質的に同一であり、第5幅W15は、第2幅W12と実質的に同一でありうる。このように、第1NMOSトランジスタPD11及び第2NMOSトランジスタPD12が形成される第2活性領域ACT12及び第3活性領域ACT13の幅W13,W14を最も大きく具現することによって、第1NMOSトランジスタPD11及び第2NMOSトランジスタPD12で、プルダウン動作を行う場合、プルダウン動作の速度を向上させることができる。また、第3NMOSトランジスタPG11及び第4NMOSトランジスタPG12が形成される第2活性領域ACT12及び第3活性領域ACT13の幅W12,W15を、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12が形成される第1活性領域ACT11の幅W11より広く具現することによって、半導体メモリ装置1に対する書き込み動作を行う場合、書き込み動作の速度を向上させることができる。第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13が配された基板の上部には、第1ゲート電極ないし第4ゲート電極GE11,GE12,GE13,GE14が形成される。具体的には、第1ゲート電極GE11は、第2活性領域ACT12を横切る方向に形成され、第2ゲート電極GE12は、第1活性領域ACT11及び第2活性領域ACT12を横切る方向に形成され、第3ゲート電極GE13は、第1活性領域ACT11及び第3活性領域ACT13を横切る方向に形成され、第4ゲート電極GE14は、第3活性領域ACT13を横切る方向に形成される。このとき、第1ゲート電極GE11及び第4ゲート電極GE14の上部には、それぞれワードラインコンタクトプラグC24,C34が形成され、第2ゲート電極GE12及び第3ゲート電極GE13の上部には、それぞれ配線コンタクトプラグC15,C14が形成される。例えば、第1ゲート電極ないし第4ゲート電極GE11,GE12,GE13,GE14は、ポリシリコン層でありうる。図2は、図1の半導体メモリ装置の金属配線層を示すレイアウトである。図2を参照すれば、第1ゲート電極ないし第4ゲート電極GE11,GE12,GE13,GE14が形成された基板の上部には、第1金属配線N11及び第2金属配線N12が形成される。このとき、第1金属配線N11は、第1活性領域ACT11に形成された第3コンタクトプラグC13、第2活性領域ACT12に形成された第5コンタクトプラグC22、及び第3ゲート電極GE13に形成された配線コンタクトプラグC14を連結させる。また、第2金属配線N12は、第1活性領域ACT11に形成された第1コンタクトプラグC11、第3活性領域ACT13に形成された第8コンタクトプラグC32、及び第2ゲート電極GE12に形成された配線コンタクトプラグC15を連結させる。例えば、第1金属配線N11及び第2金属配線N12は、タングステンW、アルミニウムAl、銅Cu、モリブデンMo、チタンTi、タンタルTa、ルテニウムRu、またはそれらの合金を含む金属層、またはポリシリコン層でありうる。図3は、図1の半導体メモリ装置のビットライン配線層を示すレイアウトである。図3を参照すれば、第1金属配線N11及び第2金属配線N12が形成された基板の上部には、1対のビットライン、すなわち、ビットラインBL及びビットラインバーBL’が形成される。ビットラインBL及びビットラインバーBL’は、第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13と平行な方向に伸張しうる。このとき、ビットラインBLは、第2活性領域ACT12に形成された第4コンタクトプラグC21を介して、第2活性領域ACT12に連結され、ビットラインバーBL’は、第3活性領域ACT13に形成された第9コンタクトプラグC33を介して、第3活性領域ACT13に連結される。また、第1金属配線N11及び第2金属配線N12が形成された基板の上部には、電源電極ラインVddが形成される。電源電極ラインVddは、1対のビットラインBL,BL’間に形成され、1対のビットラインBL,BL’と平行な方向に伸張しうる。このとき、電源電極ラインVddは、第1活性領域ACT11に形成された第2コンタクトプラグC12を介して、第1活性領域ACT11に連結される。図4は、図1の半導体メモリ装置のワードライン配線を示すレイアウトである。図4を参照すれば、1対のビットラインBL,BL’が形成された基板の上部には、ワードラインWLが形成される。ワードラインWLは、第1ゲート電極ないし第4ゲート電極GE11,GE12,GE13,GE14と平行な方向に伸張しうる。このとき、ワードラインWLは、ワードラインコンタクトプラグC24,C34を介して、第1ゲート電極GE11及び第4ゲート電極GE14にそれぞれ連結される。図示されていないが、ワードラインWLとワードラインコンタクトプラグC24,C34とを連結させる金属配線がさらに形成されうる。本実施形態では、1対のビットラインBL,BL’の上層に、ワードラインWLが形成されるが、他の実施形態では、ワードラインWLの上層に、1対のビットラインBL,BL’が形成される場合もある。再び図1を参照すれば、第1PMOSトランジスタPU11は、第1活性領域ACT11の上部に形成される第2ゲート電極GE12、及び第1活性領域ACT11で、第2ゲート電極GE12の両脇に形成された第2コンタクトプラグC12及び第3コンタクトプラグC13によって定義される。ここで、第2コンタクトプラグC12は、第1PMOSトランジスタPU11のソースに対応し、第2ゲート電極GE12は、第1PMOSトランジスタPU11のゲートに対応し、第3コンタクトプラグC13は、第1PMOSトランジスタPU11のドレインに対応する。第1NMOSトランジスタPD11は、第2活性領域ACT12の上部に形成される第2ゲート電極GE12、及び第2活性領域ACT12で、第2ゲート電極GE12の両脇に形成された第5コンタクトプラグC22及び第6コンタクトプラグC23によって定義される。ここで、第5コンタクトプラグC22は、第1NMOSトランジスタPD11のドレインに対応し、第2ゲート電極GE12は、第1NMOSトランジスタPD11のゲートに対応し、第6コンタクトプラグC23は、第1NMOSトランジスタPD11のソースに対応する。第2PMOSトランジスタPU12は、第1活性領域ACT11の上部に形成される第3ゲート電極GE13、及び第1活性領域ACT11で、第3ゲート電極GE13の両脇に形成された第1コンタクトプラグC11及び第2コンタクトプラグC12によって定義される。ここで、第1コンタクトプラグC11は、第2PMOSトランジスタPU12のドレインに対応し、第3ゲート電極GE13は、第2PMOSトランジスタPU12のゲートに対応し、第2コンタクトプラグC12は、第2PMOSトランジスタPU12のソースに対応する。第2NMOSトランジスタPD12は、第3活性領域ACT13の上部に形成される第3ゲート電極GE13、及び第3活性領域ACT13で、第3ゲート電極GE13の両脇に形成された第7コンタクトプラグC31及び第8コンタクトプラグC32によって定義される。ここで、第7コンタクトプラグC31は、第2NMOSトランジスタPD12のソースに対応し、第3ゲート電極GE13は、第2NMOSトランジスタPD12のゲートに対応し、第8コンタクトプラグC32は、第2NMOSトランジスタPD12のドレインに対応する。このとき、第1PMOSトランジスタPU11と、第1NMOSトランジスタPD11は、第2ゲート電極GE12に共通して連結され、第1金属配線N11によって連結されることによって、第1インバータを構成する。また、第2PMOSトランジスタPU12と、第2NMOSトランジスタPD12は、第3ゲート電極GE13に共通して連結され、第2配線N12によって連結されることによって、第2インバータを構成する。半導体メモリ装置1において、第1インバータ及び第2インバータが、ラッチを構成することによって、データを保存することができる。第3NMOSトランジスタPG11は、第2活性領域ACT12の上部に形成される第1ゲート電極GE11、及び第2活性領域ACT12で、第1ゲート電極GE11の両脇に形成された第4コンタクトプラグC21及び第5コンタクトプラグC22によって定義される。ここで、第4コンタクトプラグC21及び第5コンタクトプラグC22は、第3NMOSトランジスタPG11のドレイン及びソースに対応し、第1ゲート電極GE11は、第3NMOSトランジスタPG11のゲートに対応する。このとき、第4コンタクトプラグC21は、ビットラインBLと連結され、第1ゲート電極GE11上のワードラインコンタクトプラグC24は、ワードラインWLと連結される。ここで、第3NMOSトランジスタPG11は、第1パスゲートまたは第1伝達ゲートとして動作しうる。第4NMOSトランジスタPG12は、第3活性領域ACT13の上部に形成される第4ゲート電極GE14、及び第3活性領域ACT13で、第4ゲート電極GE14の両脇に形成された第8コンタクトプラグC32及び第9コンタクトプラグC33によって定義される。ここで、第8コンタクトプラグC32及び第9コンタクトプラグC33は、第4NMOSトランジスタPG12のドレイン及びソースに対応し、第4ゲート電極GE14は、第4NMOSトランジスタPG12のゲートに対応する。このとき、第9コンタクトプラグC33は、ビットラインバーBL’と連結され、第4ゲート電極GE14上のワードラインコンタクトプラグC34は、ワードラインWLと連結される。ここで、第4NMOSトランジスタPG12は、第2パスゲートまたは第2伝達ゲートとして動作しうる。本実施形態による半導体メモリ装置1は、単一活性領域である第1活性領域ACT11に、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12を一列に形成する。これにより、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12それぞれに係わる2つの活性領域を別途に形成するために、複雑なパターニング工程を行う代わりに、単一パターニング工程で、第1活性領域ACT11を形成できるので、パターニング工程が簡単になる。また、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12それぞれに係わる2つの活性領域の代わりに、単一活性領域を形成することによって、2つの活性領域間に、素子分離膜を形成する必要がないので、半導体メモリ装置1の単位セルで、横方向の長さが縮小されることによって、全体的に素子の集積度を向上させることができる。また、本実施形態による半導体メモリ装置1は、第1活性領域ACT11に形成された第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12は、電源電極ラインVddに連結される第2コンタクトプラグC12を共有する。これにより、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12それぞれに対して、電源電極Vddを印加するための2つのコンタクトプラグを別途に形成する必要がないので、半導体メモリ装置1の単位セルで、縦方向の長さが縮小されることによって、全体的に素子の集積度を向上させることができる。さらに、本実施形態による半導体メモリ装置1は、第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13が互いに平行するように形成され、第2活性領域ACT12では、第1PMOSトランジスタPU11に対応する位置に、第1NMOSトランジスタPD11が配され、第2PMOSトランジスタPU12に対応する位置に、第3NMOSトランジスタPG11が配され、第3活性領域ACT13では、第1PMOSトランジスタPU11に対応する位置に、第4NMOSトランジスタPG12が配され、第2PMOSトランジスタPU12に対応する位置に、第2NMOSトランジスタPD12が配される。このように、半導体メモリ装置1の単位セルにおいて、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12を中心に対称な形態に他のトランジスタが配されることによって、半導体メモリ装置1の集積度をさらに向上させることができる。また、半導体メモリ装置1に、複数の単位セルが配されるときにも、境界領域に追加領域が要求されない。前述のように、本実施形態によれば、半導体メモリ素子1において、単一活性領域にPチャネルトランジスタを形成し、Nチャネルトランジスタまたは他の素子は、Pチャネルトランジスタに対して対称的に配されうる。本実施形態では、半導体メモリ装置1は、6個のトランジスタを含んでいるが、他の実施形態では、半導体メモリ装置1は、4個のトランジスタ及び2個の抵抗素子を含むことができ、さらに他の実施形態では、半導体メモリ装置1は、さらに多数のトランジスタを含むことができ、さらに他の実施形態では、半導体メモリ装置1は、さらに少数のトランジスタを含むこともできる。図5は、図1の半導体メモリ装置の等価回路を示す回路図である。図5を参照すれば、半導体メモリ装置1は、第1Pウェル領域PW1に配される第1NMOSトランジスタPD11及び第3NMOSトランジスタPG11;Nウェル領域NWに配される第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12;第2Pウェル領域PW2に配される第2NMOSトランジスタPD12及び第4NMOSトランジスタPG12;を含む。このとき、第1PMOSトランジスタPU11及び第1NMOSトランジスタPD11は、第1インバータを構成し、第2PMOSトランジスタPU12及び第2NMOSトランジスタPD12は、第2インバータを構成する。第3NMOSトランジスタPG11は、ワードラインWLに印加される電圧によってオン/オフになり、ビットラインBLを第1ノードN11に連結させることができる。ここで、第1ノードN11は、図1に図示された第1金属配線N11に対応する。具体的には、ワードラインWLに印加される電圧が、論理1であるとき、第3NMOSトランジスタPG11はターンオンされ、ビットラインBLを第1ノードN11に連結させることができる。第1ノードN11は、第2インバータの入力端子、すなわち、第2PMOSトランジスタPU12のゲートと、第2NMOSトランジスタPD12のゲートとに連結され、また、第1インバータの出力端子、すなわち、第1PMOSトランジスタPU11のドレインと、第1NMOSトランジスタPD11のドレインとに連結される。第4NMOSトランジスタPG12は、ワードラインWLに印加される電圧によって、オン/オフになり、ビットラインバーBL’を第2ノードN12に連結させることができる。ここで、第2ノードN12は、図1に図示された第2金属配線N12に対応する。具体的には、ワードラインWLに印加される電圧が、論理1であるとき、第4NMOSトランジスタPG12はターンオンされ、ビットラインバーBL’を第2ノードN12に連結させることができる。第2ノードN12は、第1インバータの入力端子、すなわち、第1PMOSトランジスタPU11のゲートと、第1NMOSトランジスタPD11のゲートとに連結され、また、第2インバータの出力端子、すなわち、第2PMOSトランジスタPU12のドレインと、第2NMOSトランジスタPD12のドレインとに連結される。図6は、図1の半導体メモリ装置のI-I’線に沿って切り取った断面図を示している。図6を参照すれば、半導体メモリ装置1は、Nウェル領域NW、第1Pウェル領域PW1及び第2Pウェル領域PW2を有する基板10上に形成される。ここで、基板10は、半導体基板であるが、例えば、半導体基板は、シリコン、シリコン-オン-絶縁体silicon-on-insulator、シリコン-オン-サファイアsilicon-on-sapphire、ゲルマニウム、シリコン-ゲルマニウム及びガリウム-ヒ素のうちいずれか一つを含むことができる。本実施形態で、基板10は、P型半導体基板でありうる。Nウェル領域NWは、基板10にN型イオンを注入することによって形成され、第1Pウェル領域PW1及び第2Pウェル領域PW2は、基板10にP型イオンを注入することによって形成されうる。Nウェル領域NW、第1Pウェル領域PW1及び第2Pウェル領域PW2には、素子分離膜11によって画定される第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13がそれぞれ配されうる。ここで、素子分離膜11は、STIshallowtrenchisolationでありうる。第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13上には、シリサイド層12が形成されうる。基板10の上部には、第1絶縁層13が配され、第1絶縁層13には、第5コンタクトプラグC22,第2コンタクトプラグC12及び第8コンタクトプラグC32が配される。このとき、第5コンタクトプラグC22は、第2活性領域ACT12に連結され、第2コンタクトプラグC12は、第1活性領域ACT11に連結され、第8コンタクトプラグC32は、第3活性領域ACT13にそれぞれ連結される。第1絶縁層13の上部には、第2絶縁層14が配され、第2絶縁層14には、第1金属配線N11,第2金属配線N12及び第3金属配線N13が配される。ここで、第3金属配線N13は、電源電極ラインVddを第1活性領域ACT11に連結させるための配線である。第2絶縁層14の上部には、第3絶縁層15が配され、第3絶縁層15には、ビアプラグVが配される。第3絶縁層15の上部には、第4絶縁層16が配され、第4絶縁層16には、1対のビットラインBL,BL’と、電源電極ラインVddとが配される。第4絶縁層16の上部には、第5絶縁層17が配され、第5絶縁層17の上部には、ワードラインWLが配される。ここで、第1絶縁層ないし第5絶縁層13,14,15,16,17は、シリコン酸化膜、PSGphosphosilicateglassまたはBPSGborophosphosilicateglassでありうる。または、第1絶縁層ないし第5絶縁層13,14,15,16,17は、低誘電率材料であるドーピングされたCVDchemicalvapordepositionガラス層でありうる。しかし、それらは例示的なものであり、本発明がそれらに限定されるものではない。ここで、コンタクトプラグC22,C12,C32及びビアプラグVは、タングステンW、アルミニウムAl、銅Cu、モリブデンMo、チタンTi、タンタルTa、ルテニウムRu、またはそれらの合金で形成されうる。しかし、これは例示的なものであり、本発明がこれに限定されるものではない。例えば、コンタクトプラグC22,C12,C32及びビアプラグVは、前記例示された金属の導電性窒化物でもありうる。図7は、図1の半導体メモリ装置のII-II’線に沿って切り取った断面図を示している。図7を参照すれば、半導体メモリ装置1は、Nウェル領域NWを有する基板10上に形成される。このとき、Nウェル領域NWは、基板10に形成される素子分離膜11によって画定される。Nウェル領域NW上には、第1ゲートスタックGS1及び第2ゲートスタックGS2が配される。第1ゲートスタックGS1及び第2ゲートスタックGS2は、ゲート絶縁膜131、ゲート電極層GE及びキャッピング膜132を含むことができる。具体的には、第1ゲートスタックGS1及び第2ゲートスタックGS2は、Nウェル領域NW上に、順次にゲート絶縁膜131、ゲート電極層GE及びキャッピング膜132を形成した後、これをパターニングすることによって形成されうる。ここで、ゲート絶縁膜131はシリコン、酸化膜でありうるが、本発明は、これに制限されるものではない。例えば、ゲート絶縁膜131は、シリコン酸化膜よりさらに大きな誘電率を有するシリコン窒化膜SiNx、タンタル酸化膜TaOx、ハフニウム酸化膜HfOx、アルミニウム酸化膜AlOx及び亜鉛酸化膜ZnOxのような高誘電率薄膜を含むことができる。ゲート電極層GEは、例えば、高濃度ドーピングされた、ポリシリコン膜;タングステン、ニッケル、モリブデン及びコバルトなどの金属膜;金属シリサイド膜、またはそれらの組み合わせ、例えば、高濃度ドーピングされたポリシリコン膜とニッケルコバルトシリサイド膜との積層膜でありうる。キャッピング膜132は、シリコン窒化物またはシリコン酸化物でありうる。第1ゲートスタックGS1及び第2ゲートスタックGS2の側壁には、スペーサ133が配される。ここで、スペーサ133は、シリコン窒化物から形成されうる。ソース領域及びドレイン領域111,112,113は、Nウェル領域NWであり、第1ゲートスタックGS1及び第2ゲートスタックGS2の両脇に配される。例えば、ソース領域及びドレイン領域111,112,113は、スペーサ133を、イオン注入マスクとして利用して、Nウェル領域NWに高濃度のイオン注入工程を行って形成されうる。第1ゲートスタックGS1及び第2ゲートスタックGS2の上部には、第1絶縁層13が配され、第1絶縁層13には、第1コンタクトプラグC11,第2コンタクトプラグC12及び第3コンタクトプラグC13が配される。このとき、複数のコンタクトプラグC11,C12,C13は、ソース領域及びドレイン領域111,112,113にそれぞれ連結される。図示されていないが、ソース領域及びドレイン領域111,112,113の上部には、シリサイド層が形成されうる。第1絶縁層13の上部には、第2絶縁層14が配され、第2絶縁層14には、第1金属配線N11,第2金属配線N12及び第3金属配線N13が配される。第2絶縁層14の上部には、第3絶縁層15が配され、第3絶縁層15には、ビアプラグVが配される。ビアプラグVの上部には、電源電極ラインVddが配される。図8Aないし図8Gは、本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。図8Aを参照すれば、基板10は、PMOSトランジスタが形成されるNウェル領域NW,NMOSトランジスタが形成される第1Pウェル領域PW1及び第2Pウェル領域PW2を含む。Nウェル領域NWには、第1活性領域ACT11が形成され、第1Pウェル領域PW1及び第2Pウェル領域PW2には、第2活性領域ACT12及び第3活性領域ACT13が形成されるが、第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13は、STIのような素子分離膜11によって画定されうる。図8Bを参照すれば、第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13上には、シリサイド膜12が形成される。具体的には、基板10上に金属層図示せずを形成し、金属層が形成された基板10に対して熱処理を行うことによって、第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13上にシリサイド膜12を形成できる。このように、シリサイド膜12を形成することによって、第1活性領域ACT11,第2活性領域ACT12及び第3活性領域ACT13と、以後に形成されるコンタクトプラグとのコンタクト抵抗を低くすることができる。図8Cを参照すれば、基板10の上部に、第1絶縁層13を形成する。次に、第1絶縁層13上に、フォトリソグラフィ工程によって、複数の第1コンタクトホール図示せずが形成される領域を露出させるマスク膜を形成する。次に、乾式エッチング工程を利用して、第1絶縁層13上に第1コンタクトホールを形成し、第1コンタクトホールを金属物質で埋め込むことによって、第5コンタクトプラグC22,第2コンタクトプラグC12及び第8コンタクトプラグC32を形成する。ここで、第5コンタクトプラグC22,第2コンタクトプラグC12及び第8コンタクトプラグC32は、タングステンW、アルミニウムAl、銅Cu、モリブデンMo、チタンTi、タンタルTa、ルテニウムRuまたはそれらの合金によって形成されうる。しかし、これは例示的なものであり、本発明がこれに限定されるものではない。例えば、コンタクトプラグC22,C12,C32は、前記例示された金属の導電性窒化物でもありうる。図8Dを参照すれば、第1絶縁層13の上部に、第2絶縁層14を形成する。次に、第2絶縁層14内に、複数の第2コンタクトホールを形成し、複数の第2コンタクトホールを金属物質で埋め込むことによって、第1金属配線N11,第2金属配線N12及び第3金属配線N13を形成できる。図8Eを参照すれば、第2絶縁層14の上部に、第3絶縁層15を形成する。次に、第3絶縁層15内に、第3コンタクトホールを形成し、第3コンタクトホールを金属物質で埋め込むことによって、ビアプラグVを形成できる。ここで、ビアプラグVは、タングステンW、アルミニウムAl、銅Cu、モリブデンMo、チタンTi、タンタルTa、ルテニウムRuまたはそれらの合金によって形成されうる。しかし、これは例示的なものであり、本発明がこれに限定されるものではない。例えば、ビアプラグVは、前記例示された金属の導電性窒化物でもありうる。図8Fを参照すれば、第3絶縁層15の上部に、第4絶縁層16を形成する。次に、第4絶縁層16内に、複数の第4コンタクトホールを形成し、複数の第4コンタクトホールを金属物質で埋め込むことによって、ビットラインBL、電源電極ラインVdd及びビットラインバーBL’を形成できる。他の実施形態では、ビットラインBL及びビットラインバーBL’を、電源電極ラインVddと異なる層に形成できる。さらに他の実施形態では、ビットラインBL,ビットラインバーBL’及び電源電極ラインVddを、第1金属配線N11,第2金属配線N12及び第3金属配線N13の下層に形成することもできる。図8Gを参照すれば、第4絶縁層16の上部に、第5絶縁層17及びワードラインWLを順次に形成する。他の実施形態では、ワードラインWLは、ビットラインBL,ビットラインバーBL’の下層に形成できる。さらに他の実施形態では、ワードラインWLは、第1金属配線N11,第2金属配線N12及び第3金属配線N13の下層に形成することもできる。図9は、本発明の他の実施形態による半導体メモリ装置を示すレイアウトである。図9を参照すれば、半導体メモリ装置2は、第1ウェル領域NWと、第1ウェル領域NWの両脇に形成される第2ウェル領域PW1及び第3ウェル領域PW2と、を有する基板上に形成される2つのSRAMセルを含み、2ビットで動作しうる。このとき、第1ウェル領域NWは、第1導電型を有し、第2ウェル領域PW1及び第3ウェル領域PW2は、第2導電型を有することができる。本実施形態で、第1導電型はN型であり、第2導電型は、P型でありうる。以下、第1ウェル領域は、Nウェル領域NWであり、第2ウェル領域は、第1Pウェル領域PW1であり、第3ウェル領域は、第2Pウェル領域PW2とする。本実施形態による半導体メモリ装置2は、図1ないし図8を参照しつつ説明した半導体メモリ装置1の変形実施形態であるから、重複する説明は省略する。Nウェル領域NWは、例えば、イオン注入工程によって基板上に形成されるN型ウェルが配される領域であり、Nウェル領域NWには、素子分離膜によって画定される第1活性領域ACT11及び第4活性領域ACT14が配される。本実施形態で、第1活性領域ACT11及び第4活性領域ACT14のそれぞれは、縦方向に長い形態を有するバータイプの単一活性領域でありうる。このとき、第1活性領域ACT11に、P型不純物をドーピングすることによって、P型拡散領域が形成され、また、コンタクトプラグC11,C12,C13が形成されうる。第1活性領域ACT11には、2つのプルアップ素子が一列に形成されうるが、本実施形態で、2つのプルアップ素子は、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12でありうる。また、第4活性領域ACT14に、P不純物をドーピングすることによって、P型拡散領域が形成され、また、コンタクトプラグC41,C42,C43が形成されうる。第4活性領域ACT14には、2つのプルアップ素子が一列に形成されうるが、本実施形態で、2つのプルアップ素子は、第3PMOSトランジスタPU13及び第4PMOSトランジスタPU14でありうる。第1Pウェル領域PW1は、例えば、イオン注入工程によって基板上に形成されるP型ウェルが配される領域であり、第1Pウェル領域PW1には、素子分離膜によって画定される第2活性領域ACT12が配される。本実施形態で、第2活性領域ACT12は、第1活性領域ACT11及び第4活性領域ACT14に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第2活性領域ACT12に、N型不純物をドーピングすることによって、N型拡散領域が形成され、また、コンタクトプラグC21,C22,C23,C51,C52,C53が形成されうる。第2活性領域ACT12には、2つのプルダウン素子と、2つのアクセス素子が形成されうるが、本実施形態でプルダウン素子は、第1NMOSトランジスタPD11及び第6NMOSトランジスタPD14であり、アクセス素子は、第3NMOSトランジスタPG11及び第8NMOSトランジスタPG14でありうる。第2Pウェル領域PW2は、例えば、イオン注入工程によって基板上に形成されるP型ウェルが配される領域であり、第2Pウェル領域PW2には、素子分離膜によって画定される第3活性領域ACT13が配される。本実施形態で、第3活性領域ACT13は、第1活性領域ACT11及び第4活性領域ACT14に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第3活性領域ACT13に、N型不純物をドーピングすることによって、N型拡散領域が形成され、また、複数のコンタクトプラグC31,C32,C33,C61,C62が形成されうる。第3活性領域ACT13には、2つのプルダウン素子と、2つのアクセス素子とが形成されうるが、本実施形態でプルダウン素子は、第2NMOSトランジスタPD12及び第5NMOSトランジスタPD13であり、アクセス素子は、第4NMOSトランジスタPG12及び第7NMOSトランジスタPG13でありうる。第1活性領域ないし第4活性領域ACT11,ACT12,ACT13,ACT14が配された基板の上部には、第1ゲート電極ないし第8ゲート電極GE11,GE12,GE13,GE14,GE15,GE16,GE17,GE18が形成される。具体的には、第1ゲート電極GE11は、第2活性領域ACT12を横切る方向に形成され、第2ゲート電極GE12は、第1活性領域ACT11及び第2活性領域ACT12を横切る方向に形成され、第3ゲート電極GE13は、第1活性領域ACT11及び第3活性領域ACT13を横切る方向に形成され、第4ゲート電極GE14は、第3活性領域ACT13を横切る方向に形成される。また、第5ゲート電極GE15は、第2活性領域ACT12及び第4活性領域ACT14を横切る方向に形成され、第6ゲート電極GE16は、第2活性領域ACT12を横切る方向に形成され、第7ゲート電極GE17は、第3活性領域ACT13を横切る方向に形成され、第8ゲート電極GE18は、第4活性領域ACT14及び第3活性領域ACT13を横切る方向に形成される。このとき、第1ゲート電極GE11,第4ゲート電極GE14,第6ゲート電極GE16及び第7ゲート電極GE17の上部には、それぞれワードラインコンタクトプラグC24,C34,C53,C63が形成され、第2ゲート電極GE12,第3ゲート電極GE13,第5ゲート電極GE15及び第8ゲート電極GE18の上部には、それぞれ配線コンタクトプラグC15,C14,C45,C44が形成される。第1ゲート電極ないし第8ゲート電極GE11,GE12,GE13,GE14,GE15,GE16,GE17,GE18が形成された基板の上部には、第1金属配線ないし第4金属配線N11,N12,N13,N14が形成される。このとき、第1金属配線N11は、第1活性領域ACT11に形成されたコンタクトプラグC13、第2活性領域ACT12に形成されたコンタクトプラグC22、及び第3ゲート電極GE13に形成された配線コンタクトプラグC14を連結させる。また、第2金属配線N12は、第1活性領域ACT11に形成されたコンタクトプラグC11、第3活性領域ACT13に形成されたコンタクトプラグC32、及び第2ゲート電極GE12に形成された配線コンタクトプラグC15を連結させる。また、第3金属配線N13は、第4活性領域ACT14に形成されたコンタクトプラグC41、第2活性領域ACT12に形成されたコンタクトプラグC52、及び第8ゲート電極GE18に形成された配線コンタクトプラグC44を連結させる。また、第4金属配線N14は、第4活性領域ACT14に形成されたコンタクトプラグC43、第3活性領域ACT13に形成されたコンタクトプラグC62、及び第5ゲート電極GE15に形成された配線コンタクトプラグC45を連結させる。本実施形態によれば、半導体メモリ装置2で、第1NMOSトランジスタPD11,第1PMOSトランジスタPU11及び第4NMOSトランジスタPG12を横方向に一列に配し、第3NMOSトランジスタPG11,第2PMOSトランジスタPU12及び第2NMOSトランジスタPD12を横方向に一列に配し、第8NMOSトランジスタPG14,第3PMOSトランジスタPU13及び第5NMOSトランジスタPD13を横方向に一列に配し、第6NMOSトランジスタPD14,第4PMOSトランジスタPU14及び第7NMOSトランジスタPG13を横方向に一列に配しうる。また、半導体メモリ装置2で、第1NMOSトランジスタPD11,第3NMOSトランジスタPG11,第8NMOSトランジスタPG14及び第6NMOSトランジスタPD14を、第1Pウェル領域PW1に縦方向に一列に配し、第1PMOSトランジスタないし第4PMOSトランジスタPU11,PU12,PU13,PU14を、Nウェル領域NWに縦方向に一列に配し、第4NMOSトランジスタPG12,第2NMOSトランジスタPD12,第5NMOSトランジスタPD13及び第7NMOSトランジスタPG13を第2Pウェル領域PW2に縦方向に一列に配しうる。このように、半導体メモリ装置2において、第1NMOSトランジスタないし第4NMOSトランジスタPD11,PD12,PG11,PG12は、第1PMOSトランジスタPU11及び第2PMOSトランジスタPU12を基準に、横方向に対称になり、第5NMOSないし第8NMOSトランジスタPD13,PD14,PG13,PG14は、第3PMOSトランジスタ及び第4PMOSトランジスタPU13,PU14を基準に、横方向に対称になった形態に配されることによって、半導体メモリ装置2で、単位セルの横方向の長さ及び縦方向の長さが縮小されるので、半導体メモリ装置2の集積度が向上しうる。また、半導体メモリ装置2で、複数の単位セルが配される場合にも、境界領域に追加領域が要求されない。図10は、図9の半導体メモリ装置の等価回路を示す回路図である。図10を参照すれば、半導体メモリ装置2は、第1Pウェル領域PW1に配される第1NMOSトランジスタPD11,第3NMOSトランジスタPG11,第6NMOSトランジスタPD14及び第8NMOSトランジスタPG14、Nウェル領域NWに配される第1PMOSトランジスタないし第4PMOSトランジスタPU11,PU12,PU13,PU14、及び第2Pウェル領域PW2に配される第2NMOSトランジスタPD12,第4NMOSトランジスタPG12,第5NMOSトランジスタPD13及び第7NMOSトランジスタPG13を含む。このとき、第1PMOSトランジスタPU11及び第1NMOSトランジスタPD11は、第1インバータを構成し、第2PMOSトランジスタPU12及び第2NMOSトランジスタPD12は、第2インバータを構成し、第3PMOSトランジスタPU13及び第5NMOSトランジスタPD13は、第3インバータを構成し、第4PMOSトランジスタPU14及び第6NMOSトランジスタPD14は、第4インバータを構成する。第3NMOSトランジスタPG11は、ワードラインWL1に印加される電圧によってオン/オフになり、ビットラインBLを第1ノードN11に連結させることができる。ここで、第1ノードN11は、図9に図示された第1金属配線N11に対応する。具体的には、ワードラインWL1に印加される電圧が、論理1であるとき、第3NMOSトランジスタPG11はターンオンされ、ビットラインBLを第1ノードN11に連結させることができる。第1ノードN11は、第2インバータの入力端子、すなわち、第2PMOSトランジスタPU12のゲートと、第2NMOSトランジスタPD12のゲートとに連結され、また、第1インバータの出力端子、すなわち、第1PMOSトランジスタPU11のドレインと、第1NMOSトランジスタPD11のドレインとに連結される。第4NMOSトランジスタPG12は、ワードラインWL1に印加される電圧によってオン/オフになり、ビットラインバーBL’を第2ノードN12に連結させることができる。ここで、第2ノードN12は、図9に図示された第2金属配線N12に対応する。具体的には、ワードラインWL1に印加される電圧が、論理1であるとき、第4NMOSトランジスタPG12はターンオンされ、ビットラインバーBL’を、第2ノードN12に連結させることができる。第2ノードN12は、第1インバータの入力端子、すなわち、第1PMOSトランジスタPU11のゲートと、第1NMOSトランジスタPD11のゲートとに連結され、また、第2インバータの出力端子、すなわち、第2PMOSトランジスタPU12のドレインと、第2NMOSトランジスタPD12のドレインとに連結される。第7NMOSトランジスタPG13は、ワードラインWL2に印加される電圧によってオン/オフになり、ビットラインバーBL’を第4ノードN14に連結させることができる。ここで、第4ノードN14は、図9に図示された第4金属配線N14に対応する。具体的には、ワードラインWL2に印加される電圧が論理1であるとき、第7NMOSトランジスタPG13はターンオンされ、ビットラインバーBL’を第4ノードN14に連結させることができる。第4ノードN14は、第4インバータの入力端子、すなわち、第4PMOSトランジスタPU14のゲートと、第6NMOSトランジスタPD14のゲートとに連結され、また、第3インバータの出力端子、すなわち、第3PMOSトランジスタPM13のドレインと、第5NMOSトランジスタPD13のドレインに連結される。第8NMOSトランジスタPG14は、ワードラインWL2に印加される電圧によってオン/オフになり、ビットラインBLを第3ノードN13に連結させることができる。ここで、第3ノードN13は、図9に図示された第3金属配線N13に対応する。具体的には、ワードラインWL2に印加される電圧が論理1であるとき、第8NMOSトランジスタPG14はターンオンされ、ビットラインBLを第3ノードN13に連結させることができる。第3ノードN13は、第3インバータの入力端子、すなわち、第3PMOSトランジスタPU13のゲートと、第5NMOSトランジスタPD13のゲートとに連結され、また、第4インバータの出力端子、すなわち、第4PMOSトランジスタPU14のドレインと、第6NMOSトランジスタPD14のドレインとに連結される。図11は、本発明のさらに他の実施形態による半導体メモリ装置を示すレイアウトである。図11を参照すれば、半導体メモリ装置3は、第1ウェル領域PWと、第1ウェル領域PWの両脇に形成される第2NW1ウェル領域及び第3ウェル領域NW2を有する基板上に形成される1つのSRAMセルを含み、1ビットで動作しうる。このとき、第1ウェル領域PWは、第1導電型を有し、第2NW1ウェル領域及び第3ウェル領域NW2は、第2導電型を有することができる。本実施形態で、第1導電型はP型であり、第2導電型はN型でありうる。以下、第1ウェル領域は、Pウェル領域PWであり、第2ウェル領域は、第1Nウェル領域NW1であり、第3ウェル領域は、第2Nウェル領域NW2とする。Pウェル領域PWは、例えば、イオン注入工程によって基板上に形成されるP型ウェルが配される領域であり、Pウェル領域PWには、素子分離膜によって画定される第1活性領域ACT21が配される。本実施形態で、第1活性領域ACT21は、縦方向に長い形態を有するバータイプの単一活性領域でありうる。このとき、第1活性領域ACT21に、N型不純物をドーピングすることによって、N型拡散領域が形成され、また、第1コンタクトプラグC71,第2コンタクトプラグ72及び第3コンタクトプラグC73が形成されうる。第1活性領域ACT21には、2つのプルダウン素子が一列に形成されうるが、本実施形態で、2つのプルダウン素子は、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22でありうる。このように、2つのプルダウン素子、すなわち、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22を、単一活性領域である第1活性領域ACT21に配することによって、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22間のミスマッチを低減させることができる。具体的には、第1NMOSトランジスタPD21に係わるスレショルド電圧と、第2NMOSトランジスタPD22に係わるスレショルド電圧との差を減らすことができる。第1Nウェル領域NW1は、例えば、イオン注入工程によって基板上に形成されるN型ウェルが配される領域であり、第1Nウェル領域NW1には、素子分離膜によって画定される第2活性領域ACT22が配される。本実施形態で、第2活性領域ACT22は、第1活性領域ACT21に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第2活性領域ACT22に、P型不純物をドーピングすることによって、P型拡散領域が形成され、また、第4コンタクトプラグC81,第5コンタクトプラグC82及び第6コンタクトプラグC83が形成されうる。第2活性領域ACT22には、1つのプルアップ素子と、1つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第1PMOSトランジスタPU21であり、アクセス素子は、第3PMOSトランジスタPG21でありうる。第2Nウェル領域NW2は、例えば、イオン注入工程によって基板上に形成されるN型ウェルが配される領域であり、第2Nウェル領域NW2には、素子分離膜によって画定される第3活性領域ACT23が配される。本実施形態で、第3活性領域ACT23は、第1活性領域ACT21に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第3活性領域ACT23に、P型不純物をドーピングすることによって、P型拡散領域が形成され、また、第7コンタクトプラグC91,第8コンタクトプラグC92及び第9コンタクトプラグC93が形成されうる。第3活性領域ACT23には、1つのプルアップ素子と、1つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第2PMOSトランジスタPU22であり、アクセス素子は、第4PMOSトランジスタPG22でありうる。前述のように、本実施形態によれば、半導体メモリ装置3は、第3PMOSトランジスタPG21及び第4PMOSトランジスタPG22によって具現されるアクセス素子を含むことができる。半導体メモリ装置3を製造する工程で、PMOSトランジスタに係わる性能が向上することによって、NMOSトランジスタを代替して、PMOSトランジスタを利用してアクセス素子を具現できる。第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23の幅を比較すれば、次の通りである。第1活性領域ACT21の第1幅W21は、その位置に関係せずに一定の値を有することができる。第2活性領域ACT22の幅は、その位置によって互いに異なりうるが、具体的には、第3PMOSトランジスタPG21が配される領域の第2幅W22は、第1PMOSトランジスタPU21が配される領域の第3幅W23より広く、第2W22及び第3幅W23は、第1幅W21より狭い。第3活性領域ACT23の幅は、その位置によって互いに異なりうるが、具体的には、第2PMOSトランジスタPU22が配される領域の第4幅W24は、第4PMOSトランジスタPG22が配される領域の第5幅W25より狭く、第4幅W24及び第5幅W25は、第1幅W21より狭い。また、第4幅W24は、第3幅W23と実質的に同一であり、第5幅W25は、第2幅W22と実質的に同一でありうる。このように、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22が形成される第1活性領域ACT21の幅W21を最も広く具現することによって、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22でプルダウン動作を行う場合、プルダウン動作の速度を向上させることができる。また、第3PMOSトランジスタPG21及び第4PMOSトランジスタPG22が形成される第2活性領域ACT22及び第3活性領域ACT23の幅W22,W25を、第1PMOSトランジスタPU21及び第2PMOSトランジスタPU22が形成される第2活性領域ACT22及び第3活性領域ACT23の幅W23,W24より広く具現することによって、半導体メモリ装置3に対する書き込み動作を行う場合、書き込み動作の速度を向上させることができる。第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23が配された基板の上部には、第1ゲート電極ないし第4ゲート電極GE21,GE22,GE23,GE24が形成される。具体的には、第1ゲート電極GE21は、第2活性領域ACT22を横切る方向に形成され、第2ゲート電極GE22は、第1活性領域ACT21及び第2活性領域ACT22を横切る方向に形成され、第3ゲート電極GE23は、第1活性領域ACT21及び第3活性領域ACT23を横切る方向に形成され、第4ゲート電極GE24は、第3活性領域ACT23を横切る方向に形成される。このとき、第1ゲート電極GE21及び第4ゲート電極GE24の上部には、それぞれワードラインコンタクトプラグC84,C94が形成され、第2ゲート電極GE22及び第3ゲート電極GE23の上部には、それぞれ配線コンタクトプラグC75,C74が形成される。図12は、図11の半導体メモリ装置の金属配線層を示すレイアウトである。図12を参照すれば、第1ゲート電極ないし第4ゲート電極GE21,GE22,GE23,GE24が形成された基板の上部には、第1金属配線N21及び第2金属配線N22が形成される。このとき、第1金属配線N21は、第1活性領域ACT21に形成された第3コンタクトプラグC73、第2活性領域ACT22に形成された第5コンタクトプラグC82、及び第3ゲート電極GE23に形成された配線コンタクトプラグC74を連結させる。また、第2金属配線N22は、第1活性領域ACT21に形成された第1コンタクトプラグC71、第3活性領域ACT23に形成された第8コンタクトプラグC92、及び第2ゲート電極GE22に形成された配線コンタクトプラグC75を連結させる。図13は、図11の半導体メモリ装置のビットライン配線層を示すレイアウトである。図13を参照すれば、第1金属配線N21及び第2金属配線N22が形成された基板の上部には、1対のビットライン、すなわち、ビットラインBL及びビットラインバーBL’が形成される。ビットラインBL及びビットラインバーBL’は、第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23と平行な方向に伸張しうる。このとき、ビットラインBLは、第2活性領域ACT22に形成された第4コンタクトプラグC81を介して、第2活性領域ACT22に連結され、ビットラインバーBL’は、第3活性領域ACT23に形成された第9コンタクトプラグC93を介して、第3活性領域ACT23に連結される。また、第1金属配線N21及び第2金属配線N22が形成された基板の上部には、接地電極ラインVssが形成される。接地電極ラインVssは、1対のビットラインBL,BL’間に形成され、1対のビットラインBL,BL’と平行な方向に伸張しうる。このとき、接地電極ラインVssは、第1活性領域ACT21に形成された第2コンタクトプラグC72を介して、第1活性領域ACT21に連結される。図14は、図11の半導体メモリ装置のワードライン配線層を示すレイアウトである。図14を参照すれば、1対のビットラインBL,BL’が形成された基板の上部には、ワードラインWLが形成される。ワードラインWLは、第1ゲート電極ないし第4ゲート電極GE21,GE22,GE23,GE24と平行な方向に伸張しうる。このとき、ワードラインWLは、ワードラインコンタクトプラグC84,C94を介して、第1ゲート電極GE21及び第4ゲート電極GE24にそれぞれ連結される。図示されていないが、ワードラインWLと、ワードラインコンタクトプラグC84,C94とを連結させる金属配線がさらに形成されうる。本実施形態では、1対のビットラインBL,BL’の上層に、ワードラインWLが形成されるが、他の実施形態では、ワードラインWLの上層に、1対のビットラインBL,BL’が形成される場合もある。再び図11を参照すれば、第1NMOSトランジスタPD21は、第1活性領域ACT21の上部に形成される第2ゲート電極GE22と、第1活性領域ACT21で、第2ゲート電極GE22の両脇に形成された第2コンタクトプラグC72及び第3コンタクトプラグC73と、によって定義される。ここで、第2コンタクトプラグC72は、第1NMOSトランジスタPD21のソースに対応し、第2ゲート電極GE22は、第1NMOSトランジスタPD21のゲートに対応し、第3コンタクトプラグC73は、第1NMOSトランジスタPD21のドレインに対応する。第1PMOSトランジスタPU21は、第2活性領域ACT22の上部に形成される第2ゲート電極GE22と、第2活性領域ACT22で、第2ゲート電極GE22の両脇に形成された第5コンタクトプラグC82及び第6コンタクトプラグC83と、によって定義される。ここで、第5コンタクトプラグC82は、第1PMOSトランジスタPU21のドレインに対応し、第2ゲート電極GE22は、第1PMOSトランジスタPU21のゲートに対応し、第6コンタクトプラグC83は、第1PMOSトランジスタPU21のソースに対応する。第2NMOSトランジスタPD22は、第1活性領域ACT21の上部に形成される第3ゲート電極GE23と、第1活性領域ACT21で、第3ゲート電極GE23の両脇に形成された第1コンタクトプラグC71及び第2コンタクトプラグC72と、によって定義される。ここで、第1コンタクトプラグC71は、第2NMOSトランジスタPD22のドレインに対応し、第3ゲート電極GE23は、第2NMOSトランジスタPD22のゲートに対応し、第2コンタクトプラグC72は、第2NMOSトランジスタPD22のソースに対応する。第2PMOSトランジスタPU22は、第3活性領域ACT23の上部に形成される第3ゲート電極GE23と、第3活性領域ACT23で、第3ゲート電極GE23の両脇に形成された第7コンタクトプラグC91及び第8コンタクトプラグC92と、によって定義される。ここで、第7コンタクトプラグC91は、第2PMOSトランジスタPU22のソースに対応し、第3ゲート電極GE23は、第2PMOSトランジスタPU22のゲートに対応し、第8コンタクトプラグC92は、第2PMOSトランジスタPU22のドレインに対応する。このとき、第1NMOSトランジスタPD21と第1PMOSトランジスタPU21は、第2ゲート電極GE22に共通して連結され、第2金属配線N22によって連結されることによって、第1インバータを構成する。また、第2NMOSトランジスタPD22と第2PMOSトランジスタPU22は、第3ゲート電極GE23に共通して連結され、第1金属配線N21によって連結されることによって、第2インバータを構成する。半導体メモリ装置3で、第1インバータ及び第2インバータは、ラッチを構成することによって、データを保存することができる。第3PMOSトランジスタPG21は、第2活性領域ACT22の上部に形成される第1ゲート電極GE21と、第2活性領域ACT22で、第1ゲート電極GE21の両脇に形成された第4コンタクトプラグC81及び第5コンタクトプラグC82と、によって定義される。ここで、第4コンタクトプラグC81及び第5コンタクトプラグC82は、第3PMOSトランジスタPG21のドレイン及びソースに対応し、第1ゲート電極GE21は、第3PMOSトランジスタPG21のゲートに対応する。このとき、第4コンタクトプラグC81は、ビットラインBLと連結され、第1ゲート電極GE21上のワードラインコンタクトプラグC84は、ワードラインWLと連結される。ここで、第3PMOSトランジスタPG21は、第1パスゲートまたは第1伝達ゲートとして動作しうる。第4PMOSトランジスタPG22は、第3活性領域ACT23の上部に形成される第4ゲート電極GE24と、第3活性領域ACT23で、第4ゲート電極GE24の両脇に形成された第8コンタクトプラグC92及び第9コンタクトプラグC93によって定義される。ここで、第8コンタクトプラグC92及び第9コンタクトプラグC93は、第4PMOSトランジスタPG22のソース及びドレインに対応し、第4ゲート電極GE24は、第4PMOSトランジスタPG22のゲートに対応する。このとき、第9コンタクトプラグC93は、ビットラインバーBL’と連結され、第4ゲート電極GE24上のワードラインコンタクトプラグC94は、ワードラインWLと連結される。ここで、第4PMOSトランジスタPG22は、第2パスゲートまたは第2伝達ゲートとして動作しうる。本実施形態による半導体メモリ装置3では、単一活性領域である第1活性領域ACT21に、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22を一列に形成する。これにより、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22それぞれに係わる2つの活性領域を別途に形成するために、複雑なパターニング工程を行う代わりに、単一パターニング工程で第1活性領域ACT21を形成できるので、パターニング工程が簡単になる。また、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22それぞれに係わる2つの活性領域の代わりに、単一活性領域を形成することによって、2つの活性領域間に素子分離膜を形成する必要がないので、半導体メモリ装置3の単位セルで、横方向の長さが縮小されることによって、全体的に素子の集積度を向上させることができる。また、本実施形態による半導体メモリ装置3は、第1活性領域ACT21に形成された第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22は、接地電極ラインVssに連結される第2コンタクトプラグC72を共有する。これにより、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22それぞれに対して接地電極Vssを印加するための2つのコンタクトプラグを別途に形成する必要がないので、半導体メモリ装置3の単位セルで、縦方向の長さが縮小されることによって、全体的に素子の集積度を向上させることができる。さらに、本実施形態による半導体メモリ装置3は、第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23が互いに平行するように形成され、第2活性領域ACT22では、第1NMOSトランジスタPD21に対応する位置に、第1PMOSトランジスタPU21が配され、第2NMOSトランジスタPD22に対応する位置に、第3PMOSトランジスタPG21が配され、第3活性領域ACT23では、第1NMOSトランジスタPD21に対応する位置に、第4PMOSトランジスタPG22が配され、第2NMOSトランジスタPD22に対応する位置に、第2PMOSトランジスタPU22が配される。このように、半導体メモリ装置3の単位セルで、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22を中心に対称になる形態に他のトランジスタが配されることによって、半導体メモリ装置3の集積度をさらに向上させることができる。また、半導体メモリ装置3で、複数の単位セルが配されるときにも、境界領域に追加領域が要求されない。前述のように、本実施形態によれば、半導体メモリ素子3で、単一活性領域にNチャネルトランジスタを形成し、Pチャネルトランジスタまたは他の素子は、Nチャネルトランジスタに対して対称的に配されうる。本実施形態で、半導体メモリ装置3は、6個のトランジスタを含んでいるが、他の実施形態では、半導体メモリ装置3は、4個のトランジスタ及び2個の抵抗素子を含むことができ、さらに他の実施形態では、半導体メモリ装置3は、さらに多数のトランジスタを含むことができ、さらに他の実施形態では、半導体メモリ装置3は、さらに少数のトランジスタを含むこともできる。図15は、図11の半導体メモリ装置の等価回路を示す回路図である。図15を参照すれば、半導体メモリ装置3は、第1Nウェル領域NW1に配される第1PMOSトランジスタPU21及び第3PMOSトランジスタPG21、Pウェル領域PWに配される第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22、及び第2Nウェル領域NW2に配される第2PMOSトランジスタPU22及び第4PMOSトランジスタPG22を含む。このとき、第1NMOSトランジスタPD21及び第1PMOSトランジスタPU21は、第1インバータを構成し、第2NMOSトランジスタPD22及び第2PMOSトランジスタPU22は、第2インバータを構成する。第3PMOSトランジスタPG21は、ワードラインWLに印加される電圧によってオン/オフになり、ビットラインBLを第1ノードN21に連結させることができる。ここで、第1ノードN21は、図11に図示された第1金属配線N21に対応する。具体的には、ワードラインWLに印加される電圧が論理0であるとき、第3NMOSトランジスタPG21は、ターンオンされ、ビットラインBLを第1ノードN21に連結させることができる。第1ノードN21は、第2インバータの入力端子、すなわち、第2NMOSトランジスタPD22のゲートと、第2PMOSトランジスタPU22のゲートとに連結され、また、第1インバータの出力端子、すなわち、第1NMOSトランジスタPD21のドレインと、第1PMOSトランジスタPU21のドレインとに連結される。第4PMOSトランジスタPG22は、ワードラインWLに印加される電圧によってオン/オフになり、ビットラインバーBL’を第2ノードN22に連結させることができる。ここで、第2ノードN22は、図11に図示された第2金属配線N22に対応する。具体的には、ワードラインWLに印加される電圧が論理1であるとき、第4PMOSトランジスタPG22はターンオンされ、ビットラインバーBL’を第2ノード22に連結させることができる。第2ノードN22は、第1インバータの入力端子、すなわち、第1NMOSトランジスタPD21のゲートと、第1PMOSトランジスタPU21のゲートとに連結され、また、第2インバータの出力端子、すなわち、第2NMOSトランジスタPD22のドレインと、第2PMOSトランジスタPU22のドレインとに連結される。図16は、図11の半導体メモリ装置のIII-III’線に沿って切り取った断面図を示している。図16を参照すれば、半導体メモリ装置3は、Pウェル領域PW、並びに第1Nウェル領域NW1及び第2Nウェル領域NW2を有する基板30上に形成される。ここで、基板30は、図6を参照して説明した基板10と実質的に同一に具現されるので、これに係わる詳細な説明は省略する。Pウェル領域PWは、基板30にP型イオンを注入することによって形成され、第1Nウェル領域NW1及び第2Nウェル領域NW2は、基板30にN型イオンを注入することによって形成されうる。Pウェル領域PW、並びに第1Nウェル領域NW1及び第2Nウェル領域NW2には、素子分離膜31によって画定される第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23がそれぞれ配されうる。ここで、素子分離膜31は、STIでありうる。第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23上には、シリサイド層32が形成されうる。基板30の上部には、第1絶縁層33が配され、第1絶縁層33には、第5コンタクトプラグC82,第2コンタクトプラグC72及び第8コンタクトプラグC92が配される。このとき、第5コンタクトプラグC82は、第2活性領域ACT22に連結され、第2コンタクトプラグC72は、第1活性領域ACT21に連結され、第8コンタクトプラグC92は、第3活性領域ACT23にそれぞれ連結される。第1絶縁層33の上部には、第2絶縁層34が配され、第2絶縁層34には、第1金属配線N21,第2金属配線N22及び第3金属配線N23が配される。ここで、第3金属配線N23は、接地電極ラインVssを第1活性領域ACT21に連結させるための配線である。第2絶縁層34の上部には、第3絶縁層35が配され、第3絶縁層35には、ビアプラグVが配される。第3絶縁層35の上部には、第4絶縁層36が配され、第4絶縁層36には、1対のビットラインBL,BL’と接地電極ラインVssとが配される。第4絶縁層36の上部には、第5絶縁層37が配され、第5絶縁層37の上部には、ワードラインWLが配される。ここで、第1絶縁層ないし第5絶縁層33,34,35,36,37は、図6を参照して説明した第1絶縁層ないし第5絶縁層13,14,15,16,17と実質的に同一に具現されるので、これに係わる詳細な説明は省略する。図17は、図11の半導体メモリ装置のIV-IV’線に沿って切り取った断面図を示している。図17を参照すれば、半導体メモリ装置3は、Pウェル領域PWを有する基板30上に形成される。このとき、Pウェル領域PWは、基板30に形成される素子分離膜31によって画定される。Pウェル領域PW上には、第1ゲートスタックGS1及び第2ゲートスタックGS2が配される。第1ゲートスタックGS1及び第2ゲートスタックGS2は、ゲート絶縁膜331、ゲート電極層GE及びキャッピング膜332を含むことができる。具体的には、第1ゲートスタックGS1及び第2ゲートスタックGS2は、Pウェル領域PW上に、順次にゲート絶縁膜331、ゲート電極層GE及びキャッピング膜332を形成した後、これをパターニングすることによって形成されうる。第1ゲートスタックGS1及び第2ゲートスタックGS2の側壁には、スペーサ333が配される。ここで、ゲート絶縁膜331、キャッピング膜332及びスペーサ333は、図7を参照して説明したゲート絶縁膜131、キャッピング膜132及びスペーサ133と実質的に同一に具現されるので、これに係わる詳細な説明は省略する。第1ゲートスタックGS1及び第2ゲートスタックGS2の上部には、第1絶縁層33が配され、第1絶縁層33には、第1コンタクトプラグC71,第2コンタクトプラグ72及び第3コンタクトプラグC73が配される。このとき、複数のコンタクトプラグC71,C72,C73は、ソース領域及びドレイン領域311,312,313にそれぞれ連結される。図示されていないが、ソース領域及びドレイン領域311,312,313の上部には、シリサイド層が形成されうる。第1絶縁層33の上部には、第2絶縁層34が配され、第2絶縁層34には、第1金属配線N21,第2金属配線N22及び第3金属配線N23が配される。第2絶縁層34の上部には、第3絶縁層35が配され、第3絶縁層35には、ビアプラグVが配される。ビアプラグVの上部には、接地電極ラインVssが配される。図18Aないし18Gは、本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。図18Aを参照すれば、基板30は、NMOSトランジスタが形成されるPウェル領域PW、PMOSトランジスタが形成される第1Nウェル領域NW1、及び第2Nウェル領域NW2を含む。Pウェル領域PWには、第1活性領域ACT21が形成され、第1Nウェル領域NW1及び第2Nウェル領域NW2には、第2活性領域ACT22及び第3活性領域ACT22が形成されるが、第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23は、STIのような素子分離膜31によって画定されうる。図18Bを参照すれば、第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23上には、シリサイド膜32が形成される。具体的には、基板30上に金属層図示せずを形成し、金属層が形成された基板30に対して熱処理を行うことによって、第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23上にシリサイド膜32を形成できる。このように、シリサイド膜32を形成することによって、第1活性領域ACT21,第2活性領域ACT22及び第3活性領域ACT23と、以後に形成されるコンタクトプラグとのコンタクト抵抗を低くすることができる。図18Cを参照すれば、基板30の上部に、第1絶縁層33を形成する。次に、第1絶縁層33上に、フォトリソグラフィ工程によって、複数の第1コンタクトホール図示せずが形成される領域を露出させるマスク膜を形成する。次に、乾式エッチング工程を利用し、第1絶縁層33上に、第1コンタクトホールを形成し、第1コンタクトホールを金属物質で埋め込むことによって、第5コンタクトプラグC82,第2コンタクトプラグC72及び第8コンタクトプラグC92を形成する。ここで、第5コンタクトプラグC82,第2コンタクトプラグC72及び第8コンタクトプラグC92は、図8Cを参照して説明した第5コンタクトプラグC22,第2コンタクトプラグC12及び第8コンタクトプラグC32と実質的に同一に具現されるので、これに係わる詳細な説明は省略する。図18Dを参照すれば、第1絶縁層33の上部に、第2絶縁層34を形成する。次に、第2絶縁層34内に複数の第2コンタクトホールを形成し、複数の第2コンタクトホールを金属物質で埋め込むことによって、第1金属配線N21,第2金属配線N22及び第3金属配線N23を形成できる。図18Eを参照すれば、第2絶縁層34の上部に、第3絶縁層35を形成する。次に、第3絶縁層35内に第3コンタクトホールを形成し、第3コンタクトホールを金属物質で埋め込むことによって、ビアプラグVを形成できる。ここで、ビアプラグVは、図8Eを参照して説明したビアプラグVと実質的に同一に具現されるので、これに係わる詳細な説明は省略する。図18Fを参照すれば、第3絶縁層35の上部に、第4絶縁層36を形成する。次に、第4絶縁層36内に複数の第4コンタクトホールを形成し、複数の第4コンタクトホールを金属物質で埋め込むことによって、ビットラインBL、接地電極ラインVss及びビットラインバーBL’を形成できる。他の実施形態では、ビットラインBL及びビットラインバーBL’を接地電極ラインVssと異なる層に形成できる。さらに他の実施形態では、ビットラインBL、ビットラインバーBL’及び接地電極ラインVssを、第1金属配線N21,第2金属配線N22及び第3金属配線N23の下層に形成することもできる。図18Gを参照すれば、第4絶縁層36の上部に、第5絶縁層37及びワードラインWLを順次に形成する。他の実施形態では、ワードラインWLは、ビットラインBL,ビットラインバーBL’の下層に形成できる。さらに他の実施形態では、ワードラインWLは、第1金属配線N21,第2金属配線N22及び第3金属配線N23の下層に形成することもできる。図19は、本発明のさらに他の実施形態による半導体メモリ装置を示すレイアウトである。図19を参照すれば、半導体メモリ装置4は、第1Pウェル領域PW1、並びに第1Pウェル領域PW1の両脇に形成される第1Nウェル領域NW1及び第2Nウェル領域NW2;第2Pウェル領域PW2、並びに第2Pウェル領域PW2の両脇に形成される第2及び第3Nウェル領域NW2,NW3;を有する基板上に形成される2つのSRAMセルを含み、2ビットで動作しうる。第1Pウェル領域PW1及び第2Pウェル領域PW2は、例えば、イオン注入工程によって基板上に形成されるP型ウェルが配される領域であり、第1Pウェル領域PW1及び第2Pウェル領域PW2には、素子分離膜によって画定される第1活性領域SCT21及び第4活性領域ACT24がそれぞれ配される。本実施形態で、第1活性領域SCT21及び第4活性領域ACT24は、縦方向に長い形態を有するバータイプの単一活性領域でありうる。このとき、第1活性領域ACT21に、N型不純物をドーピングすることによって、N型拡散領域が形成され、また、コンタクトプラグC71,C72,C73が形成されうる。第1活性領域ACT21には、2つのプルダウン素子が一列に形成されうるが、本実施形態で、2つのプルダウン素子は、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22でありうる。また、第4活性領域ACT24に、N不純物をドーピングすることによって、N型拡散領域が形成され、また、コンタクトプラグC101,C102,C103が形成されうる。第4活性領域ACT24には、2つのプルダウン素子が一列に形成されうるが、本実施形態で、2つのプルダウン素子は、第3NMOSトランジスタPD23及び第4NMOSトランジスタPD24でありうる。第1Nウェル領域NW1は、例えば、イオン注入工程によって基板上に形成されるN型ウェルが配される領域であり、第1Nウェル領域NW1には、素子分離膜によって画定される第2活性領域ACT22が配される。本実施形態で、第2活性領域ACT22は、第1活性領域SCT21及び第4活性領域ACT24に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第2活性領域ACT22に、P型不純物をドーピングすることによって、P型拡散領域が形成され、また、コンタクトプラグC81,C82,C83が形成されうる。第2活性領域ACT22には、1つのプルアップ素子と、1つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第1PMOSトランジスタPU21であり、アクセス素子は、第3PMOSトランジスタPG21でありうる。第2Nウェル領域NW2は、例えば、イオン注入工程によって基板上に形成されるN型ウェルが配される領域であり、第2Nウェル領域NW2には、素子分離膜によって画定される第3活性領域ACT23及び第5活性領域ACT25が配される。本実施形態で、第3活性領域ACT23及び第5活性領域ACT25は、第1活性領域SCT21及び第4活性領域ACT24に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第3活性領域ACT23に、P型不純物をドーピングすることによって、P型拡散領域が形成され、また、複数のコンタクトプラグC91,C92,C93が形成されうる。第3活性領域ACT23には、1つのプルアップ素子と、1つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第2PMOSトランジスタPU22であり、アクセス素子は、第4PMOSトランジスタPG22でありうる。また、第5活性領域ACT25に、P型不純物をドーピングすることによって、P型拡散領域が形成され、また、複数のコンタクトプラグC111,C112,C113が形成されうる。第5活性領域ACT25には、1つのプルアップ素子と、1つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第5PMOSトランジスタPU23であり、アクセス素子は、第7PMOSトランジスタPG23でありうる。第3Nウェル領域NM3は、例えば、イオン注入工程によって基板上に形成されるN型ウェルが配される領域であり、第3Nウェル領域NW3には、素子分離膜によって画定される第6活性領域ACT26が配される。本実施形態で、第6活性領域ACT26は、第1活性領域SCT21及び第4活性領域ACT24に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第6活性領域ACT26に、P型不純物をドーピングすることによって、P型拡散領域が形成され、また、複数のコンタクトプラグC121,C122,C123が形成されうる。第6活性領域ACT26には、1つのプルアップ素子と、1つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第6PMOSトランジスタPU24であり、アクセス素子は、第8PMOSトランジスタPG24でありうる。本実施形態によれば、隣接したPウェル領域とNウェル領域との幅が実質的にほぼ同じであり、具体的には、第1Pウェル領域PW1,第2Nウェル領域NW2及び第2Pウェル領域PW2の幅は実質的にほぼ同じである。これにより、半導体メモリ装置3の製造工程において、ウェル領域を形成するためのパターニング工程がさらに容易に遂行されうる。また、本実施形態によれば、第1活性領域ACT21及び第3活性領域ACT23、並びに第5活性層ACT25及び第4活性領域ACT24は、互いに対称的な構造を有することができる。これにより、半導体メモリ装置3の製造工程において、活性領域を形成するためのフォト工程がさらに容易に遂行されうる。第1活性領域ないし第6活性領域ACT21,ACT22,ACT23,ACT24,ACT25,ACT26が配された基板の上部には、第1ゲート電極ないし第7ゲート電極GE21,GE22,GE23,GE24,GE25,GE26,GE27が形成される。具体的には、第1ゲート電極GE21は、第2活性領域ACT22を横切る方向に形成され、第2ゲート電極GE22は、第1活性領域ACT21及び第2活性領域ACT22を横切る方向に形成され、第3ゲート電極GE23は、第1活性領域ACT21及び第3活性領域ACT23を横切る方向に形成され、第4ゲート電極GE24は、第3活性領域ACT23及び第5活性領域ACT25を横切る方向に形成される。また、第5ゲート電極GE25は、第4活性領域ACT24及び第5活性領域ACT25を横切る方向に形成され、第6ゲート電極GE26は、第4活性領域ACT24及び第6活性領域ACT26を横切る方向に形成され、第7ゲート電極GE27は、第6活性領域ACT26を横切る方向に形成される。このとき、第1ゲート電極GE21,第4ゲート電極GE24及び第7ゲート電極GE27の上部には、それぞれワードラインコンタクトプラグC84,C94,C124が形成され、第2ゲート電極GE22,第3ゲート電極GE23,第5ゲート電極GE25及び第6ゲート電極GE26の上部には、それぞれ配線コンタクトプラグC75,C74,C105,C104が形成される。第1ゲート電極ないし第7ゲート電極GE21,GE22,GE23,GE24,GE25,GE26,GE27が形成された基板の上部には、第1金属配線ないし第4金属配線N21,N22,N23,N24が形成される。このとき、第1金属配線N21は、第1活性領域ACT21に形成されたコンタクトプラグC73,第2活性領域ACT22に形成されたコンタクトプラグC82及び第3ゲート電極GE23に形成された配線コンタクトプラグC74を連結させる。また、第2金属配線N22は、第1活性領域ACT21に形成されたコンタクトプラグC71,第3活性領域ACT23に形成されたコンタクトプラグC92及び第2ゲート電極GE22に形成された配線コンタクトプラグC75を連結させる。また、第3金属配線N23は、第4活性領域ACT24に形成されたコンタクトプラグC101、第5活性領域ACT25に形成されたコンタクトプラグC112、及び第6ゲート電極GE26に形成された配線コンタクトプラグC104を連結させる。また、第4金属配線N24は、第4活性領域ACT24に形成されたコンタクトプラグC103,第6活性領域ACT26に形成されたコンタクトプラグC122及び第5ゲート電極GE25に形成された配線コンタクトプラグC105を連結させる。本実施形態によれば、半導体メモリ装置4で、第1PMOSトランジスタPU21,第1NMOSトランジスタPD21,第4PMOSトランジスタPG22,第7PMOSトランジスタPG23,第4NMOSトランジスタPD24及び第6PMOSトランジスタPU24を横方向に一列に配し、第3PMOSトランジスタPG21,第2NMOSトランジスタPD22,第2PMOSトランジスタPU22,第5PMOSトランジスタPU23,第3NMOSトランジスタPD23及び第8PMOSトランジスタPG24を横方向に一列に配しうる。また、半導体メモリ装置4で、第1PMOSトランジスタPU21及び第3PMOSトランジスタPG21を、第1Nウェル領域NW1に縦方向に一列に配し、第1NMOSトランジスタPD21及び第2NMOSトランジスタPD22を、第1Pウェル領域PW1に縦方向に一列に配し、第4PMOSトランジスタPG22及び第2PMOSトランジスタPU22を、第2Nウェル領域NW2に縦方向に一列に配し、第7PMOSPG23及び第5PMOSトランジスタPU23を、第2Nウェル領域NW2に縦方向に一列に配し、第4NMOSトランジスタPD24及び第3NMOSトランジスタPD23を、第2Pウェル領域PW2に縦方向に一列に配し、第6PMOSトランジスタPU24及び第8PMOSトランジスタPG24を第3Nウェル領域NM3に縦方向に一列に配しうる。図20は、図19の半導体メモリ装置の等価回路を示す回路図である。図20を参照すれば、半導体メモリ装置4は、第1Nウェル領域NW1に配される第1PMOSトランジスタPU21,第3PMOSトランジスタPG21;第1Pウェル領域PW1に配される第1NMOSトランジスタPD21,第2NMOSトランジスタPD22;第2Nウェル領域NW2に配される第2PMOSトランジスタPU22,第4PMOSトランジスタPG22,第5PMOSトランジスタPU23及び第7PMOSトランジスタPG23;第2Pウェル領域PW2に配される第3NMOSトランジスタPD23,第4NMOSトランジスタPD24;第3Nウェル領域NW3に配される第6PMOSトランジスタPU24,第8PMOSトランジスタPG24;を含む。このとき、第1NMOSトランジスタPD21及び第1PMOSトランジスタPU21は、第1インバータを構成し、第2NMOSトランジスタPD22及び第2PMOSトランジスタPU22は、第2インバータを構成し、第3NMOSトランジスタPD23及び第5PMOSトランジスタPU23は、第3インバータを構成し、第4NMOSトランジスタPD24及び第6PMOSトランジスタPU24は、第4インバータを構成する。第3PMOSトランジスタPG21は、ワードラインWLに印加される電圧によってオン/オフになり、ビットラインBL1を第1ノードN21に連結させることができる。ここで、第1ノードN21は、図19に図示された第1金属配線N21に対応する。具体的には、ワードラインWLに印加される電圧が、論理0であるとき、第3PMOSトランジスタPG21はターンオンされ、ビットラインBL1を、第1ノードN21に連結させることができる。第1ノードN21は、第2インバータの入力端子、すなわち、第2NMOSトランジスタPD22のゲートと、第2PMOSトランジスタPU22のゲートとに連結され、また、第1インバータの出力端子、すなわち、第1NMOSトランジスタPD21のドレインと、第1PMOSトランジスタPU21のドレインとに連結される。第4PMOSトランジスタPG22は、ワードラインWLに印加される電圧によって、オン/オフになり、ビットラインバーBL1’を第2ノードN22に連結させることができる。ここで、第2ノードN22は、図19に図示された第2金属配線N22に対応する。具体的には、ワードラインWLに印加される電圧が、論理0であるとき、第4PMOSトランジスタPG22はターンオンされ、ビットラインバーBL1’を第2ノードN22に連結させることができる。第2ノードN22は、第1インバータの入力端子、すなわち、第1NMOSトランジスタPD21のゲートと、第1PMOSトランジスタPU21のゲートとに連結され、また、第2インバータの出力端子、すなわち、第2NMOSトランジスタPD22のドレインと、第2PMOSトランジスタPU22のドレインとに連結される。第7PMOSトランジスタPG23は、ワードラインWLに印加される電圧によってオン/オフになり、ビットラインバーBL2’を第3ノードN23に連結させることができる。ここで、第3ノードN23は、図19に図示された第3金属配線N23に対応する。具体的には、ワードラインWLに印加される電圧が、論理0であるとき、第7PMOSトランジスタPG23はターンオンされ、ビットラインバーBL2’を第3ノードN23に連結させることができる。第3ノードN23は、第4インバータの入力端子、すなわち、第4NMOSトランジスタPD24のゲートと、第6PMOSトランジスタPU24のゲートとに連結され、また、第3インバータの出力端子、すなわち、第3NMOSトランジスタPM23のドレインと、第5PMOSトランジスタPU23のドレインとに連結される。第8PMOSトランジスタPG24は、ワードラインWLに印加される電圧によってオン/オフになり、ビットラインBL2を第4ノードN24に連結させることができる。ここで、第4ノードN24は、図19に図示された第4金属配線N24に対応する。具体的には、ワードラインWLに印加される電圧が、論理0であるとき、第8PMOSトランジスタPG24はターンオンされ、ビットラインBL2を第4ノードN24に連結させることができる。第4ノードN24は、第3インバータの入力端子、すなわち、第3NMOSトランジスタPD23のゲートと、第5PMOSトランジスタPU23のゲートとに連結され、また、第4インバータの出力端子、すなわち、第4NMOSトランジスタPD24のドレインと、第6PMOSトランジスタPU24のドレインとに連結される。図21は、本発明の一実施形態による半導体メモリ装置の製造方法を示すフローチャートである。図21の半導体メモリ装置の製造方法は、図1ないし図10に図示された半導体メモリ装置を製造する過程を示している。従って、図1ないし図10で説明した内容は、本実施形態にも適用されうる。図22は、本発明の他の実施形態による半導体メモリ装置の製造方法を示すフローチャートである。S110段階で、第1導電型を有する第1ウェル領域と、第1ウェル領域の両脇に形成されて第2導電型を有する第2ウェル領域及び第3ウェル領域と、を有する基板を提供する。S120段階で、第1ウェル領域上に定義された第1活性領域に、第1プルアップ素子及び第2プルアップ素子を一列に形成する。S130段階で、第2ウェル領域上に定義された第2活性領域に、第1プルアップ素子と隣接した第1プルダウン素子と、第2プルアップ素子と隣接した第1アクセス素子と、を形成する。S140段階で、第3ウェル領域上に定義された第3活性領域に、第2プルアップ素子と隣接した第2プルダウン素子と、第1プルアップ素子と隣接した第2アクセス素子と、を形成する。本実施形態で、第1プルアップ素子及び第2プルアップ素子は、第1方向に沿って一列に形成され、第1プルアップ素子は、第1方向と垂直である第2方向に沿って、第1プルダウン素子及び第2アクセス素子と隣接するように配され、第2プルアップ素子は、第2方向に沿って、第2プルダウン素子及び第1アクセス素子と隣接するように配されうる。また、前記製造方法は、第1活性領域、第2活性領域及び第3活性領域のうち少なくとも1つの領域の上部を横切る方向に基板の上部に形成される複数の導電性パターンを形成する段階をさらに含むことができる。このとき、第1プルアップ素子と第1プルダウン素子は、複数の導電性パターンのうち一つに共通して連結されて第1インバータを構成し、第2プルアップ素子と第2プルダウン素子は、複数の導電性パターンのうち他の一つに共通して連結されて第2インバータを構成できる。また、前記製造方法は、第1アクセス素子の一端を、第2インバータの入力端子及び第1インバータの出力端子に連結させる第1金属配線;第2アクセス素子の一端を第1インバータの入力端子及び第2インバータの出力端子に連結させる第2金属配線;を形成する段階をさらに含むことができる。一実施形態で、第1金属配線及び第2金属配線は、同一層に形成されうる。他の実施形態で、第1金属配線及び第2金属配線は、互いに異なる層に形成される場合もある。ここで、第1金属配線及び第2金属配線を形成する段階は、基板の上部に第1絶縁膜を形成する段階、第1絶縁膜の一部領域をエッチングして複数の第1コンタクトホールを形成し、複数の第1コンタクトホールに金属物質を充填して複数のコンタクトプラグを形成する段階、複数のコンタクトプラグが形成された第1絶縁膜上に第2絶縁膜を形成する段階、及び第2絶縁膜の一部領域をエッチングして複数の第2コンタクトホールを形成し、複数の第2コンタクトホールに金属物質を充填し、前記第1金属配線及び第2金属配線を形成する段階を含むことができる。第1金属配線及び第2金属配線は、複数のコンタクトプラグを介して、第1ウェル領域、第2ウェル領域及び第3ウェル領域のうち少なくとも一つに連結されうる。また、前記製造方法は、第1ウェル領域、第2ウェル領域及び第3ウェル領域のうち少なくとも一つに、シリサイド層を形成する段階をさらに含むことができ、複数のコンタクトプラグは、シリサイド層に連結されうる。また、前記製造方法は、第1方向に伸張するように、基板の上部に1対のビットラインを形成する段階をさらに含むことができ、1対のビットラインのうち第1ビットラインは、第1アクセス素子の一端に連結され、1対のビットラインのうち第2ビットラインは、第2アクセス素子の他端に連結されうる。また、前記製造方法は、第1方向に伸張するように、基板の上部に電源電極ラインを形成する段階をさらに含むことができ、電源電極ラインは、第1プルアップ素子と第2プルアップ素子との間に形成されたコンタクトプラグを介して、第1プルアップ素子及び第2プルアップ素子に連結されうる。また、前記製造方法は、第2方向に伸張するように、基板の上部にワードラインを形成する段階をさらに含むことができる。図22の半導体メモリ装置の製造方法は、図11ないし図20に図示された半導体メモリ装置を製造する過程を示している。従って、図11ないし図20で説明した内容は、本実施形態にも適用されうる。S210段階で、第1導電型を有する第1ウェル領域と、第1ウェル領域の両脇に形成されて第2導電型を有する第2ウェル領域及び第3ウェル領域と、を有する基板を提供する。S220段階で、第1ウェル領域上に定義された第1活性領域に、第1プルダウン素子及び第2プルダウン素子を一列に形成する。S230段階で、第2ウェル領域上に定義された第2活性領域に、第1プルダウン素子と隣接した第1プルアップ素子と、第2プルダウン素子と隣接した第1アクセス素子と、を形成する。S240段階で、第3ウェル領域上に定義された第3活性領域に、第2プルダウン素子と隣接した第2プルアップ素子と、第1プルダウン素子と隣接した第2アクセス素子と、を形成する。本実施形態で、第1プルダウン素子及び第2プルダウン素子は、第1方向に沿って一列に形成され、第1プルダウン素子は、第1方向と垂直である第2方向に沿って、第1プルアップ素子及び第2アクセス素子と隣接するように配され、第2プルダウン素子は、第2方向に沿って、第2プルアップ素子及び第1アクセス素子と隣接するように配されうる。また、前記製造方法は、第1活性領域、第2活性領域及び第3活性領域のうち少なくとも1つの領域の上部を横切る方向に基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、第1プルダウン素子と第1プルアップ素子は、複数の導電性パターンのうち一つに共通して連結されて第1インバータを構成し、第2プルダウン素子と第2プルアップ素子は、複数の導電性パターンのうち他の一つに共通して連結されて第2インバータを構成できる。また、前記製造方法は、第1アクセス素子の一端を、第2インバータの入力端子及び第1インバータの出力端子に連結させる第1金属配線と、第2アクセス素子の一端を第1インバータの入力端子及び第2インバータの出力端子に連結させる第2金属配線と、を形成する段階をさらに含むことができる。一実施形態で、第1金属配線及び第2金属配線は、同一層に形成されうる。他の実施形態で、第1金属配線及び第2金属配線は、互いに異なる層に形成される場合もある。ここで、第1金属配線及び第2金属配線を形成する段階は、基板の上部に第1絶縁膜を形成する段階、第1絶縁膜の一部領域をエッチングして複数の第1コンタクトホールを形成し、複数の第1コンタクトホールに金属物質を充填して複数のコンタクトプラグを形成する段階、複数のコンタクトプラグが形成された第1絶縁膜上に第2絶縁膜を形成する段階、及び第2絶縁膜の一部領域をエッチングして複数の第2コンタクトホールを形成し、複数の第2コンタクトホールに金属物質を充填し、前記第1金属配線及び第2金属配線を形成する段階を含むことができる。第1金属配線及び第2金属配線は、複数のコンタクトプラグを介して、第1ウェル領域、第2ウェル領域及び第3ウェル領域のうち少なくとも一つに連結されうる。また、前記製造方法は、第1ウェル領域、第2ウェル領域及び第3ウェル領域のうち少なくとも一つにシリサイド層を形成する段階をさらに含むことができ、複数のコンタクトプラグは、シリサイド層に連結されうる。また、前記製造方法は、第1方向に伸張するように、基板の上部に1対のビットラインを形成する段階をさらに含むことができ、1対のビットラインのうち第1ビットラインは、第1アクセス素子の一端に連結され、1対のビットラインのうち第2ビットラインは、第2アクセス素子の他端に連結されうる。また、前記製造方法は、第1方向に伸張するように、基板の上部に接地電極ラインを形成する段階をさらに含むことができ、接地電極ラインは、第1プルダウン素子と第2プルダウン素子との間に形成されたコンタクトプラグを介して、第1プルダウン素子及び第2プルダウン素子に連結されうる。また、前記製造方法は、第2方向に伸張するように、基板の上部にワードラインを形成する段階をさらに含むことができる。図23は、本発明の一実施形態による電子システムの構成を概略的に示すブロック図である。図23を参照すれば、電子システム5は、プロセッサ51、メモリ部52及び入出力装置53を含むことができ、それらはバスbus54を利用して互いにデータ通信を行うことができる。プロセッサ51は、プログラムを実行してシステム5を制御する役割を行うことができる。入出力装置53は、システム5のデータを入力または出力するのに利用されうる。システム5は、入出力装置53を利用して、外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを交換できる。メモリ部52は、プロセッサ51の動作のためのコード及びデータを保存することができる。ここで、プロセッサ51は、キャッシュメモリ、レジスタregister、ラッチのような記憶装置511を含むことができるが、記憶装置511は、図1ないし図20の半導体メモリ装置を含むことができる。また、本発明の実施形態による半導体メモリ装置は、複数の半導体チップを含む半導体モジュールの形態で具現されることも可能である。また、本発明の実施形態による半導体メモリ装置は、SRAMのようなメモリ素子が内蔵されている埋め込みメモリロジックembeddedmemorylogic、CMOScomplementarymetal-oxidesemiconductorイメージセンサなどの多様な素子に適用され、それら素子で、それぞれセルアレイ領域、コア領域、周辺回路領域、ロジック領域、入出力領域などの多様な領域に適用されうる。以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内でさまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野における当業者には明白なことである。"