第1メモリセルと、前記第1メモリセルに隣接する第2メモリセルと、第1及び第2書き込みビット線と、共通ビット線を具備し、前記第1メモリセルは、第1方向に固定された磁化を有する第1固定層と、前記第1固定層に接合され、強磁性体で形成された第1磁気記録層と、前記第1磁気記録層に対向するように設けられた第1リファレンス層と、前記第1磁気記録層と前記第1リファレンス層との間に設けられた第1トンネルバリア膜と、前記第1固定層と前記第1書き込みビット線との間に接続された第1トランジスタとを備え、前記第2メモリセルは、前記第1方向に固定された磁化を有する第2固定層と、前記第2固定層に接合され、強磁性体で形成された第2磁気記録層と、前記第2磁気記録層に対向するように設けられた第2リファレンス層と、前記第2磁気記録層と前記第2リファレンス層との間に設けられた第2トンネルバリア膜と、前記第2固定層と前記第2書き込みビット線との間に接続された第2トランジスタとを備え、前記第1及び第2リファレンス層は、前記第1方向又は前記第1方向と反対の第2方向に固定された磁化を有し、前記第2方向に固定された磁化を有する共通固定層が前記第1磁気記録層と前記第2磁気記録層とに接合され、前記共通固定層と前記共通ビット線とが、前記共通固定層と前記共通ビット線との間の電気的接続が分離不能であるように接続される半導体装置。請求項1に記載の半導体装置であって、前記第1メモリセルの書き込み動作では、前記第1トランジスタがオンされ、前記共通ビット線が接地電位に設定され、前記第1書き込みビット線が、書き込まれるデータに応じて正電圧又は負電圧に設定される半導体装置。請求項1に記載の半導体装置であって、前記第1メモリセルの書き込み動作では、前記第1トランジスタがオンされ、前記共通ビット線が、電源電圧の半分のVDD/2電位に設定され、前記第1書き込みビット線が、書き込まれるデータに応じて、前記VDD/2電位より高い正電圧又は接地電位に設定される半導体装置。請求項1乃至3のいずれかに記載の半導体装置であって、前記第1メモリセルの読み出し動作では、前記第1トランジスタがオンされ、前記第1書き込みビット線が接地電位に設定され、前記共通ビット線はフローティングにされ、前記第1リファレンス層が所定の電位に設定される半導体装置。請求項1乃至3のいずれかに記載の半導体装置であって、前記第1メモリセルの前記第1磁気記録層と前記第2メモリセルの前記第2磁気記録層とが物理的に一体に形成されている半導体装置。請求項5に記載の半導体装置であって、更に、第3及び第4メモリセルを具備し、前記第2メモリセルは、前記第1メモリセルに対して第3方向で隣接し、前記第3メモリセルは、前記第1メモリセルに対して前記第3方向に垂直な第4方向で隣接し、前記第4メモリセルは、前記第2メモリセルに対して前記第4方向で隣接し、前記第3メモリセルは、前記第1方向に固定された磁化を有する第3固定層と、前記第3固定層に接合され、強磁性体で形成された第3磁気記録層と、前記第3磁気記録層に対向するように設けられた第3リファレンス層と、前記第3磁気記録層と前記第3リファレンス層との間に設けられた第3トンネルバリア膜と、前記第3固定層と前記第1書き込みビット線との間に接続された第3トランジスタとを備え、前記第4メモリセルは、前記第1方向に固定された磁化を有する第4固定層と、前記第4固定層に接合され、強磁性体で形成された第4磁気記録層と、前記第4磁気記録層に対向するように設けられた第4リファレンス層と、前記第4磁気記録層と前記第2リファレンス層との間に設けられた第4トンネルバリア膜と、前記第4固定層と前記第2書き込みビット線との間に接続された第4トランジスタとを備え、前記共通固定層が前記第3磁気記録層と前記第4磁気記録層とに接合され、前記共通固定層と前記共通ビット線とを接続するビアコンタクトが、前記第1乃至第4メモリセルの境界に重なって設けられた半導体装置。請求項1乃至4のいずれかに記載の半導体装置であって、前記第2メモリセルは、前記第1メモリセルに対して第3方向で隣接し、前記第1及び第2書き込みビット線は、前記第3方向に垂直な第4方向に延伸するように設けられ、前記共通ビット線は、前記第3方向に延伸するように設けられた半導体装置。請求項7に記載の半導体装置であって、更に、第3及び第4メモリセルを具備し、前記第2メモリセルは、前記第1メモリセルに対して第3方向で隣接し、前記第3メモリセルは、前記第1メモリセルに対して前記第3方向に垂直な第4方向で隣接し、前記第4メモリセルは、前記第2メモリセルに対して前記第4方向で隣接し、前記第3メモリセルは、前記第1方向に固定された磁化を有する第3固定層と、前記第3固定層に接合され、強磁性体で形成された第3磁気記録層と、前記第3磁気記録層に対向するように設けられた第3リファレンス層と、前記第3磁気記録層と前記第3リファレンス層との間に設けられた第3トンネルバリア膜と、前記第3固定層と前記第1書き込みビット線との間に接続された第3トランジスタとを備え、前記第4メモリセルは、前記第1方向に固定された磁化を有する第4固定層と、前記第4固定層に接合され、強磁性体で形成された第4磁気記録層と、前記第4磁気記録層に対向するように設けられた第4リファレンス層と、前記第4磁気記録層と前記第2リファレンス層との間に設けられた第4トンネルバリア膜と、前記第4固定層と前記第2書き込みビット線との間に接続された第4トランジスタとを備え、前記第1及び第3磁気記録層は物理的に一体に形成されており、前記第2及び第4磁気記録層は物理的に一体に形成されており、前記共通固定層と前記共通ビット線とを接続するビアコンタクトが、前記第1乃至第4メモリセルの境界に重なって設けられた半導体装置。請求項8に記載の半導体装置であって、前記第1リファレンス層及び前記第3リファレンス層は、それぞれ、前記第1固定層及び前記第3固定層に対して前記第3方向にある位置に位置しており、前記共通固定層と前記第1及び第3磁気記録層が接合している位置は、前記第1リファレンス層に対して前記第4方向に位置しており、且つ、前記第3リファレンス層に対して前記第4方向と反対の第5方向に位置している半導体装置。請求項1に記載の半導体装置であって、更に、前記第1リファレンス層に接続され、前記第1書き込みビット線に平行に設けられた第1読み出しビット線を備え、とを備え、前記第1MOSトランジスタが、第1拡散層と前記第1拡散層を横断するように設けられたワード線とで構成され、前記第1拡散層が、前記第1MOSトランジスタのソースと前記第1書き込みビット線とを接続するビアコンタクトから、少なくとも前記第1読み出しビット線の下方の領域に到達するように設けられている半導体装置。請求項10に記載の半導体装置であって、更に、前記第2リファレンス層に接続され、前記第2書き込みビット線に平行に設けられた第2読み出しビット線を備え、前記第2MOSトランジスタが、第2拡散層と前記ワード線とで構成され、前記ワード線が前記第2拡散層を横断するように設けられ、前記第2拡散層が、前記第2MOSトランジスタのソースと前記第2書き込みビット線とを接続するビアから、少なくとも前記第2読み出しビット線の下方の領域に到達するように設けられている半導体装置。請求項1乃至11のいずれかに記載の半導体装置であって、前記第1磁気記録層には、前記第1リファレンス層と前記第1固定層の間の位置、及び第1リファレンス層と前記共通固定層の間の位置にくびれ部が設けられ、前記第2磁気記録層には、前記第2リファレンス層と前記第2固定層の間の位置、及び第2リファレンス層と前記共通固定層の間の位置にくびれ部が設けられる半導体装置。請求項1乃至12のいずれかに記載の半導体装置を備える磁気ランダムアクセスメモリ。したがって、本発明の目的は、磁壁移動型MRAMのメモリセルの面積を低減することにある。本発明の一の観点では、半導体装置が、第1及び第2メモリセルと、第1及び第2書き込みビット線と、共通ビット線を具備する。第1メモリセルは、第1方向に固定された磁化を有する第1固定層と、第1固定層に接合され、強磁性体で形成された第1磁気記録層と、第1磁気記録層に対向するように設けられた第1リファレンス層と、第1磁気記録層と第1リファレンス層との間に設けられた第1トンネルバリア膜と、第1固定層と前記第1書き込みビット線との間に接続された第1MOSトランジスタとを備えている。第2メモリセルは、第1方向に固定された磁化を有する第2固定層と、第2固定層に接合され、強磁性体で形成された第2磁気記録層と、第2磁気記録層に対向するように設けられた第2リファレンス層と、第2磁気記録層と前記第2リファレンス層との間に設けられた第2トンネルバリア膜と、第2固定層と前記第2書き込みビット線との間に接続された第2MOSトランジスタとを備えている。第1及び第2リファレンス層は、第1方向又は第1方向と反対の第2方向に固定された磁化を有している。更に、第2方向に固定された磁化を有する共通固定層が第1磁気記録層と第2磁気記録層とに接合されると共に、第3固定層と共通ビット線とが、共通固定層と共通ビット線との間の電気的接続が分離不能であるように接続される。本発明によれば、磁壁移動型MRAMのメモリセルの面積を低減することができる。第1の実施形態:図3は、本発明の第1の実施形態の磁壁移動型MRAMのメモリセル200の構成を概念的に示す図である。図3には、2つのメモリセル200-1、200-2が図示されている。後述のように、図3は、メモリセル200-1、200-2の構成を概念的に示しており、図3に図示されている構造は、必ずしも、メモリセル200-1、200-2の物理的な構造とは一致するとは限らない。メモリセル200-1は、磁気抵抗効果素子1-1と、NMOSトランジスタ51とを備えている。磁気抵抗効果素子1-1は、固定層11、12と、磁気記録層21と、リファレンス層41と、磁気記録層21とリファレンス層41との間に挟まれたトンネルバリア膜31とを備えている。固定層11、12は、いずれも、磁化が固定された強磁性膜で構成される。固定層11、12の磁化は、互いに、逆の方向に向けられている。本実施形態では、固定層11の磁化は上向きに、固定層12の磁化は下向きに固定される。ここで、上向き下向きは、当該磁壁移動型MRAMの製造プロセスにおける積層方向に対する方向を指し、上層方向を上向き、仮想方向を下向きとする。磁気記録層21も、強磁性膜で形成される。ここで、磁気記録層21のうちの、それぞれ固定層11、12に接合する領域21a、21bの磁化は、固定層11、12との交換結合により固定される。以下では、領域21a、21bを、磁化固定領域21a、21bということがある。磁化固定領域21aの磁化は固定層11と同じく上向きに固定され、磁化固定領域2bの磁化は固定層12と同じく下向きに固定される。固定層11と磁化固定領域2aの磁化の向きは矢印101で、固定層12と磁化固定領域21bの磁化の向きは矢印102で表わされている。一方、領域21a、21bの間の領域21cは、磁化が上下方向の間で反転可能である。以下では、領域21cを磁化反転領域21cということがある。トンネルバリア膜31は非磁性の絶縁膜で形成され、リファレンス層41は磁化が固定された強磁性膜で構成される。本実施形態では、リファレンス層41の磁化は上向きに固定される。ただし、リファレンス層41の磁化は下向きに固定されてもよい。リファレンス層41とトンネルバリア膜31と磁化反転領域2cとでMTJが形成されている。リファレンス層41には、読み出しビット線RBL1が接続される。NMOSトランジスタ51は、読み出し動作時及び書き込み動作時における磁気抵抗効果素子1-1の選択に使用される。NMOSトランジスタ51のドレインには固定層11が接続され、NMOSトランジスタ51のソースには書き込みビット線BL1が接続され、NMOSトランジスタ51のゲートにはワード線WLが接続される。また、固定層12は、共通ビット線CBLに接続される。メモリセル200-2は、メモリセル200-1と同様の構成を有しており、磁気抵抗効果素子1-2と、NMOSトランジスタ52とを備えている。磁気抵抗効果素子1-2は、磁気抵抗効果素子1-1と同様の構造を有しており、固定層12、13と、磁気記録層22と、リファレンス層42と、磁気記録層22とリファレンス層42との間に挟まれたトンネルバリア膜32とを備えている。磁気抵抗効果素子1-2の固定層13、磁気記録層22、リファレンス層42、トンネルバリア膜32は、それぞれ、磁気抵抗効果素子1-1の固定層11、磁気記録層21、リファレンス層41、トンネルバリア膜31に対応する構成要素である。磁気記録層22の磁化固定領域22aの磁化は固定層13と同じく上向きに固定され、磁化固定領域22bの磁化は固定層12と同じく下向きに固定される。磁化固定領域22a、22bの間に位置する磁化反転領域22cは、磁化が上下方向の間で反転可能である。リファレンス層42の磁化は上向きに固定される。NMOSトランジスタ52のドレインには固定層13が接続され、NMOSトランジスタ52のソースには書き込みビット線BL2が接続され、NMOSトランジスタ52のゲートにはワード線WLが接続される。また、固定層12には共通ビット線CBLが接続され、リファレンス層42には、読み出しビット線RBL2が接続される。本実施形態では、ワード線WLは、ポリシリコン配線で構成され、読み出しビット線RBL1、RBL2、書き込みビット線BL1、BL2、及び共通ビット線CBLは、メタル配線で構成される。ここで、本実施形態の磁気移動型MRAMでは、メモリセル200-1、200-2のそれぞれの一方の固定層固定層12が、直接に共通ビット線CBLに接続されていると主に、共通ビット線CBLがメモリセル200-1、200-2によって共有されている。このような構成を採用することにより、一のメモリセル200に設けられているトランジスタの数が1つに減少され、メモリセル200の面積が低減されている。図4は、第1の実施形態の磁壁移動型MRAMのメモリセル200のレイアウトを示す平面図であり、図5A~図5Dは、メモリセル200の構成要素の個別のレイアウトを示す平面図であり、図6Aは、メモリセル200の断面構成を示す断面図である。ここで、図4及び図5A~図5Dには、4つのメモリセル200-1~200-4が図示されており、また、図6Aには、図6Bのa1-a2-a3-a4断面における断面構造が図示されていることに留意されたい。以下の説明においては、xyz直交座標系を用いて説明を行う。ここで、x方向は、図4、図5A~図5Dの横方向ワード線WLが延伸する方向に規定され、y方向は、図4、図5A~図5Dの縦方向書き込みビット線BL1、BL2、読み出しビット線RBL1、RBL2、共通ビット線CBLが延伸する方向に規定され、z方向は、x方向、y方向に垂直な方向当該磁壁移動型MRAMの製造プロセスにおける積層方向に規定される。また、メモリセル200-3及び200-4の平面レイアウトは、メモリセル200-1及び200-2に対してx方向に延伸するメモリセル境界線に対して線対称であるので、メモリセル200-1及び200-2の構成について説明する。図4、図5A及び図6Aに図示されているように、拡散層53、54がy方向に延伸するように設けられており、ワード線WLが拡散層53、54を交差するようにx方向に延伸するように設けられている。ワード線WLの、拡散層53、54と重なる領域がNMOSトランジスタ51、52のゲートとして用いられる。NMOSトランジスタ51、52のドレインは、それぞれ、ビアコンタクト61、62を介して固定層11、13に接続される。また、NMOSトランジスタ51、52のソースは、それぞれ、ビアコンタクト71、73を介して書き込みビット線BL1、BL2に接続される。ここで、ビアコンタクト71は、メモリセル200-1、200-3の境界に重なって設けられており、メモリセル200-1、200-3に共有されている。同様に、ビアコンタクト73は、メモリセル200-2、200-4の境界に重なって設けられており、メモリセル200-2、200-4に共有されている。ビアコンタクト71、73のそれぞれが2つのメモリセル200で共有されることは、メモリセル200の面積の低減に有効である。図5Bに図示されているように、メモリセル200-1~200-4のそれぞれには、固定層11又は13が設けられると共に、固定層12が設けられる。ここで、本実施形態では、メモリセル200-1~200-4の固定層12が、物理的に一体に形成されており、且つ、固定層12は、メモリセル200-1、200-2の境界、及び、メモリセル200-3、200-4の境界に重なるように設けられている。固定層12は、ビアコンタクト72を介して共通ビット線CBLに接続されている。ここで、ビアコンタクト72は、メモリセル200-1~200-4の境界に重なって設けられており、メモリセル200-1~200-4に共有されている。ビアコンタクト72が4つのメモリセル200で共有されることは、メモリセル200の面積の低減に有効である。図4及び図5Cに図示されているように、磁気記録層21、22は、x方向に延伸するように設けられている。ここで、本実施形態では、隣接するメモリセル200-1、200-2の磁気記録層21、22は、物理的に一体に形成されている。また、磁気記録層21、22のうち固定層12に接合する部分である磁化固定領域21b、22bは、メモリセル200-1、200-2によって共有されている。このような構造も、メモリセル200の面積の低減に有効である。更に、図4及び図5Bを再び参酌して、リファレンス層41が、固定層11と固定層12の間に位置に設けられ、リファレンス層42が固定層13と固定層12の間の位置に設けられる。リファレンス層41、42は、それぞれ、ビアコンタクト81、82を介して読み出しビット線RBL1、RBL2に接続される。図4及び図5Dに図示されているように、書き込みビット線BL1、BL2、読み出しビット線RBL1、RBL2、共通ビット線CBLは、いずれも、y方向に延伸するように設けられている。読み出しビット線RBL1は、書き込みビット線BL1と共通ビット線CBLの間の位置に設けられ、読み出しビット線RBL2は、書き込みビット線BL2と共通ビット線CBLの間の位置に設けられている。共通ビット線CBLは、メモリセル200-1、200-2に共有されると共に、メモリセル200-3、200-4に共有されており、メモリセル200-1、200-2の間の境界に重なり、且つ、メモリセル200-3、200-4の間の境界に重なるように設けられている。このような構造も、メモリセル200の面積の低減に有効である。図4及び図5A乃至図5Dに図示されている本実施形態のレイアウトによれば、メモリセル200の面積を低減させることができる。例えば、図2に図示されているレイアウトでは、x方向に並んだ2つのメモリセル200に交差するビット線の数は、6本である一方、本実施形態のレイアウトによれば、x方向に並んだ2つのメモリセル200に交差するビット線の数は、5本である。面積で比較すると、図2に図示されているレイアウトでは、2つのメモリセル200の面積は、合計で、6F×3F×2=36F2であるが、本実施形態では、2つのメモリセル200の面積は、合計で、5F×3F×2セル=30F2である。このように、本実施形態のレイアウトによれば、面積増加を抑えることができ、よって集積度向上が可能となる。図7A、図7Bは、メモリセル200の記憶保持状態を示している。詳細には、図7Aはメモリセル200にデータ0を記憶している状態を示しており、図7Bは、メモリセル200にデータ1を記憶している状態を示している。本実施形態では、リファレンス層41、42、トンネルバリア膜31、32、及び、磁気記録層21、22で形成されるMTJが低抵抗状態である場合に、メモリセル200がデータ0を保持していると定義され、該MTJが高抵抗状態である場合に、メモリセル200がデータ1を保持していると定義される。ここで、リファレンス層41又は42と磁気記録層21の磁化反転領域21cとの磁化が平行である場合にMTJが低抵抗状態になり、反平行である場合にMTJが高抵抗状態になることに留意されたい。当業者に広く知られているように、データ0、1とMTJの抵抗の大きさとの関係は、周辺回路で容易に設定できる。ここで、反平行とは、2つの磁化の向きが相対角度180度の関係にある状態を示す。図7Aに図示されているように、データ0がメモリセル200-1に記憶される場合、磁壁9はリファレンス層41と固定層12の間の位置にある。この場合、リファレンス層41の磁化の向き矢印120として図示と磁気記録層21の磁化反転領域21cの磁化の向き矢印110として図示は平行であるため、メモリセル200-1のMTJは低抵抗状態となる。メモリセル200-2についても同様に、データ0がメモリセル200-2に記憶される場合、磁壁9はリファレンス層42と固定層12の間の位置にある。一方、図7Bに図示されているように、データ1がメモリセル200-1に記憶される場合、磁壁9はリファレンス層41と固定層11の間の位置にある。この場合、リファレンス層41の磁化の向き矢印120として図示と磁気記録層21の磁化反転領域21cの磁化の向き矢印110として図示は反平行であるため、メモリセル200-1のMTJは高抵抗状態となる。メモリセル200-2についても同様に、データ1がメモリセル200-2に記憶される場合、磁壁9はリファレンス層42と固定層11の間の位置にある。図8は、本実施形態におけるメモリセル200への書き込み動作を示す概念図である。図8では、メモリセル200-1への書き込み動作が図示されているが、メモリセル200-2への書き込みも同様に行うことができる。データ0の書き込みは、書き込み電流IWを固定層12から固定層11に流すことで行われる。書き込み電流IWを固定層12から固定層11に流すことで固定層11から固定層12にスピン偏極電子の流れが発生し、該スピン偏極電子の流れによって磁壁9がリファレンス層41と固定層12の間に移動する。これにより、データ0がメモリセル200-1に書き込まれる。一方、データ1の書き込みは、書き込み電流IWを固定層11から固定層12に流すことで行われる。書き込み電流IWを固定層11から固定層12に流すことで固定層12から固定層11にスピン偏極電子の流れが発生し、該スピン偏極電子の流れによって磁壁9がリファレンス層41と固定層11の間に移動する。これにより、データ1がメモリセル200-1に書き込まれる。図9は、本実施形態におけるメモリセル200の読み出し動作を示す概念図である。データの読み出しは、各メモリセル200のMTJに読み出し電流を流すことで行われる。図9では、メモリセル200-1の読み出し動作が図示されているが、メモリセル200-2の読み出しも同様に行うことができる。図9に図示されているように、本実施形態では、リファレンス層41から固定層11に読み出し電流を流すことで読み出しが行われる。固定層11を接地電位GNDに設定し、リファレンス層41を所定の読み出し電位VREADに設定すると、MTJに読み出し電流が流れる。ここで、図9の上図に図示されているように、データ0が書き込まれており、MTJが低抵抗状態にある場合には、相対的に大きな書き込み電流IR0が流れる。一方、下図に図示されているように、データ1が書き込まれており、MTJが高抵抗状態にある場合には、相対的に小さな書き込み電流IR1が流れる。即ち、MTJを流れる読み出す電流を判別することで、メモリセル200に記憶されているデータを判別することができる。ここで、本実施形態の磁壁移動型MRAMのメモリセルでは、固定層12と共通ビット線CBLとの間にトランジスタが設けられておらず、固定層12と共通ビット線CBLとが、その間の電気的接続が分離不能であるように接続されることになる。本実施形態のメモリセル200を磁壁移動型MRAMに集積化する場合には、該磁壁移動型MRAMの周辺回路は、このような構成に対応した構成及び動作を行うことが求められる。以下では、本実施形態の磁壁移動型MRAMの構成及び動作について詳細に説明する。図10は、図4、図5A乃至図5D、及び図6Aに図示されている構成のメモリセル200を用いた場合の磁壁移動型MRAMの構成の一例を示すブロック図である。本実施形態では、磁壁移動型MRAMは、メモリセル200がマトリクス状に配置されたメモリアレイを有している。図10には、8つのメモリセル200メモリセル200-1~200-4が図示されているが、メモリアレイに必要な数のメモリセル200が配置されることは、当業者には自明的であろう。当該メモリアレイには、更に、書き込みビット線BL1、BL2と読み出しビット線RBL1、RBL2と共通ビット線CBLとワード線WLとが設けられる。当該磁壁移動型MRAMは、Xセレクタ201と、書き込み用Yセレクタ202と、書き込み電流供給回路203と、共通ビット線制御回路204と、読み出し用Yセレクタ205と、リファレンス電流回路206と、センスアンプ207とを備えている。Xセレクタ201は、ワード線WLに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセルアクセスすべきメモリセル200に接続されたワード線WLを選択ワード線として選択する。図10では、選択メモリセルが符号200sで、選択ワード線が符号WLsで示されている。以下では、左上のメモリセル200-1が選択メモリセル200sであるとして説明を行う。Xセレクタ201は、選択ワード線WLsを高電位に設定し、非選択のワード線WLを低電位に設定する。ここで、本実施形態では、高電位は、所定の正の電位であり、低電位は所定の負の電位である。書き込み用Yセレクタ202は、書き込みビット線BL1、BL2に接続されており、選択メモリセル200sに接続される書き込みビット線を選択書き込みビット線として選択する。例えば、図10においては、選択メモリセル200sに接続される書き込みビット線BL1が符号BL1sで示されている。加えて、書き込み用Yセレクタ202は、選択書き込みビット線の電位と、選択書き込みビット線と対をなす書き込みビット線の電位と、選択書き込みビット線に対応する共通ビット線CBLの電位を制御する。図10では、選択書き込みビット線BL1sと対をなす書き込みビット線BL2が、符号BL2nsで示されており、また、選択書き込みビット線BL1sに対応する共通ビット線が符号CBLsで示されている。選択書き込みビット線の電位と、選択書き込みビット線と対をなす書き込みビット線の電位と、選択書き込みビット線に対応する共通ビット線CBLの電位は、ライトイネーブル信号WEとリードイネーブル信号REとに応答して制御される。書き込み電流供給回路203は、書き込むべきデータに対応する書き込み電流を、選択メモリセル200sに接続されている選択書き込みビット線本実施形態ではBL1sを介して供給する。ここで、本実施形態では、書き込み電流供給回路203が正電圧と負電圧の両方を供給可能に構成されている。これは、後述のように、選択書き込みビット線BL1sに対応する共通ビット線CBLsを接地電位GNDに保ったまま選択メモリセル200sへの書き込みが行われるためである。加えて、書き込み電流供給回路203は、負電圧をXセレクタ201に供給する。ここでXセレクタ201に供給された負電圧は、Xセレクタ201が各ワード線WLを低電位所定の負の電位に設定する場合に使用される。読み出し用Yセレクタ205は、読み出しビット線RBL1、RBL2に接続されている。読み出し用Yセレクタ205は、選択メモリセル200sに接続される読み出しビット線RBL1又はRBL2図10では、読み出しビット線RBL1を、選択読み出しビット線として選択する。図10では、選択読み出しビット線が符号RBLsによって図示されている。リファレンス電流回路206は、読み出しリファレンス電流IREFを生成し、センスアンプ207に供給する。センスアンプ207は、読み出し用Yセレクタ205を介して選択読み出しビット線RBLsに接続され、選択読み出しビット線RBLsを流れる読み出し電流IREADと読み出しリファレンス電流IREFとを比較する。読み出し電流と読み出しリファレンス電流IREFとの差が増幅され、選択メモリセル200sから読み出されたデータとして外部へ取り出される。図11Aは、図10の構成の磁壁移動型MRAMの書き込み動作を説明するタイミングチャートである。図11Aでは、書き込みビット線BL1に接続されている左上隅のメモリセル200-1が選択メモリセル200sであるとして書き込み動作が説明される。以下の説明では、選択メモリセル200sに接続されている選択書き込みビット線を、選択書き込みビット線BL1sと記載し、選択メモリセル200に接続されているワード線WLと選択ワード線WLsと記載し、選択書き込みビット線BL1sと対をなす書き込みビット線BL2を書き込みビット線BL2nsと記載し、選択書き込みビット線BL1sに対応する共通ビット線CBLを共通ビット線CBLsと記載する。なお、他のメモリセル200を読みだす場合特に、書き込みビット線BL2に接続されたメモリセル200でも同様の動作でデータ書き込みを行うことができることは当業者には容易に理解されよう。書き込み動作も読み出し動作も行われない状態では、全てのワード線WLが所定の低電位に設定される。ここで、本実施形態では、低電位が負の電位に設定される。書き込み動作では、選択ワード線WLsが低電位から高電位にプルアップされて選択ワード線WLsに接続されているメモリセル200のNMOSトランジスタ51、52がオン状態にされる。非選択のワード線WLは、低電位に維持される。更に、ライトイネーブル信号WEのプルアップに応答して、選択書き込みビット線BL1sがき込むべきデータに応じた電位に設定されると共に、選択書き込みビット線BL1sに対応する共通ビット線CBLsが接地電位GNDに設定される。詳細には、選択メモリセル200sに1データを書き込む場合、書き込み電流供給回路203から選択書き込みビット線BL1sに正電圧VWが供給されると共に、共通ビット線CBLsが接地電位GNDに設定される。これにより、選択書き込みビット線BL1sから共通ビット線CBLsに書き込み電流が流れる。即ち、固定層11から固定層12に書き込み電流が流れ、データ1が選択メモリセル200sに書き込まれる。一方、選択メモリセル200sに0データを書き込む場合、書き込み電流供給回路203から選択書き込みビット線BL1sに負電圧VW-が供給されると共に、共通ビット線CBLsが接地電位GNDに設定される。これにより、共通ビット線CBLsから選択書き込みビット線BL1sに書き込み電流が流れる。即ち、固定層12から固定層11に書き込み電流が流れ、データ0が選択メモリセル200sに書き込まれる。書き込み電流が流される間、選択書き込みビット線BL1sと対をなす書き込みビット線BL2nsは、ハイインピーダンス状態に設定される。また、選択されていない書き込みビット線BL1、BL2は、接地電位GNDに設定される。また、図11Bは、図10の構成の磁壁移動型MRAMの読み出し動作を説明するタイミングチャートである。図11Bでは、読み出しビット線RBL1に接続されている左上隅のメモリセル200-1が選択メモリセル200sであるとして書き込み動作が説明される。以下の説明では、選択メモリセル200sに接続されている読み出しビット線RBL1を選択読み出しビット線RBLsと記載する。他のメモリセル200を読みだす場合特に、読み出しビット線RBL2に接続されているメモリセル200でも同様の動作でデータ書き込みを行うことができることは、当業者には容易に理解されよう。読み出し動作では、選択ワード線WLsが低電位特定の負電位から高電位にプルアップされて選択ワード線WLsに接続されているメモリセル200のNMOSトランジスタ51、52がオン状態にされる。非選択のワード線WLは、低電位に維持される。更に、リードイネーブル信号REのプルアップに同期して全ての共通ビット線CBLがハイインピーダンスに設定されると共に、全ての書き込みビット線BL1、BL2が接地電位に設定される。加えて、選択メモリセル200sに接続された選択読み出しビット線RBLsが読み出し電位VREADに設定される。リードイネーブル信号REがプルアップされてセンスアンプ207がイネーブルされると、センスアンプ207は、選択メモリセル200sを流れる読み出し電流IREADとリファレンス電流回路206から受け取ったリファレンス電流IREFとを比較する。読み出し電流IREADがリファレンス電流IREFより大きい場合、選択メモリセル200sにはデータ0が記憶されていると判別され、読み出し電流IREADがリファレンス電流IREFより小さい場合、選択メモリセル200sにはデータ1が記憶されていると判別される。ここで、本実施形態では、非選択のワード線WLが設定される負の電位の生成に、書き込み電流供給回路203から供給される負電圧が用いられることに留意されたい。非選択のワード線WLが負の電位に設定されることで、非選択のメモリセル200のNMOSトランジスタ51又は52のリークを低減させることができる。その一方で、書き込み電流供給回路203の負電圧VW-を生成する機能を非選択のワード線WLを負の電位への設定する動作に兼用することで、ハードウェアの増大を抑制できる。以上に説明されているように、第1の実施形態の磁壁移動型MRAMでは、メモリセル200-1、200-2のそれぞれの一方の固定層即ち、固定層12が、直接に共通ビット線CBLに接続されていると主に、固定層12と共通ビット線CBLとがメモリセル200-1、200-2によって共有されている。このような構成を採用することにより、メモリセル200の面積が低減されている。第2の実施形態:図12は、本発明の第2の実施形態の磁壁移動型MRAMの構成を示すブロック図である。第1の実施形態では、書き込み動作時に共通ビット線CBLが接地電位GNDに設定されるが、本実施形態では、書き込み動作時に選択共通ビット線CBLsが電源電圧VDDの半分の電圧VDD/2に設定される。これに伴い、本実施形態では、電圧VDD/2を生成する機能を有する書き込み電流供給回路203Aが使用される。また、本実施形態では、Xセレクタ201には負電圧が供給されない。本実施形態では、ワード線WLsの低電位として接地電位GNDが使用される。図13は、第2の実施形態における磁壁移動型MRAMの構成を示すタイミングチャートである。第2の実施形態でも、左上隅のメモリセル200-1が選択メモリセル200sであるとして書き込み動作が説明される。他のメモリセル200を読みだす場合でも同様の動作でデータ書き込みを行うことができる。書き込み動作では、選択ワード線WLsが低電位接地電位GNDから高電位にプルアップされて選択ワード線WLsに接続されているメモリセル200のNMOSトランジスタ51、52がオン状態にされる。更に、ライトイネーブル信号WEがプルアップされ、選択メモリセル200sに対応する共通ビット線CBLsが電位VDD/2に設定されると共に、選択メモリセル200sに接続されている選択書き込みビット線BL1sが選択メモリセル200sに書き込むべきデータに応じた電位に設定される。非選択の共通ビット線CBLは接地電位GNDに設定される。詳細には、選択メモリセル200sに1データを書き込む場合、選択メモリセル200sに接続されている選択書き込みビット線BL1sが電圧VDD/2よりも高い正電圧VWに設定される。最も簡便には、正電圧VWを電源電圧VDDに設定すればよい。これにより、選択書き込みビット線BL1sから選択共通ビット線CBLsに書き込み電流が流れる。即ち、固定層11又は13から固定層12に書き込み電流が流れ、データ1が選択メモリセル200sに書き込まれる。一方、選択メモリセル200sに0データを書き込む場合、選択メモリセル200sに接続されている選択書き込みビット線BL1sが接地電位GNDに設定される。これにより、選択共通ビット線CBLsから選択書き込みビット線BL1sに書き込み電流が流れる。即ち、固定層12から固定層11又は13に書き込み電流が流れ、データ0が選択メモリセル200sに書き込まれる。書き込み電流が流される間、選択書き込みビット線BL1sに対応する書き込みビット線BL2nsは、ハイインピーダンス状態に設定される。また、選択されていない書き込みビット線BL1、BL2は、接地電位GNDに設定される。第1の実施形態の構成では、負電圧発生回路が必要となるが、負電圧発生回路は、一般に、その回路面積が大きくなる傾向がある。第2の実施形態の磁壁移動型MRAMは、負電圧発生回路を集積化する必要がないため、回路面積の減少の面で有利である。第3の実施形態:図14は、本発明の第3の実施形態のMRAMのメモリセルのレイアウトを示す平面図であり、図15は、第3の実施形態における拡散層53、54及びワード線WLの配置を示す平面図である。図14及び図15に図示されている第3の実施形態のレイアウトでは、図4及び図5Aに図示されているレイアウトと比較すると、拡散層53、54の幅W即ち、チャネル幅又はゲート幅が増大されている。より具体的には、本実施形態では、拡散層53が、書き込みビット線BL1と拡散層53を接続するビアコンタクト71から少なくとも読み出しビット線RBL1の下方の領域まで到達するように設けられ、拡散層54は、書き込みビット線BL2と拡散層54を接続するビアコンタクト73から読み出しビット線RBL2の下方の領域まで到達するように設けられる。ここで、図14のレイアウトでは、拡散層53は読み出しビット線RBL1と共通ビット線CBLの間の領域まで到達するように設けられており、拡散層54は、読み出しビット線RBL2と共通ビット線CBLの間の領域まで到達するように設けられている。NMOSトランジスタ51、52のチャネル幅ゲート幅を大きくすることで大きな書き込み電流を流すことが可能になり、データ書き込みに要する時間を短縮することができる。大きな書き込み電流を流すという観点からは、拡散層53、54の間の間隔は、デザインルールで許容される最小の寸法であることが好ましい。これにより、NMOSトランジスタ51、52のチャネル幅を最大にすることができる。第4の実施形態:図16は、本発明の第3の実施形態の磁壁移動型MRAMのメモリセル200のレイアウトを示すレイアウト図である。第3の実施形態では、磁気記録層21、22にくびれ部14~17が設けられている。くびれ部14は固定層11とリファレンス層41の間に位置し、くびれ部15はリファレンス層41と固定層12の間に位置している。更に、くびれ部16は固定層12とリファレンス層42の間に位置し、くびれ部17はリファレンス層42と固定層13の間に位置している。くびれ部14~17は磁壁9に対しピンポテンシャルの役割を果たす。このため、磁壁9の位置制御が容易となり、データ書き込みの信頼性が向上する。第5の実施形態:図17は、第5の実施形態の磁壁移動型MRAMのメモリセル200のレイアウトを示す平面図であり、図18A~図18Dは、メモリセル200の構成要素の個別のレイアウトを示す平面図であり、図19Aは、メモリセル200の断面構成を示す断面図である。第5の実施形態では、メモリセル200の面積を更に低減させるレイアウトが提示される。なお、図17及び図18A~図18Dには、4つのメモリセル200-1~200-4が図示されており、また、図19Aには、図19Bのb1-b2-b3-b4-b5断面における断面構造が図示されていることに留意されたい。メモリセル200-3及び200-4の平面レイアウトは、メモリセル200-1及び200-2に対してx方向に延伸するメモリセル境界線に対して線対称であるので、以下では、主としてメモリセル200-1及び200-2の構成について説明する。第5の実施形態では、共通ビット線CBLが書き込みビット線BL1、BL2及び読み出しビット線RBL1、RBL2と垂直な方向即ち、ワード線WLと平行な方向に延伸するように設けられる。これにより、メモリセル200をy方向に交差する配線の数が低減され、メモリセル200の面積が低減される。以下、第5の実施形態におけるメモリセル200のレイアウトについて詳細に説明する。図17及び図18Aを参照して、本実施形態においても、第1の実施形態と同様に、拡散層53、54がy方向に延伸するように設けられており、ワード線WLが拡散層53、54を交差するようにx方向に延伸するように設けられている。ワード線WLの、拡散層53、54と重なる領域がNMOSトランジスタ51、52のゲートとして用いられる。NMOSトランジスタ51、52のドレインは、それぞれ、ビアコンタクト61、62を介して固定層11、13に接続される。また、NMOSトランジスタ51、52のソースは、それぞれ、ビアコンタクト71、73を介して書き込みビット線BL1、BL2に接続される。ここで、ビアコンタクト71は、メモリセル200-1、200-3の境界に重なって設けられており、メモリセル200-1、200-3に共有されている。同様に、ビアコンタクト73は、メモリセル200-2、200-4の境界に重なって設けられており、メモリセル200-2、200-4に共有されている。図17及び図18Bに図示されているように、メモリセル200-1~200-4のそれぞれには、固定層11又は13が設けられる。更に、リファレンス層41、42が、固定層11と固定層13の間の位置に設けられる。固定層11、リファレンス層41、42、及び固定層13は、x方向に並んで配置されている。リファレンス層41、42は、それぞれ、ビアコンタクト81、82を介して読み出しビット線RBL1、RBL2に接続される。更に、メモリセル200-1~200-4の固定層12は、メモリセル200-1、200-2の境界、及び、メモリセル200-3、200-4の境界に重なるように設けられている。メモリセル200-1~200-4の固定層12は、物理的に一体に形成されている。ここで、本実施形態では、固定層12がメモリセル200-1、200-2のリファレンス層41、42と、メモリセル200-3、200-4のリファレンス層41、42との間の位置にある。固定層12は、ビアコンタクト72を介して共通ビット線CBLに接続されている。ここで、ビアコンタクト72は、メモリセル200-1~200-4の境界に重なって設けられており、メモリセル200-1~200-4に共有されている。本実施形態では、固定層12が、メモリセル200-1、200-2のリファレンス層41、42に対して-y方向の位置にあり、メモリセル200-3、200-4のリファレンス層41、42に対してy方向の位置にあることに留意されたい図5Bのレイアウトでは、固定層12がメモリセル200-1、200-3のリファレンス層41に対してx方向の位置にあり、固定層12がメモリセル200-2、200-4のリファレンス層42に対して-x方向の位置にある。このようなレイアウトは、メモリセル200のx方向の幅を小さくし、メモリセル200の面積を有効に低減させる。加えて、図17及び図18Cに図示されているように、本実施形態では、隣接するメモリセル200-1、200-3の磁気記録層21が物理的に一体に形成され、且つ、隣接するメモリセル200-2、200-4の磁気記録層22が物理的に一体に形成される。ここで、磁気記録層21、22が屈曲した形状に形成されていることに留意されたい。詳細には、メモリセル200-1の磁気記録層21は、固定層11に対応する位置図18B参照からx方向に延伸してリファレンス層41に対応する位置に到達し、更に、リファレンス層41に対応する位置から-y方向に延伸して固定層12に対応する位置に到達するように設けられる。メモリセル200-3の磁気記録層21は、メモリセル200-1、200-3の境界と線対称な形状を有している。磁気記録層21のうち固定層12に接合する部分である磁化固定領域21bは、メモリセル200-1、200-3によって共有されている。同様に、メモリセル200-2の磁気記録層22は、固定層13に対応する位置図18B参照から-x方向に延伸してリファレンス層42に対応する位置に到達し、更に、リファレンス層42に対応する位置から-y方向に延伸して固定層12に対応する位置に到達するように設けられる。メモリセル200-4の磁気記録層22は、メモリセル200-2、200-4の境界と線対称な形状を有している。磁気記録層22のうち固定層12に接合する部分である磁化固定領域22bは、メモリセル200-2、200-4によって共有されている。このような構造も、メモリセル200の面積の低減に有効である。図17及び図18Dに図示されているように、本実施形態では、書き込みビット線BL1、BL2、読み出しビット線RBL1、RBL2が、y方向に延伸するように設けられ、共通ビット線CBLがx方向に延伸するように設けられる。このような配置は、共通ビット線CBLを、書き込みビット線BL1、BL2、読み出しビット線RBL1、RBL2とは別のメタル配線層に配置することで実現できる。メモリセル200-1、200-2を通過する共通ビット線CBLと、メモリセル200-2、200-4を通過する共通ビット線CBLとは、ブリッジ配線74で連結されており、このブリッジ配線74がビアコンタクト72を介して固定層12と接続される。図17及び図18A乃至図18Dに図示されている本実施形態のレイアウトによれば、メモリセル200をy方向に交差する配線の数が低減され、メモリセル200の面積を一層に低減することができる。面積で比較すると、図4に図示されているレイアウトでは、2つのメモリセル200の面積は、合計で、5F×3F×2セル=30F2であるが、本実施形態では、2つのメモリセル200の面積は、合計で、4F×3F×2セル=24F2である。このように、本実施形態のレイアウトによれば、一層に面積増加を抑えることができ、よって集積度向上が可能となる。以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。また、上述の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第3、第4の実施形態の磁気ランダムアクセスメモリのレイアウトは、他の実施形態の磁気ランダムアクセスメモリにも適用可能である。