"複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイと、複数のトランジスタと外部からのデータ又は前記メモリセルからのデータを保持するフリップフロップを有する複数のラッチと、前記複数のラッチ有するバッファ回路と、前記複数のトランジスタをオフすることにより前記複数のラッチのうちいずれかを非アクティブ状態にする制御回路と、を具備することを特徴とする半導体メモリ。前記制御回路は、前記複数のラッチのうち、テンポラリラッチを、非アクティブ状態にする、ことを特徴とする請求項1に記載の半導体メモリ。前記フリップフロップは、第1及び第2のnチャネル型トランジスタと第1及び第2のpチャネル型トランジスタとを含み、前記複数のトランジスタは、前記第1のpチャネル型トランジスタに対する駆動電位の印加を制御する第1の駆動スイッチと、前記第2のpチャネル型トランジスタに対する駆動電位の印加を制御する第2の駆動スイッチであることを特徴とする請求項1又は2に記載の半導体メモリ。前記複数のラッチは、前記フリップフロップの第1のノードに接続される第1の転送ゲートと、前記フリップフロップの第2のノードに接続される第2の転送ゲートと、をさらに有し、前記ラッチが、非アクティブ状態にされるとき、前記第1及び第2の駆動スイッチがオフされ、前記第1及び第2のノードの電位レベルが、Lレベルにされる、ことを特徴とする請求項3に記載の半導体メモリ。前記複数のラッチが、非アクティブ状態からアクティブ状態にされるとき、前記複数のラッチは、所定の期間内において、異なるタイミングでアクティブ状態にされる、ことを特徴とする請求項1乃至4のうちいずれか1項に記載の半導体メモリ。メモリの特性の消費電力を低減する技術を提案する。本実施形態の半導体メモリは、複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイと、複数のトランジスタと外部からのデータ又は前記メモリセルからのデータを保持するフリップフロップを有する複数のラッチと、前記複数のラッチ有するバッファ回路と、前記複数のトランジスタをオフすることにより前記複数のラッチのうちいずれかを非アクティブ状態にする制御回路と、を含む。[実施形態]以下、図1乃至図6を参照しながら、本実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。1実施形態a構成図1乃至図3を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。図1は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリは、例えば、不揮発性半導体メモリである。ここでは、フラッシュメモリを用いて、本実施形態について、説明する。メモリセルアレイ1は、複数のメモリセルを有している。図2を用いて、図1のメモリセルアレイ1の内部構成について説明する。図1に示されるフラッシュメモリが、例えば、NAND型フラッシュメモリである場合、メモリセルアレイ1は、複数のブロックBLKを有する。このブロックBLKとは、消去の最小単位を示している。図2は、1つのブロックBLKの回路構成を示す等価回路図である。1つのブロックBLKは、x方向第1の方向、ロウ方向に並んだ複数のメモリセルユニット10から構成される。1つのブロックBLK内に、例えば、q個のメモリセルユニット10が設けられている。1つのメモリセルユニット10は、複数例えば、p個のメモリセルMC0~MCp-1から形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第1のセレクトトランジスタSTS以下、ソース側セレクトトランジスタとよぶと、メモリセルストリングの他端に接続された第2のセレクトトランジスタSTD以下、ドレイン側セレクトトランジスタとよぶとを含んでいる。メモリセルストリングにおいて、メモリセルMC0~MCp-1の電流経路が、y方向第2の方向、カラム方向に沿って直列接続されている。メモリセルユニット10の一端ソース側、より具体的には、ソース側セレクトトランジスタSTSの電流経路の一端には、ソース線SLが接続される。また、メモリセルユニット10の他端ドレイン側、すなわち、ドレイン側セレクトトランジスタSTDの電流経路の一端に、ビット線BLが接続されている。尚、1つのメモリセルユニット10を構成するメモリセルの個数は、2個以上であればよく、例えば、16個、32個あるいは64個以上でもよい。以下では、メモリセルMC0~MCp-1を区別しない場合には、メモリセルMCと表記する。メモリセルMCは、電荷蓄積層例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜を有するスタックゲート構造の電界効果トランジスタである。y方向に隣接する2つのメモリセルMCはソース/ドレインが接続されている。これによって、メモリセルMCの電流経路が直列接続され、メモリセルストリングが形成される。ソース側セレクトトランジスタSTSのドレインは、メモリセルMC0のソースに接続される。ソース側セレクトトランジスタSTSのソースは、ソース線SLに接続される。ドレイン側セレクトトランジスタのソースは、メモリセルMCp-1のドレインに接続されている。ドレイン側セレクトトランジスタSTDのドレインは、ビット線BL0~BLq-1に接続されている。ビット線BL0~BLq-1の本数は、ブロックBLK内のメモリセルユニット10の個数と同じである。ワード線WL0~WLp-1はx方向に延在し、各ワード線WL0~WLp-1はx方向に沿って配列された複数のメモリセルMCのゲートに共通に接続される。1つのメモリセルユニット10において、ワード線の本数は、1つのメモリセルストリングを構成するメモリセルの個数と、同じである。ドレイン側セレクトゲート線SGDLはx方向に延び、x方向に沿って配列された複数のドレイン側セレクトトランジスタSTDのゲートに共通に接続される。ソース側セレクトゲート線SGSLはx方向に延び、x方向に沿って配列された複数のソース側セレクトトランジスタSTSのゲートに共通に接続される。以下では、各ビット線BL0~BLq-1を区別しない場合には、ビット線BLと表記し、各ワード線WL0~WLp-1を区別しない場合には、ワード線WLと表記する。各メモリセルMCは、トランジスタのしきい値電圧の大きさしきい値電圧の分布とデータとが対応づけられることによって、外部からのデータを記憶する。各メモリセルMCは、2値1bit、又は、3値2bit以上のデータを記憶する。例えば、1つのメモリセルMCが2値1bitのデータ0,1を記憶する場合、メモリセルMCは、それらのデータに対応する2つのしきい値分布を有する。また、1つのメモリセルMCが4値2bitのデータ00,01,10,11を記憶する場合、メモリセルMCは、それらのデータに対応する4つのしきい値分布を有する。3値以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。データは、同一のワード線WLに接続されたメモリセルMCに対して、一括して書き込まれ、また読み出される。データの書き込み/読み出しにおけるメモリセルアレイ1のロウの制御単位は、ページPGとよばれる。多値メモリのデータは、下位ビット毎または上位ビット毎に書き込まれ、また読み出される。したがって、メモリセルMCが2ビットデータを保持している場合には、1本のワード線WLあたり、2つのページが割り当てられていることになる。下位ビットについて一括して書き込みまたは読み出されるページは、下位ページとよばれ、上位ビットについて一括して書き込みまたは読み出されるページは、上位ページとよばれる。また、1ページに属する下位ビットのことを、下位データとよぶ、1ページに属する上位ビットのことを、上位データとよぶ。ロウ制御回路2は、メモリセルアレイ1のロウを制御する。ロウ制御回路2は、メモリセルアレイ1内に設けられたワード線及びセレクトゲート線に接続されている。ロウ制御回路2は、ロウデコーダ及びワード線ドライバを有し、アドレスバッファ9から転送されたロウアドレスに基づいて、ブロックBLK及びページPGワード線WLを選択し、ワード線及びセレクトゲート線の動作電位を制御する。ソース線制御回路5は、メモリセルユニット10に接続されたソース線SLの電位を制御する。ウェル制御回路6は、メモリセルアレイ1内のウェル領域の電位を制御する。電位生成回路7は、データの書き込みプログラム時、データの読み出し時及び消去時に、各ワード線WLに印加される書き込み電圧、読み出し電位、中間電位及び非選択電位を生成する。電位生成回路7は、例えば、セレクトゲート線に印加される電位を生成する。電位生成回路7によって生成された電位は、ロウ制御回路2に転送され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。また、電位生成回路7は、ソース線SLに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路7は、生成した電位を、ソース線制御回路5及びウェル制御回路6に転送する。データ入出力バッファ7は、データの入出力のインターフェイスとなる。データ入出力バッファ7は、データ入出力端子20Bを介して入力された外部からのデータを、一時的に保持する。データ入出力バッファ7は、メモリセルアレイ1から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子20Bへ出力する。アドレスバッファ9は、アドレス信号端子20Cを介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、例えば、物理アドレスであり、物理ロウアドレス及び物理カラムアドレスを含んでいる。制御回路例えば、ステートマシン8は、フラッシュメモリ全体の動作を管理する。制御回路8は、制御信号入力端子20Aから入力された制御信号コマンドを受信する。この制御信号は、例えば、メモリコントローラやホスト装置などのメモリチップとは別のチップから出力される。例えば、制御回路8は、制御信号を受信するコマンドインターフェイスを有している。カラム制御回路3は、メモリセルアレイ1のカラムを制御する。カラム制御回路3は、カラムデコーダ30、センスアンプ回路32及びページバッファ回路バッファ回路34を含んでいる。カラムデコーダ30は、メモリセルアレイ1のカラムを選択し、制御回路8の制御に基づいて、センスアンプ回路32及びページバッファ回路34を駆動させる。カラムデコーダ30は、複数のローカルカラムデコーダ301を含む。ローカルカラムデコーダ301は、メモリセルアレイ1に設定されたカラムユニットCUを制御する。カラムユニットCUは、複数のビット線BLに対する制御単位を示す。例えば、メモリセルアレイ1のカラムは、カラムユニットCUを1つの制御単位として、制御される。また、カラムユニットCU内に、COLとよばれる制御単位が、さらに設定される場合がある。COLは、例えば、8本のビット線8個のメモリセルユニットによって形成される。尚、メモリセルアレイは、不良のビット線以下、不良カラムとよぶを含む場合がある。この場合、不良カラム及びそれを含む不良カラムユニットは、リダンダンシにより冗長カラム又は冗長カラムユニットに置換される場合がある。不良カラムユニット又は不良カラムの情報は、例えば、ロムヒューズROMFUSEや制御回路8内の設定情報記憶部図示せずに、記憶されている。その情報から制御信号例えば、enabledisable信号が生成され、不良情報及び制御信号に基づいて、不良カラム又は不良カラムユニットが判別される。センスアンプ回路32は、メモリセルアレイ1内に設けられたビット線BLに接続されている。センスアンプ回路32は、データの読み出し時メモリセルアレイからのデータの出力時、ビット線BLの電位変動を検知及び増幅し、メモリセルMCが記憶するデータを判別する。また、センスアンプ回路32は、データの書き込み時メモリセルアレイに対するデータの入力時、ビット線BLの充電又は放電させる。センスアンプ回路32は、複数のセンスアンプユニット321と複数のラッチユニット341を有している。各センスアンプユニット321は、各ビット線BLに接続されている。その結果、それぞれのセンスアンプユニット321が各メモリセルユニット10に対応し、各メモリセルユニット10を選択することができる。また、各センスアンプユニット321に対応するように各ラッチユニット341が配置されている。このセンスアンプユニット321とラッチユニット341との組み合わせCOLUとよぶが、ビット線BLが延びる方向に配置され、COLを構成している。このCOLが、ビット線BLが延びる方向と直交する方向に複数個配置されてセンスアンプ回路32を構成している。センスアンプ回路32は、バッファ回路としても用いられている。データキャッシュ回路34は、複数のデータキャッシュ50Dを有している。各データキャッシュ50Dは、各COLに対応して配置されている。データキャッシュ回路34は、カラムデコーダ30で選択されたCOLに対応するデータキャッシュ50DにデータバスDBSを介してデータを保存する。図3を用いて、ラッチユニット341の内部構成例について、説明する。図3は、メモリセルMCが4値2bitのデータを保持する場合におけるラッチユニット341の内部構成の一例を示す等価回路図である。例えば、センスアンプユニット321は、1本のビット線BLに接続される。センスアンプユニット321は、データの書き込み時、カラムデコーダ30及び制御回路8の制御によって、ビット線BLを充電及び放電させる。センスアンプユニット321は、データの読み出し時、ビット線BLの電位変動を検知及び増幅し、メモリセルMCが記憶しているデータを、判別する。尚、センスアンプユニット321は、ラッチとしての機能を有していてもよい。尚、ビット線BLのセンス方式に応じて、1つのセンスアンプユニット321は、互いに隣接する偶数ビット線と奇数ビット線とで共有されてもよい。センスアンプユニット321が2つのビット線で共有される場合、センスアンプユニット321を共有する偶数及び奇数ビット線は、動作に応じて異なるタイミングで、センスアンプユニット321に接続される。ラッチユニット341は、センスアンプユニット321センスアンプ回路32を経由して、ビット線BL及び1つのメモリセルユニット10に接続されている。ラッチユニット341は、メモリセルに書き込むデータ、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報フラグなどを、一時的に保持する。また、ラッチユニット341は、センスアンプユニット321からの信号又は外部からの信号を増幅する機能を有する。例えば、図3に示される例では、ラッチユニット341は、少なくとも4つのラッチ50A,50B,50C,50Dを含んでいる。各ラッチ50A,50B,50C,50Dは、共通配線99及びデータバススイッチ90を経由して、データバスDBUSに接続されている。データバススイッチ90は、例えば、nチャネル型電界効果トランジスタによって形成される。データバススイッチ90の電流経路の一端が、共通配線99に接続され、データバススイッチ90の電流経路の他端が、データバスDBUSに接続されている。データバススイッチ90のゲートには、制御信号DSWが供給される。制御信号DSWによって、データバススイッチ90のオン又はオフが制御される。データバススイッチ90がオンされることによって、データバスDBUSが、メモリセルユニット10、センスアンプユニット321、又は、ラッチユニット341及びラッチユニット341の各ラッチ50A,50B,50C,50Dに電気接続される。例えば、データバスDBUSは、低電位Lレベルに設定されている。尚、共通配線99に、共通配線99を充電するためのスイッチ以下、充電スイッチとよぶ95が、接続されている。充電スイッチ95の電流経路の一端が、共通配線99に接続され、充電スイッチ95の電流経路の他端が、高電位端電位線VDDSA>0に接続されている。充電スイッチ95のゲートには、制御信号LPCが供給される。充電スイッチ95は、例えば、pチャネル型電界効果トランジスタである。Lレベルの制御信号LPCによって、充電スイッチ95がオンされることによって、高電位側の電源からの電位VDDSA>0が共通配線99に印加され、共通配線99が充電状態Hレベルにされる。ラッチユニット341内の各ラッチ50A,50B,50C,50Dは、それぞれ異なった用途で用いられ、異なるデータを保持する場合が多い。第1のラッチSDL50Aは、例えば、センスアンプユニット321に対するデータを一時的に保持するラッチとして用いられる。例えば、ラッチSDL50Aは、プログラム動作データ書き込み時に、駆動される。以下では、ラッチ50Aのことを、テンポラリラッチ50Aともよぶ。第2のラッチUDL50Bは、例えば、メモリセル4値セルに書き込まれる2ビットデータ又は4値セルから読み出される2ビットデータのうち、上位1ビットを保持する。以下では、ラッチ50Bのことを、上位データラッチ50Bともよぶ。第3のラッチLDL50Cは、例えば、4値セルに書き込まれる2ビットデータ又は4値セルから読み出される2ビットデータのうち、下位1ビットを保持する。以下では、ラッチ50Cのことを、下位データラッチ50Cともよぶ。第4のラッチXDL50Dは、キャッシュ動作用のラッチとして用いられる。ラッチXDL50Dは、キャッシュ読み出しが要求された場合に出力するデータを、保持する。以下では、ラッチ50Dのことを、キャッシュラッチ50Dともよぶ。尚、これらの4つのラッチ50A,50B,50C,50Dのほかに、データ書き込み時のフラグを保持するラッチや、ベリファイ結果ビットスキャンを保持するラッチが、ラッチユニット341内に設けられてもよい。また、ここでは、多値メモリが用いられた場合のラッチユニットの構成が示されているが、2値メモリが用いられた場合、少なくとも3つのラッチによって、ラッチユニット341が形成されてもよい。以下では、ラッチユニット341内のラッチ50A,50B,50C,50Dを区別しない場合には、ラッチ50と表記する。また、以下では、これらのラッチのことを、データラッチとよぶこともある。テンポラリラッチ50Aは、8個の電界効果トランジスタ例えば、MOSトランジスタ51nA,51pA,52nA,52pA,53A,54A,55A,56Aによって、形成される。テンポラリラッチ50A内において、4個の電界効果トランジスタ51nA,51pA,52nA,52pAは、フリップフロップFFAを形成している。フリップフロップFFA内において、nチャネル型の電界効果トランジスタ51nAとpチャネル型の電界効果トランジスタ51pAとは、インバータ接続されている。nチャネル型の電界効果トランジスタ51nAの電流経路の一端は、pチャネル型の電界効果トランジスタ51pAの電流経路の一端に接続されている。2つのトランジスタ51nA,51pAの電流経路が接続されることによって、接続ノードLAT_Sn1Aが形成される。nチャネル型の電界効果トランジスタ51nAの電流経路の他端は、低電位端低電位線VSSA例えば、グランド電位=0Vに接続され、接地されている。pチャネル型の電界効果トランジスタ51pAの電流経路の他端は、スイッチ素子としての電界効果トランジスタ55Aの電流経路の一端に接続されている。pチャネル型の電界効果トランジスタ51pAの電流経路の他端は、電界効果トランジスタ55Aを介して、高電位端高電位線VDDSAに接続される。2つの電界効果トランジスタ51nA,51pAのゲートは、互いに接続されている。また、フリップフロップFFA内において、nチャネル型の電界効果トランジスタ52nAとpチャネル型の電界効果トランジスタ52pAとは、インバータ接続されている。nチャネル型の電界効果トランジスタ52nAの電流経路の一端は、pチャネル型の電界効果トランジスタ52pAの電流経路の一端に接続されている。2つのトランジスタ52nA,52pAの電流経路が接続されることによって、接続ノードINV_Sn2Aが形成される。nチャネル型の電界効果トランジスタ52nAの電流経路の他端は、低電位線VSSAに接続され、接地されている。pチャネル型の電界効果トランジスタ52pAの電流経路の他端は、スイッチとしての電界効果トランジスタ56の電流経路の一端に接続されている。pチャネル型の電界効果トランジスタ52pAの電流経路の他端は、スイッチ56Aを介して、高電位端高電位線VDDSAに接続される。2つの電界効果トランジスタ52nA,52pAのゲートは、互いに接続されている。インバータを形成している電界効果トランジスタ51nA,51pAのゲートは、接続ノードn2Aに接続される。インバータを形成している電界効果トランジスタ52nA,52pAのゲートは、接続ノードn1Aに接続される。このように、4つの電界効果トランジスタ51nA,51pA,52nA,52pAを用いることによって、ラッチ50Aの実質的なデータ保持部としてのフリップフロップFFAが形成される。スイッチとしての電界効果トランジスタ55Aは、例えば、pチャネル型の電界効果トランジスタである。電界効果トランジスタ55Aの他端は、高電位端高電位線VDDSA>0に接続される。電界効果トランジスタ55Aのゲートには、制御信号SLLが供給される。電界効果トランジスタ55Aは、制御信号SLLによって、フリップフロップFFA内のpチャネル型電界効果トランジスタ51pAに対する駆動電位VDDSAの印加を制御する。スイッチとしての電界効果トランジスタ56Aは、例えば、pチャネル型の電界効果トランジスタである。電界効果トランジスタ56Aの他端は、電位線VDDSAに接続される。電界効果トランジスタ56Aのゲートには、制御信号SLIが供給される。電界効果トランジスタ56Aは、制御信号SLIによって、フリップフロップFFA内のpチャネル型電界効果トランジスタ52pAに対する駆動電位VDDSAの印加を制御する。以下では、説明の明確化のため、フリップフロップFFAに対する駆動電位VDDSAの供給を制御する電界効果トランジスタ55A,56Aのことを、駆動スイッチ55A,56Aとよぶ。フリップフロップFFA内の一方の接続ノードn1Aに、転送ゲートとしての電界効果トランジスタ53Aの電流経路の一端が接続されている。電界効果トランジスタ53Aの電流経路の他端は、共通配線99及びデータバススイッチ90を介して、データバスDBUSに接続されている。電界効果トランジスタ53Aのゲートには、制御信号STLが供給される。電界効果トランジスタ53Aは、制御信号STLによって、接続ノードn1Aの電位レベルを制御する。電界効果トランジスタ53Aは、例えば、nチャネル型の電界効果トランジスタである。フリップフロップFFA内の他方の接続ノードn2Aに、転送ゲートとしての電界効果トランジスタ54Aの電流経路の一端が接続されている。電界効果トランジスタ54Aの電流経路の他端は、共通配線99及びデータバススイッチ90を介して、データバスDBUSに接続されている。電界効果トランジスタ53Aのゲートには、制御信号STIが供給される。電界効果トランジスタ54Aは、制御信号STIによって、接続ノードn2Aの電位レベルを制御する。電界効果トランジスタ54Aは、例えば、nチャネル型の電界効果トランジスタである。尚、駆動スイッチとしてのトランジスタは、pチャネル型のトランジスタに限定されない。また、転送ゲートとしてのトランジスタは、nチャネル型のトランジスタに限定されない。以下では、nチャネル型電界効果トランジスタのことを、単に、n型トランジスタとよび、pチャネル型電界効果トランジスタのことを、単に、p型トランジスタとよぶ。また、p型トランジスタ及びn型トランジスタのことを、電界効果トランジスタ、駆動スイッチ又は転送ゲートと称する場合もある。他のラッチ50B,50C,50Dも。テンポラリラッチSDL50Aと実質的に同じ回路構成を有する。すなわち、図3に示されるように、上位データラッチUDL50Bは、フリップフリップFFBを形成する4つのトランジスタ51nB,51pB,52nB,52pBと、駆動スイッチとしての2つのp型トランジスタ55B,56Bと、転送ゲートとしての2つのn型トランジスタ53B,54Bとを有している。テンポラリラッチUDL50B内の各トランジスタ51nB,51pB,52nB,52pB,53B,54B,55B,56Bは、テンポラリラッチSDL50A内の各トランジスタと実質的に同様の接続関係で、接続されている。そして、駆動スイッチ55Bのゲートに、制御信号ULLが供給され、駆動スイッチ56Bのゲートには、制御信号ULIが供給される。転送ゲート53Bの電流経路の一端は、フリップフロップFFB内の接続ノードLAT_Un1Bに接続され、転送ゲート54Bの電流経路の一端は、フリップフロップFFB内の接続ノードINV_Un2Bに接続されている。転送ゲート53Bのゲートには、制御信号UTLが供給され、転送ゲート54Bのゲートには、制御信号UTIが供給される。これと同様に、下位データラッチLDL50Cは、フリップフリップFFCを形成する4つの電界効果トランジスタ51nC,51pC,52nC,52pCと、2つの駆動スイッチp型トランジスタ55C,56Cと、2つの転送ゲートn型トランジスタ53C,54Cとを有している。駆動スイッチ55Cのゲートに、制御信号LLLが供給され、駆動スイッチ56Cのゲートには、制御信号LLIが供給される。転送ゲート53Cの電流経路の一端は、フリップフロップFFC内の接続ノードLAT_Ln1Cに接続され、転送ゲート54Cの電流経路の一端は、フリップフロップFFC内の接続ノードINV_Ln2Cに接続されている。転送ゲート53Cのゲートには、制御信号LTLが供給され、転送ゲート54Cのゲートには、制御信号LTIが供給される。以下では、ラッチユニット341内の各ラッチ50A,50B,50C,50Dを区別しない場合には、ラッチ50と表記する。また、ラッチ50内の構成要素を区別しない場合には、各構成要素を、トランジスタ51n,51p,52n,52p、駆動スイッチ55,56及び転送ゲート53,54とそれぞれ表記する。また、フリップフロップFFA,FFB,FFCを区別しない場合には、フリップフロップFFと表記する。尚、各ラッチ50内において、n型トランジスタ51n,52n,53,54には、バックバイアス基板バイアスVSSSAが印加され、p型トランジスタ51p,52p,55,56には、バックバイアス基板バイアスVDDSAが印加される。ここで、ページバッファ回路ページバッファ34内のラッチ50の動作について、説明する。ラッチ50がアクティブ状態である時、駆動スイッチ55,56がオン状態にされ、フリップフロップFFを形成している2つのp型トランジスタ51p、52pの電流経路の一端に、オン状態の駆動スイッチ55,56の電流経路を経由して、駆動電位VDDSA>0が印加される。また、ラッチ50がデータ保持状態である場合、転送ゲート53,54はオフ状態にされる。ここで、ラッチ50Aに保存されたデータをデータバスDBUSへ出力する場合の動作を説明する。なお、ここでは、ラッチ50Aに保存されたデータが配線99を介してキャッシュラッチXDL50Dに転送されるまでの動作を中心に説明する。データがキャッシュラッチ50Dに転送された以降は、データバススイッチ90がオンされ、キャッシュラッチ50とデータバスDBUSとが電気的に接続される。これによって、キャッシュラッチ50のデータが、データバスDBUSに転送される。まず、ノードn2AがLレベルである場合、その保持データLをデータバスDBUSへ出力する動作について説明する。この場合において、ノードnA1はHレベルであるから、電界トランジスタ52nAはオンしている。まず、初期状態が不定である配線99が、スイッチ95を用いて電位VDDSAにプリチャージされる。次に、制御信号STIが、Hレベルに立ち上げられて、n型トランジスタ転送ゲート54Aがオンされる。その結果として、n型トランジスタ54Aを介して、配線99の電位レベルがLレベルになる。配線99が、Lレベルに十分放電されたときに、キャッシュラッチXDL50Dが、配線99の電位レベルを、データLとして取り込む。ノードn1AがLレベルである場合、その保持データLがデータバスDBUSへ出力される場合も同様の手順で行われる。制御信号STLがHレベルに立ち上げられ、n型トランジスタ転送ゲート53Aがオンされる。その結果、n型トランジスタ53Aを介して、配線99がLレベルになる。このとき、配線99及び各ノードn1A,n2Aは、n型トランジスタ転送ゲート53A、54Aと接続されているフリップフロップFFAとは直接接続されていないので、ノードn1A或いはノードn2Aに、配線99の電荷が流れ込んで、ノードn1A或いはノードn2Aの電位が上昇しても、ノードn1A,n2Aの電位は、n型トランジスタ53A、54Aのしきい値以上に上昇することは無い。さらに、ノードn1A及びノードn2Aのどちらの保持データも配線99に出力することができる。そのため、2つのノードn1A,n2Aのうち、配線99が放電する回数の少ないノードからその保持データを出力するように制御することで、配線99の余分な放電動作を回避することができ、次回のプリチャージによる消費電流を減らすことができる。次に、配線99からノードn2Aに、データHまたはデータLを入力する動作について、説明する。配線99とラッチとの接続は、n型トランジスタ53A、54Aのみで行っているので、ノードn1A及びノードn2Aを配線99から直接VDDに充電することはできない。そこで、初期状態が不定である配線99をプリディスチャージ用トランジスタ図示せずからグランド電位VSSに放電させる。十分に配線99を放電できたタイミングにおいて、制御信号SLIがHレベルに立ち上げられて、p型トランジスタ56Aがオフ状態にされる。その後、制御信号STIがHレベルに立ち上げられて、n型トランジスタ54Aがオンされる。ノードn2Aは配線99に接続され、電位VSSに放電される。そうすると、p型トランジスタ55Aは、Lレベルの制御信号SLLにより、オン状態となっているので、ノードn1AがHレベルにセットされる。次に、制御信号SLI、制御信号STIの順に、制御信号SLI,STIがLレベルに立ち下げられる。そして、プリディスチャージ用トランジスタがオフにされ、スイッチ95を介して、配線99が電位VDDSAに充電される。その後、キャッシュラッチ50Dから配線99にHまたはLレベルが出力される。キャッシュラッチ50Dの出力データがHレベルの場合、配線99の電位レベルは、電位VDDSAのままである。キャッシュラッチ50Dの出力データがLレベルの場合、配線99は、電位VSSに放電される。この状態で制御信号SLL、制御信号STLの順序で、それらの信号レベルがHレベルに立ち上げられ、ノードn1Aにn型トランジスタ53Aを介して、配線99の電位VDDSA又は電位VSSが転送される。ノードn1Aは、電位VDDSAの状態が維持される、或いは、電位VSSに放電される。p型トランジスタ56Aは、Lレベルである制御信号SLLによりオン状態にあるから、ノードn2Aは、VSSになる或いはVDDSAになる。ラッチ50のデータ保持状態を反転させる場合、つまり、インバータとして使用する場合、以下の動作が実行される。ラッチ50のノードn1の電位レベルがL0レベルに設定され、ラッチ50のノードn2の電位レベルがH1レベルに設定される場合、例えば、データバススイッチ90がオンされ、配線99が、LレベルのデータバスDBUSと電気的に接続される。これによって、配線99の電位レベルがLレベルに設定される。駆動スイッチ55,56がオンされ、駆動電位VDDSAが、フリップフロップFFに印加される。そして、Hレベルの制御信号によって、ノードn1に接続された転送ゲート53がオンされ、Lレベルの制御信号によって、ノードn2に接続された転送ゲート54がオフされる。これによって、ノードn1がLレベルの配線99に電気的に接続され、ノードn1の電位レベルが、Lレベルに遷移する。この一方、ノードn2は、オフ状態の転送ゲート54によって、Lレベルの配線99から電気的に分離されている。そして、フリップフロップFFによって、ノードn2の電位レベルは、ノードn1の電位レベルの反転電位Hレベルとなる。ラッチ50のノードn1の電位レベルがHレベルに設定され、ラッチ50のノードn2の電位レベルがLレベルに設定される場合、例えば、オン状態のデータバススイッチ90によって、配線99がLレベルに設定され、オン状態の駆動スイッチ55,56によって、駆動電位VDDSAが、フリップフロップFFに印加される。そして、Lレベルの制御信号によって、ノードn1に接続された転送ゲート53がオフされ、Hレベルの制御信号によって、ノードn2に接続された転送ゲート54がオンされる。これによって、ノードn2がLレベルの配線99に電気的に接続され、ノードn2の電位レベルが、Lレベルに遷移する。ノードn1は、オフ状態の転送ゲートによって、Lレベルの配線99から電気的に分離されている。そして、フリップフロップFFによって、ノードn1の電位レベルは、ノードn2電位レベルの反転電位Hレベルとなる。以上の動作によって、ラッチ50の保持するデータが書き換えられる。尚、ラッチ50に対するデータの書き込み時、データバススイッチ90が用いられる代わりに、高電位端に接続されたスイッチ95が用いられてもよい。この場合、配線99の電位レベルがHレベルに設定されることによって、ノードn1,n2の電位レベルがHレベルに充電される。ノードn1,n2の充電によって、ラッチ50のデータが書き換えられる。また、ラッチ50のデータ読み出し時、例えば、転送ゲート53がオンされ、ノードn1の電位レベルが、ラッチ50が記憶しているデータとして、出力される。例えば、本実施形態におけるラッチユニット50内のラッチ50は、以下のスタンバイ状態になる場合もある。ラッチ50内の両方の駆動スイッチ55,56がオフされる。例えば、駆動スイッチ55,56が、p型トランジスタ55,56である場合、駆動スイッチのゲート55,56のゲートに、電位VDDAが印加される。そして、両方の転送ゲート53,54がオンされ、オン状態のデータバススイッチ90を経由して、ノードn1,n2がデータバスDBUSに接続される。ここで、データバスDBUSはグランド電位VSSが印加されており、ラッチ50の両方のノードn1,n2は、Lレベルに設定される。それゆえ、フリップフロップFFを形成するn型トランジスタ51n,52nはオフし、フリップフロップFFを形成するp型トランジスタ51p,52pは、オンする。すなわち、ラッチ50は貫通電流が流れない状態で停止している。その結果、消費電力を減らすことができる。以下では、このような両方のノードn1,n2がLレベルに設定されるラッチ50の駆動状態非アクティブのことを、スタンバイ状態とよぶ。但し、ラッチ50のスタンバイ状態において、ラッチ50が記憶していたデータは、破壊される。ラッチ50のスタンバイ状態において、ラッチ50内に生じるリーク電流の大きさは、実質的にp型トランジスタ55,56のオフリーク電流サブスレショルドリーク電流又はオフステートリーク電流ともよばれるによって、決まる。尚、ラッチのデータ保持状態が継続される場合、つまり、フリップフロップFF内の2つのノードn1,n2が互いに相補の電位レベルにされている場合、フリップフロップFF内において、1つのn型トランジスタ及び1つのp型トランジスタが、オンしている。この場合、ラッチ50内に生じるリーク電流の大きさは、1つのn型トランジスタのオフリーク電流と1つのpチャネル型電荷効果トランジスタを直列接続した場合のオフリーク電流、または、2つのpチャネル型電荷効果トランジスタを直列接続した場合のオフリーク電流によって決まる。本実施形態のフラッシュメモリにおいて、制御回路8は、例えば、メモリの動作時において、メモリセルアレイ1のカラムの動作状況選択状態、アクティブ状態に基づいて、カラム制御回路3内の構成要素の動作を、所定の制御単位例えば、ビット線単位或いはカラムユニット単位で個別に管理する。この管理状態において、制御回路8は、メモリの消費電力の低減を図る。本実施形態のフラッシュメモリの制御回路8は、例えば、メモリセルアレイ1の複数のカラム及びそれに対応する回路の動作状況を検知し、動作状況の検知結果に応じて、選択されていないアクティブにされていないカラムに対応する回路を、非アクティブ状態スタンバイ状態にする。尚、制御回路8は、メモリの動作に応じて、カラム制御回路3内の内部構成の全てを待機状態する場合もある。制御回路8は、例えば、カラム制御回路3内の回路の動作状況を検知するための動作状況検知ユニット81を有する。制御回路8内の動作状況検知ユニット81は、例えば、カラムアドレスやローカルカラムデコーダ301の駆動状態ポインタの位置、コマンド又は制御信号に基づいて、カラムユニットCU又はメモリセルユニット10の動作状況を検知する。そして、非選択状態非駆動状態のカラムユニットCU及びメモリセルユニット10が、動作状況検知ユニット81によって検知された場合、制御回路8は、そのカラムユニットCU及びメモリセルユニット10に対応するカラム制御回路3内の構成要素のうち非活性化しても支障のない回路を待機状態非アクティブ状態にする。例えば、制御回路8は、非選択のカラムユニットCU及びメモリセルユニット10に対応するラッチユニット341内の一部のラッチ50を待機状態スタンバイ状態にする。ラッチユニット341内の複数のラッチのうち、下位データラッチ50C及びキャッシュラッチ50Dは、キャッシュ読み出しに用いられる。それゆえ、制御回路8は、カラムユニットCU及びメモリセルユニット10が非選択状態であっても、下位データラッチ50C及びキャッシュラッチ50Dをアクティブにし、ラッチ50C,50Dに動作のための電力を供給する。一方、ラッチユニット341内の複数のラッチのうち、テンポラリラッチ50A及び上位データラッチ50Bは、カラムユニットCU及びメモリセルユニット10が非選択状態であれば、駆動されなくともよい。それゆえ、制御回路8は、非選択のカラムユニットCU及びメモリセルユニット10に対応するテンポラリラッチ50A及び上位データラッチ50Bを、非アクティブにし、それらのラッチ50A,50Bに対する電力の供給を低減する。例えば、ラッチ50がスタンバイ状態待機状態又は非アクティブ状態にされる場合、制御回路8は、制御信号FIVEONに基づいて、所定のラッチ50をアクティブ状態からスタンバイ状態にする動作を制御する。制御回路8は、例えば、Lレベルの制御信号に基づいて、駆動スイッチとしてのp型トランジスタ55,56のゲートに、p型トランジスタがオフする電位VDDA例えば、電源電位を印加し、フリップフロップFFに対する駆動電位VDDSAの印加を停止する。また、制御回路8は、転送ゲートとしてのn型トランジスタ53,54の両方をオンし、両方のノードn1,n2を接地電位Lレベルに接続する。これによって、フリップフロップFFのノードn1,n2の電位レベルは、Lレベルになり、ラッチ50のフリップフロップFF内において、フリップフロップFFを形成しているn型トランジスタ51n,52nはオフし、フリップフロップFFを形成しているp型トランジスタ51p,52pはオンする。ここで、n型トランジスタのオフリーク電流は、p型トランジスタのオフリーク電流より十分小さいものとして説明する。なお、p型トランジスタのオフリーク電流がn型トランジスタのオフリーク電流より大きい場合でも、p型トランジスタのゲート電極に印加される制御信号SLL,SLIとして、電位VDDSAよりも高い電圧を加えることによって、p型トランジスタのオフリーク電流をn型トランジスタのオフリーク電流よりも減らすことが可能である。ここで、ラッチ50にHレベル、または、Lレベルを保持したままスタンバイ状態になると、オフリーク電流の大きさは、直列接続された2個のp型トランジスタのリーク電流と直列接続された1個のp型トランジスタと1個のn型トランジスタとのリーク電流の和になる。本実施形態では、ラッチ50のスタンバイ時において、ラッチ50の両方のノードn1,n2がLレベルに設定される場合、ラッチ50内で生じるリーク電流の大きさは、2つのp型トランジスタ駆動スイッチ55,56のオフリーク電流によって実質的に決まる。スタンバイ状態のラッチ50において、2つのp型トランジスタ55,56のオフリーク電流に応じた電力が、消費される。すなわち、p型トランジスタのオフリーク電流がn型トランジスタのオフリーク電流よりも小さい場合、2個のp型トランジスタの直列接続と1個のp型トランジスタと1個のn型トランジスタとの直列接続を並列に接続した場合におけるオフリーク電流の消費電力よりも、2個のp型トランジスタの直列接続を並列に接続した場合のオフリーク電流の消費電力は、少なくなる。また、従来のように、ラッチ50がHレベル、または、Lレベルのデータを保持したままの状態において、その状態におけるオフリーク電流の大きさは、直列接続された1個のp型トランジスタと1個のn型トランジスタのリーク電流の和になる。すなわち本実施形態では、従来技術よりもオフリーク電流を減らすことができる。また、本実施形態のフラッシュメモリのページバッファ回路34に用いられるラッチ50において、ラッチ50が含むフリップフロップのノードn1,n2をLレベルに設定することによって、ラッチ50をラッチ50のデータ保持状態を継続する場合や他の回路構成のラッチ例えば、クロックドインバータを用いたラッチが用いられた場合に比較して、スタンバイ状態のラッチ50、そのラッチ50を含むラッチユニット341及びパージバッファ回路34の消費電力を低減できる。この際、キャッシュ読み出しに用いられるラッチ例えば、下位データラッチ、キャッシュラッチは、データ保持状態アクティブ状態が継続されている。それゆえ、本実施形態において、フラッシュメモリの動作速度の劣化は抑制される。また、メモリセルアレイ1内に不良カラムユニット又は不良カラムが生じる場合がある。この場合、制御回路8は、記憶された不良カラムユニット及び不良カラムの情報、不良カラムユニット及び不良カラムに対する制御信号、又は、リダンダンシ冗長カラムに対する制御信号に基づいて、不良カラムに対応するラッチユニット341内のラッチ50内の駆動スイッチ55,56をオフ状態にし、フリップフロップFFのノードn1,n2の電位レベルをLレベルに設定する。これによって、不良カラムユニット及び不良カラムに対応するラッチユニットページバッファ回路内のラッチ50に生じる消費電力を、削減できる。また、本実施形態のように、リーク電流を低減できることに伴って、リーク電流に起因するノイズを低減できる。メモリの記憶容量の増大に伴って、カラムユニットCU及びメモリセルユニット10に対応するラッチユニット341の個数及びラッチユニット341内のラッチ50の個数が、増大する傾向がある。そのため、本実施形態のように、データ保持状態を継続させておかなくともよいデータを破壊してもよいラッチをスタンバイ状態電力遮断状態にすることによって、フラッシュメモリの消費電力やノイズを低減させることは、有効である。したがって、本実施形態の半導体メモリによれば、メモリの消費電力を低減できる。b動作図4乃至図6を参照して、本実施形態の半導体メモリフラッシュメモリの動作について、説明する。なお、本実施形態のフラッシュメモリの動作の説明に関して、図1乃至図3も適宜用いる。以下、本実施形態のフラッシュメモリの動作は、メモリセルアレイに対するデータの入出力時のカラム制御回路3の動作に関して、主に説明する。尚、カラム制御回路3によるカラムの制御は、メモリセルアレイ1カラムユニットCUに対するデータの入出力方向データの転送順序が異なるのみで、メモリセルアレイに対するデータの入力メモリの書き込み動作においても、或いは、メモリセルアレイからのデータの出力メモリの読し出し動作においても、実質的に同じである。それゆえ、メモリの書き込み動作/読み出し動作の詳細な説明は、省略する。図4は、本実施形態のフラッシュメモリの動作例を示すフローチャートである。図5及び図6は、本実施形態のフラッシュメモリの動作例を示すタイミングチャートである。図4に示されるように、メモリセルアレイ1に対して、データの入力又は出力が外部から要求されたとき、書き込みコマンド又は読み出しコマンドが、制御信号入力端子20Aを介して、外部から制御回路8へ入力されるステップST0。このコマンドの入力とともに、アドレス信号入力端子20Cを介して、アドレス信号物理アドレスが、アドレスバッファ9へ入力される。例えば、書き込みコマンドが入力された場合、外部からのデータが、コマンドやアドレス信号とともに、データ入出力端子20Bを経由して、データ入出力バッファ7に入力される。コマンド及びアドレス信号の入力によって、制御回路8は、ロウ制御回路2及びカラム制御回路3を駆動させる。これによって、アドレス信号が示すブロックBLK、ページPG、カラムユニットCU及びメモリセルユニット10が、活性化される。例えば、フラッシュメモリにおいて、データの書き込み時又はデータの読み出し時、1ページPG分のデータが、メモリセルアレイの所定のアドレスに書き込まれる、又は、読み出される。尚、以下では、カラムの制御/駆動単位として、カラムユニットCU及びメモリセルユニット10を用いるが、上述のCOLが制御/駆動単位として用いられてもよい。電位生成回路6は、入力されたコマンドに応じて、書き込み電位、読み出し電位、非選択電位などを生成する。また、電位生成回路6は、ソース制御回路4及びウェル制御回路5に対する電位を生成する。ソース線制御回路4及びウェル制御回路5は、電位生成回路6によって生成された電位を、ソース線及びウェルに印加する。ロウ制御回路2は、制御回路8による制御コマンド及びアドレス信号に基づいて、メモリセルアレイ1のロウを制御する。ロウ制御回路2は、ロウアドレスが示すブロック以下、選択ブロックとよぶBLK及びページ以下、選択ページとよぶPGを、アクティブにする。そして、ロウ制御回路2は、所定の電位を、所定のワード線及びセレクトゲート線に、転送及び印加する。カラム制御回路3は、制御回路8による制御コマンド及びアドレス信号に基づいて、メモリセルアレイ1のカラムユニットCU及びメモリセルユニット10を制御する。カラムデコーダ30及びその内部のローカルカラムデコーダ301は、カラムアドレスが示すカラムユニット以下、選択カラムユニットとよぶCU及びメモリセルユニット以下、選択メモリセルユニット又は選択ビット線とよぶ10のアクティブ/非アクティブ状態を制御する。制御回路8内の動作状況検知ユニット81は、制御信号やアドレスに基づいて、カラムユニットCU及びメモリセルユニット10の動作状況を検知するステップST1。例えば、制御回路8は、ビジー/レディ信号BUSYn、ビジー/レディ信号BUSYnに対応するファイブオン信号FIVEON、入力されたカラムアドレス、カラムデコーダ30及びローカルカラムデコーダ301に対する駆動状況などに基づいて、メモリセルアレイ1、カラムユニットCU又はメモリセルユニット10がアクティブであるか、非アクティブであるかを検知する。検知結果に基づいて、動作状況検知ユニット81が、カラムユニットCU及びメモリセルユニット10が動作対象である選択されている、アクティブであると判別した場合、そのカラムユニットCU及びメモリセルユニット10に対応するカラム制御回路3内の各回路は、制御回路8によって、アクティブにされ、駆動されるステップST2。一方、検知結果に基づいて、動作状況検知ユニット81が、カラムユニットCU及びメモリセルユニット10が動作対象でない、又は、カラムユニットCU及びメモリセルユニット10に対する動作が完了したと、判別した場合、制御回路8は、そのカラムユニットCU及びメモリセルユニット10ビット線BLに対応するカラム制御回路3内の各回路を、スタンバイ状態非アクティブ状態にするステップST3。以下では、ファイブオン信号FIVEONによって、ページバッファ回路34内のラッチ50のアクティブ状態/スタンバイ状態が、制御される場合を例示して、本実施形態のフラッシュメモリの動作について、説明する。図5は、ページバッファ回路34が含んでいるラッチユニット341内のラッチ50が、制御回路8の制御によって、アクティブ状態からスタンバイ状態非アクティブ状態又は待機状態ともよぶに遷移させる動作におけるタイミングチャートを示している。以下では、回路ここでは、ラッチ50をアクティブ状態からスタンバイ状態にする動作のことを、スタンバイ動作とよぶ。例えば、ラッチユニット341内の複数のラッチ50のうち、下位データラッチ50C及びキャッシュメモリ50Dは、メモリに対するキャッシュ読み出しを考慮して、アクティブ状態が維持されることが好ましい。一方、センスアンプユニット321に対するテンポラリラッチ50Aや上位データラッチ50Bは、スタンバイ状態にしてもよい。ここでは、ラッチユニット341内のテンポラリラッチ50A及び上位データラッチ50Bに対して、スタンバイ動作が実行される場合について、説明する。例えば、ファイブオン信号FIVEONは、ビジー信号BUSYnと実質的に相補の関係で信号レベルが変化する制御信号である。図5に示されるように、ビジー信号BUSYnがLレベルからHレベルに遷移するのに同期して、ファイブオン信号FIVEONは、HレベルからLレベルに遷移する。ファイブオン信号FIVEONがLレベルに遷移した後、データバススイッチ90の制御信号DSWが、LレベルからHレベルに、制御回路8の制御によって、設定される。これによって、データバススイッチ90がオンし、複数のラッチ50A,50B,50Cが接続された共通配線99は、データバスDBUSに接続される。例えば、データバスDBUSの電位レベルは、Lレベルに設定されている。例えば、スタンバイ動作は、複数例えば、16個のメモリセルユニット10ビット線BLを1つの制御単位として実行される。この場合、ラッチ50は、各メモリセルユニット10に対応するように設けられているので、16個のテンポラリラッチ50A及び16個の上位データラッチ50Bが、スタンバイ状態にされる。尚、16個以上のラッチユニットに対して、同時にスタンバイ動作が実行されてもよい。例えば、制御信号DSWの信号レベルがHレベルに設定された後、テンポラリラッチSDL50Aに対する制御信号SLL<15:0>及び制御信号SLI<15:0>の信号レベル電位レベルが、制御回路8によって、LレベルからHレベルに遷移される。Hレベルに対応する電位VDDAが、テンポラリラッチ50A内の駆動スイッチとしてのp型トランジスタ55pA,56pAのゲートに印加され、p型トランジスタ55pA,56pAは、オフする。オフ状態の駆動スイッチ55pA,56pAによって、テンポラリラッチ50AのフリップフロップFFAに対する駆動電位VDDSAの印加が、遮断される。これと実質的に同時に、上位データラッチUDL50Bに対する制御信号ULL<15:0>及び制御信号ULI<15:0>の信号レベルが、LレベルからHレベルに遷移される。Hレベルに対応する電位VDDAが、上位データラッチ50B内の駆動スイッチとしてのp型トランジスタ55pB,56pBのゲートに印加され、p型トランジスタ55pB,56pBは、オフする。オフ状態の駆動スイッチ55pB,56pBによって、上位データラッチ50BのフリップフロップFFBに対する駆動電位VDDSAの印加が、遮断される。駆動スイッチ55,56がオフされた後、テンポラリラッチ50Aの制御信号SLL<15:0>及び制御信号SLI<15:0>が、制御回路8の制御によって、LレベルからHレベルに遷移される。テンポラリラッチ50A内の転送ゲートとしてのn型トランジスタ53A,54Aのゲートに、Hレベルの電位が印加され、2つの転送ゲート53A,54Aはオンする。これと実質的に同時に、上位データラッチ50Bの制御信号ULL<15:0>及び制御信号ULI<15:0>の信号レベルが、LレベルからHレベルに遷移される。上位データラッチ50B内の転送ゲートとしてのn型トランジスタ53B,54Bのゲートに、Hレベルの電位が印加され、2つの転送ゲート53B,54Bはオンする。テンポラリラッチ50A及び上位データラッチ50Bの転送ゲート53,54がオンされることによって、各ラッチ50A,50Bのノードn1,n2は、オン状態のデータバススイッチ90を介して、LレベルVssのデータバスDBUSに接続される。これによって、テンポラリラッチ50A及び上位データラッチ50B内のフリップフロップFFのノードn1,n2の両方が、Lレベルになる。この結果として、テンポラリラッチ50A及び上位データラッチ50B内のフリップフロップFFにおいて、両方のn型トランジスタ51n,52nがオフし、両方のp型トランジスタ51p、52pがオンする。ここで、ノードn1,n2が、Lレベルになっているので、ノードn1、n2から電界効果トランジスタ51nA,52nAを介して流れる貫通電流を防止することができる。このように、メモリセルアレイ1内の各ラッチユニット341が含んでいる複数のラッチ50のうち、テンポラリラッチ50A及び上位データラッチ50Bが、スタンバイ状態にされる。但し、テンポラリラッチ50A及びデータラッチ50Bのデータは、破壊される。一方、テンポラリラッチ50A及び上位データラッチ50Bに対するスタンバイ動作中において、例えば、下位データラッチLDL50Cの制御信号LLL<15:0>及び制御信号LLI<15:0>は、Lレベル電位VSSに設定されている。これによって、下位データラッチ50C内の駆動スイッチp型トランジスタ55C,56Cはオンし、フリップフロップFFCに駆動電位VDDSAが印加される。また、下位データラッチ50Cの制御信号LTL<15:0>及び制御信号<15:0>は、Lレベルに設定されている。これによって、下位データラッチ50C内の転送ゲートn型トランジスタ53,54は、オフする。これによって、下位データラッチ50Cのノードn1C,n2Cは、データバスDBUSから電気的に分離される。このように、各ラッチユニット341が含んでいる複数のラッチ50のうち、アクティブ状態が継続される下位データラッチ50C及びキャッシュラッチ50Dは、データが破壊されずに、所定のデータを保持し続ける。上述のように、ラッチユニット341のラッチ50がスタンバイ状態にされた場合、スタンバイ状態のラッチ50A,50Bのリーク電流は、p型トランジスタ51p,52pのオフリーク電流によって、実質的に決まる。これによって、本実施形態のフラッシュメモリに用いられるラッチ50の消費電力は、ラッチのデータ保持状態や他の回路構成のラッチに比較して、低減される。例えば、20μA程度のリーク電流が、削減される。尚、不良カラムユニットCU及び不良カラムに対応するラッチ50に対して、不良カラムの情報及びその情報に対応した制御信号enabledisableに基づいて、そのラッチユニットが含んでいる全てのラッチに、上述の動作を実行してもよい。これによって、不良カラムユニット及び不良カラムに対応するラッチ50のリーク電流を削減できる。スタンバイ状態の回路ここでは、ページバッファ回路34内のラッチ50が、コマンドの入力や所定の動作シーケンスに基づいて動作対象として復帰させる場合、スタンバイ状態の回路をアクティブ状態にする動作が実行されるステップST4。図6は、ラッチユニット341内のラッチ50がスタンバイ状態からアクティブ状態に遷移させる動作におけるタイミングチャートを示している。ラッチユニット341をスタンバイ状態からアクティブ状態に遷移させる動作のことを、以下では、リカバリィRecovery動作復帰動作とよぶ。リカバリィ動作は、例えば、電位生成回路による電位生成Pumpwait中に実行される。例えば、リカバリィ動作は、ピーク電流の低減させるために、ラッチ50ごと及びラッチ50内の構成ごとに、タイミングをずらして、時分割で実行される。例えば、図6に示されるように、ファイブオン信号FIVEONが、ビジー信号BUSYnに同期して、LレベルからHレベルに遷移することによって、スタンバイ状態のラッチ50に対するリカバリィ動作が開始される。ラッチ50のリカバリィ動作の開始時、データバススイッチ90に対する制御信号DSWはHレベルに設定され、リカバリィ動作の対象のラッチ50とデータバスDBUSとは、電気的に接続されている。図6に示されるように、リカバリィ動作が開始されると、複数のテンポラリラッチSDL50Aの電界効果トランジスタ55A,56Aに対する制御信号STL<15:0>,STI<15:0>が、制御回路8によって、HレベルからLレベルに遷移される。この際、16個の制御単位例えば、メモリセルユニットに対応する全ての制御信号STLの信号レベル電位レベルが、一括にLレベルにされずに、複数のラッチ50Aのうち偶数番目の制御単位に対応する制御信号STL<0>,<2>,<4><14>以下、STLevenと表記するの信号レベルが、Lレベルにされる。そして、複数のラッチ50Aのうち奇数番目の制御信号STL<1>,<3>,<5><15>以下、STLoddと表記するの信号レベルは、偶数番目の制御信号が、Lレベルになるまで、Hレベルに維持される。そして、偶数番目の制御信号STLevenが、Lレベルに遷移された後、奇数番目の制御信号STLoddが、Lレベルに遷移される。これによって、複数のラッチ50に対するリカバリィ動作において、ピーク電流の発生タイミングが重複することを回避することによって、大きなピーク電流が一度に発生することが、防止される。制御信号STL<15:0>がLレベルに設定されることによって、テンポラリラッチ50A内の転送ゲートn型トランジスタ53Aが、オフ状態になる。テンポラリラッチ50A内のフリップフロップFFAのノードn1Aは、Lレベルの配線から電気的に分離される。例えば、偶数番目の制御信号STLeven及び奇数番目の制御信号STLoddのそれぞれがLレベルに遷移されている期間中に、他の制御信号ここでは、制御信号SLLが、Lレベルに遷移される。例えば、複数の上位データラッチ50Aうち駆動スイッチとしてのp型トランジスタ55の制御信号SLL<15:0>において、偶数番目の制御信号SLLevenSLL<0>,SLL<2>が、偶数番目の制御信号STLevenの信号レベルが遷移される時間と奇数番目の制御信号STLoddの信号レベルが遷移されている時間との間に、ピーク電流が発生するタイミングが重複しないように、HレベルからLレベルに遷移される。その後、他の制御信号と信号レベルの遷移のタイミングが重複しないように、奇数番目の制御信号SLLoddSLL<1>,SLL<3>が、HレベルからLレベルに遷移される。これによって、制御信号SLL<15:0>がLレベルに設定されることによって、テンポラリラッチ50A内の電界効果トランジスタ駆動スイッチ55Aが、オン状態になる。ここで、電界効果トランジスタ55Aがオンとなっているときに、ノードn1A,n2AがLレベルになっているので、電界効果トランジスタ51nAはオフしている。その結果として、電位VDDSAの電位レベルから電位VSSSAの電位レベルに流れる貫通電流を防止することができる。また、フリップフロップFFの一方のインバータp型トランジスタ51pに、駆動電位VDDSAが印加される。その結果として、ノードn1AがHレベルになり、電界効果トランジスタ52pAがオフ、電界効果トランジスタ52nAがオンする。例えば、ノードn2Aに接続された転送ゲート54Aに対しても、偶数番目の制御単位に対応する制御信号SLIevenSLI<0>,SLI<2>と奇数番目の制御単位に対応する制御信号SLIoddSLI<1>,SLI<3>とが、異なるタイミングで、Lレベルに設定される。ここで、電界効果トランジスタ55Aがオンとなっているときに、ノードn1AがHレベルになっているので、電界効果トランジスタ52pAはオフしている。その結果として、電位VDDSAのレベルから電位VSSSAのレベルに流れる貫通電流を防止できる。また、転送ゲートn型トランジスタ54Aが、偶数番目及び奇数番目の制御単位ごとに、それぞれ分散して、オフ状態になり、各ラッチ50内のフリップフロップFFAのノードn2Aは、Lレベルのデータバスから電気的に分離される。また、複数の上位データラッチ50Aにおける駆動スイッチ56Aに対して、偶数番目の制御信号STIevenSLI<0>,SLI<2>,及び奇数番目の制御信号STIoddSLI<0>,SLI<2>,が、異なるタイミングでHレベルからLレベルに設定される。これによって、各上位データラッチ50Aの駆動スイッチp型トランジスタ56Aが、オン状態となり、フリップフロップFFAの一方のインバータp型トランジスタ52pに、駆動電位VDDSAが印加される。尚、各制御信号STL,SLL,SLI,STI間において、ピーク電流の低減のため、各制御信号STL,SLL,SLI,STIの信号レベルがHレベルからLレベルに遷移される時間が一致しないように、信号レベルを遷移させるタイミングをずらすように、制御されることが好ましい。また、制御信号STL,SLL,SLI,STIの順番で信号レベルがHレベルからLレベルに遷移されることにより、電位VDDSAの電位レベルから電位VSSSAの電位レベルに流れる貫通電流を防止できる。なお、電位VDDSAから電位VSSSAに貫通電流が流れない順序であれば、この順序に限られない。以上のように、テンポラリラッチ50Aに対するリカバリィ動作によって、テンポラリラッチ50Aがスタンバイ状態からアクティブ状態になる。図6に示されるように、テンポラリラッチ50Aに対するリカバリィ動作が実行された後、上位データラッチUDL50Bに対するリカバリィ動作が開始される。尚、図6において、テンポラリラッチ50Aに対するリカバリィ動作が実行されてから、上位データラッチ50Bに対するリカバリィ動作が実行される例が示されているが、この順序に限定されない。テンポラリラッチ50Aのリカバリィ動作と実質的に同様に、上位データラッチ50Bを形成する構成素子の制御信号UTL<15:0>,ULL<15:0>,ULI<15:0>,UTI<15:0>のそれぞれが、偶数番目及び奇数番目の制御単位ごとにピーク電流の発生タイミングが分散するように、HレベルからLレベルに順次遷移される。上位データラッチ50B内において、それぞれ異なるタイミングで、偶数番目及び奇数番目の制御信号UTL<15:0>,UTI<15:0>に対応する転送ゲートn型トランジスタ53B,54Bがオフ状態になり、偶数番目及び奇数番目の制御信号ULL<15:0>,ULI<15:0>に対応する駆動スイッチp型トランジスタ55B,56Bがオン状態になる。このように、上位データラッチ50Bに対するリカバリィ動作によって、上位データラッチ50Bがアクティブ状態になる。リカバリィ動作の対象の各ラッチ50が、スタンバイ状態からアクティブ状態に遷移した後、データバススイッチ90に対する制御信号DSWがHレベルからLレベルに遷移され、データバススイッチ90は、オフする。これによって、ラッチユニット341及びラッチ50が、データバスDBUSから電気的に分離される。これによって、ラッチユニット341内において、スタンバイ状態のラッチ50A,50Bがアクティブ状態にされ、ラッチユニット341が駆動される。例えば、スタンバイ状態からアクティブ状態に遷移した上位データラッチ50Bに対して、下位データラッチ50Cが記憶している下位データに対応する上位データが、読み出されてもよい。図6に示されるように、リカバリィ動作の対象の複数のラッチ50及びラッチ50を形成しているトランジスタを復帰させるタイミングを分散させることによって、リカバリィ動作時に生じるピーク電流を低減できる。例えば、図6に示される例のように、データユニットが含む2つのラッチ50に対してリカバリィ動作が実行される場合、リカバリィ動作は、例えば、1μs程度の動作期間で実行される。リカバリィ動作の後、入力されたコマンドに基づいて、所定の動作が実行される。そして、制御回路8は、メモリの動作に応じて、上述のスタンバイ動作及びリカバリィ動作を、ページバッファ回路34又は他の回路に対して、繰り返し実行する。図4乃至図6に示されるように、本実施形態のフラッシュメモリの動作が実行される。尚、ここでは、ページバッファ回路34内のラッチ50に対する制御回路8による動作が示されているが、センスアンプ回路32内の内部構成例えば、センスアンプユニット321やカラムデコーダ30内の内部構成例えば、ローカルカラムデコーダ301が、メモリセルアレイのカラムの動作状況に応じて、制御回路50によって非アクティブ状態スタンバイ状態にされてもよい。本実施形態のフラッシュメモリにおいて、メモリの動作中において、動作対象ではない選択されていない回路が、制御回路8によって、スタンバイ状態に設定される。例えば、ページバッファ回路34内のラッチユニット341が含んでいる複数のラッチ50において、ラッチユニット34の非選択時に、データが破壊されてもよいラッチ50A,50Bが、スタンバイ状態にされる。ラッチユニット341において、ラッチ50を形成する駆動スイッチ55,56を、オフ状態にする。この際、駆動スイッチとしてのp型トランジスタ55,56のゲートには、電位VDDAが印加される。そして、ラッチ50の転送ゲート53,54としてのnチャネル型電界効果トランジスタを、オン状態にし、フリップフロップの2つのノードn1,n2の電位レベルは、グランド電位0レベルVSSにする。これによって、ラッチ50のフリップフロップFFを形成するn型トランジスタの両方が、オフ状態になり、フリップフロップFFを形成するp型トランジスタ51p,52pの両方が、オン状態になる。本実施形態のように、ラッチ50のフリップフロップFFを形成する2つのn型トランジスタ51n,52nがオフ状態にされることによって、ラッチ50に生じるオフリーク電流の大きさは、n型トランジスタ51n,52nのリーク電流の影響をほとんど受けずに、p型トランジスタ55,56のリーク電流のみで、決定される。それゆえ、本実施形態のフラッシュメモリにおいて、ページバッファ回路34内のスタンバイ状態のラッチ50のリーク電流は、データ保持状態のラッチや他の回路構成のラッチに比較して、リーク電流を低減できる。したがって、本実施形態のフラッシュメモリによれば、ページバッファ回路341が含む複数のラッチ50をスタンバイ状態に設定することによって、メモリの消費電力を低減できる。また、本実施形態のように、リーク電流を低減できることによって、そのリーク電流に起因するノイズの影響も抑制される。本実施形態のフラッシュメモリの動作において、ラッチユニット341内のスタンバイ状態のラッチ50及びそのラッチの構成素子に対してリカバリィ動作が実行される際に、制御信号の遷移のタイミングが、例えば、ラッチごとに、或いは、偶数番目又は奇数番目の制御単位に対応する構成素子ごとに、時分割される。これによって、リカバリィ動作時のピーク電流の発生タイミングが、分散される。この結果として、本実施形態のフラッシュメモリは、スタンバイ状態の回路ここでは、ラッチユニット341内のラッチ50に対するリカバリィ動作時に発生するピーク電流を、低減できる。以上のように、本実施形態の半導体メモリ及びその動作によれば、メモリの消費電力を低減できる。[その他]本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、MRAMMagnetoresistiveRAM、ReRAMResistiveRAM及びPCRAMPhaseChangeRAMのようなメモリにも適用できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"