"互いに直列に接続する、抵抗値で情報を記憶する抵抗変化素子と、前記抵抗変化素子をアクセスするトランジスタと、を含むメモリセルと、前記メモリセルの一端に接続するビット線と、前記メモリセルの他端に接続するソース線と、前記トランジスタのゲート電極に接続するワード線と、前記ワード線に電圧を供給するワード線駆動回路と、を備え、前記ワード線駆動回路は、前記抵抗変化素子の抵抗値を、高抵抗から低抵抗にセットする場合、前記ワード線を、前記トランジスタを非導通にする第1の電圧から、前記第1の電圧と前記トランジスタを第1のインピーダンスで導通にする第2の電圧との間の電圧であり前記トランジスタを前記第1のインピーダンスよりも高い第2のインピーダンスで導通にする第3の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第1の抵抗値に変化させ、前記第3の電圧へ遷移させた後の所定時間後に、前記ワード線を前記第3の電圧から前記第2の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記低抵抗に設定する、ことを特徴とする半導体装置。前記ワード線駆動回路は、前記抵抗変化素子の抵抗値を、低抵抗から高対抗にリセットする場合に、前記所定時間を有することなく、前記ワード線を前記第1の電圧から前記第2の電圧に遷移させる、ことを特徴とする請求項1記載の半導体装置。更に、前記ビット線の電圧を制御するビット線制御回路を備え、前記半導体装置は、前記抵抗変化素子の抵抗値を、前記セットする場合、前記ビット線制御回路は、前記ワード線が前記第3の電圧に遷移してから、前記ビット線に第4の電圧を供給する、ことを特徴とする請求項2記載の半導体装置。更に、前記ソース線の電圧を制御するソース線制御回路を備え、前記半導体装置は、前記抵抗変化素子の抵抗値を、前記セットする場合、前記ソース線制御回路は、前記ソース線に前記第4の電圧よりも絶対値で低い第5の電圧を供給する、ことを特徴とする請求項3記載の半導体装置。前記半導体装置は、前記抵抗変化素子の抵抗値を、前記リセットする場合、前記ビット線制御回路は、前記ワード線が前記第2の電圧に遷移してから、前記ビット線に第6の電圧を供給する、ことを特徴とする請求項4記載の半導体装置。前記半導体装置は、前記抵抗変化素子の抵抗値を、前記リセットする場合、前記ソース線制御回路は、前記ソース線に前記第6の電圧よりも絶対値で高い第7の電圧を供給する、ことを特徴とする請求項5記載の半導体装置。更に、前記ビット線の電圧を制御するビット線制御回路を備え、前記半導体装置は、前記抵抗変化素子の抵抗値を、前記セットする場合、前記ビット線制御回路は、前記ワード線が前記第3の電圧に遷移する前に、前記ビット線に第4の電圧を供給する、ことを特徴とする請求項2記載の半導体装置。更に、前記ソース線の電圧を制御するソース線制御回路を備え、前記半導体装置は、前記抵抗変化素子の抵抗値を、前記セットする場合、前記ソース線制御回路は、前記ソース線に前記第4の電圧よりも絶対値で低い第5の電圧を供給する、ことを特徴とする請求項7記載の半導体装置。前記半導体装置は、前記抵抗変化素子の抵抗値を、前記リセットする場合、前記ビット線制御回路は、前記ビット線に第6の電圧を供給し、前記ソース線制御回路は、前記ソース線に前記第6の電圧よりも絶対値で高い第7の電圧を供給する、ことを特徴とする請求項8記載の半導体装置。前記ワード線駆動回路は、前記ワード線に接続するワード線ドライバと、前記第2の電圧を前記ワード線ドライバに供給する第2のワード線ドライバ電源回路と、前記第3の電圧を前記ワード線ドライバに供給する第3のワード線ドライバ電源回路と、を備える、ことを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。前記ワード線駆動回路は、更に、前記リセット時に、前記第2の電圧を前記ワード線ドライバに供給する第1のワード線ドライバ電源回路を備え、前記第2のワード線ドライバ電源回路は、前記セット時に、前記第2の電圧を前記ワード線ドライバに供給し、前記第3のワード線ドライバ電源回路は、前記セット時に、前記第3の電圧を前記ワード線ドライバに供給する、ことを特徴とする請求項10記載の半導体装置。前記ワード線駆動回路は、前記セットする場合、前記第3の電圧から前記第2の電圧に、第1の時間で遷移させ、前記リセットする場合、前記第1の電圧から前記第2の電圧に、前記第1の時間よりも短い第2の時間で遷移させる、ことを特徴とする請求項2記載の半導体装置。更に、前記ビット線の電圧を制御するビット線制御回路を備え、前記ビット線制御回路は、前記セット時に、前記ビット線に第4の電圧を供給するセットドライバを含み、前記リセット時に、前記ビット線に第6の電圧を供給するリセットドライバを含む、ことを特徴とする請求項2記載の半導体装置。前記セットドライバは、互いに直列に接続する、定電流を供給する定電流源トランジスタ及び前記定電流源トランジスタのドレイン端子とソース端子間の電圧を一定にするクランプトランジスタを含む、ことを特徴とする請求項13記載の半導体装置。更に、出力ノードが前記クランプトランジスタのゲート端子に接続し、前記定電流源トランジスタのドレイン端子の電圧と所定電圧とを比較する差動アンプを備える、ことを特徴とする請求項14記載の半導体装置。前記セットドライバは、チャンネル幅で定義される定電流を供給するトランジスタを含む、ことを特徴とする請求項13記載の半導体装置。前記半導体装置は、複数の前記ビット線と、前記複数のビット線と交差する方向に配線された複数の前記ワード線と、前記複数のビット線と前記複数のワード線とのそれぞれの交点に対応してマトリクス状に設けられた複数の前記メモリセルと、をそれぞれ含む複数のメモリセルアレイと、前記複数のビット線及び複数のメモリセルアレイに関連するグローバルビット線と、前記複数のワード線及び複数のメモリセルアレイに関連するメインワード線と、前記複数のビット線の電圧を制御するビット線制御回路と、を備える、ことを特徴とする請求項2記載の半導体装置。前記ワード線駆動回は、前記メインワード線に接続する、ことを特徴とする請求項17記載の半導体装置。前記ビット線制御回路は、前記グローバルビット線に接続する、ことを特徴とする請求項18記載の半導体装置。前記複数のメモリセルアレイのそれぞれは、夫々対応する前記グローバルビット線に接続する前記ビット線制御回路を含む、ことを特徴とする請求項19記載の半導体装置。前記セットドライバは、互いに電流値が異なり、前記抵抗変化素子の抵抗値を多値に制御する複数の定電流を、前記ビット線に供給する、ことを特徴とする請求項13記載の半導体装置。前記セットドライバは、前記複数の定電流をそれぞれ供給する複数のトランジスタを含む、ことを特徴とする請求項21記載の半導体装置。前記複数のトランジスタのチャンネル幅は、互いに異なる、ことを特徴とする請求項22記載の半導体装置。前記複数のトランジスタの夫々のゲート端子には、前記多値に対応するそれぞれが異なる電圧の複数の信号が供給される、ことを特徴とする請求項22記載の半導体装置。前記セットドライバは、ゲート端子に供給される電圧によって、前記複数の定電流を供給するトランジスタを含む、ことを特徴とする請求項21記載の半導体装置。前記セットドライバは、前記ゲート端子に供給する電圧を生成するセレクタを、更に含む、ことを特徴とする請求項25記載の半導体装置。前記セレクタは、互いに異なる複数の電圧を、前記多値に対応して選択し、前記ゲート端子に供給する、ことを特徴とする請求項26記載の半導体装置。前記セットドライバは、互いに直列に接続する、定電流を供給する前記トランジスタ及び前記トランジスタのドレイン端子とソース端子間の電圧を一定にするクランプトランジスタを含む、ことを特徴とする請求項25乃至27のいずれか一項に記載の半導体装置。メモリ部と、前記メモリ部の動作を制御すると共に前記メモリ部が記憶する情報を用いて情報処理を行う制御部と、を備えるメモリシステムにおいて、前記メモリ部は、互いに直列に接続する、抵抗値で情報を記憶する抵抗変化素子と、前記抵抗変化素子をアクセスするトランジスタと、を含むメモリセルと、前記メモリセルの一端に接続するビット線と、前記メモリセルの他端に接続するソース線と、前記トランジスタのゲート電極に接続するワード線と、前記ワード線に電圧を供給するワード線駆動回路と、を備え、前記ワード線駆動回路は、前記抵抗変化素子の抵抗値を、高抵抗から低抵抗にセットする場合、前記ワード線を、前記トランジスタを非導通にする第1の電圧から、前記第1の電圧と前記トランジスタを第1のインピーダンスで導通にする第2の電圧との間の電圧であり前記トランジスタを前記第1のインピーダンスよりも高い第2のインピーダンスで導通にする第3の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第1の抵抗値に変化させ、前記第3の電圧へ遷移させた後の所定時間後に、前記ワード線を前記第3の電圧から前記第2の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記低抵抗に設定する、ことを特徴とするメモリシステム。抵抗変化素子を記憶素子として用いる半導体装置において、抵抗変化素子を高抵抗である状態から低抵抗である状態に遷移させる場合、遷移後の抵抗値は、非特許文献1、2に記載されているように遷移の際の最大印加電流量に依存する。しかし、発明者の分析によれば、抵抗変化素子の抵抗値が高抵抗から低抵抗に急激に遷移するとその抵抗値の変化に伴って、抵抗変化素子の端子電圧が急激に変化する。その急激な電圧変化によって、抵抗変化素子の端子に関連する寄生容量素子に蓄えられた寄生電荷量が、抵抗変化素子に瞬間的に流れ、最大電流値を精度よく制御することが困難になる。例えば、前記寄生容量素子及び前記寄生電荷量は、抵抗変化素子と抵抗変化素子への電流供給を制御する電流制御素子ライトアンプとの間のデータバス及びビット線にそれぞれ付随する。抵抗変化素子の抵抗値の急激な変化に対応して電流制御素子が供給する電流量を制御しても、前記寄生容量素子に関連する寄生電荷量が抵抗変化素子へ電流を供給してしまうからである。この問題については、実施形態の説明の中で詳しく説明する。本発明の第1の視点によれば、互いに直列に接続する、抵抗値で情報を記憶する抵抗変化素子と、前記抵抗変化素子をアクセスするトランジスタと、を含むメモリセルと、前記メモリセルの一端に接続するビット線と、前記メモリセルの他端に接続するソース線と、前記トランジスタのゲート電極に接続するワード線と、前記ワード線に電圧を供給するワード線駆動回路と、を備え、前記ワード線駆動回路は、前記抵抗変化素子の抵抗値を、高抵抗から低抵抗にセットする場合、前記ワード線を、前記トランジスタを非導通にする第1の電圧から、前記第1の電圧と前記トランジスタを第1のインピーダンスで導通にする第2の電圧との間の電圧であり前記トランジスタを前記第1のインピーダンスよりも高い第2のインピーダンスで導通にする第3の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第1の抵抗値に変化させ、前記第3の電圧へ遷移させた後の所定時間後に、前記ワード線を前記第3の電圧から前記第2の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記低抵抗に設定する、半導体装置が提供される。本発明の第2の視点によれば、複数のビット線と複数のワード線との交点にそれぞれ対応してマトリクス状に設けられた複数のメモリセルを備え、前記各メモリセルが、一端が対応する前記ビット線に接続され印加電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、前記抵抗変化素子の他端と対応する前記ワード線とソース線とに接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通/非導通が制御されるトランジスタと、を備える半導体装置において、前記ビット線とワード線とを選択し、対応する抵抗変化素子の抵抗値を高抵抗から低抵抗に書き込む場合、選択するビット線を電流源に接続するとともに、前記選択するワード線を非選択レベルの第1の電圧から前記第1の電圧と選択レベルの第2の電圧との中間電圧である第3の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の中間段階の抵抗値に変化させる第1の制御と、前記選択するワード線を前記第3の電圧から前記第2の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記低抵抗に設定する第2の制御と、前記選択するワード線を第1の電圧に戻すとともに、選択するビット線を前記電流源から切り離し、前記対応する抵抗変化素子への書き込みを終了させる第3の制御と、を含む半導体装置の制御方法が提供される。本発明の第3の視点によれば、メモリ部と、前記メモリ部の動作を制御すると共に前記メモリ部が記憶する情報を用いて情報処理を行う制御部と、を備えるメモリシステムにおいて、前記メモリ部は、互いに直列に接続する、抵抗値で情報を記憶する抵抗変化素子と、前記抵抗変化素子をアクセスするトランジスタと、を含むメモリセルと、前記メモリセルの一端に接続するビット線と、前記メモリセルの他端に接続するソース線と、前記トランジスタのゲート電極に接続するワード線と、前記ワード線に電圧を供給するワード線駆動回路と、を備え、前記ワード線駆動回路は、前記抵抗変化素子の抵抗値を、高抵抗から低抵抗にセットする場合、前記ワード線を、前記トランジスタを非導通にする第1の電圧から、前記第1の電圧と前記トランジスタを第1のインピーダンスで導通にする第2の電圧との間の電圧であり前記トランジスタを前記第1のインピーダンスよりも高い第2のインピーダンスで導通にする第3の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第1の抵抗値に変化させ、前記第3の電圧へ遷移させた後の所定時間後に、前記ワード線を前記第3の電圧から前記第2の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記低抵抗に設定する、メモリシステムが提供される。本発明の各視点によれば、抵抗変化素子を高抵抗である状態から低抵抗である状態に遷移させる場合に、抵抗変化素子の急激な端子電圧変動を防ぎ、最大電流値を精度よく制御することができる。本発明の各実施形態について、詳細な説明に入る前に、実施形態の概要について説明しておく。なお、概要の説明に付記した、図面及び図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態の半導体装置は、一例を図1に示すように、ビット線に接続され流す電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子41と、抵抗変化素子と直列に接続され、対応するワード線に印加される電圧によって、導通/非導通が制御されるトランジスタ42と、を有するメモリセル40を備える。一例を図3のRCELLに示すように、対応する抵抗変化素子の抵抗値を高抵抗RRSTから低抵抗RSETに書き込む場合、選択するワード線SWLを、トランジスタ42が非選択レベルの第1の電圧VSSから、第1の電圧とトランジスタ42が選択レベルの第2の電圧VPPとの中間電圧である第3の電圧VWLへ遷移させ、対応する抵抗変化素子の抵抗値を高抵抗と低抵抗の中間段階の抵抗値図3のt5における抵抗値参照に変化させる。しかる後に選択するワード線を第3の電圧から第2の電圧VPPへ遷移させ図3のt5からt6、対応する抵抗変化素子の抵抗値を低抵抗RSETに設定する。第2の電圧は、トランジスタ42を第1のインピーダンスで導通にする。第3の電圧は、トランジスタ42を前記第1のインピーダンスよりも高い第2のインピーダンスで導通にする。尚、中間電圧中間レベルとは、トランジスタ42が導通すれば良いワード線SWLの電圧レベルであり、電源VPPと電源VSSの1/2の電圧を示すわけでないことに注意が必要である。中間段階の抵抗値も同様に、高抵抗RRSTと低抵抗RSETの1/2の抵抗値を示すわけでないことに注意が必要である。選択するワード線SWLの電圧を中間レベルの第3の電圧に設定して抵抗変化素子の抵抗値を中間段階の抵抗値に一旦遷移させているので、抵抗変化素子の急激な抵抗値の低下による選択ビット線の電位変動を防ぎ、選択ビット線に付随する寄生容量から電荷が抵抗変化素子に瞬間的に流れ込み、抵抗変化素子の抵抗値が想定している抵抗値よりさらに低い抵抗値に遷移してしまうことを防ぐことができる。以上で概要の説明を終了し、各実施形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]第1の実施形態の構成図2は、第1の実施形態による半導体装置全体のブロック図である。図2の半導体装置10は、8バンク構成の大容量のリードライトメモリアレイ11を備えた半導体装置である。図2において、Xデコーダロウデコーダ14は、ロウアドレスをデコードし選択されたワード線不図示を駆動する。センスアンプ12は、読み出し動作時にメモリアレイ11のビット線不図示の電流または電位を判定し、データとして外部に出力する。カラムデコーダ13は、カラムアドレスをデコードし、選択されたYスイッチ不図示をオンとしてビット線を選択し、IO線不図示に接続する。コマンドデコーダ19は、所定のアドレス信号と、制御信号として、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEを入力し、コマンドをデコードするなお、信号名の/はロウレベルになるとアクティブになる信号であることを示す。コマンド制御回路20は、コマンドデコーダ19の出力信号を受けて各コマンドの実行に必要な制御信号を半導体装置10内部の各部に出力する。特に、書き込み動作時には、Xデコーダ14に、SLSET、FSTPB、SSTPB等の制御信号を出力する。カラムアドレスバッファ及びバーストカウンタ17は、コマンド制御回路20の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ13に供給する。モードレジスタ15は、アドレス信号とバンク選択用8バンクの中の1つを選択の信号BA0、BA1、BA2を入力し、コマンド制御回路20に制御信号を出力する。ロウアドレスバッファ16は、入力されたロウアドレスを受けて、Xデコーダ14に供給する。クロックジェネレータ22は、外部から半導体装置10に供給される相補の外部クロックCK、/CKを受け、クロックイネーブル信号CKEがハイレベルのとき、内部クロックを半導体装置内部の各部へ出力し、クロックイネーブル信号CKEがロウレベルとなると、以降、クロックの供給を停止する。データコントロール回路18は、書き込みデータと読み出しデータの入出力を行う。データ入出力回路21は、読み出しデータの出力時には、DLL回路から供給されるクロック信号に同期してデータコントロール回路から並列に読み出したデータを直列データに変換してデータ入出力端子DQから出力する。書き込み時には、データ入出力端子DQから直列に入力したデータを並列データに変換してデータコントロール回路18へ送る。図1は、8バンクのメモリアレイ11のうち、一つのバンクのメモリアレイ11の一部の領域を示す回路ブロック図である。図1には、メモリアレイ11内にマトリクス状に配置される複数のメモリセルアレイ30MATのうち、一つのメモリセルアレイ30MATとそのメモリセルアレイ30に関連する周辺回路を示す。なお、図1のうち、アドレスデコーダ58は、メモリアレイ11外部の回路であるが、図1に示す。メモリセルアレイ30は、複数のビット線31と、複数のビット線31と交差する方向に配線された複数のワード線サブワード線32と、複数のビット線31と複数のワード線32との交点に対応してマトリクス状に設けられた複数のメモリセル40を備える。各メモリセル40は、一端が対応するビット線31に接続された抵抗変化素子41と、ソースドレインの一方が抵抗変化素子41の他端に接続され、ゲートが対応するワード線32に接続されたトランジスタ42を備える。トランジスタ42は、セルトランジスタとなるトランジスタであり、ソースドレインの他方は、ソース線33に接続されている。また、トランジスタ42は、好ましい一例を上げれば、NMOSトランジスタである。ソース線33は、メモリセルアレイ30内の各メモリセルのトランジスタに共通に接続されている。ソース線は各メモリセルのトランジスタに共通なため、必ずしも図中のような形態である必要は無く、メモリセルアレイ30内で面状またはメッシュ状に配置されていても良い。特にトランジスタ42に縦型トランジスタチャネルが垂直方向に生じるトランジスタを用いる場合、ソース線はn拡散層等により面状に配置されることがある。サブワードドライバ51は、アドレスデコーダ58から与えられるアドレス信号に基づいて選択されたワード線をハイレベルVPP;第2の電圧に駆動する。選択されないワード線は、ロウレベルVSS;第1の電圧を維持する。サブワードドライバ51にワード線が選択されたときの電圧を供給するワード線電源回路部52が設けられている。ワード線電源回路部52は、第1のワード線電源回路53、第2のワード線電源回路54、第3のワード線電源回路55を備える。第1のワード線電源回路53は、リセット時及び読み出し時に使用される。第2のワード線電源回路54及び第3のワード線電源回路55は、セット時に使用される。第1のワード線電源回路53は、ソースが電源VPP、ゲートが制御信号SLSEL、ドレインがサブワードドライバ51のハイレベル側電源端子に接続されたPMOSトランジスタを備え、制御信号SLSELがアクティブロウレベルとなったときに導通し、電源VPPをサブワードドライバ51のハイレベル側電源として供給する。第2のワード線電源回路54は、ソースが電源VPP、ゲートが制御信号SSTPB、ドレインがサブワードドライバ51のハイレベル側電源端子に接続されたPMOSトランジスタを備え、制御信号SSTPBがアクティブロウレベルとなったときに導通し、電源VPPをサブワードドライバ51の電源として供給する。なお、第2のワード線電源回路54のPMOSトランジスタは、チャンネルサイズWが、第1のワード線電源回路53のPMOSトランジスタより小さい。従って、第2のワード線電源回路54が導通したときのオン抵抗は、第1のワード線電源回路53が導通したときのオン抵抗がより大きい。第3のワード線電源回路55は、ソースが電源VWL第3の電圧、ゲートが制御信号FSTPB、ドレインがサブワードドライバ51のハイレベル側電源端子に接続されたPMOSトランジスタを備え、制御信号FSTPBがアクティブロウレベルとなったときに導通し、電源VWLをサブワードドライバ51のハイレベル側電源として供給する。なお、電源VWLは、電源VPPより電圧レベルが低く、ワード線のハイレベル側電源VPPとロウレベル側電源VSSとの中間レベルを出力する電源である。ソース線ドライバ36は、正電源としてVRSTが接続され、制御信号SLSELを受けてソース線を駆動する。制御信号SLSELがハイレベルのときは、ソース線33をVSSレベル第5の電圧に駆動し、制御信号SLSELがロウレベルのときは、ソース線33をVRSTレベル第7の電圧に駆動する。ビット線選択回路70は、各ビット線31を共通ビット線75に接続するビット線選択スイッチ72、74と、各ビット線31をソース線33に接続するビット線選択スイッチ71、73が設けられている。ビット線選択スイッチ71、72のオン/オフを制御する信号としてBLSTとその反転信号BLSTBがビット線選択スイッチ71、72に接続されており、制御信号BLSTがハイレベルのとき、対応するビット線31は共通ビット線75に接続され、制御信号BLSTがロウレベルのとき、対応するビット線31はソース線33に接続される。なお、制御信号BLSTは、各ビット線に対応するビット線選択スイッチ毎に異なる信号が接続されており、複数のビット線31のうち、選択された1本のビット線31のみが共通ビット線75に接続され、残りのビット線31は、ソース線33に接続される。また、ビット線選択回路70には、ソース線ドライバ36の出力を共通ビット線75に接続するソース線共通ビット線接続スイッチ76が設けられている。ソース線共通ビット線接続スイッチ76は、制御信号SBLCとその反転信号SBLCBによりオン/オフが制御され、制御信号SBLCがハイレベル反転信号SBLCBがロウレベルのとき、ソース線33と共通ビット線75はソース線共通ビット線接続スイッチ76を介して接続される。ライトアンプ回路60は、SETドライバ61とRESETセレクタ67とを備える。SETドライバ61は、選択された抵抗変化素子41を高抵抗から低抵抗に書き込む場合の電流源となる定電流源トランジスタ62と、抵抗変化素子41へ流す電流のオン/オフを制御するスイッチトランジスタ64を備える。なお、定電流源トランジスタ62、スイッチトランジスタ64は共にPMOSトランジスタである。定電流源トランジスタ62のソースは、正電源VSETに接続され、ゲートには、電流制御信号VSETREFが接続されている。また、スイッチトランジスタ64のソースは定電流源トランジスタ62のドレインに接続され、スイッチトランジスタ64のドレインは共通ビット線75に接続され、ゲートは選択信号SETSELBに接続されている。SETドライバ61は、定電流源トランジスタ62に流れる電流によりSET書き込み時の最大電流が一定の電流値ICOMPになるように調整され、SET書き込みを行った後のRSET低抵抗状態の抵抗変化素子41の抵抗値を一定に保つようにしている。また、RESETセレクタ67は、ソースが基準電源VSS第6の電圧、ドレインが共通ビット線75、ゲートが制御信号RSTSELに接続されたNMOSトランジスタであるスイッチトランジスタ68を備える。SET書き込み時には、ライトアンプ回路60からビット線31とメモリセル40を経由してソース線33に電流を流すことにより書き込みを行い、RESET書き込みでは、逆にソース線33からメモリセル40とビット線31を経由してライトアンプ回路のRESETセレクタ67に電流を流すことにより書き込みを行う。グローバルビット線選択スイッチ83は、共通ビット線75とグローバルビット線GBLとを接続するスイッチである。グローバルビット線選択スイッチ83の導通/非導通を制御する信号としてREADSWとその反転信号READSWBが接続されている。グローバルビット線選択スイッチ83は、読み出し動作時に、共通ビット線75とグローバルビット線GBLとを接続し、書き込み動作時には、閉じられる。なお、図1では、グローバルビット線選択スイッチ83としてCMOSトランスミッションゲート構成としているが、共通ビット線75とグローバルビット線との導通/非導通を制御するスイッチであれば、他の構成であってもよい。なお、グローバルビット線81の先には、図示しないセンスアンプが接続されている。ライトアンプ回路60、グローバルビット線選択スイッチ83、及びビット線選択回路70は、ビット線制御回路に含まれる。ソース線ドライバ36は、ソース線制御回路に含まれる。第1の実施形態の動作図3は、第1の実施形態による書き込み動作波形図である。図1に加えて図3を参照し、書き込み時の動作について説明する。図3では、前半でSET書き込みを行い、後半では、RESET書き込みを行っている。図3において、初期状態では、スタンバイ状態であり、何もコマンドを実行していない状態であるとする。この状態では、ビット線選択信号BLSTはロウレベルであるので、各ビット線31は共通ビット線75から切り離され、ソース線33に接続される。また、ソース線制御信号SLSELはハイレベルであるので、各ソース線33、各ビット線31はいずれもロウレベルVSSレベルに設定される。ワード線電源回路部52の制御信号SLSEL、SSTPB、FSTPBはいずれもハイレベルであり、各サブワード線32は、ロウレベルVSSレベルに固定される。ライトアンプ回路のスイッチ信号SETSELBがハイレベル、RSTSELがロウレベルであり、ライトアンプ回路60のSETドライバ61とRESETセレクタ67は、共通ビット線75から切り離され、ライトアンプ回路60と共通ビット線75との間には電流が流れない状態に設定される。また、制御信号SBLCはロウレベルであり、共通ビット線75はソース線33に接続され、ソース線33と同様に共通ビット線75もロウレベルに固定される。従って、初期状態では、どのメモリセル40にも電流が流れないので、各抵抗変化素子41の端子間電圧VDEVは0V、メモリセル電流ICELLは0である。また、書き込み対象とするメモリセルの抵抗変化素子41の抵抗値は、初期状態では、RRSTすなわち、高抵抗状態であるとする。この状態で、タイミングt0で外部からPSETコマンドをシステムクロックCLKに同期して入力する。PSETコマンドは、選択されたメモリセルの抵抗を低抵抗状態に設定するSET書き込みコマンドである。このときにバンクとカラムアドレスも同時に入力する。なお、ロウアドレスについては、すでに入力済みであるとする。PSETコマンドを入力すると半導体装置10は、スタンバイ状態を解除し、SET書き込みの実行に移る。タイミングt1では選択したビット線31のビット線選択信号BLSTをハイレベルに設定し選択したビット線31をソース線33から切り離し、共通ビット線75に接続する。タイミングt2では、第3のワード電源回路55を活性化する制御信号FSTPBをロウレベルに設定し、サブワードドライバ51にロウレベルの電圧VSSとハイレベルの電圧VPPの中間レベルの電圧であるVWLを電源として供給する。それを受けてサブワードドライバ51は、選択したワード線をロウレベルのVSSから中間レベルの電圧VWLまで引き上げる。タイミングt3では、制御信号SBLCをロウレベルに立ち下げ、共通ビット線75をソース線33から切り離す。また、ライトアンプ回路60のSETドライバ61のスイッチ制御信号SETSELBをロウレベルに立ち下げ、SETドライバ61の定電流源トランジスタ62から共通ビット線75に電流を流す。このとき、ビット線選択回路70によりすでに選択されたビット線31は、共通ビット線75に接続されているので、選択されたメモリセル40を介してソース線33まで電流が流れる。このとき、選択されたメモリセル40の抵抗変化素子41はRRST高抵抗状態であるので、選択された抵抗変化素子の端子間電圧VDEVは大きな値となり、選択されたビット線の電圧も第4の電圧へ上昇する。この状態では、SETドライバ61の定電流源トランジスタ62は非飽和領域での動作となり、選択されたメモリセル40には、わずかな電流しか流れず、選択した抵抗変化素子41の抵抗値は、RRST高抵抗状態を維持している。タイミングt4になり選択された抵抗変化素子41の端子間に大きな電圧VDEVを印加する時間が一定時間TSETW継続すると抵抗変化素子41の抵抗値は低抵抗への変化を開始する。この抵抗変化素子41の端子間に電圧VDEVを印加してから抵抗値が低抵抗に変化を開始するまでの時間TSETWは、デバイスの特性に依存する時間である。TSETWの長さは瞬時の場合と図3に示すように一定時間を要する場合が存在する。タイミングt4で抵抗変化素子41の抵抗値が低抵抗への変化を開始するとそれにつれて選択ビット線の電圧も低下する。選択ビット線から選択セルに流れる電流ICELLも増加する。しかし、この段階では、セルトランジスタ42のゲート電極には中間電圧VWLが印加されているので、セルトランジスタ42のオン抵抗は比較的高い状態第2のインピーダンスにある。従って、選択セルに流れる電流ICELLが増加すると、セルトランジスタのソースドレイン間の電位差が上昇するので、抵抗変化素子の抵抗値が低い値第1の抵抗値に変化し、抵抗変化素子の端子間電圧VDEVが低下しても選択ビット線の電圧の低下は大きなものとはならない。このときの書き込み電流の最大値はIWCOMPに制限される。IWCOMPはSETドライバ61による電流制限値ICOMPに比べ、十分低い電流値となるようVWL電位を調節する。この際、セルトランジスタの特性ばらつきに起因するIWCOMPのばらつきの最大値がICOMPよりも小さくなるように留意する。タイミングt5では、ワード線電源回路部52の制御信号FSTPBをハイレベルに設定し、第3のワード線電源回路55を非導通に制御すると共に、制御信号SSTPBをロウレベルに設定し、第2のワード線電源回路54を導通状態に制御する。すると、ワード線電源回路部52からサブワードドライバ51に供給する電源電圧は、中間電圧レベルのVWLから電圧VPPへと上昇を開始する。それにつれて選択したサブワード線SWLの電圧も中間電圧レベルのVWLから電圧VPPへと上昇を開始する。この増加速度スルーレートは過渡電流抑制のために低速第1のスルーレート=小とし、例えば、第2のワード線電源回路54のトランジスタサイズWを調整することで行うことができる。選択したサブワード線SWLの電圧がVWLから電圧VPPへ徐々に上昇するにつれてセルトランジスタ42のオン抵抗は徐々に減少する。つまり、セルトランジスタ42のインピーダンスは、第2のインピーダンスよりも低い第1のインピーダンスへ移行する。セルトランジスタ42のオン抵抗の減少につれて選択セル電流ICELLは徐々に増加する。さらに選択セル電流ICELLの増加につれて抵抗変化素子41の抵抗値RCELLは徐々に低下する。しかし、ライトアンプ回路60の定電流源トランジスタ62の定める定電流値ICOMPにまで達すると、定電流源トランジスタ62は飽和し、それ以上選択セル電流ICELLは増加しない。この最大電流値ICOMPの値によって、抵抗変化素子41のSET低抵抗状態の抵抗値は一定の値に定まる。なお、タイミングt3からタイミングt5までの時間は、デバイス特性に依存する時間TSETWのばらつきを考慮して最適な時間に設定される。タイミングt6では、SETドライバ61のスイッチ制御信号SETSELBをハイレベルに立ち上げ、SETドライバ61を共通ビット線75から切り離す。また、制御信号SBLCをハイレベルに立ち上げ、共通ビット線75をソース線33に接続する。すると、選択セル電流ICELLは流れなくなり、抵抗変化素子41の端子間電圧VDEVはゼロになり、選択ビット線の電圧もVSSレベルまで低下する。タイミングt7では、ワード線電源回路部52の制御信号SSTPBをハイレベルに設定し、第2のワード線電源回路54を非導通に制御する。また、アドレスデコーダ58によってサブワード線SWLの電圧をVSSレベルまで立ち下げる。タイミングt8では、選択したビット線31のビット線選択信号BLSTをロウレベルに立ち下げ、選択したビット線31を共通ビット線75から切り離し、ソース線33に接続し、PSETコマンド入力による選択されたメモリセルの抵抗を低抵抗状態に設定するSET書き込みの一連の処理を終了する。次に、タイミングt10では、外部から新たなコマンドとしてPRSTコマンドをシステムクロックCLKに同期して入力する。PRSTコマンドは、選択されたメモリセルの抵抗を低抵抗状態から高抵抗状態に設定するRESET書き込みコマンドである。このときにバンクとカラムアドレスも同時に入力する。タイミングt11では、選択したビット線31のビット線選択信号BLSTをハイレベルに設定し選択したビット線31をソース線33から切り離し、共通ビット線75に接続する。タイミングt12では、制御信号SLSETをロウレベルに立ち下げ、ソース線の電圧をハイレベルの電圧VRSTまで立ち上げる。RESET書き込みでは、SET書き込みとは逆にソース線33からライトアンプ回路60へ電流を流す必要があるからである。非選択のビット線もソース線33に接続されているのでソース線33と同一電位に立ち上がる。なお、制御信号SBLCはハイレベルを維持しているので、ソース線共通ビット線接続スイッチ76により、ソース線33と共通ビット線75は接続されており、共通ビット線75及び共通ビット線75に接続された選択ビット線も同様にソース線33と同一電位に立ち上がる。また、制御信号SLSETがロウレベルに立ち下がるとワード線電源回路部52の第1のワード電源回路53が活性化され、サブワードドライバ51にハイレベルの電圧VPPを電源として供給する。タイミングt13では、アドレスデコーダ58からの信号により、選択サブワード線SWLがロウレベルの電圧VSSからVPPレベルまで立ち上がる。なお、第1のワード線電源回路53はチャンネル幅Wの大きいトランジスタを用いているので、選択サブワード線SWLの立ち上がりは早い。つまり、リセット時の選択サブワード線SWLのスルーレート第2のスルーレートは、セット時の選択サブワード線SWLのスルーレート第1のスルーレートよりも大きい。第2のスルーレートは、ソース線及びすべてのビット線を制御するリセットプログラムサイクルの時間増大を抑制する。タイミングt14で、制御信号SBLCをロウレベルに立ち下げ、共通ビット線75をソース線33から切り離す。また、制御信号RSTSELをハイレベルに立ち上げ、ライトアンプ回路60のRESETセレクタ67は共通ビット線75をロウレベルVSSレベルに立ち下げる。すると選択メモリセル40の抵抗変化素子41、選択ビット線を介してソース線33からライトアンプ回路60のRESETセレクタ67へ一定の電流が流れる。また、抵抗変化素子41の端子間には、選択トランジスタ42のソースあるいはドレインに接続される側の端子を基準とした場合、負電位のVDEVが生じる。選択された可変抵抗素子41に一定の電流を流すことにより、タイミングt14からデバイスの特性によって決まる一定時間後のタイミングt15では、選択された抵抗変化素子41は、RSET低抵抗状態からRRST高抵抗状態への遷移を開始する。選択された抵抗変化素子の抵抗値が上昇に伴って、選択セルの逆方向に流れる電流ICELLの絶対値は減少する。ICELLの減少に伴って選択ビット線の電位も徐々にVSSに近づいていく。タイミングt16では、制御信号RSTSELをロウレベルに立ち下げる。制御信号RSTSELがロウレベルに立ち下がることにより、ライトアンプ回路60のRESETセレクタ67は共通ビット線75をライトアンプ回路60から切り離す。また、制御信号SBLCをハイレベルに立ち上げ、共通ビット線75をソース線33に接続する。すると選択セルに電流ICELLは流れなくなり、選択ビット線の電圧は、ソース線とほぼ同一のハイレベルとなる。タイミングt17で選択サブワード線SWLは、アドレスデコーダ58からの信号によりロウレベルに立ち下がる。タイミングt18で制御信号SLSETをハイレベルに立ち上げ、ソース線の電圧をロウレベルに戻す。ソース線の電圧がロウレベルになると非選択ビット線の電圧もロウレベルとなる。タイミングt19では、選択したビット線31のビット線選択信号BLSTをロウレベルに立ち下げ、選択したビット線31を共通ビット線75から切り離し、ソース線33に接続し、PRSTコマンド入力による選択されたメモリセルの抵抗を高抵抗状態に設定するRESET書き込みの一連の処理を終了する。以上説明したように、第1の実施形態では、抵抗変化素子について高抵抗状態RRSTから低抵抗状態RSETに変化させるSET書き込みにおいて、選択ワード線の電圧を緩やかに非選択電圧レベルから選択電圧レベルに変化させ、選択ワード線の電圧が非選択レベルから選択レベルへと遷移する途中で書き込みを行うことにより、選択ビット線の急減な電圧変動を防いでいる。この技術的意義をさらに詳しく説明するため、ここで比較例について説明する。比較例1図5は、比較例1の抵抗変化性メモリにおけるメモリセルアレイ周辺の回路ブロック図である。図5において、第1の実施形態の図1とほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。図5に示す比較例1では、図1に示すワード線電源回路部52は設けられておらず、サブワードドライバ151が活性化するときは、常に電源VPPから電源の供給を受けている。その他の構成については、第1の実施形態の図1とほぼ同一である。図6は、比較例1の抵抗変化性メモリによる書き込み動作波形図である。図3の第1の実施形態と波形が異なる部分のみについて説明する。なお、後半のRESET書き込みについては、図3に示す第1の実施形態の動作波形図と同一であるので重複する説明は省略する。図6におけるSET書き込み動作について、図3の第1の実施形態の動作波形と異なる部分について説明する。タイミングt1までは、図3と同一である。タイミングt2において、アドレスデコーダ58からの信号に基づいて選択サブワード線を電圧VPPまで立ち上げている。従って、セルトランジスタ42のオン抵抗は十分に低い値に設定される。タイミングt3でスイッチ制御信号SETSELBをロウレベルに立ち下げ、SETドライバ61の定電流源トランジスタ62から選択セルへ電流ICELLを流す。この段階では、抵抗変化素子はRRST高抵抗状態であるので、選択セル電流ICELLは制限される。SET書き込み時、抵抗変化素子の抵抗変化は、メモリセルに電圧が印加されたタイミングt3から時間TSETW経過後のタイミングt4に生じるとしている。抵抗変化によって抵抗変化素子と書き込み回路系のインピーダンスのDC的な分圧関係が大きく変化するため、ビット線電位はその前後で大きく低下する。共通ビット線および選択ビット線は、各ビット線に接続されているトランジスタの拡散層容量、オンしているトランジスタのゲート容量、および配線容量等による大きな寄生容量を有する。したがって、抵抗変化速度が速い場合、急激な分圧関係の変化によって、この寄生容量からの電荷放出が生じ、選択メモリセルには最大値IMAXで示すICOMPよりも大きな過渡電流が瞬時ではあるが流れることとなる。このとき、SETドライバ61は共通ビット線75よりも高電位側に配置されているため、この過渡電流を抑制することができない。したがって、比較例1のような回路では過渡電流によってSETドライバで設定した最大電流ICOMPよりも大きな電流が選択メモリセルに印加されてしまう。抵抗変化素子のRSETはセット書き込み時に印加された最大電流に強く依存するため、これではRSETが過渡電流で決定されてしまい、任意の値に設定することができない。また、ビット線の配線抵抗値が高い場合、ビット線の遠端と近端においてIMAXに差が生じ、セル特性に遠近端差が生じる。図7は、比較例1の動作点を抵抗変化素子のI-V特性として示している実際に電圧を掃引しているわけではなく、動作点のイメージとして記す。IMAXによってRSET低抵抗の抵抗値が決定している。このように、ライトアンプ回路単独によるICOMP制御では最大電流を適切に制御できないという問題点がある。比較例2図8は、比較例2の抵抗変化性メモリにおけるメモリセルアレイ周辺の回路ブロック図である。図1に示す第1の実施形態の回路ブロック図とほぼ同一である部分は同一の符号を付し、重複する説明は省略する。比較例2は、セルトランジスタのゲート電圧を調整することによりSET書き込み時の最大電流ICOMPを調整しようとするものである。比較例2では、ライトアンプ回路160に図1に示すような定電流源トランジスタ62を設けていない。SET書き込み時は、選択サブワード線SWLの電位VWLによってセルトランジスタの能力を調節することで書き込み時の最大電流ICOMPを制御する。ここでVWLはワード線電源回路部152によって選択される。図8に示す比較例2の回路は、ライトアンプ回路160に定電流源トランジスタ62を設けていない点と、ワード線電源回路部152の回路構成が異なる点を除いて、他はほぼ図1に示す第1の実施形態の回路構成と同一である。図9は、比較例2の抵抗変化性メモリによる書き込み動作波形図である。セルトランジスタ42はビット線31および共通ビット線75の寄生容量に充電された電荷が放電する際に必ず通過するため、比較例2では、セルトランジスタ42の能力を制限することによって、放電による過度電流を抑制することができる。一方で、非特許文献3、非特許文献4に記載されているとおり、トランジスタのVTHゲート閾値電圧のばらつき量はチャネル面積に依存する。例えば空乏層中の不純物濃度のばらつきに起因するVTH揺らぎの標準偏差ΔVTHは[数1]で表される。[数1]において、Aは物理定数等で決まる定数、Lはチャネル長、Wはチャネル幅、Toxはゲート絶縁膜厚である。数10nmの加工寸法にまで微細化されたメモリセルアレイにおいては、セルトランジスタのチャネル面積は非常に小さく、ΔVTHは数10mV~数100mVに及ぶ。また、不純物濃度のみならず微細加工やゲート絶縁膜厚のばらつき、さらにはキャリア移動度の揺らぎがトランジスタ特性に与える影響も微細化に伴い大きくなることが非特許文献4に記載されている。これらの要因により、微細化されたメモリセルではセルトランジスタのオン電流はメモリセル間で大きくばらつくため、図9中に示すICELLのように、メモリセルの最大電流値ICOMPはメモリセルごとに大きくばらつく。この傾向は電流を絞れば絞るほど、VGSに対するIDの感度が大きくなるため大きく現れる。結果として、比較例2の方式を用いても低抵抗状態の抵抗値RSETはセルトランジスタの特性ばらつきに起因して、大きくばらついてしまう。図10は比較例2における動作点を抵抗変化素子のI-V特性として示している実際に電圧を掃引しているわけではなく、動作点のイメージとして記す。ICOMPのばらつきによって低抵抗状態の抵抗値RSETにばらつきが生じている。比較例1、比較例2と第1の実施形態との比較図11は、第1の実施形態による動作点を抵抗変化素子のI-V特性として示している実際に電圧を掃引しているわけではなく、動作点のイメージとして記す。2段階のワード線電位制御によって、ICOMPのメモリセル間差を小さくでき、RSETのメモリセル間ばらつきを小さくすることが可能となる。すなわち、図3におけるタイミングt3からt5の期間で、ワード線の電位制御VWLによりSET電流の最大値をIWCOMPに制限した1段目のSET書き込みを行う。その後、ワード線の電位をVPPまで遷移させてライトアンプ回路60のSETドライバ61で決まる最大電流ICOMPによって2段目のSET書き込みを行う。2段階のSET書き込みを行っているので図7に示す比較例1のように抵抗変化素子の急激な抵抗変化により過渡電流によりICOMPを超える最大電流が流れることを防いでいる。すなわち、1段目の書き込みにより抵抗変化素子の抵抗値を高抵抗と低抵抗の中間段階の抵抗値に遷移させている。従って、2段目の書き込みによる抵抗値の変化の幅を小さくすることでできる。従って、比較例1のような急激な抵抗変化により大きな過渡電流が流れるのを防ぐことができる。この効果は、例えば、第2のワード線電源回路部のトランジスタサイズを小さくする等により2段目のゲート電圧の変化が緩やかになるように制御することにより、電流値がICOMPに達するまでの電流変化をさらに緩和し、ビット線の電位変化を緩和することにより過渡電流をさらに防ぐことができる。また、1段目のSET電流の最大値IWCOMPがばらつくことは図10に示す比較例2において、ICOMPがばらつくことと同様である。しかし、図11に示す第1の実施形態では、2段目のSET電流の最大値ICOMPは、ライトアンプ回路60のSETドライバ61で行っているので、SETドライバ61の電流精度に依存して精度よく最大電流値ICOMPを制御することが可能である。TSETWのばらつきに対する対策についてなお、上述したように図3におけるTSETWは、デバイスの特性等に依存する時間であり、TSETWの時間ばらつきを考慮してタイミングt5以降のタイミングを制御する必要がある。そのために以下のような対策を行うことが可能である。1試験時探索によるROM等を用いた時間調整TSETWの期間は、試験用チップ、あるいは製品チップの一部のセルにおいて、テストモードにより、さまざまなTSETW期間によるセルへの書き込み試験を行い、場合によっては、ほぼ全てのセルが抵抗変化し、なおかつ最小となるTSETW期間を導き出す。製品チップには遅延回路等を用いてメタルヒューズやレーザーヒューズ等のROMスイッチの切り替えによって、TSETW期間を調節するための回路を具備しておき、導き出した最適値をそれらに設定する。製品チップにて、TSETW期間が短いために正確に書き換えられなかったセルが生じた場合は、そのセルは、救済回路によって、他のセル冗長メモリセルに置換される。2リファレンスセルによるフィードバックを用いた時間調整チップ内にTSETWを判定するためのセルリファレンス-セルを別途持ち、それらは通常リセット状態としておく。本セルへの書き込み動作時には、同時にそのリファレンスセル1個または複数個に書き込み動作を行う。リファレンスセルはビット線の電位がモニタされており、そのリファレンスセルの抵抗変化に起因するビット線の電位低下を検知した直後、または検知後一定期間後を次の動作に移行するタイミングとする例えば、図3におけるタイミングt5。複数のリファレンスセルを用いる場合は、全てのリファレンスセルの電位変化を検知した後をTSETW期間の終了タイミングとする。検知方法はビット線の電位を検出する方法以外に電流の変化をモニタする方法もある。[第2の実施形態]第1の実施形態では、図3に示すとおり、SET書き込みにおいて、選択サブワード線SWLをタイミングt2で立ち上げた後、タイミングt3でSETドライバ61のスイッチ制御信号SETSELBをロウレベルに立ち下げ、SETドライバ61を共通ビット線に接続していた。このSETSELBの立ち下げと選択SWLの立ち上がりのタイミング、すなわち、選択ビット線LBLと選択サブワード線SWLの充電のタイミングを入れ替えても良い。たとえば、図12に示すようにタイミングt3で選択ビット線LBLを先に充電し、その後、タイミングt2で選択サブワード線SWLを充電しても良い。図示していないが、SET低抵抗状態のセルにSET書き込みを行った場合、選択ビット線LBLを先に充電する方式では、選択サブワード線SWLの2段階の立ち上げを用いない場合、SWLの立ち上がりによって選択セルに過渡電流が流れ、選択セルの抵抗値を更に低抵抗側に変化させてしまう懸念があるが、第1の実施形態で説明した2段階立ち上げでは、その初段時はセルトランジスタのオン抵抗が高いため、この過渡電流の抑制も期待できる。なお、SET書き込み時の選択ビット線LBLと選択サブワード線SWLのタイミング制御は、図2に示すコマンド制御回路20が行うことができる。従って、第2の実施形態の回路構成は、コマンド制御回路20の内部の制御タイミングが異なるだけであって、その他の構成については、図1に示す第1の実施形態の回路構成をそのまま用いることができる。[第3の実施形態]図13は、第3の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。図13に示す回路ブロック図は、図1の示す第1の実施形態による回路ブロック図と、ライトアンプ回路60aと第3のワード線電源回路55aの構成が図1と異なる他は図1と同一である。図1に示す第1の実施形態において、セットドライバとなる定電流源トランジスタ62は、飽和領域で動作している場合、ゲート電圧VGSのみにドレイン電流が依存した定電流源となるが、設定電流値が大きい場合や、VDSが小さくなる場合には、非飽和領域での動作となる場合がある。非飽和領域においては、ドレイン電流はVGSのほかにVDSに依存する。VDSは抵抗変化素子41の抵抗値によって変化するため、非飽和領域において定電流源トランジスタ62は定電流源としての役割を果たし難い。そこで、図13に示すように、SETドライバ61aの内部に、P型トランジスタである定電源源トランジスタ62と直列に、定電流源トランジスタ62のVDSを一定にするための、クランプトランジスタ63を直列に追加しても良い。クランプトランジスタ63のゲート電極には定電圧VSDRREFが印加されており、定電流源トランジスタ62のドレイン電位は、おおよそ定電圧VSDRREFとクランプトランジスタ63の閾値VTの和の電位となる。その結果、定電流源トランジスタ62のVDSは、セットドライバ61aに接続される負荷のインピーダンスによらず、おおよそVSET-VSDRREFVTの一定値となる。これにより、定電流源トランジスタ62が非飽和領域となる動作点においても、SETドライバ61aは電流源として動作させることができる。また、図1に示すワード線電源回路部52では、P型トランジスタを用いて、電源供給電位選択しているが、これに限ることはなく、CMOSスイッチあるいはN型トランジスタを用いて選択しても良い。図13では、第3のワード線電源回路55aのみCMOSスイッチを用いているが、他の電源回路も同様にCMOSスイッチあるいはN型トランジスタを用いても良い。[第4の実施形態]図14は、第4の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。図14は、ライトアンプ回路60bの回路構成が図1に示す第1の実施形態のライトアンプ回路60と異なる他は、図1に示す第1の実施形態と同一である。図14に示すライトアンプ回路60bのSETドライバ61bは、図13に示す第3の実施形態のライトアンプ回路60aのSETトライバ61aにさらに差動アンプ65を付加している。SETドライバ61bに差動アンプ65を用いることで、定電流源トランジスタ62のドレインソース間電圧VDSを一定値に制御している。この方法では、ライトアンプ回路60bのレイアウト面積および消費電流は大きくなるものの、定電流源トランジスタ62のドレイン電圧を定電圧VSDRREFと同値に制御することができ、さらに高精度に書き込み時の最大電流ICOMPを制御することができる。[第5の実施形態]一方、書き込み時、セルの抵抗変化特性が書き込み電流に対し比較的鈍感であった場合、図1に示す第1の実施形態に対し、更にSETドライバを簡略化することもできる。図15に示すライトアンプ回路60cでは、ライトパルスの選択スイッチであるスイッチトランジスタ64のチャンネル幅Wのサイズを調節することのみで定電流を生成している。この場合、定電圧のリファレンス信号線VSETREFを必要としないため、電源回路が削減でき、メモリアレイ内の配線数を減らすことができる。また、ライトアンプのレイアウト面積を削減することができる。[第6の実施形態]第6、第7の実施形態は、メモリアレイ11図2参照内の配置の実施形態である。図16aは、第6の実施形態によるメモリアレイ11内の全体配置図である。図16aの一点鎖線内は、一つのメモリセルアレイ30を中心とする一つのMAT単位のレイアウトを示す。メモリアレイ11の内部は、MAT単位でメモリセルアレイ30がマトリスク状に配置されている。図16aでは、MAT毎に、メモリセルアレイ30の他、サブワードドライバ51、ライトアンプ回路60、ビット線選択回路70が配置されている。各MATを貫く配線として、グローバルビット線GBL81とメインワード線MWL84が交差する方向に配線されている。センスアンプ12は、グローバルビット線81に接続され、同じグローバルビット線81に接続される各メモリセルアレイ30で共用されている。同様に、メインワード線84はXデコーダ14から配線され、メインワード線84方向に配置される各メモリセルアレイ30で共用されている。なお、図16aでは、メモリセルアレイ30毎にライトアンプ回路60が設けられているが、例えば、グローバルビット線81が延在する方向に隣接する2つのメモリセルアレイ30でライトアンプ回路60を共用する配置であってもよい。[第7の実施形態]図16bは、第7の実施形態によるメモリアレイ11内の全体配置図である。第7の実施形態では、ライトアンプ回路60をMAT単位で配置せずに、センスアンプ12と同様に、グローバルビット線81を介して多数のMATでライトアンプ回路60を共用している。すなわち、図1に示すSETドライバ61、RESETセレクタ67はグローバルビット線選択スイッチ83の外にグローバルビット線81を介して配置される。なお、メモリアレイの配置は、図16a、bに限られず、様々な配置が可能である。たとえば、図16aのライトアンプ回路60と同様に、グローバルビット線81、センスアンプ12を各MATに対応して配置してもよい。また、図16aのようにMAT毎にライトアンプ回路60を設ける構成において、MATあたりのライトアンプ数を、MATあたりの同時書き込みセルの数に対応して、2、4、8個と複数設けてもよい。[第8の実施形態]図1では、ワード線電源回路部52を各メモリセルアレイMAT30ごとにその周辺に配置するイメージで説明したが、ワード線電源回路部52をXデコーダ14等に配置しても良い。第8、第9の実施形態は、ワード線電源回路部52をXデコーダ14に配置し、ワード線電源回路部52にデコードする機能を持たせた実施形態である。図17に、第8の実施形態によるXデコーダ14とサブワードドライバ51の回路ブロック図を示す。図中のLA<0>~LA<3>はRowアドレスを示しており、アドレスデコーダ58でデコードされ、2ビットずつワード線電源回路部52に設けられたセレクタ56と、メインワード線ドライバ57に入力される。ワード線電源回路部52のセレクタ56からは、FX線の非反転信号と反転信号がサブワードドライバ51に接続される。また、メインワード線ドライバ57からは、メインワード線MWLBがサブワードドライバ51に接続される。サブワードドライバ51では、これらの信号に基づいて、1つのサブワード線SWLが選択される。なお、図17に示す第8の実施形態では、ワード線電源回路53~55は、いずれもCMOSスイッチ構成またはCMISスイッチ構成としている。[第9の実施形態]図18に、第9の実施形態によるXデコーダ14とサブワードドライバ51の回路ブロック図を示す。第9の実施形態では、ワード線電源回路部52のセレクタ56からは、FX線の非反転信号のみがサブワードドライバ51に接続され、メインワード線ドライバからは、反転レベルのメインワード線MWLBと非反転レベルのメインワード線MWLTがサブワードドライバ51に接続されている。サブワードドライバ51では、これらの信号に基づいて、1つのサブワード線SWLが選択される。[第10の実施形態]第10の実施形態は、抵抗変化素子に対してSET書き込みを行う場合の最大電流ICOMPの値を多段階に制御することにより、RSET低抵抗状態を多値に制御する実施形態である。図19は、第10の実施形態による半導体装置における抵抗変化素子のI-V特性図である。SET書き込みにおいて、1段目でRRST高抵抗状態とRSET低抵抗状態との中間段階の抵抗値に設定した後、最大書き込み電流ICOMPを多段階に設定することにより、多値メモリを実現することができる。第10の実施形態では、RRST高抵抗状態の抵抗値の他、RSET低抵抗状態の抵抗値を3段階に制御することにより、4値を有する多値メモリを実現している。図20は、第10の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。図1に示す第1の実施形態とほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。図20に示す第10の実施形態による回路ブロック図は、図1に示す第1の実施形態の回路ブロック図とライトアンプ回路60dのSETドライバ61dの回路構成を除いては、同一である。SETドライバ61dは、定電流源トランジスタ62-nnは1から3までの整数とスイッチトランジスタ64-nのペアを3通り備えている。各定電流源トランジスタ62-nのゲートには、それぞれ異なる定電圧VSETREF01、VSETREF10、VSETREF11が印加され、各定電流源トランジスタ62-nの定電流値をそれぞれ異なる値となるように設定されている。第10の実施形態では定電流源トランジスタ62-1は設定電流が最も小さく、定電流源トランジスタ62-3は設定電流が最も大きく、定電流源トランジスタ62-2はそれらの中間値に設定される。また、各スイッチトランジスタ64-nのゲートには、それぞれ異なる制御信号SETSELB01、SETSELB10、SETSELB11が接続される。図21は、第10の実施形態による書き込み動作波形図である。書き込みタイミングそのものは、図3を用いて説明した第1の実施形態と同一である。多値の書き込みは、PRSTプログラムリセットコマンドにより、リセットされたセルにPSETプログラムセットコマンドにより多値を書き込むことにより実現できる。例えば、00、01,10,11の4値のデータの書き込みを行う場合、それぞれ以下のようにして実現できる。まず、PSETプログラムセットコマンドによる01、10、11の3値のいずれかを書き込む場合は、図20において、それぞれSETSELB01、SETSELB10、SETSELB11のいずれかを選択するロウレベルとすることによって行なう。一方、00を書き込む場合は全てのSETSELB信号を非選択HIGHとすることで書き込みをマスクし、セルのRESET状態を保持する。これにより図19に対応した書き込み動作を行うことがきる。また、4値のデータの選択や読み出し動作は、例えば、2桁目をアドレスに、一桁目をデータとして2値メモリに置換することで行なわれる。図22は、第10の実施形態による効果を説明する図面である。図22の横軸は素子抵抗値であり、縦軸は、素子数素子ばらつきを示す。また、第10の実施形態によるばらつきを実線で示し、2段階書き込みを行わない比較例図20においてワード線電源回路部52を設けずに、サブワードドライバ51の電源は、図5のようにVPPに固定によるばらつきを破線で示す。なお、図22では4値記憶セルの場合を表している。判定閾値は、読み出し時に、各データの判定基準となる電圧である。比較例による書き込み方法では、SETセット書き込みによって、01、10、11の3値のいずれかを書き込む場合、所望の書き込み最大電流ICOMP01、ICOMP10、ICOMP11を超える過渡電流IMAXが瞬間的に流れ、抵抗値が低くなりすぎる恐れが生じる。図22では、比較例において、過渡電流IMAXにより抵抗値が低くなりすぎた場合を破線で示している。しかし、第10の実施形態によれば、SET書き込みにおいて抵抗値を高精度に書き込みことができるまで、十分な読み出しマージンを確保することができる。[第11の実施形態]多値メモリの実施形態において、図20に示す第10の実施形態SETドライバ61dは、様々に変形することが可能である。図23に第11の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図を示す。図23に示す第11の実施形態のSETドライバ61eでは、図20における電流源トランジスタ62-1~62-3を省略し、スイッチトランジスタドライバ選択トランジスタ64a-1~64a-3のトランジスタサイズWをドライバごとに異なる値に設定することで、より簡易的な構成にて電流量をコントロールしている。この第11の実施形態の場合、スイッチトランジスタ64a-1~64a-3のゲート電圧はハイレベルとロウレベルの2値のみを取り、選択時には、対応するSETSELBはGNDVSS電位のロウレベルとなる。[第12の実施形態]図24は、第12の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。第12の実施形態では、定電流源トランジスタ62とスイッチトランジスタ64を多値の各値に対し共有化している。図24に示す第12の実施形態では、VSETREFセレクタ69により定電流源トランジスタ62に与える電圧値を3種類の電圧値から選択して与えている。第12の実施形態において、VSETREFセレクタ69をアレイ外に配置し、複数のライトアンプ回路60でVSETREFセレクタ69を共有化する場合、ライトアンプ回路60のレイアウト面積の縮小化が可能である。但し、図21に動作波形図を示した第10の実施形態では、複数のセルを同時に書き込む場合、それぞれ異なる値を同時に書き込むことが可能であったが、第12の実施形態において、VSETREFセレクタ69をアレイ外に配置し、複数のライトアンプ回路60で共有化する場合、多値の各値01、10、11の値は時分割で書き込む必要がある。具体的には、4値メモリの場合、少なくとも01、10、11を3回にタイミングを分けて書き込む必要がある。このとき各タイミングでの書き込みの有無データあるいはアドレスとの対応はSETSELB信号の各タイミング下の選択状況によって決めることができる。すなわち、01、10、11の3回に分けて書き込みを行い、01、10、11のそれぞれの書き込みの際には、書き込みデータがそれぞれ01、10、11であるセルに対して書き込みを行う。[第13の実施形態]図25は、第13の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。第13の実施形態は、多値メモリを実現する場合において、SETドライバを共有化したさらに別な実施形態である。VSETREF信号の選択トランジスタCMOSスイッチまたはCMISスイッチおよびVSETREFの充電P型トランジスタを各データに対応して設けることで、図21に示す第10の実施形態と同様なタイミングチャートにて動作させることができる。各スイッチのトランジスタサイズは小さくてよいため、SETドライバトランジスタスイッチトランジスタ64のサイズを大きくしなければならないとき第13の実施形態は有効となる。このほか、第10乃至第13の実施形態における多値メモリを実現する場合においても、第2~第9の実施形態に示した各実施形態と組み合わせて実施できることは言うまでもない。[第14の実施形態]図26は、第14の実施形態によるメモリシステムのブロック図である。図26のメモリシステム90は、メモリシステム90全体を制御する制御部92と、第1乃至第13の実施形態による抵抗変化素子を用いたメモリ部10aと、制御部92とメモリ部10aとを接続するシステムバス91とを備える。図26に示すように、システムバス91には、必要に応じてI/Oデバイス93や、DRAM94、SRAM95、ROM96などの異なったタイプの半導体メモリをさらに設けてもよい。制御部92は、メモリ部10aやその他のメモリに格納されたプログラムやデータに基づいて、データ処理を行い、その結果をメモリ部10aや他のメモリに記憶させることができる。図26のメモリシステム90において、メモリ部10aや制御部92は、それぞれ、1チップ又は複数の半導体チップにより構成されていてもよいし、メモリ部10aや制御部92全体を同一の半導体基板上に形成する1チップのメモリシステムとして構成してもよい。本願の技術思想は、不揮発性の記憶セルに関する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例に開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCSystemonaChip、MCPMultiChipPackageやPOPPackageonPackageなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。さらにトランジスタの少なくとも一部は、バイポーラ型トランジスタであってもよい。また、本発明において、抵抗変化素子とは、抵抗に電流を流すことにより抵抗値を変えられる素子であれば、どのような動作原理に基づく、抵抗変化素子であってもよい。たとえば、抵抗変化素子は、電流を流すことにより、アモルファス状態と、結晶状態とに相変化する抵抗変化素子であってもよい。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。本発明のさらに好ましい形態を以下に列挙する。[形態1]複数のビット線と、前記複数のビット線と交差する方向に配線された複数のワード線と、前記複数のビット線と前記複数のワード線との交点に対応してマトリクス状に設けられた複数のメモリセルと、ソース線と、を有するメモリセルアレイと、前記メモリセルアレイに対応して設けられ、前記複数のワード線のうち、選択したワード線を駆動するワード線駆動回路と、を備える半導体装置であって、前記各メモリセルは、一端が対応する前記ビット線に接続され印加電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、前記抵抗変化素子の他端と対応する前記ワード線と前記ソース線とに接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通/非導通が制御されるトランジスタと、を備え、前記ワード線駆動回路は、前記ビット線と前記ワード線とを選択し対応する抵抗変化素子の抵抗値を書き込む場合に、選択するワード線が非選択レベルの第1の電圧から選択レベルの第2の電圧まで遷移する電圧プロファイルが、前記対応する抵抗変化素子の抵抗値を低抵抗から高抵抗に書き込む場合より高抵抗から低抵抗に書き込む場合の方が緩やかになるように前記選択するワード線を駆動する、ことを特徴とする半導体装置。上記[形態1]によれば、抵抗変化素子を高抵抗から低抵抗に遷移させる場合は、選択するワード線を第1の電圧から第2の電圧に緩やかに変化させることによりセルトランジスタのオン抵抗を徐々に低下させながら徐々に抵抗変化素子に流す電流を増加させ、抵抗変化素子が緩やかに高抵抗から低抵抗に遷移するように制御する。それによりビット線の急減な電位変化を防ぎ、最大電流を精度よく制御できる。一方、低抵抗から高抵抗に遷移させる場合は、最大電流を精度良く制御する必要がないので、すみやかにワード線の電位を遷移させ、書き込み時間を短縮する。[形態2]前記ワード線駆動回路は、当該抵抗変化素子の抵抗値を高抵抗から低抵抗に書き込む場合に前記対応するワード線の電圧レベルを複数の段階に分けて階段状に前記第1の電圧から前記第2の電圧に遷移させ、前記抵抗値を低抵抗から高抵抗に書き込む場合に1段階で一挙に前記第1の電圧から前記第2の電圧へと遷移させる、ことを特徴とする形態1記載の半導体装置。上記[形態2]によれば、複数の段階に分けて階段状に電圧を変化させることにより、抵抗変化素子の抵抗値が一気に変化することを防ぎ、段階的に抵抗値を低下させる。従って、抵抗値の急減な低下により所望の電流値以上の電流が抵抗変化素子に流れることを防ぐことができる。なお、上記各実施形態では、階段状に電圧を変化させる段階として2段階に電圧を変化させることを好ましい実施形態として示したが、3段階以上の多段階に分けてゲート電圧を制御してもよい。[形態3]一端が第1の端子に接続された抵抗変化素子と、前記抵抗変化素子の他端にソースドレインの一方が接続され、第2の端子にソースドレインの他方が接続され、ゲートが第3の端子に接続されたセルトランジスタと、を備え、第3の端子に選択レベルの電圧を与えて前記セルトランジスタを導通状態に設定するとともに、前記第1の端子と前記第2の端子との間で所定の電流を流すことにより、前記抵抗変化素子の抵抗値を所定の抵抗値に書き込み可能な抵抗変化性メモリ素子の書き込み方法であって、抵抗値を高抵抗状態から低抵抗状態に設定する場合に、前記第1の端子を第1の電流を流す電流源に接続すると共に、前記第3の端子を非選択レベルの第1の電圧から前記第1の電圧と選択レベルの第2の電圧との間の電圧である第3の電圧に遷移させ、前記セルトランジスタを比較的高抵抗な状態で導通させ前記抵抗変化素子に前記第1の電流より少ない電流を流すことにより前記抵抗変化素子の抵抗値を前記高抵抗状態と前記低抵抗状態の間の第1の抵抗値に設定する第1のステップと、前記第3の端子の電圧を前記第3の電圧から前記第2の電圧に向けて緩やかに遷移させ、前記セルトランジスタのオン抵抗を徐々に低下させることによって前記抵抗変化素子に流れる電流値を徐々に前記第1の電流まで増加させ、前記抵抗変化素子の抵抗値を前記第1の抵抗値から前記第1の電流によって定まる前記低抵抗状態の抵抗値に緩やかに遷移させる第2のステップと、前記対応する第1の端子を前記電流源から切り離すと共に、前記第3の端子の電圧を前記非選択レベルの第1の電圧に戻し、書き込みを終了させる第3のステップと、を含む、ことを特徴とする抵抗変化性メモリ素子の書き込み方法。[形態4]抵抗値を前記低抵抗状態から前記高抵抗状態に設定する場合に、前記第3の端子の電圧を前記第1の電圧から前記第2の電圧に設定する第4のステップと、前記第3の端子の電圧を前記第2の電圧に設定した後に、前記第1の端子と第2の端子との間に前記第2のステップとは逆方向に第2の電流を流し、前記抵抗変化素子の抵抗値を前記高抵抗状態に設定する第5のステップと、前記第2の電流を停止すると共に、前記第3の端子の電圧を前記第2の電圧から前記第1の電圧に戻し、書き込みを終了させる第6のステップと、をさらに含む、ことを特徴とする形態3記載の抵抗変化性メモリ素子の書き込み方法。本発明のさらに好ましい形態を以下に付記する。[付記1]複数のビット線と、前記複数のビット線と交差する方向に配線された複数のワード線と、前記複数のビット線と前記複数のワード線とのそれぞれの交点に対応してマトリクス状に設けられた複数のメモリセルと、ソース線と、を有するメモリセルアレイと、前記メモリセルアレイに対応して設けられ、前記複数のワード線のうち、選択したワード線を駆動するワード線駆動回路と、を備える半導体装置であって、前記複数のメモリセルのそれぞれは、一端が対応する前記ビット線に接続され、印加電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、前記抵抗変化素子の他端、対応する前記ワード線、及び前記ソース線に接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通/非導通が制御されるトランジスタと、を備え、前記ワード線駆動回路は、前記対応する抵抗変化素子の抵抗値を、高抵抗から低抵抗に書き込む場合、前記選択するワード線を、前記トランジスタが非選択レベルの第1の電圧から、前記第1の電圧と前記トランジスタが選択レベルの第2の電圧との間の電圧である選択レベルの第3の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第1の抵抗値に変化させ、前記第3の電圧へ遷移させた後の所定時間後に、前記選択するワード線を前記第3の電圧から前記第2の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記低抵抗に設定する、ことを特徴とする半導体装置。[付記2]前記ワード線駆動回路は、前記抵抗変化素子の抵抗値を、高抵抗から低抵抗に書き込む場合に、前記ワード線を、前記第1の電圧から前記第3の電圧まで遷移させた後第1の時間が経過してから、前記第3の電圧から前記第2の電圧まで第2の時間をかけて当該ワード線の電圧を緩やかに遷移させ、前記抵抗変化素子の抵抗値を、低抵抗から高抵抗に書き込む場合に、前記第1の時間より短く、かつ、前記第2の時間より短い第3の時間のうちに、当該ワード線を前記第1の電圧から前記第2の電圧に遷移させることを特徴とする付記1記載の半導体装置。[付記3]前記ワード線駆動回路は、前記ワード線に接続するワード線ドライバと、前記第2の電圧を前記ワード線ドライバに供給する第2のワード線ドライバ電源回路と、前記第3の電圧を前記ワード線ドライバに供給する第3のワード線ドライバ電源回路と、を備える、ことを特徴とする付記1又は2記載の半導体装置。[付記4]前記ワード線駆動回路は、選択されたワード線を直接駆動するワード線ドライバと、前記抵抗変化素子を低抵抗から高抵抗に書き込む場合及びメモリセルの読み出し時に前記第2の電圧を前記ワード線ドライバに供給する第1のワード線ドライバ電源回路と、前記抵抗変化素子を高抵抗から低抵抗に書き込む場合に前記第2の電圧を前記ワード線ドライバに供給する第2のワード線ドライバ電源回路と、前記第3の電圧を前記ワード線ドライバに供給する第3のワード線ドライバ電源回路と、を備え、前記第2のワード線ドライバ電源回路は、前記第1のワード線ドライバ電源回路より出力インピーダンスが高く、前記抵抗変化素子を高抵抗から低抵抗に書き込む場合に前記第3のワード線トライバ電源回路を活性化させ、選択したワード線を前記第1の電圧から前記第3の電圧に設定した後、前記第3のワード線ドライバ電源回路を非活性化させると共に、前記第2のワード線ドライバ電源回路を活性化させ、前記選択したワード線を前記第3の電圧からさらに前記第2の電圧に設定することを特徴とする付記1又は2記載の半導体装置。[付記5]前記半導体装置は、ライトアンプと、書き込み時に選択されたビット線を前記ライトアンプに接続し、選択されないビット線を前記ソース線に接続するビット線選択回路と、をさらに備え、前記ライトアンプと前記ソース線との間で前記ビット線選択回路と選択されたビット線と選択されたメモリセルとを介して電流を流すことにより前記選択されたメモリセルの抵抗変化素子に前記書き込みを行うことを特徴とする付記1乃至4いずれかに記載の半導体装置。[付記6]前記対応する抵抗変化素子を高抵抗である状態から低抵抗である状態に書き込みを行う場合に、前記ライトアンプを導通させて前記対応する抵抗変化素子に電流を流しながら前記選択するワード線の電圧を徐々に前記第2の電圧まで遷移させることを特徴とする付記5記載の半導体装置。[付記7]前記対応する抵抗変化素子を低抵抗である状態から高抵抗である状態に書き込みを行う場合に、前記選択するワード線の電圧を予め第2の電圧まで遷移させてから、前記ライトアンプを導通させて前記書き込みを開始することを特徴とする付記6記載の半導体装置。[付記8]外部から与えられたコマンドが選択されたメモリセルの抵抗変化素子を高抵抗から低抵抗に書き換えるコマンドである場合には、前記ソース線を低電位に固定すると共に、前記複数のビット線のうち、選択されたビット線を前記ライトアンプに接続し、非選択のビット線を前記ソース線に接続する第1の制御と、前記第1の制御の後に、選択されたワード線を前記第1の電圧と前記第2の電圧の間の電圧である第3の電圧に設定すると共に、前記ライトアンプを導通させ前記ライトアンプから前記選択されたビット線と選択されたメモリセルを介して前記ソース線に電流を流し、前記抵抗変化素子の抵抗値を前記高抵抗から前記高抵抗と低抵抗の間の段階の第1の抵抗値に遷移させる第2の制御と、前記第2の制御の後で前記選択されたワード線の電圧を前記第3の電圧から前記第2の電圧に緩慢に遷移させ選択されたメモリセルの前記抵抗変化素子を前記第1の抵抗値から前記低抵抗に遷移させる第3の制御と、前記第3の制御の後でライトアンプの駆動を終了させると共に前記選択されたワード線の前記第3の電圧での駆動を終了させる第4の制御と、を実行するコマンド制御回路をさらに含むことを特徴とする付記5乃至7いずれかに記載の半導体装置。[付記9]前記第2の制御において、選択されたワード線を前記第3の電圧に設定する制御を行ってから、前記ライトアンプを導通させる制御を行うことを特徴とする付記8記載の半導体装置。[付記10]前記第2の制御において、前記ライトアンプを導通させる制御を行ってから、選択されたワード線を前記第3の電圧に設定する制御を行うことを特徴とする付記8記載の半導体装置。[付記11]外部から与えられたコマンドが選択されたメモリセルの抵抗変化素子を低抵抗から高抵抗に書き換えるコマンドである場合には、前記コマンド制御回路は、前記ソース線を低電位から高電位に立ち上げると共に、前記複数のビット線のうち、選択されたビット線を前記ライトアンプに接続し、非選択のビット線を前記ソース線に接続する第5の制御と、前記第5の制御の後に、選択されたワード線を前記第2の電圧に設定すると共に、前記ライトアンプを導通させ前記ソース線から前記選択されたメモリセルと選択されたビット線を介して前記ライトアンプへと電流を流す第6の制御と、前記第6の制御の後で、ライトアンプの駆動を終了させ、前記選択されたワード線の前記第2の電圧での駆動を終了させ、前記ソース線の電位を低電位に戻す第7の制御と、を実行することを特徴とする付記8乃至10いずれかに記載の半導体装置。[付記12]前記ライトアンプは、選択されたビット線に定電流を流すように制御する定電流源トランジスタを備えることを特徴とする付記5乃至11いずれかに記載の半導体装置。[付記13]前記ライトアンプは、前記定電流源トランジスタの電流出力端子に接続され、前記電流出力端子の出力電圧を一定の電圧にクランプするクランプトランジスタをさらに備えることを特徴とする付記12記載の半導体装置。[付記14]差動入力端子に前記電流出力端子と基準電圧とが接続され、出力端子が前記クランプトランジスタのゲートに接続され、前記基準電圧の電圧値に基づいて前記電流出力端子の電圧が一定の電圧になるように制御する差動回路をさらに含むことを特徴とする付記13記載の半導体装置。[付記15]前記抵抗変化素子を高抵抗から低抵抗に書き込む際に前記ライトアンプに流す電流値を変えて書き込みを行うことにより、前記抵抗変化素子の抵抗値を3通り以上の多値に制御し、前記メモリセルを3値以上の値を記憶する多値メモリセルとすることを特徴とする付記5乃至14いずれかに記載の半導体装置。[付記16]前記ライトアンプは、それぞれ前記多値に対応して電流値の異なる複数の電流源トランジスタを備え、書き込みしようとする多値の値によって前記電流値の異なる複数の電流源トランジスタの中から前記書き込みに使用する電流源トランジスタを選択して前記書き込みを実行することを特徴とする付記15記載の半導体装置。[付記17]前記ライトアンプは、前記複数の電流源トランジスタとそれぞれ直列に接続された複数のスイッチトランジスタをさらに備え、前記複数のスイッチトランジスタの導通/非導通を制御することにより、前記ライトアンプに流す電流値を制御することを特徴とする付記16記載の半導体装置。[付記18]電流源トランジスタに与えるバイアス電圧を前記多値に合わせて多段階に制御して前記電流源トランジスタに流す電流値を制御するバイアス電圧選択回路をさらに備えることを特徴とする付記15記載の半導体装置。[付記19]複数の前記メモリセルアレイと、前記複数のメモリセルアレイにそれぞれ対応して設けられた複数の前記ワード線駆動回路と、前記複数のメモリセルアレイにそれぞれ対応して設けられた複数の前記ビット線選択回路と、グローバルビット線と、前記グローバルビット線に接続されたセンスアンプと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、対応するビット線選択回路により選択された対応するメモリセルアレイのビット線と前記グローバルビット線とを接続する複数のスイッチと、を備え、読み出し動作時には、前記複数のメモリセルアレイのうち、選択されたメモリセルアレイに対応する前記スイッチを導通させ、選択されたメモリセルアレイの内部で、前記ワード線と前記ビット線により選択されたメモリセルを前記グローバルビット線に接続し、選択されたメモリセルの前記抵抗変化素子の抵抗値を前記センスアンプによりデータとして判定して読み出しを行うことを特徴とする付記5乃至18いずれかに記載の半導体装置。[付記20]前記複数のメモリセルアレイにそれぞれ対応して設けられた複数の前記ライトアンプを備え、書き込み動作時には前記スイッチを非導通に制御することを特徴とする付記19記載の半導体装置。[付記21]前記ライトアンプが前記グローバルビット線に接続され、外部から入力したデータに基づいて選択したメモリセルの抵抗変化素子に対して前記書き込みを行う書き込み動作時は、前記複数のメモリセルアレイのうち、選択されたメモリセルアレイの前記スイッチを導通状態に制御し、前記選択されたメモリセルアレイの選択されたメモリセルが、当該ビット線選択回路と、当該スイッチと、前記グローバルスイッチとを介して前記ライトアンプに接続されることを特徴とする付記19記載の半導体装置。[付記22]選択した抵抗変化素子を高抵抗から低抵抗に書き込む場合は、前記選択した抵抗変化素子を経由して前記ライトアンプから前記ソース線へと電流を流し、選択した抵抗変化素子を低抵抗から高抵抗に書き込む場合は、前記選択した抵抗変化素子を経由して前記ソース線から前記ライトアンプへと前記高抵抗から低抵抗に書き込む場合とは逆方向に電流を流し、それぞれ書き込みすることを特徴とする付記5乃至21いずれかに記載の半導体装置。[付記23]前記抵抗変化素子が、前記一端に接続された第1の電極と、前記他端に接続された第2の電極と、前記第1の電極と前記第2の電極との間に挟まれた絶縁膜と、を備えることを特徴とする付記1乃至22いずれかに記載の半導体装置。[付記24]複数のビット線と複数のワード線との交点にそれぞれ対応してマトリクス状に設けられた複数のメモリセルを備え、前記各メモリセルが、一端が対応する前記ビット線に接続され流す電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、前記抵抗変化素子の他端と対応する前記ワード線とソース線とに接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通/非導通が制御されるトランジスタと、を備える半導体装置において、前記ビット線とワード線とを選択し、対応する抵抗変化素子の抵抗値を高抵抗から低抵抗に書き込む場合、選択するビット線を電流源に接続するとともに、前記選択するワード線を非選択レベルの第1の電圧から前記第1の電圧と選択レベルの第2の電圧との間の電圧である第3の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第1の抵抗値に変化させる第1の制御と、前記選択するワード線を前記第3の電圧から前記第2の電圧へ遷移させ、前記対応する抵抗変化素子の前記第1の抵抗値を前記低抵抗に設定する第2の制御と、前記選択するワード線を第1の電圧に戻すとともに、選択するビット線を前記電流源から切り離し、前記対応する抵抗変化素子への書き込みを終了させる第3の制御と、を含むことを特徴とする半導体装置の制御方法。[付記25]前記ビット線とワード線とを選択し、対応する抵抗変化素子の抵抗値を低抵抗から高抵抗に書き込む場合、前記選択するワード線を前記第1の電圧から前記第2の電圧に遷移させる第4の制御と、前記選択するワード線が第2の電圧に遷移した状態で選択するビット線に電流を流し、前記対応する抵抗変化素子の抵抗値を前記低抵抗から前記高抵抗に遷移させる第5の制御と、前記選択するワード線を第1の電圧に戻すとともに、選択するビット線に流れる電流を停止して前記対応する抵抗変化素子への書き込みを終了させる第6の制御と、をさらに含むことを特徴とする付記24記載の半導体装置の制御方法。[付記26]メモリ部と、前記メモリ部の動作を制御すると共に前記メモリ部が記憶する情報を用いて情報処理を行う制御部と、を備えるメモリシステムにおいて、前記メモリ部は、複数のビット線と、前記複数のビット線と交差する方向に配線された複数のワード線と、前記複数のビット線と前記複数のワード線との交点に対応してマトリクス状に設けられた複数のメモリセルと、ソース線と、前記複数のワード線のうち、選択したワード線を駆動するワード線駆動回路と、を備え、前記各メモリセルは、一端が対応する前記ビット線に接続され流す電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、前記抵抗変化素子の他端と対応する前記ワード線と前記ソース線とに接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通/非導通が制御されるトランジスタと、を備え、前記ビット線と前記ワード線とを選択し対応する抵抗変化素子の抵抗値を高抵抗である状態から低抵抗である状態に書き込む場合、前記ワード線駆動回路は選択するワード線を非選択レベルの第1の電圧から選択レベルの第2の電圧まで緩やかに遷移させ、前記第2の電圧への遷移が完了する前に前記抵抗変化素子の抵抗値を前記低抵抗である状態に遷移させ、前記メモリ部は、前記制御部からデータライトコマンドを受けたとき、データを前記抵抗変化素子の抵抗値に置き換えて前記書き込みを行い、前記制御部からデータリードコマンドを受けたとき、前記抵抗変化素子の抵抗値をデータに置き換えてデータリードを行うことを特徴とするメモリシステム。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"