ワードラインとイブンビットライン及びオッドビットラインそれぞれに接続されるメモリセルからなるアレイを含む不揮発性メモリ装置のマルチページ読み出し方法において、前記イブン及びオッドビットラインをプリチャージさせる段階と、前記オッドビットラインがプリチャージ状態に維持される間、選択されたワードラインに接続され、前記イブンビットラインに連結されるイブンメモリセルのプログラム状態に応じて前記イブンビットラインの電圧を変更させるかまたは維持させる段階と、前記イブンビットラインの電圧による読み出しデータを前記イブンビットラインに連結されるイブンページバッファに格納するイブンデータの読み出し動作を行う間、前記選択されたワードラインに接続され、前記オッドビットラインに連結されるオッドメモリセルのプログラム状態に応じて前記オッドビットラインの電圧を変更させるかまたは維持させる段階と、前記オッドビットラインの電圧による読み出しデータを前記オッドビットラインに連結されるオッドページバッファに格納するオッドデータの読み出し動作を行う段階と、前記イブンおよびオッドページバッファそれぞれに格納されたデータを順次外部に読み出す段階とを含むことを特徴とする不揮発性メモリ装置のマルチページ読み出し方法。前記イブンおよびオッドビットラインをプリチャージする段階において、前記イブンページバッファのイブンセンシングノードをプリチャージさせ、前記オッドページバッファそれぞれを用いてオッドセンシングノードをプリチャージさせた後、前記イブンセンシングノードと前記イブンビットラインとを連結し、前記オッドセンシングノードと前記オッドビットラインとを連結して前記イブンおよびオッドビットラインをプリチャージすることを特徴とする請求項1に記載の不揮発性メモリ装置のマルチページ読み出し方法。前記オッドデータの読み出し動作を行う間、前記イブンデータの読み出し動作を完了した後の前記イブンビットラインの電圧を維持させることを特徴とする請求項1に記載の不揮発性メモリ装置のマルチページ読み出し方法。そこで、本発明は、かかる問題点を解決するためのもので、その目的とするところは、一つのページ内のイブンビットラインに接続されたセルとオッドビットラインに連結されたメモリセルとを同時にプログラム、読み出しおよびコピーバックプログラムすることが可能な、マルチ-プレーン構造を有するNAND型フラッシュメモリ装置を提供することにある。上記目的を達成するための本発明は、ワードラインとイブンビットライン及びオッドビットラインそれぞれに接続されるメモリセルからなるアレイを含む不揮発性メモリ装置のマルチページ読み出し方法において、前記イブン及びオッドビットラインをプリチャージさせる段階と、前記オッドビットラインがプリチャージ状態に維持される間、選択されたワードラインに接続され、前記イブンビットラインに連結されるイブンメモリセルのプログラム状態に応じて前記イブンビットラインの電圧を変更させるかまたは維持させる段階と、前記イブンビットラインの電圧による読み出しデータを前記イブンビットラインに連結されるイブンページバッファに格納するイブンデータの読み出し動作を行う間、前記選択されたワードラインに接続され、前記オッドビットラインに連結されるオッドメモリセルのプログラム状態に応じて前記オッドビットラインの電圧を変更させるかまたは維持させる段階と、前記オッドビットラインの電圧による読み出しデータを前記オッドビットラインに連結されるオッドページバッファに格納するオッドデータの読み出し動作を行う段階と、前記イブンおよびオッドページバッファそれぞれに格納されたデータを順次外部に読み出す段階とを含む。上述した本発明によれば、NAND型フラッシュメモリ素子において、一つのワードラインによって選択されるページ内のイブンビットラインに接続されるセルとオッドビットラインに接続されるセルに対して同時にプログラム動作、読み出し動作およびコピーバックプログラム動作を行うことができる。その結果、既存のメモリセルアレイ構造を維持し且つ既存の読み出し、プログラムおよびコピーバックプログラム方法との互換性を維持しながら、プログラムスループットを既存の2倍近くに向上させることができる。以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に具現できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示が完全になるように、当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。図面において、同一の参照符号は、同じ機能を行う同一部材を示す。図3は本発明の好適な実施例に係るマルチプレーン構造を持つNAND型フラッシュメモリ装置を示したブロック図である。図3を参照すると、NAND型フラッシュメモリ装置は、N個のプレーンPN~PNを含み、プレーンPN~PNそれぞれはJ個のメモリセルブロックMB~MBを含む。メモリセルブロックMB~MBそれぞれはM個のワードラインWL0~WLmによってそれぞれ制御されるM個のページPG~PGから構成される。図3に示すように、プレーンPN~PNそれぞれには、2K個のページバッファPBe~PBeおよびPBo~PBoが存在し、2K個のページバッファPBe~PBeおよびPBo~PBoには2K個のデータが順次入力される。データが順次入力された後には、プログラム時間の間にプレーンPN~PNそれぞれにある2K個のページバッファPBe~PBeおよびPBo~PBoが同時にプログラム動作マル1を行い、プログラム検証動作マル2を行う。図4は本発明の好適な実施例に係るマルチプレーン構造を持つNAND型フラッシュメモリ装置における一つのプレーン構造を示した詳細回路図である。図4を参照すると、一つのプレーン構造は、J個のメモリセルブロックMB~MBと2K個のページバッファPBe~PBeおよびPBo~PBoを含む。まず、メモリセルMC0~MCnは、イブンビットラインBLeに接続され、メモリセルMC0’~MCn’はオッドビットラインBLoに連結される。イブンページバッファPBe~PBeそれぞれはイブンビットライン選択信号BSLeを介してイブンビットラインBLeに接続され、オッドページバッファPBo~PBoはオッドビットライン選択信号BSLoを介してオッドビットラインBLoに接続される。一つのワードライン例えば、WL1に連結されたメモリセルMC1、MC1’は一つのページPGを形成する。まず、イブンページバッファPBe~PBeそれぞれは、NMOSトランジスタN31とイブンレジスタRGeを含む。NMOSトランジスタN31は、ビットライン選択信号BSLeに応答してイブンページバッファPBeをイブンビットラインBLeに接続させる役割をする。イブンレジスタRGeは、PMOSトランジスタP11、NMOSトランジスタN11~N17およびラッチ回路LT1を含む。PMOSトランジスタP11は、電源電圧VCCとセンシングラインSOeとの間に接続され、ゲートにプリチャージ信号PCGBLeの印加を受けてターンオン/オフされる。ラッチ回路LT1はインバータIV1~IV2からラッチを構成し、データを格納する。NMOSトランジスタN11は初期化動作の際にラッチ回路LT1を初期化させるためのものであり、かつイブンビットラインBLeをシールディングビットラインとして使用するとき、イブンビットラインBLeを接地電圧VSSのレベルに作るためのものである。NMOSトランジスタN12は、コピーバックプログラム動作の際にコピーバック信号CPeによってターンオンされ、ラッチ回路LT1のノードQAbのデータをイブンビットラインBLeに伝送する。NMOSトランジスタN13は、プログラム動作の際にプログラム信号PGMeによってターンオンされてラッチ回路LT1のノードQAのデータをイブンビットラインBLeに伝送する。NMOSトランジスタN14およびN15は、ラッチ回路LT1のノードQAbと接地電圧VSSとの間に接続されるが、NMOSトランジスタN14はゲートにセンシングラインSOeの印加を受けてターンオン/オフされ、NMOSトランジスタN15はゲートにラッチ信号LCHeの印加を受けてターンオン/オフされる。NMOSトランジスタN16およびN17は、データ入出力信号YADeに応答して外部からデータライン図示せずを介して伝送されるプログラムされるべきデータをラッチ回路LT1へ伝送する役割をする。次に、オッドページバッファPBo~PBoそれぞれはNMOSトランジスタN32とオッドレジスタRGoを含む。NMOSトランジスタN32は、ビットライン選択信号BSLoに応答してオッドページバッファPBoをオッドビットラインBLoに接続させる役割をする。オッドレジスタRGoはPMOSトランジスタP12、NMOSトランジスタN21~N27およびラッチ回路LT2を含む。PMOSトランジスタP12は電源電圧VCCとセンシングラインSOoとの間に接続され、ゲートにプリチャージ信号PCGBLoの印加を受けてターンオン/オフされる。ラッチ回路LT2はインバータIV3~IV4からラッチを構成してデータを格納する。NMOSトランジスタN21は初期化動作の際にラッチ回路LT2を初期化させるためのものであり、かつオッドビットラインBLoをシールディングビットラインとして使用するときにオッドビットラインBLoを接地電圧VSSのレベルに作るためのものである。NMOSトランジスタN22はコピーバックプログラム動作の際にコピーバック信号CPoによってターンオンされてラッチ回路LT2のノードQBbのデータをオッドビットラインBLoへ伝送する。NMOSトランジスタN23は、プログラム動作の際にプログラム信号PGMoによってターンオンされてラッチ回路LT2のノードQBのデータをオッドビットラインBLoに伝送する。NMOSトランジスタN24およびN25はラッチ回路LT2のノードQBbと接地電圧VSSとの間に接続されるが、NMOSトランジスタN24はゲートにセンシングラインSOoの信号の印加を受けてターンオン/オフされ、NMOSトランジスタN25はゲートにラッチ信号LCHoの印加を受けてターンオン/オフされる。NMOSトランジスタN26およびN27はデータ入出力信号YADoに応答して外部からデータライン図示せずを介して伝送されるプログラムされるべきデータをラッチ回路LT2に伝送する役割をする。図5は本発明の好適な実施例に係るマルチプレーン構造を持つNAND型フラッシュメモリ装置におけるプログラムおよび検証方法を示したタイミング図である。以下、図4および図5を参照して一つのワードライン例えばWL1によって選択される一つのページPG内のイブンビットラインBLeに接続されたメモリセルMC1とオッドビットラインBLoに接続されたメモリセルMC1’にデータを同時にプログラムおよび検証する方法をより詳細に説明する。本発明では、イブンページバッファPBeとオッドページバッファPBoについてのにみ説明するが、残りのイブンおよびオッドページバッファにおいても同時にプログラム動作が行われるものと見做す。まず、データ1をプログラムしようとする場合には、YAラインからデータ1が伝送され、YAbラインからデータ0が伝送され、データ0をプログラムしようとする場合には、YAラインからデータ0が伝送され、YAbラインからデータ1が伝送される。YAラインとYAbラインは、外部と連結されるデータライン図示せずに接続される。データ0をプログラムする場合に、データ入出力信号YADeおよびYADoによってNMOSトランジスタN16~N17およびN26~N27がターンオンされ、ラッチ回路LT1のノードQAにデータ0が、ノードQAbにデータ1がそれぞれ格納され、ラッチ回路LT2のノードQBにデータ0が、ノードQBbにデータ1がそれぞれ格納される。データ1をプログラムする場合には、ラッチ回路LT1のノードQAにデータ1が、ノードQAbにデータ0がそれぞれ格納され、ラッチ回路LT2のノードQBにデータ1が、ノードQBbにデータ0がそれぞれ格納される。時間t0区間では、ビットライン選択信号BSLeおよびBSLoがVCCVtのレベルになってNMOSトランジスタN31およびN32が全て完全にターンオンされることにより、イブンビットラインBLeとオッドビットラインBLoがそれぞれイブンセンシングラインSOeとオッドセンシングラインSOeを介してイブンページバッファPBeとオッドページバッファPBoにそれぞれ連結される。時間t1区間では、プリチャージ信号PCGBLeおよびPCGBLoがロジックローになってPMOSトランジスタP11およびP12がターンオンされることにより、センシングラインSOeおよびSOoとビットラインBLeおよびBLoがVCCのレベルにプリチャージされる。時間t2区間では、プログラム信号PGMeおよびPGMoがロジックハイになって、NMOSトランジスタN13およびN23が同時にターンオンされる。こうなると、イブンビットラインBLeおよびオッドビットラインBLoは、メモリセルに1のデータをプログラムしようとする場合にはプリチャージ状態1を維持し、メモリセルに0のデータをプログラムしようとする場合にはディスチャージ状態0になる。すなわち、ビットラインBLeおよびオッドビットラインBLoはラッチ回路LT1のノードQAとラッチ回路LT2のノードQBが1の場合にはプリチャージ状態1を維持し、ラッチ回路LT1のノードQAとラッチ回路LT2のノードQBが0の場合にはディスチャージ状態0になる。時間t3区間で選択されたワードライン例えばWL1にプログラム電圧が印加されると、選択されたワードラインWL1に連結されるイブンメモリセルMC1またはオッドメモリセルMC1’がビットラインBLoおよびBLeの電圧に応じてプログラムまたはプログラム禁止動作を行う。時間t4区間では、ディスチャージ信号DISBLeおよびDISBLoがロジックハイになってNMOSトランジスタN11およびN21がターンオンされることにより、ビットラインBLeおよびBLoを接地電圧VSSでディスチャージされる。この区間で、プログラム信号PGMeおよびPGMoは引き続きロジックハイを保つので、NMOSトランジスタN13およびN23がターンオンされており、ラッチ回路LT1のノードQAが0、ノードQAbが1になり、ラッチ回路LT2のノードQBが0、ノードQBbが1になる。時間t5以後に、プログラムが成功的に行われたかをチェックするための検証動作が行われる。時間t5では、ビットライン選択信号BSLeおよびBSLoが電圧V1になり、プリチャージ信号PCGBLeおよびPCGBLoがロジックローになってビットラインBLeおよびBLoがV1-Vtにプリチャージされる。この区間では、選択されたワードラインWLにプログラム検証電圧が印加される。時間t6では、一つのワードライン例えばWL1に接続されるイブンメモリセルMC1がプログラムされたかをチェックするために、ビットライン選択信号BSLeがまずロジックローに遷移してNMOSトランジスタN31がターンオフされる。この区間において、イブンメモリセルMC1が成功的にプログラムされた場合には、イブンビットランBLeがプリチャージ状態を保ち、イブンメモリセルMC1へのプログラムが未だ終わっていない場合にはイブンビットラインBLeがディスチャージされる。この区間において、オッドビットライン選択信号BSLoは電圧V1を保ち続けることにより、オッドビットラインBLoはV1-Vtのレベルを保ち続ける。したがって、オッドビットラインBLoはイブンビットラインBLeが検証電圧を行う時間t6区間の間にシールディングビットラインの役割をすることにより、ビットライン間のカップリングによる電圧変動を除去する。時間t7では、イブンビットライン選択信号BSLeに電圧V2が印加され、オッドビットライン選択信号BSLeはロジックローに遷移してNMOSトランジスタN32がターンオフされる。この区間では、ラッチ信号LCHeがロジックハイでイネーブルされてプログラム検証結果がラッチ回路LT1に格納される。すなわち、イブンメモリセルMC1に対するプログラムが成功すると、図4のNMOSトランジスタN14およびN15がターンオンされてラッチ回路LT1のノードQAbに0、ノードQAに1が格納され、イブンメモリセルMC1に対するプログラムが失敗すると、NMOSトランジスタN14およびN15がターンオフされてラッチ回路LT1のノードQAbが1、ノードQAが0の初期状態を保つ。この区間では、オッドビットライン選択信号BSLoがロジックローになって、一つのワードライン例えばWL1のオッドメモリセルMC1’に成功的にデータがプログラムされたかをチェックする。この区間において、オッドメモリセルMC1’にデータが成功的にプログラムされた場合には、オッドビットラインBLoがプリチャージ状態を保ち、オッドメモリセルMC1’にデータがプログラムされていない場合には、オッドビットラインBLoがディスチャージされる。既にセンシング済みのイブンビットラインBLeはシールディングビットラインの役割をする。時間t8区間では、オッドビットライン選択信号BSLoに電圧V2が印加され、ラッチ信号LCHoがロジックハイでイネーブルされ、ラッチ回路LT2にプログラム検証結果が格納される。すなわち、オッドメモリセルMC1’に対するプログラムが成功すると、ラッチ回路LT2のノードQBbに0、ノードQBに1がそれぞれ格納され、オッドメモリセルMC1’に対するプログラムが失敗すると、ラッチ回路LT2のノードQBbが1、ノードQBが0の初期状態をそれぞれ保つ。図6は既存のように一つのワードライン例えばWL1に接続されるメモリセルの中のイブンメモリセルMC1にのみまたはオッドメモリセルMC1’にのみデータをプログラムおよび検証する方法を示す。既存では、VIRPWRを介して選択されていないビットラインにVCCのレベルを印加したが、本発明では、図6に示したプリチャージ信号PCGBLeおよびPCGBLoを用いて選択されていないビットラインにVCCのレベルを印加する。その結果、本発明では、VIRPWRが印加されるラインとVIRPWRの印加を受けるトランジスタが存在しない。図6に示すように、選択されていないビットラインをオッドビットラインBLoとする場合、オッドビットライン選択信号BSLoは、プログラムおよび検証動作の間に行い続けてVCCのレベルを保つ。プリチャージ信号PCGBLoはプログラムが行われる時間t1から時間t3までのみロジックローになってPMOSトランジスタP12をターンオンさせることにより、オッドビットラインBLoがVCCのレベルにプリチャージされる。プリチャージ状態のオッドビットラインBLoはシールディングビットラインの役割をする。こうなると、オッドページバッファPBoは動作せず、イブンページバッファPBeのみ動作してプログラムおよび検証動作を行う。これについての詳細な説明は、図5のイブンレジスタ動作を参照すれば十分理解できるので、省略する。図7および図8は一つのワードラインによって選択される一つのページ内のイブンメモリセルとオッドメモリセルに格納されたデータを同時に読み出し図7、コピーバックプログラムする図8方法を示す。次に、図7を参照してコピーバック読み出し動作を説明する。時間t0区間では、ディスチャージ信号DISBLeおよびDISBLoとプログラム信号PGMeおよびPGMoがロジックハイでイネーブルされる。これにより、NMOSトランジスタN11およびN13がターンオンされてラッチ回路LT1のノードQAが0、ノードQAbが1にそれぞれ初期化され、NMOSトランジスタN21およびN23がターンオンされてラッチ回路LT2のノードQBが0、ノードQBbが1にそれぞれ初期化される。時間t1区間では、ビットライン選択信号BSLeおよびBSLoがVccVtになって、NMOSトランジスタN31およびN32が完全ターンオンされることにより、センシングラインSOeおよびSOoとビットラインBLeおよびBLoとが完全に連結される。この際、プリチャージ信号PCGBLeおよびPCGBLoはロジックローになってPMOSトランジスタP11およびP12が同時にターンオンされることにより、センシングラインSOeおよびSOoとビットラインBLeおよびBLoとがVCCでプリチャージされる。時間t2区間では、ビットライン選択信号BSLeがロジックローに遷移してNMOSトランジスタN31がターンオフされることにより、一つのワードライン例えばWL1に接続されるイブンメモリセルMC1に格納されたデータを読み出す。この際、イブンメモリセルMC1にデータがプログラムされていると、イブンビットラインBLeがプリチャージ状態を保ち、このイブンメモリセルMC1にデータがプログラムされていなければ、イブンビットラインBLeがディスチャージされる。この区間でオッドビットライン選択信号BSLoは、電圧Vccを保ち続ける。このようなオッドビットラインBLoは、イブンビットラインBLeが読み出し動作を行う時間t2の間にシールディングビットラインの役割をして、ビットライン間のカップリングによる電圧変動を除去する。時間t3区間では、イブンビットライン選択信号BSLeに電圧V2が印加され、ラッチ信号LCHeがロジックハイでイネーブルされてラッチ回路LT1に読み出し結果が格納される。すなわち、イブンメモリセル例えばMC1にプログラムされたデータが格納されていれば、センシングラインSOeとビットラインBLeがプリチャージされた状態なので、NMOSトランジスタN14およびN15が全てターンオンされてラッチ回路LT1のノードQAbに0、ノードQAに1がそれぞれが格納される。イブンメモリセル例えばMC1にデータがプログラムされていなければ、センシングラインSOeとビットラインBLeがディスチャージされているので、NMOSトランジスタN14がターンオフされてラッチ回路LT1のノードQAbが1、ノードQAが0の初期状態をそのまま保つ。また、この区間ではオッドビットライン選択信号BSLoがロジックローになってNMOSトランジスタN32がターンオフされることにより、一つのワードライン例えばWL1に接続されるオッドメモリセルMC1’に格納されたデータを読み出す。この際、オッドメモリセルMC1’にデータがプログラムされていれば、オッドビットラインBLoがプリチャージ状態を保ち、オッドメモリセルMC1’にデータがプログラムされていなければ、オッドビットラインBLoがディスチャージされる。既にセンシングの終わったのイブンビットラインBLeは、オッドビットラインBLoが読み出し動作を行う時間t3の間にシールディングビットラインの役割をし、ビットライン間のカップリングによる電圧変動を除去する。時間t4区間では、オッドビットライン選択信号BSLoに電圧V2が印加され、ラッチ信号LCHoがロジックハイでイネーブルされてラッチ回路LT2に読み出し結果が格納される。すなわち、オッドメモリセル例えばMC1’にデータがプログラムされていれば、センシングラインSOoとビットラインBLoがプリチャージされた状態なので、NMOSトランジスタN24およびN25が全てターンオンされてラッチ回路LT2のノードQBbに0、ノードQBに1がそれぞれ格納される。オッドメモリセルMC1’にデータがプログラムされていなければ、センシングラインSOoとビットラインBLoがディスチャージされているので、NMOSトランジスタN24がターンオフされてラッチ回路LT2のノードQBbが1、ノードQBが0の初期状態を保つ。時間t5区間では、ビットライン選択信号BSLeおよびBSLoが全てVccになってNMOSトランジスタN31およびN32がターンオンされることにより、ビットラインBLeおよびBLoとセンシングラインSOeおよびSOoとが連結され、時間t5区間の後にはビットライン選択信号BSLeおよびBSLoが全てロジックローになってNMOSトランジスタN31およびN32がターンオフされることにより、ビットラインBLeおよびBLoとセンシングラインSOeおよびSOoとが連結されていない。次に、図7のようなコピーバック読み出し動作によってラッチ回路LT1およびLT2に格納されたデータをコピーバックプログラムする方法を図8を参照しながら説明する。コピーバックとは、問題の発生したセルに格納されたデータをページバッファに読み出して安全な他のセルへさらにプログラムすることをいう。時間t0では、ビットライン選択信号BSLeおよびBSLoがVCCVtになってNMOSトランジスタN31およびN32が完全にターンオンされることにより、ビットラインBLeおよびBLoはセンシングラインSOeおよびSOoを介してイブンページバッファPBeとオッドページバッファPBoにそれぞれ連結される。時間t1区間では、プリチャージ信号PCGBLeおよびPCGBLoがロジックローになってPMOSトランジスタP11およびP12がターンオンされることにより、センシングラインSOeおよびSOoとビットラインBLeおよびBLoとがVccのレベルにプリチャージされる。時間t2区間では、コピーバック信号CPeおよびCPoがロジックハイになって、NMOSトランジスタN12およびN22がターンオンされる。この際、ラッチ回路LT1のノードQAとラッチ回路LT2のノードQBが1の場合には、ビットラインBLeおよびオッドビットラインBLoがプリチャージ状態1を維持し、ラッチ回路LT1のノードQAとラッチ回路LT2のノードQBが0の場合には、ビットラインBLeおよびオッドビットラインBLoはディスチャージ状態0になる。時間t3区間で選択されたワードライン例えばWL2にプログラム電圧が印加されると、このワードラインWL2に連結されるイブンメモリセルMC2とオッドメモリセルMC2’に同時にビットラインBLoおよびBLeの電圧に応じてデータがプログラムまたはプログラム禁止される。時間t4から時間t8までは、図5で説明したプログラム検証動作と同様なので、その詳細な説明は省略する。次いで、メモリセルに格納されたデータを読み出そうとする場合には、データ入出力信号YADeおよびYADoがロジックハイでイネーブルされてNMOSトランジスタN16~N17およびM26~N27がターンオンされる。これにより、上述したコピーバック読み出し動作と同一の読み出し動作でラッチ回路LT1およびLT2にデータが格納された後、データ入出力信号YADeによって、ラッチ回路LT1に格納されたデータがYAラインとYAbラインを介して外部に出力され、その後、データ入出力信号YADoによって、ラッチ回路LT2に格納されたデータがYAラインとYAbラインを介して外部に出力される。ラッチ回路LT1およびLT2に格納されたデータが出力される順序は逆になってもよい。以上、本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において、様々な実施例に想到し得ることを理解できるであろう。