入力信号の論理値を所定のタイミングで保持して外部に出力する第1のラッチ回路と、前記入力信号の論理値を前記所定のタイミングと異なるタイミングで保持して出力する第2のラッチ回路と、前記第1のラッチ回路からの出力の論理値と前記第2のラッチ回路からの出力の論理値とが一致するか否かを示す信号を外部に出力する確認回路と、を備えたラッチ回路。入力信号の論理値を所定のタイミングで保持して外部に出力する第1のラッチ回路と、前記所定のタイミングと異なるタイミングで、かつ、それぞれ異なるタイミングで前記入力信号の論理値を保持して出力する複数の第2のラッチ回路と、前記第1のラッチ回路からの出力の論理値と複数の前記第2のラッチ回路のうち予め定められた個数以上の前記第2のラッチ回路の出力の論理値とが一致するか否かを示す信号を外部に出力する確認回路と、を備えたラッチ回路。前記第1のラッチ回路は、過渡的に変化する前記入力信号の論理値を保持して外部に出力し、前記第2のラッチ回路は、過渡的に変化する前記入力信号の論理値を記第1のラッチ回路と異なるタイミングで保持して出力する、請求項1または請求項2に記載のラッチ回路。トランジスタ、抵抗素子、及びトリミング素子が直列に接続され、かつ前記抵抗素子と前記トリミング素子との間の電圧を出力する読出回路と、前記読出回路から出力された電圧が入力信号として入力される前記請求項1から前記請求項3のいずれか1項に記載のラッチ回路と、を備えたトリミング回路。前記読出回路は、前記トランジスタを介して入力される過渡的に変化する電圧に応じて、過渡的に変化する電圧を出力する、請求項4に記載のトリミング回路。前記トリミング素子はヒューズである、請求項4または請求項5に記載のトリミング回路。前記請求項1から前記請求項3のいずれか1項に記載のラッチ回路と、前記ラッチ回路から出力された確認結果を示す信号に基づいて、入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段と、を備えたシステム。前記請求項4から前記請求項6のいずれか1項に記載のトリミング回路と、前記トリミング回路に備えられたラッチ回路から出力された確認結果を示す信号に基づいて、入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段と、を備えたシステム。入力信号の論理値を保持して外部に出力する第1のラッチ回路と、前記入力信号の論理値を前記第1のラッチ回路と異なるタイミングで保持して出力する第2のラッチ回路と、前記第1のラッチ回路の出力の論理値と前記第2のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する確認回路と、を備えたラッチ回路から出力された前記確認結果を示す信号に基づいて、前記入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段としてコンピュータを機能させるための判定プログラム。第1のラッチ回路により入力信号の論理値を保持して外部に出力する工程と、第2のラッチ回路により前記入力信号の論理値を前記第1のラッチ回路と異なるタイミングで保持して出力する工程と、確認回路により、前記第1のラッチ回路の出力の論理値と前記第2のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する工程と、を備えた確認方法。第1のラッチ回路により入力信号の論理値を保持して外部に出力する工程と、第2のラッチ回路により前記入力信号の論理値を前記第1のラッチ回路と異なるタイミングで保持して出力する工程と、確認回路により、前記第1のラッチ回路の出力の論理値と前記第2のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する工程と、判定手段により、前記ラッチ回路から出力された前記確認結果を示す信号に基づいて、前記入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する工程と、を備えた判定方法。従来のラッチ回路として、トリミング素子の電圧状態に応じた電圧を読み出す読出回路から出力された電圧を入力信号とするラッチ回路を備えたトリミング回路を図8に示す。図8に示したトリミング回路114は、ラッチ回路L0と、ラッチ回路L0に入力信号I0を出力する読出回路120と、を備えて構成されている。読出回路120は、トランジスタTr1、抵抗素子R0、トリミング素子であるヒューズH0、及びトランジスタTr2が直列に接続されて構成されており、抵抗素子R0とヒューズH0との間の電圧が入力信号I0として出力される。また、読出回路120では、ヒューズH0の状態に応じた電圧が入力信号I0として出力される。入力信号I0は、抵抗素子R0やヒューズH0の特性、及び電圧VDD等の変化により、過渡的に変化する場合がある。ラッチ回路L0は、入力信号I0とタイミング信号T0とに応じて動作し、入力信号I0の論理値に応じて、1または0を論理値として内部に保持し、保持した論理値に応じた出力信号O0を出力する。図9に、従来のラッチ回路L0の動作を説明するためのタイミングチャートを示す。図9に示すように、入力信号I0は、電圧値が閾値電圧以下では論理値が0となり、閾値電圧を超えると論理値が1となる。ラッチ回路L0は、タイミング信号T0の作動する立ち上がりタイミングで入力信号I0の論理値を保持し、論理値に応じた出力信号O0を出力する。ラッチ回路L0では、再びタイミング信号T0が作動するまで、トランジスタTr1、Tr2のオン、オフに係わらず、保持した論理値に応じた出力信号O0を出力し続ける。図9に示した場合では、タイミング信号T0のタイミングの際、入力信号I0の論理値は1であり、ラッチ回路L0は、出力信号O0=1を出力し続ける。しかしながら、図8に示した従来のラッチ回路L0では、タイミング信号T0のタイミングの際にノイズの影響や、入力信号I0の電圧値の過渡的遷移により入力信号I0の論理値が反転した不適正な論理値となった場合に、反転した論理値に応じた出力信号O0を出力し続けてしまうという問題があった。図10に、入力信号I0の電圧値が過渡的遷移を示している状態で、タイミング信号T0がラッチ回路L0に入力される場合のタイミングチャートを示す。この場合では、タイミング信号T0のタイミングの際に、まだ、入力信号I0の電圧値が閾値電圧以下であり、論理値が0である。そのため、ラッチ回路L0は、本来、1を保持するべきであるにもかかわらず、誤って論理値0を保持してしまう。これにより、誤った論理値を保持し続け、出力信号O0=0のを出力し続けるという問題が生じる場合があった。本発明は、上述した問題を解決するために提案されたものであり、入力信号の状態が適正であるかを確認することができる、ラッチ回路、トリミング回路、システム、判定プログラム、確認方法、及び判定方法を提供することを目的とする。上記目的を達成するために、請求項1に記載のラッチ回路は、入力信号の論理値を所定のタイミングで保持して外部に出力する第1のラッチ回路と、前記入力信号の論理値を前記所定のタイミングと異なるタイミングで保持して出力する第2のラッチ回路と、前記第1のラッチ回路からの出力の論理値と前記第2のラッチ回路からの出力の論理値とが一致するか否かを示す信号を外部に出力する確認回路と、を備える。請求項2に記載のラッチ回路は、入力信号の論理値を所定のタイミングで保持して外部に出力する第1のラッチ回路と、前記所定のタイミングと異なるタイミングで、かつ、それぞれ異なるタイミングで前記入力信号の論理値を保持して出力する複数の第2のラッチ回路と、前記第1のラッチ回路からの出力の論理値と複数の前記第2のラッチ回路のうち予め定められた個数以上の前記第2のラッチ回路の出力の論理値とが一致するか否かを示す信号を外部に出力する確認回路と、を備える。請求項4に記載のトリミング回路は、トランジスタ、抵抗素子、及びトリミング素子が直列に接続され、かつ前記抵抗素子と前記トリミング素子との間の電圧を出力する読出回路と、前記読出回路から出力された電圧が入力信号として入力される前記請求項1から前記請求項3のいずれか1項に記載のラッチ回路と、を備える。請求項7に記載のシステムは、前記請求項1から前記請求項3のいずれか1項に記載のラッチ回路と、前記ラッチ回路から出力された確認結果を示す信号に基づいて、入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段と、を備える。請求項8に記載のシステムは、前記請求項4から前記請求項6のいずれか1項に記載のトリミング回路と、前記トリミング回路に備えられたラッチ回路から出力された確認結果を示す信号に基づいて、入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段と、を備える。請求項9に記載の判定プログラムは、入力信号の論理値を保持して外部に出力する第1のラッチ回路と、前記入力信号の論理値を前記第1のラッチ回路と異なるタイミングで保持して出力する第2のラッチ回路と、前記第1のラッチ回路の出力の論理値と前記第2のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する確認回路と、を備えたラッチ回路から出力された前記確認結果を示す信号に基づいて、前記入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段としてコンピュータを機能させるためのものである。請求項10に記載の確認方法は、第1のラッチ回路により入力信号の論理値を保持して外部に出力する工程と、第2のラッチ回路により前記入力信号の論理値を前記第1のラッチ回路と異なるタイミングで保持して出力する工程と、確認回路により、前記第1のラッチ回路の出力の論理値と前記第2のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する工程と、を備える。請求項11に記載の判定方法は、第1のラッチ回路により入力信号の論理値を保持して外部に出力する工程と、第2のラッチ回路により前記入力信号の論理値を前記第1のラッチ回路と異なるタイミングで保持して出力する工程と、確認回路により、前記第1のラッチ回路の出力の論理値と前記第2のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する工程と、判定手段により、前記ラッチ回路から出力された前記確認結果を示す信号に基づいて、前記入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する工程と、を備える。本発明によれば、入力信号の状態が適正であるかを確認することができる、という効果を奏する。以下、図面を参照して、本実施の形態について詳細に説明する。まず、本実施の形態のラッチ回路を備えたトリミング回路によるシステムの構成について説明する。本実施の形態のラッチ回路を備えたトリミング回路によるシステムの概略構成の一例を図1に示す。図1に示した本実施の形態のシステム10は、レギュレータ回路12と、トリミング回路14と、制御回路16と、判定回路18と、を備えて構成されている。レギュレータ回路12は、電源回路の機能を有しており、トリミング回路14の読出回路20に、電圧VDDを供給するためのものである。制御回路16は、予め定められたタイミングで、トリミング回路14のラッチ回路22にタイミング信号T1及びタイミング信号T2を出力する機能を有している。また、本実施の形態の判定回路18は、トリミング回路14のラッチ回路22から出力された一致判定信号X1に基づいて、入力信号I1のノイズの有無及び前記入力信号I1が適切な値であるか否か本実施の形態では、特に、レギュレータ回路12が立ち上がった状態の値であるか否かの少なくとも一方を判定し、判定結果として出力する機能を有している詳細後述。本実施の形態では、判定回路18は、論理回路として構成されており、一致判定信号X1が入力されると、プログラムが実行され、一致判定信号X1に基づいて判定を行った判定結果を出力する。トリミング回路14は、トリミング素子の状態に応じた電圧を読み出して入力信号I1として出力する読出回路20、及び入力信号I1の論理値を保持して保持した論理値に応じた出力信号O1を出力するラッチ回路22を備えて構成されている。本実施の形態のトリミング回路14の具体的一例の概略構成図を図2に示す。本実施の形態20トリミング回路14の読出回路20は、PMOSトランジスタTr1、抵抗素子R1、トリミング素子であるヒューズH1、及びNMOSトランジスタTr2が当該順序で直列に接続されている。なお、トランジスタTr1の、抵抗素子R1の一端はレギュレータ回路12から電圧VDDが供給される電電源電圧線に接続されている。また、トランジスタTr0の一端は、グランドチップグランドも含むに接続されている。一般に、半導体集積回路の製造において、トリミング素子により、電気的特性のバラツキを規定範囲内に調整することが行われており、そのための回路がトリミング回路である。本実施の形態のトリミング回路14のように、トリミング素子がヒューズ素子H1である場合、ヒューズ素子をレーザや電流または電圧の印加により、電気的に切断することにより調整が行われる。ヒューズ素子H1が切断されている場合、ヒューズ素子H1はハイインピーダンスとなるため、入力信号I1はHレベル論理値=1となる。一方、ヒューズ素子H1が非切断である場合、ヒューズ素子H1はローインピーダンスとなるため、入力信号I1はLレベル論理値=0となる。このように読出回路20は、ヒューズ素子H1の状態に応じた論理値を示す電圧として、抵抗素子R1とヒューズ素子H1との間の電圧である入力信号I1を出力する。本実施の形態のラッチ回路22は、ラッチ回路L1、ラッチ回路L2、及び一致確認回路26を備えて構成されている。ラッチ回路22は、入力信号I1の論理値を保持し、保持した論理値に応じた出力信号O1を出力する機能を有している。一般に、トリミング素子ヒューズ素子H1に通電し続けると貫通電流が発生するため、当該貫通電流の防止を目的として、一定時間経過後に読出回路20のトランジスタTr1をオフにする。トランジスタTr1がオフの間も適切に信号が供給されるように、ラッチ回路22で入力信号I1の論理値を保持し、保持した論理値に応じた出力信号O1を出力する。ラッチ回路L1及びラッチ回路L2には共通の入力信号I1が入力されるように接続されている。ラッチ回路L1は、入力信号I1の論理値をタイミング信号T1に応じてタイミング信号T1の立ち上がり時に保持し、保持した論理値に応じた出力信号O1をラッチ回路22トリミング回路14の外部に出力する。一方、ラッチ回路L2は、ラッチ回路L1と異なるタイミングであるタイミング信号T2に応じてタイミング信号T2の立ち上がり時に保持し、保持した論理値に応じた出力信号O2を出力する。なお、本実施の形態では、タイミング信号T2は、タイミング信号T1よりも遅いタイミングとしている。また、一致確認回路26は、排他的論理和XOR回路30により構成されている。排他的論理和回路30には、ラッチ回路L1から出力信号O1が入力され、ラッチ回路L2から出力信号O2が入力される。排他的論理和回路30は、出力信号O1及び出力信号O2の論理値が一致している場合出力信号O1=0出力信号O2=0、または出力信号O1=1出力信号O2=1は、論理値=0の一致判定信号X1を出力する。一方、出力信号O1及び出力信号O2の論理値が不一致の場合出力信号O1=0出力信号O2=1、または出力信号O1=1出力信号O2=0は、論理値=1の一致判定信号X1を出力する。次に、本実施の形態のトリミング回路14を備えたシステムの動作について説明する。本実施の形態のトリミング回路14の動作の流れの一例のフローチャートを図3に示す。また、本実施の形態のラッチ回路22の動作を説明するためのタイミングチャートを図4に示す。なお、図4に示したタイミングチャートは、トリミング素子であるヒューズ素子H1が切断されている状態または、トランジスタTr2がオフ状態であり、入力信号I1の論理値が1を示す場合を示している。また、トランジスタTr1をオフにするタイミングは、タイミング信号T1及びタイミング信号T2のタイミングよりも遅いものとしている。本実施の形態では、ラッチ回路22は、起動時トリミング回路14またはラッチ回路22自身のに入力信号I1の論理値を保持して、論理値に応じた出力信号O1をトリミング回路14外部に出力するものとしている。そのため、まず、レギュレータ回路12がオン電源投入される図3、ステップ100。レギュレータ回路12は、電源が投入されると、過渡的に出力する電圧VDDが変化する。ここで、過渡的にとは、所定の時間を要して、徐々に変化する状態を示しており、例えば、図4に示す入力信号I1の電圧では、電圧VDDが0から所定の電圧まで徐々に変化する状態を示している。本実施の形態では、当該レギュレータ回路12から供給される電圧VDDの過渡的変化、及び読出回路20の抵抗素子R1やヒューズ素子H1の特性に応じて、入力信号I1が図4に示すように過渡的に変化する。タイミング信号T1が作動する立ち上がるタイミング以下、タイミングT1というで、ラッチ回路L1に、入力信号I1の論理値が保持され、論理値に応じた出力信号O1がトリミング回路14外部に出力される図3、ステップ102。図4に示した場合では、ラッチ回路L1は、タイミングT1の際の入力信号I1の論理値=1であるため、論理値=1を保持し、出力信号O1=1を出力する。その後、タイミング信号T2が作動する立ち上がるタイミング以下、タイミングT2というで、ラッチ回路L2に、入力信号I1の論理値が保持され、論理値に応じた出力信号O2が出力される図3、ステップ104。図4に示した場合では、ラッチ回路L2は、タイミングT2の際の入力信号I1の論理値=1であるため、論理値=1を保持し、出力信号O2=1を出力する。さらに、一致確認回路26の排他的論理和回路30は、出力信号O1及び出力信号O2の一致を確認し、一致判定信号X1を判定回路18に出力する図3、ステップ106。図4に示した場合では、出力信号O1=1、出力信号O2=1であるため、排他的論理和回路30は、両者が一致していることを示す一致判定信号X1=0を出力する。なお、ラッチ回路L1及びラッチ回路L2では、再びタイミング信号T1、タイミング信号T2が作動するまで、トランジスタTr1、Tr2のオン、オフに係わらず、保持した論理値に応じた出力信号O1、出力信号O2を出力し続ける。ここで、ノイズ等の影響により、タイミングT1とタイミングT2との間に、入力信号I1の論理値に不適正な遷移反転が生じた場合や、入力信号I1の電圧値の過渡的遷移により入力信号I1の論理値が不適正である場合について説明する。ノイズ等の影響により、入力信号I1の論理値に不適正な遷移反転が生じた場合は、ラッチ回路L1またはラッチ回路L2が、反転した入力信号I1の論理値を保持し、保持した論理値に応じた出力信号O1または出力信号O2を出力し続けてしまう。また、レギュレータ回路12の立ち上がりが充分でない場合等、入力信号I1の電圧値の過渡的遷移により入力信号I1の論理値が不適正になる場合がある。このような場合の、ラッチ回路22の動作を説明するためのタイミングチャートを図5に示す。図5に示すように、この場合では、ラッチ回路L1では、タイミングT1では、まだ入力信号I1の電圧値が閾値電圧以下であり、論理値が0であるため、論理値0を保持して、出力信号O1=0を出力する。一方、ラッチ回路L2では、タイミングT2では、入力信号I1の電圧値が閾値電圧を越えており、論理値が1であるため、論理値1を保持して、出力信号O2=1を出力する。さらに、一致確認回路26の排他的論理和回路30では、出力信号O=0、出力信号O2=1であるため、両者が不一致であることを示す、一致判定信号X1=1を出力する。このようにして、ラッチ回路22トリミング回路14の一致確認回路26から一致判定信号X1が出力されると、当該一致判定信号X1に基づいて判定回路18が判定処理図3、ステップ108を行った後、本動作を終了する。当該判定処理は、判定回路18によるプログラムの実行等により、行われる。当該判定処理のフローチャートの一例を図6に示す。ステップ200では、一致判定信号X1の論理値を読み取る。例えば、図4に示したタイミングチャートの場合では、一致判定信号X1=0を読み取り、図5に示したタイミングチャートの場合では、一致判定信号X1=1を読み取る。次のステップ202では、一致判定信号X1が、出力信号O1と出力信号O2とが一致していることを示しているか否かを判断する。本実施の形態では、一致確認回路26を排他的論理和回路30で構成しているため、一致判定信号X1=0であれば、一致していることを示していると判断する。一致している場合は、入力信号I1の論理値がノイズの影響を受けていない場合、または、レギュレータ回路12が充分に立ち上がる等により、入力信号I1の電圧値が閾値を越えて充分な電圧値である場合であるため、ラッチ回路L1は、適正な入力信号I1の論理値を保持し、保持した論理値に応じた出力信号O1をトリミング回路14の外部に出力し続ける。出力信号O1は、他の半導体集積回路等図示省略に入力されるが、適正な値を示しているため問題がないとみなして、本実施の形態では、ステップ202で肯定されて、本処理を終了する。一方、一致判定信号X1=1である場合は、一致していないことを示していると判断する。一致していない場合は、入力信号I1の論理値がノイズの影響を受けた場合、または、レギュレータ回路12が充分に立ち上がっていない等により、入力信号I1の電圧値が閾値を越えていない電圧値である場合であるため、ラッチ回路L1は、不適正な入力信号I1の論理値を保持し、保持した論理値に応じた不適正な出力信号O1をトリミング回路14の外部に出力し続ける場合がある。そのため、本実施の形態では、一致していない場合は、ステップ202で否定されて、ステップ204に進み、所定の処理を指示した後、本処理を終了する。所定の処理とは、例えば、出力信号O1と出力信号O2との不一致により、まだ、レギュレータ回路12が充分に立ち上がっていないと検出した場合図5に示した場合等は、その旨を外部に出力してもよいし、また例えば、所定の時間経過後、再度、タイミング信号T1、及びタイミング信号T2を各々ラッチ回路L1及びラッチ回路L2に入力させ、ラッチ回路L1及びラッチ回路L2に入力信号I1の論理値を保持し直させるようにしてもよい。同様に、ノイズの影響により入力信号I1の論理値が不適正であったと検出した場合は、その旨を外部に出力してもよいし、所定時間の経過後、ラッチ回路L1及びラッチ回路L2に論理値を保持し直させるようにしてもよい。なお、出力信号O1と出力信号O2との不一致である場合、出力信号O1が適正ではない場合があるため、出力信号O1が入力される他の半導体集積回路等の動作に影響を与える恐れがあるため、それを防止するための措置を行うようにするとよい。以上説明したように、本実施の形態では、トリミング回路14の読出回路20から出力されるトリミング素子であるヒューズ素子H1の状態に応じた入力信号I1が入力されるラッチ回路22を、ラッチ回路L1と、ラッチ回路L2と、一致確認回路26と、で構成している。ラッチ回路L1は、入力信号I1の論理値をタイミングT1で保持して、保持した論理値に応じた出力信号O1をトリミング回路14の外部に出力する。ラッチ回路L2は、タイミングT1よりも遅いタイミングT2で保持して、保持した論理値に応じた出力信号O2を出力する。一致確認回路26は、排他的論理和回路30により構成されており、出力信号O1と出力信号O2とが一致しているか否かを示す一致判定信号X1を外部の判定回路18に出力する。このように本実施の形態では、異なるタイミングタイミングT1、T2でラッチ回路L1に保持した論理値に応じた出力信号O1とラッチ回路L2に保持した論理値に応じた出力信号O2とが一致しているか否かを示す一致判定信号X1が出力される。従って、入力信号I1の論理値の状態が適正であるかを確認することができる。また、判定回路18では、一致判定信号X1に基づいて入力信号出力信号O1及び出力信号O2が一致していない場合は、入力信号I1がノイズの影響によって論理が判定してしまっていることや、レギュレータ回路12の立ち上がりが充分ではない等、入力信号I1が過渡的遷移状態にあることを検出することができる。入力信号I1の電圧は、レギュレータ回路12の立ち上がり時や読出回路20トリミング回路14の電源投入時等の過渡的遷移状態や、微少なノイズの影響により論理値が反転してしまいやすいが、本実施の形態のラッチ回路22を用いることにより、これらを検出することができる。また、レギュレータ回路12が適切に立ち上がった否かを検出することができる。なお、本実施の形態のラッチ回路22は、読出回路20から出力された入力信号I1の論理値をラッチ回路L1で保持して出力信号O1を出力するものに限らず、その他の半導体回路等から出力された入力信号Iの論理値をラッチ回路L1で保持して出力信号O1を出力するものであってもよい。なお、上述したように、過渡的に遷移する入力信号Iの論理値をラッチ回路L1で保持して出力信号O1を出力する場合に、特に効果を発揮するため、このような入力信号I1のような過渡的に遷移する信号に適用することが好ましい。また、ラッチ回路L1で入力信号I1の論理値を保持するタイミングT1タイミング信号T1及びラッチ回路L2で入力信号I1の論理値を保持するタイミングT2タイミング信号T2は本実施の形態に限らない。例えば、タイミングT1をタイミングT2よりも遅くしてもよい。なお、タイミングT1及びタイミングT2は、読出回路20の、抵抗素子R1やヒューズ素子H1の特性や、レギュレータ回路12の立ち上がり特性等に応じて定めるようにするとよい。例えば、判定回路18でレギュレータ回路12の立ち上がり状態を検出するようにした場合は、タイミングT1を出力電圧値が電圧VDDの80~90まで立ち上がるタイミングとし、タイミングT2を出力電圧値が電圧VDDの100まで立ち上がるタイミングとしてもよい。また、本実施の形態では、読出回路20が読み出すトリミング素子をヒューズ素子H1としたがこれに限らず、ヒューズ素子以外例えば、MOSトランジスタ等であってもよい。なお、上述の実施の形態では、ラッチ回路22をラッチ回路L1の出力信号O1の論理値を、ラッチ回路L2の出力信号O2の論理値と一致するか否かについて確認するように構成しているがこれに限らない。例えば、ラッチ回路L1の出力信号O1の論理値を、それぞれ異なるタイミングで入力信号I1の論理値を保持する複数のラッチ回路Lを備えるように構成してもよい。ラッチ回路を、ラッチ回路L1の他に二つのラッチ回路Lを備えるように構成した場合の具体的一例の概略構成図を図7に示す。図7に示したラッチ回路23では、ラッチ回路L1と、ラッチ回路L2と、ラッチ回路L3と、一致確認回路27と、を備えて構成されている。ラッチ回路L1及びラッチ回路L2は、上述と略同様の構成動作である。一方、ラッチ回路L3は、タイミングT2よりも遅いタイミングT3を示すタイミング信号T3が入力され、タイミングT3で入力信号I1の論理値を保持し、保持した論理値に応じた出力信号O3を出力する。また、図7に示した一致確認回路27は、排他的論理和回路32、排他的論理和回路34、及び論理和OR回路36を含んで構成されている。排他的論理和回路32には、出力信号O1及び出力信号O2が入力される。排他的論理和回路32からは、両者が一致する場合は、論理値=0を示す信号が出力され、一方、両者が不一致の場合は、論理値=1を示す信号が出力される。また、排他的論理和回路34には、出力信号O2及び出力信号O3が入力される。排他的論理和回路34からは、両者が一致する場合は、論理値=0を示す信号が出力され、一方、両者が不一致の場合は、論理値=1を示す信号が出力される。論理和回路36は、排他的論理和回路32及び排他的論理和回路34の出力の論理値が共に0である場合のみ、一致判定信号X1=0を出力する。その他の場合、排他的論理和回路32及び排他的論理和回路34の出力の少なくとも一方の論理値が1である場合は、一致判定信号X1=1を出力する。すなわち、出力信号O1、出力信号O2、及び出力信号O3が全て一致する場合は、一致判定信号X1=0となり、一致しないものがある場合は、一致判定信号X1=1となる。なお、論理和回路36に代わり否定論理和回路を用いる場合は、一致判定信号X1の論理値は、上述の論理和回路36の場合と反転する。なお、このように、ラッチ回路L1の出力信号O1の論理値を、それぞれ異なるタイミングで入力信号I1の論理値を保持する複数のラッチ回路Lを備えるように構成した場合、一致判定信号X1を出力する一致確認回路は、出力信号O1及び、その他の出力信号Oの全てが一致する場合に、一致していることを示す論理値の信号を出力するようにしてもよいし、予め定められた個数以上のラッチ回路Lの出力信号Oが出力信号O1と一致する場合に、一致していることを示す論理値の信号を出力するようにしてもよい。また、上述の実施の形態で説明した、システム10、トリミング回路14、読出回路20、ラッチ回路22、及び一致確認回路26等の構成は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更されることは言うまでもない。