バーストアクセス方式のメモリへのアクセス制御回路であって、第1バス幅で入力される入力データの連続する前後2つのデータを比較して互いに異なるビットの数を検出する検出手段と、前記検出手段が検出した前記異なるビットの数が閾値を超えたかどうかを判定する判定手段と、前記判定手段が前記異なるビットの数が閾値を超えたと判断したとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するデータ保持手段と、データ保持手段により保持される前記入力データの前記第1バス幅を第2バス幅とすることにより前記入力データを分割するデータ分割手段と、前記データ分割手段により分割された前記入力データを段階的に出力するデータ出力手段と、を有することを特徴とするメモリアクセス制御回路。前記予め定めた単位はバースト単位であることを特徴とする請求項1に記載のメモリアクセス制御回路。前記データ出力手段は、前記データ分割手段により分割されて前記第2バス幅となった入力データに無効データを付加し前記第1バス幅のデータにして段階的に出力することを特徴とする請求項1または2に記載のメモリアクセス制御回路。前記データ出力手段から出力される前記第1バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するメモリ制御信号出力手段をさらに有することを特徴とする請求項3に記載のメモリアクセス制御回路。前記第2バス幅は前記第1バス幅の4分の1であることを特徴とする請求項1~4のいずれか一項に記載のメモリアクセス制御回路。前記メモリ制御信号出力手段は、前記メモリが複数のチップで構成される場合は、前記入力データの書込み先を指定するチップセレクト信号をさらに出力することを特徴とする請求項4または5に記載のメモリアクセス制御回路。バーストアクセス方式のメモリへのアクセス制御方法であって、第1バス幅で入力される入力データの連続する前後2つのデータを比較して互いに異なるビットの数を検出するステップaと、前記ステップaにおいて検出された前記ビットの数が閾値を超えたかどうかを判定するステップbと、前記ステップbにおいて、前記ビットの数が閾値を超えたと判断されたとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するステップcと、前記ステップcにおいて保持される前記データの前記第1バス幅を第2バス幅とすることによりバースト単位の前記入力データを分割するステップdと、前記ステップdにおいて分割された前記入力データを段階的に出力するステップeと、を有することを特徴とするメモリアクセス制御方法。前記予め定めた単位はバースト単位であることを特徴とする請求項7に記載のメモリアクセス制御方法。前記ステップeは、前記ステップdにおいて分割されて前記第2バス幅となった前記入力データに無効データを付加して前記第1バス幅のデータにして段階的に出力することを特徴とする請求項7または8に記載のメモリアクセス制御方法。前記ステップeにおいて出力される前記第1バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するステップfをさらに有することを特徴とする請求項9に記載のメモリアクセス制御方法。前記第2バス幅は前記第1バス幅の4分の1であることを特徴とする請求項7~10のいずれか一項に記載のメモリアクセス制御方法。前記メモリが複数のチップで構成される場合は、前記データの出力先を指定するチップセレクト信号を出力する段階gをさらに有することを特徴とする請求項7~11のいずれか一項に記載のメモリアクセス制御方法。しかし、上記従来技術は、入力データに、データの反転/非反転状態を示す符号ビットを付与しなければならず、入力データを受信するメモリが、付与された符号ビットの論理に応じてデータを復号する機能を有していない場合は採用することができない。また、入力データに符号ビットを付与することにより、メモリ資源を浪費するとともにメモリアクセスを複雑化させるという問題がある。本発明は、このような問題を解決するためになされたものである。すなわち、メモリへ一定のバス幅で入力されるバーストデータにおいて、同時に電圧が切り替わるビットの数が所定の閾値を超えた場合は、該バーストデータのバス幅を分割して段階的にメモリへ出力させる。これにより、同時に電圧が切り替わるビットの数を抑制し、簡易にスイッチングノイズを低減することができる。本発明の上記課題は、以下の手段によって解決される。1バーストアクセス方式のメモリへのアクセス制御回路であって、第1バス幅で入力される入力データの連続する前後2つのデータを比較して互いに異なるビットの数を検出する検出手段と、前記検出手段が検出した前記異なるビットの数が閾値を超えたかどうかを判定する判定手段と、前記判定手段が前記異なるビットの数が閾値を超えたと判断したとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するデータ保持手段と、データ保持手段により保持される前記入力データの前記第1バス幅を第2バス幅とすることにより前記入力データを分割するデータ分割手段と、前記データ分割手段により分割された前記入力データを段階的に出力するデータ出力手段と、を有することを特徴とするメモリアクセス制御回路。2前記予め定めた単位はバースト単位であることを特徴とする上記1に記載のメモリアクセス制御回路。3前記データ出力手段は、前記データ分割手段により分割されて前記第2バス幅となった入力データに無効データを付加し前記第1バス幅のデータにして段階的に出力することを特徴とする上記1または2に記載のメモリアクセス制御回路。4前記データ出力手段から出力される前記第1バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するメモリ制御信号出力手段をさらに有することを特徴とする上記3に記載のメモリアクセス制御回路。5前記第2バス幅は前記第1バス幅の4分の1であることを特徴とする上記1~4のいずれかに記載のメモリアクセス制御回路。6前記メモリ制御信号出力手段は、前記メモリが複数のチップで構成される場合は、前記入力データの書込み先を指定するチップセレクト信号をさらに出力することを特徴とする上記4または5に記載のメモリアクセス制御回路。7バーストアクセス方式のメモリへのアクセス制御方法であって、第1バス幅で入力される入力データの連続する前後2つのデータを比較して互いに異なるビットの数を検出するステップaと、前記ステップaにおいて検出された前記ビットの数が閾値を超えたかどうかを判定するステップbと、前記ステップbにおいて、前記ビットの数が閾値を超えたと判断されたとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するステップcと、前記ステップcにおいて保持される前記データの前記第1バス幅を第2バス幅とすることによりバースト単位の前記入力データを分割するステップdと、前記ステップdにおいて分割された前記入力データを段階的に出力するステップeと、を有することを特徴とするメモリアクセス制御方法。8前記予め定めた単位はバースト単位であることを特徴とする上記7に記載のメモリアクセス制御方法。9前記ステップeは、前記ステップcにおいて分割されて前記第2バス幅となった前記入力データに無効データを付加して前記第1バス幅のデータにして段階的に出力することを特徴とする上記7または8に記載のメモリアクセス制御方法。10前記ステップeにおいて出力される前記第1バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するステップfをさらに有することを特徴とする上記9に記載のメモリアクセス制御方法。11前記第2バス幅は前記第1バス幅の4分の1であることを特徴とする上記7~10のいずれかに記載のメモリアクセス制御方法。12前記メモリが複数のチップで構成される場合は、前記データの出力先を指定するチップセレクト信号を出力する段階gをさらに有することを特徴とする上記7~11のいずれかに記載のメモリアクセス制御方法。メモリへ一定のバス幅で入力されるバーストデータにおいて、同時に電圧が切替るビットの数が所定の閾値を超えた場合は、該バーストデータのバス幅を分割して段階的にメモリへ出力させる。これにより、同時に電圧が切替るビットの数を抑制し、簡易にスイッチングノイズを低減することができる。以下、図面を参照して、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法について詳細に説明する。図1は、本発明の実施形態に係るメモリアクセス制御回路を含む集積回路とメモリとがプリント基板に実装された記憶装置のブロック図である。集積回路10は、少なくともメモリ200に書き込むための書込みデータを出力する上位装置であり、半導体のチップにより構成されることができる。集積回路10は、本実施形態に係るメモリアクセス制御回路100および内部データ出力部190を有し、さらに、書込みデータを作成するためのデータ作成部図示せずを有することができる。集積回路10は、さらに、メモリ200から記録されたデータを読み出す機能を有してもよい。集積回路10は、メモリ200と共に同一のプリント基板20に実装され、共通の電源およびGNDからそれぞれ電源ピンおよびGNDピンを介して電源電位およびGND電位の供給を受けることができる。内部データ出力部190は、書込みデータをメモリアクセス制御回路100に出力する。書込みデータのバス幅以下、第1バス幅と称するのビット数Mはメモリ200の仕様に合わせて任意とすることができ、例えば、32ビットM=32とすることができる。また、書込みデータは任意の数のワードを1バーストとするバーストデータであり、1バーストのワード数はメモリ200の仕様に合わせて決定することができる。例えば、1バーストのワード数を4ワードとすることができる。メモリアクセス制御回路100は、内部データ出力部190から集積回路10内において書込みデータ入力データを受信する。メモリアクセス制御回路100は、受信した書込みデータの第1バス幅で連続する2つのデータを比較し、互いに異なるビットの数が予め定めた閾値を超えた場合は、書込みデータをバス幅を分割することにより分割し、分割後のバス幅以下、第2バス幅と称するで段階的にメモリ200に出力する。これにより、同時に電圧が切り替わるビットの数を第2バス幅以下に抑制することができるため、ビットの切り替わりに伴って流れる瞬間的な電源電流を抑制し電源変動によるスイッチングノイズを低減することができる。以下、書込みデータの第1バス幅のビットのうち次のデータに切り替わると同時に電圧が切り替わるビットの数を同時スイッチング数と称する。ここで、閾値を第2バス幅と同じビット数とすることにより、メモリアクセス制御回路100から出力される書込みデータの同時に電圧が切り替わるビットの数を常に第2バス幅のビット数以下に抑制することができるため、スイッチングノイズの大きさの変動を抑えることができる。なお、メモリアクセス制御回路100は、書込みデータを分割して第2バス幅のデータとする場合においても、第2バス幅のデータにダミーのデータである無効データを付加して第1バス幅としてメモリ200に出力することができる。ここで、無効データが付加されて第1バス幅となったデータのうち、分割後の書込みデータである第2バス幅のデータの部分を有効データと称する。メモリアクセス制御回路100は、バイトイネーブル信号制御信号101をメモリ200に出力することができる。バイトイネーブル信号は、メモリアクセス制御回路100から出力される第1バス幅のデータのうち有効データの位置に応じて、メモリ200に有効データの位置を認識させるための制御信号である。バイトイネーブル信号101は、任意のバス幅Nビットのデータとすることができ、例えば、第1バス幅を第2バス幅で除した数分割数とすることができる。受信した書込みデータの同時に電圧が切り替わるビットの数が閾値を超えない場合は、メモリアクセス制御回路100は、書込みデータをそのままメモリ200に出力する。メモリ200は、バーストアクセス方式のメモリであれば限定されず、例えば、メモリ200は、DRAMまたはMRAMMagnetoresistiveRandomAccessMemoryであってもよい。図2は、本発明の実施形態に係るメモリアクセス制御回路の回路ブロック図である。以下、簡単のために、メモリ200のバス幅を32ビット、1バーストのワード数を4ワードとして説明する。図2に示すように、メモリアクセス制御回路100は、シフトレジスタ110、検出回路検出手段120、判定回路判定手段130、データ保持回路データ保持手段、データ分割手段140、メモリ制御回路データ出力手段、メモリ制御信号出力手段150、バスセレクタデータ出力手段160、出力ラッチ170、および、バッファ180を有する。シフトレジスタ110は、メモリ200のバス幅に対応する32ビットの第1バス幅の書込みデータを一時的に記憶することができる4つのフリップフロップ110a~110dが直列に接続されることにより構成される。シフトレジスタ110は、メモリ制御回路が生成する入力イネーブル信号によるクロックに同期して、内部データ出力部190から受信する書込みデータを1クロックごとに段階的に取り込むことができる。シフトレジスタ110は、フリップフロップを4つ有することにより、4ワードである1バーストのデータを一時的に記憶することができる。なお、4つのフリップフロップ110a~110dには、それぞれ第1バス幅である32ビットが記憶されるため、各フリップフロップ110a~110dは1ビットを記憶することができる単体のフリップフロップを並列に32個接続することにより構成され得る。検出回路120は、シフトレジスタ110に1クロックごとに取り込まれる書込みデータの前後2ワードのデータを比較して、互いに異なるビットの数を検出する。検出回路120で検出されたビットの数は、1クロックの入力イネーブル信号によって書込みデータのバス幅である32ビットのうち同時に電圧が切り替わるビット数、すなわち、同時スイッチング数に相当する。なお、検出回路120は、シフトレジスタ110をなすフリップフロップ110a~110dのうち1段目のフリップフロップ110aの出力と2段目のフリップフロップ110bの出力との間において書込みデータの前後2ワードのデータを比較する。このような構成とすることにより、書込みデータのすべてのワード相互間における同時スイッチング数を検出することができる。検出回路120は、検出した同時スイッチング数のデータを判定回路130に送信する。判定回路130は、検出回路120が検出した同時スイッチング数を監視し、同時スイッチング数が予め定めた閾値を超えていると判断した場合、同時スイッチング数が閾値を超えた旨の判定結果をメモリ制御回路150に出力する。メモリ制御回路150は、メモリアクセス制御回路100を構成する各回路を制御する。また、メモリ制御回路150は、出力する書込みデータを記録すべきメモリ200のアドレスを指定するアドレス出力信号、メモリ200を制御するメモリ制御信号、および、バイトイネーブル信号を出力する。さらに、メモリ制御回路150は、外部から供給されるクロックに基づいて入力イネーブル信号を生成し、これをメモリアクセス制御回路100の各構成回路に供給する。なお、メモリ200が複数のチップで構成される場合は、書込みデータを書き込むべき一のメモリを選択するためのチップセレクト信号をメモリ制御信号として出力してもよい。メモリ制御回路150は、シフトレジスタ110が1バースト分の書込みデータを取り込んだ時点において、判定回路130から同時スイッチング数が閾値を超えていない旨の判定結果を受信した場合は、バスセレクタ160により出力する書込みデータを通常データバス111側に切り替え、シフトレジスタ111に記憶させた1バースト分の書込みデータを出力ラッチ170を介してバッファ180から出力することにより、通常のメモリ書込み動作によって書込みデータをメモリ200に書き込む。メモリ制御回路150は、判定回路130から同時スイッチング数が閾値を超えた旨の判定結果を受信した場合は、分割出力制御信号をデータ保持回路140に送信することにより、シフトレジスタ110に記憶された1バースト分の書込みデータをデータ保持回路140が8ビットの第2バス幅に分割して保持するようにデータ保持回路140を制御する。また、メモリ制御回路150は、分割出力制御信号によりデータ保持回路140を制御し、データ保持回路140が分割し保持した第2バス幅である8ビットの書込みデータを、無効データを付加して第1バス幅である32ビットにして段階的に出力させる。メモリ制御回路150は、バスセレクタ160の出力を分割データバス149側に切り替え、出力ラッチ170を介してバッファ180から分割後の書込みデータを段階的に出力することにより、書込みデータをメモリ200に書き込む。データ保持回路140は、メモリ制御回路150からの分割出力制御信号に基づいて、シフトレジスタ110に記憶されている1バースト分の書込みデータを保持する。このとき、データ保持回路140は、メモリ制御回路150からの分割出力制御信号に基づいて、保持している書込みデータを第2バス幅である8ビットのバス幅のデータに分割し、8ビットのバス幅の書込みデータとして保持する。また、データ保持回路140は、分割し保持した書込みデータに無効データを付加して段階的にバスセレクタ160へ出力する。バスセレクタ160は、メモリ制御回路150からの制御信号により、通常データバス111または分割データバス141のいずれかのデータを選択して出力する。出力ラッチは、入力イネーブル信号に同期して書込みデータをバッファ180に出力する。バッファ180は、出力ラッチから受信した書込みデータをより低いインピーダンスの電圧信号に変換してメモリ200に出力する。図3は、データ保持回路の回路ブロック図である。図3に示すように、データ保持回路140は、第1シフトレジスタ141、第2シフトレジスタ142、第3シフトレジスタ142、および、第4シフトレジスタ144の4つのシフトレジスタを有する。第1シフトレジスタ141には、書込みデータの第1バス幅である32ビットのうちの1番目~8番目の8ビットの第2バス幅で1バーストの書込みデータが記憶される。同様に、第2シフトレジスタ142には、第1バス幅である32ビットのうちの9番目~16番目の8ビットの第2バス幅で1バーストの書込みデータが記憶される。第3シフトレジスタ143には、第1バス幅である32ビットのうちの17番目~24番目の8ビットの第2バス幅で1バーストの書込みデータが記憶される。第4シフトレジスタ144には、第1バス幅である32ビットのうちの25番目~32番目の8ビットの第2バス幅で1バーストの書込みデータが記憶される。このように、第1バス幅である32ビットの書込みデータを4つのシフトレジスタに第2バス幅である8ビットのバス幅で記憶させることにより、32ビットのバス幅の書込みデータを8ビットのバス幅の書込みデータに4分割することができる。データ保持回路140は、分割出力制御信号により、バス幅が4分割され8ビットの第2バス幅となった書込みデータを、無効データを付加して32ビットの第1バス幅として1ワードずつ段階的に出力する。ここで、データ保持回路140における書込みデータへの無効データの付加、および、無効データが付加された書込みデータの出力について説明する。本実施形態においては、1バーストの書込みデータを出力するために16段階の出力を必要とする。第1シフトレジスタ141からの第1ワードの8ビット、第2シフトレジスタ142からの第1ワードの8ビット、第3シフトレジスタ143からの第1ワードの8ビット、および、第4シフトレジスタ144からの第1ワードの8ビットの合計32ビットが第1段階の出力となる。ここで、第1段階の出力においては、第1シフトレジスタ141からの出力のみが有効データで、第1シフトレジスタ141以外のシフトレジスタからの出力は無効データとなる。なお、メモリ制御回路150からは、出力される第1バス幅の32ビットのデータのうち有効データの位置をメモリ200に認識させるためのバイトイネーブル信号が出力される。例えば、バイトイネーブル信号のバス幅を4ビットとし、バイトイネーブル信号として先頭の1ビットのみ1である1000を出力することにより、出力される第1バス幅の32ビットのデータのうち有効データの位置が先頭の8ビットであることを示してもよい。第2段階の出力は、出力されている第1バス幅の32ビットのデータは変化させずにバイトイネーブル信号を変化させることにより、出力される第1バス幅の32ビットのデータのうち2番目の8ビットを有効データとして出力する。従って、第1段階から第2段階の出力に至るときの同時スイッチング数は0である。第2段階においては、バイトイネーブル信号として、例えば、2番目の1ビットのみ1である0100を出力することにより、出力される第1バス幅の32ビットのデータのうち有効データの位置が2番目の8ビットであることを示すことができる。第3段階の出力および第4段階の出力も、第2段階の出力と同様に、出力されている第1バス幅の32ビットのデータは変化させずにバイトイネーブル信号を変化させることにより、出力される第1バス幅の32ビットのデータのうち先頭から、それぞれ3番目および4番目の8ビットを有効データとするものである。第5段階の出力においては、分割出力制御信号により、第1シフトレジスタ141のみ動作させる。これにより、第1シフトレジスタ141の1段目のフリップフロップ141aに記憶された8ビットの書込みデータは2段目のフリップフロップ141bに記憶された書込みデータで置き換わり、2段目のフリップフロップ141bに記憶された8ビットの書込みデータは3段目のフリップフロップ141cに記憶された書込みデータに置き換わり、3段目のフリップフロップ141cに記憶された8ビットの書込みデータは4段目のフリップフロップ141dに記憶された書込みデータに置き換わる。なお、4段目のフリップフロップ141dに記憶されたデータは、セレクタ145により入力を切り替えられることにより、データ0で置き換わることができる。第1シフトレジスタ141のみ動作させた結果、第5段階の出力においては、第1シフトレジスタ141からの出力である8ビットのみが切り替わることとなるため、同時スイッチング数を8ビット以下に抑制することができる。また、第5段階の出力においては、第1シフトレジスタ141からの出力のみが有効データで、第1シフトレジスタ141以外のシフトレジスタからの出力は無効データとなる。従って、バイトイネーブル信号として、例えば、1000を出力することにより、出力される第1バス幅の32ビットのデータのうち有効データの位置が先頭の8ビットであることを示すことができる。第6~8段階においても、第5段階と同様に、それぞれ、第2シフトレジスタ142、第3シフトレジスタ142、第4シフトレジスタ144のみを動作させ、それぞれ、第2シフトレジスタ142、第3シフトレジスタ142、第4シフトレジスタ144の出力を有効データとして出力する。以下同様に、1バーストの書込みデータを16段階で出力することができる。ここで、いずれの段階へ至るときであってもメモリ制御回路150の出力における同時スイッチング数は8以下となる。図4は、本実施形態に係るメモリ制御回路のメモリアクセス方法の単純な説明図である。なお、図4においては、説明を簡単なものとするため、第1バス幅を8ビット、第2バス幅を4ビットとして記載している。図4のAはメモリアクセス制御回路の出力のうち上位ビットを有効データとしてメモリに書き込む1回目の書き込みを示す図であり、図4のBは下位ビットを有効データとしてメモリに書き込む2回目の書込みを示す図である。図4のAに示すように、メモリアクセス制御回路100の出力500は、10001111であり、上位4ビットの1000と下位4ビットの1111はそれぞれ異なるシフトレジスタの出力である。ここで、下位ビットの1111は既にメモリに書き込まれた前段の書込みデータ点線で囲んだ部分が保持された状態を示している。第1回目の書込みにおいては上位4ビットを有効データとし、下位4ビットを無効データとして、メモリ200に送信する。メモリ200は、メモリ制御回路150から送信される上位ビットが有効データである旨のバイトイネーブル信号を受信することにより、上位4ビットの1000のみを記憶する。2回目の書込みにおいては、図4のBに示すように、既にメモリに書き込まれた上位4ビットの1000は保持し、下位ビットを出力するシフトレジスタのみを動作させることで当該シフトレジスタの後段のフリップフロップの出力500を遷移させて下位4ビットとして出力する。第2回目の書込みにおいては下位4ビットを有効データとし、上位4ビットを無効データとして、メモリ200に送信する。メモリ200は、メモリ制御回路150から送信される下位ビットが有効データである旨のバイトイネーブル信号を受信することにより、下位4ビットの0100のみを記憶する。このように、上位ビットまたは下位ビットのいずれか一方のみのデータを切り換えることにより同時スイッチング数を4以下に抑制することができる。図5は、本実施形態に係るメモリアクセス制御方法を示すフローチャートである。本フローチャートによるメモリアクセス制御方法は、本実施形態に係るメモリアクセス制御回路100により実施することができる。メモリアクセス制御回路100は、上位装置から1バーストの書込みデータのシフトレジスタ110への取り込みを開始しS500、書込みデータの前後2ワード間の同時スイッチング数を検出するS502。メモリアクセス制御回路100は、1バーストの書込みデータのシフトレジスタ110への取り込みが完了するとS501、同時スイッチング数が閾値を超えているか判断しS503、閾値を超えていない場合はS503:NO、1バーストの書込みデータのメモリへの通常の書込みを実施するS504。メモリアクセス制御回路100は、同時スイッチング数が閾値を超えていると判断した場合はS503:YES、1バーストの書込みデータをバス幅を4分割して保持するS505。そして、4分割した書込みデータに無効データを付加してメモリに順次出力するとともに、送信されるデータのうち有効データの位置を認識しうるバイトイネーブル信号を出力しS507、有効データをメモリに書き込むS506。以上、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法について説明したが、本実施形態は以下の効果を奏する。メモリへ一定のバス幅で入力されるバーストデータにおいて、同時に電圧が切替るビットの数が所定の閾値を超えた場合は、該バーストデータのバス幅を分割して段階的にメモリへ出力させる。これにより、同時に電圧が切替るビットの数を抑制し、簡易にスイッチングノイズを低減することができる。なお、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法は、上述した実施形態に限定されるものではない。例えば、上記実施形態においては、データ保持回路にバースト単位で書込みデータを保持するが、同時スイッチング数が閾値を超えている前後2ワードの書込みデータのみを保持するようにしてもよい。また、メモリアクセス制御回路はハードウェアのみで構成されるものでなくてもよく、一部をソフトウェアで置き換えてもよい。