選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置であって、前記選択ゲートスイッチトランジスタが、半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体基板中に、前記ゲート電極を挟むように設けられる第1のソースドレイン領域と第2のソースドレイン領域とを有し、前記第1のソースドレイン領域が、第1のn型不純物層と、前記第1のn型不純物層よりも不純物濃度が高く深さの浅い第2のn型不純物層を備え、前記第2のソースドレイン領域が、前記第1のn型不純物層よりも不純物濃度が低く深さの浅い第3のn型不純物層と、前記第3のn型不純物層よりも不純物濃度が高く深さの深い第4のn型不純物層を備える、ことを特徴とする不揮発性半導体記憶装置。前記第1のソースドレイン領域が選択ゲートトランジスタのゲート電圧を発生するゲート電圧発生回路に接続され、前記第2のソースドレイン領域が選択ゲートトランジスタのゲート電極に接続されることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記選択ゲートスイッチトランジスタのゲート電極と、前記第1のソースドレイン領域側の素子分離領域または隣接する別の選択ゲートスイッチトランジスタのゲート電極との距離が、前記選択ゲートスイッチトランジスタのゲート電極と、前記第2のソースドレイン領域側の素子分離領域または隣接するさらに別の選択ゲートスイッチトランジスタのゲート電極との距離よりも小さいことを特徴とする請求項1または請求項2記載の不揮発性半導体記憶装置。前記選択ゲートスイッチトランジスタのゲート電極と前記第4のn型不純物層との距離が、前記選択ゲートスイッチトランジスタのゲート電極と前記第2のn型不純物層との距離よりも大きいことを特徴とする請求項1ないし請求項3いずれか一項記載の不揮発性半導体記憶装置。前記第2のn型不純物層の不純物が砒素Asであり、前記第4のn型不純物層の不純物がリンPであることを特徴とする請求項1ないし請求項4いずれか一項記載の不揮発性半導体記憶装置。前記第2のn型不純物層と前記第4のn型不純物層の不純物が砒素Asであることを特徴とする請求項1ないし請求項4いずれか一項記載の不揮発性半導体記憶装置。前記第2のソースドレイン領域が、前記第1のn型不純物層と同一の不純物濃度および深さを有する第5のn型不純物層をさらに備え、前記第2のn型不純物層と前記第4のn型不純物層とが同一の不純物濃度および深さを有することを特徴とする請求項6記載の不揮発性半導体記憶装置。前記選択ゲートスイッチトランジスタの第1のソースドレイン領域が、隣接する別の選択ゲートスイッチトランジスタのソースドレイン領域と共有化されていることを特徴とする請求項1ないし請求項7いずれか一項記載の不揮発性半導体記憶装置。前記選択ゲートスイッチトランジスタの第2のソースドレイン領域が、隣接する別の選択ゲートスイッチトランジスタのソースドレイン領域と共有化されていることを特徴とする請求項1ないし請求項7いずれか一項記載の不揮発性半導体記憶装置。前記選択ゲートスイッチトランジスタの第1のソースドレイン領域が、隣接する別の選択ゲートスイッチトランジスタのソースドレイン領域と共有化され、前記選択ゲートスイッチトランジスタの第2のソースドレイン領域が、隣接するさらに別の選択ゲートスイッチトランジスタのソースドレイン領域と共有化されていることを特徴とする請求項1ないし請求項7いずれか一項記載の不揮発性半導体記憶装置。NAND型フラッシュメモリの選択ゲートスイッチトランジスタには、選択ゲートトランジスタの充放電のために、高い駆動力が求められる。同時に、選択ゲートスイッチトランジスタのソースドレイン領域には、メモリセルのデータ消去時に、消去電圧に相当する高い電圧が印加される。このため、高い信頼性を確保することも求められる。本発明が解決しようとする課題は、高駆動力と高信頼性を実現する選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置を提供することにある。実施の形態の不揮発性半導体記憶装置は、選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置である。そして、この選択ゲートスイッチトランジスタが、半導体基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極と、半導体基板中に、ゲート電極を挟むように設けられる第1のソースドレイン領域と第2のソースドレイン領域とを備えている。そして、第1のソースドレイン領域が、第1のn型不純物層と、第1のn型不純物層よりも不純物濃度が高く深さの浅い第2のn型不純物層を備えている。さらに、第2のソースドレイン領域が、第1のn型不純物層よりも不純物濃度が低く深さの浅い第3のn型不純物層と、第3のn型不純物層よりも不純物濃度が高く深さの深い第4のn型不純物層を備える。以下、図面を参照しつつ実施の形態を説明する。なお、本明細書中DDDDoubleDiffusedDrain構造とは、MISFETMetalInsulatorSemiconductorFieldEffectTransistorのソースドレイン構造の一形態であって、n不純物層と、そのn不純物層を囲み、n不純物層よりも不純物濃度の低いn-不純物層との2つの不純物層を備える構造を意味するものとする。また、本明細書中LDDLightlyDopedDrain構造とは、MISFETのソースドレイン構造の一形態であって、n不純物層と、そのn不純物層よりもゲート電極側に位置し、n不純物層よりも不純物濃度が低く深さの浅いn-不純物層との2つの不純物層を備える構造を意味するものとする。第1の実施の形態本実施の形態の不揮発性半導体記憶装置は、選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置である。そして、この選択ゲートスイッチトランジスタが、半導体基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極と、半導体基板中に、ゲート電極を挟むように設けられる第1のソースドレイン領域と第2のソースドレイン領域とを備えている。そして、第1のソースドレイン領域が、第1のn型不純物層と、第1のn型不純物層よりも不純物濃度が高く深さの浅い第2のn型不純物層を備えている。さらに、第2のソースドレイン領域が、第1のn型不純物層よりも不純物濃度が低く深さの浅い第3のn型不純物層と、第3のn型不純物層よりも不純物濃度が高く深さの深い第4のn型不純物層を備える。なお、本実施の形態の不揮発性半導体記憶装置は、NAND型フラッシュメモリである。本実施の形態の選択ゲートスイッチトランジスタは、ソースドレイン領域の一方がDDD構造を備え、他方がLDD構造を備える。一方がDDD構造を備えることで、寄生抵抗が低減される。したがって、選択ゲート線を充放電する際に高い駆動力を保証することができる。また、他方がLDD構造を備えることで、メモリセルデータの消去動作時のゲート端部における表面耐圧を確保することができる。よって、高い信頼性も保証することができる。図1は、本実施の形態の選択ゲートスイッチトランジスタの模式断面図である。図1aは、選択ゲートスイッチトランジスタ単体の模式断面図、図1bは、隣接する選択ゲートスイッチトランジスタを含む模式断面図である。選択ゲートスイッチトランジスタ100aは、半導体基板10上に形成されるゲート絶縁膜12と、ゲート絶縁膜12上に形成されるゲート電極14と、半導体基板中に、ゲート電極を挟むように設けられる第1のソースドレイン領域16と第2のソースドレイン領域18とを備えている。半導体基板10は、例えばシリコンである。そして、ゲート絶縁膜12は、例えばシリコン酸化膜である。ゲート電極14は、例えば、メモリセルのワード線と同様の積層構造を備える。例えば多結晶シリコンの電荷蓄積膜14a、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるブロック絶縁膜14b、ブロック絶縁膜14bに設けられる開口部を介して電荷蓄積膜14aと導通する、例えば多結晶シリコンとニッケルシリサイドの積層膜であるコントロールゲート電極膜14cで形成される。半導体基板10、ゲート絶縁膜12、ゲート電極14の材料は、必ずしも例示した材料に限定されるものではない。例えば、コントロールゲート電極膜14cとして、多結晶シリコンとコバルトシリサイドの積層膜、多結晶シリコンとタングステンシリサイドの積層膜、タングステン膜、窒化タングステン膜等、その他の材料を適用することも可能である。第1のソースドレイン領域16は、第1のn型不純物層16aと、第1のn型不純物層16aよりも不純物濃度が高く深さの浅い第2のn型不純物層16bを備えている。第1のn型不純物層16aは、例えば不純物をリンPとするn-型拡散層である。第1のn型不純物層16aの不純物濃度は、例えば1E18atoms/cm3~1E20atoms/cm3程度である。第2のn型不純物層16bは、第1のn型不純物層16aよりゲート電極14から離間し、かつ、第1のn型不純物層16aに囲まれて形成される。第2のn型不純物層16bは、例えば不純物を砒素Asとするn型拡散層である。第2のn型不純物層16bの不純物濃度は、例えば1E19atoms/cm3~1E21atoms/cm3程度である。このように、第1のソースドレイン領域16は、いわゆるDDD構造を備えている。そして、第2のソースドレイン領域18は、第1のn型不純物層16aよりも不純物濃度が低く深さの浅い第3のn型不純物層18aと、第3のn型不純物層18aよりも不純物濃度が高く深さの深い第4のn型不純物層18bを備える。加えて、第4のn型不純物層18bよりも不純物濃度が低く、深さの深い第5のn型不純物層18cを備えている。第3のn型不純物層18aは、例えば不純物をリンPとするn-型拡散層である。第3のn型不純物層18aの不純物濃度は、例えば1E17atoms/cm3~1E19atoms/cm3程度である。第4のn型不純物層18bは、第3のn型不純物層18aよりゲート電極14から離間して形成される。第4のn型不純物層18bは、例えば不純物を砒素Asとするn型拡散層である。第4のn型不純物層18bの不純物濃度は、例えば1E19atoms/cm3~1E21atoms/cm3程度である。第5のn型不純物層18cは、第3のn型不純物層18aよりゲート電極14から離間し、かつ、第4のn型不純物層18bを囲むように形成される。例えば不純物をリンPとするn-型拡散層である。第5のn型不純物層16aの不純物濃度は、例えば1E18atoms/cm3~1E20atoms/cm3程度である。このように、第2のソースドレイン領域18は、いわゆるLDD構造を備えている。そして、ゲート電極14と第4のn型不純物層18bとの距離図1a中a2が、ゲート電極14と第2のn型不純物層16bとの距離図1a中a1よりも大きくなることが望ましい。ここで、第1のn型不純物層16aと第5のn型不純物層18cが同一の不純物濃度および深さを備え、第2のn型不純物層16bと第4のn型不純物層18bとが同一の不純物濃度および深さを備えることが望ましい。第1のn型不純物層16aと第5のn型不純物層18c、および、第2のn型不純物層16bと第4のn型不純物層18bを同一の製造方法で形成することが可能となり、製造コストが低減されるからである。ゲート電極14および半導体基板10上には、層間絶縁膜20が形成される。層間絶縁膜20は、例えば、シリコン酸化膜である。層間絶縁膜20を貫通して、第1のソースドレイン領域16と第1の配線22を接続する第1のコンタクト電極24が形成されている。また、第2のソースドレイン電極18と第2の配線26を接続する第2のコンタクト電極28が設けられている。第1の配線22、第1のコンタクト電極24、第2の配線26、および第2のコンタクト電極28は、例えば、タングステンWで形成される。第1のソースドレイン領域16は、第1のコンタクト電極24および第1の配線22を介して、選択ゲートトランジスタのゲート電圧を発生するゲート電圧発生回路に接続される。また、第2のソースドレイン領域18は、第2のコンタクト電極28および第2の配線26を介して、選択ゲートトランジスタのゲート電極に接続される。そして、ゲート電極14と第2のコンタクト電極28との距離図1a中b2が、ゲート電極14と第1のコンタクト電極24との距離図1a中b1よりも大きくなっていることが望ましい。図1bに示すように、選択ゲートスイッチトランジスタ100aに隣接して、別の2つの選択ゲートスイッチトランジスタ100b、100cが設けられている。そして、第1のソースドレイン領域16が、隣接する別の選択ゲートスイッチトランジスタ100bのソースドレイン領域と共有化されている。一方、第2のソースドレイン領域18は、隣接するさらに別の選択ゲートスイッチトランジスタ100cのソースドレイン領域と、素子分離領域30によって分離されている。なお、素子分離領域30は、例えばシリコン酸化膜で形成される。そして、図1bに示すように、選択ゲートスイッチトランジスタ100aのゲート電極14と、第1のソースドレイン領域16側の別の選択ゲートスイッチトランジスタ100bのゲート電極との距離図1b中c1が、選択ゲートスイッチトランジスタ100aのゲート電極14と、第2のソースドレイン領域18側の素子分離領域30との距離図1b中c2よりも小さい。図2は、本実施の形態の不揮発性半導体記憶装置の回路図である。図2に示すように、例えば、m×nm、nは整数個のMISトランジスタであるメモリセルトランジスタMT11~MT1n、MT21~MT2n、、MTm1~MTmnでメモリセルアレイ400が構成される。メモリセルアレイ400においては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。メモリセルアレイ400において、例えば、メモリセルトランジスタMT11~MT1n、および、選択ゲートトランジスタSTS1、STD1が直列接続されて、セルユニットであるNANDストリングを構成している。直列接続された一群のメモリセルトランジスタMT11~MT1nの配列の端部に位置するメモリセルトランジスタMT11のソース領域には、メモリセルトランジスタMT11~MT1nを選択する選択ゲートトランジスタSTS1のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタMT11~MT1nの配列の端部に位置するメモリセルトランジスタMT1nのドレイン領域には、メモリセルトランジスタMT11~MT1nを選択する選択ゲートトランジスタSTD1のソース領域が接続されている。選択ゲートトランジスタSTS2~STSm、メモリセルトランジスタMT21~MT2n、、MTm1~MTmn、および選択ゲートトランジスタSTD2~STDmもそれぞれ同様に直列接続されて、NANDストリングを構成している。選択ゲートトランジスタSTS1~STSmのソースには、共通のソース線SLが接続される。メモリセルトランジスタMT11、MT21、、MTm1、メモリセルトランジスタMT12、MT22、、MTm2、メモリセルトランジスタMT1n、MT2n、、MTmnのそれぞれのワード線WL1~WLnは、ワード線スイッチトランジスタ402に接続される。それぞれのワード線WL1~WLnは、ワード線スイッチトランジスタ402を介して、昇圧回路等に接続される。そして、ワード線スイッチトランジスタ402により、ワード線WL1~WLnのゲート電極に印加される動作電圧が制御される。選択ゲートトランジスタSTS1~STSmの共通の選択ゲート線SGSと、選択ゲートトランジスタSTD1~STDmの共通の選択ゲート線SGDは、選択ゲートスイッチトランジスタ404に接続される。選択ゲート線SGSと選択ゲート線SGDは、それぞれ、選択ゲートスイッチトランジスタ404を介して、選択ゲートトランジスタのゲート電圧を発生するゲート電圧発生回路406に接続される。そして、選択ゲートスイッチトランジスタ404により、選択ゲートトランジスタSTS1~STSmのゲート電極に印加される動作電圧が制御される。また、ワード線WL1~WLnおよび選択ゲート線SGSと選択ゲート線SGDは、ワード線スイッチトランジスタ402および選択ゲートスイッチトランジスタ404を介してローデコーダ408に接続される。ローデコーダ408は、行アドレス信号をデコードして行アドレスデコード信号を得て、ワード線スイッチトランジスタ402および選択ゲートスイッチトランジスタ404のゲート電圧を制御する。選択ゲートトランジスタSTD1~STDmのそれぞれのドレインにはビット線BL1~BLmがそれぞれ接続される。カラムデコーダ410は、列アドレス信号を得て、列アドレスデコード信号に基づいてビット線BL1~BLmのいずれかを選択する。センスアンプ412は、ローデコーダ408およびカラムデコーダ410によって選択されたメモリセルトランジスタから読み出したデータを増幅する。次に、本実施の形態の不揮発性半導体記憶装置のメモリセルデータの消去動作時の電位関係について説明する。図3は、本実施の形態の不揮発性半導体装置の動作電圧を示す図である。ここで、図3中、Vddは電源電圧であり、例えば、1~4Vである。Vpgmは書き込み電圧であり、例えば、13~26Vである。Vreadは読み出し電圧であり、Vddより高く、例えば、2~9Vである。Vpassは中間電圧であり、例えば、3~13Vである。Vblはプリチャージ電圧であり、例えば、0.5~1Vである。Vbbは基板ウェル電圧であり、例えば、0Vである。また、Veraは消去電圧であり、例えば、13~26Vである。図3に示すように、メモリセルデータの消去動作時には、メモリセルアレイの半導体基板Subには、高電圧のVeraが印加される。そして、選択ゲート線SGS、SGDはフローティングとする。これは、選択ゲートトランジスタのSTD1~STDmのゲート絶縁膜に高電界がかかりゲート絶縁膜の絶縁破壊が生じることを避けるためである。選択ゲートトランジスタのゲート電極は、図1aに示す選択ゲートスイッチトランジスタ100aと同様、ブロック絶縁膜14bに設けられる開口部を介して電荷蓄積膜14aとコントロールゲート電極膜14cが導通する構造となっている。このため、もし、半導体基板に高電圧のVeraが印加される際に、選択ゲート線SGS、SGDを、例えば0Vや、Vdd等の固定電位に保持すると、Veraとの差分電圧がすべてゲート絶縁膜に印加されることになる。図4は、本実施の形態の選択ゲートスイッチトランジスタの動作時の電位関係を示す図である。図4aは消去動作時、図4bは読み出し、または、書き込み動作時の電位関係である。消去動作時にフローティングとなる選択ゲート線SGS、SGDの電位は、Veraが印加される半導体基板とのカップリングによりVeraに持ち上がる。上述のように、選択ゲートスイッチトランジスタ100a図1の第2のソースドレイン領域18は、第2のコンタクト電極28および第2の配線26を介して、選択ゲートトランジスタのゲート電極、すなわち、選択ゲート線SGSまたはSGDに接続される。したがって、図4aに示すように、第2のソースドレイン領域18は、消去動作時にVeraが印加されることになる。そして、選択ゲートスイッチトランジスタ100aは、消去動作時に選択ゲート線SGS、SGDのフローティング状態が保たれるよう、ゲート電極14に、例えば、0VまたはVddの電圧を印加して、オフ状態を維持する。このため、消去動作時には、第2のソースドレイン領域18と半導体基板10間の、特にゲート電極端には高電界が印加される。このため、第2のソースドレイン領域18の接合耐圧の劣化やリーク電流増大などの信頼性不良が生じる恐れがある。したがって、第2のソースドレイン領域18側では、表面耐圧を高くすることが要求される。一方、第1のソースドレイン領域16は、第1のコンタクト電極24および第1の配線22を介して、選択ゲートトランジスタのゲート電圧を発生するゲート電圧発生回路406図2に接続される。ゲート電圧発生回路406から与えられる電圧は、0VまたはVddである。したがって、消去動作時に、第1のソースドレイン領域16には、第2のソースドレイン領域18のような高電圧が印加されることはない。読み出し、および、書き込み時には、選択ゲート線SGS、SGDには、選択ゲートスイッチトランジスタ100a図1を介して、0VまたはVddが印加される。したがって、図4bに示すように、いずれの状態においても、第1のソースドレイン領域16、および、第2のソースドレイン領域18に消去動作時のような高電圧が印加されることはない。以上のような、選択ゲートスイッチトランジスタの動作時における特異な電位関係に着目し、本実施の形態の選択ゲートスイッチトランジスタでは、ソースドレイン構造が最適化される。まず、読み出し、書き込み、消去いずれの動作時にも、高い電圧が印加されない第1のソースドレイン領域16にDDD構造を採用する。これにより、駆動力を高くするとともに、ソースドレイン領域16の面積を縮小し、チップサイズの縮小を容易にする。すなわち、n-型拡散層となる第1のn型不純物層16aの不純物濃度を第3のn型不純物層18aより高くし、深さも深くする。これにより、n-型拡散層の寄生抵抗を低減し、選択ゲートスイッチトランジスタ100aの駆動力を向上させる。n-型拡散層の寄生抵抗は、ゲート電極14と第2のn型不純物層16bとの距離図1a中a1が小さいほど小さくなる。そして、消去動作時に高い電圧が印加される第2のソースドレイン領域18にLDD構造を採用し、第2のソースドレイン領域18側の表面耐圧を向上させる。すなわち、第3のn型不純物層18aを、濃度が薄く浅いn-型拡散層とすることによりオフ時の空乏化を促進するとともに、n-型拡散層での電圧降下を大きくして表面耐圧を向上させる。n-型拡散層での電圧降下は、ゲート電極14と第4のn型不純物層18bとの距離図中a2、すなわち、第3のn型不純物層18aが長いほど大きい。第2のソースドレイン領域18側の消去動作時の電圧降下を大きくし、第1のソースドレイン領域16側の読み出し、書き込み動作時の駆動力を向上させる観点から、ゲート電極14と第4のn型不純物層18bとの距離図1a中a2が、ゲート電極14と第2のn型不純物層16bとの距離図1a中a1よりも大きくなることが望ましい。また、ゲート電極14と第1のコンタクト電極24との距離図1a中b1を小さくすることでも寄生抵抗は低減される。そして、ゲート電極14と第2のコンタクト電極28との距離図1a中b2を大きくすることでも、電圧降下は大きくなる。この観点から、ゲート電極14と第2のコンタクト電極28との距離図1a中b2が、ゲート電極14と第1のコンタクト電極24との距離図1a中b1よりも大きくなっていることが望ましい。さらに、第1のソースドレイン領域16にDDD構造を採用することで、図1bに示すように、選択ゲートスイッチトランジスタ100aのゲート電極14と、第1のソースドレイン領域16側の別の選択ゲートスイッチトランジスタ100bのゲート電極との距離図1b中c1が、選択ゲートスイッチトランジスタ100aのゲート電極14と、第2のソースドレイン領域18側の素子分離領域30との距離図1b中c2よりも小さくすることが可能となる。いいかえれば、DDD構造を採用する場合よりも、第1のソースドレイン領域16に要する面積を小さくすることができる。したがって、チップサイズの縮小が容易になる。図5は、本実施の形態の不揮発性半導体記憶装置のレイアウト図である。メモリセルアレイ、ワード線スイッチトランジスタ、選択ゲートスイッチトランジスタのレイアウトを示す。図5中、A-A’間の選択ゲートスイッチトランジスタの断面が、図1bの断面に相当する。なお、メモリセルアレイの各ブロックに対応するワード線スイッチトランジスタおよび選択ゲートスイッチトランジスタは、メモリセルアレイを挟んで白抜き矢印に示すように交互に配置される。斜線で示されるブロック以外のワード線スイッチトランジスタおよび選択ゲートスイッチトランジスタは図示を省略する。図中、SGSIN、USGSは、それぞれ選択ゲート線SGSに、メモリセルアレイが選択される場合と非選択の場合に印加される電位である。また、SGDIN、USGDは、それぞれ選択ゲート線SGDに、メモリセルアレイが選択される場合と非選択の場合に印加される電位である。SGSIN、USGS、SGDINおよびUSGDは、ゲート電圧発生回路406で発生される。一般に、選択トランジスタのゲート長およびゲート幅は、メモリセルトランジスタのゲート長およびゲート幅よりも長い。したがって、選択ゲート線SGS、SGD1本の容量は、ワード線1本の容量よりも大きくなる。このため、容量の大きい選択ゲート線SGS、SGDの充放電のために、選択ゲートスイッチトランジスタ100aのゲート電極14のゲート幅は、ワード線スイッチトランジスタ300のゲート電極34のゲート幅よりも大きくなる。そして、ゲート幅を大きくした状態で、一定のオフ電流に抑えるために、選択ゲートスイッチトランジスタ100aのゲート電極14のゲート長も、ワード線スイッチトランジスタ300のゲート電極34のゲート長に比べ大きくなる。このため、1つのメモリセルアレイのブロックに対応するワード線スイッチトランジスタおよび選択ゲートスイッチトランジスタを、図5に示すような配分で同一ピッチ内に配置しようとする場合、ゲート長が大きい分、選択ゲートスイッチトランジスタのビット線方向選択ゲートスイッチトランジスタのゲート長方向の余裕がなくなり、ワード線スイッチトランジスタに比べてビット線方向の配置が厳しくなる。本実施の形態においては、上述のように選択ゲートスイッチトランジスタ100aの第1のソースドレイン電極16側に高電圧が印加されないことに着目し、第1のソースドレイン電極16側にDDD構造を採用する。したがって、ソースドレイン電極16のビット線方向の長さが、LDD構造よりも短縮でき、選択ゲートスイッチトランジスタのビット線方向の配置が容易になる。なお、ワード線WL1~WLnには、図3の電位関係に示すように、書き込み時に高電圧のVpgmが印加される場合が生ずる。したがって、ワード線スイッチトランジスタ300の第1のソースドレイン電極36、第2のソースドレイン電極38の双方に、高電圧が印加される。したがって、ワード線スイッチトランジスタ300に関しては、第1のソースドレイン電極36、第2のソースドレイン電極38ともに、LDD構造を採用することが望ましい。また、本実施の形態においては、上述のように、第1のソースドレイン領域16が、隣接する別の選択ゲートスイッチトランジスタ100bのソースドレイン領域と共有化されている。したがって、この観点からも、選択ゲートスイッチトランジスタのビット線方向のピッチが短縮される。よって、選択ゲートスイッチトランジスタの配置が容易になる。なお、第1のソースドレイン領域16と、隣接する別の選択ゲートスイッチトランジスタ100bのソースドレイン領域とを独立させる配置を採用することも可能である。その場合、第1のソースドレイン領域16も素子分離領域で終端することになる。この場合には、選択ゲートスイッチトランジスタのゲート電極14と第1のソースドレイン領域16側の素子分離領域との距離が、ゲート電極14と第2のソースドレイン領域18側の素子分離領域との距離よりも小さいことが望ましい。選択ゲートスイッチトランジスタのビット線方向のピッチが短縮されるためである以上、本実施の形態の不揮発性半導体記憶装置によれば、ソースドレイン電極の構造が最適化され、高駆動力と高信頼性を実現する選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置が実現される。さらに、選択ゲートスイッチトランジスタのビット線方向のピッチも縮小され、チップサイズの縮小が容易となる。第2の実施の形態本実施の形態の不揮発性半導体記憶装置は、第2のn型不純物層の不純物が砒素Asであり、第4のn型不純物層の不純物がリンPであること、第5のn型不純物層が存在しないこと以外は、基本的に第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容の記載は省略する。図6は、本実施の形態の選択ゲートスイッチトランジスタの模式断面図である。選択ゲートスイッチトランジスタ500aの第2のn型不純物層16bの不純物が砒素Asであり、第4のn型不純物層18bの不純物がリンPである。第1の実施の形態においては、第2のn型不純物層16bと第4のn型不純物層18bを共に砒素で形成し、製造を容易にする観点から、同一の不純物濃度と同一の深さで形成するものとした。これに対し、本実施の形態においては、第2のn型不純物層16bと第4のn型不純物層18bを別個に形成可能とし、さらに第4のn型不純物層18bをリンで形成する。したがって、第1のソースドレイン領域16のDDD構造を、駆動力を得るために最適化し、第2のソースドレイン領域18のLDD構造を、高い信頼性を実現するために最適化する際の設計の自由度が大きくなる。本実施の形態においては、第4のn型不純物層18bを、リンを用いて第1のn型不純物層16aよりも深い拡散層とすることで、なだらかな接合プロファイルを形成し、接合耐圧を向上させている。第3の実施の形態本実施の形態の不揮発性半導体記憶装置は、選択ゲートスイッチトランジスタの第1のソースドレイン領域が、隣接する別の選択ゲートスイッチトランジスタのソースドレイン領域と共有化され、かつ、選択ゲートスイッチトランジスタの第2のソースドレイン領域が、隣接するさらに別の選択ゲートスイッチトランジスタのソースドレイン領域と共有化されていること以外は、第1の実施の形態と基本的に同様である。したがって、第1の実施の形態と重複する内容の記載は省略する。図7は、本実施の形態の選択ゲートスイッチトランジスタの模式断面図である。図8は、本実施の形態の不揮発性半導体記憶装置のレイアウト図である。メモリセルアレイ、ワード線スイッチトランジスタ、選択ゲートスイッチトランジスタのレイアウトを示す。図8中、B-B’間の選択ゲートスイッチトランジスタの断面が、図7の断面に相当する。図7、図8に示すように、選択ゲートスイッチトランジスタ600aの第1のソースドレイン領域16が、隣接する別の選択ゲートスイッチトランジスタ600bのソースドレイン領域と共有化され、かつ、選択ゲートスイッチトランジスタ600aの第2のソースドレイン領域18が、隣接するさらに別の選択ゲートスイッチトランジスタ600cのソースドレイン領域と共有化されている。第1の実施の形態に比較して、第2のソースドレイン領域18が共有化されることにより、さらに、選択ゲートスイッチトランジスタのビット線方向のピッチが縮小することが可能となる。よって、より一層のチップサイズの縮小が容易となる。ここで、選択ゲートスイッチトランジスタ600aのゲート電極14と、第1のソースドレイン領域16側の隣接する別の選択ゲートスイッチトランジスタ600bのゲート電極との距離が、ゲート電極14と、第2のソースドレイン領域18側の隣接するさらに別の選択ゲートスイッチトランジスタ600cのゲート電極との距離よりも小さいことが望ましい。選択ゲートスイッチトランジスタのビット線方向のピッチが短縮されるためである。以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置等に関わる要素を適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。