"入力した2つのアナログ信号との関係に応じた値のデジタルデータを生成し、2つのアナログ残差信号をそれぞれ第1の増幅器および第2の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタルAD変換ステージと、上記第1の増幅器および上記第2の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第1の増幅器および第2の増幅器のゲインを制御するゲイン制御部と、を有し、上記第1の増幅器および第2の増幅器は、オープンループの増幅器により形成され、上記ゲイン制御部は、少なくとも1つの上記AD変換ステージにおける上記第1の増幅器および第2の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行うアナログデジタル変換器。上記ゲイン制御部は、上記第1の増幅器および第2の増幅器の出力信号の正相信号または逆相信号の差分を取り出し、当該差分情報と設定振幅情報と比較し、比較結果に応じてゲイン制御を行う請求項1記載のアナログデジタル変換器。上記ゲイン制御部は、上記第1の増幅器および第2の増幅器の出力信号の差動信号成分を取り出し、当該取り出した差動振幅の和を設定振幅情報と比較し、比較結果に応じてゲイン制御を行う請求項1記載のアナログデジタル変換器。上記ゲイン制御部は、上記第1の増幅器および第2の増幅器の出力信号の正相信号の差分と逆相信号の差分を取り出し、当該正相信号の差分と逆相信号の差分の平均と設定振幅情報と比較し、比較結果に応じてゲイン制御を行う請求項1記載のアナログデジタル変換器。上記ゲイン制御部は、全てのAD変換ステージの上記第1の増幅器および上記第2の増幅器の出力信号をモニターして、当該モニター結果に応じて各出力段の上記第1の増幅器および第2の増幅器のゲインを制御する請求項1記載のアナログデジタル変換器。上記ゲイン制御部は、複数のステージ間隔で上記第1の増幅器および上記第2の増幅器の出力信号をモニターして、当該モニター結果に応じて出力段の上記第1の増幅器および第2の増幅器のゲインを制御する請求項1記載のアナログデジタル変換器。2つのアナログ信号を生成して、それぞれ第3の増幅器および第3の増幅器で、制御されるゲインをもって増幅して初段の上記AD変換ステージに出力するアナログ信号生成ステージを有し、上記ゲイン制御部は、2段目以降の一つの上記AD変換ステージの第1の増幅器および第2の増幅器の出力をモニターして、上記アナログ信号生成ステージの上記第3の増幅器および上記第4の増幅器のゲインを制御する請求項1記載のアナログデジタル変換器。上記各AD変換ステージは、2つの第1の基準電圧および第2の基準電圧間の電圧値をとる電圧値と上記第2の基準電圧との差に応じた電圧値の第1のアナログ信号および上記第1のアナログ信号の電圧値と2つの上記第1の基準電圧および上記第2の基準電圧の差電圧との差に応じた電圧値の第2のアナログ信号を入力し、当該第1のアナログ信号の電圧値と上記第2のアナログ信号から生成した中間電圧値の少なくとも一つの第3のアナログ信号を生成し、上記第1のアナログ信号、上記第2のアナログ信号、および上記第3のアナログ信号を出力する信号生成部と、上記第1のアナログ信号および上記第2のアナログ信号を入力し、当該第1のアナログ信号の電圧値と上記第2のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する比較部と、上記第1の増幅器を含み、第1の残差信号を所定のゲインをもって増幅して出力する第1の出力部と、上記第2の増幅器を含み、第2の残差信号を所定のゲインをもって増幅して出力する第2の出力部と、上記比較部の比較結果に応じて上記信号生成部から出力される上記第1のアナログ信号、上記第2のアナログ信号、および上記第3のアナログ信号の上記第1の出力部および上記第2の出力部への入力を切り替える切替部と、を有し、上記比較部は、第1のアナログ信号の電圧値が上記第2のアナログ信号の電圧値より低い第1の比較結果を得た場合には第1のデジタルデータを、上記第1のアナログ信号の電圧値が上記第2のアナログ信号に電圧値より高い第2の比較結果を得た場合には第2のデジタルデータを出力し、上記切替部は、上記比較部において第1の比較結果が得られた場合、上記信号生成部から出力される上記第1のアナログ信号を上記第1の残差信号として上記第1の出力部に入力し、上記第3のアナログ信号を上記第2の残差信号として上記第2の出力部に入力し、上記比較部において第2の比較結果が得られた場合、上記信号生成部から出力される上記第3のアナログ信号を上記第1の残差信号として上記第1の出力部に入力し、上記第2のアナログ信号を上記第2の残差信号として上記第2の出力部に入力する請求項1記載のアナログデジタル変換器。上記複数のAD変換ステージの各々は、第1のアナログ信号を入力する第1のアナログ信号入力端子と、第2のアナログ信号を入力する第2のアナログ信号入力端子と、第1のアナログ信号出力端子と、第2のアナログ信号出力端子と、デジタルデータ出力端子と、を含み、後段側となるAD変換ステージの上記第1のアナログ信号入力端子は、前段側となるAD変換ステージの上記第1のアナログ信号出力端子と接続されて、前段から出力される第1の残差信号を第1のアナログ信号として入力し、後段側となるAD変換ステージの上記第2のアナログ信号入力端子が前段側となるAD変換ステージの上記第2のアナログ信号出力端子と接続されて、前段から出力される第2の残差信号を第2のアナログ信号として入力し、1段目となるAD変換ステージでは、上記第1のアナログ信号入力端子は、上記基準電圧とフルレンジ電圧間の電圧値をとる第1のアナログ信号を入力し、上記第2のアナログ信号入力端子は、上記第1のアナログ信号入力端子に入力する上記第1のアナログ信号の電圧値と上記フルレンジ電圧との差分に応じた電圧値の第2のアナログ信号を入力する請求項8記載のアナログデジタル変換器。少なくとも1段目の上記AD変換ステージは、電圧Vinの第1のアナログ信号0<Vin<Vr、および第1のアナログ信号の電圧Vinからフルレンジ電圧Vrを引いた電圧Vin-Vrの第2のアナログ信号を入力し、上記比較部が2つのアナログ入力電圧VinとVin-Vrを比較し、第1のアナログ信号電圧が第2のアナログ信号電圧より低くVin<Vin-VrでVin<Vr/2のとき、上記デジタルデータ出力端子からデジタルデータ0を出力し、上記第1および第2のアナログ信号出力端子から、それぞれ増幅率AでA倍したA×VinとA×を出力し、第1のアナログ信号電圧が第2のアナログ信号電圧より高くVin>Vin-VrでVin>Vr/2のとき、上記デジタルデータ出力端子からデジタルデータ1を出力し、上記第1および第2のアナログ信号出力端子から、それぞれ増幅率AでA倍したA×Vin-Vr/2と、A×Vin-Vrを出力する請求項8記載のアナログデジタル変換器。2つの上記AD変換ステージが縦続接続され、1段目の上記AD変換ステージは、電圧Vinの第1のアナログ信号0<Vin<Vr、および第1のアナログ信号の電圧Vinからフルレンジ電圧Vrを引いた電圧Vin-Vrの第2のアナログ信号を入力し、上記各AD変換ステージは、Vin<Vr/4の場合、2つの上記デジタルデータ出力端子からデジタルデータ00を出力し、Vr/4<Vin<Vr/2の場合、2つの上記デジタルデータ出力端子からデジタルデータ01を出力し、Vr/2<Vin<3Vr/4場合、2つの上記デジタルデータ出力端子からデジタルデータ10を出力し、3Vr/4<Vin<Vrの場合、2つの上記デジタルデータ出力端子からデジタルデータ11を出力し、上記2段目の上記AD変換ステージは、上記比較部の比較結果に応じて、上記第1および第2のアナログ信号出力端子から、残差信号A×VinとA×Vin-Vr/4をA倍で増幅して出力し、または、残差信号A×Vin-Vr/4とA×Vin-Vr/2をA倍で増幅して出力し、または、残差信号A×Vin-Vr/2とA×をA倍で増幅して出力し、または、残差信号A×Vin-3Vr/4とA×Vin-VrをA倍で増幅して出力する請求項8記載のアナログデジタル変換器。最終段の上記AD変換ステージの上記第1のアナログ信号出力端子および上記第2のアナログ信号出力端子から出力される残差信号を第1のアナログ信号および第2のアナログ信号として入力する最終段比較部をさらに有し、上記最終段比較部は、上記第1のアナログ信号および上記第2のアナログ信号を入力し、当該第1のアナログ信号の電圧値と上記第2のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する請求項8記載のアナログデジタル変換器。上記複数のAD変換ステージは、2つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力の各タイミングをクロック信号に同期して制御し、隣接するAD変換ステージで入力されるクロック信号が逆相で供給されて、2つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力をクロック信号に同期してパイプライン方式で処理する請求項8記載のアナログデジタル変換器。上記信号生成部は、一端が上記第1のアナログ信号の入力ラインに接続され、他端が第1のアナログ信号を出力するための第1の出力ノードに接続された第1のキャパシタと、一端が上記第2のアナログ信号の入力ラインに接続され、他端が第2のアナログ信号を出力するための第2の出力ノードに接続された第2のキャパシタと、一端が上記第1のアナログ信号の入力ラインに接続され、他端が第3のアナログ信号を出力するための第3の出力ノードに接続された第3のキャパシタと、一端が上記第2のアナログ信号の入力ラインに接続され、他端が第3のアナログ信号を出力するための第3の出力ノードに接続された第4のキャパシタと、上記第1の出力ノードと固定電位との間に接続された第1のスイッチと、上記第2の出力ノードと固定電位との間に接続された第2のスイッチと、上記第3の出力ノードと固定電位との間に接続された第3のスイッチと、を少なくとも一つずつ含み、上記第1のキャパシタは、上記第1のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第1の出力ノードから出力し、上記第2のキャパシタは、上記第2のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第2の出力ノードから出力し、上記第3のキャパシタおよび上記第4のキャパシタは、上記第3のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記第3の出力ノードから出力される請求項8記載のアナログデジタル変換器。上記比較部は、入力電圧と上記基準電圧とを比較する比較器と、一端が上記第1のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第5のキャパシタと、一端が上記第2のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第6のキャパシタと、上記比較器の入力ノードと固定電位との間に接続された第4のスイッチと、を少なくとも一つずつ含み、上記第5のキャパシタおよび上記第6のキャパシタは、上記第4のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記比較器に入力される請求項8記載のアナログデジタル変換器。上記切替部は、上記信号生成部の上記第1の出力ノードと上記第1の出力部に上記第1の残差信号を入力する第1の入力ノードとの間に接続された第5のスイッチと、上記信号生成部の上記第2の出力ノードと上記第2の出力部に上記第2の残差信号を入力する第2の入力ノードとの間に接続された第6のスイッチと、上記信号生成部の上記第3の出力ノードと上記第1の出力部に上記第1の残差信号を入力する第1の入力ノードとの間に接続された第7のスイッチと、上記信号生成部の上記第3の出力ノードと上記第2の出力部に上記第2の残差信号を入力する第2の入力ノードとの間に接続された第8のスイッチと、を少なくとも一つずつ含み、上記比較部において上記第1の比較結果が得られた場合には、上記第5のスイッチおよび上記第8のスイッチが導通状態に保持され、上記第6のスイッチおよび上記第7のスイッチが非導通状態に保持され、上記比較部において上記第2の比較結果が得られた場合には、上記第5のスイッチおよび上記第8のスイッチが非導通状態に保持され、上記第6のスイッチおよび上記第7のスイッチが導通状態に保持される請求項8記載のアナログデジタル変換器。上記第1の出力部は、上記第1の入力ノードと固定電位との間に接続された第9のスイッチと、上記第1の入力ノードに入力する第1の残差信号を所定の増幅率をもって増幅する第1の増幅器と、を含み、上記第2の出力部は、上記第2の入力ノードと固定電位との間に接続された第10のスイッチと、上記第2の入力ノードに入力する第2の残差信号を所定の増幅率をもって増幅する第2の増幅器と、を含む請求項8記載のアナログデジタル変換器。アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換器を有し、上記AD変換器は、入力した2つのアナログ信号との関係に応じた値のデジタルデータを生成し、2つのアナログ残差信号をそれぞれ第1の増幅器および第2の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタルAD変換ステージと、上記第1の増幅器および上記第2の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第1の増幅器および第2の増幅器のゲインを制御するゲイン制御部と、を有し、上記第1の増幅器および第2の増幅器は、オープンループの増幅器により形成され、上記ゲイン制御部は、少なくとも1つの上記AD変換ステージにおける上記第1の増幅器および第2の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う信号処理システム。ところが、この方式では、アナログ入力信号を正確に演算処理する必要があり、そのために高精度高ゲインなクローズドループ演算増幅器オペアンプが必要になるたとえば特許文献1参照。半導体プロセスの微細化に伴い、トランジスタのデバイス特性劣化リーク電流の増加、出力抵抗の劣化等により、従来厚膜プロセスで実現できていた高精度のオペアンプをサブミクロンプロセスで実現することが困難になっている。また、クローズドループアンプ特有の問題として、高速動作高サンプリング動作が困難である。オープンループ演算増幅器を採用することも考えられる。演算増幅器のゲイン制御には通常レプリカ増幅器が用いられる。この場合、通常、そのゲイン制御の手法としてレプリカ増幅器のゲインをモニターし、そのゲインを設定値に合わせるように制御信号をフィードバックする構成が採用される。しかし、この手法では、レプリカ増幅器と制御すべき演算増幅器の相対バラツキがあり、またレプリカ増幅器を追加することによる素子が増加し、大型化を招く。本技術は、高精度な演算増幅器が不要で、低電力動作、高速動作が可能で、しかも小型化が容易で、出力段の増幅器のゲインを精度良く制御することが可能なAD変換器および信号処理システムを提供することにある。本発明の第1の観点のAD変換器は、入力した2つのアナログ信号との関係に応じた値のデジタルデータを生成し、2つのアナログ残差信号をそれぞれ第1の増幅器および第2の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタルAD変換ステージと、上記第1の増幅器および上記第2の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第1の増幅器および第2の増幅器のゲインを制御するゲイン制御部と、を有し、上記第1の増幅器および第2の増幅器は、オープンループの増幅器により形成され、上記ゲイン制御部は、少なくとも1つの上記AD変換ステージにおける上記第1の増幅器および第2の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う。本発明の第2の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換器を有し、上記AD変換器は、入力した2つのアナログ信号との関係に応じた値のデジタルデータを生成し、2つのアナログ残差信号をそれぞれ第1の増幅器および第2の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタルAD変換ステージと、上記第1の増幅器および上記第2の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第1の増幅器および第2の増幅器のゲインを制御するゲイン制御部と、を有し、上記第1の増幅器および第2の増幅器は、オープンループの増幅器により形成され、上記ゲイン制御部は、少なくとも1つの上記AD変換ステージにおける上記第1の増幅器および第2の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う。本発明によれば、高精度な演算増幅器が不要で、低電力動作、高速動作が可能で、しかも小型化が容易なAD変換器を実現できる。以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.NビットAD変換器の構成例2.増幅器のゲイン制御2.1第1の制御方法に対応したゲイン制御部の構成例2.2第2の制御方法に対応したゲイン制御部の構成例2.3第3の制御方法に対応したゲイン制御部の構成例3.AD変換ステージの具体的な構成例4.信号処理システムの構成例<1.NビットAD変換器の構成例>図1は、本第1の実施形態に係るNビットAD変換器の構成例を示すブロック図である。図2は、本実施形態に係るNビットAD変換器における各AD変換ステージの基本構成例を示すブロック図である。本実施形態においては、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式AD変換器10が形成されている。図1のNビットAD変換器10は、複数N-1個のAD変換ステージ20-1~20-N-1、最終段N段目のAD変換ステージ20-N、アナログ信号生成ステージ30、およびゲイン制御部40を含んで構成されている。各AD変換ステージ20-1~-Nは、第1のアナログ信号入力端子TI11、第2のアナログ信号入力端子TI12、およびデジタルデータ出力端子TD11を有する。AD変換ステージ20-1~-Nは、さらに第1のアナログ信号出力端子TO11、および第2のアナログ信号出力端子TO12を有する。各AD変換ステージ20-1~N-1は、入力した2つのアナログ信号との関係に応じた値のデジタルデータを生成し、2つのアナログ残差信号を出力する。各AD変換ステージ20-1~N-1は、信号生成部21、比較部22、第1の出力部23、第2の出力部24、および切替部25を含んで構成されている。これらの各部の具体的な構成については、ゲイン制御部40を説明した後に詳述する。最終段のAD変換ステージ20-Nは、たとえばフラッシュAD変換器により形成されるが、比較部22のみを配置してNビット目を出力するように形成することが可能である。各AD変換ステージ20-1~N-1において、第1の出力部23は第1の増幅器アンプAMP11を有し、第2の出力部24は第2の増幅器アンプAMP12を有する。この第1の増幅器AMP11および第2の増幅器AMP12は、いわゆるオープンループアンプにより形成される。各AD変換ステージ20-1~-N-1において、第1の増幅器AMP11および第2の増幅器AMP12の本線の信号は2入力によるインターポーレーションたとえば容量補間により後段に伝える動作を行う。図1のAD変換器10は、アナログ信号生成ステージ30、複数NのAD変換ステージ20-1~20-Nが縦続接続されている。アナログ信号生成ステージ30は、1段目のAD変換ステージ20-1の入力段に第1のアナログ信号Vinおよび第2のアナログ信号Vin-Vrを生成する。このアナログ信号生成ステージ30は、T/Hトラックホールド機能付きの比較増幅回路として形成される。アナログ信号生成ステージ30の具体的な構成については、後で説明する。後段側となるAD変換ステージ20-m2≦m≦Nの第1のアナログ信号入力端子TI11は、前段側となるAD変換ステージ20-m-1の第1のアナログ信号出力端子TO11と接続されている。そして、後段側となるAD変換ステージ20-mは、前段のAD変換ステージ20-m-1から出力される第1の残差信号を第1のアナログ信号として入力する。後段側となるAD変換ステージ20-mの第2のアナログ信号入力端子TI12が前段側となるAD変換ステージ20-m-1の第2のアナログ信号出力端子TO12と接続されている。そして、後段側となるAD変換ステージ20-mは、前段のAD変換ステージ20-m-1から出力される第2の残差信号を第2のアナログ信号として入力する。すなわち、前段となるAD変換ステージ20-m-1は、次段のAD変換ステージ20-mへのアナログ信号である第1の残差信号および第2の残差信号の出力段に第1の増幅器AMP11および第2の増幅器AMP12を有する。AD変換ステージ20-m-1は、第1の増幅器AMP11から第1の残差信号を所定のゲイン増幅率をもって出力し、第2の増幅器AMP12から第2の残差信号を所定のゲイン増幅率をもって出力する。1段目となるAD変換ステージ20-1では、第1のアナログ信号入力端子TI11は、アナログ信号生成ステージ30による基準電圧とフルレンジ電圧間の電圧値をとる第1のアナログ信号Vinを入力する。1段目となるAD変換ステージ20-1では、第2のアナログ信号入力端子TI12は、第1のアナログ信号入力端子に入力する第1のアナログ信号の電圧値とフルレンジ電圧との差分に応じた電圧値の第2のアナログ信号Vin-Vrを入力する。すなわち、AD変換ステージ20-1は、第1のアナログ信号入力端子TI11から電圧値の第1のアナログ信号Vinを入力する。並行して、AD変換ステージ20-1は、第2のアナログ信号入力端子TI12から入力電圧Vinから基準電圧の差電圧Vrを引いた値の第2のアナログ信号Vin-Vrを入力する。アナログ信号生成ステージ30は、1段目のAD変換ステージ20-1へのアナログ信号の出力段に第3の増幅器AMP13および第4の増幅器AMP14を有する。アナログ信号生成ステージ30は、第3の増幅器AMP13から第1のアナログ信号Vinを出力し、第4の増幅器AMP14から第2のアナログ信号Vin-Vrを出力する。各AD変換ステージ20-1~N-1において、信号生成部21は、第1のアナログ信号の電圧値と第2のアナログ信号から生成した中間電圧値の少なくとも一つの第3のアナログ信号を生成する。信号生成部21は、第1のアナログ信号および第2のアナログ信号を比較部22に出力し、第1のアナログ信号、第2のアナログ信号、および第3のアナログ信号を切替部25に出力する。比較部22は、第1のアナログ信号および第2のアナログ信号を入力し、第1のアナログ信号の電圧値と第2のアナログ信号の電圧値を比較し、比較結果に応じた値のデジタルデータをデジタルデータ出力端子TD11に出力する。比較部22は、第1のアナログ信号の電圧値が第2のアナログ信号の電圧値より低い第1の比較結果を得た場合には第1のデジタルデータを出力する。比較部22は、第1のアナログ信号の電圧値が上記第2のアナログ信号に電圧値より高い第2の比較結果を得た場合には第2のデジタルデータを出力する。第1の出力部23の第1の増幅器AMP11は、切替部25による第1の残差信号を所定のゲイン増幅率をもって増幅して出力する。第2の出力部24の第2の増幅器AMP12は、切替部25による第2の残差信号を所定のゲイン増幅率をもって増幅して出力する。切替部25は、比較部22の比較結果に応じて信号生成部21から出力される第1のアナログ信号、第2のアナログ信号、および第3のアナログ信号の第1の出力部23および第2の出力部24への入力を切り替える。切替部25は、比較部において第1の比較結果が得られた場合、信号生成部21から出力される第1のアナログ信号を第1の残差信号として第1の出力部23に入力し、第3のアナログ信号を第2の残差信号として第2の出力部24に入力する。切替部25は、比較部においての比較結果が得られた場合、信号生成部から出力される第3のアナログ信号を第1の残差信号として第1の出力部23に入力し、第2のアナログ信号を第2の残差信号として第2の出力部24に入力する。このAD変換ステージ20-1~N-1の具体的な構成および機能については、ゲイン制御部の構成および機能について説明した後、詳述する。<2.増幅器のゲイン制御>上述したように、本実施形態のAD変換器10において、アナログ信号生成ステージ30は、1段目のAD変換ステージ20-1へのアナログ信号の出力段に第3の増幅器AMP13および第4の増幅器AMP14を有する。各AD変換ステージ20-1~N-1において、次段のAD変換ステージ20-mへのアナログ信号である第1の残差信号および第2の残差信号の出力段に第1の増幅器AMP11および第2の増幅器AMP12を有する。AD変換器10において、全体を一つの系として、第1の増幅器AMP11および第2の増幅器AMP12、並びに、第3の増幅器AMP13および第4の増幅器AMP14のゲインをレプリカ回路なしで制御するゲイン制御部40を有している。ゲイン制御部40によるゲイン制御は、すべての増幅器に対してその出力信号振幅をモニターしながら行うことが理想である。ただし、本第1の実施形態のように、たとえば1つのAD変換ステージ20-2の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、第1の増幅器AMP11および第2の増幅器AMP12のゲイン制御を行うことも可能である。また、たとえば最終段の一つ前段のAD変換ステージ20-N-1の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして第3の増幅器AMP13および第4の増幅器AMP14のゲイン制御を行うことも可能である。本第1の実施形態では、図1に示すように、AD変換ステージ20-2の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、第1の増幅器AMP11および第2の増幅器AMP12のゲインを制御する例を示している。[増幅器の構成例]まず、ゲイン制御対象である第1の増幅器AMP11および第2の増幅器AMP12の構成例について説明する。図3は、本実施形態に係るAD変換器に適用されるゲイン制御可能な増幅器の構成例を示す回路図である。増幅器AMP1112,13,14は、差動に対応した回路構成として示されている。図3の増幅器AMP11は、差動対を形成するnチャネルの電界効果トランジスタNMOSトランジスタM11,M12,M13、電流源I11,I12、抵抗R11,R12、R13、入力端子TI21,TI22、出力端子TO21、TO22を有する。なお、抵抗R11、R12は負荷抵抗として機能し、それぞれNMOSトランジスタM11M12のドレインで電源電位VDDとの間に接続されている。NMOSトランジスタM11,M12のソースにそれぞれ電流源I11,I12が接続されている。NMOSトランジスタM11,M12のソース間に抵抗R13が接続され、抵抗R13の両端部にNMOSトランジスタM13のソース、ドレインが接続されている。そして、NMOSトランジスタM13のゲートが、ゲイン制御部40により生成されるゲイン制御信号CTLGの供給ラインに接続されている。このように、増幅器AMP11は、差動対を形成するNMOSトランジスタM11,M12のソース間に接続されたNMOSトランジスタM13のゲート電圧を制御することにより、ゲイン制御を行う。本実施形態においては、第1の増幅器AMP11および第2の増幅器AMP12のゲインは、ゲイン制御部40により制御される。ゲイン制御部40は、レプリカ回路を用いずに、オープンループアンプである第1の増幅器AMP11および第2の増幅器AMP12の出力を受けて、増幅器のゲインを算出してゲイン制御を行う。図1のゲイン制御部40は、出力振幅検出部41、基準振幅設定部42、および振幅制御部43を含んで構成されている。出力振幅検出部41は、第1の増幅器AMP11の出力と第2の増幅器AMP12の出力から出力振幅を検出する。振幅制御部43は、出力振幅検出部41で検出される出力振幅が基準振幅設定部42に設定されている基準振幅に収束するようにゲイン制御信号CTLGを生成する。振幅制御部43は、生成したゲイン制御信号CTLGを第1の増幅器AMP11および第2の増幅器AMP12に出力する。このように、本実施形態は、所定のAD変換ステージの第1の増幅器AMP11と第2の増幅器AMP12のゲインを制御している。以下に、ゲイン制御する理由、および具体的な制御方法について説明する。[増幅器のゲイン制御する理由]図4A~Cは、2つの増幅器AMP11,AMP12の入力信号と出力信号との関係を示す図である。図4AはAD変換ステージの基本構成を、図4Bは2つのオープンロープAMPの入力信号と出力信号の対応を、図4Cは入力と出力の関係を、それぞれ示している。図4の例では、第1の増幅器AMP11の入力はIN1P,IN1Mであり、出力はOUT1P,OUT1Mである。第2の増幅器AMP12の入力はIN2P,IN2Mであり、出力はOUT2P,OUT2Mである。そして、図4Cの電圧V1はIN1P-IN1M=0で、V2はIN2P-IN2M=0で与えられる。したがって、入力のフルスケールIFSINPUTFullScale=IN1P-IN1M=0-IN2P-IN2M=0で与えられる。このインプットフルスケールIFSは、第1の増幅器AMP11、第2の増幅器AMP12の入力までの積算ゲインで決まり、制御がされていなければ、大きく変動し、制御なしでは多段に構成する場合の上限が発生する。そこで、本実施形態では、第1の増幅器AMP11および第2の増幅器AMP12のゲインを制御する。[ゲイン制御の原理]図5A~Cは、本実施形態に係る増幅器AMP11,AMP12のゲイン制御の原理を説明するための図である。図5Aはいかなる入力電圧において出力を一定であることを、図5Bは2つのオープンロープAMPの入力信号と出力信号の対応を、図5Cは入力フルスケールによらず出力レンジを一定にできることを、それぞれ示している。本実施形態の各AD変換ステージ20-1~-N-1において、第1の増幅器AMP11および第2の増幅器AMP12の本線の信号は2入力によるインターポーレーションたとえば容量補間により後段に伝える動作を行う。このため、2つの第1の増幅器AMP11および第2の増幅器AMP12の入出力関係は図5AおよびBに示すようになる。そのため、図5Aに示すように、第1の増幅器AMP11および第2の増幅器AMP12の正相逆相の振幅差は入力信号に依らず一定になる。したがって、たとえば第1の増幅器AMP11および第2の増幅器AMP12の正相、逆相同士の差を設定振幅に制御すれば、入力フルスケールに依らず出力レンジを一定にできる。その結果、本実施形態のように、オープンループMDACステージパイプライン方式のAD変換器を構成するAD変換ステージを多段構成にできるようになる、さらに高分解能が可能になる。オープンループMDACステージパイプライン方式のAD変換器10において、2入力の信号から、入力に依らない振幅情報を取り出し、その振幅を一定にする制御方法としては、大きく以下の3つの方法を例示することができる。第1の制御方法は、正相信号逆相信号の差分を取り出し、所望の振幅情報と比較し、AMPのゲインを制御する方法である図6。第2の制御方法は、各々の増幅器AMP11,AMP12の差動信号成分を取り出し、その取り出した差動振幅の和を、所望の振幅情報と比較して、増幅器AMP11,AMP12のゲインを制御する方法である図7。第3の制御方法は、正相信号の差分と逆相信号の差分を取り出し、その平均と所望の振幅情報と比較し、2つの増幅器AMP11,AMP12のゲインを制御する方法である図8。<2.1第1の制御方法に対応したゲイン制御部の構成例>図6は、正相信号逆相信号の差分を取り出し、所望の振幅情報と比較し、2つの増幅器AMP11,AMP12のゲインを制御する第1の制御方法を採用したゲイン制御部の構成例を示す図である。図6のゲイン制御部40Aは、基本的に図1に示す構成と同様である。図6の例では、第1の増幅器AMP11の正相信号SP1と第2の増幅器AMP12の正相信号SP2の差分を出力振幅検出部41で振幅情報として取り出している。そして、振幅制御部43において、出力振幅検出部41で検出される出力振幅が基準振幅設定部42に設定されている基準振幅に収束するようにゲイン制御信号CTLGを生成して、第1の増幅器AMP11と第2の増幅器AMP12のゲインを制御する。なお、逆相同士の差分を、振幅情報として取り出し、その振幅を制御することも可能である。<2.2第2の制御方法に対応したゲイン制御部の構成例>図7は、2つの増幅器AMP11,AMP12の差動信号成分を取り出し、その取り出した差動振幅の和を、所望の振幅情報と比較して、2つの増幅器のゲインを制御する第2の制御方法を採用したゲイン制御部の構成例を示す図である。図7のゲイン制御部40Bは、出力振幅検出部41Bが、第1の増幅器AMP11の正相信号SP1と逆相信号SM1との差動振幅を検出する演算増幅器411を有する。出力振幅検出部41Bが、第2の増幅器AMP12の正相信号SP2と逆相信号SM2との差動振幅を検出する演算増幅器412を有する。そして、出力振幅検出部41Bが、演算増幅器411の差動振幅情報と演算増幅器412の差像振幅情報の和を振幅情報として取り出す演算増幅器413を有している。そして、振幅制御部43において、出力振幅検出部41Bで検出される出力振幅が基準振幅設定部42に設定されている基準振幅に収束するようにゲイン制御信号CTLGを生成して、第1の増幅器AMP11と第2の増幅器AMP12のゲインを制御する。<2.3第3の制御方法に対応したゲイン制御部の構成例>図8は、正相信号の差分と逆相信号の差分を取り出し、その平均と所望の振幅情報と比較し、2つの増幅器AMP11,AMP12のゲインを制御する第3の制御方法を採用したゲイン制御部の構成例を示す図である。図8のゲイン制御部40Cは、出力振幅検出部41Cが、第1の増幅器AMP11の正相信号SP1と第2の増幅器AMP12の正相信号SP2との差動振幅を検出する演算増幅器414を有する。出力振幅検出部41Cが、第1の増幅器AMP11の逆相信号SM1と第2の増幅器AMP12の逆相信号SM2との差動振幅を検出する演算増幅器415を有する。そして、出力振幅検出部41Cが、演算増幅器414の差動振幅情報と演算増幅器415の差像振幅情報の和を振幅情報として取り出す演算増幅器416を有している。そして、振幅制御部43において、出力振幅検出部41Cで検出される出力振幅が基準振幅設定部42に設定されている基準振幅に収束するようにゲイン制御信号CTLGを生成して、第1の増幅器AMP11と第2の増幅器AMP12のゲインを制御する。本実施形態のAD変換器10において、2入力の信号から、入力に依らない振幅情報を取り出し、その振幅を一定にするように2つの増幅器のゲインを制御することから、以下の効果を得ることができる。すなわち、本実施形態によれば、ゲインが大きくなったときは増幅器AMPが歪み、小さくなったときはSNが劣化するが、ゲインを制御することで歪みとSN劣化が抑えられる。現状ではレプリカ回路制御回路が必要だったが、本方式では本線の信号をモニターすることで制御回路のみで構成でき、面積の削減を図ることができる。また、レプリカ回路を使用しないことから、レプリカ回路と本線の増幅器AMPとの相対誤差が無くなるため精度良く制御を行うことができる。上記した実施形態においては、1つのAD変換ステージ20-2の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、第1の増幅器AMP11および第2の増幅器AMP12のゲイン制御を行うように構成した。本実施形態は、図1の構成に限られるものではない。たとえば図9に示すように、すべてのAD変換ステージ20-2の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、第1および第2の増幅器AMP11,増幅器AMP12のゲイン制御を行うように構成することも可能である。また、図10に示すように、たとえば2つあるいは3つのステージ間隔で第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、第1および第2の増幅器AMP11,増幅器AMP12のゲイン制御を行うように構成することも可能である。また、図11に示すように、最終段の一つ前段のAD変換ステージ20-N-1の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして第3の増幅器AMP13および第4の増幅器AMP14のゲイン制御を行うことも可能である。図12は、N=5として場合の初段のAD変換ステージ20-1の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、2つの増幅器AMP11,AMP12のゲイン制御を行う構成のシミュレーション結果を示す図である。図12に示すように、初段のAD変換ステージ20-1の第1の増幅器AMP11および第2の増幅器AMP12のゲイン制御のみを行うことにより2段目以降の出力レンジは小さくなる傾向にあるが、全ステージの出力振幅をあるレベルに保持することができる。図13は、N=5として場合の全AD変換ステージ20-1~4の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、2つの増幅器AMP11,AMP12のゲイン制御を行う構成のシミュレーション結果を示す図である。図13からわかるように、図12の一つのAD変換ステージの制御に比べて、全AD変換ステージの制御を行うことによって、全AD変換ステージの出力振幅を一定にすることができる。図14は、N=5として場合の全AD変換ステージ20-1~4のゲインを小さくして、第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、2つの増幅器のゲイン制御を行う構成のシミュレーション結果を示す図である。ゲインを小さくするということはゲインロスが大きくなるということであるが、図14に示すように、ゲインロスが大きくなっても全AD変換ステージの出力振幅を一定にすることができる。図15は、N=11として場合の初段から3つおきにAD変換ステージ20-1,-4,-7の第1の増幅器AMP11および第2の増幅器AMP12の出力をモニターして、2つの増幅器のゲイン制御を行う構成のシミュレーション結果を示す図である。この場合、初段のAD変換ステージ20-1でゲインが小さくなるように制御信号を用い、2段目、3段目のAD変換ステージ20-2,20-3の信号を小さくしている。4段目のAD変換ステージ20-4でゲインが大きくなるように制御信号を用い、5段目、6段目のAD変換ステージ20-5,20-6の信号を大きくしている。7段目のAD変換ステージ20-7でゲインが小さくなるように制御信号を用い、8段目、9段目、10段目のAD変換ステージ20-8,20-9,20-10の信号を小さくしている。以上、オープンループMDACステージパイプライン方式のAD変換器10において、2入力の信号から、入力に依らない振幅情報を取り出し、その振幅を一定に制御する構成について説明した。以下では、高精度な演算増幅器が不要で、低電力動作、高速動作が可能で、しかも小型化が容易なAD変換器を実現する1ビットAD変換ステージ20-1~N-1、およびアナログ信号生成ステージの具体的な構成および機能について詳述する。<3.AD変換ステージの具体的な構成例>まず、上記の説明と重複する部分もあるが、1ビットAD変換器としても適用可能な、基本となる1つのAD変換ステージの具体的な構成および機能について説明する。ここでは、理解を容易にするために、初段のAD変換ステージ20-1を例に説明する。なお、後段のAD変換ステージ20-2~20-N-1は前段のAD変換ステージ20-1~20-N-2から出力される第1の残差信号および第2の残差信号が第1のアナログ信号および第2のアナログ信号として入力される。本実施形態のAD変換器10の入力レンジ電圧は0からVrである。本実施形態では、第1の基準電圧Vrtが電圧Vrに相当し、第2の基準電圧Vrbが電圧0Vに相当する。前述したように、AD変換ステージ20には、第1のアナログ信号と第2のアナログ信号が入力される。初段のAD変換ステージ20-1に入力される第1のアナログ信号は、2つの第1の基準電圧Vrtおよび第2の基準電圧間Vrbの電圧値をとる電圧値Vinと第2の基準電圧Vrbとの差に応じた電圧値Vin-Vrbの信号として入力される。本実施形態においては、上記したようにVrb=0であることから、第1のアナログ信号はVinとなる。第2のアナログ信号は、第1のアナログ信号の電圧値Vin-Vrbと第1の基準電圧Vrtと第2の基準電圧Vrbの差電圧Vrt-Vrbとの差に応じた電圧値Vin-Vrb-Vrt-Vrb=Vin-Vrtの信号として入力される。このように、本実施形態において入力アナログ信号Vinは0VrbとVr間の電圧値をとり0<Vin<Vr、第1のアナログ信号電圧Vinとして第1のアナログ信号入力端子TI11に供給される。第1のアナログ信号入力端子TI11は、第1のアナログ信号Vinを、信号入力ラインLI11を通してAD変換ステージ20-1に入力する。第2のアナログ信号入力端子TI12は、第1のアナログ信号Vinの電圧値と基準電圧の差電圧Vrとの差分に応じた電圧値の第2のアナログ信号を、信号入力ラインLI12を通してAD変換ステージ20-1に入力する。AD変換ステージ20-1は、第1のアナログ信号入力端子TI11から電圧値の第1のアナログ信号Vinを入力する。並行して、AD変換ステージ20-1は、第2のアナログ信号入力端子TI12から入力電圧Vinから基準電圧の差電圧Vrを引いた値の第2のアナログ信号Vin-Vrを入力する。AD変換ステージ20-1は、2つの第1および第2のアナログ信号から残差信号である第3のアナログ信号Vin-Vr/2を生成する信号生成部21を含む。すなわち、AD変換ステージ20-1は、第1のアナログ信号の電圧値Vinと第2のアナログ信号の電圧値Vin-Vrを加算し、2で除算した電圧値の第3のアナログ信号Vin-Vr/2を生成する。AD変換ステージ20は、内蔵の比較部22において、2つの第1および第2のアナログ信号の電圧Vinとの高低大小比較を行う。AD変換ステージ20-1は、比較部22の比較結果に応じて第1のアナログ信号出力端子TO11からA倍に増幅した第1の残差信号A×VinまたはA×Vin-Vr/2を出力する。同様に、AD変換ステージ20-1は、比較部22の比較結果に応じて第2のアナログ信号出力端子TO12からA倍に増幅した第2の残差信号A×Vin-Vr/2またはA×Vin-Vrを出力する。なお、Aは増幅利率を表す定数である。並行して、AD変換ステージ20-1は、比較部22の比較結果に応じてデジタルデータ出力端子TD11からデジタル値データが0または1のデジタルデータDSを出力する。本実施形態において、デジタル値データ0が第1のデジタルデータに相当し、デジタル値データ1が第2のデジタルデータに相当する。図16AおよびBは、図2のAD変換ステージの比較部の比較結果に応じて出力される残差信号およびデジタル信号を場合分けして示す図である。AD変換ステージ20-1は、比較部22において、第1のアナログ信号電圧Vinと第2のアナログ信号電圧を加算した信号電圧2Vin-Vrが0より高いか低いかの判定を行う。AD変換ステージ20-1は、信号電圧2Vin-Vrが0より低い2Vin-Vr<0という第1の比較結果、すなわちVin<Vr/2という第1の比較結果を得た場合には、以下の処理を行う。この場合には、2つのアナログ入力電圧VinとVin-Vrを比較し、第1のアナログ信号電圧Vinが第2のアナログ信号電圧Vin-Vrより低い場合Vin<Vin-Vrの場合と等価である。AD変換ステージ20-1は、図16Aに示すように、第1の比較結果Vin<Vr/2を得たときは、第1のアナログ信号出力端子TO11からA×Vinを第1の残差信号として出力する。AD変換ステージ20-1は、第2のアナログ信号出力端子TO12からA×を第2の残差信号として出力する。並行して、AD変換ステージ20-1は、デジタルデータ出力端子TD11からデジタル値データが0のデジタルデータDSを出力する。AD変換ステージ20-1は、信号電圧2Vin-Vrが0より高い2Vin-Vr>0という第2の比較結果、すなわちVin>Vr/2という第2の比較結果を得た場合には、以下の処理を行う。なお、この場合には、2つのアナログ入力電圧VinとVin-Vrを比較し、第1のアナログ信号電圧|Vin|が第2のアナログ信号電圧|Vin-Vr|より高い場合Vin>Vin-Vrの場合と等価である。AD変換ステージ20-1は、図16Bに示すように、第2の比較結果Vin>Vr/2を得たときは、第1のアナログ信号出力端子TO11からA×Vin-Vr/2を第1の残差信号として出力する。AD変換ステージ20-1は、第2のアナログ信号出力端子TO12からA×を第2の残差信号として出力する。並行して、AD変換ステージ20-1は、デジタルデータ出力端子TD11からデジタル値データが1のデジタルデータDSを出力する。このように、本実施形態に係るAD変換器10のAD変換ステージ20-1は、第1の比較結果Vin<Vr/2を得たときは、第1のデジタルデータ0を出力し、第2の比較結果Vin>Vr/2を得たときは、第2のデジタルデータ1を出力する。AD変換ステージ20-1は、比較結果に応じて、アナログ残差信号を第1の増幅器AMP11および第2の増幅器AMP12でA倍に増幅して出力する。[1ビットAD変換ステージの具体的な構成例]図17は、本実施形態に係る1ビットAD変換ステージの具体的な構成例を示す回路図である。なお、上述したように、ここでは理解を容易にするために、初段のAD変換ステージ20-1を例に説明する。なお、後段のAD変換ステージ20-2~20-N-1は前段のAD変換ステージ20-1~20-N-2から出力される第1の残差信号および第2の残差信号が第1のアナログ信号および第2のアナログ信号として入力される。したがって、AD変換ステージ20の構成は、AD変換ステージ20-1~20-N-1で同じ構成を有する。図17の1ビットAD変換ステージ20は、その単体で、1ビットAD変換器10Dとして適用することが可能である。図17のAD変換ステージ20は、前述したように、信号生成部21、比較部22、第1の出力部23、第2の出力部24、および切替部25を含んで構成されている。信号生成部21は、信号入力ラインLI11およびLI12を介して第1のアナログ信号Vinおよび第2のアナログ信号Vin-Vrを入力する。信号生成部21は、第1のアナログ信号の電圧値Vinと第2のアナログ信号の電圧値Vin-Vrを加算し、2で除算した電圧値の第3のアナログ信号Vin-Vr/2を生成する。信号生成部21は、サンプリングした第1のアナログ信号Vin、第2のアナログ信号Vin-Vr、および第3のアナログ信号Vin-Vr/2を切替部25に出力する。図17の信号生成部21は、容量補間により第3のアナログ信号Vin-Vr/2を生成する。図17の信号生成部21は、第1のキャパシタC11、第2のキャパシタC12、第3のキャパシタC13、および第4のキャパシタC14を有する。信号生成部21は、第1のスイッチSW11、第2のスイッチSW12、第3のスイッチSW13、第1の出力ノードND11、第2の出力ノードND12、および第3の出力ノードND13を有する。なお、本実施形態では、たとえば第1のキャパシタC11および第2のキャパシタC12の容量値は2Cに、第3のキャパシタC13および第4のキャパシタC14の容量値は1Cに設定される。すなわち、第1のキャパシタC11および第2のキャパシタC12の容量値と第3のキャパシタC13および第4のキャパシタC14の容量値は2:1となるように設定される。第1のキャパシタC11は、一端が第1のアナログ信号Vinの入力ラインLI11に接続され、他端が第1のアナログ信号Vinを出力するための第1の出力ノードND11に接続されている。第2のキャパシタC12は、一端が第2のアナログ信号Vin-Vrの入力ラインLI12に接続され、他端が第2のアナログ信号Vin-Vrを出力するための第2の出力ノードND12に接続されている。第3のキャパシタC13は、一端が第1のアナログ信号Vinの入力ラインに接続され、他端が第3のアナログ信号Vin-Vr/2を出力するための第3の出力ノードND13に接続されている。第4のキャパシタC14は、一端が第2のアナログ信号Vin-Vrの入力ラインLI12に接続され、他端が第3のアナログ信号Vin-Vr/2を出力するための第3の出力ノードND13に接続されている。第1のスイッチSW11は、第1の出力ノードND11と固定電位VCとの間に接続されている。ここで、固定電位VCはたとえば接地電位GNDである。第2のスイッチSW12は、第2の出力ノードND12と固定電位VCとの間に接続されている。第3のスイッチSW13は、第3の出力ノードND13と固定電位VCとの間に接続されている。第1のスイッチSW11、第2のスイッチSW12、および第3のスイッチSW13は、第1のフェーズ信号Φ1がハイレベルの期間に導通状態短絡状態に保持され、ローレベルの期間に非導通状態開放状態に保持される。第1のキャパシタC11は、第1のスイッチSW11が導通状態のときに入力信号である第1のアナログ信号Vinをサンプリングし、非導通状態のときにサンプリングした電圧Vinが第1の出力ノードND11側に発生し、その電圧信号を出力する。第2のキャパシタC12は、第2のスイッチSW12が導通状態のときに入力信号である第2のアナログ信号Vin-Vrをサンプリングし、非導通状態のときにサンプリングした電圧が第2の出力ノードND12側に発生し、その電圧信号を出力する。第3のキャパシタC13は、第3のスイッチSW13が導通状態のときに入力信号である第1のアナログ信号Vinをサンプリングし、非導通状態のときにサンプリングした電圧Vinが第3の出力ノードND13側に発生する。第4のキャパシタC14は、第3のスイッチSW13が導通状態のときに入力信号である第2のアナログ信号Vin-Vrをサンプリングし、非導通状態のときにサンプリングした電圧が第3の出力ノードND13側に発生する。このように、第3のキャパシタC13および第4のキャパシタC14は、第3のスイッチSW13が導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧が第3の出力ノードND13側に発生する。そして、電圧が合成されて第3の出力ノードND13から出力される。比較部22は、信号入力ラインLI11およびLI12を介して第1のアナログ信号Vinおよび第2のアナログ信号Vin-Vrを入力する。比較部22は、第1のアナログ信号の電圧値Vinと第2のアナログ信号の電圧値Vin-Vrとを加算して、その信号2Vin-Vrが0より高いか低いかを比較する。実質的に、比較部22は、第1のアナログ信号の電圧値Vinから第2のアナログ信号の中間電圧値Vr/2を減算した電圧値Vin-Vr/2と0V基準電圧値とを比較する。比較部22は、その比較結果に応じた値のデジタルデータDSをデジタルデータ出力端子TD11から出力する。比較部22は、比較結果に応じて切替部25における信号生成部21から出力される第1のアナログ信号Vin、第2のアナログ信号Vin-Vr、および第3のアナログ信号Vin-Vr/2の出力部に対する供給経路および信号の切り替え制御を行う。すなわち、比較部22は、比較結果に応じて、第1のアナログ信号Vin、第2のアナログ信号Vin-Vr、および第3のアナログ信号Vin-Vr/2の第1の出力部23および第2の出力部24に対する供給経路および信号の切り替え制御を行う。比較部22は、第1のアナログ信号の電圧値Vinと第2のアナログ信号の電圧値Vin-Vrとを加算した電圧値2Vin-Vrが0より低い第1の比較結果を得た場合には値データ0のデジタルデータDSをデジタルデータ出力端子TD11から出力する。比較部22は、電圧値2Vin-Vrが0より高い第2の比較結果を得た場合には値データ1のデジタルデータDSをデジタルデータ出力端子TD11から出力する。比較部22は、第1の比較結果が得られた場合、次のように切替部25を切り替え制御する。この場合、比較部22は、信号生成部21から出力される第1のアナログ信号Vinが第1の残差信号として第1の出力部23に入力し、第3のアナログ信号Vin-Vr/2が第2の残差信号として第2の出力部24に入力するように切替部25を制御する。比較部22は、第2の比較結果が得られた場合、次のように切替部25を切り替え制御する。この場合、信号生成部21から出力される第3のアナログ信号Vin-Vr/2が第1の残差信号として第1の出力部23に入力し、第2のアナログ信号Vin-Vrが第2の残差信号として第2の出力部24に入力するように切替部25を制御する。図17の比較部22は、比較器CMP11、制御部CTL11、第5のキャパシタC15、第6のキャパシタC16、第4のスイッチSW14、および比較器CMP11の入力ノードND14、出力ノードND15を有する。なお、本実施形態においては、第5のキャパシタC15および第6のキャパシタC16の容量値は1C’に設定される。第5のキャパシタC15は、一端が第1のアナログ信号Vinの入力ラインLI11に接続され、他端が比較器CMP11の入力ノードND14に接続されている。第6のキャパシタC16は、一端が第2のアナログ信号Vin-Vrの入力ラインLI12に接続され、他端が比較器CMP11の入力ノードND14に接続されている。第4のスイッチSW14は、比較器CMP11の入力ノードND14と固定電位VCとの間に接続されている。第4のスイッチSW14は、第1のフェーズ信号Φ1とは逆相の第2のフェーズ信号Φ2がハイレベルの期間に導通状態短絡状態に保持され、ローレベルの期間に非導通状態開放状態に保持される。第4のスイッチSW14は、第2のフェーズ信号Φ2がハイレベルの期間に導通状態短絡状態に保持され、ローレベルの期間に非導通状態開放状態に保持される。ここで逆相とは、第1のフェーズ信号Φ1がハイレベルのとき第2のフェーズ信号Φ2はローレベルをとり、第1のフェーズ信号Φ1がローレベルのとき第2のフェーズ信号Φ2はハイレベルをとるような、位相が180°ずれているような関係をいう。第5のキャパシタC15は、第4のスイッチSW14が導通状態のときに入力信号である第1のアナログ信号Vinをサンプリングし、所定のタイミングでサンプリングした電圧Vinが比較器CMP11の入力ノードND14側に発生する。第6のキャパシタC16は、第4のスイッチSW14が導通状態のときに入力信号である第2のアナログ信号Vin-Vrをサンプリングし、所定のタイミングでサンプリングした電圧が比較器CMP11の入力ノードND14側に発生する。このように、第5のキャパシタC15および第6のキャパシタC16は、第4のスイッチSW14が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器CMP11の入力ノードND14側に発生する。そして、電圧が合成されて比較器CMP11に供給される。比較器CMP11は、入力される合成信号電圧VinVin-Vrと0とを比較する。比較器CMP11は、第1の比較結果VinVin-Vr<0を得た場合は第1のデジタルデータ0を、出力ノードND15を介してデジタルデータ出力端子TD11および制御部CTL11に出力する。比較器CMP11は、第2の比較結果VinVin-Vr>0を得た場合は第2のデジタルデータ1を、出力ノードND15を介してデジタルデータ出力端子TD11および制御部CTL11に出力する。本第1の実施形態においては、比較器CMP11は、第1のフェーズ信号Φ1がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。制御部CTL11は、比較器CMP11から第1のデジタルデータ0を受けると、比較の結果として第1の比較結果VinVin-Vr<0が得られたものと判断し、第1の制御信号S11および第2の制御信号S12により切替部25を次のように制御する。制御部CTL11は、信号生成部21から出力される第1のアナログ信号Vinが第1の出力部23に入力し、第3のアナログ信号Vin-Vr/2が第2の出力部24に入力するように切替部25を制御する。本第1の実施形態において、制御部CTL11は、第2のフェーズ信号Φ2がローレベルからハイレベルになるときに、第1の制御信号S11および第2の制御信号S12のいずれをアクティブのハイレベルで出力するかを判定する。制御部CTL11は、第2のフェーズ信号Φ2がハイレベルの区間で、第1の制御信号S11および第2の制御信号S12が、ハイレベルとローレベルを相補的にとるように切替部25に出力する。制御部CTL11は、比較器CMP11から第2のデジタルデータ1を受けると、比較の結果として第2の比較結果VinVin-Vr>0が得られたものと判断し、第1の制御信号S11および第2の制御信号S12により切替部25を次のように制御する。制御部CTL11は、信号生成部21から出力される第3のアナログ信号Vin-Vr/2が第1の出力部23に入力し、第2のアナログ信号Vin-Vrが第2の出力部24に入力するように切替部25を制御する。制御部CTL11は、第2のフェーズ信号Φ2がローレベルからハイレベルになるときに、第1の制御信号S11および第2の制御信号S12のいずれをアクティブのハイレベルで出力するかを判定する。第1の出力部23は、切替部25を通して供給される第1の残差信号VinまたはVin-Vr/2を第1の増幅器AMP11で所定の増幅率をもって増幅して第1のアナログ信号出力端子TO11から出力する。図17の第1の出力部23は、第1の増幅器アンプAMP11、第1の入力ノードND16、および第9のスイッチSW19を有する。第1の増幅器AMP11は、切替部25を通して第1の入力ノードND16に供給される第1の残差信号VinまたはVin-Vr/2を所定の増幅率ゲインAをもって増幅して第1のアナログ信号出力端子TO11から出力する。第9のスイッチSW19は、第1の入力ノードND16と固定電位VCとの間に接続されている。第9のスイッチSW19は、第1のフェーズ信号Φ1がハイレベルの期間に導通状態短絡状態に保持され、ローレベルの期間に非導通状態開放状態に保持される。第9のスイッチSW19が導通状態のときは、第1の入力ノードND16が信号生成部21の第1の出力ノードND11および第3の出力ノードND13と非接続状態となっており、第1の増幅器AMP11に入力信号がない状態にリセットとする。第2の出力部24は、切替部25を通して供給される第2の残差信号Vin-Vr/2またはVin-Vrを所定の第1の増幅器AMP12で増幅率Aをもって増幅して第2のアナログ信号出力端子TO12から出力する。図17の第2の出力部24は、第2の増幅器アンプAMP12、第2の入力ノードND17、および第10のスイッチSW20を有する。第2の増幅器AMP12は、切替部25を通して第2の入力ノードND17に供給される第2の残差信号Vin-Vr/2またはVin-Vrを所定の増幅率ゲインAをもって増幅して第2のアナログ信号出力端子TO12から出力する。第10のスイッチSW20は、第2の入力ノードND17と固定電位VCとの間に接続されている。第10のスイッチSW20は、第1のフェーズ信号Φ1がハイレベルの期間に導通状態短絡状態に保持され、ローレベルの期間に非導通状態開放状態に保持される。第10のスイッチSW20が導通状態のときは、第2の入力ノードND17が信号生成部21の第2の出力ノードND12および第3の出力ノードND13と非接続状態となっており、第2の増幅器AMP12に入力信号がない状態にリセットとする。切替部25は、比較部22の比較結果に応じて、信号生成部21による第1のアナログ信号Vin、第2のアナログ信号Vin-Vr、第3のアナログ信号Vin-Vr/2の第1の出力部23および第2の出力部24への入力を切り替える。切替部25は、比較部22の制御信号S11,S12を受けて次のような切り替えを行う。切替部25は、比較部22で第1の比較結果が得られた場合、信号生成部21による第1のアナログ信号Vinを第1の残差信号として第1の出力部23に入力させる。そして、切替部25は、第3のアナログ信号Vin-Vr/2を第2の残差信号として第2の出力部24に入力させる。切替部25は、比較部22で第2の比較結果が得られた場合、信号生成部21による第3のアナログ信号Vin-Vr/2を第1の残差信号とし第1の出力部23に入力させる。そして、切替部25は、第2のアナログ信号Vin-Vrを第2の残差信号として第2の出力部24に入力させる。図17の切替部25は、第5のスイッチSW15、第6のスイッチSW16、第7のスイッチSW17、および第8のスイッチSW18を有する。第5のスイッチSW15は、信号生成部21の第1の出力ノードND11と第1の出力部23に第1の残差信号を入力する第1の入力ノードND16との間に接続されている。第6のスイッチSW16は、信号生成部21の第2の出力ノードND12と第2の出力部24に第2の残差信号を入力する第2の入力ノードND17との間に接続されている。第7のスイッチSW17は、信号生成部21の第3の出力ノードND13と第1の出力部23に第1の残差信号を入力する第1の入力ノードND16との間に接続されている。第8のスイッチSW18は、信号生成部21の第3の出力ノードND13と第2の出力部24に第2の残差信号を入力する第2の入力ノードND17との間に接続されている。第5のスイッチSW15および第8のスイッチSW18は、比較部22により出力される制御信号S11に応じて導通状態と非導通状態が切り替えられる。第6のスイッチSW16および第7のスイッチSW17は、比較部22により出力される制御信号S12に応じて導通状態と非導通状態が切り替えられる。比較部22において第1の比較結果が得られた場合には、制御信号S11により第5のスイッチSW15および第8のスイッチSW18が導通状態に保持され、制御信号S12により第6のスイッチSW16および第7のスイッチSW17が非導通状態に保持される。比較部22において第2の比較結果が得られた場合には、制御信号S11により第5のスイッチSW15および第8のスイッチSW18が非導通状態に保持され、制御信号S12により第6のスイッチSW16および第7のスイッチSW17が導通状態に保持される。なお、比較部22による制御信号S11,S12は、第2のフェーズ信号Φ2と同相の信号として供給される。したがって、比較部22において、第4のスイッチSW14が導通状態となって第1のアナログ信号Vinおよび第2のアナログ信号Vin-Vrをサンプリングして比較判定する期間と同じ期間で切替部25の2つのスイッチが導通状態に保持される。このとき、信号生成部21は、第1のスイッチSW11、第2のスイッチSW12、および第3のスイッチSW13が非導通状態に保持され、サンプリングした電圧の出力状態に保持されている。そして、第1の出力部23の第9のスイッチSW19および第2の出力部24の第10のスイッチSW10は、第1のフェーズ信号Φ1により非導通状態に保持され、第1の増幅器AMP11、第2の増幅器AMP12に信号入力可能状態となっている。図18AおよびBは、図17の1ビットAD変換ステージの動作の基本概念を説明するための図である。AD変換ステージ20は、比較部22で図18Aに示すように、比較結果に応じたデジタルデータを出力する。すなわち、AD変換ステージ20は、2つの入力アナログ信号である第1のアナログ信号Vinと第2のアナログ信号Vin-Vrの大きさ|Vin|と|Vin-Vr|を比較し、比較結果に応じてデジタルデータ0または1を出力する。その方法として、本実施形態においては、第1のアナログ信号Vinと第2のアナログ信号Vin-Vrを加算し、信号VinVin-Vr=2Vin-Vrを得る。そして、その信号2Vin-Vrが0より大きい高いか、小さい低いかを比較器CMP11で比較判断し、デジタルデータ0,1のどちらかを出力する。そして、本AD変換ステージ20は、比較部22の比較結果は2つのアナログ信号出力にも適用する。すなわち、AD変換ステージ20で、第1のデジタルデータ0を出力する第1の比較結果が得られた場合、図18Bに示すように領域に合わせてアナログ信号出力は第1のアナログ信号Vinと第3のアナログ信号Vin-Vr/2が選択されて出力される。AD変換ステージ20で、第2のデジタルデータ1を出力する第2の比較結果が得られた場合、図18Bに示すように領域に合わせてアナログ信号出力は第3のアナログ信号Vin-Vr/2と第2のアナログ信号Vin-Vrが選択されて出力される。次に、図17の1ビットAD変換ステージの動作を図19から図22に関連付けて説明する。基本的に、第1のフェーズ信号Φ1がアクティブで第2のフェーズ信号Φ2が非アクティブの第1のフェーズ動作、および第2のフェーズ信号Φ2がアクティブで第1のフェーズ信号Φ1が非アクティブの第2のフェーズ動作が行われる。なお、ここで、第1のフェーズ信号Φ1または第2のフェーズ信号がアクティブとは、一例としてハイレベルに設定されるときをいい、非アクティブとはローレベルに設定されているときをいう。図19AおよびBは、図17の1ビットAD変換ステージの動作を説明するための図であって、各フェーズにおける動作概要を示す図である。図19Aは同相で導通状態および非導通状態にフェーズ駆動される信号生成部21の第1から第3のスイッチSW11~SW13、第1および第2の出力部23,24の第9のスイッチSW19および第10のスイッチSW20の状態を示している。図19Bは信号生成部21の各スイッチSW11~SW13、第1および第2の出力部の各スイッチSW19,SW20と逆相でフェーズ駆動される切替部25の第5から第8のスイッチSW15~SW18の状態を示している。なお、図19AおよびBにおいては、導通状態をON、非導通状態をOFFとして示している。また、図19AにおいてCsはサンプリング用キャパシタを示し、信号生成部21の第1から第4のキャパシタC11~C14を示している。図20は、図17の1ビットAD変換ステージの第1のフェーズの動作を説明するための図である。図21は、図17の1ビットAD変換ステージの第2のフェーズの動作を説明するための図であって、第1の比較結果を得た場合の動作を説明するための図である。図22は、図17の1ビットAD変換ステージの第2のフェーズの動作を説明するための図であって、第2の比較結果を得た場合の動作を説明するための図である。[第1のフェーズの動作]第1のフェーズにおいては、第1のフェーズ信号Φ1がアクティブのハイレベルで信号生成部21、第1の出力部23、および第2の出力部24に供給される。このとき、第2のフェーズ信号Φ2が非アクティブのローレベルで比較部22に供給される。これに伴い、信号生成部21の第1のスイッチSW11、第2のスイッチSW12、第3のスイッチSW13、第1の出力部23の第9のスイッチSW19、および第2の出力部24の第10のスイッチSW20が導通状態ONとなる。一方、比較部22の第4のスイッチSW14は非導通状態OFFとなる。信号生成部21において、第1から第3のスイッチSW11~SW13が導通状態となったことに伴い、サンプリング容量Csに入力される第1のアナログ信号Vinおよび第2のアナログ信号Vin-Vrがサンプリングされる。具体的には、サンプリング容量Csである第1および第3のキャパシタC11,C12に第1のアナログ信号Vinがサンプリングされ、第2および第4のキャパシタC12,C14に第2のアナログ信号Vin-Vrがサンプリングされる。また、第1および第2の出力部23,24の第9および第10のスイッチSW19,SW20が導通状態になったことに伴い、第1の増幅器AMP11および第2の増幅器AMP12がリセットされる。[第2のフェーズの動作]第2のフェーズにおいては、第2のフェーズ信号Φ2がアクティブのハイレベルで比較部22に供給される。このとき、第1のフェーズ信号Φ1が非アクティブのローレベルで信号生成部21、第1の出力部23、および第2の出力部24に供給される。これに伴い、比較部22の第4のスイッチSW14は導通状態ONとなる。一方、信号生成部21の第1のスイッチSW11、第2のスイッチSW12、第3のスイッチSW13、第1の出力部23の第9のスイッチSW19、および第2の出力部24の第10のスイッチSW20が非導通状態OFFとなる。比較部22において、第4のスイッチSW14が導通状態となることに伴い、第5のキャパシタC15および第6のキャパシタC16で第1のアナログ信号Vinおよび第2のアナログ信号Vin-Vrがサンプリングされる。そして、所定のタイミングでサンプリングした各電圧が比較器CMP11の入力ノードND14側に発生する。また、信号生成部21は、第1のスイッチSW11、第2のスイッチSW12、および第3のスイッチSW13が非導通状態になったことに伴い、サンプリングした電圧Vが第1から第3の出力ノードND11~ND13側に発生し、電圧信号の出力可能状態にある。そして、比較部22では電圧が合成されて比較器CMP11に供給される。この場合、比較器CMP11は、第1のフェーズ信号Φ1がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。比較器CMP11は、この比較動作において、入力される合成信号電圧VinVin-Vrと0Vとを比較する。比較器CMP11は、第1の比較結果VinVin-Vr<0を得た場合は第1のデジタルデータ0を、出力ノードND15を介してデジタルデータ出力端子TD11および制御部CTL11に出力する。比較器CMP11は、第2の比較結果VinVin-Vr>0を得た場合はデジタルデータ1を、出力ノードND15を介してデジタルデータ出力端子TD11および制御部CTL11に出力する。そして、制御部CTL11は、入力信号により第2のフェーズ信号Φ2がローレベルからハイレベルになるときに、第1の制御信号S11および第2の制御信号S12のいずれをアクティブのハイレベルで出力するかを判定する。制御部CTL11は、比較器CMP11から第1のデジタルデータ0を受けると、比較の結果として第1の比較結果VinVin-Vr<0が得られたものと判断し、第1の制御信号S11および第2の制御信号S12により切替部25を次のように制御する。制御部CTL11は、第1の制御信号S11をアクティブのハイレベルに設定し、第2の制御信号S12を非アクティブのローレベルに設定する。これにより、図21に示すように、切替部25において、第5のスイッチSW15および第8のスイッチが導通状態ONに保持され、第6のスイッチSW16および第7のスイッチSW17が非導通状態OFFに保持される。これに伴い、信号生成部21から出力される第1のアナログ信号Vinが第1の出力部23の第1の増幅器AMP11に入力し、第3のアナログ信号Vin-Vr/2が第2の出力部24の第2の増幅器AMP12に入力する。第1の増幅器AMP11は、切替部25を通して供給される第1の残差信号Vinを所定の増幅率Aをもって増幅して、信号A×Vinを第1のアナログ信号出力端子TO11から出力する。第2の増幅器AMP12は、切替部25を通して供給される第2の残差信号Vin-Vr/2を所定の増幅率Aをもって増幅して、信号A×Vin-Vr/2を第2のアナログ信号出力端子TO12から出力する。制御部CTL11は、比較器CMP11から第2のデジタルデータ1を受けると、比較の結果として第2の比較結果VinVin-Vr>0が得られたものと判断し、第1の制御信号S11および第2の制御信号S12により切替部25を次のように制御する。制御部CTL11は、第2の制御信号S12をアクティブのハイレベルに設定し、第1の制御信号S11を非アクティブのローレベルに設定する。これにより、図22に示すように、切替部25において、第6のスイッチSW16および第7のスイッチが導通状態ONに保持され、第5のスイッチSW15および第8のスイッチSW18が非導通状態OFFに保持される。これに伴い、信号生成部21から出力される第3のアナログ信号Vin-Vr/2が第1の出力部23の第1の増幅器AMP11に入力し、第2のアナログ信号Vin-Vrが第2の出力部24の第2の増幅器AMP12に入力する。第1の増幅器AMP11は、切替部25を通して供給される第1の残差信号Vin-Vr/2を所定の増幅率Aをもって増幅して、信号A×Vin-Vr/2を第1のアナログ信号出力端子TO11から出力する。第2の増幅器AMP12は、切替部25を通して供給される第2の残差信号Vin-Vrを所定の増幅率Aをもって増幅して、信号A×Vin-Vrを第2のアナログ信号出力端子TO12から出力する。以上のように、図17のAD変換ステージ20は、2つのアナログ入力電圧Vin,Vin-Vrそのものから生成された比較対象値閾値をもとに比較を行う。またアナログ残差信号も同様に2つのアナログ入力電圧そのものから生成される。これにより、AD変換器10Dの中で、正確な絶対値を必要とする部分が存在しない。なお、増幅器AMP11,AMP12の増幅率ゲインはゲイン制御部40で制御されるが、キャパシタ演算もオープンループで行っているためクローズループを使用していないため、増幅器をシンプルな差動アンプで構成することができる。以上、1つの1ビットAD変換ステージ20の具体的な構成および機能の一例について説明した。以下では、複数ここでは2のAD変換ステージ20を縦続接続した2ビットのAD変換器の構成および動作について説明する。ここでは、理解を容易にするため、初段および2段目のAD変換ステージ20-1.20-2を縦続接続し、2ビットAD変換器を構成した場合を例に説明する。図23は、図17のAD変換ステージを2つ縦続接続して形成される2ビットAD変換器の構成例を示すブロック図である。図24は、図17のAD変換ステージを2つ縦続接続して形成される2ビットAD変換器の構成例を示す回路図である。本2ビットAD変換器10Eは、図17の1ビットAD変換ステージを2つ縦続接続して2ビットAD変換器として形成されている。本例においては、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式AD変換器が形成されている。AD変換器10Eにおいて、1段目のAD変換ステージ20-1は図17の1ビットAD変換ステージと同様の構成を有し、同様の作用効果を奏する。2段目のAD変換ステージ20-2は、構成自体は1段目のAD変換ステージ20-1と同様の構成を有する。ただし、1段目のAD変換ステージ20-1の第1および第2の出力部23-1,24-1の増幅器AMP11-1,AMP12-1の増幅率はA1に設定されている。そして、2段目のAD変換ステージ20-2の第1および第2の出力部23-2,24-2の増幅器AMP11-2,AMP12-2の増幅率はA2に設定されている。そして、AD変換器10Eにおいて、1段目のAD変換ステージ20-1の第1のアナログ信号出力端子TO11-1が2段目のAD変換ステージ20-2の第1のアナログ信号入力端子TI11-2に接続されている。同様に、AD変換器10Eにおいて、1段目のAD変換ステージ20-1の第2のアナログ信号出力端子TO12-1が2段目のAD変換ステージ20-2の第2のアナログ信号入力端子TI12-2に接続されている。したがって、2段目のAD変換ステージ20-2には、第1のアナログ信号としてA1×Vinまたは{A1×Vin-Vr/2}が第1のアナログ信号入力端子TI11-2から入力される。同様に、2段目のAD変換ステージ20-2には、第2のアナログ信号として{A1×Vin-Vr/2または{A1×Vin-Vr}が第2のアナログ信号入力端子TI12-2から入力される。1段目のAD変換ステージ20-1の動作については第1の実施形態において詳細に説明したことから、ここではその説明は省略する。基本的に異なるのは増幅器率がA1からA2に変更となっている点である。上述したように、2段目のAD変換ステージ20-2の動作は、基本的に第1の実施形態と同様であるが、入力アナログ信号とアナログ信号出力が変わる。したがって、ここでは、2段目のAD変換ステージ20-2の動作を比較部22-2および2つのアナログ信号出力を中心に説明する。2段目のAD変換ステージ20-2の比較部22-2において、第5のキャパシタC15は第4のスイッチSW14が導通状態のときに入力信号である第1のアナログ信号A1×Vinまたは{A1×Vin-Vr/2}をサンプリングする。そして、所定のタイミングでサンプリングした電圧A1×Vinまたは{A1×Vin-Vr/2}が比較器CMP11の入力ノードND14側に発生する。第6のキャパシタC16は、第4のスイッチSW14が導通状態のときに入力信号である第2のアナログ信号{A1×Vin-Vr/2または{A1×Vin-Vr}をサンプリングする。そして、所定のタイミングでサンプリングした電圧{A1×Vin-Vr/2または{A1×Vin-Vr}が比較器CMP11の入力ノードND14側に発生する。このように、第5のキャパシタC15および第6のキャパシタC16は、第4のスイッチSW14が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器CMP11の入力ノードND14側に発生する。そして、電圧が合成されて比較器CMP11に供給される。この場合、合成信号電圧としては、{A1×VinA1×Vin-Vr/2}、および{A1×Vin-Vr/2A1×Vin-Vr}のいずれかとなる。比較部22-2において、比較器CMP11は、入力される合成信号電圧{A1×VinA1×Vin-Vr/2}と0Vとを比較する。比較器CMP11は、第1の比較結果{A1×VinA1×Vin-Vr/2}<0を得た場合はデジタルデータ0を、出力ノードND15を介してデジタルデータ出力端子TD11-2および制御部CTL11-2に出力する。比較器CMP11は、第2の比較結果{A1×VinA1×Vin-Vr/2}>0を得た場合はデジタルデータ1を、出力ノードND15を介してデジタルデータ出力端子TD11-2および制御部CTL11-2に出力する。本AD変換器10Eにおいては、2段目のAD変換ステージ20-2の比較器CMP11は、第2のフェーズ信号Φ2がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。なお、本AD変換器10Eにおいては、1段目のAD変換ステージ20-1の比較器CMP11は、第1のフェーズ信号Φ1がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。本AD変換器10Eにおいては、パイプライン処理を採用していることから、1段目のAD変換ステージ20-1と2段目のAD変換ステージ20-2は逆相で動作するように第1のフェーズと第2のフェーズが制御される。制御部CTL11-2は、比較器CMP11からデジタルデータ0を受けると、比較の結果として第1の比較結果{A1×VinA1×Vin-Vr/2}<0が得られたものと判断する。そして、制御部CTL11-2は第1の制御信号S11-2および第2の制御信号S12-2により切替部25-2を次のように制御する。制御部CTL11-2は、信号生成部21-2から出力される第1のアナログ信号A1×Vinが第1の出力部23-2に入力し、第3のアナログ信号A1×Vin-Vr/4が第2の出力部24-2に入力するように切替部25-2を制御する。制御部CTL11-2は、比較器CMP11からデジタルデータ1を受けると、比較の結果として第2の比較結果{A1×VinA1×Vin-Vr/2}>0が得られたものと判断する。そして、制御部CTL11-2は第1の制御信号S11-2および第2の制御信号S12-2により切替部25-2を次のように制御する。制御部CTL11-2は、信号生成部21-2からの第3のアナログ信号A1×Vin-Vr/4が第1の出力部23-2に入力し、他の第3のアナログ信号A1×Vin-Vr/2が第2の出力部24-2に入力するように切替部25-2を制御する。制御部CTL11-2は、第1のフェーズ信号Φ1がローレベルからハイレベルになるときに、第1の制御信号S11-2および第2の制御信号S12-2のいずれをアクティブのハイレベルで出力するかを判定する。一方、制御部CTL11-1は、第2のフェーズ信号Φ2がローレベルからハイレベルになるときに、第1の制御信号S11-1および第2の制御信号S12-1のいずれをアクティブのハイレベルで出力するかを判定する。第1の出力部23-2は、切替部25-2を通して供給される第1の残差信号A1×VinまたはA1×Vin-Vr/4を所定の増幅率A2をもって増幅して第1のアナログ信号出力端子TO11-2から出力する。すなわち、第1の出力部23-2は、第1の残差信号A1×A2×VinまたはA1×A2×Vin-Vr/4を第1のアナログ信号出力端子TO11-2から出力する。第2の出力部24-2は、切替部25-2を通して供給される第2の残差信号A1×Vin-Vr/4またはA1×Vin-Vr/2を所定の増幅率A2をもって増幅して第2のアナログ信号出力端子TO12から出力する。すなわち、第2の出力部24-2は、第2の残差信号A1×A2×Vin-Vr/4またはA1×A2×Vin-Vr/2を第2のアナログ信号出力端子TO12-2から出力する。または、比較部22-2において、比較器CMP11は、入力される合成信号電圧{A1×Vin-Vr/2A1×Vin-Vr}と0Vとを比較する。比較器CMP11は、第1の比較結果{A1×Vin-Vr/2A1×Vin-Vr}<0を得た場合はデジタルデータ0を、出力ノードND15を介してデジタルデータ出力端子TD11-2および制御部CTL11-2に出力する。比較器CMP11は、第2の比較結果{A1×Vin-Vr/2A1×Vin-Vr}>0を得た場合はデジタルデータ1を、出力ノードND15を介してデジタルデータ出力端子TD11-2および制御部CTL11-2に出力する。制御部CTL11-2は、比較器CMP11からデジタルデータ0を受けると、比較の結果として第1の比較結果{A1×Vin-Vr/2A1×Vin-Vr}<0が得られたものと判断する。そして、制御部CTL11-2は第1の制御信号S11-2および第2の制御信号S12-2により切替部25-2を次のように制御する。制御部CTL11-2は、信号生成部21-2から出力される第1のアナログ信号A1×Vin-Vr/2が第1の出力部23-2に入力し、第3のアナログ信号A1×Vin-3Vr/4が第2の出力部24-2に入力するように切替部25-2を制御する。制御部CTL11-2は、比較器CMP11からデジタルデータ1を受けると、比較の結果として第2の比較結果{A1×Vin-Vr/2A1×Vin-Vr}>0が得られたものと判断する。そして、制御部CTL11-2は第1の制御信号S11-2および第2の制御信号S12-2により切替部25-2を次のように制御する。制御部CTL11-2は、信号生成部21-2からの第3のアナログ信号A1×Vin-3Vr/4が第1の出力部23-2に入力し、第2のアナログ信号A1×Vin-Vrが第2の出力部24-2に入力するように切替部25-2を制御する。第1の出力部23-2は、切替部25-2を通して供給される第1の残差信号A1×Vin-Vr/2またはA1×Vin-3Vr/4を所定の増幅率A2をもって増幅して第1のアナログ信号出力端子TO11-2から出力する。すなわち、第1の出力部23-2は、第1の残差信号A1×A2×Vin-Vr/2またはA1×A2×Vin-3Vr/4を第1のアナログ信号出力端子TO11-2から出力する。第2の出力部24-2は、切替部25-2を通して供給される第2の残差信号A1×Vin-3Vr/4またはA1×Vin-Vrを所定の増幅率A2をもって増幅して第2のアナログ信号出力端子TO12から出力する。すなわち、第2の出力部24-2は、第2の残差信号A1×A2×Vin-3Vr/4またはA1×A2×Vin-Vrを第2のアナログ信号出力端子TO12-2から出力する。この2ビットAD変換器10Eは、基本的に以下のような第1のアナログ信号Vinと第1の基準電圧Vrtに相当するフルレンジ電圧Vrとの大小高低の関係を条件に、2ビットのデジタルデータ出力および2つのアナログ信号出力を行う。すなわち、Vin<Vr/4の場合、2つのデジタルデータ出力端子TD11-1,TD11-2からデジタルデータ00を出力する。Vr/4<Vin<Vr/2の場合、2つのデジタルデータ出力端子TD11-1,TD11-2からデジタルデータ01を出力する。Vr/2<Vin<3Vr/4場合、2つのデジタルデータ出力端子TD11-1,TD11-2からデジタルデータ10を出力する。3Vr/4<Vin<Vrの場合、2つのデジタルデータ出力端子TD11-1,TD11-2からデジタルデータ11を出力する。また、2つのアナログ信号出力端子TO11-2,TO12-2から比較結果に応じて残差信号を出力する。残差信号A1×VinとA1×Vin-Vr/4をA2倍で増幅して出力する。または、残差信号A1×Vin-Vr/4とA1×Vin-Vr/2をA2倍で増幅して出力する。または、残差信号A1×Vin-Vr/2とA1×をA2倍で増幅して出力する。または、残差信号A1×Vin-3Vr/4とA1×Vin-VrをA2倍で増幅して出力する。たとえば、1段目のAD変換ステージ20-1のアナログ信号入力Vinが0<Vin<Vr/2のとき、デジタルデータ出力端子TD11-1からデジタルデータ0を出力する。そして、AD変換ステージ20-1は、2つのアナログ信号出力端子TO11-1,TO12-1からは残差信号A1×VinとA1×Vin-Vr/2を出力する。ここで、A1×Vin>A1×の場合、すなわち、Vr/4<Vin<Vr/2の場合、2段目のAD変換ステージ20-2は、デジタルデータ出力端子TD11-2からデジタルデータ1を出力する。そして、AD変換ステージ20-2は、2つのアナログ信号出力端子TO11-1,TO12-1からは残差信号A2×A1×Vin-Vr/4、A2×A1×Vin-Vr/2を出力する。つまり、この2段構成のAD変換器10Eは2つのデジタル出力信号端子TD11-1,TD11-2から2ビットのデジタルデータ01を出力する。また、前述したように、本2ビットAD変換器10Eにおいては、パイプライン処理を採用していることから、1段目のAD変換ステージ20-1と2段目のAD変換ステージ20-2は逆相で動作するように第1のフェーズと第2のフェーズが制御される。以下に、このパイプライン動作について説明する。図24のAD変換器10Eにおいては、1段目のAD変換ステージ20-1において、信号生成部21-1、第1の出力部23-1、および第2の出力部24-1は第1のフェーズでスイッチが導通してサンプリングやリセットを行う。1段目のAD変換ステージ20-1において、信号生成部21-1、第1の出力部23-1、および第2の出力部24-1は第2のフェーズでサンプリング電圧の出力および入力を行う。そして、1段目のAD変換ステージ20-1において、比較部22-1および切替部25-1は第2のフェーズで比較判定、並びに残差信号の第1の出力部23-1および第2の出力部24-1への供給制御を行う。これに対して、2段目のAD変換ステージ20-2において、信号生成部21-2、第1の出力部23-2、および第2の出力部24-2は第2のフェーズでスイッチが導通してサンプリングやリセットを行う。2段目のAD変換ステージ20-2において、信号生成部21-2、第1の出力部23-2、および第2の出力部24-2は第1のフェーズでサンプリング電圧の出力および入力を行う。そして、2段目のAD変換ステージ20-2において、比較部22-2および切替部25-2は第1のフェーズで比較判定、並びに残差信号の第1の出力部23-2および第2の出力部24-2への供給制御を行う。図25AおよびBは、図24の2ビットAD変換器のパイプライン動作を説明するための図であって、各フェーズにおける動作概要を示す図である。図25Aは、1段目のAD変換ステージ20-1の第1のフェーズと第2のフェーズの動作概要を示している。図25Bは、2段目のAD変換ステージ20-2の第1のフェーズと第2のフェーズの動作概要を示している。図24の2ビットAD変換器10Eのパイプライン動作を、図25に関連付けて説明する。第1のフェーズ信号Φ1がハイレベルのとき、1段目の1ビットAD変換ステージ20-1に関しては信号生成部21-1の第1のスイッチSW11-1、第2のスイッチSW12-1、および第3のスイッチSW13-1がオンする。このため、サンプリング容量である第1から第4のキャパシタC11~C14に第1のアナログ信号Vinと第2のアナログ信号Vin-Vrがサンプリングされる。また、このとき、第1の出力部23-1の第9のスイッチSW19-1、並びに、第2の出力部24-1の第10のスイッチSW20-1がオンするため、第1の増幅器AMP11-1および第2の増幅器AMP12-1がリセットされる。第1のフェーズ信号Φ1がハイレベルからローレベルに切り替わるタイミングで比較部22-1の比較器CMP11が比較動作を行う。そして、第2のフェーズ信号Φ2がハイレベルとなるときに、制御部CTL11-1が切替部25-1を制御する制御信号S11-1,S12-1うちいずれをアクティブのハイレベルにするかを判定する。第1のフェーズ信号Φ1がローレベルのとき、アナログ信号がリセットされるため、サンプリング容量にサンプリングされた信号が切替部25-1を介して第1の増幅器AMP11-1および第2の増幅器AMP12-1に伝達される。このとき、比較部22-1の制御部CTL11-1が選択した第5および第8のスイッチSW15-1,SW18-1または第6および第7のスイッチSW16-1,SW17-1が導通状態オンする。これにより、残差信号A1×VinとA1×Vin-Vr/2が、または、A1×Vin-Vr/2とA1×Vin-Vrが第1および第2のアナログ信号として2段目の1ビットAD変換ステージ20-2に入力される。また、1段目のAD変換器20-1からデジタルデータ0または1が出力される。2段目の1ビットAD変換ステージ20-2は、1段目の1ビットAD変換ステージ20-1のスイッチング動作とは180°位相がずれたタイミングでスイッチング動作するため、上記に記載している動作フェーズが反対となる。すなわち、第2のフェーズ信号Φ2がハイレベルのとき、2段目の1ビットAD変換ステージ20-2に関しては信号生成部21-2の第1のスイッチSW11-2、第2のスイッチSW12-2、および第3のスイッチSW13-2がオンする。このため、サンプリング容量である第1から第4のキャパシタC11~C14に第1のアナログ信号A1×VinまたはA1×Vin-Vr/2と第2のアナログ信号A1×Vin-Vr/2またはA1×Vin-Vrがサンプリングされる。また、このとき、第1の出力部23-2の第9のスイッチSW19-2、並びに、第2の出力部24-2の第10のスイッチSW20-2がオンするため、第1の増幅器AMP11-2および第2の増幅器AMP12-2がリセットされる。第2のフェーズ信号Φ2がハイレベルからローレベルに切り替わるタイミングで比較部22-2の比較器CMP11が比較動作を行う。そして、第1のフェーズ信号Φ1がハイレベルとなるときに、制御部CTL11-2が切替部25-2を制御する制御信号S11-2,S12-2のうちいずれをアクティブのハイレベルにするかを判定する。第2のフェーズ信号Φ2がローレベルのとき、アナログ信号がリセットされるため、サンプリング容量にサンプリングされた信号が切替部25-2を介して第1の増幅器AMP11-2および第2の増幅器AMP12-2に伝達される。このとき、比較部22-2の制御部CTL11-2が選択した第5および第8のスイッチSW15-2,SW18-2または第6および第7のスイッチSW16-2,SW17-2が導通状態オンする。これにより、2段目のAD変換ステージ20-2から残差信号A2×A1×VinとA2×A1×Vin-Vr/4、または、残差信号A2×A1×Vin-Vr/4とA2×A1×Vin-Vr/2が出力される。または、2段目のAD変換ステージ20-2から残差信号A2×A1×Vin-Vr/2とA2×A1×、または、残差信号A2×A1×Vin-3Vr/4とA2×A1×Vin-Vrが出力される。また、2段目のAD変換器20-2からデジタルデータ0または1が出力される。以上のように、図24のAD変換器10EのAD変換ステージ20-1,20-2においても、2つのアナログ入力電圧そのものから生成された比較対象値閾値をもとに比較を行う。またアナログ残差信号も同様に2つのアナログ入力電圧そのものから生成される。これにより、AD変換器10Eの中で、正確な絶対値を必要とする部分が存在しない。なお、増幅器AMP11,AMP12の増幅率ゲインはゲイン制御部40で制御されるが、キャパシタ演算もオープンループで行っているためクローズループを使用していないため、増幅器をシンプルな差動アンプで構成することができる。図26は、図17のAD変換ステージを2つ縦続接続して形成される3ビットAD変換器の構成例を示す回路図である。本AD変換器10Fは、図24の2ビットAD変換器10Eの2段目のAD変換ステージ20-2の出力側にAD変換ステージの比較部22-3のみを配置して3ビットAD変換器として形成されている。この構成は、図1、図9~図11のNビットAD変換器10,10A~10Cにおいて、N=3の場合に相当する。比較部22-3は、制御部は有しておらず、比較器CMP11の出力はデジタルデータ出力端子TD11-3に接続されている。比較部22-3は1段目のAD変換ステージ20-1の比較部22-1と同相で動作して、2段目のAD変換ステージ20-2の比較部22-2とは位相が180°ずれた逆相で動作する。2段目のAD変換ステージ20-2の出力側の比較部22-3において、第5のキャパシタC15は第4のスイッチSW14が導通状態のときに入力信号である第1のアナログ信号をサンプリングする。具体的には、第5のキャパシタC15は、第1のアナログ信号A1×A2×Vin、または{A1×A2×Vin-Vr/4}または{A1×A2×Vin-Vr/2}または{A1×A2×Vin-3Vr/4}をサンプリングする。そして所定のタイミングでサンプリングした電圧A1×A2×Vin、{A1×A2×Vin-Vr/4}、{A1×A2×Vin-Vr/2}または{A1×A2×Vin-3Vr/4}が比較器CMP11の入力ノードND14側に発生する。第6のキャパシタC16は、第4のスイッチSW14が導通状態のときに入力信号である第2のアナログ信号をサンプリングする。具体的には、第6のキャパシタC16は、第2のアナログ信号{A1×A2×Vin-Vr/4}、{A1×A2×Vin-Vr/2}、{A1×A2×Vin-3Vr/4}、または{A1×A2×Vin-Vr}をサンプリングする。そして、サンプリングした電圧{A1×A2×Vin-Vr/4、{A1×A2×Vin-Vr/2}、{A1×A2×Vin-3Vr/4}または{A1×A2×Vin-Vr}が比較器CMP11の入力ノードND14側に発生する。このように、第5のキャパシタC15および第6のキャパシタC16は、第4のスイッチSW14が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器CMP11の入力ノードND14側に発生する。そして、電圧が合成されて比較器CMP11に供給される。この場合、合成信号電圧としては、次の4つが存在する。第1の合成信号電圧は{A1×A2×VinA1×A2×Vin-Vr/4}である。第2の合成信号電圧は{A1×A2×Vin-Vr/4A1×A2×Vin-Vr/2}である。第3の合成信号電圧は{A1×A2×Vin-Vr/2A1×A2×Vin-3Vr/4}である。第4の合成信号電圧は{A1×A2×Vin-3Vr/4A1×A2×Vin-Vr}である。比較部22-3において、比較器CMP11は、入力される第1の合成信号電圧{A1×A2×VinA1×A2×Vin-Vr/4}と0Vとを比較する。比較器CMP11は、第1の比較結果{A1×A2×VinA1×A2×Vin-Vr/4}<0を得た場合はデジタルデータ0を、出力ノードND15を介してデジタルデータ出力端子TD11-3に出力する。比較器CMP11は、第2の比較結果{A1×A2×VinA1×A2×Vin-Vr/4}>0を得た場合はデジタルデータ1を、出力ノードND15を介してデジタルデータ出力端子TD11-3に出力する。また、比較部22-3において、比較器CMP11は、入力される第2の合成信号電圧{A1×A2×Vin-Vr/4A1×A2×Vin-Vr/2}と0Vとを比較する。比較器CMP11は、第1の比較結果{A1×A2×Vin-Vr/4A1×A2×Vin-Vr/2}<0を得た場合はデジタルデータ0を、出力ノードND15を介してデジタルデータ出力端子TD11-3に出力する。比較器CMP11は、第2の比較結果{A1×A2×Vin-Vr/4A1×A2×Vin-Vr/2}>0を得た場合はデジタルデータ1を、出力ノードND15を介してデジタルデータ出力端子TD11-3に出力する。また、比較部22-3において、比較器CMP11は、入力される第3の合成信号電圧{A1×A2×Vin-Vr/2A1×A2×Vin-3Vr/4}と0Vとを比較する。比較器CMP11は、第1の比較結果{{A1×A2×Vin-Vr/2A1×A2×Vin-3Vr/4}<0を得た場合はデジタルデータ0を、出力ノードND15を介してデジタルデータ出力端子TD11-3に出力する。比較器CMP11は、第2の比較結果{A1×A2×Vin-Vr/2A1×A2×Vin-3Vr/4}>0を得た場合はデジタルデータ1を、出力ノードND15を介してデジタルデータ出力端子TD11-3に出力する。また、比較部22-3において、比較器CMP11は、入力される第4の合成信号電圧{A1×A2×Vin-3Vr/4A1×A2×Vin-Vr}と0Vとを比較する。比較器CMP11は、第1の比較結果{A1×A2×Vin-3Vr/4A1×A2×Vin-Vr}<0を得た場合はデジタルデータ0を、出力ノードND15を介してデジタルデータ出力端子TD11-3に出力する。比較器CMP11は、第2の比較結果{A1×A2×Vin-3Vr/4A1×A2×Vin-Vr}>0を得た場合はデジタルデータ1を、出力ノードND15を介してデジタルデータ出力端子TD11-3に出力する。このように、3段目の比較部22-3を配置するのみで3ビットAD変換器を構成することが可能である。図27は、図17のAD変換ステージを2つ縦続接続して形成される3ビットAD変換器の構成例を示す回路図である。本3ビットAD変換器10Gが図26のAD変換器10Fと異なる点は次の通りである。3ビットAD変換器10Gは、1段目のAD変換ステージ20-1の入力段に第1のアナログ信号Vinおよび第2のアナログ信号Vin-Vrを生成するアナログ信号生成ステージ30が配置されている。このアナログ信号生成ステージ30は、T/Hトラックホールド機能付きの比較増幅回路として形成されている。この構成は、図1、図9~図11のNビットAD変換器10,10A~10Cにおいて、N=3の場合に相当する。アナログ信号生成ステージ30は、第3の増幅器AMP13、第4の増幅器AMP14、第7のキャパシタC17、および第8のキャパシタC18を有する。アナログ信号生成ステージ30は、第11のスイッチSW31、第12のスイッチSW32、第13のスイッチSW33、第14のスイッチSW34、第15のスイッチSW35、および第16のスイッチSW36を有する。アナログ信号生成ステージ30は、第3のアナログ信号入力端子TI31、第2の基準電圧供給端子TREFB、第1の基準電圧供給端子TREFT、第3のアナログ信号出力端子TO31、および第4のアナログ信号出力端子TO32を有する。アナログ信号生成ステージ30は、第3の増幅器AMP13の入力ノードND31、および第4の増幅器AMP14の入力ノードND32を有する。第3の増幅器AMP13の入力端子が入力ノードND31に接続され、出力端子が第3のアナログ信号出力端子TO31に接続されている。入力ノードND31と固定電位VCとの間に第11のスイッチSW31が接続されている。第7のキャパシタC17の一端が第12のスイッチSW32を介して第3のアナログ信号入力端子TI31に接続され、第13のスイッチSW33を介して第2の基準電圧供給端子TREFBに接続されている。第7のキャパシタC17の他端が第3の増幅器AMP13の入力ノードND31に接続されている。第4の増幅器AMP14の入力端子が入力ノードND32に接続され、出力端子が第4のアナログ信号出力端子TO32に接続されている。入力ノードND32と固定電位VCとの間に第14のスイッチSW34が接続されている。第8のキャパシタC18の一端が第15のスイッチSW35を介して第3のアナログ信号入力端子TI31に接続され、第16のスイッチSW36を介して第1の基準電圧供給端子TREFTに接続されている。第8のキャパシタC18の他端が第4の増幅器AMP14の入力ノードND32に接続されている。アナログ信号生成ステージ30において、第11のスイッチSW31、第12のスイッチSW32、第14のスイッチSW34、および第15のスイッチSW35は、第1のフェーズ信号Φ1がアクティブのハイレベルのときに導通状態ON状態となる。このとき、1段目のAD変換ステージ20-1の信号生成部21-1、第1および第2の出力部23-1,24-1は第2のフェーズで動作し、比較部22-1および切替部25-1は第1のフェーズで動作する。2段目のAD変換ステージ20-2の信号生成部21-2、第1および第2の出力部23-2,24-2は第1のフェーズで動作し、比較部22-2および切替部25-2は第2のフェーズで動作する。そして、3段目の比較部22-3は第1のフェーズで動作する。また、アナログ信号生成ステージ30において、第13のスイッチSW33および第16のスイッチSW36は、第2のフェーズ信号Φ2がアクティブのハイレベルのときに導通状態となる。図27の本AD変換器10Gも、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式AD変換器として形成されている。そして、前述したように、このAD変換器10Gは、入力レンジが0からVrであり、入力信号Vinをサンプリングし、VinVinから0を引いた値とVin-Vrを生成するT/H回路であるアナログ信号生成ステージ30を有する。そして、1段あたり、1ビット変換を行い、比較結果に応じてデジタルデータと残差アナログ信号を出力する2つのAD変換ステージ20-1,20-2とが直列に接続縦続接続されている。図27のAD変換器10Gは、さらに2段目のAD変換ステージ20-2の出力には、1ビットの比較部22-3を接続して構成された3ビット分解能のオープンループ方式パイプラインAD変換器である。図28は、3ビットAD変換器の動作概要を示すタイミングチャートである。ここで、3ビットAD変換器の動作について説明する。第1のフェーズ信号クロックΦ1がハイレベルのとき、信号生成ステージT/H回路30は、第11、第12、第14および第15のスイッチSW31,SW32,SW34,SW35が導通状態となるONする。これにより、アナログ信号生成ステージ30は、n番目のアナログ入力信号Vinが第7および第8のキャパシタC17,C18Csにサンプリングされる。第1のフェーズ信号クロックΦ1がローレベルのとき、第11、第12、第14および第15のスイッチSW31,SW32,SW34,SW35が非導通状態となりOFFし、第13および第16のスイッチSW33,SW36が導通状態ONとなる。これにより、アナログ信号生成ステージ30は、n番目の残差アナログ信号Vinn-0=VinnとVin-Vrnを第3のアナログ信号出力端子TO31および第4のアナログ信号出力端子TO32からそれぞれ出力する。このとき、1段目の1ビットAD変換ステージの信号生成部21-1の第1から第3のスイッチSW11-1~SW13-1はONしている。したがって、アナログ信号生成ステージ30からの出力信号VinnとVin-Vrnがそれぞれ第1から第4のキャパシタC11~C14にサンプリングされる。また、これと並行して、比較部22-1の第4のスイッチSW14-1は非導通状態となるOFFする。これに伴い、比較部22-1において、n番目の残差アナログ信号VinnとVin-Vrnを第5および第6のキャパシタC15,C16を介して演算し、比較器CMP11で残差アナログ信号VinnとVin-Vrnの大きさを比較する。再び第1のフェーズ信号クロックΦ1がハイレベルになると、アナログ信号生成ステージT/H回路はn1番目のアナログ信号をサンプリングする。このとき、1段目の1ビットAD変換ステージ20-1の第1から第3のスイッチSW11-1~SW13-1はOFFする。そして、比較部22-1の比較器CMP11の比較結果に応じて制御信号S11-1,S11-2の選択の判定が行われる。すなわち、AD変換ステージ20-1は、Vinn<Vinn-Vrの場合は、制御信号S11-1が選択され、第1の増幅器AMP11-1から信号A1×Vin、第2の増幅器AMP12-1から信号A1×Vin-Vr/2を出力する。またこのとき、デジタルデータ出力端子TD11-1からデジタルデータ0を出力する。AD変換ステージ20-1は、Vin>Vin-Vrの場合は、比較部22-1で制御信号S12-1が選択される。これにより、第1の増幅器AMP11-1から信号A1×Vin-Vr/2、第2の増幅器AMP12-1から信号A1×Vin-Vrを出力する。またこのとき、デジタルデータ出力端子TD11-1からデジタルデータ1を出力する。第1および第2のアナログ信号出力端子TO11-1、TO12-1から出力される2つのアナログ残差信号は、2段目の1ビットAD変換ステージ20-2の信号生成部21-2の第1から第4のキャパシタC11~C14にサンプリングされる。この後、2段目のAD変換ステージ20-2も、1段目と同様の操作を繰り返してデジタルデータとアナログ残差信号を出力する。最後にこの2つのアナログ残差信号を比較部22-3で比較し、デジタルデータ出力端子TD11-1,TD11-2,TD11-3から3ビットのデータが出力される。本AD変換器10Gによれば、以下に示す大きな特徴を有している。各段のAD変換ステージは、2つのアナログ入力電圧そのものから生成された閾値をもとに比較を行う。また、アナログ残差信号も同様に2つのアナログ入力信号電圧そのものから生成される。これにより、AD変換ステージの中で、または直列に接続されたAD変換ステージの間で正確な絶対値を必要とする部分が存在しない。この構成により、増幅器AMP11、AMP12のゲインを厳密にコントロール必要がなくなり、またキャパシタ演算もオープンループで行っているクローズループを使用していない。このため、各段の増幅器AMP11,AMP12を、図3に示すような、シンプルな差動アンプで構成できる。なお、AD変換ステージ20の構成として図17の構成を採用したAD変換器について説明したが、このAD変換ステージ20は、たとえば図29に示すような構成も可能である。図29は、本実施形態に係る1ビットAD変換ステージの他の構成例を示す回路図である。本第2の実施形態に係るAD変換器10Hが図17のAD変換器10Dと異なる点は、信号生成部21Hにおいて第3のアナログ信号Vin-Vr/2の生成を増幅器アンプによる補間を適用したことにある。このアンプ補間を適用した信号生成部21Hは、差動型の増幅器AMP21,AMP22,AMP23を有する。そして、信号生成部21Hは、図17の第4のキャパシタを除く、第1のキャパシタC11、第2のキャパシタC12、および第3のキャパシタC13が容量値1Cに設定されて配置されている。増幅器AMP21は、2つの入力端子に第1のアナログ信号Vinが供給され、第1のアナログ信号Viを所定の増幅率をもって増幅する。増幅器AMP21は、出力端子が第1のキャパシタC11の一端に接続されている。第1のキャパシタC11の他端が第1の出力ノードND11に接続されている。増幅器AMP22は、2つの入力端子に第2のアナログ信号Vin-Vrが供給され、第2のアナログ信号Vin-Vrを所定の増幅率をもって増幅する。増幅器AMP22は、出力端子が第2のキャパシタC12の一端に接続されている。第2のキャパシタC12の他端が第2の出力ノードND12に接続されている。増幅器AMP23は、一方の入力端子に第1のアナログ信号Vinが供給され、他方の端子に第2のアナログ信号Vin-Vrが供給され、第1のアナログ信号Vinと第2のアナログ信号Vin-Vrの中間電圧を増幅する。増幅器AMP23は、出力端子が第3のキャパシタC13の一端に接続されている。第3のキャパシタC13の他端が第2の出力ノードND13に接続されている。図29のAD変換ステージ20Hは、その他の構成は図17のAD変換ステージ20と同様であり、上述した図17のAD変換ステージの作用効果と同様の作用効果を得ることができる。以上のように、本実施形態のAD変換ステージ20は、2つのアナログ入力電圧Vin,Vin-Vrそのものから生成された比較対象値閾値をもとに比較を行う。またアナログ残差信号も同様に2つのアナログ入力電圧そのものから生成される。これにより、AD変換器の中で、図30Aに示すように従来のクローズドループオペアンプを使用した場合に比較して、図30Bに示すように、正確な絶対値を必要とする部分が存在しない。この構成により、増幅器AMP11,AMP12の増幅率ゲインを厳密にコントロール必要がなくなり、またキャパシタ演算もオープンループで行っているためクローズループを使用していないため、増幅器をシンプルな差動アンプで構成することができる。以上説明したように、本実施形態によれば、AD変換器を高精度なクローズドループオペアンプを使用しないで実現できる。すなわち、本実施形態によれば、低ゲインのオープンループアンプとオープンループによるキャパシタ演算をベースにしたパイプライン方式AD変換器オープンループパイプライン方式AD変換器を実現することができる。したがって、本実施形態のAD変換器は、低電圧動作、低電力動作、高速動作を小面積で実現できる。そして、出力段の増幅器のゲインを精度良く制御することができる。<4.信号処理システムの構成例>図31は、本実施形態に係る信号処理システムの構成例を示すブロック図である。本信号処理システム100は、上述したAD変換器10~10Hが適用可能な信号処理システムとして形成されている。信号処理システム100としては、カメラ信号処理システム等が例示される。本信号処理システム100は、アナログ信号処理回路110、AD変換器120、およびデジタル信号処理回路130を含んで構成されている。信号処理システム100において、AD変換器120として、上述したAD変換器10~10Hのいずれかが適用可能である。図31の信号処理システム100では、信号処理をできるだけデジタル信号処理回路130で行い、アナログ信号処理回路110の規模を小さくすることで、小型化高効率化が見込める。ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路110で行っていた信号処理をデジタル信号処理回路130で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。より高いSN比を実現するには、<1>分解能bit数をより高くする、<2>回路の雑音をより小さくする、という2つの条件が必要となる。また、AD変換器には高い変換速度も必要となる。これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。このような条件に適合するAD変換器120の例として、パイプライン型AD変換器としても機能するAD変換器10~10Hが適用可能である。なお、上述した実施形態においては、シングル動作を例に説明したが、本技術は、シングル動作、差動動作のどちらでも適用可能である。なお、本技術は以下のような構成もとることができる。1入力した2つのアナログ信号との関係に応じた値のデジタルデータを生成し、2つのアナログ残差信号をそれぞれ第1の増幅器および第2の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタルAD変換ステージと、上記第1の増幅器および上記第2の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第1の増幅器および第2の増幅器のゲインを制御するゲイン制御部と、を有し、上記第1の増幅器および第2の増幅器は、オープンループの増幅器により形成され、上記ゲイン制御部は、少なくとも1つの上記AD変換ステージにおける上記第1の増幅器および第2の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行うアナログデジタル変換器。2上記ゲイン制御部は、上記第1の増幅器および第2の増幅器の出力信号の正相信号または逆相信号の差分を取り出し、当該差分情報と設定振幅情報と比較し、比較結果に応じてゲイン制御を行う上記1記載のアナログデジタル変換器。3上記ゲイン制御部は、上記第1の増幅器および第2の増幅器の出力信号の差動信号成分を取り出し、当該取り出した差動振幅の和を設定振幅情報と比較し、比較結果に応じてゲイン制御を行う上記1記載のアナログデジタル変換器。4上記ゲイン制御部は、上記第1の増幅器および第2の増幅器の出力信号の正相信号の差分と逆相信号の差分を取り出し、当該正相信号の差分と逆相信号の差分の平均と設定振幅情報と比較し、比較結果に応じてゲイン制御を行う上記1記載のアナログデジタル変換器。5上記ゲイン制御部は、全てのAD変換ステージの上記第1の増幅器および上記第2の増幅器の出力信号をモニターして、当該モニター結果に応じて各出力段の上記第1の増幅器および第2の増幅器のゲインを制御する上記1から4のいずれか一に記載のアナログデジタル変換器。6上記ゲイン制御部は、複数のステージ間隔で上記第1の増幅器および上記第2の増幅器の出力信号をモニターして、当該モニター結果に応じて出力段の上記第1の増幅器および第2の増幅器のゲインを制御する上記1から4のいずれか一に記載のアナログデジタル変換器。72つのアナログ信号を生成して、それぞれ第3の増幅器および第3の増幅器で、制御されるゲインをもって増幅して初段の上記AD変換ステージに出力するアナログ信号生成ステージを有し、上記ゲイン制御部は、2段目以降の一つの上記AD変換ステージの第1の増幅器および第2の増幅器の出力をモニターして、上記アナログ信号生成ステージの上記第3の増幅器および上記第4の増幅器のゲインを制御する上記1から4のいずれか一に記載のアナログデジタル変換器。8上記各AD変換ステージは、2つの第1の基準電圧および第2の基準電圧間の電圧値をとる電圧値と上記第2の基準電圧との差に応じた電圧値の第1のアナログ信号および上記第1のアナログ信号の電圧値と2つの上記第1の基準電圧および上記第2の基準電圧の差電圧との差に応じた電圧値の第2のアナログ信号を入力し、当該第1のアナログ信号の電圧値と上記第2のアナログ信号から生成した中間電圧値の少なくとも一つの第3のアナログ信号を生成し、上記第1のアナログ信号、上記第2のアナログ信号、および上記第3のアナログ信号を出力する信号生成部と、上記第1のアナログ信号および上記第2のアナログ信号を入力し、当該第1のアナログ信号の電圧値と上記第2のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する比較部と、上記第1の増幅器を含み、第1の残差信号を所定のゲインをもって増幅して出力する第1の出力部と、上記第2の増幅器を含み、第2の残差信号を所定のゲインをもって増幅して出力する第2の出力部と、上記比較部の比較結果に応じて上記信号生成部から出力される上記第1のアナログ信号、上記第2のアナログ信号、および上記第3のアナログ信号の上記第1の出力部および上記第2の出力部への入力を切り替える切替部と、を有し、上記比較部は、第1のアナログ信号の電圧値が上記第2のアナログ信号の電圧値より低い第1の比較結果を得た場合には第1のデジタルデータを、上記第1のアナログ信号の電圧値が上記第2のアナログ信号に電圧値より高い第2の比較結果を得た場合には第2のデジタルデータを出力し、上記切替部は、上記比較部において第1の比較結果が得られた場合、上記信号生成部から出力される上記第1のアナログ信号を上記第1の残差信号として上記第1の出力部に入力し、上記第3のアナログ信号を上記第2の残差信号として上記第2の出力部に入力し、上記比較部において第2の比較結果が得られた場合、上記信号生成部から出力される上記第3のアナログ信号を上記第1の残差信号として上記第1の出力部に入力し、上記第2のアナログ信号を上記第2の残差信号として上記第2の出力部に入力する上記1から8のいずれか一に記載のアナログデジタル変換器。9上記複数のAD変換ステージの各々は、第1のアナログ信号を入力する第1のアナログ信号入力端子と、第2のアナログ信号を入力する第2のアナログ信号入力端子と、第1のアナログ信号出力端子と、第2のアナログ信号出力端子と、デジタルデータ出力端子と、を含み、後段側となるAD変換ステージの上記第1のアナログ信号入力端子は、前段側となるAD変換ステージの上記第1のアナログ信号出力端子と接続されて、前段から出力される第1の残差信号を第1のアナログ信号として入力し、後段側となるAD変換ステージの上記第2のアナログ信号入力端子が前段側となるAD変換ステージの上記第2のアナログ信号出力端子と接続されて、前段から出力される第2の残差信号を第2のアナログ信号として入力し、1段目となるAD変換ステージでは、上記第1のアナログ信号入力端子は、上記基準電圧とフルレンジ電圧間の電圧値をとる第1のアナログ信号を入力し、上記第2のアナログ信号入力端子は、上記第1のアナログ信号入力端子に入力する上記第1のアナログ信号の電圧値と上記フルレンジ電圧との差分に応じた電圧値の第2のアナログ信号を入力する上記8記載のアナログデジタル変換器。10少なくとも1段目の上記AD変換ステージは、電圧Vinの第1のアナログ信号0<Vin<Vr、および第1のアナログ信号の電圧Vinからフルレンジ電圧Vrを引いた電圧Vin-Vrの第2のアナログ信号を入力し、上記比較部が2つのアナログ入力電圧VinとVin-Vrを比較し、第1のアナログ信号電圧が第2のアナログ信号電圧より低くVin<Vin-VrでVin<Vr/2のとき、上記デジタルデータ出力端子からデジタルデータ0を出力し、上記第1および第2のアナログ信号出力端子から、それぞれ増幅率AでA倍したA×VinとA×を出力し、第1のアナログ信号電圧が第2のアナログ信号電圧より高くVin>Vin-VrでVin>Vr/2のとき、上記デジタルデータ出力端子からデジタルデータ1を出力し、上記第1および第2のアナログ信号出力端子から、それぞれ増幅率AでA倍したA×Vin-Vr/2と、A×Vin-Vrを出力する上記8または9記載のアナログデジタル変換器。112つの上記AD変換ステージが縦続接続され、1段目の上記AD変換ステージは、電圧Vinの第1のアナログ信号0<Vin<Vr、および第1のアナログ信号の電圧Vinからフルレンジ電圧Vrを引いた電圧Vin-Vrの第2のアナログ信号を入力し、上記各AD変換ステージは、Vin<Vr/4の場合、2つの上記デジタルデータ出力端子からデジタルデータ00を出力し、Vr/4<Vin<Vr/2の場合、2つの上記デジタルデータ出力端子からデジタルデータ01を出力し、Vr/2<Vin<3Vr/4場合、2つの上記デジタルデータ出力端子からデジタルデータ10を出力し、3Vr/4<Vin<Vrの場合、2つの上記デジタルデータ出力端子からデジタルデータ11を出力し、上記2段目の上記AD変換ステージは、上記比較部の比較結果に応じて、上記第1および第2のアナログ信号出力端子から、残差信号A×VinとA×Vin-Vr/4をA倍で増幅して出力し、または、残差信号A×Vin-Vr/4とA×Vin-Vr/2をA倍で増幅して出力し、または、残差信号A×Vin-Vr/2とA×をA倍で増幅して出力し、または、残差信号A×Vin-3Vr/4とA×Vin-VrをA倍で増幅して出力する上記8から10のいずれか一に記載のアナログデジタル変換器。12最終段の上記AD変換ステージの上記第1のアナログ信号出力端子および上記第2のアナログ信号出力端子から出力される残差信号を第1のアナログ信号および第2のアナログ信号として入力する最終段比較部をさらに有し、上記最終段比較部は、上記第1のアナログ信号および上記第2のアナログ信号を入力し、当該第1のアナログ信号の電圧値と上記第2のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する上記8から11のいずれか一に記載のアナログデジタル変換器。13上記複数のAD変換ステージは、2つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力の各タイミングをクロック信号に同期して制御し、隣接するAD変換ステージで入力されるクロック信号が逆相で供給されて、2つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力をクロック信号に同期してパイプライン方式で処理する上記8から12のいずれか一に記載のアナログデジタル変換器。14上記信号生成部は、一端が上記第1のアナログ信号の入力ラインに接続され、他端が第1のアナログ信号を出力するための第1の出力ノードに接続された第1のキャパシタと、一端が上記第2のアナログ信号の入力ラインに接続され、他端が第2のアナログ信号を出力するための第2の出力ノードに接続された第2のキャパシタと、一端が上記第1のアナログ信号の入力ラインに接続され、他端が第3のアナログ信号を出力するための第3の出力ノードに接続された第3のキャパシタと、一端が上記第2のアナログ信号の入力ラインに接続され、他端が第3のアナログ信号を出力するための第3の出力ノードに接続された第4のキャパシタと、上記第1の出力ノードと固定電位との間に接続された第1のスイッチと、上記第2の出力ノードと固定電位との間に接続された第2のスイッチと、上記第3の出力ノードと固定電位との間に接続された第3のスイッチと、を少なくとも一つずつ含み、上記第1のキャパシタは、上記第1のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第1の出力ノードから出力し、上記第2のキャパシタは、上記第2のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第2の出力ノードから出力し、上記第3のキャパシタおよび上記第4のキャパシタは、上記第3のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記第3の出力ノードから出力される上記8から13のいずれか一に記載のアナログデジタル変換器。15上記比較部は、入力電圧と上記基準電圧とを比較する比較器と、一端が上記第1のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第5のキャパシタと、一端が上記第2のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第6のキャパシタと、上記比較器の入力ノードと固定電位との間に接続された第4のスイッチと、を少なくとも一つずつ含み、上記第5のキャパシタおよび上記第6のキャパシタは、上記第4のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記比較器に入力される上記8から14のいずれか一に記載のアナログデジタル変換器。16上記切替部は、上記信号生成部の上記第1の出力ノードと上記第1の出力部に上記第1の残差信号を入力する第1の入力ノードとの間に接続された第5のスイッチと、上記信号生成部の上記第2の出力ノードと上記第2の出力部に上記第2の残差信号を入力する第2の入力ノードとの間に接続された第6のスイッチと、上記信号生成部の上記第3の出力ノードと上記第1の出力部に上記第1の残差信号を入力する第1の入力ノードとの間に接続された第7のスイッチと、上記信号生成部の上記第3の出力ノードと上記第2の出力部に上記第2の残差信号を入力する第2の入力ノードとの間に接続された第8のスイッチと、を少なくとも一つずつ含み、上記比較部において上記第1の比較結果が得られた場合には、上記第5のスイッチおよび上記第8のスイッチが導通状態に保持され、上記第6のスイッチおよび上記第7のスイッチが非導通状態に保持され、上記比較部において上記第2の比較結果が得られた場合には、上記第5のスイッチおよび上記第8のスイッチが非導通状態に保持され、上記第6のスイッチおよび上記第7のスイッチが導通状態に保持される上記8から15のいずれか一に記載のアナログデジタル変換器。17上記第1の出力部は、上記第1の入力ノードと固定電位との間に接続された第9のスイッチと、上記第1の入力ノードに入力する第1の残差信号を所定の増幅率をもって増幅する第1の増幅器と、を含み、上記第2の出力部は、上記第2の入力ノードと固定電位との間に接続された第10のスイッチと、上記第2の入力ノードに入力する第2の残差信号を所定の増幅率をもって増幅する第2の増幅器と、を含む上記8から16いずれか一に記載のアナログデジタル変換器。18アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換器を有し、上記AD変換器は、入力した2つのアナログ信号との関係に応じた値のデジタルデータを生成し、2つのアナログ残差信号をそれぞれ第1の増幅器および第2の増幅器で、制御されるゲインをもって増幅して出力する縦続接続された複数のアナログデジタルAD変換ステージと、上記第1の増幅器および上記第2の増幅器の出力信号をモニターし、当該モニター結果に応じて上記第1の増幅器および第2の増幅器のゲインを制御するゲイン制御部と、を有し、上記第1の増幅器および第2の増幅器は、オープンループの増幅器により形成され、上記ゲイン制御部は、少なくとも1つの上記AD変換ステージにおける上記第1の増幅器および第2の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う信号処理システム。"