"表示データが格納される表示メモリと、表示フレーム毎の表示用出力データが格納される2以上の表示プレーンからなるフレームバッファと、生成される表示データを前記表示メモリに書き込み、前記表示メモリに書き込まれた表示データを読み出して前記フレームバッファに書き込み、前記フレームバッファに書き込まれたそれぞれの表示用出力データを合成して表示モニタへ所望の表示を行う画像表示装置であって、前記表示用出力データの合成の要否を示す情報が設定される制御レジスタと、前記制御レジスタに設定された情報を参照し、前記表示用出力データの合成が必要とされる表示プレーンについてのみ前記表示用出力データが格納されている前記表示メモリのアドレスを生成し、表示データを前記フレームバッファへ読み出す制御を行う表示用データ読み出し制御部と、を有することを特徴とする画像表示装置。CPUと表示モニタとをインタフェースし、表示データが格納される表示メモリが外付けされ、もしくは内蔵される画像表示用半導体集積回路であって、表示フレーム毎の表示用出力データが格納される2以上の表示プレーンからなるフレームバッファと、前記フレームバッファに書き込まれたそれぞれの表示用出力データを合成して前記表示モニタへ出力する合成回路部と、前記表示用出力データの合成の要否を示す情報がプログラマブルに設定される制御レジスタと、前記CPUにより生成される表示データを前記表示メモリに書き込み、前記制御レジスタに設定された情報を参照し、前記表示用出力データの合成が必要とされる表示プレーンについてのみ前記表示用出力データが格納されている前記表示メモリのアドレスを生成するアドレスカウンタを内蔵し、該当の表示データを前記フレームバッファへ読み出す表示用データ読み出し制御回路部と、を備えたことを特徴とする画像表示用半導体集積回路。上記したように、従来の画像表示装置40によれば、表示用データ読み出し制御部424は、VRAM41からフレームバッファ425へ画像データを転送する際に、制御レジスタ427に設定された表示プレーン0~n毎の表示ON/OFF制御情報に関係なく、表示プレーン0~n用の全ての画像データをリードしていた。このため、VRAM41からフレームバッファ425を構成する表示プレーン0~nへ画像データを転送する期間が長くなり、CPU43やBITBLT制御回路422等の描画系からのVRAM41へのアクセス可能な期間が短くなり、描画系は待ち時間が発生するため画像処理速度が著しく低下してしまう。具体的に、図6に、水平期間1周期におけるVRAMのアクセスタイミングが示されているように、表示用データ読み出し制御部424からフレームバッファ425を構成する表示プレーン0~nの全データリード期間の割合Aが大きくなると、描画系によるVRAM41へのアクセス可能期間100-Aが減ってしまう。なお、図6には、表示モニタにLCDを採用した場合の水平走査期間1周期におけるクロックLCDClockと、水平同期信号hsyncと、VRAMのアクセス期間が、それぞれabcとして時系列に示されている。本発明は上記した課題を解決するためになされたものであり、描画系の表示メモリへのアクセス可能期間を長くして描画の待ち時間を短くすることによりパフォーマンスの向上をはかった画像表示装置および画像表示用半導体集積回路を提供することを目的とする。上記した課題を解決するために本発明は、表示データが格納される表示メモリと、表示フレーム毎の表示用出力データが格納される2以上の表示プレーンからなるフレームバッファと、生成される表示データを前記表示メモリに書き込み、前記表示メモリに書き込まれた表示データを読み出して前記フレームバッファに書き込み、前記フレームバッファに書き込まれたそれぞれの表示用出力データを合成して表示モニタへ所望の表示を行う画像表示装置であって、前記表示用出力データの合成の要否を示す情報が設定される制御レジスタと、前記制御レジスタに設定された情報を参照し、前記表示用出力データの合成が必要とされる表示プレーンについてのみ前記表示用出力データが格納されている前記表示メモリのアドレスを生成し、表示データを前記フレームバッファへ読み出す制御を行う表示用データ読み出し制御部と、を有することを特徴とする。本発明によれば、表示用データ読み出し制御部は、制御レジスタに設定された表示用出力データの合成が必要とされる表示プレーンについてのみ表示用出力データが格納されている表示メモリのアドレスを生成し、該当の表示データをフレームバッファへ読み出す制御を行う。このため、フレームバッファを構成する未使用の表示プレーンに対するリードアクセスを省略出来、したがって、描画系の表示メモリへのアクセス可能期間が長くなって待ち時間を抑えることができるため、パフォーマンスの向上を図った画像表示装置を提供することができる。本発明は、CPUと表示モニタとをインタフェースし、表示データが格納される表示メモリが外付けされ、もしくは内蔵される画像表示用半導体集積回路であって、表示フレーム毎の表示用出力データが格納される2以上の表示プレーンからなるフレームバッファと、前記フレームバッファに書き込まれたそれぞれの表示用出力データを合成して前記表示モニタへ出力するビデオ合成回路部と、前記表示用出力データの合成の要否を示す情報がプログラマブルに設定される制御レジスタと、前記制御レジスタに設定された情報を参照し、前記表示用出力データの合成が必要とされる表示プレーンについてのみ前記表示用出力データが格納されている前記表示メモリのアドレスを生成するアドレスカウンタを内蔵し、前記アドレスカウンタが示すアドレスにしたがい該当の表示データを前記フレームバッファへ読み出す表示用データ読み出し制御回路部と、備えたことを特徴とする。本発明によれば、表示用データ読み出し制御部は、内蔵のアドレスカウンタにより、制御レジスタにプログラマブルに設定された表示用出力データの合成が必要とされる表示プレーンについてのみ表示用出力データが格納されている表示メモリのアドレスを生成し、該当の表示データをフレームバッファへ読み出す制御を行う。このため、フレームバッファを構成する未使用の表示プレーンに対するリードアクセスを省略出来、したがって、描画系の表示メモリへのアクセス可能期間が長くなって待ち時間を抑えることができるため、パフォーマンスの向上を図った描画表示制御用半導体集積回路を提供することが出来る。本発明によれば、描画系の表示メモリへのアクセス可能期間を長くして描画の待ち時間を短くすることによりパフォーマンスの向上をはかった画像表示装置および画像表示用半導体集積回路を提供することができる。以下、添付図面を参照して本発明を実施するための実施の形態以下、単に本実施形態というについて詳細に説明する。実施形態の構成図1は、本実施形態に係る画像表示装置の構成を示すブロック図である。図1によれば、本実施形態に係る画像表示装置10は、DDRSDRAM等のシングルポートの大容量メモリからなるVRAM11と、描画系の回路であるGDC12とCPU13と、により構成される。GDC12画像表示用半導体集積回路は、FPGAやASIC等の半導体集積回路に実装され、CPUインタフェース回路部121と、BITBLT制御部122と、アクセス調停回路部123と、表示用データ読み出し制御部124と、フレームバッファ125と、ビデオ合成回路部126と、制御レジスタ127と、を含み構成される。CPUインタフェース回路部121は、CPU13と不図示の表示モニタとをインタフェースし、CPU13から出力される画像データを取り込んでアクセス調停回路部123へ出力する。BITBLT制御部122は、VRAM11のある領域に書き込まれた画像データを同じVRAM11内の他の領域にビットマップイメージでコピーする。アクセス調停回路部123は、BITBLT制御部122と表示用データ読み出し制御部124からのVRAM11へのアクセス調停を行う。表示用データ読み出し制御部124は、VRAM11のアドレスを生成するASC124aアドレススキップカウンタを内蔵し、制御レジスタ127に設定された情報を参照し、前記表示用出力データの合成が必要とされる表示プレーンについてのみ表示用出力データが格納されているVRAM11のアドレスを生成し、表示データをフレームバッファ125へ読み出す制御を行う。フレームバッファ125は、図中、0~nで示す複数の表示プレーンで構成される。表示用データ読み出し制御部124が内蔵するASC124aは、表示用出力データの合成が必要とされる表示プレーン0~nについてのみ、表示用出力データが格納されているVRAM11のアドレスを生成する。図2にVRAM11のアドレス空間を示す。図2によれば、VRAM11には、フレームバッファ125を構成する表示プレーン0~n毎のアドレス空間がアドレス0~最大アドレスに向かって順次割り当てられている。ASC124aは、制御レジスタ127が示す制御情報にしたがい、表示プレーン0、2、nのアドレスを生成し、結果、それ以外の表示プレーン1、3の表示データが格納されているVRAM41へのアクセスはスキップされる。ビデオ合成回路部126は、制御レジスタ127に設定される制御情報にしたがい、フレームバッファ125を構成する表示プレーン0~n毎に格納された画像データを合成して得られる画像テータを不図示の表示モニタへ出力する。なお、制御レジスタ127は、フレームバッファ125を構成する表示プレーン0~n毎に表示を合成するか否かを制御する、CPU13により参照可能プログラマブルなレジスタである。実施形態の動作以下、本実施形態に係る画像表示装置10の動作について、図1を参照しながら詳細に説明する。まず、CPU13により生成される画像データは、GDC12のCPUインタフェース回路部121によって取り込まれ、アクセス調停回路部123を介してVRAM11の所定の領域に格納される。次に、BITBLT制御部122は、VRAM12に格納された画像データを同じVRAM12内における他の領域にコピーする。そして、表示用データ読み出し制御部124は、表示モニタの表示タイミングを検知すると、内蔵のASC124aにより生成されるリードアドレスに基づき、VRAM42にコピーされた画像データをフレームバッファ125の各表示プレーン0~nに転送する。そして、ビデオ合成回路部126により合成された画像データが表示モニタへ出力される。ここで、表示用データ読み出し制御部124に内蔵されるASC124aは、制御レジスタ127に設定された、ビデオ合成がON設定された表示プレーンのリードアドレスのみを生成する。表示用データ読み出し制御部124は、ASC124aが示すアドレスにしたがい、VRAM11をアクセスし、読み出した表示データを該当のフレームバッファ125の表示プレーン0~nに格納する。このとき、制御レジスタ127にビデオ合成がOFF設定された表示プレーンへの読み出しはスキップされる。図2に、VRAM11のアドレス空間と共にASC124aの動作例が示されている。図2では、制御レジスタ127に、フレームバッファ125を構成する表示プレーン0,2,nがビデオ合成ONで、残りがOFF設定されていたものとして説明する。ASC124aは、表示プレーン0のアドレスを0からスタートしてインクリメントを開始する。ASC124aは、表示プレーン0の最後のアドレスに達した際、制御レジスタ127から出力される信号を参照し、表示プレーン1がOFFであることを判定した後、表示プレーン2の先頭アドレスの表示データをVRAM11からロードしてインクリメントを開始する。この時、表示プレーン1のアドレスはスキップされ、表示プレーン1のアドレスに格納された表示データをVRAM11からロードしない。表示プレーン2~nに対しても同様の動作を行う。図3に、本実施形態に係る画像表示装置10の水平期間1周期におけるVRAMのアクセスタイミングが示されている。ここでは、表示モニタにLCDを採用した場合の水平走査期間1周期におけるクロックLCDClockと、水平同期信号hsyncと、VRAMのアクセス期間が、それぞれabcで時系列に示されている。図3において、図6の従来例と比較して明らかなように、本実施形態によれば、未使用になる表示プレーンのリードアクセスを省くことで、大容量で安価のシングルポートが一般的なDRAMへのアクセス可能期間100-Aが長くなる。したがって、CPU13やBITBLT制御部122等の描画系、又はその他の描画エンジンからVRAM11へのアクセス可能期間100-Aが増え、これら描画系の待ち時間を抑制することができる。本発明は、フレームバッファ125の容量が大で、制御レジスタ127にビデオ合成がOFF設定される表示プレーンの数が増える程得られる効果が大きい。実施形態の効果以上説明のように本実施形態に係る画像表示装置10によれば、表示用データ読み出し制御部124は、制御レジスタ127にプログラマブルに設定された表示用出力データの合成が必要とされる表示プレーンについてのみ表示用出力データが格納されているVRAM11のアドレスを生成し、該当の表示データをフレームバッファ125へ読み出す制御を行う。このため、フレームバッファ125を構成する未使用の表示プレーンに対するリードアクセスを省略出来、したがって、CPU13やBITBLT制御部122等、描画系のVRAM11へのアクセス可能期間が長くなって待ち時間を抑制でき、パフォーマンスの向上が図れる。また、図1に示す、CPUインタフェース回路部121と、BITBLT制御部122と、アクセス調停回路部123と、ASC124a内蔵の表示用データ読み出し制御部124と、フレームバッファ125と、ビデオ合成回路部126と、制御レジスタ127とからなるGDC12を、FPGAやASIC等の半導体集積回路に実装することで、描画系のVRAMへのアクセス可能期間を長くして待ち時間を抑制したパフォーマンスの高い描画表示用半導体集積回路を提供することが出来る。なお、この場合、VRAM11は、GDC12に外付けしても内蔵してもよい。以上、本発明の好ましい実施形態について詳述したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。またその様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。"