"素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている抵抗変化型メモリデバイス。上記メインメモリセルおよびリファレンスセルの上記記憶素子は、高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で上記リファレンスセル部は、高抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる請求項1記載の抵抗変化型メモリデバイス。上記メインメモリセルおよびリファレンスセルの上記記憶素子は、高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で上記リファレンスセル部は、低抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる請求項1記載の抵抗変化型メモリデバイス。上記メインメモリセルおよびリファレンスセルの上記記憶素子は、高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で上記リファレンスセル部は、高抵抗状態のリファレンスセルと低抵抗状態のセリファレンスルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる請求項1記載の抵抗変化型メモリデバイス。上記メインメモリセルおよび上記リファレンスセルは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、上記メインアレイ部のメインメモリセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続され、上記リファレンスセル部の上記各リファレンスセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続されている請求項2記載の抵抗変化型メモリデバイス。上記メインメモリセルおよび上記リファレンスセルは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、上記メインアレイ部のメインメモリセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続され、上記リファレンスセル部の上記各リファレンスセルは、前記電流経路の両端の一方側が基準電位に接続され、前記電流経路の両端の他方側が第1配線に接続されている請求項3記載の抵抗変化型メモリデバイス。上記メインメモリセルおよび上記リファレンスセルは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、上記メインアレイ部のメインメモリセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続され、上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続され、上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、前記電流経路の両端の一方側が基準電位に接続され、前記電流経路の両端の他方側が第1配線に接続されている請求項4記載の抵抗変化型メモリデバイス。選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較してセンスアンプを有する請求項1記載の抵抗変化型メモリデバイス。素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている抵抗変化型メモリデバイスの駆動方法。しかし、抵抗変化型メモリデバイスの場合、読み出し電流と記録電流が同じため、抵抗状態によっては、誤書き込みが発生する場合がある。しかも、リファレンスセルは、多ビットに対し、1つなどで構成するために、一般的なメモリセルよりもアクセスする頻度が3~5桁程度多いため、より安定的な抵抗状態を保持することが必要である。しかしながら、アクセス頻度が高いために、より誤書き込みが発生する確率が高くなってしまう。本技術は、リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることが可能な抵抗変化型メモリデバイスおよびその駆動方法を提供するものである。本技術の第1の観点の抵抗変化型メモリデバイスは、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている。本技術の第2の観点の抵抗変化型メモリデバイスの駆動方法は、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている。本技術によれば、リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。以下、本技術の実施形態を添付図面に関連付けて説明する。なお、説明は以下の順序で行う。1.メモリチップの構成例2.メモリセル構成3.リファレンスセル部の第1の構成例4.リファレンスセル部の第2の構成例5.リファレンスセル部の第3の構成例<1.メモリチップの構成例>図1は、本実施形態に係る抵抗変化型メモリデバイスが適用されるメモリチップの構成例を示す図である。本メモリチップ100は、第1メモリアレイ部110、第2メモリアレイ部120、第1行デコーダ130、第2行デコーダ140、第1列デコーダ150、および第2列デコーダ160を有する。さらに、メモリチップ100は、センスアンプ170、ライトドライバ180、および入出力インタフェース回路190を有する。メモリチップ100は、2つの第1および第2メモリアレイ部110,120を有し、センスアンプ170およびライトドライバ180が2つのメモリアレイ部110により共有されている。図2は、本実施形態に係るメモリアレイ部の構成例を簡略的に示す図である。第1メモリアレイ部110は、メインメモリセルアレイ111および参照リファレンスメモリセル部112を含んで構成されている。同様に、第2メモリアレイ部120は、メインメモリセルアレイ121および参照リファレンスメモリセル部122を含んで構成されている。第1メモリアレイ部110のメインメモリセルアレイ111は、それぞれ複数の抵抗変化型メモリセルメインメモリセルMCLがm行n列m×nのマトリクス状に配置されている。ただし、図2においては、図面の簡単化のために3×1のマトリクスとして示している。リファレンスセル部112は、メインメモリセルアレイ111の各列に配置され、リファレンス電流Irefを生成するための1または複数のリファレンスセルRCLを含んで構成されている。後で詳述するが、メインメモリセルMCLおよびリファレンスセルRCLは、基本的に抵抗変化型記憶素子可変セル抵抗MEMおよびアクセストランジスタATにより形成される。第1メモリアレイ部110は、各列に第1配線ビット線BL11がおよび第2配線プレート線PL11が配線されている。第1配線ビット線BL11および第2配線プレート線PL11は、メインメモリセルアレイ111およびリファレンスセル部112に共通に配線されている。また、第1メモリアレイ部110は、メインメモリセルアレイ111の各行にメイン用第3配線ワード線WL11が配線され、リファレンスセル部112の各行にリファレンス用第4配線リファレンスワード線WL12が配線されている。各列に配列されたメインメモリセルMCLおよびリファレンスセルRCLは、一端が共通の第1配線ビット線BL11に接続され、他端が共通の第2配線プレート線PL11に接続されている。メインメモリセルアレイ111の各行に配置されたメインメモリセルMCLのアクセストランジスタATのゲートが共通のメイン用第3配線ワード線WL11に接続されている。リファレンスセル部112の各行に配置されたリファレンスセル部112のアクセストランジスタATのゲートが共通のリファレンス用第4配線リファレンスワード線WL12が接続されている。第2メモリアレイ部120のメインメモリセルアレイ121は、それぞれ複数の抵抗変化型メモリセルメインメモリセルMCLがm行n列m×nのマトリクス状に配置されている。ただし、図2においては、図面の簡単化のために3×1のマトリクスとして示している。リファレンスセル部122は、メインメモリセルアレイ121の各列に配置され、リファレンス電流Irefを生成するための1または複数のリファレンスセルRCLを含んで構成されている。後で詳述するが、メインメモリセルMCLおよびリファレンスセルRCLは、基本的に抵抗変化型記憶素子MEMおよびアクセストランジスタATにより形成される。第2メモリアレイ部120は、各列に第1配線ビット線BL21がおよび第2配線プレート線PL21が配線されている。第1配線ビット線BL21および第2配線プレート線PL21は、メインメモリセルアレイ121およびリファレンスセル部122に共通に配線されている。また、第2メモリアレイ部120は、メインメモリセルアレイ121の各行にメイン用第3配線ワード線WL21が配線され、リファレンスセル部122の各行にリファレンス用第4配線リファレンスワード線WL22が配線されている。各列に配列されたメインメモリセルMCLおよびリファレンスセルRCLは、一端が共通の第1配線ビット線BL21に接続され、他端が共通の第2配線プレート線PL21に接続されている。メインメモリセルアレイ121の各行に配置されたメインメモリセルMCLのアクセストランジスタATのゲートが共通のメイン用第3配線ワード線WL21に接続されている。リファレンスセル部122の各行に配置されたリファレンスセル部122のアクセストランジスタATのゲートが共通のリファレンス用第4配線リファレンスワード線WL22が接続されている。なお、本実施形態においては、第2配線プレート線PL11,PL21は、第1メモリアレイ110と第2メモリアレイ部120で共有されている。そして、第1メモリアレイ部110の第1配線ビット線BL11と第2メモリアレイ部120の第1配線ビット線BL21がセンスアンプ170の各入力端子に接続されている。メモリチップ100において、第1メモリアレイ部110のメインメモリセルアレイ111をアクセスして読み出しを行う場合には第2メモリアレイ部120のリファレンスセル部122のリファレンス電流Irefが用いられる。同様に、メモリチップ100において、第2メモリアレイ部120のメインメモリセルアレイ121をアクセスして読み出しを行う場合には第1メモリアレイ部110のリファレンスセル部112のリファレンス電流Irefが用いられる。リファレンスセル部112,122は、メインメモリセルMCLのデータを識別するために必要なリファレンス電流参照電流Irefを発生させる。そして、本実施形態のリファレンスセル部112,122は、リファレンスセルRCLの抵抗状態に応じたリファレンス電流の印加電流の向きを設定している。リファレンスセル部112,122は、後で詳述するように、たとえば第1の構成、第2の構成、第3の構成を採用することが可能である。第1の構成では、高抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。第2の構成では、低抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。第3の構成では、高抵抗状態のリファレンスセルと低抵抗状態のセルの複数の組合せで構成されており、それらの単体もしくは直列接続、もしくは並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる。リファレンスセル部112,122を上記のように構成する理由は次の通りである。リファレンス電流は、状態が変化しない抵抗素子を用いて実現することは可能であるが、抵抗変化が大きいデバイスの場合、ポリシリコン抵抗などの抵抗素子で構成すると非常に多くの面積が必要になるので望ましくない。また、トランジスタのオン抵抗でリファレンス電流を発生させるには、低いゲート電圧を発生させる特別な回路が必要になるため回路構成が煩雑になるため望ましくない。プロセス変動や、動作中の温度環境に対して追従性がよい、メモリセルを使用してリファレンス電流を発生させるのが信頼性、コスト面で有効である。しかし、リファレンス電流は、通常データを記憶しているメモリセルの高抵抗と低抵抗の中間抵抗を発生させる必要があるので、高抵抗状態のセルや低抵抗状態のメモリセルを複数、もしくは組合せで実現することが必要となる。そこで、本実施形態においては、リファレンスセルRCLに使用するメモリセルの状態に対し、状態が変化しない電流方向で読み出しを行う構成を適用する。最良な実施形態は、たとえば高抵抗状態のメモリセルのみ使用し、高抵抗状態が変動しない電流方向で読み出す構成である。その理由は、高抵抗状態のセルの並列接続でリファレンスレベルを構成することが、メモリアレイの構成上、もっとも単純にリファレンスレベルを設定することが簡便と思われるからである。また、プロセス上メモリセルの初期状態は高抵抗状態であるため、高抵抗状態のセルを使用することが望ましい。ここで、メモリセルおよびリファレンスセルの基本的な構成について説明する。<2.メモリセル構成>図3AおよびBは、本実施形態に共通なメモリセルの等価回路図を示す図である。なお、図3Aは書き込み電流Iw、図3Bは消去電流Ieについて、その向きを示すが、メモリセル構成自体は両図で共通する。図3に示すメモリセルMCLRCLは、記憶素子としての1つの可変セル抵抗MEMと、1つのアクセストランジスタATとを有する。可変セル抵抗MEMは、素子両端に極性の異なる信号を印加することで可逆的に記録膜の抵抗値が変化する。可変セル抵抗MEMの一端がプレート線PLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートがアクセス線としてのワード線WLに、それぞれ接続されている。ここでビット線BLが第1配線の一例に該当し、プレート線PLが第2配線の一例に該当する。図4は、抵抗変化型記憶素子可変セル抵抗の構成を示す図である。記憶素子200は、図4に示すように、2つの電極膜201と電極膜202の間に、記録膜203,204が挟まれた構成を有する。記憶素子200は、2つの電極膜201,202に極性の異なる電位を印加することにより可逆的に記録膜の抵抗値が変化する抵抗変化型記憶素子である。記憶素子は、Ag,Cu,Znから選ばれた1種の元素、および、S,Se,Teから選ばれた1種の元素を含む組成膜や、少なくとも2つ以上の磁性膜からなりその磁性膜間に絶縁体または導体により分離されている組成膜などがあげられる。図5A~Dは、抵抗変化型記憶素子可変セル抵抗とアクセストランジスタが直列に接続される構成例を示す図である。抵抗変化型記憶素子可変セル抵抗とアクセストランジスタの接続関係は、図5A~Dのいずれかの接続形態をとることができる。上述したように、可変セル抵抗MEM内の矢印方向に電流が流れると可変セル抵抗記憶素子の抵抗状態が、高抵抗状態から低抵抗状態へ変化するものと定義する。図6は、実際の抵抗変化型メモリ素子の電圧-電流特性を示す図である。図6において、横軸が印加電圧を、縦軸がセル電流を示している。当初数MΩ以上の抵抗値である記憶素子に対し、たとえば0.5[V]以上の電圧を加えると、電流が急激に増大して抵抗値が数kΩまで減少する。その後ある範囲内では電流は電圧に比例する。すなわち記憶素子は、低抵抗となり抵抗値は一定値を示す。この動作を書き込みと定義し、この状態を低抵抗状態と称する。またこの時の高抵抗から低抵抗に値が変化する電圧を書き込み閾値電圧と定義する。次に、記憶素子に逆極性の0.5[V]の電圧を印加すると、数kΩであった記憶素子に流れる電流は急激に減少して、抵抗値は数MΩ以上になる。この動作を消去と定義し、この状態を高抵抗状態と称する。またこの時の低抵抗から高抵抗に変化する電圧を消去閾値電圧と定義する。この記憶素子は、2つの電極間に正負の電圧を印加することにより、記憶素子の抵抗値を数kΩから数MΩまで可逆的に変化させることがでる。また、記憶素子は低抵抗状態と高抵抗状態の2つの状態を取ることができるので、これら状態をデータ1および0をそれぞれ対応させることにより1ビットのデータの記憶が可能となる。図7は、可逆的に状態が変化する方向で読み出しを行った場合の読み出し電圧と印加時間の関係を示す図である。図7において、横軸が電圧の印加時間を、縦軸が閾値電圧をそれぞれ示している。状態が変化する書き込み閾値や消去閾値は、素子に印加している時間に大きく依存し、印加している時間が長いほど閾値電圧が下がる性質がある。この印加している時間は積算時間でも同様なことがいえる性質があるため、たとえば、短時間では素子が変化しない低い電圧であっても、連続して低い電圧を印加し続けると、状態が変化してしまう。つまり、リファレンスセルの状態が変化しないような低い電圧で読み出しを行っていても、可逆的に状態が変化する電流方向で読み出しを行っているかぎり、アクセス頻度が多ければ、状態は変化してしまう。しかし、可逆的に変化しない方向逆方向の読み出し電流で、リファレンスセルを読み出すことでこの状態変化を回避することは可能である。以上のように、メモリチップ100においては、メモリセルがアレイ状に配置された第1メモリアレイ部110および第2メモリアレイ部120の周辺回路には、次のような回路が配置されている。すなわち、周辺回路として、特定のメモリセルに記憶情報を選択するための第1行デコーダ130、第2行デコーダ140、第1列デコーダ150、第2列デコーダ160が配置されている。さらに、周辺回路として。選択されたメモリセルに情報を記録するためのライトドライバ180や、メモリセルに記憶されている状態を識別するためのセンスアンプ170が配置されている。そして、本実施形態においては、リファレンスセル構成に特徴があるため、以下ではデータの読み出し経路に着目して説明する。上記図2は、読み出し系の要部を示し、リファレンスセルRCLを含むメモリアレイ部とセンスアンプ170に着目して説明する。図2は例としてオープンビットライン構成を記載しているが、本技術を実現する構成であれば、たとえばフォールデットビットライン構成でもかまわない。図2に示す読み出し系はセンスアンプ170を挟んで上下に、リファレンスセル部112,122を含むメモリアレイ部110,120が配置されており、外部より入力された情報はメインメモリセルアレイ111,121内の指定されたアドレスに記憶される。たとえば、第1メモリアレイ部110のメインメモリセルアレイ111に記憶されているアドレスの記憶情報を識別するためには、次に処理が行われる。まず、第1メモリアレイ部110のメインメモリセルアレイ111の指定されたアドレスを選択し、第2メモリアレイ部120に配置されたリファレンスセル部122を同時並列的に選択する。そして、第1メモリアレイ部110の選択されたメインメモリセルMCLが接続されたビット線BL11に流れる電流と、第2メモリアレイ部120のリファレンスセルRCLに接続されたビット線BL21に流れる電流をセンスアンプ170で比較する。このセンスアンプ170でビット線BL11に流れる電流とビット線PB21に流れる電流を比較することでアドレス指定されたメインメモリセルMCLに記憶された情報を判定する。メインメモリセルMCLに記憶された抵抗値は高抵抗状態なら数MΩ、低抵抗状態は数KΩの値を示し、リファレンスセルRCLはその中間の抵抗値をとるような値に設定する。通常、リファレンスセルRCLは、メインメモリセルMCLに対し、1000~10000セルに対し、1つの割合で配置される。読み出しにはメインメモリセルMCLの情報が破壊されないように閾値電圧より十分な低い電圧で読み出す必要があるが、リファレンスセルRCLは、メインメモリセルMCLよりも1000~10000回程度アクセス頻度が多くなる。アクセス頻度が多ければ多いほど、前述のように、リファレンスセルRCLの状態に対し、状態が変化する方向で読み出しを行うと、状態が変化する閾値電圧が下がり、状態が変化してしまう確率が高くなる。しかし、リファレンスセルRCLは、予め記憶素子可変セル抵抗MEMの記憶状態が確定した状態で使用するため、データが破壊されない電流方向でアクセスするとリファレンスセルRCLの状態はアクセス頻度が多くとも、その状態は変わらない。そこで、本実施形態においては、リファレンスセルRCLにアクセスする場合は、リファレンスセルRCLの状態に応じて電流方向を決めた構成を採用している。また、抵抗変化型メモリデバイスは、書き込みや消去の信頼性が低いため、記録されたかどうかベリファイが必要である。そのため、通常の情報を識別するためのリファレンスレベルだけでなく、書き込みに使用する低いリファレンスレベルや、消去を識別するための高いリファレンスレベルが必要である。複数存在するリファレンスセルRCLの組合せでこれらのリファレンスレベルを実現するためのリファレンスセル部の具体的な構成例について説明する。なお、以下の説明では、第1メモリアレイ部110のリファレンスセル部112を例に説明するが、第2メモリアレイ部120のリファレンスセル部122も同様に構成される。<3.リファレンスセル部の第1の構成例>図8は、本実施形態に係るリファレンスセル部の第1の構成例を示す図である。図8のリファレンスセル部112Aは、高抵抗状態のセルのみを用いて構成されている例を示す。図8のリファレンスセル部112Aは、ビット線第1配線BL11とプレート線第2配線PL11間に並列に接続されたリファレンスセルRCL0,RCL1,RCL2を含んで構成されている。リファレンスセルRCL0のアクセストランジスタAT0のゲートがリファレンスワード線WL120に接続されている。リファレンスセルRCL1のアクセストランジスタAT1のゲートがリファレンスワード線WL121に接続されている。リファレンスセルRCL2のアクセストランジスタAT2のゲートがリファレンスワード線WL122に接続されている。なお、図8は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。図8のリファレンスセル部112Aにおいて、1つのリファレンスセルRCL0,RCL1,RCL2の記憶素子可変セル抵抗MEM0,MEM1,NEN2の抵抗値は1MΩとする。このセルを2つ同時にアクセス選択することで、通常の読み出しレベルに必要なリファレンスレベル500KΩが生成できる。たとえば、リファレンスワード線WL120、WL121をハイレベルに設定してリファレンスセルRCL0、RCL1を選択することより、読み出しレベルに必要なリファレンスレベル500KΩが生成できる。また、1つ選択することで消去のベリファイ時に必要なリファレンスレベル1MΩのリファレンスレベルを生成する。たとえば、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL0を選択することより、消去時のベリファイに必要なリファレンスレベル1MΩが生成できる。さらに、3つ同時にアクセス選択することにより書き込み時に必要なリファレンスレベル333KΩを生成する。たとえば、リファレンスワード線WL120、WL121、WL122をハイレベルに設定してリファレンスセルRCL0、RCL1,RCL2を選択することより、書き込み時に必要なリファレンスレベル333KΩが生成できる。<4.リファレンスセル部の第2の構成例>図9は、本実施形態に係るリファレンスセル部の第2の構成例を示す図である。図9のリファレンスセル部112Bは、低抵抗状態のセルのみを用いて構成されている例を示す。図9のリファレンスセル部112Bは、ビット線第1配線BL11と基準電位ここではグランド電位VSS間に並列に接続されたリファレンスセルRCL10,RCL11,RCL12を含んで構成されている。リファレンスセルRCL10のアクセストランジスタAT10のゲートがリファレンスワード線WL120に接続されている。リファレンスセルRCL11のアクセストランジスタAT11のゲートがリファレンスワード線WL121に接続されている。リファレンスセルRCL12のアクセストランジスタAT12のゲートがリファレンスワード線WL122に接続されている。なお、図9は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。図9のリファレンスセル部112Bにおいて、1つのリファレンスセルRCL10,RCL11,RCL12の記憶素子可変セル抵抗MEM10,MEM11,NEN12の抵抗値は10KΩ、50KΩ、100KΩとする。図9のリファレンスセル部112Bにおいて、1つのリファレンスセルを10KΩとすると、数百KΩの高い抵抗値を作ることはできない。低抵抗状態のセルを用いて様々なリファレンスレベルを生成するために、プロセス時に小さいサイズ記憶素子で作るなどして実現する。たとえば低抵抗状態で、10KΩ、50KΩ、100KΩの抵抗値を用意しておく。たとえば、リファレンスセルRCL10の抵抗値が10KΩ、リファレンスセルRCL11の抵抗値が50KΩ、リファレンスセルRCL12の抵抗値が100KΩに設定される。50KΩのセルを1つ選択することで、通常の読み出しレベルに必要なリファレンスレベル50KΩが生成できる。この例では、リファレンスワード線WL121をハイレベルに設定してリファレンスセルRCL11を選択することより、読み出しに必要なリファレンスレベル50KΩが生成できる。100KΩのセルを1つ選択することで消去のベリファイ時に必要なリファレンスレベル100KΩのリファレンスレベルを生成する。この例では、リファレンスワード線WL122をハイレベルに設定してリファレンスセルRCL12を選択することより、消去のベリファイ時に必要なリファレンスレベル100KΩが生成できる。さらに10KΩのセルを1つ選択することで書き込み時に必要なリファレンスレベル10KΩを生成する。この例では、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL10を選択することより、書き込み時に必要なリファレンスレベル10KΩが生成できる。なお、リファレンスセルを直列に接続する構成で、上記レベルを実現する方法も可能である。ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。<5.リファレンスセル部の第3の構成例>図10は、本実施形態に係るリファレンスセル部の第3の構成例を示す図である。図10のリファレンスセル部112Cは、低抵抗状態と高抵抗状態のセルを組み合わせて構成されている例を示す。図10のリファレンスセル部112Cは、ビット線第1配線B11と基準電位ここではグランド電位VSS間に並列に接続された低抵抗状態のリファレンスセルRCL20を含んで構成されている。さらに、図10のリファレンスセル部112Cは、ビット線第1配線BL11とプレート線第2配線PL11間に並列に接続された高抵抗状態のリファレンスセルRCL21,RCL22を含んで構成されている。リファレンスセルRCL20のアクセストランジスタAT20のゲートがリファレンスワード線WL120に接続されている。リファレンスセルRCL21のアクセストランジスタAT21のゲートがリファレンスワード線WL121に接続されている。リファレンスセルRCL22のアクセストランジスタAT22のゲートがリファレンスワード線WL122に接続されている。なお、図10は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。図10のリファレンスセル部112Cにおいて、1つのリファレンスセルRCL20の記憶素子可変セル抵抗MEM20の抵抗値は10KΩとする。図10のリファレンスセル部112Cにおいて、リファレンスセルRCL21,RCL22の記憶素子可変セル抵抗MEM21,NEN22の抵抗値は1MΩとする。高抵抗状態の1MΩのセルを2つ同時並列的にアクセス選択することで、通常の読み出しレベルに必要なリファレンスレベル500KΩが生成できる。たとえば、リファレンスワード線WL121、WL122をハイレベルに設定してリファレンスセルRCL21、RCL22を選択することより、読み出しレベルに必要なリファレンスレベル500KΩが生成できる。また、高抵抗状態の1MΩのセルを1つ選択することで消去のベリファイ時に必要なリファレンスレベル1MΩのリファレンスレベルを生成する。たとえば、リファレンスワード線WL121をハイレベルに設定してリファレンスセルRCL21選択することより、消去時のベリファイに必要なリファレンスレベル1MΩが生成できる。さらに、低抵抗状態の10KΩのセルを1つ選択することで書き込み時に必要なリファレンスレベル10KΩを生成する。この例では、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL10を選択することより、書き込み時に必要なリファレンスレベル10KΩが生成できる。なお、低抵抗状態のリファレンスセルを直列に接続する構成で、上記以外のレベルを実現する方法も可能である。ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。以上説明したように、本実施形態によれば、以下の効果を得ることができる。リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成にすることで、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。将来、記憶素子の大容量化に向けて、メインメモリとリファレンスメモリの構成比が大きくなるなど、リファレンスセルへのアクセス頻度が多くなっても、リファレンスセルの抵抗状態が変化することなく信頼性向上につながる。なお、本技術は以下のような構成をとることができる。1素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている抵抗変化型メモリデバイス。2上記メインメモリセルおよびリファレンスセルの上記記憶素子は、高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で上記リファレンスセル部は、高抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる上記1記載の抵抗変化型メモリデバイス。3上記メインメモリセルおよびリファレンスセルの上記記憶素子は、高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で上記リファレンスセル部は、低抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる上記1記載の抵抗変化型メモリデバイス。4上記メインメモリセルおよびリファレンスセルの上記記憶素子は、高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で上記リファレンスセル部は、高抵抗状態のリファレンスセルと低抵抗状態のセリファレンスルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる上記1記載の抵抗変化型メモリデバイス。5上記メインメモリセルおよび上記リファレンスセルは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、上記メインアレイ部のメインメモリセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続され、上記リファレンスセル部の上記各リファレンスセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続されている上記2記載の抵抗変化型メモリデバイス。6上記メインメモリセルおよび上記リファレンスセルは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、上記メインアレイ部のメインメモリセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続され、上記リファレンスセル部の上記各リファレンスセルは、前記電流経路の両端の一方側が基準電位に接続され、前記電流経路の両端の他方側が第1配線に接続されている上記3記載の抵抗変化型メモリデバイス。7上記メインメモリセルおよび上記リファレンスセルは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、上記メインアレイ部のメインメモリセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続され、上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、前記電流経路の両端の一方側が第1配線に接続され、前記電流経路の両端の他方側が第2配線に接続され、上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、前記電流経路の両端の一方側が基準電位に接続され、前記電流経路の両端の他方側が第1配線に接続されている上記4記載の抵抗変化型メモリデバイス。8選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較してセンスアンプを有する上記1から7のいずれか一に記載の抵抗変化型メモリデバイス。9素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている抵抗変化型メモリデバイスの駆動方法。"