複数の半導体チップが積層された半導体チップ積層体であって、動作時の発熱により周りより温度が高くなる第1の領域を有する第1半導体チップと、前記第1の領域に対応して形成された貫通ビアを有する第2半導体チップと、前記第1半導体チップの前記第1の領域に形成され、前記貫通ビアと前記第1の領域内の温度のピークポイントが重なるように、前記第1半導体チップと前記第2半導体チップを接続する接続導体と、を具備することを特徴とする半導体集積装置。前記第2半導体チップは、動作時の発熱により周りより温度が高くなる第2の領域を有し、前記貫通ビアは、前記第2領域を含まない領域に形成されていることを特徴とする半導体集積装置。前記貫通ビアは、前記第1半導体チップに設けられた第1信号配線および前記第2半導体チップに設けられた第2信号配線の両方または一方と電気的に絶縁されていることを特徴とする請求項1に記載の半導体集積装置。前記接続導体は、バンプまたはパッドであることを特徴とする請求項1に記載の半導体集積装置。前記接続導体および前記貫通ビアを介して、前記第1半導体チップの熱が前記第2半導体チップへ放熱され、前記第2半導体チップの積層方向と直交する横方向に分散されることを特徴とする請求項1に記載の半導体集積装置。本発明は、半導体チップ面内の温度ムラを低減させた半導体集積装置を提供する。一つの実施形態によれば、半導体集積装置は、複数の半導体チップが積層された半導体チップ積層体である。第1半導体チップは、動作時の発熱により周りより温度が高くなる第1の領域を有している。第2半導体チップは、前記第1の領域に対応して形成された貫通ビアを有している。接続導体は、前記第1半導体チップの前記第1の領域に形成され、前記貫通ビアと前記第1の領域内の温度のピークポイントが重なるように、前記第1半導体チップと前記第2半導体チップを接続している。以下、本発明の実施例について図面を参照しながら説明する。本実施例に係る半導体集積装置について図1および図2を用いて説明する。図1は本実施例の半導体集積装置を示す断面図、図2は半導体チップの要部を示す断面図である。図1に示すように、本実施例の半導体集積装置10は、複数の半導体チップ、例えば4つの半導体チップ11、12、13、14が順に積層された3次元構造の半導体集積装置半導体チップ積層体である。半導体集積装置10は、MCPMultiChipPackageとも呼ばれている。半導体チップ11、12、13、14は、サイズが順に小さくなっている。最下層の半導体チップ11が基板図示せずにマウントされている。半導体チップ11、12、13、14は、一側に形成されたボンディングパッド図示せずに接続されたワイヤ11a、12a、13a、14aを介して外部に電気的に接続されている。同様に、他側に形成されたボンディングパッド図示せずに接続されたワイヤ11b、12b、13b、14bを介して外部に電気的に接続されている。半導体チップ11、12、13、14、ワイヤ11a、12a、13a、14aおよびワイヤ11b、12b、13b、14bは、樹脂図示せずで一体にモールドされている。半導体チップ11、12、13、14は、例えば複数の論理回路が形成された集積回路LSIである。半導体チップ11、12、13、14は、同じであっても、異なっていてもよい。最下層の半導体チップ11には、動作時の発熱により、周りより温度が高くなるホットスポット21a、21b第1の領域が存在している。半導体チップ11内の破線は、半導体チップ11の横方向の温度分布51を模式的に示している。温度分布51は、ホットスポット21a、21bの温度が周りの温度より高く、ホットスポット21a、21bの間および両側の温度か低い2重凸型である。半導体チップ11上に積層された半導体チップ12には、動作時の発熱により、周りより温度が高くなるホットスポット22が存在している。半導体チップ12内の破線は、半導体チップ12の横方向の温度分布52を模式的に示している。温度分布52は、ホットスポット22の温度が周りの温度より高く、ホットスポット22の両側の温度が低い凸型である。半導体チップ12上に積層された半導体チップ13には、動作時の発熱により、周りより温度が高くなるホットスポット23が存在している。半導体チップ13内の破線は、半導体チップ13の横方向の温度分布53を模式的に示している。温度分布53は、ホットスポット23の温度が周りの温度より高く、ホットスポット23の両側の温度が低い凸型である。半導体チップ13上に積層された半導体チップ14には、特に動作時の発熱により、周りより温度が高くなるホットスポットは存在していない。半導体チップ14内の破線は、半導体チップ14の横方向の温度分布54を模式的に示している。温度分布54は略フラットである。ホットスポット21a、21b、22、23は、周りの回路より消費電力が大きい回路、例えば演算回路、信号入出力回路、信号変換回路、およびそれらの制御回路などが配置された領域である。半導体チップが、例えばCPUCentralProcessingUnitの場合、CPUの内部に設けられた各部の動作を制御する制御回路が配置された部分で熱が多く発生し、ホットスポットが現れる。半導体チップが、例えばNANDフラッシュメモリのような不揮発性半導体メモリの場合、入出力インターフェイスを含む制御回路等が半導体チップの片側領域に偏在している。このため、NANDフラッシュメモリが高速で動作すると、この片側領域で熱が多く発生し、ホットスポットが現れる。半導体チップ12は、ホットスポット22を含まない領域第2の領域であって、下側に積層される半導体チップ11のホットスポット21a、21bに対応して形成された貫通ビア32a、32bTSV:TroughSiliconViaを有している。半導体チップ13は、ホットスポット23を含まない領域第2の領域であって、下側に積層される半導体チップ12のホットスポット22に対応して形成された貫通ビア33を有している。半導体チップ14は、下側に積層される半導体チップ13のホットスポット23に対応して形成された貫通ビア34を有している。半導体チップ11上には、ホットスポット21a、21b内に生じる温度のピークポイントに重なるようにバンプ41a、41b接続導体が形成されている。半導体チップ12上には、ホットスポット22内に生じる温度のピークポイントに重なるようにバンプ42が形成されている。半導体チップ13上には、ホットスポット23内に生じる温度のピークポイントに重なるようにバンプ43が形成されている。半導体チップ11と半導体チップ12は、半導体チップ12の貫通ビア32a、32bと半導体チップ11のホットスポット21a、21b内に生じる温度のピークポイントが重なるように、バンプ41a、41bを介して積層されている。半導体チップ12と半導体チップ13は、半導体チップ13の貫通ビア33と半導体チップ12のホットスポット22内に生じる温度のピークポイントが重なるように、バンプ42を介して積層されている。半導体チップ13と半導体チップ14は、半導体チップ14の貫通ビア34と半導体チップ13のホットスポット23内に生じる温度のピークポイントが重なるように、バンプ43を介して積層されている。貫通ビア32a、32bは、第1半導体チップ11に設けられた第1信号配線図示せずおよび第2半導体チップ12に設けられた第2信号配線図示せずのいずれにも電気的に接続されていない。貫通ビア32a、32bの上面は、開放されている。貫通ビア33は、第2半導体チップ12に設けられた第2信号配線および第3半導体チップ13に設けられた第3信号配線図示せずのいずれにも電気的に接続されていない。貫通ビア33の上面は、開放されている。貫通ビア34は、第3半導体チップ13に設けられた第3信号配線に電気的に接続されていない。貫通ビア34の上面は、開放されている。即ち、半導体集積装置10においては、半導体チップ12は、ホットスポット21a、21bの直上に回路が配置されないように設計製造されている。半導体チップ13は、ホットスポット22の直上に回路が配置されないように設計製造されている。半導体チップ14は、ホットスポット23の直上に回路が配置されないように設計製造されている。換言すれば、半導体集積装置10は、最下層の半導体チップ11から最上層の半導体チップ14まで、ホットスポットの直上に貫通ビアを設けることを繰り返して設計製造されている。図2は半導体集積装置10の要部を拡大して示す断面図で、図2aは半導体チップ12の貫通ビア32aを示す断面図、図2bは半導体チップ11上のバンプ41aを示す断面図である。図2aに示すように、半導体チップ12には、貫通孔にバリアメタル図示せず、および絶縁膜61を介して、熱伝導率が高い導電材62が埋め込まれた貫通ビア32aが形成されている。導電材62の一端62aは半導体チップ12の下面より若干突出している。バリアメタルは、例えば窒化チタンTiNである。絶縁膜61は、例えばシリコン酸化膜である。導電材62は、例えば銅Cuである。絶縁膜61および導電材62の上面は、保護膜63、例えばポリイミド膜で覆われている。図2bに示すように、半導体チップ11の上面には絶縁膜64、例えばシリコン酸化膜が形成されている。絶縁膜64上に、金属パッド65、例えばアルミニウムパッドが形成されている。金属パッド65と金属ボール66の密着性を高めるためにUBMUnderBumpMetalと呼ばれる金属膜66、例えば無電解ニッケル合金メッキ被膜および無電解金メッキ被膜を介して金属ボール67、例えばハンダボールが形成されている。金属パッド65の外周は保護膜68、たとえばポリイミド膜で覆われている。図3は貫通ビア32aの製造工程を順に示す断面図である。図3aに示すように、半導体基板68に、例えば深堀用RIEReactiveIonEtching装置を用いて、ホール68aを形成する。ホール68aの深さは、半導体チップ12の厚さより若干大きくしておく。次に、図3bに示すように、ホール68aの内面にバリアメタルとして、例えばスパッタリング法によりTiN膜を形成し、絶縁膜61として、例えばCVDChemicalVaporDeposition法によりシリコン酸化膜を形成する。次に、図3cに示すように、ホール68a内に導電材62として、例えばスパッタリング法によりCu膜を形成し、CMPChemicalMechanicalPolishing法により余分なCuを除去する。次に、図3dに示すように、半導体基板68をホール68aと反対側の下面側から、例えばグラインダーにより研削し、導電材62の一端62aを露出させる。更に、半導体基板を下面側から、例えばウェットエッチングして、導電材62の一端62aを半導体基板68の下面から突出させる。これにより、図2aに示す、貫通ビア32aを有する半導体チップ12が得られる。なお、ここでは説明および図示は省略しているが、半導体集積装置10には、半導体チップ11、12、13、14に形成された別の貫通ビアを直列に接続一気通貫して熱放散部に接続するサーマルビアが設けられていても構わない。上述した本実施例の半導体集積装置10は、積層方向に隣接するホットスポット同士が重ならない第1および第2半導体チップにおいて、第1半導体チップのホットスポットから第2半導体チップのホットスポットを含まない領域に放熱して、熱を横方向に分散させるように構成されている。これにより、第1および第2の半導体チップにおいて、横方向の温度分布の均一化が図られ、各半導体チップ面内の温度ムラを小さくすることが可能である。更に、半導体集積装置10のパッケージ全体としての温度ムラを小さくすることが可能である。半導体チップ内の横方向の温度勾配が大きくなり、平衡して動作するように設計配置された回路、例えば差動アンプ、遅延回路などがアンバランスになり、半導体チップの異常動作を招く恐れを防止することが可能である。更に、積層方向に隣接する半導体チップ同士でホットスポットが重ならないことから、貫通ビアを介する上下半導体チップの放熱の影響により別の半導体チップ面内の温度勾配に影響を及ぼす恐れは少ない。図4は半導体チップ間の熱の流れを示す図、図5は半導体チップの温度分布の変化を示す図である。図4に示すように、バンプ41aおよび貫通ビア32aの熱伝導性は半導体チップ11シリコンの熱伝導性より高いので、ホットスポット21aにおける発熱Qの多くはバンプ41aを通って貫通ビア32aに伝えられる。貫通ビア32aに流入した熱Qは、半導体チップ12内に熱Q1、Q2として伝えられる。貫通ビア32aの上方が開放されているので、熱Qは半導体チップ12の上に積層さている半導体チップ13には殆ど伝わらない。その結果、図5に示すように、半導体チップ11は放熱されて、ホットスポット21aの温度は、T4からT3に低下する。半導体チップ11の破線で示す温度分布51が均一化されて、実線で示す温度分布71が得られる。半導体チップ12は加熱されて、貫通ビア32aの温度がT1からT2に上昇する。半導体チップ12の破線で示す横方向の温度分布52が均一化されて、実線で示す温度分布72が得られる。このとき、温度T1、T2、T3、T4は、T1<T2<T3<T4の関係にある。以上説明したように、本実施例の半導体集積装置10では、複数の半導体チップが積層され、隣接する半導体チップにおいて、第1半導体チップは動作時の発熱により周りより温度が高くなるホットスポットを有し、第2半導体チップは第1半導体チップのホットスポットに対応して形成された貫通ビアを有している。第1および第2半導体チップは、貫通ビアとホットスポット内の温度のピークポイントが重なるようにしてバンプを介して接続されている。その結果、第1半導体チップのホットスポットの発熱が第2半導体チップの積層方向と直交する横方向に分散される。第1および第2半導体チップ内の横方向の温度分布の均一化が図られ、第1および第2半導体チップ面内の温度ムラを小さくすることができる。更に、半導体集積装置10のパッケージ全体としての温度ムラを小さくすることができる。従って、半導体チップ面内の温度ムラを低減させた半導体集積装置が得られる。半導体チップ内の横方向の温度勾配が大きい場合、平衡して動作するように設計配置された回路がアンバランスになり、半導体チップの異常動作を招く恐れを防止することができる。また、サーマルビアを介しての主放熱に起因して積層方向の温度勾配が悪化することを防止することができる。本実施例では、積層される半導体チップが4個である場合について説明したが、その数には特に制限はなく、積層される半導体チップが4個以外の場合でも同様に実施することができる。また、積層される半導体チップのサイズが順に小さくなる場合について説明したが、ボンディングパッドにワイヤが接続できればよく、サイズには特に制限はない。例えば、同じサイズの長方形状の半導体チップの場合では、向きを直交させて積層すればよい。半導体チップのホットスポットは何箇所存在していても構わない。各ホットスポットに対応した貫通ビアを設ければよい。但し、ホットスポットの数が多くなると、上側に積層する半導体チップには回路のレイアウトの都合で貫通ビアが形成できる領域が確保できない場合がある。また、上側に積層する半導体チップのホットスポットと重なる場合も考えられる。その場合は、下側の半導体チップのホットスポットの直上に設けることが可能な貫通ビアだけを形成して実施してもよい。その場合でも、本実施例の効果を得ることができる。下側の半導体チップのホットスポットから上側に積層された半導体チップに放熱される場合について説明したが、上側の半導体チップのホットスポットから下側に積層された半導体チップに放熱される場合も可能である。その場合でも、本実施例の効果を得ることができる。接続導体がバンプである場合について説明したが、パッドでも構わない。その場合は、電界メッキ法等により、第1および第2半導体チップの接続に必要な厚さのパッドを形成するとよい。積層された半導体チップ11、12、13、14の隙間に、半導体チップ11、12、13、14を互いに固定するための接着剤となるアンダーフィルと呼ばれる樹脂が充填されている場合がある。この樹脂は熱伝導性が低いので、各半導体チップの発熱を外方へ排出し難くする。本実施例では、アンダーフィルの有無にかかわらず、半導体チップ11、12、13、14の発熱をバンプおよび貫通ビアを介して半導体チップの積層方向に直交する横方向に分散することがでる。各半導体チップ11、12、13、14が、ワイヤにより外部に電気的に接続されている場合について説明したが、各半導体チップが別に設けられた貫通ビアにより外部に電気的接続されていても構わない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。