第1電極が容量素子と電気的に接続し、第2電極が基準電圧生成回路と電気的に接続するトランジスタと、前記トランジスタのゲートに電気的に接続する制御回路と、を有し、前記制御回路は、前記基準電圧生成回路が停止するより前に前記トランジスタをオン状態からオフ状態として、前記トランジスタの第2電極に入力される電圧を、前記トランジスタの第1電極と前記容量素子との間のノードに保持し、前記基準電圧生成回路が起動するときに前記トランジスタをオフ状態からオン状態として、前記トランジスタの第2電極に前記ノードに保持された電圧を出力する、半導体装置。前記トランジスタのチャネルを形成する半導体材料は、酸化物半導体材料を含んで構成される、請求項1に記載の半導体装置。前記トランジスタのオフ状態における、チャネル幅1μmあたりの電流密度が、100yA/μm以下である、請求項1及び請求項2のいずれか一に記載の半導体装置。前記基準電圧生成回路への電源供給を制御する、請求項1乃至請求項3のいずれか一に記載の半導体装置。前記容量素子の容量の値は、基準電圧生成回路に接続される負荷容量の値よりも大きい、請求項1乃至請求項4のいずれか一に記載の半導体装置。しかしながら、上記で示したような従来のスタートアップ回路を接続した基準電圧生成回路においては、基準電圧生成回路へ電源電圧を投入してから出力電圧が安定するまでに長い時間を要するという問題があった。したがって、本発明の目的は、基準電圧生成回路に電源電圧が投入されてから安定平衡状態に達するまでの時間を短縮する回路を提供することを課題とする。上記目的を達成するために、本発明は、スタートアップ回路が出力する初期電圧に着目した。従来のスタートアップ回路から出力される初期電圧以降、初期電圧V0とも呼ぶは、電源電圧Vddから僅かだけ低い電圧、若しくは接地電圧Vgndから僅かだけ高い電圧が出力される。しかしながら、基準電圧生成回路においては、スタートアップ回路から出力される初期電圧V0が入力される入力ノードが、当該入力ノードの安定平衡状態における電圧以降電圧Vstaとも呼ぶに達するまでの時間以降、スタートアップ時間とも呼ぶは、入力される初期電圧V0とVstaとの差が大きいほど、長くなる。したがって、基準電圧生成回路における、電源投入時から安定平衡状態に達するまでの時間を短縮するためには、スタートアップ回路から基準電圧生成回路に入力される初期電圧V0を、当該基準電圧生成回路の安定平衡状態における内部電圧Vstaに近い電圧とすればよい。また、このような電圧を電源が遮断された状態でも保持しておくことができ、且つ起動時に出力することのできるスタートアップ回路とすればよい。すなわち、本発明の一態様は、第1電極が容量素子と電気的に接続し、第2電極が基準電圧生成回路と電気的に接続するトランジスタと、トランジスタのゲートに電気的に接続する制御回路と、を有し、制御回路は、基準電圧生成回路が停止するより前にトランジスタをオン状態からオフ状態として、トランジスタの第2電極に入力される電圧を、トランジスタの第1電極と容量素子との間のノードに保持し、基準電圧生成回路が起動するときにトランジスタをオフ状態からオン状態として、トランジスタの第2電極に上記ノードに保持された電圧を出力する、半導体装置である。スタートアップ回路が有するトランジスタは、ソース又はドレインの一方を容量素子の一方の電極と接続し、ソース又はドレインの他方を基準電圧生成回路の入力部のノード以降、入力ノードとも呼ぶと電気的に接続し、ゲートに接続された制御回路によって制御される。当該トランジスタと容量素子の間の記憶ノードには、安定平衡状態での当該基準電圧生成回路の内部電圧、具体的には、安定平衡状態における入力ノードの電圧Vstaに近い電圧を保持することができる。制御回路は、基準電圧生成回路が動作し、安定平衡状態であるときには、トランジスタをオン状態とし、基準電圧生成回路の動作を終了する場合には、その直前にトランジスタをオフ状態とすることにより、当該記憶ノードには、Vstaに近い電圧を保持しておくことができる。記憶ノードに電圧Vstaに近い電圧が保持された状態で、再度基準電圧生成回路に電源を投入し起動させる場合は、制御回路によりトランジスタをオン状態とすることにより、記憶ノードに保持されていた電圧によって、当該基準電圧生成回路の入力ノードがVstaに近い電圧まで瞬時に上昇し、極めて短い時間で基準電圧生成回路が安定平衡状態をとることができる。このような構成及び手法により、基準電圧生成回路における、電源投入時から安定平衡状態に達するまでの時間を極めて短くすることができる。また、本発明の一態様は、上記トランジスタのチャネルを形成する半導体材料は、酸化物半導体材料を含んで構成される、半導体装置である。また、本発明の一態様は、上記トランジスタのオフ状態における、チャネル幅1μmあたりの電流密度が、100yA/μm以下である、半導体装置である。上記記憶ノードに接続されるトランジスタは、チャネルが形成される半導体材料として酸化物半導体を含む半導体材料を用いて形成することができる。酸化物半導体を含む半導体層を用いたトランジスタとすることにより、オフ状態におけるリーク電流を極めて小さくすることができ、より長期間にわたって記憶ノードに電圧を保持することができるため、長期間電源を投入せずとも動作する基準電圧生成回路用スタートアップ回路とすることができる。また、本発明の一態様は、基準電圧生成回路への電源供給を制御する、半導体装置である。スタートアップ回路内の制御回路によって、基準電圧生成回路に入力する電源電圧を制御する。このような構成とすることにより、電源が投入された場合においても上記制御回路によって基準電圧生成回路への電源供給を行わないことができるため、必要なとき以外では基準電圧生成回路を非活性状態とすることができ、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。また、本発明の一態様は、上記容量素子の容量の値は、基準電圧生成回路に接続される負荷容量の値よりも大きい、半導体装置である。本発明に係るスタートアップ回路が出力できる初期電圧V0の最大値V0maxは、上記記憶ノードに接続される容量素子の容量の値と、基準電圧生成回路が有する容量、及び出力部に接続される容量をあわせた負荷容量の値との関係で決まる。例えば、記憶ノードに接続される容量素子の容量の値をCf、負荷容量の値をCLとし、且つ記憶ノードに保持された電圧がVstaと一致し、入力ノードの初期の電圧が接地電圧Vgndと等しいとした場合、初期電圧の最大値は、V0max=Vsta×Cf/CfCLとなる。したがって、CLに対してCfの値が大きいほど、基準電圧生成回路の入力ノードに出力できる初期電圧V0は、Vstaに近い電圧とすることができ、基準電圧生成回路のスタートアップ時間を短縮することができる。ここで少なくともCfはCLよりも大きい値とすることで、入力ノードにはVstaの半分の電圧よりも大きい電圧を入力することができ、十分に基準電圧生成回路スタートアップ時間を短縮することができる。また、これは入力ノードの初期の電圧がVddと等しく、初期電圧V0としてVddよりも低い電圧を当該入力ノードに出力する場合においても、同様の効果を奏する。本発明によれば、基準電圧生成回路に電源電圧が投入されてから安定平衡状態に達するまでの時間を短縮する回路を提供できる。実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、IGFETInsulatedGateFieldEffectTransistorや薄膜トランジスタTFT:ThinFilmTransistorを含む。なお、本明細書で説明する回路図、またはブロック図内において、特に酸化物半導体を半導体層に用いたトランジスタを用いる箇所においては、明瞭化のためOSの符号を合わせて付す場合がある。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書において、トランジスタのソース、又はドレインのどちらか一方のことを第1電極と呼び、ソース、又はドレインの他方を第2電極とも呼ぶことがある。なお、この際、ゲートについてはゲート又はゲート電極とも呼ぶ。また、本明細書において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子例えば、配線などのことをいう。したがって、Aが接続されたノードとは、Aと電気的に接続され、且つAと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなどが1個以上配置されていても、Aと同電位と見なせれば同じノードであるとする。実施の形態1本実施の形態では、酸化物半導体を半導体層としたトランジスタと、容量素子とを組み合わせた構成を含む、基準電圧生成回路用スタートアップ回路の構成、及び動作について図1及び図2を用いて説明する。≪回路構成例≫図1は、本実施の形態で例示する、スタートアップ回路と、これに接続される基準電圧生成回路、及び当該基準電圧生成回路の出力部に接続される負荷回路について、これらの接続関係を示したブロック図である。基準電圧生成回路102は、電源入力部VDD、及びスタートアップ回路101にそれぞれ接続する2つの入力部と、負荷回路103と接続する出力部とを有する。基準電圧生成回路の出力部には基準電圧Vrefが出力される。基準電圧生成回路102には、トランジスタのしきい電圧を利用したしきい値参照型基準電圧生成回路や、これの発展型であるβ乗数自己バイアス型基準電圧生成回路、及びバンドギャップ参照型基準電圧生成回路など、基準電圧を生成する様々な回路を用いることができる。負荷回路103は、基準電圧生成回路102の出力部に接続され、基準電圧生成回路102から出力された基準電圧を利用して動作する回路である。負荷回路としては、基準電圧を利用する回路であれば特に限定されない。負荷回路103としては、例えば増幅回路や、電源回路、演算回路などが例として挙げられる。スタートアップ回路101は、制御回路115、トランジスタ111、及び容量素子113を有する。トランジスタ111は、ゲートが制御回路115と接続し、第1電極が容量素子113の第1電極と接続し、第2電極が基準電圧生成回路102の入力部に接続する。容量素子113の第2電極は、接地電圧入力部GNDと接続する。制御回路115は、トランジスタ111のゲートに制御信号を送信することによって、トランジスタ111のオン状態、オフ状態を制御することができる。例えば、トランジスタ111をオン状態とする場合には、電源電圧Vddをトランジスタ111のゲートに入力することができ、また例えばトランジスタ111をオフ状態とする場合には、接地電圧Vgndをトランジスタ111のゲートに入力することができる。制御回路115の出力電圧は、上記の電圧に限定されず、トランジスタ111を確実にオン、オフさせることができれば、どのような電圧を出力しても良い。本実施の形態では、制御回路の出力として、トランジスタ111をオン状態にするときにはVddを出力し、トランジスタ111をオフ状態とするときには接地電圧Vgndを出力する。トランジスタ111の第1電極と、容量素子113の第1電極とが接続されるノードを記憶ノードfnと呼び、トランジスタ111の第2電極と基準電圧生成回路102の入力部とが接続されるノードを入力ノードinと呼ぶ。また、制御回路115とトランジスタ111のゲートとが接続されるノードを制御ノードcnと呼ぶ。ここで、トランジスタ111のゲートに十分高い電圧が入力され線形動作が保証された場合、記憶ノードfnと入力ノードinとは同じ電圧とすることができる。その後、トランジスタ111が確実にオフされると、記憶ノードfnにはオフされる以前の電圧が保持される。トランジスタ111は、チャネルが形成される半導体層に、酸化物半導体を用いたnチャネル型のトランジスタとすることができる。後の実施の形態で示すような、適切な材料を用い、適切な作製工程を経て作製された、酸化物半導体を半導体層に用いたトランジスタは、オフ状態でのリーク電流を極めて小さいものとすることができる。このようなトランジスタをトランジスタ111に用いることにより、トランジスタのリークによる電圧降下の影響が抑制され、記憶ノードfnに保持された電圧を、長時間保持することが可能となる。酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のチャネル幅1μmあたりのリーク電流密度オフ電流密度は、ソースとドレイン間の電圧が3.0V、使用時の温度条件下例えば、25°Cにおいて、10zA/μm1×10-20A/μm以下、もしくは1zA/μm1×10-21A/μm以下、さらには100yA/μm1×10-22A/μm以下とすることができる。≪回路動作例≫次に、図2に示すタイミングチャートを用いて、図1のスタートアップ回路101、及び基準電圧生成回路102の動作について説明する。図2は図1に示す回路における、電源入力部VDD、制御ノードcn、記憶ノードfn、及び入力ノードinの、それぞれの電圧を示すタイミングチャートである。図2において、縦軸は電圧、横軸は時間をそれぞれ示している。本実施の形態では、図2に示す時刻T1以前では基準電圧生成回路102が安定平衡状態で動作し、時刻T2において電源を遮断し、その後時刻T3において再度電源を投入した場合の動作について説明する。図2に示す、時刻T1より以前の状態、すなわち、基準電圧生成回路102が安定平衡状態で動作しているときでは、電源入力部VDD、及び制御回路115からの制御ノードcnの電圧はどちらも電源電圧Vddである。基準電圧生成回路102は安定平衡状態で動作しているため、入力ノードinの電圧は安定平衡状態での電圧であるVstaに維持されている。また、制御ノードcnの電圧がVddであるため、トランジスタ111はオン状態となって導通し、記憶ノードfnの電圧は入力ノードinと同じ電圧、すなわちVstaとなる。ここで、VddとVstaとの差はトランジスタ111のしきい値電圧に対して十分大きいとする。すなわち、トランジスタ111は線形領域で動作するとし、トランジスタ111のしきい値電圧の影響は無視できるものとする。まず、時刻T2で電源が遮断されるより以前の時刻T1において、制御ノードcnの電圧を接地電圧Vgndとする。したがって、トランジスタ111はオフ状態となる。ここで、記憶ノードfnにはVstaが保持されたままの状態となる。なお、図2に示すように、トランジスタ111のゲート容量の影響により、記憶ノードfnに保持される電圧は、Vstaよりも低い電圧となることがある。次に、時刻T2において電源が遮断される。ここでは、電源入力部VDDの電圧が電源電圧Vddから接地電圧Vgndに低下する。電源入力部VDDが遮断されると、基準電圧生成回路102の駆動が止まり、回路内部の電圧は低下する。これに伴い、入力ノードinの電圧は接地電圧Vgndに低下する。一方、記憶ノードfnに関しては、トランジスタ111がオフ状態であり、且つトランジスタ111のオフ状態でのリーク電流が極めて小さいため、記憶ノードfnに保持された電圧は低下することなく、ほぼそのままの電圧が保持された状態を維持する。ここで、時刻T2から時刻T3の間の期間が、電源が遮断された状態に相当する。この間、スタートアップ回路101、及び基準電圧生成回路102の電源は非活性状態となっている。しかし、記憶ノードfnに保持された電圧は低下することなくほぼ一定電圧が長期間維持される。その後、時刻T3において、再度電源が投入され、電源入力部VDDの電圧がVddへと上昇する。制御回路115が動作可能な電圧まで電源電圧が上昇すると、制御回路115は出力電圧Vddをトランジスタ111のゲートに出力し、トランジスタ111はオン状態となる。トランジスタ111がオン状態となると、電圧の高い記憶ノードfnから入力ノードinに向かって電流が流れ、入力ノードinは極めて短い時間でVstaに近い電圧まで瞬時に上昇する。ここで、基準電圧生成回路102に電源が投入されてから安定平衡状態に達するスタートアップ時間は、入力ノードinに入力される初期電圧と、安定平衡状態での入力ノードinの電圧Vstaとの差が小さいほど、短くなる。したがって上記のように、記憶ノードfnに保持した電圧によって瞬間的に入力ノードinの電圧をVstaまで上昇させることにより、基準電圧生成回路102のスタートアップ時間を極めて短くすることができる。なお、時刻T3においてトランジスタ111がオン状態となった瞬間に、入力ノードinが到達する電圧は、容量素子113の容量の値と、基準電圧生成回路102内の容量、及び基準電圧生成回路の出力部に接続される負荷回路による負荷容量の値との関係で決まる。ここで、負荷容量の値が容量素子113の容量の値に対して無視できないほどの大きさである場合、図2に示すように、トランジスタ111がオン状態となり、記憶ノードfnと入力ノードinとが導通した瞬間の記憶ノードfn及び入力ノードinの電圧は、記憶ノードfnに保持されていた電圧よりも低い電圧となる。例えば、容量素子113の容量の値が負荷容量の値に対して十分に大きい場合は、時刻T3において入力ノードinの電圧は記憶ノードfnに保持されていた電圧とほぼ等しい電圧まで上昇する。また、容量素子113の値を少なくとも負荷容量の値よりも大きい値とすることにより、入力ノードinはVstaの半分に近い電圧にまで到達することができるため、基準電圧生成回路102のスタートアップ時間を十分短いものとすることができる。なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続されていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオペアンプや、双方向バッファ回路などが接続されていても良い。本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子と、オフ状態でのリークが極めて小さいトランジスタとを含む構成とすることにより、電源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における入力ノードの電圧を、記憶ノードに保持しておくことができ、再度電源が投入されたときに、当該入力ノードに安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。実施の形態2本実施の形態では、実施の形態1で示したものとは異なる構成の、基準電圧生成回路用スタートアップ回路の構成、及び動作について図3及び図4を用いて説明する。≪回路構成例≫図3は、本実施の形態で例示する、実施の形態1で示したものとは異なる構成のスタートアップ回路が接続された基準電圧生成回路、及び負荷回路について、これらの接続関係を示したブロック図である。基準電圧生成回路202は、電源入力部VDDがスタートアップ回路201内の制御回路215を介して接続される点で実施の形態1で示した基準電圧生成回路102と異なっている。なお、基準電圧生成回路202に用いることのできる回路としては、実施の形態1で例示したような基準電圧生成回路を適宜用いることができる。負荷回路203は、実施の形態1で示したものと等しく、基準電圧生成回路202から出力される基準電圧Vrefを用いて駆動する回路を適宜用いることができる。スタートアップ回路201は、実施の形態1で示した制御回路115とは異なる制御回路215を有する点以外はスタートアップ回路101と同様の構成となっている。制御回路215は、電源入力部VDDが接続され、トランジスタ211、及び基準電圧生成回路202の両方を制御する回路である。トランジスタ211への制御信号は、実施の形態1で示した制御回路115と同様の制御信号を用いることができる。一方、制御回路215は、基準電圧生成回路202の電源電圧に相当する制御信号を出力することにより、基準電圧生成回路の動作、非動作を制御することができる。例えば、電源入力部VDDに電源電圧Vddが入力された場合において、基準電圧生成回路202を非動作状態にしておきたい場合には、当該制御信号として接地電圧Vgndを基準電圧生成回路202に出力し、また基準電圧生成回路202を動作させたい場合には、電源電圧Vddを出力することができる。ここで、制御回路215からトランジスタ211に接続されるノードを制御ノードcn1と呼び、制御回路215から基準電圧生成回路202に接続するノードを制御ノードcn2と呼ぶこととする。このようなスタートアップ回路201は、電源が投入された後でも、必要なとき以外に基準電圧生成回路202への電源の入力を遮断させておくことが可能な構成となっている。すなわち、スタートアップ回路201は基準電圧生成回路202に入力する電源の制御を行うことができる。このような構成のスタートアップ回路201を用いることにより、基準電圧生成回路202の低電力動作が実現できる。≪回路動作例≫次に、図4に示すタイミングチャートを用いて、スタートアップ回路201、及び基準電圧生成回路202の動作について説明する。図4は、図3に示す回路における、電源入力部VDD、2つの制御ノード制御ノードcn1及び制御ノードcn2、記憶ノードfn、及び入力ノードinにおける、それぞれの電圧を示すタイミングチャートである。図4において、縦軸は電圧、横軸は時間をそれぞれ示している。本実施の形態では、図4に示す時刻T1以前では基準電圧生成回路202が安定平衡状態で動作し、図4に示す時刻T2において電源を遮断し、その後時刻T3において再度電源を投入した場合の動作について説明する。図4に示す、時刻T1より以前の状態、すなわち、基準電圧生成回路202が安定平衡状態で動作しているときでは、電源入力部VDD、及び2つの制御ノードcn1、制御ノードcn2の電圧はすべて電源電圧Vddである。基準電圧生成回路202が安定平衡状態で動作しているため、入力ノードinの電圧はVstaで安定している。また、記憶ノードfnの電圧は、トランジスタ211がオン状態であるため、同様にVstaとなっている。ここで、実施の形態1と同様にVddとVstaとの差はトランジスタ211のしきい値電圧よりも十分大きいとし、トランジスタ211は線形領域での動作が保証され、トランジスタ211のしきい値電圧の影響はないものとする。実施の形態1で示した場合と同様に、電源が遮断される時刻T2より以前の時刻T1において、トランジスタ211をオフ状態とするため、制御ノードcn1の電圧を接地電圧Vgndとする。したがって記憶ノードfnにはVstaに近い電圧が保持される。その後、時刻T2において電源が遮断されると同時に、制御回路215から基準電圧生成回路202への出力電圧も低下し、制御ノードcn2の電圧は電源電圧Vddから接地電圧Vgndまで低下する。一方、トランジスタ211はリーク電流の極めて小さいオフ状態を維持するため、記憶ノードfnの電圧は低下することなく保持された状態を長時間維持する。ここで時刻T2から時刻T3までの期間が、電源が遮断されている期間となる。次に、時刻T3において、再度電源が投入される。電源入力部VDDは電源電圧Vddまで上昇する。この時点では、制御回路215から基準電圧生成回路202への電圧の供給はなされず、制御ノードcn2の電圧は接地電圧Vgndのままとなっている。また、制御回路215からトランジスタ211へも同様に、電圧の供給がなされないため、トランジスタ211はオフ状態を維持し、記憶ノードfnに電圧が保持された状態が維持される。したがって、時刻T3から時刻T4の間の期間では、電源投入後でも基準電圧生成回路202を動作させずにおくことができるため、無駄な電力を消費することがない。時刻T4では、基準電圧生成回路202を起動させるため、制御回路215はトランジスタ211、及び基準電圧生成回路202へ電源電圧Vddを出力する。電源がすでに投入されているため、制御ノードcn1及び制御ノードcn2の電圧は瞬時に電源電圧Vddまで上昇する。制御ノードcn1の電圧がVddとなると、トランジスタ211がオン状態となり、記憶ノードfnに保持された電圧によって入力ノードinの電圧が瞬時に上昇するため、その後極めて短い時間でVstaまで上昇し、基準電圧生成回路202を安定平衡状態とすることができる。なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続されていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオペアンプや、双方向バッファ回路などが接続されていても良い。本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子213と、オフ状態でのリークが極めて小さいトランジスタ211を含む構成とすることにより、電源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を記憶ノードに保持しておくことができ、基準電圧生成回路を起動させるときに当該入力ノードに、安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。また、基準電圧生成回路への電源供給がスタートアップ回路内の制御回路により制御され、必要なとき以外では基準電圧生成回路を非活性状態とすることができるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。実施の形態3本実施の形態では、基準電圧生成回路として、β乗数自己バイアス型基準電圧生成回路を用いた場合の構成の一例について、図5を用いて説明する。≪構成例≫図5は本実施の形態で例示する、スタートアップ回路が接続された基準電圧生成回路の回路図である。基準電圧生成回路302は、図8で例示した基準電圧生成回路502と同様の回路である。基準電圧生成回路302は、トランジスタ321、トランジスタ322、トランジスタ323、及びトランジスタ324、並びに抵抗素子325を有する。ここでは図8で示したものとは異なる符合で示したが、それぞれのトランジスタ、及び抵抗素子の接続関係は基準電圧生成回路502と同様である。ここで、トランジスタ321、及びトランジスタ322のゲートに接続されるノードを、入力ノードin1と呼び、トランジスタ323、及びトランジスタ324のゲートに接続されるノードを、入力ノードin2と呼ぶ。なお、入力ノードin2は、出力端子OUTと接続されるノードに相当する。スタートアップ回路301は、制御回路315、2つのトランジスタトランジスタ311a、トランジスタ311b、及び2つの容量素子容量素子313a、容量素子313bを有する。トランジスタ311a、及びトランジスタ311bには、上記実施の形態で示したスタートアップ回路に適用するトランジスタと同様、チャネルが形成される半導体層に酸化物半導体を用いたnチャネル型のトランジスタを用いることができる。このようなトランジスタを用いることにより、オフ状態でのリーク電流が極めて小さいものとすることができ、トランジスタのリークによる電圧降下の影響が抑制され、それぞれのトランジスタに接続された記憶ノードに保持された電圧を、長時間保持することが可能となる。トランジスタ311a、及びトランジスタ311bはゲートが制御回路315と接続され、制御回路315によってオン状態とオフ状態の制御が行われる。トランジスタ311aの第1電極には容量素子313aの第1電極が、トランジスタ311bの第1電極には容量素子313bの第1電極がそれぞれ接続されている。また容量素子313a、及び容量素子313bのそれぞれの第2電極は、接地電圧入力部GNDと接続する。ここで、トランジスタ311aと容量素子313aとの間のノードを記憶ノードfn1、また、トランジスタ311bと容量素子313bとの間のノードを記憶ノードfn2と呼び、それぞれのトランジスタをオフ状態にすることにより各記憶ノードに異なる電圧を保持することができる。トランジスタ311aの第2電極が入力ノードin1と、またトランジスタ311bの第2電極が入力ノードin2とそれぞれ接続されることにより、スタートアップ回路301と、基準電圧生成回路302とが電気的に接続されている。また、本構成において、基準電圧生成回路302の出力部には出力負荷として負荷容量331を接続した構成としたが、ここには基準電圧を用いて動作する回路であればどのような回路を接続してもよい。≪回路動作例≫基準電圧生成回路302が、安定平衡状態で動作しているとき、入力ノードin1、及び入力ノードin2の電圧は、それぞれのノードの安定平衡状態における電圧Vsta1、Vsta2となる。このとき、制御回路315は、トランジスタ311a、及びトランジスタ311bをオン状態とするように、これらのゲートに例えば電源電圧Vddを出力する。電源が遮断される際は、電源が遮断されるよりも以前に制御回路315はトランジスタ311a、及びトランジスタ311bをオフ状態とするように、例えば接地電圧Vgndをそれぞれのトランジスタのゲートに出力する。このとき、記憶ノードfn1には入力ノードin1の安定平衡状態における電圧Vsta1に近い電圧が保持され、同様に記憶ノードfn2には、入力ノードin2の安定平衡状態における電圧Vsta2に近い電圧が保持される。電源が遮断されると、基準電圧生成回路302は非活性状態となり、回路内のトランジスタが全てオフ状態となるため電流が流れない状態となる。一方、スタートアップ回路内のトランジスタ311a、及びトランジスタ311bはオフ状態を維持するため、記憶ノードfn1、及び記憶ノードfn2に保持された電圧は電圧降下することなく維持される。再度電源が投入されると、制御回路315は、トランジスタ311a、及びトランジスタ311bがオン状態となるように、例えば電源電圧Vddをそれぞれのトランジスタのゲートに出力する。トランジスタ311aがオン状態となると、入力ノードin1と記憶ノードfn1との間に電流が流れることにより、入力ノードin1の電圧が入力ノードin1の安定平衡状態における電圧Vsta1に近い電圧にまで瞬時に変化する。また同様に、トランジスタ311bがオン状態となることにより、記憶ノードfn2に保持されていた電圧によって入力ノードin2の電圧がVsta2に近い電圧にまで瞬時に変化する。したがって、2つの記憶ノードを有するスタートアップ回路301を用いることにより、電源投入時において基準電圧生成回路302内の2つのノードの電圧を同時に、安定平衡状態における電圧に近い値にまで瞬時に変化させることができるため、スタートアップ回路がどちらか一方の入力ノードに接続された場合に比べ、より効率よく基準電圧生成回路302のスタートアップ時間を短縮することができる。≪変形例≫以下では、上記で説明したスタートアップ回路301の変形例について図6を用いて説明する。図6に示すスタートアップ回路351は、制御回路315に換えて制御回路365を用い、また新たにトランジスタ367を有するほかは、スタートアップ回路301と同じ構成である。トランジスタ367は、ゲートが制御回路365と接続し、第1電極が電源入力部VDDと接続し、第2電極が基準電圧生成回路302内のトランジスタ321、及びトランジスタ322のそれぞれの第1電極と接続する。トランジスタ367としてpチャネル型のトランジスタを用いることにより、トランジスタによる電圧降下の影響を受けることなく、基準電圧生成回路302に電源電圧Vddを入力することができる。制御回路365は、制御回路315と同様にトランジスタ311a、及びトランジスタ311bのゲートと接続され、これらのトランジスタのオン状態、及びオフ状態を制御する。さらに制御回路365はトランジスタ367のゲートに制御信号を送信することにより、トランジスタ367のオン状態、及びオフ状態を制御する機能をも有する。このような構成とすることにより、基準電圧生成回路302への電源入力を切り替えることができ、基準電圧生成回路302の動作、非動作を制御することができる。例えば、電源が投入された状態において、トランジスタ367をオン状態とするような電圧、例えば接地電圧Vgndをゲートに出力すると、基準電圧生成回路302に電源電圧Vddを入力することができ、またトランジスタ367をオフ状態とするような電圧、例えば電源電圧Vddをゲートに出力すると、基準電圧生成回路302に電源電圧が入力されず、非動作状態とすることができる。したがって、基準電圧生成回路302への電源供給がスタートアップ回路内の制御回路365により制御され、必要なとき以外では基準電圧生成回路を非活性状態とすることができるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。なお、本実施の形態では、スタートアップ回路内に2つの記憶ノードを有する構成を例示したが、これと接続する基準電圧生成回路の構成によって、1つ以上の任意の記憶ノードを有する構成とすることができる。例えば3つの記憶ノードを有する構成とするには、ゲートが接続された3つのトランジスタと、それぞれのトランジスタに接続される容量素子とを有する構成とすればよい。また、1つの記憶ノードを有する構成とし、基準電圧生成回路内の一つのノードのみに接続する構成としてもよい。このような構成とすることにより、スタートアップ回路の占有面積を小さくすることができる。なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続されていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオペアンプや、双方向バッファ回路などが接続されていても良い。本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子と、オフ状態でのリークが極めて小さいトランジスタを含む構成とすることにより、電源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を記憶ノードに保持しておくことができ、再度電源が投入されたときに当該入力ノードに、安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。実施の形態4本実施の形態では、基準電圧生成回路として、バンドギャップ参照型基準電圧生成回路を用いた場合の構成の一例について図7を用いて説明する。図7は、本発明に係るスタートアップ回路が接続された、バンドギャップ参照型基準電圧生成回路の構成を示す回路図である。スタートアップ回路401は、制御回路415と、トランジスタ411と、容量素子413とを有し、トランジスタ411と容量素子413との間の記憶ノードfnに電圧を保持することができる。トランジスタ411は、ゲートと接続する制御回路415によって制御される。トランジスタ411には上記実施の形態と同様に、チャネルが形成される半導体層に酸化物半導体を用いたnチャネル型のトランジスタを用いることができる。このようなトランジスタを用いることにより、オフ状態におけるリーク電流を極めて小さいものとすることができるため、トランジスタ411のリークによる電圧降下の影響が抑制され、トランジスタ411に接続された記憶ノードfnに保持された電圧を、長時間保持することが可能となる。基準電圧生成回路402は、バンドギャップ参照型基準電圧生成回路の一つであり、3つの抵抗素子抵抗素子421、抵抗素子422、抵抗素子423、2つのダイオードダイオード424、ダイオード425、及びオペアンプ426から構成される。抵抗素子421は、第1電極が抵抗素子422の第1電極、及びオペアンプ426の出力端子と接続し、第2電極がオペアンプ426の正相入力端子、及びダイオード424の第1電極と接続される。抵抗素子422の第2電極は、オペアンプ426の逆相入力端子、及び抵抗素子423の第1電極と接続される。抵抗素子423の第2電極は、ダイオード425の第1電極と接続される。ダイオード424、及びダイオード425の第2電極は、それぞれ接地電圧入力部GNDと接続される。オペアンプ426の2つの電源端子は、一方が電源入力部VDDに、他方が接地電圧入力部GNDにそれぞれ接続されている。なお、抵抗素子421、抵抗素子422のそれぞれの第1電極と、オペアンプ426の出力端子とに接続されるノードを入力ノードinとする。基準電圧生成回路402は電源が投入されると、オペアンプ426の正相入力端子に接続されるノードの電圧と、逆相入力端子に接続されるノードの電圧との電圧差が0となるように動作する。したがって、基準電圧生成回路402の安定平衡状態における出力電圧は、オペアンプ426の2つの電源端子に入力される電圧の電圧差と、3つの抵抗素子の抵抗値の大小関係、及び2つのダイオード素子それぞれの電流電圧特性によって決定される。スタートアップ回路401内のトランジスタ411の第1電極が、基準電圧生成回路402の入力ノードinと接続することにより、スタートアップ回路401と、基準電圧生成回路402とが電気的に接続されている。また、本構成において、基準電圧生成回路402の出力部には出力負荷として負荷容量431を接続した構成としたが、ここには基準電圧生成回路402の出力電圧を用いて動作する回路であればどのような回路を接続してもよい。このようなスタートアップ回路401は、制御回路415によってトランジスタ411を制御することにより、上記の実施の形態と同様に、電源が遮断された状態でも、基準電圧生成回路402が安定平衡状態で動作しているときの、入力ノードinの電圧に近い電圧を、記憶ノードfnに保持することができる。また再度電源が投入されたときに、トランジスタ411をオン状態とすることにより、基準電圧生成回路402内の入力ノードinの電圧を瞬時に安定平衡状態における電圧に近い電圧にまで変化させることができるため、基準電圧生成回路402のスタートアップ時間を極めて短くすることができる。なお、本実施の形態では、スタートアップ回路401内の制御回路はトランジスタ411のみを制御する構成としたが、実施の形態3の変形例で示したような、基準電圧生成回路402への電源電圧の入力を制御する構成としてもよい。例えば、オペアンプ426の電源入力部VDDに接続されるノードにpチャネル型のトランジスタを直列に接続し、このトランジスタをスタートアップ回路内の制御回路によって制御する構成とすればよい。このような構成とすることにより、基準電圧生成回路への電源供給がスタートアップ回路内の制御回路により制御され、必要なとき以外では基準電圧生成回路を非活性状態とすることができるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。なお、本実施の形態では、スタートアップ回路内に1つの記憶ノードを有する構成を例示したが、これと接続する基準電圧生成回路の構成によって、1つ以上の任意の記憶ノードを有する構成とすることができる。例えば3つの記憶ノードを有する構成とするには、ゲートが接続された3つのトランジスタと、それぞれのトランジスタに接続される容量素子とを有する構成とすればよい。なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路内の記憶ノードとの間で、な電気的接続が可能であれば、これらの間に回路や素子が接続されていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオペアンプや、双方向バッファ回路などが接続されていても良い。本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子と、オフ状態でのリークが極めて小さいトランジスタを含む構成とすることにより、電源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を記憶ノードに保持しておくことができ、再度電源が投入されたときに当該入力ノードに、安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。実施の形態5本実施の形態では、上記実施の形態1乃至4において、スタートアップ回路に用いるチャネルが形成される半導体層に酸化物半導体を用いたトランジスタの構成、及びその作製方法の一例を、図9を用いて説明する。図9A乃至図9Eにトランジスタの断面構造の一例を示す。図9Dのトランジスタ610は、ボトムゲート構造の逆スタガ型トランジスタである。本実施の形態の半導体層に用いる酸化物半導体は、n型不純物である水素を酸化物半導体から除去し、不純物が極力含まれないように高純度化することによりI型真性の酸化物半導体、又はI型真性に限りなく近い酸化物半導体としたものである。なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は1×1014/cm3未満、1×1012/cm3未満、あるいは1×1011/cm3未満となる。また、このようにキャリアが少ないことで、オフ状態における電流オフ電流は十分に小さくなる。具体的には、上述の酸化物半導体層を具備するトランジスタでは、オフ状態でのソースとドレイン間のチャネル幅1μmあたりのリーク電流密度オフ電流密度は、ソースとドレイン間の電圧が3.0V、使用時の温度条件下例えば、25°Cにおいて、10zA/μm1×10-20A/μm以下、もしくは1zA/μm1×10-21A/μm以下、さらには100yA/μm1×10-22A/μm以下とすることができる。また、高純度化された酸化物半導体層を具備するトランジスタ610は、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。以下、図9A乃至図9Eを用い、基板600上にトランジスタ610を作製する工程を説明する。まず、絶縁表面を有する基板600上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層601を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。基板600は絶縁表面を有すればよく、大きな制限はないが、後の工程で加熱処理を行う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低いが、作製工程における処理温度に耐えうるのであれば用いることが可能である。なお、基板600の表面を、CMP法などの研磨により平坦化しておいてもよい。本実施の形態では絶縁表面を有する基板600としてガラス基板を用いる。なお、下地となる絶縁層を基板600とゲート電極層601との間に設けてもよい。当該絶縁層には、基板600からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜による積層構造により形成することができる。また、ゲート電極層601の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属又はこれらを主成分とする合金を用いて、単層で又は積層して形成することができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属としてアルミニウム、銅を用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属と組み合わせて用いると良い。高融点金属としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。次いで、ゲート電極層601上にゲート絶縁層602を形成する。ゲート絶縁層602は、プラズマCVD法又はスパッタリング法等を用いて形成することができる。またゲート絶縁層602は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜、または酸化ガリウム膜などから選ばれた一または複数の膜により単層、または積層して形成することができる。本実施の形態の酸化物半導体層は、不純物を除去され、I型化又は実質的にI型化された酸化物半導体高純度化された酸化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。例えば、μ波例えば周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。なお、ゲート絶縁層602は後に形成される酸化物半導体層と接する。酸化物半導体は、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁層602は水素、水酸基および水分が含まれないことが望ましい。ゲート絶縁層602、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層601が形成された基板600、又はゲート絶縁層602までが形成された基板600を予備加熱し、基板600に吸着した水素、水分などの不純物を除去することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層607の成膜前に、ソース電極層605a及びドレイン電極層605bまで形成した基板600にも同様に行ってもよい。次いで、ゲート絶縁層602上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜603を形成する図9A参照。酸化物半導体膜603は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜603は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、酸化物半導体膜603をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層602の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。酸化物半導体膜603に用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。酸化物半導体膜603を成膜する際に用いるスパッタガスは水素、水、水酸基を含む化合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。減圧状態に保持された成膜室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板600上に酸化物半導体膜603を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。スパッタリング法を行う雰囲気は、希ガス代表的にはアルゴン、酸素、または希ガスと酸素の混合雰囲気とすればよい。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるために好ましい。なお、酸化物半導体膜中に含まれる、Li、Naなどのアルカリ金属、及びCaなどのアルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、酸化物半導体膜中に含まれるこれらの不純物濃度は、2×1016/cm3以下、好ましくは1×1015/cm3以下であることが好ましい。これらの金属元素は電気陰性度が小さく、酸化物半導体膜中の酸素と結合しやすいため、酸化物半導体膜中にキャリアパスが形成され低抵抗化N型化してしまうおそれがある。次いで、酸化物半導体膜603を第2のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、ゲート絶縁層602にコンタクトホールを形成する場合、その工程は酸化物半導体膜603の加工時に同時に行うことができる。なお、ここでの酸化物半導体膜603のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜603のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N関東化学社製を用いてもよい。また、ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。次いで、島状の酸化物半導体層に第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の加熱処理の温度は、250°C以上750°C以下、または400°C以上基板の歪み点未満とする。例えば、500°C、3分間以上6分間以下程度で行ってもよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪み点を超える温度でも処理することができる。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行った後、大気に触れることなく冷却することで、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層604を得る図9B参照。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の加熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。なお、第1の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気を導入してもよい。酸素ガスまたはN2Oガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはN2Oガスの純度を、6N以上好ましくは7N以上即ち、酸素ガスまたはN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的にI型真性化する。また、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜603に行うこともできる。その場合には、第1の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。なお、第1の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。また、ゲート絶縁層602にコンタクトホールを形成する場合、その工程は酸化物半導体膜603に第1の加熱処理を行う前でも行った後に行ってもよい。以上の工程により、島状の酸化物半導体層中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の電気特性の安定化を図ることができる。また、基板600のガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にc軸配向した単結晶体であることが好ましい。なお、酸化物半導体膜下のゲート絶縁層602の表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、酸化物半導体膜の下地表面は可能な限り平坦であることが望まれる。また、酸化物半導体膜を2回に分けて成膜し、2回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域単結晶領域、即ち、膜表面に垂直にc軸配向した結晶領域を有する酸化物半導体膜を形成してもよい。例えば、3nm以上15nm以下の第1の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の第1の加熱処理を行い、表面を含む領域に結晶領域板状結晶を含むを有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成し、450°C以上850°C以下、好ましくは600°C以上700°C以下の第2の加熱処理を行い、第1の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第2の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体膜を形成してもよい。次いで、ゲート絶縁層602、及び酸化物半導体層604上に、ソース電極層及びドレイン電極層これと同じ層で形成される配線を含むとなる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、または金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。また、Al、Cuなどの金属膜は、耐熱性や腐食性の問題を回避するために、下側又は上側の一方または双方にTi、Mo、W、Cr、Ta、Nd、Sc、Yなどの高融点金属膜またはそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜を積層させた構成としても良い。また、導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する3層構造などが挙げられる。また、導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合酸化物、酸化インジウム酸化亜鉛混合酸化物または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。なお、導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。続いて、第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層605a、ドレイン電極層605bを形成した後、レジストマスクを除去する図9C参照。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。酸化物半導体層604上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。なお、導電膜のエッチングの際に、酸化物半導体層604がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層604を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層604は一部がエッチングされ、溝部凹部を有する酸化物半導体層となることもある。本実施の形態では、導電膜としてTi膜を用い、酸化物半導体層604にはIn-Ga-Zn-O系酸化物半導体を用いたので、エッチャントとしてアンモニア過水アンモニア、水、過酸化水素水の混合液を用いる。エッチャントとしてアンモニア過水を用いることにより選択的に導電膜をエッチングすることができる。次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層604の一部に接する保護絶縁膜となる絶縁層607を形成する。絶縁層607は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。また絶縁層607は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁層607に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層607に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化N型化してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層607はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。たとえば、スパッタ法で形成された膜厚200nmの酸化ガリウム膜上に、スパッタ法で形成された膜厚100nmの酸化アルミニウム膜を積層させた構造を有する、絶縁膜を形成してもよい。成膜時の基板温度は、室温以上300°C以下とすればよい。また、絶縁膜は酸素を多く含有していることが好ましく、化学量論比を超える程度、好ましくは、化学量論比の1倍を超えて2倍まで1倍より大きく2倍未満酸素を含有していることが好ましい。このように絶縁膜が過剰な酸素を有することにより、島状の酸化物半導体層の界面に酸素を供給し、酸素の欠損を低減することができる。本実施の形態では、絶縁層607として膜厚200nmの酸化シリコン膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン膜のスパッタ法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタ法により酸化シリコン膜を形成することができる。絶縁層607において酸化物半導体層に接して形成する膜は、水分や、水素イオンや、OH-基などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いることが好ましい。また、絶縁層607はバリア性の高い材料を更に積層して用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることができる。バリア性の高い絶縁膜を用いることで、島状の酸化物半導体層内、ゲート絶縁層内、或いは、島状の酸化物半導体層と他の絶縁層の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。酸化物半導体膜603の成膜時と同様に、絶縁層607の成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層607に含まれる不純物の濃度を低減できる。また、絶縁層607の成膜室内の残留水分を除去するための排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。絶縁層607を、成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。なお、絶縁層607を形成した後に、第2の加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガスアルゴン、ヘリウムなどの雰囲気下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下であることが望ましい。例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。或いは、第1の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含む絶縁層607が設けられた後に加熱処理が施されることによって、第1の加熱処理により、島状の酸化物半導体層に酸素欠損が発生していたとしても、絶縁層607から島状の酸化物半導体層に酸素が供与される。そして、島状の酸化物半導体層に酸素が供与されることで、島状の酸化物半導体層において、ドナーとなる酸素欠損を低減し、化学量論比を満たすことが可能である。その結果、島状の酸化物半導体層をI型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この第2の加熱処理を行うタイミングは、絶縁層607の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透光性を有する導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、島状の酸化物半導体層をi型に近づけることができる。さらに、酸素雰囲気下で島状の酸化物半導体層に加熱処理を施すことで、酸化物半導体に酸素を添加し、島状の酸化物半導体層中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100°C以上350°C未満、好ましくは150°C以上250°C未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。本実施の形態では、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。例えば、窒素雰囲気下で250°C、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層の一部チャネル形成領域が絶縁層607と接した状態で加熱される。以上の工程を経ることによって、酸化物半導体膜に対して第1の加熱処理を行って水素、水分、水酸基又は水素化物水素化合物ともいうなどの不純物を酸化物半導体層より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を第2の加熱処理で供給することができる。よって、酸化物半導体層は高純度化及び電気的にI型真性化する。また、絶縁層607に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物シリコン層中に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。また、絶縁層607に酸素を過剰に含む酸化シリコン層を用いると、絶縁層607形成後の加熱処理によって絶縁層607中の酸素が酸化物半導体層604に移動し、酸化物半導体層604の酸素濃度を向上させ、高純度化する効果を奏する。以上の工程でトランジスタ610が形成される図9D参照。トランジスタ610は、ゲート電極層601と、ゲート電極層601上のゲート絶縁層602と、ゲート絶縁層602上においてゲート電極層601と重なっている島状の酸化物半導体層604と、島状の酸化物半導体層604上に形成された一対のソース電極層605a及びドレイン電極層605bとを有する、ボトムゲート構造である。なお、絶縁層607上に導電膜を形成した後、該導電膜をパターニングすることで、島状の酸化物半導体層と重なる位置にバックゲート電極を形成しても良い。バックゲート電極を形成した場合は、バックゲート電極を覆うように絶縁層を形成するのが望ましい。バックゲート電極は、ゲート電極、或いは導電層と同様の材料、構造を用いて形成することが可能である。バックゲート電極の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工パターニングすることで、バックゲート電極を形成すると良い。バックゲート電極は遮光膜として機能させることによってトランジスタの光劣化、例えば光負バイアス劣化を低減でき、信頼性を向上できる。絶縁層607上にさらに保護絶縁層609を形成してもよい。保護絶縁層609は、例えば、RFスパッタ法を用いて窒化シリコン膜を形成する。RFスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜などを用いる。本実施の形態では、窒化シリコン膜を用いて保護絶縁層609を形成する図9E参照。本実施の形態では、保護絶縁層609として、絶縁層607まで形成された基板600を100°C~400°Cの温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、絶縁層607と同様に、処理室内の残留水分を除去しつつ保護絶縁層609を成膜することが好ましい。保護絶縁層の形成後、さらに大気中、100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。本実施の形態で例示したトランジスタは、オフ状態におけるリーク電流が極めて小さいことを特徴とする。このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はトランジスタのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。実施の形態6酸化物半導体を半導体層に用いたトランジスタにおいて、様々な態様をとることができる。本実施の形態では、実施の形態5で示したトランジスタ610とは異なる構成のトランジスタの構成例について図10を用いて説明する。なお、上記実施の形態と同一部分または同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しは省略する。なお、同じ箇所の詳細な説明を省略する。図10Aに示すトランジスタ620は半導体層に対してゲートが下側基板側に形成された、ボトムゲート構造のトランジスタの一例である。トランジスタ620は、ゲート電極層601と、ゲート電極層601上のゲート絶縁層602と、ゲート絶縁層602上に形成された一対のソース電極層605a及びドレイン電極層605bと、ソース電極層605a及びドレイン電極層605b、並びにゲート絶縁層602と接し、ゲート電極層601と重なる島状の酸化物半導体層604とを有する、ボトムゲート構造である。図10Bに示すトランジスタ630は、酸化物半導体層のバックチャネル側ゲート電極とは反対側にチャネル保護層を有する、ボトムゲート構造の一例である。チャネル保護層を形成することにより、ソース電極及びドレイン電極のエッチングの際に酸化物半導体層へのダメージを抑制することができる。トランジスタ630は、ゲート電極層601と、ゲート電極層601上にゲート絶縁層602と、ゲート絶縁層602上においてゲート電極層601と重なる、島状の酸化物半導体層604と、酸化物半導体層604と接し、酸化物半導体層604のチャネルが形成される領域と重なるチャネル保護層627と、酸化物半導体層604上に形成された、一対のソース電極層605a及びドレイン電極層605bとを有する、チャネル保護型のボトムゲート構造である。図10Cに示すトランジスタ640は、トップゲート構造のトランジスタの一例である。トランジスタ640は、下地絶縁層637と、下地絶縁層637上の島状の酸化物半導体層604と、酸化物半導体層604と接する一対のソース電極層605a及びドレイン電極層605bと、酸化物半導体層604において、ソース電極層605aとドレイン電極層605bとの間のチャネル形成領域と接するゲート絶縁層602と、ゲート絶縁層602上に、酸化物半導体層604のチャネル形成領域と重なるゲート電極層601とを有する、トップゲート構造のトランジスタである。なお、トランジスタ640は、ゲート絶縁層602に形成されたコンタクトホールを介してソース電極層605a又はドレイン電極層605bと接続する、ソース配線層636a及びドレイン配線層636bを有していても良い。図10Dに示すトランジスタ650は、トランジスタ640とは異なる構成の、トップゲート構造のトランジスタの一例である。トランジスタ650は、下地絶縁層637と、下地絶縁層637上の一対のソース電極層605a及びドレイン電極層605bと、ソース電極層605aとドレイン電極層605bとの間隙を覆う酸化物半導体層604と、ソース電極層605a及びドレイン電極層605b、並びに酸化物半導体層604上のゲート絶縁層602と、ゲート絶縁層602上に、酸化物半導体層604のチャネルが形成される領域と重なるゲート電極層601とを有する、トップゲート構造のトランジスタである。なお、トランジスタ650は上記と同様に、ゲート絶縁層602に形成されたコンタクトホールを介してソース電極層605a又はドレイン電極層605bと接続する、ソース配線層636a及びドレイン配線層636bを有していても良い。なお、図示しないが、トランジスタ640、及びトランジスタ650のようなトップゲート型のトランジスタにおいては、基板と下地絶縁層との間に、酸化物半導体層604のチャネル形成領域と重なるように第2のゲート電極層バックゲート電極層とも呼ぶを形成してもよい。この場合、二つのゲート電極層のうち、どちらか一方を第1のゲート電極層と呼び、他方をバックゲート電極と呼ぶことがある。第1のゲート電極層と、バックゲート電極層とを電気的に接続して、一つの電極として機能させることができる。また、バックゲート電極層の電圧を変化させることで、トランジスタのしきい値を変化させることができる。バックゲート電極層は、電気的に絶縁しているフローティングの状態であっても良いし、電圧が与えられていても良いし、グランドや共通電圧などの固定電圧が与えられていても良い。バックゲート電極層に与える電圧の高さを制御することで、トランジスタのしきい値電圧を制御することができる。また、トップゲート構造において、バックゲート電極層により酸化物半導体層604を覆うことで、バックゲート電極層側から酸化物半導体層604に光が入射するのを防ぐことができる。よって、酸化物半導体層604の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。上記のトランジスタはいずれも、オフ電流の極めて小さいトランジスタとすることが可能である。このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はトランジスタのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。実施の形態7本実施の形態では、トランジスタのオフ電流の算出例について説明する。まず、オフ電流の算出に用いた特性評価用回路の構成について、図13を用いて説明する。本実施の形態では、特性評価用回路が、互いに並列に接続された複数の測定系801を備える。具体的に図13では、8つの測定系801が並列に接続されている特性評価用回路を例示している。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815とを含む。トランジスタ811は、電荷注入用のトランジスタである。そして、トランジスタ811は、その第1端子が、電位V1の与えられているノードに接続されており、その第2端子が、トランジスタ812の第1端子に接続されている。トランジスタ811のゲート電極は、電位Vext_aの与えられているノードに接続されている。トランジスタ812は、リーク電流評価用トランジスタである。なお、本実施の形態においてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ812は、その第1端子が、トランジスタ811の第2端子に接続されており、その第2端子が、電位V2の与えられているノードに接続されている。トランジスタ812のゲート電極は、電位Vext_bの与えられているノードに接続されている。容量素子813の第1の電極は、トランジスタ811の第2端子及びトランジスタ812の第1端子に接続されている。容量素子813の第2の電極は、電位V2の与えられているノードに接続されている。トランジスタ814は、その第1端子が、電位V3の与えられているノードに接続されており、その第2端子が、トランジスタ815の第1端子に接続されている。トランジスタ814のゲート電極は、トランジスタ811の第2端子、トランジスタ812の第1端子、容量素子813の第1の電極に接続されている。なお、このトランジスタ814のゲート電極が接続されている箇所を、ノードAとする。トランジスタ815は、その第1端子が、トランジスタ814の第2端子に接続されており、その第2端子が、電位V4の与えられているノードに接続されている。トランジスタ815のゲート電極は、電位Vext_cの与えられているノードに接続されている。そして、測定系801は、トランジスタ814の第2端子と、トランジスタ815の第1端子が接続されているノードの電位を、出力信号の電位Voutとして出力する。そして、本実施の形態では、トランジスタ811として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長L=10μm、チャネル幅W=10μmであるトランジスタを用いた。なお、チャネル形成領域とは、半導体膜のうち、ソース電極とドレイン電極の間において、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。また、トランジスタ814及びトランジスタ815として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長L=3μm、チャネル幅W=100μmであるトランジスタを用いた。また、トランジスタ812として、酸化物半導体を活性層に含み、活性層の上部にソース電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なるオーバーラップ領域を設けず、幅1μmのオフセット領域を有するボトムゲート構造のトランジスタを用いた。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ812として、活性層に含まれるチャネル形成領域が、下記の表1の条件1から条件6に示すような、異なるサイズを有するトランジスタを用いた。なお、電荷注入用のトランジスタ811を測定系801に設けない場合には、容量素子813への電荷注入の際に、リーク電流評価用のトランジスタ812を一度オンにする必要がある。この場合、リーク電流評価用のトランジスタ812が、オンからオフの定常状態となるまでに時間を要するような素子だと、測定に時間を要する。図13に示すように、電荷注入用のトランジスタ811と、リーク電流評価用のトランジスタ812とを別々に測定系801に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタ812を常にオフに保つことができる。よって、測定に要する時間を短縮化することができる。また、電荷注入用のトランジスタ811と、リーク電流評価用のトランジスタ812とを測定系801に別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用のトランジスタ812のチャネル幅Wを、電荷注入用のトランジスタ811のチャネル幅Wよりも大きくすることにより、リーク電流評価用のトランジスタ812のリーク電流以外の、特性評価用回路内のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用のトランジスタ812のリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用のトランジスタ812を一度オンとする必要がないため、チャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電位変動の影響もない。一方、電荷注入用のトランジスタ811のチャネル幅Wを、リーク電流評価用のトランジスタ812のチャネル幅Wよりも小さくすることにより、電荷注入用のトランジスタ811のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電位変動の影響も小さい。また、図13に示すように、複数の測定系801を並列に接続させた構造にすることにより、より正確に特性評価用回路のリーク電流を算出することができる。次に、図13に示す特性評価用回路を用いた、トランジスタのオフ電流の具体的な算出方法について説明する。まず、図13に示す特性評価用回路のリーク電流測定方法について、図14を用いて説明する。図14は、図13に示す特性評価用回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図13に示す特性評価用回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込み期間及び保持期間の両期間において、電位V2及び電位V4を0V、電位V3を5V、電位Vext_cを0.5Vとする。まず、書き込み期間において、電位Vext_bを、トランジスタ812がオフとなるような高さの電位VL-3Vに設定する。また、電位V1を書き込み電位Vwに設定した後、電位Vext_aを、一定期間トランジスタ811がオンとなるような高さの電位VH5Vに設定する。上記構成により、ノードAに電荷が蓄積され、ノードAの電位は、書き込み電位Vwと同等の値になる。次いで、電位Vext_aを、トランジスタ811がオフとなるような高さの電位VLに設定する。その後、電位V1を電位VSS0Vに設定する。次に、保持期間において、ノードAが保持する電荷量の変化に起因して生じるノードAの電位の変化量の測定を行う。電位の変化量から、トランジスタ812のソース電極とドレイン電極との間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電位の変化量の測定とを行うことができる。ノードAの電荷の蓄積及びノードAの電位の変化量の測定蓄積及び測定動作ともいうは、繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行った。第1の蓄積及び測定動作では、書き込み期間に書き込み電位Vwとして5Vの電位を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電位Vwを3.5Vとし、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電位Vwを4.5Vとし、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電位VAは、出力信号の電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ノードAに接続される容量CAは、容量素子813の容量値と、容量素子813以外の容量が有する容量値の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは次式のように表現される。例えば、Δtを約54000secとする。ノードAに接続される容量CAと、出力信号の電位Voutから、ノードAの電流IAを求めることができるため、特性評価用回路のリーク電流を求めることができる。次に、上記特性評価用回路を用いた測定方法による出力信号の電位Voutの測定結果及び該測定結果より算出した特性評価用回路のリーク電流の値を示す。図15に、一例として、条件1、条件2及び条件3における上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力信号の電位Voutとの関係を示す。図16に、上記測定に係る経過時間Timeと、該測定によって算出されたリーク電流との関係を示す。測定開始後から出力信号の電位Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図17に、上記測定により見積もられた条件1乃至条件6におけるノードAの電位とリーク電流の関係を示す。図17では、例えば条件4において、ノードAの電位が3.0Vの場合、リーク電流は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はトランジスタのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。本実施例では、従来のスタートアップ回路、又は本発明に係るスタートアップ回路を接続した基準電圧生成回路において、電源投入時からの出力電圧が安定するまでのスタートアップ時間を計算し、これらを比較した結果について説明する。図11Aは、本実施例で計算を行った、従来構成のスタートアップ回路701を接続した、β乗数自己バイアス型の基準電圧生成回路の回路図である。スタートアップ回路701は、本明細書中で説明した図8のスタートアップ回路501と同様の構成であるため、説明は省略する。また、基準電圧生成回路702は、実施の形態4で説明した、基準電圧生成回路302と同じ構成であるため説明を省略する。なお、本実施例では、出力の負荷として10pFの負荷容量731を接続した構成とした。図11Bは、本実施例で計算を行った、本発明に係るスタートアップ回路751を接続した場合の回路図である。スタートアップ回路751が有する2つのトランジスタトランジスタ741a、及びトランジスタ741bは、それぞれソース又はドレインの一方が容量素子容量素子743a、又は容量素子743bと接続され、各トランジスタと容量の間のノードに、任意の電圧を保持することができる構成とした。また、2つのトランジスタのゲートは電源入力部VDDと接続しており、電源電圧によってオン状態とオフ状態とが切り替わる構成とした。なお、本実施例では、スタートアップ回路751内の2つの容量素子の容量の値を、それぞれ200pFとして計算を行った。また、図11A、及び図11Bにおける基準電圧生成回路702は全く同じ構成のものを使用した。また、本実施例ではnチャネル型のトランジスタのしきい値電圧を0.35V、pチャネル型のトランジスタのしきい値電圧を-0.35Vとして計算を行った。次に、計算とその結果について説明する。図11A、及び図11Bに示す回路を用いて、電源入力部VDDに電源電圧を印加した時点から、基準電圧生成回路702の出力部OUTの電圧が安定するまでの時間を計算した。電源入力部VDDに印加する電源電圧は1.7Vとして、時刻5μsの時点で印加し、当該電源電圧印加前後の出力部OUTの電圧を計算した。なお、図11Bにおいて、電源電圧が印加される時刻5μsよりも前の時点では、トランジスタ741a、及びトランジスタ741bに接続されるそれぞれの記憶ノードには、それぞれの入力ノードの安定平衡状態における電圧があらかじめ保持された状態として計算を行った。具体的には、トランジスタ741aに接続される記憶ノードには1.29V、トランジスタ741bに接続される記憶ノードには、0.37Vがあらかじめ保持された状態とした。図12に計算結果を示す。明瞭化のため、出力部OUTの各時刻における電圧を、安定平衡状態における電圧Vrefで割った値を用いて説明する。なお、図12において、横軸は時間、縦軸は出力部OUTの電圧をVrefで割った値を示している。また図中の実線で示した曲線762は、図11Bに示す本発明の構成を用いた場合の計算結果であり、破線で示した曲線761は、図11Aで示した従来構成を用いた場合の計算結果である。従来構成での計算結果である曲線761は、電源が投入された時刻5μsから徐々に電圧が上昇し、その後安定平衡状態の電圧Vrefの120程度までの、電圧の跳ね上がりが観測された。その後、徐々に安定平衡状態での電圧Vrefに収束し、電源投入時点から約15μs後の時刻20μsの時点でほぼ安定平衡状態に達した。一方、本発明の構成での計算結果である曲線762は、電源が投入された時刻5μsから瞬時に安定平衡状態での電圧Vrefまで上昇し、跳ね上がりなどは見られていない。電源投入時点から、安定平衡状態に達するまでの時間は1μs未満であり、従来構成の結果に比べて、15分の1程度まで短縮できている。以上のように、図11Bに示すように、トランジスタと容量素子の間の記憶ノードに電圧を保持するような構成としたスタートアップ回路は、基準電圧生成回路が安定平衡状態に達するまでのスタートアップ時間を、従来のスタートアップ回路を用いた場合に比べて大幅に短縮することができることが確認できた。