第1のアドレス信号の受信に応じて、レベルシフタが前記第1のアドレス信号を第1の電圧レベルから第2の電圧レベルにシフトし、レベルシフトされた第1のアドレス信号を提供する、レベルシフタを有するローカル制御回路と、複数のアドレス信号を受信する少なくとも1つの入力を有し、前記少なくとも1つの入力は、前記ローカル制御回路に接続されて、前記レベルシフトされた第1のアドレス信号を受信する第1の入力、およびメモリセルアレイのワード線に電気的に接続された出力を含むワード線ドライバを有する回路デバイス。前記ワード線ドライバは、2ゲート遅延のワード線ドライバである請求項1に記載の回路デバイス。前記2ゲート遅延のワード線ドライバは、前記レベルシフタから前記レベルシフトされた第1のアドレス信号を受信する第1のトランジスタ、および前記第1のアドレス信号を受信し、前記レベルシフタからのゲート遅延を減少する第2のトランジスタを有する第1のゲートを含み、前記第1のゲートは、前記第1アドレス信号から高信号を受信した時、低信号を出力する請求項2に記載の回路デバイス。前記2ゲート遅延のワード線ドライバは、前記第1のゲートの出力を受けるインバータを有する第2のゲートを更に含み、前記第2のゲートの出力は、前記メモリセルアレイの前記ワード線に電気的に接続される請求項3に記載の回路デバイス。前記ワード線ドライバは、4ゲート遅延のワード線ドライバである請求項1に記載の回路デバイス。前記4ゲート遅延のワード線ドライバは、第1のゲートおよび第2のゲートを含むデコーダステージを含み、前記複数のアドレス信号の第2および第3のアドレス信号を受信する請求項5に記載の回路デバイス。前記4ゲート遅延のワード線ドライバは、前記レベルシフタからのゲート遅延を減少する、前記レベルシフトされた第1のアドレス信号を受信する第1のトランジスタおよび第1のインバータを有する第3のゲートを更に含み、前記第3のゲートは、前記第1アドレス信号から高信号を受信した時、低信号を出力する請求項6に記載の回路デバイス。前記4ゲート遅延のワード線ドライバは、前記第3のゲートの出力を受けるインバータを有する第4のゲートを更に含み、前記第4のゲートの出力は、前記メモリセルアレイの前記ワード線に電気的に接続される請求項7に記載の回路デバイス。前記ワード線ドライバは、第2および第3の入力を更に含み、前記複数のアドレス信号の第2および第3のアドレス信号を受信する請求項1に記載の回路デバイス。複数のアドレス信号を受信する少なくとも1つの入力を含み、前記少なくとも1つの入力は、ローカル制御回路に接続されて、レベルシフトされた第1のアドレス信号を受信する第1の入力と、メモリセルアレイのワード線に電気的に接続された出力を有し、前記ローカル制御回路は、レベルシフタを含み、第1のアドレス信号の受信に応じて、前記レベルシフタは、前記第1のアドレス信号を前記第1の電圧レベルから第2の電圧レベルにシフトし、前記レベルシフトされた第1のアドレス信号を提供するワード線ドライバ。回路デバイスおよびワード線ドライバの構造を提供する。代表的な回路デバイスは、第1のアドレス信号の受信に応じて、レベルシフタが第1のアドレス信号を第1の電圧レベルから第2の電圧レベルにシフトし、レベルシフトされた第1のアドレス信号を提供するレベルシフタを有するローカル制御回路と、複数のアドレス信号を受信する、少なくとも1つの入力を有し、少なくとも1つの入力は、ローカル制御回路に接続されて、レベルシフトされた第1のアドレス信号を受信する第1の入力、およびメモリセルアレイのワード線に電気的に接続された出力を含むワード線ドライバを含む。本発明の上記の特徴、および他の特徴は、添付の図面と併せて提供された本発明の望ましい実施の形態の次の詳細な説明からより良く理解される。添付の図面は、本発明の望ましい実施の形態、および本開示に関する他の情報を示している。この例示的な実施の形態の明細書は、添付の図面と併せて解釈されることを意図しており、全ての記載された明細書の一部と考えられる。例えば接続されたおよび相互接続されたなどの連結attachments、結合couplingなどに関する用語は、明確に述べられる場合を除き、この構造は、介在構造によって直接的または間接的に相互に通信するように配置される関係を指している。例示的なシステムは、まず図を参照にしながら述べられる。これらのシステムは、詳細に説明されるが、これらは図示の目的のために提供されるものであるに過ぎず、さまざまな変更が実行可能である。例示的なシステムが説明された後、ローカル制御回路にレベルシフタを有する回路の実施例が提供される。図1は、本発明の実施の形態によるワード線ドライバ125を有するシステム100のブロック図である。システム100は、一般的なコンピュータ用の例示的な構造であり得る。システム100は、処理装置110、メモリ115、および1つ以上のユーザーインターフェースデバイス120を含み、それぞれローカルインターフェース150例えば、バスに接続される。処理装置110は、任意のオーダーメイドまたは商用の処理器、中央プロセッサCPU、または一般のコンピュータとを結び付ける幾つかの処理器間の補助プロセッサ、半導体をベースにしたマイクロプロセッサマイクロチップ形式で、またはマイクロプロセッサを含み得る。メモリ115は、揮発性メモリ素子例えば、ランダムアクセスメモリRAM、例えばDRAM、SRAMなどと不揮発性メモリ素子例えば、ROM、ハードドライブ、テープ、CDROMなどの任意の1つまたは任意の組み合わせを含み得る。1つ以上のユーザーインターフェースデバイス120は、ユーザー例えば管理者がシステム100と相互作用可能なこれらの構成要素を含む。システム100は、サーバコンピュータまたは類似のデバイスを含み、これらの構成要素は、これら、PCと併せて通常用いられる例えばキーボードおよびマウスなどを含み得る。メモリ115は、通常、オペレーティングシステムO/Sを含むさまざまなプログラムソフトウェアおよび/またはファームウェアを含む。O/Sは、プログラムの実行を制御し、スケジューリング、入出力制御、ファイルおよびデータの管理、メモリの管理、ならびに通信制御および関連サービスを提供する。メモリ115の構造は、図2~図5に関連して更に述べられるワード線ドライバ125を含む。図2および図3は、本発明の実施の形態によるローカル制御回路220、225にあるレベルシフタ210、215を有するメモリ115のブロック図である。この実施例おいて、メモリ115は、SRAMでもよい。メモリ115は、信号wda[N0]、wdb[M0]、およびwdc[L0]をワード線ドライバアレイ230、235およびローカル制御回路220、225に伝送する主制御205を含む。図3を参照すると、wda[0]は、ワード線ドライバ230A、230C、235A、235Cのwda入力に接続され、wda[1]は、ワード線ドライバ230B、230D、235B、235Dのwda入力に接続され、wdb[0]は、ワード線ドライバ230A、230B、235A、235Bのwdb入力に接続され、wdb[1]は、ワード線ドライバ230C、230D、235C、235Dのwdb入力に接続され、wdC[0]は、ワード線ドライバ230A、230B、230C、230Dのwdb入力に接続され、かつwdC[1]は、ワード線ドライバ235A、235B、235C、235Dのwdb入力に接続される。一般的に、主制御205の機能は、特に、読み込み/書き込み機能、ワード線ドライバのアドレスプレデコーダ、チップイネーブル/ディスエーブル、自己タイミング発生selftiminggeneration、および主入力/出力I/Oアレイ290、295の通信などのメモリ115の動作を制御することである。ローカル制御回路220、225の機能は、特に、ローカルビット線プレチャージ、書き込みパスゲート、およびセンスアンプイネーブル用のローカル入力/出力I/Oアレイ290、295を制御することである。ローカル制御回路220、225は、高信号例えば1状態を受信した時、アドレス信号wdc[L0]をより高い動作電圧cvdd図4に上げる。レベルシフタ210、215は、シフトされたアドレス信号wdclvをワード線ドライバアレイ230、235に出力する。ワード線ドライバアレイ230、235は、アドレス信号wda[N0]、wdb[M0]、wdc[L0]、wdclvを処理し、メモリセルアレイ260、265、270、275の少なくとも1つのワード線をデコードする。デコードされたワード線ドライバは、メモリの読み込みまたは書き込み用にワード線をオンにする。ワード線ドライバアレイ230、235は、それぞれデコーダステージ305図5を更に含んでもよい。レベルシフタ210、215およびワード線ドライバアレイ230、235は、図4~図5に関連して更に述べられる。本開示おいて、アドレス信号wdc[L0]は、ローカル制御回路220、225およびワード線ドライバアレイ230、235に指示し、メモリセルアレイ260、265、270、275をオンまたはオフにする。アドレス信号wda[N0]、wdb[M0]は、メモリセルアレイ260、265にあるワード線を選択し易いようにする。3つのアドレス信号wda[N0]、wdb[M0]、wdc[L0]が図2~図5に示されるが、開示された回路およびデバイスは、例えば8~16のアドレス信号など、任意の数のアドレス信号で実行され得ることが当業者に認識されるであろう。ローカル制御回路220、225は、各レベルシフタ210、215を含む。ローカル制御回路220、225は、ローカル入出力アレイ280、285を用いて、それぞれメモリセルアレイ260、265、270、275と通信する。入出力アレイ290、295は、メモリセルアレイ260、265、270、275に保存された情報を受信するか、または処理装置110および/またはユーザーインターフェースデバイス120図1などの他の電子部品に伝送するのに用いられる。ローカル入出力アレイ280、285および入出力アレイ290、295は、システム概要を提供するように、簡単に述べられる。本開示は、これよりローカル制御回路220、225にあるレベルシフタ210、215に電気的に接続された、ワード線ドライバアレイ230、235にあるワード線ドライバのさまざまな実施の形態に焦点を当てている。図4は、本発明の実施の形態によるローカル制御回路225にあるレベルシフタ215および2ゲート遅延twogatedelayのワード線ドライバ405、410、415を有するメモリの回路図である。この図面おいて、ワード線ドライバ405は、一般的に高性能メモリに用いられ、かつデュアルレールアプリケーションdualrailapplicationに対してタイミングインパクトを持たない。第1のゲートは、PMOSトランジスタ460、465およびNMOSトランジスタ485、490、495を含む。第2のゲートは、PMOSトランジスタ470、475およびNMOSトランジスタ480を含む。PMOSトランジスタ460のソースは、電圧ソースcvddに電気的に接続される。PMOSトランジスタ460、465ならびにNMOSトランジスタ485、490、および495は、直列接続される。PMOSトランジスタ460、465ならびにNMOSトランジスタ485、490、および495のゲートは、それぞれレベルシフタ215の出力、アドレス信号wdc[L]、アドレス信号wda[N]、アドレス信号wdb[M]、およびアドレス信号wdc[L]に電気的に接続される。PMOSトランジスタ475およびNMOSトランジスタ480は、それぞれPMOSトランジスタ470のドレインおよびゲートに接続された入力および出力を有するインバータとして構成される。PMOSトランジスタ470のソースは、電圧ソースcvddに電気的に接続される。アドレス信号wda[N]、wdb[M]、およびwdc[L]が高信号例えば1状態を有した時、PMOSトランジスタ460、465は、オフになり、NMOSトランジスタ485、490、および495はオンになり、ノード477を低信号例えば0状態に引き下げる。PMOSトランジスタ465は、レベルシフタ215からアドレス信号wdcを受信しないため、レベルシフタ215のタイミングインパクトは、ワード線の立ち上がりエッジに対してほとんど影響がない。しかしながら、レベルシフタ215のゲート遅延は、ワード線の立ち下がりエッジに影響する。ノード477が低信号を有する時、ワード線ドライバ405の第2のゲートのインバータは、電圧源cvdd線WL[N]で示されるのレベルで低信号を高信号に変換し、メモリセルアレイ260、265をオンにする。ワード線ドライバ405がアドレス信号wdc[L]から低信号例えば0状態を受信した時、ワード線ドライバ405は、オフになり、よって、メモリセルアレイ260、265をオフにする。レベルシフタ215は、低信号をアドレス信号wdc[L]からcvddにシフトしない。それに代替して、レベルシフタ215は、低信号をPMOSトランジスタ460に伝送する。PMOSトランジスタ460、465は、それぞれレベルシフタ215および主制御205を介してアドレス信号wdc[L]から低信号を受ける。低信号を受けた時、PMOSトランジスタ460、465は、ノード477を高い電圧源cvddに充電する。ノード477が高い時、ワード線ドライバ405の第2ゲートにあるインバータは、メモリセルアレイ260、265のワード線線WL[N]で示される上で高信号を低信号に変換し、メモリセルアレイ260、265をオフにする。ローカル制御回路225で信号レベルシフタ215を用いることで、ローカル制御回路225は、ワード線ドライバアレイ235のワード線ドライバ405、410、415、および他のワード線ドライバと通信し、アドレス信号wda[N]、wdb[M]、wdc[L]を処理し、メモリセルアレイ260、265の少なくとも1つのワード線をデコードする。本実施例では、ワード線ドライバ405、410、415は、それぞれメモリセル430、435、440、445、450、455に接続される。注意するのは、この特定の図において、メモリセル420、425は、どのワード線ドライバ405、410、415とも接続されないが、これらのメモリセル420、425がワード線ドライバアレイ235のワード線ドライバに接続されてもよいことが当業者に認識されるであろう。図5は、本発明の実施の形態によるローカル制御回路225および4ゲート遅延fourgatedelayのワード線ドライバ570にあるレベルシフタ215を有するメモリの回路図である。ワード線ドライバ570は、4ゲート遅延のワード線ドライバであり、一般的にデュアルレールアプリケーションに対してタイミングインパクトのないメモリに用いられる。デコーダステージ305は、4ゲート遅延のワード線ドライバ570の第1および第2のステージを含む。第1のステージは、直列接続されたPMOSトランジスタ505、510およびNMOSトランジスタ515、520を含む。PMOSトランジスタ505、510のソースは、電圧ソースvddに電気的に接続される。PMOSトランジスタ505、510およびNMOSトランジスタ515、520のゲートは、それぞれアドレス信号wda[N]およびwdb[M]で入力される。デコーダステージ305の第2のステージは、PMOSトランジスタ525およびNMOSトランジスタ530を有するインバータを含む。ノード517は、第2のステージのインバータの入力に電気的に接続される。デコーダステージ305は、図5に示されたように、2つ以上のアドレス信号wda[N]、wdb[M]をデコードし得ることが当業者に認識されるであろう。デコーダステージ305は、メモリ115の漏れ電流の損耗を減少する、任意の電圧源vddを用いるデコーダ回路であり得る。一般的には、ワード線ドライバアレイのどのワード線ドライバにもデコーダステージがある。デコーダ入力wda[N]およびwdb[M]は、wda[N0]の1つの信号およびwdb[M0]の1つの信号に接続される。第2のステージのインバータの入力は、NMOSトランジスタ540のゲートに電気的に接続される。ワード線ドライバの第3のステージは、PMOSトランジスタ535、NMOSトランジスタ540、ならびにPMOSトランジスタ545およびNMOSトランジスタ550を有するインバータを含む。PMOSトランジスタ535のソース、ゲート、およびドレインは、それぞれ電圧源cvdd、レベルシフタ215の出力、およびNMOSトランジスタ540のドレインに接続される。ワード線ドライバ570の第4のステージは、図4に示されたワード線ドライバ405の第2のステージと同様である。よって、ワード線ドライバ570の第4のステージは、PMOSトランジスタ555ならびにPMOSトランジスタ560およびNMOSトランジスタ565を有するインバータを含む。アドレス信号wdc[L]が高信号の時、PMOSトランジスタ545およびNMOSトランジスタ550を有するインバータは、高信号を低信号に変換する。デコーダステージ305は、アドレス信号wda[N]、wdb[M]を受信かつデコードし、NMOSトランジスタ540をオンまたはオフにするかどうかを決定する。NMOSトランジスタ540がオンにされた場合、PMOSトランジスタ545およびNMOSトランジスタ550を有するインバータは、低信号をノード577に出力する。第4ゲートのインバータは、ノードWL[N]で低信号を高信号に変換する。NMOSトランジスタ540がオフにされた場合、WL[N]は、始めに低いため、PMOSトランジスタ555によってcvddに引き上げられる。アドレス信号wdc[L]は、デコーダステージ305をバイパスし、かつアドレス信号wda、wdbは、デコーダステージ305を通過するため、ワード線ドライバ570は、PMOSトランジスタ545およびNMOSトランジスタ550のインバータにある高信号を有するアドレス信号wdc[L]に応じて、レベルシフタ215からゲート遅延のインパクトがほとんどないワード線の立ち上がりエッジを出力することができる。ワード線ドライバ570がオフ状態にある時、ノード577は、電圧源cvddに充電され、第4のゲートのインバータは、高信号を低信号に変換する。上述の回路構造は、ローカル制御回路220、225でレベルシフタ210、215を実行することによってデュアルパワーメモリデバイスdualpowermemorydeviceに用いられるレベルシフタの数を減少する。また、一般的にレベルシフタ210、215に起因するゲート遅延は、図4に示されるように、アドレス信号wdc[L]をPMOSトランジスタ465にバイパスし、かつ図5に示されるように、デコーダステージ305をPMOSトランジスタ545およびNMOSトランジスタ550を有するインバータにバイパスすることで減少される。特に、ワード線ドライバ405、570の出力の立ち上がりエッジは、レベルシフタ210、215からのゲート遅延がほとんどない。しかしながら、ワード線ドライバ405、570の出力の立ち下がりエッジは、レベルシフタ210、215のために遅延する。以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。