a第1導電型の半導体基板を用意する工程と、b前記a工程後、前記半導体基板内に、フォトダイオードの一部を構成する前記第1導電型とは反対の第2導電型である第1半導体領域を形成する工程と、c前記半導体基板上に、転送用トランジスタのゲート電極を形成する工程と、d前記第1半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第1導電型の第2半導体領域を形成する工程と、e前記第2半導体領域を覆う前記半導体基板の表面に反射防止膜を形成する工程と、f前記e工程後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程と、g前記f工程後、前記半導体基板上に層間絶縁膜を形成する工程と、h前記g工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記h工程で使用される前記マイクロ波の周波数は、シリコン結晶に共鳴吸収される周波数であることを特徴とする半導体装置の製造方法。請求項2に記載の半導体装置の製造方法であって、前記マイクロ波の周波数は、5.8GHzであることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記マイクロ波による前記半導体基板の加熱温度は、400°C以下であることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記マイクロ波のパワーは、2kW以上10kW以下であることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記マイクロ波による前記半導体基板の加熱時間は、5分以上30分以下であることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記g工程後、前記h工程前に、i前記層間絶縁膜を貫通して前記ドレイン領域に達するコンタクトホールを前記層間絶縁膜に形成する工程を備えることを特徴とする半導体装置の製造方法。請求項7に記載の半導体装置の製造方法であって、前記i工程後、前記h工程前に、j前記コンタクトホールに導体膜を埋め込むことによりプラグを形成する工程と、k前記プラグを形成した前記層間絶縁膜上に配線層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。請求項7に記載の半導体装置の製造方法であって、前記i工程後、前記h工程前に、l前記コンタクトホールの底部から露出する前記ドレイン領域内に不純物を導入する工程を備えることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記f工程後、前記g工程前に、前記ドレイン領域の表面にシリサイド膜を形成する工程を備えることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記第1導電型は、n型であり、前記第2導電型は、p型であることを特徴とする半導体装置の製造方法。a第1導電型の半導体基板を用意する工程と、b前記a工程後、前記半導体基板内に、フォトダイオードの一部を構成する前記第1導電型とは反対の第2導電型である第1半導体領域を形成する工程と、c前記半導体基板上に、転送用トランジスタのゲート電極を形成する工程と、d前記第1半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第1導電型の第2半導体領域を形成する工程と、e前記c工程後または前記d工程後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程と、f前記e工程後、前記半導体基板上に層間絶縁膜を形成する工程と、g前記層間絶縁膜上に配線層を形成する工程と、h前記g工程後、前記半導体基板に支持基板を取り付ける工程と、i前記h工程後、前記半導体基板の裏面を研削する工程と、j前記i工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。請求項12に記載の半導体装置の製造方法であって、前記j工程で使用される前記マイクロ波の周波数は、シリコン結晶に共鳴吸収される周波数であることを特徴とする半導体装置の製造方法。請求項13に記載の半導体装置の製造方法であって、前記マイクロ波の周波数は、5.8GHzであることを特徴とする半導体装置の製造方法。請求項12に記載の半導体装置の製造方法であって、前記マイクロ波による前記半導体基板の加熱温度は、400°C以下であることを特徴とする半導体装置の製造方法。請求項12に記載の半導体装置の製造方法であって、前記マイクロ波のパワーは、2kW以上10kW以下であることを特徴とする半導体装置の製造方法。請求項12に記載の半導体装置の製造方法であって、前記マイクロ波による前記半導体基板の加熱時間は、5分以上30分以下であることを特徴とする半導体装置の製造方法。請求項12に記載の半導体装置の製造方法であって、前記i工程後、前記j工程前に、k前記半導体基板の裏面に、前記第2導電型であって、前記第1半導体領域よりも不純物濃度の高い第3半導体領域を形成する工程を備えることを特徴とする半導体装置の製造方法。請求項12に記載の半導体装置の製造方法であって、前記第1導電型は、n型であり、前記第2導電型は、p型であることを特徴とする半導体装置の製造方法。光を受光して電子を生成するフォトダイオードと、前記フォトダイオードで生成された前記電子を転送する転送用トランジスタと、を有する固体撮像素子を含む半導体装置の製造方法であって、a半導体基板に前記フォトダイオードおよび前記転送用トランジスタを形成する工程と、b前記フォトダイオードおよび前記転送用トランジスタを覆う前記半導体基板上に層間絶縁膜を形成する工程と、c前記b工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。半導体装置の製造工程においては、導電型不純物n型不純物やp型不純物を半導体基板内に導入することにより、半導体領域を形成することが行なわれている。そして、半導体基板内に導入された不純物を活性化させるため、加熱処理が実施される。この加熱処理は、例えば、ファーネスアニール炉体アニール、ランプアニール、レーザアニール、あるいは、フラッシュアニールといった加熱手法によって実施することが知られている。これらの加熱処理高温アニールは、半導体装置を製造する手法としては、欠かすことができない工程となっている。そして、上述した加熱手法を用いて不純物の活性化を行なう場合、少なくとも、800°C以上の温度にする必要があることも一般的に知られている。このように、上述した従来の加熱手法では、温度が800°C以上と高いため、適用できる工程が、シリサイド膜形成工程前に限定されてしまうという問題点が発生する。これは、トランジスタの不純物プロファイルが変動するという理由や、シリサイド膜の耐熱性がもたないという理由が考えられる。また、上述した高温の熱処理を実施することで、不純物の活性化とともに、イオン注入時に生じる半導体基板へのダメージ結晶欠陥を回復させている。つまり、高温の熱処理は、不純物の活性化させる機能を有しているとともに、半導体基板に形成される結晶欠陥を回復させる機能も有している。ところが、上述した高温の熱処理を適用できる工程がシリサイド膜形成工程前に限定されてしまうことから、高温の熱処理を実施する工程後に形成される結晶欠陥については、高温の熱処理が適用できないため、半導体装置の完成後も半導体基板内に残存することになる。そして、半導体基板内に結晶欠陥が残存すると、結晶欠陥自体に起因する欠陥準位トラップ準位の形成や、結晶欠陥に汚染金属が捕獲ゲッタリングされ、捕獲された汚染金属に起因する深い準位の形成が引き起こされる。この結晶欠陥に基づく欠陥準位や深い準位の形成は、リーク電流の増加の要因となり、半導体装置のデバイス特性の劣化を招くことになる。例えば、半導体装置の一例として、CMOSイメージセンサなどの固体撮像素子が挙げられるが、このCMOSイメージセンサでは、光を受光する受光部にフォトダイオードが使用される。フォトダイオードは、p型半導体領域とn型半導体領域から構成されており、例えば、n型半導体領域で生じる光電変換を利用したデバイスである。例えば、このフォトダイオードの一部を構成するn型半導体領域に結晶欠陥が形成されると、価電子帯と伝導帯との間に欠陥準位が形成され、光が照射されていない状態であっても、欠陥準位を介して正孔電子対が生成され、この生成された電子による暗電流の増加が問題となる。すなわち、CMOSイメージセンサなどの固体撮像素子では、結晶欠陥に起因する暗電流の増加が問題となり、この暗電流の増加によって、固体撮像素子の特性劣化を招くことになる。このことから、低温で不純物の活性化を行なうことができるとともに、半導体基板内に形成された結晶欠陥を低温で回復することができる熱処理方法が望まれている。このような低温での熱処理方法が実現できれば、1低温であるため、シリサイド膜形成工程後、例えば、層間絶縁膜形成後や配線形成後の工程でも実施することができる結果、半導体装置の完成後に残留する結晶欠陥を低減することができる、2不純物の拡散が抑制されるため、トランジスタの性能ばらつきが小さくなるといった利点を得ることができると考えられる。本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。1代表的な実施の形態による半導体装置の製造方法は、表面照射型の固体撮像素子を含む半導体装置の製造技術に関する。特に、固体撮像素子を構成するフォトダイオードおよび転送用トランジスタを半導体基板に形成し、さらに、半導体基板上に層間絶縁膜を形成した後、半導体基板にマイクロ波を照射することで、半導体基板を構成するシリコンに対して直接格子振動を誘起することにより、半導体基板を加熱することを特徴とするものである。2また、代表的な実施の形態による半導体装置の製造方法は、裏面照射型の固体撮像素子を含む半導体装置の製造技術に関する。特に、固体撮像素子を構成するフォトダイオードおよび転送用トランジスタを半導体基板に形成し、さらに、半導体基板上に層間絶縁膜および配線層を形成する。そして、半導体基板の裏面を研削した後、半導体基板にマイクロ波を照射することで、半導体基板を構成するシリコンに対して直接格子振動を誘起することにより、半導体基板を加熱することを特徴とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。半導体装置の性能向上を図ることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。実施の形態1本発明の技術的思想は、導電型不純物n型不純物やp型不純物を半導体基板内に導入することにより、半導体領域を形成する工程を備える様々な半導体装置の製造方法に適用することができるが、特に、本発明の適用が有用と考えられるイメージセンサを例に挙げて説明することにする。<イメージセンサ固体撮像素子の概略構成>本実施の形態では、画像を撮影するイメージセンサについて図面を参照しながら説明する。まず、イメージセンサの概略構成について説明する。イメージセンサは、イメージセンサに入力された光を電気信号に変換する素子である。図1は、イメージセンサにおいて、光を電気信号に変換する様子を示す模式図である。例えば、図1に示すように、対象物から発せられた光はレンズLに入射し結像する。このレンズLの結像位置にイメージセンサISが配置されており、レンズLによって結像された画像がイメージセンサISに照射される。イメージセンサISでは、光が照射されると、その光を電気信号に変換する。そして、イメージセンサISから出力された電気信号を信号処理することにより画像が生成される。このようにイメージセンサISは、入射した光を電気信号に変換して出力する機能を有する。イメージセンサISの受光面RCを拡大すると、イメージセンサISの受光面RCには、オンチップレンズOL、カラーフィルタCFおよびフォトダイオードPDが配置されていることがわかる。つまり、イメージセンサISは、オンチップレンズOL、カラーフィルタCFおよびフォトダイオードPDを有していることがわかる。以下では、イメージセンサISを構成するそれぞれの構成要素の機能について順次説明する。<オンチップレンズの構成および機能>まず、オンチップレンズOLについて説明する。図2はイメージセンサISにオンチップレンズOLを設けない場合の構成を概略的に示す図である。図2に示すように、イメージセンサISにオンチップレンズOLを設けない場合、イメージセンサISに入射した光は、イメージセンサISの受光面に配置されているフォトダイオードPDだけでなく、フォトダイオードPDの周辺領域にも照射される。すなわち、イメージセンサISの受光面には、複数のフォトダイオードPDがアレイ上に配置されているが、個々のフォトダイオードPDは、一定の隙間を介して配置されている。したがって、イメージセンサISに入射した光はすべてフォトダイオードPDに入射されるのではなく、フォトダイオードPD間の隙間にも照射されることになる。フォトダイオードPDに入射した光は、電気信号に変換することができるが、複数のフォトダイオードPD間の隙間に入射した光は、フォトダイオードPDに照射されるものではないから、電気信号に変換することができない。つまり、複数のフォトダイオードPD間の隙間に入射した光は無駄になることになる。したがって、イメージセンサISに入射した光をなるべく多く電気信号に変換できるように構成することが望ましいが、イメージセンサISにオンチップレンズOLを設けない場合は、イメージセンサISで電気信号に変換されずに無駄になる光が多くなることがわかる。これを解決する方法として、フォトダイオードPDを隙間無く配置することが考えられるが、個々のフォトダイオードPDで変換された電荷を転送するための走査回路などを設ける必要があるため、複数のフォトダイオードPDの間には必ず隙間が存在するのである。例えば、イメージセンサISを1つの大きなフォトダイオードPDで形成する場合には、受光面での隙間を無くすことができるが、この場合は画像の分解能が得られないことになる。このため、画像の分解能を向上させるためには、互いに独立した複数の小さなフォトダイオードPDをできるだけ多く受光面に配置することが必要となる。この場合、各フォトダイオードPDからの電荷を独立して電気信号に変換することが必要となり、個々のフォトダイオードPDが電気的に独立するように一定間隔の隙間絶縁領域を設ける必要がある。したがって、個々のフォトダイオードPD間には一定の隙間が生じるため、フォトダイオードPD間の隙間を完全に無くすことは困難である。そこで、イメージセンサISに入射した光を効率よく電気信号に変換するため、イメージセンサISにオンチップレンズOLを設けることが行なわれている。図3は、フォトダイオードPDの前面にオンチップレンズOLを配置する例を示す模式図である。図3に示すように、複数のフォトダイオードPDのそれぞれに対応してオンチップレンズOLが配置されている。すなわち、オンチップレンズOLは、フォトダイオードPDの数と同じ数だけ配置されていることになる。図3に示すように、イメージセンサISに入射した光はオンチップレンズOLに入射する。オンチップレンズOLに入射した光は、収束してフォトダイオードPD上に照射される。このようにオンチップレンズOLは、イメージセンサISに入射した光を収束させてフォトダイオードPD上に照射する機能を有している。つまり、オンチップレンズOLが設けられていない場合には、フォトダイオードPDに入射せずにフォトダイオードPD間の隙間に照射される光も、オンチップレンズOLを設けることにより、屈折してフォトダイオードPDに入射するようになるのである。すなわち、オンチップレンズOLは、入射光を収束させてフォトダイオードPD上に照射されるようにする機能を有しているのである。したがって、イメージセンサISにオンチップレンズOLを設けることにより、フォトダイオードPD間の隙間に照射される光をフォトダイオードPD上に集光することができることから、イメージセンサISに入射する光を効率よく電気信号に変換することができる。<カラーフィルタの構成および機能>続いて、カラーフィルタCFについて説明する。そもそも、光を電気信号に変換するフォトダイオードPDは、色を識別する機能は持ち合わせておらず、光の明暗を区別できるだけである。したがって、フォトダイオードPDだけでは、イメージセンサで写した画像がすべてモノクロとなってしまう。そこで、イメージセンサでカラー画像を生成できるようにイメージセンサISには、カラーフィルタCFが設けられているのである。人間の目も赤、緑、青の3原色しか感じることはできないが、これらの3原色の光量を調整することにより、あらゆる色を感じている。このことを光の3原色による加色混合という。例えば、赤と緑を同じ光量とすれば、黄となる。つまり、赤と緑を同じ光量とし、かつ、青の光量がない状態では、青の補色である黄色になる。そして、赤、緑、青を同じ光量とすると白色になる。一方、赤、緑、青のすべての光量がない場合には、黒色となる。この原理を利用したものが図4に示すカラーフィルタCFである。図4には、カラーフィルタCFの1つである原色フィルタが示されている。原色フィルタは、RGBRed、Green、Blueの3原色を用いたフィルタである。この原色フィルタをフォトダイオードPDの前に置くことにより、それぞれの色に対応したフォトダイオードPDとすることができる。例えば、赤のカラーフィルタCFを前面に置かれたフォトダイオードPDは赤色用の光量を検知するものとなり、緑のカラーフィルタCFを前面に置かれたフォトダイオードPDは緑色用の光量を検知するものとなる。さらに、青のカラーフィルタCFを前面に置かれたフォトダイオードPDは青色用の光量を検知するものとなる。そして、赤色用のフォトダイオードPDの光量、緑色用のフォトダイオードPDの光量および青色用のフォトダイオードPDの光量に応じて、様々な色を実現することができるのである。このRGBの3原色を使用した原色フィルタは、画像における色の再現性は良好であるが、イメージセンサISの感度があまり良くなく暗い場所での撮影に弱いという副作用がある。このため、原色フィルタは感度のいい大型のイメージセンサISに使用されることが多くなっている。一方、カラーフィルタCFには、RGBの3原色を使用した原色フィルタの他に、補色フィルタと呼ばれるものもある。補色フィルタでは、例えば、図5に示すように、シアンC、マゼンダM、イエローYにグリーンGを加えた4種類の色で構成されている。ただし、補色フィルタを使用したイメージセンサでは、実際に人間が撮像した画像を見ることを考慮してCMYGからRGBに変換する必要があるが、この変換の際、ノイズが生じるという問題がある。しかし、補色フィルタは、原色フィルタに比べて感度がいいという利点があるので、サイズ寸法が小さい言い換えれば、感度が低いといえるイメージセンサISに使用されることが多くなっている。<フォトダイオード>次に、フォトダイオードPDの構成について説明する。フォトダイオードPDは光を照射されると電荷を発生する機能を有するものである。このような機能を有するフォトダイオードPDは、例えば、pn接合によるダイオードから構成することができる。図6は、pn接合によるダイオードのバンド構造を示す図である。図6に示すように、左側領域がp型半導体領域であり、右側領域がn型半導体領域である。そして、p型半導体領域とn型半導体領域の境界が中央領域であり、空乏層となっている。このように構成されているpn接合によるダイオードでは、例えば、n型半導体領域にバンドギャップ以上のエネルギーを有する光hνが入射されると、この光がn型半導体領域で吸収される。具体的には、光がバンドの価電子帯に存在する電子に吸収されることにより、この電子がバンドギャップ以上のエネルギーを獲得する。そして、バンドギャップ以上のエネルギーを獲得した電子は、バンドギャップを乗り越えてバンドの伝導帯に移動する。この結果、伝導帯に移動した電子eと、電子が伝導帯に移動したことにより価電子帯に生成される正孔hとによる正孔電子対が発生する。そして、生成された電子eおよび正孔hは、フォトダイオードPDに印加されている逆方向電圧VGにより加速される。つまり、通常、フォトダイオードPDでは、pn接合によるダイオードに逆方向電圧VGを印加して使用する。逆方向電圧VGとは、pn接合による障壁が高くなる方向に印加される電圧である。具体的には、n型半導体領域に正電圧を印加し、p型半導体領域に負電圧を印加することになる。このように構成することにより、例えば、n型半導体領域で発生した電子eと正孔hは、逆方向電圧VGによる高電界で加速される。この結果、電子eと正孔hが再結合する割合を少なくすることができ、充分な電流を確保することができる。以上にようにして、フォトダイオードPDが構成されている。<走査回路の構成>イメージセンサは上記のように構成されており、イメージセンサでは、アレイ状に配列されたフォトダイオードPDで光を電荷に変換している。フォトダイオードPDで変換された電荷は電気信号として信号処理され画像が表示される。このとき、イメージセンサでは、アレイ状に配列されたフォトダイオードPDから順次電荷を出力するために走査回路が備えられている。以下に、この走査回路の構成について図面を参照しながら説明する。図7は、本実施の形態1におけるイメージセンサの受光部の構成を示した回路構成図である。図7において、本実施の形態1の走査回路は、垂直走査回路Vおよび水平走査回路Hを有している。垂直走査回路Vには走査線画素選択線1a~1nが接続されており、垂直走査回路Vは、これらの走査線1a~1nに順次電圧パルスを印加できるようになっている。水平走査回路Hにはn個の配線が接続されており、各配線はそれぞれMOSトランジスタTr1のゲート電極に接続されている。そして、水平走査回路Hは、n個のMOSトランジスタTr1のゲート電極に順次電圧を印加できるようになっている。また、各MOSトランジスタTr1のソース領域にはそれぞれ走査線2a~2nの一つが接続されており、各MOSトランジスタTr1のドレイン領域は、共通した出力線が接続されている。走査線1a~1nと走査線2a~2nとは、接続しない状態で互いに直交するように配置され、走査線1a~1nおよび走査線2a~2nによって区切られた個々の領域にはセル画素C1-1、C1-2C1-n、C2-1Cn-nが形成されている。セルCr-s1≦r≦n、1≦s≦n;r、sは自然数は、イメージセンサの受光部の最小単位を形成し、フォトダイオードPDおよび転送用トランジスタTr2を有している。フォトダイオードPDは、被写体からイメージセンサに入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送用トランジスタTr2は、フォトダイオードPDで蓄積された電荷をセルCr-sの外部へ転送する際のスイッチとしての役割を有している。各セルCr-sにおいて、フォトダイオードPDの一方の端は接地されており、もう一方の端は、転送用トランジスタTr2のソース領域と電気接続されている。また、各転送用トランジスタTr2のドレイン領域は、走査線2a~2nの一つに接続されており、各転送用トランジスタTr2のゲート電極は、垂直走査回路Vより引き出された走査線1a~1nの一つに接続されている。なお、フォトダイオードPDと並列に接続されたコンデンサは、実際にあるのではなく、フォトダイオードPDで電荷が蓄積されることを等価回路として示したものである。<走査回路の動作>次に、このように構成されたイメージセンサの動作について簡単に説明する。まず、イメージセンサにおいて被写体から入射する光に対応した電荷を蓄積する動作について説明する。被写体からの光が各セルCr-s内のフォトダイオードPDに入射すると光電変換により、光が電荷に変換され、変換された電荷は、フォトダイオードPDに蓄積される。フォトダイオードPDに蓄積される電荷は、フォトダイオードPDに入射する光の強弱および蓄積時間に応じた量となる。次に、フォトダイオードPDに蓄積された電荷を出力する動作について説明する。垂直走査回路Vにより走査線1a~1nに順にパルス電圧が印加されるが、現時点で特定の走査線1rにパルス電圧が印加されているとする。このとき他の走査線上には電圧は印加されていない。すると、走査線1rに接続されたセルCr-1、Cr-2Cr-nが選択され、各転送用トランジスタTr2のゲート電極に電圧が印加される。各ゲート電極に電圧が印加されると、各転送用トランジスタTr2がオン状態になり、セルCr-1、Cr-2Cr-n内の各フォトダイオードPDに蓄積されていた電荷がそれぞれ走査線2a~2nに取り出される。例えば、セルCr-1のフォトダイオードPDに蓄積されていた電荷は、走査線2a上に取り出され、セルCr-2のフォトダイオードPDに蓄積されていた電荷は、走査線2b上に取り出される。次に、水平走査回路Hにより、n個のMOSトランジスタTr1のゲート電極に順次パルス電圧を印加する。例えば、走査線2aに接続されているMOSトランジスタTr1から順にオン状態にする。走査線2aに接続されているMOSトランジスタTr1がオン状態のとき、他の走査線2b~2nに接続されている各MOSトランジスタTr1はオフ状態になっている。走査線2aに接続されているMOSトランジスタTr1がオン状態になると、走査線2aと出力線が導通することになり、走査線2aに取り出されていた電荷セルCr-1に蓄えられていた電荷が出力線を通して出力される。続いて、水平走査回路Hにより、走査線2bに接続されているMOSトランジスタTr1をオン状態にすると、走査線2bと出力線とが導通することになり、走査線2b上に取り出されていた電荷セルCr-2に蓄えられていた電荷が出力線を通して出力される。このようにして、水平走査回路Hにより、走査線2n上に取り出されていた電荷セルCr-nに蓄えられていた電荷を出力する動作まで行なう。その後、垂直走査回路Vにより走査線1rへの電圧の印加を終了し、今度は走査線1r1への電圧の印加を行ない上述した動作を繰り返す。このようにして、2次元状に配列したセルCr-s内の電荷をすべて出力する。出力された電荷に対応した電気信号はアンプなどにより増幅された後、増幅された電気信号は、例えばディスプレイなどの表示機器に入力する。すると、ディスプレイに映像が表示される。<受光部のデバイス構造>続いて、イメージセンサの受光部のデバイス構造について説明する。図8は、本実施の形態1における受光部のデバイス構造の一例を示す断面図である。図8において、例えば、リンPや砒素Asなどのn型不純物ドナーを導入した半導体基板1Sが配置されており、この半導体基板1Sの表面主面、素子形成面に素子分離領域LCSが形成されている。この素子分離領域LCSにより活性領域アクティブ領域が区画され、区画された活性領域に受光部が形成されている。具体的に、半導体基板1Sには、ボロンホウ素などのp型不純物アクセプタを導入したp型ウェルPWLが形成されており、このp型ウェルPWLに内包されるように、リンPや砒素Asなどのn型不純物を導入したn型ウェルNWLが形成されている。このp型ウェルPWLp-型半導体領域とn型ウェルNWLn-型半導体領域によって、フォトダイオードpn接合ダイオードが構成される。そして、さらに、n型ウェルNWLの表面の一部にp型半導体領域PRが形成されている。このp型半導体領域PRは、半導体基板1Sの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成されている領域である。すなわち、半導体基板1Sの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こすことになる。このため、電子を多数キャリアとするn型ウェルNWLの表面に、正孔を多数キャリアとするp型半導体領域PRを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制している。続いて、n型ウェルNWLの一部と平面的に重なるように、半導体基板1S上にゲート絶縁膜が形成されており、このゲート絶縁膜上にゲート電極が形成されている。そして、このゲート電極の両側の側壁にサイドウォールが形成されている。例えば、ゲート絶縁膜は、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。また、ゲート電極は、例えば、ポリシリコン膜から形成することができ、サイドウォールは、例えば、酸化シリコン膜、窒化シリコン膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成することができる。次に、ゲート電極に整合した半導体基板1S内には、ドレイン領域となるn型半導体領域NRが形成されている。このn型半導体領域NRは、例えば、リンPや砒素Asなどのn型不純物を導入した半導体領域から構成されている。以上のようにして、半導体基板1S上にフォトダイオードと転送用トランジスタQが形成されている。具体的に、フォトダイオードは、p型ウェルPWLとn型ウェルNWLによって形成されており、また、転送用トランジスタQは、上述したn型ウェルNWLをソース領域とし、このn型ウェルNWLと所定距離だけ離間した半導体基板1Sに形成されたn型半導体領域NRをドレイン領域としている。そして、ソース領域とドレイン領域で挟まれた領域がチャネル形成領域となり、このチャネル形成領域上にゲート絶縁膜を介してゲート電極が形成されている。これにより、ソース領域、ドレイン領域、チャネル形成領域、ゲート絶縁膜およびゲート電極を備える転送用トランジスタQが形成されている。そして、半導体基板1Sの活性領域に形成されているフォトダイオードと転送用トランジスタQは、n型ウェルNWLを共有しており、電気的に接続されていることがわかる。続いて、半導体基板1Sに形成されているフォトダイオードと転送用トランジスタQの上層に形成される配線構造について、図8を参照しながら説明する。図8において、フォトダイオードの表面n型ウェルNWLおよびp型半導体領域PRの表面には、キャップ絶縁膜CAPが形成されている。このキャップ絶縁膜CAPは、半導体基板1Sの表面特性界面特性を良好に保つ機能を有しており、例えば、酸化シリコン膜や窒化シリコン膜から形成されている。このキャップ絶縁膜CAP上には、反射防止膜ARFが形成されており、この反射防止膜ARFは、例えば、酸窒化シリコン膜から形成されている。次に、ゲート電極および反射防止膜ARF上を含む半導体基板1Sを覆うように、層間絶縁膜IL1が形成されており、この層間絶縁膜IL1を貫通してn型半導体領域NRドレイン領域に達するプラグPLGが形成されている。層間絶縁膜IL1は、例えば、TEOStetraethylorthosilicateを原料とした酸化シリコン膜から形成され、プラグPLGは、層間絶縁膜IL1に形成されたコンタクトホールに、例えば、チタン膜とチタン膜上に形成された窒化チタン膜チタン膜/窒化チタン膜からバリア導体膜と、バリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。そして、プラグPLGを形成した層間絶縁膜IL1上には、例えば、層間絶縁膜IL2が形成されており、この層間絶縁膜IL2に配線L1が形成されている。例えば、層間絶縁膜IL2は、例えば、酸化シリコン膜から形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば、SiOC膜を挙げることができる。また、配線L1は、例えば、銅配線から形成されており、ダマシン法を使用することにより形成することができる。なお、配線L1は、銅配線に限定されるものではなく、アルミニウム配線から形成することもできる。続いて、配線L1を形成した層間絶縁膜IL2上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜IL3が形成されており、この層間絶縁膜IL3に配線L2が形成されている。さらに、配線L2を形成した層間絶縁膜IL3上には、層間絶縁膜IL4が形成されており、この層間絶縁膜IL4に配線L3が形成されている。ここで、配線L1~配線L3は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線L1~配線L3によって遮られないようにするためである。さらに、配線L3を形成した層間絶縁膜IL4上には、カラーフィルタCFを介してオンチップレンズOLが搭載されている。本実施の形態1における受光部は上記にように構成されており、以下に、その動作について簡単に説明する。図8において、光が受光部に照射されると、まず、入射光は、オンチップレンズOLおよびカラーフィルタCFを通過する。その後、可視光に対して透明な層間絶縁膜IL4~IL1を通過した後、反射防止膜ARFに入射する。反射防止膜ARFでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードに入射する。フォトダイオードでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、n型ウェルNWLに蓄積される。そして、適切なタイミングで、転送用トランジスタQをオンする。具体的には、転送用トランジスタQのゲート電極にしきい値電圧以上の電圧を印加する。すると、ゲート絶縁膜直下のチャネル形成領域にチャネル領域n型半導体領域が形成され、転送用トランジスタQのソース領域n型ウェルNWLとドレイン領域n型半導体領域NRが電気的に導通することになる。この結果、n型ウェルNWLに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を伝わって外部回路に取り出される。このようにして、受光部が動作する。以上のようにして、受光部のデバイス構造が形成されているが、本実施の形態1では、図8に示すデバイス構造だけではなく、図9に示すデバイス構造も対象としている。つまり、図8は、現状の受光部のデバイス構造を示しているが、図9は、次世代のデバイス構造を示している。図8のデバイス構造と、図9のデバイス構造は、ほぼ同様の構成をしているが以下の点が相違する。すなわち、第1相違点は、転送用トランジスタおよび周辺回路用トランジスタのサイズである。例えば、受光部を形成した半導体チップには、受光部を構成するフォトダイオードや転送用トランジスタだけでなく、受光部の動作を制御する走査回路図7参照なども形成されていることがある。この走査回路は、例えば、図7に示すように、垂直走査回路Vや水平走査回路Hを有しており、これらの回路は、周辺回路を構成している。この周辺回路は、例えば、複数のトランジスタを有しており、周辺回路を構成するトランジスタを本明細書では、周辺回路用トランジスタと呼ぶことにする。このように1つの半導体チップには、受光部だけでなく周辺回路も形成されていることがあり、回路の高集積化や半導体チップの小型化を推進するため、受光部を構成する転送用トランジスタだけでなく周辺回路を構成する周辺回路用トランジスタの小型化も推進される。次世代のデバイス構造では、受光部および周辺回路のサイズを小さくするため、転送用トランジスタのサイズと周辺回路用トランジスタのサイズを小型化する取り組みが行なわれている。具体的に、次世代のデバイス構造においては、例えば、周辺回路用トランジスタのゲート電極のゲート長が130nm以下となることを想定している。この場合、必然的に、ゲート電極の直下に形成されるチャネル形成領域の長さも小さくなる。言い換えれば、周辺回路用トランジスタのソース領域とドレイン領域との距離が狭まることになる。これにより、次世代のデバイス構造では、周辺回路用トランジスタの小型化を実現することができる。同様に、図9に示すように、受光部を構成する転送用トランジスタの小型化も進められている。さらに、第2相違点は、転送用トランジスタや周辺回路用トランジスタのドレイン領域n型半導体領域NRの表面にシリサイド膜SLを形成している点である。これにより、図9に示す次世代のデバイス構造では、ドレイン領域とプラグPLGとの接続抵抗を低減することができる。なお、シリサイド膜SLは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。以上のように、例えば、イメージセンサの受光部のデバイス構造は、図8や図9に示す場合が考えられるが、本実施の形態1では、図8に示すデバイス構造と、図9に示す次世代のデバイス構造の両方を対象としている。<本願発明者が着目した結晶欠陥>上述した構成を有するイメージセンサでは、暗電流を低減して性能向上を図ることが重要である。暗電流とは、光を照射していない状態でも電流が流れる現象を言い、この暗電流が増加すると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯白点を起こし、表示される画像の劣化を引き起こすことになる。このことから、イメージセンサでは、できるだけ暗電流を低減することが、イメージセンサの特性向上の観点から必要となってくる。暗電流の原因の1つとして考えられるのが、特に、フォトダイオードを構成する半導体領域に形成される結晶欠陥である。本願発明では、このフォトダイオードを構成する半導体領域に形成される結晶欠陥に着目している。以下に、まず、この結晶欠陥の主な発生理由について言及した後、結晶欠陥に起因して暗電流が増加するメカニズムについて説明する。図10は、結晶欠陥の発生原因を説明するための図である。図10において、p型ウェルPWLに内包されるようにn型ウェルNWLが形成されており、このp型ウェルPWLとn型ウェルNWLによってフォトダイオードが形成される。例えば、フォトダイオードの一部を構成するn型ウェルNWLは、n型不純物を導入した半導体領域であり、この半導体領域は、イオン注入法を使用することにより、リンPや砒素Asなどのn型不純物を半導体基板内に導入することにより形成される。このイオン注入法では、注入するn型不純物イオンを加速させて半導体基板内に導入するため、注入されるn型不純物イオンのエネルギーによって、半導体基板を構成するシリコンがダメージを受ける。この結果、シリコンの結晶構造の中に結晶欠陥DFが生成されるのである。特に、図10に示すように、n型ウェルNWLに形成される結晶欠陥DFは、エンドオブレンジEORと呼ばれる領域に多数形成することが知られている。ここで、図10に示す位置Rpは不純物濃度がピークとなる位置を示しており、エンドオブレンジEORは、この位置Rp近傍の深い位置に形成されている領域である。エンドオブレンジEORに多数の結晶欠陥DFが形成される理由は、エンドオブレンジEORが比較的深い領域であるため、この位置に注入されるn型不純物のエネルギーが高いことと、不純物濃度がピークとなる位置に近い位置であるため、シリコン結晶にダメージを与えるn型不純物の量が多いことが原因として挙げることができる。図11は、図10のA1-A2線に沿った不純物プロファイルを示すグラフである。図11において、横軸はA1からの深さを示しており、縦軸はn型不純物の不純物濃度を示している。図11に示すように、A1-A2線に沿った不純物プロファイルでは、最大値を有するガウス分布形状となっており、不純物濃度のピークが存在する位置Rpが存在する。そして、エンドオブレンジEORは、図11に示すように、位置Rp近傍で、かつ、深い位置に存在している領域である。以上のことから、フォトダイオードの一部を構成するn型ウェルNWLに形成される結晶欠陥DFは、エンドオブレンジEORと呼ばれる比較的深い領域に多く形成されることがわかる。次に、結晶欠陥に起因して暗電流が増加するメカニズムについて説明する。図12は、pn接合によるフォトダイオードのバンド構造を示す図である。図12に示すように、左側領域がp型半導体領域図11のp型ウェルPWLに相当であり、右側領域がn型半導体領域図11のn型ウェルNWLに相当である。そして、p型半導体領域とn型半導体領域の境界が中央領域であり、空乏層となっている。図12に示すn型半導体領域において、結晶欠陥が無い場合、価電子帯に存在する電子は、バンドギャップ以上のエネルギーを受け取らなければ、伝導帯に移動することはできない。したがって、結晶欠陥の無い場合には、バンドギャップ以上のエネルギーを有する光が入射しなければ、価電子帯に存在する電子は、伝導帯にほとんど励起されることはない。このため、結晶欠陥の無い理想的なフォトダイオードでは、光が照射されなければ、伝導帯に励起される電子がほとんどないため、フォトダイオードを流れる暗電流は非常に小さくなる。これに対し、図12は、結晶欠陥が存在するフォトダイオードのバンド構造を示す図であり、図12では、例えば、n型半導体領域内において、価電子帯と伝導帯との間に欠陥準位DFLが形成されていることがわかる。つまり、フォトダイオードを構成する半導体領域に結晶欠陥が存在すると、価電子帯と伝導帯との間に欠陥準位DFLが形成されるのである。この結果、価電子帯に存在する電子は、この欠陥準位DFLを介して伝導帯に励起されてしまうのである。つまり、結晶欠陥が存在すると、価電子帯と伝導帯との間に欠陥準位DFLが形成されるため、バンドギャップ以上のエネルギーが与えられなくても、容易に、価電子帯から欠陥準位DFLを介して伝導帯へ電子が励起されてしまうのである。このことから、結晶欠陥が存在する場合、バンドギャップ以上のエネルギーが与えられなくても、フォトダイオードに電流が流れてしまうのである。言い換えれば、フォトダイオードに光が照射されない場合であっても、熱的な励起現象などによって、価電子帯から欠陥準位DFLを介して伝導帯へ電子が励起されてしまい、これによって、暗電流が増加してしまうのである。したがって、イメージセンサにおいて暗電流を低減するためには、受光部特に、フォトダイオードに存在する結晶欠陥を低減することが必要であることがわかる。<本発明者が検討した課題>上述した結晶欠陥を回復する方法として、半導体基板に対して加熱処理を加える方法が一般的に知られている。したがって、イメージセンサの製造工程においても、加熱処理が加えられている。以下に、本発明者が検討したイメージセンサの製造工程を説明した後、このイメージセンサの製造工程が有する課題について説明する。図13は、本発明者が検討した検討例1におけるイメージセンサの製造工程を示すフローチャートである。図13に示すように、まず、半導体基板を準備しS101、この半導体基板に対してイオン注入法を使用してp型不純物を導入することにより、半導体基板内にp型ウェルを形成するS102。そして、半導体基板の表面に、転送用トランジスタおよび周辺回路用トランジスタのゲート電極を形成した後S103、半導体基板内にイオン注入法を使用してn型不純物を導入することにより、半導体基板内にn型ウェルを形成するS104。これにより、p型ウェルとn型ウェルからなるフォトダイオードを形成することができる。ここで、n型ウェルを形成する際にイオン注入法を使用するため、n型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。続いて、n型ウェルの表面に反射防止膜を形成しS105、その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成するS106。同様に、周辺回路用トランジスタのゲート電極に整合して、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりn型不純物を導入することにより形成することができる。次に、転送用トランジスタのドレイン領域同様に、周辺回路用トランジスタのソース領域およびドレイン領域に導入したn型不純物を活性化させるために、活性化アニールを行なうS107。具体的に、この活性化アニールは、例えば、約800°C程度のファーネスアニールを30分程度実施した後、約1000°C程度のランプアニールを30秒程度実施することにより行なわれる。この活性化アニールにより、例えば、転送用トランジスタのドレイン領域に代表される半導体領域に導入されたn型不純物の活性化が行なわれる。次に、半導体基板上を覆うように層間絶縁膜を形成した後S108、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成する。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成するS109。その後、プラグを形成した層間絶縁膜上に多層配線を形成するS110。以上が検討例1におけるイメージセンサの製造方法の概要であるが、この検討例1では、n型ウェルを形成する際に形成された結晶欠陥を、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されたn型不純物を活性化させる活性化アニールによって回復させるように構成している。ところが、これらの領域に導入されたn型不純物を活性化させる活性化アニールの条件は、比較的浅い領域に形成されている半導体領域の活性化アニールに適した条件となっている。言い換えれば、n型ウェルに形成されている結晶欠陥は、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の深さよりもかなり深い領域に形成されており、これらの領域の活性化アニールでは、n型ウェルに形成されている結晶欠陥を充分に回復させることができるアニール条件とはなっておらず、n型ウェルに形成されている結晶欠陥を充分に回復することができない問題点が存在する。さらに、検討例1では、活性化アニールを実施した後に、プラズマCVDChemicalVaporDeposition法などのプラズマを使用した層間絶縁膜の形成工程、プラズマエッチングドライエッチングを使用したコンタクトホールの形成工程などが存在する。これらのプラズマCVD法やドライエッチングを使用した工程は、半導体基板にダメージを与えやすく、n型ウェル内に新たな結晶欠陥を形成するおそれもある。つまり、n型ウェルを形成する際に発生した結晶欠陥を回復させるためには、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の活性化アニールでは充分とは言えず、たとえ、これらの領域の活性化アニールによって、n型ウェル内の結晶欠陥が回復したとしても、これらの領域の活性化アニール後に実施されるプラズマ処理やドライエッチングにより、n型ウェル内に新たな結晶欠陥が生じる問題点が発生する。そこで、以下に示す検討例2におけるイメージセンサの製造方法が適用されている。この検討例2におけるイメージセンサの製造方法について説明する。図14は、本発明者が検討した検討例2におけるイメージセンサの製造工程を示すフローチャートである。図14に示すように、まず、半導体基板を準備しS201、この半導体基板に対してイオン注入法を使用してp型不純物を導入することにより、半導体基板内にp型ウェルを形成するS202。そして、半導体基板の表面に転送用トランジスタのゲート電極や周辺回路用トランジスタのゲート電極を形成した後S203、半導体基板内にイオン注入法を使用してn型不純物を導入することにより、半導体基板内にn型ウェルを形成するS204。これにより、p型ウェルとn型ウェルからなるフォトダイオードを形成することができる。ここで、n型ウェルを形成する際にイオン注入法を使用するため、n型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、検討例2では、n型ウェルを形成した後、n型ウェルのエンドオブレンジに形成された結晶欠陥を回復させるために、アニール処理を実施するS205。これにより、n型ウェルを形成する際に発生した結晶欠陥を回復させることができると考えられる。続いて、n型ウェルの表面に反射防止膜を形成しS206、その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成するS207。同様に、周辺回路用トランジスタのゲート電極に整合して、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりn型不純物を導入することにより形成することができる。次に、これらの領域に導入したn型不純物を活性化させるために、活性化アニールを行なうS208。具体的に、この活性化アニールは、例えば、約800°C程度のファーネスアニールを30分程度実施した後、約1000°C程度のランプアニールを30秒程度実施することにより行なわれる。次に、半導体基板上を覆うように層間絶縁膜を形成する。S209。その後、層間アニールを実施するS210。この層間アニールは、例えば、約900度の加熱処理を30分程度行なうことにより実現される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成する。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成するS211。その後、プラグを形成した層間絶縁膜上に多層配線を形成するS212。以上が検討例2におけるイメージセンサの製造方法の概要であるが、この検討例2では、n型ウェルを形成した直後にアニール処理を実施しているため、n型ウェルに形成された結晶欠陥を回復させることができると考えられる。ところが、n型ウェルに形成された結晶欠陥はエンドオブレンジと呼ばれる深い領域に多数形成されるため、上述したアニール処理によっても充分に回復させることは難しい。さらに、このアニール処理を施した後に、プラズマCVD法を使用した反射防止膜の堆積工程、ドライエッチングを使用した反射防止膜のパターニング工程、ドレイン領域を形成するためのイオン注入工程、あるいは、プラズマCVD法を使用した層間絶縁膜の堆積工程などが存在するため、これらの工程によって、半導体基板がダメージを受ける。この結果、n型ウェル内にも間接的に結晶欠陥が形成されるポテンシャルが高くなる。つまり、たとえ、上述したアニール処理を施したとしても、その後のプラズマ処理やドライエッチング工程でのダメージにより、n型ウェル内に結晶欠陥が発生しやすくなる。このため、検討例2では、層間絶縁膜を形成した後、層間アニールと呼ばれる加熱処理を施している。この層間アニールは、約900°C程度の加熱処理を30分程度行なうことにより実現されている。実際に、この層間アニールによって、n型ウェルに形成される結晶欠陥を低減させることができ、これによって、イメージセンサの暗電流を低減することができている。ところが、層間アニールは、転送用トランジスタや周辺回路用トランジスタを形成した後に実施されることから、層間アニールによる高温の熱処理によって、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されている不純物が拡散し、これらの領域の不純物プロファイルが変動してしまう。この結果、転送用トランジスタや周辺回路用トランジスタの特性変動が問題となる。すなわち、高温の熱処理である層間アニールは、フォトダイオードの一部を構成するn型ウェルに存在する結晶欠陥を低減する観点からは望ましいが、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制する観点からは望ましいとは言えない問題点がある。図8に示す現状のデバイス構造では、転送用トランジスタや周辺回路用トランジスタのサイズが大きいため、上述した層間アニールによる転送用トランジスタや周辺回路用トランジスタの特性変動がそれほど問題とならない。ところが、今後、図9に示す次世代のデバイス構造が主流となった場合、この次世代のデバイス構造に層間アニールを実施すると、層間アニールの短所が顕在化するのである。具体的に、図9に示すデバイス構造では、まず、転送用トランジスタのゲート電極のゲート長が小さくなるとともに、周辺回路用トランジスタのゲート電極のゲート長が130nm以下になる。このような微細化された転送用トランジスタや周辺回路用トランジスタに、900°C程度の高温の熱処理を実施すると、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されているn型不純物の拡散が無視できなくなり、この拡散によって、転送用トランジスタや周辺回路用トランジスタが正常に動作しなくなるおそれが高まる。さらに、次世代のデバイス構造では、転送用トランジスタのドレイン領域の表面や周辺回路用トランジスタのソース領域およびドレイン領域の表面にシリサイド膜を形成しているが、シリサイド膜の耐熱温度は、700°C以下であり、シリサイド膜の形成後に、900°Cを超える高温の層間アニールを実施することは困難になる。したがって、図9に示す次世代のデバイス構造図9参照では、現状実施している層間アニールを実施することが困難となる。さらには、現状のデバイス構造図8参照においても、できるだけ転送用トランジスタや周辺回路用トランジスタの特性変動を抑制する必要があり、この観点から、できるだけ、転送用トランジスタや周辺回路用トランジスタに印加される熱負荷を小さくする必要がある。そこで、本実施の形態1では、現状のデバイス構造だけでなく、次世代のデバイス構造にも適用可能な熱処理方法を実現する工夫を施している。すなわち、本実施の形態1では、現状のデバイス構造だけでなく、次世代のデバイス構造も見据えて、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制しながら、フォトダイオードに形成される結晶欠陥を充分に回復させることができる技術的思想を提供するものである。以下に、この工夫を施した本実施の形態1における技術的思想について説明する。<本願発明の基本思想>まず、本実施の形態1における基本思想について図面を参照しながら説明する。本実施の形態1における特徴は、結晶欠陥を回復させる加熱処理として、800°C以上の高温が必要とされる従来のファーネスアニール炉体アニール、ランプアニール、レーザアニール、あるいは、フラッシュアニールといった加熱処理本明細書では、従来の加熱処理というを使用するのではなく、400°C以下の低温で実現できるマイクロ波アニールを使用する点にある。これにより、本実施の形態1では、低温処理が可能なマイクロ波アニールを使用することで、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制しながら、フォトダイオードに存在する結晶欠陥の回復を図ることができる。すなわち、本実施の形態1によれば、マイクロ波アニールを使用することにより、結晶欠陥に起因する暗電流の増加を抑制できるとともに、不純物プロファイルの変動に起因する転送用トランジスタや周辺回路用トランジスタの性能劣化を抑制することができる。以下に、従来の加熱処理と対比しながら、本実施の形態1で使用するマイクロ波アニールの利点について説明する。図15は、従来の加熱処理によって半導体基板1Sを加熱する様子を示す模式図である。図15において、半導体基板1Sは複数のシリコン原子Siから構成されており、複数のシリコン原子Siは結晶構造を構成している。ここで、従来の加熱処理においては、半導体基板1Sの外部に設けられた熱源から半導体基板1Sの表面または裏面熱を照射する。これにより、半導体基板1Sは、まず、熱源からの熱によって表面が加熱され、その後、熱伝導によって半導体基板1Sの内部へ熱が伝達していくことで、半導体基板1Sが加熱されることになる。つまり、図15に示すように、従来の加熱処理では、半導体基板1Sの表面からの熱伝導によって、半導体基板1Sの内部が加熱される。このため、半導体基板1Sの表面に存在するシリコン結晶が最も振動して温度の高い状態となっており、半導体基板1Sの内部に進むに連れて、シリコン結晶の振動が小さくなり、表面よりも温度が低い状態となる。すなわち、従来の加熱処理では、熱源からの熱伝導を利用するものであることから、半導体基板1Sの表面と内部に温度分布が生じやすく、半導体基板1Sの内部に存在するシリコン結晶の振動を大きくするためには、熱源の温度を高温にする必要がある。特に、フォトダイオードでは、エンドオブレンジと呼ばれる比較的深い領域に結晶欠陥が形成されるため、この結晶欠陥を回復させるためには、半導体基板1Sの内部まで高温にする必要がある。半導体基板1Sの内部を高温にするためには、熱源の温度をさらに高くする必要がある。すると、半導体基板1Sの表面はさらに高温となり、半導体基板1Sの表面に形成されているデバイス構造に与えるダメージが大きくなる。例えば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に従来の加熱処理を施す場合、上述したように、半導体基板1Sの内部の深い領域に形成されている結晶欠陥を回復させるため、熱源の温度を上昇させると、半導体基板1Sの表面温度が高くなる。この結果、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動するとともに、シリサイド膜の耐熱性以上の熱負荷が加わることになってしまう。このように、従来の加熱処理では、熱伝導によって半導体基板1Sを加熱していることから、半導体基板1Sの内部の深い領域に形成されている結晶欠陥を回復させるためには、必然的に、熱源の温度を高くしなければならず、これによって、半導体基板1Sの表面温度が高くなる。このことから、従来の加熱処理では、半導体基板1Sの表面に形成されているデバイス構造に与えるダメージが大きくなるのである。さらに、従来の加熱処理では、熱源からの熱伝導を利用しているため、半導体基板1Sの表面上に形成された構造材質による影響を受けやすくなるという性質を有していることになる。したがって、従来の加熱処理では、例えば、800°C以上という高温での処理が必要となり、半導体基板1Sの表面に形成されているデバイス転送用トランジスタや周辺回路用トランジスタの特性変動が問題となる。続いて、本実施の形態1で使用するマイクロ波アニールについて説明する。図16は、本実施の形態1におけるマイクロ波アニールによって半導体基板1Sを加熱する様子を示す模式図である。図16において、半導体基板1Sは複数のシリコン原子Siから構成されており、複数のシリコン原子Siは結晶構造を構成している。ここで、半導体基板1Sの表面または裏面から、シリコン結晶に共鳴吸収される周波数5.8GHzのマイクロ波を照射する。すると、半導体基板1Sを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起される。この結果、半導体基板1Sが加熱されることになる。すなわち、本実施の形態1におけるマイクロ波アニールは、従来の加熱処理のような熱伝導を利用したものではなく、マイクロ波によって直接、シリコン結晶の格子振動を誘起させる点に特徴がある。したがって、本実施の形態1におけるマイクロ波アニールは、シリコン結晶の格子振動を直接誘起させるので、半導体基板1Sの深さによらず、一様にシリコン結晶を加熱することができる。つまり、本実施の形態1におけるマイクロ波アニールによれば、半導体基板1Sの深さ方向に存在するシリコン結晶を均一に加熱することができるのである。このため、半導体基板1Sの内部の深い領域に形成されている結晶欠陥を回復させるために高温にする必要がなくなる。例えば、半導体基板の内部に形成されている結晶欠陥は、結晶構造を構成するシリコン結晶の格子振動を誘起させるということは、互いに隣接するシリコン原子同士の結合が促進されることを意味している。したがって、シリコン結晶の格子振動が誘起されればされるほど結晶欠陥は回復する傾向を示すことになる。ここで、従来の加熱処理では、熱伝導を利用しているため、半導体基板1Sの内部に形成されているシリコン結晶の格子振動を大きくするためには、熱源を高温にする必要があり、高温の熱処理が必要となってしまう。これに対し、本実施の形態1におけるマイクロ波アニールでは、熱伝導を利用せず、マイクロ波の共鳴吸収によって、シリコン結晶の格子振動を直接誘起している。このため、半導体基板1Sの内部に存在するシリコン結晶の格子振動を誘起させる場合であっても、高温にする必要性はないのである。これにより、本実施の形態1におけるマイクロ波アニールによれば、例えば、400°C以下という低温でのアニールが可能となるのである。特に、本実施の形態1では、シリコン結晶に共鳴吸収される周波数5.8GHz程度のマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過し、かつ、アルミニウム膜や銅膜などの金属膜では反射される。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板1Sだけを選択的に加熱することができる。このことから、本実施の形態1におけるマイクロ波アニールによれば、半導体基板1Sの表面に形成された構造材質の影響を受けにくく、低温でのアニールが可能となる。また、シリコン結晶以外の絶縁膜や金属膜は加熱されにくくなるため、絶縁膜や金属膜に加わる熱負荷を低減することができる。このように、本実施の形態1におけるマイクロ波アニールによれば、半導体基板1Sの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、400°C以下という低温でのアニールで実現可能となるため、半導体基板1Sの表面に形成されているデバイス転送用トランジスタや周辺回路用トランジスタの特性変動も抑制することができる。具体的には、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に、マイクロ波アニールを施す場合であっても、上述したように、低温のアニールで半導体基板1Sの内部の深い領域に形成されている結晶欠陥を回復させることができる。このため、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動することを抑制できるとともに、シリサイド膜を保護することができる。上述した本実施の形態1におけるマイクロ波アニールの特徴利点をまとめると以下のようになる。1本実施の形態1におけるマイクロ波アニールによれば、シリコン結晶に共鳴吸収される周波数5.8GHz程度のマイクロ波を使用することにより、シリコン結晶の格子振動を直接誘起するため、例えば、400°C以下という低温においても、半導体基板1Sの内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態1におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板1Sの深さ方向に均一に加熱することができる結果、例えば、400°C以下という低温での結晶回復を実現することができる。2また、本実施の形態1におけるマイクロ波アニールによれば、外部からの熱源による従来の加熱処理と異なり、シリコン結晶だけを選択的に加熱することができるため、絶縁膜層間絶縁膜や金属膜配線に加わる熱負荷を低減することができる。3さらに、本実施の形態1におけるマイクロ波アニールによれば、半導体基板1Sの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、400°C以下という低温でのアニールで実現可能となるため、半導体基板1Sの表面に形成されているデバイス転送用トランジスタや周辺回路用トランジスタの特性変動も抑制することができる。次に、本実施の形態1におけるマイクロ波アニールによれば、半導体基板1Sの内部に形成されている結晶欠陥を回復できるという検証結果について説明する。図17は、半導体基板内にイオン注入法を使用して導電型不純物を導入した状態を、カソードルミネッセンスCL法で分析した結果を示すグラフである。図17において、横軸は波長を示しており、縦軸は発光強度を示している。ここで、重要な点は、波長の大きな範囲において、ブロードな発光が観測されている点である。このブロードな発光は、半導体基板内に存在する結晶欠陥の存在を示す現象であり、図17では、ブロードな発光が観測されていることから、半導体基板内に多数の結晶欠陥が存在しているものと考えられる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入しただけの状態においては、半導体基板内に多数の結晶欠陥が存在していることがわかる。続いて、図18は、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、従来の加熱処理例えば、900°C、30分程度のアニールを施した状態でのカソードルミネッセンスCL法における分析結果を示すグラフである。図18に示すように、波長の大きな範囲においてブロードな発光が観測されていないことがわかる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、従来の加熱処理を施した場合、半導体基板内に存在する結晶欠陥が回復していることがわかる。次に、図19は、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、本実施の形態1におけるマイクロ波アニール例えば、400°C以下380°C、5分~30分程度、2kW~10kW程度のパワーによるマイクロ波アニールを施した状態でのカソードルミネッセンスCL法における分析結果を示すグラフである。図19に示すように、波長の大きな範囲においてブロードな発光が観測されていないことがわかる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、本実施の形態1におけるマイクロ波アニールを施した場合、半導体基板内に存在する結晶欠陥が回復していることがわかる。特に、図18と図19を比較すると、400°C以下という低温でのマイクロ波アニールでも、900°C程度という高温での加熱処理と同等の結晶回復特性が得られていることがわかる。すなわち、本実施の形態1におけるマイクロ波アニールにおいては、例えば、900°C程度で実施される従来の加熱処理に比べて、充分に低い400°C以下という温度条件においても、半導体基板内の結晶欠陥を充分に回復することができるのである。ここで、本実施の形態1におけるマイクロ波アニールにおいては、半導体基板内に存在する結晶欠陥を充分に回復させる観点から、処理時間を5分~30分程度、マイクロ波のパワーを2kW~10kW程度にして実施することが望ましい。さらに、本実施の形態1におけるマイクロ波アニールによれば、半導体基板内に導入した導電型不純物の拡散を抑制できるという検証結果について説明する。図20は、半導体基板内に導入されたボロンBの不純物プロファイルを示すグラフである。このとき、グラフ1は、半導体基板内にイオン注入法を使用してボロンBを導入しただけの状態における不純物プロファイルを示しており、グラフ2は、ボロンBを導入した後、従来の加熱処理を実施した状態における不純物プロファイルを示している。また、グラフ3は、ボロンBを導入した後、本実施の形態1におけるマイクロ波アニールを実施した状態における不純物プロファイルを示している。図20において、横軸は、半導体基板の表面からの深さを示しており、縦軸は、ボロンBの不純物濃度を示している。図20に示すように、半導体基板内にイオン注入法を使用してボロンBを導入しただけの状態グラフ1が最も半導体基板の深さ方向への広がりが小さくなっていることがわかる。このことは、どのような加熱処理を施しても、不純物ボロンが拡散してしまうことを示している。ところが、グラフ2とグラフ3を見てわかるように、加熱処理の種類によって、不純物ボロンの拡散の仕方が相違することがわかる。具体的には、図20のグラフ2とグラフ3を見てわかるように、従来の加熱処理を実施した状態グラフ2における不純物プロファイルよりも、本実施の形態1におけるマイクロ波アニールを実施した状態グラフ3における不純物プロファイルの方が深さ方向への広がりが抑制されている。これは、一般的に、半導体基板中に導入された不純物の拡散係数は、温度に比例することから、従来の加熱処理を施す場合よりも、本実施の形態1におけるマイクロ波アニールを施す場合の方が不純物ボロンの拡散を抑制できると理解される。なぜなら、上述したように、従来の加熱処理は、900°C程度の熱処理であるのに対し、本実施の形態1におけるマイクロ波アニールは、例えば、400°C以下のアニールであるからである。なお、図20では、導電型不純物の一例として、p型不純物であるボロンBについて説明したが、n型不純物であるリンPや砒素Asについても拡散係数は温度に比例すると考えられるから、ボロンBの場合と同様に、従来の加熱処理を施す場合よりも、本実施の形態1におけるマイクロ波アニールを施す場合の方が導電型不純物の拡散を抑制できることは明らかである。以上のことから、本実施の形態1におけるマイクロ波アニールの利点は、従来の加熱処理に比べて遥かに低い温度でのアニールでありながら、従来の加熱処理のような高温での加熱処理と同等の結晶欠陥回復特性を得ることができる点である図18~図19参照。これにより、本実施の形態1によれば、過大な熱負荷を与えることなく、半導体基板内に存在する結晶欠陥を回復させることができる。この利点は、本実施の形態1におけるマイクロ波アニールの実施時期の制約が緩和されることを意味し、これによって、イメージセンサに代表される半導体装置の性能向上を充分に図ることができるのである。具体的に、過大な熱負荷を与えないという利点は、例えば、半導体基板内に導入された導電型不純物の拡散を充分に抑制できる点図20参照に反映され、さらに、本実施の形態1におけるマイクロ波アニールの実施時期の制約が緩和される利点は、例えば、従来の加熱処理では困難である耐熱性の低いシリサイド膜の形成工程後や配線形成工程後にも実施することができる点に反映される。このことを踏まえて、以下では、本実施の形態1におけるマイクロ波アニールを、例えば、半導体装置の一例であるイメージセンサの製造工程に適用して、本願発明の有用性を説明する。<本実施の形態1におけるイメージセンサの製造方法>図21および図22は、本実施の形態1におけるイメージセンサの製造工程の流れを示すフローチャートである。また、図23~図37は、本実施の形態1におけるイメージセンサの製造工程を示す断面図である。まず、始めに、図21および図22を使用して、本実施の形態1におけるイメージセンサの製造工程の概略について説明した後、図23~図37に示す断面図を使用してイメージセンサの製造工程を詳細に説明する。なお、本実施の形態1における製造方法で説明するイメージセンサのデバイス構造は、例えば、図9に示す次世代のデバイス構造を対象としている。図21において、まず、例えば、n型不純物を導入した半導体基板を準備しS301、この半導体基板に対してイオン注入法を使用してp型不純物を導入することにより、半導体基板内にp型ウェルを形成するS302。そして、半導体基板の表面に、転送用トランジスタのゲート電極や周辺回路用トランジスタのゲート電極を形成した後S303、半導体基板内にイオン注入法を使用してn型不純物を導入することにより、半導体基板内にn型ウェルを形成するS304。さらに、n型ウェルの表面の一部に、イオン注入法を使用してp型不純物を導入することにより、p型半導体領域を形成するS305。以上より、p型ウェルとn型ウェルを備えるフォトダイオードを形成することができる。ここで、n型ウェルを形成する際にイオン注入法を使用するため、n型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、本実施の形態1では、n型ウェルを形成した後、n型ウェルのエンドオブレンジに形成された結晶欠陥を回復させるために、通常のアニール処理従来の加熱処理を実施するS306。ただし、本実施の形態1では、後述するようにマイクロ波アニールを実施するため、この通常のアニール工程を省いてもよい。続いて、n型ウェルの表面にキャップ絶縁膜を形成した後S307、このキャップ絶縁膜上に反射防止膜を形成するS308。その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成するS309。同様に、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりn型不純物を導入することにより形成することができる。次に、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入したn型不純物を活性化させるために、活性化アニールを行なうS310。具体的に、この活性化アニールは、例えば、約1000°C程度のランプアニールを30秒程度実施することにより行なわれる。次に、転送用トランジスタのドレイン領域の表面や周辺回路用トランジスタのソース領域およびドレイン領域の表面にシリサイド膜を形成した後S311、半導体基板上を覆うように層間絶縁膜を形成するS312。その後、図22に示すように、本実施の形態1の特徴であるマイクロ波アニールを実施するS313。このマイクロ波アニールは、例えば、400°C以下380°C、5分~30分程度、2kW~10kW程度のパワーによる条件で実施される。これにより、フォトダイオードの一部を構成するn型ウェルに形成されている結晶欠陥に代表される半導体基板内の結晶欠陥が回復する。特に、本実施の形態1では、プラズマCVD法を使用したキャップ絶縁膜や反射防止膜の堆積工程、ドライエッチングを使用したキャップ絶縁膜や反射防止膜のパターニング工程、ソース領域やドレイン領域を形成するためのイオン注入工程、シリサイド膜を形成するシリサイド工程、あるいは、プラズマCVD法を使用した層間絶縁膜の堆積工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板内に新たに形成される結晶欠陥も回復することができる。このように、本実施の形態1におけるマイクロ波アニールを実施する工程を、例えば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の形成後やシリサイド膜の形成後に実施することができるのは、本実施の形態1におけるマイクロ波アニールが、例えば、400°C以下という低温でのアニールであるからである。例えば、転送用トランジスタや周辺回路用トランジスタの微細化が進んで、転送用トランジスタのゲート電極のゲート長が小さくなるとともに、周辺回路用トランジスタのゲート電極のゲート長が130nm以下になる場合であっても、本実施の形態1におけるマイクロ波アニールによれば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されているn型不純物の拡散を抑制することができるので、不純物プロファイルの変動に起因する転送用トランジスタや周辺回路用トランジスタの動作不良を回避できる。さらに、シリサイド膜を形成した後であっても、例えば、シリサイド膜の耐熱温度は700°C程度であるが、本実施の形態1におけるマイクロ波アニールは、この耐熱温度よりも遥かに低い400°C以下で実施される。このため、シリサイド膜にほとんど影響を与えることなく、本実施の形態1におけるマイクロ波アニールを実施することができるのである。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成するS314。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成するS315。その後、プラグを形成した層間絶縁膜上に多層配線を形成するS316。さらに、最上層の層間絶縁膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付けS317、最後に、カラーフィルタ上にオンチップレンズを取り付けるS318。以上のようにして、本実施の形態1におけるイメージセンサを製造することができる。なお、本実施の形態1では、層間絶縁膜を形成した後にマイクロ波アニールを実施する例について説明したが、例えば、図22に示すように、コンタクトホールを形成した後OP1や、配線層を形成した後OP2に、本実施の形態1におけるマイクロ波アニールを実施してもよい。具体的に、コンタクトホールを形成した後に、本実施の形態1におけるマイクロ波アニールを実施する利点は、以下の示す点である。すなわち、コンタクトホールは、層間絶縁膜を形成した後、フォトリソグラフィ技術およびドライエッチング技術を使用することにより形成される。したがって、コンタクトホールの形成工程では、半導体基板にダメージを与えやすいドライエッチング技術が使用されるため、例えば、層間絶縁膜を形成した直後にマイクロ波アニールを実施してしまうと、その後のコンタクトホールの形成工程後に形成された結晶欠陥を回復することができなくなる。しかし、コンタクトホールの形成工程後に、本実施の形態1におけるマイクロ波アニールを実施すれば、コンタクトホールを形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。また、配線層を形成した後に、本実施の形態1におけるマイクロ波アニールを実施することができるのは、配線層の耐熱温度が約500°C程度であり、本実施の形態1におけるマイクロ波アニールが、配線層の耐熱温度よりも低い400°C以下で実施できるからである。このように、配線層を形成した後に、本実施の形態1におけるマイクロ波アニールを実施する利点は、以下の示す点である。例えば、アルミニウム膜から配線層を形成する場合は、層間絶縁膜上にアルミニウム膜を形成した後、フォトリソグラフィ技術およびドライエッチング技術によってアルミニウム膜をパターニングすることにより形成される。一方、銅膜から配線層を形成する場合は、フォトリソグラフィ技術およびドライエッチング技術を使によって層間絶縁膜に配線溝を形成した後、この配線溝に銅膜を埋め込み、不要な銅膜をCMPChemicalMechanicalPolishing法で除去することにより形成する。したがって、配線層をアルミニウム膜や銅膜のいずれから形成する場合も、半導体基板にダメージを与えやすいドライエッチング技術が使用される。このことから、例えば、層間絶縁膜を形成した直後にマイクロ波アニールを実施してしまうと、その後のコンタクトホールの形成工程後や配線層の形成工程後に形成された結晶欠陥を回復することができなくなる。しかし、配線層の形成工程後に、本実施の形態1におけるマイクロ波アニールを実施すれば、コンタクトホールを形成する際や配線層を形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。次に、断面図を使用してイメージセンサの製造工程を詳細に説明する。まず、図23に示すように、リンPや砒素Asなどのn型不純物を導入したシリコン単結晶よりなる半導体基板1Sを用意する。このとき、半導体基板1Sは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板1Sに素子間を分離する素子分離領域LCSを形成する。素子分離領域LCSは、素子が互いに干渉しないようにするために設けられる。素子分離領域LCSは、例えば、LOCOSlocaloxidationofsilicon法やSTIshallowtrenchisolation法を用いて形成することができる。図23では、LOCOS法を形成した素子分離領域LCSが図示されている。続いて、図24に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板1S内にボロンBなどのp型不純物を導入することにより、p型ウェルPWLを形成する。その後、図25に示すように、例えば、熱酸化法を使用することにより、p型ウェルPWLの表面に酸化シリコン膜からなるゲート絶縁膜GOXを形成する。ただし、ゲート絶縁膜は、酸化シリコン膜に限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。そして、ゲート絶縁膜GOX上に、例えば、ポリシリコン膜からなる導体膜を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜をパターニングして、転送用トランジスタのゲート電極Gを形成する。なお、図示はしないが、同時に、周辺回路用トランジスタのゲート電極も形成される。さらに、転送用トランジスタのゲート電極Gを覆う半導体基板1S上に、例えば、酸化シリコン膜からなる絶縁膜を形成し、この絶縁膜に対して、異方性エッチングを施す。これにより、転送用トランジスタのゲート電極Gの両側の側壁にサイドウォールSWを形成することができる。次に、図26に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、リンPや砒素Asなどのn型不純物を半導体基板内に導入する。これにより、p型ウェルPWLに内包されたn型ウェルNWLを形成することができる。上述したp型ウェルPWLとn型ウェルNWLによってフォトダイオードが構成される。そして、このn型ウェルNWLの一部は、転送用トランジスタのゲート電極Gと平面視においてオーバラップするように形成される。このようにn型ウェルNWLの一部と転送用トランジスタのゲート電極Gとをオーバラップさせる理由は、n型ウェルNWLは転送用トランジスタのソース領域としても機能するため、転送用トランジスタが動作できるようにするためである。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、n型ウェルNWLの表面領域に、ボロンBなどのp型不純物を導入する。これにより、n型ウェルNWLの表面領域にp型半導体領域PRを形成することができる。なお、n型ウェルNWLの一部と転送用トランジスタのゲート電極Gとを平面視においてオーバラップさせる必要があるため、n型ウェルNWLと転送用トランジスタのゲート電極Gとの位置合わせが重要となってくる。このことから、本実施の形態1では、まず、精度の低いフォトリソグラフィ技術およびエッチング技術によって、転送用トランジスタのゲート電極Gを形成した後、このゲート電極Gに位置合わせするように、精度の高いイオン注入法でn型ウェルNWLを形成している。このことから、本実施の形態1では、転送用トランジスタのゲート電極Gを形成した後、n型ウェルNWLを形成するようにしている。ただし、転送用トランジスタのゲート電極Gの微細化がそれほど進んでいない世代のように、位置合わせ精度がそれほど問題とならない場合には、n型ウェルを形成した後、転送用トランジスタのゲート電極Gを形成するようにしてもよい。ここで、n型ウェルNWLを形成する際にイオン注入法を使用するため、n型ウェルNWLのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、本実施の形態1では、n型ウェルNWLを形成した後、n型ウェルNWLのエンドオブレンジに形成された結晶欠陥を回復させるために、通常のアニール処理従来の加熱処理を実施する。ただし、本実施の形態1では、後述するようにマイクロ波アニールを実施するため、この通常のアニール工程を省いてもよい。続いて、図27に示すように、半導体基板1S上に、例えば、CVD法を使用して絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、この絶縁膜をパターニングする。これにより、絶縁膜からなるキャップ絶縁膜CAPを形成する。キャップ絶縁膜は、例えば、酸化シリコン膜や窒化シリコン膜から形成することができる。その後、半導体基板1S上に、例えば、CVD法を使用して酸窒化シリコン膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸窒化シリコン膜をパターニングする。これにより、酸窒化シリコン膜からなる反射防止膜ARFを形成することができる。次に、図28に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、転送用トランジスタのゲート電極Gに整合した半導体基板1S内に、例えば、リンPや砒素Asなどのn型不純物を導入する。これにより、転送用トランジスタのゲート電極Gに整合したn型半導体領域NRを形成することができる。なお、図示はしないが、例えば、リンPや砒素Asなどのn型不純物を導入することにより、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。その後、これらの領域に導入したn型不純物を活性化させるために、活性化アニールを行なう。具体的に、この活性化アニールは、例えば、約1000°C程度のランプアニールを30秒程度実施することにより行なわれる。以上のようにして、半導体基板1Sにフォトダイオードと転送用トランジスタQと周辺回路用トランジスタ図示せずを形成することができる。具体的に、フォトダイオードは、p型ウェルPWLとn型ウェルNWLによって形成される。また、転送用トランジスタは、ソース領域となるn型ウェルNWL、ゲート絶縁膜GOX、ゲート電極G、および、ドレイン領域となるn型半導体領域から構成されることになる。続いて、図29に示すように、半導体基板1S上に、例えば、酸化シリコン膜からなるシリサイドブロッキング膜SBFを形成し、その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、このシリサイドブロッキング膜SBFをパターニングする。シリサイドブロッキング膜SBFのパターニングは、ドレイン領域となるn型半導体領域NRの一部を露出するように行なわれる。その後、図30に示すように、例えば、半導体基板1S上に、ニッケル膜、チタン膜、コバルト膜、あるいは、プラチナ膜などからなる金属膜MFを形成する。この金属膜MFは、例えば、スパッタリング法を使用することにより形成することができる。このとき、金属膜MFは、転送用トランジスタQのドレイン領域となるn型半導体領域NRと直接接触することになる。そして、図31に示すように、半導体基板1Sに対して熱処理を施すことにより、金属膜MFとn型半導体領域NRを構成するシリコンとを反応させて、n型半導体領域NRの表面にシリサイド膜SLを形成する。なお、シリサイド膜SLは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成される。その後、図32に示すように、パターニングしたシリサイドブロッキング膜SBFを除去する。次に、図33に示すように、半導体基板1Sを覆うように層間絶縁膜IL1を形成する。この層間絶縁膜IL1は、例えば、TEOSを原料とした酸化シリコン膜から形成され、例えば、プラズマCVD法により形成することができる。続いて、図34に示すように、半導体基板1Sの表面または裏面でもよいから、シリコン結晶に共鳴吸収される周波数5.8GHzのマイクロ波を照射する。すると、半導体基板1Sを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起される。この結果、半導体基板1Sが加熱されることになる。すなわち、本実施の形態1におけるマイクロ波アニールは、従来の加熱処理のような熱伝導を利用したものではなく、マイクロ波によって直接、シリコン結晶の格子振動を誘起させる点に特徴がある。本実施の形態1におけるマイクロ波アニールによれば、シリコン結晶の格子振動を直接誘起させるので、半導体基板1Sの深さによらず、一様にシリコン結晶を加熱することができる利点がある。つまり、本実施の形態1におけるマイクロ波アニールによれば、半導体基板1Sの深さ方向に存在するシリコン結晶を均一に加熱することができるのである。このため、半導体基板1Sの内部の深い領域に形成されている結晶欠陥を回復させるために高温にする必要がなくなる。具体的に、本実施の形態1におけるマイクロ波アニールは、例えば、400°C以下380°C、5分~30分程度、2kW~10kW程度のパワーによる条件で実施される。これにより、フォトダイオードの一部を構成するn型ウェルNWLに形成されている結晶欠陥に代表される半導体基板1S内の結晶欠陥が回復する。特に、本実施の形態1では、プラズマCVD法を使用したキャップ絶縁膜CAPや反射防止膜ARFの堆積工程、ドライエッチングを使用したキャップ絶縁膜CAPや反射防止膜ARFのパターニング工程、転送用トランジスタのドレイン領域を形成するためのイオン注入工程、シリサイド膜SLを形成するシリサイド工程、あるいは、プラズマCVD法を使用した層間絶縁膜IL1の堆積工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板1S内に新たに形成される結晶欠陥も回復することができる。また、本実施の形態1では、シリコン結晶に共鳴吸収される周波数5.8GHzのマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過する。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板1Sだけを選択的に加熱することができる。このことから、本実施の形態1におけるマイクロ波アニールによれば、半導体基板1Sの表面に形成された構造材質の影響を受けにくく、低温でのアニールが可能となるとともに、シリコン結晶以外の絶縁膜などは加熱されにくくなるため、絶縁膜などに加わる熱負荷を低減することができる。続いて、図35に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用して、層間絶縁膜IL1にコンタクトホールCNTを形成する。その後、図36に示すように、コンタクトホールCNTの底面および内壁を含む層間絶縁膜IL1上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。そして、コンタクトホールCNTを埋め込むように、半導体基板1Sの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、層間絶縁膜IL1上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去することにより、プラグPLGを形成することができる。次に、例えば、図37に示すように、プラグPLGを形成した層間絶縁膜IL1上に層間絶縁膜IL2を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜IL2に溝を形成する。その後、溝内を含む層間絶縁膜IL2上にタンタル/窒化タンタル膜を形成する。このタンタル/窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル/窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜IL2上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜IL2上に露出している銅膜を、例えば、CMP法で研磨して除去することにより、層間絶縁膜IL2に形成された溝内にだけ銅膜を残す。これにより、配線L1を形成することができる。以下、同様にして、層間絶縁膜IL3に配線L2を形成し、層間絶縁膜IL4に配線L3を形成することができる。さらに、配線L3の上層に配線を形成してもよいが、ここでの説明は省略する。なお、本実施の形態1では、銅膜よりなる配線L1を形成する例について説明したが、例えば、アルミニウム膜よりなる配線L1を形成してもよい。この場合は、層間絶縁膜IL1およびプラグPLG上にチタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線L1を形成する。これにより、アルミニウム膜よりなる配線L1を形成することができる。さらに、図9に示すように、最上層の層間絶縁膜IL4上に、フォトダイオードと平面視において重なるようにカラーフィルタCFを取り付け、最後に、カラーフィルタCF上にオンチップレンズOLを取り付ける。以上のようにして、本実施の形態1におけるイメージセンサを製造することができる。<変形例>続いて、本実施の形態1の変形例について図面を参照しながら説明する。前記実施の形態1では、転送用トランジスタのドレイン領域n型半導体領域NRや周辺回路用とトランジスタのソース領域およびドレイン領域にシリサイド膜SLを形成する例について説明したが、本変形例では、シリサイド膜SLを形成しないデバイス構造に本発明の技術的思想を適用する例について説明する。図38は、本変形例におけるイメージセンサの製造工程の流れを示すフローチャートである。図38に示す本変形例におけるイメージセンサの製造工程は、前記実施の形態1におけるイメージセンサの製造工程とほぼ同様の構成をしているため、主に、相違点を中心に説明する。図38において、S401~S410までの工程は、図21におけるS301~S310までの工程と同様である。続いて、本変形例では、転送用トランジスタのドレイン領域の活性化アニールを実施した後S410、シリサイド膜の形成は行なわずに、層間絶縁膜を形成する工程に移行するS411。その後、本発明の特徴であるマイクロ波アニールを実施するS412。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数5.8GHzのマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、400°C以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態1におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、400°C以下という低温での結晶回復を実現することができる。続いて、図39に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、層間絶縁膜にコンタクトホールを形成しS413、その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、コンタクトホールの底部に露出する転送用トランジスタのドレイン領域n型半導体領域にn型不純物を導入する。これにより、転送用トランジスタのドレイン領域の表面に高濃度のコンタクト層を形成することができるS414。このように本変形例では、転送用トランジスタのドレイン領域の表面にシリサイド膜を形成する代わりに、高濃度のコンタクト層を形成している。これにより、本変形例においても、後述するプラグと転送用トランジスタのドレイン領域との接続抵抗を低減することができる。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成するS415。その後、プラグを形成した層間絶縁膜上に多層配線を形成するS416。さらに、最上層の層間絶縁膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付けS417、最後に、カラーフィルタ上にオンチップレンズを取り付けるS418。以上のようにして、本変形例におけるイメージセンサを製造することができる。なお、本変形例においても、マイクロ波アニールを実施する工程は、例えば、コンタクトホールの形成工程後OP1や、コンタクト層の形成工程後OP2や、配線層の形成工程後OP3に実施することができる。特に、コンタクト層の形成工程後に、本発明のマイクロ波アニールを実施することにより、コンタクト層を形成するイオン注入で半導体基板に新たに生じた結晶欠陥も回復させることができる。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。実施の形態2前記実施の形態1では、半導体基板の表面側から光を入射する表面照射型のイメージセンサに本発明の技術的思想を適用する例について説明したが、本実施の形態2では、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサに本発明の技術的思想を適用する例について説明する。例えば、表面照射型のイメージセンサでは、オンチップレンズとフォトダイオードの間に層間絶縁膜が形成されており、オンチップレンズに入射した光は、層間絶縁膜を透過して半導体基板に形成されているフォトダイオードに光を照射する構成となっている。ここで、フォトダイオードに隣接する領域には転送用トランジスタが形成され、この転送用トランジスタの上部に位置する層間絶縁膜には多層にわたる配線層が形成されている。このとき、フォトダイオードの上部の位置する層間絶縁膜には入射光を遮らないように配線層は形成されていない。ところが、イメージセンサの画素数の増加や小型化に伴って、個々の画素セルの面積の縮小化が進められている。このため、フォトダイオードの上部の光の透過領域の面積も小さくなってきている。したがって、表面照射型のイメージセンサでは、個々の画素を構成するフォトダイオードに入射する光量が減少してしまうおそれがある。そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。この裏面照射型のイメージセンサの製造方法においても、本発明の技術的思想は適用可能であるため、以下に、本発明の技術的思想を裏面照射型のイメージセンサの製造方法に適用する例について説明する。<受光部のデバイス構造>図40は、本実施の形態2における受光部のデバイス構造の一例を示す断面図である。図40に示す本実施の形態2におけるデバイス構造は、図9に示す前記実施の形態1におけるデバイス構造とほぼ同様の構成をしているため、主に、相違点を中心に説明する。図40において、半導体基板1Sにフォトダイオードと転送用トランジスタQが形成され、かつ、半導体基板1Sの表面側図40の下側に層間絶縁膜および配線層が形成されている点は、前記実施の形態1と同様である。そして、さらに、本実施の形態2では、層間絶縁膜の下層に、密着膜OXFが形成されており、この密着膜OXFの下層に支持基板SSが配置されている。また、本実施の形態2では、半導体基板1Sの厚さが、前記実施の形態1に比べて薄くなっており、かつ、半導体基板1Sの裏面図40の上面にp型半導体領域PR2が形成されている。そして、p型半導体領域PR2上に、例えば、酸窒化シリコン膜から形成された反射防止膜ARFが形成されており、この反射防止膜ARF上にカラーフィルタCFを介してオンチップレンズOLが搭載されている。このように構成されている受光部において、オンチップレンズOLに光は入射されると、オンチップレンズOLに入射された光は、カラーフィルタCFおよび反射防止膜ARFを介して半導体基板1Sの裏面に到達する。そして、半導体基板1Sの裏面に到達した光は、半導体基板1Sの内部に入り込み、フォトダイオードに照射される。<本実施の形態2におけるイメージセンサの製造方法>図41および図42は、本実施の形態2におけるイメージセンサの製造工程の流れを示すフローチャートである。また、図43~図53は、本実施の形態2におけるイメージセンサの製造工程を示す断面図である。まず、始めに、図41および図42を使用して、本実施の形態2におけるイメージセンサの製造工程の概略について説明した後、図43~図53に示す断面図を使用してイメージセンサの製造工程を詳細に説明する。図41および図42に示す本実施の形態2におけるイメージセンサの製造工程は、前記実施の形態1におけるイメージセンサの製造工程とほぼ同様の構成をしているため、主に、相違点を中心に説明する。図41および図42において、S501~S514までの工程は、反射防止膜の形成工程が削除されている点と、層間絶縁膜の形成工程直後にマイクロ波アニールを実施していない点を除いて、図21および図22におけるS301~S316までの工程と同様である。続いて、半導体基板の表面側を下側にして、この表面に支持基板を固着することにより、半導体基板を支持基板で固定するS515。その後、半導体基板の上側を向いた半導体基板の裏面を研削して半導体基板の厚さを薄くするS516。この研削工程によって、半導体基板の内部に多数の結晶欠陥が形成される。このことから、本実施の形態2では、裏面研削工程を実施した後、本発明の特徴であるマイクロ波アニールを実施するS517。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数5.8GHzのマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、400°C以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態2におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、400°C以下という低温での結晶回復を実現することができる。続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板の上面側を向いている裏面に、ボロンBなどのp型不純物を導入する。これにより、半導体基板の裏面にp型半導体領域を形成することができる。その後、半導体基板の裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜を形成するS519。そして、反射防止膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付けS520、最後に、カラーフィルタ上にオンチップレンズを取り付けるS521。以上のようにして、本実施の形態2におけるイメージセンサを製造することができる。なお、本実施の形態2では、裏面研削を実施した後にマイクロ波アニールを実施する例について説明したが、例えば、図42に示すように、半導体基板の裏面にp型半導体領域を形成した後OP1に、本実施の形態2におけるマイクロ波アニールを実施してもよい。具体的に、半導体基板の裏面にp型半導体領域を形成した後に、本実施の形態2におけるマイクロ波アニールを実施する利点は、以下の示す点である。すなわち、p型半導体領域は、イオン注入法を使用することにより、半導体基板の裏面に形成される。したがって、半導体基板の裏面にp型半導体領域を形成する工程では、半導体基板にダメージを与えやすいイオン注入法が使用されるため、例えば、裏面研削を実施した直後にマイクロ波アニールを実施してしまうと、その後の半導体基板の裏面にp型半導体領域を形成する工程で形成された結晶欠陥を回復することができなくなる。しかし、半導体基板の裏面にp型半導体領域を形成する工程後に、本実施の形態2におけるマイクロ波アニールを実施すれば、p型半導体領域を形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。次に、断面図を使用して、本実施の形態2におけるイメージセンサの製造工程を詳細に説明する。図23~図26までの工程は、前記実施の形態1におけるイメージセンサの製造工程と同様の構成をしているため、その後の工程について説明する。図43に示すように、半導体基板1S上に、例えば、CVD法を使用して絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、この絶縁膜をパターニングする。これにより、絶縁膜からなるキャップ絶縁膜CAPを形成する。その後、図44に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、転送用トランジスタのゲート電極Gに整合した半導体基板1S内に、例えば、リンPや砒素Asなどのn型不純物を導入する。これにより、転送用トランジスタのゲート電極Gに整合したn型半導体領域NRを形成することができる。図示はしないが、同様に、周辺回路用トランジスタのゲート電極に整合した半導体基板1S内に、例えば、リンPや砒素Asなどのn型不純物を導入することにより、ソース領域およびドレイン領域を形成する。その後、n型半導体領域NRに導入したn型不純物を活性化させるために、活性化アニールを行なう。具体的に、この活性化アニールは、例えば、約1000°C程度のランプアニールを30秒程度実施することにより行なわれる。次に、図45に示すように、n型半導体領域NRの表面にシリサイド膜SLを形成する。なお、シリサイド膜SLは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成される。続いて、図46に示すように、半導体基板1Sを覆うように層間絶縁膜IL1を形成する。この層間絶縁膜IL1は、例えば、TEOSを原料とした酸化シリコン膜から形成され、例えば、プラズマCVD法により形成することができる。次に、図47に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用して、層間絶縁膜IL1にコンタクトホールCNTを形成する。その後、図48に示すように、コンタクトホールCNTの底面および内壁を含む層間絶縁膜IL1上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。そして、コンタクトホールCNTを埋め込むように、半導体基板1Sの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、層間絶縁膜IL1上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去することにより、プラグPLGを形成することができる。続いて、例えば、図49に示すように、プラグPLGを形成した層間絶縁膜IL1上に層間絶縁膜IL2を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜IL2に溝を形成する。その後、溝内を含む層間絶縁膜IL2上にタンタル/窒化タンタル膜を形成する。このタンタル/窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル/窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜IL2上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜IL2上に露出している銅膜を、例えば、CMP法で研磨して除去することにより、層間絶縁膜IL2に形成された溝内にだけ銅膜を残す。これにより、配線L1を形成することができる。以下、同様にして、層間絶縁膜IL3に配線L2を形成し、層間絶縁膜IL4に配線L3を形成することができる。さらに、配線L3の上層に配線を形成してもよいが、ここでの説明は省略する。次に、図50に示すように、配線L3を形成した層間絶縁膜IL4の表面を下側に向け、この層間絶縁膜IL4の表面に、例えば、酸化シリコン膜からなる密着膜OXFを介して支持基板SSを配置する。これにより、半導体基板1Sの裏面が上を向いた状態で支持基板SSに固定される。そして、図51に示すように、上を向いた半導体基板1Sの裏面を研削する。これにより、半導体基板1Sの厚さを薄くすることができる。このときの裏面研削工程によって、半導体基板1Sの内部に応力がかかるため、多数の結晶欠陥が形成される。そこで、本実施の形態2では、図52に示すように、裏面研削工程を実施した後、本発明の特徴であるマイクロ波アニールを実施する。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数5.8GHzのマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、400°C以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態2におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、400°C以下という低温での結晶回復を実現することができる。特に、本実施の形態2では、プラズマCVD法を使用したキャップ絶縁膜CAPの堆積工程、ドライエッチングを使用したキャップ絶縁膜CAPのパターニング工程、ドレイン領域を形成するためのイオン注入工程、シリサイド膜SLを形成するシリサイド工程、プラズマCVD法を使用した層間絶縁膜IL1の堆積工程、配線工程、あるいは、裏面研削工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板1S内に新たに形成される結晶欠陥を充分に回復することができる。また、本実施の形態2では、シリコン結晶に共鳴吸収される周波数5.8GHzのマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過し、かつ、アルミニウム膜や銅膜などの金属膜では反射される。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板1Sだけを選択的に加熱することができる。このことから、本実施の形態2におけるマイクロ波アニールによれば、半導体基板1Sの表面に形成された構造材質の影響を受けにくく、低温でのアニールが可能となるとともに、シリコン結晶以外の絶縁膜や金属膜などは加熱されにくくなるため、絶縁膜や金属膜などに加わる熱負荷を低減することができる。このように、本実施の形態2におけるマイクロ波アニールによれば、半導体基板1Sの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、400°C以下という低温でのアニールで実現可能となるため、半導体基板1Sの表面に形成されているデバイス転送用トランジスタや周辺回路用トランジスタの特性変動も抑制することができる。具体的には、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に、マイクロ波アニールを施す場合であっても、上述したように、低温のアニールで半導体基板1Sの内部の深い領域に形成されている結晶欠陥を回復させることができる。このため、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動することを抑制できるとともに、シリサイド膜を保護することができる。続いて、図53に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板1Sの上面側を向いている裏面に、ボロンBなどのp型不純物を導入する。これにより、半導体基板1Sの裏面にp型半導体領域PR2を形成することができる。その後、図40に示すように、半導体基板1Sの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ARFを形成する。そして、反射防止膜ARF上に、フォトダイオードと平面視において重なるようにカラーフィルタCFを取り付け、最後に、カラーフィルタCF上にオンチップレンズOLを取り付ける。以上のようにして、本実施の形態2におけるイメージセンサを製造することができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。