p型の半導体基板と、前記半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるp型の第1のPウェルと、前記第1のPウェルを囲み、前記第1のPウェルを前記半導体基板から電気的に分離するn型の第1のNウェルと、を有することを特徴とする不揮発性半導体記憶装置。前記第1のPウェルの不純物濃度が、前記半導体基板の不純物濃度よりも高いことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記半導体基板内に前記第1のPウェルと離間して形成され、前記センスアンプ部のトランジスタが形成されるp型の第2のPウェルをさらに有し、前記第1のPウェルの不純物濃度が前記第2のPウェルの不純物濃度よりも低く、前記第1のPウェルの深さが前記第2のPウェルよりも深いことを特徴とする請求項1または請求項2記載の不揮発性半導体記憶装置。前記第1のPウェルの電位が、前記メモリセルのデータ読み出し時、または、前記メモリセルへのデータ書き込み時に、0V未満となることを特徴とする請求項1ないし請求項3いずれか一項記載の不揮発性半導体記憶装置。前記第1のPウェルの電位が、前記メモリセルのデータ消去時に、0V以上となることを特徴とする請求項1ないし請求項4いずれか一項記載の不揮発性半導体記憶装置。NAND型フラッシュメモリでは、メモリチップのさらなる高密度化を実現させるためにメモリセルの微細化が進展している。ビット線接続トランジスタは、1本のビット線に1個設ける必要がある。メモリチップの高密度化のためには、ビット線の本数に応じた多数のビット線接続トランジスタが配置されるビット線接続部の微細化も望まれる。本発明が解決しようとする課題は、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することにある。実施の形態の不揮発性半導体記憶装置は、p型の半導体基板と、半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるp型の第1のPウェルと、第1のPウェルを囲み、第1のPウェルを半導体基板から電気的に分離するn型の第1のNウェルと、を備える。本実施の形態の不揮発性半導体記憶装置は、p型の半導体基板と、半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるp型の第1のウェルと、第1のウェルを囲み、第1のウェルを半導体基板から電気的に分離するn型の第2のウェルと、を備える。なお、本実施の形態の不揮発性半導体記憶装置は、NAND型フラッシュメモリである。本実施の形態の不揮発性半導体記憶装置は、ビット線接続トランジスタが形成されるビット線接続部のPウェルを、Nウェルによりp型の半導体基板と電気的に分離する。これにより、ビット線接続部のPウェルに負の電位を与えることが可能となる。したがって、ビット線接続部における素子間リークが押さえられ、ビット線接続部の素子分離幅を縮小することができる。よって、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することか可能となる。図1は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。図1に示すように、不揮発性半導体記憶装置は、p型の半導体基板P-sub101を用いて形成される。半導体基板101の不純物は、例えばボロンBであり、不純物濃度は、例えば、1E14~1E16atoms/cm3である。そして、ビット線接続部に対応するp型の半導体基板P-sub101内に、p型の第1のPウェルP-well1102が形成されている。第1のPウェル102には、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタHTkが形成される。第1のPウェル102の不純物は、例えばボロンBであり、不純物濃度は、例えば、5E16~1E17atoms/cm3である。なお、本明細書中、ウェルの不純物濃度に分布がある場合、単にウェルの不純物濃度と記述したときには、そのウェルにおけるピーク濃度を意味するものとする。また、第1のPウェル102を囲み、第1のPウェル102を半導体基板101から電気的に分離するn型の第1のNウェル103が形成されている。第1のNウェル103は、側部領域N-well103a、底部領域deep-N-well1103bとで構成される。第1のNウェル103の不純物は、例えばリンPまたはヒ素Asであり、不純物濃度は、側部領域N-well103aが、例えば、5E17~1E18atoms/cm3であり、底部領域deep-N-well1103bが、例えば、5E16~1E17atoms/cm3である。このように、ビット線接続部は、第1のPウェル102と第1のNウェル103とで構成される二重ウェルに形成されている。さらに、センスアンプ部に対応する半導体基板101内に、第1のPウェル102と離間して形成されるp型の第2のPウェルP-well2104が形成されている。第2のPウェル104には、センスアンプのn型トランジスタSAnが形成されている。第2のPウェル104の不純物は、例えばボロンBであり、不純物濃度は、例えば、5E17~1E18atoms/cm3である。また、センスアンプ部に対応するp型の半導体基板101内に、n型の第2のNウェルN-well105が形成されている。第2のNウェル105には、センスアンプのp型トランジスタSApが形成されている。第2のNウェル105の不純物は、例えばリンPまたはヒ素Asであり、不純物濃度は、例えば、5E17~1E18atoms/cm3である。さらに、メモリセル部に対応するp型の半導体基板101内に、p型のセルPウェルcell-P-well106が形成されている。セルPウェル106には、メモリセルトランジスタMT1、MT2等が形成されている。セルPウェル106の不純物は、例えばボロンBであり、不純物濃度は、例えば、5E17~1E18atoms/cm3である。また、セルPウェル106を囲み、セルPウェル106を半導体基板101から電気的に分離する第3のNウェル107が形成されている。第3のNウェル107は、側部領域N-well107a、底部領域deep-N-well2107bとで構成される。第3のNウェル107の不純物は、例えばリンPまたはヒ素Asであり、不純物濃度は、側部領域N-well107aが、例えば、5E17~1E18atoms/cm3であり、底部領域deep-N-well1107bが、例えば、5E16~1E17atoms/cm3である。このように、メモリセル部は、セルPウェル106と第3のNウェル107とで構成される二重ウェルに形成されている。図2は、本実施の形態の不揮発性半導体記憶装置の回路図である。図2に示すように、例えば、m×nm、nは整数個のMISトランジスタであるメモリセルトランジスタMT11~MT1n、MT21~MT2n、、MTm1~MTmnでメモリセルアレイ400が構成される。メモリセルアレイ400においては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。メモリセルアレイ400において、例えば、メモリセルトランジスタMT11~MT1n、および、選択ゲートトランジスタSTS1、STD1が直列接続されて、セルユニットであるNANDストリングを構成している。直列接続された一群のメモリセルトランジスタMT11~MT1nの配列の端部に位置するメモリセルトランジスタMT11のソース領域には、メモリセルトランジスタMT11~MT1nを選択する選択ゲートトランジスタSTS1のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタMT11~MT1nの配列の端部に位置するメモリセルトランジスタMT1nのドレイン領域には、メモリセルトランジスタMT11~MT1nを選択する選択ゲートトランジスタSTD1のソース領域が接続されている。選択ゲートトランジスタSTS2~STSm、メモリセルトランジスタMT21~MT2n、、MTm1~MTmn、および選択ゲートトランジスタSTD2~STDmもそれぞれ同様に直列接続されて、NANDストリングを構成している。選択ゲートトランジスタSTS1~STSmのソースには、共通のソース線SLが接続される。メモリセルトランジスタMT11、MT21、、MTm1、メモリセルトランジスタMT12、MT22、、MTm2、メモリセルトランジスタMT1n、MT2n、、MTmnのそれぞれのワード線WL1~WLnは、ワード線スイッチ部402のワード線スイッチトランジスタに接続される。それぞれのワード線WL1~WLnは、ワード線スイッチ部402を介して、昇圧回路等に接続される。そして、ワード線スイッチ部402により、ワード線WL1~WLnのゲート電極に印加される動作電圧が制御される。選択ゲートトランジスタSTS1~STSmの共通の選択ゲート線SGSと、選択ゲートトランジスタSTD1~STDmの共通の選択ゲート線SGDは、選択ゲートスイッチ部404のトランジスタに接続される。選択ゲートスイッチ部404により、選択ゲートトランジスタSTS1~STSmのゲート電極に印加される動作電圧が制御される。また、ワード線WL1~WLnおよび選択ゲート線SGSと選択ゲート線SGDは、ワード線スイッチ部402および選択ゲートスイッチ部404を介してローデコーダ408に接続される。ローデコーダ408は、行アドレス信号をデコードして行アドレスデコード信号を得て、ワード線スイッチ部402および選択ゲートスイッチ部404のトランジスタのゲート電圧を制御する。選択ゲートトランジスタSTD1~STDmのそれぞれのドレインにはビット線BL1~BLmがそれぞれ接続される。カラムデコーダ410は、列アドレス信号を得て、列アドレスデコード信号に基づいてビット線BL1~BLmのいずれかを選択する。センスアンプ部412は、ローデコーダ408およびカラムデコーダ410によって選択されたメモリセルトランジスタから、ビット線BL1~BLmを介して読み出されたデータを増幅する。また、メモリセルアレイ400とセンスアンプ部412との間に、ビット線接続部414が設けられる。ビット線接続部414には、ビット線BL1~BLmとセンスアンプ部の接続状態と非接続状態を制御するビット線接続トランジスタHT1~HTmが配置されている。ビット線BL1~BLmのそれぞれが、ビット線接続トランジスタHT1~HTmに接続されている。ビット線接続部414は、ビット線に高い消去電圧が印加されるメモリセルの消去動作時に、この高い消去電圧がセンスアンプ部412のトランジスタに印加されることを回避するために設けられる。図3は、ビット線接続部414のパターンレイアウトの一例を示す図である。図中、矩形領域がビット線接続トランジスタの素子領域AA、斜線領域がビット線接続トランジスタのゲート電極GCのパターンを示している。また、素子領域AA間の領域が素子分離領域STIを示している。図2からもわかるように、ビット線接続トランジスタは1本のビット線に1個設けられる。もっとも、ビット線のピッチはきわめて小さいため、ビット線1本につき、1個のビット線接続トランジスタをワード線方向ビット線に垂直な方向に並べて配置するのは困難である。そこで、例えば、図3に示すように、複数のビット線をグループ化し、そのグループに属するビット線に接続される複数のビット線接続トランジスタを、ビット線方向にセンスアンプ部側に向けて1列に配置する。図3では、一例として、16本のビット線を1つのグループとし、16個のビット線接続トランジスタをビット線方向に配置する。そして、別のグルーブの16個のビット線接続トランジスタをワード線方向に隣接するよう配置して行く。例えば、ビット線BL1~BL16に接続されるビット線接続トランジスタHT1~HT16をビット線方向に配置し、ビット線BL17~BL32に接続されるビット線接続トランジスタHT17~HT32を、ビット線接続トランジスタHT1~HT16に対し、ワード線方向に隣接するよう配置する。このようなレイアウトにより、1本のビット線に対し、1個のビット線接続トランジスタを接続し、これらを配置することを可能にしている。なお、図3中ビット線接続トランジスタHTkk=1~64は、メモリセルアレイ側コンタクトBCkを介して上層配線図示せずでビット線BLkに接続され、センスアンプ部側コンタクトSCkを介して上層配線図示せずでセンスアンプ部412と接続される。上述のように、メモリチップの高密度化のためには、多数のビット線接続トランジスタが配置されるビット線接続部の微細化が望まれる。本実施の形態によれば、ビット線接続部414を二重ウェルの中に形成するため、ウェルの電位を独立に負側に設定することが可能となる。すなわち、第1のPウェル102のウェル電位を0V未満とすることを可能とする。このため、素子間のリーク電流が押さえられ、素子間距離、いいかえれば素子分離幅を縮小することが可能となる。具体的には、図3に示すレイアウトであれば、図中のd1またはd2で示す距離を短くすることが可能である。d1の距離を短くすれば、例えば、ワード線方向に配置できるビット線接続トランジスタの数を増やすことができる。したがって、グループ化すべきトランジスタの個数を少なくすることが可能となる。よって、ビット線接続部414のビット線方向の幅を縮小できる。また、d2の距離を短くすれば、グループ化すべきトランジスタの個数が変わらないとしても、ビット線接続部414のビット線方向の幅を縮小できる。図4は、本実施の形態のビット線接続トランジスタのゲート長方向の模式断面図である。ビット線接続トランジスタHTkは、半導体基板10内の第1のPウェル102上に形成されるゲート絶縁膜12と、ゲート絶縁膜12上に形成されるゲート電極14と、半導体基板中に、ゲート電極を挟むように設けられる第1のソースドレイン領域16と第2のソースドレイン領域18とを備えている。半導体基板10は、例えばシリコンである。そして、ゲート絶縁膜12は、例えばシリコン酸化膜である。ゲート電極14は、例えば、メモリセルのワード線と同様の積層構造を備える。例えば多結晶シリコンの電荷蓄積膜14a、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるブロック絶縁膜14b、ブロック絶縁膜14bに設けられる開口部を介して電荷蓄積膜14aと導通する、例えば多結晶シリコンとニッケルシリサイドの積層膜であるコントロールゲート電極膜14cで形成される。半導体基板10、ゲート絶縁膜12、ゲート電極14の材料は、必ずしも例示した材料に限定されるものではない。例えば、コントロールゲート電極膜14cとして、多結晶シリコンとコバルトシリサイドの積層膜、多結晶シリコンとタングステンシリサイドの積層膜、多結晶シリコンとニッケルシリサイドの積層膜、タングステン膜、窒化タングステン膜等、その他の材料を適用することも可能である。第1のソースドレイン領域16は、第1のn型不純物層16aと、第1のn型不純物層16aよりも不純物濃度が高く深さの浅い第2のn型不純物層16bを備えている。第1のn型不純物層16aは、例えば不純物をリンPとするn-型拡散層である。第1のn型不純物層16aの不純物濃度は、例えば1E18atoms/cm3~1E20atoms/cm3程度である。第2のn型不純物層16bは、第1のn型不純物層16aよりゲート電極14から離間し、かつ、第1のn型不純物層16aに囲まれて形成される。第2のn型不純物層16bは、例えば不純物を砒素Asとするn型拡散層である。第2のn型不純物層16bの不純物濃度は、例えば1E19atoms/cm3~1E21atoms/cm3程度である。このように、第1のソースドレイン領域16は、いわゆるDDD構造を備えている。本明細書中DDDDoubleDiffusedDrain構造とは、MISFETMetalInsulatorSemiconductorFieldEffectTransistorのソースドレイン構造の一形態であって、n不純物層と、そのn不純物層を囲み、n不純物層よりも不純物濃度の低いn-不純物層との2つの不純物層を備える構造を意味するものとする。そして、第2のソースドレイン領域18は、第1のn型不純物層16aよりも不純物濃度が低く深さの浅い第3のn型不純物層18aと、第3のn型不純物層18aよりも不純物濃度が高く深さの深い第4のn型不純物層18bを備える。加えて、第4のn型不純物層18bよりも不純物濃度が低く、深さの深い第5のn型不純物層18cを備えている。第3のn型不純物層18aは、例えば不純物をリンPとするn-型拡散層である。第3のn型不純物層18aの不純物濃度は、例えば1E17atoms/cm3~1E19atoms/cm3程度である。第4のn型不純物層18bは、第3のn型不純物層18aよりゲート電極14から離間して形成される。第4のn型不純物層18bは、例えば不純物を砒素Asとするn型拡散層である。第4のn型不純物層18bの不純物濃度は、例えば1E19atoms/cm3~1E21atoms/cm3程度である。第5のn型不純物層18cは、第3のn型不純物層18aよりゲート電極14から離間し、かつ、第4のn型不純物層18bを囲むように形成される。例えば不純物をリンPとするn-型拡散層である。第5のn型不純物層16aの不純物濃度は、例えば1E18atoms/cm3~1E20atoms/cm3程度である。このように、第2のソースドレイン領域18は、いわゆるLDD構造を備えている。本明細書中LDDLightlyDopedDrain構造とは、MISFETのソースドレイン構造の一形態であって、n不純物層と、そのn不純物層よりもゲート電極側に位置し、n不純物層よりも不純物濃度が低く深さの浅いn-不純物層との2つの不純物層を備える構造を意味するものとする。ゲート電極14および半導体基板10上には、層間絶縁膜20が形成される。層間絶縁膜20は、例えば、シリコン酸化膜である。層間絶縁膜20を貫通して、第1のソースドレイン領域16と第1の配線22を接続する第1のコンタクト電極24が形成されている。第1のコンタクト電極24が、図3中におけるセンスアンプ側コンタクトSCkである。また、第2のソースドレイン電極18と第2の配線26を接続する第2のコンタクト電極28が設けられている。第2のコンタクト電極28が、図3中におけるビット線側コンタクトBCkである。第1の配線22、第1のコンタクト電極24、第2の配線26、および第2のコンタクト電極28は、例えば、タングステンWで形成される。第1のソースドレイン領域16は、第1のコンタクト電極24および第1の配線22を介して、センスアンプ部412に接続される。また、第2のソースドレイン領域18は、第2のコンタクト電極28および第2の配線26を介して、ビット線BLkに接続される。本実施の形態のビット線接続トランジスタHTkは、ソースドレイン領域の一方がDDD構造を備え、他方がLDD構造を備える。一方がDDD構造を備えることで、寄生抵抗が低減される。したがって、ビット線BLkのデータを読み出す際に高い駆動力を保証することができる。また、他方がLDD構造を備えることで、メモリセルデータの消去動作時のゲート端部における表面耐圧を確保することができる。よって、高い信頼性も保証することができる。次に、本実施の形態の不揮発性半導体記憶装置のメモリセルデータの動作時の電位関係について説明する。図5は、本実施の形態の不揮発性半導体装置の動作電圧を示す図である。ここで、図5中、Vddは電源電圧であり、例えば、1~4Vである。Vpgmは書き込み電圧であり、例えば、13~26Vである。Vreadは読み出し電圧であり、Vddより高く、例えば、2~9Vである。Vpassは中間電圧であり、例えば、3~13Vである。Vblはプリチャージ電圧であり、例えば、0.5~1Vである。Vbbは基板ウェル電圧であり、例えば、0Vである。また、Veraは消去電圧であり、例えば、13~26Vである。図5に示すように、メモリセルデータの消去動作時には、メモリセル部の半導体基板101には、高電圧の消去電圧Veraが印加される。そして、この電圧がビット線BL1~mに印加される。図6および図7は、本実施の形態の不揮発性半導体記憶装置の動作時の電位関係を示す模式断面図である。図6は消去動作時、図7は読み出し、または、書き込み動作時の電位関係である。上述のように、ビット線接続トランジスタHTkの第2のソースドレイン領域18は、第2のコンタクト電極28および第2の配線26を介して、ビット線BLkに接続される。したがって、図6に示すように、第2のソースドレイン領域18は、消去動作時にVeraが印加されることになる。一方、第1のソースドレイン領域16は、第1のコンタクト電極24および第1の配線22を介して、センスアンプ部412に接続される。このため、ビット線接続トランジスタHTkは、消去動作時には、高電圧のVeraが、センスアンプ部に印加されないよう、ゲート電極14に、例えば、Vddの電圧を印加して、オフ状態を維持する。したがって、消去動作時には、第2のソースドレイン領域18と第1のPウェル102間の、特にゲート電極端には高電界が印加される。このため、第2のソースドレイン領域18の接合耐圧の劣化やリーク電流増大などの信頼性不良が生じる恐れがある。したがって、第2のソースドレイン領域18側では、表面耐圧を高くするとともに接合リークを抑制することが要求される。一方、第1のソースドレイン領域16に対し、センスアンプ部412から与えられる電圧は、Vddである。したがって、消去動作時に、第1のソースドレイン領域16には、第2のソースドレイン領域18のような高電圧が印加されることはない。読み出し、および、書き込み時には、第1のソースドレイン領域16には、ビット線BLkから、0VまたはVddが印加される。また、第2のソースドレイン領域18にもセンスアンプ部412から、0VまたはVddが印加される。ゲート電極14に、例えば、Vreadの電圧を印加して、オン状態を維持する。したがって、図7に示すように、いずれの状態においても、第1のソースドレイン領域16、および、第2のソースドレイン領域18に消去動作時のような高電圧が印加されることはない。なお、第1のPウェル102には、Pウェルコンタクト電極30を介して、負のウェル電位図6、7中Vbbが印加される。Vbbは、例えば、-0.5Vである。また、ビット線接続部のすべての素子が、第1のNウェル103と第1のPウェル102で構成される二重ウェル内に位置することが、面積縮小化の観点から望ましい。また、図6、7に図示するPウェルコンタクト電極30は、同一の第1のPウェル102内に複数存在する。以上のような、ビット線接続トランジスタHTkの動作時における特異な電位関係に着目し、本実施の形態のビット線接続トランジスタHTkでは、ソースドレイン構造が、図4に示すように最適化されている。まず、読み出し、書き込み、消去いずれの動作時にも、高い電圧が印加されない第1のソースドレイン領域16にDDD構造を採用する。これにより、駆動力を高くするとともに、ソースドレイン領域16の面積を縮小し、チップサイズの縮小を容易にする。すなわち、n-型拡散層となる第1のn型不純物層16aの不純物濃度を第3のn型不純物層18aより高くし、深さも深くする。これにより、n-型拡散層の寄生抵抗を低減し、ビット線接続トランジスタHTkの駆動力を向上させる。そして、消去動作時に高い電圧が印加される第2のソースドレイン領域18にLDD構造を採用し、第2のソースドレイン領域18側の表面耐圧を向上させる。すなわち、第3のn型不純物層18aを、濃度が薄く浅いn-型拡散層とすることによりオフ時の空乏化を促進するとともに、n-型拡散層での電圧降下を大きくして表面耐圧を向上させる。ビット線接続部414の隣接する素子領域間に最大電圧が印加されるのは、図7に示す、読み出し、または書き込み時である。すなわち、隣接するビット線接続トランジスタHTに接続されるビット線BLの電位が逆になる場合であり、素子領域間に印加される最大電圧はVddである。図6の消去動作時には最近接の素子領域間は同電位になるため、素子間リークが厳しくなることはない。したがって、第1のPウェルの電位は、メモリセルのデータ読み出し時、または、メモリセルへのデータ書き込み時に、素子間耐圧を向上させ、素子間リークを抑制する観点から0V未満となることが望ましい。図8は、ビット線接続部の素子間リーク電流のウェル電位依存性の評価結果を示す図である。図3に示すレイアウトパターンで、着目する1個のビット線接続トランジスタ、例えば、HT18と、その周りのビット線接続トランジスタ、例えば、HT1、HT2、HT3、HT17、HT19、HT33、HT34、HT35間の素子間リークを評価している。HT18をオン状態にし、SC18、BC18の印加電圧Vaを0~5Vまで変化させた。HT1、HT2、HT3、HT17、HT19、HT33、HT34、HT35の素子領域は0Vに固定している。また、Pウェルの電位は、0、-0.3V、-0.5V、-1.0Vと変化させている。なお、素子分離幅d1、d2は0.3μmとしている。図8から明らかなように、例えば、Va=2.3Vで見たときに、Pウェルの電位を0Vから-0.5Vにすると、素子間リーク電流が約1.5桁減少している。したがって、本実施の形態は、ビット線接続部414の素子分離幅素子間距離を縮小させる上で、きわめて有効であることがわかる。なお、素子間リーク電流や素子分離耐圧を向上させる観点からは、ビット線接続部414が形成される、第1のPウェル102のウェル濃度は高い方が望ましい。したがって、第1のPウェル102の不純物濃度は、半導体基板101の不純物濃度よりも高いことが望ましい。もっとも、上述のように、メモリセルの消去動作時には、ビット線接続トランジスタの、第2のソースドレイン領域18には高電圧のVeraが印加される。このため、第2のソースドレイン領域18側の表面耐圧を向上させる観点からは、第1のPウェル102のウェル濃度は低い方が望ましい。したがって、第1のPウェル102の不純物濃度は、ソースドレイン領域とウェルの間に高電圧の印加されない、第2のPウェル104や、セルPウェル106よりも低いことが望ましい。また、高電圧のVeraが印加される第2のソースドレイン領域18と第1のNウェル103との間の縦方向のパンチスルーを抑制する観点から、第1のPウェル102の深さ図1中のL1は、第2のPウェル104の深さ図1中のL2や、セルPウェル106の深さ図1中のL3よりも深いことが望ましい。図9は、本実施の形態の不揮発性半導体記憶装置の消去動作時の別の電位関係を示す模式断面図である。メモリセルの消去動作時の、表面耐圧を向上させ、接合リーク電流を低減する観点から、Pウェルコンタクト電極30によって印加される第1のPウェルの電位図8中Vbbを、メモリセルのデータ消去時に、0V以上とすることが望ましく、0Vより高く、例えば、0.5Vとすることがより望ましい。これにより、消去動作時に、ビット線接続トランジスタの、第2のソースドレイン領域18と第1のPウェル102間に印加される電圧が緩和され、表面耐圧の向上と、接合リーク電流の低減が実現される。この際、第1のNウェル103の電位は、接合が順方向にならないように、例えば、第1のPウェル102の電位と同電位に保たれる。また、半導体基板101の電位は、例えば、0Vに固定される。例えば、第1のPウェルの電位を制御するウェル電位制御部を別途設けることにより、メモリセルのデータ読み出し時、または、メモリセルへのデータ書き込み時に、ウェル電位を0V未満とし、メモリセルのデータ消去時にウェル電位を0V以上、または0Vより高く制御することが可能となる。例えば、図2に示したワード線スイッチ部402等のロー系のコア回路でも、ビット線接続部414同様、微細化のために、素子間距離を縮小する要請はある。もっとも、例えば、ワード線スイッチ部402のトランジスタのソースドレイン領域には、一般に、Veraよりも高い電圧に設定されるVpgmが印加される。このため、ビット線接続部414よりもソースドレイン領域の表面耐圧や接合リークに対する要求が厳しくなる傾向にある。したがって、ワード線スイッチ部402等のロー系のコア回路と比較すれば、ビット線接続部414は、本実施の形態のように、ウェルに負電圧を印加したり、ウェル濃度を高くしたりする設計が容易である。次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。図10~図13は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。まず、図10に示すようにp型の半導体基板P-sub101上に、素子分離領域STIおよび犠牲酸化膜110を形成する。次に、犠牲酸化膜110上にフォトレジスト膜120を塗布する。次に、フォトリソグラフィー法により、第1のNウェルの103の側部領域N-well103a、第2のNウェルN-well105、第3のNウェルN-well107の側部領域107aに対応した開口部をフォトレジスト膜120に形成する。その後、半導体基板101内に、第1のNウェルの103の側部領域103a、第2のNウェル105、第3のNウェル107の側部領域107aを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜120をマスクにイオン注入する。このように、第1のNウェル103の側部領域103a、第2のNウェル105、第3のNウェル107を同時形成する。したがって、第1のNウェル103の側部領域103a、第2のNウェル105、第3のNウェル107の深さは同じ深さとなる。次に、図11に示すように、フォトレジスト膜120を剥離した後に、犠牲酸化膜110上にフォトレジスト膜121を塗布する。次に、フォトリソグラフィー法により、第2のPウェルP-well2104に対応した開口部をフォトレジスト膜121に形成する。その後、半導体基板101内第2のPウェル104を形成するための不純物、例えば、ボロンを、フォトレジスト膜121をマスクにイオン注入する。次に、図12に示すように、フォトレジスト膜121を剥離した後に、犠牲酸化膜110上にフォトレジスト膜122を塗布する。次に、フォトリソグラフィー法により、第1のPウェル102P-well1に対応した開口部をフォトレジスト膜122に形成する。その後、半導体基板101内に、第1のNウェル103の底部領域deep-N-well1103bを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜122をマスクにイオン注入する。続いて、半導体基板101内に、第1のPウェル102を形成するための不純物、例えば、ボロンを、フォトレジスト膜122をマスクにイオン注入する。このように、第1のPウェル102と、第1のNウェル103の底部領域103bは同一のフォトレジスト膜122をマスクに形成する。次に、図13に示すように、フォトレジスト膜122を剥離した後に、犠牲酸化膜110上にフォトレジスト膜123を塗布する。次に、フォトリソグラフィー法により、セルPウェル106cell-P-wellに対応した開口部をフォトレジスト膜123に形成する。その後、半導体基板101内に、第3のNウェル107の底部領域deep-N-well2107bを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜123をマスクにイオン注入する。続いて、半導体基板101内に、セルPウェル106を形成するための不純物、例えば、ボロンを、フォトレジスト膜123をマスクにイオン注入する。このように、セルPウェル106と、第3のNウェル107の底部領域107bは同一のフォトレジスト膜123をマスクに形成する。その後、例えば、公知の製造方法により、ビット線接続トランジスタHTk、センスアンプのn型トランジスタSAn、センスアンプのp型トランジスタSAp、メモリセルトランジスタMT1、MT2等の素子を形成する。本実施の形態の半導体記憶装置の製造方法では、第1のNウェル103の側部領域103a、第2のNウェル105、第3のNウェル107を同時形成することにより製造工程の簡略化が実現されている。また、第1のPウェル102と、第1のNウェル103の底部領域103bを、同一のフォトレジスト膜122をマスクに形成することにより、製造工程の簡略化が実現されている。さらに、セルPウェル106と、第3のNウェル107の底部領域107bを、同一のフォトレジスト膜123をマスクに形成することにより、製造工程の簡略化が実現されている。以上、本実施の形態によれば、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することが可能となる。以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。