半導体基板と、前記半導体基板上に形成されMOSトランジスタが形成される素子領域と、前記半導体基板上に形成され前記素子領域の終端部に形成される素子終端領域と、第1方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成されると共に第1の不純物濃度を有し、前記素子領域において前記MOSトランジスタのドレイン領域として機能する第1導電型の第1半導体層と、前記第1方向を長手方向として前記素子領域から延びて前記素子終端領域まで半導体基板に形成されると共に、前記第1の不純物濃度より小さい第2の不純物濃度を有し、前記第1半導体層と接続されて前記MOSトランジスタのドリフト層として機能する第1導電型の第2半導体層と、前記第2半導体層の表面に前記第1半導体と接するように配置されるフィールド酸化膜と、前記半導体基板に前記第1方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成され、前記MOSトランジスタのチャネル領域として機能する第2導電型の第3半導体層と、前記第3半導体層の表面に形成され前記MOSトランジスタのソース領域として機能する第1導電型の第4半導体層と、前記第2半導体層及び前記第3半導体層に跨る前記半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極とを備え、前記素子領域及び前記素子終端領域は、前記第1方向と直交する第2方向の幅が同一であり、前記素子領域における前記第1半導体層と前記フィールド酸化膜との間の境界と、前記第2半導体層の前記第4半導体層側の端部との間の距離は、前記素子終端領域における前記第1半導体層と前記フィールド酸化膜との間の境界と、前記第2半導体層の前記第4半導体層側の端部との間の距離よりも小さいことを特徴とする半導体装置。前記素子終端領域における前記第3半導体層の前記第2方向の幅は、前記素子領域における前記第3半導体層の前記第2方向の幅よりも小さくされていることを特徴とする請求項1記載の半導体装置。前記第1半導体層の下層に、前記第1方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成されると共に、前記第1の不純物濃度よりも小さく前記第2の不純物濃度よりも大きい第3の不純物濃度を有する第1導電型の第5半導体層を更に備え、前記素子終端領域における前記第5半導体層の前記第2方向の幅は、前記素子領域における前記第5半導体層の前記第2方向の幅よりも大きくされていることを特徴とする請求項1又は2記載の半導体装置。前記第1半導体層の端部の周辺における前記第5半導体層の平面形状は多角形とされている請求項3に記載の半導体装置。前記第1半導体層は、前記第1方向を長手方向とする長方形形状を有する請求項1乃至4のいずれかに記載の半導体装置。前記素子領域における前記フィールド酸化膜の前記第1方向と直交する第2方向に沿った長さよりも、前記素子終端領域における前記フィールド酸化膜の前記第2方向に沿った長さの方が長いことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。前記素子領域及び前記素子終端領域は、前記第1方向と直交する第2方向の幅が同一である複数の矩形領域に分割され、前記第1半導体層及び前記第5半導体層は、前記矩形領域の前記第2方向の略中心に配置され、前記第4半導体層は、前記矩形領域の前記第2方向の端部に配置されることを特徴とする請求項3又は4に記載の半導体装置。この発明は、回路面積の増大を抑制しつつ高耐圧の半導体装置を得ることを目的とする。以下に説明する実施の形態の半導体装置は、半導体基板上に形成されMOSトランジスタが形成される素子領域と、半導体基板上に形成され前記素子領域の終端部に形成される素子終端領域とを備える。第1導電型の第1半導体層は、第1方向を長手方向として素子領域から延びて素子終端領域まで形成されると共に第1の不純物濃度を有し、素子領域においてMOSトランジスタのドレイン領域として機能する。第1導電型の第2半導体層は、第1方向を長手方向として素子領域から延びて素子終端領域まで半導体基板に形成され、第1の不純物濃度より小さい第2の不純物濃度を有し、前記第1半導体層と接続されてMOSトランジスタのドリフト層として機能する。フィールド酸化膜は、第2半導体層の表面に第1半導体層と接するように配置される。また、第2導電型の第3半導体層は、前記半導体基板に前記第1方向を長手方向として前記素子領域から延びて前記素子終端領域まで形成され、前記MOSトランジスタのチャネル領域として機能する。一方、第1導電型の第4半導体層は、第3半導体層の表面に形成されMOSトランジスタのソース領域として機能する。ゲート電極は、第2半導体層及び第3半導体層に跨るように、ゲート絶縁膜を介して形成される。このような半導体装置において、素子領域と素子終端領域とは前記第1方向と直交する第2方向の幅が同一であり、素子領域における第1半導体層とフィールド酸化膜との間の境界と、第2半導体層の第4半導体層側の端部との間の距離は、素子終端領域における第1半導体層とフィールド酸化膜との間の境界と、第2半導体層の第4半導体層側の端部との間の距離よりも小さくされている。以下、図面を参照して、実施形態に係る半導体装置について説明する。先ず、図1~図4を参照して、実施の形態に係る半導体装置の積層構造を説明する。この半導体装置は、pチャネル型DMOSトランジスタに関するものである。図1~4の各種半導体層の導電型を全て反転させてp型基板上又はp型半導体層上に形成されたnチャネル型DMOSトランジスタとすることも可能である。図1~図3は、実施の形態に係る半導体装置の平面図である。図1~図3は、重複する各構成要素の位置関係を示すため、任意の構成要素を抜粋して図示している。また、図4は、図1、図2、図3におけるA-A’B-B’、及びC-C断面図である。なお、以下の説明において、p-型とは、p型よりも不純物濃度が小さい半導体のことを指す。また、n-型とは、n型よりも不純物濃度が小さい半導体のことを指す。図1に示すように、本実施の形態の半導体装置では、素子領域R1と素子終端領域R2が複数の矩形領域CPに区切られている。各矩形領域CP1、CP2、CP3は、X方向に並ぶように配列されているとともに、X方向において同一の幅Wcpを有している。素子領域R1における各矩形領域CPの幅と、素子終端領域R2における各矩形領域CPの幅は、いずれもWcpである。本実施の形態の半導体装置は、このような矩形領域CPにおける各種構成要素の形状の改良に関するものである。この改良により、回路面積の増大を抑制しつつ高耐圧の半導体装置を得ることができる。図1に示すように、本実施の形態の半導体装置は、例えばn-型の半導体基板11上に形成されており、半導体基板11には、pチャネル型DMOSトランジスタが形成される素子領域R1と、素子領域R1の第1方向の終端部に形成する素子終端領域R2とを備えている。なお、半導体基板11は、p-型の基板に置き換えることも可能である。図1に示すように、半導体基板11上には、ゲート絶縁膜18a図1では図示せずを介してゲート電極18が形成されている。ゲート電極18は、一例として、素子領域R1中だけでなく、素子終端領域R2にまで延長され、この素子終端領域R2において、コンタクトCSgに接続されて、必要な電圧を供給される。ゲート電極18は、素子領域R1においてゲート電極長Lg1を有しており、素子終端領域R2においてゲート電極長Lg2<Lg1を有している。ゲート電極18は、そのゲート長方向において、pチャネル型DMOSトランジスタのドレインとして機能するp型のドレイン領域12と、同じpチャネル型DMOSトランジスタのソースとして機能するp型のソース領域15とにより挟まれるように配置されている。ドレイン領域12の下層には、p型拡散領域13が形成されている。また、ソース領域15、及びバックゲート拡散領域19の下層には、図3に示すようにn型拡散領域16が形成されている。図4は、図1のA-A’B-B’、及びC-C’断面図を示している。A-A’断面は、前述のpチャネル型MOSトランジスタのドレイン領域12及びソース領域15に沿った断面である。また、B-B’断面は、pチャネルMOSトランジスタのドレイン領域12及びバックゲート拡散領域19に沿った断面である。C-C’断面は、ドレイン領域12の端部付近を含む、素子終端部R2の断面である。まず、図4のA-A’断面に沿ったpチャネル型MOSトランジスタの構造を説明する。図4のA-A’断面に示すように、pチャネル型MOSトランジスタは、p型のドレイン領域12を備えている。このp型のドレイン領域12は、図1~図3に示すように、Y方向第1方向を長手方向として、長方形形状を有するように形成されている。ドレイン領域12は、矩形領域CPの、X方向の中心付近に配置されている。ドレイン領域12は、素子領域R1から素子終端領域R2まで延びている。p型のドレイン領域12は、例えば、ボロンB等のp型の不純物を注入されており、例えば1e20cm-3]の不純物濃度を有している。このドレイン領域12の下層には、p型拡散領域13が形成されている。このp型拡散領域13も、pチャネル型MOSトランジスタのドレインの一部を構成する。p型拡散領域13も、ドレイン領域12と同様に、Y方向を長手方向として素子領域R1から延びて素子終端領域R2まで形成される。このp型拡散領域13は、ドレイン領域12の不純物濃度よりも小さい1e18cm-3]程度の不純物濃度を有する。このp型拡散領域13は、素子領域R1では、幅W1を有している一方図4のA-A’断面図参照、素子終端領域R2のドレイン領域12の端部周囲では、幅W2を有している図4のC-C’断面図参照。また、A-A’断面におけるドレイン領域12の端部からp型拡散領域13の端部までの距離a1は、C-C’断面におけるドレイン領域12の端部からp型拡散領域13の端部までの距離a2に比べ小さくされている。一例として、距離a1は0.1μm程度であり、a2は0.3μm程度である。ゲート電極18の下方の位置に、p-型のドリフト領域14がp型拡散領域13と接するように形成されている。p-型のドリフト領域14は、p型拡散領域13の不純物濃度よりも低い不純物濃度、例えば1e17cm-3]程度の不純物濃度を有している。このドリフト領域14も、ドレイン領域12と同様に、Y方向を長手方向として素子領域R1から延びて素子終端領域R2まで形成される。ただし、A-A’断面におけるドリフト領域14のp型拡散領域13の接合面から幅b1は、C-C’断面における幅b2よりも小さくされている。このため、pチャネルMOSトランジスタに逆バイアスが印加されている状態においては、素子終端領域R2で空乏層が広がりやすくなっている。また、A-A’断面におけるドリフト領域14のソース領域15側の端部からドレイン領域12の端部フィールド酸化膜17との境界までの間の距離a1b1は、C-C’断面におけるドリフト領域14のソース領域15側の端部からドレイン領域12の端部フィールド酸化膜17との境界までの間の距離a2b2よりも小さくされている。また、p-型のドリフト領域14の表面には、シリコン酸化膜例えばSiO2膜からなるフィールド酸化膜17が形成されている。フィールド酸化膜17も、Y方向を長手方向として形成されているが、A-A’断面における幅c1は、C-C’断面における幅c2よりも小さくされている。なお、フィールド酸化膜17は、求められるMOSトランジスタの耐圧次第では、省略することも可能である。また半導体基板11上のドリフト領域14から離隔した位置には、n型拡散領域16が形成されている。n型拡散領域16、及びn型拡散領域16とドリフト領域14との間の半導体基板11が、このpチャネル型MOSトランジスタのチャネル領域として機能する。このn型拡散領域16の表面には、前述のソース領域15が形成されている。ソース領域15は、コンタクトプラグCSsを介して、図示しないソース電極に接続される。n型拡散領域16は、ゲート電極18等と同様に、Y方向を長手方向として延びるように形成されている図3参照。このn型拡散領域16の素子領域R1における幅d1、d1’は、素子終端領域R2における幅d2、d2’に比べて小さくされている。ソース領域15は、ゲート電極18と同様に、Y方向を長手方向として延びるように形成されており、矩形領域CPのX方向の端部に配置されている。ただし、ソース領域15は、Y方向の所定の位置で分断され、その分断された領域B-B’断面には、バックゲート拡散領域19が形成されている図2参照。ゲート電極18は、ドリフト領域14、n型拡散領域16、及びソース領域15に跨るように、ゲート絶縁膜18aを介して半導体基板11上に形成されている。ドレイン領域12、p型拡散領域13、ドリフト領域14、ソース領域15のサイズ、不純物濃度等は、素子領域におけるpチャネルMOSトランジスタのオン抵抗や耐圧等、要求される特性が満たされるように設定され得る。B-B’断面におけるpチャネル型MOSトランジスタの形状は、ほぼA-A’断面のそれと同様であるが、B-B’断面では、ソース領域15が無く、代わりにp型のバックゲート拡散領域19が幅広に形成されている点で、A-A’断面と異なっている。前述のように、ドレイン領域12、p型拡散領域13、ドリフト領域14、及びn型拡散領域16は、素子領域R1からY方向に延びて素子終端領域R2まで延びるように形成されている図4のC-C’断面参照。しかし、p型拡散領域13のC-C’断面の幅W2は、A-A’断面を含む素子領域R1における幅W1よりも大きくされている。このため、p型拡散領域13は、図1に示すように、上面図としては、マッチ棒の形状のごとく、先端が膨張した多角形形状を有している。このような形状を有していることにより、図1に示す領域R3付近における電界集中を緩和し、インパクトイオンの発生を抑制することができ、これによりMOSトランジスタの耐圧を高めることができる。また、素子終端領域R2においては、ドリフト領域14のC-C’断面に沿った幅b2が、A-A’断面を含む素子領域R1における幅b1に比べ大きくされている。これにより、素子終端領域R2では、素子領域R1に比べ空乏層が伸びやすく、これにより素子終端領域R2における耐圧を向上させることができる。一方で、n型拡散領域16のC-C’断面に沿った幅d2は、A-A’断面を含む素子領域R1での幅d1に比べ小さくされている。n型拡散領域16の幅が、素子終端領域R2において小さくされたとしても、MOSトランジスタの耐圧は低下しない。このように、本実施の形態の半導体装置では、C-C’断面素子終端領域R2におけるp型拡散領域13の幅W2、及びドリフト領域14の幅b2が素子領域R1に比べ大きくされている一方で、n型拡散領域16の幅d2は小さくされているので、素子終端領域R2における素子幅は、素子領域R1における素子幅と略同一とすることができ、全体として、矩形状領域CPの中に各種構成要素を収納することができる。上述の幅W2、幅b2、幅d2は、素子領域R1における幅W1、b1、d1とは独立して、素子終端領域16にて必要とされる耐圧に基づいて設定することができる。幅W2、b2を、それぞれ幅W1、b1に比べ大きく設定したとしても、幅d2は幅d1に比べて小さくしても構わないので、素子終端領域R2のX方向の幅は、素子領域R1のX方向の幅と比べて大きくする必要はない。したがって、本実施の形態によれば、素子領域R1において、オン抵抗特性等を最適化したpチャネルMOSトランジスタが得られるよう設計しつつも、素子終端領域R2においては、必要とされる耐圧を得られるように素子終端領域を設定することができる。上述の実施の形態では、幅b2を幅b1に比べ大きくするとともに、幅W2を幅W1に比べ大きくする例を説明した。しかし、幅b2のみを大きくして、幅W2は幅W1と同等程度としても、素子終端領域R2の耐圧を高めることが可能である。ただし、幅W2を大きくすることは、p型拡散領域13の先端部における電界集中を回避することに寄与し、これにより素子の耐圧をより高めることに寄与し得る。したがって、幅b2を大きくすることに加え、幅W2を併せて大きくすることにより、より素子終端領域の耐圧を高めることができる。図5は、本実施の形態の比較例における素子終端領域の平面形状を示す。この比較例では、p型拡散領域13の幅が、素子領域R1と素子終端領域R2とで均一とされている。この構造の場合、図5に示す領域R3付近での電界集中が避けられず、素子終端領域での耐圧が低下し、半導体素子全体の耐圧を低下させる。本実施の形態では、p型拡散領域13の幅W2が素子終端領域R2において素子領域R1に比べて拡張されているため、耐圧を高くすることができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。