広バンドギャップ半導体デバイスであって、上面を有する広バンドギャップ半導体層と、前記広バンドギャップ半導体層の前記上面の複数の凹部と、前記凹部内にあり、かつ該凹部の間にある前記広バンドギャップ半導体層の前記上面の各部分上にある金属ゲート接点と、を含むことを特徴とするデバイス。前記広バンドギャップ半導体層上の保護層と、前記保護層を通って延びる第1の開口部と、前記保護層上の誘電体層であって、前記第1の開口部よりも狭く該誘電体層がそれを通って延びる第2の開口部を有する前記誘電体層と、を更に含み、前記金属ゲート接点は、前記第1及び第2の開口部に存在する、ことを特徴とする請求項1に記載のデバイス。前記保護層は、前記第1の開口部内に横方向に延びるフランジを有することを特徴とする請求項2に記載のデバイス。前記金属ゲート接点は、障壁金属層と、前記広バンドギャップ半導体層から離れた前記障壁層上の電流波及層と、を含む、ことを特徴とする請求項1に記載のデバイス。前記電流波及層は、前記障壁金属層上に直接存在することを特徴とする請求項4に記載のデバイス。前記広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、前記障壁金属層は、白金、イリジウム、及び/又はニッケルを含み、前記電流波及層は、金を含むことを特徴とする請求項4に記載のデバイス。前記広バンドギャップ半導体層は、シリコンカーバイドを含み、前記障壁金属層は、白金、金、又はイリジウムを含み、前記電流波及層は、金を含むことを特徴とする請求項4に記載のデバイス。前記複数の凹部は、2次元アレイに配列されることを特徴とする請求項1に記載のデバイス。前記複数の凹部は、少なくとも第1の行及び少なくとも第2の行に配列され、前記第1の行の前記凹部は、少なくとも2つの方向に前記第2の行の前記凹部からオフセットされる、ことを特徴とする請求項1に記載のデバイス。前記複数の凹部は、少なくとも2つの溝を形成し、該少なくとも2つの溝は、該少なくとも2つの溝の間の隆起部を定めることを特徴とする請求項1に記載のデバイス。前記複数の凹部は、不規則パターンで配列されることを特徴とする請求項1に記載のデバイス。ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記広バンドギャップ半導体層上にあり、第1の端部と反対端とを有する金属ゲート電極と、を更に含み、前記金属ゲート接点は、前記金属ゲート電極の前記反対端に接続され、前記ソース及びドレイン領域と前記金属ゲート電極は、HEMT、FET、又はショットキーデバイスを提供するように構成される、ことを特徴とする請求項1に記載のデバイス。広バンドギャップ半導体デバイスであって、広バンドギャップ半導体層と、前記広バンドギャップ半導体層上の保護層であって、複数の凹部が該保護層を貫通して該広バンドギャップ半導体層まで延びる前記保護層と、誘電体を含み、前記複数の凹部の間に配列された複数のスペーサと、前記凹部内にあり、かつ該凹部の間にある前記スペーサ上に直接存在する金属ゲート接点と、を含むことを特徴とするデバイス。前記複数のスペーサは、前記保護層の各部分を含むことを特徴とする請求項13に記載のデバイス。前記保護層は、それを通って延びる開口部を有し、前記保護層は、前記開口部内に横方向に延びるフランジを有する、ことを特徴とする請求項13に記載のデバイス。前記金属ゲート接点は、障壁金属層と、前記広バンドギャップ半導体層から離れた前記障壁層上の電流波及層と、を含む、ことを特徴とする請求項13に記載のデバイス。前記電流波及層は、前記障壁金属層上に直接存在することを特徴とする請求項16に記載のデバイス。前記広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、前記障壁金属層は、白金、イリジウム、及び/又はニッケルを含み、前記電流波及層は、金を含むことを特徴とする請求項16に記載のデバイス。前記広バンドギャップ半導体層は、シリコンカーバイドを含み、前記障壁金属層は、白金、金、又はイリジウムを含み、前記電流波及層は、金を含むことを特徴とする請求項16に記載のデバイス。前記複数の凹部は、2次元アレイに配列されることを特徴とする請求項13に記載のデバイス。前記複数のスペーサは、少なくとも第1の行及び少なくとも第2の行に配列され、前記第1の行の前記スペーサは、少なくとも2つの方向で前記第2の行の前記スペーサからオフセットされる、ことを特徴とする請求項13に記載のデバイス。前記複数のスペーサは、少なくとも2つの隆起部を形成し、該少なくとも2つの隆起部は、該少なくとも2つの隆起部の間に溝を定めることを特徴とする請求項13に記載のデバイス。前記複数のスペーサは、不規則パターンで配列されることを特徴とする請求項13に記載のデバイス。ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記広バンドギャップ半導体層上にあり、第1の端部と反対端とを有する金属ゲート電極と、を更に含み、前記金属ゲート接点は、前記金属ゲート電極の前記反対端に接続され、前記ソース及びドレイン領域と前記金属ゲート電極は、HEMT、FET、又はショットキーデバイスを提供するように構成される、ことを特徴とする請求項13に記載のデバイス。半導体デバイスであって、基板と、前記基板上にあり、ソース領域及びドレイン領域を有して上面を有する広バンドギャップ半導体層と、前記ソース及びドレイン領域の間の前記広バンドギャップ半導体層の前記上面上にあり、第1の端部と反対端とを有する金属ゲート金属と、前記広バンドギャップ半導体層の前記上面上の前記ゲート電極の前記反対端に接続した金属ゲート接点と、を含み、複数の凹部が、前記広バンドギャップ半導体層の前記上面に設けられ、前記金属ゲート接点は、前記凹部内にあり、かつ該凹部の間にある前記広バンドギャップ半導体層の前記上面の各部分上に直接存在する、ことを特徴とするデバイス。前記広バンドギャップ半導体層上の保護層と、前記保護層を通って延びる第1の開口部と、前記保護層上の誘電体層であって、前記第1の開口部よりも狭く該誘電体層がそれを通って延びる第2の開口部を有する前記誘電体層と、を更に含み、前記金属ゲート接点は、前記第1及び第2の開口部に存在する、ことを特徴とする請求項25に記載のデバイス。前記保護層は、前記第1の開口部内に横方向に延びるフランジを有することを特徴とする請求項26に記載のデバイス。前記金属ゲート接点は、障壁金属層と、前記広バンドギャップ半導体層から離れた前記障壁層上の電流波及層と、を含む、ことを特徴とする請求項25に記載のデバイス。前記電流波及層は、前記障壁金属層上に直接存在することを特徴とする請求項28に記載のデバイス。前記障壁金属層は、前記金属ゲート電極の漏れ電流の実質的な増大を防止するように構成されることを特徴とする請求項29に記載のデバイス。前記広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、前記障壁金属層は、白金、イリジウム、及び/又はニッケルを含み、前記電流波及層は、金を含むことを特徴とする請求項28に記載のデバイス。前記広バンドギャップ半導体層は、シリコンカーバイドを含み、前記障壁金属層は、白金、金、又はイリジウムを含み、前記電流波及層は、金を含むことを特徴とする請求項28に記載のデバイス。前記複数の凹部は、2次元アレイに配列されることを特徴とする請求項28に記載のデバイス。前記複数の凹部は、少なくとも第1の行及び少なくとも第2の行に配列され、前記第1の行の前記凹部は、少なくとも2つの方向に前記第2の行の前記凹部からオフセットされる、ことを特徴とする請求項26に記載のデバイス。前記複数の凹部は、少なくとも2つの溝を形成し、該少なくとも2つの溝は、該少なくとも2つの溝の間の隆起部を定めることを特徴とする請求項26に記載のデバイス。前記複数の凹部は、不規則パターンで配列されることを特徴とする請求項26に記載のデバイス。広バンドギャップ半導体デバイスを製造する方法であって、上面を有する広バンドギャップ半導体層を準備する段階と、前記広バンドギャップ半導体層の前記上面に複数の凹部を設ける段階と、金属ゲート接点を前記複数の凹部内に、かつ該凹部の間にある前記広バンドギャップ半導体層の前記上面の各部分上に直接に設ける段階と、を含むことを特徴とする方法。第1の開口部が貫通して延びる保護層を前記広バンドギャップ半導体層上に設ける段階と、前記第1の開口部よりも狭い第2の開口部が貫通して延びる誘電体層を前記保護層上に設ける段階と、前記金属ゲート接点を前記第1及び第2の開口部に設ける段階と、を更に含むことを特徴とする請求項37に記載の方法。前記金属ゲート接点を形成する段階は、障壁金属層を前記複数の凹部内に、かつ該凹部の間の前記広バンドギャップ半導体層の前記上面の各部分上に直接に設ける段階と、電流波及層を前記広バンドギャップ半導体層から離れた前記障壁金属層上に設ける段階と、を含む、ことを特徴とする請求項38に記載の方法。前記電流波及層は、前記障壁金属層上に直接に設けられることを特徴とする請求項39に記載の方法。前記広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、前記障壁金属層は、白金、イリジウム、又はニッケルを含み、前記電流波及層は、金を含むことを特徴とする請求項38に記載の方法。前記広バンドギャップ半導体層は、シリコンカーバイドを含み、前記障壁金属層は、白金、金、又はイリジウムを含み、前記電流波及層は、金を含むことを特徴とする請求項38に記載の方法。前記複数の凹部は、2次元アレイに配列されることを特徴とする請求項38に記載の方法。前記複数の凹部は、少なくとも第1の行及び少なくとも第2の行に配列され、前記第1の行の前記凹部は、少なくとも2つの方向に前記第2のものの前記凹部からオフセットされる、ことを特徴とする請求項37に記載の方法。前記複数の凹部は、少なくとも2つの溝を形成し、該少なくとも2つの溝は、該少なくとも2つの溝の間の隆起部を定めることを特徴とする請求項37に記載の方法。前記複数の凹部は、不規則パターンで配列されることを特徴とする請求項37に記載の方法。ソース領域及びドレイン領域を準備する段階と、第1の端部と反対端とを有する金属ゲート電極を前記ソース及びドレイン領域の間の前記広バンドギャップ半導体層上に設ける段階と、を更に含み、前記ゲート接点は、前記ゲート電極の前記反対端に接続される、ことを特徴とする請求項37に記載の方法。半導体デバイスであって、広バンドギャップ半導体層と、前記広バンドギャップ半導体層上の金属ゲート電極であって、該金属ゲートが、該金属ゲート電極の漏れ電流の実質的な増大を防止するように構成された該広バンドギャップ半導体層上の障壁金属層を含む前記金属ゲート電極と、前記広バンドギャップ半導体層から離れた前記障壁金属層上の電流波及層と、を含むことを特徴とするデバイス。本明細書に説明する様々な実施形態による広バンドギャップ半導体デバイスは、上面を有する広バンドギャップ半導体層と、広バンドギャップ半導体層の上面内の複数の凹部と、凹部内のかつ凹部の間にある広バンドギャップ半導体層の上面の各部分上の金属ゲート接点とを含む。一部の実施形態では、保護層が広バンドギャップ層上に存在して第1の開口部が保護層を通って延び、誘電体層が保護層上に存在し、誘電体層は、それを通って延びる第1の開口部よりも狭い第2の開口部を有し、金属ゲート接点が、第1及び第2の開口部に存在する。一部の実施形態では、保護層は、第1の開口部内に横方向に延びるフランジを有する。一部の実施形態では、金属ゲート接点は、凹部内にかつ凹部の間にあるサイドバンドギャップ半導体層の上面上に直接ある障壁金属層と、広バンドギャップ半導体層から離れた障壁金属層上の電流波及層とを含む。更に、一部の実施形態では、電流波及層は、障壁金属層上に直接存在する。材料に関しては、一部の実施形態では、広バンドギャップ半導体層は、窒化ガリウム又はヒ化ガリウムを含み、障壁金属層は、白金、イリジウム、及び/又はニッケルを含み、電流波及層は、金を含む。他の実施形態では、広バンドギャップ半導体層は、シリコンカーバイドを含み、障壁金属層は、白金、金、又はイリジウムを含み、電流波及層は金を含む。複数の凹部を他の実施形態による様々な配列で提供することができる。例えば、一部の実施形態では、複数の凹部は2次元アレイに配列される。他の実施形態では、複数の凹部は少なくとも第1の行及び少なくとも第2の行に配列され、第1の行の凹部は、少なくとも2つの方向で第2の行の凹部からオフセットしている。他の実施形態では、複数の凹部は少なくとも2つの溝を形成し、少なくとも2つの溝は、少なくとも2つの溝の間の隆起部を定める。更に他の実施形態では、複数の凹部は、不規則パターンで配列される。一部の実施形態では、ソース領域及びドレイン領域も提供され、金属ゲート電極は、ソース領域とドレイン領域の間の広バンドギャップ半導体層の上に存在し、金属ゲート電極は、第1の端部と反対端とを有し、金属ゲート接点は、金属ゲート電極の反対端に接続され、ソース及びドレイン領域と金属ゲート領域とは、HEMT、FET、又はショットキーデバイスを提供するように構成される。本明細書に説明する様々な更に別の実施形態による広バンドギャップ半導体デバイスは、広バンドギャップ半導体層と、複数の凹部が広バンドギャップ半導体層までそれを貫通して延びる広バンドギャップ半導体層上の保護層と、複数の凹部の間に配列されて誘電体を含む複数のスペーサと、凹部内にありかつ凹部の間にあるスペーサ上に直接あるゲート電極接点とを含む。一部の実施形態では、複数のスペーサは保護層の一部を含む。一部の実施形態では、保護層はそれを通って延びる開口部を有し、保護層は、開口部の中に横方向に延びるフランジを有する。複数のスペーサは、他の実施形態による様々な配列で提供することができる。例えば、一部の実施形態では、複数のスペーサは2次元アレイに配列される。他の実施形態では、複数のスペーサは、少なくとも第1の行及び少なくとも第2の行に配列され、第1の行のスペーサは少なくとも2つの方向で第2の行のスペーサからオフセットしている。他の実施形態では、複数のスペーサは、少なくとも2つの隆起部を形成し、少なくとも2つの隆起部は、少なくとも2つの隆起部の間に溝を定める。更に他の実施形態では、複数のスペーサは不規則パターンで配列される。本明細書に説明する様々な更に別の実施形態による半導体デバイスは、基板と、基板上にあり、ソース領域及びドレイン領域を有し、かつ上面を有する広バンドギャップ半導体層と、ソース領域とドレイン領域の間のサイドバンドギャップ半導体層の上面上にあり、第1の端部及び反対端を有する金属ゲート電極と、サイドバンドギャップ半導体層の上面上のゲート電極の反対端に接続した金属ゲート接点とを含み、複数の凹部が、広バンドギャップ半導体層の上面に設けられ、金属ゲート接点は、凹部内にあり、かつ凹部の間にある広バンドギャップ半導体層の上面の各部分上に直接存在する。本明細書に説明する様々な実施形態による広バンドギャップ半導体デバイスを製造する方法は、上面を有する広バンドギャップ半導体層を準備する段階と、広バンドギャップ半導体層の上面に複数の凹部を設ける段階と、金属ゲート接点を複数の凹部内にかつ凹部の間にある広バンドギャップ半導体層の上面の各部分上に直接に設ける段階とを含む。一部の実施形態では、保護層を広バンドギャップ半導体層上に設けることができ、保護層は、それを通って延びる第1の開口部を有し、誘電体層を保護層の上に設けることができ、誘電体層は、それを通って延びる第1の開口部よりも狭い第2の開口部を有し、金属ゲート接点は、第1及び第2の開口部に設けることができる。一部の実施形態では、ゲート接点は、障壁金属層を複数の凹部内にかつ凹部の間の広バンドギャップ半導体層の上面の各部分上に直接に含むように設けることができ、電流波及層は、広バンドギャップ半導体層から離れて障壁金属層の上に設けることができる。他の実施形態では、電流波及層は、障壁金属層上に直接に設けることができる。一部の実施形態では、ソース領域及びドレイン領域を提供することができ、第1の端部と反対端とを有する金属ゲート電極をソース領域とドレイン領域の間の広バンドギャップ半導体層上に設けることができ、ゲート接点は、ゲート電極の反対端に接続される。本明細書に説明する様々な実施形態はまた、白金、イリジウム、又は金を含んで金属ゲート電極の漏れ電流の実質的な増大を防止するように構成された障壁金属層を提供するように見なすことができる。以下、様々な実施形態を示す添付図面を参照して本発明に対してより完全に説明する。しかし、本発明は、多くの異なる形で具現化することができ、本明細書で説明する実施形態に制限されると解釈すべきではない。むしろ、これらの実施形態は、本発明の開示を徹底的かつ完全なものとして当業者に本発明の範囲を十分に伝えるように提供するものである。添付図面において、説明を明確にするために層及び領域のサイズ及び相対サイズは誇張している場合がある。全体を通じて同様の要素は同じ番号によって示している。本明細書で使用する用語は、特定的な実施形態を説明するためのものにすぎず、本発明を制限するためのものではない。本明細書で使用する単数形a、an、及びtheは、その関連で別様に明確に示していない限り、複数形も含むことが意図される。comprises、comprising、includes、及び/又はincluding及びそれらの変形のような用語は、本明細書で使用する場合、上述の特徴、段階、作動、要素、及び/又は構成要素の存在を示すが、1つ又はそれよりも多くの他の特徴、段階、作動、要素、構成要素、及び/又はこれらの群の存在又は追加を除外するものではないことは更に理解されるであろう。例えば、層が所定の材料を含むと示される時に、その層は、二元、三元、四元などの化合物、合金、ドープ層などを形成するための追加材料を含むことができる。従って、例えば、窒化ガリウムを含む層は、窒化アルミニウムガリウム、窒化インジウムガリウム、及び/又は窒化アルミニウムインジウムガリウムの層を包含する。対照的に、consistingof及びその変形表現のような用語は、本明細書で使用する場合、上述の特徴、段階、作動、要素、及び/又は構成要素を指定し、付加的な特徴、段階、作動、要素、及び/又は構成要素を除外する。最後に、以上に定義した用語の全ては、適切なドーパントを用いて層がP型及び/又はN型にドープされることを除外しない。層、領域、又は基板のような要素が別の要素上に存在する又はその変形表現のような場合、この要素は他の要素の上に直接存在する場合があり、又は介在要素が存在する場合もあることは理解されるであろう。更に、本明細書では、の下に、の上に重なる、表側、及び裏側のような相対語を使用して、図に示すような基板又は基部層と対比した1つの層又は領域の別の層又は領域との関係を説明することがある。これらの用語は、図に示す方向に加えてデバイスの異なる方向を含むことを意図されたものであることは理解されるであろう。最後に、直接にのような用語は、介在要素がないことを意味する。本明細書で使用する及び/又はのような用語は、関連する記載項目の1つ又はそれよりも多くのいずれか又は全ての組合せを含み、かつ/と簡約することができる。本明細書では、様々な要素、構成要素、領域、層、及び/又は区画を説明するために第1、第2のような用語を使用するが、これらの要素、構成要素、領域、層、及び/又は区画をこれらの用語によって制限すべきではないことは理解されるであろう。これらの用語は、1つの要素、構成要素、領域、層、及び/又は区画を別の要素、構成要素、領域、層、及び/又は区画と区別するために使用するものに過ぎない。従って、以下で説明する第1の要素、構成要素、領域、層又は区画は、本発明の教示から逸脱することなく、第2の要素、構成要素、領域、層又は区画と呼ぶことができる。本明細書では、本発明の理想的な実施形態の概略図である断面図及び/又は他の説明図を参照して本発明の実施形態を説明する。従って、製造技術及び/又は製造公差の結果、形状が説明図のものとは異なることが予想される。従って、本発明の実施形態は、本明細書に示す領域の特定の形状に制限されると解釈すべきではなく、例えば、製造に起因する形状の変動を含むと解釈すべきである。例えば、矩形として示されるか又は説明された領域は、典型的な製作公差に起因して一般的に丸い又は湾曲した特徴部を有する。従って、図示の領域は本質的に概略的なものであり、これらの形状は、デバイスの領域の実際の形状を示すことを意図したものではなく、特に定めない限り、本発明の範囲を制限することを意図したものでもない。特に定めがない限り、本明細書で使用する全ての用語技術用語及び科学用語を含むは、本発明が属する技術の当業者が一般的に理解している意味と同じ意味を有する。本明細書で使用する用語は、本明細書及び当業技術との関連におけるそれらの意味に従う意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的な又は過度に形式的な意味で解釈されるものではないことは理解されるであろう。広バンドギャップ半導体デバイスの様々な実施形態を本明細書に説明する。本明細書で使用する広バンドギャップのような用語は、少なくとも1.4電子ボルトのバンドギャップを意味する。本明細書で使用する半導体デバイスのような用語は、接点内の金属層と、シリコンカーバイド、窒化ガリウム、ヒ化ガリウム、及び/又は他の半導体材料を含むことができる広バンドギャップ半導体材料との間にショットキー接合を含むHEMT、HET、バイポーラ接合トランジスタBJT、シリコンカーバイドモノリシック集積回路、及び/又は他のデバイスを意味する。図1、図2、及び図3は、従来型GaNベースHEMT構造体100を示し、HEMT100は、異なるバンドギャップを有する2つの異なる広バンドギャップ半導体材料112及び114の間のヘテロ接合部110を含むことができる。図1-図3において、2つの異なる材料112及び114は、それぞれGaN及びAlGaNを含むが、他の材料も他の実施形態において使用することができる。ソース領域116及びドレイン領域118を提供することができる。ソース接点122及びドレイン接点124もそれぞれ提供することができる。基板130も提供することができる。様々な他のバッファ層、スペーサ層、キャップ層、及び/又は他の層を提供することができる。ゲート電極140を提供することができる。ゲート電極140は、広バンドギャップ半導体層114上の障壁金属層140を含むことができ、それらの間にショットキー接合部152が形成される。電流波及層160が、広バンドギャップ半導体層114から離れて障壁金属層150上に設けられる。拡散障壁層170が、電流波及層160と障壁金属層150の間に設けられる。図2は、図1の従来型HEMTの平面図であり、HEMT活性領域の外側に位置するゲート接点180を含むゲート電極140を示している。ゲート電圧は、ゲート接点領域180に印加することができる。図3は、図2のA-A線に沿った断面図である。図3を参照すると、ゲート接点180が、広バンドギャップ半導体層114の平坦面上に設けられる。ゲート接点180は、広バンドギャップ半導体層114の平坦面上の障壁金属層150を含み、それらの間にパッシブ接合部153が形成される。電流波及層160が、広バンドギャップ半導体層114から離れて障壁金属層150上に設けられる。拡散障壁層170が、電流波及層160と障壁金属層150の間に設けられる。残念ながら、ゲート電極の接点領域内の障壁金属層と広バンドギャップ半導体層の平坦面との間の接着力が弱い場合がある。こうした弱い接着力は、広バンドギャップ半導体デバイスの製造及び使用中でのゲート接点の損失を引き起こす場合がある。更に、例えば、GaNベースHEMTである従来型広バンドギャップ半導体デバイスでは、ゲート電極の電気的特性を改善すると考えられる一部の高仕事関数金属は、こうした金属と広バンドギャップ半導体材料の間の弱い接着力のためにゲートの障壁金属層として使用することが困難である。こうした、高仕事関数金属は、例えば、白金Pt及びイリジウムIrを含む。図4-図6は、本発明の様々な実施形態による改良された金属接点を有する広バンドギャップ半導体デバイスの簡略図である。ここで図4-図6を参照すると、例示的な広バンドギャップ半導体デバイス400は、例えば、4HポリタイプのシリコンカーバイドSiCのような半絶縁性シリコンカーバイドとすることができる基板410を含む。他のシリコンカーバイド候補ポリタイプは、3C、6H、及び15Rポリタイプを含むことができる。半絶縁性のような用語は、絶対的な意味ではなく、説明的に本明細書で使用されている。シリコンカーバイドを基板として使用することができるが、本発明の実施形態は、サファイアAl2O3、窒化アルミニウムAlN、窒化アルミニウムガリウムAlGaN、窒化ガリウムGaN、シリコンSi、ヒ化ガリウムGaAs、LGO、酸化亜鉛ZnO、LAO、及びリン化インジウムInPなどのような基板410に対してあらゆる適切な基板を利用することができることは理解されるものとする。基板は、後で除去することができることも認められるであろう。任意的なバッファ層、核形成層、及び/又は移行層図示せずを基板410上に設けることができる。例えば、AlNバッファ層は、シリコンカーバイド基板とデバイスの残りの部分との間の適切な結晶構造転位を提供するように形成することができる。図4-図6を更に参照すると、チャンネル層420が基板410上に設けられる。チャンネル層420は、上述のようにバッファ層、移行層、及び/又は核形成層を用いて基板410上に堆積させることができる。チャンネル層420は、圧縮歪を受ける場合がある。本発明の一部の実施形態では、チャンネル層420は、GaNのようなIII族窒化物層とすることができる。チャンネル層420は、窒化インジウムガリウムInGaN又は窒化アルミニウムインジウムガリウムAlInGaNなどのような他のIII族窒化物層とすることができる。一部の実施形態では、チャンネル層420は、非ドープすなわち、非意図的ドープとすることができ、約20Åよりも大きい厚みに成長させることができる。チャンネル層420は、GaN又はAlGaNなどの超格子又は組合せのような多層構造とすることができる。図4-図6に更に示すように、障壁層430がチャンネル層420上に設けられる。障壁層430は、AlxGa1xN式中0<x<1のようなIII族窒化物層とすることができる。障壁層430は、AlGaN、AlN、及び/又はそれらの層の組合せのような他のIII族窒化物を含むこともできる。障壁430は、例えば、約0.1nmから約100nmの厚みとすることができるが、その中に亀裂又は実質的な欠陥の生成を引き起こすほど厚くすることはできない。障壁層430は、高ドープn型層とすることができる。例えば、障壁層430は、約1019cm3未満の濃度までドープすることができる。本発明の一部の実施形態は、高電子移動度トランジスタHEMTに適用することができる。特に、チャンネル層420と障壁層430とは異なるバンドギャップを有する材料で形成することができ、それによってチャンネル層と障壁層とのインタフェースにヘテロ接合部が形成される。例えば、チャンネル層420は、障壁層430のバンドギャップよりも小さいバンドギャップを有することができる。従って、チャンネル層420と障壁層430の間の接合部でのチャンネル層420の伝導バンド端のエネルギは、障壁層430の伝導バンド端のエネルギよりも小さい可能性があり、チャンネル層420は、障壁層430よりも大きい電子親和性を有することができる。例えば、チャンネル層420と障壁層430の両方がIII族窒化物層で形成される時に、チャンネル層420は、GaN層とすることができ、障壁層430は、AlGaN層とすることができる。図4-図6を更に参照すると、保護層440が障壁層430上に設けられる。保護層440は、窒化珪素SixNy、窒化アルミニウムAlN、二酸化珪素SiO2、及び/又は他の適切な保護材料のような誘電体とすることができる。他の材料も保護層440に利用することができる。例えば、保護層440は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム、及び/又は酸窒化アルミニウムを含むことができる。更に、保護層440は単層とすることができ、又は均一組成及び/又は不均一組成の多重層を含むことができる。保護層440は、約30nmの厚みを有することができるが、他の厚みの層も利用することができる。例えば、保護層440は、その後のオーミック接点の焼き鈍し中に下にある障壁層430を保護するための十分な厚みとすることができる。2つ又は3つの単原子層のような薄い保護層440は、こうした目的のために十分とすることができる。しかし、一般的に、保護層440は、約10nmから約500nmの厚みを有することができる。一部の実施形態では、保護層440は、下にあるIII族窒化物層のMOCVD成長に伴って原位置で成長した高品質SiNとすることができる。図4-図6で更に示すように、ソース領域432及びドレイン領域434を提供することができる。ソースオーミック接点452とドレインオーミック接点454が、障壁層430のソース領域432とドレイン領域434との上にそれぞれ提供される。ゲート電極460及びゲート接点462も障壁層430上に設けられる。特に、ゲート電極460は障壁層460上に設けられ、ゲート接点462は、障壁層430上又はその中の複数の凹部480図6を参照されたい上に設けられる。ゲート電極460及びゲート接点462は、障壁金属層470を含むことができる。ゲート電極460の障壁金属層470は、障壁層430上に設けられる。ゲート接点462の障壁金属層470は、障壁層430内の複数の凹部上に設けられる。電流波及層474が、障壁層430から離れて障壁金属層470上に設けられる。拡散障壁層472は、電流波及層474と障壁金属層470の間に設けることができる。ゲート電極460及びゲート接点462を形成する様々な実施形態を以下に説明する。従来型GaNベースHEMTデバイスにおいては、広バンドギャップ半導体の平坦面上に形成された金属ゲート接点は、ゲート接点の金属とこの半導体の平坦面との間の接着力が弱い可能性を有することが見いだされている。更に、従来型GaNベースHEMTデバイスにおいては、ニッケル障壁金属層を有するゲート電極は、劣化して漏れ易くなる場合がある。ゲート電極の漏れ電流を低減すると考えられるPt及びIrのような高仕事関数金属は、こうした金属と広バンドギャップ半導体材料の間の接着力が弱いために障壁金属層として使用することが困難である。一部の高仕事関数金属の使用におけるこの弱い接着力及びこの難しさを低減又は防止するために、本明細書に説明する様々な実施形態は、広バンドギャップ半導体の表面内又は表面上に形成された複数の凹部を提供して金属ゲート接点と広バンドギャップ半導体の間の接着力を強める。更に、ゲート接点の金属と広バンドギャップ半導体の表面との間の接着力を強めることにより、Pt又はIrのような高仕事関数金属を障壁金属層として使用することができる。Pt及びIrのような高仕事関数金属が障壁金属層として使用される場合、拡散障壁金属層は、ゲート接点から除くことができる。更に、障壁金属層としてのこうした高仕事関数金属の使用は、ゲート電極の漏れ電流を低減する。例えば、1/10になる減少である少なくとも一桁の漏れ減少が稀ではない。図7-図25は、図4-図6のデバイスのような本発明の一部の実施形態による改良された金属接点を有する広バンドギャップ半導体デバイスを製造する方法における例示的な中間製造段階を示している。ここで図7を参照すると、その上に広バンドギャップ半導体デバイスを形成することができる基板410を準備する。チャンネル層420が基板410上に形成され、障壁層430がチャンネル層420上に形成される。任意的なバッファ層、核形成層、及び/又は移行層図示せずを基板410の上に設けることができる。例えば、AlNバッファ層は、シリコンカーバイド基板とデバイスの残りの部分との間の適切な結晶構造転移を提供するように形成することができる。チャンネル層420及び/又はバッファ層、核形成層、及び/又は移行層は、有機金属化学気相蒸着法MOCVDにより又は分子線エピタキシ法MBE及び/又は混成気相エピタキシ法HVPEのような当業者に公知の他の技術によって堆積させることができる。図8は、障壁層430上の保護層440の形成を示している。保護層440は、窒化珪素SixNy、窒化アルミニウムAlN、二酸化珪素SiO2、及び/又は他の適切な保護材料のような誘電体とすることができる。他の材料も保護層440に利用することができる。例えば、保護層440は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム、及び/又は酸窒化アルミニウムを含むことができる。更に、保護層440は単層とすることができ、又は均一組成及び/又は不均一組成の多重層を含むことができる。保護層440は、障壁層430上に形成されたブランケットとすることができる。保護層440は、高品質スパッタリング法及び/又はプラズマ化学気相蒸着法PECVDによって形成された窒化珪素SiNとすることができる。保護層440は、約30nmの厚みを有することができるが、他の厚みの層も利用することができる。例えば、保護層440は、その後のオーミック接点の焼き鈍し中に下にある層を保護するための十分な厚みとすることができる。2つ又は3つの単原子層のような薄い層は、こうした目的のために十分とすることができる。しかし、一般的に、保護層440は、約10nmから約500nmの厚みを有することができる。また、保護層440は、下にあるIII族窒化物層のMOCVD成長に伴って原位置で成長した高品質SiNとすることができる。図9は、障壁層430上のソースオーミック接点452及びドレインオーミック接点454それぞれの形成を示している。ここで図9を参照すると、保護層440は、障壁層430の一部を露出するようにパターン化され、ソースオーミック接点452及びドレインオーミック接点454が障壁層430上に形成される。例えば、下にある障壁層430を露出するように、窓を保護層440内にエッチングすることができる。窓は、パターンマスクと障壁層430に関する低損傷エッチングを利用してエッチングすることができる。低損傷エッチング技術の例は、反応イオンエッチング以外に、誘導結合プラズマ又は電子サイクロトロン共鳴ECR又はプラズマに対するDC成分を持たない下流プラズマエッチングのようなエッチング技術を含むことができる。他のエッチング処理を使用することもできる。図9を更に参照すると、その後のフォトリソグラフィ段階及び蒸発法を用いて、オーミック金属が障壁層430の露出部分に形成される。オーミック金属は、保護層440内の窓よりも小さくなるようにパターン化され、かつオーミック金属は焼き鈍しされてソース接点452及びドレイン接点454が形成される。従って、ソース接点542及びドレイン接点454の縁部は、隣り合った保護層440から離間することができる。図10は、ソースオーミック接点452及びドレインオーミック接点454と保護層440との上の第2の層490の形成を示している。第2の層490は、保護層440よりも低い誘電率を有する誘電体層とすることができる。第2の層490は、その後の段階で除去することができる犠牲層とすることができる。例えば、第2の層490はフォトレジスト層とすることができる。同じく第2の層490はポリイミド層とすることができる。図11-図16は、第2の層490内の開口部又は窓492、494、496、及び498の形成を示している。図11-図13に示すように、第2の層490を通って延び保護層440の一部分を露出する第1及び第2の開口部492及び494が形成される。例えば、第2の層490は、窓492及び494を形成するようにフォトリソグラフィでパターン化することができる。図12は、図11のA-A線に沿った断面図である。図13は、図11のB-B線に沿った断面図である。図14-図16は、保護層440内の窓496及び498の形成を示し、そこにゲート電極460とゲート接点462を様々な実施形態に従ってその後の段階で形成することができる。図14に示すように、保護層440を通って延びて障壁層430の一部分を露出する第1及び第2の開口部496及び498が形成される。図15は、図14のA-A線に沿った断面図である。図16は、図14のB-B線に沿った断面図である。特に、保護層440の露出部分は、マスクとして第2の層490を用いてパターン化され、第1の開口部496が形成される。第1の開口部496は、上述のように低損傷エッチング技術を用いて第2の層490内の第1の開口部492によって露出された保護層440の一部分の選択的エッチングによって形成することができ、障壁層430の露出表面上の低漏れショットキーゲート電極の形成が容易にされる。ここで注意すべきは、保護層440内の第1の開口部496は、エッチングのオーバーカット又はアンダーカットにより、第2の層490内の第1の開口部492よりも広げたり狭めたりすることができることである。図14-図16を更に参照すると、第2の開口部498が保護層440を通って形成され、障壁層430の一部分が露出される。特に、保護層440の露出部分は、マスクとして第2の層490を用いてパターン化され、第2の開口部498が形成される。第2の開口部498は、上述のように低損傷エッチング技術を用いて第2の層490内の第2の開口部494によって露出された保護層440の一部分の選択的エッチングによって形成することができる。保護層440内の第2の開口部498は、エッチングのオーバーカット又はアンダーカットにより、第2の層490内の第2の開口部494より広げたり狭めたりすることができることに注意すべきである。例えば、図16に示すように、保護層440内の第2の開口部498は、開口部498内部を横方向に延びる保護層440内のフランジ442を形成するようにアンダーカットすることができる。本明細書で使用される横方向にのような用語は、障壁層430の表面に対して実質的に平行な方向を意味する。開口部496及び498は単一の加工段階で形成することができる。図16を参照すると、障壁層430の露出部分がパターン化され、障壁層430内の複数の凹部480が形成される。特に、複数の凹部480は、障壁層430上のフォトリソグラフィマスク図示せずの形成によって形成することができる。フォトリソグラフィマスクによって露出された障壁層430の一部がエッチングされ、障壁層430内の複数の凹部480が形成される。複数の凹部480が形成された後、フォトリソグラフィマスクは除去される。障壁層430内の複数の凹部480は、化学的エッチング又はイオンミルエッチングのような従来方法を用いて障壁層430の露出表面を選択的にエッチングすることによって形成することができる。他の実施形態では、複数の凹部480は、表面粗化によって形成することができる。例えば、凹部エッチング中の非常に低濃度の湿潤化学エッチングの使用を利用して粗化面をもたらすことができる。代替の方法は、低温でのエッチングのようなマイクロマスキングを引き起こすドライエッチング条件の選択である。代替的な実施形態では、図17に示すように、複数の凹部480は、障壁層430上に複数のスペーサ482を形成することによって形成することができる。特に、複数のスペーサ482は、第2の層490内の開口部498によって露出された保護層440の一部を化学的エッチング又はイオンミルエッチングのような従来型方法を用いて保護層440の残りの部分がスペーサ482を形成するように選択的にエッチングすることによって形成することができる。複数の凹部480は、障壁層430上の複数のスペーサ482の間に設けられる。障壁層430内又はその上の複数の凹部480は、多くの様々な形状、サイズ、及びパターンを取ることができる。例えば、図18-図21は、障壁層430内又はその上に形成された複数の凹部480の例示的な実施形態を各々を示している。複数の凹部480は、円形、正方形、矩形、又は他の形状を有することができる。複数の凹部480は、図18に示すような2次元アレイ、図19に示すようなオフセットされた行及び列、図20に示すような隆起部及び溝、図21に示すような格子柄パターン又は他のパターンに配列することができる。図22及び図23は、ゲート電極460及びゲート接点462の形成を示している。図22及び図23を参照すると、フォトリソグラフィ及び蒸発法を用いて、金属が障壁層430の露出部分上に形成され、ゲート電極460及びゲート接点462を形成する。特に、ゲート電極460及びゲート接点462は、窓496及び498内で蒸発金属が堆積することによって形成される。従って、ゲート電極460及びゲート接点462は、保護層440を通って延び、開口部496内の障壁層430の露出部分及び開口部498内の障壁層430上又はその中の複数の凹部480に接触する。ゲート電極460及びゲート接点462を形成するための蒸発法の使用は、ゲート内の金属と障壁層430の間にゲート電極460及びゲート接点462を形成するためにスパッタリング段階が使用された場合の接着力よりも劣る接着力をもたらす場合がある。しかし、蒸発法の使用は、スパッタリングを使用することで生じると考えられる損傷よりも障壁層430への損傷を小さくする。適切なゲート電極及びゲート接点材料は、障壁層430の組成に依存する場合がある。しかし、特定的な実施形態では、Ni、Pt、及び/又はIrのようなGaNベース広バンドギャップ半導体材料に対してショットキー電極になることができる従来型の材料を使用することができる。Pt及び/又はIrのような高仕事関数金属がGaNベース広バンドギャップ半導体デバイスのための障壁層490として使用された時に、例えば、拡散障壁金属層472は、ゲート接点462から除くことができる。図24-図25は、犠牲層である第2の層490の除去を示している。図24-図25に示すように、第2の層490は、ゲート電極460及びゲート接点462が形成された後に除去される。第2の層490は、第2の層490の組成に依存する従来型技術を用いて除去することができる。本明細書に説明する様々な実施形態は、広バンドギャップ半導体層内又はその上に複数の凹部を含むことにより、ゲート接点の障壁金属層と広バンドギャップ半導体層の上面との間の接着力を強化することができる。更に、金属ゲート接点がその中に形成される開口部内で横方向に延びるフランジを含むことは、そのフランジが金属を所定に位置に係止するのに役立つので、金属ゲート接点の損失を更に防止又は低減することができる。強化された接着力は、その後の製造段階及び/又はこの広バンドギャップ半導体デバイスの使用におけるゲート接点の損失を防止又は低減することができる。強化された接着力は、障壁金属層としてPt及び/又はIrのような高仕事関数金属の使用を可能にする。更に、こうした高仕事関数金属の使用は、ゲート電極及びゲート接点内の拡散障壁層の省略を可能にする。更に、こうした高仕事関数金属の使用は、例えば、ゲート電極の漏れ電流の減少のようなゲート電極の電気的特性を改善することができる。その結果、広バンドギャップ半導体デバイスのための改良された金属接点を提供することができる。多くの異なる実施形態を以上の説明及び添付図面に関連して本明細書に開示した。これらの実施形態のあらゆる組合せ及び部分組合せを逐語的に説明することは、過剰な繰返しで曖昧化になることは理解されるであろう。従って、添付図面を含む本明細書は、本明細書に説明する実施形態及びそれらを製造して使用する方法及び処理の全ての組合せ及び部分組合せの完全な説明を構成すると解釈すべきであり、あらゆるこうした組合せ及び部分組合せに対する特許請求の範囲をサポートすべきである。添付図面及び本明細書において本発明の典型的な好ましい実施形態を開示し、かつ特定の用語を使用したが、それらは、網羅的及び説明的な意味のみで使用されて制限の目的では用いられず、本発明の範囲は、以下の特許請求の範囲に示されている。