"光信号と電気信号とを相互に変換する光トランシーバであって、前記電気信号を処理する複数の回路要素と、前記複数の回路要素の動作を制御するコントローラとを備え、前記コントローラは、前記複数の回路要素のそれぞれとSPIインタフェースにより接続されており、前記コントローラは、前記複数の回路要素のそれぞれに対してスレーブセレクト信号を送信し、前記コントローラは、前記複数の回路要素に対するスレーブセレクト信号を同時にLowにして、前記複数の回路要素のそれぞれにデータ書き込みを行うことを特徴とする光トランシーバ。前記複数の回路要素は、CDR回路、LDD回路及びAPC回路の少なくともいずれかであることを特徴とする請求項1に記載の光トランシーバ。ところで、複数のチャンネルを用いる光送受信モジュールにおいて、電源供給を順次行う場合、チャンネルの数に応じて電源供給に要する時間が倍増する。このように、光送受信モジュールでは、電源供給に時間を要するため、レジスタの初期化に要する時間が増大するという問題がある。そこで、本発明の目的は、上記の問題に鑑みてなされたものであり、回路要素のレジスタの初期化に要する時間を短縮することが可能な光トランシーバを提供することである。本発明の一側面に係る光トランシーバは、光信号と電気信号とを相互に変換する光トランシーバであって、前記電気信号を処理する複数の回路要素と、前記複数の回路要素の動作を制御するコントローラとを備え、前記コントローラは、前記複数の回路要素のそれぞれとSPIインタフェースにより接続されており、前記コントローラは、前記複数の回路要素のそれぞれに対してスレーブセレクト信号を送信し、前記コントローラは、前記複数の回路要素に対するスレーブセレクト信号を同時にLowにして、前記複数の回路要素のそれぞれにデータ書き込みを行う。本発明に係る光トランシーバによれば、コントローラが複数の回路要素に対して同一のデータ書き込みを同時に行う。従って、チャンネルの数が増えても初期化に要する時間が倍増しなくなる。よって、回路要素のレジスタの初期化に要する時間を短縮させることができる。また、本発明に係る光トランシーバでは、前記複数の回路要素は、CDR回路、LDD回路及びAPC回路の少なくともいずれかである。従って、CDR回路、LDD回路及びAPC回路の少なくともいずれかにおいて、レジスタの初期化に要する時間を短縮させることができる。本発明によれば、回路要素のレジスタの初期化に要する時間を短縮することが可能な光トランシーバを提供することができる。以下、図面を参照して、本発明に係る実施形態について詳細に説明する。なお、同一要素には同一符号を付し、重複する説明を省略する。図1は、本実施形態に係る光トランシーバ1の概略構成図である。光トランシーバ1は、例えば10Gbps信号を4波長合成した40G-LR4型CFPトランシーバである。光トランシーバ1は、光信号と電気信号とを相互に変換する。光トランシーバ1は、電気信号を処理する複数の回路要素を備える。具体的には、光トランシーバ1は、図1に示すように、CPU3と、TOSA11と、LDDAPC13と、ROSA15と、第1CDR17と、第2CDR19とを備える。TOSA11、LDDAPC13、ROSA15、第1CDR17、及び第2CDR19は、4多重構成となっている。なお、例えば、CDR回路17a及びCDR回路19aが一体化、又はCDR回路17b及びCDR回路19bが一体化、等というように、第1CDR17及び第2CDR19が一体化されていてもよい。CPU3は、外部装置と例えばI2Cインタフェースにより接続されている。I2Cインタフェースは、シリアルインタフェースの一種である。また、CPU3は、送信線LA~LDを介してLDDAPC13に接続されている。なお、CPU3と外部装置との接続インタフェースは、I2Cインタフェースでなく、MDIO等、他のシリアルインタフェースであってもよい。CPU3は、外部装置に対してアラーム信号を送信する。アラーム信号とは、例えば光トランシーバ1が異常状態となったときに送出される信号である。また、CPU3は、外部装置から制御信号を受信する。制御信号とは、光出力信号のON/OFF切替、パワーダウン、リセット等の各種制御を行うための信号である。また、CPU3は、外部装置から受信した制御信号に基づいて光トランシーバ1の各部を制御する。CPU3は、複数の回路要素の動作を制御するコントローラとして機能する。また、CPU3は、光トランシーバ1の各部を監視する機能を有する。TOSA11は、LD11a~11dと、光合波器11eとを備える。LD11a~11dは、それぞれLDDAPC回路13a~13dに接続されている。LD11a~11dは、レーザ光信号を出力する。LD11a~11dが出力する光信号の波長は、互いに異なっている。LD11a~11dから出力されたレーザ光信号は、光合波器11eにより合波光信号に変換される。光合波器11eにより変換された合波光信号は、光トランシーバ1の外部に出力される。また、TOSA11が出力する光信号は、バイアス電流及び変動電流により、直接変調された信号である。バイアス電流及び変動電流は、LDDAPC13から供給される。LDDAPC13は、LDDAPC回路13a~13dからなる。LDDAPC回路13a~13dは、それぞれLD11a~11dに対応して設けられる。また、LDDAPC13は、送信線LA~LDを介してCPU3に接続されている。LDDAPC回路13a~13dとCPU3とはSPIインタフェースにより接続されている。また、LDDAPC回路13a~13dは、それぞれCDR回路17a~17dに接続されている。LDDAPC13は、CPU3からの制御信号に応じて動作する。LDDAPC13は、CPU3からの制御信号をSPIインタフェースを介して受信する。また、CPU3は、送信線LA~LDを介してLDD13a~13dに発光停止信号TxDISABLEを出力する。更に、LDDAPC13は、整形された電気信号を第1CDR17から受信する。電気信号の整形は、第1CDR17により行われる。また、LDDAPC13は、TOSA11から出力される光信号を変調する機能を有する。LDDAPC13は、駆動電流をTOSA11に供給する。そして、LDDAPC13は、第1CDR17から受信した電気信号に応じて駆動電流の制御を行う。すなわち、LDDAPC13は、LD11a~11dへの駆動電流を制御するLDD機能を有する。また、LDDAPC13は、TOSA11へのバイアス電流の制御も行う。よって、TOSA11からの光出力は一定となる。このように、LDDAPC13は、TOSA11からの光出力を一定にするAPC機能も有する。また、LDDAPC13は、各LD11a~11dの送信パワーをモニタする。そして、モニタの結果、異常を検出したときに、LDDAPC13は、TDFault信号を生成する。LDDAPC13は、生成したTDFault信号をCPU3に出力する。CPU3は、TDFault信号を受信したとき、アラーム信号を外部装置に出力する。ROSA15は、PD15a~15dと、光分波器15eとを備える。PD15a~15dは、それぞれCDR回路19a~19eに接続されている。ROSA15は、光信号の受信と、光電変換と、電気信号の第2CDR19への出力とを行う。光分波器15eは、受信した光信号を4つの波長帯域に分波する。PD15a~15dは、分波されたそれぞれの光信号を光電変換する。ROSA15は、光電変換により得た電子信号を、第2CDR19に送信する。第1CDR17は、CDR回路17a~17dからなる。CDR回路17a~17dは、それぞれLDDAPC回路13a~13dに対応して設けられる。また、CDR回路17a~17dのそれぞれは、外部装置不図示に、送信線L1~L4を介して接続されている。CDR回路17a~17dは、外部装置から送信線L1~L4を介して相補的な電気信号TX,TX-を受信する。CDR回路17a~17dは、電気信号TX,TX-からクロック情報を再生する。CDR回路17a~17dは、再生したクロック情報に基づいて電気信号の波形を整形する。CDR回路17a~17dは、整形した電気信号を、対応するLDDAPC回路13a~13dに送信する。第2CDR19は、CDR回路19a~19dからなる。CDR回路19a~19dは、それぞれPD15a~15dに接続されている。また、CDR回路19a~19dのそれぞれは、外部装置不図示に、送信線L5~L8を介して接続されている。CDR回路19a~19dは、PD15a~15dから受信した電気信号の波形を整形する。CDR回路19a~19dは、整形した電気信号を、外部装置に送信線L5~L8を介して相補的な電気信号RX,RX-として送信する。ところで、CPU3とCDR回路17a~17dとはSPIインタフェースにより接続されている。そして、CPU3とCDR回路19aともSPIインタフェースにより接続されている。CPU3は、CDR回路17a~17d及びCDR回路19a~19dの動作を制御する。更に、第1CDR17及び第2CDR19は、例えばLOSLossofSignal監視機能と、LOLLostOfLock監視機能と、スライスレベル調整機能と、エラービットカウント機能と、ループバック切替機能以下、単に、各種機能と称するとを有する。第1CDR17及び第2CDR19に各種機能を実行させるには、CDR回路17a~17d及びCDR回路19a~19dの各々のレジスタが初期化される必要がある。また、LDDAPC13にLDD機能やAPC機能を実行させる場合も、LDDAPC回路13aの各々のレジスタが初期化される必要がある。なお、レジスタの初期化は、各回路への電源供給時、又は各レジスタの起動時、に行われる。以下では、例えばCDR回路17a~17dの各々に設けられるレジスタの初期化を行う方法について、図2及び図3を参照しながら説明する。なお、図2及び図3のタイミングチャートにおいて、SCKはクロック信号、MOSIはマスター出力/スレーブ入力信号、MISOはマスター入力/スレーブ出力信号、SS1,SS2,SS3,SS4はスレーブセレクト信号、を示す。なお、図2及び図3において、マスターはCPU3に相当し、スレーブはCDR回路17a~17dに相当する。また、スレーブセレクト信号とは、マスターが通信対象とするスレーブ回路要素を選択するときに使用される信号である。ところで、CDR回路17a~17dの4ch分のレジスタ間において、レジスタの値は、個別で異なる値になる場合もあるが、大半は同じ値である。そこで、図2のA部に示すように、CPU3は、CDR回路17a~17dのそれぞれにスレーブセレクト信号SS1,SS3,SS3,SS4を送信する。そして、CPU3は、各スレーブセレクト信号を同時にLowにして、CDR回路17a~17d間で共通するデータのレジスタへの同時書き込みを行う。すなわち、CPU3は、CDR回路17a~17dに対して、同一のデータの書き込みを同時に行う。そして、CDR回路17a~17d間で異なるデータについては、同一のデータの書き込み後、個別に書き込みを行う。また、CPU3とCDR回路17a~17dとの間のSPI通信のタイミングチャート、及びレジスタマップとして、例えば図3に示すものがある。図3において、Instructionは命令コマンドである。例えば値が80hのときはリード命令であり、値が00hのときはライト命令である。Addressは内部アドレスである。なお、nは0以上255以下の整数である。例えばAddress2は、レジスタマップとの関係から、スライスレベル調整機能に対応したアドレスを示す。また、Datanは、Addressnに対するデータである。例えば、図3の場合、CPU3によるデータ書き込み時には、先頭ビットがライト動作を示すLo00h信号となり、その後、アドレス、データがCPU3からCDR回路17a~17dに対して出力される。以上のように、本実施形態では、例えば図2のA部に示すように、CPU3は、CDR回路17a~17dに対して、同一のデータの書き込みを同時に行う。従って、例えば図2のB部に示すような順次データを書き込む場合と比較して、初期化の時間を短縮することができる。仮に、CDR回路17a~17d間で異なるデータが存在しない場合は、順次データを書き込む場合に対して、初期化の時間を1/4にすることができる。なお、CPU3とLDDAPC回路13aとの間のSPI通信、CPU3とCDR回路19aとの間のSPI通信、においても、CPU3とCDR回路17a~17dとの間のSPI通信の場合と同様に、初期化の時間を短縮させることができる。なお、本実施形態では、光トランシーバ1がLDDAPC13を備える例について説明した。しかし、LDD回路とAPC回路とは別々の回路要素であってもよい。また、本実施形態では、第1CDR17と第2CDR19とを備える例について説明した。しかし、CDRはなくてもよい。また、本実施形態では、第1CDR17及び第2CDR19が各種機能を有する例について説明した。しかし、第1CDR17又は第2CDR19は、各種機能のうち一部の機能を有していなくてもよい。また、別の機能が付加されていてもよい。さらに、本実施形態では、光トランシーバ1が10Gbps信号を4波長合成した40G-LR4型CFPトランシーバである例について説明した。しかし、信号は、10Gbpsでなくてもよい。そして、チャンネルの数についても、4つでなくてもよい。"