非同期回路を内在する電気回路の設計時にソースコードに対して行われたCDCClockDomainCrossing検証結果と当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してCDC検証用設定ファイルとして収集取得する手段と、前記CDC検証用設定ファイルと前記CDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段とを含み成ることを特徴とする非同期検証を行なう半導体設計支援装置。前記CDC検証結果に含まれる検証したソースコード中のメタスタビリティ状態の要因となり得る非同期パスに基づき、前記ソースコードを検出した非同期パスにメタスタビリティ対策が組み込まれるように修正する手段を有し、前記CDC検証用設定ファイルに、メタスタビリティ状態の発生要因に対して前記ソースコードを修正して対策を施した非同期パスを示す情報を反映させることを特徴とする請求項1記載の半導体設計支援装置。ソースコードに対してCDC検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタスタビリティ対策の有無を含む非同期パスリストとをCDC検証情報として抽出するCDC検証手段と、CDC検証結果として前記CDC検証手段から得られた前記CDC検証情報と、前記既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してCDC検証用設定ファイルとして生成するクロック明確化手段と、クロックの非同期によるメタスタビリティ状態の発生要因となる非同期パスを検出すると共に、前記ソースコードを、検出した非同期パスにメタスタビリティ対策が組み込まれるように修正するメタスタビリティ対策手段と、前記CDC検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとFrom/toパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記CDC検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、STAStaticTimingAnalysisツールの何れかで読み込み可能な形式に合わせて出力するデータ形式変換手段とを有することを特徴とする請求項2記載の半導体設計支援装置。前記データ形式変換手段は、前記非同期パス情報と前記CDC検証用設定ファイルとから、下流工程で用いられる複数のツール毎にそれぞれの読み込み可能な形式に合わせて、クロック制約、入出力タイミング制約、および内部遅延制約として複数のタイミング制約を示す情報を出力することを特徴とする請求項3記載の半導体設計支援装置。前記クロック明確化手段は、前記CDC検証手段によって未定義とされた半導体集積回路内で生成される他のクロックを基準として作り出されるクロックに対して、コーディングに用いられた前記既知情報から、個々のクロックの周期又はクロック間の相関関係を明確化できるまで、前記CDC検証手段と共に明確化処理を繰り返して前記CDC検証用設定ファイルを生成することを特徴とする請求項3又は請求項4に記載の半導体設計支援装置。前記CDC検証は、既存のCDC検証ツールを用いて行なうことを特徴とする請求項1ないし請求項5の何れか一項に記載の半導体設計支援装置。非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、ソースコードに対して行われたCDC検証結果と当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化してCDC検証用設定ファイルとして収集取得する手段として動作させることを特徴とするプログラム。非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、ソースコードに含まれる全てのクロックについて明確化された情報とCDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるようにタイミング制約に関する所定の情報を抽出してタイミング制約ファイルを自動生成する手段として動作させることを特徴とするプログラム。ソースコードに対してCDC検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタスタビリティ対策の有無を含む非同期パスリストとをCDC検証情報として抽出処理し、CDC検証結果として得られた前記CDC検証情報と、前記既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してCDC検証用設定ファイルとして生成処理し、クロックの非同期によるメタスタビリティ状態の発生要因となる非同期パスの検出を実行し、要修正パスがあれば、前記ソースコードを検出した非同期パスにメタスタビリティ対策が組み込まれるように修正すると共にCDC検証情報の抽出処理に戻り、前記CDC検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとFrom/toパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記CDC検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、STAツールの少なくとも何れかで読み込み可能な形式に合わせて出力可能とすることを特徴とするタイミング制約生成方法。非同期回路を内在する半導体集積回路の設計時に、仕様策定工程における決定した仕様に基づきコーディングされたソースコードに対して情報処理装置によってCDC検証を実行し、前記情報処理装置によって、実行したCDC検証結果と前記ソースコードのコーディングに用いられた仕様策定工程で定められた仕様に関する既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してCDC検証用設定ファイルを生成し、前記CDC検証用設定ファイルと前記CDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力し、下流工程で用いられる設計ツールが前記情報処理装置によって生成されたタイミング制約ファイルを読み込み、各クロックのタイミング制約を識別して、非同期検証を行なうことを特徴とする半導体集積回路設計方法。上記したように、LSIなどの電気回路の設計の大規模化に伴いクロック数が増加したことで回路構成が非常に複雑になり、設計回路に適切なタイミング制約を与えることの難しさが問題となる。換言すれば、適切なタイミング制約を、限られたユーザリソース内で、いかに適正かつ低リソースによって、効率よく行なえる開発フローを提供できるかが課題となる。本発明では、このことに対して、その解決を図る。一般に、クロックライン数が増えることの問題を回避するためには、仕様策定と共にクロック系統図、タイミング仕様の作成が必要とされている。1および2として例示した手法でも、クロック系統図およびタイミング仕様の作成が不可欠である。しかしながら、上記1および2の手法では以下の問題が発生する。クロック系統図は、設計途中で変更されることが多々ある。そして多くの場合、その変更内容はソースコードにはリアルタイムで反映されるのに対し、クロック系統図は後追いで修正が入るため、クロック系統図とソースコードの等価性が得られない期間がある。もしくは、クロック系統図すら作成せず、ソースコード=仕様という場合もある。特に2の場合、下流工程にて、クロック系統図、タイミング仕様から各種ツールが使用するタイミング制約として、クロック制約、入出力タイミング制約、内部遅延制約などを作成する。設計に正しく漏れなく制約が反映されているかを各ツールにて確認する。この際、クロック系統図から各ツールのタイミング制約を作成する際に人手作業になるため、記述ミス、確認漏れが発生しやすくなり、下流工程で何度も配置配線、STAを実行するケースが出やすくなる。大規模開発になればなるほどこのリードタイムは増大するため、レイアウトFixまでに時間を要する。また、上流工程へのフィードバックを行なう場合にも多大なリソースを消費する。本発明は、上記課題に新たなアプローチを試みて成されたものであり、設計者に依存することなく論理合成以後にあたる下流工程にて適切なタイミング制約を与えることを上流工程の処理により可能とする半導体設計支援装置を提供することを目的とする。本発明に係る非同期検証を行なう半導体設計支援装置は、非同期回路を内在する電気回路の設計時に、ソースコードに対して行われたCDC検証結果と当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してCDC検証用設定ファイルとして収集取得する手段と、前記CDC検証用設定ファイルと前記CDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段とを含み成ることを特徴とする。本発明によれば、設計者に依存することなく論理合成以後にあたる下流工程にて適切なタイミング制約を与えることを上流工程の処理により可能とする半導体設計支援装置を提供できる。本発明の実施の一形態を図1ないし図4に基づいて説明する。なお、本発明と関係が薄い部分および自明な部分については説明を簡略化または省略する。図1は、実施の一形態にかかる半導体設計支援装置100の構成の一部を示すブロック図である。図示するように、半導体設計支援装置100は、CDC検出ツール実行部110、クロック明確化処理部120、メタスタビリティ対策部130、データ形式変換部140、記憶部150を含んで成っている。図示する構成に既存の半導体設計支援装置と同様の構成を加えて運用することが望ましい。CDC検証ツール実行部110は、記憶部150に記録されているソースコードに対してCDC検証を行なって、ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、未定義クロックリストと、パスのメタスタビリティ対策の有無を示す情報を含む非同期パスリストとをCDC検証情報として抽出して記憶部150に記録するように構成されている。出力されるCDC検証情報は、1つのレポートファイルとしてもよいし、複数のレポートファイルに分けて出力するようにしてもよい。なお、CDC検証ツールは、既存のCDC検証ツールを使用すればよく、例えばMentorGraphics社製0InCDCを用いればよい。クロック明確化処理部120は、CDC検証ツール実行部110によって作成されたCDC検証情報と予め仕様策定として作成されているクロック系統図やタイミング仕様などの既知情報を参照し、CDC検証用設定ファイルとして、次の情報を明確化した後、記憶部150に記録するように構成されている。CDC検証用設定ファイルには、CDC検証情報を抽出したソースコードに含まれていた全てのクロック、それら各クロックの周期周波数、クロック間の相関関係、個々のクロックに関わる入出力端子を含める。これらの情報は、必要に応じてクロック系統図やタイミング仕様から各情報を抽出した後に、再度CDC検証ツールによるCDC検証情報の修正を行ないつつ、ソースコードに含まれる全てのクロックについて明確化処理する。なお、クロック系統図とタイミング仕様は、上流工程で予め作成されており、検証を行なうソースコードがこれらに対応して作られている。メタスタビリティ対策部130は、CDC検証ツール実行部110によって作成されたCDC検証情報からメタスタビリティ対策を要する非同期パスを検出すると共に、記憶部150に記録されているソースコードに対して、検出した非同期パスにメタスタビリティ対策が組み込まれるようにコードを修正するように構成されている。なお、非同期パスに対策を講じないとすると、そのパスがクロックの非同期によるメタスタビリティ状態を発生する要因となり得る。データ形式変換部140は、記憶部150に記録されているCDC検証用設定ファイルとCDC検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとFrom/toパスとを示した非同期パス情報を抽出すると共に、そのCDC検証用設定ファイルと非同期パス情報とから、タイミング制約を示す情報として、下流工程で用いられる各ツールで読み込み可能な形式に合わせて記憶部150に出力して保存するように構成されている。すなわち、タイミング制約を示す情報は、データ形式変換部140によって各ツールのフォーマットに合わせられてタイミング制約ファイルとされるので、そのまま例えばSynopsys社製DesignCompilerのような既存の論理合成ツールやレイアウトツール、Synopsys社製PrimeTimeのようなSTAツールが使用できることとなる。記憶部150は、上記各部で用いられるCDC検証ツールや、ソースコード、クロック系統図、タイミング仕様などを予め記憶保持すると共に、各部で抽出生成されたCDC検証情報や、CDC検証用設定ファイル、タイミング制約ファイルなどが記憶保持される。また、各種要求に応じてデータ形式変換部140が生成したタイミング制約を示す情報を提供する。このように構成することによって、設計者に依存することなく下流工程にて正しく漏れなくタイミング制約を与えることを可能とする半導体設計支援装置100を得られる。次に、実施の一形態である半導体設計支援装置100の動作を説明する。図2は、半導体設計支援装置100の動作例を示すフローチャートである。図2において、CDC検証結果から各部がタイミング制約を自動生成する処理を、より具体的にフローの項番1~13として分割して説明する。項番1:CDC検出ツール実行部110は、初めてCDC検証を実施する場合には、まずはソースコードのみを入力にCDC検証ツールを用いて解析を実施する。2回目以降の解析は、CDC検証用設定ファイルをも使用して解析する。CDC検出ツール実行部110は、解析として、ソースコード上の順序回路のクロックピンに接続されている信号を全て洗い出し、短絡接続されている信号同士を同一ラインとみなして、CDC検証情報として以下の3とのレポートを出力する。レポートファイル1:クロックラインリストと入出力端子リストの設定テンプレートレポートファイル2:未定義クロックリストレポートファイル3:非同期パスリストとメタスタビリティ対策の有無項番2:クロック明確化処理部120は、レポートファイル1のクロックラインリストの内容がCDC検証用設定ファイルに反映されている場合にのみ項番4に進む。よって、初めて項番1でのCDC検証が実施された場合にはまだCDC検証用設定ファイルが作成されていないため、項番3に進む。すでにCDC検証用設定ファイルが存在する場合は、レポートファイル1のクロックラインリストの内容が反映されている場合にのみ項番4に進む。項番3:クロック明確化処理部120は、レポートファイル1に記載されているクロックラインリストの設定テンプレートを参照して、仕様書内の既知情報であるクロック系統図と比較しながら、クロックリストをCDC検証用設定ファイルに転記して項番1に戻る。項番4:クロック明確化処理部120は、レポートファイル2にツールが抽出した未定義クロックリストが記載されている場合は、項番5に進む。未定義クロックリストが記載されていない場合は項番6に進む。なお、ここでの未定義クロックとは、内部生成クロックや、ゲーティッドマルチプレクスされたクロックなどである。項番5:クロック明確化処理部120は、項番3の転記によってすでにCDC検証用設定ファイルに記載されているクロック設定のフォーマットに合わせて、レポートファイル2の未定義クロックをCDC検証用設定ファイルに追記して項番1に戻る。このとき、自動抽出によって明らかにされた未定義クロックについて、事後的に確認できるようにしてもよい。このようにクロック明確化処理部120が、内部生成クロックなどの未定義クロックを予め定義されているクロックと同様にCDC検証用設定ファイルに明示的に定義することで、人為的に行なったタイミング制約の抽出時に省略されたり、忘却されたり、気づかれなかったりするクロックも正確に反映されることとなる。項番6:クロック明確化処理部120は、項番3と項番5で記載更新したCDC検証用設定ファイル内のクロック設定に、各クロックのクロック周期が記載されていない場合、またはクロック同士に周波数相関がありその関係を記載していない場合、項番7に進む。クロック設定に、上記が全て記載されている場合は、項番8に進む。項番7:クロック明確化処理部120は、CDC検証用設定ファイルの記載フォーマットにしたがって、クロック系統図やタイミング仕様などの既知情報からクロック設定に周期周波数を追記する。また、以下に例示する回路構成などによりクロック同士に周波数相関がある場合、ソースクロックとディスティネーションクロックの相関関係をCDC検証用設定ファイルに追記する。PLLや分周回路などによる内部生成クロックゲーティッドクロック、マルチプレクスドクロック項番8:クロック明確化処理部120は、項番3、項番5、項番7で記載更新したCDC検証用設定ファイル内に、入出力端子の設定がされていない場合、もしくは設定されていてもクロックとの同期関係が設定されていない場合、項番9に進む。上記が全て漏れなく設定されている場合は、項番10に進む。項番9:クロック明確化処理部120は、レポートファイル1に記載されている、入出力端子リストの設定テンプレートを参照して、タイミング仕様などと比較しながら、入出力端子リストをCDC検証用設定ファイルに転記する。その後、各入出力端子設定に対して、非同期信号なのかクロックに同期した信号なのかを明示するオプションを追記する。項番10:メタスタビリティ対策部130は、レポートファイル3に記載されている非同期パスリストと、それに対してメタスタビリティ対策の有無との確認を行い、何れかの非同期パスに正しく対策が行われていない旨がレポートされている場合は、項番11に進む。非同期パスリストの記載がない場合、非同期パスが存在していてもシンクロナイザ挿入などで正しくメタスタビリティ対策が行われている旨のレポートが出力されている場合、あるいはレベル信号を引渡すような回路で後段にメタスタビリティ状態が伝播しないような構成の場合のように、ソースコードにメタスタビリティを行なう必要が無ければ項番12に進む。項番11:メタスタビリティ対策部130は、正しくメタスタビリティ対策が行われていない非同期パスに対して、シンクロナイザ挿入などの回路修正を実施し、項番1に戻る。上記項番1から項番11のよる処理が終了した時点で、CDC検証は完了となる。項番12:データ形式変換部140は、Fix済みのCDC検証用設定ファイルと、最後に実施したCDC検証情報のレポートファイル3の結果から、以下の内容を中間ファイルとして抽出し、項番13に移行する。CDC検証用設定ファイル:全情報レポートファイル3:非同期パス情報項番13:データ形式変換部140は、生成した中間ファイルの情報に対して、既知情報から個々のクロックの制約値をパラメータ化した後、下流工程ツールの入力フォーマットに合わせた形で、タイミング制約ファイルを生成して出力可能とする。タイミング制約ファイルの生成方法を例示すれば、データ形式変換部140は、CDC検証用設定ファイルがCDC検証ツール用のコマンドで記載されているため、あらかじめコマンド変換テーブルを作成しておき、使用先のツールで読み込む順にフォーマット変換を行う。このとき、レポートファイル3では、配列状にリスト化されているため、あらかじめコマンドテーブル、階層パス変換テーブルを作成しておき、クロックライン間で制約をつけるのか、fromtoパス間で制約をつけるのかによって使用する配列を抜き出して、変換を行う。ただし、タイミング制約で使用する具体的な数値は、クロック周期以外、上記自動生成した情報として表れない。これは、CDC検証ツールでは使用しないためである。そのため、タイミング仕様を元に制約値をパラメータ化して入力する。また、下流工程ツールの種類によって、タイミング制約のコマンドフォーマットが異なる場合があるため、複数のツールを使用する場合には、複数の変換テーブルを用意することとしてもよいし、全ての複数のツールに対応した変換テーブルを用意するようにしてもよい。上記処理によって、半導体設計支援装置100がCDC検証を行ない自動生成したタイミング制約ファイルを下流工程に提供できる。次に、設計者は、それぞれの工程のタイミングで、生成されているタイミング制約ファイルを用いて、下流工程ツールの入力ファイルとして利用する。次に、人為的にタイミング制約を作り上げる工程例を図3に示し、自動的にタイミング制約を抽出生成する工程例を図4に示す。両図は、一般的な工程表とその各工程で生成や使用される各情報を限定的に示しており、また、各情報間の関連性を示している。図3に示す人為的にタイミング制約を作り上げる工程例では、基本仕様/詳細仕様として作成されるクロック系統図やタイミング仕様を元に、CDC検証の設定ファイルやSTAのタイミング制約を設計者が作成することとなる。この際、仕様策定工程後にコーディングを行ったソースコードに対して、CDC検証ツールによってCDC検証を行ない、その結果として得られる非同期回路を参照しながらクロック系統図やタイミング仕様をフィードバックして修正する。その後、修正されたクロック系統図やタイミング仕様を参照しながらタイミング制約ファイルが設計者によって作られる。なお、既存のCDC検証ツールは、非同期回路を検出するために、ソースコードの全クロックラインの解析を行い、各クロックライン同士の関連性を、物理的な接続関係と、クロック周期の差分からメタスタビリティ状態に陥る可能性のある回路を抽出している。この手法では、CDC検証とSTAとで異なるEDAelectronicdesignautomationツールを使用する場合がほとんどのため、双方に互換性を取ることができない。このため、CDC検証の設定ファイルとSTAのタイミング制約ファイルの両方を順次作成することとなる。他方、上記したように本CDC検証方法では、既存のCDC検証を用いつつ、CDC検証の解析結果として、非同期回路の抽出だけではなく、クロックラインの一覧や各クロックライン間の相関関係をCDC検証情報レポートとして出力させ、更に、CDC検証を行なうための情報CDC検証用設定ファイルに、入出力データ端子とクロック間に同期/非同期の設定を加えることで、入力端子から初段の順序回路、もしくは最終段の順序回路から出力端子までのパスを関連付ける。これらの情報は、下流工程で使用するタイミング制約を作成する上で必要十分な情報とすることができ、この情報を用いてソフトウェア的にタイミング制約を自動生成させることで、既存のCDC検証に連動した形で、精度の高いタイミング制約ファイルを上流工程の段階で作成することが可能となる。したがって、人手作業による記述ミス、記載漏れをなくすだけでなく、下流工程からのフィードバックによるリードタイムも削減することが可能となる。すなわち、人的作業の領域を削減することで、限られたユーザリソースで既存の間違いが発生しなかった時の人的作業と同様の結果を即座に得られ、なおかつ上流工程と下流工程との連動性が高まり、効率のよい開発フローと成り得る。また、CDC検証の設定および結果とタイミング制約が情報として連動するため、開発フローとして、ソースコード→CDC検証→タイミング制約までを一元管理することが容易となる。また、タイミング制約を人手作業による作成ではなく、変換テーブル等を使用して下流で用いられる各ツールに合わせて自動生成させるため、記述時のミス漏れを防止するだけでなく、設計者スキルに依存せずに制約を生成させることも可能となる。また、新たなツールに対しても変換テーブルを置換する程度の作業で容易に設計者スキルに寄らないタイミング制約ファイルの生成に対応できる。更に、不具合による後戻りや精度を上げるための作業のフィードバックに関しても、そのほとんどの部分を上流工程であるCDC検証時に実施することとできるため、下流工程で要するリードタイムに比べて圧倒的に短時間小リソースで可能となり、トータルの開発TATturnaroundtimeを短縮させることが可能である。尚、半導体設計支援装置の各部は、ハードウェアとソフトウェアの組み合わせを用いて実現すればよい。ハードウェアとソフトウェアとを組み合わせた形態では、RAMに半導体設計支援プログラムが展開され、該プログラムに基づいて制御部CPU等のハードウェアを動作させることによって、各部を各種手段として実現する。また、前記プログラムは、記憶媒体に記録されて頒布されても良い。当該記録媒体に記録されたプログラムは、有線、無線、又は記録媒体そのものを介して、メモリに読込まれ、制御部等を動作させる。尚、記録媒体を例示すれば、オプティカルディスクや磁気ディスク、半導体メモリ装置、ハードディスクなどが挙げられる。上記実施の形態を別の表現で説明すれば、半導体設計支援装置として動作させる情報処理装置を、RAMに展開された半導体設計支援プログラムに基づき、CDC検証手段、クロック明確化手段、メタスタビリティ対策手段、データ形式変換手段などとして制御部を動作させることで実現することが可能である。また、半導体設計支援プログラムは、適宜分割して個々の手段を提供するようにしてもよい。以上説明したように、本発明によれば、設計者に依存することなく論理合成以後にあたる下流工程にて適切なタイミング制約を与えることを上流工程の処理により可能とする半導体設計支援装置を提供できる。また、本発明の具体的な構成は前述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更があってもこの発明に含まれる。また、上記の実施形態の一部又は全部は、以下のようにも記載されうる。尚、以下の付記は本発明をなんら限定するものではない。[付記1]非同期回路を内在する電気回路の設計時にソースコードに対して行われたCDC検証結果と当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してCDC検証用設定ファイルとして収集取得する手段と、前記CDC検証用設定ファイルと前記CDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段とを含み成ることを特徴とする非同期検証を行なう半導体設計支援装置。[付記2]前記CDC検証結果に含まれる検証したソースコード中のメタスタビリティ状態の要因となり得る非同期パスに基づき、前記ソースコードを検出した非同期パスにメタスタビリティ対策が組み込まれるように修正する手段を有し、前記CDC検証用設定ファイルに、メタスタビリティ状態の発生要因に対して前記ソースコードを修正して対策を施した非同期パスを示す情報を反映させることを特徴とする上記付記記載の半導体設計支援装置。[付記3]ソースコードに対してCDC検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタスタビリティ対策の有無を含む非同期パスリストとをCDC検証情報として抽出するCDC検証手段と、CDC検証結果として前記CDC検証手段から得られた前記CDC検証情報と、前記既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してCDC検証用設定ファイルとして生成するクロック明確化手段と、クロックの非同期によるメタスタビリティ状態の発生要因となる非同期パスを検出すると共に、前記ソースコードを、検出した非同期パスにメタスタビリティ対策が組み込まれるように修正するメタスタビリティ対策手段と、前記CDC検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとFrom/toパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記CDC検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、STAツールの何れかで読み込み可能な形式に合わせて出力するデータ形式変換手段とを有することを特徴とする上記付記記載の半導体設計支援装置。[付記4]前記データ形式変換手段は、前記非同期パス情報と前記CDC検証用設定ファイルとから、下流工程で用いられる複数のツール毎にそれぞれの読み込み可能な形式に合わせて、クロック制約、入出力タイミング制約、および内部遅延制約として複数のタイミング制約を示す情報を出力することを特徴とする上記付記記載の半導体設計支援装置。[付記5]前記クロック明確化手段は、前記CDC検証手段によって未定義とされた半導体集積回路内で生成される他のクロックを基準として作り出されるクロックに対して、コーディングに用いられた前記既知情報から、個々のクロックの周期又はクロック間の相関関係を明確化できるまで、前記CDC検証手段と共に明確化処理を繰り返して前記CDC検証用設定ファイルを生成することを特徴とする上記付記記載の半導体設計支援装置。[付記6]前記CDC検証は、既存のCDC検証ツールを用いて行なうことを特徴とする上記付記記載の半導体設計支援装置。[付記7]前記下流工程で用いられる設計ツールは、既存の論理合成ツール、レイアウトツール、STAツールであることを特徴とする上記付記記載の半導体設計支援装置。[付記8]非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、ソースコードに対して行われたCDC検証結果と当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化してCDC検証用設定ファイルとして収集取得する手段として動作させることを特徴とするプログラム。[付記9]非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、ソースコードに含まれる全てのクロックについて明確化された情報とCDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるようにタイミング制約に関する所定の情報を抽出してタイミング制約ファイルを自動生成する手段として動作させることを特徴とするプログラム。[付記10]非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、ソースコードに対して行われたCDC検証結果と当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してCDC検証用設定ファイルとして収集取得する手段と、前記CDC検証用設定ファイルと前記CDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段として動作させることを特徴とするプログラム。[付記11]前記CDC検証結果に含まれる検証したソースコード中のメタスタビリティ状態の要因となり得る非同期パスに基づき、前記ソースコードを検出した非同期パスにメタスタビリティ対策が組み込まれるように修正する手段を有し、前記CDC検証用設定ファイルに、メタスタビリティ状態の発生要因に対して前記ソースコードを修正して対策を施した非同期パスを示す情報を反映させることを特徴とする上記付記記載のプログラム。[付記12]非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、ソースコードに対してCDC検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタスタビリティ対策の有無を含む非同期パスリストとをCDC検証情報として抽出するCDC検証手段と、CDC検証結果として前記CDC検証手段から得られた前記CDC検証情報と、前記既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してCDC検証用設定ファイルとして生成するクロック明確化手段と、クロックの非同期によるメタスタビリティ状態の発生要因となる非同期パスを検出すると共に、前記ソースコードを、検出した非同期パスにメタスタビリティ対策が組み込まれるように修正するメタスタビリティ対策手段と、前記CDC検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとFrom/toパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記CDC検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、STAツールの何れかで読み込み可能な形式に合わせて出力するデータ形式変換手段として動作させることを特徴とするプログラム。[付記13]前記データ形式変換手段として、前記非同期パス情報と前記CDC検証用設定ファイルとから、下流工程で用いられる複数のツール毎にそれぞれの読み込み可能な形式に合わせて、クロック制約、入出力タイミング制約、および内部遅延制約として複数のタイミング制約を示す情報を出力させることを特徴とする上記付記記載のプログラム。[付記14]前記クロック明確化手段として、前記CDC検証手段によって未定義とされた半導体集積回路内で生成される他のクロックを基準として作り出されるクロックに対して、コーディングに用いられた前記既知情報から、個々のクロックの周期又はクロック間の相関関係を明確化できるまで、前記CDC検証手段と共に明確化処理を繰り返して前記CDC検証用設定ファイルを生成させることを特徴とする上記付記記載のプログラム。[付記15]前記CDC検証結果は、既存のCDC検証ツールを用いて行なわれた結果を用いることを特徴とする上記付記記載のプログラム。[付記16]前記下流工程で用いられる設計ツールとして、既存の論理合成ツール、レイアウトツール、STAツール用にタイミング制約を示す情報を出力させることを特徴とする上記付記記載のプログラム。[付記17]非同期回路を内在する電気回路の設計時にソースコードに対して行われたCDC検証結果と当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してCDC検証用設定ファイルとして収集取得し、前記CDC検証用設定ファイルと前記CDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力することを特徴とするタイミング制約生成方法。[付記18]ソースコードに対してCDC検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタスタビリティ対策の有無を含む非同期パスリストとをCDC検証情報として抽出処理し、CDC検証結果として得られた前記CDC検証情報と、前記既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してCDC検証用設定ファイルとして生成処理し、クロックの非同期によるメタスタビリティ状態の発生要因となる非同期パスの検出を実行し、要修正パスがあれば、前記ソースコードを検出した非同期パスにメタスタビリティ対策が組み込まれるように修正すると共にCDC検証情報の抽出処理に戻り、前記CDC検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとFrom/toパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記CDC検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、STAツールの少なくとも何れかで読み込み可能な形式に合わせて出力可能とすることを特徴とするタイミング制約生成方法。[付記19]非同期回路を内在する半導体集積回路の設計時に、仕様策定工程における決定した仕様に基づきコーディングされたソースコードに対して情報処理装置によってCDC検証を実行し、前記情報処理装置によって、実行したCDC検証結果と前記ソースコードのコーディングに用いられた仕様策定工程で定められた仕様に関する既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してCDC検証用設定ファイルを生成し、前記CDC検証用設定ファイルと前記CDC検証結果から得られた非同期パス毎の入出力パスとから、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力し、下流工程で用いられる設計ツールが前記情報処理装置によって生成されたタイミング制約ファイルを読み込み、各クロックのタイミング制約を識別して、非同期検証を行なうことを特徴とする半導体集積回路設計方法。