LVDSタイプのリンク用のRGBタイプのビデオデジタル画像の信号を送信および受信するためのシステムであって、システムが、少なくとも1つの送信モジュール1、送信リンク2、および受信モジュール3を含み、前記RGBビデオ信号が、送信画像の画素の色符号化に対応する3つの色信号R、G、B、3つの同期信号SYNC、および1つのクロック信号CLKを含み、前記送信リンクを介して送信される前記LVDSビデオ信号が、少なくとも4つの原信号Rin0、Rin1、Rin2、CLKを含み、各原信号が、それ専用の送信ケーブル上で送信され、前記第1のLVDS原信号が、前記クロック信号専用であり、前記第2のLVDS原信号が、前記同期情報を含み、少なくとも前記第3および前記第4のLVDS原信号が、前記色符号化情報だけを含み、前記LVDS送信モジュールが、前記RGBビデオ信号をLVDSビデオ信号に符号化する機能を有し、前記受信モジュールが、前記ライン信号をRGB信号に復号化する機能を有し、前記送信システムが、グラフィック認識パターンを前記RGBビデオ信号にはめ込むことを可能にする手段を含むことと、前記受信手段が、オーバーサンプリングにおいて、すなわち、前記クロック信号の周波数の整倍数であるサンプリング周波数において動作することと、前記受信手段が、前記第2のLVDS原信号における同期情報、および前記グラフィック認識パターンを識別できるテスト手段301、302、311、312、321、322を含むことと、を特徴とするシステム。前記色信号が6ビットで符号化される場合に、前記送信リンクが4つの送信ケーブルを含むことと、前記色信号が8ビットで符号化される場合に、前記送信リンクが5つの送信ケーブルを含むことと、を特徴とする、請求項1に記載のビデオデジタル画像の信号を送信および受信するためのシステム。前記グラフィックパターンが、ポストイットタイプであり、すなわち、画像の一部に対応し、前記ビデオ画像の同じ位置に常に位置し、かつそれが取って代わるビデオ画像の最初の部分の上に常に重ね合わされることを特徴とする、請求項1に記載のビデオデジタル画像の信号を送信および受信するためのシステム。前記グラフィックパターンが、一ラインに制限された高さを有することを特徴とする、請求項3に記載のビデオデジタル画像の信号を送信および受信するためのシステム。前記グラフィックパターンが、非周期的であることを特徴とする、請求項3に記載のビデオデジタル画像の信号を送信および受信するためのシステム。前記サンプリング周波数が、前記クロック信号の周波数の5倍に等しいことを特徴とする、請求項1に記載のビデオデジタル画像の信号を送信および受信するためのシステム。本発明によるシステムの目的は、LVDS送信規格に対して大きな変更をせずに、航空用途の大部分に対してたっぷり十分な、少なくとも一画素期間の、ペア間スキューに対する許容値を、ちょうどTMDS受信機のように受信において提供することである。このシステムは、次のことを可能にする3つの主な機能からなる。-ビット位相シリアル信号の検索と、-ビデオ同期情報を伝達するRin2と呼ばれるライン上での画素位相送信ワードの検索と、-特に、送信に挿入されるポストイット信号と呼ばれる信号の復号化による、他の2つのチャネル上における画素位相の検索と、である。より正確には、本発明の主題は、LVDSタイプのリンク用のRGBタイプのビデオデジタル画像の信号を送信および受信するためのシステムであって、システムが、少なくとも1つの送信モジュール、送信リンクおよび受信モジュールを含み、RGBビデオ信号が、送信画像の画素の色符号化に対応する3つの色信号、3つの同期信号、および1つのクロック信号を含み、送信リンクを介して送信されるLVDSビデオ信号が、少なくとも4つの原信号を含み、各原信号が、それ専用の送信ケーブル上で送信され、第1の原信号CLKが、クロック信号専用であり、第2の原信号Rin2が、同期情報を含み、少なくとも第3および第4の原信号Rin0およびRin1が、色符号化情報だけを含み、LVDS送信モジュールが、RGBビデオ信号をLVDSビデオ信号に符号化する機能を有し、受信モジュールが、LVDS信号をRGB信号に復号化する機能を有し、送信システムが、グラフィック認識パターンをRGBビデオ信号にはめ込むことを可能にする手段を含むことと、受信手段が、オーバーサンプリングにおいて、すなわち、クロック信号の周波数の整倍数であるサンプリング周波数において動作することと、受信手段が、第2のLVDS原信号における同期情報、およびグラフィック認識パターンを識別できるテスト手段を含むことと、を特徴とするシステムである。有利なことに、色信号が6ビットで符号化される場合には、送信リンクには4つの送信ケーブルが含まれ、色信号が8ビットで符号化される場合には、送信リンクには5つの送信ケーブルが含まれる。有利なことに、グラフィックパターンは、ポストイットタイプであり、すなわち画像の一部に対応し、ビデオ画像の同じ位置に常に位置し、かつそれが取って代わるビデオ画像の最初の部分の上に常に重ね合わされる。その高さをビデオ画像の一ラインに制限することが可能である。パターンは、非周期的であるのが好ましい。有利なことに、サンプリング周波数は、クロック信号の周波数の5倍に等しい。非限定的な例として提供される以下の説明を読むこと、および添付の図によって、本発明はよりよく理解され、他の利点が明らかになろう。説明の残りでは、定義および以下の用語が採用された。送信の対象であるビデオ信号には次のものが含まれる。-送信画像の画素の色符号化に対応する3つの色信号。これらの画素は、6ビットまたは8ビットで符号化してもよい。6ビットの符号化の第1の場合には、赤色画素に対応するビットが、R0~R5とマークされ、緑色画素に対応するビットが、G0~G5とマークされ、青色画素に対応するビットが、B0~B5とマークされる。-データイネーブルを意味するDE、垂直同期意味するVS、および水平同期を意味するHSとマークされた3つの同期信号。これらの3つの信号は、それぞれ、一ビットで符号化される。-クロック信号;LVDSビデオ信号を送信するリンクには、ビデオ信号が6ビットで符号化される場合には4つの原信号が含まれ、信号が8ビットで符号化される場合には5つの原信号が含まれ、各原信号は、それ専用の送信ケーブル上で送信され、各信号には、直列に配置された一連の7ビットワードが含まれる。このリンクは、SPWG規格に従って6ビットで符号化されたビデオ信号の場合において図3に示されている。次に、LVDS信号は、次の方法で構成される。-クロック信号専用の第1の原信号CLK、-同期情報DE、VSおよびHDを含む第2の原信号Rin2、-色符号化情報だけを含む第3および第4の原信号Rin0およびRin1。図3の場合には、色信号の符号化に対応するビットは、Ri、Gi、およびBiとマークされ、iは、0~5に変化する。ビデオ信号が、8ビットで符号化される場合には、第5の原信号が、追加的な最下位の色情報をサポートする。図4は、ビデオ信号が6ビットで符号化される状況で、本発明による受信モジュールの一般的なブロック図を表す。したがって、LVDSリンクには、Rin0、Rin1、Rin2およびCLKとマークされた4つの原信号が含まれる。3つの信号Rin0、Rin1およびRin2は、3つのほぼ同一の電子チェーンを通過する。各チェーンには、増幅段モジュール300、310および320、デシリアライゼーション段モジュール301、311および321、基本ビットの位相を検索する段モジュール302、312および322、および基本画素の位相を検索する段モジュール303、313および323が含まれる。3つのチェーンのアセンブリは、復号化された信号を記憶および再整形するための最終電子モジュール340を設けているが、この電子モジュール340は、初期ビデオ信号のR、G、B信号、同期信号、およびクロック信号を出力部で供給する。明確にするために、以下の全ては、4つの送信ラインを含むLVDSリンク上で送信される、6ビットで符号化された信号に関するが、しかし5つの送信ラインを含むLVDSリンク上で送信される、8ビットで符号化された信号に容易に置き換えることができる。言及したように、LVDSリンクの様々な信号は、互いに歪む可能性がある。したがって、各チャネルにおいて、様々ないわゆるビット位相信号を含む基本ビットの位相を独立して検索することが不可欠である。アナログ位相ループに基づいた従来のクロック検索回路は、ビデオデータが符号化されないので、用いることができない。ランレングスとも呼ばれる、遷移のない期間は、制限されず、最悪の場合は、黒い画像に対応する。この極端な場合には、チャネルRin0およびRin1は、動作しない。したがって、毎秒60画像の画像リフレッシュレートの場合には、チャネルRin0およびRin1上のランレングスが、例えば、画像期間、すなわち16.7msに等しくなるような画像を想定することが可能である。この問題を解決するために、受信手段は、ビデオ信号のクロック周波数より著しく高い周波数で、入力チャネルのオーバーサンプリングを行う。この原理は、低速送信用にか、またはFPGAタイプのプログラマブル論理回路を用いた、SerialDigitalInterfaceシリアルデジタルインタフェース信号を意味するSDI信号の受信など、特定の用途用に適用される。クロック周波数の5倍に等しいサンプリング周波数を用いることが可能である。比率5の選択は、実際的である。なぜなら、それが、理想的な中央サンプリング位置、および高周波ジッタの許容値用に容認可能な2つの隣接位置を提供するからである。しかし、他の選択肢も可能である。例として、図5は、同期信号DE、VSおよびHSを含む受信チャネルRin2の機能ブロック図を示す。この装置には、基本的に2つのモジュール321および322が含まれる。第1のモジュール321は、シリアル信号であるRin2信号のデシリアライザの機能を実行し、第2のモジュール322は、ビット位相を認識する。より正確には、Rin2受信チャネルのこれらの電子サブアセンブリには、次のものが含まれる。-Rin2チャネルから生じる7ビットワードのストリームを、クロック周波数の5倍の周波数でオーバーサンプリングすること、および20サンプルを含むストリームを送信することを可能にするシフトレジスタ3210。-第1および第2の同一の記憶レジスタ3212および3221。-通常は、これらの5つのサンプルの中央サンプルにおいて索引を付けられる電子ポインタPを含む索引付けおよび比較手段3222。索引付けおよび比較手段3222にはまた、これらのサンプルの状態遷移を検出するための手段が含まれる。この機能を実行するために、XORと呼ばれる排他的論理和関数を実行する論理ゲートアレイを用いることが可能である。これらの2つの入力の1つだけが論理レベル1である場合にのみ、XORゲートの出力が論理レベル1であることが知られている。この手段によって、XORゲートの出力部で論理レベル1に帰着する状態遷移を決定するのは簡単である。-11ビットの第3の記憶レジスタ3223。-7ビットの第4の記憶レジスタ3224。-初期Rin2信号を形成する直列の様々な信号を検出するための従来の手段を含む従来の並列信号処理機能323。この回路の出力部において、3つの同期成分DE、VSnおよびHSnを含む、Rin2信号の様々な成分が、7つの並列チャネル上で検索される。7つの成分の抽出は、中間値において画素周波数の速度で行われる。このデシリアライゼーション方法のSDI受信タイプの通常の用途では、ソースの周波数とサンプリングクロックとの間の周波数シフトに依存して、3、4または5ビットをサンプリングしなければならない。また、11ビットレジスタは、いくらか特別な方法で管理しなければならない。データの到着方向に依存して、ポインタの位置変更の推移は、その1つを失わないように5つのデータのサンプリングが必要とされ得るか、またはその1つを複写しないように、3つのサンプルだけが許可され得る。遷移位相の検出は、単に、2つの隣接ビットに対して排他的論理和論理関数を実行する論理ゲートの出力、すなわち遷移を示す1状態を識別することによって実行される。データのサンプリングは、5対1MUXと呼ばれる4つのマルチプレクサ構成要素および第5のサンプル用の固定位置を用いて実行される。ポインタの情報に依存して、3、4または5つのサンプルが転送される。次のレジスタは、サンプルが到着するにつれて徐々に一杯にされ、かつ11ビットを有するが、4つのサンプルは、最初の7つが抽出された場合に繰り越すことができる。ランレングス期間、すなわち同一の0または1状態の最大期間に、かかる装置が通常の使用において正しく動作する能力は、ソースとサンプリングとの間の周波数差に依存する。周波数シフトゆえに、サンプリング位相の十分に頻繁なキャッチアップが必要であるが、このキャッチアップは、遷移の存在によってのみ引き起こすことができる。したがって、認可される最大ランレングスは、周波数シフトが小さい場合には、それだけ大きい。したがって、我々の出願において、ソースのメソクロノスmesochronousサンプリングを用いれば、その結果、ランレングスは無限大であり、装置は、符号化されていない信号をデシリアライズすることができる。図6に示すように、サンプリングクロックは、クロックにスキューをもたらす可能性がある位相ロックループ331またはPLLを用いて生成される。最悪の場合には、ランレングスが極端に長くなる可能性があり、次には装置が、ジッタ、すなわちワンダとして周知の高周波ジッタおよび低周波ジッタの両方に敏感になることが知られている。位相ロックループが正確にプログラムされているならば、ジッタが存在しないことが実証されている。別のチャネルRin0およびRin1は、ビット位相の検索に関係する電子部のための同じ設定を有する。基本ビット位相のデシリアライゼーションおよび検索段の電子インプリメンテーションは、特別な問題を招かない。例として、85MHzに等しい画素の最大送信周波数を用いれば、各画素は7ビットを含み、各ビットは5つのサンプルでサンプリングされ、オーバーサンプリングを実行する論理回路は、2975MHzまたは2.975Gbaudの周波数で動作しなければならない。シリアル入力部において3Gbaudまで使用可能な、ALTERA社のARRIAGXまたはSTRATIXブランドのFPGA回路は、この機能の実行にぴったり適している。言及したように、3つの受信チャネル上で画素位相を検索することがまた必要である。位相認識モジュールの7ビットレジスタの出力部におけるワードには、2つの隣接画素に属するデータを含んでもよい。次に、バレルシフタを用いるワードアライナバレルシフタはバレルレジスタを示すとも呼ばれる、並列ワードの先端を検索するための装置が、各チャネル上で用いられる。バレルシフタは、並列レジスタおよび7つの7対1マルチプレクサからなる。実行すべき正確な多重化を見つけるために、送信信号における特定のメッセージを認識できることが必要である。図3に示したように、Rin2チャネルは、同期情報、すなわちDE、VSおよびHS情報を有する。アクティブビデオゾーンの外側で、Rin2チャネルにおける連続した7ビットワードを表す図7で見ることができるように、DEは、0ならびにビデオRGBビット、すなわちB5、B4、B3およびB2に等しい。0110000111とマークされた10ビットシーケンスであって、そのうち第1の位置に配置された0および第8の位置に配置された1がDEの値の変化に対応する10ビットシーケンスは、したがって各アクティブラインの初めにおけるこの遷移を特徴とし、別の時間には見つけることができない。したがって、受信モードにおける7つの可能な位相に関して、ワード境界パターンとも呼ばれるこのシーケンスのテストを実行することで十分である。それが現われた場合に、位相は識別され、次に、バレルシフタのマルチプレクサは、出力ワードがDEから始まるように配置される。図3によって、次のことが理解できる。すなわち、残念にも、Rin0およびRin1チャネル、ならびに24ビットで符号化されたRGB信号の場合の追加チャネルに関して、位相情報の同様のアイテムを見つけられる可能性がないことが理解できる。また、本発明による装置は、受信モジュールに適用される資源と共に、送信器に含まれた資源と関連付けられることが必要である。この関連する資源は、ハードウェアまたはソフトウェアタイプであってもよい。ハードウェア解決法は明白である。DEの値が0である場合に、画像遷移位相またはブランキング中に、Rin1およびRin0チャネルのビットをある方法で変調することで十分である。残念にも、この解決法は、実行するのが困難である。なぜなら、送信機器は、事実上全ての場合に、ハードウェアの観点から変更するのが困難なPCタイプのマイクロコンピュータ用の硬化構成要素など、ComponentOffTheShelf市販の構成要素を意味するCOTSと呼ばれる構成要素であるからである。LVDS出力は、最も頻繁に、必要な変更ができないグラフィックチップの出力である。したがって、関連する資源は、ソフトウェアによって生成できなければならず、かつそれは、可能な最も単純で最も悪影響が少ない方法でビデオ信号の内容を修正することにのみ存してもよい。第1の実施形態は、画像上に小さなタトゥー動作、すなわち、例えば左上において画像の隅に収容される透かしとして周知の動作を実行することに存する。タトゥーは、画像画素の最下位ビットまたはLSBを用いる低い強度である。例えば、色ビットG0およびB0を用いることが可能である。このタトゥーは、その位置およびその低い視覚的影響ゆえに、視覚的に知覚できない。しかし、この種の機能は、PCタイプのマイクロコンピュータ用のカードに基づいた機器アイテムの場合には、アプリケーションソフトウェアプログラムを用いて実行するのがアプリオリに簡単ではない。第2の実施形態は、ポストイットタイプの認識グラフィックパターンを導入することに存する。この場合には、グラフィックパターンは、送信機器によって実行されるどんなアプリケーションにおいても、画像上に重ね合わせなければならない。これは、オリジナルのビデオ画像を常に取って代わる画像パッチを生成することが必要であることを意味する。このパターンの生成を可能にする方法は、常にオントップパラメータをイネーブルにする、ポストイットと呼ばれる小さなソフトウェアプログラムの方法に似ている。我々の出願では、ポストイットソフトウェアプログラムと比較した主な違いは、この画像断片の位置が絶対的に固定され、移動が不可能でなければならないということである。パターンの高さは、好ましくはスクリーンのトップラインの左における一ラインだけであってもよい。Rin1およびRin0チャネルの同期は、このグラフィックパターンの認識に基づいている。当然、検出は、Rin2チャネルから抽出された同期情報に関連する時間窓において確認される。これは、グラフィックパターンが偶然見つけられる特定の画像内容に関連した望ましくない検出のリスクを防ぐ。認識パターンは、次の2つの条件を満たさなければならない。-パターンは、単に画素をシフトすることによって再生成してはならない。すなわち、パターンは、周期性を含んではならない。換言すれば、パターンは、強い自己相関を有しなければならない。-パターンは、別の画像部分との混同の可能性が非常にわずかであるように十分な画素を含まなければならない。検出をより安定的にするために、パターンの存在は、所定の期間の時間窓において確認される。容認されるスキューが数画素である場合には、窓は、パターンより十分に長い期間でなければならず、この場合には、かなり長いパターンで動作することが好ましい。パターンは、ある数の7ビットワードからなる。パターンが、多数のワードを含む場合には、パターンは、ワード当たり単一ビットの認識によって検出できるようにしてもよい。この場合には、所与のビットに関連する特定のシーケンスだけを検出することが可能になる。これは、パターンが非常に長い場合には、必要なレジスタの量、および結合論理学のサイズを単純化する。なぜなら、この場合には、ビット量が、過剰であるからである。図8は、認識パターンの識別に基づいて、基本画素の位相を検索する段の例示的な実施形態を提供する。この段は、Rin0チャネルにおいて適所に配置された段に対応する。当然、増幅段は、Rin1チャネル上のものと同一である。この段の機能の1つは、シフトレジスタ3031およびパターン検出モジュール3032をそれぞれが含む認識モジュール3030のセットによって、所与のビットに対応する、求められたシーケンスまたはパターンをビットのそれぞれにおいて見つけることである。言及したように、検出は、モジュール3033によって制御された時間窓においてのみ実行される。この実施形態において、かなり長いパターンに関しては、位相許容値が1を超える画素になり得るので、Rin2チャネルから生じるDE信号に対してワードの位相を前後に移動させるために、いくつかの7ビットレジスタをバレルシフタ機能に追加することが必要である。この位相変化は、DE信号とパターンの検出との間に経過する時間によって制御される。より短いパターンに関しては、バイト境界アライメントとも呼ばれる、シリアル信号のバイトアライメント用に用いられる設定など、より通常の設定を用いることが可能である。認識パターンの視覚効果は、それが画像のトップラインに限定されているので、非常に制限されている。ユーザがその存在に気づいていても、例えばスクランブリングとも呼ばれる擬似ランダム符号変換によって、パターンをノイズに変換しようとすることは必ずしも適切ではない。他方では、パターンが、曖昧さもなく明確に認識可能であり、したがって、ある長さであることが望ましい場合もある。数ラインにわたって延びるパターンを用いることさえも可能である。受信機が、適切なパターンを追加しなかったソースとさえも動作できることは非常に望ましい。これによって、例えば、短いケーブルを備えた標準的な手段において受信機を使用することが可能になる。また、メッセージが、Rin0およびRin1チャネルのどのビット上でも規則的に見つけられない場合に、ソースがそれを送信していないと結論を下すことが、確認後に可能である。この場合には、受信インタフェースは、スキューに対して通常の、ビット期間未満の許容値で、普通のLVDS受信機のモードに似たモードにおいて自動的に構成される。このパターンのないモードにおいて、Rin0およびRin1チャネルは、スキューがビット期間未満であるとの仮定のもとで、Rin2チャネル上で直接に位相制御される。このためには、Rin0およびRin1チャネルのバレルシフタモジュールを、Rin2チャネルに関連して配置することで十分である。このモードにおいて、SERDESとマークされたデシリアライゼーションブロック、およびBitSamplerモジュールは、同一の方法で慎重に初期化されなければならない。クロックチャネルClkの位相が、絶対に重要でないことに留意されたい。それは、単にチャネル間の、カウントするスキューである。したがって、重ね合わせたパターンのないモードにおける普通のLVDS回路に比べて、クロックの送信とチャネルの送信との間の構造的差に起因し得る位相誤差が回避される。受信と同様に送信において、Rinチャネルは、同じ方法で処理され、その結果、集積回路に関連するスキューは最小化される。本発明による送信システムの利点は、以下のとおりである。-本発明を形成する装置を備えた受信機を用いれば、数ペアのラインを通じたLVDS送信は、ペア間スキューの影響を受けない。-スキューに関する許容値は、ケーブルの高周波損失を補償するために等化回路を追加することを可能にし、これによって、より大きな長さにわたる送信が可能になる。-受信機は、標準的な性能で、追加パターンのないソースとの互換性を維持する。装置の欠点は、ほどほどである。それには、実質的に次のものが含まれる。-信号をオーバーサンプリングするために、送信速度の5倍の周波数で動作できる電子回路を用いること。かかる構成要素の使用が、特別な問題を招かないことが分かった。-重ね合わされるパターンをソース画像に追加すること。このパターンは、そのインプリメンテーションおよびその視覚的外観の両方の観点から、わずかな影響を有する。