"入力信号を増幅する増幅素子に増幅作用を発生させる第1のバイアスを、前記増幅素子に印加するか否かを切り替える第1のスイッチ部と、前記第1のバイアスより低い第2のバイアスを、前記増幅素子に印加するか否かを切り替える第2のスイッチ部と、前記入力信号の有無を表す検出信号に基づいて、入力信号が有るときには前記第1のスイッチ部をオンにするとともに前記第2のスイッチ部をオフにするよう制御し、入力信号が無いときには前記第1のスイッチ部をオフにするとともに前記第2のスイッチ部をオンにするよう制御する切替部を備えたバイアス制御回路。前記第2のスイッチ部は、前記第2のバイアスとして前記増幅素子をピンチオフさせるバイアスを、前記増幅素子に印加するか否かを切り替えることを特徴とする請求項1に記載のバイアス制御回路。前記入力信号は、LTELongTermEvolutionのリソーススケジューリングにおいてPDSCHPhysicalDownlinkSharedChannelが割り当てられないサブフレームにおけるリファレンス信号であることを特徴とする請求項1または請求項2に記載のバイアス制御回路。前記第1のスイッチ部および前記第2のスイッチ部は、これらのスイッチ部が相補的に動作するコンプリメンタリ回路によって構成され、前記切替部は、前記検出信号の電圧を、前記コンプリメンタリ回路に含まれる前記第1のスイッチ部および前記第2のスイッチ部のいずれか一方をオンにするとともに他方をオフにする所定の電圧値にレベル変換することを特徴とする請求項1から請求項3のいずれかに記載のバイアス制御回路。前記コンプリメンタリ回路は、NPN型トランジスタおよびPNP型トランジスタが互いのエミッタ端子で接続されたプッシュプル回路によって構成され、前記NPN型トランジスタおよび前記PNP型トランジスタの各コレクタ端子に前記第1のバイアスおよび前記第2のバイアスのいずれかがそれぞれ供給され、各ベース端子に前記検出信号が入力され、各エミッタ端子から前記増幅素子に前記第1のバイアスおよび前記第2のバイアスのいずれかが印加されることを特徴とする請求項4に記載のバイアス制御回路。前記第1のバイアスおよび前記第2のバイアスが負電圧の場合、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第1のバイアスおよび前記第2のバイアスより小さい前記所定の電圧値に変換することを特徴とする請求項5に記載のバイアス制御回路。前記第1のバイアスおよび前記第2のバイアスが正電圧であるとき、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第1のバイアスおよび前記第2のバイアスより大きい前記所定の電圧値に変換することを特徴とする請求項5に記載のバイアス制御回路。請求項1から請求項7のいずれかに記載のバイアス制御回路と、前記増幅素子と、を備えた増幅器。請求項8に記載の増幅器と、送信ベースバンド信号の有無に応じて前記検出信号を出力する信号検出部と、前記送信ベースバンド信号に対する処理を行って前記増幅素子に出力する処理部と、を備えた送信装置。入力信号が有るときは、前記入力信号を増幅するための増幅素子に増幅作用を発生させる第1のバイアスを前記増幅素子に印加し、前記入力信号が無いときは、前記第1のバイアスより低い第2のバイアスを前記増幅素子に印加する、バイアス制御方法。しかしながら、特許文献1に記載されたものは、入力信号の有無に基づき、増幅素子にバイアスを印加するかしないかを制御するものである。すなわち、特許文献1に記載されたものは、増幅素子に印加するバイアスを、0Vと、直流電源によって供給される電圧との間でスイッチングさせている。したがって、特許文献1に記載されたものは、例えばエンハンスメント型FETFieldeffecttransistorのような、バイアス電圧が正領域で動作する増幅素子によって構成される増幅器に対しては適用可能である。しかしながら、特許文献1に記載されたものは、例えばデプレッション型FETのような、バイアス電圧が負領域で動作する素子によって構成される増幅器に対して適用することができない。デプレッション型FETでは、ゲート端子に負電圧が供給されることでドレイン電流が制御される。デプレッション型FETでは、負電圧の絶対値が大きいほど、ドレイン電流は減少する。また、デプレッション型FETでは、0V時には過剰なドレイン電流が流れ、FETが破損されることもある。したがって、増幅素子がデプレッションFETの場合には、特許文献1に記載された技術を適用することができず、入力信号がないときの増幅器の消費電力を低減することができない。本発明は、上述の課題を解決するためになされたもので、入力信号を増幅する増幅器が負のバイアスで動作する場合であっても、入力信号がない間の消費電力を低減することが可能なバイアス制御回路、増幅器および送信装置を提供することを目的とする。本発明のバイアス制御回路は、入力信号を増幅する増幅素子に増幅作用を発生させる第1のバイアスを、前記増幅素子に印加するか否かを切り替える第1のスイッチ部と、前記第1のバイアスより低い第2のバイアスを、前記増幅素子に印加するか否かを切り替える第2のスイッチ部と、前記入力信号の有無を表す検出信号に基づいて、入力信号が有るときには前記第1のスイッチ部をオンにするとともに前記第2のスイッチ部をオフにするよう制御し、入力信号が無いときには前記第1のスイッチ部をオフにするとともに前記第2のスイッチ部をオンにするよう制御する切替部を備える。また、本発明の増幅器は、上述のバイアス制御回路と、前記増幅素子と、を備える。また、本発明の送信装置は、上述の増幅器と、送信ベースバンド信号の有無に応じて前記検出信号を出力する信号検出部と、前記送信ベースバンド信号に対する処理を行って前記増幅素子に出力する処理部と、を備える。また、本発明のバイアス制御方法は、入力信号が有るときは、前記入力信号を増幅するための増幅素子に増幅作用を発生させる第1のバイアスを前記増幅素子に印加し、前記入力信号が無いときは、前記第1のバイアスより低い第2のバイアスを前記増幅素子に印加する。本発明は、入力信号を増幅する増幅器が負のバイアスで動作する場合であっても、入力信号がない間の消費電力を低減することが可能なバイアス制御回路、増幅器および送信装置を提供することができる。以下、本発明の実施の形態について、図面を参照して詳細に説明する。第1の実施の形態図1は、本発明の第1の実施の形態としてのバイアス制御回路1の構成を説明するブロック図である。バイアス制御回路1は、増幅素子2に接続されることにより、増幅素子2に印加するバイアスを制御する。また、増幅素子2は、入力信号を増幅する作用を発生可能な素子である。増幅素子2は、エンハンスメント型FET、デプレッション型FET、あるいは、バイポーラトランジスタ等であってもよい。なお、以下に説明する本発明の各実施の形態において、バイアスとは、増幅素子2の増幅作用を制御するためにその入力端子へ印加される直流電圧をいうものとする。図1に示すように、バイアス制御回路1は、スイッチ部11と、スイッチ部12と、切替部13とを備える。第1のスイッチ部11は、オンまたはオフされることにより、電源110から供給される第1のバイアスを増幅素子2に印加するか否かを切り替える。電源110は、第1のバイアスとして、増幅素子2に増幅作用を発生させる電圧を供給する。第2のスイッチ部12は、オンまたはオフされることにより、電源120から供給される第2のバイアスを増幅素子2に印加するか否かを切り替える。電源120は、第2のバイアスとして、第1のバイアスより低い電圧を供給する。例えば、第2のバイアスは、増幅素子2をピンチオフさせる電圧であることが好ましい。ここで、ピンチオフとは、増幅素子2の増幅作用が停止することをいう。また、増幅作用の停止とは、例えば、増幅素子2がFETであれば、入力信号の有無に関わらずドレイン電流が流れない状態をいう。また、バイポーラトランジスタであれば、入力信号の有無に関わらずコレクタ電流が流れない状態をいう。増幅素子2においてバイアス電圧を低くしていったとき、ドレイン電流またはコレクタ電流が流れなくなる時点のバイアス電圧をピンチオフ電圧とすれば、第2のバイアスは、ピンチオフ電圧以下であることが好ましい。切替部13は、入力信号の有無を表す検出信号に応じて、第1のスイッチ部11および第2のスイッチ部12のいずれか一方をオンにするとともに他方をオフにするよう制御する。具体的には、切替部13は、入力信号が有るときには、第1のスイッチ部11をオンにするとともに第2のスイッチ部12をオフにするよう制御する。また、切替部13は、入力信号が無いときには、第1のスイッチ部11をオフにするとともに第2のスイッチ部12をオンにするよう制御する。これにより、増幅素子2には、入力信号が有るときには第1のバイアスが印加され、無いときには第2のバイアスが印加される。ここで、検出信号は、例えば、入力信号の有るときに正の電圧値を示し、入力信号がないときに0Vとなるパルス信号であってもよい。以上のように構成されたバイアス制御回路1の動作について説明する。まず、切替部13に、入力信号の有無を表す検出信号が入力される。ここで、検出信号が、入力信号が有ることを表していれば、切替部13は、第1のスイッチ部11をオンにするとともに第2のスイッチ部12をオフにするよう制御する。これにより、増幅素子2は、第1のバイアスが印加されて増幅作用を発生する。一方、検出信号が、入力信号が無いことを表していれば、切替部13は、第1のスイッチ部11をオフにするとともに第2のスイッチ部12をオンにするよう制御する。これにより、増幅素子2は、第1のバイアスより低い第2のバイアスが印加される。これにより、増幅素子2のアイドリング電流無入力時のドレイン電流またはコレクタ電流は低減される。例えば、第2のバイアスがピンチオフ電圧以下であれば、増幅素子2は、ピンチオフ状態になる。以上でバイアス制御回路1の動作の説明を終了する。次に、本発明の第1の実施の形態の効果について述べる。本発明の第1の実施の形態としてのバイアス制御回路は、入力信号を増幅する増幅器が負のバイアスで動作する場合であっても、入力信号がない間の消費電力を低減することができる。その理由は、増幅素子に増幅作用を発生させる第1のバイアスを、該増幅素子に印加するか否かを切り替える第1のスイッチ部と、第1のバイアスよりも低い第2のバイアスを、該増幅素子に印加するか否かを切り替える第2のスイッチ部と、を備え、切替部が、入力信号の有無を表す検出信号に応じて、第1のスイッチ部および第2のスイッチ部のいずれか一方がオンとなり他方がオフとなるよう動作するからである。これにより、増幅素子には、入力信号が有るときには第1のバイアスが印加され、入力信号がないときには第1のバイアスより低い第2のバイアスが印加されることになる。これにより、本発明の第1の実施の形態としてのバイアス制御回路は、入力信号がない間は、増幅素子のアイドリング電流を低減させる。したがって、本発明の第1の実施の形態としてのバイアス制御回路は、負領域のバイアスで動作するデプレッション型FETのような増幅素子に対して適用した場合であっても、第1のバイアスおよび第2のバイアスとして負の値を用いることにより、入力信号がないときの消費電力を低減できる。さらには、第2のバイアスとして増幅素子をピンチオフさせる電圧を用いることにより、本発明の第1の実施の形態としてのバイアス制御回路は、無入力時の増幅素子のアイドリング電流を無くして、さらなる消費電力の低減を図ることができる。なお、本発明の第1の実施の形態としてのバイアス制御回路は、正領域のバイアスで動作するエンハンスメント型FETや、バイポーラトランジスタのような増幅素子に対して適用した場合であっても、それぞれ第1のバイアスおよび第2のバイアスとして増幅素子の静特性に基づく値を用いることにより、同様の効果を奏することは明らかである。第2の実施の形態次に、本発明の第2の実施の形態について図面を参照して詳細に説明する。なお、本実施の形態において、本発明の第1の実施の形態と同一の構成には同一の符号を付して本実施の形態における詳細な説明を省略する。図2は、本発明の第2の実施の形態としての送信装置20の構成を説明するブロック図である。図2において、送信装置20は、信号検出部21と、増幅器22と、処理部23と、を備える。また、増幅器22は、バイアス制御回路3と、増幅素子2と、電源110と、電源120と、電源210とを含む。また、処理部23は、D/Adigitaltoanalogコンバータ231と、周波数変換回路232とを含む。信号検出部21は、送信ベースバンド信号が送信装置20に入力されたか否かを検出し、検出信号を出力する。例えば、信号検出部21は、送信ベースバンド信号を検出すると所定の電圧値Vt2となり、送信ベースバンド信号を検出しないと電圧値がVt1となるパルス波を検出信号として出力してもよい。例えば、Vt2は正電圧であり、Vt1は、0Vであってもよい。増幅素子2は、第1のバイアスの印加によって増幅作用を発生する。増幅素子2は、入力信号を増幅することにより流れるドレイン電流またはコレクタ電流によって電力を消費する。一方、増幅素子2は、第1のバイアスより低い第2のバイアスの印加によって、無入力時のドレイン電流またはコレクタ電流を低減させる。例えば、第2のバイアスは、増幅素子2をピンチオフさせる電圧であることが好ましい。以下、本実施の形態では、第2のバイアスは、増幅素子2をピンチオフさせる電圧ピンチオフ電圧以下であるものとして説明を続ける。増幅素子2は、ピンチオフ状態になると、ドレイン電流またはコレクタ電流が流れなくなる。したがって、増幅素子2の電力の消費量が減る。増幅素子2は、バイポーラトランジスタ、エンハンスメント型FET、あるいは、デプレッション型FETなど、増幅作用を発生させるためのバイアスを低くしていくことによりピンチオフ状態になる増幅素子によって構成可能である。また、増幅素子2は、処理部23から出力される信号を増幅するよう接続される。増幅素子2のゲート端子またはベース端子には、処理部23からのRFRadioFrequency信号が入力されるとともに、バイアス制御回路3を介したバイアスが印加される。また、増幅素子2のドレイン端子またはコレクタ端子には、電圧Vdが印加される。電源210は、増幅素子2のドレイン端子コレクタ端子に電圧Vdを供給する。電源110および電源120は、本発明の第1の実施の形態と同様に、バイアス制御回路3に第1のバイアスおよび第2のバイアスを供給する。バイアス制御回路3の詳細な構成を図3に示す。図3において、バイアス制御回路3は、レベル変換回路31と、プッシュプル回路32とを含む。レベル変換回路31は、本発明の切替部の一実施形態を構成する。プッシュプル回路32は、PNP型バイポーラトランジスタTr1と、NPN型バイポーラトランジスタTr2の組み合わせで構成される。Tr1のコレクタ端子には電源110による電圧V1が印加され、Tr2のコレクタ端子には電源120による電圧V2が印加される。また、Tr1およびTr2は互いのエミッタ端子で接続される。また、これらのエミッタ端子は、共に増幅素子2へバイアスを供給するための出力端子となる。また、Tr1およびTr2のベース端子には、後述のレベル変換回路31から電圧が印加される。Tr1において、コレクタ端子に印加される電圧V1が、ベース端子に印加される電圧より大きい場合、ベース電流が流れることにより、コレクタエミッタ間が導通する。そして、電圧V1が増幅素子2へ印加される。一方、コレクタ端子に印加される電圧V1が、ベース端子に印加される電圧より小さい場合、ベース電流が流れず、電圧V1は増幅素子2へ印加されない。Tr2において、コレクタ端子に印加される電圧V2が、ベース端子に印加される電圧より小さい場合、ベース電流が流れることにより、コレクタエミッタ間が導通する。そして、電圧V2が増幅素子2へ印加される。一方、ベース端子に印加される電圧が、コレクタ端子に印加される電圧V2より小さい場合、ベース電流が流れず、電圧V2は増幅素子2へ印加されない。なお、図3では、プッシュプル回路32の各トランジスタのベース端子には、過電流抑制用抵抗が挿入されている。RB1,RB2の抵抗の大きさは、ベース電流が小さくなりすぎないような小さい値であることが望ましい。レベル変換回路31は、検出信号の電圧値Vtを、プッシュプル回路32の動作を切り替えるための所定の電圧値Vsに変換する。具体的には、検出信号がパルス波であるとすると、レベル変換回路31は、パルス波のオフを示す電圧Vt1を、プッシュプル回路32を構成するTr1およびTr2の一方をオンにするとともに他方をオフにするのに好適な所定の電圧Vs1に変換する。また、レベル変換回路31は、パルス波のオンを示す電圧Vt2を、Tr1およびTr2の前述の一方をオフにするとともに前述の他方をオンにするのに好適な所定の電圧Vs2に変換する。なお、パルス波のオフを示す電圧Vt1が0Vであり、V1およびV2が共に正電圧または共に負電圧である場合、レベル変換回路31は、パルス波のオンを示す電圧Vt2のみを所定の電圧Vs2に変換するようにしてもよい。なぜなら、V1およびV2が共に正電圧であれば、プッシュプル回路32のベース端子に0Vが印加されることにより、Tr1およびTr2において各コレクタ端子に印加される電圧はベース端子に印加される電圧よりそれぞれ大きくなる。このため、Tr1にベース電流が流れ、Tr2はベース電流が流れない。また、V1およびV2が共に負電圧であれば、プッシュプル回路32のベース端子に0Vが印加されることにより、Tr1およびTr2において、各コレクタ端子に印加される電圧はベース端子に印加される電圧より小さくなる。このため、Tr2にベース電流が流れ、Tr1ではベース電流が流れないからである。したがって、この場合、レベル変換回路31は、パルス波のオフを示す電圧が0Vであればこれを変換する必要はなく、オンを示す電圧Vt2のみをVs2に変換すればよい。以降、パルス波のオフを示す電圧Vt1は0Vであるものとして説明を続け、パルス波のオンを示す電圧Vt2を単にVtとも記載し、所定の電圧Vs2を単にVsとも記載する。例えば、レベル変換回路31は、パルス波のオンを示す正電圧Vtを負電圧Vsに変換する場合、オペアンプを用いた反転増幅器によって構成されてもよい。このようなレベル変換回路31の構成例を図4に示す。図4において、反転増幅器は、オペアンプと、オペアンプの入力端子およびマイナス端子間抵抗R1と、帰還抵抗R2とから構成される。増幅度は、R2/R1の比で決定可能なため容易に調整可能である。あるいは、レベル変換回路31は、パルス波のオンを示す正電圧Vtを正電圧Vsに変換する場合、オペアンプを用いた非反転増幅器によって構成されてもよい。この場合も、レベル変換回路31の増幅度は、2つの抵抗の比で調整可能である。なお、レベル変換回路31を構成するオペアンプは、送信ベースバンド信号の有無に応じて第1のバイアスまたは第2のバイアスが増幅素子2に印加されるタイミングを、RF信号が増幅素子2に入力されるタイミングより遅延させない程度の応答速度を有するもので構成されることが望ましい。あるいは、増幅素子2へのバイアス印加のタイミングを、増幅器22へのRF信号の入力タイミングに対して遅延させないためには、後述の処理部23が、特許文献1に記載の遅延回路を含むよう構成することも可能である。なお、プッシュプル回路32の各コレクタ端子に印加される2値のバイアスV1およびV2は、増幅素子2の静特性に基づいて決定される。また、レベル変換回路31からベース端子に印加される電圧Vsは、決定されたV1およびV2に基づきバイポーラトランジスタTr1およびTr2が相補的にオンオフするように決定される。例えば、増幅素子2がエンハンスメント型FETのような正領域のバイアス電圧で動作する静特性を持つ素子である場合、V1には、増幅素子2をピンチオフさせる第2のバイアスが設定される。また、V2には、増幅素子2に所望の増幅作用を発生させる第1のバイアスが設定される。また、この場合、V2>V1である。そしてこの場合、前述の所定の電圧値Vsは、V1およびV2より大きい値に設定される。また、この場合、電源110は、第2のバイアスとしてのV1を供給するものとなる。電源120は、第1のバイアスとしてのV1を供給するものとなる。あるいは、例えば、増幅素子2がデプレッション型FETのような負領域のバイアス電圧で動作する特性を持つ素子である場合、V1には、増幅素子2に所望の増幅作用を発生させる第1のバイアスが設定される。また、V2には、増幅素子2をピンチオフさせる第2のバイアスが設定される。また、この場合、V1>V2である。そしてこの場合、前述の所定の電圧値Vsは、V1およびV2より小さい値に設定される。処理部23は、送信ベースバンド信号を処理することによりRF信号を生成し、増幅器22に出力する。具体的には、D/Aコンバータ231は、送信ベースバンド信号をアナログ信号に変換する。周波数変換回路232は、変換されたアナログ信号をRF信号に変換する。以上のように構成された送信装置20の動作について説明する。なお、ここでは、増幅素子2がデプレッション型FETであるものとする。また、増幅素子2に所望の増幅作用を発生させる負の電圧値V1第1のバイアスとして、例えば-1Vが設定され、増幅素子2をピンチオフさせる負の電圧値V2第2のバイアスとして、例えば-5Vが設定されているものとする。また、レベル変換回路31は、オンを表す検出信号の電圧を、所定の電圧値Vsとして-7Vに変換するものとする。また、オンを表す検出信号の電圧は3Vであるものとする。まず、送信装置20に送信ベースバンド信号が入力されると、D/Aコンバータ231および周波数変換回路232により生成されたRF信号が、増幅素子2のゲート端子に入力される。並行して、信号検出部21は、送信ベースバンド信号が入力されたことを表す検出信号オン状態のパルス波:3Vを出力する。次に、レベル変換回路31は、検出信号の電圧値Vt3Vを所定の電圧値Vs-7Vに変換する。次に、プッシュプル回路32は、所定の電圧値Vs-7Vがベース端子に印加されたことにより、Tr2がオフとなりTr1がオンとなる。そして、V1-1Vが増幅素子2のゲート端子に印加される図5参照。次に、増幅素子2は、V1-1Vの印加により、入力されたRF信号を増幅する増幅作用を発生する。そして、増幅素子2は、増幅した信号を出力する。次に、送信装置20に入力される送信ベースバンド信号が途切れると、信号検出部21は、送信ベースバンド信号が入力されていないことを表す検出信号オフ状態のパルス波:0Vを出力する。次に、レベル変換回路31は、0Vのパルス波を0Vのまま出力する。次に、プッシュプル回路32は、0Vがベース端子に印加されたことにより、Tr2がオンとなりTr1がオフとなる。そして、V2-5Vが増幅素子2のゲート端子に印加される図6参照。次に、増幅素子2は、V2-5Vの印加により、ピンチオフ状態となる。すなわち、増幅素子2のドレイン電流は略0Aとなる。以上で、送信装置20の動作の説明を終了する。次に、増幅素子2がエンハンスメント型FETである場合の送信装置20の動作について説明する。この場合、増幅素子2に所望の増幅作用を発生させる正の電圧値V2第1のバイアスとして、例えば3Vが設定され、増幅素子2をピンチオフさせる正の電圧値V1第2のバイアスとして、例えば1Vが設定されているものとする。また、レベル変換回路31は、オンを表す検出信号の電圧Vt3Vを、所定の電圧値Vsとして5Vに変換するものとする。まず、送信装置20に送信ベースバンド信号が入力されると、D/Aコンバータ231および周波数変換回路232により生成されたRF信号が、増幅素子2のゲート端子に入力される。並行して、信号検出部21は、信号が入力されたことを表す検出信号オン状態のパルス波:3Vを出力する。次に、レベル変換回路31は、検出信号の電圧値3Vを所定の電圧値Vs5Vに変換する。次に、プッシュプル回路32は、所定の電圧値Vs5Vがベース端子に印加されたことにより、Tr1がオフとなりTr2がオンとなる。そして、V23Vが増幅素子2のゲート端子に印加される図7参照。次に、増幅素子2は、V23Vの印加により、入力されたRF信号を増幅する増幅作用を発生する。そして、増幅素子2は、増幅した信号を出力する。次に、送信装置20に入力される送信ベースバンド信号が途切れると、信号検出部21は、送信ベースバンド信号が入力されていないことを表す検出信号オフ状態のパルス波:0Vを出力する。次に、レベル変換回路31は、0Vのパルス波を0Vのまま出力する。次に、プッシュプル回路32は、0Vがベース端子に印加されたことにより、Tr2がオフとなりTr1がオンとなる。そして、V11Vが増幅素子2のゲート端子に印加される図8参照。次に、増幅素子2は、V11Vの印加により、ピンチオフ状態となる。すなわち、増幅素子2のドレイン電流は略0Aとなる。以上で、送信装置20の動作の説明を終了する。次に、上述の動作において、送信装置20に、LTEを採用した通信システムにおける無線基地局の送信装置を適用した場合について説明する。このとき、送信装置20は、前述のPDSCHの割り当てがないサブフレームにおいて、間欠なリファレンスシグナルを送信することがある。この場合、信号検出部21は、このようなサブフレームにおいて、リファレンスシグナルの有無を検出する。これにより、バイアス制御回路3は、リファレンス信号が有る間は、これを増幅するための第1のバイアスを増幅素子2に印加し、リファレンス信号がない間は、増幅素子2をピンチオフさせる第2のバイアスを増幅素子2に印加することになる。なお、このような用途の場合、レベル変換回路31には、μsecオーダの高速スイッチングが要求される。これは、リファレンスシグナルの有無に応じて第1のバイアスまたは第2のバイアスを増幅素子2に印加するタイミングを、リファレンスシグナルが増幅素子2に入力されるタイミングより遅延させないためである。前述のように、LTEのリソーススケジューリングにおいてはリファレンスシグナルの送信に要する時間は72μsecである。このため、例えばその1程度以下を目安として、レベル変換回路31の応答速度は、1μsec以下であってもよい。あるいは、前述のように、処理部23に特許文献1に記載の遅延回路の技術を採用してもよい。次に、本発明の第2の実施の形態の効果について述べる。本発明の第2の実施の形態としての送信装置は、送信信号を増幅する増幅器が負のバイアスで動作する場合であっても、送信信号が入力されない間の消費電力を低減することができる。その理由は、信号検出部が、送信信号の有無を検出して検出信号を出力し、レベル変換部が、検出信号の電圧を、プッシュプル回路を構成する各バイポーラトランジスタのオンオフを相補的に切り替えるのに適した電圧値に変換し、プッシュプル回路が、入力された信号の電圧値に応じて第1のバイアスおよび第2のバイアスのいずれかを増幅素子に印加するからである。これにより、本発明の第2の実施の形態としての送信装置は、送信信号が入力されている間は、第1のバイアスを増幅素子に印加することにより増幅素子に増幅作用を発生させて送信信号として送出する。一方で、本発明の第2の実施の形態としての送信装置は、送信信号が入力されない間、第2のバイアスを増幅素子に印加することにより増幅素子をピンチオフさせることになる。したがって、本発明の第2の実施の形態としての送信装置は、増幅素子がデプレッション型FETのような負領域のバイアスで動作する増幅素子であっても、送信信号がない間は、増幅素子をピンチオフさせて、増幅器の消費電力を低減することになる。さらには、本発明の第2の実施の形態は、LTEを採用した無線通信システムの無線基地局における送信装置の消費電力を低減することができる。その理由は、信号検出部が、PDSCHの割り当てがないサブフレームにおいて間欠なリファレンスシグナルの有無を検出することにより、その検出信号に基づいて、プッシュプル回路が動作するからである。また、検出信号のオンを示す電圧値が正電圧であったとしても、レベル変換部が、負の第1のバイアスおよび負の第2のバイアスの印加を切り替えるプッシュプル回路を動作させるのに適した負の電圧値に、検出信号を変換するからである。これにより、本発明の第2の実施の形態としての送信装置は、リファレンスシグナルが送信信号として入力されている間は、リファレンスシグナルを増幅して送信信号として送出する一方で、リファレンスシグナルが送信信号として入力されていない間は、増幅素子をピンチオフさせて消費電力を低減させることになる。なお、本発明の第2の実施の形態において、プッシュプル回路を並列n段nは2以上の整数構成としてもよい。この場合、各プッシュプル回路は、その各ベース端子に検出信号が入力され、その各コレクタ端子に第1のバイアスおよび第2のバイアスのいずれかがそれぞれ入力され、各エミッタ端子から増幅素子に第1のバイアスおよび第2のバイアスのいずれかが印加されるよう構成される。これにより、1段の場合と比べてプッシュプル回路のコレクタ端子に流れる電流がn倍に増す。したがって、このように構成した本発明の第2の実施の形態は、増幅素子のベース端子付近に接続される容量性の負荷の充放電時間の影響を低減することができ、増幅素子に印加する第1のバイアスおよび第2のバイアスの切り替えの遅れを抑制することが可能となる。また、本発明の第2の実施の形態において、本発明のコンプリメンタリ回路としてのプッシュプル回路が、NPN型バイポーラトランジスタおよびPNP型バイポーラトランジスタによって構成される例について説明したが、本発明におけるコンプリメンタリ回路は、2つのスイッチ素子を相補的にオンオフさせるものであれば、その他の要素によって構成されていてもよい。また、上述した各実施の形態は、適宜組み合わせて実施されることが可能である。また、本発明は、上述した各実施の形態に限定されず、様々な態様で実施されることが可能である。また、上述した各実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1入力信号を増幅する増幅素子に増幅作用を発生させる第1のバイアスを、前記増幅素子に印加するか否かを切り替える第1のスイッチ部と、前記第1のバイアスより低い第2のバイアスを、前記増幅素子に印加するか否かを切り替える第2のスイッチ部と、前記入力信号の有無を表す検出信号に基づいて、入力信号が有るときには前記第1のスイッチ部をオンにするとともに前記第2のスイッチ部をオフにするよう制御し、入力信号が無いときには前記第1のスイッチ部をオフにするとともに前記第2のスイッチ部をオンにするよう制御する切替部を備えたバイアス制御回路。付記2前記第2のスイッチ部は、前記第2のバイアスとして前記増幅素子をピンチオフさせるバイアスを、前記増幅素子に印加するか否かを切り替えることを特徴とする付記1に記載のバイアス制御回路。付記3前記入力信号は、LTELongTermEvolutionのリソーススケジューリングにおいてPDSCHPhysicalDownlinkSharedChannelが割り当てられないサブフレームにおけるリファレンス信号であることを特徴とする付記1または付記2に記載のバイアス制御回路。付記4前記第1のスイッチ部および前記第2のスイッチ部は、これらのスイッチ部が相補的に動作するコンプリメンタリ回路によって構成され、前記切替部は、前記検出信号の電圧を、前記コンプリメンタリ回路に含まれる前記第1のスイッチ部および前記第2のスイッチ部のいずれか一方をオンにするとともに他方をオフにする所定の電圧値にレベル変換することを特徴とする付記1から付記3のいずれかに記載のバイアス制御回路。付記5前記コンプリメンタリ回路は、NPN型トランジスタおよびPNP型トランジスタが互いのエミッタ端子で接続されたプッシュプル回路によって構成され、前記NPN型トランジスタおよび前記PNP型トランジスタの各コレクタ端子に前記第1のバイアスおよび前記第2のバイアスのいずれかがそれぞれ供給され、各ベース端子に前記検出信号が入力され、各エミッタ端子から前記増幅素子に前記第1のバイアスおよび前記第2のバイアスのいずれかが印加されることを特徴とする付記4に記載のバイアス制御回路。付記6前記第1のバイアスおよび前記第2のバイアスが負電圧の場合、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第1のバイアスおよび前記第2のバイアスより小さい前記所定の電圧値に変換することを特徴とする付記5に記載のバイアス制御回路。付記7前記第1のバイアスおよび前記第2のバイアスが正電圧であるとき、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第1のバイアスおよび前記第2のバイアスより大きい前記所定の電圧値に変換することを特徴とする付記5に記載のバイアス制御回路。付記8付記1から付記7のいずれかに記載のバイアス制御回路と、前記増幅素子と、を備えた増幅器。付記9付記8に記載の増幅器と、送信ベースバンド信号の有無に応じて前記検出信号を出力する信号検出部と、前記送信ベースバンド信号に対する処理を行って前記増幅素子に出力する処理部と、を備えた送信装置。付記10入力信号が有るときは、前記入力信号を増幅するための増幅素子に増幅作用を発生させる第1のバイアスを前記増幅素子に印加し、前記入力信号が無いときは、前記第1のバイアスより低い第2のバイアスを前記増幅素子に印加する、バイアス制御方法。付記11送信ベースバンド信号が入力される間、前記送信ベースバンド信号に対する処理を行って増幅素子に出力するとともに、前記増幅素子に増幅作用を発生させる第1のバイアスを前記増幅素子に印加し、前記送信ベースバンド信号の入力がない間、前記第1のバイアスより低い第2のバイアスを前記増幅素子に印加する、送信方法。"