ソース電極およびドレイン電極と、前記ソース電極及び前記ドレイン電極との間に配置され、チャネル部を有する有機半導体膜と、ゲート電極と、前記チャネル部と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する半導体装置の製造方法であって、前記チャネル部を第1の温度に加熱する工程と、前記第1の温度の前記有機半導体膜に、前記第1の温度よりも低い第2の温度の絶縁性ポリマーを含む液滴材料を配置し一定の方向に延ばす塗工工程により前記ゲート絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記第1の温度は、前記絶縁性ポリマーの焼成温度より高く、前記第2の温度は、前記絶縁性ポリマーの焼成温度より低いことを特徴とする請求項1記載の半導体装置の製造方法。前記一定の方向は、前記ソース電極から前記ドレイン電極への第一方向と交差する方向である第二方向であることを特徴とする請求項1又は2記載の半導体装置の製造方法。前記塗工の際の前記液体材料の固形分濃度を調整することにより前記ゲート絶縁膜の膜厚を調整することを特徴とする請求項1乃至3のいずれか一項記載の半導体装置の製造方法。前記塗工を2回以上繰り返すことを特徴とする請求項1乃至4のいずれか一項記載の半導体装置の製造方法。前記絶縁性ポリマーは、強誘電体ポリマーであることを特徴とする請求項1乃至5のいずれか一項記載の半導体装置の製造方法。前記強誘電体ポリマーは、フッ化ビニリデンと三フッ化エチレンとの共重合体PVDF/TrFE、およびフッ化ビニリデンの重合体PVDFのうちの少なくとも一方を主成分とするものである請求項6記載の半導体装置の製造方法。第1電極と、前記第1電極と強誘電体膜を介して配置された第2電極とを有する強誘電体素子の製造方法であって、前記第1電極を第1の温度に設定する工程と、前記第1の温度に設定されている前記第1電極上に、強誘電体ポリマーを含み、前記第1の温度よりも低い第2の温度の液体材料を配置して一定の方向に延ばす塗工工程により前記強誘電体膜を形成する第2工程と、を有することを特徴とする強誘電体素子の製造方法。前記塗工の際の前記液体材料の固形分濃度を調整することにより前記強誘電体膜の膜厚を調整することを特徴とする請求項8又は9記載の強誘電体素子の製造方法。前記塗工を2回以上繰り返すことを特徴とする請求項8又は9記載の強誘電体素子の製造方法。前記強誘電体ポリマーは、フッ化ビニリデンと三フッ化エチレンとの共重合体PVDF/TrFE、およびフッ化ビニリデンの重合体PVDFのうちの少なくとも一方を主成分とするものである請求項8乃至10のいずれか一項記載の強誘電体素子の製造方法。本発明者は、TFTなどの半導体素子に関する研究開発に従事しており、その特性の向上を図ることができる装置構成および製造プロセスを検討している。例えば、ゲート絶縁膜を絶縁ポリマーを含有する溶液プロセスで形成する場合には、追って詳細に説明するように、ポリマーの主鎖がランダムに位置するため、その後、熱処理を施し成膜しても、膜の配向性が低下していた。特に、ゲート絶縁膜などに使用する場合は、チャネル方向の配向成分によりリーク電流が生じるため半導体素子特性の低下の要因となる。また、強誘電体特性は、膜の配向性に大きく左右されるため、特性をよくするためには、配向性の制御が重要となる。本発明者らは、上記ポリマーの主鎖の方向を揃える技術として、上記特許文献2に記載の摩擦転写法を用いることを提案している。しかしながら、上記摩擦転写法では、固体ペレットを押圧しつつ膜を形成するものであり、摩擦力による下地膜の損傷、平坦性が低いことが課題となっている。そこで、本発明に係る具体的態様においては、液体プロセスに採用し易い配向性の制御が可能な半導体装置や強誘電体素子の製造方法を提供することを目的とする。本発明に係る半導体装置の製造方法は、ソース電極およびドレイン電極と、前記ソース電極及び前記ドレイン電極との間に配置され、チャネル部を有する有機半導体膜と、ゲート電極と、前記チャネル部と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する半導体装置の製造方法であって、前記チャネル部を第1の温度に加熱する工程と、前記第1の温度の前記有機半導体膜に、前記第1の温度よりも低い第2の温度の絶縁性ポリマーを含む液滴材料を配置し一定の方向に延ばす塗工工程により前記ゲート絶縁膜を形成する工程と、を有する。かかる方法によれば、溶液プロセスにおいて簡易な方法で、ゲート絶縁膜の配向性を向上させることができる。また、これにより装置特性を向上させることができる。例えば、前記第1の温度は、前記絶縁性ポリマーの焼成温度より高く、前記第2の温度は、前記絶縁性ポリマーの焼成温度より低いことである。かかる方法によれば、液滴材料を配置するまでは液滴材料が焼成することなく、基材側の加熱された所で液滴材料が焼成し始める。よって、ゲート絶縁膜を均一にできるとともに、ゲート絶縁膜の配向性を向上させることができる。例えば、前記一定の方向は、前記ソース電極から前記ドレイン電極への第一方向と交差する方向である第二方向である。かかる方法によれば、ゲート絶縁膜の配向性をチャネル長方向キャリア電子ホールの移動方向と交差する方向に制御でき、ソース、ドレイン間のリーク電流の低減を図ることができる。例えば、前記塗工の際に前記ゲート絶縁膜材料の溶媒を揮発速度の速い溶媒にする。かかる方法によれば、液体材料の乾燥速度を速くすることができる。例えば、前記塗工の際の前記ゲート絶縁膜材料の固形分比率を調整することにより前記絶縁膜の膜厚を調整する。かかる方法によれば、容易に膜厚を調整することができる。例えば、塗工を2回以上繰り返してもよい。このように、繰り返し成膜することで膜の厚膜化を図ることができる。例えば、前記絶縁性ポリマーは、強誘電体ポリマーである。このように、強誘電体ポリマーを用いてもよい。配向性を向上させることで強誘電体特性が向上する。例えば、前記強誘電体ポリマーは、フッ化ビニリデンと三フッ化エチレンとの共重合体PVDF/TrFE、およびフッ化ビニリデンの重合体PVDFのうちの少なくとも一方を主成分とするものである。かかる材料は、強誘電体特性が良好であり、上記半導体装置に用いて好適である。本発明に係る強誘電体素子の製造方法は、第1電極と、前記第1電極と強誘電体膜を介して配置された第2電極とを有する強誘電体素子の製造方法であって、前記第1電極を第1の温度に設定する工程と、前記第1の温度に設定されている前記第1電極上に、強誘電体ポリマーを含み、前記第1の温度よりも低い第2の温度の液体材料を配置して一定の方向に延ばす塗工工程により前記強誘電体膜を形成する第2工程と、を有する。前記塗工の際の前記液体材料の固形分濃度を調整することにより前記ゲート絶縁膜又は強誘電体膜の膜厚を調整する。かかる方法によれば、容易に膜厚を調整することができる。前記塗工を2回以上繰り返してもよい。このように、繰り返し成膜することで膜の厚膜化を図ることができる。前記強誘電体ポリマーは、フッ化ビニリデンと三フッ化エチレンとの共重合体PVDF/TrFE、およびフッ化ビニリデンの重合体PVDFのうちの少なくとも一方を主成分とするものである。かかる材料は、強誘電体特性が良好であり、上記強誘電体素子に用いて好適である。以下、本発明の実施形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。<実施の形態>図1は、本実施の形態の1T型の強誘電体メモリーの形成方法を示す工程断面図である。1T型とは、1つのTFTでメモリセルが構成されることを意味する。この場合、TFTのゲート絶縁膜を強誘電体膜で構成する。まず、図1Aに示すように、基材2として例えばガラス基材を準備し、その表面を例えば有機溶剤により洗浄し、乾燥する。ガラス基材の他、ポリイミド、ポリエチレンテレフタレートPET、ポリエチレンナフタレートPEN、ポリアクリレート、ポリカーボネートPC、ポリエーテルスルホンPES、芳香族ポリエステル液晶ポリマー等で構成されるプラスチック基材樹脂基材、石英基材、シリコン基材、ガリウム砒素基材等を用いてもよい。次いで、図1Bに示すように、基材2上に、ソース電極3およびドレイン電極4を形成する。ソース電極3とドレイン電極4との距離チャネル長Lは、例えば、35μm、チャネル幅は、例えば、0.3mm程度とする。これらの電極は、例えば、基材2の上部に、所望の領域に開口を有するメタルシャドーマスクを配置し、導電性材料を蒸着することにより形成する。電極としては、Au金膜およびCu銅膜の積層膜を用いることができる。AuやCuの他、例えば、Pd、Pt、W、Ta、Mo、Al、Cr、Ti、Cu、Ni、Li、Ca、Mgの単層膜、これらの積層膜、または、これらを含む合金等の金属材料を用いてもよい。また、ソース電極3およびドレイン電極4の構成材料としては、上記金属材料の他、ITO、FTO、ATO、SnO2等の透明導電性酸化物、カーボンブラック、カーボンナノチューブ、フラーレン等の炭素材料、ポリアセチレン、ポリピロール、PEDOTpoly-ethylenedioxythiopheneのようなポリチオフェン、ポリアニリン、ポリp-フェニレン、ポリp-フェニレンビニレン、ポリフルオレン、ポリカルバゾール、ポリシランまたはこれらの誘導体等の導電性高分子材料を用いてもよい。これらのうちの1種または2種以上を組み合わせて用いることができる。また、基材2上に上記材料を全面に蒸着した後、エッチング法によりパターニングし、ソース電極3およびドレイン電極4を形成してもよい。また、微粒子状の上記材料を含有する液体材料を所望の領域に塗布し、乾燥、焼成熱処理することによりソース電極3およびドレイン電極4を形成してもよい。次いで、ソース電極3およびドレイン電極4上を含む基材2の表面を、例えば有機溶剤により洗浄し、乾燥した後、図1Cに示すように、ソース電極3およびドレイン電極4間チャネル領域上に半導体膜5を形成する。半導体膜5は、有機半導体膜である。半導体膜5の形成方法としては、例えば、有機半導体材料として例えばF8T2溶液を基材2上にスピンコート法で塗布した後、乾燥し、焼成する。F8T2は、フルオレン-ビチオフェンfluorene‐bithiophene共重合体の誘導体である。有機半導体材料としては、F8T2の他、例えば、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、フタロシアニン、ペリレン、ヒドラゾン、トリフェニルメタン、ジフェニルメタン、スチルベン、アリールビニル、ピラゾリン、トリフェニルアミン、トリアリールアミン、オリゴチオフェン、フタロシアニンまたはこれらの誘導体のような低分子の有機半導体材料や、ポリ-N-ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン、ポリアルキルチオフェン、ポリヘキシルチオフェン、ポリp-フェニレンビニレン、ポリチニレンビニレン、ポリアリールアミン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、フルオレン-アリールアミン共重合体またはこれらの誘導体のような高分子の有機半導体材料共役系高分子材料が挙げられ、これらのうちの1種または2種以上を組み合わせて用いてもよい。次いで、図1Dに示すように、半導体膜5上に、ダイコーターを用いてゲート絶縁膜強誘電体膜6を形成する。ここでは、強誘電体ポリマーとして、例えば、フッ化ビニリデンと三フッ化エチレンとの共重合体PVDF/TrFEを用い、有機溶媒として、例えば、ケトン系溶媒を使用する。このPVDF/TrFE溶液6aを基材2上にダイコーターを用いて塗工し、尚且つすでに加熱されているステージにより乾燥、焼成熱処理し、ゲート絶縁膜強誘電体膜6を形成する。塗工方向は、チャネル幅方向、即ち、ソース電極3からドレイン電極4への方向と直交する方向とし、処理条件として、例えば、強誘電体ポリマーの濃度を1wt、塗工量を10μmWET、強誘電体ポリマーを含む液体材料の温度を第2の温度である25°C程度常温、ダイヘッドと基材2の距離のGapを30μm、ステージ温度は、第1の温度である120°C程度100~140°C、ステージの移動速度5m/minで処理し、100nm程度のゲート絶縁膜強誘電体膜6を形成する。例えば、トランジスターの方向が全て同じ方向でない場合は、一定方向であるチャネル幅方向に塗布出来るトランジスター数が多くなる方向に塗工する。このダイコーターを用いた塗工工程については後述する。この強誘電体ポリマーとしては、例えば、PVDF/TrFEの他、PVDFやこれらを組み合わせた材料を用いることができる。PVDFは、フッ化ビニリデンの重合体である。かかる材料は、強誘電体特性が良好であり、強誘電体膜として用いて好適である。次いで、図1Eに示すように、ゲート絶縁膜強誘電体膜6上に、ゲート電極7を形成する。ゲート電極7の形成方法としては、例えば、チャネル領域上にAg銀などの導電性粒子を分散させた溶液を吐出し、乾燥、焼成することにより、例えば平均の幅が約40μm程度のゲート電極7を形成する。以上の工程により、1T型の強誘電体メモリー1が略完成する。以下に、図2および図3を参照しながらダイコーターを用いたゲート絶縁膜の形成法について詳細に説明する。図2および図3は、ダイコーターを用いたゲート絶縁膜の形成に用いられる装置の概略を示す斜視図および断面図である。図2に示すように、ヒーターを内蔵したステージ20上に基材2を搭載する。この時すでに加熱手段であるステージは120度に加熱されている。ステージの温度は、PVDF/TrFE溶液6aの焼成温度より高く設定する。次いで、PVDF/TrFE溶液6aをダイヘッドから吐出し、吐出された液体材料が基材とダイヘッド吐出部とをつないだ状態で、基材2を搭載したステージが、チャネル幅方向、即ち、ソース電極3からドレイン電極4への方向と直交する方向図中のy方向に移動しながら成膜乾燥、焼成を行う。ダイヘッドから吐出されるPVDF/TrFE溶液6aの温度は、PVDF/TrFE溶液6aを塗布する基材2表面の温度より低く、例えば25°C程度常温であり、PVDF/TrFE溶液6aの焼成温度より低く設定する。なお、ダイヘッド10の形状は、適宜変更可能である。このように、本実施の形態によれば、絶縁性ポリマーを用いた溶液プロセスにおいて、吐出された液体材料が基材とダイヘッド吐出部とをつないだ状態で塗工を行いながら薄膜の乾燥および焼成を行ったので、基材側の加熱された所で液体材料が固化し始め、一方向に液を伸ばそうとする力により、絶縁性ポリマーの主鎖が、塗工方向に並び、配向性の良い膜を形成することができる。特に、チャネル方向と交差好ましくは直交する方向に塗工することで、チャネルに対して交差する方向に配向面結晶面を形成することができ、ソース、ドレイン電極間のリーク電流オフ電流を低減することができる。また、ステージを加熱でき、液体を吐出し、吐出部と基材との間を液体がつなぐような状態で、吐出部もしくはステージが移動する構成であれば、ダイコーターに限らずともよい。図4は、本実施の形態の効果を模式的に説明するための平面図左図および断面図右図である。図4Aに示すように、絶縁性ポリマーの主鎖9の整列性配向性を向上させることができる。例えば、PVDF/TrFEは、永久双極子モーメントを有する極性分子であり、その双極子モーメントは炭素の単結合から成る分子鎖を挟んでフッ素側から水素側へ向かうベクトルである。よって、上記塗工により、PVDF/TrFEの双極子モーメントのベクトル方向を揃えつつ、基材面に対し垂直な方向すなわち基材の厚さ方向に結晶面を保ったまま結晶化することが可能である。結果として、b軸が基材面に対し垂直な010に優先配向した膜を形成することが可能になる。一方、図4Bに示すように、塗工後に別工程で焼成を行う場合には、絶縁性ポリマーの主鎖9の方向が固定されずランダムとなり、かかる状態では、焼成しても膜の配向性が低下し、混合配向となりやすい。さらに、スピンコート法で塗布後、焼成を行う成膜方法では、表面エネルギーが最も小さく安定な110や100に配向しやすい。このように、結晶性によりその特性が大きく左右される強誘電体膜の結晶面方位を制御することができ、分極量やヒステリシス特性を向上させ、メモリー特性を向上させることができる。また、本実施の形態の加熱してある基材上にダイコーターによる塗工を行う配向法によれば、塗工量を多くすることで、膜厚を厚く確保でき、逆に、塗工量を少なくすることで、膜厚を薄くするなど、塗工量により膜厚を制御することができる。また、絶縁性ポリマーの固形分濃度を調整することでさらに細かな膜厚制御をすることができる。次に、膜厚が厚く焼成までに時間がかかり、絶縁性ポリマーの主鎖の整列性配向性が低下する場合には、薄膜塗工10nm~30nm処理を2回以上繰り返すことにより厚膜化してもよい。このように、絶縁性ポリマーの種類によって、塗工量、絶縁性ポリマーの固形分濃度とその配向性とを調整することにより、膜特性が良好となる条件にて成膜すればよい。なお、上記塗工のみならず、基材2の速度、温度を調整してもよい。また、本実施の形態のダイコーターによる塗工を行う配向法によれば、前述の摩擦転写法のように、ペレットを用いる必要がなく、また、摩擦力より塗工パラメーター塗工量、塗工速度、Gap、温度、ゲート絶縁膜固形分濃度はより調整し易く、摩擦転写法による膜より平坦性の良い膜を形成することができる。また、摩擦力応力による下地膜例えば、電極などの損傷を低減でき、各種構造のデバイスに使用可能である。また、ピンホールやスパイクの発生も抑えることができ、薄膜化も容易であり、低電圧駆動も可能となる。以下に、上記1T型の強誘電体メモリーの動作について説明する。半導体膜5は、p型とする。強誘電体メモリー1に対し書込みを行う場合には、先ず、ソース電極3とドレイン電極4とを同電位に保った状態で、ソース電極3およびドレイン電極4とゲート電極7との間に、ゲート強誘電体の抗電圧以上の電圧Vwriteを印加する。電圧Vwriteがソース電極3およびドレイン電極4に対し負電圧である場合、半導体膜5のゲート絶縁膜強誘電体膜6との界面近傍には、正孔が誘起された集合した状態となる。すなわち、トランジスターがon状態になる。電圧Vwriteの印加を停止し、書込みを終了しても、ゲート絶縁膜強誘電体膜6の分極状態は維持されるため、トランジスターのon状態は維持される。一方、電圧Vwriteがソース電極3およびドレイン電極4に対し正電圧である場合、半導体膜5のゲート絶縁膜強誘電体膜6との界面近傍には、正孔が誘起されない状態となる。すなわち、トランジスターがoff状態になる。電圧Vwriteの印加を停止し、書込みを終了しても、ゲート絶縁膜強誘電体膜の分極状態は維持されるため、トランジスターのoff状態は維持される。前述したような書込みにより書き込まれた情報を読出し再生するに際しては、ソース電極3とドレイン電極4との間に、読み出し電圧VreadVdsを印加して、ソース電極3とドレイン電極4との間を流れる電流IreadIdsを検出する。書き込みの際、ゲート電極に負電圧が印加されていれば、このとき、チャネル領域51にキャリア本実施形態ではh:ホールが誘起されているので、ソース電極3とドレイン電極4との間に非常に大きな電流Ireadが流れる。一方、書き込みの際、ゲート電極に正電圧が印加されていれば、このとき、チャネル領域51にキャリア本実施形態ではh:ホールが誘起されていないので、ソース電極3とドレイン電極4との間には殆ど電流Ireadは流れない。このIreadの差異を検出することにより、この素子は不揮発性メモリーとして機能するが、このような読出しでは、ソース電極3およびドレイン電極4とゲート電極7との間に電圧を印加しないため、ゲート絶縁膜強誘電体膜6の分極状態は変化しない。そのため、強誘電体メモリー1では、非破壊読み出しNDROが可能であり、また、基本的には何回でも読み出しが可能である。このように、本実施の形態によれば、ゲート絶縁膜強誘電体膜6の膜特性を向上させることができるため、上記書込み、読み出し特性も良好とすることができる。なお、本実施の形態においては、半導体装置として1T型の強誘電体メモリーを例に説明したが、常誘電体を用いた通常のTFTにも適用可能である。この場合、強誘電体ポリマーに代えて、常誘電体ポリマー絶縁性ポリマーを用いる他は、本実施の形態と同様である。当該ポリマーとしては、例えば、ポリビニルフェノールを用いることができる。かかるTFTにおいてもダイコーターによる塗工を行いながら焼成する配向法を用いることにより配向を調整することでオフ電流の低減を図ることができる。また、本実施の形態においては、ソース電極3およびドレイン電極4上に半導体膜5が配置されたTFT図1Eを例に説明したが、他の構成のTFTにも適用可能である。図5~図7は、TFTの構成例を示す断面図である。図5に示すように、半導体膜5上にソース電極3およびドレイン電極4を配置してもよい。また、図6に示すように、ボトムゲート-トップコンタクト構造としてもよく、また、図7に示すように、ボトムゲート-ボトムコンタクト構造としてもよい。いずれのTFTにおいても、ゲート絶縁膜強誘電体膜6をダイコーターによる塗工を行いながら焼成する配向法により形成することで上記効果を奏する。なお、図1と同一の機能を有し、同様に形成可能な箇所には同一の符号を付し、その繰り返しの説明を省略する。また、1T1C型や2T2C型のような強誘電体キャパシター強誘電体素子を有する強誘電体メモリーにも適用可能である。即ち、2つの電極間に挟持された強誘電体膜を形成する際、上記ゲート絶縁膜強誘電体膜6と同様にダイコーターによる塗工を行いながら焼成する配向法を用いることにより配向を調整することで強誘電体特性を向上させることができる。また、本実施の形態においては、ゲート絶縁膜を例に説明したが、例えば、上記有機半導体膜の成膜時に用いてもよい。また、TFTや強誘電体キャパシターのみならず、ポリマーを含有する溶液を用いた成膜工程を有する装置に広く適用することができる。以下に、本発明者による実施例について詳細に説明する。実施例サンプルA上記プロセスにおいて、前述した条件である、強誘電体ポリマーの濃度を1wt、塗工量を10μmWET、ダイヘッドと基材2の距離のGapを30μm、ステージ温度は、120°C程度、ステージの移動速度5m/minで処理し、100nm程度のゲート絶縁膜強誘電体膜6を形成した。サンプルB上記プロセスにおいて、PVDF/TrFE溶液をポリビニルフェノールに変更して常誘電体のゲート絶縁膜6を形成した。処理条件は、上記サンプルAの場合と同様である。比較用のサンプルCPVDF/TrFE溶液を用い、塗工しながらの焼成を行わず、塗工後に塗工膜を直接乾燥、焼成した。比較用のサンプルDポリビニルフェノール溶液を用い、塗工しながらの焼成行わず、塗工後に塗工膜を直接乾燥、焼成した。上記サンプルA~Dを用いたTFT半導体装置について、ソース電極3に対し、ドレイン電極4に-5Vの電位を印加し、また、ソース電極3に対し、ゲート電極に20Vの電位を印加した場合のオフ電流を測定した。各サンプルについて測定を行いオフ電流の平均値を測定した。その結果、加熱した基材上に塗工を行ったものでは、オフ電流リーク電流の低減効果が確認できた。また、図5~図7に示すTFTにおいても、本発明者らの実験により、オフ電流リーク電流の低減効果が確認できている。上記強誘電体メモリーは、各種電子機器に組み込むことができる。電子機器に特に限定はないが、例えば、上記メモリーを備えたコンピューター装置一般、携帯電話、PHS、PDA、電子手帳、ICカードなど、記憶装置を必要とするあらゆる装置に組み込むことができる。また、上記TFTは、例えば、液晶装置の画素トランジスターや駆動回路を構成する駆動トランジスター等として、各種電気光学装置電子機器に組み込むことができる。このように、本実施の形態のダイコーターによる塗工を行いながら焼成する配向法を用いて形成した各種デバイスを電子機器に組み込むことにより、その特性を向上させ、また、生産性を向上させることができる。なお、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。