トランジスタを形成する方法であって、AlGaNを含む障壁層を形成すること、前記障壁層に接するSi3N4の層を形成すること、前記Si3N4の層に接するSiO2の層を形成すること、及び、前記SiO2の層に接し、前記SiO2の層の上に位置する金属ゲートを形成すること、を含む、方法。請求項1に記載の方法であって、前記障壁層がリアクター内でエピタキシャル成長され、前記障壁層が成長された後前記障壁層を前記リアクターから取り出すことなく、前記リアクター内で前記Si3N4の層がエピタキシャル成長される、方法。請求項2に記載の方法であって、前記SiO2の層が、前記Si3N4の層の一部を酸化することにより前記Si3N4の層に接するように形成される、方法。請求項3に記載の方法であって、前記障壁層に接する、間隔が開けられた金属ソース領域及びドレイン領域を形成することを更に含む、方法。請求項4に記載の方法であって、前記障壁層がインジウムを更に含む、方法。請求項4に記載の方法であって、前記障壁層が形成される前にチャネル層を形成することを更に含み、前記チャネル層がGaNを含み、前記チャネル層の上面が前記障壁層の底面に接し、前記チャネル層が前記チャネル層の前記上面に接する2次元電子ガスを含む、方法。請求項6に記載の方法であって、前記Si3N4の層が形成される前に、前記障壁層を選択的にエッチングして、露出された領域を形成することを更に含む、方法。請求項7に記載の方法であって、前記Si3N4の層が形成される前に前記露出された領域に接するように障壁フィルムを形成することを更に含み、前記障壁フィルムがAlGaNを含む、方法。請求項8に記載の方法であって、前記Si3N4の層が、前記障壁フィルムに接し、前記障壁フィルムの上に位置するように形成される、方法。請求項6に記載の方法であって、前記Si3N4の層が形成される前に、前記障壁層及び前記チャネル層を選択的にエッチングして、露出された領域を形成することを更に含む、方法。請求項10に記載の方法であって、前記Si3N4の層が形成される前に、前記露出された領域に接するように障壁フィルムを形成することを更に含み、前記障壁フィルムがAlGaNを含む、方法。請求項11に記載の方法であって、前記Si3N4の層が、前記障壁フィルムに接するように形成される、方法。請求項12に記載の方法であって、前記障壁層がインジウムを更に含み、前記障壁フィルムがインジウムを更に含む、方法。トランジスタであって、AlGaNを含む障壁層、前記障壁層に接するSi3N4の層、前記Si3N4の層に接し、前記Si3N4の層の上に位置するSiO2の層、及び、前記SiO2の層に接し、前記SiO2の層及び前記Si3N4の層の上に位置する金属ゲート、を含む、トランジスタ。請求項14に記載のトランジスタであって、前記障壁層に接する、間隔が開けられた金属ソース領域及びドレイン領域を更に含む、トランジスタ。請求項15に記載のトランジスタであって、前記障壁層がインジウムを更に含む、トランジスタ。請求項15に記載のトランジスタであって、前記障壁層に接し、前記障壁層より下に位置するチャネル層を更に含み、前記チャネル層がGaNを含み、前記チャネル層が、前記チャネル層の上面に接する2次元電子ガスを含む、トランジスタ。請求項17に記載のトランジスタであって、前記Si3N4の層に接し、前記Si3N4の層より下に位置する障壁フィルムを更に含み、前記障壁フィルムが前記障壁層の最大厚みより薄い厚みを有し、前記障壁フィルムがAlGaNを含む、トランジスタ。請求項18に記載のトランジスタであって、前記障壁層が、前記Si3N4の層の横方向に近接して位置する、トランジスタ。請求項19に記載のトランジスタであって、前記障壁層がインジウムを更に含む、トランジスタ。下記に更に詳細に説明するように、本発明は、AlGaN障壁層又は任意のInAlGaN障壁層上にSiO2/Si3N4ゲート絶縁層を形成して、ゲート絶縁層と障壁層との間の接合の界面準位の形成を著しく低減させる。界面準位の密度を低減することは、トラップサイトの数を著しく低減させ、これは、GaNデバイスの長期的信頼性を改善する。図1~4は、本発明に従って、エンハンスメントモードGaNMOSFET100を形成する方法の一例を図示する一連の断面図を示す。図1に示すように、本発明の方法は、従来のように形成される半導体基板110を用いる。基板110は、絶縁基板として、又はシリコン例えば、<111>、サファイア、又はシリコンカーバイドなど、高度に抵抗性の材料を備えて、実装され得る。図1に更に示すように、本発明の方法は、基板110上にエピタキシャル層112を形成することにより始まる。エピタキシャル層112は、従来のプロセスを用いて有機金属化学気相成長MOCVDリアクターで形成され、ドーピングされていないAlGaNバッファ層114、ドーピングされていないGaNチャネル層116、及びドーピングされていない又はn型ドープされたAlGaN障壁層118又は任意でドーピングされていない又はn型ドープされたInAlGaN障壁層118を含む。AlGaNバッファ層114は、応力を緩和するために用いられる、異なるアルミニウム組成を備えた多数のドーピングされていないAlGaN層を含む。図2に図示するように、本発明に従って、エピタキシャル層112が形成された後、Si3N4層120が、SiH4及びNH3を用いてAlGaN障壁層118と同じMOCVDリアクターで直接AlGaN障壁層118上にエピタキシャル成長される。言い換えると、Si3N4層120が、AlGaN層118を備えた構造をMOCVDリアクターから取り出すことなく、AlGaN層118が成長された後にエピタキシャル成長される。Si3N4層120は、約10~100nmの厚みを有するように成長されることが好ましく、その特定の厚みはアプリケーションに依存する。SiN及びAlGaNは同じ陰イオンを共有し、その結果、Si3N4層120とAlGaN障壁層118との間に、例えばl×l011/cm2未満であることが予測される、非常に低い界面準位密度を有する遷移層が生成される。図3に図示するように、Si3N4層120が成長された後、Si3N4層120の一部がスチーム/ウェット高速熱酸化プロセスで酸化されて、残ったSi3N4層120上に位置するSiO2層122を形成する。本発明において、Si3N4とSiO2層との組み合わせが、例えば、64オングストリームの厚みのSi3N4層及び128オングストリームの厚みのSiO2層を有する、トランジスタのゲート絶縁層124を形成する。Si3N4層120の酸化が、Si3N4層120とSiO2層122との間の遷移層を生成し、これも非常に低い密度の界面準位を有する。図4に図示するように、SiO2層122の形成に続いて、この方法は、従来の方式で、例えばチタンアルミニウムコンタクトを用いて、金属ゲート領域130、金属ソース領域132、及び金属ドレイン領域134を形成することにより、GaNMOSFET100の形成を終了し、その後、上にあるパッシベーション層の従来の形成が続く。金属ゲート領域130は、ゲート絶縁層124のSiO2層122に接するように形成される。金属ソース132及び金属ドレイン領域134は、GaNチャネル層116及びAlGaN障壁層118とのオーミックコンタクトをつくるように形成される。上述のように、障壁層のAlGaNとチャネル層のGaNとが異なるバンドギャップを有し、従来、AlGaN障壁層とGaNチャネル層との間の接合に位置しGaNチャネル層へ延びる、二次元電子ガス2DEGを引き起こすように形成される。更に上述したように、トランジスタのチャネルとして機能する2DEGは、高濃度電子を生成し、これは、従来のように形成されるGaNMOSFETを空乏モードデバイスゼロボルトがデバイスのゲートに印加され、ソース及びドレイン領域が異なってバイアスされるとき、ノミナリーオンであるようにさせる。そのため、図4に示すGaNMOSFET100をエンハンスメントモードのデバイスゼロボルトが金属ゲート領域130に印加され、金属ソース領域132及び金属ドレイン領域134が異なってバイアスされるとき、ノミナリーオフとして形成するため、ゼロボルトが金属ゲート領域130に印加されかつ金属ソース領域132及び金属ドレイン領域134異なってバイアスされるとき、2DEG領域に電子が実質的に存在せず、閾値電圧を超える電圧が金属ゲート領域130に印加されかつ金属ソース領域132及び金属ドレイン領域134が異なってバイアスされるとき、2DEG領域に電子がたまり、金属ソース領域132から金属ドレイン領域134へ流れるように、AlGaN障壁層118は充分に薄く例えば、数nm厚みされる必要がある。図5~9は、本発明の代替実施例に従って、エンハンスメントモードGaNMOSFET500を形成する方法の一例を図示する一連の断面図を示す。図5に示すように、本発明の代替の方法も、従来のように形成される半導体基板510を用いる。基板110と同様、基板510も、絶縁基板として、又はシリコン例えば、<111>、サファイア、又はシリコンカーバイドなどの高度に抵抗性の材料を備えて、実装され得る。図5に更に示すように、本発明の代替の方法は、従来のプロセスを用いてMOCVDリアクターでエピタキシャル層112が形成されるのと同じ方式で、基板510上にエピタキシャル層512を形成することにより始まる。その結果、エピタキシャル層512は、ドーピングされていないAlGaNバッファ層514、ドーピングされていないGaNチャネル層516、及びドーピングされていない又はn型ドープされたAlGaN障壁層518又は任意でドーピングされていない又はn型ドープされたInAlGaN障壁層518を含む。このAlGaNバッファ層514は、応力を緩和するために用いられる異なるアルミニウム組成を備えた多数のドーピングされていないAlGaN層を含む。しかし、GaNMOSFET100とは異なり、AlGaN障壁層518は、従来の空乏モード厚みを有するように形成され、その結果、AlGaN障壁層518とGaNチャネル層516との間の接合に位置しGaNチャネル層516内に延びる、二次元電子ガス2DEGの形成を引き起こす。AlGaN障壁層518とGaNチャネル層516との間の接合に位置する2DEGは、高濃度電子を生成する。図6に図示するように、本発明に従って、エピタキシャル層512が形成された後、AlGaN障壁層518の上面上に、SiO2の層などのマスク520が形成され、パターニングされる。マスク520が形成されると、マスク520により露出された領域がドライエッチングされる。このドライエッチングは、GaNチャネル層516の上面上に位置する2DEGの最低レベルより上で、又は最低レベルで、或いは、最低レベルより下で、停止し得る。図6は、2DEGの最低レベルのすぐ下で停止するドライエッチを図示する。図6に更に示すように、ドライエッチングは、露出された領域524を有する中間MOSFET構造522を生成する。ドライエッチングに続いて、中間MOSFET構造522は次に、MOCVDリアクターでH2及びNH3でベークされて、ドライエッチングにより生じる格子への損傷を修復する。言い換えると、MOCVDリアクターから中間MOSFET構造522を取り出すことなく、ドライエッチング後に中間MOSFET構造522がベークされる。図7に図示するように、中間MOSFET構造522がベークされた後、薄いドーピングされていない又はn型ドープされたAlGaN障壁フィルム526又は任意で薄いドーピングされていない又はn型ドープされたInAlGaN障壁フィルム526が、露出された領域524上にエピタキシャル成長される。薄いAlGaN障壁フィルム526の上面は、2DEGの最低レベルより上、又は最低レベル、或いは、最低レベルより下に位置し得る。図7は、AlGaN障壁フィルム526の上面が2DEGの最低レベルに位置することを図示する。薄いAlGaN障壁フィルム526は、AlGaN障壁層518の最大厚みより薄い厚みを有する。薄いAlGaN障壁フィルム526が成長されると、Si3N4層530が、SiH4及びNH3を用いて薄いAlGaN障壁フィルム526と同じMOCVDリアクターで直接薄いAlGaN障壁フィルム526上にエピタキシャル成長される。言い換えると、Si3N4層530は、薄いAlGaN障壁フィルム526を備えた構造をMOCVDリアクターから取り出すことなく、薄いAlGaN障壁フィルム526が成長された後エピタキシャル成長される。図7に図示するように、Si3N4層530は、AlGaN障壁層518の側壁上及びSiO2マスク520上にも成長する。Si3N4層530は、薄いAlGaNフィルム526の上に約10~100nmの厚みを有するように成長されることが好ましく、この特定の厚みはアプリケーションに依存する。前述したように、このプロセスは、Si3N4層530と薄いAlGaN障壁フィルム526との間に、例えば、l×1011/cm2未満であることが予測される、非常に低い界面準位密度を有する遷移層を生成する。図8に図示するように、Si3N4層530の成長に続いて、スチーム/ウェット高速熱酸化プロセスでSi3N4層530の一部が酸化されて、Si3N4領域534の上に位置するSiO2領域532を形成し、これは、薄いAlGaN障壁フィルム526の上に位置する。図8に更に示すように、AlGaN障壁層518は、Si3N4領域534の横方向に近接して位置する。この酸化プロセスは、SiO2マスク520の上に位置するSi3N4層530も酸化し、それにより、SiO2マスク520の厚みを増加させる。本発明において、Si3N4領域534とSiO2領域532との組み合わせは、例えば、64オングストリームの厚みのSi3N4領域及び128オングストリームの厚みのSiO2領域を有する、薄いAlGaNフィルム526の上に位置するゲート絶縁層536を形成する。前述したように、Si3N4層530の酸化は、Si3N4領域534とSiO2領域532との間の遷移層を生成し、これも非常に低い密度の界面準位を有する。図9に図示するように、SiO2領域532の形成に続いて、この方法は、従来の方式で、例えば、チタンアルミニウムコンタクトを用いて、金属ゲート領域540、金属ソース領域542、及び金属ドレイン領域544を形成することにより、GaNMOSFET500の形成を終了し、その後、上にあるパッシベーション層の従来の形成が続く。金属ゲート領域540は、ゲート絶縁層536のSiO2領域532に接するように形成される。金属ソース542及び金属ドレイン領域544は、GaNチャネル層516及びAlGaN障壁層518とのオーミックコンタクトをつくるように形成される。そのため、図9に示すGaNMOSFET500は、ゼロボルトが金属ゲート領域540に印加されかつ金属ソース領域542及び金属ドレイン領域544が異なってバイアスされるとき、ゲート絶縁層536及び金属ゲート領域540の直下に実質的に電子がまったくたまらず、閾値電圧を超える電圧が金属ゲート領域540に印加されかつ金属ソース領域542及び金属ドレイン領域544が異なってバイアスされるとき、ゲート絶縁層536及び金属ゲート領域540の直下に電子がたまり、金属ソース領域542から金属ドレイン領域544へ流れるように、AlGaN障壁フィルム526を充分に薄く例えば、数nm厚み形成することにより、エンハンスメントモードデバイスゼロボルトが金属ゲート領域540に印加され、金属ソース領域542及び金属ドレイン領域544が異なってバイアスされるとき、ノミナリーオフとして形成される。本発明の利点の一つは、SiO2/Si3N4ゲート絶縁層のSi3N4部分が、ゲート絶縁層とAlGaN障壁層又は任意のInAlGaN障壁層との間の接合の界面準位の形成を著しく低減させることである。電子がトラップされ得るサイトの数を著しく低減することは、GaNデバイスの長期的信頼性を著しく改善する。本発明の更なる利点は、SiO2/Si3N4ゲート絶縁層のキャップ層としてSiO2を利用することにより、本発明は、最低漏れ電流及び2.5ボルト程度に高い閾値電圧を有する即ち、SiO2は9eVのバンドギャップEgと2.5eV程度まで高くなり得るAlGaNに対するEcを有することである。図10は、本発明に従った漏れ電流を図示するバンド図を示す。図10に示すように、バンドラインナップは、界面準位の低密度及びSiO2の広いバンドギャップに起因するゲート酸化物内に制限されたトンネリングが存在することを示す。また、2Vより大きい閾値電圧Vtで、SiO2からAlGaNに対する有効ΔEcが2eVより大きい。上述の説明は本発明の例であり、本明細書に記載した本発明の種々の代替例を本発明を実施して用いられ得ることを理解されたい。従って、添付の特許請求の範囲が本発明の範囲を定めること、また、これらの特許請求の範囲内の構造及び方法及びそれらの同等物が本発明に包含されることが意図されている。