基板と、前記基板上に配置され、ゲート電極を含むゲート線と、前記ゲート線上に配置され、窒化シリコンを含む第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に配置され、酸化シリコンを含む第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に配置される酸化物半導体と、前記酸化物半導体上に配置され、ソース電極を含むデータ線と、前記酸化物半導体上に配置され、前記ソース電極と対向するドレイン電極と、前記ドレイン電極と接続される画素電極と、を含み、前記第2ゲート絶縁膜の厚さは200Å以上500Å未満であることを特徴とする薄膜トランジスタアレイパネル。前記第2ゲート絶縁膜の厚さは300Åであることを特徴とする請求項1に記載の薄膜トランジスタアレイパネル。前記第1ゲート絶縁膜の厚さは2000Å以上5000Å以下であることを特徴とする請求項2に記載の薄膜トランジスタアレイパネル。前記第2ゲート絶縁膜と前記酸化物半導体は、平面形状及び境界線が同一であることを特徴とする請求項3に記載の薄膜トランジスタアレイパネル。前記ソース電極と前記ドレイン電極との間の前記酸化物半導体が露出され、露出した前記酸化物半導体上に配置されるチャネル保護膜をさらに含むことを特徴とする請求項4に記載の薄膜トランジスタアレイパネル。前記チャネル保護膜上に配置される保護膜をさらに含むことを特徴とする請求項5に記載の薄膜トランジスタアレイパネル。前記チャネル保護膜は酸化シリコンを含み、前記保護膜は窒化シリコンを含むことを特徴とする請求項6に記載の薄膜トランジスタアレイパネル。前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜上の全面に配置されることを特徴とする請求項3に記載の薄膜トランジスタアレイパネル。前記ソース電極と前記ドレイン電極との間の前記酸化物半導体が露出され、前記ソース電極、前記ドレイン電極及び露出した前記酸化物半導体上に配置される第1保護膜をさらに含むことを特徴とする請求項8に記載の薄膜トランジスタアレイパネル。前記第1保護膜上に配置される第2保護膜をさらに含み、前記第1保護膜は、酸化シリコンを含み、前記第2保護膜は窒化シリコンを含むことを特徴とする請求項9に記載の薄膜トランジスタアレイパネル。本発明の目的は、酸化シリコン膜の厚さを減少させる薄膜トランジスタアレイパネルを提供することにある。また、本発明の目的は、薄膜トランジスタの特性の劣化なしに薄膜トランジスタアレイパネルの工程時間を減少させる薄膜トランジスタアレイパネルを提供することにある。本発明の実施形態に係る薄膜トランジスタアレイパネルは、基板と、基板上に配置され、ゲート電極を含むゲート線と、ゲート線上に配置され、窒化シリコンを含む第1ゲート絶縁膜と、第1ゲート絶縁膜上に配置され、酸化シリコンを含む第2ゲート絶縁膜と、第2ゲート絶縁膜上に配置される酸化物半導体と、酸化物半導体上に配置され、ソース電極を含むデータ線と、酸化物半導体上に配置され、ソース電極と対向するドレイン電極と、ドレイン電極と接続される画素電極と、を含み、第2ゲート絶縁膜の厚さは200Å以上500Å未満であることを特徴とする。第2ゲート絶縁膜の厚さは300Åであってもよい。第1ゲート絶縁膜の厚さは2000Å以上5000Å以下であってもよい。第2ゲート絶縁膜と酸化物半導体は平面形状及び境界線を同一であってもよい。ソース電極とドレイン電極との間の酸化物半導体が露出され、露出した酸化物半導体上に配置されるチャネル保護膜をさらに含んでもよい。チャネル保護膜上に配置される保護膜をさらに含んでもよい。チャネル保護膜は酸化シリコンを含み、保護膜は窒化シリコンを含んでもよい。第2ゲート絶縁膜は、第1ゲート絶縁膜上の全面に配置されてもよい。ソース電極とドレイン電極との間の酸化物半導体が露出され、ソース電極、ドレイン電極、及び露出した酸化物半導体上に配置される第1保護膜をさらに含んでもよい。第1保護膜上に配置される第2保護膜をさらに含み、第1保護膜は、酸化シリコンを含み、第2保護膜は、窒化シリコンを含んでもよい。本発明によれば、酸化物半導体と接し、酸化シリコンを含むゲート絶縁膜の厚さを200Å以上500Å未満にして、酸化物半導体を含む薄膜トランジスタの特性の劣化なしに薄膜トランジスタアレイパネルの工程時間を減少させることができる。添付した図面を参照して、本発明の好ましい実施形態について詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態に具体化することもできる。さらに、ここで紹介する実施形態は開示された内容が徹底かつ完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板上にあるという場合に、それは他の層または基板上に直接形成されるか、またはそれらの間に第3の層が介されることもできる。明細書の全体にわたって同じ参照番号で表示された部分は同じ構成要素を意味する。図1は、本発明の第1実施形態に係る薄膜トランジスタアレイパネルを示す配置図である。図2は、図1のII-II線に沿った断面図である。図1及び図2に示したように、透明なガラスまたはプラスチックなどからなる絶縁基板110上にゲート信号を伝達する複数のゲート線121が形成される。ゲート線121は横方向に延びており、ゲート電極124を含む。ゲート線121上には第1ゲート絶縁膜140が形成される。第1ゲート絶縁膜140は窒化シリコンSiNxを含み、その厚さは2000Å乃至5000Åである。第1ゲート絶縁膜140上には第2ゲート絶縁膜145が形成される。第2ゲート絶縁膜145は酸化シリコンSiOxを含み、その厚さは200Å以上500Å未満であるのが好ましい。第2ゲート絶縁膜145上には酸化物半導体154が形成される。酸化物半導体154はゲート電極124に対応する部分に島状islandshapeに形成される。酸化物半導体154と第2ゲート絶縁膜145は平面形状及びその境界線が同一である。酸化物半導体154は、亜鉛Zn、ガリウムGa、錫SnまたはインジウムInを基本とする酸化物を用いるが、またはこれらの複合酸化物である酸化亜鉛ZnO、インジウム-ガリウム-亜鉛酸化物InGaZnO4、インジウム-亜鉛酸化物Zn-In-O、または亜鉛-錫酸化物Zn-Sn-Oを用いる。酸化物半導体154及び第1ゲート絶縁膜140上には、複数のデータ線171及び複数のドレイン電極175が形成される。データ線171は、縦方向に延び、ゲート線121と交差し、データ電圧を伝達する。各データ線171からドレイン電極175に向かって延びた複数の枝がソース電極173を含む。一対のソース電極173とドレイン電極175は互いに分離され、ゲート電極124を中心に互いに対向する。ゲート電極124、ソース電極173及びドレイン電極175は、酸化物半導体154と共に薄膜トランジスタThinFilmTransistor、TFTを構成し、薄膜トランジスタのチャネルchannelはソース電極173とドレイン電極175の間の酸化物半導体154に形成される。薄膜トランジスタのチャネル上にはチャネルを保護するチャネル保護膜160が形成される。チャネル保護膜160は酸化シリコンSiOxを含む。第1ゲート絶縁膜140、データ線171、ドレイン電極175、及びチャネル保護膜160上にはコンタクトホール185を有する保護膜180が形成され、保護膜180上にはコンタクトホール185を通じてドレイン電極175と接続される画素電極191が形成される。ここで、保護膜180は窒化シリコンSiNxを含む。次に、図3及び図4を参照して、本発明の第2実施形態について説明する。図3は、本発明の第2実施形態に係る薄膜トランジスタアレイパネルの配置図である。図4は、図3のIV-IV線に沿った断面図である。図3及び図4に示したように、本発明の第2実施形態に係る薄膜トランジスタアレイパネルは、第2ゲート絶縁膜145及び第1保護膜165の構造が異なり、それ以外の構造は第1実施形態に係る薄膜トランジスタアレイパネルの構造と同一である。透明なガラスまたはプラスチックなどを含む絶縁基板110上にゲート電極124を含むゲート線121が形成され、ゲート線121上には窒化シリコンSiNxを含み、厚さが2000Å乃至5000Åの第1ゲート絶縁膜140が形成される。第1ゲート絶縁膜140上には第2ゲート絶縁膜145が形成される。第2ゲート絶縁膜145は酸化シリコンSiOxを含み、その厚さは200Å以上500Å未満であるのが好ましい。第2ゲート絶縁膜145は第1ゲート絶縁膜140の全面に形成される。第2ゲート絶縁膜145上には酸化物半導体154が形成される。酸化物半導体154はゲート電極124に対応する部分に島状に形成される。酸化物半導体154は、亜鉛Zn、ガリウムGa、錫SnまたはインジウムInを基本とする酸化物、これらの複合酸化物である酸化亜鉛ZnO、インジウム-ガリウム-亜鉛酸化物InGaZnO4、インジウム-亜鉛酸化物Zn-In-O、または亜鉛-錫酸化物Zn-Sn-Oのうちの一つからなる。酸化物半導体154及び第1ゲート絶縁膜140上には複数のデータ線171及び複数のドレイン電極175が形成される。データ線171は、縦方向に延びてゲート線121と交差してデータ電圧を伝達する。各データ線171からドレイン電極175に向かって延びた複数の枝がソース電極173を含む。一対のソース電極173とドレイン電極175は互いに分離され、ゲート電極124を中心に互いに対向する。ゲート電極124、ソース電極173、及びドレイン電極175は、酸化物半導体154と共に薄膜トランジスタを構成し、薄膜トランジスタのチャネルはソース電極173とドレイン電極175の間の酸化物半導体154に形成される。第2ゲート絶縁膜145、データ線171、ドレイン電極175、及び薄膜トランジスタのチャネル上には、酸化シリコンSiOxを含む第1保護膜165が形成され、第1保護膜165上には窒化シリコンSiNxを含む第2保護膜181が形成される。第1保護膜165及び第2保護膜181はドレイン電極175を露出するコンタクトホール185を含む。第2保護膜181上にはコンタクトホール185を通じてドレイン電極175と接続される画素電極191が形成される。次に、本発明の実施例に係る薄膜トランジスタアレイパネルと比較例に係る薄膜トランジスタアレイパネルの特性について、図6~図11を参照して説明する。実施例1に係る薄膜トランジスタアレイパネルは、窒化シリコンSiNxからなる第1ゲート絶縁膜の厚さが4000Åであり、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが300Åである。実施例2に係る薄膜トランジスタアレイパネルは、窒化シリコンSiNxからなる第1ゲート絶縁膜の厚さが4000Åであり、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが200Åである。比較例1に係る薄膜トランジスタアレイパネルは、窒化シリコンSiNxからなる第1ゲート絶縁膜の厚さが4000Åであり、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが500Åである。比較例2に係る薄膜トランジスタアレイパネルは、窒化シリコンSiNxからなる第1ゲート絶縁膜の厚さが4000Åであり、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが100Åである。比較例3に係る薄膜トランジスタアレイパネルは、窒化シリコンSiNxからなる第1ゲート絶縁膜の厚さが4000Åであり、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが50Åである。比較例4に係る薄膜トランジスタアレイパネルは、ゲート絶縁膜が窒化シリコンSiNxのみで形成され、その厚さが4000Åである。図5は、実施例1及び実施例2に係る薄膜トランジスタの特性と、比較例1~比較例4に係る薄膜トランジスタの特性とを比較したグラフである。図5に示したように、移動度、1nAの時の電圧V1nA、NBISNegativeBiasIlluminationStress及びNBTISNegativeBiasTemperatureIlluminationStress特性を比較した。移動度の場合、第2ゲート絶縁膜の厚さが減少するほど、移動度は減少するが、その変化が1.0cm2/Vs以内であるため、第2ゲート絶縁膜の厚さによる移動度の差は殆どないことが分かる。また、1nAの時の電圧V1nAの場合にも、第2ゲート絶縁膜の厚さによる移動度の差は殆どないことが分かる。NBISは、常温でバックライトのような光源で薄膜トランジスタに光を照射した時の特性を示したものであり、NBTISは、60°Cでバックライトのような光源で薄膜トランジスタに光を照射した時の特性を示したものである。NBISは-4V以上、NBTISは-5V以上であれば、薄膜トランジスタに劣化が生じない。つまり、NBISは-4V~0V、NBTISは-5V~0Vであれば、薄膜トランジスタに劣化が生じない。比較例1、実施例1及び実施例2に係る薄膜トランジスタアレイパネルの場合、NBISが-4V以上、NBTIが-5V以上と示され、比較例2、比較例3及び比較例4の場合、NBISが-4V未満、NBTIが-5V未満と示された。つまり、第2絶縁膜の厚さが200Å以上である場合に薄膜トランジスタに劣化が生じないことが分かる。このように、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが200Å以上である場合に、薄膜トランジスタの電気的な特性劣化が大きくないことが分かる。以下、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが300Åである薄膜トランジスタアレイパネルの特性と、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが500Åである薄膜トランジスタアレイパネルの特性について、図6~図11を参照して詳細に説明する。図6~図11は、実施例3に係る薄膜トランジスタアレイパネルと比較例1による薄膜トランジスタアレイパネルの特性を示すグラフである。実施例3に係る薄膜トランジスタアレイパネルは、窒化シリコンSiNxからなる第1ゲート絶縁膜の厚さが4200Åであり、酸化シリコンSiOxからなる第2ゲート絶縁膜の厚さが300Åである。実施例3は、第2ゲート絶縁膜の厚さが実施例1と同様である。つまり、実施例3に係る薄膜トランジスタアレイパネルと比較例1に係る薄膜トランジスタアレイパネルの第1ゲート絶縁膜と第2ゲート絶縁膜との厚さの合計は同様である。図6は、実施例3に係る薄膜トランジスタと比較例1に係る薄膜トランジスタの電気的特性EDS、ElectricalDieSortingを示すグラフである。実施例3に係る薄膜トランジスタアレイパネルと比較例1に係る薄膜トランジスタアレイパネルとをそれぞれ9地点で測定した。9地点は、N1、N2、N3、N4、N5、N6、N7、N8、N9としてグラフに示し、データを得た。比較例1の場合、Vgが0Vの時に、大部分の地点でIdsは10pA1E-10Aに近接し、Vgが10Vの時に、大部分の地点でIdsは10μA1E-05Aに近接し、Vgが-20Vの時に、大部分の地点でIdsは10pA1E-11Aに近接している。実施例3の場合、VgがOVの時に、大部分の地点でIdsは100pA1E-10Aに近接し、Vgが10Vの時に、大部分の地点でIdsは10μA1E-05Aに近接し、Vgが-20Vの時に、大部分の地点でIdsは10pA1E-11Aに近接している。つまり、比較例と実施例3を比較した時、EDS特性の差がないことが分かる。図7は、実施例3に係る薄膜トランジスタと比較例1に係る薄膜トランジスタとのVd-Id曲線curveを示すグラフである。ソース電極及びドレイン電極に10Vと0.1Vを印加してVgとIdsを測定した。10Vは2回印加した。比較例1及び実施例3の場合、一番目の10Vを印加した時10V-Fと二番目の10Vを印加した時10V-SのVgとIdsは、殆ど変化がないことと現れた。また、比較例1及び実施例3の場合、10Vを印加した時に、Vgが0VでIdsは約10nA1E-08Aと現れ、0.1Vを印加した時に、Vgが0VでIdsは約100pA1E-10Aと現れた。このように、比較例1と実施例3のVd-Id曲線はほぼ同様であることが分かる。図8は、実施例3に係る薄膜トランジスタと比較例1に係る薄膜トランジスタとの出力曲線Outputcurveを示すグラフである。Vgを0V、5V、10V、15V及び20V印加した時のVdsとIdsを測定した。0V、5V、10V、15V及び20VのVgを印加した時の出力曲線は、ほぼ同様であることが分かる。図9は、実施例3に係る薄膜トランジスタと比較例1に係る薄膜トランジスタとのNBIS特性を示すグラフである。光の照射を0秒、30秒、100秒、300秒、1000秒、1時間照射して、VgとIdsを測定した。比較例1の場合、1nAの時の電圧変化ΔVは-2.0と現れ、実施例3の場合、1nAの時の電圧変化ΔVは-2.75と現れた。比較例1と実施例3を比較した時、1nAの時の電圧変化ΔVは-0.75の差があるが、1nAの時の電圧変化ΔVは-3.0以上であれば満足する水準であるので、比較例1と実施例3いずれもNBIS特性は満足する水準を示すことが分かる。図10は、実施例3に係る薄膜トランジスタアレイパネルを含む液晶パネルと比較例1に係る薄膜トランジスタアレイパネルを含む液晶パネルとのVon駆動特性を示すグラフである。5地点でブラックスクリーンBlackdriver、ホワイトスクリーンWhitedriver、グレイスクリーンDarkblackdriver、Darkwhitedriverを行って、比較例1と実施例3とのVon駆動特性はほぼ同様であることが分かる。図11は、実施例3に係る薄膜トランジスタアレイパネルを含む液晶パネルと比較例1に係る薄膜トランジスタアレイパネルを含む液晶パネルとの輝度変化を示すグラフである。5地点でブラックスクリーンBlackdriver、ホワイトスクリーンWhitedriver、グレイスクリーンDarkblackdriver、Darkwhitedriverを行って、比較例1と実施3の輝度変化はほぼ同様であることが分かる。このように、図5~図11を参照して、本発明の実施例1、実施例2及び実施例3に係る薄膜トランジスタアレイパネルと、比較例1に係る薄膜トランジスタアレイパネルとの特性を比較した結果、本発明の実施例1、実施例2及び実施例3に係る薄膜トランジスタアレイパネルと、比較例1に係る薄膜トランジスタアレイパネルとの特性は、ほぼ同様であることが分かる。以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、次の請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。