"入力電流を、対応するデジタル電圧信号に変換する電流電圧変換装置であって、前記入力電流が流れる抵抗と、前記抵抗の一端が正入力端子に接続され、他端が負入力端子に接続される増幅装置と、前記増幅装置を制御する制御回路と、前記増幅装置の出力電圧をアナログ-デジタル変換して、前記デジタル電圧信号を生成するA/D変換器と、を備え、前記増幅装置は、前記抵抗の一端の電圧と前記抵抗の他端の電圧との差を増幅した電圧を出力するメインアンプと、入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第1のサブアンプと、入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第2のサブアンプと、前記メインアンプの出力信号を平滑化する平滑フィルタと、前記抵抗の一端の電圧を前記第1のサブアンプに入力するか否かを切り替える第1のスイッチと、前記第1のサブアンプの入力端子同士を短絡するか否かを切り替える第2のスイッチと、前記抵抗の他端の電圧を前記第2のサブアンプに入力するか否かを切り替える第3のスイッチと、前記第2のサブアンプの入力端子同士を短絡するか否かを切り替える第4のスイッチと、前記第1のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第5のスイッチと、前記第1のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第6のスイッチと、前記第2のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第7のスイッチと、前記第2のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第8のスイッチと、前記第1のサブアンプの入力端子同士を短絡したときの前記第1のサブアンプの出力信号を増幅する第1のバッファと、前記第2のサブアンプの入力端子同士を短絡したときの前記第2のサブアンプの出力信号を増幅する第2のバッファと、前記抵抗の一端の電圧および抵抗の他端の電圧が入力されたときの前記第1のサブアンプの出力信号、または、前記抵抗の一端の電圧および抵抗の他端の電圧が入力されたときの前記第2のサブアンプの出力信号を増幅する第3のバッファと、前記第1のサブアンプの出力信号と予め定めた閾値とを比較する第1の比較器と、前記第2のサブアンプの出力信号と予め定めた閾値とを比較する第2の比較器と、を有し、前記第1のサブアンプは、前記第1の比較器の出力に基づいてオフセットキャンセルされ、前記第2のサブアンプは、前記第2の比較器の出力に基づいてオフセットキャンセルされ、前記メインアンプは、前記第3のバッファに基づいてオフセットキャンセルされ、前記制御回路は、前記第1、第4、第6、第7のスイッチを同じタイミングでオンまたはオフさせ、前記第2、第3、第5、第8のスイッチを同じタイミング、かつ、前記第1のスイッチがオフのときにオンさせることを特徴とする電流電圧変換装置。第1の入力電圧と第2の入力電圧との差を増幅した電圧を出力するメインアンプと、入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第1の入力電圧および前記第2の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第1のサブアンプと、入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第1の入力電圧および前記第2の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第2のサブアンプと、を備えることを特徴とする増幅装置。前記第1および第2のサブアンプの一方が自身のオフセットキャンセルを行うときは、他方が前記メインアンプのオフセットキャンセルを行うことを特徴とする請求項2に記載の増幅装置。前記第1の入力電圧を前記第1のサブアンプに入力するか否かを切り替える第1のスイッチと、前記第1のサブアンプの入力端子同士を短絡するか否かを切り替える第2のスイッチと、前記第2の入力電圧を前記第2のサブアンプに入力するか否かを切り替える第3のスイッチと、前記第2のサブアンプの入力端子同士を短絡するか否かを切り替える第4のスイッチと、前記第1のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第5のスイッチと、前記第1のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第6のスイッチと、前記第2のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第7のスイッチと、前記第2のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第8のスイッチと、を備え、前記第1、第4、第6、第7のスイッチは同じタイミングでオンまたはオフし、前記第2、第3、第5、第8のスイッチは同じタイミング、かつ、前記第1のスイッチがオフのときにオンすることを特徴とする請求項2または3に記載の増幅装置。前記第1のサブアンプの入力端子同士を短絡したときの前記第1のサブアンプの出力信号を増幅する第1のバッファと、前記第2のサブアンプの入力端子同士を短絡したときの前記第2のサブアンプの出力信号を増幅する第2のバッファと、前記第1の入力電圧および第2の入力電圧が入力されたときの前記第1のサブアンプの出力信号、または、前記第1の入力電圧および第2の入力電圧が入力されたときの前記第2のサブアンプの出力信号を増幅する第3のバッファと、を備え、前記第1のサブアンプは、前記第1のバッファの出力に基づいてオフセットキャンセルされ、前記第2のサブアンプは、前記第2のバッファの出力に基づいてオフセットキャンセルされ、前記メインアンプは、前記第3のバッファに基づいてオフセットキャンセルされることを特徴とする請求項2乃至4のいずれかに記載の増幅装置。前記メインアンプの出力信号を平滑化する平滑フィルタを備えることを特徴とする請求項2乃至5のいずれかに記載の増幅装置。前記第1のサブアンプの出力信号と予め定めた閾値とを比較する第1の比較器と、前記第2のサブアンプの出力信号と予め定めた閾値とを比較する第2の比較器と、を備え、前記第1のサブアンプは、前記第1の比較器の出力に基づいてオフセットキャンセルされ、前記第2のサブアンプは、前記第2の比較器の出力に基づいてオフセットキャンセルされることを特徴とする請求項2乃至6のいずれかに記載の増幅装置。前記第1の入力電圧は、第1の抵抗を介して前記第1のサブアンプの第1の入力端子に入力され、前記第2の入力電圧は、第2の抵抗を介して前記第1のサブアンプの第2の入力端子に入力され、前記第1の入力端子と基準電圧端子との間に第3の抵抗が接続され、前記第1の入力端子と、前記第1のサブアンプの出力端子との間に第4の抵抗が接続され、前記第3の抵抗および前記第4の抵抗は、前記第1の抵抗および前記第2の抵抗より大きく、前記第1の入力電圧は、第5の抵抗を介して前記第2のサブアンプの第3の入力端子に入力され、前記第2の入力電圧は、第6の抵抗を介して前記第2のサブアンプの第4の入力端子に入力され、前記第3の入力端子と基準電圧端子との間に第7の抵抗が接続され、前記第3の入力端子と、前記第2のサブアンプの出力端子との間に第8の抵抗が接続され、前記第7の抵抗および前記第8の抵抗は、前記第5の抵抗および前記第6の抵抗より大きいことを特徴とする請求項2乃至7のいずれかに記載の増幅装置。第1の入力電圧と第2の入力電圧との差を増幅した電圧を出力するメインアンプと、入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第1の入力電圧および前記第2の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第1のサブアンプと、入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第1の入力電圧および前記第2の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第2のサブアンプと、前記第1および第2のサブアンプの一方が自身のオフセットキャンセルを行うときは、他方が前記メインアンプのオフセットキャンセルを行うよう制御する制御回路と、を備えることを特徴とする増幅システム。前記第1の入力電圧を前記第1のサブアンプに入力するか否かを切り替える第1のスイッチと、前記第1のサブアンプの入力端子同士を短絡するか否かを切り替える第2のスイッチと、前記第2の入力電圧を前記第2のサブアンプに入力するか否かを切り替える第3のスイッチと、前記第2のサブアンプの入力端子同士を短絡するか否かを切り替える第4のスイッチと、前記第1のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第5のスイッチと、前記第1のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第6のスイッチと、前記第2のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第7のスイッチと、前記第2のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第8のスイッチと、を備え、前記制御回路は、前記第1、第4、第6、第7のスイッチを同じタイミングでオンまたはオフさせ、前記第2、第3、第5、第8のスイッチを同じタイミング、かつ、前記第1のスイッチがオフのときにオンさせることを特徴とする請求項9に記載の増幅装置。入力電流を、対応するデジタル電圧信号に変換する電流電圧変換装置であって、前記入力電流が流れる抵抗と、前記抵抗の一端が正入力端子に接続され、他端が負入力端子に接続される増幅装置と、前記増幅装置の出力電圧をアナログ-デジタル変換して、前記デジタル電圧信号を生成するA/D変換器と、を備え、前記増幅装置は、前記抵抗の一端の電圧と前記抵抗の他端の電圧との差を増幅した電圧を出力するメインアンプと、入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第1のサブアンプと、入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第2のサブアンプと、を有することを特徴とする電流電圧変換装置。適切にオフセット電圧をキャンセルすることが可能な増幅装置、増幅システムおよびこれを用いた電流電圧変換装置を提供する。実施形態によれば、増幅装置は、メインアンプと、第1のサブアンプと、第2のサブアンプとを備える。前記メインアンプは、第1の入力電圧と第2の入力電圧との差を増幅した電圧を出力する。前記第1のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第1の入力電圧および前記第2の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。前記第2のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第1の入力電圧および前記第2の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。以下、実施形態について、図面を参照しながら具体的に説明する。第1の実施形態図1は、電流電圧変換装置1の概略ブロック図である。この電流電圧変換装置1は、入力電流Iinをデジタル電圧信号Vdに変換するものである。例えば、この電流電圧変換装置1は車載され、デジタル電圧信号Vdはマイコンに入力されて、リレーに流れる電流をモニタするために用いられる。電流電圧変換装置1は、抵抗Rと、増幅装置100と、制御回路150と、A/DAnalogtoDigital変換器200とを備える。抵抗Rには入力電流Iinが流れる。抵抗Rの一端は増幅装置100の正入力端子Vpに接続され、他端は接地されるとともに負入力端子Vnに接続される。増幅装置100は正入力端子Vpの電圧と負転入力端子Vnの電圧との差を増幅して、アナログ電圧Vaを出力する。制御回路150は増幅装置100を制御する。A/D変換器200は増幅装置100が出力するアナログ電圧Vaをアナログ-デジタル変換して、デジタル電圧信号Vdを生成する。具体的な数値例を挙げると、入力電流Iinは0~3Aであり、抵抗Rは100mΩである。したがって、増幅装置100の両入力端子間の電圧差は0~300mVである。一方、増幅装置100は電圧差を、例えば12.5倍に増幅する。したがって、増幅装置100が出力するアナログ電圧Vaは0V~3.75Vとなる。A/D変換器200はこれを、例えば12ビット精度のデジタル電圧信号Vdに変換する。増幅装置100のオフセット電圧が10mVであるとすると、増幅装置100により12.5倍されて、出力されるアナログ電圧Vaは最大125mVの誤差を持つことになる。これは、増幅装置100が出力するアナログ電圧Vaの3.75Vに対して3.3以上の誤差となってしまう。入力電流Iinを高精度にデジタル電圧信号Vdに変換するため、本実施形態では、以下のようにしてオフセット電圧をできるだけ小さくする。図2は、一実施形態に係る増幅装置100の回路図である。増幅装置100は、メインアンプMAINMAと、サブアンプSUBSA1,SA2と、スイッチSW1~SW8と、コンデンサC0~C3とを備えている。これらは、例えば同一の半導体基板上に形成される。メインアンプMA、サブアンプSA1,SA2はいずれも、非反転入力端子と、反転入力端子-と、オフセット調整端子cと、出力端子とを有する。メインアンプMAの非反転入力端子および反転入力端子に入力される電圧差をVinm、オフセット調整端子に入力される電圧をVcmとすると、オフセット調整端子から非反転入力端子側または反転入力端子側に流れる電流をシンクSinkまたはソースSourceすることにより、メインアンプMAは下記1式で表される電圧Voutmを出力する。Voutm=GmVinmVofsmgmVcm1ここで、Gm,gmはメインアンプMAのゲインを示す定数であり、Vofsmはそのオフセット電圧である。また、サブアンプSA1の非反転入力端子および反転入力端子に入力される電圧差をVins、オフセット調整端子に入力される電圧をそれぞれVins,Vcsとすると、オフセット調整端子から反転入力端子側または非反転入力端子側に流れる電流をシンクまたはソースすることにより、サブアンプSA1は下記2式で表される電圧Voutsを出力する。Vouts=GsVinsVofss-gsVcs2ここで、Gs,gsはサブアンプSA1のゲインを示す定数であり、Vofssはそのオフセット電圧である。サブアンプSA2をサブアンプSA1と同一の半導体基板上に形成することにより、サブアンプSA2の特性をサブアンプSA1とほぼ同様にすることができる。メインアンプMAおよびサブアンプSA1,SA2には、電源電圧Vcc例えば5Vおよび基準電圧Vref例えばVcc/2が供給されている。実際は1,2式より基準電圧Vrefだけ高い電圧が出力されているが、本明細書では、説明を簡略化するために基準電圧Vrefの項を省いて説明している。また、各アンプの出力電圧が基準電圧Vrefより高い低い場合、出力電圧は正負であるという。図2の回路は以下のように構成されている。増幅装置100の正入力端子Vp以下では、正入力端子Vpへの入力電圧第1の入力電圧もVpと表記するはメインアンプMAの非反転入力端子に接続される。一方、負入力端子Vn以下では、負入力端子Vnへの入力電圧第2の入力電圧もVnと表記するは、メインアンプMA、サブアンプSA1,SA2の反転入力端子に接続される。スイッチSW1,SW3は、正入力端子Vpと、サブアンプSA1,SA2の非反転入力端子との間にそれぞれ接続される。スイッチSW2,SW4は、サブアンプSA1,SA2の非反転入力端子と反転入力端子との間にそれぞれ接続される。サブアンプSA1の出力端子は、スイッチSW5を介して自身のオフセット調整端子に接続されるとともに、スイッチSW6を介してメインアンプMAのオフセット調整端子に接続される。また、サブアンプSA2の出力端子は、スイッチSW7を介して自身のオフセット調整端子に接続されるとともに、スイッチSW8を介して、メインアンプMAのオフセット調整端子に接続される。メインアンプMAの出力電圧は増幅装置100の出力であるアナログ電圧Vaとなる。メインアンプMA,サブアンプSA1,SA2の各オフセット調整端子と電源端子-Vccとの間には、それぞれコンデンサC0~C2が接続される。電源端子-Vccに供給される電圧は一定電圧であればよく、例えば-5Vである。なお、各スイッチのうち、スイッチSW1,SW4,SW6,SW7は、信号Aがハイのときにオン短絡し、ロウの時にオフ開放する。一方、スイッチSW2,SW3,SW5,SW8は、信号Bがハイのときにオンし、ロウの時にオフする。図3は、信号A,Bを生成して増幅装置100を制御する制御回路150の一例を示す回路図である。制御回路150は、インバータ回路I1,I2と、反転遅延回路D1と、AND回路L1と、NOR回路L2とを有する。反転遅延回路D1は、例えばヒステリシス特性を有するインバータを用いて構成される。また、図4は、図3の制御回路150の各部の電圧波形図である。制御回路150には、所定周波数例えば20kHzのクロック信号CLKが入力される。インバータ回路I1は、クロック信号CLKを反転して生成される信号Pを、インバータ回路I2および遅延回路D1に供給する。インバータ回路I2は、入力される信号Pを反転して生成される信号Qを、AND回路L1およびNOR回路L2に供給する。反転遅延回路D1は、入力される信号Pを反転遅延させて生成される信号Rを、AND回路L1およびNOR回路L2に供給する。AND回路L1は入力される信号Q,Rの論理積を信号Aとして出力し、NOR回路L2はこれらの論理和の反転を信号Bとして出力する。なお、図3に示すように反転遅延回路D1を設け、図4に示すように信号A,Bの一方が確実にロウに設定された後に、他方の信号がハイに設定されるようにする。例えば、時刻t1で信号Bが確実にロウに設定された後の時刻t2に、信号Aがハイに設定される。その理由は、仮に一方の信号がハイからロウに切り替わるのと同時に他方の信号がロウからハイに切り替わると、瞬間的に信号A,Bが両方ともハイに設定され、結果的に正入力端子Vpと負入力端子Vnとが短絡して誤動作してしまうおそれがあるためである。以下、図4を用いて、図2の増幅装置100の動作を詳しく説明する。まずは、サブアンプSA2の動作について中心に説明する。時刻t2で信号Aがハイに設定されると、スイッチSW4,SW7がオンする。これにより、サブアンプSA2の非反転入力端子および反転入力端子が短絡され電圧差は0になるとともに、その出力電圧がスイッチSW7を介してオフセット調整端子にフィードバック入力される。その結果、サブアンプSA2の出力電圧Vouts2は、上記2式に基づいて、下記3式のようになる。Vouts2=Gs0Vofss-gsVouts23上記3式をまとめると下記4式のようになる。Vouts2=GsVofss/1gs4仮にサブアンプSA2のオフセット電圧Vofssが0であればVouts2=0であるが、そうでない場合であっても、上記4式からわかるように、フィードバック制御することにより、オフセット電圧Vofssに起因するGsVofssの項の影響を小さくすることができる。このように、オフセット電圧の影響を小さくすることを、オフセットキャンセルと呼ぶ。その後、時刻t3で、信号Aがロウに設定されて、スイッチSW4,SW7がオフすると、サブアンプSA2が自身のオフセットキャンセルを行う動作は終了する。このとき、上記4式の出力電圧Vout2に相当する電荷がコンデンサC2に蓄えられている。この電荷は、しばらくの間、少なくともクロック信号CLKの一周期程度はほとんど放電しない。以上に説明したように、スイッチSW4,SW7がオンである期間、すなわち、信号Aがハイである期間、サブアンプSA2は自身のオフセットキャンセルを行うとともに、コンデンサC2を充電する。次に、時刻t4で、信号Bがハイに設定されると、スイッチSW3,SW8がオンする。これにより、サブアンプSA2の非反転入力端子には入力電圧Vpが、反転入力端子には入力電圧Vnがそれぞれ入力される。このとき、コンデンサC2により上記4式で表される電圧がサブアンプSA2のオフセット調整端子に入力されていることを考慮すると、サブアンプSA2の出力電圧Vouts2は、下記5式のようになる。Vouts2=GsVp-VnVofss-gsGsVofss/1gs5この出力電圧Vouts2は、スイッチSW8を介して、メインアンプMAのオフセット調整端子に入力される。また、メインアンプMAの非反転入力端子および入力端子には、それぞれ入力電圧Vp,Vnが入力されている。よって、メインアンプMAの出力電圧Vaは、上記1式に基づいて、下記6式で表される。Va=GmVp-VnVofsmgmVouts26上記6式に5式を代入して整理し、Vp-Vn=Vinと表記すると、出力電圧Vaは下記7式で表される。Va=GmgmGsVinGmVosfmGsgmVofss/1gs7ここで、ゲインgm,gsはゲインGm,Gsより十分大きくなるよう設計される。また、ゲインgm,gsが互いに等しくなるよう、メインアンプMAおよびサブアンプSA1,SA2が形成される。そのため、上記7式は下記の8式で近似できる。Va=gmGsVinGmVosfmGsVofss8すなわち、メインアンプMAに入力される電圧差VinはgmGs倍されるのに対し、オフセット電圧Vofsm,VofssはそれぞれGm,Gs倍しかされず、結果として、オフセット電圧Vofsm,Vofssの影響を低減できる。このようにして、スイッチSW3,SW8がオンの間、すなわち、信号Bがハイである間、サブアンプSA2はメインアンプMAのオフセットキャンセルを行う。その後、時刻t5で信号Bがロウに設定されると、サブアンプSA2の出力電圧Vouts2が直接メインアンプMAのオフセット調整端子にはされなくなるが、上記5式の出力電圧Vouts2に相当する電荷がコンデンサC0に蓄えられているため、時刻t5以降も、コンデンサC0によりメインアンプMAのオフセットキャンセルを行うことができる。ところで、時刻t3で信号Aがロウに設定されてスイッチSW4,SW7がオフすると、コンデンサC2に蓄えられた電荷は徐々にリークする。そのため、周期的に信号Aをハイに設定し、サブアンプSA2の入力端子同士を出力して、出力電圧に基づいて自身のオフセットキャンセルを行うとともに、オフセットキャンセルを行うのに必要な電荷をコンデンサC2に蓄える。以上のように、サブアンプSA2は、信号Aがハイである期間に入力端子同士が短絡されて自身のオフセットキャンセルを行う。また、信号Bがハイである期間に入力電圧Vp,Vnが入力されてメインアンプMAのオフセットキャンセルを行う。一方、時刻t4~t5の信号Bがハイである期間では、スイッチSW2,SW5がオンし、時刻t2~t3におけるサブアンプSA2と同様に、サブアンプSA1が自身のオフセットキャンセルを行う。そして、時刻t6で信号Aがハイに設定されると、スイッチSW1,SW6がオンし、時刻t4~t5におけるサブアンプSA2と同様に、サブアンプSA1がメインアンプMAのオフセットキャンセルを行う。すなわち、サブアンプSA1は、信号Bがハイである期間に入力端子同士が短絡されて自身のオフセットキャンセルを行う。また、信号Aがハイである期間に入力電圧Vp,Vnが入力されてメインアンプMAのオフセットキャンセルを行う。以上をまとめると、信号Aがハイである期間時刻t2~t3,t6~t7等ではサブアンプSA1がメインアンプMAのオフセットキャンセルを行い、信号Bがハイである期間時刻t4~t5,t8~t9等ではサブアンプSA2がメインアンプMAのオフセットキャンセルを行う。また、信号A,Bの両方がロウである期間時刻t3~t4,t5~t6等は、オフセットキャンセル用の電圧に相当する電荷が蓄えられたコンデンサC0がメインアンプMAのオフセットキャンセルを行う。信号A,Bの両方がロウである期間は極めて短いため、コンデンサC0に蓄えられた電荷のリークはほとんど無視できる。このようにして、メインアンプMAはオフセットキャンセルされた出力電圧Vaを連続的に出力できる。仮に、サブアンプSA1のみを設けた場合、メインアンプMAは、信号Aがハイである期間例えば時刻t2~t3はサブアンプSA1により、その後の時刻t3以降はコンデンサC0により、オフセットキャンセルされる。しかし、時間が経過するにつれてコンデンサC0に蓄えられた電荷はリークしてメインアンプMAのオフセット調整端子に入力される電圧が徐々に変化してしまう。そのため、例えば時刻t5付近では、メインアンプMAは適切にオフセットキャンセルされなくなる。したがって、サブアンプSA1のみを設けた場合は、メインアンプMAから適切な出力電圧Vaが得られる期間は時刻t2~t4程度に限られてしまう。これに対し、本実施形態では、2つのサブアンプSA1,SA2を設け、交互にメインアンプMAのオフセットキャンセルを行うため、連続的に適切な出力電圧Vaが得られる。このように、第1の実施形態では、2つのサブアンプSA1,SA2を設け、自身のオフセットキャンセルと、メインアンプMAのオフセットキャンセルとを交互に行う。そのため、メインアンプMAからはオフセットキャンセルされた電圧が連続的に出力されるようになり、適切にオフセット電圧をキャンセルできる。結果として、電流電圧変換装置1の変換精度を向上させることができる。以下、変形例をいくつか示す。図5は、図2の第1の変形例である増幅装置101の回路図である。同図の増幅装置101は、入力電圧を増幅して出力するバッファB0~B2を有する。バッファB0は、スイッチSW6,SW8の接続ノードとメインアンプMAのオフセット調整端子との間に接続される。バッファB1はスイッチSW5とサブアンプSA1のオフセット調整端子との間に接続される。バッファB2はスイッチSW8とサブアンプSA2のオフセット調整端子との間にそれぞれ接続される。ゲインgm,gsをゲインGm,Gsより十分大きくなるよう設計することで、上記8式に示すように、メインアンプMAのオフセットキャンセルができるが、ゲインgm,gsを十分に大きくできない場合は、図5に示すようにバッファを設ければよい。メインアンプMAおよびサブアンプSA1,SA2の各オフセット調整端子にはバッファB0~B2によりそれぞれ増幅された電圧が入力される。したがって、仮にゲインgm,gsがゲインGm,Gsに比べて十分には大きくない場合であっても、ゲインgm,gsとバッファB0~B2のゲインとの積がゲインGm,Gsより十分に大きければメインアンプMAのオフセットキャンセルを行うことができる。図6は、図2の第2の変形例である増幅装置102の回路図である。同図の増幅装置102は、メインアンプMAの出力端子に抵抗Rlおよび容量Clを含む平滑フィルタ10を有し、平滑フィルタ10の出力がアナログ電圧Vaとなる。例えば、抵抗Rlは5.1kΩであり、容量Clは0.1μFである。平滑フィルタ10を設けることで、メインアンプMAの出力電圧が平滑化され、アナログ電圧Vaの精度がさらに向上する。図7は、図2の第3の変形例である増幅装置103の回路図である。同図の増幅装置103は、サブアンプSA1とスイッチSW5との間に接続される比較器第1の比較器11と、サブアンプSA2とスイッチSW7との間に接続される比較器第2の比較器12とを有する。比較器12は、サブアンプSA2の出力電圧と、閾値である基準電圧Vref例えばVcc/2とを比較し、サブアンプSA2の出力電圧が大きい場合はハイを、小さい場合はロウを出力する。比較器12の出力電圧はハイまたはロウの2値であり、サブアンプSA2に対するシンク電流あるいはソース電流にそれぞれ対応する。スイッチSW4がオンのとき、サブアンプSA2のオフセット電圧が正である基準電圧Vrefより高い場合、比較器12の出力はハイとなり、サブアンプSA2の出力は低くなる。一方、サブアンプSA2のオフセット電圧が負である基準電圧Vrefより低い場合、比較器12の出力はロウとなり、サブアンプSA2の出力は高くなる。このようなフィードバック制御により、サブアンプSA2はオフセットキャンセルされる。このとき、やはり上記4式の電圧Vout2に対応する電荷がコンデンサC2に蓄えられる。同様に、比較器11はサブアンプSA1のオフセットキャンセルを行う。以下、図2の増幅装置100と同様の原理によりオフセットキャンセルされた電圧VaがメインアンプMAから出力される。増幅装置103では比較器11,12の出力がハイまたはロウであるため、サブアンプSA1,SA2のオフセットキャンセルおよびコンデンサC1,C2の充放電を、より素早くできる。その結果、さらに電圧増幅の精度を向上できる。図8は、図7の変形例を示す増幅装置104の回路図である。同図の増幅装置104は、図7の増幅装置103に加え、抵抗R10~R13,R20~R23を有する。抵抗R20はスイッチSW3とサブアンプSA2の非反転入力端子との間に接続される。抵抗R21は正入力端子VnとサブアンプSA2の反転入力端子との間に接続される。抵抗R22はサブアンプSA2の非反転入力端子と基準電源端子Vrefとの間に接続される。抵抗R23はサブアンプSA2の反転入力端子と出力端子との間に接続される。例えば、抵抗R22,R23を抵抗R20,R21の10倍とすることで、サブアンプSA2の非反転入力端子および反転入力端子間の電圧差がさらに10倍され、比較器12に入力される。その結果、比較器12に入力される電圧値はその閾値である基準電圧Vref程度ではなく、これより確実に大きいまたは小さい電圧値となる。したがって、比較器12の入出力特性が急峻でない場合や、閾値が基準電圧Vrefから多少ずれてしまった場合でも、比較器12はサブアンプSA2のオフセットキャンセルを行うことができる。抵抗R10~R13についても同様である。以上、いくつかの変形例を説明したが、もちろんこれらを組み合わせてもよい。各実施形態に係る増幅装置および電流電圧変換装置は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、プリント基板等にディスクリート部品を用いて実装してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"