第1スイッチング素子、第2スイッチング素子、および第3スイッチング素子を有するスイッチング回路と、前記スイッチング回路の各スイッチング素子を制御する制御部と、前記スイッチング回路の動作に基づいて所定の信号を出力する第1出力端子および第2出力端子と、を備え、前記各スイッチング素子は、第1電極、第2電極、および第3電極を有し、前記第1スイッチング素子の第1電極は、電源に接続され、前記第1スイッチング素子の第2電極は、前記第2スイッチング素子の第1電極に接続され、前記第1スイッチング素子の第3電極は、前記制御部に接続され、前記第2スイッチング素子の第2電極は、前記第1出力端子に接続され、前記第2スイッチング素子の第3電極は、前記制御部に接続され、前記第3スイッチング素子の第1電極は、前記第1スイッチング素子の第2電極に接続され、前記第3スイッチング素子の第2電極は、前記第2出力端子に接続され、前記第3スイッチング素子の第3電極は、前記制御部に接続されることを特徴とする信号出力回路。請求項1に記載の信号出力回路において、前記制御部は、第1スイッチの信号が入力される第1入力ポートと、上位装置からの外部信号が入力される第2入力ポートと、前記第1スイッチング素子の第3電極へ信号を出力する第1出力ポートと、前記第2スイッチング素子の第3電極へ信号を出力する第2出力ポートと、前記第3スイッチング素子の第3電極へ信号を出力する第3出力ポートと、を有し、前記第1入力ポートに入力される前記第1スイッチの信号と、前記第2入力ポートに入力される前記外部信号とに基づいて、前記第1出力ポート、前記第2出力ポート、および前記第3出力ポートへ所定の信号を出力することを特徴とする信号出力回路。請求項2に記載の信号出力回路において、前記第1入力ポート入力される前記第1スイッチの信号が、前記第1スイッチング素子の第3電極、および、前記第2スイッチング素子の第3電極にも同時に入力されることを特徴とする信号出力回路。請求項2または請求項3に記載の信号出力回路において、前記第1出力端子は、第2スイッチの一端に接続され、前記第2出力端子は、前記第2スイッチの他端に接続されるとともに、リレーのコイルに接続されることを特徴とする信号出力回路。請求項4に記載の信号出力回路において、前記第1スイッチは、車両のスタータスイッチであり、前記第2スイッチは、車両のシフトポジションスイッチであり、前記リレーは、車両のスタータリレーであることを特徴とする信号出力回路。請求項1ないし請求項5のいずれかに記載の信号出力回路において、前記各スイッチング素子は、それぞれ1対のスイッチング素子から構成され、前記1対のスイッチング素子における一方のスイッチング素子の第1電極、第2電極、および第3電極は、それぞれ、他方のスイッチング素子の第1電極、第2電極、および第3電極と共通に接続されていることを特徴とする信号出力回路。請求項1ないし請求項6のいずれかに記載の信号出力回路において、前記各スイッチング素子は、FETからなり、前記FETのドレインは、前記第1電極を構成し、前記FETのソースは、前記第2電極を構成し、前記FETのゲートは、前記第3電極を構成することを特徴とする信号出力回路。本発明は、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力できる信号出力回路を提供することを課題としている。本発明に係る信号出力回路は、第1スイッチング素子、第2スイッチング素子、および第3スイッチング素子を有するスイッチング回路と、スイッチング回路の各スイッチング素子を制御する制御部と、スイッチング回路の動作に基づいて所定の信号を出力する第1出力端子および第2出力端子とを備えている。各スイッチング素子は、第1電極、第2電極、および第3電極を有している。第1スイッチング素子の第1電極は電源に、第2電極は第2スイッチング素子の第1電極に、第3電極は制御部に、それぞれ接続されている。第2スイッチング素子の第2電極は第1出力端子に、第3電極は制御部に、それぞれ接続されている。第3スイッチング素子の第1電極は第1スイッチング素子の第2電極に、第2電極は第2出力端子に、第3電極は制御部に、それぞれ接続されている。このような構成によれば、電源と第1出力端子との間に、第1スイッチング素子および第2スイッチング素子が直列に接続され、電源と第2出力端子との間に、第1スイッチング素子および第3スイッチング素子が直列に接続されることになる。このため、例えば、第1スイッチング素子がショート状態となった場合でも、第2スイッチング素子と第3スイッチング素子が正常であれば、第1出力端子には、第2スイッチング素子のONOFF状態に応じた正常な信号が出力され、第2出力端子には、第3スイッチング素子のONOFF状態に応じた正常な信号が出力される。本発明において、制御部は、第1スイッチの信号が入力される第1入力ポートと、上位装置からの外部信号が入力される第2入力ポートと、第1スイッチング素子の第3電極へ信号を出力する第1出力ポートと、第2スイッチング素子の第3電極へ信号を出力する第2出力ポートと、第3スイッチング素子の第3電極へ信号を出力する第3出力ポートとを有し、第1入力ポートに入力される第1スイッチの信号と、第2入力ポートに入力される外部信号とに基づいて、第1出力ポート、第2出力ポート、および第3出力ポートへ所定の信号を出力するようにしてもよい。この場合、第1入力ポート入力される第1スイッチの信号が、第1スイッチング素子の第3電極、および、第2スイッチング素子の第3電極にも同時に入力されるように構成してもよい。本発明において、第1出力端子は、第2スイッチの一端に接続され、第2出力端子は、第2スイッチの他端に接続されるとともに、リレーのコイルに接続されるように構成してもよい。本発明において、第1スイッチは、例えば車両のスタータスイッチであり、第2スイッチは、例えば車両のシフトポジションスイッチであり、リレーは、例えば車両のスタータリレーである。本発明において、各スイッチング素子は、それぞれ1対のスイッチング素子から構成されていてもよい。この場合、1対のスイッチング素子における一方のスイッチング素子の第1電極、第2電極、および第3電極は、それぞれ、他方のスイッチング素子の第1電極、第2電極、および第3電極と共通に接続される。本発明において、各スイッチング素子にFETを用いてもよい。この場合、FETのドレインは第1電極を構成し、ソースは第2電極を構成し、ゲートは第3電極を構成する。本発明によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号の出力が可能な信号出力回路を提供することができる。以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一の部分または対応する部分には、同一符号を付してある。図1において、CPU3、スイッチング回路100、第1出力端子T1、および第2出力端子T2により、本実施形態に係る信号出力回路が構成される。スイッチング回路100は、第1スイッチング素子Q1と、第2スイッチング素子Q2と、第3スイッチング素子Q3とを有しており、スイッチング素子Q1~Q3は、それぞれFETからなる。CPU3は、2つの入力ポート4、5と、3つの出力ポート6~8を備えている。入力ポート4には、操作スイッチ2SW1を介して、直流電源であるバッテリ1が接続される。操作スイッチ2の一端は、バッテリ1の正極に接続され、操作スイッチ2の他端は、CPU3の入力ポート4に接続されている。バッテリ1の負極はグランドに接地されている。CPU3の入力ポート4には、操作スイッチ2の信号が入力される。この信号は、P1、P2、P3の各点に同時に現われる。図1では、便宜上、P1~P3に現われる操作スイッチ2の信号をSW1で表示してある。P1~P3の各点は、実際には、基板上で配線パターンにより電気的に接続されている。したがって、入力ポート4に入力される操作スイッチ2の信号は、第1スイッチング素子Q1のゲートgと、第2スイッチング素子Q2のゲートgにも同時に入力される。CPU3の入力ポート5には、図示しない上位装置からの外部信号が入力される。出力ポート6は、第1スイッチング素子Q1のゲートgへ信号出力Aを出力する。出力ポート7は、第2スイッチング素子Q2のゲートgへ信号出力Bを出力する。出力ポート8は、第3スイッチング素子Q3のゲートgへ信号出力Cを出力する。第1スイッチング素子Q1のドレインdは、電源Vbに接続され、第1スイッチング素子Q1のソースsは、第2スイッチング素子Q2のドレインdに接続され、第1スイッチング素子Q1のゲートgは、CPU3の出力ポート6に接続されている。第2スイッチング素子Q2のソースsは、第1出力端子T1に接続され、第2スイッチング素子Q2のゲートgは、CPU3の出力ポート7に接続されている。第3スイッチング素子Q3のドレインdは、第1スイッチング素子Q1のソースsに接続されている。第3スイッチング素子Q3のソースsは、第2出力端子T2に接続され、第3スイッチング素子Q3のゲートgは、CPU3の出力ポート8に接続されている。後述するように、CPU3は、入力ポート4に入力される操作スイッチ2の信号と、入力ポート5に入力される外部信号とに基づいて、出力ポート6~8へ所定の信号を出力し、スイッチング回路100の各スイッチング素子Q1~Q3をON、OFFさせる。CPU3が、出力ポート6~8のどのポートへ信号を出力するかは、入力ポート4に入力される操作スイッチ2の信号と、入力ポート5に入力される外部信号によって決まる。第1出力端子T1は、操作スイッチ9SW2の一端に接続され、第2出力端子T2は、操作スイッチ9の他端に接続されている。第2出力端子T2には、リレー10のコイル10aの一端が接続されている。コイル10aの他端は、グランドに接地されている。リレー10の接点10bの一端は電源Vbに接続され、他端は負荷20に接続されている。リレー10のコイル10aに通電されて、接点10bが閉じると、電源Vbから負荷20に給電が行われて、負荷20が駆動される。以上の構成において、CPU3は、本発明における制御部に相当する。CPU3の入力ポート4、5は、それぞれ本発明における第1入力ポート、第2入力ポートに相当する。CPU3の出力ポート6、7、8は、それぞれ本発明における第1出力ポート、第2出力ポート、第3出力ポートに相当する。各スイッチング素子Q1~Q3のドレインd、ソースs、ゲートgは、それぞれ本発明における第1電極、第2電極、第3電極に相当する。操作スイッチ2は、本発明における第1スイッチに相当し、操作スイッチ9は、本発明における第2スイッチに相当する。次に、図1の回路の動作について説明する。最初に、スイッチング素子Q1~Q3に故障が発生していない正常時の動作について説明する。図2は、非動作時における回路状態と、各部の信号波形を示している。信号波形図において、SW1は操作スイッチ2の信号、SW2は操作スイッチ9の信号、出力A~出力Cは、それぞれ図1の出力ポート6~8からの出力を表している。Q1~Q3は、スイッチング素子Q1~Q3のONOFF状態、出力1は第1出力端子T1からの出力、出力2は第2出力端子T2からの出力を表している。リレーは、リレー10の接点10bのONOFF状態を表している。図3~図17の信号波形図においても同様である。図2の非動作時においては、SW1、SW2はともにOFFとなっている。また、CPU3に外部信号が入力されていないので、出力A~出力Cは全てLローレベルとなっている。このため、スイッチング素子Q1~Q3は全てOFFの状態にあり、出力1と出力2は共にOFFの状態にある。したがって、リレー10のコイル10aに通電がされず、接点10bはOFFであるので、負荷20は駆動されない。図3は、正常動作時における回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、操作スイッチ2が閉じてSW1がONになった場合を例示している。CPU3には、外部信号が入力されていないものとする。図3の状態では、CPU3へ操作スイッチ2の信号が入力されるが、外部信号の入力がないので、出力A~出力Cは全てLとなる。その一方、SW1のONによって、第1スイッチング素子Q1のゲートgと、第2スイッチング素子Q2のゲートgが共にHハイレベルとなるので、スイッチング素子Q1、Q2がONする。スイッチング素子Q3はOFFのままである。すなわち、第1出力端子T1の出力1はON状態であり、第2出力端子T2の出力2はOFF状態である。このため、電源Vbから、スイッチング素子Q1、Q2、第1出力端子T1、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図4は、正常動作時における他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、CPU3に外部信号が入力された場合を例示している。操作スイッチ2は開いていて、SW1はOFFになっているものとする。図4の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、CPU3は、当該外部信号に応じた信号を出力する。ここでは、出力ポート6、7に信号が出力されて、出力Aおよび出力BがHとなっている。このため、スイッチング素子Q1、Q2がONする。一方、スイッチング素子Q3は、OFFのままである。すなわち、第1出力端子T1の出力1はON状態であり、第2出力端子T2の出力2はOFF状態である。したがって、図3の場合と同様に、電源Vbから、スイッチング素子Q1、Q2、第1出力端子T1、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図5は、正常動作時における他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ2と操作スイッチ9が共に開いている状態で、CPU3に外部信号が入力された場合を例示している。SW1、SW2は、いずれもOFFである。なお、図5で入力される外部信号は、図4で入力される外部信号とは異なる信号である。図5の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、CPU3は、当該外部信号に応じた信号を出力する。ここでは、出力ポート6、8に信号が出力されて、出力Aおよび出力CがHとなっている。このため、スイッチング素子Q1、Q3がONする。一方、スイッチング素子Q2はOFFのままである。すなわち、第1出力端子T1の出力1はOFF状態であり、第2出力端子T2の出力2はON状態である。このため、電源Vbから、スイッチング素子Q1、Q3、および第2出力端子T2を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。次に、スイッチング素子Q1~Q3のドレインソース間が常時ショート状態となる故障ON故障が発生した場合の動作について説明する。図6は、第1スイッチング素子Q1がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、操作スイッチ2が閉じてSW1がONになった場合を例示している。CPU3には、外部信号が入力されていないものとする。図6の状態では、CPU3へ操作スイッチ2の信号が入力されるが、外部信号の入力がないので、出力A~出力Cは全てLとなる。その一方、SW1のONによって、第2スイッチング素子Q2のゲートgがHとなるので、第2スイッチング素子Q2がONする。第3スイッチング素子Q3はOFFのままである。また、SW1のONによって、第1スイッチング素子Q1のゲートgもHとなる。ところが、第1スイッチング素子Q1は、ショートしているので、SW1のONOFFにかかわらず常にON状態にある。しかるに、第2スイッチング素子Q2は正常状態にあって、SW1に同期してONOFFするので、第1出力端子T1の出力1は、SW1のONによってON状態となる。第2出力端子T2の出力2は、OFF状態である。このため、電源Vbから、スイッチング素子Q1、Q2、第1出力端子T1、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図7は、第1スイッチング素子Q1がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、CPU3に外部信号が入力された場合を例示している。操作スイッチ2は開いていて、SW1はOFFになっているものとする。図7の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、CPU3は、当該外部信号に応じた信号を出力する。ここでは、出力ポート6、7に信号が出力されて、出力Aおよび出力BがHとなっている。出力BがHとなることで、第2スイッチング素子Q2がONする。第3スイッチング素子Q3は、OFFのままである。一方、第1スイッチング素子Q1は、出力AのH、Lにかかわらず、常にON状態にある。しかるに、第2スイッチング素子Q2は正常状態にあって、出力Bに同期してONOFFするので、第1出力端子T1の出力1は、出力BがHになることで、ON状態となる。第2出力端子T2の出力2は、OFF状態である。このため、電源Vbから、スイッチング素子Q1、Q2、第1出力端子T1、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図8は、第1スイッチング素子Q1がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ2と操作スイッチ9が共に開いている状態で、CPU3に外部信号が入力された場合を例示している。SW1、SW2は、いずれもOFFである。なお、図8で入力される外部信号は、図7で入力される外部信号とは異なる信号である。図8の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、CPU3は、当該外部信号に応じた信号を出力する。ここでは、出力ポート6、8に信号が出力されて、出力Aおよび出力CがHとなっている。出力CがHとなることで、第3スイッチング素子Q3がONする。第2スイッチング素子Q2は、OFFのままである。一方、第1スイッチング素子Q1は、出力AのH、Lにかかわらず、常にON状態にある。しかるに、第3スイッチング素子Q3は正常状態にあって、出力Cに同期してONOFFするので、第2出力端子T2の出力2は、出力CがHになることで、ON状態となる。第1出力端子T1の出力1は、OFF状態である。このため、電源Vbから、スイッチング素子Q1、Q3、および第2出力端子T2を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図9は、第1スイッチング素子Q1がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ2と操作スイッチ9は共に開いていて、SW1、SW2は、いずれもOFFである。また、CPU3に外部信号の入力はなく、出力A~出力Cは全てLとなっている。図9の状態では、ショートしている第1スイッチング素子Q1は、常にON状態にあるが、正常状態にある第2スイッチング素子Q2および第3スイッチング素子Q3は共にOFFしている。このため、スイッチング素子Q1から、スイッチング素子Q2、Q3を介して、第1出力端子T1および第2出力端子T2へ至る電流経路は形成されない。すなわち、第1出力端子T1の出力1と、第2出力端子T2の出力2は、共にOFF状態を維持する。したがって、各出力端子T1、T2に意図しない信号が出力されることはなく、リレー10のコイル10aに通電はされない。図10は、第2スイッチング素子Q2がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、操作スイッチ2が閉じてSW1がONになった場合を例示している。CPU3には、外部信号が入力されていないものとする。図10の状態では、CPU3へ操作スイッチ2の信号が入力されるが、外部信号の入力がないので、出力A~出力Cは全てLとなる。その一方、SW1のONによって、第1スイッチング素子Q1のゲートgがHとなるので、第1スイッチング素子Q1がONする。第3スイッチング素子Q3はOFFのままである。また、SW1のONによって、第2スイッチング素子Q2のゲートgもHとなる。ところが、第2スイッチング素子Q2は、ショートしているので、SW1のONOFFにかかわらず常にON状態にある。しかるに、第1スイッチング素子Q1は正常状態にあって、SW1に同期してONOFFするので、第1出力端子T1の出力1は、SW1のONによってON状態となる。第2出力端子T2の出力2は、OFF状態である。このため、電源Vbから、スイッチング素子Q1、Q2、第1出力端子T1、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図11は、第2スイッチング素子Q2がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、CPU3に外部信号が入力された場合を例示している。操作スイッチ2は開いていて、SW1はOFFになっているものとする。図11の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、CPU3は、当該外部信号に応じた信号を出力する。ここでは、出力ポート6、7に信号が出力されて、出力Aおよび出力BがHとなっている。出力AがHとなることで、第1スイッチング素子Q1がONする。第3スイッチング素子Q3は、OFFのままである。一方、第2スイッチング素子Q2は、出力BのH、Lにかかわらず、常にON状態にある。しかるに、第1スイッチング素子Q1は正常状態にあって、出力Aに同期してONOFFするので、第1出力端子T1の出力1は、出力AがHになることで、ON状態となる。第2出力端子T2の出力2は、OFF状態である。このため、電源Vbから、スイッチング素子Q1、Q2、第1出力端子T1、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図12は、第2スイッチング素子Q2がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ2と操作スイッチ9が共に開いている状態で、CPU3に外部信号が入力された場合を例示している。SW1、SW2は、いずれもOFFである。なお、図12で入力される外部信号は、図11で入力される外部信号とは異なる信号である。図12の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、CPU3は、当該外部信号に応じた信号を出力する。ここでは、出力ポート6、8に信号が出力されて、出力Aおよび出力CがHとなっている。出力AがHとなることで、第1スイッチング素子Q1がONし、また、出力CがHとなることで、第3スイッチング素子Q3がONする。一方、第2スイッチング素子Q2は、出力BがLであるにもかかわらず、常にON状態にある。したがって、第1出力端子T1の出力1はON状態、第2出力端子T2の出力2もON状態となり、第1出力端子T1に、本来出ないはずの出力が現われる。しかるに、操作スイッチ9は開いているので、第1出力端子T1の出力は、リレー10のコイル10aに影響しない。また、仮に、操作スイッチ9が閉じていたとしても、出力1と出力2は共にON状態であるから、リレー10の動作に問題は生じない。結局、図12の場合は、電源Vbから、スイッチング素子Q1、Q3、および第2出力端子T2を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図13は、第2スイッチング素子Q2がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ2と操作スイッチ9は共に開いていて、SW1、SW2は、いずれもOFFである。また、CPU3に外部信号の入力はなく、出力A~出力Cは全てLとなっている。図13の状態では、ショートしている第2スイッチング素子Q2は、常にON状態にあるが、正常状態にある第1スイッチング素子Q1はOFFしている。このため、第1スイッチング素子Q1から、第2スイッチング素子Q2を介して、第1出力端子T1へ至る電流経路は形成されない。すなわち、第1出力端子T1の出力1は、OFF状態を維持する。このため、出力端子T1に意図しない信号が出力されることはない。仮に、出力端子T1に意図しない信号が出力されても、操作スイッチ9が開いているので、リレー10のコイル10aに影響しない。また、正常状態にある第3スイッチング素子Q3もOFFしているので、第2出力端子T2の出力2は、OFF状態を維持する。したがって、リレー10のコイル10aに通電はされない。図14は、第3スイッチング素子Q3がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、操作スイッチ2が閉じてSW1がONになった場合を例示している。CPU3には、外部信号が入力されていないものとする。図14の状態では、CPU3へ操作スイッチ2の信号が入力されるが、外部信号の入力がないので、出力A~出力Cは全てLとなる。その一方、SW1のONによって、第1スイッチング素子Q1のゲートgがHとなるので、第1スイッチング素子Q1がONする。また、SW1のONによって、第2スイッチング素子Q2のゲートgがHとなるので、第2スイッチング素子Q2もONする。一方、第3スイッチング素子Q3は、ショートしているので、SW1のONOFFにかかわらず、常にON状態にある。このため、スイッチング素子Q1~Q3は全てONし、第1スイッチング素子Q1から、第2スイッチング素子Q2を介して、第1出力端子T1へ至る電流経路と、第1スイッチング素子Q1から、第3スイッチング素子Q3を介して、第2出力端子T2へ至る電流経路とが形成される。すなわち、第1出力端子T1の出力1と、第2出力端子T2の出力2は、共にON状態となり、第2出力端子T2に、本来出ないはずの出力が現われる。しかるに、出力1と出力2は共にON状態であるから、リレー10の動作に問題は生じない。結局、図14の場合は、電源Vbから、スイッチング素子Q1、Q2、および第1出力端子T1を介して、また、スイッチング素子Q1、Q3、および第2出力端子T2を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図15は、第3スイッチング素子Q3がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、CPU3に外部信号が入力された場合を例示している。操作スイッチ2は開いていて、SW1はOFFになっているものとする。図15の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、CPU3は、当該外部信号に応じた信号を出力する。ここでは、出力ポート6、7に信号が出力されて、出力Aおよび出力BがHとなっている。出力AがHとなることで、第1スイッチング素子Q1がONし、出力BがHとなることで、第2スイッチング素子Q2がONする。一方、第3スイッチング素子Q3は、出力CがLであるにもかかわらず、常にON状態にある。このため、スイッチング素子Q1~Q3は全てONし、第1スイッチング素子Q1から、第2スイッチング素子Q2を介して、第1出力端子T1へ至る電流経路と、第1スイッチング素子Q1から、第3スイッチング素子Q3を介して、第2出力端子T2へ至る電流経路とが形成される。すなわち、第1出力端子T1の出力1と、第2出力端子T2の出力2は、共にON状態となり、第2出力端子T2に、本来出ないはずの出力が現われる。しかるに、出力1と出力2は共にON状態であるから、リレー10の動作に問題は生じない。結局、図15の場合は、図14の場合と同様に、電源Vbから、スイッチング素子Q1、Q2、および第1出力端子T1を介して、また、スイッチング素子Q1、Q3、および第2出力端子T2を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図16は、第3スイッチング素子Q3がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ2と操作スイッチ9が共に開いている状態で、CPU3に外部信号が入力された場合を例示している。SW1、SW2は、いずれもOFFである。なお、図16で入力される外部信号は、図15で入力される外部信号とは異なる信号である。図16の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、CPU3は、当該外部信号に応じた信号を出力する。ここでは、出力ポート6、8に信号が出力されて、出力Aおよび出力CがHとなっている。出力AがHとなることで、第1スイッチング素子Q1がONする。第2スイッチング素子Q2は、出力BがLであるため、OFF状態にある。一方、第3スイッチング素子Q3は、出力CのH、Lにかかわらず、常にON状態にある。しかるに、第1スイッチング素子Q1は正常状態にあって、出力Aに同期してONOFFするので、第2出力端子T2の出力2は、出力AがHになることで、ON状態となる。第1出力端子T1の出力1は、OFF状態である。このため、電源Vbから、スイッチング素子Q1、Q3、および第2出力端子T2を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図17は、第3スイッチング素子Q3がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ2と操作スイッチ9は共に開いていて、SW1、SW2は、いずれもOFFである。また、CPU3に外部信号の入力はなく、出力A~出力Cは全てLとなっている。図17の状態では、ショートしている第3スイッチング素子Q3は、常にON状態にあるが、正常状態にある第1スイッチング素子Q1および第2スイッチング素子Q2は共にOFFしている。このため、第1スイッチング素子Q1から、第3スイッチング素子Q3を介して、第2出力端子T2へ至る電流経路は形成されない。すなわち、第2出力端子T2の出力2は、OFF状態を維持する。このため、第2出力端子T2に意図しない信号が出力されることはない。また、正常状態にある第2スイッチング素子Q2もOFFしているので、第1出力端子T1の出力1は、OFF状態を維持する。したがって、リレー10のコイル10aに通電はされない。以上のように、図1の実施形態においては、第1スイッチング素子Q1のドレインdが電源Vbに接続され、第1スイッチング素子Q1のソースsが第2スイッチング素子Q2のドレインdに接続され、第2スイッチング素子Q2のソースsが第1出力端子T1に接続される。また、第3スイッチング素子Q3のドレインdが第1スイッチング素子Q1のソースsに接続され、第3スイッチング素子Q3のソースsが第2出力端子T2に接続される。この結果、電源Vbと第1出力端子T1との間に、第1スイッチング素子Q1および第2スイッチング素子Q2が直列に接続され、電源Vbと第2出力端子T2との間に、第1スイッチング素子Q1および第3スイッチング素子Q3が直列に接続されることになる。したがって、第1スイッチング素子Q1がショート状態となった場合でも、第2スイッチング素子Q2と第3スイッチング素子Q3が正常であれば、リレー10の動作は正常に行われる図6~図9。また、第2スイッチング素子Q2がショート状態となった場合でも、第1スイッチング素子Q1と第3スイッチング素子Q3が正常であれば、リレー10の動作は正常に行われる図10~図13。さらに、第3スイッチング素子Q3がショート状態となった場合でも、第1スイッチング素子Q1と第2スイッチング素子Q2が正常であれば、リレー10の動作は正常に行われる図14~図17。このようにして、本実施形態によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力することが可能となる。上述した実施形態では、汎用的な信号出力回路を例に挙げたが、本発明の信号出力回路は、冒頭で述べたような自動車のスタータモータ駆動回路に用いることができる。図18は、この場合の実施形態を示している。図18においては、図1の構成に、上位装置としてのコントローラECU;ElectronicControlUnit30が付加されている。また、図1の操作スイッチ2がスタータスイッチ2’に、操作スイッチ9がシフトポジションスイッチ9’に、リレー10がスタータリレー10’に、負荷20がスタータモータ20’に、それぞれ置き換わっている。なお、スタータリレー10’のコイルおよび接点も、それぞれ符号10a’および10b’で表してある。CPU3、スイッチング回路100、スタータスイッチ2’、シフトポジションスイッチ9’、およびスタータリレー10’によって、スタータモータ駆動回路が構成される。スタータスイッチ2’は、スタータモータ20’を始動するために操作されるスイッチである。スタータモータ20’は、自動車のエンジンを始動するためのモータである。シフトポジションスイッチ9’は、運転席に備わる図示しないシフトレバーの位置パーキング、ニュートラル、ドライブなどに応じてONOFFするスイッチである。例えば、シフトレバーがパーキング位置Pやニュートラル位置Nにあるときは、シフトポジションスイッチ9’はONとなり、シフトレバーがドライブ位置Dにあるときは、シフトポジションスイッチ9’はOFFとなる。コントローラ30は、CANControllerAreaNetwork通信ケーブル31により、CPU3の入力ポート5と接続されている。コントローラ30には、エンジン制御ユニットや車載部品制御ユニットをはじめ、各種の制御ユニットが含まれる。次に、図18のスタータモータ駆動回路の動作について、いくつかの例を挙げながら説明する。例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、ユーザの操作により、スタータスイッチ2’をONにして、エンジンを始動させる場合の動作は、以下のようになる。シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ9’がONとなっている。この状態で、スタータスイッチ2’をONにすると、図3で説明した動作と同様の動作が実行される。すなわち、この場合はCPU3への外部信号がないので、出力A~出力Cは全てLとなる。その一方、スタータスイッチ2’SW1のONによって、第1スイッチング素子Q1のゲートgと、第2スイッチング素子Q2のゲートgが共にHハイレベルとなるので、スイッチング素子Q1、Q2がONする。スイッチング素子Q3はOFFのままである。すなわち、第1出力端子T1の出力1はON状態であり、第2出力端子T2の出力2はOFF状態である。このため、電源Vbから、スイッチング素子Q1、Q2、第1出力端子T1、およびシフトポジションスイッチ9’を介して、スタータリレー10’のコイル10a’に通電される。これによって、スタータリレー10’の接点10b’はONし、電源Vbからスタータモータ20’へ給電が行われる結果、スタータモータ20’が駆動されて、エンジンが始動する。また、例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、シフトレバーを切り替えるためにブレーキペダルを踏み込んだ場合の動作は、以下のようになる。シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ9’がONとなっている。この状態で、ブレーキペダルを踏み込むと、ブレーキON信号が、コントローラ30からCPU3に入力される。この結果、図4で説明した動作と同様の動作が実行される。すなわち、コントローラ30からCAN通信ケーブル31を介して、CPU3にブレーキON信号が外部信号として入力されると、CPU3は出力ポート6、7にH信号を出力する。このため、スイッチング素子Q1、Q2がONし、電源Vbから、スイッチング素子Q1、Q2、第1出力端子T1、およびシフトポジションスイッチ9’を介して、スタータリレー10’のコイル10a’に通電される。これによって、スタータリレー10’の接点10b’はONし、電源Vbからスタータモータ20’へ給電が行われる結果、スタータモータ20’が駆動されて、エンジンが始動する。また、例えば、交差点において信号が赤から青に変わったような場合に、アイドリングストップの状態からエンジンを自動的に再始動する場合の動作は、以下のようになる。アイドリングストップ状態では、シフトレバーがドライブ位置にあるので、シフトポジションスイッチ9’はOFFとなっている。この状態で、ブレーキペダルを解放してゆくと、ペダルの踏込量が所定値未満になった時点で、ブレーキリリース信号がコントローラ30からCPU3に入力される。この結果、図5で説明した動作と同様の動作が実行される。すなわち、コントローラ30からCAN通信ケーブル31を介して、CPU3にブレーキリリース信号が外部信号として入力されると、CPU3は出力ポート6、8にH信号を出力する。このため、スイッチング素子Q1、Q3がONし、電源Vbから、スイッチング素子Q1、Q3、および第2出力端子T2を介して、スタータリレー10’のコイル10a’に通電される。これによって、スタータリレー10’の接点10b’はONし、電源Vbからスタータモータ20’へ給電が行われる結果、スタータモータ20’が駆動されて、エンジンが再始動する。以上は、正常時の動作についての説明であるが、スイッチング素子Q1~Q3のショート時における図18の回路の動作については、図6~図17の場合と同様である。したがって、ここでは説明を省略する。次に、図19に示す他の実施形態について説明する。本実施形態では、スイッチング回路200を構成する各スイッチング素子Q1~Q3は、それぞれ1対のスイッチング素子から構成されている。すなわち、第1スイッチング素子Q1は、FET11およびFET12からなり、これらのFETのドレインd、ソースs、およびゲートgは共通に接続されている。また、第2スイッチング素子Q2は、FET21およびFET22からなり、これらのFETのドレインd、ソースs、およびゲートgも共通に接続されている。さらに、第3スイッチング素子Q3は、FET31およびFET32からなり、これらのFETのドレインd、ソースs、およびゲートgも共通に接続されている。その他の構成については、図1と同じである。図19の回路においては、スイッチング素子Q1~Q3が、それぞれ1対のFETにより2重化された構成となっている。このため、1対のFETの一方に、ドレインソース間が常時オープン状態となる故障OFF故障が発生した場合でも、他方のFETがON状態となることで、スイッチング素子Q1~Q3は正常な信号を出力する。これにより、図3~図5に示した正常動作が行われる。なお、スイッチング素子Q1~Q3の各FETがショートしたときの動作は、図6~図17の場合と同様である。また、図18のスイッチング回路100の代わりに、図19のスイッチング回路200を用いてもよいことは言うまでもない。本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、前記実施形態では、スイッチング回路100、200のスイッチング素子Q1~Q3としてFETを用いた例を挙げたが、FETの代わりに通常のトランジスタを用いてもよい。この場合は、トランジスタのコレクタが第1電極に、エミッタが第2電極に、ベースが第3電極に、それぞれ相当する。また、前記実施形態では、負荷20スタータモータ20’への給電および断電を制御する開閉素子として、リレー10スタータリレー10’を用いた例を挙げたが、リレーの代わりにIGBTなどの大容量半導体スイッチング素子を用いてもよい。また、前記実施形態では、第1スイッチおよび第2スイッチを、機械的スイッチである操作スイッチ2スタータスイッチ2’および操作スイッチ9シフトポジションスイッチ9’で構成した例を挙げたが、第1スイッチおよび第2スイッチは、電子スイッチにより構成してもよい。さらに、図18では、自動車に搭載されるスタータモータ駆動回路を例に挙げたが、本発明に係る信号出力回路は、スタータモータ駆動回路以外の用途にも適用することができる。