"半導体構造体を作製する方法であって、Si基板12と、前記Si基板の上部表面上に配置されたNまたはCドープSi層16と、前記NまたはCドープSi層の上部表面上に配置されたSiGeチャネル層14とを包含する構造体を設けるステップと、前記SiGeチャネル層の上部表面上にpFETゲートスタック18を形成するステップと、p型ドーパントのイオン注入によって、前記SiGeチャネル層の一部内、前記NまたはCドープSi層の一部内、および前記pFETゲートスタックのフットプリントに、ソース領域およびドレイン領域26を形成するステップであって、前記ソース領域および前記ドレイン領域は階段接合プロフィールを有する、前記形成するステップと、を含む方法。前記構造体を前記設けるステップは、前記Si基板の上部表面上に前記SiGe層を形成し、次いで前記Si基板の前記上部領域16’中にNまたはCを注入することによって、前記Si基板12の上部部分内に前記NまたはCドープ層を形成するステップを含む、請求項1に記載の方法。前記Si基板の前記上部表面上に前記SiGe層を前記形成するステップは、エピタキシャル成長プロセスを含み、前記SiGe層は応力歪を有する、請求項2に記載の方法。前記NまたはCの注入は、1E12atoms/cm2~5E15atoms/cm2のイオンドーズを用いて、2keV~10keVの範囲のエネルギで行われる、請求項2に記載の方法。前記構造体を前記設けるステップは、前記Si基板の上部表面上に前記NまたはCドープSi層を形成するステップと、次いで前記NまたはCドープSi層の上部表面上に前記SiGeチャネル層14を形成するステップとを含む、請求項1に記載の方法。前記NまたはCドープSi層を前記形成するステップおよび前記SiGeチャネル層を形成するステップの両方が、エピタキシャル成長プロセスを含む、請求項5に記載の方法。前記NまたはCドープSi層を形成するステップおよび前記SiGeチャネル層を形成するステップの間真空が維持されている、請求項6に記載の方法。前記構造体を前記設けるステップは、前記Si基板の上部領域内に前記NまたはCドープSi層を形成するステップと、次いで前記NまたはCドープSi層16の上部表面上に前記SiGeチャネル層を形成するステップとを含む、請求項1に記載の方法。前記NまたはCドープSi層を前記形成するステップは、前記Si基板の前記上部領域中にNまたはCをイオン注入するステップを含む、請求項8に記載の方法。NまたはCを前記注入するステップは、1E12atoms/cm2~5E15atoms/cm2のイオンドーズを用いて、2keV~10keVの範囲のエネルギで実施される、請求項9に記載の方法。前記SiGeチャネル層を形成するステップは、エピタキシャル成長プロセスを含む、請求項8に記載の方法。半導体構造体を形成する方法であって、Si基板12の表面上に配置されたSiGeチャネル層14を包含する構造体を設けるステップと、前記SiGeチャネル層の一部分上にpFETゲートスタックを形成するステップと、NまたはCを、ハローイオンと共に共注入し、前記Si基板の上部領域と、前記pFETゲートスタックのフットプリントとにNまたはCドープSi層16’を形成する、ハローイオン注入処理を実施するステップと、p型ドーパントのイオン注入によって、前記SiGe層チャネル14の一部内、前記NまたはCドープSi層16’の一部内、および前記pFETゲートスタックのフットプリントに、ソース領域およびドレイン領域26を形成するステップであって、前記ソース領域および前記ドレイン領域26は階段接合プロフィールを有する、前記形成するステップと、を含む方法。前記構造体を前記設けるステップは、前記Si基板の前記表面上に前記SiGeチャネル層をエピタキシャルに成長させるステップを含む、請求項12に記載の方法。前記ハローイオン注入は、前記Si基板の垂直方向から15°~45°の角度で行われる、請求項12に記載の方法。前記ハローイオン注入は、5keV~30keVのエネルギで行われる、請求項12に記載の方法。前記ハローイオン注入は、1E12atoms/cm2~5E15atoms/cm2のNまたはCのドーズ、および5E12atoms/cm2~1E14atoms/cm2のハローイオンのドーズを含む、請求項12に記載の方法。Si基板12と、前記Si基板の上部表面上に配置されたNまたはCドープSi層と、前記NまたはCドープSi層の上部表面上に配置されたSiGeチャネル層14と、前記SiGeチャネル層の上部表面上に配置されたpFETゲートスタックと、ソース領域およびドレイン領域26であって、前記SiGeチャネル層の一部分内、前記NまたはCドープSi層の一部分内、および前記pFETゲートスタックのフットプリントにそれぞれ配置され、階段接合をそれぞれ含む、前記ソース領域およびドレイン領域と、を含む半導体構造体。前記NまたはCドープSi層は、エピタキシャルNまたはCドープSi層である、請求項17に記載の半導体構造体。前記SiGeチャネル層はエピタキシャルSiGeチャネル層である、請求項17に記載の半導体構造体。前記SiGeチャネル層は応力歪を有する、請求項17に記載の半導体構造体。前記NまたはCドープSi層はSi:Nを含む、請求項17に記載の半導体構造体。前記NまたはCドープSi層はSi:Cを含む、請求項17に記載の半導体構造体。前記NまたはCドープSi層が、前記SiGeチャネル層の真下に連続して所在する、請求項17に記載の半導体構造体。前記NまたはCドープSi層が、前記SiGe層の真下に部分的に所在する、請求項17に記載の半導体構造体。前記ゲートスタックは、ゲート導体層22と積層されたゲート誘電体層20から成る、請求項17に記載の半導体構造体。在来のSiGeチャネルpMOSFETの一つの問題点は、ソース領域およびドレイン領域を形成するのに使われる、ホウ素などのp型ドーパントが、SiGe中ではSi中よりもはるかに遅く拡散することである。しかして、下層のSiエリア中のソース領域およびドレイン領域の接合部は、所与の接合/ゲートオーバーラップ量に対し、従来型SiMOSFET中におけるよりも多く侵入し、より深くなり、これにより短チャンネル効果を劣化させる。この問題に対する一つの可能な解決法は、Si基板上に極度に厚いSiGeチャネルを成長させることである。しかしながら、かかる解決法は、SiGe層中に形成される不整合転位欠陥の数が増加することになり、結果としてpMOSFETデバイスの性能を劣化させることになる。シリコンゲルマニウムSiGeチャネルの表面上に配置されたpチャネル電界効果トランジスタpFETデバイスを含む半導体構造体が提供され、本構造体では、ソース領域とドレイン領域との接合プロフィールが階段状である。本開示全体を通して、階段状abruptという用語は、シリコン基板中のドーパント濃度が、その表面上のSiGe半導体チャネル中のドーパント濃度と等しいかまたはそれより低い接合プロフィールを表すために使われる。この階段ソース/ドレイン接合は、これにより短チャネル効果の改良された制御を提供する。本開示では、Si基板の上部に配置されたSiGeチャネル層の直接真下に、NまたはCドープSi層を形成することによって、pFETデバイスに対する階段ソース/ドレイン接合が設けられる。しかして、SiGeチャネル層とSi基板との間の挟まれたNまたはCドープSi層が、p型ドーパントに対して上層のSiGeチャネル層とほぼ同じ拡散速度を有する、構造体が提供される。NまたはCドープSi層と上層のSiGeチャネル層とがp型ドーパントに対しほぼ同じ拡散率を有し、NまたはCドープSi層が、下層のSi基板中へのp型ドーパントの拡散を遅延させるので、階段ソース/ドレイン接合を形成することが可能になる。Si基板上に直接接して配置されたSiGeチャネル層を含む従来技術の構造体においては、ゲートの下側により多く、Si基板中により深く侵入した埋没ソース/ドレイン接合が形成される。また、このNまたはCドープSi層は、階段ソース/ドレイン接合プロフィールを有するpFETデバイスを提供するのに加え、pFETデバイスの閾値電圧ロールオフの制御にも役立つ。階段接合がなければ、SiGeチャネルの下側のソース/ドレイン接合が近接近することにより、pFET中のデバイス漏損が増加する。接合部が近接近することによって、ゲート電極により劣弱に制御される、高い閾値内漏損がもたらされ、したがってpFETデバイスの短チャネル制御を劣化させる。本開示の一つの態様において、SiGeチャネルの表面上に配置されたpFETデバイスを含む、半導体構造体を形成する方法が提供される。本方法は、Si基板と、Si基板の上部表面に配置されたNまたはCドープSi層と、NまたはCドープSi層の上部表面に配置されたSiGeチャネル層とを包含する構造体を設けるステップを含む。少なくとも一つのゲート誘電体層および一つのゲート導体を含むpFETゲートスタックが、SiGeチャネル層の上部表面上に形成される。次いで、p型ドーパントのイオン注入によって、構造体のpFETゲートスタック中のフットプリントに、各々が階段接合を有するソース領域およびドレイン領域が形成される。本開示の別の態様において、SiGeチャネルの表面上に配置されたpFETデバイスを含む、半導体構造体を形成する方法が提供され、本方法はSi基板の表面上に配置されたSiGeチャネル層を包含する構造体を設けるステップを含む。次いで、SiGeチャネル層の一部分上にpFETゲートスタックが形成される。次に、ハローイオン注入処理が行われ、NまたはCが、ハローイオンと共注入されて、Si基板の上部領域およびpFETゲートスタックのフットプリントにNまたはCドープSi層が形成される。次いで、SiGe層の一部内、NまたはCドープSi層の一部内、およびpFETゲートスタックのフットプリントに、p型ドーパントのイオン注入によってソース領域およびドレイン領域が形成され、該ソース領域およびドレイン領域は階段状接合プロフィールを有する。本開示のさらに別の態様において、Si基板と、Si基板の上部表面上に配置されたNまたはCドープSi層と、NまたはCドープSi層の上部表面上に配置されたSiGeチャネル層と、SiGeチャネル層の上部表面上に配置されたpFETゲートスタックと、ソース領域およびドレイン領域であって、SiGe層の一部分内、NまたはCドープSi層の一部分内、およびpFETゲートスタックのフットプリントにそれぞれ配置され、階段接合をそれぞれ包含するソース領域およびドレイン領域と、を含む半導体構造体が提供される。本開示は、ソース領域およびドレイン領域の接合プロフィールが階段状の、シリコンゲルマニウムSiGeチャネルを含むpFETデバイス、および該デバイスを形成する方法を提供するものであり、後記の考察および本出願に添付の図面を参照しながら、以下にこれをさらに詳しく説明する。なお、これら図面は例示目的のためだけに提示するものであり、原寸に比例して描かれてはいない。以下の説明において、本開示を例示するために、特定の構造体、コンポーネント、材料、寸法、処理ステップおよび技法など、数多くの具体的詳細を述べる。しかしながら、当業者は、これらの具体的詳細なくして、または他の具体的詳細を使って、本開示のさまざまな実施形態を実施できることをよく理解していよう。他の例においは、本開示の各種実施形態が不明瞭になることを回避するため、周知の構造体または処理ステップは説明されていない。当然ながら、層、領域、または基板などのエレメントが別のエレメントの上にonある、または覆ってoverいると述べられた場合、それが別のエレメントの直接上にあることも、介在するエレメントが存在することもある。これに対し、あるエレメントが別のエレメントの直接上にdirectlyonある、または直接覆ってdirectlyoverいると述べられた場合、介在するエレメントは存在しない。これもまた当然ながら、あるエレメントが別のエレメントに接続されてconnectedいる、または結合されてcoupledいると述べられた場合、それが他のエレメントに直接接続または結合されていることも、介在するエレメントが存在することもある。これに対し、あるエレメントが別のエレメントの直接接続されてdirectlyconnectedいる、または直接結合されてdirectlycoupledいると述べられた場合、介在するエレメントは存在しない。ここで図1~図4を参照すると、本開示の一つの実施形態が示されている。図1~図4に示された実施形態において、Si基板の上部表面上にSiGeチャネル層が形成された後、NまたはCドープSi層が形成される。最初に図1を参照すると、本開示に使用可能な初期構造体10が示されている。初期構造体10はSi基板12を含む。一つの実施形態において、Si基板12はバルク基板である。別の実施形態において、Si基板12はシリコンオンインシュレータSOI:silicon-on-insulator基板である。Si基板12は、単結晶、多結晶、またはアモルファスとすることができる。一般的に、本開示では単結晶Si基板が用いられる。いくつかの例において、Si基板12は、単結晶表面配向を有する。別の例では、相異なる結晶方位を有する異なった表面領域を有する、ハイブリッドSi基板が用いられる。ハイブリッド基板が用いられる場合、nFETは、一般に結晶表面100上に形成され、pFETは、一般に結晶面110上に形成される。このハイブリッド基板は、当該技術分野で周知の技法によって形成することができる。例えば、米国特許第7,329,923号、2005年6月2日に公開された米国特許出願公開第2005/0116290号、および米国特許第7,023,055号を参照されたい。これら各々の内容全体は参照によって本明細書に組み込まれる。SOI基板が用いられる場合、SOI基板は、ハンドル基板、ハンドル基板の上部表面上に配置された埋め込み絶縁層、および埋め込み絶縁層の上部表面上に配置されたSi層を含む。SOI基板のハンドル基板は、半導体材料とすることができ、これを埋め込み絶縁層上面に配置されたSi層と同じもの、または異なるものとすることができる。本明細書で、ハンドル基板の半導体材料に関連して使う用語半導体は、例えば、Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InPまたは他の類似のIII/V族化合物半導体を含む、任意の半導体材料をいう。また、これら半導体材料の積層をハンドル基板の半導体材料として用いることも可能である。一つの実施形態において、ハンドル基板はSiから成る。ハンドル基板とSi層とは、同じまたは異なった結晶方位を有し得る。例えば、ハンドル基板もしくはSi層またはその両方の結晶方位を{100}、{110}、または{111}とすることができる。本開示では、具体的に述べたこれら結晶方位以外の結晶方位を使用することも可能である。SOI基板のハンドル基板もしくはSi層またはその両方は、単結晶半導体材料、多結晶材料、またはアモルファス材料とすることができる。通常、SOI基板の少なくともSi層は単結晶半導体材料である。SOI基板の埋め込み絶縁層は、結晶とすることも、あるいは非結晶酸化物または窒化物とすることもできる。一つの実施形態において、埋め込み絶縁層は酸化物である。埋め込み絶縁層は、連続とすることも不連続とすることもできる。不連続埋め込み絶縁層が在る場合、絶縁領域は、半導体材料に取り囲まれた離島として存在する。SOI基板は、例えば、SIMOXseparationbyionimplantationofoxygen酸素注入による分離または層転位を含む、標準的なプロセスを用いて形成することが可能である。層転位プロセスが用いられる場合、2つの半導体ウエハを一緒に接合した後で、随意的な薄化ステップを実施することができる。この随意的薄化ステップでは、半導体層の厚さは、より望ましい厚さを有する層にまで低減される。SOI基板のSi層の厚さは、典型的には100Å~1000Å10nm~100nmであるが、さらに典型的には、500Å~700Å50nm~70nmの厚さである。いくつかの実施形態において、ETSOIextremelythinsemiconductor-on-insulator極薄半導体オンインシュレータ基板が用いられた場合、該SOIのSi層は、100Å10nmより薄い厚さを有する。Si層の厚さが前述した範囲の一つ以内でない場合、例えば、平坦化またはエッチングなどの薄化ステップを使って、Si層の厚さを前述の範囲の一つ以内に入る値まで低減することができる。SOI基板の埋め込み絶縁層は、典型的には10Å~2000Å1nm~200nmの厚さを有するが、さらに典型的には1000Å~1500Å100nm~150nmの厚さである。本開示では、SOI基板のハンドル基板の厚さは重要ではない。Si基板12は、ドープすることも、ドープしないことも、またはその中にドープ領域と非ドープ領域とを含むこともできる。簡明化のため、ドープ領域は、本出願の図面中では具体的に示されていない。Si基板12内の各ドープ領域は、同一のまたは相異なる、伝導度もしくはドーピング濃度あるいはそれらの両方を有し得る。Si基板12中に所在するドープ領域は、通常、ウェル領域といわれ、これらは、従来式のイオン注入処理またはガス相ドーピングを用いて形成される。図面中に示された特定の実施形態において、Si基板12は、pFETデバイス領域だけを含み、nFETデバイス領域は、示されたpFETデバイス領域の周辺部に配置されることになろう。しかして、Si基板12には、図のpFETデバイス領域中をドープして、pウェル領域図示せずを含めることができる。次いで図2を参照すると、Si基板12の上部表面上にSiGeチャネル層14を形成した後の、図1の初期構造体が示されている。SiGeチャネル層14は、例えば、超高真空化学気相堆積UHVCVD:ultrahighvacuumchemicalvapordepositionなど、任意の従来式エピタキシャル成長プロセスを用いて形成することができる。いくつかの例において、SiGeチャネル層14は、SiおよびGeの両方を包含する前駆体、またはSi含有前駆体とGe含有前駆体との組み合わせを含む、任意の従来式前駆体を用いて形成することが可能である。例示された特定の実施形態において、エピタキシャルに形成されたSiGeチャネル層14は、Si基板12と同じ結晶方位を有する。さらに、SiGe層14は、一般に歪SiGe層である。いくつかの実施形態において、SiGeチャネル層14は傾斜SiGe層であり、一方、他の実施形態においては、SiGeチャネル層14は非傾斜層である。SiGeチャネル層14は、式Si1-yGeyで表すことができ、yは0.1から約0.4の範囲とすることができる。SiGeチャネル層14の厚さは、同層を形成するのに用いられたエピタキシャル成長プロセスの条件に応じて変わり得る。典型的には、SiGeチャネル層14は、1nm~30nmの厚さを有するが、さらに典型的には4nm~7nmの厚さである。次いで図3を参照すると、Si基板12中に、NまたはCドープSi層16がSiGeチャネル層14とSi基板12との間に挟まれるようにして、NまたはCドープSi層16が形成された後の、図2の構造体が示されている。一つの実施形態において、層16はNドープSiすなわちSi:Nから成る。さらに別の実施形態では、層16はCドープSiすなわちSi:Cから成る。NまたはCドープSi層16は、SiGeチャネル層14の下部表面に隣接するSi基板12の上部領域中に、NまたはCを注入することによって形成することができる。Si基板12の上部領域中へのNまたはCの注入は、従来式のイオン注入装置を用いて行うことが可能である。NまたはCイオンの注入処理の条件は、SiGeチャネル層14の全体的厚さ、およびSi基板12の上部領域中に注入されるイオンの種類すなわちNかCかによって変わり得る。Si基板12の上部領域とは、NまたはCイオンが、Si基板12の上部面において、Si基板12の上部表面から下20nmの深さまで注入されることを意味する。典型的には、Si基板12の上部領域中へのNまたはCイオンの注入は、2keV~10keVのエネルギで実施可能であるが、さらに典型的には4keV~7keVのエネルギである。NまたはCイオン注入処理は、典型的には1E12atoms/cm2~5E15atoms/cm2のCまたはNのドーズを用いて実施されるが、さらに典型的には1E13atoms/cm2~5E14atom/cm2のイオンドーズ量が使われる。一つの実施形態において、NまたはCイオン注入は、単一回のステップで実施可能である。これに換えて、別の実施形態では、NまたはCイオン注入は、同一のまたは異なったイオン注入条件を使って、複数回のイオン注入ステップで実施することもできる。形成されたNまたはCドープSi層16の厚さは、用いられたイオン注入処理の条件如何によって変わり得る。典型的には、形成されたNまたはCドープSi層16の厚さは、1nm~35nmであるが、さらに典型的には15nm~25nmの厚さである。ドープSi層内のNまたはCの濃度は、注入されたNまたはCイオンのドーズ量に依存する。典型的には、ドープSi層内のNまたはCの濃度は1E17atoms/cm3~1E21atoms/cm3であるが、さらに典型的には、ドープSi層内のNまたはCの濃度は5E18atoms/cm3~1E20atoms/cm3である。図3には構造体が設けられているのが示されており、この構造体では、SiGeチャネル層14とSi基板12との間に挟まれたNまたはCドープSi層16が、p型ドーパントに対して上層のSiGeチャネル層14とほぼ同じ拡散速度を有する。NまたはCドープSi層16と上層のSiGeチャネル層14とが、p型ドーパントに対しほぼ同じ拡散率を有し、NまたはCドープSi層16が下層のSi基板12中へのp型ドーパントの拡散を遅らせるので、階段ソース/ドレイン接合を後に形成することが可能になる。この実施形態において、図3に示されるように、NまたはCドープSi層16は、SiGeチャネル層14の真下に連続的に所在する。図3に示された構造体が形成された後、SiGeチャネル層14と、NまたはCドープSi層16と、Si基板12の一部分との中に、少なくとも一つの分離領域図示せずを形成することができる。この少なくとも一つの分離領域は、トレンチ分離領域またはフィールド酸化膜分離領域とすることができる。トレンチ分離領域は、当業者には周知の従来式トレンチ分離処理を用いて形成することが可能である。例えば、トレンチ分離領域を形成するのに、リソグラフィ、エッチング、および酸化物などのトレンチ誘電体によるトレンチの充填を用いることができる。随意的に、トレンチ充填に先立ってトレンチ内にライナを形成することができ、トレンチ充填後に緻密化ステップを実施することができ、同じくトレンチ充填後に平坦化処理を行うことが可能である。フィールド酸化膜は、いわゆるシリコンの局部酸化処理を用いて形成することができる。なお、分離領域は、相隣接しているゲート領域の間の絶縁を提供するものであり、通常、相隣接するゲートが反対の伝導性を有する場合、すなわちnFETとpFETとの場合に必要となる。しかして、該少なくとも一つの分離領域が、nFETデバイス領域をpFETデバイス領域から隔てる。次いで図4を参照すると、図示のpFETデバイス領域中にpFET18を形成した後の、図3の構造体が示されている。pFET18は、ゲート誘電体層20およびゲート導体22を包含するpFETゲートスタックを含む。また、図4に示されたpFET18は、随意的側壁スペーサ24と、ソース/ドレイン拡張域具体的に図示せずと、本明細書では総称してソース/ドレイン領域26という、ソース領域およびドレイン領域と、を含む。ソース/ドレイン領域26は、これらに関わる階段接合を有する。pFET18は、堆積、リソグラフィ、およびエッチングのステップを含む、任意の従来式処理フローを用いて形成することができる。あるいは、pFET18を形成するのに、リプレースメントゲート処理を用いることも可能である。ゲート誘電体層20は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素など、任意の絶縁材料から成る。一つの実施形態において、ゲート誘電体層20は、酸化ケイ素よりも大きい誘電率すなわち4.0以上の誘電率を有するhigh-kゲート誘電体である。別途の言及がなければ、本明細書に記載された全ての誘電率は真空に対するものである。具体的には、使用可能なhigh-kゲート誘電体には、以下に限らないが、酸化物、窒化物、酸窒化物、もしくは、金属ケイ酸塩および窒化金属ケイ酸塩を含むケイ酸塩、またはこれらの組み合わせが含まれる。一つの実施形態において、high-kゲート誘電体には、例えば、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、これらのケイ酸塩、およびこれらの合金などの酸化物から成る。これらのhigh-k材料の積層スタックも、high-kゲート誘電体として用いることができる。xの各値は、独立して0.5~3の範囲にあり、yの各値は、独立して0~2である。いくつかの実施形態では、high-kゲート誘電体として、HfO2、ハフニウムケイ酸塩、ハフニウムケイ素酸窒化物が用いられる。ゲート誘電体層20の物理的厚さは変わり得るが、典型的には、ゲート誘電体層20は、0.5nm~10nmの厚さを有し、さらに典型的には0.5nm~約3nmの厚さである。ゲート誘電体層20は、例えば、化学気相堆積法CVD:chemicalvapordeposition、プラズマ支援CVD、有機金属化学気相堆積法MOCVD:metalorganicchemicalvapordeposition、原子層堆積法ALD:atomiclayerdeposition、蒸着法、反応性スパッタリング法、化学溶液堆積法、および他の類似の堆積処理などの堆積処理によって形成することができる。また、上記処理の任意の組み合わせを用いて、ゲート誘電体層20を形成することも可能である。種々のデバイス領域内各々のゲート誘電体材料は、同じものとすることも異なるものとすることもできる。相異なるゲート誘電体材料は、ブロックマスク技術を用いて形成することができる。前述したように、pFET18は、ゲート導体またはゲート電極22も含む。用いられるゲート導体22は、以下に限らないが、多結晶シリコン、多結晶シリコンゲルマニウム、元素金属例えば、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム、および白金、少なくとも一つの元素金属の合金、元素金属窒化物例えば、窒化タングステン、窒化アルミニウム、および窒化チタン、元素金属シリサイド例えば、ケイ化タングステン、ケイ化ニッケル、およびケイ化チタンおよびこれらの積層体を含め、任意の導電材料を含み得る。一つの実施形態において、ゲート導体22は、例えば、RuO2などのp型ゲート金属から成る。いくつかの例において、単一層のゲート導体22が形成される。別の例では、導電材料の第一層および導電材料の第二層が形成される。一つの実施形態において、ゲート導体22には、下から上に、導電金属層と上部の伝導性Si含有材料層とのスタックを含め、導電金属層が伝導性Si含有材料層よりも高い伝導度を有するようにすることができる。ゲート導体22は、例えば、化学気相堆積法CVD、プラズマ助長化学気相堆積法PECVD:plasmaenhancedchemicalvapordeposition、蒸着法、物理気相堆積法PVD:physicalvapordeposition、スパッタリング法、化学溶液堆積法、原子層堆積法ALDおよび他の類似の堆積処理を含め、従来式の堆積処理を用いて形成することが可能である。Si含有材料がゲート導体22として使われる場合、Si含有材料は、インシチュin-situドーピング堆積処理を用いるか、もしくは堆積を行った後、Si含有材料中に適切な不純物を導入するイオン注入などのステップを実施して、適切な不純度以内にドープすることができる。金属シリサイドを形成する場合には、従来式のケイ化処理を用いることができる。堆積されたゲート導体22は、典型的には5nm~200nmの厚さを有するが、さらに典型的には20nm~100nmの厚さである。異なるデバイス領域中のゲート導体の材料は、同じものとすることも異なるものとすることも可能である。相異なるゲート導電材料は、ブロックマスク技術を使って形成することができる。いくつかの実施形態において、随意的ハードマスク材料図示せずをゲート導体22の上面に配置することができる。この随意的ハードマスク材料には、酸化物、窒化物、酸窒化物、または積層スタックを含めこれらの任意の組み合わせが含まれる。随意的ハードマスク材料が用いられる場合、これらは例えば、CVDおよびPECVDを含め、当業者に周知の従来式堆積処理を用いて形成される。上記の代わりに、例えば、酸化もしくは窒化またはその両方などの熱処理によって、この随意的ハードマスク材料を形成することもできる。随意的ハードマスク材料の厚さは、用いられる正確なハードマスク材料およびこれを形成するのに使われるプロセスに応じて変わり得る。典型的には、該ハードマスク材料は5nm~200nmの厚さを有するが、さらに典型的には10nm~50nmの厚さである。ハードマスク材料は、通常、導電材料が、多結晶シリコンまたはSiGeなどのSi含有材料の場合に用いられる。ソース/ドレイン拡張領域図示せずは、任意の周知の拡張イオン注入処理法を用いて形成される。拡張イオン注入の後、アニールを使って、注入された拡張イオンを活性化することができる。随意的側壁スペーサ24は、スペーサ材料の堆積とその後のエッチングを含む任意の周知の処理法を用いて形成することが可能である。典型的なスペーサ材料には、酸化物もしくは窒化物またはその両方が含まれる。スペーサの形成の後、層14および16の露出表面内のpFET18のフットプリントに、pFET18がイオン注入マスクとしての役割をして、ソース/ドレイン領域26が形成される。ソース/ドレイン領域26は、ソース/ドレインイオン注入処理を用い、その後アニールを行って形成される。例示された特定の実施形態において、Bなどのp型ドーパントが層14および16の中に注入される。前述のように、ソース/ドレイン領域26は、階段接合を有する。NまたはCドープSi層と上層のSiGeチャネル層とがp型ドーパントに対しほぼ同じ拡散率を有し、NまたはCドープSi層が、下層のSi基板中へのp型ドーパントの拡散を遅延させるので、階段ソース/ドレイン接合が形成される。いくつかの実施形態において、この段階で、半導体材料の上面に金属半導体合金を形成することが可能な任意の処理法を用いて、金属半導体合金コンタクトを形成することができる。一つの実施形態において、シリサイド処理を用いて、金属半導体合金コンタクトを形成することができる。このシリサイド処理は、スペーサの外縁に対して自己整合させることが可能である。該シリサイド処理は、半導体材料と反応させたとき、金属半導体合金を形成する能力のある金属を形成するステップを含む。金属半導体合金コンタクトを形成するのに使われる金属は、以下に限らないが、タンタル、チタン、タングステン、ルテニウム、コバルト、ニッケル、またはこれらの材料の任意の適切な組み合わせを含み得る。この金属の上面に窒化チタンまたは窒化タンタルなどの拡散バリアを形成することができる。アニールが実施され、金属と下層の半導体材料との間で反応を生じさせて金属半導体合金領域を形成する。通常、このアニールは、少なくとも250°C以上の温度で行われる。単一回のアニールステップ、または複数回のアニールステップを用いることができる。一切の未反応金属および随意的拡散バリアは、アニールが実施された後除去される。いくつかの実施形態において、随意的なパターン取りされたハードマスクが存在せず、導電材料がSi含有材料から成る場合、金属半導体合金コンタクトは、パターン取りされた導電材料の直接上面に形成することができる。ここで図5~図6を参照すると、本開示の別の実施形態が示され、該実施形態では、SiGeチャネル層が形成される前にNまたはCドープSi層が形成される。最初に図5を参照すると、本開示の別の実施形態による、Si基板12の上部表面上または面内にNまたはCドープSi層16が形成された後の、図1の初期構造体が示されている。本開示の一つの実施形態において、NまたはCドープSi層16は、従来型のSi前駆体、およびNドーパント源またはCドーパント源が使われる、任意の従来式エピタキシャル成長プロセスを用いて、Si基板12の直接上部表面上に形成される。Nドーパント源の例には、例示としてアンモニアベースの気体種が含まれる。Cドーパント源の例には、例示としてメチルシランが含まれる。エピタキシャル成長が用いられる場合、NまたはCドープSi層16は、Si基板12と同じ結晶方位を有する。上記の代わりに、イオン注入処理を用いて、Si基板12の上部表面領域内にNまたはCドープSi層16を形成することもできる。注入処理の条件は、Si基板12の上部領域中に注入されるイオンの型、すなわちNかまたはCかによって変わり得る。典型的には、Si基板12の上部領域中へのNまたはCの注入は、2keV~10keVの範囲のエネルギで実施されるが、さらに典型的には4keV~7keVのエネルギで行われる。NまたはCイオン注入処理は、典型的には、1E12atoms/cm2~5E15atoms/cm2のドーズを使って実施されるが、さらに典型的には1E13atoms/cm2~5E14atoms/cm2のイオンドーズ量が使われる。NまたはCイオン注入は、単一回のステップで行うこともでき、あるいは、同じまたは異なったイオン注入条件を使った複数回のイオン注入を用いることもできる。形成されるNまたはCドープSi層16の厚さは、これを形成するのに用いられた技法の如何により変わり得る。典型的には、形成されるNまたはCドープSi層16の厚さは、1nm~35nmであるが、さらに典型的には15nm~25nmの厚さである。ドープSi層内のNまたはCの濃度は、NまたはCドープSi層16を形成するのに使われた技法に依存する。例えば、イオン注入が用いられる場合、ドープSi層内のNまたはCの濃度は1E17atoms/cm3~1E21atoms/cm3であるが、さらに典型的には、ドープSi層内のNまたはCの濃度は5E18atoms/cm3~1E20atoms/cm3である。NまたはCドープSi層16を形成するのに、エピタキシャル成長プロセスが使われる場合、ドープSi層内のNまたはCの濃度は0.01原子パーセント~1原子パーセントであるが、さらに典型的には、ドープSi層内のNまたはCの濃度は0.1原子パーセント~0.5原子パーセントである。次に図6を参照すると、NまたはCドープSi層16の表面上にSiGeチャネル層14を形成した後の、図5の構造体が示されている。SiGeチャネル層14は、図2に示された実施形態で前述したようにして形成される。一つの実施形態において、SiGeチャネル層14は、Si基板12の上部表面上で層16をエピタキシャル成長させた後、真空を破らずに形成することができる。別の実施形態では、層14のエピタキシャル成長と層16のエピタキシャル成長との間で真空が破られる。エピタキシャルに形成されたSiGeチャネル14は、層16と同じ結晶方位を有する。例示された実施形態において、NまたはCドープSi層16は、SiGeチャネル層14の真下に連続して所在する。図6には、構造体が設けられているのが示されており、この構造体では、SiGeチャネル層14とSi基板12との間に挟まれたNまたはCドープSi層16が、p型ドーパントに対し上層のSiGeチャネル層14とほぼ同じ拡散速度を有する。NまたはCドープSi層16と上層のSiGeチャネル層14とが、p型ドーパントに対しほぼ同じ拡散率を有し、NまたはCドープSi層16が下層のSi基板12中へのp型ドーパントの拡散を遅らせるので、階段ソース/ドレイン接合を後に形成することが可能になる。次いで、図6に示された構造体を前述のように処理して、示された活性デバイス領域内に配置されたpFET18を含めることができる。また、階段接合プロフィールを有するソース/ドレイン領域26も前述のようにして形成することができる。ここで図7~図9を参照すると、本開示の別の実施形態が示されている。図7~図9に示された実施形態において、Si基板12中にNまたはCドープSi層16’を形成する前に、pFET18のゲートスタックが形成される。本実施形態では、NまたはCドープSi層16’は、NまたはCをSi基板12中にハローイオンと共注入することによって形成される。最初に図7を参照すると、SiGeチャネル層14の表面上にpFET18のゲートスタックを形成した後の、図2の構造体が示されている。pFET18のゲートスタックすなわちpFETゲートスタックは、ゲート誘電体層20およびゲート導体22を含む。この実施形態中のpFET18のゲートスタックは、図4に示されたpFET18のゲートスタックの形成において述べた技法の一つを用いて作製することができる。また、この実施形態のゲート誘電体層20およびゲート導体22に対し挙げられる材料、プロセス、および厚さは、図4に示された実施形態で前述したものと同じである。次いで図8を参照すると、NまたはCがSi基板の上部領域中にハローイオンと共注入される注入ステップを実施した後の、図7の構造体が示されている。この注入ステップは、本明細書ではハローイオン注入と称することもあり、この注入では、ハローイオンと、NまたはCが、Si基板12の上部領域中に共注入される。図8において、参照番号16’は、Si基板12の上部表面の中にNまたはCを注入することによって形成されたNまたはCドープSi層または領域を表す。簡明化のため、ハロー注入領域は、図面中に具体的に示していない。しかし、当業者ならハロー注入領域の場所は熟知していよう。この実施形態において、図8に示されるように、NまたはCドープ層16’は、SiGe層の真下に部分的に所在する。図8に示された構造体を設けるため、本開示のこの実施形態で使われる共注入ステップは、ハローイオンとNまたはCとがSi基板12中に共注入されるハローイオン注入処理の使用を含む。ハローイオンは、半導体基板と同じ伝導性不純物を含む。ハローイオンと、NまたはCとの共注入は、Si基板12の表面に対する垂直方向から傾いたある角度で実施される。典型的には、この共注入は、Si基板12の垂直方向から15°~45°の角度で行われるが、さらに典型的には、Si基板12の垂直方向から20°~30°の角度で行われる。共注入ステップ、すなわちハローイオン注入は、典型的には、5keV~30keVのエネルギで行われるが、さらに典型的には10keV~20keVのエネルギで行われる。この共注入ステップで用いることが可能なNまたはCのドーズ量は、典型的には1E12atoms/cm2~5E15atoms/cm2であるが、さらに典型的には1E13atoms/cm2~5E14atoms/cm2のドーズ量である。共注入されるハローイオンのドーズ量は、典型的には5E12atoms/cm2~1E14atoms/cm2であるが、さらに典型的には1E13atoms/cm2~5E13atoms/cm2のドーズ量である。図8には、構造体が設けられているのが示されており、この構造体では、SiGeチャネル層14とSi基板12との間に挟まれたNまたはCドープSi層16’が、p型ドーパントに対し上層のSiGeチャネル層14とほぼ同じ拡散速度を有する。NまたはCドープSi層16’と上層のSiGeチャネル層14とが、p型ドーパントに対しほぼ同じ拡散率を有し、NまたはCドープSi層16’が下層のSi基板12中へのp型ドーパントの拡散を遅らせるので、階段ソース/ドレイン接合を後に形成することが可能になる。図9は、随意的側壁スペーサ24およびソース/ドレイン領域26を形成した後の、図8の構造体を示す断面図による図表現である。随意的側壁スペーサ24およびソース/ドレイン領域26は、図1~図4に示した実施形態に関して前述したのと同じ基本処理ステップおよび材料を用いて形成することができる。この実施形態中のソース/ドレイン領域26も、同様に階段接合プロフィールを有する。NまたはCドープSi層が、Bなどのp型ドーパントに対し上層のSiGeチャネル層とほぼ同じ拡散速度を有し、NまたはCドープSi層が下層のSi基板中へのp型ドーパントの拡散を遅らせるので、階段ソース/ドレイン接合が形成される。本開示を、そのさまざまな実施形態に関連させて具体的に示し説明してきたが、当業者は、本開示の精神および範囲から逸脱することなく、形態および細部について上記のまたは他の変更を加えることが可能なのを理解していよう。従って、本開示は、説明、例示したとおりの形態および細部に限定されるものでなく、添付の特許請求の範囲を含むものと意図されている。"