方法において:メモリの入出力I/Oインターフェースの終端ユニットに対して、第1の終端インピーダンス値設定を設定するステップと;前記メモリがアクセスされていないとき、前記第1の終端インピーダンス値設定を前記終端ユニットに割り当てるステップと;終端信号レベルに応じて、前記第1の終端インピーダンス値設定から第2の終端インピーダンス値設定へスイッチするステップと、を含む方法。前記第1の終端インピーダンス値を設定するステップには、オペレーティングシステムを介して前記第1の終端インピーダンス値によって前記メモリ内のレジスタを設定するステップを含む、請求項1記載の方法。前記第1の終端インピーダンス値はデフォルトインピーダンス値である、請求項1記載の方法。前記終端信号レベルは前記メモリのオンダイ終端ODT信号である、請求項1記載の方法。前記第1の終端インピーダンス値設定から第2の終端インピーダンス値設定へのスイッチする前記ステップは前記ODT信号がアサートされるときに発生する、請求項4記載の方法。前記第1の終端インピーダンス値設定を前記終端ユニットに割り当てる前記ステップは前記ODT信号が反アサートされるときに発生する、請求項4記載の方法。前記第1及び第2の終端値設定を前記メモリのレジスタにそれぞれ設定するステップを更に含む、請求項1記載の方法。前記終端ユニットはターンオン又はオフするよう動作可能な複数のプルアップレジスタを含み、及び、前記第1の終端インピーダンス値設定を前記終端ユニットに割り当てるステップには前記複数のレジスタからのレジスタをターンオン又はオフするステップを含む、請求項1記載の方法。前記メモリの前記I/Oインターフェースは前記メモリのダブルデータレート4DDR4インターフェースである、請求項1記載の方法。前記メモリは、1つ以上のダイナミックランダムアクセスメモリDRAMsを有するデュアルインラインメモリモジュールDIMMであるメモリモジュールの中に存在する、請求項1記載の方法。前記メモリはダイナミックアクセスメモリDRAMである、請求項1記載の方法。装置において:メモリの入出力I/Oインターフェースの終端ユニットに対して、第1の終端インピーダンス値設定を備えたレジスタを有するメモリにアクセスするよう動作可能なインターフェースと;前記メモリがアクセスされていないとき、前記第1の終端インピーダンス値設定を前記終端ユニットに割り当てるよう動作可能な第1ロジックと;終端信号レベルに応じて、前記第1の終端インピーダンス値設定から第2の終端インピーダンス値設定にスイッチするよう動作可能な第2ロジックと、を含む、装置。前記メモリの前記I/Oインターフェースは前記メモリのダブルデータレート4DDR4インターフェースである、請求項12記載の装置。前記メモリはダイナミックランダムアクセスメモリDRAMである、請求項12記載の装置。前記メモリは、1つ以上のダイナミックランダムアクセスメモリDRAMsを備えたデュアルインラインメモリモジュールDIMMであるメモリモジュールの中に存在する、請求項12記載の装置。前記終端ユニットは、前記終端信号レベルに応じて、ターンオン又はオフするように動作可能な複数のプルアップレジスタを含む、請求項12記載の装置。前記第1及び第2ロジックユニットは、前記複数のレジスタからのレジスタをターンオン又はオフするよう動作可能であり、前記終端ユニットのインピーダンスを前記第1及び第2の終端インピーダンス値設定にそれぞれ設定する、請求項12記載の装置。前記レジスタは、オペレーティングシステムを介して前記1及び第2の終端インピーダンス値設定により設定されるよう動作可能である、請求項12記載の装置。前記終端信号レベルは、前記メモリのオンダイ終端ODT信号である、請求項12記載の装置。前記第2ロジックユニットは、前記ODT信号がアサートされているとき、前記第1の終端インピーダンス値設定から前記第2の終端インピーダンス値設定にスイッチするよう動作可能である、請求項19記載の装置。前記第1ロジックユニットは、前記ODT信号が反アサートされているとき、前記第1の終端インピーダンス値設定を前記終端ユニットに割り当てるよう動作可能である、請求項19記載の装置。システムにおいて:メモリのI/Oインターフェースの終端ユニットに対して、第1の終端インピーダンス値設定を保存するよう動作可能なレジスタを有するメモリと;前記メモリに接続され、前記メモリのI/Oインターフェースの前記終端インピーダンス値設定を調整するよう動作可能なメモリコントローラと、を含み、当該メモリコントローラは:前記メモリがアクセスされていないとき、前記第1の終端インピーダンス値設定を前記終端ユニットに割り当てるよう動作可能な第1ロジックと;終端信号レベルに応じて、前記第1の終端インピーダンス値設定を第2の終端インピーダンス値設定にスイッチするよう動作可能な第2ロジックと、を含むシステム。前記メモリの前記I/Oインターフェースは、前記メモリのダブルデータレート4DDR4インターフェースである、請求項22記載のシステム。前記メモリはダイナミックランダムアクセスメモリDRAMである、請求項22記載のシステム。前記メモリは、1つ以上のダイナミックランダムアクセスメモリDRAMsを備えたデュアルインラインメモリモジュールDIMMであるメモリの中に存在する、請求項22記載のシステム。前記終端ユニットは、前記終端信号レベルに応じて、ターンオン又はオフするよう動作可能な複数のプルアップレジスタを含む、請求項22記載のシステム。前記第1及び第2ロジックユニットは、前記複数のレジスタからのレジスタをターンオン又はオフするように動作可能であり、前記終端ユニットのインピーダンスを前記第1及び第2の終端インピーダンス値設定にそれぞれ設定する、請求項22記載のシステム。前記レジスタは、オペレーティングシステム又は前記メモリコントローラにより、前記第1及び第2の終端インピーダンス値で設定されるよう動作可能である、請求項22記載のシステム。前記終端信号レベルは前記メモリのオンダイ終端ODT信号である、請求項22記載のシステム。前記第2ロジックユニットは、前記ODT信号がアサートされると、前記第1の終端インピーダンス値設定から前記第2の終端インピーダンス値設定へスイッチするよう動作可能であり、及び、前記第1ロジックユニットは、前記ODT信号が反アサートされると、前記第1の終端インピーダンス値設定を前記終端ユニットに割り当てるよう動作可能である、請求項29記載のシステム。本発明の目的は、上述の問題を解決することである。終端信号レベルに応じて、1つ又は複数の有限終端インピーダンス値設定の間で、メモリのメモリ入出力I/Oインターフェースに動的にスイッチングする方法と装置が提供される。本発明の実施形態は、終端信号レベルに応じて、1つ以上の有限終端インピーダンス値設定の間でメモリのメモリ入出力I/Oインターフェースへ動的にスイッチする方法及び装置に関する。一実施形態では、メモリコントローラは第1の有限インピーダンス値設定をレジスタから読み出し、そして、該値設定をアクセスされていないメモリランクのうちの1つの終端ユニットに割り当てる。メモリアクセスがないときは、ダブルデータレート3DDR3I/Oインターフェースの場合のように、ランクに対して高インピーダンス終端値をデフォルト値として有することとは対照的に、本明細書の実施形態では、第1のプログラム可能な有限インピーダンス値設定はアクセスされていないランクの終端ユニットに割り当てられる。一実施形態では、終端信号レベルがアサートすると、第2の終端インピーダンス値設定がアクセスされているランクに割り当てられる。本明細書で述べられる実施形態では、第1と第2の終端インピーダンス値の両方ともプログラム可能である。一実施形態では、メモリコントローラがランクの1つからメモリアクセスを開始すると、データがアクセスされているランクの終端ユニットは、第2の終端インピーダンス値を有するように構成される。そうした一実施形態では、アクセスされているランクの終端ユニットは、終端信号レベルがアサートすると、終端インピーダンス値設定を、第1の有限プログラム可能終端インピーダンス値設定から第2の終端インピーダンス値設定へ変化するよう動作可能である。下で述べるように、終端信号はオンダイondieの終端信号である。本明細書の実施形態は、ランクのメモリアクセスの間、高インピーダンス終端値設定から有限インピーダンス終端値設定へ変化する従来の構成と比べて、ランクのメモリアクセスに対するタイミングと電圧マージンで20-30の向上をもたらす。従って、本明細書の実施形態はメモリシステムの高収率即ち、より少ない失敗割合をもたらす。なぜなら、タイミングマージンは、終端ユニットに対する終端インピーダンス値設定の動的なスイッチングを許容しないメモリシステムよりも向上するからである。本明細書では、動的なスイッチングの用語は、ランクの終端ユニットに対する有限インピーダンス値設定の間でのスイッチングについて言及し、その終端ユニットを高インピーダンス状態や他の如何なる中間的なインピーダンス状態に変換することはない。そうしたスイッチングは、終端信号レベルが或る論理レベルから他の論理レベルへ変化するとき、メモリアクセスに応じて、或る終端インピーダンス値設定から他の終端インピーダンス値設定へ直接的に生じる。本明細書では、高インピーダンスの用語は、終端ユニットをターンオフする即ち、終端ユニットをトライステートtristateに設定することにより生ずる無限インピーダンスについて言及し、終端ユニット端部での伝送回線上で信号の完全な反射をもたらす。一実施形態では、I/Oインターフェースはダブルデータレート4DDR4インターフェースであり、プルアップレジスタを有しプルダウンレジスタを有さない終端ユニットを含む。一実施形態では、I/Oインターフェースは、プルダウンレジスタを有しプルアップレジスタを有さない終端ユニットを含む。本発明の一実施形態では、1つ以上のランクには、同期型動的ランダムアクセスメモリSDRAM、動的ランダムアクセスメモリDRAM、RAMBUS動的ランダムアクセスメモリRDRAM、DDR4SDRAM、及び他の種類のランダムアクセスメモリデバイスを含む。一実施形態では、ランクはメモリモジュールの中に存在する。本発明の実施形態を分かり難くしないように、本明細書の実施形態は、1つ以上のSDRAMを有するデュアルインメモリモジュールDIMMを参照して説明され、そのDIMMはDDR4I/Oインターフェースを介してメモリモジュールに通信可能に接続される。しかし、上記の実施形態は限定的な実施形態ではない。異なるメモリモジュールDIMM以外の、メモリモジュールのないメモリ、及び、他のI/Oインターフェース例えばDDR4I/Oインターフェースよりも新しいインターフェースが、本発明の本質を変更することなく使用され得る。以下の説明では、多数の詳細が述べられ、本発明の実施形態のより完全な説明が与えられる。しかし、当業者には本発明の実施形態はこうした特定の詳細が無くとも実施することができることは明白であろう。他の例では、周知の構造やデバイスが詳細の代わりにブロック図の形態で示されるが、これは本発明の実施形態が分かり難くなるのを避けるためである。実施形態の対応する図面には、信号は線により表される。幾つかの線は太くてもよく、構成的な信号パスを表し、及び/又は、1つ以上の端部に矢印を有し、主要な情報の流れの向きを表す。そうした表示は限定的であることを意図しない。むしろ、その線は、1つ以上の例示的な実施形態との関連で用いられ、回路やロジックユニットの理解を容易にするものである。設計要求や好みにより規定されるように、如何なる表示された信号も、実際には1つ以上の信号を含んでよく、その信号は何れかの方向に進んでもよく、如何なる適切な信号スキームタイプ、例えば、差動対、シングルエンド形等で具体化されてもよい。図1はメモリシステム100であり、メモリコントローラ101を含み、本発明の一実施形態に従って、メモリモジュール1021Nに対して、プログラム可能な有限終端インピーダンス値設定を動的に設定するよう動作可能である。一実施形態では、メモリコントローラ101はマイクロプロセッサCPUの中に統合される。他の実施形態では、メモリコントローラ101はマザーボード上の分離した集積回路ICであり、そして、CPU不図示とメモリモジュール1021Nにマザーボードルーティング不図示とコネクタ不図示を介して接続される。本発明の一実施形態では、メモリモジュール1021は1つ以上のメモリ、レジスタデバイス、バッファデバイス等を含む。その1つ以上のメモリはここではランクとして言及されてもよい。一実施形態では、ランク1031―NはSDRAMである。一実施形態では、ランク1031―Nは同じアドレス、コマンド、及びコントロールバスを共有する。一実施形態では、ランク1031―Nはメモリモジュールの中にない。一実施形態では、メモリコントローラ101は、信号を介してメモリモジュール1021と通信し、その信号には、データ信号105、クロック信号106、アドレス信号107、オンダイ終端ODT信号109、及び他の如何なる信号をも含み、メモリコントローラ101とメモリモジュール1021Nの間の通信を可能にする。一実施形態では、ランク1031―Nの各I/Oピン/パッド不図示は終端ユニット1041―Nを有する。一実施形態では、終端ユニット1041―Nはランク1031―Nのダイ、即ちODTユニットの内部で実施される。他の実施形態では、終端ユニット1041―Nはオフダイで実施される。本発明の実施形態を分かり難くしないように、各ランクのI/Oピン/パッドは図示しない。また、本明細書の実施形態について説明した終端ユニット1041―NはODTユニットであり、メモリアクセスの間、伝送線上の信号反射をキャンセルする。当業者は、本実施形態の本質を変更することなく、ODTユニットをオフダイ終端ユニットに置換することができる。一実施形態では、メモリコントローラ101がODT信号109をアサートするとき、アクセスされているランクはそのODTユニットを、第2の終端インピーダンス値を有するよう設定する。一実施形態では、ODT信号109はコントロール信号である。一実施形態では、ランクごとに1つのODTピンが存在し、ODT信号109をメモリコントローラ101から受信するよう動作可能である。一実施形態では、第2の終端インピーダンス値はモードレジスタ内でプログラム可能であり、アサートされているODT信号109に応じてアクセスされる。一実施形態では、モードレジスタはメモリコントローラ101の中に存在する。他の実施形態では、モードレジスタはメモリモードレジスタ例えば、DRAMモードレジスタであり、各メモリランクの中に存在する。一実施形態では、終端ユニット1041―NはプルアップレジスタRT1とI/Oピンに接続されたプルダウンキャパシタとを含む。一実施形態では、レジスタRT1の値はDDR4I/Oインターフェースの使用に従って構成/設定される。上述したように、DDR3I/Oインターフェースの終端ユニットと従前のDDRI/Oインターフェースとは逆に、本発明に係る実施形態の終端ユニット1041―Nは終端ユニット内部に電源からグランドまでの電気路を有しない。従って、メモリコントローラ101はODT信号109が反アサートされるとODTユニット1041―Nに接続された伝送線上で信号レベルを引き上げるので、終端ユニット1041―Nは、DDR3I/Oインターフェースの終端ユニットと従前のDDRI/Oインターフェースとよりも少ない電力を消費する。ODTユニット1041―Nは1つのプルアップレジスタと共に示されるが、如何なる数のプルアップレジスタも、第1及び/又は第2の終端インピーダンス値を実現するためにロジック不図示を介してターンオン又はオフするよう動作可能なプルアップレジスタを含んでもよい。一実施形態では、第1のインピーダンス値は180オームであり、第2のインピーダンス値は60オームである。一実施形態では、メモリコントローラ101はロジックユニット108を含み、ODTユニット1041―Nの終端インピーダンスを動的に構成する。一実施形態では、ロジックユニット108は、メモリコントローラ101がランクからメモリにアクセスしていないとき、ODTユニット1041―Nのインピーダンスを、第1の有限終端インピーダンス値設定に設定するよう動作可能である。そうした一実施形態では、ODT信号109のレベルは反アサートされる。一実施形態では、ロジックユニットは、ODT信号109のアサーションに応じて、如何なるODTユニット1041―Nのインピーダンス値設定をも第1の終端インピーダンス値設定から第2の終端インピーダンス値設定に動的にスイッチする。本明細書のアサーションの用語は、論理的ローレベルから論理的ハイレベルへの変換について言及する。同様に、本明細書の反アサーションdeassertionの用語は、論理的ハイレベルから論理的ローレベルへの変換について言及する。従って、反アサートされた信号は論理的ローレベル信号であり、アサートされた信号は論理的ハイレベル信号である。図2Aは、本発明の一実施形態に従ったメモリコントローラ200図1の101と同様であり、有限終端インピーダンス設定をメモリモジュールのランクに動的に供給する。一実施形態では、メモリコントローラ101は第1と第2の終端インピーダンス値、値1と値2をそれぞれ有するレジスタ201を含む。一実施形態では、第1と第2の終端インピーダンス値はプログラム可能な値である。一実施形態では、第1と第2の終端インピーダンス値はメモリシステムが起動するときに設定される所定の値である。一実施形態では、レジスタ201はオペレーティングシステムを介してプログラム可能である。一実施形態では、第1と第2の終端インピーダンス値は有限値である。図2Bを参照して説明されるような一実施形態では、レジスタ201はDRAMモードレジスタでありランク1031―Nの中に存在し、プログラム可能な第1と第2の終端インピーダンス値を保存するよう動作可能である。一実施形態では、複数のランク1031―Nのうちの各ランクのDRAMモードレジスタはオペレーティングシステム及び/又はメモリコントローラ101を介してアクセス可能である。一実施形態では、メモリコントローラ101及び/又は基本入出力システムBIOSは各ランクのDRAMモードレジスタをシステムメモリに基づいてプログラムするよう動作可能である。図2Bは、本発明の一実施形態に従ったDRAMモードレジスタ211を含むメモリランク1031のハイレベル論理的ブロック図であり、そのレジスタは、ODTユニット1041に対するプログラム可能な第1と第2の終端インピーダンス値を保存するよう動作可能である。本発明の実施形態を分かり難くしないように、単一メモリ1031が単一I/Oピン/パッドの単一ODTユニット1041と共に例示されている。しかし、本発明の実施形態に従って、メモリランク1031は各ピン/パッドに対して複数のODTユニットを有し、そして、同様の説明が全てのメモリランク1031―Nに適用可能である。一実施形態では、メモリランク1031はメモリモジュールの中に存在する。他の実施形態では、メモリランク1031はメモリモジュールの中に存在しない。一実施形態では、メモリランク1031は受信機212を介してメモリコントローラ101からODT信号109を受信する。一実施形態では、ODT信号109の論理的レベルに依存して、受信機212単純化のために単一ブロックとして示されるに接続された終端ロジックユニット212は第1又は第2の終端インピーダンス値をODTユニット1041に割り当てる。一実施形態では、終端ロジックユニット212は図2Aを参照して説明される第1と第2のロジックユニット202と203とを含む。一実施形態では、終端ユニット212は図2Aを参照して以下で説明される第1と第2のロジックユニット202と203とを含み、DRAMモードレジスタ211からODTユニット1041に第1と第2の終端インピーダンス値を供給する。一実施形態では、ODT信号109が反アサートされると、第1の終端インピーダンス値値1はODT1041に対するデフォルト終端インピーダンス値であり、DRAMモードレジスタ211からODTユニット1041に割り当てられる。一実施形態では、ODT信号109がアサートされると、第2の終端インピーダンス値値2がDRAMモードレジスタ211からODTユニット1041に割り当てられる。一実施形態では、DRAMモードレジスタ211内の終端インピーダンス値値1と値2はハードウェア又はソフトウェアを介してプログラム可能である。図2Aに戻って参照すると、一実施形態では、メモリコントローラ101は第1のロジックユニット202と第2のロジックユニット203とを更に含む。一実施形態では、第1のロジックユニット202は第1の終端インピーダンス値設定をレジスタ201からODTユニット1041―Nの何れかに割り当てるよう動作可能であり、そのODTユニット1041―Nは、メモリコントローラ101によってアクセスされていないランク1031―Nに対応する。そうした一実施形態では、ODT信号109のレベルは反アサートされる。一実施形態では、第1ロジックユニット202はランクのDRAMモードレジスタに保存される第1の終端インピーダンス値をそのランクのODTユニットに割り当てるよう動作可能である。一実施形態では、第1ロジックユニット202は、ODTユニット1041―Nのプルアップレジスタをターンオン又はオフすることによって、第1の終端インピーダンス値設定を割り当てるように動作可能であり、そしてそれらが第1の終端インピーダンス値設定を有するように構成する。上述したように、メモリコントローラ101によってアクセスされていないランクのODTユニット1041―Nに対して、第1の終端インピーダンス値を設定するとき、ODT信号109のレベルは反アサートされる。一実施形態では、第2のロジックユニット203は、アサートされているODT信号109のレベルに応じて、アクセスされていないランクのODTユニット1041―Nに対して、第1の終端インピーダンス値設定を第2の終端インピーダンス値設定に動的にスイッチするよう動作可能である。そうした一実施形態では、第2ロジックユニット203は、終端レジスタを終端ユニット1041―Nの複数のレジスタからレジスタをターンオン又はオフするよう動作可能であって、その終端ユニットはメモリコントローラ101によってアクセスされているランクのI/Oピン/パッドに対応する。一実施形態では、第1と第2のロジックユニットがメモリコントローラ101のI/O送信機204を介して、第1と第2の終端値設定をODTユニット1041―Nに割り当てる。一実施形態では、第1と第2のロジックユニットは、第1と第2の終端値設定を、各ランク1031―NのDRAMモードレジスタ内に保存された値から、各ランクのODTユニット1041―Nに割り当てる。図3は本発明の一実施形態に従ったフローチャート300であり、有限終端インピーダンス設定をランクに動的に供給する。そのフローチャートは図1及び図2ABの実施形態に関して説明される。ブロック301では、第1のインピーダンス値がメモリコントローラ101のレジスタ201、又は、1つ以上のランク1031―N内に設定される。上述したように、第1のインピーダンス値値1は、メモリコントローラ101によってアクセスされていないランクに対応するI/Oピン/パッドの何れかのODTユニット1041―Nに対する有限インピーダンス値である。ブロック301では、また、第2のインピーダンス値値2がメモリコントローラ101のレジスタ201、又は、1つ以上のランク1031―N内に設定される。上述したように、一実施形態では、レジスタ201は個々のランク1031―Nの中に存在する図2BのDRAMモードレジスタ参照。第2のインピーダンス値は、メモリコントローラ101によってアクセスされているランクに対応するI/Oピン/パッドの何れかのODTユニット1041―Nに対する有限インピーダンス値である。一実施形態では、メモリコントローラ101はオペレーティングシステムを介して第1と第2のインピーダンス値を設定するよう動作可能である。ブロック302では、第1の終端インピーダンス値設定は、第1ロジックユニット202及び/又は図2Bのロジックユニット212を介して、メモリコントローラ101によってアクセスされていないランクに対応するI/Oピンの何れかのODTユニット1041―Nに割り当てられる。一実施形態では、第1のインピーダンス値は、メモリコントローラ101によってアクセスされていないランクに対応するI/Oピン/パッドのODTユニット1041―Nに対するデフォルトインピーダンス値である。一実施形態では、第1のインピーダンス値は、アクセスされていないODTユニット1041―Nに割り当てられる。そうした一実施形態では、ODT信号109のレベルは反アサートする。ブロック303では、第2ロジックユニット203及び/又は図2Bのロジックユニット212が、ODT信号109のアサーションに応じて、第1の終端インピーダンス値設定を第2の終端インピーダンス値設定に動的にスイッチする。ブロック303では、第2インピーダンス値設定は、メモリコントローラ101によってアクセスされているランクに対応するI/Oピン/パッドの何れかのODTユニット1041―Nに割り当てられる。そうした一実施形態では、ODT信号109のレベルはアサートする。上述の実施形態は、1つ以上のメモリモジュール1021―Nのランク1031―Nの中から、メモリシステムの異なるランクが、どのランクがアクセスされているか、及び、ODT信号109の論理レベルに基づいて、異なるプログラム可能な有限終端インピーダンス値設定を有することを可能にする。有限インピーダンス終端値は、アクセスされているランクとODT信号109のレベルに応じて、第1の有限終端インピーダンス値設定から第2の有限終端インピーダンス値設定へ、及びその逆へ動的にスイッチする。上述の実施形態は、高インピーダンス無限インピーダンス値設定と有限インピーダンス値設定との間だけでスイッチできるメモリシステムと比較して、メモリシステム全体に対して改善されたタイミングと電圧マージンをもたらす。その改善されたタイミングと電圧マージンの一理由は、メモリコントローラとランクとの間の伝送線上の反射信号が低減したことであり、それはメモリがアクセスされているときと、アクセスされていないときに、ODTユニットに対する異なる有限終端インピーダンス値設定によって生ずる。従って、本発明の実施形態は、DDR4I/Oインターフェースを備えたメモリシステムがデフォルトインピーダンス値として有限のプログラム可能な終端インピーダンスを持つことを可能にする。本発明の実施形態は、また、機械可読保存媒体に保存されたコンピュータ実行可能な命令を介して実施することができる。例えば、図3の方法は、プログラム可能でコンピュータにより実行できる。機械可読保存媒体には、フラッシュメモリ、光学ディスク、CDROM、DVD-ROM、RAM、EPROM、EEPROM、磁気又は光学式カード、又は、電子的或いはコンピュータ可読命令を保存するのに適した他の種類の機械可読保存媒体を含んでもよいが、これらに限定されない。例えば、本発明の実施形態はコンピュータプログラムとしてダウンロードされてもよく、そのコンピュータプログラムは、通信リンク例えばモデムやネットワーク接続を介してデータ信号により、リモートコンピュータ例えばサーバから要求側コンピュータ例えばクライアントへ転送されてもよい。図4は本発明の一実施形態に従った本明細書で開示する方法を実施するシステム400を例示する。一実施形態では、システム400はデスクトップコンピュータ、ラップトップコンピュータ、ネットブック、ノートブックコンピュータ、パーソナルデジタルアシスタントPDA、サーバー、ワークステーション、携帯電話、モバイルコンピュータデバイス、インターネット機器、又は他の種類のコンピュータデバイスを含むが、これらに限定されない。他の実施形態では、本明細書に開示される方法を実施するために使用されるシステム400はシステムオンチップSOCシステムでもよい。一実施形態では、プロセッサ410はシステム400の命令を実行するプロセッサコア412を有する。一実施形態では、プロセッサコア412は命令をフェッチするプレフェッチロジック、命令をデコードするデコードロジック、命令を実行する実行ロジック、及び同様のものを含むが、これらに限定されない。一実施形態では、プロセッサ410は命令及び/又はシステム400のデータをキャッシュするキャッシュメモリ416を有する。一実施形態では、キャッシュは図3の方法を実行する命令を保存する。本発明の他の実施形態では、キャッシュメモリ416はレベル1、レベル2、及びレベル3のキャッシュメモリ、又は、プロセッサ410内部のキャッシュメモリの他の構成を含む。メモリコントローラ101はメモリコントロールハブMCH414としても言及され、プロセッサ410を、揮発性メモリ432及び/又は不揮発性メモリ434を含むメモリ430にアクセスし通信することを可能にする機能を実行するよう動作可能である。揮発性メモリ432は、同期型ダイナミックアクセスメモリSDRAM、ダイナミックアクセスメモリDRAM、RAMBUSダイナミックアクセスメモリRDRAM、及び/又は他の種類のランダムアクセスメモリデバイスを含むが、これらに限定されない。不揮発性メモリ434は、フラッシュメモリ、相変化メモリPCM、リードオンリーメモリROM、電気的消去可能ROM、又は他の種類の不揮発性メモリデバイスを含むが、これらに限定されない。メモリ430はプロセッサ410によって実行される情報と命令を保存する。一実施形態では、メモリ430はまた、プロセッサ410が命令を実行している間に、一時的な変数や他の中間的情報を保存してもよい。一実施形態では、チップセット420はポイントツーポイントPtP又はPPインターフェース417と422を介して、プロセッサ410に接続する。一実施形態では、チップセット420はプロセッサ410がシステム400内の他のモジュールに接続するのを可能にする。本発明の一実施形態では、インターフェース417と422はIntel登録商標クイックパスインターコネクトQPI又は類似のもののようなPtP通信プロトコルに従って動作する。一実施形態では、チップセット420はインターフェース426を介してディスプレイ装置440に接続する。一実施形態では、ディスプレイ440は液晶ディスプレイLCD、カソードレイチューブCRTディスプレイ、又は他の如何なる形態のビジュアルディスプレイ装置も含むが、これらに限定されない。本発明の一実施形態では、プロセッサ410とチップセット420はSOCに統合される。加えて、チップセット420は各種のモジュール474、460、462、464及び466と相互接続する1つ又は複数のバス450と455に接続する。一実施形態では、バス450と455は、バススピード又は通信プロトコルに不適合がある場合、バスブリッジ472を介して一緒に相互接続されてもよい。一実施形態では、チップセット420はインターフェース424を介して不揮発性メモリ460、大容量記憶装置462、キーボード/マウス464、及びネットワークインターフェース466に接続するが、これらに限定されない。一実施形態では、大容量記憶装置462はソリッドステートドライブ、ハードディスクドライブ、ユニバーサルシリアルバスフラッシュメモリドライブ、又は他の如何なる形態のコンピュータデータ記憶媒体をも含むが、これらに限定されない。一実施形態では、ネットワークインターフェース466は如何なる種類の周知のネットワークインターフェース規格によっても実施され、その規格にはイーサネット登録商標インターフェース、ユニバーサルシリアルバスUSBインターフェース、ペリフェラルコンポーネントインターコネクトPCI高速インターフェース、ワイヤレスインターフェース、及び/又は他の如何なる適切な種類のインターフェースをも含むが、これらに限定されない。一実施形態では、ワイヤレスインターフェースはIEEE802.11規格とその関連ファミリー、ホームプラグAVHPAV、ウルトラワイドバンドUWB、ブルートゥース、ワイマックスWiMax、又は如何なる形態のワイヤレス通信プロトコルに従っても動作するが、これらに限定されない。図4に示されるモジュールはシステム400内部で分離したブロックとして表されるが、幾つかのこれらのブロックによって実行される機能は単一の半導体回路の内部に統合されてもよく、又は、2つ以上の分離した集積回路を用いて実施されてもよい。例えば、キャッシュメモリ416はプロセッサ410内部で分離したブロックとして表されるが、キャッシュメモリ416はプロセッサコア412にそれぞれ組み込むこともできる。一実施形態では、システム400は他の実施形態におけるプロセッサ/プロセッサコアよりも多くのものを含んでもよい。本明細書で使用される動作可能の語は、デバイス、モジュール、システム、ロジックユニット、プロトコル等が動作できること、又は、そのデバイス、モジュール、システム、又はロジックユニットがオフパワー状態にあるとき、所望の機能のために動作するよう適応されることを意味する。本明細書中で或る実施形態、一実施形態、幾つかの実施形態又は他の実施形態への言及は、その実施形態に関連して述べられる特定の特徴、構造、又は特性が少なくとも幾つかの実施形態に含まれることを意味するが、必ずしも全ての実施形態を意味しない。或る実施形態、一実施形態又は幾つかの実施形態の様々な表現は必ずしも同一の実施形態に言及するものではない。本明細書がコンポーネント、特徴、構造、又は特性が含まれてもよいmay、含まれるかもしれないmight、又は含まれることが可能であるcouldと述べる場合は、そうした特定のコンポーネント、特徴、構造、又は特性は含まれることが必要ではない。本明細書又は請求項が或るa、an要素について言及する場合、そのことは唯一の要素があることを意味しない。本明細書又は請求項が或る追加的な要素について言及する場合、そのことは1つよりも多い追加の要素が存在することを除外しない。本発明はその特定の実施形態と共に説明したが、そうした実施形態の多数の代替、改変、及び変形が前述の説明を考慮すれば当業者には明らかだろう。例えば、第1のインピーダンス値から第2のインピーダンス値への終端インピーダンスの動的なスイッチングは、ODT信号109がアサートではなく反アサートされるときに生じてもよい。そうした或る実施形態では、ODT信号109はランクからのメモリアクセスに応じて反アサートされる。一実施形態では、メモリコントローラ101に接続されたメモリはスタンドアロンのDRAMである。本発明の実施形態は、付属の請求項の広範な適用範囲内に含まれる代替、改変、及び変形の全てを包含するよう意図される。