"低酸素シリコン基板を用いた半導体装置であって、前記半導体装置はチャネル形成領域を有するトランジスタを有し、前記チャネル形成領域は局所的に炭素、窒素、酸素から選ばれた一種類または複数種類の元素を有する不純物領域を有し、前記不純物領域は結晶半導体に発生する応力を緩和することを特徴とする半導体装置。請求項1において、前記低酸素シリコン基板は、表面から5μmまでの酸素濃度が1×1017atms/cm3以下であることを特徴とする半導体装置。現状の半導体産業においては、極限まで集積化された半導体集積回路が求められており、個々の半導体素子の微細化をどこまで追求できるかが鍵となっている。しかし、ディープサブミクロン領域のファインパターンを形成する技術が開発されたとしても、前述の様な短チャネル効果の問題が素子の微細化を阻む致命的な障害となっていた。本発明は上記問題点を鑑みてなされたものであり、半導体素子の微細化に伴う短チャネル効果を効果的に抑制するための技術を開示するものである。そして、短チャネル効果によって実現が困難であったディープサブミクロン領域の微細素子を形成可能とすることを課題とする。本明細書で開示する発明の構成は、絶縁性基板または絶縁層上に形成された結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、を少なくとも有するSOI構造で構成される絶縁ゲイト型半導体装置であって、前記チャネル形成領域はキャリアが移動する領域と、前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングするために人為的かつ局部的に形成された不純物領域と、を有し、前記不純物領域には電子の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素が添加されていることを特徴とする。また、他の発明の構成は、絶縁性基板または絶縁層上に形成された結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、を少なくとも有するSOI構造で構成される絶縁ゲイト型半導体装置であって、前記チャネル形成領域はキャリアが移動する領域と、前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングするために人為的かつ局部的に形成された不純物領域と、を有し、前記不純物領域には正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素が添加されていることを特徴とする。また、他の発明の構成は、絶縁性基板または絶縁層上に形成された結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、を少なくとも有するSOI構造で構成される絶縁ゲイト型半導体装置であって、前記チャネル形成領域はキャリアが移動する領域と、不純物元素の添加により所定のしきい値電圧に制御するために人為的かつ局部的に形成された不純物領域と、を有し、前記不純物領域には電子の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素が添加されていることを特徴とする。また、他の発明の構成は、絶縁性基板または絶縁層上に形成された結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、を少なくとも有するSOI構造で構成される絶縁ゲイト型半導体装置であって、前記チャネル形成領域はキャリアが移動する領域と、不純物元素の添加により所定のしきい値電圧に制御するために人為的かつ局部的に形成された不純物領域と、を有し、前記不純物領域には正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素が添加されていることを特徴とする。また、他の発明の構成は、絶縁性基板または絶縁層上に結晶半導体を形成する工程と、前記結晶半導体を利用してソース領域、ドレイン領域およびチャネル形成領域とを形成する工程と、前記チャネル形成領域において人為的かつ局部的に不純物領域を形成する工程と、前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、を少なくとも有するSOI構造で構成される絶縁ゲイト型半導体装置の作製方法において、前記チャネル形成領域はキャリアが移動する領域と前記不純物領域とで構成され、前記不純物領域には電子の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素が人為的かつ局部的に添加されていることを特徴とする。また、他の発明の構成は、絶縁性基板または絶縁層上に結晶半導体を形成する工程と、前記結晶半導体を利用してソース領域、ドレイン領域およびチャネル形成領域とを形成する工程と、前記チャネル形成領域において人為的かつ局部的に不純物領域を形成する工程と、前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、を少なくとも有するSOI構造で構成される絶縁ゲイト型半導体装置の作製方法において、前記チャネル形成領域はキャリアが移動する領域と前記不純物領域とで構成され、前記不純物領域には正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素が人為的かつ局部的に添加されていることを特徴とする。本発明の主旨は、チャネル形成領域に対して人為的かつ局部的に形成した不純物領域により、ドレイン領域からチャネル形成領域に向かって広がる空乏層を効果的に抑制し、短チャネル効果によって引き起こされるパンチスルー現象、サブスレッショルド特性の劣化、耐圧の劣化などの諸問題を防止することにある。なお、本出願人はあたかもチャネル形成領域に不純物領域のピンを形成することに似ていることから、本発明によるデバイスをピニング型半導体装置と呼んでいる。なお、本明細書中においてピニングとは抑止を意味しており、ピニングするとは抑止するという意味で用いている。即ち、チャネル形成領域に対して局部的に不純物領域を形成し、その領域をエネルギー的な障壁として利用するものである。そして、不純物領域をエネルギー的な障壁として利用することでドレイン領域側の空乏層がチャネル形成領域側へ広がるのをエネルギー的に抑止し、それによってチャネル形成領域に形成される電界がゲイト電圧のみによって制御される様にする。本発明は上記構成をなすために不純物領域を形成する不純物元素としてキャリアとなる電子または正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素を用いている。Nチャネル型FETにおいて電子の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素としては13族の元素代表的にはボロンを用い、Pチャネル型FETにおいて正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素としては15族の元素代表的にはリンまたは砒素を用いれば良い。この場合、添加された不純物元素は高いエネルギー障壁を形成する。例えば、Nチャネル型FETに対してP型を付与する不純物元素であるボロンBを添加した場合には、図6Aで示す状態であったチャネル形成領域のエネルギーバンドを図6Bに示す状態とし、フェルミレベルEfをシフトさせることで障壁ΔE拡散電位差またはビルトイン電位差と呼ばれるを形成する。図6Bの状態におけるビルトイン電位差は、Nチャネル型FETの多数キャリアである電子の移動を妨げるエネルギー障壁として機能する。勿論この場合、フェルミレベルをシフトさせることは結果的にチャネル形成領域のエネルギーバンドをシフトさせることに他ならない。また、本発明の特徴である不純物領域は逆導電性を有し、抵抗値は低いもののエネルギー的には十分障壁となる。同様に、Pチャネル型FETに対してN型を付与する不純物元素であるリンPまたは砒素Asを添加した場合には、図6Cに示す状態であったチャネル形成領域のエネルギーバンドが図6Dに示す状態となる。図6Dの状態におけるビルトイン電位差は、Pチャネル型FETの多数キャリアである正孔の移動を妨げるエネルギー障壁として機能する。また、本発明においてキャリアが移動する領域が真性または実質的に真性であることはSOI構造の半導体装置に特有の注目すべき特徴である。なお、本明細書において真性な領域とは、例えばサファイア基板上にエピタキシャル成長させた単結晶シリコン層の様な不純物元素を含有しない領域、またはN型やP型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を指している。また、実質的に真性とは、結晶半導体本明細書では単結晶シリコンを代表例とする中において、意図的にN型やP型を付与する不純物元素を添加しなくても生ずる導電型を相殺した領域、又はしきい値制御が可能な範囲においてソースおよびドレイン領域と同一導電型を呈する領域を指している。また、実質的に真性な領域において、結晶半導体結晶シリコン表面近傍における一導電性を付与する不純物元素リンまたはボロンの濃度は5×1015atomscm3以下好ましくは5×1014atomscm3以下であり、酸素濃度は2×1018atomscm3以下好ましくは1×1017atomscm3以下である。なお、ここで言う結晶半導体表面近傍とはデバイス素子として機能しうる領域を指しており、SOI基板の単結晶シリコン層、もしくは、少なくともキャリアが移動する領域反転層を含む領域を指す。また、本発明の特徴である不純物領域には不純物元素が大量に含まれていて当然であるので、上記不純物濃度の範囲に当てはまらないことは言うまでもない。また、本明細書中においては結晶半導体として単結晶シリコンを代表例とするが、この単結晶シリコンとは現在のIC、LSIレベルで一般的に用いられている水準の単結晶シリコンは勿論のこと、さらに高水準の単結晶シリコン究極的には宇宙空間で作製された様な理想状態の単結晶シリコンもその範疇に含まれるものとする。また、SOI構造は大別して2種類があり、一つはSOS基板に代表される様に絶縁性基板上に単結晶シリコン層を成長させた構造である。もう一つはSIMOX基板やウェーハ接合SOIに代表される様に単結晶シリコン基板中に絶縁層を形成させた構造である。特にSIMOX基板は1986年以降SOI構造の主要な形成技術となっている。本発明はSOI構造の作製方法に関係なく、SOI基板全般に活用することができる。即ち、半導体装置を作製する際に、どの様な方法でSOI基板を作製するか、もしくはどの様な方法で単結晶シリコン層を得るかは、作製者が適宜決定することができる。本発明を利用することでチャネル長が短くなった場合に生じる短チャネル効果を防止することが可能となる。具体的には、まずドレイン側空乏層がソース領域やチャネル形成領域下に広がるのを、チャネル形成領域に局部的に形成した不純物領域で遮り、チャネル形成領域のエネルギー電位状態にドレイン電圧が影響しない構成とする。これによりパンチスルー現象やサブスレッショルド特性の劣化を防止することが可能となる。また、同時に高いドレイン耐圧を実現することができる。また、短チャネル効果の特徴の一つであるしきい値電圧の低下を狭チャネル効果によるしきい値電圧の増加によって抑制することができる。この狭チャネル効果は、チャネル形成領域に局部的に不純物領域を形成するという本発明の構成によって人為的に成しうる効果である。以上の様に、本発明を利用することでチャネル長の極めて短いディープサブミクロン領域における半導体装置においても、短チャネル効果を引き起こすことなく動作させることができる。従って、本発明の半導体装置を利用することで非常に高密度に集積化された集積化回路を構成することができる。また、本発明ではチャネル形成領域にエネルギー的にスリット状のレーン領域を形成することでキャリアの移動方向を規定し、キャリア同士の自己衝突による散乱を低減することが可能である。即ち、キャリアの移動度低下を招く原因となる不純物散乱、格子散乱、キャリア同士の自己衝突による散乱が大幅に低減され、移動度が大きく向上する。即ち、IG-FETに代表される半導体装置のより一層の性能向上が望める。ここでSIMOX基板上に形成されたNチャネル型の半導体装置に対して本発明を適用した場合について図1を用いて説明する。図1Aに示すのは本発明のIG-FETのソース領域、ドレイン領域およびチャネル形成領域を上面から見た時の状態の模式図である。なお、101がソース領域、102がドレイン領域、103がチャネル形成領域である。そして、本発明の特徴はチャネル形成領域103内に人為的かつ局部的に不純物領域104が形成されている点である。ここでは不純物領域104を線状パターン形状に形成した場合を例とするが、不純物領域はドットパターン状に設けることも可能である。なお、不純物領域104をチャネル方向ソース-ドレイン間を結ぶ方向またはキャリアが移動する方向と概略平行な線状パターン形状に設けた場合、不純物領域が側壁となってキャリアの移動を規定するエネルギー的なレールを構成するため、キャリア同士の衝突による散乱の発生確率が低減されて移動度が向上するといった利点が生まれるので望ましい。また、本出願人はキャリアの移動するパス、即ち不純物領域と不純物領域との間の領域をポテンシャルスリット領域又はレーン領域と呼んでいる。ここではチャネル形成領域103内の一端から他端に向かって例えば、ソース領域101からドレイン領域102に向かってチャネル方向と概略平行に線状パターン形状を有する不純物領域104を形成した場合についての説明を行う。また、添加する不純物としてボロンを用いた場合を例とする。前述の様に、ボロンを添加することで多数キャリアである電子の移動を妨げる方向にエネルギーバンドをシフトさせられた不純物領域104は、電子の移動に対してエネルギー的に十分大きな障壁となるビルトイン電位差を形成する。従って、不純物領域104をキャリアここでは電子が移動することはない。特に、図1Aに示す様にドレイン領域102とチャネル形成領域103との接合部は最も電界の変化の激しい領域であるので、この位置に不純物領域104を配置しておくことが望ましい。また、ゲイト電極による電界がドレイン領域102内にもおよぶ場合はドレイン領域102内部に渡って不純物領域104がかかる様にすると良い。逆にソース領域101内部には不純物領域104が入り込まない様にするのが好ましい。また、本発明は035μm以下特に、01μm以下、さらには001μm以下といったディープサブミクロン領域の微細加工を必要とする微細素子を形成する際に極めて効果的である。従って、チャネル形成領域の長さチャネル長またはソース/ドレイン間距離も001~035μmといった短いものとなるため、不純物領域はさらに細かいパターンを切らなければならない。例えば、線状パターン状の不純物領域を形成する際にレジストマスクを利用する場合にはレジストマスクに開孔を設けるパターニングは解像度の問題から通常の露光法を用いることができない。その様な場合においては、KrFやArF等のエキシマレーザーを用いた露光法、電子ビーム描画法、FIBFocussedIonBeam法等の技術を用いて行うことでディープサブミクロン領域の微細パターンを実現すれば良い。また、不純物領域はパターニングにより人為的に配列して形成されるので、図1Aの様な配置だけでなく、任意の様々な配置とすることが可能である。次に、図1Aに示すソース領域/チャネル形成領域/ドレイン領域の構成を有する絶縁ゲイト型半導体装置IG-FETを駆動させた際に、どの様にして短チャネル効果が抑制されるかを以下に説明する。まず、図1AをA-A’で切った断面図を図1Bに示す。105はシリコン基板、106は埋め込み酸化膜である。不純物領域104はソース領域101とドレイン領域102とを繋ぐ様にして形成されているので、A-A’で切った断面では図1Bの様に不純物領域104が現れる。また、図1AをB-B’で切った断面図を図1Cに示す。図1Cはチャネル方向と垂直にチャネル形成領域103を切断した断面を表していることになる。この時、ある不純物領域104の幅はwpinで表され、その不純物領域間の間隔ポテンシャルスリット領域の幅はwpamで表される。ここでn、mはチャネル形成領域103内において、wpinがn番目の不純物領域の幅であり、wpamがm番目のポテンシャルスリット領域キャリアの移動するパスであることを意味している。ここまでの説明は単に構造についての説明であったが、次にその効果についての説明を行う。ここで図2Aに示すのは、本発明のIG-FETのチャネル形成領域のみに着目した模式図である。まず、図1Bに示す様な構造を有する半導体装置に対してゲイト電圧、ドレイン電圧を印加した場合には、図2Aに示す様な状態でソース側空乏層201、チャネル側空乏層202、ドレイン側空乏層203が形成される。即ち、ドレイン側空乏層203は不純物領域204が障壁となってソース側への広がりを防止された形となる。なお、205は埋め込み酸化膜の一部である。図1Bでは判りにくいが不純物領域204は図1Aに示す様に配置されており、チャネル方向から見ると図1Cの様な状態で配置されている。従って、チャネル形成領域103を塞ぐ格子状のフィルターでドレイン側空乏層の広がりを抑えているというモデルで考えれば理解しやすい。従って、本発明による構造の半導体装置においては、図2Aに示す様に空乏層が実質的に相互に干渉することなく分断される。即ち、ソース側空乏層201、チャネル側空乏層202が、ドレイン側空乏層203の影響を受けないで分布することになるので、エネルギー状態は図2Bに示す状態となる。即ち、図4に示した従来のエネルギー状態図と異なり、チャネル領域のエネルギー状態は殆どゲイト電圧による電界のみに制御されるので、チャネル領域に対して概略平行な形状を有する。従って、短チャネル効果特有のパンチスルー現象の様な問題がなく、ドレイン耐圧の高い半導体装置を作製することができる。さらに、図2Aに示す様に、本発明においてはドレイン電圧が高くなった状態においても空乏層の占める体積が図3に示した様な従来のものと比べて減少しているため、従来よりも空乏層電荷が小さく、空乏層容量が小さい特徴がある。ここで、S値を導出する式は次式で表される。即ち、前述の様に、図5に示すグラフにおいて501で示される領域における傾きの逆数を表していることが判る。また、数3の式は近似的に次式の様に表すことができる。数4において、kはボルツマン定数、Tは絶対温度、qは電荷量、Cdは空乏層容量、Citは界面準位の等価容量、Coxはゲイト酸化膜容量である。従って、本発明によれば空乏層容量Cdが従来よりも十分小さくなるので、S値を85mVdecade以下好ましくは70mVdecade以下の小さな値とすることができる、即ち優れたサブスレッショルド特性を得ることができるのである。また、本発明が目指すところは、空乏層容量Cdおよび界面準位の等価容量Citを0に可能な限り近づけることである。即ち、Cd=Cit=0となる理想状態におけるS値60mVdecadeに近づけることにある。また、チャネル形成領域が図1Cに示す構造となっていることは短チャネル効果によるしきい値電圧の低下を緩和する上で非常に重要である。なぜならば、図1Cに示す構造が意図的に狭チャネル効果を生み出すために必要な構成だからである。この狭チャネル効果とは、元来バルクシリコン上に形成したMOSFETで確認されている現象であり、チャネル幅が狭くなった時に素子を分離するフィールド酸化膜のバーズビークやチャネルストッパーの不純物拡散の影響等を受けてしきい値電圧が増加するという現象である。本発明の構成となる思想の一つは、チャネル形成領域に人為的に不純物領域を形成配置することで意図的に狭チャネル効果を生じさせることである。そして、本発明の構成は不純物領域間の距離図1Cにおけるwpamに相当するを30~3000Åの範囲で精密に制御することでしきい値電圧の制御を行うという思想に基づいている。例えば、図1Cに示す様にある断面に着目すると、チャネル形成領域の幅Wは不純物領域104によって分断され、実質的に狭いチャネル幅wpamを持つ複数のチャネル形成領域の集合体と見なすことができる。即ち、その複数の狭いチャネル幅wpamを有する領域において狭チャネル効果が得られると考えられる。マクロ的に見ると図1Aに示す様にチャネル形成領域全体にこの様な狭チャネル効果が得られる領域が存在するので、全体的にも狭チャネル効果が得られ、しきい値電圧が増加すると考えられる。従って、チャネル長に短くなることで短チャネル効果によってしきい値電圧が低下したとしても、以上の理由により狭チャネル効果によってしきい値電圧を意図的に増加させてしきい値制御を行うことができるので、結果的にしきい値電圧の変化を緩和することが可能となる。以上の構成でなる本発明について、以下に記載する実施例でもって詳細な説明を行うこととする。また、これより記載する実施例は、本発明の構成の一例を示すものであり、半導体装置作製者の必要に応じて様々な応用を実施することが可能である。従って、特許請求の範囲に記載された事項は、以下に記載する実施例以外の応用であっても、本発明の構成をもってなしうる全ての発明をも包含するものと考える。本発明を用いてSIMOX基板上に絶縁ゲイト型電界効果トランジスタを形成する例を図7を用いて説明する。なお、本実施例ではNチャネル型FETとPチャネルFETとを相補的に組み合わせたCMOS回路を形成する場合の例について説明する。まず、弱いN型またはP型導電性を有する単結晶シリコン基板701を用意する。そして、1×1018atomscm2程度のドーズ量で酸素イオンを注入し、800~1300°Cの範囲内で加熱処理を行うことで埋め込み酸化膜702を形成する。こうして、厚さ005~05μmの埋め込み酸化膜702と厚さ100~2000Å好ましくは、200~600Åの単結晶シリコン層703を得る。この際、SOI技術の最も大きな特徴の一つは、得られた単結晶シリコン層703に含まれる不純物元素母体となる単結晶シリコン基板701に予め含まれてしまうものは1個乃至数個程度と殆ど皆無に等しく、極めて高純度の真性または実質的に真性な単結晶シリコン層が得られる点である。また、勿論埋め込み酸化膜702の膜厚や単結晶シリコン層703の膜厚は本実施例で示す範囲の値に限定されるものではなく、必要に応じて適宜調節することは可能である。SIMOX基板に関する詳細な説明は、例えば、丸善株式会社,志村史夫著,半導体シリコン結晶工学,平成5年9月30日発行,P217以下を参照すると良い。こうして図7Aに示す様なSIMOX基板が得られる。勿論、SIMOX基板ではなく、ウェーハ貼り合わせ技術を用いて形成したSOI基板、サファイア基板の様な絶縁性基板上に単結晶シリコン層を成長させたSOS基板、多孔質シリコンの酸化を利用したFIPOSFullIsolationbyPorousOxidizedSilicon基板等、他のタイプのSOI基板を用いても構わない。図7Aの状態が得られたら、熱酸化処理を施すことにより図示しない薄い熱酸化膜を形成し、その上に窒化珪素膜でなるマスクパターン704、705を形成する。その際、マスクパターン704は後のNチャネル型FET上に、マスクパターン705は後のPチャネル型FET上に配置する。そして、その状態で1000~1200°C程度の高温で熱酸化を行い、素子分離のためにフィールド酸化膜706を形成する。こうして、Nチャネル型FETの活性層となる領域707とPチャネル型FETの活性層となる領域708を得る。こうして図7Bに示す状態が得られたら、マスクパターン704、705および図示しない熱酸化膜を除去する。そして、Pリンを添加してNチャネル型FETのソース領域709、ドレイン領域710を形成し、さらにBボロンを添加してPチャネル型FETのソース領域711、ドレイン領域712を形成する。この際、リンおよびボロンはレジストマスクを用いて打ち分ければ良い。また、この際に不純物を添加しない領域は真性または実質的に真性な領域であり、Nチャネル型FETのチャネル形成領域713、Pチャネル型FETのチャネル形成領域714を構成する。図7C以上の様に、チャネル形成領域を真性または実質的に真性な領域とした場合、半導体装置の活性層は、Nチャネル型FETを例にすると、Nソース領域-Iチャネル形成領域-Nドレイン領域の様な構成となる。ここで、Nは強いN型を示すことを意味しており、Iは真性または実質的に真性であることを意味している。この様な構成の他にも、例えばNソース領域-Nチャネル形成領域-Nドレイン領域、Pソース領域-Pチャネル形成領域-Pドレイン領域の様な構成を採ることも可能である。なお、Nは極弱いN型を、Pは極弱いP型を示すことを意味している。この様な構成は、移動度が向上する利点を有する反面、耐圧が低下する欠点が問題となっていた。しかしながら、本発明を利用することで高い耐圧特性を有する半導体装置を作製することが可能であるため、高い移動度と高い耐圧とを同時に満たすことができる。次に、図7Cに示す状態が得られたら、図7Dに示す様に、Nチャネル型FETのチャネル形成領域713に対してはボロンBを、Pチャネル型FETのチャネル形成領域714に対してはリンPまたは砒素Asを添加し、空乏層のストッパーとなる不純物領域715、716を形成する。上記不純物元素を添加する領域715、716はパターニングにより図示しないレジストマスクに開孔を設けて選択的に設計する。なお、不純物領域715、716は極めて微細な加工寸法で形成する必要があるため精巧なリソグラフィ技術を必要とする。そのためには、電子ビームを用いる技術電子描画法、イオンビームを用いる技術FIB法、エキシマレーザーを用いる技術等を用いて線状パターン形状の露光を行えば良い。またこの時、ポテンシャルスリット領域の幅wpamは30~3000Åの範囲内に制御する。また、全ての間隔wpamは±20以内好ましくは±5以内に納まる様に制御する。このポテンシャルスリット領域の幅wpamは狭チャネル効果に直接的に影響を与えるので精密に制御することが重要なのである。なお、ポテンシャルスリット領域の幅の下限界である30Åという値は量子効果が起こらない限界値として定めている。本発明ではポテンシャルスリット領域の幅を量子効果の生じない又は現れない範囲内で制御する様に注意している。従って、図1Aに示す上面図の様に配置された不純物領域715、716はポテンシャルスリット領域の幅wpamが全て揃った状態で形成される。そのため、しきい値電圧のバラツキ狭チャネル効果のバラツキに起因するや発熱のバラツキポテンシャルスリット領域を流れる電流密度のバラツキに起因するを効果的に抑制することができる。また、半導体装置の耐圧を効果的に向上させるためには図7Dに示す様に不純物領域715、716をドレイン領域710、712に入り込む様に配置することが有効である。その際、ソース領域は入り込む様に配置してもしなくても良いが入り込まない方が好ましい本実施例ではチャネル形成領域の境界を明確にするためソース領域にも不純物領域が入り込む場合を例とする。また、チャネル形成領域とソース/ドレイン領域間にLDD領域を設ける構成とする場合には、LDD領域内部にまで、又はLDD領域を超えてドレイン領域内部にまで渡って不純物領域を形成することが好ましい。以上の様な構成は、半導体装置の耐圧をより向上させるために有効である。図7Dに示す様な状態が得られたら、800~1200°C程度の温度範囲による熱酸化処理を行い100~500Åの熱酸化膜717、718を形成する。この熱酸化処理により形成された薄い熱酸化膜717、718はそのままゲイト絶縁膜として機能する。また、活性層/ゲイト絶縁膜界面は界面準位の少ない良好なものとなる。なお、上記熱酸化工程をハロゲン雰囲気で行うことも好ましい。その場合、不純物領域715、716とポテンシャルスリット領域との界面に偏析したNiニッケル、Cu銅などの重金属をゲッタリング除去することができる。これら重金属は単結晶シリコンの形成過程等において内部に少なからず残留するものであり、キャリアの再結合中心となって移動度を低下させてしまう恐れがある。従って、熱酸化工程をハロゲン雰囲気で行えばハロゲン元素例えば、塩素、弗素などによる金属元素のゲッタリング効果を期待することができる。さらに、チャネル形成領域713、714の上方において熱酸化膜717、718上にゲイト電極としてポリシリコン膜719、720を形成する。ゲイト電極719、720は成膜する段階で予め不純物元素を添加しておいて導電性を持たせれば良い。こうして図8Aに示す状態が得られる。その後、図8Bに示す様に、ゲイト電極719、720を覆う様にして窒化珪素膜を3000Åの厚さに成膜し、エッチバック法を用いてゲイト電極719、720の側面のみにサイドウォール721、722を残存させる。この際、ソース/ドレイン領域のゲイト絶縁膜は同時に除去される。次に、この状態で全面にスパッタ法により図示しないチタン膜を成膜し、加熱、レーザーアニール、ランプアニールなど手段のよるシリサイド形成を行う。この工程により、Nチャネル型FETのソース領域709およびドレイン領域710の表面ならびにゲイト電極719の表面にはチタンシリサイド723~725が形成される。また、同時にPチャネル型FETのソース領域711およびドレイン領域712の表面ならびにゲイト電極720の表面にはチタンシリサイド726~728が形成される。チタンシリサイド723~728は極めて低抵抗であるので、後に形成する配線とのオーミック接触を確保する上で好ましい。図8Bシリサイド形成が終了したら、層間絶縁膜として窒化珪素膜729を成膜し、コンタクトホールを形成してNチャネル型FETのソース電極730、Pチャネル型FETのソース電極731およびN/Pチャネル型FET兼用のドレイン電極732を形成する。こうして図8Cに示す様なCMOS構造のIG-FETが完成する。図8Cに示す構造のCMOS回路は本発明のより短チャネル効果を問題としないで微細化することができるので、極めて集積度の高い集積化回路を構成することが可能である。また、本実施例ではシングルゲイト型のIG-FETを例としているが、SOI構造であるので活性層の上面および下面にチャネルを形成するダブルゲイト型FETを作製する場合にも本発明を適用できる。勿論、パワーMOSFET、MESFET、MISFET等に適用することもできる。また、本実施例ではIG-FETのチャネル形成領域に線状パターン状に不純物領域を形成することに特徴があるが、線状パターンの形成にはある範囲の条件を満たす必要がある。そのことについて、図9を用いて以下に記載する。図9において、901はチャネル形成領域の一部を示している。チャネル幅はWである。ここで、チャネル幅Wの内、線状パターン902が占有している幅をWpiと定義する。Wpiの値としては例えば10~100Åもあれば十分である。また、任意の線状パターン902の幅をWpi1、Wpi2、Wpi3Wpinとすると、Wpiは次式で表される。但し、本発明の構成を達成するためにはチャネル形成領域の端部以外の領域に、不純物領域が少なくとも一つ形成されている必要があるのでnは1以上の整数である。また、チャネル幅Wの内、ポテンシャルスリット領域キャリアの移動するパス903が占有している幅をWpaと定義する。Wpaの値としては量子効果の現れないレベル、即ち30~3000Å好ましくは30~1000Åとする。本発明ではWpaをチャネル長001~035μmの13~11程度とすることでVthnおよびVthpを0~±03Vの範囲に調節することができる。また、任意のポテンシャルスリット領域903をWpa1、Wpa2、Wpa3Wpamとすると、Wpaは次式で表される。但し、前述の様にチャネル形成領域の端部以外の領域に不純物領域が少なくとも一つ形成されているので、チャネル形成領域は少なくとも2分されてmは2以上の整数となる。即ち、全チャネル幅WはW=WpiWpa、かつ、nmは3以上という関係が成り立っている。そして、WとWpi、WとWpaおよびWpiとWpaとの関係は、同時に以下の条件を満たすことが望ましい。Wpi/W=01~09Wpa/W=01~09Wpi/Wpa=19~9これらの数式の意味するところは、Wpa/WまたはWpi/Wが0または1であってはならないという事である。例えば、Wpa/W=0Wpi/W=1と同義の場合、図9Bに示す様にチャネル形成領域を完全に不純物領域で塞いでしまうので電流の流れるパスが存在しない状態となる。逆にWpa/W=1Wpi/W=0と同義の場合、図9Cに示す様にチャネル形成領域に不純物領域が全く存在しないのでドレイン側空乏層の広がりを抑えることができない。以上の理由により、Wpa/WおよびWpi/Wの関係式は01~09好ましくは02~08の範囲に収まり、また、同時にWpi/Wpa=19~9を満たすことが望ましい。また、本発明において線状パターン形状を有する不純物領域を図1Aに示す様に配置することはFETの性能を示す代表的なパラメータである移動度の向上に対して非常に大きな意味がある。その理由について以下に説明する。移動度は半導体本実施例ではシリコン基板中のキャリアの散乱によって決まるが、シリコン基板における散乱は格子散乱と不純物散乱とに大別される。格子散乱はシリコン基板中の不純物濃度が低く、比較的高温で支配的であり、不純物散乱は不純物濃度が高く、比較的低温で支配的である。これらが影響し合って形成される全体的な移動度μは次式で表される。この数5で示される式は、全体的な移動度μが、格子散乱の影響を受けた場合の移動度μllはlatticeを意味するの逆数および不純物散乱の影響を受けた場合の移動度μiiはimpurityを意味するの逆数の和に反比例することを意味している。ここで、格子散乱ではドリフト電界がそれほど強くなければ音響フォノンが重要な役割を果たし、その時の移動度μlは、次式の様に温度の32乗に比例する。従って、キャリアの有効質量mと温度Tで決まってしまう。また、不純物散乱による移動度μiは、次式の様に温度の32乗に比例し、イオン化した不純物の濃度Niに逆比例する。即ち、イオン化した不純物の濃度Niを調節することで変化させることができる。これらの式によると、従来の様にチャネル形成領域全体に不純物を添加するチャネルドープでは不純物散乱の影響を受けて移動度を稼ぐことができない。しかしながら、本発明では局部的に不純物領域を形成しているので、ポテンシャルスリット領域Wpaの幅を持つ領域には不純物が添加されない。即ち、理論的には数7においてイオン化した不純物の濃度Niを限りなく0に近づけることを意味するため、移動度μiは限りなく無限大に近づいていくことになる。即ち、数5において1/μiの項を無視することができる程度にまで不純物を減少させることを意味するので全体の移動度μは限りなく移動度μlに近づいていく。また、キャリアの有効質量mを小さくすることで移動度μlをさらに大きくすることも理論的には可能である。これは極低温の領域において、キャリア特に電子の場合の有効質量が結晶軸の軸方位に依存して変化する現象を利用することで成しうる。文献によれば、ソース/ドレイン間を結ぶチャネル方向キャリアの移動する方向が単結晶シリコンの<100>軸方向と一致する様に構成した時、最小の有効質量を得ることができる。例えば、図10に示す様に、100面を有する単結晶シリコン基板1001上にソース領域1002、チャネル形成領域1003、ドレイン領域1004が形成されているとする。この時、チャネル方向1005を[100]とした場合の様な時がこれに相当する。但し、この例は4°Kという極低温領域における結果である。また、結晶格子間をうまくキャリアがすり抜けて行ける様に、チャネル方向および不純物領域707の軸方向配列方向と、結晶格子の軸方向とを概略平行軸方向のずれを±10°以内に収めるにさせることが望ましい。単結晶ならばシリコン原子は規則正しく配列しているので、結晶格子の配列方向と平行に移動するキャリアは格子散乱の影響を殆ど受けないで済む。例えば、単結晶シリコン基板において上記の様な方向における回転軸を0°とすると、他にも90°、180°、270°の回転軸の場合において同様の効果を得ることができる。以上の様に、チャネル形成領域を移動するキャリアはチャネル形成領域内に存在する不純物領域以外の領域を通る。この様子を図11の模式図を用いて簡単に説明する。図11Aにおいて、1101で示されるのはチャネル形成領域である。即ち、図11Aはチャネル形成領域を右斜め上方から見た図である。本実施例を実施したチャネル形成領域は、立体的には図11Aの様に不純物領域1102が形成されている。図11Aに記載された矢印1103はキャリア電子または正孔の進行方向を示すものである。図11Aに示す様にチャネル形成領域1101内には複数の不純物領域1102が配置されており、キャリアはそれら不純物領域1102以外の領域を通過する。キャリアの進行方向をチャネル形成領域1101の上面から見ると図11Bの様に見える。図11Bは図11Aにおいて、ACEFで表される面を見た図である。図11Bに示される様に、キャリアが不純物領域1102を避け、不純物散乱のない領域を移動する。即ち、大部分のキャリアは矢印で示す様に、不純物領域1102の間を通ってソース/ドレイン間を移動する。勿論、不純物領域がドットパターン形状に設けれている様な場合には、不純物領域を避ける様にしてジグザグに移動する場合も含まれる。また、図11Cに示すのは、チャネル形成領域1101を側面から見た図である。なお、図11Cは図11Aにおいて、ABCDで表される面を見た図である。また、1103で示されるのは矢印であり、紙面に向かって手前方向に矢先が向いていることを示している。この図もキャリアが不純物領域1102の間を移動することを示している。また、線状パターン形状を有する不純物領域に挟まれた領域ポテンシャルスリット領域におけるエネルギー状態電位状態を模式的に表した分布図は図12Aの様になっていると考えられる。図12Aにおいて、1201、1202で示される領域は不純物領域のエネルギー状態を示しており、エネルギー的に高い障壁となっている。そして、不純物領域から離れるに従って徐々にエネルギー的に低い領域1203となる。即ち、チャネル領域を移動するキャリアここでは電子を例にとるは1203で示されるエネルギー状態の低い領域を優先的に移動し、1201、1202で示されるエネルギー障壁不純物領域は壁の様な役割を果たす。ここで、チャネル領域を移動するキャリア電子のイメージを模式的に図12Bで表す。イメージ的には、チャネル領域を移動するキャリア1200は図12Bに表す様にまるで雨樋の中を転がる球体の様にその方向性が規定され、ソース領域からドレイン領域に向かってほぼ最短距離を移動する。本出願人は図12Aの様なエネルギー分布を電気的なスリットとして捉えてポテンシャルスリット領域と呼んでいる。また、図12Bの様なモデルからレーンを転がる球体をイメージしてレーン領域とも呼ぶことがある。また、図12Bに示す様に、チャネル形成領域には図12Aに示した様なポテンシャルスリット領域が複数並列に配置されて構成されているが、1201、1202で示される領域を越えることがないため、隣接するポテンシャルスリット領域との間においてキャリアの移動は行われない。以上の理由によりキャリアが他のキャリアと衝突する確率は大幅に減少するため、移動度が大幅に向上する。即ち、本発明の構成は不純物散乱を低減するのみならず、キャリア同士の自己衝突による散乱をも低減することで大幅な移動度の向上を実現することができる。この様に従来においては常に悪影響を及ぼすとされてきたエネルギー障壁グレインバンダリーなどを逆に意図的に形成して利用するという本発明の発想は非常に新しいものである。本発明において、チャネル形成領域に不純物領域を形成する手段として、不純物の偏析作用を利用した方法をとることもできる。本実施例では、その様な例として熱酸化膜近傍におけるボロンBおよびリンPの偏析を利用した方法について図13、図14を用いて説明する。本実施例はその際に不純物領域の周辺ポテンシャルスリット領域に含有されていた不純物元素ボロンまたはリンが不純物領域に偏析する現象を利用した技術である。ここで、熱酸化工程により熱酸化膜/シリコン界面近傍のボロンまたはリンの濃度がどの様な分布を示すかを図13を用いて説明する。図13に示す様に、Si中に存在する添加イオンB、Pは酸化膜が形成されると再分布する。これは、シリコンSi中および熱酸化膜SiOx中において添加イオンの溶解度と拡散速度が異なるために起こる現象である。不純物のSi中における溶解度をCSiとし、SiOx中における溶解度をCSiOxとする時、平衡偏析係数mは次式で定義される。m=CSi/CSiOxこの時、SiSiOx界面近傍の不純物の偏析はmの値に支配される。通常、Si中における不純物の拡散係数が十分大きいとして、m<1の場合、Si中の不純物はSiOx中に取り込まれる図13A。また、m>1の場合、SiOxが不純物を排斥し、その結果としてSiSiOx界面近傍の不純物濃度が増大する図13B。文献値によると、ボロンのmの値は03程度であり、リンのmの値は10程度である。従って、本実施例における熱酸化工程後のボロンの濃度分布は図13Aの様になり、熱酸化膜中にボロンが取り込まれ、不純物領域の側面SiSiOx界面近傍におけるボロン濃度は極めて微量な状態となる。また、逆に形成された熱酸化物中には多量のボロンが含有される。この様な熱酸化膜中へのボロンの取込み現象は既に知られていたが、本発明の様にエネルギー障壁不純物領域を形成するためにこの現象を利用する発想は全く新しいものである。なお、図13Bに示す様に、不純物元素としてリンを用いた場合には熱酸化膜とシリコンとの界面に偏析パイルアップする。この現象もまた、Pチャネル型FETに不純物領域を形成する際に活用することができる。次に、実際に不純物領域を形成する例について図14を用いて説明する。図14Aに示すのはSOI基板の単結晶シリコン層のみを拡大した図である。1401は絶縁層であり、1402が単結晶シリコン層である。SOI基板としては、SOS基板、SIMOX基板、FIPOS基板等を用いることができる。そして、電子ビーム法、FIB法、エキシマレーザー法などの微細リソグラフィ技術を利用して不純物領域を形成するためのレジストパターン1403をチャネル形成領域上に配置する。図14Aに示す状態が得られたら、Arアルゴンをイオン注入法により添加する。なお、本実施例ではArを用いるが、Heヘリウム、Neネオン等の希ガスを注入するのであっても良い。図14Bこのイオン注入の目的は、単結晶シリコン層に対してダメージを与えることにあるため、電気的に不活性な元素を用いる。なぜならば、本実施例で開示する方法は、単結晶シリコンを熱酸化した際にダメージを受けた領域が優先的に酸化される性質を利用するものだからである。従って、図14BにおいてArが添加された領域1404は、他の領域に比べてダメージを受けた、結晶配列の乱れた領域となる。次に、レジストパターン1403を除去した後、図14Cに示す様に、800~1200°Cの温度範囲で加熱処理を行う。本実施例では、1000°C60minの処理の内、最初の30分を酸化性雰囲気で処理し、残りの時間を窒素N290、酸素O29、塩化水素HCl1のハロゲン雰囲気に切り換えて処理を続ける構成とする。即ち、最初の30分間は熱酸化のための加熱処理であり、後の30分間はハロゲン元素による金属元素のゲッタリング効果を狙った加熱処理である。後者の加熱処理を窒素含有量の多い雰囲気で行うのは、単結晶シリコン層が過剰に酸化されるのを防止するためである。こうして図14Cに示す様に、単結晶シリコン層には熱酸化膜1405が形成される。そして同時に領域1404が優先的に酸化反応が進行して、単結晶シリコン層内部のまで侵入した不純物領域この場合、酸化シリコンで成る1406が形成される。なお、図14Cでは不純物領域1406が下方の絶縁層1401にまで達していないが、Arの注入条件によって絶縁層に達する様にする場合もあり得る。また、本実施例は、例えば電子ビームや集束イオンビームを直接単結晶シリコン層に照射してダメージを与えても実施することができる。以上に様にして形成された不純物領域1406は酸化される過程において、周囲のポテンシャルスリット領域に含有される不純物元素を偏析させる。従って、予めチャネル形成領域に対して一導電性を付与する不純物元素を添加しておけば、不純物領域1406の内部に偏析するかボロンの場合、もしくは不純物領域1406の側面に偏析するリンの場合。従って、Nチャネル型FETの作製に際しては、ボロンを酸化物中に偏析させ、Pチャネル型FETの作製に際しては酸化物側面にリンを偏析させることで、実施例1に示した様な本発明の構成を得ることが可能となる。また、本実施例ではハロゲン元素による金属元素のゲッタリング効果と、リンやボロンの熱酸化膜への偏析現象を共に利用する構成としてあるので、真性または実質的に真性な、キャリアが移動する領域特に、不純物領域1406の周辺1407には、不純物散乱の原因や再結合中心となる不純物元素が存在しない構成となる。このことは、先にも述べた様に数5においてμiが大きくなることに相当するので、全体の移動度μは理想的にμ=μlに近づいていく。即ち、実質的に格子散乱のみで決まる極めて大きな移動度を実現しうることを示す。以上により、本実施例に従えば、極めて高い移動度を有する半導体装置を作製することが可能となる。本実施例では、チャネル形成領域に形成する不純物領域の形状をドットパターン状とする場合の例を示す。説明は図15を用いて行う。なお、説明の便宜上、図1と同じ符号を併用する。図15に示す半導体装置の構造は、図1において線状パターン形状を有する不純物領域をドットパターン形状に置き換えたものである。まず、図1と異なるのは図15Aに示す様に不純物領域1501が配置される点である。また、図15AをA-A’で切断した断面は図15Bに示す様になり、B-B’で切断した断面は図15Cに示す様になる。なお、本実施例ではドットパターン状の不純物領域の例として円形の不純物領域を記載しているが、楕円形、正方形、長方形などであっても構わない。ドットパターン状に不純物領域を形成した場合、実施例1に示したレーン領域の様な役割はなくなるが、キャリアの移動しうる実効チャネル面積は増加するので半導体装置に流せる電流量を増やすことができる。実施例1および実施例3では、不純物領域の形状として線状パターン形状の場合とドットパターン形状の場合とを最も単純な形状で説明した。本実施例では、不純物領域の形状の様々なバリエーションについて説明する。図16Aに示す形状は線状パターン形状の他のバリエーションである。図16Aに示す構造は、本発明においてドレイン領域側からチャネル形成領域側へと広がる空乏層をピニング抑止する効果をより確実にし、短チャネル効果に起因するパンチスルー現象を防止することを第一とした構造である。図16Aにおいて、不純物領域1601の特徴は、上面から見た場合に線状パターン形状の不純物領域の側面に対して凹凸部1602を付与した形となっており、いわゆるフィッシュボーン形状となっていることである。即ち、側面の凹凸部1602が空乏層の広がりを効果的に抑止するのである。また、図16Aの構成をさらに発展させて、よりピニング効果を確実なものとした例が図16Bに示す構成である。即ち、交互にかみ合ったフィッシュボーン形状とすることで空乏層に対する対向面積を増やし、空乏層の広がりを効果的に防止することができる。この際、図16Bに示す様に、ある凹凸部フィッシュボーンの骨に相当する部分が、隣の不純物領域の凹凸部と交互に重なり合う様に形成することが望ましい1603で示される領域。ただし、この構造とした場合、キャリアが1604で示される破線の沿って移動するため移動距離が長くなることを避けられない。そして、移動距離が長くなるということは、その分キャリアの散乱確率が増加して移動度を低下させる要因となりかねない。しかし、本発明が効果を発揮する極めて微細な半導体装置においては、チャネル形成領域が真性または実質的に真性である以上、多少移動距離が長くなっても不純物散乱の影響は大きく変化しないと考えられる。それよりも微細化にともなう短チャネル効果特にパンチスルー現象の影響を抑制することの方が重要であると言える。また、ある一本の不純物領域に着目した場合、隣接する凹凸部同士の間の距離図中、Lpaで表される距離も制御が必要である。即ち、ピニング効果を高めるためには距離Lpaを短くし、移動度向上に重きを置くなら距離Lpaを長くすることが好ましい。本発明では距離Lpaを70~3000Å好ましくは100~1000Åの範囲で制御する。また、図16Bに示した構造とする場合、不純物領域以外のキャリアが移動する領域ポテンシャルスリット領域1605の幅および長さがキャリアの移動度に影響する。また、本発明は線状パターンのみならず、ドットパターン状の不純物領域を形成する場合においても様々なバリエーションを採りうる。例えば、図16Cに示す様に不純物領域1606が交互に配置された構成とすることができる。この場合、ドットパターン状の不純物領域1606間の隙間を隣接する列で補う構成となるので、空乏層の広がりを抑止する効果が強くなる。また、この場合もキャリアの移動経路は破線1607で示す様になるが、前述の様に素子が微細になればさほど問題とはならない。また、図16Dに示す様に、ドットパターン形状の不純物領域1608をチャネル方向と垂直な楕円形または長方形とすることもできる。図16Dに示す構成は空乏層の抑止を最重点課題とした時に有効な構成であると言える。以上の様に、短チャネル効果に起因するパンチスルー現象を効果的に防止するためには、不純物領域の形状を工夫すれば良い。不純物領域は人為的に形成されるので形状も作製者の自由に設計できる。特に、本実施例で示した様な図16A~図16Dに示した形状は、チャネル長が01μm以下といった様な極めて微細な半導体装置を形成する場合に効果的である。なぜならば、その様な微細素子となるとパンチスルー現象による耐圧の低下が致命的な問題となるため、移動度の向上よりも耐圧の向上に重きを置くべきだからである。本実施例では、本発明の不純物領域を形成する際に実施例4とは異なる工夫を施した例を示す。本実施例の説明は図17を用いて行なう。図17Aに示すのは、不純物領域1701の幅Wpiをソース領域1702近傍とドレイン領域1703近傍とで変化させた例である。具体的には、ドレイン領域1703近傍に近づくに従い、徐々にWpiが増加していく様な構成とする。図17Aの様な構成とすると、短チャネル効果に伴うパンチスルー現象の原因となるドレイン領域側の空乏層の広がりを効果的に抑制することができる。また、ソース領域側においてはポテンシャルスリット領域1704の幅Wpaが十分に広いのでキャリアの移動がスムーズに行なわれる。また、この構成は図17Aの様な構成以外に限らず、例えば図17Bの様にフィッシュボーン形状を有する不純物領域1705の凹凸部1706の長さを、ドレイン領域1707に近づくにつれて長くする様な構成としても達成することができる。また、図17Cに示す様に、ドレイン領域1708近傍において不純物領域1609を構成する不純物元素の濃度を高くする構成とすることも可能である。この場合、図17Cに示す様に、上面から見た場合にはソース領域1710からドレイン領域1708に渡って不純物領域1709が形成されている。そして、不純物領域1709を構成する不純物元素の濃度は、ソース領域1710近傍における濃度よりもドレイン領域1708近傍における濃度の方が高い構成とすることができる。図17Dなお、図17Dは不純物領域1709内の不純物元素濃度の変化を表したグラフであり、横軸は距離、縦軸は濃度を表している。図17Dに示した様に、ソース領域1711近傍の濃度プロファイルとドレイン領域1712近傍の濃度プロファイルを異なる様にするには、不純物領域1709を形成する際に添加する不純物元素の濃度を調節すれば良い。即ち、不純物元素の濃度プロファイルは図17Dに示す様な形状にこだわる必要はなく、作製者の必要に応じて適宜不純物添加工程を調節して濃度プロファイルを決定すれば良い。以上の様に、本実施例に示した様な構成はソース領域およびドレイン領域の位置が特定されている場合において有効であり、例えば液晶表示装置の画素を駆動する半導体装置の様にソース/ドレインが充放電に応じて逆転する様な場合には必ずしも有効とは言えない。液晶表示装置に用いる場合には、周辺駆動回路を構成するインバータ回路などの様にソース/ドレインが特定される用途に用いるべきであると言える。また、本実施例では不純物領域の形状としてチャネル方向に概略平行な線状パターン形状を有する構成とする例を示したが、本実施例の構成をドットパターン形状に不純物領域に適用することは容易である。従って、本実施例は一例を示すのみであって、他の様々な考えうる例は作製者の必要に応じて適宜なされるものであると考える。本発明の特徴はチャネル形成領域に対して人為的かつ局部的に不純物領域を設ける点にあるが、チャネル形成領域に局部的に添加された不純物元素炭素、窒素、酸素から選ばれた一種または複数種類の元素は、水素アニール処理を施した低酸素シリコン基板を用いる場合に有効な効果を示す。従来例で触れた様に、通常のLSI回路を構成する半導体装置サイリスタを除くはCZ法で形成されたシリコン基板を用いており、応力緩和のために所定量の酸素がシリコン基板中に含まれている。しかし、最近ではの酸化膜耐圧の向上、微小欠陥の低減の要求が強まり、水素雰囲気でのアニールによって表面層5μm位までの酸素濃度を1×1017atomscm3以下にまで下げた基板が多く用いられている。その反面、この様な低酸素処理を施したシリコン基板は基板表面層が応力に対して非常に脆くなってしまい、半導体装置の製造プロセスの過程でクラックや反りが発生する原因ともなってしまう可能性がある。しかしながら、本発明に低酸素処理を施したシリコン基板を用いるとチャネル形成領域に形成された不純物領域に応力が集中する様になるので、不純物領域が結晶半導体に発生する応力を緩和する緩衝領域としての機能を有することになる。この応力を緩和する緩衝領域として機能するという効果は、本発明における不純物領域の特筆すべき効果の一つである。なお、この効果は不純物元素として酸素を用いた場合において特に顕著である。従って、低酸素処理を施したシリコン基板を用いて半導体装置を作製する際に製造プロセス過程において発生する応力による影響を緩和することができるので、製造歩留りが大幅に向上する。また、この様なシリコン基板は酸化膜耐圧の向上、微小欠陥の低減の効果以外に、キャリアの不純物散乱の影響が低減するといった効果も期待できる。即ち、酸素を低減することはポテンシャルスリット領域をより真性または実質的に真性な領域に近づけることを意味しているので、キャリアの移動度を極めて高いものとしうる。本実施例では、本発明を利用した半導体装置半導体素子で構成される集積化回路本明細書では半導体装置の範疇に含まれるについて、いくつかの例を挙げて説明する。説明には図18および図19を用いる。図18Aに示すのは、Nチャネル型FETとPチャネル型FETとを二階建てに積層して構成したスタックト型CMOS回路に本発明を適用した場合の例である。一般的には動作性能の問題からPチャネル型FETが下層側に形成されることが多い。本実施例も下層側をPチャネル型FETとしている。図18Aにおいて、下層は通常のIC技術で形成されたPチャネル型FETであり、1801はN型シリコン基板、1802はフィールド酸化膜、1803、1804はそれぞれソース領域およびドレイン領域である。本実施例では、低濃度不純物領域ドレイン領域側はLDD領域と呼ばれる1805、1806を設ける構成とする。また、1807は導電性を有するポリシリコンでなるゲイト電極であり、その直下には本発明の特徴である不純物領域1808が配置されている。なお、図18Aでは不純物領域1808の一端は低濃度不純物領域1806の内部にあり、他端はLDD領域1805を超えてドレイン領域1804の内部にある。上層にはSOI技術を用いてNチャネル型FETが形成されている。Nチャネル型FETの活性層となる単結晶シリコン層は公知のウェハーの貼り合わせ技術を利用することで得られる。従って、1809で示される層間絶縁膜は下層のFETを覆う層間絶縁膜と、接合するウェハーの熱酸膜との積層膜で構成され、接合面点線で示されるを含んでいる。そして、公知のTFT技術を用いてソース領域1810、チャネル形成領域1811、ドレイン領域1812を形成する。ここでもチャネル形成領域1811を挟み込む様に低濃度不純物領域1813、1814が配置される。また、チャネル形成領域1811対しては本発明である不純物領域1815を配置する。さらに、ゲイト電極1816を覆って層間絶縁膜1817が成膜され、配線1818、1819、1820が形成される。なお、配線1818はPチャネル型FETのドレイン領域1804とNチャネル型FETのドレイン領域1812とに共通の配線となる。以上説明した構造でなる図18Aに示すスタックト型CMOS回路は素子の占有面積を低減することができるため、VLSIやULSI回路を構成する際に集積度を向上させることができる。また、本発明を適用することで耐圧を損ねることなく高速動作性を追及することができるので、周波数特性の優れたCMOS回路を構成することが可能となる。次に、図18Bに示すのは、CMOS回路とバイポーラトランジスタとを複合したBi-CMOS回路に本発明を適用した例である。ここでは、下層がバイポーラトランジスタであり、上層がSOI構造の半導体装置で構成されるCMOS回路である。図18Bにおいて、1821はP型シリコン基板であり、1822は埋め込みN領域、1823はエピタキシャル成長により形成されたpウェルであり、埋め込みN領域1822上のpウェルはN型にドーピングされてコレクタとして機能するnウェル1824となっている。また、1825は埋め込みN領域1822からの取り出し電極となるDeepN領域である。また、1826は通常の選択酸化法で形成されたフィールド酸化膜である。バイポーラトランジスタを構成するnウェル1824には活性ベースとなるp領域1827がまず形成され、次いで外部ベースとなるp領域1828、エミッタ領域となるn領域1829が配置される。以上の構成でなるバイポーラトランジスタの上方にはウェハー貼り合わせ技術を用いて得られた単結晶シリコン層を活性層とする、SOI構造のCMOS回路が構成されている。1830で示される層間絶縁膜が接合面点線で示されるを含んでいる。ここでは、CMOS回路の詳細な説明は実施例1で十分に述べたのでここでは省略する。図18Bでは、Nチャネル型FETの不純物領域1831、Pチャネル型FETの不純物領域1832共に、ソース領域1833、1834には入り込まず、ドレイン領域1835、1836のみに入り込む様な配置とする。そして、上層のCMOS回路と下層のバイポーラトランジスタとを配線1837、1838で接続してBi-CMOS構造を実現することができる。この様にして構成されるBi-CMOS回路はバイポーラトランジスタの高速動作性とCMOS回路の低消費電力性を有効に併用するための回路構成である。また、本実施例の様に、CMOS回路とバイポーラトランジスタを積層化する三次元構造とすることで、従来の問題であった占有面積の大きさを大幅に小さくすることが可能である。次に、図19Aに示すのは、SOI技術を用いて作製したDRAMDynamicRondomAccessMemoryに本発明を適用した例である。DRAMとは記憶する情報を電荷としてコンデンサに蓄える形式のメモリである。コンデンサへの情報としての電荷の出し入れは、コンデンサに直列に接続された半導体装置電界効果トランジスタによって制御される。ここでは、スタックトキャパシタ型のDRAMについて説明する。図19Aにおいて、1901はシリコン基板、1902は、シリコン基板1901とその上に設けられる容量蓄積用電極1903とを分離する絶縁膜である。容量蓄積用電極1903の上方には高誘電率材料でなる絶縁膜1904を介して容量電極1905が設けられている。本実施例では絶縁膜1904としてTa2O5を用いるが、他にもSi3N4などを用いることができる。この様な構造によって、容量蓄積用電極1903と容量電極1905との間には大容量のキャパシタが形成される。図19Aに示す積層構造において、下層は完全に容量を蓄積する領域として活用している点が特徴である。そして、その容量に蓄積する電荷の出し入れはSOI技術を用いて上層部に形成されたIG-FETによって成される。本実施例では上層に配置するデータ信号制御用に半導体装置として、LDD領域を設けたNチャネル型FETを用いている。活性層となる単結晶シリコン層はウェハー貼り合わせ技術を用いて得られるが、レーザー又は電子ビームによるポリシリコン又はアモルファスシリコンの再結晶化技術を用いても良い。なお、図中の点線で示されるのは貼り合わせの接合界面である。単結晶シリコン層でなる活性層はソース領域1906、ドレイン領域1907で構成され、チャネル形成領域には本発明の不純物領域1908が配置されている。なお、不純物領域1908はLDD領域1909を突き抜けてドレイン領域1907の内部にまで入り込む様にして設けられている。ビット線1910で送られてきたデータ信号は、ワード線1911の電圧を制御することでドレイン電極1912に伝えられる。そして、その信号は上層のドレイン電極1912と下層の容量電極1905とを接続する埋め込みプラグ1913を介して下層にキャパシタ容量に蓄積される。DRAMの特徴は1個のメモリを構成する素子数がIG-FETとキャパシタだけで非常に少ないので、高集積密度の大規模メモリを構成するのに適していることである。また、製造コストも低く抑えられるので、現在最も大量に使用されている回路であると言える。次に、本発明を利用して作製したFETをSRAMStaticRondomAccessMemoryに適用した例について説明する。説明には図19Bを用いることとする。SRAMはフリップフロップ等の双安定回路を記憶素子に用いたメモリであって、双安定回路のON-OFFあるいはOFF-ONの2安定状態に対応して2進情報値0または1を記憶するものである。電源の供給がある限り記憶が保持される点で有利である。記憶回路はNMOS回路やCMOS回路で構成される。図19Bに示すSRAMの回路はCMOS回路を組み合わせたセルの断面図である。なお、最下層に配置された2つのFETはどちらもPチャネル型FETであり、中層の2つのFETはどちらもNチャネル型FETである。従って、説明は基本的に図面に向かって右側の上下FETで構成されたCMOS回路を中心に説明する。図19Bにおいて、N型シリコン基板1914にはP型ウェルでなるソース領域1915ドレイン領域1916が形成され、ゲイト絶縁膜1917を介してゲイト電極1918が配置される。図面に向かって左右に配置される素子はフィールド酸化膜1919で分離されている。また、1920で示されるのは本発明の不純物領域である。ここではドレイン領域にのみ入り込む様な配置とし、ソース領域には不純物領域が入り込まない様に構成する。中層のNチャネル型FETの活性層はSOI技術の一つであるレーザー又は電子ビーム再結晶化法を用いて形成する。この技術は、平坦化された層間絶縁膜1921上にポリシリコン又はアモルファスシリコンを形成して、それをレーザービームや電子ビーム等で溶融させて再結晶化させるものである。勿論、ウェハー貼り合わせ技術等のSOI技術を用いても構わないのであるが、本実施例では再結晶化法を用いることで、中層のNチャネル型FETのドレイン領域1922を直接Pチャネル型FETのドレイン領域1916と接続する構成としている。上記手段によって得られた活性層単結晶シリコン層には公知のTFT技術を用いてソース領域1923ドレイン領域1922が設けられ、ゲイト絶縁膜1924を介してゲイト電極1925が配置されている。そのゲイト電極1925の直下チャネル形成領域には本発明の不純物領域1926がドレイン領域1922のみに入り込む様な構成で設けられている。Nチャネル型FETのゲイト電極1925は導電性を付与してポリシコンで形成されるが、ゲイト電極1925の形成と同時に同じ材料で接続配線1927を形成する。この接続配線1927は右側のCMOS回路の出力信号を、左側のCMOS回路のゲイト電極1928、1929へと伝えるための配線である。なお、図19Bにおいて、点線で示したのは図面上では記載されないが接続配線1927と各ゲイト電極1928、1929とが電気的に接続されていることを示している。そして、最上層にはトランスファゲートとして機能するNチャネル型FETが配置される。このFETの活性層はウェハー貼り合わせ技術を用いて得られた単結晶シリコン層である。単結晶シリコン層は島状に加工された後、ソース領域1930、ドレイン領域1931、本発明の不純物領域1932を形成されて活性層となる。このトランスファゲートとなるNチャネル型FETのドレイン領域1931は接続電極1933を介して中層に設けられた接続配線1927と電気的に接続されている。そして、ワード線1934に電圧を印加することでビット線1935からのデータ信号をCMOS回路へと伝達する。以上説明して様な構成でなるCMOS型SRAMは動作マージンが広い、データ保持電流が極めて少ないといった長所があり、低電圧のバッテリーバックアップ用に用いられることが多い。また、SRAMは、高速動作が可能で、信頼性が高くシステムへの組む込みが容易なことなどの特徴もある。以上の様に、本実施例で説明したBi-CMOS回路やSRAM回路等の半導体装置は、本発明を適用することで短チャネル効果を防止しつつ微細化することができるので、信頼性高耐圧特性等と高速動作特性を同時に追及することが可能となる。即ち、この先必要となるシステムオンチップ構想を念頭に置いた超高集積化回路を実現するために、本発明は絶大な効果を発揮する技術であると言える。本実施例では、本発明を利用した半導体装置を製品電子機器に組み込んだ場合の一例を示す。ここでは、ノート型パソコンに組み込まれたIC回路を例にとって説明する。説明は図20を用いて行う。図20において、3001は本体、3002はフタ部、3003はキーボード、3004は画像表示部であり、本体3001内には様々な集積回路3005が組み込まれている。集積回路3005を取り出してみると、外部はパッケージ3011で覆われて内部の半導体チップは樹脂等で保護されている。また、内部の半導体チップはリード3012によって外部と接続される。通常、目にする集積回路ICチップ3005は、外目には黒色のパッケージ3011とリード3012しか見えないので完全にブラックボックスとなっている。そのパッケージ3011で保護された半導体チップを取り出して見ると、例えば次の様な構成となっている。まず、基板3013上には演算部プロセッサー3014とメモリ部3015が配置されている。なお、3016は半導体素子とリード3012とを接続するボンディング部である。演算部3014、メモリ部3015はCMOS回路、Bi-CMOS回路、DRAM回路、SRAM回路など、他にも様々な回路を用いて構成されている。本実施例で示した図20の様な構成は、同一基板上に演算部3014とメモリ部3015が配置されていることに特徴がある。これは、いわゆるシステムオンチップシステムICと呼ばれる構想である。この様に演算部3014とメモリ部3015とが隣接した構成とすると、演算部3014とメモリ部3015との間のデータのやりとりが非常に高速で行われる様になるため、動作速度の速い回路を形成することが可能となる。また、ワンチップ上に必要な回路を全て集積化することも可能であるので、製造コストを大幅に低減することも期待できる。さらには、配置面積を減らすことで製品の小型化を図ることもできる。実施例7で説明した様に、SOI技術は三次元的な集積化回路を構成することができるので、今後、集積度は益々高密度となるに違いない。加えて、本発明を利用すれば短チャネル効果を問題とせずにIG-FET、さらには集積化回路の微細化を行うことができるので、上記の様なワンチップ化を実現することで半導体装置である応用電子機器のさらなる小型化、携帯化が期待できる。本実施例では、本発明を適用したIG-FETおよびそれを組み合わせて構成される集積化回路を組み込んだ電子機器の例を示す。なお、前述の様に本明細書中では便宜上、IG-FET、集積化回路、電子機器等と記載しているが、基本的には全て半導体を利用して作製される装置であるので半導体装置の範疇に含まれているものとする。本発明を適用しうる半導体装置電子機器としては、一般的にIC回路を必要とする半導体装置全てが含まれる。従って、適用範囲は極めて広く日常の殆どの場面で使用される装置が含まれる。具体的には、例えば液晶表示装置、EL表示装置、CL表示装置といったアクティブタイプの電気光学装置およびTVカメラ、パーソナルコンピュータ、カーナビゲーション、TVプロジェクション、ビデオカメラ、携帯情報端末機器等が挙げられる。携帯情報端末機器としては、携帯電話やモバイルモービルコンピュータといった半導体装置が含まれる。以上に挙げた様な半導体装置として代表的な例を図21を用いて簡単に説明する。図21AはTVカメラであり、本体2001、カメラ部2002、表示装置2003、操作スイッチ2004で構成される。本発明は装置内部に組み込まれる集積化回路2005に適用することができる。図21Bはカーナビゲーションであり、本体2101、表示装置2102、操作ボタン2103、アンテナ2104で構成される。本発明は装置内部に組み込まれる集積化回路2105に適用することができる。なお、表示装置2102はモニターとして利用されるが、地図の表示が主な目的なので解像度の許容範囲は比較的広いと言える。図21Cは携帯情報端末機器本実施例では携帯電話であり、本体2301、音声出力部2302、音声入力部2303、表示装置2304、操作ボタン2305、アンテナ2306で構成される。本発明は装置内部に組み込まれる集積化回路2307に適用することができる。図21Cに示す様な携帯電話は高周波動作を必要とする半導体装置であるので、極めて高速な動作特性を要求される。そこで本発明を適用することで耐圧を損ねることなく高速動作する集積化回路を組み込むことができる。図21Dはビデオカメラであり、本体2401、表示装置2402、接眼部2403、操作ボタン2404、テープホルダー2405で構成される。本発明は装置内部に組み込まれる集積化回路2406に適用することができる。表示装置2402に映し出された撮影画像は接眼部2403を通してリアルタイムに見ることができるので、使用者は画像を見ながらの撮影が可能となる。以上の様に、本発明の応用範囲は極めて広く、半導体集積化回路を有する様々な半導体装置電子機器を含むに対して適用することが可能である。本発明による半導体装置の電気特性は非常に優れたものであり、これを用いて構成した集積化回路は高い周波数特性を実現しうる。本実施例では、本発明を利用した半導体装置の性能に関する例を示す。本発明を利用して形成された半導体素子単体のデバイス特性IG-FETの電流-電圧特性は非常に優れたものとなり、Nチャネル型FETのしきい値電圧Vthnは03~30V、Pチャネル型FETのしきい値電圧Vthpは30~03Vの範囲代表的には0~±03Vの範囲で必要とする駆動電圧に合わせて調節できる。また、S値は60~85mVdecade、ともすれば60~70mVdecadeの極めて優れたサブスレッショルド特性が得られる。また、実施例1で説明した様な理由により高い移動度1000cm2Vs以上を得ることができる。移動度を計算式で求める場合、移動度はチャネル幅Wに反比例するので注意が必要である。本発明を実施する場合、チャネル形成領域においては不純物領域によって少なからずチャネル幅が狭くなっているので、実測チャネル幅Wpaを代入しなければ実際の移動度は得られない。以上の様な優れた電気特性を達しうる本発明の半導体装置で集積化回路を構成すると、極めて良好な周波数特性を得ることができる。例えば、本発明の半導体装置を用いて9段のリングオシレータを構成すると、33Vの駆動電圧で2~10GHzの周波数特性を実現しうる。また、例えば、高周波電子機器である携帯電話などの様に高い周波数特性を必要とする電子機器に対しても本発明は有効である。携帯電話の入力部等に用いられる集積化回路は、IO回路やMUXDMUX回路等に様に2GHz程度24GHzの周波数特性を必要とするのであるが、本発明はその様な高周波集積化回路に対しても十分に対応することができる。また、本発明をSOI構造の半導体装置に適用しているので、従来のバルクシリコン基板に作製した集積化回路よりも、10以上も速い動作特性を有し、70以下の消費電力で駆動しうる集積化回路を構成できる。"