"第1半導体基体と、第2半導体基体とを備え、前記第1半導体基体の第1主面側と、前記第2半導体基体の第1主面側が接合され、前記第1半導体基体の前記第1主面側、前記第2半導体基体の前記第1主面側、前記第1半導体基体の第2主面側、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1つ以上に形成されている反り補正層を備える半導体装置。前記反り補正層は、前記半導体基体の反りと逆の内部応力を有する請求項1に記載の半導体装置。前記第1半導体基体の接合面及び前記第2半導体基体の接合面に、ケイ素化合物若しくは接着剤からなる接合層を備える請求項1に記載の半導体装置。前記第1半導体基体と、前記第1半導体基体の前記第1主面側に形成される配線層とを貫通し、前記第1半導体基体の第2主面側から、前記第2半導体基体上の前記第1主面側に形成される配線層に接続する貫通電極を備える請求項1に記載の半導体装置。第1半導体基体の第1主面側、前記第1半導体基体の第2主面側、第2半導体基体の第1主面側、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1つ以上に反り補正層を形成する工程と、前記第1半導体基体の前記第1主面側と、前記第2半導体基体の前記第1主面側とを貼り合わせる工程と、を有する半導体装置の製造方法。前記反り補正層を形成する基体の反りと、逆の内部応力を持つ反り補正層を形成する請求項5に記載の半導体装置の製造方法。前記反り補正層を形成する基体の反り量を測定した後、前記反り補正層を形成する請求項5に記載の半導体装置の製造方法の製造方法。プラズマ接合法を用いて前記第1半導体基体と前記第2半導体基体とを接合する請求項5に記載の半導体装置の製造方法。前記第1半導体基体の前記第1主面上に配線層を形成する工程と、前記第2半導体基体の前記第1主面上に配線層を形成する工程とを有する請求項5に記載の半導体装置の製造方法。前記第1半導体基体の前記第2主面側から、前記第1半導体基体と、前記第1半導体基体の前記第1主面に形成された前記配線層とを貫通し、前記第2半導体基体の前記第1主面に形成された前記配線層に通じる接続孔を形成する工程と、前記接続孔の内面に絶縁層を形成する工程と、前記接続孔内に接続導体を形成する工程とを有する請求項9に記載の半導体装置の製造方法。上述のガラス基板の反りを補正する技術は、半導体基体をガラス基板等の支持基板に接合する技術である。このため、上述の技術を半導体基体同士の接合に適用した場合には、応力緩和のために形成された溝が、接合面におけるボイドとなり、高精度な接合が困難となる問題がある。本技術においては、半導体基体同士が張り合わされた構成を有する場合において、接合精度の向上が可能な半導体装置及び半導体装置の製造方法を提供するものである。本技術の半導体装置は、第1半導体基体と、第2半導体基体とを備え、第1半導体基体の第1主面側と、第2半導体基体の第1主面側が接合されている。そして、第1半導体基体の第1主面側、第2半導体基体の第1主面側、第1半導体基体の第2主面側、及び、第2半導体基体の第2主面側から選ばれる少なくとも1つ以上に形成されている反り補正層を備える。また、本技術の半導体装置の製造方法は、第1半導体基体の第1主面側、第1半導体基体の第2主面側、第2半導体基体の第1主面側、及び、第2半導体基体の第2主面側から選ばれる少なくとも1つ以上に反り補正層を形成する工程を有する。そして、第1半導体基体の第1主面側と、第2半導体基体の第1主面側とを貼り合わせる工程とを有する。上述の半導体装置及び半導体装置の製造方法によれば、第1半導体基体、第2半導体基体の両主面のうち、少なくともいずれか一つの面に反り補正層が形成される。反り補正層が形成されることにより、少なくとも第1半導体基体又は第2半導体基体の反りが補正される。このため、半導体基体の貼り合わせにおいて高精度な接合が可能となる。本技術によれば、半導体基体同士が高い精度で接合された半導体装置を提供することができる。以下、本技術を実施するための形態の例を説明するが、本技術は以下の例に限定されるものではない。なお、説明は以下の順序で行う。1.半導体装置の概要2.半導体装置の第1実施形態3.第1実施形態の半導体装置の製造方法4.半導体装置の第2実施形態1.半導体装置の概要[MOS固体撮像装置の構成1]半導体装置の一例として、CMOSComplementaryMetalOxideSemiconductor等のMOS型イメージセンサに代表される増幅型固体撮像装置が知られている。また、CCDChargeCoupledDeviceイメージセンサに代表される電荷転送型固体撮像装置が知られている。図1に、半導体装置の一例として、MOS固体撮像装置の全体構成を示す。図1に示す固体撮像装置1は、基体11例えばシリコン基板に複数の光電変換部を含む画素2が規則的に2次元アレイ状に配列された画素領域いわゆる画素アレイ3と、周辺回路部とを有して構成される。画素2は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタいわゆるMOSトランジスタを有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの3つのトランジスタで構成することができる。その他、選択トランジスタ追加して4つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素2は、1つの単位画素として構成することができる。また、画素2は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する1つのフローティングディフージョンと、共有する1つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の1つずつの画素トランジスタを共有して構成される。周辺回路部は、垂直駆動回路4と、カラム信号処理回路5と、水平駆動回路6と、出力回路7と、制御回路8等を有して構成される。制御回路8は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置1の内部情報等のデータを出力する。すなわち、制御回路8では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等に入力する。垂直駆動回路4は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路4は、画素領域3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路5に供給する。カラム信号処理回路5は、画素2の例えば列ごとに配置されており、1行分の画素2から出力される信号を画素列ごとにノイズ除去等の信号処理を行う。すなわちカラム信号処理回路5は、画素2固有の固定パターンノイズを除去するためのCDSCorrelatedDoubleSampling、相関二重サンプリングや、信号増幅、AD変換等の信号処理を行う。カラム信号処理回路5の出力段には水平選択スイッチ図示せずが水平信号線10との間に接続されて設けられる。水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等が行われる場合もある。入出力端子12は、外部と信号のやりとりをする。[MOS固体撮像装置の構成2]また、上述のMOS型固体撮像装置において、複数の画素が配列された画素領域を備える半導体基体と、信号処理を行うロジック回路を備える半導体基体を電気的に接続して1つのデバイスとした構成の固体撮像装置が種々提案されている。図2に、この構成のMOS固体撮像装置の基本的な概略構成を示す。図2Aに示すように、一般的なMOS固体撮像装置151は、1つの半導体基体152内に、画素領域153と、制御回路領域154と、信号処理するためのロジック回路領域155とを搭載して構成される。通常、図中破線で示すように、画素領域153と制御回路領域154でイメージセンサ156が構成される。これに対して、図2Bに示すMOS固体撮像装置21は、第1半導体基体22に画素領域23と制御回路領域24とが搭載され、第2半導体基体26に信号処理するための信号処理回路を含むロジック回路領域25が搭載される。この第1半導体基体22及び第2半導体基体26が相互に電気的に接続され、MOS固体撮像装置21が1つの半導体装置として構成される。また、図2Cに示すMOS固体撮像装置27は、第1半導体基体22に画素領域23が搭載され、第2半導体基体26に制御回路領域24と、信号処理回路を含むロジック回路領域25とが搭載される。この第1半導体基体22及び第2半導体基体26を相互が電気的に接続され、MOS固体撮像装置27が1つの半導体装置として構成される。上述の図2Bに示すMOS固体撮像装置21及び図2Cに示すMOS固体撮像装置27では、まず、第1半導体基体22と第2半導体基体26とが貼り合わされる。そして、第1半導体基体22及び第2半導体基体26に形成されている配線層を接続するための貫通電極を形成する。これにより、第1半導体基体22と第2半導体基体26とに、相互に電気的な接続が構成される。[半導体基体の貼り合せ方法:プラズマ接合]次に、上述の第1半導体基体22と第2半導体基体26とを貼り合わせる方法の一例として、プラズマ接合方法について説明する。半導体基体同士の貼り合わせでは、半導体基体上に配線層を形成し、この配線層の形成面同士を対向させて半導体基体同士の貼り合わせが行われる。プラズマ接合方法は、半導体基体の接合表面に形成されたSiO2等からなる層にプラズマ照射を施すことにより、シラノール基Si-OH基を形成する。そして、シラノール基を形成した面同士を向かい合わせ、半導体基体の一部を押し付けてファンデルワールス力により接合する。その後、接合界面の密着力を更に高めるため、例えば400°C/60minの熱処理を加えてシラノール基同士を脱水縮合反応させる。このような、分子レベルの制御を半導体基体の接合面に行うことで、半導体基体の貼り合わせが可能となる。上述のとおり、プラズマ接合では分子レベルの制御を行うため、接合表面の平坦性は非常に重要である。例えば、導体パターン等による局所的な段差があると、プラズマ接合による半導体基体の貼り合わせが困難である。このため、CMPChemicalMechanicalPolishing法等を用いて接合表面の平坦化が行われている。また、半導体基体上に配線層を形成すると、配線層を形成する導体層や絶縁層の内部応力により、半導体基体に反りが発生することがある。このような、反りを持つ配線層付きの半導体基体を、反りのない支持基板等に貼り合わせる場合には、半導体基体の反りを補正しなくてもプラズマ接合を用いて、ファンデルワールス力による接合が可能である。しかし、反りを持つ配線層付きの半導体基体同士を貼り合わせる場合には、反りの影響が無視できなくなり、プラズマ接合による精度の高い貼り合わせが困難である。この問題に対し、本開示では、反りを持つ配線層付きの半導体基体同士が貼り合わされた半導体装置において、高精度な貼り合わせを可能にする技術を提供する。具体的には、反りを持つ配線層付きの半導体基体に対し、この半導体基体の反りと、反対の反りを持つ層を半導体基体上に形成する。つまり、半導体基体上に、配線層付きの半導体基体の反りと逆の内部応力を有する層を形成する。以下、この半導体基体の反りと逆の内部応力を有する層を、反り補正層と称する。例えば、半導体基体に形成された配線層上、又は、半導体基体の配線層が形成されていない面に、上述の反り補正層を形成する。この構成により、半導体基体の反りを簡便に補正することができる。このため、配線層の形成により反りが生じた半導体基体同士であっても、容易にかつ信頼性の高いプラズマ接合による貼り合わせが可能となる。なお、貼り合わせ方法としては、上述のプラズマ接合以外も、半導体基体同士の接合に用いられる方法に適用することができる。例えば、接着剤を用いて半導体基体同士を貼り合わせる場合にも、上述の反り補正層を形成することにより高精度且つ信頼性の高い貼り合わせが可能となる。2.半導体装置の第1実施形態[固体撮像装置の構成例]以下、本技術による半導体装置の第1実施形態について説明する。図3に、第1実施形態の半導体装置の一例としてMOS固体撮像装置79の構成を示す。MOS固体撮像装置79は、図3に示すように、第1半導体基体31と第2半導体基体45とが、第1半導体基体31の第1主面31A側と第2半導体基体45の第1主面45A側とを対向させて貼り合わされている。第1半導体基体31は、画素アレイが形成されている画素領域23と、制御回路領域24とを備える。第2半導体基体45は、ロジック回路領域25を備える。そして、第1半導体基体31を貫通し、第1半導体基体31に形成された多層配線層41と、第2半導体基体45に形成された多層配線層55とを電気的に接続する貫通電極を備える。第1半導体基体第1半導体基体31の画素領域23は、単位画素30に第1導電型、例えばp型の半導体層からなる半導体ウェル領域32を備える。そして、この半導体ウェル領域32中に、各画素の光電変換部となるフォトダイオードPDを備える。フォトダイオードPDは、第1半導体基体31の第1主面31A側のp型半導体領域35と、p型半導体領域35下に形成されたn型半導体領域34とを有する。また、第1半導体基体31の半導体ウェル領域32に各画素トランジスタのソース/ドレイン領域33を備える。ソース/ドレイン領域33は、第2導電型、例えばn型半導体層からなる。画素領域23において、第1半導体基体31の第1主面31A上には、ゲート絶縁膜を介してゲート電極36を備える。そして、ゲート電極36と対のソース/ドレイン領域33により画素トランジスタTr1、Tr2が形成されている。図3に示すMOS固体撮像装置79では、複数の画素トランジスタを、2つの画素トランジスタTr1、Tr2で代表して示す。フォトダイオードPDに隣接する画素トランジスタTr1が転送トランジスタに相当し、そのソース/ドレイン領域33がフローティングディフージョンFDに相当する。また、各単位画素30は、素子分離領域38で分離されている。素子分離領域38は、第1半導体基体31を酸化処理してシリコン酸化膜を形成する、いわゆるLOCOSlocaloxidationofsilicon等により形成される。また、第1半導体基体31内に溝を開口し、その溝にシリコン酸化膜を埋めるSTIShallowTrenchIsolationや、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。第1半導体基体31の制御回路領域24は、制御回路を構成するMOSトランジスタを備える。図3に示すMOS固体撮像装置79では、MOSトランジスタTr3、Tr4で代表して、制御回路領域24を構成するMOSトランジスタを示す。各MOSトランジスタTr3、Tr4は、n型のソース/ドレイン領域33と、ゲート絶縁膜を介して形成したゲート電極36とにより形成されている。また、第1半導体基体31の第1主面31A上に多層配線層41が形成されている。多層配線層41は、第1半導体基体31の第1主面31A上に形成された第1絶縁層43a、第2絶縁層43b、及び、層間絶縁層39と、層間絶縁層39内に形成された導体層40と、層間絶縁層39の接続孔内に形成された接続導体44とを備える。第1絶縁層43aは、例えばシリコン酸化物からなり、トランジスタ上面を含む第1半導体基体31の第1主面31A全面に形成される。また、第2絶縁層43bは、例えばシリコン窒化物からなり、第1絶縁層43a上に形成されている。第2絶縁層43bは、ゲート電極36やソース/ドレイン領域33に接続する接続孔を形成する際のエッチングストッパとなる。そして、層間絶縁層39は、例えばシリコン酸化物等からなり、第2絶縁層43b上に形成されている。接続導体44は、層間絶縁層39に形成された、ゲート電極36やソース/ドレイン領域33に接続する接続孔内に埋めこまれた導電体からなる。導体層40は、各接続導体44に接続するように、層間絶縁層39を介して複数層形成されている。本例では3層の導体層40が形成された多層配線層41を備える。導体層40及び接続導体44は、銅Cu等からなる。このため、導体層40及び接続導体44には、絶縁層への拡散を防止するために、図示しないバリアメタルが設けられる。また、多層配線層41上には、導体層40等の形成により生じた多層配線層41の段差を平坦化するための平坦化層42を備える。平坦化層42は、例えば、高密度プラズマCVDChemicalVaporDepositionによるシリコン酸化物HDP-SiO2、プラズマCVDによるシリコン酸化物P-SiO2、P-TEOS、及び、HDP-SiO2とプラズマCVDによるシリコン酸化物P-SiO2、P-TEOS等との積層構造からなる。更に、例えば、SOGSpinOnGlass、SODSpinOnDielectric、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層42を形成してもよい。また、第1半導体基体31において、平坦化層42上には、反り補正層13が形成されている。反り補正層13上には、接合層15が形成されている。反り補正層13は、多層配線層41が形成された第1半導体基体31の反りを補正するために、この第1半導体基体31の反りとは逆の内部応力を持つ層からなる。反り補正層13としては、例えば、SiN、SiO2、SiOC、SiC、SiCN、FSG、FTEOS等のプラズマCVDで形成可能な材料、又は、有機材料やSOG等の塗布法により形成可能な材料を用いて構成する。特に、プラズマCVDを用いた材料層は、プラズマCVDのチャンバー内の圧力やRFパワー等の条件を変更することにより、内部応力を制御できる。このため、プラズマCVDを用いた材料層を反り補正層13へ適用するのが好ましい。接合層15は、第1半導体基体31と第2半導体基体45とを貼り合わせの信頼性を向上させるために、接合面に形成される層である。プラズマ接合により第1半導体基体31と第2半導体基体45とを貼り合わせる場合には、例えば、P-SiO2、P-SiN、SiON、SiOC、及び、SiOCH等を用いる。また、第1半導体基体31と第2半導体基体45とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いることができる。また、第1半導体基体31の第2主面上には、全面に保護層66を備える。保護層66としては、例えば、シリコン、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、及びランタノイド元素から選ばれる少なくとも1つ以上の元素を含む絶縁材料を用いる。SiCN、P-SiN、SiC等を用いる。さらに、第1半導体基体31の第2主面上には、遮光すべき領域上に遮光層67を形成する。図3では、遮光すべき領域として、模式的に制御回路領域24上に形成している。遮光層67は、例えばタングステン等を用いる。遮光層67は、例えば半導体ウェル領域32の接地電位として電気的に接続させることで、遮光層67が電気的にフローティング状態になるのを避けることができる。また、第1半導体基体31の第2主面では、保護層66の全面にパッシベーション層59を備える。パッシベーション層59により遮光層67が覆われる。パッシベーション層59としては、例えばP-SiON、P-SiN等を用いる。また、第1半導体基体31の第2主面上に平坦化層73が形成されている。そして、平坦化層73上に各画素に対応して例えば赤R、緑G、青Bのオンチップカラーフィルタ74を備える。オンチップカラーフィルタ74上には、オンチップマイクロレンズ75を備える。各オンチップカラーフィルタ74及びオンチップマイクロレンズ75は、画素アレイの各単位画素に対応して形成されている。第2半導体基体第2半導体基体45は、信号処理するための信号処理回路を含むロジック回路領域25を備える。第2半導体基体45の第1主面45A側に形成されたp型の半導体ウェル領域46に、ロジック回路を構成する複数のMOSトランジスタを備える。図3に示すMOS固体撮像装置79では、第2半導体基体45の第1主面45Aに形成される複数のMOSトランジスタを、MOSトランジスタTr6、Tr7、Tr8で代表する。各MOSトランジスタTr6、Tr7、Tr8は、素子分離領域50で分離され、それぞれ1対のn型のソース/ドレイン領域47と、ゲート絶縁膜を介して形成したゲート電極48を有する。図3に示すように、ロジック回路領域25は、CMOSトランジスタから構成されている。また、第2半導体基体45の第1主面45A上に、多層配線層55を備える。多層配線層55は、第2半導体基体45の第1主面45A上に形成された第1絶縁層43a、第2絶縁層43b、及び、層間絶縁層49と、層間絶縁層49内に形成された導体層53と、層間絶縁層49の接続孔内に形成された接続導体54とを備える。第1絶縁層43aは、例えばシリコン酸化物からなり、トランジスタ上面を含む第2半導体基体45の第1主面45A全面に形成されている。また、第2絶縁層43bは、例えばシリコン窒化物からなり、第1絶縁層43a上に形成されている。第2絶縁層43bは、ゲート電極48やソース/ドレイン領域47に接続する接続孔を形成する際のエッチングストッパとなる。そして、層間絶縁層49は、例えばシリコン酸化物等からなり、第2絶縁層43b上に形成されている。接続導体54は、層間絶縁層49に形成された、ゲート電極48やソース/ドレイン領域47に接続する接続孔内に埋めこまれた導電体からなる。導体層53は、各接続導体54に接続するように、層間絶縁層49を介して複数層形成されている。本例では3層の導体層53が形成された多層配線層55を備える。また、第2半導体基体45の所定の位置に、多層配線層55の導体層53から第2半導体基体45を貫通する接続孔を備え、この接続孔の内面に絶縁層52が形成されている。そして、絶縁層52で覆われた接続孔内に、取り出し電極用の接続導体51が形成されている。導体層53及び接続導体51,54としては、例えば銅Cu、タングステンW、ポリシリコン等が用いられる。また、導体層53及び接続導体51,54と絶縁層との間には、絶縁層への拡散を防止するために図示しないバリアメタルが設けられる。第2半導体基体45は、第2主面45B側の全面にパッシベーション層76を備える。そして、パッシベーション層76には、開口77が形成され、この開口77から接続導体51が露出されている。接続導体51の露出面には、接続導体51と電気的に接続する球状の電極バンプ78が形成されている。この構成により、接続導体51が取り出し電極となる。多層配線層55上には、導体層53等の形成により多層配線層55に生じた段差を平坦化するための平坦化層56を備える。平坦化層56は、例えば、高密度プラズマCVDChemicalVaporDepositionによるシリコン酸化物HDP-SiO2、プラズマCVDによるシリコン酸化物P-SiO2、P-TEOS、及び、HDP-SiO2とプラズマCVDによるシリコン酸化物P-SiO2、P-TEOS等との積層構造からなる。更に、例えば、SOGSpinOnGlass、SODSpinOnDielectric、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層56を形成してもよい。また、第2半導体基体45において、平坦化層56上には、反り補正層14が形成されている。反り補正層14上には、接合層16が形成されている。反り補正層14は、多層配線層55が形成された第2半導体基体45の反りを補正するために、この第2半導体基体45の反りとは逆の内部応力を持つ層からなる。反り補正層14としては、上述の第1半導体基体31に形成する反り補正層13と同様の構成とすることができる。また、接合層16も、上述の第1半導体基体31に形成する接合層15と同様の構成とすることができる。貫通電極貫通電極は、第1半導体基体31の画素領域23及び制御回路領域24の領域外に形成され、第1半導体基体31の第2主面31B側から、第2半導体基体45の多層配線層55の導体層53に接続する。貫通電極は、貫通接続孔61内に形成される絶縁層63と、接続導体64とからなる。貫通接続孔61は、第1半導体基体31、多層配線層41、平坦化層42、反り補正層13、及び、接合層15を貫通し、さらに、第2半導体基体45上の接合層16、反り補正層14、及び、平坦化層56を貫通する。また、第1半導体基体31は、画素領域23及び制御回路領域24の領域外において、第2主面31B側から多層配線層41の導体層40に達する接続電極を備える。この接続電極は、第2主面31B側から第1半導体基体31を貫通し、第2主面31B側から多層配線層41の導体層40に達する接続孔62と、この接続孔62内に形成された絶縁層63及び接続導体65からなる。第1半導体基体31の第2主面では、接続導体64及び接続導体65に対応するパッシベーション層59に、接続孔69が形成されている。そして、接続導体64、接続導体65、及び、接続孔69を覆う、バリアメタル層71と接続用配線72とを備える。接続用配線72は、例えばアルミニウムにより形成される。また、バリアメタル層71は、例えばTi/TiNの積層体で形成される。接続用配線72は、貫通接続孔61を通じて接続導体64と接続導体65に接続される。この接続用配線72は、画素領域23及び制御回路領域24と、ロジック回路領域25との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドとなる。上述の接続導体65、接続用配線72及び接続導体64により、第1半導体基体31に形成された画素領域23及び制御回路領域24のイメージセンサと、第2半導体基体45に形成されたロジック回路領域25とが、電気的に接続される。以上説明したように、裏面照射型のMOS固体撮像装置79による本実施形態の半導体装置が構成される。MOS固体撮像装置79は、第1半導体基体31と、第2半導体基体45とが、配線層形成面側に形成された接合層15と接合層16とにおいて張り合わされている。そして、第1半導体基体31の第1主面31A側と、第2半導体基体45の第1主面45A側とに、それぞれ反り補正層13、14が形成されている。上述の実施の形態では、反り補正層13,14は、第1半導体基体31の第1主面31A側と、第2半導体基体45の第1主面45A側に形成されているが、反り補正層13,14の形成位置は、この限りではない。例えば、プラズマ接合により、第1半導体基体31と第2半導体基体45とを貼り合わせる場合には、第1半導体基体31と第2半導体基体45のうち、少なくともいずれか一方の反りが補正されていれば、貼り合わせが可能である。このため、第1半導体基体31の第1主面31A側、及び、第2主面31B側、並びに、第2半導体基体45の第1主面45A側、及び、第2主面45B側のうち、少なくとも1つ以上に反り補正層が形成されていればよい。反り補正層が形成されることにより、第1半導体基体31、第2半導体基体45のいずれか一方の基体の反りが補正されるため、他方の基体が反りを有している場合にも、プラズマ接合による貼り合わせが可能である。さらに、上述の裏面照射型のMOS固体撮像装置79では、第1半導体基体31の第2主面31B側にフォトダイオードPDの受光面と、オンチップカラーフィルタ74及びオンチップマイクロレンズ75が形成されている。このため、この面に反り補正層を形成することが難しい。従って、反り補正層は、第1半導体基体31の第1主面31A側、第2半導体基体45の第1主面45A側、及び、第2半導体基体45の第2主面45A側のうち、少なくとも1つ以上に形成することが好ましい。また、上述の裏面照射型のMOS固体撮像装置79では、第1半導体基体31の第2主面31Bから、第2半導体基体45の多層配線層55に接続する貫通電極が形成されている。このため、第1半導体基体31の第1主面31A側、及び、第2半導体基体45の第1主面45A側に反り補正層が形成されていると、貫通接続孔61のアスペクト比が大きくなり、絶縁層63や接続導体64の被覆性が低下する。さらに、貫通電極の貫通接続孔61を形成する際に、第1半導体基体31と層間絶縁層39とに加えて、反り補正層にも孔を形成しなければならない。各層はそれぞれ異なる材料により形成されているため、貫通接続孔61を形成するための条件が異なる。このため、第1半導体基体31の第1主面31A側、及び、第2半導体基体45の第1主面45A側に反り補正層が形成されていると、貫通接続孔61が煩雑になる。従って、貫通電極を形成する観点からは、反り補正層は、第1半導体基体31と、第2半導体基体45との接合面よりも、第2半導体基体45の第2主面側に形成することが好ましい。また、プラズマ接合では、一方の基体の反りがなければ貼り合わせが可能であるが、接合精度を高くするためには、貼り合わせる両方の基体で反りを有していないことが好ましい。このため、接合精度の観点からは、上述の実施形態のように第1半導体基体の第1主面側と第2半導体基体の第1主面側とに形成するか、又は、第1半導体基体の第1主面側と第2半導体基体の第2主面側とに形成することが好ましい。3.第1実施形態の半導体装置の製造方法[固体撮像装置の製造方法]次に。図4~図11を用いて、上述の本実施形態のMOS固体撮像装置の製造方法を説明する。第1半導体基体まず、図4に示すように、第1半導体基体31の画素領域23に、第1導電型、例えばp型の不純物を導入して半導体ウェル領域32を形成する。そして、その半導体ウェル領域32に、各画素の光電変換部となるフォトダイオードPDと、各画素トランジスタのソース/ドレイン領域33とを形成する。フォトダイオードPDは、n型半導体領域34と基板表面側のp型半導体領域35とから形成する。ソース/ドレイン領域33は、第1半導体基体31の第1主面31A側の所定の領域に、第2導電型、例えばn型の不純物を導入して形成する。フォトダイオードPD及び各画素トランジスタのソース/ドレイン領域33は、基体表面からのイオン注入で形成する。画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極36を形成し、ゲート電極36と対のソース/ドレイン領域33により画素トランジスタTr1、Tr2を形成する。同時に、第1半導体基体31の制御回路領域24に、第1半導体基体31に制御回路を構成するMOSトランジスタTr3、Tr4を形成する。各MOSトランジスタTr3、Tr4は、n型のソース/ドレイン領域33と、ゲート絶縁膜を介して形成したゲート電極36とにより形成する。また、各単位画素30を分離する素子分離領域38を形成する。素子分離領域38として、第1半導体基体31の第1主面31A側を酸化処理してシリコン酸化膜を形成するいわゆるLOCOSを形成する。また、素子分離領域38としてLOCOSに替えて、第1半導体基体31内に溝を開口し、その溝にシリコン酸化膜を埋めるSTIShallowTrenchIsolationや、ノードとなる拡散層とは異なる導電型の不純物拡散層を形成してもよい。次に、第1半導体基体31の第1主面31A側において、トランジスタ上面を含む全面に第1絶縁層43aを、例えばシリコン酸化物から形成する。そして、第1絶縁層43a上に第2絶縁層43bを、例えばシリコン窒化物から形成する。さらに、第2絶縁層43b上に層間絶縁層39を形成する。次に、層間絶縁層39に接続孔を形成し、所要のトランジスタに接続する接続導体44を形成する。接続孔は、層間絶縁層39において所要のトランジスタに接続する位置に選択的に形成する。そして、各接続孔に連続するように、第1絶縁層43a及び第2絶縁層43bを選択にエッチングして深さの異なる接続孔を形成する。接続孔を形成する際のエッチングにおいて、第2絶縁層43bをエッチングストッパとして使用する。これにより、深さの異なる接続孔の形成を容易に行うことができる。次に、各接続孔に接続導体44を埋め込む。そして、各接続導体44に接続するように、層間絶縁層39を介して複数層、本例では3層の導体層40を形成して多層配線層41を形成する。導体層40は、例えば銅Cuを用いて形成する。導体層40を銅で形成した場合には、通常、導体層40と層間絶縁層39との間にCu拡散を防止するバリアメタル層を形成する。次に、多層配線層41上に、平坦化層42を形成する。多層配線層41は、多層配線層41に導体層40等を形成する際に生じた段差を有する。このため、この段差を平坦化するための層を形成する。平坦化層42は、例えば、高密度プラズマCVDChemicalVaporDepositionによるシリコン酸化物HDP-SiO2層を形成する。さらに、必要に応じてHDP-SiO2層上に、プラズマCVDによるシリコン酸化物P-SiO2層を形成する。また、プラズマCVDによるシリコン酸化物P-SiO2、P-TEOS等層のみで形成してもよい。そして、形成したシリコン酸化物層をCMP法を用いて研磨することにより、表面を平坦化する。更に、例えば、SOGSpinOnGlass、SODSpinOnDielectric、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層42を形成してもよい。次に、平坦化層42上に、多層配線層41が形成された第1半導体基体31の反りを補正するための、反り補正層13を形成する。反り補正層13は、多層配線層41が形成された第1半導体基体31の反りを補正するために、基板の反りとは逆の内部応力を持つ層を形成する。例えば、SiN、SiO2、SiOC、SiC、SiCN、FSG、FTEOS等のプラズマCVDで形成可能な材料、又は、有機材料やSOG等の塗布法により形成可能な材料を用いて構成する。特に、プラズマCVDは、チャンバー内の圧力やRFパワー等の条件を変更することにより、反り補正層13の内部応力を制御できるため好ましい。第1半導体基体31の反り補正量は、補正の直前に基体の反り量を測定し、以降のプロセスで反る量を事前に盛り込んだ補正量を、反り補正層13の厚さと内部応力から換算して決定する。第1半導体基体31の反り量は、既存の膜応力測定装置、ストレス測定装置を用いて測定することができる。この補正方法は、半導体基体の接合の直前において、半導体基体の補正量を管理できる。このため、様々な配線パターンや配線層に対して対応でき、非常に優れた補正方法である。次に、反り補正層13上に、接合層15を形成する。接合層15は、第1半導体基体31と第2半導体基体45とを貼り合わせるために形成される層である。プラズマ接合により第1半導体基体31と第2半導体基体45とを貼り合わせる場合には、例えば、P-SiO2、P-SiN、P-SiON、SiOC、及び、SiOCH等のプラズマ接合、及び、CMPが可能な材料層100-2000nm程度形成する。そして、プラズマ接合に必要な表面ラフネスになるように、接合層15の表面をCMP法を用いて研磨する。また、第1半導体基体31と第2半導体基体45とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いて接合層15を形成する。第2半導体基体次に、図5に示すように、第2半導体基体45に、信号処理を行う信号処理回路を含むロジック回路領域25を形成する。まず、第2半導体基体45の第1主面45A側に、第1導電型、例えばp型の不純物を導入して半導体ウェル領域46を形成する。そして、半導体ウェル領域46に、素子分離領域50と、素子分離領域50で分離され、ロジック回路を構成する複数のMOSトランジスタTr6、Tr7、Tr8を形成する。各MOSトランジスタTr6、Tr7、Tr8は、それぞれ1対のn型のソース/ドレイン領域47と、ゲート絶縁膜を介して形成したゲート電極48とから形成する。このように、ロジック回路領域25は、CMOSトランジスタで構成する。素子分離領域50は、第2半導体基体45の第1主面45A側を酸化処理してシリコン酸化膜を形成する、いわゆるLOCOSを形成する。また、素子分離領域50としてLOCOSに替えて、第2半導体基体45内に溝を開口し、その溝にシリコン酸化膜を埋めるSTIShallowTrenchIsolationや、ノードとなる拡散層とは異なる導電型の不純物拡散層を形成してもよい。ソース/ドレイン領域47は、第2半導体基体45の第1主面45A側の所定の領域に第2導電型、例えばn型の不純物を導入して形成する。次に、第2半導体基体45の第1主面上において、CMOSトランジスタ上面を含む全面に第1絶縁層43aを、例えばシリコン酸化物から形成する。そして、第1絶縁層43a上に第2絶縁層43bを、例えばシリコン窒化物から形成する。さらに、第2絶縁層43b上に層間絶縁層49を形成する。次に、層間絶縁層49に接続孔を形成し、所要のトランジスタに接続する接続導体54を形成する。接続孔は、層間絶縁層49において所要のトランジスタに接続する位置に選択的に形成する。そして、各接続孔に連続するように、各部で同じ厚さの第1絶縁層43a及び第2絶縁層43bを選択にエッチングして深さの異なる接続孔を形成する。接続孔を形成する際のエッチングにおいて、第2絶縁層43bをエッチングストッパとして使用することにより、深さの異なる接続孔の形成を容易に行うことができる。接続孔の形成後、各接続孔に接続導体54を埋め込む。また、第2半導体基体45の所定の位置において、層間絶縁層49の表面から第2半導体基体45内の所望の深さ位置に渡る接続孔を形成する。そして、この接続孔の内壁に、絶縁層52を形成する。そして、絶縁層52が形成された接続孔内に取り出し電極用の接続導体51を埋め込む。この接続導体51は、例えば銅Cu、タングステンW、ポリシリコン等を用いて形成する。各接続導体54及び電極取り出し用の接続導体51に接続するように、層間絶縁層49を介して複数層、本例では3層の導体層53を形成して多層配線層55を形成する。次に、多層配線層55上に、平坦化層56を形成する。多層配線層55は、多層配線層55の導体層53等を形成する際に生じた段差を有するため、この段差を平坦化する層を形成する必要がある。平坦化層56は、例えば、高密度プラズマCVDChemicalVaporDepositionによるシリコン酸化物HDP-SiO層を形成する。さらに、必要に応じてHDP-SiO層上に、プラズマCVDによるシリコン酸化物P-SiO2層を形成する。また、プラズマCVDによるシリコン酸化物P-SiO2、P-TEOS等層のみで形成してもよい。そして、形成したシリコン酸化物層をCMP法を用いて研磨することにより、表面を平坦化する。更に、例えば、SOGSpinOnGlass、SODSpinOnDielectric、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層42を形成してもよい。次に、多層配線層55が形成された第2半導体基体45の反りを補正するため、平坦化層56上に反り補正層14を形成する。反り補正層14は、上述の第1半導体基体31の反り補正層13と同様に、多層配線層55が形成された第2半導体基体45の反りを補正するために、基板の反りとは逆の内部応力を持つ層を形成する。反り補正層14は、例えば、SiN、SiO2、SiOC、SiC、SiCN、FSG、FTEOS等のプラズマCVDで形成可能な材料、又は、有機材料やSOG等の塗布法により形成可能な材料を用いて構成する。特に、プラズマCVDは、チャンバー内の圧力やRFパワー等の成膜条件を変更することにより、反り補正層14の内部応力を制御できるため好ましい。反り補正層14は、上述の第1半導体基体31の反り補正層13と同じ材料であってもよく、また、異なる材料であってもよい。また、反り補正層14により反り補正量は、予め多層配線層55が形成された第2半導体基体45の反り量を測定し、さらに、以降のプロセスで基体の反る量を事前に盛り込み、反り補正層14の厚さと内部応力から換算して決定する。第2半導体基体45の反り量は、既存の膜応力測定装置、ストレス測定装置を用いて測定する。次に、反り補正層14上に、接合層16を形成する。プラズマ接合により第1半導体基体31と第2半導体基体45とを貼り合わせる場合には、第1半導体基体31と同様に、例えば、P-SiO2、P-SiN、SiON、SiOC、及び、SiOCH等のプラズマ接合、及び、CMPが可能な材料層を形成する。そして、プラズマ接合に必要な表面ラフネスになるように、接合層16の表面をCMP法を用いて研磨する。また、第1半導体基体31と第2半導体基体45とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いて接合層16を形成する。以上の工程により、図4に示す、画素領域23及び制御回路領域24を有し、貼り合わせ前の第1半導体基体31を形成する。また、図5に示す、ロジック回路領域25を有し、貼り合わせ前の第2半導体基体45を形成する。貼り合わせ次に、図6に示すように、第1半導体基体31と第2半導体基体45とを、第1主面31A,45A側を貼り合わせる。貼り合わせは、例えばプラズマ接合法を用いて行う。まず、第1半導体基体31の接合層15の表面と、第2半導体基体45の接合層16の表面に、酸素プラズマを、例えば周波数13.56MHz、圧力10Pa、電力100Wで60秒間照射し、表面を改質する。改質後、第1半導体基体31の接合層15の表面と、第2半導体基体45の接合層16の表面を、18MΩ以上の純水で30秒間洗浄する。この工程により、接合層15,16の表面にシラノール基Si-OH基を形成する。次に、第1半導体基体31と第2半導体基体45とを、接合層15,16が向き合うように、向かい合わせ、第1半導体基体31又は第2半導体基体45の一部をピンで押下する。これにより、第1半導体基体31と第2半導体基体45とを、接合面のファンデルワールス力により全面的に接合する。その後、大気圧の窒素雰囲気下で400°Cの熱処理を60分行うことにより、接合層15,16表面のシラノール基が互いに脱水縮合し、分子レベルでの接合が行われる。また、第1半導体基体31と第2半導体基体45との貼り合わせは、接着剤を使用することもできる。接着剤による貼り合わせの場合は、第1半導体基体31及び第2半導体基体45の接合層15,16の少なくとも一方に接着剤層を形成し、この接着剤層を介して接合する。上述の半導体基体の貼り合わせでは、多層配線層41,55の内部応力による第1半導体基体31及び第2半導体基体45の反りが、反り補正層13,14を形成することにより補正されている。このため、半導体基体同士の貼り合わせにおいて、接合信頼性の向上、及び、高精度な貼り合わせが可能となる。第2主面研削次に、図7に示すように、第1半導体基体31の第2主面31B側から研削、研磨して第1半導体基体31を薄化する。この薄化は、第1半導体基体31の第2主面31B側からフォトダイオードPDが臨む位置まで行う。薄化の後、第1半導体基体31の第2主面31B側において、フォトダイオードPDに、図示しない暗電流抑制のためのp型半導体層を形成する。第1半導体基体31の薄化前の厚さは例えば600μm程度あるが、薄化加工により、例えば1μm~10μm、好ましくは1μm~5μm程度とする。また、薄化の後、第1半導体基体31の裏面全面に保護層66を形成する。保護層66は、例えばSiCN、P-SiN、SiC等を用いて形成する。第1半導体基体31の第2主面31Bが、裏面照射型のMOS固体撮像装置79の光入射面として構成される。従来、画素領域が形成された第1半導体基体31の薄化は、別途用意した支持基板に貼り合わせて行われていた。これに対し、本実施の形態では、ロジック回路領域25が形成された第2半導体基体45を支持基板と兼用して、第1半導体基体31の薄化加工を行うことができる。接続孔次に、図8に示すように、薄化した第1半導体基体31の所定の位置に、第2主面31B側から第1半導体基体31を貫通して第2半導体基体45の導体層53に達する貫通接続孔61を形成する。また、貫通接続孔61の形成と同時に、貫通接続孔61に近接して、第1半導体基体31の第2主面31Bから第1半導体基体31側の導体層40に達する、接続孔62を形成する。そして、貫通接続孔61及び接続孔62の内壁面に、第1半導体基体31と電気的に絶縁するための絶縁層63を形成する。貫通接続孔61や接続孔62の開口径は、1~5μmで形成できる。貫通接続孔61及び接続孔62は、第1半導体基体31を薄化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔61や接続孔62の深さは、例えば5μm~15μm程度の深さとすることができる。貫通電極次に、図9に示すように、貫通接続孔61及び接続孔62内に導電体を埋めこみ、接続導体64及び接続導体65を形成する。これら接続導体64及び接続導体65を形成する導電体としては、例えば銅Cu、タングステンW等の金属を用いる。その後、保護層66上の全面にパッシベーション層59を形成する。パッシベーション層59としては、例えばP-SiN、P-SiON等を用いる。配線次に、図10に示すように、遮光すべき領域上に遮光層67を形成する。遮光層67は、例えばタングステン等の金属膜を用いて形成する。図10では模式的に制御回路領域24上に形成しているが、その他画素トランジスタ上にも形成する。遮光層67は、遮光層67を形成する部分において保護層66とパッシベーション層59の一部を除去し、半導体ウェル領域32を露出させた後、露出した半導体ウェル領域32と接触するように形成する。これにより、遮光層67が、半導体ウェル領域32を接地電位として電気的に接続され、遮光層67が電気的にフローティング状態になるのを避けることができる。次に、遮光層67を被覆するパッシベーション層68を形成する。パッシベーション層68としては、例えばP-SiN、CVD-SiN等を用いる。そして、パッシベーション層59の接続導体64及び接続導体65に対応する部分に、接続孔69を形成する。次に、パッシベーション層59上に、接続導体64及び接続導体65上の接続孔69に連通するバリアメタル層71を形成する。さらに、バリアメタル層71上に、接続用配線72を形成する。接続用配線72を形成後、電極パッドとなる接続用配線72上を除き、パッシベーション層59、パッシベーション層68、及び、接続用配線72上に、平坦化層73を形成する。バリアメタル層71は、例えば、Ti/TiNの積層体で形成する。接続用配線72は、例えば、アルミニウムにより形成する。接続用配線72は、接続導体64と接続導体65とに電気的に接続される。接続用配線72は、画素領域23及び制御回路領域24と、ロジック回路領域25との接続に用いられると共に、第1半導体基体31の第2主面31Bからの取り出し電極、いわゆる電極パッドの役割を担う。この構成により、第1半導体基体31に形成された画素領域23及び制御回路領域24と、第2半導体基体45に形成されたロジック回路領域25とが、接続導体65、接続用配線72、及び、接続導体64を通じて電気的に接続される。光学素子次に、図11に示すように、画素領域23の平坦化層73上に、各画素に対応する、例えば赤R、緑G、青Bのオンチップカラーフィルタ74を形成する。そして、オンチップカラーフィルタ74上に、オンチップマイクロレンズ75を形成する。各オンチップカラーフィルタ74及びオンチップマイクロレンズ75は、画素アレイの各単位画素に対応して形成する。次に、上述の図3に示すように、第2半導体基体45において、第2主面45B側を研削、研磨して取り出し電極となる接続導体51の面を露出させる。そして、第2半導体基体45の第2主面45Bの全面にパッシベーション層76を形成する。そして、パッシベーション層76に開口77を形成し、開口77を通じて接続導体51に電気的に接続した球状をなす電極バンプ78を形成する。以上の工程により、第1半導体基体31において、画素領域23、制御回路領域24が製造される。また、第2半導体基体45において、ロジック回路領域25が製造される。以降の工程により、接合された第1半導体基体31及び第2半導体基体45を、各チップに分割することにより、上述の図3に示す裏面照射型のMOS固体撮像装置79を製造することができる。本実施の形態における半導体装置の製造方法によれば、第1半導体基体31に画素領域23及び制御回路領域24を形成し、第2半導体基体45に信号処理を行うロジック回路領域25を形成している。画素アレイの機能とロジック回路の機能を異なる基体に形成したため、画素アレイ、ロジック回路のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素アレイ、ロジック回路それぞれの性能を十分に発揮させることができ、高性能なMOS固体撮像装置79を提供することができる。また、従来のウェハプロセス技術を用いて画素アレイとロジック回路とを混載した半導体装置の製造が可能であるため、容易に製造することができる。なお、図2Cに示す構成を採用する場合には、第1半導体基体31側には光を受ける画素領域23を形成するだけでよい。このため、制御回路領域24及びロジック回路領域25を、第2半導体基体45に分離して形成する。この構成により、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。また、上述の本実施の形態の半導体装置の製造方法では、画素領域23及び制御回路領域24を有する第1半導体基体31と、ロジック回路領域25を有する第2半導体基体45を共に半製品状態で貼り合わせた後、第1半導体基体31を薄化している。つまり、第2半導体基体45を、第1半導体基体31の薄化の際の支持基板として用いている。このため、部材の節約、製造工程の節減を図ることができる。4.半導体装置の第2実施形態[半導体装置の構成]半導体装置の第2実施形態として、図12に、第1の半導体集積回路を備える第1半導体基体101と、第2の半導体集積回路を備える第2半導体基体116を混載した半導体装置を示す。図12に示す半導体装置140は、第1半導体基体101と、第2半導体基体116とが、互いに第1主面101A、116Aを対向させて貼り合わされている。第1半導体基体101は、第1の半導体集積回路、本例ではロジック回路を備える。また、第2半導体基体116は、第2の半導体集積回路、本例ではロジック回路を備える。第1半導体基体101と第2半導体基体116とは、第1半導体基体101の多層配線層111と、第2半導体基体116の多層配線層126とが向かい合うように、張り合わされている。この貼り合わせは、上述の実施形態と同様に、プラズマ接合又は接着剤により行われる。第1半導体基体第1半導体基体101に形成されるロジック回路は、第1半導体基体101の半導体ウェル領域104において、複数のMOSトランジスタTr11、Tr12、Tr13から形成されている。各MOSトランジスタTr11~Tr13は、それぞれ1対のソース/ドレイン領域105と、ゲート絶縁膜を介して形成されたゲート電極106とから構成される。各MOSトランジスタTr11~Tr13は、素子分離領域107により分離されている。上述のように、第1半導体基体101のロジック回路は、CMOSトランジスタで構成することができる。このため、これら複数のMOSトランジスタとしては、nチャネルMOSトランジスタ、あるいはpチャネルMOSトランジスタとして構成することができる。従って、nチャネルMOSトランジスタを形成する場合には、p型半導体ウェル領域にn型ソース/ドレイン領域が形成される。また、pチャネルMOSトランジスタを形成する場合には、n型半導体ウェル領域にp型ソース/ドレイン領域が形成される。また、第1半導体基体101の第1主面101A上には、層間絶縁層108を介して複数層、本例では3層の導体層109を積層した多層配線層111を備える。多層配線層111は、第1半導体基体101の第1主面101A上に形成された第1絶縁層43a、第2絶縁層43b、層間絶縁層108、層間絶縁層108内に形成された導体層111、及び、層間絶縁層108の接続孔内に形成された接続導体112を備える。そして、導体層109は、各MOSトランジスタTr11~Tr13に、所要の接続導体112を介して接続されている。また、各層の導体層109は、接続導体112を介して相互に接続されている。多層配線層111上には、多層配線層111に導体層109等を形成する際に生じた段差を平坦化するための平坦化層114を備える。そして、第1半導体基体101において、平坦化層114上には、反り補正層13が形成されている。反り補正層13上には、接合層15が形成されている。反り補正層13は、多層配線層111が形成された第1半導体基体101の反りを補正するために、この第1半導体基体101の反りとは逆の内部応力を持つ層からなる。接合層15は、第1半導体基体101を第2半導体基体116と貼り合わせる際の接合信頼性を向上させるために形成されている。第2半導体基体また、図12に示すように、第2半導体基体116は、第2の半導体集積回路、本例ではロジック回路を備える。すなわち、第2半導体基体116の半導体ウェル領域119の各チップ部となる領域に、複数のnチャネルMOSトランジスタTr21、Tr22、Tr23を形成する。各MOSトランジスタTr21~Tr23は、それぞれ1対のソース/ドレイン領域121と、ゲート絶縁膜を介して形成されたゲート電極122とを有して構成される。各MOSトランジスタTr21~Tr23は、素子分離領域123により分離される。上述のように、第2半導体基体116のロジック回路は、CMOSトランジスタで構成することができる。このため、これら複数のMOSトランジスタとしては、nチャネルMOSトランジスタ、あるいはpチャネルMOSトランジスタとして構成することができる。従って、nチャネルMOSトランジスタを形成する場合には、p型半導体ウェル領域にn型ソース/ドレイン領域が形成される。また、pチャネルMOSトランジスタを形成する場合には、n型半導体ウェル領域にp型ソース/ドレイン領域が形成される。また、第2半導体基体116の第1主面116A上には、層間絶縁層124を介して複数層、本例では3層の導体層125を積層した多層配線層126を備える。多層配線層126は、第1半導体基体116の第1主面116A上に形成された第1絶縁層43a、第2絶縁層43b、層間絶縁層124、層間絶縁層124内に形成された導体層125、及び、層間絶縁層108の接続孔内に形成された接続導体112を備える。そして、導体層125は、各MOSトランジスタTr21~Tr23に、接続導体112を介して接続されている。また、各層の導体層125は接続導体112を介して相互に接続されている。また、第2半導体基体116は所定の位置において、多層配線層126の導体層125から半導体基体118を貫通する接続孔を備え、この接続孔の内面に絶縁層129が形成されている。そして、絶縁層129で覆われた接続孔内に、接続孔内に取り出し電極用の接続導体128が形成されている。また、接続導体128及び導体層125と絶縁層との間には、絶縁層への拡散を防止するために図示しないバリアメタルが設けられる。第2半導体基体116の所定の位置に、層間絶縁層124の表面から半導体基板118内の所望の深さ位置にわたって接続孔が形成され、この接続孔内に取り出し電極用の接続導体128が埋め込まれている。そして、第2半導体基体116の第2主面116B側の全面には、パッシベーション層137が設けられている。このパッシベーション層137に形成された開口部から、接続導体51と電気的に接続する電極バンプ138が形成されている。また、多層配線層126上には、多層配線層126に導体層109等を形成する際に生じた段差を平坦化するための平坦化層127を備える。そして、第2半導体基体116において、平坦化層127上には、反り補正層14が形成されている。反り補正層14上には、接合層16が形成されている。反り補正層14は、多層配線層126が形成された第2半導体基体116の反りを補正するために、この第2半導体基体116の反りとは逆の内部応力を持つ層からなる。接合層16は、第2半導体基体116を第1半導体基体101と貼り合わせる際の接合信頼性を向上させるために形成されている。貫通電極また、図12に示すように、第1半導体基体101のトランジスタ形成領域と隣接する位置に、第1半導体基体101の第2主面101B側から、第2半導体基体116の多層配線層126の導体層125に接続する貫通電極を備える。貫通電極は、第1半導体基体101、多層配線層111、平坦化層114、反り補正層13、及び、接合層15を貫通し、さらに、第2半導体基体116上の接合層16、反り補正層14、及び、平坦化層127を貫通する貫通接続孔131内に形成される。そして、この貫通接続孔131内に形成された絶縁層133及び接続導体134からなる。さらに、第1半導体基体101において、上記貫通電極に近接して第2主面101B側から第1半導体基体101の多層配線層111の導体層109に達する接続電極を備える。この接続電極は、第1半導体基体101を貫通し、多層配線層111の導体層109に達する接続孔132と、この接続孔132内に形成された絶縁層133及び接続導体135からなる。また、第1半導体基体101の第2主面101Bの表面には、接続導体134と接続導体135とを接続する接続配線136が設けられている。この接続配線136により、接続導体135、接続導体134が電気的に接続される。さらに、第1半導体基体101のトランジスタと、第2半導体基体116のトランジスタとが、多層配線層111,126の導体層109,125、及び、接続導体135、接続配線136、接続導体134を介して電気的に接続される。接続配線136は、取り出し電極となる電極パッドとなる。そして、接続配線136を除く、第1半導体基体101の第2主面101Bの表面にパッシベーション層139が形成されている。以上説明したように、第2実施形態に係る半導体装置140によれば、第1半導体基体101と、第2半導体基体116とが、配線層形成面側に形成された接合層15と接合層16とにより張り合わされている。そして、第1半導体基体101の第1主面側と、第2半導体基体116の第1主面側とに、それぞれ反り補正層13、14が形成されている。上述の第2実施形態では、反り補正層13,14は、第1半導体基体101の第1主面101A側と、第2半導体基体116の第1主面116A側に形成されているが、反り補正層13,14の形成位置は、この限りではない。例えば、プラズマ接合により、第1半導体基体101と第2半導体基体116を貼り合わせる場合には、第1半導体基体101と第2半導体基体116のうち、少なくともいずれか一方の反りが補正されていれば、貼り合わせが可能である。このため、第1半導体基体101の第1主面101A側、及び、第2主面101B側、並びに、第2半導体基体116の第1主面116A側、及び、第2主面116B側のうち、少なくとも1つ以上に反り補正層が形成されていればよい。反り補正層が形成されることにより、第1半導体基体101、第2半導体基体116のいずれか一方の基体の反りが補正されることにより、他方の基体が反りを有している場合にも、プラズマ接合による貼り合わせが可能である。なお、上述の第2実施形態において、第1半導体基体101に搭載する第1の半導体集積回路としては、ロジック回路に代えて、例えば半導体メモリ回路とすることもできる。この場合、第2半導体基体116に搭載する第2の半導体集積回路となるロジック回路は、半導体メモリ回路の信号処理に供される。また、上述の第1実施形態に係る固体撮像装置では、信号電荷を電子とし、第1導電型をp型、第2導電型をn型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域又は半導体領域の導電型を逆にし、n型が第1導電型、p型が第2導電型となる。同様に、第2実施形態に係わる半導体装置においても、導電型を逆にしてn型を第1導電型、p型を第2導電型としてもよい。なお、本開示は以下のような構成も取ることができる。1第1半導体基体と、第2半導体基体とを備え、前記第1半導体基体の第1主面側と、前記第2半導体基体の第1主面側が接合され、前記第1半導体基体の前記第1主面側、前記第2半導体基体の前記第1主面側、前記第1半導体基体の第2主面側、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1つ以上に形成されている反り補正層を備える半導体装置。2前記反り補正層は、前記半導体基体の反りと逆の内部応力を有する1に記載の半導体装置。3前記第1半導体基体の接合面及び前記第2半導体基体の接合面に、ケイ素化合物若しくは接着剤からなる接合層を備える1又は2に記載の半導体装置。4前記第1半導体基体と、前記第1半導体基体の前記第1主面側に形成される配線層とを貫通し、前記第1半導体基体の第2主面側から、前記第2半導体基体上の前記第1主面側に形成される配線層に接続する貫通電極を備える1から3のいずれかに記載の半導体装置。5第1半導体基体の第1主面側、前記第1半導体基体の第2主面側、第2半導体基体の第1主面側、及び、前記第2半導体基体の第2主面側から選ばれる少なくとも1つ以上に反り補正層を形成する工程と、前記第1半導体基体の前記第1主面側と、前記第2半導体基体の前記第1主面側とを貼り合わせる工程とを有する半導体装置の製造方法。6前記反り補正層を形成する基体の反りと、逆の内部応力を持つ反り補正層を形成する5に記載の半導体装置の製造方法。7前記反り補正層を形成する基体の反り量を測定した後、前記反り補正層を形成する5又は6に記載の半導体装置の製造方法。8プラズマ接合法を用いて前記第1半導体基体と前記第2半導体基体とを接合する5から7のいずれかに記載の半導体装置の製造方法。9前記第1半導体基体の前記第1主面上に配線層を形成する工程と、前記第2半導体基体の前記第1主面上に配線層を形成する工程とを有する5から8のいずれかに記載の半導体装置の製造方法。10前記第1半導体基体の前記第2主面側から、前記第1半導体基体と、前記第1半導体基体の前記第1主面に形成された前記配線層とを貫通し、前記第2半導体基体の前記第1主面に形成された前記配線層に通じる接続孔を形成する工程と、前記接続孔の内面に絶縁層を形成する工程と、前記接続孔内に接続導体を形成する工程とを有する9に記載の半導体装置の製造方法。"