"キャリブレーション端子を駆動するレプリカバッファと、前記レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、前記キャリブレーション端子に接続される可変インピーダンス回路と、を備えることを特徴とする半導体装置。前記可変インピーダンス回路は、並列接続されたインピーダンスの異なる複数のトランジスタの中から、前記目標となるインピーダンスとなるトランジスタを選択し、選択したトランジスタを示す情報を、内部の記憶部に保持することにより、前記目標となるインピーダンスが設定されることを特徴とする請求項1に記載の半導体装置。前記記憶部は、電気的に書き込み可能な不揮発性記憶素子であることを特徴とする請求項2に記載の半導体装置。前記不揮発性記憶素子がアンチヒューズであることを特徴とする請求項3に記載の半導体装置。基準電圧を生成する基準電圧発生回路と、前記キャリブレーション端子に現れる電圧と前記基準電圧とを比較する比較回路と、前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるインピーダンス調整回路と、データ出力端子と、前記データ出力端子を駆動する出力バッファと、を備え、前記出力バッファが前記レプリカバッファと同じ回路構成を有し、前記出力バッファの出力インピーダンスは、前記インピーダンス調整回路によって調整されることを特徴とする請求項1から請求項4いずれか一項に記載の半導体装置。前記出力バッファは、前記データ出力端子に並列接続され、各々インピーダンス調整が可能な複数の単位バッファを有し、前記インピーダンス調整回路は前記複数の単位バッファのインピーダンスを互いに同じインピーダンスに調整する回路であって、要求されるインピーダンスに応じて、前記複数の単位バッファから活性化させる単位バッファを選択する出力制御回路をさらに備えることを特徴とする請求項5に記載の半導体装置。上述の通り、キャリブレーション動作においては、半導体チップ上のキャリブレーションパッドに現れる電圧と基準電圧とを比較する。しかしながら、キャリブレーションに用いられる外部抵抗は、パッケージに封入された状態でパッケージ上のキャリブレーション端子に接続されることから、半導体チップ上のキャリブレーションパッドとパッケージ上のキャリブレーション端子との間には、ある程度の抵抗成分が存在する。このため、レプリカバッファのインピーダンスは、外部抵抗の抵抗値とパッケージ上の抵抗成分との和が目標値となってしまい、所望の値からずれてしまう。つまり、レプリカバッファのインピーダンスは必ずしも外部抵抗のインピーダンスと一致しない。このインピーダンスのずれは、ウエハー状態においてキャリブレーション動作の評価半導体チップにおいてキャリブレーション回路が正常に動作し、出力バッファのインピーダンスが所望の値に設定されたか否かの評価をする際、さらに顕著となる。ウエハー状態の評価では、半導体チップのキャリブレーションパッドに、外部抵抗と接続されたプローブカードの針プローブを接触させる。プローブカードの針とパッドとの接触抵抗により、また、例えば、針先にごみが付着した場合など、キャリブレーションに用いられる外部抵抗のインピーダンスが見かけ上大きな値となり、レプリカバッファのインピーダンスが目標値以上の値となってしまうという問題がある。また、プローブカード上の配線抵抗のインピーダンスもキャリブレーションに用いられる外部抵抗のインピーダンスに上乗せされ、レプリカバッファのインピーダンスが目標値以上の値となってしまうという問題がある。また、半導体装置のテストとして、試験装置テスタにより複数の半導体チップをウエハー状態において同時に測定するパラレルテストが行われている。このパラレルテストにおいて、キャリブレーション動作の評価を行う場合、評価の精度を上げるため、外部抵抗を各半導体チップに設けて評価する必要があり、外部抵抗を接続するドライバが、同時に測定する半導体チップの数パラレル測定数に対応した数だけテスタ側に必要となる。そのため、ドライバの少ないテスタではパラレル測定数を増加させることができず、各半導体チップのキャリブレーション動作の評価時間が伸びてしまい、テストの実施を容易に行うことができないという問題がある。このように、ウエハー状態におけるキャリブレーション動作の評価では、レプリカバッファのインピーダンス調整を行う際、正確に外部抵抗をキャリブレーション端子に接続して評価を行うことが困難であるため、キャリブレーション動作を高精度に評価できないという問題がある。また、パラレルテストにおいて、キャリブレーション動作の評価を、容易に行うことができないという問題がある。本発明は、キャリブレーション端子を駆動するレプリカバッファと、前記レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、前記キャリブレーション端子に接続される可変インピーダンス回路と、を備えることを特徴とする半導体装置である。本発明は、キャリブレーション回路に可変インピーダンス回路を備えるので、ウエハー状態におけるテストにおいて、キャリブレーション端子に、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスを接続することができる。そのため、ウエハー状態におけるキャリブレーション動作の評価において、レプリカバッファのインピーダンス調整を行う際に外部抵抗を用いる必要がなく、キャリブレーション動作の評価を高精度、かつ、容易に行うことができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置10の概略構成を示す。なお、図1に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。半導体装置10は、クロック入力回路21、DLL回路80、コマンド入力回路31、コマンドデコーダ32、モードレジスタ53、アドレス入力回路41、アドレスラッチ回路42、ロウ系制御回路51、カラム系制御回路52、ロウデコーダ61、カラムデコーダ62、センス回路63、メモリセルアレイ70、データアンプ64、及びデータ入出力回路100を含んで構成される。本発明の半導体装置10の特徴部分となるデータ入出力回路100は、キャリブレーション回路130において、内蔵するレプリカバッファのインピーダンスを調整し、この調整結果を単位バッファ111~11nに反映させることで、複数の単位バッファのインピーダンスを一括して設定する。このキャリブレーション動作に関する詳細については後述することとし、まず以下に、半導体装置10の概略について説明する。半導体装置10は、外部端子半導体チップ上のパッドとして、クロック端子11a,11b、コマンド端子12a~12e、アドレス端子13、データ入出力端子DQ、キャリブレーション端子ZQ及び電源端子VDDQ,VSSQを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。クロック端子11a,11bは、それぞれ外部クロック信号CK,/CKが供給される端子であり、供給された外部クロック信号CK,/CKは、クロック入力回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック入力回路21は、外部クロック信号CK,/CKに基づいて単相の内部クロック信号PreCLKを生成し、これをDLL回路80に供給する。DLL回路80は、内部クロック信号PreCLKに基づいて、位相制御された内部クロックLCLKを生成し、データ入出力回路100に供給する。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号CMDが構成される。このコマンド信号CMDは、コマンド入力回路31に入力される。コマンド入力回路31に供給されたこれらコマンド信号CMDは、コマンドデコーダ32に供給される。コマンドデコーダ32は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、ロウ系制御回路51、カラム系制御回路52及びモードレジスタ53に供給される。アドレス端子13は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、アドレス入力回路41に入力される。アドレス入力回路41の出力は、アドレスラッチ回路42に入力される。アドレスラッチ回路42にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウ系制御回路51に入力され、カラムアドレスについてはカラム系制御回路52に入力される。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDはモードレジスタ53に入力され、これによってモードレジスタ53の内容が更新される。ロウ系制御回路51の出力は、ロウデコーダ61に入力される。ロウデコーダ61は、メモリセルアレイ70に含まれるいずれかのワード線WLを選択する回路である。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図1では、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ビット線BLは、センス回路63内の対応するセンスアンプSAに接続されている。また、カラム系制御回路52の出力は、カラムデコーダ62に入力される。カラムデコーダ62は、センス回路63に含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ62によって選択されたセンスアンプSAは、データアンプ64に接続される。データアンプ64は、リード動作時においてはセンスアンプSAによって増幅されたリードデータRDをさらに増幅し、リードライトバスRWBSを介してこれをデータ入出力回路100に供給する。一方、ライト動作時においては、リードライトバスRWBSを介してデータ入出力回路100から供給されるライトデータを増幅し、これをセンスアンプSAに供給する。データ入出力端子DQは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路100に接続されている。図1に示すように、データ入出力回路100には複数の単位バッファ111~11nが含まれている。また、データ入出力回路100はキャリブレーション端子ZQにも接続されている。このデータ入出力回路100において、内部コマンドICMDがキャリブレーション動作を指示している場合には、キャリブレーション端子ZQに接続されたキャリブレーション回路130において、キャリブレーション動作が行われる。キャリブレーション動作によって得られたインピーダンスコードは、複数の単位バッファ111~11nに対して共通に設定される。その詳細については後述する。なお、図1にはデータ入出力端子DQを1つだけ示しているが、データ入出力端子DQの数が1つである必要はなく、複数個設けても構わない。データ入出力端子DQを複数個設ける場合には、データ入出力回路100をデータ入出力端子DQと同数設ける必要がある。図2は、本発明の第1の実施形態によるデータ入出力回路100の構成を示すブロック図である。図2に示すように、データ入出力回路100は、いずれもデータ入出力端子DQに接続されたn個の単位バッファ111~11n及び入力バッファ120と、キャリブレーション端子ZQに接続されたキャリブレーション回路130とを備えている。入力バッファ120は、データ入力時に活性化される回路であるが、その回路構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。単位バッファ111~11nは、リード動作時においてデータ入出力端子DQを駆動する回路であり、図2に示すようにデータ入出力端子DQに対して並列に接続されている。従って、一つの単位バッファのインピーダンスをXとすると、出力インピーダンスをX/iiは単位バッファの総数であるn以下の自然数とすることが可能となる。図2に示すように、本実施形態では、各単位バッファ111~11nとデータ入出力端子DQとが個別出力配線部161~16nを介して互いに独立して接続されている。本実施形態では、n個の単位バッファ111~11nの前段にそれぞれ前段回路141~14nが設けられている。前段回路141~14nは、それぞれ対応する単位バッファ111~11nに含まれる複数の出力トランジスタ後述のいずれをオンさせるかを指定する回路であり、これら出力トランジスタのオン導通またはオフ非導通は、動作信号141P~14nP及び動作信号141N~14nNによって選択される。図2に示すように、前段回路141~14nには、キャリブレーション回路130からインピーダンスコードDRZQが共通に供給されるとともに、出力制御回路150から選択信号151P~15nP及び選択信号151N~15nNが個別に供給される。出力制御回路150は、複数の単位バッファ111~11nのうち活性化させる単位バッファを指定するとともに、活性化させる単位バッファの出力論理レベルを指定する回路である。活性化させる単位バッファの出力論理レベルは、リードライトバスRWBSを介して供給されるリードデータRDに基づいて定められる。また、選択信号151P~15nP,151N~15nNは、DLL回路80から供給される内部クロックLCLKに同期して出力される。以下、データ入出力回路100を構成する各回路ブロックについてより詳細に説明する。図3は、単位バッファ111の回路図である。図3aに示すように、単位バッファ111は、電源端子VDDQにソースが接続されたPMOSトランジスタ211~215出力トランジスタと、PMOSトランジスタ211~215の各ドレインとデータ入出力端子DQとの間にそれぞれ接続された抵抗Ru21~Ru25と、を備える。また、単位バッファ111は、電源端子VSSQにソースが接続されたNMOSトランジスタ221~225出力トランジスタと、NMOSトランジスタ221~225の各ドレインとデータ入出力端子DQとの間にそれぞれ接続された抵抗Rd21~Rd25と、を備える。単位バッファ111のうち、PMOSトランジスタ211~215、抵抗Ru21~Ru25からなる並列回路はプルアップ回路PU1を構成し、NMOSトランジスタ221~225、抵抗Rd21~Rd25からなる並列回路はプルダウン回路PD1を構成している。なお、プルアップ回路PU1及びプルダウン回路PD1各々において、並列回路をトランジスタ及び抵抗からなる直列回路5つから構成しているが、2以上であればよく、インピーダンス調整の精度を上げるため、5より大きく増やしてもよい。PMOSトランジスタ211~215のゲートには、動作信号141Pを構成する5つの動作信号141P1~141P5がそれぞれ入力され、NMOSトランジスタ221~225のゲートには、動作信号141Nを構成する5つの動作信号141N1~141N5がそれぞれ入力される。これにより、単位バッファ111に含まれる10個の出力トランジスタは、10本の動作信号141P1~141P5及び動作信号141N1~141N5によって、個別にオンまたはオフ制御される。プルアップ回路PU1及びプルダウン回路PD1は、導通時に所定のインピーダンス例えば240Ωとなるように設計されている。しかしながら、出力トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを所望の値とするためには、オンさせるべき出力トランジスタの数を調整する必要があり、かかる目的のために、複数の出力トランジスタからなる並列回路が用いられている。単位バッファ111のインピーダンスを微細且つ広範囲に調整するためには、プルアップ回路PU1及びプルダウン回路PD1を構成する複数の出力トランジスタのW/L比ゲート幅/ゲート長比を互いに異ならせることが好ましく、2のべき乗の重み付けをすることが特に好ましい。すなわち、PMOSトランジスタ211のW/L比を1WLpとした場合、PMOSトランジスタ212~215のW/L比をそれぞれ2WLp、4WLp、8WLp、16WLpに設定することが特に好ましい。同様に、NMOSトランジスタ221のW/L比を1WLnとした場合、NMOSトランジスタ222~225のW/L比をそれぞれ2WLn、4WLn、8WLn、16WLnに設定することが特に好ましい。同様に、プルアップ回路PU1及びプルダウン回路PD1を構成する複数の抵抗を互いに異ならせることが好ましく、これらも出力トランジスタと同様に、2のべき乗の重み付けをすることが好ましい。すなわち、抵抗Ru21の抵抗値をR0とした場合、抵抗Ru22~Ru25の抵抗値をそれぞれR0×1/2、R0×1/4、R0×1/8、R0×1/16に設定することが好ましい。同様に、抵抗Rd21の抵抗値をR0とした場合、抵抗Rd22~Rd25の抵抗値をそれぞれR0×1/2、R0×1/4、R0×1/8、R0×1/16に設定することが好ましい。これにより、プルアップ回路PU1及びプルダウン回路PD1の少なくとも一方がオン状態となれば、データ入出力端子DQからみた単位バッファ111のインピーダンスは240Ωとなる。抵抗Ru21~Ru25、抵抗Rd21~Rd25としては、例えば拡散層、タングステンW、窒化チタンTiNなどの高抵抗配線を用いることができる。なお、単位バッファ111の構成は、図3bに示す構成としてもよい。この場合、PMOSトランジスタ211~215からなる並列トランジスタのオン抵抗を120Ω、プルアップ回路PU1の抵抗Rを120Ω、NMOSトランジスタ221~225からなる並列トランジスタのオン抵抗を120Ω、プルダウン回路PD1の抵抗Rを120Ωとする。これにより、プルアップ回路PU1及びプルダウン回路PD1の少なくとも一方がオン状態となれば、データ入出力端子DQからみた単位バッファ111のインピーダンスは240Ωとなる。他の単位バッファ112~11nについても、図2に示すように、それぞれ動作信号142P~14nP及び動作信号142N~14nNが入力されるほかは、図3に示す単位バッファ111と同じ回路構成を有している。つまり、単位バッファ112~11n各々において、図3に示す単位バッファ111と同じく、単位バッファに含まれる10個の出力トランジスタは、10本の動作信号によって、個別にオンまたはオフ制御される。続いて、データ入出力回路100に含まれるキャリブレーション回路130及び前段回路141~14nの回路構成について説明する。図4は、キャリブレーション回路130の回路図である。図4に示すように、キャリブレーション回路130は、プルアップ回路131,132と、プルダウン回路133と、プルアップ回路131,132の動作を制御するテストカウンタ134と、プルダウン回路133の動作を制御するテストカウンタ135と、テストカウンタ134を制御するコンパレータ136と、テストカウンタ135を制御するコンパレータ137とを備えている。また、キャリブレーション回路130は、基準電圧発生回路139、可変インピーダンス回路170、セレクタ171、及びセレクタ172を備えている。可変インピーダンス回路170は、後述するように、インピーダンス設定動作において、テストカウンタ173の出力により、プルダウン回路174のインピーダンスを変化させながら、レプリカバッファプルアップ回路131の出力インピーダンスを変化させる際に目標となるインピーダンスを、プルダウン回路174に設定するテストカウンタ173の出力であるインピーダンス制御信号DRZQPT1~5の論理を確定する。これにより、キャリブレーション動作においては、レプリカバッファのインピーダンス調整は、キャリブレーション端子ZQに外部抵抗を接続することなく、可変インピーダンス回路170のプルダウン回路174にインピーダンス設定動作において設定された目標インピーダンスにより実行され、インピーダンスコードDRZQN、DRZQPが得られる。このインピーダンスコードが上述した複数の単位バッファ111~11nに対して共通に設定され、データ入出力回路100のデータ出力動作が実行される。また、基準電圧発生回路139は、プルアップ回路131及び132に供給される電源端子VDDQから供給される電源電圧と、電源端子VSSQに供給される接地電圧との中間の電圧を発生する回路であり、その出力は、コンパレータ136及び137の反転入力端子-に接続される。図4に示すように、プルアップ回路131は、単位バッファ111~11nに含まれるプルアップ回路PU1と同じ回路構成を有している。つまり、プルアップ回路131は、電源端子VDDQに対して接続された5つのPMOSトランジスタ311~315と、一端がこれらトランジスタの各ドレインに接続された抵抗Ru31~Ru35とを備え、抵抗Ru31~Ru35の他端がキャリブレーション端子ZQに共通接続されている。プルアップ回路131に含まれるトランジスタ311~315は、図3aに示した出力トランジスタ211~215に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ211~215のW/L比と同様、例えば、トランジスタ311~315のW/L比は、それぞれ1WLp、2WLp、4WLp、8WLp、16WLpに設定されている。但し、インピーダンスが実質的に同じである限り、プルアップ回路131に含まれるトランジスタ311~315と、図3aに示す出力トランジスタ211~215とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。抵抗Ru31~Ru35も、図3aに示した抵抗Ru21~Ru25に対応しており、したがって、その抵抗値は、抵抗Ru31の抵抗値をR0とした場合、抵抗Ru32~Ru35の抵抗値をそれぞれR0×1/2、R0×1/4、R0×1/8、R0×1/16に設定することが好ましい。なお、プルアップ回路131は、単位バッファ111~11nに含まれるプルアップ回路PU1が図3bに示す回路構成をとるときは、プルアップ回路PU1と同じ構成とする必要がある。トランジスタ311~315のゲートには、テストカウンタ134からインピーダンスコードDRZQP1~DRZQP5がそれぞれ入力され、これによってプルアップ回路131の動作が制御される。インピーダンスコードDRZQP1~DRZQP5は、それぞれプルアップ回路PU1に入力される動作信号141P1~141P5に対応する。プルアップ回路132についても、各抵抗の他端が接続点Aに接続されているほかは、プルアップ回路131と同一の回路構成を有している。また、プルアップ回路132に含まれる5つのトランジスタのゲートには、プルアップ回路131と同様にインピーダンスコードDRZQP1~DRZQP5がそれぞれ入力される。プルダウン回路133は、単位バッファ111~11nに含まれるプルダウン回路PD1と実質的に同じ回路構成を有している。つまり、プルダウン回路133は、電源端子VSSQに対して接続された5つのNMOSトランジスタ321~325と、一端がこれらトランジスタの各ドレインに接続された抵抗Rd31~Rd35とを備え、抵抗Rd31~Rd35の他端が接続点Aに共通接続されている。プルダウン回路133に含まれるトランジスタ321~325は、図3aに示したトランジスタ221~225に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路131と同様である。抵抗Rd31~Rd35も、図3aに示した抵抗Rd21~Rd25に対応している。トランジスタ321~325のゲートには、テストカウンタ135からインピーダンスコードDRZQN1~DRZQN5がそれぞれ入力され、これによってプルダウン回路133の動作が制御される。インピーダンスコードDRZQN1~DRZQN5は、それぞれプルダウン回路PD1に入力される動作信号141N1~141N5に対応する。このように、プルアップ回路131,132は、いずれも単位バッファ111~11nに含まれるプルアップ回路PU1と実質的に同じ回路構成を有しており、プルダウン回路133は、単位バッファ111~11nに含まれるプルダウン回路PD1と実質的に同じ回路構成を有している。したがって、プルアップ回路131,132及びプルダウン回路133のインピーダンスを、例えば可変インピーダンス回路170の240Ωの出力インピーダンスが設定されたプルダウン回路174を用いて調整する。そして、この調整結果であるインピーダンスコードDRZQP1~5、DRZQN1~5を、単位バッファ111~11nに共通に設定することで、単位バッファ111~11nのインピーダンスは一括して同じインピーダンス本実施形態では240Ωに設定される。図4に示すように、プルアップ回路132とプルダウン回路133は、単位バッファ111と同じ回路構成をもったレプリカバッファレプリカバッファ138を構成する。レプリカバッファ138の出力端である接続点Aは、図4に示すように、コンパレータ137の非反転入力端子に接続される。テストカウンタ134は、制御信号ACT1が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ136の出力である比較信号COMP1がハイレベルである場合にはカウントアップを続け、比較信号COMP1がローレベルである場合にはカウントダウンを続ける。コンパレータ136の非反転入力端子はキャリブレーション端子ZQに接続されており、反転入力端子-は基準電圧発生回路139に接続されている。かかる構成により、コンパレータ136は、キャリブレーション端子ZQの電圧レベルと基準電圧発生回路139が出力する中間電圧レベルVDDQ/2とを比較し、前者の方が高ければその出力である比較信号COMP1をハイレベルとし、後者の方が高ければ比較信号COMP1をローレベルとする。また、テストカウンタ135は、制御信号ACT2が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ137の出力である比較信号COMP2がハイレベルである場合にはカウントアップを続け、比較信号COMP2がローレベルである場合にはカウントダウンを続ける。コンパレータ137の非反転入力端子はレプリカバッファの出力端である接続点Aに接続され、反転入力端子-は基準電圧発生回路139に接続されている。かかる構成により、コンパレータ137は、レプリカバッファ138の出力電圧レベルと基準電圧発生回路139が出力する中間電圧レベルVDDQ/2とを比較し、前者の方が高ければその出力である比較信号COMP2をハイレベルとし、後者の方が高ければ比較信号COMP2をローレベルとする。テストカウンタ134,135は、制御信号ACT1,ACT2が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、テストカウンタ134のカウント値はインピーダンスコードDRZQPとして用いられ、テストカウンタ135のカウント値はインピーダンスコードDRZQNとして用いられる。そして、これらの総称であるインピーダンスコードDRZQは、図2に示す前段回路141~14nに対して共通に供給される。可変インピーダンス回路170は、テストカウンタ173、及びプルダウン回路174を含んで構成される。プルダウン回路174は、例えばプルアップ回路131と同じ回路構成を有している。つまり、プルダウン回路174は、接続点Bに対して接続された5つのPMOSトランジスタ711~715と、一端がこれらトランジスタの各ドレインに接続された抵抗Ru71~Ru75とを備え、抵抗Ru71~Ru75の他端が、接地電圧が供給される電源端子VSSまたは電源端子VSSQに共通接続されている。プルダウン回路174に含まれるPMOSトランジスタ711~715は、プルアップ回路131と同様に、図3aに示した出力トランジスタ211~215に対応しており、それぞれ出力トランジスタ211~215と同一のインピーダンスを有している。したがって、トランジスタ211~215のW/L比と同様、PMOSトランジスタ711~715のW/L比もそれぞれ1WLp、2WLp、4WLp、8WLp、16WLpに設定されている。但し、インピーダンスが実質的に同じである限り、プルダウン回路174に含まれるトランジスタ711~715と、図3aに示す出力トランジスタ211~215とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。抵抗Ru71~Ru75も、図3aに示した抵抗Ru21~Ru25に対応しており、したがって、その抵抗値は、抵抗Ru71の抵抗値をR0とした場合、抵抗Ru72~Ru75の抵抗値をそれぞれR0×1/2、R0×1/4、R0×1/8、R0×1/16に設定することが好ましい。なお、プルダウン回路174は、単位バッファ111~11nに含まれるプルアップ回路PU1が図3bに示す回路構成をとるときは、プルアップ回路PU1と同じ構成としてもよい。トランジスタ711~715のゲートには、テストカウンタ173からインピーダンス制御信号DRZQPT1~DRZQPT5がそれぞれ入力され、これによってプルダウン回路174のインピーダンスが調整され、インピーダンス制御信号DRZQPT1~DRZQPT5の論理レベルが固定されると、本実施形態ではプルダウン回路174には240Ωのインピーダンスが設定される。テストカウンタ173は、テスト信号TESTSig.2が活性化するとカウントダウンするカウンタである。テスト信号TESTSig.2が活性化する前の初期状態において、テストカウンタ173のカウント値は、一例として、オール1本例では、11111にリセットされており、テストカウンタ173の出力であるインピーダンス制御信号DRZQPT1~5は、いずれもハイレベルである。従って、プルダウン回路174に含まれるPMOSトランジスタ711~715は全てオフ状態非導通状態となっている。テストカウンタ173は、テスト信号TESTSig.2を活性化すると、カウントダウンを進め、これに応じてPMOSトランジスタ711~715のオン導通またはオフ非導通状態が切り替わる。具体的には、PMOSトランジスタ711~715のW/L比がそれぞれ1、2、4、8、16に設定されていることから、テストカウンタ173の出力のうち、最下位ビットLSBをインピーダンス制御信号DRZQPT1とし、最上位ビットMSBをインピーダンス制御信号DRZQPT5とすることで、プルダウン回路174のインピーダンスを最小ピッチで変化させることができる。このようなテストカウンタ173によるカウントダウンが進むに連れて、プルダウン回路174のインピーダンスは目標とするインピーダンス240Ω近傍まで低下する。その後、テスト信号TESTSig.2を非活性化し、テストカウンタ173のカウント動作を停止させる。これにより、テストカウンタ173のカウント値は固定され、インピーダンス制御信号DRZQPT1~DRZQPT5の論理レベルが確定する。以上の動作により、プルダウン回路174のインピーダンス設定を終了する。また、テストカウンタ173は、不揮発性記憶素子を含んで構成される記憶部173mを有し、テスト信号TESTSig.2を非活性化すると、インピーダンス制御信号DRZQPT1~DRZQPT5の確定した論理レベルを、この不揮発性記憶素子に書き込む。なお、不揮発性記憶素子の種類については特に限定されないが、電気的に書き込み可能な素子を用いることが好ましい。電気的に書き込み可能な素子としては、アンチヒューズが挙げられる。また、後述するように、レプリカ回路プルアップ回路131のキャリブレーション動作において制御信号ACT1が活性化されると、インピーダンス制御信号DRZQPT1~DRZQPT5の確定した論理レベルがテストカウンタ173から読み出され、これによりプルダウン回路174には、目標となるインピーダンスが設定される。また、このプルダウン回路174は、セレクタ172を介してキャリブレーション端子ZQに接続され、レプリカ回路プルアップ回路131の出力インピーダンスがプルダウン回路174の出力インピーダンス目標インピーダンスと一致するように調整される。セレクタ171は、テスト信号TESTSig.1が活性化すると、接続点Bと電源端子VDDまたは電源端子VDDQとを電気的に接続状態とする。つまり、接続点Bには、電源端子VDDまたは電源端子VDDQに供給される電源電圧レベルが現れる。このとき、セレクタ172は、テスト信号TESTSig.3が非活性であり、接続点Bとキャリブレーション端子ZQとを電気的に非接続状態としている。セレクタ172は、テスト信号TESTSig.3が活性化すると、接続点Bとキャリブレーション端子ZQとを電気的に接続状態とする。このとき、セレクタ171は、テスト信号TESTSig.1が非活性であり、接続点Bと電源端子VDDまたは電源端子VDDQとを電気的に非接続状態としている。つまり、キャリブレーション端子ZQには、調整後のプルダウン回路174の出力インピーダンス本実施形態では240Ωが接続される。図5は、前段回路141の回路図である。図5に示すように、前段回路141は、5つのOR回路411~415と、5つのAND回路421~425によって構成されている。OR回路411~415には、出力制御回路150からの選択信号151Pが共通に供給されているとともに、キャリブレーション回路130からのインピーダンスコードDRZQP1~DRZQP5がそれぞれ供給されている。一方、AND回路421~425には、出力制御回路150からの選択信号151Nが共通に供給されているとともに、キャリブレーション回路130からのインピーダンスコードDRZQN1~DRZQN5がそれぞれ供給されている。OR回路411~415の出力である動作信号141P1~141P5動作信号141Pを構成する、並びに、AND回路421~425の出力である動作信号141N1~141N5動作信号141Nを構成するは、図3に示したように、単位バッファ111に供給され、それぞれ対応するトランジスタを制御する。他の前段回路142~14nも、図5に示す前段回路141と同様の回路構成を有しており、前段回路142~14nに含まれるOR回路及びAND回路には、図2に示すように、出力制御回路150からの選択信号152P,152N~15nP,15nNがそれぞれ供給される。以上が、本実施形態によるデータ入出力回路100の構成である。次に、本実施形態によるデータ入出力回路100の動作について、可変インピーダンス回路170へのインピーダンス設定動作、単位バッファのキャリブレーション動作、単位バッファのデータ出力動作、及びODT動作の順に説明する。[インピーダンス設定動作]まず、可変インピーダンス回路170へのインピーダンス設定動作について説明する。可変インピーダンス回路170へのインピーダンス設定動作は、半導体装置10が、ウエハー状態にあるときに、プローブカードを介してテスタに接続され、テスタから電源電圧及び制御信号の供給を受けることにより、可変インピーダンス回路170において実行される。また、可変インピーダンス回路170へのインピーダンス設定動作においては、テスタから、電源端子VDDまたは電源端子VDDQに電源電圧を供給する。なお、この際、テスタの電源電圧供給ピンは、テスタが備える電流計にも接続され、テスタは供給する電源電圧供給ピンから流れ出る電流量をモニターしている。初期状態において、セレクタ171は非活性であるが、電源端子VDDまたは電源端子VDDQは、半導体装置10における他の回路にも接続されているので、この段階でテスタは定常的な電流量スタンバイ電流量を検出する。図6は、可変インピーダンス回路170へのインピーダンス設定動作を説明するためのフローチャートである。まず、テスタからテストコマンドをコマンド入力回路31に供給すると、コマンドデコーダ32は、インピーダンス設定動作が指示されたと解釈するステップS11-YES。モードレジスタ53は、コマンドデコーダ32が、解釈結果に基づいて出力する内部コマンド信号ICMDが入力され、モード信号MRのうちテスト信号TESTSig.1を活性レベルにするステップS12。これにより、セレクタ171は、電源端子VDDまたは電源端子VDDQと接続点Bとを電気的に接続状態とする。続いて、モードレジスタ53は、テスト信号TESTSig.2を活性レベルにするステップS13。これにより、テストカウンタ173は、カウントダウンを開始する。カテストカウンタ173によるカウントダウンが進むに連れて、プルダウン回路174のインピーダンスは低下する。テスタは、電源電圧供給ピンから流れ出る電流量の定常的な電流量からの電流増加量ΔIが、所定の電流量Idef例えば、電源電圧供給ピンに2.4Vを印加する場合、2.4V/240Ω=10mAを超えるとステップS14-Yes、テスト終了コマンドExitTESTを、コマンド入力回路31へ供給する。これにより、モードレジスタ53は、テスト信号TESTSig.2を非活性化しステップS15、これを受けてテストカウンタ173はカウント動作を停止する。また、モードレジスタ53は、テスト信号TESTSig.1を非活性化しステップS16、これを受けてセレクタ171は接続点Bをフローティング状態とする。テストカウンタ173は、インピーダンス制御信号DRZQPT1~DRZQPT5の確定した論理レベルプルダウン回路174のインピーダンスが240Ωとなるときの各制御信号の論理レベルを、内部の不揮発性記憶素子に保持する。この不揮発性記憶素子にされたインピーダンス制御信号DRZQPT1~DRZQPT5の確定した論理レベルが続く、キャリブレーション動作において用いられる。[キャリブレーション動作]続いて、キャリブレーション動作について説明する。キャリブレーション動作は、図1及び図2に示す単位バッファ111~11nのインピーダンスを調整するために行う動作である。このキャリブレーション動作は、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う動作である。したがって、単位バッファの出力インピーダンスに高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に1回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましい。ここで、実際の動作とは、半導体装置10をパッケージに封入し組立品にした後に行う選別試験等のテスト動作、或いは実機に搭載された製品としての通常動作のみならず、半導体装置10がウエハー状態にある状態で、プローブカードを介してテスタに接続されて行われるP/Wテスト動作を含む動作である。以下、キャリブレーション動作を具体的に説明する。ウエハー状態でキャリブレーション動作を行う場合には、従来の様に、予めキャリブレーション端子ZQに外部抵抗を接続しておくことが不要となる。この外部抵抗の代替となる抵抗が、プルダウン回路174に設定されるインピーダンスとなる。プルダウン回路174に設定されるインピーダンスは、単位バッファ111~11nの目標値これは、プルアップ回路131、プルアップ回路132、プルダウン回路133のインピーダンスと等しいと同じインピーダンスになるように、上述したインピーダンス設定動作において調整されている。つまり、本実施形態において、単位バッファ111~11nの目標値が240Ωであるので、プルダウン回路174に240Ωのインピーダンスが設定されるようにインピーダンス設定動作において、インピーダンス制御信号DRZQPT1~5の論理レベルが確定している。図7は、キャリブレーション動作を説明するためのフローチャートである。まず、テスタからテストコマンドをコマンド入力回路31に供給すると、コマンドデコーダ32は、テスト動作が指示されたと解釈し、モードレジスタ53は、テスト信号TESTSig.3を活性レベルにする。セレクタ172は、テスト信号TESTSig.3が活性レベルとなると、接続点Bとキャリブレーション端子ZQとを電気的に接続状態とする。続いて、テスタからテストコマンドキャリブレーションコマンドをコマンド入力回路31に供給すると、コマンドデコーダ32は、キャリブレーション動作が指示されたと解釈するステップS21-YES。モードレジスタ53は、コマンドデコーダ32が、解釈結果に基づいて出力する内部コマンド信号ICMDが入力され、モード信号MRのうち制御信号ACT1を活性レベルにするステップS22。テストカウンタ173は、制御信号ACT1が活性レベルとなると、内部の不揮発性素子から論理レベルが確定したインピーダンス制御信号DRZQPT1~DRZQPT5を、プルダウン回路174のPMOSトランジスタ711~715の各ゲートに出力する。これにより、プルダウン回路174には、目標となるインピーダンス本実施形態において240Ωが設定される。つまり、キャリブレーション端子ZQには、調整後のプルダウン回路174の出力インピーダンス本実施形態では240Ωが、外部抵抗に代って接続される。なお、このとき、セレクタ171は、テスト信号TESTSig.1が非活性であり、接続点Bと電源端子VDDまたは電源端子VDDQとを電気的に非接続状態としている。また、キャリブレーション回路130に含まれるテストカウンタ134は、制御信号ACT1が活性レベルになると、カウント動作を開始する。キャリブレーション動作の初期状態においては、テストカウンタ134のカウント値は、一例としてオール1本例では、11111にリセットされており、そのため、テストカウンタ134の出力であるインピーダンスコードDRZQP1~DRZQP5は、いずれもハイレベルである。したがって、プルアップ回路131に含まれるトランジスタ311~315は全てオフ状態となり、その結果、コンパレータ136の出力である比較信号COMP1はローレベルとなる。テストカウンタ134はカウントダウンを進め、これに応じてトランジスタ311~315のオンまたはオフ状態を切り替える。上述の通り、本実施形態ではトランジスタ311~315のW/L比はそれぞれ1、2、4、8、16に設定されていることから、テストカウンタ134の最下位ビットLSBがインピーダンスコードDRZQP1に割り当てられ、テストカウンタ134の最上位ビットMSBがインピーダンスコードDRZQP5に割り当てられる。これにより、プルアップ回路131のインピーダンスを最小ピッチで変化させることができる。カウントダウンが進むに連れて、プルアップ回路131のインピーダンスは徐々に低下し、キャリブレーション端子ZQの電位は徐々に上昇する。そして、プルアップ回路131のインピーダンスが目標とするインピーダンスプルダウン回路174に設定された240Ω未満まで低下すると、キャリブレーション端子ZQの電位が中間電圧基準電圧発生回路の出力である電圧であって、電源端子VDDQに供給される電圧の1/2の電圧を超える。これにより、コンパレータ136は、出力である比較信号COMP1をハイレベルに反転する。また、比較信号COMP1がハイレベルになることに応答して、テストカウンタ134はカウントアップを進め、今度はプルアップ回路131のインピーダンスを上昇させる。テストカウンタ134はカウントアップを進め、これに応じてトランジスタ311~315のオンまたはオフ状態を切り替える。このようなカウントアップが進むに連れて、プルアップ回路131のインピーダンスは徐々に上昇し、キャリブレーション端子ZQの電位は徐々に低下する。そして、プルアップ回路131のインピーダンスが目標とするインピーダンス未満まで低下すると、キャリブレーション端子ZQの電位が中間電圧を超える。これにより、コンパレータ136は、出力である比較信号COMP1はローレベルに反転する。また、比較信号COMP1がローレベルになることに応答して、テストカウンタ134はカウントアップを進め、今度はプルアップ回路131のインピーダンスを上昇させる。このようなカウントアップ及びカウントダウン動作を繰り返すことにより、キャリブレーション端子ZQの電位は中間電圧近傍で安定する。その後、制御信号ACT1を非活性化し、テストカウンタ134のカウント動作を停止させるステップS23。また、テスト信号TESTSig.3を非活性化し、セレクタ172は、可変インピーダンス回路170とキャリブレーション端子ZQとを電気的に非接続状態とする。制御信号ACT1を非活性化したことにより、テストカウンタ134のカウント値は固定され、インピーダンスコードDRZQP1~DRZQP5=DRZQPのレベルが確定する。インピーダンスコードDRZQPは、プルアップ回路132にも供給されていることから、プルアップ回路131とプルアップ回路132のインピーダンスが240Ωに調整される。次に、制御信号ACT2を活性化し、キャリブレーション回路130に含まれるテストカウンタ135のカウント動作を開始させるステップS24。初期状態においては、テストカウンタ135のカウント値は、一例としてオール0本例では、00000にリセットされており、そのため、テストカウンタ135の出力であるインピーダンスコードDRZQN1~DRZQN5は、いずれもローレベルである。したがって、プルダウン回路133に含まれるトランジスタ321~325は全てオフ状態となり、その結果、コンパレータ137の出力である比較信号COMP2はハイレベルとなる。これに応答してテストカウンタ135はカウントアップを進め、これに応じて、トランジスタ321~325のオンまたはオフ状態が切り替わる。この場合も、トランジスタ321~325のW/L比がそれぞれ1、2、4、8、16に設定されていることに対応して、テストカウンタ135の最下位ビットMLBがインピーダンスコードDRZQN1に割り当てられ、テストカウンタ135の最上位ビットMSBがインピーダンスコードDRZQN5に割り当てられる。これにより、プルダウン回路133のインピーダンスを最小ピッチで変化させることができる。このようなカウントアップが進むに連れて、プルダウン回路133のインピーダンスは徐々に低下し、接続点Aの電位は徐々に低下する。そして、プルダウン回路133のインピーダンスが目標とするインピーダンス240Ω未満まで低下すると、接続点Aの電位は中間電圧VDDQ/2を下回るため、コンパレータ137の出力である比較信号COMP2はローレベルに反転する。これに応答してテストカウンタ135はカウントダウンを進め、今度はプルダウン回路133のインピーダンスを上昇させる。このようなカウントアップ及びカウントダウン動作を繰り返すことにより、接続点Aの電位は中間電圧VDDQ/2近傍で安定する。その後、制御信号ACT2を非活性化し、テストカウンタ135のカウント動作を停止させるステップS15。これにより、テストカウンタ135のカウント値は固定され、インピーダンスコードDRZQN1~DRZQN5=DRZQNのレベルが確定する。以上の動作により、プルダウン回路133のインピーダンスも、プルアップ回路131及びプルアップ回路132と同様に240Ωに調整される。そして、ステップS11に戻り、外部コマンドなどによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されるとステップS11:YES、上記一連の動作を再び実行する。以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンスコードDRZQインピーダンスコードDRZQP及びDRZQNは、図2に示す前段回路141~14nに共通に供給されることから、前段回路141~14nによって制御される単位バッファ111~11nについても、正確に240Ωのインピーダンスで動作することが可能となる。つまり、複数の単位バッファに対するキャリブレーション動作を一括して行うことができる。続いて、データ出力動作及びODT動作について説明する。[データ出力動作]データ出力動作において、いずれの単位バッファを動作させるかは、図1に示すモードレジスタ53より供給されるモード信号MRによって指定される。つまり、モード信号MRにより指定される出力インピーダンスが240Ω/i1≦i≦nである場合、出力制御回路150は単位バッファ111~11nのいずれかi個を活性化させ、残りを非活性化させる。図2に示すように、出力制御回路150はリードデータRDの論理レベルに基づいて、選択信号151P,151N~15nP,15nNのn個の信号の組合せのうちi個の組合せを所定の論理レベルに設定する。具体的には、リードデータRDがハイレベルである場合には、動作させる単位バッファ111~11nに対応した選択信号151P,151N~15nP,15nNのn個の信号の組合せのうち、i個の組合せをローレベル,ローレベルに設定し、n-i個の組合せをハイレベル,ローレベルに設定する。これにより、前段回路141~14nに含まれるOR回路図5参照のうち、選択信号151P~15nPがローレベルに設定され、かつ、インピーダンスコードDRZQP1~DRZQP5がキャリブレーション動作においてローレベルになっているOR回路は、ローレベルの動作信号141P~145Pを出力する。また、前段回路141~14nに含まれるOR回路のうち、選択信号151P~15nPがローレベルに設定され、かつ、インピーダンスコードDRZQP1~DRZQP5がキャリブレーション動作においてハイレベルになっているOR回路は、ハイレベルの動作信号141P1~141P5を出力する。また、前段回路141~14nに含まれるOR回路のうち、選択信号151P~15nPがハイレベルに設定されるOR回路は、インピーダンスコードDRZQP1~DRZQP5のレベルにかかわらず、ハイレベルの動作信号141P1~141P5を出力する一方、前段回路141~14nに含まれるAND回路は、インピーダンスコードDRZQN1~DRZQN5のレベルにかかわらず、全てローレベルの動作信号141N1~141N5を出力する。これにより、単位バッファ111~11nに含まれるプルアップ回路PU1のうち、i個のプルアップ回路PU1は目標である240Ωのインピーダンスでオン導通し、n-i個のプルアップ回路PU1はオフ非導通状態を維持する。また、単位バッファ111~11nに含まれるプルダウン回路PD1は、全てオフ非導通状態を維持する。つまり、n個の単位バッファ111~11nのうち、i個の単位バッファに含まれるプルアップ回路PU1が全て正確に、目標とする240Ωでオンすることから、データ入出力端子DQは、正確に240Ω/iのインピーダンスでハイレベル単位バッファにVDDQ端子から供給される電圧レベルに駆動されることになる。また、リードデータRDがローレベルである場合には、動作させる単位バッファ111~11nに対応した選択信号151P,151N~15nP,15nNのn個の信号の組合せのうち、i個の組合せをハイレベル,ハイレベルに設定し、n-i個の組合せをハイレベル,ローレベルに設定する。これにより、前段回路141~14nに含まれるAND回路のうち、選択信号151N~15nNがハイレベルに設定され、かつ、インピーダンスコードDRZQN1~DRZQN5がキャリブレーション動作においてハイレベルになっているAND回路は、ハイレベルの動作信号141N1~141N5を出力する。また、前段回路141~14nに含まれるAND回路のうち、選択信号151N~15nNがローレベルに設定され、かつ、インピーダンスコードDRZQP1~DRZQP5がキャリブレーション動作においてハイレベルになっているAND回路は、ローレベルの動作信号141N1~141N5を出力する。また、前段回路141~14nに含まれるAND回路のうち、選択信号151N~15nNがローレベルに設定されるAND回路は、インピーダンスコードDRZQN1~DRZQN5のレベルにかかわらず、ローレベルの動作信号141N1~141N5を出力する一方、前段回路141~14nに含まれるOR回路は、インピーダンスコードDRZQP1~DRZQP5のレベルにかかわらず、全てハイレベルの動作信号141P1~141P5を出力する。これにより、単位バッファ111~11nに含まれるプルダウン回路PD1のうち、i個のプルダウン回路PD1は目標である240Ωのインピーダンスでオン導通し、n-i個のプルダウン回路PD1はオフ非導通状態を維持する。また、単位バッファ111~11nに含まれるプルアップ回路PU1は、全てオフ非導通状態を維持する。つまり、n個の単位バッファ111~11nのうち、i個の単位バッファに含まれるプルダウン回路PD1が全て正確に、目標とする240Ωでオンすることから、データ入出力端子DQは、正確に240Ω/iのインピーダンスでローレベル単位バッファにVSSQ端子から供給される電圧レベルに駆動されることになる。このように、可変インピーダンス回路170に設定したインピーダンスをX上記例では240Ωとした場合、キャリブレーション動作において、単位バッファのインピーダンスをXとするインピーダンス調整動作を行い、モード信号MRで活性化する単位バッファの数iiは単位バッファの総数であるn以下の自然数を指定する。こにより、データ入出力回路100は、X/iの出力インピーダンスでデータ出力動作することが可能となる。[ODT動作]DRAMDynamicRandomAccessMemoryのように、外部バス上に複数の半導体装置10が並列接続される場合、データ入出力回路100がハイインピーダンス状態Hi-Zとなっている半導体装置10によって、外部バス上に信号の反射が生じることがある。このような信号の反射が生じると外部バス上の信号品質が低下することから、半導体装置10のように高いデータ転送レートが要求される半導体装置においては、出力回路を終端抵抗として機能させるODTOnDieTermination機能が備えられている。このODT機能を使用する場合には、要求されるODTインピーダンスに応じ、動作させる単位バッファ111~11nに対応する選択信号151P~15nPをローレベルとし、選択信号151N~15nNをハイレベルとする。これにより、当該単位バッファに含まれるプルアップ回路PU1及びプルダウン回路PD1ともオンすることから、終端抵抗として機能する。このように、半導体装置10は、キャリブレーション端子ZQを駆動するレプリカバッファ131と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ZQに接続される可変インピーダンス回路140と、を備える。これにより、本発明は、ウエハー状態におけるテストにおいて、ウエハー状態におけるテストにおいて、キャリブレーション端子ZQに、レプリカバッファプルアップ回路131、132、プルダウン回路133の出力インピーダンスを変化させる際に目標となるインピーダンス可変インピーダンス回路170のインピーダンスを接続することができる。そのため、ウエハー状態におけるテストにおいて、従来の様に外部抵抗を用いてレプリカバッファのインピーダンス調整を行う必要がなく、キャリブレーション動作を高精度、かつ、容易に評価することができる。本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。例えば、ウエハー状態において可変インピーダンス回路170に設定される目標インピーダンスに対応するインピーダンス制御信号DRZQPT1~5の論理は、上述の通り、可変インピーダンス回路170のテストカウンタ173が内蔵する不揮発性記憶素子に書き込まれる。このインピーダンス制御信号DRZQPT1~5の論理を、半導体装置10の組み立て後のキャリブレーション動作に用いてもよい。この場合、ウエハー状態におけるキャリブレーション動作と同様に、キャリブレーション端子ZQに外部抵抗を接続することなしにキャリブレーション動作を実行できる。また、可変インピーダンス回路170におけるプルダウン回路174の回路構成を、プルアップ回路131と同じ構成としたが、これは必ずしも必須ではなく、プルダウン回路174のインピーダンスを所定の値に精度よく設定するため、よりトランジスタの数、インピーダンス制御信号の数を増やして、インピーダンス設定動作において、テストカウンタ173によりインピーダンス制御信号の論理を決定する構成としてもよい。また、基準電圧発生回路139の出力を、電源端子VDDQに供給される電圧レベルの1/2中間電圧と固定したが、この例に限られることはない。例えば、インピーダンス設定動作において可変インピーダンス回路170に設定されるインピーダンスの所定の値からのずれを考慮して、基準電圧をオフセットさせるように、複数の基準電圧を予め設定し、この複数の基準電圧のいずれかを基準電圧発生回路139が選択的に出力し、コンパレータ136及び137に入力する構成としてもよい。"