半導体基板に基板部と前記基板部上のフィン部とを形成する工程と、前記フィン部の側面上に、第1シリコン酸化膜を形成する工程と、前記第1シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜を形成する工程と、前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜に転換する工程と、全面に、前記フィン部を覆うように第2シリコン酸化膜を形成する工程と、前記第1シリコン酸化膜および前記第2シリコン酸化膜をエッチングすることにより、前記第1シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、前記フィン部内に高濃度半導体層を形成する工程と、を具備することを特徴とする半導体装置の製造方法。前記ポリシラザン膜の窒化は窒素中でアニールすることによって行われ、前記ポリシラザン膜の酸化は酸素または水蒸気中でアニールすることによって行われることを特徴とする請求項1に記載の半導体装置の製造方法。前記窒素中でのアニールは700°C以上で行われ、前記酸素または水蒸気中でのアニールは800°C以上で行われることを特徴とする請求項2に記載の半導体装置の製造方法。前記第1シリコン酸化膜および前記第2シリコン酸化膜のエッチングは、希フッ酸溶液を用いて行われることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。基板部および前記基板部上のフィン部で構成された半導体基板と、前記フィン部の下部側の側面上に形成された第1シリコン酸化膜と、前記第1シリコン酸化膜の側面上に形成され、前記第1シリコン酸化膜の上面以上の高さの上面を有するシリコン酸窒化膜と、前記フィン部内に形成された高濃度半導体層と、を具備することを特徴とする半導体装置。前記シリコン酸窒化膜の窒素原子の濃度は、1020個/cm3以上であることを特徴とする請求項5に記載の半導体装置。前記高濃度半導体層は、前記第1シリコン酸化膜と同程度の高さに形成されていることを特徴とする請求項5または6に記載の半導体装置。デバイス特性の向上を図る半導体装置およびその製造方法を提供する。本実施形態による半導体装置の製造方法は、半導体基板に基板部と前記基板部上のフィン部とを形成する工程と、前記フィン部の側面上に、第1シリコン酸化膜を形成する工程と、前記第1シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜を形成する工程と、前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜に転換する工程と、全面に、前記フィン部を覆うように第2シリコン酸化膜を形成する工程と、前記第1シリコン酸化膜および前記第2シリコン酸化膜をエッチングすることにより、前記第1シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、前記フィン部内に高濃度半導体層を形成する工程と、を具備する。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。<Fin-FET>図1を用いて、本実施形態に係る半導体装置Fin-FETの構成例について説明する。図1は、本実施形態に係るFin-FETの構成例を示す図である。より具体的には、図1aは、本実施形態に係るFin-FETの構成例を示す斜視図であり、図1bは、本実施形態に係るFin-FETの構成例を示す平面図である。図1aおよびbに示すように、Fin-FETは、半導体基板10、ゲート電極15、およびSTI30を有している。半導体基板Si基板10は、平板状の基板部10aと、基板部10a上に設けられ、チャネル長方向に沿ってパターニングされた突起部フィン部10bとで構成されている。フィン部10bは、基板部10a上の素子領域アクティブエリアに設けられている。また、フィン部10bには、ソース/ドレインが形成され、それらの間にチャネルが形成されている。ゲート電極15は、フィン部10bに交差し、フィン部10bの側面および上面を覆うようにチャネル幅方向に沿って形成されている。このゲート電極15と交差する位置のフィン部10bに、チャネルが形成されている。また、ゲート電極15とフィン部10bとの間に、図示せぬゲート絶縁膜が形成されている。STI30は、フィン部10bの下部側の側面に素子分離として形成されている。言い換えると、STI30は、基板部10a上で、かつチャネル幅方向に隣接する2つのフィン部10b間に形成されている。<実施形態>図2乃至図17を用いて、本実施形態に係るFin-FETについて説明する。本実施形態に係るFin-FETでは、STI30として、フィン部10bの表面にSiO2膜ライナー12を形成した後、塗布法によりPSZ膜13を埋め込み、これを窒化および酸化することでSiON膜13aを形成する。これにより、SiO2膜ライナー12とSiON膜13aとのエッチング選択比を制御し、所望のSTI構造を形成することができる。以下に、本実施形態に係るFin-FETについて詳説する。[構造]まず、図2を用いて、本実施形態に係るFin-FETの構造について説明する。図2は、本実施形態に係るFin-FETの構造を示す断面図である。より具体的には、図2aは、図1bに示すA-A線に沿った断面図であり、ソース/ドレイン領域の断面図である。また、図2bは、図1bに示すB-B線に沿った断面図であり、チャネル領域の断面図である。図2aに示すように、ソース/ドレイン領域の断面において、Fin-FETは、半導体基板10、STI30、SiN膜シリコン窒化膜ライナー17、およびシリサイド膜FUSI:FullSilicide20を有している。半導体基板10は、例えばP型のSi基板で構成されている。また、半導体基板10は、基板部10aと、フィン部10bとで構成されている。基板部10a上のフィン部10bが形成されている領域が素子領域となる。フィン部10bの高さ後述する溝60の深さは、例えば100~300nm程度である。また、フィン部10のチャネル幅方向における幅は、例えば100nm以下であり、望ましくは50nm以下である。また、フィン部10b内には、パンチスルーストッパーとして機能する高濃度半導体層40が形成されている。この高濃度半導体層40は、後述するSTI30の上面フィン部10bの側面上に形成されたSiO2膜ライナー12の上面と同程度の高さに形成されている。STI30は、隣接する2つのフィン部10b間に形成され、これらを絶縁分離している。STI30の詳細については、後述する。SiN膜ライナー17は、フィン部10bの上部側の側面上に形成されている。SiN膜ライナー17の膜厚は、例えば2~30nm程度である。シリサイド膜20は、フィン部10bの上面上に形成されている。このシリサイド膜20のチャネル幅方向における幅は、フィン部10bの幅よりも大きい。シリサイド膜20を形成することで、電極の低抵抗化を図ることができる。なお、シリサイド膜20は、例えば、NiシリサイドまたはCoシリサイドで構成される。また、シリサイド膜20は、例えばサリサイドプロセスによって形成される。本実施形態において、STI30は、SiO2膜シリコン酸化膜ライナー12と、SiON膜シリコン酸窒化膜13aとで構成されている。SiO2膜ライナー12は、基板部10aの上面上、およびフィン部10bの下部側の側面上に形成されている。言い換えると、SiO2膜ライナー12は、素子分離領域における半導体基板10の表面上に形成されている。SiO2膜ライナー12を形成することにより、Siであるフィン部の酸化の防止およびクラックの防止を図ることができる。SiO2膜ライナー12の膜厚は、例えば2~30nm程度である。フィン部10bの側面上に形成されたSiO2膜ライナー12の上面上に、SiN膜ライナー17が形成されている。SiON膜13aは、フィン部10bの側面上に形成されたSiO2膜ライナー12の側面上、および基板部10aの上面上に形成されたSiO2膜ライナー12の上面上に形成されている。言い換えると、SiON膜13aは、後述する溝60の下部側を埋め込み、その側面および下面がSiO2膜ライナー12に覆われるように形成されている。また、SiON膜13aの上面は、フィン部10bの側面上に形成されたSiO2膜ライナー12の上面以上の高さである。すなわち、SiON膜13aの少なくとも下部側は、SiO2膜ライナー12に囲まれている。また、SiON膜13aの窒素原子の濃度は、1020個/cm3以上であることが望ましい。図2bに示すように、チャネル領域の断面において、Fin-FETは、半導体基板10、STI30、およびゲート電極15を有している。チャネル領域において、半導体基板10およびSTI30は、ソース/ドレイン領域と同様の構造を有している。すなわち、半導体基板10は基板部10aとフィン部10bとで構成され、STI30は隣接する2つのフィン部10b間に形成されている。また、STI30は、SiO2膜ライナー12と、SiON膜13aとで構成されている。チャネル領域において、ゲート電極15は、フィン部10bに交差し、フィン部10bの側面および上面を覆うように形成されている。言い換えると、ゲート電極15と交差する位置のフィン部10bに、チャネルが形成される。また、図示はしないが、ゲート電極15とフィン部10bとの間に、ゲート絶縁膜が形成されている。また、ゲート電極15上に、SiN膜20が形成されている。[製造方法]次に、図3乃至図18を用いて、本実施形態に係るFin-FETの製造方法について説明する。図3乃至図17は、本実施形態に係るFin-FETの製造工程を示す断面図である。より具体的には、図3a乃至図9a、図11a乃至図17aは、図1bに示すA-A線に沿った断面図であり、ソース/ドレイン領域の断面図である。また、図3b乃至図9b、図11b乃至図17bは、図1bに示すB-B線に沿った断面図であり、チャネル領域の断面図である。まず、図3aおよびbに示すように、半導体基板10の表面を酸素雰囲気中で加熱することにより、半導体基板10上に、図示せぬSiO2膜が形成される。このSiO2膜の膜厚は、例えば1nm程度である。その後、例えばスパッタ法またはCVDChemicalVaporDeposition法等の既存の方法により、SiO2膜上に、マスクとなるSiN膜11が形成される。このSiN膜11の膜厚は、例えば50nm程度である。次に、例えばリソグラフィおよびドライエッチングにより、SiN膜11および半導体基板10が加工される。このとき、半導体基板10の掘り込み量深さは、例えば100~300nm程度、幅は50nm以下である。これにより、半導体基板10に、STI30用の溝60が形成される。すなわち、半導体基板10に、基板部10aと基板部10a上のフィン部10bとが形成される。次に、図4aおよびbに示すように、例えばCVD法または熱酸化により、半導体基板10の表面およびSiN膜11の表面に、SiO2膜ライナー12が形成される。言い換えると、基板部10aの上面上、フィン部10bの側面上、SiN膜11の側面上および上面上に、SiO2膜ライナー12が形成される。このSiO2膜ライナー12の膜厚は、例えば2~30nm程度である。SiO2膜ライナー12を形成することで、その後の工程においてSiであるフィン部10bの酸化やクラックの発生を防止することができる。次に、スピンコーターを用いた塗布法により、SiO2膜ライナー12上に、PSZ膜13が形成される。すなわち、基板部10aの上面上に形成されたSiO2膜ライナー12の上面上、フィン部10bの側面上に形成されたSiO2膜ライナー12の側面上、SiN膜11の側面上および上面上に形成されたSiO2膜ライナー12の上面上および側面上に、PSZ膜13が形成される。これにより、溝60がPSZ膜13によって埋め込まれる。その後、PSZ膜13がベークされ、溶媒が除去される以下、PSZベーク膜13と称す。このとき、ベーク温度は80~300°C程度で、ベーク時間は数十秒間である。PSZベーク膜13の膜厚は、Siパターンフィン部10bが完全に埋め込まれるような膜厚である。次に、図5aおよびbに示すように、PSZベーク膜13が溶解する薬品を用いて、PSZベーク膜13の上部側の一部が除去される。このとき、PSZベーク膜13が溝60の底面基板部10aの上面から例えば50nm程度残存するように除去される。これにより、PSZベーク膜13の上面がSiO2膜ライナー12の上面よりも低くなる。なお、PSZベーク膜13を除去する薬品としては、PSZベーク膜13を溶解する有機溶媒、希フッ化水素酸水溶液、希燐酸水溶液等が用いられる。このとき、PSZベーク膜13のみを除去し、SiO2膜ライナー12を溶解させないようにする。なお、PSZベーク膜13を除去する前に、PSZベーク膜13の平坦化を行ってもよい。次に、図6aおよびbに示すように、PSZベーク膜13が窒化および酸化される。PSZは、-SiH2-NH-の骨格を持つ材料である。このため、PSZを最初に窒素中で焼成窒化し、次に酸素または水蒸気中で焼成酸化することでSiONへ転換させることができる。これにより、PSZベーク膜13がSiON膜13aに転換される。ここで、最初の窒素アニールは700°C以上、次の酸素または水蒸気アニールは800°C以上で行われることが望ましいが、この限りではない。すなわち、PSZベーク膜13が窒化される温度以上、また、酸化される温度以上の温度でアニールを行えばよい。アニール温度を制御することにより、SiON膜13a中の窒素原子濃度を1020個/cm3以上にすることが望ましい。これにより、希フッ酸溶液によるSiON膜13aのエッチング速度を、熱酸化またはCVD法により形成されたSiO2膜ライナー12のエッチング速度と同程度またはこれより遅くすることができる。次に、図7aおよびbに示すように、CVD法またはPSZによる塗布法等により、全面に、SiO2膜14が形成される。すなわち、SiO2膜ライナー12およびSiON膜13a上に、SiO2膜14が形成される。これにより、Siパターンフィン部10bが覆われ、完全に埋め込まれる。なお、PSZによる塗布法の場合は、PSZの塗布後に230~900°Cの水蒸気アニールを行ってPSZ膜を酸化させることでSiO2膜14を形成する。次に、図8aおよびbに示すように、CMPChemicalMechanicalPolishing等の平坦化プロセスにより、上部側のSiO2膜14およびSiN膜11の上面上のSiO2膜ライナー12を除去して平坦化させる。これにより、SiN膜11の上面が露出する。次に、図9aおよびbに示すように、希フッ酸溶液を用いて、SiO2膜14およびSiO2膜ライナー12がエッチングされる。これにより、埋め込んだSiO2膜14が除去されるとともに、フィン部10bの側面上およびSiN膜11の上面上のSiO2膜ライナー12の一部も除去される。このとき、フィン部10bの側面上に形成されたSiO2膜ライナー12の上面を、SiON膜13aの上面と同程度の高さにするように調整する。このとき、希フッ酸溶液によるSiON膜13aのエッチング速度がSiO2膜ライナー12のエッチング速度よりも遅いため、SiO2膜ライナー12の上面をSiON膜13aの上面と同程度の高さにすることが可能である。なお、図10に示すように、フィン部10bの側面上に形成されたSiO2膜ライナー12の上面を、SiON膜13aの上面よりも低く形成してもよい。すなわち、フィン部10bの側面上に形成されたSiO2膜ライナー12の上面は、SiON膜13aの上面以下の高さになるように調整される。なお、図10は、図1bに示すA-A線に沿った断面図であり、ソース/ドレイン領域の断面図であるが、このとき、図1bに示すB-B線に沿ったチャネル領域の断面図も同様の構造である。次に、図9aおよびb、または図10に示すように、周知のイオン注入法により、SiO2膜ライナー12内およびSiON膜13a内に不純物が導入され、この不純物イオンをフィン部10b内に拡散させる。これにより、フィン部10b内に、パンチスルーストッパーとして機能する高濃度半導体層40が形成される。このとき、半導体基板10フィン部10bがp型であれば、砒素等をイオン注入する。一方、n型であれば、ホウ素等をイオン注入する。また、イオンの注入角度は、半導体基板10SiO2膜ライナー12およびSiON膜13aの上面に対して垂直な角度で行われる。しかし、これに限らず、製造装置等の関係により、多少ずれてもよい。具体的には、フィン部10bの側面から多くの不純物イオンが直接注入されない角度であればよい。本実施形態では、フィン部10bの側面に接するSiO2膜ライナー12の上面が、その側面上に形成されたSiON膜13aの上面以下の高さである。このように、フィン部10bに接するSTI30の表面上面の高さを制御することで、フィン部10b内の不純物イオンの濃度分布の範囲を小さくすることができる。これにより、高濃度半導体層40の不純物イオンの密度を大きくすることができ、パンチスルーストッパーとしての機能を強めることができる。なお、その後、結晶欠陥の回復と注入されたイオンの電気的活性化のためにアニールを行ってもよい。次に、図11aおよびbに示すように、リン酸水溶液を用いて、SiN膜11が除去される。次に、図12aおよびbに示すように、例えばCVD法により、フィン部10bの上面上および側面上に、図示せぬゲート絶縁膜が形成される。その後、例えばCVD法により、全面に、ゲート電極15となる電極材料が形成される。電極材料としては、ポリシリコン、W、Ru、またはCo等の金属やそれらの合金等、従来から知られているものが用いられる。また、各種の材料を組み合わせて積層構造としてもよい。この電極材料上に、例えばスパッタ法またはCVD法により、マスクとなるSiN膜16が形成される。SiN膜16の膜厚は、例えば50~200nm程度である。次に、図13aに示すように、SiN膜16をマスクとしたリソグラフィおよびドライエッチング法により、ソース/ドレイン領域において、電極材料が除去される。これにより、ソース/ドレイン領域において、フィン部10bの上部側が露出し、またSTI30SiO2膜ライナー12およびSiON膜13aの上面が露出する。一方、図13bに示すように、チャネル領域において、電極材料は残存する。これにより、チャネル領域において、図示せぬゲート絶縁膜を介してフィン部10bの上部側を覆うようにゲート電極15が形成される。言い換えると、フィン部10bの上面上および側面上を覆うように、ゲート電極15が形成される。次に、図14aに示すように、ソース/ドレイン領域において、スパッタ法またはCVD法により、露出したフィン部10bの表面上およびSTI30の表面上に、SiN膜ライナー17が形成される。すなわち、フィン部10bの上面上および側面上、STI30SiO2膜ライナー12およびSiON膜13aの上面上にSiN膜ライナー17が形成される。SiN膜ライナー17の膜厚は、2~30nm程度である。このとき、露出したフィン部10bの側面上において、下部側に形成されるSiN膜ライナー17の膜厚を大きくするように成膜プロセスを調整することが望ましい。次に、図15aに示すように、ソース/ドレイン領域において、SiN膜ライナー17がエッチングされる。これにより、ソース/ドレイン領域において、STI30の上面上のSiN膜ライナー17、フィン部10bの上面上および上部側の側面上のSiN膜ライナー17が除去される。すなわち、フィン部10bの下部側SiO2膜ライナー12側の側面上のみにSiN膜ライナー17が残存し、フィン部10bの上部側が露出する。このとき、図15bに示すように、チャネル領域において、SiN膜16の一部も除去され得る。次に、図16aに示すように、ソース/ドレイン領域において、露出したフィン部10bの表面上に、Si膜18をエピタキシャル成長させる。すなわち、フィン部10bの上面上および上部側の側面上に、Si膜18が形成される。次に、図17aに示すように、ソース/ドレイン領域において、全面に、金属膜19を蒸着させる。すなわち、Si膜18の上面上および側面上、STI30の上面上に、金属膜19が形成される。金属膜19は、例えばCoまたはNiで構成されるが、これに限らず、Siとシリサイドを形成する金属材料であればよい。このとき、図17bに示すように、チャネル領域において、SiN膜16の上面上にも金属膜19が形成される。その後、図2aに示すように、例えば300~500°C程度で数十分間アニールすることにより、ソース/ドレイン領域において、フィン部10bの上部、Si膜18、および金属膜19がシリサイド化され、シリサイド膜20が形成される。これにより、ソース/ドレイン領域において、FUSI電極が形成される。その後、フィン部10bの上部以外の金属膜19が除去される。このようにして、本実施形態に係るFin-FETが完成する。[効果]本実施形態によれば、Fin-FETにおいて、素子間のSTI30として、フィン部10bの表面にSiO2膜ライナー12を形成した後、塗布法によりPSZ膜13を埋め込み、これを窒化および酸化することでSiON膜13aを形成する。これにより、その後のエッチング工程において、SiO2膜ライナー12とSiON膜13aとのエッチング選択比を制御し、所望のSTI構造を形成することができる。より具体的には、以下の効果を得ることができる。通常、図18の比較例に示すように、PSZ膜を酸化することで転換されたSiO2膜50は、SiO2膜ライナー12と組成比が異なり、エッチング速度が速い。このため、フィン部10bの側面に接するSiO2膜ライナー12の上面は、SiO2膜50の上面よりも高くなる。ところで、フィン部10bにイオン注入する際、まず、それに接するSTI30の表面付近に上部側から不純物イオンを打ち込む。その後、不純物イオンを拡散させてフィン部10bに導入する。これにより、フィン部10bにおけるSTI30の表面と同程度の高さの領域に、不純物イオンが導入される。このとき、図18の比較例に示すように、フィン部の側面に接するSiO2膜ライナー12の上面がSiO2膜50の上面より高い場合、フィン部10aへの不純物イオンの拡散の制御が困難になる。より具体的には、SiO2膜ライナー12の表面付近からの拡散とSiO2膜50の表面付近からの拡散とが混同してしまい、高濃度半導体層40の領域が積層方向に広がってしまう。これにより、フィン部10aにおける不純物イオン濃度の分布が広くかつ密度が小さくなってしまい、フィン部10aから基板部10bへの電流リークを抑制することが困難になる。これに対し、本実施形態によれば、フィン部10bの側面に接するSiO2膜ライナー12の上面を、SiON膜13aの上面以下の高さに制御することができる。これにより、イオン注入する際、SiO2膜ライナー12の表面付近のみからの拡散によって、高濃度半導体層40を形成することができる。したがって、フィン部10aにおける不純物イオン濃度の分布をせまくかつ密度を大きくすることが可能になる。その結果、フィン部10aから基板部10bへの電流リークを抑制することができ、デバイス特性の向上を図ることができる。また、本実施形態によれば、STI30は、SiON膜13aを含んでいる。すなわち、STI30は、SiO2のみで構成される場合と比較して、耐久性に優れている。その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。