揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記バイアス供給ノードから前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。前記第1および第2の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項1に記載の不揮発性メモリセル。請求項1に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFF、前記第3および第4のスイッチをONとし、前記揮発性記憶部において1/0を表現するのに用いている2種類の電圧の中間の電圧を前記バイアス供給ノードに供給し、前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFF、前記第3および第4のスイッチをONとし、前記バイアス供給ノードに所定の電圧を供給した状態において、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする不揮発性メモリ。前記第3および第4のスイッチは、電界効果トランジスタであり、前記不揮発性メモリセルをSRAMのメモリセルとして機能させるときには前記揮発性メモリセルのフリップフロップに第1の電圧を電源電圧として与え、前記不揮発性メモリセルに前記ストアを行わせるときに、前記揮発性メモリセルのフリップフロップに前記第1の電圧より高い第2の電圧を電源電圧として与えることを特徴とする請求項3に記載の不揮発性メモリ。前記不揮発性メモリセルに前記リコールを行わせるときに、前記バイアス供給ノードに与える電圧を0Vより高くすることを特徴とする請求項3または4に記載の不揮発性メモリ。前記第3および第4のスイッチは、電界効果トランジスタであり、前記不揮発性メモリセルに前記ストアを行わせるとき、前記不揮発性記憶部のフリップフロップに与える電源電圧よりも大きな電圧を前記第3および第4のスイッチである各電界効果トランジスタのゲートに与えて各電界効果トランジスタをONさせることを特徴とする請求項3~5のいずれか1の請求項に記載の不揮発性メモリ。前記不揮発性メモリセルに前記リコールを行わせるとき、前記リコールのために前記不揮発性記憶部のフリップフロップに与える電源電圧を立ち上げるときの立ち上げ後の電源電圧よりも低い電圧を前記第3および第4のスイッチである各電界効果トランジスタのゲートに与えて各電界効果トランジスタをONさせることを特徴とする請求項6に記載の不揮発性メモリ。揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記フリップフロップと前記フリップフロップに高電位側電源電圧を供給するための電源線との間に介挿された電源スイッチと、前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップにデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記バイアス供給ノードから前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記フリップフロップと前記フリップフロップに低電位側電源電圧を供給するための電源線との間に介挿された電源スイッチと、前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップにデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記バイアス供給ノードから前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段とを有し、前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップにデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記バイアス供給ノードから前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であり、前記制御手段は、前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの前記第1および第2のスイッチをOFF、前記第3および第4のスイッチをONとし、当該不揮発性メモリの前記バイアス供給ノードに所定のソース電圧を与え、当該不揮発性メモリの前記揮発性記憶部から前記不揮発性記憶部へデータを書き込むストアを行わせるストア制御手段と、前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの前記第1および第2のスイッチをOFF、前記第3および第4のスイッチをONとし、当該不揮発性メモリの前記バイアス供給ノードに所定のソース電圧を与え、当該不揮発性メモリセルのフリップフロップに対する電源電圧を立ち上げることにより、当該不揮発性メモリセルの前記不揮発性記憶部から前記揮発性記憶部へデータを書き込むリコールを行わせるリコール制御手段とを有することを特徴とする不揮発性メモリ。前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、前記ストア制御手段および前記リコール制御手段は、前記出力調整回路の出力電圧を利用して所望の不揮発性メモリセルの前記第3および第4のスイッチをONさせる活性化信号と、所望の不揮発性メモリセルのバイアス供給ノードに供給するソース電圧と、所望の不揮発性メモリセルのフリップフロップに対する電源電圧を発生することを特徴とする請求項10に記載の不揮発性メモリ。不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、前記不揮発性メモリセルアレイにおいて制御対象とする不揮発性メモリセルが属する行を選択する行デコーダとを有し、前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップにデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記バイアス供給ノードから前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であり、前記行デコーダは、前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、当該不揮発性メモリセルの前記第1および第2のスイッチをOFF、前記第3および第4のスイッチをONとし、当該不揮発性メモリセルの前記バイアス供給ノードに所定のソース電圧を与え、当該不揮発性メモリセルの前記揮発性記憶部から前記不揮発性記憶部へデータを書き込むストアを行わせるストア制御手段と、前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、当該不揮発性メモリセルの前記第1および第2のスイッチをOFF、前記第3および第4のスイッチをONとし、当該不揮発性メモリセルの前記バイアス供給ノードに所定のソース電圧を与え、当該不揮発性メモリセルのフリップフロップに対する電源電圧を立ち上げることにより、当該不揮発性メモリセルの前記不揮発性記憶部から前記揮発性記憶部へデータを書き込むリコールを行わせるリコール制御手段とを有することを特徴とする不揮発性メモリ。前記ストア制御手段は、前記ストアの対象とする不揮発性メモリセルが属する行を順次切り換え、前記不揮発性メモリセルアレイの全行について前記ストアを行わせ、前記リコール制御手段は、前記リコールの対象とする不揮発性メモリセルが属する行を順次切り換え、前記不揮発性メモリセルアレイの全行について前記リコールを行わせことを特徴とする請求項12に記載の不揮発性メモリ。前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、前記行デコーダは、前記不揮発性メモリセルアレイの各行に対応付けられた複数の行選択回路を有し、各行に対応した各行選択回路は、行アドレスが当該行を示す場合にアドレス一致検出信号をアクティブレベルとするアドレス一致検出回路と、前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部の第3および第4のスイッチをONさせる活性化信号を供給する第1のレベルシフタと、前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部のバイアス供給ノードにソース電圧を供給する第2のレベルシフタと、前記不揮発性メモリに対する電源電圧が立ち上がった後の最初の前記アドレス一致検出信号が発生してから所定時間が経過した後、当該行に属する各不揮発性メモリセルの揮発性記憶部のフリップフロップに対する高電位側電源電圧を立ち上げる第3のレベルシフタとを有し、前記出力調整回路の出力電圧を前記第1~第3のレベルシフタに高電位側電源電圧として与えることを特徴とする請求項12または13に記載の不揮発性メモリ。前記各行に対応した各行選択回路が、前記不揮発性メモリセルアレイにおいて前記ストアの対象とする行を順次切り換えて、前記不揮発性メモリセルアレイの各行についての前記ストアを行わせることを特徴とする請求項14に記載の不揮発性メモリ。前記各行に対応した各行選択回路が、前記不揮発性メモリセルアレイにおいて前記リコールの対象とする行を順次切り換えて、前記不揮発性メモリセルアレイの各行についての前記リコールを行わせることを特徴とする請求項14に記載の不揮発性メモリ。前記不揮発性メモリセルアレイでは、各列の不揮発性メモリセルのフリップフロップに高電位側電源電圧を供給する電源線が列方向に配線されるとともに、各行の不揮発性メモリセルのフリップフロップに低電位側電源電圧を供給する電源線が行方向に配線され、前記行デコーダは、選択した行に属する各不揮発性メモリセルについて、前記リコールを行わせるために、当該行に属する各不揮発性メモリセルに低電位側電源電圧を供給するための電源線のレベルを高電位側電源電圧と同一のレベルから低下させることにより、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする請求項12に記載の不揮発性メモリ。前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、前記行デコーダは、前記不揮発性メモリセルアレイの各行に対応付けられた複数の行選択回路を有し、各行に対応した各行選択回路は、行アドレスが当該行を示す場合にアドレス一致検出信号を出力するアドレス一致検出回路と、前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部の第3および第4のスイッチをONさせる活性化信号を出力する第1のレベルシフタと、前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部のバイアス供給ノードにソース電圧を供給する第2のレベルシフタと、前記不揮発性メモリに対する電源電圧が立ち上がった後の最初の前記アドレス一致検出信号が発生してから所定時間が経過した後、ONとなり、当該行に属する各不揮発性メモリセルの揮発性記憶部のフリップフロップに対して低電位側電源電圧を供給する電源スイッチとを有し、前記出力調整回路の出力電圧を前記第1および第2のレベルシフタに高電位側電源電圧として与えることを特徴とする請求項17に記載の不揮発性メモリ。前記各行に対応した各行選択回路が、前記不揮発性メモリセルアレイにおいて前記リコールの対象とする行を順次切り換えて、前記不揮発性メモリセルアレイの各行についての前記リコールを行わせることを特徴とする請求項18に記載の不揮発性メモリ。前記不揮発性メモリセルアレイの各不揮発性メモリセルの各揮発性記憶部は、前記フリップフロップと前記フリップフロップに高電位側電源電圧を供給する電源線との間に介挿された電源スイッチを各々有し、前記不揮発性メモリセルアレイでは、各列の不揮発性メモリセルのフリップフロップに高電位側電源電圧および低電位側電源電圧を供給する各電源線が列方向に配線され、前記行デコーダは、選択した行に属する各不揮発性メモリセルについて、前記リコールを行わせるために、当該行に属する各不揮発性メモリセルの各揮発性記憶部の前記電源スイッチをONにすることにより、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする請求項12に記載の不揮発性メモリ。前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、前記行デコーダは、前記不揮発性メモリセルアレイの各行に対応付けられた複数の行選択回路を有し、各行に対応した各行選択回路は、行アドレスが当該行を示す場合にアドレス一致検出信号を出力するアドレス一致検出回路と、前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部の第3および第4のスイッチをONさせる活性化信号を出力する第1のレベルシフタと、前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部のバイアス供給ノードにソース電圧を供給する第2のレベルシフタと、前記不揮発性メモリに対する電源電圧が立ち上がった後の最初の前記アドレス一致検出信号が発生してから所定時間が経過した後、当該行に属する各不揮発性メモリセルの揮発性記憶部の電源スイッチをONさせる選択信号を出力する第3のレベルシフタとを有し、前記出力調整回路の出力電圧を前記第1~第3のレベルシフタに高電位側電源電圧として与えることを特徴とする請求項20に記載の不揮発性メモリ。前記不揮発性メモリセルアレイの各不揮発性メモリセルの各揮発性記憶部は、前記フリップフロップと前記フリップフロップに低電位側電源電圧を供給する電源線との間に介挿された電源スイッチを各々有し、前記不揮発性メモリセルアレイでは、各列の不揮発性メモリセルのフリップフロップに高電位側電源電圧および低電位側電源電圧を供給する各電源線が列方向に配線され、前記行デコーダは、選択した行に属する各不揮発性メモリセルについて、前記リコールを行わせるために、当該行に属する各不揮発性メモリセルの各揮発性記憶部の前記電源スイッチをONにすることにより、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする請求項12に記載の不揮発性メモリ。前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、前記行デコーダは、前記不揮発性メモリセルアレイの各行に対応付けられた複数の行選択回路を有し、各行に対応した各行選択回路は、行アドレスが当該行を示す場合にアドレス一致検出信号を出力するアドレス一致検出回路と、前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部の第3および第4のスイッチをONにする活性化信号を出力する第1のレベルシフタと、前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部のバイアス供給ノードにソース電圧を供給する第2のレベルシフタと、前記不揮発性メモリに対する電源電圧が立ち上がった後の最初の前記アドレス一致検出信号が発生してから所定時間が経過した後、当該行に属する各不揮発性メモリセルの揮発性記憶部の電源スイッチをONさせる選択信号を出力するバッファとを有し、前記出力調整回路の出力電圧を前記第1および第2のレベルシフタに高電位側電源電圧として与えることを特徴とする請求項22に記載の不揮発性メモリ。上述した特許文献1の不揮発性RAMには、幾つかの問題がある。まず、特許文献1の不揮発性RAMでは、抵抗変化型素子として、相変化メモリ素子を使用しているが、この相変化メモリ素子は、いわゆるモノポーラ型の抵抗変化素子であり、データ1を書き込む場合も、データ0を書き込む場合も同一方向の電流を流す必要がある。このため、データの書き込みのための制御が複雑になる。また、相変化メモリ素子は、書き込み特性と消去特性が大きく異なるので、高速に書き換えることができない。また、図23にも示すように、特許文献1の不揮発性RAMでは、フリップフロップを構成する2つのインバータの電源電流経路上に抵抗値の変化する相変化メモリ素子RrとRmが介挿されている。このため、フリップフロップがアンバランスとなり、SRAMの特性として最も重要なSNMStaticNoiseMargin;スタティックノイズマージンに大きな悪影響を与える。以下、このSNMへの悪影響について説明する。図24は一般的なSRAM用のメモリセルの構成を示す回路図である。図示の例では、PチャネルトランジスタP1、P2、NチャネルトランジスタN1、N2、Ta1およびTa2により1つのメモリセルが構成されている。図25a~dは、図24に示すメモリセルのSNMの特性を例示するものである。図25a~dにおいて、横軸はトランジスタP1およびN1の共通接続点の電圧V0を示し、縦軸はトランジスタP2およびN2の共通接続点の電圧V1を示す。図25a~dにおいて破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの2本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図25a~dの各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた2つの領域内に各々収まる2個の正方形が描かれているが、この正方形の大きさがSNMの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタP1およびN1の両ドレインの接続点の電圧V0を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すSNM以下、便宜上、第1のSNMというである。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタP2およびN2の両ドレインの接続点の電圧V1を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すSNM以下、便宜上、第2のSNMというである。図25aおよびcは、SRAMの電源電圧VDDを1.0VとしたときのSNM特性を各々例示している。図25aに示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Vtのバランスが取れており、第1のSNMおよび第2のSNMが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。ところが、バタフライ曲線は、トランジスタP1、N1、P2、N2の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図25aにおいて、トランジスタP2のベータ値βpとトランジスタN2のベータ値βnとのベータレシオβp/βnが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβp/βnが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタN2の閾値電圧Vtnが増加して、トランジスタP2の閾値電圧Vtpが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧V0が高くなる。逆にトランジスタN2の閾値電圧Vtnが減少して、トランジスタP2の閾値電圧Vtpが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧V0は低くなる。また、電圧V0を0VからVDDまで上昇させる過程において、トランジスタN2がONするとき、このトランジスタN2にトランジスタTa2を介して電流が流れ込むため、電圧V1はVSSレベル0Vまで下がり切らず、VSSレベルから浮く。仮にトランジスタTa2を介して流れ込む電流が一定である場合、このときの電圧V1のVSSレベルからの浮きは、トランジスタN2の閾値電圧Vtnが高いほど、あるいはトランジスタN2のベータ値βnが低いほど大きくなる。このように破線のバタフライ曲線は、トランジスタP2、N2の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタP1、N1のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第1および第2のSNMも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。図25cに示す例では、メモリセルを構成する各トランジスタの閾値電圧Vtまたはベータ値間にアンバランスが生じており、第1のSNMは十分な大きさがあるが、第2のSNMがやや小さくなっている。このようにメモリセルを構成する各トランジスタの特性具体的には閾値電圧VTやベータ値がばらつくと、これに起因して第1および第2のSNMの各々の大きさにばらつきが生じる。また、SRAMの電源電圧VDDが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第1および第2のSNMに対する影響の度合いが大きくなる。図25bおよびdはその例を示すものである。この図25bおよびdの例では、SRAMの電源電圧VDDを0.5Vとしている。図25bに示す例では、電源電圧VDDが0.5Vであるため、第1および第2のSNMはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第1および第2のSNMは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図25dに示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第2のSNMが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。このようにメモリセルを構成する各トランジスタの特性にアンバランスが生じると、SRAMのSNMが悪影響を受け、特に電源電圧VDDが低いときにその悪影響が大きくなる。しかるに特許文献1の技術では、このようなSRAMのメモリセルを構成する2つのインバータの電源電流経路に抵抗値が変化する相変化メモリ素子を各々介挿している。このような相変化メモリ素子を介挿した場合、一方のインバータを構成するトランジスタP0およびN0と他方のインバータを構成するトランジスタP1およびN1図23参照とで、バイアス条件にアンバランスが生じる。この結果、各インバータを構成するトランジスタの特性にアンバランスが生じ、メモリセルのSNMを大きく劣化させるのである。以上はSRAMの静的動作の分析であるが、さらに加えて、動的な動作を鑑みても、ノードS0にトランジスタNsのゲート容量が加わり、ノードS0とノードS1とで容量がアンバランスになっており、この容量のアンバランスが動的な動作マージンを低下させる。この発明は、以上説明した事情に鑑みてなされたものであり、その第1の目的は、SRAMとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第2の目的は、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第3の目的は、少ない素子数小さい面積で高速動作可能な不揮発性メモリセルおよび不揮発性メモリを提供することにある。この発明は、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記バイアス供給ノードから前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルを提供する。かかる発明によれば、第1および第2のスイッチをOFF、第3および第4のスイッチをONとし、バイアス供給ノードにデータ1/0を表現するための2種類の電圧の中間の電圧を与えることにより、揮発性記憶部の記憶データに対応した電流であって、互いに逆方向の電流を第1および第2の抵抗変化型素子に流し、第1および第2の抵抗変化型素子の各抵抗値を互いに逆方向に変化させることができるストア動作。この場合、第1および第2の抵抗変化型素子の各抵抗値の大小関係が不揮発性記憶部の記憶データを表す。また、第1および第2のスイッチをOFF、第3および第4のスイッチをONとし、バイアス供給ノードに所定の電圧例えば0Vを与えて揮発性記憶部のフリップフロップに対する電源電圧を立ち上げると、揮発性記憶部の第1のインバータの出力ノードに対する電流と第2のインバータの出力ノードに対する電流との間に不揮発性記憶部の記憶データ第1および第2の抵抗変化型素子の各抵抗値の大小関係に応じた差を生じさせ、揮発性記憶部に不揮発性記憶部の記憶データを書き込むことができるリコール動作。そして、第3および第4のスイッチをOFFとすれば、第1および第2の抵抗変化型素子を揮発性記憶部から切り離し、揮発性記憶部を通常のSRAMのメモリセルとして動作させることができる。この場合、揮発性記憶部には、その機能を損なう余分な回路および寄生的な容量が一切接続されていないので、高いSNMが得られる。従って、この発明によれば、SRAMとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを実現することができる。また、この発明において、不揮発性記憶部では、2つの抵抗変化型素子の抵抗値の大小関係が記憶データを示す。また、ストア時には、互いに逆方向の電流を第1および第2の抵抗変化型素子に流し、第1および第2の抵抗変化型素子の各抵抗値を互いに逆方向に変化させる。従って、抵抗変化型素子の特性ばらつきが大きくても、ストア時には、第1および第2の抵抗変化型素子の各抵抗値の大小関係を揮発性記憶部の記憶データに応じた大小関係とすることができる。よって、この発明によれば、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを実現することができる。好ましい態様では、抵抗変化型素子として、MTJ素子や電界誘起巨大抵抗変化の発生する抵抗素子が用いられる。この態様によれば、高速にストアおよびリコールを行うことができる。他の好ましい態様では、不揮発性メモリは電源電圧を昇圧して出力する昇圧回路を備えており、ストア動作時には、この昇圧回路の出力電圧をフリップフロップに対する電源電圧、第3および第4のスイッチをONさせるための活性化電圧として用いる。従って、不揮発性メモリに対する電源電圧を、SRAMを動作させることが可能な最低限の電圧とすることができる。また、この発明によれば、不揮発性メモリセルに設ける不揮発性記憶部の素子数が少なく、また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性メモリのチップを実現することができる。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<第1実施形態>図1は、この発明の第1実施形態である不揮発性メモリセル10の構成を示す回路図である。この不揮発性メモリセル10は、揮発性記憶部11と、不揮発性記憶部12とを有する。揮発性記憶部11は、通常のSRAMにおいてメモリセルとして用いられるものと同様な構成を有している。より具体的には、揮発性記憶部11は、PチャネルトランジスタP1およびNチャネルトランジスタN1からなるインバータINV1と、PチャネルトランジスタP2およびNチャネルトランジスタN2からなるインバータINV2と、トランスファゲートしてのNチャネルトランジスタTa1およびTa2を有している。ここで、インバータINV1およびINV2は、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。このフリップフロップは、高電位側電源電圧VDCを供給するための電源線と低電位側電源電圧VSSを供給するための電源線との間に介挿されている。NチャネルトランジスタTa1は、インバータINV1の出力ノードV1とビット線BLとの間に介挿されている。また、NチャネルトランジスタTa2は、インバータINV2の出力ノードV2とビット線BLBとの間に介挿されている。これらのNチャネルトランジスタTa1およびTa2は、行選択電圧WLがアクティブレベルとなることによりONとなる。これによりビット線BLおよびBLBを介した揮発性記憶部11のフリップフロップへのデータ書き込みと、揮発性記憶部11のフリップフロップからビット線BLおよびBLBへのデータ読み出しが可能になる。不揮発性記憶部12は、スイッチとしてのNチャネルトランジスタTw1およびTw2と、抵抗変化型素子R1およびR2とを有している。ここで、NチャネルトランジスタTw1は、インバータINV1の出力ノードにドレインが接続され、抵抗変化型素子R1の一端にソースが接続されている。また、NチャネルトランジスタTw2は、インバータINV2の出力ノードにドレインが接続され、抵抗変化型素子R2の一端にソースが接続されている。これらのNチャネルトランジスタTw1およびTw2の各ゲートには活性化信号WREが与えられる。そして、抵抗変化型素子R1およびR2の各他端は共通接続され、この共通接続点がソース電圧SLを供給するためのバイアス供給ノードNSとなっている。抵抗変化型素子R1およびR2の各々は、NチャネルトランジスタTw1およびTw2がONである状態において、インバータINV1INV2の出力ノードからバイアス供給ノードNSに向かう電流を通過させたときに抵抗値が第1の方向例えば増加方向に変化し、バイアス供給ノードNSからインバータINV1INV2の出力ノードに向かう電流を通過させたときに第1の方向と逆方向の第2の方向例えば減少方向に抵抗値が変化する抵抗変化素子である。不揮発性記憶部12では、この抵抗変化型素子R1およびR2の大小関係が記憶データの1/0を表す。一例として、抵抗変化型素子R1およびR2は、スピン注入型MTJ素子である。ここで、抵抗変化型素子R1およびR2をスピン注入型MTJ素子とする場合、抵抗変化型素子R1であるスピン注入型MTJ素子のピン層をNチャネルトランジスタTw1のソースに、フリー層をバイアス供給ノードに接続し、抵抗変化型素子R2であるスピン注入型MTJ素子のピン層をNチャネルトランジスタTw2のソースに、フリー層をバイアス供給ノードに各々接続する。このようにすることで、上記のような抵抗変化型素子R1およびR2の抵抗変化特性を得ることができる。あるいは抵抗変化型素子R1およびR2として、ReRAMのメモリセルに用いられるCERColossalElectro-Resistance;電界誘起巨大抵抗変化抵抗素子を利用してもよい。本実施形態では、揮発性記憶部11に記憶されたデータを不揮発性記憶部12に書き込むストアと、不揮発性記憶部12に記憶されたデータを揮発性記憶部11に書き込むリコールが可能である。本実施形態では、このストアとリコールを行わせるため、適切なレベルの活性化信号WREによりNチャネルトランジスタTw1およびTw2がONとされ、抵抗変化型素子R1およびR2が揮発性記憶部11のインバータINV1の出力ノードV1およびインバータINV2の出力ノードV2に各々接続される。その際、バイアス供給ノードNSに対するソース電圧SLがストア、リコールの動作に適したレベルに制御される。図2は不揮発性メモリセル10を1.2Vの電源電圧で動作させる場合の動作条件を示している。以下、図2を参照し、本実施形態の動作を説明する。図2に示す例では、高電位側電源電圧VDCが1.2V、低電位側電源電圧VSSが0Vとなっている。不揮発性メモリセル10を通常のSRAMのメモリセルとして動作させる場合には、活性化信号WREが0Vとされる。この結果、NチャネルトランジスタTw1およびTw2がOFFとなり、抵抗変化型素子R1およびR2が揮発性記憶部11から切り離される。この状態では、ビット線BLおよびBLBを介した揮発性記憶部11へのアクセスが可能である。図2には、揮発性記憶部11からのデータ読み出しの動作条件が示されている。揮発性記憶部11からのデータ読み出しを行うために、行選択電圧WLが1.2Vとされ、NチャネルトランジスタTa1およびTa2がONとされる。そして、揮発性記憶部11にデータ1が記憶されている場合には、インバータINV1の出力ノードV1の電圧1.2Vがビット線BLに、インバータINV2の出力ノードV2の電圧約0Vがビット線BLBに読み出される。また、揮発性記憶部11にデータ0が記憶されている場合には、インバータINV1の出力ノードV1の電圧約0Vがビット線BLに、インバータINV2の出力ノードV2の電圧1.2Vがビット線BLBに読み出される。図示は省略したが、揮発性記憶部11へのデータ書き込みを行う場合には、ビット線BLおよびBLBからインバータINV1の出力ノードV1およびインバータINV2の出力ノードV2に、書込データに対応した電圧が各々与えられ、書込データがインバータINV1およびINV2からなるフリップフロップに保持される。不揮発性メモリセル10の電源を切断する場合には、電源切断に先立って、揮発性記憶部11に記憶されたデータを不揮発性記憶部12に転送するストアが行われる。図2に示す例では、行選択電圧WLが0V、活性化信号WREが1.5V、ソース電圧SLが0.6Vとされる。ここで、1.5Vの活性化信号WREは、1.2Vの電源電圧を昇圧することにより生成され、0.6Vのソース電圧SLは同電源電圧を降圧することにより生成される。活性化信号WREを1.5Vにするのは、次の理由による。まず、仮に活性化信号WREを電源電圧と同じ1.2Vにすると、揮発性記憶部11から抵抗変化型素子R1およびR2に印加可能な電圧の最大値が、この活性化信号WRE=1.2VからNチャネルトランジスタTw1およびTw2の閾値分だけ低下した電圧となる。このような抵抗変化型素子R1およびR2への印加電圧の低下は、確実なデータ書き込みの妨げとなるので好ましくない。また、抵抗変化型素子R1およびR2に流す電流を抵抗値の変化を生じさせる十分な電流値にするために、NチャネルトランジスタTw1およびTw2の抵抗を小さくする必要がある。このため、活性化信号WREを電源電圧1.2Vより高い1.5Vにしているのである。ソース電圧SLは、揮発性記憶部11においてデータ1/0を表現するために用いている2種類の電圧すなわち、1.2Vと0Vの中間の電圧である0.6Vにしている。揮発性記憶部11にデータ1が記憶された状態では、インバータINV1の出力ノードV1の電圧が1.2V、インバータINV2の出力ノードV2の電圧が0Vとなっている。この状態において、ソース電圧SLを0.6Vとすると、インバータINV1の出力ノードV1からバイアス供給ノードNSに向かう方向の0.6Vの電圧が抵抗変化型素子R1に印加され、同方向の電流が抵抗変化型素子R1に流れる。この結果、抵抗変化型素子R1の抵抗値が増加する。また、バイアス供給ノードNSからインバータINV2の出力ノードV2に向かう方向の0.6Vの電圧が抵抗変化型素子R2に印加され、同方向の電流が抵抗変化型素子R2に流れる。この結果、抵抗変化型素子R2の抵抗値が減少する。このようにデータ1のストアにより、不揮発性記憶部12の抵抗変化型素子R1は高抵抗に、抵抗変化型素子R2は低抵抗になる。一方、揮発性記憶部11にデータ0が記憶された状態では、インバータINV1の出力ノードV1の電圧が0V、インバータINV2の出力ノードV2の電圧が1.2Vとなっている。この状態において、ソース電圧SLを0.6Vとすると、データ1のストアの場合とは逆方向の電圧が抵抗変化型素子R1およびR2に印加される。従って、データ0のストアにより、不揮発性記憶部12の抵抗変化型素子R1は低抵抗に、抵抗変化型素子R2は高抵抗になる。抵抗変化型素子R1およびR2として、非特許文献1のMTJ素子を用いた場合は、抵抗変化型素子に対する印加電圧を0.6V以上確保できればストアが可能であり、そのとき抵抗変化型素子に流れる電流は、49μAとなる。次に不揮発記憶部12に記憶されたデータを揮発性記憶部11に書き込むリコール動作について説明する。リコール動作では、行選択電圧WLを0Vとしてビット線BLおよびBLBをopenとするすなわち、ビット線をフリップフロップから切り離す。また、活性化信号WREを0.5Vとして、NチャネルトランジスタTw1およびTw2をONさせ、抵抗変化型素子R1およびR2を揮発性記憶部11のインバータINV1の出力ノードV1およびインバータINV2の出力ノードV2に各々接続する。また、リコール動作ではソース電圧SLを0Vとする。ここで、活性化信号WREを0.5Vとするのは、リコール動作時に抵抗変化型素子R1およびR2に流れる電流を制限して低消費電力にすると同時に、誤書き込みを防止するために、抵抗変化型素子R1およびR2に過大な電圧が印加されないようにするためである。そして、リコール動作では、活性化信号WREを0.5V、ソース電圧SLを0Vに保った状態で、不揮発性メモリセル10に対する高電位側電源電圧VDCを0Vから1.2Vに上昇させる。ここで、不揮発性記憶部12がデータ1を記憶している場合、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となっている。この状態で、高電位側電源電圧VDCが0Vから1.2Vに上昇すると、インバータINV1の出力ノードV1からバイアス供給ノードNSに向けて流れる電流よりもインバータINV2の出力ノードV2からバイアス供給ノードNSに向けて流れる電流の方が大きくなるので、出力ノードV1の電圧の方が出力ノードV2の電圧より高くなる。この結果、揮発性記憶部11は、インバータINV1の出力ノードV1がHighレベル、インバータINV2の出力ノードV2がLowレベルとなり、この状態を保持する。すなわち、データ1が揮発性記憶部11に記憶され、データ1のリコールが完了する。このとき、抵抗変化型素子R1およびR2に流れる電流は、非特許文献1のMTJ素子を用いれば、それぞれ10μA、15μA程度になる。一方、不揮発性記憶部12がデータ0を記憶している場合、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗となっている。この場合、リコールを行うために、高電位側電源電圧VDCを0Vから1.2Vに上昇させると、インバータINV1の出力ノードV1からバイアス供給ノードNSに向けて流れる電流よりもインバータINV2の出力ノードV2からバイアス供給ノードNSに向けて流れる電流の方が小さくなるので、出力ノードV2の電圧の方が出力ノードV1の電圧より高くなる。この結果、揮発性記憶部11は、インバータINV1の出力ノードV1がLowレベル、インバータINV2の出力ノードV2がHighレベルとなり、この状態を保持する。すなわち、データ0が揮発性記憶部11に記憶され、データ0のリコールが完了する。リコールが完了すると、活性化信号WREが0Vとされ、抵抗変化型素子R1およびR2が揮発性記憶部11から切り離される。これによりSRAMとしての動作が開始される。この状態において、揮発性記憶部11は、完全対称性のある6Tr構成のSRAMのメモリセルと同様な構成を有するので、広いSNMが得られる。図3は不揮発性メモリセル10を0.5Vの極低電源電圧で動作させる場合の動作条件を示している。不揮発性メモリセル10を通常のSRAMのメモリセルとして動作させる場合には、不揮発性メモリセル10に対する高電位側電源電圧VDCを0.5Vとしてもよい。しかし、ストアを行わせる場合には、不揮発性メモリセル10に対する高電位側電源電圧VDCを1.2Vとし、活性化信号WREを1.5V、ソース電圧SLを0.6Vとする。この場合、不揮発性メモリセル10を搭載したメモリチップに対する電源電圧は0.5Vであるので、この電源電圧を昇圧することにより、高電位側電源電圧VDC、活性化信号WREおよびソース電圧SLを生成する。ストアの動作は図2と同様である。次にリコール動作について説明する。リコール動作では、ソース電圧SLを0V、活性化信号WREを0.3Vにする。活性化信号WREを0.3Vにするのは、メモリチップの電源電圧が0.5Vと低く、超低消費電力を目指しているので、できるだけ抵抗変化型素子R1およびR2の消費電流を絞るためである。しかし、前掲図2のようにリコール時の活性化信号WREを0.5Vとしても動作上は問題ない。次にこの状態で高電位側電源電圧VDCを0Vから0.5Vに上昇させる。ここで、不揮発性記憶部12がデータ1を記憶している場合、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となっているので、前掲図2と同じく、出力ノードV1がHigh、出力ノードV2がLowとなり、揮発性記憶部11にデータ1が保持される。リコール時に不揮発性記憶部12がデータ0を記憶している場合の動作も同様である。このリコールが完了すると、活性化信号WREが0Vとされ、抵抗変化型素子R1およびR2が揮発性記憶部11から分離される。これにより揮発性記憶部11は、電源電圧VDC=0.5Vの供給を受けて通常のSRAMのメモリセルとして動作する。図4はリコール時の消費電流を減らすのに有効な動作の動作条件を示している。前掲図2との違いは、リコール時にソース電圧SLを0Vから0.3Vに上昇させる点である。このようにソース電圧SLを上昇させることにより、リコール時に抵抗変化型素子R1およびR2に流れる電流を抑制し、消費電力を低減することができる。<第2実施形態>図5は、この発明の第2実施形態である不揮発性RAMの全体構成を示すブロック図である。図5において、不揮発性RAMセルアレイ100は、上記第1実施形態の不揮発性メモリセル10を行列状に配列したセルアレイである。この例では、不揮発性RAMセルアレイ100のメモリ容量は、64Mビット4M×16ビットである。制御回路900は、外部から与えられるチップイネーブル信号CEB、書き込み許可信号WEB、出力許可信号OEB、活性化指示信号WREDに応じて、不揮発性RAM内の各部を制御する回路である。ここで、チップイネーブル信号CEB、書き込み許可信号WEBは、通常のSRAMに使用される制御信号である。活性化指示信号WREDは、本実施形態に特有の制御信号であり、不揮発性RAMにストアまたはリコールを行わせるときにアクティブレベルこの例ではHighレベルとされる制御信号である。アドレス入力回路950は、制御回路900による制御の下、不揮発性RAMセルアレイ100内のアクセス先を指定するアドレスA0~A21を受け取って保持する回路である。このアドレスA0~A21は、不揮発性RAMセルアレイ100内において、アクセス先が属する行を指定する行アドレスと、アクセス先が属する列を指定する列アドレスに区分されている。行デコーダ200は、行アドレスをデコードし、デコード結果に従って不揮発性RAMセルアレイ100の各行の中の1つの行を選択する。また、列デコーダ300は、列アドレスをデコードし、デコード結果に従って不揮発性RAMセルアレイ100の各列の中の1つの列を選択する。カラムゲート400は、ライトアクセス時には書込回路800を、リードアクセス時にはセンスアンプ600を、列デコーダ300によって選択された列のビット線に接続する。センスアンプ600は、リードアクセス時にカラムゲート400を介して供給されるビット線上の電圧を増幅し、入出力バッファ700に出力する回路である。書込回路800は、ライトアクセス時に入出力バッファ700を介して供給される書込データに応じたデータ電圧をカラムゲート400に供給する回路である。入出力バッファ700は、16ビットの書込データを外部から受け取って書込回路800に供給し、センスアンプ600の出力信号に基づいて16ビットの読出データを外部に出力する16個の双方向入出力回路により構成されている。行デコーダ200には、通常のSRAMの行デコーダの機能に加えて、本実施形態に特有の機能が設けられている。すなわち、本実施形態における行デコーダ200は、不揮発性RAMセルアレイ100における所望の不揮発性メモリセル10を行単位で選択し、当該不揮発性メモリセルのNチャネルトランジスタTa1およびTa2をOFF、NチャネルトランジスタTw1およびTw2をONとし、当該不揮発性メモリセル10のバイアス供給ノードNSに所定のソース電圧SLを与え、当該不揮発性メモリセル10の揮発性記憶部11から不揮発性記憶部12へデータを書き込むストアを行わせるストア制御手段と、不揮発性RAMセルアレイ100における所望の不揮発性メモリセルM10を行単位で選択し、当該不揮発性メモリセル10のNチャネルトランジスタTa1およびTa2をOFF、NチャネルトランジスタTw1およびTw2をONとし、当該不揮発性メモリセル10のバイアス供給ノードNSに所定のソース電圧SLを与え、当該不揮発性メモリセル10のフリップフロップに対する電源電圧を立ち上げることにより、当該不揮発性メモリセル10の不揮発性記憶部12から揮発性記憶部11へデータを書き込むリコールを行わせるリコール制御手段としての機能を有している。電源制御回路500は、このストアおよびリコールを行うための各種の制御信号の生成に用いられる基準ソース電圧VSL、基準書込電圧VDW、基準電源電圧VDCを発生する回路である。図6は本実施形態による不揮発性RAMの具体的な構成例を示すブロック図である。なお、この図6では、図面が煩雑になるのを防止するため、1ビット分のデータの記憶および入出力に関連した構成のみが図示されている。実際の不揮発性RAMは、図6に示された不揮発性RAMセルアレイ100やカラムゲート400等を16ビット分並列化した構成となっている。図6において、不揮発性RAMセルアレイ100は、上記第1実施形態図1の不揮発性メモリセル10を不揮発性メモリセルMkjとし、この不揮発性メモリセルMkjをm1行n1列からなる行列状に配列したものである。この不揮発性メモリセル行列Mkjk=0~m、j=0~nの各列jに沿って、対をなすビット線BITjおよびBITjBが配線されている。ここで、ビット線BITjには、列jに属するm1個の不揮発性メモリセルMkjk=0~mのNチャネルトランジスタTa1のソースが各々接続され、ビット線BITjBには、列jに属するm1個の不揮発性メモリセルMkjk=0~mのNチャネルトランジスタTa2のソースが各々接続されている。また、不揮発性メモリセル行列Mkjk=0~m、j=0~nの各行kに沿って、行選択電圧WLkを供給する信号線と、行毎に高電位側電源電圧VDCkを供給するための電源線と、行毎にソース電圧SLkを供給するための電源線と、活性化信号WREkを供給するための信号線が配線されている。ここで、高電位側電源電圧VDCkは、行kに属するn1個の不揮発性メモリセルMkjj=0~nのPチャネルトランジスタP1およびP2図1参照の各ソースに与えられる。また、ソース電圧SLkは、同不揮発性メモリセルMkjj=0~nのバイアス供給ノードNS図1参照に供給される。また、活性化信号WREkは、同不揮発性メモリセルMkjj=0~nのNチャネルトランジスタTw1およびTw2図1参照の各ゲートに供給される。そして、不揮発性メモリセル行列Mkjk=0~m、j=0~nの各不揮発性メモリセルのNチャネルトランジスタN1およびN2のソース同士の接続ノードには、低電位側電源電圧VSSが供給される。本実施形態では、この低電位側電源電圧VSSを供給するための電源線が列j毎に列方向行を横切る方向に配線されている。カラムゲート400は、不揮発性RAMセルアレイ100の各列jj=0~nに対応付けられたn1組のNチャネルの列選択トランジスタCGjj=0~nおよびCGjBj=0~nの組を有している。列jに対応した列選択トランジスタCGjおよびCGjBは、列選択電圧COLjがアクティブレベルとなることによりONとなり、ビット線BITjおよびBITjBを書込回路800およびセンスアンプ600に接続する。列デコータ300は、不揮発性RAMセルアレイ100の各列jj=0~nに各々対応したn1個の列選択回路300-jj=0~nにより構成されている。ここで、列jに対応した列選択回路300-jは、列アドレスが当該列jを示す場合にLレベルの信号を出力する列アドレス一致検出部301と、この列アドレス一致検出部301の出力信号がLレベルであるときにHレベルの行選択電圧COLjを出力し、列jに対応したカラムゲートトタンジスタCGjおよびCGjBをONにするインバータ302とにより構成されている。行デコーダ200は、不揮発性RAMセルアレイ100の各行kk=0~mに各々対応したm1個の行選択回路200-kk=0~mにより構成されている。各行kに対応した行選択回路200-kは、通常のSRAMとしての動作モードでは、行アドレスが当該行kを示す場合に、行選択電圧WLkをアクティブレベルとし、当該行kに属するn1個の不揮発性メモリセルMkjj=0~nのNチャネルトランジスタTa1およびTa2図1参照をONにする。また、各行kに対応した行選択回路200-kは、当該行kに属するn1個の不揮発性メモリセルMkjj=0~nに供給する高電位側電源電圧VDCk、ソース電圧VSLk、活性化信号WREkの制御を行う。より具体的には次の通りである。a.不揮発性RAMをSRAMとして動作させる通常動作モードでは、行アドレスが当該行kを示す場合に当該行kに対応した行選択電圧WLkをアクティブレベルHighレベルとし、行アドレスが当該行kを示さない場合には同行選択電圧WLkを非アクティブレベルLowレベルとする。b.ストアを行う動作モードでは、行アドレスが当該行kを示す場合に、当該行kに対応した活性化信号WREkのレベルを電源制御回路500が出力する基準書込電圧VDWとし、当該行kに対応した高電位側電源電圧VDCkを電源制御回路500が出力する基準電源電圧VDCとし、当該行kに対応したソース電圧SLkを電源制御回路500が出力する基準ソース電圧VSLとし、行アドレスが当該行kを示さない場合には、同活性化信号WREkおよび同ソース電圧SLkを0Vとする。c.リコールを行う動作モードでは、不揮発性RAMの電源が投入されたとき、当該行kに対応した高電位側電源電圧VDCkを0Vに初期化し、この初期化後、行アドレスが当該行kを示す状態となり、さらに所定時間が経過したとき、当該行kに対応した高電位側電源電圧VDCkを0Vから基準電源電圧VDCに上昇させ、以後、同高電位側電源電圧VDCkを基準電源電圧VDCに維持する。また、行アドレスが当該行kを示す場合に当該行kに対応した活性化信号WREkのレベルを電源制御回路500が出力する基準書込電圧VDWとするとともに、当該行kに対応したソース電圧SLkを電源制御回路500が出力する基準ソース電圧VSLとし、行アドレスが当該行kを示さない場合には同活性化信号WREkおよび同ソース電圧SLkを0Vとする。電源制御回路500は、図7に示すように、制御回路501と、昇圧回路502と、降圧回路503と、出力調整回路504とを有する。制御回路501には、上述した活性化指示信号WREDとパワーオンパルスPONが与えられる。ここで、パワーオンパルスPONは、不揮発性RAMの電源が投入されたときに発生するパルスである。制御回路501は、不揮発性RAMの電源がONである状態において、活性化指示信号WREDが立ち上がったときパワーオンパルスPONが発生せず、活性化指示信号WREDの立ち上がりのみが単独で発生したとき、ストアの指示がなされたと解釈し、不揮発性メモリセルMkjにストアの動作を行わせるのに必要な基準ソース電圧VSL、基準書込電圧VDW、基準電源電圧VDCを出力するための昇圧回路502、降圧回路503および出力調整回路504の制御を行う。また、制御回路501は、活性化指示信号WREDの立ち上がりとパワーオンパルスPONが接近して発生したとき、リコールの指示がなされたと解釈し、不揮発性メモリセルMkjにリコールの動作を行わせるのに必要な基準ソース電圧VSL、基準書込電圧VDW、基準電源電圧VDCを出力するための昇圧回路502、降圧回路503および出力調整回路504の制御を行う。昇圧回路502は、不揮発性RAMに対する電源電圧を昇圧して出力する。また、降圧回路503は、同電源電圧を降圧して出力する。この昇圧回路502と降圧回路503が設けられているのは、図2~図4に示されているように、ストアおよびリコールの動作を行うために不揮発性RAMに対する電源電圧よりも高い電圧や低い電圧を発生する必要があるからである。出力調整回路504は、制御回路501による制御の下、昇圧回路502の出力電圧、降圧回路503の出力電圧または不揮発性RAMに対する電源電圧を選択することにより、基準ソース電圧VSL、基準書込電圧VDWおよび基準電源電圧VDCを出力する。本実施形態では、ストアとリコールを行単位で行うすなわち、行を同じくするn1個の不揮発性メモリセルMkjj=0~nを単位としてストアとリコールを行う。不揮発性RAMセルアレイの最小単位は、高速性、メモリ容量の規模にもよるが、一般的には、例えば、m1=1024、n1=512として、512Kビット位に分割する。本例の場合には、メモリ容量が64Mビットなので、この最小単位の不揮発性RAMセルアレイを、128個設けることになる。図8は本実施形態による不揮発性RAMのストア時の動作を示すタイムチャートである。この例では、前掲図3の動作条件で不揮発性RAMが動作している。期間t1において、不揮発性RAMは、0.5Vの電源電圧VDDの供給を受けて、通常のSRAMとして動作している。不揮発性RAMに対する電源電圧VDDの供給を断つ場合、それに先立って、活性化指示信号WREDが立ち上げられ、不揮発性RAMでは、次のようにストアのための動作が行われる。まず、制御回路501は、昇圧回路502に1.5V、降圧回路503に0.6Vの各電圧を出力させる。そして、制御回路501は、基準電源電圧VDCとして1.2Vを、基準書込電圧VDWとして1.5Vを、基準ソース電圧VSLとして0.6Vを出力調整回路504に出力させる。この結果、不揮発性メモリセルMkjk=0~m、j=0~nに対する高電位側電源電圧VDCkk=0~mが0.5Vから1.2Vに上昇する。次に期間t2の間に、不揮発性メモリセルMkjk=0~m、j=0~nの各々における揮発性記憶部11から不揮発性記憶部12へのストアが行単位で行われる。具体的には、まず、行アドレスADDXが最初の行k=0に対応したアドレスAX0に設定される。これにより行選択回路200-0は、時間Δt1だけ1.5Vの活性化信号WRE0=VDWを第0行の不揮発性メモリセルM0jj=0~nのNチャネルトランジスタTw1およびTw2に供給する。また、行選択回路200-0は、この時間Δt1の期間、0.6Vのソース電圧SL0=VSLを第0行の不揮発性メモリセルM0jj=0~nのバイアス供給ノードに供給する。この結果、第0行の不揮発性メモリセルM0jj=0~nの各々において、揮発性記憶部11の記憶データが不揮発性記憶部12に書き込まれる。次に、行アドレスADDXが次の行k=1を示すAX1とされる。これにより行選択回路200-1は、所定時間だけ1.5Vの活性化信号WRE1を第1行の不揮発性メモリセルM1jj=0~nのNチャネルトランジスタTw1およびTw2に供給する。また、行選択回路200-1は、この間、0.6Vのソース電圧SL1を第1行の不揮発性メモリセルM1jj=0~nのバイアス供給ノードに供給する。この結果、第1行の不揮発性メモリセルM1jj=0~nの各々において、揮発性記憶部11の記憶データが不揮発性記憶部12に書き込まれる。以下同様に、行アドレスADDXがAX2からAXmまで順次進められ、行単位でのデータ書き込みが進められる。そして、全ての行についてのデータ書き込みが完了すると、その後の期間t3において不揮発性RAMに対する電源電圧が遮断される。以上の動作において、n1=512、1セル当たりのストアに要する電流を49μAとすると、1行=512個のストアを一括して行うのに必要な消費電流は25mAとなり、許容範囲内の電流値となる。なお、現状では、これ以上の同時ストアは、消費電流が増加し、電源電圧VDCおよびソース電圧SLを供給するための配線の抵抗の電圧降下が大きくなるので厳しいが、将来的に抵抗変化型素子の特性が改良されて、もう少し低電流にて抵抗変化型素子へのデータ書き込みが可能になれば、例えば一括してストアを行うセル数を1024まで拡大することは可能である。図9は本実施形態による不揮発性RAMのリコール時の動作を示すタイムチャートである。この例では、前掲図3の動作条件に従ってリコールを行わせている。まず、不揮発性RAMに対する電源電圧VDDが0.5Vに立ち上がるともに、活性化指示信号WREDが立ち上がると、制御回路501は、降圧回路503に0.3Vの電圧を出力させる。そして、制御回路501は、基準電源電圧VDCとして0.5V不揮発性RAMの電源電圧VDDを、基準書込電圧VDWとして0.3Vを、基準ソース電圧VSLとして0V不揮発性RAMの電源電圧VSSを出力調整回路504に出力させる。そして、不揮発性RAMでは、行アドレスADDXが最初の行を指定する行アドレスAX0とされ、活性化信号WREが0.3V=VDWとされる。その後、所定時間Δt1を置いて、最初の行に対応した高電位側電源電圧VDC0が0Vから0.5V=VDCに上昇する。その後、時間Δt2が経過した後に行アドレスAX0が非選択にされる次のアドレスに進む。これにより活性化信号WRE0が0Vとなり、最初の行に属するn1個の不揮発性メモリセルM0jj=0~nの不揮発性記憶部12図1参照に記憶されたデータが揮発性記憶部11に保持される。以後同様に、行アドレスをAX1、AX2、......、AXmと進め、行単位でのリコールを行う。全ての行についてリコールが完了すると、その後、不揮発性RAMは、通常のSRAMと同一の動作を開始する。本実施形態において、リコール動作は非常に高速であり、1サイクル1行のリコールを10ns以下で行うことができる。従って、不揮発性RAMセルアレイ100のサイズをm1=1024、n1=512とすると、1つの不揮発性RAMセルアレイ100をリコールするための所要時間は、10ns×1024行=10.2μsとなる。また、64MビットのSRAMを実現する場合、この不揮発性RAMセルアレイ100を128個使用するので、全記憶領域のリコールを行うための所要時間は、10.2μs×128=1.3msとなる。以上、前掲図3の動作条件でのリコールについて説明したが、前掲図4の動作条件でのリコールの動作も同様である。図9には前掲図4の動作条件でのリコールの動作の際のソース電圧SL0~SLmの波形が破線で示されている。図示のように、前掲図4の動作条件でのリコールを行う場合には、行kに対応した活性化信号WREkを上昇させる期間、行kに対応したソース電圧SLkを0.3に上昇させる。この態様によれば、リコール時における抵抗変化型素子の消費電流を低減することができる。非特許文献1によれば、リコール時に流れる電流は10μA程度であり、ストアのときの49μAに比べて十分小さいため、複数の行を同時に選択することも可能である。また、小さな容量のメモリの場合は、全行を一括して選択して、リコール時間を短縮することも可能である。図10は本実施形態に好適な行選択回路200-kの構成例を示す回路図である。図10において、アドレス一致検出部201は、行アドレスADDXが当該行kを示す場合にLowレベルを、当該行kを示さない場合にHighレベルを出力する。インバータ202は、このアドレス一致検出部201の出力信号を反転し、アドレス一致検出信号ADTkとして出力する。ラッチL1は、Pチャネルトランジスタ203と、Nチャネルトランジスタ204および206と、インバータ205とにより構成されている。Pチャネルトランジスタ203およびNチャネルトランジスタ204は、高電位側電源VDDおよび低電位側電源VSS間に直列に介挿されている。Nチャネルトランジスタ204のゲートには、アドレス一致検出信号ADTkが与えられる。インバータ205は、Pチャネルトランジスタ203およびNチャネルトランジスタ204のドレイン同士の接続ノードに発生する信号を反転して出力する。このインバータ205の出力信号がラッチL1の出力信号となる。インバータ205の出力信号は、Pチャネルトランジスタ203のゲートに供給される。Nチャネルトランジスタ206は、インバータ205の出力ノードと低電位側電源VSSとの間に介挿されている。このNチャネルトランジスタ206のゲートには、パワーオンパルスPONが与えられる。以上がラッチL1の構成である。遅延回路207は、ラッチL1の出力信号を所定時間Δt1だけ遅延させる。インバータ208は、この遅延回路207の出力信号を反転して出力する。レベルシフタ209には、電源制御回路500の出力調整回路504が出力する基準電源電圧VDCが高電位側電源電圧として与えられる。レベルシフタ209は、インバータ208の出力信号を反転し、反転した結果が0である場合は0Vを、1である場合は基準電源電圧VDCを行kに対応した高電位側電源電圧VDCkとして出力する。NANDゲート210は、アドレス一致検出信号ADTkがHighレベルであり、かつ、活性化指示信号WREDがHighレベルである場合にLowレベルを、それ以外の場合にHighレベルをレベルシフタ211および212に出力する。レベルシフタ211には、電源制御回路500の出力調整回路504が出力する基準書込電圧VDWが高電位側電源電圧として与えられる。また、レベルシフタ212には、同出力調整回路504が出力する基準ソース電圧VSLが高電位側電源電圧として与えられる。レベルシフタ211は、NANDゲート210の出力信号を反転し、反転した結果が0である場合は0Vを、1である場合は基準書込電圧VDWを行kに対応した活性化信号WREkとして出力する。レベルシフタ212は、NANDゲート210の出力信号を反転し、反転した結果が0である場合は0Vを、1である場合は基準ソース電圧VSLを行kに対応したソース電圧SLkとして出力する。NANDゲート214には、アドレス一致検出信号ADTkと、活性化指示信号WREDをインバータ213により反転した信号が入力される。インバータ215は、このNANDゲート214の出力信号を反転し、行kに対応した行選択電圧WLkとして出力する。次にこの行選択回路200-kの動作を説明する。まず、リコール動作のための動作について説明する。不揮発性RAMに対する電源電圧VDDが立ち上がり、パワーオンパルスPONが発生すると、Nチャネルトランジスタ206がONとなり、ラッチL1の出力信号が0VLowレベルにリセットされる。この結果、レベルシフタ209が出力する行kのための高電位側電源電圧VDCkは0Vとなる。これが初期状態である。次に、行アドレスADDXが行kを示す行アドレスになると、アドレス一致検出信号ADTkがLowレベルからHighレベルに立ち上がる。ここで、リコール動作時には活性化指示信号WREDがHighレベルであるので、NANDゲート210の出力信号がLowレベルとなる。このため、レベルシフタ211は、行kのための活性化信号WREkとして基準書込電圧VDWを出力し、レベルシフタ212は、行kのためのソース電圧SLkとして基準ソース電圧VSLを出力する。また、活性化指示信号WREDがHighレベルであることから、NANDゲート214の出力信号はHighレベルとなり、インバータ215が出力する行kのための行選択電圧WLkはLowレベルとなる。従って、行kの不揮発性メモリセル10のNチャネルトランジスタTa1およびTa2はOFFとなる。また、アドレス一致検出信号ADTkが立ち上がると、ラッチL1では、Nチャネルトランジスタ204がONとなり、ラッチL1の出力信号がHighレベルに立ち上がる。このラッチL1の出力信号の立ち上がりエッジは、遅延回路207により時間Δt1だけ遅延され、インバータ208によって反転されて、レベルシフタ209に伝達される。このため、アドレス一致検出信号ADTkが立ち上がりから時間Δt1だけ遅れて、レベルシフタ209の出力する行kのための高電位側電源電圧VDCkが0Vから基準電源電圧VDCに上昇する。ラッチL1の出力信号は、一旦、Highレベルになると、以後、電源電圧VDDが与えられている間、Highレベルを維持する。従って、行kのための高電位側電源電圧VDCkは、基準電源電圧VDCを維持する。以上のようにして、前掲図9のリコール時の動作が実現される。全記憶領域についてのリコールが完了すると、活性化指示信号WREDが0Vになる。この結果、全ての行kについて、活性化信号WREk、ソース電圧SLkが0Vとなる。この結果、各不揮発性メモリセル10では、揮発性記憶部11から抵抗変化型素子R1およびR2が切り離される。また、インバータ213の出力信号がHighレベルとなるため、行選択回路200-kでは、アドレス一致検出信号ADTkがHighレベルになったとき、行選択電圧WLkがHighレベルとなる。従って、不揮発性RAMでは、通常のSRAMとしての動作が行われる。ストアを行う場合は、活性化指示信号WREDがHighレベルとなる。この場合の行選択回路200-kの動作は、行kのための高電位側電源電圧VDCkが電圧VDCを維持する点、基準電源電圧VDC、基準書込電圧VDWおよび基準ソース電圧VSLがストアに適した電圧とされる点を除いて、リコール時の動作と同様である。<第3実施形態>図11はこの発明の第3実施形態である不揮発性メモリセル10Aの構成を示す回路図である。この不揮発性メモリセル10Aは、揮発性記憶部11Aと、上記第1実施形態のものと同様な不揮発性記憶部12とを有する。上記第1実施形態では、メモリチップに共通の低電位側電源電圧VSSと、行単位で可変制御される高電位側電源電圧VDCが揮発性記憶部11に与えられた。これに対し、本実施形態では、基準電源電圧VDCと、行単位で可変制御される低電位側電源電圧VSCが揮発性記憶部11Aに与えられる。本実施形態では、図12に示す動作条件に従って、不揮発性メモリセル10Aを動作させる。この不揮発性メモリセル10Aの通常のSRAMメモリセルとしての動作、ストア時の動作は、上記第1実施形態と同様である。不揮発性メモリセル10Aのリコール時の動作は次のようになる。リコールの初期状態では、当該不揮発性メモリセル10Aに対する高電位側電源電圧VSCは、基準電源電圧VDCとほぼ一致したレベルとなり、図示の例では、0.5Vに充電されている。そして、リコール動作では、活性化信号WREが0.3V、ソース電圧SLが0Vとされ、抵抗変化型素子R1およびR2に対する通電が開始される。ここで、不揮発性記憶部12がデータ1を記憶している場合には、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となっており、インバータINV1の出力ノードV1のレベルより、インバータINV2の出力ノードV2のレベルの方が少し低くなる。この状態において、該不揮発性メモリセル10Aに対する低電位側電源電圧VSCが0.5Vから0Vに下げられると、揮発性記憶部11Aにデータ1が保持される。データ0のリコールの場合も同様である。本実施形態においても上記第1実施形態と同様な効果が得られる。<第4実施形態>図13はこの発明の第4実施形態である不揮発性RAMの一部の構成を示す回路図である。この図13では、不揮発性RAMの中の1個の行選択回路250-kと、この行選択回路250-kにより制御される一行の不揮発性メモリセルMkjj=0~nが図示されている。ここで、各不揮発性メモリセルMkjj=0~nは、上記第3実施形態の不揮発性メモリセル10Aにより構成されている。図14は本実施形態による不揮発性RAMのリコール時の動作を示すタイムチャートである。上記第2実施形態の動作図9と異なっているのは、低電位側電源電圧VSCkk=0~mの波形である。まず、不揮発性RAMに対する電源電圧VDDが立ち上がると、全ての各不揮発性メモリセルMkjk=0~m、j=0~nのための高電位側電源電圧VDCが0.5Vに上昇する。この結果、低電位側電源電圧VSCkk=0~mは、基準電源電圧VDCのレベルに充電される。次に、不揮発性RAMに行アドレスADDXが入力される。行アドレスADDXとして最初の行に対応した行アドレスAX0が与えられる間、その行に対応した活性化信号WRE0がHighレベルとされる。この結果、最初の行の不揮発性メモリセルM0jj=0~nでは、抵抗変化型素子R1およびR2がインバータINV1の出力ノードV1およびインバータINV2の出力ノードV2に接続される。そして、活性化信号WRE0がHighレベルになってから所定時間Δt1が経過すると、最初の行のための低電位側電源電圧VSC0が0Vになる。これにより、最初の行の不揮発性メモリセルM0jj=0~nでは、不揮発性記憶部12に記憶されたデータが揮発性記憶部11Aにより保持される。この後、所定時間Δt2が経過した後、行アドレスADDXが次の行に対応した行アドレスAX1に切り替わり、最初の行と同様な動作が行われる。以後、行アドレスADDXがAX2、...、AXmと順次切り換えられ、全ての行についてのリコールが行われる。図15は本実施形態による不揮発性RAMに好適な行選択回路250-kの構成例を示す回路図である。前掲図10の回路との違いは、インバータ208を削除するとともに、レベルシフタ209をNチャネルトランジスタ259に置き換えた点である。このNチャネルトランジスタ259は、ソースが低電位側電源電圧VSSに固定され、ゲートに遅延回路207の出力信号が与えられ、ドレインが行kの不揮発性メモリセルMkjj=0~nに対して低電位側電源電圧VSCkを供給するための電源線に接続されている。この構成では、既に第2実施形態において説明したように、パワーオンパルスPONの発生後、アドレス一致検出信号ADTkが立ち上がるまでの期間は、ラッチL1の出力信号はLowレベルであり、Nチャネルトランジスタ259はOFFとなる。このNチャネルトランジスタ259がOFFである間、低電位側電源電圧VSCkはフローティング状態となり、不揮発性RAMの高電位側電源電圧VDCと同じレベルに充電される。そして、アドレス一致検出信号ADTkが立ち上がると、ラッチL1の出力信号がHighレベルとなり、それから所定時間Δt1が経過したとき、Nチャネルトランジスタ259がONとなり、低電位側電源電圧VSCkがVSS=0Vとなる。従って、行kについてのリコールを行うことができる。なお、低電位側電源電圧VSCkをフローティングにするのが好ましくない場合には、Nチャネルトランジスタ259の代わりに、レベルシフタを用い、このレベルシフタに高基準電源電圧VDCと低電位側電源電圧VSSを与えてもよい。<第5実施形態>図16はこの発明の第5実施形態である不揮発性メモリセル10Bの構成を示す回路図である。この不揮発性メモリセル10Bは、揮発性記憶部11Bと、上記第1実施形態のものと同様な不揮発性記憶部12とを有する。本実施形態では、揮発性記憶部11BのPチャネルトランジスタP1およびP2のソース同士の共通接続点と、高電位側電源電圧VDCを供給するための電源線との間に電源スイッチとしてのPチャネルトランジスタP3が介挿されている。このPチャネルトランジスタP3のゲートには選択信号SELDが与えられる。通常のSRAMメモリセルとしての動作、ストアを不揮発性メモリセル10Bに行わせる場合、この選択信号SELDは、常にLowレベルとされ、PチャネルトランジスタP3はONとされる。この場合の不揮発性メモリセル10Bの動作は上記第1実施形態と同様である。不揮発性メモリセル10Bにリコールを行わせる場合の動作は、上記第1実施形態と異なる。上記第1実施形態では、リコール時、活性化信号WREをHighレベルとした状態で高電位側電源電圧VDCを立ち上げた。これに対し、本実施形態では、リコールの開始時、全ての不揮発性メモリセル10Bに対する高電位側電源電圧VDCを立ち上げるとともに、全ての不揮発性メモリセル10Bに対する選択信号SELDをHighレベルにする。その後、リコールの対象とする行を順次選択し、選択した行の不揮発性メモリセル10Bに対する選択信号SELDをLowレベルに立ち下げて、その不揮発性メモリセル10BのPチャネルトランジスタP3をONとし、インバータINV1およびINV2からなるフリップフロップの電源電圧を立ち上げるのである。本実施形態においても上記第1実施形態と同様な効果が得られる。<第6実施形態>図17はこの発明の第6実施形態である不揮発性RAMの一部の構成を示すブロック図である。この図17では、不揮発性RAMの中の1個の行選択回路260-kと、この行選択回路260-kにより制御される一行の不揮発性メモリセルMkjj=0~nが図示されている。ここで、各不揮発性メモリセルMkjj=0~nは、上記第5実施形態の不揮発性メモリセル10Bにより構成されている。本実施形態における行選択回路260-kは、上記第5実施形態において述べた選択信号SELD-kを不揮発性メモリセルMkjj=0~nのために出力する機能を有している。本実施形態は、次のような利点を有する。まず、PチャネルトランジスタP3を各不揮発性メモリセルMkjに個別に設けたため、高電位側電源電圧VDCの電源配線を、不揮発性RAMセルアレイにおいて列方向行を横切る方向に配線することができる。従って、ストア時あるいはリコール時に1本の電源配線に流れる電流として1ビット分の電流のみを考慮すれば良く、電源配線抵抗による電圧低下を低減することができる。図18は本実施形態による不揮発性RAMに好適な行選択回路260-kの構成例を示す回路図である。この回路が前掲図10の回路と異なるところは、インバータ208を削除し、レベルシフタ209の代わりにレベルシフタ269を設けた点である。このレベルシフタ269は、上記第2実施形態の出力調整回路504図7参照に相当する回路が出力する基準電源電圧VDCを高電位側電源電圧としている。そして、レベルシフタ269は、遅延回路207の出力信号を反転し、反転結果が1である場合は基準電源電圧VDCを、0である場合は低電位側電源電圧VSS=0Vを、選択信号SELDkとして行kの各不揮発性メモリセルのPチャネルトランジスタP3のゲートに出力する。この構成によれば、上記第2実施形態と同様、不揮発性RAMに対する電源電圧VDDが立ち上がってリコール動作が開始される際、パワーオンパルスPONの発生によりラッチLの出力信号がリセットされる。これによりレベルシフタ269が出力する選択信号SELDkは基準電源電圧VDCのレベルとなり、行kの各不揮発性メモリセルのPチャネルトランジスタP3がOFFとなる。そして、行アドレスADDXが行kを示すアドレスとなり、アドレス一致検出信号ADTkがHighレベルになると、ラッチLの出力信号がHighレベルに立ち上がる。そして、このラッチLの出力信号の立ち上がりから所定時間Δt1が経過したとき、レベルシフタ269が出力する選択信号SELDkが低電位側電源電圧VSSのレベルとなり、行kの各不揮発性メモリセルのPチャネルトランジスタP3がONとなる。これにより行kの各不揮発性メモリセルではリコール動作が行われる。<第7実施形態>図19はこの発明の第7実施形態である不揮発性メモリセル10Cの構成を示す回路図である。この不揮発性メモリセル10Cは、揮発性記憶部11Cと、上記第1実施形態のものと同様な不揮発性記憶部12とを有する。本実施形態では、揮発性記憶部11CのNチャネルトランジスタN1およびN2のソース同士の共通接続点と、低電位側電源電圧VSSを供給するための電源線との間にNチャネルトランジスタN3が介挿されている。このNチャネルトランジスタN3のゲートには選択信号SELSが与えられる。通常のSRAMメモリセルとしての動作やストアを不揮発性メモリセル10Cに行わせる場合、この選択信号SELSは、常にHighレベルとされ、NチャネルトランジスタN3はONとされる。この場合の不揮発性メモリセル10Cの動作は上記第1実施形態と同様である。不揮発性メモリセル10Cにリコールを行わせる場合の動作は、上記第3実施形態図11と近似しているが若干異なる。上記第3実施形態では、リコール時、活性化信号WREをHighレベルとした状態で低電位側電源電圧VSCを立ち上げた。これに対し、本実施形態では、リコールの開始時、全ての不揮発性メモリセル10Cに対する低電位側電源電圧VSSを0Vにするとともに、全ての不揮発性メモリセル10Cに対する選択信号SELSをLowレベルにする。その後、リコールの対象とする行を順次選択し、選択した行の不揮発性メモリセル10Cに対する選択信号SELSをHighレベルに立ち上げて、その不揮発性メモリセル10CのNチャネルトランジスタN3をONとし、インバータINV1およびINV2からなるフリップフロップの電源電圧を設定するのである。本実施形態においても上記第3実施形態と同様な効果が得られる。<第8実施形態>図示は省略したが、本実施形態では、上記第7実施形態による不揮発性メモリセル10Cを用いて、不揮発性RAMセルアレイ100図5参照を構成する。本実施形態によれば、高電位側電源電圧VDCを供給するための電源線および低電位側電源電圧VSSを供給するための電源線を不揮発性RAMセルアレイ100の列に沿った方向行を横切る方向に配線することができる。従って、本実施形態によれば、上記第6実施形態と同様、ストア時あるいはリコール時に1本の電源配線に流れる電流として1ビット分の電流のみを考慮すれば良く、電源配線抵抗による電圧低下を低減することができる。図20は本実施形態による不揮発性RAMに好適な行選択回路270-kの構成例を示す回路図である。この回路が前掲図10の回路と異なるところは、レベルシフタ209の代わりにインバータ279を設けた点である。このインバータ279は、遅延回路207の出力信号を反転し、反転結果が1である場合はHighレベルを、0である場合はLowレベルを、選択信号SELSkとして行kの各不揮発性メモリセルのNチャネルトランジスタN3のゲートに出力する。本実施形態では、NチャネルトランジスタN3のON/OFF切り換えを行うことができる選択信号SELSkを発生すればよく、選択信号SELSkのHighレベルに自由度がある。そこで、選択信号SELSkを発生するための手段として、レベルシフタではない通常のインバータが用いられている。<他の実施形態>以上、この発明の第1~第8実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。1図1の不揮発性記憶部12において、NチャネルトランジスタTw1および抵抗変化型素子R1の相互の位置関係と、NチャネルトランジスタTw2および抵抗変化型素子R2の相互の位置関係を入れ替えてもよい。2上記各実施形態では、ストア時、リコール時に、行アドレスを不揮発性RAMの外部から与え、この行アドレスを外部から切り換えることにより行単位でのストアおよびリコールを行った。しかし、そのようにする代わりに、例えばカウンタ等により順次変化する行アドレスを出力する行アドレス発生手段を不揮発性RAM内に設け、この行アドレス発生手段が出力する行アドレスを利用してストアおよびリコールを行うようにしてもよい。3上記各実施形態では、RAMセルアレイの全セルを揮発性記憶部と不揮発性記憶部からなる不揮発性メモリセルにより構成した。しかし、そのようにする代わりに、RAMセルアレイの一部の領域を不揮発性メモリセルにより構成し、残りの領域を通常のSRAMのメモリセルにより構成してもよい。すなわち、SRAMの全メモリ空間のうち一部の領域のみをストアおよびリコールの可能な領域にするのである。