被試験メモリを試験する試験装置であって、前記被試験メモリのセルが不良であることを示すフェイルデータおよび前記セルのアドレスを示すアドレスデータを出力する試験部と、前記フェイルデータ及び前記アドレスデータをバッファリングする第1バッファ部と、前記フェイルデータ及び前記アドレスデータをバッファリングする第2バッファ部と、前記第1バッファ部にバッファリングされた前記フェイルデータを、内部メモリにおける当該フェイルデータに対応するアドレスデータに示されたアドレスにリードモディファイライト処理により書き込むアドレスフェイルメモリ部と、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給するか、前記第2バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給するかを切り替える切替部と、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給している状態において、前記第1バッファ部の空き容量が予め定められた第1閾値以下となった場合に、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に代えて前記第2バッファ部に供給する制御部と、を備える試験装置。前記制御部は、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第2バッファ部に供給している状態において、前記第1バッファ部の空き容量が前記第1閾値以上の第2閾値より大きくなった場合に、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第2バッファ部に代えて前記第1バッファ部に供給する請求項1に記載の試験装置。前記制御部は、前記試験部が前記フェイルデータ及び前記アドレスデータの出力を開始した時点において、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給する請求項1または2に記載の試験装置。前記制御部は、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給している状態において、前記第2バッファ部にバッファリングされてからまだ読み出されていない前記フェイルデータ及び前記アドレスデータが存在し、かつ、前記第1バッファ部にバッファリングされてからまだ読み出されていない前記フェイルデータ及び前記アドレスデータの量が第3閾値以下である場合に、前記第2バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給するとともに、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第2バッファ部に供給する請求項1から3の何れか1項に記載の試験装置。前記制御部は、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第2バッファ部に供給しているとともに前記第2バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを読み出して前記第1バッファ部に供給している状態において、前記第2バッファ部にバッファリングされてからまだ読み出されていない前記フェイルデータ及び前記アドレスデータが無くなった場合、または、前記第1バッファ部にバッファリングされてからまだ読み出されていない前記フェイルデータ及び前記アドレスデータの量が、前記第3閾値より大きい第4閾値より大きい場合に、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第2バッファ部に供給するとともに前記第2バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを読み出して前記第1バッファ部に供給することに代えて、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給する請求項4に記載の試験装置。前記制御部は、前記試験部が前記フェイルデータ及び前記アドレスデータの出力を終了した後において、前記第2バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給する請求項1から5の何れか1項に記載の試験装置。前記第1バッファ部は、FIFOメモリである請求項1から6の何れか1項に記載の試験装置。前記第2バッファ部は、前記試験部から出力された前記フェイルデータ及び前記アドレスデータをバッファリングするFIFOメモリである前段メモリ部と、ランダムアクセスメモリであるバッファ内メモリを含み、前記前段メモリ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを順次に入力してバーストライト処理により前記バッファ内メモリに書き込む後段メモリ部と、を有する請求項1から7の何れか1項に記載の試験装置。前記後段メモリ部は、前記前段メモリ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを順次に入力してリードモディファイライト処理せずに前記バッファ内メモリに書き込む請求項8に記載の試験装置。前記第2バッファ部は、前記後段メモリ部に書き込まれるデータを圧縮する圧縮部と、前記後段メモリ部から読み出されるデータを伸張する伸張部と、を更に有する請求項8または9に記載の試験装置。前記制御部は、前記第2バッファ部がオーバーフローをした場合、オーバーフローフラグをレジスタにセットする請求項1から10の何れか1項に記載の試験装置。前記被試験メモリのアドレス空間を複数に分割した分割領域のそれぞれに対応した複数の処理ブロックと、前記複数の処理ブロックのうち、前記試験部から出力された前記フェイルデータが不良を示すセルを含む分割領域に対応する処理ブロックを選択するブロック選択部と、を備え、前記複数の処理ブロックのそれぞれは、前記第1バッファ部と、前記第2バッファ部と、前記制御部と、前記アドレスフェイルメモリ部と、前記切替部とを有し、前記複数の処理ブロックのそれぞれは、当該処理ブロックが選択されたことに応じて、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを入力する請求項1から11の何れか1項に記載の試験装置。前記複数の処理ブロックのそれぞれの前記アドレスフェイルメモリ部に含まれる前記内部メモリは、当該処理ブロックに対応する前記分割領域に応じたアドレス空間を有する請求項12に記載の試験装置。ところで、メモリ試験装置は、被試験メモリから読み出したデータと期待値との比較をセルビット単位で実行する。これに対して、AFMは、16ビットまたは32ビット等のワード単位でデータの読み出しおよび書き込みがされる。また、メモリ試験装置は、同一のセルに対して複数回試験を実行する場合がある。この場合、メモリ試験装置は、当該セルが不良と判定された場合には、AFMに不良であると書き込まれる。そして、メモリ試験装置は、その後の試験において不良でないと判定されたとしても、AFMに不良でないとは書き込まないので、当該セルは不良であるという情報がAFMに書き込まれたままとなる。そこで、メモリ試験装置は、被試験メモリの任意のアドレスにおける任意のセルビットのフェイルデータを、AFMの対応するアドレスの対応するビットに対して、リードモディファイライト処理により書き込む。これにより、メモリ試験装置は、ワード単位でデータの読み出しおよび書き込みがされるAFMに対してビット単位でデータの書き換えができる。このため、メモリ試験装置は、1回でも不良と書き込んだビットに対しては、その後の試験において対応するセルが不良でないと判定されたとしても、不良であると記憶させ続けることができる。しかし、リードモディファイライト処理によりメモリにデータを書き込む動作は、非常に時間がかかる。このため、被試験メモリを高速で試験しようとする場合、AFMへのフェイルデータの書き込みが間に合わなくなってしまう。このような問題を解決するために、1つの被試験メモリに対応させて複数のAFMを並列に設けた不良解析メモリ部を備えるメモリ試験装置が知られている。このようなメモリ試験装置は、複数のAFMから1個のAFMをインターリーブして順番に選択し、選択した1個のAFMにフェイルデータを書き込む。このようなメモリ試験装置は、不良解析メモリ部に対する見かけ上のフェイルデータの書き込み速度を早くすることができる。これにより、このようなメモリ試験装置は、AFMへのフェイルデータの書き込みが間に合わなくなることを回避することができる。しかしながら、このようなメモリ試験装置では、搭載すべきAFMの個数が多くなってしまう。従って、このようなメモリ試験装置では、装置構成が大型化してコストが大きくなってしまっていた。上記課題を解決するために、本発明の第1の態様においては、被試験メモリを試験する試験装置であって、前記被試験メモリのセルが不良であることを示すフェイルデータおよび前記セルのアドレスを示すアドレスデータを出力する試験部と、前記フェイルデータ及び前記アドレスデータをバッファリングする第1バッファ部と、前記フェイルデータ及び前記アドレスデータをバッファリングする第2バッファ部と、前記第1バッファ部にバッファリングされた前記フェイルデータを、内部メモリにおける当該フェイルデータに対応するアドレスデータに示されたアドレスにリードモディファイライト処理により書き込むアドレスフェイルメモリ部と、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給するか、前記第2バッファ部にバッファリングされた前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給するかを切り替える切替部と、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に供給している状態において、前記第1バッファ部の空き容量が予め定められた第1閾値以下となった場合に、前記試験部から出力された前記フェイルデータ及び前記アドレスデータを前記第1バッファ部に代えて前記第2バッファ部に供給する制御部と、を備える試験装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本実施形態に係る試験装置10の構成を被試験メモリ200とともに示す。本実施形態に係る試験装置10は、被試験メモリ200を試験して不良セルを検出する。さらに、試験装置10は、不良セルが存在するアドレスラインとスペアラインとを電気的に置き換えて被試験メモリ200を良品化するための救済解析をする。試験装置10は、試験部20と、不良解析メモリ部22とを備える。試験部20は、被試験メモリ200を試験して、被試験メモリ200のセルが不良であることを示すフェイルデータおよびセルのアドレスを示すアドレスデータを出力する。試験部20は、タイミング発生器12と、パターン発生器14と、波形成形器16と、論理比較器18とを備える。タイミング発生器12は、基準クロックを発生して、パターン発生器14に供給する。パターン発生器14は、基準クロックに基づいて被試験メモリ200に供給するアドレスデータ、データ信号および制御信号を発生して、波形成形器16に供給する。また、パターン発生器14は、被試験メモリ200の出力データと比較する期待値データを発生して、論理比較器18に供給する。波形成形器16は、アドレスデータ、データ信号および制御信号に基づき印加信号を成形して、被試験メモリ200に与える。論理比較器18は、被試験メモリ200のセルビット毎に被試験メモリ200から出力された出力データと期待値データとを比較する。そして、論理比較器18は、出力データと期待値データとが不一致である場合にフェイルデータを出力する。本実施形態においては、フェイルデータは、出力データと期待値データとが不一致である場合フェイルの場合に1となり、一致する場合パスの場合に0となるデータである。不良解析メモリ部22は、試験部20から出力されたフェイルデータ及びアドレスデータを受け取る。不良解析メモリ部22は、被試験メモリ200の不良セルのアドレスに対応するアドレスにフェイルデータを記憶する。これにより、不良解析メモリ部22は、被試験メモリ200の試験終了後に、被試験メモリ200の全てのセル毎に不良セルか正常セルかを示す情報を記憶することができる。図2は、本実施形態に係る不良解析メモリ部22の構成を示す。不良解析メモリ部22は、フェイルフォーマッタ32と、アドレスフォーマッタ34と、第1バッファ部40と、アドレスフェイルメモリ部42と、第2バッファ部46と、切替部48と、制御部50とを有する。フェイルフォーマッタ32は、試験部20の論理比較器18から出力されたフェイルデータを、被試験メモリ200のアドレス単位で入力する。フェイルフォーマッタ32は、被試験メモリ200のアドレス単位のフェイルデータを、アドレスフェイルメモリ部42のワード例えば16ビットまたは32ビットに対応するビットフォーマットに変換する。そして、フェイルフォーマッタ32は、フォーマットを変換したワード単位のフェイルデータを第1バッファ部40および第2バッファ部46に供給する。なお、本実施形態においては、フェイルフォーマッタ32が出力するデータのうちの少なくとも1つのビットに不良を示す値である1が含まれるデータを、フェイルデータとしている。また、フェイルフォーマッタ32は、フェイルデータを出力するとともにFLEX信号を制御部50に供給する。本実施形態においては、フェイルフォーマッタ32は、出力するデータの全てのビットが0でない場合即ち、出力するデータがフェイルデータの場合にはFLEX信号の値を1とし、それ以外のデータを出力する場合にFLEX信号の値を0とする。アドレスフォーマッタ34は、試験部20のパターン発生器14から出力されたアドレスデータを入力する。アドレスフォーマッタ34は、入力したアドレスデータをアドレスフェイルメモリ部42のアドレスを示すデータフォーマットに変換する。そして、アドレスフォーマッタ34は、アドレスフォーマッタ34から出力されるフェイルデータに対応付けて、フォーマット変換したアドレスデータを第1バッファ部40および第2バッファ部46に供給する。第1バッファ部40は、試験部20から出力されたフェイルデータ及びアドレスデータ本実施形態においては、フェイルフォーマッタ32およびアドレスフォーマッタ34から出力されたフェイルデータ及びアドレスデータ、または、第2バッファ部46にバッファリングされたフェイルデータ及びアドレスデータの何れか一方を入力する。そして、第1バッファ部40は、入力したフェイルデータ及びアドレスデータをバッファリングする。第1バッファ部40は、一例として、FIFOFirstInFirstOutメモリである。ここで、試験部20は、試験中に試験サイクルの周期を変えることができる。また、第1バッファ部40の後段のアドレスフェイルメモリ部42は、SDRAMSynchronousDynamicRandomAccessMemory等のクロック同期型メモリを使用する場合、一定の周期で動作させる必要がある。これらのことから試験部20で発生する試験サイクルの周期とアドレスフェイルメモリ部42の動作周期が同じにはならないので、第1バッファ部40を有することで、試験サイクルの周期とアドレスフェイルメモリ部42の動作クロックの周期との間の違いを吸収することができる。アドレスフェイルメモリ部42は、被試験メモリ200と対応するアドレス空間を有する内部メモリ60を含む。内部メモリ60は、一例として、DDRDoubleDataRate2SDRAMSynchronousDynamicRandomAccessMemory、DDR3SDRAM等のSDRAM系のランダムアクセスメモリである。アドレスフェイルメモリ部42は、第1バッファ部40にバッファリングされたフェイルデータを入力して内部メモリ60に書き込む。この場合において、アドレスフェイルメモリ部42は、入力したフェイルデータを、内部メモリ60における当該フェイルデータに対応するアドレスデータに示されたアドレスに書き込む。さらに、この場合において、アドレスフェイルメモリ部42は、入力したフェイルデータをリードモディファイライト処理により内部メモリ60に入力したアドレスデータのアドレスに書き込む。即ち、アドレスフェイルメモリ部42は、内部メモリ60の対応するアドレスから既に書き込まれている1または数ワード分のデータを読み出し、フェイルデータのそれぞれのビットと読み出したデータの対応するビットとの論理和演算し、論理和演算後の1または数ワード分のデータを内部メモリ60の対応するアドレスに書き戻す。内部メモリ60は、試験開始に先立って、格納するデータが全て0に初期化される。従って、内部メモリ60は、被試験メモリ200の全てのアドレスに対する試験が終了し、さらに第2バッファ部46にバッファリングしたフェイルデータ及びアドレスデータの内部メモリ60への書き込みが終了した時点において、被試験メモリ200の何れのアドレスの何れのセルが不良であるかを示すデータを記憶することができる。第2バッファ部46は、試験部20から出力されたフェイルデータ及びアドレスデータ本実施形態においては、フェイルフォーマッタ32およびアドレスフォーマッタ34から出力されたフェイルデータ及びアドレスデータを入力する。第2バッファ部46は、入力したフェイルデータ及びアドレスデータをバッファリングする。第2バッファ部46によりバッファリングされたフェイルデータ及びアドレスデータは、制御部50による制御によって第1バッファ部40に転送される。第2バッファ部46は、前段メモリ部62と、後段メモリ部64とを有する。前段メモリ部62は、後段メモリ部64内にSDRAM等のクロック同期型メモリを使用する場合、試験部20から出力されたフェイルデータ及びアドレスデータをバッファリングするFIFOメモリである。これにより、前段メモリ部62は、試験サイクルの周期と後段メモリ部64の動作クロックの周期との間の違いを吸収することができる。後段メモリ部64は、ランダムアクセスメモリであるバッファ内メモリ66を含む。バッファ内メモリ66は、一例として、DDR2SDRAMまたはDDR3SDRAM等のSDRAM系のランダムアクセスメモリである。後段メモリ部64は、前段メモリ部62にバッファリングされたフェイルデータ及びアドレスデータを順次に入力して、バーストライト処理によりバッファ内メモリ66に書き込む。即ち、後段メモリ部64は、前段メモリ部62にバッファリングされたフェイルデータ及びアドレスデータを順次に入力して、リードモディファイライト処理せずにバッファ内メモリ66に書き込む。このような後段メモリ部64は、データをリードモディファイライト処理によりバッファ内メモリ66に書き込まないので、アドレスフェイルメモリ部42における内部メモリ60へのデータの書き込み時間より短い時間で、バッファ内メモリ66にデータを書き込むことができる。バッファ内メモリ66に書き込まれたフェイルデータ及びアドレスデータは、制御部50による制御によって切替部48を介して第1バッファ部40に供給される。切替部48は、制御部50による制御に応じて、試験部20から出力されたフェイルデータ及びアドレスデータ即ち、フェイルフォーマッタ32およびアドレスフォーマッタ34から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に供給するか、第2バッファ部46にバッファリングされたフェイルデータ及びアドレスデータを第1バッファ部40に供給するかを切り替える。切替部48は、一例として、マルチプレクサである。制御部50は、第1バッファ部40、アドレスフェイルメモリ部42、第2バッファ部46および切替部48の動作を制御する。より具体的には、制御部50は、第1バッファ部40に対して、第1書込命令FAWTおよび第1書込アドレスFAWAを供給する。第1バッファ部40は、制御部50から第1書込命令FAWTを受け取ったことに応じて、切替部48を介して入力されたフェイルデータ及びアドレスデータを第1書込アドレスFAWAに示されたアドレスに記憶する。また、制御部50は、第1バッファ部40に対して、第1読出命令FARDおよび第1読出アドレスFARAを供給する。第1バッファ部40は、制御部50から第1読出命令FARDを受け取ったことに応じて、第1読出アドレスFARAに記憶しているフェイルデータ及びアドレスデータを出力する。この場合において、アドレスフェイルメモリ部42は、第1バッファ部40から出力されたフェイルデータ及びアドレスデータを取り込み、取り込んだフェイルデータを内部メモリ60における取り込んだアドレスデータに示されたアドレスにリードモディファイライト処理により書き込む。なお、制御部50は、一例として、第1書込アドレスFAWAの値から第1読出アドレスFARAの値を減じて、第1バッファ部40によりバッファリングされているまだアドレスフェイルメモリ部42に書き込んでいないフェイルデータ及びアドレスデータである有効フェイルデータの量を算出する。さらに、制御部50は、第1バッファ部40の総容量から、第1バッファ部40によりバッファリングされている有効フェイルデータの量を減じて、第1バッファ部40の空き容量を算出する。また、制御部50は、第2バッファ部46の前段メモリ部62に対して、第2書込命令FSWTおよび第2書込アドレスFSWAを供給する。第2バッファ部46の前段メモリ部62は、制御部50から第2書込命令FSWTを受け取ったことに応じて、入力されたフェイルデータ及びアドレスデータを第2書込アドレスFSWAに示されたアドレスに記憶する。また、制御部50は、第2バッファ部46の前段メモリ部62に対して、第2読出命令FSRDおよび第2読出アドレスFSRAを供給する。第2バッファ部46の前段メモリ部62は、制御部50から第2読出命令FSRDを受け取ったことに応じて、第2読出アドレスFSRAに記憶しているフェイルデータ及びアドレスデータを出力する。なお、制御部50は、第2バッファ部46からフェイルデータ及びアドレスデータを出力させる場合には、後段メモリ部64にバーストライト処理をさせることを目的として、指定した数のフェイルデータ及びアドレスデータを連続して出力させる。また、制御部50は、第2バッファ部46の後段メモリ部64に対して、第3書込命令SDWTおよびアドレスSDAD、または、第3読出命令SDRDおよびアドレスSDADを供給する。後段メモリ部64は、制御部50から第3書込命令SDWTおよびアドレスSDADを受け取ったことに応じて、前段メモリ部62から連続して順次に出力される指定された数のフェイルデータ及びアドレスデータを、バッファ内メモリ66におけるアドレスSDADに示されたアドレスから指定された範囲に、バーストライト処理により書き込む。また、後段メモリ部64は、制御部50から第3読出命令SDRDおよびアドレスSDADを受け取ったことに応じて、バッファ内メモリ66におけるアドレスSDADに示されたアドレスから指定された範囲に記憶されているフェイルデータ及びアドレスデータをバーストリード処理により読み出し、読み出したデータを試験部20の動作クロックに同期化して出力する。後段メモリ部64から出力されたフェイルデータ及びアドレスデータは、切替部48を介して第1バッファ部40へ供給される。なお、制御部50は、一例として、バッファ内メモリ66にデータを書き込む場合に後段メモリ部64に供給するアドレスを、内部の書込用アドレスカウンタにより発生する。また、制御部50は、一例として、バッファ内メモリ66からデータを読み出す場合に後段メモリ部64に供給するアドレスを、内部の読出用アドレスカウンタにより発生する。制御部50は、後段メモリ部64に対して供給する命令の内容に応じて、アドレスSDADとして、読出用アドレスカウンタの値を出力するか、書込用アドレスカウンタの値を出力するかを切り替える。制御部50は、読出用アドレスカウンタおよび書込用アドレスカウンタの値に基づき、バッファ内メモリ66における書き込みおよび読み出しをする領域を管理する。さらに、制御部50は、後段メモリ部64の空き領域も管理する。そして、制御部50は、第2バッファ部46の後段メモリ部64がオーバーフローをした場合、内部に持つオーバーフローフラグをレジスタにセットする。そして、試験終了後、当該試験装置10を制御するコンピュータ等は、このレジスタの値を読み出すことでオーバーフロー発生の有無を知ることができる。また、制御部50は、切替部48に対して、切替命令DSELを供給する。切替部48は、制御部50から例えば値が0の切替命令DSELが供給された場合には、試験部20から出力されたフェイルデータ及びアドレスデータ即ち、フェイルフォーマッタ32およびアドレスフォーマッタ34から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に供給する。また、切替部48は、制御部50から例えば値が1の切替命令DSELが供給された場合には、第2バッファ部46の内部メモリ60から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に供給する。このような制御部50は、当該不良解析メモリ部22を第1状態、第2状態または第3状態の何れかの状態に設定する。そして、制御部50は、設定した状態に従って、フェイルデータ及びアドレスデータの転送経路を切り替える。図3は、本実施形態に係る不良解析メモリ部22の第1状態におけるデータの流れを示す。第1状態において、制御部50は、切替命令DSELの値を0に設定する。これにより、切替部48は、試験部20から出力されたフェイルデータ及びアドレスデータ即ち、フェイルフォーマッタ32およびアドレスフォーマッタ34から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に供給することができる。また、第1状態において、制御部50は、フェイルフォーマッタ32からFLEX信号が供給される毎に、第1書込アドレスFAWAおよび第1書込命令FAWTを第1バッファ部40に供給する。そして、制御部50は、第1バッファ部40にデータが書き込まれた後に第1書込アドレスFAWAを1インクリメントする。これにより、第1バッファ部40は、第1状態において、試験部20から順次に出力されるフェイルデータ及びアドレスデータを、アドレスを1ずつインクリメントしながら順次に記憶することができる。このように、不良解析メモリ部22は、第1状態において、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に供給することができる。また、第1状態において、制御部50は、第1バッファ部40にまだアドレスフェイルメモリ部42に送っていないフェイルデータ及びアドレスデータが記憶されていることを条件として、アドレスフェイルメモリ部42が書き込み可能となる毎に第1読出アドレスFARAおよび第1読出命令FARDを第1バッファ部40に供給する。そして、制御部50は、アドレスフェイルメモリ部42が第1バッファ部40からのデータを受け取った後に、第1読出アドレスFARAを1インクリメントする。これにより、第1バッファ部40は、記憶しているフェイルデータ及びアドレスデータを、アドレスを1ずつインクリメントしながら順次に出力することができる。また、アドレスフェイルメモリ部42は、第1バッファ部40からフェイルデータ及びアドレスデータが出力されたことに応じて、出力されたフェイルデータ及びアドレスデータを取り込む。そして、アドレスフェイルメモリ部42は、取り込んだフェイルデータを、内部メモリ60における取り込んだアドレスデータに示されたアドレスにリードモディファイライトにより書き込む。このように、不良解析メモリ部22は、第1状態において、第1バッファ部40からフェイルデータ及びアドレスデータを出力させることができるとともに、アドレスフェイルメモリ部42にフェイルデータを記憶させることができる。図4は、本実施形態に係る不良解析メモリ部22の第2状態におけるデータの流れを示す。第2状態において、制御部50は、フェイルフォーマッタ32からFLEX信号が供給される毎に、第2書込アドレスFSWAおよび第2書込命令FSWTを第2バッファ部46の前段メモリ部62に供給する。そして、制御部50は、前段メモリ部62にデータが書き込まれた後に第2書込アドレスFSWAを1インクリメントする。これにより、第2バッファ部46の前段メモリ部62は、第2状態において、試験部20から順次に出力されるフェイルデータ及びアドレスデータを、アドレスを1ずつインクリメントしながら順次に記憶することができる。また、第2状態において、制御部50は、後段メモリ部64が書き込み可能となる毎に第2読出アドレスFSRAおよび第2読出命令FSRDを第2バッファ部46の前段メモリ部62に供給する。前段メモリ部62は、第2読出アドレスFSRAおよび第2読出命令FSRDが供給されると、第2読出アドレスFSRAに記憶しているフェイルデータ及びアドレスデータを出力する。そして、制御部50は、第2読出アドレスFSRAを1インクリメントする。これにより、第2バッファ部46の前段メモリ部62は、記憶しているフェイルデータ及びアドレスデータを、アドレスを1ずつインクリメントしながら順次に連続して出力することができる。また、第2状態において、制御部50は、第2バッファ部46の前段メモリ部62にフェイルデータ及びアドレスデータが予め定められた量以上記憶されていることを条件として、後段メモリ部64にバーストライト処理を指示する第3書込命令SDWTおよびバーストライト処理の開始アドレスを示すアドレスSDADを供給する。後段メモリ部64は、第3書込命令SDWTおよびアドレスSDADを受けとると、第2バッファ部46の前段メモリ部62から出力されるフェイルデータ及びアドレスデータを、バッファ内メモリ66におけるアドレスSDADに示された開始アドレスから指定された範囲の終端に達するまで順次に上書きする。これにより、後段メモリ部64は、前段メモリ部62にバッファリングされたフェイルデータ及びアドレスデータをバーストライト処理によりバッファ内メモリ66に書き込むことができる。このように、不良解析メモリ部22は、第2状態において、試験部20から出力されたフェイルデータ及びアドレスデータを第2バッファ部46に書き込むことができる。また、第2状態においても、制御部50は、第1状態と同様に、第1読出アドレスFARAおよび第1読出命令FARDを第1バッファ部40に供給する。また、アドレスフェイルメモリ部42も、第1状態と同様に処理を行う。これにより、不良解析メモリ部22は、第2状態において、第1バッファ部40からフェイルデータ及びアドレスデータを出力させることができるとともに、アドレスフェイルメモリ部42にフェイルデータを記憶させることができる。図5は、本実施形態に係る不良解析メモリ部22の第3状態におけるデータの流れを示す。第3状態において、制御部50は、切替命令DSELの値を1に設定する。これにより、切替部48は、第2バッファ部46の後段メモリ部64から出力されるフェイルデータ及びアドレスデータを第1バッファ部40に供給することができる。第3状態において、制御部50は、第2バッファ部46の後段メモリ部64にフェイルデータ及びアドレスデータが予め定められた量以上記憶されていることを条件として、後段メモリ部64にバーストリード処理を指示する第3読出命令SDRDおよびバーストリード処理の開始アドレスを示すアドレスSDADを供給する。後段メモリ部64は、第3読出命令SDRDおよびアドレスSDADを受けとると、バッファ内メモリ66におけるアドレスSDADに示された開始アドレスから指定された範囲に記憶されたフェイルデータ及びアドレスデータを順次に連続して出力する。これにより、後段メモリ部64は、バッファ内メモリ66に記憶されたフェイルデータ及びアドレスデータをバーストリード処理により出力することができる。また、第3状態において、制御部50は、後段メモリ部64から1アドレス分のフェイルデータ及びアドレスデータが出力される毎に、第1書込アドレスFAWAおよび第1書込命令FAWTを第1バッファ部40に供給する。そして、制御部50は、第1バッファ部40にデータが書き込まれた後に第1書込アドレスFAWAを1インクリメントする。これにより、第1バッファ部40は、第3状態において、後段メモリ部64からバーストリード処理により順次に連続して出力されるフェイルデータ及びアドレスデータを、アドレスを1ずつインクリメントしながら順次に記憶することができる。また、第3状態において、制御部50は、フェイルフォーマッタ32からFLEX信号が供給される毎に、第2書込アドレスFSWAおよび第2書込命令FSWTを第2バッファ部46の前段メモリ部62に供給する。そして、制御部50は、前段メモリ部62にデータが書き込まれた後に第2書込アドレスFSWAを1インクリメントする。これにより、第2バッファ部46の前段メモリ部62は、第3状態において、試験部20から順次に出力されるフェイルデータ及びアドレスデータを、アドレスを1ずつインクリメントしながら順次に記憶することができる。このように、不良解析メモリ部22は、第3状態において、第2バッファ部46にバッファリングされたフェイルデータ及びアドレスデータを第1バッファ部40に供給するとともに、試験部20から出力されたフェイルデータ及びアドレスデータを第2バッファ部46に書き込むことができる。また、第3状態においても、制御部50は、第1状態と同様に、第1読出アドレスFARAおよび第1読出命令FARDを第1バッファ部40に供給する。また、アドレスフェイルメモリ部42も、第1状態と同様に処理を行う。これにより、不良解析メモリ部22は、第3状態において、第1バッファ部40からフェイルデータ及びアドレスデータを出力させることができるとともに、アドレスフェイルメモリ部42にフェイルデータを記憶させることができる。また、第3状態において、制御部50は、第2状態と同様に、前段メモリ部62からのデータの出力および後段メモリ部64によるバーストライト処理によるデータの書き込みを続行させている。なお、試験が終了する前は、制御部50は、後段メモリ部64から第1バッファ部40へデータを転送する処理よりも、前段メモリ部62から後段メモリ部64へデータを転送する処理を優先して実行する。これにより、制御部50は、前段メモリ部62がオーバーフローする可能性を回避している。また、試験が終了した後は、制御部50は、前段メモリ部62から後段メモリ部64へデータを転送する処理よりも、後段メモリ部64から第1バッファ部40へデータを転送する処理を優先して実行する。これにより、制御部50は、全てのフェイルデータをアドレスフェイルメモリ部42に書き込むまでの時間を短くすることができる。図6は、本実施形態に係る不良解析メモリ部22における状態の遷移条件を示す。まず、試験開始前において、制御部50は、アドレスフェイルメモリ部42の全てのアドレスに0を書き込んでクリアする。また、試験開始前において、制御部50は、第1書込アドレスFAWA、第1読出アドレスFARA、第2書込アドレスFSWAおよび第2読出アドレスFSRAを初期値例えば0に設定する。続いて、試験部20において試験が開始されると、制御部50は、不良解析メモリ部22を第1状態に遷移させるS10。即ち、試験開始時点において、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に供給する。これにより、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40にバッファリングさせることができる。第1状態において、試験部20から出力されるフェイルデータ及びアドレスデータのデータレートよりも、アドレスフェイルメモリ部42がフェイルデータを書き込む書込レートの方が小さい場合、第1バッファ部40の空き容量は、徐々に減少していく。従って、この状態が継続した場合、第1バッファ部40は、オーバーフローしてしまう。そこで、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に書き込むように制御している状態第1状態において、第1バッファ部40の空き容量が予め定められた第1閾値A1以下となった場合に、不良解析メモリ部22を第2状態に遷移させるS11。即ち、第1状態において、第1バッファ部40の空き容量が予め定められた第1閾値A1以下となった場合に、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に代えて第2バッファ部46に書き込むように制御する。これとともに、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40への書き込みを停止する。従って、不良解析メモリ部22は、第1状態から第2状態に遷移することにより、第1バッファ部40のオーバーフローを回避することができる。また、本実施形態においては、第2バッファ部46は、前段メモリ部62と、後段メモリ部64とを有する。試験部20から出力されたフェイルデータ及びアドレスデータは、まず、前段メモリ部62にバッファリングされ、続いて、後段メモリ部64内のバッファ内メモリ66に転送される。ここで、後段メモリ部64は、前段メモリ部62にバッファリングされたデータを、リードモディファイライト処理ではなく、バーストライト処理によりバッファ内メモリ66に書き込む。従って、前段メモリ部62にバッファリングされたデータを後段メモリ部64に書き込む処理は、第1バッファ部40にバッファリングされたデータをアドレスフェイルメモリ部42に書き込む処理よりも、高速に実行される。第2バッファ部46は、前段メモリ部62および後段メモリ部64内のバッファ内メモリ66がオーバーフローする可能性を考慮して制御および設計される。前段メモリ部62は、第1バッファ部40と同様にFIFOであるので、フェイルデータ及びアドレスデータを書き込む速度最大で試験サイクルの周期よりも高速で読み出して、前述したようにバッファ内メモリ66へバーストライト処理することでオーバーフローが回避される。また、バッファ内メモリ66は、SDRAM等の大容量のメモリを使用することでオーバーフローをする可能性を低くすることができる。また、制御部50は、試験中に第3状態に遷移できれば、バッファ内メモリ66からフェイルデータ及びアドレスデータを第1バッファ部40へ送ることができる。この場合、制御部50は、その分新たにフェイルデータ及びアドレスデータをバッファ内メモリ66に書き込むことができるので、バッファ内メモリ66がオーバーフローする可能性を低くすることができる。続いて、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第2バッファ部46に書き込むように制御している状態第2状態において、第1バッファ部40の空き容量が第1閾値A1以上の第2閾値A2より大きくなった場合に、不良解析メモリ部22を第1状態に遷移させるS12。即ち、第2状態において、第1バッファ部40の空き容量が第2閾値A2より大きくなった場合に、試験部20から出力されたフェイルデータ及びアドレスデータを第2バッファ部46に代えて第1バッファ部40に書き込むように制御する。これにより、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40にバッファリングさせる状態に戻すことができる。試験終了後、第2バッファ部46内のバッファ内メモリ66の中にまだアドレスフェイルメモリ部42に書き込んでいない有効フェイルデータが残っている場合、第3状態にして、このフェイルデータを第1バッファ部40に送り、アドレスフェイルメモリ部42においてこのフェイルデータを書き込む必要がある。このため第1バッファ部40の空き容量が多い場合には、制御部50は、第2状態から第1状態に遷移させて、フェイルデータを第1バッファ部40部に書き込むように制御することで、試験終了後の第2バッファ部46の中の有効フェイルデータの数を減らすことができる。続いて、第1状態において、試験部20から出力されたフェイルデータ及びアドレスデータのデータレートがアドレスフェイルメモリ部42においてフェイルデータを書き込む書込レートよりも小さい場合、第1バッファ部40が記憶している有効フェイルデータの残量は、徐々に減少していく。従って、この状態が継続した場合、第1バッファ部40内の有効フェイルデータが無くなり、アドレスフェイルメモリ部42へのフェイルデータの書き込みが停止する。しかし、第1バッファ部40内の有効フェイルデータが無くなる前に、バッファ内メモリ66に有効フェイルデータが有る場合には、第3状態に遷移させて停止する前までにバッファ内メモリ66から有効フェイルデータを読み出して第1バッファ部40に書き込むことで、停止させることなしにアドレスフェイルメモリ部42にフェイルデータを書き込むことができる。そこで、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に書き込むように制御している状態第1状態から、不良解析メモリ部22を第3状態に遷移させるS13。第1状態から第3状態へ遷移させる条件は、第1状態においてバッファ内メモリ66内に有効フェイルデータがあり、かつ、第1バッファ部40内の有効フェイルデータの量が予め設定された第3閾値B1より少ない場合である。第3状態に遷移すると、制御部50は、第2バッファ部46にバッファリングされた有効フェイルデータを第1バッファ部40に供給するとともに、試験部20から出力されたフェイルデータ及びアドレスデータを第2バッファ部46に書き込むように制御する。これにより、制御部50は、第2バッファ部46からまだアドレスフェイルメモリ部42に書き込んでいない有効フェイルデータを出力させて、第1バッファ部40にバッファリングさせることができる。従って、不良解析メモリ部22は、第1状態から第3状態に遷移することにより、アドレスフェイルメモリ部42へのフェイルデータの書き込みが停止して、アドレスフェイルメモリ部42へのフェイルデータの書き込み完了までの時間が長期化することを回避することができる。また、制御部50は、第2バッファ部46にバッファリングされたフェイルデータ及びアドレスデータを第1バッファ部40に供給している状態第3状態から、不良解析メモリ部22を第1状態に遷移させるS14。第3状態から第1状態へ遷移させる条件は、第3状態においてバッファ内メモリ66内に有効フェイルデータが無くなった場合、または、第1バッファ部40内の有効フェイルデータの量が予め設定された第3閾値B1より大きい第4閾値B2より多くなった場合である。第1状態に遷移すると、制御部50は、第2バッファ部46にバッファリングされた有効フェイルデータを第1バッファ部40に供給することを停止するとともに、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40に書き込むように制御する。これにより、制御部50は、試験部20から出力されたフェイルデータ及びアドレスデータを第1バッファ部40にバッファリングさせる状態に戻すことができ、第2バッファ部46がバッファリングするフェイルデータ及びアドレスデータの量を減らすことができる。このため、制御部50は、試験終了後に第2バッファ部46内の有効フェイルデータを第1バッファ部40に送る処理を減らすことができる。そして、試験が終了して試験部20がフェイルデータ及びアドレスデータの出力を終了した後、第2バッファ部46に有効フェイルデータが残っていた場合に、制御部50は、不良解析メモリ部22を第3状態に遷移させる。これにより、制御部50は、試験終了後に第2バッファ部46にバッファリングされた有効フェイルデータを第1バッファ部40に供給することができる。以上により、不良解析メモリ部22は、試験が終了した後において、第2バッファ部46にバッファリングされた有効フェイルデータの全てを第1バッファ部40に転送することができる。この結果、不良解析メモリ部22は、試験部20から出力されたフェイルデータをアドレスフェイルメモリ部42に全て記憶させることができる。以上のように、本実施形態に係る試験装置10によれば、被試験メモリ200を高速で試験する場合であっても、バッファ内メモリ66の容量不足によるオーバーフローが発生しなければ確実にフェイルデータをアドレスフェイルメモリ部42に書き込むことができる。そして、試験装置10によれば、アドレスフェイルメモリ部42を複数個備えてインターリーブ動作をさせて高速化をしなくても高速化できるので、不良解析メモリ部22を小型化してコストを小さくすることができる。図7は、本実施形態の第1変形例に係る第2バッファ部46の構成を示す。図7に示される第2バッファ部46は、図1から図6を参照して説明した第2バッファ部46の変形例であり、略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。本変形例に係る第2バッファ部46は、前段メモリ部62と、圧縮部72と、後段メモリ部64と、伸張部74とを有する。圧縮部72は、後段メモリ部64に書き込まれるデータフェイルデータ及びアドレスデータを予め設定された圧縮アルゴリズムで圧縮する。圧縮部72は、一例として、前段メモリ部62と後段メモリ部64との間に設けられ、前段メモリ部62から出力されたデータを圧縮する。これに代えて、圧縮部72は、前段メモリ部62の前段に設けられ、前段メモリ部62入力されるデータを圧縮してもよい。伸張部74は、後段メモリ部64から読み出されるデータを、圧縮アルゴリズムに対応する伸張アルゴリズムにより伸張する。これにより、本変形例に係る第2バッファ部46は、後段メモリ部64に格納できるデータフェイルデータ及びアドレスデータの量を増やすことができる。また、後段メモリ部64に格納できるデータの量を増やすことは、バーストライト処理の時間当たりに書き込まれるフェイルデータの量を増やすことにもなる。図8は、本実施形態の第2変形例に係る不良解析メモリ部22の構成を示す。図8に示される本変形例に係る不良解析メモリ部22は、図1から図7を参照して説明した不良解析メモリ部22と略同一の構成および機能を採るので、本実施形態に係る不良解析メモリ部22が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。本変形例に係る不良解析メモリ部22は、フェイルフォーマッタ32と、アドレスフォーマッタ34と、複数の処理ブロック80と、ブロック選択部82とを備える。フェイルフォーマッタ32は、フォーマット変換したフェイルデータを複数の処理ブロック80のそれぞれに供給する。アドレスフォーマッタ34は、フォーマット変換したアドレスデータを複数の処理ブロック80のそれぞれに供給する。また、アドレスフォーマッタ34は、複数の処理ブロック80を選択するアドレスを出力する。ブロック選択部82は、アドレスフォーマッタ34が選択したアドレスをデコードして複数の処理ブロック80の中からフェイルデータを書き込む1つのブロックを選択する。複数の処理ブロック80は、被試験メモリ200のアドレス空間を複数に分割した分割領域のそれぞれに対応して設けられる。例えば、被試験メモリ200のアドレス空間を2分割した場合には、不良解析メモリ部22は、2つの処理ブロック80を備える。また、被試験メモリ200のアドレス空間をN分割した場合にはNは2以上の整数、不良解析メモリ部22は、N個の処理ブロック8080-1~80-Nを備える。なお、複数の処理ブロック80は、一例として、被試験メモリ200のアドレスの最下位ビットから所定数ビット例えば、1ビット、2ビット...の値のそれぞれに対応して設けられる。例えば、複数の処理ブロック80は、被試験メモリ200のアドレスの最下位ビットの値に対応して設けられてもよい即ち、偶数アドレスか奇数アドレスかに対応して設けられてもよい。この場合、N=2となるので、不良解析メモリ部22は、2個の処理ブロック80を備える。また、アドレスの最下位ビットから2ビットの値に対応して設けられた場合には、N=4となるので、不良解析メモリ部22は、4個の処理ブロック80を備える。ブロック選択部82は、試験部20からフェイルデータが出力される毎に例えばフェイルフォーマッタ32からFLEX信号が出力される毎に、試験部20からフェイルデータが出力されたときにアドレスフォーマッタ34から出力される処理ブロック選択アドレスをデコードして、フェイルデータの書き込み処理をする処理ブロック80を選択する。これにより、ブロック選択部82は、複数の処理ブロック80のうち、試験部20から出力されたフェイルデータが不良を示すセルを含む分割領域に対応する1つの処理ブロック80を選択することができる。複数の処理ブロック80のそれぞれは、第1バッファ部40と、アドレスフェイルメモリ部42と、第2バッファ部46と、切替部48と、制御部50とを有する。複数の処理ブロック80のそれぞれのアドレスフェイルメモリ部42に含まれる内部メモリ60は、当該処理ブロックに対応する分割領域に応じたアドレス空間を有する。複数の処理ブロック80のそれぞれは、当該処理ブロック80が選択されたことに応じて、試験部20から出力されたフェイルデータ及びアドレスデータを入力する。より詳しくは、複数の処理ブロック80のそれぞれの制御部50は、当該処理ブロック80が選択されたことに応じて、フェイルフォーマッタ32およびアドレスフォーマッタ34から出力されたフェイルデータ及びアドレスデータを、第1バッファ部40または第2バッファ部46にバッファリングさせる。そして、複数の処理ブロック80のそれぞれは、入力されたフェイルデータ及びアドレスデータに対して、図1から図7を参照して説明した不良解析メモリ部22と同様の処理を実行する。これにより、複数の処理ブロック80のそれぞれは、被試験メモリ200における対応する分割領域における各アドレスの各セルが不良であるか否かを示すデータを記憶することができる。このような本変形例に係る不良解析メモリ部22は、複数の処理ブロック80のうち1つの処理ブロック80を選択し、選択した1個の処理ブロック80のアドレスフェイルメモリ部42にフェイルデータを記憶させる。従って、本変形例に係る不良解析メモリ部22は、試験部20から高速にデータフェイルデータおよびアドレスデータが出力される場合であっても、それぞれの処理ブロック80に入力されるデータのレートの平均を下げることができる。しかも、本変形例に係る不良解析メモリ部22は、各処理ブロック80内のアドレスフェイルメモリ部42が並列的にデータ書込み処理を行うことができる。これにより、本変形例に係る不良解析メモリ部22は、第2バッファ部46を介さずに直接第1バッファ部40にデータを取り込む割合が増加するので、バッファ内メモリ66のオーバーフローの可能性を低くすることができる。さらに、これまでのインターリーブ方式の不良解析メモリ部を備える試験装置では、論理比較器から順次に出力されるフェイルデータを時分割で分割して、複数のAFMに分散して記憶させていた。従って、このような試験装置では、複数のAFMのそれぞれが被試験メモリと同等の容量を有さなければならなかった。即ち、このような試験装置は、インターリーブ動作をさせるN個のAFMを備える場合、被試験メモリのN倍の容量のメモリを備えなければならなかった。これに対して、本変形例に係る不良解析メモリ部22は、それぞれの処理ブロック80内のバッファ内メモリ66の容量次第ではオーバーフローの可能性があるが、オーバーフローした場合、その被試験メモリは大量の不良セルを持つことになるので、不良救済解析しても救済できない不良品となり実際には問題とならない。また、本変形例に係る不良解析メモリ部22は、それぞれの処理ブロック80自体がオーバーフローの可能性が低くなる構成となっており、更に、被試験メモリ200の分割領域に対応した容量のアドレスフェイルメモリ部42を備えていればよい。即ち、複数の処理ブロック80のそれぞれのアドレスフェイルメモリ部42が有する内部メモリ60の合計容量は、被試験メモリ200と同じ容量である。従って、本変形例に係る不良解析メモリ部22は、これまでのインターリーブ方式の不良解析メモリ部を備える試験装置と比較して、アドレスフェイルメモリのメモリ総容量を小さくしてコストを小さくすることができる。また、さらに、本変形例に係る不良解析メモリ部22は、複数のアドレスフェイルメモリ部42のそれぞれが並行してリードモディファイライト処理によりフェイルデータを書き込んでいる。従って、本変形例に係る不良解析メモリ部22は、被試験メモリ200の試験中においてアドレスフェイルメモリ部42への書き込みを完了させることができるフェイルデータの量を増やすことができる。従って、本変形例に係る不良解析メモリ部22によれば、試験部20が試験を終了した時点において第2バッファ部46に残存しているデータ量を少なくし、試験を終了してからフェイルデータの書き込みが完了するまでの時間を短縮することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。