シリコンを含む絶縁膜上に選択的に形成された厚さが35nm以下の半導体膜と、前記半導体膜の周囲に、前記半導体膜以上の厚みの酸化シリコン膜で前記絶縁膜上に形成された素子分離膜と、前記素子分離膜上及び前記半導体膜上に、前記素子分離膜及び前記半導体膜で構成される凹部に沿って平面図で直線状に形成されたゲート電極膜と、を有する半導体装置。前記半導体膜は、電界効果トランジスタを構成する請求項1記載の半導体装置。前記素子分離膜の厚さは70nmである請求項1記載の半導体装置。しかし、従来におけるMESA型分離法やトレンチ素子分離法を用い、電界効果トランジスタを有する半導体装置の素子分離を行った場合、電界効果トランジスタの素子形成領域のエッジ部分に電界集中が生じ、そのId-Vg特性電流電圧特性にHumpが表れ、素子形成領域に予定以上の電圧が印加されてしまう。この場合、ソース、ドレイン間には、本来予定された以上の電流が流れてしまうこととなり、特に、素子のオフ状態時における消費電力を増加させてしまうという問題点がある。図6及び図7は、従来のトレンチ素子分離法によって半導体装置100の素子分離を行った様子を例示した半導体装置100の断面図である。図6の例では、まず、図6のaに示すように、半導体基板101上に絶縁膜となる埋め込み酸化膜102を形成し、さらにその上面にエッチング等によってパターン形成された半導体膜103、熱酸化膜である熱酸化シリコン膜104、及び耐研磨膜である硬度が高い窒化シリコン膜105を形成する。さらに、その表面全体にバイアスプラズマCVD法によって素子分離膜となる酸化シリコン膜106を形成する。次に、図6のbに示すように、CMPChemicalMechanicalPolishing法等により、上面全体を研磨し、素子形成領域100aにおける酸化シリコン膜106を除去する。ここで、素子形成領域100aには、この研磨工程において半導体膜103が研磨されてしまわないよう窒化シリコン膜105が形成されており、この窒化シリコン膜105がストッパーとなって半導体膜103を保護している。一方、素子分離領域100bにはこの窒化シリコン膜105が形成されておらず、表面には窒化シリコン膜105よりも硬度が低い酸化シリコン膜106がむき出しに形成されているのみである。そのため、この研磨工程において、その研磨面が窒化シリコン膜105に達した以降は、素子分離領域100bにおける研磨が素子形成領域100aにおける研磨よりも進行しやすい。そのため、研磨の度合いによっては、図6のbに示すように、研磨後における素子分離領域100bの酸化シリコン膜106上面の高さが、素子形成領域100aにおける半導体膜103上面の高さよりも低くなってしまう場合がある。酸化シリコン膜106の研磨後、熱リン酸により、窒化シリコン膜105が、HF水溶液によるエッチングによって熱酸化シリコン膜104が除去され、その上面には、図示していないゲート絶縁膜を介してゲート電極107が形成されることとなるが、このように、素子分離領域100bにおける酸化シリコン膜106の上面の高さが、半導体膜103上面よりも低く研磨された半導体装置100にゲート電極107を形成した場合、そのゲート電極107は、図6のcに示すように、半導体膜103の上面エッジ部分B1、B2部を囲み込むように形成されることとなる。そのため、この上面エッジ部分B1、B2部では電界集中が生じ、上述したような消費電力の増加を招いてしまう。このような問題は、酸化シリコン膜106を設けないMESA型分離法においても同様に発生する。また、従来のトレンチ素子分離法において酸化シリコン膜106の研磨の度合いを調節し、図7のaに示すように、素子分離領域100bにおける酸化シリコン膜106上面の高さが、素子形成領域100aにおける半導体膜103の上面の高さよりも高くなるように研磨を行った場合であっても、バイアスプラズマCVD法によって形成された酸化シリコン膜106は、熱酸化膜である熱酸化シリコン膜104に比べ、HF水溶液に対するエッチングレートが非常に大きいため、後のHF水溶液による熱リン酸処理前の自然酸化膜除去、及び熱酸化シリコン膜104のエッチングの際、半導体膜103近傍における熱酸化シリコン膜104が、半導体膜103の上面より深くエッチングされてしまう場合がある。このエッチングによって、半導体膜103近傍の酸化シリコン膜106に図7のbに示すような窪み部106a、106bが生じた場合、その上部に形成されるゲート電極107は、図7のcに示すように、この窪み部106a、106bに沿って形成されることとなり、この場合も上述した場合と同様、半導体膜103の上面エッジ部分C1、C2部に電界集中が起こり、消費電力の増加を招いてしまう。本技術はこのような点に鑑みてなされたものであり、素子形成領域のエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能な半導体装置を提供することを目的とする。本技術では上記課題を解決するために、シリコンを含む絶縁膜上に選択的に形成された厚さが35nm以下の半導体膜と、前記半導体膜の周囲に、前記半導体膜以上の厚みの酸化シリコン膜で前記絶縁膜上に形成された素子分離膜と、前記素子分離膜上及び前記半導体膜上に、前記素子分離膜及び前記半導体膜で構成される凹部に沿って平面図で直線状に形成されたゲート電極膜と、を有する半導体装置が提供される。ここで、素子分離膜が半導体膜以上の厚みで形成されることにより、半導体膜の上面エッジ部分における電界集中を防止することができる。また、本技術における半導体装置において、好ましくは、半導体膜は、電界効果トランジスタを構成する。本技術では、シリコンを含む絶縁膜上に選択的に形成された厚さが35nm以下の半導体膜の周囲に、半導体膜以上の厚みの酸化シリコン膜で絶縁膜上に素子分離膜を形成し、素子分離膜上及び半導体膜上に、素子分離膜及び前記半導体膜で構成される凹部に沿って平面図で直線状にゲート電極膜を形成したために、半導体装置の素子形成領域のエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。以下、本技術の実施の形態を図面を参照して説明する。図1は、本形態における半導体装置10の構成を例示した構成図である。ここで、図1のaは半導体装置10の平面図を、図1のbは図1のaにおけるA-A断面図をそれぞれ示している。半導体装置10は、主に、シリコン基板等の半導体基板11、半導体基板11内に形成された絶縁膜である酸化シリコン膜等の埋め込み酸化膜12、埋め込み酸化膜12上に選択的に形成されたシリコン等の半導体膜13、半導体膜13の周囲に、半導体膜13以上の厚みで形成された素子分離膜である酸化シリコン膜17、及び半導体膜13及び酸化シリコン膜17の上面に、図示していないゲート絶縁膜を介して形成されたゲート電極20によって構成され、これらにより電界効果トランジスタFET:Field-EffectTransistorを構成する。図1のbに示すように、本形態における半導体装置10の半導体膜13上面は、その周囲に設けられた酸化シリコン膜17の上面よりも低く構成されている。そのため、ゲート電極20が半導体膜13の側面の一部にまわりこんで形成されることはなく、従来のような電界集中の問題を抑制することができる。次に、本形態における半導体装置10の製造方法について説明する。図2~図4は、本形態における半導体装置10の製造工程を例示した半導体装置10の断面図である。本形態における半導体装置10の製造方法は、絶縁膜上に設けられた半導体膜の上部に第1の耐研磨膜を形成する第1耐研磨膜形成工程、半導体膜及び第1の耐研磨膜を選択的に除去した素子分離領域を形成する素子分離領域形成工程、第1の耐研磨膜の上面及び素子分離領域における絶縁膜の上面に素子分離膜を形成する素子分離膜形成工程、素子分離膜の表面に第2の耐研磨膜を形成する第2耐研磨膜形成工程、半導体膜の上部に位置する第2の耐研磨膜を除去する第2耐研磨膜選択除去工程、研磨により、半導体膜の上部に位置する素子分離膜を一様に除去する研磨工程、及び第1の耐研磨膜及び第2の耐研磨膜を除去する耐研磨膜除去工程を有している。以下、これらの各工程について順次説明を行っていく。第1耐研磨膜形成工程まず、半導体基板11内に埋め込み酸化膜12が形成され、埋め込み酸化膜12の上部に半導体膜13が位置する構造のSOISilicononInsulator基板を洗浄し、その後、半導体膜13の表面部分を熱酸化することにより、半導体膜13の薄膜化を行う。ここでの薄膜化の度合いは、作製するデバイスによって異なるが、例えば、0.18μm世代の完全空乏型SOIデバイスを作製する場合、半導体膜13の厚みが35nm以下になるまでこの薄膜化を進める。その後、この薄膜化処理において半導体膜13を熱酸化させた部分をHF水溶液によってエッチングし、薄膜化した半導体膜13を表面に露出させた後、その表面を再び熱酸化させ、パッド酸化膜と呼ばれる熱酸化シリコン膜14を形成する。ここで形成される熱酸化シリコン膜14の厚みは、例えば、8nm程度にする。次に、LPCVDLowPressureChemicalVaporDeposition法等により、図2のaに示すように、熱酸化シリコン膜14上に第1の耐研磨膜である窒化シリコン膜15を堆積させる。ここで堆積させる窒化シリコン膜15の厚みは、例えば、150nm程度にする。窒化シリコン膜15が形成されると、次に、素子分離領域形成工程に移る。素子分離領域形成工程素子分離領域形成工程では、まず、図2のaに示すように、窒化シリコン膜15の上面に、素子分離領域10bが開口したフォトレジスト16を形成する。ここでのフォトレジスト16の形成は、例えば、窒化シリコン膜15上にフォトレジスト16を塗布し、塗布したフォトレジスト16に対し、レチクルに描画されたレジストパターンを転写する露光を行い、その後、その転写面を現像することによって行われる。次に、このように形成されたフォトレジスト16をエッチングマスクとし、RIEReactiveIonEtching法等によって、素子分離領域10bにおける窒化シリコン膜15をエッチングする。その後、既知の方法によってフォトレジスト16を剥離し、今度は素子形成領域10aに残存した窒化シリコン膜15をエッチングマスクとして、素子分離領域10bにおける半導体膜13及び熱酸化シリコン膜14をエッチングする。これにより、図2のbに示すような、半導体膜13、熱酸化シリコン膜14及び窒化シリコン膜15を選択的に除去した素子分離領域10bが形成される。なお、本工程におけるエッチングは、フォトレジスト16をエッチングマスクとして素子分離領域10bにおける半導体膜13、熱酸化シリコン膜14及び窒化シリコン膜15を除去し、その後フォトレジスト16を剥離することによって行うこととしてもよい。このように素子分離領域10bにおける半導体膜13、熱酸化シリコン膜14及び窒化シリコン膜15がエッチングされると、次に、素子分離膜形成工程に移る。素子分離膜形成工程素子分離膜形成工程では、素子形成領域10a及び素子分離領域10bに素子分離膜である酸化シリコン膜17を形成する。酸化シリコン膜17の形成は、まず、半導体膜13の露出した側面を、例えば、4.8nm程度熱酸化し、次に、熱CVD法によって、酸化シリコン膜17を堆積させることによって行われる図3のa。ここでの酸化シリコン膜17の堆積は、少なくとも、素子分離領域10bにおける堆積後の酸化シリコン膜17上面の高さが、素子形成領域10aにおける半導体膜13の上面よりも高くなるように行う。また、ここで形成される酸化シリコン膜17は、後の耐研磨膜除去工程等におけるエッチング量を考慮し、最終的に、素子分離領域10bにおける酸化シリコン膜17上面の高さが、半導体膜13の上面よりも高くなるよう厚めに堆積されることが望ましく、本形態の場合、例えば、70nm程度の厚みに堆積されることが望ましい。なお、ここでの酸化シリコン膜17の堆積は、バイアスプラズマCVD法によって行うこととしてもよいが、前述のように、バイアスプラズマCVD法によって形成された酸化シリコン膜17は、熱酸化膜である熱酸化シリコン膜14に比べ、HF水溶液に対するエッチングレートが非常に大きくなってしまうため、熱酸化シリコン膜14と同等なエッチングレートの酸化シリコン膜17を堆積することが可能な熱CVD法によって行われることが望ましい。酸化シリコン膜17が形成されると、次に、第2耐研磨膜形成工程に移る。第2耐研磨膜形成工程第2耐研磨膜形成工程では、素子分離膜形成工程において形成された酸化シリコン膜17の表面に、第2の耐研磨膜である窒化シリコン膜18を形成する。窒化シリコン膜18の形成は、まず、素子分離膜形成工程において酸化シリコン膜17が形成された半導体装置10を850°Cの窒素雰囲気で30分程度熱処理し、その後、LPCVD法等により、窒化シリコン膜18を、酸化シリコン膜17の表面全体に、例えば50~100nm程度堆積させることによって行われる図3のa。窒化シリコン膜18が形成されると、次に、第2耐研磨膜選択除去工程に移る。第2耐研磨膜選択除去工程第2耐研磨膜選択除去工程では、半導体膜13の上部に位置する窒化シリコン膜18を選択的に除去する。まず、前述した素子分離領域形成工程において形成したフォトレジスト16と同様な手順で、半導体膜13の上部に開口部を有するフォトレジスト19を形成する。ここでのフォトレジスト19の開口部は、素子形成領域10aと同寸法で形成することとしてもよいが、露光装置の重ね合わせ誤差等を考慮し、図3のaに示すように、素子形成領域10aよりも小さめに形成することが望ましい。例えば、素子形成領域10aの外周から内側に0.1~0.3μm程度入った位置に開口部を有するフォトレジスト19を形成することが望ましい。このように形成されたフォトレジスト19をエッチングマスクとし、RIEReactiveIonEtching法等により、フォトレジスト19の開口部における窒化シリコン膜18をエッチングする。エッチングの後、既知の方法により、フォトレジスト19を剥離する図3のb。このように素子形成領域10aにおける窒化シリコン膜18が選択的に除去されると、次に、研磨工程に移る。研磨工程研磨工程では、研磨により、半導体膜13の上部に位置する酸化シリコン膜17を一様に除去する。本工程における研磨は、CMPChemicalMechanicalPolishing法等を用い、上述のように、半導体膜13の上部に位置する酸化シリコン膜17を一様に除去し、なおかつ、素子分離領域10bに位置する酸化シリコン膜17が表面に露出しない程度に行われる。ここで、前述の第1耐研磨膜形成工程において、第1の耐研磨膜である窒化シリコン膜15を半導体膜13の上部に形成し、前述の第2耐研磨膜形成工程において、第2の耐研磨膜である窒化シリコン膜18を形成し、さらに、第2耐研磨膜選択除去工程において、素子形成領域10aにおける窒化シリコン膜18を除去することとしたため、素子形成領域10aが窒化シリコン膜15によって、素子分離領域10bが窒化シリコン膜18によって、それぞれ保護されることとなる図3のb。これにより、本工程の研磨によって、素子分離領域10bにおける酸化シリコン膜17が、素子形成領域10aにおける半導体膜13よりも深く研磨されてしまうことを抑制することができ、研磨後の素子分離領域10bにおける酸化シリコン膜17の上面の高さを、素子形成領域10aにおける半導体膜13の上面よりも高くすることが可能となる図4のa。半導体膜13の上部に位置する酸化シリコン膜17の研磨が終了すると、次に、耐研磨膜除去工程に移る。耐研磨膜除去工程耐研磨膜除去工程では、窒化シリコン膜15、18及び熱酸化シリコン膜14の除去を行う。まず、熱リン酸等によって半導体装置10の表面に残った窒化シリコン膜15、18を除去し、その後、Well形成及びトランジスタ閾値調整のためのイオン注入を行う。次に、HF水溶液によって、熱酸化シリコン膜14を除去し、半導体膜13を表面に露出させる図4のb。半導体膜13が表面に露出されると、次に、通常のプロセスに従い、ゲート絶縁膜形成、ゲート電極形成、LDD層形成、LDDサイドウォール形成、ソースドレイン拡散層形成、層間絶縁膜形成、及びコンタクト配線形成が行われ、半導体装置10が完成する。図5は、従来の方法によって素子分離が行われた半導体装置100のVg-Id特性である従来特性30、及び本技術の方法によって素子分離が行われた半導体装置10のVg-Id特性である本技術特性40を例示した図である。図5に示すように、従来特性30には、ゲート電圧0.6V以下の領域で前述の電界集中によるHumpが発生しているが、本技術特性40では、このようなHumpの発生は見られない。これにより、本技術の方法によって素子分離が行われた半導体装置10では、素子形成領域10aにおける電界集中が発生しておらず、素子のオフ状態における消費電力の低減を図ることが可能であることがわかる。このように、本形態では、第1耐研磨膜形成工程によって、埋め込み酸化膜12上に設けられた半導体膜13の上部に窒化シリコン膜15を形成し、素子分離領域形成工程によって、半導体膜13及び窒化シリコン膜15を選択的に除去した素子分離領域10bを形成し、素子分離膜形成工程によって、窒化シリコン膜15の上面及び素子分離領域10bにおける埋め込み酸化膜12の上面に酸化シリコン膜17を形成し、第2耐研磨膜形成工程によって、酸化シリコン膜17の表面に窒化シリコン膜18を形成し、第2耐研磨膜選択除去工程によって、半導体膜13の上部に位置する窒化シリコン膜18を除去し、研磨工程によって、研磨により、半導体膜13の上部に位置する酸化シリコン膜17を一様に除去し、耐研磨膜除去工程によって、窒化シリコン膜15、18を除去することとしたため、研磨工程において、素子分離領域10bにおける酸化シリコン膜17が、素子形成領域10aにおける半導体膜13よりも深く研磨されてしまうことを抑制することができ、研磨後の素子分離領域10bにおける酸化シリコン膜17の上面の高さを、素子形成領域10aにおける半導体膜13の上面よりも高くすることが可能となり、完成した半導体装置10の素子形成領域10aのエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。また、熱CVD法によって酸化シリコン膜17の形成を行うことにより、形成された酸化シリコン膜17のエッチングレートを熱酸化シリコン膜14と同等にすることが可能となり、熱酸化シリコン膜14のエッチング時において、素子形成領域10a近傍の酸化シリコン膜17に窪み部が発生することを抑制することができ、この窪み部に沿ってゲート電極が形成されることによって生じる素子形成領域10aのエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。さらに、素子分離膜形成工程において、酸化シリコン膜17の上面の高さが、半導体膜13の上面よりも高くなるように、酸化シリコン膜17の形成を行うことによって、完成した半導体装置10の素子形成領域10aのエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。また、研磨工程において、素子分離領域10bに位置する酸化シリコン膜17が表面に露出しない程度に、研磨を行うことにより、研磨後の素子分離領域10bにおける酸化シリコン膜17の上面の高さを、素子形成領域10aにおける半導体膜13の上面よりも高くすることが可能となり、完成した半導体装置10の素子形成領域10aのエッジ部分における電界集中を抑制し、素子の消費電力低減を図ることが可能となる。さらに、研磨工程において、素子形成領域10aは窒化シリコン膜15によって、素子分離領域10bは窒化シリコン膜18によって、それぞれ保護されていることとなるため、本工程における研磨ばらつきが大きい場合であっても、完成後の素子分離領域10bにおける酸化シリコン膜17の厚み、及び半導体膜13の厚みを一定に保つことが可能となり、完成した半導体装置10の特性ばらつきを軽減し、歩留まりを向上させ、生産性を向上させることが可能となる。なお、本技術は、上述の実施形態に限定されるものではない。