"1以上のマルチレベルメモリセルに情報を記憶し、ソフトディシジョン及び畳み込み符号化を用いて前記情報の値を決定することを特徴とする方法。更に、前記情報を記憶することは、記号を与える畳み込み符号によって前記情報を符号化し、前記1以上のマルチレベルメモリセルに前記記号を記憶することを特徴とする請求項1に記載の方法。更に、前記記憶された記号から前記情報を取り出し、前記記憶された情報を復元するように前記ソフトディシジョン及び畳み込み符号化を用いることを特徴とする請求項2に記載の方法。更に、前記ソフトディシジョンは、前記情報を決定するために複数のプログラム状態から最も高い確率のプログラム状態を考慮することを特徴とする請求項1に記載の方法。更に、前記情報を、前記1以上のマルチレベルメモリセルの閾値電圧を示すデジタル数列に変換し、前記情報を読み出すために、前記ソフトディシジョンを用いるとともに前記デジタルシーケンス上の前記畳み込み符号化を復号化することを特徴とする請求項1に記載の方法。前記マルチレベルメモリセルは、2以上のビットを記憶することが可能であることを特徴とする請求項1に記載の方法。更に、検出した閾値電圧が前記1以上のマルチレベルメモリセルの特定のプログラム分布に属する確率を測るために、計量値を生成することを特徴とする請求項1に記載の方法。更に、ルックアップテーブルを用いて計量関数を生成し前記計量関数は、少なくとも一部において、デジタルに変換されたセルの閾値電圧値に基づいていることを特徴とする請求項1に記載の方法。1以上のマルチレベルメモリセルに渡って情報を記憶するメモリアレイと、前記情報の値を決定するために、前記メモリアレイにソフトディシジョンを用いるとともに畳み込み符号化を復号化するコントローラとを具備することを特徴とするメモリデバイス。前記ソフトディシジョンは、前記情報を決定するために複数のプログラム状態から最も高い確率のプログラム状態を考慮することを特徴とする請求項9に記載のメモリデバイス。前記1以上のマルチレベルメモリセルの閾値電圧を決定する検出回路と、前記情報を、前記1以上のマルチレベルメモリセルの前記閾値電圧を示すデジタル数列に変換するコンバータとを更に具備することを特徴とする請求項9に記載のメモリデバイス。前記検出回路は、前記1以上のマルチレベルメモリセルの1つに対応するビット線の電圧と参照電圧とを取り出す複数の入力を持つ電圧コンパレータから構成されることを特徴とする請求項11に記載のメモリデバイス。前記マルチレベルメモリセルは、2以上のビットを記憶することが可能であることを特徴とする請求項9に記載のメモリデバイス。検出した閾値電圧が前記1以上のマルチレベルメモリセルの特定のプログラム分布に属する確率を測るために、計量値を生成する復号化ユニットを更に具備することを特徴とする請求項9に記載のメモリデバイス。メモリデバイスと、前記メモリデバイスを動作させるメモリデバイスコントローラと、1以上のアプリケーションをホストするとともに、ホストが前記メモリセルアレイにアクセスするために、前記メモリコントローラに対して書き込みコマンド及び/または読み出しコマンドを開始するプロセッサとを具備してなり、前記メモリデバイスは、1以上のマルチレベルメモリセルに渡って情報を記憶するメモリアレイと、前記情報の値を決定するために、前記メモリアレイにソフトディシジョンを用いるとともに畳み込み符号化を復号化するコントローラとを備えることを特徴とするシステム。前記ソフトディシジョンは、前記情報を決定するために複数のプログラム状態から最も高い確率のプログラム状態を考慮することを特徴とする請求項15に記載のシステム。前記1以上のマルチレベルメモリセルの閾値電圧を決定する検出回路と、前記情報を、前記1以上のマルチレベルメモリセルの前記閾値電圧を示すデジタル数列に変換するコンバータとを更に具備することを特徴とする請求項15に記載のシステム。前記検出回路は、前記1以上のマルチレベルメモリセルの1つに対応するビット線の電圧と参照電圧とを取り出す複数の入力を持つ電圧コンパレータから構成されることを特徴とする請求項17に記載のシステム。前記畳み込み符号化は、ビタビ符号化であることを特徴とする請求項15に記載のシステム。検出した閾値電圧が前記1以上のマルチレベルメモリセルの特定のプログラム分布に属する確率を測るために、計量値を生成する復号化ユニットを更に具備することを特徴とする請求項15に記載のシステム。非限定的かつ非網羅的な実施形態について、以下に図を参照して記載する。特に明示がない限り、類似の番号は様々な図を通して類似の部分を示す。本明細書全体を通して、一実施形態または実施形態を参照することは、特別な特徴、構造、特性が、請求項に記載された発明の主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書を通して様々な箇所における一実施形態においてまたは実施形態という語句の出現は、必ずしも全てが同一の実施形態を参照しているものではない。更に、特定の特徴、構造、または特性は、1以上の実施形態において組み合わされてもよい。実施形態において、メモリデバイスの記憶密度は、1ビットの情報を表すのに2以上のプログラミング状態を記憶することが可能なマルチレベルメモリセルを組み込むことによって、増加させることができる。個々のマルチレベルメモリセルにプログラムされてもよい数多くの異なるプログラミング状態を選択する前に、メモリデバイスの設計者は、メモリデバイスの供給電源電圧値及びメモリデバイスに固有の許容誤差パラメータを含むいくつかの要素を考慮してもよい。例えば、供給電源電圧値は、プログラム分布集合によって広がる電圧範囲の上位レベルを定義してもよく、各プログラム分布の幅は、メモリデバイスに固有の許容誤差パラメータに関係していてもよい。実施形態において、記憶密度を更に増加させるアプローチは、記号を与える畳み込み符号により情報を符号化することによって情報を記憶することと、1以上のマルチレベルメモリセル内にこのような記号を記憶することとを含んでもよい。このような記憶された情報を取り出すことは、いわゆるソフトディシジョンと、畳み込み符号化とをこのような記憶された記号に適用することとを用いてもよい。他の実施形態において、記憶密度を増加させるアプローチは、メモリデバイスのメモリセル内に情報を記憶することの前に、誤り訂正符号ECCを用いて情報を処理することを含んでもよい。以下に記載するように、もし隣接プログラム分布の間で部分的に重なり合うようにプログラム分布の数が比較的十分に高くても、このようにソフトディシジョンアプローチを用いてメモリセルのコンテンツを読み出すことによって、誤って読み出す可能性を低減することができる。実施形態において、メモリデバイスは、プログラム分布の規則正しいシーケンス下における1つのプログラム分布にセットされた閾値電圧を持つ複数のメモリセルから構成できる。このようなメモリデバイスはターゲットメモリセルの集合内に記憶される第1入力情報を受信することができる。第1の入力情報は、第1の入力情報を対応する第2の入力情報に符号化する第1のビット数を含んでもよい。第2の入力情報は、第1のビット数より高い第2のビット数を含んでもよい。メモリデバイスは、第2の入力情報に従うシーケンスのプログラム分布の選択された集合に、ターゲットメモリセル集合の閾値電圧を設定するようにプログラムされてもよい。シーケンスのプログラム分布は部分集合に分類されてもよく、部分集合はシーケンス内の連続したプログラム分布である必要はない複数のプログラム分布を含んでもよい。第2の入力情報は、以下に詳細に記載するように、プログラム分布集合が属する部分集合を特定する部分集合情報部を含んでもよい。図1は、本発明の実施形態に係るメモリ100を概略的に示すブロック図である。特に、不揮発性半導体メモリ100は、例えば、電気的にプログラム可能な不揮発性フラッシュメモリから構成されてもよい。メモリ100は、半導体物質のチップ図示せず内に集積されてもよく、例えば、複数の行及び列内にシーケンスされた情報を記憶するメモリセル110の行列105を含んでもよい。一実施形態において、メモリセル110は、電子によって荷電される導電フローティングゲート等の電荷保存素子を持つN‐チャンネルMOSトランジスタから構成されてもよいが、請求項に記載した内容はこの点に限定されるものではない。メモリ100は、マルチレベルメモリから構成できる。消去された状態において、メモリセル110は、低い閾値電圧を持つことができる。メモリセル110は、特定量の電荷をメモリセル110のフローティングゲート内に置くことによって多数の状態の中で任意の1つにプログラムされることができる。このような状態は、前の状態の電荷量に比べて増加したフローティングゲートの電荷量の結果により増加した閾値電圧によって特徴付けられてもよい。特定の実施形態において、メモリ100はNANDアーキテクチャから構成されてもよく、それぞれのメモリセルストリングを形成するように互いに一連に接続された8グループ、16グループ、またはそれ以上のグループのメモリセル110等のグループを含んでもよい。同じ行列の列に属する異なるメモリセルストリングは、それぞれのビット線BL112に互いに並列に接続されてもよいが、請求項に記載した内容はそのように限定されるものではない。メモリ100は、所望のメモリセル110またはメモリセル110のグループを選択するアドレス符号ADRを受信することができる。アドレス符号ADRは、セレクタ回路と、例えば、ページバッファ回路図示せず等の読み出し‐プログラム回路とを含むことができる読み出し‐プログラムユニット115に与えられてもよい。このようなセレクタ回路は、アドレスされたメモリセル110を選択することができ、一方、読み出し‐プログラム回路は、例えばメモリセル110上で行われてもよい読み出し‐プログラム操作を実行することができる。メモリ100において、メモリセル110に記憶される前に情報を符号化してもよい。この目的のために、本発明の実施形態によれば、メモリ100は、メモリセル110に記憶される入力信号DINに対して符号化動作をすることと、メモリセル110から読み出された符号化された出力信号DCOUTに対して復号化動作をすることとを実行する符号化‐復号化ユニット120を含んでもよい。特に、符号化‐復号化ユニット120は、メモリ100の入出力端末150に順次結合されてもよい入出力バッファ140から入力信号DINを受信する符号化ユニット130を含むことができる。一実施形態において、符号化‐復号化ユニット120は、入力信号DINに対して符号化動作をすることを行うとともに、対応する符号化された入力信号DCINを読み出し‐プログラムユニット115に与えることができる。そして、少なくとも一部がアドレス符号ADRに基づいて、符号化された入力信号DCINは、行列105の対応するメモリセル110に記憶されてもよい。符号化‐復号化ユニット120は更に、アドレスされたメモリセル110から読み出された符号化された出力信号DCOUTを読み出し‐プログラムユニット115から受信する復号化ユニット160を含み、復号化動作を実行し、及び/または、復号化された対応する出力信号DCOUTを入出力バッファ140に与えることができる。実施形態において、システムは、メモリ100等のメモリデバイスから構成されてもよい。特定の実装例において、メモリデバイスは、1以上のマルチレベルメモリセルに渡って情報を表す信号を記憶するメモリアレイと、情報の値を決定するためにメモリアレイにソフトディシジョン及び畳み込み符号化を適用するコントローラとから構成されてもよい。このようなシステムは、メモリデバイスを作動させるメモリデバイスコントローラと、1以上のアプリケーションをホストするともに、ホストがメモリアレイにアクセスするためにメモリデバイスコントローラに対して書き込みコマンド及び/または読み出しコマンドを開始するプロセッサとから更に構成されてもよい。勿論、このようなメモリデバイスの詳細は単なる例示であって、請求項の内容はそのように限定されるものではない。図2Aは、本発明の実施形態に係る符号化ユニット130を示すブロック図である。特定の例において、メモリセル110は、各々3ビットの情報を記憶するようにプログラムされることができる。勿論、他の実装例において他のビット数が記憶されてもよい。本明細書において、例示は、特定の数、値、その他を含む特定の実装例について記載すると言ってもよい。しかしながら、このような詳細事項は単に説明する目的のためであって、請求項の内容はそのように限定されるものではない。アドレスされたメモリセル110に記憶される入力信号DINは、3ビットストリングa1k,a2k,a3kによって表されることができ、ここでkは整数からなるインデックスである。例えば、クロック信号図5Bによって定義されることができるメモリ100の動作の各k番目のサイクルにおいて、新しいビットストリングa1k,a2k,a3kは符号化される符号化ユニット130に与えられてもよい。特定のメモリアクセスにおいて例えば、k番目の特定の動作においてプログラムされるメモリセル110の数は1より大きくてもよい。しかしながら、簡潔に説明すると、現在記載した実装例は1サイクルの動作においてアクセスされることができる単一のメモリセル110を含む。符号化ユニット130は、符号化された入力信号DCINを得る3ビットストリングから構成されている入力信号DINを符号化することができる。本発明の実施形態によれば、符号化ユニット130は、入力信号DINに冗長性を加える線形符号化処理を用いる畳み込み符号器から構成されてもよい。一実装例において、このような線形符号化処理は、ビタビ処理から構成されてもよいが、請求項の内容はそのように限定されるものではない。符号化ユニット130によって導入された冗長性は、入力信号DINを形成する各3ビットストリングa1k,a2k,a3kが、符号化された入力信号DCINを形成している対応する4ビット記号b1k,b2k,b3k,b4kに符号化されることができるように、1ビットを含んでもよい。そして、このような4ビット記号b1k,b2k,b3k,b4kは、例えば、アドレス符号ADRによってアドレスされたメモリセル110に記憶される読み出し‐プログラムユニット115に与えられてもよい。以下に更に詳細に記載するように、各メモリセル110は、例えば、24=16個の異なる状態にプログラムされてもよい。更に、このような例示は単に説明する目的のためであって、請求項の内容はそのように限定されるものではない。符号化ユニット130は、例えば、ビットa3kからビットb3k及びビットb4kを生成する有限状態機械から構成されている線形結合ユニット205を含んでもよい。他方で、ビットb1kはビットa1kに一致してもよく、ビットb2kはビットa2kに一致してもよい。各k番目の動作において、ビットb3k及びビットb4kは、少なくとも一部において特定の動作サイクルの間に線形結合ユニット205に与えられた信号例えば、ビットa3kに基づいて計算されてもよく、少なくとも一部において、例えば、本明細書では、k-1番目という表記によって示された前の動作サイクルの間に線形結合ユニット205に与えられた情報によって推定された値に順次依存してもよい有限状態機械である線形結合ユニット205の内部状態に基づいて計算されてもよい。勿論、このような符号化ユニットの詳細は単なる例示であって、請求項の内容はそのように限定されるものではない。図2Bは、本発明の実施形態に係る線形結合ユニット205を示すブロック図である。線形結合ユニット205は、3つの遅延素子210,215,220、及び/または、バイナリ加算器225を含んでもよい。このような各遅延素子は、メモリ100の動作サイクルの間にビットを受信するとともにビットの値を記憶することができる。このように、メモリ100の各k番目の動作において、遅延素子は、以前のk-1番目のサイクルの動作において受信した値を表す出力信号を与えることができる。例えば、遅延素子210は、ビットa3kを受信するとともにビットa3kを記憶することができる。遅延素子210は、遅延素子215の入力端末回路ノードBに接続された出力端末を含んでもよい。遅延素子215は、バイナリ加算器の第1の入力端末回路ノードDに接続された出力端末を順次持つ遅延素子220の入力端末回路ノードCに接続された出力端末を含んでもよい。バイナリ加算器225は、ノードBに接続された第2の入力端末と、ビットa3kを受信する第3入力端末とを含んでもよい。線形結合ユニット205は、ビットb3kを与えるためのノードCに接続された第1の出力端末と、ビットb4kを与えるためのバイナリ加算器225の出力端末に接続された第2の出力端末とを含んでもよい。勿論、このような線形結合器の詳細は単なる例示であって、請求項の内容はそのように限定されるものではない。実装例において、符号化ユニット130によって実行された符号化動作は、線形結合ユニット205によって定義されることができる特定のECCを含んでもよい。図2Cは、本発明の実施形態に係る線形結合ユニット205から生成される符号構造を表す格子図230を示す。特に、格子図230は、少なくとも一部において、その入力において受信したビットa3kの値に依存している線形結合ユニット205の内部状態の進行について示すことができる。線形結合ユニット205の内部状態集合は、回路ノードB,C,Dによって与えられた値によって定義されてもよく、それゆえ、例えば、23=8個の異なる内部状態を含んでもよい。格子図230において、内部状態は参照Sik,Sik1によって特定され、ここでi=0,1,...,7である。特に、参照Sikは、一般的なメモリ100のk番目の動作サイクルにおける線形結合ユニット205によって与えられた内部状態に対応してもよく、一方、参照Sik1は、後続のk1番目の動作サイクルにおいて与えられた内部状態に対応してもよい。このような格子図は勿論、単なる例示であって、請求項の内容はそのように限定されるものではない。格子図230は、少なくとも一部においてビットa3kの値に基づいて生じる線形結合ユニット205の現在の内部状態Sik及び将来の内部状態Sik1の間の許容可能な遷移を示す。より詳細には、現在の内部状態Sikは、2つの異なる将来の内部状態SjkまたはSlkに遷移することができる。例えば、もしビットa3kが0に等しいならば、格子図230は、内部状態Sikが遷移矢線tij実線で示すを介して対応する内部状態Sik1に遷移できることを示す。他方で、もしビットa3kが1に等しいならば、内部状態Sikは、後続の遷移矢印t’il破線で示すを介して対応する内部状態Sik1に遷移することができる。許容可能な遷移例えば、遷移矢印tij,t’ilによって示すは、符号構造を定義することができる。許容可能な遷移は、線形結合ユニット205の構造によって順次定義することができる。もし線形結合ユニット205の構造を変化するならば、遅延素子及び/またはバイナリ加算器の間の接続を変更することによって、例えば、格子図230の許容可能な遷移及び/または対応する符号構造はそれに応じて変化してもよい。格子図230によって定義された符号を用いて、符号化ユニット130によって生成された4ビット記号b1k,b2k,b3k,b4kを記憶するために、アドレスされたメモリセル110は、それぞれの16個のプログラム分布D0,D1,...,D15に対応して、16個の異なる状態の中から対応する1つにプログラムされることができる。少なくとも一部において、ビットb1k,b2k,b3k,b4kによって与えられた値に基づいて、16個のプログラム分布D0,D1,...,D15を図3に示す。このようなプログラム分布D0,D1,...,D15は、それぞれの幅のために互いにオーバーラップしてもよく、少なくとも一部においてメモリ100の固有の許容誤差に依存してもよい。この点において、プログラム分布D0,D1,...,D15は、図3に一定の比率に縮尺して示してはいるわけではない。本発明の実施形態によれば、ビットb1k,b2k,b3k,b4kと様々なプログラム分布D0,D1,...,D15との間の組み合わせは、以下のように区分される部分集合を含むことができる。例えば、16個のプログラム分布D0,D1,...,D15は、それぞれ4個のプログラム分布を含む4つの異なる部分集合B0,B1,B2,B3に区分することができる。部分集合は、ビットb3k及びb4kの値に対応することによって識別することができる。例えば、部分集合B0は、b3k=0,b4k=0に対応することができるとともにプログラム分布D0,D4,D8,D12を含むことができ、部分集合B1は、b3k=0,b4k=1に対応することができるとともにプログラム分布D1,D5,D9,D13を含むことができ、部分集合B2は、b3k=1,b4k=0に対応することができるとともにプログラム分布D2,D6,D10,D14を含むことができ、部分集合B3は、b3k=1,b4k=1に対応することができるとともにプログラム分布D3,D7,D11,D15を含むことができる。部分集合B0,B1,B2,B3において、4つのプログラム分布は、少なくとも一部において、ビットb1k,b2kに基づいて特定することができる。例えば、第1の部分集合のプログラム分布D0,D1,D2,D3は、b1k=0,b2k=0に対応してもよく、第2の分布D4,D5,D6,D7は、b1k=1,b2k=0に対応してもよく、第3の分布D8,D9,D10,D11は、b1k=0,b2k=1に対応してもよく、第3の分布D12,D13,D14,D15は、b1k=1,b2k=1に対応してもよい。更に、部分集合B0,B1,B2,B3において、隣接するプログラム分布間の距離は、このように同じ部分集合のプログラム分布の間のオーバーラップを避けるように増加させることができる。ビットb3k,b4kと4つの部分集合B0,B1,B2,B3とを結び付ける組み合わせを確立し、図2の格子図230を用いて線形結合ユニット205の内部状態Sikの遷移を調べると、どの部分集合が選択されたかを特定の遷移に対して決定することが可能になる。例えば、線形結合ユニット205が状態S0kである場合、及び、k番目の動作サイクルにおいて受信したビットa3kの値が0に等しい場合、内部状態はS0k1に遷移することができるとともに、ビットb3k,b4kはそれぞれ値0,0と与えることができる。内部状態は、例えば、遷移矢線t00を通じて遷移することができる。このような値の対は、部分集合B0に対応することができる。代わりにビットa3kの値が1に等しい場合、内部状態は遷移矢印t’01を通じてS4k1に遷移することができるとともに、ビットb3k,b4kはそれぞれ値1,0と与えることができるので、選択した部分集合はB2から構成することができる。勿論、このようなメモリデバイスの詳細は単なる例示であって、請求項の内容はそのように限定されるものではない。図4は、本発明の他の実施形態を格子状に示す図である。特定の例において、12ビットの情報のシーケンスは、4つのメモリセル110に記憶されてもよい。このようなシーケンスは、4つの連続する動作サイクルの間に受信された入力信号DINの4つの部分から構成されてもよい。特に、サイクルkにおいて、入力信号DINは、文字列a1k=0,a2k=1,a3k=0に対応することができ、サイクルk1において、入力信号DINは、文字列a1k1=0,a2k1=1,a3k1=1に対応することができ、サイクルk2において、入力信号DINは、文字列a1k2=1,a2k2=0,a3k2=1に対応することができ、サイクルk3において、入力信号DINは、文字列a1k3=0,a2k3=0,a3k3=0に対応することができる。線形結合ユニット205の初期の内部状態はS0kであってもよい。勿論、このような格子図は単なる例示であって、請求項の内容はそのように制限されるものではない。k番目の動作サイクルにおいて、文字列a1k=0,a2k=1,a3k=0を、符号化ユニット130に与えることができる。対応する格子図405によって示すことができるように、後続のk1番目の動作サイクルにおいて、線形結合ユニット205は、遷移矢線t00に後続する同じ内部状態S0k1を保持することができる。第1のメモリセル110に記憶される、符号化ユニット130によって生成された対応する4ビットの記号は、例えば、部分集合B0に属する分布D8に対応することができるb1k=0,b2k=1,b3k=0,b4k=0であってもよい。k1番目の動作サイクルにおいて、文字列a1k1=0,a2k1=1,a3k1=1を、符号化ユニット130に与えることができる。対応する格子図410によって示すことができるように、線形結合ユニット205は、遷移矢線t’01を介して内部状態S4k2にスイッチすることができる。それゆえ、第1のメモリセル110に記憶される、符号化ユニット130によって生成された対応する4ビットの記号は、部分集合B2に属する分布D10に対応するb1k1=0,b2k1=1,b3k1=1,b4k1=0であってもよい。k2番目の動作サイクルにおいて、もし文字列a1k2=1,a2k2=0,a3k2=1が符号化ユニット130に与えられた場合、線形結合ユニット205は、遷移矢線t’46格子図415を参照を介して内部状態S4k2から内部状態S6k3にスイッチすることができる。それゆえ、第1のメモリセル110に記憶される、符号化ユニット130によって生成された対応する4ビットの記号は、部分集合B0に属する分布D4に対応するb1k2=1,b2k2=0,b3k2=0,b4k2=0であってもよい。最後に、k3番目の動作サイクルにおいて、もし文字列a1k3=0,a2k3=0,a3k2=0が符号化ユニット130に与えられた場合、線形結合ユニット205は、遷移矢線t63格子図420を参照を介して内部状態S6k3から内部状態S3k4にスイッチすることができる。それゆえ、第1のメモリセル110に記憶される、符号化ユニット130によって生成された対応する4ビットの記号は、部分集合B3に属する分布D3に対応するb1k3=0,b2k3=0,b3k3=1,b4k3=1であってもよい。したがって、符号化ユニット130によって実行される符号化は、先行の動作サイクルにおいて受信した入力信号DINの履歴を考慮することができる符号化パスを介して、各記号を符号化ユニット130によって生成することができるように、畳み込み符号を用いてもよい。例えば、前述の例を参照すると、入力信号DINのシーケンスは、符号化パスS0k-S0k1-S4k2-S6k3-S3k4によって符号化されていてもよい。4ビットの記号b1k3,b2k3,b3k3,b4k3は、内部状態S0kから開始して3回目の動作サイクル後に順次到着した内部状態S6k3から開始して計算されていてもよい。もし、例えば、先行の3つの動作サイクルの間に受信した入力信号DINのシーケンスが異なる場合、符号化パスは異なっていてもよいとともに、それゆえ結合ユニット205の内部状態はS6k3と異なっていてもよい。実施形態において、アドレスされたメモリセル110のグループに記憶されたビット情報は、読み出し‐プログラムユニット115によって検出された符号化された出力記号DCOUT図1上のソフトディシジョンシステムを用いて取り出されてもよい。より詳細には、読み出し‐プログラムユニット115によって与えられた符号化された出力信号DCOUTは、例えば、アドレスされたメモリセル110の閾値電圧を示す数字のデジタルシーケンスから構成されてもよい。例えば、エラーの可能性が低いような十分な信頼度を持つソフトディシジョンシステムを用いて記憶したビット情報を取り出すために、読み出し‐プログラムユニット115によって検出された閾値電圧は、相対的高精度になる相対的高解像度を持つことができる。例えば、アドレスされたメモリセル110の閾値電圧は、アドレスされたメモリセルゲート端末に線形電圧ランプを増加させることができるとともに、メモリセルがターンオンする時間を回路が測定することができる電圧ランプ読み出しスキームによって検出されてもよい。一実装例において、メモリセル110の閾値電圧を検出することは、例えば図5に示す検出回路500を用いてもよい。検出回路500は、読み出し‐プログラムユニット115の一部から構成されてもよい。検出回路500は、アドレスされたメモリセル110に対応するビット線BLの電圧を示すビット線電圧Vblを受信する第1の入力端末を持つ電圧コンパレータ505を含んでもよい。電圧コンパレータ505はまた、参照電圧Vrefを受信する参照ジェネレータブロック510に連結した第2の入力端末と、ビット線電圧値Vblが参照電圧VREFよりも低下する場合にカウンター回路515にトリガー信号TRIGを与える出力端末とを含むことができる。本発明の実施形態によれば、カウンター回路515は、例えば、値000000から始まり、例えば、111111で終わる6ビットのシーケンスを生成することができる。カウンター回路515は、シーケンスの値が更新される頻度を定義するクロック信号CKを受信することができる。カウンター回路515の動作は、リセット信号RESET、スタート信号START、及びストップ信号STOPを通じて、制御ブロック520によって管理されてもよい。特に、カウンター回路515によって生成されたシーケンスは、アサートされたスタート信号STARTに応答して開始されてもよく、アサートされたストップ信号STOPに応答して停止してもよく、例えば、アサートされたリセット信号RESETに応答して例えば、値000000にリセットされてもよい。更に、電圧コンパレータ505によって生成されたトリガー信号TRIGはまた、制御ブロック520に与えられてもよい。勿論、このような検出回路の詳細は単なる例示であって、請求項の内容はそのように制限されるものではない。制御ブロック520はまた、カウンター回路515によって生成されたシーケンスが例えば、値111111に到達する完全なサイクルを遂行した場合、カウンター回路515からオーバーフロー信号OFLを受信することができる。制御ブロック520はまた、アドレスされたメモリセル110のゲート端末に与えられる読み出し電圧Vrdを生成することができる読み出し電圧ジェネレータ525に結合してもよい。以下に詳細に記載するように、読み出し電圧Vrdは実行される動作に依存する異なる値を与えてもよい。検出回路500は、例えば、少なくとも一時的に8ビットを記憶するレジスタ530を更に含むことができる。レジスタ530の第1セクション535は、カウンター回路515によって生成された6ビットを記憶することができ、レジスタ530の第2セクションは、例えば、制御ブロック520によって生成された2ビットの文字列RNを記憶することができる。6入力のNORゲート545は、入力端末において第1セクション535に記憶された6ビットを受信するように、レジスタ530に連結されてもよい。NORゲート545の出力端末は、制御ブロック520に信号NODATAを与えるように制御ブロック520に結合されてもよい。図5Bは、本発明の実施形態に係る検出回路500のタイミング図550を示す。このようなタイミング図550は、例えば、アドレスされたメモリセル110の閾値電圧を検出する動作中に伴った前の信号について説明できる。検出回路500によって実行された検出動作は、対応する文字列RNの値によって識別された4以上の別個の相まで実行することができる。第1の相RN=00の開始において、制御ブロック520は、カウンター回路515をリセットするためにリセット信号RESETをアサートしてもよく、レジスタ530は第1セクション535において文字列000000を記憶してもよい。このことは、信号NODATAは、例えば、高い値にセットされてもよいことを意味する。同時に、アドレスされたメモリセル110を含むメモリ文字列に結合されたビット線BLの電圧は、予充電回路図示せずを用いることによって、具体的な予充電電圧PVがもたらされてもよい。この点において、読み出し電圧ジェネレータ525によって生成された読み出し電圧Vrdは、第1の値にセットされてもよく、スタート信号STARTは、カウンター回路515によって数えられたシーケンスを開始するように、制御ブロック520によってアサートされてもよい。読み出し電圧Vrdにバイアスされているアドレスされたメモリセル110のゲート端末において、ビット線BLは、少なくとも一部においてメモリセル110の閾値電圧に依存する放電率で放電を開始してもよい。より詳細には、もしメモリセル110が相対的に高い閾値電圧に対応するプログラム分布にプログラムされた場合、読み出し電圧Vrdの値は、アドレスされたメモリセル110をターンオンすることができないかもしれない。このような場合、ビット線BLは、アドレスされたメモリセル110に逆バイアス接合の存在に基づく実質的に不可避な漏電効果によって放電することができるため、放電率が特に低くなるかもしれない。他方、もし閾値電圧が十分に低い場合、例えば、対応する放電率の増加によって、読み出し電圧Vrdは少なくとも部分的にはメモリセル110をターンオンすることができるようになる。カウンター回路515は、ビット線BLが放電に使う時間を測定することができる。このような測定は、メモリセル110の閾値電圧を示すことができる。より詳細には、もしビット線の電圧Vblが参照電圧VREFよりも低下した場合、電圧コンパレータ505は、例えば、トリガー信号TRIGをアサートすることができる。トリガー信号のアサーションに応答して、制御ブロック520は、カウンター回路515によって生成されたシーケンスを停止させるように、ストップ信号STOPをアサートすることができる。そして、シーケンスによって与えられた値は、レジスタ530の第1セクション535に一時的に記憶されてもよい。レジスタ530に記憶された値は、アドレスされたメモリセル110の閾値電圧について比較的正確な方法で量を測る機会を与えることができる。もし値が000000とは異なる場合、NORゲート545によって生成された信号NODATAは、閾値電圧が正しく検出されたことを信号で通信しながら、論理的に低い値にスイッチすることができる。ビット線BLの放電率が非常に低い場合、カウンター回路515によって生成されたシーケンスは、例えば、ビット線の電圧Vblが参照電圧VREFに到達する前に、値111111に到達することができる。この場合、カウンター回路515は、オーバーフロー信号OFLをアサートすることができるとともに、制御ブロック520は、カウンター回路515を停止するストップ信号STOPをアサートすることができる。この点において、カウンター回路515と予充電電圧PVに戻されるビット線BLとをリセットするリセット信号RESETを再びアサートしている制御ブロック520で、第1の相RN=01が開始されてもよい。検出回路500は、読み出し電圧Vrdの値を増加させるものの、前述の動作を再び実行することができる。さらに、ビット配線BLの放電率が非常に低い場合、続いて、例えば、増加した読み出し電圧を用いて、第3の相RN=10または第4の相RN=11でさえ実行されてもよい。それゆえ、検出回路500によって実行された動作の検出結果は、デジタル文字列から構成されてもよい。特定の実装例において、このような文字列は、レジスタ530に記憶された8ビットのデジタル文字列から構成されてもよく、その値は、アドレスされたメモリセル110の閾値電圧を表すことができる。勿論、このような文字列及び上に記載した他の詳細な説明は単なる例示であって、請求項の内容はそのように制限されるものではない。図5Bに示した例において、ビット線の電圧Vblは、第4の相の間にのみ参照電圧VREFより低下してもよく、それによって、比較的高いプログラム分布に対応することができる高い閾値電圧を示すことができる。例えば、レジスタ530に記憶されたそのような電圧は、メモリセル110がどのプログラム分布にプログラムされたかを判定することができないかもしれない。図3を参照して上に記載したように、16個のプログラム分布D0,D1,...,D15は、互いにオーバーラップしてもよく、それゆえ、検出回路500を用いて検出された具体的な閾値電圧は、2つの異なる隣接プログラム分布の1つに属していてもよい。この目的のために、以下に記載するように、更に動作が実行されてもよい。閾値電圧が正しく検出された場合、レジスタ530に記憶された8ビットのデジタル文字列は復号化ユニット160に与えられる符号化された出力信号DCOUTを表すことができる。メモリセル110は、符号化ユニット130によって定義された符号によって具体的なプログラム分布にプログラムされていてもよく、それによって、前記8ビットの文字列によって与えられる情報例えば、検出された閾値電圧の値は、復号化された出力信号DOUTを得るように復号化されてもよい。検出回路500は、上に記載したように、アドレスされたメモリセル110の閾値電圧を、例えば、4つの手順を用いた8ビットの解像度で検出することができる。より詳細には、検出回路500は、2ビットの文字列RNによって識別された4つの別個の読み出しることを、それぞれ6ビットの解像度で実行することができるが、請求項の内容はこの点に限定されるものではない。各4つの読み出しることは、ビット線BLが再び予充電電圧PVになった後に行われることができる。メモリセル110ごとに予充電している1つのビット線より多く含む必要がない閾値電圧を検出する代わりのアプローチは、上に記載した4つの読み出し動作の1つに実質的に類似する単独の読み出し動作を含むことができるが、例えば、8ビット解像度のように改良された解像度で行ってもよい。しかしながら、このような場合、このような単独の読み出し動作が実行される時間がより長くかかるので、検出することは、メモリセルの漏電効果によって妨げられる虞があり、それゆえ、ビット線BLの放電率は、主としてこのような漏電に基づくものである虞がある。図6は、本発明の実施形態に係る復号化ユニット160を概略的に示すブロック図である。先に記載したように、復号化ユニット160は、対応する復号化された出力信号DOUTを得るように、符号化された出力信号DCOUTに対して復号化動作をすることを実行することができる。復号化ユニット160は、例えば、検出された閾値電圧を示している符号化された出力信号DCOUTを受信する計量ユニット605を含むことができる。復号化ユニット160は、検知された閾値電圧がそれぞれ部分集合B0,B1,B2,B3に属するプログラム分布に属する確率を測ることができる、4つの対応する計量値MR0,MR1,MR2,MR3をそれらに応じて生成することができる。メモリセル110が与えることができる閾値電圧のために例えば、符号化された出力信号DCOUTの値のために計量ユニット605は、例えば、少なくとも一部において、プログラム分布を区分した部分集合D0,D1,...,D15に基づいて、計量値MR0,MR1,MR2,MR3を計算することができる。勿論、このような復号化ユニットの詳細は単なる例示であって、請求項の内容はそのように限定されるものではない。本発明の実施形態によれば、どのように様々な計量値MR0,MR1,MR2,MR3が計量ユニット605によって計算されることができるかについて記載するために、以下にどのようにプログラム分布D0,D1,...,D15が部分集合B0,B1,B2,B3に区分されたかについて説明した図3と共に図7を参照する。図7Aは、各部分集合Bii=0,1,2,3について、対応する計量関数FBiを示すものであり、FBiの傾向は、閾値電圧が部分集合Biに対応する確率に相関していてもよい。FBiの傾向は、少なくとも一部において、例えば、メモリセル110の閾値電圧110に依存してもよい。計量関数FBiは、プログラム分布の数と、プログラム分布が部分集合に分類された方法とを考慮して確立されてもよい。本発明の実施形態によれば、図7Aに説明した計量関数FBiは、部分集合Biに属する各プログラム分布の中央ピークに対応する最大値を表す周期関数から構成されてもよい。このような周期関数は、ピークに対応する値とは別に、閾値電圧として減少してもよい。例えば、計量関数FB0は、分布D0,D4,D8,及びD12の中央ピークに対応する4つの閾値電圧の最大値を表してもよい。それゆえ、これらの値が部分集合B0自身を形成するプログラム分布D0,D4,D8,D12の中央に対応することができるため、4つの閾値電圧は部分集合B0に属する最も高い確率を持つものであってもよい。更に、計量関数FB0は、プログラム分布D0,D4,D8,D12の中央から最も離れたそれらの閾値電圧に対して0に等しくてもよい。例えば、分布D2のピークに対応する閾値電圧は、部分集合B0に属する最も近いプログラム分布例えば、D0及びD4のピークから最も離れたところに配置されてもよく、それゆえ、0に近い部分集合B0に含まれたプログラム分布に属する確率を持つ。本発明の実施形態によれば、計量関数FB0,FB1,FB2,FB3は、図7Bに示すルックアップテーブル710等のルックアップテーブルを用いて実装されてもよい。より詳細には、もし符号化された出力信号DCOUTが検出回路500を用いて単に例示として、8ビットの解像度で生成された場合、ルックアップテーブル710は、28=256行を含むことができ、各行はそれぞれの閾値電圧に対応していてもよい。ルックアップテーブル710の各行は、行に対応する閾値電圧に関係した4つの計量値MR0,MR1,MR2,MR3を含むことができる。例えば、特定の実装例によれば、4つの計量値MR0,MR1,MR2,MR3は、4つの対応する6ビットのデジタル文字列によって表すことができる。4つの6ビットデジタル文字列の値は、ルックアップテーブル710の行に含まれた閾値電圧における計量関数FB0,FB1,FB2,FB3によって与えられた値に比例してもよい。ルックアップテーブル710において、分布D0のピークに対応する閾値電圧は、DCOUT=8に対応するように生成されてもよい。その結果、ルックアップテーブル710の8行に含まれた計量値MR0は、111111に等しくてもよく、プログラム分布D0から構成される部分集合B0に属する閾値電圧が最も高い値である確率を示すことができる。ルックアップテーブル710は、対応する読み出し専用メモリROMに記憶されてもよく、または、例えば、計量値MR0,MR1,MR2,MR3のそれぞれ1つに専用の4つの異なるROMに記憶されてもよい。勿論、このような解像度のビット数は単なる例示であって、請求項の内容はそのように限定されるものではない。図7Cを参照して説明する。図7Cは、本発明の実施形態による、読み出し‐プログラムユニット115によって生成された、4つの特定の符号化された出力信号DCOUTに応答して、計量ユニット605によって生成された計量値MR0,MR1,MR2,MR3について示す。受信された第1の値DCOUTは、値135から構成されてもよい。例えば、この値は、図4に示した例においてプログラムされた第1のメモリセル110によって与えられた閾値電圧に対応することができる。それゆえ、DCOUT=135は、部分集合B0に属することができるプログラム分布D8の中央ピークの近傍に位置する閾値電圧に対応することができる。この符号化された特定の出力信号DCOUTを用いて、最も高い計量値は明確にするために、本明細書において計量値は10進数で表される60に等しくすることができるMR0であってもよい。受信された第2のDCOUT値は、代わりに値157を持つことができる。この値は、例えば、図4に示した例においてプログラムされた第2のメモリセル110によって与えられた閾値電圧に対応することができる。それゆえ、DCOUT=157は、部分集合B1に属することができるプログラム分布D9と、部分集合B2に属することができるプログラム分布D10との間の中央値の近くに位置した閾値電圧に対応することができる。実際に、このような特定のDCOUT値を用いて、MR2=31であることができる最も高い計量値は、実質的に計量値MR2=31に等しくてもよい。受信した第3のDCOUT値は、代わりに値84から構成されてもよい。例えば、値は図4に示した例においてプログラムされた第3のメモリセル110によって与えられた閾値電圧に対応することができる。それゆえ、DCOUT=84は、部分集合B0に属することができるプログラム分布D4の中央ピークに実質的に近いが、部分集合B1に属することができるプログラム分布D5に対してわずかにシフトした位置の閾値電圧に対応することができる。その結果として、MR0=40から構成されることができる最も高い計量値は、MR1=25から構成されることができる2番目に高い計量値よりも相当に高くてもよい。最後に、4番目のDCOUT値は、61を持つことができる。この値は、例えば、図4に示した例においてプログラムされた4番目のメモリセル110によって与えられた閾値電圧に対応することができる。それゆえ、DCOUT=61は、部分集合B3に属することができるプログラム分布D3の中央ピークに実質的に近いが、部分集合B2に属することができるプログラム分布D2に対してわずかにシフトした位置の閾値電圧に対応することができる。その結果として、MR3=48から構成されることができる最も高い計量値は、MR2=20から構成されることができる2番目に高い計量値よりも相当に高くてもよい。したがって、第1のメモリセルが部分集合B0に属するプログラム分布にプログラムされたことを判定してもよい。同様に、第3のメモリセルは、部分集合B0に属するプログラム分布にプログラムされていてもよく、一方、第4のメモリセルは、部分集合B3に属するプログラム分布にプログラムされていてもよい。しかしながら、部分集合B1及びB2は近似的に同じ確率を持つことができるので、第2のメモリセルがプログラムされることができた部分集合を決定することは相対的に困難になる虞がある。そして、以下に更に記載するように、実施形態において復号化ユニット160は、符号化ユニット130によって符号化されたビット情報を取り出すことができるとともに、n個のメモリセル110のグループにこのような情報を記憶することができる。例えば、復号化ユニット160は、n個のメモリセル110から読み出したDCOUTによって計算された計量値に対してソフトディシジョン復号化動作を実行することによって、ビット情報を取り出すことができる。図6に戻って、計量ユニット605は、n個のメモリセル110から読み出されたDCOUTの計量値MR0,MR1,MR2,MR3を累積することができる加算‐比較‐選択ACSユニット610に結合されてもよい。この方式において、i=0~7例えば、状態Sikの数であるパス計量値PMVikは、符号化ユニット130によって組み込まれた符号を定義する格子図を形成し、各メモリセルに対して生成されてもよい。このようなパス計量値は、n個のメモリセル110に記憶されたビット情報を符号化することに続いた最も確率の高い符号化パスを決定することができる。n個の各メモリセル110に対応するパス計量値PMVikは、例えば、パス計量レジスタ615に一時的に記憶されてもよい。復号化ユニット160は更に、n個のメモリセル110から読み出したDCOUTを一時的に記憶する符号化情報レジスタ617と、パス計量値PMVikを受信するパス計量レジスタ615に結合したトレースバックユニット620とから構成されてもよい。少なくとも一部において、受信されたパス計量値PMVikに基づいて、トレースバックユニット620は、n個の各メモリセル110に対して、特定のメモリセル110がプログラムされたプログラム分布を含む部分集合を取り出すために、ソフトディシジョン動作を実行することができる。トレースバックユニット620は、特定のメモリセル110に予め記憶される線形結合ユニット205を介して符号化された信号DINの部分から構成されてもよい出力信号DOUTの第1の部分を取り出す機能を持つことができる。図2Cに示した格子符号230によって定義されたECCを参照すると、トレースバックユニット620によって取り出された信号DINの部分は、3ビットの文字列a1k,a2k,a3kのビットa3kを含むことができる。ビットa3kは、DCINのビットb3k,b4kを生成するように用いられてもよい。信号DINの符号化されていない例えば、2ビットa1k,a2k部分に対応する信号DOUTの残りの部分を取り出すために、復号化ユニット160は、トレースバックユニット620及び符号化情報レジスタ617に結合したディスクリミネータユニット625を更に含むことができる。特に、以下に記載するように、信号DOUTの残りの部分は、少なくとも一部において、トレースバックユニット620及びDCOUTによって取り出された特定の部分集合に基づいて計算されてもよい。例を記載すると、復号化ユニット160は、図4に参照された例において与えられた、符号化された信号DCINによってプログラムされた4つのメモリセル110から検出された、符号化された出力信号DCOUTのシーケンスを復号化することができる。それゆえ、第1のメモリセル110は、文字列a1k=0,a2k=1,a3k=0によってプログラムされてもよく、第2のメモリセル110は、文字列a1k1=0,a2k1=1,a3k1=1によってプログラムされてもよく、第3のメモリセル110は、文字列a1k2=1,a2k2=0,a3k2=1によってプログラムされてもよく、第4のメモリセル110は、文字列a1k3=0,a2k3=0,a3k3=0によってプログラムされてもよい。復号化ユニット160によって実行された動作についての記載は、上記の4つのメモリセルに対応する格子図405,410,415,420を含む図8を参照して記載される。最初のk番目の動作サイクルにおいて、計量ユニット605は、検出回路500から、第1のメモリセルの閾値電圧に対応する符号化された第1の出力信号DCOUTを受信することができる。この場合、符号化された出力信号DCOUTは135に等しくてもよい。既に記載したように、計量ユニット605は、この場合、それぞれ60,10,2,及び12に等しくすることができる対応する計量値MR0,MR1,MR2,MR3を計算してもよい。ACSユニット610は、以下に記載するような処理によって、計量値MR0,MR1,MR2,MR3からパス計量値PMVikを生成することができる。上記で説明したように、符号化ユニット130によって実行される符号化動作の間、格子図における遷移は対応する部分集合の選択に関連してもよい。したがって、ACSユニット610は、状態Sikと状態Sik1の間で生じる格子図405において可能な各遷移に、その遷移に関連する部分集合の計量値を割り当てることができる。例えば、遷移矢線t00によって特定されることができる、状態S0kから状態S0k1への遷移は、部分集合B0の選択に関連することができるため、ACSユニット610は、この場合、60に等しくすることができる遷移に計量値MR0を割り当ててもよい。遷移矢線t’04によって特定される状態S0kから状態S4k1への遷移は、代わりに、部分集合B2の選択に関連してもよい。それゆえ、ACSユニット610は、この場合、2に等しくすることができる遷移に計量値MR2を割り当てることができる。さらに、このような格子図は単なる例示であって、請求項の内容はそのように制限されるものではない。実施形態において、計量値が格子図405の様々な遷移に割り当てられる処理は、対応する分岐計量集合を定義することができる。格子図405の各状態Sikに対して、分岐計量値として引用される2つの計量値は、それ自身の状態Sikから分岐する2つの遷移に割り当てられてもよい。このような分岐計量値は、例えば、分岐計量レジスタ630に一時的に記憶されてもよい。そして、格子図405の各状態Sikに対して、ACSユニット610は、2つの対応する計量値を比較してもよく、最も高い値を選択してもよく、選択した計量値にパス計量値PMVikをセットしてもよく、かつ、選択した計量値をパス計量レジスタ615に記憶してもよい。この場合、第1のメモリセルに対応するk番目の動作サイクルの間に生成されたパス計量値PMVikは、PMV0k=60,PMV1k=12,PMV2k=60,PMV3k=12,PMV4k=60,PMV5k=12,PMV6k=60,PMV7k=12から構成されてもよい。後続のk1番目の動作サイクルの間に、計量ユニット605は、検出回路500から、第2のメモリセルの閾値電圧に対応することができる符号化された第2の出力信号DCOUTを受信することができる。この場合、例えば、DCOUTは、157に等しくてもよく、対応する計量値MR0,MR1,MR2,MR3は、それぞれ8,29,31,及び11に等しくてもよい。先に記載したように、このような新しい計量値を用いることによって、ACSユニット160は、格子図410に対応する新しい分岐計量集合を生成することができるとともに、分岐計量集合を分岐計量レジスタ630に記憶することができる。実施形態において、格子図410の各状態Sik1に対して、ACSユニット610は、2つの対応する計量値を比較し、最も高い値を選択し、かつ、選択した計量値と、パス計量レジスタ615に既に記憶された先行のk番目の動作サイクルにおいて計算されたパス計量値PMVikとの間の計量値の和に対して、パス計量値PMVik1を設定することができる。ACSユニット610は、パス計量レジスタ615にパス計量値を記憶することができる。この場合、第2のメモリセルに対応するパス計量値PMVik1の結果は、PMV0k1=68,PMV1k1=89,PMV2k1=91,PMV3k1=71,PMV4k1=91,PMV5k1=71,PMV6k1=68,PMV7k1=89から構成されてもよい。勿論、このような計量値を割り当てることの詳細は単なる例示であって、請求項の内容はそのように限定されるものではない。k2番目の動作サイクルの間に生成され、かつ、第3のメモリセルに対応するパス計量値PMVik2は、PMV0k2=108,PMV1k2=116,PMV2k2=111,PMV3k2=111,PMV4k2=129,PMV5k2=99,PMV6k2=131,PMV7k2=97から構成されてもよい。更に、k3番目の動作サイクルの間に生成され、かつ、第4のメモリセルに対応するパス計量値PMVik3は、PMV0k3=136,PMV1k3=159,PMV2k3=149,PMV3k3=179,PMV4k3=128,PMV5k3=159,PMV6k3=140,PMV7k3=145から構成されてもよい。実施形態において、パス計量値PMVik,PMVik1,PMVik2,PMVik3は、各動作サイクルにおいて、かつ、格子図の各状態に対して、最も高い計量値を持つ遷移を選択することによって生成されてもよい。したがって、線形結合ユニット205に与えられた信号DINの部分を符号化する符号化ユニット130が後続する符号化パスを取り出すことがここで可能になる。特に、トレースバックユニット620は、パス計量レジスタ615にアクセスし、読み出す最後のメモリセル110に対応するパス計量値PMVik3をスキャンすることができ、かつ、例えば、最も高い計量値PMVik3持つ状態Sik4を選択することができる。ソフトディシジョンを用いて、この状態は、取り出される符号化パスの最終状態の最も確率の高い候補とすることができる。現在の例において、この状態は、179に等しいパス計量PMVik3を持つ状態S3k4から構成されてもよい。この点において、符号化パスの先行の状態この場合、k3状態をトレースバックするために、トレースバックユニット620は、状態Sik3から、選択した状態Sik4までチェックすることができる。この場合、このような遷移は、状態S6k3から始まる遷移と、状態S7k3から始まる遷移とを含むことができる。そして、トレースバックユニット620は、最も高いパス計量PMVik2を持つ状態Sik3から始まる遷移を選択することができる。選択した状態は、取り出された符号化パスの最後から2番目の状態を表すことができる。この例において、選択した状態は、131に等しいパス計量値PMVik2を持つ状態S6k3から構成されてもよい。符号化パスの最後の2つの状態に結び付く遷移を決定すると、格子図の各遷移が、例えば、特定の部分集合この場合、部分集合B3の選択に関連することができるので、第4のメモリセル110の閾値電圧がプログラムされる部分集合を取り出すことが可能になる。先に記載したように、格子図において、状態の対の間での各遷移は、符号化された信号DINの部分の対応する値にも関連することができる。すなわち、符号化パスの最後の2つの状態に結び付ける遷移を決定すると、第4のメモリセル110に記憶されたビットa3k3を取り出すことが可能になる。この例において、選択した遷移は状態S6k3から始まるとともに状態S6k4で終わることができ、a3k3=0に対応することができる。この点において、処理は、最も高いパス計量値を持つそれらの遷移を選択することによって、符号化パスの他の先行の状態をトレースバックするために繰り返されてもよい。図8を参照して、上に記載した処理で取り出された符号化パスは、太線で示されるとともに、最初から最後までの状態シーケンスS0k‐S0k1‐S4k2‐S6k3‐S3k4を含む。符号化されていない信号DINの部分に対応する信号DOUTの残りの部分例えば、ビットa1k,a2k,a1k1,a2k1,a1k2,a2k2,a1k3,及びa2k3は、代わりにディスクリミネータユニット625によって取り出されてもよい。特に、各メモリセル110に対して、ディスクリミネータユニット625は、少なくとも一部において、メモリセル110の閾値電圧がプログラムされた部分集合に基づくとともに、少なくとも一部において、そのメモリセル110の閾値電圧を表すDCOUTに基づいた信号DOUTの部分を取り出すことが可能になる。閾値電圧は、トレースバックユニット620によって決定されてもよい。DCOUTは符号化情報レジスタ617に記憶されてもよい。実施形態において、部分集合に属するプログラム分布は、互いにオーバーラップすることはなく、部分集合内の各プログラム分布は、信号DINの決定部分例えば、符号化されなかった部分に関連することができる。したがって、メモリセル110の閾値電圧がプログラムされた部分集合及び閾値電圧それ自体を知ることにより、閾値電圧がプログラムされた特定のプログラム分布及び信号DINの関連部分を識別することができるようになる。例えば、先の例の第4のメモリセル110を参照すると、トレースバックユニット620は、その閾値電圧がプログラムされた部分集合が部分集合B3であると決定することができる。図3を参照すると、部分集合B3は、プログラム分布D3,D7,D11,及びD15を含むことができる。関連したDCOUTは、部分集合B3に属するプログラム分布D3の中央ピーク付近に位置し、かつ、部分集合B2に順次属するプログラム分布D2にわずかにシフトした閾値電圧に対応することができる図7C参照。したがって、その閾値電圧がプログラムされた部分集合が部分集合B3から構成されることを知ることにより、閾値電圧がプログラム分布D3にプログラムされたかどうかを判定する方法を可能にする。例えば、各部分集合D0,D1,D2,D3のプログラム分布は、b1k3=0及びb2k3=0に関連してもよく、各部分集合D4,D5,D6,D7のプログラム分布は、b1k3=1及びb2k3=0に関連してもよく、各部分集合D8,D9,D10,D11のプログラム分布は、b1k3=0及びb2k3=1に関連してもよく、各部分集合D12,D13,D14,D15のプログラム分布は、b1k3=1及びb2k3=1に関連してもよい。B1k3=a1k3,b2k3=a2k3であるから、第4のメモリセル110に対応する信号DCOUTの残りの部分は、a1k3=0,a2k3=0から構成されてもよい。このような4つのメモリセルの動作例を繰り返すことによって、信号DOUTが取り出されてもよい。例えば、第1のメモリセル110に対して、a1k=0,a2k=1,a3k=0であり、第2のメモリセル110に対して、a1k1=0,a2k1=1,a3k1=1であり、第3のメモリセル110に対して、a1k2=1,a2k2=0,a3k2=1であり、第4のメモリセル110に対して、a1k3=0,a2k3=0,a3k3=0である。先に記載した符号化‐復号化ユニット120によって実行された動作は、線形結合ユニット205の構造によって定義された特定の畳み込み符号と、特定の部分集合区分とを用いることができる。しかしながら、部分集合と、メモリセルに記憶された情報を符号化することに用いた符合とが異なる場合、同様の考慮が適用されてもよい。例えば、上に記載した実施形態において、各メモリセル110に例えば、ビットa1k,a2k,a3kによって形成された符号化されていない文字列等の3ビットの情報を記憶するために、各メモリセル110は、対応する符号化された文字列b1k,b2k,b3k,b4kに対応して与えられた値に基づいて、16個のプログラム分布D0,D1,...,D15に対応する16個の異なる状態の中から対応する1つの状態にプログラムされてもよい。プログラム分布の数は、文字列b1k,b2k,b3k,b4kを形成するビットの数によって定義されてもよい。この文字列は、文字列を生成するために用いた符号によって導入された冗長性によって順次定義されてもよい。メモリセルに固有の許容誤差によって導入された限界のために、上の例において記載したように、例えば、16個等のプログラム分布の数は過大になるかもしれず、隣接するプログラム分布において過剰のオーバーラップを生じるかもしれない。少な目の数のプログラム分布を用いて同数のビット情報を記憶するアプローチは、1以上のメモリセルに対応するブロックに記憶される情報を符号化することを含んでもよい。このようにして、符号によって定義された冗長性は、ブロックに対応するメモリセルへと細分化されてもよい。その結果、各メモリセルがプログラムされることができるプログラム分布の数は低減されてもよい。このような解決の仕方がどのように実装されることができるかを示す例について、図9A、図9B、及び図9Cを参照して説明する。特定の例において、メモリに記憶される情報は、16ビットの各ブロックがアドレスされたメモリセル110の対応する対に記憶されることができる、6ビットの情報のブロックから構成されてもよい。この目的のために、符号化ユニット130は、結果として、例えば、符号化ユニット910に変更されてもよい。特定の実装例において、アドレスされたメモリセル110の対に記憶される信号DINは、6ビットの文字列a1k,a2k,a3k,a4k,a5k,a6kによって表されてもよい。符号化ユニット910は、符号化された信号DCINを得るように信号DINを形成する6ビットの文字列を符号化してもよい。符号化ユニット910は、信号DINに冗長性を加える線形符号化スキームを用いる畳み込み符号化器から構成されてもよい。この場合、しかしながら、符号化ユニット910によって導入された冗長性は、メモリセル110の対あたり1ビットから構成されてもよい。信号DINを形成する6ビットの各文字列a1k,a2k,a3k,a4k,a5k,a6kは、符号化された信号DCINを形成する、対応する7ビットの記号b1k,b2k,b3k,b4k,b5k,b6k,b7kに符号化されてもよい。そして、このような7ビットの記号b1k,b2k,b3k,b4k,b5k,b6k,b7kは、アドレス符号ADRによってアドレスされたメモリセル110の対に記憶される読み出し‐プログラムユニット115に与えられてもよい。本発明の実施形態によれば、ビットb1k,b2k,b3k,b4kは、ビットa1k,a2k,a3k,a4kに同期することができ、一方、ビットb5k,b6k,b7kは、図9Bに示すように、線形結合ユニット920によって、ビットa5k,a6kから生成されてもよい。6ビットの文字列a1k,a2k,a3k,a4k,a5k,a6kは、対応する7ビットの記号b1k,b2k,b3k,b4k,b5k,b6k,b7kに符号化されることができるので、メモリセル110の各対は、27=128個の異なる状態にプログラムされてもよい。したがって、アドレスされた対の各メモリセル110は、第1のメモリセル対のそれぞれ12個のプログラム分布E0,E1,...,E11と、第2のメモリセル対のそれぞれ12個のプログラム分布F0,F1,...,F11に対応して、12個の異なる状態の中の対応する1つの状態にプログラムされてもよい。この方法において、メモリセルの各対110がプログラムされることが可能である128個の異なる状態において各状態は、プログラム対Ei,Eji=1~11,j=1~11によって定義された1212=144個の状態の中の対応する状態に関連してもよい。したがって、このような値で、144-128=16個の分布対Ei,Ejを用いる必要がない。ビットb1k,b2k,b3k,b4k,b5k,b6k,b7kの値と、プログラム分布対Ei,Ejとによって特定された128個の状態の間の関係は、符号化ユニット910または読み出し‐プログラムユニット115に含まれたマッピングユニット図示せずによって定義されてもよい。この場合においてさえ、ビットb1k,b2k,b3k,b4k,b5k,b6k,b7kによって定義された128個の状態と、様々なプログラム分布対Ei,Ejとの間の関係は、部分集合を区分することを含んでもよい。より詳細には、図9Cに示すように、128個の状態は、23=8個の異なる部分集合SB0,SB1,SB2,SB3,SB4,SB5,SB6,SB7に区分されてもよく、各部分集合は24=16個のプログラム分布対Ei,Ejを含んでいる。各部分集合は、線形結合ユニット920によって生成された対応する文字列b5k,b6k,b7kの値によって特定されてもよい。さらに、各部分集合SB0,SB1,SB2,SB3,SB4,SB5,SB6,SB7によって、様々なプログラム分布の対Ei,Ej間の距離は、このようにして同一のプログラム分布間のオーバーラップを避けるように増加されてもよい。図10は、本発明の実施形態に係るコンピュータシステム及びメモリデバイスを概略的に示す図である。このようなコンピュータシステムは、例えば、アプリケーション及び/または他のコードを実行するように、1以上のプロセッサから構成されてもよい。例えば、メモリデバイス810は、図1に示したメモリ100から構成されてもよい。コンピュータデバイス804は、メモリデバイス810を管理するように設定可能な任意の典型的なデバイス、器具、または装置であってもよい。メモリデバイス810は、メモリコントローラ815及びメモリ822を含んでもよい。例示であって制限されるものではないが、コンピュータデバイス804は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイス、またはこれらに類似するような、1以上のコンピュータデバイス及び/またはプラットフォームと、例えば、パーソナルデジタルアシスタントPDA、モバイル通信デバイス、またはこれらに類似するような、1以上のパーソナルコンピュータまたは通信デバイスまたは通信器具と、例えば、データベースまたはデータストレージサービスプロバイダ/システム等の、コンピュータシステム、及び/または提携サービスプロバイダ機能と、及び/またはこれらの任意の組み合わせとを具備することができる。システム800に示した様々なデバイスの全部または一部は、ハードウェア、ファームウェア、ソフトウェア、または、これらの任意の組み合わせを用いて、あるいは、それらを含むことによって組み込まれてもよいと認識されるものである。それゆえ、例示であって限定されるものではないが、コンピュータデバイス804は、バス840と、ホストまたはメモリコントローラ815を通してメモリ822に機能的に連結されている少なくとも1つの処理装置820を含むことができる。処理装置820は、データ計算手続きまたはデータ計算処理の少なくとも一部を実行するように設定可能な1以上の典型的な回路である。例示であって限定されるものではないが、処理装置820は、1以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション特化集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイ、及び類似物、またはこれらの任意の組み合わせを含むことができる。処理装置820は、メモリコントローラ815と通信するように設定されたオペレーティングシステムを含むことができる。このようなオペレーティングシステムは、例えば、バス840によってメモリコントローラ815に送信されるコマンドを生成することができる。このようなコマンドは、読み出しコマンド及び/または書き込みコマンドを含むことができる。書き込みコマンドに応答して、例えば、メモリコントローラ815は、例えば、メモリパーティションへのコマンド書き込みに関連した情報を書き込みセットパルスまたはリセットパルス等のバイアス信号を与えることができる。実施形態において、メモリコントローラ815はメモリデバイス810を動作することができ、処理装置820は、1以上のアプリケーションをホストすることができ、かつ/または、例えば、ホストがメモリデバイス810内のメモリセルにアクセスするようにメモリコントローラに対してコマンドの書き込みを開始することができる。一実施形態において、システムは、1以上のマルチレベルメモリセルに渡って情報を記憶するメモリアレイと、情報の値を決定するメモリアレイにソフトディシジョン及び畳み込み符号化を適用するコントローラと、メモリデバイスを動作させるメモリデバイスコントローラとを含むメモリデバイスから構成されてもよい。システムは更に、1以上のアプリケーションをホストするとともに、ホストがメモリセルアレイ内のメモリセルにアクセスするように、メモリデバイスコントローラに対して書き込みコマンド及び/または読み出しコマンドを開始させるプロセッサを含んでもよい。メモリ822は、典型的な任意のデータ記憶機構である。メモリ822は、例えば、プライマリストレージユニット824、及び/またはセカンダリストレージユニット826を含むことができる。プライマリストレージユニット824は、例えば、ランダムアクセスメモリ、読出し専用メモリなどを含み得る。この例では、処理装置820とは別のものであるとして示されているが、プライマリストレージユニット824の全部または一部は、処理装置820内に設けられているか、あるいは処理装置820と同じ場所に設置されているか、または処理装置820に結合していると理解されるべきものである。セカンダリストレージユニット826は、例えば、プライマリストレージユニットと同型または類似型のメモリ、及び/または、例えば、ディスクドライブ、光学ディスクドライブ、テープドライブ、固体状態記憶ドライブなどの1以上のデータ記憶デバイスまたはシステムを含むことができる。いくらかの実施形態において、セカンダリストレージユニット826はコンピュータ読み取り可能メディア828を動作的に受信可能であってもよく、またはコンピュータ読み取り可能メディア828に結合するように設定可能であってもよい。コンピュータ読み取り可能メディア828は、例えば、システム800内の1以上のデバイスに、アクセス可能なデータ、コード、及び/または命令を伝送でき、かつ/または、アクセス可能なデータ、コード、及び/または命令を生成できる、任意のメディアを含んでもよい。コンピュータデバイス804は、例えば、入力/出力832を含むことができる。入力/出力832は、人及び/または機械入力を受け入れるように、あるいは人及び/または機械入力を導入するように設定することができる1以上の典型的なデバイスまたは機構であるとともに/あるいは、人または機械出力に伝えるように、または人または機械出力に与えるように設定可能な1以上のデバイスまたは機構である。例示であって限定されるものではないが、入力/出力デバイス832は、動作的に設定されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポートなどを含むことができる。本発明の実施形態であると現時点で考えられることについて説明するとともに記載してきたが、請求項の内容から逸脱することなく他の様々に変更されてもよく、かつ均等なものに置換されてもよいと当業者に認識されるべきものである。更に、本発明の精神から逸脱することなく、請求項の内容の教示に対して特定の状況を適用するように多くの変更がなされてもよい。それゆえ、は、開示した前の実施形態に制限されるものではないと意図されるとともに、そのような請求項の内容はまた、添付の特許請求の範囲内及びその均等物にある全ての実施形態を包含することができると意図される。"