"第1テスト用パッドと、第2テスト用パッドと、電気回路上、前記第1テスト用パッドと前記第2テスト用パッドの間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない複数のTEGと、を備える半導体装置。請求項1に記載の半導体装置において、前記複数のTEGのそれぞれは、配線パターンと、前記配線パターンに接続されているビアとを有し、前記配線パターンの形状、及び前記配線パターンに対する前記ビアの位置の少なくとも一方が互いに異なっている半導体装置。請求項2に記載の半導体装置において、前記複数のTEGそれぞれの位置を示す位置表示マークをさらに備える半導体装置。請求項3に記載の半導体装置において、前記位置表示マークの形状は、前記複数のTEGそれぞれで異なる半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記複数のTEGは、OBRICHOpticalBeamInducedResistanceChange用のTEGである半導体装置。請求項1~5のいずれか一項に記載の半導体装置において、前記複数のTEG上に形成された複数の配線層と、前記複数の配線層のそれぞれに形成された配線及び複数のダミーパターンと、を備え、平面視において、前記複数のTEGは、いずれの前記配線及び前記ダミーパターンにも重なっていない半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、基板と、前記基板の上に形成された複数の配線層と、を備え、前記複数のTEGにより一つのTEG郡が形成されており、前記複数の配線層のうち少なくとも2つの配線層それぞれに、前記TEG郡が形成されている半導体装置。請求項7に記載の半導体装置において、前記複数のTEG郡は、互いに同一の前記第1テスト用パッド及び前記第2テスト用パッドに接続している半導体装置。請求項7又は8に記載の半導体装置において、互いに異なる前記配線層に形成された前記TEG郡は、平面視において互いに異なる場所に形成されている半導体装置。請求項7又は8に記載の半導体装置において、互いに異なる前記配線層に形成された前記TEG郡は、平面視において互いに重なっている半導体装置。多層配線層のいずれかの配線層に、互いに直列又は並列に接続されており、かつ平面視で互いに重なっていない複数のTEGを形成するとともに、最表層の配線層に、前記複数のTEGに接続する第1テスト用パッド及び第2テスト用パッドを形成する工程と、前記第1テスト用パッド及び前記第2テスト用パッドにテスト用信号を入力することにより、前記複数のTEGを検査する工程と、を備える半導体装置の製造方法。請求項11に記載の半導体装置の製造方法において、前記複数のTEGのそれぞれは、配線パターンと、前記配線パターンに接続されているビアとを有し、前記配線パターンの形状、又は前記配線パターンに対する前記ビアの位置の少なくとも一方が互いに異なっている半導体装置の製造方法。請求項11又は12に記載の半導体装置の製造方法において、前記複数のTEGを同時に検査する工程において、前記複数のTEGを用いてOBRICHを行う半導体装置の製造方法。請求項13に記載の半導体装置の製造方法において、前記多層配線層を形成する工程において、前記複数のTEGそれぞれの位置を示す位置表示マークを形成する半導体装置の製造方法。請求項11~14のいずれか一項に記載の半導体装置の製造方法において、前記多層配線層を形成する工程において、前記複数のTEGよりも上に位置する全ての配線層において、配線及び複数のダミーパターンを、前記複数のTEGのいずれにも重ならない位置に形成する半導体装置の製造方法。請求項11~15のいずれか一項に記載の半導体装置の製造方法において、前記複数のTEGにより一つのTEG群が形成されており、前記多層配線層を形成する工程において、少なくとも2つの配線層それぞれに、前記TEG群を形成する半導体装置の製造方法。請求項16に記載の半導体装置の製造方法において、前記複数のTEG群は、互いに同一の前記第1テスト用パッド及び前記第2テスト用パッドに接続している半導体装置の製造方法。上記したように、TEGの占有面積を小さくすることが望まれている。一方で、例えば特許文献3のように、複数のTEGを垂直に積層すると、どのTEGに不良が発生しているかを確認することが困難になる。このため、TEGによる検査結果を容易に確認できるようにしつつ、TEGの占有面積を小さくすることが望まれる。本発明によれば、第1テスト用パッドと、第2テスト用パッドと、電気回路上、前記第1テスト用パッドと前記第2テスト用パッドの間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない複数のTEGと、を備える半導体装置が提供される。本発明によれば、第1テスト用パッドと第2テスト用パッドの間に、複数のTEGが直列又は並列に配置されている。このため、複数のTEGそれぞれ別にテスト用パッドを設ける場合と比較して、TEGの占有面積を小さくすることができる。また複数のTEGは平面視で重なっていないため、TEGによる検査結果を容易に確認できる。本発明によれば多層配線層のいずれかの配線層に、互いに直列又は並列に接続されており、かつ平面視で互いに重なっていない複数のTEGを形成するとともに、最表層の配線層に、前記複数のTEGに接続する第1テスト用パッド及び第2テスト用パッドを形成する工程と、前記第1テスト用パッド及び前記第2テスト用パッドにテスト用信号を入力することにより、前記複数のTEGを検査する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、TEGによる検査結果を容易に確認できるようにしつつ、TEGの占有面積を小さくすることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、TEG群300を有している。TEG群300は、第1テスト用パッド310、第2テスト用パッド312、及び複数のTEG第1TEG320、第2TEG340、及び第3TEG360を有している。複数のTEGは、電気回路上、第1テスト用パッド310と第2テスト用パッド312の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。本実施形態において、TEG群300を構成するTEGは、OBRICHOpticalBeamInducedResistanceChange用のTEGである。以下、詳細に説明する。本実施形態において、TEG群300を構成する第1TEG320、第2TEG340、及び第3TEG360は、この順に互いに直列に接続している。また第1TEG320の始端は、配線及びビアを介して第1テスト用パッド310に接続しており、第3TEG360の終端は、配線及びビアを介して第2テスト用パッド312に接続している。第1TEG320、第2TEG340、及び第3TEG360は、配線パターンと、配線パターンに接続されているビアとを有しており、配線パターンの形状、及び配線パターンに対するビアの位置の少なくとも一方が互いに異なっている。ただし、いずれのTEGも、ショート不良が発生しやすいパターンを有している。この不良が発生しやすいパターンは、各TEGで異なっている。そして各TEGは、いずれも半導体装置の設計基準に沿って形成されている。すなわちTEG群300は、量産工程での異常を検出するために使用される。具体的には、第1TEG320は、配線パターン321及び配線パターン322を有している。配線パターン321は第1の配線層に形成されており、配線パターン322は、第1の配線層の一つ上又は一つ下の配線層に形成されている。配線パターン321の終端は、ビアを介して配線パターン322の始端に接続している。そしてビアが設けられた部分では、配線パターン321と配線パターン322は、同一方向に延伸している。配線パターン321及び配線パターン322は、同一方向に90°に折り曲げられた折り曲げ部を2箇所連続して有しているため、最小間隔で平行に設けられた2本の配線を有することになる。すなわち第1TEG320は、最小間隔で配置された2本の配線が互いに近接又は短絡しているか否かを検査するためのTEGである。また、第2TEG340は、配線パターン341及び配線パターン342を有している。配線パターン341は第1の配線層に形成されており、配線パターン342は、第1の配線層の一つ上又は一つ下の配線層に形成されている。配線パターン321の終端は、ビアを介して配線パターン322の始端に接続している。そしてビアが設けられた部分では、配線パターン321と配線パターン322は、直交する方向に延伸している。すなわち第2TEG340は、互いに直行する方向に延伸している配線が互いの端部で重なっており、かつこの端部でビアを介して接続する場合において、接続がきちんと行われているか否かを検査するためのTEGである。また第3TEG360は、互いに平行に延伸している複数の配線パターン361を有している。互いに隣り合っている配線パターン361は、その中央部で配線パターン362及びビア363を介して、互いに接続している。配線パターン362は、配線パターン361の一つ上又は一つ下の配線層に形成されている。すなわち第3TEG360は、互いに隣り合う配線が短い配線及びビアを介して接続されている場合において、接続がきちんと行われているか否かを検査するためのTEGである。また、TEG群300は位置表示マーク382、位置表示マーク384、及び位置表示マーク386を備えている。位置表示マーク382は第1TEG320の位置を示すためのパターンであり、位置表示マーク384は第2TEG340の位置を示すためのパターンであり、位置表示マーク386は第3TEG360の位置を示すためのパターンである。位置表示マーク382、位置表示マーク384、及び位置表示マーク386は、第1TEG320、第2TEG340、及び第3TEG360よりも上層、例えば第1テスト用パッド310及び第1TEG320と同一層に形成されている。図2は、図1に示したTEG群300のレイアウトを示す平面図である。本図に示す状態において、半導体装置は複数の半導体チップが個片化されておらず、例えばウェハのまままである。TEG群300は、スクライブ領域20に設けられている。スクライブ領域20は、複数のチップ領域10を互いに分離する領域であり、図3に示すように、チップ領域10を個々の半導体チップに分割する際にダイシングブレード50が通る領域である。ただし図3に示すように、ダイシングブレード50の幅は、スクライブ領域20の幅より狭い。このため、個片化後の半導体チップにおいても、TEG群300の少なくとも一部が残っている。チップ領域10には、電極パッド110、配線112、及びダミーパターン120が設けられている。ダミーパターン120は、配線112と同一工程で形成された導体パターンであり、配線としては機能せずにフローティング状態になっている。ダミーパターン120は、電極パッド110を形成するときのCMP工程において電極パッド110を有する配線層の平坦性を担保するために、電極パッド110や配線が形成されていない領域に一定の間隔で設けられている。スクライブ領域20にも、ダミーパターン120が設けられている。ただしダミーパターン120は平面視でTEG群300と重なる領域には形成されていない。図4は、図2のA-A ́断面図である。この図に示すように、図1及び図2に示した半導体装置は、シリコン基板などの基板30を有している。チップ領域10に位置する基板30には、MOSトランジスタなどの素子が複数形成されている。そして基板30上には、多層配線層が形成されている。多層配線層を形成する各配線層には、ダミーパターン120が形成されている。ただしいずれの配線層においても、平面視でTEG群300と重なる領域には、ダミーパターン120は形成されていない。このため、OBRICHを用いた検査を行う場合、第1TEG320、第2TEG340、及び第3TEG360上に位置する配線層を研磨除去しなくても、これらTEGに光を照射することができる。また、多層配線層を構成する配線層のうち最上層の配線層に、第1テスト用パッド310及び第1TEG320が形成されている。また最上層の配線層には、図1に示した位置表示マーク382,384,386も形成されている。このため、多層配線層を研磨しなくても、位置表示マーク382,384,386を視認することができる。図5は、図1に示したTEG群300を用いた検査方法を示す平面図である。TEG群300を用いて検査を行う場合、第1テスト用パッド310及び第1TEG320にプローブをあて、これらの間に定電圧を印加する。これにより、TEG群300を構成する第1TEG320、第2TEG340、及び第3TEG360それぞれに電圧が加わる。この状態で、TEG群300の特定の箇所に光、例えば赤外域のレーザを照射する。すると、TEG群300を構成する配線及びビアのうち光が照射された部分は加熱されるため、第1テスト用パッド310と第1TEG320の間で測定される抵抗値が変化する。配線及びビアに欠陥例えばショートが生じていた場合、この抵抗値の変化量は、正常な状態と比べて異なる値を示す。従って、第1テスト用パッド310と第1TEG320の間を流れる電流量の変化量を、光の照射箇所に対応付けてマップ化することにより、欠陥の箇所が分かる。ここで、本実施形態では、位置表示マーク382,384,386を設けている。このため、図5に示されるように、いずれのTEGで欠陥が生じているかを容易に確認することができる。以上、本実施形態によれば、第1テスト用パッド310と第2テスト用パッド312の間に、第1TEG320、第2TEG340、および第3TEG360が直列に配置されている。このため、第1TEG320、第2TEG340、および第3TEG360それぞれ別にテスト用パッドを設ける場合と比較して、TEG群300の占有面積を小さくすることができる。また第1TEG320、第2TEG340、および第3TEG360は平面視で重なっていないため、第1TEG320、第2TEG340、および第3TEG360による検査結果を容易に確認できる。また、本実施形態において第1TEG320、第2TEG340、及び第3TEG360は、いずれもショート不良が発生しやすいパターンにおいて不良が発生しているか否かを検査するためのTEGであり、オープン不良が発生しやすいパターンを有していない。そして第1TEG320、第2TEG340、及び第3TEG360は互いに直列に接続されている。このため、いずれかのTEGにおいてショート不良が発生しても、他のTEGの検査には影響が生じない。第2の実施形態図6は、第2の実施形態に係る半導体装置が有するTEG群300の構成を示す平面図であり、第1の実施形態における図1に相当している。本実施形態に係るTEG群300は、位置表示マーク382,384,386の形状、例えば平面形状が互いに異なる点を除いて、第1の実施形態に係るTEG群300と同様の構成である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、位置表示マーク382,384,386の形状が互いに異なるため、いずれのTEGで欠陥が生じているかを、さらに容易に確認することができる。第3の実施形態図7は、第3の実施形態に係る半導体装置が有するTEG群300の構成を示す平面図であり、第1の実施形態における図1に相当している。本実施形態に係るTEG群300は、以下の点を除いて第1又は第2の実施形態に係るTEG群300と同様の構成を有している。まず、第1TEG320、第2TEG340、第3TEG360は、第1テスト用パッド310及び第2テスト用パッド312に対し、互いに並列に接続されている。また、第1TEG320及び第2TEG340の形状が異なる。そして本実施形態における第1TEG320、第2TEG340、及び第3TEG360は、いずれもオープン不良が発生しやすいパターンを有している。具体的には、第1TEG320は、配線パターン323及びビア324を有している。配線パターン323は、同一方向に90°に折り曲げられた折り曲げ部を2箇所連続して有しているため、平行に設けられた配線を複数本有することになる。これらの配線の間隔は、最小間隔であってもよいし、これより大きくてもよい。そしてビア324は、配線パターン323のうち折れ曲がり部から離れた所に接続している。すなわち第1TEG320は、複数の配線が互いに平行に形成されている場合において、ビアが隣の配線にショートしているか否かを検査するためのTEGである。なお、ビア324は配線パターン323の上に位置していてもよいし、下に位置していてもよい。第2TEG340は、配線パターン343及び複数のビア344を有している。ビア344は配線パターン343に接続している。配線パターン343は、端部が互いに揃っていて互いに平行かつ同じ長さの複数の配線を直列につないだ形状を有している。これらの配線の配置間隔は、最小間隔となっている。そしてビア344は、これら複数の配線の両端それぞれに設けられている。すなわち第2TEG340は、互いに近接している複数のビアがショートしているか否かを検査するためのTEGである。なお、配線パターン343、配線パターン323、及び配線パターン361は互いに同一層に形成されている。また配線パターン362も、これらの配線配線パターン361等と同一層に形成されている。本実施形態によっても、第1又は第2の実施形態と同様の効果を得ることができる。また、本実施形態において第1TEG320、第2TEG340、及び第3TEG360は、いずれもオープン不良が発生しやすいパターンにおいて不良が発生しているか否かを検査するためのTEGであり、ショート不良が発生しやすいパターンを有していない。そして第1TEG320、第2TEG340、及び第3TEG360は互いに並列に接続されている。このため、いずれかのTEGにおいてオープン不良が発生しても、他のTEGの検査には影響が生じない。なお、本実施形態では第1TEG320、第2TEG340、及び第3TEG360は互いに並列になっているため、これら各TEGの抵抗を互いに同一の値にするのが好ましい。第4の実施形態図8は、第4の実施形態に係る半導体装置が有するTEG群300の構成を示す平面図であり、第1の実施形態における図1に相当している。本実施形態に係るTEG群300は、第1TEG320及び第2TEG340が互いに直列に接続されている点を除いて、第3の実施形態に係る半導体装置と同様の構成である。そして第1TEG320及び第2TEG340の組に対し、第3TEG360は並列に接続されている。本実施形態によっても、第3の実施形態と同様の効果を得ることができる。なお、本実施形態では、第1TEG320及び第2TEG340の抵抗の和と、第3TEG360の抵抗が同一の値にするのが好ましい。また本実施形態において、第1TEG320及び第2TEG340にショート不良が発生しやすいパターンを導入するとともにオープン不良が発生しやすいパターンを導入せず、かつ、第3TEG360にオープン不良が発生しやすいパターンを導入するとともにショート不良が発生しやすいパターンを導入しないでおくと、第1TEG320、第2TEG340、及び第3TEG360のいずれかに不良が発生しても、他のTEGによる検査に影響を与えないで済む。第5の実施形態図9は、第5の実施形態に係る半導体装置が有するTEG群の構成を示す平面図であり、第3の実施形態における図7に相当している。図10は、図9のB-B ́断面図である。本実施形態に係る半導体装置は、TEG群300とは異なる配線層にTEG群301が形成されている点を除いて、第3又は第4の実施形態に係る半導体装置と同様の構成である。TEG群301は、TEG群300と同様のTEGを有しており、また、平面視でTEG群300とは重ならない位置に形成されている。そしてTEG群301は、TEG群300とは異なる第1テスト用パッド310及び第2テスト用パッド312を有している。なお、図9に示す例において、多層配線層を形成する各配線層にTEG群300と同様のTEG群を形成しても良い。またTEG群300及びTEG群301が有する各TEGは、第一の実施形態と同様の形状を有していてもよい。本実施形態によっても、第3又は第4の実施形態と同様の効果を得ることができる。また、複数の配線層に対して検査を行うことができる。第6の実施形態図11は、第6の実施形態に係る半導体装置が有するTEG群の構成を示す平面図であり、第5の実施形態における図9に相当している。本実施形態に係る半導体装置は、TEG群301が独自の第1テスト用パッド310及び第2テスト用パッド312を有しておらず、TEG群300の第1テスト用パッド310及び第2テスト用パッド312に接続している点を除いて、第5の実施形態に係る半導体装置と同様の構成である。すなわち本実施形態では、TEG群300とTEG群301は、同一の第1テスト用パッド310及び第2テスト用パッド312に対して並列に接続している。なお、TEG群300と同様のTEG群が3層以上の配線層のそれぞれに形成されている場合、これら3つ以上のTEG群を、同一の第1テスト用パッド310及び第2テスト用パッド312に対して並列に接続してもよい。本実施形態によっても、第5の実施形態と同様の効果を得ることができる。また、第1テスト用パッド310及び第2テスト用パッド312の数を少なくすることができるため、TEGの占有面積をさらに小さくすることができる。第7の実施形態図12は、第7の実施形態に係る半導体装置が有するTEG群の構成を示す断面図であり、第5の実施形態における図10に対応している。本実施形態に係る半導体装置は、TEG群301が、平面視でTEG群300と重なるように形成されている点を除いて、第5の実施形態に係る半導体装置と同様の構成である。本実施形態によっても、第5の実施形態と同様の効果を得ることができる。また、TEG群300とTEG群301を重ねているため、TEGの占有面積をさらに小さくすることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えばTEG群300に含まれる各TEGは、エミッション顕微鏡により検査を行うためのTEGであってもよい。"