第1交流電圧と直流電圧の各印加端間に接続された第1スイッチと、第2交流電圧と前記直流電圧の各印加端間に接続された第2スイッチと、前記第1交流電圧と基準電圧の各印加端間に接続された第3スイッチと、前記第2交流電圧と前記基準電圧の各印加端間に接続された第4スイッチと、前記第1交流電圧と前記直流電圧から第1オン検出信号と第1オフ検出信号を個別に生成する第1比較回路と、前記第2交流電圧と前記直流電圧から第2オン検出信号と第2オフ検出信号を個別に生成する第2比較回路と、少なくとも前記第1比較回路と前記第2比較回路の各出力に基づいて前記第1スイッチ~前記第4スイッチのオン/オフ制御を行うタイミング生成部と、を有することを特徴とするスイッチング整流回路。前記第1比較回路は、前記第1交流電圧が前記直流電圧よりも高い第1閾値電圧を上回ったときに、前記第1オン検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記直流電圧よりも低い第3閾値電圧を下回ったときに、前記第1オン検出信号をローレベルまたはハイレベルとする第1ヒステリシスコンパレータと、前記第1交流電圧が前記直流電圧よりも高く前記第1閾値電圧よりも低い第2閾値電圧を上回ったときに、前記第1オフ検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに、前記第1オフ検出信号をローレベルまたはハイレベルとする第1コンパレータと、を有し、前記第2比較回路は、前記第2交流電圧が前記第1閾値電圧を上回ったときに、前記第2オン検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第3閾値電圧を下回ったときに、前記第2オン検出信号をローレベルまたはハイレベルとする第2ヒステリシスコンパレータと、前記第2交流電圧が前記第2閾値電圧を上回ったときに、前記第2オフ検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに、前記第2オフ検出信号をローレベルまたはハイレベルとする第2コンパレータと、を有することを特徴とする請求項1に記載のスイッチング整流回路。前記第1交流電圧と前記基準電圧から第3検出信号を生成する第3比較回路と、前記第2交流電圧と前記基準電圧から第4検出信号を生成する第4比較回路と、をさらに有し、前記タイミング制御部は、少なくとも前記第1比較回路~前記第4比較回路の各出力に基づいて前記第1スイッチ~前記第4スイッチのオン/オフ制御を行うことを特徴とする請求項2に記載のスイッチング整流回路。前記第3比較回路は、前記第1交流電圧が前記基準電圧よりも低い第4閾値電圧を下回ったときに、前記第3検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記基準電圧よりも高い第5閾値電圧を上回ったときに、前記第3検出信号をローレベルまたはハイレベルとする第3ヒステリシスコンパレータを有し、前記第4比較回路は、前記第2交流電圧が前記第4閾値電圧を下回ったときに、前記第4検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第5閾値電圧を上回ったときに、前記第4検出信号をローレベルまたはハイレベルとする第4ヒステリシスコンパレータを有することを特徴とする請求項3に記載のスイッチング整流回路。前記第1交流電圧または前記第2交流電圧が前記第1閾値電圧を上回ってから所定時間が経過するまでハイレベルまたはローレベルを維持するイネーブル信号を生成する時定数回路をさらに有し、前記タイミング制御部は、少なくとも前記第1比較回路~前記第4比較回路と前記時定数回路の各出力に基づいて前記第1スイッチ~第4スイッチのオン/オフ制御を行うことを特徴とする請求項4に記載のスイッチング整流回路。前記所定時間は、前記直流電圧の電圧値が高いほど短くなるように可変制御されることを特徴とする請求項5に記載のスイッチング整流回路。前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第4閾値電圧を下回ってから第1待機時間が経過したときに前記第3スイッチをオンとし、前記第2交流電圧が前記第4閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第4閾値電圧を下回ってから第2待機時間が経過したときに前記第4スイッチをオンとし、前記第1交流電圧が前記第4閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する、ことを特徴とする請求項4に記載のスイッチング整流回路。前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったとき、若しくは、前記第1交流電圧が前記第1閾値電圧を上回ってから所定時間が経過したときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったとき、若しくは、前記第2交流電圧が前記第1閾値電圧を上回ってから所定時間が経過したときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第4閾値電圧を下回ってから第1待機時間が経過したときに前記第3スイッチをオンとし、前記第2交流電圧が前記第4閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第4閾値電圧を下回ってから第2待機時間が経過したときに前記第4スイッチをオンとし、前記第1交流電圧が前記第4閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する、ことを特徴とする請求項5または請求項6に記載のスイッチング整流回路。前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第4閾値電圧を下回ったときに前記第3スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第4閾値電圧を下回ったときに前記第4スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する、ことを特徴とする請求項4に記載のスイッチング整流回路。前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第3スイッチをオンとし、前記第2交流電圧が前記第4閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第4スイッチをオンとし、前記第1交流電圧が前記第4閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する、ことを特徴とする請求項4に記載のスイッチング整流回路。前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチ及び前記第4スイッチをいずれもオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチ及び前記第4スイッチをいずれもオフとするように、前記第1オン/オフ制御信号及び前記第4オン/オフ制御信号を各々生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチ及び前記第3スイッチをいずれもオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチ及び第3スイッチをいずれもオフとするように、前記第2オン/オフ制御信号及び前記第3オン/オフ制御信号を各々生成する、ことを特徴とする請求項2に記載のスイッチング整流回路。前記タイミング生成部は、前記第1スイッチ及び前記第2スイッチ各々のオン時に、前記第1交流電圧及び前記第2交流電圧が各々前記第2閾値電圧を下回っても、これを無視することを特徴とする請求項7~請求項11のいずれかに記載のスイッチング整流回路。第1交流電圧と直流電圧の各印加端間に接続された第1スイッチと、第2交流電圧と前記直流電圧の各印加端間に接続された第2スイッチと、前記第1交流電圧と基準電圧の各印加端間に接続された第3スイッチと、前記第2交流電圧と前記基準電圧の各印加端間に接続された第4スイッチと、前記第1交流電圧と前記直流電圧から第1検出信号を生成する第1比較回路と、前記第2交流電圧と前記直流電圧から第2検出信号を生成する第2比較回路と、前記第1交流電圧と前記基準電圧から第3検出信号を生成する第3比較回路と、前記第2交流電圧と前記基準電圧から第4検出信号を生成する第4比較回路と、少なくとも前記第1比較回路~前記第4比較回路の各出力に基づいて前記第1スイッチ~前記第4スイッチのオン/オフ制御を行うタイミング生成部と、を有することを特徴とするスイッチング整流回路。前記第1比較回路は、前記第1交流電圧が前記直流電圧よりも高い第1閾値電圧を上回ったときに、前記第1検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記直流電圧よりも高く前記第1閾値電圧よりも低い第2閾値電圧を下回ったときに、前記第1検出信号をローレベルまたはハイレベルとする第1ヒステリシスコンパレータを有し、前記第2比較回路は、前記第2交流電圧が前記第1閾値電圧を上回ったときに、前記第2検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに、前記第2検出信号をローレベルまたはハイレベルとする第2ヒステリシスコンパレータを有し、前記第3比較回路は、前記第1交流電圧が前記基準電圧よりも低い第3閾値電圧を下回ったときに、前記第3検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記基準電圧よりも高い第4閾値電圧を上回ったときに、前記第3検出信号をローレベルまたはハイレベルとする第3ヒステリシスコンパレータを有し、前記第4比較回路は、前記第2交流電圧が前記第3閾値電圧を下回ったときに、前記第4検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第4閾値電圧を上回ったときに、前記第4検出信号をローレベルまたはハイレベルとする第4ヒステリシスコンパレータを有することを特徴とする請求項13に記載のスイッチング整流回路。前記第1比較回路は、前記第1交流電圧が前記直流電圧よりも高い第1閾値電圧を上回ったときに、前記第1検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記直流電圧よりも低い第2閾値電圧を下回ったときに、前記第1検出信号をローレベルまたはハイレベルとする第1ヒステリシスコンパレータを有し、前記第2比較回路は、前記第2交流電圧が前記第1閾値電圧を上回ったときに、前記第2検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに、前記第2検出信号をローレベルまたはハイレベルとする第2ヒステリシスコンパレータを有し、前記第3比較回路は、前記第1交流電圧が前記基準電圧よりも低い第3閾値電圧を下回ったときに、前記第3検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記基準電圧よりも高い第4閾値電圧を上回ったときに、前記第3検出信号をローレベルまたはハイレベルとする第3ヒステリシスコンパレータを有し、前記第4比較回路は、前記第2交流電圧が前記第3閾値電圧を下回ったときに、前記第4検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第4閾値電圧を上回ったときに、前記第4検出信号をローレベルまたはハイレベルとする第4ヒステリシスコンパレータを有することを特徴とする請求項13に記載のスイッチング整流回路。前記第1交流電圧または前記第2交流電圧が前記第1閾値電圧を上回ってから所定時間が経過するまでハイレベルまたはローレベルを維持するマスク信号を生成する時定数回路をさらに有し、前記タイミング制御部は、少なくとも前記第1比較回路~前記第4比較回路と前記時定数回路の各出力に基づいて前記第1スイッチ~第4スイッチのオン/オフ制御を行うことを特徴とする請求項14または請求項15に記載のスイッチング整流回路。前記所定時間は、前記直流電圧の電圧値が高いほど短くなるように可変制御されることを特徴とする請求項16に記載のスイッチング整流回路。前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第3閾値電圧を下回ってから第1待機時間が経過したときに前記第3スイッチをオンとし、前記第2交流電圧が前記第3閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第3閾値電圧を下回ってから第2待機時間が経過したときに前記第4スイッチをオンとし、前記第1交流電圧が前記第3閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する、ことを特徴とする請求項14または請求項15に記載のスイッチング整流回路。前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったとき、若しくは、前記第1交流電圧が前記第1閾値電圧を上回ってから所定時間が経過したときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったとき、若しくは、前記第2交流電圧が前記第1閾値電圧を上回ってから所定時間が経過したときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第3閾値電圧を下回ってから第1待機時間が経過したときに前記第3スイッチをオンとし、前記第2交流電圧が前記第3閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第3閾値電圧を下回ってから第2待機時間が経過したときに前記第4スイッチをオンとし、前記第1交流電圧が前記第3閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する、ことを特徴とする請求項16または請求項17に記載のスイッチング整流回路。前記タイミング生成部は、前記第1スイッチ及び前記第2スイッチ各々のオン時に、前記第1交流電圧及び前記第2交流電圧が各々前記第2閾値電圧を下回っても、これを無視することを特徴とする請求項18または請求項19に記載のスイッチング整流回路。前記第1スイッチ~前記第4スイッチは、いずれも電界効果トランジスタであることを特徴とする請求項1~請求項20のいずれかに記載のスイッチング整流回路。前記タイミング制御部は、前記直流電圧が所定値に達するまでの間、前記第1スイッチ~前記第4スイッチをいずれもオフとし、各々のボディダイオードを用いた整流動作によって、前記交流電圧を前記直流電圧に整流することを特徴とする請求項21に記載のスイッチング整流回路。請求項1~請求項22のいずれかに記載のスイッチング整流回路を有し、前記直流電圧を用いてバッテリセルの充電制御を行うことを特徴とするバッテリ充電装置。商用交流電源と前記スイッチング整流回路との間を無接点で接続するトランスをさらに有することを特徴とする請求項23に記載のバッテリ充電装置。しかしながら、上記従来構成のスイッチング整流回路200では、トランジスタ201~204のオン/オフタイミングを高精度に制御することが困難であった。そのため、第1交流電圧VAC1または第2交流電圧VAC2が直流電圧VDCを下回るまでにトランジスタ201及び204またはトランジスタ202及び203を確実にオフすることができず、出力コンデンサ205からの逆流電流を生じて電力変換効率を損なうおそれがあった図22を参照。本発明は、本願の発明者によって見い出された上記の問題点に鑑み、電力変換効率を高めることが可能なスイッチング整流回路、及び、これを用いたバッテリ充電装置を提供することを目的とする。上記目的を達成するために、本発明に係るスイッチング整流回路は、第1交流電圧と直流電圧の各印加端間に接続された第1スイッチと、第2交流電圧と前記直流電圧の各印加端間に接続された第2スイッチと、前記第1交流電圧と基準電圧の各印加端間に接続された第3スイッチと、前記第2交流電圧と前記基準電圧の各印加端間に接続された第4スイッチと、前記第1交流電圧と前記直流電圧から第1オン検出信号と第1オフ検出信号を個別に生成する第1比較回路と、前記第2交流電圧と前記直流電圧から第2オン検出信号と第2オフ検出信号を個別に生成する第2比較回路と、少なくとも前記第1比較回路と前記第2比較回路の各出力に基づいて前記第1スイッチ~前記第4スイッチのオン/オフ制御を行うタイミング生成部と、を有する構成第1の構成とされている。なお、上記第1の構成から成るスイッチング整流回路において、前記第1比較回路は、前記第1交流電圧が前記直流電圧よりも高い第1閾値電圧を上回ったときに、前記第1オン検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記直流電圧よりも低い第3閾値電圧を下回ったときに、前記第1オン検出信号をローレベルまたはハイレベルとする第1ヒステリシスコンパレータと、前記第1交流電圧が前記直流電圧よりも高く前記第1閾値電圧よりも低い第2閾値電圧を上回ったときに、前記第1オフ検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1オフ検出信号をローレベルまたはハイレベルとする第1コンパレータとを有し、前記第2比較回路は、前記第2交流電圧が前記第1閾値電圧を上回ったときに、前記第2オン検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第3閾値電圧を下回ったときに、前記第2オン検出信号をローレベルまたはハイレベルとする第2ヒステリシスコンパレータと、前記第2交流電圧が前記第2閾値電圧を上回ったときに、前記第2オフ検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに、前記第2オフ検出信号をローレベルまたはハイレベルとする第2コンパレータと、を有する構成第2の構成にするとよい。また、上記第2の構成から成るスイッチング整流回路は、前記第1交流電圧と前記基準電圧から第3検出信号を生成する第3比較回路と、前記第2交流電圧と前記基準電圧から第4検出信号を生成する第4比較回路と、をさらに有し、前記タイミング制御部は、少なくとも前記第1比較回路~前記第4比較回路の各出力に基づいて前記第1スイッチ~前記第4スイッチのオン/オフ制御を行う構成第3の構成にするとよい。また、上記第3の構成から成るスイッチング整流回路において、前記第3比較回路は、前記第1交流電圧が前記基準電圧よりも低い第4閾値電圧を下回ったときに、前記第3検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記基準電圧よりも高い第5閾値電圧を上回ったときに、前記第3検出信号をローレベルまたはハイレベルとする第3ヒステリシスコンパレータを有し、前記第4比較回路は、前記第2交流電圧が前記第4閾値電圧を下回ったときに、前記第4検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第5閾値電圧を上回ったときに、前記第4検出信号をローレベルまたはハイレベルとする第4ヒステリシスコンパレータを有する構成第4の構成にするとよい。また、上記第4の構成から成るスイッチング整流回路は、前記第1交流電圧または前記第2交流電圧が前記第1閾値電圧を上回ってから所定時間が経過するまでハイレベルまたはローレベルを維持するイネーブル信号を生成する時定数回路をさらに有し、前記タイミング制御部は、少なくとも、前記第1比較回路~前記第4比較回路と前記時定数回路の各出力に基づいて前記第1スイッチ~第4スイッチのオン/オフ制御を行う構成第5の構成にするとよい。また、上記第5の構成から成るスイッチング整流回路は、前記所定時間は、前記直流電圧の電圧値が高いほど短くなるように可変制御される構成第6の構成にするとよい。また、上記第4の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチをオフとするように前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチをオフとするように前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第4閾値電圧を下回ってから第1待機時間が経過したときに前記第3スイッチをオンとし、前記第2交流電圧が前記第4閾値電圧を下回ったときに前記第3スイッチをオフとするように前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第4閾値電圧を下回ってから第2待機時間が経過したときに前記第4スイッチをオンとし、前記第1交流電圧が前記第4閾値電圧を下回ったときに前記第4スイッチをオフとするように前記第4オン/オフ制御信号を生成する構成第7の構成にするとよい。また、上記第5または第6の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし前記第1交流電圧が前記第2閾値電圧を下回ったとき、若しくは、前記第1交流電圧が前記第1閾値電圧を上回ってから所定時間が経過したときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったとき、若しくは、前記第2交流電圧が前記第1閾値電圧を上回ってから所定時間が経過したときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第4閾値電圧を下回ってから第1待機時間が経過したときに前記第3スイッチをオンとし、前記第2交流電圧が前記第4閾値電圧を下回ったときに前記第3スイッチをオフとするように前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第4閾値電圧を下回ってから第2待機時間が経過したときに前記第4スイッチをオンとし、前記第1交流電圧が前記第4閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する構成第8の構成にするとよい。また、上記第4の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチをオフとするように前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第4閾値電圧を下回ったときに前記第3スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第4閾値電圧を下回ったときに前記第4スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する構成第9の構成にするとよい。また、上記第4の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチをオフとするように、記第2オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第3スイッチをオンとし、前記第2交流電圧が前記第4閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第4スイッチをオンとし、前記第1交流電圧が前記第4閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する構成第10の構成にするとよい。また、上記第2の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチ及び前記第4スイッチをいずれもオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチ及び前記第4スイッチをいずれもオフとするように、前記第1オン/オフ制御信号及び前記第4オン/オフ制御信号を各々生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチ及び前記第3スイッチをいずれもオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチ及び第3スイッチをいずれもオフとするように、前記第2オン/オフ制御信号及び前記第3オン/オフ制御信号を各々生成する構成第11の構成にするとよい。また、上記第7~第11いずれかの構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第1スイッチ及び前記第2スイッチ各々のオン時に、前記第1交流電圧及び前記第2交流電圧が各々前記第2閾値電圧を下回っても、これを無視する構成第12の構成にするとよい。また、本発明に係るスイッチング整流回路は、第1交流電圧と直流電圧の各印加端間に接続された第1スイッチと、第2交流電圧と前記直流電圧の各印加端間に接続された第2スイッチと、前記第1交流電圧と基準電圧の各印加端間に接続された第3スイッチと、前記第2交流電圧と前記基準電圧の各印加端間に接続された第4スイッチと、前記第1交流電圧と前記直流電圧から第1検出信号を生成する第1比較回路と、前記第2交流電圧と前記直流電圧から第2検出信号を生成する第2比較回路と、前記第1交流電圧と前記基準電圧から第3検出信号を生成する第3比較回路と、前記第2交流電圧と前記基準電圧から第4検出信号を生成する第4比較回路と、少なくとも前記第1比較回路~前記第4比較回路の各出力に基づいて前記第1スイッチ~前記第4スイッチのオン/オフ制御を行うタイミング生成部と、を有する構成第13の構成とされている。なお、上記第13の構成から成るスイッチング整流回路にて、前記第1比較回路は、前記第1交流電圧が前記直流電圧よりも高い第1閾値電圧を上回ったときに、前記第1検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記直流電圧よりも高く前記第1閾値電圧よりも低い第2閾値電圧を下回ったときに、前記第1検出信号をローレベルまたはハイレベルとする第1ヒステリシスコンパレータを有し、前記第2比較回路は、前記第2交流電圧が前記第1閾値電圧を上回ったときに、前記第2検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに、前記第2検出信号をローレベルまたはハイレベルとする第2ヒステリシスコンパレータを有し、前記第3比較回路は、前記第1交流電圧が前記基準電圧よりも低い第3閾値電圧を下回ったときに、前記第3検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記基準電圧よりも高い第4閾値電圧を上回ったときに、前記第3検出信号をローレベルまたはハイレベルとする第3ヒステリシスコンパレータを有し、前記第4比較回路は、前記第2交流電圧が前記第3閾値電圧を下回ったときに、前記第4検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第4閾値電圧を上回ったときに、前記第4検出信号をローレベルまたはハイレベルとする第4ヒステリシスコンパレータを有する構成第14の構成にするとよい。また、第13の構成から成るスイッチング整流回路にて、前記第1比較回路は、前記第1交流電圧が前記直流電圧よりも高い第1閾値電圧を上回ったときに、前記第1検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記直流電圧よりも低い第2閾値電圧を下回ったときに、前記第1検出信号をローレベルまたはハイレベルとする第1ヒステリシスコンパレータを有し、前記第2比較回路は、前記第2交流電圧が前記第1閾値電圧を上回ったときに、前記第2検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに、前記第2検出信号をローレベルまたはハイレベルとする第2ヒステリシスコンパレータを有し、前記第3比較回路は、前記第1交流電圧が前記基準電圧よりも低い第3閾値電圧を下回ったときに、前記第3検出信号をハイレベルまたはローレベルとし、前記第1交流電圧が前記基準電圧よりも高い第4閾値電圧を上回ったときに、前記第3検出信号をローレベルまたはハイレベルとする第3ヒステリシスコンパレータを有し、前記第4比較回路は、前記第2交流電圧が前記第3閾値電圧を下回ったときに、前記第4検出信号をハイレベルまたはローレベルとし、前記第2交流電圧が前記第4閾値電圧を上回ったときに、前記第4検出信号をローレベルまたはハイレベルとする第4ヒステリシスコンパレータを有する構成第15の構成にするとよい。また、上記第14または第15の構成から成るスイッチング整流回路は、前記第1交流電圧または前記第2交流電圧が前記第1閾値電圧を上回ってから所定時間が経過するまでハイレベルまたはローレベルを維持するマスク信号を生成する時定数回路をさらに有し、前記タイミング制御部は少なくとも前記第1比較回路~前記第4比較回路と前記時定数回路の各出力に基づいて前記第1スイッチ~第4スイッチのオン/オフ制御を行う構成第16の構成にするとよい。また、上記第16の構成から成るスイッチング整流回路において、前記所定時間は、前記直流電圧の電圧値が高いほど短くなるように可変制御される構成第17の構成にするとよい。また、上記第14または第15の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第3閾値電圧を下回ってから第1待機時間が経過したときに前記第3スイッチをオンとし、前記第2交流電圧が前記第3閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第3閾値電圧を下回ってから第2待機時間が経過したときに前記第4スイッチをオンとし、前記第1交流電圧が前記第3閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する構成第18の構成にするとよい。また、上記第16または第17の構成から成るスイッチング整流回路にて、前記タイミング生成部は、前記第1交流電圧が前記第1閾値電圧を上回ったときに前記第1スイッチをオンとし、前記第1交流電圧が前記第2閾値電圧を下回ったとき、若しくは、前記第1交流電圧が前記第1閾値電圧を上回ってから所定時間が経過したときに前記第1スイッチをオフとするように、前記第1オン/オフ制御信号を生成し、前記第2交流電圧が前記第1閾値電圧を上回ったときに前記第2スイッチをオンとし、前記第2交流電圧が前記第2閾値電圧を下回ったとき、若しくは、前記第2交流電圧が前記第1閾値電圧を上回ってから所定時間が経過したときに前記第2スイッチをオフとするように、前記第2オン/オフ制御信号を生成し、前記第1交流電圧が前記第3閾値電圧を下回ってから第1待機時間が経過したときに前記第3スイッチをオンとし、前記第2交流電圧が前記第3閾値電圧を下回ったときに前記第3スイッチをオフとするように、前記第3オン/オフ制御信号を生成し、前記第2交流電圧が前記第3閾値電圧を下回ってから第2待機時間が経過したときに前記第4スイッチをオンとし、前記第1交流電圧が前記第3閾値電圧を下回ったときに前記第4スイッチをオフとするように、前記第4オン/オフ制御信号を生成する構成第19の構成にするとよい。また、上記第18または第19の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第1スイッチ及び前記第2スイッチ各々のオン時に、前記第1交流電圧及び前記第2交流電圧が各々前記第2閾値電圧を下回っても、これを無視する構成第20の構成にするとよい。また、上記第1~第20いずれかの構成から成るスイッチング整流回路において、前記第1スイッチ~第4スイッチは、いずれも電界効果トランジスタである構成第21の構成にするとよい。また、上記第21の構成から成るスイッチング整流回路において、前記タイミング制御部は、前記直流電圧が所定値に達するまでの間、前記第1スイッチ~前記第4スイッチをいずれもオフとし、各々のボディダイオードを用いた整流動作によって、前記交流電圧を前記直流電圧に整流する構成第22の構成にするとよい。また、本発明に係るバッテリ充電装置は、上記第1~第22いずれかの構成から成るスイッチング整流回路を有しており、前記直流電圧を用いてバッテリセルの充電制御を行う構成第23の構成とされている。なお、上記第23の構成から成るバッテリ充電装置は、商用交流電源と前記スイッチング整流回路との間を無接点で接続するトランスをさらに有する構成第24の構成にするとよい。本発明によれば、電力変換効率を高めることが可能なスイッチング整流回路、及び、これを用いたバッテリ充電装置を提供することが可能となる。以下では、バッテリ充電装置に搭載されるスイッチング整流回路に本発明を適用した構成を例に挙げて詳細な説明を行う。<バッテリ充電装置>図1は、本発明に係るバッテリ充電装置の一構成例を示したブロック図である。本構成例のバッテリ充電装置1は、スイッチング整流IC10と、トランス20と、マイコン30と、負荷変調部40と、を有し、商用交流電源2からの交流電圧VACを全波整流して得られる直流電圧VDCを用いてバッテリセル3の充電制御を行う。スイッチング整流IC10には、Hブリッジ部11、検出部12、タイミング生成部13、低電圧検知部14UVLO[UnderVoltageLockOut]部、保護回路15、過電圧検知部16OVP[OverVoltageProtection]部、異常温度検知部17TSD[ThermalShutDown]部、及び、スイッチ18が集積化されている。また、スイッチング整流IC10の外部には、トランス20、マイコン30、負荷変調部40、バッテリセル3のほか、出力コンデンサC1などのディスクリート部品が接続されている。なお、スイッチング整流IC10の構成については後ほど詳細に説明する。トランス20は、商用交流電源2とスイッチング整流IC1との間を無接点で接続する手段であり、一次側コイルL1と二次側コイルL2を有する。マイコン30は、スイッチング整流IC10から直流電圧VDCの供給を受けて、バッテリ電圧VBATTの監視、スイッチ信号SWの生成、及び、モジュレーション入力信号MODINの生成などを行う。負荷変調部40は、マイコン30から入力されるモジュレーション入力信号MODINをトランス20経由で一次側に伝達する。<スイッチング整流IC>Hブリッジ部11は、Pチャネル型MOS電界効果トランジスタM1及びM2と、Nチャネル型MOS電界効果トランジスタM3及びM4と、をHブリッジ型に接続して成る。トランジスタM1のソース及びバックゲートは、いずれも直流電圧VDCの印加端に接続されている。トランジスタM1のドレインは、第1交流電圧VAC1二次側コイルL2の第1端に現れる交流電圧の印加端に接続されている。トランジスタM1のゲートはタイミング生成部13具体的には、第1ゲート信号G1の出力端に接続されている。すなわち、トランジスタM1は、第1交流電圧VAC1と直流電圧VDCの各印加端間に接続された第1スイッチに相当する。トランジスタM2のソース及びバックゲートは、いずれも直流電圧VDCの印加端に接続されている。トランジスタM2のドレインは、第2交流電圧VAC2二次側コイルL2の第2端に現れる交流電圧の印加端に接続されている。トランジスタM2のゲートはタイミング生成部13具体的には、第2ゲート信号G2の出力端に接続されている。すなわち、トランジスタM2は、第2交流電圧VAC2と直流電圧VDCの各印加端間に接続された第2スイッチに相当する。トランジスタM3のソース及びバックゲートは、いずれも基準電圧VSS図1では接地電圧PGNDの印加端に接続されている。トランジスタM3のドレインは、第1交流電圧VAC1の印加端に接続されている。トランジスタM3のゲートは、タイミング生成部13具体的には、第3ゲート信号G3の出力端に接続されている。すなわち、トランジスタM3は、第1交流電圧VACと基準電圧VSSの各印加端間に接続された第3スイッチに相当する。トランジスタM4のソース及びバックゲートは、いずれも基準電圧VSSの印加端に接続されている。トランジスタM4のドレインは、第2交流電圧VAC2の印加端に接続されている。トランジスタM4のゲートは、タイミング生成部13具体的には、第4ゲート信号G4の出力端に接続されている。すなわち、トランジスタM4は、第2交流電圧VAC2と基準電圧VSSの各印加端間に接続された第4スイッチに相当する。なお、トランジスタM1~M4としては、低オン抵抗のパワーパスMOSFETを用いることが望ましい。検出部12は、第1交流電圧VAC1及び第2交流電圧VAC2と、直流電圧VDC及び基準電圧VSSとを比較し、その比較結果に応じた検出信号を生成してタイミング生成部13に送出する。なお、検出部12の具体的な回路構成や動作については、後ほど詳細に説明する。タイミング生成部13は、検出部12から入力される検出信号に基づいて、トランジスタM1~M4のオン/オフ制御を行う。また、タイミング生成部13は、低電圧検知部14から入力される低電圧保護信号、及び、保護回路15から入力される異常保護信号に基づいて、トランジスタM1~M4をいずれもオフとしたり、トランジスタM3とトランジスタM4をいずれもオンさせて、二次側コイルL1の両端間をショートすることにより、整流動作を停止する機能も備えている。なお、タイミング生成部13の具体的な動作については、後ほど詳細に説明する。低電圧検知部14は、直流電圧VDCが所定値以上であるか否かを示す低電圧保護信号を生成し、これをタイミング生成部13に出力する。タイミング生成部13は、低電圧保護信号に基づいて、直流電圧VDCが所定値に達するまでの間、トランジスタM1~M4をいずれもオフとする。すなわち、スイッチング整流IC10は、直流電圧VDCが所定値に達するまでの間、トランジスタM1~M4に各々付随するボディダイオードD1~D4図2A及び図2Bや図3などを参照を用いた整流動作によって、交流電圧VACを直流電圧VDCに整流することになる。保護回路15は、過電圧検知部16から入力される過電圧検知信号や、異常温度検知部17から入力される異常温度検知信号に基づいて、スイッチング整流IC10に何らかの異常が生じているか否かを示す異常保護信号を生成し、これをタイミング生成部13に出力する。なお、タイミング生成部13は、異常保護信号に基づいて、スイッチング整流IC10に何らかの異常が生じていると判断した場合、トランジスタM1~M4を強制的に停止させる。過電圧検知部16は、直流電圧VDCが所定値以上であるか否かを示す過電圧検知信号を生成し、これを保護回路15に出力する。異常温度検知部17は、スイッチング整流IC10の内部温度が所定値以上であるか否かを示す異常温度検知信号を生成し、これを保護回路15に出力する。スイッチ18の第1端は、バッテリ電圧VBATTの印加端に接続されている。スイッチ18の第2端は、直流電圧VDCの印加端に接続されている。スイッチ18の制御端はスイッチ信号SWの入力端に接続されている。なお、交流電圧VACを全波整流して直流電圧VDCを生成するスイッチング整流回路は、上記に挙げた構成要素のうち、特に、Hブリッジ部11、検出部12、タイミング生成部13、及び、出力コンデンサC1によって形成されている。<スイッチング整流動作>図2A及び図2Bは、いずれもスイッチング整流動作を説明するための回路図である。トランジスタM1及びM4がオンされ、トランジスタM2及びM3がオフされている場合には、図2Aに示す経路で電流Iが流れて、出力コンデンサC1が充電される。一方、トランジスタM1及びM4がオフされ、トランジスタM2及びM3がオンされている場合には、図2Bに示す経路で電流Iが流れて、出力コンデンサC1が充電される。このようなスイッチング制御により、交流電圧VACが全波整流されて直流電圧VDCが得られる。なお、トランジスタM1~M4がいずれもオフされている場合には、ボディダイオードD1~D4を用いた整流動作によって、交流電圧VACが直流電圧VDCに整流される。<第1実施形態>図3は、本発明に係るスイッチング整流回路の第1実施形態を示す回路図である。第1実施形態のスイッチング整流回路は、検出部12として、比較回路121~124を有する。比較回路121は、第1交流電圧VACと直流電圧VDCの入力を受けて第1オン検出信号DET1aと第1オフ検出信号DET1bを個別に生成する。比較回路122は、第2交流電圧VACと直流電圧VDCの入力を受けて第2オン検出信号DET2aと第2オフ検出信号DET2bを個別に生成する。比較回路123は、第1交流電圧VACと基準電圧VSSの入力を受けて第3検出信号DET3を生成する。比較回路124は、第2交流電圧VAC2と基準電圧VSSの入力を受けて第4検出信号DET4を生成する。図4は、比較回路121及び122の一構成例を示す回路図である。本構成例の比較回路121は、ヒステリシスコンパレータCMP1aと、コンパレータCMP1bと、を有する。一方、本構成例の比較回路122は、ヒステリシスコンパレータCMP2aと、コンパレータCMP2bと、を有する。ヒステリシスコンパレータCMP1aの非反転入力端は、第1交流電圧VAC1の印加端に接続されている。ヒステリシスコンパレータCMP1aの反転入力端-は直流電圧VDCの印加端に接続されている。ヒステリシスコンパレータCMP1aは、直流電圧VDCよりも第1オフセット電圧X1だけ高い第1閾値電圧VDCX1及び直流電圧VDCよりも第3オフセット電圧X3だけ低い第3閾値電圧VDC-X3と第1交流電圧VAC1とを比較して、第1オン検出信号DET1aの論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータCMP1aは、第1交流電圧VAC1が第1閾値電圧VDCX1を上回ったときに、第1オン検出信号DET1aをハイレベルとし、第1交流電圧VAC1が第3閾値電圧VDC-X3を下回ったときに、第1オン検出信号DET1aをローレベルとする。コンパレータCMP1bの非反転入力端は、第1交流電圧VAC1の印加端に接続されている。コンパレータCMP1bの反転入力端-は、直流電圧VDCの印加端に接続されている。コンパレータCMP1bは、直流電圧VDCよりも高く第1閾値電圧VDCX1よりも低い第2閾値電圧VDCX2と、第1交流電圧VAC1とを比較して、第1オフ検出信号DET1bの論理レベルを切り替える構成とされている。すなわち、コンパレータCMP1bは、第1交流電圧VAC1が第2閾値電圧VDCX2を上回ったときに、第1オフ検出信号DET1bをハイレベルとし、第1交流電圧VAC1が第2閾値電圧VDCX2を下回ったときに、第1オフ検出信号DET1bをローレベルとする。ヒステリシスコンパレータCMP2aの非反転入力端は、第2交流電圧VAC2の印加端に接続されている。ヒステリシスコンパレータCMP2aの反転入力端-は直流電圧VDCの印加端に接続されている。ヒステリシスコンパレータCMP2aは、先述の第1閾値電圧VDCX1及び第3閾値電圧VDC-X3と、第2交流電圧VAC2とを比較して、第2オン検出信号DET2aの論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータCMP2aは、第2交流電圧VAC2が第1閾値電圧VDCX1を上回ったときに、第2オン検出信号DET2aをハイレベルとし、第2交流電圧VAC2が第3閾値電圧VDC-X3を下回ったときに、第2オン検出信号DET2aをローレベルとする。コンパレータCMP2bの非反転入力端は、第2交流電圧VAC2の印加端に接続されている。コンパレータCMP2bの反転入力端-は、直流電圧VDCの印加端に接続されている。コンパレータCMP2bは、先述の第2閾値電圧VDCX2と第2交流電圧VAC2とを比較して、第2オフ検出信号DET2bの論理レベルを切り替える構成とされている。すなわち、コンパレータCMP2bは、第2交流電圧VAC2が第2閾値電圧VDCX2を上回ったときに、第2オフ検出信号DET2bをハイレベルとし、第2交流電圧VAC2が第2閾値電圧VDCX2を下回ったときに、第2オフ検出信号DET2bをローレベルとする。なお、第1オフセット電圧X1は、0.1V~0.4Vの範囲ボディダイオードD1及びD2のオンスレッショルド電圧以下で設定すればよい。第2オフセット電圧X2は0~X1の範囲より具体的には、トランジスタM1及びM2のオン抵抗値×出力電流Iに応じた電圧値であって、例えば10~20mVの範囲で設定すればよい。第3オフセット電圧X3は、VSS0V~VDCの範囲で設定すればよい。また、第1オン検出信号DET1a、第1オフ検出信号DET1b、第2オン検出信号DET2a、及び、第2オフ検出信号DET2bの論理レベルについては、いずれも上記に限定されるものではなく、ハイレベルとローレベルが逆でも構わない。このように、比較回路121は、第1オン検出信号DET1aを生成するヒステリシスコンパレータCMP1aと、第1オフ検出信号DET1bを生成するコンパレータCMP1bを別途用意した構成とされており、比較回路122は、第2オン検出信号DET2aを生成するヒステリシスコンパレータCMP2aと、第2オフ検出信号DET2bを生成するコンパレータCMP2bを別途用意した構成とされている。上記構成を採用したことにより、第1閾値電圧VDCX1と第2閾値電圧VDCX2の双方を精度良く設定することができるので、タイミング生成部13におけるトランジスタM1及びM2のオン/オフ制御を高精度化することが可能となる。従って、本実施形態のスイッチング整流回路であれば、トランジスタM1~M4に付随するボディダイオードD1~D4を極力動作させることなく、かつ、出力電流Iの逆流を確実に防止することができるので、その電力変換効率を高めることが可能となる。図5は、比較回路123及び124の一構成例を示す回路図である。本構成例の比較回路123は、ヒステリシスコンパレータCMP3を有する。一方、本構成例の比較回路124は、ヒステリシスコンパレータCMP4を有する。ヒステリシスコンパレータCMP3の非反転入力端は、基準電圧VSSの印加端に接続されている。ヒステリシスコンパレータCMP3の反転入力端-は、第1交流電圧VAC1の印加端に接続されている。ヒステリシスコンパレータCMP3は、基準電圧VSSよりも第4オフセット電圧X4だけ低い第4閾値電圧VSS-X4及び基準電圧VSSよりも第5オフセット電圧X5だけ高い第5閾値電圧VSSX5と、第1交流電圧VAC1とを比較して、第3検出信号DET3の論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータCMP3は、第1交流電圧VAC1が第4閾値電圧VDC-X4を下回ったときに、第3検出信号DET3をハイレベルとし、第1交流電圧VAC1が第5閾値電圧VDCX5を上回ったときに、第3検出信号DET3をローレベルとする。ヒステリシスコンパレータCMP4の非反転入力端は、基準電圧VSSの印加端に接続されている。ヒステリシスコンパレータCMP4の反転入力端-は、第2交流電圧VAC2の印加端に接続されている。ヒステリシスコンパレータCMP4は、先述の第4閾値電圧VSS-X4及び第5閾値電圧VSSX5と、第2交流電圧VAC2とを比較して、第4検出信号DET4の論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータCMP4は、第2交流電圧VAC2が第4閾値電圧VDC-X4を下回ったときに、第4検出信号DET4をハイレベルとし、第2交流電圧VAC2が第5閾値電圧VDCX5を上回ったときに、第4検出信号DET3をローレベルとする。なお、第4オフセット電圧X4は、0.1V~0.4Vの範囲ボディダイオードD3及びD4のオンスレッショルド電圧以下で設定すればよい。第5オフセット電圧X5はVSS0V~VDCの範囲で設定すればよい。また、第3検出信号DET3及び第4検出信号DET4の論理レベルについては、いずれも上記に限定されるものではなく、ハイレベルとローレベルが逆でも構わない。タイミング制御部13は、比較回路121~124の各出力第1オン検出信号DET1a、第1オフ検出信号DET1b、第2オン検出信号DET2a、第2オフ検出信号DET2b、第3検出信号DET3、及び、第4検出信号DET4に基づいてゲート信号G1~G4を生成し、トランジスタM1~M4のオン/オフ制御を行う。<第1のスイッチング整流動作>図6は、第1のスイッチング整流動作を示すタイミングチャートであり、上から順に、第1交流電圧VAC1及び第2交流電圧VAC2、出力電流I、第1オン検出信号DET1a、第1オフ検出信号DET1b、第2オン検出信号DET2a、第2オフ検出信号DET2b、第3検出信号DET3、第4検出信号DET4、並びに、ゲート信号G1~G4が描写されている。タイミング生成部13は、トランジスタM1のオン/オフ制御に関して、第1交流電圧VAC1が第1閾値電圧VDCX1を上回り、第1オン検出電圧DET1aがハイレベルに立ち上がったときに、ゲート信号G1をローレベルとしてトランジスタM1をオンとし、第1交流電圧VAC1が第2閾値電圧VDCX2を下回り、第1オフ検出信号DET1bがローレベルに立ち下がったときに、ゲート信号G1をハイレベルとしてトランジスタM1をオフとする。同様に、タイミング生成部13は、トランジスタM2のオン/オフ制御に関して、第2交流電圧VAC2が第1閾値電圧VDCX1を上回り、第2オン検出電圧DET2aがハイレベルに立ち上がったときに、ゲート信号G2をローレベルとしてトランジスタM2をオンとし、第2交流電圧VAC2が第2閾値電圧VDCX2を下回り、第2オフ検出信号DET2bがローレベルに立ち下がったときに、ゲート信号G2をハイレベルとしてトランジスタM2をオフとする。ただし、第1交流電圧VAC1または第2交流電圧VAC2が第1閾値電圧VDCX1を上回り、トランジスタM1またはM2がオンされると、第1交流電圧VAC1または第2交流電圧VAC2が直流電圧VDC近傍まで低下して、第2閾値電圧VDCX2を一時的に下回るため、トランジスタM1またはM2のオン直後には、第1オフ検出信号DET1bまたは第2オフ検出信号DET2bが意図せずローレベルとなってしまう。そこで、タイミング生成部13は、トランジスタM1及びM2各々のオン時には、第1交流電圧VAC1及び第2交流電圧VAC2が各々第2閾値電圧VDCX2を一時的に下回っても、これを無視する構成とされている。例えば、タイミング生成部13は、第1オン検出信号DET1aまたは第2オン検出信号DET2aがハイレベルに立ち上がってから所定のマスク期間が経過するまでの間、第1オフ検出信号DET1bまたは第2オフ検出信号DET2bを無視する構成としてもよいし、或いは、第1オン検出信号DET1aまたは第2オン検出信号DET2aがハイレベルに立ち上がった後、第1オフ検出信号DET1bまたは第2オフ検出信号DET2bに生じる2回目のローエッジを検出する構成としてもよい。このような構成とすることにより、第1オフ検出信号DET1bまたは第2オフ検出信号DET2bの意図しないローエッジをトリガとして、トランジスタM1またはM2を不必要にオフしてしまうことがなくなる。また、タイミング生成部13は、トランジスタM3のオン/オフ制御に関して、第1交流電圧VAC1が第4閾値電圧VSS-X4を下回り、第3検出信号DET3がハイレベルに立ち上がってから、第1待機時間t1が経過したときに、ゲート信号G3をハイレベルとしてトランジスタM3をオンとし、第2交流電圧VAC2が第4閾値電圧VSS-X4を下回り、第4検出信号DET4がハイレベルに立ち上がったときに、ゲート信号G3をローレベルとしてトランジスタM3をオフとする。同様に、タイミング生成部13は、トランジスタM4のオン/オフ制御に関して、第2交流電圧VAC2が第4閾値電圧VSS-X4を下回り、第4検出信号DET4がハイレベルに立ち上がってから、第2待機時間t2が経過したときに、ゲート信号G4をハイレベルとしてトランジスタM4をオンとし、第1交流電圧VAC1が第4閾値電圧VSS-X4を下回り、第3検出信号DET3がハイレベルに立ち上がったときに、ゲート信号G4をローレベルとしてトランジスタM4をオフとする。このように、トランジスタM4をオフとしてから第1待機時間t1が経過した後にトランジスタM3をオンとし、また、トランジスタM3をオフとしてから第2待機時間t2が経過した後にトランジスタM4をオフとする構成であれば、トランジスタM3及びM4の同時オンを確実に防止することが可能となる。なお、第1待機時間t1と第2待機時間t2は、同値であってもよいし、異なる値であってもよい。上記したスイッチング整流動作であれば、トランジスタM1~M4に付随するボディダイオードD1~D4を極力動作させることなく、かつ、出力電流Iの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。<第2実施形態>図7は、本発明に係るスイッチング整流回路の第2実施形態を示す回路図であり、図8は、第2のスイッチング整流動作を示すタイミングチャートである。図7に示した通り、第2実施形態のスイッチング整流回路は、基本的に先述の第1実施形態とほぼ同様の構成から成り、時定数回路19が追加されている点に特徴を有している。そこで、第1実施形態と同様の回路構成については、図3と同一符号を付すことで重複した説明を省略し、以下では、時定数回路19を追加した意義やその動作について詳細に説明する。出力電流Iが十分大きい場合例えば、出力電流Iが500mAモードに設定されている場合には問題とはならないが、出力電流Iが小さい場合例えば、出力電流Iが100mAモードに設定されている場合には、図8に示したように、トランジスタM1またはM2をオンした後に、第1交流電圧VAC1または第2交流電圧VAC2が第2閾値電圧VDCX2まで達せず、トランジスタM1またはM2のオフタイミングを検出することができなくなるおそれがある。そこで、本実施形態のスイッチング整流回路は、第1交流電圧VAC1または第2交流電圧VAC2が第1閾値電圧VDCX1を上回ってから所定時間t3が経過した場合には、第1オフ検出信号DET1bまたは第2オフ検出信号DET2bに依らず、トランジスタM1またはM2を強制オフする手段として、時定数回路19を有する。時定数回路19は、タイミング生成部13から入力されるリセット信号RESET例えば、第1オン検出信号DET1aと第2オン検出信号DET2aとの論理積信号がハイレベルに立ち上げられると同時にオフ信号OFFをハイレベルに立ち上げ、それから所定時間t3が経過した時点でオフ信号OFFをローレベルに立ち下げる。なお、所定時間t3の計時方式としては、コンデンサと定電流源を用いたアナログ計時方式を採用してもよいし、或いは、クロックカウンタを用いたデジタル計時方式を採用してもよい。<第2のスイッチング整流動作>タイミング制御部13は、比較回路121~124と時定数回路19の各出力第1オン検出信号DET1a、第1オフ検出信号DET1b、第2オン検出信号DET2a、第2オフ検出信号DET2b、第3検出信号DET3、第4検出信号DET4、及び、オフ信号OFFに基づいてゲート信号G1~G4を生成し、トランジスタM1~M4のオン/オフ制御を行う。具体的に述べると、タイミング生成部13は、トランジスタM1のオン/オフ制御に関して、第1交流電圧VAC1が第1閾値電圧VDCX1を上回り、第1オン検出電圧DET1aがハイレベルに立ち上がったときに、ゲート信号G1をローレベルとしてトランジスタM1をオンとし、第1交流電圧VAC1が第2閾値電圧VDCX2を下回り、第1オフ検出信号DET1bがローレベルに立ち下がったとき、若しくは、第1交流電圧VAC1が第1閾値電圧VDCX1を上回ってから所定時間t3が経過してオフ信号OFFがローレベルに立ち下がったときに、ゲート信号G1をハイレベルとしてトランジスタM1をオフとする。同様に、タイミング生成部13は、トランジスタM2のオン/オフ制御に関して、第2交流電圧VAC2が第1閾値電圧VDCX1を上回り、第2オン検出電圧DET2aがハイレベルに立ち上がったときに、ゲート信号G2をローレベルとしてトランジスタM2をオンとし、第2交流電圧VAC2が第2閾値電圧VDCX2を下回り、第2オフ検出信号DET2bがローレベルに立ち下がったとき、若しくは、第2交流電圧VAC2が第1閾値電圧VDCX1を上回ってから所定時間t3が経過してオフ信号OFFがローレベルに立ち下がったときに、ゲート信号G2をハイレベルとしてトランジスタM2をオフとする。なお、トランジスタM3及びM4のオン/オフ制御に関しては、先述した第1実施形態第1のスイッチング整流動作図6と同様であるため、重複した説明は割愛する。このような構成とすることにより、トランジスタM1またはM2をオンした後に、第1交流電圧VAC1または第2交流電圧VAC2が第2閾値電圧VDCX2まで達しない場合であっても、第1オフ検出信号DET1bまたは第2オフ検出信号DET2bに依らず、オフ信号OFFを用いてトランジスタM1またはM2を強制的にオフすることができるので、出力電流Iの逆流を未然に防止することが可能となる。また、上記の所定時間t3については、直流電圧VDCの電圧値が高いほど短くなるように可変制御することが望ましい。このような構成とすることにより、直流電圧VDCが変動するようなアプリケーション例えばバッテリ充電装置への適用が可能となる。<第3のスイッチング整流動作>図9は、第3のスイッチング整流動作を示すタイミングチャートであり、特に、トランジスタM3及びM4のオン/オフ制御ゲート信号G3及びG4の生成動作に特徴を有している。なお、第3のスイッチング整流動作は、第1実施形態の構成図3を参照と第2実施形態の構成図7を参照のいずれでも実施することが可能である。タイミング生成部13は、トランジスタM3のオン/オフ制御に関して、第1交流電圧VAC1が第4閾値電圧VSS-X4を下回り、第3検出信号DET3がハイレベルに立ち上がったときに、ゲート信号G3をハイレベルとしてトランジスタM3をオンし、第2交流電圧VAC2が第2閾値電圧VDCX2を下回り、第2オフ検出信号DET2bがローレベルに立ち下がったときに、ゲート信号G3をローレベルとしてトランジスタM3をオフとする。同様に、タイミング生成部13は、トランジスタM4のオン/オフ制御に関して、第2交流電圧VAC2が第4閾値電圧VSS-X4を下回り、第4検出信号DET4がハイレベルに立ち上がったときに、ゲート信号G4をハイレベルとしてトランジスタM4をオンとし、第1交流電圧VAC1が第2閾値電圧VDCX2を下回り、第1オフ検出信号DET1bがローレベルに立ち下がったときに、ゲート信号G4をローレベルとしてトランジスタM4をオフとする。なお、トランジスタM1及びM2のオン/オフ制御に関しては、先述の第1実施形態と同様であるため、重複した説明は割愛する。このような第3のスイッチング整流動作によっても、先に説明した第1及び第2のスイッチング整流動作と同様、トランジスタM1~M4に付随するボディダイオードD1~D4を極力動作させることなく、かつ、出力電流Iの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。<第4のスイッチング整流動作>図10は、第4のスイッチング整流動作を示すタイミングチャートであり、特に、トランジスタM3及びM4のオン/オフ制御ゲート信号G3及びG4の生成動作に特徴を有している。なお、第4のスイッチング整流動作は、第1実施形態の構成図3を参照と第2実施形態の構成図7を参照のいずれでも実施することが可能である。タイミング生成部13は、トランジスタM3のオン/オフ制御に関して、第2交流電圧VAC2が第1閾値電圧VSSX1を上回り、第2オン検出信号DET2aがハイレベルに立ち上がったときに、ゲート信号G3をハイレベルとしてトランジスタM3をオンし、第2交流電圧VAC2が第4閾値電圧VSS-X4を下回り、第4検出信号DET4がハイレベルに立ち上がったときに、ゲート信号G3をローレベルとしてトランジスタM3をオフとする。同様に、タイミング生成部13は、トランジスタM4のオン/オフ制御に関して、第1交流電圧VAC1が第1閾値電圧VDCX1を上回り、第1オン検出信号DET1aがハイレベルに立ち上がったときに、ゲート信号G4をハイレベルとしてトランジスタM4をオンとし、第1交流電圧VAC1が第4閾値電圧VSS-X4を下回り、第3検出信号DET3がハイレベルに立ち上がったときに、ゲート信号G4をローレベルとしてトランジスタM4をオフとする。なお、トランジスタM1及びM2のオン/オフ制御に関しては、先述の第1実施形態と同様であるため、重複した説明は割愛する。このような第4のスイッチング整流動作によっても、先に説明した第1~第3のスイッチング整流動作と同様に、トランジスタM1~M4に付随するボディダイオードD1~D4を極力動作させることなく、かつ、出力電流Iの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。<第5のスイッチング整流動作>図11は、第5のスイッチング整流動作を示すタイミングチャートであり、特に、トランジスタM3及びM4のオン/オフ制御ゲート信号G3及びG4の生成動作に特徴を有している。なお、第5のスイッチング整流動作は、第1実施形態の構成図3を参照と第2実施形態の構成図7を参照のいずれでも実施することが可能である。ただし、第5のスイッチング整流動作では、第3検出信号DET3及び第4検出信号DET4を検出する必要がなくなるので、比較回路123及び124を取り除いた第3実施形態図12を参照で実施することが望ましい。タイミング生成部13は、トランジスタM3のオン/オフ制御に関して、第2交流電圧VAC2が第1閾値電圧VSSX1を上回り、第2オン検出信号DET2aがハイレベルに立ち上がったときに、ゲート信号G3をハイレベルとしてトランジスタM3をオンし、第2交流電圧VAC2が第2閾値電圧VDCX2を下回り、第2オフ検出信号DET2bがローレベルに立ち下がったときに、ゲート信号G3をローレベルとしてトランジスタM3をオフとする。すなわち、ゲート信号G3は、ゲート信号G2の論理反転信号に相当する。同様に、タイミング生成部13は、トランジスタM4のオン/オフ制御に関して、第1交流電圧VAC1が第1閾値電圧VDCX1を上回り、第1オン検出信号DET1aがハイレベルに立ち上がったときに、ゲート信号G4をハイレベルとしてトランジスタM4をオンとし、第1交流電圧VAC1が第2閾値電圧VDCX2を下回り、第1オフ検出信号DET1bがローレベルに立ち下がったときに、ゲート信号G4をローレベルとしてトランジスタM4をオフとする。すなわち、ゲート信号G4は、ゲート信号G1の論理反転信号に相当する。なお、トランジスタM1及びM2のオン/オフ制御に関しては、先述の第1実施形態と同様であるため、重複した説明は割愛する。このような第5のスイッチング整流動作によっても、先に説明した第1~第4のスイッチング整流動作と同様に、トランジスタM1~M4に付随するボディダイオードD1~D4を極力動作させることなく、かつ、出力電流Iの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。<第3実施形態>図12は、本発明に係るスイッチング整流回路の第3実施形態を示す回路図である。第3実施形態のスイッチング整流回路は、上記で説明した第5のスイッチング整流動作を実現するに際して、第1実施形態の構成から比較回路123及び124を取り除いた構成とされている。このような構成を採用すれば、回路規模の縮小にも貢献することができる。<第4実施形態>図13は、本発明に係るスイッチング整流回路の第4実施形態を示す回路図である。第4実施形態のスイッチング整流回路は、基本的に先述の第1実施形態とほぼ同様の構成から成り、先述の比較回路121及び122に代えて、比較回路125及び126を有する点に特徴を有している。なお、比較回路125は、第1オン検出信号DET1aと第1オフ検出信号DET1bを個別に生成する比較回路121と異なり、第1検出信号DET1のみを生成する。同様に、比較回路126は、第2オン検出信号DET2aと第2オフ検出信号DET2bを個別に生成する比較回路122と異なり、第2検出信号DET2のみを生成する。図14は、比較回路125及び126の一構成例を示す回路図である。本構成例の比較回路125は、ヒステリシスコンパレータCMP5を有する。一方、本構成例の比較回路126は、ヒステリシスコンパレータCMP6を有する。ヒステリシスコンパレータCMP5の非反転入力端は、第1交流電圧VAC1の印加端に接続されている。ヒステリシスコンパレータCMP5の反転入力端-は直流電圧VDCの印加端に接続されている。ヒステリシスコンパレータCMP5は、直流電圧VDCよりも第1オフセット電圧Y1だけ高い第1閾値電圧VDCY1及び直流電圧VDCよりも第2オフセット電圧Y2ただしY2<Y1だけ高い第2閾値電圧VDCY2と第1交流電圧VAC1とを比較して、第1検出信号DET1の論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータCMP5は、第1交流電圧VAC1が第1閾値電圧VDCY1を上回ったときに、第1検出信号DET1をハイレベルとし、第1交流電圧VAC1が第2閾値電圧VDCY2を下回ったときに、第1検出信号DET1をローレベルとする。ヒステリシスコンパレータCMP6の非反転入力端は、第2交流電圧VAC2の印加端に接続されている。ヒステリシスコンパレータCMP6の反転入力端-は直流電圧VDCの印加端に接続されている。ヒステリシスコンパレータCMP6は、先述の第1閾値電圧VDCY1及び第2閾値電圧VDCY2と第2交流電圧VAC2とを比較して、第2検出信号DET2の論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータCMP6は、第2交流電圧VAC2が第1閾値電圧VDCX1を上回ったときに、第2検出信号DET2をハイレベルとし、第2交流電圧VAC2が第2閾値電圧VDCY2を下回ったときに、第2検出信号DET2をローレベルとする。なお、第1オフセット電圧Y1は、トランジスタM1及びM2のオン抵抗値×出力電流Iに応じた電圧値であって、例えば5~数十mVの範囲で設定すればよい。第2オフセット電圧Y2は、0~Y1の範囲で設定すればよい。また、第1検出信号DET1及び第2検出信号DET2の論理レベルについては、いずれも上記に限定されるものではなく、ハイレベルとローレベルが逆でも構わない。このように、比較回路125及び126は、比較回路121及び122からコンパレータCMP1b及びCMP2bを取り除いた構成とされている。このような構成を採用したことにより、スイッチング整流回路の規模を縮小することが可能となる。また、第1オフセット電圧Y1を先述の第1オフセット電圧X1よりも低く設定することにより、スイッチング整流回路の耐圧マージンに余裕を持たせることが可能となる。また、第1オフセット電圧Y1を先述の第1オフセット電圧X1よりも低く設定することにより、トランジスタM1及びM2のオンタイミングを早めて電力効率を高めることも可能となる。なお、比較回路123の構成や動作については、先述の第1実施形態と同様であり、第1交流電圧VAC1が第3閾値電圧VDC-Y3を下回ったときに、第3検出信号DET3をハイレベルとし、第1交流電圧VAC1が第4閾値電圧VDCY4を上回ったときに、第3検出信号DET3をローレベルとする。また、比較回路124の構成や動作についても、先述の第1実施形態と同様であり、第2交流電圧VAC2が第3閾値電圧VDC-Y3を下回ったときに、第4検出信号DET4をハイレベルとし、第2交流電圧VAC2が第4閾値電圧VDCY4を上回ったときに、第4検出信号DET4をローレベルとする。なお、第3オフセット電圧Y3は、0.1V~0.4Vの範囲ボディダイオードD3及びD4のオンスレッショルド電圧以下で設定すればよい。また、第4オフセット電圧Y4は、VSS0V~VDCの範囲で設定すればよい。また、第3検出信号DET3及び第4検出信号DET4の論理レベルについては、いずれも上記に限定されるものではなく、ハイレベルとローレベルが逆でも構わない。<第6のスイッチング整流動作>図15は、第6のスイッチング整流動作を示すタイミングチャートであり、上から順番に、第1交流電圧VAC1及び第2交流電圧VAC2、出力電流I、第1検出信号DET1、第2検出信号DET2、第3検出信号DET3、第4検出信号DET4、並びに、ゲート信号G1~G4が描写されている。なお、第6のスイッチング整流動作は、第4実施形態のスイッチング整流回路図13を参照を用いて実施することが可能である。タイミング生成部13は、トランジスタM1のオン/オフ制御に関し、第1交流電圧VAC1が第1閾値電圧VDCY1を上回り、第1検出電圧DET1がハイレベルに立ち上がったときに、ゲート信号G1をローレベルとしてトランジスタM1をオンとし、第1交流電圧VAC1が第2閾値電圧VDCY2を下回り、第1検出信号DET1がローレベルに立ち下がったときに、ゲート信号G1をハイレベルとしてトランジスタM1をオフとする。同様に、タイミング生成部13は、トランジスタM2のオン/オフ制御に関して、第2交流電圧VAC2が第1閾値電圧VDCY1を上回り、第2検出電圧DET2がハイレベルに立ち上がったときに、ゲート信号G2をローレベルとしてトランジスタM2をオンとし、第2交流電圧VAC2が第2閾値電圧VDCY2を下回り、第2検出信号DET2がローレベルに立ち下がったときに、ゲート信号G2をハイレベルとしてトランジスタM2をオフとする。ただし、第1交流電圧VAC1または第2交流電圧VAC2が第1閾値電圧VDCY1を上回り、トランジスタM1またはM2がオンされると、第1交流電圧VAC1または第2交流電圧VAC2が直流電圧VDC近傍まで低下して、第2閾値電圧VDCY2を一時的に下回るため、トランジスタM1またはM2のオン直後には、第1検出信号DET1または第2検出信号DET2が意図せずローレベルとなってしまう。そこで、タイミング生成部13は、トランジスタM1及びM2各々のオン時には、第1交流電圧VAC1及び第2交流電圧VAC2が各々第2閾値電圧VDCY2を一時的に下回っても、これを無視する構成とされている。例えば、タイミング生成部13は、第1検出信号DET1または第2検出信号DET2がハイレベルに立ち上がってから所定のマスク期間が経過するまでの間、第1検出信号DET1または第2検出信号DET2の立下りを無視する構成としてもよいし、或いは、第1検出信号DET1または第2検出信号DET2がハイレベルに立ち上がった後、第1検出信号DET1または第2オフ検出信号DET2に生じる2回目のローエッジを検出する構成としてもよい。このような構成とすることにより、第1検出信号DET1または第2検出信号DET2の意図しないローエッジをトリガとして、トランジスタM1またはM2を不必要にオフしてしまうことがなくなる。また、タイミング生成部13は、トランジスタM3のオン/オフ制御に関して、第1交流電圧VAC1が第3閾値電圧VSS-Y3を下回り、第3検出信号DET3がハイレベルに立ち上がってから、第1待機時間t1が経過したときに、ゲート信号G3をハイレベルとしてトランジスタM3をオンとし、第2交流電圧VAC2が第3閾値電圧VSS-Y3を下回り、第4検出信号DET4がハイレベルに立ち上がったときに、ゲート信号G3をローレベルとしてトランジスタM3をオフとする。同様に、タイミング生成部13は、トランジスタM4のオン/オフ制御に関して、第2交流電圧VAC2が第3閾値電圧VSS-Y3を下回り、第4検出信号DET4がハイレベルに立ち上がってから、第2待機時間t2が経過したときに、ゲート信号G4をハイレベルとしてトランジスタM4をオンとし、第1交流電圧VAC1が第3閾値電圧VSS-Y3を下回り、第3検出信号DET3がハイレベルに立ち上がったときに、ゲート信号G4をローレベルとしてトランジスタM4をオフとする。このように、トランジスタM4をオフとしてから第1待機時間t1が経過した後にトランジスタM3をオンとし、また、トランジスタM3をオフとしてから第2待機時間t2が経過した後にトランジスタM4をオフとする構成であれば、トランジスタM3及びM4の同時オンを確実に防止することが可能となる。なお、第1待機時間t1と第2待機時間t2は、同値であってもよいし、異なる値であってもよい。上記したスイッチング整流動作であれば、トランジスタM1~M4に付随するボディダイオードD1~D4を極力動作させることなく、かつ、出力電流Iの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。<第5実施形態>図16は、本発明に係るスイッチング整流回路の第5実施形態を示す回路図であり、図17は、第7のスイッチング整流動作を示すタイミングチャートである。図16に示した通り、第5実施形態のスイッチング整流回路は、基本的に先述の第4実施形態とほぼ同様の構成から成り、時定数回路19が追加されている点に特徴を有している。そこで、第1実施形態と同様の回路構成については、図3と同一符号を付すことで重複した説明を省略し、以下では、時定数回路19を追加した意義やその動作について詳細に説明する。出力電流Iが十分大きい場合例えば、出力電流Iが500mAモードに設定されている場合には問題とならないが、出力電流Iが小さい場合例えば、出力電流Iが100mAモードに設定されている場合には、図17に示したように、トランジスタM1またはM2をオンした後に、第1交流電圧VAC1または第2交流電圧VAC2が第2閾値電圧VDCY2まで達せず、トランジスタM1またはM2のオフタイミングを検出することができなくなるおそれがある。そこで、本実施形態のスイッチング整流回路は、第1交流電圧VAC1または第2交流電圧VAC2が第1閾値電圧VDCY1を上回ってから所定時間t3が経過した場合には、第1検出信号DET1または第2検出信号DET2に依らず、トランジスタM1またはM2を強制オフする手段として、時定数回路19を有する。時定数回路19は、タイミング生成部13から入力されるリセット信号RESETがローレベルに立ち下げられると同時にマスク信号MASKをハイレベルに立ち上げ、それから所定時間t3が経過した時点でマスク信号MASKをローレベルに立ち下げる。リセット信号RESETは、第3検出信号DET3及び第4検出信号DET4の立上がりエッジでハイレベルに立ち上げられ、第1検出信号DET1及び第2検出信号DET2の立上がりエッジでローレベルに立ち下げられる。マスク信号MASKは、タイミング生成部13において、所定時間t3にわたってトランジスタM1またはM2を強制オンするための信号として用いられる。換言すれば、マスク信号MASKは、トランジスタM1及びM2各々のオン時に生じる第1検出信号DET1または第2検出信号DET2の意図しない立下りエッジを無視するための信号トランジスタM1またはM2の最小オン時間を確保するためのイネーブル信号として用いられる。なお、所定時間t3の計時方式としては、コンデンサと定電流源を用いたアナログ計時方式を採用してもよいし、或いは、クロックカウンタを用いたデジタル計時方式を採用してもよい。<第7のスイッチング整流動作>タイミング制御部13は、比較回路123~126と時定数回路19の各出力第1検出信号DET1、第2検出信号DET2、第3検出信号DET3、第4検出信号DET4及び、マスク信号MASKに基づいてゲート信号G1~G4を生成し、トランジスタM1~M4のオン/オフ制御を行う。具体的に述べると、タイミング生成部13は、トランジスタM1のオン/オフ制御に関して、第1交流電圧VAC1が第1閾値電圧VDCY1を上回り、第1検出電圧DET1がハイレベルに立ち上がったときに、ゲート信号G1をローレベルとしてトランジスタM1をオンとし、第1交流電圧VAC1が第2閾値電圧VDCY2を下回り、第1検出信号DET1がローレベルに立ち下がったとき、若しくは、第1交流電圧VAC1が第1閾値電圧VDCY1を上回ってから所定時間t3が経過してマスク信号MASKがローレベルに立ち下がったときに、ゲート信号G1をハイレベルとしてトランジスタM1をオフとする。同様に、タイミング生成部13は、トランジスタM2のオン/オフ制御に関して、第2交流電圧VAC2が第1閾値電圧VDCY1を上回り、第2検出電圧DET2がハイレベルに立ち上がったときに、ゲート信号G2をローレベルとしてトランジスタM2をオンとし、第2交流電圧VAC2が第2閾値電圧VDCY2を下回り、第2検出信号DET2がローレベルに立ち下がったとき、若しくは、第2交流電圧VAC2が第1閾値電圧VDCY1を上回ってから所定時間t3が経過してマスク信号MASKがローレベルに立ち下がったときに、ゲート信号G2をハイレベルとしてトランジスタM2をオフとする。なお、トランジスタM3及びM4のオン/オフ制御に関しては、先述した第4実施形態第6のスイッチング整流動作図15と同様であり、重複した説明は割愛する。このような構成とすることにより、トランジスタM1またはM2をオンした後に、第1交流電圧VAC1または第2交流電圧VAC2が第2閾値電圧VDCY2まで達しない場合であっても、第1検出信号DET1または第2検出信号DET2に依らず、マスク信号MASKを用いてトランジスタM1またはM2を強制的にオフすることができるので、出力電流Iの逆流を未然に防止することが可能となる。また、マスク信号MASKを用いて、トランジスタM1及びM2各々のオン時に生じる第1検出信号DET1または第2検出信号DET2の意図しない立下りエッジを無視することもできるので、トランジスタM1またはM2の最小オン時間を確保することも可能となる。また、上記の所定時間t3については、直流電圧VDCの電圧値が高いほど短くなるように可変制御することが望ましい。このような構成とすることにより、直流電圧VDCが変動するようなアプリケーション例えばバッテリ充電装置への適用が可能となる。ただし、アプリケーションによっては、所定時間t3のばらつきがない方が望ましい場合もあるので、状況に応じて所定時間t3を可変制御とするのか固定値として設定するのかを適宜選択することが望ましい。<第8のスイッチング整流動作>図18は、第8のスイッチング整流動作を示すタイミングチャートである。第8のスイッチング整流動作は、第5実施形態のスイッチング整流回路図16を参照を用いて実施されるという点において、先に説明した第7のスイッチング整流動作を踏襲したものであると言える。ただし、第7のスイッチング整流動作と異なり、比較回路125及び126には、直流電圧VDCよりも高い第1閾値電圧VDCY1と、直流電圧VDCよりも低い第2閾値電圧VDC-Y2が設定されている。第8のスイッチング整流動作においても、タイミング制御部13は、比較回路123~126と時定数回路19の各出力第1検出信号DET1、第2検出信号DET2、第3検出信号DET3、第4検出信号DET4、及び、マスク信号MASKに基づいてゲート信号G1~G4を生成し、トランジスタM1~M4のオン/オフ制御を行う。具体的に述べると、タイミング生成部13は、トランジスタM1のオン/オフ制御に関して、第1交流電圧VAC1が第1閾値電圧VDCY1を上回り、第1検出電圧DET1がハイレベルに立ち上がったときに、ゲート信号G1をローレベルとしてトランジスタM1をオンとし、第1交流電圧VAC1が第2閾値電圧VDC-Y2を下回ったときに、ゲート信号G1をハイレベルとしてトランジスタM1をオフとする。同様に、タイミング生成部13は、トランジスタM2のオン/オフ制御に関して、第2交流電圧VAC2が第1閾値電圧VDCY1を上回り、第2検出電圧DET2がハイレベルに立ち上がったときに、ゲート信号G2をローレベルとしてトランジスタM2をオンとし、第2交流電圧VAC2が第2閾値電圧VDC-Y2を下回ったときに、ゲート信号G2をハイレベルとしてトランジスタM2をオフとする。このような構成とすることにより、トランジスタM1またはM2をオンした後に、第1交流電圧VAC1または第2交流電圧VAC2が十分に上昇しない場合であっても、直流電圧VDCよりも低い第2閾値電圧VDC-Y2を下回った時点で、トランジスタM1またはM2を適切にオフすることができるので、出力電流Iが小さくても同期整流動作を維持することが可能となる。また、第7のスイッチング整流動作と同様、マスク信号MASKを用いて、トランジスタM1及びM2各々のオン時に生じる第1検出信号DET1または第2検出信号DET2の意図しない立下りエッジを無視することもできるので、トランジスタM1またはM2の最小オン時間を確保することも可能となる。<その他の変形例>なお、上記の実施形態では、スイッチング整流回路を用いたバッテリ充電装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、その他の用途に供されるスイッチング整流回路全般に広く適用することが可能である。また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。例えば、上記実施形態では、Hブリッジ部11を形成する上側のトランジスタM1及びM2として、Pチャネル型MOS電界効果トランジスタを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、Nチャネル型MOS電界効果トランジスタを用いても構わない。このような構成を採用する場合、ゲート信号G1及びG2は、先の説明と逆の論理レベルにすればよい。