"主面及び裏面を有し、少なくとも前記主面側にて開口する収容穴部を有するコア基板と、第1主面及び第2主面を有する板状に形成され、前記収容穴部に収容されたキャパシタと、前記収容穴部の内壁面と前記キャパシタとの隙間に充填された樹脂充填材と、前記コア基板の主面及び前記キャパシタの第1主面の上にて樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部とを備え、前記配線積層部上には、電気信号を処理するためのLSIが搭載されるべきLSI搭載領域、前記電気信号と光信号との間で信号変換を行う光素子が搭載されるべき光素子搭載領域及び前記光素子を制御するための光素子制御用ICが搭載されるべき光素子制御用IC搭載領域が設定されるとともに、前記配線積層部には、前記LSIと前記光素子制御用ICとを電気的に接続するための信号伝送用配線経路と、前記LSIと前記キャパシタとを電気的に接続するための第1電源安定用配線経路と、前記光素子制御用ICと前記キャパシタとを電気的に接続するための第2電源安定用配線経路とが形成されていることを特徴とするキャパシタ内蔵光電気混載パッケージ。前記第1電源安定用配線経路は、前記LSIの電源線及び/またはグランド線と前記キャパシタの電源層及び/またはグランド層とを電気的に接続するためのものであり、前記第2電源安定用配線経路は、前記光素子制御用ICの電源線及び/またはグランド線と前記キャパシタの電源層及び/またはグランド層とを電気的に接続するためのものであることを特徴とする請求項1に記載のキャパシタ内蔵光電気混載パッケージ。前記LSI搭載領域及び前記光素子制御用IC搭載領域は、前記キャパシタの直上部に設定されていることを特徴とする請求項1または2に記載のキャパシタ内蔵光電気混載パッケージ。前記コア基板の裏面の上にも樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部が形成され、前記コア基板の主面側に形成される前記配線積層部と前記コア基板の裏面側に形成される前記配線積層部とにおける前記樹脂層間絶縁層及び前記導体層の層数が同じであることを特徴とする請求項1乃至3のいずれか1項に記載のキャパシタ内蔵光電気混載パッケージ。前記コア基板においてその基板の厚さ方向に貫通するよう形成された第1貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第2貫通孔内に設けられ、前記光信号が伝搬する樹脂部とをさらに備えたことを特徴とする請求項1乃至4のいずれか1項に記載のキャパシタ内蔵光電気混載パッケージ。前記樹脂部は、コア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部であることを特徴とする請求項5に記載のキャパシタ内蔵光電気混載パッケージ。前記穴埋め材が前記樹脂充填材と同じ材料であることを特徴とする請求項5または6に記載のキャパシタ内蔵光電気混載パッケージ。前記コア基板及び前記樹脂層間絶縁層に前記樹脂部または前記光導波構造部が形成されていることを特徴とする請求項5乃至7のいずれか1項に記載のキャパシタ内蔵光電気混載パッケージ。前記光導波構造部の直径に対する長さの比率を8以上に設定したことを特徴とする請求項6乃至8のいずれか1項に記載のキャパシタ内蔵光電気混載パッケージ。前記キャパシタの電源層が複数のセグメントに分割され、分割された電源層のうちの少なくともいずれか1つが前記第1電源安定用配線経路に電気的に接続され、別の電源層が前記第2電源安定用配線経路に電気的に接続されていることを特徴とする1乃至9のいずれか1項に記載のキャパシタ内蔵光電気混載パッケージ。ところで、上述した従来の光電気混載パッケージでは、CPUに近接した位置にドライバICを実装し、電気信号を伝達するための配線パターンをできる限り短くすることが好ましい。高速信号の減衰が大きいためである。しかしながら、CPUにドライバICを接近させると、ドライバICの電源電圧にCPUの電源電圧の変動ノイズが加わってしまう。この場合、ドライバICによって光素子を正確に制御することができなくなり、光伝送の動作が不安定となってしまう。本発明は上記の課題に鑑みてなされたものであり、その目的は、電源電圧の安定化を図り、高速の信号伝達が可能なキャパシタ内蔵光電気混載パッケージを提供することにある。そして上記課題を解決するための手段手段1としては、主面及び裏面を有し、少なくとも前記主面側にて開口する収容穴部を有するコア基板と、第1主面及び第2主面を有する板状に形成され、前記収容穴部に収容されたキャパシタと、前記収容穴部の内壁面と前記キャパシタとの隙間に充填された樹脂充填材と、前記コア基板の主面及び前記キャパシタの第1主面の上にて樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部とを備え、前記配線積層部上には、電気信号を処理するためのLSIが搭載されるべきLSI搭載領域、前記電気信号と光信号との間で信号変換を行う光素子が搭載されるべき光素子搭載領域及び前記光素子を制御するための光素子制御用ICが搭載されるべき光素子制御用IC搭載領域が設定されるとともに、前記配線積層部には、前記LSIと前記光素子制御用ICとを電気的に接続するための信号伝送用配線経路と、前記LSIと前記キャパシタとを電気的に接続するための第1電源安定用配線経路と、前記光素子制御用ICと前記キャパシタとを電気的に接続するための第2電源安定用配線経路とが形成されていることを特徴とするキャパシタ内蔵光電気混載パッケージがある。手段1に記載の発明によると、LSIとキャパシタとが第1電源安定用配線経路を介して接続され、光素子制御用ICとキャパシタとが第2電源安定用配線経路を介して接続されている。このため、配線積層部において、LSI搭載領域と光素子制御用IC搭載領域とを接近させて設定した場合でも、LSIや光素子制御用ICの電源電圧におけるノイズを確実に除去することができ、電源電圧の安定化を図ることができる。この結果、光素子を正確に制御することができ、光伝送の高速動作が可能となる。また、LSI搭載領域と光素子制御用IC搭載領域とを接近させることで信号伝送用配線経路が短くなり、電気信号の伝送損失を低く抑えることができる。具体的には、第1電源安定用配線経路は、LSIの電源線及び/またはグランド線とキャパシタの電源層及び/またはグランド層とを電気的に接続するためのものであり、第2電源安定用配線経路は、光素子制御用ICの電源線及び/またはグランド線とキャパシタの電源層及び/またはグランド層とを電気的に接続するためのものである。このようにキャパシタを接続すると、LSIや光素子制御用ICの電源電圧を安定化することができる。LSI搭載領域及び光素子制御用IC搭載領域は、キャパシタの直上部に設定されていることが好ましい。つまり、LSI搭載領域及び光素子制御用IC搭載領域は、キャパシタの厚さ方向から見たとき、キャパシタの第1主面内に位置することが好ましい。このようにすると、LSI及び光素子制御用ICは、高剛性で熱膨張率が小さいキャパシタによって安定的に支持される。またこの場合、第1電源安定用配線経路及び第2電源安定用配線経路を短くすることができ、各配線経路における寄生インダクタンスを低減することができる。さらに、LSIと光素子制御用ICとを接続する信号伝送用配線経路を短くすることができ、電気信号の伝送損失を低く抑えることができる。コア基板の裏面の上にも樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部が形成され、コア基板の主面側に形成される配線積層部とコア基板の裏面側に形成される配線積層部とにおける樹脂層間絶縁層及び導体層の層数が同じであることが好ましい。このようにすると、コア基板の裏面側の配線積層部にも電気回路を形成できるため、パッケージのより一層の高機能化を図ることができる。また、パッケージの反りを抑えることができ、各配線経路の接続信頼性を高めることができる。コア基板においてその基板の厚さ方向に貫通するよう形成された第1貫通孔内に設けられ、コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、穴埋め材においてコア基板の厚さ方向に貫通するよう形成された第2貫通孔内に設けられ、光信号が伝搬する樹脂部とをさらに備えていてもよい。このようにすると、コア基板に貫通形成された樹脂部を通じて光信号を伝送することができる。また、樹脂部は、コア及びコアを取り囲むクラッドから構成された光導波構造からなる光導波構造部であることがより好ましい。ここで、クラッドの屈折率をコアの屈折率より小さく設定することにより、光をコア内に閉じ込めて導波できる。また、クラッドを第2貫通孔の壁面に塗布することにより、第2貫通孔の壁面の凹凸を覆い平滑にできる。これにより光導波構造部の壁面での光損失を低減できる。このような理由で、光導波構造部を通じて光信号を効率よく確実に伝送することができる。なお、樹脂部もしくは光導波構造部は、コア基板に加えて配線積層部の樹脂層間絶縁層にも貫通形成される。つまり、コア基板と樹脂層間絶縁層とに樹脂部もしくは光導波構造部が形成される。穴埋め材が樹脂充填材と同じ材料であることが好ましい。このようにすると、樹脂充填材にてキャパシタをコア基板に固定する工程と穴埋め材を第1貫通孔内に設ける工程とを同時に行うことができ、製造コストを抑えることができる。光導波構造部の直径に対する長さの比率を8以上に設定することが好ましい。このようにすると、高静電容量のキャパシタの内蔵と、光素子と光導波構造部との間の光結合の効率を高めることとの両方を同時に実現できる。また、光導波構造部を細く形成することができるため、パッケージの小型化を図ることができる。キャパシタの電源層が複数のセグメントに分割され、分割された電源層のうちの少なくともいずれか1つが第1電源安定用配線経路に電気的に接続され、別の電源層が第2電源安定用配線経路に電気的に接続されていてもよい。このようにすると、LSIと光素子制御用ICとの電源電圧が異なる場合でも、各電源電圧の安定化を確実に図ることができる。またこの場合、1つのキャパシタにて複数系統の電源電圧を安定化できるため、複数のキャパシタをコア基板に収容する必要がない。このため、キャパシタの収容工程が簡素化され、キャパシタ内蔵光電気混載パッケージを容易に製造することができ、パッケージの低コスト化を図ることができる。樹脂充填材においてコア基板の厚さ方向に貫通するよう形成された貫通孔内に設けられ、光信号が伝搬するコア及びコアを取り囲むクラッドから構成された光導波構造からなる光導波構造部をさらに備えていてもよい。このようにすると、樹脂充填材に貫通形成された光導波構造部を通じて光信号を効率よく伝送することができる。第1貫通孔の内壁面に、コア基板の主面側の導体層とコア基板の裏面側の導体層とを電気的に接続するスルーホール導体が形成されるとともに、スルーホール導体の内側に光導波構造部が形成されていてもよい。このようにすると、光導波構造部が存在する部分に電気回路を形成することができ、パッケージの高密度化、高機能化を図ることができる。樹脂充填材及び穴埋め材が樹脂層間絶縁層と共通の樹脂材料にて形成されていることが好ましい。この場合、穴埋め材と樹脂層間絶縁層とでドリル加工性が同じとなるため、ドリル加工の際に、穴埋め材と樹脂層間絶縁層との界面で大きな負荷が加わることなく、ドリルの折損を回避することができる。また、真直度が高い第2貫通孔を精度良く形成することができる。このため、第2貫通孔内にて、光信号の伝送効率のよい光導波構造部を設けることができ、光電気混載パッケージの信頼性を高めることができる。樹脂充填材及び穴埋め材に含有される無機フィラーの平均粒径が1μm以下であることが好ましい。このようにすると、ドリル加工によって第2貫通孔の内壁面を滑らかに形成することができ、光信号の伝送効率のよい光導波構造部を確実に設けることができる。穴埋め材、樹脂充填材、及び樹脂層間絶縁層の熱膨張係数が50ppm/°C以下となるよう樹脂材料に含有する無機フィラーの含有量を設定することが好ましい。このようにすると、パッケージの変形反りや温度変化による伸縮等を抑えることができ、LSI、光素子及び光素子制御用ICの接続信頼性を高めることができる。外部基板へのパッケージの実装時に外部基板に対して位置決めするためのガイドピンを設けてもよい。このようにすると、外部基板にパッケージを精密に位置決めすることができる。また、パッケージ外部から光導波構造部に接続するための外部光導波路を固定するためのガイドピンを設け、外部光導波路をパッケージ裏面側に固定するように構成してもよい。このようにすれば、パッケージに形成された光導波構造部と外部光導波路とにおける光軸を合わせた状態で光導波路を確実に接続することができる。コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、EP樹脂エポキシ樹脂、PI樹脂ポリイミド樹脂、BT樹脂ビスマレイミドトリアジン樹脂、PPE樹脂ポリフェニレンエーテル樹脂などがある。そのほか、これらの樹脂とガラス繊維ガラス織布やガラス不織布やポリアミド繊維等の有機繊維との複合材料を使用してもよい。コア基板に収容されるキャパシタの例としては、ビアアレイタイプのセラミックキャパシタを挙げることができる。即ち、セラミックキャパシタは、電源用内部電極層同士を導通させる複数の電源用ビア導体と、グランド用内部電極層同士を導通させる複数のグランド用ビア導体とを有し、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体は、全体としてアレイ状に配置されていることが好ましい。このように構成すれば、キャパシタ全体の小型化が図りやすくなり、ひいてはパッケージ全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。また、比較的硬いセラミックキャパシタを内蔵することでパッケージの剛性を高めることができる。さらに、ビアアレイタイプのセラミックキャパシタであれば、電源層を複数のセグメントに分割したキャパシタを製造することができる。配線積層部を構成する樹脂層間絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。樹脂層間絶縁層を形成するための高分子材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。これらの樹脂に適宜、無機充填材を複合してもよい。配線積層部を構成する導体層は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやCVD等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。また、LSIとしては、コンピュータのマイクロプロセッサとして使用されるCPUや、GPUGraphicsProcessingUnit、DRAMDynamicRandomAccessMemoryやSRAMStaticRandomAccessMemoryなどを挙げることができる。以下、本発明をキャパシタ内蔵光電気混載パッケージに具体化した一実施の形態を図面に基づき詳細に説明する。図1に示されるように、本実施の形態のキャパシタ内蔵光電気混載パッケージ1は、マザーボード2上に設けられたソケット3に接続される。マザーボード2は、上面及び下面を有する平面視略矩形状の板状部材であり、樹脂絶縁層4と、金属導体層5パッド5aやそれに接続される配線パターン5bなどの導体層とによって構成されている。マザーボード2の樹脂絶縁層4は、例えば、ガラス繊維にフェノール樹脂やエポキシ樹脂を含浸させた樹脂-樹脂複合材料等からなる。ソケット3は、略矩形平板状をなし、上面及び下面を有している。ソケット3には、上面及び下面間を貫通する複数の導体柱6が形成されている。各導体柱6の下端面には、略半球状をなすはんだバンプ7が設けられている。これらのはんだバンプ7は、マザーボード2側のパッド5aに接続されている。また、ソケット3の上面側には、コネクタ収容凹部3aが設けられている。このコネクタ収容凹部3aには、光伝送媒体8の先端に設けられた光コネクタ9が収容されるようになっている。光伝送媒体8としては、石英光ファイバ、プラスチック光ファイバ、ポリマ光導波路などが使用できる。図1~図3に示されるように、キャパシタ内蔵光電気混載パッケージ1は、多層配線基板10と、その多層配線基板10の上面にフリップチップ接続にて実装される複数のICチップとから構成されている。本実施の形態の多層配線基板10には、電気信号を処理するためのCPU21LSIと、電気信号と光信号との間で信号変換を行う光素子22と、光素子22を制御するためのドライバIC23光素子制御用ICとのICチップが実装されている。図1のキャパシタ内蔵光電気混載パッケージ1は、光伝送媒体8を介して別の光電気混載パッケージに接続される。なお、図示していないが別の光電気混載パッケージには、光素子22及びドライバIC23からなる光電変換部に加え、制御プログラムやデータを記憶するメモリが搭載されている。本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、多層配線基板10において中央部にCPU21が配置され、そのCPU21の周囲に、光素子22及びドライバIC23が複数組配置されている。光素子22は、光信号を電気信号に変換する受信用光素子例えば、フォトダイオードなどの受光素子と、電気信号を光信号に変換する送信用光素子例えば、面発光レーザVCSELなどの発光素子とがある。通常これらの光素子22やドライバIC23は、ひとつの素子の中に複数のチャネルを備えており、光伝送媒体8もこのチャネル数と同じ数を備えている。ひとつの素子のチャネル数は数個から数十チャネルであり、通常は10チャネル程度である。図2に示されるように、多層配線基板10は、基板主面11及びその反対側に位置する基板裏面12を有し、縦25.0mm×横25.0mm×厚さ1.2mmの正方形板状をなしている。本実施の形態の多層配線基板10は、ガラスエポキシ樹脂からなる樹脂コア基板13と、樹脂コア基板13のコア主面14図2では上面上に形成される第1ビルドアップ層31配線積層部と、樹脂コア基板13のコア裏面15図2では下面上に形成される第2ビルドアップ層32配線積層部とからなる。樹脂コア基板13における複数箇所には、コア主面14及びコア裏面15を貫通するスルーホール導体17が形成されている。これらのスルーホール導体17は、樹脂コア基板13のコア主面14側とコア裏面15側とを接続導通している。なお、スルーホール導体17の内部は、例えばエポキシ樹脂などの閉塞体18で埋められている。また、樹脂コア基板13のコア主面14及びコア裏面15には、銅からなる導体層41がパターン形成されており、各導体層41は、スルーホール導体17に電気的に接続されている。樹脂コア基板13のコア裏面15上に形成された第2ビルドアップ層32は、熱硬化性樹脂エポキシ樹脂からなる3層の樹脂層間絶縁層34,36,38と、導体層42とを交互に積層した構造を有している。本実施の形態において、第2ビルドアップ層32の熱膨張係数は、30~40ppm/°C程度であり、具体的には35ppm/°C程度となっている。なお、第2ビルドアップ層32の熱膨張係数は、25°C~150°C間の測定値の平均値をいう。各樹脂層間絶縁層34,36,38内には複数のビア導体43が形成されている。樹脂層間絶縁層38の下面上における複数箇所には、ビア導体43を介して導体層42に電気的に接続されるPGA用パッド48がアレイ状に形成されている。また、樹脂層間絶縁層38の下面は、ソルダーレジスト52によってほぼ全体的に覆われている。ソルダーレジスト52の所定箇所には、PGA用パッドを露出させる開口部53が形成されている。PGA用パッド48の表面上には、ソケット実装用の複数のピン49がはんだ付けによって接合されている。そして、各ピン49によって、多層配線基板10はソケット3を介してマザーボード2上に接続される。樹脂コア基板13のコア主面14上に形成された第1ビルドアップ層31は、上述した第2ビルドアップ層32とほぼ同じ構造を有している。即ち、第1ビルドアップ層31は、熱膨張係数が30~40ppm/°C程度であり、熱硬化性樹脂エポキシ樹脂からなる3層の樹脂層間絶縁層33,35,37と、銅からなる導体層42とを交互に積層した構造を有している。また、第3層の樹脂層間絶縁層37の表面上における中央部には、複数のCPU用端子パッド45がアレイ状に形成されている。樹脂層間絶縁層37の表面上において、CPU用端子パッド45よりも外周側となる位置に、複数のドライバIC用端子パッド46が形成されている。さらにその外周側には、複数の光素子用端子パッド47が形成されている。第1ビルドアップ層31において、CPU用端子パッド45が形成されている箇所を含む領域は、LSI搭載領域55として設定されている。ドライバIC用端子パッド46が形成されている箇所を含む領域は、光素子制御用IC搭載領域56として設定されている。また、光素子用端子パッド47が形成されている箇所を含む領域は、光素子搭載領域57として設定されている。第1ビルドアップ層31において、ドライバIC用端子パッド46は、配線パターン58を介してCPU用端子パッド45に接続されている。これら端子パッド45,46をつなぐ配線パターン58がCPU21とドライバIC23とを接続するための信号伝達用配線経路となる。また、光素子用端子パッド47は、配線パターン59を介してドライバIC用端子パッド46に接続されている。さらに、樹脂層間絶縁層33,35,37内には複数のビア導体43が形成されている。各ビア導体43は、導体層41,42及び端子パッド45,46を相互に電気的に接続している。樹脂層間絶縁層37の表面は、ソルダーレジスト50によってほぼ全体的に覆われている。ソルダーレジスト50の所定箇所には、各端子パッド45,46,47を露出させる開口部51が形成されており、各開口部51にて露出する端子パッド45~47の表面上には、複数のはんだバンプ54が配設されている。CPU用端子パッド45の表面上に配設されたはんだバンプ54には、CPU21の接続端子が電気的に接続されている。また、ドライバIC用端子パッド46の表面上に配設されたはんだバンプ54には、ドライバIC23の接続端子が電気的に接続されている。さらに、光素子用端子パッド47の表面上に配設されたはんだバンプ54には、光素子22の接続端子が電気的に接続されている。これらはんだバンプ54、端子パッド45,46及び配線パターン58によって、CPU21がドライバIC23に電気的に接続される。さらに、はんだバンプ54、端子パッド46,47及び配線パターン59によって、ドライバIC23が光素子22に電気的に接続される。なお、光素子22は、発光面及び受光面を下方に向けた状態で光素子用端子パッド47に接合されている。送信用光素子22VCSELは、複数の発光部を発光面に有する多チャネルの光素子であり、各発光部は、基板主面11に対して直交する方向図1及び図2では下方向に、所定波長のレーザ光光信号を出力するようになっている。また、受信用光素子22フォトダイオードは、複数の受光部を受光面に有する多チャネルの光素子であり、受光面は基板主面11に対して直交する方向に所定波長のレーザ光光信号を受光するようになっている。多層配線基板10における複数の箇所本実施の形態では4箇所には、位置決め用ガイド孔61図3参照が形成されている。位置決め用ガイド孔61は、断面円形状であり、配線基板10の基板主面11及び基板裏面12を貫通している。位置決め用ガイド孔61には、断面円形状のガイドピン62が挿入されている。ガイドピン62の両端部は、基板主面11側及び基板裏面12側にそれぞれ突出している。これらのガイドピン62はステンレス鋼からなり、基板裏面12側に突出しているガイドピン62の端部に、光伝送媒体8の先端に設けられた光コネクタ9が挿入固定されるようになっている。多層配線基板10において光素子用端子パッド47の近傍であって基板外周側となる位置には、複数の貫通孔64第2貫通孔が形成されている。貫通孔64は、一対の前記位置決め用ガイド孔61の間に配置されている図3参照。図2に示されるように、各貫通孔64内には、コア66及びそれを取り囲むクラッド67から構成された光導波構造からなる光ビア68光導波構造部が設けられている。本実施の形態の場合、コア66及びクラッド67は、屈折率等の異なる透明なポリマ材料、具体的には屈折率等の異なるエポキシ樹脂やシリコーン樹脂により形成されている。さらに、コア66の屈折率が、クラッド67の屈折率より大きくなるように選ばれる。また、光ビア68のアスペクト比直径Dに対する長さLの比率は、8以上となっている。具体的には、光ビア68の長さLは1.2mmであり、光ビア68の直径Dは0.06mmであり、アスペクト比L/Dは20程度となっている。なお、光ビア68のアスペクト比は、多層配線基板10の厚さや光素子22の発光部や受光部のサイズ等に応じて適宜変更することができる。また、コア基板13において、各光ビア68の周囲にその光ビア68貫通孔64よりも直径が大きな貫通孔70第1貫通孔が形成されており、貫通孔70と光ビア68との間に穴埋め材69が設けられている。本実施の形態の穴埋め材69は、樹脂層間絶縁層33~38と同じエポキシ樹脂材料にて形成されており、コア基板13よりもドリル加工性に優れた等方性の材料である。また、基板主面11側において樹脂層間絶縁層37の表面を覆うソルダーレジスト50には、光ビア68の端部を露出させる開口部72が形成されている。基板裏面12側において樹脂層間絶縁層38の表面を覆うソルダーレジスト52には、光ビア68の端部を露出させる開口部73が形成されている。そして、基板主面11側において、開口部72を含む基板表面と光素子22との隙間に透明アンダーフィル材74が充填され、光素子22の封止が行われている。図1に示されるように、光伝送媒体8の先端を基板裏面12側に固定する光コネクタ9には、光ビア68を伝搬する光信号を通過させるためのスリット76が形成されている。また、光コネクタ9には、光伝送媒体8の光路内を伝搬する光の進路を変換する光路変換部77が形成されている。光路変換部77は、光伝送媒体設置面図1では水平面に対して約45°の角度を持つ傾斜面となっていて、その傾斜面には光を全反射可能な金属からなる薄膜が蒸着されている。その結果、光を90°の角度で反射する光路変換部77が構成される。光コネクタ9には、円形状をなすガイド孔図示略が貫通形成されている。このガイド孔には、基板裏面12側から突出する各ガイドピン62が嵌入可能になっている。ガイド孔に対してガイドピン62が嵌入された場合、光コネクタ9と光ビア68とが位置合わせされた状態で固定される。具体的には、各光伝送媒体8の光軸と光ビア68の光軸とが合った状態で、光コネクタ9が多層配線基板10に支持固定される。樹脂コア基板13は、平面方向XY方向における熱膨張係数が10~15ppm/°C程度となっている。なお、樹脂コア基板13の熱膨張係数は、25°C~150°C間の測定値の平均値をいう。図2に示されるように、樹脂コア基板13は、縦25.0mm×横25.0mm×厚さ0.9mmの平面視略矩形板状であり、コア主面14の中央部及びコア裏面15の中央部にて開口する平面視で矩形状の収容穴部90を1つ有している。即ち、収容穴部90は貫通穴である。そして、収容穴部90内には、セラミックキャパシタ101が、埋め込まれた状態で収容されている。なお、セラミックキャパシタ101は、第1主面102をコア主面14と同じ側に向け、かつ、第2主面103をコア裏面15と同じ側に向けた状態で収容穴部90内に収容されている。本実施の形態のセラミックキャパシタ101は、縦12.0mm×横12.0mm×厚さ0.9mmの矩形板状である。なお、セラミックキャパシタ101の厚さは、0.2mm以上1.0mm以下であることが好ましい。仮に、0.2mm未満であると、CPU用端子パッド45にCPU21を接合する際の応力をセラミックキャパシタ101によって低減することができず、支持体として不十分となる。一方、1.0mmよりも大きいと、多層配線基板10が肉厚になってしまう。図2及び図3に示されるように、セラミックキャパシタ101は、第1ビルドアップ層31におけるLSI搭載領域55及び光素子制御用IC搭載領域56よりも若干大きく、LSI搭載領域55及び光素子制御用IC搭載領域56の真下となる領域に配置されている。すなわち、セラミックキャパシタ101の厚さ方向から見た場合、LSI搭載領域55及び光素子制御用IC搭載領域56は、セラミックキャパシタ101の第1主面102内に位置している。また、多層配線基板10において、コア基板13における収容穴部90の内壁面とセラミックキャパシタ101の側面との隙間は、樹脂充填材92によって埋められている。樹脂充填材92は、セラミックキャパシタ101を樹脂コア基板13に固定する機能を有している。本実施の形態において、セラミックキャパシタ10を固定する樹脂充填材92と前記貫通孔70内に埋め込まれる穴埋め材69は、ビルドアップ層31,32を構成する樹脂層間絶縁層33~38と共通の樹脂材料を用いて形成されている。これら樹脂充填材92、穴埋め材69及び樹脂層間絶縁層33~38の樹脂材料には、無機フィラー例えば、シリカフィラーが含有されている。無機フィラーの含有量は、樹脂材料の熱膨張係数が50ppm/°C以下となるよう設定されている。本実施の形態において、無機フィラーは、平均粒径が1μm以下、最大粒径が10μm以下のものが使用されている。このように、樹脂充填材92、穴埋め材69及び樹脂層間絶縁層33~38の樹脂材料に無機フィラーを含ませることにより、それら樹脂材料とセラミックキャパシタ101及びコア基板13との熱膨張差が緩和されている。図2、図4~図6に示されるように、セラミックキャパシタ101は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ101を構成するセラミック焼結体104は、熱膨張係数が、CPU21等のICチップの熱膨張係数とビルドアップ層31,32の熱膨張係数との中間値であることが好ましく、さらにICチップの熱膨張係数に近い値であることが好ましい。本実施の形態において、セラミック焼結体104の熱膨張係数は、8~12ppm/°C程度であり、具体的には9.5ppm/°C程度となっている。なお、セラミック焼結体104の熱膨張係数は、30°C~250°C間の測定値の平均値をいう。セラミック焼結体104は、第1主面102図2及び図4では上面及び第2主面103図2及び図4では下面を有する板状物である。セラミック焼結体104の上面102上には、第1ビルドアップ層31を構成する樹脂層間絶縁層33が形成されている。セラミック焼結体104の下面103には、第2ビルドアップ層32を構成する樹脂層間絶縁層34が形成されている。セラミック焼結体104は、電源用内部電極層141電源層、グランド用内部電極層142グランド層、及びセラミック誘電体層105を積層して多層化した構造を有している。セラミック誘電体層105は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、電源用内部電極層141及びグランド用内部電極層142間の誘電体絶縁体として機能する。つまり、電源用内部電極層141とグランド用内部電極層142とは、セラミック誘電体層105を介して電気的に絶縁されている。また、電源用内部電極層141及びグランド用内部電極層142は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体104の内部において一層おきに配置されている。なお、内部電極層141,142の総数は約100層程度となっている。図4~図6に示されるように、セラミックキャパシタ101は、4つのキャパシタ機能部107,108,109,110にセグメント化されている。なお、各キャパシタ機能部107~110には、共通のセラミック誘電体層105が用いられている。また、電源用内部電極層141及びグランド用内部電極層142には、各キャパシタ機能部107~110の境界に対応してスリット状の電極未形成部145を有し、各電極未形成部145を介して各内部電極層141,142が4つのセグメントに分割されている。なお、各電極未形成部145は、電源用内部電極層141及びグランド用内部電極層142について、各層で同じ位置厚さ方向に重なる位置にそれぞれ設けられている。セラミック焼結体104内には、多数のビア130が形成されている。これらのビア130は、セラミック焼結体104をその厚さ方向に貫通するとともに、セラミック焼結体104の全面にわたってアレイ状に配置されている。各ビア130内には、セラミック焼結体104の上面102及び下面103間を連通する複数のビア導体131,132が形成されている。なお本実施の形態において、ビア130の直径は約100μmに設定されているため、ビア導体131,132の直径も約100μmに設定されている。各電源用ビア導体131は、各電源用内部電極層141を貫通しており、それら同士を互いに電気的に接続している。各グランド用ビア導体132は、各グランド用内部電極層142を貫通しており、それら同士を互いに電気的に接続している。各電源用ビア導体131及び各グランド用ビア導体132は、全体としてアレイ状に配置されている。ビア導体131,132は、ニッケルを主成分として形成されている。図5に示されるように内部電極層141にはビア導体132が貫通する領域にクリアランスホール133が形成されており、内部電極層141とビア導体132とは電気的に絶縁されている。また、同様に図6に示されるように内部電極層142にはビア導体131が貫通する領域にクリアランスホール134が形成されており、内部電極層142とビア導体131とは電気的に絶縁されている。また、クリアランスホール133,134内における内部電極層141,142とビア導体131,132との間には、セラミック誘電体層105が介在している。なお、説明の便宜上、ビア導体131,132を5列×5列で図示したが、実際にはさらに多くの列が存在している。図4に示されるように、セラミック焼結体104の上面102上には、複数の電源用外部電極111及び複数のグランド用外部電極112が突設されている。セラミック焼結体104の下面103上には、複数の電源用外部電極121及び複数のグランド用外部電極122が突設されている。各外部電極111,112,121,122は、ニッケルを主成分として形成されており、表面が図示しない銅めっき層によって全体的に被覆されている。なお、各外部電極111,112121,122は、必ずしもセラミック焼結体104の上面102及び下面103の両方に形成されている必要はなく、上面102のみに形成されていてもよい。セラミック焼結体104において、上面102側の電源用外部電極111は、電源用ビア導体131における上面102側の端面に対して直接接続されている。グランド用外部電極112は、グランド用ビア導体132における上面102側の端面に対して直接接続されている。また、下面103側の電源用外部電極121は、電源用ビア導体131における下面103側の端面に対して直接接続されている。グランド用外部電極122は、グランド用ビア導体132における下面103側の端面に対して直接接続されている。よって、電源用外部電極111,121は電源用ビア導体131及び電源用内部電極層141に導通している。グランド用外部電極112,122はグランド用ビア導体132及びグランド用内部電極層142に導通している。また、セラミック焼結体104の上面102側及び下面103側のいずれにおいても、電源用外部電極111,121とグランド用外部電極112,122とは離間しており、互いに電気的に絶縁されている。図2に示されるように、セラミック焼結体104の上面102側にある外部電極111,112は、ビア導体43、導体層42、端子パッド45,46、はんだバンプ54を介して、CPU21及びドライバIC23に電気的に接続される。本実施の形態のセラミックキャパシタ101では、複数のキャパシタ機能部107~110のうちの1つのキャパシタ機能部110における外部電極111,112は、ドライバIC23に接続される。残りのキャパシタ機能部107~109における外部電極111,112は、CPU21に接続される。そしてこのような接続関係となるように、第1ビルドアップ層31における配線経路ビア導体43、導体層42、端子パッド45,46が形成されている。本実施の形態では、セラミックキャパシタ101のキャパシタ機能部107~109における外部電極111,112とCPU21とを接続するためのビア導体43、導体層42及び端子パッド45が第1電源安定用配線経路78を構成している。また、セラミックキャパシタ101のキャパシタ機能部110における外部電極111,112とドライバIC23とを接続するためのビア導体43、導体層42及び端子パッド46が第2電源安定用配線経路79を構成している。本実施の形態において、CPU21とセラミックキャパシタ101との距離、及びドライバIC23とセラミックキャパシタ101の距離は、200μm以下に設定されている。これにより、CPU21及びドライバIC23とセラミックキャパシタ101とを接続する各配線経路78,79の寄生インダクタンスが低減されている。一方、セラミック焼結体104の下面103側にある外部電極121,122は、ビア導体43、導体層42、PGA用パッド48、ピン49、及びソケット3を介して、マザーボード2が有するパッド5aに対して電気的に接続される。例えば、マザーボード2側から外部電極121,122を介して通電を行い、電源用内部電極層141-グランド用内部電極層142間に電圧を加える。すると、電源用内部電極層141に例えばプラスの電荷が蓄積し、グランド用内部電極層142に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ101がキャパシタとして機能する。また、セラミックキャパシタ101では、電源用ビア導体131及びグランド用ビア導体132がそれぞれ交互に隣接して配置され、かつ、電源用ビア導体131及びグランド用ビア導体132を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。なお、本実施の形態のセラミックキャパシタ101のインダクタンスは、10pHcm2以下となっている。また、セラミックキャパシタ101の容量は、10μF/cm2以上である。本実施の形態の多層配線基板10では、CPU21とドライバIC23とで独立した電源線及びグランド線が設定されている。これにより、CPU21とドライバICとが必要とする電源電圧が異なる場合でも、独立した電源線及びグランド線を通じて異なる電圧値の電源電圧を供給することが可能になる。また、各キャパシタ機能部107~110の絶縁部分セラミック誘電体層105は互いに構造的に一体となっている。しかし、各キャパシタ機能部107~110の電源用内部電極層141電源層及びグランド用内部電極層142グランド層は、互いの設置領域が区分けされていて、電気的に独立している。従って、CPU21及びドライバIC23について、それらの電源線及びグランド線にキャパシタ機能部107~109とキャパシタ機能部110との電源用内部電極層141及びグランド用内部電極層142を別々に接続することにより、各電源電圧の安定化が図られている。次に、本実施の形態のキャパシタ内蔵光電気混載パッケージ1の製造方法を説明する。まず、セラミックキャパシタ101を以下の手法により作製する。すなわち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に電源用内部電極層141となる電源用内部電極部と、グランド用内部電極層142となるグランド用内部電極部とが形成される。次に、電源用内部電極部が形成されたグリーンシートとグランド用内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。さらに、レーザ加工機を用いてグリーンシート積層体にビア130を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビア130内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように電極パターンを形成する。これら電極パターンは、後に外部電極111,112となる表面端子部である。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように電極パターンを形成する。これら電極パターンは、後に外部電極121,122となる表面端子部である。この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体104となる。次に、得られたセラミック焼結体104が有する各外部電極111,112,121,122に対して無電解銅めっき厚さ10μm程度を行う。その結果、各外部電極111,112,121,122の上に銅めっき層が形成され、セラミックキャパシタ101が完成する。次いで、多層配線基板10を以下の手法により作製する。具体的には、基材80の両面に銅箔81が貼付された銅張積層板82を準備し、その銅張積層板82に対してドリル加工を行うことで、銅張積層板82を貫通する貫通孔83スルーホールを所定位置にあらかじめ形成しておく図7参照。なお、銅張積層板82の基材80は、後にコア基板13となる部分であり、ガラスエポキシ樹脂にて形成されている。また、銅張積層板82において貫通孔83内に残存するスミアを除去するデスミア工程を行う。次に、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで貫通孔83内にスルーホール導体17を形成する図8参照。またこのとき、基材80の両面の銅箔81表面に銅めっき層84が形成される。そして、スルーホール導体17の表面を粗化する表面粗化工程を行った後、スルーホール導体17内に閉塞体18を充填形成する。この閉塞体18の充填時には、スルーホール導体17の開口部から閉塞体18が凸状に突出した状態となる。この後、表面研磨を行うことによって閉塞体18の突出した部分を除去するとともに、粗化工程時に粗化された銅めっき層84の粗面を研磨する。これによって、凸状に突出した閉塞体18の端面及び銅めっき層84の粗面が平坦化され、銅めっき層84の表面と閉塞体18の端面とが面一となる図9参照。次に、基材80の両面の銅めっき層84上にドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。これにより、基材80の両面の銅めっき層84上に所定のパターンのエッチングレジストを形成する。この状態で、基材80上の銅箔81及び銅めっき層84に対してエッチングによるパターニングを行うことにより、基材80の両面にスルーホール導体17に繋がる導体層41を形成する。その後、エッチングレジストを除去する。さらに、図10に示されるように、コア基板13に対して、ルータ加工を行うことにより、コア主面14及びコア裏面15にて開口する収容穴部90を形成する。以上のコア基板準備工程を行うことで、収容穴部90、スルーホール導体17及び導体層41を有するコア基板13を準備する。その後、図11に示されるように、ドリル加工を行うことにより、コア主面14及びコア裏面15にて開口する第1貫通孔70を形成する。この貫通孔70の大きさは、特に限定されないが、前記スルーホール導体17の貫通孔83と同じ直径例えば、250μmの直径を有していてもよい。本実施の形態において、第1貫通孔70のドリル加工は、前記スルーホール導体17の貫通孔83と同じ加工装置を用い、かつ同じ加工条件ドリルの直径、ドリルの回転速度等の加工条件で行うことで生産性が向上する。続く樹脂埋め工程では、まず、剥離可能な粘着テープ85をコア基板13のコア主面14側に貼り付け、収容穴部90のコア主面側開口及び第1貫通孔70のコア主面側開口をシールする図12参照。その後、マウント装置を用いて、コア主面14と第1主面102と同じ側に向け、かつ、コア裏面15と第2主面103とを同じ側に向けた状態で収容穴部90内にセラミックキャパシタ101を収容する図12参照。さらに、セラミックキャパシタ101の第2主面103側の外部電極121,122及びコア裏面15側の導体層41の表面を粗化する表面粗化処理を行う。その後、コア基板13のコア裏面15及びキャパシタ101の第2主面103にエポキシ樹脂を主成分とするシート状のビルドアップ材を重ね合わせるようにして配置する。そして、真空圧着熱プレス機図示しないを用いて真空下にて加圧加熱する。このとき、収容穴部90の内壁面とセラミックキャパシタ101の側面との隙間にビルドアップ材86の一部を落とし込んで、その隙間を埋める。それとともに、第1貫通孔70内にビルドアップ材86の一部を落とし込んで、その貫通孔70を埋める図13参照。なおここで、収容穴部90とセラミックキャパシタ101との隙間を埋めるビルドアップ材86の一部が樹脂充填材92となる。貫通孔70内を埋めるビルドアップ材86の一部が穴埋め材69となる。また、コア裏面15の表面に残るビルドアップ材86が樹脂層間絶縁層34の一部になる。このようにして、セラミックキャパシタ101をコア基板13に固定した後、例えばベルトサンダー装置を用いてビルドアップ材86の表面を研磨する。この研磨により、コア裏面15の導体層41表面と、キャパシタ101の第2主面103の外部電極121,122表面とを露出させる。その後、コア主面14側及び第1主面102側から粘着テープ85を剥離する。さらに、コア主面14側及びコア裏面15側の導体層41とセラミックキャパシタ101の外部電極111,112,121,122とに対して表面粗化処理を行う。その後、コア主面14側とコア裏面15側とに、エポキシ樹脂を主成分とするシート状の樹脂層間絶縁層33,34を貼り付け、樹脂層間絶縁層33,34をある程度硬化させる図14参照。そして、例えばエキシマレーザやUVレーザやCO2レーザなどを用いてレーザ加工を施すことによって、樹脂層間絶縁層33,34の所定の位置にビア穴87を形成する図15参照。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴87内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばO2プラズマによるプラズマアッシングの処理を行ってもよい。デスミア工程の後、従来公知の手法に従って無電解銅めっきを行うことで、各ビア穴87内及び樹脂層間絶縁層33,34の表面に全面めっき層を形成する。そして、樹脂層間絶縁層33,34にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、ビア穴87や導体層42の形成位置に開口部を有する所定パターンのめっきレジストを樹脂層間絶縁層33,34の表面に形成する。その後、めっきレジストを形成した状態で選択的に電解銅めっきを行う。そして、めっきレジストを樹脂層間絶縁層33,34から剥離した後、エッチングを行い、全面めっき層を除去する。この結果、樹脂層間絶縁層33,34にビア導体43が形成されるとともに、そのビア導体43に繋がる導体層42が樹脂層間絶縁層33,34の上に形成される図16参照。また、他の樹脂層間絶縁層35~38、導体層42、及び各パッド45~48についても、上述した樹脂層間絶縁層33,34及び導体層42と同様の手法によって形成し、樹脂層間絶縁層33,34上に積層する図17参照。以上のビルドアップ工程によって、コア主面14及び第1主面102上にて第1ビルドアップ層31を形成する。また、コア裏面15及び第2主面103上に第2ビルドアップ層32を形成する。さらに、樹脂層間絶縁層37,38にドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、光ビア68の形成位置に開口部88aを有する所定パターンのレジスト88を樹脂層間絶縁層37,38の表面に形成する図18参照。その後、図19に示されるように、第1貫通孔70に充填した穴埋め材69の中央部と、その穴埋め材69の上下に位置するビルドアップ層31,32樹脂層間絶縁層33~38とを、厚さ方向に沿って貫通するようにドリル加工を施す。このドリル加工により、断面円形の第2貫通孔64を形成する。この第2貫通孔64は、直径が60μmの貫通孔である。ドリル加工後において、第2貫通孔64の壁面にクラッド材を塗布する。具体的には、例えば、第1ビルドアップ層31の上方の圧力に対して、第2ビルドアップ層32の下方の圧力を小さくし第2ビルドアップ層32側を負圧状態とし、液状のクラッド材を第2貫通孔64の上端に配置する。これにより、そのクラッド材を吸引しつつ貫通孔64の内壁に沿って充填する。さらに、クラッド材を加熱して硬化させることで貫通孔64の内壁面に円筒型のクラッド67を形成する図20参照。次に、クラッド67の中心部をその軸線方向に沿って貫通する中空部にコア材を充填し、さらに加熱して硬化させることで円筒状のコア66を形成する図21参照。クラッド67及びコア66の形成工程後、第2貫通孔64からクラッド67及びコア66の端部が外側に突出した状態となっている。このため、そのクラッド67及びコア66の両端部を、例えばベルトサンダー装置を用いて研磨して除去する。この結果、クラッド67及びコア66からなる光ビア68の端面が平坦面となる図22参照。そして、樹脂層間絶縁層37,38の表面からレジスト88を除去する。次に、樹脂層間絶縁層37,38上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト50,52を形成する。その後、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト50,52に開口部51,53,72,73をパターニングする図23参照。さらに、開口部51から露出している端子パッド45~47の表面上面、及び開口部53から露出しているPGA用パッド48の表面下面に対し、無電解ニッケルめっき、無電解金めっきを順次施す。このめっきにより、ニッケル-金めっき層を形成する。以上の工程を経ることで多層配線基板10が製造される。また、多層配線基板10にドリル加工を行うことにより、基板主面11及び基板裏面12を貫通する位置決め用ガイド孔61を形成する。さらに、基板主面11側の各端子パッド45~47上にはんだバンプ54を形成する。次に、基板裏面12側のPGA用パッド48上にはんだ付けによってピン49を取り付ける。その後、多層配線基板10の基板主面11に、CPU21を搭載する。このとき、CPU用端子パッド45と、CPU21の接続端子とを位置合わせしてリフローを行う。これにより、CPU用端子パッド45にCPU21の接続端子が接合され、多層配線基板10とCPU21とが電気的に接続される。次いで、多層配線基板10の基板主面11に、光素子22及びドライバIC23を実装する。このとき、光素子用端子パッド47と光素子22の接続端子とを位置合わせするとともに、ドライバIC用端子パッド46とドライバIC23の接続端子とを位置合わせしてフリップチップ接続を行う。これにより、光素子用端子パッド47に光素子22の接続端子が接合され、多層配線基板10と光素子22とが電気的に接続される。また、ドライバIC用端子パッド46にドライバIC23の接続端子が接合され、多層配線基板10とドライバIC23とが電気的に接続される。以上の工程を経て、図1に示すキャパシタ内蔵光電気混載パッケージ1が完成する。次に、位置決め用ガイド孔61にガイドピン62を挿入する。その結果、ガイドピン62の一部が、多層配線基板10の基板主面11側及び基板裏面12側にて突出した状態となる。さらに、多層配線基板10の基板裏面12から突出する各ガイドピン62に、光コネクタ9のガイド孔図示略に嵌入させる。これにより、光コネクタ9及び光ビア68の光軸合わせを行いつつ、光伝送媒体8の光コネクタ9を光電気混載パッケージ1に支持固定させる。また、ソケット3のはんだバンプ7をマザーボード2の上面の各パッド5aに密着させた状態で、各はんだバンプ7のリフローを行う。このリフローによって、はんだバンプ7とマザーボード2のパッド5aとが接合され、ソケット3がマザーボード2にはんだ付けされる。さらに、多層配線基板10側のピン49をソケット3の上面側から導体柱6内に挿入し、キャパシタ内蔵光電気混載パッケージ1をソケット3の上に設置する。この結果、PGA用パッド48とマザーボード2のパッド5aとがピン49及びソケット3を介して電気的に接続され、キャパシタ内蔵光電気混載パッケージ1がマザーボード2上に取り付けられる。なお、光コネクタ9をソケット3に入れた後、キャパシタ内蔵光電気混載パッケージ1をソケット3の上に設置するとともに、光ビア68の光軸合わせを行ってもよい。従って、本実施の形態によれば以下の効果を得ることができる。1本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、CPU21とセラミックキャパシタ10とがビア導体43、導体層42及び端子パッド45からなる第1電源安定用配線経路78を介して接続される。また、ドライバIC23とセラミックキャパシタ101とがビア導体43、導体層42及び端子パッド46からなる第2電源安定用配線経路79を介して接続されている。このため、第1ビルドアップ層31において、LSI搭載領域55と光素子制御用IC搭載領域56とを接近させて設定した場合でも、CPU21やドライバIC23の電源電圧におけるノイズを確実に除去することができる。ゆえに、各電源電圧の安定化を図ることができる。この結果、光素子22を正確に制御することができ、光伝送の高速動作が可能となる。また、LSI搭載領域55と光素子制御用IC搭載領域56と接近させることでCPU21とドライバIC23とを繋ぐ配線パターン58が短くなる。よって、電気信号の伝送損失を低く抑えることができる。2本実施の形態のキャパシタ内蔵光電気混載パッケージ1において、LSI搭載領域55及び光素子制御用IC搭載領域56は、セラミックキャパシタ101の直上部に設定されている。このようにすると、CPU21及びドライバIC23は、高剛性で熱膨張率が小さいセラミックキャパシタ101によって安定的に支持される。またこの場合、CPU21とキャパシタ101とを繋ぐ第1電源安定用配線経路78やドライバIC23とキャパシタ101とを繋ぐ第2電源安定用配線経路79を短くすることができる。ゆえに、各配線経路78,79における寄生インダクタンスを低減することができる。さらに、CPU21とドライバIC23とを接続する配線パターン58を短くすることができ、電気信号の伝送損失を低く抑えることができる。3本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、コア主面14側の第1ビルドアップ層31に加えて、コア裏面15側にも第2ビルドアップ層32が形成されている。この場合、コア裏面15側の第2ビルドアップ層32にも電気回路を形成できるため、パッケージ1のより一層の高機能化を図ることができる。また、第1ビルドアップ層31と第2ビルドアップ層32とにおける樹脂層間絶縁層33~38及び導体層42の層数が同じであるため、パッケージ1の反りを抑えることができる。よって、各配線経路78,79や光ビア68等の接続信頼性を高めることができる。4本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、多層配線基板10の基板主面11に光素子22がフェースダウン実装フリップチップ接続にて実装されるとともにその光素子22の下方に光ビア68が形成されている。このようにすると、光学レンズを使用しなくても光ビア68と光素子22との光結合を確実に行うことができる。また、本実施の形態では、光素子22における受光面及び発光面と、光ビア68の端面との間が透明アンダーフィル材74で封止されており、光ビア68と光素子22との間で空気を介さずに光信号を伝送することができる。この場合、光ビア68の端面における屈折率の差が小さくなる。また、透明アンダーフィル材74で封止することによって光ビア68の端面の荒れや形状の不安定さによる影響が少なくなり、その端面が光学的に均一になる。このため、光信号の反射による光損失が回避され、光素子22と光ビア68との間で効率よく光信号の送受信を行うことができる。5本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、光ビア68の直径Dに対する長さLの比率L/Dを20に設定している。このようにすると、厚く高容量のキャパシタ101を内蔵することができるので、より電源電圧を安定にすることができるのと同時に、光ビア68を光素子22の発光部や受光部図示略と同程度に細く形成することができるため、光結合の効率を高めることができる。さらには、パッケージ1の小型化を図ることができる。6本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、セラミックキャパシタ101の電源用内部電極層141が複数のセグメントに分割されている。そして、分割された電源用内部電極層141のうちの1つがドライバIC23に繋がる第2電源安定用配線経路79に電気的に接続され、別の電源用内部電極層141がCPU21に繋がる第1電源安定用配線経路78に電気的に接続されている。このようにすると、電圧値が異なるCPU21の電源電圧とドライバIC23の電源電圧とにおけるノイズの重畳を確実に防ぐことができ、各電源電圧の安定化を図ることができる。またこの場合、1つのセラミックキャパシタ101にて複数系統の電源電圧を安定化できるため、複数のキャパシタをコア基板13に収容する必要がない。このため、キャパシタ101の収容工程が簡素化され、キャパシタ内蔵光電気混載パッケージ1を容易に製造することができ、パッケージ1の低コスト化を図ることができる。7本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、多層配線基板10に光伝送媒体8外部光導波路を固定するためのガイドピン62が設けられており、光伝送媒体8を多層配線基板10の裏面側に固定するように構成している。このようにすれば、多層配線基板10に形成された光ビア68と光伝送媒体8とにおける光軸を合わせた状態で各光路を確実に接続することができる。また、キャパシタ内蔵光電気混載パッケージ1とソケット3とが光伝送媒体8の固定構造を兼ねているので、光伝送媒体8を固定するための専用の固定機構が不要となる。このため、キャパシタ内蔵光電気混載パッケージ1の低コスト化を図ることができる。8本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、樹脂充填材92及び穴埋め材69が樹脂層間絶縁層33~38と共通の樹脂材料にて形成されている。このように、樹脂充填材92と穴埋め材69とが同じ樹脂材料で形成されるため、樹脂充填材92にてセラミックキャパシタ101をコア基板13に固定する工程と穴埋め材69を第1貫通孔70内に充填する工程とを同時に行うことができ、製造コストを抑えることができる。また、穴埋め材69と樹脂層間絶縁層33~38とでドリル加工性が同じとなるため、ドリル加工の際に、穴埋め材69と樹脂層間絶縁層33,34との界面で大きな負荷が加わることなく、ドリルの折損を回避することができる。また、真直度が高い第2貫通孔64を精度良く形成することができる。このため、第2貫通孔64内にて、光信号の伝送効率のよい光ビア68を設けることができ、光電気混載パッケージ1の信頼性を高めることができる。9本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、穴埋め材69に含有される無機フィラーの平均粒径が1μm以下である。このようにすると、ドリル加工によって第2貫通孔64の内壁面を滑らかに形成することができ、光信号の伝送効率のよい光ビア68を確実に設けることができる。また、穴埋め材69、樹脂充填材92、及び樹脂層間絶縁層33~38の熱膨張係数が50ppm/°C以下となるよう無機フィラーの含有量を設定している。このようにすると、温度変化による多層配線基板10の変形を抑えることができる。ゆえに、多層配線基板10上にCPU21、光素子22及びドライバIC23を確実にフリップチップ接続することができる。さらに、光ビア68の光軸に合わせた正確な位置に光素子22を搭載することができる。このため、光信号と電気信号との信号変換を確実に行うことができ、パッケージ1の信頼性を高めることができる。10本実施の形態のキャパシタ内蔵光電気混載パッケージ1では、光導波構造部用の第1貫通孔70とスルーホール導体17用の貫通孔83とが同じ直径であり、同じ加工条件でドリル加工を施すことでコア基板13に貫通形成されている。このようにすると、各貫通孔70,83を効率よく迅速に形成することができ、パッケージ1の製造コストを抑えることができる。なお、本発明の実施の形態は以下のように変更してもよい。上記実施の形態のキャパシタ内蔵光電気混載パッケージ1では、多層配線基板10においてコア基板13に第1貫通孔70を貫通形成し、その第1貫通孔70の内側にコア66及びクラッド67からなる光ビア68を形成するものであったが、これに限定されるものではない。図24に示される多層配線基板10Aのように、コア基板13の収容穴部90とセラミックキャパシタ101との隙間を埋める樹脂充填材92に、コア基板13の厚さ方向に貫通する貫通孔94を形成する。そして、その貫通孔94内にコア66及びクラッド67からなる光ビア68を形成してもよい。このようにすると、コア基板13に光導波構造部用の第1貫通孔70を形成する必要がなく、パッケージ1の製造コストを抑えることができる。また、セラミックキャパシタ101の直上部に配置されるCPU21の近くに光素子22を配置することが可能となる。この場合、CPU21、ドライバIC23及び光素子22を繋ぐ配線パターン58,59を短くすることができ、電気的な伝送損失を低く抑えることができる。また、コア基板13の収容穴部90とセラミックキャパシタ101との隙間が狭く、光ビア68を形成するために十分なスペースを樹脂充填材92に確保できない場合も考えられる。この場合には、図25に示される多層配線基板10Bのように、コア基板13における収容穴部90の側面に凹部95を形成するとともにセラミックキャパシタ101の側面に凹部106を形成して樹脂充填材92の幅を部分的に厚くする。そして、その厚くした部分にコア66及びクラッド67からなる複数の光ビア68を形成してもよい。光ビア68の数は光素子22のチャネル数に一致する。このようにしても、CPU21、ドライバIC23及び光素子22を繋ぐ配線パターン58,59を短くすることができ、電気的な伝送損失を低く抑えることができる。上記実施の形態のキャパシタ内蔵光電気混載パッケージ1では、第2貫通孔64や貫通孔94に、コア66及びクラッド67から構成された光導波構造の光ビア68を形成するものであったが、これに限定されるものではない。光ビア68としては光導波構造を持たなくてもよく、例えば光を透過する透明樹脂にて構成された樹脂部を光ビアとして第2貫通孔64や貫通孔94に形成してもよい。上記実施の形態のコア基板13において、セラミックキャパシタ101を収容する収容穴部90は、コア主面14及びコア裏面15にて開口する貫通穴部であった。しかし、収容穴部90は、コア基板13のコア主面14のみにて開口する有底の凹部非貫通穴部であってもよい。上記実施の形態において、光導波構造部用の第1貫通孔70の内壁面にコア主面14側の導体層41とコア裏面15側の導体層41とを電気的に接続するスルーホール導体17を形成するとともに、スルーホール導体17の内側にコア66及びクラッド67からなる光ビア68を形成してもよい。このようにすれば、光ビア68が存在する部分に電気回路を形成することができ、パッケージ1の高機能化を図ることができる。上記実施の形態の多層配線基板10では、樹脂層間絶縁層33~38、樹脂充填材92、及び穴埋め材69を同じ樹脂材料にて形成していたがこれに限定するものではない。具体的には、例えば、ディスペンサ装置を用い、樹脂層間絶縁層33~38とは異なる樹脂充填材92を収容穴部90とセラミックキャパシタ101の隙間に充填してもよい。さらに、その樹脂充填材92を穴埋め材69として第1貫通孔70内に充填してもよい。上記実施の形態のキャパシタ内蔵光電気混載パッケージ1では、CPU21、光素子22及びドライバIC23を多層配線基板10に搭載していたがこれに限定されるものではない。例えば、CPU21以外に、メモリ等のICチップを多層配線基板10に搭載した光電気混載パッケージとして具体化してもよい。上記実施の形態のキャパシタ内蔵光電気混載パッケージ1の形態はPGAピングリッドアレイであるが、BGAのみに限定されず、例えばBGAボールグリッドアレイやLGAランドグリッドアレイ等であってもよい。また、BGAやLGAのパッケージとする場合、ソケット3を介さずにマザーボード2外部基板のパッド5a上にキャパシタ内蔵光電気混載パッケージが実装される。この場合、多層配線基板10の基板裏面12側から突出しているガイドピン62を利用し、マザーボード2に対して位置決めした上でキャパシタ内蔵光電気混載パッケージをマザーボード2に実装してもよい。また、多層配線基板10においてガイドピン62とは別の位置決め用ガイドピンを設け、そのガイドピンを利用してマザーボード2に対するパッケージの位置決めを行うように構成してもよい。このようにすれば、マザーボード2のパッド5aにキャパシタ内蔵光電気混載パッケージを精密に位置決めすることができる。次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。1手段1において、前記樹脂充填材において前記コア基板の厚さ方向に貫通するよう形成された貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部をさらに備えたことを特徴とするキャパシタ内蔵光電気混載パッケージ。2手段1において、前記コア基板においてその基板の厚さ方向に貫通するよう形成された第1貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第2貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部とをさらに備え、前記第1貫通孔の内壁面に、前記コア基板の主面側の導体層と前記コア基板の裏面側の導体層とを電気的に接続するスルーホール導体が形成されることを特徴とするキャパシタ内蔵光電気混載パッケージ。3手段1において、前記コア基板においてその基板の厚さ方向に貫通するよう形成された第1貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第2貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部とをさらに備え、前記樹脂充填材及び前記穴埋め材が前記樹脂層間絶縁層と共通の樹脂材料を用いて形成されていることを特徴とするキャパシタ内蔵光電気混載パッケージ。4技術的思想3において、前記樹脂充填材及び前記穴埋め材に含有される無機フィラーの平均粒径が1μm以下であることを特徴とするキャパシタ内蔵光電気混載パッケージ。5技術的思想4において、前記樹脂充填材、前記穴埋め材、及び樹脂層間絶縁層の熱膨張係数が50ppm/°C以下となるよう前記無機フィラーの含有量を設定することを特徴とするキャパシタ内蔵光電気混載パッケージ。6技術的思想1乃至5のいずれかにおいて、外部基板へのパッケージの実装時に前記外部基板に対して位置決めするためのガイドピンを設けたことを特徴とするキャパシタ内蔵光電気混載パッケージ。7技術的思想1乃至6のいずれかにおいて、パッケージ外部から前記光導波構造部に接続するための外部光導波路を固定するガイドピンを設け、前記外部光導波路をパッケージ裏面側に固定するようにしたことを特徴とするキャパシタ内蔵光電気混載パッケージ。8技術的思想1乃至7のいずれかにおいて、前記キャパシタはビアアレイタイプのセラミックキャパシタであることを特徴とするキャパシタ内蔵光電気混載パッケージ。"