"半導体基板と、前記半導体基板の表面近傍に設けられた複数個の素子分離領域と、前記素子分離領域間の半導体基板上に設けられた能動素子部と、前記半導体基板上に積層された複数の配線層と、前記素子分離領域のうち第1の素子分離領域の鉛直上方であって、かつ、前記配線層のうち少なくとも最上の配線層に設けられたスパイラルインダクタとを備え、前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、かつ、前記第1の素子分離領域の半導体基板表面上にシリサイド形成防止膜が形成されていることを特徴とする半導体装置。前記スパイラルインダクタは、前記複数の配線層のうち、最上の配線層のみに形成されるか、または、前記最上の配線層とその直下の配線層とに形成され、かつ、前記2つの配線層にそれぞれ形成されたスパイラルインダクタがビアで接続されていることを特徴とする請求項1に記載の半導体装置。前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、前記半導体基板上の各配線層の内部には、配線パターンが形成されないことを特徴とする請求項1または2に記載の半導体装置。前記シリサイド形成防止膜は、シリコン酸化膜、シリコン窒化膜、もしくはシリコン窒酸化膜のいずれかの単層膜、またはこれらの膜のいずれかの積層膜であることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。前記シリサイド形成防止膜の水平方向の幅、および前記第1の素子分離領域の水平方向の幅が、前記スパイラルインダクタが形成されたインダクタ形成領域の水平方向の幅よりも広いことを特徴とする請求項1ないし4のいずれかに記載の半導体装置。前記スパイラルインダクタを形成する配線層は、アルミニウム-銅化合物、銅、若しくはそれらを含む積層膜で形成されることを特徴とする請求項1ないし5のいずれかに記載の半導体装置。しかし、この場合においても、下層の配線層のダミーパターンにより、同様の寄生静電容量の問題が発生する。また、下層配線層のダミーパターンを全て除去すると、CMP工程での層間絶縁膜のディッシングにより、表面が落ち込むような形状となり、スパイラルインダクタと半導体基板間の絶縁膜の合計膜厚が目減りすることにより、同様に寄生静電容量の増加の問題が発生する。さらにスパイラルインダクタやその周辺部においても、他の領域とのウェハー表面高さの違いから、フォトパターニング時のフォーカスのずれが発生し、コンタクトや配線層の加工不良が起こり得る。また、特許文献1には、インダクタを形成する高周波配線と、高周波配線と相異なる層に設けられたダミーパターンとを備え、図3aのようにダミーパターンを、平面視で、高周波配線と重なる領域を避けるように配置して、高周波配線の磁界によりダミーパターンに発生する渦電流を抑制する半導体装置が提案されている。しかしながら、特許文献1のようにダミー導体パターンを配置した場合においても、次のような問題が発生する。すなわち、インダクタとなる高周波配線の直下にはダミーパターンは無いが、インダクタの周囲のダミーパターンとインダクタとの間に寄生容量が発生する。また、図3bに示すようにインダクタンスを増加させるためにスパイラルインダクタの巻き回数を増加したり、配線抵抗を低下させるためにスパイラルインダクタの配線幅を太くしたりした場合には、ダミーパターンが十分に充填されないので、上記したディッシングと同様に、寄生容量が増加するという問題が発生する。さらに、配線層数が少ない場合においては、ダミーパターンの有無によるスパイラルインダクタと半導体基板間の絶縁膜の合計膜厚が少なくなるために、寄生容量に関して十分な改善効果が得られない。そこで、この発明は、以上のような事情を考慮してなされたものであり、製造工程やコストを増加することなく、寄生容量を低減させて、Q値の損失を少なくしたスパイラルインダクタを有する半導体装置を提供することを目的とする。この発明は、半導体基板と、前記半導体基板の表面近傍に設けられた複数個の素子分離領域と、前記素子分離領域間の半導体基板上に設けられた能動素子部と、前記半導体基板上に積層された複数の配線層と、前記素子分離領域のうち第1の素子分離領域の鉛直上方であって、かつ、前記配線層のうち少なくとも最上の配線層に設けられたスパイラルインダクタとを備え、前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、かつ、前記第1の素子分離領域の半導体基板表面上にシリサイド形成防止膜が形成されていることを特徴とする半導体装置を提供するものである。また、前記スパイラルインダクタは、前記複数の配線層のうち、最上の配線層のみに形成されるか、または、前記最上の配線層と、その直下の配線層とに形成され、かつ、前記2つの配線層にそれぞれ形成されたスパイラルインダクタがコンタクトビアで接続されていることを特徴とする。さらに、前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、前記半導体基板上の各配線層の内部には、配線パターンが形成されないことを特徴とする。また、前記シリサイド形成防止膜は、シリコン酸化膜、シリコン窒化膜、もしくはシリコン窒酸化膜のいずれかの単層膜、またはこれらの膜のいずれかの積層膜であることを特徴とする。また、前記シリサイド形成防止膜の水平方向の幅、および前記第1の素子分離領域の水平方向の幅が、前記スパイラルインダクタが形成されたインダクタ形成領域の水平方向の幅よりも広いことを特徴とする。また、前記スパイラルインダクタを形成する配線層は、アルミニウム-銅化合物、銅、若しくはそれらを含む積層膜で形成されることを特徴とする。この発明によれば、スパイラルインダクタを形成するインダクタ形成領域の鉛直下方であって、第1の素子分離領域の上の半導体基板表面上に、シリサイド形成防止膜が形成されているので、配線層およびスパイラルインダクタの配線構造に関係なく、寄生容量を低減でき、Q値の低下を抑制できる。以下、本発明の実施形態について、製造工程の断面図を用いて説明する。図1a~図1dおよび図2e、図2fに、本発明の半導体装置の形成方法の一実施例を説明する断面図を示す。この発明の半導体装置は、図2fに示すように、主として、半導体基板101と、複数個の素子分離領域102と、能動素子部104,105と、積層された複数の配線層111,114,115と、スパイラルインダクタ103aと、シリサイド形成防止膜106とから構成される。ここで、能動素子部は、素子分離領域間の半導体基板上に形成されるトランジスタ部104やポリ抵抗部105に相当する。配線層は、半導体基板上に積層された金属配線層111,114,115に相当し、異なる層に属する金属配線層は、層間を貫くコンタクトビアによって接続される。複数の配線層のうち、最上の配線層115が設けられる層と同じ層に、スパイラルインダクタ103aが設けられる。ただし、最上の配線層115のみに1つのスパイラルインダクタ103aを設けてもよいが、最上の配線層115とその直下の配線層114とにそれぞれスパイラルインダクタを形成し、2つの配線層115,114に形成されたこれらのスパイラルインダクタを、コンタクトビアで接続してもよい。また、スパイラルインダクタ103aは、所定の素子分離領域102の鉛直上方に設けられるが、その素子分離領域102を第1の素子分離領域と呼ぶ。シリサイド形成防止膜106は、図1cなどに示したように、第1の素子分離領域の半導体基板上に形成され、シリサイドブロック膜とも呼ぶ。スパイラルインダクタ103aが形成されている領域をスパイラルインダクタ形成領域103、あるいはインダクタ領域と呼ぶ。スパイラルインダクタ形成領域103は、図2fに示すように、スパイラルインダクタ103aが形成された最上層から、スパイラルインダクタのある領域の鉛直下方の半導体基板101までの立体構造部分を意味する。また、後述するように、寄生容量低減の観点から、スパイラルインダクタ形成領域103の鉛直下方であって、半導体基板上の各配線層の内部には、配線パターンが形成されないようにする。図2fにおいては、スパイラルインダクタ103aが形成されている領域103の下方にある4つの層間絶縁膜109,112の内部には、配線パターンが存在しないようにする。1第1工程素子分離領域の形成工程、図1a図1aに示すように、半導体基板101の表面近傍に、既知のSTIShallowTrenchIsolation法もしくはLOCOSLOCalOxidationofSilicon法を用いて、シリコン酸化膜からなる素子分離領域102を複数個形成する。半導体基板101としては、たとえばシリコン基板を用いればよい。本実施例では、STI法を用いるものとする。例えば、既知の手段によって、シリコン基板表面に深さ300nmのトレンチを形成したのち、CVD法でシリコン酸化膜を堆積し、CMP法でシリコン酸化膜を平坦化することで、厚さ300nmの素子分離領域102を形成する。複数個の素子分離領域102のうち、図2fに示したように、スパイラルインダクタ形成領域103の直下に形成されるものが、第1の素子分離領域102である。また、半導体基板とスパイラルインダクタ間に生ずる寄生容量を減らすために、第1の素子分離領域102の水平方向の幅は、後に形成するスパイラルインダクタの形成領域103インダクタ形成領域の水平方向の幅よりも、広くすることが好ましい。STI法の場合は、スパイラルインダクタ形成領域103の直下に形成される第1の素子分離領域102の中央部は、CMP法によるディッシングにより、たとえば50nm~100nm程度、他の素子分離領域102の厚さ約300nmよりも薄くなる。2第2工程トランジスタ部、ポリ抵抗部の形成工程、図1b図1bに示すように、既知の技術を用いて、ウェル、ゲート電極例えば、ポリシリコン200nm、ソースドレインを形成し、能動素子部に相当するトランジスタ部104を、素子分離領域間の半導体基板上に形成し、ゲート電極と同等のポリシリコンに任意の不純物導入を行い、ポリ抵抗部105を所定の素子分離領域102の上に形成する。このとき、半導体基板とスパイラルインダクタ間に生ずる寄生容量を減らすために、スパイラルインダクタ形成領域103の内部には、ポリシリコンが無いことが望ましい。3第3工程シリサイドブロック膜の形成工程、図1c図1Cに示すように、素子分離領域102の上方であって、ポリ抵抗部105等のシリサイド化を行わない領域と、スパイラルインダクタ形成領域103に、シリサイドブロック膜106シリサイド形成防止膜を形成する。シリサイドブロック膜106は、シリコン酸化膜、シリコン窒化膜、もしくはシリコン窒酸化膜のいずれかの単層膜、またはそれらの膜をいくつか積層した積層膜から形成される。シリサイドブロック膜106は、上記したいずれかの膜を、CVD法の技術を用いて、半導体基板表面全体に、20~100nm程度の膜厚例えば50nmとなるように、堆積させる。その後、上記構造の上方で図1cのような領域に、フォトグラフィー法を用いてレジストパターン107を形成し、このレジストパターン107をマスクとしてドライエッチング法もしくはウェットエッチング法を用いて、シリサイドブロック膜106を所定の形状に加工する。この加工処理により、シリサイドブロック膜106が所望の領域に形成される。また、図1cに示すように、シリサイドブロック膜106の形成領域のすぐ外側の素子分離領域102は、深さ方向に10~100nm程度例えば50nmエッチングされる。その結果、本実施例では、スパイラルインダクタ形成領域103の部分は、他の素子分離領域102よりも、100nm程度絶縁膜が厚くなる。これにより、第1工程のCMP法によるディッシングで失われた膜厚の目減り分が補われることになる。これにより、半導体基板とスパイラルインダクタ間に生ずる寄生容量が減少し、さらにこれ以降のフォトパターニング工程でのダミーパターン削減によるフォーカスずれが抑制できる。4第4工程層間絶縁膜、金属配線層等の形成工程、図1dここでは、図1dに示すように、シリサイド膜108,層間絶縁膜109,コンタクトビア110,金属配線層111を形成する。まず、図1dのレジストパターン107を除去する。その後、既知のサリサイド法を用いて、トランジスタ部104のゲート電極とソースドレイン領域の表面等に、35nm程度の膜厚のシリサイド膜108を形成する。次に、BPSGBoroPhosphoSilicateGlassからなる第1の層間絶縁膜109を、上記構造の上方全体に形成する。この膜109の形成条件としては、BPSGを堆積後、CMPで平坦化し、半導体基板表面に対して600nm程度の膜厚の第1層間絶縁膜109を形成すればよい。さらに、シリサイド膜108の上方に、コンタクト110を形成する。このコンタクト110の中には、シリサイド膜108と上方の金属配線層111との電気的接続を確保するコンタクト材料として、たとえば、バリア層として、Ti、TiNを挿入後、タングステンを挿入する。次に、コンタクト110の上方に、アルミニウム銅化合物からなる第1の金属配線層111を形成する。このとき、半導体基板とスパイラルインダクタ間に生ずる寄生容量を減らすために、スパイラルインダクタ形成領域103の内部には、第1の金属配線層111を構成する配線パターンが無いことが望ましい。また、第1の金属配線層111の膜厚は300nm程度とすればよい。5第5工程複数の層間絶縁膜、金属配線層の形成工程、図2eここでは、図2eに示すように、上記図1dの構造の上方に、複数の層間絶縁膜112と、金属配線層114とを形成する。すなわち、FSGFluorinatedSilicaGlassを堆積後、CMP法で平坦化した層間絶縁膜112と、この膜112を貫通するビア113と、ビア113の上方に接触する金属配線層114とからなる構造を、繰り返し形成していく。図2eでは、上記層間絶縁膜112と金属配線層114からなる構造を2層積層した場合を示しているが、2層に限ることはなく、1~7層程度積層してもよい。金属配線層114は、アルミニウム-銅化合物や、銅を用いればよい。上記ビア113と、金属配線層114の形成方法は、図1dで用いた方法と同様の形成方法を用いればよい。また、各上下金属配線層間の層間絶縁膜112の膜厚は、たとえば300nm程度とすればよいが、同一の膜厚にする必要はない。金属配線層114の膜厚は、たとえば300nm程度とすればよい。また、図1dの説明で示したのと同様に、半導体基板とスパイラルインダクタ間に生ずる寄生容量を減らすために、スパイラルインダクタ形成領域103の内部には、すべての金属配線層114を構成する配線パターンが無いことが望ましい。6第6工程スパイラルインダクタの形成工程、図2f図2fに示すように、最上層となる金属配線層115を形成し、インダクタ形成領域103に、金属配線層115を用いて、スパイラルインダクタ103aを形成する。最上の金属配線層115の膜厚は、インダクタのQ値を確保するために、下層の金属配線層111、114より厚くした方がよい。たとえば、最上の金属配線層115の膜厚は、2000nm程度とすればよい。スパイラルインダクタ103aは、従来と同様にうず巻き状に形成すればよいが、最も外側の部分のパターンの水平方向の幅が、スパイラルインダクタ形成領域103の幅に相当する。また、層間絶縁膜112の材料としては、その他に、USG、Lowk等の材料を用いてもよい。さらに、金属配線層115の材料としては、アルミニウム銅化合物だけでなく、たとえば、銅を用いてもよい。さらに、金属配線層は、これらの材料を含む積層膜で形成してもよい。<この発明の半導体装置の具体例>上記のような形成方法により製造した半導体装置の一つの具体例について説明する。ここでは、図2fに示すように、シリコンで作られた半導体基板101上に、4層の層間絶縁膜109,112を形成し、最上の層間絶縁膜112の上のインダクタ形成領域103に、スパイラルインダクタ103aを形成したものについて説明する。半導体基板101に、所定の距離をあけて複数個の素子分離領域102を形成し、スパイラルインダクタ形成領域103の直下の第1の素子分離領域102に隣接する素子分離領域102の上にポリ抵抗部105を形成し、その2つの素子分離領域102の間の領域の基板101上に、トランジスタ部104と、シリサイド膜108を形成した。また、インダクタ形成領域103aの外部の各層間絶縁膜上には、金属配線層114,115を形成し、層間に形成した金属配線層114を鉛直方向に接続するコンタクトビア110,113を形成し、基板上のトランジスタ部104から最上層の金属配線層115までの導通路を形成した。例えば、上述の実施例に基づき下記のような構造とする。スパイラルインダクタ形成領域103下の素子分離膜厚:250nmゲート電極膜厚:200nmシリサイドブロック膜106の膜厚:50nm第1の層間絶縁膜109の膜厚:600nm半導体基板-第1の金属配線層間第1の金属配線層111の膜厚:300nm第2の層間絶縁膜112の膜厚:300nm上下配線層間第2の金属配線層114の膜厚:300nm第3の層間絶縁膜112の膜厚:300nm上下配線層間第3の金属配線層114の膜厚:300nm第4の層間絶縁膜112の膜厚:300nm上下配線層間最上層の金属配線層115の膜厚:2000nm上記のようなこの発明の半導体装置においては、主として、次のような特徴を有する。aインダクタ形成領域103の内部において、金属配線層が存在しないこと。また、この領域103の内部には、従来用いられていたダミーパターンも存在しない。bインダクタ形成領域103の鉛直直下の半導体基板101の表面近傍に形成された第1の素子分離領域102の上に、シリサイドブロック膜106が形成されていること。c他の素子分離領域102の基板101上及びポリ抵抗部105の上に、シリサイドブロック膜106が形成されていること。dスパイラルインダクタ103aが、最上の金属配線層115で形成されていること。eスパイラルインダクタ103aを形成するインダクタ形成領域103の水平方向の幅よりも、その領域103の直下に形成された第1の素子分離領域102の水平方向の幅及びその素子分離領域102上に形成されたシリサイドブロック膜106の水平方向の幅が、広いこと。この発明と従来の半導体装置の寄生容量を計算より求めた。上記のような特徴を有するこの発明の半導体装置は、従来用いられていたダミーパターン各層のダミー充填率40を含むスパイラルインダクタを有する半導体装置に対して、寄生容量を20程度減少させることができた。すなわち、この発明の半導体装置では、図2fに示すような構造でスパイラルインダクタを形成し、特に、スパイラルインダクタ形成領域103の直下の半導体基板上に、その領域103よりも幅の広い素子分離領域102及びシリサイドブロック膜106を形成しているので、半導体基板とスパイラルインダクタ間に発生する寄生容量を低減させ、かつQ値の低下を抑制することができる。さらに、フォトパターニング時のフォーカスずれの低減やフォーカスマージンの拡大ができ、加工安定性を維持したまま、スパイラルインダクタ内のダミーパターンを削除できる。また、シリサイドブロック膜106を用いるために、従来の製造工程と比較して新たな工程を追加する必要がないので、製造コスト及び時間が著しく増加することはなく、装置コストもほとんど増加することはない。"