"第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第2回路基板の上面に前記第1回路基板を対面させて積層するように貼り合わせる工程と、前記第1配線の上面に第1の開口を形成すると共に前記第2配線の上面に第2の開口を形成するように、前記第1回路基板と前記第2回路基板との積層体において前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程とを有し、前記第1回路基板の形成工程では、前記エッチング処理において前記第1配線よりもエッチングレートが低い材料で、前記第1配線の上面にエッチングストッパー層を形成する、半導体装置の製造方法。前記第1回路基板の形成工程では、第1半導体基板において前記第2回路基板に対面する面に第1配線層を形成する際に、前記第1配線を当該第1配線層の内部に設け、前記第2回路基板の形成工程では、第2半導体基板において前記第1回路基板に対面する面に第2配線層を形成する際に、前記第2配線を当該第2配線層の内部に設け、前記第1回路基板と前記第2回路基板とを貼り合わせる工程では、前記第1配線層と前記第2配線層とを対面させて貼り合わせ、前記エッチング処理を実施する工程では、前記第1の開口と前記第2の開口とが前記第1半導体基板を貫通するように、前記第1の開口と前記第2の開口とを形成する、請求項1に記載の半導体装置の製造方法。前記第1の開口と前記第2の開口とを介在して、前記第1配線と前記第2配線とのそれぞれの間を電気的に接続する工程を有する、請求項1に記載の半導体装置の製造方法。前記第1回路基板の形成工程では、前記エッチングストッパー層について、前記第1配線よりも拡散係数が小さいバリアメタル材料を用いて形成する、請求項1に記載の半導体装置の製造方法。前記第1回路基板と前記第2回路基板との積層体に前記第1の開口と前記第2の開口とを形成する前に、前記第1回路基板について薄膜化する工程を含む、請求項1に記載の半導体装置の製造方法。前記第1回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第1回路基板を形成し、前記第2回路基板の形成工程では、ロジック基板として前記第2回路基板を形成する、請求項1に記載の半導体装置の製造方法。前記複数の画素のそれぞれにカラーフィルタを形成する工程と、前記複数の画素のそれぞれにオンチップレンズを形成する工程とを有する、請求項6に記載の半導体装置の製造方法。第1回路基板を形成する工程と、第1配線と第2配線とが設けられた第2回路基板を形成する工程と、前記第2回路基板の上面に前記第1回路基板を対面させて積層するように貼り合わせる工程と、前記第1配線の上面に第1の開口を形成すると共に前記第2配線の上面に、前記第1の開口よりも狭い第2の開口を形成するように、前記第1回路基板と前記第2回路基板との積層体において前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程とを有し、前記第2回路基板の形成工程では、少なくとも前記第1配線の上面に、前記エッチング処理において前記第1配線よりもエッチングレートが低い材料で、エッチングストッパー層を形成する、半導体装置の製造方法。前記第2回路基板の形成工程では、前記第1配線の上面の他に前記第2配線の上面に、前記エッチング処理において前記第2配線よりもエッチングレートが低い材料で、前記エッチングストッパー層を形成する、請求項8に記載の半導体装置の製造方法。前記第1回路基板の形成工程では、第1半導体基板において前記第2回路基板に対面する面に第1配線層を形成し、前記第2回路基板の形成工程では、第2半導体基板において前記第1回路基板に対面する面に第2配線層を形成し、当該第2配線層の形成においては、前記第1配線と前記第2配線とを、当該第2配線層の内部に設け、前記第1回路基板と前記第2回路基板とを貼り合わせる工程では、前記第1配線層と前記第2配線層とを対面させて貼り合わせ、前記エッチング処理を実施する工程では、前記第1の開口と前記第2の開口とが前記第1半導体基板を貫通するように、前記第1の開口と前記第2の開口とを形成する、請求項8に記載の半導体装置の製造方法。前記第1回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第1回路基板を形成し、前記第2回路基板の形成工程では、ロジック基板として前記第2回路基板を形成する、請求項8に記載の半導体装置の製造方法。前記第1の開口と前記第2の開口とを介在して、前記第1配線と前記第2配線とのそれぞれの間を電気的に接続する工程を有する、請求項8に記載の半導体装置の製造方法。前記第2回路基板の形成工程では、前記エッチングストッパー層について、前記第1配線よりも拡散係数が小さいバリアメタル材料を用いて形成する、請求項8に記載の半導体装置の製造方法。前記第1回路基板と前記第2回路基板との積層体に前記第1の開口と前記第2の開口とを形成する前に、前記第1回路基板について薄膜化する工程を含む、請求項8に記載の半導体装置の製造方法。前記複数の画素のそれぞれにカラーフィルタを形成する工程と、前記複数の画素のそれぞれにオンチップレンズを形成する工程とを有する、請求項14に記載の半導体装置の製造方法。第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1配線は、前記積層体において前記第2配線よりも上方に設けられており、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、半導体装置。第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、前記第1の開口よりも狭い第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、半導体装置。第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1配線は、前記積層体において前記第2配線よりも上方に設けられており、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、電子機器。第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、前記第1の開口よりも狭い第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、電子機器。しかしながら、上記の固体撮像装置などの半導体装置においては、装置の信頼性や、製品の歩留まりなどを十分に向上することが困難な場合がある。したがって、本技術は、装置の信頼性や、製品の歩留まりなどを向上可能な半導体装置の製造方法、半導体装置、電子機器を提供する。本技術の半導体装置の製造方法は、第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第2回路基板の上面に前記第1回路基板を対面させて積層するように貼り合わせる工程と、前記第1配線の上面に第1の開口を形成すると共に前記第2配線の上面に第2の開口を形成するように、前記第1回路基板と前記第2回路基板との積層体において前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程とを有し、前記第1回路基板の形成工程では、前記エッチング処理において前記第1配線よりもエッチングレートが低い材料で、前記第1配線の上面にエッチングストッパー層を形成する。本技術の半導体装置は、第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面させて積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1配線は、前記積層体において前記第2配線よりも上方に設けられており、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された。本技術においては、第1配線が設けられた第1回路基板を形成する。また、第2配線が設けられた第2回路基板を形成する。そして、第2回路基板の上面に第1回路基板を対面させて積層するように貼り合わせる。そして、第1配線の上面に第1の開口を形成し、第2配線の上面に第2の開口を形成するように、その積層体において第1配線と第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する。第1回路基板を形成する際には、上記のエッチング処理において第1配線よりもエッチングレートが低い材料で、第1配線の上面にエッチングストッパー層を形成する。よって、エッチング処理において、第1配線がエッチングストッパー層で保護される。本技術の半導体装置の製造方法は、第1回路基板を形成する工程と、第1配線と第2配線とが設けられた第2回路基板を形成する工程と、前記第2回路基板の上面に前記第1回路基板を対面させて積層するように貼り合わせる工程と、前記第1配線の上面に第1の開口を形成すると共に前記第2配線の上面に、前記第1の開口よりも狭い第2の開口を形成するように、前記第1回路基板と前記第2回路基板との積層体において前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程とを有し、前記第2回路基板の形成工程では、少なくとも前記第1配線の上面に、前記エッチング処理において前記第1配線よりもエッチングレートが低い材料で、エッチングストッパー層を形成する。本技術の半導体装置は、第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、前記第1の開口よりも狭い第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された。本技術においては、第1回路基板を形成する。そして、第1配線と第2配線とが設けられた第2回路基板を形成する。そして、第2回路基板の上面に第1回路基板を対面させて積層するように貼り合わせる。そして、第1配線の上面に第1の開口を形成し、第2配線の上面に第1の開口よりも狭い第2の開口を形成するように、その積層体において第1配線と第2配線との各上方に設けられた部分を同時に除去するエッチング処理を実施する。第2回路基板の形成工程では、少なくとも第1配線の上面に、上記のエッチング処理において第1配線よりもエッチングレートが低い材料で、エッチングストッパー層を形成する。よって、エッチング処理において、第1配線がエッチングストッパー層で保護される。本技術によれば、装置の信頼性や、製品の歩留まりなどを向上可能な半導体装置の製造方法、半導体装置、電子機器を提供することができる。実施形態について、図面を参照して説明する。なお、説明は、下記の順序で行う。1.実施形態1TSVの深さが異なる場合2.実施形態2TSVの深さが異なる場合3.実施形態3TSVの深さが異なる場合4.実施形態4TSVの径が異なる場合5.その他<1.実施形態1>[A.装置構成]A-1カメラの要部構成図1は、実施形態1にかかるカメラの構成を示す図である。図1に示すように、カメラ40は、固体撮像装置1と、光学系42と、制御部43と、信号処理部44とを有する。各部について、順次、説明する。固体撮像装置1は、光学系42を介して被写体像として入射する入射光Hを、撮像面PSで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置1は、制御部43から出力される制御信号に基づいて駆動する。そして、信号電荷を読み出し、電気信号として出力する。光学系42は、結像レンズや絞りなどの光学部材を含み、入射光Hを、固体撮像装置1の撮像面PSへ集光するように配置されている。制御部43は、各種の制御信号を固体撮像装置1と信号処理部44とに出力し、固体撮像装置1と信号処理部44とを制御して駆動させる。信号処理部44は、固体撮像装置1から出力された電気信号について信号処理を実施することによって、カラーデジタル画像を生成する。A-2固体撮像装置の全体構成固体撮像装置1の全体構成について説明する。図2,図3は、実施形態1にかかる固体撮像装置の全体構成を示す図である。図2は、ブロック図を示し、図3は、断面図を示している。図2に示すように、固体撮像装置1は、画素領域PAが設けられている。画素領域PAは、図2に示すように、矩形形状であり、複数の画素Pが水平方向xと垂直方向yとのそれぞれに並んで配置されている。すなわち、画素Pがマトリクス状に並んで配列されている。この画素領域PAは、図1に示した撮像面PSに相当する。この他に、固体撮像装置1は、図2に示すように、垂直駆動回路3と、カラム回路4と、水平駆動回路5と、外部出力回路7と、タイミングジェネレータ8とが、周辺回路として設けられている。垂直駆動回路3は、図2に示すように、画素領域PAにおいて水平方向xに並ぶ複数の画素Pの行ごとに電気的に接続されている。カラム回路4は、図2に示すように、列単位で画素Pから出力される信号について信号処理を実施するように構成されている。ここでは、カラム回路4は、CDSCorrelatedDoubleSampling;相関二重サンプリング回路図示なしを含み、固定パターンノイズを除去する信号処理を実施する。水平駆動回路5は、図2に示すように、カラム回路4に電気的に接続されている。水平駆動回路5は、たとえば、シフトレジスタを含み、カラム回路4で画素Pの列ごとに保持されている信号を、順次、外部出力回路7へ出力させる。外部出力回路7は、図2に示すように、カラム回路4に電気的に接続されており、カラム回路4から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路7は、AGCAutomaticGainControl回路7aとADC回路7bとを含む。外部出力回路7においては、AGC回路7aが信号にゲインをかけた後に、ADC回路7bがアナログ信号からデジタル信号へ変換して、外部へ出力する。タイミングジェネレータ8は、図2に示すように、垂直駆動回路3、カラム回路4、水平駆動回路5,外部出力回路7のそれぞれに電気的に接続されている。タイミングジェネレータ8は、各種パルス信号を生成し、垂直駆動回路3、カラム回路4、水平駆動回路5,外部出力回路7に出力することで、各部について駆動制御を行う。図3に示すように、固体撮像装置1は、センサ基板100と、ロジック基板200とを含み、ロジック基板200の上面にセンサ基板100が積層して貼り合わされている積層体である。センサ基板100と、ロジック基板200とのそれぞれは、図3に示すように、対面しており、その対面した面で互いに接合されている。このように、固体撮像装置1は、3次元積層構造であって、センサ基板100とロジック基板200とが積み重なっている。そして、詳細については後述するが、センサ基板100とロジック基板200とのそれぞれが、互いに電気的に接続されている。固体撮像装置1において、センサ基板100には、上述の図2で示した画素領域PAが設けられている。また、センサ基板100には、上述の図2で示した周辺回路の一部が設けられている。たとえば、上述の図2で示した垂直駆動回路3とタイミングジェネレータ8とが、画素領域PAの周辺に設けられている。固体撮像装置1において、ロジック基板200には、上述の図2で示した周辺回路のうち、センサ基板100に設けられなかった回路が設けられている。たとえば、上述の図2で示したカラム回路4と、水平駆動回路5と、外部出力回路7とが設けられている。なお、センサ基板100に周辺回路を設けず、ロジック基板200に、図2で示した周辺回路の全てを設けるように、構成しても良い。その他、ロジック基板200に代えて、配線基板を設けても良い。すなわち、機能が異なる複数の半導体チップを積み重ねて、固体撮像装置を構成しても良い。A-3固体撮像装置1の要部構成固体撮像装置1の要部構成について説明する。図4~図7は、実施形態1にかかる固体撮像装置の要部構成を示す図である。ここでは、図4は、上面図であり、センサ基板100側の面を示している。また、図5,図6は、断面図である。図5は、図4のP1-P2部分を示している。これに対して、図6は、図4のS1-S2部分を示している。図7は、画素Pの回路構成を示している。A-3-1上面構成の概要図4に示すように、固体撮像装置1は、チップ領域CAと、スクライブ領域LAとが、面xy面に設けられている。チップ領域CAは、図4に示すように、水平方向xと垂直方向yにおいて区画された矩形形状であって、上述した画素領域PA図2参照を含む。この他に、チップ領域CAは、周辺領域SAを含む。チップ領域CAにおいて、画素領域PAは、図4に示すように、矩形形状であり、複数の画素Pが水平方向xと垂直方向yとのそれぞれに並んで配置されている。チップ領域CAにおいて、周辺領域SAは、図4に示すように、画素領域PAの周囲に位置している。この周辺領域SAにおいては、図4に示すように、パッド部PADと、周辺回路部SKとが設けられている。スクライブ領域LAは、図4に示すように、チップ領域CAの周りを囲うように位置している。ここでは、スクライブ領域LAは、水平方向xと垂直方向yとのそれぞれに延在する部分を含み、チップ領域CAの周りで矩形を描くように設けられている。ダイシング前のウエハ図示無しには、チップ領域CAが複数並んで設けられており、スクライブ領域LAは、その複数のチップ領域CAの間においてライン状に延在している。このスクライブ領域LAでは、ブレードが当てられてダイシングが行われ、上述したチップ領域CAを備える固体撮像装置1に分割される。A-3-2断面構成の概要図5,図6に示すように、上記の固体撮像装置1は、センサ基板100と、ロジック基板200とを含み、それぞれが対面して貼り合わされている。センサ基板100は、図5,図6に示すように、半導体基板101を含む。半導体基板101は、たとえば、単結晶シリコンからなる。図5,図6に示すように、センサ基板100は、半導体基板101においてロジック基板200に対面する側の表面下面に、配線層110と絶縁膜120とが、順次、設けられている。配線層110と絶縁膜120とのそれぞれは、半導体基板101の表面下面の全体に渡って設けられている。センサ基板100において、半導体基板101の内部には、図5に示すように、画素領域PAにフォトダイオード21が設けられている。センサ基板100において、半導体基板101の裏面上面には、図5,図6に示すように、絶縁膜102が設けられている。絶縁膜102は、半導体基板101の裏面上面の全体に渡って設けられている。また、半導体基板101の裏面上面において、画素領域PAには、図5に示すように、カラーフィルタCFとオンチップレンズOCLとが、絶縁膜102を介して設けられている。図示を省略しているが、センサ基板100において、配線層110が設けられた下面側には、半導体回路素子図示無しが設けられている。具体的には、半導体回路素子図示無しは、画素領域PAにおいては、図7に示す画素トランジスタTrを構成するように設けられている。また、周辺領域SAにおいては、たとえば、図2に示した、垂直駆動回路3、タイミングジェネレータ8を構成するように、半導体回路素子図示無しが設けられている。ロジック基板200は、図5,図6に示すように、半導体基板201を含む。半導体基板201は、たとえば、単結晶シリコンからなる。ロジック基板200は、半導体基板201が、センサ基板100の半導体基板101に対面している。ロジック基板200の半導体基板201は、支持基板としても機能して、固体撮像装置1の全体の強度が確保される。ロジック基板200は、図5,図6に示すように、半導体基板201においてセンサ基板100に対面する側の表面上面に、配線層210と絶縁膜220とが、順次、設けられている。配線層210と絶縁膜220とのそれぞれは、半導体基板201の表面上面の全体に渡って設けられている。図示を省略しているが、ロジック基板200において、半導体基板201の表面上面側には、MOSトランジスタなどの半導体回路素子図示無しが設けられている。半導体回路素子図示無しは、たとえば、図2に示した、カラム回路4、水平駆動回路5、外部出力回路7を構成するように設けられている。そして、固体撮像装置1は、図5,図6に示すように、センサ基板100の絶縁膜120と、ロジック基板200の絶縁膜220とが接合面SMで接合されており、これにより、センサ基板100と、ロジック基板200との両者が貼り合わされている。固体撮像装置1は、図5に示すように、センサ基板100の半導体基板101において、配線層110が設けられた表面下面側とは反対側の裏面上面から入射する入射光Hを、フォトダイオード21が受光するように構成されている。つまり、固体撮像装置1は、裏面照射型CMOSイメージセンサである。A-3-3各部の詳細構成固体撮像装置1を構成する各部の詳細について、順次、説明する。aフォトダイオード21についてフォトダイオード21は、図5に示すように、画素領域PAにおいて、複数の画素Pのそれぞれに対応して設けられている。フォトダイオード21は、センサ基板100において、たとえば、厚みが1~30μmに薄膜化された半導体基板101に設けられている。フォトダイオード21は、被写体像として入射する入射光Hを受光して光電変換することによって、信号電荷を生成し蓄積するように形成されている。ここでは、図5に示すように、半導体基板101の裏面上面側であって、フォトダイオード21の上方には、カラーフィルタCF,マイクロレンズMLが設けられている。このため、フォトダイオード21は、これらの各部を順次介して入射した入射光Hを、受光面JSで受光して光電変換が行われる。フォトダイオード21は、たとえば、信号電荷電子を蓄積するn型電荷蓄積領域図示なしを含み、そのn型電荷蓄積領域図示なしが、半導体基板101のp型半導体領域図示なしに設けられている。そして、そのn型電荷蓄積領域において、半導体基板101の表面側には、不純物濃度が高いp型半導体領域図示なしが、正孔蓄積層として設けられている。つまり、フォトダイオード21は、HADHoleAccumulationDiode構造で形成されている。図7に示すように、各フォトダイオード21は、アノードが接地されており、蓄積した信号電荷が、画素トランジスタTrによって読み出され、電気信号として垂直信号線27へ出力されるように構成されている。b画素トランジスタTrについて画素トランジスタTrは、上述したように、画素領域PAにおいて、複数の画素Pのそれぞれに対応して設けられている。画素トランジスタTrは、図7に示すように、転送トランジスタ22と、増幅トランジスタ23と、選択トランジスタ24と、リセットトランジスタ25とを含み、各画素Pにおいて、フォトダイオード21から信号電荷を電気信号として出力する。上述したように、図5では、画素トランジスタTrについて図示を省略しているが、画素トランジスタTrは、半導体基板101の表面下面に設けられている。具体的には、画素トランジスタTrを構成する各トランジスタ22~25は、たとえば、半導体基板101において画素Pの間を分離する領域に、活性化領域図示なしが形成されており、各ゲートがn型不純物を含むポリシリコンを用いて形成されている。画素トランジスタTrにおいて、転送トランジスタ22は、図7に示すように、フォトダイオード21で生成された信号電荷を、フローティングディフュージョンFDに転送するように構成されている。具体的には、転送トランジスタ22は、フォトダイオード21のカソードと、フローティングディフュージョンFDとの間に設けられている。そして、転送トランジスタ22は、ゲートに転送線26が電気的に接続されている。転送トランジスタ22では、転送線26からゲートに送信される転送信号TGに基づいて、フォトダイオード21において蓄積された信号電荷を、フローティングディフュージョンFDに転送する。画素トランジスタTrにおいて、増幅トランジスタ23は、図7に示すように、フローティングディフュージョンFDにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ23は、ゲートが、フローティングディフュージョンFDに電気的に接続されている。また、増幅トランジスタ23は、ドレインが電源供給線Vddに電気的に接続され、ソースが選択トランジスタ24に電気的に接続されている。増幅トランジスタ23は、選択トランジスタ24がオン状態になるように選択されたときには、定電流源Iから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ23では、選択トランジスタ24に選択信号が供給されることによって、フローティングディフュージョンFDにおいて、電荷から電圧へ変換された電気信号が増幅される。画素トランジスタTrにおいて、選択トランジスタ24は、図7に示すように、選択信号に基づいて、増幅トランジスタ23によって出力された電気信号を、垂直信号線27へ出力するように構成されている。具体的には、選択トランジスタ24は、選択信号が供給されるアドレス線28にゲートが接続されている。そして、選択トランジスタ24は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ23によって増幅された出力信号を、垂直信号線27に出力する。画素トランジスタTrにおいて、リセットトランジスタ25は、図7に示すように、リセットトランジスタ25は、増幅トランジスタ23のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ25は、リセット信号が供給されるリセット線29にゲートが電気的に接続されている。また、リセットトランジスタ25は、ドレインが電源供給線Vddに電気的に接続され、ソースがフローティングディフュージョンFDに電気的に接続されている。そして、リセットトランジスタ25は、リセット線29から送信されたリセット信号に基づいて、フローティングディフュージョンFDを介して、増幅トランジスタ23のゲート電位を、電源電圧にリセットする。各トランジスタ22,24,25の各ゲートは、水平方向xに並ぶ複数の画素Pからなる行単位で接続されており、その行単位で並ぶ複数の画素について同時に駆動される。具体的には、上述した垂直駆動回路図示なしによって供給される選択信号によって、水平ライン画素行単位で垂直な方向に順次選択される。そして、タイミングジェネレータ図示なしから出力される各種タイミング信号によって各画素Pのトランジスタが制御される。これにより、各画素Pにおける出力信号が垂直信号線27を通して画素Pの列毎にカラム回路図示なしに読み出される。そして、カラム回路で保持された信号が、水平駆動回路図示なしによって選択されて、外部出力回路図示なしへ順次出力される。cカラーフィルタCFについてカラーフィルタCFは、図5に示すように、画素領域PAにおいて、半導体基板101の裏面上面側に設けられている。ここでは、半導体基板101の裏面上面には、絶縁膜102が設けられている。絶縁膜102は、たとえば、SiNなどの絶縁材料を用いて形成されている。そして、この絶縁膜102の上面に、カラーフィルタCFが形成されている。カラーフィルタCFは、半導体基板101の裏面上面側からオンチップレンズOCLを介して入射する入射光Hが着色されて透過するように形成されている。たとえば、カラーフィルタCFは、入射光Hとして入射する可視光線のうち、所定の波長領域の光が選択的に透過するように形成されている。カラーフィルタCFは、たとえば、赤色フィルタ層図示なし、緑色フィルタ層図示なし、青色フィルタ層図示なしを含み、ベイヤー配列で、その3原色の各フィルタ層が、各画素Pに対応するように配置されている。たとえば、カラーフィルタCFは、着色顔料とフォトレジスト樹脂とを含む塗布液を、スピンコート法などのコーティング方法によって塗布して塗膜を形成後、リソグラフィ技術によって、その塗膜をパターン加工して形成される。dオンチップレンズOCLについてオンチップレンズOCLは、図5に示すように、画素領域PAにおいて、複数の画素Pのそれぞれに対応して設けられている。オンチップレンズOCLは、半導体基板101の裏面上面側において、カラーフィルタCFの上面に設けられている。オンチップレンズOCLは、半導体基板101の裏面上面から上方に凸状に突き出た凸レンズであり、半導体基板101の裏面上面側から入射する入射光Hをフォトダイオード21へ集光する。オンチップレンズOCLは、カラーフィルタCFを介して絶縁膜102の上面に成膜されたレンズ材層図示無しを加工することで形成されている。たとえば、絶縁膜102の上面に有機樹脂材料を成膜することで、レンズ材層図示無しを設ける。そして、レンズ材層図示無し上にフォトレジスト膜図示無しを設けた後に、そのフォトレジスト膜図示無しをレンズ形状にパターン加工する。そして、そのレンズ形状のレジストパターン図示無しをマスクとして、そのレンズ材層図示無しについてエッチバック処理を実施する。このようにして、オンチップレンズOCLが形成される。なお、上記以外に、レンズ材層図示無しをパターン加工後、リフロー処理することで、オンチップレンズOCLを形成しても良い。eセンサ基板100の配線層110,絶縁膜120についてセンサ基板100において、配線層110は、図5,図6に示すように、半導体基板101のうち、カラーフィルタCF、マイクロレンズMLなどの各部が設けられた裏面上面とは反対側の表面下面に設けられている。つまり、センサ基板100において、配線層110は、半導体基板101のうち、ロジック基板200に対面する側の面下面に設けられている。配線層110は、図5に示すように、配線110Hと絶縁膜110Zとを含み、絶縁膜110Z内において、配線110Hが設けられている。配線層110は、いわゆる多層配線層であり、絶縁膜110Zを構成する層間絶縁膜と、配線110Hとが、交互に、複数回、積層されて形成されている。絶縁膜110Zは、絶縁材料を用いて形成されている。また、配線110Hは、導電性の金属材料を用いて形成されている。配線層110において、配線110Hは、図7で示した、転送線26,アドレス線28,垂直信号線27,リセット線29などの各配線として機能するように、複数が積層して形成されている。そして、図5,図6に示すように、配線層110において半導体基板101側とは反対側の表面下面には、絶縁膜120が設けられている。fロジック基板200の配線層210,絶縁膜220についてロジック基板200において、配線層210は、図5,図6に示すように、半導体基板201のうち、センサ基板100に対面する側の面上面に設けられている。配線層210は、図5に示すように、配線210Hと絶縁膜210Zとを含み、絶縁膜210Z内に配線210Hが設けられている。配線層210は、いわゆる多層配線層であり、絶縁膜210Zを構成する層間絶縁膜と、配線210Hとが、交互に、複数回、積層されて形成されている。絶縁膜210Zは、絶縁材料を用いて形成されている。また、配線210Hは、導電性の金属材料を用いて形成されている。配線層210において、配線210Hは、ロジック基板200の半導体基板201に設けられた半導体回路素子図示無しに電気的に接続する配線として機能するように、複数が積層して形成されている。そして、図5,図6に示すように、配線層210において半導体基板201側とは反対側の表面上面には、絶縁膜220が設けられている。gパッド部PADについてパッド部PADは、図4に示すように、周辺領域SAに設けられている。図6に示すように、パッド部PADには、パッド配線110P,210Pと、パッド開口V1,V2と、接続導電層401とが設けられている。パッド部PADに設けられた各部について順次説明する。g-1センサ基板100のパッド配線110Pについてパッド部PADには、図6に示すように、センサ基板100にパッド配線110Pが設けられている。センサ基板100においてパッド部PADに設けられたパッド配線110Pは、他の配線110Hと同様に、図6に示すように、配線層110の内部に形成されている。また、センサ基板100のパッド配線110Pは、センサ基板100とロジック基板200との積層体において、ロジック基板200に設けられたパッド配線210Pよりも上方に設けられている。パッド部PADに設けられたパッド配線110Pは、他の配線110Hと電気的に接続されており、センサ基板100に設けた半導体回路素子図示無しや、その外部に設けた素子図示無しとの間を電気的に接続する。ここでは、パッド部PADにおいて、センサ基板100のパッド配線110Pは、ロジック基板200の配線層110内に設けられた他のパッド配線210Pと電気的に接続される。g-2パッド開口V1について図6に示すように、パッド部PADにおいてセンサ基板100に設けられたパッド配線110Pは、上方にパッド開口V1が形成されている。パッド開口V1は、センサ基板100を構成する半導体基板101を貫通するように形成されている。また、図示を省略しているが、パッド開口V1は、たとえば、上面が円形状になるように形成されている。ここでは、パッド配線110Pは、上面にエッチングストッパー層110SPが設けられており、パッド開口V1は、そのエッチングストッパー層110SPの上面から絶縁膜102の上面までの間を貫通するように設けられている。詳細については後述するが、エッチングストッパー層110SPは、その上方に設けられた部材についてエッチング処理で除去する際に、そのエッチング処理が停止するように設けられている。つまり、エッチングストッパー層110SPの上方に設けられた部材よりも、エッチングレートが低い材料で形成されている。本実施形態では、エッチングストッパー層110SPは、パッド配線110P,210Pの上方に設けられた部分を同時に除去するエッチング処理において、パッド配線110Pよりもエッチングレートが低い材料で形成されている。また、パッド配線110Pが、そのエッチング処理によってダメージを受けることを防止するために、エッチングストッパー層110SPは、パッド配線110Pよりも、エッチングレートが低い材料で形成されている。図6に示すように、パッド開口V1は、上側開口部V11と下側開口部V12とを含み、上側開口部V11と下側開口部V12とが深さ方向zにおいて積み重なるように設けられている。上側開口部V11は、図6に示すように、センサ基板100において配線層110の上部から、絶縁膜102の上面までの間を貫通するように設けられている。すなわち、上側開口部V11は、センサ基板100の半導体基板101と絶縁膜102とのそれぞれを貫通するように形成されている。下側開口部V12は、図6に示すように、パッド配線110Pの上面が露出するように設けられている。すなわち、下側開口部V12は、センサ基板100の配線層110においてパッド配線110Pが設けられた部分の上方が貫通するように形成されている。そして、パッド開口V1の内部には、絶縁膜311と、バリアメタル層312と、メタル層313とが設けられている。ここでは、絶縁膜311は、パッド開口V1において上側開口部V11の側面を被覆するように設けられている。バリアメタル層312は、絶縁膜311を介して上側開口部V11の側面を被覆するように設けられている。また、バリアメタル層312は、下側開口部V12の側面と共に、底面を被覆するように設けられている。メタル層313は、絶縁膜311,バリアメタル層312を介して、上側開口部V11と下側開口部V12との内部を埋め込むように設けられている。g-3ロジック基板200のパッド配線210Pについてパッド部PADには、図6に示すように、ロジック基板200にパッド配線210Pが設けられている。パッド部PADにおいて、ロジック基板200に設けられたパッド配線210Pは、図6に示すように、配線層210を構成する他の配線210Hと同様に、絶縁膜210Z内に設けられている。パッド配線210Pは、他の配線210Hと電気的に接続されており、ロジック基板200に設けた半導体回路素子図示無しと、その外部に設けた素子図示無しとの間を電気的に接続する。ここでは、パッド配線210Pは、センサ基板100の配線層110内に設けられた他のパッド配線110Pと電気的に接続される。g-4パッド開口V2について図6に示すように、パッド部PADにおいて、ロジック基板200に設けられたパッド配線210Pは、上方にパッド開口V2が形成されている。パッド開口V2は、センサ基板100を構成する半導体基板101を貫通するように形成されている。また、図示を省略しているが、パッド開口V2は、たとえば、上面が円形状になるように形成されている。詳細については後述するが、このパッド開口V2は、センサ基板100のパッド配線110Pの上方に位置するパッド開口V1の形成と同一工程で形成される。つまり、パッド開口V2は、パッド開口V1と同様に、パッド配線210Pの上方に設けられた各部について、エッチング処理で除去することで形成される。図6に示すように、パッド開口V2は、上側開口部V21と下側開口部V22とを含み、上側開口部V21と下側開口部V22とが深さ方向zにおいて積み重なるように設けられている。上側開口部V21は、図6に示すように、ロジック基板200において配線層210の上部から、絶縁膜102の上面までの間を貫通するように設けられている。すなわち、上側開口部V21は、センサ基板100とロジック基板200との積層体において、ロジック基板200の配線層210にてパッド配線210Pが設けられた部分の上方が貫通するように形成されている。パッド開口V2の上側開口部V21は、他のパッド開口V1の上側開口部V11よりも深くなるように設ける点を除いて、同じ平面形状で形成される。つまり、上側開口部V21の幅H21が、上側開口部V11の幅H11と同じになるように形成される。下側開口部V22は、図6に示すように、ロジック基板200においてパッド配線210Pの上面が露出するように設けられている。すなわち、下側開口部V22は、センサ基板100とロジック基板200との積層体において、ロジック基板200の配線層210が設けられた部分の上方が貫通するように形成されている。パッド開口V2の下側開口部V22は、他のパッド開口V1の下側開口部V12よりも深い位置に設けられる点を除いて、同じ平面形状で形成される。つまり、下側開口部V22の幅H22が、下側開口部V12の幅H12と同じになるように形成される。そして、そのパッド開口V2の内部に、絶縁膜321と、バリアメタル層322と、メタル層323とが設けられている。ここでは、絶縁膜321は、パッド開口V2において上側開口部V21の側面を被覆するように設けられている。バリアメタル層322は、絶縁膜321を介して上側開口部V21の側面を被覆するように設けられている。また、バリアメタル層322は、下側開口部V22の側面と共に、底面を被覆するように設けられている。メタル層323は、絶縁膜321,バリアメタル層322を介して、上側開口部V21と下側開口部V22との内部を埋め込むように設けられている。g-5接続導電層401について上記の他に、パッド部PADには、図6に示すように、接続導電層401が設けられている。接続導電層401は、絶縁膜102の上面に設けられている。接続導電層401は、パッド部PADにおいて、センサ基板100に設けられたパッド配線110Pと、ロジック基板200に設けられたパッド配線210Pとの間を電気的に接続するように、導電性の金属材料によって形成されている。ここでは、接続導電層401は、パッド開口V1,V2内に設けたバリアメタル層312,322と、メタル層313,323とを介在して、各パッド配線110P,210Pの間を電気的に接続している。[B]製造方法上記の固体撮像装置1を製造する製造方法の要部について説明する。図8~図15は、実施形態1において、固体撮像装置の製造方法の要部を示す図である。図8は、製造フロー図である。図9~図15は、図6と同様な断面を示す断面図であり、パッド部PADを示している。図5と同様な断面については、図示を省略しているが、図9~図15と同様に、各部が形成される。本実施形態では、図9~図15に示すように、図8に示す各ステップST10~60を実施する。その後、スクライブ領域LAにおいて、ブレード図示なしを用いてダイシングすることによって、固体撮像装置1が製造される。下記より、固体撮像装置1を製造する際の各製造工程について、順次、説明する。B-1センサ基板100の形成まず、図8に示すように、センサ基板100を形成するST10。本ステップでは、図9に示すように、配線層110、絶縁膜120などの各部を設けることで、センサ基板100を形成する。本ステップでは、センサ基板100を構成する半導体基板101の裏面図9では上面,図5,図6では下面側には、絶縁膜102、カラーフィルタCF,オンチップレンズOCL,接続導電層401を形成しない。本ステップでは、図9に示す工程に先立って、半導体基板101の画素領域PAに、フォトダイオード21を設ける図5参照。また、半導体基板101の表面図9では上面側に、画素トランジスタTr図7参照などの半導体回路素子図示無しを設ける。そして、図9に示すように、半導体基板101の表面上面の全体を被覆するように、配線層110を設ける。そして、配線層110を介して、半導体基板101の表面上面の全体を被覆するように、絶縁膜120を設ける。具体的には、図9aに示すように、配線層110を構成する絶縁膜110Zaを半導体基板101の表面上面の全体に設ける。そして、その絶縁膜110Zaを介して、半導体基板101の表面上面の全体を被覆するように、エッチングストッパー材料層510SPを設ける。たとえば、下記の条件で、エッチングストッパー材料層510SPを設ける。エッチングストッパー材料層510SPの製造条件材料:P-SiN、P-SiON、P-SiCNなど厚み:70~200nm成膜方法:プラズマCVD法ガス流量比SiH4:NH3:N2=1:1:20ソースパワー:50~1000W圧力:1~10Torr成膜温度:300~400°C,30秒~2分程度この後、絶縁膜110Za,エッチングストッパー材料層510SPを介して、半導体基板101の表面上面の全体を被覆するように、配線材料層510Pを設ける。たとえば、Alを用いて配線材料層510Pを設ける。たとえば、厚みが、100nm~1μmになるように、配線材料層510Pを設ける。その他、W,Tiなどの導電材料を用いて、配線材料層510Pを設けても良い。そして、図9bに示すように、エッチングストッパー層110SPと、パッド配線110Pとを形成する。ここでは、配線材料層510Pについてパターン加工することで、パッド配線110Pを形成する。パッド部PADにパッド配線110Pを形成する際には、図5に示すように、画素領域PAに設けられる配線層110のうち、半導体基板101に最も近い1層目の配線110Hについても、配線材料層510Pをパターン加工することで形成する。また、エッチングストッパー材料層510SPについてパターン加工することで、エッチングストッパー層110SPを形成する。図5に示すように、画素領域PAにおいても、同様に、このパターン加工を実施する。具体的には、フォトリソグラフィ技術によってフォトレジストパターン図示無しを形成後、そのフォトレジストパターン図示無しをマスクとして、ドライエッチング処理を実施することで、上記のパターン加工を実施する。そして、図9cに示すように、配線層110を完成させた後に、絶縁膜120を設ける。ここでは、1層目の絶縁膜110Zaを被覆するように2層目の絶縁膜図示無しを積層した後に、2層目の配線110H図5参照を形成する。そして、3層目の絶縁膜図示無しを積層した後に、3層目の配線110H図5参照を形成する。そして、4層目の絶縁膜図示無しを積層する。このように、複数の絶縁膜110Zaなどと配線110H図5参照とを交互に設けることで、配線層110を形成する。この後、その配線層110の表面図9では上面,図5では下面の全体を被覆するように、絶縁膜120を設ける。たとえば、シリコン酸化膜を、絶縁膜120として設ける。この他に、シリコン窒化膜を、絶縁膜120として設けてもよい。B-2ロジック基板200の形成つぎに、図8に示すように、ロジック基板200を形成するST20。ここでは、図10に示すように、半導体基板201の表面上面に、配線層210と絶縁膜220とを、順次、形成することで、ロジック基板200を設ける。本ステップでは、図10に示す工程に先立って、半導体基板201の表面上面側に、半導体回路素子図示無しを設ける。そして、図10に示すように、半導体回路素子図示無しが設けられた半導体基板201の表面上面全体を被覆するように、配線層210を設ける。この配線層210の形成は、複数の絶縁膜図示無しと配線210H図5参照とを交互に設けることで実施される。そして、配線210Hを形成する際には、図10に示すように、パッド部PADに設けるパッド配線210Pについても、同一工程で形成する。この後、その配線層210の表面上面の全体を被覆するように、絶縁膜220を設ける。たとえば、シリコン酸化膜を、絶縁膜220として設ける。この他に、シリコン窒化膜を、絶縁膜220として設けてもよい。B-3センサ基板100とロジック基板200との貼り合わせつぎに、図8に示すように、センサ基板100とロジック基板200とを貼り合わせるST30。ここでは、図11に示すように、センサ基板100の絶縁膜120と、ロジック基板200の絶縁膜220とを対面させて接合することで、両者を貼り合わせる。たとえば、プラズマ接合によって、この貼り合わせを実施する。B-4センサ基板100の薄膜化つぎに、図8に示すように、センサ基板100を薄膜化するST40。ここでは、図12に示すように、センサ基板100を構成する半導体基板101において、ロジック基板200に対面する面下面に対して反対側の面上面について、たとえば、CMP処理を実施して、センサ基板100を薄膜化する。B-6パッド開口V1,V2の形成つぎに、図8に示すように、パッド開口V1,V2を形成するST50。ここでは、図13~図15の各工程を順次実施することで、パッド開口V1,V2について形成する。本工程では、最初に、図13に示すように、センサ基板100の構成する半導体基板101の裏面上面に、絶縁膜102を設ける。たとえば、シリコン酸化膜を、絶縁膜102として設ける。そして、図13に示すように、パッド開口V1,V2図6参照を構成する上側開口部V11,V21を設ける。ここでは、図13に示すように、パッド部PADにおいてセンサ基板100に設けられたパッド配線110Pの上方に、パッド開口V1図6参照を構成する上側開口部V11を設ける。上側開口部V11については、センサ基板100において、エッチングストッパー層110SPの上方から絶縁膜102の上面までの間が貫通するように設ける。すなわち、センサ基板100において、パッド配線110Pの上方において、エッチングストッパー層110SPの上面が露出しない位置から上方に位置する部分を除去し、上側開口部V11を形成する。このように、センサ基板100に設けられたパッド配線110Pの手前まで開口することで、上側開口部V11を設ける。また、図13に示すように、パッド部PADにおいてロジック基板200に設けられたパッド配線210Pの上方に、パッド開口V2図6参照を構成する上側開口部V21を設ける。上側開口部V21については、ロジック基板200に設けられたパッド配線210Pの上方から、絶縁膜102の上面までの間が貫通するように設ける。すなわち、センサ基板100とロジック基板200において、パッド配線210Pの上面が露出しない位置から上方に位置する部分を除去し、上側開口部V21を形成する。このように、ロジック基板200に設けられたパッド配線210Pの手前まで開口することで、上側開口部V21を設ける。たとえば、下記の条件になるように、上側開口部V11,V21のそれぞれを形成する。上側開口部V11について深さD11:200nm~5μm幅H11:1~5μmエッチングストッパー層110SPの上部に残す絶縁膜の厚み:0~500nm程度絶縁膜は残さなくても良いし、タイムエッチで意図的に残しても良い。その他、途中の層間にSiNなどの膜を形成した場合には、エッチング条件を工夫してそこで止めても可。上側開口部V21について深さD21:5~50μm幅H21:1~5μmパッド配線210Pの上部に残す絶縁膜の厚み:100~500nm程度絶縁膜は残さなくても良いし、タイムエッチで意図的に残しても良い。その他、途中の層間にSiNなどの膜を形成した場合には、エッチング条件を工夫してそこで止めても可。そして、図14に示すように、センサ基板100においてロジック基板200に対面する面下面に対して反対側の面上面を被覆するように、絶縁膜310を設ける。ここでは、図14に示すように、センサ基板100の上面に設けられた上側開口部V11,V21のそれぞれの側面および底面を被覆するように、絶縁膜310を設ける。たとえば、下記の条件で、絶縁膜310を設ける。絶縁膜310の製造条件材料:P-SiO2などの絶縁酸化膜、あるいは、P-SiNとP-SiO2との積層体、P-SiON厚み:200nm~2μm成膜方法:プラズマCVD法たとえば、SiH4/N2O/N2の比を1:4:5、圧力を0.5~7Torr、RFパワーを200~700W、温度を300~400度になるように設定し時間は30秒~5分程度で行う。そして、図15に示すように、パッド開口V1,V2図6参照を構成する下側開口部V12,V22を設ける。ここでは、図15に示すように、センサ基板100に設けられたパッド配線110Pの上方に、パッド開口V1を構成する下側開口部V12を設ける。下側開口部V12については、エッチングストッパー層110SPの上面が露出するように設ける。すなわち、センサ基板100の配線層110においてエッチングストッパー層110SPが設けられた部分の上方が貫通するように、下側開口部V12を形成する。これと共に、図15に示すように、ロジック基板200に設けられたパッド配線210Pの上方に、パッド開口V2を構成する下側開口部V22を設ける。下側開口部V22については、ロジック基板200においてパッド配線210Pの上面が露出するように設ける。すなわち、センサ基板100とロジック基板200との積層体において、ロジック基板200の配線層210が設けられた部分の上方が貫通するように、下側開口部V22を形成する。たとえば、各パッド配線110P,210Pの上方に設けられた部分を同時に除去するように、エッチバック処理で除去することで、図15に示すように、各下側開口部V12,V22を形成する。このとき、パッド配線110Pの上部においては、エッチングストッパー層110SPの途中まで除去されるように、このエッチング処理を実施する。エッチバック処理の条件エッチングストッパー層110SPがP-SiN、P-SiON、P-SiCNの場合温度常温圧力30~100mTorrソースパワー500~2500Wガス流量比C5F8/Ar/O2=6/1/1基板バイアス700~2000W,30秒~2分程度下地のエッチストッパーの選択比10これにより、図15に示すように、センサ基板100のパッド配線110Pの上方においては、上側開口部V11の側面を被覆するように、絶縁膜311が設けられた状態になる。これと共に、ロジック基板200のパッド配線210Pの上方においては、上側開口部V21の側面を被覆するように、絶縁膜321が設けられた状態になる。この後、図15では図示を省略しているが、下側開口部V12を設ける部分において、パッド配線110Pの上面に残るエッチングストッパー層110SPについて除去する。これにより、パッド配線110Pの上面を露出させて、下側開口部V12を完成させる。たとえば、下側開口部V12を設ける部分に残るエッチングストッパー層110SPの上方が開口し、その他の部分を被覆するように、フォトレジストパターン図示無しを設ける。そして、そのフォトレジストパターン図示無しをマスクとして用いて、エッチング処理を実施することで、エッチングストッパー層110SPをパッド配線110Pの上面から除去する。このようにして、パッド開口V1,V2のそれぞれが、センサ基板100を構成する半導体基板101を貫通するように形成される。B-6センサ基板100とロジック基板200との接続つぎに、図8に示すように、センサ基板100とロジック基板200とを接続するST60。ここでは、図6に示すように、センサ基板100とロジック基板200との間を電気的に接続させる。具体的には、図6に示すように、バリアメタル層312について、絶縁膜311を介して上側開口部V11の側面を被覆すると共に、下側開口部V12の側面および底面を被覆するように設ける。これと共に、バリアメタル層322について、絶縁膜321を介して上側開口部V21の側面を被覆すると共に、下側開口部V22の側面および底面を被覆するように設ける。たとえば、バリアメタル層312,322については、下記の条件になるように形成する。バリアメタル層312,322の形成条件材料Ta、または、TaとTaNとの積層体膜厚:10~200nm程度成膜方法:スパッタリング法そして、図6に示すように、メタル層313について、絶縁膜311,バリアメタル層312を介して、上側開口部V11と下側開口部V12との内部を埋め込むように設ける。これと共に、メタル層323について、絶縁膜321,バリアメタル層322を介して、上側開口部V21と下側開口部V22との内部を埋め込むように設ける。たとえば、メタル層313,323については、下記の条件になるように形成する。メタル層313,323の形成条件材料Cu成膜方法メッキ法そして、図6に示すように、接続導電層401を絶縁膜102の上面に設ける。接続導電層401については、センサ基板100に設けられたパッド配線110Pと、ロジック基板200に設けられたパッド配線210Pとの間を電気的に接続するように、導電性の金属材料によって形成する。具体的には、パッド開口V1,V2内に設けたバリアメタル層312,322と、メタル層313,323とを介在して、各パッド配線110P,210Pの間を電気的に接続するように、接続導電層401を設ける。この後、図5に示したように、画素領域PAにカラーフィルタCFを形成後、オンチップレンズOCLを形成する。[C]まとめ以上のように、本実施形態では、パッド配線110Pが設けられたセンサ基板100を形成するST10。つぎに、パッド配線210Pが設けられたロジック基板200を形成するST20。つぎに、ロジック基板200の上面にセンサ基板100を対面させて積層するように貼り合わせるST30。つぎに、センサ基板100について薄膜化するST40。つぎに、センサ基板100のパッド配線110Pの上面にパッド開口V1を形成すると共に、ロジック基板200のパッド配線210Pの上面にパッド開口V2を形成するST50。ここでは、センサ基板100とロジック基板200との積層体において、パッド配線110P,210Pとのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する。これにより、パッド開口V1,V2のそれぞれが、センサ基板100を構成する半導体基板101を貫通するように形成される。つぎに、パッド開口V1,V2のそれぞれを介在して、複数のパッド配線110P,210Pのそれぞれの間を電気的に接続するST60。本実施形態では、センサ基板100の形成工程ST10にて、上記のエッチング処理においてセンサ基板100のパッド配線110Pよりもエッチングレートが低い材料で、そのパッド配線110Pの上面にエッチングストッパー層110SPを形成する。本実施形態のように、パッド配線110Pの上面にエッチングストッパー層110SPを設けない場合には、下記のような不具合が発生する場合がある。具体的には、本実施形態のように、各パッド配線110P,210Pの上方部分を同時に除去するエッチング処理によって、深さが異なるパッド開口V1,V2を形成する場合、浅いパッド開口V1を設けるパッド配線110Pにダメージが発生する場合がある。つまり、パッド配線210P上に深いパッド開口V2を設けるために、浅いパッド開口V1を設けるパッド配線110Pについては、オーバーエッチングが実施されることになる。よって、パッド配線110Pの膜厚が減少する場合や、パッド配線110Pに貫通孔が形成される場合があるので、抵抗値が変動する場合があり、装置の信頼性や、製品の歩留まりなどの特性が低下する場合がある。しかしながら、本実施形態では、パッド配線110Pの上面にエッチングストッパー層110SPが形成されている。このため、本実施形態では、深さが異なるパッド開口V1,V2を同時に形成するエッチング処理を実施した場合においても、パッド配線110Pまでエッチングされずに、エッチングストッパー層110SPで、そのエッチングが停止する。つまり、エッチングストッパー層110SPがパッド配線110Pをエッチング処理から保護し、パッド配線110Pがオーバーエッチングされない。よって、パッド配線110Pの膜厚が減少することや、パッド配線110Pに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどの特性を向上することができる。[D]変形例上記の実施形態では、エッチングストッパー層110SPに関して、P-SiN、P-SiON、P-SiCNなどの絶縁材料を用いて形成する場合について説明したが、これに限定されない。上記の他に、パッド配線110Pよりも拡散係数が小さいバリアメタル材料を用いて、エッチングストッパー層110SPとして用いても良い。たとえば、スパッタ法、CVD法などの成膜方法によって成膜されたTi膜,TiN膜などのバリアメタル膜を、エッチングストッパー層110SPとして用いても好適である。このときには、Ti層やTiN層などの複数のバリアメタル層を積層して、エッチングストッパー層110SPを形成しても良い。この場合には、たとえば、下記の条件で、上述したエッチバック処理を実施する。なお、この変形例では、Ti,TiNが導電性であるのでエッチングストッパー層110SPをパッド配線110Pに残しても良い。エッチバック処理の条件エッチングストッパー層110SPがTi,TiNの場合温度常温圧力10~70mTorrソースパワー700~2000Wガス流量比C4F8/Ar/O2=9/1/1基板バイアス50~300W,30秒~2分程度下地のエッチストッパーの選択比2以上本変形例のように、バリアメタル層としても機能するようにエッチングストッパー層110SPを形成した場合には、各機能別に複数の層を設けた場合と比較して、製造工程を削減できる。このため、製造効率の向上、コストダウンなどを容易に実現することができる。さらに、上記の変形例の他に、メチルシルセスキシオキサンMSQ系や、ポリイミド、有機SOGのポリアリーレンPar、ポリアリールエーテルPAEなどの有機系材料を用いて、エッチングストッパー層110SPを形成しても良い。なお、上記の実施形態において、カメラ40は、本技術の電子機器の一例である。また、上記の実施形態において、固体撮像装置1は、本技術の半導体装置の一例である。また、上記の実施形態において、センサ基板100は、本技術の第1回路基板の一例である。また、上記の実施形態において、半導体基板101は、本技術の第1半導体基板の一例である。また、上記の実施形態において、配線層110は、本技術の第1配線層の一例である。また、上記の実施形態において、パッド配線110Pは、本技術の第1配線の一例である。また、上記の実施形態において、パッド開口V1は、本技術の第1の開口の一例である。また、上記の実施形態において、フォトダイオード21は、本技術の光電変換部の一例である。また、上記の実施形態において、ロジック基板200は、本技術の第2回路基板の一例である。また、上記の実施形態において、半導体基板201は、本技術の第2半導体基板の一例である。また、上記の実施形態において、配線層210は、本技術の第2配線層の一例である。また、上記の実施形態において、パッド配線210Pは、本技術の第2配線の一例である。また、上記の実施形態において、パッド開口V2は、本技術の第2の開口の一例である。また、上記の実施形態において、エッチングストッパー層110SPは、本技術のエッチングストッパー層の一例である。<2.実施形態2>[A]装置構成など図16は、実施形態2において、固体撮像装置の要部を示す図である。ここで、図16は、図6と同様に、図4のS1-S2部分の断面を示している。図16に示すように、本実施形態においては、バリアメタル層110BMが設けられている。そして、バリア絶縁膜110BZが設けられている。これらの点、および、これらに関連する点を除き、本実施形態は、実施形態1と同様である。このため、重複する部分については、記載を省略する。図16に示すように、パッド部PADには、センサ基板100にパッド配線110Pが設けられている。ここでは、図16に示すように、実施形態1の場合図6参照と異なり、そのセンサ基板100のパッド配線110Pの上面および側面を覆うように、バリアメタル層110BMが設けられている。また、図16に示すように、実施形態1の場合図6参照と異なり、配線層110内に、バリア絶縁膜110BZが設けられている。[B]製造方法上記の固体撮像装置を製造する製造方法の要部について説明する。図17,図18は、実施形態2において、固体撮像装置の製造方法の要部を示す図である。図17,図18は、図16と同様な断面を示す断面図である。図17,図18では、図8に示すステップST10について示している。その後のステップST20~ST60については、実施形態1と同様に実施して、固体撮像装置が製造される。下記より、固体撮像装置を製造する際の各製造工程について、順次、説明する。センサ基板100を形成する際図8,ST10には、実施形態1の場合と同様に、半導体基板101の画素領域PAに、フォトダイオード21を設ける図5参照。また、半導体基板101の表面図17では上面側に、画素トランジスタTr図7参照などの半導体回路素子図示無しを設ける。そして、図17,図18に示すように、半導体基板101の表面上面の全体を被覆するように、配線層110を設ける。そして、配線層110を介して、半導体基板101の表面上面の全体を被覆するように、絶縁膜120を設ける。具体的には、図17aに示すように、配線層110を構成する1層目の絶縁膜110Zaを半導体基板101の表面上面の全体に設ける。そして、その絶縁膜110Zaを介して、半導体基板101の表面上面に、エッチングストッパー層110SPを設ける。たとえば、下記の条件で、エッチングストッパー材料層図示無しを、絶縁膜110Zaを介して半導体基板101の表面上面に設ける。そして、そのエッチングストッパー材料層図示無しについてパターン加工することで、エッチングストッパー層110SPを設ける。エッチングストッパー材料層の製造条件材料:P-SiN、P-SiON、P-SiCNなど厚み:100~200nm成膜方法:プラズマCVD法ガス流量比SiH4:NH3:N2=1:1:20ソースパワー:50~1000W圧力:1~10Torr成膜温度:300~400°C,30秒~2分程度つぎに、図17bに示すように、エッチングストッパー層110SPを被覆するように、1層目の絶縁膜111Zaの表面上面に2層目の絶縁膜110Zbを設ける。つぎに、図17cに示すように、トレンチTRを設ける。ここでは、エッチングストッパー層110SPの表面上面が露出するように、2層目の絶縁膜110Zbの一部を除去することで、トレンチTRを設ける。たとえば、下記の条件でドライエッチング処理を実施することで、深さが200~400nmのトレンチTRを設ける。ドライエッチング処理の条件温度常温圧力30~100mTorrソースパワー50~2500Wガス流量比C5F8/Ar/O2=6/1/1基板バイアス700~2000W,30秒~2分程度エッチング選択比10つぎに、図18dに示すように、バリアメタル層110BMとパッド配線110Pとを設ける。バリアメタル層110BMについては、トレンチTRの側面と底面とをバリアメタル材料で被覆することで形成する。たとえば、下記の条件で、バリアメタル層110BMを形成する。複数膜を積層して、バリアメタル層110BMを形成しても良い。膜厚30~50nm程度材料TiN,Ti,TaN,Taなどの金属材料パッド配線110Pについては、バリアメタル層110BMで側面と底面とが被覆されたトレンチTRの内部に導電材料を埋め込むことで形成する。たとえば、Cu、Wなどの導電材料を用いてパッド配線110P形成する。本工程では、トレンチTRの側面と底面とを被覆するように、バリアメタル材料を2層目の絶縁膜110Zbの上面に成膜する。そして、そのトレンチTRの内部に埋め込むように、2層目の絶縁膜110Zbの上面に導電材料を成膜する。その後、エッチバック処理やCMP処理などの処理を実施することで、2層目の絶縁膜110Zbの上面から、そのバリアメタル材料層と、導電材料層とを除去する。これにより、バリアメタル層110BMとパッド配線110PとをトレンチTRの内部に設ける。つぎに、図18eに示すように、バリア絶縁膜110BZを設ける。たとえば、下記の条件で、バリア絶縁膜110BZを設ける。バリア絶縁膜110BZの製造条件材料:P-SiN、P-SiCN、P-SiCなど厚み:30~200nm成膜方法:プラズマCVD法P-SiNの場合には、例えば、SiH4/NH3/N2の比を1:1:10、圧力を0.5~10Torr、ソースパワーを50~1000W、温度を300~400度になるように設定し時間は30秒~2分程度で行う。上記のように、いわゆるダマシン法によって、パッド配線110Pを設ける。なお、図示を省略しているが、画素領域PAにおいて配線層110を構成する他の配線についても、上記のパッド配線110Pと同一工程で形成する。つぎに、図18fに示すように、配線層110を完成させた後に、絶縁膜120を設ける。ここでは、絶縁膜と配線とを交互に繰り返し形成することで、配線層110を完成させる。たとえば、上記と同様に、ダマシン法を実施して、配線層110を完成させる。そして、その配線層110の上面に、絶縁膜120を設ける。上記のようにして、センサ基板100を形成する図8ステップST10。そして、図8に示すように、ロジック基板200の形成ST20センサ基板100とロジック基板200との貼り合わせST30センサ基板100の薄膜化ST40を実施する。その後、パッド開口V1,V2の形成ST50,センサ基板100とロジック基板200との接続ST60を実施する。各ステップについては、実施形態1の場合と同様に実施する。これにより、図16に示したように、固体撮像装置を完成させる。[C]まとめ以上のように、本実施形態は、実施形態1と同様に、パッド配線210Pに設ける深いパッド開口V2よりも浅いパッド開口V1を設けるパッド配線110Pの上面に、エッチングストッパー層110SPを形成している。このため、本実施形態では、実施形態1の場合と同様に、深さが異なるパッド開口V1,V2を同時に形成するエッチング処理を実施した場合においても、パッド配線110Pまでエッチングされない。つまり、エッチングストッパー層110SPがパッド配線110Pをエッチング処理から保護し、パッド配線110Pがオーバーエッチングされない。よって、パッド配線110Pの膜厚が減少することや、パッド配線110Pに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどの特性を向上することができる。<3.実施形態3>[A]装置構成など図19は、実施形態3において、固体撮像装置の要部を示す図である。ここで、図19は、図6と同様に、図4のS1-S2部分の断面を示している。図19に示すように、本実施形態においては、エッチングストッパー層110SPが実施形態1と異なる。そして、バリア絶縁膜110BZが設けられている。これらの点、および、これらに関連する点を除き、本実施形態は、実施形態1と同様である。このため、重複する部分については、記載を省略する。図19示すように、パッド部PADには、センサ基板100にパッド配線110Pが設けられている。ここでは、図19に示すように、実施形態1の場合図6参照と異なり、そのセンサ基板100のパッド配線110Pの上面および側面を覆うように、エッチングストッパー層110SPが設けられている。また、図19に示すように、実施形態1の場合図6参照と異なり、配線層110内に、バリア絶縁膜110BZが設けられている。[B]製造方法上記の固体撮像装置を製造する製造方法の要部について説明する。図20は、実施形態3において、固体撮像装置の製造方法の要部を示す図である。図20は、図19と同様な断面を示す断面図である。図20では、図8に示すステップST10について示している。その後のステップST20~ST60については、実施形態1と同様に実施して、固体撮像装置が製造される。下記より、固体撮像装置を製造する際の各製造工程について、順次、説明する。センサ基板100を形成する際図8,ST10には、実施形態1の場合と同様に、半導体基板101の画素領域PAに、フォトダイオード21を設ける図5参照。また、半導体基板101の表面図17では上面側に、画素トランジスタTr図7参照などの半導体回路素子図示無しを設ける。そして、図20に示すように、半導体基板101の表面上面の全体を被覆するように、配線層110を設ける。そして、配線層110を介して、半導体基板101の表面上面の全体を被覆するように、絶縁膜120を設ける。具体的には、図20aに示すように、配線層110を構成する1層目の絶縁膜110Zaを半導体基板101の表面上面の全体に設ける。そして、1層目の絶縁膜110Zaの一部を除去することで、トレンチTRを設ける。たとえば、ドライエッチング処理を実施することで、深さが200~400nmのトレンチTRを設ける。この後、エッチングストッパー層110SPとパッド配線110Pとを、そのトレンチTRの内部に設ける。エッチングストッパー層110SPについては、トレンチTRの側面と底面とをバリアメタル材料で被覆するように形成する。たとえば、下記の条件で、エッチングストッパー層110SPを形成する。複数膜を積層して、エッチングストッパー層110SPを形成しても良い。膜厚70~100nm程度材料TiN,Ti,TaN,Taなどの金属材料パッド配線110Pについては、エッチングストッパー層110SPで側面と底面とが被覆されたトレンチTRの内部に導電材料を埋め込むことで形成する。たとえば、Cu、Wなどの導電材料を用いてパッド配線110P形成する。本工程では、トレンチTRの側面と底面とを被覆するように、バリアメタル材料を1層目の絶縁膜110Zaの上面に成膜する。そして、そのトレンチTRの内部に埋め込むように、1層目の絶縁膜110Zaの上面に導電材料を成膜する。その後、エッチバック処理やCMP処理などの処理を実施することで、1層目の絶縁膜110Zaの上面から、そのバリアメタル材料層と、導電材料層とを除去する。これにより、エッチングストッパー層110SPとパッド配線110PとをトレンチTRの内部に設ける。つぎに、図20bに示すように、バリア絶縁膜110BZを設ける。たとえば、実施形態2と同様な条件で、バリア絶縁膜110BZを設ける。上記のように、いわゆるダマシン法によって、パッド配線110Pを設ける。なお、図示を省略しているが、画素領域PAにおいて配線層110を構成する他の配線についても、上記のパッド配線110Pと同一工程で形成する。つぎに、図20cに示すように、配線層110を完成させた後に、絶縁膜120を設ける。ここでは、絶縁膜と配線とを交互に繰り返し形成することで、配線層110を完成させる。たとえば、上記と同様に、ダマシン法を実施して、配線層110を完成させる。そして、その配線層110の上面に、絶縁膜120を設ける。上記のように各工程を実施して、センサ基板100を形成する図8ステップST10。そして、図8に示すように、ロジック基板200の形成ST20センサ基板100とロジック基板200との貼り合わせST30センサ基板100の薄膜化ST40を実施する。その後、パッド開口V1,V2の形成ST50と、センサ基板100とロジック基板200との接続ST60を実施する。各ステップについては、実施形態1の場合と同様に実施する。ここで、パッド開口V1,V2の形成ST50で実施するエッチバック処理については、実施形態1の変形例で示した条件で実施する。これにより、図19に示したように、固体撮像装置を完成させる。なお、本実施形態では、図19に示すように、メタル層313とパッド配線110Pとが、エッチングストッパー層110SPを介在せずに、直接的に接続されている。つまり、実施形態1と同様に、パッド開口V1,V2の形成ST50においてエッチバック処理を実施後に、パッド配線110Pにおいてメタル層313が接する面から、エッチングストッパー層110SPを除去している。しかし、これに限定されない。本実施形態では、エッチングストッパー層110SPについてバリアメタル材料を用いて形成しており、エッチングストッパー層110SPが導電性を有する。このため、メタル層313とパッド配線110Pとの間に、エッチングストッパー層110SPを介在させてもよい。[C]まとめ以上のように、本実施形態は、実施形態1と同様に、パッド配線210Pに設ける深いパッド開口V2よりも浅いパッド開口V1を設けるパッド配線110Pの上面に、エッチングストッパー層110SPを形成している。このため、本実施形態では、実施形態1の場合と同様に、深さが異なるパッド開口V1,V2を同時に形成するエッチング処理を実施した場合においても、パッド配線110Pまでエッチングされない。つまり、エッチングストッパー層110SPがパッド配線110Pをエッチング処理から保護し、パッド配線110Pがオーバーエッチングされない。よって、パッド配線110Pの膜厚が減少することや、パッド配線110Pに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどの特性を向上することができる。また、本実施形態では、バリアメタル層としても機能するようにエッチングストッパー層110SPを形成している。このため、各機能別に複数の層を設けた場合と比較して、製造工程を削減できる。よって、製造効率の向上、コストダウンなどを容易に実現することができる。<4.実施形態4>[A]装置構成など図21は、実施形態4において、固体撮像装置の要部を示す図である。ここで、図21は、図6と同様に、図4のS1-S2部分の断面を示している。図21に示すように、本実施形態においては、パッド部PADの構成の一部が、実施形態1と異なる。具体的には、ロジック基板200に設けられた複数のパッド配線210Pa,210Pの上方には、互いの幅が異なるパッド開口V2a,V2が設けられる。この点、および、これに関連する点を除き、本実施形態は、実施形態1と同様である。このため、重複する部分については、記載を省略する。a-1ロジック基板200のパッド配線210Pa210Pについてパッド部PADには、図21に示すように、ロジック基板200にパッド配線210Pa,210Pが設けられている。ロジック基板200に設けられた複数のパッド配線210Pa,210Pは、図21に示すように、配線層210の内部に形成されている。具体的には、複数のパッド配線210Pa,210Pのそれぞれは、配線層210を構成する絶縁膜210Z内に設けられている。パッド配線210Pa,210Pは、たとえば、配線層210を構成する他の配線210Hと同様に、導電性の金属材料を用いて形成されている。パッド配線210Pa,210Pは、他の配線210Hと電気的に接続されており、ロジック基板200に設けた半導体回路素子図示無しとの間が電気的に接続される。ここでは、パッド配線210Pa,210Pの間が、電気的に接続される。a-2パッド開口V2a,V2について図21に示すように、複数のパッド配線210Pa,210Pは、それぞれの上方にパッド開口V2a,V2が形成されている。複数のパッド配線210Pa,210Pは、少なくとも、半導体基板101を貫通するように形成されている。ここでは、パッド配線210Pa,210Pは、上面にエッチングストッパー層210SPa,210SPが設けられている。そして、パッド開口V2a,V2は、そのエッチングストッパー層210SPa,210SPの上面から絶縁膜102の上面までの間を貫通するように設けられている。エッチングストッパー層210SPa,210SPは、その上方に設けられた部材についてエッチング処理で除去する際に、そのエッチング処理が停止するように設けられている。つまり、エッチングストッパー層210SPa,210SPの上方に設けられた部材よりも、エッチングレートが低い材料で形成されている。また、パッド配線210Pa,210Pが、そのエッチング処理によってダメージを受けることを防止するために、エッチングストッパー層210SPa,210SPは、パッド配線210Pa,210Pよりも、エッチングレートが低い材料で形成されている。本実施形態では、エッチングストッパー層210SPは、パッド配線210Pa,210Pよりも拡散係数が小さいバリアメタル材料を用いて形成されている。詳細については後述するが、複数のパッド開口V2a,V2のそれぞれは、互いに同一工程で形成される。つまり、複数のパッド開口V2a,V2のそれぞれは、各パッド配線210Pa,210Pの上方に設けられた各部について、エッチング処理で除去することで形成される。図21に示すように、複数のパッド開口V2a,V2のそれぞれは、上側開口部V21a,V21と下側開口部V22a,V22とを含み、上側開口部V21a,V21と下側開口部V22a,V22とが深さ方向zにおいて積み重なるように設けられている。複数のパッド開口V2a,V2において、上側開口部V21a,V21のそれぞれは、図21に示すように、ロジック基板200において配線層210の上部から、絶縁膜102の上面までの間を貫通するように設けられている。すなわち、上側開口部V21a,V21のそれぞれは、センサ基板100とロジック基板200との積層体において、ロジック基板200の配線層210にてパッド配線210Pが設けられた部分の上方が貫通するように形成されている。複数のパッド開口V2a,V2において、上側開口部V21a,V21のそれぞれは、互いの幅H21a,H21bが異なることを除いて、同じ平面形状で形成される。また、複数の上側開口部V21a,V21のそれぞれは、互いに同じ深さになるように形成されている。複数のパッド開口V2a,V2において、下側開口部V22a,V22のそれぞれは、図21に示すように、ロジック基板200においてパッド配線210Pの上面が露出するように設けられている。すなわち、下側開口部V22a,V22は、センサ基板100とロジック基板200との積層体において、ロジック基板200の配線層210が設けられた部分の上方が貫通するように形成されている。複数のパッド開口V2a,V2において、下側開口部V22a,V22のそれぞれは、互いの幅H22a,H22bが異なることを除いて、同じ平面形状で形成される。また、下側開口部V22a,V22のそれぞれは、互いに同じ深さになるように形成されている。そして、複数のパッド開口V2a,V2のそれぞれの内部に、絶縁膜321a,321と、バリアメタル層322a,322と、メタル層323a,323とが設けられている。ここでは、絶縁膜321a,321は、複数のパッド開口V2a,V2のそれぞれにおいて、上側開口部V21a,V21の側面を被覆するように設けられている。バリアメタル層322a,322は、絶縁膜321a,321を介して上側開口部V21a,V21の側面を被覆するように設けられている。また、バリアメタル層322a,322は、下側開口部V22a,V22の側面と共に、底面を被覆するように設けられている。メタル層323a,323は、絶縁膜321a,321,バリアメタル層322a,322を介して、上側開口部V21a,V21と下側開口部V22a,V22との内部を埋め込むように設けられている。a-3接続導電層401について上記の他に、パッド部PADには、図21に示すように、接続導電層401が設けられている。接続導電層401は、絶縁膜102の上面に設けられている。接続導電層401は、ロジック基板200に設けられた複数のパッド配線210Pa,210Pとの間を電気的に接続するように、導電性の金属材料によって形成されている。ここでは、接続導電層401は、パッド開口V2a,V2内に設けたバリアメタル層322a,322と、メタル層323a,323とを介在して、複数のパッド配線210Pa,210Pの間を電気的に接続している。[B]製造方法上記の固体撮像装置を製造する製造方法の要部について説明する。図22~図25は、実施形態4において、固体撮像装置の製造方法の要部を示す図である。図22~図25は、図21と同様な断面を示す断面図である。本実施形態では、図8に示す各ステップST10~ST60を実施することで、固体撮像装置を製造する。具体的には、図8に示すように、実施形態1と同様に、センサ基板100の形成ST10を実施する。そして、図8に示すように、ロジック基板200の形成ST20を実施する。本実施形態においては、実施形態1の場合と異なり、図22に示すように、複数のパッド配線210Pa,210Pのそれぞれの上面に、エッチングストッパー層210SPa,210SPを設ける。具体的には、図22aに示すように、配線層210の形成において、パッド配線210Pa,210Pを形成した後に、その上面にエッチングストッパー層210SPa,210SPを設ける。たとえば、実施形態1のエッチングストッパー層110SP,図6参照と同様な工程によって、エッチングストッパー層210SPa,210SPを設ける。つまり、PーSiNなどを用いて、エッチングストッパー層210SPa,210SPを形成する。そして、配線層210を構成する絶縁膜を、エッチングストッパー層210SPa,210SPを被覆するように設けることで配線層210を完成させる。そして、図22bに示すように、その配線層210の表面上面の全体を被覆するように、絶縁膜220を設ける。この後、図8に示すように、センサ基板100とロジック基板200との貼り合わせST30センサ基板100の薄膜化ST40を実施する。各ステップについては、実施形態1の場合と同様に実施する。そして、図8に示すように、パッド開口V2a,V2b図21参照を形成するST50。ここでは、図23~図25の各工程を順次実施することで、パッド開口V2a,V2b図21参照を形成する。具体的には、最初に、図23に示すように、センサ基板100の構成する半導体基板101の裏面上面に、絶縁膜102を設けた後に、パッド開口V2a,V2b図21参照を構成する上側開口部V21a,V21を設ける。ここでは、パッド部PADにおいてロジック基板200に設けられたパッド配線210Pa,210Pのそれぞれの上方に、上側開口部V21a,V21を設ける。上側開口部V21a,V21については、ロジック基板200に設けられたパッド配線210Pa,210Pのそれぞれの上方から、絶縁膜102の上面までの間が貫通するように設ける。すなわち、センサ基板100とロジック基板200において、パッド配線210Pa,210Pの上面が露出しない位置から上方に位置する部分を除去し、上側開口部V21a,V21を形成する。このように、ロジック基板200に設けられたパッド配線210Pa,210Pの手前まで開口することで、上側開口部V21a,V21を設ける。たとえば、下記の条件になるように、幅H21a,H21が互いに異なる上側開口部V21a,V21のそれぞれを形成する。広い上側開口部V21a幅H21a:1~5μm狭い上側開口部V21幅H21:500nm~2μmそして、図24に示すように、センサ基板100においてロジック基板200に対面する面下面に対して反対側の面上面を被覆するように、絶縁膜310を設ける。ここでは、上側開口部V21a,V21のそれぞれの側面および底面を被覆するように、センサ基板100の上面に絶縁膜310を設ける。たとえば、実施形態1と同様な条件で、絶縁膜310を設ける。そして、図25に示すように、パッド開口V2a,V2b図21参照を構成する下側開口部V22a,V22を設ける。ここでは、ロジック基板200に設けられたパッド配線210Pa,210Pの上方に、下側開口部V22a,V22を設ける。下側開口部V22a,V22については、ロジック基板200においてパッド配線210Pa,210Pの上面が露出するように設ける。すなわち、センサ基板100とロジック基板200との積層体において、ロジック基板200の配線層210が設けられた部分の上方が貫通するように、下側開口部V22a,V22を形成する。たとえば、各パッド配線210Pa,210Pの上方に設けられた部分を同時に除去するように、エッチバック処理で除去することで、各下側開口部V22a,V22を形成する。このとき、各パッド配線210Pa,210Pの上部においては、エッチングストッパー層210SPa,210SPの途中まで除去されるように、このエッチング処理を実施する。これにより、図25に示すように、ロジック基板200のパッド配線210Pa,210Pの上方においては、上側開口部V21a,V21の側面を被覆するように、絶縁膜321a,321が設けられた状態になる。この後、図25では図示を省略しているが、下側開口部V22a,V22を設ける部分において、パッド配線210Pa,210Pの上面に残るエッチングストッパー層210SPa,210SPについて除去する。これにより、パッド配線210Pa,210Pの上面を露出させて、下側開口部V22a,V22を完成させる。たとえば、下側開口部V22a,V22を設ける部分に残るエッチングストッパー層210SPa,210SPの上方が開口し、その他の部分を被覆するように、フォトレジストパターン図示無しを設ける。そして、そのフォトレジストパターン図示無しをマスクとして用いて、エッチング処理を実施することで、エッチングストッパー層210SPa,210SPをパッド配線210Pa,210Pの上面から除去する。つぎに、図8に示すように、センサ基板100とロジック基板200との接続ST60を実施する。ここでは、図21に示すように、センサ基板100とロジック基板200との間を電気的に接続させる。具体的には、図21に示すように、バリアメタル層322a,322について、絶縁膜321a,321を介して上側開口部V21a,V21の側面を被覆すると共に、下側開口部V22a,V22の側面および底面を被覆するように設ける。そして、図21に示すように、メタル層323a,323について、絶縁膜321a,321,バリアメタル層322a,322を介して、上側開口部V21a,V21と下側開口部V22a,V22との内部を埋め込むように設ける。そして、図21に示すように、接続導電層401を絶縁膜102の上面に設ける。接続導電層401については、ロジック基板200に設けられた複数のパッド配線210Pa,210Pとの間を電気的に接続するように、導電性の金属材料によって形成する。この後、図5に示したように、画素領域PAにカラーフィルタCFを形成後、オンチップレンズOCLを形成する。[C]まとめ以上のように、本実施形態では、センサ基板100を形成するST10。つぎに、複数のパッド配線210Pa,210Pが設けられたロジック基板200を形成するST20。そして、ロジック基板200の上面にセンサ基板100を対面させて積層するように貼り合わせるST30。つぎに、センサ基板100について薄膜化するST40。つぎに、パッド配線210Paの上面にパッド開口V2aを形成すると共に、パッド配線210Pの上面に、そのパッド開口V2aよりも狭いパッド開口V2を形成するST50。ここでは、センサ基板100とロジック基板200との積層体において、複数のパッド配線210Pa,パッド配線210Pのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施することで、各パッド開口V2a,V2を同時に形成する。つぎに、その複数のパッド開口V2a,V2を介在して、複数のパッド配線210Pa,210Pのそれぞれの間を電気的に接続するST60。上記のロジック基板200を形成する際にはST20、少なくとも、広いパッド開口V2aが形成されるパッド配線210Paの上面に、エッチングストッパー層210SPaを形成する。エッチングストッパー層210SPaについては、パッド開口V2a,V2を同時に形成するためのエッチング処理において、そのパッド配線210Paよりもエッチングレートが低い材料で形成する。本実施形態のように、広いパッド開口V2aが形成されるパッド配線210Paの上面にエッチングストッパー層210SPaを設けない場合には、下記のような不具合が発生する場合がある。具体的には、各パッド配線210Pa,210Pの上方部分を同時に除去するエッチング処理で、広さ径,幅が異なるパッド開口V2a,V2を形成する場合、広いパッド開口V2aを設けるパッド配線210Paにダメージが発生する場合がある。つまり、パッド配線210P上に狭いパッド開口V2を設けるために、広いパッド開口V2aを設けるパッド配線210Paについては、オーバーエッチングがされ易くなる。よって、パッド配線210Paの膜厚が減少する場合や、パッド配線210Paに貫通孔が形成される場合があるので、抵抗値が変動する場合があり、装置の信頼性や、製品の歩留まりなどの特性が低下する場合がある。しかしながら、本実施形態では、広いパッド開口V2aが形成されるパッド配線210Paの上面にエッチングストッパー層210SPaを設けている。このため、本実施形態では、広さ径,幅が異なるパッド開口V2a,V2を同時に形成するエッチング処理を実施した場合においても、パッド配線210Paまでエッチングされずに、エッチングストッパー層210SPaで、そのエッチングが停止する。つまり、エッチングストッパー層210SPaがパッド配線210Paをエッチング処理から保護し、パッド配線210Paがオーバーエッチングされない。よって、広いパッド開口V2aが形成されるパッド配線210Paの膜厚が減少することや、そのパッド配線210Paに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどの特性を向上することができる。この他に、本実施形態では、広いパッド開口V2aが形成されるパッド配線210Paの上面の他に、狭いパッド開口V2が形成されるパッド配線210Pの上面にも、エッチングストッパー層210SPを形成している。このため、狭いパッド開口V2が形成されるパッド配線210Pについても、膜厚の減少や、そのパッド配線210Pに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。なお、上記の実施形態において、パッド配線210Paは、本技術の第1配線の一例である。また、上記の実施形態において、パッド開口V2aは、本技術の第1の開口の一例である。パッド配線210Pは、本技術の第2配線の一例である。また、上記の実施形態において、パッド開口V2は、本技術の第2の開口の一例である。また、上記の実施形態において、エッチングストッパー層210SPaは、本技術のエッチングストッパー層の一例である。<5.その他>実施形態は、上記したものに限定されるものではなく、種々の変形例を採用することができる。上記の実施形態では、上側開口部と、上側開口部よりも幅が狭い下部開口部とを深さ方向zで積み重なるように形成することで、パッド開口を設ける場合について説明したが、これに限定されない。3以上の幅が異なる開口部を深さ方向zで積み重なるように形成することで、パッド開口を設けてもよい。また、上側開口部と下部開口部との間に段差を有する場合以外に、段差がないように、パッド開口を設けてもよい。つまり、上部から下部に渡って、同じ幅になるように、パッド開口を設けてもよい。上記の実施形態では、センサ基板100とロジック基板200とをプラズマ接合で貼り合わせる場合について説明したが、これに限定されない。たとえば、接着剤を用いて両者を貼り合せても良い。上記の実施形態では、裏面照射型のCMOSイメージセンサであるセンサ基板100を、シリコン基板から製造する場合について説明したが、これに限定されない。いわゆるSOISilicononInsulator基板から、センサ基板100を製造しても良い。上記の実施形態では、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとの4種を、画素トランジスタとして設ける場合について説明したが、これに限定されない。たとえば、転送トランジスタと増幅トランジスタとリセットトランジスタとの3種を、画素トランジスタとして設ける場合に、本技術を適用しても良い。上記の実施形態では、1つのフォトダイオードに対して、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとのそれぞれを1つずつ設ける場合について説明したが、これに限定されない。たとえば、複数のフォトダイオードに対して、増幅トランジスタと選択トランジスタとリセットトランジスタをのそれぞれを1つずつ設ける場合に、本技術を適用しても良い。上記の実施形態においては、カメラに本技術を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器において、本技術を適用しても良い。上記の実施形態では、センサ基板100が裏面照射型のCMOSイメージセンサである場合について説明したが、これに限定されない。表面照射型の場合に、本技術を適用しても良い。また、CMOSイメージセンサの他に、CCD型イメージセンサの場合に、本技術を適用しても良い。上記の実施形態では、センサ基板100とロジック基板200とを貼り合せる場合について説明したが、これに限定されない。センサ基板100,ロジック基板200以外の半導体チップを貼り合わせる場合に、本技術を適用しても良い。上記の実施形態では、複数のパッド配線の上方部分をエッチング処理で同時に除去して、深さが異なる複数のパッド開口を同時に形成する場合について説明した。この他に、エッチング処理によって、広さ幅,径が異なる複数のパッド開口を同時に形成する場合について説明した。しかし、これに限定されない。上記の他に、複数のパッド配線の上方部分をエッチング処理で同時に除去する際において、複数のパッド配線のうち、他のパッド配線よりも、オーバーエッチングされるパッド配線の上面に、少なくとも、エッチングストッパー層を設けることが好適である。上記の実施形態では、パッド開口の内部に導電材料を埋め込む場合について説明したが、これに限定されない。パッド開口が設けられたパッド配線の上面に、たとえば、ボンディングワイヤなどの他の接続部材を設けても良い。その他、上記の各実施形態を、適宜、組み合わせても良い。たとえば、本技術は、下記のような構成も取ることができる。1第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第2回路基板の上面に前記第1回路基板を対面させて積層するように貼り合わせる工程と、前記第1配線の上面に第1の開口を形成すると共に前記第2配線の上面に第2の開口を形成するように、前記第1回路基板と前記第2回路基板との積層体において前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程とを有し、前記第1回路基板の形成工程では、前記エッチング処理において前記第1配線よりもエッチングレートが低い材料で、前記第1配線の上面にエッチングストッパー層を形成する、半導体装置の製造方法。2前記第1回路基板の形成工程では、第1半導体基板において前記第2回路基板に対面する面に第1配線層を形成する際に、前記第1配線を当該第1配線層の内部に設け、前記第2回路基板の形成工程では、第2半導体基板において前記第1回路基板に対面する面に第2配線層を形成する際に、前記第2配線を当該第2配線層の内部に設け、前記第1回路基板と前記第2回路基板とを貼り合わせる工程では、前記第1配線層と前記第2配線層とを対面させて貼り合わせ、前記エッチング処理を実施する工程では、前記第1の開口と前記第2の開口とが前記第1半導体基板を貫通するように、前記第1の開口と前記第2の開口とを形成する、1に記載の半導体装置の製造方法。3前記第1の開口と前記第2の開口とを介在して、前記第1配線と前記第2配線とのそれぞれの間を電気的に接続する工程を有する、1または2に記載の半導体装置の製造方法。4前記第1回路基板の形成工程では、前記エッチングストッパー層について、前記第1配線よりも拡散係数が小さいバリアメタル材料を用いて形成する、1から3のいずれかに記載の半導体装置の製造方法。5前記第1回路基板と前記第2回路基板との積層体に前記第1の開口と前記第2の開口とを形成する前に、前記第1回路基板について薄膜化する工程を含む、1から4のいずれかに記載の半導体装置の製造方法。6前記第1回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第1回路基板を形成し、前記第2回路基板の形成工程では、ロジック基板として前記第2回路基板を形成する、1から5のいずれかに記載の半導体装置の製造方法。7前記複数の画素のそれぞれにカラーフィルタを形成する工程と、前記複数の画素のそれぞれにオンチップレンズを形成する工程とを有する、6に記載の半導体装置の製造方法。8第1回路基板を形成する工程と、第1配線と第2配線とが設けられた第2回路基板を形成する工程と、前記第2回路基板の上面に前記第1回路基板を対面させて積層するように貼り合わせる工程と、前記第1配線の上面に第1の開口を形成すると共に前記第2配線の上面に、前記第1の開口よりも狭い第2の開口を形成するように、前記第1回路基板と前記第2回路基板との積層体において前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程とを有し、前記第2回路基板の形成工程では、少なくとも前記第1配線の上面に、前記エッチング処理において前記第1配線よりもエッチングレートが低い材料で、エッチングストッパー層を形成する、半導体装置の製造方法。9前記第2回路基板の形成工程では、前記第1配線の上面の他に前記第2配線の上面に、前記エッチング処理において前記第2配線よりもエッチングレートが低い材料で、前記エッチングストッパー層を形成する、9に記載の半導体装置の製造方法。10前記第1回路基板の形成工程では、第1半導体基板において前記第2回路基板に対面する面に第1配線層を形成し、前記第2回路基板の形成工程では、第2半導体基板において前記第1回路基板に対面する面に第2配線層を形成し、当該第2配線層の形成においては、前記第1配線と前記第2配線とを、当該第2配線層の内部に設け、前記第1回路基板と前記第2回路基板とを貼り合わせる工程では、前記第1配線層と前記第2配線層とを対面させて貼り合わせ、前記エッチング処理を実施する工程では、前記第1の開口と前記第2の開口とが前記第1半導体基板を貫通するように、前記第1の開口と前記第2の開口とを形成する、8または9に記載の半導体装置の製造方法。11前記第1回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第1回路基板を形成し、前記第2回路基板の形成工程では、ロジック基板として前記第2回路基板を形成する、8から10のいずれかに記載の半導体装置の製造方法。12前記第1の開口と前記第2の開口とを介在して、前記第1配線と前記第2配線とのそれぞれの間を電気的に接続する工程を有する、8から11のいずれかに記載の半導体装置の製造方法。13前記第2回路基板の形成工程では、前記エッチングストッパー層について、前記第1配線よりも拡散係数が小さいバリアメタル材料を用いて形成する、8から12のいずれかに記載の半導体装置の製造方法。14前記第1回路基板と前記第2回路基板との積層体に前記第1の開口と前記第2の開口とを形成する前に、前記第1回路基板について薄膜化する工程を含む、8から13のいずれかに記載の半導体装置の製造方法。15前記複数の画素のそれぞれにカラーフィルタを形成する工程と、前記複数の画素のそれぞれにオンチップレンズを形成する工程とを有する、14に記載の半導体装置の製造方法。16第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1配線は、前記積層体において前記第2配線よりも上方に設けられており、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、半導体装置。17第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、前記第1の開口よりも狭い第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、半導体装置。18第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1配線は、前記積層体において前記第2配線よりも上方に設けられており、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、電子機器。19第1回路基板と第2回路基板とを含み、前記第2回路基板の上面に前記第1回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第1の開口が上面に形成された第1配線と、前記第1の開口よりも狭い第2の開口が上面に形成された第2配線とを少なくとも含み、前記第1の開口と前記第2の開口とのそれぞれは、前記第1配線と前記第2配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第1の開口は、前記第1配線の上面において前記第1配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、電子機器。"