"a第1電極が形成された第1表面と前記第1表面の反対側に位置する第1裏面とを有する第1半導体チップを準備する工程と、b第2電極が形成された第2表面と前記第2表面の反対側に位置する第2裏面とを有する第2半導体チップを、前記第1半導体チップの前記第1表面上に、前記第1表面と前記第2裏面とが対向するように、かつ前記第1電極が前記第2半導体チップから露出するように搭載する工程と、c第3電極が形成された第3表面と前記第3表面の反対側に位置する第3裏面とを有する第3半導体チップを、前記第2半導体チップの前記第2表面上に、前記第2表面と前記第3裏面とが対向するように、かつ前記第2電極が前記第3半導体チップから露出するように搭載する工程と、d前記第1半導体チップの前記第1電極と前記第2半導体チップの前記第2電極とを第1金属線により電気的に接続する工程と、e前記d工程の後、前記第2半導体チップの前記第2電極と前記第3半導体チップの前記第3電極とを第2金属線により電気的に接続する工程と、を有し、前記d工程は、d1前記第1金属線の先端部に形成された第1ボール部と前記第1半導体チップの前記第1電極とをキャピラリを用いて電気的に接続する工程と、d2前記d1工程の後、前記キャピラリを前記第2半導体チップから離れる方向に移動させながら、前記第1金属線を前記キャピラリから引き出す工程と、d3前記d2工程の後、前記キャピラリを前記第2半導体チップの前記第2電極上に移動させる工程と、d4前記d3工程の後、前記第1金属線の一部と前記第2電極とを前記キャピラリを用いて電気的に接続する工程と、を含み、前記d4工程は、前記第1金属線の一部を前記第2電極上に直接接続させることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法において、前記e工程は、e1前記第2金属線の先端部に形成された第2ボール部と前記第2半導体チップの前記第2電極とをキャピラリを用いて電気的に接続する工程と、e2前記e1工程の後、前記キャピラリを前記第3半導体チップから離れる方向に移動させながら、前記第2金属線を前記キャピラリから引き出す工程と、e3前記e2工程の後、前記キャピラリを前記第3半導体チップの前記第3電極上に移動させる工程と、e4前記e3工程の後、前記第2金属線の一部と前記第3電極とを前記キャピラリを用いて電気的に接続する工程と、を含み、前記e4工程は、前記第2金属線の一部を前記第3電極上に直接接続させることを特徴とする半導体装置の製造方法。請求項2に記載の半導体装置の製造方法において、前記第2金属線の前記第2ボール部は、前記第1金属線の一部を介して前記第2半導体チップの前記第2電極と電気的に接続されることを特徴とする半導体装置の製造方法。aリード電極が形成された上面と前記上面の反対側に位置する下面とを有する配線基板を準備する工程と、b第1電極が形成された第1表面と前記第1表面の反対側に位置する第1裏面とを有する第1半導体チップを、前記配線基板の前記上面上に、前記上面と前記第1裏面とが対向するように、かつ前記リード電極が前記第1半導体チップから露出するように搭載する工程と、c第2電極が形成された第2表面と前記第2表面の反対側に位置する第2裏面とを有する第2半導体チップを、前記第1半導体チップの前記第1表面上に、前記第1表面と前記第2裏面とが対向するように、かつ前記第1電極が前記第2半導体チップから露出するように搭載する工程と、d前記配線基板の前記リード電極と前記第1半導体チップの前記第1電極とを第1金属線により電気的に接続する工程と、e前記d工程の後、前記第1半導体チップの前記第1電極と前記第2半導体チップの前記第2電極とを第2金属線により電気的に接続する工程と、を有し、前記d工程は、d1前記第1金属線の先端部に形成された第1ボール部と前記配線基板の前記リード電極とをキャピラリを用いて電気的に接続する工程と、d2前記d1工程の後、前記キャピラリを前記第1半導体チップから離れる方向に移動させながら、前記第1金属線を前記キャピラリから引き出す工程と、d3前記d2工程の後、前記キャピラリを前記第1半導体チップの前記第1電極上に移動させる工程と、d4前記d3工程の後、前記第1金属線の一部と前記第1電極とを前記キャピラリを用いて電気的に接続する工程と、を含み、前記d4工程は、前記第1金属線の一部を前記第1電極上に直接接続させることを特徴とする半導体装置の製造方法。請求項4に記載の半導体装置の製造方法において、前記e工程は、e1前記第2金属線の先端部に形成された第2ボール部と前記第1半導体チップの前記第1電極とをキャピラリを用いて電気的に接続する工程と、e2前記e1工程の後、前記キャピラリを前記第2半導体チップから離れる方向に移動させながら、前記第2金属線を前記キャピラリから引き出す工程と、e3前記e2工程の後、前記キャピラリを前記第2半導体チップの前記第2電極上に移動させる工程と、e4前記e3工程の後、前記第2金属線の一部と前記第2電極とを前記キャピラリを用いて電気的に接続する工程と、を含み、前記e4工程は、前記第2金属線の一部を前記第2電極上に直接接続させることを特徴とする半導体装置の製造方法。請求項5に記載の半導体装置の製造方法において、前記第2金属線の前記第2ボール部は、前記第1金属線の一部を介して前記第1半導体チップの前記第1電極と電気的に接続されることを特徴とする半導体装置の製造方法。請求項1もしくは4のいずれかに記載の半導体装置の製造方法において、前記半導体チップは、不揮発性メモリチップであることを特徴とする半導体装置の製造方法。請求項1もしくは4のいずれかに記載の半導体装置の製造方法において、前記半導体装置は、メモリカード形状を有することを特徴とする半導体装置の製造方法。請求項1もしくは4のいずれかに記載の半導体装置の製造方法において、前記半導体チップは、同じ大きさのチップであることを特徴とする半導体装置の製造方法。請求項1、2、4、および5のいずれかに記載の半導体装置の製造方法において、前記半導体チップの電極と前記金属線との間には、バンプが介在しないことを特徴とする半導体装置の製造方法。SDSecureDigitalカードなどのようなメモリカードは、その内部の半導体メモリチップに情報を記憶する記憶装置の1つである。このメモリカードでは、半導体メモリチップに形成された不揮発性メモリに対して情報を直接的、かつ、電気的にアクセスすることから、機械系の制御が無い分、他の記憶装置に比べて書き込み、読み出しの時間が速い上、記憶媒体の交換が可能である。また、形状が比較的小型で軽いことから、主に携帯型パーソナルコンピュータ、携帯電話またはデジタルカメラなどのような可搬性が要求される機器の補助記憶装置として使用されている。したがって、メモリカードでは、記憶容量を増やすことと、実装面積を低減するために、その内部で基板上に半導体メモリチップを多段に積層して配置している構造のものが開発されている。多段に積層された半導体チップの基板との電気的な接続は、主にワイヤボンディングによって行われており、図42、図43、図45および図46のそれぞれの比較例に示すように種々の方法が考えられる。例えば、図42の比較例に示す方法は、そのA部に示すように1段目の半導体チップ100および2段目の半導体チップ200の両者とも正ボンディング第1ボンディングをチップの電極に行い、第2ボンディングを基板の端子に行うによって基板3の共通の電極リード3dと電気的に接続されている。また、図43の比較例に示す方法は、そのA部に示すように1段目の半導体チップ100および2段目の半導体チップ200の両者とも逆ボンディング第1ボンディングを基板の電極に行い、第2ボンディングをチップの端子に行うによって基板3の共通の電極リード3dと電気的に接続されている。図42及び図43に示す方法では、図44の比較例に示すような共通の問題が起こる。すなわち、図44のA部、B部に示すように、基板3の電極リード3dの面積が小さいと1つの電極から2つの方向にボンディングできないことが問題となる。また、1つの電極から2本めのボンディングができないことが問題となる。さらに、図44のC部に示すように、半導体チップ100,200が薄い場合、上下のワイヤ間の間隔が狭くなり、ワイヤ同士が接触するという問題が起こる。例えば、上下のワイヤ間の間隔が15μm程度であると、樹脂モールド時にワイヤ流れによって隣り合ったワイヤ同士が接触し、製品の信頼性が低下するという問題が発生する。また、基板3の電極リード3dに対しての配線設計が煩雑になることが問題である。なお、図42に示す方法では、チップ上でのワイヤループの高さを低く抑えることができない。例えば、4段以上チップを積層したメモリカードなどでは、正ボンディングではワイヤループの高さがメモリカードの高さに収まらず、実装できないという問題が発生する。また、図45の比較例に示す方法は、そのA部に示すように2段目の半導体チップ200の電極から1段目の半導体チップ100の電極さらに基板3のリード3dまでを連続でステッチボンディングして接続するものである。その際、1段目の半導体チップ100の電極へのワイヤボンディングを行った後、続いて基板3のリード3dへのワイヤボンディングを行う際に、1段目の半導体チップ100の電極上でキャピラリ15がリバース動作を行う。すなわち、図47~図51の比較例のキャピラリ15の動作に示すように、正ボンディングを行う際には、キャピラリ15が一端、ワイヤリングを行う方向と逆の方向に立ち上がりリバース動作、それからワイヤリング方向へと移動していく。したがって、リバース動作で逆の方向に立ち上がった際に、2段目の半導体チップ200から1段目の半導体チップ100に接続されているワイヤ20と、リバース動作を行ったキャピラリ15が接触するという問題が起こる。さらに、この問題を解決しようとすると、図45に示す距離Lを長く確保しなければならず、チップ積層に必要とされる実装面積が小さくできないという問題が起こる。また、図45に示すステッチボンディングは、ウエッチボンディングのため、半導体チップ100,200の電極であるパッドの小パッド対応ができないという問題が起こる。さらに、連続ステッチボンディングはほぼ直線的に構成されるものであり、2方向にワイヤリングできないという問題がある。また、図46の比較例に示す方法は、1段目の半導体チップ100の複数の電極の一部を長方形にするものである。A部では、上側のワイヤ20が逆ボンディングで、かつ下側のワイヤ20が正ボンディングで接続されている。B部では、上側のワイヤ20が正ボンディングで、かつ下側のワイヤ20が逆ボンディングで接続されている。また、C部では、上側および下側のワイヤ20が両者とも逆ボンディングで接続されている。なお、D部では、ワイヤリング方向に対して縦長のパッドに対して、上側のワイヤ20を逆ボンディング、かつ下側のワイヤ20を正ボンディングで接続することはキャピラリ15の動作上困難であることを示している。図46の比較例に示す方法では、長方形のパッドが必要であり、チップ設計時からの対応となるため、半導体チップ100,200の汎用性が低下することが問題である。さらに、長方形のパッド以外では、2方向にボンディングできないことが問題である。なお、前記特許文献1特開2003-243442号公報、特許文献2特開2003-243441号公報および特許文献3特開2004-207292公報それぞれには、積層されたチップに対して逆ボンディングで、かつステッチボンディングを行う記載はあるが、積層されたチップが同種のチップである記載は無い。本発明の目的は、チップレイアウトの自由度を向上させて実装密度の向上を図ることができる技術を提供することにある。また、本発明の他の目的は、コストの低減化を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。すなわち、本発明は、第1のワイヤのボール状の先端部を第1の電極に接続し、第1のワイヤの一部を第1の電極より高い位置の第2の電極に接続し、第2のワイヤのボール状の先端部を第2の電極上で第1のワイヤに接続し、第2のワイヤの一部を第2の電極より高い位置の第3の電極に接続するものであり、第1及び第2のワイヤが接続される半導体チップは同種である。また、本発明は、第1のマーク及び第2のマークを認識して第1の電極及びこれより高い位置の第2の電極の位置を求め、第1のワイヤのボール状の先端部を第1の電極に接続し、第1のワイヤの一部を第2の電極に接続し、第3のマークを認識して第2の電極より高い位置の第3の電極の位置を求め、第2のワイヤのボール状の先端部を第2の電極上で第1のワイヤに接続し、第2のワイヤの一部を第3の電極に接続するものである。さらに、本発明は、第1及び第2のメモリチップと、制御用チップと、インタフェースチップと、各チップが搭載された基板と、複数の外部端子とを有し、第1及び第2のメモリチップは、それぞれ基板の表面において何れか一方が縦向き、何れか他方が横向きで搭載され、インタフェースチップは基板の表面に2つ搭載され、制御用チップは基板の裏面に搭載され、複数の外部端子は基板の裏面に設けられているものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。チップレイアウトの自由度と基板の端子レイアウトの自由度を向上させることができ、チップ積層タイプの半導体装置における基板上での実装密度を向上させることができる。ワイヤを短くすることができ、ワイヤにかかるコストを低減してチップ積層タイプの半導体装置のコストの低減化を図ることができる。以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など個数、数値、量、範囲などを含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は本発明の実施の形態1の半導体装置の表面側の構造の一例を示す平面図、図2は図1に示す半導体装置の裏面側の構造の一例を示す裏面図、図3は図1に示す半導体装置における基板の表面側の部品実装レイアウトの一例を示す平面図、図4は図1に示す半導体装置における基板の裏面側の部品実装レイアウトの一例を示す裏面図、図5は図1に示すA-A線に沿って切断した断面の構造を示す断面図である。また、図6は図3に示すA-A線に沿って切断した断面の構造を示す断面図、図7は図1に示す半導体装置におけるワイヤボンディングの種類の一例を示す部分斜視図、図8、図9及び図10はそれぞれ図7に示すワイヤボンディングの一例を示す部分断面図、図11は図1に示す半導体装置におけるワイヤボンディングの種類の一例を示す部分斜視図である。また、図12は図1に示す半導体装置に搭載されるメモリチップにおける8段分のワイヤリング状態の一例を示す平面図、図13はメモリチップにおける4段分のワイヤリング状態の一例を示す平面図、図14は1段目のメモリチップのワイヤリング状態の一例を示す平面図、図15は2段目のメモリチップのワイヤリング状態の一例を示す平面図、図16は3段目のメモリチップのワイヤリング状態の一例を示す平面図である。さらに、図17は4段目のメモリチップのワイヤリング状態の一例を示す平面図、図18は5段目のメモリチップのワイヤリング状態の一例を示す平面図、図19は6段目のメモリチップのワイヤリング状態の一例を示す平面図、図20は図1に示す半導体装置に搭載される7段目のメモリチップのワイヤリング状態の一例を示す平面図、図21は8段目のメモリチップのワイヤリング状態の一例を示す平面図である。さらに、図22は図1に示す半導体装置に搭載されるメモリチップの8段分のワイヤリングにおけるステッチボンディングのみを示す平面図、図23は図1に示す半導体装置の組み立てに用いられる多数個取り基板の構造の一例を示す平面図、図24は図1に示す半導体装置の組み立てのダイボンディング工程におけるインタフェースチップの搭載方法の一例を示す斜視図である。また、図25は図1に示す半導体装置の組み立てのダイボンディング工程におけるメモリチップの搭載方法の一例を示す斜視図、図26は図1に示す半導体装置の組み立てのワイヤボンディング方法の一例を示す斜視図、図27は図26に示すメモリチップのワイヤボンディングにおける1段目の半導体チップのワイヤボンディング手順の一例を示す斜視図である。また、図28は図26に示すメモリチップのワイヤボンディングにおける2段目の半導体チップのワイヤボンディング手順の一例を示す斜視図、図29は図26に示すメモリチップにおける2~3段目の半導体チップのワイヤボンディング手順の一例を示す斜視図、図30は図1に示す半導体装置の組み立てにおける樹脂モールディング方法の一例を示す斜視図である。また、図31、図32及び図33はそれぞれ図1に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおける逆ボンディング手順の一例を示す側面図、図34~図37はそれぞれ図1に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおけるステッチボンディング手順の一例を示す側面図、図38は本発明の半導体装置のワイヤボンディングにおける変形例のワイヤリング状態を示す部分断面図である。図1~図6に示す本実施の形態1の半導体装置は、例えば、情報機器または通信機器などのような電子装置の補助記憶装置として使用可能なメモリカード7カード型半導体装置である。このメモリカード7は、例えば、平面矩形状に形成された小さな薄板状のものである。本実施の形態1のメモリカード7は、例えば、SDカードSDカード協会で規格化された規格があると呼ばれるものであるが、メモリカード7は、SDカードに限定されるものではない。例えば、マルチメディアカードMMC:マルチメディアカード協会で規格化された規格がある、メモリスティック等にも本願に記載される技術を適用することができる。図1~図6に示すメモリカード7の構成について説明すると、基板3と、その表裏面に実装された複数の半導体チップと、前記複数の半導体チップを樹脂封止する封止部10と、基板3の裏面に実装された複数の部品3bと、基板3の裏面に設けられた複数の外部端子3cと、外部端子3cのみを外部に露出させて基板3のそれ以外の箇所を覆うキャップ1とからなる。すなわち、図1及び図2に示すように、メモリカード7の外観は、薄板状のキャップ1によって覆われており、裏面側に複数の外部端子3cが並んで配置されている。図3は、図5に示す封止部10の内部を示したものであり、基板3の表面主面には、複数の半導体チップが実装されている。また、図4及び図5に示すように、基板3の裏面には、ランド3aにボール電極6を介して電気的に接続された制御用チップであるコントローラチップ2や複数の部品3bが実装されている。図3及び図6に示すように、基板3の表面主面には、2つのインタフェースチップ9と、それぞれ8段に積層されたメモリチップ第1のメモリチップ4とメモリチップ第2のメモリチップ8が実装されており、2つのインタフェースチップ9、8段に積層されたメモリチップ4及びメモリチップ8は、それぞれ基板3に形成された配線図示せずとワイヤ5例えば、金線等によって電気的に接続されている。なお、8段に積層されたメモリチップ4は、それぞれにメモリ回路を備えた同種のチップであり、8段全て同じ大きさのチップである。さらに、8段全てのメモリチップ4それぞれの主面は長方形を成すものである。また、前記メモリ回路は、情報の記憶に寄与する回路であり、不揮発性メモリ回路またはフラッシュメモリ回路である。同様に、8段に積層されたメモリチップ8も、それぞれにメモリ回路を備えた同種のチップであり、8段全て同じ大きさのチップである。さらに、8段全てのメモリチップ8それぞれの主面は長方形を成すものであり、また、前記メモリ回路は、情報の記憶に寄与する回路であり、不揮発性メモリ回路またはフラッシュメモリ回路である。また、制御用チップであるコントローラチップ2は、メモリチップ4及びメモリチップ8と外部との信号の送受信を制御するものであり、インタフェースチップ9は、メモリチップ4及びメモリチップ8とコントローラチップ2との信号の送受信を制御するものである。本実施の形態1のメモリカード7では、それぞれ8段に積層されたメモリチップ4及びメモリチップ8のI/O信号系端子のワイヤボンディングにおいて、ボールボンディングによる逆ボンディングの重ね打ちを行っている。ここで、本実施の形態1において逆ボンディングと記載した場合、一部を除き、第1ボンディングを基板の電極リードに行い第2ボンディングをチップの端子に行う手法、または、第1ボンディングを下層のチップの端子に行い第2ボンディングを上層のチップの端子に行う手法のことを示す。すなわち、図7のA部に示すように、基板3のリード第1の電極3dと、リード3dよりチップ積層方向に離れて配置された第2の電極である1段目のメモリチップ4のパッド4aとが、第1のワイヤ5aによって逆ボンディングによって接続されている。さらに、パッド4aよりチップ積層方向に離れて配置された第3の電極である2段目のメモリチップ4のパッド4bとが、第2のワイヤ5bによって同様に逆ボンディングによって接続されている。その際、第2のワイヤ5bの第1ボンディング側は、1段目のメモリチップ4のパッド4a上で、第1のワイヤ5aの第2ボンディング側の上に重ね打ちされている。なお、1段目のメモリチップ4のパッド4a上に接続する第1のワイヤ5aの第2ボンディング側、および2段目のメモリチップ4のパッド4b上に接続する第2のワイヤ5bの第2ボンディング側は、図8に示すように、それぞれ予めパッド4a,4b上に接続されたバンプ11上に接続されている。ただし、図7のB部に示すように、電源やGND系端子等のワイヤボンディングでは、重ね打ちは行わず、図9に示すように、基板3のリード3dと1段目のメモリチップ4のパッド4aとが第1のワイヤ5aで逆ボンディングにより接続されている。また、図7のC部に示すように、一端が1段目のメモリチップ4に接続し、かつ他の一端がコントローラチップ2に電気的に繋がるリード3dに接続される制御系ワイヤ第3のワイヤ5cは、必ずしも逆ボンディングを行わなくてもよく、図10に示すような正ボンディングで接続してもよい。なお、電源やGND系端子に繋がるワイヤ5も制御系ワイヤ5cである。ここで、本実施の形態1において正ボンディングと記載した場合、一部を除き、第1ボンディングをチップの端子に行い第2ボンディングを基板の電極リードに行う手法、または、第1ボンディングを上層のチップの端子に行い第2ボンディングを下層のチップの端子に行う手法のことを示す。このように本実施の形態1のメモリカード7では、8段に積層されたメモリチップ4のワイヤボンディングにおいて、ボールボンディングによる逆ボンディングの重ね打ち、あるいは逆ボンディングや正ボンディングが混在しているメモリチップ8についても同様。なお、図7には、1段目のメモリチップ4と2段目のメモリチップ4のワイヤボンディングについてのみ示されているが、本実施の形態1のメモリカード7では、1段目のメモリチップ4から8段目のメモリチップ4まで、少なくともI/O信号系端子のワイヤボンディングにおいては、ボールボンディングによる逆ボンディングの重ね打ちを行っているメモリチップ8についても同様。また、図11のA部に示すように、2段目以上の段のメモリチップ4に対する制御系ワイヤ5cの接続は、逆ボンディングであることが好ましい。さらに、2段目以上の段のメモリチップ4と接続する制御系ワイヤ5cにおいては、基板3に対して上段のチップから下段側ワイヤの外側の位置に接続させるため、リード3dがワイヤリング方向に延在する長方形に形成されていることが好ましい。これにより、2段目以上の段のメモリチップ4と接続する制御系ワイヤ5cを、その内側において逆ボンディングによる重ね打ちが行われた第1のワイヤ5a図11のB部、もしくは第2のワイヤ5bと交差させて長方形のリード3dに逆ボンディングで接続させることができる。このように、リード3dを短辺と長辺を有する四角形ここでは長方形または平行四辺形を例示しているの形状とすることで、制御系ワイヤ5cがボンディングされる位置をメモリチップ4よりも離れた位置にすることができる。すなわち、1段目のチップ4とリード3dとを接続するワイヤ5bは、リード3dの領域のうち、チップ4側に近づく領域にボンディングされており、2段目のチップ4とリード3dとを接続する制御系ワイヤ5cは、リード3dの領域のうち、チップ4側から離れる方向の領域にボンディングされている。このため、図11に示すように、チップ4が多段に積層された場合であっても、ワイヤ同士を接触させることなく、ワイヤを交差させて各チップに接続することが可能となり、チップレイアウトの自由度を向上させて実装密度の向上を図ることができる。また、後述の図12等に示されるように、リード3dを短辺と長辺を有する四角形とする代わりに、チップ4から離れる方向に2列目のリード3dを配置したような場合でも、上述と同様にワイヤ同士を接触させることなく、ワイヤを交差させて各チップに接続することが可能となる。また、上記の短辺と長辺を有する四角形のリードと2列目のリードとを組み合わせて使用する場合も同様の効果を得ることが出来る。なお、制御系ワイヤ5cのみを、他のワイヤ5より直径が大きな線を採用してもよい。すなわち、電源やGND系端子に繋がる制御系ワイヤ5cを、他のワイヤ5よりその直径が大きい線とすることにより、制御系ワイヤ5cのインダクタンスを下げることができる。本実施の形態1のメモリカード7によれば、積層された半導体チップに対してボールボンディングによる逆ボンディングの重ね打ちを行うことで、半導体チップのパッド上に2方向のワイヤ5を形成することが可能になり、これにより、ボールボンディングでウエッチボンディングの連続ステッチボンディングと同等の効果を生み出すことができる。すなわち、ボールボンディングであるため、小パッドに対応させることができる。さらに、小パッドであっても、2方向にボンディングを行うことが可能である。また、長方形パッドを含まない半導体チップを採用することが可能である。また、ウエッチボンドのステッチボンディングと異なり、ワイヤリングの方向を変えられるため、図11のC部に示すような従来点線部の逆ボンディングではワイヤ同士が接触するような配線パターンに対しても、これを図11のD部に示すような第2のワイヤ5bによる逆ボンディングの重ね打ちとすることにより、ワイヤ同士を接触させずに接続することが可能になる。これにより、半導体チップの配線やリード3dの再設計等を低減することができる。さらに、図11のC部の逆ボンディングを、図11のD部の第2のワイヤ5bによる逆ボンディングの重ね打ちとすることにより、ワイヤ長さを短くすることができ、ワイヤ5にかかるコストを低減してチップ積層タイプのメモリカード7のコストの低減化を図ることができる。次に、図12~図22は8段に積層されたメモリチップ4メモリチップ8についても同様における各パッドと、これに対応する基板3のリード3dとの結線状態を示したものである。そのうち、図12は1段目~8段目までのメモリチップ4の全ての結線状態を示すものであり、また、図13は1段目~4段目までのメモリチップ4の全ての結線状態を示すものである。さらに、図14~図21は1段目~8段目までの各段ごとのメモリチップ4の結線状態を示すものである。制御区分けとしては、1段目~4段目までと、5段目~8段目までの2系統に分かれている。すなわち、図14及び図18に示すように、1段目のメモリチップ4と5段目のメモリチップ4において、基板3のリード3dとの結線本数が他の段のメモリチップ4に比べて遥かに多い。1段目のメモリチップ4と5段目のメモリチップ4は、それぞれ複数のI/O信号系端子、及び複数のVSSやVCC等の電源GND系端子と接続されている。また、図14及び図15に示すように、1段目および2段目のメモリチップ4は、基板3のリード3dとの接続において、長方形のリード3dのチップ側内側に接続しているのに対して、図16~図21に示すように、3段目以上の段のメモリチップ4は、長方形のリード3dの外側に接続している。なお、図22は8段のチップ積層部分において、ボールボンディングによる逆ボンディングの重ね打ち部分のみをピックアップして示したものであり、1段目~4段目までと、5段目~8段目までの2系統に分かれていることが示されている。次に、本実施の形態1の半導体装置メモリカード7の製造方法について説明する。メモリカード7の組み立ては、図23に示す多数個取り基板12を用いて行う。まず、多数個取り基板12の各デバイス領域において、ダイボンディングを行う。ダイボンディング工程では、最初に、図24に示すように2つのインタフェースチップ9を搭載し、その後、図25に示すようにメモリチップ4およびメモリチップ8をそれぞれ8段に積層する。図24に示すように、まず、基板3上にペースト材13を塗布し、さらに、ペースト材13の上方からコントローラチップ2を配置し、その後、リフローによって固着する。その後、図25に示すように、メモリチップ4及びメモリチップ8をそれぞれ順次積み上げて8段に積層する。メモリチップ4及びメモリチップ8の接続には、例えば、接着層付きテープ等を用いる。その後、図26に示すように各チップのワイヤボンディングを行う。図26Aに示すように、まず、コントローラチップ2のワイヤボンディングを行い、その後、図26Bに示すようにメモリチップ4及びメモリチップ8のワイヤボンディングを行う。まず、図26Aに示すように2つのコントローラチップ2に対してワイヤボンディングを行ってコントローラチップ2を基板3に電気的に接続する。その際、図26Aの拡大図に示すように、コントローラチップ2のワイヤボンディングは、全て正ボンディングで行う。その後、図26Bに示すようにメモリチップ4及びメモリチップ8のワイヤボンディングを行う。メモリチップ4,8のワイヤボンディングでは、まず、図27Aに示すように、基板3とメモリチップ4のマーク認識を行う。その際、基板3の表面主面に形成されたマーク第1のマーク3e及びこれよりチップ積層方向に離れて配置されたメモリチップ4上のマーク第2のマーク4dを認識する。すなわち、基板3のマーク3eの位置と、これにより高い位置に配置されているメモリチップ4のマーク4dの位置とをそれぞれ認識する。その後、予め準備されている基板3の表面の複数のリード3dの座標を用いて各リード3dの位置を算出する。同様にして、各リード3dより高い位置に配置されたメモリチップ4の各パッド4aの位置を算出する。その後、リード3dの位置の認識結果に基づいて、第1のワイヤ5aのボール状に形成された先端部をリード3dに接続する。その際、まず、図27Bに示すように、メモリチップ4のパッド4aに対して1段目バンプボンドを行う。すなわち、パッド4aにバンプ11を接続しておく。その後、図27Cに示す逆ボンディングを行う。まず、リード3dに対して第1のワイヤ5aのボール状に形成された先端部を接続する。その後、第1のワイヤ5aをリード3dから引き出し、1段目のパッド4aの位置の認識結果に基づいてパッド4a上に配置する。続いて、第1のワイヤ5aの一部を押し潰して1段目のパッド4aに接続する。その際、メモリチップ4の1段目のパッド4a上のバンプ11に第1のワイヤ5aの一部を接続する。このように予めパッド4a上にバンプ11を形成しておき、このバンプ11に対して逆ボンディングの第2ボンディングを行うことにより、逆ボンディング時にキャピラリがパッド4aに接触してメモリチップ4が損傷することを防止できる。これにより、図27Cに示す逆ボンディングの完了となる。なお、図31~図33は、逆ボンディング時のキャピラリ15の動作の軌跡を示すものである。図31に示すように、まず、1段目のメモリチップ4のパッド4aにバンプ11を接続しておき、その後、図32に示すように、クランパ16とともにキャピラリ15を上昇させて配置する。さらに、図33に示すように、第1のワイヤ5aの一部を1段目のメモリチップ4のパッド4a上のバンプ11に接続する。続いて、第1のワイヤ5aを切断して1段目のメモリチップ4に対する逆ボンディングを完了する。その後、リード3dと同一の面に形成された他の複数のリード3d、および1段目のメモリチップ4のパッド4aと同一の面に形成された他の複数のパッド4aに対して、同様にして他の複数のリード3dと、これらに対応する他の複数のパッド4aとを順次第1のワイヤ5aで逆ボンディングで接続する。すなわち、1段目のメモリチップ4の残りのパッド4aと、これに対応する基板3の表面のリード3dとを、同様に逆ボンディングを行って接続する。その際、図27Cに示すように、まず、1段目のメモリチップ4のパッド4a上にバンプ11を形成し、その後、図27Dに示すように、逆ボンディングにより、リード3dとパッド4a上のバンプ11とを接続する。このようにして1段目のメモリチップ4に対して基板3のリード3dとの逆ボンディングを全て行う。その後、図28に示すように2段目のメモリチップ4に対して逆ボンディングを行う。まず、図28Aに示す2段目のメモリチップ4に対するバンプボンディングを行う。その際、まず、1段目のメモリチップ4のマーク4dよりチップ積層方向に離れて配置された図27Aに示すマーク第3のマーク4eを認識して、1段目のメモリチップ4のパッド4aよりチップ積層方向に離れて配置された2段目のメモリチップ4のパッド第3の電極4bの位置を求める。すなわち、1段目のメモリチップ4のマーク4dより高い位置に配置されたマーク第3のマーク4eを認識して、1段目のメモリチップ4のパッド4aより高い位置に配置された2段目のメモリチップ4のパッド第3の電極4bの位置を求める。その後、2段目のメモリチップ4のパッド4bに、図28Aに示すようにバンプ11を接続する。その後、図28Bに示すように、逆ボンディングを行って1段目のメモリチップ4のパッド4aと2段目のメモリチップ4のパッド4bとを接続する。ここでは、まず、第2のワイヤ5bのボール状に形成された先端部を1段目のメモリチップ4のパッド4a上で第1のワイヤ5aに接続する。その後、第2のワイヤ5bをパッド4aから引き出し、パッド4bの位置の認識結果に基づいてパッド4b上に配置する。続いて、第2のワイヤ5bの一部をバンプ11に押し潰して、予めパッド4bに接続されたバンプ11上に第2のワイヤ5bを接続する。これにより、図28Bに示すような逆ボンディングを完了する。なお、図34~図37は、1段目のメモリチップ4から2段目のメモリチップ4に対して逆ボンディングを行う際のキャピラリ15の動作の軌跡を示すものである。図34に示すように、まず、2段目のメモリチップ4のパッド4bにバンプ11を接続しておき、その後、図35に示すように、キャピラリ15をワイヤリングと逆方向に立ち上がらせリバース動作、さらに、図36に示すように、キャピラリ15を上昇させて配置する。その後、図37に示すように、第2のワイヤ5bの一部を2段目のメモリチップ4のパッド4b上のバンプ11に接続する。続いて、第2のワイヤ5bを切断して2段目のメモリチップ4に対する逆ボンディングを完了する。なお、1段目のメモリチップ4のパッド4a上で第1のワイヤ5aに第2のワイヤ5bの第1ボンディングを行う際に、1段目のメモリチップ4のパッド4a上に接続された第1のワイヤ5aが逆ボンディングによって十分に低く配置されているため、キャピラリ15がリバース動作を行ってもキャピラリ15が第1のワイヤ5aに接触することを防止できる。さらに、1段目のメモリチップ4のパッド4aに第1ボンディングを行った後、第2ボンディングを行う。その際、キャピラリ15は一度メモリチップ4から離れる方向に移動するリバース動作ため、図28Aに示す距離Mを短くすることができる。その結果、メモリチップ4を積層する際に詰めて配置できるため、基板3上のメモリチップ4の実装スペースを低減することができる。その後、パッド4aと同一の面に形成された他の複数のパッド4a、および2段目のメモリチップ4のパッド4bと同一の面に形成された他の複数のパッド4bに対して、同様にして他の複数のパッド4aと、これらに対応する他の複数のパッド4bとを順次第2のワイヤ5bで逆ボンディングして接続する。すなわち、2段目のメモリチップ4の残りのパッド4bと、これに対応する1段目のメモリチップ4のパッド4aとを、同様に逆ボンディングを行って接続する。その際、図28Bに示すように、まず、2段目のメモリチップ4のパッド4b上にバンプ11を形成し、その後、図28Cに示すように、逆ボンディングにより、パッド4aとパッド4b上のバンプ11とを第2のワイヤ5bの逆ボンディングにより接続する。このようにして2段目のメモリチップ4に対して1段目のメモリチップ4との逆ボンディングを所望のパッド全て行う。なお、図29Aに示すように、例えば、制御系ワイヤ5c等のように2段目のメモリチップ4のパッド4bと基板3のリード3dとを直接配線する場合には、逆ボンディングによって接続する。図29Bに示すように、基板3のリード3dと直接配線するようなパッド4bが複数ある場合には、2段目のメモリチップ4のワイヤボンディング工程にて逆ボンディングで基板3と接続する。また、図29Cに示すように、3~8段目のメモリチップ4についても2段目のメモリチップ4のワイヤボンディングと同様の手順でワイヤボンディングする。すなわち、3段目のメモリチップ4のパッド4cと2段目のメモリチップ4のパッド4bとを逆ボンディングによって接続する。すなわち、本実施の形態1のワイヤボンディング方法は、まず、基板の各電極リードと1段目のチップの各端子を接続し、その後に、1段目のチップの各端子と2段目のチップの各端子とを接続する方法である。また、2段目のチップより上段の3~8段目のチップについても同様である。このように本実施の形態1のワイヤボンディング方法では、基板3での認識も含めてチップ1段ごとに1回の認識しか行っていない。すなわち、1段ごとに認識を1回しか行わないため、認識の回数を大幅に低減することができる。認識の回数が増えると、1回の認識の位置の誤差が結果的に積算されて認識の位置精度が悪くなる。さらに、逆ボンディングは、位置ずれに弱いボンディング方式である。したがって、本実施の形態1のワイヤボンディング方法は、1段ごとに1回の認識しか行わないため、認識の位置精度を高めることができ、その結果、逆ボンディングに適した位置の認識方法である。ワイヤボンディング完了後、図30に示す樹脂モールディングを行う。すなわち、図30A,Bのレジン流れ方向Aから封止用樹脂14を注入し、加熱、加圧を行って図30Cに示すように封止部10を形成する。これにより、樹脂モールディング完了となる。樹脂モールディング完了後、例えば、図30Cに示す形態で出荷してもよい。その場合、出荷先で、基板3の裏面にコントローラチップ2を実装し、さらにキャップ1を取り付けてメモリカード7などの半導体装置の完成品となる。また、樹脂モールディング完了後、例えば、基板3の裏面にコントローラチップ2を実装し、さらにキャップ1を取り付けてメモリカード7などの半導体装置を完成させ、この半導体装置を出荷してもよい。本実施の形態1のメモリカード7の製造方法によれば、メモリチップ4などの積層された半導体チップのパッド上に2方向のワイヤを形成することが可能になるため、ボールボンディングでウエッチボンディングの連続ステッチボンディングと同等の効果を生み出すことができる。これにより、チップレイアウトの自由度と基板の端子レイアウトの自由度を向上させることができ、チップ積層タイプの半導体装置メモリカード7における基板上での実装密度を向上させることができる。次に、本実施の形態1の変形例について説明する。図38に示す変形例は、メモリチップ4に逆ボンディングで第2ボンディングを行う際に、バンプ11を介在させずに第1のワイヤ5aや第2のワイヤ5bをパッド4aやパッド4bに直接接続するものである。これにより、バンプ11を接続する工程を省略することができ、逆ボンディングの時間の短縮化を図ることができる。実施の形態2図39は本発明の実施の形態2の半導体装置における基板の表面側の部品実装レイアウトの一例を示す平面図、図40は図39に示す半導体装置における基板の裏面側の部品実装レイアウトの一例を示す裏面図、図41は図39のA-A線に沿って切断した断面の構造を示す断面図である。本実施の形態2は、実施の形態1で説明したSDカード等のメモリカード7における内部のチップレイアウト等の実装構造について説明するものである。メモリカード7の内部の実装構造について説明すると、基板3の表面主面には、図39に示すように、複数の半導体チップが実装されている。また、図40に示すように、基板3の裏面には、ランド3aにボール電極6図5参照を介して電気的に接続された制御用チップであるコントローラチップ2や複数の部品3bが実装されているとともに、複数の外部端子3cが並んで配置されている。基板3の表面には、2つのインタフェースチップ9と、それぞれ8段に積層されたメモリチップ4とメモリチップ8が実装されており、2つのインタフェースチップ9、8段に積層されたメモリチップ4及びメモリチップ8は、それぞれ基板3とワイヤ5例えば、金線等によって電気的に接続されている。なお、図41に示すように8段に積層されたメモリチップ4は、それぞれにメモリ回路を備えた同種のチップであり、8段全て同じ大きさのチップである。さらに、8段全てのメモリチップ4それぞれの主面は長方形を成すものである。また、前記メモリ回路は、不揮発性メモリ回路である。同様に、8段に積層されたメモリチップ8も、それぞれにメモリ回路を備えた同種のチップであり、8段全て同じ大きさのチップである。さらに、8段全てのメモリチップ8それぞれの主面は長方形を成すものであり、また、前記メモリ回路は、不揮発性メモリ回路である。また、メモリチップ4及びメモリチップ8は、それぞれ基板3の表面において何れか一方が縦向き、何れか他方が横向きで搭載されている。例えば、図39に示す例では、基板3の長手方向カード差し込み方向に平行な方向を縦向き、かつこの縦向きと直角を成す方向を横向きとすると、メモリチップ4が横向きに搭載され、かつメモリチップ8が縦向きに搭載されている。また、制御用チップであるコントローラチップ2は、メモリチップ4及びメモリチップ8と、外部との信号の送受信を制御するものであり、インタフェースチップ9は、メモリチップ4及びメモリチップ8と、コントローラチップ2との信号の送受信を制御するものである。したがって、メモリチップ4は、その近傍に実装されたインタフェースチップ9が制御してコントローラチップ2に接続され、さらに、メモリチップ8は、もう一方のインタフェースチップ9が制御してコントローラチップ2に接続される。なお、基板3には、そのいずれか1つの角部に切り欠き部3gが形成されている。この切り欠き部3gは、メモリカード7の方向を示すものである。したがって、メモリカード7の両側部の縦方向の長さは、図39に示すように、Y1>Y2となっており、側部の長さが異なっている。したがって、Y2側には比較的小さいサイズのチップが実装された方が実装効率が良く、比較的小さいサイズのインタフェースチップ9がそれぞれ配置されている。なお、メモリチップ8は、インタフェースチップ9より大きいため、Y1側に配置されている。すなわち、2つのインタフェースチップは、8段に積層されたメモリチップ8と、切り欠き部3gとつながる基板3の端部Y2側の側部との間に配置されている。また、メモリチップ4及びメモリチップ8のうち、樹脂モールド用のゲート部3h寄りに配置されたメモリチップ4において、このメモリチップ4と接続する複数のワイヤ5は、ゲート部3hと反対側に配置されている。樹脂モールド用のゲート部3h付近には、レジン図30に示す封止用樹脂14の流動性を考慮してワイヤ5を配置しない方が好ましい。すなわち、本実施の形態2のメモリチップ4,8のように8段に積層されたチップに接続される複数のワイヤ5は、ループ高さ制御やループ形状等が複雑化されているため、樹脂モールド時のレジン注入圧力がかかりにくい箇所に配置することが好ましい。このようにゲート部3h寄りに配置されたメモリチップ4において、複数のワイヤ5をゲート部3hと反対側に配置することにより、樹脂モールド時のレジンによるワイヤ流れを低減することができる。また、メモリチップ4またはメモリチップ8のうち、複数の外部端子3c寄りに配置されたメモリチップ8において、このメモリチップ8と外部端子3cとを電気的に接続する図41に示す複数のスルーホール3fは、外部端子3cと反対側に形成されている。すなわち、本実施の形態2のメモリカード7は、チップが8段に積層された高密度実装構造であるため、メモリチップ8と外部端子3cとを電気的に接続する複数のスルーホール3fを、外部端子3cと反対側に配置することにより、図41に示すように、8段に積層されたメモリチップ8と外部端子3cの実装位置を表裏面でオーバーラップさせて高密度実装を実現することができる。以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、前記実施の形態1および2では、メモリチップ4,8がそれぞれ8段に積層されている場合を説明したが、メモリチップ4,8の積層数は、複数であれば何段であってもよい。また、積層されるメモリチップ4,8の大きさは、必ずしも全て同じでなくてもよく、さらに、全て長方形でなくてもよい。また、前記実施の形態1および2では、前記半導体装置がメモリカードであり、一例として、SDカードを取り上げて説明したが、前記半導体装置は、SDカードに限定されるものではなく、他のカード型の半導体装置であってもよい。"