"複数の同一色画素から構成される画素ブロックを配列した画素部と、前記画素ブロックを構成する複数の同一色画素各々に対して異なる露光時間の制御を行う制御部と、前記画素ブロックの複数の同一色画素の出力を加算した加算画素値を生成する加算画素値生成部と、を有する撮像装置。前記加算画素値生成部は、前記画素ブロックの複数の同一色画素の出力を加算する加算部を有する加算回路によって構成される請求項1に記載の撮像装置。前記画素ブロックは、複数行×複数列の複数画素からなる同一色画素によって構成され、前記加算回路は、前記画素ブロックの先行読み出し行に設定された複数画素の画素値を格納するレジスタと、前記画素ブロックの後続読み出し行に設定された複数画素の読み出し画素値と、前記レジスタの格納画素値とを加算する加算部を有する請求項2に記載の撮像装置。前記画素ブロックは、2行×2列の4画素からなる同一色画素によって構成され、前記加算回路は、前記画素ブロックの先行読み出し行に設定された2画素の画素値を格納するレジスタと、前記画素ブロックの後続読み出し行に設定された2画素の読み出し画素値と、前記レジスタの格納画素値とを加算する加算部を有する請求項2に記載の撮像装置。前記加算画素値生成部は、前記画素ブロック単位で設定されるフローティングディフュージョンFDによって構成され、前記フローティングディフュージョンFDは、前記画素ブロックを構成する複数の同一色画素各々から出力する電荷を集積する構成を持つ請求項1に記載の撮像装置。前記画素部は、4分割ベイヤ型RGB配列を有し、RGB各色単位で4つの画素からなる画素ブロックを配列した構成である請求項1に記載の撮像装置。前記画素部は、4分割ベイヤ型RGB配列におけるG画素を全可視光波長透過型のW画素に置換した4分割WRB配列を有し、WRB各色単位で4つの画素からなる画素ブロックを配列した構成である請求項1に記載の撮像装置。撮像装置において実行する信号処理方法であり、前記撮像装置は、複数の同一色画素から構成される画素ブロックを配列した画素部を有し、制御部が、前記画素ブロックを構成する複数の同一色画素各々に対して異なる露光時間の制御を行う露光制御処理と、加算画素値生成部が、前記画素ブロックの複数の同一色画素の出力を加算した加算画素値を生成する加算画素値生成処理を実行する信号処理方法。撮像装置において信号処理を実行させるプログラムであり、前記撮像装置は、複数の同一色画素から構成される画素ブロックを配列した画素部を有し、前記プログラムは、制御部に、前記画素ブロックを構成する複数の同一色画素各々に対して異なる露光時間の制御を行わせる露光制御処理と、加算画素値生成部に、前記画素ブロックの複数の同一色画素の出力を加算した加算画素値を生成させる加算画素値生成処理を実行させるプログラム。本開示は、例えばこのような状況に鑑みてなされたものであり、1回の撮影画像に基づいて高品質な高ダイナミックレンジ画像を生成可能とした撮像装置、および信号処理方法、並びにプログラムを提供することを目的とする。さらに、本開示は、例えばベイヤ配列と異なる配列を持つ撮影画像に基づいて高ダイナミックレンジ画像を生成する撮像装置、および信号処理方法、並びにプログラムを提供することを目的とする。本開示の第1の側面は、複数の同一色画素から構成される画素ブロックを配列した画素部と、前記画素ブロックを構成する複数の同一色画素各々に対して異なる露光時間の制御を行う制御部と、前記画素ブロックの複数の同一色画素の出力を加算した加算画素値を生成する加算画素値生成部と、を有する撮像装置にある。さらに、本開示の撮像装置の一実施態様において、前記加算画素値生成部は、前記画素ブロックの複数の同一色画素の出力を加算する加算部を有する加算回路によって構成される。さらに、本開示の撮像装置の一実施態様において、前記画素ブロックは、複数行×複数列の複数画素からなる同一色画素によって構成され、前記加算回路は、前記画素ブロックの先行読み出し行に設定された複数画素の画素値を格納するレジスタと、前記画素ブロックの後続読み出し行に設定された複数画素の読み出し画素値と、前記レジスタの格納画素値とを加算する加算部を有する。さらに、本開示の撮像装置の一実施態様において、前記画素ブロックは、2行×2列の4画素からなる同一色画素によって構成され、前記加算回路は、前記画素ブロックの先行読み出し行に設定された2画素の画素値を格納するレジスタと、前記画素ブロックの後続読み出し行に設定された2画素の読み出し画素値と、前記レジスタの格納画素値とを加算する加算部を有する。さらに、本開示の撮像装置の一実施態様において、前記加算画素値生成部は、前記画素ブロック単位で設定されるフローティングディフュージョンFDによって構成され、前記フローティングディフュージョンFDは、前記画素ブロックを構成する複数の同一色画素各々から出力する電荷を集積する構成を持つ。さらに、本開示の撮像装置の一実施態様において、前記画素部は、4分割ベイヤ型RGB配列を有し、RGB各色単位で4つの画素からなる画素ブロックを配列した構成である。さらに、本開示の撮像装置の一実施態様において、前記画素部は、4分割ベイヤ型RGB配列におけるG画素を全可視光波長透過型のW画素に置換した4分割WRB配列を有し、WRB各色単位で4つの画素からなる画素ブロックを配列した構成である。さらに、本開示の第2の側面は、撮像装置において実行する信号処理方法であり、前記撮像装置は、複数の同一色画素から構成される画素ブロックを配列した画素部を有し、制御部が、前記画素ブロックを構成する複数の同一色画素各々に対して異なる露光時間の制御を行う露光制御処理と、加算画素値生成部が、前記画素ブロックの複数の同一色画素の出力を加算した加算画素値を生成する加算画素値生成処理を実行する信号処理方法にある。さらに、本開示の第3の側面は、撮像装置において信号処理を実行させるプログラムであり、前記撮像装置は、複数の同一色画素から構成される画素ブロックを配列した画素部を有し、前記プログラムは、制御部に、前記画素ブロックを構成する複数の同一色画素各々に対して異なる露光時間の制御を行わせる露光制御処理と、加算画素値生成部に、前記画素ブロックの複数の同一色画素の出力を加算した加算画素値を生成させる加算画素値生成処理を実行させるプログラムにある。なお、本開示のプログラムは、例えば、様々なプログラムコードを実行可能な情報処理装置やコンピュータシステムに対して、コンピュータ可読な形式で提供する記憶媒体、通信媒体によって提供可能なプログラムである。このようなプログラムをコンピュータ可読な形式で提供することにより、情報処理装置やコンピュータシステム上でプログラムに応じた処理が実現される。本開示のさらに他の目的、特徴や利点は、後述する本開示の実施例や添付する図面に基づくより詳細な説明によって明らかになるであろう。なお、本明細書においてシステムとは、複数の装置の論理的集合構成であり、各構成の装置が同一筐体内にあるものには限らない。本開示の一実施例の構成によれば、長時間露光画素と短時間露光画素の画素値合成処理を実行して高ダイナミックレンジ画像を生成する装置、方法が実現される。具体的には、例えば、画素ブロックを構成する複数の同一色画素各々に対して異なる露光時間の制御を行い、画素ブロックの複数の同一色画素の出力を加算した加算画素値を生成する。加算画素値の生成は、例えば、画素ブロックの複数の同一色画素の出力を加算する加算部を有する演算部において実行される。あるいは、画素ブロック単位で設定されるフローティングディフュージョンFDによって実行され、フローティングディフュージョンFDにおいて、画素ブロックを構成する複数の同一色画素各々から出力する電荷を集積して出力する。これらの構成により、高ダイナミックレンジ画像を生成することができる。以下、図面を参照しながら本開示の撮像装置、および信号処理方法、並びにプログラムの詳細について説明する。なお、説明は以下の項目に従って行う。1.撮像デバイスの画素部構成例について2.撮像装置の構成例について3.撮像デバイスの構成例について4.画素部の露光時間制御構成と出力画素値の算出処理例について5.撮像デバイスの具体的回路構成例について6.フローティングディフージョンFD加算構成例7.その他の実施例について8.本開示の構成のまとめ[1.撮像デバイスの画素部構成例について]図2を参照して本開示の撮像装置の構成要素である撮像デバイスの画素部の構成例について説明する。図2には、以下の3つの撮像デバイスの画素部構成例を示している。1ベイヤBayer配列24分割ベイヤ型RGB配列34分割WRB型配列1ベイヤBayer配列は多くのカメラにおいて採用されている配列であり、このベイヤ配列を持つカラーフィルタを持つ撮像画像に対する信号処理はほぼ確立している。しかし、24分割ベイヤ型RGB配列や、34分割WRB型配列については、まだ、これらのフィルタを備えた撮像素子によって撮影された画像に対する信号処理について十分な検討がなされているとは言えないというのが現状である。なお、24分割ベイヤ型RGB配列は、1に示すベイヤ配列の1つのR,G,B各画素を4つの画素として設定した配列に相当する。34分割WRB配列は、1に示すベイヤ配列の1つのR,G,B各画素を4つの画素として設定し、G画素の代わりにWホワイト画素を設定した配列に相当する。以下の実施例では、一例として図2に示す24分割ベイヤ型RGB配列を持つカラーフィルタを備えた撮像素子によって撮影される画像に対する信号処理を実行する撮像装置について説明する。[2.撮像装置の構成例について]図3は、本開示の撮像装置100の構成例を示すブロック図である。光学レンズ101を介して入射される光は撮像部、例えばCMOSイメージセンサなどによって構成される撮像デバイス102に入射し、光電変換による画像データを出力する。出力画像データは信号処理部103に入力される。信号処理部103は、例えばホワイトバランスWB調整、ガンマ補正等、一般的なカメラにおける信号処理を実行して出力画像120を生成する。出力画像120は図示しない記憶部に格納される。あるいは表示部に出力される。制御部105は、例えば図示しないメモリに格納されたプログラムに従って各部に制御信号を出力し、各種の処理の制御を行う。[3.撮像デバイスの構成例について]次に、撮像デバイス102の構成例について図4を参照して説明する。図4は、本開示の一実施例の撮像デバイス102の構成を示す図である。撮像デバイス102は、図4に示すように画素部151、加算画素値生成部としての演算部160を有する。演算部160はAD変換部161、画素情報合成部162、出力部163を有する。なお、演算部160は、画素部151と同一のチップ上の構成、すなわちオンチップにある設定としてもよいし、画素部151と異なるチップや装置内に設定する構成としてもよい。画素部151は、多数の画素各々に被写体光に基づく電荷を蓄積し、高解像度画像である高画素数の画像データを出力する。なお、画素部151は、詳細については図5以下を参照して説明するが、2×2画素単位の同一色画素ブロック単位で4種類の異なる露光時間の画素情報を出力する構成となっている。すなわち、図4に示す複数の異なる露光時間画素情報181を出力する。加算画素値生成部として機能する演算部160は、画素部151から、複数の異なる露光時間画素情報181が入力される。演算部160のA/D変換部161はこれらの入力信号のA/D変換、すなわちアナログ信号をデジタル信号に変換する処理を実行して、変換後のデジタル値を画素情報合成部162に入力する。画素情報合成部162では、複数の異なる露光時間画素情報181の加算処理により出力画素値を算出する。例えば、4つの画素信号に基づいて出力画像の1つの画素値を算出する。このような画素値合成処理を実行して画素数を削減した高ダイナミックレンジ画像を生成して出力部163を介して出力する。[4.画素部の露光時間制御構成と出力画素値の算出処理例について]次に、画素部151の露光時間制御構成と演算部160の画素情報合成部162において実行する出力画素値の算出処理例について説明する。図5には、以下の各図を示している。1露光制御処理2出力画素値算出処理本処理例において、画素部151は、図52のaに示すように、先に図22を参照して説明した4分割ベイヤ型RGB配列を有する。4分割ベイヤ型RGB配列は、図21に示すベイヤ配列の1つのR,G,B各画素を4つの画素として設定した配列に相当する。画素部の構成は、図52のaに示す4分割ベイヤ型RGB配列を有する。すなわち、同一色RまたはGまたはB画素各々について、2×2の4画素のブロックが設定された構成となっている。これらの各同一色ブロックの4画素各々に対して、図51に示すように4つの露光時間の設定の下で画像撮影を行う。図51には、露光時間制御シーケンスとして、Φ1、Φ2、Φ3、Φ4、これら4つの異なる露光時間の制御シーケンスを示している。露光時間の長さは、Φ1>Φ3>Φ4>Φ2上記設定としている。図52のbに示すように、R,G,Bの各4画素ブロック単位で、これらの4つの異なる露光時間設定の下で撮影を行う。この露光制御の下で撮影された画像は、図52のcに示すように、R,G,Bの各4画素ブロック単位で、4つの異なる露光画素値を取得することになる。例えば、図52cの左上部の4つのG画素では、G1=露光制御パターンΦ1に従った1番目に長い露光時間対応の画素値G3=露光制御パターンΦ3に従った2番目に長い露光時間対応の画素値G4=露光制御パターンΦ4に従った3番目に長い露光時間対応の画素値G2=露光制御パターンΦ2に従った4番目に長い露光時間対応の画素値これらの4つの露光時間対応の画素値が得られる。その他、すべてのR,G,B画素ブロックについても同様であり、4つの露光時間対応の画素値が得られる。このように、4分割ベイヤ型配列の同色4画素それぞれに異なる露光時間で露光した後、演算部160の画素情報合成部162は、同色4画素の画素値を加算した信号を生成して出力する。図52のdに示すように、4つの画素からなるブロックに対応する1つの出力画素値を設定して出力する。この処理によって、高ダイナミックレンジ画像を生成して出力する。この構成によって、固定パターンノイズの増大を抑制し、ダイナミックレンジを電子的に調整可能な構成が実現される。[5.撮像デバイスの具体的回路構成例について]次に、撮像デバイスの具体的回路構成例について説明する。図6は、CMOSイメージセンサの1つの画素構造を示している。PD:フォトダイオードFD:フローティングディフュージョンM1~M4:トランジスタMOSFETRS:リセット信号線TR:転送信号線SL:行Row選択信号線SIG:列Column信号線である。画素に光が入射されるとフォトダイオードPDにおいて光電変換により光量に応じた電荷が発生する。フォトダイオードPDに蓄積した電荷はトランジスタM1を介してフローティングディフュージョンFDに転送される。トランジスタM1は、転送信号線TRの制御信号によって制御される。トランジスタM2は、通電することによって、フローティングディフュージョンFDに蓄積された電荷のリセット動作を行う。トランジスタM2は、リセット信号線RSの制御信号によって制御される。フローティングディフュージョンFDに蓄積された電荷はトランジスタM3によって増幅され、トランジスタM4を介して列Column信号線SIGから出力される。トランジスタM4は行Row選択信号線を介した制御信号によって制御される。図7は、本開示の同一色の4画素ブロック201において取得する異なる露光時間に対応する画素値の加算信号を出力する演算部を含む回路構成例を示している。図7は、ある同一色の4つの画素からなる画素ブロック、すなわち、例えば図22に示す4分割ベイヤ型RGB配列におけるR,G,Bのいずれかの1つの色の画素によって構成される2×2画素と、その出力に対する演算処理構成を示している。同一色の2×2画素単位中に、図6に示す内部構成をもつ異なる露光時間制御がなされる4画素がある。以下、これらの4画素をΦ1、Φ2、Φ3、Φ4として説明する。画素制御信号は行セレクタROWSELETOR202より供給される。同じ行Rowにある画素Φ1とΦ2、および画素Φ3とΦ4は、それぞれリセット信号線RSとRow選択信号線SLを共有する。転送信号線TRは画素Φ1、Φ2、Φ3、Φ4それぞれに配線され、共有しない。各画素から読みだされる画素信号は列Column信号線SIGを通って、ADコンバータA/DCONVERTOR203においてデジタル値に変換される。画素からの読み出しは1H水平周期で、1行Row分が同期しておこなわれる。ADコンバータA/DCONVERTOR203においてデジタル値に変換された画素信号は、加算回路204において、同色2×2画素単位で加算されて1つの画素信号となる。ADコンバータA/DCONVERTOR203からの出力が、4画素ブロック201の上側の行行2iの画素の出力信号Row2iであるとき、加算回路204のスイッチSW205はレジスタReg206側に開き、Row2iの画素信号は一旦レジスタReg206に保持される。一方、ADコンバータA/DCONVERTOR203からの出力が4画素ブロック201の下側の行行2i1の画素の出力信号Row2i1であるとき、加算回路204のスイッチSW205は加算器ADD207側に開き、Row2i1の画素信号は直前にレジスタReg206に保持されたRow2iの画素信号と加算器ADD207で加算される。その後,後段の加算器ADD208によって隣接する列Columnの加算後の画素信号と加算され、4画素加算信号を得る。加算後の画素信号は、タイミングジェネレータTG210からの選択制御信号に従って、列セレクタCOLUMNSELECTOR209から順次選択されて出力信号線へ送られる。図8は、例えば図7に示す4画素からなる画素ブロック201に含まれる4つの画素の各々に異なる露光時間を設定するための画素制御信号のタイミングチャートを示す図である。1V垂直周期で伝達される実線マルで囲まれた読み出し制御信号301と、露出の長さに応じて各画素に適宜伝達される破線マルで囲まれたPDリセット制御信号302の組み合わせによって、異なる露光時間制御を実現している。読み出し制御信号301実線マルは、1つの行1Rowの画素が同期して画素信号を、ADコンバータA/DCONVERTOR203に送るための制御信号である。そのため、例えば、図7に示す4画素からなる画素ブロック201の上側の行の画素の出力信号Row2iと、下側の行の出力信号Row2i1はタイミングが1H分ずれる。図7に示す4画素からなる画素ブロック201の4さつの画素の構成は、先に図6を参照して説明した構成である。各画素における画素信号の生成処理について図6を参照して説明する。最初にリセット信号RSがトランジスタM2に印加されて、フローティングディフュージョンFD内の蓄積電荷がリセットされる。十分にリセットレベルに達したところでRow選択信号SLがトランジスタM4に印加され、FDのリセットレベルに応じたトランジスタM3のソース電流がColumn信号線SIGに流れて、図7に示すADコンバータA/DCONVERTOR203へリセットレベルとして伝達される。次にリセット信号RSと、Row選択信号SLが一旦オフとなり、変わって転送信号TSがトランジスタM1に印加され、フォトダイオードPDで発生した電荷がフローティングディフュージョンFDに転送される。転送が十分に完了したところで、再びColumn選択信号SLがトランジスタM4に印加され、フローティングディフュージョンFDの電荷量に応じたトランジスタM3のソース電流がColumn信号線に流れて、図7に示すADコンバータA/DCONVERTOR203へ画素信号レベルとして伝達される。ADコンバータA/DCONVERTOR203では、リセットレベルと画素信号レベル間の差分を検出することで正確な画素信号が得られるようになっている。読み出し制御と1V後の次の読み出し制御の間が露光期間である。リセット制御信号破線マル302は、その露光期間中に適宜、転送信号TSを与えることにより、フォトダイオードPDで蓄積された電荷をフローティングディフュージョンFDに転送する制御である。リセット制御により転送された電荷は、読み出し制御において最初にリセットされてしまうので、画素信号として読みだされない。そのため、リセット制御の転送信号から読み出し制御の転送信号までの期間が実質的な露光期間となる。本発明の構成では、2×2画素単位内の4画素に独立に転送信号TSを印加出来るようになっているので、所望の4画素の露光期間の組み合わせを作ることができる。図8に示すタイミングチャートでは、画素Φ1にはリセット制御を与えず、その他の画素Φ2、Φ3、Φ4に異なるタイミングでリセット制御信号302を与えて異なるリセット制御をおこなって、Φ1⇒長時間、Φ2⇒短時間、Φ3⇒中短時間、Φ4⇒中長時間の露光を実現している例を示している。図8に示すCHGΦ1~CHGΦ4において実線の期間が露光期間を示す。露光期間は、Φ1>Φ4>Φ3>Φ2上記設定としている。[6.フローティングディフージョンFD加算構成例]前述した実施例では、画素ブロックを構成する4つの画素各々が、図6に示す構成を有し、各画素からの出力を、加算回路を持つ演算部において加算して出力画素値を生成する構成であった。各画素は、図6に示すように画素単位で個別のフローティングディフージョンFDを有し、各FDからの出力を図7に示す加算回路204において加算する構成としていた。次に、図9に示すように、各画素単位のフローティングディフージョンFDを省略して、画素ブロックを構成する4つの画素単位で1つの共有フローティングディフージョンFDを設定して、この共有フローティングディフージョンFDにおいて画素ブロックの画素値の加算処理を行う構成例について説明する。すなわち、共有フローティングディフージョンFDが加算画素値生成部として機能する。本実施例では、図9に示すように、同色4画素の各画素Φ1,401~Φ4,404はそれぞれ異なる転送信号線TR1~TR4から転送信号を受け、共有フローティングディフュージョンFD412とリセット信号線RSを共有する。各画素Φ1,401~Φ4,404において異なる露光時間の下で発生した電荷は、すべて1つの共有フローティングディフュージョンFD412に集積される。この構成により、異なる露光時間の4画素Φ1,401~Φ4,404の画素信号は、1つの共有フローティングディフュージョンFD412において加算することが可能になる。本構成では、4つの画素の画素値の個別読み出しが不要となり、1つの共有フローティングディフュージョンFD412での加算結果の読み出しを行えばよく、必要な読み出し回数が1/4になるので高速駆動が可能となる。図9を参照して、フローティングディフージョンFD加算を行う撮像デバイスの構成と処理について説明する。図9には、同色2×2画素単位の画素部の回路構成を示している。4つの実線矩形に囲まれた領域が画素Φ1,401、Φ2,402、Φ3,403、Φ4,404に対応する。画素毎にフォトダイオードPD1~PD4と、転送トランジスタM1~M4を持つ。各画素Φ1,401、Φ2,402、Φ3,403、Φ4,404の外の構成は、これら2×2画素の画素ブロックで共有する部分であり、リセットトランジスタM5,411、フローティングディフュージョンFD412、増幅トランジスタM6,413、行Row選択トランジスタM7,417、これらが画素ブロック単位の共有素子として設定されている。このように、リセット信号線RSと行Row選択信号線はこの2×2画素で共有し、転送信号線TSTS1、TS2、TS3、TS4は各画素に個別に供給される。図10は、図9に示すフローティングディフージョンFD加算構成を持つ画素部と演算部の構成例を示す図である。図10には、同色2×2画素の画素ブロック501と出力制御部502の各構成を示している。2×2画素単位の画素ブロック501には、図9を参照して説明した内部構成を有する4画素Φ1、Φ2、Φ3、Φ4がある。画素制御信号は行セレクタROWSELETOR511から供給される。行セレクタROWSELETOR511からは、各画素ブロックが設定される2行2Row単位で、リセット信号線RS、Row選択信号線SL、4つの転送信号線TS、これらが行Row方向にのび、行Row方向に並置される2×2画素単位に、これらの制御信号を供給する。2×2画素単位の各画素ブロック501からは、各画素ブロック内の2×2=4画素の画素値を内部の共有フローティングディフュージョンFDにおいて加算した画素信号が列Column信号線SIGを通って、ADコンバータA/DCONVERTOR521に入力され、ADコンバータA/DCONVERTOR521においてデジタル値に変換される。なお、本構成では、2×2画素の各画素ブロック501単位で加算された画素値の読み出し処理が実行されるため、画素からの画素値読み出しは2H周期でおこなわれる。ADコンバータA/DCONVERTOR521においてデジタル値に変換された画素信号は、タイミングジェネレータTG522を介して出力される制御信号に従って、列セレクタCOLUMNSELECTOR523から順次選択されて出力信号線へ送られる。図11は、図9、図10を参照して説明したフローティングディフージョンFD加算処理を行う構成における画素制御信号のタイミングチャートを示す図である。1V周期で伝達される実線マルで囲まれた読み出し制御信号601と、露出の長さに応じて各画素に適宜伝達される破線マルで囲まれたPDリセット制御信号602の組み合わせによって露光時間制御がなされる。読み出し制御信号601は、2Rowの画素が同期して画素信号を図10に示すADコンバータA/DCONVERTOR521に送るための制御である。2×2=4画素からなる各画素ブロックの上側の行の画素信号Row2iと、下側の行の画素信号Row2i1は、各画素ブロックに設定された1つのフローティングディフュジョンFDにおける加算処理が行われるため、この読み出し制御信号601は、4画素単位の1つの同じタイミングとなる。最初にリセット信号RSが、図9に示すトランジスタM5,411に印加されて、画素ブロック単位の共有FDであるFD412内の蓄積電荷がリセットされる。十分にリセットレベルに達したところでRow選択信号SLがトランジスタM7,414に印加され、FD412のリセットレベルに応じたトランジスタM6,413のソース電流がColumn信号線に流れて、図10に示すADコンバータA/DCONVERTOR521へリセットレベルとして伝達される。次に、リセット信号RSとRow選択信号SLが一旦オフとなり、2×2画素からなる画素ブロックを構成する各画素対応の4つの転送信号TR1、TR2、TR3、TR4が、図9に示す各画素Φ1,401~Φ4,404の各トランジスタM1、M2、M3、M4に印加され、4つの画素Φ1,401~Φ4,404各々のフォトダイオードPDで発生した電荷が、画素ブロック単位のフローティングディフュージョンFD412に転送され、その総電荷量がFD412に蓄積される。転送が十分に完了したところで、再びColumn選択信号SLがトランジスタM7,414に印加され、FD412の電荷量に応じたトランジスタM6,413のソース電流がColumn信号線に流れて、図10に示すADコンバータA/DCONVERTOR521へ画素信号レベルとして伝達される。図10に示すADコンバータA/DCONVERTOR521では、リセットレベルと画素信号レベル間の差分を検出することで正確な画素信号が得られるようになっている。図11に示すタイミングチャートにおいて、読み出し制御信号601aと、1V後の次の読み出し制御信号601bの間が露光期間である。リセット制御信号602は、その露光期間中に適宜転送信号TSを与えることにより、各画素のフォトダイオードPDで蓄積された電荷を共有FD412に転送する制御信号である。リセット制御により転送された電荷は、読み出し制御において最初にリセットされてしまうので、画素信号として読みだされない。そのため、リセット制御の転送信号から読み出し制御の転送信号までの期間が実質的な露光期間となる。本開示の構成では、2×2画素単位内の4画素に独立に転送信号TSを印加出来るようになっているので、所望の4画素の露光期間の組み合わせを作ることができる。なお、図11に示す制御は、画素Φ1にはリセット制御を与えず、画素Φ2、Φ3、Φ4に異なるタイミングのリセット制御信号602によるリセット処理をおこなって、Φ1⇒長時間、Φ2⇒短時間、Φ3⇒中短時間、Φ4⇒中長時間の露光を実現している例である。CHGΦ1~CHGΦ4において実線の期間が露光期間を示す。この例では、露光期間は、Φ1>Φ4>Φ3>Φ2上記設定である。[7.その他の実施例について]上述した実施例では、図12に示す4分割ベイヤ型RGB配列を持つに撮像素子に対する処理例を説明したが、本開示の構成はその他の画素構成に対しても適用可能である。すなわち、2×2画素単位で同色の設定となる画素配列であれば、2×2画素の色の配列については特に制限がない。画素加算出力後に信号処理によってカラー画像を得るためには、RGBの2×2画素をBayer配列のように配置するのが有効であるが、適切な信号処理デモザイク処理や色補正、カラーマトリクス処理が用意できるのであれば、RGBのベイヤBayer配列以外の配列に本発明を適用することは可能である。例えば、先に図23を参照して説明した4分割WRB型配列に対しても適用可能である。すなわち、図122に示すように、4分割RGB型配列におけるG画素を全可視光波長透過型のW画素に例えば全可視光波長を透過するオンチップフィルタを利用に置き換えたWRB型の2×2画素のベイヤBayer配列に対しても同様の処理が実行できる。なお、前述した実施例において説明した露光時間制御や演算処理は、例えば制御部において実行するプログラムに従った処理として実行することが可能である。[8.本開示の構成のまとめ]以上、特定の実施例を参照しながら、本開示の実施例について詳解してきた。しかしながら、本開示の要旨を逸脱しない範囲で当業者が実施例の修正や代用を成し得ることは自明である。すなわち、例示という形態で本発明を開示してきたのであり、限定的に解釈されるべきではない。本開示の要旨を判断するためには、特許請求の範囲の欄を参酌すべきである。なお、本明細書において開示した技術は、以下のような構成をとることができる。1複数の同一色画素から構成される画素ブロックを配列した画素部と、前記画素ブロックを構成する複数の同一色画素各々に対して異なる露光時間の制御を行う制御部と、前記画素ブロックの複数の同一色画素の出力を加算した加算画素値を生成する加算画素値生成部と、を有する撮像装置。2前記加算画素値生成部は、前記画素ブロックの複数の同一色画素の出力を加算する加算部を有する加算回路によって構成される前記1に記載の撮像装置。3前記画素ブロックは、複数行×複数列の複数画素からなる同一色画素によって構成され、前記加算回路は、前記画素ブロックの先行読み出し行に設定された複数画素の画素値を格納するレジスタと、前記画素ブロックの後続読み出し行に設定された複数画素の読み出し画素値と、前記レジスタの格納画素値とを加算する加算部を有する前記1または2に記載の撮像装置。4前記画素ブロックは、2行×2列の4画素からなる同一色画素によって構成され、前記加算回路は、前記画素ブロックの先行読み出し行に設定された2画素の画素値を格納するレジスタと、前記画素ブロックの後続読み出し行に設定された2画素の読み出し画素値と、前記レジスタの格納画素値とを加算する加算部を有する前記1~3いずれかに記載の撮像装置。5前記加算画素値生成部は、前記画素ブロック単位で設定されるフローティングディフュージョンFDによって構成され、前記フローティングディフュージョンFDは、前記画素ブロックを構成する複数の同一色画素各々から出力する電荷を集積する構成を持つ前記1に記載の撮像装置。6前記画素部は、4分割ベイヤ型RGB配列を有し、RGB各色単位で4つの画素からなる画素ブロックを配列した構成である前記1~5いずれかに記載の撮像装置。7前記画素部は、4分割ベイヤ型RGB配列におけるG画素を全可視光波長透過型のW画素に置換した4分割WRB配列を有し、WRB各色単位で4つの画素からなる画素ブロックを配列した構成である前記1~5いずれかに記載の撮像装置。さらに、上記した装置およびシステムにおいて実行する処理の方法や、処理を実行させるプログラムおよびプログラムを記録した記録媒体も本開示の構成に含まれる。また、明細書中において説明した一連の処理はハードウェア、またはソフトウェア、あるいは両者の複合構成によって実行することが可能である。ソフトウェアによる処理を実行する場合は、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれたコンピュータ内のメモリにインストールして実行させるか、あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。例えば、プログラムは記録媒体に予め記録しておくことができる。記録媒体からコンピュータにインストールする他、LANLocalAreaNetwork、インターネットといったネットワークを介してプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることができる。なお、明細書に記載された各種の処理は、記載に従って時系列に実行されるのみならず、処理を実行する装置の処理能力あるいは必要に応じて並列的にあるいは個別に実行されてもよい。また、本明細書においてシステムとは、複数の装置の論理的集合構成であり、各構成の装置が同一筐体内にあるものには限らない。"