"ドレイン領域、チャネル領域ならびにソース領域を有する半導体層と、前記半導体層を覆う第1の絶縁層と、前記第1の絶縁層の上に形成され、前記第1の絶縁層を挟んで前記半導体層の前記チャネル領域と重なるゲート電極と、前記第1の絶縁層の上に形成され、前記ゲート電極を覆う第2の絶縁層と、前記第2の絶縁層の上に形成され、前記第1の絶縁層と前記第2の絶縁層に開けられたコンタクトホールを介して前記半導体層の前記ドレイン領域および前記ソース領域にそれぞれ接続されたドレイン電極およびソース電極と、前記第2の絶縁層の上に形成され、前記第2の絶縁層を挟んで前記ゲート電極と対向する部分を持つ容量電極とを有する半導体装置であって、前記第2の絶縁層は前記チャネル領域に重なる部分の前記ゲート電極の上で周囲よりも厚さが薄く、前記容量電極の一部が、前記第2の絶縁層の前記厚さの薄い部分を挟んで前記ゲート電極と対向していることを特徴とする半導体装置。前記第2の絶縁層が2層の絶縁膜からなり、前記厚さの薄い部分が前記2層の絶縁膜のいずれか一方に開口が設けられている部分であることを特徴とする請求項1に記載の半導体装置。前記ゲート電極が前記チャネル領域の外に延びており、前記容量電極の別の一部が、前記第2の絶縁層を挟んで前記チャネル領域の外に延びたゲート電極と対向していることを特徴とする請求項1または2に記載の半導体装置。前記容量電極と前記ソース電極が連続した電極であることを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置。請求項1ないし4のいずれか1項に記載の半導体装置と、電源線と、発光素子とを有し、前記容量電極と前記ゲート電極との間に生じた電圧によって定まる電流が、前記電源線から前記半導体装置を通って前記発光素子に流れることにより、前記前記発光素子が発光することを特徴とする発光装置。前記発光素子が有機エレクトロルミネセンス素子であることを特徴とする請求項5に記載の発光装置。液晶表示装置の場合は、画素回路は選択トランジスタTr2と容量Capからなるのが普通である。これに対して有機EL表示装置など発光素子を含む表示装置の場合は、発光素子に定常的に電流を流して発光させるので、液晶表示装置の構成に加えて、電流供給のための駆動トランジスタTr1と電源線L3が必要である。したがって、データを保持する容量Capを作るためのスペースは極めて限られている。画素密度の高い有機EL表示装置では、1つの画素の面積が小さいので、十分な大きさの容量を作ることが困難である。本発明は、ドレイン領域、チャネル領域ならびにソース領域を有する半導体層と、前記半導体層を覆う第1の絶縁層と、前記第1の絶縁層の上に形成され、前記第1の絶縁層を挟んで前記半導体層の前記チャネル領域と重なるゲート電極と、前記第1の絶縁層の上に形成され、前記ゲート電極を覆う第2の絶縁層と、前記第2の絶縁層の上に形成され、前記第1の絶縁層と前記第2の絶縁層に開けられたコンタクトホールを介して前記半導体層の前記ドレイン領域および前記ソース領域にそれぞれ接続されたドレイン電極およびソース電極と、前記第2の絶縁層の上に形成され、前記第2の絶縁層を挟んで前記ゲート電極と対向する部分を持つ容量電極とを有する半導体装置であって、前記第2の絶縁層は前記チャネル領域に重なる部分の前記ゲート電極の上で周囲よりも厚さが薄く、前記容量電極の一部が、前記第2の絶縁層の前記厚さの薄い部分を挟んで前記ゲート電極と対向していることを特徴とする。チャネル領域の上方で周囲より薄い層間絶縁膜を挟んでゲート電極と容量電極を対向させることにより大きな容量が形成でき、チャネル領域上以外の容量の占める面積を小さくすることができる。トランジスタ、抵抗、容量などの回路要素が配線でつながれた半導体装置は、ガラス基板やシリコン基板にフォトリソグラフィ技術などによってパタン化されたアモルファスもしくは結晶の半導体層、金属などの導電体からなる電極及び配線層、絶縁体からなる絶縁層などにより構成される。それらの半導体装置は、液晶素子や有機EL素子の駆動回路に用いられる。図1は本発明の半導体装置に用いられるトランジスタの断面構造を示す図である。図1は画素回路の駆動トランジスタ図2のTr1となるトップゲート型の薄膜トランジスタである。基板101に厚さ50~500nmのバッファ層102を介して半導体層103が厚さ30~100nmに成膜されパタンニングされている。半導体層103は、高濃度の不純物を加えたドレイン領域103aとソース領域103cと、不純物を含まない、または比較的低濃度に含むチャネル領域103bとに区分され、厚さ50~200nmの第1の絶縁層以下、ゲート絶縁膜という104で覆われている。チャネル領域103bの上方にゲート絶縁膜104を挟んでゲート電極105が重なっている。ゲート電極105はMo、MoW、MoCrなどの高融点金属で形成され、膜厚は50~500nmである。ゲート電極105は、チャネル領域103bから延長されて選択線図2のL2となっている。ゲート絶縁膜104の上には、ゲート電極105を覆う第2の絶縁層層間絶縁膜というが形成されている。層間絶縁膜は、厚さ100~800nmの下部層間絶縁膜106と厚さ50~200nmの上部層間絶縁膜107の2層で構成され、ゲート電極105の上では上部層間絶縁膜107の1層だけになっている。このためチャネル領域の上方では層間絶縁膜の厚さが周囲より薄くなっている。下部層間絶縁膜106は、ゲート電極105の上で開口111が開けられている他は、ゲート電極105の縁を含め、大部分の場所では上部層間絶縁膜とともに2層の層間絶縁膜を構成している。層間絶縁膜が2層になっているところは1層部分よりも厚く、ゲート電極105や半導体層103による段差をなだらかにカバーしている。上部層間絶縁膜107は容量を形成する第2の絶縁層として働くため、絶縁耐圧が持つ限りにおいて薄い方が好ましい。下部層間絶縁膜106と上部層間絶縁膜107は、酸化シリコンや窒化シリコン、酸化アルミ、酸化イットリウムのような無機絶縁膜を用いて形成される。2層の層間絶縁膜を逆にして、チャネル領域の上方で上部層間絶縁膜107に開口111を設け下部絶縁膜106の1層だけにすることもできる。上部層間絶縁膜107の上に、ドレイン電極108a、容量電極108b、ソース電極108cが同じ金属膜108によって形成されている。金属膜108はTi、W、Mo、Cr及びこれらの金属の合金とAl合金との積層膜である。図3では描かれていないが、同じ金属膜108で電源配線図2のL3、データ線図2のL1も形成される。半導体層103のドレイン領域103aとソース領域103cにはゲート絶縁膜104と層間絶縁膜106,107を貫通するコンタクトホール112が開けられており、それらを介してドレイン電極108aとソース電極108cがそれぞれ接続されている。容量図2のCapは、チャネル領域103bの上方に、膜厚の薄い上部層間絶縁膜107を挟んでゲート電極105と容量電極108bが対向している部分に形成される。容量Capの大きさは、対向する部分の上部層間絶縁膜107の膜厚と面積とで決まる。容量電極108bはチャネル領域の上方にあるだけでなく、そこから延びて電源配線など他の回路要素に接続されている。ゲート電極もチャネル領域から外に延長されており、チャネル領域の外でゲート電極の一部と容量電極の一部を重ねて容量を形成することもできる。以下、チャネル領域上方に形成される容量をCap1、チャネル領域の外に形成される容量をCap2とする。チャネル領域の外の容量Cap2としては、層間絶縁膜が2層になっているところでゲート電極と容量電極を対向させてもよいが、対向して容量Cap2を形成する部分の層間絶縁膜をチャネル領域上の層間絶縁膜と同様に薄くしてもよい。図2の画素回路では、駆動トランジスタTr1のゲート-ソース間に容量Capが接続されている。この場合は、容量電極108bとソース電極108cは連続した1つの電極になっていてもよい。有機EL表示装置の画素回路は図2以外にもあるが、多くの画素回路において、データを保持する容量は一方の端子が駆動トランジスタのゲートに接続されている。もう一方の端子は必ずしも駆動トランジスタのソースに接続されるとは限らないが、少なくとも容量の一方の端子がトランジスタのゲートに接続されている画素回路であれば、上で説明したようにしてチャネル領域上方に容量を作ることができる。このように、有機EL表示装置においては駆動トランジスタのチャネル領域上方を容量形成のためのスペースとして有効に利用できる。トランジスタのチャネル領域の幅Wと長さLは、応答速度や流れる電流の大きさによって決められるので、画素回路として必要な容量Capとは直接の関係はない。したがって、チャネル領域上方に容量Cap1を形成しても、面積を自由に選んで容量を調節することはできない。本発明においては、チャネル領域の上にある層間絶縁膜の厚さを周りよりも薄くして、そこに容量を形成する。チャネル領域の面積は決まっているが、層間絶縁膜の膜厚を変えることで容量の値が調節できる。必要に応じて膜厚を薄くすることによりチャネル領域上方の容量Cap1を大きくし、それによってチャネル領域外の容量Cap2が占める面積を小さくすることができる。以上の例に限らず、トランジスタのゲートに容量の一端が接続されている回路であれば、そのトランジスタのチャネル領域上方に容量が形成できる。本発明は、発光素子を含み、それに電流を供給する駆動トランジスタと、電流データを保持する容量とを含む任意の発光装置に適用できる。以下、有機EL素子を含む画素回路を例にとって本発明を説明する。図3は、図1の駆動トランジスタTr1についてのa-d製造工程とe最終的にできたトランジスタの断面構造を示している。ガラスなどの絶縁材料からなる基板101上に、酸化シリコン又は窒化シリコン、若しくは酸化シリコンと窒化シリコンの積層構造からなるバッファ層102をプラズマCVD法により500nmの膜厚で成膜する。バッファ層102を成膜後、さらにプラズマCVD法によりアモルファスシリコンからなる半導体層103を30~100nmの膜厚で成膜する。次に、半導体層103を、エキシマレーザー又はプラズマジェットの照射、若しくは熱処理などの結晶化方法によりポリシリコン化する。その後、ポリシリコン化した半導体層103を公知のフォトリソグラフィ工程とエッチ工程により、パターニングする。半導体層103の形成後、プラズマCVD法により酸化シリコンからなるゲート絶縁膜104を成膜する。さらに、半導体層103に閾値電圧制御用のイオン注入を行う。次に、スパッタ法によりゲート電極となる金属を成膜し、フォトリソグラフィ工程とエッチ工程によりパターニングしてゲート電極105を形成する。このとき、選択線L2も同時に形成される。ゲート電極105は半導体層103に重なる部分だけでなく、そこから延長されて選択線L2に連続的につながっている。次にゲート電極105をマスクとして、半導体層103にイオン注入を行う。このイオン注入により、半導体層103には閾値電圧制御用のイオン注入のみ行われたチャネル領域103bとソース領域103a及びドレイン領域103cが形成される。以上の工程の結果を図3aに示した。次に、下部層間絶縁膜106を形成し、フォトリソグラフィ工程とエッチ工程によりチャネル領域103b上の一部に開口111を設ける。下部層間絶縁膜106の膜厚は300nmとする。この結果を図3bに示す。次に、図3cに示すように、上部層間絶縁膜107を形成する。上部層間絶縁膜107の膜厚は100nmとする。以上の工程で、チャネル領域上に上部1層だけの層間絶縁膜が形成され、その周りに上部と下部の2層の層間絶縁膜が形成される。層間絶縁膜の膜厚は、2層部分で400nm、1層部分はその1/4である。次に、図3dに示すように、フォトリソグラフィ工程とエッチ工程により、上部層間絶縁膜107、下部層間絶縁膜106、及びゲート絶縁膜104を貫通するコンタクトホール112を形成する。次に、金属膜108をスパッタ法により成膜し、フォトリソグラフィ工程とエッチ工程によりパターニングして、ドレイン電極108a,容量電極108b、ソース電極108cを形成する。このとき、同時に、データ線L1と電源線L3も形成される。電源線L3はソース電極108cに連続し、データ線L1は図2とは別に形成される選択トランジスタTr2のドレイン電極に連続している。この結果、図3eに示すトランジスタが完成する。図3eは図1と同じ構造のトランジスタである。以上の工程を経て作製したトランジスタにおいては、ゲート電極105が容量の一方の電極となり、上部層間絶縁膜107を介して容量のもう一方の電極容量電極となる金属膜108と向き合う。図4aは、チャネル領域上方に容量を形成した画素回路のレイアウト図である。画素回路は120μmのピッチでマトリクス状に配列している。直線ABに沿ったトランジスタの断面構造は図1および図3eに示されている。回路構成は図2に示したものである。図1-3と同じ部分には同じ符号を付した。選択トランジスタTr2は、ソース電極がデータ線L1に接続され、選択線L2からゲート制御信号を受ける。選択トランジスタTr2のドレイン電極はコンタクトホールCH1で駆動トランジスタのゲート電極105に接続される。ゲート電極105は、コンタクトホールCH1から延びて画素中央に位置する駆動トランジスタTr1のチャネル領域103bに重なる。チャネル領域103bのゲート電極の上方では、下部層間絶縁膜106に開口111が空けられ、その上にさらに電源線L3から延長された容量電極108bが重なって容量Cap1を形成している。容量はチャネル領域の上方だけでなくチャネル領域の外にも形成されている。ゲート電極105はチャネル領域103bを超えて画素の下辺に向かって延びており、延長された部分で容量電極108bと重なって、チャネル領域外の容量Cap2を形成している。データ保持のための全容量はCap1Cap2になる。不図示の有機EL素子は画素回路の上方に重ねて形成され、駆動トランジスタTr1のドレイン電極108aからコンタクトホールCH2を通して電流が供給される。図4bは、比較のために示す従来のレイアウト例である。チャネル領域上の層間絶縁膜は周囲と同じ膜厚であり、チャネル領域の外にのみ容量Cap2が形成されている。ゲート電極105は、コンタクトホールCH1で選択トランジスタTr2のソース電極に接続され、画素の下辺近くに置かれた駆動トランジスタTr1のチャネル領域103bに重なって駆動トランジスタTr1を制御する。また、画素の中央で電源線L3から延長された容量電極108bと重なって容量Cap2を形成している。図4aとbは、トランジスタTr1、Tr2の各部分の寸法と容量Capの面積が同じになるように描いてある。容量の値は、aではCap1=400fF、Cap2=180fF、全体でCap=Cap1Cap2=580fFである。一方、チャネル外のみに容量があるbではCap=Cap2=360fFとなる。図4aのレイアウトでは、駆動トランジスタTr1のチャネル領域に容量Cap1が重なるため、その分チャネル領域外の容量Cap2の占める面積が小さくなり、レイアウトに空白部Vacが生まれる。必要なら空白部Vacにゲート電極105と容量電極108bを延長して容量Cap2をさらに大きくすることができる。また、空白部Vacをなくして画素の寸法を小さくすることもできる。図5に本発明の第2の実施例のa-d製造工程と、e完成したトランジスタの断面構造を示す。図3と同じ部分には同じ符号を付した。第1の実施例と異なるのは、チャネル領域の上部層間絶縁膜107に開口111を設け、下部層間絶縁膜106を残した点である。他の工程は図3と同じであり説明は省略する。完成した画素回路の平面レイアウトは図4aと同じである。図5bの工程で、下部層間絶縁膜106は酸化シリコンや窒化シリコン、酸化アルミ、酸化イットリウムのような無機絶縁膜を用い、膜厚は50~200nmとする。本実施例において、下部層間絶縁膜106は容量を形成する第2の絶縁層として働くため、絶縁耐圧が持つ限りにおいて薄い方が好ましい。次いで上部層間絶縁膜107を成膜し、フォトリソグラフィ工程とエッチ工程によりチャネル領域103b上の一部に開口111を設ける。図5cはこの工程の終了図である。上部層間絶縁膜107は酸化シリコンや窒化シリコンのような無機絶縁膜を用い、膜厚は100~800nmとする。以上の工程で、チャネル領域上に薄い下部層間絶縁膜106が残り、チャネル領域以外は上部と下部の2層の層間絶縁膜となる。層間絶縁膜の膜厚は、2層部分で150~1000nm、1層部分はそれより薄く、50~200nmである。図5eは最終的に完成したトランジスタの断面図である。チャネル領域の上方においてゲート電極105が下部層間絶縁膜106を挟んで容量電極108bと向き合う。"