第1方向に沿って延出した第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間に配置され第1方向に交差する第2方向に沿って延出した主画素電極と、前記第1ゲート配線及び前記第2ゲート配線のそれぞれとの間に絶縁膜を介して対向し第1方向に沿って延出した第1副共通電極と、を備えた第1基板と、前記主画素電極を挟んだ両側に配置され第2方向に沿って延出するとともに前記第1副共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記第1副共通電極のそれぞれは、前記第1ゲート配線及び前記第2ゲート配線の直上に配置され且つ前記第1ゲート配線及び前記第2ゲート配線と略同等の幅を有することを特徴とする請求項1に記載の液晶表示装置。前記主画素電極は、前記絶縁膜上に形成され、前記第1副共通電極のそれぞれと同一材料によって形成されたことを特徴とする請求項1または2に記載の液晶表示装置。第1方向に沿って延出した第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間に配置され第1方向に沿って延出した補助容量線と、前記第1ゲート配線、前記第2ゲート配線、及び、前記補助容量線を覆う第1絶縁膜と、前記第1絶縁膜上において第1方向に交差する第2方向に沿って延出した第1ソース配線及び第2ソース配線と、前記第1ソース配線及び前記第2ソース配線を覆う第2絶縁膜と、前記第2絶縁膜上において前記第1ゲート配線と前記第2ゲート配線との間であって且つ前記第1ソース配線と前記第2ソース配線との間に配置され第2方向に沿って延出した主画素電極と、前記第2絶縁膜上において前記第1ゲート配線及び前記第2ゲート配線のそれぞれと対向し第1方向に沿って延出した第1副共通電極と、前記第2絶縁膜上において前記第1ソース配線及び前記第2ソース配線のそれぞれと対向し第2方向に沿って延出するとともに前記補助容量線の直上で途切れ前記第1副共通電極と電気的に接続された第1主共通電極と、を備えた第1基板と、前記主画素電極を挟んだ両側に配置され第2方向に沿って延出するとともに前記第1副共通電極及び前記第1主共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記第1基板は、さらに、前記第2絶縁膜上において前記補助容量線と対向し第1方向に沿って延出するとともに前記主画素電極と電気的に接続され且つ前記第1主共通電極から離間している容量部を備えたことを特徴とする請求項4に記載の液晶表示装置。前記第1副共通電極のそれぞれは、前記第1ゲート配線及び前記第2ゲート配線の直上に配置され且つ前記第1ゲート配線及び前記第2ゲート配線と略同等の幅を有し、前記第1主共通電極のそれぞれは、前記第1ソース配線及び前記第2ソース配線の直上に配置され且つ前記第1ソース配線及び前記第2ソース配線と略同等の幅を有することを特徴とする請求項4または5に記載の液晶表示装置。前記主画素電極は、前記第1副共通電極及び前記第1主共通電極のそれぞれと同一材料によって形成されたことを特徴とする請求項4乃至6のいずれか1項に記載の液晶表示装置。第2主共通電極は、第1主共通電極と対向するとともに前記補助容量線の直上において途切れることなく第2方向に沿って延出したことを特徴とする請求項4乃至7のいずれか1項に記載の液晶表示装置。第1方向に沿って延出した第1補助容量線及び第2補助容量線と、前記第1補助容量線と前記第2補助容量線との間に配置され第1方向に沿って延出したゲート配線と、第1方向に交差する第2方向に沿って延出した主画素電極と、前記ゲート配線との間に絶縁膜を介して対向し第1方向に沿って延出し前記主画素電極と電気的に接続された副画素電極と、を備えた第1基板と、前記主画素電極を挟んだ両側に配置され第2方向に沿って延出した第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記副画素電極は、前記ゲート配線の直上に配置され且つ前記ゲート配線と略同等の幅を有することを特徴とする請求項9に記載の液晶表示装置。前記主画素電極は、前記絶縁膜上に形成され、前記副画素電極と同一材料によって形成されたことを特徴とする請求項9または10に記載の液晶表示装置。前記液晶分子の初期配向方向は、第2方向に略平行な方向であることを特徴とする請求項1乃至11のいずれか1項に記載の液晶表示装置。本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。本実施形態によれば、第1方向に沿って延出した第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間に配置され第1方向に交差する第2方向に沿って延出した主画素電極と、前記第1ゲート配線及び前記第2ゲート配線のそれぞれとの間に絶縁膜を介して対向し第1方向に沿って延出した第1副共通電極と、を備えた第1基板と、前記主画素電極を挟んだ両側に配置され第2方向に沿って延出するとともに前記第1副共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿って延出した第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間に配置され第1方向に沿って延出した補助容量線と、前記第1ゲート配線、前記第2ゲート配線、及び、前記補助容量線を覆う第1絶縁膜と、前記第1絶縁膜上において第1方向に交差する第2方向に沿って延出した第1ソース配線及び第2ソース配線と、前記第1ソース配線及び前記第2ソース配線を覆う第2絶縁膜と、前記第2絶縁膜上において前記第1ゲート配線と前記第2ゲート配線との間であって且つ前記第1ソース配線と前記第2ソース配線との間に配置され第2方向に沿って延出した主画素電極と、前記第2絶縁膜上において前記第1ゲート配線及び前記第2ゲート配線のそれぞれと対向し第1方向に沿って延出した第1副共通電極と、前記第2絶縁膜上において前記第1ソース配線及び前記第2ソース配線のそれぞれと対向し第2方向に沿って延出するとともに前記補助容量線の直上で途切れ前記第1副共通電極と電気的に接続された第1主共通電極と、を備えた第1基板と、前記主画素電極を挟んだ両側に配置され第2方向に沿って延出するとともに前記第1副共通電極及び前記第1主共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿って延出した第1補助容量線及び第2補助容量線と、前記第1補助容量線と前記第2補助容量線との間に配置され第1方向に沿って延出したゲート配線と、第1方向に交差する第2方向に沿って延出した主画素電極と、前記ゲート配線との間に絶縁膜を介して対向し第1方向に沿って延出し前記主画素電極と電気的に接続された副画素電極と、を備えた第1基板と、前記主画素電極を挟んだ両側に配置され第2方向に沿って延出した第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態における液晶表示装置1の構成を概略的に示す図である。すなわち、液晶表示装置1は、アクティブマトリクスタイプの液晶表示パネルLPN、液晶表示パネルLPNに接続された駆動ICチップ2及びフレキシブル配線基板3、液晶表示パネルLPNを照明するバックライト4などを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された図示しない液晶層と、を備えて構成されている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。バックライト4は、図示した例では、アレイ基板ARの背面側に配置されている。このようなバックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。図2は、図1に示した液晶表示パネルLPNの構成及び等価回路を概略的に示す図である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、n本の補助容量線CC1~Cn、m本のソース配線SS1~Smなどを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向であるX方向に沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向であるY方向に沿って交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差する。ソース配線Sは、第2方向Yに沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEがアレイ基板AR及び対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、アレイ基板ARの主面あるいは対向基板CTの主面にほぼ平行な横電界あるいは、基板主面に対してわずかに傾いた斜め電界である。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。アクティブエリアACTには、m×n個のスイッチング素子SWが形成されている。画素電極PEは、スイッチング素子SWに電気的に接続されている。アクティブエリアACTには、m×n個の画素電極PEが形成されている。共通電極CEは、例えばコモン電位であり、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。アレイ基板ARは、アクティブエリアACTの外側に形成された給電部VSを備えている。共通電極CEのうち、アレイ基板ARに形成された共通電極CEの一部は、アクティブエリアACTの外側で給電部VSと電気的に接続されている。また、共通電極CEのうち、対向基板CTに形成された共通電極CEの一部は、図示しない導電部材を介して、アレイ基板ARに形成された給電部VSと電気的に接続されている。図3は、スイッチング素子SWを含む液晶表示パネルLPNの断面を概略的に示す断面図である。なお、ここでは、共通電極の図示を省略し、説明に必要な箇所のみを図示している。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。アレイ基板ARは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第1絶縁基板10を用いて形成されている。このアレイ基板ARは、第1絶縁基板10の対向基板CTに対向する側に、スイッチング素子SW、画素電極PE、第1配向膜AL1などを備えている。図示した例では、スイッチング素子SWは、トップゲート型の薄膜トランジスタであるが、ボトムゲート型の薄膜トランジスタであっても良い。また、スイッチング素子SWの半導体層SCは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。半導体層SCは、チャネル領域SCCを挟んだ両側にそれぞれソース領域SCS及びドレイン領域SCDを有している。なお、第1絶縁基板10と半導体層SCとの間には、絶縁膜であるアンダーコート層が介在していても良い。半導体層SCは、ゲート絶縁膜11によって覆われている。また、ゲート絶縁膜11は、第1絶縁基板10の上にも配置されている。スイッチング素子SWのゲート電極WGは、ゲート絶縁膜11の上に形成され、半導体層SCのチャネル領域SCCの直上に位置している。また、図示を省略するゲート配線及び補助容量線も、ゲート絶縁膜11の上に形成されている。これらのゲート電極WG、ゲート配線及び補助容量線は、同一材料を用いて同一工程で形成可能である。ゲート電極WGは、ゲート配線と電気的に接続されている。ゲート電極WG、ゲート配線及び補助容量線は、第1層間絶縁膜12によって覆われている。また、この第1層間絶縁膜12は、ゲート絶縁膜11の上にも配置されている。これらのゲート絶縁膜11及び第1層間絶縁膜12は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成されている。スイッチング素子SWのソース電極WS及びドレイン電極WDは、第1層間絶縁膜12の上に形成されている。また、図示を省略するソース配線も、第1層間絶縁膜12の上に形成されている。これらのソース電極WS、ドレイン電極WD、及び、ソース配線は、同一材料を用いて同一工程で形成可能である。ソース電極WSは、ソース配線と電気的に接続されている。ソース電極WSは、ゲート絶縁膜11及び第1層間絶縁膜12を貫通するコンタクトホールを通して半導体層SCのソース領域SCSにコンタクトしている。ドレイン電極WDは、ゲート絶縁膜11及び第1層間絶縁膜12を貫通するコンタクトホールを通して半導体層SCのドレイン領域SCDにコンタクトしている。これらのゲート電極WG、ゲート配線、補助容量線、ソース電極WS、ドレイン電極WD、及び、ソース配線は、例えば、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。このような構成のスイッチング素子SWは、第2層間絶縁膜13によって覆われている。つまり、ソース電極WS、ドレイン電極WD、及び、ソース配線は、第2層間絶縁膜13によって覆われている。また、この第2層間絶縁膜13は、第1層間絶縁膜12の上にも配置されている。この第2層間絶縁膜13は、例えば、紫外線硬化型樹脂や熱硬化型樹脂などの各種有機材料によって形成されている。画素電極PEは、第2層間絶縁膜13の上に配置さている。この画素電極PEは、第2層間絶縁膜13を貫通するコンタクトホールを介してドレイン電極WDに接続されている。このような画素電極PEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。なお、アレイ基板ARは、後述するように、さらに、共通電極の一部として第1副共通電極を備え、さらには第1主共通電極を備えている場合もある。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第1配向膜AL1は、画素電極PE及び図示しない共通電極の一部を覆っており、第2層間絶縁膜13の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。一方、対向基板CTは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、第2絶縁基板20のアレイ基板ARに対向する側に、図示を省略した共通電極のうちの第2主共通電極や、第2配向膜AL2などを備えている。また、この対向基板CTは、図示を省略するが、各画素PXを区画するあるいは、ソース配線、ゲート配線、補助容量線、スイッチング素子SWなどの配線部に対向するように配置されたブラックマトリクスや各画素PXに対応して配置されたカラーフィルタ層、ブラックマトリクス及びカラーフィルタ層の表面の凹凸の影響を緩和するオーバーコート層などが配置されても良い。共通電極は、例えば、ITOやIZOなどの光透過性を有する導電材料によって形成されている。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、図示しない共通電極の第2主共通電極などを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。これらの第1配向膜AL1及び第2配向膜AL2には、液晶分子を初期配向させるための配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向、及び、第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向は、例えば、第2方向Yと略平行な方向である。これらの第1配向処理方向及び第2配向処理方向は、ともに平行であって、互いに逆向きの方向あるいは同じ向きの方向である。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のギャップ、例えば3~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で図示しないシール材によって貼り合わせられている。液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。液晶層LQは、図示しない液晶分子を含んでいる。このような液晶層LQは、ポジ型の液晶材料によって構成されている。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面には、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、第1偏光軸を有する第1偏光板PL1を含んでいる。また、対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面には、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、第2偏光軸を有する第2偏光板PL2を含んでいる。第1偏光板PL1の第1偏光軸と、第2偏光板PL2の第2偏光軸とは、例えば、直交する位置関係にある。一方の偏光板は、例えば、その偏光軸が液晶分子の長軸方向つまり第1配向処理方向あるいは第2配向処理方向と平行あるいは、第2方向Yと平行または直交あるいはい、第1方向Xと平行するように配置されている。これにより、ノーマリーブラックモードを実現している。以下に、本実施形態の構成例についてより具体的に説明する。≪第1構成例≫図4は、本実施形態の第1構成例における液晶表示パネルLPNを構成する対向基板CTの一画素PXの構造を概略的に示す平面図である。共通電極CEは、第1方向Xに沿って延出した副共通電極と、第2方向Yに沿って延出した主共通電極と、を有しているが、この第1構成例では、共通電極CEは、主共通電極として対向基板CTに備えられた第2主共通電極CA2、及び、副共通電極として後述するアレイ基板に備えられた第1副共通電極CB1を有している。すなわち、図示した対向基板CTは、第2方向Yに沿って直線的に延出した帯状の第2主共通電極CA2を備えている。図示した例では、対向基板CTにおいて、共通電極CEは、第2方向Yに延出したストライプ状に形成されている。また、図示した第2主共通電極CA2は第1方向Xに沿って2本平行に並んでおり、以下では、これらを区別するために、図中の左側の第2主共通電極をCAL2と称し、図中の右側の第2主共通電極をCAR2と称する。なお、対向基板CTは、副共通電極として第2副共通電極を備えていてもよい。このような共通電極CEの第2主共通電極CA2は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続され、コモン電位が給電される。図5は、本実施形態の第1構成例における液晶表示パネルLPNの一画素PXを対向基板CT側から見たときのアレイ基板ARの構造を概略的に示す平面図である。なお、一画素PXにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。アレイ基板ARは、第1方向Xに沿って延出したゲート配線G1及びゲート配線G2と、ゲート配線G1とゲート配線G2との間に配置され第1方向Xに沿って延出した補助容量線C1と、第2方向Yに沿って延出したソース配線S1及びソース配線S2と、画素電極PEと、共通電極CEの一部として第1方向Xに沿って直線的に延出した帯状の第1副共通電極CB1と、を備えている。補助容量線C1、ゲート配線G1、及び、ゲート配線G2は、ゲート絶縁膜11の上に形成され、第1層間絶縁膜12によって覆われている。ソース配線S1及びソース配線S2は、第1層間絶縁膜12の上に形成され、第2層間絶縁膜13によって覆われている。画素電極PEは、第2層間絶縁膜13の上に形成されている。第1副共通電極CB1は、例えば、画素電極PEと同様に、第2層間絶縁膜13の上に形成されている。図示した例では、画素PXは、図中の破線で示した領域に相当し、第1方向Xに沿った長さよりも第2方向Yに沿った長さの方が長い長方形状である。また、図示した例では、画素PXにおいて、ソース配線S1は左側端部に配置され厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置されている、ソース配線S2は右側端部に配置されている厳密には、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。また、画素PXにおいて、ゲート配線G1は上側端部に配置され厳密には、ゲート配線G1は当該画素PXとその上側に隣接する画素との境界に跨って配置されている、ゲート配線G2は下側端部に配置され厳密には、ゲート配線G2は当該画素PXとその下側に隣接する画素との境界に跨って配置されている、補助容量線C1は略画素中央部に配置されている。共通電極CEにおいて、第1副共通電極CB1が画素電極PEとともに第2層間絶縁膜13の上に形成されている場合には、第1副共通電極CB1は、画素電極PEと同一材料例えば、ITOなどを用いて同一工程で形成可能である。このとき、第1副共通電極CB1は、画素電極PEとは電気的に絶縁されており、画素電極PEから離間している。なお、第1副共通電極CB1と画素電極PEとの間に他の層間絶縁膜が介在し、第1副共通電極CB1と画素電極PEとが異なる層に形成されても良い。この場合、第1副共通電極CB1は、画素電極PEとは異なる材料によって形成されても良いし、画素電極PEと同一材料によって形成されても良い。これらの第1副共通電極CB1は、それぞれアクティブエリア内においては直線的に延出し、アクティブエリアの外側に引き出され、アレイ基板ARに形成された給電部と電気的に接続され、コモン電位が給電される。つまり、第1副共通電極CB1と上記の第2主共通電極CA2とは電気的に接続されている。図示した例では、第1副共通電極CB1は第2方向Yに沿って2本平行に並んでおり、以下では、これらを区別するために、図中の上側の第1副共通電極をCBU1と称し、図中の下側の第1副共通電極をCBB1と称する。第1副共通電極CBU1は、画素PXの上側端部に配置され、ゲート配線G1と対向しているあるいは、第1副共通電極CBU1がゲート配線G1の直上に配置されている。つまり、第1副共通電極CBU1は、当該画素PXとその上側に隣接する画素との境界に跨って配置されている。また、第1副共通電極CBB1は、画素PXの下側端部に配置され、ゲート配線G2と対向しているあるいは、第1副共通電極CBB1がゲート配線G2の直上に配置されている。つまり、第1副共通電極CBB1は、当該画素PXとその下側に隣接する画素との境界に跨って配置されている。これらの第1副共通電極CBU1とゲート配線G1との間、及び、第1副共通電極CBB1とゲート配線G2との間には、それぞれ第1層間絶縁膜12及び第2層間絶縁膜13が介在している。第1副共通電極CBU1及び第1副共通電極CBB1のそれぞれがアクティブエリア内においてゲート配線G1及びゲート配線G2を覆う場合つまり、第1副共通電極CBU1がゲート配線G1の直上に配置され、同様に、第1副共通電極CBB1がゲート配線G2の直上に配置された場合には、第1副共通電極CBU1及び第1副共通電極CBB1の第2方向Yに沿った幅については、ゲート配線G1及びゲート配線G2の第2方向Yに沿った幅と同等以上である。また、図示した例では、破線で示したように、対向基板CTに備えられ共通電極CEを構成する第2主共通電極CAL2は、画素PXの左側端部に配置され、ソース配線S1に対向しているあるいは、第2主共通電極CAL2がソース配線S1の直上に配置されている。つまり、第2主共通電極CAL2は、当該画素PXとその左側に隣接する画素との境界に跨って配置されている。また、同様に、第2主共通電極CAR2は、画素PXの右側端部に配置され、ソース配線S2に対向しているあるいは、第2主共通電極CAR2がソース配線S2の直上に配置されている。つまり、第2主共通電極CAR2は、当該画素PXとその右側に隣接する画素との境界に跨って配置されている。画素電極PEは、ソース配線S1とソース配線S2との間に配置されている。また、画素電極PEは、ゲート配線G1とゲート配線G2との間、つまり、第1副共通電極CBU1と第1副共通電極CBB1との間に配置されている。この画素電極PEは、図示を省略したスイッチング素子に電気的に接続されている。このような画素電極PEは、第2方向Yに沿って直線的に延出した帯状の主画素電極PA、及び、第1方向Xに沿って直線的に延出した帯状の容量部PCを有している。これらの主画素電極PA及び容量部PCは、電気的に接続されている。図示した例では、主画素電極PA及び容量部PCは、一体的あるいは連続的に形成されている。つまり、アレイ基板ARにおいて、画素電極PEは、略十字状に形成されている。主画素電極PAは、隣接するソース配線S1及びソース配線S2のそれぞれの直上の位置よりも画素PXの内側に位置し、ソース配線S1とソース配線S2との間に配置されている。より具体的には、主画素電極PAは、ソース配線S1とソース配線S2との略中間の位置に配置されている。このような主画素電極PAは、画素PXの上側端部付近から下側端部付近まで延出している。容量部PCは、補助容量線C1の直上に配置されている。容量部PCと補助容量線C1との間には、絶縁膜として、第1層間絶縁膜12及び第2層間絶縁膜13が介在している。換言すると、容量部PCは、隣接するゲート配線G1及びゲート配線G2のそれぞれの直上の位置よりも画素PXの内側に位置し、ゲート配線G1とゲート配線G2との間、あるいは、第1副共通電極CBU1と第1副共通電極CBB1との間に配置されている。より具体的には、容量部PCは、略画素中央部に配置され、ゲート配線G1とゲート配線G2との略中間の位置に配置されている。このような容量部PCは、主画素電極PAと交差しており、主画素電極PAからその両側、つまり、主画素電極PAの左側のソース配線S1及び主画素電極PAの右側のソース配線S2に向かってそれぞれ直線的に延出している。このような構成においては、第2主共通電極CA2は、主画素電極PAを挟んだ両側に配置されている。つまり、主画素電極PAと第2主共通電極CA2とは、第1方向Xに沿って交互に配置されている。これらの主画素電極PAと第2主共通電極CA2とは、互いに略平行に配置されている。このとき、X-Y平面内において、第2主共通電極CA2のいずれも主画素電極PAとは重ならない。すなわち、隣接する第2主共通電極CAL2及び第2主共通電極CAR2の間には、1本の主画素電極PAが位置している。換言すると、第2主共通電極CAL2及び第2主共通電極CAR2は、主画素電極PAの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極PAは、第2主共通電極CAL2と第2主共通電極CAR2との間に配置されている。このため、第2主共通電極CAL2、主画素電極PA、及び、第2主共通電極CAR2は、第1方向Xに沿ってこの順に配置されている。第1方向Xに沿った第2主共通電極CAL2と主画素電極PAとの間隔は、第1方向Xに沿った第2主共通電極CAR2と主画素電極PAとの間隔と略同等である。また、第1副共通電極CB1は、容量部PCを挟んだ両側に配置されている。つまり、第1副共通電極CB1と容量部PCとは、第2方向Yに沿って交互に配置されている。これらの第1副共通電極CB1と容量部PCとは、互いに略平行に配置されている。このとき、X-Y平面内において、第1副共通電極CB1のいずれも容量部PCとは重ならない。すなわち、隣接する第1副共通電極CBU1及び第1副共通電極CBB1の間には、1本の容量部PCが位置している。換言すると、第1副共通電極CBU1及び第1副共通電極CBB1は、容量部PCを挟んだ両側に配置されている。あるいは、容量部PCは、第1副共通電極CBU1と第1副共通電極CBB1との間に配置されている。このため、第1副共通電極CBB1、容量部PC、及び、第1副共通電極CBU1は、第2方向Yに沿ってこの順に配置されている。図6は、上記構成の液晶表示パネルLPNの動作を説明するための一画素PXの平面図である。すなわち、液晶層LQに電圧が印加されていない状態つまり画素電極PEと共通電極CEとの間に電位差あるいは電界が形成されていない無電界時OFF時には、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向及び第2配向膜AL2の第2配向処理方向を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、液晶分子LMの厳密な初期配向方向とは、OFF時の液晶分子LMの配向方向をX-Y平面に正射影した方向である。しかしながら、説明を簡略にするために、以下では、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向膜AL1の第1配向処理方向及び第2配向膜AL2の第2配向処理方向は、ともに第2方向Yと略平行な方向である。このようなOFF時においては、液晶分子LMは、図中の破線で示したように、その長軸が第2方向Yと略平行な方向に配向する。つまり、液晶分子LMの初期配向方向は、第2方向Yと平行である。第1配向膜AL1の第1配向処理方向及び第2配向膜AL2の第2配向処理方向が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向しているホモジニアス配向。また、第1配向膜AL1の第1配向処理方向及び第2配向膜AL2の第2配向処理方向が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部において略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。バックライト4からのバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって異なる。OFF時においては、液晶層LQを通過した光は、第2偏光板PL2によって吸収される黒表示。一方、画素電極PEと共通電極CEとの間に電位差が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。これにより、液晶分子LMは、図中の実線で示したように、その長軸が電界の向きと略平行となるように基板主面と略平行な平面内で回転する。図示した例では、画素電極PEは、その主画素電極PA及び容量部PCにより、一画素PXを概ね4つの領域開口部に分割している。すなわち、画素電極PEと第1副共通電極CBU1及び第2主共通電極CAL2との間の領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、電界に沿って図中の左上を向くように配向する。画素電極PEと第1副共通電極CBU1及び第2主共通電極CAR2との間の領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、電界に沿って図中の右上を向くように配向する。画素電極PEと第1副共通電極CBB1及び第2主共通電極CAL2との間の領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、電界に沿って図中の左下を向くように配向する。画素電極PEと第1副共通電極CBB1及び第2主共通電極CAR2との間の領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、電界に沿って図中の右下を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に横電界あるいは斜め電界が形成された状態では、液晶分子LMの配向方向が少なくとも4方向に分かれ、それぞれの配向方向でドメインが形成される。つまり、一画素PXには、少なくとも4つのドメインが形成される。このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶層LQに入射したバックライト光は、画素電極PEと共通電極CEとで区画された4つの領域開口部をそれぞれ通過した際に、その偏光状態が変化する。このようなON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。図7は、図6に示した液晶表示パネルLPNをA-A線で切断したときの断面図であり、ON時における液晶分子LMの配向状態を説明するための図である。ここに示した例では、液晶分子LMは、主として主画素電極PAと第2主共通電極CA2との間での電位差によって形成された電界によって配向制御されている。主画素電極PAを挟んで左側の領域では、主画素電極PAと第2主共通電極CAL2との間の電界により、液晶分子LMは、概ね図中の左側を向くように配向している。主画素電極PAを挟んで右側の領域では、主画素電極PAと第2主共通電極CAR2との間の電界により、液晶分子LMは、概ね図中の右側を向くように配向している。図8は、図6に示した液晶表示パネルLPNをB-B線で切断したときの断面図であり、ON時における液晶分子LMの配向状態を説明するための図である。ここに示した例では、液晶分子LMは、主として容量部PCと第1副共通電極CB1との間での電位差によって形成された電界によって配向制御されているが、もちろん、これらの液晶分子LMには、上記の主画素電極PAと第2主共通電極CA2との間の電界の他に、主画素電極PAと第1副共通電極CB1との間の電界、容量部PCと第2主共通電極CA2との間の電界も相互に作用している。容量部PCを挟んで画素の上側の領域では、容量部PCと第1副共通電極CBU1との間の電界により、液晶分子LMは、概ね図中の上側を向くように配向している。容量部PCを挟んで画素の下側の領域では、容量部PCと第1副共通電極CBB1との間の電界により、液晶分子LMは、概ね図中の下側を向くように配向している。このような第1構成例によれば、一画素内に少なくとも4つのドメインを形成することが可能となるため、少なくとも4方向での視野角を光学的に補償することができ、広視野角化が可能となる。したがって、高い透過率の表示を実現することができ、表示品位の良好な液晶表示装置を提供することが可能となる。また、一画素内において、画素電極PEと共通電極CEとで区画される少なくとも4つの開口部それぞれについて面積を略同一に設定することにより、各領域の透過率が略同等となり、それぞれの開口部を透過した光が互いに光学的に補償し合い、広い視野角範囲に亘って均一な表示を実現することが可能となる。さらに、共通電極CEの第1副共通電極CB1は、ゲート配線と対向するように配置されているため、ゲート配線からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線から液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。また、主画素電極PAと第1副共通電極CB1との間の領域や、容量部PCと第2主共通電極CA2との間の領域についても、それらの一部が表示に寄与する開口部となるため、透過率の向上に貢献できる。なお、第1副共通電極CB1の幅が広いほど、ゲート配線からの電界の遮蔽性能が向上するが、第1副共通電極CB1と画素電極PEとの間にも、表示に寄与する開口部が形成されるため、第1副共通電極CB1の幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、第1副共通電極CBU1及び第1副共通電極CBB1のそれぞれがゲート配線G1及びゲート配線G2の直上に配置され且つゲート配線G1及びゲート配線G2と略同等の幅を有する構成においては、高い透過率を維持しながら、ゲート配線からの電界の遮蔽性能を向上することが可能となる。また、この第1構成例によれば、第2主共通電極CAL2及び第2主共通電極CAR2は、それぞれソース配線S1及びソース配線S2と対向している。特に、第2主共通電極CAL2及び第2主共通電極CAR2がそれぞれソース配線S1及びソース配線S2の直上に配置されている場合には、第2主共通電極CAL2及び第2主共通電極CAR2がソース配線S1及びソース配線S2よりも主画素電極PA側に配置された場合と比較して、表示に寄与する開口部を拡大することができ、画素PXの透過率を向上することが可能となる。また、第2主共通電極CAL2及び第2主共通電極CAR2をそれぞれソース配線S1及びソース配線S2の直上に配置することによって、主画素電極PAと第2主共通電極CAL2及び第2主共通電極CAR2との間の距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるIPSモード等の利点である広視野角化も維持することが可能となる。なお、ON時には、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されないあるいは、液晶分子LMを駆動するのに十分な電界が形成されないため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、上記のように、画素電極PE及び共通電極CEが光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀などの導電材料を用いて形成しても良い。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、画素電極PEを挟んだ両側の共通電極CEとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。≪第2構成例≫図9は、本実施形態の第2構成例における液晶表示パネルLPNの一画素PXを対向基板CT側から見たときのアレイ基板ARの構造を概略的に示す平面図である。なお、一画素PXにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。また、図示を省略した対向基板の第2主共通電極CA2は、図中に破線で示している。第2構成例においては、図4に示した第1構成例の対向基板CTを適用可能である。この第2構成例では、共通電極CEは、主共通電極としてアレイ基板ARに備えられた第1主共通電極CA1及び対向基板CTに備えられた第2主共通電極CA2、及び、副共通電極としてアレイ基板ARに備えられた第1副共通電極CB1を有している。アレイ基板ARは、第1構成例と同様に、ゲート配線G1及びゲート配線G2と、補助容量線C1と、ソース配線S1及びソース配線S2と、画素電極PEと、を備えている。また、アレイ基板ARは、共通電極CEの一部として第1方向Xに沿って直線的に延出した帯状の第1副共通電極CB1と、第2方向Yに沿って直線的に延出した帯状の第1主共通電極CA1と、を備えている。第1副共通電極CB1及び第1主共通電極CA1は、例えば、画素電極PEと同様に、第2層間絶縁膜13の上に形成されている。共通電極CEにおいて、第1副共通電極CB1及び第1主共通電極CA1が画素電極PEとともに第2層間絶縁膜13の上に形成されている場合には、第1副共通電極CB1及び第1主共通電極CA1は、画素電極PEと同一材料例えば、ITOなどを用いて同一工程で形成可能である。このとき、第1副共通電極CB1及び第1主共通電極CA1は、画素電極PEとは電気的に絶縁されており、画素電極PEから離間している。なお、第1副共通電極CB1及び第1主共通電極CA1と画素電極PEとの間に他の層間絶縁膜が介在し、第1副共通電極CB1及び第1主共通電極CA1と画素電極PEとが異なる層に形成されても良い。この場合、第1副共通電極CB1及び第1主共通電極CA1は、画素電極PEとは異なる材料によって形成されても良いし、画素電極PEと同一材料によって形成されても良い。第1副共通電極CB1図示した第1副共通電極CBU1及び第1副共通電極CBB1は、第1構成例と同様に、それぞれアクティブエリア内においてはゲート配線と対向しながら直線的に延出している。また、この第1副共通電極CB1は、アクティブエリアの外側に引き出され、アレイ基板ARに形成された給電部と電気的に接続され、コモン電位が給電される。つまり、第1副共通電極CB1と上記の第2主共通電極CA2とは電気的に接続されている。また、第1主共通電極CA1は、それぞれアクティブエリア内においてソース配線と対向しながら直線的に延出している。但し、この第1主共通電極CA1は、補助容量線C1の直上で途切れている。このような第1主共通電極CA1は、第1副共通電極CB1と電気的に接続されている。図示した例では、第1主共通電極CA1及び第1副共通電極CB1は、一体的あるいは連続的に形成されている。また、図示した例では、第1主共通電極CA1は第1方向Xに沿って2本平行に並んでおり、以下では、これらを区別するために、図中の左側の第1主共通電極をCAL1と称し、図中の右側の第1主共通電極をCAR1と称する。第1主共通電極CAL1は、画素PXの左側端部に配置され、ソース配線S1と対向しているあるいは、第1主共通電極CAL1がソース配線S1の直上に配置されている。つまり、第1主共通電極CAL1は、当該画素PXとその左側に隣接する画素との境界に跨って配置されている。但し、この第1主共通電極CAL1は、補助容量線C1と交差するソース配線S1の交差部の上には配置されていない。第1主共通電極CAR1は、画素PXの右側端部に配置され、ソース配線S2と対向しているあるいは、第1主共通電極CAR1がソース配線S2の直上に配置されている。つまり、第1主共通電極CAR1は、当該画素PXとその右側に隣接する画素との境界に跨って配置されている。但し、この第1主共通電極CAR1は、補助容量線C1と交差するソース配線S2の交差部の上には配置されていない。これらの第1主共通電極CAL1とソース配線S1との間、及び、第1主共通電極CAR1とソース配線S2との間には、それぞれ第2層間絶縁膜13が介在している。第1主共通電極CAL1及び第1主共通電極CAR1のそれぞれがアクティブエリア内においてソース配線S1及びソース配線S2を覆う場合つまり、第1主共通電極CAL1がソース配線S1の直上に配置され、同様に、第1主共通電極CAR1がソース配線S2の直上に配置された場合には、第1主共通電極CAL1及び第1主共通電極CAR1の第1方向Xに沿った幅については、ソース配線S1及びソース配線S2の第1方向Xに沿った幅と同等以上である。また、図示した例では、破線で示したように、対向基板CTに備えられ共通電極CEを構成する第2主共通電極CAL2は、画素PXの左側端部に配置され、第1主共通電極CAL1に対向しているあるいは、第2主共通電極CAL2が第1主共通電極CAL1の直上に配置されている。また、同様に、第2主共通電極CAR2は、画素PXの右側端部に配置され、第1主共通電極CAR1に対向しているあるいは、第2主共通電極CAR2が第1主共通電極CAR1の直上に配置されている。もちろん、これらの第2主共通電極CAL2及び第2主共通電極CAR2は、いずれも補助容量線C1の直上で途切れることなく第2方向Yに沿って延出している。このような第2構成例によれば、上記の第1構成例と同様の効果が得られる。さらに、共通電極CEの第1主共通電極CA1は、ソース配線と対向するように配置されているため、ソース配線からの不所望な電界を遮蔽することが可能となる。このため、ソース配線から液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、クロストーク例えば、当該画素PXが黒を表示する画素電位に設定されている状態で、当該画素PXに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素PXの一部から光漏れが生じて輝度の上昇を招く現象などの表示不良の発生を抑制することが可能となる。したがって、表示品位のさらに良好な液晶表示装置を提供することができる。なお、第1主共通電極CA1の幅が広いほど、ソース配線からの電界の遮蔽性能が向上するが、第1主共通電極CA1と画素電極PEとの間には、主として表示に寄与する開口部が形成されるため、第1主共通電極CA1の幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、第1主共通電極CAL1及び第1主共通電極CAR1のそれぞれがソース配線S1及びソース配線S2の直上に配置され且つソース配線S1及びソース配線S2と略同等の幅を有する構成においては、高い透過率を維持しながら、ソース配線からの電界の遮蔽性能を向上することが可能となる。また、この第2構成例によれば、第1主共通電極CA1が画素電極PEと同一層上に形成されたとしても、補助容量線C1に対向する容量部PCは、補助容量線C1の直上で途切れた第1主共通電極CA1から離間しているため、画素電極PEと共通電極CEとのショートを抑制することが可能となる。なお、上記の第1構成例及び第2構成例は、補助容量線が画素の上端部及び下端部に配置されており、特に、ドット反転駆動で容量結合駆動を行う容量結合ドット反転駆動CCDI駆動を行う構成に好適である。すなわち、容量結合駆動CC駆動では、各画素の保持容量Csを通して、補助容量信号を画素電極PEに重畳することで所定の電圧に到達させるため、保持容量Csと画素容量とを略等しくする場合には、信号電圧振幅を略半減できる。CCDI駆動では、隣り合う画素PXの保持容量Csが互いに異なる補助容量線Cに接続され、隣り合う画素PXの保持容量Csに供給される補助容量電圧を互いに異なる極性とする。上述したゲートドライバGD、ソースドライバSD、コントローラを内蔵した駆動ICチップ2などは、このようなCCDI駆動を行うための駆動手段として機能し、アレイ基板ARに備えられている。このようなCCDI駆動を適用した構成によれば、消費電力を低減できるとともに表示品位の劣化を抑制することが可能となる。≪第3構成例≫図10は、本実施形態の第3構成例における液晶表示パネルLPNの一画素PXを対向基板CT側から見たときのアレイ基板ARの構造を概略的に示す平面図である。なお、一画素PXにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。また、図示を省略した対向基板の第2主共通電極CA2は、図中に破線で示している。第3構成例においては、図4に示した第1構成例の対向基板CTを適用可能である。この第3構成例では、共通電極CEは、主共通電極として対向基板CTに備えられた第2主共通電極CA2を有している。アレイ基板ARは、第1方向Xに沿って延出した補助容量線C1及び補助容量線C2と、補助容量線C1と補助容量線C2との間に配置され第1方向Xに沿って延出したゲート配線G1と、第2方向Yに沿って延出したソース配線S1及びソース配線S2と、画素電極PEと、を備えている。図示した例では、画素PXにおいて、ソース配線S1は左側端部に配置され厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置されている、ソース配線S2は右側端部に配置されている厳密には、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。また、画素PXにおいて、補助容量線C1は上側端部に配置され、ゲート配線G1は略画素中央部に配置されている。画素電極PEは、ソース配線S1とソース配線S2との間に配置されている。この画素電極PEは、図示を省略したスイッチング素子に電気的に接続されている。このような画素電極PEは、第2方向Yに沿って直線的に延出した帯状の主画素電極PA、第1方向Xに沿って直線的に延出した帯状の副画素電極PB、及び、第1方向Xに沿って直線的に延出した帯状の容量部PCを有している。これらの主画素電極PA、副画素電極PB、及び、容量部PCは、電気的に接続されている。図示した例では、主画素電極PA、副画素電極PB、及び、容量部PCは、一体的あるいは連続的に形成されている。つまり、主画素電極PA、副画素電極PB、及び、容量部PCは、第2層間絶縁膜13上に形成され、これらは同一材料を用いて同一工程で形成可能である。主画素電極PAは、隣接するソース配線S1及びソース配線S2のそれぞれの直上の位置よりも画素PXの内側に位置し、ソース配線S1とソース配線S2との間に配置されている。より具体的には、主画素電極PAは、ソース配線S1とソース配線S2との略中間の位置に配置されている。このような主画素電極PAは、画素PXの上側端部付近から下側端部付近まで延出している。副画素電極PBは、ゲート配線G1と対向しているあるいは、副画素電極PBがゲート配線G1の直上に配置されている。副画素電極PBとゲート配線G1との間には、絶縁膜として、第1層間絶縁膜12及び第2層間絶縁膜13が介在している。換言すると、副画素電極PBは、隣接する補助容量線C1及び補助容量線C2のそれぞれの直上の位置よりも画素PXの内側に位置し、補助容量線C1と補助容量線C2との間に配置されている。より具体的には、副画素電極PBは、略画素中央部に配置され、補助容量線C1と補助容量線C2との略中間の位置に配置されている。このような副画素電極PBは、主画素電極PAと交差しており、主画素電極PAからその両側、つまり、主画素電極PAの左側のソース配線S1及び主画素電極PAの右側のソース配線S2に向かってそれぞれ直線的に延出している。副画素電極PBが各画素PXにおいてゲート配線G1を覆う場合つまり、副画素電極PBがゲート配線G1の直上に配置された場合には、副画素電極PBの第2方向Yに沿った幅については、ゲート配線G1の第2方向Yに沿った幅と同等以上である。容量部PCは、補助容量線C1の直上に配置されている。容量部PCと補助容量線C1との間には、絶縁膜として、第1層間絶縁膜12及び第2層間絶縁膜13が介在している。より具体的には、容量部PCは、画素PXの上側端部に配置されている。このような容量部PCは、主画素電極PAの端部と繋がっており、主画素電極PAからその両側、つまり、主画素電極PAの左側のソース配線S1及び主画素電極PAの右側のソース配線S2に向かってそれぞれ直線的に延出している。このような構成においては、第2主共通電極CA2は、主画素電極PAを挟んだ両側に配置されている。つまり、主画素電極PAと第2主共通電極CA2とは、第1方向Xに沿って交互に配置されている。これらの主画素電極PAと第2主共通電極CA2とは、互いに略平行に配置されている。このとき、X-Y平面内において、第2主共通電極CA2のいずれも主画素電極PAとは重ならない。すなわち、隣接する第2主共通電極CAL2及び第2主共通電極CAR2の間には、1本の主画素電極PAが位置している。換言すると、第2主共通電極CAL2及び第2主共通電極CAR2は、主画素電極PAの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極PAは、第2主共通電極CAL2と第2主共通電極CAR2との間に配置されている。このため、第2主共通電極CAL2、主画素電極PA、及び、第2主共通電極CAR2は、第1方向Xに沿ってこの順に配置されている。第1方向Xに沿った第2主共通電極CAL2と主画素電極PAとの間隔は、第1方向Xに沿った第2主共通電極CAR2と主画素電極PAとの間隔と略同等である。このような第3構成例によれば、上記の第1構成例と同様の効果が得られる。さらに、画素電極PEの副画素電極PBは、ゲート配線と対向するように配置されているため、ゲート配線からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線から液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。なお、副画素電極PBの幅が広いほど、ゲート配線からの電界の遮蔽性能が向上するが、副画素電極PBの幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。このため、特に、副画素電極PBがゲート配線G1の直上に配置され且つゲート配線G1と略同等の幅を有する構成においては、高い透過率を維持しながら、ゲート配線からの電界の遮蔽性能を向上することが可能となる。また、アレイ基板ARには、画素電極PEと電気的な絶縁が必要となる共通電極は一切配置されていない。このため、保持容量の確保やゲート配線からの電界の遮蔽などの各種目的に応じた画素電極PEのレイアウトの自由度を向上することが可能となる。なお、この第3構成例は、ゲート配線が画素の上端部及び下端部に配置され、補助容量線が画素の中央部に配置されており、特に、容量結合駆動CC駆動を行う構成に好適である。すなわち、容量結合駆動CC駆動では、各画素の保持容量Csを通して、補助容量信号を画素電極PEに重畳することで所定の電圧に到達させるため、保持容量Csと画素容量とを略等しくする場合には、信号電圧振幅を略半減できる。上述したゲートドライバGD、ソースドライバSD、コントローラを内蔵した駆動ICチップ2などは、このようなCC駆動を行うための駆動手段として機能し、アレイ基板ARに備えられている。このようなCC駆動を適用した構成によれば、消費電力を低減できるとともに表示品位の劣化を抑制することが可能となる。次に、本実施形態の効果について検証した。図4乃至図8に示したような第1構成例、及び、図9に示したような第3構成例にそれぞれ対応する液晶表示パネルLPNを用意し、一画素あたりの透過率を測定した。なお、第1構成例と第3構成例とでは、画素電極PEの形状及び共通電極CEの形状が異なる以外は、電極幅や電極間距離、画素ピッチ、セルギャップ、液晶材料、配向膜材料、配向処理方向などすべて同一条件とした。第3構成例に対応する液晶表示パネルの透過率を1としたとき、第1構成例に対応する液晶表示パネルの透過率は1.1であった。以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。