金属製ベース基板と、このベース基板上に配置された半導体素子と、前記ベース基板上に配置され、表面に回路パターンを形成した誘電体基板と、前記半導体素子および前記誘電体基板を囲んで前記ベース基板上に設けた枠状の側壁と、前記側壁の一部に設けられた絶縁物からなる側壁部分と、前記ベース基板の面を基準にして、前記回路パターンよりも高い位置で前記側壁部分を貫通する帯状導体と、前記ベース基板の面を基準にして、前記誘電体基板側が低く前記帯状導体側が高くなる傾斜面を有し、かつその傾斜面に線路導体パターンを形成し、前記誘電体基板と前記帯状導体との間の前記ベース基板上に配置された絶縁ブロックと、この絶縁ブロックの傾斜面に形成された前記線路導体パターンを介して前記帯状導体と前記回路パターンとの間および前記回路パターンと前記半導体素子との間をそれぞれ接続するワイヤーとを具備したことを特徴とする半導体装置。前記絶縁ブロックを前記ベース基板上に設けた金属ブロック上に設けた請求項1に記載の半導体装置。従来の半導体装置は高出力化に伴い、たとえばパッケージの側壁部分を貫通する帯状導体に対し、大きな電流が流れても断線しない高い電流溶断容量が求められている。高い電流溶断容量を実現する1つの方法として、たとえば帯状導体の厚さを厚くする方法がある。しかし、帯状導体を厚くすると、次のような問題がある。側壁部分を貫通する帯状導体は、たとえばその上下に側壁部分を構成する絶縁物、たとえばセラミック部材を配置し、上下のセラミック部材の接合により気密に封止されている。したがって、帯状導体が厚くなると、上下のセラミック部材の接合が困難になり、帯状導体が貫通する部分の気密性が低下し、半導体素子などを封止するパッケージ内の空間の気密性を維持できなくなる。そのため帯状導体の厚さには限界がある。高い電流溶断容量を実現するもう1つの方法として、たとえば帯状導体のパターン幅を広げる方法がある。パターン幅を広げた場合、所望のインピーダンスを保つために、帯状導体とベース基板との間に挟まれた側壁部分、たとえばセラミックの厚さを厚くする必要がある。セラミックを厚くすると、たとえば入力側あるいは出力側の整合回路などを構成する回路パターンと帯状導体との高低差が大きくなる。その結果、回路パターンと帯状導体との間を接続するワイヤーが上下方向に長くなり、たとえば放射損が増大する。本発明は、上記した欠点を解決し、回路間の高低差を小さくし、放射損などを少なくした半導体装置を提供することを目的とする。本発明の半導体装置は、金属製ベース基板と、このベース基板上に配置された半導体素子と、前記ベース基板上に配置され、表面に回路パターンを形成した誘電体基板と、前記半導体素子および前記誘電体基板を囲んで前記ベース基板上に設けた枠状の側壁と、前記側壁の一部に設けられた絶縁物からなる側壁部分と、前記ベース基板の面を基準にして、前記回路パターンよりも高い位置で前記側壁部分を貫通する帯状導体と、前記ベース基板の面を基準にして、前記誘電体基板側が低く前記帯状導体側が高くなる傾斜面を有し、かつその傾斜面に線路導体パターンを形成し、前記誘電体基板と前記帯状導体との間の前記ベース基板上に配置された絶縁ブロックと、この絶縁ブロックの傾斜面に形成された前記線路導体パターンを介して前記帯状導体と前記回路パターンとの間および前記回路パターンと前記半導体素子との間をそれぞれ接続するワイヤーとを具備したことを特徴とする。本発明は、ベース基板の面を基準にして、誘電体基板側が低く帯状導体側が高くなる傾斜面を有し、かつその傾斜面に線路導体パターンを形成した絶縁ブロックを、誘電体基板と帯状導体との間のベース基板上に配置している。そして、絶縁ブロックの傾斜面に形成された線路導体パターンを介して帯状導体と回路パターンとの間をワイヤーで接続している。したがって、高い電流溶断容量を得るために帯状導体の幅を広げ、これに伴い、ベース基板および帯状導体間の側壁部分が厚くなっても、ワイヤーで接続する回路間の高低差が小さく、放射損の少ない半導体装置を実現できる。本発明の実施形態について、GaAsFETを用いた半導体装置を例にとり図1を参照して説明する。金属製ベース基板10上に電力増幅用などの半導体素子11、たとえばGaAsFETが配置されている。半導体素子11の図示左側に位置する入力側に第1誘電体基板12が配置され、半導体素子11の図示右側に位置する出力側に、第2誘電体基板13が配置されている。第1誘電体基板12上には、たとえば入力側整合回路などを構成する回路パターン12aが形成され、第2誘電体基板13上には、たとえば出力側整合回路などを構成する回路パターン13aが形成されている。第1誘電体基板12の図示左側には、第1誘電体基板12よりも厚い第3誘電体基板14が配置され、第2誘電体基板13の図示右側には、第2誘電体基板13よりも厚い第4誘電体基板15が配置されている。第3誘電体基板14上および第4誘電体基板15上には回路パターン、たとえばマイクロストリップ線路を構成する線路導体14a、15aが形成されている。また、半導体素子11および第1誘電体基板12、第2誘電体基板13、第3誘電体基板14、第4誘電体基板15などを囲んで、ベース基板10上にたとえば矩形枠状の側壁16が所定高さに形成されている。側壁16は、たとえば一部を除いて多くの部分が金属で形成され、また、上部の矩形状開口はたとえば金属製の蓋17で封止されている。側壁16の図示左側に位置する入力側側壁部分16aおよび側壁16の図示右側に位置する出力側側壁部分16bは絶縁物で形成されている。そして、ベース基板10のたとえば中央領域、たとえば半導体素子11などを配置した領域の平坦な面Sを基準にして、線路導体14aや線路導体15aよりも高い位置で、入力用帯状導体18aおよび出力用帯状導体18bがそれぞれ、入力側側壁部分16aおよび出力側側壁部分16bを貫通している。入力用帯状導体18aには入力用リード線19aが接続され、出力用帯状導体18bには出力用リード線19bが接続されている。また、入力用帯状導体18aと線路導体14aとの間、および、線路導体14aと回路パターン12aとの間、回路パターン12aと半導体素子11との間、半導体素子11と回路パターン13aとの間、回路パターン13aと線路導体15bとの間、線路導体15bと出力用帯状導体18bとの間は、それぞれワイヤーWで接続されている。上記した構成において、入力用帯状導体18aから入力する入力信号は、線路導体14aおよび回路パターン12aなどを経て半導体素子11で増幅される。増幅された入力信号は、回路パターン13aおよび線路導体15b、出力用帯状導体18bなどを経て出力される。上記した構成によれば、第1誘電体基板12と入力側側壁部分16aとの間に第3誘電体基板14を配置している。また、第2誘電体基板12と出力側側壁部分16bとの間に第4誘電体基板15を配置している。そして、ベース基板10の面Sを基準にして、第3誘電体基板14上の線路導体14aの高さが、第1誘電体基板12上の第1回路パターン12aよりも高く、側壁16を貫通する帯状導体18aよりも低くなっている。同様に、第4誘電体基板15上の線路導体15aの高さが、第2誘電体基板13上の第2回路パターン13aよりも高く、側壁16を貫通する帯状導体18bよりも低くなっている。したがって、高い電流溶断容量を得るために帯状導体18a、18bの幅を広げ、帯状導体18a、18bとベース基板10間の側壁16を厚くし、帯状導体18a、18bの貫通部分の高さが高くなっても、ワイヤーで接続する回路間の高低差が小さくなる。その結果、ワイヤーで接続する回路間のインピーダンス変化が抑えられ、また、放射損の少ない半導体装置が得られる。上記の実施形態は、ワイヤーで接続する回路間の高低差を小さくするために、たとえば第1誘電体基板12と入力側側壁部分16aとの間に1つの誘電体基板14を配置している。しかし、ワイヤーで接続する回路間の高低差をさらに小さくするために、高さの相違する複数の誘電体基板を配置することもできる。次に、本発明の他の実施形態について図2を参照して説明する。本発明の半導体装置は、たとえば半導体素子を中心にして左右が対称の構造になっている。したがって、図2はその出力側部分を抜き出した図で、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。この実施形態は、第4誘電体基板15と帯状導体18bとの間に、ベース基板10の面Sを基準にして、その表面が帯状導体18bの高さと同じになる厚さの誘電体基板21を配置し、その表面に線路導体21aを設けている。たとえば帯状導体18bが側壁16を貫通する部分の近傍、たとえば側壁16の外側や内側、あるいは貫通部分では、側壁16の有無など帯状導体18b周辺の構造が相違している。そのため、インピーダンスが変化しやすく、安定した信号の伝送が困難になっている。図2の構成によれば、たとえば帯状導体18bと同じ高さに線路導体21aを設けた誘電体基板21を帯状導体18bに隣接して配置している。したがって、インピーダンスが変化しやすい帯状導体18bの近傍では、ワイヤーで接続する回路間の高低差がなくなり、伝送する信号の乱れを小さくできる。次に、本発明の他の実施形態について、出力側部分を抜き出した図3を参照して説明する。図3は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。この実施形態は、第2誘電体基板13上に設けた回路パターン13aと帯状導体18bとの間、たとえば第2誘電体基板13上の端部に絶縁ブロック31を配置している。絶縁ブロック31には、貫通穴を設けたVIAホール31aが形成され、また、VIAホール31aを囲むその側面などに導電層31bが形成されている。また、絶縁ブロック31の図示上面に、VIAホール31aに接続する導電パターン31cが形成され、この導電パターン31cと帯状導体18bとの間がワイヤーWで接続されている。絶縁ブロック31の高さは、たとえば導電パターン31cと帯状導体18bとの間に高低差がないように、帯状導体18bの貫通部分と同じにしている。しかし、絶縁ブロック31の高さを低くし、導電パターン31cの位置を帯状導体18bの貫通部分よりも低くすることもできる。上記した構成によれば、帯状導体18bおよび回路パターン13a間を絶縁ブロック31に設けたVIAホール31aで接続し、VIAホール31aを囲んで導電層31bを形成している。したがって、VIAホール31a部分での放射損を少なくできる。また、VIAホール31aの形状、たとえば貫通穴の径などを変えることにより、VIAホール31a部分のインピーダンスを適宜調整することもできる。次に、本発明の他の実施形態について、出力側部分を抜き出した図4を参照して説明する。図4は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。この実施形態は、ベース基板10周辺のたとえばその一部に、中央領域の面Sよりも低い段差面41を設けている。そして、段差面41上に側壁16を形成し、たとえば回路パターン13aと帯状導体18bの高さを同じにしている。この構成の場合も、段差面41上に側壁16を形成することによって、ワイヤーWで接続する回路間の高低差を小さくでき、上記した実施形態と同様の効果が得られる。次に、本発明の他の実施形態について、出力側部分を抜き出した図5を参照して説明する。図5は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。この実施形態は、第2誘電体基板13と帯状導体18bとの間のベース基板10上に、ベース基板10の面Sを基準にして、第2誘電体基板13側が低く帯状導体18b側が高くなる傾斜面Fを有する金属ブロック51を設け、この金属ブロック51の傾斜面Fに第2誘電体基板52を設け、さらに第2誘電体基板52上に第2回路パターン53、たとえば線路導体を形成している。上記した構成の場合も、金属ブロック51上に形成した回路パターン53が帯状導体18b側から第2誘電体基板13に向かって徐々に低くなっている。そのため、ワイヤーWで接続する回路間の高低差が小さくなり、上記した実施形態と同様の効果が得られる。金属ブロック51はベース基板10の表面を加工して形成してよく、別に形成した金属ブロック51をベース基板10上に接合してもよい。次に、本発明の他の実施形態について、出力側部分を抜き出した図6を参照して説明する。図6は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。この実施形態は、第2誘電体基板13と帯状導体18bとの間のベース基板10上に、ベース基板10の面Sを基準にして、第2誘電体基板13側が低く、帯状導体18b側が高くなる傾斜面Gを有する絶縁ブロック61を配置している。そして、絶縁ブロック61の傾斜面Gに回路パターン62、たとえば線路導体を形成している。この場合も、ワイヤーWで接続する回路間の高低差が小さくなり、上記した実施形態と同様の効果が得られる。