半導体チップの多チップアセンブリを形成する方法であって、半導体基板101上の第1のはんだパッド192のアレイに接合する第1のはんだボール250のアレイを介して、前記半導体基板101を暫定基板901に接合することによって、積層基板アセンブリを形成することと、前記積層基板アセンブリをダイシングして複数の積層暫定構造を形成することであって、前記複数の積層暫定構造の各々が、前記半導体基板101の部分である第1の半導体チップ100および前記暫定基板901の部分であるハンドル部分900を含む、ことと、前記複数の積層暫定構造間で積層暫定構造に第2の半導体チップ200を接合することであって、前記積層暫定構造における前記第1の半導体チップ100上に位置する第2のはんだパッド142のアレイおよび前記第2の半導体チップ200上に位置する第3のはんだパッド242のアレイに第2のはんだボール150のアレイを接合する、ことと、前記積層暫定構造から前記ハンドル部分900を取り外して積層半導体チップ構造400を形成することと、前記積層半導体チップ構造400を含む少なくとも1つの積層半導体チップ構造をパッケージング基板300に接合することによって半導体チップの多チップアセンブリを形成することと、を含む、方法。前記積層半導体チップ構造400が、上方から下方に、前記第2の半導体チップ200、前記第3のはんだパッド242のアレイ、前記第2のはんだボール150のアレイ、前記第2のはんだパッド142のアレイ、第1の半導体チップ100、前記第1のはんだパッド192のアレイの部分、および前記第1のはんだボール250のアレイの部分を含む、請求項1に記載の方法。前記積層半導体チップ構造400が、前記第1のはんだボール250の前記アレイの部分を介して前記パッケージング基板300に接合される、請求項1に記載の方法。前記パッケージング基板300の表面上にパッケージ側接合パッド292のアレイを形成することを更に含み、前記積層半導体チップ構造400が、前記パッケージ側接合パッド292のアレイおよび前記積層半導体チップ構造400における前記第1の半導体チップ100上の前記第1のはんだパッド192のアレイの部分に接合する前記第1のはんだボール250のアレイの部分を介して、前記パッケージング基板300に接合される、請求項3に記載の方法。前記パッケージング基板300に別の積層半導体チップ構造を接合することを更に含み、前記積層半導体チップ構造400が、上方から下方に、前記第2の半導体チップ200、前記第3のはんだパッド242のアレイ、前記第2のはんだボール150のアレイ、前記第2のはんだパッド142のアレイ、前記第1の半導体チップ100、前記第1のはんだパッド192のアレイの部分、および前記第1のはんだボール250のアレイの部分を含み、前記別の積層半導体チップ構造が、上方から下方に、別の第2の半導体チップ、別の第3のはんだパッドのアレイ、別の第2のはんだボールのアレイ、別の第2のはんだパッドのアレイ、別の第1の半導体チップ、前記第1のはんだパッドのアレイの別の部分、および前記第1のはんだボールのアレイの別の部分を含む、請求項3に記載の方法。前記半導体基板101が金属相互接続構造層および半導体層110の積層を含み、前記第1のはんだパッド192のアレイが前記金属相互接続構造層の外面上に直接形成されている、請求項1に記載の方法。前記暫定基板901が前記半導体基板101に接合されている間であって前記ダイシングの前に前記半導体基板101を薄くすることを更に含む、請求項1に記載の方法。前記第2のはんだパッド142のアレイが、前記薄くすることの後であって前記ダイシングの前に、薄くした半導体層の表面上に形成される、請求項7に記載の方法。前記暫定基板901に対する前記半導体基板101の前記接合の前に、前記半導体基板101の半導体層において導電性スタッド111のアレイを形成することを更に含み、前記導電性スタッド111の前記アレイが、少なくとも前記半導体層110と金属相互接続構造層との間の界面から前記半導体層110内のある深さまで延在する、請求項1に記載の方法。前記暫定基板901が前記半導体基板101に接合されている間であって前記ダイシングの前に前記半導体基板101を薄くすることを更に含み、前記導電性スタッド111の前記アレイが、前記薄くすることの後に少なくとも前記界面から前記半導体層110の露出面まで延在する基板貫通バイアTSV112のアレイを構成する、請求項9に記載の方法。前記第2のはんだパッド142の前記アレイが、前記薄くすることの後に前記半導体層110の前記露出面上に直接形成される、請求項10に記載の方法。前記半導体基板101が第1の半導体層110および第1の金属相互接続構造層の積層を含み、前記第2の半導体チップ200が第2の半導体層210および第2の金属相互接続層の積層を含み、前記第1のはんだパッド192の前記アレイが前記第1の金属相互接続構造層の上に直接形成され、前記第3のはんだパッド242の前記アレイが前記第2の金属相互接続構造層の上に直接形成される、請求項1に記載の方法。前記第2のはんだパッド142の前記アレイが、前記第1の半導体層110の表面上に直接形成され、前記第1の金属相互接続構造層に接触しない、請求項12に記載の方法。前記第1の半導体層110が少なくとも1つの第1の半導体デバイス120を含み、前記第2の半導体層210が少なくとも1つの第2の半導体デバイス220を含む、請求項12に記載の方法。前記暫定基板901が半導体デバイスを含まない、請求項14に記載の方法。前記積層暫定構造内の前記第1の半導体チップ100およびハンドル部分が、相互に一致する水平方向の断面形状を有する、請求項1に記載の方法。前記第1のはんだボール250の前記アレイが第1のはんだ材料から成り、前記第2のはんだボール150の前記アレイが第2のはんだ材料から成り、前記第1のはんだ材料が前記第2のはんだ材料よりもリフロー温度が低い、請求項1に記載の方法。前記暫定基板901上にはんだパッド992のアレイを形成することを更に含み、前記第1のはんだボール250のアレイにおける各第1のはんだボールについて、前記はんだパッド992のアレイのはんだパッドとの接触面積が、前記第1のはんだパッド192のアレイの第1のはんだパッドとの接触面積よりも小さい、請求項1に記載の方法。前記第1の半導体チップ100と前記第2の半導体チップ200との間に第1の誘電アンダーフィル層152を形成することと、前記第1の半導体チップ100と前記パッケージング基板300との間に第2の誘電アンダーフィル層252を形成することと、を更に含む、請求項1に記載の方法。前記パッケージング基板300がセラミックパッケージング基板またはラミネートパッケージング基板であり、前記第1の半導体チップ100がプロセッサチップであり、前記第2の半導体チップ200がスタティックランダムアクセスメモリSRAMチップ、ダイナミックランダムアクセスメモリDRAMチップ、または不揮発性メモリチップである、請求項1に記載の方法。半導体チップを薄くすることは、薄くした半導体チップを処理するための機能によって制限される。これは、厚さが200ミクロン未満である極めて薄い半導体基板または半導体チップが破損しやすいからである。厚さが100ミクロン未満の半導体チップでは、壊れやすいために、破壊による著しい歩留まりの損失を生じることなく通常の機械処理機器によって処理することができない。それにもかかわらず、厚さが100ミクロン未満の半導体チップは、基板貫通バイアTSV:through-substrateviaの抵抗および容量の双方を低減することで、著しい性能上の利点を提供する。更に、半導体チップにおけるTSVの長さが縮小すると、TSVのエレクトロマイグレーション耐性が高まる。TSVは短い方がエレクトロマイグレーションを生じにくいからである。このため、処理の難しさにもかかわらず、多チップ積層半導体構造において半導体チップを薄くすることは高性能のために有利である。本発明の一実施形態において、本明細書において介在チップと称する薄い半導体チップおよびパッケージング基板上の別の半導体チップの積層を取り付けるための方法が提供される。この方法では、薄い半導体チップの処理中に著しい歩留まりの損失がなく、介在チップの裏側が他の半導体チップの前側に接合される。第1の基板は、第1の金属相互接続構造および半導体基板を含み、導電性スタッドのアレイが埋め込まれている。第1の金属相互接続構造の前面上に、はんだパッドの第1のアレイおよび低いリフロー温度を有する第1のはんだボールのアレイを形成する。第1のはんだボールのアレイをリフローすることによって、はんだパッドのアレイを有する暫定基板を第1の基板に接合する。半導体基板の裏側を除去し、基板貫通バイアTSVのアレイとなる導電性スタッドのアレイを露出させることによって、第1の基板を薄くする。薄くすることの後に半導体基板の裏側面に第2のはんだパッドの第2のアレイを形成する。暫定基板を用いて機械的支持を与えて、第1の基板および暫定基板のアセンブリをダイシングして複数の積層暫定構造を形成し、その各々は第1の半導体チップおよびハンドル部分のアセンブリを含む。第2のはんだパッドの第2のアレイの上に第2のはんだボールのアレイを形成し、第2のはんだボールのアレイを介して積層暫定構造に第2の半導体チップを接合して、第2の半導体チップの前側を第1の半導体チップの裏側に対向させる。第2のはんだボールのアレイは第1のはんだボールのアレイよりも高いリフロー温度を有する。第1のはんだボールのアレイを高温でリフローすることによって各アセンブリからハンドル部分を除去するが、第2のはんだボールのアレイはこの温度ではリフローしない。続いて、第1のはんだボールのアレイを用いてアセンブリをパッケージング基板上に搭載する。本発明の一実施形態によれば、半導体チップの多チップアセンブリを形成する方法が提供される。この方法は、半導体基板上の第1のはんだパッドのアレイに接合する第1のはんだボールのアレイを介して半導体基板を暫定基板に接合することによって、積層基板アセンブリを形成することと、積層基板アセンブリをダイシングして複数の積層暫定構造を形成することであって、複数の積層暫定構造の各々が、半導体基板の部分である第1の半導体チップおよび暫定基板の部分であるハンドル部分を含む、ことと、複数の積層暫定構造間で積層暫定構造に第2の半導体チップを接合することであって、積層暫定構造における第1の半導体チップ上に位置する第2のはんだパッドのアレイおよび第2の半導体チップ上に位置する第3のはんだパッドのアレイに第2のはんだボールのアレイを接合する、ことと、積層暫定構造からハンドル部分を取り外して積層半導体チップ構造を形成することと、積層半導体チップ構造を含む少なくとも1つの積層半導体チップ構造をパッケージング基板に接合することによって半導体チップの多チップアセンブリを形成することと、を含む。上述のように、本発明は半導体構造を製造する方法に関し、具体的には、別のチップとの表裏接合を有する薄い介在チップを含む多チップ積層半導体構造を形成する方法に関する。これについて添付図面を用いてこれより詳細に説明する。本明細書において用いる場合、本発明またはその好適な実施形態の要素を紹介する場合、1つのa、1つのan、そのthe、およびsaid前記は、その要素の1つ以上が存在することを意味することが意図される。図面全体を通して、同一の参照番号または記号を用いて同様のまたは同等の要素を示す。本発明の主題を不必要に曖昧にする既知の機能および構成については、明確さのために詳細な説明を省略する。図面は必ずしも一定の縮尺に従って描かれているわけではない。図1を参照すると、本発明の一実施形態による第1の例示的な構造は半導体基板101を含む。半導体基板101は、下方から上方に第1の半導体層110および第1の金属相互接続層の積層を含む。第1の半導体層110は、少なくとも第1の金属相互接続構造層と接触する上部に、半導体材料を含む。半導体材料の例は、限定ではないが、シリコン、ゲルマニウム、シリコン-ゲルマニウム合金、シリコン炭素合金、シリコン-ゲルマニウム-炭素合金、ガリウムヒ素、インジウムヒ素、リン化インジウム、III-V族化合物半導体材料、II-VI族化合物半導体材料、有機半導体材料、および他の化合物半導体材料を含む。好ましくは、第1の半導体層110の少なくとも上部は単結晶である。すなわち、第1の半導体層110の上部内において原子は単結晶格子にエピタキシャル整合している。第1の半導体層110は、バルク半導体基板、絶縁体上半導体SOI:semiconductor-on-insulator基板、またはハイブリッド基板とすることができる。例えば、第1の半導体層110は単結晶シリコンバルク基板または単結晶シリコンSOI基板とすることができる。好ましくは、提供されたような第1の半導体層110は充分に厚いので、歩留まりに悪影響を与えることなく機械的処理を可能とする、すなわち機械的処理の間の破損は防止される。一実施形態において、第1の半導体層110は500ミクロンから1000ミクロンの初期厚を有するが、本明細書ではこれよりも小さい厚さおよび大きい厚さも想定される。第1の半導体層110の上部は固有の応力を有する場合がある。第1の半導体層110の上または内部あるいはその両方に、少なくとも1つの第1の半導体デバイス120が形成されている。少なくとも1つの第1の半導体デバイス120は、電界効果トランジスタ、バイポーラトランジスタ、スタティックランダムアクセスメモリSRAMセルまたは埋め込みダイナミックランダムアクセスメモリeDRAMセル等のメモリセル、コンデンサ、抵抗、インダクタ、バラクタ、電気ヒューズ、電気光学半導体デバイス、または他のいずれかの半導体デバイスあるいはそれら全てを含むことができる。一実施形態において、少なくとも1つの第1の半導体デバイス120は複数のプロセッサチップを形成する。例えば、第1の半導体層110の前側すなわち少なくとも1つの半導体デバイス120が形成されている側にトレンチのアレイをエッチングすることによって、第1の半導体層110内に導電性スタッド111のアレイが形成されている。トレンチの深さは、第1の半導体層110の厚さ未満とすることができ、または第1の半導体層110の厚さと同じとすることができる。好ましくは、トレンチの深さは第1の半導体層110の厚さ未満である。例えば、トレンチの深さは30ミクロンから300ミクロンとすることができるが、これよりも小さい深さおよび大きい深さも用いることができる。トレンチの断面形状は、多角形、円形、楕円形、またはそれらの要素の組合せとすることができる。トレンチの横方向の寸法、例えば直径は、0.5ミクロンから10ミクロンとすることができるが、これより小さい寸法および大きい寸法も使用可能である。トレンチの側壁に誘電ライナ図示せずを形成し、トレンチ内に導電材料を堆積して、導電性スタッド111のアレイを形成する。各導電性スタッド111は、ドーピングした半導体材料、金属材料、またはそれらの組み合わせを含むことができる。導電性スタッドのいくつかが少なくとも1つの第1の半導体デバイス120のいくつかと接触して、それらの間に導電経路が存在するようにすることができる。少なくとも1つの半導体デバイス120に近接した第1の半導体層110の表面上に、第1の金属相互接続構造層が形成されている。少なくとも1つの第1の半導体デバイス120は、第1の金属相互接続構造層に接触しない第1の半導体層110の表面すなわち第1の半導体層110の下面よりも第1の金属相互接続構造層に近い。第1の金属相互接続構造層は、少なくとも1つの第1の誘電材料層130およびこれに埋め込まれた少なくとも1つの第1の金属相互接続構造132を含む。少なくとも1つの第1の金属相互接続構造132は、第1の金属相互接続構造層内の少なくとも1つの導電経路を介して、少なくとも1つの第1の半導体デバイス120間に電気的接続を与える。更に、少なくとも1つの第1の金属相互接続構造132は、少なくとも1つの第1の誘電層130の最も外側の表面上の複数の位置まで複数の導電接続を与える。少なくとも1つの第1の金属相互接続構造132のいくつかは、導電性スタッド111のいくつかと直接接触することができる。少なくとも1つの第1の誘電材料層130は、誘電率kが3.6から3.9までである酸化物ベースの誘電材料、または、誘電率kが3.0以下、好ましくは2.8以下、更に好ましくは2.5以下である低k誘電材料を含むことができる。酸化物ベースの誘電材料の例は、限定ではないが、ドーピングしていないシリケートガラスUSG、フルオロシリケートガラスFSG、ホウリン珪酸ガラスBPSG、およびリン珪酸ガラスPSGを含む。低k誘電材料は、スピンオン低k誘電材料またはCVD低k誘電材料すなわち化学気相堆積CVDにより堆積された低k誘電材料とすることができる。CVD低k誘電材料の組成および堆積方法は、当技術分野では周知である。例えば、CVD低k誘電材料は、共有結合3次元ネットワークにSi、C、O、およびHの原子を含む水素添加酸化シリコン炭素材料SiCOHのマトリックスを含有するSiCOH誘電体とすることができる。スピンオン低k誘電材料およびCVD低k誘電材料は双方とも多孔性とすることができ、この場合、少なくとも1つの第1の誘電材料層130の誘電率が低くなる。少なくとも1つの第1の誘電材料層130は、酸化物ベースの従来の誘電材料、スピンオン低k誘電材料、およびCVD低k誘電材料の少なくとも2つの積層を含むことができる。少なくとも1つの第1の金属相互接続構造132の各々は、Al、W、およびCu等の金属材料を含む。少なくとも1つの金属相互接続構造132の各々は、導電金属ラインおよび導電金属バイアのセットを含むことができる。少なくとも1つの第1の誘電材料層130内において、導電金属ラインは水平方向の電気的接続を提供し、導電金属バイアは垂直方向の電気的接続を提供する。続いて、少なくとも1つの第1の誘電材料層130の最も外側の表面上の複数の位置に、第1のはんだパッド192の第1のアレイが形成されている。これらの複数の位置は、少なくとも1つの第1の金属相互接続構造132の露出部分を含む。第1のはんだパッド192のアレイは、第1の金属相互接続構造層130、132の外側表面上に直接形成されている。第1のはんだパッド192の第1のアレイは、少なくとも1つの金属材料層を堆積しリソグラフィでパターニングすることによって形成することができる。第1のはんだパッド192は、方形、矩形、多角形、円形、楕円形、またはそれらの要素の組み合わせを有することができる。各第1のはんだパッド192の横方向の寸法は約80ミクロンから200ミクロンとすることができる。第1のはんだパッドのアレイのピッチは100ミクロンから300ミクロンとすることができるが、これより小さいピッチおよび大きいピッチも用いることができる。一実施形態においては、少なくとも1つの金属層の上部は、比較的高温でリフローする材料を含む。例えば、少なくとも1つの金属材料層の上部は、重量で約90のPbおよび10のSnを含みリフロー温度が約300°Cである高鉛はんだを含むことができる。少なくとも1つの金属材料層をパターニングした後、第1のはんだパッド192の各々は、少なくとも1つの金属層と同じ組成を有する材料積層を含む。別の実施形態においては、少なくとも1つの金属材料層は、濡れ性の外側表面すなわちリフロー時にはんだ材料で濡れることができる表面を含む。例えば、少なくとも1つの金属材料は、濡れ性のCu表面を有するCu層、Cuおよび濡れ性のNi表面を有するNi層の積層、Cu層、Ni層、および濡れ性のAu表面を有するAu層の積層、または濡れ性の材料表面を有する他のいずれかの材料積層とすることができる。少なくとも1つの金属材料層をパターニングして第1のはんだパッド192を形成すると、第1のはんだパッド192の各々の露出表面は、濡れ性の表面すなわちリフロー時にはんだ材料が濡れる表面を含む。少なくとも1つの金属層における濡れ性の材料層の厚さは約25nmから100nmとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。その後、第1のはんだパッド192の第1のアレイにおける各第1のはんだパッド192の直接上に、第1のはんだボール250のアレイを配置する。第1のはんだボール250のアレイは、比較的低いリフロー温度を有する第1のはんだ材料で構成されている。例えば、第1のはんだボール250のアレイは、183°Cから205°Cまでの範囲の低いリフロー温度を有する共晶Sn/Pbはんだ材料で構成することができる。各第1のはんだボール250は、実質的に球形とすることができ、60ミクロンから150ミクロンまでの直径を有することができるが、これよりも小さい直径および大きい直径も使用可能である。図2を参照すると、半導体材料、誘電材料、導電材料、またはそれらのいずれかの組み合わせを含むことができる暫定基板temporarysubstrate901が設けられている。暫定基板901の水平方向の範囲は、好ましくは半導体基板101の水平方向の範囲と同一である。例えば、半導体基板101が300mmの直径を有する円形の基板である場合、暫定基板は少なくとも300mmの直径を有する円形の基板とすることができる。暫定基板901は、処理中に充分な機械的強度を与えるのに充分な剛性を有する。典型的に、暫定基板901の厚さは少なくとも500ミクロンであり、好ましくは800ミクロン以上である。好ましくは、暫定基板901は、以降のダイシングステップ中に容易に切断することができる材料を含む。暫定基板901は、第1の例示的な構造の最終構造に含まれない使い捨ての構造である。このため、暫定基板901は典型的に半導体デバイスを含まない。例えば、暫定基板901は半導体デバイスを含まないシリコン基板とすることができる。暫定基板901上にはんだパッド992のアレイが形成されている。一実施形態において、はんだパッド992の外側表面は比較的低温でリフローする材料を含む。例えば、はんだパッド992の外側表面は、183°Cから205°Cまでの範囲のリフロー温度を有する共晶はんだ材料を含むことができる。別の実施形態では、暫定基板901上の各はんだパッド992の面積は第1のはんだパッド192の面積よりも小さい。例えば、各はんだパッド992の横方向の寸法は10ミクロンから60ミクロンとすることができるが、これよりも小さい面積および大きい面積も使用可能である。この場合、はんだパッド992の外側表面は、濡れ性の表面すなわちはんだ材料によって濡れることができる表面である。少なくとも1つの金属層における濡れ性の材料層の厚さは約25nmから100nmとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。暫定基板901を半導体基板101に接合して、第1のはんだボール250のアレイを介した積層基板アセンブリを形成する。この接合は、第1のはんだボール250のアレイと第1のはんだパッド192の第1のアレイとの間で接合を実現するために充分に高い温度で第1のはんだボール250のアレイのはんだ材料をリフローすることによって行われる。第1のはんだボール250のアレイとはんだパッド992のアレイとの間の接合は、183°Cから205°Cの範囲のリフロー温度で実行することができる。一実施形態においては、第1のはんだボール250のアレイにおける各第1のはんだボール250について、はんだパッド992との接触面積は、第1のはんだパッド192との対応する接触面積よりも小さい。典型的に、第1のはんだボール250とはんだパッド992との界面におけるはんだ材料がリフローする温度またはその温度未満のいずれかの温度において、第1のはんだボール250のアレイは、暫定基板901よりも半導体基板101に対して強い接合を提供する。図3を参照すると、例えば、研磨、研削、エッチング、またはそれらのいずれかの組み合わせによって第1の半導体層110を薄くすることによって、第1の半導体基板101の裏側が除去されている。第1の半導体層110を薄くすることは、暫定基板901が半導体基板101に接合されている間に行うので、薄くするために用いた処理ステップ中に暫定基板901が機械的支持を与える。場合によっては、暫定基板901が与える機械的支持は、最適な処理結果を与えるために不可欠である場合がある。一実施形態では、暫定基板901が与える機械的支持によって、著しい歩留まりの損失なしに、暫定基板901が存在しない場合には不可能である厚さまで半導体基板101を薄くすることができる。例えば、暫定基板901をハンドル基板として用いることで、半導体基板101は研磨によって20ミクロンと80ミクロンとの間の厚さまで薄くすることができる。好ましくは、第1の半導体層110を薄くすることは、少なくとも導電性スタッド111のアレイの下面が第1の半導体層110の下側すなわち薄くした表面において露出するまで行う。この場合、導電性スタッド111のアレイにおける各導電性スタッド111は、少なくとも第1の半導体層110と第1の金属相互接続構造層130、132との間の界面から第1の半導体層110の露出した下面まで延在する。導電性スタッド111のアレイは、少なくとも界面から第1の半導体層110の露出表面まで延在する基板貫通バイアTSV112のアレイを構成する。薄くした後の第1の半導体層110の厚さは、TSVの垂直方向の長さに応じて異なり、30から300ミクロンまでとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。第1の半導体層110の下面の直接上に、第2のはんだパッド142の第2のアレイが形成されている。第2のはんだパッド142の第2のアレイは、第1の半導体層110の裏側に少なくとも1つの金属材料層を堆積しリソグラフィでパターニングすることによって形成することができる。第2のはんだパッド142は、方形、矩形、多角形、円形、楕円形、またはそれらの要素のいずれかの組み合わせを有することができる。各第2のはんだパッド142の横方向の寸法は、約40ミクロンから200ミクロンとすることができる。第2のはんだパッド142の第2のアレイのピッチは、50ミクロンから300ミクロンとすることができるが、これよりも小さいピッチおよび大きいピッチも使用可能である。一実施形態において、第2のはんだパッド142のアレイのピッチは、第1のはんだパッド192のアレイのピッチの分数とすることができる。換言すると、第1のはんだパッド192のアレイのピッチを第2のはんだパッド142のアレイのピッチの倍数として、第1のはんだパッド192よりも多くの第2のはんだパッド142を設けるようにする。第1の半導体層110の下側に第2のはんだパッド142の第2のアレイが形成されているので、第2のはんだパッド142の第2のアレイは第1の金属相互接続構造層130、132に接触しない。第2のはんだパッド142の第2のアレイは、TSV112のアレイに直接接触する。第2のはんだパッド142の第2のアレイは、Cu、Ni、またはAu、またははんだ材料によって接合することができる別の材料の露出表面を有する金属バンプ構造である。図4を参照すると、半導体基板101および暫定基板901を含む積層基板アセンブリをダイシングして複数の積層暫定構造が形成されている。積層暫定構造の各々は、半導体基板101の部分である第1の半導体チップ100と、暫定基板901の部分であるハンドル部分900と、を含む。各第1の半導体チップ100は、第1のはんだボール250のアレイによってハンドル部分900に接合されている。暫定基板901は、ダイシングプロセス中に積層基板アセンブリに対して機械的支持を与える。ダイシングの箇所は典型的に第1の半導体チップの各々の縁部に対応し、これらはダイシングの前に一括して半導体基板101に埋め込まれている。ダイシングの間に垂直方向に積層基板アセンブリを切断するので、同一の積層暫定構造内の第1の半導体チップ100およびハンドル部分900は、垂直方向で見ると同一の形状および大きさを有する。換言すると、積層暫定構造内の第1の半導体チップ100およびハンドル部分900は、相互に一致する水平方向の断面形状を有する。典型的に、積層暫定構造の断面形状は矩形または方形である。一実施形態では、第1の半導体チップ100はプロセッサチップである。図5を参照すると、第2の半導体層210および第2の金属相互接続構造層の積層を含む第2の半導体チップ200が提供されている。第2の半導体層210は、半導体基板101における第1の半導体層110の上部のために使用可能ないずれかの半導体材料を含むことができる。第2の半導体層210は、バルク半導体基板、絶縁体上半導体SOI基板、またはハイブリッド基板とすることができる。例えば、第2の半導体層210は、単結晶シリコンバルク基板または単結晶シリコンSOI基板とすることができる。好ましくは、提供されたような第2の半導体層210は充分に厚いので、歩留まりに悪影響を与えることなく機械的処理を可能とする。一実施形態において、第2の半導体層210の厚さは500ミクロンから1000であるが、本明細書ではこれよりも小さい厚さおよび大きい厚さも想定される。第2の半導体層210の上または内部あるいはその両方に、少なくとも1つの第2の半導体デバイス220が形成されている。少なくとも1つの第2の半導体デバイス220は、電界効果トランジスタ、バイポーラトランジスタ、スタティックランダムアクセスメモリSRAMセルまたは埋め込みダイナミックランダムアクセスメモリeDRAMセル等のメモリセル、コンデンサ、抵抗、インダクタ、バラクタ、電気ヒューズ、電気光学半導体デバイス、または他のいずれかの半導体デバイスあるいはそれら全てを含むことができる。一実施形態において、少なくとも1つの第2の半導体デバイス220は、スタティックランダムアクセスメモリSRAMチップ、ダイナミックランダムアクセスメモリDRAMチップ、または不揮発性メモリチップを形成する。任意に、第2の半導体層210内に導電性スタッドの別のアレイ図示せずを提供して、第2の半導体チップ200上に追加の半導体チップの接合を可能とすることができる。少なくとも1つの第2の半導体デバイス220に近接した第2の半導体層210の表面上に、第2の金属相互接続構造層が形成されている。少なくとも1つの第2の半導体デバイス220は、第2の金属相互接続構造層に接触しない第2の半導体層210の表面よりも第2の金属相互接続構造層に近い。第2の金属相互接続構造層は、少なくとも1つの第2の誘電材料層230およびこれに埋め込まれた少なくとも1つの第2の金属相互接続構造232を含む。少なくとも1つの第2の金属相互接続構造232は、第2の金属相互接続構造層内の少なくとも1つの導電経路を介して、少なくとも1つの第2の半導体デバイス220間に電気的接続を与える。更に、少なくとも2つの第1の金属相互接続構造232は、少なくとも1つの第2の誘電層230の最も外側の表面上の複数の位置まで複数の導電接続を与える。少なくとも1つの第2の誘電材料層230は、半導体基板101における少なくとも1つの第1の誘電材料層130のために使用可能ないずれかの誘電材料を含むことができる。少なくとも1つの第2の金属相互接続構造232の各々は、Al、W、およびCu等の金属材料を含む。少なくとも1つの金属相互接続構造232の各々は、導電金属ラインおよび導電金属バイアのセットを含むことができる。少なくとも1つの第2の誘電材料層230内において、導電金属ラインは水平方向の電気的接続を提供し、導電金属バイアは垂直方向の電気的接続を提供する。続いて、少なくとも1つの第2の誘電材料層230の最も外側の表面上の複数の位置に、第3のはんだパッド242の第3のアレイが形成されている。複数の位置は、少なくとも1つの第2の金属相互接続構造232の露出部分を含む。第3のはんだパッド242の第3のアレイは、第2の金属相互接続構造層230、232の外側表面上に直接形成されている。第3のはんだパッド242の第3のアレイは、少なくとも1つの金属材料層を堆積しリソグラフィでパターニングすることによって形成することができる。各第3のはんだパッド242の横方向の寸法は、約40ミクロンから200ミクロンとすることができる。第3のはんだパッド242のアレイのピッチは、50ミクロンから300ミクロンとすることができるが、これより小さいピッチおよび大きいピッチも用いることができる。第3のはんだパッド242のアレイのピッチは、第2のはんだパッド142の第2のアレイのピッチと一致する。一実施形態においては、第3のはんだパッド242の第3のアレイの露出表面は、リフローする材料を含まない。別の実施形態では、第3のはんだパッド242の第3のアレイの露出表面は、中程度の範囲のリフロー温度、すなわち225°Cから260°Cまでのリフロー温度でリフローする材料を含む。第2の半導体チップ200は、第2のはんだボール150のアレイを介して積層暫定構造に接合する。この接合を実行するため、第2のはんだパッド142と第3のはんだパッド242との間に第2のはんだボール150が配置されている。第2のはんだボール150のアレイは、第1のはんだ材料よりも高いリフロー温度を有する第2のはんだ材料で構成されている。例えば、第2のはんだボール150のアレイは、225°Cから260°Cまでのリフロー温度を有する高鉛含有Sn/Pbはんだ材料で構成することができる。各第2のはんだボール150は実質的に球形とすることができ、30ミクロンから100ミクロンまでの直径を有することができるが、これよりも小さい直径および大きい直径も使用可能である。第2のはんだボール150のアレイは、積層暫定構造における第1の半導体チップ100上に位置する第2のはんだパッド142の第2のアレイおよび第2の半導体チップ200上に位置する第3のはんだパッド242の第3のアレイに接合されている。図6を参照すると、積層暫定構造からハンドル部分900が取り外されて積層半導体チップ構造400が形成されている。積層半導体チップは、上方から下方へ、第2の半導体チップ200、第3のはんだパッド242の第3のアレイ、第2のはんだボール150のアレイ、第2のはんだパッド142の第2のアレイ、第1の半導体チップ100、第1のはんだパッド192の第1のアレイの部分、および第1のはんだボール250のアレイの部分を含む。ハンドル部分900の取り外しは、例えば、第1のはんだボール250のアレイを第1のはんだパッド192の第1のアレイに取り付けたままの状態で、第1のはんだボール250のアレイを部分的にリフローし、第1のはんだボール250のアレイからはんだパッド992のアレイを物理的に取り外すのに充分なせん断力を加えることによって実行可能である。第1のはんだボール250のアレイの部分的なリフローは、例えば第1のはんだボール250における第1のはんだ材料のリフロー温度またはこれよりわずかに低い温度まで第1のはんだボール250のアレイの温度を上昇させることによって実行可能である。例えば、第1のはんだ材料に共晶Sn/Pbを用いている場合、部分的リフローの温度は183°Cから205°Cの範囲とすることができる。本発明は、半導体基板110とハンドル部分900との間に接合強度の差を与えて、半導体基板110がハンドル部分900よりも第1のはんだボール250の第1のアレイに対して強く接合されるようにするいずれかのスキームを用いて実施可能である。例えば、第1のはんだボール250とはんだパッド992との間の界面におけるはんだ材料がリフローする温度では、第1のはんだボール250のアレイと第1のはんだパッド192の第1のアレイとの間の接合強度は、第1のはんだボール250のアレイとはんだパッド992のアレイとの間の接合強度よりも大きい。接合強度の差を与えることは、第1のはんだパッド192の第1のアレイの表面上およびはんだパッド992のアレイの表面上における異なるリフロー温度を有する異なる濡れ性の材料によって、第1のはんだパッド192およびはんだパッド992の異なるサイズによって、またはこれら2つの要因の組み合わせによって実現可能である。セラミックパッケージング基板またはラミネートパッケージング基板とすることができるパッケージング基板を提供する。パッケージング基板300の一方側に、パッケージ側接合パッド292のアレイが形成されている。次いで、図1の半導体基板101上に位置する第1のはんだボール250のアレイのサブセットである、第1の半導体チップ100上に位置する第1のはんだボール250のアレイを介して、パッケージング基板300に積層半導体チップ構造400を接合する。パッケージング基板300に対する積層半導体チップ構造400の接合は、第1のはんだボール250の温度を第1のはんだ材料のリフロー温度まで上昇させることによって実行可能である。続いて、第1の誘電アンダーフィル層152を形成して、第1の半導体チップ100と第2の半導体チップ200との間の空間を充填する。第2の誘電アンダーフィル層252を形成して、第1の半導体チップ100とパッケージング基板300との間の空間を充填する。第1の誘電アンダーフィル層152および第2の誘電アンダーフィル層252は、第1の半導体チップ100および第2の半導体チップ200を密閉して、水分または汚染あるいはその両方の侵入からの保護を与える。第1の半導体チップ100、第2の半導体チップ200、およびパッケージング基板300を含む第1の例示的な構造は、半導体チップの多チップアセンブリである。図7を参照すると、パッケージング基板300に複数の積層半導体チップ400を取り付けることによって本発明の第2の実施形態による第2の例示的な構造が形成されている。各積層半導体チップ構造400は、上方から下方に、第2の半導体チップ200、第3のはんだパッド242の第3のアレイ、第2のはんだボール150のアレイ、第2のはんだパッド142の第2のアレイ、第1の半導体チップ100、第1のはんだパッド192のアレイの部分、第1のはんだボール250のアレイの部分を含む。本発明について、その好適な実施形態を参照して具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく形態および詳細において前述およびその他の変更を実施可能であることは、当業者には理解されよう。従って、本発明は説明し図示した厳密な形態および詳細に限定されるのではなく、添付の特許請求の範囲の範囲内に該当するものであることが意図される。