"第1の方向に延在する第1のスクライブ領域、該第1のスクライブ領域と交差する第2の方向に延在する第2のスクライブ領域、及び前記第1及び第2のスクライブ領域で囲まれた複数の半導体チップ形成領域を有する半導体基板と、TEGTestElementGroupと、前記TEGと電気的に接続されたTEG用パッドと、を有し、前記第1のスクライブ領域の幅を前記TEG用パッドの幅よりも広くして、前記第1のスクライブ領域に前記TEG用パッドを配置すると共に、前記第2のスクライブ領域の幅を前記TEG用パッドの幅よりも狭くしたことを特徴とする半導体装置。前記第2のスクライブ領域の幅は、前記半導体基板をダイシング可能な最小の幅であることを特徴とする請求項1記載の半導体装置。前記TEGを、前記第1のスクライブ領域に配置したことを特徴とする請求項1または2記載の半導体装置。前記TEGを、前記第2のスクライブ領域に配置したことを特徴とする請求項1または2記載の半導体装置。前記第1のスクライブ領域に、他のTEG用パッドを配置したことを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。前記第1のスクライブ領域または前記第2のスクライブ領域に、前記他のTEG用パッドと電気的に接続された他のTEGを設けたことを特徴とする請求項5記載の半導体装置。ところで、近年のウェハテスト用プローブカードの製作技術の向上やワイヤボンディング技術の向上により、TEG用パッドのサイズ及び配設ピッチは縮小傾向にある。一方、半導体ウェハの第1及び第2のスクライブ領域を切断して、半導体ウェハに形成された複数の半導体チップを個片化する技術半導体ウェハを切断する技術は、TEG用パッドのサイズ及び配設ピッチの縮小の速度よりも急速に進化しており、半導体ウェハの切断に必要な幅は、TEG用パッドの幅よりも小さい。このため、第1及び第2のスクライブ領域の幅を半導体ウェハの切断に必要な最小の幅にした場合、第1及び第2のスクライブ領域からTEG用パッドがはみ出るため、第1及び第2のスクライブ領域にTEG用パッドを配置することができない。図4は、従来の問題点を説明するための平面図である。このため、従来、図4に示すように、第1及び第2のスクライブ領域102,103の幅E1,E2をTEG用パッド105の幅E3よりも大きくする必要があった。これにより、1枚の半導体ウェハ101から取得可能な半導体チップの数が減少してしまうという問題があった。なお、図4では、第1及び第2のスクライブ領域102,103に形成され、かつTEG用パッド105と電気的に接続されたTEGの図示を省略している。本発明の一観点によれば、第1の方向に延在する第1のスクライブ領域、該第1のスクライブ領域と交差する第2の方向に延在する第2のスクライブ領域、及び前記第1及び第2のスクライブ領域で囲まれた複数の半導体チップ形成領域を有する半導体基板と、TEGTestElementGroupと、前記TEGと電気的に接続されたTEG用パッドと、を有し、前記第1のスクライブ領域の幅を前記TEG用パッドの幅よりも広くして、前記第1のスクライブ領域に前記TEG用パッドを配置すると共に、前記第2のスクライブ領域の幅を前記TEG用パッドの幅よりも狭くしたことを特徴とする半導体装置が提供される。本発明の半導体装置によれば、第1のスクライブ領域の幅をTEG用パッドの幅よりも広くして、第1のスクライブ領域にTEG用パッドを配置すると共に、第2のスクライブ領域の幅をTEG用パッドの幅よりも狭くすることにより、第2のスクライブ領域の幅を第1のスクライブ領域と同じ幅にした場合と比較して、半導体基板を占有する第2のスクライブ領域の面積を減少させることが可能となる。これにより、1枚の半導体基板に、より多くの半導体チップ形成領域を配置することが可能となるため、1枚の半導体基板から取得可能な半導体チップの数を増加させることができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置に設けられた半導体基板の概略を示す平面図である。図1に示すX方向は、半導体基板10の横方向第2の方向を示しており、図1に示すY方向は、半導体基板10の縦方向第1の方向を示している。図1を参照するに、半導体基板10は、円形状とされており、Y方向に延在する複数の第1のスクライブ領域11と、第1のスクライブ領域11と交差図1の場合、直交するX方向に延在する複数の第2のスクライブ領域12と、第1及び第2のスクライブ領域11,12で囲まれた複数の半導体チップ形成領域13と、を有する。半導体チップ形成領域13は、後述する図2に示すように、半導体集積回路16デバイスが形成される領域であると共に、個片化されることで半導チップとなる領域である。なお、第1及び第2のスクライブ領域11,12の幅については、後述図2において詳述する。図2は、本発明の第1の実施の形態に係る半導体装置の概略を示す平面図である。図2では、図1に示す領域Aに対応する半導体基板10に形成された半導体装置15を示す。また、図2において、図1に示す半導体基板10と同一構成部分には、同一符号を付す。図2を参照するに、第1の実施の形態の半導体装置15は、半導体基板10と、半導体チップ形成領域13に形成された半導体集積回路16と、TEGTestElementGroup18と、TEG用パッド21~24と、を有する。図2を参照するに、第1のスクライブ領域11の幅W1は、TEG用パッド21~24の幅W3よりも広くなるように構成されている。第2のスクライブ領域12の幅W2は、TEG用パッド21~24の幅W3よりも狭くなるように構成されている。第2のスクライブ領域12の幅W2は、半導体基板10をダイシング可能な最小の幅にするとよい。このように、第2のスクライブ領域12の幅W2を、半導体基板10をダイシング可能な最小の幅にすることにより、半導体基板10を占有する第2のスクライブ領域12の面積を最小にすることができる。TEG18は、第1のスクライブ領域11に配置されている。TEG18としては、例えば、ゲート用端子、ソース用端子、ドレイン用端子、及びボディ用端子を有したNMOSNegative-channelMetalOxideSemiconductorを用いることができる。TEG用パッド21~24は、第1のスクライブ領域11に配置されている。TEG18がNMOSの場合、例えば、TEG用パッド21をゲート用端子と接続されるゲート用パッド、TEG用パッド22をソース用端子と接続されるソース用パッド、TEG用パッド23をドレイン用端子と接続されるドレイン用パッド、TEG用パッド24をボディ用端子と接続されるボディ用パッドとして、それぞれ用いることができる。第1の実施の形態の半導体装置によれば、第1のスクライブ領域11の幅W1をTEG用パッド21~24の幅W3よりも広くして、第1のスクライブ領域11にTEG18及びTEG用パッド21~24を配置すると共に、第2のスクライブ領域12の幅W2をTEG用パッド21~24の幅W3よりも狭くすることにより、第2のスクライブ領域12の幅W2と第1のスクライブ領域11の幅W1とを同じにした場合と比較して、半導体基板10を占有する第2のスクライブ領域12の面積を減少させることが可能となる。これにより、1枚の半導体基板10に、より多くの半導体チップ形成領域13を配置することが可能となるため、1枚の半導体基板10から取得可能な半導体チップの数を増加させることができる。なお、第1の実施の形態の半導体装置15では、第1のスクライブ領域11を半導体基板10の縦方向Y方向に配置し、第2のスクライブ領域12を半導体基板10の横方向X方向に配置した場合を例に挙げて説明したが、第1のスクライブ領域11を半導体基板10の横方向X方向に配置し、第2のスクライブ領域12を半導体基板10の縦方向Y方向に配置してもよい。第2の実施の形態図3は、本発明の第2の実施の形態に係る半導体装置の概略を示す平面図である。図3において、図2に示す第1の実施の形態の半導体装置15と同一構成部分には同一符号を付す。図3を参照するに、第2の実施の形態の半導体基板30は、半導体基板10と、半導体集積回路16と、TEG18,31と、TEG用パッド21~24,32,33と、を有する。言い換えれば、第2の実施の形態の半導体装置30は、第1の実施の形態の半導体装置15に設けられたTEG18を第2のスクライブ領域12に配置し、かつTEG31他のTEG及びTEG用パッド32,33他のTEG用パッドを設けた以外は、第1の実施の形態の半導体装置15と同様に構成される。TEG31は、第1のスクライブ領域11に設けられている。TEG31としては、例えば、EMElectromigration特性評価用のパターンや、トランジスタ特性評価用のパターンを用いることができる。TEG用パッド32,33は、第1のスクライブ領域11に設けられており、TEG31と電気的に接続されている。TEG用パッド32,33の幅W4は、TEG用パッド21~24の幅W3と略等しい。第2の実施の形態の半導体装置によれば、第1のスクライブ領域11の幅W1をTEG用パッド21~24,32,33の幅W3,W4よりも広くして、第1のスクライブ領域11にTEG31及びTEG用パッド21~24,32,33を配置すると共に、第2のスクライブ領域12の幅W2をTEG用パッド21~24の幅W3よりも狭くし、第2のスクライブ領域12にTEG18を配置することにより、第2のスクライブ領域12を有効活用することが可能となる。これにより、1枚の半導体基板10から取得可能な半導体チップの数を増加させた上で、第1のスクラブ領域11に、より多くのTEG用パッド32,33を配置することができる。なお、第2の実施の形態の半導体装置30では、TEG31を第1のスクライブ領域11に配置した場合を例に挙げて説明したが、TEG31を第2のスクライブ領域12に配置してもよい。また、第2の実施の形態の半導体装置30において、第1のスクライブ領域11にTEG18を配置すると共に、第2のスクライブ領域12にTEG31を配置してもよい。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"