"ブロック単位の画像データに、データ量を低減させる可逆圧縮を施す圧縮手段と、前記可逆圧縮が可能か否かを判定する判定手段と、前記判定手段によって可逆圧縮が可能と判定された場合、前記可逆圧縮後のデータを圧縮データとして記憶部に記憶させ、前記判定手段によって可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データを前記記憶部に記憶させる記憶制御を行う記憶制御手段と、を備えるデータ記憶制御装置。前記圧縮手段には、原画像データを分割して得られる前記ブロック単位の画像データが順次に入力され、前記圧縮手段は、順次に入力されるブロック単位の各画像データそれぞれに前記可逆圧縮を施し、前記判定手段は、前記各画像データについて前記可逆圧縮が可能か否かを判定し、前記記憶制御手段は、前記判定手段による前記各画像データについての判定結果に基づいて、前記各画像データについて前記記憶制御を行う請求項1に記載のデータ記憶制御装置。前記記憶制御手段は、前記判定手段によって可逆圧縮が可能と判定された場合、前記圧縮データを前記記憶部内の第1記憶領域に記憶させ、前記判定手段によって可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データのうち、前記圧縮データのデータ量と等しいデータ量の画像データを一部データとして前記第1記憶領域に記憶させ、前記ブロック単位の画像データのうち、前記一部データ以外の残りのデータを前記記憶部内の第2記憶領域に記憶させる前記記憶制御を行う請求項2に記載のデータ記憶制御装置。前記記憶制御手段は、前記第1記憶領域に記憶される前記圧縮データおよび前記一部データの格納先を示す各アドレスが、等間隔刻みとなるように前記圧縮データおよび前記一部データを記憶させる請求項3に記載のデータ記憶制御装置。前記判定手段の判定結果に基づいて、可逆圧縮が可能であったか否かを示す圧縮判定フラグを生成するフラグ生成手段、をさらに備え、前記記憶制御手段は、前記圧縮判定フラグを前記記憶部に記憶させる請求項1から請求項4のいずれかに記載のデータ記憶制御装置。前記圧縮手段は、ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出し、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する請求項1から請求項5のいずれかに記載のデータ記憶制御装置。前記圧縮手段は、ブロック画像の角に位置する1の画素を基準画素とし、当該基準画素と同一行に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像を構成する画素の列ごとに、各列に存在する各画素について、隣接画素間の画素値の差を算出し、前記基準画素の画素値を保持しつつ、算出された隣接画素間の画素値の差をそれぞれ、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する請求項1から請求項5のいずれかに記載のデータ記憶制御装置。前記圧縮手段は、ブロック画像の角に位置する1の画素を基準画素とし、当該基準画素と同一列に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像を構成する画素の行ごとに、各行に存在する各画素について、隣接画素間の画素値の差を算出し、前記基準画素の画素値を保持しつつ、算出された隣接画素間の画素値の差をそれぞれ、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する請求項1から請求項5のいずれかに記載のデータ記憶制御装置。前記判定手段は、前記各通常画素における画素値の差を、前記少ないビット数で全て表現できる場合、前記可逆圧縮が可能と判断する請求項6から請求項8のいずれかに記載のデータ記憶制御装置。請求項1から請求項9のいずれかに記載のデータ記憶制御装置と、当該データ記憶制御装置と電気的に接続された前記記憶部と、が同一チップ内に搭載されたデータ記憶装置。ブロック単位の画像データの可逆圧縮が可能であったときに記憶される前記ブロック単位の画像データの圧縮データ、および前記可逆圧縮が不可能であったときに記憶される前記ブロック単位の画像データのうちのどちらか一方と、前記可逆圧縮が可能であったか否かを示す圧縮判定フラグとを記憶データとして記憶する記憶部から前記記憶データを読出可能なデータ読出制御装置であって、前記記憶データを読み出す読出手段と、前記記憶データに含まれる前記圧縮データを伸張可能な伸張手段と、前記可逆圧縮が可能であったことを示す圧縮判定フラグが前記記憶データに含まれている場合、前記伸張後のデータを出力し、前記可逆圧縮が不可能であったことを示す圧縮判定フラグが前記記憶データに含まれている場合、前記記憶データに含まれる前記ブロック単位の画像データを出力する選択手段と、を備えるデータ読出制御装置。aブロック単位の画像データにデータ量を低減させる可逆圧縮を施す工程と、b前記可逆圧縮が可能か否かを判定する工程と、c前記b工程において可逆圧縮が可能と判定された場合、前記可逆圧縮後のデータを圧縮データとして記憶部に記憶させ、前記b工程において可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データを前記記憶部に記憶させる工程と、を備えるデータ記憶方法。請求項1から請求項5のいずれかに記載のデータ記憶制御装置の前記圧縮手段に用いられる圧縮回路であって、ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する算出手段と、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する変換手段と、を備える圧縮回路。請求項1から請求項5のいずれかに記載のデータ記憶制御装置の前記圧縮手段において実行される圧縮方法であって、aブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する工程と、b前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する工程と、を備える圧縮方法。N画素×M画素N、Mは自然数の原画像の画像データを圧縮する圧縮回路であって、前記原画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する算出手段と、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する変換手段と、を備える圧縮回路。N画素×M画素N、Mは自然数の原画像の画像データを圧縮する方法であって、a前記原画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する工程と、b前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する工程と、を備える圧縮方法。可逆圧縮では、データ劣化のないロスレスデータを生成することが可能であるが、必ずしもデータ量の削減にはならず、逆にデータ量が増える場合もある。そこで、本発明は、データ劣化のないロスレスデータを生成しつつ、データ量を低減できる可能性の高い技術を提供することを目的とする。本発明に係るデータ記憶制御装置の第1の態様は、ブロック単位の画像データにデータ量を低減させる可逆圧縮を施す圧縮手段と、前記可逆圧縮が可能か否かを判定する判定手段と、前記判定手段によって可逆圧縮が可能と判定された場合、前記可逆圧縮後のデータを圧縮データとして記憶部に記憶させ、前記判定手段によって可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データを前記記憶部に記憶させる記憶制御を行う記憶制御手段とを備える。また、本発明に係るデータ記憶制御装置の第2の態様は、上記第1の態様であって、前記圧縮手段には、原画像データを分割して得られる前記ブロック単位の画像データが順次に入力され、前記圧縮手段は、順次に入力されるブロック単位の各画像データそれぞれに前記可逆圧縮を施し、前記判定手段は、前記各画像データについて前記可逆圧縮が可能か否かを判定し、前記記憶制御手段は、前記判定手段による前記各画像データについての判定結果に基づいて、前記各画像データについて前記記憶制御を行う。また、本発明に係るデータ記憶制御装置の第3の態様は、上記第2の態様であって、前記記憶制御手段は、前記判定手段によって可逆圧縮が可能と判定された場合、前記圧縮データを前記記憶部内の第1記憶領域に記憶させ、前記判定手段によって可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データのうち、前記圧縮データのデータ量と等しいデータ量の画像データを一部データとして前記第1記憶領域に記憶させ、前記ブロック単位の画像データのうち、前記一部データ以外の残りのデータを前記記憶部内の第2記憶領域に記憶させる前記記憶制御を行う。また、本発明に係るデータ記憶制御装置の第4の態様は、上記第3の態様であって、前記記憶制御手段は、前記第1記憶領域に記憶される前記圧縮データおよび前記一部データの格納先を示す各アドレスが、等間隔刻みとなるように前記圧縮データおよび前記一部データを記憶させる。また、本発明に係るデータ記憶制御装置の第5の態様は、上記第1の態様から上記第4の態様のいずれかであって、前記判定手段の判定結果に基づいて、可逆圧縮が可能であったか否かを示す圧縮判定フラグを生成するフラグ生成手段をさらに備え、前記記憶制御手段は、前記圧縮判定フラグを前記記憶部に記憶させる。また、本発明に係るデータ記憶制御装置の第6の態様は、上記第1の態様から上記第5の態様のいずれかであって、前記圧縮手段は、ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出し、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する。また、本発明に係るデータ記憶制御装置の第7の態様は、上記第1の態様から上記第5の態様のいずれかであって、前記圧縮手段は、ブロック画像の角に位置する1の画素を基準画素とし、当該基準画素と同一行に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像を構成する画素の列ごとに、各列に存在する各画素について、隣接画素間の画素値の差を算出し、前記基準画素の画素値を保持しつつ、算出された隣接画素間の画素値の差をそれぞれ、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する。また、本発明に係るデータ記憶制御装置の第8の態様は、上記第1の態様から上記第5の態様のいずれかであって、前記圧縮手段は、ブロック画像の角に位置する1の画素を基準画素とし、当該基準画素と同一列に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像を構成する画素の行ごとに、各行に存在する各画素について、隣接画素間の画素値の差を算出し、前記基準画素の画素値を保持しつつ、算出された隣接画素間の画素値の差をそれぞれ、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する。また、本発明に係るデータ記憶制御装置の第9の態様は、上記第6の態様から上記第8の態様のいずれかであって、前記判定手段は、前記各通常画素における画素値の差を、前記少ないビット数で全て表現できる場合、前記可逆圧縮が可能と判断する。また、本発明に係るデータ記憶装置は、上記第1の態様から上記第9の態様のいずれかのデータ記憶制御装置と、当該データ記憶制御装置と電気的に接続された前記記憶部とが同一チップ内に搭載される。また、本発明に係るデータ読出制御装置は、ブロック単位の画像データの可逆圧縮が可能であったときに記憶される前記ブロック単位の画像データの圧縮データ、および前記可逆圧縮が不可能であったときに記憶される前記ブロック単位の画像データのうちのどちらか一方と、前記可逆圧縮が可能であったか否かを示す圧縮判定フラグとを記憶データとして記憶する記憶部から前記記憶データを読出可能であって、前記記憶データを読み出す読出手段と、前記記憶データに含まれる前記圧縮データを伸張可能な伸張手段と、前記可逆圧縮が可能であったことを示す圧縮判定フラグが前記記憶データに含まれている場合、前記伸張後のデータを出力し、前記可逆圧縮が不可能であったことを示す圧縮判定フラグが前記記憶データに含まれている場合、前記記憶データに含まれる前記ブロック単位の画像データを出力する選択手段とを備える。また、本発明に係るデータ記憶方法は、aブロック単位の画像データにデータ量を低減させる可逆圧縮を施す工程と、b前記可逆圧縮が可能か否かを判定する工程と、c前記b工程において可逆圧縮が可能と判定された場合、前記可逆圧縮後のデータを圧縮データとして記憶部に記憶させ、前記b工程において可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データを前記記憶部に記憶させる工程とを備える。また、本発明に係る圧縮回路は、上記第1の態様から上記第5の態様のいずれかのデータ記憶制御装置の前記圧縮手段に用いられる圧縮回路であって、ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する算出手段と、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する変換手段とを備える。また、本発明に係る圧縮方法は、上記第1の態様から上記第5の態様のいずれかのデータ記憶制御装置の前記圧縮手段において実行される圧縮方法であって、aブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する工程と、b前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する工程とを備える。また、本発明に係る圧縮回路は、N画素×M画素N、Mは自然数の原画像の画像データを圧縮する圧縮回路であって、前記原画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する算出手段と、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する変換手段とを備える。また、本発明に係る圧縮方法は、N画素×M画素N、Mは自然数の原画像の画像データを圧縮する方法であって、a前記原画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する工程と、b前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する。本発明によれば、データ劣化のないロスレスデータを生成しつつ、データ量を低減できる可能性が高くなる。以下、実施形態について図面を参照して説明する。<1.実施形態>[1-1.概要]図1は、本実施形態に係るデータ記憶制御装置1の動作概要を示す図である。図1に示されるように、データ記憶制御装置1には、画像GA全体を複数のブロックに分割して得られるブロック単位の画像データブロック画像データとも称するMBが順次に入力される。データ記憶制御装置1は、順次に入力される原画像データとしてのブロック画像データMBに対して、所定の可逆圧縮を順次に施す。当該所定の可逆圧縮は、データ量を確実に低減することができる処理であるが、圧縮対象となるブロック画像データMBによっては、可逆圧縮できない場合がある。そこで、データ記憶制御装置1は、可逆圧縮が可能か否か、すなわち可逆圧縮後のデータからブロック画像データMBを復元できるか否かを判定し、判定結果に応じて、記憶部5に記憶させるデータを制御する。具体的には、可逆圧縮が可能であった場合、データ記憶制御装置1は、可逆圧縮後の圧縮データCPを出力し、記憶部5に記憶させる。一方、可逆圧縮が不可能であった場合、データ記憶制御装置1は、可逆圧縮前のブロック画像データMBを出力し、記憶部5に記憶させる。このように、データ記憶制御装置1は、可逆圧縮の可能なブロックについては、データ量の低減した圧縮データCPを記憶部5に記憶させるので、記憶部5には、画像GAに関するデータを、データ量を低減させて保存することが可能になる。このため、画像GAに関するデータの読出時および書込時には、バスの使用量を減らすことができるので、消費電力を低減することが可能になるとともに、データ転送に要する時間を短縮することができる。また、上述のように、データ記憶制御装置1は、可逆圧縮の可能なブロックについては、データ量の低減した圧縮データCPを記憶部5に記憶させ、可逆圧縮の不可能なブロックについては、元のブロック画像データMBを記憶部5に記憶させる。このようなデータ記憶制御装置1を用いることによれば、劣化のないロスレスデータを記憶部5に保存することができ、記憶部5に記憶されたデータから、元の画像GAを完全に復元することが可能になる。[1-2.データ記憶制御装置の構成]次に、データ記憶制御装置1の構成を説明する。図2は、本実施形態に係るデータ記憶制御装置1の構成を示すブロック図である。図2に示されるように、データ記憶制御装置1は、バス6を介して、記憶部5としてのDRAM50に電気的に接続されている。データ記憶制御装置1は、圧縮部11と、圧縮判定フラグ生成部12と、記憶制御部13と、DRAMコントローラ14とを備えており、データ記憶制御装置1に入力されたブロック画像データMBは、圧縮部11および記憶制御部13にそれぞれ入力される。圧縮部11は、ブロック画像データMBに対して、所定の可逆圧縮を施す。また、圧縮部11は、可逆圧縮が可能であるか否かを判定する判定手段としての機能も有している。圧縮部11は、可逆圧縮後のデータを圧縮データとして記憶制御部13に出力するとともに、可逆圧縮が可能であったか否かの判定結果を圧縮判定フラグ生成部12に出力する。圧縮判定フラグ生成部12は、圧縮部11から入力される判定結果に基づいて、圧縮判定フラグを生成する。具体的には、圧縮判定フラグ生成部12は、可逆圧縮が可能であったことを示す判定結果が入力された場合、圧縮判定フラグとして1を生成し、当該圧縮判定フラグを記憶制御部13に出力する。一方、可逆圧縮が不可能であったことを示す判定結果が入力された場合、圧縮判定フラグ生成部12は、圧縮判定フラグとして0を生成し、当該圧縮判定フラグを記憶制御部13に出力する。記憶制御部13は、圧縮判定フラグ生成部12から入力される圧縮判定フラグに基づいて、可逆圧縮前のブロック画像データMBおよび圧縮データCPのうち、いずれか一方のデータを選択し、出力する。具体的には、記憶制御部13は、可逆圧縮が可能であったことを示す判定フラグ1が入力された場合、圧縮データCPをDRAMコントローラ14に出力する。一方、記憶制御部13は、可逆圧縮が不可能であったことを示す判定フラグ0が入力された場合、可逆圧縮前のブロック画像データMBをDRAMコントローラ14に出力する。また、記憶制御部13は、出力データ圧縮データCPまたはブロック画像データMBの記憶部5における格納先を示すアドレス書込アドレスを生成するアドレス生成部としての機能も有している。すなわち、記憶制御部13は、圧縮データCPおよびブロック画像データMBの書込アドレスを生成して、DRAMコントローラ14に出力する。DRAMコントローラ14は、書込アドレスによって指定されるDRAM50中の格納先に、記憶制御部13から出力された出力データを記憶させる。[1-3.データ記憶制御装置の動作]次に、データ記憶制御装置1の動作について説明する。図3は、データ記憶制御装置1の動作のフローチャートである。図4は、データ記憶制御装置1に入力されるブロック画像MGを示す図である。図5~図8は、可逆圧縮手法を説明するための図である。なお、図5、6では、各画素の画素値が8ビットで表現されているものとする。図3に示されるように、ステップSP11では、データ記憶制御装置1は、ブロック画像データMBが入力されたか否かを判定する。ブロック画像データMBが入力された場合、動作工程をステップSP12に移行させ、ブロック画像データMBが入力されなかった場合、動作工程は、終了となる。次のステップSP12~ステップSP17の各工程は、圧縮部11で実行される工程であり、入力されたブロック画像データMBに対して、所定の可逆圧縮が施される。可逆圧縮の手法としては、例えば、ブロック画像MGにおいて基準画素を定め、当該基準画素の画素値を保持するとともに、基準画素以外の他の画素通常画素の画素値情報を、一定の方向に隣接した隣接画素間の画素値の差に基づいて表現する手法を採用することができる。ここでは、図4に示されるように、入力されるブロック画像データMBが、8×8画素のブロック画像MGに関する画像データであり、当該ブロック画像MGの左上の画素を基準画素KPとする場合を例にして上記可逆圧縮手法について説明する。ステップSP12では、まず、ブロック画像MGを構成する画素ごとに隣接画素間の画素値の差が算出される。具体的には、ブロック画像MGの1行目の各画素において、左隣の画素との画素値の差が算出される。算出された差は、各画素の画素値に関する画素値情報となる。例えば、図5に示されるように、基準画素KPの画素値が128であり、基準画素KPの右隣の画素P01の画素値が130であった場合、画素P01における画素値情報は、画素P01の画素値から基準画素KPの画素値を引いた2となる。このように左隣の画素との画素値の差を順次に算出して、ブロック画像MGの1行目の各画素について、画素値情報が取得される。次に、ブロック画像MGの1列目の各画素において、上隣の画素との画素値の差が算出される。例えば、図6に示されるように、基準画素KPの下隣の画素P10の画素値が135であった場合、画素P10における画素値情報は、画素P10の画素値から基準画素KPの画素値を引いた7となる。このように上隣の画素との画素値の差を順次に算出して、ブロック画像MGの1列目の各画素について、画素値情報が取得される。そして、1行目および1列目に属する画素以外の他の各画素については、左隣の画素との画素値の差、および上隣の画素との画素値の差がそれぞれ算出される。図7には、ブロック画像MGにおいて、1行目および1列目に属する画素以外の他の各画素について、上隣の画素との画素値の差を算出したときの画素値情報群UDと、左隣の画素との画素値の差を算出したときの画素値情報群LDとが示されている。このように、ステップSP12では、ブロック画像MGを構成する全画素のうち、基準画素KP以外の各通常画素について、隣接画素間の画素値の差をそれぞれ算出することによって、各画素の画素値情報が取得される。各画素の画素値情報を用いれば、基準画素KPの画素値から各通常画素の画素値を特定することが可能であることから、通常画素ごとに算出される隣接画素との画素値の差は、各通常画素の画素値を、基準画素KPの画素値から特定できるように算出されるとも表現できる。なお、上記画素値情報群UDは、ブロック画像MGの角に位置する1の画素を基準画素KPとし、当該基準画素KPと同一行に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像MGを構成する画素の列ごとに、各列に存在する各画素について、隣接画素間の画素値の差を算出することによって得られるとも表現できる。また、上記画素値情報群LDは、ブロック画像MGの角に位置する1の画素を基準画素KPとし、当該基準画素KPと同一列に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像MGを構成する画素の行ごとに、各行に存在する各画素について、隣接画素間の画素値の差を算出することによって得られるとも表現できる。次のステップSP13では、基準画素KPを除く各画素の画素値情報が、いずれも規定の情報量規定情報量で表現可能か否かが判定される。当該規定情報量は、画素値情報を表現するために予め定められた容量画素表現容量とも称するであり、基準画素の画素値、換言すれば原画像データの画素値を表現するビット数よりも少ないビット数に設定される。ここでは、ブロック画像MGの画素の画素値が8ビットで表現される場合を例示しているので、規定情報量は、例えば、4ビット、5ビット、6ビット等に設定される。具体的には、表現容量が4ビットに設定されている場合、ステップSP13では、基準画素KPを除く各画素の画素値情報が4ビットで表現可能か否かが判定されることになる。4ビットで表現可能か否かの判定は、画素値情報が4ビットで表現可能な数値範囲すなわち-8から7に含まれているか否かに基づいて行うことができる。なお、ここでは、負数の画素値情報を2の補数を用いて表すものとする。例えば、図7に示される画素値情報群UDでは、画素P11に関する画素値情報10を4ビットで表現することができない。このため、当該画素値情報群UDについては、4ビットで表現不可能と判定されることになる。一方、画素値情報群LDについては、各画素の画素値情報がいずれも4ビットで表現可能な数値範囲に含まれているため、当該画素値情報群LDは、4ビットで表現可能と判定されることになる。画素値情報群は、ステップSP12において、画素値の差を算出する方向に応じて、2つ取得されることになるが、2つの画素値情報群のうち、少なくとも一方の画素値情報群が4ビットで表現可能であれば、ステップSP13では、各画素の画素値情報は規定情報量で表現可能と判定される。ステップSP13において、各画素の画素値情報が規定情報量で表現可能と判定された場合、動作工程は、ステップSP14に移行される。一方、各画素の画素値情報が規定情報量で表現不可能と判定された場合、すなわち2つの画素値情報群がいずれも規定情報量で表現不可能と判定された場合、動作工程は、ステップSP16に移行される。ステップSP14では、規定情報量で表現可能と判定された画素値情報群を、規定情報量で表現することによって、圧縮データCPを生成する。具体的には、規定情報量が4ビットである場合は、図8に示されるように、隣接画素間の画素値の差として算出された画素値情報の基数を変換し、2の補数を用いて4ビットで表現する。これにより、基準画素KPを除く各画素の画素値情報を4ビットで表現した圧縮データCPが生成されることになる。このように、規定情報量が4ビットであった場合は、8ビットで表現されていた各画素の画素値が、4ビットで表現されることになるので、圧縮によってデータ量は、約1/2に低減されることになる。ここでは、画素値情報を表現するための規定情報量が4ビットであった場合を例示したが、当該規定情報量を変更すれば、圧縮率を変更することができる。例えば、所定の情報量を5ビットにすると、8ビットで表現されていた各画素の画素値が、5ビットで表現されることになるので、データ量は、約2/3に低減されることになる。また、規定情報量を6ビットにすると、8ビットで表現されていた各画素の画素値が、6ビットで表現されることになるので、データ量は、約3/4に低減されることになる。このように、圧縮部11は、隣接画素間の画素値の差を算出することによって、画素値情報群UD,LDを取得する算出手段と、当該算出手段によって算出された隣接画素間の画素値の差を、基準画素KPの画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換し、圧縮データCPを生成する変換手段とを有している。そして、圧縮部11によって生成された圧縮データCPは、記憶制御部13に出力される。なお、圧縮部11から出力される圧縮データCPには、当該圧縮データCPを生成する際に画素値の差を算出した方向を示す方向フラグが含まれている。当該方向フラグは、圧縮データCPを伸張する際に利用される。また、上述の可逆圧縮の説明で用いた画素値は、画像GAが白黒画像であれば、輝度信号の値に相当し、画像GAがカラー画像であれば、輝度信号Y、並びに色に関する色信号に相当する。例えば、YUV形式で表されるカラー画像では、輝度信号Y、並びに2つの色差信号U,Vが画素値として用いられ、Y,U,Vそれぞれの値について上記圧縮処理が実行されることになる。また、色差信号U,Vは、輝度信号Yに比べて画素間の変化が比較的小さいので、色差信号U,Vに関する画素値情報を表現するための規定情報量を、輝度信号Yに関する画素値情報を表現するための規定情報量よりも減らしてもよい。すなわち、例えば、輝度信号に関しては、画素値情報を4ビットで表現し、色差信号に関しては、画素値情報を3ビットで表現するようにしてもよい。これによれば、信号の特性に合わせて、圧縮データのデータ量をさらに低減することが可能になる。次のステップSP15では、可逆圧縮が可能であったことを示す判定結果が、圧縮部11から圧縮判定フラグ生成部12に出力される。ステップSP18では、圧縮判定フラグ生成部12において、可逆圧縮が可能であったことを示す圧縮判定フラグ圧縮可能フラグ1が生成され、記憶制御部13に出力される。そして、ステップSP19では、記憶制御部13によって、圧縮データCPおよび可能判定フラグがDRAMコントローラ14に出力される。また、記憶制御部13は、圧縮データCPおよび可能判定フラグのDRAM50における格納先を示す書込アドレスをも生成し、出力する。また、ステップSP13からステップSP16に移行された場合、ステップSP16では、規定情報量で表現不可能と判定された2つの画素値情報群のうち、いずれか一方の画素値情報群を、規定情報量で表現することによって、圧縮処理後のデータを生成する。なお、圧縮処理後のデータにおいて、規定情報量で表現できない画素値情報は、例えば、0として表現される。ステップSP17では、可逆圧縮が不可能であったことを示す判定結果が、圧縮部11から圧縮判定フラグ生成部12に出力される。次のステップSP20では、圧縮判定フラグ生成部12において、可逆圧縮が不可能であったことを示す圧縮判定フラグ圧縮不可能フラグ0が生成され、記憶制御部13に出力される。ステップSP21では、記憶制御部13によって、ブロック画像データMBおよび不可能判定フラグがDRAMコントローラ14に出力される。また、記憶制御部13は、ブロック画像データMBおよび不可能判定フラグのDRAM50における格納先を示す書込アドレスをも生成し、出力する。[1-4.記憶制御について]次に、記憶制御部13で実行される記憶制御処理について詳述する。図9は、記憶部5におけるデータの記憶態様を示す図である。図10は、記憶部5に記憶された各データに割り当てられたアドレスの一例を示す図である。図11は、記憶部5におけるデータの他の記憶態様を示す図である。記憶制御部13は、可逆圧縮の可能なブロック画像データMBが入力された場合、当該ブロック画像データMBに基づいて生成された圧縮データCPを、記憶部5内の第1記憶領域に記憶させる。一方、可逆圧縮の不可能なブロック画像データMBが入力された場合、記憶制御部13は、当該ブロック画像データMBを2つに分けた上で、分割後の2つのデータを第1記憶領域と、第1記憶領域とは異なる第2記憶領域とに分けて記憶させる。例えば、図9に示されるように、可逆圧縮できない2つのブロック画像データMB2,MB5を含んだ8つのブロック画像データMB0~MB7が、データ記憶制御装置1にブロック画像データMB0から順次に入力される場合を想定する。この場合、可逆圧縮可能なブロック画像データMB0,MB1,MB3,MB4,MB6,MB7については、記憶制御部13は、対応する圧縮データCP0,CP1,CP3,CP4,CP6,CP7を第1記憶領域MR1に記憶させる。これに対して、可逆圧縮不可能なブロック画像データMB2については、記憶制御部13は、ブロック画像データMB2のうち一部のデータ一部データMB2Aを第1記憶領域MR1に記憶させ、一部データMB2A以外の残りのデータ残データMB2Bを、第2記憶領域MR2に記憶させる。同様に、可逆圧縮不可能なブロック画像データMB5については、記憶制御部13は、ブロック画像データMB5のうち一部のデータMB5Aを第1記憶領域MR1に記憶させ、一部データMB5A以外の残りのデータMB5Bを、第2記憶領域MR2に記憶させる。またブロック画像データMB1,MB2を記憶部5に記憶させる場合には、記憶制御部13は、第1記憶領域MR1に記憶させる一部データMB2AMB5Aのデータ量を、第1記憶領域MR1に記憶される他の圧縮データCPCP0,CP1,CP3等のデータ量と等しくなるようにする。例えば、図9に示されるように、ブロック画像データMBのデータ量が可逆圧縮によって1/2に圧縮される場合は、記憶制御部13は、第1記憶領域MR1に記憶させる一部データMB2Aを、ブロック画像データMBの半分のデータとする。これにより、第1記憶領域MR1には、データ量の等しいデータが記憶されることになるので、各データのアドレス管理が容易になる。例えば、図10に示されるように、データ記憶制御装置1から出力される圧縮データCPのデータ量が、第1記憶領域MR1において、64個のアドレスで指定される記憶領域の容量以下であったとする。この場合、圧縮データCP0は、0から63までのアドレスで指定される記憶領域に格納されることになり、圧縮データCP1は、64から127までのアドレスで指定される記憶領域に格納されることになる。また、ブロック画像データMBの一部データMB2Aは、128から191までのアドレスで指定される記憶領域に格納されることになる。このように、第1記憶領域MR1では、各データを記憶する記憶領域の先頭アドレスが、同一間隔等間隔刻み図10では、64刻みのアドレスとなるため、各データの先頭アドレスを容易に特定することが可能になり、書き込みおよび読み出しの際のアドレスの指定が容易になる。すなわち、アドレス管理が容易になる。なお、第1記憶領域MR1に記憶される他の圧縮データCPのデータ量は、圧縮部11から入力される圧縮処理後のデータを用いて特定することができる。また、記憶制御部13は、圧縮判定フラグ生成部12から入力された圧縮判定フラグをも、記憶部5に記憶させる。圧縮判定フラグは、ブロック画像データMBを可逆圧縮できたか否かを示す1ビットのデータであるため、ブロック画像データMB単位で記憶されることになる。圧縮判定フラグの記憶態様としては、例えば、図9に示されるように、ブロック画像データMBごとの圧縮判定フラグを一つにまとめて圧縮判定フラグデータCPFとして記憶部5に記憶させればよい。また、圧縮判定フラグデータCPFは、第1記憶領域MR1および第2記憶領域とは異なる領域に記憶させることが好ましい。このように、圧縮判定フラグを記憶させることにより、第1記憶領域MR1に格納される各データのうち、どのデータが圧縮データCPであるのか、およびブロック画像データMBの一部データであるのかを、記憶部5に記憶されたデータから特定することが可能になる。圧縮判定フラグは、記憶部5に記憶されたデータから画像GAを復元する際に利用される。なお、図9では、ブロック画像データMBのデータ量が可逆圧縮によって1/2に圧縮される場合を例示したが、ブロック画像データMBのデータ量が可逆圧縮によって2/3に圧縮される場合は、図11のようになる。すなわち、ブロック画像データMB2MB5のうち、2/3のデータが、第1記憶領域MR1に記憶される一部データMB2AMB5Aとなり、残りの1/3のデータが第2記憶領域MR2に記憶される残データMB2BMB5Bとなる。以上のように、本実施形態のデータ記憶制御装置1は、ブロック単位の画像データMBにデータ量を低減させる可逆圧縮を施す圧縮部11と、可逆圧縮が可能か否かを判定する判定手段と、当該判定手段によって可逆圧縮が可能と判定された場合、可逆圧縮後のデータを圧縮データCPとして記憶部5に記憶させ、判定手段によって可逆圧縮が不可能と判定された場合、ブロック単位の画像データMBを記憶部5に記憶させる記憶制御を行う記憶制御部13とを備えている。このようなデータ記憶制御装置1によれば、ブロック単位の画像データMBの可逆圧縮が可能であった場合、圧縮データを記憶部5に記憶させ、可逆圧縮が不可能だった場合、ブロック単位の画像データMBを記憶部5に記憶させるので、データ劣化のないロスレスデータを生成しつつ、データ量を低減できる可能性が高くなる。[1-5.データ読出制御装置について]次に、上述のデータ記憶制御装置1を用いて記憶部5に記憶されたデータを読み出すデータ読出制御装置について説明する。図12は、本実施形態に係るデータ読出制御装置100の構成を示すブロック図である。図12に示されるように、データ読出制御装置100は、バス106を介して、記憶部5としてのDRAM50に電気的に接続されている。データ読出制御装置100は、読出アドレス生成部111と、DRAMコントローラ112と、フラグ格納部113と、伸張部114と、セレクタ選択手段115とを備えており、DRAM50に記憶されたデータ記憶データからブロック画像データMBを復元し、出力する。読出アドレス生成部111は、DRAM50に記憶されたデータのうち、読出対象のデータの格納先を示すアドレス読出アドレスを生成して、DRAMコントローラ112に出力する。DRAMコントローラ112は、読出アドレスによって指定される格納先に記憶されたデータを、DRAM50に出力させる。また、DRAMコントローラ112は、DRAM50から圧縮判定フラグデータCPFを読み出した場合は、当該圧縮判定フラグデータCPFをフラグ格納部113に出力する。また、DRAMコントローラ112は、DRAM50から圧縮データCPまたはブロック画像データMB詳細には、ブロック画像データMBの一部データおよび残データを読み出した場合は、当該圧縮データCPおよびブロック画像データMBを伸張部114およびセレクタ115に出力する。このように、読出アドレス生成部111およびDRAMコントローラ112は、協働して動作し、DRAM50に記憶されたデータを読み出す読出手段として機能する。フラグ格納部113は、SRAMまたはレジスタ等によって構成され、DRAM50から読み出された圧縮判定フラグデータCPFを記憶する。伸張部114は、DRAM50から読み出された圧縮データCPを伸張して、ブロック画像データMBを生成する。伸張手法としては、可逆圧縮の際に採用された可逆圧縮手法に対応する手法が採用される。例えば、上記可逆圧縮手法を用いて圧縮されたデータに対しては、逆の手順で伸張処理が行われる。伸張後のデータは、セレクタ115に入力される。セレクタ115は、フラグ格納部113から入力される圧縮判定フラグに基づいて、伸張部114から入力されたデータおよびDRAMコントローラ112から入力されたデータのうち、いずれか一方のデータを選択して出力する。具体的には、セレクタ115は、可逆圧縮が可能であったことを示す判定フラグ1が入力された場合、伸張部114から入力されたデータを出力する。一方、セレクタ115は、可逆圧縮が不可能であったことを示す判定フラグ0が入力された場合、DRAMコントローラ112から入力されたデータを出力する。なお、DRAMコントローラ112から入力されるデータは、ブロック画像データMBを2つに分割したデータであることから、セレクタ115は、入力される2つのデータを合成して、ブロック画像データMBを生成した後に、当該ブロック画像データMBを出力することになる。ここで、上述のような構成を有するデータ読出制御装置100の動作について説明する。図13は、データ読出制御装置100の動作のフローチャートである。図13に示されるように、ブロック画像データMBを読み出す前に、まず、ステップSP51において、DRAM50に記憶された圧縮判定フラグデータCPFが取得される。具体的には、読出アドレス生成部111は、圧縮判定フラグデータCPFの格納先を示す読出アドレスを生成して、当該読出アドレスをDRAMコントローラ112に出力する。DRAMコントローラ112は、当該読出アドレスの入力に応じて、圧縮判定フラグデータCPFをDRAM50から読み出して、当該圧縮判定フラグデータCPFをフラグ格納部113に記憶させる。次のステップSP52では、データ読出制御装置100から出力させるブロック画像データMBの圧縮データCP或いは一部データおよび残データがDRAM50から読み出される。具体的には、読出アドレス生成部111は、出力対象のブロック画像データMBに関する圧縮判定フラグをフラグ格納部113から取得し、出力対象のブロック画像データMBが可逆圧縮可能であったか否かを特定する。そして、可逆圧縮可能であった場合、読出アドレス生成部111は、DRAM50の第1記憶領域MR1から圧縮データCPを読み出すために、読出アドレスを生成し、当該読出アドレスをDRAMコントローラ112に出力する。一方、可逆圧縮不可能であった場合、読出アドレス生成部111は、第1記憶領域MR1に記憶されている一部データを読み出すための読出アドレスを生成するとともに、第2記憶領域MR2に記憶されている残データを読み出すための読出アドレスを生成する。生成された2つの読出アドレスは、DRAMコントローラ112に出力される。DRAMコントローラ112は、読出アドレスによって指定される格納先に記憶された圧縮データCP或いは一部データおよび残データを、DRAM50に出力させる。そして、DRAMコントローラ112は、DRAM50から出力された圧縮データCP或いは一部データおよび残データを伸張部114およびセレクタ115に出力する。ステップSP53では、伸張部114によって、圧縮データCPの伸張が行われる。ステップSP54では、セレクタ115によって、ブロック画像データMBの出力制御が行われる。具体的には、圧縮判定フラグに基づいて、伸張部114から入力されたデータおよびDRAMコントローラ112から入力されたデータのうち、いずれか一方のデータが選択され、選択されたデータがブロック画像データMBとして出力される。ステップSP55では、他のブロック画像データMBをさらに出力するか否かが判定される。他のブロック画像データMBをさらに出力する場合、動作工程は、ステップSP52に移行され、ステップSP52~ステップSP55の各工程が繰り返し実行される。一方、他のブロック画像データMBを出力しない場合は、動作工程は、終了となる。以上のように、データ読出制御装置100は、ブロック単位の画像データMBの可逆圧縮が可能であったときに記憶される当該ブロック単位の画像データMBの圧縮データCP、および可逆圧縮が不可能であったときに記憶されるブロック単位の画像データMBのうちのどちらか一方と、可逆圧縮が可能であったか否かを示す圧縮判定フラグとを記憶データとして記憶した記憶部5から記憶データを読出可能に構成される。そして、データ読出制御装置100は、記憶データを読み出す読出手段と、記憶データに含まれる圧縮データCPを伸張可能な伸張部114と、可逆圧縮が可能であったことを示す圧縮判定フラグが記憶データに含まれている場合、伸張後のデータを出力し、可逆圧縮が不可能であったことを示す圧縮判定フラグが記憶データに含まれている場合、記憶データに含まれるブロック単位の画像データMBを出力するセレクタ115とを備えている。このようなデータ読出制御装置100によれば、データ記憶制御装置1を用いて記憶部5に記憶されたデータを読み出して、ブロック単位の画像データMBを出力することが可能になる。<2.変形例>以上、実施の形態について説明したが、この発明は、上記に説明した内容に限定されるものではない。例えば、上記実施形態では、記憶部5としてDRAM50を例示したが、当該記憶部5はSRAMであってもよい。また、上述のデータ記憶制御装置1は、記憶部5とともに、同一チップ内に搭載される態様であってもよい。データ記憶制御装置1と、記憶部5とを備える同一チップは、データ記憶装置とも称される。このように同一チップ内にデータ記憶制御装置1と、記憶部5とを搭載することによれば、データ記憶制御装置1と記憶部5との接続に要する配線を低減することができ、回路規模を小さくすることができる。また、データ記憶制御装置1内の圧縮部11で用いられる圧縮手法は、上記に例示した手法に限定されず、他の手法を用いてもよい。他の手法としては、例えば、ブロック画像MG内で基準画素を複数例えば2つ設けて、基準画素以外の通常画素の画素値を、複数の基準画素のうちのいずれか1つの基準画素の画素値から算出できるように、各通常画素において隣接画素間の画素値の差を算出し、当該画素値の差を規定情報量で表現する手法を例示することができる。なお、ブロック画像データMBに対して、JPEGXR方式で画像符号化を行って、データ量を低減する手法も想起されるが、JPEGXR方式を採用すると回路規模が大きくなるとともに、画像符号化に要する演算量および処理時間が増大する。これに対して、上記圧縮手法を採用すれば、データ記憶制御装置1の回路規模を小さくすることが可能になるとともに、圧縮に要する演算量および処理時間を低減することができる。また、上記実施形態では、データ記憶制御装置1に入力されるブロック画像MGの大きさが8×8画素である場合を例示したが、これに限定されない。具体的には、ブロック画像の大きさは、4×4画素、16×16画素、および8×16画素等のN画素×M画素N、Mは自然数の任意の大きさであればよい。また、上記実施形態では、データ記憶制御装置1とデータ読出制御装置100とを別個に説明したが、当該データ記憶制御装置1と当該データ読出制御装置100とは、同一の装置内で搭載される態様であってもよい。"