非プレーナ型トランジスタにおいて、複数のトランジスタのフィン上にコンフォーマルブロック材料層を形成することと、前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも1つを露出することと、前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことと、前記コンフォーマルブロック材料層を除去することと、を含む方法。コンフォーマルブロック層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、請求項1に記載の方法。コンフォーマル誘電体ブロック層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、請求項2に記載の方法。前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも1つを露出することは、前記コンフォーマルブロック材料層のうちの少なくとも1つの部分上にフォトレジスト材料をパターニングすることと、前記フォトレジスト材料に覆われていない領域において前記コンフォーマルブロック材料層をエッチングすることと、前記フォトレジスト材料を除去することと、を含む、請求項1に記載の方法。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンに斜めイオン注入を行うことを含む、請求項1に記載の方法。前記少なくとも1つの露出したトランジスタのフィンに斜めイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンの対向する複数の側壁に斜めイオン注入を行うことを含む、請求項5に記載の方法。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンにP型イオン注入を行うことを含む、請求項1に記載の方法。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンにN型イオン注入を行うことを含む、請求項1に記載の方法。複数のトランジスタのフィンを有する非プレーナ型トランジスタを形成することと、前記複数のトランジスタのフィンのうちの少なくとも1つがコンフォーマルブロック材料層で覆われ前記複数のトランジスタのフィンのうちの少なくとも1つが前記コンフォーマルブロック材料層で覆われていないように、前記複数のトランジスタのフィン上に前記コンフォーマルブロック材料層を形成することと、前記コンフォーマルブロック材料層で覆われていない前記少なくとも1つのトランジスタのフィンにイオン注入を行うことと、を含む方法。前記コンフォーマルブロック材料層を形成することは、複数のトランジスタのフィン上に前記コンフォーマルブロック材料層を堆積することと、前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも1つを露出することとを含む、請求項9に記載の方法。前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも1つを露出することは、前記コンフォーマルブロック材料層のうちの少なくとも1つの部分上にフォトレジスト材料をパターニングすることと、前記フォトレジスト材料に覆われていない領域において前記コンフォーマルブロック材料層をエッチングすることとを含む、請求項10に記載の方法。前記コンフォーマルブロック材料層を除去することを更に含む、請求項9に記載の方法。前記コンフォーマルブロック材料層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、請求項9に記載の方法。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンに斜めイオン注入を行うことを含む、請求項9に記載の方法。前記少なくとも1つの露出したトランジスタのフィンに斜めイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンの対向する側壁に斜めイオン注入を行うことを含む、請求項14に記載の方法。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンにP型イオン注入を行うことを含む、請求項9に記載の方法。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンにN型イオン注入を行うことを含む、請求項9に記載の方法。複数のトランジスタのフィンを有する少なくとも1つの非プレーナ型トランジスタを備える超小型電子素子であって、前記複数のトランジスタのフィンのうちの少なくとも1つは、前記トランジスタのフィンの高さに沿って略均一にイオンドープされ、前記ドープは、前記複数のトランジスタのフィンのうちの少なくとも1つがコンフォーマルブロック材料層で覆われ前記複数のトランジスタのフィンのうちの少なくとも1つが前記コンフォーマルブロック材料層で覆われていないように、前記複数のトランジスタのフィン上にコンフォーマルブロック材料層を形成することと、前記コンフォーマルブロック材料層で覆われていない前記少なくとも1つのトランジスタのフィンにイオン注入を行うことと、を含むプロセスによって行われる、超小型電子素子。前記コンフォーマルブロック材料層を形成することは、複数のトランジスタのフィン上に前記コンフォーマルブロック材料層を堆積することと、前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも1つを露出することと、を含む、請求項18に記載の超小型電子素子。前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも1つを露出することは、前記コンフォーマルブロック材料層の少なくとも1つの部分上にフォトレジスト材料をパターニングすることと、前記フォトレジスト材料に覆われていない領域において前記コンフォーマルブロック材料層をエッチングすることと、を含む、請求項19に記載の超小型電子素子。前記コンフォーマルブロック材料層を除去することを更に含む、請求項18に記載の超小型電子素子。前記コンフォーマルブロック材料層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、請求項18に記載の超小型電子素子。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンに斜めイオン注入を行うことを含む、請求項18に記載の超小型電子素子。前記少なくとも1つの露出したトランジスタのフィンに斜めイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンの対向する複数の側壁に斜めイオン注入を行うことを含む、請求項23に記載の超小型電子素子。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンにP型イオン注入を行うことを含む、請求項18に記載の超小型電子素子。前記少なくとも1つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも1つの露出したトランジスタのフィンにN型イオン注入を行うことを含む、請求項18に記載の超小型電子素子。以下の詳細な説明では、請求項に係る主題を実施することができる具体的な実施形態を例として示す添付図面を参照する。これらの実施形態は、当業者が本主題を実施するのを可能にするのに十分に詳細に記載されている。様々な実施形態は、異なっていても、必ずしも相互に排他的であるとは限らないことが理解されるべきである。例えば、1つの実施形態に関連する、本明細書に記載された特定の特徴、構造又は特性を、請求項に係る主題の趣旨及び範囲から逸脱することなく他の実施形態で実施することができる。本明細書において1つの実施形態又は一実施形態と言及する場合、それは、その実施形態に関連して記載された特定の特徴、構造又は特性が、本発明の範囲に包含される少なくとも1つの実施態様に含まれることを意味する。したがって、1つの実施形態又は一実施形態においてという句が用いられる場合、それは、必ずしも同じ実施形態を指すとは限らない。さらに、各開示された実施形態における個々の要素の位置又は配置を、請求項に係る主題の趣旨及び範囲から逸脱することなく変更することができることが理解されるべきである。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではなく、主題の範囲は、適切に解釈される添付の特許請求の範囲と、添付の特許請求の範囲に権利が与えられる均等物の全範囲とによってのみ定義される。図面において、幾つかの図を通して、同様の数字は同じか若しくは同様の要素又は機能を指し、図面に記載される要素は、必ずしも互いに正確な縮尺であるとは限らず、むしろ、個々の要素は、本明細書の文脈においてそれらの要素をより容易に理解するために、拡大又は縮小されている場合がある。トライゲートトランジスタ及びFinFET等、非プレーナ型トランジスタの製造では、非プレーナ型半導体本体を使用して、ゲート長が非常に小さい例えば約30nm未満の完全空乏化が可能なトランジスタを形成することができる。これらの半導体本体は、概してフィン状であり、したがって、一般にトランジスタフィンと呼ばれる。例えば、トライゲートトランジスタでは、トランジスタフィンは、バルク半導体基板又はシリコンオンインシュレーター基板の上に形成された上面及び2つの対向する側壁を有している。半導体本体の上面及び側壁に、ゲート誘電体を形成することができ、半導体本体の上面上のゲート誘電体の上に、かつ半導体本体の側壁の上のゲート誘電体に隣接して、ゲート電極を形成することができる。したがって、ゲート誘電体及びゲート電極が半導体本体の3つの面に隣接しているため、3つの別個のチャネル及びゲートが形成される。3つの別個のチャネルが形成されているため、トランジスタがオンとなるときに半導体本体を完全に空乏化させることができる。FinFETトランジスタに関しては、ゲート材料及び電極は半導体本体の側壁にのみ接触し、それにより、トライゲートトランジスタの場合の3つではなく2つの別個のチャネルが形成される。本明細書の実施形態は、非プレーナ型トランジスタ内のフィンのドープに関する。このドープにおいて、コンフォーマルブロック材料層を用いて、非プレーナ型トランジスタのフィン全体にわたって略均一なドープを行うことができる。図1は、トランジスタのフィンの上に形成された数個のゲートを含む、数個の非プレーナ型トランジスタ1001、1002セットとして示すの斜視図であり、トランジスタ1001、1002は、基板上に形成されている。本開示の一実施形態において、基板102は単結晶シリコン基板であってもよい。基板102はまた、シリコンオンインシュレーターSOI、ゲルマニウム、ガリウムヒ素、インジウムアンチモン、テルル化鉛、インジウムヒ素、インジウムリン、ガリウムヒ素、ガリウムアンチモン等他のタイプの基板であってもよく、このいずれもケイ素と組み合わせてもよい。トライゲートトランジスタとして示す非プレーナ型トランジスタ1001、1002はそれぞれ、トランジスタのフィン1121、1122を含む。トランジスタのフィン1121、1122は、トランジスタのフィン1121同士の間及びトランジスタのフィン1122同士の間にも、非プレーナ型トランジスタ1001及び1002自体の間にも、酸化ケイ素SiO2等の絶縁領域104を有してもよい。当業者に理解されるように、絶縁領域104は、いかなる既知の製造工程によって形成してもよい。トランジスタのフィン1121、1122はそれぞれ、上面1141、1142、並びに、一対の横方向に向かい合う側壁、すなわち、側壁1161、1162及び側壁1161、1162それぞれに対向する側壁1181、1182を有してもよい。図1に更に示すように、トランジスタのフィン1121、1122それぞれの上方に、少なくとも1つのトランジスタゲート1321、1322、1323を形成してもよい。トランジスタゲート1321、1322、1323は、トランジスタのフィンの上面1141、1142の上に又は隣接して、及び、トランジスタのフィンの側壁1161、1162及びこれに対向するトランジスタのフィンの側壁1181、1182の上に又は隣接して、ゲート誘電体層1341、1342を形成することによって製造してもよい。ゲート誘電体層1341、1342それぞれの上に又は隣接して、ゲート電極1361、1362、1363を形成してもよい。本開示の一実施形態において、トランジスタのフィン1121、1122はそれぞれ、トランジスタゲート1321、1322、1323と略垂直な方向に延在している。ゲート誘電体層1341、1342を、限定されないが、二酸化ケイ素SiO2、酸窒化ケイ素SiOxNy、窒化ケイ素Si3N4、並びに酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化アルミニウムランタン、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム及び亜鉛ニオブ酸鉛等の高誘電率highk誘電体材料を含む、任意の既知のゲート誘電体材料から形成することができる。当業者に理解されるように、ゲート誘電体層1341、1342は、化学蒸着CVD、物理蒸着PVD、原子層堆積ALD等によってゲート電極材料を堆積させ、その後、既知のフォトリソグラフィ技法及びエッチング技法でゲート電極材料をパターニングすること等、既知の技法によって形成することができる。ゲート電極1361、1362、1363を、任意の適切なゲート電極材料から形成することができる。本開示の一実施形態において、ゲート電極1361、1362、1363を、限定されないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物及び金属酸化物を含む材料から形成することができる。ゲート電極1361、1362、1363を、当業者に理解されるように、ゲート電極材料をブランケット堆積させ、その後、既知のフォトリソグラフィ技法及びエッチング技法でゲート電極材料をパターニングすること等、既知の技法によって形成することができる。トランジスタのフィン1121、1122における、ゲート電極1361、1362、1363の互いに向かい合う両側に、それぞれソース領域及びドレイン領域図示せずを形成してもよい。ソース及びドレイン領域は、トランジスタのフィン1121、1122にドープを行うことによって形成してもよい。当業者に理解されるように、ドープは、半導体材料の導電性及び電子的特性を変化させる目的でその中に不純物を導入する工程である。これは一般に、ドーパントと総称されるP型イオン例えばホウ素かN型イオン例えばリンかのどちらかをイオン注入することによって行われる。トランジスタのフィン1121、1122の高さH図3参照に沿って均一なドープを行うために、ドーパントをトランジスタのフィン1121、1122の両側から例えば側壁1161/1162に向かって、及び側壁1181/1182に向かってある角度図3及び図5の矢印144、146として示すをなすようにトランジスタのフィン1121、1122に注入してもよい。トランジスタのフィン1121、1122の両側から或る角度をなすようにドーパントを注入することによって、ドーパントは主として、横方向に向かい合う側壁の対、例えばトランジスタのフィンの側壁1161、1181及びこれらそれぞれに対向するトランジスタのフィンの側壁1162、1182図1参照を通して注入される。当業者に理解されるように、トランジスタのフィン1121、1122の両側から同一の注入を行うことによって、トランジスタのフィン1121、1122の高さH図3参照全体にわたって、均一なドープを行うことができるが、これは非プレーナ型トランジスタ例えば図1の非プレーナ型トランジスタ1001、1002の性能を最適にするために不可欠であるかもしれない。注入は、基板102に垂直であってもよい、すなわち、トランジスタのフィンの上面1141、1142に略一直線に注入されてもよい、ということがわかっている。図2及び図3に示すように、従来のドーパント注入工程においては、ドーパントを注入しないことになっている領域トランジスタのフィン1121として示すは、フォトレジスト材料等のブロック材料142でできた比較的厚い層で覆ってもよい。明確にする目的で、図1に示す絶縁領域104及び基板102のどちらも、図2及び図3には示しておらず、ゲート電極は単に要素136と呼ぶ。ブロック材料層142は、既知の堆積及びリソグラフィ技法で形成してもよく、その技法において、ブロック材料層142は構造全体の全てにわたって堆積してもよく、その後リソグラフィ技法でエッチマスクを形成し、ブロック材料層142の各部分をエッチングによって除去し所望の領域トランジスタのフィン1122を露出する。しかし、ブロック材料層142があるとトランジスタのフィン1121に対する注入をうまく阻止することができるが、ブロック材料層142が比較的厚いために、注入が所望されるトランジスタのフィン1122への注入もまた、部分的に遮られ阻止される可能性がある。阻止されるイオン注入を点線矢印146として示す。阻止されないイオン注入を実線矢印144として示す。図3においてわかるように、トランジスタのフィン1122に対する注入が一部阻止されるすなわち、矢印146と、結果として、不所望に、トランジスタのフィン1122の高さHに沿ってドープが不均一になる可能性がある。この問題に対する解決策の1つは、露出した領域と露出しない領域との間の間隔を広くして、トランジスタのフィン1122に対する注入が阻止されないようにする、というものであろう。しかし、当業者に理解されるように、そのような解決策は、超小型電子素子のサイズを絶えず小さくしていくという要求に反する。図4及び図5は、本明細書の一実施形態を示す。図4に示すように、ブロック層148は、トランジスタのフィン1121、1122を覆ってコンフォーマルに堆積してもよい。当業者に理解されるように、コンフォーマルに堆積すると、結果として、トランジスタのフィン1121、1122の表面上例えば、それぞれ上面1141及び側壁1161、1181の上、並びにそれぞれ上面1142及び側壁1162、1182の上でのコンフォーマルブロック材料層148の厚さが略同じになる。明確にする目的で、図1に示す絶縁領域104及び基板102のどちらも、図4及び図5には示しておらず、ゲート電極は単に要素136と呼ぶ。コンフォーマルブロック材料層148は、選択したドーパントの注入を阻止できるいかなる材料を含んでもよい。一実施形態において、コンフォーマルブロック材料層148は、限定されないが、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、シアン化ケイ素、及び酸シアン化シリコンを含む誘電体材料層であってもよい。理解されるように、原子層堆積した窒化チタンを含む金属等他の材料もまた、コンフォーマルブロック材料層148として用いてもよい。コンフォーマルブロック材料層148は、限定されないが、化学蒸着CVD、原子層堆積ALD、等を含む既知のコンフォーマル堆積技法で形成してもよい。コンフォーマルブロック材料層148は、十分厚くて注入材料を阻止することができるべきである、ということがわかっている。一実施形態において、コンフォーマルブロック材料層148は2nmよりも厚くてもよい。さらに、コンフォーマルブロック材料層148は、十分薄くてトランジスタのフィン例えば要素1141、1142同士の間にコンフォーマル層を形成することができるべきである。例えば、トランジスタのフィン同士が40nm離れている場合には、コンフォーマルブロック材料148は厚さが約20nmよりも薄くあるべきである。図5に示すように、コンフォーマルブロック材料層148の一部を除去して、注入を所望するトランジスタのフィン例えばトランジスタのフィン1122を露出してもよい。当業者に理解されるように、これは、リソグラフィ技法でエッチマスクを形成しコンフォーマルブロック材料層148の選択した各部分をエッチングによって除去することによって行うことができる。図5においてわかるように、コンフォーマルブロック材料層148によって、トランジスタのフィン1122の高さHに沿って均一なドープを行うことができる。トランジスタのフィン1122の両側から例えば側壁1161/1162に向かって、及び側壁1181/1182に向かってドーパントイオンを均等に注入することができるからである。阻止される注入を点線矢印146として示し、阻止されない注入を実線矢印144として示す。ドーパントイオン注入中にコンフォーマルブロック材料層148を用いる一工程の一実施形態を、図6のフローチャート200に示す。ブロック210に規定するように、非プレーナ型トランジスタにおけるトランジスタのフィン上にコンフォーマルブロック層を形成してもよい。ブロック220に規定するように、コンフォーマルブロック層上の少なくとも1つの領域において、フォトレジスト材料をパターニングしてもよい。ブロック230に規定するように、フォトレジスト材料に覆われていない少なくとも1つの領域において、エッチング等によってコンフォーマルブロック層を除去して、イオン注入によってドープされることになっている少なくとも1つのトランジスタのフィンを露出してもよい。ブロック240に規定するように、フォトレジスト材料を除去してもよい。ブロック250に規定するように、次に少なくとも1つのトランジスタのフィンをイオン注入によってドープしてもよい。ブロック260に規定するように、次にコンフォーマルブロック材料層を除去してもよい。本明細書の主題は、必ずしも図4~図5に示す具体的な用途に限定されないことが理解される。当業者に理解されるように、本主題を、他の超小型電子素子製造の用途に適用することができる。さらに、本主題を、超小型電子素子製造分野以外の好適な用途に適用することができる。このように本発明の実施形態を詳細に説明したが、本発明の多くの明らかな変形形態が、本発明の趣旨又は範囲から逸脱することなくあり得るので、添付の特許請求の範囲によって定義される発明は、上記説明に示される特定の詳細によって限定されるべきではないことが理解される。