セグメントのための電源スイッチ構成を決定する段階であって、その決定は、電源スイッチ構成に応答して複数の予め設計された電源スイッチセルから電源スイッチセルを選択することを含み、前記複数の予め設計された電源スイッチセルの各電源スイッチセルは、その電源スイッチセルにより占有される面積に対する電源スイッチセル間の相互接続部を含むような段階と、前記選択された電源スイッチセルを配置して前記セグメントを形成する段階であって、電源スイッチセルを当接することで、前記選択された電源スイッチセルに含まれる相互接続部を経て前記セルを自動的に接続する段階と、を備えた方法。前記複数の予め設計された電源スイッチセルは、第1サイズの1つ以上の第1トランジスタを有する第1セルと、前記第1サイズより大きい第2サイズの1つ以上の第2トランジスタとを含み、前記第1セルは、前記相互接続部に含まれる第1イネーブル信号への前記第1トランジスタのゲートの接続を除外する、請求項1に記載の方法。前記複数の予め設計された電源スイッチセルは、更に、前記相互接続部のためのバッファ回路を有するバッファセルを含む、請求項2に記載の方法。前記複数の予め設計された電源スイッチセルは、更に、前記第1イネーブル信号を受信しそしてその逆方向に進行する第1イネーブル信号を伝播するように構成された転回セルを含む、請求項3に記載の方法。前記セグメントの少なくとも1つの端に当接するように第2の複数の予め設計されたセルを配置する段階を更に備え、その第2の複数の予め設計されたセルは、フロップセルがそのフロップセル上のフロップへの入力として入力イネーブル信号を受信するように結合されたものであり、そのフロップセルの出力は、前記第1イネーブル信号である、請求項4に記載の方法。前記第2の複数の予め設計されたセルは、前記セグメント間にイネーブル信号をルーティングするよう構成された1つ以上のルーティングセルを含む、請求項5に記載の方法。前記複数の予め設計された電源スイッチセルの各々は、前記複数の予め設計された電源スイッチセルの他の1つと同じ量の面積を占有するように設計され、そして前記方法は、更に、前記セグメントのための電源スイッチ構成が変更されると決定する段階と、その変更された構成に応答して、前記複数の予め設計された電源スイッチセルから電源スイッチセルを選択する段階と、前記選択された電源スイッチセルを配置して前記変更されたセグメントを形成する段階であって、前記変更されたセグメントは、以前の構成のセグメントと同じ量の面積を占有し、そして前記変更されたセグメントの前記選択された電源スイッチセルを当接することで、前記選択された電源スイッチセルに含まれる相互接続部を経て前記セルを自動的に接続する段階と、を備えた請求項1に記載の方法。コンピュータで実行されるときに、電力ゲート型ブロックのための電源スイッチのセグメントにおいて電源スイッチの第1の構成を識別するデータを受信し、前記第1の構成に応答して前記セグメントを形成するように複数の予め設計された電源スイッチセルから選択された電源スイッチセルを配置し、前記複数の電源スイッチセルの各電源スイッチセルは、前記電源スイッチセルの他の各電源スイッチセルと同じ集積回路面積を占有し、前記複数の予め設計された電源スイッチセルの各電源スイッチセルは、電源スイッチをコントロールする1つ以上のイネーブル信号のための相互接続部を含み、集積回路の電源スイッチセルを当接することで、各セルの相互接続部を自動的に接続して、前記イネーブル信号のための信号経路を形成する、という複数のインストラクションを記憶するコンピュータアクセス可能な記憶媒体。前記インストラクションは、実行時に、前記セグメントにおける電源スイッチの第2の構成を識別するデータを受信し、前記第2の構成に応答して前記セグメントを形成するように前記複数の予め設計された電源スイッチセルから選択された1つ以上の電源スイッチセルを置き換える、請求項8に記載のコンピュータアクセス可能な記憶媒体。前記信号経路は、前記セグメントに沿って第1方向にイネーブル信号を伝播する第1経路と、前記第1方向とは逆の第2方向にイネーブル信号を伝播する第2経路とを含む、請求項8に記載のコンピュータアクセス可能な記憶媒体。少なくとも1つの形式の電源スイッチセルは、前記第1経路に結合する第1の電源スイッチセルと、前記第2経路に結合する第2の電源スイッチセルとを含む、請求項10に記載のコンピュータアクセス可能な記憶媒体。前記複数の予め設計された電源スイッチセルは、前記第1経路を第2経路に接続するように構成された少なくとも1つの転回セルを含む、請求項10に記載のコンピュータアクセス可能な記憶媒体。前記複数の予め設計された電源スイッチセルの少なくとも1つは、相互接続部のみを含む、請求項8に記載のコンピュータアクセス可能な記憶媒体。電力ゲート型ブロックに対して指定された動作を実施する複数の論理回路と、電源スイッチの1つ以上のセットであって、電源スイッチをコントロールする1つ以上のイネーブル信号に応答して前記複数の論理回路のサブセットへ電力を供給するよう各々構成された電源スイッチのセットと、を備え、前記電源スイッチの各セットは、複数の電源スイッチセルで形成され、その電源スイッチセルの各々は、電力ゲート型ブロックが形成される集積回路において、前記複数の電源スイッチセルの各々他の1つと同じ面積を占有し、そして前記電源スイッチセルの各々は、前記電源スイッチのセットにおいて隣接電源スイッチセルの相互接続配線に自動的に接続される相互接続配線を含む、電力ゲート型ブロック。前記1つ以上のイネーブル信号は、第1の電源スイッチセル内の1つ以上の第1トランジスタをコントロールする第1イネーブル信号と、第1の電源スイッチセル内の1つ以上の第2トランジスタをコントロールする第2イネーブル信号とを含み、前記第1トランジスタの第1サイズは、前記第2トランジスタの第2サイズより小さく、そして第2の電源スイッチセルは、1つ以上の第1トランジスタを含むが、第1のイネーブル信号への接続は除外する、請求項14に記載の電力ゲート型ブロック。前記第2の電源スイッチセルにおける1つ以上の第1トランジスタは、前記第2のイネーブル信号によりコントロールされる、請求項15に記載の電力ゲート型ブロック。集積回路の少なくとも1つの電力ゲート型ブロックへの電力をコントロールするように構成された電力マネージャーを備え、この電力マネージャーは、少なくとも第1イネーブル及び第2イネーブルを電力ゲート型ブロックに与えるように構成され、その第1イネーブルは、電力ゲート型ブロックの第1の電源スイッチトランジスタをコントロールし、そして第2イネーブルは、電力ゲート型ブロックの第2の電源スイッチトランジスタをコントロールし、第2の電源スイッチトランジスタのサイズは、第1の電源スイッチトランジスタのサイズより大きく、前記電力マネージャーは、電力ゲート型ブロックの電源オン中に第2イネーブルをアサートする前に第1イネーブルをアサートするように構成され、前記電力ゲート型ブロックは、前記電力マネージャーから第1イネーブル及び第2イネーブルを受信するように結合され、前記電力ゲート型ブロックは、その電力ゲート型ブロックに電源スイッチの第1セットを形成するように互いに隣接配置された複数の電源スイッチセルを含み、前記複数の電源スイッチセルの第1の電源スイッチセルは、第1イネーブルに代わって第2イネーブルによりコントロールされる第1の1つ以上の第1トランジスタと、これも第2イネーブルによりコントロールされる第1の1つ以上の第2トランジスタとを含み、そして前記複数の電源スイッチセルの第2の電源スイッチセルは、第1イネーブルによりコントロールされる第2の1つ以上の第1トランジスタと、第2イネーブルによりコントロールされる第2の1つ以上の第2トランジスタとを含む、集積回路。前記複数の電源スイッチセルは、前記第1イネーブルのためのバッファ回路を含む第3の電源スイッチセルを含む、請求項17に記載の集積回路。前記複数の電源スイッチセルは、前記第1イネーブルをフロップに捕獲しそしてそのフロップをコントロールするクロックの後続クロックサイクルにおいて前記第1イネーブルを伝播するフロップセルを含む、請求項17に記載の集積回路。前記複数の電源スイッチセルは、その複数の電源スイッチセルを横切って第1方向に伝播する前記第1イネーブル及び第2イネーブルを受信するように結合され且つ前記第1イネーブル及び第2イネーブルを第2方向に伝播するように構成された転回セルを含む、請求項17に記載の集積回路。前記複数の電源スイッチセルは、前記第2方向に進行する前記第1イネーブル及び第2イネーブルに結合される付加的なセルを含む、請求項20に記載の集積回路。前記複数の電源スイッチセルは、各々、その複数の電源スイッチセル各々について同一である指定量の面積を占有する、請求項17に記載の集積回路。電力ゲートは、集積回路の設計に課題を提起する。ブロックが電源オン及び電源オフされるので、ブロックへの電流の変化で電力供給接続にノイズを発生させる。ノイズは、誤った動作を引き起こすことを含めて、集積回路の動作に影響を及ぼす。更に、電流の変化率は、半導体製造プロセスのプロセス変化と共に変化し、又、集積回路に供給される供給電圧の大きさ、及び集積回路の動作温度と共に変化する。これらのファクタが電流の変化率をゆっくりさせるときには、電力ゲート型ブロックをイネーブルする遅延が増加する。従って、電力ゲート型ブロックをイネーブルする遅延と電源ノイズとのバランスをとることが課題である。更に、集積回路の物理的な設計を妨げずに、設計サイクルを過ぎて、特に、設計に遅れて、電力ゲート回路に対する変更を実施することが課題である。1つの実施形態において、構成可能な電源スイッチセル方法は、電源スイッチセグメントのような電源スイッチのセットを形成するようにアッセンブルされる複数の電源スイッチセルを設計することを含む。電源スイッチセルは、一実施形態では、その全部が、同じ量の集積回路面積を占有するように設計される。従って、設計プロセスに遅れても、周囲の回路の配置を妨げずに、1つのセルを別のセルと容易に置き換えることができる。又、一実施形態では、電源スイッチセルは、セル間を接続する相互接続層を含み、電源スイッチセルを当接することでセル間の相互接続部が自動的に接続される。従って、1つの電源スイッチセルを別のものと交換することは、セルを配置することで達成される。要求されるルーチンワークはない。以下、添付図面を参照して、本発明を詳細に説明する。本発明は、種々の変更を受けそして別の形態でも実施できるが、その特定の実施形態を一例として添付図面に示して以下に詳細に説明する。しかしながら、添付図面及び詳細な説明は、本発明を、ここに開示する特定の形態に限定するものではなく、本発明は、特許請求の範囲に規定される本発明の精神及び範囲内に入る全ての変更、等効物及び代替え物を網羅することを理解されたい。ここに使用する見出しは、編成上の目的に過ぎず、説明の範囲を限定するためのものではない。又、本出願全体にわたって使用される~してもよいという語は、許すという意味即ち、~の潜在性があるという意味で使用されるもので、強制の意味即ち、~しなければならないという意味ではない。同様に、含む、含んでいる及び含むという語は、含むことを意味するが、それに限定されない。種々のユニット、回路又は他のコンポーネントは、1つ又は複数のタスクを遂行するように構成されるものとして述べる。この点について、構成されるとは、動作中に1つ又は複数のタスクを遂行する回路を有することを一般的に意味する構造を広く表現するものである。従って、ユニット/回路/コンポーネントは、そのユニット/回路/コンポーネントが現在オンでなくても、タスクを遂行するように構成することができる。一般的に、構成されるに対応する構造を形成する回路は、ハードウェア回路、及び/又は動作を具現化するように実行できるプログラムインストラクションを記憶するメモリを含む。メモリは、スタティック又はダイナミックランダムアクセスメモリのような揮発性メモリ、及び/又は光学的又は磁気ディスク記憶装置、フラッシュメモリ、プログラマブルリードオンリメモリ、等の不揮発性メモリを含む。同様に、種々のユニット/回路/コンポーネントは、説明の便宜上、1つ又は複数のタスクを遂行するものとして説明されてもよい。そのような説明は、構成されるという句を含むものと解釈されねばならない。1つ以上のタスクを遂行するように構成されたユニット/回路/コンポーネントを表現する場合に、そのユニット/回路/コンポーネントに関して35USC§112、第6節の解釈を引用しないことが明確に意図される。電源スイッチのセグメントのような電源スイッチのセットを含む規範的集積回路について説明する。各セグメントは、以下に述べる電源スイッチセルから形成される。集積回路の設計が進むにつれて、電源スイッチ構成が変化する場合には、それらセグメントが変更される。近傍の回路は、電源スイッチセグメントの変化により妨げられず、電源スイッチセグメントにおけるブロックイネーブルのような信号経路のルーティングは、必要とされない。というのは、以下に述べるように、セルを当接することにより接続がなされるからである。集積回路及び電力ゲート型ブロックの概略図1は、集積回路10の一実施形態のブロック図である。集積回路10は、電源入力例えば、VDD及びVSS又は各々電源及び接地を受け取るように結合される。VDD電圧は、使用中に接地/VSSに対して測定された特定の大きさを有する。より詳細には、VDD電圧は、使用中に集積回路10の異なる動作点に使用される多数の大きさを有する。集積回路10は、集積回路10により占有されるエリア例えば、シリコンのような半導体基板の表面のエリアにわたって電圧を配電するために、供給電圧ごとに、例えば、グローバル電源グリッドのような相互接続部を備えている。グローバル電源グリッドは、図1には、図1のブロック14A-14C、16及び18に結合されたライン12として示されている。しかしながら、グリッドは、以下に詳細に述べるように、物理的には若干規則的な形態で配列される。集積回路10は、ブロック14A-14Cのような1つ以上の電力ゲート型回路ブロックを含む。各ブロック14A-14Cは、集積回路10の望ましい動作を具現化するように配置されたトランジスタのような回路を含み、従って、回路ブロックであるが、ここでは簡単化のために単にブロックと称される。例えば、ブロック14A-14Cは、プロセッサ又はその一部分例えば、プロセッサ内の実行ユニット;インターフェイス回路;グラフィック処理回路のような周辺回路;ユーザインターフェイス回路;オーディオ及び/又はビデオ処理回路のようなマルチメディア回路;等である。一般的に、回路ブロックは、1つ以上の識別可能な動作を具現化する関連回路のセットを含む。関連回路は、入力に対して論理的動作を行って出力を発生するので、論理回路1つ又は複数と称される。所与の回路ブロック内の回路は、関連しているので、1つのユニットとして電源オン又は電源オフされる。各回路ブロックは、一般的に、集積回路の設計中にユニットとして処理される例えば、集積回路内にユニットとして物理的に配置される。回路ブロックは、更に、メモリ回路例えば、種々のスタティックランダムアクセスメモリ又はSRAM、及び論理回路の一部分である他の記憶装置を含む。電力ゲート型回路ブロック又は単に電力ゲート型ブロックは、ブロックイネーブル入力信号のデアサーションに応答して中断される電源電圧VDD又はVSSの少なくとも1つを有する回路ブロックである。電力ゲート型ブロックは、グローバルな電源グリッド及びローカルな電源グリッドに結合された電源スイッチを含む。イネーブルがアサートされた場合には、電源スイッチは、グローバルな電源グリッドとローカルな電源グリッドを電気的に接続する。イネーブルがデアサートされた場合には、電源スイッチは、グローバルな電源グリッドとローカルな電源グリッドを電気的に分離する。グリッドを電気的に接続するとき、電源スイッチは、オンであると称され、そしてグリッドを電気的に分離するとき、電源スイッチは、オフであると称される。グローバルな電源グリッドの電圧は、電気的に接続されたときにローカルな電源グリッドに現れる。しかしながら、スイッチは、ある程度のインピーダンスを有し、従って、ローカルな電源グリッドの電圧は、グローバルな電源グリッドの電圧とは異なる。ローカルな電源電圧は、バーチャル例えば、バーチャルVDD又はバーチャルVSSと称される。電力ゲート型ブロック14A-14Cがイネーブルされると、電源スイッチがターンオンし、そして電流が流れて、電力ゲート型ブロック14A-14Cのローカルな電源グリッドを充電又は放電する。あるケースでは他の回路に誤った振舞いを生じさせるに充分なノイズを発生するグローバルな電源グリッドにおける電流の変化率di/dtを減少するために、電力ゲート型ブロック14A-14Cは、電源スイッチのターンオンを食い違わせる。特に、ここに示す実施形態では、電力ゲート型ブロック14A-14Cは、1つ以上のブロックイネーブルに加えてクロック信号図1のBE_Clkを受信する。電力ゲート型ブロック14A-14Cは、BE_Clkの各クロックサイクルに電源スイッチの異なるサブセットをイネーブルし、従って、電源スイッチの全セットを同時にイネーブルする場合に比して、電流の変化率を減少させる。ある実施形態では、BE_Clkの周波数をコントロールすることにより、電流の変化率が許容レベルにコントロールされる。より詳細には、電力ゲート型ブロック14A-14Cは、BE_Clkによりコントロールされるフロップ又は他のクロック型記憶装置の直列結合セットを含む。各フロップは、電源スイッチの各サブセットに結合され、そして電力マネージャー18からのブロックイネーブル及びBE_Clkに応答してサブセットにイネーブルを与える。ここに示す実施形態では、電力マネージャー18は、BE_Clkクロックを発生するクロックジェネレータ回路19を備えている。クロックの周波数は、クロックジェネレータ回路19に結合されたBE_Clk_Freqレジスタ17を経てプログラムすることができる例えば、IC10内の又はIC10に結合されたプロセッサで実行されるソフトウェアを経て。ある実施形態では、プログラムされる周波数は、集積回路のプロセス/電圧/温度PVT条件とは独立している。例えば、電力ゲート型ブロックの1つのフロップによりイネーブルされる電源スイッチの遅延は、最も高速なPVT条件に対して決定され、そして遅延の1/2に対応する周波数がプログラム可能な周波数として選択される。他の実施形態では、レジスタ17にプログラムされる周波数は、集積回路10が製造されるときに入れられるプロセスパラメータの指示に基づく例えば、パラメータは、高速プロセス、典型的プロセス又は低速プロセスを指示する。又、周波数は、現在供給電圧の大きさに基づいてもよい。低い電圧は、トランジスタの低速動作を招き、di/dtの影響を、高い電圧に比して減少し、従って、要望があれば、高い周波数を許す。ある実施形態では、周波数は、動作温度に基づいてもよい。高い動作温度は、トランジスタの低速動作を招き、di/dtの影響を、低い温度に比して減少し、従って、要望があれば、高い周波数を許す。クロックジェネレータ回路19は、任意の形式のクロックジェネレータでよい例えば、位相固定ループ、入力クロックを受け取ってその周波数を分割するクロック分割器、クロック乗算器、等。電源スイッチのイネーブルを食い違わせるのに加えて、電源スイッチは、電源スイッチを形成するトランジスタのための2つ以上の装置サイズを含む。特に、電源スイッチは、小型トランジスタ及び大型トランジスタを含む。小型トランジスタ例えば、小さなチャンネル巾は、大型トランジスタ例えば、大きなチャンネル巾より電流容量が低いが、ゲートキャパシタンスも低く、従って、より迅速にターンオンする。ある実施形態では、小型トランジスタは、大型トランジスタよりも低いスレッシュホールド電圧で具現化されてもよい。一実施形態では、小型トランジスタが最初にイネーブルされて、ローカルな電源グリッドが充電される間に低いdi/dtを発生し、その後に大型トランジスタとなる。一般的に、トランジスタのサイズは、その電流容量を指す。例えば、相補的な金属酸化物半導体CMOSトランジスタは、チャンネルの巾に関してサイズを測定する。電力マネージャー18は、ブロック14A-14C及び16に結合され、そしてブロック14A-14C及び16のアクティビティを監視して、電力ゲート型ブロック14A-14Cのためのブロックイネーブルを発生するように構成される。1つのブロックのアクティビティは、別のブロックがアクティブになろうとしていて電源オンされねばならないという指示子である。例えば、ブロック14A-14C及び16は、パイプラインの一部分である。1つのパイプライン段がアクティブである場合には、おそらく、次の段も間もなくアクティブとなる。同様に、プロセッサにおいて、フェッチ要求は、インストラクションが間もなくフェッチされてデコードされ、従って、実行ユニットが電源オンされることを指示する。電力ゲート型ブロックは、システムオンチップのコンポーネントであり、あるコンポーネントから別のコンポーネントへの通信は、ブロックを電源オンする必要があることを指示する。又、ブロックのアクティビティは、そのブロック又は別のブロックがアイドル状態になろうとしそして電源オフされることも指示する。非ゲート型ブロック16は、電力ゲート動作のためにイネーブルもディスエイブルもされないが、そのアクティビティは、電力ゲート型ブロックがディスエイブルされたかどうか決定するのに有用である。ある実施形態では、電力ゲート動作に加えてクロックゲート動作が具現化される。このような実施形態では、電力マネージャー18がクロックゲート動作も具現化するか、又はクロックゲート動作は、個別に具現化されてもよい。電力マネージャー18は、図1ではブロックとして示されているが、実際には、必要に応じて分散されてもよい。一般的に、電力マネージャー18は、ブロックを電源オフするためにブロックイネーブル1つ又は複数をデアサートし、そしてブロックを電源オンするためにブロックイネーブル1つ又は複数をアサートするように構成される。ブロックイネーブル及びここに述べる他の信号は、ある論理的状態においてアサートされ、そして他の論理的状態においてデアサートされる。例えば、信号は、低い論理的状態バイナリ0においてアサートされ、そして高い論理的状態バイナリ1においてデアサートされる。或いは又、信号は、低い論理的状態においてデアサートされ、そして高い論理的状態においてアサートされてもよい。異なる信号が異なるアサート/デアサート定義を有してもよい。ある環境では、更なる明瞭化のために、信号は、低でアサートと称されてもよいし、或いは又高でアサートと称されてもよい。電力ゲート型ブロック当たり1つ以上のブロックイネーブルがあってもよい。例えば、電源スイッチのサイズごとにブロックイネーブルがあってもよい例えば、小型イネーブル及び大型イネーブル。或いは又、電力ゲート型ブロック当たり1つのブロックイネーブルが電力マネージャー18により送信されてもよく、そして電力ゲート型ブロックは、小型イネーブル及び大型イネーブルをローカルで発生する又は他の望ましいイネーブルをローカルで発生するように構成されてもよい。種々の実施形態において、供給電圧が尽きる前に電力ゲート型ブロック14A-14Cがそのブロックイネーブルをデアサートした後に時間周期が経過し、そして電力ゲート型ブロックが安定して使用準備ができたとみなされる前にイネーブルがアサートされた後に時間周期がある。電力マネージャー18は、ブロックイネーブルがデアサートされるかどうか決定するとき、及びブロックの次の電源オンに対してブロックイネーブルをいつ再アサートすべきか決定する上で、これらの時間を考慮するように構成される。電源スイッチによって与えられるローカル及びグローバルな電源グリッドの電気的分離は、一般的に、それらグリッド間にアクティブな電流がないことを指す。電源スイッチそれ自体に漏洩電流があり、従って、ある程度の漏洩電流が流れる。同様に、ローカル及びグローバルな電源グリッドの電気的接続は、グローバルなグリッドからローカルなグリッドへ電圧を与えるためのグリッド間のアクティブな電流を指す。別の見方をすれば、電気的に接続されたグリッドは、それらの間に非常に低インピーダンスの経路を有し、一方、電気的に分離されたグリッドは、非常に高インピーダンスの経路を有する。更に別の見方をすれば、電気的に接続されたグリッドは、一方のグリッドから他方のグリッドへアクティブに電圧を通過させ、電気的に分離されたグリッドは、電圧の通過を防止する。ローカル及びグローバルな電源グリッドは、一般的に、集積回路10の種々のエリアにわたって電源電圧を配電する。グローバルな電源グリッドは、集積回路10の全エリアにわたって電圧を配電し、一方、ローカルな電源グリッドは、電力ゲート型ブロック内で電源電圧を配電する。非ゲート型ブロックもローカルな電源グリッドを備えているが、電源スイッチを含まないので、ローカルな電源グリッドは、本質的に、グローバルな電源グリッドの一部分である。一般的に、電源グリッドは、任意の構成を有する。例えば、一実施形態では、所与のブロックは、ある物理的な位置における基礎的回路への電源接続を有する例えば、エリアにわたる規則的な間隔のチャンネル。電源グリッドは、これら規則的間隔のチャンネル上に延びる配線を含む。又、インピーダンスを減少すると共に局所的な電流ホットスポットへ電流を供給するために配線に直交して延びるワイヤもある。他のグリッドは、任意の種類の配電相互接続部を含み、及び/又はグリッドに不規則性があり、又は相互接続部が本質的に金属の平面である。一実施形態において、グローバルな電源グリッドは、最上位の金属層配線層、即ち半導体基板の表面から最も遠い層、の1つ以上に設けられる。ローカルな電源グリッドは、下位金属層に含まれる。電源グリッド間の接続は、半導体基板の表面において電源スイッチに対してなされる。金属は、集積回路10の製造に使用される半導体製造プロセスにおいて相互接続に使用される導電性金属である。例えば、金属は、銅、アルミニウム、タングステン、その組み合わせ例えば、アルミニウム又は銅の配線層及びタングステンのビア、その合金、等である。電源電圧VDD及びVSSは、一般的に、外部から集積回路へ供給され、そして一般的に、使用中は比較的静的であることが意図される。供給電圧の大きさは、使用中に例えば、電力管理のために意図的に変化されてもよいが、動的に変化する信号を解釈する形態で大きさの変化が受信回路により解釈されるように意図されてはいない。同様に、動作中に電源電圧のローカル変化が生じるがVDDの降下又はVSSの反発のような、それらの変化は、一般的に、望ましからぬ過渡的現象である。電源電圧は、回路が評価するときの電流のソース及びシンクとして働く。上述したように、電力ゲート型ブロック14A-14Cは、例えば、インアクティブであるときに、電力ゲート作動させて、集積回路の電力消費を減少させる。従って、電力ゲート型ブロック14A-14Cは、各々、1つ又は複数のイネーブル信号図1のブロックイネーブルを受信するように結合される。各ブロックのブロックイネーブル信号は、そのブロックに対して個別の独特の信号であり、電力ゲート型ブロック14A-14Cが個々にイネーブルされたりされなかったりする。あるケースでは、1つ以上の電力ゲート型ブロックがイネーブルを共有してもよい。共有されたブロックイネーブルは、物理的に同じ信号であるか又は論理的に同じ信号である即ち、信号は、物理的に個別であるが、論理的に同様に作用する。又、集積回路10は、非ゲート型ブロック16のような1つ以上の非ゲート型回路ブロックを含んでもよい。非ゲート型ブロックは、電源スイッチをもたずに電源グリッド12に結合され、従って、集積回路10が電源オンされるときに電源オンされる。非ゲート型ブロックとは、ほとんど又は全ての時間中にアクティブであって、例えば、著しい電力節約を生じさせるために電源スイッチを含ませてそれを電力ゲート作動させるよう試みることが予想されないブロックである。図1には、1つの非ゲート型ブロック及び3つの電力ゲート型ブロックが示されているが、一般的に、種々の実施形態では、いかなる数の1つ以上の電力ゲート型ブロック及び非ゲート型ブロックがあってもよい。同様に、集積回路10には2つ以上の電力マネージャー18があってもよい例えば、電力ゲート型ブロックの種々の非重畳サブセットをイネーブル/ディスエイブルする。1つ以上の回路ブロックは、状態記憶装置例えば、メモリ、フロップ、レジスタを含むことに注意されたい。状態を状態記憶装置又は状態記憶装置の幾つかに保持することが望まれる。そのようなケースでは、グローバルな電源グリッドは、電源-接地経路に電源スイッチをもたずに状態記憶装置へ電力を供給する。例えば、電力ゲート型ブロックには、電源スイッチをもたない個別のローカル電源グリッドが設けられる。集積回路10には2つ以上の電源電圧が与えられる例えば、複数の独立したVDD入力があることに注意されたい。例えば、SOCでは、種々の回路ブロックに、動作中に、異なる大きさの供給電圧が供給される。図2は、電力ゲート型ブロック14Aの一実施形態のブロック図である。他の電力ゲート型ブロック14B-14Cも同様である。図2の実施形態では、電力ゲート型ブロック14Aは、図示されたように、その電力ゲート型ブロック14A内の種々の物理的位置に配置された複数の電源スイッチを備えている。即ち、電力ゲート型ブロック14Aにより占有されるエリアにわたり電源スイッチが物理的に分散される。この実施形態では、電源スイッチは、規則的な間隔で配置されるが、他の実施形態では、規則的ではない他の分散が使用されてもよい。各位置は、複数の電源スイッチを含む例えば、電源スイッチセグメント20Aは、複数の電源スイッチを含む。1つの位置の電源スイッチは、電源スイッチ20A-20Eのセグメントと称される。電力ゲート型ブロック14Aは、更に、電力コントロール回路24を備えている。電力コントロール回路24は、図2にブロックとして示されているが、ある実施形態では、電源スイッチセグメントの位置付近に物理的に分散されてもよい。電力ゲート型ブロック14Aのブロックイネーブル及びBE_Clkは、電力コントロール回路24に結合される。電力コントロール回路24は、電源スイッチセグメント20A-20Eの各々に結合されて、各セグメントに各ローカルブロックイネーブル図2のBE1-BE5を供給する。この実施形態では、電力ゲート型ブロック14AのグローバルなVDDグリッド12AとローカルなVDDグリッドとの間に電源スイッチが結合される。ローカルなVDDグリッドは、図2では、電源スイッチセグメント20A-20E間の水平線として示されている。電源スイッチセグメント20A-20Eの各々の間には、論理回路22A-22Dが設けられる。論理回路22A-22Dは、ローカルVDDグリッドにより付勢されると共に、図2には示されていないローカルVSSグリッドによっても付勢される。グローバルなVSSグリッド12Bは、論理回路22A-22Eの各々に結合されて示されているが、一般的に、グローバルなVSSグリッド12Bが結合されるのはローカルなVSSグリッドである。図2は、電力ゲート型ブロック14Aの縁に電源スイッチセグメント20A及び20Eを示し、電力ゲート型ブロック14Aの縁と電源スイッチセグメント20A及び20Eとの間には回路がないが、これらの電源スイッチセグメントは、必ずしも正に縁に配置されなくてもよい。換言すれば、論理回路は、図2の電源スイッチセグメント20Aの左側、及び/又は図2の電源スイッチセグメント20Eの右側に配置されてもよい。電力コントロール回路24は、電力マネージャー18からのブロックイネーブル及びBE_Clkに応答してセグメントに対するローカルブロックイネーブルBE1-BE5を発生する。特に、電力コントロール回路24は、ローカルブロックイネーブルのアサーションを食い違わせる。例えば、電力コントロール回路24は、BE_Clkのクロックサイクルごとに1つのローカルブロックイネーブルをアサートする。他の実施形態では、クロックサイクル当たり2つ以上のセグメントをイネーブルするdi/dt作用が設計限界より低い限り、クロックサイクル当たり2つ以上のローカルブロックイネーブルがアサートされる。更に、ある実施形態では、セグメント当たり2つ以上のローカルクロックイネーブルがあり、そして所与のセグメントに対するローカルブロックイネーブルが食い違わされる。電力ゲート型ブロックにおけるセグメント及びローカルブロックイネーブルの数は変化してもよく、図2に示すものより多くても少なくてもよい。電源スイッチは、一般的に、アサートされたイネーブル信号に応答してグローバルな電源グリッドにローカルな電源グリッドを電気的に接続すると共に、デアサートされたイネーブル信号に応答してグローバルな電源グリッドからローカルな電源グリッドを電気的に分離する回路を含む。例えば、各電源スイッチは、VDD電源グリッドにおける電源スイッチを具現化する実施形態についてはP型金属酸化物半導体PMOSトランジスタである。PMOSトランジスタのゲートは、おそらくバッファされたローカルブロックイネーブル信号図2のBE1-BE5を受信するよう結合され、そのソースは、グローバルVDDグリッド12Aに結合され、そしてそのドレインは、1つ以上のローカルVDDグリッドラインに結合される。従って、ブロックイネーブル信号は、この例では低でアサートされて、PMOSトランジスタをオンにし、そしてグローバルなVDDグリッド12AからローカルなVDDグリッドラインへアクティブに電流を導通する。VSSグリッドにおいて電源スイッチを具現化する実施形態も同様であるが、そのような実施形態では、トランジスタがN型MOSNMOSトランジスタであり、そしてブロックイネーブルは、高でアサート/低でデアサートである。図3は、電力コントロール回路24の一実施形態を詳細に示すブロック図である。ここに示す実施形態では、電力コントロール回路24は、クロック型記憶装置30A-30Eのセットを備えている。クロック型記憶装置とは、クロック信号に応答して入力データを捕獲しそしてそのデータを、次のデータ捕獲まで、安定状態に記憶するように構成された装置である。クロック型記憶装置は、フロップ、レジスタ、ラッチ、等を含む。この説明の残り部分に対し一例としてフロップを使用するが、一般的に、他の実施形態では、いかなるクロック型記憶装置が使用されてもよい。フロップ30A-30Eは、互いに直列に接続される。即ち、各フロップ30A-30Eの出力は、別のフロップ30A-30Eへ入力として接続される。タイミングをとるために、各フロップ30A-30Eの出力は、バッファに入れられ、そしてバッファの出力が直列接続における次のフロップ30A-30Eへの入力となる。一般的に、フロップ30A-30Eの1つからフロップ30A-30Eの別の1つへ論理的に等価な信号出力を与える接続は、フロップ30A-30Eの直列接続である。より詳細には、ここに示す実施形態では、フロップ30Aは、電力マネージャー18からブロックイネーブルを受信するように結合され、フロップ30Bは、フロップ30Aの出力を受け取るように結合され、フロップ30Cは、フロップ30Bの出力を受け取るように結合され、フロップ30Dは、フロップ30Cの出力を受け取るように結合され、フロップ30Eは、フロップ30Dの出力を受け取るように結合され、等々となる。フロップ30A-30Eは、BE_Clkによりクロックされる。更に、各フロップ30A-30Eの出力は、図3に示すように、ローカルブロックイネーブルBE1-BE5の1つである。この場合も、ローカルブロックイネーブルを発生するために出力がバッファに入れられてもよい。各電源スイッチセグメント20A-20E内の電源スイッチの負荷及びバッファは、共に、電源スイッチセグメント20A-20Eを通るブロックイネーブル信号の伝播に遅延を生じさせる。電源スイッチセグメントは、最良のケースのPVT条件における伝播遅延が、電力ゲート型ブロックを電源オンするための許容di/dt以下のdi/dtを与えるように設計される。最良のケースのPVTとは、一般的に、回路の応答を条件の他の組み合わせより迅速なものさせる条件を指す。即ち、最良のケースのプロセスパラメータとは、最も迅速に応答する回路を生じさせるパラメータである。最良のケースの電圧とは、集積回路10によりサポートされる最高の大きさの供給電圧である。最良のケースの温度とは、集積回路によりサポートされる最低温度である。同様に、最悪のケースのPVT条件とは、回路を他の組み合わせよりゆっくり応答させる条件である。従って、最悪のケースのプロセスパラメータは、ゆっくりと応答する回路を生じさせる。最悪のケースの電圧とは、最低の大きさのサポート電圧であり、そして再句のケースの温度とは、最高のサポート温度である。従って、電源スイッチセグメントが最良のケースのPVT条件においてdi/dt制約を満足し、そしてBE_Clkのクロック周期が少なくとも電源スイッチセグメントに対するローカルブロックイネーブル伝播遅延と同程度の長さである場合には、フロップ30A-30Eを使用して電源スイッチセグメントをイネーブルすることでdi/dt制約を満足する。同様に、電源セグメント当たり2つ以上のローカルブロックイネーブルが使用される場合には、所与のローカルブロックイネーブル及びそれに関連したバッファ動作によりコントロールされる電源スイッチのサブセットは、イネーブルがアサートされるときに経験されるdi/dtがdi/dt制約を満足するように設計される。同じローカルブロックイネーブルを使用して2つ以上の電源スイッチセグメント20A-20Eがイネーブルされる場合には、電源スイッチセグメントは、電源スイッチセグメントの組み合わせでdi/dt制約を満足するように設計される。一実施形態において、BE_Clk周波数は、クロック周期が最良のケースの伝播遅延のほぼ2倍となるようにプログラムされる。即ち、BE_Clk周波数は、最良のケースのPVT条件においてサポートできる周波数のほぼ1/2でよい。プログラムされる周波数は、PVT条件のいかなる任意のセットに対しても使用できる即ち、周波数は、PVT免除である。そのような周波数は、一実施形態では、PVT条件にわたってdi/dt制約に違反せずにPVT条件にわたって最も迅速な傾斜率を与える。電力ゲート型ブロックのウェイクアップ時間は、プログラムされたクロック周期に直列のフロップの数を乗算して、1つの電源スイッチセグメントの最悪ケース遅延を加算したものとなる。プログラムされた周波数は、最良ケース周波数の約1/2である。というのは、例えば、最良ケース周波数の厳密に1/2の周波数は、集積回路10に供給されるクロックに基づき集積回路10において発生するのに便利でないことがあるためである。例えば、発生するのに便利で且つ便利な周波数の中で最良ケース周波数の1/2に最も近い周波数が使用される。或いは又、発生するのに便利で、最良ケース周波数の1/2に最も近く、且つ最良ケース周波数の1/2未満である周波数が使用されてもよい。クロック周期の付加的な長さは、ジッタ又は他のクロック不確実性、タイミング分析の不確実性、等に対する保護帯域を与える。従って、最良ケース以外のPVT条件が存在する場合には、1つの電源スイッチセグメント又はローカルブロックイネーブルに対する伝播遅延は、次のセグメントがそのローカルブロックイネーブルをアサートしなときに完了しないことがある。しかしながら、これらのケースでは、各セグメントのdi/dtは、最良ケースPVT条件で経験するものより小さくなる。従って、全体的なdi/dtは、di/dt使用を依然満足する。他の実施形態では、BE_Clkの周波数は、集積回路10において実際に経験されるPVT条件に基づいて調整される。ある実施形態では、ローカルブロックイネーブルの接続性を保証するためにテスト回路が設けられる。例えば、各ローカルブロックイネーブルBE1-BE5が伝播され、次いで、テスト回路へ返送される。テスト回路は、ORゲートの列を備え、それらは、電力マネージャー18からのブロックイネーブルを、返送されたローカルブロックイネーブルと論理ORして、ブロックイネーブルグッドバーBE_G_信号を発生する。又、テスト回路は、ANDゲートの列も備え、それらは、電力マネージャー18からのブロックイネーブルを、返送されたローカルブロックイネーブルと論理ANDして、ブロックイネーブルグッド信号BE_Gを発生する。BE_G信号が、電力マネージャー18からのブロックイネーブル上の論理1に応答して論理1である場合には、論理1が電源スイッチセグメントを通して首尾良く伝播するか、又はスタックアットワン欠陥が存在する。同様に、BE_G_信号が、電力マネージャー18からのブロックイネーブル上の論理0に応答して論理0である場合には、論理0が電源スイッチセグメントを通して首尾良く伝播するか、又はスタックアットゼロ欠陥が存在する。BE_G及びBE_G_の両信号が電力マネージャー18からのブロックイネーブル上の対応値に対して首尾良くサンプリングされた場合には、ローカルブロックイネーブルの接続性が検証される。別の実施形態では、フロップ30A-30Eがスキャン可能なフロップである。各フロップのスキャンインは、各スイッチセグメントから返送路へ結合され、そしてフロップをスキャンして、接続性の問題を検出する。ここに示す実施形態は、フロップ30A-30Eの直列接続セットを使用して、電力ゲート型ブロック内のブロックイネーブルを食い違わせるが、他の実施形態では、他の構成が使用されてもよい。例えば、電源スイッチセグメントからの返送ローカルブロックイネーブルは、次のフロップ30A-30Eの入力に結合される例えば、図3においてテスト回路32のAND及びORゲートへの入力として結合された電源スイッチセグメント20Aからの返送BE1は、フロック30の入力に結合され、電源スイッチセグメント20Bからの返送BE2は、フロップ30Cの入力に結合され、等々である。電源スイッチセグメントの標準セル方法ブロック14Aのような電力ゲート型ブロックの設計が進行するにつれて、所与の電源スイッチセグメント20A-20Eにおける電源スイッチの構成が変化し得る。集積回路10の設計サイクルにわたる変化をサポートするため、予め設計された電源スイッチセルのセット設けて、電源スイッチセグメント20A-20Eを形成する。一実施形態では、電源スイッチセルは、全て、集積回路10において同じ量の面積を占有し、従って、セグメント20A-20Eにより占有される面積を妨げることなく、1つの電源スイッチを別の電源スイッチと交換することができる。従って、電力ゲート型ブロックの全体的な物理的設計には影響がない例えば、論理回路22A-22Dの位置を変更する必要がなく、論理回路間の配線を変更する必要がなく、等々。更に、一実施形態では、電源スイッチセルは、回路を含まない幾つかのルーティングセルを除いてセルに含まれる回路を備えるだけでなく、電源スイッチにより使用されるブロックイネーブル信号に対する相互接続層も備えている。相互接続層は、集積回路のいわゆる金属層の一部分である。論理回路22A-22Dに使用される標準セルのような典型的な標準セルでは、相互接続層の下に形成されたローカル相互接続部例えば、ポリシリコン相互接続部と、他のセルから入力信号を与えそして他のセルへ出力信号を搬送するために相互接続層を接続できるポートとをセルが備えている。しかしながら、セル間の相互接続は、設計プロセスのルーティングステップにおいて、セルが配置された後に追加される。電源スイッチセルでは、ブロックイネーブル信号のルートが前もって分かる。各セルは、同じ空間的位置に相互接続部を含み、セルを当接する又はセルを互いに隣接して配置することで、各セルに含まれた相互接続部を自動的に接続する。即ち、相互接続部は、縁に沿った固定位置においてセルの縁まで完全に延び、当接するセルの相互接続部が接触して導電性経路を形成する。従って、電源スイッチセルをアッセンブルして、セグメントを形成することにより、セグメントを通るブロックイネーブル信号の信号経路が自動的に形成される。電源スイッチセル間ではルーティングステップは要求されない。一般的に、電源スイッチセルは、電源セグメントの一部を形成するのに使用される回路及び/又は相互接続部を含む。電源スイッチセルは、次のものの1つ以上を含む。即ち、スイッチセルブロックイネーブル相互接続部と共に1つ以上の電源スイッチを含む、スキップセル以下に詳細に述べる、バッファセルブロックイネーブル信号をバッファするためのバッファ回路を含む、一方向に進行するブロックイネーブルを異なる方向にルーティングするための転回セル、BE_Clkに基づいてブロックイネーブルを捕獲して伝播するように構成された1つ以上のフロップを含むフロップセル、並びに回路は含まずに相互接続部を含んでいてクロックイネーブルの信号経路を形成する種々のルーティングセル。信号経路は、ある物理的位置から別の物理的位置へ信号を搬送する相互接続部を含むものである。信号経路は、1つ以上の電源スイッチセル内に相互接続部を含む。相互接続部は、信号電圧及び電流を搬送する導電性材料を含む。図4は、電源スイッチセルで形成された電源スイッチセグメント20Aの一実施形態のブロック図である。他の電源スイッチセグメント20B-20Eも同様であるが、電源スイッチセルの構成は、所与の電力ゲート型ブロック及び/又は異なる電力ゲート型ブロック内のセグメントごとに変化する。ここに示す実施形態では、電源スイッチセルの3つの列が示されている。電源スイッチセルは、フロップセル40A、バッファセル40B、スキップセル40C、スイッチセル40D、転回セル40E、ルートセル40F、及び返送セル40Gを含む。各セルの相互接続部が図4に示されている。相互接続部のドット例えば、参照番号42は、セル内の回路を相互接続部に接続するポートを指示する。セル40A-40Gを当接することにより、相互接続部は、ブロックイネーブルのための信号経路を形成する。例えば、小さなブロックイネーブル図4のBE_Smallは、フロップセル40Aにより受け取られ、そしてフロップセル40Aからバッファセル40Bへ伝播される。バッファセル40Bは、BE_small信号をバッファして、そのバッファした信号を出力するためのバッファ回路を備えている。出力相互接続部は、スキップ及びスイッチセル40C及び40D上の相互接続部、並びに次のバッファセル40Bへの入力相互接続部と共に、BE_small信号のための信号経路の一部分である導体44を形成する。同様に、導体46及び48は、BE_small信号のための信号経路の一部分を形成し、次いで、BE_small信号は、フロップセル40Aを通してセグメント20A内の次の列へ伝播される。他の実施形態では、第1列の頂部にある転回セル40Eに代わって、ルートセル40Fを使用して、BE_small信号を次の列へ送信する。返送セル40Gは、BE_small信号をフロップセル40Aへ返送する例えば、図示されていない別のフロップセル40Aへ接続するために。他の実施形態では、返送セル40Gが使用されず、BE_small信号は、図4に示すように、左側の列から別のセグメントへルーティングされる。BE_Big信号も、同様に、セグメント20Aを通してルーティングされる。図4のセグメント20Aの実施形態は、単なる例示に過ぎない。他の実施形態では、含まれる列がそれより多くても少なくてもよい。更に、他の実施形態では、任意の形状の電源スイッチセルを有してもよい。例えば、図4に示すように電源スイッチセルの右側又は左側にセルを当接することを許すルートセル又は転回セルが定義される。従って、種々の実施形態において、電源スイッチセグメントの望ましい形状がサポートされる。図5は、電源スイッチセル方法の一実施形態に対する電源スイッチセルの種々の実施形態を示すブロック図である。セルに含まれる相互接続部は、図5に実線で示されている。セル内のローカル接続は、破線で示されている。転回セル40Eは、図4に示す対応セルの一実施形態である。転回セル40Eは、図4において上方に進行する信号を受信するための相互接続部を含み、そして図4に示すように信号の進行方向を下方へ変えながら一対のインバータを通して信号をバッファする。転回セル40Eは、BE_small及びBE_Bigの両信号を転回する。又、図4には、別の転回セル40Hも示されている。転回セル40Hは、転回セル40Eの逆であり、下方に進む信号を受信して、それを、バッファインバータを経て上方に進む信号へと転回する。他の実施形態は、上方又は下方に進む信号を右又は左へ転回し、及び/又は右又は左へ進行する信号を上方又は下方へ転回することもサポートする。即ち、転回セル40E及び40Hは、信号を180°転回し、そして90°又は270°の転回もサポートされる又は必要に応じて他の方向。ブロックイネーブル信号の相互接続部は、上述したように、隣接セルの相互接合部に接触するように下縁転回セル40E又は上縁転回セル40Hへと延びる。信号の進行方向上方、下方、右方及び左方は、図中のセルの描写に対するもので、説明上使用されるものに過ぎないことに注意されたい。信号は、一般的に、集積回路10が形成される半導体基板の表面に平行な平面内を、又は層間のビアにおいてその平面に垂直に、進行する。スイッチセル40Dも示されており、1つ以上の小型スイッチ50及び1つ以上の大型スイッチ52を備えている。小型スイッチ50のゲート端子は、上方に進行するBE_Small信号を受信するように結合されポート54、そして大型スイッチ52のゲート端子は、BE_Big信号に結合されるポート56。スイッチ50及び52の各々は、ソースがグローバルなVDDグリッドに結合され、そしてドレインがローカルなVDDグリッドに結合される図5には示さず。図示されたように、各スイッチは、この例では、PMOSトランジスタである。例えば、スイッチ50は、1つ以上の小型PMOSトランジスタ短いチャンネル巾であり、そしてスイッチ52は、1つ以上の大型PMOSトランジスタ広いチャンネル巾である。従って、スイッチ50及び52は、対応するブロックイネーブル信号の低アサーションによりアクチベートターンオンされる。別のスイッチセル40Iも示されている。スイッチセル40Iは、下方に進行するBE_Small信号及びBE_Big信号各々ポート58及び60を受信するように結合される。他の実施形態は、1つの上方に進行する信号及び1つの下方に進行する信号に結合する組み合わせを具現化する。各々のケースにおいて、上方に進行する信号及び下方に進行する信号の両方に対する相互接続部がスイッチセル40D及び40Iに設けられる。相互接続部は、図示されたように、セルの上縁及び下縁へと延びて、隣接セルの相互接続部に接触する。従って、スイッチセル40D及び40Iの相互接続部は、上方及び下方に進行する信号がセルを通過するようにさせる。バッファセル40Bが図5に示されており、上方に進行する信号のためのバッファ回路を備えている。別のバッファセル40Jは、下方に進行する信号のためのバッファ回路を備えている。非バッファ信号は、相互接続部を通過するようにして与えられる。スイッチセル40D及び40Iと同様に、相互接続部は、バッファセル40B及び40Jの縁まで延びて、隣接セルの相互接続部に接触される。ある実施形態では、上方の進行方向及び下方の進行方法の両方において信号をバッファするバッファセルも具現化される。スキップセル40Cは、小型電源スイッチ50及び大型電源スイッチ52の両方が上方に進行するBE_Big信号を受信する各々ポート62及び64ように結合されて示されている。同様に、スキップセル40Kは、下方に進行するBE_Big信号を受信する各々ポート66及び68ように結合された小型電源スイッチ50及び大型電源スイッチ52の両方を備えている。他の実施形態では、スイッチ50及び52の一方を、上方に進行するBE_Big信号に結合し、そしてその他方を、下方に進行するBE_Big信号に結合する。ここでも、スイッチセル40D及び40Iと同様に、スキップセル40C及び40Kの相互接続部がセルの上縁及び下縁まで延びて、当接セルに接触する。スキップセルは、セルの小型電源スイッチをBE_small信号に結合せず、BE_small信号のアサーションに応答してターンオンされる小型電源スイッチの数を減少する。スイッチセルに代わってスキップセルを使用することで、電力ゲート型ブロックの電源オン時に早期にアクチベートされるトランジスタの数を減少し、従って、電源のdi/dtノイズを減少する。従って、電源オンが生じる速度及びそれに対応するdi/dtノイズ、並びに電源の他の特性は、スキップセルに比して異なる数のスイッチセルを選択することにより調整される。他の実施形態では、スキップセルは、小型スイッチ50を含まない。更に別の実施形態例えば、1つのサイズの電源スイッチのみを具現化する実施形態では、スキップセルは、回路を含まないルーティングセルである。フロップセル40Aは、BE_Clk信号に応答してBE_Small及びBE_Bigブロックイネーブルを各々捕獲するためのフロップ70及び72を備えている。他の実施形態は、より多くの又はより少ないブロックイネーブル、及びそれに対応するより多くの又はより少ないフロップを具現化する。フロップ70の出力は、セルから上方に進行するBE_Small信号のためのポートに結合され、フロップ72の出力は、セルから上方に進行するBE_Big信号のためのポートに結合される。フロップ70及び72は、共に、図3に示すフロップ30A-30Eの1つを具現化する。下方に進行する返送BE_Small及びBE_Big信号並びにセルの右側から到着する返送信号のための相互接続部は、基礎的なフロップを妨げないために図5には示されていないが、図4に示すように設けられる。フロップセル40Aの相互接続部は、セルの左、右及び上縁まで延びて、当接セルへの相互接続部に接触すると共に、セル40へのBE_Big、BE_Small及びBE_Clk信号入力に接触する。入力信号は、通常のルーティング技術を使用してフロップセル40Aを含むセグメントへルーティングされる。ルートセル40F及び返送セル40Gは、ここに示す実施形態では、相互接続部のみを含む。一実施形態では、全ての相互接続部が金属層に含まれるが、図5では幾つかの相互接続部が破線形態で示されている。付加的な融通性を許すため、ある実施形態では、種々の付加的なルート/返送セルが定義されてもよい。上述した他のセルのように、相互接続部は、セル40F及び40Gの縁まで延びて、他のセルと接触をなす。図5に示す電源スイッチセルのセットは、1つの実施形態であり、他の実施形態は、図示されたセルのサブセット、並びに付加的なセルを伴うサブセット又はスパーセットを含めて、電源スイッチセルの他のセットを具現化できることに注意されたい。例えば、一実施形態は、スイッチセル40D、バッファセル40B、及びスキップセル40Cを含み、そしてバッファイネーブル信号は一方向性である。そのような実施形態では、ブロックイネーブル信号を逆方向に流す信号経路の相互接続部を含ませる必要はない。別の実施形態は、スイッチセル40D及び40I、バッファセル40B及び40J、スキップセル40C及び40K、並びに転回セル40E及び40Hを含み、そして両方向性のブロックイネーブル信号を含む。別の実施形態は、セグメントに対するブロックイネーブルを食い違わせるためにセル40B-40E及び40H-40K、並びにフロップセル40Aを含む。更に別の実施形態は、上述した一方向性のケースにおいてフロップセル40Aを具現化する。上述したように、電源スイッチセルのセットは、全てが集積回路10の同じ面積を占有するように設計される。即ち、各電源セルの長さ及び巾は、そのセット内の他の各電源セルの長さ及び巾に等しい。面積長さ/巾は、公称設計に関して等しいが、製造上のバラツキがあると、集積回路の特定のインスタンスに構築されるセルの実際のサイズに僅かな変動を招く。図6は、図5に示す電源スイッチセルを使用する電源スイッチセグメントのための方法の一実施形態を示すフローチャートである。理解を容易にするために図6ではブロックが特定の順序で示されているが、他の順序が使用されてもよい。ある実施形態では、図6のフローチャートの一部分又は全部がソフトウェア例えば、電源スイッチコンパイラーで具現化されてもよい。一実施形態では、電源スイッチコンパイラーは、ユーザ電力ゲート型ブロックの設計者により与えられた構成パラメータのセットに基づいて電源スイッチセグメントのための電源スイッチセル構成を発生する。構成パラメータは、種々の実施形態において任意の形態をとり、種々の仕方で指定することができる。例えば、構成パラメータは、電源スイッチコンパイラーへの構成ファイル入力で与えられる。構成パラメータは、電源スイッチコンパイラーが呼び出されるときにコマンドラインアーギュメントとして、又はプログラムへのグラフィックユーザインターフェイスにおいて、手動で与えられる。一実施形態では、構成パラメータは、スイッチセル及びスキップセルの和に対するバッファセルの比、並びにスイッチセルとスキップセルとの比を指定する。バッファセルの比は、電源スイッチセグメントのファンアウトコントロールと面積との間のトレードオフであるバッファセルが大きいほど、ファンアウトは小さいが、面積は大きくなる。スイッチ/スキップセル比は、電力ゲート型ブロックを電源オンする遅延とdi/dt作用との間のトレードオフである。電源スイッチコンパイラーは、構成パラメータの初期セットを受け取るブロック80。構成パラメータに基づいて、電源スイッチコンパイラーは、セグメント構成を決定するブロック82。例えば、各セグメントは、電力ゲート型ブロック内に割り当てられた量の面積を有する。その割り当てられた面積及び電源スイッチセルのサイズに基づき、セルの数及び配置が決定される。構成パラメータで指定される比に基づいて、電源スイッチコンパイラーは、セグメントに対する構成を決定する。例えば、種々の形式の電源スイッチセルの数が決定される。電源スイッチコンパイラーは、上方に進行する及び下方に進行するブロックイネーブルに望ましい形態でセルを分配する。例えば、上方に進行する信号及び下方に進行する信号に、ほぼ等しい負荷が課せられてもよい。又、電源スイッチセルの物理的配列も決定される。電源スイッチコンパイラーは、電源スイッチセルを選択し、そしてその選択された電源スイッチセルを電力ゲート型ブロックのレイアウトの指定エリア内に配置することができるブロック84。上述したように、電源スイッチセルは、その電源スイッチセル内に含まれた相互接続部に接続するように当接され、信号経路を形成する。設計が進行しそして洗練化されるときに、設計者は、電源スイッチセグメントを再構成すべきであると決定する判断ブロック86、イエス岐路。設計者は、修正された構成パラメータを電源スイッチコンパイラーに与えブロック88、このコンパイラーが修正されたセグメント構成を決定するブロック90。修正された構成を決定することは、初期構成を決定することと同様であるブロック82。電源スイッチコンパイラーは、電源スイッチセルを選択し、そして以前の構成に比してレイアウトにおける電源スイッチセルを交換して、修正された電源スイッチセグメントを形成するブロック92。或いは又、電源スイッチコンパイラーは、選択された電源スイッチセルを、以前の構成に代わって新たなレイアウトとして単に配置するだけでよい。即ち、電源スイッチコンパイラーは、各構成に対してブロック80、82及び84を繰り返す。それ以上の再構成がなく判断ブロック86、ノー岐路そして設計が完了した判断ブロック94、イエス岐路場合には、方法が完了となる。他方、設計がまだ完了していない場合には、付加的な繰り返しが考えられる。コンピュータアクセス可能な記憶媒体及びシステム図7は、コンピュータアクセス可能な記憶媒体200のブロック図である。一般的に述べると、コンピュータアクセス可能な記憶媒体は、インストラクション及び/又はデータをコンピュータに与えるために使用中にコンピュータによりアクセスできる記憶媒体を含む。例えば、コンピュータアクセス可能な記憶媒体は、磁気又は光学媒体のような記憶媒体、例えば、ディスク固定又は取り外し可能な、テープ、CD-ROM、DVD-ROM、CD-R、CD-RW、DVD-R、DVD-RW又はBlue-Rayを含む。更に、記憶媒体は、揮発性又は不揮発性メモリ媒体、例えば、RAM例えば、同期ダイナミックRAMSDRAM、RambusDRAMRDRAM、スタティックRAMSRAM、等、ROM、フラッシュメモリ、ユニバーサルシリアルバスUSBインターフェイス、フラッシュメモリインターフェイスFMI、シリアル周辺インターフェイスSPI、等の周辺インターフェイスを経てアクセス可能な不揮発性メモリ例えば、フラッシュメモリを含む。記憶媒体は、マイクロエレクトロメカニカルシステムMEMS、並びにネットワーク及び/又はワイヤレスリンクのような通信媒体を経てアクセス可能な記憶媒体を含む。図7のコンピュータアクセス可能な記憶媒体200は、電源スイッチコンパイラー202、電源スイッチ構成パラメータファイル204、及び電源スイッチセル記述206を記憶する。電源スイッチコンパイラー202は、コンピュータにおいて実行されたときに、電源スイッチコンパイラーについて述べた動作を具現化するように構成されたインストラクションを含む。例えば、電源スイッチコンパイラー202は、実行時に、図6を参照して電源スイッチコンパイラーについて述べた動作を具現化するインストラクションを含む。電源スイッチ構成パラメータファイル204は、電源スイッチ構成パラメータがファイルを経て与えられるケースについて、設計者により与えられた電源スイッチ構成パラメータを記憶する。電源スイッチセル記述206は、電源スイッチセル40を記述するファイルを含む例えば、レジスタ転送レベルRTL記述又は他のハードウェア記述言語HDL記述、ネットリスト、概略図、及び/又は一般的データセットIIGDSIIデータ記述マスクオブジェクト、等。キャリア媒体は、コンピュータアクセス可能な記憶媒体及び送信媒体、例えば、ワイヤード又はワイヤレス送信を含む。図8は、規範的コンピュータシステム210の一実施形態のブロック図である。図8の実施形態において、コンピュータシステム210は、プロセッサ212、メモリ214、及び種々の周辺装置216を備えている。プロセッサ212は、メモリ214及び周辺装置216に結合される。プロセッサ212は、電源スイッチコンパイラー202のようなここに述べるソフトウェアのインストラクションを含むインストラクションを実行するように構成される。種々の実施形態において、プロセッサ212は、望ましインストラクションセット例えば、インテルアーキテクチャー32IA-32、これはx86としても知られている、64ビットの拡張を伴うIA-32、x86-64、PowerPC、Sparc、MIPS、ARM、IA-64、等を具現化する。ある実施形態では、コンピュータシステム200は、2つ以上のプロセッサを備えてもよい。プロセッサ212は、任意の望ましい形態でメモリ214及び周辺装置216に結合される。例えば、ある実施形態では、プロセッサ212は、種々の相互接続部を経てメモリ214及び/又は周辺装置216に結合される。それとは別に又はそれに加えて、1つ以上のブリッジチップを使用して、プロセッサ212、メモリ214及び周辺装置216を結合することができる。メモリ214は、任意の形式のメモリシステムを含む。例えば、メモリ214は、DRAM、より詳細には、倍データレートDDRSDRAM、RDRAM、等を含む。メモリ214にインターフェイスするためにメモリコントローラが含まれ、及び/又はプロセッサ212がメモリコントローラを含む。メモリ214は、使用中にプロセッサ212により実行されるべきインストラクション、使用中にプロセッサ212により作用されるデータ、等を記憶する。周辺装置216は、コンピュータシステム210に含まれるか又はそれに結合される任意の種類のハードウェア装置例えば、コンピュータアクセス可能な記憶媒体200を任意に含む記憶装置、他の入力/出力I/O装置、例えば、ビデオハードウェア、オーディオハードウェア、ユーザインターフェイス装置、ネットワークハードウェア、等を表わす。前記開示を完全に理解すると、当業者であれば、多数の変更や修正が明らかとなろう。そのような変更や修正は、全て、特許請求の範囲に包含されることが意図される。