同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置の製造方法において、半導体基板上に、アクティブ領域と、前記アクティブ領域の表面の高さよりも高くなっている表面を有する素子分離領域を形成する工程aと、前記アクティブ領域上の前記半導体基板の一主面に沿って形成された第一導電型のウェル領域上に、前記トランジスタ素子のゲート酸化膜を形成する工程bと、前記半導体基板上に、第一の多結晶シリコン膜を形成する工程cと、前記第一の多結晶シリコン膜を、パターニングすることによって前記アクティブ領域に前記トランジスタ素子のゲート電極と前記容量素子の下部電極を形成する工程dと、前記ゲート電極と、下部電極に第二導電型の不純物を導入する工程eと、前記ゲート電極をマスクとして前記第一導電型のウェル領域表面に第二導電型の不純物を導入して前記トランジスタ素子のソース、及び、ドレイン領域形成する工程fと、前記容量素子の下部電極上に、容量絶縁膜を形成する工程gと、前記半導体基板上に、第二の多結晶シリコン膜を形成する工程hと、前記第二の多結晶シリコン膜をパターニングすることによって、前記容量素子の上部電極と、前記抵抗素子の抵抗体を形成する工程iと、前記上部電極に第二導電型の不純物を導入する工程jと、前記抵抗体に第一導電型の不純物を導入する工程kと、前記半導体基板上に、第一の層間絶縁膜を形成する工程lと、少なくとも、前記第一の層間絶縁膜と前記抵抗素子を、前記抵抗素子が所望の膜厚になるまで削る工程mと、前記半導体基板上に、第二の層間絶縁膜を形成する工程nと、前記半導体基板上にコンタクトホールを形成する工程oと、からなることを特徴とする半導体装置の製造方法。前記工程aの素子分離領域がLOCOS法を用いて形成されることを特徴とする請求項1に記載の半導体装置の製造方法。前記工程mが既存の平坦化技術であるCMP法を用いてなされることを特徴とする請求項1または2に記載の半導体装置の製造方法。前記第一の層間絶縁膜を平坦化膜とし、前記工程mにてエッチバックを用いることを特徴とする請求項1または2に記載の半導体装置の製造方法。前記工程eおよび前記工程f、または、前記工程fおよび前記工程jを同時に行うことを特徴とする、請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置であって、半導体基板と、前記半導体基板上に配置された第一および第二のアクティブ領域、および表面の高さが前記アクティブ領域の表面の高さより高くなっている素子分離領域と、前記第一のアクティブ領域上の前記半導体基板の一主面に沿って形成された第一導電型のウェル領域と、前記ウェル領域上に配置されたゲート酸化膜と、第一の多結晶シリコン膜から形成された、前記ゲート酸化膜上に配置されたゲート電極および前記第二のアクティブ領域上に配置された容量素子のための下部電極と、前記ゲート電極をはさんで前記ウェル領域表面に配置された第二導電型のソースおよびドレイン領域と、前記下部電極上に配置された容量絶縁膜と、第二の多結晶シリコン膜から形成された、前記容量絶縁膜上に配置された前記容量素子のための上部電極と、前記素子分離領域の上に配置された抵抗素子のための抵抗体と、を有し、前記抵抗体を構成する前記第二の多結晶シリコン膜の厚さは、前記上部電極を構成する前記第二の多結晶シリコン膜の厚さより薄くなっており、前記抵抗体の上部表面は前記上部電極の上部表面よりも高い位置にあるか、もしくは、同じ高さにあることを特徴とする半導体装置。しかし、上記特許文献1記載の半導体装置の製造方法は、アナログ素子に必要な高抵抗素子と、容量素子を同じ多結晶シリコン膜で形成する場合、上記不具合aの解決策にはなるが、上記不具合bの解決策にはならず、十分な機能を有する容量素子を製造することができない。そこで、本発明の目的は、同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置において、十分な機能を有する容量素子を製造可能な半導体装置の製造方法を提供することにある。本発明では、上記目的を達成するために、次の手段を用いた。抵抗素子の上部表面が容量素子の上部電極の上部表面よりも高い位置になるように、容量素子をアクティブ領域に、抵抗素子を素子分離領域に形成した後、半導体基板表面を、抵抗素子の抵抗体が所望の膜厚になるまで、表面を平坦化させながら削る。この時、アクティブ領域と素子分離領域の段差によって、膜厚の薄い抵抗素子と、膜厚の厚い容量素子が同時に形成される。上記手段によって形成された膜厚の厚い容量素子の上部電極によって、コンタクトの突き抜けや、高抵抗化に伴う電圧依存性の増加などの特性劣化が防止され、十分な機能を有する容量素子が製造できる。本発明によれば、同一半導体基板上にトランジスタ素子、抵抗素子、及び、容量素子を有する半導体装置において、アクティブ領域と、素子分離領域との段差を利用して、膜厚の薄い高抵抗の抵抗体と、膜厚の厚い容量素子の上部電極を同時に形成することによって、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ十分な機能を有する容量素子を製造することができる。以下、本発明の実施の形態について詳細に説明する。図1は、本実施の形態で製造する、同一基板上にトランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置の構造を説明するための図である。まず、図1を用いて本実施の形態で製造する半導体装置の構造を説明する。図1に示すように、半導体基板1上に素子形成領域であるアクティブ領域と、表面がアクティブ領域よりも高さが高い表面を有するシリコン酸化膜からなる素子分離領域2が形成されている。アクティブ領域にはMOSFETトランジスタが形成されている。トランジスタの形成領域3は、半導体基板1の一主面に沿って第1導電型のウェル領域4が形成されている。ウェル領域4内に、高濃度の第2導電型の不純物を拡散させることによって、ソース領域、及び、ドレイン領域5が形成されている。ソース領域及びドレイン領域5が形成された基板表面上にはゲート酸化膜6を介してゲート電極7が形成されて、本実施の形態に含まれるトランジスタ素子は構成されている。容量素子は、アクティブ領域上に形成されている。容量素子を形成する下部電極8は、前記CMOSトランジスタ素子のゲート電極7と同一層の導電膜によって構成されている。下部電極8の上には、容量絶縁膜9を介して上部電極10が形成されている。容量絶縁膜9はシリコン酸化膜によって、また、上部電極10は第1導電型の不純物が注入された多結晶シリコン膜によって構成されている。抵抗素子11は、素子分離領域2上に形成されている。抵抗素子11は、容量素子の上部電極10を構成する第1導電型の不純物を注入した第2の多結晶シリコン膜と同一の導電膜によって構成されている。ところが、それらの膜厚は異なり、膜厚差は素子分離領域2とアクティブ領域の表面段差により決められる。即ち、表面高さが高くなっている素子分離領域であるシリコン酸化膜の上に形成された抵抗素子11と表面高さが高くなっていないアクティブ領域上に形成されている容量素子の上部電極10とは、同じ第2の多結晶シリコン膜により形成されているが、それぞれの膜厚は異なり、その膜厚の差は素子分離領域表面とアクティブ領域表面との段差に応じて決まるのである。さらに、トランジスタ素子、及び、容量素子、及び、抵抗素子の上には、例えば、酸化シリコン膜からなる層間絶縁膜12が形成されている。層間絶縁膜には、トランジスタ素子のゲート電極8、及び、ソース、及び、ドレイン領域6表面、容量素子の下部電極8、及び、上部電極10の表面、抵抗素子11の表面のそれぞれに達するコンタクトホール13が開孔されている。コンタクトホール13を介して、配線層と各素子が接続されて、本実施の形態で製造する半導体装置は構成されている。第1導電型をP型半導体とする場合、第2導電型はN型半導体となり、第1導電型をN型半導体とする場合は、第2導電型はP型半導体となる。次に、上記のように構成された本実施の形態の半導体装置の製造方法を図2a~図4cを用いて説明する。本実施の形態では、P型基板上にNチャネル型MOSトランジスタ素子、及び、多結晶シリコンPolysiliconの間に絶縁膜Insulatorを形成したPIP型容量素子、多結晶シリコンの抵抗素子で構成された半導体装置を例に説明する。まず、図2aに示すように、P型半導体基板14上に、既存の素子分離技術LOCOSLocalOxidationofSilicon法を用いて、素子形成領域であるアクティブ領域、及び、素子分離領域15を形成する。ここで、素子分離領域15表面はアクティブ領域の表面よりも高く位置している。次に、図2bに示すように、P型半導体基板14上のアクティブ領域の一つであるトランジスタ領域16に、500Å程度の犠牲酸化膜図示していないを介してドーズ量5×1012~1×1013atomscm2のP型不純物の導入、及び、熱処理によりPウェル領域17を形成する。次に、図2cに示すように、Pウェル領域17の表面に、犠牲酸化膜の剥離後、400Å程度のゲート酸化膜18を熱酸化によって形成する。次に、図3aに示すように、2800Å程度の第一の多結晶シリコン膜図示していないを、基板表面全面にCVDで堆積させ、ドーズ量1×1015~1×1016atomscm2のN型不純物のイオン注入、及び、熱処理をし、更に、エッチングすることによって、アクティブ領域内に第一の多結晶シリコン膜からなるゲート電極19、及び、容量素子の下部電極20を形成する。次に、トランジスタ素子のソース、及び、ドレイン領域内に、ドーズ量3×1015~5×1015atomscm2のN型不純物のイオン注入、及び、熱処理によって、ソース領域、及び、ドレイン領域21を形成する。ここで、多結晶シリコンへの不純物注入とソース領域、及び、ドレイン領域への不純物注入のドーズ量を同じにして同時に不純物注入しても良い。次に、図3bに示すように、容量素子領域22に、250Å程度の酸化シリコンをCVDで堆積させ、エッチングすることによって、容量絶縁膜23を形成する。次に、図3cに示すように、容量素子領域22、及び、抵抗素子領域24に、2800Å程度の第二の多結晶シリコン膜を基板表面全面にCVDで堆積させ、エッチングすることによって、容量素子上部電極25、及び、抵抗素子26となる多結晶シリコン膜を形成後、容量素子上部電極25、及び、抵抗素子26不純物をイオン注入する。このとき、前の工程のソース領域、及び、ドレイン領域への不純物注入と容量素子上部電極25、及び、抵抗素子26不純物への不純物注入のドーズ量を同じにして同時に行なっても良い。また、上記では、多結晶シリコンのエッチングを行なってから不純物注入するという方法を述べたが、多結晶シリコン全面に不純物注入してからエッチングで容量素子上部電極25、及び、抵抗素子26を象るという順番でも構わない。次に、図4aに示すように、基板表面全面に、例えば、酸化シリコン膜からなる層間絶縁膜27を形成する。次に、図4bに示すように、既存の平坦化技術であるCMPChemicalMechanicalPolishing法を使って、所望の抵抗素子の多結晶シリコン膜厚になるまで、基板表面全体を削ることによって、図4cに示すように、アクティブ領域と素子分離領域の厚みの違いにより、膜厚の異なる、容量素子の上部電極25、及び、抵抗素子26となる多結晶シリコン膜を形成する。本実施の形態では、CMP法を用いて平坦化しながら表面を削り、膜厚の異なる容量素子の上部電極、及び、抵抗素子を形成したが、BPSGやオゾンTEOSなどの平坦化膜を用いて層間絶縁膜を平坦化して基板全面をエッチバックすることによって、本実施の形態と同様の効果を得ることができる。図4bでは容量素子の上部電極が削れた場合の図が示してあるが、素子分離領域2の高さを調整することによって、容量素子の上部電極25表面が削られない場合もある。本実施の形態は、上記素子分離領域2の高さを調節することによって、容量素子の上部電極25が削られない場合も含んでいる。次に、容量素子の上部電極となる多結晶シリコン膜とトランジスタ領域の、N型の不純物を、また、抵抗素子となる多結晶シリコン膜にP型不純物を、それぞれイオン注入、及び、熱処理を行うことで、容量素子の上部電極25、及び、抵抗素子26を形成する。次に、基板表面全体に層間絶縁膜を形成し、エッチングすることで、コンタクトホールを開孔する。図示していない。コンタクトホールを形成した後の、電極配線以降金属配線や保護膜の形成過程の工程は一般的な半導体装置の製造方法と同様であるので、詳細な説明は割愛する。以上が、本実施の形態の製造方法である。本実施の形態では、具体的な例を挙げて説明を行ったが、その要旨を逸脱しない範囲での各条件等は変更可能である。以上に説明した、本実施の形態により次のような効果を得ることができる。本発明によれば、アクティブ領域と、素子分離領域との段差を利用して、膜厚の薄い高抵抗の抵抗体と、膜厚の厚い容量素子の上部電極を同時に形成することによって、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ、十分な機能を有する容量素子を製造することができる。