"第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備え、前記メモリセルが、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有する不揮発性半導体装置の製造方法において、前記第1の配線を形成する第1の配線層を形成し、前記第1の配線層の上に前記電流制御素子を形成する半導体層、前記シリサイド用金属層及び前記可変抵抗素子を形成する可変抵抗素子層を順次形成し、前記可変抵抗素子層及び前記シリサイド用金属層を、前記メモリセルを形成する部分を残して前記半導体層に達するまで第1のエッチングにより選択的に除去し、少なくとも前記第1のエッチングにより露出した前記シリサイド用金属層の側面を覆うように第1の保護層を形成し、前記選択的な第1のエッチングで除去されなかった前記半導体層を、前記メモリセルを形成する部分を残して第2のエッチングにより選択的に除去し、前記可変抵抗素子、前記シリサイド用金属層及び前記半導体層を覆うように第2の保護層を形成することを特徴とする半導体記憶装置の製造方法。前記第1の保護層を、前記シリサイド用金属層の側面及び前記半導体層の前記シリサイド用金属層との界面近傍の側面を覆うように形成することを特徴とする請求項1記載の半導体記憶装置の製造方法。前記セルアレイ層は前記第1の配線と前記第2の配線に直交する方向に複数積層され、奇数層における前記シリサイド用金属層の前記第1の保護層によって覆われる側面と、偶数層における前記シリサイド用金属層の前記第1の保護層によって覆われる側面とが互いに90°異なることを特徴とする請求項1又は2記載の半導体記憶装置の製造方法。第1の配線、前記第1の配線の上に積層された第1のメモリセル、及び前記第1のメモリセルの上に前記第1の配線と直交するように形成された第2の配線を有する第1のセルアレイ層と、前記第2の配線、前記第2の配線の上に積層された第2のメモリセル、及び前記第2のメモリセルの上に前記第2の配線と直交するように形成された第3の配線を有する第2のセルアレイ層とを備え、前記第1のメモリセルが、第1の電流制御素子、第1の可変抵抗素子及びこれらの間に配置された第1のシリサイド用金属層を有し、前記第2のメモリセルが、第2の電流制御素子、第2の可変抵抗素子及びこれらの間に配置された第2のシリサイド用金属層を有する不揮発性半導体装置の製造方法において、前記第1の配線を形成する第1の配線層、前記第1の電流制御素子を形成する第1の半導体層、前記第1のシリサイド用金属層及び前記第1の可変抵抗素子を形成する第1の可変抵抗素子層を順次形成し、前記第1の可変抵抗素子層及び前記第1のシリサイド用金属層を、第1のエッチングにより、前記第1の配線に沿った部分を残して選択的に除去して、前記第1の半導体層に達する第1の溝を形成し、前記第1の溝に露出した前記第1のシリサイド用金属層の側面を覆うように第1の保護層を形成し、前記第1の溝に残った前記第1の半導体層を、第2のエッチングにより、前記第1の配線に沿った部分を残して除去し、前記第1の可変抵抗素子、前記第1のシリサイド用金属層及び前記第1の半導体層を覆うように第2の保護層を形成し、前記第1の溝に第1の層間絶縁層を埋め込み、前記第1の可変抵抗素子の上に、前記第2の配線を形成する第2の配線層、前記第2の電流制御素子を形成する第2の半導体層、前記第2のシリサイド用金属層及び前記第2の可変抵抗素子を形成する第2の可変抵抗素子層を順次形成し、前記第2の可変抵抗素子層及び前記第2のシリサイド用金属層を、第3のエッチングにより、前記第2の配線に沿った部分を残して選択的に除去して、前記第2の半導体層に達する第2の溝を形成し、前記第2の溝に露出した前記第2のシリサイド用金属層の側面を覆うように第3の保護層を形成し、前記第2の溝に残った前記第2の半導体層、第2の配線層、第1の可変抵抗素子層、第1のシリサイド用金属層、前記第1の半導体層を、第4のエッチングにより、前記第2の配線に沿った部分を残して除去し、前記第2の可変抵抗素子層、前記第2のシリサイド用金属層、前記第2の半導体層、第2の配線層、前記第1の可変抵抗素子、前記第1のシリサイド用金属層及び前記第1の半導体層を覆うように第4の保護層を形成し、前記第2の溝に第2の層間絶縁膜を埋め込み、前記第2の可変抵抗素子層の上に前記第3の配線を形成する第3の配線層を形成することを特徴とする半導体記憶装置の製造方法。第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備えた半導体記憶装置であって、前記メモリセルは、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有し、前記シリサイド用金属層及び前記電流制御素子と前記シリサイド用金属層との界面近傍の側面に第1の保護層が形成され、前記可変抵抗素子、前記シリサイド用金属層、前記電流制御素子及び前記第1の保護層を覆う第2の保護層が形成され、前記第1の保護層は、前記第2の保護層よりも電子トラップ密度が少ないことを特徴とする半導体記憶装置。本発明は、微細化によっても順方向電流が減少することが無い半導体記憶装置及びその製造方法を提供することを目的とする。実施形態に係る半導体記憶装置の製造方法は、第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備え、メモリセルが、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有する不揮発性半導体装置の製造方法であって、第1の配線を形成する第1の配線層を形成し、第1の配線層の上に電流制御素子を形成する半導体層、シリサイド用金属層及び可変抵抗素子を形成する可変抵抗素子層を順次形成し、可変抵抗素子層及びシリサイド用金属層を、メモリセルを形成する部分を残して半導体層に達するまで第1のエッチングにより選択的に除去し、少なくとも第1のエッチングにより露出したシリサイド用金属層の側面を覆うように第1の保護層を形成し、選択的な第1のエッチングで除去されなかった半導体層を、メモリセルを形成する部分を残して第2のエッチングにより選択的に除去し、可変抵抗素子、シリサイド用金属層及び半導体層を覆うように第2の保護層を形成する。[第1の実施の形態][全体構成]図1は、本発明の第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、後述する可変抵抗素子と電流制御素子を具備するメモリセルMCをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BLには、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするカラム制御回路2が電気的に接続されている。また、メモリセルアレイ1のワード線WLには、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするロウ制御回路3が電気的に接続されている。[メモリセルアレイ]図2は、メモリセルアレイ1の一部の斜視図である。また、図3aは、メモリセルアレイ1の一部の平面図、同図bは、同図aのB-B′断面図、同図cは、同図aのC-C′断面図である。メモリセルアレイ1は、図示しない半導体基板の上に形成されたクロスポイント型のメモリセルアレイで、平行に配設された複数本のビット線103BLと、これと交差して平行に配設された複数本のワード線123WLとを有する。ビット線103及びワード線123は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステンW、チタンTi、窒化タングステンWN、窒化チタンTiN、タングステンシリサイドWSi、ニッケルシリサイドNiSi、コバルトシリサイドCoSi等を用いることができる。これらのビット線103及びワード線123は、それぞれ窒化シリコンSiNなどのバリア層102,122を介して層間絶縁層101,121に埋め込まれている。[メモリセルMC]ビット線103とワード線123との各交差部に、両配線に挟まれるようにメモリセル100が配置される。メモリセル100は、電流制御素子DIと可変抵抗素子110とを直列に接続した柱状に形成されている。電流制御素子DIは、この例では、p型半導体107と、i型半導体106と、n型半導体105とからなるPIN型ダイオードを使用している。しかし、メモリセル100に用いられる電流制御素子DIは、電圧電流特性において所定の電流制御特性を有する素子であれば、材質、構造等は、特に限定されない。例えば、電流制御素子DIに用いられる材料として、シリコンSi以外に、ゲルマニウムGe等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。また、PN,MIS,SIS等各種ダイオードが適用可能である。可変抵抗素子110は、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、例えば二酸化チタンTiO2、酸化ニッケルNiO、金属酸化膜MeOx、酸化ハフニウムHfO、カーボン等により形成されている。可変抵抗素子110としては、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを切り替えるバイポーラ型、印加電圧の極性を切り替えることなく高抵抗状態と低抵抗状態とを切り替えるユニポーラ型のいずれも適用可能である。電流制御素子DIとビット線103との間、及び可変抵抗素子110の上下には、例えばバリアメタル層及び接着層として機能する窒化チタンTiN等の電極104,109、111がそれぞれ配置されている。電極111の上にはタングステンW等のトップ電極112が配置されている。また、電流制御素子DIと可変抵抗素子110の下部の電極109との間には、シリサイド用金属層108が配置されている。このシリサイド用金属層108は、p型半導体107の金属層108との界面をシリサイド化させて界面抵抗を下げる役割を果たしている。又、シリサイド用金属層108は、半導体層105~107が結晶化ポリシリコン化する際の、核としての役割を果たしていることが確認されている。この実施形態に係るメモリセル100では、少なくともシリサイド用金属層108の側面、この例では、図4に拡大図を示すように、i型半導体106上端部、p型半導体107、シリサイド用金属層108、及び電極109の下端部の側壁が第1の保護層115によって覆われている。又、電極104からトップ電極112までの側壁を第1の保護層115も含めて第2の保護層116が更に覆っている。第1の保護層115は、メモリセルアレイ1の製造工程中に、耐エッチング性の弱いシリサイド用の金属層108をサイドエッチングから保護する役割を有する。第1の保護層115としては、例えば半導体層との選択比が10以上ある窒化シリコンSiN、二酸化シリコンと窒化シリコンの二重側壁SiO2/SiN、テトラエトキシシランTEOS等を用いることができる。第2の保護層116は、層間絶縁層117の熱酸化工程においてタングステンW等からなるトップ電極112の酸化を抑制するために設けられる。第2の保護層116としては、窒化シリコンSiN等を用いることができる。[半導体記憶装置の製造方法]次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。まず、本実施形態の説明に先立ち、比較例における問題点について説明する。比較例のメモリセルの構成を図5に、比較例のメモリセルの製造方法における一部の工程を図6及び図7に示す。図5に示すとおり、比較例のメモリセル100′には、図3に示した第1の保護層115が設けられていない。この様なメモリセルの製造工程には、図6に示す様に、層間絶縁層101に埋め込まれたビット線103上に、メモリセルを構成する各材料の層104A~112Aを積層した構造に対して選択的なエッチングを行い、図7に示すような複数のピラーを形成する工程が存在する。この際、エッチングは図示しない下側の基板方向に進行する為、基板から遠い層ほどエッチングガスに長時間さらされることとなり、サイドエッチングや酸化を進行させることとなる。特に、一般にシリサイド用金属層108として用いられているTi等は、TiNや半導体層を反応性イオンエッチングRIEする際に使用されるガスCl、Br、F等により腐食し易く、シリサイド用金属層108のサイドエッチングや酸化を進行させるという問題がある。このようなシリサイド用の金属層108は、前述したように、半導体層との界面をシリサイド化して界面抵抗を低下させる働きと、半導体層がポリシリコンの結晶となる際に、結晶化の核としての役割を果たすものと考えられている。従って、シリサイド用の金属層108が減少すると、界面抵抗を低下させることができず、且つ、半導体層がアモルファスとなり、電流制御素子DIとして十分な電流を流すことができず、正常に動作しなくなってしまう。そこで、本実施形態に係る半導体記憶装置の製造方法は、第1の保護層115によって半導体上部及びシリサイド用金属層108と電極109の側壁を覆うことにより、このような問題を解決するものである。次に、図8~図18を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。まず、図8に示す通り、層間絶縁層101に、バリア層102を介してビット線103を、埋め込み方式又はRIEにより形成する。ビット線103のパターンニングは、例えば側壁転写方式又は液浸ArFにより微細化することが可能である。次に、図9に示す通り、ビット線103が埋め込まれた層間絶縁層101上に、電極104となる導電層104A、n型半導体層105A、i型半導体層106A、p型半導体層107A、シリサイド用金属層108となる金属層108A、電極109となる導電層109A、可変抵抗素子110となる可変抵抗層110A、及び電極111となる導電層111Aが堆積される。電極となる導電層104A、109A、及び111AとしてはTiN等の導電体が適用可能である。又、可変抵抗層110Aとしては、TiO2,NiO,MeOx,HfO,Carbon等が適用可能である。次に、図10に示す通り、導電層111A上にトップ電極112となる導電層112A及びハードマスク113を堆積し、その上にレジストパターン114を形成する。レジストパターン114は、ビット線103と、後に形成されるワード線123とのxy平面内における交点にメモリセル100が配置されるように形成されている。すなわち、レジストパターン114は、1回のエッチングでピラー状のメモリセル100を形成する孤立パターンとなっている。導電層112AとしてはW等の導電体が、ハードマスク113としてはSiO2,SiN,C等が適用可能である。レジストパターン114のパターニングには側壁転写方式、液侵ArFパターニング手法等が適用可能である。次に、図11に示す通り、レジストパターン114をマスクとして、エッチングによりハードマスク113及び導電層112Aを加工する。その後、加工されたハードマスク113及び導電層112Aをマスクとして導電層111Aからi型半導体層106Aの上面までの範囲にエッチングを行い、i型半導体層106B上にp型半導体107、シリサイド用金属層108、電極109、可変抵抗素子110、電極111、及び導電柱112Bが積層された柱状の構造を複数形成する。次に、図12に示す通り、i型半導体層106Bの上面、n型半導体107から導電柱112Bまでの側壁、及び導電柱112Bの上面を覆うように、第1の保護層115となる絶縁層115Aを形成する。絶縁層115Aとしては、例えばSiNやTEOS等、半導体層105A~107Aに対して10以上の選択比を有するものを使用する。又、絶縁層115Aは、SiO2/SiNの二重層等、複数層として形成することも可能である。SiNとしては、ALD-SiN,HCD-SiN,DCS-SIN,PeALD-SiO2などが好適であり、SiO2としてはULT-SiO2,ALD-SiO2,PeALD-SiO2,LTOなどが好適である。次に、図13に示す通り、絶縁層115Aのうち、i型半導体層106Bの上面に形成されている部分及び導電柱112Bの上面に形成されている部分を除去する。これにより、ピラーの側壁部分に絶縁層115Bが形成される。図14に示す通りにエッチングを行い、導電柱112B、絶縁層115B、i型半導体層106B、n型半導体層105A、導電層104Aを加工する。これにより、電極104、n型半導体105、i型半導体106、p型半導体107、シリサイド用金属層108、電極109、可変抵抗素子110、電極111、及びトップ電極112が積層され、i型半導体106の上部から電極109の一部までの側壁を覆うように第1の保護層115が形成された柱状の構成が複数形成される。次に、図15に示す通り、基板101上面、電極104からトップ電極112までの側壁、及びトップ電極112の上面を覆うように、第2の保護層116となる絶縁層116Aを形成する。絶縁層116Aとしては、層間絶縁層117形成時のトップ電極112の熱酸化を抑制するSiN等の材料が適用可能である。次に、図16に示す通り、層間絶縁層117となる絶縁層117Aを堆積し、水蒸気酸化を行う。ただし、絶縁層117Aが塗布性の膜でなければ水蒸気酸化処理は必要ない。その後、図17に示す通り絶縁層117Aに対して、トップ電極112が露出するまでCMPを行い、層間絶縁膜117及び第2の保護層116を形成する。次に、図18に示す通り、層間絶縁層121、バリア層122、及びワード線123を形成する。層間絶縁層121及びバリア層122は、ワード線123の上部に、更にメモリセルアレイ1を形成する為に形成される。従って、最上層のメモリセルアレイ1の形成の際には、層間絶縁層121及びバリア層122を設ける必要は無い。尚、ワード線123の上部に、更にメモリセルアレイ1を形成する場合、図9~図18に示すプロセスを繰り返せばよい。更にメモリセルアレイ1を形成する場合には、上段に新たに形成するメモリセルアレイは、下段に存在するメモリセルアレイに対して、xy平面内において配線を90°回転させて形成させること、及び半導体層104~106の順番を逆転させることが必要である。以上より、本実施形態に係る半導体記憶装置の製造方法によれば、第1の保護層115によって電流制御素子DI上端部及びシリサイド用金属層108と電極109下端部の側壁を覆うことにより、シリサイド用金属層108のサイドエッチング等を防ぎ、半導体記憶装置を安定して製造することが可能となる。尚、本実施形態においては第1の保護層115となる絶縁層115Aを形成する前に、i型半導体層106Aに届くまでエッチングを行っているが、p型半導体層107Aに到達した段階でエッチングを中断し、第1の保護層115となる絶縁層115Aを形成すれば良い。又、本実施形態においては第1の保護層がi型半導体層の上部から電極109の一部の側壁までを覆っているが、シリサイド用の金属層108の側面が全て隠れるように覆われていればよい。[第2の実施の形態]次に、本発明の第2の実施形態に係る半導体記憶装置の製造方法について説明する。尚、以下において、第1の実施形態と同様の部分は同一符号を付し、説明を省略する。図19~図29は、本実施形態に係る半導体記憶装置の製造方法を表す図である。先の実施形態では、孤立状のマスクパターンを用いて1回のエッチングで柱状のメモリセル100を形成したが、本実施形態では、ビット線103方向の溝形成と、ワード線123方向の溝形成とを別々のエッチングにより行うと共に、メモリセル100とワード線123とは、セルフアラインによる位置合わせを行っている。図8及び図9に示す工程までは、第1の実施形態と同様である。本実施形態においては、図9に示す状態から、図19に示すように、トップ電極112となる導電層112A及びハードマスク113を堆積し、その上にラインアンドスペースのレジストパターン114yを形成する。ラインアンドスペースのレジストパターン114yは、xy平面内においてビット線103と重なるように形成される。ラインアンドスペースのレジストパターン114yを用いて、図15~図17に示した様にエッチングや保護層の形成等を行う。すなわち、図20に示す通り、レジストパターン114yをマスクとしてエッチングによりハードマスク113及び導電層112Aを加工する。その後、加工されたハードマスク113及び導電層112Aをマスクとして導電層111Aからi型半導体層106Aの上面までの範囲でエッチングを行い、図21に示す通り、第1の保護層115となる絶縁層115Aを形成する。そして、図22及び図23に示す通り、エッチングを導電層104Aの下まで進め、図24に示す通り、第2の保護層116となる絶縁層116Aを形成する。次に、図25に示す通りに層間絶縁層117Bを埋めて、図26に示す通りにCMPをする。これにより、図26に示すように、導電層104B、n型半導体層105B、i型半導体層106C、p型半導体層107B、金属層108B、導電層109B、可変抵抗層110B、導電層111B、及び導電層112Bが積層され、i型半導体壁106Bの上部から導電層109Bの一部までの側壁が絶縁層115Cによって覆われ、導電層104Bから導電層112Bまでの側壁が絶縁層116Bによって覆われた積層体がビット線103に沿って形成される。次に、図27及び図28に示すとおり、層間絶縁層117B、絶縁層116B、及び導電層112Bの上面によって構成される面上に、導電層123A及びハードマスク113を堆積し、その上にラインアンドスペースのレジストパターン114xを形成する。この際、レジストパターン114xは、xy平面上においてビット線103と直交する様に構成される。ラインアンドスペースのレジストパターン114xを用いて、図29~図35に示す様にエッチングや第1の保護層135、第2の保護層136、及び層間絶縁層137の形成等を行うと、図35に示すようにメモリセルアレイ1が形成される。本実施形態においては、ワード線123の形成とメモリセル100の形成とを同じエッチングにより行うため、両者の位置合わせが容易になる。[第3の実施の形態]次に、本発明の第3の実施形態に係る半導体記憶装置の製造方法について説明する。以下において、第1の実施形態と同様の部分は同一符号を付し、説明を省略する。図36には、本実施形態に係る半導体記憶装置の構成を示す。第1及び第2の実施形態では、1層のメモリセルアレイ1について示したが、本実施形態に係る半導体記憶装置は、多層のメモリセルアレイにより構成されている点が第1及び第2の実施形態と異なっている。即ち、本実施形態に係る半導体記憶装置は、第1層目のメモリセル積層体のビット線方向に溝を切り、第2層目のメモリセル積層体では、第1層目のメモリセル積層体と同時にワード線方向の溝を切り、第3層目のメモリセル積層体では、第2層目のメモリセル積層体と同時にビット線方向の溝を切る、という繰り返しでメモリセルを形成していく。これによりn層のメモリセルアレイ1を形成するのにn1回のエッチングプロセスだけで形成される。しかし、本実施形態においては、2層分のエッチングを行うため、上層のシリサイド用金属層がよりサイドエッチングされ易くなる。そこで、上層のシリサイド用金属層の側面に第1の保護層を形成する。これにより、第1の保護層によって保護される側面は、奇数層と偶数層とでは90°異なる側面となる。すなわち図36に示すように、第1層目の第1の保護層115は、ビット線103が延びる方向に形成され、第2層目の第1の保護層135は、ワード線123と平行に形成されている。次に、図37から図44を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。まず、図19~図26に至る工程は第2の実施形態と同様である。図26に示す様な構成が形成されたら、図37に示す通り、更にワード線123となる導電層123A、電極124となる導電層124A、p型半導体125となるp型半導体層125A、i型半導体126となるi型半導体層126A、n型半導体127となるn型半導体層127A、シリサイド用金属層128となる金属層128A、電極129となる導電層129A、可変抵抗素子130となる可変抵抗層130A、電極131となる導電層131A、及びトップ電極132となる導電層132Aを積層する。次に、図38に示す通り、導電層132A上にハードマスク133を堆積し、ラインアンドスペースのレジストパターン134を形成する。ラインアンドスペースのレジストパターン134は、xy平面内においてビット線103と直交する方向に延びる様に形成される。次に、図39に示す通り、レジストパターン134をマスクとして、エッチングによりハードマスク133及び導電層132Aを加工する。その後、加工されたハードマスク133及び導電層132Aをマスクとして導電層131Aからi型半導体層126Aの上面までの範囲にエッチングを行い、i型半導体層126B、n型半導体層127B、金属層128B、導電層129B、可変抵抗層130B、導電層131B、及び導電層132Bからなる積層体が形成される。次に、図40及び図41に示す通り、図12及び図13に示した工程と同様の工程によって、積層体の側壁に、第1の保護層135となる絶縁層135Bを形成する。その後、図42に示す通り、メモリセルアレイ2層分の構成に対してエッチングを行う。この際、導電層104Bを完全に分離する必要は無い。次に、図43に示す通りに、エッチングによって形成された、メモリセルアレイ2層分の積層体の側面に第2の保護層136となる絶縁層136Aを形成する。次に、図44に示す通りに、埋め込み及びCMPによって層間絶縁層137B及び絶縁層136Bを形成する。これによって、図44に示すように、下段にはメモリセル及びワード線123が形成され、上段には図26に示す様な構成が形成される。その後、更に上段にメモリセルアレイを形成する場合には図37から図44に示す工程を、形成しない場合には図26から図34に示す工程を行えばよい。実施例1及び実施例2においては、メモリセルアレイを一層毎に形成していたが、本実施形態においては、二層ずつ一括で加工することが可能であり、PEP数、Cell加工困難度、及び埋め込み困難度の低減が可能となる。例えばn層のメモリセルアレイを製造する場合、実施例2の方法におけるPEP数は2n回、実施例3の方法においてはn1回となる。又、本実施形態に係る半導体記憶装置の製造方法の様に、二層分のメモリセルアレイを一括で製造する方法においては、図42に示した様な、メモリセルアレイ二層分の構成に対して、一括でエッチングを行う工程が存在する。この様な工程においては、上層に存在する構成は比較的長時間エッチングガスにさらされることとなる。従って、第1の保護層135が存在しなかった場合、シリサイド用の金属層128はより長い時間エッチングガスにさらされることとなってしまう。本実施形態においては、シリサイド用の金属層128の側壁を第1の保護層135で覆うことによって、このような問題を回避し、半導体記憶装置を安定して製造することが可能となる。[第4の実施形態]次に、本実施形態に係る第4の実施形態に係る半導体記憶装置について説明する。本実施形態は、全体構成については第3の実施形態と同様である。図45は、第4の実施形態に係る不揮発性半導体記憶装置の一部を拡大して示す図である。第1の保護層115は、シリサイド用金属層108の側面からダイオードのp型半導体層107とi型半導体層106の界面からやや下側の部分の側面を覆っている。本実施形態では、第1の保護層115は、SiN以外の、例えばSiO2/SiN層、TEOS層などにより形成され、第2の保護層116は、SiN層により形成されている。すなわち、pi接合部側面近傍に電子がトラップされていると、フォワード電圧からリバース電圧に切り替えたときに、pi接合部の側面を通じて大きなリーク電流が流れてしまう。この実施形態では、SiNよりも電子トラップを生じにくいSiO2/SiN膜、TEOS膜をpi接合部の側面に設けることにより、電子トラップを抑制してリバース電圧印加時のリーク電流を抑制することができる。更に、不純物濃度プロファイルを制御することで、以下のように、多層構造にも対応可能である。図46は、PINダイオードにおける2種類の不純物濃度プロファイルA,B並びにそれぞれの電位及び電界強度の分布を示したグラフである。尚、図46中のグラフにおいて、プロファイルAについては実線で、プロファイルBについては点線で示している。プロファイルAにおいては、p層に注入された不純物の拡散長がn層に注入された不純物の拡散長よりも長く、プロファイルBにおいては、n層に注入された不純物の拡散長がp層に注入された不純物の拡散長よりも長い。そして、各プロファイルA,Bでは、拡散長の短い拡散層の方に電解が集中する。そこで、第1層目奇数層は、プロファイルBを採用して電界強度をp型半導体層とi型半導体層との間に集中させ、第2層目偶数層は、プロファイルAを採用して電界強度をn型半導体層とi型半導体層の間に集中させる。そして、奇数層は、シリサイド用金属層108、p型半導体層107及びi型半導体層106の上部の側面を第1の保護層115が覆い、奇数層は、シリサイド用金属層128、n型半導体層127及びi型半導体層126の上部の側面を第1の保護層135が覆う。これにより、効果的にリーク電流を抑制することが可能となる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、本明細書に記載した説明においては、ビット線103とメモリセルアレイ1を別々に形成していたが、エッチングによって同時に形成しても良い。この場合、ビット線103とメモリセルアレイ1がセルフアライメントになり、メモリセルアレイ1とビット線の位置合わせが容易となる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"