第1導電形の半導体基板の上面に複数本のトレンチを形成する工程と、前記トレンチの内面上にゲート絶縁膜を形成する工程と、前記トレンチ内の下部にゲート電極を埋め込む工程と、前記トレンチ内の上部に絶縁部材を埋め込む工程と、前記半導体基板の上層部を除去することにより、前記半導体基板の上面から前記絶縁部材を突出させる工程と、前記半導体基板に不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第2導電形のベース層を形成する工程と、前記突出した絶縁部材を覆うように、マスク膜を形成する工程と、前記ベース層に不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第1導電形の第1半導体層を形成する工程と、前記マスク膜における前記絶縁部材の側面上に形成された部分をマスクとして、前記半導体基板に不純物を注入することにより、前記ベース層の一部及び前記第1半導体層の一部に実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高い第2導電形のキャリア排出層を形成する工程と、前記半導体基板の上面に接続されるように第1電極を形成する工程と、前記半導体基板の下面に接続されるように第2電極を形成する工程と、を備えた半導体装置の製造方法。前記マスク膜を形成する工程は、前記半導体基板上に、不純物を含有した不純物含有膜を形成する工程を有し、前記第1導電層を形成する工程は、前記不純物含有膜に含まれる不純物を前記ベース層内に拡散させる工程を有する請求項1記載の半導体装置の製造方法。前記半導体基板を単結晶の半導体材料によって形成し、前記不純物含有膜を多結晶の半導体材料によって形成する請求項2記載の半導体装置の製造方法。前記半導体基板を単結晶シリコンにより形成し、前記不純物含有膜を多結晶シリコンにより形成する請求項3記載の半導体装置の製造方法。前記マスク膜を形成する工程は、前記不純物含有膜上に金属膜を形成する工程と、前記不純物含有膜と前記金属膜とを反応させてシリサイド化させる工程と、をさらに有する請求項4記載の半導体装置の製造方法。前記マスク膜を形成する工程は、前記半導体基板の上面に接するように、金属膜を形成する工程を有する請求項1記載の半導体装置の製造方法。前記マスク膜に対して異方性エッチングを施すことにより、前記マスク膜における前記半導体基板の上面上に形成された部分を除去する工程をさらに備えた請求項1~6のいずれか1つに記載の半導体装置の製造方法。前記絶縁部材の上部を除去することにより、前記絶縁部材の上面を、前記マスク膜における前記絶縁部材の側面上に残留した部分の上端よりも下方の位置まで後退させる工程をさらに備えた請求項7記載の半導体装置の製造方法。前記キャリア排出層を形成する工程においては、前記マスク膜を介して前記不純物を注入する請求項1~6のいずれか1つに記載の半導体装置の製造方法。前記絶縁部材を突出させる工程において、前記半導体基板の上面を、前記ゲート電極の上端よりも上方に位置させる請求項1~9のいずれか1つに記載の半導体装置の製造方法。上面に複数対の突条部が形成された半導体基板部材と、各対に属する前記突条部間に設けられ、上面が前記突条部の上端よりも下方に位置した絶縁部材と、前記絶縁部材の直下域に設けられたゲート電極と、前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板部材の上面に接続された第1電極と、前記半導体基板部材の下面に接続された第2電極と、を備え、前記半導体基板部材は、第1導電形であり、前記第2電極に接続され、前記ゲート電極の下端部が進入した第2半導体層と、第2導電形であり、前記第2半導体層上に設けられ、前記ゲート電極が貫通したベース層と、第1導電形であり、前記突条部を構成し、前記第1電極に接続された第1半導体層と、第2導電形であり、前記半導体基板部材の上層部分における前記突条部の対間の領域の直下域に設けられ、前記第1電極に接続され、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、を有した半導体装置。上面に複数本のトレンチが形成された半導体基板部材と、前記トレンチ内に設けられたゲート電極と、前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板部材の上面に接続された第1電極と、前記半導体基板部材の下面に接続された第2電極と、を備え、前記半導体基板部材は、第1導電形であり、前記第2電極に接続され、前記ゲート電極の下端部が進入した第2半導体層と、第2導電形であり、前記第2半導体層上に設けられ、前記ゲート電極が貫通したベース層と、第1導電形であり、前記ベース層上に設けられ、前記第1電極に接続された第1半導体層と、第2導電形であり、前記トレンチ間であって前記ゲート絶縁膜から離隔した領域に設けられ、前記第1電極に接続され、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、を有し、前記第1半導体層における上下方向に沿った不純物濃度プロファイルには、不純物濃度が不連続的に変化する点が存在し、前記点の上方における不純物濃度は、前記点の下方における不純物濃度よりも高い半導体装置。シリコンからなり、上面に複数本のトレンチが形成された半導体基板部材と、前記トレンチ内に設けられたゲート電極と、前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板部材の上面に接したシリサイド膜と、前記シリサイド膜の上面に接した第1電極と、前記半導体基板部材の下面に接続された第2電極と、を備え、前記半導体基板部材は、第1導電形であり、前記第2電極に接続され、前記ゲート電極の下端部が進入した第2半導体層と、第2導電形であり、前記第2半導体層上に設けられ、前記ゲート電極が貫通したベース層と、第1導電形であり、実効的な不純物濃度が前記シリサイド膜の実効的な不純物濃度よりも低く、前記ベース層上に設けられ、前記シリサイド膜に接した第1半導体層と、第2導電形であり、前記トレンチ間であって前記ゲート絶縁膜から離隔した領域に設けられ、前記第1電極に接続され、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、を有し、前記シリサイド膜及び前記第1半導体層における上下方向に沿った不純物濃度プロファイルは、前記シリサイド膜と前記第1半導体層との界面において不純物濃度が不連続的に変化する半導体装置。上面に複数本のトレンチが形成された半導体基板部材と、前記トレンチ内に設けられたゲート電極と、前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板部材の上面に接続された第1電極と、前記半導体基板部材の下面に接続された第2電極と、を備え、前記半導体基板部材は、第1導電形であり、前記第2電極に接続され、前記ゲート電極の下端部が進入した第2半導体層と、第2導電形であり、前記第2半導体層上に設けられ、前記ゲート電極が貫通したベース層と、第1導電形であり、前記ベース層上に設けられ、前記第1電極に接続された第1半導体層と、第2導電形であり、前記トレンチ間であって前記ゲート絶縁膜から離隔した領域に設けられ、前記第1電極に接続され、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、を有し、前記第1半導体層は、単結晶シリコンによって形成された下部分と、不純物濃度が前記下部分の不純物濃度よりも高く、多結晶シリコンによって形成された上部分と、を有した半導体装置。前記半導体基板部材の上面には複数対の突条部が形成されており、前記トレンチの上部は各対に属する前記突条部間に形成されており、前記トレンチの上部内に設けられた絶縁部材をさらに備えた請求項12~14のいずれか1つに記載の半導体装置。上面に複数本の突条部が形成された半導体基板部材と、前記半導体板基部材内に埋め込まれ、上部が各前記突条部内に配置された絶縁部材と、前記絶縁部材の直下域に設けられたゲート電極と、前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板部材の上面に接続された第1電極と、前記半導体基板部材の下面に接続された第2電極と、を備え、前記半導体基板部材は、第1導電形であり、前記第2電極に接続され、前記ゲート電極の下端部が進入した第2半導体層と、第2導電形であり、前記第2半導体層上に設けられ、前記ゲート電極が貫通したベース層と、第1導電形であり、前記ベース層上に設けられ、前記絶縁部材の上面を覆い、前記第1電極に接した第1半導体層と、第2導電形であり、前記突条部間の領域の直下域に設けられ、前記第1半導体層及び前記ベース層に接し、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、を有した半導体装置。前記半導体基板部材内における前記ゲート電極の直下域に設けられ、前記ゲート電極及び前記第2電極から絶縁され、前記第1電極に接続された埋込電極をさらに備えた請求項11~16のいずれか1つに記載の半導体装置。実施形態によれば、高集積化が容易な半導体装置及びその製造方法を提供する。実施形態に係る半導体装置の製造方法は、第1導電形の半導体基板の上面に複数本のトレンチを形成する工程と、前記トレンチの内面上にゲート絶縁膜を形成する工程と、前記トレンチ内の下部にゲート電極を埋め込む工程と、前記トレンチ内の上部に絶縁部材を埋め込む工程と、前記半導体基板の上層部を除去することにより、前記半導体基板の上面から前記絶縁部材を突出させる工程と、前記半導体基板に不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第2導電形のベース層を形成する工程と、前記突出した絶縁部材を覆うように、マスク膜を形成する工程と、前記ベース層に不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第1導電形の第1半導体層を形成する工程と、前記マスク膜における前記絶縁部材の側面上に形成された部分をマスクとして、前記半導体基板に不純物を注入することにより、前記ベース層の一部及び前記第1半導体層の一部に実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高い第2導電形のキャリア排出層を形成する工程と、前記半導体基板の上面に接続されるように第1電極を形成する工程と、前記半導体基板の下面に接続されるように第2電極を形成する工程と、を備える。実施形態に係る半導体装置は、上面に複数対の突条部が形成された半導体基板部材と、各対に属する前記突条部間に設けられ、上面が前記突条部の上端よりも下方に位置した絶縁部材と、前記絶縁部材の直下域に設けられたゲート電極と、前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板部材の上面に接続された第1電極と、前記半導体基板部材の下面に接続された第2電極と、を備える。前記半導体基板部材は、第1導電形であり、前記第2電極に接続され、前記ゲート電極の下端部が進入した第2半導体層と、第2導電形であり、前記第2半導体層上に設けられ、前記ゲート電極が貫通したベース層と、第1導電形であり、前記突条部を構成し、前記第1電極に接続された第1半導体層と、第2導電形であり、前記半導体基板部材の上層部分における前記突条部の対間の領域の直下域に設けられ、前記第1電極に接続され、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、を有する。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る半導体装置を例示する断面図であり、図2は、横軸に図1に示すA-A’線における位置をとり、縦軸に不純物濃度をとって、ソース層における不純物濃度のプロファイルを例示するグラフ図である。本実施形態に係る半導体装置は、低耐圧電力用MOSFETである。図1に示すように、本実施形態に係る半導体装置1は、半導体基板部材11を有する。半導体基板部材11は、単結晶シリコンにより形成されたシリコン基板上に、シリコンのエピタキシャル層が形成され、その上に多結晶シリコン部材が設けられたものであり、全体が各種の不純物を含むシリコンによって形成されている。半導体基板部材11は、平板状の本体部11aと、本体部11aの上面から突出した複数対の突条部11bとを、一体的に有する。各突条部11bは一方向、すなわち、図1の紙面に対して垂直な方向に延びている。また、隣り合う2本の突条部11bが対をなしている。半導体基板部材11の内部構造及び作製方法は後述する。以下、半導体基板部材11以外の構成要素について説明する。絶縁部材12は、対をなす2本の突条部11bの間に設けられ、絶縁性材料、例えばシリコン酸化物を含む。絶縁部材12は、突条部11bの対毎に設けられており、突条部11bと同じ方向に延びている。絶縁部材12の上面12aは、突条部11bの上端11cよりも下方に位置している。また、ゲート電極13は、絶縁部材12の直下域に設けられている。ゲート電極13は、導電性材料、例えば、不純物が添加されたポリシリコンを含む。ゲート電極13は、突条部11bと同じ方向、すなわち突条部11bに対して平行になるように延びている。ゲート絶縁膜14は、絶縁部材12及びゲート電極13と半導体基板部材11との間に設けられ、絶縁性材料、例えばシリコン酸化物を含む。換言すれば、各対の突条部11bの間には、本体部11a内に到達したゲートトレンチ15が形成されており、突条部11bと同じ方向、すなわち、図1の紙面に垂直な方向に延びている。ゲート絶縁膜14は、ゲートトレンチ15の内面上に形成されている。ゲートトレンチ15内の下部には、ゲート絶縁膜14を介してゲート電極13が埋め込まれており、ゲートトレンチ15内の上部にはゲート絶縁膜14を介して絶縁部材12が埋め込まれている。バリアメタル膜16は、半導体基板部材11上に設けられている。バリアメタル膜16は、導電性材料からなり、例えば、チタン層とチタン窒化層との二層膜、又は、チタン層とタングステン層との二層合金膜である。バリアメタル膜16は、半導体基板部材11の上面全体及び絶縁部材12の上面12a全体に接している。バリアメタル膜16上には、金属、例えば、アルミニウムからなる金属膜17が設けられている。バリアメタル膜16及び金属膜17により、ソース電極18第1電極が構成されている。一方、半導体基板部材11の下方には、ドレイン電極19第2電極が設けられている。ドレイン電極19は例えば金属膜であり、半導体基板部材11の下面全体に接している。次に、半導体基板部材11の内部構造について説明する。半導体基板部材11の本体部11aは、その最下層部に、単結晶のシリコンによって形成されたシリコン基板21を有する。シリコン基板21の導電形はn形であり、シリコン基板21の下面はドレイン電極19に接している。ドリフト層22は、シリコン基板21上に設けられている。ドリフト層22は、シリコン基板21上に成長させたシリコンのエピタキシャル層からなり、その導電形はn形である。但し、ドリフト層22の実効的な不純物濃度は、シリコン基板21の実効的な不純物濃度よりも低い。シリコン基板21及びドリフト層22により、ドレイン層23第2半導体層が構成されている。なお、本明細書において実効的な不純物濃度とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。ドリフト層22上には、ベース層24及びキャリア排出層25が設けられている。ベース層24及びキャリア排出層25もエピタキシャル層からなり、その導電形はp形である。但し、キャリア排出層25の実効的な不純物濃度は、ベース層24の実効的な不純物濃度よりも高い。キャリア排出層25は、本体部11aの上層部における突条部11bの直下域の間の領域に配置されており、その上面は本体部11aの上面で露出している。ベース層24は、本体部11aの上層部における突条部11bの直下域及びキャリア排出層25の下方に配置されている。なお、ベース層24は、キャリア排出層25の下端よりも上方に配置されていてもよい。ソース層26第1半導体層は、突条部11bの直下域及び突条部11bに設けられている。ソース層26の下部分26aはエピタキシャル層、すなわち、単結晶のシリコンにより形成され、下部分26aの下部は突条部11bの直下域に配置され、下部分26aの上部は突条部11bの下部を構成している。ソース層26の上部分26bは多結晶のシリコンにより形成され、突条部11bの上部を構成している。ソース層26にはドナーとなる不純物、例えば、リンが含まれている。そして、ソース層26の上部分26bにおけるリン濃度は、下部分26aにおけるリン濃度よりも高い。このため、上部分26bにおける実効的な不純物濃度は、下部分26aにおける実効的な不純物濃度よりも高い。そして、ゲート電極13の下端部はドリフト層22内に進入しており、中間部はベース層24を貫通しており、上端部は各対の突条部11bに形成された2つのソース層26の下部分26a間に位置している。ゲート電極13の上端13aは、ベース層24の上面及びキャリア排出層25の上面よりも上方であって、ソース層26の下部分26aの上面よりも下方に位置している。すなわち、上下方向において、ゲート電極13の配設位置は、ドレイン層23、ベース層24及びソース層26の配設位置と重なっている。これにより、半導体装置1においては、ソース層26毎に、nチャネル形のMOSFETが形成される。図2に実線L1で示すように、ソース層26における上下方向に沿った不純物濃度プロファイルには、下方に向かうときに不純物濃度、すなわちリン濃度が不連続的に減少する点Bが存在し、この点Bは、ソース層26の上部分26bと下部分26aとの界面に相当する。すなわち、実線L1に示す不純物濃度プロファイルにおいて、点Bの上方における不純物濃度は、点Bの下方における不純物濃度よりも十分に高い。具体的には、ソース層26の上部分26bにおけるリン濃度は、上下方向の位置によらず略一定であり、例えば、1×1021cm-3程度である。これに対して、下部分26aにおけるリン濃度は、上端部で最も高く、下方にいくほど低くなる。下部分26aの上端部におけるリン濃度は、例えば、1×1019cm-3程度である。以上説明した半導体装置1によると、ソース電極18に負極の電源電位を印加し、ドレイン電極19に正極の電源電位を印加すると、ドリフト層22とベース層24との界面を起点として空乏層が形成される。この状態で、ゲート電極13に閾値よりも高い電位を印加すると、ベース層24におけるゲート絶縁膜14の近傍に反転層が形成されて、ドレイン電極19から、シリコン基板21、ドリフト層22、ベース層24、ソース層26を介して、電流が流れる。一方、ゲート電極13に閾値よりも低い電位を印加すると、反転層が消滅して電流が遮断される。このとき、半導体基板部材11内で発生した正孔は、キャリア排出層25を介して、速やかにソース電極18に排出される。次に、本実施形態に係る半導体装置の製造方法について説明する。図3a~c、図4a~c、図5a~c及び図6a~cは、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。先ず、図3aに示すように、単結晶シリコンによって形成されたシリコン基板21を用意する。シリコン基板21には、ドナーとなる不純物、例えば、リンが添加されている。次に、シリコン基板21の上面上にシリコンをエピタキシャル成長させて、エピタキシャル層31を形成する。エピタキシャル層31に添加されたリンの濃度は、シリコン基板21におけるリンの濃度よりも低い。シリコン基板21及びエピタキシャル層31を総称して、半導体基板32という。半導体基板32は単結晶のシリコンからなり、n形の導電形である。次に、例えば、熱酸化法又はCVDChemicalVaporDeposition:化学気相成長法により、半導体基板32上にシリコン酸化膜を形成する。次に、リソグラフィ法により、このシリコン酸化膜を選択的に除去して、例えばシリコン酸化物からなるマスク材33を形成する。次に、マスク材33をマスクとしてRIEReactiveIonEtching:反応性イオンエッチング等の異方性エッチングを施すことにより、エピタキシャル層32の上部を選択的に除去して、一方向に延びる複数本のゲートトレンチ15を等間隔に形成する。なお、図3aにおいて、ゲートトレンチ15が延びる方向は、紙面に垂直な方向である。その後、マスク材33を除去する。次に、図3bに示すように、例えば熱酸化処理を行い、半導体基板32の上面上にゲート絶縁膜14を形成する。ゲート絶縁膜14はゲートトレンチ15の内面上にも形成される。次に、図3cに示すように、全面に、不純物、例えばリンを含有した多結晶シリコンを堆積させる。この多結晶シリコンはゲートトレンチ15内に埋め込まれると共に、半導体基板32の上面上にも堆積する。次に、エッチバックを行い、多結晶シリコンのうち、半導体基板32の上面上に堆積された部分及びゲートトレンチ15内の上部に埋め込まれた部分を除去する。この結果、多結晶シリコンがゲートトレンチ15内の下部のみに残留し、ゲート電極13が形成される。次に、図4aに示すように、例えばCVD法により、全面にシリコン酸化物を堆積させて、シリコン酸化膜34を形成する。シリコン酸化膜34は、ゲートトレンチ15内におけるゲート電極13上の部分を埋め込むと共に、半導体基板32の上面上に配置される。次に、図4bに示すように、全面にエッチバックを施し、シリコン酸化膜34及びゲート絶縁膜14のうち、半導体基板32の上面上に形成された部分を除去する。これにより、シリコン酸化膜34がゲートトレンチ15内のみに残留し、絶縁部材12となる。このとき、絶縁部材12の上面12aと半導体基板32の上面32aは、ほぼ同じ高さとなる。次に、図4cに示すように、シリコン酸化物に対してシリコンを選択的にエッチングするような条件でエッチバックを行い、半導体基板32の上層部を除去する。これにより、半導体基板32の上面32aが下方に向かって後退し、相対的に、絶縁部材12の大部分及びゲート絶縁膜14の一部が半導体基板32の上面32aから上方に向かって突出する。このとき、上下方向における半導体基板32の上面32aの位置を、ゲート電極13の上端13aの位置に到達しないようにして、上面32aを上端13aよりも上方に位置させる。次に、図5aに示すように、半導体基板32に対して、上方から、アクセプタとなる不純物、例えばボロンをイオン注入する。これにより、エピタキシャル層31におけるゲート電極13の下端13bよりも上方の部分の導電形が、n形からp形に変化する。このとき、エピタキシャル層31における導電形がp形となった部分が、ベース層24となる。一方、エピタキシャル層31における導電形がn形のまま維持された部分が、ドリフト層22となる。シリコン基板21及びドリフト層22により、ドレイン層23が構成される。次に、図5bに示すように、例えばCVD法により、全面に多結晶シリコンを堆積させる。次に、この多結晶シリコン中に、ドナーとなる不純物、例えばリンを導入する。このリンの注入は所謂リンデポ法によって行い、例えば、塩化ホスホリルオキシ塩化リンPOCl3雰囲気中で熱処理を施すことによって行う。これにより、半導体基板32上の全面に、リンが高濃度に導入された多結晶シリコンからなる不純物含有膜35が形成される。不純物含有膜35は、半導体基板32の上面32aに接すると共に、上面32aから突出した絶縁部材12及びゲート絶縁膜14を覆う。次に、図5cに示すように、熱処理を施すことにより、不純物含有膜35に含まれるリンをベース層24内に拡散させる。これにより、ベース層24の上層部の導電形がp形からn形に変化し、n形層36となる。n形層36の下面は、ゲート電極13の上端13aよりも下方に位置させる。このとき、n形層36の実効的な不純物濃度は、不純物含有膜35の実効的な不純物濃度よりも低くなる。また、単結晶シリコン中におけるリンの拡散速度は、多結晶シリコン中におけるリンの拡散速度よりも低いため、不純物含有膜35とn形層36の界面において、リンの濃度は不連続的に変化する。更に、n形層36においては、不純物含有膜35から遠ざかるほど、すなわち、下方に向かうほど、リンの濃度が低くなる。次に、図6aに示すように、上方から異方性エッチングを施すことにより、不純物含有膜35における半導体基板32の上面上、並びに絶縁部材12及びゲート絶縁膜14からなる構造体の上面上に形成された部分を除去する。このとき、不純物含有膜35における絶縁部材12及びゲート絶縁膜14からなる構造体の側面上に形成された部分は残留し、側壁37となる。そして、引き続き異方性エッチングを施すことにより、n形層36の上部のうち、側壁37の直下域を除く部分が除去されて、ソーストレンチ38が形成される。次に、図6bに示すように、側壁37、すなわち、不純物含有膜35の残留部分をマスクとして、半導体基板32に対して、アクセプタとなる不純物、例えば、ボロンをイオン注入する。これにより、n形層36及びベース層24における側壁37の直下域間の部分に、導電形がp形であり、実効的な不純物濃度がベース層24の実効的な不純物濃度よりも高いキャリア排出層25が形成される。例えば、加速電圧を2水準としてボロンをイオン注入することにより、キャリア排出層25は、2本の長円柱が上下に連なったような形状となる。なお、不純物含有膜35には1×1021cm-3程度のリンが導入されており、本工程において注入されるボロンの量は1×1019cm-3程度であるから、このボロン注入により不純物含有膜35の導電形がn形からp形に変化することはない。このとき、n形層36における導電形がn形のまま維持された部分、すなわち、側壁37の直下域に相当する部分が、ソース層26の下部分26aとなる。一方、側壁37、すなわち、不純物含有膜35の残留部分が、ソース層26の上部分26bとなる。そして、単結晶のシリコンによって形成された半導体基板32の残留部分、及び多結晶のシリコンによって形成された不純物含有膜35の残留部分を総称して、半導体基板部材11という。また、半導体基板部材11のうち、ソーストレンチ38の底面よりも下方に位置する部分を本体部11aとし、上方に位置する部分を突条部11bとする。次に、図6cに示すように、シリコンに対してシリコン酸化物が選択的にエッチングされる条件でエッチバックを行い、絶縁部材12及びゲート絶縁膜14の上部を除去する。これにより、絶縁部材12の上面12aを、側壁37の上端部、すなわち、突条部11bの上端11cよりも下方まで後退させる。次に、図1に示すように、半導体基板部材11の上面を覆うように、バリアメタル膜16を形成する。バリアメタル膜16は、ソーストレンチ38内に進入してキャリア排出層25の上面に接触すると共に、ソース層26の露出面全体に接触し、更に、絶縁部材12の上面12a及びゲート絶縁膜14の上端面にも接する。次に、バリアメタル膜16上に金属膜17を成膜する。バリアメタル膜16及び金属膜17により、ソース電極18が構成される。一方、半導体基板部材11の下面上にドレイン電極19を形成する。ドレイン電極19は半導体基板部材11の下面、すなわち、シリコン基板21の下面の全体に接触する。このようにして、半導体装置1が製造される。本実施形態では、図3aに示す工程において、半導体基板32にゲートトレンチ15を形成し、図4bに示す工程において、ゲートトレンチ15内にゲート電極13及び絶縁部材12を形成し、図4cに示す工程において、半導体基板32の上面を後退させることにより絶縁部材12を突出させ、図6aに示す工程において、突出した絶縁部材12の側面上に側壁37を形成し、図6bに示す工程において、側壁37をマスクとしてイオン注入を行うことにより、キャリア排出層25を形成している。このように、本実施形態によれば、一旦、リソグラフィ法によりゲートトレンチ15を形成した後は、自己整合的な手順によりキャリア排出層25を形成し、ゲートトレンチ15とキャリア排出層25との距離を不純物含有層35の膜厚によって決定することができる。この結果、プロセス条件が変動しても、全てのMOSFET間でゲートトレンチ15とキャリア排出層25との距離を一定に保つことができ、各MOSFETの特性を均一にすることができる。このため、本実施形態に係る半導体装置1は高集積化が容易である。半導体装置1を高集積化することにより、オン抵抗を低減できる。これに対して、仮に、ゲートトレンチ15とキャリア排出層25とを別々のリソグラフィ工程によって形成した場合には、ゲートトレンチ15とキャリア排出層25との間に不可避的に合わせずれが発生する。ゲートトレンチ15に対するキャリア排出層25の位置がずれると、MOSFETの特性が変動してしまう。例えば、キャリア排出層25の両側に形成された2つのMOSFETの閾値が相互に異なってしまい、ゲート電極13にオン電位を印加しても、一方のMOSFETがオン状態とならない場合がある。そして、ゲートトレンチ15間の距離が短くなると、ゲートトレンチ15とキャリア排出層25との間の合わせずれが相対的に大きくなるため、ゲートトレンチ15間の距離を短くすることが困難になる。この結果、半導体装置の高集積化が阻害されてしまう。また、本実施形態では、図5bに示す工程において、リンを高濃度に含有した不純物含有膜35を形成し、図5cに示す工程において、不純物含有膜35に含まれるリンをベース層24内に拡散させて、n形層36を形成している。そして、図6aに示す異方性エッチングの後、不純物含有膜35の残留部分をソース層26の上部分26bとし、n形層36の残留部分をソース層26の下部分26aとしている。これにより、ソース層26の下部分26aのリン濃度をMOSFETに適した所定の値としたまま、ソース層26の上部分26bのリン濃度を高くし、ソース電極18との間の接触抵抗を低減することができる。ソース層26の下部分26aのリン濃度を抑えることにより、チャネル領域、すなわち、ベース層24におけるゲート絶縁膜14の近傍の領域の不純物濃度を抑え、アバランシェ耐量を向上させることができる。特に、リンデポ法を用いることにより、不純物含有膜35内にリンを効率よく導入することができる。また、不純物含有膜35を多結晶シリコンにより形成し、ベース層24を単結晶シリコンにより形成することにより、多結晶シリコン中におけるリンの拡散速度と単結晶シリコン中におけるリンの拡散速度との差を利用して、不純物含有膜35のリン濃度とn形層36のリン濃度とを不連続的に大きく異ならせることができる。これにより、上述の効果がより顕著になる。これに対して、仮に、ソース層26に対するボロンの注入を、1回のイオン注入によって行うと、図2に破線L2で示すように、ソース層26中のリン濃度は上下方向において連続的に変化する。この場合、アバランシェ耐量を確保するためにソース層26の下部分26aのリン濃度を抑えると、上部分26bのリン濃度もあまり高くできないため、ソース電極18との間の接触抵抗が高くなる。更に、本実施形態では、図6aに示す工程において、異方性エッチングを行うことにより、不純物含有膜35における半導体基板32の上面上に形成された部分を除去している。これにより、図6bに示す工程において、ベース層24の上層部に対して、効率的にボロンを注入することができる。この結果、半導体装置1のサステイン耐量が向上する。また、半導体基板32の上面上から不純物含有膜35が除去された後も、異方性エッチングを継続することにより、新たな工程を追加することなく、ソーストレンチ38を自己整合的に形成することができる。ソーストレンチ38を形成することにより、ソース電極18とソース層26との間の接触抵抗を低減することができる。更に、本実施形態では、図6bに示す工程において、絶縁部材12の上部を除去し、絶縁部材12の上面12aを側壁37の上端部よりも下方に位置させている。これにより、ソーストレンチ38及びその直上域における側壁37等によって挟まれた空間のアスペクト比が低下し、図1に示す工程において、バリアメタル膜16の埋め込みが容易になる。更にまた、本実施形態では、絶縁部材12の上面12aが、側壁37の上端部、すなわち、ソース層26の上端部よりも下方に位置している。これにより、ソース層26とバリアメタル膜16との接触面積が大きくなり、接触抵抗が低くなる。更にまた、本実施形態では、図4cに示す工程において、半導体基板32の上面32aを、ゲート電極13の上端部13aよりも上方に位置させている。これにより、リンが高濃度に添加されたソース層26の上部分26aとゲート電極13とが、上下方向において重なることがなくなる。この結果、その後のウェットエッチング等によってゲート絶縁膜14が損傷を受けた場合においても、ソース層26とゲート電極13との間の短絡が生じにくくなり、耐圧が向上する。また、ソース層26とゲート電極13との間の容量を低減することもできる。なお、本実施形態においては、ソース層26の上部分26bを多結晶シリコンにより形成する例を示したが、これには限定されない。例えば、上部分26bをエピタキシャル成長させたシリコンによって形成してもよい。また、本実施形態においては、不純物含有膜35をリンデポ法によって形成する例を示したが、これには限定されない。例えば、多結晶シリコンを堆積させた後、リンをイオン注入することにより、不純物含有膜35を形成してもよい。更に、本実施形態においては、図5cに示す工程において、不純物含有膜35からベース層24に対して不純物を拡散させることにより、ソース層26の下部分26aを形成する例を示したが、これには限定されない。例えば、上部分26bを形成する多結晶シリコンを堆積させる前に、ベース層24の上層部分に対して不純物をイオン注入して拡散させることにより、下部分26aを形成してもよい。これにより、側壁37上部分26bをエピタキシャルシリコン、シリサイド又は金属材料によって形成する場合にも、下部分26bに対して確実に不純物を導入することができる。特に、側壁をシリサイドでない純粋な金属によって形成する場合には、この側壁から不純物を拡散させることは困難であるため、側壁を形成する前に不純物をイオン注入及び拡散させることが必須となる。これらは、後述する他の実施形態においても同様である。次に、第1の実施形態の第1の変形例について説明する。図7は、本変形例に係る半導体装置を例示する断面図である。図7に示すように、本変形例に係る半導体装置1aは、前述の第1の実施形態に係る半導体装置1図1参照と比較して、不純物含有膜35が側壁37図1参照に加工されておらず、半導体基板32の上面上に絶縁部材12の突出部分を覆うように、連続膜として残留している点が異なっている。このため、絶縁部材12は半導体基板部材11内に埋め込まれており、絶縁部材12の上部は半導体基板部材11の突条部内に配置されている。ソース電極18は不純物含有膜35を介してキャリア排出層25に接続される。なお、半導体装置1aにおいては、ドレイン電極19が正極、ソース電極18が負極となるため、p形のキャリア排出層25とn形の不純物含有膜35とのpn界面は順接合となり、通電が阻止されることはない。また、半導体装置1aにおいては、ソーストレンチ38図1参照は形成されていない。本変形例における上記以外の構成は、前述の第1の実施形態と同様である。次に、本変形例に係る半導体装置の製造方法について説明する。図8は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。先ず、前述の第1の実施形態と同様に、図3a~図5cに示す工程を実施する。次に、図8に示すように、不純物含有膜35をエッチバックすることなく、不純物含有膜35越しに、アクセプタとなる不純物、例えば、ボロンをイオン注入する。この場合、前述の第1の実施形態よりも、イオン注入の加速電圧を高くする。このとき、不純物含有膜35における絶縁部材12の側面上に形成された部分は、半導体基板32の上面上に形成された部分と比較して、上下方向における長さが長いため、マスクとして機能する。この結果、n形層36及びベース層24におけるゲートトレンチ15から不純物含有膜35の膜厚分だけ離隔した部分に、キャリア排出層25が形成される。なお、不純物含有膜35には1×1021cm-3程度のリンが導入されており、図8に示す工程において注入されるボロンの量は1×1019cm-3程度であるから、不純物含有膜35の導電形がn形からp形に変化することはない。その後、ソース電極18及びドレイン電極19を形成する。このようにして、本変形例に係る半導体装置1aが製造される。本変形例における上記以外の製造方法は、前述の第1の実施形態と同様である。本変形例においては、不純物含有膜35がソース層26の上部分26bとなる。そして、不純物含有膜35の上面全体がソース電極18に接する。このため、ソース電極18とソース層26との接触面積が大きく、接触抵抗が小さい。また、不純物含有膜35における絶縁部材12の側面上に形成された部分をマスクとしてボロンをイオン注入することにより、キャリア排出層25を自己整合的に形成することができる。更に、前述の第1の実施形態と同様に、不純物含有膜35に含まれるリンをベース層24内に拡散させてn形層36を形成しているため、ソース層26の上部分26bの不純物濃度を高くしてソース電極18との間の接触抵抗を低減できると共に、下部分26aの不純物濃度を抑えてアバランシェ耐量を向上させることができる。更にまた、不純物含有膜35とゲート電極13とを上下方向において離隔させているため、ソース層26とゲート電極13との間の短絡を防止できると共に、容量を低減できる。次に、第1の実施形態の第2の変形例について説明する。図9は、本変形例に係る半導体装置を例示する断面図である。図9に示すように、本変形例に係る半導体装置1bは、前述の第1の変形例に係る半導体装置1a図7参照と比較して、不純物含有膜35図7参照が設けられていない点が異なっている。また、ソース層26に含有されているリンは、不純物含有膜35図7参照からの拡散ではなく、イオン注入によって導入されたものである点も異なっている。このため、ソース層26中におけるリン濃度のプロファイルは、前述の第1の実施形態におけるプロファイル図2参照とは異なり、例えば、図2に破線L2として示すように、上下方向におけるソース層26の中央部分に1つ以上のピークを持つ。本変形例における上記以外の構成は、前述の第1の変形例と同様である。次に、本変形例に係る半導体装置の製造方法について説明する。図10a~cは、本変形例に係る半導体装置の製造方法を例示する工程断面図である。先ず、前述の第1の実施形態と同様に、図3a~図5aに示す工程を実施する。次に、図10aに示すように、イオン注入により、ドナーとなる不純物、例えばリンを、ベース層24の上部に対して導入する。これにより、ベース層24の上層部であって下面がゲート電極13の上端13aよりも下方となる部分の導電形がp形からn形に変化し、n形層36となる。次に、図10bに示すように、全面にバリアメタル膜16を成膜する。バリアメタル膜16は、絶縁部材12における半導体基板32の上面から突出した部分も覆うように形成される。次に、図10cに示すように、バリアメタル膜16越しに、アクセプタとなる不純物、例えば、ボロンをイオン注入する。このとき、バリアメタル膜16における絶縁部材12の側面上に形成された部分は、半導体基板32の上面上に形成された部分と比較して、上下方向における長さが長いため、マスクとして機能する。この結果、n形層36及びベース層24におけるゲートトレンチ15からバリアメタル膜16の膜厚分だけ離隔した部分に、キャリア排出層25が形成される。その後、ソース電極18及びドレイン電極19を形成する。このようにして、本変形例に係る半導体装置1bが製造される。本変形例における上記以外の製造方法は、前述の第1の変形例と同様である。本変形例においては、バリアメタル膜16における絶縁部材12の側面上に形成された部分をマスクとして使用することにより、キャリア排出層25を自己整合的に形成することができる。次に、第2の実施形態について説明する。図11は、本実施形態に係る半導体装置を例示する断面図である。図11に示すように、本実施形態に係る半導体装置2は、前述の第1の実施形態に係る半導体装置1図1参照と比較して、絶縁部材12の上面12aが突条部11bの上端11cよりも上方に位置している点が異なっている。このような半導体装置2は、前述の第1の実施形態と同様に、図3a~図6bに示す工程を実施した後、図6cに示す絶縁部材12の上部を除去する工程を実施せずに、ソース電極18及びドレイン電極19を形成することにより、製造される。本実施形態における上記以外の構成及び製造方法は、前述の第1の実施形態と同様である。本実施形態においても、前述の第1の実施形態と同様に、側壁37を利用して、キャリア排出層25をゲートトレンチ15に対して自己整合的に形成することができる。また、不純物含有膜35に含まれるリンをベース層24内に拡散させてn形層36を形成しているため、ソース層26の上部分26bの不純物濃度を高くしてソース電極18との間の接触抵抗を低減できると共に、下部分26aの不純物濃度を抑えてアバランシェ耐量を向上させることができる。更に、不純物含有膜35における半導体基板32の上面上に形成された部分を除去しているため、ボロンを効率的に注入することができる。また、新たな工程を追加することなく、ソーストレンチ38を自己整合的に形成することができる。更にまた、ソース層26の上部分26aとゲート電極13とを上下方向において離隔させているため、ソース層26とゲート電極13との間の短絡を防止できると共に、容量を低減できる。次に、第3の実施形態について説明する。図12は、本実施形態に係る半導体装置を例示する断面図である。図12に示すように、本実施形態に係る半導体装置3は、前述の第1の実施形態に係る半導体装置1図1参照と比較して、ソース層26の上部分26b図1参照、すなわち側壁37図1参照が設けられておらず、その替わりに、シリサイドからなる側壁41が設けられている点が異なっている。半導体装置3においては、ソース層26は下部分26aのみから構成されている。また、ソース層26の実効的な不純物濃度は、側壁41シリサイド膜43の実効的な不純物濃度よりも低い。そして、側壁41及びソース層26における上下方向に沿った不純物濃度プロファイルは、側壁41とソース層26との界面において不純物濃度が不連続的に変化する。この不純物濃度プロファイルの形状は、図2に示すプロファイルと同様である。この場合、図2に示す上部分26bは、側壁41に置き換えられる。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。次に、本実施形態に係る半導体装置の製造方法について説明する。図13a~cは、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。先ず、前述の第1の実施形態と同様に、図3a~図5cに示す工程を実施する。次に、図13aに示すように、不純物含有膜35上に、例えばチタン又はタングステン等からなる金属膜42を成膜する。次に、図13bに示すように、熱処理を施し、不純物含有膜35に含まれるシリコンと、金属膜42に含まれる金属とを反応させ、シリサイド化させる。これにより、不純物含有膜35がシリサイド膜43に変化する。次に、シリサイド膜43上から、未反応な金属膜42を除去する。以後の工程は、前述の第1の実施形態と同様である。すなわち、図13cに示すように、上方から異方性エッチングを施すことにより、シリサイド膜43における半導体基板32の上面上、並びに絶縁部材12及びゲート絶縁膜14からなる構造体の上面上に形成された部分を除去する。このとき、シリサイド膜43における絶縁部材12及びゲート絶縁膜14からなる構造体の側面上に形成された部分は残留し、側壁41となる。そして、引き続き異方性エッチングを施すことにより、ソーストレンチ38が形成される。次に、側壁41をマスクとして、アクセプタとなる不純物、例えば、ボロンをイオン注入する。これにより、n形層36及びベース層24における側壁41の直下域間の部分に、キャリア排出層25が形成される。次に、図6cに示す工程と同様に、絶縁部材12の上部を除去する。これにより、絶縁部材12の上面12aが側壁41の上端よりも下方に位置する。次に、図12に示すように、ソース電極18及びドレイン電極19を形成する。このとき、ソース電極18はシリサイドからなる側壁41に接触する。このようにして、本実施形態に係る半導体装置3が製造される。本実施形態における上記以外の製造方法は、前述の第1の実施形態と同様である。本実施形態においては、ソース電極18とソース層26との間にシリサイドからなる側壁41が介在しているため、ソース電極18とソース層26との間の抵抗をより一層低減することができる。また、本実施形態においても、前述の第1の実施形態と同様に、側壁41を利用して、キャリア排出層25を自己整合的に形成することができる。また、シリサイド膜43における半導体基板32の上面上に形成された部分を除去しているため、ボロンを効率的に注入することができる。また、新たな工程を追加することなく、ソーストレンチ38を自己整合的に形成することができる。更にまた、側壁41とゲート電極13とを上下方向において離隔させているため、ソース層26とゲート電極13との間の短絡を防止できると共に、容量を低減できる。次に、第3の実施形態の変形例について説明する。図14は、本変形例に係る半導体装置を例示する断面図である。図14に示すように、本変形例に係る半導体装置3aは、前述の第3の実施形態に係る半導体装置3図12参照と比較して、シリサイド膜43が側壁41図12参照に加工されておらず、半導体基板32の上面上に、絶縁部材12の上面を覆うように、連続膜として残留している点が異なっている。このため、ソース電極18はシリサイド膜43を介して、ソース層26及びキャリア排出層25に接続される。また、半導体装置3aにおいては、ソーストレンチ38図12参照が形成されていない。本変形例における上記以外の構成は、前述の第3の実施形態と同様である。次に、本変形例に係る半導体装置の製造方法について説明する。図15は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。先ず、前述の第3の実施形態と同様に、図3a~図5c、図9a及びbに示す工程を実施する。次に、図15に示すように、シリサイド膜43をエッチバックすることなく、シリサイド膜43越しに、アクセプタとなる不純物、例えば、ボロンをイオン注入する。このイオン注入の際の加速電圧は、前述の第1の実施形態においてボロンをイオン注入する際図6b参照の加速電圧よりも高くする。このとき、シリサイド膜43における絶縁部材12の側面上に形成された部分は、半導体基板32の上面上に形成された部分と比較して、上下方向、すなわち、イオンの注入方向における長さが長いため、マスクとして機能する。この結果、n形層36及びベース層24におけるゲートトレンチ15からシリサイド膜43の膜厚分だけ離隔した部分に、シリサイド膜43を介してボロンが注入され、キャリア排出層25が形成される。その後、ソース電極18及びドレイン電極19を形成する。このようにして、本変形例に係る半導体装置3aが製造される。本変形例における上記以外の製造方法は、前述の第3の実施形態と同様である。本変形例においても、シリサイド膜43における絶縁部材12の側面上に形成された部分をマスクとしてボロンをイオン注入することにより、キャリア排出層25を自己整合的に形成することができる。また、シリサイド膜43とゲート電極13とを上下方向において離隔させているため、ソース層26とゲート電極13との間の短絡を防止できると共に、容量を低減できる。次に、第4の実施形態について説明する。図16は、本実施形態に係る半導体装置を例示する断面図である。図16に示すように、本実施形態に係る半導体装置4は、前述の第1の実施形態に係る半導体装置1図1参照と比較して、ゲートトレンチ15内におけるゲート電極13の直下域に、埋込電極46が設けられている点が異なっている。埋込電極46は、導電性材料、例えば、不純物が添加された多結晶シリコンからなり、ソース電極18に接続されている。一方、埋込電極46は、ドレイン電極19及びゲート電極13からは絶縁されている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。以上説明した実施形態によれば、高集積化が容易な半導体装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。