"入力ビットストリームに応じて、ターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第1の中間信号を生成するように構成された復号回路と、i前記第1の中間信号を格納し、iia前記ターゲットレイヤの前記複数の係数を備える第2の中間信号、又はb前記ベースレイヤの前記複数の係数を備える第3の中間信号を送信するように構成された記憶回路と、i前記記憶回路からフレームを読取る間に、前記ターゲットレイヤの前記係数と前記ベースレイヤの前記係数との間で何度も切り替え、ii前記ベースレイヤの前記係数をベースレイヤ情報に変換し、iii前記ベースレイヤ情報をバッファし、前記バッファされたベースレイヤ情報は、いかなるときも前記フレームのマクロブロック行のサブセットを多く備え、iv前記第2の中間信号とバッファされた前記ベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成するように構成された処理回路と、を備えることを特徴とする装置。前記処理回路は、ベースレイヤ情報を格納及び/又は検索するように構成された第2の記憶回路を備えることを特徴とする請求項1に記載の装置。前記記憶回路と前記第2の記憶回路は、1つの集積回路で実現されることを特徴とする請求項2に記載の装置。前記処理回路は、前記第2の中間信号と前記第3の中間信号との間で選択するように構成されたレイヤスイッチング回路を備えることを特徴とする請求項1に記載の装置。前記処理回路は、前記複数の係数から前記ターゲットレイヤサンプルを生成するように構成された変換回路を備えることを特徴とする請求項1に記載の装置。前記処理回路は、マルチプレクサ回路を備えることを特徴とする請求項1に記載の装置。前記復号回路は、マクロブロック行フォーマットにおける前記ビットストリームを復号化することを特徴とする請求項1に記載の装置。前記復号回路は、より低分解能レイヤが全て完全に復号化される前に、最高解像度レイヤの復号化を開始することを特徴とする請求項1に記載の装置。入力ビットストリームに応じて、ターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第1の中間信号を生成するための手段と、i前記第1の中間信号を格納し、iia前記ターゲットレイヤの前記複数の係数を備える第2の中間信号、又はb前記ベースレイヤの前記複数の係数を備える第3の中間信号を送信するように構成された記憶回路と、i前記記憶回路からフレームを読取る間に、前記ターゲットレイヤの前記係数と前記ベースレイヤの前記係数との間で何度も切り替え、ii前記ベースレイヤの前記係数をベースレイヤ情報に変換し、iii前記ベースレイヤ情報をバッファし、前記バッファされたベースレイヤ情報は、いかなるときも前記フレームのマクロブロック行のサブセットを多く備え、iv前記第2の中間信号とバッファされた前記ベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成するための手段と、を備えることを特徴とする装置。A入力ビットストリームに応じて、ターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第1の中間信号を生成するステップと、B記憶回路に前記第1の中間信号を格納するステップと、Ca前記ターゲットレイヤの前記複数の係数を備える第2の中間信号、又はb前記ベースレイヤの前記複数の係数を備える第3の中間信号を送信するステップと、D前記記憶回路からフレームを読取る間に、前記ターゲットレイヤの前記係数と前記ベースレイヤの前記係数との間で何度も切り替えるステップと、E前記ベースレイヤの前記係数をベースレイヤ情報に変換するステップと、F前記ベースレイヤ情報をバッファするステップであって、前記バッファされたベースレイヤ情報は、いかなるときも前記フレームのマクロブロック行のサブセットを多く備えるステップと、G前記第2の中間信号とバッファされた前記ベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成するステップと、を備えることを特徴とするスケーラブルビデオ符号化を実現するための方法。ステップDは、レイヤスイッチング回路を用いて、前記第2の中間信号と前記第3の中間信号との間で選択することを含むことを特徴とする請求項10に記載の方法。ステップDは、変換回路を用いて、前記複数の係数から前記ターゲットレイヤサンプルを生成することを含むことを特徴とする請求項10に記載の方法。ステップDは、マルチプレクサ回路を用いることを含むことを特徴とする請求項10に記載の方法。ステップAは、マクロブロック行フォーマットにおける前記ビットストリームを復号化することを特徴とする請求項10に記載の方法。前記復号回路は、より低分解能レイヤが全て完全に復号化される前に、最高解像度レイヤの復号化を開始することを特徴とする請求項10に記載の方法。このアプローチが大量のメモリをベースレイヤ情報のために用いるので、ハードウェアでのインプリメンテーションは問題の原因となるかもしれない。情報がチップメモリに格納されれば、チップダイサイズは増加するだろう。情報が外部メモリに格納されれば、システム性能はバス帯域幅によって制限されるだろう。必要最低限量のメモリを用いて、H.264SVCビットストリームを復号化するためのチップを実現することは望ましいだろう。本発明は、復号回路、記憶回路及び処理回路を備える装置に関する。復号回路は、入力ビットストリームに応じて、ターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第1の中間信号を生成するように構成されるだろう。記憶回路は、i第1の中間信号を格納し、iiaターゲットレイヤの複数の係数を備える第2の中間信号、又はbベースレイヤの複数の係数を備える第3の中間信号を送信するように構成されるだろう。処理回路は、i記憶回路からフレームを読取る間にターゲットレイヤの係数とベースレイヤの係数との間で何度も切り替え、iiベースレイヤの係数をベースレイヤ情報に変換し、iiiベースレイヤ情報をバッファし、バッファされたベースレイヤ情報は、いかなるときもフレームのマクロブロック行のサブセットを多く備え、iv第2の中間信号とバッファされたベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成するように構成されるだろう。本発明の目的、特徴、及び利点は、iレイヤスイッチングを提供し、iiH.264スケーラブルビデオ符号化と互換性があり、iii必要最低限のメモリ容量を用い、及び/又はiv効率的なインプリメンテーションを提供するビデオ処理回路及び/又は方法を提供することを含む。これらと他の本発明の目的、特徴、及び利点は、以下の明細書と添付された特許請求の範囲と図面とから明らかになるだろう。本発明は、最低量のメモリ容量を用いてH.264スケーラブルビデオ符号化SVCビットストリームを復号化するための実施の形態を提供するだろう。係数とマクロブロック情報は異なるレイヤから並列して復号化されるだろう。ターゲットレイヤピクチャマクロブロック行のための所定の量のベースレイヤピクチャマクロブロック行の復号化によって、メモリに格納されたベースレイヤピクチャ情報は著しく削減されるだろう。このような情報を格納するために必要とされるメモリ容量が比較的小さいので、オンチップメモリが実現されるだろう。システム性能は外部メモリにアクセスするための必要性の除去によって増加されるだろう。本発明は、またハードウェアにおける空間スケーラビリティサポートを提供するだろう。図2を参照すると、ベースレイヤピクチャ82とターゲットレイヤピクチャ84との空間スケーラビリティの図80が示される。ベースレイヤ82は、ターゲットレイヤ84よりも低分解能を有するだろう。しかしながら、ベースレイヤ82とターゲットレイヤ84は同一の分解能を有しても良い。図80は、空間スケーラビリティの2つのレイヤを示す。しかしながら、H.264規格では、空間スケーラビリティの8つまでのレイヤを実現することができる。図3を参照すると、空間スケーラビリティの2つのレイヤの符号化を実現するビットストリーム図90が示される。ベースレイヤピクチャとターゲットレイヤピクチャは、ベースレイヤストリーム92とターゲットレイヤストリーム94において符号化されるだろう。符号化されたベースレイヤピクチャ96は、ベースレイヤストリーム92に存在するだろう。符号化されたターゲットレイヤピクチャ-ベースレイヤピクチャ98は、ターゲットレイヤストリーム94に存在するだろう。図90は、空間スケーラビリティの2つのレイヤのためのビットストリームを示す。しかしながら、ビットストリームは、2つ以上のレイヤ図8に関連してより詳細に示されるに拡張されても良い。空間スケーラビリティは、ターゲットレイヤストリーム94における、ターゲットレイヤピクチャとベースレイヤピクチャとの差によってフォローされたベースレイヤストリーム92におけるベースレイヤピクチャの符号化によってサポートされるだろう。ベースレイヤストリーム92の復号化によって、ベースレイヤピクチャ82は復元されるだろう。ベースレイヤストリーム92とターゲットレイヤストリーム94の両方の復号化によって、ターゲットレイヤピクチャ84は復元されるだろう。ターゲットレイヤストリーム94は、通常ターゲットレイヤピクチャとベースレイヤピクチャとの差のみを含むので、ターゲットレイヤピクチャ84を構築するためにベースレイヤストリーム92とターゲットレイヤストリーム94の両方を復号化する必要がある。図4を参照すると、本発明の好適な実施の形態に従って回路100の図が示される。回路100は、SVC復号器として実現されるだろう。一例では、回路100は、H.264SVC規格に準拠するだろう。しかしながら、回路100は、他の規格及び/又は将来修正されるH.264規格に準拠しても良い。回路100は、一般に、ブロック又は回路102、ブロック又は回路104、及びブロック又は回路106を備える。回路102は、CABAC/CAVLC復号回路として実現されるだろう。回路104は、メモリとして実現されるだろう。一例では、メモリ104は、動的ランダムアクセスメモリDRAMとして実現されるだろう。一例では、メモリは静的ランダムアクセスメモリSRAMとして実現されるだろう。データが回路104の間でどのように転送されるかのさらなる詳細は、その全体が引用によって援用される米国特許第7,536,487号に見つけられるだろう。回路106は、処理回路として実現されるだろう。回路102は、信号例えば、INPUTを受信する入力120、及び信号例えば、COMBCOEFFを送信する出力122を有するだろう。回路104は、信号COMBCOEFFを受信する入力124、信号例えば、TARGETCOEFFを送信する出力126、及び信号例えば、BASECOEFFを送信する出力128を有するだろう。一例では、信号INPUTは、ベースレイヤビットストリーム例えば、92とターゲットレイヤビットストリーム例えば、94を含む結合信号であるだろう。一例では、信号COMBCOEFFは、ベースレイヤビットストリームとターゲットレイヤビットストリームからの係数の結合を含む信号であるだろう。一例では、信号TARGETCOEFFは、ターゲットレイヤからの係数であるだろう。一例では、信号BASECOEFFは、ベースレイヤの係数であるだろう。ベースレイヤ係数とターゲットレイヤ係数は、回路104における異なるアドレス指定可能な領域から格納、及び/又は検索されるだろう。回路106は、信号TARGETCOEFFを受信する入力130、信号BASECOEFFを受信する入力132、及び信号例えば、TARGETSAMPLESを送信する出力150を有するだろう。信号COMBCOEFFは、1つ以上のベースレイヤ係数と1つ以上のターゲットレイヤ係数を意味するだろう。信号TARGETCOEFFは、1つ以上のターゲットレイヤ係数を意味するだろう。信号BASECOEFFは、1つ以上のベースレイヤ係数を意味するだろう。回路106は、一般に、ブロック又は回路108、ブロック又は回路110、ブロック又は回路112、及びブロック又は回路114を備える。回路108は、レイヤスイッチング回路図6に関連してより詳細に説明されるとして実現されるだろう。回路110は、マルチプレクサ回路として実現されるだろう。回路112は、変換回路として実現されるだろう。回路114は、静的ランダムアクセスメモリSRAM回路として実現されるだろう。回路108は、信号例えば、SELを送信する出力134を有するだろう。回路110は、信号TARGETCOEFFを受信する入力130、信号BASECOEFFを受信する入力132、信号SELを受信する入力136、及び信号例えば、COEFFMUXを送信する出力138を有するだろう。回路112は、信号COEFFMUXを受信する入力140、信号例えば、SRAM1を送信する出力142、信号例えば、SRAM2を受信する入力144を有するだろう。回路114は、信号SRAM1を受信する入力146、及び信号SRAM2を送信する出力148を有するだろう。信号SRAM1とSRAM2は、変換回路112とメモリ114との間で送信される1つ以上の信号を意味するだろう。信号SRAM1とSRAM2は、バッファされた信号を意味するだろう。一例では、信号SRAM1とSRAM2は、ベースレイヤ情報を意味するだろう。回路110は、信号COEFFMUXとして変換段階回路112に送信するために、信号TARGETCOEFF又は信号BASECOEFFのいずれかを動的に選択するだろう。回路110は、信号SELに応じて、信号COEFFMUXを動的に生成するだろう。回路100は、ハードウェアにおいて実現された2つのレイヤの並列処理を示す。しかしながら、2つ以上のレイヤの並列処理が実現されても良い。3つのレイヤの並列処理の一例が図10において示される。実現されるレイヤの特定の数は特定の実施の形態のその設計基準を満たすために変更されるだろう。回路100は、ターゲットレイヤビットストリームのピクチャマクロブロック行を復号化することができるまでの間に、ベースレイヤビットストリームの必要なピクチャマクロブロック行のみを復号化することによって、復号処理中に必要とされるメモリ容量を最小化するだろう。信号INPUTは、復号回路102によって最初に復号化されるだろう。その後、復号信号COMBCOEFFは、メモリ104の対応するアドレス指定可能な領域に格納されるだろう。係数信号TARGETCOEFFと係数信号BASECOEFFの両方は、後で適切なアドレス指定可能な領域から検索されるだろう。DRAM104は、マクロブロック行のユニットに信号TARGETCOEFFとBASECOEFFを意味するデータを格納するだろう。レイヤスイッチング回路108は、行オフセットに基づいた係数と、ベースレイヤピクチャとターゲットレイヤピクチャとの比と、の間で選択するために用いられるだろう。ベースレイヤマクロブロック行の最小化によって、回路100は1つのターゲットレイヤマクロブロック行を復号化するだろう。このアプローチは、信号SRAM1とSRAM2の処理のために必要とされるSRAM114のメモリ容量を低減するだろう。処理回路106は、DRAM104からフレームを読取る間に係数信号TARGETCOEFFと係数信号BASECOEFFとの間で何度も切り替えるように構成されるだろう。係数信号BASECOEFFは、変換回路112によってベースレイヤ情報に変換されるだろう。信号SRAM1とSRAM2は、ベースレイヤ情報を意味するだろう。信号SRAM1とSRAM2は、バッファされるだろう。信号SRAM1とSRAM2は、またフレームのマクロブロック行のサブセットを多く備えるだろう。出力信号TARGETSAMPLESは、バッファされた信号として信号TARGETCOEFFと信号SRAM1とSRAM2に応じて、生成されるだろう。図5を参照すると、レイヤスイッチ動作のためのベースレイヤピクチャと縮小されたターゲットレイヤピクチャ172との関係が示される。ターゲットレイヤピクチャ172は、ベースレイヤピクチャ170の分解能に縮小されるだろう。ベースレイヤピクチャ170と縮小されたターゲットレイヤピクチャ172との間でオフセットがあるだろう。レイヤスイッチング動作がユニットとしてのマクロブロック行を処理するので、行オフセットのみが図5において強調される。行オフセットは、ベースレイヤピクチャ170のトップから縮小されたターゲットレイヤピクチャ172のトップへのオフセットを意味する。図6を参照すると、2つのレイヤのためにレイヤスイッチング回路110がどのように動くのかの一例が示される。レイヤスイッチング動作は、比と行オフセットに基づく。比は、ターゲットレイヤの分解能で割られたベースレイヤの分解能の基準化された比であるだろう。レイヤスイッチング回路110は、mbrowphaseinit構成とmbrowphaseinc構成を有するだろう。mbrowphaseinit構成は、行オフセット精度をカバーするために十分な完全及び断片的なビットを含むだろう。mbrowphaseinc構成は、比精度をカバーするために十分な完全及び断片的なビットを含むだろう。フェーズカウンタは、現在のmbrowphaseを追跡するために実装されるだろう。以下の一例と表1は、フェーズカウンタが2つのレイヤの実施の形態のためにどのように動作するのかを示す:mbrowphaseinit94mbrowphaseinc36mbrowphasecount0atthebeginningofapicture図7を参照すると、3つのレイヤのためにレイヤスイッチ動作がどのように動作するのかの一例が示される。3つのレイヤが示されているが、レイヤスイッチング動作は3つを超えるレイヤに拡張されても良い。以下の一例と表2は、フェーズカウンタが3つのレイヤのためにどのように作動するのかを示す:tgt1mbrowphaseinit156tgt1mbrowphaseinc159tgt2mbrowphaseinit81tgt2mbrowphaseinc127tgt1mbrowphasecount0atthebeginningofapicturetgt2mbrowphasecount0atthebeginningofapicture図8を参照すると、スケーラブルビデオ符号化におけるレイヤのカスケージングが示される。ビットストリームの最初の2つのレイヤの復号化によって、ターゲットレイヤピクチャ1は復元されるだろう。ビットストリームの最初の3つのレイヤの復号化によって、ターゲットレイヤピクチャ2は復元されるだろう。一例では、8つまでのレイヤがビットストリームにおいて符号化されるだろう。レイヤ差分符号体系がカスケードされるだろう。ベースレイヤストリームとターゲットレイヤ1ストリームを復号化した後に、結果ターゲットレイヤピクチャ1情報はターゲットレイヤ2ストリームのために新しいベースレイヤとして用いられるだろう。ターゲットレイヤ2ストリームは符号化されたターゲットレイヤピクチャ2とターゲットレイヤピクチャ1の差分であるだろう。ターゲットレイヤ3のベースレイヤのためにターゲットレイヤ2情報が適用されることによって、ターゲットレイヤピクチャ3は復元されるだろう。H.264規格においては、空間スケーラビリティの8つまでのレイヤがサポートされるだろう。図9を参照すると、ベースレイヤとターゲットレイヤとのマクロブロック関係が示される。2つのレイヤのマクロブロック関係は、ターゲットレイヤにおける1つのマクロブロック行を復号化するために、ベースレイヤにおける情報のどのくらいのマクロブロック行が必要かを判断するために利用されるだろう。図9において示されるように、ベースレイヤピクチャにおける4つのマクロブロックがターゲットレイヤピクチャにおける9つまでのマクロブロックによって空間に基準化されるだろう。ターゲットレイヤにおけるマクロブロック番号0、1、2によりマクロブロック行を復号化するために、ベースレイヤにおけるマクロブロック行0が必要である。ターゲットレイヤにおけるマクロブロック番号3,4,5によりマクロブロック行を復号化するために、ベースレイヤにおけるマクロブロック行0、及びマクロブロック行1が必要である。ターゲットレイヤにおけるマクロブロック番号6、7、8によりマクロブロック行を復号化するために、ベースレイヤにおけるマクロブロック行1のみが必要である。マクロブロック行0のための情報がもはや必要でないとき、情報は廃棄されるだろう。図10を参照すると、ハードウェアにおける3つのレイヤの並列のハンドリングを示す回路100’の一例が示される。3つのレイヤを表したが、8つまでのレイヤがH.264インプリメンテーションにおいて処理されるだろう。ベースレイヤストリーム、ターゲットレイヤ1ストリーム、及びターゲットレイヤ2ストリームのハンドリングが示される。ベースレイヤ係数、ターゲットレイヤ1係数、及びターゲットレイヤ2係数は、DRAMメモリに格納されるだろう。ハードウェアは、メモリから係数を検索するだろう。その後、ハードウェアは、マクロブロック行のユニットにおいて動作のために毎回1つの係数を選択するだろう。図11を参照すると、マクロブロックのイントラリサンプリングのために必要とされるサンプルが示される。イントラリサンプリングは、4つのタップフィルターである。左側の余分な1列、トップの余分な1行、ボトムの余分な2行、及び右側の余分な2列が必要である。ベースレイヤサンプルがターゲットレイヤにおいて用いられるためのイントラリサンプリング処理を経る必要があり、イントラリサンプリングが4つのタップフィルターであるので、余分な行と列はそれぞれのマクロブロックのために必要とされる。最悪のシナリオにおいては、ベースレイヤ情報の3つのマクロブロック行が必要である。H.264規格において指定される8つまでのレイヤ、及び3つのマクロブロック行メモリ容量がそれぞれのレイヤのために必要とされる。本発明は、特にその好適な実施の形態に関して示され説明されたが、本発明の範囲から逸脱することなく、形式と細部の様々な変更がなされるであろうことが当業者によって理解されるだろう。"