第1の基板と、前記第1の基板表面に形成された素子領域と、前記素子領域と接続され、前記第1の基板上に形成されたゲート電極、ソース電極及びドレイン電極と、前記第1の基板と、第1の面で積層される第2の基板と、前記第2の基板を貫通し、前記電極上に配置されるビアホールと、前記ビアホール内に形成され、前記電極と接続される金属層と、前記第2の基板に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のいずれかと接続されるフィールドプレート電極と、を備えることを特徴とする半導体装置。前記フィールドプレート電極は、前記第2の基板の、前記第1の面の表面に設けられることを特徴とする請求項1に記載の半導体装置。前記フィールドプレート電極は、前記第2の基板に設けられたビアホール内に形成されることを特徴とする請求項1に記載の半導体装置。前記フィールドプレート電極は、前記ソース電極と接続され、前記ゲート電極と前記ドレイン電極間の前記第1の基板表面と前記フィールドプレート電極との距離が、前記ゲート電極と前記フィールドプレート電極との距離より小さいことを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。前記ゲート電極と前記ドレイン電極間の前記第1の基板と前記フィールドプレート電極との距離が、前記ゲート電極の高さより小さいことを特徴とする請求項4に記載の半導体装置。第1の基板に素子領域を形成し、前記第1の基板上に、前記素子領域と接続する電極を形成し、第2の基板を貫通するビアホールを形成し、前記電極上に前記ビアホールが配置されるように、前記第1の基板と前記第2の基板を積層し、前記積層の前又は後に、前記ビアホール内を含む領域に、フィールドプレート電極となる金属層を含む金属層を形成することを特徴とする半導体装置の製造方法。電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート-フィールドプレート間に生じる容量による特性劣化を抑えることを可能とする。実施形態の半導体装置は、第1の基板と、第1の基板表面に形成された素子領域と、素子領域と接続され、第1の基板上に形成されたゲート電極、ソース電極及びドレイン電極と、第1の基板と、第1の面で積層される第2の基板と、第2の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成され、電極と接続される金属層と、第2の基板に設けられ、ゲート電極、ソース電極及びドレイン電極のいずれかと接続されるフィールドプレート電極と、を備えるものである。また、実施形態の半導体装置の製造方法は、第1の基板に素子領域を形成し、第1の基板上に、素子領域と接続する電極を形成し、第2の基板を貫通するビアホールを形成し、電極上に前記ビアホールが配置されるように、第1の基板と第2の基板を積層し、積層の前又は後に、ビアホール内を含む領域に、フィールドプレート電極となる金属層を含む金属層を形成するものである。以下、本発明の実施の形態について、図面を参照して説明する。第1の実施形態図1に本実施形態の半導体装置の分解斜視図を、図2Aに図1のA-A’断面図、図2Bに図1のB-B’断面図を示す。なお、図1において、Aは半導体基板、Bはカバー基板の表面側、Cはカバー基板の裏面側を示す。図1、2A、2Bに示すように、GaAsなどの半導体基板11に、素子領域を構成する不純物拡散領域12、13が形成されており、それぞれ半導体基板11上に形成されたソース電極14、ドレイン電極15aと接続されている。ソース電極14とドレイン電極15aの間には、ゲート電極16aが形成されている。ドレイン電極15aと、ゲート電極16aは、それぞれドレインパッド15b、ゲートパッド16bにつながっている。半導体基板11上には、裏面に凹凸を有するGaAsなどからなるカバー基板17が積層されている。カバー基板には、ソース電極14、ドレインパッド15b、ゲートパッド16b上に配置されるビアホール18a、18b、18cが形成されている。ビアホール内及びカバー基板17上には金属層19a、19b、19cが形成されている。さらに、カバー基板の裏面にフィールドプレート電極20が形成されている。このような半導体装置は、以下のようにして形成される。図3Aに示すように、先ず、半導体基板11の所定領域に、ゲート電極16a、不純物拡散領域12、13を形成し、素子領域となる不純物拡散領域12、13上にソース電極14、ドレイン電極15aを形成する。このとき、例えば、各電極はAuなどにより形成され、ソース電極14、ドレイン電極15aの電極厚が、ゲート電極16aの電極厚より厚くなるように形成されている。なお、このようにして形成される半導体素子の素子領域は、パシベーション膜などにより保護されることが好ましい。次いで、図3Bに示すように、カバー基板17を、通常のフォトリソグラフィ法などを用いて、半導体素子のソース電極14、ドレイン電極15a、ゲート電極16aの電極厚及びフィールドプレート電極の高さに合わせて、エッチングにより、カバー基板17に高さの異なる凸パターンを形成する。次いで、図3Cに示すように、エッチングにより、カバー基板17を貫通するビアホール18a18b、18cを形成する。このとき、エッチング方向は、エッチングレシピ、フォトレジストパターンのカバー率、アライメント精度などに基づき、適宜決めることができる。次いで、図3Dに示すように、裏面及び表面の所定の領域にフォトレジストパターンを形成し、表面にフィールドプレート電極20を形成する。さらに、図3Eに示すように、半導体基板11上にビアホール18a、18b、18cが形成されたカバー基板17を圧着させることにより積層する。このとき、ソース電極14、ドレイン電極15、ゲート電極16がAuなどのやわらかい金属で形成されていると、若干のエッチング誤差は許容される。なお、圧着しながら加熱する低温メタル接着方法などを用いることにより、より接着性を向上させることができる。そして、Auなどの金属層19a、19b、19cをメタルデポジッションにより形成し、フォトレジストパターンを除去することにより、図1に示すような半導体装置が形成される。なお、金属層19a、19b、19cは、半導体基板11とカバー基板17を積層する前に形成してもよく、半導体基板11と、カバー基板17の間隙には、パシベーション膜などが形成されていることが好ましい。本実施形態によれば、カバー基板を貫通するビアホールを形成した後、カバー基板にフィールドプレート電極を形成するため、半導体基板における電極配置に影響することなく、所望の位置にフィールドプレート電極を形成することができる。従って、半導体基板上の電気力線の分布を最適化し、ゲート電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート-フィールドプレート間に生じる容量による特性劣化を抑えることが可能となる。なお、フィールドプレート電極の配置形状は特に限定されるものではなく、ゲート電極16上のフィールドプレート電極20の高さは、ゲート電極16から離間し、カバー基板16がある程度の強度を持つことができる範囲で、変動させることができる。例えば、それぞれ部分拡大図を示すように、図4Aに示すように、ソース電極14より高くしたり、図4Bに示すように、ソース電極14の高さと同程度或いはそれより低くなるように形成したり、図4Cに示すように、テーパを有していてもよい。また、図5に示すように、フィールドプレート電極20は、ドレイン電極15上にも形成されていてもよい。表面側の全面に形成することにより、フォトレジストパターンを形成する必要がないため、工程を簡略化することができる。また、フィールドプレート電極20のゲート電極16とドレイン電極15間の半導体基板11表面に近接する部分の長さも、ゲート電極16、ドレイン電極15に接触しない範囲であれば、図6Aに示すように長くしても、図6Bに示すように、短くしてもよい。さらに、ゲート電極16とドレイン電極15間の半導体基板11表面に近接する部分の高さも、半導体基板11から離間し、カバー基板16がある程度の強度を持つことができる範囲で、変動させることができる。例えば、図7Aに示すように、ゲート電極16より高くしたり、図7Bに示すように、ゲート電極16と同程度の高さとしたり、図7Cに示すように、ゲート電極16より低くすることができる。但し、ゲート-フィールドプレート間に生じる容量を抑え、ゲート電極のドレイン電極側端部の電界集中を抑えるために、ゲート電極からできるだけ離間させ、ゲート電極とドレイン電極間の半導体基板表面にできるだけ長く近接するように設けることが好ましい。なお、本実施形態において、半導体基板、カバー基板にGaAs基板を用いているが、基板は特に限定されるものではない。半導体基板としては、その他GaN、SiC、Siなどを用いることができる。また、熱膨張率の観点から、カバー基板は、半導体素子が形成される半導体基板と同じ材料のものを用いることが好ましいが、異なる材料でもよい。例えば、カバー基板として、透明なSiC基板を用いることにより、積層時のアライメントが容易となる。また、カバー基板として、汎用されているSi基板を用いることにより、材料コストを抑えるとともに、既に様々なエッチングレシピが知られていることから、エッチングプロセスの最適化が容易であり、プロセスコストを低減することが可能となる。第2の実施形態本実施形態においては、第1の実施形態と同様に、カバー基板にフィールドプレート電極が形成されているが、ゲート電極-ドレイン電極上に、半導体基板に近接するように配置されており、ゲート電極上には配置されていない。図8に本実施形態の半導体装置の分解斜視図を、図9Aに半導体基板の上面図を、図9Bにカバー基板の上面図を示す。また、図10に図8のC-C’断面図を示す。なお、図1において、Aは半導体基板、Bはカバー基板の表面側、Cはカバー基板の裏面側を示す。図に示すように、半導体基板21上に、ソース電極24a、ドレイン電極25、ゲート電極26aが形成されている。ソース電極24a、ゲート電極26aは、それぞれソースパッド24b、ゲートパッド26bと接続されている。一方、カバー基板27には、ゲート電極26aとドレイン電極25の間に配置されるように、ビアホールが形成され、ビアホール内にフィールドプレート電極30が形成されている。そして、ソース電極24a、ドレイン電極25、ゲートパッド26b上に配置される部分には、それぞれビアホール内に、金属層29a、29b、29cが形成されている。金属層29bは、ドレイン電極25毎に複数形成され、複数のドレイン電極25は、カバー基板27の裏面において、接続されている。このような半導体装置は、第1の実施形態と同様に形成される。本実施形態によれば、第1の実施形態と同様に、カバー基板を貫通するビアホールを形成した後、カバー基板にフィールドプレート電極を形成するため、半導体基板における電極配置に影響することなく、所望の位置にフィールドプレート電極を形成することができる。また、ゲート電極上にフィールドプレート電極が配置されないため、ゲート-フィールドプレート間の容量発生が抑えられる。従って、半導体基板上の電気力線の分布を最適化し、電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート-フィールドプレート間に生じる容量による特性劣化を抑えることが可能となる。なお、これら実施形態において、ソース電極と同電位のソースフィールドプレート電極を設けているが、ドレイン電極、ゲート電極と同電位のフィールドプレート電極も、同様に形成することができる。また、これら実施形態において、デバイス構造については特に言及していないが、GaAs、GaNなどの化合物半導体素子を用いたHEMT、FETなどのパワーデバイスにおいて、好適に用いることができる。なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。