"第1のスルーホールを有する層間絶縁膜と、前記第1のスルーホール内に設けられた第1の相変化記憶素子とを備え、前記第1の相変化記憶素子は、前記第1のスルーホールの内壁に沿って設けられた筒型の導電膜である第1の外部電極と、前記第1の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第1の凹部を構成する略筒型の絶縁膜である第1のバッファ絶縁膜と、前記第1の凹部の内部を埋める第1の相変化膜と、前記第1の相変化膜の表面を含む前記第1のバッファ絶縁膜の内壁に沿って設けられた導電膜である第1の内部電極とを有することを特徴とする半導体装置。第1のセルトランジスタをさらに備え、前記第1の外部電極は有底筒型の導電膜であり、前記第1のバッファ絶縁膜は有底筒型の絶縁膜であり、前記第1の外部電極は、前記第1のセルトランジスタの一方の被制御電極と電気的に接続することを特徴とする請求項1に記載の半導体装置。ビット線をさらに備え、前記第1の内部電極は、前記ビット線と電気的に接続することを特徴とする請求項2に記載の半導体装置。前記層間絶縁膜は、前記ビット線の延伸方向で前記第1のスルーホールと隣接する第2のスルーホールを有し、前記半導体装置は、前記第2のスルーホール内に設けられた第2の相変化記憶素子をさらに備え、前記第2の相変化記憶素子は、前記第2のスルーホールの内壁に沿って設けられた有底筒型の導電膜である第2の外部電極と、前記第2の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第2の凹部を構成する有底筒型の第2のバッファ絶縁膜と、前記第2の凹部の内部を埋める第2の相変化膜と、前記第2の相変化膜の表面を含む前記第2のバッファ絶縁膜の内壁に沿って設けられた導電膜である第2の内部電極とを有し、前記半導体装置は、それぞれ前記第1及び第2の内部電極の上面に接する第1及び第2のビット線コンタクトプラグをさらに備え、前記ビット線は、前記第1のビット線コンタクトプラグの上面と前記第2のビット線コンタクトプラグの上面とに接することによって、前記第1及び第2の内部電極と電気的に接続することを特徴とする請求項3に記載の半導体装置。前記層間絶縁膜は、前記第1の方向に垂直な第2の方向で前記第1のスルーホールと隣接する第3のスルーホールを有し、前記半導体装置は、前記第3のスルーホール内に第3の相変化記憶素子をさらに備え、前記第3の相変化記憶素子は、前記第3のスルーホールの内壁に沿って設けられた有底筒型の導電膜である第3の外部電極と、前記第3の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第3の凹部を構成する略有底筒型の第3のバッファ絶縁膜と、前記第3の凹部の内部を埋める第3の相変化膜と、前記第3の相変化膜の表面を含む前記第3のバッファ絶縁膜の内壁に沿って設けられた導電膜である第3の内部電極とを有し、前記半導体装置は、第3のセルトランジスタと、前記ビット線と直交する方向に延伸するワード線とをさらに備え、前記第3の外部電極は、前記第3のセルトランジスタの一方の被制御電極と電気的に接続し、前記ワード線は、前記第1のセルトランジスタの制御電極と前記第3のセルトランジスタの制御電極とを構成することを特徴とする請求項4に記載の半導体装置。第1のセルトランジスタをさらに備え、前記第1の外部電極は無底筒型の導電膜であり、前記第1のバッファ絶縁膜は無底筒型の絶縁膜であり、前記第1の内部電極は、前記第1のセルトランジスタの一方の被制御電極と電気的に接続することを特徴とする請求項1に記載の半導体装置。ビット線をさらに備え、前記第1の外部電極は、前記ビット線と電気的に接続することを特徴とする請求項6に記載の半導体装置。前記層間絶縁膜は、前記ビット線の延伸方向で前記第1のスルーホールと隣接する第2のスルーホールを有し、前記半導体装置は、前記第2のスルーホール内に設けられた第2の相変化記憶素子をさらに備え、前記第2の相変化記憶素子は、前記第2のスルーホールの内壁に沿って設けられた無底筒型の導電膜である第2の外部電極と、前記第2の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第2の凹部を構成する略無底筒型の第2のバッファ絶縁膜と、前記第2の凹部の内部を埋める第2の相変化膜と、前記第2の相変化膜の表面を含む前記第2のバッファ絶縁膜の内壁に沿って設けられた導電膜である第2の内部電極とを有し、前記半導体装置は、前記第1のスルーホールと前記第2のスルーホールの間に設けられ、かつ前記第1及び第2の外部電極の上面に接するビット線コンタクトプラグをさらに備え、前記ビット線は、前記ビット線コンタクトプラグの上面に接することによって、前記第1及び第2の内部電極と電気的に接続することを特徴とする請求項7に記載の半導体装置。前記層間絶縁膜は、前記第1の方向に垂直な第2の方向で前記第1のスルーホールと隣接する第3のスルーホールを有し、前記半導体装置は、前記第3のスルーホール内に第3の相変化記憶素子をさらに備え、前記第3の相変化記憶素子は、前記第3のスルーホールの内壁に沿って設けられた無底筒型の導電膜である第3の外部電極と、前記第3の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第3の凹部を構成する略無底筒型の第3のバッファ絶縁膜と、前記第3の凹部の内部を埋める第3の相変化膜と、前記第3の相変化膜の表面を含む前記第3のバッファ絶縁膜の内壁に沿って設けられた導電膜である第3の内部電極とを有し、前記半導体装置は、第3のセルトランジスタと、前記ビット線と直交する方向に延伸するワード線とをさらに備え、前記第3の内部電極は、前記第3のセルトランジスタの一方の被制御電極と電気的に接続し、前記ワード線は、前記第1のセルトランジスタの制御電極と前記第3のセルトランジスタの制御電極とを構成することを特徴とする請求項8に記載の半導体装置。前記第1の内部電極は有底筒型の導電膜であり、前記第1の相変化記憶素子は、前記第1の内部電極の内壁に沿って設けられた柱型の絶縁膜であるフィルイン絶縁膜をさらに有することを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。前記第1の内部電極は柱型の導電膜であることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。前記第1の相変化膜のワード線延伸方向の幅は最小加工寸法より狭いことを特徴とする請求項3に記載の半導体装置。第1の層間絶縁膜を形成するステップと、前記第1の層間絶縁膜にスルーホールを形成するステップと、前記スルーホールの内壁に沿って有底筒型の導電膜である外部電極を形成するステップと、前記外部電極の内壁に沿って有底筒型の絶縁膜であるバッファ絶縁膜を形成するステップと、前記バッファ絶縁膜の内壁に沿って導電膜である内部電極を形成するステップと、表面を平坦化した後、第2の層間絶縁膜を形成するステップと、前記第2の層間絶縁膜に、前記バッファ絶縁膜の上面の一部を露出させる開口部を形成するステップと、前記開口部を通じて前記バッファ絶縁膜をエッチングすることにより、前記バッファ絶縁膜の上端に凹部を形成するステップと、前記凹部を埋める相変化膜を形成するステップとを備えることを特徴とする半導体装置の製造方法。前記第1の内部電極は有底筒型の導電膜であり、前記内部電極の形成後、該内部電極の内壁に沿って柱型の絶縁膜であるフィルイン絶縁膜を形成するステップをさらに備えることを特徴とする請求項13に記載の半導体装置の製造方法。前記第1の内部電極は柱型の導電膜であることを特徴とする請求項13に記載の半導体装置の製造方法。前記開口部の内側壁を覆うサイドウォール絶縁膜を形成するステップをさらに備え、前記バッファ絶縁膜のエッチングは、前記サイドウォール絶縁膜の形成後に行うことを特徴とする請求項13乃至15のいずれか一項に記載の半導体装置の製造方法。前記相変化膜の形成後に表面を平坦化し、全面にシリコン窒化膜を成膜するステップと、前記シリコン窒化膜の上面にシリコン酸化膜を成膜するステップと、シリコン酸化膜のエッチングレートが相対的に高く、かつシリコン窒化膜のエッチングレートが相対的に低い高選択エッチングによって前記シリコン酸化膜に貫通孔を形成するステップと、前記シリコン窒化膜をエッチングすることにより、前記貫通孔の底面に前記第1の内部電極の上面を露出させるステップと、前記貫通孔の内部に導電材料を埋め込むことにより、ビット線コンタクトプラグを形成するステップと、前記ビット線コンタクトプラグの上面に接するビット線を形成するステップとを備えることを特徴とする請求項13乃至16のいずれか一項に記載の半導体装置の製造方法。ところで、電流密度を高めて発熱効率を向上させるため、ヒータ電極上部電極又は下部電極と相変化材料の接触面積は小さい方が好ましい。ヒータ電極及び相変化材料は通常、絶縁膜に開けたスルーホール内に順次これらを積層することによって形成され、この方法によれば接触面積の下限は最小加工寸法によって決まるが、この下限を下回る接触面積を実現できる技術が求められている。特許文献1の図12や特許文献2の図10には、そのような技術の一例が開示されている。これらの例では、ヒータ電極をリング状とし、その上面に同様なリング状で相変化材料を形成することで、接触面積の縮小を実現している。この他に、スルーホール内にサイドウォール絶縁膜を形成してスルーホールの径を縮小することで、接触面積の縮小を実現する技術も検討されている。しかしながら、いずれの技術によっても接触面積の縮小が十分に実現しているとは言い難く、接触面積をより一層縮小させられる技術が求められている。本発明による半導体装置は、第1のスルーホールを有する層間絶縁膜と、前記第1のスルーホール内に設けられた第1の相変化記憶素子とを備え、前記第1の相変化記憶素子は、前記第1のスルーホールの内壁に沿って設けられた筒型の導電膜である第1の外部電極と、前記第1の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第1の凹部を構成する略筒型の絶縁膜である第1のバッファ絶縁膜と、前記第1の凹部の内部を埋める第1の相変化膜と、前記第1の相変化膜の表面を含む前記第1のバッファ絶縁膜の内壁に沿って設けられた導電膜である第1の内部電極とを有することを特徴とする。本発明による半導体装置の製造方法は、第1の層間絶縁膜を形成するステップと、前記第1の層間絶縁膜にスルーホールを形成するステップと、前記スルーホールの内壁に沿って有底筒型の導電膜である外部電極を形成するステップと、前記外部電極の内壁に沿って有底筒型の絶縁膜であるバッファ絶縁膜を形成するステップと、前記バッファ絶縁膜の内壁に沿って導電膜である内部電極を形成するステップと、表面を平坦化した後、第2の層間絶縁膜を形成するステップと、前記第2の層間絶縁膜に、前記バッファ絶縁膜の上面の一部を露出させる開口部を形成するステップと、前記開口部を通じて前記バッファ絶縁膜をエッチングすることにより、前記バッファ絶縁膜の上端に凹部を形成するステップと、前記凹部を埋める相変化膜を形成するステップとを備えることを特徴とする。本発明によれば、第1のバッファ絶縁膜の上端すべてではなく、その一部のみに第1の相変化膜が形成される。さらに、第1の相変化膜とヒータ電極としての外部電極とが横方向に接触することになるので、第1の凹部の深さを調節することで外部電極と第1の相変化膜との接触面積を自由に調節できる。したがって、ヒータ電極と相変化材料の接触面積の縮小が実現される。また、平面視でリング状に形成される第1のバッファ絶縁膜のさらに一部分のみに凹部を設け、その凹部内に相変化膜を埋め込んで、閉じ込める構成となっているので、相変化膜の相変化領域を極めて微小な空間に限定することができ、繰り返し動作において相変化領域が経時変化して特性が変動する問題を回避することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1abは、本発明の好ましい第1の実施の形態による半導体装置1の構成を示す図である。図1aは半導体装置1の平面図、図1bは、図1aのA-A線断面に対応する半導体装置1の断面図となっている。なお、図1aでは、後述する相変化記憶素子以外の各構造体を透過的に示している。半導体装置1は例えばPRAMなどの半導体記憶装置であり、それぞれx方向に延伸する複数のビット線BLと、それぞれy方向x方向と直交する方向に延伸する複数のワード線WLとを備えている。図1及び後掲の各図には、ビット線BLとワード線WLをそれぞれ2本ずつのみ図示しているが、実際にはより多数のこれらが配置される。半導体装置1では、ビット線BLとワード線WLの交点ごとに、メモリセルが設けられる。図1aには、このうち4つのメモリセルのみを示しており、以下では、これら4つのメモリセルを特に区別して説明する必要がある場合、これらのうち図面右下のものを第1のメモリセルS1、第1のメモリセルS1とx方向に隣接するものを第2のメモリセルS2、第1のメモリセルS1とy方向に隣接するものを第3のメモリセルS3、残りの1つを第4のメモリセルS4と称する。各メモリセルは、相変化記憶素子とセルトランジスタとによって構成される。以下では、第nのメモリセルSnに属する相変化記憶素子及びセルトランジスタをそれぞれ、第nの相変化記憶素子Pn及び第nのセルトランジスタTnと称するnは1~4の整数。図1bには、このうち第1及び第2の相変化記憶素子P1,P2と、第1及び第2のセルトランジスタT1,T2のみが示されている。半導体装置1は、図1bに示すように、単結晶基板シリコン基板2を備えている。基板2の表面には、素子分離領域3が形成される。素子分離領域3は、x方向に延伸する部分とy方向に延伸する部分とを有し、これらによって複数の活性領域がマトリクス状に区画される。1つの活性領域には1本のビット線BLと2本のワード線WLが対応しており、したがって、1つの活性領域には2つのメモリセルが含まれる。図1aの例では、第1及び第2のメモリセルS1,S2は活性領域K1に含まれ、第3及び第4のメモリセルS3,S4は、活性領域K1とy方向に隣接する活性領域K2に含まれる。以下、メモリセルの構造について、図1bを参照しながら具体的に説明する。なお、本実施の形態では、セルトランジスタがいわゆるプレーナ型である場合を例にとって説明するが、本発明の特徴は相変化記憶素子部分にあり、セルトランジスタの構造はどのようなものであっても構わない。例えば、基板に形成した溝内にゲート絶縁膜を介してゲート電極を埋め込んで形成される立体型のセルトランジスタなど、他の種類のセルトランジスタを用いても構わない。活性領域の内側では、図1bに示すように、x方向の中ほどに不純物拡散領域4が設けられ、x方向の両端に不純物拡散領域5が設けられる。これら不純物拡散領域4,5は、基板2中の不純物と逆の導電型を有する不純物を、基板2の表面に注入することによって形成される。不純物拡散領域4,5の間の基板2表面には、図1bに示すように、ごく薄いゲート絶縁膜6を介してワード線WLが配線される。ワード線WLはセルトランジスタのゲート制御電極となり、不純物拡散領域4,5はソース/ドレインの一方及び他方一方及び他方の被制御電極となる。y方向に隣接するセルトランジスタの間では、共通のワード線WLが制御電極となる。図1aの例では、第1のセルトランジスタT1第1のメモリセルS1に含まれるセルトランジスタ。以下同様。と第3のセルトランジスタT3とは互いにy方向に隣接しており、したがって、共通のワード線WLを制御電極としている。同様に、第2のセルトランジスタT2と第4のセルトランジスタT4とは互いにy方向に隣接しており、したがって、共通のワード線WLを制御電極としている。基板2の表面には、図1bに示すように、シリコン酸化膜からなる層間絶縁膜7が成膜され、ワード線WLはこの層間絶縁膜7の内部に埋め込まれる。層間絶縁膜7の内部には、平面的に見て2本のワード線WLの間の位置に、接地電位が供給されるプレート配線PLも埋め込まれる。プレート配線PLは、図1aに示すようにワード線WLと同様にy方向に延伸する配線であり、ワード線WLとは電気的に絶縁されている。プレート配線PLは、層間絶縁膜7に設けられたコンタクトプラグ8によって、不純物拡散領域4と電気的に接続している。したがって、不純物拡散領域4の電位は、常時接地電位に維持される。プレート配線PLは、基板2の表面より上方に配置されているが、基板2の内部に埋め込んで設けることもできる。層間絶縁膜7の内部には、ストレージノードコンタクトプラグ9も設けられる。ストレージノードコンタクトプラグ9は、不純物拡散領域5ごとに層間絶縁膜7を貫通して設けられ、下面で対応する不純物拡散領域5と接続し、上面で対応する相変化記憶素子の外部電極OE後述と接続する。したがって、不純物拡散領域5と、対応する相変化記憶素子の外部電極OEとは、ストレージノードコンタクトプラグ9によって電気的に接続される。層間絶縁膜7の上面には、シリコン酸化膜からなる層間絶縁膜10が成膜される。相変化記憶素子は、この層間絶縁膜10を貫通するスルーホール10a内に設けられる。具体的には、スルーホール10a内に順次積層された外部電極OE、バッファ絶縁膜11、内部電極IE、及びフィルイン絶縁膜12と、相変化膜GSTとによって、相変化記憶素子が構成される。より具体的には、外部電極OEは、スルーホール10aの内壁に沿って設けられた有底筒型の導電膜である。バッファ絶縁膜11は、外部電極OEの内壁に沿って設けられた有底筒型の絶縁膜であるが、その上端の一部が凹んで凹部11aを構成している。相変化膜GSTは、この凹部11aに埋め込まれた相変化材料である。内部電極IEは、相変化膜GSTの表面を含むバッファ絶縁膜11の内壁に沿って設けられた有底筒型の導電膜である。フィルイン絶縁膜12は、内部電極IEの内壁に沿って設けられた柱型の絶縁膜である。スルーホール10aは、X方向を長手方向とする一つの活性領域Kの長手方向の両端に位置するように対で設けられる。凹部11aは、対となるスルーホール10aが対向する側のバッファ絶縁膜11の一部に設けられる。また、凹部11a、すなわち相変化膜GSTは、対となるスルーホール10aの中心を結んだ線と少なくとも重なる位置に設けられる。ここで、本発明において筒型とは、内部に1つの空間を有する平面形状を、その法線方向に積み重ねることによって得られる立体形状であり、底面、上面、及び側面を有している。上面は閉じられていないが、底面は閉じられている場合と閉じられていない場合とがあり、前者を有底筒型、後者を無底筒型という。また、本発明において略筒型略有底筒型略無底筒型とは、それぞれ筒型有底筒型無底筒型の上端の一部が凹んでいる立体形状をいう。さらに、本発明において柱型とは、筒型の内部空間を、筒型の構成材料と同じ材料によって埋めることで得られる立体形状である。相変化膜GSTのy方向の幅は、外部電極OEとの接触面積ができるだけ小さくなるように決定することが好ましい。本実施の形態では、y方向の幅をリソグラフィで規定される最小加工寸法とする。例えば40nmとすることができる。一方で、半導体装置1では、凹部11aの深さを調節することによっても、外部電極OEと相変化膜GSTとの接触面積を調節可能である。これは、相変化膜GSTと外部電極OEとが、横方向に接触していることによる効果である。層間絶縁膜10の上面には、シリコン窒化膜からなる層間絶縁膜13と、シリコン酸化膜からなる層間絶縁膜14とが順次積層される。層間絶縁膜14の上面にはビット線BLが形成される。層間絶縁膜13,14には、図1bに示すように、メモリセルごとにビット線コンタクトプラグ15が設けられており、各メモリセルの内部電極IEは、このビット線コンタクトプラグ15を通じてビット線BLと電気的に接続する。x方向に並ぶ複数のビット線コンタクトプラグ15の上面は、共通のビット線BLと接する。したがって、x方向に並ぶ各メモリセルの内部電極IEは、共通のビット線BLと電気的に接続する。図1aの例では、第1の相変化記憶素子P1と第2の相変化記憶素子P2とは互いにx方向に隣接しており、したがって、これらの内部電極IEは共通のビット線BLに接続している。同様に、第3の相変化記憶素子P3と第4の相変化記憶素子P4とは互いにx方向に隣接しており、したがって、これらの内部電極IEは共通のビット線BLに接続している。次に、以上説明した構造を有する半導体装置1の動作について説明する。以下では、第1のメモリセルS1に対して読み書きを行う場合を取り上げて説明するが、他のメモリセルでも同様である。初めに、第1のメモリセルS1に対応するワード線WLを活性化させる。これにより、第1のセルトランジスタT1がオンとなるので、第1の外部電極OE第1の相変化記憶素子P1の外部電極OEとプレート配線PLとが電気的に接続される。したがって、第1の外部電極OEに接地電位が供給される。次に、第1のメモリセルS1に対応する対応するビット線BLに、所定の電位を与える。この電位は、読み出しの場合と書き込みの場合とで異なる電位である。具体的には、まず読み出しの場合には、第1の相変化膜GST第1の相変化記憶素子P1の相変化膜GSTが相変化を起こさない程度の相対的に低い電位を与える。この電位を与えた後のビット線BLの電位は、第1の内部電極IE第1の相変化記憶素子P1の内部電極IEから第1の相変化膜GSTを通って第1の外部電極OEに流れる電流によって若干低下するが、その低下の度合いは第1の相変化膜GSTの抵抗値によって異なる。具体的には、第1の相変化膜GSTの相状態が相対的に低抵抗な結晶相であれば、相対的に高抵抗なアモルファス相である場合に比べ、ビット線BLの電位は大きく低下する。このような低下量の違いを検出することにより、第1の相変化膜GSTの相状態を読み出す。一方、書き込みの場合には、第1の相変化膜GSTが相変化を起こす程度の相対的に高い電位を与える。また、第1の相変化膜GSTを高抵抗状態にするリセット動作と、第1の相変化膜GSTを低抵抗状態にするセット動作とでは、電位を上昇させた後の低下にかける時間を異ならせる。具体的には、リセット動作では、電位を上昇させた後、相対的に急激に電位を0に戻す。その結果、第1の相変化膜GSTは急激に冷やされ、高抵抗なアモルファス相となる。一方、セット動作では、電位を上昇させた後、相対的にゆっくりと電位を0に戻す。その結果、第1の相変化膜GSTは徐々に冷やされ、低抵抗な結晶相となる。以上のように、電位の低下時間を制御することで、第1の相変化膜GSTに所望の相状態を書き込む。以上説明したように、半導体装置1によれば、筒型のバッファ絶縁膜11の上端すべてではなく、その一部のみに相変化膜GSTが形成される。さらに、相変化膜GSTとヒータ電極としての外部電極OEとが横方向に接触することになるので、凹部11aの深さを調節することで外部電極OEと相変化膜GSTとの接触面積を自由に調節できる。したがって、ヒータ電極と相変化材料の接触面積の縮小が実現される。また、平面視でリング状に形成されるバッファ絶縁膜11のさらに一部分のみに凹部11aを設け、その凹部11a内に相変化膜GSTを埋め込んで閉じ込める構成となっているので、相変化膜GSTの相変化領域を極めて微小な空間に限定することができ、繰り返し動作において相変化領域が経時変化して特性が変動する問題を回避することができる。また、半導体装置1では、フィルイン絶縁膜12を用いた分、内部電極IEの体積が小さくなっている。したがって、内部電極IEによるヒーターシンク効果が弱まり、発熱効率が向上している。次に、半導体装置1の製造方法について説明する。図2~図6のaは、製造途中における半導体装置1の平面図である。また、図2~図6のbは、対応するaのA-A線断面に対応する半導体装置1の断面図である。以下、これらの図を参照しながら、本実施の形態による半導体装置1の製造方法について説明する。まず、図2に示すように、基板2の表面に素子分離領域3、不純物拡散領域4,5、ゲート絶縁膜6、ワード線WL、及び酸化シリコンからなる層間絶縁膜7の一部プレート配線PLの下面より下の部分を形成し、この層間絶縁膜7の一部に不純物拡散層4の上面を露出させるスルーホールを形成する。そして、このスルーホール内に導電材料を埋め込むことで、コンタクトプラグ8を形成する。次いで、コンタクトプラグ8の上面と接するプレート配線PLを形成し、さらに層間絶縁膜7の残部を成膜する。その後、層間絶縁膜7に不純物拡散層5の上面を露出させるスルーホールを形成し、このスルーホール内に導電材料を埋め込むことで、ストレージノードコンタクトプラグ9を形成する。次に、層間絶縁膜7の表面を平坦化し、平坦化された表面に酸化シリコンからなる層間絶縁膜10第1の層間絶縁膜を成膜する。そして、この層間絶縁膜10に、ストレージノードコンタクトプラグ9の上面を露出させるスルーホール10aを形成する。スルーホール10aは、X方向に長手方向を有する活性領域Kの長手方向の両端に対となるように各々形成する。スルーホール10aの形成は、リソグラフィとドライエッチング技術を用いて行うことが好適である。また、スルーホール10aは、ストレージノードコンタクトプラグ9ごとに形成する。なお、スルーホール10aをドライエッチングする場合のエッチングストッパー膜として、層間絶縁膜7と層間絶縁膜10の間に、シリコン窒化膜を形成しておくことが望ましい。スルーホール10aを形成したら、基板2の全面に順次、導電材料、絶縁材料、導電材料、絶縁材料を成膜する。ここで成膜する導電材料としては、例えばタングステンなどの金属材料を用いることが好ましく、絶縁材料としてはシリコン窒化膜を用いることが好ましい。また、これらの各材料の成膜量は、2回目の導電材料の成膜後もスルーホール10a内に空間が残り、最後の絶縁材料の成膜によって、この空間が埋められるように設定する。具体的には、スルーホール10aの直径が80nmであるとすると、順次成膜する導電材料、絶縁材料、導電材料の各膜厚サイドウォール部分の膜厚をそれぞれ、5nm,15nm,10nmとすることが好ましい。したがって、最後の絶縁材料フィルイン絶縁膜12が埋め込まれる空間の直径は20nmとなる。ただ、これらの寸法はスルーホール10aの直径が変われば、それに応じて変更可能である。次に、表面を平坦化する。この平坦化は、CMPによる研磨エッチバックを用いて行うことが好適である。ここまでの工程により、図2bに示すように、スルーホール10aの内壁に沿って設けられた有底筒型の導電膜である外部電極OEと、外部電極OEの内壁スルーホール10aの中心軸側の面に沿って設けられた有底筒型の絶縁膜であるバッファ絶縁膜11と、バッファ絶縁膜11の内壁スルーホール10aの中心軸側の面に沿って設けられた有底筒型の導電膜である内部電極IEと、内部電極IEの内壁スルーホール10aの中心軸側の面に沿って設けられた柱型の絶縁膜であるフィルイン絶縁膜12とが形成される。次に、平坦化した表面に、シリコン酸化膜からなる層間絶縁膜20第2の層間絶縁膜を形成する。そして、この層間絶縁膜20に、バッファ絶縁膜11の上面の一部を露出させる開口部20aを形成する。開口部20aは、x方向に細長い長方形とし、図2aに示すように、同一活性領域内の2つの相変化記憶素子を一部分ずつ露出させる位置に設ける。開口部20aの形成は、フォトリソグラフィとエッチングによって行う。本実施の形態では、開口部20aのx方向の幅は、2つの相変化記憶素子それぞれについて、内部電極IEが一部露出し、かつ、対となるスルーホール10aが対向しない側のバッファ絶縁膜11が露出しない程度とし、y方向の幅は、最小加工寸法に等しい値とする。続いて、シリコン窒化膜をエッチングすることにより、図3abに示すように、対となるスルーホール10aが対向する側に表面が露出しているバッファ絶縁膜11の上端に凹部11aを形成する。凹部11aは、対となるスルーホール10aの中心を結んだ線と少なくとも重なる位置に形成される。このエッチングには、シリコン窒化膜のエッチングレートが相対的に高く、かつシリコン酸化膜並びに内部電極IE及外部電極OEを構成する導電材料のエッチングレートが相対的に低い高選択エッチングを用いる。また、相変化膜が埋め込まれる複数の凹部11aの容積がばらつくことを回避するために、凹部11aの側壁を垂直にエッチングする必要がある。このために、プラズマを利用する公知の異方性ドライエッチング法を用いる。シリコン窒化膜のドライエッチングにはCF4などをソースガスとするフッ素含有プラズマが一般的に用いらている。しかし、上記のようなフロロカーボンガスプラズマでは酸化シリコン膜も同様の速度でエッチングされてしまい、シリコン窒化膜だけを高選択でエッチングすることが困難である。そこで、本実施例では酸化シリコン膜に対してシリコン窒化膜を高選択でエッチングするために、フロロメタンガスを用いる。例えば、CH3FフロロメタンやCH2F2ジフロロメタンを用いる。これらのガスは、Hを含有している。このHがシリコン窒化膜を構成する窒素Nと反応し、NH化合物となって効果的にNを離脱させることにより、シリコン窒化膜の高選択エッチに寄与する。これらのガスプラズマを用いた異方性ドライエッチングでは、シリコン窒化膜と酸化シリコン膜とのエッチング選択比を少なくとも50とすることができる。これによりシリコン窒化膜のエッチング深さを50nmとした場合であっても、酸化シリコン膜のエッチング量は1nm程度であり、実質的にエッチングされない状態を維持することができる。本実施の形態ではエッチング深さを20nmとすることができる。なお、このエッチングにおいては、酸化シリコン膜層間絶縁膜10の他、メタル膜も露出しているが、メタル膜についてはフッ素系プラズマではエッチングされないので問題とならない。凹部11aを形成したら、図4abに示すように、全面に相変化材料21を成膜する。この成膜には、CVD法を用いることが好ましい。このときの相変化材料21の成膜量は、少なくとも凹部11aを埋められる量とすることが必要であるが、実際には、図4bに示すように、より厚く相変化材料21を成膜することが好ましい。次に、図5abに示すように、第2の層間絶縁膜20の下面の位置まで、表面を平坦化する。この平坦化も、CMPによる研磨エッチバックを用いて行うことが好適である。この平坦化により、相変化材料21は凹部11aの内部にのみ残り、相変化膜GSTを構成することになる。また、第2の層間絶縁膜20はすべて除去される。続いて、図6abに示すように、全面にシリコン窒化膜からなる層間絶縁膜13を成膜し、さらにその上面に、シリコン酸化膜からなる層間絶縁膜14を成膜する。このとき、層間絶縁膜13,14の膜厚はそれぞれ、10nm,50nmとすることが好ましい。そして、図1bに示したように、内部電極IEを露出させる貫通孔15aを、層間絶縁膜13,14に形成する。貫通孔15aは、メモリセルごとに形成する。貫通孔15aの形成にあたっては、まず初めに、フォトリソグラフィとドライエッチングにより、層間絶縁膜14に貫通孔を形成する。このドライエッチングは、シリコン酸化膜のエッチングレートが相対的に高く、かつシリコン窒化膜のエッチングレートが相対的に低い高選択エッチングとする。高選択エッチングを用いるのは、貫通孔を確実に形成するために多少オーバーエッチングを行ったとしても、内部電極IE等が削れてしまうことのないようにするためである。層間絶縁膜14の貫通孔が形成されたら、その底面に露出したシリコン窒化膜層間絶縁膜13の一部分をエッチングにより除去することで、底面に内部電極IEが露出した貫通孔15aを完成させる。なお、貫通孔15aの平面的な位置は、このとき外部電極OEや相変化膜GSTが露出しないよう、図1bに示すように、相変化膜GSTとは反対側の内部電極IEの側面からフィルイン絶縁膜12の上面に跨る位置とすることが好ましい。貫通孔15aが形成されたら、その内部に導電材料を埋め込む。この埋め込みはCVD法によって行うことが好ましく、また、埋め込む導電材料としてはタングステンを用いることが好ましい。タングステン層の下層にライナー膜としての窒化チタン膜をCVD法によって形成してもよい。その後、再度表面を平坦化することで図1abに示したビット線コンタクトプラグ15を形成し、さらに、その上面に接するビット線BLを形成することで、半導体装置1が完成する。以上説明したように、本製造方法によれば、図1abに示した半導体装置1を製造することが可能になる。図7abは、本発明の好ましい第1の実施の形態の第1の変形例による半導体装置1の構成を示す図である。図7aは半導体装置1の平面図、図7bは、図7aのA-A線断面に対応する半導体装置1の断面図となっている。なお、図7aでは、相変化記憶素子以外の各構造体を透過的に示している。本変形例は、内部電極IEの形状を変更したものである。具体的には、本変形例では、フィルイン絶縁膜12を内部電極IEと同一の材料で置き換えており、その結果、本変形例による内部電極IEは、図7abに示すように、有底筒型ではなく柱型の導電膜となっている。本変形例によれば、内部電極IEの断面積が大きくなるので、ビット線コンタクトプラグ15と内部電極IEとの接続マージンを、より大きく確保することが可能になる。図8abは、本発明の好ましい第1の実施の形態の第2の変形例による半導体装置1の構成を示す図である。図8aは半導体装置1の平面図、図8bは、図1aのA-A線断面に対応する半導体装置1の断面図となっている。なお、図8aでは、相変化記憶素子以外の各構造体を透過的に示している。本変形例は、相変化膜GSTのy方向の幅を最小加工寸法より狭くしたものである。上述したように、第1の実施の形態では、相変化膜GSTのy方向の幅は最小加工寸法であった。本変形例では、開口部20aの内側壁を覆うサイドウォール絶縁膜を形成することで、開口部20aのy方向の幅を実質的に縮めている。以下、詳しく説明する。図9abは製造途中における半導体装置1を示す図であり、それぞれ図2abに対応している。同図に示すように、本変形例では、開口部20aの内側壁に、シリコン窒化膜からなるサイドウォール絶縁膜22を形成している。図3abを参照しながら説明したバッファ絶縁膜11のエッチングは、このサイドウォール絶縁膜22の形成後に行う。これにより、凹部11aのy方向の幅がサイドウォール絶縁膜22の分だけ小さくなるので、凹部11aの内部に形成される相変化膜GSTのy方向の幅も、サイドウォール絶縁膜22の分だけ、最小加工寸法より小さくなる。本変形例によれば、相変化膜GSTとヒータ電極としての外部電極OEとの接触面積をより一層小さくすることができる。したがって、相変化膜GSTに書き込みを行う際の電流量を軽減できる。図10abは、本発明の好ましい第2の実施の形態による半導体装置1の構成を示す図である。図10aは半導体装置1の平面図、図10bは、図10aのA-A線断面に対応する半導体装置1の断面図となっている。なお、図10aでは、相変化記憶素子及びビット線コンタクトプラグ以外の各構造体を透過的に示している。本実施の形態による半導体装置1は、外部電極OE及びバッファ絶縁膜11が無底筒型の導電膜であり、柱型の導電膜である内部電極IEの底面が下方基板2側に向けて露出している点、相変化膜GSTが、バッファ絶縁膜11の上端のうち、同一活性領域内のもう一つの相変化記憶素子から見て遠い部分に形成されている点、ビット線コンタクトプラグ15に代え、同一活性領域内の2つのメモリセルに共通なビット線コンタクトプラグ16が設けられている点で、第1の実施の形態の第1の変形例図7による半導体装置1と異なっている。また、本実施の形態による半導体装置1では、ビット線コンタクトプラグ16を介してビット線BLと接続するのは外部電極OEであり、ストレージノードコンタクトプラグ9を介してセルトランジスタと接続するのは内部電極IEである。さらに、外部電極OEの下面は、ストレージノードコンタクトプラグ9と接触しないよう、内部電極IEの下面に比べて少し上の位置に設けられている。以上の構成により、本実施の形態による半導体装置1によっても、第1の実施の形態と同様、ヒータ電極と相変化材料の接触面積の縮小が実現される。次に、本実施の形態による半導体装置1のうち相変化記憶素子の製造方法について、簡単に説明する。第1の実施の形態では、スルーホール10a内に、導電材料外部電極OE、シリコン窒化膜バッファ絶縁膜11、導電材料内部電極IE、絶縁材料フィルイン絶縁膜12を順次成膜したが、本実施の形態では、初めにシリコン酸化膜と、外部電極OEとなる導電材料とを順次スルーホール10a内に成膜し、異方性エッチングにより底部の水平部分のみを除去する。次に、バッファ絶縁膜11となるシリコン窒化膜をスルーホール10a内に成膜し、異方性エッチングにより底部の水平部分のみを除去する。最後に、内部電極IEとなる導電材料でスルーホール10a内を埋める。次に、表面を平坦化した後、バッファ絶縁膜11のうち相変化膜GSTとなる位置に凹部11aを設け、その内部に相変化材料を埋め込み、さらに表面を平坦化することで、図10bに示すような形状の相変化記憶素子が得られる。以上のように、本製造方法によれば、本実施の形態による相変化記憶素子を製造することが可能になる。本実施の形態による半導体装置1のその他の部分については、第1の実施の形態で説明したものと同様の製造方法によって製造可能である。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、第2の実施の形態による半導体装置1においても、第1の実施の形態と同様のフィルイン絶縁膜12を用いることとしてもよい。こうすることで、内部電極IEによるヒーターシンク効果が弱まり、発熱効率を向上させることが可能になる。"