第1信号線と、第2信号線と、前記第1信号線と、前記第2信号線と、のあいだを流れる第1方向の電流、及び前記第1方向とは反対の第2方向の電流の、それぞれの導通を制御するトランジスタと、前記第1信号線と、前記トランジスタの一方端と、のあいだに接続され、第1の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する第1記憶領域と、前記第2信号線と、前記トランジスタの他方端と、のあいだに接続され、前記第1の平行閾値よりも大きな第2の平行閾値以上の電流が前記第2方向に流れると磁化の向きが平行になり、前記第1の反平行閾値値よりも大きな第2の反平行閾値以上の電流が前記第1方向に流れると磁化の向きが反平行になる第2磁気トンネル接合素子を有する第2記憶領域と、を備えたことを特徴とする記憶装置。前記第1磁気トンネル接合素子は、第1磁化自由層、第1トンネル障壁層及び第1磁化固定層の順に積層された第1積層体を有し、前記第2磁気トンネル接合素子は、第2磁化自由層、第2トンネル障壁層及び第2磁化固定層の順に積層された第2積層体を有し、前記第1方向に沿って、前記第1積層体の積層順と、前記第2積層体の積層順と、が互いに逆になることを特徴とする請求項1記載の記憶装置。前記第1磁化自由層の体積は、前記第2磁化自由層の体積よりも小さいことを特徴とする請求項2記載の記憶装置。前記第1磁化自由層と、前記第2磁化自由層と、は、同一平面上に同一厚さで設けられ、前記第1トンネル障壁層と、前記第2トンネル障壁層と、は、同一平面上に同一厚さで設けられ、前記第1磁化固定層と、前記第2磁化固定層と、は、同一平面上に同一厚さで設けられたことを特徴とする請求項2または3に記載の記憶装置。前記第1記憶領域は、前記第1信号線と、前記第1磁気トンネル接合素子と、のあいだに設けられ、前記第1の平行閾値よりも小さな第3の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、前記第1の反平行閾値よりも小さな第3の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第3磁気トンネル接合素子を有することを特徴とする請求項1~4のいずれか1つに記載の記憶装置。前記第1記憶領域は、前記第1信号線と、前記第1磁気トンネル接合素子と、のあいだに設けられ、前記第1の平行閾値よりも小さな第3の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、前記第1の反平行閾値よりも小さな第3の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第3磁気トンネル接合素子を有し、前記第3磁気トンネル接合素子は、第3磁化自由層、第3トンネル障壁層及び第3磁化固定層の順に積層された第3積層体を有し、前記第1方向に沿って、前記第1積層体の積層順と、前記第3積層体の積層順と、が互いに同じ順になることを特徴とする請求項2記載の記憶装置。前記第2記憶領域は、前記第2信号線と、前記第2磁気トンネル接合素子と、のあいだに設けられ、前記第2の平行閾値よりも小さな第4の平行閾値以上の電流が前記第2方向に流れると磁化の向きが平行になり、前記第2の反平行閾値よりも小さな第4の反平行閾値以上の電流が前記第1方向に流れると磁化の向きが反平行になる第4磁気トンネル接合素子を有することを特徴とする請求項1~6のいずれか1つに記載の記憶装置。前記第2記憶領域は、前記第2信号線と、前記第2磁気トンネル接合素子と、のあいだに設けられ、前記第2の平行閾値よりも小さな第4の平行閾値以上の電流が前記第2方向に流れると磁化の向きが平行になり、前記第2の反平行閾値よりも小さな第4の反平行閾値以上の電流が前記第1方向に流れると磁化の向きが反平行になる第4磁気トンネル接合素子を有し、前記第4磁気トンネル接合素子は、第4磁化自由層、第4トンネル障壁層及び第4磁化固定層の順に積層された第4積層体を有し、前記第1方向に沿って、前記第2積層体の積層順と、前記第4積層体の積層順と、が互いに同じ順になることを特徴とする請求項2、4及び6のいずれか1つに記載の記憶装置。前記第1磁気トンネル接合素子の磁化の向きが反平行の場合の抵抗値は、前記第2磁気トンネル接合素子の磁化の向きが反平行の場合の抵抗値よりも大きいことを特徴とする請求項1~8のいずれか1つに記載の記憶装置。複数の前記第1記憶領域と、複数の前記第2記憶領域と、を備え、前記複数の第1記憶領域は、行方向及び列方向にそれぞれ同一のピッチで配置され、前記複数の第2記憶領域は、前記行方向及び前記列方向にそれぞれ同一の前記ピッチで配置され、前記複数の第1記憶領域と、前記複数の第2記憶領域と、は、前記行方向及び前記列方向に互いに半ピッチずれて配置されたことを特徴とする請求項1~9のいずれか1つに記載の記憶装置。前記行方向及び前記列方向のそれぞれに第1ピッチで設けられた複数の前記トランジスタと、前記行方向及び前記列方向のうち一方の方向に延出し、前記第1ピッチの半分の第2ピッチで1本ずつ交互に配置された複数本の前記第1信号線及び複数本の前記第2信号線と、前記行方向及び前記列方向のうち他方の方向に延出し、前記第1ピッチで配置された複数本の制御線と、を備え、前記複数のトランジスタのそれぞれについて前記第1記憶領域及び前記第2記憶領域が形成されたことを特徴とする請求項10記載の記憶装置。1つの前記第1記憶領域及び1つの前記第2記憶領域の組で、少なくとも2ビットの情報を記憶することを特徴とする請求項1~11のいずれか1つに記載の記憶装置。半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に磁化自由層、トンネル障壁層及び磁化固定層を順に積層した積層膜を形成する工程と、前記積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部である第1積層体を残して第1磁気トンネル接合素子を形成するとともに、前記第2ビアの上に前記積層膜の他部である第2積層体を残して第2磁気トンネル接合素子を形成する工程と、を備えたことを特徴とする記憶装置の製造方法。前記積層膜をエッチングする工程では、前記第1積層体の積層方向に見た面積を、前記第2積層体の前記積層方向に見た面積よりも小さくすることを特徴とする請求項13記載の記憶装置の製造方法。前記半導体基板に複数の前記トランジスタを行方向及び列方向にそれぞれ同一のピッチで形成し、前記複数のトランジスタのそれぞれについて前記第1磁気トンネル接合素子及び前記第2磁気トンネル接合素子を形成することを特徴とする請求項13または14に記載の記憶装置の製造方法。半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に第1磁化自由層、第1トンネル障壁層及び第1磁化固定層を順に積層した第1積層膜を形成し、前記第1積層膜の上に第2磁化自由層、第2トンネル障壁層及び第2磁化固定層を順に積層した第2積層膜を形成する工程と、前記第1積層膜及び前記第2積層膜をエッチングして、前記第1ビアの上に前記1積層膜の一部である第1積層体を残して第1磁気トンネル接合素子を形成し、前記第1磁気トンネル接合素子の上に前記第2積層膜の一部である第3積層体を残して第3磁気トンネル接合素子を形成するとともに、前記第2ビアの上に前記1積層膜の他部である第2積層体を残して第2磁気トンネル接合素子を形成し、前記第2磁気トンネル接合素子の上に前記第2積層膜の他部である第4積層体を残して第4磁気トンネル接合素子を形成する工程と、を備えたことを特徴とする記憶装置の製造方法。前記積層膜をエッチングする工程では、前記第1積層体の積層方向に見た外形と、前記第3積層体の前記積層方向に見た外形と、を同じに形成し、前記第2積層体の前記積層方向に見た外形と、前記第4積層体の前記積層方向に見た外形と、を同じに形成することを特徴とする請求項16記載の記憶装置の製造方法。前記積層膜をエッチングする工程では、前記第1積層体の積層方向に見た面積を、前記第2積層体の前記積層方向に見た面積よりも小さくすることを特徴とする請求項17記載の記憶装置の製造方法。前記第1磁化固定層と、前記第2磁化固定層と、は材料が異なることを特徴とする請求項17または18に記載の記憶装置の製造方法。本発明の実施形態は、多値化を実現するにあたり、素子構造及び製造工程の簡素化を達成することができる記憶装置及びその製造方法を提供する。実施形態に係る記憶装置は、第1信号線と、第2信号線と、トランジスタと、第1記憶領域と、第2記憶領域と、を備える。トランジスタは、第1信号線と、第2信号線と、のあいだを流れる第1方向の電流、及び前記第1方向とは反対の第2方向の電流の、それぞれの導通を制御する。第1記憶領域は、第1信号線と、トランジスタの一方端と、のあいだに接続される。また、第1記憶領域は、第1の平行閾値以上の電流が第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する。第2記憶領域は、第2信号線と、トランジスタの他方端と、のあいだに接続される。また、第2記憶領域は、前記第1の平行閾値よりも大きな第2の平行閾値以上の電流が第2方向に流れると磁化の向きが平行になり、第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が第1方向に流れると磁化の向きが反平行になる第2磁気トンネル接合素子を有する。また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に磁化固定層、トンネル障壁層及び磁化自由層を順に積層した積層膜を形成する工程と、前記積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部である第1積層体を残して第1磁気トンネル接合素子を形成するとともに、前記第2ビアの上に前記積層膜の他部である第2積層体を残して第2磁気トンネル接合素子を形成する工程と、を備える。また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に第1磁化固定層、第1トンネル障壁層及び第1磁化自由層を順に積層した第1積層膜を形成し、前記第1積層膜の上に第2磁化固定層、第2トンネル障壁層及び第2磁化自由層を順に積層した第2積層膜を形成する工程と、前記第1積層膜及び前記第2積層膜をエッチングして、前記第1ビアの上に前記1積層膜の一部である第1積層体を残して第1磁気トンネル接合素子を形成し、前記第1磁気トンネル接合素子の上に前記第2積層膜の一部である第3積層体を残して第3磁気トンネル接合素子を形成するとともに、前記第2ビアの上に前記1積層膜の他部である第2積層体を残して第2磁気トンネル接合素子を形成し、前記第2磁気トンネル接合素子の上に前記第2積層膜の他部である第4積層体を残して第4磁気トンネル接合素子を形成する工程と、を備える。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る記憶装置の構成を例示する模式的断面図である。図2は、第1の実施形態に係る記憶装置を例示する模式的平面図である。図3は、図2に示す部分の模式的拡大断面図である。図4は、記憶装置の回路構成を例示する図である。図1aは、図2に示すA-A線断面を示している。図3aは、図2に示すB-B線断面を示している。図3bは、図2に示すC-C断面を示している。図3cは、図2に示すD-D線断面を示している。本実施形態に係る記憶装置110は、第1信号線BL1と、第2信号線BL2と、トランジスタTrと、第1記憶領域10と、第2記憶領域20と、を備える。第1信号線BL1及び第2信号線BL2は、例えばビット線である。トランジスタTrは、第1信号線BL1と、第2信号線BL2と、のあいだを流れる第1方向の電流、及び第1方向とは反対の第2方向の電流の、それぞれの導通を制御する。トランジスタTrは、例えばMISFETMetalInsulatorSemiconductorFieldeffecttransistorである。実施形態では、第2信号線BL2からトランジスタTrを介して第1信号線BL1に向かう電流の方向d1を第1方向、その反対の方向d2を第2方向ということにする。図2では、記憶装置110の平面レイアウトを模式的に表している。図2に表したように、記憶装置110には、複数本の第1信号線BL1及び複数本の第2信号線BL2が、例えば等間隔で交互に配置されている。ここで、実施形態では、第1信号線BL1及び第2信号線BL2の延出する方向をX軸方向とする。複数本の第1信号線BL1及び複数本の第2信号線BL2のうち、隣り合う一対の第1信号線BL1及び第2信号線BL2を組として、各組で独立した信号を取り扱う。トランジスタTrは、一対の第1信号線BL1及び第2信号線BL2のあいだに設けられている。この一対の第1信号線BL1及び第2信号線BL2のあいだには、複数のトランジスタTrが並列に配置される。第1信号線BL1及び第2信号線BL2と直交する方向Y軸方向には、複数の制御線WLが配置される。制御線WLは、例えばワード線である。この制御線WLをゲート電極として、第1信号線BL1及び第2信号線BL2と、制御線WLと、の交差位置にトランジスタTrが設けられる。図1aは、このような複数のトランジスタTrのうちの一つのトランジスタTrを中心とした断面を表している。本実施形態に係る記憶装置110では、この一つのトランジスタTrを中心とした構成を一つの単位とする。そして、第1信号線BL1及び第2信号線BL2の方向と、制御線WLの方向と、に沿って、複数の単位がマトリクス状に配置されている。記憶装置110におけるこの単位の構成は同じであるため、以下の説明では、一つの単位を中心とした説明を行う。図4aの回路図及び図4bのブロック図に表したように、第1信号線BL1と、トランジスタTrの一方端と、のあいだには、第1記憶領域10が接続されている。また、第2信号線BL2と、トランジスタTrの他方端と、のあいだには、第2記憶領域20が接続されている。ここで、トランジスタTrの一方端は、トランジスタTrのソースまたはドレインである。本実施形態では、トランジスタTrの一方端をソースとする。また、トランジスタTrの他方端は、トランジスタTrのドレインまたはソースである。本実施形態では、トランジスタTrの他方端をドレインとする。すなわち、トランジスタTrのソース側は、第1記憶領域10を介して第1信号線BL1と接続され、ドレイン側は、第2記憶領域20を介して第2信号線BL2と接続される。これにより、トランジスタTrの制御線WLが選択されると、一対の第1信号線BL1及び第2信号線BL2のあいだにおいて、第1記憶領域10及び第2記憶領域20が直列に接続されることになる。図1aに表したように、第1記憶領域10は、第1の平行閾値以上の電流が方向d1に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が方向d2に流れると磁化の向きが反平行になる第1磁気トンネル接合素子MTJ1を有している。また、第2記憶領域20は、第1の平行閾値よりも大きな第2の平行閾値以上の電流が方向d2に流れると磁化の向きが平行になり、第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が方向d1に流れると磁化の向きが反平行になる第2磁気トンネル接合素子MTJ2を有している。平行閾値及び反平行閾値は、磁気トンネル接合素子の磁化の向きが反転する電流の閾値であり、本実施形態ではこの電流値のことを磁化反転の閾値ともいう。図1bは、第1磁気トンネル接合素子MTJ1の構造を例示する模式的断面図、図1cは、第2磁気トンネル接合素子MTJ2の構造を例示する模式的断面図である。第1磁気トンネル接合素子MTJ1は、第1磁化自由層1011、第1トンネル障壁層1021及び第1磁化固定層1031の順に積層された第1積層体ST1を有する。ここで、これらの層の積層方向をZ軸方向ということにする。また、Z軸方向において、第1磁化自由層1011から第1磁化固定層1031へ向かう方向を上上側、その反対方向を下下側ともいう。また、第1磁気トンネル接合素子MTJ1には、第1磁化自由層1011の下側に第1下部層1041が設けられ、第1磁化固定層1031の上側に第1上部導電層1051が設けられている。第1磁化固定層1031は反強磁性層または強磁性層を含み、磁化の方向スピンの方向が反転しにくいように設けられている。一方、第1磁化自由層1011は強磁性層を含み、磁化の方向が反転しやすいように設けられている。第1磁気トンネル接合素子MTJ1では、第1磁化固定層1031の磁化の方向に対する第1磁化自由層1011の磁化の方向が、平行か、反平行か、によって、第1トンネル障壁層1021を通過するトンネル電流の抵抗値に変化が発生する。したがって、第1磁気トンネル接合素子MTJ1では、記憶したい情報に応じて第1磁化自由層1011の磁化の方向を制御し、トンネル電流量によって抵抗値の変化を読み取り、記憶した情報を読み出すことができる。ここで、磁化固定層例えば、第1磁化固定層1031の磁化の方向に対して、磁化自由層例えば、第1磁化自由層1011の磁化の方向が平行になっている状態を、パラレル状態以下、P状態、反平行になっている状態を、アンチパラレル状態以下、AP状態ということにする。第1磁気トンネル接合素子MTJ1では、第1磁化自由層1011と、第1磁化固定層1031と、のあいだに、第1の平行閾値以上の電流、または第1の反平行閾値以上の電流が流れると、第1磁化自由層1011の磁化の方向が反転する。具体的には、第1磁化自由層1011から第1磁化固定層1031に向けて第1の平行閾値以上の電流i1Pが流れると、第1磁化自由層1011の磁化の向きがP状態になる。すなわち、第1磁気トンネル接合素子MTJ1は、方向d1の電流i1PによってP状態になる。一方、第1磁化固定層1031から第1磁化自由層1011に向けて第1の反平行閾値以上の電流i1Aが流れると、第1磁化自由層1011の磁化の向きがAP状態になる。すなわち、第1磁気トンネル接合素子MTJ1は、方向d2の電流i1AによってAP状態になる。ここで、電流i1Aは、電流i1Pよりも大きい。第2磁気トンネル接合素子MTJ2は、第1磁気トンネル接合素子MTJ1と同様な構造を有する。すなわち、第2磁化自由層1012は第1磁化自由層1011と対応し、第2トンネル障壁層1022は第1トンネル障壁層1021と対応し、第2磁化固定層1032は第1磁化固定層1031と対応する。また、第2下部層1042は第1下部層1041と対応し、第2上部導電層1052は第1上部導電層1051と対応する。第2磁気トンネル接合素子MTJ2では、第2磁化自由層1012と、第2磁化固定層1032と、のあいだに、第1の平行閾値よりも大きな第2の平行閾値以上の電流、または第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が流れると、第2磁化自由層1012の磁化の方向が反転する。具体的には、第2磁化自由層1012から第2磁化固定層1032に向けて第2の平行閾値以上の電流i2Pが流れると、第2磁化自由層1012の磁化の向きがP状態になる。すなわち、第2磁気トンネル接合素子MTJ1は、方向d2の電流i2PによってP状態になる。一方、第2磁化固定層1032から第2磁化自由層1012に向けて第2の反平行閾値以上の電流i2Aが流れると、第2磁化自由層1012の磁化の向きがAP状態になる。すなわち、第2磁気トンネル接合素子MTJ2は、方向d1の電流i2AによってAP状態になる。ここで、電流i1Aは、電流i1Pよりも大きい。また、電流i2Aは、電流i2Pよりも大きい。各電流の大きさの関係は、電流i1P<電流i1A<電流i2P<電流i2Aである。本実施形態に係る記憶装置110では、上記の電流i1P、i1A、i2P及びi2Aによって、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のA状態及びAP状態を制御し、第1記憶領域10及び第2記憶領域20に多値の情報を記憶する。すなわち、A状態か、AP状態か、によって2値の情報を記憶することから、本実施形態に係る記憶装置110では、2つの磁気トンネル接合素子第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のそれぞれのA状態及びAP状態によって、4値の情報を記憶することができる。ここで、本実施形態に係る記憶装置110の各部の配置例について説明する。図1aに表したように、トランジスタTrは、例えばシリコンによる半導体基板50に形成される。半導体基板50には、トランジスタTrのソース領域61及びドレイン領域62が所定の間隔で形成されている。半導体基板50の主面50a上において、ソース領域61及びドレイン領域62のあいだには、ゲート絶縁膜63を介して制御線WLが設けられている。制御線WLをゲート電極として、トランジスタTrのON/OFFが制御される。半導体基板50の主面50a上には、制御線WLを覆う絶縁膜81が設けられている。トランジスタTrのソース領域61の上方には、絶縁膜81を貫通する第1ビア31が設けられる。第1ビア31はソース領域61と導通する。一方、トランジスタTrのドレイン領域62の上方には、絶縁膜81を貫通する第2ビア32が設けられる。第2ビア32はドレイン領域62と導通する。第1ビア31の上には、第1下部金属411が設けられ、その上に第1磁気トンネル接合素子MTJ1が設けられる。また、第2ビア32の上には、第2下部金属412が設けられ、その上に第2磁気トンネル接合素子MTJ2が設けられる。第1磁気トンネル接合素子MTJ1の上には、第1上部金属421が設けられ、その上に第1信号線BL1が設けられる。また、第2磁気トンネル接合素子MTJ2の上には、第2上部金属422が設けられ、その上に第2信号線BL2が設けられる。第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の周辺には、絶縁膜82が設けられる。第1信号線BL1及び第2信号線BL2は、この絶縁膜82の上側に露出する。ここで、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の磁化反転の閾値を変えるには、第1積層体ST1及び第2積層体ST2を構成する層の材料を変える方法と、第1磁化自由層1011及び第2磁化自由層1012の体積を変える方法と、がある。本実施形態では、一例として、第1磁化自由層1011及び第2磁化自由層1012の体積を変えることにより、磁化反転の閾値を変える。磁化反転の閾値は、第1磁化自由層1011及び第2磁化自由層1012の体積が大きいほど、大きくなる。本実施形態において、第1積層体ST1の第1磁化自由層1011と、第2積層体ST2の第2磁化自由層1012と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。また、第1積層体ST1の第1トンネル障壁層1021と、第2積層体ST2の第2トンネル障壁層1022と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。また、第1積層体ST1の第1磁化固定層1031と、第2積層体ST2の第2磁化固定層1032と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。このため、第1積層体ST1及び第2積層体ST2のZ軸方向にみた外形の面積を変えることで、第1磁化自由層1011及び第2磁化自由層1012の体積が変わり、磁化反転の閾値を変えることができる。図2に表したように、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のZ軸方向にみた外形、すなわち、第1積層体ST1及び第2積層体ST2のZ軸方向にみた外形は、円形状になっている。本実施形態では、第1磁気トンネル接合素子MTJ1の直径D1よりも、第2磁気トンネル接合素子MTJ2の直径D2を大きくしている。これにより、第1磁化自由層1011の体積よりも、第2磁化自由層1012の体積のほうが大きくなって、第1磁気トンネル接合素子MTJ1の磁化反転の閾値よりも第2磁気トンネル接合素子MTJ2の磁化反転の閾値を大きくすることができる。具体的な一例として、第1磁気トンネル接合素子MTJ1の直径D1に対して、第2磁気トンネル接合素子MTJ2の直径D2を約1.5倍にする。これにより、第2磁気トンネル接合素子MTJ2の磁化反転の閾値は、第1磁気トンネル接合素子MTJ1の磁化反転の閾値に対して約2.25倍になる。また、本実施形態では、直径D1よりも直径D2のほうが大きいことから、第1磁気トンネル接合素子MTJ1のP状態での抵抗値よりも、第2磁気トンネル接合素子MTJ2のP状態での抵抗値のほうが小さくなる。このように、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のP状態での抵抗値が相違することで、いずれか一方のみP状態になっている場合に、どちらがP状態になっているのかを判別することができるようになる。すなわち、第1信号線BL1と第2信号線BL2とのあいだに同じ電圧を印加した場合、第1磁気トンネル接合素子MTJ1のみがP状態の場合と、第2磁気トンネル接合素子MTJ2のみがP状態の場合と、において、抵抗値の相違による電流の相違が生じる。これにより、どちらの磁気トンネル接合素子がP状態になっているかを判別できる。先に説明したように、本実施形態に係る記憶装置110では、第1積層体ST1及び第2積層体ST2の層構造が同じになっている。したがって、磁化自由層、トンネル障壁層及び磁化固定層をそれぞれ一様に積層した後、一回のエッチングによって直径D1及びD2の第1積層体ST1及び第2積層体ST2を形成することができる。このようにして第1積層体ST1及び第2積層体ST2が形成された場合、例えば、第2信号線BL2から第1信号線BL1に流れる電流の方向d1に沿って、第1積層体ST1の積層順と、第2積層体ST2の積層順と、が互いに逆になる。したがって、同じ電流の方向d1またはd2について、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の一方ではP状態からAP状態に変化し、他方ではAP状態からP状態へ変化する特性を有する。また、この特性に加え、磁化反転の閾値の相違を利用して、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のP状態及びAP状態を制御する。次に、本実施形態に係る記憶装置110の動作について説明する。図4bに表したように、記憶装置110の周辺回路として、信号発生装置90及びセンスアンプ91が設けられている。信号発生装置90は、第1信号線BL1及び第2信号線BL2のあいだに、書き込み電圧または読み出し電圧が印加される。また、センスアンプ91の一方には、例えば第1信号線BL1の電圧が入力され、他方には、参照電圧refが入力される。このセンスアンプ91による比較結果が、記憶した情報の読み出し値になる。次に、情報の書き込み動作の具体例を説明する。情報の書き込みを行う場合、信号発生装置90は、書き込み電圧として、第1信号線BL1及び第2信号線BL2のあいだに、電流i1A、i1P、i2A及びi2Pのいずれかを流すための電圧を印加する。図5~図6は、具体的な書き込み動作を説明する模式的断面図である。図5aは、トランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i2Aを流した際の動作を例示している。第2磁気トンネル接合素子MTJ2には、第2磁化固定層1032から第2磁化自由層1012に向けて電流i2Aが流れる。電流i2Aは、第2磁気トンネル接合素子MTJ2の磁化反転の閾値第2の反平行閾値を超えている。したがって、第2磁気トンネル接合素子MTJ2は、電流i2Aが流れることでAP状態になる。一方、第1磁気トンネル接合素子MTJ1には、第1磁化自由層1011から第1磁化固定層1031に向けて電流i2Aが流れる。電流i2Aは、第1磁気トンネル接合素子MTJ1の磁化反転の閾値第1の平行閾値を超えている。したがって、第1磁気トンネル接合素子MTJ1は、電流i2Aが流れることでP状態になる。本実施形態では、AP状態をビットの1、P状態をビットの0とする。第1磁気トンネル接合素子MTJ1に記憶される情報を2ビットのうちの例えば下位ビットとして、第2磁気トンネル接合素子MTJ2に記憶される情報を2ビットのうち例えば上位ビットとする。したがって、図5aに例示した動作では、2ビットにおける10が記憶されることになる。図5bは、トランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i1Aを流した際の動作を例示している。第1磁気トンネル接合素子MTJ1には、第1磁化固定層1031から第1磁化自由層1011に向けて電流i1Aが流れる。電流i1Aは、第1磁気トンネル接合素子MTJ1の磁化反転の閾値第1の反平行閾値を超えている。したがって、第1磁気トンネル接合素子MTJ1は、電流i1Aが流れることでAP状態になる。一方、第2磁気トンネル接合素子MTJ2には、第2磁化自由層1012から第2磁化固定層1032に向けて電流i1Aが流れる。電流i1Aは、第2磁気トンネル接合素子MTJ2の磁化反転の閾値第2の平行閾値よりも小さい。したがって、第2磁気トンネル接合素子MTJ2では、磁化の反転が行われず、状態が維持される。図5aに表したように電流i2Aを流したあとに、電流i1Aを流した場合には、AP状態が維持される。したがって、図5bに例示した動作では、2ビットにおける11が記憶されることになる。図6aは、トランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i2Pを流した際の動作を例示している。第1磁気トンネル接合素子MTJ1には、第1磁化固定層1031から第1磁化自由層1011に向けて電流i2Pが流れる。電流i2Pは、第1磁気トンネル接合素子MTJ1の磁化反転の閾値第1の反平行閾値を超えている。したがって、第1磁気トンネル接合素子MTJ1は、電流i2Pが流れることでAP状態になる。一方、第2磁気トンネル接合素子MTJ2には、第2磁化自由層1012から第2磁化固定層1032に向けて電流i2Pが流れる。電流i2Pは、第2磁気トンネル接合素子MTJ2の磁化反転の閾値第2の平行閾値を超えている。したがって、第2磁気トンネル接合素子MTJ2は、電流i2Pが流れることでP状態になる。したがって、図6aに例示した動作では、2ビットにおける01が記憶されることになる。図6bは、トランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i1Pを流した際の動作を例示している。第2磁気トンネル接合素子MTJ2には、第2磁化固定層1032から第2磁化自由層1012に向けて電流i1Pが流れる。電流i1Pは、第2磁気トンネル接合素子MTJ2の磁化反転の閾値第2の反平行閾値よりも小さい。したがって、第2磁気トンネル接合素子MTJ2では、磁化の反転が行われず、状態が維持される。図6aに表したように電流i2Pを流したあとに、電流i1Pを流した場合には、P状態が維持される。一方、第1磁気トンネル接合素子MTJ1には、第1磁化自由層1011から第1磁化固定層1031に向けて電流i1Pが流れる。電流i1Pは、第1磁気トンネル接合素子MTJ1の磁化反転の閾値第1の平行閾値を超えている。したがって、第1磁気トンネル接合素子MTJ1は、電流i1Aが流れることでP状態になる。したがって、図6bに例示した動作では、2ビットにおける00が記憶されることになる。ここで、書き込み動作についてまとめる。00を記憶する場合、電流i2Pを流したのち、電流i1Pを流す。01を記憶する場合、電流i2Pを流す。10を記憶する場合、電流i2Aを流す。11を記憶する場合、電流i2Aを流したのち、電流i1Aを流す。次に、情報の読み出し動作の具体例を説明する。情報の読み出しを行う場合、信号発生装置90は、読み出し電圧として、第1信号線BL1及び第2信号線BL2のあいだに、読み出し電圧を印加する。読み出し電圧は、最も小さい書き込み電圧よりも小さい。図4bに表したように、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のAP状態及びP状態の組み合わせによって合計の抵抗値が変化する。これにより、第1信号線BL1と、参照電圧refと、の差分が変化して、記憶された情報の判別を行うことができる。ここで、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のAP状態及びP状態による抵抗値の一例を示す。第1磁気トンネル接合素子MTJ1がAP状態の場合、抵抗値は例えば7キロオームkΩである。また、第2磁気トンネル接合素子MTJ2がP状態の場合、抵抗値は例えば3kΩである。第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のMR比磁気抵抗変化率を例えば200パーセントとした場合、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のAP状態及びP状態の組み合わせによる合計の抵抗値は次のようになる。00の場合、合計の抵抗値は、10kΩ寄生抵抗になる。10の場合、合計の抵抗値は、16kΩになる。01の場合、合計の抵抗値は、24kΩになる。11の場合、合計の抵抗値は、30kΩになる。センスアンプ91の出力は、上記の合計の抵抗値に応じて変化する。したがって、センスアンプ91の出力に応じて、記憶した情報を判別することができる。なお、本実施形態では、第1磁気トンネル接合素子MTJ1のAP状態での抵抗値と、第2磁気トンネル接合素子MTJ2のAP状態での抵抗値と、に差が設けられている。このため、10の場合と、01の場合と、で合計の抵抗値に違いが生じ、センスアンプ91の出力によってこれらを判別することが可能になる。このように、記憶装置110は、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2によって多値化に対応することができる。また、第1積層体ST1及び第2積層体ST2を同じ層構造にすることで、簡単な構成を実現することが可能になる。第2の実施形態次に、第2の実施形態として、記憶装置110の製造方法について説明する。図7~図10は、本実施形態に係る製造方法を説明する模式的断面図である。先ず、図7aに表したように、半導体基板50に例えばCMOSComplementaryMetalOxideSemiconductorプロセスを利用してトランジスタTrを形成する。これにより、半導体基板50の主面50a側には、ソース領域61及びドレイン領域62が形成され、これらのあいだにゲート絶縁膜63を介して制御線WLが形成される。次に、トランジスタTrの上に絶縁膜81を形成し、ソース領域61及びドレイン領域62の上に、絶縁膜81を貫通する第1ビア31及び第2ビア32を形成する。第1ビア31及び第2ビア32を形成するには、先ず、絶縁膜81に貫通孔を形成し、貫通孔の内壁にバリアメタルを形成した後、例えばCVDChemicalVaporDepositionによってタングステンWを埋め込む。その後、CMPChemicalMechanicalPolishingによって、表面の平坦化を施す。次に、図7bに表したように、平坦化した絶縁膜81の上に、下地金属層41を形成する。下地金属層41には、例えばタンタルTaが用いられる。下地金属層41の表面粗さは、例えば0.2ナノメートルnm以下である。次に、図8aに表したように、下地金属層41の上に、磁化自由層101、トンネル障壁層102及び磁化固定層103を順に積層した積層膜SLを形成する。また、積層膜SLの上に、上部導電層材料105を形成する。上部導電層材料は、なお、積層膜SL及び上部導電層材料105は、連続成膜してもよい。磁化自由層101には、例えばCoFeBが用いられる。トンネル障壁層102には、例えばMgOが用いられる。磁化固定層103には、例えばCoFeBが用いられる。また、上部導電層材料105としては、例えば、SiO2、SiN、Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3が適している。上部導電層材料105は、これらの材料のいずれか1つを用いた単層膜にしても、少なくとも2つを用いた積層膜にしてもよい。次に、上部導電層材料105の上にレジストを塗布し、フォトリソグラフィによってレジストパターンR1及びR2を形成する。そして、このレジストパターンR1及びR2をマスクとして、上部導電層材料105をエッチングする。エッチング方法としては、例えば、RIEReactiveIonEtching、IBEIonBeamEtching及びウェットエッチングのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。エッチングされずに残った部分は、第1上部導電層1051及び第2上部導電層1052となる。第1上部導電層1051及び第2上部導電層1052は、その後のエッチングにおいてハードマスクとして利用される。したがって、第1上部導電層1051及び第2上部導電層1052のZ軸方向にみた外形は、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の外形に対応している。この第1上部導電層1051及び第2上部導電層1052の外形によって、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の大きさを設定することができる。本実施形態では、例えば、第1上部導電層1051及び第2上部導電層1052のZ軸方向にみた外形をそれぞれ円形状にして、第1上部導電層1051の直径に対して、第2上部導電層1052の直径を約1.5倍にする。その後、第1上部導電層1051及び第2上部導電層1052をハードマスク層として利用し、積層膜SLをエッチングする。エッチング方法としては、例えば、RIE、高温RIE例えば、150°C~300°C及びIBEのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。このエッチングにより、図8bに表したように、積層膜SLの残った一部である第1積層体ST1及び積層膜SLの残った他部である第2積層体ST2が形成される。すなわち、第1上部導電層1051の下側に、第1磁化自由層1011、第1トンネル障壁層1021及び第1磁化固定層1031による第1積層体ST1が形成され、第2上部導電層1052の下側に、第2磁化自由層1012、第2トンネル障壁層1022及び第2磁化固定層1032による第2積層体ST2が形成される。第1積層体ST1のZ軸方向に見た面積は、第2積層体ST2のZ軸方向に見た面積よりも小さくなる。第1積層体ST1及び第2積層体ST2を形成した後は、これらを保護膜83で覆う。保護膜83としては、例えばSixNy、Al2O3、AlxOy酸素リッチ:x=2未満、y=3、SiO2、SiAlxOy、TiO2、ZrO2のうちいずれか、またはこれらのうち少なくとも2つの組み合わせを用いる。成膜方法としては、例えば、スパッタ法斜め入射堆積を含む、CVD、ALDAtomicLayerDepositionを用いる。本実施形態では、保護膜83の一例として、SiNをスパッタ法斜め入射堆積を含むにより、30nmの膜厚で形成する。次に、図9aに表したように、層間絶縁膜84を堆積させ、第1積層体ST1及び第2積層体ST2のあいだに埋め込む。層間絶縁膜84には、例えば、SiO2、SiOF、SiOCが用いられる。そして、CMPによって層間絶縁膜84を平坦化する。また、平坦化した後、層間絶縁膜84をエッチバックして、第1上部導電層1051及び第2上部導電層1052の上側の一部を露出させる。次に、図9bに表したように、露出した第1上部導電層1051及び第2上部導電層1052の上に、上部金属材料42を堆積させ、第1上部導電層1051及び第2上部導電層1052とコンタクトをとる。上部金属材料42には、例えば、Ti、Ta、TiN、W、TaNが用いられる。次に、フォトリソグラフィ及びエッチングによって、上部金属材料42、層間絶縁膜84及び下地金属層41の一部を除去する。これにより、図10aに表したように、Z軸方向からみて第1積層体ST1及び第2積層体ST2を含む部分以外の上部金属材料42、層間絶縁膜84及び下地金属層41が除去される。その後、保護膜85を堆積させる。保護膜85の材料は、保護膜83と同様である。次に、図10bに表したように、保護膜85の上に絶縁膜82を堆積させ、表面の平坦化を行った後、例えばダマシン法によって銅Cuによる第1信号線BL1及び第2信号線BL2を形成する。これにより、第1信号線BL1と第1ビア31とのあいだに、第1磁気トンネル接合素子MTJ1を有する第1記憶領域10が形成され、第2信号線BL2と第2ビア32とのあいだに、第2磁気トンネル接合素子MTJ2を有する第2記憶領域20が形成される。このような工程によって、記憶装置110が完成する。上記の製造方法では、図8a~bに表した工程のように、磁化自由層101、トンネル障壁層102及び磁化固定層103をこの順にそれぞれ一様に成膜したのち、エッチングによって異なる大きさの第1積層体ST1及び第2積層体ST2を一括して形成している。したがって、第1積層体ST1及び第2積層体ST2を別個の工程で製造する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。また、エッチングの際のハードマスクとして利用される第1上部導電層1051及び第2上部導電層1052の大きさによって、簡単かつ正確に第1積層体ST1及び第2積層体ST2の大きさを設定することができ、体積の異なる第1磁化自由層1011及び第2磁化自由層1012を容易に製造することが可能になる。また、記憶装置110においては、図2に表したように、複数の第1記憶領域10図2では、第1磁気トンネル接合素子MTJ1が示される領域と、複数の第2記憶領域20図2では、第2磁気トンネル接合素子MTJ2が示される領域と、を備えている。複数の第1記憶領域10は、X軸方向行方向及びY軸方向列方向にそれぞれ同一のピッチで配置される。また、複数の第2記憶領域20は、X軸方向行方向及びY軸方向列方向にそれぞれ同一のピッチ第1記憶領域10のピッチと同じピッチで配置される。そして、複数の第1記憶領域10と、複数の第2記憶領域20と、は、X軸方向及びY軸方向に互いに半ピッチずれて配置される。このようなレイアウトによって、第1記憶領域10及び第2記憶領域20を形成する際に用いるフォトリソグラフィのバランスが整うことになる。したがって、第1記憶領域10及び第2記憶領域20の互いの大きさが異なっていても、製造ばらつきが抑制され、安定した製品が提供される。第3の実施形態図11は、第3の実施形態に係る記憶装置を例示する模式的断面図である。図12は、記憶領域の層構造を例示する模式的断面図である。図11に表したように、本実施形態に係る記憶装置120は、第1記憶領域10に、第1磁気トンネル接合素子MTJ1と、第3磁気トンネル接合素子MTJ3と、が設けられ、第2記憶領域20に、第2磁気トンネル接合素子MTJ2と、第4磁気トンネル接合素子MTJ4と、が設けられている。第3磁気トンネル接合素子MTJ3は、第1信号線BL1と、第1磁気トンネル接合素子MTJ1と、のあいだに設けられる。第3磁気トンネル接合素子MTJ3は、第1の平行閾値よりも小さな第3の平行閾値以上の電流が方向d1に流れると磁化の向きが平行になり、第1の反平行閾値よりも小さな第3の反平行閾値以上の電流が方向d2に流れると磁化の向きが反平行になる。図12aに表したように、第3磁気トンネル接合素子MTJ3は、第1磁気トンネル接合素子MTJ1の上に積み重ねられている。第3磁気トンネル接合素子MTJ3は、第3磁化自由層1013、第3トンネル障壁層1023及び第3磁化固定層1033の順に積層された第3積層体ST3を有する。また、第3磁化自由層1013の下側に第3下部層1043が設けられ、第3磁化固定層1033の上側に第3上部導電層1053が設けられている。この第3磁気トンネル接合素子MTJ3における第3積層体ST3の積層順と、第1磁気トンネル接合素子MTJ1における第1積層体ST1の積層順と、は互いに同じ順になっている。すなわち、第1積層体ST1は、下から上に向けて、第1磁化自由層1011、第1トンネル障壁層1021及び第1磁化固定層1031の順に積層され、第3積層体ST3も同様な順に積層される。このように、第1積層体ST1及び第3積層体ST3を積み重ねた構造が、第1下部金属411と、第1上部金属421と、のあいだに設けられている。第1積層体ST1のZ軸方向にみた外形の大きさと、第3積層体ST3のZ軸方向にみた外形の大きさと、は等しくなっている。したがって、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3の磁化反転の閾値を変えるには、第1積層体ST1及び第3積層体ST3を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、第3磁気トンネル接合素子MTJ3の磁化反転の閾値が、第1磁気トンネル接合素子MTJ1の磁化反転の閾値よりも小さくなるように設定する。このような第1記憶領域10の構造において、例えば、第2信号線BL2から第1信号線BL1に流れる電流の方向d1に沿って、第1積層体ST1の積層順と、第3積層体ST3の積層順と、が互いに同じ順になる。したがって、電流の方向に対するA状態及びP状態の状態変化は、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3で同じになる。また、この特性に加え、磁化反転の閾値の相違を利用して、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3のP状態及びAP状態を制御する。第4磁気トンネル接合素子MTJ4は、第2信号線BL2と、第2磁気トンネル接合素子MTJ2と、のあいだに設けられる。第4磁気トンネル接合素子MTJ4は、第2の平行閾値よりも小さな第4の平行閾値以上の電流が方向d2に流れると磁化の向きが平行になり、第2の反平行閾値よりも小さな第4の反平行閾値以上の電流が方向d1に流れると磁化の向きが反平行になる。図12bに表したように、第4磁気トンネル接合素子MTJ4は、第2磁気トンネル接合素子MTJ2の上に積み重ねられている。第4磁気トンネル接合素子MTJ4は、第4磁化自由層1014、第4トンネル障壁層1024及び第4磁化固定層1034の順に積層された第4積層体ST4を有する。また、第4磁化自由層1014の下側に第4下部層1044が設けられ、第4磁化固定層1034の上側に第4上部導電層1054が設けられている。この第4磁気トンネル接合素子MTJ4における第4積層体ST4の積層順と、第2磁気トンネル接合素子MTJ2における第2積層体ST2の積層順と、は互いに同じ順になっている。すなわち、第2積層体ST2は、下から上に向けて、第2磁化自由層1012、第2トンネル障壁層1022及び第2磁化固定層1032の順に積層され、第4積層体ST4も同様な順に積層される。このように、第2積層体ST2及び第4積層体ST4を積み重ねた構造が、第2下部金属412と、第2上部金属422と、のあいだに設けられている。第2積層体ST2のZ軸方向にみた外形の大きさと、第4積層体ST4のZ軸方向にみた外形の大きさと、は等しくなっている。したがって、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4の磁化反転の閾値を変えるには、第2積層体ST2及び第4積層体ST4を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、第4磁気トンネル接合素子MTJ4の磁化反転の閾値が、第2磁気トンネル接合素子MTJ2の磁化反転の閾値よりも小さくなるように設定する。このような第2記憶領域20の構造において、例えば、第2信号線BL2から第1信号線BL1に流れる電流の方向d1に沿って、第2積層体ST2の積層順と、第4積層体ST4の積層順と、が互いに同じ順になる。したがって、電流の方向に対するA状態及びP状態の状態変化は、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4で同じになる。また、この特性に加え、磁化反転の閾値の相違を利用して、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4のP状態及びAP状態を制御する。このように、第1記憶領域10に、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3を積層し、第2記憶領域20に、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4を積層した構造を用いることで、記憶装置120では、4ビットの情報を記憶する構成を実現できる。なお、図11に表した記憶装置120では、第1記憶領域10及び第2記憶領域20のいずれについても、磁気トンネル接合素子を積層した構成を適用しているが、第1記憶領域10及び第2記憶領域20のいずれか一方のみに磁気トンネル接合素子を積層した構造を適用したものであってもよい。また、第1記憶領域10及び第2記憶領域20のそれぞれにおいて、積層する磁気トンネル接合素子の数は、3つ以上あってもよい。第4の実施形態次に、第4の実施形態として、記憶装置120の製造方法について説明する。図13~図15は、本実施形態に係る製造方法を説明する模式的断面図である。ここで、図13aに表した半導体基板50へのトランジスタTrの形成、ゲート絶縁膜63を介した制御線WLの形成、絶縁膜81の形成、第1ビア31及び第2ビア32の形成、下地金属層41の形成までは、図7~図8に表した工程と同様である。次に、下地金属層41の上に、磁化自由層101A、トンネル障壁層102A、磁化固定層103A及び上部導電層材料105Aを順に積層した第1積層膜SL1を形成し、第1積層膜SL1の上に、磁化自由層101B、トンネル障壁層102B、磁化固定層103B及び上部導電層材料105Bを順に積層した第2積層膜SL2を形成する。本実施形態では、磁化自由層101A及び101B、トンネル障壁層102A及び102B、磁化固定層103A及び103Bの材料がそれぞれ相違する。例えば、磁化自由層101Aには、CoFeBが用いられ、磁化自由層101Bには、Coが用いられる。トンネル障壁層102Aには、MgOが用いられ、トンネル障壁層102Bには、MgOが用いられる。磁化固定層103Aには、CoFeBが用いられ、磁化固定層103Bには、CoFeBが用いられる。このように異なる材料を用いることで、積層される2つの磁気トンネル接合素子の磁化反転の閾値を変えることができる。次に、上部導電層材料105Bの上にレジストを塗布し、フォトリソグラフィによってレジストパターンR1及びR2を形成する。そして、このレジストパターンR1及びR2をマスクとして、上部導電層材料105Bをエッチングする。エッチング方法としては、例えば、RIE、IBE及びウェットエッチングのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。エッチングされずに残った部分は、第3上部導電層1053及び第4上部導電層1054となる。次に、第3上部導電層1053及び第4上部導電層1054をハードマスク層として利用し、第1積層膜SL1及び第2積層膜SL2をエッチングする。エッチング方法としては、例えば、RIE、高温RIE例えば、150°C~300°C及びIBEのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。このエッチングにより、図13bに表したように、第1積層体ST1、第2積層体ST2、第3積層体ST3及び第4積層体ST4が形成される。すなわち、第1ビア31の上に第1積層膜SL1の一部を残して第1積層体ST1を形成し、第1積層体ST1の上に第2積層膜SL2の一部を残して第3積層体ST3を形成する。また、第2ビア32の上に第1積層膜SL1の他部を残して第2積層体ST2を形成し、第2積層体ST2の上に第2積層膜SL2の他部を残して第4積層体ST4を形成する。これにより、第1積層体ST1の上に第3積層体ST3が重ねられ、第2積層体ST2の上に第4積層体ST4が重ねられる。レジストパターンR1を介した第1積層膜SL1及び第2積層膜SL2の一括したエッチングにより、第1積層体ST1のZ軸方向に見た外形と、第3積層体ST3のZ軸方向に見た外形と、は同じになる。また、レジストパターンR2を介した第1積層膜SL1及び第2積層膜SL2の一括したエッチングにより、第2積層体ST2のZ軸方向に見た外形と、第4積層体ST4のZ軸方向に見た外形と、は同じになる。また、レジストパターンR1及びR2の面積に応じて、第1積層体ST1のZ軸方向に見た面積は、第2積層体ST2のZ軸方向に見た面積よりも小さくなる。同様に、第3積層体ST3のZ軸方向に見た面積は、第4積層体ST4のZ軸方向に見た面積よりも小さくなる。第1積層体ST1、第2積層体ST2、第3積層体ST3及び第4積層体ST4を形成した後は、これらを保護膜83で覆う。次に、図14aに表したように、層間絶縁膜84を堆積させ、第1積層体ST1、第2積層体ST2、第3積層体ST3及び第4積層体ST4のあいだに埋め込む。そして、CMPによって層間絶縁膜84を平坦化する。また、平坦化した後、層間絶縁膜84をエッチバックして、第3上部導電層1053及び第4上部導電層1054の上側の一部を露出させる。次に、図14bに表したように、露出した第3上部導電層1053及び第4上部導電層1054の上に、上部金属材料42を堆積させ、第3上部導電層1053及び第4上部導電層1054とコンタクトをとる。次に、フォトリソグラフィ及びエッチングによって、上部金属材料42、層間絶縁膜84及び下地金属層41の一部を除去する。これにより、図15aに表したように、Z軸方向からみて第1積層体ST1、第2積層体ST2、第3積層体ST3及び第4積層体ST4を含む部分以外の上部金属材料42、層間絶縁膜84及び下地金属層41が除去される。その後、保護膜85を堆積させる。保護膜85の材料は、保護膜83と同様である。次に、図15bに表したように、保護膜85の上に絶縁膜82を堆積させ、表面の平坦化を行った後、例えばダマシン法によって銅Cuによる第1信号線BL1及び第2信号線BL2を形成する。これにより、第1信号線BL1と第1ビア31とのあいだに、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3を有する第1記憶領域10が形成され、第2信号線BL2と第2ビア32とのあいだに、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4を有する第2記憶領域20が形成される。このような工程によって、記憶装置120が完成する。上記の製造方法では、図13a~bに表した工程のように、磁化自由層101A、トンネル障壁層102A、磁化固定層103A、磁化自由層101B、トンネル障壁層102B及び磁化固定層103Bを一様に成膜したのち、エッチングによって第1積層体ST1及び第3積層体ST3の積層構造、並びに第2積層体ST2及び第4積層体ST4の積層構造を一括して形成している。したがって、これらの積層体や積層構造をそれぞれ別個の工程で製造する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。また、エッチングの際のハードマスクとして利用される第3上部導電層1053及び第4上部導電層1054の大きさによって、簡単かつ正確に第1積層体ST1及び第3積層体ST3、並びに第2積層体ST2及び第4積層体ST4の大きさを設定することが可能になる。次に、本実施形態に係る記憶装置120の動作について説明する。図16は、記憶装置及びその周辺回路を例示するブロック図である。図17~図18は、具体的な書き込み動作を説明する模式的断面図である。図17~図18では、記憶装置120における第1磁気トンネル接合素子MTJ1~第4磁気トンネル接合素子MTJ4、電流の方向及びA状態並びにAP状態を模式的に示している。図16に表したように、記憶装置120の周辺回路として、信号発生装置90及びセンスアンプ91が設けられている。トランジスタTrと第1信号線BL1とのあいだに設けられた第1記憶領域10には、トランジスタTr側に第1磁気トンネル接合素子MTJ1が設けられ、第1信号線BL1側に第3磁気トンネル接合素子MTJ3が設けられる。また、トランジスタTrと第2信号線BL2とのあいだに設けられた第2記憶領域20には、トランジスタTr側に第2磁気トンネル接合素子MTJ2が設けられ、第2信号線BL2側に第4磁気トンネル接合素子MTJ4が設けられる。次に、情報の書き込み動作の具体例を説明する。情報の書き込みを行う場合、信号発生装置90は、書き込み電圧として、第1信号線BL1及び第2信号線BL2のあいだに、電流i1A、i1P、i2A、i2P、i3A、i3P、i4A及びi4Pのいずれかを流すための電圧を印加する。ここで、電流i3Aは、第3磁気トンネル接合素子MTJ3をAP状態にするための電流である。電流i3Aは、第3の反平行閾値以上の値である。電流i3Pは、第3磁気トンネル接合素子MTJ3をP状態にするための電流である。電流i3Pは、第3の平行閾値以上の値である。電流i4Aは、第4磁気トンネル接合素子MTJ4をA状態にするための電流である。電流i4Aは、第4の反平行閾値以上の値である。電流i4Pは、第4磁気トンネル接合素子MTJ4をP状態にするための電流である。電流i4Pは、第4の平行閾値以上の値である。電流i3Aは、電流i3Pよりも大きい。また、電流i4Aは、電流i4Pよりも大きい。各電流の大きさの関係は、i3P<i3A<i1P<i1A<i4P<i4A<i2P<i2Aである。図17aは、電流i2Pを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i2Pを流した際の動作である。第2磁気トンネル接合素子MTJ2は、電流i2Pが流れることでP状態になる。また、電流i2Pは、第4の平行閾値よりも大きい。したがって、第4磁気トンネル接合素子MTJ4は、電流i2Pが流れることでP状態になる。また、電流i2Pの向きに対する積層体ST1の積層順は、積層体ST4の積層順と反対である。また、電流i2Pは、第1の反平行閾値よりも大きい。したがって、第1磁気トンネル接合素子MTJ1は、電流i2Pが流れることでAP状態になる。また、電流i2Pの向きに対する積層体ST3の積層順は、積層体ST4の積層順と反対である。また、電流i2Pは、第3の反平行閾値よりも大きい。したがって、第3磁気トンネル接合素子MTJ3は、電流i4Pが流れることでAP状態になる。本実施形態では、AP状態をビットの1、P状態をビットの0とする。また、一例として、4ビットの情報を、第4磁気トンネル接合素子MTJ4、第2磁気トンネル接合素子MTJ2、第1磁気トンネル接合素子MTJ1、第3磁気トンネル接合素子MTJ3の順に、表すものとする。したがって、図17aに例示した動作では、4ビットにおける0011が記憶されることになる。図17bは、図17aに表した状態になった後、電流i3Pを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i3Pを流した際の動作である。電流i3Pが流れると、第3磁気トンネル接合素子MTJ3のみがP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。したがって、図17bに例示した動作では、4ビットにおける0010が記憶されることになる。図17cは、図17aに表した状態になった後、電流i1Pを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i1Pを流した際の動作である。電流i1Pが流れると、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3がP状態になり、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4の状態は反転せず、維持される。したがって、図17cに例示した動作では、4ビットにおける0000が記憶されることになる。図17dは、図17aに表した状態になった後、電流i2Aを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i2Aを流した際の動作である。第2磁気トンネル接合素子MTJ2は、電流i2Aが流れるとAP状態になる。一方、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3は、電流i2Aが流れるとP状態になる。第4磁気トンネル接合素子MTJ4の状態は反転せず、維持される。したがって、図17dに例示した動作では、4ビットにおける0100が記憶されることになる。図17eは、図17cに表した状態になった後、電流i3Aを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i3Aを流した際の動作である。電流i3Aが流れると、第3磁気トンネル接合素子MTJ3のみがAP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。したがって、図17eに例示した動作では、4ビットにおける0001が記憶されることになる。図17fは、図17dに表した状態になった後、電流i3Aを流した際の動作を例示している。電流i3Aが流れると、第3磁気トンネル接合素子MTJ3のみがAP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。したがって、図17fに例示した動作では、4ビットにおける0101が記憶されることになる。図17gは、図17dに表した状態になった後、電流i1Aを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i1Aを流した際の動作である。電流i1Aが流れると、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3がAP状態になり、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4の状態は反転せず、維持される。したがって、図17gに例示した動作では、4ビットにおける0111が記憶されることになる。図17hは、図17gに表した状態になった後、電流i3Pを流した際の動作を例示している。電流i3Pが流れると、第3磁気トンネル接合素子MTJ3のみがP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。したがって、図17hに例示した動作では、4ビットにおける0110が記憶されることになる。図18aは、電流i2Aを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i2Aを流した際の動作である。第2磁気トンネル接合素子MTJ2は、電流i2Aが流れることでAP状態になる。また、電流i2Aは、第4の反平行閾値よりも大きい。したがって、第4磁気トンネル接合素子MTJ4は、電流i2Aが流れることでAP状態になる。また、電流i2Aの向きに対する積層体ST1の積層順は、積層体ST4の積層順と反対である。また、電流i2Aは、第1の平行閾値よりも大きい。したがって、第1磁気トンネル接合素子MTJ1は、電流i2Aが流れることでP状態になる。また、電流i2Aの向きに対する積層体ST3の積層順は、積層体ST4の積層順と反対である。また、電流i2Aは、第3の平行閾値よりも大きい。したがって、第3磁気トンネル接合素子MTJ3は、電流i2Aが流れることでP状態になる。したがって、図18aに例示した動作では、4ビットにおける1100が記憶されることになる。図18bは、図18aに表した状態になった後、電流i3Aを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i3Aを流した際の動作である。電流i3Aが流れると、第3磁気トンネル接合素子MTJ3のみがAP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。したがって、図18bに例示した動作では、4ビットにおける1101が記憶されることになる。図18cは、図18aに表した状態になった後、電流i1Aを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i1Aを流した際の動作である。電流i1Aが流れると、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3がAP状態になり、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4の状態は反転せず、維持される。したがって、図18cに例示した動作では、4ビットにおける1111が記憶されることになる。図18dは、図18aに表した状態になった後、電流i2Pを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i2Pを流した際の動作である。第2磁気トンネル接合素子MTJ2は、電流i2Pが流れるとP状態になる。一方、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3は、電流i2Pが流れるとAP状態になる。第4磁気トンネル接合素子MTJ4の状態は反転せず、維持される。したがって、図18dに例示した動作では、4ビットにおける1011が記憶されることになる。図18eは、図18cに表した状態になった後、電流i3Pを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i3Pを流した際の動作である。電流i3Pが流れると、第3磁気トンネル接合素子MTJ3のみがP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。したがって、図18eに例示した動作では、4ビットにおける1110が記憶されることになる。図18fは、図18dに表した状態になった後、電流i3Pを流した際の動作を例示している。電流i3Pが流れると、第3磁気トンネル接合素子MTJ3のみがP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。したがって、図18fに例示した動作では、4ビットにおける1010が記憶されることになる。図18gは、図18dに表した状態になった後、電流i1Pを流した際の動作を例示している。すなわち、図16に表したトランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i1Pを流した際の動作である。電流i1Pが流れると、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3がP状態になり、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4の状態は反転せず、維持される。したがって、図18gに例示した動作では、4ビットにおける1000が記憶されることになる。図18hは、図18gに表した状態になった後、電流i3Aを流した際の動作を例示している。電流i3Aが流れると、第3磁気トンネル接合素子MTJ3のみがAP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。したがって、図18hに例示した動作では、4ビットにおける1001が記憶されることになる。ここで、書き込み動作についてまとめる。0000を記憶する場合、電流i2Pを流したのち、電流i1Pを流す。0001を記憶する場合、電流i2Pを流し、電流i1Pを流したのち、電流i3Aを流す。0010を記憶する場合、電流i2Pを流したのち、電流i3Pを流す。0011を記憶する場合、電流i2Pを流す。0100を記憶する場合、電流i2Pを流したのち、電流i2Aを流す。0101を記憶する場合、電流i2Pを流し、電流i2Aを流したのち、電流i3Aを流す。0110を記憶する場合、電流i2Pを流し、電流i2Aを流し、電流i1Aを流したのち、電流i3Pを流す。0111を記憶する場合、電流i2Pを流し、電流i2Aを流したのち、電流i1Aを流す。1000を記憶する場合、電流i2Aを流し、電流i2Pを流したのち、電流i1Pを流す。1001を記憶する場合、電流i2Aを流し、電流i2Pを流し、電流i1Pを流したのち、電流i3Aを流す。1010を記憶する場合、電流i2Aを流し、電流i2Pを流したのち、電流i3Pを流す。1011を記憶する場合、電流i2Aを流したのち、電流i2Pを流す。1100を記憶する場合、電流i2Aを流す。1101を記憶する場合、電流i2Aを流したのち、電流i3Aを流す。1110を記憶する場合、電流i2Aを流し、電流i1Aを流したのち、電流i3Pを流す。1111を記憶する場合、電流i2Aを流したのち、電流i1Aを流す。次に、情報の読み出し動作の具体例を説明する。情報の読み出しを行う場合、信号発生装置90は、読み出し電圧として、第1信号線BL1及び第2信号線BL2のあいだに、読み出し電圧を印加する。読み出し電圧は、最も小さい書き込み電圧よりも小さい。記憶装置120では、第1~第4磁気トンネル接合素子MTJ1~MTJ4のAP状態及びP状態の組み合わせによって合計の抵抗値が変化する。これにより、第1信号線BL1と、参照電圧refと、の差分が変化して、記憶された情報の判別を行うことができる。ここで、第1磁気トンネル接合素子MTJ1~第4磁気トンネル接合素子MTJ4のAP状態及びP状態による抵抗値の一例を示す。第1磁気トンネル接合素子MTJ1がP状態の場合、抵抗値は例えば3kΩである。また、第2磁気トンネル接合素子MTJ2がP状態の場合、抵抗値は例えば12kΩである。また、第3磁気トンネル接合素子MTJ3がP状態の場合、抵抗値は例えば1.5kΩである。また、第4磁気トンネル接合素子MTJ4がP状態の場合、抵抗値は例えば6kΩである。第1磁気トンネル接合素子MTJ1~第4磁気トンネル接合素子MTJ4のMR比磁気抵抗変化率を例えば200パーセントとした場合、第1磁気トンネル接合素子MTJ1~第4磁気トンネル接合素子MTJ4のAP状態及びP状態の組み合わせによる合計の抵抗値は次のようになる。0000の場合、合計の抵抗値は、22.5kΩ寄生抵抗になる。0001の場合、合計の抵抗値は、25.5kΩになる。0010の場合、合計の抵抗値は、28.5kΩになる。0011の場合、合計の抵抗値は、31.5kΩになる。0100の場合、合計の抵抗値は、34.5kΩになる。0101の場合、合計の抵抗値は、37.5kΩになる。0110の場合、合計の抵抗値は、40.5kΩになる。0111の場合、合計の抵抗値は、43.5kΩになる。1000の場合、合計の抵抗値は、46.5kΩになる。1001の場合、合計の抵抗値は、49.5kΩになる。1010の場合、合計の抵抗値は、52.5kΩになる。1011の場合、合計の抵抗値は、55.5kΩになる。1100の場合、合計の抵抗値は、58.5kΩになる。1101の場合、合計の抵抗値は、61.5kΩになる。1110の場合、合計の抵抗値は、64.5kΩになる。1111の場合、合計の抵抗値は、67.5kΩになる。センスアンプ91の出力は、上記の合計の抵抗値に応じて変化する。したがって、センスアンプ91の出力に応じて、記憶した情報を判別することができる。このように、記憶装置120は、第1磁気トンネル接合素子MTJ1~第4磁気トンネル接合素子MTJ4によって4ビットの多値化に対応することができる。また、第1積層体ST1及び第2積層体ST2並びに第3積層体ST3及び第4積層体ST4を同じ層構造にすることで、簡単な構成を実現することが可能になる。以上説明したように、実施形態に係る記憶装置及びその製造方法によれば、磁気トンネル接合素子を用いて多値化に対応した構造を実現するにあたり、層構造及び製造工程の簡素化を達成することができる。なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、第1磁気トンネル接合素子MTJ1~第4磁気トンネル接合素子MTJ4についてP状態をビット0、AP状態をビット1としたが、反対であってもよい。また、第1磁気トンネル接合素子MTJ1~第4磁気トンネル接合素子MTJ4についてAP状態での抵抗値は一例であり、これに限定されるものではない。また、図5及び図6、図17及び図18に書き込み動作の具体例を示したが、書き込み動作はこれ以外の方法であっても可能である。また、積層体ST1、ST2、ST3及びST4の各層の積層順は、上記に説明した積層順と反対になっていてもよい。この場合、電流の方向d2が第1方向、電流の方向d1が第2方向になる。また、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。