本PLL回路への入力クロックの位相と、本PLL回路の出力から分周器を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する位相比較器と、前記位相比較器の出力信号に応じた直流電圧を生成するフィルタと、前記フィルタにより生成された電圧に応じた周波数のクロックを出力する電圧制御発振器と、前記位相比較器により生成される信号を監視し、サイクルスリップの発生を予測するサイクルスリップ予測回路と、を備え、前記サイクルスリップ予測回路によりサイクルスリップの発生が予測されたとき、前記入力クロックの位相、前記帰還クロックの位相および前記電圧制御発振器に入力される電圧のいずれかが調整されることを特徴とするPLL回路。前記フィルタから前記電圧制御発振器に入力される電圧を増加させる電圧増加回路をさらに備え、前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、前記電圧制御発振器に入力される電圧を増加させるよう前記電圧増加回路を制御することを特徴とする請求項1に記載のPLL回路。前記電圧制御発振器への電圧供給路に設けられたスイッチをさらに備え、前記スイッチは、定常状態でオンに制御され、前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき前記スイッチをオフし、基準設定値に復帰したとき前記スイッチをオンすることを特徴とする請求項1に記載のPLL回路。前記帰還クロックの位相をシフトさせる位相シフト回路をさらに備え、前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に前記位相シフト回路が前記帰還クロックの位相をシフトするよう制御することを特徴とする請求項1に記載のPLL回路。前記入力クロックの位相をシフトさせる位相シフト回路をさらに備え、前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に前記位相シフト回路が前記入力クロックの位相をシフトするよう制御することを特徴とする請求項1に記載のPLL回路。前記帰還クロックの位相を反転させるインバータと、前記分周器から出力される非反転の帰還クロックと、前記インバータから入力される位相が反転された帰還クロックとを選択するセレクタと、をさらに備え、前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、前記セレクタが選択する帰還クロックを切り替えるよう制御することを特徴とする請求項1に記載のPLL回路。前記入力クロックの位相を反転させるインバータと、クロック源から入力される非反転の入力クロックと、前記インバータから入力される位相が反転された入力クロックとを選択するセレクタと、をさらに備え、前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、前記セレクタが選択する入力クロックを切り替えるよう制御することを特徴とする請求項1に記載のPLL回路。上述した例に示したように、PLL回路では、使用する位相比較器のタイプおよびループゲイン設定により、位相引き込み時にサイクルスリップ現象が発生し、PLLが安定するまでにかかる時間以下、引き込み時間というが長くなる場合がある。図6は、サイクルスリップ現象が発生していない場合のPLL回路100の挙動を説明するための図である。図6にて、上図および下図とも横軸は時間を示す。上図の縦軸はPLL回路100の出力クロックOUTの周波数を示し、下図の縦軸は位相比較器10における位相差入力クロックINの位相-帰還クロックFBの位相を示す。下図の二本の横点線に囲まれた領域は位相検出可能範囲を示す。図7は、サイクルスリップ現象が発生している場合のPLL回路100の挙動を説明するための図である。上図の3つの丸はサイクルスリップ発生箇所を示している。下図を参照すると分かるように、位相比較器10における位相差が当該位相検出可能範囲を超えると、サイクルスリップが発生する。図6と図7を比較すると分かるように、サイクルスリップが発生すると所望の周波数に収束するまでの時間すなわち、引き込み時間が長くなってしまう。本発明はこうした状況に鑑みてなされたものであり、その目的は、PLL回路の引き込時間を短縮する技術を提供することにある。上記課題を解決するために、本発明のある態様のPLL回路は、本PLL回路への入力クロックの位相と、本PLL回路の出力から分周器を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する位相比較器と、位相比較器の出力信号に応じた直流電圧を生成するフィルタと、フィルタにより生成された電圧に応じた周波数のクロックを出力する電圧制御発振器と、位相比較器により生成される信号を監視し、サイクルスリップの発生を予測するサイクルスリップ予測回路と、を備える。サイクルスリップ予測回路によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。この態様によれば、サイクルスリップ現象の発生を抑制し、PLL回路の引き込時間を短縮できる。フィルタから電圧制御発振器に入力される電圧を増加させる電圧増加回路をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、電圧制御発振器に入力される電圧を増加させるよう電圧増加回路を制御してもよい。電圧制御発振器への電圧供給路に設けられたスイッチをさらに備えてもよい。スイッチは、定常状態でオンに制御され、サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたときスイッチをオフし、基準設定値に復帰したときスイッチをオンしてもよい。帰還クロックまたは入力クロックの位相をシフトさせる位相シフト回路をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に位相シフト回路が帰還クロックまたは入力クロックの位相をシフトするよう制御してもよい。帰還クロックまたは入力クロックの位相を反転させるインバータと、分周器から出力される非反転の帰還クロックと、インバータから入力される位相が反転された帰還クロックとを選択するセレクタと、をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、セレクタが選択する帰還クロックまたは入力クロックを切り替えるよう制御してもよい。なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。本発明によれば、PLL回路の引き込時間を短縮できる。図8は、本発明の実施の形態1に係るPLL回路100の構成を示す図である。実施の形態1に係るPLL回路100は、サイクルスリップ発生の兆候を検出したとき、VCO30の制御電圧を高速に変動させてサイクスリップ発生を防止することにより、引き込み時間を高速化するPLL回路100である。実施の形態1に係るPLL回路100は、図1に示したPLL回路100に加えて、サイクルスリップ予測回路50および電圧増加回路60を備える。サイクルスリップ予測回路50は、位相比較器10の出力信号Poutより具体的には、その信号波形を監視し、サイクルスリップの発生を予測する。電圧増加回路60は、サイクルスリップ予測回路50からの制御信号に応じて、LPF20からVCO30に入力される電圧を増加させる。サイクルスリップ予測回路50は、位相比較器10の出力信号Poutのデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、VCO30に入力される電圧を増加させるよう電圧増加回路60を制御する。上述したように、位相比較器10の出力信号Poutのデューティ比が0または100になると、当該出力信号Poutの極性が反転し、サイクルスリップが発生する。したがって、上限設定値は100に到達する直前の値、下限設定値は0に到達する直前の値に設定される。図8では、電圧増加回路60は電圧供給回路61および加算器62を含む。電圧供給回路61は、サイクルスリップ予測回路50からの制御信号に応じて、所定の電圧を加算器62に供給する。加算器62は、LPF20とVCO30との間に設けられ、LPF20から供給される電圧と電圧供給回路61から供給される電圧を加算して、VCO30に供給する。サイクルスリップ予測回路50は、サイクルスリップの発生が予測されたとき、電圧供給回路61に制御信号を出力し、電圧供給回路61を一定時間作動させる。一定時間経過後、サイクルスリップ予測回路50は、電圧供給回路61の作動を停止させる。電圧供給回路61は、作動している間、電圧供給回路61に一定電圧を供給する。当該一定時間および一定電圧は、位相比較器10、LPF20、VCO30および分周器40の仕様に従い、設計者が実験やシミュレーションにより求めた値に設定される。図9は、実施の形態1に係るサイクルスリップ予測回路50および電圧供給回路61の構成例を示す図である。サイクルスリップ予測回路50は、第1カウンタ51、インバータ52、第2カウンタ53、レジスタ55およびレジスタ56を含む。電圧供給回路61は、スイッチ611およびスイッチ612を含む。位相比較器10の出力信号Poutは第1カウンタ51およびインバータ52に入力される。インバータ52は、位相比較器10の出力信号Poutの論理を反転し、第2カウンタ53に出力する。したがって、第2カウンタ53には第1カウンタ51に入力される力信号Poutの逆位相の信号が入力されることになる。第1カウンタ51および第2カウンタ53には、VCO30の出力クロックOUTも入力される。第1カウンタ51は、位相比較器10の出力信号Poutのデューティ比が上限設定値より大きくなったことを検出するためのカウンタである。当該デューティ比が当該上限設定値を上回ると、レジスタ55に有意な信号例えば、ハイレベル信号を出力する。第2カウンタ53は、位相比較器10の出力信号Poutのデューティ比が下限設定値より小さくなったことを検出するためのカウンタである。当該デューティ比が当該下限設定値を下回ると、レジスタ56に有意な信号例えば、ハイレベル信号を出力する。レジスタ55は、スイッチ611のオン/オフを制御するための信号を保持し、第1カウンタ51から有意な信号が入力されると、スイッチ611をオンするための信号例えば、ハイレベル信号をスイッチ611の制御端子に出力する。例えば、スイッチ611がnチャンネルMOSFETで構成される場合、そのゲート端子にハイレベル電圧を印加する。レジスタ56は、スイッチ612のオン/オフを制御するための信号を保持し、第2カウンタ53から有意な信号が入力されると、スイッチ612をオンするための信号例えば、ハイレベル信号をスイッチ612の制御端子に出力する。スイッチ611は、第1電圧源V1と加算器62との間に設けられ、レジスタ55から供給される信号によりオン/オフ制御される。第1電圧源V1はマイナスの電圧を発生させる。スイッチ612は、第2電圧源V2と加算器62との間に設けられ、レジスタ56から供給される信号によりオン/オフ制御される。第2電圧源V2はプラスの電圧を発生させる。図10は、図9の第1カウンタ51およびレジスタ55の動作例を示すタイミングチャートである。VCO30の出力クロックOUTは、分周器40による分周前の信号であるため、位相比較器10の出力信号Poutより高周波数な信号である。図9において、第1カウンタ51に入力される、位相比較器10の出力信号Poutをイネーブル信号と、VCO30の出力クロックOUTをカウントクロックとする。第1カウンタ51は、当該イネーブル信号がハイレベルになると、当該カウントクロックに従いカウントを開始する。当該カウント値が設定カウント値Nに到達すると、第1カウンタ51はレジスタ55にハイレベル信号を出力する。レジスタ55は、第1カウンタ51からハイレベル信号が入力されると、一定時間、スイッチ611の制御端子にハイレベル信号を出力する。第1カウンタ51は、上記イネーブル信号がローレベルになると上記カウント値をリセットする。また、上記設定カウント値Nはサイクルスリップ発生直前の状態を検出するための値に設定される。例えば、位相比較器10の出力信号Poutの単位周期に対応するカウントクロック数より、数クロック少ないカウント値に設定される。第2カウンタ53およびレジスタ56についても、第1カウンタ51およびレジスタ55と同様に処理することができる。位相比較器10の出力信号Poutがインバータ52により反転されるため、当該出力信号Poutのローレベルがハイレベルとなり、そのハイレベル期間をイネーブル期間とすることができる。図11は、実施の形態1に係るPLL回路100の引き込み完了までの出力周波数特性と、図1に示したPLL回路100の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態1に係るPLL回路100の引き込み完了までの出力周波数特性を示し、点線は図1に示したPLL回路100の引き込み完了までの出力周波数特性を示す。二本の縦点線間の期間は、加算器62に電圧が加算されている期間を示している。実施の形態1に係るPLL回路100では、この期間にVCO30の制御電圧が高速に変動されるため、サイクルスリップ発生が抑制される。したがって、実施の形態1に係るPLL回路100の引き込み完了までの時間は、図1に示したPLL回路100の引き込み完了までの時間より短縮される。図12は、本発明の実施の形態2に係るPLL回路100の構成を示す図である。実施の形態2に係るPLL回路100は、サイクルスリップ発生の兆候を検出したとき、位相比較器10の出力を断にして、サイクルスリップによるVCO30の制御電圧の逆方向変動を防止することにより、引き込み時間を高速化するPLL回路100である。実施の形態2に係るPLL回路100は、図1に示したPLL回路100に加えて、サイクルスリップ予測回路50およびスイッチ70を備える。スイッチ70は、VCO30への電圧供給路に設けられる。図12では、位相比較器10とLPF20との間に設けられる。なお、LPF20とVCO30との間に設けられてもよい。サイクルスリップ予測回路50は、位相比較器10の出力信号Poutのデューティ比を検出し、当該デューティ比が上限設定値および下限設定値の範囲内のときすなわち、定常状態のとき、スイッチ70をオン状態に制御する。一方、当該デューティ比が、上限設定値または下限設定値を超えたときスイッチ70をオフし、基準設定値に復帰したときスイッチ70をオンする。当該基準設定値は、VCO30の制御電圧が逆方向に変動する可能性がなくなった時点に対応する値に設定される。例えば、デューティ比50に対応する値に設定される。図13は、実施の形態2に係るサイクルスリップ予測回路50の構成例を示す図である。サイクルスリップ予測回路50は、第1カウンタ51、インバータ52、第2カウンタ53、第3カウンタ54、レジスタ55、レジスタ56およびAND回路57を含む。位相比較器10の出力信号Poutは第1カウンタ51、第3カウンタ54およびインバータ52に入力される。第1カウンタ51、第3カウンタ54および第2カウンタ53には、VCO30の出力クロックOUTも入力される。第1カウンタ51、インバータ52および第2カウンタ53の構成および動作は、図9に示したそれらの構成および動作と同様であるため、説明を省略する。第3カウンタ54は、位相比較器10の出力信号Poutのデューティ比が基準設定値本実施の形態では50になったことを検出するためのカウンタである。当該デューティ比が当該基準設定値になると、レジスタ55およびレジスタ56をリセットするための信号例えば、ハイレベル信号を出力する。レジスタ55は、スイッチ70のオン/オフを制御するための信号を保持する。レジスタ55は、第1カウンタ51から有意な信号が入力されるとローレベル信号をAND回路57に出力し、第3カウンタ54からリセット信号が入力されるとハイレベル信号をAND回路57に出力する。同様に、レジスタ56は、スイッチ70のオン/オフを制御するための信号を保持する。レジスタ56は、第2カウンタ53から有意な信号が入力されるとローレベル信号をAND回路57に出力し、第3カウンタ54からリセット信号が入力されるとハイレベル信号をAND回路57に出力する。AND回路57は、レジスタ55およびレジスタ56の少なくとも一方からローレベル信号が入力されると、ローレベル信号をスイッチ70の制御端子に出力し、スイッチ70をオフする。一方、両方からハイレベル信号が入力されると、ハイレベル信号をスイッチ70の制御端子に出力し、スイッチ70をオンする。すなわち、位相比較器10の出力信号Poutのデューティ比が0または100に近づくと、AND回路57はローレベル信号を出力し、スイッチ70をオフする。スイッチ70をオフにすることにより、サイクルスリップにより発生するVCO30の制御電圧が逆方向に動作することを防止する。なお、VCO30の制御電圧が逆方向に動作しない状態になった場合、スイッチ70をオンに復帰させる必要がある。第3カウンタ54は位相比較器10の出力信号Poutのデューティ比が50になったことを検出すると、VCO30の制御電圧が逆方向に動作しない状態と判断されるため、第1カウンタ51または第2カウンタ53の出力を解除する。これにより、AND回路57はハイレベル信号を出力するようになり、スイッチ70がオンに戻る。図14は、実施の形態2に係るPLL回路100の引き込み完了までの出力周波数特性と、図1に示したPLL回路100の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態2に係るPLL回路100の引き込み完了までの出力周波数特性を示し、点線は図1に示したPLL回路100の引き込み完了までの出力周波数特性を示す。丸で囲まれている箇所がスイッチ70がオフの状態を示している。図14に示すように実施の形態2に係るPLL回路100では、サイクルスリップ発生により出力周波数が逆方向に変動することを抑制できるため、実施の形態2に係るPLL回路100の引き込み完了までの時間は、図1に示したPLL回路100の引き込み完了までの時間より短縮される。図15は、本発明の実施の形態3に係るPLL回路100の構成を示す図である。実施の形態2に係るPLL回路100は、サイクルスリップ発生の兆候を検出したとき、帰還クロックFBの位相をサイクルスリップが発生しない方向にシフトさせることにより、サイクルスリップの発生時間を遅延させ、サイクルスリップの発生回数を減らすことにより、引き込み時間を高速化するPLL回路100である。実施の形態3に係るPLL回路100は、図1に示したPLL回路100に加えて、サイクルスリップ予測回路50および位相シフト回路80を備える。位相シフト回路80は、分周器40と位相比較器10との間に設けられる。位相シフト回路80は、分周器40に分周された帰還クロックの位相をシフトさせる。サイクルスリップ予測回路50は、位相比較器10の出力信号Poutのデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に位相シフト回路80が帰還クロックの位相をシフトするよう制御する。図15では、位相シフト回路80は、第1遅延器81、第2遅延器82、第3遅延器83およびセレクタ84を備える。第1遅延器81は分周器40から入力される帰還クロックを90°遅延させる。第2遅延器82は分周器40から入力される帰還クロックを180°遅延させる。第3遅延器83は分周器40から入力される帰還クロックを270°遅延させる。このように、第1遅延器81、第2遅延器82および第3遅延器83により、位相差の異なる3つの波形を生成する。セレクタ84は、第1遅延器81からの帰還クロックFB1、第2遅延器82からの帰還クロックFB2および第3遅延器83からの帰還クロックFB3から、サイクルスリップ予測回路50の選択信号に応じて、一つを選択する。セレクタ84は、通常動作時、第2遅延器82からの帰還クロックFB2を選択する。図16は、実施の形態3に係るサイクルスリップ予測回路50の構成例を示す図である。サイクルスリップ予測回路50は、第1カウンタ51、インバータ52、第2カウンタ53、第3カウンタ54、レジスタ55、レジスタ56を含む。第1カウンタ51、インバータ52、第2カウンタ53および第3カウンタ54の構成および動作は、図13に示したそれらの構成および動作と同様であるため、説明を省略する。レジスタ55は、セレクタ84に第1遅延器81からの帰還クロックFB1を選択させるための選択信号を保持する。レジスタ55は、第1カウンタ51から有意な信号が入力されると当該選択信号をセレクタ84に出力する。レジスタ56は、セレクタ84に第3遅延器83からの帰還クロックFB3を選択させるための選択信号を保持する。レジスタ56は、第2カウンタ53から有意な信号が入力されると当該選択信号をセレクタ84に出力する。レジスタ55およびレジスタ56は、第3カウンタ54からリセット信号が入力されると上記選択信号の出力を解除する。これにより、セレクタ84は第2遅延器82からの帰還クロックFB2を選択することになる。図17は、実施の形態3に係るサイクルスリップ予測回路50の動作例を示すタイミングチャートである。図17のP1時点で、位相比較器10の出力信号Poutのデューティ比が第1カウンタ51の上限設定値を上回り、第1カウンタ51はレジスタ55に有意な信号を出力する。これに起因して、セレクタ84は第2遅延器82からの帰還クロックFB2から、第1遅延器81からの帰還クロックFB1に切り替える。これにより、サイクルスリップの発生を抑制する方向に位相をスライドさせることができる。図18は、実施の形態3に係るPLL回路100の引き込み完了までの出力周波数特性と、図1に示したPLL回路100の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態3に係るPLL回路100の引き込み完了までの出力周波数特性を示し、点線は図1に示したPLL回路100の引き込み完了までの出力周波数特性を示す。図18に示すように実施の形態3に係るPLL回路100では、サイクルスリップが発生する時間を遅延させることができ、引き込み完了までのサイクルスリップの発生回数を減らすことができる。したがって、実施の形態3に係るPLL回路100の引き込み完了までの時間は、図1に示したPLL回路100の引き込み完了までの時間より短縮される。なお、第1遅延器81および第3遅延器83の遅延量は90°および270°に限るものではない。それぞれ大きくしてもよいし小さくしてもよい。例えば、ジッタを抑制するために位相差の変動を小さくしたい場合、第1遅延器81の遅延量を小さく、第3遅延器83の遅延量を大きくしてもよい。例えば、第1遅延器81の遅延量を60°、第3遅延器83の遅延量は300°としてもよい。また、位相シフト回路80に含まれる遅延器の数は3個に限るものではない。M個Mは4以上の整数設けてもよい。その場合、図16に示したカウンタおよびレジスタもそれぞれM個設ける必要がある。この場合、よりきめ細やかな位相シフト処理が可能となる。また、位相シフト回路80は位相比較器10と、図示しない水晶振動子などのクロック源との間に設けられてもよい。この場合、位相シフトの対象は入力クロックINとなり、位相シフトの対象が帰還クロックFBの場合と比較し、位相シフト方向を反対にすればよい。図19は、本発明の実施の形態4に係るPLL回路100の構成を示す図である。実施の形態4に係るPLL回路100は、サイクルスリップ発生の兆候を検出したとき、帰還クロックFBの位相を反転させることにより、サイクルスリップの発生を防止し、サイクルスリップの発生回数を減らすことにより、引き込み時間を高速化するPLL回路100である。実施の形態4に係るPLL回路100は、図1に示したPLL回路100に加えて、サイクルスリップ予測回路50、インバータ91およびセレクタ92を備える。インバータ91は、分周器40の出力端子に接続され、分周器40により分周された帰還クロックの位相を反転させる。すなわち、180°位相シフトさせる。セレクタ92は、サイクルスリップ予測回路50からの切替信号に応じて、分周器40から出力される非反転帰還クロックと、インバータ91から入力される反転帰還クロックとのいずれか一方を選択し、位相比較器10に出力する。サイクルスリップ予測回路50は、位相比較器10の出力信号Poutのデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、セレクタ92が選択する帰還クロックを切り替えるよう制御する。セレクタ92はサイクルスリップ予測回路50から切替信号を受信するたびに、上記非反転帰還クロックと上記反転帰還クロックを切り替える。なお、実施の形態4に係るサイクルスリップ予測回路50の構成および動作は、図9に示したサイクルスリップ予測回路50と同様であるため、その説明を省略する。実施の形態4では、セレクタ92により位相が反転されると、位相比較器10の出力信号Poutのデューティ比は、ほぼ50に制御されるため第3カウンタ54は設ける必要はない。図20は、サイクルスリップ現象が発生している場合の位相比較器10における位相差入力クロックINの位相-帰還クロックFBの位相の遷移を示す図である。二本の横点線に囲まれた領域は位相検出可能範囲を示す。3つの丸はサイクルスリップ発生箇所を示している。すなわち、VCO30の制御電圧が逆方向に動作する原因となる箇所を示している。図21は、実施の形態4に係るPLL回路100により、サイクルスリップ現象の発生が抑制される場合の位相比較器10における位相差の遷移を示す図である。3つの丸はインバータ91およびセレクタ92の位相反転により位相比較器10における極性反転が防止された箇所を示している。図22は、実施の形態4に係るPLL回路100の引き込み完了までの出力周波数特性と、図1に示したPLL回路100の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態4に係るPLL回路100の引き込み完了までの出力周波数特性を示し、点線は図1に示したPLL回路100の引き込み完了までの出力周波数特性を示す。図22に示すように実施の形態4に係るPLL回路100では、位相比較器10における極性反転動作がなくなり、VCO30の制御電圧の逆方向動作が抑制される。したがって、実施の形態4に係るPLL回路100の引き込み完了までの時間は、図1に示したPLL回路100の引き込み完了までの時間より短縮される。なお、図19に示したインバータ91とセレクタ92は、位相比較器10と図示しない水晶振動子などのクロック源との間に設けられてもよい。この場合、位相反転の対象は入力クロックINとなる。以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、上述した実施の形態1~4では、位相比較器10の位相検出可能範囲は180°を中心に±180°としたが、±180°未満の位相比較器にも本実施の形態は適用可能である。その場合、上述した上限設定値および下限設定値を適宜変更すればよい。