"トランジスタを形成するための半導体基板であって、主面を持つシリコン基板と、該シリコン基板の主面上に形成された歪緩和SiGe層と、該歪緩和SiGe層上に形成された歪Si層と、を含む半導体基板。請求項1に記載の半導体基板と、該半導体基板上に前記歪Si層および/または前記歪緩和SiGe層をソース/ドレイン領域として形成されたトレンチゲート型トランジスタと、を含む半導体装置。請求項1に記載の半導体基板と、該半導体基板上に前記歪Si層および/または前記歪緩和SiGe層をソース/ドレイン領域として形成されたトレンチゲート型トランジスタと、前記半導体基板上に前記歪Si層をチャネル部として形成されたプレーナ型トランジスタと、を含む半導体装置。前記トレンチゲート型トランジスタはセル領域に形成され、前記プレーナ型トランジスタは周辺領域に形成される、請求項3に記載の半導体装置。請求項1に記載の半導体基板を準備する工程と、前記半導体基板上に素子分離領域を形成する工程と、ドライエッチングにより、前記半導体基板に前記シリコン基板まで達するゲートトレンチを形成する工程と、前記半導体基板の前記歪Si層上および前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、前記ゲートトレンチを埋め込むように、前記ゲート酸化膜上にゲートとして使用されるドープドシリコン膜を形成する工程と、前記ゲート酸化膜下の前記歪Si層にチャネルをドープする工程と、前記ドープドシリコン膜にゲートをドープする工程と、前記ドープドシリコン膜上にゲート電極を形成する工程と、前記ゲート電極を覆うように、前記ゲート酸化膜上にSiN膜を形成した後、エッチバックして、コンタクトホールを形成する工程と、前記コンタクトホール下部の前記歪Si層および/または前記歪緩和SiGe層上にソース/ドレイン電極を形成する工程と、を含む半導体装置の製造方法。セル領域及び周辺領域を有する半導体装置の製造方法であって、前記セル領域および前記周辺領域を持つ請求項1に記載の半導体基板を準備する工程と、前記セル領域および前記周辺領域上に素子分離領域を形成する工程と、前記周辺領域において、前記歪Si層にチャネルをドープする工程と、ドライエッチングにより、前記セル領域に前記シリコン基板まで達するゲートトレンチを形成する工程と、前記セル領域および前記周辺領域の前記歪Si層上および前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、前記ゲートトレンチを埋め込むように、前記セル領域及び前記周辺領域の前記ゲート酸化膜上にゲートとして使用されるドープドシリコン膜を形成する工程と、前記セル領域において、前記ゲート酸化膜下の前記歪Si層にチャネルをドープする工程と、前記セル領域及び前記周辺領域において、前記ドープドシリコン膜にゲートをドープする工程と、前記セル領域及び前記周辺領域において、前記ドープドシリコン膜上にゲート電極を形成する工程と、前記周辺領域において、前記ゲート電極をマスクとして、前記ゲート酸化膜下の前記歪Si層に低濃度イオン注入層を形成する工程と、前記セル領域および前記周辺領域において、前記ゲート電極を覆うように、SiN膜を形成した後にエッチバックして、前記セル領域及び前記周辺領域に、それぞれ、コンタクトホール及びサイドウォールを形成する工程と、前記セル領域において、前記コンタクトホール下部の前記歪Si層および/または前記歪緩和SiGe層上にソース/ドレイン電極を形成する工程と、前記周辺領域において、前記サイドウォールをマスクにして、前記ゲート酸化膜下の前記歪Si層及び前記歪緩和SiGe層にイオン注入して、ソース/ドレイン領域を形成する工程と、を含む半導体装置の製造方法。従来の半導体装置では、半導体基板としてシリコン基板を用いている。そのため、半導体基板上に形成したトレンチゲート型トランジスタのキャリア移動度を増加させることができない。また、半導体基板上に形成したプレーナ型トランジスタのチャネル移動度を増加させることができない。本発明による半導体基板は、トランジスタを形成するための半導体基板であって、主面を持つシリコン基板と、このシリコン基板の主面上に形成された歪緩和SiGe層と、この歪緩和SiGe層上に形成された歪Si層と、を有して構成される。本発明によると、上記半導体基板を用いてトレンチゲート型トランジスタを形成すると、ソース/ドレイン領域が歪Si層および/または歪緩和SiGe層となるので、キャリア移動度が増加し、オン電流を増加させることができる。また、上記半導体基板を用いてプレーナ型トランジスタを形成すると、チャネル部が歪Si層となるので、チャネル移動度が増加し、オン電流を増加させることができる。先ず、本発明の要点について説明する。シリコン基板上にエピタキシャル成長した歪緩和SiGe層は格子定数がSiより大きいため、その歪緩和SiGe層上にSi層をエピタキシャル成長すると、引っ張り応力が加わった状態で成長されることになる歪Si層。この状態の歪Si層中では、電子の散乱が減り、正孔の有効質量が減少するため、両者のキャリアの移動度が向上することが知られている。そこで、本発明では、シリコン基板上に歪緩和SiGe層を介して歪Si層をエピタキシャル成長し、これを半導体基板として用いる。そして、この半導体基板上にトレンチゲート構造のMISトランジスタトレンチゲート型トランジスタを形成する。このMISトランジスタでは、ソース/ドレイン領域が歪Si層および/または歪緩和SiGe層となり、キャリア移動度が増加し、オン電流Ionを増加させることができる。また、上記半導体基板上に、トレンチゲート構造のMISトランジスタトレンチゲート型トランジスタを形成すると同時に、プレーナ型MISトランジスタプレーナ型トランジスタをも形成することも可能である。このとき、プレーナ型MISトランジスタではチャネル部が歪Si層となるため、チャネル移動度が増加し、オン電流Ionを増加させることができる。図1を参照して、本発明の第1の実施例に係る半導体基板10について説明する。図示の半導体基板10は、後述するトランジスタを形成するためのものである。半導体基板10は、主面11aを持つシリコン基板11を備える。このシリコン基板11の主面11a上に、歪緩和SiGe層12をエピタキシャル成長させて、歪緩和SiGe層12を形成している。この歪緩和SiGe層12上に、歪Si層13をエピタキシャル成長させて、歪Si層13を形成している。とにかく、半導体基板10は、主面11aを持つシリコン基板11と、このシリコン基板11の主面11a上に形成された歪緩和SiGe層12と、この歪緩和SiGe層12上に形成された歪Si層13と、から構成されている。歪緩和SiGe層12は、格子定数がシリコンSiより大きいため、歪緩和SiGe層12上に歪Si層13をエピタキシャル成長すると、歪Si層13は、引っ張り応力が加わった状態で成長される。詳述すると、歪Si層13の結晶構造は、面内平行方向に広がり、垂直方向には縮んだ結晶格子となる。したがって、面内平行方向のキャリア移動度が増加している。図2A及び図2Bは、図1に示した半導体基板10上に、ゲートトレンチ内にワード線WLゲート電極と接続されるDOPOSDopedPolySilicon層20を埋め込んだ状態を示す断面図である。図2Aは、ゲート電極を平行に切断した縦断面図であり、図2Bは、ゲート電極を垂直に切断した縦断面図である。尚、DOPOS層20は、ドープドシリコン膜とも呼ばれる。歪Si層13と歪緩和SiGe層12との合計の厚さは、チャネル部チャネル領域をシリコン基板11で構成するように調整される。換言すれば、歪Si層13と歪緩和SiGe層12との合計の厚さは、チャネル領域より上部ならば、可変でよい。こうすることで、チャネル部のゲート絶縁膜19に信頼性の高いSiO2を用いることができる。また、伝導領域ソース/ドレイン領域を歪Si層13/歪緩和SiGe層12で構成した、トレンチゲート型トランジスタ後述するを形成することで、伝導領域ソース/ドレイン領域のキャリア移動度が増加し、オン電流Ionが向上する。さらに、半導体基板10上にプレーナ型トランジスタ後述するを形成した場合、チャネル部が歪Si層13となる。その結果、面内平行方向のチャネル移動度が向上し、信頼性の高いプレーナ型トランジスタを作成できる。次に、図3乃至図7を参照して、本発明の第2の実施例に係るトレンチゲート型トランジスタとプレーナ型トランジスタとを有する半導体装置の製造方法について説明する。図3乃至図7において、Mはトレンチゲート型トランジスタが形成されるセル領域を表し、PEはプレーナ型トランジスタが形成される周辺領域を表している。まず、図3に示すように、シリコン基板11の主面11a上に歪緩和SiGe層12、歪Si層13を、順に、温度600~800°Cの下で、CVDChemicalVaporDeposition法により、エピタキシャル成長させる。これにより、図1に示した、半導体基板10が構成される。次に、STIShallowTrenchIsolationによる素子分離領域形成のため、各素子形成領域上にレジストパターン図示せずを形成する。レジストパターンをマスクに歪Si層13をパターニングし、レジストパターンを除去する。パターニングされた歪Si層13をマスクとして、歪緩和SiGe層12及びシリコン基板11をドライエッチングすることにより、歪緩和SiGe層12をパターニングし、更に、シリコン基板11にSTI用のトレンチ図示せずを形成する。続いて、トレンチの内壁のエッチングダメージを除去するための熱処理を行なった後、HDPHighDensityPlasma-CVD法により、トレンチ内を埋め込むように全面にシリコン酸化膜図示せずを形成する。次に、歪Si層13をストッパとしてCMP化学機械研磨を行い、歪Si層13上のシリコン酸化膜を研磨除去して、トレンチ内にシリコン酸化膜を残す。これにより、図3に示すように、素子分離領域16が形成される。次に、図4に移って、周辺領域PEにおいて、歪Si層13にチャネルをドープする。そして、セル領域Mにおいて、トレンチゲート型のメモリセルトランジスタのゲートトレンチを形成するため、セル領域M上に複数の開口を備えたレジストパターン図示せずを形成する。このとき、周辺領域PEは、レジストパターン図示せずで完全に覆われる。レジストパターンをマスクとして、歪Si層13をマスク状にパターニングする。レジストパターンを除去した後、パターニングされた歪Si層13をマスクとして、歪緩和SiGe層12をドライエッチングし、さらにシリコン基板11をエッチングすることにより、図4に示すように、半導体基板10にゲートトレンチ18を形成する。したがって、このゲートトレンチ18は、シリコン基板11まで達する。このように、図3において、STI用のトレンチを形成するためのマスクとして用いた歪Si層13は、そのまま除去されることなく、図4に示すように、ゲートトレンチ18を形成するためのマスクとしても用いられる。次に、歪Si層13の表面を熱酸化することにより、図4に示されるように、セル領域M及び周辺領域PEにゲート酸化膜19を形成する。このとき、ゲート酸化膜19の膜厚が異なるものは、マスクをかけ分ける。したがって、ゲート酸化膜19は、ゲートトレンチ18の内壁にも形成される。次に、図5に示すように、ゲート酸化膜19上に、CVD法により、リンPをドーピングしたDOPOSDopedPolySilicon層20を形成する。このとき、ゲートトレンチ18内にDOPOS層20が埋め込まれる。前述したように、DOPOS層20は、ドープドシリコン膜とも呼ばれる。引き続いて、セル領域Mにおいて、歪Si層13にチャネルをドープし、セル領域M/周辺領域PEにおいて、歪Si層13にゲートをドープする。そして、DOPOS層ドープドシリコン膜20上に、高融点金属シリサイド層としてのゲートW層21を形成し、そのゲートW層21上にゲート電極加工用のハードマスク層SiN層22を形成する。ゲートW層21の代わりに、ゲートWN層を使用しても良い。又は、ゲートW層21の代わりに、DOPOS層ドープドシリコン膜20の界面にWSi層を形成してもよい。その後、図示しないレジストパターンをマスクとして、ドライエッチングにより、ハードマスク層22、ゲートW層21、およびDOPOS層20をパターニングして、図5に示されるような、ゲート電極を形成する。尚、ゲートW層21は、ワード線WLとして使用される。次に、周辺領域PEにおいて、ゲート電極をマスクとして、歪Si層13に対してイオン注入をすることにより、LDDLowDopedDrainの低濃度イオン注入層29を形成する。次に、図6に示すように、セル領域Mおよび周辺領域PEにおいて、全面にSiN膜23を堆積し、エッチバックすることにより、セル領域Mにはビットコンデンサ用のコンタクトホール24及び容量コンデンサ用のコンタクトホール25を形成し、周辺領域PEにはサイドウォール26を形成する。次に、図6に示すように、セル領域Mにおいて、上記コンタクトホール24および25内に、シリコンSi層27を選択的にエピタキシャル成長して、ソース/ドレイン電極27を形成する。したがって、このソース/ドレイン電極27の下の歪Si層13および歪緩和SiGe層12が、ソース/ドレイン領域として働く。また、周辺領域PEにおいて、サイドウォール26をマスクとして、イオン注入して、ソース/ドレイン拡散層28を形成する。したがって、ソース/ドレイン拡散層28間に挟まれたゲート電極下の歪Si層13が、チャネル部として働く。これにより、セル領域Mにトレンチゲート型のメモリセルトランジスタが、周辺領域PEにプレーナ型トランジスタが形成される。次に、図7に示すように、セル領域Mには、一般的な方法を用いて各種配線やセルキャパシタを積層し、周辺領域PEには、一般的な方法を用いて各種配線を積層する。詳述すると、セル領域Mおよび周辺領域PEに、第1の層間膜30を形成する。そして、セル領域Mにおいて、ゲート電極図5参照に隣接するコンタクトホール24および25を、ゲート電極に対して自己整合的に形成する。すなわち、SACSelfAlignedContact法により、コンタクトホール24および25を形成する。コンタクトホール24および25に、それぞれ、DOPOS層31および32を埋め込んで、エッチバックする。コンタクトホール24に埋め込まれたDOPOS層31は、ビットコンデンサとして働き、コンタクトホール25に埋め込まれたDOPOS層32は、容量コンデンサとして働く。次に、周辺領域PEにおいて、第1の層間膜30に、ソース/ドレイン拡散層28まで到達する2本のコンタクトホールを形成し、これら2本のコンタクトホール中にタングステンを堆積し、CMP化学機械研磨により第1の層間膜30を平坦化して、2本のコンタクトホールに2本のコンタクトプラグ33を形成する。セル領域Mにおいて、第1の層間膜31中に、DOPOS層ビットコンデンサ31と接続するタングステンのビット線34を形成し、第1の層間膜31上に第2の層間膜37を形成する。第2の層間膜37および第1の層間膜31中に、DOPOS層容量コンデンサ32まで到達するコンタクトホールを形成し、そのコンタクトホール中にプラグ38を形成し、プラグ38上に選択線39を形成する。これにより、セル領域Mには、トレンチゲート型のメモリセルトランジスタを有するDRAMが完成する。一方、周辺領域PEにおいて、一方のコンタクトプラグ33と接続されるビット線34を形成し、そのビット線34をSiN膜35で覆い、そのSiN膜35を覆うように、第1の層間膜31上に第2の層間膜37を形成する。その第2の層間膜37中に、他方のコンタクトプラグ33まで到達するコンタクトホールを形成し、そのコンタクトホール中にプラグ38を形成し、プラグ38上に選択線39を形成する。これにより、周辺領域PEには、プレーナ型トランジスタを有する周辺回路が完成する。すなわち、本第2の実施例による半導体装置の製造方法は、半導体基板10を準備する工程と、半導体基板10上に素子分離領域16を形成する工程と、ドライエッチングにより、半導体基板10にシリコン基板11まで達するゲートトレンチ18を形成する工程と、半導体基板10の歪Si層13上およびゲートトレンチ18の内壁にゲート酸化膜19を形成する工程と、ゲートトレンチ18を埋め込むように、ゲート酸化膜19上にゲートとして使用されるドープドシリコン膜20を形成する工程と、ゲート酸化膜19下の歪Si層13にチャネルをドープする工程と、ドープドシリコン膜20にゲートをドープする工程と、ドープドシリコン膜20上にゲート電極21,22を形成する工程と、ゲート電極21,22を覆うように、ゲート酸化膜19上にSiN膜23を形成した後、エッチバックして、コンタクトホール24,25を形成する工程と、コンタクトホール24,25下部の歪Si層13および/または歪緩和SiGe層12上にソース/ドレイン電極27を形成する工程と、を含む。また、本第2の実施例による半導体装置の製造方法は、セル領域M及び周辺領域PEを有する半導体装置の製造方法であって、セル領域Mおよび周辺領域PEを持つ半導体基板10を準備する工程と、セル領域Mおよび周辺領域PE上に素子分離領域16を形成する工程と、周辺領域PEにおいて、歪Si層13にチャネルをドープする工程と、ドライエッチングにより、セル領域Mにシリコン基板11まで達するゲートトレンチ18を形成する工程と、セル領域Mおよび周辺領域PEの歪Si層13上およびゲートトレンチ18の内壁にゲート酸化膜19を形成する工程と、ゲートトレンチ18を埋め込むように、セル領域M及び周辺領域PEのゲート酸化膜19上にゲートとして使用されるドープドシリコン膜20を形成する工程と、セル領域Mにおいて、ゲート酸化膜19下の歪Si層13にチャネルをドープする工程と、セル領域M及び周辺領域PEにおいて、ドープドシリコン膜20にゲートをドープする工程と、セル領域M及び周辺領域PEにおいて、ドープドシリコン膜20上にゲート電極21,22を形成する工程と、周辺領域PEにおいて、ゲート電極21,22をマスクとして、ゲート酸化膜19下の歪Si層13に低濃度イオン注入層19を形成する工程と、セル領域Mおよび周辺領域PEにおいて、ゲート電極21,22を覆うように、SiN膜23を形成した後にエッチバックして、セル領域M及び周辺領域PEに、それぞれ、コンタクトホール24,25及びサイドウォール26を形成する工程と、セル領域Mにおいて、コンタクトホール24,25下部の歪Si層13および/または歪緩和SiGe層12上にソース/ドレイン電極27を形成する工程と、周辺領域PEにおいて、サイドウォール26をマスクにして、ゲート酸化膜19下の歪Si層13及び歪緩和SiGe層12にイオン注入して、ソース/ドレイン領域28を形成する工程と、を含む。本発明の第2の実施例の効果について説明する。シリコン基板11の主面11a上に歪緩和SiGe層12をエピタキシャル成長させ、その歪緩和SiGe層12上に歪Si層13をエピタキシャル成長させた、半導体基板10を用いることで、歪緩和SiGe層12は、トレンチゲート型トランジスタのソース/ドレイン領域の抵抗を低減し、歪Si層13は、プレーナ型トランジスタのチャネル領域のチャネル移動度を向上させることができる。その結果、セル領域Mに高性能なトレンチゲート型のメモリセルトランジスタと、周辺領域PEにプレーナ型トランジスタとを同時に作成することが出来る。以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、コンタクトホール24、25を形成後に、歪Si層13上にシリコンエピタキシャル層27を形成しているが、このシリコンエピタキシャル層27の代わりに金属やポリシリコンを歪Si層13上に形成しても良い。また、コンタクトホール24、25を形成後に、その下の歪Si層13を除去して、歪緩和SiGe層12上にシリコンエピタキシャル層27、金属、或いはポリシリコンを形成しても良い。"