複数のメモリセルを備えるメモリセルアレイと、前記メモリセルの入力データまたは出力データをセンスする偶数側、奇数側センスアンプと、前記偶数側、奇数側センスアンプの間に、これらを電気的に分離するように配置されるラッチ回路と、前記偶数側、奇数側センスアンプのいずれか一方に電気的に接続されるメモリと、これらを制御する制御回路とを具備し、前記入力データの入力動作の際に、前記制御回路は、前記ラッチ回路の入力データを前記偶数側、奇数側センスアンプのいずれかへ転送させると共に、前記メモリの入力データを前記奇数側、偶数側センスアンプのいずれかへ転送させる半導体記憶装置。前記出力データの出力動作の際に、前記制御回路は、前記偶数側、奇数側センスアンプのいずれかの出力データを前記ラッチ回路へ転送させると共に、前記奇数側、偶数側センスアンプのいずれかの出力データを前記メモリへ転送させる請求項1に記載の半導体記憶装置。前記制御回路は、前記偶数側、奇数側センスアンプ間でデータ転送の制御信号を共通化して生成する請求項1または2に記載の半導体記憶装置。前記偶数側センスアンプに電気的に接続される偶数側データバスと、前記奇数側センスアンプに電気的に接続される奇数側データバスとを更に具備し、前記偶数側、奇数側データバスは、前記ラッチ回路により電気的に分離され、前記制御回路は、前記入力動作または前記出力動作の際に、前記偶数側、奇数側データバスを並列的に動作させる請求項2または3に記載の半導体記憶装置。前記ラッチ回路は、前記入力データまたは出力データをラッチするラッチ部と、前記ラッチ部の出力ノードを充電する充電トランジスタと、電流経路の一端が前記偶数側データバスに電気的に接続され、電流経路の他端が前記出力ノードに接続される第1スイッチング素子と、電流経路の一端が前記奇数側データバスに電気的に接続され、電流経路の他端が前記出力ノードに接続される第2スイッチング素子とを備える請求項4に記載の半導体記憶装置。低消費電力化に対して有利な半導体記憶装置を提供する。実施形態によれば、一態様に係る半導体記憶装置は、複数のメモリセルを備えるメモリセルアレイと、前記メモリセルの入力データまたは出力データをセンスする偶数側、奇数側センスアンプと、前記偶数側、奇数側センスアンプの間に、これらを電気的に分離するように配置されるラッチ回路と、前記偶数側、奇数側センスアンプのいずれか一方に電気的に接続されるメモリと、これらを制御する制御回路とを具備し、前記入力データの入力動作の際に、前記制御回路は、前記ラッチ回路の入力データを前記偶数側、奇数側センスアンプのいずれかへ転送させると共に、前記メモリの入力データを前記奇数側、偶数側センスアンプのいずれかへ転送させる。以下、実施形態、参考例について図面を参照して具体的に説明する。この説明においては、半導体記憶装置として、NAND型フラッシュメモリを一例に挙げるが、これに限られることはない。例えば、NAND型フラッシュメモリを三次元状に積層したBiCS、ReRAMResistanceRandomAccessMemory、PRAMPhasechangeRandomAccessMemory、MRAMMagneticRandomAccessMemory等のその他の半導体記憶装置についても、同様に適用することが可能である。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1実施形態]第1実施形態に係る半導体記憶装置について説明する。<1.構成例>1-1.全体構成例まず、図1を用い、第1実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、第1実施形態に係る半導体記憶装置は、メモリセルアレイ11、センスアンプラッチ領域12、バッファ領域13、14、制御回路15、およびパッド16を備える。メモリセルアレイ11は、複数のブロックBLOCK0~BLOCKnにより構成される。ブロックBLOCK0~BLOCKnのそれぞれは、詳細については後述するが、マトリックス状に配置される複数のメモリセルを備えるものである。センスアンプラッチS/Alatch領域12には、内部I/OバスinternalIObus<n0>に共通に接続される複数のセンスアンプラッチS/Alatch回路21が配置される。複数のセンスアンプラッチS/Alatch回路21は、制御回路15で生成されてバッファ領域13、14でバッファされる制御信号により、駆動される。詳細については、後述する。バッファ領域13、14は、メモリセルアレイ11およびセンスアンプラッチ領域12を挟むように両端に配置される。バッファ領域13、14は、制御回路15で生成される制御信号をバッファするように構成される。制御回路15は、例えば、上記制御信号等を生成し、この半導体記憶装置の全体の動作を制御する。パッド16を介して、半導体記憶装置の外部のホスト装置等から、入出力データIO<n0>、アドレスaddress、およびコマンドcommand等が与えられる。全体回路構成は図Aのようになっており、制御回路で作られた制御信号はバッファ領域でバッファされてSADatalatchのスイッチを駆動する。1-2.ブロックBLOCKの構成例次に、図2を用い、第1実施形態に係るブロックBLOCKの構成例について説明する。ここでは、一のブロックBLOCK1を例に挙げて説明する。ここで、このブロックBLOCK1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。図示するように、ブロックBLOCK1は、ワード線方向WL方向に配置される複数のメモリセルユニットMUから構成される。メモリセルユニットMUは、WL方向と交差するビット線方向BL方向に配置され、電流経路が直列接続される8個のメモリセルMC0~MC7からなるNANDストリングメモリセルストリングと、NANDストリングの電流経路の一端に接続されるソース側の選択トランジスタS1と、NANDストリングの電流経路の他端に接続されるドレイン側の選択トランジスタS2とから構成される。尚、本例では、メモリセルユニットMUは、8個のメモリセルMC0~MC7から構成されるが、2つ以上のメモリセル、例えば、56個、32個等から構成されていればよく、8個に限定されるというものではない。ソース側の選択トランジスタS1の電流経路の他端はソース線SLに接続される。ドレイン側の選択トランジスタS2の電流経路の他端は、各メモリセルユニットMUに対応してメモリセルユニットMUの上方に設けられ、BL方向に延出するビット線BLm-1に接続される。ワード線WL0~WL7は、WL方向に延び、WL方向の複数のメモリセルの制御ゲート電極CGに共通に接続される。選択ゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1に共通に接続される。選択ゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2に共通に接続される。メモリセルMC0~MC7のそれぞれは、図示しない半導体基板上に順次設けられる、トンネル絶縁膜、浮遊ゲートFG、ゲート間絶縁膜IPD、制御ゲートCGからなる積層構造である。また、ワード線WL0~WL7ごとにページPAGEが存在する。例えば、図中の破線で囲って示すように、ワード線WL7には、ページ7PAGE7が存在する。このページPAGEごとに、後述するデータ読み出し動作、データ書き込み動作が行われるため、ページPAGEはデータ読み出し単位であり、データ書き込み単位である。1-3.S/Alatch領域およびバッファ領域の構成例次に、図3を用い、第1実施形態に係るセンスアンプラッチS/Alatch領域12およびバッファ領域14の構成例について説明する。図示するように、S/Alatch領域12には、複数のセンスアンプラッチ回路21が配置される。複数のセンスアンプラッチ回路21は、センスアンプ回路、ラッチ回路21、キャッシュメモリ23をそれぞれ備える。センスアンプ回路は、偶数側Evensideおよび奇数側Oddsideの複数のセンスアンプSA0~SA7を備える。センスアンプ回路の偶数側Evensideおよび奇数側Oddsideの領域は、キャッシュメモリ23の偶数アドレスevenaddressと奇数アドレスoddaddressに対応するように分割して配置される。ラッチ回路temporarylatch21は、偶数側EvensideのセンスアンプSA0SA2SA4SA6と奇数側OddsideのセンスアンプSA1SA3SA5SA7との間に、これらを分割するように配置される。キャッシュメモリCachememory23は、偶数アドレスevenaddressと奇数アドレスoddaddressとをキャッシュする。なお、上記センスアンプ回路、ラッチ回路21、キャッシュメモリ23の詳細については、後述する。バッファ領域14には、複数のバッファ回路BF0~BF7、BF22、BF23が配置される。バッファ回路BF0~BF7は、センスアンプSA0~SA7に共通に接続され、制御回路15から生成されたSA制御信号0~3をバッファしてセンスアンプSA0~SA7にそれぞれ与える。バッファ回路BF22は、ラッチ回路22に共通に接続され、制御回路15から生成されたtmplathch制御信号3をバッファしてラッチ回路22に与える。バッファ回路BF23は、キャッシュメモリ23に共通に接続され、制御回路15から生成されたcachememory制御信号をバッファしてキャッシュメモリ23に与える。尚、バッファ領域13についても、バッファ回路領域14と同様の構成である。バッファ領域13、14のいずれを用いるかは、選択するセンスアンプラッチ回路21との距離等に応じて適用され得る。上記のように、本例に係るバッファ領域13、14では、センスアンプラッチ領域12に与えるSA制御信号0~3を偶数側と奇数側とで共通化することができる。そのため、図中の破線17で囲って示すように、制御配線を共通化でき、配線面積を低減することができる。例えば、後述する図17に示す参考例に比べると、配線面積およびバッファ素子を半分まで低減することができる。さらに、制御回路15内のS/A制御信号を生成する回路の面積削減できる点でもメリットがある。1-4.ビット線とデータバスとの関係次に、図4を用い、第1実施形態に係るビット線BitlineとデータバスDatabusと電気的な接続関係について説明する。図示するように、メモリセルアレイ11からのビット線BL0~BL7は、センスアンプSA0~SA7にそれぞれ電気的に接続される。データバスdatabus20は、センスアンプSA0~SA7、ラッチ回路22、およびキャッシュメモリ23にそれぞれ共通に電気的に接続される。なお、ここでは、ビット線とデータバスと電気的な接続関係を説明するために、センスアンプSA0~SA7、ラッチ回路22、およびキャッシュメモリ23の配置を示したが、実施形態におけるこれらの配置は、上記図3に示されたものである。1-5.センスアンプラッチ回路21次に、図5を用い、センスアンプラッチ回路21について、より具体的に説明する。図示するように、センスアンプラッチ回路21には、キャッシュメモリCachememory0723とodd側のSA回路SA1SA3SA5SA7とに接続されるDatabuso20o、even側のSA回路SA0SA2SA4SA6に接続されるDatabuse20eとが配置される。Databuse20eとDatabuso20oにはそれぞれ、プリチャージトランジスタDatabusprechargetransistorP10、P11が接続される。プリチャージトランジスタP10、P11の電流経路の一端には内部電源電圧Vccが与えられ、電流経路の他端はDatabuse20e、Databuso20oにそれぞれ接続され、ゲートには制御回路15からの実行コマンドが与えられる。そのため、プリチャージトランジスタP10、P11は、実行コマンドが入力されると、電流経路がONし、Databuse20e、Databuso20oをプリチャージprechargeする。キャッシュメモリ23は、Databuso20oに接続され、ホスト装置等によりチップ外部から入力されたデータを一時的に保持する。ラッチ回路tmplatch22は、EvensideのSA回路SA0SA2SA4SA6とOddsideのSA回路SA1SA3SA5SA7との間に、これらを電気的に分離するように配置される。なお、本例では、SA回路8個とCachememory8個で構成されているが、この限りではない。SA回路のoddaddressをCachememory側に配置しているが、この限りではない。また、Datalatch、Cachememory23、Temporarylatch22は、一時的にデータを保持する機能を持っている回路であればよい。そのため、例えば、StaticlatchでもDinamiclatchでもよい。1-6.ラッチ回路の回路構成例次に、図6を用い、ラッチ回路temporarylatch22の回路構成例について、より具体的に説明する。図示するように、本例に係るラッチ回路22は、ラッチ部30、充電トランジスタP23、スイッチSWA、SWBを備える。ラッチ部30は、互いにラッチ接続されるインバータ31、32により構成される。インバータ31は、電流経路の一端が内部電源電圧Vccに接続されゲートがノードAに接続されるP型トランジスタP21と、電流経路の一端が接地電源電圧GNDに接続されゲートがノードAに接続され電流経路の他端がトランジスタP21の他端に接続されるN型トランジスタN21により構成される。インバータ32は、電流経路の一端が内部電源電圧Vccに接続されゲートがインバータ32に接続されるP型トランジスタP22と、電流経路の一端が接地電源電圧GNDに接続されゲートがインバータ32に接続され電流経路の他端がトランジスタP22の他端およびノードAに接続されるN型トランジスタN22により構成される。充電トランジスタP23は、電流経路の一端が内部電源電圧Vccに接続され、ゲートには制御回路15から制御信号が与えられ、電流経路の一端はノードAが接続される。スイッチSWAは、電流経路の一端が内部電源電圧Vccに接続され、ゲートには制御回路15から制御信号が与えられ、電流経路の一端はノードAが接続される。スイッチSWBは、電流経路の一端が接地電源電圧GNDに接続され、ゲートには制御回路15から制御信号が与えられ、電流経路の一端はノードAが接続される。<ラッチ回路22の転送動作について>ここで、上記構成のラッチ回路22の転送動作について、データを、Databuse20eからDatabuso20oへ転送する場合を一例に挙げて説明する。まず、Databuseo20eoを充電すると共に、充電トランジスタP23によって、ノードAを充電する。続いて、スイッチSWAを導通させることにより、Databuse20eの値を、ノードAに転送させる。続いて、Databuseo20eoを充電する。この際、スイッチSWA、SWBの電流経路は非導通とさせる。続いて、スイッチSWBの電流経路を導通させることにより、ノードAの値を、Databuso20oへ転送させる。<2.データ入力データ出力動作>2-1.データ入力動作次に、図7に沿って、第1実施形態に係るセンスアンプラッチS/Alatch回路21のデータ入力動作フローについて説明する。ここで、データ入力動作とは、外部のホスト装置等から入力されキャッシュメモリ23にキャッシュされた入力データ書き込みデータをそれぞれの所望のセンスアンプに転送する動作をいう。なお、この動作フローにおいて、各ステップの制御は、制御回路15が行うものである。まず、ステップS11の際、BUSprecharge方式により、プリチャージトランジスタDatabusprechargetransistorP10、P11の電流経路を導通させ、Databuse20e、Databuso20oをそれぞれ充電する。続いて、ステップS12、S13の際、Cachememory制御信号0およびtemporarylatch制御信号をONとさせると、Cachememory0のキャッシュデータがDatabuso20oを通してラッチ回路temporarylatchに保持される。このとき、Databuse側20eは動作しない。続いて、ステップS14の際、同様に再びDatabusoを充電する。続いて、ステップS15、S16の際、Cachememory制御信号1とtemporarylatch制御信号とSA制御信号0とをONとさせると、ラッチ回路temporarylatch22のラッチデータがDatabuseを通ってセンスアンプSA0へ転送されると共に、Cachememory1のキャッシュデータがDatabusoを通ってSA1へ転送される。このように、本例では、EvensideOddsideセンスアンプの間を分割するようにラッチ回路22が配置され、SA信号制御信号0は、EvensideOddsideの初段のセンスアンプSA0、SA1で共有される。そのため、SA信号制御信号0が入力されると、センスアンプSA0、SA1のスイッチSwitchが同時に開き、センスアンプSA0、SA1にデータを同時にセットさせることができる。続いて、ステップS17の際、全てのデータ転送が完了されているかnmax:本例では、n4否かを判定する。全てのデータ転送が完了されていない場合NOには、nの値をインクリメントnn1し、全てのデータが転送されるまで、同様の動作を繰り返す。一方、全てのデータ転送が完了されている場合YESには、この動作を終了するend。データ入力動作のタイミングチャート上記データ入力動作のタイミングチャートは、図8のように示される。図示するように、第1実施形態では、SA信号制御信号0~3は、EvensideOddside間のセンスアンプSA0~SA7で共有させることができる。そのため、例えば、時刻t2の際、temporarylatch制御信号およびcachememory制御信号1がHレベルの状態で、SA信号制御信号0が入力されると、EvensideOddsideの初段目のセンスアンプSA0、SA1に、データを同時に転送させることができる。同様に、例えば、時刻t4の際には、EvensideOddsideの2段目のセンスアンプSA2、SA3に、データを同時に転送させることができる。ここで、図16に示す参考例のDataInの波形と比較すると、temporarylatchに一時的に転送する動作が増えると思われるが、第1実施形態ではDatabuseとDatabusoとを並列に動作させることで、最終的に全てのデータ転送にかかるクロック数を同じとすることができる。さらに、DatabuseとDatabusoとに分割させることで、バスBUS20の一本分の容量が下がるので、駆動力を増大させることができる。このように、駆動力を向上できることで、データ転送時間を短縮できる。また、Databusoに接続されるOddsideのセンスアンプSA1SA3SA5SA7とCachememory23との間のデータ転送は、Databuseを使用しないので、Databuseの分だけ消費電流を削減できる。2-2.データ出力動作次に、図9に沿って、第1実施形態に係るセンスアンプラッチS/Alatch回路21のデータ出力動作フローについて説明する。ここで、データ出力動作とは、センスアンプにセットされた出力データ読み出しデータを、キャッシュメモリ23にキャッシュに転送する動作をいい、上記データ入力動作と反対の流れの動作をいう。なお、この動作フローにおいて、各ステップの制御は、制御回路15が行うものである。まず、ステップS21の際、同様に、BUSprecharge方式により、プリチャージトランジスタDatabusprechargetransistorP10、P11の電流経路を導通させ、Databuse20e、Databuso20oをそれぞれ充電する。続いて、ステップS22、S23の際、SA制御信号0とtemporarylatch制御信号とCachememory制御信号1とをONとさせると、センスアンプSA0のデータがDatabuseを通してラッチ回路temporarylatch22へ保持されると共に、センスアンプSA1のデータがDatabusoを通してCachememory1にラッチされる。このように、データ出力動作においても、第1実施形態では、EvensideOddsideセンスアンプの間を分割するようにラッチ回路22が配置され、SA信号制御信号0は、EvensideOddsideの初段のセンスアンプSA0、SA1で共有される。そのため、SA信号制御信号0が入力されると、センスアンプSA0、SA1のスイッチSwitchが同時に開き、センスアンプSA0、SA1の保持データを、同時に転送させることができる。続いて、ステップS24の際、同様に、DatabuseとDatabusoとを充電する。続いて、ステップS25、S26の際、temporarylatch制御信号とCachememory制御信号0とをONとさせると、ラッチ回路temporarylatch22のデータがDatabusoを通ってCachememory0に保持される。このとき、Databuse側は動作しない。続いて、ステップS27の際、全てのデータ転送が完了されているかnmax:本例では、n4否かを判定する。全てのデータ転送が完了されていない場合NOには、nの値をインクリメントnn1し、全てのデータが転送されるまで、同様の動作を繰り返す。一方、全てのデータ転送が完了されている場合YESには、この動作を終了するend。データ出力動作のタイミングチャート上記データ出力動作のタイミングチャートは、図10のように示される。図示するように、第1実施形態では、SA信号制御信号0~3は、EvensideOddside間のセンスアンプSA0~SA7で共有させることができる。そのため、例えば、時刻t1の際、temporarylatch制御信号およびcachememory制御信号1がHレベルの状態で、SA信号制御信号0が入力されると、EvensideOddsideの初段目のセンスアンプSA0、SA1から、データを同時に転送させることができる。同様に、例えば、時刻t3の際には、EvensideOddsideの2段目のセンスアンプSA2、SA3から、データを同時に転送させることができる。ここで、図18に示す参考例に係るDataOutの波形と比較すると、第1実施形態ではtemporarylatchに一時的に転送する動作が増えるとも思われるが、DatabuseとDatabusoを並列に動作させることで、同様に、最終的に全てのデータ転送にかかるクロック数は同じとすることができる。なお、消費電流の削減効果は、上記DataInと同様である。<3.作用効果>第1実施形態に係る半導体記憶装置およびその制御動作によれば、少なくとも下記1乃至3の効果が得られる。1消費電力を低減することができる。上記のように、本例に係る半導体記憶装置は、偶数側、奇数側センスアンプSA0~SA7の間に、これらを電気的に分離するように配置されるラッチ回路22を備える。そのため、本例では、入力データの入力動作の際に、制御回路15は、ラッチ回路23の入力データを偶数側センスアンプSA0SA2SA4SA6へ転送させると共に、キャッシュメモリ23の入力データを奇数側センスアンプSA1SA3SA5SA7へ転送させる。このように、本例では、ラッチ回路22により偶数側、奇数側センスアンプ電気的に分割し、偶数側、奇数側センスアンプのデータ転送動作を同時、並行的に行うことができる。そのため、Databuso奇数側に接続されるOddsideのセンスアンプSA1SA3SA5SA7とCachememory23との間のデータ転送は、Databuse偶数側を使用しない構成となり、使用しないDatabuse偶数側の分だけ消費電流を削減できる。ここで、例えば、図13に示すように、参考例に係るSA回路では、一つのSenseAmpと3つのDatalatch1~3で構成され、さらにSenseAmp、Datalatch1~3、Cachememoryのサイズは、第1実施形態と同じとして、消費電力の削減量を見積もることを考える。参考例のDatabus200の容量を1とすると、Databuse25、Databuso35になる。第1実施形態の例ではCachememory23は8個接続されるので、全データを転送するには合計で8回かかる。従って、第1実施形態を用いて、全データを転送するのに消費する電流は4143564である。一方、参考例の消費電流は818である。その結果、消費電量を2割程度削減できることが分かる。さらに、一度に入力できるデータサイズを16Kbyteとすると、第1実施形態の例ではDatabusは16000本になるので、全体としての消費電力の削減効果は、非常に大きいインパクトを与えることが明らかである。加えて、上記消費電力の削減効果は、データ出力動作においても同様のメリットがある。このように、第1実施形態に係る半導体記憶装置およびその制御動作によれば、消費電力を低減でき、低消費電力化に対して有利である。2占有面積を低減でき、微細化に対して有利である。上記のように、本例に係る構成では、センスアンプラッチ領域12に与えるSA制御信号0~3を偶数側と奇数側とで共通化することができる。そのため、図3中の破線17で囲って示すように、制御配線を共通化でき、配線面積を低減することができる。例えば、後述する図11中の破線170で囲って示す参考例に比べると、配線数、配線面積、およびバッファ素子を半分程度まで低減することができる。さらに、対応する制御回路15内のS/A制御信号を生成する回路の面積削減をできる点でもメリットがある。このように、1本のDatabus20には複数のラッチ回路Datalatch22やキャッシュメモリCachememory23が電気的に接続されているので、BUS20の総配線長が長くなり、配線容量が大きくなる傾向にある。更に、NAND型フラッシュメモリの微細化と大容量化に伴って、チップ内に収めるDatabus20の本数が増加し、Databusで消費される電流も増加傾向にある。しかしながら、第1実施形態では、データ転送で消費される消費電流を削減し、SenseAmp回路の制御信号も削減できる。上記のように、本例の構造によれば、SenseAmp回路領域を、偶数側、奇数側で2分割し、その分割した領域の間にラッチ回路Temporarylatch22を一つ配置するだけなので、面積増加の影響を最小限に抑えることができる。3駆動力を向上でき、転送速度を向上できる。さらに、Databus20を偶数側データバス20eと奇数側データバス20oとで2分割することで、ある特定のDatalatch22に接続されるDatabusの容量を小さくすることができる。そのため、駆動力を向上でき、転送速度を向上できる点でもメリットがある。[参考例]次に、上記第1実施形態と比較、参考とするために、参考例に係る半導体記憶装置について説明する。この説明において、上記第1実施形態と重複する部分の詳細な説明を省略する。<構成>まず、参考例に係るセンスアンプラッチ領域120およびバッファ領域140は、図11のように示される。図示する比較例では、例えば、ラッチ回路が配置されておらず、そのため、センスアンプSA0~SA7に対応して、SA制御信号07がそれぞれ必要とされる点で、第1実施形態と相違する。そのため、消費電力の低減に不利である。また、図中の破線170で囲って示すように、配線面積が増大するため、微細化に対しても不利であるという傾向がある。参考例に係るセンスアンプラッチ領域120は、図12のように示される。図示するように、1本のデータバス200にセンスアンプSA0~SA7およびキャッシュメモリ07が電気的に接続される。参考例に係るデータバス単位のセンスアンプの回路構成は、図13のように示される。図示するように、センスアンプSA0SA1は、ローカルバスlocalbus0localbus1に接続される1つのセンスアンプ回路、および3つデータラッチ回路によりそれぞれ構成される。このように、上記図12では、センスアンプSA0SA7とキャッシュメモリCachememory07とを同程度の大きさで示した。しかし、実際上では、センスアンプSA0SA7は、1つのセンスアンプ回路、および3つデータラッチ回路によりそれぞれ構成される。そのため、センスアンプSA0SA7は、キャッシュメモリCachememory07の4倍程度以上の大きさを占有する。参考例に係るセンスアンプSA0SA7単位の回路構成は、図14のように示される。図示するように、センスアンプSA0は、ローカルスイッチswitch03、データバススイッチdatabusswitch、2つのバスプリチャージトランジスタlocalbusprechargetransistordatabusprechargetransistorを備える。<データ入力データ出力動作>データ入力動作次に、参考例に係る半導体記憶装置のデータ入力動作フローは、図15のように示される。ここで、半導体記憶装置チップ外部から入力される入力データは、Cachememory07に一時的に保持される。まず、ステップS110の際、実行コマンドが入力されるとDatabusprechargetransistorがONになり、Databus200がprecharge充電される。続いて、ステップS120の際、制御回路150からバッファ領域130、140を通って、制御信号0がCachememory0とSA0回路に転送され、Cachememory0とSA0回路のSwitchが開く。続いて、ステップS130の際、Cachememory0の値に従ってDatabusが放電されるか、充電状態を保持するかでデータ転送を行う。制御信号0がOFFとなると、Cachememory0とSA0回路のSwitchを閉じて、Cachememory0の転送を終了する。続いて、ステップS140の際、全てのデータ転送が行われたか否かを判定する。判定結果により、この動作を8回繰り返して全てのデータを転送する。上記フローに沿ったデータ入力動作のタイミングチャートは、図16のように示される。このような転送方式をBUSprecharge方式と呼び、面積削減の観点からこの転送方式が用いられることが多い。Cachememory07もセンスアンプのDatalatch13も個数が多いので、面積削減のために小サイズのトランジスタが用いられる。このため、小さなPMOSトランジスタでは容量の大きなBUS200を駆動するのが困難である。BUSprecharge方式では、データ転送前にサイズの大きなPMOSトランジスタを用いてBUS線200を充電しておき、Latch側のNMOSトランジスタを通して放電する、又はPMOSトランジスタを通して充電状態を保持することでデータ転送を実現するものである。BUSprecharge方式は面積削減に効果はあるものの、BUS200に0を転送する場合は充放電を繰り返すので、電流消費の観点からは非効率である。また、比較的近いLatch間のデータ転送でも全てのBUS200を充電するので、その分だけ無駄に電流を消費することになる。データ出力動作次に、参考例に係る半導体記憶装置のデータ出力動作フローおよびそのタイミングチャートは、図17、図18のように示される。図示するように、データ出力動作は、上記データ入力動作のセンスアンプSA07とCachememory07との間の動作を逆にしたものである。そのため、データ出力動作においても、上記データ入力動作と同様に、低消費電力化に対して不利であるという傾向がある。本発明の実施形態、参考例を説明したが、これらの実施形態、参考例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。