半導体素子を内蔵する配線基板であって、前記配線基板は、前記半導体素子と、チップ部品と、該半導体素子および該チップ部品の少なくとも外周側面を覆う周辺絶縁層と、当該配線基板の上面側に設けられた上面側配線と、当該配線基板の下面側に設けられた下面側配線とを含み、前記半導体素子は、その上面側に端子を有し、該端子は前記上面側配線と電気的に接続され、前記チップ部品は、前記上面側配線と電気的に接続する上面側端子と、前記下面側配線と電気的に接続する下面側端子と、当該チップ部品を貫通し、該上面側端子と該下面側端子とを接続するチップ貫通ビアとを有する、半導体素子内蔵基板。前記半導体素子は、半導体回路を有する半導体チップであり、前記チップ部品は、半導体回路を有しない半導体チップである、請求項1に記載の半導体素子内蔵基板。前記チップ部品の平面面積が、前記半導体素子の平面面積より大きい、請求項1又は2に記載の半導体素子内蔵基板。複数の前記チップ部品が、前記半導体素子の外周側面を囲むように配置されている、請求項1から3のいずれか一項に記載の半導体素子内蔵基板。前記半導体素子の端子は、ビアを介して前記上面側配線に接続され、前記チップ部品の上面側端子は、ビアを介して前記上面側配線と接続され、前記チップ部品の下面側端子は、ビアを介して前記下面側配線と接続されている、請求項1から4のいずれか一項に記載の半導体素子内蔵基板。前記半導体素子の端子は、ビアを介して前記上面側配線に接続され、前記チップ部品の上面側端子は、ビアを介して前記上面側配線と接続され、前記チップ部品の下面側端子は、半田部材を介して前記下面側配線と接続されている、請求項1から4のいずれか一項に記載の半導体素子内蔵基板。前記周辺絶縁層は、前記半導体素子の下面および前記チップ部品の下面を覆う下面側絶縁層と、該半導体素子の外周側面および該チップ部品の外周側面を取り囲む補強絶縁層と、該半導体素子の上面および該チップ部品の上面を覆う上面側絶縁層を含む、請求項1から6のいずれか一項に記載の半導体素子内蔵基板。前記半導体素子および前記チップ部品の周囲の領域に、前記周辺絶縁層を貫通するチップ側方ビアが設けられている、請求項1から7のいずれか一項に記載の半導体素子内蔵基板。前記チップ側方ビアの外径は、前記チップ貫通ビアの外径より大きい、請求項8に記載の半導体素子内蔵基板。前記チップ側方ビアには電源またはグランドが伝送され、前記チップ貫通ビアには信号が伝送される、請求項9に記載の半導体素子内蔵基板。前記上面側配線を覆う保護絶縁膜を有し、該保護絶縁膜は開口を有し、該開口内の該上面側配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項1から10のいずれか一項に記載の半導体素子内蔵基板。前記配線基板の上面側に交互に設けられた配線と絶縁層を含む多層配線構造を有する、請求項1から10のいずれか一項に記載の半導体素子内蔵基板。前記上面側の多層配線構造の最上層側に開口をもつ絶縁層を有し、該開口内の配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項12に記載の半導体素子内蔵基板。前記配線基板の下面側に交互に設けられた配線と絶縁層を含む多層配線構造を有する、請求項1から13のいずれか一項に記載の半導体素子内蔵基板。前記下面側の多層配線構造の最下層側に開口をもつ絶縁層を有し、該開口内の配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項14に記載の半導体素子内蔵基板。前記下面側配線を覆う保護絶縁膜を有し、前記保護絶縁膜は開口を有し、該開口内の前記下面側配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項1から13のいずれか一項に記載の半導体素子内蔵基板。半導体素子を内蔵する配線基板の製造方法であって、支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、前記支持体上に、上面側および下面側に端子を有するチップ部品を搭載する工程と、前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、前記支持体を除去する工程と、前記チップ部品の下面側端子に電気的に接続する第1配線を形成する工程と、前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第2配線を形成する工程を含み、前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法。前記支持体上に下地絶縁層を形成する工程をさらに含み、該下地絶縁層上に、前記半導体素子および前記チップ部品を搭載する請求項17に記載の製造方法。前記半導体素子および前記チップ部品は、それぞれ接着層を介して搭載される、請求項17又は18に記載の製造方法。半導体素子を内蔵する配線基板の製造方法であって、支持体上に、少なくとも第1配線を形成する工程と、前記支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、前記支持体上に、上面側および下面側に端子を有するチップ部品を、該下面側の端子が前記第1配線に電気的に接続するように搭載する工程と、前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、前記支持体を除去する工程と、前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第2配線を形成する工程を含み、前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法。前記第1配線を形成する工程において、該第1配線を最上層側の配線として含み、前記支持体上に交互に設けられた配線および絶縁層を含む多層配線構造を形成し、該多層配線構造上に前記半導体素子および前記チップ部品が搭載され、該チップ部品の下面側の端子が該第1配線に電気的に接続される、請求項20に記載の製造方法。前記チップ部品の下面側端子は、半田部材を介して前記第1配線に接続される、請求項20又は21に記載の製造方法。前記周辺絶縁層は、前記半導体素子および前記チップ部品の外周側面を取り囲む第1絶縁層と、前記半導体素子および前記チップ部品の上面を覆う第2絶縁層を含む、請求項17から22のいずれか一項に記載の製造方法。前記第1絶縁層は補強材を含む、請求項23に記載の製造方法。上記の特許文献に記載の半導体装置は、両面に配線を有し、これらを導通させるために内蔵されたチップの側方の絶縁層にビアを設けている。このビアの高さは、内蔵するチップの高さに応じて決定するため、チップが厚い場合は、大径サイズのビアを設ける必要があり、ビアの高密度化が困難になる。このビアの高密度化は、高アスペクト比のビアが形成できれば実現できるものの、ビアを形成する際、高アスペクト比であるほど、ホールの形成が困難になったり、ホール内への導電材の充填が困難になったりする。さらに、一般的に、ビア形成プロセスにおいては、レーザー加工、デスミア処理、シード層形成、レジスト成膜、レジストパターニング、めっき処理、レジスト剥離、シード層除去等の多くの工程を経るため、ビアの高密度化のために高アスペクト比に加えて狭ピッチ化や小径化を行うと、いずれの工程においてもより高いレベルの最適化が求められ、歩留まりが低下しやすくなる。また、ビアの形成はチップを内蔵した後に行うため、ビアの歩留まりがチップ内蔵基板の歩留まりに直結するという問題がある。本発明の目的は、高歩留まりで製造可能な小型で薄型の半導体素子内蔵基板およびその製造方法を提供することにある。本発明の一態様によれば、半導体素子を内蔵する配線基板であって、前記配線基板は、前記半導体素子と、チップ部品と、該半導体素子および該チップ部品の少なくとも外周側面を覆う周辺絶縁層と、当該配線基板の上面側に設けられた上面側配線と、当該配線基板の下面側に設けられた下面側配線とを含み、前記半導体素子は、その上面側に端子を有し、該端子は前記上面側配線と電気的に接続され、前記チップ部品は、前記上面側配線と電気的に接続する上面側端子と、前記下面側配線と電気的に接続する下面側端子と、当該チップ部品を貫通し、該上面側端子と該下面側端子とを接続するチップ貫通ビアとを有する、半導体素子内蔵基板が提供される。本発明の他の態様によれば、半導体素子を内蔵する配線基板の製造方法であって、支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、前記支持体上に、上面側および下面側に端子を有するチップ部品を搭載する工程と、前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、前記支持体を除去する工程と、前記チップ部品の下面側端子に電気的に接続する第1配線を形成する工程と、前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第2配線を形成する工程を含み、前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法が提供される。この製造方法は、前記支持体上に下地絶縁層を形成する工程をさらに含み、該下地絶縁層上に、前記半導体素子および前記チップ部品を搭載することができる。また、この製造方法において、前記半導体素子および前記チップ部品は、それぞれ接着層を介して搭載することができる。本発明の他の態様によれば、半導体素子を内蔵する配線基板の製造方法であって、支持体上に、少なくとも第1配線を形成する工程と、前記支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、前記支持体上に、上面側および下面側に端子を有するチップ部品を、該下面側の端子が前記第1配線に電気的に接続するように搭載する工程と、前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、前記支持体を除去する工程と、前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第2配線を形成する工程を含み、前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法が提供される。この製造方法は、前記第1配線を形成する工程において、該第1配線を最上層側の配線として含み、前記支持体上に交互に設けられた配線および絶縁層を含む多層配線構造を形成してもよく、この場合、該多層配線構造上に前記半導体素子および前記チップ部品が搭載でき、該チップ部品の下面側の端子が該第1配線に電気的に接続することができる。また、この製造方法において、前記チップ部品の下面側端子は、半田部材を介して前記第1配線に接続することができる。前記の周辺絶縁層は、前記半導体素子および前記チップ部品の外周側面を取り囲む第1絶縁層と、前記半導体素子および前記チップ部品の上面を覆う第2絶縁層を含むことができる。この第1絶縁層は補強材を含むことができる。本発明によれば、高歩留まりで製造可能な小型で薄型の半導体素子内蔵基板およびその製造方法を提供することができる。本発明の一実施形態による半導体素子内蔵基板は、半導体素子と、チップ部品と、この半導体素子およびこのチップ部品の少なくとも外周側面を覆う周辺絶縁層と、当該基板の上面側に設けられた上面側配線と、当該基板の下面側に設けられた下面側配線とを含む。内蔵される半導体素子は、その上面側に端子を有し、この端子は上面側配線と電気的に接続されている。この半導体素子の端子は、ビアを介して上面側配線に接続することができる。この半導体素子として、半導体回路を有する半導体チップを用いることができる。内蔵されるチップ部品は、上記の半導体素子の側方に配置することができ、上面側配線と電気的に接続する上面側端子と、下面側配線と電気的に接続する下面側端子と、当該チップ部品を貫通し、この上面側端子とこの下面側端子とを接続するチップ貫通ビアとを有している。このチップ部品の上面側端子は、ビアを介して上面側配線と接続することができる。このチップ部品の下面側端子は、ビア又は半田部材を介して下面側配線と接続することができる。このチップ部品として、半導体回路を有しない半導体チップを用いることができる。上記の周辺絶縁層は、内蔵される半導体素子の下面および内蔵されるチップ部品の下面を覆う下面側絶縁層と、この半導体素子の外周側面およびこのチップ部品の外周側面を取り囲む補強絶縁層と、この半導体素子の上面およびこのチップ部品の上面を覆う上面側絶縁層を含むことができる。補強絶縁層にはガラスクロス等の補強材を含むことができる。これらの絶縁層は同種の材料で形成して一体化してもよいし、隣接する層間において互いに異なる材料で形成して積層構造としてもよい。内蔵された半導体素子およびチップ部品の周囲の領域には、上記の周辺絶縁層を貫通するチップ側方ビアを設けることができる。このチップ側方ビアは、当該半導体素子内蔵基板の上面側の配線および下面側の配線と接続することができる。このチップ側方ビアの外径は、前記のチップ貫通ビアの外径より大きくすることができる。この場合、太いチップ側方ビアには電源またはグランドを伝送し、細いチップ貫通ビアには信号を伝送することができる。なお、ビアの外径以下ビア径の比較において、基板平面に垂直方向ビア上端から下端への方向においてビア径が異なる場合、一方のビアAのビア径が他方のビアBのビア径より大きいとは、ビアAの最小のビア径がビアBの最大のビア径より大きいことを意味する。ビアの基板平面方向に沿った断面以下ビア断面が多角形の場合角柱の場合や楕円の場合は、ビア断面における最大の外径を当該ビアのビア径とする例えば、矩形および正方形の場合は対角線の長さとし、楕円の場合は長径の長さとする。内蔵されるチップ部品の平面面積は、内蔵される半導体素子の平面面積より大きくすることができる。ここで平面面積とは、基板平面への投影面積を意味する。複数のチップ部品を内蔵してもよく、その場合、複数のチップ部品が、内蔵される半導体素子の外周側面を囲むように配置することができる。半導体素子の平面形状が正方形または矩形の場合、四つのチップ部品を半導体素子の四方にそれぞれ配置することができる。例えば図4に示すように、四つの同形状かつ同サイズのチップ部品をそれぞれ半導体素子の対角線の延長線上に配置することができる。あるいは、四つの同形状かつ同サイズのチップ部品をそれぞれ半導体素子の各辺と対向するように配置することができる。これにより、半導体素子の側壁に発生する絶縁樹脂層からの応力が低減できるため、半導体素子の低反り化が期待できる。内蔵されるチップ部品と、このチップ部品と隣り合う半導体素子との間隔は、小型化の点から、例えば500μm以下に設定でき、100μm以下が好ましく、さらに10μm以下にすることができる。この間隔を狭くすることにより、配線基板の小型化に加えて、半導体素子の側壁に発生する絶縁樹脂層からの応力が低減できるため、薄化された半導体素子の低反り化が期待できる。この間隔が大きいと、チップ間の配線距離が長くなり、配線設計の自由度が高くでき、また配線幅や配線ピッチを大きくできる等のメリットがあるため、これらのメリットも考慮して設定することができる。これらのメリット及びチップの搭載精度等の点から、チップ部品と半導体素子との間隔は1μm以上に設定することが好ましい。なお、チップ部品と半導体素子との間隔とは、基板平面方向における両者を結ぶ最短距離を意味する。本実施形態による半導体素子内蔵基板は、前記上面側配線を覆う保護絶縁膜を有することができ、この保護絶縁膜が開口を有し、この開口内の上面側配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。本実施形態による半導体素子内蔵基板は、前記下面側配線を覆う保護絶縁膜を有することができ、この保護絶縁膜に開口を有し、この開口内の下面側配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。本実施形態による半導体素子内蔵基板は、当該基板の上面側に交互に設けられた配線と絶縁層を含む多層配線構造を有することができる。この多層配線構造の最下層側の配線は、前記上面側配線に相当する。また、この多層配線構造の最上層側に開口をもつ絶縁層を有し、この開口内の配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。本実施形態による半導体素子内蔵基板は、当該基板の下面側に交互に設けられた配線と絶縁層を含む多層配線構造を有することができる。この多層配線構造の最上層側の配線は、前記下面側配線に相当する。また、この多層配線構造の最下層側に開口をもつ絶縁層を有し、この開口内の配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。内蔵される半導体素子およびチップ部品の端子のピッチは、半導体素子内蔵基板の両面の外部端子のピッチより狭くすることができる。上記の通り、本発明の一実施形態による半導体素子内蔵基板は、半導体回路例えばLSI回路を備え片面に端子を有する半導体素子以下ICチップ、例えばLSIチップと、チップ貫通ビア以下TSVを有し両面にこのTSVに接続する端子を有するチップ部品以下TSVチップを含む。このTSVチップは、ビアの機能を有したチップ部品として取り扱うことができ、ICチップと同様に絶縁層に埋め込んで内蔵することができる。このようなTSVチップは、このチップ内のTSVを介して、半導体素子内蔵基板の上面側配線と下面側配線とを電気的に接続できるため、ICチップ側方の絶縁層に設けるビア以下チップ側方ビアに代えることができる。結果、半導体素子内蔵基板を高歩留まりで製造できる。さらに、このTSVチップにおけるTSVは、チップ側方ビアと比べて、狭ピッチ化、高アスペクト比化、小径化が可能であるため、多ピン狭ピッチのICチップ例えば、CPU級のLSIチップを内蔵することが容易となり、結果、電子機器の小型化薄型化を行うことができる。TSVチップは、ICチップの周囲の所望の領域に配置できるため、所望の箇所に大小様々なTSVを配置することができる。これにより、配線設計の自由度が高くなり、高機能高性能な半導体素子内蔵基板を提供できる。TSVチップとICチップを別々のウエハを用いて製造し、検査し、これらを内蔵することで、TSVを有するLSIチップを含む構造体と比べて、高歩留まりで製造でき、低コスト化が実現できる。TSVチップをICチップの周辺に配置することで、ICチップ側面からの応力が低減され、ICチップを薄化した際のICチップの反りを低減できる。TSVチップのTSVは高アスペクト比化が容易であるため、TSV形成の観点からは内蔵するICチップを薄型化する必要がなくなり、ICチップの薄型化による、ハンドリング性低下による歩留まり劣化、及び反りが低減される。本発明の他の実施形態として、信号を小径のTSVを介して伝送し、電源及びグランドを大径のチップ側方ビアを介して伝送する配線構造にすることにより、電源特性等の電気的特性を向上することができる。ICチップ周辺のビアエリアをTSVチップに集約させることで、得られた空き領域に銅ベタ膜等の支持体を設けることができるため、半導体素子内蔵基板の低反り化を図ることができる。また、ICチップ周辺のビアエリアをTSVチップに集約させることで、ICチップの端子からビアエリアまでの配線距離を短くできるため、信号特性を向上できる。ICチップに用いられる半導体基板母材は、例えば、シリコン、ゲルマニウム、ガリウム砒素GaAs、ガリウム砒素リン、窒化ガリウムGaN、炭化珪素SiC、酸化亜鉛ZnO、その他の化合物半導体II-VI族化合物、III-V族化合物、VI族化合物、ダイアモンド等からなる基板を用いることができるが、これらに限定されない。ICチップとして、シリコン基板を用いたチップを好適に用いることができる。TSVチップの母材には、熱膨張係数の差を小さくして反りを低減する観点から、ICチップに用いられた半導体基板と同種の半導体基板を用いることが好ましい。また、放熱性の観点から熱伝導率の高い材料を用いることが好ましく、特にシリコン材料が好ましい。TSVチップは、半導体チップを貫通するビアを形成するための通常の方法を適用して作製することができる。例えば、次のようにしてTSVチップを形成することができる。まず、ウエハチップ母材の上面側にホールを形成する。次に、このホール内に導電材料を充填してプラグを形成する。その後、各プラグの下端が露出するようにウエハの下面を研削薄化する。結果、ウエハを貫通するプラグ、すなわちTSVが得られる。そして、このウエハをダイシングすることにより、TSVを含むチップTSVチップを得ることができる。以下、本発明の実施形態について図面を参照して具体的に説明する。第1の実施形態図1は、本発明の第1の実施形態の半導体素子内蔵基板を示す断面図である。図1に示すように、半導体素子内蔵基板23は、上面に端子13を有するLSIチップ11と、上面に端子14及び下面に端子15を夫々有するTSVチップ12を内蔵し、これらのチップは絶縁層16に覆われている。この半導体素子内蔵基板の上面側には配線18aが設けられ、下面側には配線18b設けられている。LSIチップの端子13はビア17aを介して上面側の配線18aと電気的に接続している。TSVチップ12の上面側の端子14はビア17bを介して上面側の配線18aと電気的に接続し、下面側の端子15はビア17cを介して下面側の配線18bと電気的に接続している。LSIチップ11の上面側にはLSI回路図示せずが設けられている。TSVチップ12内には、上面側の端子14と下面側の端子15とを接続する貫通ビアTSV24が設けられている。図2から図5は、内蔵されたLSIチップ11とTSVチップ12の配置および平面形状の例を示す平面図である。これらの図において、LSIチップ及びTSVチップは透視され、これらの上方に配置された構成部材は省略されている。図2においては、同形状および同サイズのLSIチップ11とTSVチップ12が、横並びに配置されている。各チップは、所望の領域に配置することができ、設計自由度が高く、電気特性が向上する配置にすることができる。さらに、図2に示すように、LSIチップ11とTSVチップ12のサイズ及び形状を同じとすることで、各チップの搭載精度が向上し、低コスト化が可能となる。チップの平面形状が正方形の場合は、他の形状の場合よりも搭載精度を向上できる。図3においては、LSIチップ11のサイズがTSVチップ12のサイズよりも小さい。これにより、微細化による小チップ化傾向に見合ったLSIチップと、多ピン及び高密度化の傾向に見合ったTSVチップを備えた構造にでき、低コストかつ高密度実装が可能な半導体素子内蔵基板を提供できる。図3に示す例とは反対に、LSIチップ11のサイズがTSVチップ12のサイズよりも大きくても構わない。その場合、小チップのTSVチップを複数配置することが可能となり、設計自由度を高めることができる。図4においては、LSIチップ11の周囲に複数個のTSVチップ12が配置されている。これにより、LSIチップ11の周囲の絶縁層16からLSIチップ11に及ぼす応力を低減することが可能となり、反りを低減できる。さらに、LSIチップ11の周辺に絶縁層16と比較して熱伝導率が高い材料が配置されるため、半導体素子内蔵基板23の放熱特性が向上する。図5に示すように、TSVチップ12及びLSIチップ11の平面形状は、それぞれ長方形及び正方形にすることができる。TSVチップ12が長方形の場合、その長辺側をLSIチップ11へ向けて配置したときは、その長手方向の長さに応じて、TSVチップ12の端子ピッチを緩くでき、端子の配列数を少なく、例えば単列にすることが容易になる。結果、LSIチップ11とTSVチップ12と間の配線は、緩い配線ルールを適用でき、配線歩留まりを向上することができる。図1に示す例では、上面側配線および下面側配線はそれぞれ一層であるが、図6に示すように、上面側配線および下面側配線をそれぞれ絶縁層16dを介して2層以上設けた多層配線構造としてもよい。上下の上面側配線間はビア17dを介して接続され、上下の下面側配線間はビア17eを介して接続することができる。その場合、配線層数の増加に伴って電源特性及びグランド特性を向上できる。図1に示す例では、半導体素子内蔵基板の下面側配線18bとTSVチップの下面側端子15とはビア17cを介して接続されているが、図7に示すように、半田ボール19を介して接続されていてもよい。その場合、TSVチップを搭載する工程で配線18bと電気的な接続が容易となるため、低コスト化に有利である。一方で、図1に示すように、半田ボール等を使用せず、ビアで接続する場合は、接続信頼性がより向上する。図1に示す構造の他の変形例として、図8に示すように、LSIチップ11とTSVチップ12を覆う絶縁層は積層構造を有していてもよい。図8に示す例では、この絶縁層は、チップの下面側を覆う絶縁層16cと、この上に設けられチップ周囲を覆うチップ側方絶縁層16bと、この上に設けられチップ上面側を覆う絶縁層16aから構成されている。チップ側方絶縁層16bをガラスクロス等の補強材を含む高剛性の絶縁樹脂で形成することで反りが低減できる。上下層の絶縁層16a、16cの配線形成面を低粗化することでファインな配線が形成でき、内蔵されるLSIチップ11とTSVチップ12の狭ピッチ、多ピン化が実現できる。この低粗化は、絶縁層表面を薬液によるウェットエッチング又はプラズマによるドライエッチングを行うことで実施できる。または、低粗化面をもつ部材を絶縁層表面に押し当てて低粗化面を転写することで実施できる。図1に示す構造の他の変形例として、図9に示すように、LSIチップ11及びTSVチップ12の下面に接着層20を設けることで、接着層上にチップがより強固に固定され、熱サイクル試験等での信頼性を向上できる。接着層は、LSIチップ11及びTSVチップ12のいずれか一方に設けてもよいが、両方に設けることが好ましい。LSIチップ11とTSVチップ12の厚さ基板平面に垂直方向の長さは、半導体素子内蔵基板の所定の厚さに応じて設定することができる。例えば、それぞれのチップの厚さを50~100μmに設定できる。LSIチップ及びTSVチップのサイズとしては、平面形状基板平面への投影形状が正方形や矩形長方形等の多角形凸多角形の場合、一辺のサイズは、加工精度等の点から、0.2mm以上が好ましく、1mm以上がより好ましく、小型化等の点から、15mm以下が好ましく、12mm以下がより好ましい。この場合、周長は0.8mm以上が好ましく、4mm以上がより好ましく、60mm以下が好ましく、50mm以下がより好ましい。図1に示す例では、LSIチップ11とTSVチップ12の数はそれぞれ一つずつだが、それぞれ複数個でも構わない。本実施形態では、内蔵されるLSIチップ11とTSVチップ12はそれぞれ一つとした。このLSIチップ11にはLSI回路が設けられている。TSVチップは、LSI回路は設けず、シリコン母材内部にTSV24を設けている。TSVは、狭ピッチ、高アスペクト比、小径で形成することができる。TSV24は、シリコン母材を貫通し、チップ上面側の端子14と下面側の端子15を導通している。TSVの外径は、例えば、0.1μm~100μmの範囲で適宜設定することができる。歩留まりの点から1μm以上が好ましく、10μm以上がより好ましい。TSVの収容率の点から、10μm以下に設定することも可能である。典型的には、例えば、TSVの外径は10~50μmに設定でき、ピッチは80~200μmに設定できる。TSVチップの平面面積は、LSIチップの微細化およびTSVの収容率等の点から、LSIチップの平面面積より大きくすることが好ましい。例えば、TSVチップの平面面積は、LSIチップの平面面積の2倍~100倍の範囲で適宜設定することができる。LSIチップの微細化およびTSVの収容率等の点から、10倍以上が好ましく、配線基板の小型化および歩留まりの点から50倍以下が好ましく20倍以下がより好ましい。絶縁層の材料は、例えば、感光性又は非感光性の有機材料を用いることができる。この有機材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、BCBbenzocyclobutene、PBOpolybenzoxazole、ポリノルボルネン樹脂が挙げられる。また、ガラスクロスやアラミド繊維などで形成された織布や不織布等の補強材にこれらの有機材料を含浸させた材料を用いることができる。本実施形態では、絶縁層16の材料として、例えば、非感光性樹脂であるエポキシ樹脂を好適に用いることができる。配線、チップの端子、ビア及びTSVの材料は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、パラジウムが挙げられ、これらから選ばれる1種の金属や、これらから選ばれる少なくとも1種を主成分とする合金を用いることができる。特に、電気抵抗値及びコストの観点から銅が望ましい。本実施形態では、配線、端子、ビア及びTSVの材料として、例えば、銅を好適に用いることができる。以上に説明した半導体素子内蔵基板には、各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Al2O3、SiO2、ZrO2、HfO2、Nb2O5等の金属酸化物;BSTBaxSr1-xTiO3、PZTPbZrxTi1-xO3又はPLZTPb1-yLayZrxTi1-xO3等のペロブスカイト系材料0<x<1、0<y<1;SrBi2Ta2O9等のBi系層状化合物であることが好ましい。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、LSIチップやコンデンサ以外に、ディスクリート部品を設けても構わない。第2の実施形態図10は、本発明の第2の実施形態の半導体素子内蔵基板を示す断面図である。本実施形態の半導体素子内蔵基板は、LSIチップ11とTSVチップ12の側方の絶縁層16に、半導体素子内蔵基板23の表裏の配線18a、18bを接続するチップ側方ビア21が設けられている以外は第1の実施形態と同様である。図11は、本実施形態による半導体素子内蔵基板において、内蔵チップ11、12及びチップ側方ビア21の配置例を示す平面図である。チップ側方ビア21は、LSIチップ11とTSVチップ12の周囲の所望の領域に配置することができる。チップ側方ビア21は、LSIチップ11とTSVチップ12間に配置してもよい。チップ側方ビア21を設けることにより、半導体素子内蔵基板23の表裏の配線18a、18bを電気的に接続できることに加えて、放熱特性の向上や、チップ側面方向基板平面方向の応力の低減によるチップの低反り化が期待できる。チップ側方ビア21およびTSV24は、それぞれ、上面側の配線を介してLSIチップの端子に電気的に接続することができる。チップ側方ビア21の材料は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、パラジウムが挙げられ、これらから選ばれる1種の金属や、これらから選ばれる少なくとも1種を主成分とする合金を用いることができる。特に、電気抵抗値及びコストの観点から銅が望ましい。本実施形態では、チップ側方ビア21の材料として、例えば、銅を好適に用いることができる。チップ側方ビア21の高さ基板平面に垂直方向の長さは、内蔵するLSIチップ11とTSVチップ12の高さよりも高くし、例えば、60~110μmに設定できる。チップ側方ビアの外径は、例えば、10μm~300μmの範囲で適宜設定することができる。歩留まりや電源およびグランドの伝送等の点から50μm以上が好ましく、100μm以上がより好ましいが、チップ側方ビアの収容率等の点から100μm以下が好ましい。典型的には、例えば、チップ側方ビアの外径は50~100μmに設定でき、ピッチは150~500μmに設定できる。チップ側方ビアの外径は、例えばTSVの外径の2倍~100倍程度に設定することができる。チップ側方ビアの歩留まりや電源およびグランドの伝送等の点から5倍以上が好ましく、10倍以上がより好ましく、チップ側方ビアの収容率等の点から50倍以下が好ましく、10倍以下に設定してもよい。本実施形態では、チップ側方ビア21のピッチ及びビア径を、TSV24のピッチ及びビア径よりも大きくできる。この場合、大容量の電源およびグランドを、大径、緩ピッチのチップ側方ビア21を介して伝送させ、多ピン微細配線の信号を、小径、狭ピッチのTSV24を介して伝送させることができる。このように、用途に応じてチップ側方ビアとTSVを使い分けることで、半導体素子内蔵基板の電気特性を向上できる。以下に、半導体素子内蔵基板の製造方法について説明する。第1の製造例図12aからfは、半導体素子内蔵基板の製造方法の一例を工程順に示す断面図である。この製造方法により、図8に示す半導体素子内蔵基板を製造することができる。まず、図12aに示すように、支持体22上に絶縁層16cを形成する。支持体22は、高剛性の材料であることが望ましい。支持体22上には、LSIチップ11とTSVチップ12を搭載するための位置マークが設けられていることが好ましい。位置マークは、絶縁層16cを通して高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体22上に設けた金属部であっても、ウェットエッチングや機械加工により設けた窪みであってもよい。例えば、支持体22として0.5mm厚の銅板を使用し、絶縁層16cとして20~50μm厚のエポキシ樹脂層を設けることができ、位置マークとしては、支持体22上に電解めっきによりニッケル膜からなるマークを形成できる。次に、図12bに示すように、支持体22上の絶縁層16c上に位置マークを基準として、LSIチップ11をその端子13がある面を上に向けて搭載する。そして、TSVチップ12を同様に搭載する。この際、LSIチップ11と絶縁層16cの間、TSVチップ12と絶縁層16cの間には、接着層があることが望ましいが、接着層を設けなくても、絶縁層16cを未硬化樹脂で形成し、その上面を接着面として利用できる。次に、LSIチップ11とTSVチップ12の側方及び上方を絶縁層で覆う。まず、図12cに示すように、LSIチップ11とTSVチップ12の側面周囲を覆う絶縁層16b形成し、その後、図12dに示すように、これらのチップの上面を覆う絶縁層16aを形成する。絶縁層16bにはガラスクロス等の補強材を含むことができ、チップを収容できる開口を設けたもの用意し、これを支持体22上に設けることができる。この方法に代えて、LSIチップ11とTSVチップ12の上面と側方とを一括で覆うようにフィルム状の絶縁材料を設けてもよい。この場合、支持体22上の絶縁層16cと同じ材料で覆うと、図1に示すように、これらチップの上面、側面および下面を覆う絶縁層16を形成することができる。また、支持体22上に絶縁層16cを設けないで、接着層20を介してこれらのチップを設けた場合、図9に示す半導体素子内蔵基板を形成することができる。その際、下面側のビア17c及び配線18bは、支持基板を除去した後に設けることができる。絶縁層の形成は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いて行うことができる。フィルム状の絶縁樹脂を用いる場合は、真空プレス法や真空ラミネート法等を用いることができ、液状の樹脂を用いる場合はモールド法やコーティング法等を用いることができる。例えば、絶縁樹脂としてエポキシ樹脂フィルムを用いて、真空ラミネートにて絶縁層16a、16bを積層することができる。次に、図12eに示すように、支持体22を除去する。支持体22の除去は、ウェットエッチング、ドライエッチング、物理的な剥離、研磨などの手法を用いて行うことができる。例えば、銅板からなる支持体はウェットエッチングにて容易に除去できる。次に、図12fに示すように、LSIチップ11の端子13に接続するビア17aと、TSVチップ12の端子14及び端子15にそれぞれ接続するビア17b、17cを設け、そして、上面側配線18a及び下面側配線18bを形成する。ビア孔の形成は、このビア孔を形成する絶縁層が感光性材料からなる場合、フォトリソグラフィーにより形成することができる。絶縁層が非感光性材料からなる場合又は感光性材料ではあるがパターン解像度が低い材料からなる場合、ビア孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成できる。本製造例においては、例えば、レーザー加工法によりビア孔を形成する。次に、このビア孔内には前記の金属材料を充填し、チップの端子に接続するビアを形成する。ビア孔内への金属材料の充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行うことができる。上記のビア形成方法に代えて、これらのチップの端子上に予め通電用の金属ポストを設けておき、これらの金属ポストを覆う絶縁層を形成した後、研磨等により絶縁層表面を削って金属ポストの表面を露出させることによってビアを形成してもよい。このような形成方法により、低コスト化、高歩留まり化が実現できる。絶縁層16aを設けないで配線18aを設けることも可能であり、この場合は、ビアを介することなく配線18aとこれらのチップの端子と接続することも可能である。配線18a、18bは、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成できる。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、CVDchemicalvapordeposition法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法によりレジスト絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線材料としては、前記の金属材料を用いることができるが、特に、電気抵抗値及びコストの観点から銅が好ましい。必要に応じて、得られた半導体素子内蔵基板の上面側に、配線の一部が露出する開口を持つソルダーレジスト等からなる保護絶縁膜不図示を設け、この開口における配線の露出部分を外部端子として利用することができる。この開口に導電材料を設けてバンプを形成してもよい。同様に、得られた半導体素子内蔵基板の下面側に、配線の一部が露出する開口を持つソルダーレジスト等からなる保護絶縁膜不図示を設け、この開口における配線の露出部分を外部端子として利用することができる。この開口に導電材料を設けてバンプを形成してもよい。必要に応じて、得られた半導体素子内蔵基板の上面側に、絶縁層および配線を交互に設けて多層配線構造を設けてもよい。同様に、得られた半導体素子内蔵基板の下面側に、絶縁層および配線を交互に設けて多層配線構造を設けてもよい。このようにして、例えば図6に示す構造を得ることができる。図6においては、各多層配線構造において配線は2層、絶縁層は1層であるが、3層以上の配線および2層以上の絶縁層を設けることができる。さらに、この場合、上面側に、多層配線構造の最上層側の配線の一部が露出する開口を持つソルダーレジスト等の保護絶縁膜を設け、この開口における配線の露出部分を外部端子として利用してもよい。この開口に導電材料を設けてバンプを形成してもよい。同様に、下面側に、多層配線構造の最下層側の配線の一部が露出する開口を持つソルダーレジスト等の保護絶縁膜を設け、この開口における配線の露出部分を外部端子として利用してもよい。この開口に導電材料を設けてバンプを形成してもよい。第2の製造例図13aからeは、半導体素子内蔵基板の製造方法の他の例を工程順に示す断面図である。まず、図13aに示すように、支持体22上に、配線18b、ビア17e、絶縁層16dを含む多層配線構造を形成する。次に、図13bに示すように、支持体22上の多層配線構造上に接着層20を介してLSIチップ11を搭載する。TSVチップ12は、チップ下面側の端子15が半田ボール19を介して多層配線構造上面の所定の導電部へ接続するように搭載する。チップ搭載工程で下面側の電気的な接続を行うため、下面側ビアの形成工程が不要になり、低コストで製造可能になる。次に、図13cに示すように、これらのチップの上面および側面を覆う絶縁層16を形成する。次に、図13dに示すように、LSIチップ11の端子13に接続するビア17aと、TSVチップ12の端子14に接続するビア17bを設ける。これらのビアに電気的に接続する上面側配線18a、絶縁層16d及びビア17dを含む多層配線構造を形成する。次に、図13eに示すように、支持体22を除去する。支持体と支持体上の配線とが同じ材料例えば銅で形成されている場合は、支持体の材料とエッチングレートの異なる材料からなるバリア導電膜を配線と支持体との間に形成しておくことで、ウェットエッチングにより支持体を選択的に除去することができる。支持体の除去精度が所望の範囲にあれば、バリア導電膜を形成することなく、ドライエッチングや研磨によって支持体を除去してもよい。その後、上面側の多層配線構造の最上層側の配線の一部が露出する開口を持つソルダーレジスト16eを設ける。この開口における配線の露出部分を外部端子として利用できる。この開口に導電材料を設けてバンプを形成してもよい。同様に、下面側の多層配線構造の最下層側の配線の一部が露出する開口を持つソルダーレジスト16eを設ける。この開口における配線の露出部分を外部端子としてできる。この開口に導電材料を設けてバンプを形成してもよい。本実施形態の製造方法によれば、半導体素子内蔵基板を効率よく作製できる。第3の製造例図14aからeは、半導体素子内蔵基板の製造方法の他の例を工程順に示す断面図である。この製造方法により、図8に示す構造において、絶縁層16a、16b及び16cを貫通するチップ側方ビア21が設けられた半導体素子内蔵基板を製造することができる。本製造例は、LSIチップ11とTSVチップ12の側方に絶縁層16a、16b及び16cを貫通するにチップ側方ビア21を形成する以外は製造例1と同様に実施することができる。まず、製造例1と同様にして、図14aに示す構造を経由して、図14bに示す構造を得る。次に、図14cに示すように、LSIチップ11とTSVチップ12の周囲の絶縁層16a、16b及び16cを貫通するチップ側方ビア21を形成する。チップ側方ビア21は、これらの絶縁層が感光性材料からなる場合、フォトリソグラフィーにより形成することができる。これらの絶縁層が非感光性材料からなる場合又は感光性材料ではあるがパターン解像度が低い材料からなる場合、ビア孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成できる。本製造例においては、例えば、レーザー加工法によりビア孔を形成する。次に、ビア孔内には前記の金属材料を充填し、チップ側方ビアを形成する。ビア孔内への金属材料の充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行うことができる。本製造例では、例えば、電解めっきを用いて形成する。次に、図14dに示すように支持体22を除した後、図14eに示すように、製造例1と同様にして、LSIチップ11の端子13に接続するビア17aと、TSVチップ12の端子14に接続するビア17bを形成し、次いで、TSVチップ12の下面側の端子15に接続するビア17cを形成し、そして、上面側配線18a及び下面側配線18bを形成する。チップの上面側のビア17a、17bの形成と同時に、チップ側方ビア21を形成してもよい。チップ11、12上のビア17a、17bを金属ポストを用いて形成する場合、これらの金属ポストを覆う絶縁層表面を削って金属ポスト表面を露出させる工程は、チップ側方ビア21を形成した後に行ってもよいし、前に行ってもよい。以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。この出願は、2010年3月18日に出願された日本出願特願2010-062776を基礎とする優先権を主張し、その開示の全てをここに取り込む。