"データ信号および基準信号を送信する信号送信装置と、前記信号送信装置により送信されたデータ信号および基準信号に基づいて再生クロック信号および再生データを得るクロックデータ再生回路とを備えた信号伝送システムであって、前記信号送信装置は、一方が差動信号であり他方が同相信号である前記データ信号および前記基準信号を同相合成し、一対の伝送路を通じて伝送する信号合成手段を備え、前記クロックデータ再生回路は、前記信号合成手段により同相合成され伝送された信号からデータ信号および基準信号を分離する信号分離手段と、前記信号分離手段により分離されたデータ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段と、前記再生クロック信号生成手段により生成された再生クロック信号を分周し、当該分周した信号の周波数を前記信号分離手段により分離された基準信号の周波数に同期させる制御信号を生成し、当該制御信号により前記再生クロック信号の周波数を制御する再生クロック信号収束手段とを備えたことを特徴とする信号伝送システム。前記信号合成手段は、前記クロックデータ再生回路で前記データ信号の受信処理を行っている間、前記基準信号の同相合成を停止することを特徴とする請求項1記載の信号伝送システム。前記再生クロック信号生成手段は、前記信号分離手段により分離されたデータ信号と、前記再生クロック信号との位相比較を行う位相比較回路と、前記位相比較回路による位相比較結果を示す信号を平滑化するループフィルタと、入力信号に基づいて前記再生クロック信号を出力する電圧制御型発振器とを備え、前記クロックデータ再生回路は、前記再生クロック信号収束手段による制御信号と前記ループフィルタによる平滑化結果を示す信号とを加算し、前記電圧制御型発振器に出力する加算回路を備えたことを特徴とする請求項1または請求項2記載の信号伝送システム。前記再生クロック信号生成手段は、前記信号分離手段により分離されたデータ信号と、前記再生クロック信号との位相比較を行う位相比較回路と、前記位相比較回路による位相比較結果を示す信号を平滑化するループフィルタと、入力信号に基づいて前記再生クロック信号を出力する電圧制御型発振器とを備え、前記クロックデータ再生回路は、前記再生クロック信号収束手段による制御信号または前記ループフィルタによる平滑化結果を示す信号を前記電圧制御型発振器に出力するスイッチ回路を備えたことを特徴とする請求項1または請求項2記載の信号伝送システム。前記再生クロック信号生成手段は、前記電圧制御型発振器から出力された信号を所望周波数とする信号を出力する信号出力回路と、前記信号出力回路から出力された信号を前記電圧型制御発振器に入力される信号に加算する信号加算回路とを備えたことを特徴とする請求項3または請求項4記載の信号伝送システム。前記再生クロック信号生成手段は、前記電圧制御型発振器から出力された信号を所望周波数とする信号を出力する信号出力回路と、前記信号出力回路から出力された信号を前記再生クロック信号収束手段による制御信号に加算する信号加算回路とを備えたことを特徴とする請求項3または請求項4記載の信号伝送システム。前記再生クロック信号生成手段は、前記電圧制御型発振器から出力された信号の周波数を検出し、当該検出結果を基に当該信号を所望周波数とする信号を出力する周波数検出信号出力回路と、前記周波数検出信号出力回路から出力された信号を前記電圧型制御発振器に入力される信号に加算する信号加算回路とを備えたことを特徴とする請求項3または請求項4記載の信号伝送システム。前記再生クロック信号収束手段による分周数は、所定の整数値または分数値であることを特徴とする請求項1から請求項7のうちのいずれか1項記載の信号伝送システム。再生クロック信号および再生データを得るためのデータ信号および基準信号を送信する信号送信装置であって、一方が差動信号であり他方が同相信号である前記データ信号および前記基準信号を同相合成し、一対の伝送路を通じて伝送する信号合成手段を備えたことを特徴とする信号送信装置。一方が差動信号であり他方が同相信号であるデータ信号および基準信号が同相合成され、1対の伝送路を通じて伝送された信号に基づいて、再生クロック信号および再生データを得るクロックデータ再生回路であって、前記同相合成され伝送された信号からデータ信号および基準信号を分離する信号分離手段と、前記信号分離手段により分離されたデータ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段と、前記再生クロック信号生成手段により生成された再生クロック信号を分周し、当該分周した信号の周波数を前記信号分離手段により分離された基準信号の周波数に同期させる制御信号を生成し、当該制御信号により前記再生クロック信号の周波数を制御する再生クロック信号収束手段とを備えたことを特徴とするクロックデータ再生回路。しかしながら、図8に示す特許文献1や非特許文献1に開示された従来のCDR回路101では、図9に示すように、FLLからPLLへの動作モードの切り替え時間中は通信ができない。そのため、データ伝送効率が下がるという課題がある。また、図10に示す特許文献2に開示された従来の信号伝送システムでは、受信側での同相合成回路123または差動合成回路124の動作に誤差があると、不要成分の抑圧量が不十分となる。例えば図11cに示すように、再生クロック信号に受信データ成分の残留が存在すると、再生クロック信号のジッタが増加したことになり、結果、通信品質が劣化するという課題がある。同様に、受信データにはクロック成分が残留するので、受信データのスプリアスレベルが増加したことになり、結果、通信品質が劣化するという課題がある。この発明は、上記のような課題を解決するためになされたもので、良好な通信品質で、高速な位相同期ループを有する信号伝送システム、信号送信装置およびクロックデータ再生回路を提供することを目的としている。この発明に係る信号伝送システムは、データ信号および基準信号を送信する信号送信装置と、信号送信装置により送信されたデータ信号および基準信号に基づいて再生クロック信号および再生データを得るクロックデータ再生回路とを備え、信号送信装置は、一方が差動信号であり他方が同相信号であるデータ信号および基準信号を同相合成し、一対の伝送路を通じて伝送する信号合成手段を備え、クロックデータ再生回路は、信号合成手段により同相合成され伝送された信号からデータ信号および基準信号を分離する信号分離手段と、信号分離手段により分離されたデータ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段と、再生クロック信号生成手段により生成された再生クロック信号を分周し、当該分周した信号の周波数を信号分離手段により分離された基準信号の周波数に同期させる制御信号を生成し、当該制御信号により再生クロック信号の周波数を制御する再生クロック信号収束手段とを備えたものである。この発明によれば、上記のように構成したので、良好な通信品質で、高速な位相同期ループを得ることができる。以下、この発明の実施の形態について図面を参照しながら詳細に説明する。実施の形態1.図1はこの発明の実施の形態1による信号伝送システムの構成を示す図である。図1に示すように、この信号伝送システムの送信側信号送信装置には、差動信号である受信データデータ信号および同相信号である基準信号周波数fck/Nを同相合成する同相合成回路信号合成手段1が設けられている。この同相合成回路1は、受信側のCDR回路2の動作モードに応じて基準信号の合成/停止を切り替える。この同相合成回路1により同相合成された信号は1対の伝送路差動配線を通じて受信側に伝送される。一方、受信側には、同相合成回路1により合成された信号に基づいて再生クロック信号および再生データを得るCDR回路2が設けられている。このCDR回路2は、図1に示すように、分配回路3、同相合成回路4、差動合成回路5、周波数比較回路FD6、周波数同期ループ用ループフィルタF-LF7、位相比較回路PD8、位相同期ループ用ループフィルタP-LF9、加算回路10、電圧制御発振器11、N分周回路12およびデータリタイミング回路13から構成されている。なお、分配回路3、同相合成回路4および差動合成回路5は、同相合成回路1により同相合成された信号からデータ信号および基準信号を分離する信号分離回路信号分離手段を構成する。そして、CDR回路2では、位相比較回路8、位相同期ループ用ループフィルタ9および電圧制御発振器11から構成されたPLL再生クロック信号生成手段と、周波数比較回路6、周波数同期ループ用ループフィルタ7、電圧制御発振器11およびN分周回路12から構成されたFLL再生クロック信号収束手段とが併設されている。このPLLは、信号分離回路により分離されたデータ信号と位相が同期した再生クロック信号を生成するものである。また、FLLは、PLLにより生成された再生クロック信号を分周し、当該分周した信号の周波数を信号分離回路により分離された基準信号の周波数に同期させる制御信号を生成し、当該制御信号により再生クロック信号の周波数を制御するものである。分配回路3は、送信側の同相合成回路1からの信号を2分配するものである。この分配回路3により2分配された信号は同相合成回路4および差動合成回路5にそれぞれ出力される。同相合成回路4は、分配回路3からの信号に対して同相合成を行い、当該信号から差動の受信データを抑圧して基準信号を分離するものである。この同相合成回路4により分離された基準信号は周波数比較回路6に出力される。差動合成回路5は、分配回路3からの信号に対して差動合成を行い、当該信号から同相の基準信号を抑圧して受信データを分離するものである。この差動合成回路5により分離された受信データは位相比較回路8およびデータリタイミング回路13に出力される。周波数比較回路6は、同相合成回路4からの基準信号とN分周回路12からの出力信号分周クロック信号との周波数比較を行うものである。この周波数比較回路6による比較結果を示す信号は周波数同期ループ用ループフィルタ7に出力される。周波数同期ループ用ループフィルタ7は、周波数比較回路6からの出力信号を平滑化するものである。この周波数同期ループ用ループフィルタ7による平滑化結果を示す信号は電圧制御発振器11の制御信号として加算回路10に出力される。位相比較回路8は、差動合成回路5からの受信データと電圧制御発振器11からの出力信号再生クロック信号との位相比較を行うものである。この位相比較回路8による比較結果を示す信号は位相同期ループ用ループフィルタ9に出力される。位相同期ループ用ループフィルタ9は、位相比較回路8からの出力信号を平滑化するものである。この位相同期ループ用ループフィルタ9による平滑化結果を示す信号は電圧制御発振器11の制御信号として加算回路10に出力される。加算回路10は、周波数同期ループ用ループフィルタ7からの制御信号と位相同期ループ用ループフィルタ9からの制御信号とを加算するものである。この加算回路10により加算された信号加算信号は電圧制御発振器11に出力される。電圧制御発振器11は、加算回路10からの加算信号に応じた発振周波数の連続波を生成するものである。この電圧制御発振器11による連続波は再生クロック信号周波数fckとして位相比較回路8、N分周回路12、データリタイミング回路13および外部に出力される。N分周回路12は、電圧制御発振器11からの再生クロック信号を所定の分周数で分周するものである。このN分周回路12により分周された信号分周クロック信号は周波数比較回路6に出力される。データリタイミング回路13は、電圧制御発振器11からの再生クロック信号に同期して、差動合成回路5からの受信データのリタイミング処理を行うものである。このデータリタイミング回路13によりリタイミングされた受信データは再生データとして外部に出力される。次に、上記のように構成された信号伝送システムの動作について説明する。図2はこの発明の実施の形態1に係る信号伝送システムの動作を示すフローチャートである。信号伝送システムの動作では、図2に示すように、まず、送信側の同相合成回路1は、差動信号である受信データおよび同相信号である基準信号周波数fck/Nを同相合成するステップST1。この同相合成回路1により同相合成された信号は1対の伝送路を通じて受信側のCDR回路2に伝送される。次いで、CDR回路2の分配回路3は、同相合成回路1からの信号を2分配するステップST2。この分配回路3により2分配された信号は同相合成回路4および差動合成回路5にそれぞれ出力される。次いで、同相合成回路4は、分配回路3からの信号に対して同相合成を行い、当該信号から差動の受信データを抑圧して基準信号を分離するステップST3。この同相合成回路4により分離された基準信号は周波数比較回路6に出力される。また、差動合成回路5は、分配回路3からの信号に対して差動合成を行い、当該信号から同相の基準信号を抑圧して受信データを分離するステップST4。この差動合成回路5により分離された受信データは位相比較回路8およびデータリタイミング回路13に出力される。次いで、周波数比較回路6は、同相合成回路4からの基準信号とN分周回路12からの分周クロック信号との周波数比較を行い、周波数同期ループ用ループフィルタ7は、この比較結果を示す信号を平滑化するステップST5。この周波数同期ループ用ループフィルタ7による平滑化結果を示す信号は電圧制御発振器11の制御信号として加算回路10に出力される。また、位相比較回路8は、差動合成回路5からの受信データと電圧制御発振器11からの再生クロック信号との位相比較を行い、位相同期ループ用ループフィルタ9は、この比較結果を示す信号を平滑化するステップST6。この位相同期ループ用ループフィルタ9による平滑化結果を示す信号は電圧制御発振器11の制御信号として加算回路10に出力される。次いで、加算回路10は、周波数同期ループ用ループフィルタ7からの制御信号と位相同期ループ用ループフィルタ9からの制御信号とを加算し、電圧制御発振器11は、この加算結果を示す信号に応じた発振周波数の連続波を生成するステップST7。この電圧制御発振器11による連続波は再生クロック信号周波数fckとして位相比較回路8、N分周回路12、データリタイミング回路13および外部に出力される。また、N分周回路12では、電圧制御発振器11からの再生クロック信号を分周し、この分周クロック信号を周波数比較回路6に出力する。次いで、データリタイミング回路13は、電圧制御発振器11からの再生クロック信号に同期して、差動合成回路5からの受信データのリタイミング処理を行うステップST8。このデータリタイミング回路13によりリタイミングされた受信データは再生データとして外部に出力される。ここで、データ受信中に基準信号もあわせて伝送しつづけると、段落[0010]で述べたように、残留成分によって通信品質が損なわれる問題が発生する。そこで、送信側では、図3に示すように、CDR回路2の動作モードにあわせた基準信号の伝送を行う。すなわち、図3に示すように、CDR回路2にてデータ受信を行っている最中は、CDR回路2はPLLモードで動作している。そして、PLLモードで動作しているときは、FLLで用いる基準信号は不要である。そこで、送信側の同相合成回路1は、CDR回路2がデータ受信中の間は、基準信号の合成を行わないようにする。これにより、CDR回路2がデータ受信中の間は、基準信号がCDR回路2側に伝送されないため、基準信号の残留による通信品質の劣化は生じない。その後、CDR回路2にてデータ受信が完了し、受信データが入力されなくなると、PLLは収束しなくなるため、代わりにFLLが動作する。そのため、同相合成回路1は、CDR回路2に受信データが入力されなくなるのと同時に基準信号の合成を開始し、CDR回路2への伝送を開始する。これにより、CDR回路2では、再生クロック信号の周波数を所望値にすることができる。そして、受信データが再入力されると、CDR回路2は受信データを用いたPLL動作が再始動し、FLLからPLLに動作モードが徐々に切り替わる。そのため、同相合成回路1は、PLLモードが支配的となる前に基準信号の合成を停止する。以上のように、この実施の形態1によれば、信号伝送システムの送信側で、CDR回路2の動作モードにあわせて基準信号の伝送状態を制御するように構成したので、通信品質の劣化を防止しつつ、クロックデータ再生を実現することができる。さらに、受信データは基準信号と同期して伝送するため、基準信号で周波数同期している電圧制御発振器11からの再生クロック信号は、受信データとほぼ同期している。すなわち、受信データを用いた位相同期ループの収束に要する時間を短縮化でき、データ伝送効率を従来よりも改善できる。なお、実施の形態1では、差動信号である受信データと同相信号である基準信号を用いて説明したが、同相信号である受信データと差動信号である基準信号を用いてもよく、同様の効果を奏する。なお、この場合、同相合成回路4と差動合成回路5の配置箇所を交換する。また、実施の形態1では,N分周回路12の分周数Nについては述べていないが、分周数Nは整数値であっても分数値でもよく、同様の効果を奏する。実施の形態2.実施の形態2ではFLLモードとPLLモードとの切り替えの別手段について説明する。図4はこの発明の実施の形態2に係るCDR回路2の構成を示す図である。図4に示す実施の形態2に係るCDR回路2は、図1に示す実施の形態1に係るCDR回路2の加算回路10をスイッチ回路14に変更したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。スイッチ回路14は、CDR回路2の動作モードに応じて経路を切り替え、周波数同期ループ用ループフィルタ7からの制御信号または位相同期ループ用ループフィルタ9からの制御信号を電圧制御発振器11に出力するものである。次に、上記のように構成されたCDR回路2の動作について説明する。なお以下では、図2に示す実施の形態1の動作と異なるステップST7についてのみ説明する。なお、周波数同期ループ用ループフィルタ7による平滑化結果を示す信号は電圧制御発振器11の制御信号としてスイッチ回路14に出力される。同様に、位相同期ループ用ループフィルタ9による平滑化結果を示す信号は電圧制御発振器11の制御信号としてスイッチ回路14に出力される。ステップST6では、スイッチ回路14は、CDR回路2の動作モードに応じて経路を切り替え、周波数同期ループ用ループフィルタ7からの制御信号または位相同期ループ用ループフィルタ9からの制御信号を電圧制御発振器11に出力し、電圧制御発振器11は、この出力された信号に応じた発振周波数の連続波を生成する。ここで、図4のCDR回路2では、スイッチ回路14の経路を定めるための制御が必要となる。すなわち、例えば受信データのレベル検出を行い、受信データが未入力の場合には、周波数同期ループ用ループフィルタ7からの制御信号を電圧制御発振器11に出力するように、スイッチ回路14の経路を切り替えさせる。一方、受信データが入力されている場合には、位相同期ループ用ループフィルタ9からの制御信号を電圧制御発振器11に出力するように、スイッチ回路14の経路を切り替えさせる。この受信データのレベル検出は、CDR回路2内にレベル検出回路を設けて実施してもよいし、CDR回路2の後段にディジタル制御部を設けて実施してもよい。以上のように、この実施の形態2によれば、加算回路10の代わりにスイッチ回路14を用いても、実施の形態1と同様の機能を有する。よって通信品質の劣化を防止しつつ、クロックデータ再生を実現し、かつPLLの収束時間を短縮し、データ伝送効率を改善できる。実施の形態3.実施の形態3ではFLLの収束時間の高速化について説明する。図5はこの発明の実施の形態3に係るCDR回路2の構成を示す図である。図5に示す実施の形態3に係るCDR回路2は、図1に示す実施の形態1に係るCDR回路2に、信号保持回路信号出力回路15および信号加算回路16を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。信号保持回路15は、電圧制御発振器11からの出力信号再生クロック信号の周波数を所望周波数fckとする信号情報を保持し、この信号情報に基づく信号電圧または電流を信号加算回路16に出力するものである。信号加算回路16は、信号保持回路15からの出力信号と加算回路10からの出力信号加算信号とを加算するものである。この信号加算回路16により加算された信号加算信号は電圧制御発振器11に出力される。ここで、CDR回路2がPLLモードからFLLモードに移行した際に、電圧制御発振器11の出力周波数がfckから大きく変わる可能性がある。その際、周波数同期ループが収束するまでの時間が長いと、受信データの再入力時に、電圧制御発振器11の出力周波数がfckではないため、位相同期ループが収束するまでの時間も長くなる。その結果、通信可能な時間が短くなり、データ伝送効率が下がるという課題がある。そこで、電圧制御発振器11からの出力信号の周波数がfckとなる信号を電圧制御発振器11に入力しておくことで、周波数同期ループが収束するまでの時間を短縮できる。結果、位相同期ループの収束時間を短縮でき、データ伝送効率の劣化を防止できる。なお、図5では、信号加算回路16を加算回路10と電圧制御発振器11との間に設けているが、これに限るものではなく、周波数同期ループ用ループフィルタ7と加算回路10との間に設けてもよく、同様の効果を奏する。ここで、周波数同期ループ用ループフィルタ7、信号保持回路15および信号加算回路16で周波数同期ループ用オフセット印加型ループフィルタオフセットF-LF17を構成すると、図6に示すようなCDR回路2となる。実施の形態4.実施の形態4ではFLLの収束時間の高速化の別手段について説明する。図7はこの発明の実施の形態4によるCDR回路2の構成を示す図である。図7に示す実施の形態4に係るCDR回路2は、図5に示す実施の形態3に係るCDR回路2の信号保持回路15を周波数検出信号補正回路周波数検出信号出力回路18に変更したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。周波数検出信号補正回路18は、電圧制御発振器11からの出力信号再生クロック信号の周波数を検出し、所望周波数fckとの差に応じて保持している信号情報を補正し、この補正した信号情報に基づく信号電圧または電流を信号加算回路16に出力するものである。実施の形態3では、電圧制御発振器11の出力周波数をfckとする信号情報を信号保持回路15で保持する方式について述べた。しかしながら、温度変化や製造ばらつきによって、電圧制御発振器11の出力周波数がfckとなる信号の値は変動する。その結果、信号保持回路15および信号加算回路16を用いても電圧制御発振器11の出力周波数がfckとはならず、位相同期ループが収束するまでの時間も長くなる。そこで、周波数検出信号補正回路18により、電圧制御発振器11の出力周波数を検出してその変動を検出し、保持している信号情報を補正した上で信号電圧または電流を出力することで、電圧制御発振器11がfckとなる信号の値が変動しても補正効果により電圧制御発振器11の出力周波数はfckとなる。そのため、周波数同期ループが収束するまでの時間を短縮できる。結果、位相同期ループの収束時間を短縮でき、データ伝送効率の劣化を防止できる。なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。"