処理対象であるアナログ信号に対してA/D変換のための演算処理を行う手段として、差動増幅器とスイッチトキャパシタ回路とを有するアナログ信号更新部を具備し、前記アナログ信号更新部は、前記スイッチトキャパシタ回路のスイッチの切り換えにより、前記スイッチトキャパシタ回路に含まれる2個のキャパシタのうちの一方が前記差動増幅器の入力側に入力キャパシタとして接続され、前記2個のキャパシタのうちの他方が前記差動増幅器の入出力間に前記差動増幅器の出力信号を入力側に負帰還させる帰還キャパシタとして接続された第1の状態または前記2個のキャパシタのうちの他方が前記差動増幅器に入力キャパシタとして接続され、前記2個のキャパシタのうちの一方が前記差動増幅器に前記帰還キャパシタとして接続された第2の状態に切り換え可能であることを特徴とするA/D変換器。前記アナログ信号更新部を前記第1の状態とすることによりA/D変換のための信号処理を行わせる制御と、前記アナログ信号更新部を前記第2の状態とすることによりA/D変換のための信号処理を行わせる制御とを交互に繰り返す制御手段を具備することを特徴とする請求項1に記載のA/D変換器。所定回数に亙る前記A/D変換の結果を平均化して出力する平均化手段を具備することを特徴とする請求項1または2に記載のA/D変換器。前記A/D変換器は、処理対象であるアナログ信号を量子化し、このアナログ信号に係数乗算処理および量子化結果に基づく基準値加算処理を施すことによりアナログ信号を更新する処理を繰り返すことによりA/D変換を行う巡回型A/D変換器であり、前記アナログ信号更新部を前記第1の状態または前記第2の状態とすることにより前記前記係数乗算処理および基準値加算処理のための手段を構成することを特徴とする請求項1~3のいずれか1の請求項に記載のA/D変換器。前記アナログ信号更新部のスイッチトキャパシタ回路は、第1~第4のキャパシタを含み、前記アナログ信号更新部は、正相アナログ入力信号または逆相アナログ入力信号の一方が与えられる正相入力ノードと前記差動増幅器の逆相入力端子との間に前記第1のキャパシタが介挿され、前記差動増幅器の逆相入力端子と正相出力端子との間に前記第2のキャパシタが介挿され、前記正相アナログ入力信号または前記逆相アナログ入力信号の他方が与えられる逆相入力ノードと前記差動増幅器の正相入力端子との間に前記第3のキャパシタが介挿され、前記差動増幅器の正相入力端子と逆相出力端子との間に前記第4のキャパシタが介挿された第1の状態と、前記正相入力ノードと前記差動増幅器の逆相入力端子との間に前記第2のキャパシタが介挿され、前記差動増幅器の逆相入力端子と正相出力端子との間に前記第1のキャパシタが介挿され、前記逆相入力ノードと前記差動増幅器の正相入力端子との間に前記第4のキャパシタが介挿され、前記差動増幅器の正相入力端子と逆相出力端子との間に前記第3のキャパシタが介挿された第2の状態とに切り換え可能であることを特徴とする請求項1~4のいずれか1の請求項に記載のA/D変換器。ところで、上述した差動増幅器と入力キャパシタと帰還キャパシタとからなる係数乗算器の係数は、入力キャパシタの容量値と帰還キャパシタの容量値の比により定まる。しかし、製造ばらつき等の影響により、入力キャパシタの容量値と帰還キャパシタの容量値を設計目標に厳密に一致させることは困難であり、製造される入力キャパシタおよび帰還キャパシタの各容量値は、設計目標に対して誤差を持ったものとなる。このため、係数乗算器の係数に誤差が発生し、この係数の誤差に起因して、A/D変換結果に誤差が発生するという問題があった。この発明は以上のような事情に鑑みてなされたものであり、キャパシタの誤差の影響を受け難く、精度の良いA/D変換を行うことができるA/D変換器を提供することを目的としている。この発明は、処理対象であるアナログ信号に対してA/D変換のための演算処理を行う手段として、差動増幅器とスイッチトキャパシタ回路とを有するアナログ信号更新部を具備し、前記アナログ信号更新部は、前記スイッチトキャパシタ回路のスイッチの切り換えにより、前記スイッチトキャパシタ回路に含まれる2個のキャパシタのうちの一方が前記差動増幅器の入力側に入力キャパシタとして接続され、前記2個のキャパシタのうちの他方が前記差動増幅器の入出力間に前記差動増幅器の出力信号を入力側に負帰還させる帰還キャパシタとして接続された第1の状態または前記2個のキャパシタのうちの他方が前記差動増幅器に入力キャパシタとして接続され、前記2個のキャパシタのうちの一方が前記差動増幅器に前記帰還キャパシタとして接続された第2の状態に切り換え可能であることを特徴とするA/D変換器を提供する。かかる発明によれば、係数乗算処理時にアナログ信号更新部を第1の状態としてA/D変換を実行する動作と係数乗算処理時にアナログ信号更新部を第2の状態としてA/D変換を実行する動作とを交互にA/D変換器に実行させることができる。この場合において、2個のキャパシタのいずれかの容量値と設計目標との間に誤差があると、第1の状態における係数乗算器の係数と設計目標との間の誤差と、第2の状態における係数乗算器の係数と設計目標との間の誤差が発生し、それらの誤差は互いに逆極性になる。従って、係数乗算処理時にアナログ信号更新部を第1の状態としてA/D変換を実行する動作と係数乗算処理時にアナログ信号更新部を第2の状態としてA/D変換を実行する動作とを交互にA/D変換器に実行させ、複数回数に亙って得られるA/D変換結果を平均化すると、A/D変換の誤差を少なくすることができる。以下、図面を参照し、この発明の実施形態について説明する。図1はこの発明の一実施形態である巡回型A/D変換器の構成例を示す回路図である。この巡回型A/D変換器には、図示しない信号源から正相アナログ入力信号INPおよび逆相アナログ入力信号INNが与えられる。この巡回型A/D変換器は、正相アナログ入力信号INPおよび逆相アナログ入力信号INN間の電圧をデジタル信号に変換する装置であり、正相アナログ入力部50Pおよび逆相アナログ入力部50Nと、アナログ信号更新部100と、量子化部200と、3値D/A変換部300と、制御部400と、デジタル信号処理部500とを有する。正相アナログ入力部50Pおよび逆相アナログ入力部50Nの各々には、正相アナログ入力信号INPおよび逆相アナログ入力信号INNが与えられる。ここで、正相アナログ入力部50Pは、スイッチ50PAとスイッチ50PBとを有する。また、逆相アナログ入力部50Nは、スイッチ50NAと、スイッチ50NBとを有する。これらのスイッチ50PA、50PB、50NAおよび50NBは、例えばCMOSトランスファゲートにより構成されている。正相アナログ入力部50Pおよび逆相アナログ入力部50Nにおいて、スイッチ50PAおよび50NAは、正相アナログ入力信号INPをサンプリングして正相入力ノードC1PBに保持させるとともに、逆相アナログ入力信号INNをサンプリングして逆相入力ノードC1NBに保持させる第1のサンプルホールド手段を構成している。また、スイッチ50NBおよび50PBは、正相アナログ入力信号INPをサンプリングして逆相入力ノードC1NBに保持させるとともに、逆相アナログ入力信号INNをサンプリングして正相入力ノードC1PBに保持させる第2のサンプルホールド手段を構成している。さらに詳述すると、正相アナログ入力部50Pおよび逆相アナログ入力部50NにはクロックCK1AおよびCK1Bが与えられる。これらのクロックCK1AおよびCK1Bは、制御部400により発生されるクロックであり、一方が1となるときは他方が0とされる。クロックCK1Aが1、クロックCK1Bが0であるときは、スイッチ50PAおよび50NAがON、スイッチ50PBおよび50NBがOFFとなる。この場合、正相アナログ入力信号INPがスイッチ50PAを介して正相入力ノードC1PBに供給され、逆相アナログ入力信号INNがスイッチ50NAを介して逆相入力ノードC1NBに供給される。クロックCK1Aが0、クロックCK1Bが1であるときは、スイッチ50PAおよび50NAがOFF、スイッチ50PBおよび50NBがONとなる。この場合、正相アナログ入力信号INPがスイッチ50NBを介して逆相入力ノードC1NBに供給され、逆相アナログ入力信号INNがスイッチ50PBを介して正相入力ノードC1PBに供給される。アナログ信号更新部100は、差動増幅器150と、正相入力ノードC1PBおよび逆相入力ノードC1NBとこの差動増幅器150との間に介在するスイッチトキャパシタ回路とを有する。ここで、アナログ信号更新部100のスイッチトキャパシタ回路は、スイッチ102P~106P、109P~116P、102N~106N、109N~116Nおよび107と、キャパシタC1P~C3PおよびC1N~C3Nとを有している。また、アナログ信号更新部100における各スイッチは、例えばCMOSトランスファゲートにより構成されている。このアナログ信号更新部100において、スイッチ102Pは第1正相中間ノードC1PTおよび第2正相中間ノードC2PT間に介挿され、スイッチ102Nは第1逆相中間ノードC1NTおよび第2逆相中間ノードC2NT間に介挿されている。また、スイッチ103Pは正相入力ノードC1PBおよび正相帰還ノードC2PB間に介挿され、スイッチ103Nは逆相入力ノードC1NBおよび逆相帰還ノードC2NB間に介挿されている。また、スイッチ104Pは第2正相中間ノードC2PTと差動増幅器150の逆相入力端子-入力端子との間に介挿され、スイッチ104Nは第2逆相中間ノードC2NTと差動増幅器150の正相入力端子入力端子との間に介挿されている。また、スイッチ105Pは正相帰還ノードC2PBと差動増幅器150の正相出力端子出力端子との間に介挿され、スイッチ105Nは逆相帰還ノードC2NBと差動増幅器150の逆相出力端子-出力端子との間に介挿されている。また、スイッチ106Pは差動増幅器150の逆相入力端子および正相出力端子間に介挿され、スイッチ106Nは差動増幅器150の正相入力端子および逆相出力端子間に介挿されている。また、スイッチ107は、第1正相中間ノードC1PTおよび第1逆相中間ノードC1NT間に介挿されている。そして、キャパシタC3Pは、差動増幅器150の正相出力端子と低電位側電源AVSSとの間に介挿され、キャパシタC3Nは、差動増幅器150の逆相出力端子と低電位側電源AVSSとの間に介挿されている。本実施形態では、A/D変換の過程において、アナログ信号更新部100の差動増幅器150と、キャパシタC1P、C2P、C1NおよびC2Nとにより係数乗算器を構成し、アナログ信号の係数乗算処理を実行する。理想状態において、キャパシタC1P、C2P、C1NおよびC2Nは同じ容量値を有している。本実施形態におけるアナログ信号更新部100は、この係数乗算器を構成するための素子間の接続状態として、キャパシタC1PおよびC1Nを入力キャパシタ、キャパシタC2PおよびC2Nを帰還キャパシタとする第1の状態と、キャパシタC2PおよびC2Nを入力キャパシタ、キャパシタC1PおよびC1Nを帰還キャパシタとする第2の状態のいずれかを選択可能な構成となっている。この第1の状態と第2の状態の選択を可能にするために設けられているのが、スイッチ109P~116Pおよび109N~116Nである。以下、これらのスイッチと関連したアナログ信号更新部100の各部の構成を説明する。アナログ信号更新部100において、キャパシタC1Pの一方の電極に接続されたノードC1PB1は、スイッチ109Pを介して正相入力ノードC1PBに接続されるとともに、スイッチ110Pを介して正相帰還ノードC2PBに接続される。また、キャパシタC1Pの他方の電極に接続されたノードC1PT1は、スイッチ111Pを介して第1正相中間ノードC1PTに接続されるとともに、スイッチ112Pを介して第2正相中間ノードC2PTに接続される。また、キャパシタC2Pの一方の電極に接続されたノードC2PB1は、スイッチ116Pを介して正相入力ノードC1PBに接続されるとともに、スイッチ115Pを介して正相帰還ノードC2PBに接続される。また、キャパシタC2Pの他方の電極に接続されたノードC2PT1は、スイッチ114Pを介して第1正相中間ノードC1PTに接続されるとともに、スイッチ113Pを介して第2正相中間ノードC2PTに接続される。また、キャパシタC1Nの一方の電極に接続されたノードC1NB1は、スイッチ109Nを介して逆相入力ノードC1NBに接続されるとともに、スイッチ110Nを介して逆相帰還ノードC2NBに接続される。また、キャパシタC1Nの他方の電極に接続されたノードC1NT1は、スイッチ111Nを介して第1逆相中間ノードC1NTに接続されるとともに、スイッチ112Nを介して第2逆相中間ノードC2NTに接続される。また、キャパシタC2Nの一方の電極に接続されたノードC2NB1は、スイッチ116Nを介して逆相入力ノードC1NBに接続されるとともに、スイッチ115Nを介して逆相帰還ノードC2NBに接続される。また、キャパシタC2Nの他方の電極に接続されたノードC2NT1は、スイッチ114Nを介して第1逆相中間ノードC1NTに接続されるとともに、スイッチ113Nを介して第2逆相中間ノードC2NTに接続される。スイッチ109P~116PにはこれらのON/OFF切り換えを行うためのクロックCK9~CK16が各々供給され、スイッチ109N~116NにもクロックCK9~CK16が各々供給される。以上がアナログ信号更新部100の構成である。量子化部200は、コンパレータ201および202と、ラッチ回路210と、信号出力部220とにより構成されている。コンパレータ201および202は、差動増幅器150の正相出力端子および逆相出力端子から各々出力される正相アナログ出力信号VOPおよび逆相アナログ出力信号VONを1、0、-1の3値に量子化し、量子化結果を示す量子化データD1およびD0を出力する手段である。さらに詳述すると、コンパレータ201および202には、図示しない基準電圧源から基準電圧VCPPおよびVCPNVCPP>VCPNが与えられる。ここで、正相アナログ出力信号VOPおよび逆相アナログ出力信号VONが±VREFの範囲内の電圧値となる場合、基準電圧VCPPは例えばvr=VREF/2、基準電圧VCPNは例えば-vr=-VREF/2である。コンパレータ201は、VOP>VCPPであり、かつ、VON<VCPNである場合に量子化データD0を1とし、それ以外の場合に量子化データD0を0とする。コンパレータ202は、VOP>VCPNであり、かつ、VON<VCPPである場合に量子化データD1を1とし、それ以外の場合に量子化データD1を0とする。従って、差動増幅器150の出力信号VOPおよびVONと量子化データD0およびD1との関係は次のようになる。VOPおよびVON量子化結果D1D0VOP>VCPP、VON<VCPN111VOP>VCPN、VON<VCPP010VOP<VCPN、VON>VCPP-100ラッチ回路210は、量子化データD0およびD1をクロックCK8に同期して保持する回路である。信号出力部220は、クロックCKAに同期して、ラッチ回路210に保持された量子化データD0およびD1をデータDT0およびDT1として出力する。このデータDT0およびDT1は、量子化結果である1、0、-1の3値を2ビットにより表現した冗長2進符号である。また、信号出力部220は、クロックCKAに同期して、量子化データD0およびD1が示す量子化結果に対応した3値データdkp、dkzおよびdknを出力する。さらに詳述すると、信号出力部220は、量子化データD0およびD1が示す量子化結果が1である場合、データdkpを1とするとともにデータdkzおよびdknを0とし、量子化結果が0である場合、データdkzを1とするとともにデータdkpおよびdknを0とし、量子化結果が-1である場合、データdknを1とするとともにデータdkzおよびdkpを0とする。3値D/A変換部300は、3値データdkp、dkzおよびdknが示す量子化結果を逆量子化したアナログ電圧を発生し、正相入力ノードC1PBおよび逆相入力ノードC1NBに供給する回路である。さらに詳述すると、この3値D/A変換部300は、スイッチ301P、301N、302、303Pおよび303Nを有している。また、この3値D/A変換部300には、基準電圧vrp=vrを発生する電圧源と、基準電圧vrn=-vrを発生する電圧源が接続されている。ここで、データdkpが1である場合には、スイッチ301Pおよび301NがONとなって、正相入力ノードC1PBに基準電圧vrpが、逆相入力ノードC1NBに基準電圧vrnが与えられる。また、データdkzが1である場合には、スイッチ302がONとなって、正相入力ノードC1PBおよび逆相入力ノードC1NB間が短絡される。また、データdknが1である場合には、スイッチ303Pおよび303NがONとなって、正相入力ノードC1PBに基準電圧vrnが、逆相入力ノードC1NBに基準電圧vrpが与えられる。制御部400は、正相アナログ入力部50Pおよび逆相アナログ入力部50Nに対するクロックCK1AおよびCK1Bと、アナログ信号更新部100に対するクロックCK2~CK7およびCK9~CK16と、量子化部200に対するクロックCK8およびCKAを出力することにより巡回型A/D変換器にA/D変換を実行させる手段である。本実施形態における制御部400は、巡回型A/D変換器に正相アナログ信号INPおよび逆相アナログ入力信号INNのサンプリングを行わせて1回のA/D変換を実行させる毎にキャパシタ切り換えフラグCAPEXCを0から1または1から0へ切り換える。キャパシタ切り換えフラグCAPEXCが0である場合、制御部400は、クロックCK9、CK11、CK13、CK15を1、クロックCK10、CK12、CK14、CK16を0とし、スイッチ109Pおよび109N、111Pおよび111N、113Pおよび113N、115Pおよび115NをON、スイッチ110Pおよび110N、112Pおよび112N、114Pおよび114N、116Pおよび116NをOFFとする。この結果、アナログ信号更新部100は、図2に示すようにキャパシタC1Pが入力キャパシタとして正相入力ノードC1PBおよび第1正相中間ノードC1PT間に介挿され、キャパシタC1Nが入力キャパシタとして逆相入力ノードC1NBおよび第1逆相中間ノードC1NT間に介挿され、キャパシタC2Pが帰還キャパシタとして正相帰還ノードC2PBおよび第2正相中間ノードC2PT間に介挿され、キャパシタC2Nが帰還キャパシタとして逆相帰還ノードC2NBおよび第2逆相中間ノードC2NT間に介挿された第1の状態となる。また、キャパシタ切り換えフラグCAPEXCが1である場合、制御部400は、クロックCK9、CK11、CK13、CK15を0、クロックCK10、CK12、CK14、CK16を1とし、スイッチ109Pおよび109N、111Pおよび111N、113Pおよび113N、115Pおよび115NをOFF、スイッチ110Pおよび110N、112Pおよび112N、114Pおよび114N、116Pおよび116NをONとする。この結果、アナログ信号更新部100は、図3に示すようにキャパシタC2Pが入力キャパシタとして正相入力ノードC1PBおよび第1正相中間ノードC1PT間に介挿され、キャパシタC2Nが入力キャパシタとして逆相入力ノードC1NBおよび第1逆相中間ノードC1NT間に介挿され、キャパシタC1Pが帰還キャパシタとして正相帰還ノードC2PBおよび第2正相中間ノードC2PT間に介挿され、キャパシタC1Nが帰還キャパシタとして逆相帰還ノードC2NBおよび第2逆相中間ノードC2NT間に介挿された第2の状態となる。また、本実施形態における制御部400は、巡回型A/D変換器に2回のA/D変換を実行させる毎に入力切り換えフラグINEXCを0から1または1から0へ切り換える。入力切り換えフラグINEXCが0である場合、制御部400は、クロックCK1Bを0としてスイッチ50PBおよび50NBをOFFとする。そして、A/D変換の対象である正相アナログ入力信号INPおよび逆相アナログ入力信号INNのサンプリングを行うタイミングになると、制御部400は、クロックCK1Aを1とし、正相アナログ入力信号INPをスイッチ50PAを介して正相入力ノードC1PBに供給し、逆相アナログ入力信号INNをスイッチ50NAを介して逆相入力ノードC1NBに供給する。一方、入力切り換えフラグINEXCが1である場合、制御部400は、クロックCK1Aを0としてスイッチ50PAおよび50NAをOFFとする。そして、A/D変換の対象である正相アナログ入力信号INPおよび逆相アナログ入力信号INNのサンプリングを行うタイミングになると、制御部400は、クロックCK1Bを1とし、正相アナログ入力信号INPをスイッチ50NBを介して逆相入力ノードC1NBに供給し、逆相アナログ入力信号INNをスイッチ50PBを介して正相入力ノードC1PBに供給する。制御部400は、このように1回のA/D変換を行う毎に、アナログ信号更新部100を第1の状態とするか第2の状態とするかの切り換えを行うとともに、2回のA/D変換を行う毎に、正相アナログ入力信号INPおよび逆相アナログ入力信号INNの各々のサンプリング時における供給先を正相入力ノードとするか逆相入力ノードとするかの切り換えを行う。そして、サンプリング後は、クロックCK2~CKAを所定のパターンに従って発生して、アナログ信号更新部100、量子化部200および3値D/A変換部300に巡回的A/D変換動作を行わせ、所定組数からなる冗長2進符号の組を量子化部200から出力させる。なお、この巡回的A/D変換動作については説明の重複を避けるため、本実施形態の動作説明において明らかにする。デジタル信号処理部500は、冗長/非冗長変換部501と、平均化部502とを有する。冗長/非冗長変換部501は、1回のA/D変換の動作において量子化部200から出力される所定組数の冗長2進符号の組を非冗長形式の所定ビット数のデジタル信号に変換して平均化部502に出力する。平均化部502は、A/D変換結果であるデジタル信号が冗長/非冗長変換部501から所定個数出力される毎に、その所定個数のデジタル信号を平均化して出力する。図4は本実施形態の動作を示すタイムチャートである。また、図5a~eは、A/D変換の過程における巡回型A/D変換器の状態の変化を示す回路図である。以下、これらの図を参照し、本実施形態の動作を説明する。本実施形態において、制御部400は、A/D変換指令が与えられる都度、巡回型A/D変換器にA/D変換を32回実行させるための各部の制御を行う。その際、制御部400は、1回目のA/D変換サイクルではキャパシタ切り換えフラグCAPEXCを0とし、2回目のA/D変換サイクルではキャパシタ切り換えフラグCAPEXCを1とし、という具合にA/D変換サイクルが1回終わる毎にキャパシタ切り換えフラグCAPEXCの切り換えを行う。また、制御部400は、1回目および2回目のA/D変換サイクルでは入力切り換えフラグINEXCを0とし、3回目および4回目のA/D変換サイクルでは入力切り換えフラグINEXCを1とし、という具合にA/D変換サイクルが2回終わる毎に入力切り換えフラグINEXCの切り換えを行う。図4にはA/D変換指令が与えられた後の最初のA/D変換サイクルでの動作が示されている。このA/D変換サイクルでは、CAPEXC=0、INEXC=0となっている。A/D変換サイクルが始まると、制御部400は、まず、クロックCK2、CK3、CK4、CK5およびCK6を1、クロックCK1、CK7、CK8およびCKAを0とする。これにより正相アナログ入力部50P、逆相アナログ入力部50Nおよびアナログ信号更新部100は、図5aに示す状態となり、キャパシタC1P、C2P、C1NおよびC2Nの充電電荷が0になる。次に制御部400は、クロックCK5を0にした後、クロックCK1を1とする。これにより巡回型A/D変換器は、図5bに示す状態となる。この状態では、差動増幅器150の正相入力端子および逆相入力端子が仮想接地され、正相入力ノードC1PBとこの仮想接地点との間にキャパシタC1PおよびC2Pが並列に介挿され、逆相入力ノードC1NBとこの仮想接地点との間にキャパシタC1NおよびC2Nが並列に介挿されている。従って、正相アナログ入力信号INPの電圧値が例えばV0、逆相アナログ入力信号INNの電圧値が例えば-V0であり、キャパシタC1P、C2P、C1NおよびC2Nの容量値が例えばCである場合、Q0=CV0の電荷がキャパシタC1PおよびC2Pの各々に蓄積され、-Q0=-CV0の電荷がキャパシタC1NおよびC2Nの各々に蓄積される。次に制御部400は、クロックCK4を0にした後、クロックCK1およびCK6を0とし、次いでクロックCK4を1とし、次いでクロックCK5を1とする。これにより巡回型A/D変換器は、図5cに示す状態となり、キャパシタC1PおよびC2P間で充電電圧の平均化が行われ、キャパシタC1NおよびC2N間で充電電圧の平均化が行われる。このとき差動増幅器150からキャパシタC2PおよびC1Pの充電電圧に等しい電圧値の正相アナログ出力信号VOPVと、キャパシタC2NおよびC1Nの充電電圧に等しい電圧値の逆相アナログ出力信号VON=-V0が出力され、これらの出力信号VOPおよびVONの量子化結果を示す量子化データD0およびD1がコンパレータ201および202から出力される。そして、制御部400は、この状態においてクロックCK8を所定時間だけ1とした後、クロックCK8を0に戻し、このときコンパレータ201および202が出力している量子化データD0およびD1をラッチ回路210に保持させる。そして、制御部400は、クロックCK8を1から0に戻すとき、クロックCK3を0とし、クロックCKAを1とする。これにより巡回型A/D変換器は、図5dに示す状態となる。この状態において信号出力部220は、クロックCKAが1になった時点における量子化データD0およびD1すなわち、VOPVおよびVON=-V0についての量子化結果に応じて3値データdkp、dkzおよびdknを出力する。さらに詳述すると、クロックCKAが1になった時点における量子化データD0およびD1が1を示す場合にはデータdkpを、0を示す場合にはデータdkzを、-1を示す場合にはデータdknを1にする。そして、3値D/A変換部300は、3値データdkp、dkzおよびdknに対応したアナログ電圧をアナログ信号更新部100のキャパシタC1PおよびC1Nに対して出力する。具体的には3値D/A変換部300は、データdkzが1量子化結果=0である場合にはキャパシタC1PおよびC1N間を短絡し、データdkpが1量子化結果=1である場合には基準電圧vrp=vrをキャパシタC1Pに、基準電圧vrn=-vrをキャパシタC1Nに対して出力し、データdknが1量子化結果=-1である場合には基準電圧vrn=-vrをキャパシタC1Pに、基準電圧vrp=vrをキャパシタC1Nに対して出力する。なお、図5dにはデータdkpが1である場合の3値D/A変換部300の状態が図示されている。そして、アナログ信号更新部100では、次のような動作が行われる。まず、量子化結果=0であり、キャパシタC1PおよびC1N間が短絡された場合、差動増幅器150は、正相入力端子および逆相入力端子を仮想接地状態とするために、正相アナログ出力信号VOPおよび逆相アナログ出力信号VONを変化させることにより、キャパシタC1Pの充電電荷を0にするだけの電荷の移動をキャパシタC2PおよびC1P間に発生させ、キャパシタC1Nの充電電荷を0にするだけの電荷の移動をキャパシタC2NおよびC1N間に発生させる。この電荷の移動により、差動増幅器150のキャパシタC2PおよびC2Nの各充電電荷は電荷の移動前の2倍になる。このようにキャパシタC2PおよびC2Nの各充電電荷が各々2倍になるため、正相アナログ出力信号VOPの電圧値はV0からV1=2V0に変化し、逆相アナログ出力信号VONの電圧値は-V0から-V1=-2V0に変化する。また、量子化結果=1である場合には、基準電圧vrに基づく充電電流がキャパシタC1Pに流れ、基準電圧-vrに基づく充電電流がキャパシタC1Nに流れる。従って、差動増幅器150は、3値D/A変換部300が基準電圧vrを出力する前にキャパシタC1Pに充電されていた電荷をキャパシタC2Pに移動させるとともに、基準電圧vrに基づいてキャパシタC1Pに流れる充電電流をキャパシタC2Pに流す。この電荷の移動によりキャパシタC2Pの充電電荷はQ0=CV0からQ1=2CV0-2Cvrに変化する。また、差動増幅器150は、3値D/A変換部300が基準電圧-vrを出力する前にキャパシタC1Nに充電されていた電荷をキャパシタC2Nに移動させるとともに、基準電圧-vrに基づいてキャパシタC1Nに流れる充電電流をキャパシタC2Nに流す。この電荷の移動によりキャパシタC2Nの充電電荷は-Q0=-CV0から-Q1=-2CV02Cvrに変化する。従って、正相アナログ信号VOPの電圧値はV0からV1=2V0-vrに変化し、逆相アナログ出力信号VONの電圧値は-V0から-V1=-2V0vrに変化する。量子化結果=-1である場合も量子化結果=1である場合と基本的に同様な動作が行われる。この場合、基準電圧-vrがキャパシタC1Pに出力され、基準電圧vrがキャパシタC1Nに出力されるため、正相アナログ信号VOPの電圧値はV0からV1=2V0vrに変化し、逆相アナログ出力信号VONの電圧値は-V0から-V1=-2V0-vrに変化する。このようにして量子化結果に応じて正相アナログ出力信号VOPおよび逆相アナログ出力信号VONが更新されると、この更新後の正相アナログ出力信号VOPおよび逆相アナログ出力信号VONについての量子化データD0およびD1がコンパレータ201および202から出力される。制御部400は、この状態においてクロックCKAを立ち下げて信号出力部220を出力保持状態にするとともに、クロックCK8を立ち上げてラッチ回路210をスルー状態とする。そして、クロックCK8を所定時間だけ1とした後、クロックCK8を0に戻し、このときコンパレータ201および202が出力している量子化データD0およびD1VOP=V1およびVON=-V1についての量子化結果をラッチ回路210に保持させる。そして、制御部400は、クロックCK8を1から0に戻すとき、クロックCK3およびCK7を1とし、クロックCK2を0とする。これにより巡回型A/D変換器は、図5eに示す状態となる。この状態では、正相アナログ出力信号VOP=V1および逆相アナログ出力信号VON=-V1が直列接続されたキャパシタC1PおよびC1Nに印加される。この結果、キャパシタC1PおよびC1Nの容量値がいずれもCである場合には、キャパシタC1PおよびC1Nの各々にV1/Cの電荷が蓄積される。次に制御部400は、クロックCK2およびCKAを1とし、クロックCK3およびCK7を0とする。この結果、巡回型A/D変換器は、再び図5dに示す状態となる。このとき、クロックCKAが1となることによりその時点においてラッチ回路210が出力している正相アナログ出力信号VOP=V1および逆相アナログ出力信号VON=-V1についての量子化データD0およびD1が信号出力部220に取り込まれ、冗長2進符号DT0およびDT1と、3値データdkp、dkzおよびdknが量子化データD0およびD1に基づいて更新される。この結果、上述と同様、3値D/A変換部300による基準電圧の出力と、アナログ信号更新部100による正相アナログ出力信号VOPおよびVONの更新が行われる。以下、同様であり、制御部400は、巡回型A/D変換器を図5dに示す状態と図5eに示す状態へ交互に切り換え、現在の正相アナログ出力信号VOPおよび逆相アナログ出力信号VONを2倍にして前回の量子化結果1、0、-1に対応した基準電圧を減算することにより正相アナログ出力信号VOPおよび逆相アナログ出力信号VONを更新し、この更新後の正相アナログ出力信号VOPおよび逆相アナログ出力信号VONを量子化する処理を繰り返す。そして、この量子化の繰り返しにより得られる所定組数の冗長2進符号の組が冗長/非冗長変換部501に供給され、所定ビット数からなる非冗長形式のデジタル信号に変換される。以上が1回のA/D変換サイクルにおける巡回型A/D変換器の動作である。本実施形態では、A/D変換指令が制御部400に与えられる都度、このようなA/D変換サイクルが32回繰り返される。そして、平均化部502は、冗長/非冗長変換部501から得られる32回分のデジタル信号A/D変換結果に基づいて、最終的なA/D変換結果を示すデジタル信号を生成する。さらに詳述すると、平均化部502は、まず、32回分のA/D変換結果のうち入力切り換えフラグINEXCが0であるときに得られるA/D変換結果、すなわち、4k1番目および4k2番目k=0、1、2...のA/D変換結果を平均化する。また、入力切り換えフラグINEXCが1であるときに得られるA/D変換結果、すなわち、4k3番目および4k4番目k=0、1、2...のA/D変換結果を平均化する。そして、前者の平均値と、後者の平均値の符号を反転した平均値との平均値を算出する。このようにして最終的に得られる平均値が最終的なA/D変換結果を示すデジタル信号となる。本実施形態において、アナログ信号更新部100が正相アナログ出力信号VOPおよび逆相アナログ出力信号VONの更新を行うための係数乗算処理を行う際の係数は、差動増幅器150の入力側に設けられる入力キャパシタと帰還経路に介挿される帰還キャパシタの容量値の比により定まる。従って、アナログ信号更新部100の各キャパシタの容量値が設計目標から外れるような場合、何ら策を講じないと、アナログ信号更新部100が係数乗算処理を行うときの係数が設計目標から外れ、A/D変換結果に誤差が発生する。しかしながら、本実施形態では、制御部400による制御の下、1回のA/D変換が行われる毎に、アナログ信号更新部100が、キャパシタC1PおよびC1Nを入力キャパシタ、キャパシタC2PおよびC2Nを帰還キャパシタとする第1の状態と、キャパシタC2PおよびC2Nを入力キャパシタ、キャパシタC1PおよびC1Nを帰還キャパシタとする第2の状態とに交互に切り換えられる。従って、いずれかのキャパシタの容量値と設計目標との間に誤差が生じた場合、その誤差がA/D変換の動作に与える影響は、そのキャパシタが入力キャパシタとなるA/D変換サイクルとそのキャパシタが帰還キャパシタとなるA/D変換サイクルとで逆になる。さらに詳述すると、そのキャパシタが入力キャパシタとなるA/D変換サイクルにおいて、そのキャパシタの誤差の影響により係数乗算処理の係数が例えば設計目標よりも小さくなったすると、そのキャパシタが帰還キャパシタとなるA/D変換サイクルでは、そのキャパシタの誤差の影響により係数乗算処理の係数が設計目標よりも大きくなる。このため、そのキャパシタが入力キャパシタとなるA/D変換サイクルにおいて、そのキャパシタの誤差の影響によりA/D変換結果に正の誤差が生じたとすると、そのキャパシタが帰還キャパシタとなるA/D変換サイクルでは、そのキャパシタの誤差の影響によりA/D変換結果に負の誤差が発生し易くなる。従って、複数回に亙ってA/D変換を行い、このA/D変換の結果を平均化すると、A/D変換結果に生じる誤差が相殺され、キャパシタの容量値に製造ばらつきが発生する状況でも、A/D変換の精度を高くすることができる。また、本実施形態では、差動信号である正相アナログ入力信号INPおよび逆相アナログ入力信号INNをサンプルホールドして差動信号のA/D変換を行う。ここで、仮に正相アナログ入力信号INPの出力先を正相入力ノードC1PBに固定し、逆相アナログ入力信号INNの出力先を逆相入力ノードC1NBに固定したとすると、サンプルホールドにより正相入力ノードC1PBおよび逆相入力ノードC1NBに保持される各信号に不均衡なノイズが重畳し例えば正相入力ノードC1PBに大きなノイズが発生し、逆相入力ノードC1NBに小さなノイズが発生し、A/D変換結果に誤差を生じさせる問題がある。このような不均衡なノイズが重畳されるのは、正相アナログ入力信号INPのサンプルホールドを行う回路が受けるチャージインジェクションやクロックフィードスルーの影響と、逆相アナログ入力信号INNのサンプルホールドを行う回路が受けるチャージインジェクションやクロックフィードスルーの影響とに差があるからである。しかしながら、本実施形態では、正相アナログ入力信号INPの出力先を正相入力ノードC1PB、逆相アナログ入力信号INNの出力先を逆相入力ノードC1NBとする2回のA/D変換サイクルと、正相アナログ入力信号INPの出力先を逆相入力ノードC1NB、逆相アナログ入力信号INNの出力先を正相入力ノードC1PBとする2回のA/D変換サイクルとを交互に繰り返すようにしている。従って、前者のA/D変換サイクルと、後者のA/D変換サイクルとでA/D変換結果に生じる誤差が大小異なったものとなり、あるいは極性の異なったものとなる。従って、複数回に亙ってA/D変換を行い、このA/D変換の結果を平均化すると、A/D変換結果に生じる誤差が少なくなる。また、本実施形態によれば、連続した2回のA/D変換サイクルのうち一方のA/D変換サイクルでは、第1の状態を形成するための配線パターンを介して、キャパシタC1PおよびC2Pが正相入力ノードC1PBに、キャパシタC1NおよびC2Nが逆相入力ノードC1NBに接続され、他方のA/D変換サイクルでは第2の状態を形成するための配線パターンを介してキャパシタC2Pが正相入力ノードC1PBに、キャパシタC2Nが逆相入力ノードC1NBに接続される。このため、両A/D変換サイクルにおいて例えばスイッチ50PAおよび50NAがサンプルホールド用スイッチとして動作する場合、サンプルホールド用スイッチ自体に変わりがなくても、正相入力ノードC1PBおよび逆相入力ノードC1NBに接続される配線の寄生容量が変化し、両A/D変換サイクル間で、正相入力ノードC1PBおよび逆相入力ノードC1NBの各信号に現われるチャージインジェクションやクロックフィードスルーの影響に差が生じる場合がある。従って、複数回に亙ってA/D変換を行い、このA/D変換の結果を平均化することにより、A/D変換結果に生じる誤差をさらに少なくすることができる。このように本実施形態によれば、A/D変換の誤差が低減された高精度の巡回型A/D変換器を実現することができる。以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。1上記実施形態ではデジタル信号処理部500および制御部400を巡回型A/D変換器の内部に設けたが、これらの一方または両方を外部に設けてもよい。2上記実施形態ではこの発明を巡回型A/D変換器に適用したが、この発明は巡回型A/D変換器以外のA/D変換器に適用してもよい。3上記実施形態では、容量切り換えフラグCAPEXCを1回のA/D変換毎に切り換え、入力切り換えフラグINEXCを2回のA/D変換毎に切り換えたが、容量切り換えフラグCAPEXCを2回のA/D変換毎に切り換え、入力切り換えフラグINEXCを1回のA/D変換毎に切り換えてもよい。あるいは容量切り換えフラグCAPEXCおよび入力切り換えフラグINEXCの両方を1回のA/D変換毎に切り換えてもよい。4容量切り換えフラグCAPEXCおよび入力切り換えフラグINEXCをA/D変換サイクルに同期させて切り換える複数種類の切り換えパターンを巡回型A/D変換器に記憶させ、A/D変換の実動作時にいずれの切り換えパターンを採用するかをトリミング等により設定するようにしてもよい。5上記実施形態では、差動信号のA/D変換を行うA/D変換器にこの発明を提供したが、この発明は差動構成でないシングルエンド型のA/D変換器にも適用可能である。