夫々がMOSFET構造からなる複数のメモリセルと、前記メモリセルを選択的に駆動するドライバと、を含む不揮発性半導体メモリであって、前記ドライバは、書込対象となるメモリセルにデータを書き込ませるべき書込指令に応じて、電源電圧に基づき当該電源電圧よりも高いソース電圧を前記メモリセルの内の少なくとも書込対象メモリセル各々のソース領域に印加する第1駆動部と、前記書込指令に応じて、前記書込対象メモリセル各々の内で第1論理レベルのデータ書き込み対象となる書込対象メモリセルのドレイン領域には所定の低電圧を印加することによりこの書込対象メモリセル内に書込電流を流す一方、前記第1論理レベルとは異なる第2論理レベルのデータ書き込み対象となる書込対象メモリセルのドレイン領域には前記電源電圧よりも高い電圧を書込禁止電圧として印加することによりこの書込対象メモリセル内に前記書込電流が流れ込むのを禁止する第2駆動部と、を有することを特徴とする不揮発性半導体メモリ。前記第2駆動部は、前記電源電圧を昇圧して前記書込禁止電圧を生成する昇圧回路と、前記書込指令に応じて、前記書込対象メモリセルのドレイン領域に前記書込禁止電圧を印加する第1トランジスタと、前記書込指令に応じて、前記第1論理レベルのデータが供給された場合にはオン状態となって接地電圧を前記書込対象メモリセルのドレイン領域に印加する一方、前記第2論理レベルのデータが供給された場合にはオフ状態となる第2トランジスタと、を含むことを特徴とする請求項1記載の不揮発性半導体メモリ。前記第2駆動部は、前記書込対象メモリセルのソース領域の電圧を前記書込禁止電圧としこれを前記第2論理レベルのデータ書き込み対象となる前記書込対象メモリセルのドレイン領域に中継供給するスイッチング手段を含むことを特徴とする請求項1記載の不揮発性半導体メモリ。前記スイッチング手段は、前記第2論理レベルのデータが供給された場合にオン状態となって前記書込対象メモリセルのソース領域の電圧を前記書込禁止電圧として取り込む第1トランジスタと、前記書込指令に応じて前記第1トランジスタが取り込んだ前記書込禁止電圧を前記書込対象メモリセルのドレイン領域に印加する第2トランジスタとを、含み、前記第2駆動部は、前記書込指令に応じて、前記第1論理レベルのデータが供給された場合にはオン状態となって接地電圧を前記書込対象メモリセルのドレイン領域に印加する一方、前記第2論理レベルのデータが供給された場合にはオフ状態となる第3トランジスタを更に有することを特徴とする請求項3記載の不揮発性半導体メモリ。前記メモリセルは、スプリットゲート型のMOSFET構造を有することを特徴とする請求項1~4のいずれか1に記載の不揮発性半導体メモリ。本発明は、誤ったデータ書き込みを防止することが可能な半導体不揮発性メモリを提供することを目的とする。本発明による半導体不揮発性メモリは、夫々がMOSFET構造からなる複数のメモリセルと、前記メモリセルを選択的に駆動するドライバと、を含む不揮発性半導体メモリであって、前記ドライバは、書込対象となるメモリセルにデータを書き込ませるべき書込指令に応じて、電源電圧に基づき当該電源電圧よりも高いソース電圧を前記メモリセルの内の少なくとも書込対象メモリセル各々のソース領域に印加する第1駆動部と、前記書込指令に応じて、前記書込対象メモリセル各々の内で第1論理レベルのデータ書き込み対象となる書込対象メモリセルのドレイン領域には所定の低電圧を印加することによりこの書込対象メモリセル内に書込電流を流す一方、前記第1論理レベルとは異なる第2論理レベルのデータ書き込み対象となる書込対象メモリセルのドレイン領域には前記電源電圧よりも高い電圧を書込禁止電圧として印加することによりこの書込対象メモリセル内に前記書込電流が流れ込むのを禁止する第2駆動部と、を有する。本発明においては、メモリセル各々の内で第1論理レベルのデータ書き込み対象となるメモリセルに対しては、そのソース領域及びドレイン領域間に書込電流を流すことにより、このメモリセルを第1論理レベルのデータ書込状態に設定する。一方、第2論理レベルのデータ書き込み対象となるメモリセルに対しては、そのソース領域に高電圧のソース電圧を印加すると共に、そのドレイン領域に電源電圧よりも高い書込禁止電圧を印加してこのメモリセル内に書込電流が流れ込むのを禁止することにより、第2論理レベルのデータ書込状態に設定するようにしている。従って、第1論理レベルのデータ書き込み対象となるメモリセルの数が多い為に書込電流が増大し、それに伴い電源電圧が低下してしまっても、第2論理レベルのデータ書き込み対象となるメモリセルに印加される書込禁止電圧を、書込電流を阻止し得る程度の高電圧に維持することが可能となる。よって、第2論理レベルのデータが書き込まれるべきメモリセルに第1論理レベルのデータが書き込まれてしまうという誤った書き込みが防止される。本発明による半導体不揮発性メモリにおいては、メモリセル各々の内で第1論理レベルのデータ書き込み対象となるメモリセルに対しては、そのソース領域に高電圧のソース電圧を印加すると共に、そのドレイン領域には低電圧を印加することによりこのメモリセル内に書込電流を流す。一方、第2論理レベルのデータ書き込み対象となるメモリセルに対しては、ソース領域に高電圧のソース電圧を印加すると共に、ドレイン領域には電源電圧よりも高い書込禁止電圧を印加することによりこのメモリセル内に書込電流が流れ込むのを禁止する。図1は、半導体不揮発性メモリの全体構成を示すブロック図である。図1に示すように、かかる半導体不揮発性メモリは、メモリセルアレイ100、ロウドライバ104、カラムドライバ106及びコントローラ108を有する。メモリセルアレイ100には、ビットラインBL1~BLMMは2以上の整数が配列されており、ビットラインBL1~BLMに交叉した状態で、ワードラインWL1~WLNNは1以上の整数及びソースラインSL1~SLN2が配列されている。ソースラインSL1~SLN2及びワードラインWL1~WLNは、WL1SL1WL2WL3SL2WL4の如き順に配列されており、これらワードラインWL、ソースラインSL及びビットラインBLの各交叉部に、図2に示す如きスプリット構造を有するメモリセル10が形成されている。図2に示すように、メモリセル10は、例えばスプリットゲート型のnチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorから構成されている。すなわち、メモリセル10は、p型のシリコン基板11の上面に形成されているn型のソース領域12及びドレイン領域13を覆うように、SiO2からなるゲート絶縁膜14及び選択ゲート電極15が積層形成されている構造を有する。ただし、メモリセル10においては、図2に示すように、ゲート絶縁膜14内にフローティングゲート電極15が含まれている。コントローラ108は、読出又は消去指令が供給された場合には、その読出又は消去元を示すアドレス情報をロウドライバ104に供給する。また、書込指令が供給された場合には、コントローラ108は、書込動作を実施させるべき書込動作信号PROGをロウドライバ104及びカラムドライバ106に供給する。更に、コントローラ108は、その書き込み先を示すアドレス情報をロウドライバ104に供給すると共に、1ワードラインWLに接続されているM個のメモリセル10各々に書き込むべき書込データDT1~DTMをカラムドライバ106に供給する。ロウドライバ104は、コントローラ108から供給された書込動作信号PROGに応じて、メモリセルアレイ100に形成されているワードラインWL1~WLNの内の1のワードラインWLを上記したアドレス情報に基づいて選択し、このワードラインWLにゲート電圧を供給する。これにより、ゲート電圧が供給された1のワードラインWLに接続されているメモリセル10の各々がデータの読出、消去又は書込対象となる。更に、ロウドライバ104は、データの読出、消去又は書込に対応した各種電圧を生成し、これをソースラインSLに印加する。カラムドライバ106は、コントローラ108から供給された書込動作信号PROGに応じて、データの読出、消去又は書込に対応した各種電圧を生成し、これを対応するビットラインBL1~BLMの各々に印加する。このように、図1に示される半導体不揮発性メモリは、マトリクス状に配列された複数のメモリセル10と、メモリセル10を駆動するドライバ部ロウドライバ104、カラムドライバ106及びコントローラ108を含むと、を有する。次に、図1に示される半導体不揮発性メモリの書込動作について説明する。先ず、書込動作信号PROGに応じて、ロウドライバ104が、上記したアドレス情報に基づき1のワードラインWLを書き込み対象とすべき選択電圧をこのワードラインWLに印加する。更に、ロウドライバ104は、この半導体不揮発性メモリを駆動すべく供給された電源電圧VDDに基づき高電圧のソース電圧VPPを生成し、これを書込動作信号PROGに応じて、このワードラインWLに隣接するソースラインSLに印加する。尚、ソース電圧VPPは、電源電圧VDDよりも高い電圧値を有する。また、書込動作信号PROGに応じて、カラムドライバ106に設けられている書込制御部WCが、コントローラ108から供給された書込データDT1~DTM各々に対応した電圧後述するを生成し、夫々ビットラインBL1~BLMの各々に印加する。図3は、かかる書込制御部WCの内部構成の一例を示す図である。図3に示すように、書込制御部WCは、ビットラインBL1~BLM各々毎に設けられた、夫々同一の内部構成を有する書込電圧生成回路201~20Mからなる。書込電圧生成回路201~20Mの各々は、昇圧回路21、第1基準電圧発生回路22、第2基準電圧発生回路23、インバータ24、pチャネル型のMOSFETであるFET25、nチャネル型のMOSFETであるFET26及び27から構成される。昇圧回路21は、図4a又は図4bに示す如く、書込動作信号PROGが書込動作を促す論理レベル1の状態にある間に亘り、電源電圧VDDを昇圧することにより、この電源電圧VDDよりも高電圧のピーク電圧VMMを有する書込禁止電圧VPROGを生成し、これをFET25のソース端子に供給する。第1基準電圧発生回路22は、書込動作信号PROGが書込動作を促す論理レベル1の状態にある間は、FET25をオン状態にする電圧を有する第1基準電圧Vref1を生成してFET25のゲート端子に供給する。また、書込動作信号PROGが論理レベル0の状態にある間は、第1基準電圧発生回路22は、FET25をオフ状態にする電圧を有する第1基準電圧Vref1を生成しこれをFET25のゲート端子に供給する。第2基準電圧発生回路23は、書込動作信号PROGが書込動作を促す論理レベル1の状態にある間は、FET27をオン状態にする電圧を有する第2基準電圧Vref2を生成してFET27のゲート端子に供給する。また、書込動作信号PROGが論理レベル0の状態にある間は、第2基準電圧発生回路23は、FET27をオフ状態にする電圧を有する第2基準電圧Vref2を生成しこれをFET27のゲート端子に供給する。インバータ24は、コントローラ108から供給された書込データDTの論理レベルを反転させた信号を、FET26のゲート端子に供給する。FET25は、書込動作信号PROGが書込動作を促す論理レベル1の状態にある場合に、第1基準電圧発生回路22から供給された第1基準電圧Vref1に応じてオン状態となり、昇圧回路21から供給された書込禁止電圧VprogをビットラインBLに印加する。FET27は、書込動作信号PROGが書込動作を促す論理レベル1の状態にある場合に、第2基準電圧発生回路23から供給された第2基準電圧Vref2に応じてオン状態となり、そのソース端子に印加されている低電位の接地電圧GNDを、ドレイン端子を介してFET26のソース端子に供給する。FET26は、論理レベル1を示す書込データDTが供給された場合にはオフ状態となる一方、論理レベル0を示す書込データDTが供給された場合にはオン状態となり、FET27から供給された接地電圧GNDをビットラインBLに供給する。図3に示す構成により、書込制御部WCは、論理レベル0の書込データDTが書き込まれるべきメモリセル10が接続されているビットラインBLには、図4aに示す如き低電圧VTを印加する。例えば、書込データDT1が論理レベルが0である場合には、書込電圧生成回路201のFET26がオン状態となり、低電位である接地電圧GNDがFET26及び27を介してビットラインBL1に印加される。すなわち、この間、高電圧である書込禁止電圧VprogがFET25を介してビットラインBL1に印加されているものの、低電圧である接地電圧GNDもFET26及び27を介してビットラインBL1に印加されるので、ビットラインBL1上の電圧、つまりメモリセル10のドレイン領域13には、図4aに示す如き低電圧VTが印加されることになる。尚、メモリセル10のソース領域12には、図4aに示す如く、ロウドライバ104から供給された高電圧のソース電圧VPPが印加されている。よって、メモリセル10のソース領域12には高電圧VPP、ドレイン領域13には低電圧VTが印加されることになるので、ソース領域12及びドレイン領域13間に書込電流が流れる。かかる書込電流に伴い、ビットラインBL1に接続されているメモリセル10のフローティングゲート領域には電子が注入され、このメモリセル10は、論理レベル0のデータが書き込まれた状態に設定される。一方、論理レベル1の書込データDTが書き込まれるべきメモリセル10が接続されているビットラインBLには、書込制御部WCは、図4bに示す如く書込禁止電圧Vprogを印加する。例えば、書込データDT2が論理レベルが1である場合には、書込電圧生成回路202のFET26がオフ状態となるので、図4bに示す如く、昇圧回路21から送出された高電圧のピーク電圧VMMを有する書込禁止電圧VprogだけがFET25を介してビットラインBL2に印加される。つまり、高電圧の書込禁止電圧VprogがビットラインBL2を介してメモリセル10のドレイン領域13に印加されるのである。尚、この間、メモリセル10のソース領域12には、ロウドライバ104から供給された高電圧のソース電圧VPPが印加されている。よって、メモリセル10のソース領域12及びドレイン領域13には共に高電圧Vprog、VPPが印加されることになるので、ソース領域12及びドレイン領域13間に上記した如き書込電流が流れることはない。従って、ビットラインBL2に接続されているメモリセル10のフローティングゲート領域に対しては電子の注入が為されないので、このメモリセル10は、論理レベル1のデータが書き込まれた状態に設定される。ここで、上述した如き論理レベル0を有するデータの書き込みが同時に為されるメモリセル10の数が多いと、各メモリセルに流れ込む書込電流の合計電流が大となり、電源電圧VDDの低下が生じる場合がある。尚、論理レベル1を書き込むべきメモリセル10のドレイン領域13には、上記した如き書込電流の発生を禁止する為の書込禁止電圧Vprogが印加されるが、電源電圧VDDの低下に伴いこの書込禁止電圧Vprogも低下してしまう。この際、ドレイン領域13に印加される高電圧の書込禁止電圧Vprogが、ソース領域12に印加される高電圧のソース電圧VPPに対して所定電圧値以上低下してしまうと、メモリセル10に書込電流が流れ込んでしまい、本来、論理レベル1の書き込みが為されるべきメモリセル10に論理レベル0の誤った書き込みが為されてしまうという問題が生じる。しかしながら、図3に示される書込制御部WCでは、昇圧回路21によって電源電圧VDDの電圧値を昇圧することにより書込禁止電圧Vproを生成するようにしているので、このような誤った書き込みが防止される。つまり、書込電流の増大に伴う電源電圧VDDの低下量を予め想定しておき、この低下量の分だけ電源電圧VDDを昇圧したものを書込禁止電圧Vproとすれば、例え電源電圧VDDが低下してしまっても、書込禁止電圧Vproは書込電流を阻止し得る程度の高電圧に維持することが可能となる。これにより、論理レベル1のデータ書き込み対象となるメモリセル10に対して、論理レベル0のデータ書き込まれてしまうという誤った書き込みを防止することが可能となる。尚、書込電圧生成回路201~20M各々の内部構成としては、図3に示されるものに代わり、図5に示す如き構成を採用しても良い。図5に示す書込電圧生成回路20では、図3に示される構成中から昇圧回路21を省くと共に、レベルシフタ31、pチャネル型MOSFETであるFET32及び33を追加した点を除く他の構成は、図3に示されるものと同一である。よって、以下に、レベルシフタ31、FET32及び33各々の動作を中心にして、図5に示される書込電圧生成回路20の動作について説明する。図5において、レベルシフタ31は、インバータ24によって論理反転された信号、つまり書込データDTの論理レベルを反転させた信号のレベルを、FET32を駆動し得るレベルにシフトし、このレベルシフトした反転書込データ信号WSをFET32のゲート端子に供給する。FET32のソース端子はソースラインSLに接続されており、そのドレイン端子はFET25のソース端子に接続されている。FET32は、そのゲート端子に供給された反転書込データ信号WSが論理レベル1に対応したレベルである場合にはオフ状態となる一方、反転書込データ信号WSが論理レベル0に対応したレベルである場合にはオン状態となり、ソースラインSL上の電圧を書込禁止電圧VprogとしてFET25のソース端子に供給する。FET33は、書込データDTの論理レベルが1である場合にはオフ状態にとなる一方、書込データDTの論理レベルが0である場合にはオン状態となり、電源電圧VDDをFET25のソース端子に供給する。次に、図5に示される構成を有する書込電圧生成回路20の動作について説明する。先ず、コントローラ108から書込動作を促す論理レベル1の書込動作信号PROGが供給され、更に論理レベル0の書込データDTが供給された場合には、書込電圧生成回路20のFET25~27がオン状態、FET33がオン状態、FET32がオフ状態となる。これにより、FET33及び25を介して電源電圧VDDがビットラインBLに印加されると共に、接地電圧GNDがFET27及び26を介してビットラインBLに印加される。よって、ビットラインBL上の電圧、つまりメモリセル10のドレイン領域13には、図4aに示す如き低電圧VTが印加されることになる。尚、この間、図4aに示す如く、ロウドライバ104から供給された高電圧のソース電圧VPPがソースラインSLを介してメモリセル10のソース領域12に印加される。よって、メモリセル10のソース領域12には高電圧VPP、ドレイン領域13には低電圧VTが印加されることになり、ソース領域12及びドレイン領域13間に書込電流が流れる。かかる書込電流に伴い、ビットラインBLに接続されているメモリセル10のフローティングゲート領域には電子が注入され、このメモリセル10は、論理レベル0のデータが書き込まれた状態に設定される。一方、論理レベル1の書込データDTが供給された場合には、書込電圧生成回路20のFET25及び27がオン状態、FET26がオフ状態、FET33がオフ状態、FET32がオン状態となる。これにより、FET32が、ソースラインSLに印加されているソース電圧VPPを書込禁止電圧Vprogとし、これをFET25を介してビットラインBLに印加する。従って、ソース電圧VPPがメモリセル10のソース領域12に印加されると共に、このソース電圧VPPと等しい電圧値を有する書込禁止電圧Vprogがメモリセル10のドレイン領域13に印加されることになる。よって、このメモリセル10のソース領域12及びドレイン領域13間に書込電流が流れることはないので、このメモリセル10は、論理レベル1のデータが書き込まれた状態に設定される。このように、図5に示す構成を有する書込電圧生成回路20は、論理レベル1の書込データDTが書き込まれるべきメモリセル10に対しては、FET32が、このメモリセル10のソース領域12に印加されているソース電圧VPPを書込禁止電圧Vprogとしてドレイン領域13に中継供給することにより、書込電流の流れ込みを禁止するようにしている。よって、例え電源電圧VDDが低下してしまっても、メモリセル10のソース領域12及びドレイン領域13間に書込電流が流れることは無いので、論理レベル1の書込データDTが書き込まれるべきメモリセル10に対して論理レベル0のデータが書き込まれてしまうという誤ったデータ書き込みが防止される。尚、書込電圧生成回路20の内部構成として図5に示される構成を採用すれば、上記した如き昇圧回路21が不要となるので、図3に示される内部構成を採用した場合に比して回路規模を縮小化することが可能となる。