"厚いゲート酸化膜を有するトランジスタと、薄いゲート酸化膜を有するトランジスタを含んで構成され、前記薄いゲート酸化膜を有するトランジスタが雑音による回路動作への影響が大きい回路部分に使用された回路と、前記回路内に設けられ、前記薄いゲート酸化膜を有するトランジスタを過電圧から保護する保護回路と、を備え、前記回路に前記厚いゲート酸化膜を有するトランジスタに対応した電源電圧が供給されることを特徴とする半導体集積回路。前記回路は、薄いゲート酸化膜を有する第1及び第2の差動入力トランジスタM1,M2を有する差動増幅回路を含み、前記保護回路は、前記第1の差動入力トランジスタM1に直列に接続され、当該第1の差動入力トランジスタM1を過電圧から保護する、厚いゲート酸化膜を有する第1の保護トランジスタM3と、前記第2の差動入力トランジスタM2に直列に接続され、当該第2の差動入力トランジスタM2を過電圧から保護する、厚いゲート酸化膜を有する第2の保護トランジスタM4と、を含むことを特徴とする請求項1に記載の半導体集積回路。前記回路は、前記第1の差動入力トランジスタM1に前記第1の保護トランジスタM3を介して直列に接続され、薄いゲート酸化膜を有する第1の電流源トランジスタM7と、前記第2の差動入力トランジスタM2に前記第2の保護トランジスタM4を介して直列に接続され、薄いゲート酸化膜を有する第2の電流源トランジスタM8と、を含み、前記保護回路は、前記第1の電流源トランジスタM7に直列に接続され、当該第1の電流源トランジスタM7を過電圧から保護する、厚いゲート酸化膜を有する第3の保護トランジスタM5と、前記第2の電流源トランジスタM8に直列に接続され、当該第2の電流源トランジスタM8を過電圧から保護する、厚いゲート酸化膜を有する第4の保護トランジスタM6と、を備えることを特徴とする請求項2に記載の半導体集積回路。前記第1及び第2の保護トランジスタM3,M4のゲートに共通のバイアス電圧を印加し、前記第3及び第4の保護トランジスタM5,M6のゲートに共通の他のバイアス電圧を印加するバイアス回路を備えることを特徴とする請求項3に記載の半導体集積回路。前記回路は、前記差動増幅回路から出力される差動出力電圧がゲートに印加され、薄いゲート酸化膜を有する出力トランジスタM13と、前記出力トランジスタM13に直列に接続され、厚いゲート酸化膜を有する負荷トランジスタM12を含み、前記保護回路は、前記出力トランジスタM13に直列に接続され、当該出力トランジスタM13を過電圧から保護する、厚いゲート酸化膜を有する第5の保護トランジスタM14を含むことを特徴とする請求項2または請求項3に記載の半導体集積回路。前記回路は、薄いゲート酸化膜を有する第1及び第2の差動入力トランジスタM21,M22を含み、前記保護回路は、前記第1の差動入力トランジスタM21に直列に接続され、当該第1の差動入力トランジスタM21を過電圧から保護する第1の抵抗R1と、前記第2の差動入力トランジスタM22に直列に接続され、当該第2の差動入力トランジスタM22を過電圧から保護する第2の抵抗R2と、を含むことを特徴とする請求項1に記載の半導体集積回路。前記回路は、第1及び第2の差動入力トランジスタM31,M32と、前記第1の差動入力トランジスタM31と直列に接続され、薄いゲート酸化膜を有する第1の電流源トランジスタM33と、前記第2の差動入力トランジスタM32と直列に接続され、薄いゲート酸化膜を有する第2の電流源トランジスタM34とを含み、前記保護回路は、定電流源40と、前記定電流源40にドレインが接続され、ゲートが前記第1の差動入力トランジスタM31と前記第1の電流源トランジスタM33の接続ノードに接続され、前記第1の電流源トランジスタM33を過電圧から保護する第1の保護トランジスタM36と、前記定電流源40にドレインが接続され、ゲートが前記第2の差動入力トランジスタM32と前記第2の電流源トランジスタM34の接続ノードに接続され、前記第2の電流源トランジスタM34を過電圧から保護する第2の保護トランジスタM37と、を含むことを特徴とする請求項1に記載の半導体集積回路。前記第1及び第2の保護トランジスタM36,M37は、厚いゲート酸化膜を有することを特徴とする請求項7に記載の半導体集積回路。前記回路は、第1及び第2の差動入力トランジスタM31,M32と、前記第1の差動入力トランジスタM31と直列に接続され、薄いゲート酸化膜を有する第1の電流源トランジスタM33と、前記第2の差動入力トランジスタM32と直列に接続され、薄いゲート酸化膜を有する第2の電流源トランジスタM34とを含み、前記保護回路は、前記第1の差動入力トランジスタM31に直列に接続され、当該第1の差動入力トランジスタM31を過電圧から保護する、厚いゲート酸化膜を有する第1の保護トランジスタM3と、前記第2の差動入力トランジスタM32に直列に接続され、当該第2の差動入力トランジスタM32を過電圧から保護する、厚いゲート酸化膜を有する第2の保護トランジスタM4と、定電流源40と、前記定電流源40にドレインが接続され、ゲートが前記第1の保護トランジスタM3と前記第1の電流源トランジスタM33の接続ノードに接続され、前記第1の電流源トランジスタM33を過電圧から保護する第3の保護トランジスタM36と、前記定電流源40にドレインが接続され、ゲートが前記第2の保護トランジスタM4と前記第2の電流源トランジスタM34の接続ノードに接続され、前記第2の電流源トランジスタM34を過電圧から保護する第4の保護トランジスタM37と、を含むことを特徴とする請求項1に記載の半導体集積回路。前記第1の差動入力トランジスタM1,M21,M31のバックゲートは、当該第1の差動入力トランジスタM1,M21,M31のソースに接続され、前記第2の差動入力トランジスタM2,M22,M32のバックゲートは、当該第2の差動入力トランジスタM2,M22,M32のソースに接続されていることを特徴とする請求項1乃至9のいずれかに記載の半導体集積回路。図8のオペアンプを例に挙げると、回路全体でフリッカ雑音が占める割合が大きくなるのはPチャネル型トランジスタM61,M62と、Nチャネル型MOSトランジスタM63,M64であることが一般的に知られている。フリッカ雑音を低減するためには、これらの面積を大きくする必要があり、単純に大きくするだけではチップ面積が増大する。また、トランジスタサイズが増加することによって周辺の寄生容量の影響を受け、消費電流が増大する可能性もある。トランジスタの面積を増加せずに、フリッカ雑音を低減する手法として、チョッパー変調技術が知られている。チョッパー変調技術は変調クロックによって、低周波雑音を高周波側へ変調をかける手法である。しかしながら、この手法では変調クロックを生成するクロック生成回路、スイッチ制御回路、スイッチ回路等が必要になり、回路規模が増大する傾向にある。また、フリッカ雑音が支配的な回路が複数組み合わさって構成されるような集積回路ではそれぞれに必要となり、回路規模が増大し、それに伴って消費電流が増加する。また、連続時間システムで使用する場合には、後段にチョッパークロック信号を除去するためのフィルタが必要になる。熱雑音を低減するためには、MOSトランジスタのトランスコンダクタンスを大きくする必要がある。図8のオペアンプを例に挙げると、Pチャネル型MOSトランジスタM61,M62がこれに相当する。トランスコンダクタンスはW/L比を増大させること、ドレイン電流を増加させることで大きくなる。しかしながら、W/L比の増大は面積増大に繋がり、ドレイン電流の増加は消費電流の増加に繋がる。また、熱雑音は広帯域にわたって分布するので、離散時間システムサンプリングデータシステムでは折り返し雑音として信号帯域内に現れ、信号帯域内の雑音が増加する。折り返しによる熱雑音の影響を低減するには、サンプリング周波数を必要信号帯域よりも高い周波数でサンプリングする手法が知られているが、動作周波数が高くなるので消費電流の増大を招く。以上のように、プロセスの微細化が進み、電源電圧の低下に伴ってダイナミックレンジが低下し、アナログ特性が必然的に低下してしまう。このような状況下で、オペアンプ等の半導体集積回路の特性を維持、あるいは向上させるためには、回路規模の増大面積増加や消費電流を増大させなければ達成することが困難であるという問題がある。本発明の半導体集積回路は、厚いゲート酸化膜を有するトランジスタと、薄いゲート酸化膜を有するトランジスタを含んで構成され、前記薄いゲート酸化膜を有するトランジスタが雑音による回路動作への影響が大きい回路部分に使用された回路と、前記回路内に設けられ、前記薄いゲート酸化膜を有するトランジスタを過電圧から保護する保護回路と、を備え、前記回路に前記厚いゲート酸化膜を有するトランジスタに対応した電源電圧が供給されることを特徴とするものである。本発明の半導体集積回路によれば、厚いゲート酸化膜を有するトランジスタを含んで構成された回路内で、雑音による回路動作への影響が大きい回路部分に対して、薄いゲート酸化膜を有するトランジスタを使用することで、効果的に雑音レベルを低減することができる。また、当該回路に供給される電源電圧は厚いゲート酸化膜を有するトランジスタに対応して使用される電源電圧であっても、保護回路の追加で薄いゲート酸化膜を有するトランジスタは過電圧が印加されることなく動作させることができる。更に、厚いゲート酸化膜を有するトランジスタに対応した電源電圧を使用しているので、扱うことのできる信号レベルの低下も最小限に抑えることができ、高性能化が実現できる。また、チョッパー変調技術を適用するなどの大幅な回路追加や低雑音化のための極端な面積増加を回避することができ、回路規模の増加や面積増加はほとんどない。また、消費電流の増加もほとんどなく、低雑音化と高性能化を実現できる。本発明の半導体集積回路は、連続時間システムへの応用はもちろん、離散時間システムサンプリングデータシステムへの応用することができる。<<第1の実施形態>>図1は、本発明の第1の実施形態における低雑音のオペアンプ半導体集積回路の一例を示す回路図である。このオペアンプは、Pチャネル型MOSランジスタ入力型で、シングルエンド出力の構成となっている。微細化プロセスにおいて、主にアナログ回路用途として使用されることが多い厚いゲート酸化膜を有するMOSトランジスタと、主にデジタル回路用途として使用されることが多い薄いゲート酸化膜を有するMOSトランジスタが標準的に用意されている。例えば、0.15μmプロセスでは、厚いゲート酸化膜の膜厚は、約7nm、薄いゲート酸化膜の膜厚は、約3.5nmである。厚いゲート酸化膜を有するMOSトランジスタで使用する電源電圧をVDDHとし、薄いゲート酸化膜を有するMOSトランジスタで使用する電源電圧をVDDLとする。また、GND電位は共にVSSとする。VDDH>VDDLである。オペアンプの電源電圧は厚いゲート酸化膜を有するMOSトランジスタに対応する電源電圧VDDHとする。例えば、VDDHは3.3V、VDDLは1.5Vである。薄いゲート酸化膜を有するPチャネル型MOSトランジスタM1,M2、薄いゲート酸化膜を有するNチャネル型MOSトランジスタM7,M8、厚いゲート酸化膜を有するPチャネル型MOSトランジスタM3,M4,M9及び厚いゲート酸化膜を有するNチャネル型MOSトランジスタM5,M6で1段目の差動増幅回路1が構成されている。このオペアンプはゲート酸化膜厚でみると、薄いゲート酸化膜と厚いゲート酸化膜という2種類のMOSトランジスタで形成されている。Pチャネル型MOSトランジスタM1,M2は、差動入力トランジスタであり、それぞれのゲートに差動入力電圧VINN,VINPが印加される。Pチャネル型MOSトランジスタM9は、電流源トランジスタで、そのソースに電源電圧VDDHが印加され、そのドレインはM1,M2の共通のソースに接続されている。薄いゲート酸化膜を有するNチャネル型MOSトランジスタM7,M8は電流源トランジスタであり、M5,M6がない状態ではオペアンプのカレントミラー回路を形成するものである。薄いゲート酸化膜を有するMOSトランジスタを過電圧から保護する保護回路は、厚いゲート酸化膜を有するPチャネル型MOSトランジスタM3,M4と、Nチャネル型MOSトランジスタM5,M6で構成されている。すなわち、Pチャネル型MOSトランジスタM3は、Pチャネル型MOSトランジスタM1を過電圧から保護する第1の保護トランジスタであり、そのソースはPチャネル型MOSトランジスタM1のドレインに接続されている。Pチャネル型MOSトランジスタM4は、Pチャネル型MOSトランジスタM2を過電圧から保護する第2の保護トランジスタであり、そのソースはPチャネル型MOSトランジスタM2のドレインに接続されている。Nチャネル型MOSトランジスタM5は、Nチャネル型MOSトランジスタM7を過電圧から保護する第3の保護トランジスタである。Nチャネル型MOSトランジスタM6は、Nチャネル型MOSトランジスタM7を過電圧から保護する第4の保護トランジスタである。Nチャネル型MOSトランジスタM5,M7は、Pチャネル型MOSトランジスタM3と接地の間に直列に接続されている。Nチャネル型MOSトランジスタM6,M8は、Pチャネル型MOSトランジスタM4と接地の間に直列に接続されている。Nチャネル型MOSトランジスタM7,M8の各ゲートは共通接続され、この共通接続されたゲートは、Nチャネル型MOSトランジスタM5のドレインに接続されている。また、Nチャネル型MOSトランジスタM7,M8のソースは接地されている。また、厚いゲート酸化膜を有するPチャネル型MOSトランジスタM12負荷トランジスタと、厚いゲート酸化膜を有するNチャネル型MOSトランジスタM13出力トランジスタで2段目の増幅回路2が構成されている。1段目の差動増幅回路1と2段目の増幅回路2の間には、発振防止のために、零点消去用抵抗RZ、位相補償用コンデンサCCが接続されることが好ましい。バイアス回路4は、オペアンプの動作に必要なバイアス電圧を供給する回路であり、厚いゲート酸化膜を有するPチャネル型MOSトランジスタM10,M51,M53,M55,M57と、Nチャネル型MOSトランジスタM11,M52,M54,M56,M58、及び抵抗RB1で構成されている。Nチャネル型MOSトランジスタM52のゲートに印加されるパワーダウン信号PWDBがHレベルになると、Nチャネル型MOSトランジスタM52がオンし、バイアス回路4は動作する。すなわち、バイアス回路4は、Pチャネル型MOSトランジスタM57を介して、Pチャネル型MOSトランジスタM9,M12のゲートに共通の第1のバイアス電圧を印加する。また、バイアス回路4は、Pチャネル型MOSトランジスタM10を介して、保護回路のPチャネル型MOSトランジスタM3,M4の各ゲートに共通の第2のバイアス電圧を印加する。また、バイアス回路4は、Nチャネル型MOSトランジスタM56を介して、保護回路のNチャネル型MOSトランジスタM5,M6の各ゲートに共通の第3のバイアス電圧を印加する。前述のように、フリッカ雑音は低周波で雑音が大きくなり、周波数が高くなるにつれて小さくなる特徴を持っている。特に、音声信号や音響信号を扱う帯域ではフリッカ雑音が主要雑音となることが多く、雑音レベルを低減させる必要がある。図1のオペアンプにおいて、フリッカ雑音が回路に及ぼす影響が大きいトランジスタは、差動入力トランジスタであるPチャネル型MOSトランジスタM1,M2と、電流源トランジスタであるNチャネル型MOSトランジスタM7,M8である。前述のフリッカ雑音算出式1によれば、フリッカ雑音電力Vnf2は、単位面積当たりのゲート酸化膜容量Cox、ゲート面積W×Lに反比例する。また、ゲート酸化膜容量Coxはゲート酸化膜厚に反比例するので、ゲート酸化膜容量Coxはゲート酸化膜厚が薄いほど大きくなる。トランジスタサイズを変更しないゲート面積W×Lは一定で、M1,M2,M7,M8について薄いゲート酸化膜を有するMOSトランジスタを使用した場合、厚いゲート酸化膜を有するMOSトランジスタを使用した場合よりも、ゲート酸化膜容量Coxが大きくなるので、フリッカ雑音は小さくなる。例えば、ゲート面積を一定として、薄いゲート酸化膜を有するMOSトランジスタのゲート酸化膜厚が厚いゲート酸化膜を有するMOSトランジスタのゲート酸化膜厚の半分であったとすると、薄いゲート酸化膜を有するMOSトランジスタのゲート酸化膜容量Coxは厚いゲート酸化膜を有するMOSトランジスタの2倍になる。つまり、フリッカ雑音算出式1でCoxが2倍となるのでフリッカ雑音電力Vnf2は、1/2となり、フリッカ雑音は約3dBデシベルの低減となる。これに対して、厚いゲート酸化膜を有するMOSトランジスタを使用して、低雑音を実現トランジスタの特性を維持するためW/L比は一定とするしようとすると、トランジスタのゲート幅、及びゲート長をそれぞれ√2倍とする必要があり、ゲート面積で2倍の面積増加となってしまう。更に、周辺の配線や寄生容量が増加することとなり、消費電流も増加傾向になる。次に、本実施形態のオペアンプにおける熱雑音の低減効果について説明する。前述のように、熱雑音は低周波から高周波にわたって、一様に分布する。比較的高い周波数を扱う信号や、離散システムサンプリングデータシステムでは主要雑音となるので、雑音レベルを低減させる必要がある。前述の熱雑音算出式2ゲートに印加される入力信号を増幅するによれば、熱雑音を低減するためには、MOSトランジスタのトランスコンダクタンスを大きくする必要がある。図1のオペアンプにおいて、Pチャネル型MOSトランジスタM1,M2がこれに相当する。トランスコンダクタンスは、単位面積当たりのゲート酸化膜容量を大きくすること、W/L比を増大させること、及びドレイン電流を増加させることで大きくなる。例えば、移動度μは変化しないとして、MOSトランジスタのW/L比、及びドレイン電流を変更しないで、Pチャネル型MOSトランジスタM1,M2について、薄いゲート酸化膜を有するMOSトランジスタを使用した場合、厚いゲート酸化膜を有するMOSトランジスタを使用した場合よりも、ゲート酸化膜容量が大きくなるので、トランスコンダクタンスは大きくなり、熱雑音は小さくなる。例えば、MOSトランジスタのW/L比、及びドレイン電流を変更しないとして、薄いゲート酸化膜を有するトランジスタのゲート酸化膜厚が厚いゲート酸化膜を有するトランジスタのゲート酸化膜厚の半分であったとすると、薄いゲート酸化膜を有するトランジスタのゲート酸化膜容量は厚いゲート酸化膜を有するトランジスタの2倍になる。前述のトランスコンダクタンス算出式3でCoxが2倍となるので、トランスコンダクタンスは√2倍となる。従って、熱雑音算出式でVnin2が1√2倍となり、熱雑音は約1.5dBの低減となる。これに対して、厚いゲート酸化膜を有するMOSトランジスタを使用して、低雑音を実現しようとすると、MOSトランジスタのゲート幅を2倍にするか、もしくはドレイン電流を2倍にする必要があり、ゲート面積で2倍の面積増加となる。あるいは、消費電流を2倍にしなくてはならない。更に、オペアンプの差動入力回路などの対となって使用されるような場合には、それぞれの消費電流を2倍にする必要があり、回路全体の消費電流も2倍となってしまう。ところで、オペアンプの電源電圧は厚いゲート酸化膜を有するMOSトランジスタに対応して使用される電源電圧VDDHのため、薄いゲート酸化膜を有するPチャネルトランジスタM1,M2、及びNチャネル型MOSトランジスタM7,M8のドレインソース間電圧VDSは薄いゲート酸化膜を有するMOSトランジスタで許容される最大電圧VDDLMAXを超える可能性がある。すなわち、このままでは、薄いゲート酸化膜を有するPチャネルトランジスタM1,M2、及びNチャネル型MOSトランジスタM7,M8の破壊や劣化が生じるおそれがある。そこで、本実施形態のオペアンプにおいては、各MOSトランジスタM1,M2,M7,M8のドレイン側に過電圧最大電圧VDDLMAXを超える電圧が印加されないように、前述のPチャネル型MOSトランジスタM3、M4からなる保護回路と、Nチャネル型MOSトランジスタM5、M6からなる保護回路を追加し、動作状態において薄いゲート酸化膜を有するPチャネル型MOSトランジスタM1,M2、及びNチャネル型MOSトランジスタM7,M8のドレインソース間電圧を最大電圧VDDLMAXより低い適切な電圧に維持している。また、動作状態において薄いゲート酸化膜を有するPチャネル型MOSトランジスタM1,M2、及びNチャネル型MOSトランジスタM7,M8のゲートソース間電圧を最大電圧VDDLMAXより低い適切な電圧に維持するようにバイアス回路4の第2及び第3のバイアス電圧を設定している。図2はNチャネル型MOSトランジスタを使用した保護回路の例であり、図1のオペアンプのM5、M7にも適用することができる。薄いゲート酸化膜を有するNチャネル型MOSトランジスタM1Xと、厚いゲート酸化膜を有するNチャネル型MOSトランジスタM2Xとが直列接続されている。つまり、M1XのドレインとM2Xのソースが接続されている。M1XのソースはGND電位VSSとする。また、M1Xのゲート電位をVBIAS1、M2Xのゲート電位をVBIAS2とする。例えば、薄いゲート酸化膜を有するNチャネル型MOSトランジスタM1Xのゲート-ソース間電圧をVGSM1、ドレインソース間電圧をVDSM1とし、厚いゲート酸化膜を有するNチャネル型MOSトランジスタM2のゲートソース間電圧をVGSM2、ドレインソース間電圧をVDSM2とし、M1XとM2Xの接続部分の電位をVAとする。このとき、M1Xは薄いゲート酸化膜を有するMOSトランジスタであるので、動作状態でのVGSM1とVDSM1は、許容される最大電圧VDDLMAXを超えない範囲で所定の電圧に設定することが望まれる。そこで、これらは、下記のように設定することができる。VGSM1=VBIAS1=M1Xの閾値電圧M1Xのオーバードライブ電圧≦VDDLMAXVDSM1=VA=M1Xのオーバードライブ電圧α≦VDDLMAX、VAがVDDLMAXを超えないようにVGSM2=VBIAS2-VAを設定する。上記設定により、動作状態において各電圧はVDDLMAXを超えない設定となる。なお、例えば、図1の薄いゲート酸化膜を有するPチャネル型MOSトランジスタM1,M2の各バックゲートをそれぞれM1,M2そのソースに接続することが好ましい。これにより、VDDLMAXを超える過電圧がゲートに印加された場合に、そのような過電圧からM1、M2をより効果的に保護すると共に、厚いゲート酸化膜を有するMOSトランジスタで使用する電源電圧VDDHの範囲内において、回路の動作電圧中心電圧を限定することがないという効果が得られる。VDDLMAXを超える過電圧がゲートに印加されない電位設定の場合には、バックゲートを電源電圧VDDHに設定してもよい。M1、M2がNチャネル型MOSトランジスタで構成される場合にも同様の理由により、M1、M2の各バックゲートをそれぞれM1、M2のソースに接続することが好ましい。以下の各実施形態においても同様である。<<第2の実施形態>>図3は、本発明の第2の実施形態における低雑音のオペアンプを示す回路図である。本実施形態のオペアンプは、第1の実施形態のオペアンプと同様に、薄いゲート酸化膜を有するPチャネル型MOSトランジスタM1,M2、薄いゲート酸化膜を有するNチャネル型MOSトランジスタM7,M8、及び厚いゲート酸化膜を有するPチャネル型MOSトランジスタM3,M4,M9で1段目の差動増幅回路1が構成されている。本実施形態のオペアンプが第1の実施形態のオペアンプと異なる点は、保護回路において、保護トランジスタであるNチャネル型MOSトランジスタM5,M6を設けていない点である。薄いゲート酸化膜を有するNチャネル型MOSトランジスタM7,M8はカレントミラー回路を形成しているので、それぞれのドレイン電圧は、M7のゲート電圧と等しくなる。例えば、M7のゲート電圧について、VDDLMAXを超えない電圧設定とした場合、動作状態においてM8のドレイン電圧はM7のゲート電圧と等しくなり、保護回路がなくてもM7、M8のドレインには過度の電圧が印加されることはない。<<第3の実施形態>>図4は、本発明の第3の実施形態における低雑音のオペアンプを示す回路図である。本実施形態のオペアンプは、第2の実施形態のオペアンプと同様に、保護トランジスタであるNチャネル型MOSトランジスタM5,M6を設けていない。本実施形態のオペアンプが第2の実施形態のオペアンプと異なる点は、2段目の増幅回路2の出力トランジスタである、Nチャネル型MOSトランジスタM13をゲート酸化膜の膜厚が薄いものとし、そのドレイン側に厚いゲート酸化膜を有するNチャネル型MOSトランジスタM14を直列に接続した点である。Nチャネル型MOSトランジスタM14は、Nチャネル型MOSトランジスタM13を過電圧から保護する保護トランジスタであり、そのゲートには、前述のバイアス回路4からの第3のバイアス電圧が印加されている。このオペアンプでは、入力から出力までの信号経路に薄いゲート酸化膜を有するMOSトランジスタを使用しているので、雑音レベルを低減すると共に、高速動作を実現することができる。本実施形態における2段目の増幅回路2は、1つの出力電圧VOUTが出力されるシングルエンド構成であるが、一対の差動出力電圧が出力される差動出力構成としてもよい。この場合、M12,M13,M14と同様の構成の回路が、1段目の差動増幅回路1に対して対称に設けられることになる。<<第4の実施形態>>図5は、本発明の第4の実施形態における低雑音のオペアンプを示す回路図である。このオペアンプは、厚いゲート酸化膜を有するPチャネル型MOSトランジスタM24,M25,M26,M27と、薄いゲート酸化膜を有するNチャネル型MOSトランジスタM21,M22、厚いゲート酸化膜を有するNチャネル型MOSトランジスタM23,M28,M29、第1の保護抵抗R1、及び第2の保護抵抗R2を含んで構成される。Pチャネル型MOSトランジスタM24,M25のソースには厚いゲート酸化膜を有するMOSトランジスタに対応した電源電圧VDDHが印加される。M26,M27のゲートには共通のバイアス電圧VB2が印加され、M24,M25のゲートには共通のバイアス電圧VB3が印加される。M28,M29はカレントミラー回路を形成し、それらのソースは接地されている。M23は電流源トランジスタであり、M21,M22の共通接続されたソースと接地との間に接続され、ゲートにバイアス電圧VB1が印加される。M27,M29の接続ノードから出力電圧VOUTが得られる。Nチャネル型MOSトランジスタM21,M22は、差動入力トランジスタであり、M21のゲートに差動入力電圧VINNが印加され、M22のゲートに差動入力電圧VINPが印加される。Nチャネル型MOSトランジスタM21,M22の保護回路は、第1の抵抗R1,R2で構成されている。第1の保護抵抗R1は、M21のドレインとM24,M26の接続ノードの間に接続され、第1の実施形態の保護トランジスタと同様にM21を過電圧から保護する。つまり、第1の保護抵抗R1を設けることにより、M21に印加されるソースドレイン間電圧が下がる。また、第2の保護抵抗R2は、M22のドレインとM25,M27の接続ノードの間に接続され、同様にM22を過電圧から保護する。なお、第1の実施形態と同様に、薄いゲート酸化膜を有するNチャネル型MOSトランジスタM21,M22において、VDDLMAXを超える過電圧がゲートに印加された場合に、そのような過電圧からM21、M22をより効果的に保護するために、M21、M22のバックゲートをそのソースに接続することが好ましい。<<第5の実施形態>>図6は、本発明の第5の実施形態における低雑音のオペアンプを示す回路図である。このオペアンプは、一対の差動出力電圧VOUTP,VOUTNを出力する完全差動型オペアンプであり、厚いゲート酸化膜を有するPチャネル型MOSトランジスタM31,M32,M35,M38,M39と、薄いゲート酸化膜を有するNチャネル型MOSトランジスタM33,M34、厚いゲート酸化膜を有するNチャネル型MOSトランジスタM40,M41、零点消去用抵抗RZ及び位相補償用コンデンサCC、及び定電流源40、Nチャネル型MOSトランジスタM36,M37からなる保護回路を含んで構成される。Pチャネル型MOSトランジスタM35,M38,M39のソースには厚いゲート酸化膜を有するMOSトランジスタに対応した電源電圧VDDHが印加される。Nチャネル型MOSトランジスタM40,M41,M33,M34のソースは接地される。Pチャネル型MOSトランジスタM31,M32,M35と、Nチャネル型MOSトランジスタM33,M34は1段目の差動増幅回路を構成する。Pチャネル型MOSトランジスタM31,M32は、差動入力トランジスタであり、M31のゲートに差動入力電圧VINPが印加され、M32のゲートに差動入力電圧VINNが印加される。Nチャネル型MOSトランジスタM33,M34は、電流源トランジスタであり、それらのゲートに共通のバイアス電圧VB1が印加される。定電流源40、Nチャネル型MOSトランジスタM36,M37は、Nチャネル型MOSトランジスタM33,M34の保護回路を構成する。Nチャネル型MOSトランジスタM36は、定電流源40にドレインが接続され、ゲートがNチャネル型MOSトランジスタM31とNチャネル型MOSトランジスタM33の接続ノードに接続され、Nチャネル型MOSトランジスタM33を過電圧から保護する。Nチャネル型MOSトランジスタM37は、定電流源40にドレインが接続され、ゲートがNチャネル型MOSトランジスタM32とNチャネル型MOSトランジスタM34の接続ノードに接続され、Nチャネル型MOSトランジスタM34を過電圧から保護する。保護回路を形成するNチャネル型MOSトランジスタM36,M37はゲート酸化膜の厚いトランジスタであることが好ましい。Nチャネル型MOSトランジスタM36,M37がゲート酸化膜の薄いトランジスタである場合には、当該Nチャネル型MOSトランジスタM36,M37について別の保護回路が必要である。M36、M37のゲート電圧は、定電流源40から各トランジスタに供給される電流と、トランジスタサイズで決定され、M36、M37の供給電流とサイズを適切に設定することによって、ゲート電圧がVDDLMAXを超えないようにすることができる。動作状態において、M33、M34のドレイン電圧はM36、M37のゲート電圧と等しくなり、過電圧から保護される。Pチャネル型MOSトランジスタM38,M39と、Nチャネル型MOSトランジスタM40,M41は2段目の増幅器を構成する。1段目の差動出力回路の差動出力電圧VPはM40のゲートに印加され、差動出力電圧VNはM41のゲートに印加される。そして、M40,M38の接続ノードから差動出力電圧VOUTPが出力され、M41,M39の接続ノードから差動出力電圧VOUTNが出力される。1段目の差動増幅回路と2段目の増幅回路の間には、オペアンプの発振を防止するために、零点消去用抵抗RZ及び位相補償用コンデンサCCからなる位相補償回路3が接続されることが好ましい。図7は、本実施形態における別のオペアンプであり、図6のオペアンプに対して、第1の実施形態におけるPチャネル型MOSトランジスタM3,M4,M10及びNチャネル型MOSトランジスタM11が設けられたものである。すなわち、Pチャネル型MOSトランジスタM3は、Pチャネル型MOSトランジスタM31を過電圧から保護する第1の保護トランジスタである。Pチャネル型MOSトランジスタM4は、Pチャネル型MOSトランジスタM32を過電圧から保護する第2の保護トランジスタである。この場合、差動入力トランジスタである、Pチャネル型MOSトランジスタM31,32は薄いゲート酸化膜を有するものとする。また、Nチャネル型MOSトランジスタM36のゲートは、Pチャネル型MOSトランジスタM3とNチャネル型MOSトランジスタM33の接続ノードに接続される。同様に、Nチャネル型MOSトランジスタM37のゲートは、Pチャネル型MOSトランジスタM4とNチャネル型MOSトランジスタM34の接続ノードに接続される。以上のように、厚いゲート酸化膜を有するMOSトランジスタで構成された回路内で、回路動作に対する雑音による影響が大きい回路部分に薄いゲート酸化膜を有するMOSトランジスタを使用することで、効果的に雑音レベルを低減することができる。また、電源電圧は厚いゲート酸化膜を有するMOSトランジスタで使用される電源電圧VDDHであっても、保護回路の追加で薄いゲート酸化膜を有するMOSトランジスタは過度な電圧が印加されることなく動作させることができる。更に、薄いゲート酸化膜を有するMOSトランジスタに対応した電源電圧VDDLより高い電源電圧VDDHの使用で、扱うことのできる信号レベルの低下も最小限に抑えることができ、高性能化が実現できる。また、チョッパー変調のための大幅な回路追加や低雑音化のための極端な面積増加を回避することができ、回路規模の増加や面積増加はほとんどない。また、消費電流の増加もほとんどなく、低雑音化と高性能化を実現できる。連続時間システムへの応用はもちろん、離散時間システムサンプリングデータシステムへの応用も可能である。本発明の半導体集積回路の実施形態として、オペアンプ増幅回路を例に挙げたが、回路構成はこれに限定されるものではない。厚いゲート酸化膜を有するMOSトランジスタと薄いゲート酸化膜を有するMOSトランジスタを含み、厚いゲート酸化膜を有するMOSトランジスタの電源電圧で動作する半導体集積回路であって、雑音による回路動作への影響度が大きい回路部分に薄いゲート酸化膜を有するMOSトランジスタが使用され、当該薄いゲート酸化膜を有するMOSトランジスタを過電圧から保護する保護回路を備えた半導体集積回路であれば本発明の範囲に含まれる。"