"薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、前記複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、前記磁性体メモリセルの行に対応して設けられ、前記データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、前記磁性体メモリセルの列に対応して設けられ、データ書込時および前記データ読出時において前記第1のデータ書込電流および前記データ読出電流をそれぞれ流すための複数のデータ線と、前記行に対応して設けられ、前記データ書込時において前記第2のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、前記行および前記列のいずれかに対応して設けられ、前記データ読出時に用いる基準電圧を供給するための複数の基準電圧配線とをさらに備え、前記複数の磁性体メモリセルは、前記複数の読出ワード線および前記複数の書込ワード線と前記複数のデータ線との交点に対して、1つの前記行および1つの前記列おきに交互配置されるように設けられ、列方向に隣接する前記磁性体メモリセルは、前記複数の書込ワード線のうちの対応する1本を共有する、薄膜磁性体記憶装置。薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、前記複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、前記磁性体メモリセルの行に対応して設けられ、前記データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、前記磁性体メモリセルの列に対応して設けられ、データ書込時および前記データ読出時において前記第1のデータ書込電流および前記データ読出電流をそれぞれ流すための複数のデータ線と、前記行に対応して設けられ、前記データ書込時において前記第2のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、前記行および前記列のいずれかに対応して設けられ、前記データ読出時に用いる基準電圧を供給するための複数の基準電圧配線とをさらに備え、前記複数の磁性体メモリセルは、前記複数の読出ワード線および前記複数の書込ワード線と前記複数のデータ線との交点に対して、1つの前記行および1つの前記列おきに交互配置されるように設けられ、列方向に隣接する前記磁性体メモリセルは、前記複数の読出ワード線のうちの対応する1本を共有する、薄膜磁性体記憶装置。前記行選択結果に応じて、前記複数の書込ワード線のうちの活性化された書込ワード線の一端を第1の電圧と接続するためのワード線ドライバと、前記複数の書込ワード線の他端を第2の電圧と結合するための複数のワード線電流制御回路とをさらに備える、請求項1または2に記載の薄膜磁性体記憶装置。前記複数のデータ線のうちの2本ずつは、前記データ読出時においてデータ線対を構成し、同一の前記読出ワード線によって選択される複数個の前記磁性体メモリセルは、前記データ線対を構成する2本のデータ線の一方ずつとそれぞれ接続され、前記データ読出電流は、列選択結果に対応する前記データ線対を構成する2本のデータ線の各々に対して供給される、請求項1または2に記載の薄膜磁性体記憶装置。前記複数のデータ線のうちの2本ずつは、前記データ書込時においてデータ線対を構成し、同一の前記書込ワード線によって選択される複数個の前記磁性体メモリセルは、前記データ線対を構成する2本のデータ線の一方ずつとそれぞれ接続され、前記第1のデータ書込電流は、列選択結果に対応する前記データ線対を構成する2本のデータ線のそれぞれに対して、互いに逆方向の電流として供給される、請求項1または2に記載の薄膜磁性体記憶装置。図92は、行列状に集積配置されたMTJメモリセルを示す概念図である。図92を参照して、半導体基板上に、MTJメモリセルを行列状に配置することによって、高集積化されたMRAMデバイスを実現することができる。図92においては、MTJメモリセルをn行×m列n,m:自然数に配置する場合が示される。既に説明したように、各MTJメモリセルに対して、ビット線BL、ライトワード線WWLおよびリードワード線RWLを配置する必要がある。したがって、行列状に配されたn×m個のMTJメモリセルに対して、n本のライトワード線WWL1~WWLnおよびリードワード線RWL1~RWLnと、m本のビット線BL1~BLmとを配置する必要がある。すなわち、読出動作と書込動作とのそれぞれに対応して独立したワード線を設ける構成が必要となる。図93は、半導体基板上に配置されたMTJメモリセルの構造図である。図93を参照して、半導体主基板SUB上のp型領域PARにアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110,120とゲート130とを有する。ソース/ドレイン領域110は、第1の金属配線層M1に形成された金属配線を介して接地電圧Vssと結合される。ライトワード線WWLには、第2の金属配線層M2に形成された金属配線が用いられる。また、ビット線BLは第3の金属配線層M3に設けられる。磁気トンネル接合部MTJは、ライトワード線WWLが設けられる第2の金属配線層M2とビット線BLが設けられる第3の金属配線層M3との間に配置される。アクセストランジスタATRのソース/ドレイン領域120は、コンタクトホールに形成された金属膜150と、第1および第2の金属配線層M1およびM2と、バリアメタル140とを介して、磁気トンネル接合部MTJと電気的に結合される。バリアメタル140は、磁気トンネル接合部MTJと金属配線との間を電気的に結合するために設けられる緩衝材である。既に説明したように、MTJメモリセルにおいては、リードワード線RWLはライトワード線WWLとは独立の配線として設けられる。また、ライトワード線WWLおよびビット線BLは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線BLおよびライトワード線WWLは金属配線を用いて形成される。一方、リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、ゲート130と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。このように、データ読出およびデータ書込に必要な配線が多いことから、MTJメモリセルを半導体基板上に集積し配置する場合において、これらの配線の配置スペースとの関係でセルサイズが大型化してしまう問題点があった。また、MTJメモリセルの集積化を図るには、配線のピッチを小さくしたり配線層数を多くする必要があり、プロセス工程の複雑化に起因する製造コストの上昇を招いていた。さらに、配線数および配線層数が多いことから、ワード線とビット線との交点の各々にMTJメモリセルを配置する、いわゆるクロスポイント配置を採用せざるを得ないため、データ読出およびデータ書込の動作マージンを十分に確保することが困難であった。また、データ書込時において、ビット線BLに比較的大きなデータ書込電流を流す必要があり、かつ書込データのレベルに応じて、このデータ書込電流の方向を制御する必要がある。このため、データ書込電流を制御するための回路が複雑化するという問題点もあった。この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、MTJメモリセルを有するMRAMデバイスにおいて、メモリアレイ全体に配置される配線数を削減して、MRAMデバイスの高集積化を図ることである。この発明の他の目的は、いわゆる折返し型ビット線構成を適用することによって、MRAMデバイスのデータ読出および書込動作の安定性を向上することである。この発明のさらに他の目的は、データ書込電流を供給するための制御回路の構成を簡素化して、MRAMデバイスのチップ面積を削減することである。この発明による薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応して設けられ、データ読出時において、行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応して設けられ、データ書込時およびデータ読出時において第1のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線と、行に対応して設けられ、データ書込時において第2のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行および列のいずれかに対応して設けられ、データ読出時に用いる基準電圧を供給するための複数の基準電圧配線とをさらに備え、隣接する磁性体メモリセルは、複数の書込ワード線、複数の読出ワード線、複数のデータ線および複数の基準電圧配線のうちの少なくとも1つのうちの対応する1本を共有する。この発明の他の局面による薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応して設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応して設けられ、データ書込時およびデータ読出時において第1のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線と、行に対応して設けられ、データ書込時において第2のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、データ読出に用いる基準電圧と書込ワード線とを結合するための複数のワード線電流制御回路とをさらに備え、隣接する磁性体メモリセルは、複数の書込ワード線、複数の読出ワード線および複数のデータ線のうちの少なくとも1つのうちの対応する1本を共有する。好ましくは、隣接する磁性体メモリセルは、対応する書込ワード線およびデータ線のうちの記憶部からより遠い一方を共有し、書込ワード線およびデータ線のうちの一方は、書込ワード線および信号配線のうちの他方よりも大きい断面積を有する。また好ましくは、書込ワード線およびデータ線のうちの一方は、書込ワード線およびデータ線のうちの他方よりも、エレクトロマイグレーション耐性の大きい材質で形成される。あるいは好ましくは、列方向に隣接する磁性体メモリセルは、複数の書込ワード線のうちの対応する1本を共有し、複数のデータ線のうちの2本ずつは、データ読出時においてデータ線対を構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、データ線対を構成する2本のデータ線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応するデータ線対を構成する2本のデータ線の各々に対して供給される。また好ましくは、列方向に隣接する磁性体メモリセルは、複数の読出ワード線のうちの対応する1本を共有し、複数のデータ線のうちの2本ずつは、データ書込時においてデータ線対を構成し、同一の書込ワード線によって選択される複数個の磁性体メモリセルは、データ線対を構成する2本のデータ線の一方ずつとそれぞれ接続され、第1のデータ書込電流は、列選択結果に対応するデータ線対を構成する2本のデータ線のそれぞれに対して、互いに逆方向の電流として供給される。あるいは好ましくは、複数のデータ線のうちの2本ずつは、データ読出時およびデータ書込時においてデータ線対を構成し、同一の読出ワード線および同一の書込ワード線によってそれぞれ選択される複数個の磁性体メモリセルは、データ線対を構成する2本のデータ線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応するデータ線対を構成する2本のデータ線の各々に対して供給され、第1のデータ書込電流は、2本のデータ線のそれぞれに対して、互いに逆方向の電流として供給される。さらに好ましくは、データ書込時において、データ線対を構成する2本のデータ線同士を電気的に結合するためのスイッチ回路と、データ書込時において、列選択結果に対応するデータ線対を構成する2本のデータ線のそれぞれに対して、第1および第2の電圧の一方ずつを供給するデータ書込回路とをさらに備える。この発明のさらに他の局面による薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応して設けられ、データ読出時において、行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応して設けられる複数の信号配線とをさらに備え、行方向に隣接する磁性体メモリセルは、複数の信号配線のうちの対応する1本を共有し、データ書込時およびデータ読出時において、第1のデータ書込電流およびデータ読出電流を信号配線にそれぞれ供給するための読出書込制御回路と、行に対応して設けられ、データ書込時において第2のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、複数の信号配線に対応してそれぞれ設けられ、データ読出時に用いる基準電圧と複数の信号配線のうちの対応する1本とを電気的に結合するための複数の制御スイッチとをさらに備え、複数の制御スイッチは、各磁性体メモリセルに対応する2本の信号配線のうちの列選択結果に応じて選択される1本を基準電圧と結合する。好ましくは、列方向に隣接する磁性体メモリセルは、複数の読出ワード線および複数の書込ワード線の少なくとも1つのうちの対応する1本を共有する。また好ましくは、隣接する磁性体メモリセルは、対応する書込ワード線および信号配線のうちの記憶部からより遠い一方を共有し、書込ワード線および信号配線のうちの一方は、書込ワード線および信号配線のうちの他方よりも大きい断面積を有する。あるいは好ましくは、書込ワード線および信号配線のうちの一方は、対応する書込ワード線および信号配線のうちの他方よりも、エレクトロマイグレーション耐性の大きい材質で形成される。この発明のさらにもう1つの局面による薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応して設けられ、データ書込時において第1のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応して設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応して設けられ、データ書込時において第2のデータ書込電流を流すための複数の書込データ線と、列に対応して設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とをさらに備え、隣接する磁性体メモリセルは、複数の書込ワード線、複数の読出ワード線、複数の読出データ線および複数の書込データ線の少なくとも1つのうちの対応する1本を共有する。好ましくは、隣接する磁性体メモリセルは、対応する書込ワード線および書込データ線のうちの記憶部からより遠い一方を共有し、書込ワード線および書込データ線のうちの一方は、書込ワード線および書込データ線のうちの他方よりも大きい断面積を有する。また好ましくは、書込ワード線および書込データ線のうちの一方は、書込ワード線および書込データ線のうちの他方よりも、エレクトロマイグレーション耐性の大きい材質で形成される。あるいは好ましくは、列方向に隣接する磁性体メモリセルは、複数の書込ワード線のうちの対応する1本を共有し、複数の読出データ線のうちの2本ずつは、データ読出時において読出データ線対を構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、読出データ線対を構成する2本の読出データ線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応する読出データ線対を構成する2本の読出データ線の各々に対して供給される。また好ましくは、列方向に隣接する磁性体メモリセルは、複数の読出ワード線のうちの対応する1本を共有し、複数の書込データ線のうちの2本ずつは、データ書込時において書込データ線対を構成し、同一の書込ワード線によって選択される複数個の磁性体メモリセルは、書込データ線対を構成する2本の書込データ線の一方ずつとそれぞれ接続され、第2のデータ書込電流は、列選択結果に対応する書込データ線対を構成する2本の書込データ線のそれぞれに対して、互いに逆方向の電流として供給される。あるいは好ましくは、複数の書込データ線および読出データ線のうちの2本ずつは、書込データ線対および読出データ線対をそれぞれ構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、読出データ線対を構成する2本の読出データ線の一方ずつとそれぞれ接続され、同一の書込ワード線によってそれぞれ選択される複数個の磁性体メモリセルは、書込データ線対を構成する2本の書込データ線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応する読出データ線対を構成する2本の読出データ線の各々に対して供給され、第2のデータ書込電流は、列選択結果に対応する書込データ線対を構成する2本の書込データ線のそれぞれに対して、互いに逆方向の電流として供給される。さらに好ましくは、薄膜磁性体記憶装置は、データ書込時において、書込データ線対を構成する2本の書込データ線同士を電気的に結合するためのスイッチ回路と、データ書込時において、列選択結果に対応する書込データ線対を構成する2本の書込データ線のそれぞれに対して、第1および第2の電圧の一方ずつを供給するデータ書込回路とをさらに備える。請求項1記載の薄膜磁性体記憶装置は、書込ワード線、読出ワード線、データ線および基準電圧配線を用いてデータ読出およびデータ書込を実行する磁性体メモリセルが配置されるメモリアレイに設けられる配線数を削減できる。この結果、メモリアレイを高集積化してチップ面積を削減することができる。請求項2記載の薄膜磁性体記憶装置は、書込ワード線、読出ワード線およびデータ線を用いてデータ読出およびデータ書込を実行する磁性体メモリセルが配置されるメモリアレイに設けられる配線数を削減できる。この結果、メモリアレイを高集積化してチップ面積を削減することができる。請求項3記載の薄膜磁性体記憶装置は、データ書込電流が流される2種類の配線のうち、より大きなデータ書込電流を流す必要がある一方について、共有化によって配線ピッチを緩和して大きな断面積を確保できる。この結果、請求項1または2に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流が流される配線のエレクトロマイグレーション耐性を向上させ、動作の信頼性を向上させることができる。請求項4記載の薄膜磁性体記憶装置は、データ書込電流が流される2種類の配線のうち、より大きなデータ書込電流を流す必要がある一方を、エレクトロマイグレーション耐性の高い材質によって形成する。この結果、請求項1または2に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作の信頼性を向上させることができる。請求項5記載の薄膜磁性体記憶装置は、書込ワード線を共有することによって高集積化を図り、チップ面積を削減することができる。さらに、対を成す2本のデータ線を用いてデータ読出を実行するので、請求項1または2に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時における動作マージンを確保することができる。請求項6記載の薄膜磁性体記憶装置は、読出ワード線を共有することによって高集積化を図り、チップ面積を削減することができる。さらに、対を成す2本のデータ線を用いてデータ書込を実行するので、請求項1または2に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込時における動作マージン確保および磁界ノイズ低減を図ることができる。請求項7記載の薄膜磁性体記憶装置は、対を成す2本のデータ線を用いてデータ読出およびデータ書込を実行するので、請求項1または2に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出およびデータ書込時における動作マージンを確保するとともに、データ書込ノイズの低減を図ることができる。請求項8記載の薄膜磁性体記憶装置は、請求項6または7に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ線にデータ書込電流を供給するための周辺回路の構成を簡略化できる。請求項9記載の薄膜磁性体記憶装置は、書込ワード線と、読出ワード線と、データ線および基準電圧配線の機能を併有する共通配線を用いてデータ読出およびデータ書込を実行する磁性体メモリセルを、共通配線の配線数を削減してメモリアレイに配置できる。この結果、メモリアレイを高集積化してチップ面積を削減することができる。請求項10記載の薄膜磁性体記憶装置は、書込ワード線および読出ワード線の少なくとも一方の配線数をさらに削減できる。この結果、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、メモリアレイをさらに高集積化してチップ面積を削減することができる。請求項11記載の薄膜磁性体記憶装置は、データ書込電流が流される2種類の配線のうち、より大きなデータ書込電流を流す必要がある一方について、共有化によって配線ピッチを緩和して大きな断面積を確保できる。この結果、請求項9または10に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流が流される配線のエレクトロマイグレーション耐性を向上させ、動作の信頼性を向上させることができる。請求項12記載の薄膜磁性体記憶装置は、データ書込電流が流される2種類の配線のうち、より大きなデータ書込電流を流す必要がある一方を、エレクトロマイグレーション耐性の高い材質によって形成する。この結果、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、動作の信頼性を向上させることができる。請求項13記載の薄膜磁性体記憶装置は、書込ワード線、読出ワード線、書込データ線および読出データ線を用いてデータ読出およびデータ書込を実行する磁性体メモリセルが配置されるメモリアレイに設けられる配線数を削減できる。この結果、メモリアレイを高集積化してチップ面積を削減することができる。請求項14記載の薄膜磁性体記憶装置は、データ書込電流が流される2種類の配線のうち、より大きなデータ書込電流を流す必要がある一方について、共有化によって配線ピッチを緩和して大きな断面積を確保できる。この結果、請求項13記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流が流される配線のエレクトロマイグレーション耐性を向上させ、動作の信頼性を向上させることができる。請求項15記載の薄膜磁性体記憶装置は、データ書込電流が流される2種類の配線のうち、より大きなデータ書込電流を流す必要がある一方を、エレクトロマイグレーション耐性の高い材質によって形成する。この結果、請求項13記載の薄膜磁性体記憶装置が奏する効果に加えて、動作の信頼性を向上させることができる。請求項16記載の薄膜磁性体記憶装置は、書込ワード線を共有することによって高集積化を図り、チップ面積を削減することができる。さらに、対を成す2本の読出データ線を用いてデータ読出を実行するので、請求項13記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時における動作マージンを確保することができる。請求項17記載の薄膜磁性体記憶装置は、読出ワード線を共有することによって高集積化を図り、チップ面積を削減することができる。さらに、対を成す2本の書込データ線を用いてデータ書込を実行するので、請求項13記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込時における動作マージン確保および磁界ノイズ低減を図ることができる。請求項18記載の薄膜磁性体記憶装置は、対を成す2本の読出データ線および書込データ線をそれぞれ用いてデータ読出およびデータ書込を実行するので、請求項13記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出およびデータ書込時における動作マージンを確保するとともに、データ書込ノイズを低減することができる。請求項19記載の薄膜磁性体記憶装置は、請求項17または18に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ線にデータ書込電流を供給するための周辺回路の構成を簡略化できる。以下において、本発明の実施の形態について図面を参照して詳細に説明する。[実施の形態1]図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配置された複数のMTJメモリセル以下、単にメモリセルとも称するを有するメモリアレイ10とを備える。メモリアレイ10の構成は後に詳細に説明するが、MTJメモリセルの行以下、単にメモリセル行とも称するに対応して複数のライトワード線WWLおよびリードワード線RWLが配置され、MTJメモリセルの列以下、単にメモリセル列とも称するに対応して複数のビット線BLおよび基準電圧配線SLが配置される。MRAMデバイス1は、さらに、アドレス信号ADDによって示されるロウアドレスRAのデコード結果に応じて、メモリアレイ10における行選択を実行する行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAのデコード結果に応じて、メモリアレイ10における列選択を実行する列デコーダ25と、行デコーダ20の行選択結果に基づいてリードワード線RWLおよびライトワード線WWLを選択的に活性化するためのワード線ドライバ30と、データ書込時においてライトワード線WWLにデータ書込電流を流すためのワード線電流制御回路40と、データ読出およびデータ書込時のそれぞれにおいてデータ書込電流およびセンス電流を流すための読出/書込制御回路50,60とを備える。読出/書込制御回路50および60は、メモリアレイ10の両端部におけるビット線BLの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線BLに流す。[メモリセルの構成および動作]図2は、実施の形態1に従うMTJメモリセルと信号配線との間の接続関係を示す回路図である。図2を参照して、メモリセルに対して、リードワード線RWL、ライトワード線WWL、ビット線BLおよび基準電圧配線SLが設けられる。メモリセルは、直列に結合された磁気トンネル接合部MTJおよびアクセストランジスタATRを含む。既に説明したように、アクセストランジスタATRには、半導体基板上に形成された電界効果トランジスタであるMOSトランジスタが代表的に適用される。アクセストランジスタATRのゲートはリードワード線RWLと結合される。アクセストランジスタATRは、リードワード線RWLが選択状態Hレベル,電源電圧Vccに活性化されるとターンオンして、磁気トンネル接合部MTJと基準電圧配線SLとを電気的に結合する。基準電圧配線SLは、接地電圧Vssを供給する。磁気トンネル接合部MTJは、ビット線BLとアクセストランジスタATRとの間に電気的に結合される。したがって、アクセストランジスタATRのターンオンに応答して、ビット線BL~磁気トンネル接合部MTJ~アクセストランジスタATR~基準電圧配線SLの電流経路が形成される。この電流経路にセンス電流Isを流すことにより、磁気トンネル接合部MTJの記憶データのレベルに応じた電圧変化がビット線BLに生じる。一方、リードワード線RWLが非選択状態Lレベル,接地電圧Vssに非活性化される場合には、アクセストランジスタATRはターンオフして、磁気トンネル接合部MTJと基準電圧配線SLとの間を電気的に遮断する。ライトワード線WWLは、リードワード線RWLと平行に、磁気トンネル接合部MTJと近接して設けられる。データ書込時においては、ライトワード線WWLおよびビット線BLにデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和によってメモリセルの記憶データのレベルが書換えられる。図3は、実施の形態1に従うメモリセルに対するデータ書込およびデータ読出を説明するタイミングチャートである。まず、データ書込時の動作について説明する。ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLの電圧を選択状態Hレベルに駆動する。非選択行においては、ライトワード線WWLの電圧レベルは非選択状態Lレベルのままである。リードワード線RWLは、データ書込時においては、活性化されず非選択状態Lレベルに維持される。ワード線電流制御回路40によって、各ライトワード線WWLは、接地電圧Vssと結合されているので、選択行のライトワード線WWLにはデータ書込電流Ipが流される。一方、非選択行のライトワード線WWLには電流は流れない。読出/書込制御回路50および60は、メモリアレイ10の両端におけるビット線BLの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば1の記憶データを書込む場合には、読出/書込制御回路60側のビット線電圧を高電圧状態電源電圧Vccに設定し、反対側の読出/書込制御回路50側のビット線電圧を低電圧状態接地電圧Vssに設定する。これにより、読出/書込制御回路60から50へ向かう方向にデータ書込電流Iwがビット線BLを流れる。一方、0の記憶データを書込む場合には、読出/書込制御回路50側および60側のビット線電圧を高電圧状態電源電圧Vccおよび低電圧状態接地電圧Vssにそれぞれ設定し、読出/書込制御回路50から60へ向かう方向にデータ書込電流-Iwがビット線BLを流れる。この際に、データ書込電流±Iwを各ビット線に流す必要はなく、読出/書込制御回路50および60は、列デコーダ25の列選択結果に応じて、選択列に対応する一部のビット線に対してデータ書込電流±Iwを選択的に流すように、上述したビット線BLの電圧を制御すればよい。このようにデータ書込電流Ipおよび±Iwの方向を設定することによって、データ書込時において、書込まれる記憶データのレベル1,0に応じて、逆方向のデータ書込電流Iwおよび-Iwのいずれか一方を選択し、ライトワード線WWLのデータ書込電流Ipをデータレベルに関係なく一定方向に固定することによって、ライトワード線WWLに流れるデータ書込電流Ipの方向を常に一定にすることができる。この結果、以下に説明するようにワード線電流制御回路40の構成を簡略化することができる。次にデータ読出動作について説明する。データ読出時において、ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するリードワード線RWLを選択状態Hレベルに駆動する。非選択行に対応するリードワード線RWLの電圧レベルは、非選択状態Lレベルに維持される。データ読出時においては、ライトワード線WWLは活性化されることなく非選択状態Lレベルに維持されたままである。データ読出動作前において、ビット線BLはたとえば高電圧状態電源電圧Vccにプリチャージされる。この状態からデータ読出が開始されて、選択行においてリードワード線RWLがHレベルに活性化されると、対応するアクセストランジスタATRがターンオンする。これに応じて、メモリセルにおいては、アクセストランジスタATRを介して、接地電圧Vssを供給する基準電圧配線SLとビット線BLとの間にセンス電流Isの電流経路が形成される。センス電流Isにより、メモリセルの記憶データのデータレベルに応じて異なる電圧降下がビット線BLに生じる。図3においては、一例として記憶されるデータレベルが1である場合に、固定磁気層FLと自由磁気層VLとにおける磁界方向が同一であるとすると、記憶データが1である場合にビット線BLの電圧降下ΔV1は小さく、記憶データが0である場合のビット線BLの電圧降下ΔV2は、ΔV1よりも大きくなる。これらの電圧降下ΔV1およびΔV2の差を検知することによって、メモリセルに記憶されたデータのレベルを読出すことができる。基準電圧配線SLの電圧レベルは、データ読出時においては、センス電流を流すために接地電圧Vssに設定される必要がある。一方、データ書込時においては、アクセストランジスタATRがターンオフされるため、基準電圧配線SLが磁気トンネル接合部MTJに特に影響を及ぼすことはない。よって、基準電圧配線SLの電圧レベルは、データ読出時と同様に接地電圧Vssに設定できる。したがって、基準電圧配線SLは、接地電圧Vssを供給するノードと結合する態様とすればよい。図4は、実施の形態1に従うメモリセルの配置を説明する構造図である。図4を参照して、アクセストランジスタATRは、半導体主基板SUB上のp型領域PARに形成される。基準電圧配線SLは、第1の金属配線層M1に配置されて、アクセストランジスタATRの一方のソース/ドレイン領域110と電気的に結合される。また、基準電圧配線SLは、半導体基板上のいずれかのノードにおいて、接地電圧Vssを供給するノードと結合される。他方のソース/ドレイン領域120は、第1の金属配線層M1および第2の金属配線層M2に設けられた金属配線、コンタクトホールに形成された金属膜150およびバリアメタル140を経由して、磁気トンネル接合部MTJと結合される。ライトワード線WWLは、磁気トンネル接合部と近接して第2の金属配線層M2に設けられる。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。ビット線BLは、磁気トンネル接合部MTJと電気的に結合するように、第3の金属配線層M3に配置される。[メモリアレイにおける信号線の共有]図5は、実施の形態1に従うメモリアレイ10の構成を示すブロック図である。図5を参照して、メモリアレイ10は、行列状に配置された複数のメモリセルMCを有する。実施の形態1に従う構成においては、各メモリセル行に対応してリードワード線RWLおよびライトワード線WWLが設けられ、各メモリセル列に対応してビット線BLおよび基準電圧配線SLが配置される。リードワード線RWLおよびライトワード線WWLは、行方向に沿って配置される。ビット線BLおよび基準電圧配線SLは、列方向に沿って配置される。行方向に隣接するメモリセルは、同一の基準電圧配線SLを共有する。たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、1本の基準電圧配線SL1を共有する。他のメモリセル列に対しても、基準電圧配線SLは、同様に配置される。基準電圧配線SLは、基本的には一定電圧本実施の形態においては、接地電圧Vssを供給するので、特別な電圧制御等を行なうことなく、このように共有することができる。ワード線電流制御回路40は、各ライトワード線WWLを接地電圧Vssと結合する。これにより、ライトワード線WWLを選択状態Hレベル,電源電圧Vccに活性化した場合に、各ライトワード線にデータ書込電流Ipを流すことができる。なお、以下においては、ライトワード線、リードワード線、ビット線および基準電圧配線を総括的に表現する場合には、符号WWL、RWL、BLおよびSLをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してRWL1,WWL1のように表記するものとする。基準電圧配線SLを行方向に隣接するメモリセル間で共有することにより、メモリアレイ10全体に配置される配線数を削減することができる。この結果、メモリアレイ10を高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態1の変形例1]図6は、実施の形態1の変形例1に従うメモリアレイ10の構成を示すブロック図である。図6を参照して、実施の形態1の変形例1に従うメモリアレイ10においては、行方向に隣接するメモリセルは、同一のビット線BLを共有する。たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、1本のビット線BLを共有する。他のメモリセル列に対しても、ビット線BLは、同様に配置される。ただし、同一のビット線BLに対応して、複数のメモリセルMCがデータ読出もしくはデータ書込の対象となるとデータ衝突が発生して、MRAMデバイスは誤動作を生じてしまう。したがって、実施の形態1の変形例1に従うメモリアレイ10においては、メモリセルMCは、メモリセル行およびメモリセル列のそれぞれについて、1行および1列おきに配置される。以下においては、メモリアレイ10におけるこのようなメモリセルの配置を交互配置とも称する。一方、基準電圧配線SLは、各メモリセル列ごとに配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態1と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、メモリアレイ10におけるビット線BLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態1の変形例2]図7は、実施の形態1の変形例2に従うメモリアレイ10の構成を示すブロック図である。図7を参照して、実施の形態1の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、1本のライトワード線WWL1を共有する。他のメモリセル行に対しても、ライトワード線WWLは、同様に配置される。ここで、データ書込を正常に実行するためには、同一のライトワード線WWLおよび同一のビット線BLの交点に配置されるメモリセルMCが複数個存在しないことが必要である。したがって、実施の形態1の変形例1の場合と同様に、メモリセルMCは交互配置される。図7においては、基準電圧配線SLが各メモリセル列ごとに配置される構成を示しているが、図5の構成と同様に、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとに基準電圧配線SLを共有する構成としてもよい。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態1と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。また、ライトワード線WWLの配線ピッチの緩和によって、ライトワード線WWLの配線幅をより広く確保することができる。これにより、以下に述べる効果がさらに生じる。図8は、ライトワード線WWLの配置を説明する構造図である。図8aには、図5および図6の構成に対応するメモリセルMCの構造が示される。図8aの構造においては、ライトワード線WWLは、隣接するメモリセル列間で共有されないため、各ライトワード線WWLの配線幅を確保することが困難である。既に説明したように、データ書込時においては、ビット線BLおよびライトワード線WWLの両方にデータ書込電流を流すことが必要である。ライトワード線WWLは、磁気トンネル接合部MTJとの間に配線層間絶縁膜を介して配置されるので、高さ方向におけるライトワード線WWLと磁気トンネル接合部MTJとの間の距離は、ビット線BLと磁気トンネル接合部MTJとの間の距離よりも大きくなる。したがって、データ書込時において、磁気トンネル接合部MTJに同じ強さの磁界を生じさせるためには、磁気トンネル接合部MTJとの間の距離が大きいライトワード線WWLに対して、より大きな電流を流す必要が生じる。一方、ライトワード線WWL等が形成される金属配線においては、電流密度が過大になると、エレクトロマイグレーションと呼ばれる現象によって、断線や配線間短絡が発生するおそれがある。したがって、ライトワード線WWLの電流密度を小さくすることが望ましい。図8bには、図7の構成に対応するメモリセルMCの構造が示される。図8bの構造においては、ライトワード線WWLは、隣接するメモリセル列間で共有されるため、メモリセル行2行分の配置スペースを用いてライトワード線WWLを配置することができる。したがって、各ライトワード線WWLの配線幅を広くして、少なくともビット線BLよりも広い配線幅、すなわち大きな断面積を確保できる。この結果、ライトワード線WWLにおける電流密度を抑制して、MRAMデバイスの信頼性を向上させることができる。また、磁気トンネル接合部MTJとの間の距離が大きい金属配線図8a,bにおいてはライトワード線WWLを、エレクトロマイグレーション耐性の高い材料によって形成することも信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金Al合金で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅Cuによって形成すればよい。[実施の形態1の変形例3]図9は、実施の形態1の変形例3に従うメモリアレイ10の構成を示すブロック図である。図9を参照して、実施の形態1の変形例3に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、1本のリードワード線RWL1を共有する。他のメモリセル行に対しても、リードワード線RWLは、同様に配置される。ここで、データ読出を正常に実行するためには、同一のリードワード線RWLによって選択される複数メモリセルMCが、同一のビット線BLに同時に結合されないことが必要である。したがって、実施の形態1の変形例1の場合と同様に、メモリセルMCは交互配置される。基準電圧配線SLについては、各メモリセル列ごとに配置される構成を示しているが、図5の構成と同様に、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとに基準電圧配線SLを共有する構成としてもよい。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態1と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態1の変形例4]図10は、実施の形態1の変形例4に従うメモリアレイ10の構成を示すブロック図である。図10を参照して、実施の形態1の変形例4に従うメモリアレイ10においては、実施の形態1の変形例2と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、1本のライトワード線WWL1を共有する。他のメモリセル行に対しても、ライトワード線WWLは、同様に配置される。さらに、リードワード線RWLが、列方向に隣接するメモリセル間で共有される。たとえば、第2番目および第3番目のメモリセル行に属するメモリセル群は、リードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLは、同様に配置される。既に説明したように、データ読出およびデータ書込を正常に行なうためには、1本のリードワード線RWLによって選択される複数のメモリセルMCが、同一のビット線BLと同時に結合されないこと、および1本のライトワード線WWLによって同時に選択される複数のメモリセルMCが、同一のビット線BLからデータ書込磁界を同時に与えられないことが必要である。したがって、実施の形態1の変形例4においても、メモリセルMCは交互配置される。基準電圧配線SLについては、各メモリセル列ごとに配置される構成を示しているが、図5の構成と同様に、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとに基準電圧配線SLを共有する構成としてもよい。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態1と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCをより効率的に配置して、実施の形態1の変形例2および3の場合よりも、メモリアレイ10をさらに高集積化して、MRAMデバイスのチップ面積を削減することができる。また、実施の形態1の変形例2の場合と同様に、ライトワード線WWLのエレクトロマイグレーション耐性を向上させて、MRAMデバイスの信頼性を向上させることができる。[実施の形態1の変形例5]図11は、実施の形態1の変形例5に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図11を参照して、実施の形態1の変形例5に従うメモリアレイ10においては、基準電圧配線SLおよびビット線BLは、共通配線SBLに統合される。共通配線SBLは、メモリセル列に対応してそれぞれ配置される。図11においては、第1番目から第5番目のメモリセル列にそれぞれ対応する共通配線SBL1~SBL5が代表的に示される。読出/書込制御回路50は、データ書込電流およびセンス電流を供給するための電流供給回路51と、メモリセル列に対応してそれぞれ配置されるコラム選択ゲートとを含む。図11においては、共通配線SBL1~SBL5にそれぞれ対応するコラム選択ゲートCSG1~CSG5が代表的に示される。以下においては、これらの複数のコラム選択ゲートを総称して、単にコラム選択ゲートCSGとも称する。列デコーダ25は、列選択結果に応じて、メモリセル列に対応してそれぞれ設けられる複数のコラム選択線のうちの1本を選択状態に活性化する。図11においては、共通配線SBL1~SBL5にそれぞれ対応するコラム選択線CSL1~CSL5が代表的に示される。以下においては、これらの複数のコラム選択線を総称して、単にコラム選択線CSLとも称する。各コラム選択ゲートCSGは、対応するコラム選択線CSLの電圧レベルに応じてオンする。読出/書込制御回路60は、データ書込電流を供給するための電流供給回路61と、メモリセル列に対応してそれぞれ配置されるライトコラム選択ゲートとを含む。さらに、メモリセル列にそれぞれ対応して複数の共通配線制御トランジスタが設けられる。図11においては、共通配線SBL1~SBL5にそれぞれ対応するライトコラム選択ゲートWCG1~WCG5および共通配線制御トランジスタCCT1~CCT5が代表的に示される。以下においては、これらの複数のライトコラム選択ゲートおよび共通配線制御トランジスタを総称する場合には、符号WCGおよびCCTをそれぞれ用いることとする。列デコーダ25は、さらに、コラムアドレスCAのデコード結果に応じて、メモリセル列に対応してそれぞれ設けられる複数のライトコラム選択線のうちの1本を選択状態に活性化する。ライトコラム選択線は、データ書込時のみにおいて活性化の対象とされる。図11においては、共通配線SBL1~SBL5にそれぞれ対応するライトコラム選択線WCSL1~WCSL5が代表的に示される。以下においては、これらの複数のライトコラム選択線を総称して、単にライトコラム選択線WCSLとも称する。各ライトコラム選択ゲートWCGは、対応するライトコラム選択線WCSLの電圧レベルに応じてオンする。共通配線制御トランジスタCCTは、共通配線SBLに対して、基準電圧配線SLおよびビット線BLの機能を併有させるために設けられる。共通配線SBLはビット線BLとしても機能するので、同一の共通配線SBLに対応して、複数のメモリセルMCがデータ読出もしくはデータ書込の対象となることがないようにメモリセルMCを配置する必要がある。したがって、実施の形態1の変形例5に従うメモリアレイ10においても、メモリセルMCは交互配置される。図12は、共通配線制御トランジスタCCTのオン/オフに対応した共通配線SBLの動作を示すタイミングチャートである。図12を参照して、ライトワード線WWLおよびリードワード線RWLのデータ書込時およびデータ読出時における動作は、図3で説明したのと同様である。共通配線制御トランジスタCCTがオンする場合には、対応する共通配線SBLは、接地電圧Vssと結合されて基準電圧配線SLとして機能する。一方、対応する共通配線制御トランジスタCCTがオフされる場合においては、共通配線SBLは、コラム選択ゲートCSGおよびライトコラム選択ゲートWCGを介して、電流供給回路51および61の間に結合される。データ書込時においては、列選択結果に応じて、コラム選択ゲートCSGおよびライトコラム選択ゲートWCGがオンして、共通配線SBLには図3の場合と同様のデータ書込電流が流される。データ読出時においては、列選択結果に応じてコラム選択ゲートCSGがオンして、共通配線SBLにはセンス電流が流される。共通配線SBLを用いる構成においては、データ読出前におけるプリチャージ電圧を接地電圧Vssとすることによって、共通配線SBLによるビット線BLおよび基準電圧配線SLの共用を円滑に行なうことができる。したがって、データ読出の対象となるメモリセルに保持された記憶データのレベルは、接地電圧Vssからの電圧上昇量に応じて検知される。さらに、データ読出時において、各共通配線SBLを基準電圧配線SLおよびビット線BLのいずれとして動作させるかについては、行デコード結果に対応させて定める必要がある。すなわち、選択行のメモリセルMCにおいて、アクセストランジスタATRと結合される側の共通配線SBLを基準電圧配線SLとして機能させ、磁気トンネル接合部MTJと結合される側の共通配線SBLをビット線BLとして機能させる必要がある。奇数番目のメモリセル列に対応して設けられる共通配線制御トランジスタCCT1、CCT3,...のゲートには、制御信号RA1が入力される。制御信号RA1は、データ読出時において、奇数番目のメモリセル行が選択された場合にHレベルに活性化される。偶数番目のメモリセル列に対応して設けられる共通配線制御トランジスタCCT2,CCT4,...のゲートには、制御信号/RA1が入力される。制御信号/RA1は、データ読出時において、偶数番目のメモリセル行が選択された場合にHレベルに活性化される。データ書込時においては、制御信号RA1および/RA1の両方は、Lレベルに非活性化される。これにより、各共通配線制御トランジスタCCTはオフされるので、コラム選択結果に応じて、共通配線SBLにデータ書込電流±Iwを流すことができる。このような構成とすることにより、基準電圧配線SLおよびビット線BLの機能を統合した共通配線SBLを用いて、実施の形態1と同様のデータ読出およびデータ書込を行なうことができる。この結果、列方向の信号線ピッチを緩和して、メモリセルMCを効率的に配することによりメモリアレイ10を高集積化することができる。図11においては、さらに、実施の形態1の変形例2と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。したがって、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリアレイ10をさらに高集積化して、MRAMデバイスのチップ面積を削減することができる。また、ライトワード線WWLのエレクトロマイグレーション耐性を向上させて、MRAMデバイスの信頼性を向上させることができる。なお、この変形例で示した、共通配線SBLによる基準電圧配線SLおよびビット線BLの統合は、この他に、実施の形態1の変形例3および4でそれぞれ説明した、隣接メモリセル行間におけるリードワード線RWLの共有および、隣接メモリセル行間におけるリードワード線RWLとライトワード線WWLとの双方の共有のいずれかと組合せて適用することも可能である。[実施の形態2]実施の形態2においては、折返し型ビット線構成の適用について説明する。図13は、実施の形態2に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図13を参照して、メモリアレイ10は、行列状に配置された複数のメモリセルMCを有する。リードワード線RWL、ライトワード線WWLは、メモリセル行にそれぞれ対応して行方向に沿って配置され、ビット線BLは、メモリセル列にそれぞれ対応して、列方向に沿って配置される。また、基準電圧配線SLは、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとに配置され、同一の組に属するメモリセル列間で共有される。ワード線電流制御回路40は、各ライトワード線WWLを接地電圧Vssと結合する。これにより、ライトワード線WWLを選択状態Hレベル,電源電圧Vccに活性化した場合に、各ライトワード線にデータ書込電流Ipを流すことができる。メモリセルMCは、メモリセル行およびメモリセル列の1行および1列ごとに交互配置されるので、各ビット線BLに対しては、メモリセルMCは1行おきに接続される。したがって、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のビット線を用いてビット線対を構成できる。たとえば、第1番目および第2番目のメモリセル列にそれぞれ対応するビット線BL1およびBL2によって、ビット線対BLP1を構成することができる。この場合は、ビット線BL2は、ビット線BL1と相補のデータを伝達するので、ビット線/BL1とも表記する。以降のメモリセル列に対しても同様に、メモリセル列の組ごとにビット線対を構成するように、各ビット線は配置される。以下においては、各ビット線対を構成するビット線のうち、奇数番目のメモリセル列に対応する一方および、偶数番目のメモリセル列に対応する他方のそれぞれをビット線BLおよび/BLとも総称する。これにより、いわゆる折返し型ビット線構成に基づいて、データ読出およびデータ書込を実行することができる。読出/書込制御回路60は、ビット線イコライズ信号BLEQに応じてオン/オフされるイコライズトランジスタと、ビット線プリチャージ信号BLPRに応じてオン/オフされるプリチャージトランジスタとを有する。イコライズトランジスタは、ビット線対ごとに、メモリセル列の組ごとに設けられる。図13においては、ビット線BL1およびBL2/BL1に対応するイコライズトランジスタ62-1および、ビット線BL3およびBL4/BL3に対応するイコライズトランジスタ62-2が代表的に示される。たとえば、イコライズトランジスタ62-1は、ビット線イコライズ信号BLEQの活性化Hレベルに応答して、ビット線BL1とBL2/BL1とを電気的に結合する。以下においては、これらの複数のイコライズトランジスタを総称して、単にイコライズトランジスタ62とも称する。その他のビット線対の各々に対応して設けられるイコライズトランジスタ62も同様に、ビット線イコライズ信号BLEQの活性化に応答して、対応するビット線対を構成するビット線BLおよび/BLの間を電気的に結合する。ビット線イコライズ信号BLEQは、コントロール回路5によって生成される。ビット線イコライズ信号BLEQは、MRAMデバイス1のスタンバイ期間、MRAMデバイス1のアクティブ期間のうちメモリアレイ10が非選択状態である場合およびアクティブ期間内でデータ書込動作時において、各ビット線対を構成するビット線間を短絡するために、Hレベルに活性化される。一方、MRAMデバイスのアクティブ期間におけるデータ読出動作時においては、ビット線イコライズ信号BLEQはLレベルに非活性化される。これに応答して、各ビット線対を構成するビット線BLおよび/BLの間は遮断される。プリチャージトランジスタは、ビット線ごとに設けられる。図13においては、ビット線BL1~BL4にそれぞれ対応するプリチャージトランジスタ64-1~64-4が代表的に示される。以下においては、これらの複数のプリチャージトランジスタを総称して、単にプリチャージトランジスタ64とも称する。その他のビット線の各々に対応しても、プリチャージトランジスタ64が同様に配置される。ビット線プリチャージ信号BLPRは、コントロール回路5によって生成される。ビット線プリチャージ信号BLPRは、MRAMデバイス1のアクティブ期間において、データ読出動作の開始に先立ってHレベルに活性化される。これに応答して各プリチャージトランジスタ64がオンすることにより、各ビット線は所定のプリチャージ電圧にプリチャージされる。図13においては、プリチャージ電圧が電源電圧Vccである場合の構成が例示される。コラム選択線は、ビット線対ごとに、すなわちメモリセル列の組ごとに設けられる。図13においては、第1番目および第2番目のメモリセル列に対応するコラム選択線CSL1および、第3番目および第4番目のメモリセル列に対応するコラム選択線CSL2が代表的に示される。以下においては、これらの複数のコラム選択線を総称して、単にコラム選択線CSLとも称する。列デコーダ25は、列選択結果に応じて、複数のコラム選択線CSLのうちの1本を選択状態Hレベルに活性化する。データI/O線対DI/OPは、データ線IOおよび/IOを含み、データ書込時におけるデータ書込電流±Iwおよびデータ読出時におけるセンス電流Isを伝達する。すなわち、データI/O線対DI/OPは、データ読出時とデータ書込時において共有される。次に、読出/書込制御回路50に含まれるコラム選択ゲート、データ書込回路50w、データ読出回路50rおよび電流切換回路53aの構成について説明する。コラム選択ゲートは、メモリセル列に対応してそれぞれ配置される。図13においては、第1番目~第4番目のメモリセル列に対応するコラム選択ゲートCSG1~CSG4が代表的に示される。同一のビット線対に対応する2個のコラム選択ゲートCSGは、共通のコラム選択線CSLに応じてオンする。たとえば、ビット線対BLP1に対応するコラム選択ゲートCSG1およびCSG2は、共通のコラム選択線CSL1の電圧レベルに応じてオン/オフする。コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、いずれか1つのビット線対が選択される。列選択結果に応じて活性化されたコラム選択線CSLに応答して、対応するコラム選択ゲートCSGがオンする。この結果、選択されたビット線対を構成するビット線BLおよび/BLは、データI/O線対DI/OPを構成するデータ線IOおよび/IOのそれぞれと電気的に結合される。図14は、データ書込回路50wおよびデータ読出回路50rの構成を示す回路図である。図14を参照して、データ書込回路50wは、データ書込時において活性化される制御信号WEに応答して動作する。データ書込回路50wは、ノードNw0に一定電流を供給するためのP型MOSトランジスタ151と、トランジスタ151の通過電流を制御するためのカレントミラー回路を構成するP型MOSトランジスタ152および電流源回路153とを含む。データ書込回路50wは、さらに、ノードNw0から動作電流の供給を受けて動作するインバータ154、155および156を有する。インバータ154は、書込データDINの電圧レベルを反転してノードNw1に伝達する。インバータ155は、書込データDINの電圧レベルを反転してインバータ156の入力ノードに伝達する。インバータ156は、インバータ154の出力を反転してノードNw2に伝達する。したがって、データ書込回路50wは、書込データDINの電圧レベルに応じて、ノードNw1およびNw2の電圧レベルを電源電圧Vccおよび接地電圧Vssの一方ずつに設定する。データ読出回路50rは、データ読出時において活性化される制御信号REに応答して動作して、読出データDOUTを出力する。データ読出回路50rは、電源電圧Vccを受けてノードNs1およびNs2に一定電流をそれぞれ供給するための電流源回路161および162と、ノードNs1とノードNr1との間に電気的に結合されるN型MOSトランジスタ163と、ノードNs2とノードNr2との間に電気的に結合されるN型MOSトランジスタ164と、ノードNs1およびNs2の間の電圧差を増幅して読出データDOUTを出力する増幅器165とを有する。トランジスタ163および164のゲートには参照電圧Vrefが与えられる。電流源回路161および162の供給電流量および参照電圧Vrefは、センス電流Isの電流量に応じて設定される。抵抗166および167は、ノードNs1およびNs2を接地電圧Vssにプルダウンするために設けられる。このような構成とすることにより、データ読出回路50rは、ノードNr1およびNr2の各々からセンス電流Isを供給することができる。データ読出回路50rは、さらに、コラム選択ゲートおよびビット線対を介して接続されるメモリセルの記憶データのレベルに応じて、ノードNr1およびNr2にそれぞれ生じる電圧変化の差を増幅して、読出データDOUTを出力する。電流切換回路53aは、データ書込回路50wのノードNw1とデータ読出回路50rのノードNr1の一方とデータ線IOとを選択的に結合するためのスイッチSW1aと、データ書込回路50wのノードNw2とデータ読出回路50rのノードNr2の一方をデータ線/IOと選択的に結合するスイッチSW1bとを有する。スイッチSW1aおよびSW1bは、データ読出時およびデータ書込時のそれぞれにおいて信号レベルの異なる制御信号RWSに応じて動作する。データ読出時においては、スイッチSW1aおよびSW1bは、データ読出回路50rの出力ノードNr1およびNr2をデータ線IOおよび/IOとそれぞれ結合する。一方、データ書込時においては、スイッチSW1aおよびSW1bはデータ書込回路50wのノードNw1およびNw2をデータ線IOおよび/IOとそれぞれ結合する。再び図13を参照して、データ読出およびデータ書込時の動作について説明する。以下においては、一例として第3番目のメモリセル列が選択された場合について説明する。まず、データ書込時における動作について説明する。列選択結果に応答して、コラム選択線CSL2が選択状態Hレベルに活性化されて、コラム選択ゲートCSG3およびCSG4がオンする。これにより、データ線IOおよび/IOは、ビット線対BLP2を構成するビット線BL3およびBL4/BL3とそれぞれ電気的に結合される。また、データ書込時においては、各イコライズトランジスタ62はオンするので、ビット線BL3およびBL4/BL3の間は短絡される。データ書込回路50wは、電流切換回路53aを介して接続されるデータ線IOおよび/IOの電圧レベルを、電源電圧Vccおよび接地電圧Vssのいずれか一方ずつに設定する。たとえば、書込データDINのデータレベルがLレベルである場合には、図14に示すインバータ154および156の出力は、それぞれ電源電圧Vcc高電圧状態および接地電圧Vss低電圧状態にそれぞれ設定されるので、データ線IOにLレベルデータを書込むためのデータ書込電流-Iwが流される。データ書込電流-Iwは、コラム選択ゲートCSG3を介してビット線BL3に供給される。ビット線BL3に伝達されるデータ書込電流-Iwは、イコライズトランジスタ62-2によって折返されてもう一方のビット線BL4/BL3においては、反対方向のデータ書込電流Iwとして伝達される。ビット線BL4/BL3に流れるデータ書込電流Iwは、コラム選択ゲートCSG4を介してデータ線/IOに伝達される。したがって、読出/書込制御回路60に電流シンクのための手段を設ける必要がなく、その構成を簡略化できる。データ書込時においては、ライトワード線WWLのいずれか1個が選択状態Hレベルに活性化されて、データ書込電流Ipが流される。したがって、ビット線BL3に対応するメモリセル列において、対応するライトワード線WWLにデータ書込電流Ipが流されたメモリセルに対してLレベルデータのデータ書込が実行される。一方、書込データDINのデータレベルがHレベルである場合には、ノードNw1およびNw2の電圧レベルの設定が上記の場合とは反対となり、ビット線BL3および/BL3BL4には、上記と逆方向のデータ書込電流が流れて、上記とは逆のデータレベルが書込まれる。このようにして、書込データDINのデータレベルに応じた方向を有するデータ書込電流±Iwが、イコライズトランジスタ62によって折返されて、ビット線BLおよび/BLに供給される。以上においては、奇数番目のメモリセル列が選択された場合のデータ書込について説明した。この場合においては、ビット線BLと結合されるメモリセルMCに対して、書込データDINのデータレベルがそのまま書込まれる。ビット線/BLにはビット線BLと反対方向のデータ書込電流が流されるため、偶数番目のメモリセル列が選択された場合には、書込データDINのデータレベルと反対のデータレベルが、ビット線/BLと結合されるメモリセルMCに書込まれる。しかし、以下の説明で明らかになるように、この場合にも、書込データDINのデータレベルを正しく読出すことができる。次にデータ読出について説明する。メモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方ずつと結合される。たとえば、第1番目のメモリセル行に属するメモリセルは、ビット線BL1,BL3,...、すなわちBLと結合され、第2行目のメモリセルは、ビット線BL2,BL4,...、すなわち/BLと結合される。以下同様に、メモリセルの各々は、奇数行において各ビット線対の一方ずつのBLと接続され、偶数行において各ビット線対の他方ずつの/BLと接続される。この結果、リードワード線RWLが行選択結果に応じて選択的に活性化されると、各ビット線対において、ビット線BLおよび/BLのいずれか一方が、メモリセルMCと結合される。メモリアレイ10は、さらに、メモリセル列に対応してそれぞれ設けられる複数のダミーメモリセルDMCを有する。ダミーメモリセルDMCは、ダミーリードワード線DRWL1およびDRWL2のいずれか一方と結合されて、2行×複数列に配置される。ダミーリードワード線DRWL1と結合されるダミーメモリセルは、ビット線BL1,BL3,...すなわち各ビット線対における一方のビット線BLとそれぞれ結合される。一方、ダミーリードワード線DRWL2と結合される残りのダミーメモリセルは、ビット線BL2,BL4,...すなわち各ビット線対における他方のビット線/BLとそれぞれ結合される。ダミーリードワード線DRWL1およびDRWL2は、各ビット線対の一方BLおよび他方/BLのうち、選択されたメモリセル行に対応して、メモリセルMCと非接続となった一方をダミーメモリセルDMCとそれぞれ結合するように選択的に活性化される。たとえば、行選択結果に応じて、奇数番目のメモリセル行が選択された場合には、各ビット線対においてビット線/BLとダミーメモリセルDMCとを接続するために、ダミーリードワード線DRWL2が選択状態に活性化される。反対に、偶数番目のメモリセル行が選択された場合には、ダミーリードワード線DRWL1が選択状態に活性化される。この結果、各ビット線対を構成するビット線BLおよび/BLは、選択されたメモリセル行に対応するメモリセルおよびダミーメモリセルDMCとの一方ずつとそれぞれ結合される。データ読出時においても、一例として第3番目のメモリセル列が選択された場合について説明する。データ読出動作に先立って、ビット線プリチャージ信号BLPRが一定期間Hレベルに活性化され、各ビット線は電源電圧Vccにプリチャージされる。プリチャージ後、列選択結果に応答してコラム選択線CSL2が選択状態Hレベルに活性化される。これに応答して、コラム選択ゲートCSG3および4がオンする。この結果、データI/O線対DI/OPを構成するデータ線IOおよび/IOは、データ書込時と同様にビット線BL3およびBL4/BL3とそれぞれ結合される。データ読出回路50rは、電流切換回路53aを介して、データ線IOおよび/IOに、同一方向のセンス電流Isを供給する。データ読出時においては、イコライズトランジスタ62-2はターンオフされているので、データ読出回路50rから供給されるセンス電流Isは、ビット線BL3およびBL4/BL3上を、同一方向に流れる。行選択結果に応じてリードワード線RWLが選択状態Hレベルに活性化されて、対応するメモリセルがビット線BL3およびBL4/BL3の一方と結合される。また、ダミーリードワード線DRWL1およびDRWL2の一方が活性化されて、メモリセルと非接続である、ビット線BL3およびBL4/BL3の他方は、ダミーメモリセルDMCと結合される。既に説明したように、メモリセルMCの抵抗値は、記憶データのレベルによって変化する。ここで、Hレベルデータを記憶した場合におけるメモリセルMCの抵抗値をRhとし、Lレベルデータを記憶した場合におけるメモリセルMCの抵抗値をRlとすると、ダミーメモリセルDMCの抵抗値Rmは、RlとRhの中間値に設定される。したがって、センス電流Isによって、ダミーメモリセルに結合されたビット線の一方に生じる電圧変化と、メモリセルMCと結合されたビット線の他方に生じる電圧変化とをデータ読出回路50rで比較することにより、データ読出の対象となった記憶データのレベルを検知することができる。ビット線BL3およびBL4/BL3の間に生じた電圧差は、データI/O線対DI/OPを介して、データ読出回路50r中のノードNs1およびNs2に伝達される。増幅器165によって、ノードNs1およびNs2の電圧差は増幅されて、読出データDOUTが出力される。したがって、ビット線BL3BLと結合されるメモリセルにLレベルデータが記憶されている場合、およびビット線BL4/BLと結合されるメモリセルMCにHレベルデータが記憶されている場合において、読出データDOUTにLレベルが出力される。反対に、ビット線BL3BLと結合されるメモリセルにHレベルデータが記憶されている場合、およびビット線BL4/BLと結合されるメモリセルMCにLレベルデータが記憶されている場合において、読出データDOUTにHレベルが出力される。このように、折返し型ビット線構成に基づいてデータ読出およびデータ書込を実行できる。この結果、データ読出およびデータ書込の動作マージンを確保することができる。また、データ書込電流をイコライズトランジスタ62によって折返して、ビット線対を構成するビット線BLおよび/BLに流すので、極性の異なる電圧負電圧を用いることなくデータ書込を行なえる。さらに、データ書込電流の方向は、データ線IOおよび/IOの電圧を電源電圧Vccおよび接地電圧Vssのいずれか一方ずつに設定するのみで切換えられる。したがって、データ書込回路50wの回路構成を簡易にすることができる。読出/書込制御回路60も同様に、電流をシンクする手段を具備することなく、イコライズトランジスタ62-1~62-mのみで簡易に形成することができる。さらに、折返されて供給される相補のデータ書込電流のそれぞれに起因して生じる磁界ノイズは互いに打ち消し合う方向に発生するので、データ書込ノイズの低減を図ることができる。[実施の形態2の変形例1]実施の形態2の変形例1においては、実施の形態2に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるライトワード線WWLの共有が図られる。図15は、実施の形態2の変形例1に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図15を参照して、実施の形態2の変形例1に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。リードワード線RWLが活性化されるデータ読出時においては、各ビット線に対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにビット線対を形成して、折返し型ビット線構成に基づく、実施の形態2の場合と同様のデータ読出を実行できる。一方、異なる行に属するメモリセル間で共有されるライトワード線WWLが活性化されるデータ書込時においては、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、データ読出時とデータ書込時におけるコラム選択を独立に行なう必要がある。実施の形態2の変形例1においては、コラム選択ゲートは、リードコラム選択ゲートRCGとライトコラム選択ゲートWCGとに分割して配置される。同様に、コラム選択線は、リードコラム選択線RCSLとライトコラム選択線WCSLとに分割して配置される。リードコラム選択線RCSLおよびリードコラム選択ゲートRCGは、図13におけるコラム選択線CSLおよびコラム選択ゲートCSGと同様に配置され、各ビット線対に対応するメモリセル列の組ごとに制御される。したがって、実施の形態2に従う構成と同様に、データ読出の動作マージンを確保することができる。一方、ライトコラム選択線WCSLおよびライトコラム選択ゲートWCGは、メモリセル列にそれぞれ対応して配置され、各メモリセル列に対応して独立に制御される。奇数番目のメモリセル列に対応して設けられるライトコラム選択ゲートWCG1,WCG3,...は、列選択結果に応じて、対応するビット線BL1,BL3,...とデータ線IOとを電気的に結合するために配置される。一方、偶数番目のメモリセル列に対応して設けられるライトコラム選択ゲートWCG2,WCG4,...は、列選択結果に応じて、対応するビット線BL2,BL4,...とデータ線/IOとを電気的に結合するために配置される。読出/書込制御回路60は、メモリセル列に対応してそれぞれ配置される書込電流制御トランジスタを含む。書込電流制御トランジスタは、対応するライトコラム選択線の活性化に応答してオンする。図11においては、第1番目から第4番目のメモリセル列、すなわちビット線BL1~BL4に対応してそれぞれ設けられる書込電流制御トランジスタ63-1~63-4が代表的に示される。以下においては、これらの複数の書込電流制御トランジスタを総称する場合には、符号63を用いることとする。一方、プリチャージトランジスタ64の配置は、図13の場合と同様である。奇数番目のメモリセル列に対応して設けられる書込電流制御トランジスタ63-1,63-3,...は、列選択結果に応じて、対応するビット線BL1,BL3,...とデータ線/IOとを電気的に結合するために配置される。一方、偶数番目のメモリセル列に対応して設けられる書込電流制御トランジスタ63-2,63-4,...は、列選択結果に応じて、対応するビット線BL2,BL4,...とデータ線IOとを電気的に結合するために配置される。したがって、選択されたメモリセル列において、データ線IO/IO~ライトコラム選択ゲートWCSG~ビット線BL~書込電流制御トランジスタ63~データ線/IOIOの経路に、データ書込電流±Iwを流すことができる。なお、データ書込電流±Iwの方向は、実施の形態2と同様にデータ線IO,/IOの電圧を設定することによって制御できる。したがって、実施の形態2と同様に、データ書込に関連する周辺回路、すなわちデータ書込回路50wおよび読出/書込制御回路60の構成を簡易にすることができる。また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和することができる。この結果、実施の形態1の変形例2の場合と同様に、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減および、ライトワード線WWLのエレクトロマイグレーション耐性向上によるMRAMデバイスの信頼性向上を図ることができる。[実施の形態2の変形例2]実施の形態2の変形例2においては、実施の形態2に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線RWLの共有が図られる。図16は、実施の形態2の変形例2に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図16を参照して、実施の形態2の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。読出/書込制御回路60は、実施の形態2と同様に配置されるイコライズトランジスタ62およびプリチャージトランジスタ64を有する。ライトワード線WWLが活性化されるデータ書込時においては、各ビット線に対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態2の場合と同様のデータ書込を実行できる。したがって、実施の形態2と同様にデータ書込の動作マージンを確保できる。また、データ書込に関連する周辺回路、すなわちデータ書込回路50wおよび読出/書込制御回路60の構成を簡易にするとともに、データ書込時のノイズを低減することができる。一方、複数のメモリセル行間で共有されるリードワード線RWLが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。しかし、データ読出時においては、選択されたメモリセル列に対応するデータ線IOおよび/IOのいずれか一方にセンス電流を流すことが必要であるが、データ線IOおよび/IOの他方については、フローティング状態としても、データ読出動作に悪影響を与えることはない。したがって、コラム選択線およびコラム選択ゲートの配置は、図13の場合と同様とすることができる。すなわち、データ読出時においては、データ線IOおよび/IOのそれぞれは独立したデータ線IO1およびIO2として動作し、列選択結果に応じて、いずれか一方にセンス電流が供給される。一方、データ書込時においては、データ線IOおよび/IOは、図13の場合と同様にデータI/O線対DI/OPを形成して、相補のデータ書込電流の供給線として働く。なお、図15に示される実施の形態2の変形例1の場合と同様に、コラム選択ゲートおよびコラム選択線をリード/ライトで独立に配置する構成としてもよい。この場合には、図15の構成おいて、リードコラム選択ゲートRCGとライトコラム選択ゲートWCGの配置、およびリードコラム選択線RCSLとライトコラム選択線WCSLとの配置をそれぞれ入替ればよい。実施の形態2の変形例2に従う構成においては、電流切換回路53aおよびデータ読出回路50rに代えて、電流切換回路53bおよびデータ読出回路51rがそれぞれ配置される。図17は、データ読出回路51rの構成を示す回路図である。図17を参照して、データ読出回路51rは、図14に示したデータ読出回路50rと比較して、ノードNr1に対してのみセンス電流Isを供給する点で異なる。これに対応して、図14に示されたトランジスタ164は省略され、参照電圧Vrefは、トランジスタ163のゲートのみに入力される。データ読出回路51rは、センス電流Isによって生じる電圧降下を、基準となる電圧降下ΔVrと比較して読出データDOUTのデータレベルを検知する。ΔVrは、Hレベルデータを読出した場合におけるデータ線の電圧降下をΔVhとし、Lレベルデータを読出した場合におけるデータ線の電圧降下をΔVlとすると、ΔVhとΔVlとの中間値となるように設定される。したがって、データ読出回路51rにおいては、ノードNs2の電圧レベルがVcc-ΔVrとなるように抵抗167の抵抗値は設定される。再び図16を参照して、電流切換回路53bは、制御信号RRSに応じて、データ読出回路50rの出力ノードNr1と、データ線IO1IOおよびIO2/IOとの間の接続を制御する。データ読出時において、列選択結果に応じて、データ読出回路50rの出力ノードNr1とデータ線IO1IOおよびIO2/IOの一方とを接続する。具体的には、奇数番目のメモリセル列が選択される場合には、データ線IO1IOにセンス電流Isを供給するために、電流切換回路53bは、ノードNr1とデータ線IO1IOとを接続する。データ線IO2/IOは、プリチャージ電圧のままフローティング状態とされる。反対に、偶数番目のメモリセル列が選択される場合には、電流切換回路53bは、データ線IO2/IOにセンス電流Isを供給するために、ノードNr1とデータ線IO2/IOとを接続する。一方、データ線IO1IOは、プリチャージ電圧のままフローティング状態とされる。一方、データ書込回路50wによってデータ書込電流がデータ線IO,/IOに流されるデータ書込時においては、電流切換回路53bは、出力ノードNr1をデータ線IOおよび/IOのいずれとも接続しない。このような構成とすることにより、データ読出時において、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和してデータ読出を正常に実行できる。さらに、折返し型ビット線構成に基づくデータ書込を実行するとともに、実施の形態1の変形例3の場合と同様に、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を図ることができる。[実施の形態3]実施の形態3以降においては、他の構成を有するメモリセルの配置における、信号線の共有について説明する。図18は、実施の形態3に従うメモリセルと信号配線との間の接続関係を示す回路図である。図18を参照して、実施の形態3に従うメモリセルは、直列に結合された磁気トンネル接合部MTJおよびアクセストランジスタATRを含む。アクセストランジスタATRは、磁気トンネル接合部MTJとビット線BLとの間に電気的に結合される。アクセストランジスタATRのゲートはリードワード線RWLと結合される。磁気トンネル接合部MTJは、接地電圧Vssを供給する基準電圧配線SLとアクセストランジスタATRとの間に電気的に結合される。したがって、ビット線BLは、直接磁気トンネル接合部MTJと結合されず、アクセストランジスタATRを介して接続される。実施の形態3に従うメモリセルは、実施の形態1に従うメモリセルと比較して、基準電圧配線SLとビット線BLとを入替えて配置したものに相当する。したがって、配置される信号線の種類は実施の形態1の場合と同様であり、データ読出およびデータ書込時における各信号線の電圧および電流波形は、実施の形態1と同様であるので詳細な説明は繰り返さない。図19は、実施の形態3に従うメモリセルの配置を説明する構造図である。図19を参照して、アクセストランジスタATRは、半導体主基板SUB上のp型領域PARに形成される。ビット線BLは、第1の金属配線層M1に形成されて、アクセストランジスタATRの一方のソース/ドレイン領域110と電気的に結合される。他方のソース/ドレイン領域120は、第1の金属配線層M1および第2の金属配線層M2に設けられた金属配線、コンタクトホールに形成された金属膜150およびバリアメタル140を経由して、磁気トンネル接合部MTJと結合される。ライトワード線WWLは、磁気トンネル接合部と近接して第2の金属配線層M2に設けられる。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。基準電圧配線SLは、独立した金属配線層である第3の金属配線層M3に配置される。基準電圧配線SLは、半導体基板上のいずれかのノードにおいて、接地電圧Vssを供給するノードと結合される。このように、実施の形態3に従うメモリセルにおいては、磁気トンネル接合部MTJとビット線BLとは直接的に結合されず、アクセストランジスタATRを介して結合される。これにより、各ビット線BLは、対応するメモリセル列に属する多数の磁気トンネル接合部MTJと直接結合されず、データ読出の対象となる、すなわち対応するリードワード線RWLが選択状態Hレベルに活性化されたメモリセル行に属するメモリセルとのみ電気的に結合される。したがって、ビット線BLの容量を抑制することができ、特にデータ読出時の動作を高速化できる。図20は、実施の形態3に従うメモリアレイ10の構成を示すブロック図である。図20を参照して、メモリアレイ10においては、図18に示される構成を有するメモリセルMCが行列状に配置される。さらに、図5に示される実施の形態1に従う構成と同様に、行方向に隣接するメモリセルは、同一の基準電圧配線SLを共有する。リードワード線RWL、ライトワード線WWL、ビット線BLの配置および、ワード線電流制御回路40の構成については、図5と同様であるので説明は繰り返さない。このように、実施の形態3に従うメモリセルの配置においても、基準電圧配線SLを複数のメモリセル列間で共有することができる。これにより、メモリアレイ10全体に配置される配線数を削減することができる。この結果、メモリアレイ10を高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態3の変形例1]図21は、実施の形態3の変形例1に従うメモリアレイ10の構成を示すブロック図である。図21を参照して、実施の形態3の変形例1に従うメモリアレイ10においては、行方向に隣接するメモリセルは、図6の場合と同様に同一のビット線BLを共有する。一方、基準電圧配線SLは、各メモリセル列ごとに配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態3と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、データ読出の高速化を図ることが可能な実施の形態3に従うメモリセルを配置する場合においても、メモリアレイ10におけるビット線BLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。また、実施の形態3に従うメモリセルの構成においては、ビット線BLと磁気トンネル接合部MTJとの間の距離が、ライトワード線WWLと磁気トンネル接合部MTJとの間の距離に比較して大きくなるので、ビット線BLにより大きなデータ書込電流を流す必要が生じる。したがって、ビット線BLのエレクトロマイグレーション耐性を考慮することが、MRAMデバイスの信頼性向上に有効である。すなわち、実施の形態3に従うメモリセルの配置においては、ビット線BLの配線幅断面積を、磁気トンネル接合部との距離が小さいライトワード線WWLよりも大きく確保することによって、ビット線BLのエレクトロマイグレーション耐性を高めて、MRAMデバイスの信頼性を向上させることができる。また、材質面においても、ビット線BLをエレクトロマイグレーション耐性の高い材料で形成することが望ましい。[実施の形態3の変形例2]図22は、実施の形態3の変形例2に従うメモリアレイ10の構成を示すブロック図である。図22を参照して、実施の形態3の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルは、図7の場合と同様に同一のライトワード線WWLを共有する。メモリセルMCは、図7の場合と同様の理由によって交互配置される。また、図22においては、基準電圧配線SLが各メモリセル列ごとに配置される構成を示しているが、図20の構成と同様に、行方向に隣接するメモリセル間で基準電圧配線SLを共有する構成としてもよい。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態3と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態3に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態3の変形例3]図23は、実施の形態3の変形例3に従うメモリアレイ10の構成を示すブロック図である。図23を参照して、実施の形態3の変形例3に従うメモリアレイ10においては、列方向に隣接するメモリセルは、図9の場合と同様に同一のリードワード線RWLを共有する。また、メモリセルMCは、図9の場合と同様の理由によって交互配置される。図23においては、基準電圧配線SLが各メモリセル列ごとに配置される構成を示しているが、図20の構成と同様に、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとに基準電圧配線SLを共有する構成としてもよい。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態3と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態3に従うメモリセルの配置においても、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態3の変形例4]図24は、実施の形態3の変形例4に従うメモリアレイ10の構成を示すブロック図である。図24を参照して、実施の形態3の変形例4に従うメモリアレイ10においては、実施の形態3の変形例2と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。さらに、リードワード線RWLも、列方向に隣接するメモリセル間で共有される。たとえば、第2行および第3行のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLおよびライトワード線WWLは、同様に配置される。メモリセルMCは、図10の場合と同様の理由によって交互配置される。また、図24においては、基準電圧配線SLが各メモリセル列ごとに配置される構成を示しているが、図20の構成と同様に、列方向に隣接するメモリセルによって、1本の基準電圧配線SLを共有する構成としてもよい。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態3と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態3に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの両方の配線ピッチを緩和できる。この結果、メモリセルMCをより効率的に配置して、実施の形態3の変形例2および3の場合よりも、メモリアレイ10をさらに高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態3の変形例5]図25は、実施の形態3の変形例5に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図25を参照して、実施の形態3の変形例5に従うメモリアレイ10および周辺回路の構成は、図11に示される実施の形態1の変形例5に従う構成と類似する。実施の形態3に従うメモリセルにおいては、データ読出時において、アクセストランジスタATRと結合された共通配線SBLをビット線BLとして機能させ、磁気トンネル接合部MTJと結合された共通配線SBLを基準電圧配線SLとして機能させることが必要である。これは、実施の形態1の変形例5における共通配線SBLの機能の設定とは逆である。すなわち、実施の形態1の変形例5の場合と比較して、行選択結果に対応した共通配線制御トランジスタCCTのオン/オフを入れ替える必要がある。したがって、実施の形態3の変形例5においては、奇数番目のメモリセル列に対応して設けられる共通配線制御トランジスタCCT1,CCT3,...のゲートには、制御信号/RA1が入力される。偶数番目のメモリセル列に対応して設けられる共通配線制御トランジスタCCT2,CCT4,...のゲートには、制御信号RA1が入力される。制御信号RA1および/RA1の設定は、実施の形態1の変形例5と同様である。共通配線制御トランジスタCCTの制御以外については、実施の形態1の変形例5と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態3に従うメモリセルの配置においても、基準電圧配線SLおよびビット線BLの機能を統合した共通配線SBLを用いて、実施の形態1と同様のデータ読出およびデータ書込を行なうことができる。この結果、列方向の配線ピッチを緩和してメモリセルMCを効率的に配することにより、メモリアレイ10を高集積化することができる。さらに、データ書込時に大きなデータ書込電流が流れる共通配線SBLの配線幅、すなわち断面積を確保して、共通配線SBLのエレクトロマイグレーション耐性を向上させて、MRAMデバイスの信頼性を向上させることができる。また図25においては、さらに、実施の形態3の変形例2と同様に、列方向に隣接するメモリセルは、1本のライトワード線WWLを共有する。したがって、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリアレイ10をさらに高集積化して、MRAMデバイスのチップ面積を削減することができる。なお、この変形例で示した、共通配線SBLによる基準電圧配線SLおよびビット線BLの統合は、この他に、実施の形態3の変形例3および4でそれぞれ説明した、隣接メモリセル行間におけるリードワード線RWLの共有および、隣接メモリセル行間におけるリードワード線RWLとライトワード線WWLとの双方の共有のいずれかと組合せて適用することも可能である。[実施の形態3の変形例6]図26は、実施の形態3の変形例6に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図26を参照して、行列状に配置された実施の形態3に従うメモリセルに対して、実施の形態2と同様に、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のビット線を用いて折返し型ビット線構成が実現される。図26においては、各メモリセルMCにおいて、アクセストランジスタATRとビット線とが接続され、磁気トンネル接合部MTJと基準電圧配線SLとが接続される点が、図13の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図13の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態3に従うメモリセルの配置においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。また、実施の形態2と同様に、周辺回路の簡単化およびデータ書込ノイズ低減を図ることができる。[実施の形態3の変形例7]実施の形態3の変形例7においては、実施の形態3の変形例6に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるライトワード線WWLの共有が図られる。図27は、実施の形態3の変形例7に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図27においては、各メモリセルMCにおいて、アクセストランジスタATRとビット線とが接続され、磁気トンネル接合部MTJと基準電圧配線SLとが接続される点が、図15の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図15の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態3に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ読出による動作マージン確保と、ライトワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態3の変形例8]実施の形態3の変形例8においては、実施の形態3の変形例6に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるリードワード線RWLの共有が図られる。図28は、実施の形態3の変形例8に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図28においては、各メモリセルMCにおいて、アクセストランジスタATRとビット線とが接続され、磁気トンネル接合部MTJと基準電圧配線SLとが接続される点が、図16の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図16の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態3に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態4]図29は、実施の形態4に従うメモリセルと信号配線との間の接続関係を示す回路図である。図29を参照して、実施の形態4に従うメモリセルに対しては、メモリセルに対して、リードワード線RWL、ライトワード線WWL、ビット線BLおよび基準電圧配線SLが設けられる。アクセストランジスタATRは、磁気トンネル接合部MTJと接地電圧Vssを供給する基準電圧配線SLとの間に電気的に結合される。アクセストランジスタATRのゲートは、リードワード線RWLと結合される。磁気トンネル接合部MTJは、ビット線BLと結合される。リードワード線RWLは、メモリセルの行方向に沿って配置される。ライトワード線WWLは、リードワード線RWLと平行に、磁気トンネル接合部MTJと近接して設けられる。基準電圧配線SLは、ライトワード線WWLおよびリードワード線RWLと平行に配置される。実施の形態4に従うメモリセルは、実施の形態1に従うメモリセルと比較すると、基準電圧配線SLが行方向に沿って、すなわちリードワード線RWLおよびライトワード線WWLと平行に配置される点がのみ異なる。したがって、配置される信号線の種類は実施の形態1の場合と同様であり、データ読出およびデータ書込時における各信号線の電圧および電流波形は、実施の形態1と同様であるので詳細な説明は繰り返さない。図30は、実施の形態4に従うメモリセルの配置を説明する構造図である。図30を参照して、アクセストランジスタATRは、半導体主基板SUB上のp型領域PARに形成される。基準電圧配線SLは、第1の金属配線層M1に形成されて、アクセストランジスタATRの一方のソース/ドレイン領域110と電気的に結合される。基準電圧配線SLは、半導体基板上のいずれかのノードにおいて、接地電圧Vssを供給するノードと結合される。他方のソース/ドレイン領域120は、第1の金属配線層M1および第2の金属配線層M2に設けられた金属配線、コンタクトホールに形成された金属膜150およびバリアメタル140を経由して、磁気トンネル接合部MTJと結合される。ライトワード線WWLは、磁気トンネル接合部と近接して第2の金属配線層M2に設けられる。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。ビット線BLは、独立した金属配線層である第3の金属配線層M3に配置され、磁気トンネル接合部MTJと電気的に結合される。図31は、実施の形態4に従うメモリアレイ10の構成を示すブロック図である。図31を参照して、メモリアレイ10においては、図29に示される構成を有するメモリセルMCが行列状に配置される。列方向に隣接するメモリセルは、同一の基準電圧配線SLを共有する。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、1本の基準電圧配線SL1を共有する。他のメモリセル列に対しても、基準電圧配線SLは、同様に配置される。基準電圧配線SLは、基本的には一定電圧本実施の形態においては、接地電圧Vssを供給するので、特別な電圧制御等を行なうことなく、このように共有することができる。リードワード線RWL、ライトワード線WWL、ビット線BLの配置および、ワード線電流制御回路40の構成については、図5と同様であるので説明は繰り返さない。このように、基準電圧配線SLを行方向に沿って配置する実施の形態4に従うメモリセルの配置においても、基準電圧配線SLを隣接するメモリセル間で共有することができる。これにより、メモリアレイ10全体に配置される配線数を削減してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態4の変形例1]図32は、実施の形態4の変形例1に従うメモリアレイ10の構成を示すブロック図である。図32を参照して、実施の形態4の変形例1に従うメモリアレイ10においては、行方向に隣接するメモリセルは、同一のビット線BLを共有する。たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、同一のビット線BL1を共有する。一方、基準電圧配線SLは、各メモリセル列ごとに配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態4と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態4に従うメモリセルを配置する場合においても、メモリアレイ10におけるビット線BLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態4の変形例2]図33は、実施の形態4の変形例2に従うメモリアレイ10の構成を示すブロック図である。図33を参照して、実施の形態4の変形例2に従うメモリアレイ10においては、基準電圧配線SLおよびビット線BLの双方が共有される。基準電圧配線SLは、図31と同様に、列方向に隣接するメモリセルによって共有され、ビット線BLは、図32と同様に、行方向に隣接するメモリセルによって共有される。このような構成とすることにより、行方向および列方向に沿ってそれぞれ配置される配線の両方を削減してメモリアレイ10をさらに高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態4の変形例3]図34は、実施の形態4の変形例3に従うメモリアレイ10の構成を示すブロック図である。図34を参照して、実施の形態4の変形例3に従うメモリアレイ10においては、基準電圧配線SLが共有される図31の構成に加えて、列方向に隣接するメモリセルによって、同一のライトワード線WWLがさらに共有される。メモリセルMCは、図7の場合と同様の理由によって交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態4と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態4に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。また、実施の形態4に従うメモリセルの構成においては、ライトワード線WWLと磁気トンネル接合部MTJとの間の距離がより大きくなるので、実施の形態1に従うメモリセルの場合と同様に、ライトワード線WWLに大きなデータ書込電流を流す必要が生じる。したがって、ライトワード線WWLの配線ピッチの緩和によって断面積を確保することによってライトワード線WWLの電流密度を軽減すれば、エレクトロマイグレーション耐性を向上させてMRAMデバイスの信頼性向上を図ることができる。また、材質面においても、ライトワード線WWLをビット線BLよりもエレクトロマイグレーション耐性の高い材料で形成することが望ましい。[実施の形態4の変形例4]図35は、実施の形態4の変形例4に従うメモリアレイ10の構成を示すブロック図である。図35を参照して、実施の形態4の変形例4に従うメモリアレイ10においては、基準電圧配線SLおよびビット線BLが共有される図33の構成に加えて、列方向に隣接するメモリセルによって、同一のリードワード線RWLが共有される。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群によって、同一のリードワード線RWL1が共有される。メモリセルMCは、図9の場合と同様の理由によって交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態4と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態4に従うメモリセルの配置においても、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態4の変形例5]図36は、実施の形態4の変形例5に従うメモリアレイ10の構成を示すブロック図である。図36を参照して、実施の形態4の変形例5に従うメモリアレイ10においては、実施の形態4の変形例3と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLおよび基準電圧配線SLを共有する。実施の形態4の変形例5においては、さらに、リードワード線RWLが、列方向に隣接するメモリセル間で共有される。たとえば、第2行および第3行のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、ライトワード線WWLおよびリードワード線RWLは、同様に配置される。メモリセルMCは、図10の場合と同様の理由によって交互配置される。また、基準電圧配線SLは、ライトワード線WWLと同様に、列方向に隣接するメモリセルによって共有される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態4と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態4に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの両方の配線ピッチを緩和できる。この結果、メモリセルMCをより効率的に配置して、実施の形態4の変形例3および4の場合よりも、メモリアレイ10をさらに高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態4の変形例6]図37は、実施の形態4の変形例6に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図37を参照して、行列状に配置された実施の形態4に従うメモリセルに対して、実施の形態2と同様に、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のビット線を用いて折返し型ビット線構成が実現される。図37においては、基準電圧配線SLが行方向に配置される点が、図13の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図13の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態4に従うメモリセルの配置においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。また、実施の形態2と同様に、データ書込回路50wおよび読出/書込制御回路60の周辺回路の構成を簡易化するとともに、データ書込ノイズを低減できる。[実施の形態4の変形例7]実施の形態4の変形例7においては、実施の形態4の変形例6に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるライトワード線WWLの共有が図られる。図38は、実施の形態4の変形例7に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図38においては、基準電圧配線SLが行方向に配置される点が、図15の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図15の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態4に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ読出による動作マージン確保と、ライトワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態4の変形例8]実施の形態4の変形例8においては、実施の形態4の変形例6に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるリードワード線RWLの共有が図られる。図39は、実施の形態4の変形例8に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図39においては、各メモリセルMCにおいて、基準電圧配線SLが行方向に配置される点が図16の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図16の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態4に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態5]図40は、実施の形態5に従うメモリセルと信号配線との間の接続関係を示す回路図である。図40を参照して、実施の形態5に従うメモリセルは、直列に結合された磁気トンネル接合部MTJおよびアクセストランジスタATRを含む。アクセストランジスタATRは、磁気トンネル接合部MTJとビット線BLとの間に電気的に結合される。アクセストランジスタATRのゲートはリードワード線RWLと結合される。基準電圧配線SLは、実施の形態4と同様に、行方向に沿って配置される。磁気トンネル接合部MTJは、接地電圧Vssを供給する基準電圧配線SLとアクセストランジスタATRとの間に電気的に結合される。したがって、ビット線BLは、直接磁気トンネル接合部MTJと結合されず、アクセストランジスタATRを介して接続される。実施の形態5に従うメモリセルは、実施の形態4に従うメモリセルと比較して、基準電圧配線SLおよびビット線BLと、磁気トンネル接合部MTJおよびアクセストランジスタATRの接続関係を入替えて配置したものに相当する。したがって、配置される信号線の種類は実施の形態1の場合と同様であり、データ読出およびデータ書込時における各信号線の電圧および電流波形は、実施の形態1と同様であるので詳細な説明は繰り返さない。図41は、実施の形態5に従うメモリセルの配置を説明する構造図である。図41を参照して、アクセストランジスタATRは、半導体主基板SUB上のp型領域PARに形成される。ビット線BLは、第1の金属配線層M1に形成されて、アクセストランジスタATRの一方のソース/ドレイン領域110と電気的に結合される。他方のソース/ドレイン領域120は、第1の金属配線層M1および第2の金属配線層M2に設けられた金属配線、コンタクトホールに形成された金属膜150およびバリアメタル140を経由して、磁気トンネル接合部MTJと結合される。ライトワード線WWLは、磁気トンネル接合部と近接して第2の金属配線層M2に設けられる。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。基準配線SLは、独立した金属配線層である第3の金属配線層M3に配置される。基準配線SLは、半導体基板上のいずれかのノードにおいて、接地電圧Vssを供給するノードと結合される。このように、実施の形態5に従うメモリセルにおいては、磁気トンネル接合部MTJとビット線BLとは直接的に結合されず、アクセストランジスタATRを介して結合される。これにより、各ビット線BLは、対応するメモリセル列に属する多数の磁気トンネル接合部MTJと直接結合されず、データ読出の対象となる、すなわち対応するリードワード線RWLが選択状態Hレベルに活性化されたメモリセル行に属するメモリセルとのみ電気的に結合される。したがって、ビット線BLの容量を抑制することができ、特にデータ読出時の動作を高速化できる。図42は、実施の形態5に従うメモリアレイ10の構成を示すブロック図である。図42を参照して、メモリアレイ10においては、図40に示される構成を有するメモリセルMCが行列状に配置される。さらに、図31に示される実施の形態4に従う構成と同様に、列方向に隣接するメモリセルは、同一の基準電圧配線SLを共有する。リードワード線RWL、ライトワード線WWL、ビット線BLの配置および、ワード線電流制御回路40の構成については、図31と同様であるので説明は繰り返さない。このように、実施の形態5に従うメモリセルの配置においても、基準電圧配線SLを列方向に隣接するメモリセル間で共有することができる。これにより、メモリアレイ10全体に配置される配線数を削減することができる。この結果、メモリアレイ10を高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態5の変形例1]図43は、実施の形態5の変形例1に従うメモリアレイ10の構成を示すブロック図である。図43を参照して、実施の形態5の変形例1に従うメモリアレイ10においては、行方向に隣接するメモリセルは、図32の場合と同様に同一のビット線BLを共有する。一方、基準電圧配線SLは、各メモリセル列ごとに配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態5と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、データ読出の高速化を図ることが可能な実施の形態5に従うメモリセルを配置する場合においても、メモリアレイ10におけるビット線BLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。また、実施の形態5に従うメモリセルの構成においては、実施の形態3の場合と同様に、ビット線BLと磁気トンネル接合部MTJとの間の距離が、ライトワード線WWLと磁気トンネル接合部MTJとの間の距離に比較して大きくなるので、ビット線BLにより大きなデータ書込電流を流す必要が生じる。したがって、ビット線BLのエレクトロマイグレーション耐性を考慮することが、MRAMデバイスの信頼性向上に有効である。すなわち、実施の形態5に従うメモリセルの配置においては、ビット線BLの配線幅断面積を、磁気トンネル接合部との距離が小さいライトワード線WWLよりも大きく確保することによって、ビット線BLのエレクトロマイグレーション耐性を高めて、MRAMデバイスの信頼性を向上させることができる。また、材質面においても、ビット線BLをエレクトロマイグレーション耐性の高い材料で形成することが望ましい。[実施の形態5の変形例2]図44は、実施の形態5の変形例2に従うメモリアレイ10の構成を示すブロック図である。図44を参照して、実施の形態5の変形例2に従うメモリアレイ10においては、図33の場合と同様に、基準電圧配線SLおよびビット線BLの双方が共有される。基準電圧配線SLは、図42と同様に、列方向に隣接するメモリセルによって共有され、ビット線BLは、図43と同様に、行方向に隣接するメモリセルによって共有される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態5と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、行方向および列方向に沿ってそれぞれ配置される配線の両方を削減してメモリアレイ10をさらに高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態5の変形例3]図45は、実施の形態5の変形例3に従うメモリアレイ10の構成を示すブロック図である。図45を参照して、実施の形態5の変形例3に従うメモリアレイ10においては、基準電圧配線SLが共有される図42の構成に加えて、列方向に隣接するメモリセルによって、同一のライトワード線WWLがさらに共有される。メモリセルMCは、図7の場合と同様の理由によって交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態5と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態5に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態5の変形例4]図46は、実施の形態5の変形例4に従うメモリアレイ10の構成を示すブロック図である。図46を参照して、実施の形態5の変形例4に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。また、メモリセルMCは、図9の場合と同様の理由によって交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態5と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態5に従うメモリセルの配置においても、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態5の変形例5]図47は、実施の形態5の変形例5に従うメモリアレイ10の構成を示すブロック図である。図47を参照して、実施の形態5の変形例5に従うメモリアレイ10においては、実施の形態5の変形例3と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。さらに、リードワード線RWLも、列方向に隣接するメモリセル間で共有される。たとえば、第2行および第3行のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLおよびライトワード線WWLは、同様に配置される。メモリセルMCは、図10の場合と同様の理由によって交互配置される。また、基準電圧配線SLは、ライトワード線WWLと同様に、列方向に隣接するメモリセルによって共有される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態5と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態5に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの両方の配線ピッチを緩和できる。この結果、メモリセルMCをより効率的に配置して、実施の形態5の変形例3および4の場合よりも、メモリアレイ10をさらに高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態5の変形例6]図48は、実施の形態5の変形例6に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図48を参照して、行列状に配置された実施の形態5に従うメモリセルに対して、実施の形態2と同様に、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のビット線を用いて折返し型ビット線構成が実現される。図48においては、各メモリセルMCにおいてアクセストランジスタATRおよび磁気トンネル接合部MTJがビット線BLおよび基準電圧配線SLとそれぞれ接続される点と、基準電圧配線SLが行方向に配置される点とが、図13の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図13の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態5に従うメモリセルの配置においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。また、実施の形態2と同様に、データ書込回路50wおよび読出/書込制御回路60の周辺回路の構成を簡単化するとともに、データ書込ノイズを低減できる。[実施の形態5の変形例7]実施の形態5の変形例7においては、実施の形態5の変形例6に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるライトワード線WWLの共有が図られる。図49は、実施の形態5の変形例7に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図49においては、各メモリセルMCにおいてアクセストランジスタATRおよび磁気トンネル接合部MTJがビット線BLおよび基準電圧配線SLとそれぞれ接続される点と、基準電圧配線SLが行方向に配置される点とが、図15の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図15の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態5に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ読出による動作マージン確保と、ライトワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態5の変形例8]実施の形態5の変形例8においては、実施の形態5の変形例6に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるリードワード線RWLの共有が図られる。図50は、実施の形態5の変形例8に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図50においては、各メモリセルMCにおいてアクセストランジスタATRおよび磁気トンネル接合部MTJがビット線BLおよび基準電圧配線SLとそれぞれ接続される点と、基準電圧配線SLが行方向に配置される点とが、図16の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図16の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態5に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態6]図51は、実施の形態6に従うMTJメモリセルと信号配線との間の接続関係を示す回路図である。図51を参照して、アクセストランジスタATRは、磁気トンネル接合部MTJとライトワード線WWLとの間に電気的に結合される。磁気トンネル接合部MTJは、アクセストランジスタATRとビット線BLとの間に結合される。アクセストランジスタATRのゲートはリードワード線RWLと結合される。ライトワード線WWLは、データ読出時において、接地電圧Vssに設定される。これにより、データ読出時においてリードワード線RWLが選択状態Hレベルに活性化されると、アクセストランジスタATRがターンオンして、ビット線BL~磁気トンネル接合部MTJ~アクセストランジスタATR~ライトワード線WWLの経路にセンス電流Isを流すことができる。一方、データ書込時においては、アクセストランジスタATRをターンオフして、ビット線BLおよびライトワード線WWLにデータ書込電流を流すことによって磁気トンネル接合部MTJに書込まれる記憶データのレベルに対応した磁界を発生させることができる。図52は、実施の形態6に従うMTJメモリセルの配置を説明する構造図である。図52を参照して、ライトワード線WWLおよびビット線BLは第1の金属配線層M1および第2の金属配線層M2にそれぞれ配置される。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。ライトワード線WWLを、データ読出時において接地電圧Vssに設定することによって、基準配線SLを設けることなく2層の金属配線層M1およびM2によって、MTJメモリセルを配置することができる。この結果、金属配線層の数を削減して製造コストを低減できる。次に、実施の形態6に従うMTJメモリセルに対するデータ読出およびデータ書込動作を説明する。再び図3を参照して、データ読出時においては、ライトワード線WWLは非選択状態Lレベルに維持される。ワード線電流制御回路40によって、各ライトワード線WWLは接地電圧Vssと結合されるので、データ読出時におけるライトワード線WWLの電圧は、基準電圧配線SLの電圧レベルと同一の接地電圧Vssである。一方、データ書込時において、基準電圧配線SLには電流が流れないため、MTJメモリセルに対して磁界を発生させることもない。したがって、基準電圧配線SLを省略しても、ライトワード線WWL、リードワード線RWLおよびビット線BLの電圧と電流とを図3と同様に設定して、実施の形態6に従うMTJメモリセルに対してデータ読出およびデータ書込動作を実行することが可能である。図53は、実施の形態6に従うメモリアレイ10の構成を示すブロック図である。図53を参照して、実施の形態6に従うメモリアレイ10においては、行方向に隣接するメモリセルは、同一のビット線BLを共有する。たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、同一のビット線BL1を共有する。リードワード線RWL、ライトワード線WWLおよびワード線電流制御回路40の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、図5と同様であるので説明は繰り返さない。このような構成とすることにより、より少ない配線数によってデータ読出およびデータ書込を行なうことが可能な実施の形態6に従うメモリセルを配置する場合においても、メモリアレイ10におけるビット線BLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態6の変形例1]図54は、実施の形態6の変形例1に従うメモリアレイ10の構成を示すブロック図である。図54を参照して、実施の形態6の変形例1に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。したがって、メモリセルMCは、図7の場合と同様の理由によって交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態6と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態6に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。また、実施の形態6に従うメモリセルの構成においては、実施の形態1の場合と同様に、ライトワード線WWLと磁気トンネル接合部MTJとの間の距離が、ビット線BLと磁気トンネル接合部MTJとの間の距離よりも大きくなるので、ライトワード線WWLにより大きなデータ書込電流を流す必要が生じる。したがって、ライトワード線WWLのエレクトロマイグレーション耐性を考慮することが、MRAMデバイスの信頼性向上に有効である。すなわち、実施の形態6に従うメモリセルの配置においても、ライトワード線WWLの配線幅断面積を、磁気トンネル接合部との距離が小さいビット線BLよりも大きく確保することによって、ライトワード線WWLのエレクトロマイグレーション耐性を高めて、MRAMデバイスの信頼性を向上させることができる。また、材質面においても、ライトワード線WWLをエレクトロマイグレーション耐性の高い材料で形成することが望ましい。[実施の形態6の変形例2]図55は、実施の形態6の変形例2に従うメモリアレイ10の構成を示すブロック図である。図55を参照して、実施の形態6の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。したがって、メモリセルMCは、図9の場合と同様の理由によって交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態6と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態6に従うメモリセルの配置においても、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態6の変形例3]図56は、実施の形態6の変形例3に従うメモリアレイ10の構成を示すブロック図である。図56を参照して、実施の形態6の変形例3に従うメモリアレイ10においては、実施の形態6の変形例1と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。さらに、リードワード線RWLも、列方向に隣接するメモリセル間で共有される。たとえば、第2行および第3行のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLおよびライトワード線WWLは、同様に配置される。したがって、メモリセルMCは、図10の場合と同様の理由によって交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態6と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態6に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの両方の配線ピッチを緩和できる。この結果、メモリセルMCをより効率的に配置して、実施の形態6の変形例1および2の場合よりも、メモリアレイ10をさらに高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態6の変形例4]図57は、実施の形態6の変形例4に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図57を参照して、行列状に配置された実施の形態6に従うメモリセルに対して、実施の形態2と同様に、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のビット線を用いて折返し型ビット線構成が実現される。図57においては、基準電圧配線SLの配置が省略される点と、リードワード線RWL、ライトワード線WWLおよびビット線BLの信号配線とメモリセルMCとの間の接続関係とが図13の構成と異なる。ビット線BLに対してデータ書込電流およびセンス電流を供給する周辺回路の構成と、データ読出およびデータ書込時における動作とは、図13の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態6に従うメモリセルの配置においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。また、実施の形態2と同様に、データ書込回路50wおよび読出/書込制御回路60の周辺回路の回路構成を簡単化するとともに、データ書込ノイズを低減できる。[実施の形態6の変形例5]実施の形態6の変形例5においては、実施の形態6の変形例4に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるライトワード線WWLの共有が図られる。図58は、実施の形態6の変形例5に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図58においては、基準電圧配線SLの配置が省略される点と、リードワード線RWL、ライトワード線WWLおよびビット線BLの信号配線とメモリセルMCとの間の接続関係とが図15の構成と異なる。ビット線BLに対してデータ書込電流およびセンス電流を供給する周辺回路の構成と、データ読出およびデータ書込時における動作とは、図15の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態6に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ読出による動作マージン確保と、ライトワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態6の変形例6]実施の形態6の変形例6においては、実施の形態6の変形例4に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるリードワード線RWLの共有が図られる。図59は、実施の形態6の変形例6に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図59においては、基準電圧配線SLの配置が省略される点と、リードワード線RWL、ライトワード線WWLおよびビット線BLの信号配線とメモリセルMCとの間の接続関係とが図16の構成と異なる。ビット線BLに対してデータ書込電流およびセンス電流を供給する周辺回路の構成と、データ読出およびデータ書込時における動作とは、図16の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態6に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態7]図60は、実施の形態7に従うメモリセルと信号配線との間の接続関係を示す回路図である。図60を参照して、ビット線BLは、アクセストランジスタATRを介して磁気トンネル接合部MTJと電気的に結合される。磁気トンネル接合部MTJは、ライトワード線WWLおよびアクセストランジスタATRの間に結合される。リードワード線RWLは、アクセストランジスタATRのゲートと結合される。リードワード線RWLとライトワード線WWLは平行に配置され、ビット線BLは、これらのワード線と交差する方向に配置される。実施の形態7に従うメモリセルは、実施の形態6に従うメモリセルと比較して、ビット線BLおよびライトワード線WWLと磁気トンネル接合部MTJおよびアクセストランジスタATRとの間の接続関係を入替えて配置したものに相当する。したがって、配置される信号線の種類は実施の形態6の場合と同様であり、データ読出およびデータ書込時における各信号線の電圧および電流波形は、実施の形態6と同様であるので詳細な説明は繰り返さない。図61は、実施の形態7に従うメモリセルの配置を示す構造図である。図61を参照して、ビット線BLおよびライトワード線WWLは、第1の金属配線層M1および第2の金属配線層M2にそれぞれ配置される。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。磁気トンネル接合部MTJは、ライトワード線WWLと直接結合される。このように実施の形態7に従うメモリセルの構成においても、基準配線SLを省略して、2つの金属配線層M1およびM2を用いてMTJメモリセルを配置できる。また、ビット線BLは、アクセストランジスタATRを介して磁気トンネル接合部MTJと結合される構成となっているので、各ビット線BLは、データ読出の対象となる、すなわち対応するリードワード線RWLが選択状態Hレベルに活性化されたメモリセル行に属するMTJメモリセルとのみ電気的に結合される。この結果、実施の形態3と同様に、ビット線BLの容量を抑制することができ、特にデータ読出時の動作を高速化できる。図62は、実施の形態7に従うメモリアレイ10の構成を示すブロック図である。図62を参照して、実施の形態7に従うメモリアレイ10においては、行方向に隣接するメモリセルは、同一のビット線BLを共有する。リードワード線RWL、ライトワード線WWLおよびワード線電流制御回路40の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態6と同様であるので説明は繰り返さない。このような構成とすることにより、信号配線数の削減およびデータ読出の高速化を図ることが可能な実施の形態7に従うメモリセルを配置する場合においても、メモリアレイ10におけるビット線BLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。また、実施の形態7に従うメモリセルの構成においては、実施の形態3の場合と同様に、ビット線BLと磁気トンネル接合部MTJとの間の距離が、ライトワード線WWLと磁気トンネル接合部MTJとの間の距離に比較して大きくなるので、ビット線BLにより大きなデータ書込電流を流す必要が生じる。したがって、ビット線BLのエレクトロマイグレーション耐性を考慮することが、MRAMデバイスの信頼性向上に有効である。すなわち、実施の形態7に従うメモリセルの配置においても、ビット線BLの配線幅断面積を、磁気トンネル接合部との距離が小さいライトワード線WWLよりも大きく確保することによって、ビット線BLのエレクトロマイグレーション耐性を高めて、MRAMデバイスの信頼性を向上させることができる。また、材質面においても、ビット線BLをエレクトロマイグレーション耐性の高い材料で形成することが望ましい。[実施の形態7の変形例1]図63は、実施の形態7の変形例1に従うメモリアレイ10の構成を示すブロック図である。図63を参照して、実施の形態7の変形例1に従うメモリアレイ10においては、列方向に隣接するメモリセルは、図54の場合と同様に同一のライトワード線WWLを共有する。したがって、メモリセルMCは、図7の場合と同様の理由によって交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態7と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態7に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態7の変形例2]図64は、実施の形態7の変形例2に従うメモリアレイ10の構成を示すブロック図である。図64を参照して、実施の形態7の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルは、図55の場合と同様に同一のリードワード線RWLを共有する。メモリセルMCは、図9の場合と同様に交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態7と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態7に従うメモリセルの配置においても、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態7の変形例3]図65は、実施の形態7の変形例3に従うメモリアレイ10の構成を示すブロック図である。図65を参照して、実施の形態7の変形例3に従うメモリアレイ10においては、実施の形態7の変形例1と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。さらに、リードワード線RWLも、列方向に隣接するメモリセル間で共有される。たとえば、第2行および第3行のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLおよびライトワード線WWLは、同様に配置される。メモリセルMCは、図10の場合と同様に交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態7と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態7に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの両方の配線ピッチを緩和できる。この結果、メモリセルMCをより効率的に配置して、実施の形態7の変形例1および2の場合よりも、メモリアレイ10をさらに高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態7の変形例4]図66は、実施の形態7の変形例4に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図66を参照して、行列状に配置された実施の形態7に従うメモリセルに対して、実施の形態2と同様に、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のビット線を用いて折返し型ビット線構成が実現される。図66においては、各メモリセルMCにおいて、アクセストランジスタATRとビット線BLとが接続され、磁気トンネル接合部MTJとライトワード線WWLとが接続される点が、図57の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図57の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態7に従うメモリセルの配置においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。また、実施の形態2と同様に、データ書込回路50wおよび読出/書込制御回路60の周辺回路の回路構成を簡単化するとともに、データ書込ノイズを低減できる。[実施の形態7の変形例5]実施の形態7の変形例5においては、実施の形態7の変形例4に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるライトワード線WWLの共有が図られる。図67は、実施の形態7の変形例5に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図67においては、各メモリセルMCにおいて、アクセストランジスタATRとビット線BLとが接続され、磁気トンネル接合部MTJとライトワード線WWLとが接続される点が、図58の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図58の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態7に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ読出による動作マージン確保と、ライトワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態7の変形例6]実施の形態7の変形例6においては、実施の形態7の変形例4に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるリードワード線RWLの共有が図られる。図68は、実施の形態7の変形例6に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図68においては、各メモリセルMCにおいて、アクセストランジスタATRとビット線BLとが接続され、磁気トンネル接合部MTJとライトワード線WWLとが接続される点が、図59の構成と異なる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図59の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態7に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態8]図69は、実施の形態8に従うメモリセルと信号配線との間の接続関係を示す回路図である。図69を参照して、実施の形態8においては、データ読出時にセンス電流Isを供給するためのリードビット線RBLと、データ書込時にデータ書込電流±Iwを供給するためのライトビット線WBLとは独立に設けられる。アクセストランジスタATRは、磁気トンネル接合部MTJとリードビット線RBLとの間に電気的に結合される。すなわち、リードビット線RBLは、アクセストランジスタATRを介して磁気トンネル接合部MTJと電気的に結合される。磁気トンネル接合部MTJは、アクセストランジスタATRおよびライトビット線WBLと結合される。リードワード線RWLおよびライトワード線WWLは、リードビット線RBLおよびライトビット線WBLと交差する方向に設けられる。リードワード線RWLは、アクセストランジスタATRのゲートと結合される。図70は、実施の形態8に従うMTJメモリセルに対するデータ書込およびデータ読出を説明するタイミングチャートである。まずデータ書込時の動作について説明する。ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLの電圧を選択状態Hレベルに駆動する。非選択行においては、ライトワード線WWLの電圧レベルは非選択状態Lレベルのままである。ワード線電流制御回路40によって各ライトワード線WWLを接地電圧Vssと結合することにより、選択行においてライトワード線WWLにデータ書込電流Ipを流すことができる。また、ライトビット線WBLの電圧を、図3で説明したデータ書込時におけるビット線BLの電圧と同様に制御することによって、ライトビット線WBLに、書込まれる記憶データのデータレベルに応じたデータ書込電流±Iwを流すことができる。これにより、MTJメモリセルに対するデータ書込を実行することができる。リードワード線RWLは、データ書込時においては、非選択状態Lレベルのままに維持される。リードビット線RBLは、高電圧状態Vccにプリチャージされる。アクセストランジスタATRがターンオフ状態を維持するので、データ書込時においては、リードビット線RBLには電流が流れない。一方、データ読出時においては、ライトワード線WWLは非選択状態Lレベルに維持され、その電圧レベルはワード線電流制御回路40によって接地電圧Vssに固定される。ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するリードワード線RWLを選択状態Hレベルに駆動する。非選択行においては、リードワード線RWLの電圧レベルは非選択状態Lレベルのままである。読出/書込制御回路50および60は、データ読出を実行するための一定量のセンス電流Isをリードビット線RBLに供給するとともに、ライトビット線WBLの電圧を接地電圧Vssに設定する。リードビット線RBLは、データ読出前において高電圧状態Vccにプリチャージされているので、リードワード線RWLの活性化に応答したアクセストランジスタATRのターンオンによって、リードビット線RBL~アクセストランジスタATR~磁気トンネル接合部MTJ~ライトビット線WBL接地電圧Vssに、センス電流Isの電流経路を形成することができる。これにより、記憶データに応じた電圧降下がリードビット線RBLに現われるので、図3に示したのと同様のデータ読出動作を実行することが可能となる。図71は、実施の形態8に従うMTJメモリセルの配置を示す構造図である。図71を参照して、リードビット線RBLは第1の金属配線層M1に形成されて、アクセストランジスタATRのソース/ドレイン領域110と結合される。ライトワード線WWLは第2の金属配線層M2に配置される。ライトビット線WBLは、磁気トンネル接合部MTJと結合されて第3の金属配線層M3に形成される。MTJメモリセルは、第1および第2の金属配線層M1,M2、金属膜150およびバリアメタル140を介してアクセストランジスタATRのソース/ドレイン領域120と結合される。リードビット線RBLは、磁気トンネル接合部MTJと直接結合されず、アクセストランジスタATRを介して、データ読出の対象となるMTJメモリセルの磁気トンネル接合部MTJのみと接続することができる。これにより、リードビット線RBLの容量を抑制して、データ読出時の動作を高速化できる。ライトビット線WBLについては、磁気トンネル接合部MTJとの距離を小さくすることができるので、データ書込時における磁気カップリングを大きく設定して、データ書込時にライトビット線WBLを流れるデータ書込電流±Iwの電流値を小さくすることができる。この結果、データ書込電流によって発生する磁気ノイズの減少やライトビット線の電流密度抑制によって、動作の信頼性を向上できる。リードビット線RBLとライトビット線WBLとを分割して配置することにより、上記の効果を両立して享受できる。図72は、実施の形態8に従うメモリアレイ10の構成を示すブロック図である。図72を参照して、実施の形態8に従うメモリアレイ10においては、図69に示される構成を有するメモリセルMCが行列状に配置される。リードワード線RWLおよびライトワード線WWLは、行方向に沿って配置され、リードビット線RBLおよびライトビット線WBLは、列方向に沿って配置される。ワード線電流制御回路40は、各ライトワード線WWLを接地電圧Vssと結合する。これにより、データ読出時およびデータ書込時における、ライトワード線WWLの電圧および電流を図70に示されるように制御することができる。行方向に隣接するメモリセルは、リードビット線RBLおよびライトビット線WBLのいずれか一方を共有する。たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、1本のリードビット線RBL1を共有し、第2番目および第3番目のメモリセル列に属するメモリセル群は、1本のライトビット線WBL1を共有する。以降のメモリセル列に対しても、リードビット線RBLおよびライトビット線WBLは、同様に交互に配置される。同一のリードビット線RBLもしくはライトビット線WBLに対応して、複数のメモリセルMCがデータ読出もしくはデータ書込の対象となるとデータ衝突が発生するので、メモリセルMCは交互配置される。このような構成とすることにより、メモリアレイ10におけるリードビット線RBLおよびライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。次に、データ書込電流±Iwおよびセンス電流Isを流すための周辺回路の構成について説明する。コラム選択線は、メモリセル列ごと、すなわちビット線ごとに、データ読出用とデータ書込用とに独立して設けられる。図72においては、第1番目~第3番目のメモリセル列にそれぞれ対応する、リードコラム選択線RCSL1~RCSL3およびライトコラム選択線WCSL1~WCSL3が代表的に示される。以下においては、これらの複数のリードコラム選択線およびライトコラム選択線を総称する場合には、符号RCSLおよびWCSLをそれぞれ用いることとする。列デコーダ25は、列選択結果に応じて、データ読出時においては複数のリードコラム選択線RCSLのうちの1本を選択状態Hレベルに活性化し、データ書込時においては複数のライトコラム選択線WSLのうちの1本を選択状態Hレベルに活性化する。コラム選択ゲートは、コラム選択線と同様に、メモリセル列ごとにデータ読出用とデータ書込用とに独立して設けられる。図72においては、リードコラム選択ゲートRCG1~RCG3およびライトコラム選択ゲートWCG1~WCG3が代表的に示される。以下においては、これらの複数のリードコラム選択ゲートおよびライトコラムゲートを総称する場合には、符号RCGおよびWCGをそれぞれ用いることとする。ライトコラム選択ゲートWCGは、対応するライトビット線WBLとデータ線IOとの間に電気的に結合される。リードコラム選択ゲートRCGは、対応するリードビット線RBLとデータ線/IOとの間に電気的に結合される。データ線IOおよび/IOによって構成されるデータI/O線対DI/OPは、データ書込時におけるデータ書込電流±Iwを伝達する。一方、データ読出時におけるセンス電流は、一方のデータ線/IOによって伝達される。データ書込電流±Iwを供給するためのデータ書込回路50wのノードNw1およびNw2は、データ線IOおよび/IOとそれぞれ接続される。データ読出回路51rのノードNr1は、データ線/IOと接続される。データ書込回路50wおよびデータ読出回路51rの構成および動作は、図14および図17でそれぞれ説明したとおりであるので、詳細な説明は繰り返さない。各リードコラム選択線RCSLと各リードコラム選択ゲートRCGおよび各ライトコラム選択線WCSLとライトコラム選択ゲートWCGとは、それぞれ1対1に対応付けられる。たとえば、ビット線BL1に対応する、リードコラム選択ゲートRCG1およびライトコラム選択ゲートWCG1は、リードコラム選択線RCSL1およびライトコラム選択線WCSL1の電圧レベルにそれぞれ応じてオン/オフする。コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、いずれか1つのビット線が選択される。列選択結果に応じて活性化されたリードコラム選択線RCSLもしくはライトコラム選択線WCSLに応答して、対応するリードコラム選択ゲートRCGもしくはライトコラム選択ゲートWCGがオンする。この結果、選択されたリードビット線RBLもしくはライトビット線WBLは、データI/O線対DI/OPを構成するデータ線IOおよび/IOの一方と電気的に結合される。読出/書込制御回路60は、メモリセル列に対応してそれぞれ配置される、書込電流制御トランジスタ、プリチャージトランジスタおよびライトビット線電圧制御トランジスタを含む。図72においては、第1番目から第3番目のメモリセル列、すなわちライトビット線WBL1~WBL3に対応してそれぞれ設けられる書込電流制御トランジスタ63-1~63-3およびライトビット線電圧制御トランジスタ65-1~65-3と、リードビット線RBL1~RBL3に対応してそれぞれ設けられるプリチャージトランジスタ64-1~64-3とが代表的に示される。以下においては、これらの複数のライトビット線電圧制御トランジスタを総称する場合には、符号65を用いることとする。ライトビット線電圧制御トランジスタ65の各々は、データ読出時においてオンして、センス電流Isの電流経路を確保するために、対応するライトビット線WBLを接地電圧Vssと結合する。データ読出時以外には、各ライトビット線電圧制御トランジスタ65はオフされて、各ライトビット線WBLは接地電圧Vssと切離される。書込電流制御トランジスタ63およびプリチャージトランジスタ64の配置および動作は、図15の場合と同様であるので、説明は繰り返さない。このような構成とすることにより、データ書込時においては、選択されたメモリセル列において、データ線IO~ライトコラム選択ゲートWCG~ライトビット線WBL~書込電流制御トランジスタ63~データ線/IOの経路にデータ書込電流±Iwを流すことができる。なお、データ書込電流±Iwの方向は、実施の形態2と同様にデータ線IO,/IOの電圧を設定することによって制御できる。したがって、実施の形態2と同様に、データ書込に関連する周辺回路、すなわちデータ書込回路50wおよび読出/書込制御回路60の構成を簡易にすることができる。このように、リードビット線RBLとライトビット線WBLとを独立に設ける構成においても、行選択結果および列選択結果に応じて、図70に示したようなデータ読出およびデータ書込を実行することができる。[実施の形態8の変形例1]図73は、実施の形態8の変形例1に従うメモリアレイ10の構成を示すブロック図である。図73を参照して、メモリアレイ10においては、実施の形態8と同様に、行方向に隣接するメモリセルは、リードビット線RBLおよびライトビット線WBLのいずれか一方を共有する。さらに、実施の形態8の変形例1においては、列方向に隣接するメモリセルが、同一のライトワード線WWLを共有する。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、同一のライトワード線WWL1を共有する。また、メモリセルMCは交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態8と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、リードビット線RBLとライトビット線WBLとを独立に配置する実施の形態8に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。また、実施の形態8に従うメモリセルの構成においては、ライトワード線WWLと磁気トンネル接合部MTJとの間の距離がライトビット線WBLと磁気トンネル接合部MTJとの間の距離よりも大きくなるので、実施の形態1に従うメモリセルの場合と同様に、ライトワード線WWLに大きなデータ書込電流を流す必要が生じる。したがって、ライトワード線WWLの配線ピッチを緩和して断面積を確保することによって、ライトワード線WWLの電流密度を軽減できる。これにより、大きなデータ書込電流が流れるライトワード線WWLのエレクトロマイグレーション耐性を向上させてMRAMデバイスの信頼性向上を図ることができる。また、材質面においても、ライトワード線WWLをライトビット線WBLよりもエレクトロマイグレーション耐性の高い材料で形成することが望ましい。[実施の形態8の変形例2]図74は、実施の形態8の変形例2に従うメモリアレイ10の構成を示すブロック図である。図74を参照して、メモリアレイ10においては、実施の形態8と同様に、行方向に隣接するメモリセルは、リードビット線RBLおよびライトビット線WBLのいずれか一方を共有する。さらに、実施の形態8の変形例2においては、列方向に隣接するメモリセルが、同一のリードワード線RWLを共有する。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、同一のリードワード線RWL1を共有する。また、メモリセルMCは交互配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態8と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、リードビット線RBLとライトビット線WBLとを独立に配置する実施の形態8に従うメモリセルの配置においても、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態8の変形例3]図75は、実施の形態8の変形例3に従うメモリアレイ10の構成を示すブロック図である。図75を参照して、実施の形態8の変形例3に従うメモリアレイ10においては、実施の形態8の変形例1と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。さらに、リードワード線RWLも、列方向に隣接するメモリセル間で共有される。たとえば、第2行および第3行のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLおよびライトワード線WWLは、同様に配置される。しかし、リードワード線RWLおよびライトワード線WWLの両方を共有する配置においては、列方向に隣接するメモリセル間でリードビット線RBLおよびライトビット線WBLを共有することができない。したがって、図75の構成においては、リードビット線RBLおよびライトビット線WBLは、各メモリセル列ごとに配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態8と同様であるので、詳細な説明は繰り返さない。なお表記の都合上、図75においては図示を省略しているが、図72~図74の場合と同様に、各リードビット線RBLに対応してプリチャージトランジスタ64が配置される。このような構成とすることにより、実施の形態8に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの両方の配線ピッチを緩和できる。この結果、行方向に配置される配線のピッチを集中的に緩和して、メモリセルMCを配置することができる。これにより、メモリアレイ10を高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態8の変形例4]図76は、実施の形態8の変形例4に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図76を参照して、行列状に配置された実施の形態8に従うメモリセルに対して、実施の形態2と同様に、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のリードビット線およびライトビット線を用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル列にそれぞれ対応するライトビット線WBL1およびWBL2によって、ライトビット線対を構成することができる。この場合は、ライトビット線WBL2は、ライトビット線WBL1と相補のデータを伝達するので、ビット線/WBL1とも表記する。同様に、第1番目および第2番目のメモリセル列にそれぞれ対応するリードビット線RBL1およびRBL2/RBL1によって、リードビット線対を構成することができる。以降のメモリセル列に対しても同様に、メモリセル列の組ごとにライトビット線対およびリードビット線対を構成するように、各リードビット線RBLおよびライトビット線WBLは配置される。以下においては、各ライトビット線対を構成するライトビット線のうち、奇数番目のメモリセル列に対応する一方および、偶数番目のメモリセル列に対応する他方のそれぞれをライトビット線WBLおよび/WBLとも総称する。これにより、いわゆる折返し型ビット線構成に基づいてデータ書込を実行することができる。同様に、各リードビット線対を構成するリードビット線のうち、奇数番目のメモリセル列に対応する一方および、偶数番目のメモリセル列に対応する他方のそれぞれをリードビット線RBLおよび/RBLとも総称する。データ読出には、リードビット線RBLに対して実施の形態2と同様に配置された、ダミーメモリセルを用いて実行される。これにより、いわゆる折返し型ビット線構成に基づいてデータ読出を実行することができる。リードコラム選択線およびライトコラム選択線は、リードビット線対およびライトビット線対ごとに、すなわちメモリセル列の組ごとに設けられる。したがって、同一の組に対応する2個のリードコラム選択ゲートRCGおよびライトコラム選択ゲートWCGは、共通のリードコラム選択線RCSLおよびライトコラム選択線WCSLにそれぞれ応答して、オン/オフする。たとえば、第1番目および第2番目のメモリセル列に対応するリードコラム選択ゲートRCG1およびRCG2は、共通のリードコラム選択線RCSL1に応じて動作する。同様に、ライトコラム選択ゲートWCG1およびWCG2は、共通のライトコラム選択線WCSL1に応じて動作する。奇数列のライトビット線WBLに対応して設けられるライトコラム選択ゲートWCG1,WCG3,...は、対応するライトビット線WBLとデータ線IOとの間に電気的に結合される。一方、偶数列のライトビット線/WBLに対応して設けられるライトコラム選択ゲートWCG2,WCG4,...は、対応するライトビット線/WBLとデータ線/IOとの間に電気的に結合される。同様に、奇数列のリードビット線RBLに対応して設けられるリードコラム選択ゲートRCG1,RCG3,...は、対応するリードビット線RBLとデータ線IOとの間に電気的に結合される。一方、偶数列のリードビット線/RBLに対応して設けられるリードコラム選択ゲートRCG2,RCG4,...は、対応するリードビット線/RBLとデータ線/IOとの間に電気的に結合される。データ線IOおよび/IOによって構成されるデータI/O線対DI/OPは、データ書込時においてはデータ書込電流±Iwを伝達し、データ読出時においてはセンス電流を伝達する。データ書込電流±Iwを供給するためのデータ書込回路50wおよびデータ読出回路50rは、電流切換回路53aを介して、データ線IO,/IOと接続される。データ書込回路50w、データ読出回路50rおよび電流切換回路53aの構成および動作は、図14に示したとおりであるので、詳細な説明は繰り返さない。コラムアドレスCAのデコード結果、すなわち列選択結果に応じて活性化されたリードコラム選択線RCSLもしくはライトコラム選択線WCSLに応答して、対応する2個のリードコラム選択ゲートRCGもしくはライトコラム選択ゲートWCGがオンする。この結果、選択されたリードビット線対を構成するリードビット線RBLおよび/RBL、もしくは選択されたライトビット線対を構成するライトビット線WBLおよび/WBLは、データI/O線対DI/OPを構成するデータ線IOおよび/IOのそれぞれと電気的に結合される。読出/書込制御回路60は、各ライトビット線対に対応して設けられ、制御信号WEに応じてオン/オフするイコライズトランジスタ62と、各ライトビット線WBLに対応して設けられデータ読出時において対応するライトビット線と接地電圧Vssとを電気的に結合するライトビット線電圧制御トランジスタ65とを含む。さらに、図76においては図示を省略しているが、ビット線プリチャージ信号BLPRに応じてオン/オフされるプリチャージトランジスタ64が図72~図74と同様に、各リードビット線RBLに対応して配置される。このような構成とすることにより、選択されたリードビット線対は、データ読出時における実施の形態2のビット線対と同様にセンス電流を流して、データ読出を行なう。同様に、選択されたライトビット線対は、対応するイコライズトランジスタ62を介して、データ書込時における実施の形態2のビット線対と同様にデータ書込電流を流して、データ書込を行なう。したがって、実施の形態8に従うメモリセルの配置においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。また、実施の形態2と同様に、データ書込回路50wおよび読出/書込制御回路60の周辺回路の回路構成を簡単化するとともに、データ書込ノイズを低減できる。[実施の形態8の変形例5]実施の形態8の変形例5においては、実施の形態8の変形例4に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるライトワード線WWLの共有が図られる。図77は、実施の形態8の変形例5に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図77を参照して、実施の形態8の変形例5に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。リードワード線RWLが活性化されるデータ読出時においては、各リードビット線RBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態8の変形例4と同様のデータ読出を実行できる。一方、複数のメモリセル行間で共有されるライトワード線WWLが活性化されるデータ書込時においては、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態8の変形例5においては、データ書込時におけるコラム選択線の活性化は、各メモリセル列ごとに制御される。読出/書込制御回路60は、イコライズトランジスタ62に代えて、メモリセル列にそれぞれ対応して配置される書込電流制御トランジスタ63を含む。書込電流制御トランジスタは、対応するライトコラム選択線の活性化に応答してオンする。図77においては、第1番目から第4番目のメモリセル列、すなわちライトビット線WBL1~WBL4に対応してそれぞれ設けられる書込電流制御トランジスタ631~63-4が代表的に示される。図示は省略されているが、プリチャージトランジスタ64は、図72~74の場合と同様に、各リードビット線RBLに対応して配置される。奇数番目のメモリセル列に対応して設けられる書込電流制御トランジスタ63-1,63-3,...は、列選択結果に応じて、対応するライトビット線WBL1,WBL3,...とデータ線/IOとを電気的に結合するために配置される。一方、偶数番目のメモリセル列に対応して設けられる書込電流制御トランジスタ63-2,63-4,...は、列選択結果に応じて、対応するライトビット線WBL2,WBL4,...とデータ線IOとを電気的に結合するために配置される。したがって、選択されたメモリセル列において、データ線IO/IO~ライトコラム選択ゲートWCSG~ライトビット線WBL~書込電流制御トランジスタ63~データ線/IOIOの経路に、データ書込電流±Iwを流すことができる。データ書込電流±Iwの方向は、実施の形態2と同様にデータ線IO,/IOの電圧を設定することによって制御できる。したがって、実施の形態2と同様に、データ書込に関連する周辺回路、すなわちデータ書込回路50wおよび読出/書込制御回路60の構成を簡易にすることができる。また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和することができる。この結果、実施の形態8の変形例1の場合と同様に、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減および、ライトワード線WWLのエレクトロマイグレーション耐性向上によるMRAMデバイスの信頼性向上を図ることができる。[実施の形態8の変形例6]実施の形態8の変形例6においては、実施の形態8の変形例4に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線RWLの共有が図られる。図78は、実施の形態8の変形例6に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図78を参照して、実施の形態8の変形例6に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。読出/書込制御回路60は、実施の形態8の変形例4と同様に配置されるイコライズトランジスタ62およびライトビット線電圧制御トランジスタ65とを含む。読出/書込制御回路60は、さらに、図示は省略されるが、図72~図74と同様に、各リードビット線RBLに対応して配置されるプリチャージトランジスタ64を有する。ライトワード線WWLが活性化されるデータ書込時においては、各ライトビット線WBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態8の変形例4と同様のデータ書込を実行できる。したがって、実施の形態2と同様にデータ書込の動作マージンを確保できる。また、データ書込に関連する周辺回路、すなわちデータ書込回路50wおよび読出/書込制御回路60周辺回路の回路構成を簡単化するとともに、データ書込時に発生する磁界ノイズを低減できる。一方、複数のメモリセル行間で共有されるリードワード線RWLが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。実施の形態8の変形例6に従う構成においては、電流切換回路53aおよびデータ読出回路50rに代えて、電流切換回路53bおよびデータ読出回路51rがそれぞれ配置される。電流切換回路53bおよびデータ読出回路51rの構成および動作については、図16および図17で既に説明しているので、詳細な説明は繰り返さない。このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和してデータ読出を正常に実行できる。この結果、実施の形態2の変形例3の場合と同様に、メモリアレイ10を高集積化によるMRAMデバイスのチップ面積削減を図ることができる。したがって、実施の形態8に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線RWLの共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態9]図79は、実施の形態9に従うメモリセルと信号配線との間の接続関係を示す回路図である。図79を参照して、実施の形態9に従うメモリセルにおいては、アクセストランジスタATRは、リードビット線RBLと磁気トンネル接合部MTJとの間に電気的に結合される。磁気トンネル接合部MTJは、アクセストランジスタATRおよびライトワード線WWLの間に結合される。アクセストランジスタATRのゲートはリードワード線RWLと結合される。図70で説明したように、データ読出時におけるライトワード線WWLの電圧レベルは接地電圧Vssに設定されるので、ライトワード線WWLをリードビット線RBLに代えて磁気トンネル接合部MTJと結合することができる。これによりデータ読出時においては、リードワード線RWLの活性化に応答して、アクセストランジスタATRがターンオンして、リードビット線RBL~アクセストランジスタATR~磁気トンネル接合部MTJ~ライトワード線WWLの間にセンス電流Isの電流経路を形成して、磁気トンネル接合部MTJの記憶データに応じた電圧変化をリードビット線RBLに生じさせることができる。一方、データ書込時においては、ライトワード線WWLおよびライトビット線WBLをそれぞれ流れるデータ書込電流によって、互いに直交する磁界を磁気トンネル接合部MTJに発生することができる。したがって、実施の形態9に従うMTJメモリセルに対するデータ書込およびデータ読出動作は、リードワード線RWL、ライトワード線WWL、リードビット線RBLおよびライトビット線WBLの電圧および電流を図70と同様に設定することによって実行できる。図80は、実施の形態9に従うMTJメモリセルの配置を説明する構造図である。図80を参照して、実施の形態9においては、ライトビット線WBLは、他の配線やMTJメモリセルと結合させる必要がないので、磁気トンネル接合部MTJとの磁気カップリングの向上を優先して自由に配置することができる。ライトビット線WBLは、たとえば第2の金属配線層M2を用いて、磁気トンネル接合部MTJの直下に配置される。ライトワード線WWLは、磁気トンネル接合部MTJと電気的に結合されて第3の金属配線層M3に配置される。リードワード線RWL、アクセストランジスタATRおよびリードビット線RBLの配置については図71と同様であるので説明は繰返さない。このような構成とすることにより、リードビット線RBLをアクセストランジスタATRを介して磁気トンネル接合部MTJと結合するので、リードビット線RBLを同一メモリセル列に属する多数の磁気トンネル接合部MTJと直接接続することなく、リードビット線RBLの容量を抑制できる。この結果、データ読出動作を高速化できる。また、磁気トンネル接合部MTJとライトワード線WWLとの間隔を狭くできるので、データ書込時における磁気カップリングを大きくすることができ、ライトワード線WWLのデータ書込電流Ipの電流量を小さく設定することができる。この結果、データ書込電流によって発生する磁気ノイズの減少やライトビット線の電流密度抑制によって、動作の信頼性を向上できる。したがって、実施の形態8に従うメモリセルと同様に、リードビット線RBLとライトビット線WBLとを分割して配置することにより、データ読出およびデータ書込の両方において、上記の効果を両立して享受できる。図81は、実施の形態9に従うメモリアレイ10の構成を示すブロック図である。図81を参照して、実施の形態9に従うメモリアレイ10においては、図72の場合と同様に、行方向に隣接するメモリセルは、リードビット線RBLおよびライトビット線WBLのいずれか一方を共有する。たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、1本のリードビット線RBL1を共有し、第2番目および第3番目のメモリセル列に属するメモリセル群は、1本のライトビット線WBL1を共有する。以降のメモリセル列に対しても、リードビット線RBLおよびライトビット線WBLは、同様に交互に配置される。また、メモリセルの構成上、読出/書込制御回路60中におけるライトビット線電圧制御トランジスタ65の配置は不要となる。メモリセルMC、リードワード線RWL、ライトワード線WWL、ワード線電流制御回路40、および列選択結果に応じてデータ書込電流およびセンス電流を供給するための周辺回路の配置および構成は、実施の形態8と同様であるので説明は繰り返さない。このような構成とすることにより、実施の形態9に従うメモリセルを配置する場合においても、メモリアレイ10におけるリードビット線RBLおよびライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。また、実施の形態9に従うメモリセルの構成においては、ライトビット線WBLと磁気トンネル接合部MTJとの間の距離が、ライトワード線WWLと磁気トンネル接合部MTJとの間の距離に比較して大きくなるので、ライトビット線WBLにより大きなデータ書込電流を流す必要が生じる。したがって、ライトビット線WBLのエレクトロマイグレーション耐性を考慮することが、MRAMデバイスの信頼性向上に有効である。すなわち、実施の形態9に従うメモリセルの配置においても、ライトビット線WBLの配線幅断面積を、磁気トンネル接合部との距離が小さいライトワード線WWLよりも大きく確保することによって、ライトビット線WBLのエレクトロマイグレーション耐性を高めて、MRAMデバイスの信頼性を向上させることができる。また、材質面においても、ライトビット線WBLをエレクトロマイグレーション耐性の高い材料で形成することが望ましい。[実施の形態9の変形例1]図82は、実施の形態9の変形例1に従うメモリアレイ10の構成を示すブロック図である。図82を参照して、実施の形態9の変形例1に従うメモリアレイ10においては、列方向に隣接するメモリセルは、図73の場合と同様に同一のライトワード線WWLを共有する。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態9と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態9に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態9の変形例2]図83は、実施の形態9の変形例2に従うメモリアレイ10の構成を示すブロック図である。図83を参照して、実施の形態9の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルは、図74の場合と同様に同一のリードワード線RWLを共有する。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態9と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態9に従うメモリセルの配置においても、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。[実施の形態9の変形例3]図84は、実施の形態9の変形例3に従うメモリアレイ10の構成を示すブロック図である。図84を参照して、実施の形態9の変形例3に従うメモリアレイ10においては、実施の形態9の変形例1と同様に、列方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。さらに、リードワード線RWLも、列方向に隣接するメモリセル間で共有される。たとえば、第2行および第3行のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLおよびライトワード線WWLは、同様に配置される。図75の場合と同様に、リードワード線RWLおよびライトワード線WWLの両方を共有する配置においては、行方向に隣接するメモリセル間でリードビット線RBLおよびライトビット線WBLを共有することができない。リードビット線RBLおよびライトビット線WBLは、各メモリセル列ごとに配置される。その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態9と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、実施の形態9に従うメモリセルの配置においても、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの両方の配線ピッチを緩和できる。この結果、行方向に配置される配線のピッチを集中的に緩和して、メモリセルMCを配置することができる。これにより、メモリアレイ10を高集積化して、MRAMデバイスのチップ面積を削減することができる。[実施の形態9の変形例4]図85は、実施の形態9の変形例4に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図85を参照して、行列状に配置された実施の形態7に従うメモリセルに対して、実施の形態8の変形例4と同様に、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のリードビット線およびライトビット線を用いて折返し型ビット線構成が実現される。図85においては、各メモリセルMCにおいて、ライトワード線WWLが磁気トンネル接合部MTJと接続される点および、ライトビット線WBLが磁気トンネル接合部MTJと接続されない点が、実施の形態8の変形例4に従う図76の構成と異なる。また、メモリセルの構成上、読出/書込制御回路60中におけるライトビット線電圧制御トランジスタ65の配置は不要となる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図76の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態9に従うメモリセルの配置においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。また、実施の形態2と同様に、データ書込回路50wおよび読出/書込制御回路60周辺回路の回路構成を簡単化するとともに、データ書込ノイズを低減できる。[実施の形態9の変形例5]実施の形態9の変形例5においては、実施の形態9の変形例4に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるライトワード線WWLの共有が図られる。図86は、実施の形態9の変形例5に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図86においては、各メモリセルMCにおいて、ライトワード線WWLが磁気トンネル接合部MTJと接続される点および、ライトビット線WBLが磁気トンネル接合部MTJと接続されない点が、実施の形態8の変形例5に従う図77の構成と異なる。また、メモリセルの構成上、読出/書込制御回路60中におけるライトビット線電圧制御トランジスタ65の配置は不要となる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図77の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態9に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ読出による動作マージン確保と、ライトワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。[実施の形態9の変形例6]実施の形態9の変形例6においては、実施の形態9の変形例4に示した折返し型ビット線構成に加えて、隣接するメモリセル行間におけるリードワード線RWLの共有が図られる。図87は、実施の形態9の変形例6に従うメモリアレイ10および周辺回路の構成を示すブロック図である。図87においては、各メモリセルMCにおいて、ライトワード線WWLが磁気トンネル接合部MTJと接続される点および、ライトビット線WBLが磁気トンネル接合部MTJと接続されない点が、実施の形態8の変形例6に従う図78の構成と異なる。また、メモリセルの構成上、読出/書込制御回路60中におけるライトビット線電圧制御トランジスタ65の配置は不要となる。その他の部分の構成と、データ読出およびデータ書込時における動作とは、図78の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態9に従うメモリセルの配置においても、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡単化およびデータ書込ノイズ低減と、リードワード線の共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"