"液晶表示パネルを駆動する駆動装置であり、当該駆動装置におけるアナログ回路に電力を供給する電源回路を含む液晶表示パネルの駆動装置であって、前記電源回路は、水平期間における前記液晶表示パネルの画素にデータを書き込む期間に相当する期間を除く非作動期間では、前記アナログ回路に対する電力供給を実質的に停止させる制御部を含むことを特徴とする液晶表示パネルの駆動装置。前記非作動期間は、直前の水平期間が終了した時点から次に水平期間が開始されるまでの間の時点を起点とし、画素へのデータの書き込みが完了した時点に所定の余裕時間を加算した時点を終点とする期間を除く期間である請求項1記載の液晶表示パネルの駆動装置。前記電源回路は、昇圧用のコイルに接続されるスイッチング素子に所望電圧に応じた周波数のクロック信号を出力する電源ICであって当該クロック信号の出力/非出力を制御するための制御端子を有する電源ICを含み、前記制御部は、前記非作動期間では、前記クロック信号の非出力を指示する制御信号を前記電源ICの制御端子に対して出力する第1制御部を有する請求項1または請求項2記載の液晶表示パネルの駆動装置。前記電源回路は、昇圧用のコイルと、該昇圧用のコイルに流れる電流をスイッチングするスイッチング素子と、該昇圧用のコイルの誘導電圧が印加されるダイオードとを含み、前記制御部は、前記非作動期間では、前記ダイオードの出力を遮断させる制御信号を出力する第2制御部を有する請求項1から請求項3のうちのいずれか1項に記載の液晶表示パネルの駆動装置。前記制御部は、垂直ブランキング期間では制御信号を出力する請求項3または請求項4記載の液晶表示パネルの駆動装置。請求項1から請求項5のうちのいずれか1項に記載の駆動装置と液晶表示パネルとを有する液晶表示装置。特許文献1に記載された駆動装置は、ソースドライバICの出力を制御することによって液晶表示装置の消費電力を低減する。しかし、ソースドライバICの出力をディスエーブル状態にしているときにも、ソースドライバIC自体の動作が禁止されているわけではない。すると、ソースドライバICは、出力がディスエーブル状態にされているときでも、ある程度は電力を消費する。すなわち、液晶表示装置の消費電力の低減が十分に達成できているとはいい難い。そこで、本発明は、消費電力をさらに低減することができる液晶表示装置の駆動装置および液晶表示装置を提供することを目的とする。本発明による液晶表示装置の駆動装置は、液晶表示パネルを駆動する駆動装置であり、駆動装置におけるアナログ回路に電力を供給する電源回路を含む液晶表示パネルの駆動装置であって、電源回路は、水平期間における液晶表示パネルの画素にデータを書き込む期間に相当する期間を除く非作動期間では、アナログ回路に対する電力供給を実質的に停止させる制御部を含むことを特徴とする。非作動期間は、例えば、直前の水平期間が終了した時点から次に水平期間が開始されるまでの間の時点を起点とし、画素へのデータの書き込みが完了した時点に所定の余裕時間を加算した時点を終点とする期間を除く期間である。電源回路は、昇圧用のコイルに接続されるスイッチング素子に所望電圧例えば、アナログ電圧としての13Vに応じた周波数のクロック信号を出力する電源ICであってクロック信号の出力/非出力を制御するための制御端子を有する電源ICを含み、制御部は、非作動期間では、クロック信号の非出力を指示する制御信号を電源ICの制御端子に対して出力する第1制御部を有するように構成されていてもよい。電源回路は、昇圧用のコイルと、昇圧用のコイルに流れる電流をスイッチングするスイッチング素子例えば、FET11と、昇圧用のコイルの誘導電圧が印加されるダイオード例えば、ダイオード14とを含み、制御部は、非作動期間では、ダイオードの出力を遮断させる例えば、FET24を非導通状態にする制御信号を出力する第2制御部を有するように構成されていてもよい。制御部は、垂直ブランキング期間では制御信号を出力する制御信号をオン状態にすることに相当にすることが好ましい。本発明による液晶表示装置は、上記の駆動装置と液晶表示パネルとを有することを特徴とする。本発明によれば、液晶表示装置の消費電力をより低減することができる。以下、本発明の実施の形態を図面を参照して説明する。実施の形態1.図1は、本発明による駆動装置が搭載された液晶表示装置の構成例を示すブロック図である。図1に示す液晶表示装置において、液晶表示パネル100には、マトリクス状に多数の画素図示せずが形成されている。画素を形成するために、横方向行方向に多数のゲート配線110が設けられ、ゲート配線110と交差するように列方向に多数のソース配線120が設けられている。そして、ゲート配線110とソース配線120との交差部には、TFT図示せずが形成されている。TFTのドレイン電極図示せずは画素電極に接続されている。ゲート配線110、ソース配線120および画素が形成されている基板と対向する位置に対向基板図示せずが設けられ、画素が形成されている基板と対向基板との間に液晶が挟持されている。対向基板には共通電極コモン電極80が形成されている。コモンドライバ90は共通電極80にコモン電圧VCOMを供給し、共通電極80はコモン電位に設定される。ゲートドライバ70は、制御部タイミング制御回路60が出力する信号にもとづいて線順次にゲート配線110を駆動する。選択されたゲート配線110すなわちゲートオン電圧VGHが印加されているゲート配線110に接続されている画素における画素電極には、ソース配線120を介してソースドライバ40によってデータ電圧データ信号に応じた電圧VDが印加される。なお、図1に示すソースドライバ40、ゲートドライバ70、コモンドライバ90およびタイミング制御回路60は、液晶表示パネルの駆動装置の構成要素である。また、コモンドライバ90は、電源回路図示せずに内蔵されていてもよい。図2は、第1の実施の形態の駆動装置における電源回路の構成例をソースドライバ40および階調生成回路階調電圧発生回路50とともに示す回路図である。本実施の形態では、階調生成回路50として、入力電圧VDDA例えば、13V:以下、アナログ電圧ともいう。から、負極性の基準階調電圧V0~V8および正極性の基準階調電圧V9~V17を生成する回路を例にする。ソースドライバ40および階調生成回路50は、アナログ電圧を扱う回路を含むので、以下、ソースドライバ40と階調生成回路50とをアナログ回路ということがある。なお、ソースドライバ40および階調生成回路50におけるアナログ電圧を扱う部分のみをアナログ回路と規定してもよい。電源回路は、電源IC10を含む。電源IC10の遅延端子DELAY端子にはコンデンサ19が接続されている。出力イネーブル端子OE端子には、制御部第1制御部31から出力される制御信号CNTが入力される。なお、第1制御部31は、図1に示す制御部60に含まれていてもよい。電源入力端子Vin端子にはVDD例えば、5V:以下、ディジタル電圧ともいう。が入力されるとともに、コンデンサバイパスコンデンサ13が接続されている。また、ディジタル電圧はコイル12の一方の端子に供給される。コイル12の他方の端子はFET11に接続されている。FET11は、電源IC10の出力端子EXT端子から出力されるクロック信号でスイッチングされる。ダイオード14はコイル12の誘導電圧が印加され、そこからアナログ電圧VDDAとして出力される。アナログ電圧VDDAが抵抗17,18で分圧された電圧が、抵抗16を介して電源IC10のフィードバック端子VFB端子に入力される。電源IC10は、VFB端子で規定される電位を基にVDDA電圧が所望の電圧になるように、EXT端子から出力されるクロック信号の周波数を調整する。また、コンデンサ15は出力電圧の負荷変動によるリップルをVFB端子にフィードバックするスピードアップコンデンサである。アナログ電圧VDDAは平滑用コンデンサ20で平滑されてアナログ回路ソースドライバ40および階調生成回路50に供給される。すなわち、平滑用コンデンサ20を介して、アナログ回路に電荷電流が供給される。よって、電源回路がアナログ電圧を出力しない期間では、平滑用コンデンサ20からアナログ回路に電流が供給される。電源IC10は、OE端子に入力される制御信号CNTがオン状態例えば、ハイレベルのときにクロック信号を出力する。従って、電源回路は、OE端子に入力される制御信号CNTがオン状態のときに、所定のアナログ電圧を出力可能である。電源IC10は、制御信号CNTがオフ状態例えば、ローレベルのときにはクロック信号を出力しない。電源回路の出力は、OE端子に入力される制御信号CNTがオフ状態のときには、例えば、Vfをダイオードの順方向の降下電圧とすると、VDD-Vfとなり、アナログ回路を正常に駆動させる出力に達しない。従って、アナログ回路は実質的に停止している状態となる。なお、図2に示す構成において、電源回路は、平滑用コンデンサ20よりも前段の部分である。次に、本実施形態の駆動装置における電源回路の動作を説明する。図3は、制御信号およびVDDAの状態の一例を、STB信号ラッチパルスに相当するストローブ信号および液晶出力とともに示すタイミング図である。STB信号は、制御部60からソースドライバ40に出力される制御信号であって、各行の選択期間を指定する制御信号である。ソースドライバ40は、STB信号がオン状態例えば、ローレベルになると、ソース配線を駆動可能な状態になる。また、図3における液晶出力は、画素の電圧に相当する。1Hは、1水平期間を示す。図3に示すように、第1制御部31は、各水平期間に対応するSTB信号がオン状態になる前に、制御信号CNTをオン状態にする。そして、各水平期間において、tc時間が経過した時点よりも後の時点で、制御信号CNTをオフ状態にする。tc時間は、画素への充電が完了するまでの時間である。なお、本実施の形態では、第1制御部31は、STB信号がオフ状態例えば、ハイレベルであるときに、制御信号CNTのオン状態を開始する。しかし、制御信号CNTは、STB信号がオン状態になる前にオン状態になっていればよく、例えば、第1制御部31が直前の水平期間において、STB信号がオフ状態になるときに、制御信号CNTのオン状態を開始するようにしてもよい。STB信号がオン状態になる前に制御信号CNTをオン状態にする理由は、STB信号がオン状態になる前に、アナログ電圧の出力の状態を安定させたいということである。また、画素への充電が完了する前tc時間が経過する前にアナログ電圧の出力が低下しないように、制御信号CNTがオン状態である期間は、tc時間よりも長い。一例として、制御信号CNTがオン状態である期間は、1.5tc~2.0tcの期間から選定される。なお、図3に示すように、STB信号がオン状態になってからtc時間が経過するまでの期間は、制御信号CNTがオン状態である期間に包含されている。本実施形態では、第1制御部31は、画素への充電が完了するまでの期間にやや余裕を持たせた期間においてのみ制御信号CNTをオン状態にし、当該期間が終了したら、制御信号CNTをオフ状態にする。よって、1水平期間における初期の期間においてのみ、電源回路はアナログ電圧を出力し、後続の期間ではアナログ電圧を出力しない。その結果、図2に示す例では出力がVDD-Vfとなる。換言すれば、第1制御部31は、水平期間における画素にデータを書き込む期間に相当する期間を除く非作動期間では、アナログ回路に対する電力供給を実質的に停止させるように電源IC10を制御する。具体的には、直前の水平期間が終了した時点から次に水平期間が開始されるまでの間の時点を起点とし、画素へのデータの書き込みが完了した時点に所定の余裕時間を加算した時点を終点とする期間作動期間を除く期間非作動期間では、アナログ回路に対する電力供給を実質的に停止させるように電源IC10を制御する。その結果、ソースドライバ40において、アナログ電圧を扱う回路は、1水平期間における初期の期間においてのみアナログ電圧の給電を受け、後続の期間ではアナログ電圧の給電を受けない。アナログ電圧の給電を受けないのでアナログ電圧を扱う回路は非動作状態になり、ソースドライバ40の消費電力が低減する。なお、ソースドライバ40は、アナログ電圧が供給されていないときには、ソース配線を駆動しない。具体的には、ソース配線をハイインピーダンス状態にする。また、ソースドライバ40がソース配線を駆動しない期間では、ソースドライバ40に階調電圧を供給する必要はないが、当該期間において、階調生成回路50にもアナログ電圧は供給されないので、階調生成回路50の消費電力も低減する。なお、電源回路は、各画面における垂直ブランキング期間では、水平期間全てに亘ってアナログ電圧を出力しないことが好ましい。すなわち、第1制御部31は、垂直ブランキング期間では、常に制御信号CNTを出力するオン状態にすることが好ましい。実施の形態2.図4は、第2の実施の形態の駆動装置における電源回路の構成例をソースドライバ40および階調生成回路50とともに示す回路図である。図4に示す電源回路において、OE端子の入力状態は制御されない。すなわち、OE端子に制御信号CNTは入力されない。従って、第1の実施の形態とは異なり、本実施の形態では、コイル12の誘導電圧はダイオード14を介して所定の昇圧電圧として常に出力されている。しかし、平滑用コンデンサ20の前段に、平滑用コンデンサ20への電圧印加を制御する回路が設けられている。すなわち、制御部第2制御部32が出力する制御信号CNTの電圧が抵抗22,23で分圧された電圧でスイッチングされるトランジスタ21と、トランジスタ21が導通したときには、VDDAが抵抗25,26で分圧された電圧がゲートに印加されるpチャネルのFET24とが設けられている。トランジスタ21は、制御信号CNTがハイレベルオン状態であるときに導通する。トランジスタ21が導通すると、ゲートに印加される電圧がVDDAから低下してFET24が導通するので、平滑用コンデンサ20にVDDAが印加される。よって、第1の実施の形態の場合図3参照と同様のタイミングで、第2制御部32は、制御信号CNTをオン状態にすることによって、アナログ電圧をソースドライバ40および階調生成回路50に供給することができ、制御信号CNTをオフ状態にすることによって、ソースドライバ40および階調生成回路50にアナログ電圧を供給しないようにすることができる。すなわち、図3に示された第1の実施の場合と同様のタイミングで、第2制御部32が制御信号CNTのオン状態およびオフ状態を制御することによって、第1の実施の形態の効果と同様の効果を得ることができる。また、第2の実施の形態でも、第2制御部32は、垂直ブランキング期間では、常に制御信号CNTを出力するオン状態にすることが好ましい。図5は、比較例としての電源回路の構成例をソースドライバ40および階調生成回路50とともに示す回路図である。図5に示す電源回路において、OE端子には、常にVDDが印加されている。従って、電源回路は、常にアナログ電圧を出力する。また、図5に示す回路では、第2の実施の形態におけるアナログ電圧をスイッチングする回路は設けられていない。よって、ソースドライバ40および階調生成回路50には、常にVDDAが供給されている。その結果、ソースドライバ40には、常に所定電流一例として、21mAが流れ、階調生成回路50には、常に所定電流一例として、5mAが流れる。上記の第1の実施の形態および第2の実施の形態では、第1制御部31,第2制御部32によって制御信号CNTがオン状態に設定されている期間が全期間の2/3であるとすると、ソースドライバ40には、平均すると約14mAの電流が流れ、階調生成回路50には、平均すると約3mAの電流が流れる。すなわち、上記の第1の実施の形態および第2の実施の形態では、ソースドライバ40および階調生成回路50に流れる電流が低減し、ソースドライバ40および階調生成回路50の消費電力が低減する。しかも、特許文献1に記載された駆動装置とは異なり、上記の第1の実施の形態および第2の実施の形態の駆動装置では、制御信号CNTがオン状態のときには、ソースドライバ40および階調生成回路50におけるアナログ電圧を扱う回路は実質的に動作していないので、従来例に比べて、液晶表示装置の消費電力をより低減することができる。また、さらなる消費電力の低減を実現するためには、第1の実施の形態に第2の実施の形態の第2制御部32を配置して制御信号CNTを制御すればよい。なお、上記の第1の実施の形態および第2の実施の形態では、階調生成回路50がソースドライバ40とは別個に設けられているが、階調生成回路50がソースドライバ40に内蔵されている場合であっても、本発明を適用することができる。また、上記の第1の実施の形態および第2の実施の形態では、液晶表示パネル100として一般のTFT型表示パネルを例にしたが、横電界駆動方式のTFT型や、STNSuperTwistedNematic型やTN型などのパッシブマトリクス駆動の表示パネルであっても本発明を適用できる。"