行列状に配列され、光電変換により信号を生成する複数の画素を含む画素部と、第1のアナログデジタル変換期間で時間的に変化する第1のランプ信号を生成し、第2のアナログデジタル変換期間で時間的に変化する第2のランプ信号を生成するランプ信号源と、前記第1のアナログデジタル変換期間でリセット解除時の前記画素の信号と前記第1のランプ信号とを比較し、第2のアナログデジタル変換期間で前記画素の画素信号の出力時の前記画素の信号と前記第2のランプ信号とを比較する比較部と、前記第1のアナログデジタル変換期間で前記第1のランプ信号が変化を開始してから前記比較部の出力が反転するまでのカウント値を第1のデジタルデータとして記憶し、前記第2のアナログデジタル変換期間で前記第2のランプ信号が変化を開始してから前記比較部の出力が反転するまでのカウント値を第2のデジタルデータとして記憶する記憶部とを有し、前記ランプ信号源は、スイッチのサンプルホールド動作により電流源からの電流を第1の容量素子に供給し、前記第1の容量素子にホールドされた同じバイアス電圧を基に前記第1のランプ信号及び前記第2のランプ信号を生成することを特徴とする固体撮像装置。前記ランプ信号源は、第1のトランジスタ及び第2のトランジスタを含むカレントミラー回路を有し、前記電流源は前記第1のトランジスタに接続され、前記第1の容量素子は前記第2のトランジスタのゲート端子に接続され、前記スイッチは前記第1及び第2のトランジスタのゲート端子間に接続されることを特徴とする請求項1記載の固体撮像装置。前記ランプ信号源は、前記第2のトランジスタを並列に接続する数を切り替えることができることを特徴とする請求項2記載の固体撮像装置。前記ランプ信号源は、前記第2のトランジスタの出力電流に基づく電圧をバッファリングすることにより前記第1のランプ信号及び前記第2のランプ信号を出力するバッファ回路を有することを特徴とする請求項2又は3記載の固体撮像装置。前記ランプ信号源は、前記第2のトランジスタ及び前記バッファ回路の入力端子に接続され、前記第2のトランジスタの出力電流を電圧に変換する第2の容量素子を有することを特徴とする請求項4記載の固体撮像装置。前記ランプ信号源は、前記第2のトランジスタ及び前記バッファ回路の入力端子に接続され、前記第2のトランジスタの出力電流を電圧に変換する抵抗素子を有することを特徴とする請求項4記載の固体撮像装置。前記ランプ信号源は、前記第2のトランジスタの出力及び基準電圧を入力して前記第1のランプ信号及び前記第2のランプ信号を出力する差動増幅器と、前記差動増幅器の入力端子及び出力端子間に接続される帰還容量と、前記帰還容量をリセットするためのリセットスイッチとを有することを特徴とする請求項2又は3記載の固体撮像装置。しかしながら、各列に設けられたAD変換回路に対して共通に供給されるランプ信号に重畳するノイズが画像では横線状のノイズに見える問題があった。特許文献1に開示されているランプ信号参照電圧発生回路の、外部から供給される基準電圧、もしくは内蔵のバンドギャップ基準電圧から生成される基準電流にはノイズ成分が含まれる。基準電流を容量に充電したことに対応する電圧がランプ信号となるが、この時、特にノイズの低周波成分の影響により、ランプ信号のそれぞれの傾きが行によって異なり、この傾きの差が、画像上は横線上のノイズとなって検知される。本発明の目的は、ランプ信号の生成に起因する画像上の横線状ノイズを低減することができる固体撮像装置を提供することである。本発明の固体撮像装置は、行列状に配列され、光電変換により信号を生成する複数の画素を含む画素部と、第1のアナログデジタル変換期間で時間的に変化する第1のランプ信号を生成し、第2のアナログデジタル変換期間で時間的に変化する第2のランプ信号を生成するランプ信号源と、前記第1のアナログデジタル変換期間でリセット解除時の前記画素の信号と前記第1のランプ信号とを比較し、第2のアナログデジタル変換期間で前記画素の画素信号の出力時の前記画素の信号と前記第2のランプ信号とを比較する比較部と、前記第1のアナログデジタル変換期間で前記第1のランプ信号が変化を開始してから前記比較部の出力が反転するまでのカウント値を第1のデジタルデータとして記憶し、前記第2のアナログデジタル変換期間で前記第2のランプ信号が変化を開始してから前記比較部の出力が反転するまでのカウント値を第2のデジタルデータとして記憶する記憶部とを有し、前記ランプ信号源は、スイッチのサンプルホールド動作により電流源からの電流を第1の容量素子に供給し、前記第1の容量素子にホールドされた同じバイアス電圧を基に前記第1のランプ信号及び前記第2のランプ信号を生成することを特徴とする。第1の容量素子にホールドされた同じバイアス電圧を基に第1のランプ信号及び第2のランプ信号を生成することにより、画像上の横線状ノイズを低減することができる。第1の実施形態図1は、本発明の第1の実施形態に係る固体撮像装置の回路構成例を示す図である。固体撮像装置は、画素部1と、増幅回路2と、比較部3と、ランプ信号源4と、記憶部5と、カウンタ回路6と、水平走査回路7と、垂直走査回路8と、信号処理回路9とを有する。画素部1は、2次元行列状に配列され、光電変換により信号を生成する複数の画素を含む。各画素は、光電変換素子の光電変換によりアナログの画素信号を生成する。増幅回路2は、画素部1の列毎に配置され、画素部1の信号を増幅する。ランプ信号源4は、複数の比較部3に共通に接続され、ランプ信号を供給する。図4に示すように、ランプ信号VRAMPは、時間経過と共に変化するランプ状の信号である。比較部3は、差動入力型比較器を含み、かつ画素部1の列毎に配置され、増幅回路2の出力信号とランプ信号とを比較する。カウンタ回路6は、複数列の記憶部5に共通に接続され、ランプ信号の生成が開始されるとカウントを開始する。記憶部5は、列毎に配置される。比較部3は、増幅回路2の出力信号と、ランプ信号源4より生成されるランプ信号とを比較する。増幅回路2の出力信号とランプ信号との電位の大小関係が反転する時、比較部3の出力はハイレベルからローレベルもしくはローレベルからハイレベルに遷移する。この遷移するタイミングで、記憶部5がカウンタ回路6から出力されるカウンタ値をデジタルデータとして記憶する。このデジタルデータは、画素信号がアナログからデジタルに変換されたデータである。記憶部5に記憶されたデジタルデータは、水平走査回路7から出力される信号によって、列毎に信号処理回路9に順次転送される。信号処理回路9は、信号処理を行い、信号を出力する。また、記憶部5は、基準信号用のデジタルデータと画像信号用のデジタルデータとを記憶する。記憶部5が記憶できるデータ数は、構成によって1つでもよいし、複数であってもよい。これらの一連の動作は、垂直走査回路8により、画素部1の画素行を適宜選択しながら行われる。図2は、本発明の第1の実施形態に係るランプ信号源4の回路構成例を示す図である。定電流源20は固体撮像装置の外部もしくは内部で基準電流を生成し、カレントミラー回路に供給される。カレントミラー回路は、ドレイン端子及びゲート端子が接続され、バイアス電圧を供給する第1のNMOSトランジスタ第1のトランジスタ21と、バイアス電圧をゲート端子で受けた第2のNMOSトランジスタ第2のトランジスタ22を含む。電流源20は、第1のNMOSトランジスタ21のドレイン端子及びゲート端子に接続される。第1の容量素子26は、第2のNMOSトランジスタ22のゲート端子及びソース端子間に接続される。スイッチ用NMOSトランジスタ27は、第1のNMOSトランジスタ21のゲート端子及び第2のNMOSトランジスタ22のゲート端子間に接続される。第2の容量素子23は、第2のNMOSトランジスタ22のドレイン端子及びバッファ回路25の入力端子に接続され、第2のNMOSトランジスタ22のドレイン端子の出力電流を電圧に変換し、ランプ電圧を生成する。リセット用PMOSスイッチ24は、信号PRMP_RSTBにより、第2の容量素子23に蓄積された電荷をリセットする。バッファ回路25は、第2の容量素子23により生成されるランプ電圧をバッファリングし、時間的に変化するランプ信号VRAMPを出力する。第1の容量素子26及びスイッチ用NMOSトランジスタ27は、信号PCL_RBIASにより、NMOSトランジスタ22のゲート端子のバイアス電圧をサンプルホールドするためのサンプルホールド用スイッチである。図3は、画素部1内で、光電変換素子30と4つのトランジスタで構成された1画素の回路概略図である。30は光電変換素子である。31はリセット用MOSトランジスタである。32は選択用MOSトランジスタである。33は画素信号出力線である。34はソースフォロア用定電流源である。35はソースフォロア用MOSトランジスタである。36は転送用MOSトランジスタである。光電変換素子30は、例えばフォトダイオードであり、光電変換により電気信号を生成する。転送用MOSトランジスタ36は、信号PTXがハイレベルになるとオンし、光電変換素子30の信号をフローティングディフュージョンFDに転送する。選択用MOSトランジスタ32は、信号PSELがハイレベルになるとオンし、ソースフォロア用MOSトランジスタ35のソース端子を画素信号出力線33に接続する。ソースフォロア用MOSトランジスタ35は、フローティングディフュージョンFDの電圧を増幅してソース端子から出力する。リセット用MOSトランジスタ31は、信号PRESがハイレベルになるとオンし、フローティングディフュージョンFD及び/又は光電変換素子30の電圧をリセットする。増幅回路2は、画素信号出力線33に接続されるソースフォロア用定電流源34を有する。図4は、図3の画素の回路動作と図2のランプ信号源4の回路動作を説明するための画素1行分のタイミングチャートである。なお、図3の画素選択信号PSELは画素信号を読み出す行に該当した場合にハイレベルとなり、図4のタイミングチャートでは省略している。1行動作の先頭で、ランプ信号源4は、信号PCL_RBIASのハイレベルパルスにより、スイッチ用NMOSトランジスタ27をオンさせる。これにより、ランプ信号源4は、定電流源20より供給される電流値とカレントミラー用NMOSトランジスタ21で決まるランプ電流用バイアス電圧のサンプルホールド動作を行う。具体的には、信号PCL_RBIASのハイレベルでスイッチ用NMOSトランジスタ27がオンしてランプ電流用バイアス電圧をサンプリングし、第1の容量素子26に蓄積する。その後の信号PCL_RBIASのローレベルでスイッチ用NMOSトランジスタ27がオフして第1の容量素子26にランプ電流用バイアス電圧がホールドされる。このサンプルホールド動作は、数行に一度でもよいし、1行毎に行ってもよい。電流源20からの基準電流にノイズが重畳していても、第1の容量素子26でランプ電流用バイアス電圧をホールドすることによりバイアス電圧が固定電圧となる。これにより、後述の画素からの基準信号41と画素信号42のアナログデジタル変換時のランプ信号の傾きは同一になり、画像上の横線状ノイズは低減される。カレントミラー用NMOSトランジスタ22は、このサンプルホールドされたバイアス電圧で決まるランプ用電流を第2の容量素子23に供給する。AD変換動作を行う前の状態の期間T1では、制御信号PRMP_RSTBがローレベルであり、リセット用PMOSスイッチ24がオンし、第2の容量素子23はランプ基準電圧VREFにリセットされている状態である。画素部1では、読み出し時、時刻t1に、信号PRESがハイレベルになり、リセットトランジスタ31がオンし、フローティングディフュージョンFDが電圧VDDにリセットされる。その後、信号PRESがローレベルになり、リセットトランジスタ31がオフし、増幅回路2の後段の画素信号出力線33には、画素部1の画素のリセット解除時の画素の信号以下、基準信号という41が出力される。なお、上記のリセット解除時は、画素のリセット解除時に限定されない。上記のリセット解除時は、例えば、画素とアナログデジタル変換回路との間にアンプが介在する場合には、アンプのリセット解除時であったり、また、比較部3の入出力端子をリセットする場合には、そのリセット解除時であってもよい。この基準信号41に対して、第1のアナログデジタル変換期間T2では、第1のアナログデジタル変換を行う。第1のアナログデジタル変換期間T2の初期に、信号PRMP_RSTBがハイレベルになり、リセット用PMOSスイッチ24がオフし、第2の容量素子23のリセットが解除される。すると、第2の容量素子23とNMOSトランジスタ22から供給されるランプ用電流で決まる傾きを持ったランプ信号がランプ基準電圧VREFから第2の容量素子23に充電される。バッファ回路25は、そのランプ信号をバッファリングし、時間的に変化する第1のランプ信号VRAMPを生成する。比較部3は、バッファ回路25が出力する第1のランプ信号VRAMPと基準信号41とを比較し、両者の電位の大小関係が反転する時、比較部3の出力信号がハイレベルからローレベルもしくはローレベルからハイレベルに反転遷移する。この比較部3の出力電位が遷移するタイミングで、記憶部5はカウンタ回路6から出力されるカウンタ値を第1のデジタルデータとして記憶する。第1のデジタルデータは、第1のランプ信号VRAMPが変化を開始してから比較部3の出力電位が反転するまでのカウント値であり、基準信号41をアナログからデジタルに変換したデータである。続いて、光電変換信号のための第2のAD変換を行うため、時刻t2で、信号PRMP_RSTBがローレベルになり、リセット用PMOSスイッチ24がオンし、第2の容量素子23はランプ基準電圧VREFにリセットされる。その後、画素部1では、信号PTXがハイレベルになり、転送用MOSトランジスタ36がオンになり、光電変換素子30に蓄えられた電荷がフローティングディフュージョンFDに転送される。この時、増幅回路2の後段の画素信号出力線33には、光電変換素子30の光電変換信号が基準信号41に重畳されて、画素信号42として出力される。画素信号42は、画素部1の画素の画素信号の出力時の画素の信号である。第2のアナログデジタル変換期間T3では、第1のアナログデジタル変換期間T2と同様に、信号PRMP_RSTBがハイレベルになり、画素信号42に対して第2のAD変換が行われ、記憶部5に第2のデジタルデータが記憶される。すなわち、バッファ回路25は、時間的に変化する第2のランプ信号VRAMPを生成する。比較部3は、バッファ回路25が生成した第2のランプ信号VRAMPと画素信号42とを比較し、両者の電位の大小関係が反転する時、比較部3の出力信号がハイレベルからローレベルもしくはローレベルからハイレベルに遷移する。この比較部3の出力電位が遷移するタイミングで、記憶部5はカウンタ回路6から出力されるカウンタ値を第2のデジタルデータとして記憶する。第2のデジタルデータは、第2のランプ信号VRAMPが変化を開始してから比較部3の出力電位が反転するまでのカウント値であり、画素信号42をアナログからデジタルに変換したデータである。各列の記憶部5に記憶された第1及び第2のデジタルデータは、水平走査回路7により信号処理回路9に転送される。この時、第1及び第2のデジタルデータは、サンプルホールドされた同じバイアス電圧から生じる電流により決まったランプ信号でAD変換されている。ランプ信号源4は、信号PCL_RBIASのハイレベルパルスに応じて、スイッチ27のサンプルホールド動作により電流源20からの電流を第1の容量素子26に供給する。そして、ランプ信号源4は、第1の容量素子26にホールドされた同じバイアス電圧を基に、第1のアナログデジタル変換期間T2の第1のランプ信号VRAMP及び第2のアナログデジタル変換期間T3の第2のランプ信号VRAMPを生成する。電流源20からの基準電流にノイズが重畳していても、第1の容量素子26でランプ電流用バイアス電圧をホールドすることによりバイアス電圧が固定電圧となる。これにより、基準信号41と画素信号42のAD変換時のランプ信号の傾きは同一になり、画像上の横線状ノイズは低減される。信号処理回路9は、第1及び第2のデジタルデータの相関二重サンプリングCDS:CorrelatedDoubleSamplingにより、第1及び第2のデジタルデータの差分を出力する。これにより、画素信号42からリセット時の基準信号41の成分を除去することができるので、特に暗信号近辺において、目立つ横線状のノイズを低減できる。なお、信号処理回路9で第1及び第2のデジタルデータの差分処理を行わず、固体撮像装置の外部で差分処理を行ってもよい。第2の実施形態図5は、本発明の第2の実施形態に係るランプ信号源4の回路構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。図5の回路は、図2の回路に対して、NMOSトランジスタ22、第2の容量素子23及びPMOSスイッチ24の代わりに、複数のカレントミラー用NMOSトランジスタ50、複数の切替え用MOSトランジスタ51及び抵抗素子52を設けたものである。図5において、図2と同符号のものは同じ意味を表し、説明を省略する。第2のNMSOトランジスタ50は、図2の第2のNMOSトランジスタ22に対応する。複数の切替え用MOSトランジスタ51は、それぞれ複数の第2のNMOSトランジスタ50に接続される。複数の第2のNMOSトランジスタ50と複数の切替え用MOSトランジスタ51との直列接続回路は、基準電位ノード及びバッファ回路25の入力端子間に接続される。複数の第2のNMOSトランジスタ50のゲート端子は、第1の容量素子26のバイアス電圧を入力し、ランプ電流を抵抗素子52に供給する。抵抗素子52は、切替え用MOSトランジスタ51を介して第2のNMOSトランジスタ50に接続され、バッファ回路25の入力端子に接続され、第2のNMOSトランジスタ50の出力電流を電圧に変換し、ランプ電圧を生成する。バッファ回路25は、抵抗素子52により生成されたランプ電圧をバッファリングし、ランプ信号VRAMPを出力する。ランプ信号源4は、複数の切替え用MOSトランジスタ51のスイッチングにより、バッファ回路25の入力端子に対して並列に接続する第2のNMOSトランジスタ50の数を切り替えることができる。これにより、簡単にランプ信号NRAMPの傾きを変えることができるので、画像信号のゲイン制御が可能となる。複数の切替え用MOSトランジスタ51のゲート端子には、図2の信号PRMP_RSTBが入力される。第3の実施形態図6は、本発明の第3の実施形態に係るランプ信号源4の回路構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。図6おいて、図2と同符号のものは同じ意味を表し、説明を省略する。本実施形態は、ランプ電流を生成するカレントミラー用回路をPMOSトランジスタ61及び62で形成した実施形態である。第1のPMOSトランジスタ61は図2の第1のNMOSトランジスタ21に対応し、第2のPMOSトランジスタ62は図2の第2のNMOSトランジスタ22に対応し、PMOSトランジスタ67は図2のNMOSトランジスタ27に対応する。PMOSトランジスタ67のゲート端子は、信号PCL_RBIASBを入力する。信号PCL_RBIASBは、図4に示すように、信号PCL_RBIASの論理反転信号である。PMOSトランジスタ67がオンすることによりランプ電流用バイアス電圧がサンプリングされ、その後にPMOSトランジスタ67がオフすることにより第1の容量素子26にランプ電流用バイアス電圧がホールドされる。電流源20からの基準電流にノイズが重畳していても、第1の容量素子26でランプ電流用バイアス電圧をホールドすることにより固定電圧となり、基準信号41と画素信号42のAD変換時のランプ信号の傾きは同一になり、画像上の横線状ノイズは低減される。ランプ信号VRAMPは、積分アンプを構成する差動増幅器65と、ランプ電流を電圧に変換しランプ信号を生成する帰還容量63、帰還容量63の電荷をリセットするリセット用MOSトランジスタ64により生成される。差動増幅器65は、反転入力端子に第2のPMOSトランジスタ62の出力を入力し、非反転入力端子に基準電圧VREFを入力し、出力端子からランプ信号VRAMPを出力する。帰還容量63は、差動増幅器65の反転入力端子及び出力端子間に接続される。リセット用MOSトランジスタ64のゲート端子には、信号PRMP_RSTBが入力される。リセット用MOSトランジスタ64は、帰還容量63をリセットするためのリセットスイッチである。図6の構成により、図4と同様に、ランプ信号源4は、第1のアナログデジタル変換期間T2では第1のランプ信号VRAMPを生成し、第2のアナログデジタル変換期間T3では第2のランプ信号VRAMPを生成することができる。なお、図5の複数の第2のNMOSトランジスタ50及び複数の切替え用MOSトランジスタ51と同様に、第2のPMOSトランジスタ62の代わりに、複数の第2のPMOSトランジスタ及び複数の切替え用MOSトランジスタを設け、ゲイン制御してもよい。図1では、図面の画素部1の下側にのみ、増幅回路2や比較部3等の回路を配置した構成であるが、本発明はそれに限定されない。画素部1の上側にも下側と同じ回路を配置する構成でもよい。その場合は、列毎に画素信号を上側に読み出すか、下側に読み出すかが決定されることが望ましい。各実施形態において列毎に記憶部5を設け、複数列の記憶部5に共通に入力されるカウンタ回路6を設ける構成として説明したが、本発明はそれに限らない。例えば、列毎にカウンタ回路6を配置する構成でもよい。また、各実施形態において画素部1からの画素信号を増幅回路2に入力する構成としたが、本発明はそれに限らない。例えば、画素信号を容量素子を通して、比較部3へ直接入力する構成であってもよい。なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。