"第1の端子1と第2の端子2との間の電流をスイッチングするためのスイッチング装置であって、直列配置された少なくとも2つのJFETJ1-Jnを備え、前記少なくとも2つのJFETのうちの最下位JFETJ1は、前記第1の端子1に接続されるか、または、前記最下位JFETJ1は、カスコード配置において制御スイッチMを介して前記第1の端子1に接続され、前記少なくとも2つのJFETのうちの、1以上のさらなる上位JFETJ2-J5は、前記最下位JFETJ1に直列に接続され、前記最下位JFETJ1から最も遠く離れたJFETJnは、最上位JFETJnとして示されるとともに、前記最上位JFETのドレイン端子は前記第2の端子2に接続され、前記JFETJ1-Jnのゲート電圧の動的な起動のための受動回路網4は、前記JFETJ1-Jnのゲート端子と前記第1の端子1との間に接続され、各々の場合において2つの連続するJFETのゲートの間にある前記回路網4は、阻止方向に動作するダイオードDAV1,DAV2,DAVnを備え、追加回路5が、各々の場合において、前記上位JFETJ2,J3,,Jnのゲート端子GJ2,GJ3GJnと、前記回路網4の前記ダイオードのカソード端子KDAV2,KDAV3KDAVn1との間、または、前記回路網4の前記ダイオードのアノード端子と、割当てられたJFETJ1,J3,,Jn1のゲート端子GJ2,GJ3GJnとの間に接続され、この追加回路は、静的スイッチオン状態と同様に前記動的スイッチングオンの間に、関連するソース端子SJ2,SJ3,,SJnに関するそれぞれのゲート端子の電位をハイに保つことを特徴とする、スイッチング装置。前記追加回路5を有する前記回路網4は、前記追加回路5によって、前記JFETJ1-Jnの前記ゲート端子からの充電電流を、前記回路網4のそれぞれに割当てられた蓄電素子へと導き、それによって、直列に接続された前記JFETの動的安定性をもたらす、請求項1に記載のスイッチング装置。前記追加回路5は、前記回路網4とともに、前記JFETJ1-Jnの前記ゲート端子の対称的な電圧印加をもたらし、さらに、スイッチオン時およびスイッチオン状態において、前記追加回路により、追加回路がない場合よりも高い電位に保たれたそれぞれのゲート端子によって、前記上位JFETJ2-Jnの完全なスイッチオン挙動をもたらす、請求項1または2に記載のスイッチング装置。前記追加回路5は、1以上のダイオードDZ1,DZ2DZn1を備え、前記1以上のダイオードは直列に動作するとともに、前記ゲート端子GJ2,GJ3GJnと前記カソード端子K1,K2,Kn1との間の前記阻止方向に動作する、請求項1から3のいずれか1項に記載のスイッチング装置。前記追加回路5は、1以上の容量CCL1,CCL2CCLn1を備え、前記1以上の容量は、各々の場合において前記阻止方向に動作する前記ダイオードDZ1,DZ2DZn1に並列である、請求項1から4のいずれか1項に記載のスイッチング装置。少なくとも1つの起動回路6をさらに備え、前記起動回路6は、追加回路を備え、その追加回路のうちに、さらなるダイオードDZR1,DZR2DZRn1が存在する、請求項1から5のいずれか1項に記載のスイッチング装置。前記追加回路6のうちの少なくとも1つにおいて、さらなるダイオードDZR1,DZR2DZRn1が前記追加回路の前記容量に直列に接続されるとともに、前記追加回路の前記ダイオードDZ1,DZ2DZn1に逆並列に接続される、請求項6に記載のスイッチング装置。スイッチオン手順および前記スイッチオン状態で、前記上位JFETで生じる電圧降下および前記阻止方向に動作する前記回路網4の前記ダイオードの順方向電圧が減少し、追加回路5または起動回路6のない前記スイッチング装置と比較して、ゲート-ソース電圧が、少なくとも1/2、好ましくは1/5または1/10に小さくなり、または電圧降下が生じず、または前記ゲート-ソース電圧が僅かに正となるように、前記追加回路5および前記起動回路6が設計される、請求項1から7のいずれか1項に記載のスイッチング装置。第1の端子と第2の端子との間の電流をスイッチングするためのスイッチング装置であって、直列配置された少なくとも2つのpチャネルJFETを備え、前記少なくとも2つのpチャネルJFETのうちの最下位JFETは、前記第1の端子に接続されるか、または、前記最下位JFETは、カスコード配置において制御スイッチを介して前記第1の端子に接続され、前記少なくとも2つのpチャネルJFETのうちの、1以上のさらなる上位JFETは、前記最下位JFETに直列に接続され、前記最下位JFETから最も遠く離れたJFETは、最上位JFETとして示されるとともに、前記最上位JFETのソース端子は前記第2の端子に接続され、前記JFETのゲート電圧の動的な起動のための受動回路網は、前記JFETのゲート端子と前記第1の端子との間に接続され、各々の場合において2つの連続するJFETのゲートの間にある前記回路網は、阻止方向に動作するダイオードを備え、追加回路が、各々の場合において、前記上位JFETのゲート端子と、前記回路網の前記ダイオードのカソード端子との間、または、前記回路網の前記ダイオードのアノード端子と、割当てられたJFETのゲート端子との間に接続され、この追加回路は、静的スイッチオン状態と同様に前記動的スイッチングオンの間に、関連するドレイン端子に関するそれぞれのゲート端子の電位をハイに保つことを特徴とする、スイッチング装置。前記追加回路を有する前記回路網は、前記追加回路によって、前記JFETの前記ゲート端子からの充電電流を、前記回路網のそれぞれに割当てられた蓄電素子へと導き、それによって、直列に接続された前記pチャネルJFETの動的安定性をもたらす、請求項9に記載のスイッチング装置。スイッチオンの条件下では、直列配置された個々の半導体スイッチM,J1Jnの順抵抗によって、各々の素子の間での電圧降下が生じる。それにより、図1の特に最上位JFETJnにおける、すべての電圧降下の和は、最下位のJFETとは異なるゲート-ソース電圧をもたらす。このゲート-ソース電圧の違いは、最上位トランジスタのスイッチングオフをもたらし、それによって、スイッチオン状態において高い順電圧およびハイインピーダンスをもたらし、そのことは最悪の場合にはトランジスタの破壊をもたらす。発明の説明したがって、本発明の目的は、最初に述べた種類の直列配置されたJFETを有するスイッチング装置を提供することであり、上記の不利な点を克服することである。この目的は、請求項1の特徴により、直列配置されたJFETを有するスイッチング装置によって達成される。第1の端子と第2の端子との間の電流をスイッチングするためのスイッチング装置は、したがって、直列配置された少なくとも2つのJFETを備え、それらのうちの最下位JFETは、第1の端子に接続されるか、または直列に接続された制御スイッチを介して第1の端子に接続される。少なくとも1つのさらなるJFETが存在し、それは最下位JFETに直列に接続され、その最下位JFETと最も遠く離れたJFETは最上位JFETとして示されるとともに、最上位JFETのドレイン端子は第2の端子に接続される。最下位JFETすなわち第1のJFETとは異なるJFETは、上位JFETとも一般的に呼ばれる。動的ブロック電圧分布およびJFETのゲート電圧の安定化のための回路網が第1の端子と第2の端子との間に接続される。たとえば各々の場合における回路網は、2つの連続するJFETのゲートの間において阻止方向に動作するダイオードを備える。それにより、追加回路が、各々の場合において上位JFETのゲート端子とそれぞれのダイオードのカソードとの間に接続され、追加回路は、この回路のスイッチオン状態において上位JFETのゲート端子を高電位に維持し、上位JFETの望ましくないスイッチオフを防ぐ。この方法により、スイッチオンした上位JFETにより、負荷電流に依存して、上位ゲートにおける電圧が、それぞれのソース端子における電圧よりも僅かに高く、しかしながら、好ましくはソース端子における電圧に等しいか、または僅かに低いように保たれる。好ましくは、ゲート-ソース電圧は、追加回路がない場合に対して少なくとも1/2となり、好ましくは1/5または1/10となる。スイッチオンすると、上位JFETは、この理由により、追加回路がない場合よりもいっそう多くスイッチオンされたままとなる。これにより、第1の端子と第2の端子との間の最上位JFETにおいて特に、ハイインピーダンスとなるとともに完全な電圧が得られる。追加回路は、スイッチオンしたときに回路網の寄生容量が各々の場合において追加回路のダイオードを介して放電可能となり、同時にJFETのそれぞれのゲートの電圧が追加回路のダイオードと並列な容量を介してハイに保たれるという効果を有する。これにより、直列に配置されたトランジスタによって構築されたパワースイッチの動的スイッチオンが、完全な追加回路網により、バランスされるだけでなく同期される。それ自体が見られる、一般的に呼ばれるとともに各々のJFETのための追加回路は、そのゲート端子とソース端子との間に設定可能な電圧を印加することができる。この追加回路は、直列接続されたJFETのゲート-ソース端子の対称的な電圧印加という効果をもたらす。発明のさらに好ましい実施の形態において、追加回路は上位JFETの各々に接続されるのではなく、1以上のみの、好ましくは、さらに上位のFETに接続される。発明のさらなる実施の形態において、さらなるダイオードが、追加回路の少なくとも1つにおいて、すでに存在するダイオードと逆並列に、かつ追加回路の容量に直列に接続される。この結果的な起動回路は、追加回路の容量が動的スイッチングオンおよび静的スイッチングオン条件の間に放電せずに、したがって上位JFETのゲート電位が規定の電位に保たれるという効果を有する。発明のさらなる実施の形態において、直列配置されたダイオードおよび追加回路の並びは、逆である:追加回路はゲート端子とカソード端子との間に接続されるのではなく、それぞれの下位JFETのゲート端子とそれぞれのダイオードのアノード端子との間に接続される。基本的には、この文脈における回路は、ここで示されるnチャネルJFETに代わりpチャネルJFETの変更された方式にも適用可能である。それにより、相補的に、ドレイン端子はソース端子に対応するとともに、ソース端子はドレイン端子に対応する。さらなる好ましい実施の形態が、従属の請求項から導き出される。図面の簡単な説明発明の主題は、以後、好ましい実施の形態の例によってより詳細に説明され、それらは添付の図面に表現される。各々の場合が概念的に図において示される。基本的に図において同じ部分には同じ参照符号が与えられる。発明を実施するための方法高い動作電圧のスイッチング装置のための発明が図1に示される。スイッチは、カスコード配置されたMOSFETMと第1の、すなわち最下位のJFETJ1と、この第1のJFETJ1に直列に接続される少なくとも1つのさらなる、すなわち、上位JFETJ2-Jnを備える。したがって、最下位すなわち第1のJFETは、制御スイッチとして機能するMOSFETによってカスコード回路において起動される。直列に接続されたJFETのうちの最後のJFETであり、第1のJFETから最も遠く離れたJFETはまた、最上位JFETJnとして示される。回路網4は、JFETのゲート電圧を安定化させるため、および、JFETの電圧印加を平滑化するために配置される。2つの連続するJFETのゲートの間にある、各々の場合のこの回路網は、並列配置されたダイオードDAV1,DAV2,DAVnを備え、それらは阻止方向に動作する。回路網は、さらにRC回路RD1,CT1,RD2,CT2,RDn,CTnを備える。各々の場合において、抵抗図1においてはRGS2-RGSnは、上位JFETJ2-Jnすなわち第1のJFETではないのゲートとソースとの間に接続される。抵抗の代わりにツェナーダイオードを用いることも可能である。追加回路5が各々の場合においてゲートGJ2,GJ3GJnと回路網のダイオードのカソード端子K1,K2Kn1との間に接続され、ゲート電圧の動的および静的制御に用いられる。図2に従う各々の追加回路5は、並列に配置されたツェナーダイオードDZ1,DZ2DZn1および容量CCL1,CCL2CCLn1を備える。これらの効果は、上位JFETのゲート端子の電位がハイに保たれ、したがって一方ではダイオードの順方向電圧、他方では順抵抗による電圧降下が補償されて、ゲート端子とソース端子との間で支配的な電圧が好ましくは0に等しくなる、あるいは僅かに正に保たれる。追加回路のキャパシタンスcapacitanceまたは容量capacitorは、阻止方向に動作するダイオードの接合容量およびそれぞれのJFETのドレイン-ソース容量と比較すると数倍大きく、これにより、スイッチオンしたときに蓄積されたエネルギが完全に吸引されることができず、追加回路の容量の両端の間での結果的な電圧が保たれ、その電圧は、それぞれのゲートの電圧をハイに保つ。回路網は、JFETJ1-Jnのゲート端子からの電流をそれぞれに割当てられた蓄電素子追加回路を有する回路網の阻止方向に動作するダイオードの接合容量およびRC素子の容量に充電し、したがって直列に接続されたJFETの動的な安定性をもたらす。同じ効果を有する他のスイッチ素子、たとえば1つのツェナーダイオードまたは直列に接続された2以上のツェナーダイオード、あるいは1つの容量または並列に接続された2以上の容量が、ツェナーダイオードおよび容量に代わり追加回路に存在可能である。発明の好ましい実施の形態において、追加回路は上位JFETの各々に接続されず、1以上の、好ましくはより上位に配置されたJFETにのみ接続される。図3は、本発明の代替的な好ましい実施の形態を示し、図3においてさらなるダイオードDZR1,DZR2DZRn1が、容量に直列に接続されるとともに追加回路のダイオードに逆並列に接続される。基本的には、全体として、この発明の場合、回路はまた、本明細書で示されたnチャネルJFETに代わりpチャネルJFETに対する変更された方式にも適用可能である。"