複数の時間差増幅器が多段接続された時間差増幅回路であって、前記複数の時間差増幅器のそれぞれは、2つの入力信号の立ち上がりエッジ時間差を増幅し、2つの出力信号の立ち上がりエッジ時間差として出力し、前記複数の時間差増幅器は、第1及び第2の時間差増幅器を含み、第1の正入力端子、第1の負入力端子、第1の正出力端子及び第1の負出力端子を有する前記第1の時間差増幅器と、第2の正入力端子、第2の負入力端子、第2の正出力端子及び第2の負出力端子を有し、前記第1の時間差増幅器の出力信号が入力される前記第2の時間差増幅器と、前記第1の正出力端子と前記第2の正入力端子とを接続する第1の配線と、前記第1の負出力端子と前記第2の負入力端子とを接続する第2の配線と、前記第1の正出力端子と前記第2の負入力端子とを接続する第3の配線と、前記第1の負出力端子と前記第2の正入力端子とを接続する第4の配線と、第1の選択素子と第2の選択素子とを有し、前記第1の選択素子は前記第2の正入力端子に前記第1の配線又は前記第4の配線を接続させ、前記第2の選択素子は前記第2の負入力端子に前記第2の配線又は前記第3の配線を接続させる選択回路と、前記第1の時間差増幅器と前記第2の時間差増幅器とが前記第1の配線及び前記第2の配線で接続される構成又は前記第3の配線及び前記第4の配線で接続される構成となるように、前記選択回路を制御する制御回路と、を具備することを特徴とする時間差増幅回路。前記第1及び第2の選択素子は、セレクタでそれぞれ構成される、ことを特徴とする請求項1に記載の時間差増幅回路。前記選択回路を含む複数の選択回路をさらに具備し、前記複数の選択回路は、前記複数の時間差増幅器間にそれぞれ設けられる、ことを特徴とする請求項1に記載の時間差増幅回路。前記選択回路を含む複数の選択回路をさらに具備し、前記複数の時間差増幅器間には、前記複数の選択回路のうちの1つの選択回路が設けられる第1の構成と前記複数の選択回路のうちの1つの選択回路が設けられない第2の構成とがある、ことを特徴とする請求項1に記載の時間差増幅回路。前記第1及び第2の構成は、前記複数の時間差増幅器間に交互に存在する、ことを特徴とする請求項4に記載の時間差増幅回路。前記複数の時間差増幅器の時間差オフセットの各テスト結果に関する情報を記憶し、前記情報に基づいた信号を前記制御回路に供給する記憶回路と、をさらに具備することを特徴とする請求項1に記載の時間差増幅回路。本発明は、時間差オフセットを低減することが可能な多段接続型時間差増幅回路を提供する。本発明の一実施形態による時間差増幅回路は、複数の時間差増幅器が多段接続された時間差増幅回路であって、前記複数の時間差増幅器のそれぞれは、2つの入力信号の立ち上がりエッジ時間差を増幅し、2つの出力信号の立ち上がりエッジ時間差として出力し、前記複数の時間差増幅器は、第1及び第2の時間差増幅器を含み、第1の正入力端子、第1の負入力端子、第1の正出力端子及び第1の負出力端子を有する前記第1の時間差増幅器と、第2の正入力端子、第2の負入力端子、第2の正出力端子及び第2の負出力端子を有し、前記第1の時間差増幅器の出力信号が入力される前記第2の時間差増幅器と、前記第1の正出力端子と前記第2の正入力端子とを接続する第1の配線と、前記第1の負出力端子と前記第2の負入力端子とを接続する第2の配線と、前記第1の正出力端子と前記第2の負入力端子とを接続する第3の配線と、前記第1の負出力端子と前記第2の正入力端子とを接続する第4の配線と、第1の選択素子と第2の選択素子とを有し、前記第1の選択素子は前記第2の正入力端子に前記第1の配線又は前記第4の配線を接続させ、前記第2の選択素子は前記第2の負入力端子に前記第2の配線又は前記第3の配線を接続させる選択回路と、前記第1の時間差増幅器と前記第2の時間差増幅器とが前記第1の配線及び前記第2の配線で接続される構成又は前記第3の配線及び前記第4の配線で接続される構成となるように、前記選択回路を制御する制御回路と、を具備する。本発明によれば、時間差オフセットを低減することが可能な多段接続型時間差増幅回路を提供できる。以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[1]概要本発明の一実施形態は、高い増幅率を得るために時間差増幅器を多段接続する際に、時間差増幅器間を直列接続非ねじれ接続又はねじれ接続のいずれかを選択できるようにすることで、出力の時間差オフセットを低減するものである。尚、ここで、直列接続非ねじれ接続とは、前段の時間差増幅器の正出力端子と後段の時間差増幅器の正入力端子とが接続され、かつ、前段の時間差増幅器の負出力端子と後段の時間差増幅器の負入力端子とが接続される場合を意味する。ねじれ接続とは、前段の時間差増幅器の正出力端子と後段の時間差増幅器の負入力端子とが接続され、かつ、前段の時間差増幅器の負出力端子と後段の時間差増幅器の正入力端子とが接続される場合を意味する。[2]時間差増幅回路の構成図1を用いて、本発明の一実施形態に係る時間差増幅回路について説明する。尚、本実施形態による時間差増幅回路は、例えば、汎用マイコン、通信用集積回路等、集積回路全般で使用することが可能である。図1に示すように、時間差増幅回路100は、多段接続された時間差増幅器TDA1、TDA2及びTDA3、選択回路10a及び10b、制御回路50及び記憶部60を有している。時間差増幅器TDA1、TDA2及びTDA3は、多段接続されている。つまり、初段の時間差増幅器TDA1の出力信号は、次段の時間差増幅器TDA2に入力され、時間差増幅器TDA2の出力信号は、最終段の時間差増幅器TDA3に入力される。各時間差増幅器TDA1、TDA2及びTDA3は、2つの入力信号の立ち上がりエッジ時間差を増幅し、2つの出力信号の立ち上がりエッジ時間差として出力する。時間差増幅器TDA1は、正出力端子1a及び負入力端子1bにそれぞれ入力された入力信号in1及びin2の立ち上がりエッジ時間差を増幅し、正出力端子1c及び負出力端子1dからそれぞれ出力する。時間差増幅器TDA2は、正出力端子2a及び負入力端子2bにそれぞれ入力された入力信号の立ち上がりエッジ時間差を増幅し、正出力端子2c及び負出力端子2dからそれぞれ出力する。時間差増幅器TDA3は、正出力端子3a及び負入力端子3bにそれぞれ入力された入力信号の立ち上がりエッジ時間差を増幅し、正出力端子3c及び負出力端子3dから出力信号out1及びout2をそれぞれ出力する。時間差増幅器TDA1及びTDA2間は、配線I1、I2、I3及びI4を用いて接続される。配線I1は、時間差増幅器TDA1の正出力端子1cと時間差増幅器TDA2の正入力端子2aとを接続する。配線I2は、時間差増幅器TDA1の負出力端子1dと時間差増幅器TDA2の負入力端子2bとを接続する。配線I3は、時間差増幅器TDA1の正出力端子1cと時間差増幅器TDA2の負入力端子2bとを接続する。配線I4は、時間差増幅器TDA1の負出力端子1dと時間差増幅器TDA2の正入力端子2aとを接続する。同様に、時間差増幅器TDA2及びTDA3間は、配線I5、I6、I7及びI8を用いて接続されている。配線I5は、時間差増幅器TDA2の正出力端子2cと時間差増幅器TDA3の正入力端子3aとを接続する。配線I6は、時間差増幅器TDA2の負出力端子2dと時間差増幅器TDA3の負入力端子3bとを接続する。配線I7は、時間差増幅器TDA2の正出力端子2cと時間差増幅器TDA3の負入力端子3bとを接続する。配線I8は、時間差増幅器TDA2の負出力端子2dと時間差増幅器TDA3の正入力端子3aとを接続する。選択回路10a及び10bは、時間差増幅器TDA1及びTDA2間、時間差増幅器TDA2及びTDA3間にそれぞれ設けられている。選択回路10aは、選択素子S1及びS2を有している。選択回路10aの選択素子S1は、時間差増幅器TDA2の正入力端子2aに、配線I1及びI4の一方を接続させる。選択回路10aの選択素子S2は、時間差増幅器TDA2の負入力端子2bに、配線I2及びI3の一方を接続させる。同様に、選択回路10bも、選択素子S1及びS2を有している。選択回路10bの選択素子S1は、時間差増幅器TDA3の正入力端子3aに、配線I5及びI8の一方を接続させる。選択回路10bの選択素子S2は、時間差増幅器TDA3の負入力端子3bに、配線I6及びI7の一方を接続させる。制御回路50は、選択回路10a及び10bの選択素子S1及びS2のスイッチングの制御を行う。具体的には、時間差増幅器TDA1及びTDA2を直列接続する場合は、選択素子S1により配線I1を用いて端子1c及び2aを接続し、かつ、選択素子S2により配線I2を用いて端子1d及び2bを接続する。一方、時間差増幅器TDA1及びTDA2をねじれ接続する場合は、選択素子S1により配線I4を用いて端子1d及び2aを接続し、かつ、選択素子S2により配線I3を用いて端子1c及び2bを接続する。同様に、選択回路10bを用いて、時間差増幅器TDA2及びTDA3を直列接続する場合配線I5及びI6を用いて接続する場合とねじれ接続する場合配線I7及びI8を用いて接続する場合のいずれかが選択される。記憶部60には、各段の時間差増幅器TDA1、TDA2及びTDA3の時間差オフセットのテスト結果に関する情報が記憶されている。記憶部60は、この情報に基づいて、時間差増幅回路100全体での時間差オフセットが最小になるように、各段の接続構成を直列接続にするか、ねじれ接続にするかについて判断する。そして、記憶部60は、この判断結果に応じた信号を制御回路50へ供給する。尚、本実施形態の時間差増幅回路100は、上述した構成に限定されず、例えば次のように種々変更することが可能である。尚、以下に述べる変形例の時間差増幅器間の配線構成については、図1の時間差増幅器TDA1及びTDA2間を例に挙げると、選択回路を設ける箇所の配線構成は、配線I1、I2、I3及びI4の4本を用いてねじれ接続及び直列接続のいずれも可能な構成になっており、選択回路を設けない箇所の配線構成は、配線I1及びI2の2本を用いて直列接続のみが可能な構成になっている。1多段接続する時間差増幅器TDA1、TDA2及びTDA3の数は、3つに限定されず、2つ又は4つ以上でもよい。2図1の例では、選択回路10a及び10bは、時間差増幅器TDA1及びTDA2間、時間差増幅器TDA2及びTDA3間にそれぞれ設けられている。つまり、時間差増幅器がn段の場合、選択回路の数はn-1となり、選択回路の数:時間差増幅器間の数=1:1の関係になっている。しかし、本実施形態では、多段接続された時間差増幅器間の全てに、選択回路をそれぞれ設ける構成に限定されない。例えば、図1の選択回路10aを無くし、2つの時間差増幅器TDA1及びTDA2に対して1つの選択回路10bが用いられるように変更してもよい。つまり、選択回路の数:時間差増幅器間の数=1:2の関係にし、時間差増幅器間は選択回路がある構成と選択回路がない構成とが交互になるようにしてもよい。但し、時間差増幅器間において、選択回路がある構成と選択回路がない構成とが必ずしも交互になる必要はない。また、選択回路の数と時間差増幅器間の数とは、1対3以上であってもよい。この場合、時間差増幅器間において、選択回路がある構成と選択回路がない構成とは、規則的な順で設けられてもよいし、不規則的な順で設けられてもよい。後者の場合、初段に近い時間差増幅器間よりも最終段に近い時間差増幅器間の方に、より多く選択回路を配置してもよい。この場合、時間差増幅回路全体の時間差オフセットを最小にするための調整がし易いからである。また、選択回路は、多段接続された時間差増幅器の全てに対して1つ設けられてもよい。この場合、1つの選択回路は、例えば、最終段の時間差増幅器と最終段の1つ前の時間差増幅器との間や、最終段の時間差増幅器の出力側に設けてもよい。さらに、図1では、選択回路10a及び10bは、時間差増幅器TDA1及びTDA2間、時間差増幅器TDA2及びTDA3間にそれぞれ配置されるように図示されているが、選択回路は、時間差増幅器間に物理的に配置されることに限定されない。つまり、選択回路は、時間差増幅器間から配線を引き回すことで、例えば制御回路50の近辺等に物理的に配置することも可能である。この場合、1つの選択回路を、多段接続された複数の時間差増幅器で共有して使用できる構成にすることも可能である。3各段の時間差増幅器TDA1、TDA2及びTDA3の接続構成の判断は、記憶部60で行われることに限定されない。例えば、時間差増幅回路100の外部回路で判断され、その結果が記憶部60又は制御回路50内に格納されるようにしてもよい。また、このような判断は、制御回路50で行われてもよい。さらに、記憶部60は、時間差増幅回路100内に設けなくてもよい。[3]選択回路図2及び図3を用いて、本発明の一実施形態に係る選択回路について説明する。尚、損実施形態の選択回路は、図2及び図3の構成に限定されず、種々変更可能である。図2に示すように、選択回路10a及び10bは、例えば、2つのセレクタ11及び12でそれぞれ構成されてもよい。図3に示すように、セレクタ11は、NANDゲート13及び14、インバータ15及び16を有している。このセレクタ11の制御は、図1の制御回路50により供給される信号SELによって行われる。NANDゲート13の一方の入力端子には、配線I1により、前段の正出力端子1cが接続されている。NANDゲート13の他方の入力端子には、図1の制御回路50から供給される信号SELが入力される。NANDゲート14の一方の入力端子には、配線I4により、前段の正出力端子1dが接続されている。NANDゲート14の他方の入力端子には、図1の制御回路50から供給される信号SELがインバータ15を介して入力される。NANDゲート13及び14の出力端子は、インバータ16の入力端子に接続され、インバータ16の出力端子は、次段の正入力端子2aに接続される。[4]時間差増幅器図4及び図5を用いて、本発明の一実施形態に係る時間差増幅器の回路構成について説明する。時間差増幅器TDAの回路構成としては、NAND型SRラッチのメタスタビリティを利用するものオープンループTDAと、可変遅延セルをクロスカップル接続する構成のものクローズドループTDAとがある。前者のオープンループTDAは、標準ロジックのみで構成できるため、小面積で設計可能であるという利点がある。一方、後者のクローズドループTDAは、フィードバック制御を用いてPVTProcessVoltageTemperatureばらつきに強いという利点がある。本実施形態では、時間差増幅器TDAとしてオープンループTDAを用いた場合を例示するが、クローズドループTDAを用いることも可能である。図4に示すように、時間差増幅器TDAは、遅延時間Toffを作る遅延回路21及び22、NAND型SRラッチ回路23及び24、XORゲート25及び26、キャパシタ27、28、29及び30を含んで構成されている。NAND型SRラッチ回路23は、NANDゲート31及び32が循環接続された構成を有している。NANDゲート31の一方の入力がセット入力Sとなり、NANDゲート32の一方の入力がリセット入力Rとなる。ここで、セット入力Sは、遅延回路21の出力であり、リセット入力Rは、時間差増幅器TDAの入力in2である。NAND型SRラッチ回路24は、NANDゲート33及び34が循環接続された構成を有している。NANDゲート33の一方の入力がリセット入力Rとなり、NANDゲート34の一方の入力がセット入力Sとなる。ここで、セット入力Sは、遅延回路22の出力であり、リセット入力Rは、時間差増幅器TDAの入力in1である。XORゲート25は、NANDゲート31の出力信号とNANDゲート32の出力信号とを比較し、信号out2を出力する。XORゲート26は、NANDゲート33の出力信号とNANDゲート34の出力信号とを比較し、信号out1を出力する。キャパシタ27は、一端がグランドに接続され、他端がXORゲート25の一方の入力に接続される。キャパシタ28は、一端がグランドに接続され、他端がXORゲート25の他方の入力に接続される。キャパシタ29は、一端がグランドに接続され、他端がXORゲート26の一方の入力に接続される。キャパシタ30は、一端がグランドに接続され、他端がXORゲート26の他方の入力に接続される。このような回路構成による時間差増幅器TDAでは、入力信号in1及びin2の立ち上がりエッジ時間がほぼ同じ場合、NAND型SRラッチ回路23及び24の出力が準安定状態になり、そこからの回復時間が入力信号の立ち上がりエッジ時間差に比例するという特性を利用する。尚、本実施形態に係る時間差増幅器TDAは、図4の構成に限定されず、例えば、図5の構成に変更することも可能である。図5の時間差増幅器TDAでは、入力側の遅延回路21及び22の遅延時間Toffは、インバータチェーンによって実現している。つまり、遅延回路21は、チェーン接続された2つのインバータ35及び36で構成され、遅延回路22は、チェーン接続された2つのインバータ37及び38で構成されている。また、図5の時間差増幅器TDAでは、出力側のXORゲート25及び26は、NAND型SRラッチ回路23及び24が順安定状態に陥った時に、出力が不安定にならないように構成している。具体的には、XORゲート25は、インバータ39及び40、ORゲート43を有している。XORゲート26は、インバータ41及び42、ORゲート44を有している。尚、図5の時間差増幅器TDAにおいて、遅延回路21及び22のインバータチェーンは、2つのインバータで構成されているが、インバータの数はこれに限定されず、3つ以上であっても勿論よい。インバータの数が多くなるほど、遅延時間Toffは大きくなる。また、図4の時間差増幅器TDAにおいて、図5の遅延回路21及び22に変更したり、図5のXORゲート25及び26に変更したりすることも可能である。[5]効果図6乃至図12を用いて、本実施形態における多段接続型時間差増幅回路の効果について説明する。本実施形態の多段接続型時間差増幅回路100では、時間差増幅器TDA間の配線構成は、選択回路により、直列接続又はねじれ接続できるようになっている。本実施形態では、各段の時間差増幅器TDAにおける特性時間差オフセットの正負をテストし、このテスト結果に基づいて、トータルの時間差オフセットが最小となるように、時間差増幅器TDA間の配線を直列接続又はねじれ接続に再構成する図6参照。尚、テスト時間を削減するために、各段の特性テストは並列処理してもよい。従来の多段接続型時間差増幅回路では、図7aに示すように、本実施形態のようなねじれ接続で配線が構成されていない。このため、時間差オフセットは大きく、可変遅延も大きく、コストも高くなっていた。これに対し、本実施形態の多段接続型時間差増幅回路100では、図7bに示すように、特性テスト及び配線の再構成を行う。このため、時間差オフセットは小さく、可変遅延も小さくなり、コストも低減できる。このような本実施形態による時間差オフセットの削減については、以下に詳説する。図8に示すように、時間差増幅器TDAの特性をモデル化する。時間差増幅器TDAのゲインをα、オフセットをββ>0とする場合、入力信号in1及びin2の立ち上がりエッジ時間差ΔTINと出力信号out1及びout2の立ち上がりエッジ時間差ΔTOUTには、以下の式1の関係がある。ΔTOUT=αΔTINβ...1多段接続した時間差増幅器TDAの時間差オフセットは、図9a及びbのように数学的に表現することができる。図9aに示すように、従来技術によるn段非ねじれ接続型時間差増幅器のトータル時間差オフセットβTOTALは、以下の式2のように表される。βTOTAL=αn-1αn-2...α2α1β...2この式2から分かるように、従来技術のオフセットβTOTALは、時間差増幅器の段数の増加に伴い増加する。一方、図9bに示すように、本実施形態によるn段ねじれ接続型時間差増幅器100のトータル時間差オフセットβ’TOTALは、以下の式3のように表される。β’TOTAL=αn-1-αn-2-...-α2-α-1β...3式3から分かるように、本実施形態では、時間差増幅器TDAの段数が増加しても大幅な時間差オフセットの削減が可能である。具体的には、図10に示すように、本実施形態のねじれ接続型時間差増幅器100は、従来技術の非ねじれ接続型時間差増幅器よりも、時間差増幅器TDAの段数が増加するに従って、トータルの時間差オフセットを低減することができている。また、図11に示すように、本実施形態のトータル時間差オフセットの減少率は、1段あたりのゲイン2~4のいずれの場合も、時間差増幅器TDAの段数が増加するに従って高まることが分かる。図12a及びbは、従来技術と本実施形態の4段接続の時間差増幅回路における3つのタイプのトータル時間差オフセットのシミュレーション結果を示している。3つのタイプとは、FFゲイン/段=3.64、TTゲイン/段=3.37、SSゲイン/段=2.93である。従来技術と本実施形態のトータル時間差オフセットを比較すると、FFタイプの場合は636.0psから285.7ps55.1の削減、TTタイプの場合は28.8psから11.6ps58.8の削減、SSタイプの場合は-238.1psから-93.5ps61.0の削減に、トータル時間差オフセットを大幅に削減できていることが分かる。上記の式2及び3による計算結果も、FFタイプは54.1、TTタイプは58.2、SSタイプは66.4となり、このシミュレーションとほぼ等しい結果となっている。以上のように、本実施形態では、多段接続型時間差増幅回路100を集積回路等に搭載する際に、各段の時間差増幅器TDAの時間差オフセットをテストし、このテスト結果を基にして多段接続型時間差増幅回路100のトータルの時間差オフセットが最小になるように、ねじれ構成に配線を組み換える。このような本構成を用いることにより、出力時間オフセットを最小化することが可能となる。また、時間差オフセットの生じる傾向が予め分かっている場合例えば、製造ばらつきの傾向が分かっており、構成素子の配置関係から予測できる場合には、テスト前から配線をねじれ構成にすることで時間差オフセットを最小化できる。尚、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。