複数のMISR回路と、前記複数のMISR回路に対応して接続される複数のスキャンチェーン群とを具備し、第1モードにおいて、前記複数のMISR回路は、前記複数のスキャンチェーン群からの出力信号を圧縮演算する1つのMISR回路として機能し、第2モードにおいて、前記複数のMISR回路のそれぞれは、前記複数のスキャンチェーン群のそれぞれの出力を個別に圧縮演算するMISR回路として機能する半導体集積回路。請求項1に記載の半導体集積回路において、前記複数のMISR回路のそれぞれの間に接続された第1セレクタと、前記複数のMISR回路における最終段のMISR回路と初段のMISR回路との間に接続された第2セレクタとを更に具備し、前記複数のMISR回路の各々は、複数のスキャンチェーン群のそれぞれにおける複数のスキャンチェーンからの出力信号を圧縮する演算回路を備え、前記第1モードにおいて、前記第1セレクタは、前記第1セレクタに対して前段のMISR回路における演算回路によるキャリーアウト信号を選択して、前記第1セレクタに対して後段のMISR回路における演算回路に出力し、前記第2セレクタは、前記最終段のMISR回路における演算回路によるキャリーアウト信号を選択して前記初段のMISR回路における演算回路に出力し、前記第2モードにおいて、前記第1セレクタは、前記後段のMISR回路における演算回路によるキャリーアウト信号を選択して前記後段のMISR回路における演算回路に出力し、前記第2セレクタは、前記初段のMISR回路における演算回路によるキャリーアウト信号を選択して前記初段のMISR回路における演算回路に出力する半導体集積回路。請求項1又は2に記載の半導体集積回路において、スキャンテストモードにおいて、前記複数のMISR回路は、前記複数のスキャンチェーン群から選択された少なくとも一のスキャンチェーン群の出力信号を圧縮せずに出力する半導体集積回路。請求項3に記載の半導体集積回路において、前記複数のMISR回路のそれぞれは、前記複数のスキャンチェーン群のそれぞれに含まれる複数のスキャンチェーンの各々からの出力信号と、前記出力信号の圧縮演算結果の一方を選択して出力する第3セレクタを備える半導体集積回路。請求項4に記載の半導体集積回路において、前記複数のMISR回路の各々は、自身が接続するスキャンチェーン群に含まれる複数のスキャンチェーンに対応する複数のフリップフロップ回路を備え、前記複数のフリップフロップ回路は、前記第3セレクタによって選択された信号を保持し、保持した信号をシフトして順に出力する半導体集積回路。請求項3から5のいずれか1項に記載の半導体集積回路において、前記複数のスキャンチェーン群から選択された少なくとも一のスキャンチェーン群に含まれる複数のスキャンチェーンからの出力信号をパラレル出力する複数の端子を備える半導体集積回路。請求項6に記載の半導体集積回路において、前記複数の端子のそれぞれは、前記複数のMISR回路のそれぞれに対応して設けられ、前記第2モードにおいて、前記複数のMISR回路のそれぞれは、それぞれの前記演算回路からの圧縮結果を、それぞれの端子から出力する半導体集積回路。請求項1から7のいずれか1項に記載の半導体集積回路において、前記第1モードにおいて、前記複数のMISR回路における一のMISR回路から、前記複数のスキャンチェーン群からの出力信号の圧縮結果が出力される半導体集積回路。複数のスキャンチェーン群のそれぞれの出力信号を個別に圧縮した結果と期待値とを照合して、不良を有するスキャンチェーン群を特定するステップと、特定されたスキャンチェーン群における複数のスキャンチェーンのそれぞれの出力信号と期待値とを照合して、不良を有するスキャンチェーンを特定するステップとを具備するテスト方法。請求項9に記載のテスト方法において、前記不良を有するスキャンチェーン群を特定するステップの前に、複数のスキャンチェーン群の全ての出力信号の圧縮結果と期待値とを照合して不良の有無を検証するステップを更に具備し、前記不良の有無を検証するステップにおいて、不良と判定された半導体集積回路に対し、前記不良を有するスキャンチェーン群を特定するテストを行うテスト方法。複数の端子を用意するステップと、前記複数の端子のそれぞれに、複数のスキャンチェーンをスキャンチェーン群として割り当てるステップと、MISR回路を複数のMISR回路に分割し、複数の前記スキャンチェーン群のそれぞれに割り当てるステップとを具備する半導体集積回路の設計方法。請求項11に記載の半導体集積回路の設計方法において、前記複数のMISR回路を1つのMISR回路として使用する第1モードと、前記複数のMISR回路をそれぞれ個別のMISR回路として使用する第2モードとに切り替えるモード切替回路を、挿入するステップを更に具備する半導体集積回路の設計方法。請求項11に記載の半導体集積回路の設計方法において、前記複数のスキャンチェーン群からの出力信号と前記出力信号の圧縮結果の一方を選択して出力するセレクタを前記MISR回路に挿入するステップを更に具備する半導体集積回路の設計方法。請求項11から13のいずれか1項をコンピュータに実行させる設計支援プログラム。しかし、特許文献1に記載の技術では、故障箇所を特定するための解析に時間がかかるという問題がある。例えば、マスク動作によるスキャンチェーンの選択、テストパタンの入力、及び圧縮出力の解析といった一連の動作を、故障箇所が特定されるまで繰り返す必要がある。このため、故障箇所を有するスキャンチェーンを特定するまでの時間が長大化してしまう。又、特許文献1に記載の方法では、故障しているスキャンチェーンを特定することができるが、スキャンチェーン内において故障しているフリップフロップ回路を特定する場合、MISR回路の出力結果を解析する必要がある。このため、故障箇所を特定するための解析が容易に行えるテスト方法や半導体集積回路が求められている。上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、[特許請求の範囲]の記載と[発明を実施するための形態]の記載との対応関係を明らかにするために、[発明を実施するための形態]で使用される番号符号が付加されている。ただし、付加された番号符号は、[特許請求の範囲]に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。本発明による半導体集積回路は、複数のMISR回路M1、M2、M3と、複数のMISR回路M1、M2、M3に対応して接続される複数のスキャンチェーン群F1、F2、F3とを具備する。第1モードにおいて、複数のMISR回路M1、M2、M3は、複数のスキャンチェーン群F1、F2、F3からの出力信号を圧縮演算する1つのMISR回路として機能し、第2モードにおいて、複数のMISR回路M1、M2、M3のそれぞれは、複数のスキャンチェーン群F1、F2、F3のそれぞれの出力を個別に圧縮演算するMISR回路として機能する。本発明によるテスト方法は、複数のスキャンチェーン群F1、F2、F3のそれぞれの出力信号を個別に圧縮した結果と期待値とを照合して、不良を有するスキャンチェーン群を特定するステップと、特定されたスキャンチェーン群における複数のスキャンチェーンのそれぞれの出力信号と期待値とを照合して、不良を有するスキャンチェーンを特定するステップとを具備する。本発明による半導体集積回路の設計方法は、複数の端子TO1~TO3を用意するステップと、複数の端子TO1~TO3のそれぞれに、複数のスキャンチェーンをスキャンチェーン群として割り当てるステップと、MISR回路を複数のMISR回路M1~M3に分割し、複数のスキャンチェーン群のそれぞれに割り当てるステップとを具備する。本発明によれば、LogicBISTの解析TATを短縮することができる。又、LogicBISTの解析を容易化することができる。以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示す。半導体集積回路の構造図2Aから図3を参照して、本発明による半導体集積回路の構成の一例を説明する。図2A~図2Cは、本発明による半導体集積回路の構成の一例を示す図である。ここでは、9本のスキャンチェーンを3つのチェーン群F1、F2、F3に分割してテスト可能な、半導体集積回路を一例に説明する。図2A及び図2Bを参照して、本発明による半導体集積回路は、LSIに例示され、擬似ランダムパタン生成器1PRPG:Pseudo.RandomPatternGenerator、複数のスキャンチェーンCH11、CH12、CH13、CH21、CH22、CH23、CH31、CH32、CH33、複数のMISR回路M1、M2、M3、及び複数のセレクタMB1、MB2、MB3を具備する。ここで、スキャンチェーンCH11は、それぞれがシリアル接続されたフリップフロップ回路F111~F117を備え、スキャンチェーンCH12は、それぞれがシリアル接続されたフリップフロップ回路F121~F127を備え、スキャンチェーンCH13は、それぞれがシリアル接続されたフリップフロップ回路F131~F137を備える。同様に、スキャンチェーンCH21、CH22、CH23のそれぞれは、それぞれがシリアル接続されたフリップフロップ回路F211~F217、F221~F227、F231~F237を備え、スキャンチェーンCH31、CH32、CH33のそれぞれは、それぞれがシリアル接続されたフリップフロップ回路F311~F317、F321~F327、F331~F337を備える。LogicBISTの際、擬似ランダムパタン生成器1は、予め設定されたテストパタンデータP11~P13、P21~P23、P31~P33を、対応するスキャンチェーンに出力する。スキャンチェーンCH11~CH13は、それぞれに入力されるテストパタンデータP11~P13に応じた出力信号スキャンデータS11~S13を出力する。同様に、スキャンチェーンCH21~CH23、CH31~CH33は、テストパタンデータP21~P23、P31~P33に応じたスキャンデータS21~S23、S31~S33を出力する。MISR回路M1~M3のそれぞれは、スキャンチェーンから入力される出力信号スキャンデータを圧縮する演算回路C1~C3を備える。詳細には、演算回路C1は、セレクタMB1から出力されたキャリーイン信号MC0と、フリップフロップM11~M13のそれぞれに保持された圧縮データMF11~MF13とに基づいて、スキャンチェーンCH11~13からのスキャンデータS11~S13を圧縮し、圧縮信号圧縮データC11~C13として出力する。この際、演算回路C1における最終段の全加算器から出力されたキャリーアウト信号CM1は、セレクタMB2に出力される。又、キャリーアウト信号CM1は、図3に示すフリップフロップ回路L1で保持された後、キャリーアウト信号FCM1としてセレクタMB1に出力される。演算回路C2は、セレクタMB2から出力されたキャリーイン信号MC1と、フリップフロップM21~M23のそれぞれに保持された圧縮データMF21~MF23とに基づき、スキャンチェーンCH21~23からのスキャンデータS21~S23を圧縮し、圧縮データC21~C23として出力する。この際、演算回路C2における最終段の全加算器から出力されたキャリーアウト信号CM2は、セレクタMB3に出力される。又、キャリーアウト信号CM2は、演算回路C1と同様にフリップフロップ回路で保持された後、キャリーアウト信号FCM2としてセレクタMB2に出力される。演算回路C3は、セレクタMB3から出力されたキャリーイン信号MC2と、フリップフロップM31~M33のそれぞれに保持された圧縮データMF31~MF33とに基づき、スキャンチェーンCH31~33からのスキャンデータS31~S33を圧縮し、圧縮データC31~C33として出力する。この際、演算回路C1における最終段の全加算器から出力されたキャリーアウト信号CM3は、セレクタMB1に出力される。又、キャリーアウト信号CM3は、演算回路C1と同様に、フリップフロップ回路で保持された後、キャリーアウト信号FCM3としてセレクタMB1及びセレクタMB3に出力される。セレクタMB1は、初段の演算回路C1から出力されるキャリーアウト信号FCM1と、最終段の演算回路C3から出力されるキャリーアウト信号FCM3の一方を、モード制御信号MBSに応じて選択し、演算回路C1へのキャリーイン信号MC0として出力する。セレクタMB2は、初段の演算回路C1から出力されるキャリーアウト信号CM1と、演算回路C2から出力されるキャリーアウト信号FCM2の一方を、モード制御信号MBSに応じて選択し、演算回路C2へのキャリーイン信号MC1として出力する。セレクタMB3は、演算回路C2から出力されるキャリーアウト信号CM2と、最終段の演算回路C3から出力されるキャリーアウト信号FCM3の一方を、モード制御信号MBSに応じて選択し、演算回路C3へのキャリーイン信号MC2として出力する。ここで、セレクタMB1、MB2、MB3のそれぞれが、キャリーアウト信号FCM3、CM1、CM2をキャリーイン信号MC0、MC1、MC2として選択して演算回路C1、C2、C3に出力すると、演算回路C1~C3は、1つの圧縮演算回路として機能し、スキャンデータS11~S13、S21~S23、S31~S33を圧縮した信号を、圧縮データC11~C13、C21~C23、C31~C33として出力する。一方、セレクタMB1、MB2、MB3のそれぞれが、キャリーアウト信号FCM3、FCM1、FCM2をキャリーイン信号MC0、MC1、MC2として選択して演算回路C1、C2、C3に出力すると、演算回路C1~C3は、それぞれ個別の圧縮演算回路として機能する。この場合、演算回路C1は、スキャンデータS11~S13を圧縮した信号を圧縮データC11~C13として出力し、演算回路C2は、スキャンデータS21~S23を圧縮した信号を圧縮データC21~C23として出力し、演算回路C3は、スキャンデータS31~S33を圧縮した信号を圧縮データC31~C33として出力する。図3は、演算回路C1の構成の一例を示す図である。演算回路C1は、全加算器FA1~FA3、フリップフロップ回路L1を備える。全加算器FA1は、キャリーイン信号MC0が入力され、スキャンデータS11と圧縮データMF11との加算結果を圧縮データC11として出力する。又、全加算器FA1のキャリーアウト信号は、次段の全加算器FA2のキャリーインとして入力される。全加算器FA1は、スキャンデータS12と圧縮データMF12との加算結果を圧縮データC12として出力する。又、全加算器FA2のキャリーアウト信号は、次段最終段の全加算器FA3のキャリーインとして入力される。全加算器FA3は、スキャンデータS13と圧縮データMF13との加算結果を圧縮データC13として出力する。又、全加算器FA3のキャリーアウト信号は、キャリーアウト信号CMとして出力されるとともに、フリップフロップ回路L1に一時保持された後、キャリーアウト信号FCM1として出力される。演算回路C2、C3も演算回路C1と同様な構成であり、それぞれ、スキャンチェーンからのスキャンデータS21~S23、S31~S33に基づいた圧縮データC21~C23、C31~C32を出力する。MISR回路M1~M3のそれぞれは、図示しないテスタに接続されるテスト端子TO1~TO3と、選択保持回路とを備える。例えばMISR回路M1の選択保持回路は、演算回路C1から出力される圧縮データC11~C12と、スキャンチェーンCH11CH21、CH31からのスキャンデータS11、S21、S31の一方を選択して保持するとともに、所定のタイミングでテスト端子TO1に出力する。以下、MISR回路M1~M3のそれぞれに搭載される選択保持回路の構成の詳細を説明する。MISR回路M1は、選択保持回路としてセレクタMB11~13、MS11~13、及びフリップフロップ回路M11~M13を備える。セレクタMB11は、演算回路C1からの圧縮データC11とスキャンチェーンCH11からのスキャンデータS11の一方を、モード制御信号MBS1[0]に応じて選択し、セレクタMS11に出力する。セレクタMS11は、初期値データとセレクタMB11からの出力信号の一方を、シフト制御信号SFS1[0]に応じて選択し、フリップフロップ回路M11に出力する。セレクタMB12は、演算回路C1からの圧縮データC12とスキャンチェーンCH12からのスキャンデータS12の一方を、モード制御信号MBS1[1]に応じて選択し、セレクタMS12に出力する。セレクタMS12は、前段のフリップフロップ回路M11からの出力信号とセレクタMB12からの出力信号の一方を、シフト制御信号SFS1[1]に応じて選択し、フリップフロップ回路M12に出力する。セレクタMB13は、演算回路C1からの圧縮データC13とスキャンチェーンCH13からのスキャンデータS13の一方を、モード制御信号MBS1[2]に応じて選択し、セレクタMS13に出力する。セレクタMS13は、前段のフリップフロップ回路M12からの出力信号とセレクタMB13からの出力信号の一方を、シフト制御信号SFS1[2]に応じて選択し、フリップフロップ回路M13に出力する。フリップフロップ回路M11~M13は、図示しないクロック信号に応じて前段のセレクタで選択された信号データを一時保持するとともに次段のセレクタ及び演算回路C1に出力する。詳細には、フリップフロップ回路M11は、セレクタMS11からの出力データを一時保持し、圧縮データMF11として次段のセレクタMS12及び演算回路C1に出力する。フリップフロップ回路M12は、セレクタMS12からの出力データを一時保持し、圧縮データMF12として次段のセレクタMS13及び演算回路C1に出力する。フリップフロップ回路M13は、セレクタMS13からの出力データを一時保持し、圧縮データMF13として次段のセレクタMS21及び演算回路C1に出力する。ここで、MISR回路M1における最終段のフリップフロップ回路M13の出力信号圧縮データMF13は、演算回路C1と、次段のMISR回路M2における初段のセレクタMS21に入力されるとともに、テスト端子TO1から出力される。MISR回路M2は、選択保持回路としてセレクタMB21~23、MS21~23、及びフリップフロップ回路M21~M23を備える。セレクタMB21は、演算回路C2からの圧縮データC21とスキャンチェーンCH21からのスキャンデータS21の一方を、モード制御信号MBS2[0]に応じて選択し、セレクタMS21に出力する。セレクタMS21は、前段のMISR回路M1における最終段のフリップフロップ回路M13からの出力信号とセレクタMB21からの出力信号の一方を、シフト制御信号SFS2[0]に応じて選択し、フリップフロップ回路M21に出力する。セレクタMB22は、演算回路C2からの圧縮データC22とスキャンチェーンCH22からのスキャンデータS22の一方を、モード制御信号MBS2[1]に応じて選択し、セレクタMS22に出力する。セレクタMS22は、前段のフリップフロップ回路M21からの出力信号とセレクタMB22からの出力信号の一方を、シフト制御信号SFS2[1]に応じて選択し、フリップフロップ回路M22に出力する。セレクタMB23は、演算回路C2からの圧縮データC23とスキャンチェーンCH23からのスキャンデータS23の一方を、モード制御信号MBS2[2]に応じて選択し、セレクタMS23に出力する。セレクタMS23は、前段のフリップフロップ回路M22からの出力信号とセレクタMB23からの出力信号の一方を、シフト制御信号SFS2[2]に応じて選択し、フリップフロップ回路M23に出力する。フリップフロップ回路M21~M23は、図示しないクロック信号に応じて前段のセレクタで選択された信号データを一時保持するとともに次段のセレクタ及び演算回路C2に出力する。詳細には、フリップフロップ回路M21は、セレクタMS21からの出力データを一時保持し、圧縮データMF21として次段のセレクタMS22及び演算回路C1に出力する。フリップフロップ回路M22は、セレクタMS22からの出力データを一時保持し、圧縮データMF22として次段のセレクタMS23及び演算回路C2に出力する。フリップフロップ回路M23は、セレクタMS23からの出力データを一時保持し、圧縮データMF23として次段のセレクタMS31及び演算回路C2に出力する。ここで、MISR回路M2における最終段のフリップフロップ回路M23の出力信号圧縮データMF23は、演算回路C3と、次段のMISR回路M3における初段のセレクタMS31に入力されるとともに、テスト端子TO2から出力される。MISR回路M3は、選択保持回路としてセレクタMB31~33、MS31~23、及びフリップフロップ回路M31~M33を備える。セレクタMB31は、演算回路C3からの圧縮データC31とスキャンチェーンCH31からのスキャンデータS31の一方を、モード制御信号MBS3[0]に応じて選択し、セレクタMS31に出力する。セレクタMS31は、前段のMISR回路M2における最終段のフリップフロップ回路M23からの出力信号とセレクタMB31からの出力信号の一方を、シフト制御信号SFS3[0]に応じて選択し、フリップフロップ回路M31に出力する。セレクタMB32は、演算回路C2からの圧縮データC32とスキャンチェーンCH32からのスキャンデータS32の一方を、モード制御信号MBS3[1]に応じて選択し、セレクタMS32に出力する。セレクタMS32は、前段のフリップフロップ回路M31からの出力信号とセレクタMB32からの出力信号の一方を、シフト制御信号SFS3[1]に応じて選択し、フリップフロップ回路M32に出力する。セレクタMB33は、演算回路C3からの圧縮データC33とスキャンチェーンCH33からのスキャンデータS33の一方を、モード制御信号MBS3[2]に応じて選択し、セレクタMS33に出力する。セレクタMS33は、前段のフリップフロップ回路M32からの出力信号とセレクタMB33からの出力信号の一方を、シフト制御信号SFS3[2]に応じて選択し、フリップフロップ回路M33に出力する。フリップフロップ回路M31~M33は、図示しないクロック信号に応じて前段のセレクタで選択された信号データを保持するとともに次段のセレクタに出力する。詳細には、フリップフロップ回路M31は、セレクタMS31からの出力データを一時保持し、圧縮データMF31として次段のセレクタMS32及び演算回路C3に出力する。フリップフロップ回路M32は、セレクタMS32からの出力データを一時保持し、圧縮データMF32として次段のセレクタMS33及び演算回路C3に出力する。フリップフロップ回路M33は、セレクタMS33からの出力データを一時保持し、圧縮データMF33として次段ここでは初段のセレクタMS11及び演算回路C3に出力する。ここで、MISR回路M3における最終段のフリップフロップ回路M33の出力信号圧縮データMF33は、演算回路C3と、次段ここでは初段のMISR回路M1における初段のセレクタMS11に入力されるとともに、テスト端子TO3から出力される。ここで、モード制御信号MBS、MBS1[2:0]、MBS2[2:0]、MBS3[2:0]は、図2Cに示すモード制御信号生成回路2によって生成される。モード制御信号MBS、MBS1[2:0]、MBS2[2:0]、MBS3[2:0]は、LogicBISTにおいてテストモードの切り替えに利用される。詳細には、モード制御信号MBSは、MISR回路M1、M2、M3を1つのMISR回路として使用して、全てのスキャンチェーンの出力スキャンデータを圧縮する第1モードと、MISR回路M1、M2、M3をそれぞれ個別のMISR回路として使用して、スキャンチェーン群F1、F2、F3のそれぞれの出力スキャンデータを圧縮する第2モードとを切り替える。第1モードでは、セレクタMB1は、演算回路C3からのキャリーアウト信号FCM3をキャリーイン信号MC0として選択し、セレクタMB2は、演算回路C1からのキャリーアウト信号CM1をキャリーイン信号MC1として選択し、セレクタMB3は、演算回路C2からのキャリーアウト信号CM2をキャリーイン信号MC3として選択する。一方、第2モードでは、演算回路C1からのキャリーアウト信号FCM1をキャリーイン信号MC0として選択し、セレクタMB2は、演算回路C2からのキャリーアウト信号FCM2をキャリーイン信号MC1として選択し、セレクタMB3は、演算回路C3からのキャリーアウト信号FCM3をキャリーイン信号MC2として選択する。又、モード制御信号MBS1[2:0]、MBS2[2:0]、MBS3[2:0]は、演算装置C1~C3による圧縮データを解析対象信号としてテスト端子TO1~TO3から出力する圧縮データテストモードと、スキャンチェーンCH11~CH13、CH21~CH23、CH31~CH33からの出力信号を解析対象信号としてテスト端子TO1~TO3から出力するスキャンテストモードとを切り替える。圧縮データテストモードでは、セレクタMB11~MB13、MB21~MB23、MB31~MB33は、圧縮データC11~C13、C21~C23、C31~C33を選択出力する。一方、スキャンテストモードでは、セレクタMB11~MB13、MB21~MB23、MB31~MB33は、スキャンチェーンからそれぞれに入力される出力信号スキャンデータを選択出力する。セレクタMB11~MB13、MB21~MB23、MB31~MB33に入力されるスキャンデータは、LogicBISTにおいて解析対象となるスキャンチェーン群の出力スキャンデータがテスト端子TO1~TO3からパラレル出力されるように設定されることが好ましい。例えば、図2A及び図2Bに示す一例では、セレクタMB11~MB13には、スキャンチェーン群F1~F3のそれぞれの1列目のスキャンチェーンCH11、CH21、CH31からのスキャンデータS11、S21、S31が入力される。又、セレクタMB21~MB23には、スキャンチェーン群F1~F3のそれぞれの2列目のスキャンチェーンCH12、CH22、CH32からのスキャンデータS12、S22、S32が入力される。更にセレクタMB31~MB33には、スキャンチェーン群F1~F3のそれぞれの3列目のスキャンチェーンCH13、CH23、CH33からのスキャンデータS13、S23、S33が入力される。これにより、スキャンテストモードの際、スキャンチェーン群F1~F3から選択されたスキャンチェーン群からの出力は、MISR回路M1~M3のそれぞれのテスト端子TO1~TO3からパラレル出力されることとなる。スキャンデータを複数の端子からパラレル出力することで、テスト時間を短縮することができる。シフト制御信号SFS1[2:0]、SFS2[2:0]、SFS3[2:0]は、図2Cに示すシフト制御信号生成回路3によって生成される。シフト制御信号SFS1[2:0]、SFS2[2:0]、SFS3[2:0]は、フリップフロップM11~M13、M21~M23、M31~M33のそれぞれの前段セレクタを制御し、それぞれが取り込むデータを決定する。又、シフト制御信号SFS1[2:0]、SFS2[2:0]、SFS3[2:0]によって、フリップフロップ回路M11~M13、M21~M23、M21~M23の間の接続が制御される。これにより、フリップフロップM11~M13、M21~M23、M31~M33は所定の大きさのシフトレジスタとして機能する。例えば、フリップフロップM11~M13、M21~M23、M31~M33が、一連のシフトレジスタとして機能する。あるいは、フリップフロップM11~M13、M21~M23、M31~M33のそれぞれが、MISER回路毎のシフトレジスタとして機能する。更には、選択された一部のフリップフロップ回路がテスト端子毎のシフトレジスタとして機能する。不良解析方法図2A及び図2B、図4から図7、図11、及び図13を参照して、本発明によるLogicBISTにおける不良解析方法を説明する。図4は、本発明によるLogicBISTにおける不良解析方法を示すフロー図である。以下では、図2A及び図2Bに示す半導体集積回路の不良を検出するための不良解析を一例として不良解析方法の詳細を説明する。本発明による不良解析では、半導体集積回路の不良の有無を判定するための全スキャンチェーンテストステップS104、S105、不良スキャンチェーン群を特定するための不良スキャンチェーン群絞り込みテストステップS106、不良スキャンチェーンを特定するための不良スキャンチェーン絞り込みテストS107~S109、及び不良箇所の特定ステップS110が行われる。先ず、不良解析に先立ち、図10に示す半導体集積回路設計支援装置10以下、設計支援装置10と称すは、擬似ランダムパタン生成器1に入力する初期値と、図示しないテスタに記憶させる期待値テストパタンを作成するステップS101~S103。ここで、設計支援装置10は、図13に示すフローチャートに従い、全スキャンチェーンテストで使用するテストパタン全MISRテストパタン401、不良スキャンチェーン群絞り込みテストで使用するテストパタン分割MISRテストパタン402、及び不良スキャンチェーン絞り込みテストで使用するテストパタンSCANテストパタン403を作成するステップS101~S103。全MISRテストパタン401、分割MISRテストパタン402、及びSCANテストパタン403の生成方法については後述する。本発明によるLogicBISTでは、最初に全スキャンチェーンテストが行われるステップS104。ここでは、全MISR回路によるLogicBISTが行われる。詳細には、擬似ランダムパタン生成器1は、ステップS101において作成された初期値に応じたテストパタンデータを全てのスキャンチェーンに入力する。この際、半導体集積回路は、全てのMISR回路を1つのMISR回路として利用する第1モードに設定されるとともに、MISR回路における圧縮データを解析対象とする圧縮データテストモードに設定される。図2A及び図2Bに示す一例では、全てのスキャンチェーンCH11~CH13、CH21~CH23、CH31~CH33にテストパタンデータP11~P13、P21~P23、P31~P33が入力される。この際、半導体集積回路は、第1モード及び圧縮データテストモードに設定されることで、MISR回路M1~M3が1つのMISR回路として機能し、全てのスキャンチェーンからのスキャンデータS11~S13、S21~S23、S31~S33の圧縮結果がフリップフロップ回路M33~M31、M23~M21、M13~M11に格納される。続いて、セレクタMS11~MS13、MS21~MS23、MS31~MS33、及びフリップフロップ回路M11~M13、M21~M23、M31~M33は、シフト制御信号SFS1~SFS3に応じて、一連のシフトレジスタとして機能する。これにより、図5に示すように、テスト端子TO3から、フリップフロップ回路M33~M31、M23~M21、M13~M11に格納された圧縮結果が順に出力されることとなる。図5は、本発明によるLogicBIST全スキャンチェーンテストにおける半導体集積回路の動作の一例を示すタイミングチャートである。図5を参照して、本発明による全スキャンチェーンテストの動作を説明する。ここでは、テスト開始時の時刻をT0とし、擬似ランダムパタン生成器1から入力されたテストパタンデータがスキャンチェーン群を経由し、MISR回路M1、M2、M3による一連の圧縮演算が終了する時刻をTM-1とする。全スキャンチェーンテストの期間中、ローレベルのモード制御信号MBSが入力されることにより、セレクタMB1、MB2、MB3は、キャリーアウト信号FCM3、CM1、CM2をキャリーイン信号CM0、CM1、CM2として選択出力する。これにより、全スキャンチェーンテストの期間中、演算回路C1、C2、C3は1つの圧縮回路として機能する第1モード。時刻T0から時刻TM-1までの期間、000bのモード制御信号MBS1[2:0]、MBS2[2:0]、MBS3[2:0]が入力され、111bのシフト制御信号SFS1[2:0]、SFS2[2:0]、SFS3[2:0]が入力される。これにより、演算回路C1からの圧縮データC11~C13は、対応するフリップフロップ回路MF11~MF13に保持され、演算回路C2からの圧縮データC21~C23は、対応するフリップフロップ回路MF21~MF23に保持され、演算回路C3からの圧縮データC31~C33は、対応するフリップフロップ回路MF31~MF33に保持される。この間、テスト端子TO1~TO3から出力されるデータ値はドントケアとして不良判定には利用されない。時刻TM以降は、LogicBIST機能による動作確認期間となり、MISR回路による一連の圧縮結果がテスト端子TO3から出力され始める。詳細には、時刻TMにおいて、シフト制御信号SFS1[2:0]が001b、シフト制御信号SFS2[2:0]、SFS3[2:0]が000bに変更される。これにより、フリップフロップ回路M11~M13、M21~M23、M31~M33は、一連のシフトレジスタとして機能する。時刻TMまでにフリップフロップ回路M11~M13、M21~M23、M31~M33のそれぞれに保持された圧縮データは、クロック信号CLKに応じて次段のフリップフロップ回路にシフトする。この結果、テスト端子TO3からは、時刻TM1以降、フリップフロップ回路M33~M31、M23~M21、M13~M11に格納された圧縮データが、クロック信号CLKに応じて順に出力される。図示しないテスタは、MISR回路の最終段から出力された圧縮結果と、期待値とを比較し、良/不良の判定を行うステップS105。図2A、図2B及び図5に示す一例では、時刻TM以降にテスト端子TO3から出力された圧縮結果と期待値全MISERテストパタン401とを比較することで、不良の有無が判定される。この際、他のテスト端子TO1、TO2からの出力信号はドントケアとして不良判定には利用されない。ステップS105における不良判定において、MISR回路による圧縮結果と期待値全MISERテストパタン401とが全て一致する場合、良品と判定され、半導体集積回路に対する不良解析を終了する。一方、期待値全MISERテストパタン401に対して不一致となる圧縮結果がある場合、不良品と判定され、次の不良スキャンチェーン絞り込みテストに移行するステップS106。例えば、スキャンチェーンCH22のフリップフロップ回路F224に故障がある場合、擬似ランダムパタン生成器1から供給されたテストパタンデータP22に従ってスキャンチェーンが動作するが、フリップフロップ回路F224による誤動作によりスキャンデータS22はエラー値を含むこととなる。MISR回路M2の演算回路C2は、当該スキャンデータS22に対して圧縮演算を行なう為、故障したフリップフロップ回路F224の影響を受け誤動作する。更に、MISR回路M2の演算結果であるキャリーアウト信号CM2を受けてMISR回路M1の演算回路C1、及びMISR回路M3の演算回路C3が圧縮演算を行なう為、演算回路C1、C2、C3の全てによって構成されるMISR回路の全体がその影響を受け誤動作することになる。この場合、テスト端子TO3から期待値と異なる圧縮結果が出力されることになり、不良品を検出することができる。次に、ステップS106における不良スキャンチェーン群絞り込みテストを説明する。ここでは、分割MISR回路によるLogicBISTが行われる。詳細には、擬似ランダムパタン生成器1は、ステップS102において作成された初期値に応じたテストパタンデータを全てのスキャンチェーンに入力する。この際、半導体集積回路は、第2モードに設定されるとともに、MISR回路における圧縮データを解析対象とする圧縮データテストモードに設定される。これにより、ステップS104においてテストされたMISR回路は、複数のMISR回路に分割され、複数のスキャンチェーン群の出力群を個別に圧縮演算して不良検証を行うことが可能となる。ステップS106における不良検証結果は分割MISRテストFAILデータ301として図示しないテスタの記憶装置に記録される。図2A及び図2Bに示す一例では、全てのスキャンチェーンCH11~CH13、CH21~CH23、CH31~CH33にテストパタンデータP11~P13、P21~P23、P31~P33が入力される。この際、半導体集積回路は、第2モード及び圧縮データテストモードに設定されることで、MISR回路M1、M2、M3が個別のMISR回路として機能し、スキャンチェーン群F1、F2、F3のそれぞれの出力信号を個別に圧縮する。それぞれの圧縮結果は、それぞれに搭載されるフリップフロップ回路M11~M13、回路M21~M23、回路M31~M33に取り込まれる。又、セレクタMS11~MS13及びフリップフロップ回路M11~M13は、シフト制御信号SFS1に応じて1つのシフトレジスタとして機能し、セレクタMS21~MS23及びフリップフロップ回路M21~M23は、シフト制御信号SFS2に応じて1つのシフトレジスタとして機能し、セレクタMS31~MS33及びフリップフロップ回路M31~M33は、シフト制御信号SFS3に応じて1つのシフトレジスタとして機能する。これにより、図6に示すように、テスト端子TO1から、フリップフロップ回路M13~M11に格納された圧縮結果が順に出力され、テスト端子TO2から、フリップフロップ回路M23~M21に格納された圧縮結果が順に出力され、テスト端子TO3から、フリップフロップ回路M33~M31に格納された圧縮結果が順に出力されることとなる。図6は、本発明によるLogicBIST不良スキャンチェーン群絞り込みテストにおける半導体集積回路の動作の一例を示すタイミングチャートである。図7を参照して、本発明による不良スキャンチェーン群絞り込みテストの動作を説明する。ここでは、テスト開始時の時刻をT0とし、擬似ランダムパタン生成器1から入力されたテストパタンデータがスキャンチェーン群を経由し、MISR回路M1、M2、M3のそれぞれにおける個別の圧縮演算が終了する時刻をTM-1とする。不良スキャンチェーン群絞り込みテストの期間中、ハイレベルのモード制御信号MBSが入力されることにより、セレクタMB1、MB2、MB3は、キャリーアウト信号FCM1、FCM2、FCM3をキャリーイン信号CM0、CM1、CM2として選択出力する。これにより、不良スキャンチェーン群絞り込みテストの期間中、演算回路C1、C2、C3はそれぞれ個別の圧縮回路として機能する第2モード。時刻T0から時刻TM-1までの期間、000bのモード制御信号MBS1[2:0]、MBS2[2:0]、MBS3[2:0]が入力され、111bのシフト制御信号SFS1[2:0]、SFS2[2:0]、SFS3[2:0]が入力される。これにより、演算回路C1からの圧縮データC11~C13は、対応するフリップフロップ回路MF11~MF13に保持され、演算回路C2からの圧縮データC21~C23は、対応するフリップフロップ回路MF21~MF23に保持され、演算回路C3からの圧縮データC31~C33は、対応するフリップフロップ回路MF31~MF33に保持される。この間、テスト端子TO1~TO3から出力されるデータ値はドントケアとして不良判定には利用されない。時刻TM以降は、LogicBIST機能による動作確認期間となりMISR回路M1~M3のそれぞれによる圧縮結果が、テスト端子TO1~TO3のそれぞれから出力され始める。詳細には、時刻TMにおいて、シフト制御信号SFS1[2:0]が001bに変更される。これにより、フリップフロップ回路M11~M13はシフトレジスタとして機能する。時刻TMまでにフリップフロップ回路M31~M11に保持された圧縮データは、クロック信号に応じて次段のフリップフロップ回路にシフトする。この結果、テスト端子TO1からは、時刻TM1以降、フリップフロップ回路M13~M11に格納された圧縮データが、クロック信号CLKに応じて順に出力される。同様に、時刻TM1以降、テスト端子TO2からは、フリップフロップ回路M23~M21に格納された圧縮データが、クロック信号CLKに応じて順に出力され、テスト端子TO3からは、フリップフロップ回路M33~M31に格納された圧縮データが、クロック信号CLKに応じて順に出力される。テスト端子TO1、TO2、TO3へ出力された結果は、図示しないテスタ等で期待値分割MISRテストパタン402と照合され、不良の有無が検証される。この照合結果、又は不良と判定された圧縮結果データは、分割MISRテストFAILデータ301として記録される。ここで、圧縮結果を出力するMISR回路又はテスト端子は、解析対象のスキャンチェーン群に対応しているため、圧縮結果を検証することにより、不良箇所を含むスキャンチェーン群を特定することができる。このため、分割MISRテストFAILデータ301には、不良スキャンチェーン群を特定する情報が記録されることが好ましい。例えば、スキャンチェーンCH22のフリップフロップ回路F224に故障がある場合、擬似ランダムパタン生成器1から供給されたテストパタンデータP22に従ってスキャンチェーンが動作するが、フリップフロップ回路F224による誤動作によりスキャンデータS22はエラー値を含むこととなる。MISR回路M2の演算回路C2は、当該スキャンデータS22に対して圧縮演算を行なう為、故障したフリップフロップ回路F224の影響を受け誤動作する。この場合、テスト端子TO2から期待値と異なる圧縮結果が出力されることになり、スキャンチェーン群F2に不良箇所があることを検出できる。この際、他のMISR回路M1、M3はそれぞれ個別にスキャンチェーン群F1、F3の出力を圧縮しているため、テスト端子TO1、TO3に出力される圧縮結果は期待値と一致する。従って、本テストによって、スキャンチェーン群F2に不良箇所があることを特定することができる。以上のように、本テストによれば、独立した個々のMISR回路でデータ圧縮した結果を期待値と照合することで、どのスキャンチェーン群に故障があるのかを絞込むことが可能となる。以下、不良箇所を含むと判定されたスキャンチェーン群を不良スキャンチェーン群と称して説明する。不良スキャンチェーン群絞り込みテストの完了後、不良スキャンチェーン絞り込みテストが行われる。ここでは、解析に用いるテストパタンの選択ステップS107、及びスキャンチェーン毎の出力信号を解析対象とするスキャン部テストステップS108が、不良スキャンチェーン群に対して行われる。詳細には、ステップS107において、図示しないテスタは、テスト分割MISRテストFAILデータ301を解析することで、テスト対象とする不良スキャンチェーン群を特定し、当該不良スキャンチェーン群をテストするためのSCANテストパタン403を決定するステップS107。ここで、不良スキャンチェーン群が複数ある場合、その中からテスト対象とする不良スキャンチェーンが選択されるとともに、当該不良スキャンチェーンに対するSCANテストパタン403が選択される。ここでは、ステップS103において作成されたSCANテストパタンデータの中から選択される。次に、擬似ランダムパタン生成器1は、初期値に応じたテストパタンデータを不良スキャンチェーン群に対して入力し、スキャン部テストを実行する。この際、半導体集積回路は、スキャンテストモードに設定される。これにより、スキャンチェーン群からの出力信号が圧縮されずにテスト端子から出力される。図示しないテスタは、テスト端子から出力された各スキャンチェーンの信号と期待値SCANテストパタン403との一致判定を行うことで、不良箇所を有するスキャンチェーンを特定する。不良検証結果はSCAN部テストFAILデータ302として図示しないテスタの記憶装置に記録される。SCAN部テストFAILデータ302には、不良スキャンチェーンを特定する情報とともに、当該不良スキャンチェーンから出力された全データが記録されることが好ましい。ステップS107、S108における不良スキャンチェーン絞り込みテストは、ステップS106において不良箇所があると判定された全ての不良スキャンチェーン群に対して行われるステップS109、S107、S108。ここで、全ての不良スキャンチェーン群に対する不良チェーン絞り込みテストが完了すると、続いて、図示しないテスタにおいて不良箇所を特定するための不良箇所解析が行われるステップS110。ここでは、SCAN部テストFAILデータ302を解析することで、不良スキャンチェーン内において故障しているフリップフロップ回路が特定される。ステップS106において不良スキャンチェーン群としてスキャンチェーン群F2が特定された場合の不良スキャンチェーン絞り込みテスト及び不良箇所解析の動作を、図2A、図2B及び図7を参照して説明する。先ず、不良スキャンチェーンF2内のスキャンチェーンCH21~CH23にテストパタンデータP21~P23が入力される。ここでは、テスト開始時の時刻をT0とし、擬似ランダムパタン生成器1から入力されたテストパタンデータが不良スキャンチェーン群を経由し、MISR回路M1、M2、M3に出力される時刻をTM-1とする。全スキャンチェーンテストの期間中、モード制御信号MBSの信号レベルはハイレベル又はローレベルのどちらに設定されていても良い。ここでは、ローレベルのモード制御信号MBSが入力される。時刻T0から時刻TM-1までの期間、検証対象のスキャンチェーン群F2に接続されたセレクタMB12、MB22、MB32には、1のモード制御信号MBS1[1]、MBS2[1]、MBS3[1]が入力され、セレクタMS12、MS22、MS32には1のシフト制御信号SFS1[1]、SFS2[1]、SFS3[1]が入力される。これにより、少なくともスキャンデータS21、S22、S23が、フリップフロップM12、M22、M23に保持されることとなる。この間、他のモード制御信号MBS1~MBS3やシフト制御信号SFS1~SFS3は、任意の値が設定される。例えば、時刻T0から時刻TM-1までの期間、010bのモード制御信号MBS1[2:0]、MBS2[2:0]、MBS3[2:0]が入力され、111bのシフト制御信号SFS1[2:0]、SFS2[2:0]、SFS3[2:0]が入力される。これにより、セレクタMB12、MB22、MB32のみがスキャンデータS12、S22、S32を選択出力し、他のセレクタは圧縮データを選択出力する。この結果、フリップフロップ回路M12、M22、M13は、対応して入力されるスキャンデータS21、S22、S23を保持し、他のフリップフロップ回路は、対応して入力される圧縮データを保持することとなる。この間、テスト端子TO1~TO3から出力されるデータ値はドントケアとして不良判定には利用されない。時刻TM1以降は、LogicBIST機能による動作確認期間となり、不良スキャンチェーン群を介したスキャンデータがテスト端子TO1~TO3から出力され始める。詳細には、時刻TMにおいて、シフト制御信号SFS1[2:0]が010b、シフト制御信号SFS2[2:0]、SFS3[2:0]が010bに変更される。これにより、フリップフロップ回路M12~M13は、スキャンデータS21が入力され、テスト端子TO1を出力とするシフトレジスタとして機能する。時刻TM-1までにフリップフロップ回路M13に保持された圧縮データは、時刻TMにおいてテスト端子TO1から出力される。このとき、時刻TM-1までにフリップフロップ回路M12に保持されたスキャンデータS21フリップフロップ回路F217からの出力データが、フリップフロップ回路M13にシフトするとともに、フリップフロップM12は、次のスキャンデータS21フリップフロップ回路F217からの出力データを保持する。時刻TM1以降、クロック信号CLKに応じてスキャンデータS21がフリップフロップ回路M13、M12をシフトしてテスト端子TO1から順に出力される。すなわち、時刻TM1以降、テストパタンデータP22に応じてフリップフロップ回路F217~F221Fに保持されたスキャンデータS21が、出力端子TO1から順に出力されることとなる。同様に、時刻TM1以降、テスト端子TO2からは、フリップフロップ回路F227~F221に保持されたスキャンデータS22が、クロック信号CLKに応じて順に出力され、テスト端子TO3からは、フリップフロップ回路F237~M231に保持されたスキャンデータS32が、クロック信号CLKに応じて順に出力される。テスト端子TO1、TO2、TO3へ出力された信号は、図示しないテスタ等で期待値SCANテストパタン403と照合され、不良箇所が特定される。ここでは、スキャンチェーン群F2が不良検証対象となっているため、スキャンデータS21~S23についてのみ検証され、その他はドントケアとして検証対象とはならない。不良解析の結果、不良と判定された出力信号に応じて、不良箇所不良フリップフロップ回路が特定される。特定された不良箇所に関する情報は、図示しないテスタの記憶装置に記録される。例えば、スキャンチェーンCH22のフリップフロップ回路F226に故障がある場合、擬似ランダムパタン生成器1から供給されたテストパタンデータP22に従ってスキャンチェーンが動作するが、フリップフロップ回路F226による誤動作によりスキャンデータS22はエラー値を含むこととなる。この場合、時刻TM2においてテスト端子TO2から期待値と異なる出力信号が出力されることになり、スキャンチェーンCH22のシフト順を解析することで、フリップフロップ回路F226に不良箇所があることを特定することができる。以上のように、本テストによれば、独立した個々のMISR回路でデータ圧縮した結果を期待値と照合することで、どのスキャンチェーン群に故障があるのかを絞込むことが可能となる。本発明では、データの圧縮を行なわないテストにおいて、不一致が生じたタイミングパターン数を判定することにより、スキャンチェーン内のどのフリップフロップ回路が故障かを判別することができる。スキャンデータに対して圧縮演算を行わないでテストを行う場合、テスト対象となるスキャンチェーンの数に応じてテスト時間は増大する。しかし、本発明では、複数のスキャンチェーンを束ねたスキャンチェーン群毎のスキャンデータの圧縮結果を解析することで不良箇所の絞り込みを行うことで、圧縮演算を行わないスキャンデータによるテストにおいて検証対象となるスキャンチェーンの数を事前に削減している。これにより、解析データ数やテストパタン数は削減され、不良箇所の特定するためのテストが容易化されるとともに、その時間解析TATは短縮される。又、本発明では、半導体集積回路の不良を発見するまでは、半導体集積回路における全てのスキャンチェーンからの出力信号の圧縮結果を解析することで半導体集積回路の不良判定を行っている。このように、本願発明では、半導体集積回路の不良を発見するまではスキャンデータの解析を行う必要がなく、不良箇所を特定するときのみ、特定のスキャンチェーン群に対してスキャンデータの解析を行っている。このため、LogicBISTの解析TATを短縮することが可能となる。図4のステップS104における全MISRでのLogicBISTでは、例えば図5に示すタイミングチャートのように、テスト端子TO3からの圧縮出力の解析により、半導体集積回路の良否判定を行っていたが、これに限らない。例えば、テスト端子TO3のみならず、他のテスト端子TO1、TO2から出力された圧縮出力とそれぞれの期待値とを照合することで良否判定を行っても良い。この場合、テスト端子TO1~TO3からは、図6に示すような圧縮データがパラレル出力されるため、テスト時間を更に短縮することができる。又、図4に示す一例では、不良解析を開始する前にSCANテストパタン403を作成していたがこれに限らず、ステップS106における不良スキャンチェーン群の絞り込みの後に作成してもよい。この場合、不必要なパタンを作成する必要がないため、テストパタンの作成時間を削除することができる。更に、分割したMISR回路のテスト端子からの出力を、セレクタ等を用いて選択して出力させることでテスト端子数の削減も可能である。例えば、図2Bに示すテスト端子TO1~TO3からの出力信号のいずれかを選択して1つの出力端子に出力するセレクタを設けることで、テスト端子を1つとすることができる。図2A及び図2Bに示す一例では、スキャンチェーン群F1~F3のそれぞれにおけるスキャンチェーンの数と、分割されたMISR回路M1~M3の数テスト端子TO1~TO3の数は同数であったが、下記1~4に示す条件に従えばこれに限らない。1MISR回路の分割数mは、テスト端子数n以下に設定されるm≦n。2スキャンチェーン群数eとMISR回路の分割数mは同数に設定されるe=m。3スキャンチェーン群内のスキャンチェーンの数hは、全てのスキャンチェーンの数aをスキャンチェーン群数eで除したときの商[a/e]に設定される[]はガウス記号。ただし、除算の結果、剰余rがある場合、r個のスキャンチェーン群のそれぞれのスキャンチェーン数hは、商[a/e]に1を加算した数[a/e]1が設定され、他のスキャンチェーン群内のスキャンチェーン数hは、h=[a/e]が設定される。4分割MISR回路内においてデータを保持するフリップフロップ数シフトレジスタの段数kは、スキャンチェーン群内のスキャンチェーン数hと同数に設定される。例えば、MISR回路の分割数m及びスキャンチェーン群数eが2、端子の数nが2、スキャンチェーン群内のスキャンチェーン数h及び分割MISR回路内のフリップフロップ数kが3の場合、半導体集積回路は図8Aのような構成となる。この場合、図2A及び図2Bと同様な動作により、半導体集積回路の不良有無、不良スキャンチェーン群の特定、及び、不良フリップフロップ回路の特定を行うことができる。ここでは、不良スキャンチェーン群絞り込みテストにおけるMISR回路の分割数は2つであり、分割されたMISR回路M1、M2に保持されたデータは、それぞれに対応するテスト端子TO1、TO2から出力される。このため、図8Bに示すように、モード制御信号生成回路2は、3つのセレクタMB11~MB13を有するMISR回路M1用のモード制御信号MBS1[2:0]と、3つのセレクタMB21~MB23を有するMISR回路M2用のモード制御信号MBS2[2:0]を出力する。又、シフト制御信号生成回路3は、3つのセレクタMS11~MS13を有するMISR回路M1用のシフト制御信号SFS1[2:0]と、3つのセレクタMS21~MS23を有するMISR回路M2用のシフト制御信号SFS2[2:0]を出力する。あるいは、図9Aに示すように、端子数に基づいて分割されたスキャンチェーン群のそれぞれが全て等しい数のスキャンチェーンを含まなくても良い。端子数nが3であるとき、MISR回路の分割数mは3以下に設定される。図9Aではm=3に設定される。このため、スキャンチェーン群の数eも3に設定される。ここで、全スキャンチェーン数aは8本であるため、スキャンチェーン群内におけるチェーン数hは3本又は2本となる。ここではスキャンチェーン群F1、F2が3本、スキャンチェーン群が2本のスキャンチェーンを備えるように設定される。このため、自身に接続するスキャンチェーン数に対応するように、MISR回路M1、M2内には3つのフリップフロップ回路が設けられ、MISR回路M3内には2つのフリップフロップ回路が設けられる。この場合も、図2A及び図2Bと同様な動作により、半導体集積回路の不良有無、不良スキャンチェーン群の特定、及び、不良フリップフロップ回路の特定を行うことができる。ここでは、不良スキャンチェーン群絞り込みテストにおけるMISR回路の分割数は3つであり、分割されたMISR回路M1、M2、M3に保持されたデータは、それぞれに対応するテスト端子TO1、TO2、TO3から出力される。このため、図9Bに示すように、モード制御信号生成回路2は、3つのセレクタMB11~MB13を有するMISR回路M1用のモード制御信号MBS1[2:0]と、3つのセレクタMB21~MB23を有するMISR回路M2用のモード制御信号MBS2[2:0]と、2つのセレクタMB31、MB32を有するMISR回路M3用のモード制御信号MBS3[1:0]とを出力する。又、シフト制御信号生成回路3は、3つのセレクタMS11~MS13を有するMISR回路M1用のシフト制御信号SFS1[2:0]と、3つのセレクタMS21~MS23を有するMISR回路M2用のシフト制御信号SFS2[2:0]と、2つのセレクタMS11、MS12を有するMISR回路M3用のシフト制御信号SFS1[1:0]とを出力する。以上のように、本発明による半導体集積回路は、テスト端子の数や解析対象のスキャンチェーン数に応じた数のMISR回路に分割することで、当該分割数に応じた数のスキャンチェーン群毎に圧縮演算が実施できる。これにより、不良箇所を有するスキャンチェーン群が特定でき、スキャンデータによるテスト対象となるスキャンチェーン数を削減することができ、解析TATを短縮することができる。半導体集積回路の設計方法図10から図13を参照して、本発明による半導体集積回路の設計支援装置、及び設計方法を説明する。図10及び図11を参照して、本発明による半導体集積回路設計支援装置10以下、設計支援装置10と称すの実施の形態における構成を説明する。図10は、本発明による設計支援装置10の実施の形態における構成図である。設計支援装置10は、バス16を介して相互に接続されるCPU11、RAM12、記憶装置15、入力装置13、出力装置15を具備する。記憶装置15はハードディスクやメモリ等に例示される外部記憶装置である。又、入力装置13は、キーボードやマウス等のユーザによって操作されることで、各種データをCPU11や記憶装置15に出力する。出力装置15は、モニタやプリンタに例示され、CPU11から出力される半導体装置のレイアウト結果をユーザに対し視認可能に出力する。記憶装置15は、半導体集積回路設計支援プログラム100以下、設計支援プログラムと称す、ネットリスト201、TO端子情報202を格納する領域を有している。CPU11は、入力装置13からの入力に応答して、記憶装置15内の設計支援プログラム100を実行し、半導体集積回路の設計を行う。この際、記憶装置15からの各種データやプログラムはRAM12に一時格納され、CPU11は、RAM12内のデータを用いて各種処理を実行する。設計支援プログラム100は、CPU11によって実行されることで、図11に示すLogicBIST挿入部101、MISR分割部102、MISRパタン生成部103、及びSCANパタン生成部104の各機能を実現する。図12を参照して、LogicBIST挿入部101、MISR分割部102の動作及び本発明による設計方法の詳細を説明する。図12は、本発明による半導体集積回路の設計方法の一例を示すフロー図である。ここでは、図2A~図2Cに示す半導体集積回路を設計する方法を一例に説明する。LogicBIST回路の実装動作が開始されると、LogicBIST挿入部101は、予め設計された半導体集積回路のネットリスト201に対し、LogicBIST回路を挿入するステップS1。挿入されるLogicBIST回路は、擬似ランダムパタン生成器1、複数のスキャンチェーンCH11~CH13、CH21~CH23、CH31~CH33、当該複数のスキャンチェーンの全ての出力スキャンデータを圧縮するMISR回路を含む。ここで挿入されるMISR回路は、全てのスキャンチェーンのスキャンデータを圧縮する演算回路と、演算回路からの出力をシフトして端子から順に出力するシフトレジスタ、及び当該シフトレジスタへの圧縮データの保持動作を制御するシフト制御信号生成回路3を備える。ステップS1において、LogicBIST回路を挿入すると、LogicBIST挿入部101は、LogicBIST回路入りネットリスト211を記憶装置15に記録するとともに、挿入したスキャンチェーンの数や、各スキャンチェーン内のフリップフロップ回路の数段数、スキャンチェーンに対する擬似ランダムパタン生成器1及びMISR回路との接続位置を、SCANChain情報212として記憶装置15に記録する。又、LogicBIST挿入部101は、101LogicBIST回路として挿入したMISR回路の圧縮演算回路の回路構成や、スキャンチェーンとの接続位置に関する情報をMISR情報213として記憶装置15に記録する。ここで、挿入されるMISR回路は、図2Bに示す演算回路C1~C3が一体となった演算回路を備える。この演算回路では、演算回路C1からのキャリーアウト信号CM1は直接演算回路C2に入力され、演算回路C2からのキャリーアウト信号CM2は直接演算回路C3に入力され、演算回路C3からのキャリーアウト信号CM3は直接演算回路C1に入力される。次に、MISR分割部102は、スキャンチェーンをグループ化して各端子に割り当てるとともに、グループ毎のスキャンデータを圧縮演算するように、挿入したMISR回路を分割するための制御回路を挿入するステップS2~S7。詳細には、MISR分割部102は、TO端子情報202に基づいて、スキャンチェーンをグループ化して端子毎に割り当てるステップS2。ここで、TO端子情報202は、テスト端子を特定する情報やその数に関する情報を含む。MISR分割部102は、TO端子情報202に含まれる端子数に応じて、グループ化するスキャンチェーンの数を決定し、複数のスキャンチェーンを複数のスキャンチェーン群に分割する。複数のスキャンチェーン群は、複数の端子のそれぞれに対応付けられる。この際、グループ化されたスキャンチェーン群と端子とは対応付けられて、ScanChainグループ情報214として記憶装置15に記録される。図2A及び図2Bの一例では、スキャンチェーン群F1とテスト端子TO1、スキャンチェーン群F2とテスト端子TO2、スキャンチェーン群F3とテスト端子TO3が対応付けられて、ScanChainグループ情報214として記録される。続いて、MISR分割部102は、スキャンチェーン群毎にMISR回路を分割して割り当てるステップS3。詳細には、MISR分割部102は、ScanChainグループ情報214を参照して特定したスキャンチェーン群毎に、ステップS1において挿入されたMISER回路における演算回路を分割する。例えば、一体とした演算回路を、スキャンチェーン群F1に対応する演算回路C1、スキャンチェーン群F2に対応する演算回路C2、スキャンチェーン群F3に対応する演算回路C3に分割する。この際、MISER分割部102は、分割されたMISR回路M1、M2、M3を作成するように指示するための回路作成指示ファイル215を生成する。MISR分割部102は、分割した演算回路の間に、当該演算回路同士を接続又は切断する分割回路を作成するステップS4。ここで作成される分割回路は、分割した演算回路における最終段からの圧縮結果を、自身にフィードバックするか、あるいは次段の演算回路に入力するかを選択するセレクタを示す。図2Bに示す一例では、セレクタMB1、MB2、MB3が分割回路として挿入される。分割回路は、複数のMISR回路分割MIRS回路を1つのMISR回路として使用する第1モードと、複数のMISR回路をそれぞれ個別のMISR回路として使用する第2モードとに切り替えるモード切替回路として機能する。ステップS4では、MISR分割部102は、分割回路を複数の演算回路の間に挿入する指示を、回路作成指示ファイル215に追記する。MISR分割部102は、分割した演算回路の出力をバイパスするための選択回路を作成するステップS5。この際、MISR分割部102は、分割した演算回路からの出力信号と、対応するスキャンチェーンからの出力信号スキャンデータの一方を選択するセレクタを選択回路として作成する。図2Bに示す一例では、セレクタMB11~MB13、MB21~MB23、MB31~MB33が選択回路として挿入される。この際、MISR分割部102は、選択回路を挿入する指示や、当該選択回路において選択対象となる圧縮データ及びスキャンデータを指定する情報、あるいは当該選択回路の出力先を指定する情報を、回路作成指示ファイル215に追記する。続いて、MISR分割部102は、ステップS4において作成した分割回路とステップS5において作成した選択回路の選択動作を制御する制御回路を作成するステップS6。例えば、MISR分割部102は、モード制御信号生成回路2を作成するとともに、セレクタMB1~MB3、MBを制御するモード制御信号MBSを規定し、セレクタMB11~MB13、MB21~MB23、MB31~MB33を制御するモード制御信号MBS1~MBS3を規定する。この際、MISR分割部102は、制御回路を挿入する指示や、当該制御回路からの制御信号の入力先、あるいは制御信号のタイミングを規定する情報を回路作成指示ファイル215に追記する。又、分割MISR回路内の構造演算回路、選択回路、バイパス用セレクタの接続情報等が分割MISR情報216として記憶装置15に記録される。MISR分割部102は、回路作成指示ファイル215に従い、分割MISR情報216を用いて分割MISR回路の合成及びLgicBIST回路への挿入を行うステップS7。これにより、例えば図2A及び図2Bに示す半導体集積回路を構成するためのネットリスト分割LogicBIST入りネットリスト217が生成され、記憶装置15に記録される。以降、分割LogicBIST入りネットリスト217を利用したパタン生成工程に移行する。次に図13を参照して、MISRパタン生成部103、及びSCANパタン生成部104の動作を説明する。図13は、本発明に係るテストパタン生成方法の一例を示すフロー図である。MISRパタン生成部103は、分割LogicBIST入りネットリスト217と回路作成指示ファイル215を用いて全MISRテストパタン401と分割MISRテストパタンを生成するステップS8。詳細には、MISRパタン生成部103は、分割LogicBIST入りネットリスト217及び回路作成指示ファイル215に基づいて、スキャンチェーンの構造例えばスキャンチェーン数、スキャンチェーンを構成するフリップフロップ回路数等やMISR回路の構造例えば、全加算器の段数圧縮率や圧縮データの出力先とのなるテスト端子位置等を把握する。又、MISRパタン生成部103は、把握した構造に基づいて、全てのスキャンチェーンに入力する初期値と、当該初期値を入力したときのスキャンチェーンからの出力の圧縮演算結果の期待値を生成し、当該期待値を全MISRテストパタン401として記録する。更に、MISRパタン生成部103は、把握した構造に基づいて、スキャンチェーン群毎に入力する初期値と、当該初期値を入力したときのスキャンチェーン群毎の出力の圧縮演算結果の期待値を生成し、当該期待値を分割MISRテストパタン402として、スキャンチェーン群に対応付けて記録する。SCANパタン生成部104は、分割LogicBIST入りネットリスト217と回路作成指示ファイル215を用いてSCANテストパタン403を生成するステップS9。詳細には、SCANパタン生成部104は、分割LogicBIST入りネットリスト217と回路作成指示ファイル215に基づいて、スキャンチェーンの構造例えばスキャンチェーン数、スキャンチェーンを構成するフリップフロップ回路数や、スキャンデータの出力先となるテスト端子位置等を把握する。SCANパタン生成部104は、把握した構造に基づいて、スキャンチェーンに入力する初期値と、当該初期値を入力したときのスキャンチェーンからの出力の期待値を生成し、当該期待値をSCANテストパタン403としてスキャンチェーン毎に記録する。以上のように、本発明による半導体集積回路の設計方法によれば、複数のスキャンチェーンからのスキャンデータを圧縮演算するMISR回路から端子に応じてグループ化したスキャンチェーン群毎に圧縮演算するMISR回路を分割する構成を挿入することで、スキャンチェーン群を個別にテストすることが可能なBIST回路を作成することが可能となる。又、スキャンデータと圧縮演算結果の一方を選択するセレクタをLogicBISTに追加することで、不良スキャンチェーン群からのスキャンデータを圧縮せずにテストできるため、少ない時間でスキャンチェーンにおける不良箇所不良フリップフロップ回路を特定することができる。以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。