少なくとも第1および第2のポートのワード線と少なくとも第1および第2のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセルと、前記第1および第2のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路と、前記アドレス一致検出回路の検出結果に応じて調整されたタイミングを有する前記クロック信号を生成するタイミング生成回路と、を備えることを特徴とする半導体記憶装置。前記タイミング生成回路は、前記アドレス一致検出回路がロウアドレスの一致を検出した場合にロウアドレスが一致しない場合に比べて遅延時間を増加させた前記クロック信号を生成することを特徴とする請求項1記載の半導体記憶装置。前記タイミング生成回路は、外部クロック信号を入力する第1の遅延回路と、前記第1遅延回路の出力信号を入力する第2の遅延回路と、前記アドレス一致検出回路がロウアドレスの不一致を検出した場合に前記第1の遅延回路の出力信号を選択し、前記アドレス一致検出回路がロウアドレスの一致を検出した場合に前記第2の遅延回路の出力信号を選択して、前記クロック信号として出力する選択回路と、を備えることを特徴とする請求項2記載の半導体記憶装置。前記タイミング生成回路は、外部クロック信号を入力し、前記アドレス一致検出回路の検出結果に応じて変更される遅延時間を付与して前記クロック信号として出力する第3の遅延回路を備え、前記第3の遅延回路は、前記アドレス一致検出回路の検出結果に応じて駆動能力が変更される、1または複数縦続接続した単位遅延回路を備えることを特徴とする請求項2記載の半導体記憶装置。前記アドレス一致検出回路は、前記第1および第2のポートのロウアドレスのそれぞれ対応する一部のビット同士のみを比較して一致を検出することを特徴とする請求項1乃至4のいずれか一に記載の半導体記憶装置。前記アドレス一致検出回路の検出結果を外部に出力する外部端子を備えることを特徴とする請求項1乃至5のいずれか一に記載の半導体記憶装置。以下の分析は本発明において与えられる。ところで、デュアルポートSRAMの実使用において、Aポート用のロウアドレスRAa1-kとBポート用のロウアドレスRAb1-kとは、ほとんどの場合に一致しない。この場合のデュアルポートSRAMのセル10の動作は、図12aに示すように、Aポート用のワード線WLa、Bポート用のワード線WLbのいずれか片方しか、ハイレベルにならないこの図では、WLa=H、WLb=Lの例を示す。従って、1つのアクセストランジスタであるMN23のみがオン状態となり、オン電流Ion1が流れる。また、Ion1は、そのままドライバトランジスタであるMN21に流れる。一方、稀ではあるが、ロウアドレスRAa1-kとロウアドレスRAb1-kが一致する場合がある。この場合のデュアルポートSRAMセルの動作は、図12bに示すように、ワード線WLa、ワード線WLbの両方が、ハイレベルになるWLa=H、WLb=H。従って、2つのアクセストランジスタであるMN23、MN25が共にオン状態となり、それぞれにオン電流Ion2が流れる。この場合、MN23、MN25を流れる各Ion2は、共にMN21に流れるため、MN21における電圧降下が大きくなって、Ion2の電流はIon1に比べて小さくなる。すなわち、ロウアドレスが不一致である場合図12aのオン電流Ion1に比べ、ロウアドレスが一致する場合図12bのオン電流Ion2は小さいことがわかる。図13に、読み出し動作のタイミングチャートを示す。セルのオン電流が小さいほど、ビット線における電圧下降速度は遅くなる。したがって、図13bに示すように、ロウアドレスが一致する場合は、オン電流が小さいため、ビット線の下降速度は遅くなる。従来技術では、要求仕様を満たすために、センスアンプの活性化タイミングを、ロウアドレスが一致する場合の遅い方に合わせて設定する必要がある図13a、bにおけるSAオンのタイミング。この結果、ロウアドレスが一致する場合でも一致しない場合でも、同じタイミングで動作することになる。この場合、ロウアドレスが不一致の場合に、図13aに示すように、ビット線における降下電圧が過大になり、その後のプリチャージ動作における消費電流が大きくなる。前述のように、実使用時のほとんどの場合、ロウアドレスが不一致になるので、この電流はかなり大きいことがわかる。また、CLKaCLKbの立ち上がりから、出力QaQbにデータが読み出されるまでのアクセス時間は、SAオンのタイミングで決まる。しかし、ロウアドレスが不一致である場合は、前述のように、本来実現可能なSAタイミングよりも遅いSAオンのタイミングに設定されている。すなわち、アクセス時間は、ほとんどの場合により速くすることができるのにも拘らず、より遅いアクセス時間に設定されている。実使用時のほとんどの場合では、ロウアドレスが不一致となるので、ほとんどの場合が、このように遅いアクセス時間になっていることになる。本発明の1つのアスペクト側面に係る半導体記憶装置は、少なくとも第1および第2のポートのワード線と少なくとも第1および第2のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセルと、第1および第2のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路と、アドレス一致検出回路の検出結果に応じて調整されたタイミングを有するクロック信号を生成するタイミング生成回路と、を備える。本発明によれば、ほとんどの場合において読み出し動作のアクセス時間をより速くすることができる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る半導体記憶装置は、少なくとも第1および第2のポートのワード線と少なくとも第1および第2のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセル図1の10内に配置と、第1および第2のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路図1の17と、アドレス一致検出回路の検出結果に応じて調整されたタイミングを有するクロック信号を生成するタイミング生成回路図1の16aと、を備える。半導体記憶装置において、タイミング生成回路は、アドレス一致検出回路がロウアドレスの一致を検出した場合にロウアドレスが一致しない場合に比べて遅延時間を増加させたクロック信号を生成することが好ましい。半導体記憶装置において、タイミング生成回路は、外部クロック信号を入力する第1の遅延回路図3のDLY1と、第1遅延回路の出力信号を入力する第2の遅延回路図3のDLY2と、アドレス一致検出回路がロウアドレスの不一致を検出した場合に第1遅延回路の出力信号を選択し、アドレス一致検出回路がロウアドレスの一致を検出した場合に第2遅延回路の出力信号を選択して、クロック信号として出力する選択回路図3のSW1と、を備えるようにしてもよい。半導体記憶装置において、タイミング生成回路は、外部クロック信号を入力し、アドレス一致検出回路の検出結果に応じて変更される遅延時間を付与してクロック信号として出力する第3の遅延回路図6のDLY3を備え、第3の遅延回路は、アドレス一致検出回路の検出結果に応じて駆動能力が変更される、1または複数縦続接続した単位遅延回路図6のDを備えるようにしてもよい。半導体記憶装置において、アドレス一致検出回路は、第1および第2のポートのロウアドレスのそれぞれ対応する一部のビット同士のみを比較して一致を検出するようにしてもよい。半導体記憶装置において、アドレス一致検出回路の検出結果を外部に出力する外部端子図9のRACOを備えるようにしてもよい。以上のような半導体記憶装置によれば、第1および第2のポートのロウアドレスが不一致である場合に読み出し動作のアクセス時間を速くすることができる。また、消費電流を小さくすることができる。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の第1の実施例に係る半導体記憶装置の構成を示すブロック図である。図1において、図10と同一の符号は、同一物を表し、その説明を省略する。図1の半導体記憶装置は、図10に対し、アドレス一致検出回路17をさらに備え、タイミング生成回路16に替えてタイミング生成回路16aを備える。アドレス一致検出回路17は、アドレスバッファ11aが出力するロウアドレス信号RAa1-kとアドレスバッファ11bが出力するロウアドレス信号RAb1-kとを比較し、対応するビット同士が全て一致する場合に、ロウアドレス一致検出信号RACをアクティブとしてタイミング生成回路16aに出力する。図2は、アドレス一致検出回路17の一例を示す回路図である。アドレス一致検出回路17は、排他的論理和回路XOR1~XORk、NOR回路NOR1を備える。排他的論理和回路XOR1~XORkは、それぞれロウアドレス信号RAa1、RAb1~RAak、RAbkを入力して排他的論理和演算を行って演算結果をNOR回路NOR1に出力する。NOR回路NOR1は、排他的論理和回路XOR1~XORkの出力の論理和を取り、論理反転してロウアドレス一致検出信号RACとする。ロウアドレス一致検出信号RACは、ロウアドレス信号RAa1-kとロウアドレス信号RAb1-kとの対応するビット同士が全て一致する場合にのみハイレベルとなる。タイミング生成回路16aは、ロウアドレス一致検出信号RACがアクティブを示す場合にアクティブでない場合に比べてそれぞれ遅延時間を増加させたワード線活性化信号XEa、XEb、センスアンプ活性化信号SEa、SEb、プリチャージ制御信号PCa、PCbを出力する。図3は、タイミング生成回路16aの一例を示す回路図である。タイミング生成回路16aは、バッファ回路BUF1~BUF3、インバータ回路INV1~INVi、AND回路AND1、NOR回路NOR2、遅延回路DLY1、DLY2、スイッチ回路SW1を、それぞれ2つのポートに対応させて備える。図3において、バッファ回路BUF1は、外部クロック信号CLKaCLKbをバファリングして遅延回路DLY1およびAND回路AND1の一方の入力端に出力する。遅延回路DLY1は、バッファ回路BUF1の出力信号を遅延させて遅延回路DLY2およびスイッチ回路SW1の一方の入力端bに出力する。遅延回路DLY2は、遅延回路DLY1の出力信号を遅延させてスイッチ回路SW1の他方の入力端aに出力する。スイッチ回路SW1は、ロウアドレス一致検出信号RACがハイレベルを示す場合、遅延回路DLY2の出力信号をインバータ回路INV1に出力しa-c短絡、ロウアドレス一致検出信号RACがローレベルを示す場合、遅延回路DLY1の出力信号をインバータ回路INV1に出力するb-c短絡。AND回路AND1は、バッファ回路BUF1の出力信号とインバータ回路INV1の出力信号との論理積を求めて結果を信号ICLKとして、バッファ回路BUF2、BUF3、インバータ回路INV2、NOR回路NOR2の一方の入力端に出力する。バッファ回路BUF2、BUF3は、信号ICLKをバファリングして、それぞれワード線活性化信号XEaXEb、プリチャージ制御信号PCaPCbとして出力する。インバータ回路INV2~INViは、縦続接続され、信号ICLKを遅延してNOR回路NOR2の他方の入力端に出力する。ただし、インバータ回路INV2~INViの段数は、センスアンプ活性化信号SEaSEbの幅に応じて設定され偶数とする。NOR回路NOR2は、インバータ回路INViの出力および信号ICLKを入力し、論理和を取り、論理反転してセンスアンプ活性化信号SEaSEbとして出力する。次に、本実施例の半導体記憶装置の動作について説明する。図4は、本実施例の半導体記憶装置の各信号のタイミングチャートを示す。ロウアドレスの不一致時図4aには、ロウアドレス一致検出信号RACがローレベルのままであるので、図3のスイッチ回路SW1のb-c間が短絡され、遅延回路DLY2を経由しないので、SA活性化信号SE、WL活性化信号WE、プリチャージ制御信号PCのタイミングは早くなる。したがって、図4aに示すように、ビット線降下が過大になるのが抑えられ、その後のプリチャージ電流を低減することができる。一方、ロウアドレスの一致時図4bにおいて、ロウアドレス一致検出信号RACがハイレベルになるので、図3のスイッチ回路SW1のa-c間が短絡されて、遅延回路DLY2の出力が使われる。その結果、SA活性化信号SE、WL活性化信号WE、プリチャージ制御信号PCのタイミングは、遅くなる。この場合であっても、各タイミングは、従来技術と同じであり図13、従来に比べて遅延時間が増大する訳ではない。以上のように本実施例の半導体記憶装置によれば、AポートとBポートのロウアドレスが一致しているかどうかを検出し、一致していない場合は、一致している場合より、SA活性化信号SE、WL活性化信号WE、プリチャージ制御信号PCのタイミングを早めるように構成することで、プリチャージ電流を低減することができる。また、AポートとBポートのロウアドレスの不一致時において、SAタイミングが早まることで、リード動作におけるアクセス時間を短縮することができる。すなわち、デュアルポートSRAMの仕様として、AポートのロウアドレスとBポートのロウアドレスが一致する場合と一致しない場合のそれぞれのアクセス時間を規定し、前者を後者より大きな値に設定することができる。実使用時のほとんどの場合において、AポートとBポートのロウアドレスは不一致を示す。不一致となる確率は、おおよそ1-1/2kと見込まれる。例えば、k=8で、確率≒0.996となり、1に非常に近い値になる。このように、ほとんどの場合が、ロウアドレスは不一致を示すので、不一致時のアクセス時間を速い値に設定したデュアルポートSRAMは、製品チップのシステム性能の向上に大きく寄与することになる。図5は、本発明の第2の実施例に係るアドレス一致検出回路の回路図である。図5のアドレス一致検出回路は、図2に対し、検出するロウアドレスのビット数を減少させている。すなわち、アドレス一致検出回路17aは、排他的論理和回路XOR1~XORpp<k、NOR回路NOR1aを備える。排他的論理和回路XOR1~XORpは、それぞれロウアドレス信号RAa1、RAb1~RAap、RAbpを入力して排他的論理和演算を行って結果をNOR回路NOR1aに出力する。NOR回路NOR1aは、排他的論理和回路XOR1~XORpの出力の論理和を取り、論理反転してロウアドレス一致検出信号RACとする。ロウアドレス一致検出信号RACは、ロウアドレス信号RAa1-pとロウアドレス信号RAb1-pとの対応するビット同士が全て一致する場合にのみハイレベルとなる。ここで、AポートとBポートのロウアドレスの不一致時、一致時の各動作タイミングは、実施例1と同じである。本実施例では、アドレス一致検出回路を簡略化することで、チップの面積を削減することができる。例えば、pをk/2に設定することで、必要とされる排他的論理和回路の数を半減し、アドレス一致検出回路の占有面積を約半分にすることができる。この場合、1/2p-1/2kの確率で、プリチャージ電流が大きくなってしまうが、例えば、k=8、p=4の場合、この確率は約0.06と小さい。従って、平均プリチャージ電流は、実施例1と大差ない。このようなアドレス一致検出回路17aは、3つ以上のポートを有するマルチポートSRAMにおいて好適である。すなわち、3つ以上のポートを有するマルチポートSRAMでは、アドレス一致検出回路の数が増大する。例えば3ポートの場合、3個のアドレス一致検出回路が必要であり、4ポートの場合、6個のアドレス一致検出回路が必要である。したがって、簡略化されたアドレス一致検出回路17aを、3つ以上のポートを有するマルチポートSRAMに適用することでチップ面積をより小さくすることができる。図6は、本発明の第3の実施例に係るタイミング生成回路の回路図である。図6において、図3と同一の符号は、同一物を表し、その説明を省略する。図6のタイミング生成回路は、図3に対し、遅延回路DLY1、DLY2に替えて遅延回路DLY3を備える。遅延回路DLY3は、縦続接続される偶数段のインバータ回路Dから構成され、各インバータ回路Dは、遅延時間をロウアドレス一致検出信号RAC、/RACにより制御される。なお、ロウアドレス一致検出信号/RACは、インバータ回路INV0によってロウアドレス一致検出信号RACを反転させた逆相信号である。インバータ回路Dは、NMOSトランジスタMN11~MN13、PMOSトランジスタMP11~MP13を備える。NMOSトランジスタMN11のゲートとPMOSトランジスタMP11のゲートとは、共通にインバータ回路Dの入力端INに接続される。NMOSトランジスタMN11のドレインとPMOSトランジスタMP11のドレインとは、共通にインバータ回路Dの出力端OUTに接続される。NMOSトランジスタMN11のソースは、NMOSトランジスタMN12のドレインとNMOSトランジスタMN13のドレインとに接続される。NMOSトランジスタMN12は、ソースを接地し、ゲートを電源に接続する。NMOSトランジスタMN13は、ソースを接地し、ゲートにロウアドレス一致検出信号/RACが与えられる。PMOSトランジスタMP11のソースは、PMOSトランジスタMP12のドレインとPMOSトランジスタMP13のドレインとに接続される。PMOSトランジスタMN12は、ソースを電源に接続し、ゲートを接地する。PMOSトランジスタMP13は、ソースを電源に接続し、ゲートにロウアドレス一致検出信号RACが与えられる。このような構成のインバータ回路Dは、ロウアドレス一致検出信号RACがローレベルである場合に、NMOSトランジスタMN13およびPMOSトランジスタMP13がオンし、NMOSトランジスタMN11およびPMOSトランジスタMP11によるインバータ回路の駆動能力が高まる。したがって、ロウアドレス一致検出信号RACがハイレベルである場合に比べてインバータ回路における遅延時間が減少する。遅延回路DLY3は、このようなインバータ回路Dを縦続接続して構成していて、ロウアドレスの不一致時、一致時の各動作タイミングは、実施例1と概ね同じである。ただし、クロック間スキューの大きさに対応して、遅延時間が変化することが異なる。外部クロック信号CLKa、CLKbの間にスキューがある時、ロウアドレス一致検出信号RACのハイレベルの幅が変化する。しかし、本実施例では、このロウアドレス一致検出信号RACのハイレベルの幅の変化に対応して、タイミング生成回路の遅延時間も連続的に変化する。従って、クロック間スキューの大きさに対応して、遅延時間を最適化することができる。次に、クロック間スキューの大きさに対応して、遅延時間を最適化できる例について説明する。図7と図8は、それぞれクロック間スキューが無い場合と有る場合における、CLK、RA、RAC、WL、SEの各信号のタイミングチャートである。なお、PCはWLに近いタイミングであるので、記載を省略してある。まず、図7は、スキューが無い場合、すなわち、CLKaとCLKbとのタイミングが同じ場合のタイミングチャートである。ロウアドレスが一致した時、ロウアドレス一致検出信号RACがハイレベルになることで、WLa、WLbのハイレベルの幅が増加tWL2>tWL1し、SEa、SEbの遅延時間が増加tSE2>tSE1して、AB各ポートのビット線BLa、BLbの遅れに対応していることが示される。一方、図8は、スキューが有る場合、すなわち、CLKaとCLKbとのタイミングがずれている場合のタイミングチャートである。ロウアドレスが一致した時、ロウアドレス一致検出信号RACがハイレベルになることで、WLbのハイレベルの幅が増加tWL2>tWL1し、SEbの遅延時間が増加tSE2>tSE1して、Bポート側のビット線BLbの遅れに対応している。なお、WLaのハイレベルの幅やSEaの遅延も少し増加する。図6に示す遅延回路を用いることで遅延動作の途中でRACがローレベルからハイレベルに切り替わり、中間のタイミングになるためであるtWL2>tWL1’>tWL1、tSE2>tSE1’>tSE1。結果として、Aポート側ビット線BLaの少しの遅れにも対応している。図9は、本発明の第4の実施例に係る半導体記憶装置の構成を示すブロック図である。図9において、図1と同一の符号は、同一物を表し、その説明を省略する。図9の半導体記憶装置は、図1に対し、ロウアドレス一致検出信号RACをバファリングしてロウアドレス一致検出信号として外部端子RACOから外部に出力するバッファ回路18を備える。AポートとBポートのロウアドレスの不一致時、一致時の各動作タイミングは、実施例1と同じである。AポートとBポートのロウアドレスが不一致である場合、外部端子RACOがローレベルとなり、一致時である場合は、外部端子RACOがハイレベルになる。また、前述のように、ロウアドレスが不一致である時はアクセス時間が速く、一致時ではアクセス時間が遅くなる。従って、デュアルポートSRAMの外側にあるロジック回路等において、外部端子RACOの信号レベルを観測することで、デュアルポートSRAMのアクセス時間が遅れるか否かを事前に検出することができる。この機能を用いることで、製品チップ上のロジック回路を複雑化することなく、製品のシステム性能の向上を図ることができる。なお、以上の各実施例では、通常、デュアルポートSRAMのメモリセル図11におけるトランジスタMN23とMN25の電流能力は同一に設定する。しかしながら、これに限定されることなく、例えばMN23の電流能力をMN25より大きく設定することも考えられる。この場合、タイミング生成回路図3、図6において、Aポート用の回路の遅延をBポート用の回路の遅延より短くすることが可能となる。その結果、Aポートのアクセス時間を、Bポートより速くすることができる。また、前述の各実施例は、AとBの2つのポートを有するデュアルポートSRAMを例として示したが、3つ以上のポートを有するマルチポートSRAMへも、本発明を適用することが可能である。なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。