エンコーダから出力され、位相の異なる第1および第2の2つのパルス出力信号の状態変化に基づいてパルス抜けを検出するエレベータのエンコーダ監視装置であって、第2のパルス出力信号の立上りエッジをDラッチ用のトリガ信号として使用し、第1のパルス出力信号の状態をラッチする第1のDラッチ回路部と、前記第1のパルス出力信号の立上りエッジをDラッチ用のトリガ信号として使用し、前記第2のパルス出力信号の状態をラッチする第2のDラッチ回路部と、前記第1のDラッチ回路部および前記第2のDラッチ回路部のそれぞれのラッチ信号の排他的論理和を出力する排他的論理和ロジック部と、前記排他的論理和ロジック部からの出力信号がHigh状態からLo状態に切り替わったことで、前記パルス抜けを検出し、異常信号として外部に出力する出力処理部とを備えたことを特徴とするエレベータのエンコーダ監視装置。請求項1に記載のエレベータのエンコーダ監視装置において、前記出力処理部は、前記排他的論理和ロジック部からの出力信号がHigh状態からLo状態に切り替わった回数を異常カウントとしてカウントし、前記異常カウントが所定回数を超過したことで前記パルス抜けを検出し、前記異常信号として外部に出力することを特徴とするエレベータのエンコーダ監視装置。請求項1または2に記載のエレベータのエンコーダ監視装置において、前記出力処理部は、前記排他的論理和ロジック部からの出力信号がHigh状態からLo状態に切り替わったことに基づいて前記パルス抜けを検出し、エンコーダ異常検出信号としてラッチ出力するラッチ回路部と、前記ラッチ回路部から前記エンコーダ異常検出信号を読み込んだ場合には、外部に対する出力信号を遮断することで前記異常信号を出力する出力部とを備えることを特徴とするエレベータのエンコーダ監視装置。請求項1または2に記載のエレベータのエンコーダ監視装置において、前記出力処理部は、前記排他的論理和ロジック部からの出力信号がHigh状態からLo状態に切り替わったことに基づいて前記パルス抜けを検出し、エンコーダ異常検出信号としてラッチ出力するラッチ回路部と、前記ラッチ回路部からの出力信号を読み込み、前記エンコーダ異常検出信号を読み込んだ場合には、外部への信号出力を遮断するための出力遮断指令を出力する制御部と、前記制御部から前記出力遮断指令を読み込んだ場合には、外部に対する出力信号を遮断することで前記異常信号を出力する出力部とを備えることを特徴とするエレベータのエンコーダ監視装置。請求項1ないし4のいずれか1項に記載のエレベータのエンコーダ監視装置において、前記第1のDラッチ回路部および前記第2のDラッチ回路部は、前記第1のパルス出力および前記第2のパルス出力信号として、エンコーダからの差動出力タイプの信号を使用することを特徴とするエレベータのエンコーダ監視装置。エンコーダから出力され、位相の異なる第1および第2の2つのパルス出力信号の状態変化に基づいてパルス抜けを検出するエレベータのエンコーダ監視方法であって、第2のパルス出力信号の立上りエッジをDラッチ用のトリガ信号として使用し、第1のパルス出力信号の状態をラッチする第1のパルス出力信号ラッチステップと、前記第1のパルス出力信号の立上りエッジをDラッチ用のトリガ信号として使用し、前記第2のパルス出力信号の状態をラッチする第2のパルス出力信号ラッチステップと、前記第1のパルス出力信号ラッチステップおよび前記第2のパルス出力信号ラッチステップのそれぞれのラッチ信号の排他的論理和を出力する排他的論理和ステップと、前記排他的論理和ステップによる出力信号がHigh状態からLo状態に切り替わったことで、前記パルス抜けを検出し、異常信号として外部に出力する出力処理ステップとを備えたことを特徴とするエレベータのエンコーダ監視方法。しかしながら、従来技術には、以下のような課題がある。この従来技術では、エンコーダパルスカウンタを二重系で構成し、両方のカウンタ値を比較する構成となっている。従って、このような従来の方法では、複雑な比較処理やそれらの判断用マイコン、RAM等のメモリが必要となり、回路や処理が複雑化するだけでなく、コストもかかるという課題があった。本発明は、前記のような課題を解決するためになされたものであり、ハードウェアの簡素化、および低コスト化を実現したエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法を得ることを目的とする。本発明に係るエレベータのエンコーダ監視装置は、エンコーダから出力され、位相の異なる第1および第2の2つのパルス出力信号の状態変化に基づいてパルス抜けを検出するエレベータのエンコーダ監視装置であって、第2のパルス出力信号の立上りエッジをDラッチ用のトリガ信号として使用し、第1のパルス出力信号の状態をラッチする第1のDラッチ回路部と、第1のパルス出力信号の立上りエッジをDラッチ用のトリガ信号として使用し、第2のパルス出力信号の状態をラッチする第2のDラッチ回路部と、第1のDラッチ回路部および第2のDラッチ回路部のそれぞれのラッチ信号の排他的論理和を出力する排他的論理和ロジック部と、排他的論理和ロジック部からの出力信号がHigh状態からLo状態に切り替わったことで、パルス抜けを検出し、異常信号として外部に出力する出力処理部とを備えたものである。また、本発明に係るエレベータのエンコーダ監視方法は、エンコーダから出力され、位相の異なる第1および第2の2つのパルス出力信号の状態変化に基づいてパルス抜けを検出するエレベータのエンコーダ監視方法であって、第2のパルス出力信号の立上りエッジをDラッチ用のトリガ信号として使用し、第1のパルス出力信号の状態をラッチする第1のパルス出力信号ラッチステップと、第1のパルス出力信号の立上りエッジをDラッチ用のトリガ信号として使用し、第2のパルス出力信号の状態をラッチする第2のパルス出力信号ラッチステップと、第1のパルス出力信号ラッチステップおよび第2のパルス出力信号ラッチステップのそれぞれのラッチ信号の排他的論理和を出力する排他的論理和ステップと、排他的論理和ステップによる出力信号がHigh状態からLo状態に切り替わったことで、パルス抜けを検出し、異常信号として外部に出力する出力処理ステップとを備えたものである。本発明に係るエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法によれば、2つのパルス出力信号の変化状態を2つのラッチ部と1つの排他的論理和ロジック部の組合せを備えた簡易な構成の回路に基づいて監視することで容易にパルス抜け状態を検知することができ、ハードウェアの簡素化、および低コスト化を実現したエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法を得ることができる。以下、本発明のエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法の好適な実施の形態につき図面を用いて説明する。実施の形態1.図1は、本発明の実施の形態1におけるエレベータのエンコーダ監視装置の基本構成図である。図1に示した本実施の形態1におけるエレベータのエンコーダ監視装置10は、第1のDラッチ回路部11、第2のDラッチ回路部12、排他的論理和ロジック部13、ラッチ回路部14、制御CPU15、NOT回路部16、および出力部17を備えて構成されている。このような構成を有するエレベータのエンコーダ監視装置10は、図示していないエンコーダからの出力パルスとして、位相が90度ずれているA相出力パルスとB相出力パルスを入力として取り込む。そして、エンコーダ監視装置10は、A相出力パルスあるいはB相出力パルスでパルス抜けがあったことを検出した場合には、出力部17から駆動部または安全回路部21に対して、パルス抜けがあったことを知らせる信号を出力することとなる。なお、この図1では、出力部17が、ラッチ回路部14の出力を、NOT回路部16を介して読み込み、駆動部または安全回路部21への出力を遮断できる構成すなわち、制御CPU15を介さずに、駆動部または安全回路部21への出力をハードウェア的に遮断できる構成を備えている。しかしながら、本実施の形態1における構成は、これに限定されるものではなく、図3を用いて後述するように、制御CPU15を介して駆動部または安全回路部21への出力を遮断する構成とすることも可能である。また、図1におけるラッチ回路部14、NOT回路部16、および出力部17は、排他的論理和ロジック部13の出力信号に基づいてパルス抜けの有無を検出し、検出結果を出力する出力処理部に相当する。次に、エンコーダ監視装置10に含まれる各構成要件の機能について説明する。エンコーダ監視装置10は、エンコーダから出力され、位相の異なるA相パルス出力信号1およびB相パルス出力信号2の状態変化に基づいてパルス抜けを検出する。このために、第1のDラッチ回路部11は、B相パルス出力信号2の立上りエッジをDラッチ用のトリガ信号として使用し、A相パルス出力信号1の状態をラッチする。同様に、第2のDラッチ回路部12は、A相パルス出力信号1の立上りエッジをDラッチ用のトリガ信号として使用し、B相パルス出力信号2の状態をラッチする。排他的論理和ロジック部13は、第1のDラッチ回路部11および第2のDラッチ回路部12のそれぞれから出力されるラッチ信号の排他的論理和を出力する。ラッチ回路部14は、排他的論理和ロジック部13の出力信号をラッチする。制御CPU15は、エレベータの制御系処理を実行する制御CPUまたは安全系処理を実行する制御CPUである。そして、この制御CPU15は、ラッチ回路部14からの出力信号を読み込み、読み込んだ信号がHigh状態からLo状態に切り替わったことで、パルス抜けを検出する。さらに、制御CPU15は、パルス抜けを検出した際には、出力部17に指令信号を出力するとともに、ラッチ回路部14に対してラッチ状態をリセットするためのリセット信号を出力する。NOT回路部16は、ラッチ回路部14からの出力信号を反転して、出力部17のイネーブル信号として出力する。そして、出力部17は、制御CPU15からの指令信号をバッファリングし、駆動部または安全回路部21に対して出力する。このようにして、出力処理部は、排他的論理和ロジック部13からの出力信号がHigh状態からLo状態に切り替わったことで、パルス抜けを検出し、異常信号として外部に出力することができる。次に、本実施の形態1におけるエレベータのエンコーダ監視装置10における一連の信号処理について、図2を用いて具体的に説明する。図2は、本発明の実施の形態1におけるエレベータのエンコーダ監視装置10内の各部の信号状態を説明するための図である。エンコーダ監視装置10は、エンコーダパルス信号の欠落欠相やコネクタピン抜け等による信号線の断線、コネクタの接触不良によるパルス信号異常等を検知して、速やかにエレベータを安全状態へ移行、維持できる安価で信頼性の高いシンプルなエンコーダ信号監視を実現している。先の図1の構成では、エンコーダ図示しないから出力されたA相パルス出力信号1が、第1のDラッチ回路部11では、データ信号ピンに入力され、第2のDラッチ回路部12では、トリガ信号ピンに入力される。これに対して、同じエンコーダから出力されたB相パルス出力信号2が、第1のDラッチ回路部11では、トリガ信号ピンに入力され、第2のDラッチ回路部12では、データ信号ピンに入力される。通常、エンコーダのA相とB相の出力パルスは、位相が90度ずれているため、エンコーダが回転する度に、A相、B相が互いの立上りエッジパルスにより、互いの信号のHigh状態または、Low状態を第1のDラッチ回路部11および第2のDラッチ回路部12でラッチすることとなる図2参照。ラッチされた各相の状態信号は、第1のDラッチ回路部11および第2のDラッチ回路部12のQピンから出力される。ここで、A相とB相の出力パルスは、前述のように、位相が90度ずれている。このため、エンコーダに異常がなければ、第1のDラッチ回路部11と第2のDラッチ回路部12のQピン信号が一致することはない。すなわち、エンコーダに異常がなければ、図2に示したように、第1のDラッチ回路部11のQピン信号は、常にHigh状態、第2のDラッチ回路部12のQピン信号は、常にLow状態となる。この特性を利用するため、第1のDラッチ回路部11および第2のDラッチ回路部12のQピンから出力された信号を排他的論理和ロジック部13に入力させ、その結果出力をラッチ回路部14でラッチする。図2に示すように、エンコーダの正常時には、排他的論理和ロジック部13の出力は、Highであるが、異常時にはLowになる。そこで、ラッチ回路部14は、このHigh→Lowの変化をラッチし、Low状態となった信号を出力する。そして、制御CPU15は、ラッチ回路部14からのラッチ信号を、ポート信号として入力し、このポートの信号状態を監視することで、エンコーダ信号の異常を検出できる。そして、制御CPU15は、異常時には速やかにエレベータを安全状態へと移行させるように駆動停止指令や安全回路遮断指令のための指令信号を出力部17へ送信する。そして、この指令信号は、一旦出力部17でバッファされた後、駆動部または安全回路部21に出力される。また、制御CPU15はラッチ回路部14でラッチされた信号を解除するためのリセット信号を出力可能で、いつでもラッチ信号をクリアすることができるようになっている。さらに、エンコーダ信号の異常検出時に、可及的速やかにエレベータを安全状態へと移行させるために、ラッチ回路部14からの出力信号をNOT回路部16を介して出力部17のイネーブル信号として入力させることで、制御CPU15の処理を介さずに、出力部17からの出力信号を遮断し、速やかにエレベータを安全状態へと移行させることができる。本発明では、システムリアクションタイムと呼ばれる、故障を検知してから、駆動部または安全回路部21を制御主に遮断するための信号を出力するまでの時間が重要となる。そして、このシステムリアクションタイムは、装置のハードウェア構成、あるいはソフトウェアによる処理時間に依存する。そこで、図1のような構成を有することで、エンコーダ信号異常時に、制御CPU15の処理から独立して、出力部17からの出力信号を遮断することで、駆動部または安全回路部21を制御することができる。この結果、システムリアクションタイムを早くすることが可能となる。本発明の異常検出対象であるエンコーダは、位置や速度を検出するセンサとして使用されるため、システム上、非常に重要なキーパーツとなる。それ故に、このエンコーダの故障は、システムに対して致命的な影響を与えかねない。従って、システムリアクションタイムが短いということは、非常に重要なメリットとなる。さらに、制御CPU15に依存せずに駆動部または安全回路部21を制御できる構成とすることで、CPUクロックが遅いシステムに対しても適用可能となる。この結果、CPUのコスト低減が可能になるとともに、構成がシンプルになるというメリットも得られる。なお、図1の構成においては、ラッチ回路部14の出力が制御CPU15にも入力されており、この点について補足説明する。制御CPU15は、ラッチ回路部14からの出力信号を読み込むことで、エンコーダ信号異常が発生したことを認識することが可能となる。ただし、この場合には、出力部17のイネーブル信号が非イネーブル状態となるため、制御CPU15の判断処理を待たずに、出力部17からの出力信号を遮断することとなり、フェールセーフ設計を実現できる。一方、エンコーダ信号が正常な場合には、出力部17のイネーブル信号がアクティブであるため、制御CPU15は、出力部17に対して出力する指令信号に応じて、駆動部または安全回路部21を制御することができる。すなわち、エンコーダ信号に異常がない場合には、エンコーダによって正しい位置、速度等がセンシングできるため、エンコーダ信号に基づく演算処理結果に応じて、制御CPU15自身が、駆動部または安全回路部21を適切に制御することが可能となる。これに対して、制御CPU15を介して駆動部または安全回路部21を制御する構成について、図3を用いて説明する。図3は、本発明の実施の形態1におけるエレベータのエンコーダ監視装置の、先の図1とは異なる基本構成図である。先の図1の構成と比較すると、この図3の構成では、NOT回路部16がなく、制御CPU15からの出力信号を、出力部17のイネーブル信号として用いる点が異なっている。CPUのクロックが比較的早く、制御CPU15による1周期のソフトウェア処理時間が、システムリアクションタイムとして許容される程度に短い場合には、先の図1の代わりに図3の構成を採用することも可能である。このような構成を採用することで、ラッチ回路部14の出力信号が、エンコーダ信号に異常が発生したことを示す場合にも、制御CPU15でこの出力信号を複数回読み取る時間的余裕があれば、ノイズ等による誤信号の読み込みを回避することができる。従って、ノイズによる誤信号が発生した場合にも、いたずらにかごを停止させることでエレベータサービスの低下を招いてしまうことを防止できるメリットがある。以上のように、実施の形態1によれば、エレベータ走行中や停止中におけるエンコーダパルス信号の欠落欠相や信号線の断線、コネクタのピン抜け、接触不良等のエンコーダ信号の異常に関する速やかな検知、およびそれに基づくエレベータの安全状態への速やかな移行が可能になる。さらに、処理回路部は、図1に示したように非常にシンプルな構成であるため、安価で信頼性の高いエンコーダ信号監視が実現可能となる。さらに、従来では、A相やB相のパルス抜けを検出するために利用されていたエンコーダ1回転につき1パルスの信号を出力するZ相信号も不要となる。このため、パルス抜け検出のためにエンコーダを1回転させる必要が無いというメリットもある。すなわち、それだけ異常の検出が早くなり、エレベータの安全状態への移行も早くなる。さらに、Z相が不要となることで、Z相処理回路が不要になるとともに、Z相のない、より安価なエンコーダを選択できるというコストメリットもある。実施の形態2.図4は、本発明の実施の形態2におけるエレベータのエンコーダ監視装置の基本構成図である。図4に示した本実施の形態2におけるエレベータのエンコーダ監視装置10は、第1のDラッチ回路部11、第2のDラッチ回路部12、排他的論理和ロジック部13、カウンタ付ラッチ回路部14a、制御CPU15、NOT回路部16、および出力部17を備えて構成されている。本実施の形態2における図4に示したエンコーダ監視装置の構成は、先の実施の形態1における図1の構成と比較すると、ラッチ回路部14の代わりにカウンタ付ラッチ回路部14aが用いられている点が異なっている。そこで、この相違点を中心に、以下に説明する。カウンタ付ラッチ回路部14aは、排他的論理和ロジック部13の出力信号をラッチする際、異常時にHigh→Lowに変化する排他的論理和ロジック部13の最初の出力変化だけでラッチしてしまうのではなく、変化する出力信号のエッジ回数や異常状態の長さを、内蔵のカウンタ回路でカウントし、あらかじめ設定された規定値を超過した場合にリップルキャリーアウト信号を異常信号としてラッチ出力させることができる。カウンタ付ラッチ回路部14aのラッチ出力は、エレベータの制御系処理を実行する制御CPUまたは安全系処理を実行する制御CPU15のポート信号として入力され、以降は、先の実施の形態1と同様の処理となる。このように、カウンタ付ラッチ回路部14aは、カウンタ機能を備えており、外部からのノイズなどによる誤った異常検出を抑えることができ、不要なエレベータの停止を抑制し、エレベータサービスの低下を防ぐことが可能となる。なお、先の実施の形態1における図1の構成と同様に、本実施の形態2においては、図4の構成を採用することで、カウンタ付ラッチ回路部14aからの出力信号を、NOT回路部16を介して出力部17のイネーブル信号として入力させることができる。この結果、制御CPU15の処理を介さずに、出力部17からの出力信号を遮断し、速やかにエレベータを安全状態へと移行させることができ、先の実施の形態1における図1の構成と同様の効果が得られることは言うまでもない。これに対して、先の実施の形態1における図3の構成と同様に、制御CPU15を介して駆動部または安全回路部21への出力を遮断する構成とすることも可能である。図5は、本発明の実施の形態2におけるエレベータのエンコーダ監視装置の、先の図4とは異なる基本構成図である。先の図4の構成と比較すると、この図5の構成では、NOT回路部16がなく、制御CPU15からの出力信号を、出力部17のイネーブル信号として用いる点が異なっている。このような構成とすることで、先の実施の形態1における図3の構成と同様の効果が得られる。以上のように、実施の形態2によれば、先の実施の形態1の効果に加え、カウンタ付ラッチ回路部を用いることで、ノイズによる誤検出を抑えることができ、エレベータのサービス低下抑制というメリットも得られる。なお、上述した実施の形態1、2の説明においては、シングルエンドタイプのエンコーダ信号について述べた。しかしながら、本発明に適用できるエンコーダはこれに限定されず、差動入力タイプのエンコーダ信号でも適用できるのは明白である。この場合には、入力信号のAとB、Aの反転信号とBの反転信号をそれぞれセットで使用すればよい。また、上述した実施の形態1、2の説明においては、A相出力パルスとB相出力パルスの位相が90度ずれている場合を例示したが、このずれ量は90度に限定されるものではない。