"外部から供給されるアクティブコマンド、リードコマンド、ライトコマンド及びモードレジスタ設定コマンドを含む複数のコマンドを判定し、それぞれ対応するアクティブ信号、リード信号、第1のライト信号及び第1のモードレジスタ設定信号を出力するコマンドデコーダと、同期信号及び前記第1のモードレジスタ設定信号が供給され、前記第1のモードレジスタ設定信号が活性化してから前記同期信号に同期した所定のレイテンシが経過した後、第2のモードレジスタ設定信号を生成する第1のレイテンシシフタと、前記第2のモードレジスタ設定信号に応答して、外部から供給されたモード信号を取り込むモードレジスタと、を備える半導体装置。更に、複数のアドレス端子を備え、前記モード信号は前記複数のアドレス端子を介して供給される、請求項1に記載の半導体装置。更に、複数のコマンド端子を備え、前記複数のコマンドは、前記複数のコマンド端子を介して供給される複数ビットのコマンド信号の組み合わせによって示される、請求項1または2に記載の半導体装置。更に、所定の周期を有する前記同期信号が外部から供給されるクロック端子を備える、請求項1乃至3のいずれか一項に記載の半導体装置。更に、データ信号が外部から供給されるデータ端子を備え、前記モードレジスタは、前記データ信号及び前記第2のモードレジスタ設定信号に基づいて前記モード信号を取り込む、請求項1乃至4のいずれか一項に記載の半導体装置。更に、第1の動作モードにおいては、前記第1のモードレジスタ設定信号を前記第1のレイテンシシフタに供給し、第2の動作モードにおいては前記第1のモードレジスタ設定信号を前記第1のレイテンシシフタに供給することなくバイパスさせる第1の回路と、前記第2のモードレジスタ設定信号及び前記第1の回路によってバイパスされた第1のモードレジスタ設定信号のいずれか一方を、前記モードレジスタへ供給する第2の回路と、を備える請求項1乃至4のいずれか一項に記載の半導体装置。前記第1の回路は、前記コマンドデコーダと前記第1のレイテンシシフタとの間に配置され、前記第2の回路は、前記第1のレイテンシシフタと前記モードレジスタとの間に配置される、請求項6に記載の半導体装置。更に、データ信号が外部から供給されるデータ端子を備え、前記モードレジスタは、前記第1の動作モードにおいては、前記データ信号及び前記第2のモードレジスタ設定信号に応答して前記モード信号を取り込み、前記第2の動作モードにおいては、前記第1の回路によってバイパスされた第1のモードレジスタ設定信号に応答して前記モード信号を取り込む、請求項6または7に記載の半導体装置。更に、前記第1のレイテンシシフタと前記モードレジスタとの間に配置され、前記データ信号に基づいて前記第2のモードレジスタ設定信号を前記モードレジスタへ供給するか否かを制御する第3の回路を備える、請求項8に記載の半導体装置。更に、前記第2のモードレジスタ設定信号を前記同期信号に同期して遅延させて前記モードレジスタに供給する同期遅延回路を備える、請求項1乃至9のいずれか一項に記載の半導体装置。更に、前記同期信号及び前記第1のライト信号が供給され、前記第1のライト信号が活性化してから前記所定のレイテンシが経過した後、第2のライト信号を生成する第2のレイテンシシフタを備える、請求項1乃至10のいずれか一項に記載の半導体装置。更に、前記第2のライト信号に基づいて外部からデータを取り込むデータ入出力回路を備える、請求項11に記載の半導体装置。更に、前記コマンドデコーダと前記第1のレイテンシシフタとの間に配置され、前記第1のライト信号及び前記第1のモードレジスタ設定信号のいずれか一方を前記第1のレイテンシシフタに供給する第4の回路を備え、前記第1のレイテンシシフタは、前記第1のライト信号が活性化してから前記所定のレイテンシが経過した後、前記第2のモードレジスタ設定信号を生成する、請求項1乃至10のいずれか一項に記載の半導体装置。更に、前記第1のレイテンシシフタと前記モードレジスタとの間に配置され、前記第2のモードレジスタ設定信号を、前記モードレジスタへ供給するか否かを制御する第5の回路を備える、請求項13に記載の半導体装置。更に、前記モード信号を前記第1のモードレジスタ設定信号に応答して取り込み、取り込まれた前記モード信号を前記第2のモードレジスタ設定信号に応答して出力するFIFO回路を備える、請求項13または14に記載の半導体装置。更に、前記第1のライト信号に関連して外部から供給されるアドレス信号と前記モード信号のいずれか一方を、前記FIFO回路へ供給する第6の回路と、前記FIFO回路を通過した前記モード信号と前記FIFO回路を通過していない前記モード信号のいずれか一方を前記モードレジスタへ供給する第7の回路と、を備える請求項15に記載の半導体装置。前記第6の回路は、第1の動作モードにおいては前記モード信号を前記FIFO回路へ供給し、第2の動作モードにおいては前記アドレス信号を前記FIFO回路へ供給し、前記第7の回路は、前記第1の動作モードにおいては前記FIFO回路を通過したモード信号を前記モードレジスタへ供給し、前記第2の動作モードにおいては前記FIFO回路を通過していないモード信号を前記モードレジスタへ供給する、請求項16に記載の半導体装置。更に、前記モード信号及び前記アドレス信号が供給される複数のアドレス端子と、前記複数のアドレス端子を介して外部から供給される前記モード信号及び前記アドレス信号をラッチするアドレスラッチ回路と、を備え、前記第6の回路は、前記アドレスラッチ回路と前記FIFO回路との間に配置され、前記第7の回路は、前記FIFO回路と前記モードレジスタとの間に配置される、請求項16または17に記載の半導体装置。前記所定のレイテンシは、前記半導体装置に前記ライトコマンドが供給されてから、前記半導体装置が備えるデータ端子にデータが供給されるまでの期間を示すライトレイテンシと一致する、請求項1乃至18のいずれか一項に記載の半導体装置。前記ライトレイテンシは、付加的なレイテンシを示すアディティブレイテンシを含む、請求項19に記載の半導体装置。PDA機能を実現する回路及びその制御方法は、半導体装置の回路面積を増大させることなく、簡素な回路構成及び制御方法でなければならない。本発明の一側面による半導体装置は、外部から供給されるアクティブコマンド、リードコマンド、ライトコマンド及びモードレジスタ設定コマンドを含む複数のコマンドを判定し、それぞれ対応するアクティブ信号、リード信号、第1のライト信号及び第1のモードレジスタ設定信号を出力するコマンドデコーダと、同期信号及び前記第1のモードレジスタ設定信号が供給され、前記第1のモードレジスタ設定信号が活性化してから前記同期信号に同期した所定のレイテンシが経過した後、第2のモードレジスタ設定信号を生成する第1のレイテンシシフタと、前記第2のモードレジスタ設定信号に応答して、外部から供給されたモード信号を取り込むモードレジスタと、を備える。本発明の他の側面による半導体装置は、外部からモードレジスタ設定コマンドが発行されたことに応答して第1のモードレジスタ設定信号を活性化させるコマンドデコーダと、前記第1のモードレジスタ設定信号を遅延させることによって第2のモードレジスタ設定信号を生成するレイテンシシフタと、外部から供給されるデータ信号が第1の論理レベルである場合には前記第2のモードレジスタ設定信号に基づいて第3のモードレジスタ設定信号を活性化させ、前記データ信号が第2の論理レベルである場合には前記第2のモードレジスタ設定信号にかかわらず前記第3のモードレジスタ設定信号を非活性状態に保持する論理ゲート回路と、前記第3のモードレジスタ設定信号の活性化に応答してモード信号が設定されるモードレジスタと、を備える。本発明による情報処理システムは、複数の半導体装置と、前記複数の半導体装置に対してモードレジスタ設定信号及びモード信号を共通に供給し、前記複数の半導体装置に対してデータ信号を個別に供給するコントローラと、を備え、前記半導体装置は、前記コントローラから前記モードレジスタ設定コマンドが発行されたことに応答して第1のモードレジスタ設定信号を活性化させるコマンドデコーダと、前記第1のモードレジスタ設定信号を遅延させることによって第2のモードレジスタ設定信号を生成するレイテンシシフタと、前記コントローラから供給される前記データ信号が第1の論理レベルである場合には前記第2のモードレジスタ設定信号に基づいて第3のモードレジスタ設定信号を活性化させ、前記データ信号が第2の論理レベルである場合には前記第2のモードレジスタ設定信号にかかわらず前記第3のモードレジスタ設定信号を非活性状態に保持する論理ゲート回路と、前記第3のモードレジスタ設定信号の活性化に応答して、前記コントローラから供給される前記モード信号が設定されるモードレジスタと、を備える。本発明によれば、簡単な回路構成でPDAの機能を実現することが可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、コントローラから発行されたモードレジスタ設定コマンドに基づいてモードレジスタ設定信号を活性化させ、レイテンシシフタを用いてモードレジスタ設定信号を所定のレイテンシだけ遅延させた後、遅延させたモードレジスタ設定信号に基づいてモードレジスタの書き換えを行うことを技術思想とする。これにより、モードレジスタの書き換えにレイテンシを持たせることが可能となる。また、当該レイテンシの経過に同期してハイレベル又はローレベルデータ信号を半導体装置に供給することによってモードレジスタ設定信号の有効又は無効を指定すれば、複数の半導体装置が1つのコントローラに共通接続されている場合であっても、各半導体装置のモードレジスタに個々の設定値を書き込むことが可能となる。図1は、本発明の原理を説明するためのブロック図である。図1には、1個のコントローラ50と1個の半導体装置10からなる情報処理システムが示されている。図1に示す半導体装置10は、DRAMなどの半導体メモリデバイスであり、メモリセルアレイ11を備えている。特に限定されるものではないが、メモリセルアレイ11は複数のバンクグループに分かれており、各バンクグループは複数のバンクに分かれている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、端子21~24を介してアドレス信号ADD、コマンド信号CMD、チップ選択信号CS及びクロック信号CKなどが供給される。アクセス制御回路20は、これらの信号に基づいてロウデコーダ12、カラムデコーダ13、センス回路14、アンプ回路15及びデータ入出力回路30を制御する。具体的には、コマンド信号CMDがアクティブコマンドである場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDがリードコマンド又はライトコマンドである場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。図1に示すように、アクセス制御回路20には、アドレスラッチ回路81、コマンドデコーダ82、レイテンシシフタ83及びモードレジスタ84が含まれている。アドレスラッチ回路81は、アドレス端子21を介して供給されたアドレス信号ADDをラッチする回路である。アドレスラッチ回路81にラッチされたアドレス信号ADDは、上述の通り、コマンド信号CMDの内容に基づいてロウデコーダ12又はカラムデコーダ13に供給される。コマンドデコーダ82は、コマンド端子22及びチップ選択端子23を介して供給されたコマンド信号CMD及びチップ選択信号CSをデコードする回路である。特に限定されるものではないが、コマンド信号CMDは、アクティブ信号ACT、ロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS、ライトイネーブル信号WEからなる複数ビットの制御信号であり、これら信号の論理レベルの組み合わせによってアクセスの種類が定義される。アクセスの種類としては、アクティブコマンドに基づくロウアクセス、リードコマンドに基づくリードアクセス、ライトアクセスに基づくライトアクセスなどの他、モードレジスタ設定コマンドに基づくモードレジスタの書き換え動作、NOPコマンドに基づく現状維持動作などが挙げられる。図2は、コマンドデコーダ82の動作を説明するための真理値表の一例である。図2に示す例では、チップ選択信号CS及びコマンド信号CMDの組み合わせによって生成される内部コマンドには、DESELコマンド、NOPコマンド、アクティブコマンドIACT、プリチャージコマンドIPRE、第1のライトコマンドIWR1、リードコマンドIRD1、第1のモードレジスタ設定コマンドMRS1が含まれる。本明細書においては、アクティブ信号IACTはアクティブコマンドIACTを示す信号であり、第1のライト信号IWR1は第1のライトコマンドIWR1を示す信号であり、リード信号IRD1はリードコマンドIRD1を示す信号であり、第1のモードレジスタ設定信号MRS1は第1のモードレジスタ設定コマンドMRS1を示す信号である。DESELコマンドは、チップ選択信号CSが非活性状態である場合に生成されるコマンドである。DESELコマンドが発行されると、アクセス制御回路20はアクセス動作を一切実行しない。NOPコマンドは、チップ選択信号CSは活性状態であるものの、コマンド信号CMDを構成する各ビットが全てローレベルである場合に生成されるコマンドである。NOPコマンドが発行された場合も、アクセス制御回路20はアクセス動作を一切実行しない。アクティブコマンドIACT、第1のライトコマンドIWR1、リードコマンドIRD1が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドIPREは、アクティブコマンドIACTによって活性化されたメモリセルアレイ11を非活性化させるためのコマンドである。また、第1のモードレジスタ設定信号MRS1は、モードレジスタ84の設定値を書き換えるための内部コマンドである。第1のモードレジスタ設定コマンドMRS1は、レイテンシシフタ83に供給される。レイテンシシフタ83は、クロック端子24を介して供給されるクロック信号CKに同期して、第1のモードレジスタ設定信号MRS1を所定のレイテンシだけ遅延させる回路である。レイテンシシフタ83によって遅延された第1のモードレジスタ設定信号MRS1は、第2のモードレジスタ設定信号MRS2としてモードレジスタ84に供給される。本発明においては、レイテンシシフタ83を第1のレイテンシシフタと呼ぶことがある。モードレジスタ84は、第2のモードレジスタ設定信号MRS2が活性化したタイミングでアドレス端子21から供給されるモード信号によって書き換えられる。但し、モードレジスタ84への上書き動作は、データ信号D0の論理レベルによって許可又は禁止される。具体的には、データ信号D0がローレベルである場合にはモードレジスタ84の書き換え動作が許可される一方、データ信号D0がハイレベルである場合にはモードレジスタ84の書き換え動作が禁止される。上述の通り、第2のモードレジスタ設定信号MRS2の活性化は、第1のモードレジスタ設定信号MRS1が活性化してから所定のレイテンシが経過した後であるため、データ信号D0の入力についてもモードレジスタ設定コマンドを発行してから所定のレイテンシが経過した後に行う。ここで、データ信号D0とは、データ端子31が複数存在する場合に、そのうちの一つの端子から入力される信号である。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図1に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。一方、コントローラ50は、出力回路60及びデータ処理回路70を備えている。出力回路60は、端子61~64を介してアドレス信号ADD、コマンド信号CMD、チップ選択信号CS及びクロック信号CKを半導体装置10に供給するための回路である。また、データ処理回路70は、データ端子71を介して入出力されるリードデータDQ及びライトデータDQを処理する回路である。コントローラ50は、半導体装置10にモードレジスタ設定コマンドを発行した後、所定のレイテンシが経過した後に、ライトデータDQの一部であるデータ信号D0をハイレベル又はローレベルに設定する。これにより、モードレジスタ設定コマンドとともに供給したモード信号の有効又は無効を指定することができる。図3は、複数の半導体装置10とコントローラ50との接続関係を説明するための模式図である。図3に示す例では、複数の半導体装置10が2つのランクに分かれている。ランク0に属する複数の半導体装置10にはチップ選択信号CS0が供給され、ランク1に属する複数の半導体装置10にはチップ選択信号CS1が供給される。したがって、チップ選択信号CS0,CS1のいずれか一方を活性化させることにより、一方のランクを選択することができる。図3に示すように、同じランクに属する複数の半導体装置10のデータ端子31は、コントローラ50に対してそれぞれ個別に接続されている。これにより、リードデータDQ及びライトデータDQの送受信は、コントローラ50と複数の半導体装置10との間で並列に行われる。データ端子31は異なるランク間において共通接続されているが、リードデータDQ又はライトデータDQの送受信は異なるランクで同時に実行されることはない。これに対し、コントローラ50から出力されるコマンドアドレス系の信号CAについては、全ての半導体装置10に対して共通に供給される。コマンドアドレス系の信号CAとは、アドレス信号ADD、コマンド信号CMD及びクロック信号CKを含む信号群である。かかる構成により、例えばコントローラ50からモードレジスタ設定コマンドを発行すると、チップ選択信号CS0,CS1により選択されたランクに属する全ての半導体装置10に対して当該コマンドは有効となる。つまり、同じランクに属する複数の半導体装置10に対して、モードレジスタ設定コマンドを個々に発行することはできない。しかしながら、本発明においては、データ信号D0を用いることにより、同じランクに属する複数の半導体装置10に対してモードレジスタの設定動作を個々に許可することができる。これにより、同じランクに属する複数の半導体装置10に対して、モードレジスタ84を個々の値に設定することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図4は、本発明の好ましい第1の実施形態による半導体装置10aを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図4に示すように、本実施形態では、アドレス信号ADDがバンクグループ信号BG0,BG1、バンクアドレス信号BA0,BA1、アドレス信号A0~A16からなる。バンクグループ信号BG0,BG1は、メモリセルアレイ11に含まれる4つのバンクグループのいずれかを選択するための信号である。また、バンクアドレス信号BA0,BA1は、選択されたバンクグループに含まれる4つのバンクのいずれかを選択するための信号である。アドレス信号A0~A16は、ロウアクセス時においてはロウアドレスとして用いられ、カラムアクセス時においてはカラムアドレスとして用いられる。また、モードレジスタ設定時においては、モード信号として用いられる。コマンドデコーダ82からは、第1のライト信号IWR1、第1のモードレジスタ設定信号MRS1などが出力される。第1のライト信号IWR1は、レイテンシシフタ85によって所定のレイテンシが与えられた後、第2のライト信号IWR2として出力される。第2のライト信号IWR2が活性化すると、コントローラ50からライトデータDQが供給され、図1に示したデータ入出力回路30によってライトデータDQが取り込まれる。レイテンシシフタ85は、内部クロック信号ICLKに同期して第1のライト信号IWR1にライトレイテンシWLを与える回路である。内部クロック信号ICLKは、コントローラ50から供給されるクロック信号CKに同期した同期信号である。本発明においては、レイテンシシフタ85を第2のレイテンシシフタと呼ぶことがある。ライトレイテンシWLの値は、モードレジスタ84から供給されるアディティブレイテンシ信号AL及びCASライトレイテンシ信号CWLの和に設定される。ここで、ライトレイテンシWLとは、コントローラ50からライトコマンドが発行された後、最初のライトデータDQが入力されるまでのレイテンシを指す。ライトコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシAL分だけ先行して発行されることがある。したがって、ライトコマンドの本来の発行タイミングから最初のライトデータDQが入力されるまでのレイテンシをCASライトレイテンシCWLとした場合、ライトレイテンシWL=ALCWLで定義される。第1のモードレジスタ設定信号MRS1は、ANDゲート回路G0,G1に共通に供給される。ANDゲート回路G0は、イネーブル信号PDAenがハイレベルに活性化している場合に第1のモードレジスタ設定信号MRS1を通過させるゲート回路であり、ANDゲート回路G1は、イネーブル信号PDAenがローレベルに活性化している場合に第1のモードレジスタ設定信号MRS1を通過させるゲート回路である。本発明においては、ANDゲート回路G0,G1を第1の回路と呼ぶことがある。イネーブル信号PDAenはモードレジスタ84から出力される信号であり、当該半導体装置10がPDAモードに設定されている場合にはハイレベルに活性化し、それ以外の場合にはローレベルに非活性化する。本発明においては、PDAモードを第1の動作モード、それ以外を第2の動作モードと呼ぶことがある。ANDゲート回路G0を通過した第1のモードレジスタ設定信号MRS1aは、レイテンシシフタ83に供給される。レイテンシシフタ83は、上述したレイテンシシフタ85と同様の機能を有する回路であり、内部クロック信号ICLKに同期して第1のモードレジスタ設定信号MRS1aにライトレイテンシWLを与え、第2のモードレジスタ設定信号MRS2として出力する。ライトレイテンシWLの値は、モードレジスタ84から供給されるアディティブレイテンシ信号AL及びCASライトレイテンシ信号CWLの和に設定される。第2のモードレジスタ設定信号MRS2は、内部クロック信号ICLKに同期して1クロックサイクルの遅延を与える同期遅延回路86に供給される。同期遅延回路86から出力される第2のモードレジスタ設定信号MRS2aは、ANDゲート回路G3の一方の入力ノードに供給される。ANDゲート回路G3の他方の入力ノードにはデータ信号D0の反転信号が供給され、その出力はORゲート回路G2の一方の入力ノードに供給される。本発明においては、ANDゲート回路G3を第3の回路と呼ぶことがある。ORゲート回路G2の他方の入力ノードには、ANDゲート回路G1から出力される第1のモードレジスタ設定信号MRS1bが供給される。ORゲート回路G2から出力される第3のモードレジスタ設定信号MRS3はモードレジスタ84に供給される。モードレジスタ84は、第3のモードレジスタ設定信号MRS3がハイレベルに活性化すると、アドレス信号ADDに基づいてその設定値が書き換えられる。本発明においては、ORゲート回路G2を第2の回路と呼ぶことがある。図5は、モードレジスタ84の回路図である。図5に示すように、モードレジスタ84は8個のレジスタセット84-0~84-7と、これらレジスタセット84-0~84-7のいずれかを選択するデコーダDECとを備えている。デコーダDECは、アドレスラッチ回路81にラッチされたバンクグループ信号XAbg0、バンクアドレス信号XAba0,XAba1を受け、これら3ビットの選択用ビットに基づいて8ビットの選択信号MR0en~MR7enのいずれか1ビットを活性化させる回路である。選択信号MR0en~MR7enは、それぞれ対応するANDゲート回路G10~G17の一方の入力ノードに供給される。ANDゲート回路G10~G17の他方の入力ノードには、第3のモードレジスタ設定信号MRS3が共通に供給される。ANDゲート回路G10~G17から出力される選択信号MR0clk~MR7clkは、それぞれ対応するレジスタセット84-0~84-7に供給される。各レジスタセット84-0~84-7は、対応する選択信号MR0clk~MR7clkが活性化している場合、ロウアドレスXA0~XA12を用いたモード信号によって上書きされる。各レジスタセット84-0~84-7に設定された設定値MR0~MR7は、それぞれ所定の回路ブロックに供給され、これにより当該半導体装置10の動作モードが指定される。図6は、レジスタセット84-0の回路図である。図6に示すように、レジスタセット84-0は13個のレジスタ100~112からなる。各レジスタ100~112の入力ノードDには、モード信号XA0~XA12の対応するビットがそれぞれ供給される。また、各レジスタ100~112のクロックノードには、選択信号MR0clkが共通に供給される。かかる構成により、選択信号MR0clkがハイレベルに活性化すると、モード信号XA0~XA12がレジスタ100~112に設定される。レジスタ100~112の設定値であるビットMR0_0~MR0_12は、設定値MR0を構成する13ビットの信号として出力される。他のレジスタセット84-1~84-7についても、選択信号MR0clkの代わりに選択信号MR1clk~MR7clkが供給される他は、図6に示したレジスタセット84-0と同じ回路構成を有している。以上が本実施形態による半導体装置10aの回路構成である。次に、本実施形態による半導体装置10aの動作について説明する。図7は、本実施形態による半導体装置10aの動作を説明するためのタイミング図である。図7に示す例では、時刻t11,t12,t14においてモードレジスタ設定コマンドが発行されている。時刻t11においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号BG0、バンクアドレス信号BA0~BA1の値十進数は0であり、アドレス信号A0~A12の値はAである。また、時刻t12においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号BG0、バンクアドレス信号BA0~BA1の値十進数は1であり、アドレス信号A0~A12の値はBである。さらに、時刻t14においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号BG0、バンクアドレス信号BA0~BA1の値十進数は2であり、アドレス信号A0~A12の値はCである。モードレジスタ設定コマンドが発行されると、コマンドデコーダ82によって第1のモードレジスタ設定信号MRS1が活性化される。時刻t11においては、イネーブル信号PDAenがローレベルであることから、第1のモードレジスタ設定信号MRS1aは活性化せず、第1のモードレジスタ設定信号MRS1bが活性化する。このため、第1のモードレジスタ設定信号MRS1bが活性化すると第3のモードレジスタ設定信号MRS3が直ちに活性化し、指定されたレジスタセット84-0にモード信号Aが上書きされる。これに対し、時刻t12においては、イネーブル信号PDAenがハイレベルであることから、第1のモードレジスタ設定信号MRS1aが活性化する。第1のモードレジスタ設定信号MRS1aはレイテンシシフタ83に入力され、ライトレイテンシWLが経過すると第2のモードレジスタ設定信号MRS2として出力される時刻t13。本例では、時刻t13の1クロックサイクル後のタイミングにおいてデータ信号D0がローレベルに設定されている。その結果、第3のモードレジスタ設定信号MRS3が活性化し、指定されたレジスタセット84-1にモード信号Bが上書きされる。さらに、時刻t14においても、イネーブル信号PDAenがハイレベルであることから、第1のモードレジスタ設定信号MRS1aが活性化する。第1のモードレジスタ設定信号MRS1aはレイテンシシフタ83に入力され、ライトレイテンシWLが経過すると第2のモードレジスタ設定信号MRS2として出力される時刻t15。本例では、時刻t13の1クロックサイクル後のタイミングにおいてデータ信号D0がハイレベルに設定されている。その結果、第3のモードレジスタ設定信号MRS3は非活性状態に保持されるため、指定されたレジスタセット84-2に対するモード信号Cの上書きは実行されない。このように、本実施形態によれば、DDR4仕様のDRAMがサポートするPDA機能を簡単な回路構成で実現することが可能となる。次に、本発明の好ましい第2の実施形態について説明する。図8は、本発明の好ましい第2の実施形態による半導体装置10bを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図8において、図4と同一の構成要素には同一の符号を付し、重複する説明は省略する。図8に示すように、本実施形態においてはレイテンシシフタ83が削除され、その機能をライト動作時に用いるレイテンシシフタ85にて実行する。これを実現すべく、ANDゲート回路G0から出力される第1のモードレジスタ設定信号MRS1aと第1のライト信号IWR1をORゲート回路G4に供給し、その出力をレイテンシシフタ85に入力している。レイテンシシフタ85から出力される第2のモードレジスタ設定信号MRS2及びは第2のライト信号IWR2は、同一の信号である。第1のライト信号IWR1は、レイテンシシフタ85を介して第2のライト信号IWR2として出力される。第1のモードレジスタ設定信号MRS1aは、レイテンシシフタ85を介して第2のモードレジスタ設定信号MRS2として出力される。図2で示したように、第1のライトコマンドIWR1及び第1のモードレジスタ設定コマンドMRS1は同時に発生することが無いため、レイテンシシフタ85を第1のライトコマンドIWR1及び第1のモードレジスタ設定コマンドMRS1でシェアできる。本発明においては、ORゲート回路G4を第4の回路と呼ぶことがある。また、レイテンシシフタ85から出力される第2のモードレジスタ設定信号MRS2は、ANDゲート回路G5の一方の入力ノードに供給され、ANDゲート回路G5の他方の入力ノードにはイネーブル信号PDAenが供給される。ANDゲート回路G5の出力は、同期遅延回路86に供給される。本発明においては、ANDゲート回路G5を第5の回路と呼ぶことがある。その他の回路構成については、図4に示した第1の実施形態による半導体装置10aと同じである。本実施形態によれば、ライト動作時に用いるレイテンシシフタ85を用いて第1のモードレジスタ設定信号MRS1aを遅延させていることから、専用のレイテンシシフタを追加する必要がない。このため、第1の実施形態による効果に加え、チップ面積を削減できるという効果を得ることが可能となる。次に、本発明の好ましい第3の実施形態について説明する。図9は、本発明の好ましい第3の実施形態による半導体装置10cを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図9において、図8と同一の構成要素には同一の符号を付し、重複する説明は省略する。図9に示すように、本実施形態においてはアドレス信号を遅延させるFIFO回路200が追加されている。FIFO回路200は、インポインタ220及びアウトポインタ230を用いたポイントシフト型のFIFO回路である。FIFO回路200に入力されるアドレス信号Ainはセレクタ240によって選択される。セレクタ240には、カラムアドレス信号YAと、バンクグループ信号XAbg0、バンクアドレス信号XAba0,XAba1選択用ビット及びロウアドレスXA0~XA12モード信号とが供給され、イネーブル信号PDAenに基づいてこれらの一方を選択する。具体的には、イネーブル信号PDAenがハイレベルに活性化している場合には選択用ビット及びモード信号を選択し、イネーブル信号PDAenがローレベルに非活性化している場合にはカラムアドレス信号YAを選択する。本発明においては、セレクタ240を第6の回路と呼ぶことがある。また、FIFO回路200から出力されるアドレス信号Aoutと、選択用ビット及びモード信号は、セレクタ250に供給される。セレクタ250は、イネーブル信号PDAenがハイレベルに活性化している場合にはアドレス信号Aoutを選択し、イネーブル信号PDAenがローレベルに非活性化している場合には選択用ビット及びモード信号を選択する。本発明においては、セレクタ250を第7の回路と呼ぶことがある。以上により、PDAモード時においては、FIFO回路200を通過した選択用ビット及びモード信号がモードレジスタ84に供給される。これに対し、PDAモード時以外においては、FIFO回路200を通過していない選択用ビット及びモード信号がモードレジスタ84に供給される。PDAモード時以外においては、FIFO回路200はカラムアドレス信号YAを遅延させるために使用される。図10は、FIFO回路200の回路図である。図10に示すFIFO回路200は、4つのラッチ回路210~213を備える。これら4つのラッチ回路210~213の入力ノードDにはアドレス信号Ainが共通に供給される。ラッチ回路210~213にはイネーブルノードGが設けられており、各イネーブルノードGにはそれぞれ対応するイネーブル信号en_0~en_3が供給される。イネーブル信号en_0~en_3は、インポインタ220の出力であるポイント信号IPをデコーダ201によってデコードした信号である。インポインタ220は、ORゲート回路G4からコマンドが出力される度に値がインクリメントされる一種のカウンタ回路である。ラッチ回路210~213の出力ノードQから出力される出力信号dat_0~dat_3は、セレクタ202によって選択される。セレクタ202による選択は、アウトポインタ230の出力であるポイント信号OPに基づいて行われる。アウトポインタ230は、レイテンシシフタ85からコマンドIWR2又はMRS2が出力される度に値がインクリメントされる一種のカウンタ回路である。セレクタ202によって選択された出力信号dat_0~dat_3のいずれかは、アドレス信号AoutとしてFIFO回路200から出力される。図11は、本実施形態による半導体装置10cの動作を説明するためのタイミング図である。図11に示す例では、時刻t21,t22,t23,t24においてモードレジスタ設定コマンドが発行されている。時刻t21においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号BG0、バンクアドレス信号BA0~BA1の値十進数は0であり、アドレス信号A0~A12の値はAである。また、時刻t22においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号BG0、バンクアドレス信号BA0~BA1の値十進数は1であり、アドレス信号A0~A12の値はBである。時刻t23においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号BG0、バンクアドレス信号BA0~BA1の値十進数は2であり、アドレス信号A0~A12の値はCである。時刻t24においてモードレジスタ設定コマンドが発行された際には、バンクグループ信号BG0、バンクアドレス信号BA0~BA1の値十進数は3であり、アドレス信号A0~A12の値はDである。モードレジスタ設定コマンドが発行されると、コマンドデコーダ82によって第1のモードレジスタ設定信号MRS1が活性化される。時刻t21においては、イネーブル信号PDAenがローレベルであることから、第3のモードレジスタ設定信号MRS3が直ちに活性化し、指定されたレジスタセット84-0にモード信号Aが上書きされる。これに対し、時刻t22,t23,t24においては、イネーブル信号PDAenがハイレベルであることから、第1のモードレジスタ設定信号MRS1aが活性化する。第1のモードレジスタ設定信号MRS1aはレイテンシシフタ83に入力され、ライトレイテンシWLが経過すると第2のモードレジスタ設定信号MRS2として出力される時刻t25,t26,t27。本実施形態では、イネーブル信号PDAenがハイレベルに活性化している場合であっても、実際にモードレジスタ84にモード信号が書き込まれるまでコントローラ50から選択用ビット及びモード信号を供給し続ける必要はない。本実施形態では、カラムコマンドの発行時と同様、モードレジスタ設定コマンドの発行と同時に選択用ビット及びモード信号を供給した後、カラムコマンドの最短投入間隔tCCDで次のモードレジスタ設定コマンドを発行することができる。これに伴い、供給する選択用ビット及びモード信号もコマンド発行時に同時に供給すれば足りる。モードレジスタ設定コマンドに同期して供給された選択用ビット及びモード信号は、FIFO回路200によってライトレイテンシWLと同じ遅延が与えられる。そして、レイテンシシフタ85から第2のモードレジスタ設定信号MRS2が出力されると、これに同期して対応する選択用ビット及びモード信号がFIFO回路200から出力され、モードレジスタ84に供給される。ここで、時刻t25,t26の1クロックサイクル後のタイミングにおいては、データ信号D0がローレベルに設定されているため、レジスタセット84-1にはモード信号Bが上書きされ、レジスタセット84-2にはモード信号Cが上書きされる。これに対し、時刻t27の1クロックサイクル後のタイミングにおいては、データ信号D0がハイレベルに設定されているため、指定されたレジスタセット84-3にはモード信号Dが上書きされず、モードレジスタ84の内容は維持される。このように、本実施形態によれば、FIFO回路200を用いて選択用ビット及びモード信号にモードレジスタ設定信号と同じ遅延を与えていることから、モードレジスタ設定コマンドの発行間隔を短縮することができる。これにより、第2の実施形態による効果に加え、複数のレジスタセット84-0~84-7に対するモード設定を短期間で終了することが可能となる。しかも、FIFO回路200及びこれを制御するポインタ220,230は、ライト動作時に使用する回路であることから、回路規模の増大もほとんどない。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。また、本願の技術思想は、メモリセルを含む半導体装置に限らず、半導体装置が有する回路の動作条件、等を制御する制御情報を保持するレジスタを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、論理ゲート等を構成するトランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。さらに、本発明による半導体装置及び情報処理システムは、以下の特徴を有している。[付記1]外部からモードレジスタ設定コマンドが発行されたことに応答して第1のモードレジスタ設定信号を活性化させるコマンドデコーダと、前記第1のモードレジスタ設定信号を遅延させることによって第2のモードレジスタ設定信号を生成するレイテンシシフタと、外部から供給されるデータ信号が第1の論理レベルである場合には前記第2のモードレジスタ設定信号に基づいて第3のモードレジスタ設定信号を活性化させ、前記データ信号が第2の論理レベルである場合には前記第2のモードレジスタ設定信号にかかわらず前記第3のモードレジスタ設定信号を非活性状態に保持する論理ゲート回路と、前記第3のモードレジスタ設定信号の活性化に応答してモード信号が設定されるモードレジスタと、を備える半導体装置。[付記2]前記データ信号は、前記モードレジスタ設定コマンドが発行された後に供給される、付記1に記載の半導体装置。[付記3]前記モード信号は、前記モードレジスタ設定コマンドと同時に供給される、付記1又は2に記載の半導体装置。[付記4]前記コマンドデコーダは、外部からライトコマンドが発行されたことに応答して第1のライト信号を活性化させ、前記レイテンシシフタは、前記第1のライト信号を遅延させることによって前記第2のモードレジスタ設定信号を生成する、付記1乃至3のいずれかに記載の半導体装置。[付記5]更に、前記モードレジスタ設定コマンドと同時に供給された前記モード信号を遅延させるFIFO回路を備え、前記FIFO回路は、前記第2のモードレジスタ設定信号に応答して、遅延させた前記モード信号を前記モードレジスタに供給する、付記1乃至4のいずれかに記載の半導体装置。[付記6]複数の半導体装置と、前記複数の半導体装置に対してモードレジスタ設定信号及びモード信号を共通に供給し、前記複数の半導体装置に対してデータ信号を個別に供給するコントローラと、を備え、前記半導体装置は、前記コントローラから前記モードレジスタ設定コマンドが発行されたことに応答して第1のモードレジスタ設定信号を活性化させるコマンドデコーダと、前記第1のモードレジスタ設定信号を遅延させることによって第2のモードレジスタ設定信号を生成するレイテンシシフタと、前記コントローラから供給される前記データ信号が第1の論理レベルである場合には前記第2のモードレジスタ設定信号に基づいて第3のモードレジスタ設定信号を活性化させ、前記データ信号が第2の論理レベルである場合には前記第2のモードレジスタ設定信号にかかわらず前記第3のモードレジスタ設定信号を非活性状態に保持する論理ゲート回路と、前記第3のモードレジスタ設定信号の活性化に応答して、前記コントローラから供給される前記モード信号が設定されるモードレジスタと、を備える情報処理システム。[付記7]前記コントローラは、前記モードレジスタ設定コマンドを発行した後に前記データ信号を供給する、付記6に記載の情報処理システム。[付記8]前記コントローラは、前記モードレジスタ設定コマンドと同時に前記モード信号を供給する、付記6又は7に記載の情報処理システム。"