可変抵抗体の両端に電極を担持し、当該両端の間に電気的ストレスを与えることにより、当該両端間の抵抗特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子と、前記可変抵抗素子の一端の電極と接続する電流制限素子を備えてなるメモリセルを、行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置において、前記可変抵抗素子は、印加される電圧パルスの電圧振幅を上昇させるに従って、当該電圧振幅が第1の電圧範囲にあるときは抵抗値が低抵抗状態から大きく変化せず略一定の第1の抵抗変化、当該電圧振幅が第2の電圧範囲にあるときは抵抗値が所定のピーク値に向って上昇する第2の抵抗変化、及び、当該電圧振幅が第3の電圧範囲にあるときは抵抗値が前記ピーク値から前記低抵抗状態の抵抗値に向って減少する第3の抵抗変化を、順に呈する可変抵抗特性を有し、複数ビットを有する情報ビットに対して誤り訂正符号化を施し、前記情報ビットよりビット長の長い符号化データを生成する符号化動作、前記符号化データの前記第1の論理値のビットに対応する選択された前記メモリセルの前記可変抵抗素子の両端の電極に第1極性の書き換え電圧パルスを印加し、前記可変抵抗素子を前記低抵抗状態に遷移させる第1書き換え動作、前記符号化データの前記第2の論理値のビットに対応する選択された前記メモリセルの前記可変抵抗素子の両端の電極に前記第1極性とは極性が逆で、電圧振幅が前記第2の電圧範囲内にある書き換え電圧パルスを印加し、前記可変抵抗素子を高抵抗状態に遷移させる第2書き換え動作、読み出し電圧パルスを前記符号化データに対応する複数の選択された前記メモリセルの前記可変抵抗素子の両端の電極に印加して、当該選択された前記メモリセルの前記抵抗状態を読み出し、前記符号化データとして読み出す読み出し動作、及び、前記読み出し動作により読み出された前記符号化データの誤りを検出し、誤りが検出されたビットを訂正する復号化動作を制御する制御回路を備え、前記制御回路は、前記復号化動作において読み出された符号化データの誤りが検出された場合、当該誤りの誤り位置に対応する前記メモリセルを選択し、当該誤り位置に対応する全ての前記メモリセルに対して前記第1書き換え動作を実行して、前記メモリセルアレイに記憶されている前記符号化データに対する訂正書き込み動作を制御することを特徴とする半導体記憶装置。前記可変抵抗素子が、電圧振幅が前記第2の電圧範囲内にある書き換え電圧パルスを印加した場合に、遷移後の高抵抗状態の抵抗値が時間の経過とともに上昇する保持特性を有していることを特徴とする請求項1に記載の半導体記憶装置。前記訂正書き込み動作において、前記第1書き換え動作を実行する前に、前記誤り位置に対応する全ての前記メモリセルに対して前記第2書き換え動作を実行することを特徴とする請求項1または2に記載の半導体記憶装置。前記制御回路は、前記復号化動作において読み出された符号化データの誤りが検出された場合、当該誤りの誤り位置に対応する全ての前記メモリセルの前記可変抵抗素子の抵抗状態を前記低抵抗状態に設定して、前記訂正書き込み動作の実行と並行して、誤り訂正後の復号化されたデータを出力する読み出し出力動作の実行を制御することを特徴とする請求項1~3の何れか一項に記載の半導体記憶装置。設定した周期のリフレッシュ要求信号を生成する信号発生回路を備え、前記制御回路が、前記リフレッシュ要求信号に同期して、前記読み出し動作、前記復号化動作、及び、前記訂正書き込み動作が実行されるように制御することを特徴とする請求項1~4の何れか一項に記載の半導体記憶装置。検知された温度に応じた動作モードを保持するモードレジスタを備え、前記動作モードに応じて、前記リフレッシュ要求信号の設定周期が変更されることを特徴とする請求項5に記載の半導体記憶装置。前記リフレッシュ要求信号の周期が、温度上昇に伴って単調に減少するように設定されることを特徴とする請求項5または6に記載の半導体記憶装置。前記符号化データが、前記情報ビットに検査ビットが付加されてなり、前記読み出し動作の後、前記復号化動作の前において、前記制御回路は、前記読み出し動作において読み出された前記符号化データのうち前記情報ビットに対して前記誤り訂正符号化を施し、前記検査ビットを生成する第2の符号化動作、及び、前記読み出し動作において読み出された前記符号化データのうち前記検査ビットと、前記第2の符号化動作により生成された前記検査ビットとを比較する比較動作を制御し、双方の前記検査ビットが一致する場合、前記符号化データの誤りが無いと判定し、前記復号化動作を行わないことを特徴とする請求項1~7の何れか一項に記載の半導体記憶装置。前記可変抵抗体が、Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nbの少なくとも何れかの金属の酸化物もしくは酸窒化物を含んでなることを特徴とする請求項1~8の何れか一項に記載の半導体記憶装置。半導体記憶装置をメモリとして用いるためには、書き込まれたデータに対する読み出し動作が必須である。例えば論理値0或いは論理値1の何れかが書き込まれたデータを情報として用いるためには、当該データが書き換えられない限り常に正しく論理値0或いは論理値1の何れかを読み出されなければならない。一方、金属酸化物を有する可変抵抗素子を用いたメモリでは、データは二端子の可変抵抗素子の抵抗状態として記憶され、電源を切ってもデータが保持され、不揮発性メモリとしての機能を奏することができる。しかしながら、メモリの集積化大容量化が進むと、メモリ素子性能の統計的ばらつきも増大する。このため長期間、高温状態で電源を切った状態においた場合、データ保持力の弱いビットでエラーが起きる可能性が上昇することを完全に避けることは困難であり、このようなデータ化けに対してなんらかの対策を講じることが必須となっている。そこで、データの読み出しを行うにあたり、ECCErrorCheckingandCorrectingといった手法を用いてデータ誤りを検出し、誤りが検出されたデータを反転して訂正し出力する方法が広くフラッシュメモリやストレージディスクで使用されている。例えば、特許文献2において、データ誤りが検出された際に出力を訂正するだけでなくメモリセルのデータを訂正する方法が提案されている。しかし、読み出し出力を訂正するのには、読み出したデータを反転するだけでよいが、メモリセルのデータの訂正を行う場合、可変抵抗素子の書き込み動作が必要でありその工程は複雑になる。すなわち、誤りが検出された場合において、メモリセルに書き込まれたデータを訂正しようとすると、誤りデータがどういった誤りなのかを判断する必要がある。例えば論理値1例えば高抵抗状態に相当と論理値0例えば低抵抗状態に相当を書き込むことができるメモリセルの場合、データの誤りについて、元々論理値1が書き込まれていたデータが論理値0に変化してしまった誤りなのか、元々論理値0が書き込まれていたデータが論理値1に変化してしまった誤りなのかを判断する必要があるため、データを訂正するためには当該誤りがどちらなのかを判断するための時間が必要となる。更に、論理値0を1に書き換える時の書き込み条件と論理値1を0に書き換えるときの、回路上の電圧の印加条件は大きく異なるため、状態を判断した後に、書き換え対象のメモリセルへの所望の書き込みのための電圧印加状態に設定するまでにさらに時間を要する。尚、上記では論理値1を高抵抗状態、論理値0を低抵抗状態として説明したが、論理値1及び0を夫々低抵抗状態および高抵抗状態としても同様である。本発明は、上述した問題を鑑み、長期間のデータ保持後の使用により発生する可能性のあるデータの誤りを検出、及び訂正するに当たり、効率よくデータ訂正を行うことのできる半導体記憶装置を提供することを目的とする。本発明は、以下に示す金属酸化物を有する可変抵抗素子の特性を利用することで、メモリセルのデータ誤りを訂正する書き込み工程を簡略化するものである。即ち、低抵抗状態にある可変抵抗素子は、長時間の保持によって、必ず抵抗値が増加する方向に高抵抗側に変化することが観察されている。一方、高抵抗状態にある可変抵抗素子は、長時間の保持によって、当該高抵抗状態へ書き換える際の書き込み条件に応じて、抵抗値が増加する方向に高抵抗側に変化する場合と低下する方向に低抵抗側に変化する場合の双方が観察されている。図3に低抵抗状態にある可変抵抗素子に対し、高抵抗状態への書き換えを行う場合の抵抗変化特性の書き込み条件依存性を示す。書き換え電圧パルスの電圧振幅に対して、当該電圧振幅がある範囲まではその抵抗値が大きく変化せず略一定であるが、その後、特定の電圧値に達するまでその抵抗値が所定のピーク値に向って上昇し、これに伴い、印加電圧振幅の増加とともに抵抗変化比低抵抗状態から高抵抗状態への変化比は増加する。書き換え電圧パルスの電圧振幅が当該特定の電圧値を超えると、その抵抗値がピーク値から低抵抗状態の抵抗値に向って減少し、抵抗変化比は減少していく。尚、ここで、低抵抗状態から高抵抗状態への書き換えにおいて、上記の抵抗値が大きく変化せず略一定となる書き換え電圧パルスの電圧振幅の範囲および抵抗値の範囲を第1の電圧範囲および第1抵抗変化領域と、抵抗値が所定のピーク値に向って上昇する電圧振幅の範囲および抵抗値の範囲を第2の電圧範囲および第2抵抗変化領域と、抵抗値が当該ピーク値から低抵抗状態の抵抗値に向って減少する電圧振幅の範囲及び抵抗値の範囲を第3の電圧範囲および第3抵抗変化領域と、夫々、称することにする。このような特性を持つ可変抵抗素子において、高抵抗状態が、上記第2抵抗変化領域にある場合、長時間の保持によって抵抗値が上昇し、上記第3抵抗変化領域にある場合、長時間の保持によって抵抗値が減少することが分かった。言い換えると、電圧振幅が上記第2の電圧範囲内にある書き換え電圧パルスを印加して高抵抗状態へと遷移させた場合、その後の長時間の保持によって抵抗値が上昇し、電圧振幅が上記第3の電圧範囲内にある書き換え電圧パルスを印加して高抵抗状態へと遷移させた場合、その後の長時間の保持によって抵抗値は減少する。高抵抗状態では抵抗値の上昇はデータエラーにはつながらない。従って、高抵抗状態への書き換えにおいて、書き換え電圧パルスの電圧振幅が、遷移後の高抵抗状態の抵抗値が第2抵抗変化領域にあるように、上記第2の電圧範囲内に設定されるのであれば、全体として、長期保持後のデータ誤りは、低抵抗状態であるべきビットが高抵抗状態になっている場合に限られることになる。この結果、誤りを検知した際のデータの訂正は一意的に決定することができる。本発明では、この特性を利用し、ECCの誤り検出において誤りが発見された場合は、低抵抗状態であるべきビットが高抵抗状態に変化した誤りであると推定することで、その抵抗状態を判断する工程を省略するとともに、誤りが発見された全てのメモリセルの可変抵抗素子の抵抗状態を訂正するための書き込み動作訂正書き込み動作を、低抵抗状態へ遷移させるための書き換え電圧パルスを印加することで実行する。これにより、訂正書き込み動作に要する時間を大幅に短縮することが可能となる。尚、当該訂正書き込み動作はメモリの起動時に実行されることが好ましい。これは、当該訂正書き込み動作が、データの長期保持後に発生するデータ誤りの性質に依拠したものであり、メモリ動作時に発生する誤りとはまた別の特性を有するからである。更に、当該データ誤りは、メモリの動作環境特に、動作時間や動作温度に依存するものであるので、当該訂正書き込み動作が、メモリの使用時間に応じて、或いは、メモリの使用環境温度に応じて実行されることが好ましい。特に、メモリの使用環境温度に応じて、訂正書き込み動作を定期的に実行する周期が変更されることが好ましい。即ち、上記目的を達成するための本発明に係る半導体記憶装置は、可変抵抗体の両端に電極を担持し、当該両端の間に電気的ストレスを与えることにより、当該両端間の抵抗特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子と、前記可変抵抗素子の一端の電極と接続する電流制限素子を備えてなるメモリセルを、行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置において、前記可変抵抗素子は、印加される電圧パルスの電圧振幅の大きさを上昇させるに従って、当該電圧振幅が第1の電圧範囲にあるときは抵抗値が低抵抗状態から大きく変化せず略一定の第1の抵抗変化、当該電圧振幅が第2の電圧範囲にあるときは抵抗値が所定のピーク値に向って上昇する第2の抵抗変化、及び、当該電圧振幅が第3の電圧範囲にあるときは抵抗値が前記ピーク値から前記低抵抗状態の抵抗値に向って減少する第3の抵抗変化を、順に呈する可変抵抗特性を有し、複数ビットを有する情報ビットに対して誤り訂正符号化を施し、前記情報ビットよりビット長の長い符号化データを生成する符号化動作、前記符号化データの前記第1の論理値のビットに対応する選択された前記メモリセルの前記可変抵抗素子の両端の電極に第1極性の書き換え電圧パルスを印加し、前記可変抵抗素子を前記低抵抗状態に遷移させる第1書き換え動作、前記符号化データの前記第2の論理値のビットに対応する選択された前記メモリセルの前記可変抵抗素子の両端の電極に前記第1極性とは極性が逆で、電圧振幅が前記第2の電圧範囲内にある書き換え電圧パルスを印加し、前記可変抵抗素子を高抵抗状態に遷移させる第2書き換え動作、読み出し電圧パルスを前記符号化データに対応する複数の選択された前記メモリセルの前記可変抵抗素子の両端の電極に印加して、当該選択された前記メモリセルの前記抵抗状態を読み出し、前記符号化データとして読み出す読み出し動作、及び、前記読み出し動作により読み出された前記符号化データの誤りを検出し、誤りが検出されたビットを訂正する復号化動作を制御する制御回路を備え、前記制御回路は、前記復号化動作において読み出された符号化データの誤りが検出された場合、当該誤りの誤り位置に対応する前記メモリセルを選択し、当該誤り位置に対応する全ての前記メモリセルに対して前記第1書き換え動作を実行して、前記メモリセルアレイに記憶されている前記符号化データに対する訂正書き込み動作を制御することを第1の特徴とする。上記第1の特徴の本発明に係る半導体記憶装置は、前記可変抵抗素子が、電圧振幅が前記第2の電圧範囲内にある書き換え電圧パルスを印加した場合に、遷移後の高抵抗状態の抵抗値が時間の経過とともに上昇する保持特性を有している場合に好適である。尚、以降の説明において、第1の論理値を0、第2の論理値を1とし、可変抵抗素子の低抵抗状態を論理値0、高抵抗状態を論理値1に割り当てることとする。そして、論理値0に対応する可変抵抗素子の低抵抗状態を0状態と、論理値1に対応する可変抵抗素子の高抵抗状態を1状態と、適宜称する。本発明では、可変抵抗素子の抵抗状態を高抵抗状態に遷移させる際に、電圧振幅が上記第2の電圧範囲内にある書き換え電圧パルスを印加して高抵抗状態1状態への書き換え動作を実行する。この場合、長期保持後のデータ誤りは、低抵抗状態0状態であるべきビットが高抵抗化し1状態に変化する誤りは発生しうるが、高抵抗状態1状態であるべきビットが低抵抗化し0状態に変化する誤りは発生しない。従って、符号化データの復号化後の誤り検出動作において誤りが検出されたとすれば、それは論理値1であるべきビットが0になっている場合に限られる。従って、誤りが検出された場合、当該誤りデータについて、論理値0であるべきビットが1になったのか、論理値1であるべきビットが0になったのかを判断することなく、常に論理値0であるべきビットが1になったものと推定し、誤りが検出された全てのメモリセルの可変抵抗素子に対して、常に、論理値0に書き込むための書き換え電圧パルスを印加することで、訂正書き込み動作を行うことができる。この結果、符号化データの訂正に要する時間を短縮することができる。更に、上記第1の特徴の本発明に係る半導体記憶装置は、前記訂正書き込み動作において、前記第1書き換え動作を実行する前に、前記誤り位置に対応する全ての前記メモリセルに対して前記第2書き換え動作を実行することが好ましい。誤りが検出された全てのメモリセルの可変抵抗素子に対し、論理値0に書き込むための書き換え電圧パルスを印加する前に、論理値1に書き込むための書き換え電圧パルスを印加する第2書き換え動作を実行することで、可変抵抗素子の抵抗状態を1状態高抵抗状態に遷移させてから0状態低抵抗状態への書き換えを行い、より精確に可変抵抗素子を0状態へ書き換えることができる。更に、上記第1の特徴の本発明に係る半導体記憶装置は、前記制御回路は、前記復号化動作において読み出された符号化データの誤りが検出された場合、当該誤りの誤り位置に対応する全ての前記メモリセルの前記可変抵抗素子の抵抗状態を前記低抵抗状態に設定して、前記訂正書き込み動作の実行と並行して、誤り訂正後の復号化されたデータを出力する読み出し出力動作の実行を制御することを第2の特徴とする。上記第2の特徴の半導体記憶装置に依れば、符号化データの誤りが検出された場合、当該符号化データを訂正して再度読み出すのではなく、誤りデータが訂正された復号化データを出力するように制御することでデータを出力するまでの時間を短縮することができ、高速でデータ出力及びエラー訂正を行うことができる。ここで、発生しうる誤りは、上述の通り、論理値0であるべきビットが1になっている場合に限られるため、読み出し出力動作において、誤りデータに対しては常に論理値0低抵抗状態に対応する論理値が出力される。また、可変抵抗素子の書き込み、消去、および読み出しに要する時間がいずれも数10n秒~100n秒程度とほぼ同程度であることを利用し、読み出し出力動作と、訂正書き込み動作を同時並行して実行することができる。また、メモリ使用者にメモリセルの訂正にかかる時間を意識させないで済む。更に、上記第1又は第2の特徴の本発明に係る半導体記憶装置は、設定した周期のリフレッシュ要求信号を生成する信号発生回路を備え、前記制御回路が、前記リフレッシュ要求信号に同期して、前記読み出し動作、前記復号化動作、及び、前記訂正書き込み動作が実行されるように制御することを第3の特徴とする。一般に、データの保持特性は時間の経過に伴って悪化するものであるところ、上記第3の特徴の半導体記憶装置に依れば、リフレッシュ要求信号に同期して訂正書き込み動作が制御されることで、長期間のデータ保持により生じるデータ誤りを効率よく訂正することができる。更に、上記第3の特徴の本発明に係る半導体記憶装置は、検知された温度に応じた動作モードを保持するモードレジスタを備え、前記動作モードに応じて、前記リフレッシュ要求信号の設定周期が変更されることが好ましい。更に、上記第3の特徴の本発明に係る半導体記憶装置は、前記リフレッシュ要求信号の周期が、温度上昇に伴って単調に減少するように設定されることが好ましい。一般に、データの保持特性はメモリの使用環境温度が上昇するほど悪化するものであるので、訂正書き込み動作を行うためのリフレッシュ要求信号を、温度上昇に伴ってその周期が短くなるように設定しておくことで、長期間のデータ保持により生じるデータ誤りを効率よく訂正することができる。更に、上記第1乃至第3の何れかの特徴の本発明に係る半導体記憶装置は、前記符号化データが、前記情報ビットに検査ビットが付加されてなり、前記読み出し動作の後、前記復号化動作の前において、前記制御回路は、前記読み出し動作において読み出された前記符号化データのうち前記情報ビットに対して前記誤り訂正符号化を施し、前記検査ビットを生成する第2の符号化動作、及び、前記読み出し動作において読み出された前記符号化データのうち前記検査ビットと、前記第2の符号化動作により生成された前記検査ビットとを比較する比較動作を制御し、双方の前記検査ビットが一致する場合、前記符号化データの誤りが無いと判定し、前記復号化動作を行わないことを第4の特徴とする。上記第4の特徴の半導体記憶装置に依れば、符号化データの読み出し動作の後、復号化動作において通常の誤り検出処理を行う代わりに、読み出された情報ビットを符号化し、当該符号化により生成される検査ビットと、読み出された検査ビットを比較することで、符号化データの誤り検出処理を行う。そして、当該比較動作において双方の検査ビットが一致する場合は、データ誤りが検出されなかったものとみなし、双方の検査ビットが不一致の場合に限り、データ誤りが検出されたとみなして復号化動作を行い、誤りが存在する位置を特定する。このように、処理に非常に時間のかかる復号化動作に代えて、比較的処理時間の短い第2の符号化動作により誤り検出を行うことで、高い信頼性を維持しながら、読み出し処理に要する時間を全体で短縮することが可能になる。この場合、誤りが検出される場合には、読み出し処理において第2の符号化動作、比較動作、及び復号化動作の夫々を実行することとなり、第2の符号化動作と比較動作の分だけ読み出し処理に要する時間は増加することとなる。このため、エラーが頻発する場合には、全体で読み出し処理時間の短縮は期待できないが、抵抗変化メモリにおける通常のエラー発生率を考慮すると、復号化動作に代えて、第2の符号化動作と比較動作を実行することにより、全体では、処理時間の短縮が期待できる。更に、上記第1乃至第4の何れかの特徴の本発明に係る半導体記憶装置は、前記可変抵抗体が、Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nbの少なくとも何れかの金属の酸化物もしくは酸窒化物を含んでなることが好ましい。従って、本発明に依れば、長期間のデータ保持後に発生する可能性のあるデータの誤りを検出、及び訂正するに当たり、効率よくデータ訂正を行うことのできる半導体記憶装置を実現することができる。第1実施形態本発明の一実施形態に係る半導体記憶装置以降、適宜本発明装置1と称すの概略の回路構成を図1に示す。本発明装置1は、大きく分けて、メモリセルアレイ部101とメモリコントローラ部102で構成される。メモリコントローラ部102は、入力データである複数の情報ビットに対して誤り訂正用の検査ビットを付加する誤り訂正符号化を施し、情報ビットよりビット長の長い符号化データを生成するエンコーダ回路103、入力アドレスで特定されるメモリセルアレイ部101内のメモリセルアレイのメモリセルに対し、当該符号化データの書き込み、および読み出し動作を制御するコントローラ104、コントローラ104を介して読み出された符号化データ情報ビット検査ビットを復号化するとともに、復号化されたデータ内に誤りがないか検出し、誤りを訂正するデコーダ回路105を備えてなる。デコーダ回路105は、復号化されたデータ内の誤りが検出された場合に当該誤りのビット位置を特定するECC回路106、及び、正常なビットはそのまま出力し誤ったビットに対してはデータを反転させ、訂正して出力する出力制御回路107を、その内部に備える。尚、コントローラ104は、書き込みおよび読み出し動作の制御のほか、エンコーダ回路103、デコーダ回路105、ECC回路106、及び、出力制御回路107の各動作の制御を行う。尚、図1には示されていないが、メモリセルアレイ部101は、書き込みおよび読み出し動作の際に、当該動作対象の特定のメモリセルを選択する列選択回路行選択回路、及び、書き込みおよび読み出し動作のための動作電圧を供給し、当該動作電圧を選択された特定のメモリセルに印加する回路を備えている。メモリセルアレイ部101は、メモリセルアレイ110を備えてなるが、当該メモリセルアレイ110は複数例えば、4つのバンク110a~110dに分割されている。図2にメモリセルアレイを構成する各バンクの構成例を示す。各バンク110a~110dは、1つのトランジスタTと1つの可変抵抗素子Rを備え、トランジスタTのソース或いはドレインの一端と可変抵抗素子Rの一端が接続されてなるメモリセルMを複数備えて構成されている。各バンク110a~110dは、m×n個のメモリセルMが、行方向図2の横方向および列方向図2の縦方向にマトリクス状に配置され、個々のメモリセルMにおいて、同一列に配列されるメモリセルの可変抵抗素子の他端は、夫々、列方向に延伸するビット線BLii=1~mに接続され、同一行に配列されるメモリセルのトランジスタのゲートには、夫々、行方向に延伸するワード線WLjj=1~nが接続されている。一方、同一列に配列されるメモリセルのトランジスタのソース或いはドレインの他端は、夫々、列方向に延伸するソース線SLkk=1~nに接続されている。尚、ソース線SLkについては、夫々が行方向に延伸する構成としてもよいし、メモリセルアレイ内の全てのソース線を共通としてもよく、その構成は特に限定しない。本実施形態において、各バンク110a~110dは、トランジスタTのゲート電圧の印加状態によって、メモリセルMの選択非選択を切り替え、可変抵抗素子Rの一端、及び、トランジスタTのソース或いはドレインの他端への電圧印加状態によってメモリセルMの動作を切り替えるように構成されている。各ビット線BLiは夫々ビット線選択回路列選択回路111に接続され、各ワード線WLjは夫々ワード線選択回路行選択回路112に接続され、各ソース線SLkは夫々ソース線選択回路113に接続されている。メモリコントローラ部102は、動作対象のメモリセルのアドレスが入力されると、当該動作対象のメモリセルの属するバンクを特定し、各選択回路111~113が、メモリコントローラ部102からの指示に基づき、当該特定されたバンクのビット線、ワード線及びソース線をアドレス入力に応じて選択し、選択された、或いは非選択のビット線、ワード線及びソース線に、夫々、メモリ動作に必要な電圧を各別に印加する。各バンク110a~110dは、夫々においてビット線およびワード線が別々で、ワード線選択回路112とビット線選択回路111によりメモリセルが独立して選択されるものとしてもよいし、少なくとも何れかのバンク間においてワード線を共有し、共通のワード線選択回路112によりメモリセルが選択されるものとしてもよい。このような構成とすることで、各バンク毎に、選択されたメモリセルのメモリ動作を独立して行うことができる。尚、バンク間でワード線が共有されている場合には、当該バンク同士でワード線が異なるメモリセルを選択して、メモリ動作を独立して行うことはできないが、当該バンク同士で同一のワード線に接続するメモリセルに対しては、メモリ動作を独立して行うことができる。可変抵抗素子Rは、金属酸化物で構成される可変抵抗体の両端に電極を担持してなる素子であり、当該可変抵抗体の材料としてはAl、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nbの各酸化物もしくは酸窒化物が挙げられる。ここで、当該可変抵抗体を担持する電極の材料としては、一方の電極には仕事関数の大きなもの例えば、TiN、Pt、Irなどを用いて第1電極とし、他方の電極には金属酸化物の酸素欠損による不純物準位と同程度の仕事関数を有するもの例えば、Ta、Alなどを用いて第2電極とする。より好ましくは、仕事関数が4.5eV以上のものを第1電極として、仕事関数が4.5V以下のものを第2電極として用いるとよい。このとき、電極と金属酸化物との界面は、第2電極側ではオーミック接合となり、第1電極側では非オーミック接合ショットキー接合となる。上記の可変抵抗素子Rを高抵抗状態から低抵抗状態に遷移させるには、例えば、1.8V、50nsecの電圧パルスをメモリセルのビット線とソース線間に印加する。一方、可変抵抗素子Rを低抵抗状態から高抵抗状態に遷移させるには、低抵抗化時とは極性が逆の、例えば、-1.5V、50nsecの電圧パルスをメモリセルのビット線とソース線間に印加する。ここで、可変抵抗素子Rの低抵抗状態を論理値0、高抵抗状態を論理値1とし、選択されたメモリセルの可変抵抗素子Rに対し、0状態を書き込む動作を第1書き換え動作、1状態を書き込む動作を第2書き換え動作と、夫々称する。この場合、ソース線に0Vを印加した状態で、選択ビット線側から1.8V、50nsecの電圧パルスを印加して第1書き換え動作を実行し、選択ビット線に1.5Vを印加した状態で、選択ソース線側から0V、50nsecの電圧パルスを印加して第2書き換え動作を実行する構成とすることができる。このとき、可変抵抗素子Rの抵抗状態の書き換えは、印加する電圧或いは電流を制御することで行うことができ、異なる情報を記憶する毎に、可変抵抗素子に印加する電圧パルスの回数や印加時間を調整する必要がないため、複雑なアルゴリズムを必要としない。尚、本発明装置1で用いられる誤り訂正に係る符号化方法誤り訂正符号については、種々の公知の構成が利用可能である。例えば、リードソロモン符号ReedSolomonCodingやBCHBoseChaudhuriHocquenghem符号化等の巡回符号、ハミング符号、又は、低密度パリティ検査符号LowDensityParityCheckcodeLDPCを利用することができるが、これに限られるものではない。本発明装置1では、メモリセルアレイ110に記憶されるべきデータは、エンコーダ回路103によって、複数ビットを有する情報ビット毎に誤り訂正符号化がされ、検査ビットが付加された符号化データがメモリセルアレイに記憶されるため、メモリセルアレイに記憶されるデータを読み出すにあたっては、当該符号化データ単位で、複数のメモリセルの情報をまとめて読み出す必要がある。このとき、情報ビットと検査ビットは夫々別のバンクに保存するようにしても、同一のバンク内に保存するようにしても、どちらでも構わない。また、情報ビットの各ビットが、バンク毎に分割して保存されるようにしても構わない。以下に、可変抵抗素子Rのスイッチング特性可変抵抗特性とデータ保持特性との関係について説明する。ここで、スイッチング特性とは、二端子構造の可変抵抗素子の両端子間に電圧パルスを印加し、可変抵抗素子の抵抗特性を二以上の抵抗状態間で遷移させる場合の電圧パルスの印加条件と可変抵抗素子の抵抗状態との間の関係をいう。第1電極として窒化チタンTiN、第2電極としてタンタルTaを用い、当該第1電極と第2電極の間に酸化ハフニウムで構成される可変抵抗体を挟持した可変抵抗素子Rを備えるメモリセルMに対し、第1書き換え動作における電圧印加条件を、選択トランジスタTW=1.8μmのゲート電圧を1.7V、選択ソース線を0Vに設定した状態で、5.0V、50nsecの書き換え電圧パルスを選択ビット線側から印加して、可変抵抗素子Rの抵抗状態を低抵抗状態に遷移させた。その後、第2書き換え動作における電圧印加条件として、選択トランジスタのゲート電圧を9.0V、選択ビット線を0Vに設定した状態で、選択ソース線側から、電圧振幅が異なる電圧パルスを印加して可変抵抗素子Rの抵抗状態を高抵抗状態に遷移させた。このときの第2書き換え動作における電圧パルスの電圧振幅と遷移後の抵抗状態の抵抗値との関係を図3に示す。図3に示すように、可変抵抗素子Rは、印加される電圧パルスの電圧振幅が第1の電圧範囲印加時間が10nsecの場合、1.8V以下にあるときは抵抗値が低抵抗状態から大きく変化せず略一定の第1の抵抗変化を示す。しかしながら、当該電圧振幅を上昇させるに従って、当該電圧振幅が第2の電圧範囲印加時間が10nsecの場合、1.8V~2.5Vにあるときは抵抗値が所定のピーク値に向って上昇する第2の抵抗変化、及び、当該電圧振幅が第3の電圧範囲印加時間が10nsecの場合、2.5V以上にあるときは抵抗値が前記ピーク値から前記低抵抗状態の抵抗値に向って減少する第3の抵抗変化を、順に示す。また、印加される書き換え電圧パルスのパルス印加時間を変えて同様の実験を行った場合、図3から、パルス印加時間が長いほど抵抗値がピーク値をとる書き換え電圧パルスの電圧振幅が減少し、印加電圧の変化に応じた抵抗値の増減が急峻となることが分かる。更に、第1書き換え動作における電圧印加条件を、選択トランジスタTのゲート電圧を1.6V、選択ソース線を0Vに設定した状態で、5.0V、50nsecの書き換え電圧パルスを選択ビット線側から印加して、可変抵抗素子Rの抵抗状態を低抵抗状態に遷移させた。その後、第2書き換え動作における電圧印加条件として、選択トランジスタのゲート電圧を9.0V、選択ビット線を0Vに設定した状態で、パルス印加時間を50nsecに固定し、選択ソース線側から電圧振幅が夫々異なる電圧パルスを印加して可変抵抗素子Rの抵抗状態を高抵抗状態に遷移させた。このときの第1書き換え動作後の低抵抗状態と第2書き換え動作後の高抵抗状態の抵抗値の関係を図4に示す。図4に示すスイッチング特性を有する可変抵抗素子Rに対し、150°Cの熱に長時間晒した。このときの加熱時間と抵抗値の関係を図5及び図6に示す。図5は第2書き換え動作の印加電圧パルスの電圧振幅が第2の電圧範囲1.5Vまたは1.6Vの場合、図6は第2書き換え動作の印加電圧パルスの電圧振幅が第3の電圧範囲1.8Vまたは1.9Vの場合の結果である。図5から、第2書き換え動作の印加電圧パルスの電圧振幅が第2の電圧範囲内にある場合、長時間の加熱によって抵抗値は増加傾向にある。これに対し、図6から、第2書き換え条件の印加電圧パルスの電圧振幅が第3の電圧範囲内にある場合、長時間の加熱によって抵抗値は減少傾向にあることが分かる。従って、印加電圧パルスの電圧振幅が第2の電圧範囲内にある条件で第2書き換え動作を行えば、長期間保持後の使用時のデータ誤りは、低抵抗状態0状態であるべきビットが高抵抗化し1状態に変化した誤りに限られる。本発明では、上記の特性を利用し、ECCの符号化データの誤り検出において誤りが発見された場合は、低抵抗状態0状態であるべきビットが高抵抗状態1状態に変化した誤りであると推定し、誤りが検出されたメモリセルの可変抵抗素子の抵抗状態を判断する工程を省略するとともに、誤りが発見された全ての可変抵抗素子の抵抗状態を訂正するための書き込み動作を、低抵抗状態へ遷移させるための書き換え電圧パルスを印加することで実行する。これにより、訂正動作に要する時間を大幅に短縮することが可能となる。次に、本発明装置1の符号化データの誤り検出、及び訂正書き込み方法について、図7のフローチャートを参照して説明する。先ず、メモリコントローラ部102に、読み出し対象のメモリセルのアドレスが入力されるステップ200。すると、メモリコントローラ部102内のコントローラ104が、入力アドレスに対応する複数のメモリセルを特定し、当該複数のメモリセルに対して可変抵抗素子の抵抗状態を読み出し、符号化データの読み出しを行うステップ201:読み出し動作。好適には、当該入力アドレスを開始アドレスとして、同一のワード線に接続する複数のメモリセルを、符号化データのビット数に相当する数だけ選択し、当該複数のメモリセルに接続する複数のビット線に同時に読み出し電圧を印加する。或いは、当該複数のメモリセルに共通に接続するソース線から読み出し電圧を印加しても構わない。このときの読み出し電圧としては第1及び第2書き換え動作における書き換え電圧パルスよりも低い電圧例えば、0.3Vとする。尚、当該読み出し電圧パルスの電圧振幅は、第1或いは第2の書き換え電圧動作における書き換え電圧パルスよりも絶対値が低く、可変抵抗素子の抵抗値が大きく変動しない電圧であればどのような電圧を用いてもよい。次に、デコーダ回路105が、読み出された符号化データを復号化するステップ202:復号化動作。次に、デコーダ回路105が、誤り訂正符号に基づき、復号化されたデータ内に誤りがあるかどうかを検出するステップ203:誤り検出動作。誤りが検出された場合、誤り訂正符号に基づいて、ECC回路106が、データ誤りのあったアドレスを特定する。ステップ203でデータの誤りが検出された場合、誤りが検出されたアドレスのメモリセルの可変抵抗素子に書き換え電圧パルスを印加し、符号化データの誤りを訂正するステップ204:訂正書き込み動作。このとき、誤りは0であるべきビットが1になっている場合に限られるため、誤りが検出された全てのメモリセルに対して、可変抵抗素子を0状態に書き換えるための書き換え電圧パルスを印加すればよい。即ち、誤りが検出された全てのメモリセルに対して、第1書き換え動作を行うだけでよい。尚、このとき第1書き換え動作を実行する前に第2書き換え動作を実行し、誤りが検出されたメモリセルの可変抵抗素子の抵抗状態を、一旦1状態に遷移させてから0状態への書き換えを行うことで、より精確に可変抵抗素子の誤り訂正を行うことができる。ステップ203でデータの誤りが検出された場合、ステップ204において、誤りが検出されたアドレスのメモリセルの可変抵抗素子に第1の書き換え電圧パルスを印加し、データの誤りを訂正する訂正書き込み動作を行うとともに、更に、当該訂正書き込み動作と並行して、出力制御回路107が、読み出したデータの誤りビットのデータを反転させ、真のデータを出力する。このとき、データの誤りは0であるべきビットが1になっている場合に限られるため、出力制御回路107は、全ての誤りビットに対して0を出力する動作を行う読み出し出力動作。読み出し出力動作の実行中は、少なくとも同一バンク内のメモリセルに対して新たな読み出し動作を行わないため、当該読み出し出力動作の実行中の時間に訂正書き込み動作を実行させることで、高速なデータの読み出しを実現することができる。第2実施形態本発明装置1の符号化データの誤り検出、及び訂正書き込み方法について、更に別のフローチャートを図8に示す。図8に示すフローチャートでは、読み出し動作の後、復号化動作の前に、読み出された情報ビットの符号化により生成される検査ビットと、読み出された検査ビットとを比較することで誤りの検出を行い、双方の検査ビットが一致する場合、誤りはないと判定し、誤り訂正を行わない。双方の検査ビットが不一致の場合に限り、復号化動作を行い、誤り訂正符号に基づき、データ誤りのあったアドレスを特定する。先ず、図8において、メモリコントローラ部102に、読み出し対象のメモリセルのアドレスが入力されるステップ300と、メモリコントローラ部102内のコントローラ104が、入力アドレスに対応する複数のメモリセルを特定し、当該複数のメモリセルに対して可変抵抗素子の抵抗状態を読み出し、符号化データの読み出しを行うステップ301:読み出し動作。これらは、夫々、第1実施形態図7におけるアドレス入力動作ステップ200、及び、読み出し動作ステップ201と同様であり、詳細な説明を割愛する。次に、エンコーダ回路103が、ステップ301において読み出された符号化データのうち情報ビットを誤り訂正符号化し、当該読み出された情報ビットに対する検査ビットを生成するステップ302:第2符号化動作。すると、コントローラ104が、ステップ301において読み出された符号化データのうち検査ビットと、ステップ302において生成された検査ビットを比較し、両者が一致するか否かを判定するステップ303:比較動作。両者が一致する場合、データ誤りはないとみなし、データ訂正を行わず、動作を完了する。ステップ303で検査ビット同士が不一致の場合、デコーダ回路105が、読み出された符号化データを復号化し、誤り訂正符号に基づいて、ECC回路106が、データ誤りのあったアドレスを特定するステップ304:復号化動作。そして、誤りが検出されたアドレスのメモリセルの可変抵抗素子に書き換え電圧パルスを印加し、符号化データの誤りを訂正するステップ305:訂正書き込み動作。更に、当該訂正書き込み動作と並行して、出力制御回路107が、読み出したデータの誤りビットのデータを反転させ、真のデータを出力する。当該動作は、第1実施形態図7における訂正書き込み動作および読み出し出力動作ステップ204と同様であり、詳細な説明を割愛する。上記の誤り検出および誤り訂正方法では、処理に非常に時間のかかる復号化動作を極力行わないため、高い信頼性を維持しながら、読み出し動作に要する時間を短縮することができる。第3実施形態上述の通り、本発明装置1は、ECCの誤り検出動作においてデータの誤りが検出された場合、誤り訂正符号に基づき、メモリセルアレイ内の当該誤りが検出されたアドレスのメモリセルに対して第1書き換え動作を実行する構成である。一方で、高温で長時間動作させるといった場合、データ保持力の弱いビットで誤りが検出される可能性が増大する。図9は、第1電極として窒化チタンTiN、第2電極としてタンタルTaを用い、当該第1電極と第2電極の間に酸化ハフニウムで構成される可変抵抗体を挟持した256ビットの上述の可変抵抗素子Rに対して、第1書き換え動作により低抵抗状態に遷移させた後の高温におけるデータ保持特性を、抵抗値の上昇によりデータを保持できなくなったエラービットの累積確率として、使用温度が120°C、135°C、150°Cの場合に示すものである。図9に示すように、メモリセルの温度が高温になるほど、短時間でエラーが起きるビット数が増大する。このため、メモリ使用中は、定期的に訂正書き込み動作を行い、メモリセルに保持されている記憶状態をリフレッシュしておくことが好ましい。図10に本発明の一実施形態に係る半導体記憶装置以降、適宜本発明装置2と称すの概略の回路構成を示す。本発明装置2は、本発明1と同様、メモリセルアレイ部101とメモリコントローラ部102で構成され、メモリコントローラ部102は、エンコーダ回路103、コントローラ104、及び、ECC回路106と出力制御回路107とを備えたデコーダ回路105を備えてなる。更に、本発明装置2は、カウンタ108、及び、リフレッシュコントローラ109を、メモリコントローラ部102内に備えてなる。リフレッシュコントローラ109は、所定の周期毎にカウンタ108の動作のためのクロック信号を生成し、カウンタ108に出力する。カウンタ108は、リフレッシュコントローラ109からのクロック信号を受けるたびにカウント値を増加させる。当該カウント値が所定値に達すると、カウンタ108は、当該カウント値をリセットするとともに、メモリセルに保持されている記憶状態を読み出させリフレッシュ動作を行わせるためのリフレッシュ要求信号を、コントローラ104に出力する。そして、当該リフレッシュ要求信号を受け、コントローラ104が、リフレッシュ動作を行うようにメモリセルアレイ部101を制御する。これにより、所定の設定周期毎に、定期的にリフレッシュ動作を行うことができる。以下に、本発明装置2のリフレッシュ動作について、図11のフローチャートを参照して説明する。カウンタ108は、カウント値をリフレッシュコントローラからの信号に応じて増加させ、カウント値が所定値に達すると、リフレッシュ要求信号をメモリコントローラ部102内のコントローラ104に出力するステップ400:リフレッシュ要求。すると、コントローラ104は、リフレッシュ要求信号を受け、リフレッシュ動作対象の複数のメモリセルを指定し、当該複数のメモリセルに対して可変抵抗素子の抵抗状態を読み出し、符号化データの読み出しを行うステップ401:読み出し動作。次に、デコーダ回路105が、読み出された符号化データを復号化するステップ402:復号化動作。次に、デコーダ回路105が、誤り訂正符号に基づき、復号化されたデータ内に誤りがあるかどうかを検出するステップ403:誤り検出動作。誤りが検出された場合、誤り訂正符号に基づいて、ECC回路106が、データ誤りのあったアドレスを特定し、符号化データの誤りを、誤りが検出されたメモリセルに対して第1書き換え動作を行うことで訂正するステップ404:訂正書き込み動作。尚、上記ステップ401における読み出し動作、上記ステップ402における復号化動作、及び、上記ステップ403における訂正書き込み動作は、夫々、図7のフローチャートに示す読み出し動作、復号化動作、及び、訂正書き込み動作と略同様であるため、詳細な説明を割愛した。また、読み出し動作ステップ401後の各動作については、図7の復号化動作ステップ202、誤り検出動作ステップ203、及び、訂正書き込み動作ステップ204に従って動作する代わりに、図8の第2符号化動作ステップ302、比較動作ステップ303、復号化動作ステップ304、及び、訂正書き込み動作ステップ305に従って動作する構成としてもよい。図12に示す半導体記憶装置以降、適宜本発明装置3と称すは、本発明装置2の他の構成例を示す概略の回路構成図であり、リフレッシュコントローラ109内部に、モードレジスタ114を備える。モードレジスタ114には、複数の動作モードのうちの一の動作モードが、検知された温度に応じて保持されている。当該動作モードに応じて、リフレッシュコントローラ109により生成されるカウンタ108の動作クロックが変更され、これによりリフレッシュ要求信号の周期が変更される構成である。図9より、メモリセルの温度が高温になるほど、エラーが起きる可能性は増大する。従って、リフレッシュ要求信号の周期が、温度上昇に伴い単調に減少するように設定しておくことで、リフレッシュ動作を効率的に行うことができる。また、メモリセルの温度が低温の場合、リフレッシュ要求信号の周期を長めに設定することができるため、温度が低いほどリフレッシュ動作の回数は少なくて済み、結果として消費電力を低減できる。以下に、別実施形態について説明する。1上記実施形態では、メモリセルアレイ110が4つのバンク110a~110dのからなる場合について説明したが、本発明はこれに限られるものではない。本発明は、メモリセルアレイ110が複数のバンクに分割されていない場合にも勿論利用可能であるし、目的や必要とされる性能に応じてバンク数を適宜増減させることができる。2また、各バンク110a~110dのメモリセルアレイの構成については、図2に示した回路構成に限定されるわけではなく、可変抵抗素子と電流制御素子を備えたメモリセルをビット線とワード線を用いて夫々接続し、メモリセルアレイを成していれば、特にその回路構成について本発明が限定されるものではない。尚、図2では電流制限素子としてトランジスタを用いているが、可変抵抗素子に流れる電流を制限できるものであればトランジスタ以外のもの例えば、ダイオードを用いることができる。また、本実施形態では、可変抵抗素子のトランジスタと接続しない一端をビット線に接続しているが、可変抵抗素子のトランジスタと接続しない一端をソース線に接続する構成であっても構わない。本発明は、金属酸化物で構成される可変抵抗素子をメモリセルに備え、所望のメモリセル数を有する任意のメモリセルアレイに適用可能である。3また、上記実施形態において、メモリセルアレイ110が複数のバンクから構成される場合には、符号化データの読み出し動作と、別のバンクに属するメモリセルの訂正書き込み動作を同時並行して実行することで、メモリ使用者にメモリセルの訂正にかかる時間を意識させないで済む訂正書き込み方法を実現できる。図13に、複数のバンクを備えるメモリセルアレイ110における符号化データの誤り検出、及び訂正書き込み動作のタイミングチャートを、例として示す。しかしながら、本発明の動作制御方法は当該タイミングチャートで示す動作に限られるものではない。図13は、メモリセルアレイ110に記憶されたデータを読み出して出力する際に、制御クロックの動作サイクルにおいて、アドレス入力A、読み出し動作R、復号化動作D、誤り検出動作E、及び、訂正書き込み動作と読み出し出力動作W/Oの5つの動作シークエンスを、夫々1サイクルで行うものとなっている。尚、夫々の動作シークエンスは上述の図7におけるステップ200~204の各動作に対応している。尚、図13において、各動作サイクルt1~t16は、制御クロックの一クロックで各動作が完了するものとなっているが、各動作に制御クロックの複数クロックを要する場合がある。その場合、図13の各動作サイクルt1~t16は、各動作に要する最多の制御クロック数により定まる、同一の時間間隔とする。また、図13では、図面が煩雑になるのを避けるため、各動作サイクルに含まれる複数の制御クロックをまとめて一クロックとして説明している。図12において、各動作サイクルt1~t16は、夫々、図に示すクロックの立ち上がりタイミングで開始するものとし、各動作サイクルtii=1~16の開始時刻を、夫々、時刻tiと称する。これは、以降の図14と図15に示されるタイミングチャートについても同様とする。動作サイクルt2において、バンク1に対する読み出しアドレスが指定されると、動作サイクルt3において、当該読み出しアドレスに基づき特定される複数のメモリセルに対して、読み出し動作ステップ201を行い、符号化データを読み出す。一方、動作サイクルt3において、バンク2に対する読み出しアドレスが指定されると、動作サイクルt4において、当該読み出しアドレスに基づき特定される複数のメモリセルに対して、読み出し動作ステップ201を行い、符号化データを読み出す。このとき、バンク1における読み出したデータの復号化動作ステップ202が、バンク2における読み出し動作と並行して実行されている。一方、動作サイクルt4において、バンク3に対する読み出しアドレスが指定されると、動作サイクルt5において、当該読み出しアドレスに基づき特定される複数のメモリセルに対して、読み出し動作ステップ201を行い、符号化データを読み出す。このとき、バンク1における誤り検出動作ステップ203、及び、バンク2における読み出したデータの復号化動作ステップ202が、バンク3における読み出し動作と並行して実行されている。一方、動作サイクルt5において、バンク4に対する読み出しアドレスが指定されると、動作サイクルt6において、当該読み出しアドレスに基づき特定される複数のメモリセルに対して、読み出し動作ステップ201を行い、符号化データを読み出す。このとき、バンク1における訂正書き込み動作と読み出し出力動作ステップ204、バンク2における誤り検出動作ステップ203、及び、バンク3における読み出したデータの復号化動作ステップ202が、バンク4における読み出し動作と並行して実行されている。このとき、バンク1における訂正書き込み動作とバンク4における読み出し動作は、夫々異なるバンクの動作であるため同時に実行することが可能であり、各動作を並列に処理することで複数バンクに格納されたデータを効率よく読み出すことができる。これは以降の動作サイクルについても同様であり、動作サイクルt8においてバンク1における読み出し動作とバンク3における訂正書き込み動作が同時に実行され、動作サイクルt9においてバンク2における読み出し動作とバンク4における訂正動作が同時に実行され、動作サイクルt11においてバンク4における読み出し動作とバンク1における訂正動作が同時に実行されることができる。尚、図13では、アドレス入力A、読み出し動作R、復号化動作D、誤り検出動作E、及び、訂正書き込み動作と読み出し出力動作W/Oの5つの動作シークエンスで動作させているが、同一サイクル内でバンク同士の動作が重複しない範囲内において、シーケンスを追加することができる。図14は、符号化データのビット数が多いため、符号化データの読み出しを完了するのに二サイクル分の動作サイクルを必要とする場合のタイミングチャートである。尚、この場合であっても、訂正書き込み動作Wは、誤りが検出された高々数ビットのメモリセルに対し第1書き換え動作を行えばよいため、一動作サイクルで完了することが可能である。動作サイクルt7、t9、t11、t13、t15、及びt17において、異なるバンクにおける読み出し動作Rと訂正書き込み動作Wが、並列して実行されている。図15は、訂正動作Wにおいて、第1書き換え動作W1の前に第2書き換え動作W2を実行し、夫々の書き換え動作の実行に一動作サイクルを必要とする場合のタイミングチャートである。尚、この場合、第1書き換え動作W1と第2書き換え動作W2は、書き換え対象のバンクが異なる場合、並行して書き換え電圧パルスを印加することが可能である。従って、図15の動作サイクルt9では、バンク1における読み出し動作、バンク3における訂正書き込み動作のうち第1書き換え動作W1、及び、バンク4における訂正書き込み動作のうち第2の書き換えパルスの印加W2が、同時に、並列して実行されている。また、図15では、読み出し出力動作Oは、訂正書き込み動作の第2書き換え動作W2と同時に実行しているが、訂正書き込み動作の第1書き換え動作W1と同時に実行しても構わない。尚、図13~図15に示したタイミングチャートは、各バンク毎の動作が図7のフローチャートに基づいて実行される場合を例とするものであるが、図8のフローチャートに基づいて実行される場合についても、同様に、符号化データの読み出し動作と、別のバンクに属するメモリセルの訂正書き込み動作を同時並行して実行することができる。4上記実施形態において、読み出し動作、第1書き換え動作、第2書き換え動作の説明で用いた電圧パルスの電圧値やパルス幅は本発明を説明するための具体例であり、可変抵抗素子の特性を限定するものではない。同様に、図3、図4に示される低抵抗状態および高抵抗状態の抵抗値、抵抗特性の第1~第3の電圧範囲についても本発明を説明するための一例にすぎず、可変抵抗素子の特性を限定するものではない。5上記第2実施形態において、本発明装置3は、温度に応じてモードレジスタ114の動作モードが変更されると、カウンタ108の動作クロックの周期が変更され、これによりリフレッシュ要求信号が生成される周期が変更される構成であるが、本発明はこれに限られるものではなく、カウンタ108の動作クロックの周期を一定とし、温度に応じてモードレジスタ114の動作モードが変更されると、カウンタ108がリフレッシュ要求信号を出力するカウント値が変更され、これによりリフレッシュ要求信号が生成される周期が変更される構成とすることもできる。