半導体基板上に形成された第1MISFETと第2MISFETとを備え、前記第1MISFETは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有し、前記第2MISFETは、前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有する半導体装置の製造方法であって、a前記半導体基板を準備する工程、b前記a工程の後、前記半導体基板上に、シリコンと酸素とを含有する第1の膜を形成する工程、c前記b工程の後、前記第1の膜上に、マスク膜を形成する工程、d前記c工程の後、前記第1MISFETが形成される第1領域で前記第1の膜が露出し、前記第2MISFETが形成される第2領域で前記第1の膜が覆われるように、前記マスク膜をパターニングする工程、e前記d工程の後、前記第1領域で露出している前記第1の膜上に、金属を含有する第2の膜を形成する工程、f前記e工程の後、前記第2の膜に含有されている前記金属を、熱処理により、前記第1領域における前記第1の膜に添加する工程、g前記f工程の後、前記第2の膜と前記マスク膜を除去する工程、h前記g工程の後、前記半導体基板上に、導電体膜を形成する工程、i前記h工程の後、前記導電体膜と前記第1の膜とをパターニングすることで、前記第1領域において、前記導電体膜からなる前記第1ゲート電極と、前記金属が添加された前記第1の膜からなる前記第1ゲート絶縁膜とを形成し、前記第2領域において、前記導電体膜からなる前記第2ゲート電極と、前記金属が添加されていない前記第1の膜からなる前記第2ゲート絶縁膜とを形成する工程、を有することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法であって、前記d工程は、j前記c工程の後、前記第1領域で前記マスク膜が露出し、前記第2領域で前記マスク膜が覆われるように、フォトレジストパターンを形成する工程、k前記j工程の後、前記フォトレジストパターンをマスクとして、前記第1領域における前記マスク膜を途中までエッチングする工程、l前記k工程の後、前記フォトレジストパターンを除去する工程、m前記l工程の後、前記第1領域における前記マスク膜および前記第2領域における前記マスク膜をエッチングすることで、前記第1領域では前記マスク膜を除去して前記第1の膜を露出させ、前記第2領域では前記第1の膜が覆われるように前記マスク膜を残す工程、を有することを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法であって、前記k工程では、前記マスク膜をドライエッチングによりエッチングし、前記m工程では、前記第1領域における前記マスク膜および前記第2領域における前記マスク膜をウェットエッチングによりエッチングすることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法であって、前記l工程では、前記フォトレジストパターンをアッシング処理により除去することを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法であって、前記m工程にてエッチングする前記マスク膜の厚さは、前記k工程にてエッチングする前記マスク膜の厚さよりも薄いことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法であって、前記金属は、ハフニウムであることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法であって、前記マスク膜は、窒化チタンまたは窒化タンタルからなることを特徴とする半導体装置の製造方法。本発明者の検討によれば、次のことが分かった。前述したように、一方のMISFETにおけるゲート絶縁膜をシリコン酸化膜からなるものとし、他方のMISFETにおけるゲート絶縁膜をハフニウムHfなどの金属を含有する高誘電体膜とシリコン酸化膜との積層体とすることは、閾値電圧Vthの異なるMISFETを作り分けるために有効な手法である。ところが、従来の半導体装置の製造工程により閾値電圧Vthの異なるMISFETを作り分けた場合には、半導体装置の性能が低下しやすいことが分かった。従来の半導体装置の製造工程では、ハフニウムHfなどの金属の含有量が異なるゲート絶縁膜を作り分ける際に、フォトレジストパターンをエッチングマスクとして用いてパターニングを行う。しかし、例えば32nmノード以下のSRAMStaticRandomAccessMemoryなどの半導体装置については、フォトレジストパターンによりパターンを形成する工程において、n型MISFET形成領域およびp型MISFET形成領域でパターニングを形状精度良く行うことが困難であり、この形状精度の低下が半導体装置の性能を低下させる。また、フォトレジストパターンに含有される有機物などのゲート絶縁膜中への拡散、または、フォトレジストパターンの除去の際にプラズマによりゲート絶縁膜が受ける損傷などが、半導体装置の性能を低下させる。本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置の製造方法は、半導体基板上に形成された酸化シリコン膜などの絶縁膜の一部が窒化チタン膜などのマスク膜により覆われた状態で、ハフニウムなどの金属を含有する膜を形成してアニール処理することで、閾値電圧が大きいMISFETのゲート絶縁膜中に金属を添加し、閾値電圧が小さいMISFETのゲート絶縁膜中に金属を添加しないように作り分ける。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の性能を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1<半導体装置>本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、半導体素子としてMISFETを有する半導体装置である。図1は、実施の形態1の半導体装置の要部断面図である。図1に示されるように、本実施の形態の半導体装置に備えられるMISFETは、半導体基板1に形成される。半導体基板1は、例えば、単結晶シリコン基板である。半導体基板1の主面上には、素子分離領域2とMISFET形成領域活性領域AN1、AP1、AN2およびAP2が規定されている。MISFET形成領域AN1、AP1、AN2およびAP2は、素子分離領域2により区画された領域である。MISFET形成領域AN1は、nチャネル型のMISFETQN1が形成された領域n型MISFET形成領域AN1である。MISFET形成領域AP1は、pチャネル型のMISFETQP1が形成された領域p型MISFET形成領域AP1である。MISFET形成領域AN2は、nチャネル型のMISFETQN2が形成された領域n型MISFET形成領域AN2である。MISFET形成領域AP2は、pチャネル型のMISFETQP2が形成された領域p型MISFET形成領域AP2である。MISFET形成領域AN2に形成されたnチャネル型のMISFETQN2の閾値電圧Vthは、MISFET形成領域AN1に形成されたnチャネル型のMISFETQN1の閾値電圧Vthよりも小さい。MISFET形成領域AP2に形成されたpチャネル型のMISFETQP2の閾値電圧Vthは、MISFET形成領域AP1に形成されたpチャネル型のMISFETQP1の閾値電圧Vthよりも小さい。なお、本願明細書では、閾値電圧Vthの大小を比較するときは、閾値電圧Vthの絶対値の大小を比較するものとする。また、図1においては、理解を簡単にするために、MISFET形成領域AN1、AP1、AN2およびAP2を互いに隣接して示しているが、MISFET形成領域AN1、AP1、AN2およびAP2の実際の位置関係は、必要に応じて変更することができる。n型MISFET形成領域AN1およびAN2において、半導体基板1には、p型ウェル領域PWが形成されている。p型MISFET形成領域AP1およびAP2において、半導体基板1には、n型ウェル領域NWが形成されている。始めに、n型MISFET形成領域AN1に形成された、閾値電圧Vthが大きいnチャネル型のMISFETQN1の具体的な構成について説明する。nチャネル型のMISFETQN1は、半導体基板1の上部に形成されたゲート電極GEを有する。ゲート電極GEは、n型MISFET形成領域AN1において、半導体基板1に形成されたp型ウェル領域PW上に形成されている。また、nチャネル型のMISFETQN1は、ゲート電極GEと半導体基板1との間に形成されたゲート絶縁膜GI1を有する。すなわち、nチャネル型のMISFETQN1は、半導体基板1上に形成されたゲート絶縁膜GI1と、ゲート絶縁膜GI1上に形成されたゲート電極GEとを有する。ゲート電極GEとして、例えば不純物が導入されて低抵抗率とされている多結晶シリコンドープトポリシリコンからなる導電体膜が用いられる。あるいは、ゲート電極GEとして、例えば、窒化チタンTiN、窒化タンタルTaN、窒化タングステンWN、炭化チタンTiC、炭化タンタルTaC、炭化タングステンWCまたは窒化炭化タンタルTaCNのうち1種以上からなる導電体膜が用いられる。あるいは、上記したもののうち多結晶シリコン以外のものからなる導電体膜と、多結晶シリコンからなる導電体膜との積層構造であるMIPSMetalInsertedPolysiliconStack構造としてもよい。ゲート絶縁膜GI1は、シリコンと酸素と金属とを含有する。ゲート絶縁膜GI1は、例えば酸化シリコンSiOからなる絶縁膜3と、例えばハフニウムHfなどの金属が絶縁膜3中に拡散することで、絶縁膜3上に形成された金属含有絶縁膜3aとを有する。例えば酸化シリコンSiOからなる絶縁膜3上に、例えばハフニウムHf、ジルコニウムZr、チタンTi、アルミニウムAlなどの金属を含有する金属含有膜4後述する図13参照を形成し、アニール処理により絶縁膜3と金属含有膜4とを反応させた後、未反応の金属含有膜4を除去することで、絶縁膜3のうち半導体基板1と反対側の部分に金属含有絶縁膜3aを形成する。アニール処理の際に、金属含有膜4に含有されている金属が金属含有膜4と絶縁膜3との界面から絶縁膜3中に拡散することで、絶縁膜3のうち半導体基板1と反対側の部分が金属含有絶縁膜3aとなる。また、金属含有絶縁膜3a中では、ゲート電極GE側から半導体基板1側に向かって、例えばハフニウムHfなどの金属の濃度が減少する。ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。そして、n型MISFET形成領域AN1であって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、ソースドレイン領域SDが形成されている。n型MISFET形成領域AN1では、ソースドレイン領域SDは、例えばリンPまたはヒ素Asなどのn型の不純物を拡散させたn型半導体領域である。また、n型MISFET形成領域AN1では、半導体基板1中に、エクステンション領域EXとそれよりも高不純物濃度のソースドレイン領域SDとを形成することで、LDDLightlydopedDrain構造のソースドレイン領域が形成されている。なお、ソースドレイン領域SD上およびゲート電極GE上に、サリサイドSalicide:SelfAlignedSilicide技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することができる。次に、p型MISFET形成領域AP1に形成された、閾値電圧Vthが大きいpチャネル型のMISFETQP1の具体的な構成について説明する。pチャネル型のMISFETQP1は、半導体基板1の上部に形成されたゲート電極GEを有する。ゲート電極GEは、p型MISFET形成領域AP1において、半導体基板1に形成されたn型ウェル領域NW上に形成されている。また、pチャネル型のMISFETQP1は、ゲート電極GEと半導体基板1との間に形成されたゲート絶縁膜GI1を有する。すなわち、pチャネル型のMISFETQP1は、半導体基板1上に形成されたゲート絶縁膜GI1と、ゲート絶縁膜GI1上に形成されたゲート電極GEとを有する。ゲート電極GEとして、nチャネル型のMISFETQN1のゲート電極GEと同様の材料を用いることができる。ゲート絶縁膜GI1は、nチャネル型のMISFETQN1のゲート絶縁膜GI1と同様に、シリコンと酸素と金属とを含有し、例えば酸化シリコンSiOからなる絶縁膜3と、例えばハフニウムHfなどの金属が絶縁膜3中に拡散することで、絶縁膜3上に形成された金属含有絶縁膜3aとを有する。ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。そして、p型MISFET形成領域AP1であって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、ソースドレイン領域SDが形成されている。p型MISFET形成領域AP1では、ソースドレイン領域SDは、例えばホウ素Bなどのp型の不純物を拡散させたp型半導体領域である。また、p型MISFET形成領域AP1でも、半導体基板1中に、エクステンション領域EXが形成され、LDD構造のソースドレイン領域SDが形成されている。さらに、p型MISFET形成領域AP1でも、ソースドレイン領域SD上およびゲート電極GE上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。次に、n型MISFET形成領域AN2に形成された、閾値電圧Vthが小さいnチャネル型のMISFETQN2の具体的な構成について説明する。nチャネル型のMISFETQN2は、半導体基板1の上部に形成されたゲート電極GEを有する。ゲート電極GEは、n型MISFET形成領域AN2において、半導体基板1に形成されたp型ウェル領域PW上に形成されている。また、nチャネル型のMISFETQN2は、ゲート電極GEと半導体基板1との間に形成されたゲート絶縁膜GI2を有する。すなわち、nチャネル型のMISFETQN2は、半導体基板1上に形成されたゲート絶縁膜GI2と、ゲート絶縁膜GI2上に形成されたゲート電極GEとを有する。ゲート電極GEとして、nチャネル型のMISFETQN1のゲート電極GEと同様の材料を用いることができる。ゲート絶縁膜GI2は、シリコンと酸素とを含有する。ゲート絶縁膜GI2は、例えば酸化シリコンSiOからなる絶縁膜3を有する。ゲート絶縁膜GI2は、nチャネル型のMISFETQN1のゲート絶縁膜GI1と異なり、例えばハフニウムHfなどの金属を含まない。これにより、チャネル領域の不純物濃度を変えることなく、nチャネル型のMISFETQN2の閾値電圧Vthを、nチャネル型のMISFETQN1の閾値電圧Vthよりも小さくすることができる。そして、チャネル領域の不純物濃度を変えずに閾値電圧Vthを小さくすることで、チャネル長の短いMISFETのトランジスタ特性が劣化することを防止でき、半導体装置の性能を低下させることなく、閾値電圧Vthを任意に調整することができる。なお、以下では、ゲート絶縁膜GI2に例えばハフニウムHfからなる金属が含有されていない例について説明するが、ゲート絶縁膜GI2は、ゲート絶縁膜GI2中の金属例えばハフニウムHfの濃度が、ゲート絶縁膜GI1中の金属の濃度よりも小さければよい。したがって、例えば絶縁膜3自体をシリコンと酸素と金属とを含有するものとすることなどにより、ゲート絶縁膜GI2として、例えばハフニウムHfなどの金属を、ゲート絶縁膜GI1中の濃度よりも小さい濃度で含有するものを用いてもよい。ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。そして、n型MISFET形成領域AN2であって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、ソースドレイン領域SDが形成されている。n型MISFET形成領域AN2では、ソースドレイン領域SDは、例えばリンPまたはヒ素Asなどのn型の不純物を拡散させたn型半導体領域である。また、n型MISFET形成領域AN2でも、半導体基板1中に、エクステンション領域EXが形成され、LDD構造のソースドレイン領域SDが形成されている。さらに、n型MISFET形成領域AN2でも、ソースドレイン領域SD上およびゲート電極GE上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。次に、p型MISFET形成領域AP2に形成された、閾値電圧Vthが小さいpチャネル型のMISFETQP2の具体的な構成について説明する。pチャネル型のMISFETQP2は、半導体基板1の上部に形成されたゲート電極GEを有する。ゲート電極GEは、p型MISFET形成領域AP2において、半導体基板1に形成されたn型ウェル領域NW上に形成されている。また、pチャネル型のMISFETQP2は、ゲート電極GEと半導体基板1との間に形成されたゲート絶縁膜GI2を有する。すなわち、pチャネル型のMISFETQP2は、半導体基板1上に形成されたゲート絶縁膜GI2と、ゲート絶縁膜GI2上に形成されたゲート電極GEとを有する。ゲート電極GEとして、nチャネル型のMISFETQN2のゲート電極GEと同様の材料を用いることができる。ゲート絶縁膜GI2は、nチャネル型のMISFETQN2のゲート絶縁膜GI2と同様に、シリコンと酸素とを含有し、例えば酸化シリコンSiOからなる絶縁膜3を有する。ゲート絶縁膜GI2は、pチャネル型のMISFETQP1のゲート絶縁膜GI1と異なり、例えばハフニウムHfなどの金属を含まない。これにより、チャネル領域の不純物濃度を変えることなく、pチャネル型のMISFETQP2の閾値電圧Vthを、pチャネル型のMISFETQP1の閾値電圧Vthよりも小さくすることができる。そして、チャネル領域の不純物濃度を変えずに閾値電圧Vthを小さくすることで、チャネル長の短いMISFETのトランジスタ特性が劣化することを防止でき、半導体装置の性能を低下させることなく、閾値電圧Vthを任意に調整することができる。なお、MISFETQN2のゲート絶縁膜GI2と同様に、MISFETQP2のゲート絶縁膜GI2として、ゲート絶縁膜GI1中の濃度よりも小さい濃度で例えばハフニウムHfなどの金属を含有するものを用いてもよい。ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。そして、p型MISFET形成領域AP2であって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、ソースドレイン領域SDが形成されている。p型MISFET形成領域AP2では、ソースドレイン領域SDは、例えばホウ素Bなどのp型の不純物を拡散させたp型半導体領域である。また、p型MISFET形成領域AP2でも、半導体基板1中に、エクステンション領域EXが形成され、LDD構造のソースドレイン領域SDが形成されている。さらに、p型MISFET形成領域AP2でも、ソースドレイン領域SD上およびゲート電極GE上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。なお、図1を用いて説明する例では、MISFETQN1、QP1、QN2およびQP2における絶縁膜3は、理解を簡単にするために、等しい膜厚を有し、単一層からなる膜として表示されている。しかし、例えばコアトランジスタとしてのMISFET、I/OInput/OutputトランジスタとしてのMISFETなど、複数種類のMISFETを作り分けるために、コアトランジスタ形成領域、I/Oトランジスタ形成領域などの複数領域の間で、絶縁膜3を、異なる膜厚を有するものとするか、または、層数の異なる複数層を積層したものとしてもよい。さらに、例えばコアトランジスタ形成領域、I/Oトランジスタ形成領域などの複数領域の間で、絶縁膜3を、例えば窒化の有無など異なる組成を有するものとしてもよい。素子分離領域2では、半導体基板1の主面に、素子分離溝2aが形成されており、形成された素子分離溝2aに、絶縁膜2bが埋め込まれている。絶縁膜2bは、n型MISFET形成領域AN1に形成されたnチャネル型のMISFETQN1、p型MISFET形成領域AP1に形成されたpチャネル型のMISFETQP1、n型MISFET形成領域AN2に形成されたnチャネル型のMISFETQN2、および、p型MISFET形成領域AP2に形成されたpチャネル型のMISFETQP2を、互いに分離する。絶縁膜2bは、好適には酸化シリコン膜からなる。絶縁膜2bは、例えば、後述するようなSTIShallowTrenchIsolation法により形成される。上記した半導体基板1の主面表面全面上には、MISFETQN1、QP1、QN2およびQP2のゲート電極GE、サイドウォールスペーサSWおよびソースドレイン領域SDを覆うように、層間絶縁膜5が形成されている。層間絶縁膜5は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜窒化シリコン膜が下層側などからなり、層間絶縁膜5の上面は、MISFET形成領域AN1、AP1、AN2およびAP2でその高さがほぼ一致するように、平坦化されている。層間絶縁膜5にはコンタクトホールCNTが形成されており、コンタクトホールCNT内には、導電性のプラグPGが形成されている。コンタクトホールCNTおよびそれを埋め込むプラグPGは、MISFET形成領域AN1、AP1、AN2およびAP2のソースドレイン領域SD上およびゲート電極GE上などに形成されている。プラグPGの底部は、MISFET形成領域AN1、AP1、AN2およびAP2に形成されたソースドレイン領域SDおよびゲート電極GEと電気的に接続されている。プラグPGが埋め込まれた層間絶縁膜5上には、例えば酸化シリコン膜などからなる絶縁膜6が形成されており、絶縁膜6に形成された配線溝開口部内に第1層配線としての配線M1が形成されている。配線M1は、プラグPGを介して、MISFET形成領域AN1、AP1、AN2およびAP2に形成されたソースドレイン領域SDおよびゲート電極GEなどと電気的に接続されている。配線M1は、ダマシン技術ここではシングルダマシン技術により形成されているが、他の形態として、パターニングされた導体膜例えばタングステン配線またはアルミニウム配線により形成することもできる。<半導体装置の製造工程>本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図2および図3は、実施の形態1の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図4~図22は、実施の形態1の半導体装置の製造工程中の要部断面図である。まず、図4に示されるように、半導体基板1を準備する図2のステップS11。このステップS11では、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンSiなどからなる半導体基板1を準備する。次に、図5に示されるように、素子分離領域2で素子分離溝2aを形成する図2のステップS12。このステップS12では、半導体基板1をドライエッチングすることで、半導体基板1に例えば深さ300nm程度の素子分離溝2aを形成する。なお、ステップS12では、半導体基板1の主面表面全面上に、酸化シリコンからなる絶縁膜図示せず、窒化シリコンからなる絶縁膜図示せずを順次形成した後、フォトレジストパターン図示せずをエッチングマスクとしたドライエッチングにより素子分離溝2aを形成することができる。次に、図6に示されるように、素子分離領域2で絶縁膜2bを形成する図2のステップS13。このステップS13では、半導体基板1の主面表面全面上に、素子分離溝2aを埋め込むように、絶縁膜2bを形成し、素子分離溝2a内に埋め込まれた絶縁膜2bを焼き締めるための熱処理アニール処理を行った後、絶縁膜2bをCMPChemicalMechanicalPolishing:化学的機械的研磨法により研磨する。絶縁膜2bは、例えば酸化シリコン膜からなり、例えばプラズマCVDChemicalVaporDeposition:化学気相成長法により形成される。また、熱処理は、半導体基板1を例えば400~1200°C程度で熱処理することにより、行うことができる。なお、絶縁膜2bを形成する前に、素子分離溝2a内を含む半導体基板1の主面表面全面上に、例えば窒化シリコンからなる絶縁膜図示せずを薄く形成しておき、上記した熱処理によって素子分離溝2aの側壁が酸化することを防止するようにしてもよい。また、CMP法による研磨の後、素子分離溝2a内に埋め込まれた絶縁膜2bと半導体基板1との段差を低減する処置を行う。図6には、素子分離溝2a内の絶縁膜2bの上面の高さ位置が、半導体基板1の上面の高さ位置と略等しく、段差が低減された状態である場合が示されている。このようにして、図6に示されるように、素子分離領域2において、絶縁膜2bがSTI法により形成される。そして、半導体基板1においては、素子分離領域2によりMISFET形成領域活性領域AN1、AP1、AN2およびAP2が規定画定される。そして、そのMISFET形成領域AN1、AP1、AN2およびAP2に、以降の工程で種々の半導体素子例えば後述するMISFETであるQN1、QP1、QN2およびQP2などが形成される。次に、図7に示されるように、半導体基板1の上面から所定の深さに亘ってウェル領域を形成する工程を行う図2のステップS14。このステップS14では、ウェル領域を形成する工程を2回繰り返す。1回目は、半導体基板1中に、p型不純物例えば、ホウ素などを含有するp型ウェル領域PWを形成し、2回目は、半導体基板1中に、n型不純物例えば、リンやヒ素などを含有するn型ウェル領域NWを形成する。p型ウェル領域PWは、例えば、イオン注入法を用いて、半導体基板1中にp型不純物を導入することにより形成することができる。まず、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、MISFET形成領域AN1およびAN2に開口部を有するように、フォトレジストパターン図示せずを形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、5×1012~5×1013/cm2の濃度で、ホウ素Bをイオン打ち込みし、不純物の濃度不純物濃度が、5×1017~5×1018/cm3のp型ウェル領域PWを形成する。その後、フォトレジストパターンを除去する。n型ウェル領域NWは、例えば、イオン注入法を用いて、半導体基板1中にn型不純物を導入することにより形成することができる。まず、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、MISFET形成領域AP1およびAP2に開口部を有するように、フォトレジストパターン図示せずを形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、5×1012~5×1013/cm2の濃度で、リンPまたはヒ素Asをイオン打ち込みし、不純物の濃度不純物濃度が、5×1017~5×1018/cm3のn型ウェル領域NWを形成する。その後、フォトレジストパターンを除去する。次に、図8に示されるように、半導体基板1上に、絶縁膜3を形成する図2のステップS15。このステップS15では、半導体基板1の主面表面全面上に、例えば熱酸化法により、例えば厚さ2nm程度の酸化シリコンからなる絶縁膜3を形成する。次に、図9に示されるように、半導体基板1上に、マスク膜9を形成する図2のステップS16。このステップS16では、例えば、スパッタ法PVDPhysicalVaporDeposition法、熱CVD法などにより、例えば厚さ10~50nm程度のマスク膜9を形成する。マスク膜9は、後の工程図2のステップS18において、ドライエッチングによりMISFET形成領域AN1およびAP1における部分一部が除去され、後の工程図2のステップS20において、MISFET形成領域AN2およびAP2における絶縁膜3上に金属含有膜4図13参照が形成されることを防止する。また、マスク膜9は、後の工程図2のステップS22において、ウェットエッチングにより全てが除去される。そのため、マスク膜9として、窒化チタンTiNまたは窒化タンタルTaNからなる膜が、好適に用いられる。上記した材料を用いることにより、マスク膜9を形成する際は、容易に形成することができ、マスク膜9を一部除去する際は、容易に除去することができ、金属含有膜4を形成する際は、MISFET形成領域AN2およびAP2で絶縁膜3がマスク膜9に覆われた状態を保持することができ、その後マスク膜9の全てを除去する際は、容易に除去できるからである。次に、図10に示されるように、半導体基板1上に、フォトレジストパターンPR1を形成する図2のステップS17。このステップS17では、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、MISFET形成領域AN1およびAP1に開口部を有するように、フォトレジストパターンPR1を形成する。次に、図11に示されるように、フォトレジストパターンPR1をエッチングマスクとして、マスク膜9をドライエッチングする図2のステップS18。このステップS18では、MISFET形成領域AN1およびAP1に開口部を有するフォトレジストパターンPR1をエッチングマスクとして、マスク膜9をドライエッチングすることで、MISFET形成領域AN1およびAP1においてマスク膜9が除去され、絶縁膜3が露出する。次に、図12に示されるように、フォトレジストパターンPR1を除去する図2のステップS19。このステップS19では、例えばアッシング処理とSPMSulfuricacidHydrogenPeroxideMixture液などの処理液を用いた洗浄処理とを行うことで、フォトレジストパターンPR1を除去する。これにより、MISFET形成領域AN1およびAP1に開口部を有し、MISFET形成領域AN2およびAP2で絶縁膜3が覆われるように、マスク膜9からなるハードマスクパターン10が形成される。すなわち、MISFET形成領域AN1およびAP1では絶縁膜3が露出し、MISFET形成領域AN2およびAP2では絶縁膜3が覆われるように、マスク膜9からなるハードマスクパターン10が形成される。次に、図13に示されるように、半導体基板1上に、金属含有膜4を形成堆積する図2のステップS20。このステップS20では、MISFET形成領域AN2およびAP2における絶縁膜3がハードマスクパターン10マスク膜9に覆われた状態で、半導体基板1の主面表面全面に、例えばALDAtomicLayerDeposition:原子層堆積法により、例えば厚さ1nm程度の金属含有膜4を形成する。これにより、MISFET形成領域AN1およびAP1において、例えば厚さ2nm程度の酸化シリコンからなる絶縁膜3の上面に、例えば厚さ1nm程度の金属含有膜4が形成される。また、MISFET形成領域AN2およびAP2において、例えば窒化チタンTiNからなるハードマスクパターン10マスク膜9の上面および側面に、例えば厚さ1nm程度の金属含有膜4が形成される。金属含有膜4として、例えばハフニウムHf、ジルコニウムZr、チタンTi、アルミニウムAlなどの金属を含有するものが用いられる。これにより、チャネル領域の不純物濃度を変えずに閾値電圧Vthを調整することができる。次に、図14に示されるように、半導体基板1をアニール処理熱処理する図2のステップS21。このステップS21では、半導体基板1について、例えばRTARapidThermalAnnealなどのアニール処理を行う。これにより、MISFET形成領域AN1およびAP1において、絶縁膜3と金属含有膜4とが反応し、金属含有膜4に含有されている金属が金属含有膜4と絶縁膜3との界面から絶縁膜3中に拡散することで、絶縁膜3のうち半導体基板1と反対側の部分が金属含有絶縁膜3aとなる。また、金属含有絶縁膜3a中では、金属含有膜4側から半導体基板1側に向かって、例えばハフニウムHfなどの金属の濃度が減少する。なお、アニール処理は、例えば窒素雰囲気下、温度600~1000°Cの条件で行うことが好ましい。温度が600°C未満の場合、金属含有膜4に含有されている金属が絶縁膜3中に十分に拡散できないおそれがある。また、温度が1000°Cを超える場合、絶縁膜3および金属含有膜4を含め、半導体基板1が変質するおそれがある。金属含有膜4に含有される金属がハフニウムHfであるときは、金属含有絶縁膜3aは、酸化ハフニウムHfO、酸窒化ハフニウムHfONおよびシリコン含有酸窒化ハフニウムHfSiONのうち1種以上からなる。なお、ステップS21を行わないと、後の工程ステップS22でハードマスクパターン10マスク膜9を除去する際に、MISFET形成領域AN1およびAP1における金属含有膜4も除去されてしまい、MISFETQN1およびQP1のゲート絶縁膜GI1中に、金属含有膜4に含有されている金属を添加することができない。したがって、ステップS21を行うことで、MISFETQN1およびQP1のゲート絶縁膜GI1中に、金属含有膜4に含有されている金属を確実に添加することができる。ステップS21を行った後、ハードマスクパターン10マスク膜9に覆われていないMISFET形成領域AN1およびAP1では、金属含有絶縁膜3a上に、未反応の金属含有膜4が残存する。また、ハードマスクパターン10マスク膜9に覆われているMISFET形成領域AN2およびAP2でも、ハードマスクパターン10マスク膜9の上面および側面には、金属含有膜4が残存する。なお、図示は省略するが、ハードマスクパターン10マスク膜9の上面および側面では、金属含有膜4の一部がハードマスクパターン10マスク膜9と反応することもある。次に、図15に示されるように、ウェットエッチングを行う図2のステップS22。このステップS22では、ハードマスクパターン10マスク膜9をウェットエッチングにより除去する。ハードマスクパターン10マスク膜9が例えば窒化チタンTiNまたは窒化タンタルTaNからなるときは、ウェットエッチングのための薬液エッチング液として、SPM液が好適に用いられる。ステップS22の直前までハードマスクパターン10マスク膜9に覆われていたMISFET形成領域AN2およびAP2では、ハードマスクパターン10マスク膜9が、ハードマスクパターン10マスク膜9の上面および側面に形成されていた金属含有膜4とともに除去されることで、絶縁膜3が露出する。一方、ステップS22の前からハードマスクパターン10マスク膜9に覆われていなかったMISFET形成領域AN1およびAP1では、金属含有膜4のうち、未反応の部分が除去されることで、金属含有絶縁膜3aが露出する。このように、ステップS15の工程により半導体基板1上に絶縁膜3を形成した後、ステップS16~ステップS22の工程を行うことで、MISFET形成領域AN1およびAP1では、半導体基板1上に形成された絶縁膜3と、絶縁膜3上に形成された金属含有絶縁膜3aとからなる絶縁膜11が形成される。また、MISFET形成領域AN2およびAP2では、半導体基板1上に形成された絶縁膜3のみからなる絶縁膜12が形成される。すなわち、ハードマスクパターン10マスク膜9を用いて、MISFET形成領域AN1およびAP1に、金属含有絶縁膜3aを選択的に形成することができる。あるいは、MISFET形成領域AN1およびAP1では、絶縁膜3と金属含有絶縁膜3aとが明確に分かれていなくてもよい。このときは、ステップS22までの工程を行うことで、MISFET形成領域AN1およびAP1では、金属が添加された絶縁膜11が形成され、MISFET形成領域AN2およびAP2では、金属が添加されていない絶縁膜12が形成される。なお、後に詳細に説明するが、本実施の形態では、MISFET形成領域AN1およびAP1に金属含有絶縁膜3aを形成する際に、金属含有膜4および金属含有絶縁膜3aがレジストパターンに接触することが無い。また、レジストパターンを除去する際にも、金属含有絶縁膜3aにはアッシングによるダメージが無い。従って、ゲート絶縁膜の信頼性を確保することができる。次に、図16に示されるように、半導体基板1上に、ゲート電極用の導電体膜13を形成する図3のステップS23。このステップS23では、半導体基板1の主面表面全面上に、ゲート電極用の導電体膜13を形成する。ゲート電極用の導電体膜13として、例えば多結晶シリコンドープトポリシリコンからなる導電体膜を用いることができる。次に、図17に示されるように、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターンPR2を形成する図3のステップS24。次に、ゲート電極GEならびにゲート絶縁膜GI1およびGI2を形成する図3のステップS25。このステップS25では、フォトレジストパターンPR2をエッチングマスクとしたドライエッチングにより、導電体膜13、金属含有絶縁膜3aおよび絶縁膜3をエッチングする。すなわち、MISFET形成領域AN1およびAP1では、導電体膜13および絶縁膜11をエッチングし、MISFET形成領域AN2およびAP2では、導電体膜13および絶縁膜12をエッチングする。これにより、図18に示されるように、MISFET形成領域AN1およびAP1において、パターニングされたゲート電極GEおよびゲート絶縁膜GI1が形成される。一方、MISFET形成領域AN2およびAP2においては、パターニングされたゲート電極GEおよびゲート絶縁膜GI2が形成される。その後、フォトレジストパターンPR2を除去する。図18には、フォトレジストパターンPR2が除去された段階状態が示されている。ゲート絶縁膜GI1は、半導体基板1上に形成された絶縁膜3と、絶縁膜3上に形成された金属含有絶縁膜3aとからなる。また、ゲート絶縁膜GI2は、半導体基板1上に形成された絶縁膜3のみからなる。次に、図19に示されるように、エクステンション領域EXを形成する図3のステップS26。このステップS26では、まず、MISFET形成領域AN1およびAN2において、p型ウェル領域PWのゲート電極GEの両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型のエクステンション領域EXを形成する。また、MISFET形成領域AP1およびAP2において、n型ウェル領域NWのゲート電極GEの両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、p型のエクステンション領域EXを形成する。このイオン注入の際に、ゲート電極GEはイオン注入阻止マスクとして機能することができるため、エクステンション領域EXは、ゲート電極GEの直下の領域に整合自己整合して形成される。次に、図20に示されるように、ゲート電極GEの側壁上に、側壁絶縁膜として、例えば酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜などからなるサイドウォールスペーサSWを形成する図3のステップS27。このステップS27では、例えば、半導体基板1の主面表面全面上に酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜を堆積し、この酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜をRIEReactiveIonEtching法などにより異方性エッチングすることで、サイドウォールスペーサSWが形成される。次に、ソースドレイン領域SDを形成する図3のステップS28。このステップS28では、MISFET形成領域AN1およびAN2において、p型ウェル領域PWのゲート電極GEおよびサイドウォールスペーサSWの両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型のソースドレイン領域SDを形成する。また、MISFET形成領域AP1およびAP2において、n型ウェル領域NWのゲート電極GEおよびサイドウォールスペーサSWの両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、p型のソースドレイン領域SDを形成する。このイオン注入の際に、ゲート電極GEおよびその側壁上のサイドウォールスペーサSWはイオン注入阻止マスクとして機能することができるため、ソースドレイン領域SDは、ゲート電極GEの直下の領域に整合自己整合して形成される。ソースドレイン領域SD形成用のイオン注入の後、導入した不純物の活性化のためのアニール処理を行う。このアニール処理は、例えば、1050°C程度のフラッシュランプアニール処理にて行うことができる。このようにして、図21に示されるように、ゲート電極GEの一方の側に形成されているエクステンション領域EXとソースドレイン領域SDとの対によりLDD構造のソースまたはドレインとして機能する半導体領域が形成される。ソースドレイン領域SDはエクステンション領域EXよりも、不純物濃度が高くかつ深さ接合深さが深くなっている。そして、MISFET形成領域AN1、AP1、AN2およびAP2の各々に、MISFETQN1、QP1、QN2およびQP2の各々が形成される。各々が、MISFET形成領域AN1およびAP1の各々に形成されたMISFETQN1およびQP1は、絶縁膜3と、絶縁膜3上に形成された金属含有絶縁膜3aとからなるゲート絶縁膜GI1を有する。各々が、MISFET形成領域AN2およびAP2の各々に形成されたMISFETQN2およびQP2は、絶縁膜3のみからなるゲート絶縁膜GI2を有する。ゲート絶縁膜GI1には例えばハフニウムHfなどの金属が含有されており、ゲート絶縁膜GI2には例えばハフニウムHfなどの金属が含有されていない。したがって、n型MISFET形成領域AN1において、閾値電圧Vthが大きいnチャネル型のMISFETQN1が形成され、n型MISFET形成領域AN2において、閾値電圧Vthが小さいnチャネル型のMISFETQN2が形成される。また、p型MISFET形成領域AP1において、閾値電圧Vthが大きいpチャネル型のMISFETQP1が形成され、p型MISFET形成領域AP2において、閾値電圧Vthが小さいpチャネル型のMISFETQP2が形成される。なお、ステップS28の後、後述するステップS29の前に、サリサイド技術により、ゲート電極GEおよびソースドレイン領域SDの表面に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層を形成してもよい。次に、図22に示されるように、層間絶縁膜5およびプラグPGを形成する図3のステップS29。このステップS29では、まず、半導体基板1の主面表面全面上に層間絶縁膜5を形成する。すなわち、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、半導体基板1の主面表面全面上に層間絶縁膜5を形成する。層間絶縁膜5は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、層間絶縁膜5の表面上面をCMP法により研磨するなどして、層間絶縁膜5の上面を平坦化する。下地段差に起因して層間絶縁膜5の表面に凹凸形状が形成されていても、層間絶縁膜5の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。次に、層間絶縁膜5上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、層間絶縁膜5をドライエッチングすることにより、層間絶縁膜5にコンタクトホールCNTを形成する。コンタクトホールCNTの底部では、半導体基板1の主面の一部、例えばゲート電極GEの一部や、ソースドレイン領域SDの一部などが露出する。次に、コンタクトホールCNT内に、タングステンWなどからなる導電性のプラグPGを形成する。プラグPGを形成するには、例えば、コンタクトホールCNTの内部を含む層間絶縁膜5上に、プラズマCVD法などによりバリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、タングステン膜などからなる主導体膜を、CVD法などによって、バリア導体膜上にコンタクトホールCNTを埋めるように形成し、層間絶縁膜5上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。図22では、図面の簡略化のために、プラグPGは、主導体膜とバリア導体膜を一体化して示してある。プラグPGは、その底部で、ゲート電極GEまたはソースドレイン領域SDなどと、電気的に接触する。次に、プラグPGが埋め込まれた層間絶縁膜5上に、絶縁膜6を形成する。絶縁膜6は、複数の絶縁膜の積層膜により形成することもできる。次に、シングルダマシン法により第1層目の配線である配線M1を形成する図3のステップS30。このステップS30では、具体的に、以下のようにして配線M1を形成することができる。まず、フォトレジストパターン図示せずをマスクとしたドライエッチングプラズマドライエッチングによって絶縁膜6の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜6上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜銅めっき膜およびシード層とバリア導体膜をCMP法により研磨して除去することで、配線溝に埋め込まれ、銅を主導電材料とする第1層目の配線M1を形成する。これにより、図1に示されるように、第1層目の配線M1までが形成された構造を有する半導体装置が製造される。図1では、図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。配線M1は、プラグPGを介してゲート電極GEまたはソースドレイン領域SDなどと電気的に接続されている。その後、デュアルダマシン法により2層目の配線を形成するが、ここでは図示およびその説明は省略する。<フォトレジストパターンによる金属含有絶縁膜のパターニングについて>比較例の半導体装置の製造工程を、図面を参照して説明する。図23は、比較例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図24~図29は、比較例の半導体装置の製造工程中の要部断面図である。なお、比較例の半導体装置の製造工程は、実施の形態1の半導体装置と同様の半導体装置を製造するものである。比較例の半導体装置の製造工程では、金属含有絶縁膜のパターニング用のマスクとして、マスク膜からなるハードマスクパターンではなくフォトレジストパターンを用いる。比較例の半導体装置の製造工程では、図23のステップS11~ステップS15の工程は、実施の形態1の半導体装置の製造工程における図2のステップS11~ステップS15の工程と同一であり、これらの工程の説明を省略する。ステップS11~ステップS15の工程を行って、絶縁膜3を形成した後、比較例の半導体装置の製造工程では、図24に示されるように、半導体基板1上に、金属含有膜4を形成堆積する図23のステップS116。このステップS116では、半導体基板1の主面表面全面に、例えばALD法により、例えば厚さ1nm程度の金属含有膜4を形成する。次に、図25に示されるように、半導体基板1をアニール処理する図23のステップS117。このステップS117では、半導体基板1について、例えばRTAなどのアニール処理を行う。これにより、絶縁膜3と金属含有膜4とが反応し、金属含有膜4に含有されている金属が金属含有膜4と絶縁膜3との界面から絶縁膜3中に拡散することで、絶縁膜3のうち半導体基板1と反対側の部分が金属含有絶縁膜3aとなる。次に、図26に示されるように、ウェットエッチングを行う図23のステップS118。このステップS118では、例えばSPM液を用いたウェットエッチングにより、金属含有膜4のうち、未反応の部分が除去されることで、金属含有絶縁膜3aが露出する。次に、図27に示されるように、半導体基板1上に、フォトレジストパターンPR101を形成する図23のステップS119。このステップS119では、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、MISFET形成領域AN2およびAP2に開口部を有するように、フォトレジストパターンPR101を形成する。次に、図28に示されるように、フォトレジストパターンPR101をエッチングマスクとして、金属含有絶縁膜3aをドライエッチングする図23のステップS120。このステップS120では、MISFET形成領域AN2およびAP2に開口部を有するフォトレジストパターンPR101をエッチングマスクとして、金属含有絶縁膜3aをドライエッチングすることで、MISFET形成領域AN2およびAP2において金属含有絶縁膜3aが除去され、絶縁膜3が露出する。次に、図29に示されるように、フォトレジストパターンPR101を除去する図23のステップS121。このステップS121では、例えばアッシング処理とSPM液などの処理液を用いた洗浄処理とを行うことで、フォトレジストパターンPR101を除去する。これにより、MISFET形成領域AN1およびAP1において、金属含有絶縁膜3aが露出する。すなわち、フォトレジストパターンPR101を用いて、金属含有絶縁膜3aのパターニングが行われる。その後、実施の形態1の半導体装置の製造工程と同様に、図3のステップS23~ステップS30を行うことで、実施の形態1と同様の構造を有する半導体装置が製造される。しかし、本発明者の解析によると、比較例の半導体装置の製造工程により製造された半導体装置では、半導体装置の性能が低下しやすいことが分かった。フォトレジストパターンをエッチングマスクとしてパターニングを行う場合、フォトレジストパターンの線幅が微細化するのに伴って、形成されるパターンの形状精度が悪くなる。そのため、例えば32nmノード以下のSRAMなどの半導体装置については、n型MISFET形成領域またはp型MISFET形成領域でパターニングを形状精度良く行うことが困難であり、このような形状精度の低下により、例えば閾値電圧Vthなどのトランジスタ特性において所望の特性を得にくいことが分かった。また、比較例の半導体装置の製造工程では、フォトレジストパターンPR101が金属含有絶縁膜3aに直接接触する。そのため、フォトレジストパターンPR101に含有される有機物などの金属含有絶縁膜3a中への拡散により、MISFETのゲート絶縁膜が変質しやすいことが分かった。また、比較例の半導体装置の製造工程では、フォトレジストパターンPR101をアッシング処理により除去する際に、金属含有絶縁膜3aまたは絶縁膜3がプラズマに曝される。そのため、金属含有絶縁膜3aまたは絶縁膜3がプラズマにより損傷を受けることにより、MISFETのゲート絶縁膜の信頼性が低下しやすいことが分かった。<本実施の形態の主要な特徴と効果>そこで、本実施の形態では、フォトレジストパターンに代え、ハードマスクパターンを用いて、金属含有絶縁膜のパターニングを行う。すなわち、本実施の形態では、絶縁膜3上に、ハードマスクパターン10を形成した後、金属含有膜4を形成し、アニール処理により絶縁膜3と金属含有膜4とを反応させ、その後、未反応の金属含有膜4とハードマスクパターン10を除去することで、金属含有絶縁膜3aが形成された領域と、金属含有絶縁膜3aが形成されていない領域とからなるパターンを形成する。ハードマスクパターンをエッチングマスクとしてパターニングを行う場合、ハードマスクパターンの線幅が微細化しても、フォトレジストパターンをエッチングマスクとしてパターニングを行う場合に比べ、形成されるパターンの形状精度が良い。そのため、例えば32nmノード以下のSRAMなどの半導体装置についても、n型MISFET形成領域またはp型MISFET形成領域でパターニングを形状精度良く行うことができ、例えば閾値電圧Vthなどのトランジスタ特性において所望の特性を得やすい。また、本実施の形態の半導体装置の製造工程では、フォトレジストパターンPR1が金属含有絶縁膜3aに直接接触しない。そのため、フォトレジストパターンPR1に含有される有機物などの金属含有絶縁膜3a中への拡散により、MISFETのゲート絶縁膜が変質することを抑制することができる。また、本実施の形態の半導体装置の製造工程では、フォトレジストパターンPR1をアッシング処理により除去する際に、金属含有絶縁膜3aまたは絶縁膜3がプラズマに曝されない。そのため、金属含有絶縁膜3aおよび絶縁膜3がプラズマにより受ける損傷を低減することができ、MISFETのゲート絶縁膜の信頼性を向上させることができる。このようにして、本実施の形態の半導体装置の製造工程では、金属含有絶縁膜3aを含むゲート絶縁膜GI1を有するMISFETQN1およびQP1と、金属含有絶縁膜3aを含まないゲート絶縁膜GI2を有するMISFETQN2およびQP2とを容易に作り分けることができる。MISFETQN1およびQP1では、チャネル領域の不純物濃度を変えずに閾値電圧Vthを大きくすることができ、MISFETQN2およびQP2では、チャネル領域の不純物濃度を変えずに閾値電圧Vthを小さくすることができる。そのため、短チャネル効果を抑制しつつ、閾値電圧Vthの異なる複数種類のMISFETを形成することが可能となる。また、SoCやMCUなど、ロジック回路に加えてアナログ回路も形成される場合でも、デジタル回路を構成するMISFETとしてMISFETQN1およびQP1を用い、アナログ回路を構成するMISFETとしてMISFETQN2およびQP2を用いると、半導体装置の性能を向上させることができる。アナログ回路では、電源電圧Vddの7割くらいの電圧でMISFETを動作させるため、閾値電圧Vthが小さいMISFETが用いられる場合があるが、アナログ回路を構成する閾値電圧Vthが小さいMISFETにおいてハフニウムHfが添加されると、ノイズ特性が劣化し、半導体装置の性能を低下させるおそれがある。しかし、本実施の形態では、MISFETQN1およびQP1では、ハフニウムHfが添加されるものの、MISFETQN2およびQP2では、ハフニウムHfが添加されないため、ロジック回路では閾値電圧Vthを大きくしつつ、アナログ回路では閾値電圧Vthを小さくするとともにノイズ特性を向上させることができる。また、MISFETがMONOSMetalOxideNitrideOxideSilicon型メモリとしてロジック回路に混載される場合でも、ロジック回路を構成するMISFETとしてMISFETQN1およびQP1を用い、MONOS型メモリを構成するMISFETとしてMISFETQN2およびQP2を用いると、半導体装置の性能を向上させることができる。MONOS型メモリとして形成されたMISFETにおいてハフニウムHfが添加されると、そのハフニウムHfの添加による閾値電圧Vthの増加分を補償するために、チャネル領域の不純物濃度を小さくしなくてはならない。チャネル領域の不純物濃度を小さくすると、ソースドレイン領域SDにおけるPN接合における電界が小さくなって、メモリの書き込み動作および消去動作に必要なホットキャリアの発生量が低下し、書き込み速度および消去速度が低下するおそれがある。しかし、本実施の形態では、MISFETQN2およびQP2では、ハフニウムHfが添加されず、もともと閾値電圧Vthが小さいため、閾値電圧Vthを小さくするためにチャネル領域の不純物濃度を小さくする必要がない。したがって、閾値電圧Vthを大きくしたMISFETQN1およびQP1と閾値電圧Vthを小さくしたMISFETQN2およびQP2とを混載しつつ、MISFETQN2およびQP2ではホットキャリアの発生量が低下することを抑制することができ、メモリの書き込み速度および消去速度を向上させることができる。実施の形態2実施の形態1の半導体装置の製造工程では、ハードマスクパターンを形成する際に、マスク膜が露出している領域で、マスク膜をドライエッチングにより完全に除去した後、フォトレジストパターンを除去した。それに対して、実施の形態2の半導体装置の製造工程では、マスク膜が露出している領域で、マスク膜をドライエッチングにより途中までエッチングした後、フォトレジストパターンを除去し、その後、残っているマスク膜をウェットエッチングにより完全に除去する。なお、本実施の形態の半導体装置の製造工程は、実施の形態1の半導体装置と同様の半導体装置を製造するものであり、半導体装置についての説明を省略する。次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図30は、実施の形態2の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図31~図33は、実施の形態2の半導体装置の製造工程中の要部断面図である。実施の形態2の半導体装置の製造工程では、図30のステップS31~ステップS37の工程の各々は、実施の形態1の半導体装置の製造工程における図2のステップS11~ステップS17の工程の各々と同一であり、これらの工程の説明を省略する。なお、マスク膜9として、窒化チタンTiNまたは窒化タンタルTaNからなる膜が、好適に用いられる点は、実施の形態1と同様である。ステップS31~ステップS37の工程を行って、フォトレジストパターンPR1を形成した後図10参照、実施の形態2の半導体装置の製造工程では、図31に示されるように、フォトレジストパターンPR1をエッチングマスクとして、マスク膜9をドライエッチングする図30のステップS38。このステップS38では、MISFET形成領域AN1およびAP1に開口部を有するフォトレジストパターンPR1をエッチングマスクとして、マスク膜9をドライエッチングにより途中までエッチングする。したがって、ステップS38が行われた後、MISFET形成領域AN1およびAP1において、マスク膜9は完全には除去されておらず、絶縁膜3上に残っている。すなわち、半導体基板1は、主面表面全面に亘り、マスク膜9により覆われており、MISFET形成領域AN1およびAP1でも、絶縁膜3は露出していない。MISFET形成領域AN1およびAP1においてマスク膜9を残す厚さは、好適には、ステップS38および後の工程ステップS39で、MISFET形成領域AN1およびAP1における絶縁膜3がプラズマに曝されないような厚さとする。後の工程ステップS39の条件にもよるが、ステップS38の後のMISFET形成領域AN1およびAP1におけるマスク膜9の厚さT1を、例えば1~5nm程度とすることができる。また、MISFET形成領域AN1およびAP1におけるマスク膜9の厚さT1は、MISFET形成領域AN2およびAP2におけるマスク膜9の厚さT2よりも小さい。次に、図32に示されるように、フォトレジストパターンPR1を除去する図30のステップS39。このステップS39では、例えばアッシング処理を行うことで、フォトレジストパターンPR1を除去する。ステップS39が行われた後も、半導体基板1は、主面表面全面に亘り、マスク膜9により覆われている。ただし、前述したように、MISFET形成領域AN1およびAP1におけるマスク膜9の厚さT1は、MISFET形成領域AN2およびAP2におけるマスク膜9の厚さT2よりも小さい。次に、図33に示されるように、マスク膜9をウェットエッチングする図2のステップS40。このステップS40では、MISFET形成領域AN1およびAP1ではマスク膜9が完全に除去され、MISFET形成領域AN2およびAP2ではマスク膜9が残るように、半導体基板1の主面表面全面に亘り、マスク膜9をウェットエッチングする。これにより、ステップS40が行われた後、MISFET形成領域AN1およびAP1では絶縁膜3が露出し、MISFET形成領域AN2およびAP2では絶縁膜3が覆われるように、マスク膜9からなるハードマスクパターン10が形成される。MISFET形成領域AN2およびAP2におけるハードマスクパターン10マスク膜9の厚さは、ステップS40を行う前の厚さT2よりも小さいT3となる。ステップS40におけるエッチング液としては、過酸化水素水溶液が好適に用いられる。過酸化水素水溶液をエッチング液として用いたときのマスク膜9のエッチング速度は、SPM液をエッチング液として用いたときのマスク膜9のエッチング速度に比べて、小さい。そのため、過酸化水素水溶液をエッチング液として用いることで、MISFET形成領域AN1およびAP1ではマスク膜9が完全に除去され、MISFET形成領域AN2およびAP2ではマスク膜9が残るようなウェットエッチングの条件を、容易に調整することができる。すなわち、本実施の形態2では、MISFET形成領域AN1およびAP1のマスク膜9を除去する際に絶縁膜3が受けるダメージが、前述の実施の形態1と比較して小さい。このため、最終的にゲート絶縁膜GI1絶縁膜11、金属含有絶縁膜3aおよび絶縁膜3の信頼性を向上させることができる。その後、半導体基板1上に金属含有膜4を形成堆積し図30のステップS41、半導体基板1をアニール処理し図30のステップS42、ウェットエッチングを行う図30のステップS43。これにより、実施の形態1で図15を用いて説明したのと同様に、MISFET形成領域AN1およびAP1では、半導体基板1上に形成された絶縁膜3と、絶縁膜3上に形成された金属含有絶縁膜3aとからなる絶縁膜11が形成され、MISFET形成領域AN2およびAP2では、半導体基板1上に形成された絶縁膜3のみからなる絶縁膜12が形成される。すなわち、ハードマスクパターン10マスク膜9を用いて、MISFET形成領域AN1およびAP1に、金属含有絶縁膜3aを選択的に形成することができる。あるいは、MISFET形成領域AN1およびAP1では、絶縁膜3と金属含有絶縁膜3aとが明確に分かれていなくてもよい。このときは、ステップS43までの工程を行うことで、MISFET形成領域AN1およびAP1では、金属が添加された絶縁膜11が形成され、MISFET形成領域AN2およびAP2では、金属が添加されていない絶縁膜12が形成される。なお、図30のステップS41~ステップS43の工程の各々は、実施の形態1の半導体装置の製造工程における図2のステップS20~ステップS22の工程の各々と同一であり、これらの工程の詳細な説明を省略する。その後、実施の形態1の半導体装置の製造工程と同様に、図3のステップS23~ステップS30を行うことで、実施の形態1と同様の構造を有する半導体装置が製造される。すなわち、n型MISFET形成領域AN1において、閾値電圧Vthが大きいnチャネル型のMISFETQN1が形成され、n型MISFET形成領域AN2において、閾値電圧Vthが小さいnチャネル型のMISFETQN2が形成される。また、p型MISFET形成領域AP1において、閾値電圧Vthが大きいpチャネル型のMISFETQP1が形成され、p型MISFET形成領域AP2において、閾値電圧Vthが小さいpチャネル型のMISFETQP2が形成される。本実施の形態の半導体装置の製造工程でも、実施の形態1の半導体装置の製造工程と同様に、フォトレジストパターンを用いる場合に比べ、形成されるパターンの形状精度が良いため、n型MISFET形成領域またはp型MISFET形成領域でパターニングを形状精度良く行うことができる。また、フォトレジストパターンが金属含有絶縁膜3aに直接接触しないため、MISFETのゲート絶縁膜が変質することを抑制することができる。更に、フォトレジストパターンPR1をアッシング処理により除去する際に、金属含有絶縁膜3aおよび絶縁膜3がプラズマにより受ける損傷を低減することができ、MISFETのゲート絶縁膜の信頼性を向上させることができる。また、本実施の形態の半導体装置の製造工程により製造された半導体装置も、実施の形態1の半導体装置の製造工程により製造された半導体装置と同様に、短チャネル効果を抑制しつつ、閾値電圧Vthの異なる複数種類のMISFETを形成することが可能となる。また、アナログ回路を構成するMISFETとしてMISFETQN2およびQP2を用いると、アナログ回路では閾値電圧Vthを小さくするとともにノイズ特性を向上させることができ、MONOS型メモリを構成するMISFETとしてMISFETQN2およびQP2を用いると、メモリの書き込み速度および消去速度を向上させることができる。上記した効果に加え、本実施の形態の半導体装置の製造工程では、マスク膜9が露出している領域で、マスク膜9をドライエッチングにより途中までエッチングした後、フォトレジストパターンPR1を除去し、その後、残っているマスク膜9をウェットエッチングにより完全に除去する。そのため、マスク膜9をドライエッチングする際、および、フォトレジストパターンPR1をアッシング処理する際に、絶縁膜3がプラズマに曝されることで受ける損傷を低減することができる。その結果、MISFETのゲート絶縁膜の信頼性を、実施の形態1よりも更に向上させることができ、MISFETのトランジスタ特性を、実施の形態1よりも更に向上させることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、実施の形態1および実施の形態2では、本発明の半導体装置の製造工程を、nチャネル型のMISFETおよびpチャネル型のMISFETのいずれについても、閾値電圧Vthが大きいMISFETおよび閾値電圧Vthが小さいMISFETからなる2種類のMISFETが形成された半導体装置の製造工程に適用する例について説明した。しかし、本発明は、nチャネル型およびpチャネル型のいずれのMISFETも含む半導体装置の製造工程に適用する例に限定されるものではなく、例えばnチャネル型およびpチャネル型のいずれか一方のMISFETのみを有する半導体装置の製造工程にも適用可能である。