同一クロックドメインのラッチ回路間のデータパスのデータパルス検証方法であって、前記データパス上の出力側回路素子から入力側回路素子に伝達されるデータ信号のデータパルスのパルス幅を算出し、前記算出されたパルス幅と、前記入力側回路素子の最小パルス幅制約とを比較するデータパルス検証方法。前記データ信号の立ち上がりエッジと、立ち下がりエッジとのタイミングの差に応じて前記入力側回路素子が入力する前記データパルスのパルス幅を算出する請求項1に記載のデータパルス検証方法。前記データ信号の前記立ち上がりエッジのタイミング、もしくは、前記立ち下がりエッジのタイミングは、前記クロックドメインのクロック信号の第1のクロックエッジからの遅延期間、もしくは、前記第1のクロックエッジから前記クロック信号のnnは自然数周期後の第2のクロックエッジからの遅延期間に応じて決定される請求項2に記載のデータパルス検証方法。前記データ信号のデータパルスがハイレベルパルスである場合、前記立ち上がりエッジのタイミングは前記クロックドメインのクロック信号の第1のクロックエッジからの遅延期間に応じて決定され、前記立ち下がりエッジのタイミングは、前記第1のクロックエッジから前記クロック信号のnnは自然数周期後の第2のクロックエッジからの遅延期間に応じて決定される請求項2に記載のデータパルス検証方法。前記データ信号のデータパルスがロウレベルパルスである場合、前記立ち下がりエッジのタイミングは前記クロックドメインのクロック信号の第1のクロックエッジからの遅延期間に応じて決定され、前記立ち上がりエッジのタイミングは、前記第1のクロックエッジから前記クロック信号のnnは自然数周期後の第2のクロックエッジからの遅延期間に応じて決定される請求項2に記載のデータパルス検証方法。前記出力側回路素子が1つの入力と1つの出力とを有する場合、前記出力側回路素子が出力した前記データ信号の前記立ち上がりエッジと、立ち下がりエッジとのタイミングと、の差に応じて前記入力側回路素子が入力する前記パルス幅を算出する請求項3~請求項5のいずれか1項に記載のデータパルス検証方法。前記出力側回路素子が第1、第2の入力と、1つの出力とを有する場合、前記第1の入力に応じて出力される前記立ち上がりエッジと前記第2の入力に応じて出力される前記立ち上がりエッジのうち最も遅延の大きい方のタイミングと、前記第1の入力に応じて出力される前記立ち下がりエッジと前記第2の入力に応じて出力される前記立ち下がりエッジのうち最も遅延の小さい方のタイミングと、の差に応じて前記入力側回路素子が入力する前記パルス幅を算出する請求項4に記載のデータパルス検証方法。前記出力側回路素子が第1、第2の入力と、1つの出力とを有する場合、前記第1の入力に応じて出力される前記立ち下がりエッジと前記第2の入力に応じて出力される前記立ち下がりエッジのうち最も遅延の大きい方のタイミングと、前記第1の入力に応じて出力される前記立ち上がりエッジと前記第2の入力に応じて出力される前記立ち上がりエッジのうち最も遅延の小さい方のタイミングと、の差に応じて前記入力側回路素子が入力する前記パルス幅を算出する請求項5に記載のデータパルス検証方法。前記クロックドメインのクロック信号のクロック周波数を変化させ、前記算出されたパルス幅と、前記入力側回路素子の最小パルス幅制約とを比較した結果、実質的に同じ値となったときの周波数を最大周波数とする請求項1または請求項2に記載のデータパルス検証方法。同一クロックドメインのラッチ回路間のデータパスのデータパルス検証システムであって、前記データパス上の出力側回路素子から入力側回路素子に伝達されるデータ信号のパルス幅を算出し、前記算出されたパルス幅と、前記入力側回路素子の最小パルス幅制約とを比較するパルス幅検証部を備えるデータパルス検証システム。前記パルス幅検証部は、前記データ信号の立ち上がりエッジと、立ち下がりエッジとのタイミングの差に応じて前記入力側回路素子が入力する前記データパルスのパルス幅を算出する請求項10に記載のデータパルス検証システム。遅延計算部を更に有し、前記遅延計算部は、前記データ信号の前記立ち上がりエッジのタイミング、もしくは、前記立ち下がりエッジのタイミングを、前記クロックドメインのクロック信号の第1のクロックエッジからの第1の遅延期間、もしくは、前記第1のクロックエッジから前記クロック信号のnnは自然数周期後の第2のクロックエッジからの第2の遅延期間により算出する請求項10もしくは請求項11に記載のデータパルス検証システム。前記遅延計算部は、前記第1、第2の遅延期間を前記出力側回路素子の入力に対する出力の遅延特性情報に応じて算出する請求項12に記載のデータパルス検証システム。情報保持部を更に有し、前記情報保持部は、前記出力側回路素子の前記遅延特性情報と、前記出力側回路素子の前記最小パルス幅制約とを有する請求項13に記載のデータパルス検証システム。ここで、従来技術のように、クロックパスにおけるクロック系信号の最小パルス幅検証が行われる。しかし、図20Aに示すように、データパス上では原理的にグリッチ等の小さなパルスが多数発生しえる、また、同期式回路においてクロックサイクル内でのグリッチ等のパルスの消滅は回路動作上特に問題にならない等の理由から、データパスにおいては最小パルス幅検証を行っていない。しかし、図20Bに示すように、クロック信号エッジタイミングにおいて本来あるべきデータパルスが、データパス上で消失した場合、回路の動作不正となる。このような、データパルスがデータパス上で消滅する一例を図21、図22に示す。まず、図21に示すように、2つのレジスタフリップフロップFF1、FF2間に複数の回路素子例えば、バッファ回路1~4が配置されていると想定する。フリップフロップFF1、回路素子1~4、フリップフロップFF2間のデータ信号をそれぞれデータDATA1~DATA5とする。図22に示すように、フリップフロップFF1のデータ出力端子Qから出力されたデータパルスが、DATA1~DATA3としてデータパス間を伝達される。ここで、全ての回路素子は、その特性上、入力信号に一定パルス幅以下のパルスが入力すると、そのパルスに対する出力応答が正常にできなくなる。この一定パルス幅が、上述した最小パルス幅制約となる。ここで、回路素子3の最小パルス幅制約がTaであるとすると、図22に示すように回路素子2の出力するDATA3のパルス幅T3が、T3≦Taである場合は、回路素子3はこのDATA3に対する出力応答が正常にできなくなる。そして、回路素子3は、ハイレベルのデータパルスをDATA4として出力することができず、ここでデータパルスがデータパス上で消失してしまう。通常、レジスタに入力されるデータのクロックエッジ前後のタイミング検証は、セットアップ検証、ホールド検証により行われる。しかし、図22のように、データパルスの消失がレジスタ図21の例ではFF2のデータ入力端子D以外で発生する場合、検証が不可能となる。このため、データパスに配置される素子間の最小パルス幅制約を勘案したパルス消滅の検証が求められている。本発明の一態様は、同一クロックドメインのラッチ回路間のデータパスのデータパルス検証方法であって、前記データパス上の出力側回路素子から入力側回路素子に伝達されるデータ信号のデータパルスのパルス幅を算出し、前記算出されたパルス幅と、前記入力側回路素子の最小パルス幅制約とを比較するデータパルス検証方法である。本発明の他の態様は、同一クロックドメインのラッチ回路間のデータパスのデータパルス検証システムであって、前記データパス上の出力側回路素子から入力側回路素子に伝達されるデータ信号のパルス幅を算出し、前記算出されたパルス幅と、前記入力側回路素子の最小パルス幅制約とを比較するパルス幅検証部を備えるデータパルス検証システムである。本発明は、同一クロックドメインのラッチ回路間のデータパス上の出力側回路素子から伝達されるデータパルスが、入力側回路素子の最小パルス幅制約に違反するか否かを判定することができ、データパス上のデータパルスの消失が発生する可能性を防止することができる。本発明によれば、データパスにおいて、データパルスの消滅を検証できる。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1に本実施の形態1にかかる半導体集積回路の最小パルス幅制約の検証システム100のブロック構成を示す。図1に示すように、最小パルス幅制約の検証システム100は、情報保持部101と、遅延計算部102と、最小パルス幅検証部103とを有する。情報保持部101は、所定の機能を有した半導体集積回路を設計するために必要な様々な情報を格納する。これらの情報は、最小パルス幅制約の検証を行うために必要となる。情報保持部101は、ネットリスト111と、ライブラリ112と、クロック情報113とを有する。ネットリスト111は、ユーザーが設計した所定の機能を有する半導体集積回路を実現するための回路素子論理回路AND回路、OR回路等、フリップフロップ等の接続関係を示す回路情報である。ライブラリ112は、上記ネットリストで使用される半導体集積回路が備える回路素子論理回路AND回路、OR回路、等、フリップフロップ等の回路情報を有する。例えば、各論理回路の入力信号の立ち上がり、立ち下がりに対する出力信号の立ち上がり、立ち下がりの応答遅延時間、また、クロック信号に対するフリップフロップの出力応答遅延時間等の各回路素子の遅延特性情報がある。また、論理回路及びフリップフロップの最小パルス幅制約情報やフリップフロップのセットアップ時間及びホールド時間等がある。ここで、最小パルス幅制約情報とは、論理回路やフリップフロップ等の回路素子が、入力信号に対する出力応答が正常にできる最小のパルス幅を規定する情報である。この最小パルス幅制約以下のデータパルスが入力された場合は、論理回路やフリップフロップが正常にデータパルスを次段に出力することができず、データパス上のデータパルス消失の原因となる。クロック情報113は、クロック周波数クロック周期、クロック信号のデューティ比、クロックエッジのタイミング時刻等の情報がある。遅延計算部102は、ネットリスト111とライブラリ112の情報から注目するデータパス上に配置される各回路ブロックにおいて、出力側回路素子が出力するデータ信号の立ち上がり、立ち下がりのタイミングが規定の時刻からどれくらい遅延するかの遅延期間を算出し、遅延算出情報として生成する。この出力側回路素子が出力するデータ信号の立ち上がり、立ち下がりのタイミングの遅延期間は、上記ライブラリ112が有する論理回路、フリップフロップの応答遅延時間に応じて決定される。ここで、回路ブロックとは、後述する図3、図8、図11にサンプル回路例を示すが、同じクロックドメインで動作するレジスタ間のデータパス上に存在する少なくとも2つの回路素子出力側回路素子、入力側回路素子を1つのブロックとする構成を指すものとする。例えば、後述する図3では、バッファ回路BUF13出力側回路素子、BUF14入力側回路素子が1つの回路ブロックを構成する。最小パルス幅検証部103は、遅延計算部102が生成した遅延算出情報に応じて、上記注目する回路ブロック内のデータパスに伝達されるデータパルスのパルス幅を算出する。そして、その算出されたパルス幅と、回路ブロックが有する最小パルス幅制約とを比較し、その回路ブロックの最小パルス幅制約検証を行う。そして、その検証結果を検証結果情報104として出力する。なお、回路ブロックが有する最小パルス幅制約とは、回路ブロックが有する入力側回路素子の最小パルス幅制約である。次に、本実施の形態1にかかる半導体集積回路の最小パルス幅制約の検証システム100の動作について説明する。図2に半導体集積回路の最小パルス幅制約の検証システム100の動作フローチャートを示す。図2に示すように、まず、本検証システムが、所定のデータパス上の回路ブロックを全て選択し終わったかを判定しS101、全て選択していない場合S101NO、上記所定のデータパス上の回路ブロックを選択するS102。次に、ステップS102で選択した回路ブロックに最小パルス幅制約が存在するか否かの判定を行うS103。この最小パルス幅制約が存在するかの判定は、その選択した回路ブロックが有する回路素子論理回路、フリップフロップ等の最小パルス幅制約情報をライブラリ112から参照することで行う。そして、最小パルス幅制約が存在しない場合S103NO、ステップS101に遷移する。一方、最小パルス幅制約が存在する場合S103YES、遅延計算部102が行った遅延算出情報を基に、回路ブロックのデータパスに伝達されるパルス幅を計算するS104。次に、ステップS104で計算したパルス幅とライブラリ112から参照した最小パルス幅制約とを比較する。そして、パルス幅<最小パルス幅制約という不等式を充たす場合、最小パルス幅制約違反となると判定する。このように、ステップS104で計算したパルス幅が最小パルス幅制約違反となるか否かを判定するS105。そして、最小パルス幅制約に違反しない場合S105NO、ステップS101に遷移する。一方、最小パルス幅制約に違反する場合S105YES、エラー判定を検証結果情報104として出力するS106。なお、ステップS101において、全ての回路ブロックを選択し終えている場合S101YESでは、最小パルス幅制約の検証動作を終了する。なお、ステップS105のパルス幅が最小パルス幅制約違反となるか否かを判定は、パルスが、ハイレベルパルスとロウレベルパルスとで分けて検証を行うものとする。ここで、図3~図7を用いて、データパスのパルス幅に対する最小パルス幅検証メカニズムを説明する。図3はサンプル回路の構成である。図3に示すように、本実施の形態1のサンプル回路は、レジスタフリップフロップFF11とFF12と、バッファ回路BUF13、BUF14とを有する。フリップフロップFF11とFF12のクロック入力端子には、クロック信号CLKが入力される。そして、フリップフロップFF11のデータ出力端子Qと、フリップフロップFF12のデータ入力端子Dとの間にバッファ回路BUF13、BUF14が直列に接続されている。ここで、バッファ回路BUF13の最小パルス幅制約をTmin13、バッファ回路BUF14の最小パルス幅制約をTmin14、フリップフロップFF12の最小パルス幅制約をTmin12とする。なお、図3において上記所定のデータパスは、フリップフロップFF11が出力したデータパルスがフリップフロップFF12に伝達される伝達経路となる。そして、この所定のデータパス上に配置されるフロップFF11、バッファ回路BUF13を回路ブロック1とし、バッファ回路BUF13、BUF14を回路ブロック2、バッファ回路BUF14、フリップフロップFF12を回路ブロック3とする。このため、回路ブロック1の入力側回路素子であるバッファ回路BUF13の最小パルス幅制約Tmin13が、回路ブロック1の最小パルス幅制となる。同様に、回路ブロック2の入力側回路素子であるバッファ回路BUF14の最小パルス幅制約Tmin14が回路ブロック2の最小パルス幅制となる。また、回路ブロック3の入力側回路素子であるフリップフロップFF12の最小パルス幅制約Tmin12が回路ブロック3の最小パルス幅制となる。フリップフロップFF11が、クロック信号CLKの立ち上がりエッジに応じてデータ出力端子Qから出力する信号をD11とする。また、バッファ回路BUF13が出力する信号をD13、バッファ回路BUF14が出力する信号をD14とする。なお、データD14は、クロック信号CLKの立ち上がりエッジに応じてフリップフロップFF12にラッチされる。図4、図5に、データ信号D11、D13、D14のタイミングチャートを示す。但し、本例では前提として、データ信号D13のデータパルス幅Td13がバッファ回路BUF14の最小パルス幅制約Tmin14より小さいとする。なお、図4ではデータパルスがハイレベル、図5ではデータパルスがロウレベルの場合を示す。以後、データパルスがハイレベルの場合にはデータ信号等の符号の最後にHを付し、ロウレベルの場合には符号の最後にLを付すものとする。また、クロック信号CLKの周期をTclkとする。図4に示すように、クロック信号CLKが時刻t0、t1に立ち上がる。このクロック信号CLKの立ち上がりエッジに応じて、フリップフロップFF11がデータ信号D11Hをそれぞれハイレベルに立ち上げ、ロウレベルに立ち下げる。このデータ信号D11Hがハイレベルとなる期間が、データ信号D11Hのハイレベルのデータパルス幅TaHとなる。なお、データ信号D11Hの立ち上がり、立ち下がりのタイミングが、それぞれ時刻t0、t1から遅延しているが、この遅延期間はフリップフロップFF11が有する遅延特性に応じて決定される。その遅延特性の情報は、ライブラリ112が遅延特性情報として有している。フリップフロップFF11から出力されるデータ信号D11Hのデータパルス幅TaHは、バッファ回路BUF13の最小パルス幅制約Tmin13Hより大きいため、バッファ回路BUF13がデータ信号D11Hに応じたデータ信号D13Hを、バッファ回路BUF14へ出力する。但し、このデータ信号D13Hの立ち上がり及び立ち下がりのタイミングも、バッファ回路BUF13の遅延特性に応じた期間それぞれ遅延する。このバッファ回路BUF13の遅延特性情報もライブラリ112が有している。ここで、図4に示すように、データ信号D13Hのデータパルス幅TbHが、バッファ回路BUF14の最小パルス幅制約Tmin14Hより小さいため、バッファ回路BUF14がハイレベルのデータ信号D14Hを出力することができず、ロウレベルのままとなる。このように、回路ブロック1のデータパスでは、データパルスの伝達に問題が無かったが、回路ブロック2のデータパスでは、バッファ回路BUF14の最小パルス幅制約違反により、データパルスが消失してしまう。このため、時刻t1にフリップフロップFF12がハイレベルのデータ信号D14Hをラッチすることができず、結果として動作不正が発生する。なお、図5に示すように、ロウレベルのデータパルスの場合であっても同様となる。このような同じクロックドメインのクロック信号に同期して動作するレジスタ間のデータパス上におけるデータパルスの消失は、従来の検証方法では検出することができず、従来技術で問題となっていた。ここで、本実施の形態1の検証システム100では、遅延計算部102で、データパス上の各回路ブロック図3の回路ブロック1、2等において、時刻t0のクロック信号の立ち上がりエッジを基準点に、データパス上のデータパルスがどれくらい遅延するかを、ライブラリ112が有する回路素子の遅延情報から算出する。そして、その算出した遅延算出情報から各回路ブロックのデータパス上のデータパルスのパルス幅を算出する。この算出メカニズムを図6、図7を基に説明する。なお、図6では、データパルスがハイレベルの場合、図7ではデータパルスがロウレベルの場合を示す。まず、回路ブロック1に注目する。図6に示すように、ライブラリ112で定義されているフリップフロップFF11の立ち上がり信号の遅延特性に応じて、時刻t0から期間Td11rだけ遅延rise遅延した時刻t11にフリップフロップFF11の出力信号が立ち上がる。同様に、ライブラリ112で定義されているフリップフロップFF11の立ち下がり信号の遅延特性に応じて、時刻t1から期間Td11fだけ遅延fall遅延した時刻t13に出力信号が立ち下がる。この信号の立ち上がり、立ち下がりの時刻の算出が遅延計算部102で行われ、この遅延時刻の情報が遅延算出情報となる。そして、最小パルス幅検証部103が、データ信号D11Hのデータパルス幅TaHを算出する。図6からも分かるように、データ信号D11Hのデータパルス幅TaHは、時刻t13からt11を引いた値となる。時刻t0を基準点0とすると、時刻t11はTd11r、時刻t13はTclkTd11fとなり、データ信号D11Hのデータパルス幅TaHは、TclkTd11f-Td11rとなる。そして、最小パルス幅検証部103が、このデータパルス幅TaHと、ライブラリ112が有するバッファ回路BUF13の最小パルス幅制約Tmin13Hと比較する。本例では、TaH>Tmin13Hとなるため、最小パルス幅検証部103は回路ブロック1における最小パルス幅制約違反が無いと判定する。次に、回路ブロック2では、回路ブロック1の遅延特性、つまりフリップフロップFF11の遅延特性に加えて、バッファ回路BUF13の遅延特性も加わる。図6に示すように、バッファ回路BUF13の立ち上がり信号の遅延特性に応じて、時刻t11から期間Td13rだけ遅延した時刻t12に、バッファ回路BUF13の出力信号が立ち上がる。同様に、ライブラリ112で定義されているバッファ回路11の立ち下がり信号の遅延特性に応じて、時刻t13から期間Td13fだけ遅延した時刻t14に出力信号が立ち下がる。この信号の立ち上がり、立ち下がりの時刻の算出が遅延計算部102で行われ、この遅延時刻の情報が遅延算出情報となる。そして、最小パルス幅検証部103が、データ信号D12Hのデータパルス幅TbHを算出する。図6からも分かるように、データパルス幅TbHは、時刻t14からt12を引いた値となる。時刻t0を基準点0とすると、時刻t12はTd11rTd13r、時刻t14はTclkTd11fTd13fとなり、データパルス幅TbHは、TclkTd11fTd13f-Td11rTd13rとなる。そして、最小パルス幅検証部103が、このデータパルス幅TbHと、ライブラリ112が有するバッファ回路BUF14の最小パルス幅制約Tmin14Hと比較する。本例では、TbH<Tmin14Hとなるため、最小パルス幅検証部103は回路ブロック2における最小パルス幅制約違反があると判定し、回路ブロック2でデータパルスが消失すると判断する。このため、回路ブロック2の最小パルス幅制約検証の結果であるエラー判定結果を検証結果情報104として出力する。なお、各回路ブロックの出力側回路素子と入力側回路素子間の配線による配線遅延が存在する場合、その配線遅延の値を付加して上記遅延算出情報を生成してもよい。上述した図6の例では、出力側回路素子の出力する信号の立ち上がり、立ち下がりの遅延タイミングが、そのまま入力側回路素子の入力する信号の立ち上がり、立ち下がりの遅延タイミングとなっていた。このため、回路ブロックの最小パルス幅制約を検証する場合、出力側回路素子の出力する信号の立ち上がり、立ち下がりの遅延タイミングにより、入力側回路素子が入力するデータパルスを算出可能であった。しかし、配線遅延の存在を考慮する場合、入力側回路素子が入力する信号の立ち上がり、立ち下がりの遅延タイミングにより、入力側回路素子が入力するデータパルスを算出することに注意する。なお、この配線遅延の情報もライブラリ112が有する。上記算出メカニズムは、図7におけるロウレベルのデータパルスである場合でも、立ち下がり、立ち上がりの関係が逆になる以外は基本的に同様である。このため、図7の説明は省略する。なお、本例では、同じクロックドメインのレジスタ間にあるバッファ回路が2つであったが、更に複数であってもよい。但し、この場合、最小パルス幅制約検証の対象となる回路ブロック数も増加する。また、バッファ回路だけでなく、インバータ回路等であってもよい。但し、インバータ回路後の最小パルス幅制約検証ではハイレベルとロウレベルとのデータパルスの関係が入れ替わることに注意する。このようにして、本実施の形態1の最小パルス幅制約の検証システム100では、対象となる同じクロックドメインのレジスタ間のデータパスにおいて、選択される回路ブロックの最小パルス幅制約検証を行う。この最小パルス幅制約検証では、ライブラリ112で定義されているバッファ回路等の回路素子の遅延情報を基に、その回路ブロックのデータパス上のデータパルス幅を算出し、その算出結果とライブラリ112で定義されている最小パルス幅制約とを比較することで、データパルスが消失するか否かを判定する。これをデータパス上の全ての回路ブロックで行い、エラー判定結果が生成されない場合は、対象となるレジスタ間のデータ信号の伝達に問題が無く、回路の動作不正が発生しないと判断できる。逆に、図6、図7で例示したように、1つでも回路ブロックでエラー判定結果が生成されると、対象となるレジスタ間のデータパス上のデータ信号伝達に問題があり、回路の動作不正が発生する可能性があると判断できる。以上から、検証システム100は、設計した半導体集積回路のレジスタ間のデータパスにおいて、データパルスが消失する不具合をなくすことができ、従来技術で問題となっていたフリップフロップのデータ入力端子以外で生じたデータパルス消失による回路の動作不正の発生を防ぐことが可能となる。発明の実施の形態2以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。本実施の形態2では、最小パルス幅制約検証の対象となる回路が、図6、図7のようなレジスタ間に1入力、1出力の論理回路が直列接続された構成ではなく、OR回路のような2入力の論理回路が接続された構成の場合を想定する。よって、本実施の形態2の最小パルス幅制約の検証システムの構成、及び、動作フローチャートは、実施の形態1の図1、図2と同様となるため、その説明は省略する。ここで、図8~図10を用いて、本実施の形態2のデータパスのパルス幅に対する最小パルス幅検証メカニズムを説明する。図8は本実施の形態2のサンプル回路の構成である。図8に示すように、本実施の形態2のサンプル回路は、レジスタフリップフロップFF21~FF23と、バッファ回路BUF24、BUF26と、OR回路OR25とを有する。フリップフロップFF21~FF23のクロック入力端子には、それぞれクロック信号CLKが入力される。フリップフロップFF21のデータ出力端子QとOR回路OR25の一方の入力端子との間にバッファ回路BUF24が接続される。フリップフロップFF21のデータ出力端子Qからの出力信号をD21とし、バッファ回路BUF24の出力信号をD24とする。フリップフロップFF22のデータ出力端子Qが、OR回路OR25の他方の入力端子に接続される。フリップフロップFF22のデータ出力端子Qからの出力信号をD22とする。OR回路OR25の出力端子とフリップフロップFF23のデータ入力端子Dとの間にバッファ回路BUF26が接続される。OR回路OR25の出力信号をD25とし、バッファ回路BUF26の出力信号をD26とする。ここで、バッファ回路BUF24の最小パルス幅制約をTmin24、バッファ回路BUF26の最小パルス幅制約をTmin26とする。また、OR回路OR25の最小パルス幅制約をTmin25とする。図8のサンプル回路には、OR回路OR25が存在する。OR回路OR25は、2入力、1出力の論理回路である。このため、図8のサンプル回路は、データパスがフリップフロップFF21、FF23間と、フリップフロップFF22、FF23間の2つ存在することになる。フリップフロップFF21、FF23間のデータパス上のフロップFF21、バッファ回路BUF24を回路ブロック1とし、バッファ回路BUF24、OR回路OR25を回路ブロック2とする。同じく、フリップフロップFF22、FF23間のデータパス上のフロップFF22、OR回路OR25を回路ブロック3とする。そして、OR回路OR25、バッファ回路BUF26を回路ブロック4とする。図9、図10に、データ信号D21、D22、D24、D25のタイミングチャートを示す。この図を基に、実施の形態1と同様、本サンプル回路における各回路ブロックの遅延計算部102が算出する遅延算出情報、及び、最小パルス幅検証部104が算出するデータパルス幅の算出メカニズムを説明する。但し、本例では、データ信号D25の最小データパルス幅Td25がバッファ回路BUF26の最小パルス幅制約Tmin26より小さいとする。なお、図9ではデータパルスがハイレベル、図10ではデータパルスがロウレベルの場合を示す。まず、回路ブロック1に注目する。図9に示すように、ライブラリ112で定義されているフリップフロップFF21の立ち上がり信号の遅延特性に応じて、時刻t0から期間Td21rだけ遅延した時刻t11に、フリップフロップFF21の出力信号が立ち上がる。同様に、ライブラリ112で定義されているフリップフロップFF21の立ち下がり信号の遅延特性に応じて、時刻t1から期間Td21fだけ遅延した時刻t16に、出力信号が立ち下がる。この信号の立ち上がり、立ち下がりの時刻の算出が遅延計算部102で行われ、この遅延時刻の情報が遅延算出情報となる。そして、最小パルス幅検証部103が、データ信号D21Hのデータパルス幅TaHを算出する。図9からも分かるように、データ信号D21Hのデータパルス幅TaHは、時刻t16からt11を引いた値となる。時刻t0を基準点0とすると、時刻t11はTd21r、時刻t16はTclkTd21fとなり、データパルス幅TaHは、TclkTd21f-Td21rとなる。そして、最小パルス幅検証部103が、このデータパルス幅TaHと、ライブラリ112が有するバッファ回路BUF24の最小パルス幅制約Tmin24Hと比較する。本例では、TaH>Tmin24Hとなるため、最小パルス幅検証部103は回路ブロック1における最小パルス幅制約違反がないと判定する。次に、回路ブロック2では、回路ブロック1の遅延特性、つまり上記フリップフロップFF21の遅延特性に加えて、バッファ回路BUF24の遅延特性も加わる。図9に示すように、バッファ回路BUF24の立ち上がり信号の遅延特性に応じて、時刻t11から期間Td24rだけ遅延した時刻t13に、バッファ回路BUF24の出力信号が立ち上がる。同様に、ライブラリ112で定義されているバッファ回路24の立ち下がり信号の遅延特性に応じて、時刻t16から期間Td24fだけ遅延した時刻t18に、出力信号が立ち下がる。この信号の立ち上がり、立ち下がりの時刻の算出が遅延計算部102で行われ、この遅延時刻の情報が遅延算出情報となる。そして、最小パルス幅検証部103が、データ信号D24Hのデータパルス幅TbHを算出する。図9からも分かるように、データ信号D24Hのデータパルス幅TbHは、時刻t18からt13を引いた値となる。時刻t0を基準点0とすると、時刻t13はTd21rTd24r、時刻t18はTclkTd21fTd24fとなり、データパルス幅TbHは、TclkTd21fTd24f-Td21rTd24rとなる。そして、最小パルス幅検証部103が、このデータパルス幅TbHと、ライブラリ112が有するOR回路OR25の最小パルス幅制約Tmin25Hと比較する。本例では、TbH>Tmin25Hとなるため、最小パルス幅検証部103は回路ブロック2における最小パルス幅制約違反がないと判定する。次に、回路ブロック3に注目する。図9に示すように、ライブラリ112で定義されているフリップフロップFF22の立ち上がり信号の遅延特性に応じて、時刻t0から期間Td22rだけ遅延した時刻t12にフリップフロップFF22の出力信号が立ち上がる。同様に、ライブラリ112で定義されているフリップフロップFF22の立ち下がり信号の遅延特性に応じて、時刻t1から期間Td22fだけ遅延した時刻t17に、出力信号が立ち下がる。この信号の立ち上がり、立ち下がりの時刻の算出が遅延計算部102で行われ、この遅延時刻の情報が遅延算出情報となる。そして、最小パルス幅検証部103が、データ信号D22Hのデータパルス幅TcHを算出する。図9からも分かるように、データ信号D22Hのデータパルス幅TcHは、時刻t17からt12を引いた値となる。時刻t0を基準点0とすると、時刻t12はTd22r、時刻t17はTclkTd22fとなり、データパルス幅TcHは、TclkTd22f-Td22rとなる。そして、最小パルス幅検証部103が、このデータパルス幅TcHと、ライブラリ112が有するOR回路OR25の最小パルス幅制約Tmin25Hと比較する。本例では、TcH>Tmin25Hとなるため、最小パルス幅検証部103は回路ブロック3における最小パルス幅制約違反がないと判定する。次に、回路ブロック4に注目する。回路ブロック4では、上記回路ブロック2、3の遅延特性に加えて、OR回路OR25の遅延特性も加わる。但し、OR回路OR25は2入力論理回路である。このため、データ信号D24側の入力端子と、データ信号D22側の入力端子に入力される信号の遅延の差に応じて、OR回路OR25が出力する最小パルス幅が決定される。ここで、OR回路OR25は、データ信号D22の遅延に自身の遅延をプラスしたデータ信号D25の出力と、データ信号D24の遅延に自身の遅延を足したデータ信号D25の出力の2種類が考えられる。まず、単純化のため、各フリップフロップ、論理素子の遅延に大きな違いが無い場合を想定する。この場合、OR回路OR25の前段の回路ブロックのうち、最長データパスを有するのは回路ブロック2側となり、最短データパスを有するのは回路ブロック3側となる。そして、図9からも明らかなように、最長データパス側の回路ブロック2のデータ信号D24の遅延の方が、最短データパス側の回路ブロック3のデータ信号D22の遅延よりも大きくなる。このため、OR回路OR25の出力の遅延もデータ信号D24の遅延の方がデータ信号D22の遅延よりも大きくなる。よって、ライブラリ112で定義されているOR回路OR25の立ち上がり信号の遅延特性がTd25rとすると、データ信号D25の最小立ち上がり時刻は、時刻t12から期間Td25rだけ遅延した時刻t14となる。一方、データ信号D25の最大立ち上がり時刻は、時刻t13から期間Td25rだけ遅延した時刻t15となる。同様に、ライブラリ112で定義されているOR回路OR25の立ち下がり信号の遅延特性がTd25fとすると、データ信号D25の最小立ち下がり時刻は、時刻t17から期間Td25fだけ遅延した時刻t19となる。一方、データ信号D25の最大立ち下がり時刻は、時刻t18から期間Td25fだけ遅延した時刻t20となる。これら、最大、最小立ち上がり時刻、最大、最小立ち下がり時刻の算出が遅延計算部102で行われ、この遅延時刻の情報が遅延算出情報となる。ここで、OR回路OR25が出力するデータ信号D25のパルス幅が、バッファ回路BUF26の最小パルス幅制約違反となるか否かを判定するには、OR回路OR25が出力するデータ信号D25のパルス幅の最小値だけに注目すればよい。ここで、データ信号D25のパルス幅の最小値を求めるため、OR回路OR25の出力信号のタイミングウィンドウを計算する。以下に、OR回路OR25の出力のタイミングウィンドウTWOR25の計算方法を記載する。なお、タイミングウィンドウTWOR25は、クロックのアクティブエッジを基準点0として、立ち上がり信号と立ち下がり信号を別々で計算する。以下では、立ち上がり信号のタイミングウィンドウをTWrOR25=データ信号D25の最小立ち上がり時刻、データ信号D25の最大立ち上がり時刻とし、立ち下がり信号のタイミングウィンドウをTWfOR25=データ信号D25の最小立ち下がり時刻、データ信号D25の最大立ち下がり時刻と記載する。上述した、遅延算出情報から時刻t0を基準点0とすると、時刻t14はTd22rTd25r、時刻t15はTd21rTd24rTd25rとなる。ここで、Td22rTd25r=Td25rmin、Td21rTd24rTd25r=Td25rmaxとすると、立ち上がり信号のタイミングウィンドウは、TWrOR25=Td25rmin、Td25rmaxとなる。更に、時刻t1を基準点0とすると、時刻t19はTd22fTd25f、時刻t20はTd21fTd24fTd25fとなる。ここで、Td22fTd25f=Td25fmin、Td21fTd24fTd25f=Td25fmaxとすると、立ち下がり信号のタイミングウィンドウは、TWfOR25=Td25fmin、Td25fmaxとなる。そして、最小パルス幅検証部103が、データ信号D25Hのデータパルス幅TdHの最小値TdHminを算出する。図9からも分かるように、データ信号D25Hの最小データパルス幅TdHminは、時刻t19からt15を引いた値となる。上述のように、時刻t15はTd25rmax、時刻t19はTclkTd25fminとなり、TdHminは、TclkTd25fmin-Td25rmaxとなる。言い換えると、OR回路OR25の出力タイミングウィンドウの最小立ち下がり時刻クロック周期Tclkから最大立ち上がり時刻を引いた値が、データ信号D25Hの最小データパルス幅TdHminとなる。そして、最小パルス幅検証部103が、この最小データパルス幅TdHminと、ライブラリ112が有するバッファ回路BUF26の最小パルス幅制約Tmin26Hと比較する。本例では、TdHmin<Tmin26Hとなるため、最小パルス幅検証部103は回路ブロック4における最小パルス幅制約違反があると判定し、回路ブロック4でデータパルスが消失すると判断する。このため、回路ブロック4の最小パルス幅制約検証の結果であるエラー判定結果を検証結果情報104として出力する。なお、上述したタイミングウィンドウは、OR回路OR25の出力のみを示したが、他のフリップフロップ、論理回路にもタイミングウィンドウが存在し、以下の様になる。フリップフロップFF21の出力の立ち上がりタイミングウィンドウは、TWrFF21=Td21r、Td21r、立ち下がりタイミングウィンドウは、TWfFF21=Td21f、Td21fとなる。フリップフロップFF22の出力の立ち上がりタイミングウィンドウは、TWrFF22=Td22r、Td22r、立ち下がりタイミングウィンドウは、TWfFF22=Td22f、Td22fとなる。バッファ回路BUF24の出力の立ち上がりタイミングウィンドウは、TWrBUF24=Td24rTd21r、Td24rTd21r、立ち下がりタイミングウィンドウは、TWfBUF24=Td24fTd21f、Td24fTd21fとなる。このように、回路ブロック内に2入力の回路素子が存在しない場合には、最小および最大立ち上がり時刻が同じとなる。同様に、最小および最大立ち下がり時刻も同じとなる。そして、上述したように、OR回路OR25の出力の立ち上がりタイミングウィンドウは、TWrOR25=Td22rTd25r、Td21rTd24rTd25r、立ち下がりタイミングウィンドウは、TWfOR25=Td22fTd25f、Td21fTd24fTd25fとなる。更に、バッファ回路BUF26の出力の立ち上がりタイミングウィンドウは、TWrBUF26=Td22rTd25rTd26r、Td21rTd24rTd25rTd26r、立ち下がりタイミングウィンドウは、TWfBUF26=Td22fTd25fTd26f、Td21fTd24fTd25fTd26fとなる。但し、バッファ回路BUF26の立ち上がり、立ち下がり信号の遅延特性をそれぞれTd26r、Td26fとする。ここで、もしフリップフロップFF23の最小パルス幅制約違反を判定する場合は、バッファ回路BUF26の出力の最小立ち下がり時刻Td22fTd25fTd26fクロック周期Tclkから最大立ち上がり時刻Td21rTd24rTd25rTd26rを引いた値を最小データパルス幅TfHminとし、フリップフロップFF23の最小パルス幅制約Tmin23HとTfHminとを比較することで判定する。つまり、回路ブロックにおいて、出力側回路素子の出力信号の最小立ち下がり時刻クロック周期から最大立ち上がり時刻を引いた値を最小データパルス幅とし、その最小データパルス幅が入力側回路素子の最小パルス幅制約以下であるか否かを判定する。上記算出メカニズムは、図10におけるロウレベルのデータパルスである場合でも、立ち下がり、立ち上がりの関係が逆になる以外は基本的に同様である。このため、図10の説明は省略する。但し、ハイレベルのデータパルスとは逆に、回路ブロックにおいて、出力素子側の出力信号の最小立ち上がり時刻から最大立ち下がり時刻を引いた値をロウレベルの最小データパルス幅とし、その最小データパルス幅が入力素子側のロウレベルの最小パルス幅制約以下であるか否かを判定する。以上の様に、最小パルス幅制約検証の対象となる回路が、実施の形態1の図3のようなレジスタ間に1入力、1出力の論理回路が直列接続された構成ではなく、本実施の形態2の図8のような2入力、1出力の論理回路が接続された構成の場合であっても、実施の形態1と同様、最小パルス幅制約検証が可能である。本実施の形態2では、2入力、1出力の論理回路に対応するため、上述した論理回路出力のタイミングウィンドウを用いる。そして、最小立ち下がり時刻クロック周期から最大立ち上がり時刻を引いた値をハイレベルの最小データパルス幅、最小立ち上がり時刻クロック周期から最大立ち下がり時刻を引いた値をロウレベルの最小データパルス幅としている。そして、この最小データパルス幅が入力素子側の最小パルス幅制約違反となるか否かを判定し、最小パルス幅制約違反である場合、エラー判定結果を検証結果情報104として出力する。また、このタイミングウィンドウは、ネットリスト111の回路接続情報とライブラリ112の遅延情報から容易に求めることができ、新たに複雑な計算方法を必要としない。このため、この計算方法を実現する遅延計算部102、最小パルス幅検証部103の回路構成が必要以上に複雑になることがない。発明の実施の形態3以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。本実施の形態3では、最小パルス幅制約検証の対象となる回路が、以下に示す図11のような構成である場合を想定する。よって、本実施の形態3の最小パルス幅制約の検証システムの構成、及び、動作フローチャートは、実施の形態1の図1、図2と同様となるため、その説明は省略する。図11は本実施の形態3のサンプル回路の構成である。図11に示すように、本実施の形態3のサンプル回路は、レジスタフリップフロップFF21~FF23、FF31と、バッファ回路BUF24、BUF26と、OR回路OR25と、AND回路AND32とを有する。なお、図11に示された符号のうち、図8と同じ符号を付した構成は、図8と同じか又は類似の構成を示している。実施の形態2と異なるのは、フリップフロップFF31と、AND回路AND32が加わった点である。その他の構成は、実施の形態2と同様であるため説明は省略する。フリップフロップFF31のクロック入力端子には、クロック信号CLKが入力される。フリップフロップFF31のデータ出力端子Qからの出力信号をD31とする。OR回路OR25の出力端子とAND回路AND32の一方の入力端子とが接続され、フリップフロップFF22のデータ出力端子Qが、AND回路AND32の他方の入力端子に接続される。AND回路AND32の出力端子とフリップフロップFF23のデータ入力端子Dとの間にバッファ回路BUF26が接続される。AND回路AND32の出力信号をD32とする。ここで、AND回路AND32の最小パルス幅制約をTmin32とする。なお、実施の形態1と同様、フリップフロップFF21、FF23間のデータパス上のフロップFF21、バッファ回路BUF24を回路ブロック1とし、バッファ回路BUF24、OR回路OR25を回路ブロック2とする。同じく、フリップフロップFF22、FF23間のデータパス上のフロップFF22、OR回路OR25を回路ブロック3とする。そして、本実施の形態3では、フリップフロップFF31、FF23間のデータパス上のフロップFF31、AND回路AND32を回路ブロック4とし、OR回路OR25、AND回路AND32を回路ブロック5とする。更に、AND回路AND32、バッファ回路BUF26を回路ブロック6とする。ここで、図12~図15に、データ信号D21~D26、D31、D32のタイミングチャートを示す。なお、図12の例では、全ての回路ブロックにおいて、最小パルス幅制約違反が無い、つまりデータパルスの消失が無い場合を示している。また、説明の簡略化のため、フリップフロップFF21、FF22、FF23、FF31、バッファ回路BUF24、BUF26、OR回路OR25、AND回路AND32の各遅延特性を全て期間T1とする。図12に示すように、時刻t0のクロック信号の立ち上がりエッジから期間T1後の時刻t1に、データ信号D21、D31がハイレベルに立ち上がり、データ信号D22が立ち下がる。また、時刻t6時刻t0からクロック周期Tclk後のクロック信号の立ち上がりエッジから期間T1後の時刻t7に、データ信号D21、D31がロウレベルに立ち下がる。よって、データ信号D21、D31は、パルス幅がTclkのハイレベルのデータパルスを有する。バッファ回路BUF24は、データ信号D21のデータパルスを期間T1遅延してデータ信号D24として出力する。OR回路OR25は、データ信号D24とD22とを入力し、OR演算した演算結果を期間T1遅延し、データ信号D25として出力する。但し、データ信号D21とD22の遅延の関係から、図12に示すような時刻t3からt4の間ロウレベルのパルスが発生する。更に、AND回路AND32は、データ信号D25とD31とを入力し、AND演算した演算結果を期間T1遅延し、データ信号D32として出力する。但し、データ信号D24とD31の遅延の関係から、図12に示すような時刻t2からt3の間ハイレベルのパルス、時刻t3からt4の間ロウレベルのパルスが発生する。バッファ回路BUF26は、データ信号D32のデータパルスを期間T1遅延してデータ信号D26として出力する。そして、フリップフロップFF23が、時刻t6時刻t0からクロック周期Tclk後のクロック信号の立ち上がりエッジにデータ信号D26をラッチする。なお、フリップフロップFF23がラッチした信号は期間T1後の時刻t7に、データ出力端子Qから信号D23として出力される。ここで、図13~図15に回路ブロック6で、最小パルス幅制約によるパルスの消失が発生した場合を示す。但し、図13はバッファ回路BUF26の最小パルス幅制約により2×T1以下のハイレベルデータパルスが消失する場合、図14はバッファ回路BUF26の最小パルス幅制約により2×T1以下のロウレベルのデータパルスが消失する場合である。また、図15はバッファ回路BUF26の最小パルス幅制約により4×T1以下のハイレベルのデータパルスが消失する場合である。まず、図13示すように、バッファ回路BUF26でデータ信号D26の時刻t3からt4におけるハイレベルのデータパルスが消失する場合では、時刻t6フリップフロップFF23のラッチタイミングに問題なくフリップフロップFF23が正しいデータをラッチする。また、図14示すように、データ信号D26の時刻t4からt5におけるロウレベルのデータパルスが消失した場合でも、時刻t6に問題なくフリップフロップFF23が正しいデータをラッチする。しかし、図15示すように、時刻t6にまたがった、時刻t5~t9のハイレベルデータパルスが消失した場合、フリップフロップFF23が正しいデータをラッチすることができず、回路が誤作動することになる。以上のことから、最小パルス幅検証部103が、最小パルス幅検証を行う対象として、図13、図14の例のような、時刻t0からクロック信号CLKの周期Tclk内のデータパルスのパルス幅を検証する必要が無いことが分かるこのような回路動作上問題のないパルスをグリッチと呼ぶ。逆に、最小パルス幅検証部103が、最小パルス幅検証を行う対象として、周期Tclkのクロック信号CLKのクロックエッジにまたがるデータパルスに対してのみ検証すればよく、全てのデータパルスに対して検証を行う必要がない。そして、上記周期Tclkのクロック信号CLKのクロックエッジにまたがるデータパルスの判定は、実施の形態2で説明したタイミングウィンドウを利用する。上述したように、フリップフロップFF21、FF22、FF31、バッファ回路BUF24、BUF26、OR回路OR25、AND回路AND32の立ち上がり、立ち下がりの各遅延特性を全て期間T1とした場合、フリップフロップFF21、FF22、FF31の出力の立ち上がりタイミングウィンドウはTWrFF21=TWrFF22=TWrFF31=T1、T1となり、立ち下がりタイミングウィンドウはTWfFF21=TWfFF22=TWfFF31=T1、T1となる。また、バッファ回路BUF24の立ち上がりタイミングウィンドウは、TWrBUF24=T1×2、T1×2、立ち下がりタイミングウィンドウは、TWfBUF24=T1×2、T1×2となる。次に、OR回路OR25の立ち上がりタイミングウィンドウは、TWrOR25=T1×2、T1×3、立ち下がりタイミングウィンドウは、TWfOR25=T1×2、T1×3となる。また、AND回路AND32の立ち上がりタイミングウィンドウは、TWrAND32=T1×2、T1×4、立ち下がりタイミングウィンドウは、TWfAND32=T1×2、T1×4となる。また、バッファ回路BUF26の立ち上がりタイミングウィンドウは、TWrBUF26=T1×3、T1×5、立ち下がりタイミングウィンドウは、TWfBUF26=T1×3、T1×5となる。例えば、回路ブロック6のハイレベルデータパルスの最小パルス幅検証を、図16を用いて説明する。AND回路AND32の立ち上がりタイミングウィンドウは、TWrAND32=T1×2、T1×4であり、図16に示すように最小立ち上がり時刻が時刻t0から期間T1×2後の時刻t2、最大立ち上がり時刻が時刻t0から期間T1×4後の時刻t4となる。また、AND回路AND32の立ち下がりタイミングウィンドウは、TWfAND32=T1×2、T1×4であり、図16に示すように最小立ち下がり時刻が時刻t6から期間T1×2後の時刻t8、最大立ち下がり時刻が時刻t6から期間T1×4後の時刻t10となる。なお、他の実施の形態と同様、それぞれの回路ブロックの遅延時刻の遅延算出情報は、遅延計算部102で行われる。そして、最小パルス幅検証部103は、実施の形態2と同様、データ信号D32の最小パルス幅を、最小立ち下がり時刻T1×2クロック周期Tclkから最大立ち下がり時刻T1×4を引いた値Tclk-T1×2として計算し、バッファ回路BUF26の最小パルス幅制約Tmin26と比較することで、回路ブロック6における最小パルス幅制約違反となるか否かを判定することができる。そして、Tclk-T1×2≦Tmin26である場合は、最小パルス幅制約違反として、エラー判定結果を検証結果情報104として出力する。以上の様に、最小パルス幅検証を行うデータパルスの対象をクロック信号CLKのクロックエッジにまたがるものに限定することで、回路ブロックで発生する全てのデータパルスを検証する必要が無く、検証期間の短縮を図ることが可能となる。発明の実施の形態4以下、本発明を適用した具体的な実施の形態4について、図面を参照しながら詳細に説明する。図17に本実施の形態4にかかる半導体集積回路の最小パルス幅制約の検証システム200のブロック構成を示す。図17に示すように、最小パルス幅制約の検証システム200は、情報保持部101と、最小パルス幅検証部103とを有する。なお、図17に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。実施の形態1と異なるのは、遅延計算部102を削除した構成である。このため、情報保持部101と最小パルス幅検証部103の動作等の説明は、実施の形態1と同様であるため特に必要なもの以外は説明を省略する。また、本実施の形態4の検証システム200の動作フローも、実施の形態1の図2と同様であるため、説明は省略する。本実施の形態4では、注目するデータパス上の回路素子の遅延特性を考慮せず、全ての回路素子が理想的なタイミングで動作すると想定している。このため、実施の形態2、3で説明したタイミングウィンドウは、図18で示すように単純化が可能となる。なお、図18は、図11のサンプル回路のAND回路AND32の出力データ信号D32の例を本実施の形態4に適用した場合のタイミングチャートである。図18に示すように、本実施の形態4では、回路素子の遅延特性を考慮しないため、AND回路AND32、及び、その前段の回路素子であるフリップフロップFF21、FF22、FF31、バッファ回路BUF24、OR回路OR25の遅延が発生しない前提となる。このため、AND回路AND32の出力も理想的なデータパルス幅、つまり、クロック信号CLKの周期Tclkとなる。更に、本実施の形態4で想定されるデータパルスは、必ず時刻t6のクロックエッジをまたぐことになり、実施の形態3のように、最小パルスがクロック信号CLKのクロックエッジにまたがるか否かの判定を行う必要がない。但し、フリップフロップFF21、FF22、FF31の遅延特性は上述のように考慮しなくてよいが、フリップフロップFF21、FF22、FF31のパルスデータの出力タイミングが時刻t0である場合、フリップフロップFF23のラッチタイミングである時刻t1において、フリップフロップFF23が入力するデータD26のパルスエッジのタイミングが重なってしまう可能性がある。このため、フリップフロップFF23のラッチするラッチデータが不定となってしまう可能性がある。これを防ぐため、フリップフロップFF21、FF22、FF31のデータパルスの出力タイミングを時刻t0から所定のマージンを取って遅らせることにより、最小パルス幅検証を行うことが好ましい。ここで、本実施の形態4の最小パルス幅制約の検証システム200では、クロック情報113で与えるクロック信号の周波数を上昇させていく、つまり、クロック信号CLKの周期Tclkを小さくしていくと、ある周波数でいずれかの回路ブロックにおいて最小パルス幅制約違反が発生する。これは、クロック信号CLKの周期Tclkに応じて、各回路ブロックに伝達されるデータパルス幅が決定されるが、各回路ブロックが有する最小パルス幅制約には変化がないためである。このため、ある周波数でいずれかの回路ブロックにおいて最小パルス幅制約違反が発生し、エラー判定結果が検証結果情報104として出力される。そして、この最小パルス幅制約違反が発生したときの周波数が、注目する回路の最大動作周波数となる。つまり、本実施の形態4の最小パルス幅制約の検証システム200では、クロック情報113で定義されるクロック周波数を変更することで、自動で回路の最大動作周波数を検証することが可能となる。なお、このような最大動作周波数の検証方法は、回路素子の遅延を考慮した実施の形態1~3でも利用可能である。以上、本実施の形態4の最小パルス幅制約の検証システム200は、パルス幅の計算において、回路ブロックの遅延情報を必要としないため、実施の形態1~3で行っていた遅延算出情報の算出処理やパス解析が不要となる。よって、論理合成後の回路などにおいて、正確な遅延算出情報をできない場合であっても、回路の最大動作周波数を検証することが可能となる。また、上記算出処理やパス解析が不要となることから、検証処理速度が高速となるメリットもある。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述した実施の形態1~4では、クロック信号CLKの1周期で回路動作を行うシングルサイクルパスを想定していた。この場合、クロック信号CLKの周期Tclkごとのエッジタイミングでレジスタフリップフロップがラッチした値に応じて、回路動作が決定される。ここで、本発明を複数のクロック周期を1サイクルとするマルチサイクルパス構成の回路においても適用可能である。つまり、クロック信号CLKの周期Tclkのn回ごとのエッジタイミングでレジスタフリップフロップがラッチした値に応じ、回路動作が決定される場合であっても、本発明を適用可能であるここで、nは2以上の整数。図19に、図3のサンプル回路において、クロック信号CLKの2周期のマルチサイクルパス下で動作させた場合の動作タイミングチャートを示す。この場合、図19に示すように、フリップフロップFF11の立ち上がり信号の遅延特性を含め、時刻t0から期間Td41r後にフリップフロップFF11の出力信号が立ち上がる。同様に、フリップフロップFF11の立ち下がり信号の遅延特性に応じて、立ち下がりエッジが時刻t1から期間Td41fだけ遅延した時刻t13に出力信号が立ち下がる。ここで、実施の形態1では、時刻t13は、クロック信号CLKの1周期分TclkTd11fとなっていた。しかし、本例では、Tclk×2Td41fとなることに注意する。そして、最小パルス幅検証部103が、データ信号D11Hのデータパルス幅TaHを算出する。データ信号D11Hのデータパルス幅TaHは、時刻t13からt11を引いた値となる。時刻t0を基準点0とすると、時刻t11はTd41rとなり、時刻t1を基準点0とすると、時刻t13はTd41fとなる。本回路がマルチサイクルパスで動作することを考慮すると、データパルス幅TaHは、最小立ち下がり時刻クロック周期×サイクル数-最大立ち上がり時刻=Tclk×2Td41f-Td41rとなる。このデータパルス幅TaHとバッファ回路BUF13の最小パルス幅制約Tmin13と比較する。このように、マルチサイクルパスでは、実施の形態1のTclkの計算部分がTclk×2として計算される。これ以降の計算も同様となる。なお、実施の形態2、3のように、2入力、1出力の回路素子があっても同様のことが言える。更に、上記方法に従うことで、2以上のクロック信号周期のマルチサイクルパス構成も可能であることは言うまでもない。