電界効果トランジスタを用いて構成され、一端が共通に接続されたnnは2以上の整数個のアンチヒューズ素子を有するメモリセルと、前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する内部電圧発生回路と、前記n個のアンチヒューズ素子の中から前記プログラム電圧を印加するアンチヒューズ素子を選択するプログラム電圧選択回路と、前記メモリセルごとに設けられ、前記n個のアンチヒューズ素子に記憶されたデータに基づいて、3値以上の読み出しレベルを判定するセンスアンプと、前記メモリセルごとに設けられ、前記ゲート絶縁膜を破壊させる電圧から前記センスアンプを保護するバリアトランジスタと、前記メモリセルごとに設けられ、前記プログラム電圧が印加されるメモリセルを選択する選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。電界効果トランジスタを用いて構成され、一端が共通に接続されたnnは2以上の整数個のアンチヒューズ素子を有するメモリセルと、前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する内部電圧発生回路と、前記アンチヒューズ素子ごとに直列に接続され、前記プログラム電圧が印加されるアンチヒューズ素子を切り替えるn個の切替トランジスタと、前記メモリセルごとに設けられ、前記n個のアンチヒューズ素子に記憶されたデータに基づいて、3値以上の読み出しレベルを判定するセンスアンプと、前記メモリセルごとに設けられ、前記ゲート絶縁膜を破壊させる電圧から前記センスアンプを保護するバリアトランジスタと、前記メモリセルごとに設けられ、前記プログラム電圧が印加されるメモリセルを選択する選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。電界効果トランジスタを用いて構成され、一端が共通に接続されたnnは2以上の整数個のアンチヒューズ素子を有するメモリセルと、前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する内部電圧発生回路と、前記n個のアンチヒューズ素子の中から前記プログラム電圧を印加するアンチヒューズ素子を選択するプログラム電圧選択回路と、前記n個のアンチヒューズ素子に記憶されたデータに基づいて、3値以上の読み出しレベルを判定するセンスアンプと、前記メモリセルごとに設けられ、前記n個のアンチヒューズ素子の書き込みを行う書き込みトランジスタと、前記メモリセルごとに設けられ、前記n個のアンチヒューズ素子から読み出しを行う読み出しトランジスタと、前記メモリセルごとに設けられ、前記書き込みトランジスタに直列に接続された書き込み制御トランジスタと、前記メモリセルごとに設けられ、前記読み出しトランジスタに直列に接続された読み出しバリアトランジスタとを備えることを特徴とする不揮発性半導体記憶装置。電界効果トランジスタを用いて構成され、一端が共通に接続されたnnは2以上の整数個のアンチヒューズ素子を有するメモリセルと、前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する内部電圧発生回路と、前記アンチヒューズ素子ごとに直列に接続され、前記プログラム電圧が印加されるアンチヒューズ素子を切り替えるn個の切替トランジスタと、前記n個のアンチヒューズ素子に記憶されたデータに基づいて、3値以上の読み出しレベルを判定するセンスアンプと、前記メモリセルごとに設けられ、前記n個のアンチヒューズ素子の書き込みを行う書き込みトランジスタと、前記メモリセルごとに設けられ、前記n個のアンチヒューズ素子から読み出しを行う読み出しトランジスタと、前記メモリセルごとに設けられ、前記書き込みトランジスタに直列に接続された書き込み制御トランジスタと、前記メモリセルごとに設けられ、前記読み出しトランジスタに直列に接続された読み出しバリアトランジスタとを備えることを特徴とする不揮発性半導体記憶装置。n個のアンチヒューズ素子の各電界効果トランジスタは、トランジスタサイズまたはゲート電極のシリサイド濃度が互いに異なるまたは同一または異なるものと同一なものが混在することを特徴とする請求項1から4のいずれか1項に記載の不揮発性半導体記憶装置。前記メモリセルの3値以上の読み出しレベルに応じて前記センスアンプのしきい値を変化させるしきい値可変回路をさらに備えることを特徴とする請求項1から5のいずれか1項に記載の不揮発性半導体記憶装置。前記センスアンプは、前記メモリセルの3値以上の読み出しレベルに応じてしきい値が互いに異なる複数のセンスアンプからなることを特徴とする請求項1から5のいずれか1項に記載の不揮発性半導体記憶装置。本発明の一つの実施形態の目的は、レイアウト面積の増大を抑制しつつ、容量を拡張することが可能な不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置によれば、メモリセルと、内部電圧発生回路と、プログラム電圧選択回路と、センスアンプと、バリアトランジスタと、選択トランジスタとが設けられている。メモリセルは、電界効果トランジスタを用いて構成され、一端が共通に接続されたnnは2以上の整数個のアンチヒューズ素子を有する。内部電圧発生回路は、前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する。プログラム電圧選択回路は、前記n個のアンチヒューズ素子の中から前記プログラム電圧を印加するアンチヒューズ素子を選択する。センスアンプは、前記メモリセルごとに設けられ、前記n個のアンチヒューズ素子に記憶されたデータに基づいて、3値以上の読み出しレベルを判定する。バリアトランジスタは、前記メモリセルごとに設けられ、前記ゲート絶縁膜を破壊させる電圧から前記センスアンプを保護する。選択トランジスタは、前記メモリセルごとに設けられ、前記プログラム電圧が印加されるメモリセルを選択する。以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図1において、ヒューズマクロブロック20には、mmは正の整数個のヒューズブロックB1、内部電位発生回路21、プログラム電圧選択回路22、論理回路24およびしきい値可変回路25が設けられている。ヒューズブロックB1には、電気的に一度だけ書き込み可能な複数のメモリセルが設けられ、例えば、1ブロックには128ビット分のデータを記憶させることができる。ここで、ヒューズブロックB1はm段接続され、各ヒューズブロックB1からは読み出しデータSOD1~SODmが取り出されている。図2は、図1の不揮発性半導体記憶装置に適用されるメモリセルの概略構成を示すブロック図である。図2において、メモリセルには、2個のアンチヒューズ素子F1、F2、バリアトランジスタ12、選択トランジスタ13、センスアンプ14、ヒューズデータレジスタ15、プログラム制御レジスタ16、制御ロジック17およびセレクタ18が設けられている。ここで、各アンチヒューズ素子F1、F2は、電界効果トランジスタを用いて構成することができ、各電界効果トランジスタのソース、ドレインおよびウェルは共通に接続されている。また、各アンチヒューズ素子F1、F2の電界効果トランジスタのゲートは互いに接続されることで、アンチヒューズ素子F1、F2の一端がノードAに共通に接続されている。バリアトランジスタ12は、アンチヒューズ素子F1、F2のゲート絶縁膜を破壊させる電圧からセンスアンプ14を保護することができる。選択トランジスタ13は、電界効果トランジスタのゲート絶縁膜が破壊されるメモリセルを選択することができる。センスアンプ14は、アンチヒューズ素子F1、F2に記憶されたデータに基づいて、3値以上の読み出しレベルを判定することができる。なお、アンチヒューズ素子F1、F2の読み出し特性が等しい場合、1個のメモリセルには3値を記憶させることができる。アンチヒューズ素子F1、F2の読み出し特性が互いに異なる場合、1個のメモリセルには4値を記憶させることができる。アンチヒューズ素子F1、F2の読み出し特性を互いに異ならせる方法としては、トランジスタサイズまたはゲート電極のシリサイド濃度を互いに異なることで実現できる。ヒューズデータレジスタ15は、アンチヒューズ素子F1、F2から読み出されたデータを記憶することができる。プログラム制御レジスタ16は、プログラム時の制御を行うプログラム制御情報を記憶することができる。制御ロジック17は、プログラム時の選択トランジスタ13の動作を制御することができる。セレクタ18は、センスアンプ14にて読み出されたアンチヒューズ素子F1、F2のデータまたは前段のヒューズデータレジスタに記憶されているデータを選択し、自段のヒューズデータレジスタ15に出力することができる。そして、アンチヒューズ素子F1、F2の電界効果トランジスタのゲートは、バリアトランジスタ12のドレインに接続され、バリアトランジスタ12のソースは、選択トランジスタ13のドレインおよびセンスアンプ14の入力端子に接続されている。また、センスアンプ14の出力端子は、セレクタ18の一方の入力端子に接続され、セレクタ18の他方の入力端子は、前段のヒューズデータレジスタの出力端子に接続され、セレクタ18の出力端子は、ヒューズデータレジスタ15の入力端子に接続され、ヒューズデータレジスタ15の出力端子は、次段のヒューズデータレジスタの入力端子および制御ロジック17の一方の入力端子に接続されている。また、プログラム制御レジスタ16の入力端子は、前段のプログラム制御レジスタに接続され、プログラム制御レジスタ16の出力端子は、次段のプログラム制御レジスタの入力端子および制御ロジック17の他方の入力端子に接続され、制御ロジック17の出力端子は、選択トランジスタ13のゲートに接続されている。このようなメモリセルを複数段に渡ってシリアルに接続することにより、ヒューズブロックB1が構成される。また、図1において、内部電圧発生回路21は、図2のアンチヒューズ素子F1、F2にそれぞれ印加されるプログラム電圧VBP1、VBP2やバリアトランジスタ12に印加されるバリア電圧VBTなどを発生することができる。プログラム電圧選択回路22は、アンチヒューズ素子F1、F2の中から、電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧VBP1、VBP2を印加するアンチヒューズ素子F1、F2を選択することができる。論理回路24は、クロック信号CLKに同期してプログラム用データSIをヒューズブロックB1にシリアルに入力するとともに、ヒューズブロックB1から読み出したデータSOをシリアルに出力することができる。しきい値可変回路25は、メモリセルの3値以上の読み出しレベルに応じてセンスアンプ14のしきい値を変化させることができる。このようなヒューズマクロブロック20では、図2のセンスアンプ14がメモリセルごとに設けられるため、広範囲な条件で安定して動作する記憶装置の設計を容易化することができる。図3aは図1の不揮発性半導体記憶装置の1セル分の初期状態を示すブロック図、図3bは図3aのアンチヒューズ素子F1の書き込み動作を示すブロック図、図3cは図3aのアンチヒューズ素子F2の書き込み動作を示すブロック図、図3dは図3aのアンチヒューズ素子F1、F2の書き込み動作を示すブロック図である。なお、以下の説明では、メモリセルE1が4値化されている場合を例にとる。図3aにおいて、メモリセルE1には、アンチヒューズ素子F1、F2、バリアトランジスタ12、選択トランジスタ13およびセンスアンプ14が設けられている。そして、アンチヒューズ素子F1、F2の電界効果トランジスタのゲート絶縁膜が破壊される前は、メモリセルE1には‘00’というデータが保持される。この時、アンチヒューズ素子F1、F2にそれぞれ印加されるプログラム電圧VBP1、VBP2は0Vに設定することができる。そして、図3bに示すように、メモリセルE1に‘10’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ16にプログラム制御情報が転送される。また、アンチヒューズ素子F1のプログラム電圧VBP1が6.5V程度の高電圧に設定されるとともに、アンチヒューズ素子F2のプログラム電圧VBP2はフローティング状態に設定される。また、バリア電圧VBTが、バリアトランジスタ12のゲートに印加され、バリアトランジスタ12がオンされる。この時、アンチヒューズ素子F1、F2のゲート側は、アンチヒューズ素子F1、F2の電界効果トランジスタのゲート絶縁膜が破壊されない程度の電位に予め充電される。そして、制御ロジック17は、ヒューズデータレジスタ15に保持されたアンチヒューズ素子F1、F2のデータやプログラム制御レジスタ16に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック17は、プログラムを行う時には、選択トランジスタ13のゲートの電位をハイレベルにし、選択トランジスタ13をオンさせることで、アンチヒューズ素子F1、F2のゲートの電位を低電位VSSに引き下げる。この結果、アンチヒューズ素子F1の電界効果トランジスタのゲート絶縁膜には、ゲート絶縁膜が破壊される程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルE1に‘10’というデータが書き込まれる。そして、メモリセルE1に‘10’というデータが書き込まれると、選択トランジスタ13をオフしてアンチヒューズ素子F1に高電圧が印加されるのを中止する。また、図3cに示すように、メモリセルE1に‘01’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ16にプログラム制御情報が転送される。また、アンチヒューズ素子F2のプログラム電圧VBP2が6.5V程度の高電圧に設定されるとともに、アンチヒューズ素子F1のプログラム電圧VBP1はフローティング状態に設定される。また、バリア電圧VBTが、バリアトランジスタ12のゲートに印加され、バリアトランジスタ12がオンされる。この時、アンチヒューズ素子F1、F2のゲート側は、アンチヒューズ素子F1、F2の電界効果トランジスタのゲート絶縁膜が破壊されない程度の電位に予め充電される。そして、制御ロジック17は、ヒューズデータレジスタ15に保持されたアンチヒューズ素子F1、F2のデータやプログラム制御レジスタ16に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック17は、プログラムを行う時には、選択トランジスタ13のゲートの電位をハイレベルにし、選択トランジスタ13をオンさせることで、アンチヒューズ素子F1、F2のゲートの電位を低電位VSSに引き下げる。この結果、アンチヒューズ素子F2の電界効果トランジスタのゲート絶縁膜には、ゲート絶縁膜が破壊される程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルE1に‘01’というデータが書き込まれる。また、図3dに示すように、メモリセルE1に‘11’というデータを書き込む場合、図3bに示すように、アンチヒューズ素子F1の電界効果トランジスタのゲート絶縁膜を破壊した後、図3cに示すように、アンチヒューズ素子F2の電界効果トランジスタのゲート絶縁膜を破壊することができる。図4a~図4dは図3a~図3dの状態にそれぞれ対応した読み出し動作を示すブロック図である。図4a~図4dにおいて、メモリセルE1からデータを読み出す場合、プログラム電圧VBP1、VBP2およびバリア電圧VBTは、読み出しに適した電圧に設定される。例えば、プログラム電圧VBP1、VBP2は1.1V程度、バリア電圧VBTは電源電圧VDDの2倍程度の電圧に設定される。この時、選択トランジスタ13はオフされる。また、しきい値可変回路25にてセンスアンプ14のしきい値が3段階に変化される。この時のしきい値をTH1<TH2<TH3とする。そして、センスアンプ14の入力端子は、低電位VSSになるように一旦放電されてから、一定の時間だけ待機される。この間において、メモリセルE1に‘00’というデータが書き込まれている場合、センスアンプ14の入力端子の電位は、低電位VSSに維持される。一方、メモリセルE1に‘01’、‘10’または‘11’というデータが書き込まれている場合、センスアンプ14の入力端子には、ヒューズ素子F1、F2の破壊されたゲート絶縁膜を介して電荷が充電され、センスアンプ14の入力端子の電位が上昇する。そして、センスアンプ14において、この電位差がしきい値TH1と比較され、しきい値TH1以下の場合はメモリセルE1のデータが‘00’と判定され、しきい値TH1を超える場合はメモリセルE1のデータが‘01’、‘10’または‘11’と判定され、センスアンプ14自身にラッチされる。また、センスアンプ14の入力端子の電位差がしきい値TH1を超えた場合、メモリセルE1からのデータの読み出しがさらに行われる。そして、センスアンプ14の入力端子の電位差がしきい値TH2と比較され、しきい値TH2以下の場合はメモリセルE1のデータが‘01’と判定され、しきい値TH2を超える場合はメモリセルE1のデータが‘10’または‘11’と判定され、センスアンプ14自身にラッチされる。また、センスアンプ14の入力端子の電位差がしきい値TH2を超えた場合、メモリセルE1からのデータの読み出しがさらに行われる。そして、センスアンプ14の入力端子の電位差がしきい値TH3と比較され、しきい値TH3以下の場合はメモリセルE1のデータが‘10’と判定され、しきい値TH3を超える場合はメモリセルE1のデータが‘11’と判定され、センスアンプ14自身にラッチされる。そして、センスアンプ14にラッチされたデータは、ヒューズデータレジスタ15に転送され、シリアルに接続されたレジスタチェーンを介して外部に転送される。図5は図3a~図3dの状態に対応した読み出し電圧分布を示す図である。図5において、メモリセルE1にデータ‘00’が記憶されている時の電流分布がN1、メモリセルE1にデータ‘01’が記憶されている時の電流分布がN2、メモリセルE1にデータ‘10’が記憶されている時の電流分布がN3、メモリセルE1にデータ‘11’が記憶されている時の電流分布がN4であるものとする。この時、しきい値TH1は電流分布のN1、N2間に設定され、しきい値TH2は電流分布のN2、N3間に設定され、しきい値TH3は電流分布のN3、N4間に設定される。これにより、メモリセルE1に‘00’、‘01’、‘10’または‘11’のいずれのデータが記憶されているかを判定することができ、メモリセルE1を多値化することができる。このため、バリアトランジスタ12および選択トランジスタ13を1ビットごとに設ける必要がなくなり、単位容量当たりのバリアトランジスタ12および選択トランジスタ13の総数を減らすことが可能となることから、レイアウト面積を削減することができる。第2実施形態図6は、第2実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図6において、このヒューズマクロブロック30には、図1のヒューズマクロブロック20のヒューズブロックB1およびプログラム電圧選択回路22の代わりにヒューズブロックB2が設けられている。このヒューズブロックB2には、図3aのメモリセルE1の代わりに図7aのメモリセルE2が設けられている。図7aは図6の不揮発性半導体記憶装置の1セル分の初期状態を示すブロック図、図7bは図7aのアンチヒューズ素子F1の書き込み動作を示すブロック図、図7cは図7aのアンチヒューズ素子F2の書き込み動作を示すブロック図、図7dは図7aのアンチヒューズ素子F1、F2の書き込み動作を示すブロック図である。図7aにおいて、メモリセルE2には、図3aのメモリセルE1に切替トランジスタ31、32が追加されている。ここで、アンチヒューズ素子F1には切替トランジスタ31が直列に接続され、アンチヒューズ素子F2には切替トランジスタ32が直列に接続されている。そして、アンチヒューズ素子F1、F2の一端は切替トランジスタ31、32をそれぞれ介してノードAに共通に接続されている。また、アンチヒューズ素子F1、F2の他端も共通に接続され、アンチヒューズ素子F1、F2には、同一のプログラム電圧VBPが印加される。そして、アンチヒューズ素子F1、F2の電界効果トランジスタのゲート絶縁膜が破壊される前は、切替トランジスタ31、32はオフされ、メモリセルE1には‘00’というデータが保持される。この時、アンチヒューズ素子F1、F2に印加されるプログラム電圧VBPは0Vに設定することができる。そして、図7bに示すように、メモリセルE2に‘10’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ16にプログラム制御情報が転送される。また、アンチヒューズ素子F1、F2のプログラム電圧VBPが6.5V程度の高電圧に設定されるとともに、バリア電圧VBTが、バリアトランジスタ12のゲートに印加され、バリアトランジスタ12がオンされる。また、切替トランジスタ31はオンされ、切替トランジスタ32はオフされる。この時、アンチヒューズ素子F1、F2のゲート側は、アンチヒューズ素子F1、F2の電界効果トランジスタのゲート絶縁膜が破壊されない程度の電位に予め充電される。そして、制御ロジック17は、ヒューズデータレジスタ15に保持されたアンチヒューズ素子F1、F2のデータやプログラム制御レジスタ16に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック17は、プログラムを行う時には、選択トランジスタ13のゲートの電位をハイレベルにし、選択トランジスタ13をオンさせることで、アンチヒューズ素子F1のゲートの電位を低電位VSSに引き下げる。この結果、アンチヒューズ素子F1の電界効果トランジスタのゲート絶縁膜には、ゲート絶縁膜が破壊される程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルE2に‘10’というデータが書き込まれる。また、図7cに示すように、メモリセルE2に‘01’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ16にプログラム制御情報が転送される。また、アンチヒューズ素子F1、F2のプログラム電圧VBPが6.5V程度の高電圧に設定されるとともに、バリア電圧VBTが、バリアトランジスタ12のゲートに印加され、バリアトランジスタ12がオンされる。また、切替トランジスタ31はオフされ、切替トランジスタ32はオンされる。この時、アンチヒューズ素子F1、F2のゲート側は、アンチヒューズ素子F1、F2の電界効果トランジスタのゲート絶縁膜が破壊されない程度の電位に予め充電される。そして、制御ロジック17は、ヒューズデータレジスタ15に保持されたアンチヒューズ素子F1、F2のデータやプログラム制御レジスタ16に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック17は、プログラムを行う時には、選択トランジスタ13のゲートの電位をハイレベルにし、選択トランジスタ13をオンさせることで、アンチヒューズ素子F2のゲートの電位を低電位VSSに引き下げる。この結果、アンチヒューズ素子F2の電界効果トランジスタのゲート絶縁膜には、ゲート絶縁膜が破壊される程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルE2に‘01’というデータが書き込まれる。また、図7dに示すように、メモリセルE2に‘11’というデータを書き込む場合、図7bに示すように、アンチヒューズ素子F1の電界効果トランジスタのゲート絶縁膜を破壊した後、図7cに示すように、アンチヒューズ素子F2の電界効果トランジスタのゲート絶縁膜を破壊することができる。図8a~図8dは図7a~図7dの状態にそれぞれ対応した読み出し動作を示すブロック図である。図8において、メモリセルE2からデータを読み出す場合、プログラム電圧VBPおよびバリア電圧VBTは、読み出しに適した電圧に設定される。例えば、プログラム電圧VBPは1.1V程度、バリア電圧VBTは電源電圧VDDの2倍程度の電圧に設定される。この時、選択トランジスタ13はオフされるとともに、切替トランジスタ31、32はオンされる。また、しきい値可変回路25にてセンスアンプ14のしきい値が3段階に変化される。そして、センスアンプ14の入力端子は、低電位VSSになるように一旦放電されてから、一定の時間だけ待機される。この間において、メモリセルE2に‘00’というデータが書き込まれている場合、センスアンプ14の入力端子の電位は、低電位VSSに維持される。一方、メモリセルE2に‘01’、‘10’または‘11’というデータが書き込まれている場合、センスアンプ14の入力端子には、ヒューズ素子F1、F2の破壊されたゲート絶縁膜を介して電荷が充電され、センスアンプ14の入力端子の電位が上昇する。そして、センスアンプ14において、この電位差がしきい値TH1と比較され、しきい値TH1以下の場合はメモリセルE2のデータが‘00’と判定され、しきい値TH1を超える場合はメモリセルE2のデータが‘01’、‘10’または‘11’と判定され、センスアンプ14自身にラッチされる。また、センスアンプ14の入力端子の電位差がしきい値TH1を超えた場合、メモリセルE2からのデータの読み出しがさらに行われる。そして、センスアンプ14の入力端子の電位差がしきい値TH2と比較され、しきい値TH2以下の場合はメモリセルE2のデータが‘01’と判定され、しきい値TH2を超える場合はメモリセルE2のデータが‘10’または‘11’と判定され、センスアンプ14自身にラッチされる。また、センスアンプ14の入力端子の電位差がしきい値TH2を超えた場合、メモリセルE2からのデータの読み出しがさらに行われる。そして、センスアンプ14の入力端子の電位差がしきい値TH3と比較され、しきい値TH3以下の場合はメモリセルE2のデータが‘10’と判定され、しきい値TH3を超える場合はメモリセルE2のデータが‘11’と判定され、センスアンプ14自身にラッチされる。そして、センスアンプ14にラッチされたデータは、ヒューズデータレジスタ15に転送され、シリアルに接続されたレジスタチェーンを介して外部に転送される。第3実施形態図9は、第3実施形態に係る不揮発性半導体記憶装置の1セル分の概略構成を示すブロック図である。図9において、この不揮発性半導体記憶装置には、図3aのメモリセルE1の代わりにメモリセルE3が設けられている。メモリセルE3には、図3aのアンチヒューズ素子F1、F2の代わりにn個のアンチヒューズ素子F1~Fnが設けられている。ここで、各アンチヒューズ素子F1~Fnは、電界効果トランジスタを用いて構成することができ、各電界効果トランジスタのソース、ドレインおよびウェルは共通に接続されている。また、各アンチヒューズ素子F1~Fnの電界効果トランジスタのゲートは互いに接続されることで、アンチヒューズ素子F1~Fnの一端がノードAに共通に接続されている。そして、アンチヒューズ素子F2~Fnの各電界効果トランジスタの駆動力は、アンチヒューズ素子F1の電界効果トランジスタの駆動力の22~2nにそれぞれ設定することができる。また、しきい値可変回路25は、センスアンプ14のしきい値を2n-1段階に変化させることができる。これにより、メモリセルE3を2n値化することができ、単位容量当たりのバリアトランジスタ12および選択トランジスタ13の総数を減らすことが可能となることから、レイアウト面積を削減することができる。第4実施形態図10は、第4実施形態に係る不揮発性半導体記憶装置の1セル分の概略構成を示すブロック図である。図10において、この不揮発性半導体記憶装置には、図9のメモリセルE3の代わりにメモリセルE4が設けられている。メモリセルE4には、図9のセンスアンプ14の代わりに2n-1個のセンスアンプA1~A2n-1が設けられている。ここで、センスアンプA1~A2n-1のしきい値は2n-1段階に変化させることができる。そして、センスアンプA1~A2n-1は、その入力端子の電位差としきい値とを同時に比較することができる。これにより、メモリセルE4を2n値化することができ、レイアウト面積を削減することが可能となるとともに、メモリセルE4に記憶されているデータを判定するために、メモリセルE4の読み出しを繰り返して行う必要がなくなり、読み出し時間を短くすることができる。第5実施形態図11は、第5実施形態に係る不揮発性半導体記憶装置の1セル分の概略構成を示すブロック図である。図11において、この不揮発性半導体記憶装置には、図7aのメモリセルE2の代わりにメモリセルE5が設けられている。メモリセルE5には、図7aのアンチヒューズ素子F1、F2および切替トランジスタ31、32の代わりにn個のアンチヒューズ素子F1~Fnおよびn個の切替トランジスタT1~Tnが設けられている。ここで、アンチヒューズ素子F1~Fnには切替トランジスタT1~Tnがそれぞれ直列に接続されている。そして、アンチヒューズ素子F1~Fnの一端は切替トランジスタT1~Tnをそれぞれ介してノードAに共通に接続されている。また、アンチヒューズ素子F1~Fnの他端も共通に接続され、アンチヒューズ素子F1~Fnには、同一のプログラム電圧VBPが印加される。これにより、メモリセルE5を2n値化することができ、単位容量当たりのバリアトランジスタ12および選択トランジスタ13の総数を減らすことが可能となることから、レイアウト面積を削減することができる。第6実施形態図12は、第6実施形態に係る不揮発性半導体記憶装置の1セル分の概略構成を示すブロック図である。図12において、この不揮発性半導体記憶装置には、図11のメモリセルE5の代わりにメモリセルE6が設けられている。メモリセルE6には、図11のセンスアンプ14の代わりに2n-1個のセンスアンプA1~A2n-1が設けられている。ここで、センスアンプA1~A2n-1のしきい値は2n-1段階に変化させることができる。そして、センスアンプA1~A2n-1は、その入力端子の電位差としきい値とを同時に比較することができる。これにより、メモリセルE6を2n値化することができ、レイアウト面積を削減することが可能となるとともに、メモリセルE6に記憶されているデータを判定するために、メモリセルE6の読み出しを繰り返して行う必要がなくなり、読み出し時間を短くすることができる。第7実施形態図13は、第7実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図13において、ヒューズマクロブロック40には、セルブロックB3、内部電位発生回路41、プログラム電圧選択回路42、ロウデコーダ43、論理回路44、しきい値可変回路45、アドレスレジスタ46、センスアンプ47およびデータレジスタ48が設けられている。ここで、セルブロックB3には、電気的に一度だけ書き込み可能なメモリセルがロウ方向に配置され、このセルブロックB3がカラム方向に配置されることで、メモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、1ブロックには、例えば、128ビット分のデータを記憶させることができる。図14は図13の不揮発性半導体記憶装置の4セル分の初期状態を示すブロック図である。図14において、例えば、4個のメモリセルC1~C4がロウ方向およびカラム方向にマトリックス状に配置されているものとする。この時、センスアンプ47としてセンスアンプ47a、47bがカラムごとに設けられる。ここで、各メモリセルC1~C4には、2個のアンチヒューズ素子F1、F2、書き込み制御トランジスタ51、書き込みトランジスタ52、読み出しバリアトランジスタ53および読み出しトランジスタ54が設けられている。ここで、各アンチヒューズ素子F1、F2は、電界効果トランジスタを用いて構成することができ、各電界効果トランジスタのソース、ドレインおよびウェルは共通に接続されている。また、各アンチヒューズ素子F1、F2の電界効果トランジスタのゲートは互いに接続されることで、アンチヒューズ素子F1、F2の一端がノードAに共通に接続されている。また、書き込みトランジスタ52と書き込み制御トランジスタ51とは互いに直列に接続され、読み出しトランジスタ54と読み出しバリアトランジスタ53とは互いに直列に接続されている。そして、アンチヒューズ素子F1、F2の一端は、書き込み制御トランジスタ51を介して書き込みトランジスタ52のドレインに接続されるとともに、読み出しバリアトランジスタ53を介して読み出しトランジスタ54のドレインに接続されている。また、メモリセルC1~C4の書き込み制御トランジスタ51のゲートには書き込み制御信号WEが入力される。メモリセルC1~C4の読み出しバリアトランジスタ53のゲートにはバリア電圧VBTが入力される。メモリセルC1~C4の書き込みトランジスタ52のゲートはロウごとに書き込みワード線WLWに接続されるとともに、メモリセルC1~C4の書き込みトランジスタ52のソースはカラムごとに書き込みビット線BLWに接続されている。メモリセルC1~C4の読み出しトランジスタ54のゲートはロウごとに読み出しワード線WLRに接続されるとともに、メモリセルC1~C4の読み出しトランジスタ54のソースはカラムごとに読み出しビット線BLRに接続されている。また、センスアンプ47a、47bはカラムごとに読み出しビット線BLRに接続される。そして、アンチヒューズ素子F1、F2の電界効果トランジスタのゲート絶縁膜が破壊される前は、メモリセルC1~C4には‘00’というデータが保持される。この時、同一カラムのメモリセルC1、C3のアンチヒューズ素子F1、F2にそれぞれ印加されるプログラム電圧VBP11、VBP12は0Vに設定することができる。また、同一カラムのメモリセルC2、C4のアンチヒューズ素子F1、F2にそれぞれ印加されるプログラム電圧VBP21、VBP22は0Vに設定することができる。また、図13において、内部電圧発生回路41は、図14のアンチヒューズ素子F1、F2にそれぞれ印加されるプログラム電圧VBP11、VBP12や読み出しバリアトランジスタ53に印加されるバリア電圧VBTなどを発生することができる。プログラム電圧選択回路42は、アンチヒューズ素子F1、F2の中から、電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧VBP11、VBP12を印加するアンチヒューズ素子F1、F2を選択することができる。ロウデコーダ43は、メモリセルC1~C4をロウごとに選択することができる。論理回路44は、クロック信号CLKに同期してプログラム用データSIを入力させたり、メモリセルC1~C4から読み出したデータSOを出力させたりすることができる。しきい値可変回路45は、メモリセルの3値以上の読み出しレベルに応じてセンスアンプ47のしきい値を変化させることができる。アドレスレジスタ46は、ロウアドレスRA0~RAmで指定される番地にデータを書き込ませたり、ロウアドレスRA0~RAmで指定される番地からデータを読み出させたりすることができる。センスアンプ47は、アンチヒューズ素子F1、F2に記憶されたデータに基づいて、3値以上の読み出しレベルをロウごとに判定することができる。データレジスタ48は、センスアンプ47にて検出されたデータを保持することができる。図15は図14のアンチヒューズ素子F1の書き込み動作を示すブロック図である。図15において、メモリセルC1に‘10’というデータを書き込む場合、書き込み制御信号WEがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ51がオンされる。また、選択カラムのアンチヒューズ素子F1のプログラム電圧VBP11が6.5V程度の高電圧に設定されるとともに、選択カラムのアンチヒューズ素子F2のプログラム電圧VBP12がフローティング状態に設定される。また、非選択カラムのアンチヒューズ素子F1、F2のプログラム電圧VBP21、VBP22が6.5V程度の高電圧に設定される。また、バリア電圧VBTが、読み出しバリアトランジスタ53のゲートに印加され、読み出しバリアトランジスタ53がオンされる。なお、バリア電圧VBTは、読み出しバリアトランジスタ53をオンするのに十分な電圧に設定することができ、例えば、4.2V程度とすることができる。また、選択カラムの書き込みビット線BLWの電位が0Vに設定されるとともに、選択カラムの読み出しビット線BLRの電位がバリア電圧VBTに設定される。また、非選択カラムの書き込みビット線BLWおよび読み出しビット線BLRの電位がバリア電圧VBTに設定される。そして、ロウアドレスRA0~RAmがロウデコーダ43に入力されると、選択ロウの書き込みワード線WLWの電位が立ち上がり、選択ロウの書き込みトランジスタ52がオンする。この結果、メモリセルC1のアンチヒューズ素子F1のゲート絶縁膜には6V程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルC1に‘10’というデータが書き込まれる。なお、書き込み時に読み出しビット線BLRの電位をバリア電圧VBTに設定することにより、非選択ロウのメモリセルC3、C4のアンチヒューズ素子F1、F2に6V程度の高電圧が印加されるのを防止することができ、そのゲート絶縁膜が破壊されるのを防止することができる。また、書き込み時に非選択カラムの書き込みビット線BLWの電位をバリア電圧VBTに設定することにより、選択ロウかつ非選択カラムのメモリセルC2のアンチヒューズ素子F1、F2に6V程度の高電圧が印加されるのを防止することができ、そのゲート絶縁膜が破壊されるのを防止することができる。図16は図15のアンチヒューズ素子F2の書き込み動作を示すブロック図である。図16において、メモリセルC1に‘11’というデータを書き込む場合、図15に示すように、メモリセルC1のアンチヒューズ素子F1のゲート絶縁膜を破壊してから、メモリセルC1のアンチヒューズ素子F2のゲート絶縁膜を破壊する。メモリセルC1のアンチヒューズ素子F2のゲート絶縁膜を破壊する場合、書き込み制御信号WEがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ51がオンされる。また、選択カラムのアンチヒューズ素子F2のプログラム電圧VBP12が6.5V程度の高電圧に設定されるとともに、選択カラムのアンチヒューズ素子F1のプログラム電圧VBP11がフローティング状態に設定される。また、非選択カラムのアンチヒューズ素子F1、F2のプログラム電圧VBP21、VBP22が6.5V程度の高電圧に設定される。また、バリア電圧VBTが、読み出しバリアトランジスタ53のゲートに印加され、読み出しバリアトランジスタ53がオンされる。また、選択カラムの書き込みビット線BLWの電位が0Vに設定されるとともに、選択カラムの読み出しビット線BLRの電位がバリア電圧VBTに設定される。また、非選択カラムの書き込みビット線BLWおよび読み出しビット線BLRの電位がバリア電圧VBTに設定される。そして、ロウアドレスRA0~RAmがロウデコーダ43に入力されると、選択ロウの書き込みワード線WLWの電位が立ち上がり、書き込みトランジスタ52がオンする。この結果、メモリセルC1のアンチヒューズ素子F2のゲート絶縁膜には6V程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルC1に‘11’というデータが書き込まれる。図17は図16の状態に対応した読み出し動作を示すブロック図である。図17において、メモリセルC1からデータを読み出す場合、書き込み制御信号WEはロウレベル電位に設定され、書き込み制御トランジスタ51がオフされる。また、プログラム電圧VBP11、VBP12、VBP21、VBP22がアンチヒューズ素子F1、F2を破壊しない程度の低電圧例えば、1.1V程度に設定される。また、バリア電圧VBTが、読み出しバリアトランジスタ53のゲートに印加され、読み出しバリアトランジスタ53がオンされる。また、書き込みビット線BLWの電位が0Vに設定される。そして、ロウアドレスRA0~RAmがロウデコーダ43に入力されると、選択ロウの読み出しワード線WLRの電位が立ち上がり、選択ロウの読み出しトランジスタ54がオンする。その結果、メモリセルC1のヒューズ素子F1、F2の一端が読み出しバリアトランジスタ53および読み出しトランジスタ54を介して選択カラムのセンスアンプ47aに接続される。そして、センスアンプ47aにおいて、メモリセルC1から読み出された電圧がしきい値と比較され、その時に得られる読み出し電流の大きさの違いにより、選択セルに記憶されたデータが判定される。この時、しきい値可変回路45にてセンスアンプ47aのしきい値が3段階に変化される。そして、メモリセルC1から読み出された電圧がしきい値のどの段階に対応するかを判定することにより、4値を区別することができる。これにより、書き込み制御トランジスタ51、書き込みトランジスタ52、読み出しバリアトランジスタ53および読み出しトランジスタ54を1ビットごとに設ける必要がなくなり、単位容量当たりの書き込み制御トランジスタ51、書き込みトランジスタ52、読み出しバリアトランジスタ53および読み出しトランジスタ54の総数を減らすことが可能となることから、レイアウト面積を削減することができる。第8実施形態図18は、第8実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図18において、このヒューズマクロブロック60には、図13のヒューズマクロブロック40のセルブロックB3およびプログラム電圧選択回路42の代わりにセルブロックB4が設けられている。このセルブロックB4には、図14のメモリセルC1~C4の代わりに図19のメモリセルC11~C14が設けられている。図19は図18の不揮発性半導体記憶装置の4セル分の初期状態を示すブロック図である。図19において、メモリセルC11~C14には、図14のメモリセルC1~C4に切替トランジスタ55、56が追加されている。ここで、アンチヒューズ素子F1には切替トランジスタ55が直列に接続され、アンチヒューズ素子F2には切替トランジスタ56が直列に接続されている。そして、アンチヒューズ素子F1、F2の一端は切替トランジスタ55、56をそれぞれ介してノードAに共通に接続されている。また、アンチヒューズ素子F1、F2の他端も共通に接続され、アンチヒューズ素子F1、F2には、同一のプログラム電圧VBPが印加される。そして、アンチヒューズ素子F1、F2の電界効果トランジスタのゲート絶縁膜が破壊される前は、切替トランジスタ55、56はオフされ、メモリセルC11~C14には‘00’というデータが保持される。この時、アンチヒューズ素子F1、F2に印加されるプログラム電圧VBPは0Vに設定することができる。図20は図19のアンチヒューズ素子F1の書き込み動作を示すブロック図である。図20において、メモリセルC11に‘10’というデータを書き込む場合、書き込み制御信号WEがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ51がオンされる。また、プログラム電圧VBPが6.5V程度の高電圧に設定される。また、バリア電圧VBTが、読み出しバリアトランジスタ53のゲートに印加され、読み出しバリアトランジスタ53がオンされる。また、選択カラムの書き込みビット線BLWの電位が0Vに設定されるとともに、選択カラムの読み出しビット線BLRの電位がバリア電圧VBTに設定される。また、非選択カラムの書き込みビット線BLWおよび読み出しビット線BLRの電位がバリア電圧VBTに設定される。また、切替トランジスタ55がオンされ、切替トランジスタ56がオフされる。そして、ロウアドレスRA0~RAmがロウデコーダ43に入力されると、選択ロウの書き込みワード線WLWの電位が立ち上がり、選択ロウの書き込みトランジスタ52がオンする。この結果、メモリセルC11のアンチヒューズ素子F1のゲート絶縁膜には6V程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルC11に‘10’というデータが書き込まれる。図21は図20のアンチヒューズ素子F2の書き込み動作を示すブロック図である。図21において、メモリセルC1に‘11’というデータを書き込む場合、図20に示すように、メモリセルC11のアンチヒューズ素子F1のゲート絶縁膜を破壊してから、メモリセルC11のアンチヒューズ素子F2のゲート絶縁膜を破壊する。メモリセルC11のアンチヒューズ素子F2のゲート絶縁膜を破壊する場合、書き込み制御信号WEがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ51がオンされる。また、プログラム電圧VBPが6.5V程度の高電圧に設定される。また、バリア電圧VBTが、読み出しバリアトランジスタ53のゲートに印加され、読み出しバリアトランジスタ53がオンされる。また、選択カラムの書き込みビット線BLWの電位が0Vに設定されるとともに、選択カラムの読み出しビット線BLRの電位がバリア電圧VBTに設定される。また、非選択カラムの書き込みビット線BLWおよび読み出しビット線BLRの電位がバリア電圧VBTに設定される。また、切替トランジスタ55がオフされ、切替トランジスタ56がオンされる。そして、ロウアドレスRA0~RAmがロウデコーダ43に入力されると、選択ロウの書き込みワード線WLWの電位が立ち上がり、選択ロウの書き込みトランジスタ52がオンする。この結果、メモリセルC11のアンチヒューズ素子F2のゲート絶縁膜には6V程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルC11に‘11’というデータが書き込まれる。図22は図21の状態に対応した読み出し動作を示すブロック図である。図22において、メモリセルC11からデータを読み出す場合、書き込み制御信号WEはロウレベル電位に設定され、書き込み制御トランジスタ51がオフされる。また、プログラム電圧VBPがアンチヒューズ素子F1、F2を破壊しない程度の低電圧例えば、1.1V程度に設定される。また、バリア電圧VBTが、読み出しバリアトランジスタ53のゲートに印加され、読み出しバリアトランジスタ53がオンされる。また、書き込みビット線BLWの電位が0Vに設定される。また、切替トランジスタ55、56がオンされる。そして、ロウアドレスRA0~RAmがロウデコーダ43に入力されると、選択ロウの読み出しワード線WLRの電位が立ち上がり、選択ロウの読み出しトランジスタ54がオンする。その結果、メモリセルC11のヒューズ素子F1、F2の一端が切替トランジスタ55、56、読み出しバリアトランジスタ53および読み出しトランジスタ54を介して選択カラムのセンスアンプ47aに接続される。そして、センスアンプ47aにおいて、メモリセルC11から読み出された電圧がしきい値と比較され、その時に得られる読み出し電流の大きさの違いにより、選択セルに記憶されたデータが判定される。この時、しきい値可変回路45にてセンスアンプ47aのしきい値が3段階に変化される。そして、メモリセルC11から読み出された電圧がしきい値のどの段階に対応するかを判定することにより、4値を区別することができる。第9実施形態図23は、第9実施形態に係る不揮発性半導体記憶装置の1セル分の概略構成を示すブロック図である。図23において、この不揮発性半導体記憶装置には、図14のメモリセルC1の代わりにメモリセルC21が設けられている。メモリセルC21には、図14のアンチヒューズ素子F1、F2の代わりにn個のアンチヒューズ素子F1~Fnが設けられている。ここで、各アンチヒューズ素子F1~Fnは、電界効果トランジスタを用いて構成することができ、各電界効果トランジスタのソース、ドレインおよびウェルは共通に接続されている。また、各アンチヒューズ素子F1~Fnの電界効果トランジスタのゲートは互いに接続されることで、アンチヒューズ素子F1~Fnの一端がノードAに共通に接続されている。そして、アンチヒューズ素子F2~Fnの各電界効果トランジスタの駆動力は、アンチヒューズ素子F1の電界効果トランジスタの駆動力の22~2nにそれぞれ設定することができる。また、しきい値可変回路45は、センスアンプ47aのしきい値を2n-1段階に変化させることができる。これにより、メモリセルC21を2n値化することができ、単位容量当たりの書き込み制御トランジスタ51、書き込みトランジスタ52、読み出しバリアトランジスタ53および読み出しトランジスタ54の総数を減らすことが可能となることから、レイアウト面積を削減することができる。第10実施形態図24は、第10実施形態に係る不揮発性半導体記憶装置の1セル分の概略構成を示すブロック図である。図24において、この不揮発性半導体記憶装置には、図23のセンスアンプ47aおよびしきい値可変回路45の代わりに2n-1個のセンスアンプA1~A2n-1が設けられている。ここで、センスアンプA1~A2n-1のしきい値は2n-1段階に変化させることができる。そして、センスアンプA1~A2n-1は、その入力端子の電位差としきい値とを同時に比較することができる。これにより、メモリセルC21を2n値化することができ、レイアウト面積を削減することが可能となるとともに、メモリセルC21に記憶されているデータを判定するために、メモリセルC21の読み出しを繰り返して行う必要がなくなり、読み出し時間を短くすることができる。第11実施形態図25は、第11実施形態に係る不揮発性半導体記憶装置の1セル分の概略構成を示すブロック図である。図25において、この不揮発性半導体記憶装置には、図19のメモリセルC11の代わりにメモリセルC22が設けられている。メモリセルC22には、図19のアンチヒューズ素子F1、F2および切替トランジスタ55、56の代わりにn個のアンチヒューズ素子F1~Fnおよびn個の切替トランジスタT1~Tnが設けられている。ここで、アンチヒューズ素子F1~Fnには切替トランジスタT1~Tnがそれぞれ直列に接続されている。そして、アンチヒューズ素子F1~Fnの一端は切替トランジスタT1~Tnをそれぞれ介してノードAに共通に接続されている。また、アンチヒューズ素子F1~Fnの他端も共通に接続され、アンチヒューズ素子F1~Fnには、同一のプログラム電圧VBPが印加される。これにより、メモリセルC22を2n値化することができ、単位容量当たりの書き込み制御トランジスタ51、書き込みトランジスタ52、読み出しバリアトランジスタ53および読み出しトランジスタ54の総数を減らすことが可能となることから、レイアウト面積を削減することができる。第12実施形態図26は、第12実施形態に係る不揮発性半導体記憶装置の1セル分の概略構成を示すブロック図である。図26において、この不揮発性半導体記憶装置には、図25のセンスアンプ47aおよびしきい値可変回路45の代わりに2n-1個のセンスアンプA1~A2n-1が設けられている。ここで、センスアンプA1~A2n-1のしきい値は2n-1段階に変化させることができる。そして、センスアンプA1~A2n-1は、その入力端子の電位差としきい値とを同時に比較することができる。これにより、メモリセルC22を2n値化することができ、レイアウト面積を削減することが可能となるとともに、メモリセルC22に記憶されているデータを判定するために、メモリセルC22の読み出しを繰り返して行う必要がなくなり、読み出し時間を短くすることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。