多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーションフィルタにおいて、複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するシフトレジスタと、前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力する係数メモリと、前記シフトレジスタから出力されたキャリア信号と、前記係数メモリから出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算器と、前記乗算器の出力をキャリア信号ごとに積算し、積算結果を出力するアキュムレータと、を有する演算装置を備え、前記シフトレジスタが前記乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の前記演算装置を組にしてキャリア毎にデシメーション比1/2nnは、自然数のデシメーション処理を行うことを特徴とするデシメーションフィルタ。請求項1に記載のデシメーションフィルタにおいて、前記キャリア信号毎にデシメーション比が異なることに起因する、単位時間あたりに演算処理されるフィルタ係数の差を、演算処理されない時間のフィルタ係数を0に設定することにより調整することを特徴とするデシメーションフィルタ。請求項1又は2に記載のデシメーションフィルタにおいて、複数の前記演算装置の全ては1つの周波数で同じ処理動作を行うことを特徴とするデシメーションフィルタ。請求項1乃至3の何れか1項に記載のデシメーションフィルタにおいて、前記演算装置の数は少なくとも、全フィルタ係数を最小のデシメーション比で除算した値と等しいことを特徴とするデシメーションフィルタ。請求項1乃至4の何れか1項に記載のデシメーションフィルタにおいて、前記各演算装置が有するシフトレジスタ内のレジスタの個数は、処理するキャリア数をmmは自然数とした場合に、当該mと前記nを用いたm×2n個であることを特徴とするデシメーションフィルタ。請求項1乃至5の何れか1項に記載のデシメーションフィルタにおいて、複数のキャリア信号を入力され、当該入力された複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として前記シフトレジスタに出力するパラレルシリアル変換器と、複数の前記演算装置の出力結果を加算し、当該加算結果を出力する加算器と、前記加算器の出力を所定の信号フォーマットに変換し、当該変換結果を出力するフォーマット変換器と、を更に備えることを特徴とするデシメーションフィルタ。デシメーションフィルタが、多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーション処理方法において、複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するステップと、前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力するステップと、前記出力されたキャリア信号と、前記出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算ステップと、前記乗算ステップにおける出力をキャリア信号ごとに積算し、積算結果を出力するステップと、を有する演算装置を備え、前記シフトレジスタが前記乗算ステップにおいて乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の演算装置を組にしてキャリア毎にデシメーション比1/2nnは、自然数のデシメーション処理を行うことを特徴とするデシメーション処理方法。上述したように、特許文献1に記載された技術等を用いることにより、複数キャリアの入力信号に対してもデシメーション処理を行うことが可能となる。しかしながらこれらの、一般的な技術には、或る問題があった。それは、複数キャリア信号の多重処理としてデシメーションを行う場合、デシメーションフィルタがキャリア数だけ必要となるという問題である。すなわち、一般的な技術では、回路規模が増大してしまうという問題があった。そこで、本発明は、1つのデシメーションフィルタ回路で、複数のキャリア信号に対してデシメーション処理を行い、回路規模の増大を抑えることが可能なデシメーションフィルタ及びデシメーション処理方法を提供することを目的とする。本発明の第1の観点によれば、多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーションフィルタにおいて、複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するシフトレジスタと、前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力する係数メモリと、前記シフトレジスタから出力されたキャリア信号と、前記係数メモリから出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算器と、前記乗算器の出力をキャリア信号ごとに積算し、積算結果を出力するアキュムレータと、を有する演算装置を備え、前記シフトレジスタが前記乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の前記演算装置を組にしてキャリア毎にデシメーション比1/2nnは、自然数のデシメーション処理を行うことを特徴とするデシメーションフィルタが提供される。本発明の第2の観点によれば、デシメーションフィルタが、多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーション処理方法において、複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するステップと、前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力するステップと、前記出力されたキャリア信号と、前記出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算ステップと、前記乗算ステップにおける出力をキャリア信号ごとに積算し、積算結果を出力するステップと、を有する演算装置を備え、前記シフトレジスタが前記乗算ステップにおいて乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の演算装置を組にしてキャリア毎にデシメーション比1/2nnは、自然数のデシメーション処理を行うことを特徴とするデシメーション処理方法が提供される。本発明によれば、複数のキャリア信号のデシメーション処理を行う場合に、各キャリア信号のデシメーション比に応じたフィルタ係数を用意して、乗算装置にて時分割に信号処理を行うことから、1つのデシメーションフィルタ回路で、複数のキャリア信号に対してデシメーション処理を行い、回路規模の増大を抑えることが可能となる。次に、本発明の実施形態について図面を用いて詳細に説明する。図1は、本発明の実施形態の基本的構成を示す図である。図1を参照すると本発明の実施形態であるデシメーションフィルタ100は、パラレルシリアル変換器10、演算装置20、加算器30及びフォーマット変換器40を含む。加えて、演算装置20は、シフトレジスタ21、係数メモリ22、乗算器23及びアキュムレータ26を含む。更にアキュムレータ26は、加算器24及びメモリバッファ25を含む。以下これら各部の機能についてまず説明する。また、併せて本実施形態の動作について図2のフローチャートを参照して説明する。パラレルシリアル変換器10は、複数のキャリア信号を同じサンプリング周波数で時分割多重し、シフトレジスタ21に対して1つの信号として出力するステップS101。この時分割多重された1つの信号を以下の説明においては適宜多重キャリア信号と呼ぶものとする。なお、パラレルシリアル変換器10に入力するキャリア信号の数に特に制限はなく、任意の数のキャリア信号を入力することが可能である。図1ではキャリア信号としてS1、S2及びSmmは自然数を図示する。また、同様に演算装置20の数として好ましい数というものはあるが、数の上限に制限はなく、任意の数の演算装置20を用意することが可能である。図では演算装置20として演算装置20-1、演算装置20-2及び演算装置20-kkは自然数を図示する。シフトレジスタ21は、パラレルシリアル変換器10より入力された多重キャリア信号を、乗算器23で乗算されるフィルタ係数と相関が合うように遅延調整した上で乗算器23に出力するステップS102。ここで、シフトレジスタの数は、キャリア信号数とキャリア信号中最小のデシメーション比に応じて決定される。係数メモリ22には、キャリア数とキャリア信号中最大のデシメーション比に応じたフィルタ係数が用意されて格納される。そして、係数メモリ22は自身に格納されているフィルタ計数を乗算器23に対して順次出力するステップS103。乗算器23は、シフトレジスタ21より入力されたキャリア信号と、係数メモリ22から順次出力されたフィルタ係数とを乗算する。乗算後のキャリア信号は乗算器23の出力として、アキュムレータ26に出力するステップS104。アキュムレータ26では、加算器24とメモリバッファ25を使用して、入力されたキャリア信号ごとに積算を行うステップS105。この積算は積算回数が最小となる、最小のデシメーション比に合わせた回数だけ行うステップS106においてNo。そして、積算回数が最小となる、最小のデシメーション比に合わせた回数だけ積算を行ったらステップS106においてYes、キャリア信号ごとに順に結果を加算器30に出力するステップS107。その後、出力したキャリア信号用のメモリをクリアして、次の積算を再開する。加算器30は、全ての演算装置20の出力結果をキャリア信号ごとに全て加算して、フォーマット変換器40に出力するステップS108。フォーマット変換器40は、加算器30より入力されたキャリア信号を後段の装置に適した信号フォーマットに変換して出力するステップS109。続いて、図面を参照して本実施形態における各部での処理について詳細に説明する。図3は、複数のキャリア信号を同じサンプリング周波数の1つの多重信号として出力するパラレルシリアル変換器10の動作を示す。デシメーション処理の対象とするキャリア信号の数をmとすると、パラレルシリアル変換器10には、サンプリング周波数fの複数のキャリア信号S1~Smが入力され、S1~Smの順に時分割多重処理されたサンプリング周波数fのシリアル信号として出力される。次に、デシメーション処理動作について数式を用いて説明する。タップ数hで構成された、デシメーション比1/2nnは自然数のダウンサンプリングを行うデシメーションフィルタの信号処理は、入力信号であるサンプリング周波数fsのキャリア信号をD1、D2、Dhとし、フィルタ係数をC1、C2、Chとすると、サンプリング周波数fs/2nの出力信号Z0、Z1、は、以下の式1のように表せる。ZnD12nC1D22nC2D32nC3D42nC4D52nC5Dh12nCh1Dh2nCh...式1サンプリング周波数fsのキャリア信号を、デシメーション比1/2nでダウンサンプリングするデシメーション処理を行うと、サンプリング周波数fs/2nの信号が出力されることから、デシメーションフィルタは1/で示される時間内に1回のデシメーション処理を終わらせることになる。このため、デシメーションフィルタの入力信号は、1回の処理が終わる度に2n個ずつズレていくことになる。例えば、デシメーション比1/2のデシメーションフィルタの場合の出力信号Z0、Z1、Z2を式1より求める。この場合は、以下のようになる。これより、1回の処理が終わり、出力信号Znが出力される度に、入力信号は2個ずつズレていくことが分かる。Z0D1C1D2C2D3C3D4C4D5C5D6C6Dh1Ch1DhChZ1D3C1D4C2D5C3D6C4D7C5D8C6Dh1Ch1Dh2ChZ2D5C1D6C2D7C3D8C4D9C5D10C5Dh3Ch1Dh4Ch同様に、デシメーション比1/4のデシメーションフィルタの場合の出力信号Z0、Z1、Z2を式1より求める。この場合は、以下のようになる。これより、1回の処理が終わり、出力信号Znが出力される度に、入力信号は4個ずつズレていくことが分かる。Z0D1C1D2C2D3C3D4C4D5C5D6C6Dh1Ch1DhChZ1D5C1D6C2D7C3D8C4D9C5D10C6Dh3Ch1Dh4ChZ2D9C1D10C2D11C3D12C4D13C5D14C5Dh7Ch1Dh8Ch以上の様に、デシメーション比1/2nのデシメーションフィルタの場合は、1回の処理が終わり、出力信号Znが出力される度に、入力信号は2n個ずつズレていく。この処理を実現するため、キャリア信号数と各キャリアのデシメーション比に応じて、フィルタ係数を係数メモリ22にセットし、複数の演算装置20を用いてデシメーション処理を行う。サンプリング周波数fsのキャリア信号を、デシメーション比1/2nにダウンサンプリングするデシメーション処理を行う場合、式1より、2n個のキャリア信号に2n個のフィルタ係数を1対1で乗算して積算する。これにより、サンプリング周波数fsのキャリア信号をサンプリング周波数fs/2nにダウンサンプリングしてデシメーション処理ができる。この結果、デシメーションフィルタは、1/fs/2nの時間内に1回のデシメーション処理が終わることになる。そのため、各演算装置20は、この時間内に1回のデシメーション処理を終わらせる必要がある。そこで、1つの演算装置20は、入力信号のサンプリング周波数fsで動作する2n個のシフトレジスタと、2n個のフィルタ係数を持ち、2n個の入力信号を動作周波数fsでフィルタ係数と乗算してその結果を積算処理する。これにより、1/fs/2nの時間内にデシメーション比1/2nのデシメーション処理を行う。本実施形態におけるデシメーションフィルタ100は、複数のキャリア信号を異なるデシメーション比で多重処理するが、多重キャリア信号のサンプリング周波数が同じであるため、デシメーション比ごとに1回のデシメーション処理にかかる時間が異なる。これに対し、演算装置20内のシフトレジスタ数はデシメーション比に依らず固定のため、1つの演算装置だけで1回のデシメーション処理を行えるのは、任意の1つのデシメーション比のデシメーション処理のみになる。そこで、1つの演算装置20のシフトレジスタ数は、1回のデシメーション処理時間が最短となる最小のデシメーション比に合わせ、最小のデシメーション比よりも大きい他のデシメーション比のデシメーション処理に関しては、複数の演算装置20を1組みにして行う。以上より、サンプリング周波数fs、キャリア数mのマルチキャリア信号を、最小デシメーション比が1/2n、最大デシメーション比が1/2k、これ以外の任意のデシメーション比が1/2l、n、l、kは、n<l<kの自然数の異なるデシメーション比でデシメーション処理する場合の構成は、以下の様になる。各演算装置20のシフトレジスタに含まれるレジスタの個数は、処理するキャリア数mと1回のデシメーション処理時間が最短である最小のデシメーション比に合わせるためm×2n個になる。これに対して、デシメーション比1/2lが、1回のデシメーション処理に必要なフィルタ係数は1/2l個なので、m×2lのシフトレジスタ21が必要になるため、2l/2n=2l-n個の演算装置20を1組としてデシメーション処理を行うことにする。1組とする演算装置の数が最大になるデシメーション処理は、最大デシメーション比1/2kの場合なので、各演算装置20の係数メモリ22が用意するフィルタ係数の格納数は、最大デシメーション比1/2kが1組の演算装置20内で1回のデシメーション処理を行うデータ数2kとキャリア数mの積、m×1/2k個分とする。また、デシメーション処理される各キャリアの入力信号のサンプリング周波数は同じなので、係数メモリに格納されたフィルタ係数が1周する間に、最小デシメーション比1/2kが2nk-n回、最大デシメーション比1/2kが1回、これ以外の任意のデシメーション比1/2lが2k-l回、それぞれデシメーション処理が行われる。各演算装置20には、各キャリアの係数が、演算装置20内のシフトレジスタ21のレジスタ数m×2nをキャリア数mで割った数の2n個分それぞれに割り当てられ、係数メモリにキャリア毎にセットされる。係数メモリの格納数は、m×2k個なので、各キャリアともに2k-n回分のデシメーション処理が行える係数が入る。しかし、2k-n回分の係数を使用するのは、1回1データ分のデシメーション処理を1つの演算装置20で行えるようにシフトレジスタの数を合わせた最小デシメーション比のみである。これ以外のデシメーション比1/2lは同時間内に2k-l回のデシメーション処理しか行えないことになり、この回以外の係数はデシメーション処理に使用されないことになる。そこで、使用されないフィルタ係数は0に置き換える。これにより、演算装置20のアキュムレート26の出力および加算器24の出力において、デシメーション処理に使用しない演算結果が0になり、余分な回路が不要となる。係数メモリの格納に関しては、演算装置20に入力される多重キャリアの入力順やデータフォーマット、デシメーション比に合わせて行う。1つの演算装置20に格納されるフィルタ係数が決まると、各デシメーション処理に必要なフィルタ係数に応じて、必要な演算装置20の数が決まるが、最大のデシメーション比に応じた演算装置数20になる可能性が高い。一般に、入力信号のサンプリング周波数、演算速度、フィルタ係数が同じであれば、デシメーション比の大きいものほど、演算装置20は大きくなるが、本実施形態における構成でもそれは変わらない。このため、デシメーション比の小さいものは、フィルタ係数よりも多い演算装置20が存在する場合があるが、この場合は、余分な演算装置の係数メモリにはフィルタ係数を0として格納する。各キャリア信号とフィルタ係数は、乗算器23で乗算されて、演算装置20内のアキュムレータ26に入力される。アキュムレータ26では、シフトレジスタ21若しくはメモリバッファ25を使用して、入力されたキャリア信号ごとに累積算を行う。累積算は、1回のデシメーション処理ごとに結果を出す必要があるので、1回のデシメーション処理の時間が一番短い、最小のデシメーション比1/2nのデシメーション処理に合わせて2n回累積算を行ったら、キャリア信号ごとに順に積算結果を加算器24に出力したのち、出力したキャリア用のメモリをクリアして、次の累積算を再開する。加算器30は、入力された全演算装置20の出力結果を、キャリア信号ごとに全加算する。全加算された結果の信号は、デシメーション処理を行われたキャリア出力になる。デシメーション処理された各キャリア信号は、フォーマット変換器40に入力される。フォーマット変換器40は、時分割多重処理されたキャリア信号を、後段の装置に適したビット数や信号フォーマットに変換して出力する。[実施例]続いて、本発明の具体的な実施例として、3キャリア多重の場合の構成を図4に示す。なお、図4においては、図1に示した実施形態と同一の構成要素には同一の符号を付してある。また、本実施例では第1のキャリア、第2のキャリア及び第3のキャリアの3つのキャリアを多重する。ここで、各キャリアのデシメーション比は、第1のキャリアはデシメーション比1/2、第2のキャリアはデシメーション比1/4、第3のキャリアはデシメーション比を1/8とする。更に、本願の実施形態においては3つのキャリアを多重することからメモリバッファ25には第1のキャリアメモリ28-1、第2のキャリアメモリ28-2及び第3のキャリアメモリ28-3を図示する。これらのキャリアメモリは、各キャリアにそれぞれ対応するものである。また、本実施例では演算装置20のシフトレジスタ21内のレジスタ数は、キャリア数3とデシメーション処理時間が最短の最小のデシメーション比1/2より、3×2=6個になる。そのため、図4ではシフトレジスタ21内にレジスタ26を6個図示する。また、これに対して、最大のデシメーション比1/8のデシメーション処理には3×8=24個のレジスタが必要なので、6個のレジスタを有する演算装置20を4個1組として処理を行う。そのため、図4では演算装置20を演算装置20-1、演算装置20-2、演算装置20-3及び演算装置20-4の4個図示する。また、各演算装置20の係数メモリ22が用意する係数の格納数は、最大デシメーション比1/8が1組の演算装置20内で1回のデシメーション処理を行うデータ数8とキャリア数3の積である24個を用意する。まず、シリアルパラレル変換器10に入力された第1のキャリア、第2のキャリア及び第3のキャリアの各キャリア信号は、第1のキャリア、第2のキャリア、第3のキャリア順に、同じサンプリング周波数で時分割多重され、シフトレジスタ21に対して出力される。ここで、演算装置20の係数メモリの格納について、図5に示す。第1のキャリアは、デシメーション比1/2なので、1データのデシメーション処理では2個のキャリア信号に2個のフィルタ係数を使用する。第2のキャリアは、デシメーション比1/4なので、同様に4個のフィルタ係数を使用する。第3のキャリアは、デシメーション比を1/8なので、同様に8個のフィルタ係数を使用する。また、各キャリアの入力信号のサンプリング周波数は同じなので、第1のキャリアが4回のデシメーション処理を行う間に、第2のキャリアは2回、第3のキャリアは1回、それぞれデシメーション処理が行われる。これを踏まえて、次のように係数メモリの格納を行う。1つの演算装置20のシフトレジスタ21のレジスタ数は6個なので、1キャリアあたり2個のフィルタ係数を、係数メモリにキャリア順にセットする。この結果、1回のデシメーション処理で2個のフィルタ係数を使用する第1のキャリアは1つの演算装置で1データ分のデシメーション処理が行える。しかし、第2のキャリアは、1回のデシメーション処理で4個のフィルタ係数を使用するために1つの演算装置で1データ分のデシメーション処理が行えず、2つの演算装置を組として1データ分のデシメーション処理を行う。第3のキャリアも同様で、4つの演算装置組として1データ分のデシメーション処理を行う。また、係数メモリの格納数は、24個なので、各キャリアともに4回繰り返してフィルタ係数が入る。しかし、4回分の係数を使用するのは、1回のデシメーション処理を1つの演算装置20で行えるようにレジスタ数を合わせた最小デシメーション比1/2の第1のキャリアのみである。そして、第1のキャリア以外のキャリアは、同時間内にデシメーション比1/4は2回分、デシメーション比1/8は1回分のデシメーション処理しか行なえないので、それぞれの処理を行えない分のフィルタ係数は使用されないため0に置き換える。4組分の演算装置20の乗算器23の入出力のタイムチャートを図6に示す。示されているのは、係数メモリが1周する24データ分で、以降はデータがズレながら、これを繰り返す。なお、構成は図4に示してある。各演算装置20には、第1のキャリアC1D、第2のキャリアC2D、第3のキャリアC3Dの順に、同じサンプリング周波数で時分割多重されたキャリア信号が入力される。各演算装置のシフトレジスタ21は、6個のレジスタで構成されているので、各演算装置間には、6データ分の遅延が生じている。この遅延差は、演算装置20がデシメーション比1/2のデシメーション処理1回分を単位として構成されていることから生じる2データ×3キャリア分の遅延であり、係数メモリにセットされたフィルタ係数とキャリアの相関関係が一致している。この結果、第1のキャリアは、処理時間1と4、7と10、13と16、19と22の2データを組とする4回、第2のキャリアは、処理時間2と5、14と17の2データを組と2回、第3のキャリアは、処理時間3と6の2データを組とする1回分の、それぞれのデシメーション処理用の乗算器データが出力される。これは、各キャリアの、係数メモリに格納されたフィルタ係数で行われるデシメーション処理の回数に一致する。これ以外の時間のデータは、デシメーション処理に使用されないため0として出力されている。続いて、4組分の演算装置20のアキュムレータ26の出力から加算器30で加算されて、フォーマット変換器40でフォーマット変換されて出力されるまでのタイムチャートを図7に示す。なお、構成は図4に示してある。各演算装置20のアキュムレータ26は、乗算器23の出力データをキャリア毎にメモリに格納し、乗算器23から次のそのキャリアの乗算データが出力されたら、メモリに格納していたデータと加算して、再度メモリに格納する、という動作を繰り返すことにより積算を行う。これを所定回数行ったら、加算器30へ出力すると同時に、メモリバッファ25をクリアにして、次の積算を行う。本実施例では、演算装置20が、3キャリア入力があり、デシメーション比1/2のデシメーション処理1回分を単位として構成されていることから、上述したようにメモリバッファ25には3キャリア分のキャリアメモリ28が用意されている。そして、本実施例では乗算器23の出力データを2回積算する度に、加算器30へ出力してメモリをクリアにして次の加算を行う。アキュムレータ26は、図6で示された、各キャリアの乗算器23からの出力の2データの組をキャリア毎に積算して、その結果を加算器30に出力し、メモリバッファ25をクリアして次の積算を行う。各キャリアは、係数メモリが1周する24データの間に4回の積算結果を加算器30に出力するが、デシメーション比1/4のデシメーション処理は2回、デシメーション比1/8のデシメーション処理は1回だけ有意な値が出力され、それ以外は0が出力される。これは、各キャリアのデシメーション処理に使用されないデータに対して、フィルタ係数を0としているためであり、その積算結果は0になる。これにより、本実施例では余分な回路を設けることなく、不要なデータの処理が行える。その後、加算器30で加算された出力は、デシメーション処理を完了した出力データになる。この加算器30で加算された出力データを、フォーマット変換器40に入力し、ビット数や信号フォーマットを後段の装置に合わせて成形して出力する。図7及び図8では、シリアルパラレル変換を行い、各キャリアに分離し、デシメーション比1/8の第3のキャリアに合わせて、キャリアを出力している。なお、上述した実施形態は、本発明の好適な実施形態ではあるが、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。以上説明した本発明の実施形態及び実施例では、複数のキャリア信号のデシメーション処理を行う場合に、1つのデシメーションフィルタ回路で、複数のキャリア信号に対してキャリア毎に任意の1/2nデシメーション処理を行うことが可能となるという効果を奏する。これに伴い、発明の実施形態及び実施例では、回路規模の増大を抑えることが可能となるという効果を奏する。その理由は、各キャリア信号のデシメーション比に応じたフィルタ係数を用意して、乗算装置にて時分割に信号処理するからである。続いて、上述した本発明の実施形態を概略としてまとめる。本発明の実施形態は複数のキャリア信号を同じサンプリング周波数の時分割多重キャリア信号として出力するパラレルシリアル変換器と、乗算器と乗算器出力をキャリア信号ごとに積算する機能を有するアキュムレータとデシメーション処理に使用されるフィルタ係数を格納する係数メモリと乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせるシフトレジスタを含む。また、複数の演算装置と、全演算装置の出力結果を加算する加算器と、加算器の出力を後段装置に合わせた信号フォーマットに変換して出力するフォーマット変換器を含む。多重されたキャリア信号はシフトレジスタに入力され、乗算器で乗算されるキャリア毎のフィルタ係数とのタイミングを合わせるために遅延処理されて乗算器に出力される。乗算器では、キャリア信号と係数メモリから出力されたキャリア信号ごとのデシメーション処理に使用されるフィルタ係数が乗算され、その結果をアキュムレータにてキャリアごとに積算される。全演算装置のアキュムレータ出力結果は、加算器にて加算されてフォーマット変換器出力され、後段装置に合わせた信号フォーマットに変換して出力される。以上が本願発明の実施形態の概略である。上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーションフィルタにおいて、複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するシフトレジスタと、前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力する係数メモリと、前記シフトレジスタから出力されたキャリア信号と、前記係数メモリから出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算器と、前記乗算器の出力をキャリア信号ごとに積算し、積算結果を出力するアキュムレータと、を有する演算装置を備え、前記シフトレジスタが前記乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の前記演算装置を組にしてキャリア毎にデシメーション比1/2nnは、自然数のデシメーション処理を行うことを特徴とするデシメーションフィルタ。付記2付記1に記載のデシメーションフィルタにおいて、前記キャリア信号毎にデシメーション比が異なることに起因する、単位時間あたりに演算処理されるフィルタ係数の差を、演算処理されない時間のフィルタ係数を0に設定することにより調整することを特徴とするデシメーションフィルタ。付記3付記1又は2に記載のデシメーションフィルタにおいて、複数の前記演算装置の全ては1つの周波数で同じ処理動作を行うことを特徴とするデシメーションフィルタ。付記4付記1乃至3の何れか1に記載のデシメーションフィルタにおいて、前記演算装置の数は少なくとも、全フィルタ係数を最小のデシメーション比で除算した値と等しいことを特徴とするデシメーションフィルタ。付記5付記1乃至4の何れか1に記載のデシメーションフィルタにおいて、前記各演算装置が有するシフトレジスタ内のレジスタの個数は、処理するキャリア数をmmは自然数とした場合に、当該mと前記nを用いたm×2n個であることを特徴とするデシメーションフィルタ。付記6付記1乃至5の何れか1に記載のデシメーションフィルタにおいて、複数のキャリア信号を入力され、当該入力された複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として前記シフトレジスタに出力するパラレルシリアル変換器と、複数の前記演算装置の出力結果を加算し、当該加算結果を出力する加算器と、前記加算器の出力を所定の信号フォーマットに変換し、当該変換結果を出力するフォーマット変換器と、を更に備えることを特徴とするデシメーションフィルタ。付記7デシメーションフィルタが、多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーション処理方法において、複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するステップと、前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力するステップと、前記出力されたキャリア信号と、前記出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算ステップと、前記乗算ステップにおける出力をキャリア信号ごとに積算し、積算結果を出力するステップと、を有する演算装置を備え、前記シフトレジスタが前記乗算ステップにおいて乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の演算装置を組にしてキャリア毎にデシメーション比1/2nnは、自然数のデシメーション処理を行うことを特徴とするデシメーション処理方法。