半導体層に形成される凹溝内にゲート酸化膜を介してゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域を有する半導体装置であって、金属膜からなるゲート配線とコンタクトするため、前記ゲート電極と連続して形成されるゲートパッド部が、前記凹溝と同時に設けられる凹部内に形成され、前記凹溝内のゲート電極および前記凹部内の前記ゲートパッドの表面は、前記半導体層の表面よりもエッチバックにより低くされ、かつ、前記ゲート電極および前記ゲートパッドの表面に設けられる絶縁膜により前記凹溝および凹部の角部が被覆され、さらに、前記ゲートパッドが形成される凹部は前記凹溝の幅より広く形成されると共に、前記ゲートパッドは前記凹部の側面側で底面側よりも高い形状である半導体装置。前記トレンチ構造のトランジスタセルのそれぞれが、前記ゲート電極周囲の前記半導体層表面側に、該半導体層と異なる導電形のチャネル拡散領域および該半導体層と同じ導電形のソース領域が順次縦方向に設けられ、該ソース領域の表面に金属膜からなるソース配線が直接設けられ、該ソース配線の金属が前記ソース領域およびチャネル拡散領域にスパイクすることによりオーミックコンタクトが得られる合金層が形成される構造である請求項1記載の半導体装置。前記セル領域より外周側の絶縁膜上にリング状のp形層とn形層とが平面的に交互に設けられることにより双方向の保護ダイオードが形成され、かつ、前記p形層またはn形層の最内周および最外周の層にリング状にコンタクトする金属膜がそれぞれ設けられ、該リング状にコンタクトする金属膜のそれぞれが金属膜からなるソース配線およびゲート配線のいずれかと連続的に形成されてなる請求項1または2記載の半導体装置。前記保護ダイオードの最外周の層とコンタクトしてゲート配線が設けられ、該ゲート配線が部分的に前記保護ダイオードを跨いで前記セル領域周囲の前記ゲートパッドと接続されるようにゲート接続部が形成され、該ゲート接続部と前記ソース配線の前記最内周の層とコンタクトするソース接続部とが、平面的に交互に形成されてなる請求項3記載の半導体装置。前記セル領域の最外周に前記半導体層と異なる導電形の拡散領域が形成され、前記保護ダイオードの最内周の層にコンタクトされる前記ソース配線が、該拡散領域にもコンタクトされてなる請求項3または4記載の半導体装置。前記セル領域の内部または外周に設けられるゲートパッドが、該ゲートパッドと隣接する前記セル領域の前記チャネル拡散領域と対向する部分には前記凹部および前記ゲートパッドが形成されないで、分断されてなる請求項1~5のいずれか1項に記載の半導体装置。前記セル領域の内部または外周に設けられるゲートパッドの下側に、前記トランジスタセルのチャネル拡散領域より深く、該チャネル拡散領域と同じ導電形からなる拡散領域が形成されてなる請求項1~5のいずれか1項に記載の半導体装置。半導体層に形成される凹溝内にゲート酸化膜を介してゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域を有する半導体装置の製法であって、a前記半導体層に前記凹溝および該凹溝よりも幅広の凹部を形成してその表面に酸化膜を形成し、bポリシリコン膜を全面に堆積して前記凹溝内および凹部内にポリシリコンを埋め込み、前記凹部の表面のみにマスクを設けてエッチバックを行い、c前記マスクを除去してさらにエッチバックを行って前記凹溝および凹部が形成されない半導体層の表面のゲート酸化膜が完全に露出するまでエッチバックを行うことにより、前記凹溝内にゲート電極を、前記凹部内にゲートパッドを、それぞれの表面が前記半導体層の表面よりも低く、かつ、前記ゲートパッドの側面を底面より高く形成し、d前記ゲート電極およびゲートパッドの表面を含む全面に前記凹溝および凹部の角部を被覆するように絶縁膜を形成し、e前記半導体層の表面および前記ゲートパッドの表面にコンタクト孔を形成して金属膜を堆積することにより、前記半導体層表面と接続したソース配線、および前記ゲートパッドと接続したゲート配線を形成することを特徴とする半導体装置の製法。前述のように、トレンチ構造のMOSFETでは、ゲート配線29と接続されるゲートパッド25aは、半導体層の表面にゲート酸化膜を介して形成されているため、凹溝内に形成されるゲート電極25より高い位置になり、ゲート電極25と連続して形成されるゲートバッド25aは、図8cのAで示されるような凹溝の角部を経由している。角部は、一般的に酸化膜が形成されにくいため薄くなり、ゲートパッドと半導体層とがショートしたり、ゲート耐圧が低下するという問題がある。そのため、その角部にもゲート酸化膜が充分に形成されるように、丸め処理と呼ばれる処理、すなわち角部を丸くする処理が行われているが、それでも耐圧を充分に向上させることができない。この角部を丸くする処理は、たとえばRIEなどのエッチングをした後に表面の荒れた半導体層を除去するため犠牲酸化をしてその酸化膜を除去する工程が行われるが、その犠牲酸化を1100°C程度通常は900°C程度の高い温度で行って厚い酸化膜を形成し除去することにより行われる。また、この種の半導体装置では、とくにサージなどに対しても充分に保護されることが重要である。さらに、ゲートフィンガなどを設けなくても、周囲のトランジスタセルに低抵抗で信号伝達をできると共に、できるだけセルの数を多く形成することができ、オン抵抗を小さくして大電流化することが望まれている。さらに、この種のトランジスタセルが多数個マトリクス状に配列される半導体装置では、そのセル領域外周のトランジスタセルに電界が集中しやすく破壊しやすいとい問題がある。本発明は、このような問題を解決するためになされたもので、トレンチ構造のトランジスタセルがマトリクス状に多数個形成され、そのゲート電極に金属膜からなるゲート配線がコンタクトされる半導体装置でも、ゲート耐圧を充分に高くすることができる構造の半導体装置およびその製法を提供することを目的とする。本発明の他の目的は、トレンチ構造で耐圧を向上させながら、サージなどに対しても、破壊し難い構造の半導体装置を提供することにある。本発明のさらに他の目的は、ゲート配線をできるだけ少なくしながら、各セルに均一に信号を伝達し得る構造の半導体装置を提供することにある。本発明のさらに他の目的は、トレンチ構造で耐圧を向上させながら、できるだけセルの数を増やし、大電流化が可能なハイパワー用MOSFETを有する半導体装置を提供することにある。本発明のさらに他の目的は、ゲートパッドが凹部内に形成されても、セル領域のpn接合の空乏層をチップ外周部まで延ばして、その耐圧を向上させ得る構造の半導体装置を提供することにある。本発明による半導体装置は、半導体層に形成される凹溝内にゲート酸化膜を介してゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域を有する半導体装置であって、金属膜からなるゲート配線とコンタクトするため、前記ゲート電極と連続して形成されるゲートパッド部が、前記凹溝と同時に設けられる凹部内に形成され、前記凹溝内のゲート電極および前記凹部内の前記ゲートパッドの表面は、前記半導体層の表面よりもエッチバックにより低くされ、かつ、前記ゲート電極および前記ゲートパッドの表面に設けられる絶縁膜により前記凹溝および凹部の角部が被覆され、さらに、前記ゲートパッドが形成される凹部は前記凹溝の幅より広く形成されると共に、前記ゲートパッドは前記凹部の側面側で底面側よりも高い形状にされている。この構造にすることにより、ゲートパッド部が凹部内の低い位置に形成されるいわゆるシンクパッドため、凹溝内に形成されるゲート電極と、ゲート配線とコンタクトされるゲートパッドとが段差なく連続して形成され、半導体層表面に薄いゲート酸化膜を介して形成されるゲートパッドでも、角部がなく、安定した膜厚でゲート酸化膜が形成されており、充分に高いゲート耐圧を得ることができる。その結果、トレンチ構造の絶縁ゲート型MOSFETでも、充分にゲート耐圧の高い半導体装置が得られる。前記トレンチ構造のトランジスタセルのそれぞれが、前記ゲート電極周囲の前記半導体層表面側に、該半導体層と異なる導電形のチャネル拡散領域および該半導体層と同じ導電形のソース領域が順次縦方向に設けられ、該ソース領域の表面に金属膜からなるソース配線が直接設けられ、該ソース配線の金属が前記ソース領域およびチャネル拡散領域にスパイクすることによりオーミックコンタクトが得られる合金層が形成される構造のトランジスタであれば、ソース電極コンタクト部の面積を非常に小さくすることができ、単位面積当りのトランジスタセルの数を非常に増やすことができ、トレンチ構造でゲート耐圧が高く、オン抵抗が小さく、大電流のパワー用MOSFETが得られる。前記セル領域より外周側の絶縁膜上にリング状のp形層とn形層とが平面的に交互に設けられることにより双方向の保護ダイオードが形成され、かつ、前記p形層またはn形層の最内周および最外周の層にリング状にコンタクトする金属膜がそれぞれ設けられ、該リング状にコンタクトする金属膜のそれぞれが金属膜からなるソース配線およびゲート配線のいずれかと連続的に形成されることにより、小さな直列抵抗で保護ダイオードをソースドレイン間に挿入することができ、サージなどが印加されても、保護ダイオードを介して逃がすことができ、安定したトレンチ構造のMOSFETになる。前記保護ダイオードの最外周の層とコンタクトしてゲート配線が設けられ、該ゲート配線が部分的に前記保護ダイオードを跨いで前記セル領域周囲の前記ゲートパッドと接続されるようにゲート接続部が形成され、該ゲート接続部と前記ソース配線の前記最内周の層とコンタクトするソース接続部とが、平面的に交互に形成されることにより、セル領域周囲にゲート配線を形成しなくても、チップ外周の保護ダイオードに接続するゲート配線によりセル全体のゲート電極に信号伝達を行うことができる。前記セル領域の最外周に前記半導体層と異なる導電形の拡散領域が形成され、前記保護ダイオードの最内周の層にコンタクトされる前記ソース配線が、該拡散領域にもコンタクトされることにより、空乏層がその拡散領域の外側まで延び、破損しやすいセル領域最外周のセルを保護することができる。前記セル領域の内部または外周に設けられるゲートパッドが、該ゲートパッドと隣接する前記セル領域の前記チャネル拡散領域と対向する部分には前記凹部および前記ゲートパッドが形成されないで、分断されていることにより、ゲートパッド形成のために凹部が形成され、チャネル拡散領域と同じ導電形からなる浅い拡散領域がつぶされても、たとえばトランジスタセルのチャネル拡散領域やソース領域の横側は、ゲート電極を介してウェル領域が半導体チップの端部側まで形成されるため、チャネル拡散領域と半導体層との間に形成される空乏層を半導体チップの端部側まで延ばすことができ、耐圧を向上させることができる。一方、ゲートパッドはゲート電極が直線状に延びる部分に形成されることにより、ゲート電極と連続して凹部内に形成されており、その上にコンタクトされるゲート配線と接続され、ゲート電極への信号伝達には何ら支障を来さない。前記セル領域の内部または外周に設けられるゲートパッドの下側に、前記トランジスタセルのチャネル拡散領域より深く、該チャネル拡散領域と同じ導電形からなる拡散領域が形成されることにより、ゲートパッドが凹部内に形成されても、その凹部の下にウェル領域が形成され、空乏層を半導体チップの端部側まで延ばすことができる。本発明による半導体装置の製法は、半導体層に形成される凹溝内にゲート酸化膜を介してゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域を有する半導体装置の製法であって、a前記半導体層に前記凹溝および該凹溝よりも幅広の凹部を形成してその表面に酸化膜を形成し、bポリシリコン膜を全面に堆積して前記凹溝内および凹部内にポリシリコンを埋め込み、前記凹部の表面のみにマスクを設けてエッチバックを行い、c前記マスクを除去してさらにエッチバックを行って前記凹溝および凹部が形成されない半導体層の表面のゲート酸化膜が完全に露出するまでエッチバックを行うことにより、前記凹溝内にゲート電極を、前記凹部内にゲートパッドを、それぞれの表面が前記半導体層の表面よりも低く、かつ、前記ゲートパッドの側面を底面より高く形成し、d前記ゲート電極およびゲートパッドの表面を含む全面に前記凹溝および凹部の角部を被覆するように絶縁膜を形成し、e前記半導体層の表面および前記ゲートパッドの表面にコンタクト孔を形成して金属膜を堆積することにより、前記半導体層表面と接続したソース配線、および前記ゲートパッドと接続したゲート配線を形成することを特徴とする半導体装置の製法。本発明によれば、トレンチ構造のMOSFETにおいて、ゲートパッドもゲート電極のトレンチと同様の凹部内に形成されているため、ゲート電極とゲートパッドとの接続部が凹溝および凹部内で連続し、凹溝から半導体基板表面に這い上がる段差が形成されない。そのため、ゲート電極とゲートパッドとの接続部が凹溝角部のゲート酸化膜上を通ることがなく、ゲートの耐圧を非常に向上させることができる。その結果、トレンチ構造のMOSFETに致命的なゲート耐圧の弱点を克服することができる。つぎに、図面を参照しながら本発明の半導体装置について説明をする。本発明による半導体装置は、図1にその一実施形態であるMOSFETの一部の断面説明図が示されるように、半導体層1に凹溝11が形成され、その凹溝11内にゲート酸化膜4が形成され、その凹溝11内にポリシリコンなどからなるゲート電極5が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域10を有している。そして、金属膜からなるゲート配線9とコンタクトするため、ゲート電極5と連続してゲートパッド5aが設けられているが、そのゲートパッド5aが凹溝11と同時に設けられる凹部12内に形成されている。半導体層1は、たとえばシリコンからなり不純物濃度の大きいn形半導体基板1aに10μm程度の厚さにエピタキシャル成長されたシリコンからなるn形半導体層で、その表面にボロンなどからなるp形不純物が拡散され、さらにリンなどからなるn形不純物を拡散することにより、p形のチャネル拡散領域2が1μm程度の厚さで形成され、その表面にマスクを形成してn形不純物を拡散することにより、n形のソース領域3が05μm程度の厚さに分離して形成されている。このチャネル拡散領域2およびソース領域3の形成は、後述する凹溝11およびゲート電極5を形成した後に拡散により形成することもできる。そして、図1bにソース電極を設ける前の斜視説明図が示されるように、ピッチAが07~5μm程度の間隔で格子状に035~10μm幅E程度で、15μm程度の深さに凹溝11が形成され、その凹溝11内にゲート酸化膜4を介してポリシリコンなどからなるゲート電極5が形成されている。ゲート電極5は、たとえばポリシリコンが全面に堆積された後にエッチバックすることにより凹溝11内以外の部分のポリシリコン膜が除去されることにより、凹溝11内のみに形成されている。本発明では、このゲート電極5を形成するための凹溝11と同時にAlなどからなるゲート配線9と接続するためのゲートパッド5aを形成する部分にも凹部12を形成しておき、ポリシリコン膜も残存させて凹部12内にゲートパッド5aが形成されている。ゲートパッド5aは、たとえば図1cにチップの平面説明図が示されるように、セル領域10セル領域10の表面は殆どソース配線7で覆われるの周囲、および必要に応じてセル領域10内にゲートフィンガとして形成され、ワイヤボンディング部9aと連続して形成されるAlなどからなるゲート配線9とコンタクトできるように、およそ20μm幅程度に形成される。これは、ゲート電極5とするポリシリコン膜だけでは、その抵抗成分が大きく、ワイヤボンディング部9aから離れたトランジスタセルでは、信号の伝達が充分に行えなくなるため、金属膜からなるゲート配線により遠いセルにも直接接続するためである。図1に示される例では、そのゲートパッド5aよりさらに外周側に後述する保護ダイオードがリング状に形成され、ゲート配線9はその保護ダイオードの最外層と接続するようにチップの端部側にリング状に形成され、ゲートパッド5aとはゲート配線9を部分的に内周側に食い込ませた接続部9bによりコンタクトさせる構造になっている。すなわち、保護ダイオードの最内周層にはソース配線が接続されるため、ソース配線の接続部7bと交互に噛み合うように形成されている。この接続部9bと7bの噛み合いは、チップの全周に亘って形成されているが、図1cでは、一部のみを示し、後は一点鎖線で省略してある。従来は、このゲートパッド5aは半導体層表面にゲート酸化膜4と同時に形成される酸化膜4aを介して形成されていたが、前述のように、ゲートパッド5aに隣接する凹溝11内のゲート電極5とゲートパッド5aとの接続部が凹溝11の角部を通り、薄いゲート酸化膜4が角部ではさらに薄くなるため、その耐圧がもたないという問題が生じていた。しかし、本発明では、ゲートパッド5aが凹溝11と同じ深さに形成された凹部12内に形成されている。その結果、ゲート電極5とゲートパッド5aとの接続部は凹溝内を通って接続し、ゲート溝11の角部を経由する必要がないため、ゲート耐圧を充分に向上させることができる。なお、このゲートパッド5aの形成法については後述する。図1cにおいて、7aはソース配線のワイヤボンディング部で、AA線断面が図1aに、IIIIII線断面が図4にそれぞれ示されている。図1に示される例では、このゲート電極5およびゲートパッド部5aが形成された表面には、CVD法などによりSiO2などの絶縁膜6が設けられ、パターニングをしてコンタクト孔が形成され、その表面にソース配線7とするためのAlなどからなる金属膜を3μm程度の厚さ成膜されている。コンタクト孔は、前述のソース領域2の分離部に形成され、その間に露出するチャネル拡散領域2とソース領域3の両方にオーミックコンタクトするように形成されている。つぎに、このMOSFETの製造方法について、図2を参照しながら説明をする。まず図2aに示されるように、n形半導体基板1a上にn形半導体層1を10μm程度エピタキシャル成長する。そして、その表面にCVD法などにより図示しないSiO2膜を05μm程度成膜し、パターニングすることにより、ゲート電極の形成場所を格子状に、さらにゲートパッド5aの形成場所をそれぞれ露出させる。そして、RIEなどのドライエッチングにより15μm程度の深さの凹溝11および凹部12を形成する。その後、水蒸気の雰囲気下で、900~1000°C程度、30分程度の熱処理を行うことにより、凹溝11内表面にゲート酸化膜4、凹部12表面に酸化膜4aを同時に形成する。その後、図2bに示されるように、全面にポリシリコンを堆積して凹溝11内および凹部12内にポリシリコンを埋め込む。完全に凹溝11内に埋め込むため、凹溝11深さの2倍程度の厚さに堆積され、ポリシリコン膜13が形成される。その後、凹部12内の表面のみに、レジストなどからなるマスク14を形成し、半導体層1表面のポリシリコン膜13を半分ほどの厚さだけ、RIE法によりエッチバックを行う。その後、マスク14を除去し、さらにエッチバックを続けることにより、半導体層1表面のポリシリコン膜13は完全にエッチングされてゲート酸化膜4が露出し、エッチングが止まる。その結果、図2cに示されるように、凹溝11内および凹部12内のみにポリシリコン膜が残存し、ゲート電極5およびゲートパッド5aが凹溝11および凹部12内に形成される。この場合、等方性のエッチャントを使用すると、さらに形状の平坦化を図ることができる。その後、図2cに示されるように、ボロンなどのp形不純物を拡散しp形のチャネル拡散領域2を形成し、ついで、図示しないマスクを形成して、リンなどのn形不純物を拡散してn形のソース領域3を形成する。このチャネル拡散領域2の深さは、表面から05~1μm程度になるように、また、ソース領域3は03~05μm程度になるようにそれぞれの拡散がなされる。なお、セル領域の最外周には、n形不純物を拡散しないで、p形の拡散領域2aのみとする。そして、表面にSiO2などからなる絶縁膜6をCVD法などにより全面に設け、ソース領域3およびゲートパッド5aが露出するようにコンタクト孔を開け、たとえばスパッタリング法によりAlを3μm程度の厚さに全面に堆積し、ソース配線7を形成する。その後、半導体基板1aの裏面に、Tiなどの金属をスパッタリングなどにより1μm程度成膜して、ドレイン電極8を形成することにより、図1aに示されるトレンチ構造のMOSFETが得られる。なお、図2に示される例では、凹溝11および凹部12を形成してゲート酸化膜4およびゲート電極5などを形成してから、チャネル拡散領域2およびソース領域3用の拡散をしたが、半導体層1をエピタキシャル成長した後に、全面にチャネル拡散領域2およびソース領域3を形成してから、凹溝11などを形成して、ゲート電極5などを形成してもよい。また、半導体基板1aおよび成長する半導体層としてシリコンを用いたが、SiCを用いることにより、より一層直列抵抗を下げることができ、オン抵抗を下げることができ、大電流化に適している。図1および図2に示される例では、チャネル拡散領域2の表面側にソース領域3を分離して形成し、ソース配線7をチャネル拡散領域2とソース領域3の両方にオーミックコンタクトするように形成したが、たとえば図3に図1aと同様の断面説明図が示されるように、ソース領域3を分離して形成しないで、チャネル拡散領域2の表面全面に形成し、その表面からソース配線7の金属をスパイクさせることにより、合金層7aを形成し、ソース領域3とチャネル拡散領域2の両方にオーミックコンタクトをとるようにすることもできる。このような構造にすればセルのピッチが小さくなり、セル数を増やすことができて、大電流化が可能となるため好ましい。この合金層7aは、前述のソース配線7とするAlなどの金属膜を形成した後に、たとえばN2の雰囲気下で、400°C程度、30分程度の熱処理を行うことにより、ソース配線7とソース領域3との界面におけるSiがAlに拡散することにより、AlとSiとの合金化が半導体層の内部に進んでスパイクし、図3に示されるように先端が尖った形状で形成される。この合金層7aは、熱処理の温度および時間により、その内部へのスパイク深さが変るため、チャネル拡散領域2内に入り込んでオーミックコンタクトが得られると共に、チャネル拡散領域2を突き抜けて半導体層1に達しないように熱処理の条件を制御する必要がある。すなわち、本発明者らは、絶縁ゲート型半導体装置のオン抵抗を小さくして、小さなチップサイズで大きな電流を得ることができる半導体装置を得るため鋭意検討を重ねた結果、半導体層表面に設けられる金属膜がスパイクにより半導体層中に入り込む量は、成膜する金属膜の厚さおよび熱処理などの条件を制御することにより、コントロールすることができ、その制御により図3に示されるように、ソース領域3およびチャネル拡散領域2のみにオーミックコンタクトをさせることができ、しかもチャネル拡散領域2を突き抜けないようにすることができることを見出し、セルサイズを極限まで小さくし得ることを見出した。この合金層の深さ、すなわち、いわゆるスパイクの深さは、熱処理の温度を高く、または熱処理の時間を長くすることにより深くなり、非常に精度よく制御できた。たとえばSiに対してAl膜を設ける場合、300°C程度から合金化は始まるが、400°C程度で行うのが最も効率的で、しかも精度よくスパイクの深さを制御することができた。たとえば400°C程度で30分程度の熱処理を行うことにより、06~08μm程度の深さだけスパイクし、前述の05μm程度のソース領域3と、1μm程度のチャネル拡散領域2の拡散深さであれば、この条件で合金化処理を行うことにより、両層にオーミックコンタクトを採りながら、チャネル拡散領域2を突き抜ける虞れは全然生じない。その結果、前述のように、チャネル拡散領域2とソース領域3とが縦方向に重なる部分を形成しておくことにより、その表面からAlなどの金属をスパイクさせれば、両層と直接オーミックコンタクトをさせることができた。図1および図3に示されるように本発明では、ゲートパッド5a部が凹部12内に形成されていることに特徴がある。すなわち、ゲート電極5およびゲートパッド5aが凹溝11と凹部12内で連続しているため、その途中に凹溝11から半導体層表面に立ち上がるような段差が形成されず、凹溝上面の角部を経由しないで形成されている。その結果、ゲート酸化膜のような薄い酸化膜を介してゲートパッド5aが形成されていても、酸化膜が形成され難い凹溝の角部を通らないため、確実に酸化膜が形成されており、充分にゲート耐圧を得ることができる。図1および図3に示される例では、セル領域10およびゲートパッド5a部の部分のみが示されているが、サージなどに対する保護のため、ゲートソース間に双方向のツェナーダイオードのような保護ダイオードが挿入されることが好ましい。この保護ダイオード部分が図4に示されている。保護ダイオード15は、セル領域10図1c参照上には設けられないが、セル領域10ソース配線9が形成された領域の外周側に形成される。図4に示される例では、各トランジスタセル部での空乏層をできるだけセル領域から離れた部分で終端させるように、半導体チップの外周部の全周にフィールド部が設けられており、そのフィールド部のSiO2などからなる絶縁膜フィールド酸化膜6上に、たとえばポリシリコン膜によりリング状に形成されている。図4は、図1cのIIIIII断面図に相当する。このポリシリコン膜は、図4に示される例では、ゲート電極5やゲートパッド5aを形成し、絶縁膜6を設けた後に、改めてポリシリコン膜を成膜して形成しているが、ゲート電極5やゲートパッド5aを形成するのと同時に成膜されてもよい。このポリシリコン膜がパターニングされると共に、不純物を導入してn形層15aとp形層15bとが交互に配列され、pn接合部が横方向に複数組直列に形成されている。前述のポリシリコン膜は、たとえば05μm程度の厚さに成膜され、たとえば4μm程度の幅でn形層15aと、p形層15bが交互にリング状に形成されることにより構成されている。このn形層15aおよびp形層15bの不純物濃度は、たとえばそれぞれ5×1020cm3、7×1017cm3程度に形成され、この不純物濃度とpn接合の数により、所望のブレークダウン電圧が得られるように設定される。n形層15aと、p形層15bとにより保護ダイオード15を形成する方法は、たとえばポリシリコン膜にp形ドーパントが全面にドーピングされた後に、パターニングによりリング状にn形ドーパントが、前述の不純物濃度になるようにドーピングされることにより、n形層15aとp形層15bとが平面的に交互に繰り返されるようにドーピングされて、双方向のツェナーダイオードが形成される。この保護ダイオード15のブレークダウン電圧は、前述のように、その不純物濃度を調整することにより、ある程度は調整することができ、通常は1個のダイオードで5~10V程度になるようにその不純物濃度が設定されている。そして、たとえば3~4個程度のpn接合部を形成して20~30V程度でブレークダウンするような保護ダイオード15が形成される。図4に示される例では、この保護ダイオード15の最外周のn形層15dには、ゲート配線9がコンタクトされ、その最内周の層15cには、ソース配線7がコンタクトされている。そのため、前述の図1でも少し触れたように、ゲート配線9は、ゲートパッド5aより外周側にあり、ゲート配線9とゲートパッド5aとをコンタクトするため、図5に保護ダイオード15とゲート配線9およびソース配線7との接続構造を説明する一部の平面説明図が示されるように、ソース配線7の保護ダイオード15との接続部7bと、ゲート配線9のゲートパッド5aとの接続部9bとが交互に保護ダイオード15側に食い込んで形成され、クシ歯が噛み合うように形成されている。その結果、ゲート配線9が、保護ダイオード15の最外周の層とコンタクトを取りながら、ゲートパッドともコンタクトされている。なお、図5において、IIIIII線断面が図4の断面図である。このように、保護ダイオード15の両端部を直接金属膜からなるゲート配線およびソース配線とコンタクトさせることにより、非常に直列抵抗を小さくしながら内蔵することができるため、サージなどが入っても直ちに開放することができ、保護ダイオードとして充分に機能させることができる。すなわち、半導体層の高濃度領域などを介して保護ダイオードを接続すると、高濃度領域といえどもその抵抗成分があるため、サージによる電流を流すのに時間がかかり、その間にトランジスタセルが破壊する場合が多いが、金属膜からなる配線により直接接続されることにより、低抵抗で保護ダイオードが挿入されるため、サージを直ちに開放させることができる。図1および図4に示され、前述したように、セル領域10の一番外周側チップ外周部にリング状に設けられるゲートパッド5a側には、トランジスタセルを形成しないn形不純物を拡散しないで、ボディ領域と同じp形の拡散領域2aのみを形成しておき、その拡散領域2aにもソース配線7をコンタクトさせておくことにより、空乏層の曲率をかせぐことができ、電界集中を避けることができるため、より一層耐圧が向上する。すなわち、トランジスタセルの半導体層との間に形成される空乏層がこのp形ウェルより外側に延び、半導体チップの端部側まで延ばすことができるため、耐圧を大きくすることができる。図6は、前述のようにゲートパッド5aが凹部12内に形成されることによるセル領域からの空乏層の広がりが阻止されるのを防止するための構造例である。すなわち、前述のp形チャネル拡散領域2やp形拡散領域2aが凹溝11や凹部12より浅く形成されているため、凹部12がセル領域の外周にゲートフィンガがある場合にはその該当部分も連続して設けられると空乏層がその凹部12で終了してしまい、チップの外周端まで延ばすことができず、耐圧が低下する。そこで、図6aに斜視図で、bにゲート電極5およびゲートパッド5aの部分を斜線で示した平面説明図で、cにbのCC線断面がそれぞれ示されるように、ゲートパッド5aをセル領域10の外周に連続して形成しないで、ゲート電極5との接続部にはゲートパッド5aを形成しながら、p形拡散領域ウェル2aの隣接部には凹部が形成されないで、p形拡散領域ウェル2aがそのままチップ端部側に延びるように形成されている。このように形成されることにより、ゲートパッド5aを凹部12内に形成し、p形拡散領域2aが浅くても、pn接合の空乏層は、セル領域10からゲートパッド5aの部分も連続して延び、チップ端部側のフィールド部分まで空乏層を延ばすことができ、耐圧を充分に向上させることができる。なお、ゲートパッドがこのように分断されていても、その上にゲート配線9がコンタクトされ、ゲート配線9がチップの周囲に連続して形成されるため、何ら問題は生じない。図7は、ゲートパッド5aが凹部12内に形成されることによるセル領域10からの空乏層の広がりが阻止されるのを防止するための他の構造例を示す図である。すなわち、この例は、ゲートパッド5aをセル領域10の外周部にゲートフィンガがある場合はセル領域内部の該当領域も連続して形成し、そのゲートパッド5aを形成するための凹部12の部分のみに、さらにp形拡散を行い拡散領域p形ウェルを深く形成したものである。この深い拡散領域2bを形成するには、たとえば前述の凹溝と共にゲートパッドを形成する凹部12をエッチングにより形成した後に、凹部12以外のところをレジストなどのマスクで覆い、イオン注入によりp形不純物を導入して拡散することにより、凹部12の下側のみに深いp形拡散領域2bを形成することができる。なお、図7において、図1と同じ部分には同じ符号を付してその説明を省略する。このようにすることにより、pn接合による空乏層16はセル領域からゲートパッド部の下を潜ってチップ端部のフィールド部分まで延ばすことができる。しかも、このような構造にすれば、セル領域周囲のゲートパッドを途切れることなく連続して形成することができるので、そのゲートパッドに前述の保護ダイオードを形成することもできる。前述の各例は、縦型MOSFETの例であったが、この縦型MOSFETにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタIGBTなど、トレンチ構造のパワーデバイス全てに適用することができる。