データストローブ信号入出力バッファを介してメモリモジュールから供給されるデータストローブ信号を段階的に遅延させて遅延データストローブ信号を生成する可変遅延回路と、前記データストローブ信号を段階的に遅延させるときの遅延値を設定する遅延調整回路と、データ信号入出力バッファを介して前記メモリモジュールから供給されるデータ信号を、前記遅延調整回路に供給するデータ供給回路とを具備し、前記データ供給回路は、第1経路と第2経路とを備え、前記第1経路は、前記データ信号を一定の遅延値で遅延させた遅延データ信号を生成する固定遅延回路と、前記遅延データストローブ信号に同期して前記遅延データ信号を取り込む第1データ取り込み回路とを備え、前記第2経路は、前記第1データ取り込み回路と異なる第2データ取り込み回路を備え、前記第2データ取り込み回路は、前記遅延データストローブ信号に同期して前記データ信号を取り込むメモリインターフェース回路。請求項1に記載のメモリインターフェース回路において、前記第2経路は、前記データ信号入出力バッファと前記第2データ取り込み回路との間に設けられた信号線を含み、前記信号線は、前記データ信号入出力バッファと前記第2データ取り込み回路とを直接的に接続するメモリインターフェース回路。請求項1または2に記載のメモリインターフェース回路において、前記遅延調整回路は、前記第1データ取り込み回路に取り込まれたデータと、期待値データとの照合を行う第1期待値照合回路と、前記第2データ取り込み回路に取り込まれたデータと、前記期待値データとの照合を行う第2期待値照合回路と、前記第1期待値照合回路の出力と前記第2期待値照合回路の出力とに基づいて、前記データストローブ信号を段階的に遅延させるときの遅延量を制御する遅延設定制御回路と、前記遅延設定制御回路の出力に基づいて、前記遅延データストローブ信号を生成するときの遅延値を設定する遅延設定回路とを備えるメモリインターフェース回路。請求項3に記載のメモリインターフェース回路において、前記遅延設定回路は、前記第1期待値照合回路の出力と前記第2期待値照合回路の出力とに基づいて、前記データストローブ信号を段階的に遅延させるときの、一段階での遅延量を変更する遅延量設定回路を具備するメモリインターフェース回路。請求項4に記載のメモリインターフェース回路において、前記遅延調整回路は、さらに、前記第1期待値照合回路の出力と前記第2期待値照合回路の出力との各々がデータ一致を示すか否かを判定する全一意判定回路を備え、前記遅延設定回路は、前記全一意判定回路の出力に基づいて、前記データストローブ信号を段階的に遅延させるときの、一段階での遅延量を変更するメモリインターフェース回路。aデータストローブ信号入出力バッファを介してメモリモジュールから供給されるデータストローブ信号を段階的に遅延させて遅延データストローブ信号を生成する工程と、b前記データストローブ信号を段階的に遅延させるときの遅延値を設定する工程と、cデータ信号入出力バッファを介して前記メモリモジュールから供給されるデータ信号を、前記遅延調整回路に供給する工程とを具備し、前記c工程は、c1前記データ信号を一定の遅延値で遅延させて前記遅延データ信号を生成する工程と、c2前記遅延データストローブ信号に同期して前記遅延データ信号を第1データ取り込み回路に取り込む工程と、c3前記遅延データストローブ信号に同期して前記データ信号を前記第1データ取り込み回路と異なる第2データ取り込み回路に取り込む工程とを含むメモリインターフェースの動作方法。請求項6に記載のメモリインターフェースの動作方法において、前記b工程は、b1前記第1データ取り込み回路に取り込まれた第1取り込みデータと期待値データとの照合に基づいて、前記第1取り込みデータと前記期待値データとが不一致から一致に変化する第1の時刻をもとめる第1期待値照合工程と、b2前記第2データ取り込み回路に取り込まれた第2取り込みデータと前記期待値データとの照合に基づいて、前記第2取り込みデータと前記期待値データとが一致から不一致に変化する第2の時刻をもとめる第2期待値照合工程と、b3前記第1データ取り込み回路に取り込まれた第1取り込みデータと期待値データとの照合に基づいて、前記第1取り込みデータと前記期待値データとが一致から不一致に変化する第3の時刻をもとめる第3期待値照合工程と、b4前記第1の時刻と前記第2の時刻と前記第3の時刻とに基づいて、前記データストローブ信号を遅延させて最適なデータ信号取込の時刻を求める工程とを含むメモリインターフェースの動作方法。特許文献1に記載の技術では、有効なリード範囲が狭くなるという問題がある。上述したように、特許文献1に記載の技術では、入出力バッファと取り込み回路の間にセレクタが備えられている。そのため、入出力バッファと取り込み回路の間に挿入されたセレクタに起因するジッターが増加し、有効なリード範囲が狭くなってしまう。例えば、DDR3の場合、SDRAMからのデータDQとデータストローブ信号DQSの出力タイミング規格と、データストローブ信号DQSのジッター及びハイ/ロウ幅規格を差し引くと、800Mbps動作の場合、1データ幅の1250psに対して有効なリード範囲は390ps程度となる。また、1066Mbps動作の場合は、1データ幅の927.5psに対し270ps程度しかなくなってしまう。その有効なリード範囲に対し、他の要因やPCB制約を加味すると、メモリインターフェースでの有効範囲は極めて小さくなってしまう。以下に、[発明を実施するための形態]で使用される番号を用いて、[課題を解決するための手段]を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。上記の課題を解決するために、データストローブ信号入出力バッファ24を介してメモリモジュールから供給されるデータストローブ信号DQSを段階的に遅延させて遅延データストローブ信号Nq13を生成する可変遅延回路と、データストローブ信号DQSを段階的に遅延させるときの遅延値を設定する遅延調整回路15と、データ信号入出力バッファ23を介してメモリモジュールから供給されるデータDQデータ信号Nd14、Nd15を、遅延調整回路15に供給するデータ供給回路とを具備するメモリインターフェース回路を構成する。そのメモリインターフェース回路において、データ供給回路は、第1経路と第2経路とを備えるものとする。第1経路は、データ信号Nd12を一定の遅延値で遅延させた遅延データ信号Nd13を生成する固定遅延回路11と、遅延データストローブ信号Nq13に同期して遅延データ信号Nd13を取り込む第1データ取り込み回路13とを備える。第2経路は、第1データ取り込み回路13と異なる第2データ取り込み回路12を備える。その第2データ取り込み回路12は、遅延データストローブ信号Nq13に同期してデータ信号Nd12を取り込む。ここにおいて、その第2経路は、前記データ信号入出力バッファ23と第2データ取り込み回路12との間に設けられた信号線を含み、その信号線は、データ信号入出力バッファ23と第2データ取り込み回路12とを直接的に接続する。メモリインターフェース回路の場合、データレイトが小さく、更にSDRAMで種々の規格がある。そのため、入出力バッファから取り込み回路までを通過するパスへの素子を最小限にとどめることが求められる。本願発明では、SDRAMと半導体集積回路との仲立ちをするメモリインターフェース回路メモリコントローラにおいて、DQとDQSのスキュー調整を行うためのパス入出力バッファから取り込み回路までを通過するパスの素子を最小限にとどめることができる。通常動作では、入出力バッファと取り込み回路の間に回路を挿入しないパスが使用される。このパスには、特許文献1に記載の技術のようなセレクタ回路を設ける必要がなく、したがって、通常動作でのデータの入出力は、データストローブ信号DQSの調整を必要としないシステムと同じ構成動作で行われる。それにより、ジッター特性を劣化させることなく内部回路へデータを伝播することが可能となり、有効なリード範囲が狭くなるという問題を解決することが出来る。[第1実施形態]以下に、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図3は、本発明のインターフェース回路10を含むメモリシステムの第1実施形態の構成を例示するブロック図である。本実施形態のメモリシステムは、DDR-SDRAM1と半導体集積回路2とを含んでいる。その半導体集積回路2は、DDR-SDRAM1と接続され、そのDDR-SDRAM1に対し複数ビットのデータを読み出したり書き込みをしたりする。図3に示されているように、半導体集積回路2は、外部端子データ端子21と、外部端子データストローブ信号端子22と、入出力バッファ23と、入出力バッファ24と、内部回路25と、インターフェース回路10を備えている。内部回路25は、DDR-SDRAM1から読みだされたデータを受け取り、所定のデータ処理を行う。また、DDR-SDRAM1は、内部回路25によって処理されたデータを受け取り、内部の記憶領域に記憶する。インターフェース回路10は、固定遅延回路11と、取り込み回路12と、取り込み回路13と、可変遅延回路14と、遅延調整回路15と、取り込み回路16とを備えている。遅延調整回路15は、第1期待値照合回路41と、第2期待値照合回路42と、遅延設定制御回路46と、遅延設定回路45とを備えている。第1期待値照合回路41は、に1対1で対応する。第2期待値照合回路42は、取り込み回路13に1対1で対応する。遅延設定制御回路46は、期待値照合結果からセットアップ及びホールド限界を保存して最適なデータストローブ信号DQS位置を求める。遅延設定回路45は、その遅延設定制御回路46の計算結果から、可変遅延回路14の遅延値を設定する。なお、図3に例示されているインターフェース回路10では、可変遅延調整回路14からの出力が、1本の信号線を介して取り込み回路12と取り込み回路13とに供給されている。各取り込み回路までの遅延時間を容易に均等化にするために、2本の信号線を介して可変遅延回路14からの出力をバファリングさせてもよい。DDR-SDRAM1からは、データ端子31を介して複数ビットのデータ信号Nd11データDQが出力される。そのデータ信号Nd11は、半導体集積回路2のデータ端子21及び入出力バッファ23を介して、データ信号Nd12としてインターフェース回路10に供給される。そのデータ信号Nd12は、インターフェース回路10の固定遅延回路11を通して取り込み回路13に供給される。また、そのデータ信号Nd12は、別のパスを経由して、取り込み回路12へ供給される。また、DDR-SDRAM1からは、データ端子31を介してデータ信号Nd21が出力される。そのデータ信号Nd21は、半導体集積回路2のデータ端子21及び入出力バッファ23を介して、データ信号Nd22としてインターフェース回路10の取り込み回路16に供給される。DDR-SDRAM1から、データストローブ信号端子32を介してデータストローブ信号Nq11が出力される。そのデータストローブ信号Nq11は、半導体集積回路2のデータストローブ信号端子22及び入出力バッファ24を介して、データストローブ信号Nq12として、インターフェース回路10の可変遅延回路14に供給される。データストローブ信号Nq12は、可変遅延回路14で位相がシフトされ、データストローブ信号Nq13として出力される。取り込み回路12と、取り込み回路13は、そのデータストローブ信号Nq13の立ち上がりタイミングでデータデータ信号Nd12、データ信号Nd13を取り込む。同様に、取り込み回路16は、そのデータストローブ信号Nq13の立ち上がりタイミングでデータデータ信号Nd22を取り込む。取り込み回路12の出力データ信号Nd14は、内部回路25と第1期待値照合回路41へ供給される。また、取り込み回路16の出力データ信号Nd23は、内部回路25へ供給される。さらに、取り込み回路13の出力データ信号Nd15は、第2期待値照合回路42へ供給される。以下に、第1期待値照合回路41の具体的な構成について説明を行う。本実施形態において第1期待値照合回路41と第2期待値照合回路42は、同様の構成である。したがって、以下では、本実施形態の理解を容易にするために、第2期待値照合回路42に関する詳細な説明を省略する。図4は、本実施形態の第1期待値照合回路41または第2期待値照合回路42の構成を例示するブロック図である。図4に示されているように、第1期待値照合回路41は、期待値パターン発生器51と、データレジスタ52と、EX-NOR回路53とを備えている。期待値パターン発生器51は、予め書き込まれていたリードデータを出力する。データレジスタ52は、取り込み回路12または取り込み回路13から出力されるデータを格納する。EX-NOR回路53は、期待値パターン発生器51の値とデータレジスタ52の値とを受け取り、各々の値が一致したときに、論理1を出力する。以下に、遅延設定制御回路46の具体的な構成について説明を行う。図5は、本実施形態の遅延設定制御回路46の構成を例示するブロック図である。遅延設定制御回路46は、遅延値コード保持部61と、遅延値レジスタ62と、遅延値レジスタ63と、遅延値レジスタ64と、演算回路65とを備えている。遅延値コード保持部61は、固定遅延回路11の遅延値を決定するためのコードを保持している。本実施形態のインターフェース回路10において、最適値の計測を行っているときは、遅延値コード保持部61のコード値を変化させながらリード動作が行われる。遅延値レジスタ62は、第1期待値照合回路41から供給される値を保持する。同様に、遅延値レジスタ64は、第1期待値照合回路41から供給される値を保持する。また、遅延値レジスタ62と遅延値レジスタ64は、後述する時刻t13と時刻t15のタイミングで遅延値コード保持部61の値を保持する。遅延値レジスタ63は、第2期待値照合回路42から供給される値を保持する。また遅延値レジスタ63は、後述する時刻t14のタイミングで遅延値コード保持部61の値を保持する。演算回路65は、遅延値レジスタ62、遅延値レジスタ63および遅延値レジスタ64の値から、最適な取り込み位置を算出して、その値を遅延値コード保持部61に転送する。以下に、遅延設定回路45の具体的な構成について説明を行う。図6は、本実施形態の遅延設定回路45の構成を例示するブロック図である。遅延設定回路45は、遅延値コード変換器71と、遅延値コードレジスタ72とを備えている。遅延値コード変換器71は、遅延設定制御回路46の遅延値コード保持部61から供給されるコードを受け取る。遅延値コード変換器71は、受け取ったコードを可変遅延回路14の動作仕様に合わせたコードへ変換する。遅延値コードレジスタ72は、遅延値コード変換器71によって変換されたコードを保持して、可変遅延回路14に供給する。なお、この回路ブロックは、遅延設定制御回路46の組み込むことも可能である。以下に、可変遅延回路14の具体的な構成について説明を行なう。図7は、本実施形態の可変遅延回路14の構成を例示するブロック図である。可変遅延回路14は、入力端子81と、入力端子82と、複数の遅延素子83と、選択回路84とを備えている。入力端子81には、データストローブ信号Nq12が供給される。入力端子82には、遅延設定回路45の遅延値コードレジスタ72に保持されたコードが供給される。選択回路84は、入力端子82から供給されるコードに基づいて、データストローブ信号Nq12に所望の遅延量で段階的に遅延させて、データストローブ信号Nq13として出力する。なお、遅延ステップ幅は、プログラムやユーザー設定で任意にすることが可能である。ここで、本実施形態のインターフェース回路10の動作について説明を行なう。図8は、インターフェース回路10の動作を例示するフローチャートである。ステップS1において、可変遅延回路14の遅延の設定を最小にする。ステップS2において、第2期待値照合回路42は、取り込んだデータに対する期待値照合の結果として、データ不一致を示す値を出力する。ステップS3において、可変遅延回路14の遅延値を増加させる。ステップS4において、第2期待値照合回路42の照合結果が、データ不一致からデータ一致となるタイミングを特定する。ステップS4において、特定したタイミングをセットアップ限界と判定し、遅延設定制御回路46に記憶させる。ステップS6において、可変遅延回路14の遅延値をさらに増加させる。ステップS7において、第1期待値照合回路41の照合結果が、データ一致からデータ不一致となるタイミングを特定する。ステップS8において、特定したタイミングを、第1期待値照合回路41によるホールド限界とし、遅延設定制御回路46に記憶させる。ステップS9において、可変遅延回路14の遅延値をさらに増加させる。ステップS10において、第2期待値照合回路42の照合結果が、データ一致からデータ不一致となるタイミングを特定する。ステップS11において、特定したタイミングを第2期待値照合回路42によるホールド限界とし、遅延設定制御回路46に記憶させる。ステップS12において、遅延設定制御回路46は、記憶したタイミングの情報から、固定遅延回路11を通さないデータデータ信号Nd12の中間点を計算する。上述のフローチャートで例示した動作を、タイミングチャートを用いて具体的に説明する。図9は、図8の動作を具体的に例示するタイミングチャートである。図中、不確定との記載はデータの変化点であるために、安定したデータが取込めないことを示す。図9のaは、可変遅延回路14によってデータストローブ信号Nq13に最小の遅延が設定された状態を例示している。時刻t11において、取り込み回路13は、データ信号Nd13であるデータA0の1つ前のデータを、データストローブ信号Nq13の信号の立ち上がりで取込む。そのため、期待値判定回路42では、データA0とは異なる値を取るためエラーと判断する。ステップS1、S2図9のbは、データストローブ信号Nq13の遅延値を増加させた状態を例示している。可変遅延回路14の出力であるデータストローブ信号Nq13の遅延値が増やされたとき、データ信号Nd13は、時刻t13において、データストローブ信号Nq13の立ち上がり信号で取り込み回路13にラッチされる。取り込み回路13は、取り込んだデータをデータ信号Nd15として出力する。期待値判定回路42は、データ信号Nd15として出力されたデータを、データA0と判定する。遅延設定制御回路46は、このときの時刻t13を、セットアップ限界と判定し、遅延設定制御回路46自身に記憶しておく。なお、このときの時刻t13では、固定遅延回路11を通さないデータ信号Nd12は、取り込み回路12では正常にデータA0として取込まれている。また、期待値判定回路41は、取り込み回路12から供給されるデータ信号Nd14を、データA0として正常に取込めている状態であるステップS3、S4、S5。図9のcは、可変遅延回路14の遅延値を更に増やした状態を例示している。固定遅延回路11を通さないデータ信号Nd12は、取り込み回路12の出力データ信号Nd14として期待値判定回路41に供給される。第1期待値照合回路41は、データA0と異なる値を取る最初の時刻t14をホールド限界と判定し、その時刻を遅延設定制御回路46が記憶する。なお、時刻t14では、固定遅延回路11を通る信号Nd13は、取り込み回路13からデータ信号Nd15として供給される。期待値判定回路42では正常にデータA0を取込めている状態であるステップS6、S7、S8。図9のdは、更に可変遅延回路14の遅延値を更に増やした状態を例示している。図9dの状態では、固定遅延回路11から供給されるデータ信号Nd13は、取り込み回路13で取り込まれた後、データ信号Nd15として第2期待値照合回路42に供給される。そのデータ信号Nd15は、期待値判定回路42でデータA0と異なる値を取る。遅延設定制御回路46は、このときの時刻t15をホールド限界と判定し、遅延設定制御回路46自身に記憶しておくステップS9、S10、S11。遅延設定制御回路46は、記憶した時刻t13、時刻t14、時刻t15の時刻情報から、固定遅延回路11を通さないデータ信号Nd12の時刻t11と時刻t12の中間点の時刻を、下記1式を用いて計算するステップS12。中間点=t15-t13/2-t15-t141その後、1式で求めた中間点の時刻を、可変遅延回路14の設定値とする。本実施形態のインターフェース回路10は、2つの取り込み回路を備え、入出力バッファと取り込み回路の間に回路を挿入しないパスと、入出力バッファと取り込み回路間の間にデータストローブ信号の調整位置を測定するための固定遅延回路を挿入したパスとを備えている。通常動作では、入出力バッファと取り込み回路の間に回路を挿入しないパスが使用される。このパスには、従来技術のようなセレクタ回路を設ける必要がなく、したがって、通常動作では、データストローブ信号DQSの調整を必要としないシステムと同じ構成動作でデータの入出力を行うことができる。そのため、従来例のようにジッター特性を劣化させることなく内部回路へデータを伝播することで、有効なリード範囲が狭くなるという問題を解決することが出来る。さらに、2つのパスを有することで、データストローブ信号DQSの調整を行うための測定での可変固定回路14のスイープが1回で済むので、従来例に比べて約1/2の測定時間で済むという効果がある。[第2実施形態]以下に、本発明の第2実施形態について説明を行なう。図10は、インターフェース回路10を含むメモリシステムの第2実施形態の構成を例示するブロック図である。第2実施形態のメモリシステムに適用可能なインターフェース回路10は、第1実施形態のインターフェース回路10に対して、第1期待値照合回路41と第2期待値照合回路42の判定結果を受ける全一致判定回路47を備えている。全一致判定回路47は、受け取った第1期待値照合回路41と第2期待値照合回路42との出力が一致している判定した場合に、一致していることを示す信号出力Cq21を遅延設定制御回路46に供給する。以下に、第2実施形態のインターフェース回路10の動作について説明を行う。以下の動作の説明においては、本実施形態の理解を容易にするために、全一致判定回路47が論理和回路で構成された場合を例示する。論理和回路で構成された全一致判定回路47は、入力される第1期待値照合回路41と第2期待値照合回路42からの出力が一致と判定した場合に、Highレベルを出力するように構成されていることとする。図11は、第2実施形態のインターフェース回路10の動作を例示するフローチャートである。ステップS1からステップS5までの動作は、第1実施形態と同様である。ステップS21において、第1期待値照合回路41と、第2期待値照合回路42ともデータA0と一致と判定したとき、全一致判定回路47は、その結果としてHighレベルを出力する。そして、出力Cq21がHighレベルの区間では、データ信号Nd12とデータ信号Nd13は両方とも一致である。インターフェース回路10は、次にデータ信号Nd23が不一致となる点をサーチできれば良い。したがって、可変遅延回路14は、出力Cq21がHighレベルの区間の遅延ステップを大きく一回に増加させる遅延量を多くする。ステップS22において、可変遅延回路14の大きくしたステップで遅延値を増加させる。ステップS23において、データ信号Nd12の期待値照合回路42の結果が不一致となるタイミングを特定する。期待値照合回路42の結果が不一致となったことに応答して、全一致判定回路47はLowレベルの出力Cq21を出力する。ステップS24において、出力Cq21がHighレベルからLowレベルになった時点で、遅延設定回路45は、可変遅延回路14の可変ステップを、遅延が早くなる方向に戻す。そして、可変遅延回路14の遅延ステップが最小ステップとなるように、遅延量を制御にする。ステップS25において、可変遅延回路14の遅延値を、最小ステップで増加させる。ステップS26において、第1期待値照合回路41の照合結果が、データ一致からデータ不一致となるタイミングを特定する。ステップS27において、特定したタイミングを、第1期待値照合回路41によるホールド限界とし、遅延設定制御回路46に記憶させる。ステップS28において、可変遅延回路14の遅延値をさらに増加させる。ステップS29において、第2期待値照合回路42の照合結果が、データ一致からデータ不一致となるタイミングを特定する。ステップS30において、特定したタイミングを第2期待値照合回路42によるホールド限界とし、遅延設定制御回路46に記憶させる。ステップS31において、遅延設定制御回路46は、記憶したタイミングの情報から、固定遅延回路11を通さないデータデータ信号Nd12の中間点を計算する。上述のフローチャートで例示した動作を、タイミングチャートを用いて説明する。図12は、図11の動作を具体的に例示するタイミングチャートである。図12に示されているように、時刻t23で、データ信号Nd12とデータ信号Nd13とは、共にデータの有効区間となる。第1期待値照合回路41と第2期待値照合回路42の各々は、データA0と一致したと判定し、その判定結果としてHighレベルを出力する。出力Cq21がHighレベルの区間では、データ信号Nd12とデータ信号Nd13が両方一致である。インターフェース回路10は、次にデータ信号Nd13が不一致となる点をサーチできれば良い。そそのため、この区間は可変遅延回路14の遅延ステップを大きくするように遅延設定回路45を制御し、データストローブ信号Nq13を変化させるステップS21、S22。データ信号Nd12の期待値照合回路42が不一致となると、出力Cq21はLowレベルに遷移するステップS23。出力Cq21がHighレベルからLowレベルになった時点で、遅延設定回路45は、可変遅延回路14の可変ステップを、遅延が早くなる方向に1ステップ戻す。また、このとき遅延ステップを最小ステップに制御にするステップS24。そして、データ信号Nd12の側の期待値照合回路42が一致する時刻からホールド限界タイミングt24を求めるステップS25、S26。その後は第1実施形態と同様に、データ信号Nd13のホールド限界タイミングt25を求めるステップS27、S28、S29。そして、遅延設定制御回路46が可変遅延回路14の最適な状態を求める。遅延設定制御回路46は、記憶した時刻t23、自己項t24および時刻t25の時刻情報から、固定遅延回路11を経由しないデータ信号Nd12の中間点時刻t21と時刻t22の中間の時刻を下記式中間点=t25-t23/2-t25-t24を用いて計算するステップS31、S32。上述のように、第2実施形態のインターフェース回路10は、セットアップ限界からホールド限界までのデータ有効区間での、可変遅延回路14のステップ段階的に遅延量の変更させる場合の、1段階での遅延量を大きくすることで、サーチに要する時間を短くすることが可能である。また、データ有効区間での可変遅延回路14のステップ幅は、プログラムやユーザー設定で任意にすることが可能である。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。