第1~第3入力端子と、第1および第2ノードと、第1ノード、第3入力端子および出力端子に接続され、ブートストラップ容量を含む第1信号生成部と、第2ノード、第1電源および出力端子に接続される第2信号生成部とを備え、第1入力端子がアクティブになると第1ノードがアクティブとなり、第2入力端子がアクティブになると第2ノードがアクティブとなる信号処理回路であって、上記出力端子が抵抗を介して第1電源に接続されている信号処理回路。上記第3入力端子が第2電源に接続されている請求項1記載の信号処理回路。第1信号生成部に、一方の導通電極が第3入力端子に接続され、かつ他方の導通電極と制御端子とがブートストラップ容量を介して接続されるとともに、上記他方の導通電極が出力端子に接続される第1トランジスタを含み、第2信号生成部に、制御端子が第2ノードに接続され、かつ一方の導通電極が第1トランジスタに接続されるとともに、他方の導通電極が第1電源に接続される第2トランジスタを含む請求項1記載の信号処理回路。第1ノードとブートストラップ容量とが、第3トランジスタを介して接続されている請求項3記載の信号処理回路。制御端子が第1ノードに接続される第4トランジスタと、制御端子が第2ノードに接続される第5トランジスタとを備え、第1ノードが第5トランジスタを介して第2電源に接続されるともに、第2ノードが第4トランジスタを介して第2電源に接続される請求項4記載の信号処理回路。第1~第5トランジスタは同一導電型である請求項5記載の信号処理回路。上記第1信号生成部に第1トランジスタを備え、上記ブートストラップ容量は第1トランジスタの寄生容量である請求項1記載の信号処理回路。請求項1~7のいずれか1項に記載の信号処理回路とシフトレジスタとを備えたドライバ回路。初動時に、上記信号処理回路の第1および第2入力端子それぞれに入力される信号を非アクティブとしておく請求項8記載のドライバ回路。上記信号処理回路の第1入力端子に、シフトレジスタの全段に供給する信号を入力し、上記信号処理回路の第2入力端子に、シフトレジスタの特定段に供給する信号を入力し、上記信号処理回路の出力端子から得られる信号をシフトレジスタの全段に供給する請求項8記載のドライバ回路。上記シフトレジスタは各段にフリップフロップを備え、該フリップフロップは、ブートストラップ容量を含み、第1クロック信号端子に接続される第1出力部と、第1電源に接続される第2出力部と、ブートストラップ容量をチャージする第1入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第2出力部に接続された第2入力部と、第2クロック信号端子に接続され、上記ディスチャージ部および第2出力部を制御するリセット部とを含み、第1初期化信号が上記第1出力部を制御し、第2初期化信号が第1入力部を制御し、第3初期化信号がディスチャージ部および第2出力部を制御するものとして、上記信号処理回路の第1入力端子に第1初期化信号を入力し、上記信号処理回路の第2入力端子にシフトレジスタのシフト開始を規定するスタートパルスを入力することで、上記信号処理回路の出力端子から第3初期化信号を得る請求項10記載のドライバ回路。上記第3初期化信号は、第1初期化信号がアクティブとなるのに同期してアクティブとなり、上記スタートパルスがアクティブとなるのに同期して非アクティブとなる請求項11記載のドライバ回路。請求項1~7のいずれか1項に記載の信号処理回路を備えた表示装置。しかしながら上記信号処理回路では、端子2および端子3がともに非アクティブLowになると、端子4出力端子が電気的にフローティングとなって、動作が不安定になるという問題がある。本発明の目的は、動作の安定性が高い信号処理回路を提供することにある。本信号処理回路は、第1~第3入力端子と、第1および第2ノードと、第1ノード、第3入力端子および出力端子に接続され、ブートストラップ容量を含む第1信号生成部と、第2ノード、第1電源入力端子が非アクティブのときの電位に対応する電源および出力端子に接続される第2信号生成部とを備え、第1入力端子がアクティブになると第1ノードがアクティブとなり、第2入力端子がアクティブになると第2ノードがアクティブとなる信号処理回路であって、上記出力端子が抵抗を介して第1電源に接続されていることを特徴とする。本信号処理回路によれば、上記出力端子が抵抗を介して第1電源に接続されているため、第1および第2ノードが非アクティブになっても、出力端子が電気的にフローティングにならない。したがって、動作の安定性が高まる。以上のように、本発明によれば、動作の安定性が高い信号処理回路を実現することができる。本発明の実施の形態を図1~図18に基づいて説明すれば以下のとおりである。図3は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図3の液晶表示装置は、表示コントローラと、ゲートドライバGDと、ソースドライバSDと、液晶パネルLCPと、バックライトBL光透過型の場合とを備える。表示コントローラは、ゲートドライバGDおよびソースドライバSDを制御し、例えばゲートドライバGDには、第1および第2クロック信号CK1信号CK2信号、ゲートスタートパルス信号GSP信号、第1初期化信号INIT信号、第2初期化信号INITB信号、および第3初期化信号INITKEEP信号を供給する。ゲートドライバGDは液晶パネルLCPの走査信号線G1~Gnを駆動し、ソースドライバSDは液晶パネルLCPのデータ信号線S1~Snを駆動する。ゲートドライバGDおよびソースドライバSDは液晶パネルLCPとモノリシックに形成されていてもよい。ゲートドライバGDは図4に示すシフトレジスタを備える。図4のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子IN端子と、出力端子OUT端子と、第1および第2クロック信号端子第1および第2制御信号端子CKACKBと、第1初期化端子INIT端子と、第2初期化端子INITB端子と、第3初期化端子INITKEEP端子と、バックイン端子BIN端子とを備える。ここで、奇数段のフリップフロップFF1FF3等では、CKA端子にCK1信号が供給され、CKB端子にCK2信号が供給され、偶数段のフリップフロップFF2FFn等では、CKA端子にCK2信号が供給され、CKB端子にCK1信号が供給される。また、各段のフリップフロップFF1~FFnに、INIT信号、INITB信号、およびINITKEEP信号が供給される。また、自段のIN端子が前段のOUT端子に接続されるとともに、自段のBIN端子が次段のOUT端子に接続される。なお、CK1信号およびCK2信号は、互いにアクティブ期間High期間が重ならないような2つのクロック信号である。図4のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図2に示す。図2のフリップフロップは、IN端子と、OUT端子と、CKACKB端子と、ブートストラップ容量Cvを含み、CKA端子およびOUT端子に接続される第1出力部FOと、第1電源VSS低電位側電源およびOUT端子に接続される第2出力部SOと、IN端子および第2電源VDD高電位側電源に接続され、ブートストラップ容量Cvをチャージする第1入力部FIと、ブートストラップ容量Cvをディスチャージするディスチャージ部DCと、IN端子および第1電源VSSに接続され、第2出力部に接続された第2入力部SIと、CKB端子に接続され、ディスチャージ部DCおよび第2出力部SOを制御するリセット部RSと、第1出力部FOを制御する第1初期化部FTと、第1入力部FIを制御する第2初期化部SDと、ディスチャージ部DCおよび第2出力部SOを制御する第3初期化部TDと、OUT端子に接続され、第2出力部SOを制御する帰還部FBと、第1入力部FIと第1出力部FOとを中継する中継部RCと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部SCとを備える。より具体的には、本フリップフロップは、第1出力部FOにトランジスタTr1第1トランジスタおよびブートストラップ容量Cvを、第2出力部SOに第2トランジスタTr2第2トランジスタを、第1入力部FIにトランジスタTr3第3トランジスタおよび抵抗Riを、ディスチャージ部DCにトランジスタTr4第4トランジスタを、第2入力部SIにトランジスタTr5第5トランジスタを、リセット部RSにトランジスタTr6第6トランジスタおよび抵抗Rrを、第1初期化部FTにトランジスタTr7第7トランジスタおよびトランジスタTr11第11トランジスタを、第2初期化部にトランジスタTr8第8トランジスタおよびトランジスタTr10第10トランジスタを、第3初期化部にTr9第9トランジスタを、帰還部FBにトランジスタTr12第12トランジスタを、中継部RCにトランジスタTr13第13トランジスタを、誤動作防止部SCにトランジスタTr1415を含んでいる。なお、Tr1~15はすべて同一導電型nチャネル型である。さらに、Tr1は、ドレイン電極がCKA端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Cvを介して接続され、かつ上記ソース電極が、OUT端子に接続されるとともに、Tr2を介してVSSに接続されている。また、Tr3、Tr5およびTr14のゲート端子がIN端子に接続され、Tr6のゲート端子がCKB端子に接続され、Tr7およびTr11のゲート端子がINIT端子に接続され、Tr8およびTr10のゲート端子がINITB端子に接続され、Tr9のゲート端子がINITKEEP端子に接続され、Tr13のゲート端子がVDDに接続され、Tr15のゲート端子がBIN端子に接続されている。さらに、Tr1のゲートに接続する第1ノードNaが、Tr13を介して抵抗Riの一端に接続されるとともに、Tr4を介してVSSに接続されている。抵抗Riの他端は、Tr3およびTr8を介してVDDに接続されているただし、Tr3は抵抗Ri側でTr8はVDD側。さらに、Tr2のゲート端子に接続する第2ノードNbが、Tr5を介してVSSに接続され、かつTr11を介してVSSに接続されるとともに、Tr12を介してVSSに接続されている。また、Tr4のゲート端子に接続する第3ノードNcが、Tr9を介してVDDに接続され、かつ抵抗RrおよびTr6を介してVDDに接続されただし、抵抗Rrは第3ノードNc側でTr6はVDD側、第2ノードNbおよび第3ノードNcが、Tr10を介して接続されている。また、第3ノードNcが、Tr1514を介してVDDに接続されているただし、Tr15が第3ノードNc側でTr14はVDD側。本シフトレジスタの動作を図5に示す。全ON期間には、INIT信号がアクティブHigh、INITB信号がアクティブLow、INITKEEP信号がアクティブHighとなるので、ブートストラップ容量Cvはディスチャージ部DCによってディスチャージされてTr9、Tr4がON、Tr1がOFFするため第1出力部FOが非アクティブとなるとともに、第2出力部SOも非アクティブとなるTr11がON、Tr2がOFFするため。したがって、第1初期化部FTによって第1出力部FOのTr1のソース電極がVDDに接続され、OUT端子には、CK1CK2信号に関係なく確実にVDD電位Highが出力される。なお、本構成では全ON期間中に第2ノードがVSS、第3ノードがVDDとなるので、INITB信号によってTr10をOFFすることで、両ノードを遮断している。一方、全ON期間終了からGSP信号がアクティブになるまでは、INIT信号が非アクティブLow、INITB信号がアクティブ非High、INITKEEP信号がアクティブHighとなるので、Tr10がONして、第2出力部SOがアクティブになるTr2がONする。したがって、CK1CK2信号に関係なく、OUT端子に確実にVSS電位Lowが出力される。通常駆動時の動作は以下のとおりである。通常駆動時には、INIT信号が非アクティブLow、INITB信号が非アクティブHigh、INITKEEP信号が非アクティブLowとなる。なお、INITKEEP信号は、GSP信号のアクティブ化に同期して非アクティブLowとなるTr8Tr10はON、Tr7Tr9はOFF。例えば1段目のフリップフロップFF1図4参照では、IN端子がアクティブになるGSP信号がアクティブとなると、ブートストラップ容量Cvがチャージされて第1ノードNaの電位がVDD電位-Vth程度Vthはトランジスタの閾値電圧までプリチャージされる。このとき、CK2がHighCKB端子がアクティブであるため、Tr5およびTr6がともにONするが、抵抗Rrの電流制限によって、Tr6の駆動能力よりもTr5のそれが高くなるため、第2ノードNbはVSS電位となる。これは、GSP信号が非アクティブになっても維持されるTr2、Tr12、Tr4はOFFのままであるため。ここで、CK1信号が立ち上がると、ブートストラップ効果によって、第1ノードNaの電位がVDD電位以上に突き上がる。これにより、CK1信号Highが電位降下いわゆる閾値落ちすることなくOUT端子GO1から出力される。OUT端子がHighになると、帰還部FBのTr12がONして、第2ノードNbは確実にVSS電位となる。なお、CK1が立ち下がると、ブートストラップ効果が切れて第1ノードNaの電位はVDD電位-Vthに戻る。次いで、CK2が立ち上がると、ディスチャージ部DCTr4がONしてブートストラップ容量Cvがディスチャージされるとともに、Tr2がONしてOUT端子GO1からVSSLowが出力され、フリップフロップFF1のリセット自己リセットが完了する。また、図2の構成では、誤動作防止部SCが設けられているため、通常動作中に、前段自段の1つ前の段および次段自段の1つ後ろの段の出力がともにアクティブとなったような場合には、Tr14Tr15がともにONしてTr2がONとなり、OUT端子を強制的にVSS電位Lowにすることができる。また、図2の構成では、中継回路RCTr13が設けられているため、ブートストラップ効果によって第1ノードNaの電位が一定以上となるとTr13がOFFする。これにより、ディスチャージ部DCのTr4を高電圧から保護することができる。INIT信号の反転信号であるINITB信号およびINITKEEP信号は、INIT信号から生成される。すなわち、図6に示すように、インバータ回路INVはINIT信号からINTB信号を出力し、信号処理回路SPCは、INIT信号を用いてINITKEEP信号を生成する。ここで、INITB信号は、INIT信号の反転信号であり、INITKEEP信号は、INIT信号がアクティブHighから非アクティブLowとなるタイミングでアクティブHighとなっており、このタイミングの後に例えば、図5のようにGSP信号のアクティブ化に同期して非アクティブLowとなる。図7は、インバータ回路INVの構成を示す回路図である。同図に示されるように、インバータ回路INVは、nチャネルのトランジスタTr21~Tr24と、抵抗RaRwと、ブートストラップ容量CVと、IN端子と、OUT端子とを備える。Tr21は、ゲート電極およびソース電極がブートストラップ容量CVを介して接続され、かつドレイン電極がVDDに接続されるとともに、ソース電極がOUT端子に接続され、Tr2223のゲート電極はIN端子に接続され、Tr24のゲート電極はVDDに接続され、Tr21のゲート電極に接続するノードNAがTr24を介してノードNBに接続され、ノードNBが抵抗Raを介してVDDに接続されるとともに、Tr23を介してVSSに接続され、OUT端子が抵抗Rwを介してVDDに接続されるとともに、Tr22を介してVSSに接続される。図7のインバータ回路INVでは、インバータ回路INVでは、IN端子がアクティブHighになると、ノードNAおよびNBがVSS電位LowとなってTr21はOFFし、また、Tr22はONするため、OUT端子にはVSS電位Lowが出力される。この状態からIN端子が非アクティブLowになると、VDDから抵抗Raを介してブートストラップ容量CVがチャージされこれによりTr24はOFF、Tr21に電流が流れる。これにより、ブートストラップ容量CVを介してノードNAが突き上げられ、OUT端子からは、VDD電位Highが電位降下閾値落ちすることなくから出力される。なお、図6のインバータ回路INVでは、OUT端子が抵抗Rwを介してVDDに接続されているため、ブートストラップ効果が切れた後も、VDD電位閾値落ちのない電源電位をOUT端子から出力し続けることができる。さらに、図6の構成では、Tr24が設けられ、ブートストラップ効果によってノードNAが高電位になるときにはTr24がOFFしているため、ノードNAに生じる高電位によってTr23が劣化破損することを回避することができる。信号処理回路SPCの一構成例を図1に示す。図1の信号処理回路SPCは、IN1端子第1入力端子およびIN2第2入力端子と、OUT端子出力端子と、ノードna第1ノードおよびノードnb第2ノードと、VDD第1電源およびOUT端子に接続され、ブートストラップ容量cvを含む第1信号生成部FSと、ノードnb、VSS第2電源およびOUT端子に接続される第2信号生成部SSとを備え、IN1端子がアクティブになるとノードnaがアクティブHighとなり、IN2がアクティブになるとnbがアクティブHighとなり、OUT端子が抵抗Ryを介してVSSに接続されている。具体的には、信号処理回路SPCは、第1信号生成部FSに設けられるトランジスタTr31と、第2信号生成部SSに設けられるトランジスタTr32と、トランジスタTr33~39とを備える。ここで、Tr31は、ドレイン電極がVDDに接続され、かつソース電極とゲート電極とがブートストラップ容量cvを介して接続されるとともに、ソース電極がOUT端子に接続され、Tr31のソース電極は、抵抗Ryを介してVSSに接続されるともに、Tr32を介してVSSに接続されている。また、Tr32およびTr35のゲート電極はノードnbに接続され、Tr34のゲート電極はノードnaに接続され、Tr36およびTr37のゲート電極はIN1端子に接続され、Tr38およびTr39のゲート電極はIN2端子に接続されている。また、Tr31のゲート電極に接続されるノードncが、Tr33を介してノードnaに接続され、ノードnaとVSSとがTr35を介して接続されるとともに、ノードnbとVSSとがTr34を介して接続され、ノードnaとVDDとがTr36を介して接続され、ノードnaとVSSとがTr39を介して接続され、ノードnbとVDDとがTr38を介して接続され、ノードnbとVSSとがTr37を介して接続されている。図1の信号処理回路SPCでは、IN2端子が非アクティブLowでIN1端子がアクティブHighになると、ノードnaがアクティブHigh、ノードnbが非アクティブLowになってTr3637がON、ブートストラップ容量cvがチャージされ、Tr31に電流が流れる。これにより、ブートストラップ容量cvを介してノードncが突き上げられ、OUT端子からは、VDD電位Highが電位降下閾値落ちすることなくから出力される。次いで、IN1端子が非アクティブLowになるとIN2端子は非アクティブのまま、ノードncnbはフローティングとなるため、OUT端子からは、引き続きVDD電位Highが出力される。次いで、IN2端子がアクティブHighになると、ノードnbがアクティブHigh、ノードnaが非アクティブLowになってTr383932がON、OUT端子からは、VSS電位Lowが出力される。したがって、図6の場合には、IN1端子にINIT信号を、IN2端子にGSP信号を入力することで、OUT端子に、図6に示すようなINITKEEP信号を得ることができる。ここで、抵抗Ryの抵抗値を0.5~5.5メガオームの高抵抗値としておくことで、抵抗RyによってOUT端子の初期値IN1端子がアクティブになるまでのTr31のソース電位を決めることができる。これにより、IN1端子がアクティブHighになったときに、第1信号生成部FSのブートストラップ回路が正常に機能する。また、図1の信号処理回路SPCでは、トランジスタTr3435が設けられているため、ノードnaがアクティブの期間はノードnbを確実にVSS非アクティブとし、ノードnbがアクティブの期間はノードnaを確実にVSS非アクティブとすることができる。これにより、IN1IN2が非アクティブになる期間図6においてINIT信号が非アクティブとなった後、GSP信号がアクティブになるまでの期間に前状態の出力図6ではHighを確実に維持することができる。また、図1の信号処理回路SPCでは、初動時にIN1およびIN2を非アクティブにしておくことが好ましい。こうすれば、第1信号生成部FSのブートストラップ回路をより確実に機能させることができる。なお、図1の信号処理回路SPCでは、Tr33が設けられているため、ブートストラップ効果によってノードncの電位が一定以上となるとTr33がOFFする。これにより、ノードnaに接続する各トランジスタTr34Tr35Tr36Tr39を高電圧から保護することができる。なお、図1の信号処理回路SPCから、トランジスタTr3435を除いて図8の信号処理回路SPC1を構成することもできる。図1の信号処理回路SPCから、トランジスタTr33を除いて図9の信号処理回路SPC2を構成することもできる。また、図1の信号処理回路SPCのトランジスタTr36Tr38をダイオード接続とし、図10の信号処理回路SPC3を構成することもできる。本フリップフロップは、図2の構成から中継回路RCおよび誤動作防止部SCを除きTr13~Tr15を除き、さらに第1初期化回路FTのTr11を除いて図11のように構成することもできる。図11のフリップフロップの全ON動作を以下に説明する。全ON期間には、INIT信号がアクティブHigh、INITB信号がアクティブLow、INITKEEP信号がアクティブHighとなるので、ブートストラップ容量Cvはディスチャージ部DCによってディスチャージされてTr9、Tr4がON、Tr1がOFFするため第1出力部FOが非アクティブとなるとともに、第2出力部SOがフローティングとなるもののTr10がOFFするため、第1初期化部FTによって第1出力部FOのTr1のソース電極OUT端子がVDDに接続され、OUT端子には、CK1CK2信号に関係なく確実にVDD電位Highが出力されると同時に、Tr12よりNbが非アクティブLowとなり、第2出力部SOはOFFとなる。一方、全ON期間終了からGSP信号がアクティブになるまでは、INIT信号が非アクティブLow、INITB信号がアクティブ非High、INITKEEP信号がアクティブHighとなるので、Tr8Tr10がONして、第2出力部SOがアクティブになるTr2がONする。したがって、CK1CK2信号に関係なく、OUT端子に確実にVSS電位Lowが出力される。本フリップフロップは、図2の構成から中継回路RC、帰還部FBおよび誤動作防止部SCを除きTr12~Tr15を除き、さらに第1初期化回路FTのTr11および第2初期化回路FTのTr10を除いて図12のように構成し、図13に示すINIT信号、INITB信号およびINITKEEP信号を入力することもできる。図1213の場合の全ON動作を以下に説明する。全ON期間には、INIT信号がアクティブHigh、INITB信号がアクティブLow、INITKEEP信号が非アクティブLowとなるので、ブートストラップ容量Cvはディスチャージ部DCによってディスチャージされてTr4がON、Tr1Tr8がOFFするため第1出力部FOが非アクティブとなるとともに、第2出力部SOはフローティングとなるTr5Tr9がOFFのため。したがって、第1初期化部FTによって第1出力部FOのTr1のソース電極OUT端子がVDDに接続され、OUT端子には、CK1CK2信号に関係なく確実にVDD電位Highが出力されると同時に他段のOUTがINに接続されているのでINがアクティブHighとなりTr5がONとなるため第2出力部SOはOFFとなる。一方、全ON期間終了からGSP信号がアクティブになるまでは、INIT信号が非アクティブLow、INITB信号がアクティブ非High、INITKEEP信号がアクティブHighとなるので、Tr9がONして、第2出力部SOがアクティブになるTr2がONする。したがって、CK1CK2信号に関係なく、OUT端子に確実にVSS電位Lowが出力される。図2のフリップフロップでは、リセット回路RSで、第3ノードNcが、抵抗RrおよびTr6を介してVDDに接続されているがただし、Tr6は抵抗Rr側でTr6はVDD側、これに限定されない。図14に示すように、第3ノードNcを、Tr6および抵抗Rrを介してVDDに接続してもよいただし、Tr6は第3ノード側で、RrはVDD側。図2のフリップフロップでは、リセット回路RSに抵抗Rrを設けているがこれに限定されない。抵抗Rrをダイオード接続されたトランジスタTDに置き換え、図15のように構成することもできる。また、図2の構成から誤動作防止部のみを除き、図16のように構成することもできる。また、本フリップフロップ例えば、図16のものを用いて、図17のような双方向にシフト可能なシフトレジスタを構成することもできる。この場合、隣接する2つの段の間にシフト方向決定回路SELを配置し、UD信号およびUDB信号を入力する。順方向下方向シフトの場合、例えばSEL2は、FF1のOUT端子をFF2のIN端子に接続する。一方、逆方向上方向シフトの場合、例えばSEL1は、FF2のOUT端子をFF1のIN端子に接続する。なお、シフト方向決定回路SELは、図18に示すように、2つのNチャネルトランジスタを含み、その一方については、ゲート端子がUD端子に接続されるとともに、ソース電極およびドレイン電極がIX端子およびO端子に接続され、他方については、ゲート端子がUDB端子に接続されるとともに、ソース電極およびドレイン電極がIY端子およびO端子に接続される。以上のように、本信号処理回路は、第1~第3入力端子と、第1および第2ノードと、第1ノード、第3入力端子および出力端子に接続され、ブートストラップ容量を含む第1信号生成部と、第2ノード、第1電源入力端子が非アクティブのときの電位に対応する電源および出力端子に接続される第2信号生成部とを備え、第1入力端子がアクティブになると第1ノードがアクティブとなり、第2入力端子がアクティブになると第2ノードがアクティブとなる信号処理回路であって、上記出力端子が抵抗を介して第1電源に接続されていることを特徴とする。本信号処理回路によれば、上記出力端子が抵抗を介して第1電源に接続されているため、第1および第2ノードが非アクティブになっても、出力端子が電気的にフローティングにならない。したがって、動作の安定性が高まる。本信号処理回路は、上記第3入力端子が第2電源入力端子がアクティブのときの電位に対応する電源に接続されている構成とすることもできる。本信号処理回路は、第1信号生成部に、一方の導通電極が第3入力端子に接続され、かつ他方の導通電極と制御端子とがブートストラップ容量を介して接続されるとともに、上記他方の導通電極が出力端子に接続される第1トランジスタを含み、第2信号生成部に、制御端子が第2ノードに接続され、かつ一方の導通電極が第1トランジスタに接続されるとともに、他方の導通電極が第1電源に接続される第2トランジスタを含む構成とすることもできる。本信号処理回路は、第1ノードとブートストラップ容量とが、第3トランジスタを介して接続されている構成とすることもできる。本信号処理回路は、制御端子が第1ノードに接続される第4トランジスタと、制御端子が第2ノードに接続される第5トランジスタとを備え、第1ノードが第5トランジスタを介して第2電源に接続されるともに、第2ノードが第4トランジスタを介して第2電源に接続される構成とすることもできる。本信号処理回路は、第1~第5トランジスタは同一導電型である構成とすることもできる。本信号処理回路は、上記第1信号生成部に第1トランジスタを備え、上記ブートストラップ容量は第1トランジスタの寄生容量である構成とすることもできる。本ドライバ回路は、上記信号処理回路とシフトレジスタとを備えることを特徴とする。本ドライバ回路は、初動時に、上記信号処理回路の第1および第2入力端子それぞれに入力される信号を非アクティブとしておく構成とすることもできる。本ドライバ回路は、上記信号処理回路の第1入力端子に、シフトレジスタの全段に供給する信号を入力し、上記信号処理回路の第2入力端子に、シフトレジスタの特定段に供給する信号を入力し、上記信号処理回路の出力端子から得られる信号をシフトレジスタの全段に供給する構成とすることもできる。本ドライバ回路は、上記シフトレジスタは各段にフリップフロップを備え、該フリップフロップは、ブートストラップ容量を含み、第1クロック信号端子に接続される第1出力部と、第1電源に接続される第2出力部と、ブートストラップ容量をチャージする第1入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第2出力部に接続された第2入力部と、第2クロック信号端子に接続され、上記ディスチャージ部および第2出力部を制御するリセット部とを含み、第1初期化信号が上記第1出力部を制御し、第2初期化信号が第1入力部を制御し、第3初期化信号がディスチャージ部および第2出力部を制御するものとして、上記信号処理回路の第1入力端子に第1初期化信号を入力し、上記信号処理回路の第2入力端子にシフトレジスタのシフト開始を規定するスタートパルスを入力することで、上記信号処理回路の出力端子から第3初期化信号を得る構成とすることもできる。本ドライバ回路は、上記第3初期化信号は、第1初期化信号がアクティブとなるのに同期してアクティブとなり、上記スタートパルスがアクティブとなるのに同期して非アクティブとなる構成とすることもできる。本表示装置は、上記信号処理回路を備えることを特徴とする。本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。