磁化方向に応じて抵抗値が変化可能な複数の記憶用MTJ素子が、半導体基板上に配置されたメモリセルアレイ領域と、複数の抵抗用MTJ素子が、前記半導体基板上に第1の方向および前記第1の方向に垂直な第2の方向に沿って配置された抵抗素子領域と、を備え、前記半導体基板の上面に平行な前記抵抗用MTJ素子の第1の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用MTJ素子の第2の断面の面積よりも、大きいことを特徴とする半導体記憶装置。前記複数の抵抗用MTJ素子のうち前記第1の方向で隣接する第1および第2の抵抗用MTJ素子は、電気的に直列に接続されていることを特徴とする請求項1に記載の半導体記憶装置。前記第1および第2の抵抗用MTJ素子は、下部電極、前記下部電極に電気的に接続されたビット線コンタクト配線、または、前記ビット線コンタクト配線に電気的に接続され半導体基板に形成されたアクティブエリア、の何れかを介して、電気的に直列に接続されていることを特徴とする請求項2に記載の半導体記憶装置。前記第2の抵抗用MTJ素子と、前記第2の抵抗用MTJ素子に前記第1または第2の方向で隣接する第3の抵抗用MTJ素子とは、上部電極により電気的に接続されていることを特徴とする請求項2又は3に記載の半導体記憶装置。前記第1の抵抗用MTJ素子と前記第2の抵抗用MTJ素子との間の第1の距離は、複数の記憶用MTJ素子のうち隣接する2つの記憶用MTJ素子間の基準距離よりも、短いことを特徴とする請求項2ないし4のいずれか一項に記載の半導体記憶装置。前記第1の距離は、前記第2のMTJ素子と前記第3の抵抗用MTJ素子との間の第2の距離よりも短いことを特徴とする請求項4に記載の半導体記憶装置。前記複数の抵抗用MTJ素子のうち前記第1の方向で隣接する第1および第2の抵抗用MTJ素子は、電気的に並列に接続されていることを特徴とする請求項1に記載の半導体記憶装置。前記第1の抵抗用MTJ素子と前記第2の抵抗用MTJ素子とは、前記半導体基板に形成されたアクティブエリア、前記アクティブエリア上に形成されたビット線コンタクト配線、または、前記ビット線コンタクト配線に接続された下部電極の何れかを介して、電気的に接続されていることを特徴とする請求項7に記載の半導体記憶装置。前記第1の抵抗用MTJ素子と前記第2の抵抗用MTJ素子とは、上部電極により電気的に接続されていることを特徴とする請求項7又は8に記載の半導体記憶装置。抵抗素子領域において、半導体基板上に第1の方向および前記第1の方向に垂直な第2の方向に沿って配置された複数の抵抗用MTJ素子を形成する半導体記憶装置の製造方法であって、前記半導体基板上に、下部電極となる第1の導電体層、MTJ素子となる第1の強磁性層、バリア層、および第2の強磁性層、導電性を有する金属ハードマスク層の順に成膜し、前記抵抗用MTJ素子を形成する領域上に選択的に形成されたマスク膜をマスクとして、前記金属ハードマスク層を選択的にエッチングし、エッチングされた前記金属ハードマスク層をマスクとして、イオンビームの入射角が前記半導体基板の上面の垂線に対して傾いたIBE法により、前記第2の強磁性層、前記バリア層、前記第1の強磁性層をエッチングして抵抗用MTJ素子を形成し且つ前記第1の導電体層を選択的にエッチングして下部電極を形成し、前記半導体基板上に、エッチングされた前記第1の導電体層、前記第1の強磁性層、前記バリア層、および前記第2の強磁性層を埋め込み且つ少なくとも前記金属ハードマスク層の上部が露出するように、埋め込み絶縁膜を形成し、露出した前記金属ハードマスク層の上部と電気的に接続される上部電極を形成すること、を備え、前記複数の抵抗用MTJ素子のうち前記第1の方向Xに隣接する第1および第2の抵抗用MTJ素子間の第1の距離は、メモリセルアレイ領域に配置された複数の記憶用MTJ素子のうち隣接する2つの抵抗用MTJ素子間の基準距離よりも、短いことを特徴とする半導体記憶装置の製造方法。製造コストの増加を抑えつつ、直列に接続されたMTJ素子を所望の特性の抵抗体として機能させることが可能な半導体記憶装置およびその製造方法を提供する。実施例に従った半導体記憶装置は、磁化方向に応じて抵抗値が変化可能な複数の記憶用MTJ素子が、半導体基板上に配置されたメモリセルアレイ領域を備える。半導体記憶装置は、複数の抵抗用MTJ素子が、前記半導体基板上に第1の方向および前記第1の方向に垂直な第2の方向に沿って配置された抵抗素子領域を備える。前記半導体基板の上面に平行な前記抵抗用MTJ素子の第1の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用MTJ素子の第2の断面の面積よりも、大きい。以下、各実施例について、図面に基づいて説明する。なお、以下の実施例では、半導体記憶装置として、磁化方向に応じて抵抗値が変化するMTJ素子を有するMRAMを例に、説明する。また、以下の実施例では、垂直磁化型のMTJ素子に適用した場合について説明するが、平面磁化型のMTJ素子についても同様に適用可能である。図1は、実施例1に係る半導体記憶装置100の構成を示すブロック図である。また、図2は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に直列に接続されたレイアウトの一例を示す平面図である。また、図3は、図2のA-A線に沿った断面の一例を示す断面図である。また、図4は、図1に示す半導体記憶装置100のメモリセルアレイ領域100aのレイアウトの一例を示す平面図である。なお、各図では、簡単のため、層間絶縁膜、CMOS基板回路、上部配線等の図示を省略している。図1に示すように、半導体記憶装置100は、メモリセルアレイ領域100aと、抵抗素子領域100bと、論理回路領域100cと、を備える。なお、図1において、各領域は、各1つの領域として表されているが、2つ以上に分かれて配置されている場合もある。論理回路領域100cには、例えば、記憶用MTJ素子Mmを含むメモリセルの動作等を制御する制御回路、該メモリセルに接続されたビット線やワード線に接続されたドライバ、センスアンプ等の論理回路が配置されている。また、メモリセルアレイ領域100aは、磁化方向に応じて抵抗値が変化可能な複数の記憶用MTJMagenticTunnelJunction素子Mmが、半導体基板1上に第1の方向Xおよびこの第1の方向Xに垂直な第2の方向Yに沿ってマトリクス状に配置されている図4。なお、これらの複数の記憶用MTJ素子Mmは、第1の方向Xおよび第2の方向Yに沿って千鳥状に配置されていてもよい。また、抵抗素子領域100bは、磁化方向に応じて抵抗値が変化可能な複数の抵抗用MTJ素子MrMr1a、Mr1b、Mr2a~Mr2c、Mr3a、Mr3b、Mr4が、半導体基板1上に第1の方向Xおよび第2の方向Yに沿ってマトリクス状に配置されている図2。なお、図2では、一例として、第1の方向Xに5個の抵抗用MTJ素子Mrが配列され、第2の方向Yに3個の抵抗用MTJ素子Mrが配列されている場合を図示しているが、その他、第1の方向Xおよび第2の方向Yに沿って複数の抵抗用MTJ素子Mrが配置されていてもよい。また、これらの複数の抵抗用MTJ素子Mrは、第1の方向Xおよび第2の方向Yに沿って千鳥状に配置されていてもよい。また、これらの複数の抵抗用MTJ素子Mrは、通常使用される範囲で通電しても磁化反転しないすなわち、抵抗値が変化しないように、印加される電圧の範囲が設定される。また、以下、抵抗素子領域100bの抵抗用MTJ素子を一般的に示す場合は、必要に応じて、抵抗用MTJ素子Mrと表記することがある。ここで、図3に示すように、各抵抗用MTJ素子Mrは、第1の強磁性層4、バリア層5、第2の強磁性層6の少なくとも3層構造を有しており、下部電極3上に形成されている。この各抵抗用MTJ素子Mrは、埋め込み絶縁膜13により埋め込まれている。なお、記憶用MTJ素子Mmの構成も同様である。第1および第2の強磁性層4、6のうち、磁化方向が固定されている方が固定層であり、外部磁場あるいはスピントランスファートルクによって磁化方向が反転する方が自由層である。すなわち、第1および第2強磁性層のうちどちらか一方は固定層で、他方は自由層である。このように、実施形態では、MTJ素子は上記3層構造を有する場合について説明しているが、3層構造に限定されるのではなく、その趣旨を逸脱しない範囲で種々に変形することが可能である。なお、該自由層は、例えば、コバルト、鉄、ニッケル、ホウ素、白金、パラジウム、テルビニウム、タンタル、タングステン、イリジウム、ルテニウム等の金属、あるいはこれらの合金やその積層膜で形成される。また、該バリア層は、例えば、アルミナ、酸化マグネシウム等の金属酸化膜で形成される。また、下部電極3は、例えば、チタン、タンタル、タングステン、銅等あるいはそれらの窒化膜等で形成される。また、図2に示すように、複数の抵抗用MTJ素子Mrのうち第1の方向Xで隣接する2つの第1および第2の抵抗用MTJ素子Mr1a、Mr2aMr1b、Mr2bは、下部電極3を介して、電気的に直列に接続されている。すなわち、第1の抵抗用MTJ素子Mr1aMr1bの第1の強磁性層4と、第2の抵抗用MTJ素子Mr2aMr2bの第1の強磁性層4とが、下部電極3により電気的に接続されている。さらに、第2の抵抗用MTJ素子Mr2aと、この第2の抵抗用MTJ素子Mr2aに第1の方向Xで隣接する第1の抵抗用MTJ素子Mr1bとは、上部電極8により電気的に接続されている。すなわち、第2の抵抗用MTJ素子Mr2aの第2の強磁性層6と、第1の抵抗用MTJ素子Mr1bの第2の磁性層6が、上部電極8により電気的に接続されている。また、第2の抵抗用MTJ素子Mr2bと、この第2の抵抗用MTJ素子Mr2aに第2の方向Yで隣接する第3の抵抗用MTJ素子Mr3bとは、上部電極8により電気的に接続されている。すなわち、第2の抵抗用MTJ素子Mr2bの第2の強磁性層6と、第3の抵抗用MTJ素子Mr3bの第2の強磁性層6とが、上部電極8により電気的に接続されている。また、図2、図4に示すように、複数の抵抗用MTJ素子Mrの第1の断面および複数の記憶用MTJ素子Mmの第2の断面は、略矩形の形状を有する。特に、該第1の断面は、略長方形であり、該第2の断面は、略正方形である。そして、該第1の断面の第1の方向Xの辺の長さdxは、該第2の断面の第1の方向Xの辺の長さdu例えば、最小加工寸法Fに相当よりも、長い。例えば、辺の長さdxは、辺の長さduの2倍である。すなわち、半導体基板1の上面に平行な抵抗用MTJ素子Mrの該第1の断面の面積dx×dyは、半導体基板1の上面に平行な記憶用MTJ素子Mmの該第2の断面の面積dx×dyよりも、大きい。これにより、後述のように、抵抗用MTJ素子Mrの熱擾乱耐性を高めて、抵抗用MTJ素子Mrを磁化反転させないようにすることができる。また、図2、図4に示すように、例えば、第1の抵抗用MTJ素子Mr1aMr1bと第2の抵抗用MTJ素子Mr2aMr2bとの間の第1の距離d1は、複数の記憶用MTJ素子Mmのうち隣接する2つの記憶用MTJ素子Mm間の基準距離daよりも、短い。この第1の距離d1は、例えば、半導体記憶装置100の製造プロセスの最小加工寸法Fと同程度であり、基準距離daの2分の1程度である。また、第1の距離d1は、上部電極8により電気的に直列に接続される第2のMTJ素子Mr2aと第1の抵抗用MTJ素子Mr1bとの間の第2の距離d2よりも、短い。第1の距離d1は、例えば、第2の距離d2の2分の1程度である。また、第1の距離d1は、電気的に接続されない第2の方向Yに隣接する抵抗用MTJ素子Mr2a、Mr3a間の第3の距離d3よりも、短い。第1の距離d1は、例えば、第3の距離d3の3分の2程度である。以上のレイアウトにより、後述のIBEIonBeamEtchingを用いたエッチング時に、第1の方向Xに隣接する第1、第2の抵抗用MTJ素子Mr1a、Mr2aMr1b、Mr2b間に下部電極3が残存するように、選択的にエッチングすることができる。ここで、以上のような構成を有する抵抗用MTJ素子Mrの物理的特性について説明する。一般的に、回路素子のスペックは、例えば、シート抵抗ρs>100Ω/□、抵抗素子の温度特性<0.1/K、プロセスバラツキ3σ<10等で抵抗素子の全ての揺らぎは<20であることが望ましい。既述のように、本実施例において、抵抗用MTJ素子Mrは、記憶用MTJ素子Mmと比較して、面積を大きくする。抵抗用MTJ素子Mrと記憶用MTJ素子Mmとは、MTJ膜の構成は同一であるので、面積に反比例して抵抗値は低減する。そして、MTJ素子を抵抗素子として機能させる場合、その抵抗値が0/1反転することは望ましくない。そこで、抵抗用MTJ素子Mrの該第1の断面の面積を、例えば、記憶用MTJ素子Mmの2倍以上にすることにより、熱擾乱耐性を高めて、磁化反転させないようにすることができる。ここで、図5は、実施例1に係る半導体記憶装置100の抵抗用MTJ素子Mrの電流電圧特性の一例を示す図である。また、図6は、実施例1に係る半導体記憶装置100の抵抗用MTJ素子Mrの温度特性の一例を示す図である。なお、図5、図6における抵抗用MTJ素子Mrは、その断面積サイズは80nm×120nmであり、その抵抗値は6.2kΩである。また、図5、図6において、抵抗用MTJ素子Mrは0状態自由層と固定層の磁化方向が平行の状態である。図5に示すように、抵抗用MTJ素子は、従来の抵抗素子より良好な線形性を持っている。抵抗用MTJ素子Mrは、0状態、すなわち自由層と固定層の磁化方向が平行である方が、1状態、すなわち磁化方向が反平行状態と比較し、電流の線形性がよい。このため、抵抗用MTJ素子は、0状態で使うことが望ましい。また、図6に示すように、抵抗用MTJ素子Mrは、良好な温度特性0.9895Ω/Kを持ち、温度昇降に対して抵抗値の変動が少ない。この温度特性は、0.01/Kに相当し、従来の抵抗素子の10分の1程度であり、非常に良好である。なお、図示していないが、抵抗用MTJ素子Mrの1状態の温度特性は、0状態の温度特性と比較し10倍程度、抵抗の温度変化がある。このため、抵抗用MTJ素子Mrは、0状態、すなわち自由層と固定層の磁化方向が平行の状態で抵抗素子として機能させるのがより好ましい。次に、以上のような構成を有する半導体記憶装置100の製造方法の一例について説明する。図7ないし図10は、実施例1の半導体記憶装置100の抵抗素子領域100bにおける製造方法の各工程の一例を示す断面図である。先ず、一般的な半導体メモリプロセスと同様に、半導体基板1上に、ソース/ドレイン領域、ゲート領域、ビット線コンタクト配線等図示せずを形成するとともに、層間絶縁膜2を成膜する図7。次に、図7に示すように、半導体基板1上に、層間絶縁膜2を介して、下部電極3となる第1の導電体層3a、MTJ素子となる第1の強磁性層4、バリア層5、および第2の強磁性層6、そして、例えば、導電性を有するTiNやTa等からなる金属ハードマスク層7、SiO2等の絶縁膜からなるハードマスク層9の順に、成膜する。さらに、ハードマスク層9上にレジスト膜11を成膜し、リソグラフィー工程により、抵抗用MTJ素子Mrを形成する領域上にパターンニングする図7。そして、パターニングされたレジスト膜11をマスクとして、ハードマスク層9、金属ハードマスク層7を選択的にエッチングすることにより、MTJ膜を加工するためのマスク膜を形成する。そして、抵抗用MTJ素子Mrを形成する領域上に選択的に形成された該マスク膜をマスクとして、例えば、RIEReactiveIonEtching法等により、金属ハードマスク層を選択的にエッチングする。次に、図8に示すように、エッチングされた金属ハードマスク層7をマスクとして、例えば、イオンビームeの入射角が半導体基板1の上面の垂線に対して傾いたIBEIonBeamEtching法により、MTJ膜第2の強磁性層6、バリア層5、第1の強磁性層4をエッチングして抵抗用MTJ素子Mrを形成し且つ第1の導電体層3aを選択的にエッチングして下部電極3を形成する。ここで、既述のように、複数の抵抗用MTJ素子Mrのうち第1の方向Xに隣接する第1および第2の抵抗用MTJ素子Mr1aMr1b、Mr2aMr2b間の第1の距離d1は、メモリセルアレイ領域100aにマトリクス状に配置された複数の記憶用MTJ素子Mmのうち隣接する2つの抵抗用MTJ素子Mm間の基準距離daよりも、短い。したがって、このIBE法によるエッチングにおいて、金属ハードマスク層7間の距離が短い第1および第2の抵抗用MTJ素子Mr1aMr1b、Mr2aMr2b間で、隣接する抵抗用MTJ素子Mr1aMr1b、Mr2aMr2bによりイオンビームeが遮蔽される。これにより、第1の導電体層3aのエッチングが途中でストップする。一方、既述のように、例えば、第2の抵抗用MTJ素子Mr2aとこの第2の抵抗用MTJ素子Mr2aに第1の方向Xで隣接する抵抗用MTJ素子Mr1bとの間の第2の距離d2は、基準距離daと同程度であり、第1の距離d1よりも長い。したがって、第2の距離d2の間隔で隣接する抵抗用MTJ素子Mr2a、Mr1b間において、第1の導電体層3aは、層間絶縁膜2が露出するまでエッチングされる。すなわち、狭スペースとなる第1および第2の抵抗用MTJ素子Mr1aMr1b、Mr2aMr2b間において、第1の導電体層3aは、完全にエッチングされずに第1の導電体層3aが残存し、一方、その他の領域では、第1の導電体層3aは、層間絶縁膜2が露出するまでエッチングされる。このように、第1および第2の抵抗用素子Mr1aMr1b、Mr2aMr2b間では第1の導電体層3aが残存するように、IBE法により第1の導電体層3aを選択的にエッチングする。なお、メモリセルアレイ領域100aでは、既述のように、隣接する2つの抵抗用MTJ素子Mm間の基準距離daを有しているので、隣接する記憶用MTJ素子Mm間において、第1の導電体層は層間絶縁膜2が露出するまでエッチングされる。これにより、下部電極3の形成において、露光を追加することなく、隣接する第1および第2の抵抗用MTJ素子Mr1a、Mr2a間で下部電極2を繋げることが可能となる。なお、これらの抵抗素子領域100bにおける工程は、メモリセルアレイ領域100aのメモリセルの形成と同時に実施することにより、製造コストの増加を抑制することができる。次に、加工された抵抗用MTJ素子Mrを、例えば、SiN、AlOx等からなる保護膜12で被覆し、その後、例えば、SiO2等からなる埋め込み絶縁膜13で埋め込む。その後、例えば、CMP法により金属ハードマスク層7上にあるSiN等の保護膜12をストッパとして、埋め込み絶縁膜13の上部が平坦化される。次に、図9に示すように、例えば、IBE法又はRIE法により、エッチバックすることで、金属ハードマスク層7の上部を露出させる。すなわち、上記工程により、半導体基板1上に、エッチングされた、第1の導電体層3a下部電極3、第1の強磁性層4、バリア層5、および第2の強磁性層6を埋め込み且つ少なくとも金属ハードマスク層7の上部が露出するように、埋め込み絶縁膜13を形成する。次に、図10に示すように、例えば、TiN、Ta、W等を成膜し、その後、リソグラフィー工程によってアイランド状にパターン形成する。これにより、露出した金属ハードマスク層7の上部と電気的に接続される上部電極8を形成する。これにより、例えば、既述の図2に示すように、第1の方向Xで隣接する第2の抵抗用MTJ素子Mr2aと第1の抵抗用MTJ素子Mr1bが上部電極8により電気的に接続され、第2の方向Yで隣接する第2の抵抗用MTJ素子Mr2bと第3の抵抗用MTJ素子Mr3bも上部電極8により電気的に接続される。以上の工程により、抵抗素子領域100bに、複数の抵抗用MTJ素子Mrが電気的に直列に接続して構成される任意の高い抵抗値を有する抵抗素子を、形成することができる。さらに、既述のように抵抗用MTJ素子Mrを電気的に直列に接続する構成により、各抵抗素子の持つ抵抗値は平均化される。すなわち、複数の抵抗用MTJ素子により構成される抵抗素子間の抵抗値のバラツキを抑制することも可能となる。その後、シリコン酸化膜等の層間絶縁膜14を堆積し、配線工程等が実施され、半導体記憶装置100の製造工程が完了する。既述のように、半導体記憶装置100の上記製造方法により、抵抗素子領域において、製造コストの増加を抑制しつつ、直列に電気的に接続された抵抗用MTJ素子を形成することができる。以上のように、本実施例1に係る半導体記憶装置およびその製造方法によれば、製造コストの増加を抑えつつ、直列に接続されたMTJ素子を所望の特性の抵抗体として機能させることができる。既述の実施例1では、隣接する抵抗用MTJ素子が下部電極により電気的に直列に接続された構成の一例について、説明した。しかし、隣接する抵抗用MTJ素子が電気的に直列に接続されれば、抵抗素子を形成することはできる。そこで、本実施例2においては、隣接する抵抗用MTJ素子がビット線コンタクト配線により電気的に直列に接続された構成の一例について、説明する。図11は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に直列に接続されたレイアウトの他の例を示す平面図である。また、図12は、図11のA-A線に沿った断面の一例を示す断面図である。なお、図11、12において、図2、図3の符号と同じ符号は、実施例1と同様の構成を示す。図11、図12に示すように、例えば、第1および第2の抵抗用MTJ素子Mr1a、Mr2aMr1b、Mr2bは、下部電極3に電気的に接続されたビット線コンタクト配線CBを介して、電気的に直列に接続されている。なお、隣接するビット線コンタクト配線CB間は、層間絶縁膜2により絶縁されている。また、ここでは、ビット線コンタクト配線CBは、半導体基板1に形成されたアクティブエリアAAに電気的に接続されている。また、半導体基板1において、隣接するアクティブエリアAA間は、STIShallowTrenchIsolation等が形成されており、絶縁されている。すなわち、第1の抵抗用MTJ素子Mr1aMr1bの第1の強磁性層4と、第2の抵抗用MTJ素子Mr2aMr2bの第1の強磁性層4とが、ビット線コンタクト配線CBにより電気的に接続されている。ここで、既述の実施例1では、MTJ素子の加工の条件に制約があった。しかし、図11、図12に示すようにMTJの加工において、隣接スペース幅に依らず下部電極3を完全にエッチングする。これにより、既述のように、本実施例2では、第1の抵抗用MTJ素子Mr1aMr1bと第2の抵抗用MTJ素子Mr2aMr2bとが、下部電極3に代えて、ビット線コンタクト配線CBにより導通することが可能となる。なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線CBの抵抗値が高い場合は、この抵抗値も考慮する必要がある。なお、半導体記憶装置100のその他の構成は、実施例1と同様である。以上のように、本実施例2に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたMTJ素子を所望の特性の抵抗体として機能させることができる。本実施例3においては、隣接する抵抗用MTJ素子がアクティブエリアにより電気的に直列に接続された構成の一例について、説明する。図13は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に直列に接続されたレイアウトのさらに他の例を示す平面図である。また、図14は、図13のA-A線に沿った断面の一例を示す断面図である。なお、図13、14において、図2、図3、図11、図12の符号と同じ符号は、実施例1、2と同様の構成を示す。図13、図14に示すように、例えば、第1および第2の抵抗用MTJ素子Mr1a、Mr2aMr1b、Mr2bは、半導体基板1に形成されたアクティブエリアAAを介して、電気的に直列に接続されている。抵抗用MTJ素子MrとアクティブエリアAAとの間は、下部電極3とビット線コンタクト配線CBを介して、電気的に接続されている。なお、実施例2と同様に、隣接するビット線コンタクト配線CB間は、層間絶縁膜2により絶縁されている。また、ここでは、ビット線コンタクト配線CBは、半導体基板1に形成されたアクティブエリアAAに電気的に接続されている。また、半導体基板1において、隣接するアクティブエリアAA間は、STI等が形成されており、絶縁されている。すなわち、第1の抵抗用MTJ素子Mr1aMr1bの第1の強磁性層4と、第2の抵抗用MTJ素子Mr2aMr2bの第1の強磁性層4とが、ビット線コンタクト配線CBにより電気的に接続されている。ここで、既述の実施例1では、MTJ素子の加工の条件に制約があった。しかし、図11、図12に示すようにMTJの加工において、隣接スペース幅に依らず下部電極3を完全にエッチングする。これにより、既述のように、本実施例2では、第1の抵抗用MTJ素子Mr1aMr1bと第2の抵抗用MTJ素子Mr2aMr2bとが、下部電極3に代えて、アクティブエリアAAにより導通することが可能となる。なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線CBおよびアクティブエリアAAの抵抗値が高い場合は、これらの抵抗値も考慮する必要がある。なお、半導体記憶装置100のその他の構成は、実施例1、2と同様である。以上のように、本実施例3に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたMTJ素子を所望の特性の抵抗体として機能させることができる。既述の実施例1ないし3では、隣接する抵抗用MTJ素子が電気的に直列に接続された構成の一例について、説明した。すなわち、回路抵抗が記憶用MTJ素子と同程度か高い任意の抵抗値を提供するものである。しかし、記憶用MTJ素子と同程度か低い抵抗体を供給する必要性も回路設計上存在する。そこで、本実施例4においては、隣接する抵抗用MTJ素子が電気的に並列に接続された構成の一例について、説明する。図15は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。また、図16は、図15のB-B線に沿った断面の一例を示す断面図である。なお、図15、16において、図2、図3の符号と同じ符号は、実施例1と同様の構成を示す。なお、図15、図16において、簡単のため、層間絶縁膜、半導体基板等は、省略されている。図15、図16に示すように、例えば、複数の抵抗用MTJ素子のうち前記第1の方向Xで隣接する第1および第2の抵抗用MTJ素子Mr1a、Mr2aは、下部電極3に電気的に接続されたビット線コンタクト配線CBを介して、電気的に接続され、さらに、上部電極8により電気的に接続されている。ここでは、第1の抵抗用MTJ素子Mr1aの第1の強磁性層4と、第2の抵抗用MTJ素子Mr2aの第1の強磁性層4とが、ビット線コンタクト配線CBにより電気的に接続され、第1の抵抗用MTJ素子Mr1aの第2の強磁性層6と、第2の抵抗用MTJ素子Mr2aの第2の強磁性層6とが、上部電極8により電気的に接続されている。すなわち、第1および第2の抵抗用MTJ素子Mr1a、Mr2aは、上部電極8と、ビット線コンタクト配線CBとの間に、電気的に並列に接続されている。なお、隣接するビット線コンタクト配線CB間は、層間絶縁膜2により絶縁されている。なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線CBの抵抗値が高い場合は、この抵抗値も考慮する必要がある。ここで、図17ないし図19は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。図17、図18に示すように、図15の例と比較して、さらに多くの抵抗用MTJ素子Mrを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。また、図19に示すように、上部電極9は必要に応じて分割し、それより上層の配線で並列に接続してもよい。複数の抵抗用MTJ素子Mrを用いることによりプロセスバラツキ、例えば、サイズバラツキによる抵抗バラツキ等を抑制することが可能となる。以上のように、複数の抵抗用MTJ素子Mrを、上部電極8とビット線コンタクト配線CBとの間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。なお、半導体記憶装置100のその他の構成は、実施例1と同様である。以上のように、本実施例4に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたMTJ素子を所望の特性の抵抗体として機能させることができる。本実施例5においては、隣接する抵抗用MTJ素子が電気的に並列に接続された構成の他の例について、説明する。図20は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。また、図21は、図20のB-B線に沿った断面の一例を示す断面図である。なお、図20、21において、図2、図3の符号と同じ符号は、実施例1と同様の構成を示す。図20、図21に示すように、例えば、複数の抵抗用MTJ素子のうち前記第1の方向Xで隣接する第1および第2の抵抗用MTJ素子Mr1a、Mr2aは、下部電極3に電気的に接続されたアクティブエリアAAを介して、電気的に接続され、さらに、上部電極8により電気的に接続されている。ここでは、第1の抵抗用MTJ素子Mr1aの第1の強磁性層4と、第2の抵抗用MTJ素子Mr2aの第1の強磁性層4とが、アクティブエリアAAにより電気的に接続され、第1の抵抗用MTJ素子Mr1aの第2の強磁性層6と、第2の抵抗用MTJ素子Mr2aの第2の強磁性層6とが、上部電極8により電気的に接続されている。すなわち、第1および第2の抵抗用MTJ素子Mr1a、Mr2aは、上部電極8と、アクティブエリアAAとの間に、電気的に並列に接続されている。なお、隣接するビット線コンタクト配線CB間は、層間絶縁膜2により絶縁されている。また、ここでは、ビット線コンタクト配線CBは、半導体基板1に形成されたアクティブエリアAAに電気的に接続されている。また、半導体基板1において、隣接するアクティブエリアAA間は、STI等が形成されており、絶縁されている。なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線CBおよびアクティブエリアAAの抵抗値が高い場合は、この抵抗値も考慮する必要がある。ここで、図22および図23は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。図22、図23に示すように、図20の例と比較して、さらに多くの抵抗用MTJ素子Mrを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。以上のように、複数の抵抗用MTJ素子Mrを、上部電極8とアクティブエリアAAとの間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。以上のように、本実施例5に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたMTJ素子を所望の特性の抵抗体として機能させることができる。本実施例6においては、抵抗用MTJ素子の抵抗値を低減するための構成の一例について、説明する。図24は、図1に示す半導体記憶装置100の抵抗素子領域100bのレイアウトの一例を示す平面図である。また、図25は、図24のB-B線に沿った断面の一例を示す断面図である。なお、図24、25において、図2、図3の符号と同じ符号は、実施例1と同様の構成を示す。なお、図24、図25において、簡単のため、配線、コンタクト、層間絶縁膜、半導体基板等は、省略されている。図24、図25に示すように、抵抗用MTJ素子Mrの第1の断面の第1の方向Xの辺の長さdxは、該第2の断面の第1の方向Xの辺の長さdu例えば、最小加工寸法Fに相当よりも、より長く設定する。さらに、該第1の断面の第2の方向Yの辺の長さdyを、該第2の断面の第2の方向Yの辺の長さdu例えば、最小加工寸法Fに相当よりも、より長く設定するようにしてもよい。これにより、該抵抗素子の抵抗値を低く設計することができる。なお、半導体記憶装置100のその他の構成は、実施例1と同様である。以上のように、本実施例6に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたMTJ素子を所望の特性の抵抗体として機能させることができる。本実施例7においては、隣接する抵抗用MTJ素子が電気的に並列に接続された構成のさらに他の例について、説明する。図26は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に並列に接続されたレイアウトのさらに他の例を示す平面図である。また、図27は、図26のB-B線に沿った断面の一例を示す断面図である。なお、図26、27において、図2、図3の符号と同じ符号は、実施例1と同様の構成を示す。なお、図26、図27において、簡単のため、層間絶縁膜、半導体基板等は、省略されている。図26、図27に示すように、例えば、複数の抵抗用MTJ素子のうち前記第1の方向Xで隣接する第1および第2の抵抗用MTJ素子Mr1a、Mr2aは、下部電極3を介して電気的に接続され、さらに、上部電極8により電気的に接続されている。ここでは、第1の抵抗用MTJ素子Mr1aの第1の強磁性層4と、第2の抵抗用MTJ素子Mr2aの第1の強磁性層4とが、下部電極3により電気的に接続され、第1の抵抗用MTJ素子Mr1aの第2の強磁性層6と、第2の抵抗用MTJ素子Mr2aの第2の強磁性層6とが、上部電極8により電気的に接続されている。すなわち、第1および第2の抵抗用MTJ素子Mr1a、Mr2aは、上部電極8と、下部電極3との間に、電気的に並列に接続されている。なお、実施例1と同様に、IBE法により下部電極3が完全にエッチングされないように、例えば、隣接する抵抗用MTJ素子Mr間の第1および第2の方向X、Yの距離dは、該第2の断面の第1の方向Xの辺の長さdu例えば、最小加工寸法Fに相当よりも、より短く設定する。これにより、各抵抗用MTJ素子Mrが下部電極3に共通に電気的に接続されることになる。ここで、図28は、図1に示す半導体記憶装置100の抵抗素子領域100bの抵抗用MTJ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。図28に示すように、図26の例と比較して、さらに多くの抵抗用MTJ素子Mrを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。以上のように、複数の抵抗用MTJ素子Mrを、上部電極8と下部電極3との間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。なお、半導体記憶装置100のその他の構成は、実施例1と同様である。以上のように、本実施例7に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたMTJ素子を所望の特性の抵抗体として機能させることができる。また、以上の各実施例で説明したように、抵抗用MTJ素子Mrは、回路設計上、変則的なパターンや任意の抵抗値に設計できる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。