半導体ボディの表面上に設けられる第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられる第1ゲートと、前記第1ゲートと交差するように前記半導体ボディの裏面上に設けられる第2ゲートと、前記第1ゲートを挟むように前記半導体ボディ中に隔離して設けられるソースドレインとを備え、前記第1、第2ゲートの間に発生する反転層および空乏層により、前記第1ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第1ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第1メモリセルを具備する半導体記憶装置。前記第1ゲート絶縁膜中に捕獲される電子の有無による前記第1メモリセルの前記第1ゲートの閾値電圧の変化により、前記第1メモリセルの書き込み状態を判断してデータを読み出すことにより、前記第1メモリセルを選択する請求項1に記載の半導体記憶装置。前記半導体ボディの裏面上と前記第2ゲートとの間に設けられる第2ゲート絶縁膜を更に備え、前記第1、第2ゲートの間に発生する反転層および空乏層により、前記第2ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第2ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第2メモリセルを更に具備する請求項1または2に記載の半導体記憶装置。前記第1、第2メモリセルを囲むように、前記半導体ボディ中に配置される第1導電型の第1半導体層を更に備え、前記第1半導体層に所定の電位を与えることで、前記第1半導体層に囲まれる部分を電気的に独立化させる請求項1乃至3のいずれか1項に記載の半導体記憶装置。前記半導体ボディは、第1導電型のシリコンを含み、前記第1、第2ゲート絶縁膜は、シリコン酸化膜またはシリコン窒化膜を含み、前記第1、第2ゲートは、第2導電型のシリコンまたはポリシリコンを含む請求項1乃至4のいずれかに記載の半導体記憶装置。微細化および大容量化に対して有利な半導体記憶装置を提供する。実施形態によれば、一態様に係る半導体記憶装置は、半導体ボディの表面上に設けられる第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられる第1ゲートと、前記第1ゲートと交差するように前記半導体ボディの裏面上に設けられる第2ゲートと、前記第1ゲートを挟むように前記半導体ボディ中に隔離して設けられるソースドレインとを備え、前記第1、第2ゲートの間に発生する反転層および空乏層により、前記第1ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第1ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第1メモリセルを具備する。<作用効果>上記半導体記憶装置によれば、少なくとも下記1乃至3に示す効果が得られる。1微細化および大容量化に対して有利である。上記のように、本例に係る半導体記憶装置は、半導体ボディN-Si10上に設けられるシリコン酸化膜SiO211と、シリコン酸化膜11上に設けられるゲートとしてのポリシリコン層Poly-Si12と、半導体ボディ10上にゲート12と交差するように配置されるバックゲートとしてのP半導体層14と、ゲート12を挟むように半導体ボディ10中に隔離して設けられるソースドレインとを有するメモリセルMC0を備える。上記構成によれば、ゲート12とバックゲート14との間に発生する反転層13および空乏層17を制御することで、シリコン酸化膜SiO211中に電子を注入/引き抜きを行い、自在に回路配線をゲート電圧で組み替えることで、半導体ボディ10の表面全体をメモリセルとして自在にアドレッシングできる。このことは、例えば、上記図3C、図3Dに示した、反転層13の発生や空乏層17の広がりの様子から明らかである。そのため、格段に小さい半導体面積で、より多くのメモリセルを形成することができ、微細化および大容量化に対して有利である。例えば、メモリセル面積としては1F2Fは最少加工寸法程度さらに、上記ミラービットMLCまで考慮すると、例えば、0.5F2程度まで微細化することが可能である。さらに、図4Aに示したように、NAND型フラッシュメモリでは、ビット線BL、ソース線SLと接続するために、メモリセル列19ごとに、2つのコンタクト配線C1、C2が必要となる。そのため、コンタクト配線数が増大するという傾向がある。より具体的には、2048BitのブロックBLOCKの場合、2048×2=4096個のコンタクト配線C1、C2が少なくとも必要となる。これに対して、本例に係る半導体記憶装置では、図4B、図4Cに示したように、同様の単位で、ビット線BLとソース線SLとのコンタクト配線C1、C2を全て共通化することができる。より具体的には、同様の2048BitのブロックBLOCKの場合、2個のコンタクト配線C1、C2で良い。そのため、コンタクト配線C1、C2およびこれに接続される配線も共通化でき、微細化および大容量化に対して有利である。加えて、NAND型フラッシュメモリのようなフローティングゲートFGも必要なく、共通の電荷蓄積層としてのシリコン酸化膜SiO211があれば良い点でも、微細化および大容量化に対して有利と言える。2製造コストの低減に対して有利である。上記のように、本例に係る半導体記憶装置は、例えば、コンタクト配線C1、C2およびこれに接続される配線も共通化できるため、容易に製造できる。そのため、さらなる微細化および大容量化に伴う製造装置の価格の高額を防止でき、大容量化に伴ってビット単価を下げることが可能である。3実施化の適用範囲が広い。上記のように、本例に係る半導体記憶装置は、例えば、図3F-1、図3F-2に示した3D構造や、図3I-1、図3I-2に示したマルチビットMLC等への適用が容易に可能である。そのため、実施化の適用範囲が広い点で、有利である。[第2実施形態両面選択の一例]次に、第2の実施形態に係る半導体記憶装置について説明する。この実施形態は、両面選択の例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<構成例>図5Aは、第2の実施形態に係る半導体記憶装置の構成例を示す。図示するように、本例に係る半導体記憶装置は、シリコン酸化膜SiO211の代わりに、N型半導体ボディ11の裏面上および表面上に2つのメモリ機能を持つシリコン窒化膜SiN21-1、21-2を備える。さらに、メモリセルアレイのX方向、Y方向の端部の半導体ボディ10中に、N半導体層22電位:SSx、SSy、DDx、DDyを更に備える点で、上記第1の実施形態と相違する。図示する電圧関係を与えると、図中の破線で示す空乏層17y1を同様に発生させることができ、ゲート膜121-1に対して、同様の選択動作を行うことができる。この図の左右を90°回転させ、上下を反対とすると、ゲート膜221-2に対しても、ゲート膜121-1と同様なメモリ機能を持たせることができる。そのため、その詳細な説明は省略する。また、図中のSGSx、SGDxに負電位を与え、N半導体層22に所望の電位SSx、SSy、DDx、DDyを与えることで、図5Bに示すように、これらに囲まれる部分は電気的に切り取る独立化ことができる。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、本例に係る半導体記憶装置は、図5Aに示すように、N型半導体ボディ11の裏面上および表面上に2つのメモリ機能を持つシリコン窒化膜SiN21-1、21-2を備える。そのため、ゲート膜121-1およびゲート膜221-2に対しても、同様なメモリ機能を持たせることができ、さらに大容量化に対して有利である。例えば、単純には、半導体ボディ10の両表面をメモリとして機能させることにより、容量を第1の実施形態の場合に加えて、2倍にすることができる。加えて、材料面でも、シリコン窒化膜SiNとすることにより、電荷蓄積量を増大でき、メモリ機能を向上することができる。さらに、メモリセルアレイのX方向、Y方向の端部の半導体ボディ10中に、N半導体層22電位:SSx、SSy、DDx、DDyを更に備える。そのため、図5Bに示すように、SGSx、SGDxに負電位を与え、N半導体層22に所望の電位SSx、SSy、DDx、DDyを与えることで、これらに囲まれる部分は電気的に切り取る独立化することができる。このようにすることで、電気的な安定性を向上することができる。[第3実施形態BG電極を更に有する一例]次に、第2の実施形態に係る半導体記憶装置について説明する。この実施形態は、BG電極を更に有する例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。<構成例>図5Cは、第3の実施形態に係る半導体記憶装置の構成例を示す。図示するように、本例に係る半導体記憶装置は、さらに、半導体ボディ10中に、BG電位1~BG電極6となるP半導体層を更に備える点で、上記第2の実施形態と相違する。また、図中のSGSx、SGDxに負電位を与え、N半導体層22に所望の電位SSx、SSy、DDx、DDyを与えることで、図5Dに示すように、上記と同様に、これらに囲まれる部分は電気的に切り取る独立化することができる。その他の構成、動作等に関しては、上記実施形態と実質的に同様である。<作用効果>上記のように、第3の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、第3の実施形態に係る半導体記憶装置によれば、図5Cに示すように、半導体ボディ10中に、BG電位1~BG電極6となるP半導体層を更に備える。そのため、BG電極1~3により、SGSy、Wy0~3、SGDyの電極に負電位を印加したときに発生する反転層13のPch部分を接続し、反転層13の電位を制御することができる。BG電極4~6により、SGSx、Wx0~2、SGDxの電極に負電位を印加したときに発生する反転層13のPch部分を接続し、反転層13の電位を制御することができる。なお、これらBG電極1~6は、独立的にバラバラに配置される構成でもよいし、1つの接続される構成でもよい。また、図中のN、P半導体層のソース、ドレインや、バックゲート電極の形状は、説明のための一例であり、実際に実施化され得る場合の構成とは必ずしも一致するわけではない。[第4実施形態]次に、第4の実施形態に係る半導体記憶装置について説明する。この実施形態は、メモリ選択の例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。<構成例>図5E-1は、第4の実施形態に係る半導体記憶装置のメモリセル部の構成例を示す。図示するように、薄い半導体ボディ10の内部に必要に応じて必要部分だけ、回路を形成することができる。そのため、半導体ボディ10の内部での配線の隣接における影響が少なく、半導体ボディ10外側であるゲートWx、Wyを絶縁膜21-1、21-2の機能を損なわない程度の薄さで近接して配置することができる。すなわち、半導体ボディ10の上下で互いに交差して配置されるゲートWx、Wyをより近接して配置することが可能となる。例えば、メモリセル面積としては、上側で1F2、下側で1F2Fは最少加工寸法程度となり、その結果としてメモリセルアレイ全体としては、0.5F2程度まで微細化することが可能であるさらに、上記ミラービットMLCまで考慮すると、例えば、0.25F2程度とできる。図5E-2は、半導体ボディ10の内部の空乏層17等の様子をより明確化するように、拡大してしめす図である。図示するように、エレクトロンが空乏層17により形成される反転層13を介して、ソースドレイン間を導通する様子が明らかである。図5E-3、図5E-4は、空乏層17および反転層13の発生を明確化して示すものである。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第4の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。必要に応じて、本例を適用することが可能である。[第5実施形態全体構成例の一例]次に、図6を用いて、第5の実施形態に係る半導体記憶装置について説明する。この実施形態は、半導体記憶装置の全体構成例に関するものである。この説明において、上記の実施形態と重複する部分の詳細な説明を省略する。本例に係る半導体記憶装置は、メモリセルアレイ51、ビット線制御回路52、カラムデコーダ53、データ入出力バッファ54、データ入出力端子55、ワード線駆動回路56、制御信号入力端子58、電源発生回路59、制御回路57を備える。メモリセルアレイ51は、複数のブロックBLOCK1~BLOCKnにより構成される。複数のブロックBLOCK1~BLOCKnのそれぞれは、上記半導体ボディ10両表面上に交差するように配置される2本のゲート線12、14の交差位置に配置される複数のメモリセルを備える。メモリセルの構成の詳細については、上記において説明した通りである。ビット線制御回路52は、ビット線BLを介してメモリセルアレイ51中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ51中のメモリセルの状態を検出する。また、ビット線制御回路52は、ビット線を介してメモリセルアレイ51中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路52内には、図示しないページバッファ等のデータ記憶回路が設けられ、このデータ記憶回路は、カラムデコーダ53によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ54を介してデータ入出力端子55から外部へ出力される。データ入出力端子55は、例えば、外部のホスト装置等に接続される。データ入出力端子55は、例えば8ビット、または16ビットのバス幅を有している。NAND型フラッシュメモリはトグルモードインターフェースtogglemodeinterfaceなどの高速インターフェース規格をサポートしてもよい。トグルモードインターフェースでは、例えば、データストローブ信号DQSの立ち上がり、立ち下がり両エッジに同期してデータ入出力端子55を介したデータ転送が行われる。ホスト装置は、例えば、マイクロコンピュータ等であって、データ入出力端子55から出力されたデータを受ける。ホスト装置は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンド等、アドレスADD、およびデータDTを出力する。ホスト装置からデータ入出力端子55に入力された書き込みデータDTは、データ入出力バッファ54を介して、カラムデコーダ53によって選択された上記データ記憶回路図示せずに供給される。一方、コマンドCMDおよびアドレスADDは、制御回路57に供給される。ワード線駆動回路56は、制御回路57の制御に従い、メモリセルアレイ51中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。電圧発生回路59は、制御回路57の制御に従い、図示中の接続された上記構成回路の動作に必要な電圧を供給する。例えば、電圧発生回路59は、ホスト装置から供給される外部電圧を昇圧して、読み出し、書き込みあるいは消去時にゲート線12、14に印加される電圧を生成する。制御回路Controller57は、半導体記憶装置の全体の動作を制御するために、接続される各回路に必要な制御信号および制御電圧を与える。制御回路57は、メモリセルアレイ51、ビット線制御回路52、カラムデコーダ53、データ入出力バッファ54、ワード線駆動回路56、電圧発生回路59に接続される。接続された上記構成回路は、制御回路57によって制御される。制御回路57は、制御信号入力端子58に接続され、ホスト装置から制御信号入力端子58を介して入力されるWEライトイネーブル信号、REリードイネーブル信号、ALEアドレスラッチイネーブル信号、CLEコマンドラッチイネーブル信号等の制御信号の組み合わせによって制御される。ここで、機能的に表現すれば、上記ワード線駆動回路56、ビット線制御回路52、カラムデコーダ53、制御回路57は、データ書き込み回路、データ読み出し回路、およびデータ消去回路を構成する。ホスト装置は、半導体記憶装置が書き込み、読み出し、消去などの内部動作を実行中であるか否かを、図示せぬRY/BYレディー/ビジー信号出力端子をモニタすることで検知する。制御回路57は、RY/BY信号出力端子を介して、RY/BY信号を出力する。その他の構成、動作等に関しては、上記の実施形態と実質的に同様である。<作用効果>上記のように、第5の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、必要に応じ、本例のような全体構成例を適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。10...半導体ボディN-Si、11...ゲート絶縁膜、12、14...ゲート電極、13...反転層、17...空乏層。以下、参考例および実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[参考例]まず、参考例について説明する。<1.JFET>図1Aは、接合型電界効果トランジスタJFET:junctionfieldeffecttransistorを示す断面図である。図示するように、この半導体装置は、N型シリコンボディN-Si10の表面中および裏面中に設けられるP型半導体層上のゲートGate、ゲート電極を挟むように半導体ボディ10の両端のN型半導体層上のソースSourceおよびドレインDarinを備える。図1Bは、上記接合型電界効果トランジスタの選択状態ONにおける電圧関係を示している。図示する電圧がソース、ドレイン、およびゲートに与えられると、半導体ボディ10中のP型半導体層の周辺に破線で示す空乏層が広がって電流経路が形成される。そして、このソースドレイン間の電流経路を、電子eが通過することにより、このトランジスタJFETは、選択状態ONとなる。図1Cは、上記接合型電界効果トランジスタの非選択状態OFFにおける電圧関係を示している。上記図1Bで示す電圧関係を継続すると、図示するように、P型半導体層の周辺の破線で示す空乏層が、表面側および裏面側からさらに広がり、半導体ボディ10の中央で結合される。そのため、電子が通過するためのソースドレイン間の電流経路が閉鎖され、トランジスタJFETは、非選択状態OFFとなる。このように、上記のような電圧関係を制御することで、トランジスタJFETの選択状態/非選択状態を選択することができる。<2.プレーナ型JFET>図2Aは、プレーナ型接合型電界効果トランジスタを示す断面図である。図示するように、この半導体装置では、半導体ボディ10の裏面上にP半導体層のバックゲートBackgateが設けられ、バックゲートはソースと電気的に接続される。さらに、ソースおよびドレインは、半導体ボディ10中のN半導体層に設けられる点で、上記JFETと相違する。図2Bは、上記トランジスタの選択状態ONにおける電圧関係を示している。図示する電圧をソースVS、ドレインVD、ゲートVG、およびバックゲートVBにそれぞれ与えられると、半導体ボディ10中のP型半導体層の周辺に破線で示す空乏層が広がって電流経路が形成される。そして、このソースドレイン間の電流経路を、電子eが通過することにより、このトランジスタプレーナ型JFETは、選択状態ONとなる。図2Cは、上記トランジスタの非選択状態OFFにおける電圧関係を示している。上記図2Bで示す電圧関係を継続すると、図示するように、P型半導体層の周辺の破線で示す空乏層が、表面側にさらに広がり、P半導体層と接続される。そのため、電子が通過するためのソースドレイン間の電流経路が閉鎖され、トランジスタプレーナ型JFETは、非選択状態OFFとなる。このように、上記のような電圧関係を制御することで、トランジスタプレーナ型JFETの選択状態/非選択状態を選択することができる。<3.MCJFETMOS>図2Dは、上記プレーナ型接合型電界効果トランジスタJFETのP半導体層を、金属酸化膜半導体MOS:metaloxidesemiconductor構造に変更し、メモリセルMCとして利用する例である。図示するように、この半導体記憶装置MCでは、半導体ボディN-Si10の裏面上にゲートのゲート酸化膜としてのシリコン酸化膜SiO211が設けられ、シリコン酸化膜11上にゲートとしてのポリシリコン層Poly-Si12が設けられる点で、上記JFETと相違する。さらに、この図2Dでは、半導体記憶装置MCの非選択状態OFFにおける電圧関係を示している。図示する電圧をソースVS、ドレインVD、ゲートVG、およびバックゲートVBにそれぞれ与えると、P型半導体層の周辺の破線で示すように空乏層17が半導体ボディ10中に広がり、シリコン酸化膜11と接続される。そのため、電子eが通過するためのソースドレイン間の電流経路が閉鎖され、半導体記憶装置MCは、非選択状態OFFとなる。図2Eは、半導体記憶装置MCの選択状態ONにおける電圧関係を示している。図示するように、上記電圧関係において、ゲートVGであるポリシリコン層12にプラスの電位がさらに与えられると、空乏層と17シリコン酸化膜11との界面に薄い反転層13が形成される。そして、電子eが、空乏層17を迂回するように反転層13を通過することにより、半導体記憶装置MCは、選択状態ONとなる。図2Fは、半導体記憶装置MCのデータ書き込み動作における電圧関係を示している。以下に説明するデータ書き込み、読み出し、消去動作は、上記反転層13が発生する原理を利用する。すなわち、データ書き込み動作では、図示するように反転層13を発生させた状態で、ソースVSに0V、ドレインVDに10V、ゲートVGに10V、およびバックゲートVBに-10V程度の電圧をそれぞれ与える。すると、電子eが空乏層17を迂回するように反転層13を通過することにより、反転層13の膜厚はごく薄いために反転層13に電界が集中され、ホットエレクトロンCHEが発生し、トンネル効果により電子eがシリコン酸化膜11に捕獲トラップされる。これにより、半導体記憶装置MCにデータが書き込まれる。図2Gは、半導体記憶装置MCのデータ読み出し動作における電圧関係を示している。データ読み出し動作では、図示するように反転層13を発生させた状態で、ソースVSに0V、ドレインVDに5V、ゲートVGに5V、およびバックゲートVBに-10V程度の電圧をそれぞれ与える。そして、シリコン酸化膜11に電子がトラップされた状態では、閾値電圧Vthとしてのゲート電圧VGが、例えば5Vよりも大きくなるVG>5Vため、半導体記憶装置MCが書き込み状態であると判定できる。一方、シリコン酸化膜11に電子がトラップされていない状態では、閾値電圧Vthとしてのゲート電圧VGが、例えば5Vよりも小さくなるVG<5Vため、半導体記憶装置MCが非書き込み状態であると判定できる。図2Hは、半導体記憶装置MCのデータ消去動作における電圧関係を示している。データ消去動作では、図示するような状態で、ソースVSに20V、ドレインVDに20V、ゲートVGに0V、およびバックゲートVBに0V程度の電圧をそれぞれ与える。すると、同様にして、高電圧によるトンネル効果により電子eが半導体ボディ10に放出され、シリコン酸化膜11から電子が引き抜かれる。これにより、半導体記憶装置MCのデータが消去される。上記において説明した技術的な知見を踏まえ、以下において、より具体的な実施の形態について説明する。[第1の実施形態]<構成例>まず、第1の実施形態に係る半導体記憶装置の構成例について説明する。図3Aに示すように、第1の実施形態に係る半導体記憶装置は、X方向に沿って配置される1本のバックゲートとしてのP半導体層14と、これと交差するY方向に沿って配置される3本のゲートとしてポリシリコン層12とが交差する位置にそれぞれ形成される3つのメモリセルMCを備えるものである。なお、ここでは、反転層13の発生が分かりやすくするために、3つのゲート12のそれぞれに正電位を印加する例を示している。実際にメモリセルとして使用する際には、3つのバックゲート12のうちのいずれか1つに正電位を印加し、他の2つのバックゲートには零電位あるいは負電位を同時に印加して使用する。詳細については、後述する。図3Bは、上記図3Aで示す半導体記憶装置を等価回路で示した図である。ここでは、ゲートVGを電気的に接続する3つのスイッチSW0~SW2を更に備える。これらのスイッチSW0~SW2は、例えば、メモリセルMCが配置されるメモリセルアレイの周辺回路等に配置される。図示するような電圧関係において、スイッチSW0がオンし、スイッチSW1、SW2がオフとされると、メモリセルMC0のみが選択される。この際、上記のように、シリコン酸化膜11の電子の注入の有無によって、メモリセルMC0の閾値電圧VGが変化する。そのため、選択されたメモリセルMC0の書き込み状態の有無を判断し、データを読み出すことができる。<セル選択動作>次に、第1の実施形態に係る半導体記憶装置のセル選択動作について説明する。図3Cに示す回路は、上記図3Bに示した回路を、さらにY方向に拡張したマトリックス状に配置されるメモリセルアレイを示している。図3Dに示す回路は、セル選択動作をより明確化するために、図3Cに示す回路において、選択メモリセルMC0のみ実線で示し、その他の非選択メモリセルを破線で示す図である。なお、ここでは、MOSFET記号のボディの矢印を便宜上、空乏層17の伸びに合わせて示している。図示するように、メモリセルのそれぞれは、上記と同様に、薄いN型のボディ10上に形成されるP拡散層のバックゲート14と、バックゲート14の下側からMOS構造により形成されるゲート電極12との交差する位置に形成される。ここでは、マトリックス状に配置された12個のメモリセルのうち、任意の1個のメモリセルMC0を選択する例を説明する。図示する電圧関係のように、ソースVSに0V、ドレインVDにV、非選択ゲートVGに0V、選択ゲートVGにVを与え、非選択バックゲートVBに0V、選択バックゲートVBに-Vを与えることで、空乏層17を制御し、反転層13を発生させて、メモリセルMC0を選択アドレッシングすることができる。この際、上記のように、シリコン酸化膜11の電子の注入の有無によって、メモリセルMC0の閾値電圧VGが変化する。そのため、選択されたメモリセルMC0の書き込み状態の有無を判断し、データを読み出すことができる。図3E-1、図3E-2は、上記選択動作をそれぞれ斜視図、および等価回路図で示し、1つのメモリセルが選択されることを示している。図示する電圧関係によれば、N型シリコンボディ10中の空乏層17を制御でき、反転層13を発生させ、所望のメモリセルMC0を選択することができる。<3D構造BiCSlikeの例>図3F-1、図3F-2は、上記半導体記憶装置を90°回転させた3次元構造3D構造で示したものである。換言すれば、NAND型フラッシュメモリを三次元状に積層したBiCSと同様な構造BiCSlikeである。図示するように、上記と同様な電圧関係により、メモリセルMC0を選択することができる。図3G、図3Hは、上記3D構造を、Y方向にさらにアレイ状に拡張したメモリセルアレイを示すものである。図示するように、ここでは、図3F-1、図3F-2で示したメモリセルアレイを、Y方向に3つ備えている。図3Gでは、メモリセルの電流経路がX方向に接続されたメモリセル列19を選択する選択トランジスタS1、S2が配置される。トランジスタS1の電流経路の一端はメモリセル列19の一端に接続され、他端はソース線SLに接続され、バックゲートはSGS電位に接続される。トランジスタS2の電流経路の一端はメモリセル列19の他端に接続され、他端はビット線BL0~BL2に接続され、バックゲートはSGD電位に接続される。<マルチビットミラービットの例>図3I-1、図3I-2は、上記半導体記憶装置のマルチビットミラービットの例を示すものである。図示するように、ソース、ドレイン間の電圧関係を入れ替え、空乏層の広がりが変化することを利用することで、メモリセルをマルチビットとすることができる。例えば、図3I-1に示す場合では、上記と同様に選択セルMC0に電圧を与えると、空乏層17-1は、ドレイン側により広がる。一方、図3I-2に示す場合では、上記図3I-1とソースドレイン間の電圧関係を入れ替えて選択セルMC0に電圧を与えると、空乏層17-2は、反対側のドレイン側により広がる。このように、空乏層17-1、17-2の広がりの不均一を利用することで、選択メモリセルMC0について、多ビットデータを記憶可能なMLCMultiLevelCellとすることができる。<NAND型フラッシュメモリとの比較について>図4Aは、NAND型フラッシュメモリのブロックBLOCKの等価回路を示している。このブロック単位で、データ消去される。また、ワード線WLに接続される複数のメモリで構成されるページPAGE単位で、データの書き込み、読み出しがされる。NAND型フラッシュメモリでは、ビット線BL、ソース線SLと接続するために、メモリセル列19ごとに、2つのコンタクト配線C1、C2が必要となる。図4Bは、NAND型フラッシュメモリと比較するために、上記本例の半導体記憶装置を同様のブロックBLOCK単位で示したものであり、実線の丸印で囲むメモリセルMC0は反転層が形成され、その閾値電圧VTHによりON/OFFとなる。ここで、ワード線Wx、Wyは縦横の2系統示すが、メモリセルのどれか1個を選択するためのものとして便宜上示すもので、上記ゲート14、バックゲート12のいずれかに対応するものである。図4Cは、メモリセルアレイの並びが、図中の横方向でj個、縦方向でk個さらに配置される点で、上記図4Bと相違する。本例に係る半導体記憶装置では、反転層14および空乏層17を制御することで、半導体ボディ10の表面全体を自在にアドレッシングできる。そのため、例えば、ブロック内においてビット線BLとソース線SLとのコンタクト配線C1、C2を共通化することができる。このように、本例によれば、NAND型フラッシュメモリと同様の回路構成を適用することも容易である。<作用効果>上記半導体記憶装置によれば、少なくとも下記1乃至3に示す効果が得られる。1微細化および大容量化に対して有利である。上記のように、本例に係る半導体記憶装置は、半導体ボディN-Si10上に設けられるシリコン酸化膜SiO211と、シリコン酸化膜11上に設けられるゲートとしてのポリシリコン層Poly-Si12と、半導体ボディ10上にゲート12と交差するように配置されるバックゲートとしてのP半導体層14と、ゲート12を挟むように半導体ボディ10中に隔離して設けられるソースドレインとを有するメモリセルMC0を備える。上記構成によれば、ゲート12とバックゲート14との間に発生する反転層13および空乏層17を制御することで、シリコン酸化膜SiO211中に電子を注入/引き抜きを行い、自在に回路配線をゲート電圧で組み替えることで、半導体ボディ10の表面全体をメモリセルとして自在にアドレッシングできる。このことは、例えば、上記図3C、図3Dに示した、反転層13の発生や空乏層17の広がりの様子から明らかである。そのため、格段に小さい半導体面積で、より多くのメモリセルを形成することができ、微細化および大容量化に対して有利である。例えば、メモリセル面積としては1F2Fは最少加工寸法程度さらに、上記ミラービットMLCまで考慮すると、例えば、0.5F2程度まで微細化することが可能である。さらに、図4Aに示したように、NAND型フラッシュメモリでは、ビット線BL、ソース線SLと接続するために、メモリセル列19ごとに、2つのコンタクト配線C1、C2が必要となる。そのため、コンタクト配線数が増大するという傾向がある。より具体的には、2048BitのブロックBLOCKの場合、2048×2=4096個のコンタクト配線C1、C2が少なくとも必要となる。これに対して、本例に係る半導体記憶装置では、図4B、図4Cに示したように、同様の単位で、ビット線BLとソース線SLとのコンタクト配線C1、C2を全て共通化することができる。より具体的には、同様の2048BitのブロックBLOCKの場合、2個のコンタクト配線C1、C2で良い。そのため、コンタクト配線C1、C2およびこれに接続される配線も共通化でき、微細化および大容量化に対して有利である。加えて、NAND型フラッシュメモリのようなフローティングゲートFGも必要なく、共通の電荷蓄積層としてのシリコン酸化膜SiO211があれば良い点でも、微細化および大容量化に対して有利と言える。2製造コストの低減に対して有利である。上記のように、本例に係る半導体記憶装置は、例えば、コンタクト配線C1、C2およびこれに接続される配線も共通化できるため、容易に製造できる。そのため、さらなる微細化および大容量化に伴う製造装置の価格の高額を防止でき、大容量化に伴ってビット単価を下げることが可能である。3実施化の適用範囲が広い。上記のように、本例に係る半導体記憶装置は、例えば、図3F-1、図3F-2に示した3D構造や、図3I-1、図3I-2に示したマルチビットMLC等への適用が容易に可能である。そのため、実施化の適用範囲が広い点で、有利である。[第2実施形態両面選択の一例]次に、第2の実施形態に係る半導体記憶装置について説明する。この実施形態は、両面選択の例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<構成例>図5Aは、第2の実施形態に係る半導体記憶装置の構成例を示す。図示するように、本例に係る半導体記憶装置は、シリコン酸化膜SiO211の代わりに、N型半導体ボディ11の裏面上および表面上に2つのメモリ機能を持つシリコン窒化膜SiN21-1、21-2を備える。さらに、メモリセルアレイのX方向、Y方向の端部の半導体ボディ10中に、N半導体層22電位:SSx、SSy、DDx、DDyを更に備える点で、上記第1の実施形態と相違する。図示する電圧関係を与えると、図中の破線で示す空乏層17y1を同様に発生させることができ、ゲート膜121-1に対して、同様の選択動作を行うことができる。この図の左右を90°回転させ、上下を反対とすると、ゲート膜221-2に対しても、ゲート膜121-1と同様なメモリ機能を持たせることができる。そのため、その詳細な説明は省略する。また、図中のSGSx、SGDxに負電位を与え、N半導体層22に所望の電位SSx、SSy、DDx、DDyを与えることで、図5Bに示すように、これらに囲まれる部分は電気的に切り取る独立化ことができる。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、本例に係る半導体記憶装置は、図5Aに示すように、N型半導体ボディ11の裏面上および表面上に2つのメモリ機能を持つシリコン窒化膜SiN21-1、21-2を備える。そのため、ゲート膜121-1およびゲート膜221-2に対しても、同様なメモリ機能を持たせることができ、さらに大容量化に対して有利である。例えば、単純には、半導体ボディ10の両表面をメモリとして機能させることにより、容量を第1の実施形態の場合に加えて、2倍にすることができる。加えて、材料面でも、シリコン窒化膜SiNとすることにより、電荷蓄積量を増大でき、メモリ機能を向上することができる。さらに、メモリセルアレイのX方向、Y方向の端部の半導体ボディ10中に、N半導体層22電位:SSx、SSy、DDx、DDyを更に備える。そのため、図5Bに示すように、SGSx、SGDxに負電位を与え、N半導体層22に所望の電位SSx、SSy、DDx、DDyを与えることで、これらに囲まれる部分は電気的に切り取る独立化することができる。このようにすることで、電気的な安定性を向上することができる。[第3実施形態BG電極を更に有する一例]次に、第2の実施形態に係る半導体記憶装置について説明する。この実施形態は、BG電極を更に有する例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。<構成例>図5Cは、第3の実施形態に係る半導体記憶装置の構成例を示す。図示するように、本例に係る半導体記憶装置は、さらに、半導体ボディ10中に、BG電位1~BG電極6となるP半導体層を更に備える点で、上記第2の実施形態と相違する。また、図中のSGSx、SGDxに負電位を与え、N半導体層22に所望の電位SSx、SSy、DDx、DDyを与えることで、図5Dに示すように、上記と同様に、これらに囲まれる部分は電気的に切り取る独立化することができる。その他の構成、動作等に関しては、上記実施形態と実質的に同様である。<作用効果>上記のように、第3の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、第3の実施形態に係る半導体記憶装置によれば、図5Cに示すように、半導体ボディ10中に、BG電位1~BG電極6となるP半導体層を更に備える。そのため、BG電極1~3により、SGSy、Wy0~3、SGDyの電極に負電位を印加したときに発生する反転層13のPch部分を接続し、反転層13の電位を制御することができる。BG電極4~6により、SGSx、Wx0~2、SGDxの電極に負電位を印加したときに発生する反転層13のPch部分を接続し、反転層13の電位を制御することができる。なお、これらBG電極1~6は、独立的にバラバラに配置される構成でもよいし、1つの接続される構成でもよい。また、図中のN、P半導体層のソース、ドレインや、バックゲート電極の形状は、説明のための一例であり、実際に実施化され得る場合の構成とは必ずしも一致するわけではない。[第4実施形態]次に、第4の実施形態に係る半導体記憶装置について説明する。この実施形態は、メモリ選択の例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。<構成例>図5E-1は、第4の実施形態に係る半導体記憶装置のメモリセル部の構成例を示す。図示するように、薄い半導体ボディ10の内部に必要に応じて必要部分だけ、回路を形成することができる。そのため、半導体ボディ10の内部での配線の隣接における影響が少なく、半導体ボディ10外側であるゲートWx、Wyを絶縁膜21-1、21-2の機能を損なわない程度の薄さで近接して配置することができる。すなわち、半導体ボディ10の上下で互いに交差して配置されるゲートWx、Wyをより近接して配置することが可能となる。例えば、メモリセル面積としては、上側で1F2、下側で1F2Fは最少加工寸法程度となり、その結果としてメモリセルアレイ全体としては、0.5F2程度まで微細化することが可能であるさらに、上記ミラービットMLCまで考慮すると、例えば、0.25F2程度とできる。図5E-2は、半導体ボディ10の内部の空乏層17等の様子をより明確化するように、拡大してしめす図である。図示するように、エレクトロンが空乏層17により形成される反転層13を介して、ソースドレイン間を導通する様子が明らかである。図5E-3、図5E-4は、空乏層17および反転層13の発生を明確化して示すものである。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第4の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。必要に応じて、本例を適用することが可能である。[第5実施形態全体構成例の一例]次に、図6を用いて、第5の実施形態に係る半導体記憶装置について説明する。この実施形態は、半導体記憶装置の全体構成例に関するものである。この説明において、上記の実施形態と重複する部分の詳細な説明を省略する。本例に係る半導体記憶装置は、メモリセルアレイ51、ビット線制御回路52、カラムデコーダ53、データ入出力バッファ54、データ入出力端子55、ワード線駆動回路56、制御信号入力端子58、電源発生回路59、制御回路57を備える。メモリセルアレイ51は、複数のブロックBLOCK1~BLOCKnにより構成される。複数のブロックBLOCK1~BLOCKnのそれぞれは、上記半導体ボディ10両表面上に交差するように配置される2本のゲート線12、14の交差位置に配置される複数のメモリセルを備える。メモリセルの構成の詳細については、上記において説明した通りである。ビット線制御回路52は、ビット線BLを介してメモリセルアレイ51中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ51中のメモリセルの状態を検出する。また、ビット線制御回路52は、ビット線を介してメモリセルアレイ51中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路52内には、図示しないページバッファ等のデータ記憶回路が設けられ、このデータ記憶回路は、カラムデコーダ53によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ54を介してデータ入出力端子55から外部へ出力される。データ入出力端子55は、例えば、外部のホスト装置等に接続される。データ入出力端子55は、例えば8ビット、または16ビットのバス幅を有している。NAND型フラッシュメモリはトグルモードインターフェースtogglemodeinterfaceなどの高速インターフェース規格をサポートしてもよい。トグルモードインターフェースでは、例えば、データストローブ信号DQSの立ち上がり、立ち下がり両エッジに同期してデータ入出力端子55を介したデータ転送が行われる。ホスト装置は、例えば、マイクロコンピュータ等であって、データ入出力端子55から出力されたデータを受ける。ホスト装置は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンド等、アドレスADD、およびデータDTを出力する。ホスト装置からデータ入出力端子55に入力された書き込みデータDTは、データ入出力バッファ54を介して、カラムデコーダ53によって選択された上記データ記憶回路図示せずに供給される。一方、コマンドCMDおよびアドレスADDは、制御回路57に供給される。ワード線駆動回路56は、制御回路57の制御に従い、メモリセルアレイ51中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。電圧発生回路59は、制御回路57の制御に従い、図示中の接続された上記構成回路の動作に必要な電圧を供給する。例えば、電圧発生回路59は、ホスト装置から供給される外部電圧を昇圧して、読み出し、書き込みあるいは消去時にゲート線12、14に印加される電圧を生成する。制御回路Controller57は、半導体記憶装置の全体の動作を制御するために、接続される各回路に必要な制御信号および制御電圧を与える。制御回路57は、メモリセルアレイ51、ビット線制御回路52、カラムデコーダ53、データ入出力バッファ54、ワード線駆動回路56、電圧発生回路59に接続される。接続された上記構成回路は、制御回路57によって制御される。制御回路57は、制御信号入力端子58に接続され、ホスト装置から制御信号入力端子58を介して入力されるWEライトイネーブル信号、REリードイネーブル信号、ALEアドレスラッチイネーブル信号、CLEコマンドラッチイネーブル信号等の制御信号の組み合わせによって制御される。ここで、機能的に表現すれば、上記ワード線駆動回路56、ビット線制御回路52、カラムデコーダ53、制御回路57は、データ書き込み回路、データ読み出し回路、およびデータ消去回路を構成する。ホスト装置は、半導体記憶装置が書き込み、読み出し、消去などの内部動作を実行中であるか否かを、図示せぬRY/BYレディー/ビジー信号出力端子をモニタすることで検知する。制御回路57は、RY/BY信号出力端子を介して、RY/BY信号を出力する。その他の構成、動作等に関しては、上記の実施形態と実質的に同様である。<作用効果>上記のように、第5の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、必要に応じ、本例のような全体構成例を適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。