"半導体材料により形成された複数の抵抗素子と、前記複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する2つの接続ノード間に前記加熱用抵抗素子が接続され、対向する他の2つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有することを特徴とする半導体装置。請求項1記載の半導体装置において、前記抵抗ブリッジ回路は、前記複数の抵抗素子の相対精度と同等又はそれよりも大きい相対精度となる抵抗素子により形成されていることを特徴とする半導体装置。請求項1又は2記載の半導体装置において、前記複数の抵抗素子と、前記抵抗ブリッジ回路を形成する抵抗素子とは、同一の導電層により形成されており、前記複数の抵抗素子の素子サイズは、前記抵抗ブリッジ回路を形成する抵抗素子の素子サイズと同等又はそれよりも大きいことを特徴とする半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置において、前記複数の抵抗素子は、不純物が添加されたシリコン膜により形成されていることを特徴とする半導体装置。請求項1乃至4のいずれか1項に記載の半導体装置において、前記抵抗ブリッジ回路は、平衡条件を満たすように設計されていることを特徴とする半導体装置。しかしながら、半導体材料を用いた抵抗素子は、高抵抗になればなるほど相対精度の値が大きくなるばらつきが大きくなる傾向を示す。このため、高抵抗化の要求と相対精度を小さくする要求とを同時に満足するために素子面積を大きくすることが一般的に行われているが、素子面積が大きくなるとマクロが大きくなり、その結果、チップ面積が大きくなって集積度が低下することがあった。本発明の目的は、抵抗素子を有する半導体装置において、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供することにある。実施形態の一観点によれば、半導体材料により形成された複数の抵抗素子と、前記複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する2つの接続ノード間に前記加熱用抵抗素子が接続され、対向する他の2つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する半導体装置が提供される。開示の半導体装置によれば、低消費電力化のために高抵抗の抵抗素子を用いた場合にも、素子サイズを拡大することなく、抵抗素子の相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。[第1実施形態]第1実施形態による半導体装置及びその製造方法について図1乃至図24を用いて説明する。図1は、電圧検出回路の一例を示す回路図である。図2は、ポリシリコン抵抗のシート抵抗とドーズ量との関係を示すグラフである。図3は、ポリシリコン抵抗の相対精度とシート抵抗との関係を示すグラフである。図4は、ポリシリコン抵抗の相対精度と素子サイズとの関係を示すグラフである。図5は、ポリシリコン抵抗の相対精度と温度との関係を示すグラフである。図6は、本実施形態による半導体装置の構造を示す回路図である。図7は、本実施形態による半導体装置の動作を説明する回路図である。図8は、本実施形態による半導体装置の構造を示す平面図である。図9は、本実施形態による半導体装置の構造を示す概略断面図である。図10乃至図24は、本実施形態による半導体装置の製造方法を示す工程断面図である。本実施形態による半導体装置は、抵抗値が高く相対精度の値が小さい抵抗素子を有するものである。このような抵抗素子は、特に限定されるものではないが、例えば図1に示すような電圧検出回路に用いることができる。入力電圧Vccと基準電圧Vssとの間には、抵抗素子R1,R2,R3が直列に接続されている。抵抗素子R2と抵抗素子R3との接続端子104には、比較器100の反転入力端子が接続されている。比較器100の非反転入力端子には、基準電圧Vref発生回路102が接続されている。測定すべき入力電圧Vccが印加されると、抵抗素子R2と抵抗素子R3との接続端子104には、入力電圧Vccが抵抗素子R1,R2,R3によって抵抗分割された電圧R3/R1R2R3×Vccが出力される。この電圧が、比較器100の反転入力端子に入力される。一方、比較器100の非反転入力端子には、基準電圧Vrefが入力される。入力電圧Vccが高く、抵抗素子R1,R2,R3により抵抗分割された電圧が基準電圧Vrefよりも高いときは、比較器100の出力がローレベルになる。入力電圧Vccが低く、抵抗素子R1,R2,R3により抵抗分割された電圧が基準電圧Vrefよりも低いときは、比較器100の出力がハイレベルになる。これにより、入力電圧Vccの高低を検出することができる。このような電圧検出回路において、入力電圧Vccに対して所望の割合で抵抗分割された電圧を出力するためには、抵抗素子R1,R2,R3の相対精度の値を小さくすることが特に重要である。相対精度とは、抵抗素子の抵抗値の絶対精度を表すパラメータではなく、複数の抵抗素子間の抵抗値のばらつきを表すパラメータである。すなわち、相対精度の値が小さいほど、複数の抵抗素子間の抵抗値のばらつきが小さいことを表す。製造ばらつきによる抵抗値の絶対値の変化は、抵抗分割された出力電圧に与える影響は、それほど大きくない。すなわち、製造ばらつきによる抵抗値の変化は、通常は複数の抵抗素子において同様の傾向を示すため、抵抗素子R1,R2,R3の抵抗値が同じように設計値からずれ、分圧比にはほとんど影響しない。これに対し、抵抗素子R1,R2,R3の抵抗値がそれぞれ独立してばらついたとき、すなわち相対精度が大きいときには、そのばらつきが直接的に分圧比に影響する。このような抵抗値のばらつきは、例えば、半導体に不純物を添加することにより形成した抵抗素子において顕著に見られる。半導体装置に用いられる抵抗素子は、シリコン基板内に形成された不純物拡散層や不純物を添加したポリシリコン膜により形成されることが多い。シリコンに不純物を添加した抵抗素子は、例えば図2及び図3に示すような特性を有している。図2に示すように、ポリシリコン抵抗のシート抵抗は、ポリシリコンに添加する不純物の濃度ドーズ量が増加するほどに低くなる。また、図3に示すように、ポリシリコン抵抗の相対精度の値は、シート抵抗が高くなるほどに大きくなる。このため、相対精度の値を小さくする観点からは、よりシート抵抗の低い抵抗素子を用いることが望ましい。他方、消費電力を抑制する観点からは、より高抵抗の抵抗素子を用いることが望ましく、低消費電力化と相対精度の改善とは相反する要求である。このような相反する要求を満足する手段の一つとして、抵抗素子の素子面積を大きくすることが考えられる。図4に示すように、ポリシリコン抵抗の抵抗値の相対精度は、素子面積が大きくなるほどに小さくなる。すなわち、抵抗素子の素子面積を大きくすることにより、抵抗値のばらつきを小さくすることができ、低抵抗化による相対精度の劣化を補うことができる。しかしながら、素子面積が大きくなるとマクロが大きくなり、その結果、チップ面積が大きくなり、半導体装置の集積度が低下する。そこで、本実施形態による半導体装置では、抵抗素子の温度特性に着目し、相対精度の改善を図る。図5は、ポリシリコン抵抗の相対精度と温度との関係の一例を示すグラフである。縦軸は、25°Cのときの相対精度からの差を示している。図5に示すように、ポリシリコン抵抗の相対精度は、温度が高くなるほどに改善する。例えば、-40°Cのときの相対精度は25°Cのときの相対精度よりも3程度悪化しているのに対し、150°Cのときの相対精度は25°Cのときの相対精度よりも2.5程度改善している。したがって、抵抗素子を昇温することにより、相対精度の値を小さくすることができ、より高抵抗で消費電力の低い抵抗素子を使用することが可能になる。次に、本実施形態による半導体装置の構造について図6を用いて説明する。本実施形態による半導体装置は、図6に示すように、抵抗ブリッジ回路を形成する4つの抵抗素子R1,R2,R3,R4を有している。抵抗ブリッジ回路の4つの接続ノードA,B,C,Dのうち、対向する2つの接続ノードA,Bには、発熱用抵抗素子Rxが接続されている。対向する他の2つの接続ノードC,Dには、電源線電圧源Vが接続されている。発熱用抵抗素子Rxの近傍には、高抵抗で相対精度の小さい特性が求められる抵抗素子MR1,MR2が配置されている。なお、図6の例では、高抵抗で相対精度の小さい特性が求められる抵抗素子として、2つの抵抗素子MR1,MR2を示しているが、抵抗素子の数は、これに限定されるものではない。抵抗素子R1,R2,R3,R4は、抵抗ブリッジ回路の平衡条件を満たすように設計された抵抗値を有する抵抗素子である。抵抗ブリッジ回路の平衡条件とは、R1×R4=R2×R3の関係を満たす条件である。例えば、抵抗素子R1,R2,R3,R4を同じ抵抗値で設計した場合が該当する。また、抵抗素子R1,R2,R3,R4は、抵抗素子MR1,MR2の相対精度と同等又はそれよりも大きい相対精度となる抵抗素子により形成されている。抵抗素子R1,R2,R3,R4の相対精度は、素子のサイズにより容易に設定することができる。抵抗素子の相対精度は、素子のサイズが大きくなるほど小さくなる傾向がある。したがって、抵抗素子R1,R2,R3,R4の素子サイズと抵抗素子MR1,MR2の素子サイズとを同じにすれば、これらの相対精度を同等にすることができる。また、抵抗素子R1,R2,R3,R4の素子サイズを抵抗素子MR1,MR2の素子サイズよりも小さくすれば、抵抗素子R1,R2,R3,R4の相対精度を抵抗素子MR1,MR2の相対精度よりも大きくすることができる。次に、本実施形態による半導体装置の動作について図7を用いて説明する。抵抗素子R1,R2,R3,R4の総てが設計値通りに形成されている場合、すなわち抵抗素子R1,R2,R3,R4の相対精度がゼロの場合、抵抗ブリッジ回路は平衡条件を満たし、接続ノードAの電位と接続ノードBとの電位は同じになる。したがって、発熱用抵抗素子Rxには電流は流れず、発熱用抵抗素子Rxは発熱しない。一方、抵抗素子R1,R2,R3,R4の抵抗値にばらつきが生じ、相対精度がゼロではなくなると、抵抗ブリッジ回路の平衡条件が崩れ、接続ノードAと接続ノードBとの間に電位差が生じる。これにより、発熱用抵抗素子Rxに電流Ixが流れ、発熱用抵抗素子Rxは発熱する。ここで、抵抗素子R1,R2,R3,R4は、抵抗素子MR1,MR2の相対精度と同等又はそれよりも大きい相対精度となるように形成されている。このため、抵抗素子MR1,MR2の相対精度が悪化すれば、それと同等又はそれ以上に抵抗素子R1,R2,R3,R4の相対精度は、悪化する。したがって、抵抗素子MR1,MR2の相対精度が大きくなると、それに伴って抵抗素子R1,R2,R3,R4の相対精度も大きくなり、抵抗ブリッジ回路の平衡条件が崩れて発熱用抵抗素子Rxに電流Ixが流れる。これにより、発熱用抵抗素子Rxが発熱して抵抗素子MR1,MR2の温度が上昇し、抵抗素子MR1,MR2の相対精度を小さくすることができる図5参照。発熱用抵抗素子Rxに流れる電流Ixは、抵抗素子R1,R2,R3,R4の相対精度が大きいときは大きくなり、抵抗素子R1,R2,R3,R4の相対精度が小さいときは小さくなる。発熱用抵抗素子Rxによる発熱温度も、抵抗素子R1,R2,R3,R4の相対精度の大きさに応じて変化する。これにより、相対精度の悪化の度合いに応じて、抵抗素子MR1,MR2の相対精度を小さくすることができる。次に、図6の回路を実現する半導体装置の具体例について図8及び図9を用いて説明する。なお、図9は、図8のA-A′線断面及びB-B′線断面に相当する断面図である。シリコン基板10には、N型ウェル16と、素子形成領域を画定する素子分離絶縁膜12とが形成されている。素子形成領域には、N型ウェル16に接続されたコンタクト層54が形成されている。素子分離絶縁膜12上には、抵抗素子MR1,MR2,R1,R2,R3,R4を形成する抵抗体層42が形成されている。抵抗素子MR1,MR2を形成する抵抗体層42は、抵抗素子R1,R2,R3,R4を形成する抵抗体層42よりも素子面積が大きくなっている。抵抗素子MR1,MR2と抵抗素子R1,R2,R3,R4とは、素子面積が異なるほかは、同様の構造を有している。抵抗素子R1,R2,R3,R4を形成する抵抗体層42は、抵抗素子MR1,MR2を形成する抵抗体層42が形成された領域の外側に配置されている。抵抗素子MR1,MR2,R1,R2,R3,R4の抵抗体層42の中央部には、シリサイドブロック絶縁膜50が形成されている。シリサイドブロック絶縁膜50で覆われていない抵抗体層42の両端部及びコンタクト層54上には、金属シリサイド膜60が形成されている。抵抗素子MR1,MR2,R1,R2,R3,R4が形成されたシリコン基板10上には、層間絶縁膜62が形成されている。層間絶縁膜62には、金属シリサイド膜60に接続されたコンタクトプラグ66が埋め込まれている。抵抗素子R1を形成する抵抗体層42と抵抗素子R3を形成する抵抗体層42とは、コンタクトプラグ66を介して配線68Aにより接続されている。抵抗素子R2を形成する抵抗体層42と抵抗素子R4を形成する抵抗体層42とは、コンタクトプラグ66を介して配線68Bにより接続されている。抵抗素子R1を形成する抵抗体層42と抵抗素子R2を形成する抵抗体層42とは、コンタクトプラグ66を介して配線68Cにより接続されている。抵抗素子R3を形成する抵抗体層42と抵抗素子R4を形成する抵抗体層42とは、コンタクトプラグ66を介して配線68Dにより接続されている。配線68A,68B,68C,68Dは、図6の接続ノードA,B,C,Dに、それぞれ対応している。これにより、抵抗素子MR1,MR2を囲むように、抵抗素子R1,R2,R3,R4を含む抵抗ブリッジ回路が形成されている。配線68Aは、また、コンタクトプラグ66、金属シリサイド膜60及びコンタクト層54を介してN型ウェル16に電気的に接続されている。同様に、配線68Bは、コンタクトプラグ66、金属シリサイド膜60及びコンタクト層54を介してN型ウェル16に電気的に接続されている。これにより、配線68Aと配線68Bとの間には、N型ウェル16によって発熱用抵抗素子Rxが形成されている。このように、本実施形態による半導体装置は、高抵抗で相対精度の小さい特性が求められる抵抗素子MR1,MR2、及び、抵抗ブリッジ回路を形成する抵抗素子R1,R2,R3,R4を、ポリシリコン抵抗により形成している。また、発熱用抵抗素子Rxを、N型ウェル16により形成している。抵抗素子MR1,MR2,R1,R2,R3,R4を形成する抵抗体層42は、トランジスタのゲート電極と同一導電層のポリシリコン膜により形成することができる。抵抗素子MR1,MR2を形成する抵抗体層42の素子面積を抵抗素子R1,R2,R3,R4を形成する抵抗体層42の素子面積よりも大きくすることにより、抵抗素子R1,R2,R3,R4の相対精度を抵抗素子MR1,MR2の相対精度よりも大きくすることができる。なお、発熱用抵抗素子Rxは、P型ウェルにより形成してもよい。このとき、P型のシリコン基板10を用いる場合には、発熱用抵抗素子Rxを形成するP型ウェルとシリコン基板10とを分離するために、N型ウェル内に発熱用抵抗素子Rxを形成するP型ウェルを形成することが望ましい。次に、本実施形態による半導体装置の製造方法について図10乃至図24を用いて説明する。各図において、a図は抵抗素子の形成領域を示し、b図はメモリセルトランジスタの形成領域を示し、c図は周辺N型トランジスタの形成領域を示す。なお、本実施形態の製造方法の説明では、スタックゲート構造のメモリセルトランジスタを有する半導体装置に適用した例を示すが、必ずしもスタックゲート構造のメモリセルトランジスタを有する半導体装置である必要はない。まず、例えばホウ素B等の不純物元素が微量にドープされたP型のシリコン基板10内に、例えばSTIShallowTrenchIsolation法により、素子形成領域を画定する素子分離絶縁膜12を形成する。次いで、素子分離絶縁膜12により画定されたシリコン基板10の素子形成領域上に、例えば熱酸化法によりシリコン酸化膜を形成し、シリコン酸化膜の犠牲酸化膜14を形成する図10a、b、c。次いで、各領域に、所定のウェルを形成する。例えば、抵抗素子形成領域にN型ウェル16を形成し、メモリセル領域にN型ウェル図示せずに囲まれたP型ウェル18を形成し、N型トランジスタ形成領域にP型ウェル20を形成し、P型トランジスタ形成領域にN型ウェル図示せずを形成する図11a、b、c。また、メモリセル領域に、閾値電圧制御用の所定の不純物拡散領域図示せずを形成する。なお、抵抗素子形成領域には、N型ウェル16の代わりに、N型ウェルで囲まれたP型ウェルを形成してもよい。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜14を除去する。次いで、素子分離絶縁膜12により画定されたシリコン基板10の素子形成領域上に、例えば熱酸化法により、例えば膜厚10nmのシリコン酸化膜を形成し、シリコン酸化膜のトンネルゲート絶縁膜22を形成する。次いで、全面に、例えばLPCVD法により、例えば燐Pを1×1020cm-3の濃度でドープした膜厚90nmのアモルファスシリコン膜24を堆積する。アモルファスシリコン膜24は、後工程の熱処理によって結晶化し、ポリシリコン膜となる。本願明細書では、結晶化後のアモルファスシリコン膜24をポリシリコン膜24と呼ぶこともある。なお、1×1020cm-3程度のドープ量は、フラッシュメモリのデータ保持に適した濃度であり、これより高濃度ではデータ保持特性が低下する。また、この程度のドープ量では、キャパシタの電極に用いた場合は空乏化により容量を大きくロスする。次いで、フォトリソグラフィ及びドライエッチングにより、アモルファスシリコン膜24をパターニングし、メモリセル領域以外のアモルファスシリコン膜24を除去する図12a、b、c。次いで、全面に、ONO膜26を形成する図13a、b、c。例えば、CVD法により膜厚nm~10nmのシリコン酸化膜と膜厚5nm~10nmのシリコン窒化膜とを堆積後、熱酸化法により3nm~10nmのシリコン酸化膜を形成し、SiO2/SiN/SiO2の積層構造のONO膜26を形成する。次いで、周辺トランジスタ形成領域に、閾値電圧制御用の所定の不純物拡散領域図示せずを形成する。次いで、ONO膜26及びトンネルゲート絶縁膜22をパターニングし、メモリセル領域以外のアモルファスシリコン膜24及びトンネルゲート絶縁膜22を除去する図14a、b、c。例えば、メモリセル領域を覆うフォトレジスト膜を形成後、このフォトレジスト膜をマスクとしてONO膜26の上層のシリコン酸化膜とシリコン窒化膜をドライエッチングにより除去する。次いで、ONO膜26の下層のシリコン酸化膜及びトンネルゲート絶縁膜22をウェットエッチングにより除去する。次いで、例えば熱酸化法により、抵抗素子形成領域及び周辺トランジスタ形成領域に、シリコン酸化膜を形成し、シリコン酸化膜のゲート絶縁膜28を形成する。次いで、全面に、例えばLPCVD法により、ポリシリコン膜30を堆積する図15a、b、c。次いで、メモリセル領域のポリシリコン膜30、ONO膜26、及びアモルファスシリコン膜24をパターニングし、メモリセルトランジスタのフローティングゲート32及びコントロールゲート34を形成する図16a、b、c。次いで、メモリセル領域に、スタックゲートをマスクとしてイオン注入を行い、スタックゲートの両側のシリコン基板10内に不純物拡散領域36を形成する図17a、b、c。イオン注入条件は、例えば、砒素Asイオンを用い、加速エネルギーを30keV~80keV、ドーズ量を1×1014cm-2~5×1014cm-2とする。次いで、例えば熱酸化法により、スタックゲートの側壁部分に、例えば膜厚10nm~20nm程度のシリコン酸化膜図示せずを形成する。このシリコン酸化膜は、メモリセルトランジスタの信頼性を向上するためのものである。次いで、全面に、例えばCVD法により例えば膜厚80nmのシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングし、スタックゲートの側壁部分にシリコン窒化膜のサイドウォールスペーサ38を形成する図18a、b、c。次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜30をパターニングし、周辺トランジスタ形成領域にゲート電極40を形成する。また、抵抗素子形成領域に、抵抗素子MR1,MR2,R1,R2,R3,R4の抵抗体層42を形成する図19a、b、c。次いで、フォトリソグラフィ及びイオン注入により、抵抗素子形成領域に選択的にイオン注入を行い、抵抗体層42に不純物を導入して抵抗値を所定値に調整する。なお、抵抗体層42に導入する不純物は、N型不純物でもよいし、P型不純物でもよい。ここでは、N型不純物を導入するものとする。次いで、フォトリソグラフィ及びイオン注入により、ゲート電極40をマスクとしてイオン注入を行い、ゲート電極40の両側のシリコン基板10内に不純物拡散領域44を形成する図20a、b、c。次いで、全面に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を形成する。次いで、フォトリソグラフィにより、抵抗体層42上のシリサイドブロック絶縁膜の形成予定領域を覆うフォトレジスト膜46を形成する。次いで、フォトレジスト膜46をマスクとしてシリコン酸化膜を異方性エッチングし、ゲート電極40の側壁部分にサイドウォールスペーサ48を形成するとともに、抵抗体層42上にシリサイドブロック絶縁膜50を形成する図21a、b、c。次いで、例えばアッシングにより、フォトレジスト膜46を除去する。次いで、メモリセル領域、N型トランジスタ形成領域及び抵抗素子形成領域に、スタックゲート及びゲート電極40をマスクとしてイオン注入を行う。これにより、スタックゲートの両側のシリコン基板10内及びゲート電極40の両側のシリコン基板10内に、不純物拡散領域52を形成する。また、抵抗素子形成領域のシリコン基板10表面に、N型ウェル16のコンタクト層となる不純物拡散領域54を形成する。イオン注入条件は、例えば、砒素イオンを用い、加速エネルギーを5keV、ドーズ量を1×1015cm-2程度とする。こうして、不純物拡散領域36,52によりメモリセルトランジスタのソース/ドレイン領域56を形成し、不純物拡散領域44,52により周辺N型トランジスタのソース/ドレイン領域58を形成する図22a、b、c。なお、このイオン注入により、コントロールゲート38、ゲート電極40、及びシリサイドブロック絶縁膜50で覆われていない領域の抵抗体層42にも、同時にN型不純物が添加される。次いで、P型トランジスタ形成領域に、ゲート電極をマスクとしてイオン注入を行い、周辺P型トランジスタのソース/ドレイン領域となる不純物拡散領域図示せずを形成する。イオン注入条件は、例えば、弗化ボロンBF2イオンを用い、加速エネルギーを15keV、ドーズ量を4×1015cm-2程度とする。なお、図19に示す工程の後に行うイオン注入において抵抗体層42にP型不純物を添加している場合には、シリサイドブロック絶縁膜50で覆われていない領域の抵抗体層42には、周辺P型トランジスタのソース/ドレイン領域の形成の際にN型不純物の代わりにP型不純物を添加する。次いで、サリサイドプロセスにより、コントロールゲート38上、ゲート電極40上、ソース/ドレイン領域56,58上、コンタクト層54上、抵抗体層42上に、金属シリサイド膜60を形成する図23a、b、c。例えば、スパッタ法により膜厚10nmのコバルト膜を堆積し、1000°C10秒程度の短時間熱処理を施し、シリコンの露出部分に選択的に金属シリサイド膜60を形成した後、未反応のコバルト膜を除去する。次いで、全面に、例えばCVD法により、シリコン窒化膜及びシリコン酸化膜を堆積後、例えばCMP法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜/シリコン窒化膜の積層膜の層間絶縁膜62を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜62に、金属シリサイド膜60に達するコンタクトホール64を形成する。次いで、コンタクトホール64内に、金属シリサイド膜60に接続されたコンタクトプラグ66を形成する図24a、b、c。この後、コンタクトプラグ66に接続される配線68A~68D等を形成し、本実施形態による半導体装置を完成する。このように、本実施形態によれば、高抵抗で相対精度の小さい特性が求められる複数の抵抗素子の近傍に、抵抗ブリッジ回路に接続された発熱用抵抗素子を配置し、相対精度に応じて抵抗素子を加熱するので、素子サイズを拡大することなく相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。また、抵抗ブリッジ回路は、簡素な回路構成であり、工程数を増加せずに小面積で形成することができる。これにより、製造プロセスを大幅に変更することなく、低コストで、相対精度の小さい高抵抗の抵抗素子を実現することができる。[第2実施形態]第2実施形態による半導体装置及びその製造方法について図25乃至図34を用いて説明する。図1乃至図24に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図25は、本実施形態による半導体装置の構造を示す平面図である。図26は、本実施形態による半導体装置の構造を示す概略断面図である。図27乃至図34は本実施形態による半導体装置の製造方法を示す工程断面図である。はじめに、本実施形態による半導体装置の構造について図25及び図26を用いて説明する。本実施形態による半導体装置は、メモリセルトランジスタのフローティングゲートと同一導電層のポリシリコン膜24によって発熱用抵抗素子Rxが形成されているほかは、図8及び図9に示す第1実施形態による半導体装置と同様である。すなわち、発熱用抵抗素子Rxは、ポリシリコン膜24により形成された抵抗体層70を有している。抵抗体層70の両端部には、金属シリサイド膜60が形成されている。配線68Aは、コンタクトプラグ66及び金属シリサイド膜60を介して抵抗体層70の一端部に電気的に接続されている。配線68Bは、コンタクトプラグ66及び金属シリサイド膜60を介して抵抗体層70の他端部に電気的に接続されている。これにより、配線68Aと配線68Bとの間に、発熱用抵抗素子Rxが形成されている。抵抗素子MR1,MR2及び抵抗素子R1,R2,R3,R4の抵抗体層42は、第1実施形態の場合と同様、メモリセルトランジスタのコントロールゲート及び周辺トランジスタのゲート電極と同一導電層のポリシリコン膜30により形成されている。発熱用抵抗素子Rxと抵抗素子MR1,MR2とは、メモリセルトランジスタのスタックゲート構造と同様に、ONO膜26を介して積層されている。発熱用抵抗素子Rxを薄いONO膜26を介して抵抗素子MR1,MR2の直下に形成することにより、抵抗素子MR1,MR2を高効率で加熱することができる。なお、図26では、発熱用抵抗素子Rxを素子分離絶縁膜12上に形成しているが、メモリセルトランジスタのスタックゲートと同様に、トンネルゲート絶縁膜22上に形成するようにしてもよい。抵抗素子R1,R2,R3,R4は、素子面積が異なるほかは、抵抗素子MR1,MR2と同様の構造を有している。抵抗素子R1,R2,R3,R4の抵抗体層42の下部には、抵抗素子MR1,MR2と同様にポリシリコン膜24が形成されていてもよいし、第1実施形態の場合と同様にポリシリコン膜24が形成されていなくてもよい。次に、本実施形態による半導体装置の製造方法について図27乃至図34を用いて説明する。なお、本実施形態による半導体装置のメモリセルトランジスタ及び周辺トランジスタの製造方法は第1実施形態と同様であるため、ここでは図示を省略する。まず、図10乃至図12に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10に、素子分離絶縁膜12、各種ウェル、トンネルゲート絶縁膜22等を形成する。なお、本実施形態による半導体装置では、シリコン基板10上に絶縁膜を介して各種抵抗素子を形成するため、抵抗素子形成領域には必ずしもウェルを形成する必要はない。次いで、全面に、例えばLPCVD法により、例えば燐を1×1020cm-3の濃度でドープした膜厚90nmのアモルファスシリコン膜24を堆積する。次いで、フォトリソグラフィ及びドライエッチングにより、アモルファスシリコン膜24をパターニングし、メモリセル領域及び抵抗素子形成領域以外のアモルファスシリコン膜24を除去する。この際、抵抗素子R1,R2,R3,R4の形成領域のアモルファスシリコン膜24は、必ずしも残存する必要はなく、除去してもよい。次いで、全面に、ONO膜26を形成する図27。次いで、周辺トランジスタ形成領域に、閾値電圧制御用の所定の不純物拡散領域図示せずを形成する。次いで、ONO膜26及びトンネルゲート絶縁膜22をパターニングし、メモリセル領域及び抵抗素子形成領域以外のアモルファスシリコン膜24及びトンネルゲート絶縁膜22を除去する。次いで、例えば熱酸化法により、抵抗素子形成領域及び周辺トランジスタ形成領域に、シリコン酸化膜を形成し、シリコン酸化膜のゲート絶縁膜28を形成する。次いで、全面に、例えばLPCVD法により、ポリシリコン膜30を堆積する図28。次いで、ポリシリコン膜30、ONO膜26、及びアモルファスシリコン膜24をパターニングし、メモリセル領域に、メモリセルトランジスタのフローティングゲート32及びコントロールゲート34を形成する。また、抵抗素子MR1,MR2及び発熱用抵抗素子Rxの形成領域に、発熱用抵抗素子Rxの抵抗体層70及び抵抗素子MR1,MR2の抵抗体層42を形成する図29。抵抗素子R1,R2,R3,R4の形成領域のアモルファスシリコン膜24を残存しているときは、この領域のポリシリコン膜30、ONO膜26、及びアモルファスシリコン膜24をパターニングし、抵抗素子R1,R2,R3,R4の抵抗体層42を形成する。次いで、メモリセル領域に、スタックゲートをマスクとしてイオン注入を行い、スタックゲートの両側のシリコン基板10内に不純物拡散領域36を形成する。次いで、例えば熱酸化法により、スタックゲート及び抵抗体層70,42の側壁部分に、例えば膜厚10nm~20nm程度のシリコン酸化膜図示せずを形成する。このシリコン酸化膜は、メモリセルトランジスタの信頼性を向上するためのものである。次いで、全面に、例えばCVD法により例えば膜厚80nmのシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングし、スタックゲート及び抵抗体層70,42の側壁部分にシリコン窒化膜のサイドウォールスペーサ38を形成する図30。次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜30をパターニングし、周辺トランジスタ形成領域にゲート電極40を形成する。また、抵抗体層70の両端のコンタクト部上の抵抗体層42を除去する図31。抵抗素子R1,R2,R3,R4の形成領域のアモルファスシリコン膜24を除去しているときは、この領域のポリシリコン膜30をパターニングし、抵抗素子R1,R2,R3,R4の抵抗体層42を形成する。次いで、フォトリソグラフィ及びイオン注入により、抵抗素子形成領域に選択的にイオン注入を行い、抵抗体層42に不純物を導入して抵抗値を所定値に調整する。なお、抵抗体層42に導入する不純物は、N型不純物でもよいし、P型不純物でもよい。ここでは、N型不純物を導入するものとする。次いで、フォトリソグラフィ及びイオン注入により、ゲート電極40をマスクとしてイオン注入を行い、ゲート電極40の両側のシリコン基板10内に不純物拡散領域44を形成する。次いで、全面に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を形成する。次いで、フォトリソグラフィにより、抵抗体層42上のシリサイドブロック絶縁膜の形成予定領域を覆うフォトレジスト膜46を形成する。次いで、フォトレジスト膜46をマスクとしてシリコン酸化膜を異方性エッチングし、ゲート電極40の側壁部分にサイドウォールスペーサ48を形成するとともに、抵抗体層42上にシリサイドブロック絶縁膜50を形成する。この際、抵抗体層70の両端のコンタクト部上のONO膜26も除去し、抵抗体層70の両端部を露出する図32。次いで、例えばアッシングにより、フォトレジスト膜46を除去する。次いで、メモリセル領域、N型トランジスタ形成領域及び抵抗素子形成領域に、スタックゲート及びゲート電極40をマスクとしてイオン注入を行う。これにより、スタックゲートの両側のシリコン基板10内及びゲート電極40の両側のシリコン基板10内に、不純物拡散領域52を形成する。こうして、不純物拡散領域36,52によりメモリセルトランジスタのソース/ドレイン領域56を形成し、不純物拡散領域44,52により周辺N型トランジスタのソース/ドレイン領域58を形成する。なお、このイオン注入により、コントロールゲート38、ゲート電極40、及びシリサイドブロック絶縁膜50で覆われていない領域の抵抗体層42,70にも、同時にN型不純物が添加される。次いで、P型トランジスタ形成領域に、ゲート電極をマスクとしてイオン注入を行い、周辺P型トランジスタのソース/ドレイン領域となる不純物拡散領域図示せずを形成する。なお、図31に示す工程の後に行うイオン注入において抵抗体層42にP型不純物を添加している場合には、シリサイドブロック絶縁膜50で覆われていない領域の抵抗体層42には、周辺P型トランジスタのソース/ドレイン領域の形成の際にN型不純物の代わりにP型不純物を添加する。次いで、サリサイドプロセスにより、コントロールゲート38上、ゲート電極40上、ソース/ドレイン領域56,58上、抵抗体層42,70上に、金属シリサイド膜60を形成する図33。次いで、全面に、例えばCVD法により、シリコン窒化膜及びシリコン酸化膜を堆積後、例えばCMP法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜/シリコン窒化膜の積層膜の層間絶縁膜62を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜62に、金属シリサイド膜60に達するコンタクトホール64を形成する。次いで、コンタクトホール64内に、金属シリサイド膜60に接続されたコンタクトプラグ66を形成する図34。この後、コンタクトプラグ66に接続される配線68A~68D等を形成し、本実施形態による半導体装置を完成する。このように、本実施形態によれば、高抵抗で相対精度の小さい特性が求められる複数の抵抗素子の近傍に、抵抗ブリッジ回路に接続された発熱用抵抗素子を配置し、相対精度に応じて抵抗素子を加熱するので、素子サイズを拡大することなく相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。また、抵抗ブリッジ回路は、簡素な回路構成であり、工程数を増加せずに小面積で形成することができる。これにより、製造プロセスを大幅に変更することなく、低コストで、相対精度の小さい高抵抗の抵抗素子を実現することができる。[第3実施形態]第3実施形態による半導体装置及びその製造方法について図35及び図36を用いて説明する。図1乃至図34に示す第1及び第2実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図35は、本実施形態による半導体装置の構造を示す平面図である。図36は、本実施形態による半導体装置の構造を示す概略断面図である。本実施形態による半導体装置は、図35及び図36に示すように、トランジスタのゲート電極と同一導電層のポリシリコン膜30によって発熱用抵抗素子Rxが形成されているほかは、図8及び図9に示す第1実施形態による半導体装置と同様である。すなわち、発熱用抵抗素子Rxは、ポリシリコン膜30により形成された抵抗体層72を有している。抵抗体層72の両端部には、金属シリサイド膜60が形成されている。配線68Aは、コンタクトプラグ66及び金属シリサイド膜60を介して抵抗体層70の一端部に電気的に接続されている。配線68Bは、コンタクトプラグ66及び金属シリサイド膜60を介して抵抗体層70の他端部に電気的に接続されている。これにより、配線68Aと配線68Bとの間に、発熱用抵抗素子Rxが形成されている。抵抗素子MR1,MR2及び抵抗素子R1,R2,R3,R4の抵抗体層42は、第1実施形態に示したように、メモリセルトランジスタのコントロールゲート及び周辺トランジスタのゲート電極と同一導電層のポリシリコン膜30により形成されている。このように、抵抗素子MR1,MR2の抵抗体層42と発熱用抵抗素子Rxの抵抗体層70とを同一導電層により形成して隣接配置することにより、抵抗素子MR1,MR2を高効率で加熱することができる。また、抵抗素子MR1,MR2,R1,R2,R3,R4及び発熱用抵抗素子Rxの抵抗体層を同一導電層により形成することにより、製造プロセスを複雑にすることなく、これら抵抗素子を形成することができる。本実施形態による半導体装置の発熱抵抗素子Rxの製造方法は、第1又は第2実施形態による半導体装置の抵抗素子MR1,MR2等の製造方法と同様であるため、ここでは説明を省略する。このように、本実施形態によれば、高抵抗で相対精度の小さい特性が求められる複数の抵抗素子の近傍に、抵抗ブリッジ回路に接続された発熱用抵抗素子を配置し、相対精度に応じて抵抗素子を加熱するので、素子サイズを拡大することなく相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。また、抵抗ブリッジ回路は、簡素な回路構成であり、工程数を増加せずに小面積で形成することができる。これにより、製造プロセスを大幅に変更することなく、低コストで、相対精度の小さい高抵抗の抵抗素子を実現することができる。[第4実施形態]第4実施形態による半導体装置及びその製造方法について図37及び図46を用いて説明する。図1乃至図36に示す第1乃至第3実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図37は、本実施形態による半導体装置の構造を示す平面図である。図38は、本実施形態による半導体装置の構造を示す概略断面図である。図39乃至図46は本実施形態による半導体装置の製造方法を示す工程断面図である。はじめに、本実施形態による半導体装置の構造について図37及び図38を用いて説明する。本実施形態による半導体装置は、シリコン基板10内に形成された不純物拡散領域74によって発熱用抵抗素子Rxが形成されているほかは、図8及び図9に示す第1実施形態による半導体装置と同様である。すなわち、発熱用抵抗素子Rxは、シリコン基板10内に形成された不純物拡散領域74の抵抗体層を有している。不純物拡散領域74の両端部には、金属シリサイド膜60が形成されている。配線68Aは、コンタクトプラグ66及び金属シリサイド膜60を介して不純物拡散領域74の一端部に電気的に接続されている。配線68Bは、コンタクトプラグ66及び金属シリサイド膜60を介して不純物拡散領域74の他端部に電気的に接続されている。これにより、配線68Aと配線68Bとの間に、発熱用抵抗素子Rxが形成されている。抵抗素子MR1,MR2及び抵抗素子R1,R2,R3,R4の抵抗体層42は、第1実施形態に示したように、メモリセルトランジスタのコントロールゲート及び周辺トランジスタのゲート電極と同一導電層のポリシリコン膜30により形成されている。次に、本実施形態による半導体装置の製造方法について図39乃至図46を用いて説明する。なお、本実施形態による半導体装置のメモリセルトランジスタ及び周辺トランジスタの製造方法は第1実施形態と同様であるため、ここでは図示を省略する。また、本実施形態の製造方法の説明では、スタックゲート構造のメモリセルトランジスタを有する半導体装置に適用した例を示すが、必ずしもスタックゲート構造のメモリセルトランジスタを有する半導体装置である必要はない。まず、図10乃至図15に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10に、素子分離絶縁膜12、各種ウェル、ゲート絶縁膜28等を形成する。この際、素子分離絶縁膜12は、発熱用抵抗素子Rxの形成領域にストライプ状の素子形成領域を画定するように形成する図39。次いで、全面に、例えばLPCVD法により、ポリシリコン膜30を堆積する図40。次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜30、ONO膜26、及びアモルファスシリコン膜24をパターニングし、メモリセル領域に、メモリセルトランジスタのフローティングゲート32及びコントロールゲート34を形成する。次いで、メモリセル領域に、スタックゲートをマスクとしてイオン注入を行い、スタックゲートの両側のシリコン基板10内に不純物拡散領域36を形成する。次いで、例えば熱酸化法により、スタックゲート及び抵抗体層70,42の側壁部分に、例えば膜厚10nm~20nm程度のシリコン酸化膜図示せずを形成する。このシリコン酸化膜は、メモリセルトランジスタの信頼性を向上するためのものである。次いで、全面に、例えばCVD法により例えば膜厚80nmのシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングし、スタックゲート及び抵抗体層70,42の側壁部分にシリコン窒化膜のサイドウォールスペーサ38を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜30をパターニングし、周辺トランジスタ形成領域にゲート電極40を形成する。また、抵抗素子形成領域に、抵抗素子MR1,MR2,R1,R2,R3,R4の抵抗体層42を形成する図41。次いで、フォトリソグラフィ及びイオン注入により、抵抗素子形成領域に選択的にイオン注入を行い、抵抗体層42に不純物を導入して抵抗値を所定値に調整する。なお、抵抗体層42に導入する不純物は、N型不純物でもよいし、P型不純物でもよい。ここでは、N型不純物を導入するものとする。次いで、フォトリソグラフィ及びイオン注入により、ゲート電極40をマスクとしてイオン注入を行い、ゲート電極40の両側のシリコン基板10内に不純物拡散領域44を形成する。次いで、フォトリソグラフィ及びイオン注入により、抵抗素子形成領域に選択的にイオン注入を行い、発熱用抵抗素子Rxの形成領域のシリコン基板10内に、不純物拡散領域76を形成する図42。なお、不純物拡散領域76は、抵抗体層42に不純物を導入する際に同時に形成してもよいし、不純物拡散領域44を形成する際に同時に形成してもよい。また、不純物拡散領域76に添加する不純物は、N型不純物でもよいし、P型不純物でもよい。次いで、全面に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を形成する。次いで、フォトリソグラフィにより、抵抗体層42上及び不純物拡散領域76上のシリサイドブロック絶縁膜の形成予定領域を覆うフォトレジスト膜46を形成する。次いで、フォトレジスト膜46をマスクとしてシリコン酸化膜を異方性エッチングし、ゲート電極40の側壁部分にサイドウォールスペーサ48を形成するとともに、抵抗体層42上及び不純物拡散領域76上にシリサイドブロック絶縁膜50を形成する図43。次いで、例えばアッシングにより、フォトレジスト膜46を除去する。次いで、メモリセル領域、N型トランジスタ形成領域及び抵抗素子形成領域に、スタックゲート及びゲート電極40をマスクとしてイオン注入を行う。これにより、スタックゲートの両側のシリコン基板10内及びゲート電極40の両側のシリコン基板10内に、不純物拡散領域52を形成する。また、発熱用抵抗素子Rxの形成領域のシリコン基板10内に、不純物拡散領域78を形成する。こうして、不純物拡散領域36,52によりメモリセルトランジスタのソース/ドレイン領域56を形成し、不純物拡散領域44,52により周辺N型トランジスタのソース/ドレイン領域58を形成する。また、不純物拡散領域76,78により、発熱用抵抗素子Rxの抵抗体層74を形成する。なお、このイオン注入により、コントロールゲート38、ゲート電極40、及びシリサイドブロック絶縁膜50で覆われていない領域の抵抗体層42にも、同時にN型不純物が添加される。次いで、P型トランジスタ形成領域に、ゲート電極をマスクとしてイオン注入を行い、周辺P型トランジスタのソース/ドレイン領域となる不純物拡散領域図示せずを形成する。なお、図41に示す工程の後に行うイオン注入において抵抗体層42にP型不純物を添加している場合には、シリサイドブロック絶縁膜50で覆われていない領域の抵抗体層42には、周辺P型トランジスタのソース/ドレイン領域の形成の際にN型不純物の代わりにP型不純物を添加する。次いで、サリサイドプロセスにより、コントロールゲート38上、ゲート電極40上、ソース/ドレイン領域56,58上、抵抗体層42上に、不純物拡散領域74上に、金属シリサイド膜60を形成する図45。次いで、全面に、例えばCVD法により、シリコン窒化膜及びシリコン酸化膜を堆積後、例えばCMP法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜/シリコン窒化膜の積層膜の層間絶縁膜62を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜62に、金属シリサイド膜60に達するコンタクトホール64を形成する。次いで、コンタクトホール64内に、金属シリサイド膜60に接続されたコンタクトプラグ66を形成する図46。この後、コンタクトプラグ66に接続される配線68A~68D等を形成し、本実施形態による半導体装置を完成する。このように、本実施形態によれば、高抵抗で相対精度の小さい特性が求められる複数の抵抗素子の近傍に、抵抗ブリッジ回路に接続された発熱用抵抗素子を配置し、相対精度に応じて抵抗素子を加熱するので、素子サイズを拡大することなく相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。また、抵抗ブリッジ回路は、簡素な回路構成であり、工程数を増加せずに小面積で形成することができる。これにより、製造プロセスを大幅に変更することなく、低コストで、相対精度の小さい高抵抗の抵抗素子を実現することができる。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、上記実施形態では、抵抗素子R1,R2,R3,R4により形成される抵抗ブリッジ回路の中央部に抵抗素子MR1,MR2及び発熱用抵抗素子Rxを配置しているが、各抵抗素子の配置はこれに限定されるものではない。少なくとも、抵抗素子MR1,MR2を加熱できる場所に発熱用抵抗素子Rxが配置されていればよく、抵抗ブリッジ回路は任意の場所に任意の態様で配置することができる。また、上記実施形態では、抵抗素子MR1,MR2と抵抗素子R1,R2,R3,R4を同一の導電層により形成したが、必ずしも同一の導電層により形成する必要はない。抵抗素子R1,R2,R3,R4の相対精度が、抵抗素子MR1,MR2の相対精度と同等又はそれよりも大きくなれば、これら抵抗素子を別々の導電層により形成してもよい。また、上記実施形態では、抵抗ブリッジ回路の平衡条件を満たすように抵抗素子R1,R2,R3,R4を設計する場合を示したが、必ずしも平衡条件を満たす必要はない。例えば、抵抗素子R1,R2,R3,R4の相対精度がゼロの場合にも発熱用抵抗素子Rxに電流が流れるようにし、抵抗素子MR1,MR2を常に加熱するようにしてもよい。この場合にも、相対精度が大きくなったときには発熱用抵抗素子Rxに流れる電流を大きくすることができる。また、上記実施形態の抵抗素子は、図1に示す電圧検出回路のみならず、相対精度の小さい抵抗素子が求められる種々の素子に適用することができる。また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。以上の実施形態に関し、更に以下の付記を開示する。付記1半導体材料により形成された複数の抵抗素子と、前記複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する2つの接続ノード間に前記加熱用抵抗素子が接続され、対向する他の2つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有することを特徴とする半導体装置。付記2付記1記載の半導体装置において、前記抵抗ブリッジ回路は、前記複数の抵抗素子の相対精度と同等又はそれよりも大きい相対精度となる抵抗素子により形成されていることを特徴とする半導体装置。付記3付記1又は2記載の半導体装置において、前記複数の抵抗素子と、前記抵抗ブリッジ回路を形成する抵抗素子とは、同一の導電層により形成されており、前記複数の抵抗素子の素子サイズは、前記抵抗ブリッジ回路を形成する抵抗素子の素子サイズと同等又はそれよりも大きいことを特徴とする半導体装置。付記4付記1乃至3のいずれか1項に記載の半導体装置において、前記複数の抵抗素子は、不純物が添加されたシリコン膜により形成されていることを特徴とする半導体装置。付記5付記1乃至4のいずれか1項に記載の半導体装置において、前記加熱用抵抗素子は、半導体基板内に形成された不純物拡散領域により形成されていることを特徴とする半導体装置。付記6付記5記載の半導体装置において、前記不純物拡散領域は、ウェルであることを特徴とする半導体装置。付記7付記1乃至4のいずれか1項に記載の半導体装置において、フローティングゲートとコントロールゲートが積層されたスタックゲートを有するメモリセルトランジスタを更に有し、前記複数の抵抗素子は、前記コントロールゲートと同一の導電層により形成されており、前記加熱用抵抗素子は、前記フローティングゲートと同一の導電層により形成されていることを特徴とする半導体装置。付記8付記1乃至4のいずれか1項に記載の半導体装置において、前記複数の抵抗素子及び前記加熱用抵抗素子は、トランジスタのゲート電極と同一の導電層により形成されていることを特徴とする半導体装置。付記9付記1乃至8のいずれか1項に記載の半導体装置において、前記抵抗ブリッジ回路は、平衡条件を満たすように設計されていることを特徴とする半導体装置。"