差動信号を受信し、シングルエンドのデータ信号を出力する差動入力インターフェース回路であって、正相データ入力信号が入力される正極入力端子と、負相データ入力信号が入力される負極入力端子とを有し、正相データ信号を出力する第1の差動アンプと、前記正相データ入力信号が入力される負極入力端子と、前記負相データ入力信号が入力される正極入力端子とを有し、負相データ信号を出力する第2の差動アンプと、正相クロック入力信号と負相クロック入力信号が入力され、シングルエンドのクロック信号を出力する第3の差動アンプと、前記正相データ信号と前記負相データ信号とを前記クロック信号に同期してラッチすることにより、ラッチ出力信号を出力するデータラッチ回路と、前記ラッチ出力信号より前記データ信号を生成し、生成した前記データ信号を出力するデータ生成回路とを備える差動入力インターフェース回路。前記データラッチ回路は、前記正相データ信号を前記クロック信号に同期してラッチして第1のラッチ出力信号を生成する第1のラッチ回路と、前記負相データ信号を前記クロック信号に同期してラッチして第2のラッチ出力信号を生成する第2のラッチ回路とを備え、前記データ生成回路は、前記正相データ信号と前記負相データ信号とから、前記正相データ信号および前記負相データ信号のどちらかを選択するための制御信号であるセレクト信号を生成するセレクト信号生成回路と、前記セレクト信号に基づいて前記第1のラッチ出力信号と前記第2のラッチ出力信号のどちらかを選択し、前記データ信号として出力するセレクタ回路とを備える請求項1記載の差動入力インターフェース回路。前記データラッチ回路は、前記正相データ信号を分周し、第1の分周回路出力信号を出力する第1の分周回路と、前記負相データ信号を分周し、第2の分周回路出力信号を出力する第2の分周回路と、前記第1の分周回路出力信号と前記第2の分周回路出力信号とを演算処理し、演算出力信号を出力する第1の演算回路と、前記演算出力信号を前記クロック信号に同期してラッチしてラッチ出力信号を出力する第3のラッチ回路とを備える請求項1記載の差動入力インターフェース回路。前記データラッチ回路は、前記正相データ信号を分周し、第3の分周回路出力信号を出力する第3の分周回路と、前記負相データ信号を分周し、第4の分周回路出力信号を出力する第4の分周回路と、前記第3の分周回路出力信号を前記クロック信号に同期してラッチして第4のラッチ出力信号を生成する第4のラッチ回路と、前記第4の分周回路出力信号を前記クロック信号に同期してラッチして第5のラッチ出力信号を生成する第5のラッチ回路とを備え、前記データ生成回路は、前記第4のラッチ出力信号と前記第5のラッチ出力信号とを演算処理し、前記データ信号を出力する第2の演算回路を備える請求項1記載の差動入力インターフェース回路。前記第1の差動アンプと前記第2の差動アンプとは、差動信号を受信して差動信号を出力する第1の全差動アンプを構成する請求項1記載の差動入力インターフェース回路。前記第1の差動アンプ、前記第2の差動アンプおよび前記第3の差動アンプは、同じ種類の回路で構成されている請求項1記載の差動入力インターフェース回路。差動の画像信号を受信し、表示パネルに駆動信号を出力する表示ドライバICであって、前記差動の画像信号を前記差動信号として受信し、シングルエンドのデータ信号を出力する請求項1から請求項6のいずれか1項に記載の差動入力インターフェース回路と、前記差動入力インターフェース回路から出力されるデータ信号を増幅する出力回路とを備える表示ドライバIC。請求項7記載の表示ドライバICと、前記表示ドライバICから出力される駆動信号により、画像を表示する表示パネルとを備える表示パネルモジュール。前記画像信号を出力する画像信号処理部と、前記画像信号処理部から出力された画像信号に従って画像を表示する請求項8に記載の表示パネルモジュールとを備える画像表示装置。しかしながら、これら従来の技術では、正相クロック信号、負相クロック信号共にデータ信号を安定して取り込めるタイミングを満足するようにデータ経路に遅延調整回路を設ける必要がある。ところが、より高速なデータ伝送では、データ信号の経路に遅延調整回路が設けられていると、その遅延調整回路に起因して、相対的にデータ信号とクロック信号の位相関係が崩れ、調整したタイミングから外れてしまうという懸念がある。そのために、より高速なデータ信号を受信するためには、差動クロックの片エッジでの伝送受信が求められる。しかしながら、差動クロックの片エッジで差動データ信号を受信する場合であっても、データ信号の経路に遅延調整回路が設けられていると、同様の懸念が発生する。本発明は、上記課題を解決するものであり、差動アンプで取り込んだデータ信号の経路に遅延調整回路を設けることなく、高速にデータ伝送が行われても、データ信号を、クロック信号との位相関係を保ったまま、安定的に受信することのできる差動入力インターフェース回路等を提供することを目的とする。前記課題を解決するために、本発明の一形態に関わる差動入力インターフェース回路は、差動信号を受信し、シングルエンドのデータ信号を出力する差動入力インターフェース回路であって、正相データ入力信号が入力される正極入力端子と、負相データ入力信号が入力される負極入力端子とを有し、正相データ信号を出力する第1の差動アンプと、前記正相データ入力信号が入力される負極入力端子と、前記負相データ入力信号が入力される正極入力端子とを有し、負相データ信号を出力する第2の差動アンプと、正相クロック入力信号と負相クロック入力信号が入力され、シングルエンドのクロック信号を出力する第3の差動アンプと、前記正相データ信号と前記負相データ信号とを前記クロック信号に同期してラッチすることにより、ラッチ出力信号を出力するデータラッチ回路と、前記ラッチ出力信号より前記データ信号を生成し、生成した前記データ信号を出力するデータ生成回路とを備える。このような構成により、データ経路に遅延調整回路を設けることなく、かつ、データラッチ回路はデータ信号の立ち上がり時では正相データ信号をクロック信号に同期してラッチし、データ信号の立ち下がり時では負相データ信号をクロック信号に同期してラッチする。よって、差動アンプにおける信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されるので、データ入力に用いる差動アンプの製造プロセス、電源電圧、温度、小振幅信号のコモンモード信号、小振幅信号の振幅によるDuty比のばらつきといった各種ばらつきに対して、ラッチ回路でのデータ信号のラッチにおけるタイミングマージンの減少が改善され、高速伝送の実現が可能となる。これにより、差動アンプで取り込んだデータ信号の経路に遅延調整回路を設けることなく、高速にデータ伝送が行われてきたデータ信号を、クロック信号との位相関係を保ったまま、安定的に受信することができる。具体的には、第1の態様として、前記データラッチ回路は、前記正相データ信号を前記クロック信号に同期してラッチして第1のラッチ出力信号を生成する第1のラッチ回路と、前記負相データ信号を前記クロック信号に同期してラッチして第2のラッチ出力信号を生成する第2のラッチ回路とを備え、前記データ生成回路は、前記正相データ信号と前記負相データ信号とから、前記正相データ信号および前記負相データ信号のどちらかを選択するための制御信号であるセレクト信号を生成するセレクト信号生成回路と、前記セレクト信号に基づいて前記第1のラッチ出力信号と前記第2のラッチ出力信号のどちらかを選択し、前記データ信号として出力するセレクタ回路とを備えてもよい。このような構成により、データ信号入力に用いる差動アンプの製造プロセス等の各種ばらつきに対して、データ信号の立ち上がり時では第1のラッチ回路で正相データ信号をクロック信号に同期してラッチし、データ信号の立ち下がり時では第2のラッチ回路で負相データ信号をクロック信号に同期してラッチする動作となるため、差動アンプにおける信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されることとなり、ラッチ回路でのデータ信号のラッチにおけるタイミングマージンの減少が改善され、高速転送の実現が可能となる。また、第2の態様として、前記データラッチ回路は、前記正相データ信号を分周し、第1の分周回路出力信号を出力する第1の分周回路と、前記負相データ信号を分周し、第2の分周回路出力信号を出力する第2の分周回路と、前記第1の分周回路出力信号と前記第2の分周回路出力信号とを演算処理し、演算出力信号を出力する第1の演算回路と、前記演算出力信号を前記クロック信号に同期してラッチしてラッチ出力信号を出力する第3のラッチ回路とを備えてもよい。このような構成により、データ信号入力に用いる差動アンプの製造プロセス等の各種ばらつきに対して、正相データ信号を分周した信号と負相データ信号を分周した信号とを演算し、その出力信号に対しクロック信号に同期してラッチする動作となるため、差動アンプにおける信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されることとなり、ラッチ回路でのデータ信号のラッチにおけるタイミングマージンの減少が改善され、高速転送の実現が可能になるとともに、上記第1の態様の回路構成におけるセレクタ回路とデータラッチ用のラッチ回路を削減することができるため、特性改善と回路規模が小さくなるコストメリットも実現することができる。また、第3の態様として、前記データラッチ回路は、前記正相データ信号を分周し、第3の分周回路出力信号を出力する第3の分周回路と、前記負相データ信号を分周し、第4の分周回路出力信号を出力する第4の分周回路と、前記第3の分周回路出力信号を前記クロック信号に同期してラッチして第4のラッチ出力信号を生成する第4のラッチ回路と、前記第4の分周回路出力信号を前記クロック信号に同期してラッチして第5のラッチ出力信号を生成する第5のラッチ回路とを備え、前記データ生成回路は、前記第4のラッチ出力信号と前記第5のラッチ出力信号とを演算処理し、前記データ信号を出力する第2の演算回路を備えてもよい。このような構成により、データ信号入力に用いる差動アンプの製造プロセス等の各種ばらつきに対して、正相クロック信号に同期して、正相データ信号が分周された信号が第6のラッチ回路においてラッチされるとともに、負相データ信号が分周された信号が第7のラッチ回路においてラッチされるため、差動アンプにおける信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されることになることに加えて、上記第2の態様の構成に比べて、より長いセットアップタイムが確保された周期の長いHiデータおよびLoデータが別々にラッチされるので、データが高速化された場合に更なるタイミング特性の改善が期待できる。また、前記第1の差動アンプと前記第2の差動アンプとは、差動信号を受信して差動信号を出力する第1の全差動アンプを構成してもよい。このような構成により、差動アンプを2つ用いる場合に比べ、入力容量が削減できるので、より高速動作が可能となる。また、前記第1の差動アンプ、前記第2の差動アンプおよび前記第3の差動アンプは、同じ種類の回路で構成されていてもよい。このような構成により、製造プロセスでのばらつき等が生じても、差動アンプの特性は同じ方向に変動するので、データ信号とクロック信号の相対関係は常に保たれ、高速な差動信号を安定して受信することができる。また、本発明は、差動の画像信号を受信し、表示パネルに駆動信号を出力する表示ドライバICであって、前記差動の画像信号を前記差動信号として受信し、シングルエンドのデータ信号を出力する上記差動入力インターフェース回路と、前記差動入力インターフェース回路から出力されるデータ信号を増幅する出力回路とを備える表示ドライバICとして実現してもよい。このような構成により、上述した特徴を有する差動入力インターフェース回路を備える表示ドライバICが実現される。また、本発明は、上記表示ドライバICと、前記表示ドライバICから出力される駆動信号により、画像を表示する表示パネルとを備える表示パネルモジュールとして実現してもよい。このような構成により、上述した特徴を有する差動入力インターフェース回路を具備した表示ドライバICを高速データ伝送が必要な表示パネルモジュールに使用することができる。また、本発明は、前記画像信号を出力する画像信号処理部と、前記画像信号処理部から出力された画像信号に従って画像を表示する上記表示パネルモジュールとを備える画像表示装置として実現してもよい。このような構成により、本発明で提案した差動入力インターフェース回路を用いた表示パネルモジュールは高精細化、大画面化が著しく、特に高速データ伝送が必要となっている画像信号処理部を備えたテレビセット等の画像表示装置に使用することができる。本発明により、差動アンプで取り込んだデータ信号の経路に遅延調整回路を設けることなく、高速にデータ伝送が行われてもデータ信号を、クロック信号との位相関係を保ったまま、安定的に受信することのできる差動入力インターフェース回路等が実現される。そして、本発明により、データ信号が入力される差動アンプの特性ばらつきによるタイミングマージンの減少を改善することができ、高速転送が可能となる。よって、PDP等の画像表示装置における高精細化、大画面化が進んできた今日において、高速にデジタルデータを受信するインターフェースとして、本発明の実用的価値は極めて高い。以下、本発明に関わる差動入力インターフェース回路、表示ドライバIC、表示パネルモジュールおよび画像表示装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、構成要素、構成要素の配置位置及び接続形態、手順、信号のタイミングなどは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。図1は、本発明の差動入力インターフェース回路1の回路構成を示すブロック図である。この差動入力インターフェース回路1は、差動信号一対の正相データ入力信号A1Pおよび負相データ入力信号A1Nを受信し、シングルエンドのデータ信号L13を出力する回路である。この差動入力インターフェース回路1は、1正相データ入力信号A1Pが入力される正極入力端子と、負相データ入力信号A1Nが入力される負極入力端子とを有し、正相データ信号PA11を出力する第1の差動アンプ差動アンプ103と、2正相データ入力信号A1Pが入力される負極入力端子と、負相データ入力信号A1Nが入力される正極入力端子とを有し、負相データ信号NA11を出力する第2の差動アンプ差動アンプ104と、3一対の正相クロック入力信号FXPと負相クロック入力信号FXNが入力され、シングルエンドの正相クロック信号FX11を出力する第3の差動アンプ差動アンプ105と、4正相データ信号PA11と負相データ信号NA11とを正相クロック信号FX11に同期してラッチすることにより、ラッチ出力信号PDを出力するデータラッチ回路303と、5ラッチ出力信号PDを受信してデータ信号L13を生成し、生成したデータ信号L13をデータ表示処理部等へ出力するデータ生成回路302とを備える。このような構成により、データ経路に遅延調整回路を設けることなく、かつ、データラッチ回路303はデータ信号A1P、A1Nの立ち上がり時では正相データ入力信号A1Pを正相クロック信号FX11に同期してラッチし、データ信号A1P、A1Nの立ち下がり時では負相データ入力信号A1Nを正相クロック信号FX11に同期してラッチする。これにより、差動アンプ103および104における信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されることになるので、データ入力に用いる差動アンプ103~105の製造プロセス、電源電圧、温度、小振幅信号のコモンモード信号、小振幅信号の振幅によるDuty比のばらつきといった各種ばらつきに対して、データラッチ回路303でのデータ信号A1P、A1Nのラッチにおけるタイミングマージンの減少が改善され、高速伝送の実現が可能となる。よって、差動アンプ103および104で取り込んだデータ信号A1P、A1Nの経路に遅延調整回路を設けることなく、高速にデータ伝送が行われてきたデータ信号を、クロック信号FXP、FXNとの位相関係を保ったまま、安定的に受信することができる。以下、本発明に係る差動入力インターフェース回路、および、その応用例の具体的な形態について、実施の形態1~4として、説明する。実施の形態1まず、本発明の実施の形態1における差動入力インターフェース回路を説明する。図2は本発明の実施の形態1における差動入力インターフェース回路10の回路図である。本実施の形態における差動入力インターフェース回路10は、図1に示された差動入力インターフェース回路1をより具体化した一例である。図1と同一の構成要素および対応する構成要素には同一の符号をしている。図1と相違する点を中心に説明する。本実施の形態では、データラッチ回路303は、第1のラッチ回路ここでは、フリップフロップ回路202と、第2のラッチ回路フリップフロップ回路203とから構成される。フリップフロップ回路202は、正相データ信号PA11を正相クロック信号FX11に同期してラッチし、非反転出力端子Qから、ラッチ出力信号PD11を出力する、例えば、D型フリップフロップである。フリップフロップ回路203は、負相データ信号NA11を正相クロック信号FX11に同期してラッチし、反転出力端子Qbarから、ラッチ出力信号PD12を出力する、例えば、D型フリップフロップ回路である。また、本実施の形態では、データ生成回路302は、大きく分けて、正相データ信号PA11と負相データ信号NA11とから、正相データ信号PA11および負相データ信号NA11のどちらかを選択するための制御信号であるセレクト信号S1を生成するセレクト信号生成回路分周回路204、分周回路205、EXOR回路601、遅延回路502で構成される回路と、そのセレクト信号S1に基づいてラッチ出力信号PD11およびPD12のどちらかを選択し、データ信号L13としてデータ表示処理部等へ出力するセレクタ回路301とを備える。分周回路204は、正相データ信号PA11を入力とし、2分周した後に、分周回路出力信号PA13を出力する分周回路である。分周回路205は、負相データ信号NA11を入力とし、2分周した後に、分周回路出力信号NA13を出力する分周回路である。EXOR回路601は、分周回路出力信号PA13およびNA13を入力とし、演算処理ここでは、排他的論理和をした後に、演算出力信号R1を出力する論理演算回路である。遅延回路502は、EXOR回路601からの演算出力信号R1を、後述する時間だけ遅延させ、セレクト信号S1として出力する遅延回路である。セレクタ回路301は、遅延回路502によって遅延させたセレクト信号S1によってフリップフロップ回路202の出力であるラッチ出力信号PD11とフリップフロップ回路203の出力であるラッチ出力信号PD12のどちらかを選択し、データ信号L13として出力するセレクタである。次に、以上のように構成された実施の形態1の差動入力インターフェース回路10について、以下その動作を説明する。図3は図2で示した実施の形態1における各信号のタイミングを示す駆動タイミングチャートである。外部より入力される正相クロック入力信号FXPおよび負相クロック入力信号FXNと正相データ入力信号A1Pおよび負相データ入力信号A1Nと、それらの入力に対して生成される、正相クロック信号FX11、正相データ信号PA11、負相データ信号NA11、分周回路出力信号PA13、分周回路出力信号NA13、演算出力信号R1、セレクト信号S1、フリップフロップ回路202からのラッチ出力信号PD11、フリップフロップ回路203からのラッチ出力信号PD12、セレクタ回路の出力であるデータ信号L13の波形が示されている。なお、本実施の形態における差動アンプ103、104および105は、全て同じ回路構成を備えるつまり、同じ種類の回路で構成されている。このような構成により、製造プロセスでの変動等による特性ばらつきが生じても差動アンプ103、104および105の特性は同じ方向に変動するので、データ信号A1P、A1Nとクロック信号FXP、FXNの相対関係は常に一定に保たれ、安定した高速動作が可能になる。また、説明容易化のため、外部より入力される正相クロック入力信号FXPおよび負相クロック入力信号FXNと正相データ入力信号A1Pおよび負相データ入力信号A1Nとが、図3に示すようなタイミングで入力されたとして、以下、説明する。この差動入力インターフェース回路10の入力である差動信号A1P、A1Nと出力であるシングルエンドのデータ信号L13に着目すると、差動信号A1P、A1Nが差動のクロック信号FXP、FXNに同期してシングルエンドのデータ信号L13に変換されていることが分かる。ここで、特徴的なことは、1データ経路に遅延調整回路を設けていない点、および、2正相データ信号PA11と負相データ信号NA11のいずれも正相クロック入力信号FXPに同期してラッチされることで、それぞれ、ラッチ出力信号PD11およびラッチ出力信号PD12が生成され、それらラッチ出力信号PD11およびラッチ出力信号PD12の一方が選択されて出力されている点である。この特徴について、フリップフロップ回路202および203のセットアップタイムの観点から詳細に説明する。いま、差動アンプ103、104および105は、いずれも、立ち上がり時として時間rの伝播遅延時間、立ち下がり時として時間f>rの伝播遅延時間を持っているとする。なお、差動アンプにおいては、その回路の構成上、一般的に、立ち上がり時の伝播遅延時間rと立ち下がり時の伝播遅延時間fとを同じにすることは難しい。また、正相クロック入力信号FXPと正相データ入力信号A1Pとは、正相データ入力信号A1Pおよび負相データ入力信号A1Nに対して、時間t1の時間差つまり、セットアップタイムとホールドタイムの位相差で入力されているものとする。正相データ信号PA11と負相データ信号NA11は、それぞれ、フリップフロップ回路202および203において、正相クロック信号FX11の立ち上がりエッジに同期してラッチされる。ここで、正相クロック信号FX11の立ち上がりエッジにてHiデータ信号をラッチすることを考える。クロック信号とデータ信号の時間関係は、差動アンプ103および104への入力前では、クロック信号の立ち上がりエッジに対するデータのセットアップタイムが時間t1だけあり十分であったが、差動アンプ103および104の通過後は、差動アンプ103および104のトランジスタ回路構成の特性上、データ信号のDuty比が変化するため、立ち上がり遅延時間rを立ち下がり遅延時間fより小にした差動アンプ103および104の通過後では、クロック信号の立ち上がりエッジに対するデータのセットアップタイムが時間t2よりも短い時間t3になってしまう。つまり、正相データ信号PA11については、セットアップタイムが時間t2だけあってデータ信号をラッチするのに十分であるのに対し、負相データ信号NA11については、セットアップタイムが時間t2よりも短い時間t3しか確保されず、データ信号をラッチできない恐れがある。同様に、Loデータ信号をラッチする場合も、負相データ信号NA11については、セットアップタイムが時間t2だけあってデータ信号をラッチするのに十分であるのに対し、正相データ信号PA11については、セットアップタイムが時間t2よりも短い時間t3しか確保されず、データ信号をラッチできない恐れがある。そこで、本実施の形態では、クロック信号に同期してHiデータ信号をラッチする場合は、正相データ信号PA11をフリップフロップ回路202によりラッチして得られるラッチ出力信号PD11を選択して出力し、Loデータ信号をラッチする場合は、負相データ信号NA11をフリップフロップ回路203によりラッチして得られるラッチ出力信号PD12を選択して出力している。これにより、差動アンプ103および104の通過時間としては、どちらも、立ち上がり時の伝播遅延時間rおよび立ち下がり時の伝播遅延時間fのうちの立ち上がり時の伝播遅延時間rとして扱えるので、セットアップタイムが十分確保された状態でデータ信号Hiデータ信号およびLoデータ信号を受信することが可能になる。ラッチ出力信号PD11とラッチ出力信号PD12のどちらを選択するかは、セレクタ回路301を用い、正相データ信号PA11が入力される分周回路204の分周回路出力信号PA13と負相データ信号NA11が入力される分周回路205の分周回路出力信号NA13をEXOR回路601にて排他的論理和演算をし、その結果である演算出力信号R1を遅延回路502にてタイミング調整一定時間だけ遅延されたセレクト信号S1によって選択され、データ信号L13として伝送される。以上のような回路構成にすることにより、本実施の形態の差動入力インターフェース回路10によれば、クロック信号に同期してHiデータ信号をラッチする場合は、正相データ信号PA11を正相クロック信号FX11に同期してラッチし、クロック信号に同期してLoデータ信号をラッチする場合は、負相データ信号NA11を正相クロック信号FX11に同期してラッチする動作となる。よって、差動アンプにおける信号の立ち上がり時の伝播遅延時間rおよび立ち下がり時の伝播遅延時間fのうちの立ち上がり時の伝播遅延時間rだけの影響を受けて差動信号がシングルエンド信号に変換され、差動アンプ103および104を介することによってデータ信号のDuty比の変化することによるフリップフロップ回路でのデータラッチのタイミングマージンの減少が改善され、高速転送の実現が可能となる。なお、本実施の形態の変形例として、図4に示す差動入力インターフェース回路1aのように、差動アンプ105に入力される一対の正相クロック入力信号FXPと負相クロック入力信号FXNについて、正相クロック入力信号FXPを差動アンプ105の負極入力端子に入力し、負相クロック入力信号FXNを差動アンプ105の正極入力端子に入力することもできる。このような構成にすることにより、クロック信号の立ち下がりエッジでのデータラッチが可能となり、クロック信号の立ち下がりエッジでデータをラッチする高速動作が可能な差動入力インターフェース回路1aが実現される。また、本実施の形態の別の変形例として、図5に示す差動入力インターフェース回路の1bのように、図1で示した差動アンプ103と差動アンプ104とを、差動の入力信号を受信して差動の出力信号を出力する第1の全差動アンプ全差動アンプ106として、一つにまとめることもできる。このような構成にすることにより、差動アンプを2つ用いる場合に比べ、入力容量が削減できるので、より高速動作が可能となる。更に、図5に示されるように、図1で示した差動アンプ105を全差動アンプ106と同じ構成の全差動アンプ107で構成することで、通常の差動アンプの場合実施の形態1と同様、製造プロセスでの変動等による特性ばらつきが生じても、データ入力信号用の差動アンプとクロック入力信号用の差動アンプのいずれもが同じタイプの全差動アンプで構成されるので、データ信号とクロック信号の相対関係は常に保たれるためより、タイミング特性としては改善される。実施の形態2次に、本発明の実施の形態2における差動入力インターフェース回路を説明する。図6は本発明の実施の形態2における差動入力インターフェース回路20の回路図である。本実施の形態における差動入力インターフェース回路20は、図1に示された差動入力インターフェース回路1をより具体化した一例である。図1と同一の構成要素および対応する構成要素には同一の符号をしている。図1と相違する点を中心に説明する。本実施の形態では、データラッチ回路303は、正相データ信号PA11を分周ここでは、2分周し、第1の分周回路出力信号分周回路出力信号PA14を出力する第1の分周回路分周回路207と、負相データ信号NA11を分周ここでは、2分周し、第2の分周回路出力信号分周回路出力信号NA14を出力する第2の分周回路分周回路208と、分周回路207からの分周回路出力信号PA14と分周回路208からの分周回路出力信号NA14とを演算処理ここでは、排他的論理和演算をし、演算出力信号DA11を出力する第1の演算回路EXOR回路602と、正相クロック信号FX11をタイミング調整一定時間だけ遅延して遅延クロック信号FX21を出力する遅延回路503と、EXOR回路602からの演算出力信号DA11を遅延クロック信号FX21に同期してラッチし、ラッチ出力信号PD13を出力する第3のラッチ回路フリップフロップ回路209とを備える。また、データ生成回路302は、ラッチ出力信号PD13を入力とし、電流増幅して、表示用のデータ信号L13をデータ表示処理部等へ出力するバッファアンプである。なお、このデータ生成回路302は、必ずしも、設けなくてもよい。ここで、分周回路207および208の初期状態として、非反転出力端子QはLo信号を出力しているものとする。次に、以上のように構成された実施の形態2の差動入力インターフェース回路20について、以下その動作を説明する。図7は図6で示した実施の形態2における各信号のタイミングを示す駆動タイミングチャートである。外部より入力される正相クロック入力信号FXPおよび負相クロック入力信号FXNと正相データ入力信号A1Pおよび負相データ入力信号A1Nと、それらの入力に対して生成される、正相データ信号PA11、負相データ信号NA11、分周回路出力信号PA14、分周回路出力信号NA14、EXOR回路602の演算出力信号DA11、遅延クロック信号FX21、フリップフロップ回路209の出力であるラッチ出力信号PD13の波形が示されている。なお、本実施の形態における差動アンプ103、104および105は全て同じ回路構成を備えるつまり、同じ種類の回路で構成されている。また、説明容易化のため、外部より入力される正相クロック入力信号FXPおよび負相クロック入力信号FXNと正相データ入力信号A1Pおよび負相データ入力信号A1Nとが図7に示すようなタイミングで入力されたとして、以下、説明する。この差動入力インターフェース回路20の入力である差動信号A1P、A1Nと出力のデータ信号L13に対応するラッチ出力信号PD13に着目すると、差動信号A1P、A1Nが差動のクロック信号FXP、FXNに同期してラッチ出力信号PD13に変換されていることが分かる。ここで、特徴的なことは、1データ経路に遅延調整回路を設けていない点、および、2正相データ信号PA11と負相データ信号NA11のいずれも2分周されることで、それぞれ、その立ち上がりエッジおよび立ち下りエッジのうち立ち上がりエッジだけの影響を受けた分周回路出力信号PA14および分周回路出力信号NA14が生成され、それら分周回路出力信号PA14および分周回路出力信号NA14の変化点を併せ持つ演算出力信号DA11が出力されている点である。この特徴について、フリップフロップ回路209のセットアップタイムの観点から詳細に説明する。いま、差動アンプ103、104および105は、いずれも、立ち上がり時として時間rの伝播遅延時間、立ち下がり時として時間fの伝播遅延時間を持っているとする。また、正相クロック入力信号FXPと正相データ入力信号A1Pとは、正相データ入力信号A1Pおよび負相データ入力信号A1Nに対して、時間t1の時間差つまり、セットアップタイムとホールドタイムの位相差で入力されているものとする。正相データ信号PA11と負相データ信号NA11は、それぞれ、分周回路207および208へ入力され、その出力である分周回路出力信号PA14と分周回路出力信号NA14とがEXOR回路602によって排他的論理和演算され、演算出力信号DA11となる。このような演算を行うことにより、演算出力信号DA11の立ち上がりエッジと立ち下がりエッジは正相データ入力信号FXPの立ち上がりエッジおよび立ち下がりエッジに対し時間rだけ遅延した波形となる。つまり、演算出力信号DA11は、差動アンプ103および104における信号の立ち上がり時の伝播遅延時間rおよび立ち下がり時の伝播遅延時間fのうちの立ち上がり時の伝播遅延時間rだけの影響を受けた波形をもつ。この演算出力信号DA11を、正相クロック信号FX11を遅延回路503によってタイミング調整された遅延クロック信号FX21に同期してフリップフロップ回路209にてラッチすることにより、Hiデータ信号をラッチする場合、Loデータ信号をラッチする場合共に十分なセットアップタイムt4を確保することができる。そして、このフリップフロップ回路209からのラッチ出力信号PD13はデータ生成回路302に入力され、データ信号L13として出力される。以上のような回路構成にすることにより、本実施の形態の差動入力インターフェース回路20によれば、差動アンプ103および104における信号の立ち上がり時の伝播遅延時間rだけの影響を受けた演算出力信号DA11を用いて差動信号がシングルエンドの信号に変換されるので、差動アンプを通過することで発生するDuty比が変化することによるラッチ回路でのデータラッチのタイミングマージンの減少を改善しつつ、実施の形態1で必要とされたセレクタ回路とデータ信号ラッチ用のラッチ回路を削減することができるため、特性改善と回路規模が小さくなるコストメリットの双方を実現することが可能となる。実施の形態3次に、本発明の実施の形態3における差動入力インターフェース回路を説明する。図8は本発明の実施の形態3における差動入力インターフェース回路30の回路図である。本実施の形態における差動入力インターフェース回路30は、図1に示された差動入力インターフェース回路1をより具体化した一例である。図1と同一の構成要素および対応する構成要素には同一の符号をしている。図1と相違する点を中心に説明する。本実施の形態では、データラッチ回路303は、正相データ信号PA11を分周ここでは、2分周し、第3の分周回路出力信号分周回路出力信号PA14を出力する第3の分周回路分周回路207と、負相データ信号NA11を分周ここでは、2分周し、第4の分周回路出力信号分周回路出力信号NA14を出力する第4の分周回路分周回路208と、正相クロック信号FX11をタイミング調整一定時間だけ遅延して遅延クロック信号FX21を出力する遅延回路504と、分周回路207からの分周回路出力信号PA14を遅延クロック信号FX21に同期してラッチする第4のラッチ回路フリップフロップ回路210と、分周回路208の分周回路出力信号NA14を遅延クロック信号FX21に同期してラッチする第5のラッチ回路フリップフロップ回路211により構成される。また、データ生成回路302は、フリップフロップ回路210からのラッチ出力信号PD14とフリップフロップ回路211からのラッチ出力信号PD15とを演算処理ここでは、排他的論理和演算をし、データ信号L13をデータ表示処理部等へ出力する第2の演算回路EXOR回路603により構成される。ここで、分周回路207および208の初期状態として、非反転出力端子QはLo信号を出力しているものとする。次に、以上のように構成された実施の形態3の差動入力インターフェース回路30について、以下その動作を説明する。図9は図8で示した実施の形態3における各信号のタイミングを示す駆動タイミングチャートである。外部より入力される正相クロック入力信号FXPおよび負相クロック入力信号FXNと正相データ入力信号A1Pおよび負相データ入力信号A1Nと、それらの入力に対して生成される、正相データ信号PA11、負相データ信号NA11、分周回路出力信号PA14、分周回路出力信号NA14、遅延クロック信号FX21、フリップフロップ回路210の出力であるラッチ出力信号PD14、フリップフロップ回路211の出力であるラッチ出力信号PD15、EXOR回路603の出力信号であるデータ信号L13の波形が示されている。なお、本実施の形態における差動アンプ103、104および105は全て同じ回路構成を備えるつまり、同じ種類の回路で構成されている。また、説明容易化のため、外部より入力される正相クロック入力信号FXPおよび負相クロック入力信号FXNと正相データ入力信号A1Pおよび負相データ入力信号A1Nとが図9に示すようなタイミングで入力されたとして、以下、説明する。この差動入力インターフェース回路30の入力である差動信号A1P、A1Nと出力のデータ信号L13に着目すると、差動信号A1P、A1Nが差動のクロック信号FXP、FXNに同期してデータ信号L13に変換されていることが分かる。ここで、特徴的なことは、1データ経路に遅延調整回路を設けていない点、および、2正相データ信号PA11と負相データ信号NA11のいずれも2分周されることで、それぞれ、その立ち上がりエッジおよび立ち下りエッジのうち立ち上がりエッジだけの影響を受けた分周回路出力信号PA14および分周回路出力信号NA14が生成され、それら分周回路出力信号PA14および分周回路出力信号NA14がフリップフロップ回路でラッチされている点である。この特徴について、フリップフロップ回路210および211のセットアップタイムの観点から詳細に説明する。いま、差動アンプ103、104および105は、いずれも、立ち上がり時として時間rの伝播遅延時間、立ち下がり時として時間fの伝播遅延時間を持っているとする。正相データ信号PA11と負相データ信号NA11は、それぞれ、分周回路207および208へ入力される。そして、分周回路207からの分周回路出力信号PA14はフリップフロップ回路210にて遅延クロック信号FX21に同期してラッチされ、一方、分周回路208からの分周回路出力信号NA14はフリップフロップ回路211にて遅延クロック信号FX21に同期してラッチされる。このような構成にすることにより、実施の形態2では、遅延クロック信号FX21に同期してHiデータとLoデータとをまとめた周期が短いデータ信号つまり、演算出力信号DA11をラッチしていたのに対し、本実施の形態では、セットアップタイムt5が確保された周期が長いHiデータおよびLoデータという別々データ信号つまり、分周回路出力信号PA14および分周回路出力信号NA14をそれぞれラッチするので、データが高速化された場合にタイミングマージンとして余裕が確保される。このような回路構成にすることにより、本実施の形態の差動入力インターフェース回路30によれば、実施の形態2における差動入力インターフェース回路20に比べ、遅延クロック信号FX21に同期して、正相データ入力信号つまり、分周回路出力信号PA14はフリップフロップ回路210において、一方、負相データ入力信号つまり、分周回路出力信号NA14はフリップフロップ回路211において、それぞれ、別々にラッチされるため、ラッチにおけるセットアップタイムがより十分に確保され、さらにデータが高速化された場合にタイミング特性を改善することができる。実施の形態4次に、本発明に係る差動入力インターフェース回路の応用例を、実施の形態4として、説明する。図10と図11は、いずれも、本発明に係る差動入力インターフェース回路を含む応用例の回路図である。図10は本発明の差動入力インターフェース回路を用いた表示ドライバICの回路構成を示すブロック図である。図10において、表示ドライバIC703は、差動の画像信号を受信し、表示パネルに駆動信号を出力する駆動用のICであって、複数対の差動入力信号正相データ入力信号A1Pおよび負相データ入力信号A1N、正相データ入力信号A2Pおよび負相データ入力信号A2N、、正相データ入力信号A6Pおよび負相データ入力信号A6Nを受信しラッチ出力信号PD17を出力する差動入力インターフェース回路710と、ラッチ出力信号PD17と正相クロック信号FX11を受信し、正相クロック信号FX11に同期してラッチ出力信号PD17をラッチして384ビットの並列信号に変換し、電流増幅して出力信号Y1~Y384を送信する出力回路706とによって構成される1チップのLSI等である。差動入力インターフェース回路710は、複数対の差動入力信号を受信し、ラッチ出力信号PD16を出力する差動入力回路704と、一対の差動クロック信号正相クロック入力信号FXPと負相クロック入力信号FXNを受信し、正相クロック信号FX11を出力する差動アンプ105と、差動入力回路704からのラッチ出力信号PD16と正相クロック信号FX11とを受信し、ラッチ出力信号PD17を出力するデータレジスタ705によって構成される。ここで、差動入力回路704は、実施の形態1~3における差動アンプ103および104、または、全差動アンプ106を、複数個集めた回路に相当する。また、データレジスタ705は、実施の形態1~3におけるデータラッチ回路303とデータ生成回路302とを併せた回路に相当する。差動入力インターフェース回路710から出力されるラッチ出力信号PD17は、上記実施の形態における差動入力インターフェース回路1、10、20および30が出力するデータ信号L13に相当する。つまり、上記実施の形態における差動入力インターフェース回路1、10、20および30は、一対の差動信号を1つのシングルエンドの信号に変換する回路であったが、本実施の形態における差動入力インターフェース回路710は、複数対の差動信号を複数の複数のシングルエンドの信号に変換する回路である。また、出力回路706は、データ表示処理部の一例であり、本実施の形態では、6ビットのラッチ出力信号PD17を384ビットのパラレルデータに変換するシフトレジスタと、シフトレジスタからの各出力信号を電流増幅することで出力信号Y1~Y384として表示パネル図示しないに出力するバッファアンプとを有するドライバ回路である。図11は、図10に示される表示ドライバIC703を用いた表示パネルモジュール707から成る画像表示装置ここでは、図12に示されるような外観を有するテレビセット708の構成を示すブロック図である。図11において、テレビセット708は、本発明に係る画像表示装置の一例であり、表示パネルモジュール707と、表示パネルモジュール707に表示させる画像信号を出力する画像信号処理部702とによって構成される。表示パネルモジュール707は、マトリックス状に画素が配置されたPDP等の表示パネル701、画像信号に応じて表示パネル701の画素を発光させる駆動信号を提供する、図10に示される表示ドライバIC703を実装した複数の表示ドライバモジュール709、表示パネル701の走査線を駆動する走査線駆動回路711によって構成される。表示ドライバモジュール709は画像信号処理部702から画像信号を受信し、その画像信号に応じて、表示パネル701の各画素ブロックを駆動して発光させる。このように、表示ドライバモジュール709に用いられる表示ドライバIC703の入力回路に、上記実施の形態における差動入力インターフェース回路1、10、20、30および710を用いることにより、半導体製造プロセスや電源電圧、差動信号の中心電圧、温度などの条件がある程度ばらついたとしても、高速データ伝送が必要な表示パネルモジュールに対処することができ、安定して高速に動作する画像表示装置テレビセット、パーソナルコンピュータのディスプレイ装置等を実現することができる。以上、本発明に係る差動入力インターフェース回路、表示ドライバIC、表示パネルモジュールおよび画像表示装置について、実施の形態1~4に基づいて説明したが、本発明は、このような実施の形態に限定されない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態の構成要素を任意に組み合わせて得られる形態も、本発明に含まれる。たとえば、実施の形態1~3における差動入力インターフェース回路は、1対の差動信号をシングルエンド信号に変換したが、図10に示される差動入力回路704のように、複数対の差動信号のそれぞれをシングルエンド信号に変換してもよい。そのためには、データ経路を構成する回路を複数セット設ければよい。また、実施の形態4における表示ドライバICは、1チップのLSIとして構成されたが、複数チップのICから構成されてもよい。このことは他の実施の形態についても同様である。つまり、いかなる範囲の回路を1チップのICとして集積化するかについては、適宜、設計事項として決定すればよい。また、本実施の形態における差動入力インターフェース回路、表示ドライバIC、表示パネルモジュールおよび画像表示装置は、固定の回路で実現されるだけでなく、再構成可能な回路で実現されてもよい。これにより、差動入力インターフェース回路を実装した後であっても、他の種類の差動入力インターフェース回路に変更することができる。