"アナログ制御信号により発振信号の周波数が制御される発振器と、前記発振信号の位相情報を検出してディジタルの位相情報を出力するディジタル位相検出部と、前記ディジタルの位相情報を微分してディジタルの周波数情報を出力する第1の微分部と、前記発振周波数を設定する周波数設定コードと前記ディジタルの周波数情報とを比較してディジタルの周波数誤差情報を出力する比較部と、前記周波数設定コードを微分して該周波数設定コードの傾きに対応する利得値と該利得値の逆数とを生成する第2の微分部と、前記比較部が出力したディジタルの周波数誤差情報に前記利得値を乗算する第1の乗算部と、前記第1の乗算部の乗算結果の高周波成分を除去するローパスフィルタ部と、前記ローパスフィルタ部の出力に前記利得値の逆数を乗算する第2の乗算部と、前記第2の乗算部の乗算結果をアナログの周波数誤差情報に変換するD/A変換部と、前記アナログの周波数誤差情報を積分してアナログの位相誤差情報に変換し、該アナログの位相誤差情報を前記アナログ制御信号として出力する積分器とを具備した信号生成回路。前記利得値の逆数を所定時間遅延させる遅延部をさらに具備し、前記第2の乗算部は、前記ローパスフィルタ部の出力に前記遅延部により遅延された前記利得値の逆数を乗算することを特徴とする請求項1記載の信号生成回路。前記D/A変換部の入力に対する出力のオフセットに対応する補償値を保持する保持部と、前記保持部が保持した前記補償値を前記第2の乗算部の乗算結果に加算する加算器とをさらに具備したことを特徴とする請求項1記載の信号生成回路。前記D/A変換部は、出力電流を流し出す第1の電流源および前記出力電流を引き込む第2の電流源を備え、前記D/A変換部の入力に対する出力のオフセットは、前記第1の電流源が流し出す電流の絶対値および前記第2の電流源が引き込む電流の絶対値の差分であることを特徴とする請求項3記載の信号生成回路。前記周波数設定コードを生成して前記比較部に入力するコード生成部をさらに備えたことを特徴とする請求項1記載の信号生成回路。前記第2の微分部の微分結果の正負に応じて前記利得値の値を補正する利得補正部をさらに具備したことを特徴とする請求項1記載の信号生成回路。アナログ制御信号により発振信号の周波数が制御される発振器と、前記発振信号を所定の分周比で分周する分周器と、前記分周器により分周された信号の位相情報を検出してディジタルの位相情報を出力するディジタル位相検出部と、前記ディジタルの位相情報を微分してディジタルの周波数情報を出力する第1の微分部と、前記発振周波数を設定する周波数設定コードと前記ディジタルの周波数情報とを比較してディジタルの周波数誤差情報を出力する比較部と、前記周波数設定コードを微分して該周波数設定コードの傾きに対応する利得値と該利得値の逆数とを生成する第2の微分部と、前記比較部が出力したディジタルの周波数誤差情報に前記利得値を乗算する第1の乗算部と、前記第1の乗算部の乗算結果の高周波成分を除去するローパスフィルタ部と、前記ローパスフィルタ部の出力に前記利得値の逆数を乗算する第2の乗算部と、前記第2の乗算部の乗算結果をアナログの周波数誤差情報に変換するD/A変換部と、前記アナログの周波数誤差情報を積分してアナログの位相誤差情報に変換し、該アナログの位相誤差情報を前記アナログ制御信号として出力する積分器と、前記分周器および前記ディジタル位相検出部に所定の基準信号を供給する基準信号発振部とを具備した発振器。請求項1ないし6のいずれか1項に記載の信号生成回路と、前記発振信号を送信信号として送信する送信部と、前記送信部が送信した送信信号が探知対象に反射して戻る受信信号および前記送信信号を乗算してビート信号を生成するミキサと、前記ビート信号を演算して前記探知対象までの距離データを生成する演算部とを具備したことを特徴とするレーダー装置。しかし、従来の方法では、電圧制御発振器の位相雑音の抑制やFMCW信号の線形性の維持が難しく、誤差を補正する手段が別途必要であるという問題があった。実施形態の信号生成回路、レーダー装置は、低雑音で高周波数精度かつ線形性の高いFMCW信号を得ることのできる信号生成回路、レーダー装置を提供することを目的としている。上記課題を解決するため、実施形態の信号生成回路は、アナログ制御信号により発振信号の周波数が制御される発振器を有している。この信号生成回路は、発振信号の位相情報を検出してディジタルの位相情報を出力するディジタル位相検出部と、ディジタルの位相情報を微分してディジタルの周波数情報を出力する第1の微分部と、発振周波数を設定する周波数設定コードとディジタルの周波数情報とを比較してディジタルの周波数誤差情報を出力する比較部とを有している。また、この信号生成回路は、周波数設定コードを微分して該周波数設定コードの傾きに対応する利得値と該利得値の逆数とを生成する第2の微分部と、比較部が出力したディジタルの周波数誤差情報に利得値を乗算する第1の乗算部と、第1の乗算部の乗算結果の高周波成分を除去するローパスフィルタ部と、ローパスフィルタ部の出力に利得値の逆数を乗算する第2の乗算部とを備えている。そして、この信号生成回路は、第2の乗算部の乗算結果をアナログの周波数誤差情報に変換するD/A変換部と、アナログの周波数誤差情報を積分してアナログの位相誤差情報に変換し、該アナログの位相誤差情報をアナログ制御信号として出力する積分器とを備えている。第1の実施形態以下、図1~図5を参照して、第1の実施形態の信号生成回路について詳細に説明する。図1に示すように、第1の実施形態に係る信号生成回路1は、アナログの制御電圧に応じて発振周波数が変化する電圧制御発振器10VCO10と、VCO10の出力信号を所定の分周数Nで分周する分周器12と、分周器12の出力信号から位相情報を検出してディジタル位相情報を出力するディジタル位相検出器14と、ディジタル位相検出器14が出力したディジタル位相情報を微分してディジタル周波数情報に変換する微分器16とを備えている。また、実施形態の信号生成回路1は、所定の周波数設定コードを生成するコード生成部18と、微分器16が出力したディジタル周波数情報とコード生成部18が生成した周波数設定コードとを比較してディジタルの誤差情報を出力する比較器20減算器と、ディジタルの誤差情報をアナログの誤差情報に変換してアナログ電流として出力する電流出力DA変換器30電流出力DAC30と、電流出力DAC30の出力電流を積分してVCO10の制御電圧を生成する積分器32とを備えている。さらに、実施形態の信号生成回路1は、コード生成部18が生成した周波数設定コードを微分して当該周波数設定コードの傾きに対応する利得値および当該利得値の逆数の値を生成する微分器19と、比較器20が出力したディジタルの誤差情報に微分器19が生成した利得値を乗算する乗算器22と、乗算器22の乗算結果に含まれる高周波成分を抑制するローパスフィルタ24LPF24と、LPF24の出力に微分器19が生成した利得値の逆数を乗算し得られたディジタルの誤差情報を電流出力DAC30に与える乗算器26とを備えている。なお、実施形態の信号生成回路1は、LPF24の出力を増幅または減衰する可変利得器28を備えてもよい。VCO10は、制御電圧Vctrlに基づいて時間に対して周波数が直線的に上下する特性のFMCW信号を生成する。分周器12は、VCO10の発振信号を所定の分周比Nで分周する。一般に、ディジタル位相検出器で信号の位相を直接検出できるのは、数GHz程度の周波数が限界となっている。そこで、分周器12は、VCO10の発振信号をディジタル位相検出器で位相検出可能な程度まで周波数を低くする。例えば、VCO10の発振信号が77GHz帯のミリ波レーダーのFMCW信号として用いられる場合、分周器12は、当該発振信号を32分周して2.4GHz程度の周波数の信号に変換する。ディジタル位相検出器14は、システムの基準信号Refの周期ごとに分周器12の出力信号の位相情報を検出し、ディジタルコードで出力する。ディジタル位相検出器14は、例えば、入力された信号のパルス数をカウントして出力するカウンタ回路や、入力された信号の立ち上がりエッジと基準信号Refの立ち上がりエッジとの時間差を検出してディジタルコードで出力する時間ディジタル変換器TDC:TimetoDigitalConverter、あるいはそれらを組み合わせることで実現することができる。微分器16は、ディジタル位相検出器14が出力したディジタルの位相情報を微分してディジタルの周波数情報に変換する。コード生成部18は、VCO10の発振信号の時間に対する周波数変化に対応した値を持つディジタル信号を生成して周波数設定コードとして出力する。周波数設定コードは、VCO10が発振すべき周波数変化に対応した値の変化を有し、例えば三角波やのこぎり波状に変化する。すなわち、図1に示す回路の負帰還ループの利得が十分高いとすれば、微分器16が出力する周波数情報は当該周波数設定コードに追従して変化するから、VCO10の出力周波数も周波数設定コードと同様に三角波やのこぎり波状に変化する。微分器19は、コード生成部18が生成した周波数設定コードを微分して、周波数設定コードの傾きに対応する値利得値を生成する。併せて、微分器19は、生成した利得値の逆数の値も生成する。例えば、周波数設定コードの傾きが1と-1とを繰り返す三角波であれば、微分器19は1と-1とを交互に出力することになる。比較器20は、コード生成部18が生成した周波数設定コードと微分器16が出力した周波数情報との差分を演算し、誤差情報として出力する。乗算器22は、比較器20が出力したディジタル誤差情報と微分器19が生成した利得値とを乗算してLPF24に与える。LPF24は、乗算器22の乗算結果に含まれる高周波成分を除去するフィルタであり、PLL回路のLPFとして機能する。乗算器26は、LPF24の出力と微分器19が生成した利得値の逆数とを乗算して可変利得器28に与える。すなわち、比較器20が出力した誤差情報は、乗算器22により一定の値に変換されてからLPF24に与えられ、LPF24を通過した後に乗算器26により元の誤差情報に戻される。可変利得器28は、乗算器26により復元された誤差情報の振幅成分が所定のレベルとなるように増幅減衰処理する。可変利得器28は、省略しても構わない。電流出力DAC30は、乗算器26が出力したディジタルの誤差信号をアナログの誤差信号に変換し、アナログ電流として出力する。積分器32は、例えばキャパシタなどからなり、電流出力DAC30が出力する電流を電圧に変換する作用をする。積分器32により変換された電圧は、制御電圧VctrlとしてVCO10に与えられる。なお、電流出力DACは、電圧出力DACによっても実現することができる。この場合、積分器32は、オペアンプ回路、抵抗器、キャパシタで構成されるアナログ電圧積分器により構成し、その出力をVCO10の制御電圧とすればよい。比較器20が出力する誤差情報が一定かつ正の値である場合、積分器32をなすキャパシタには一定の電流が流れ込むから、時間に対して一定の割合で増加する制御電圧Vctrlを得ることができる。その結果、VCO10は、時間に対して単調に周波数が高くなる発振信号を生成する。ディジタル位相検出器14から電流出力DAC30までの各要素の演算は、ディジタル情報ディジタル信号の演算であり、ディジタル回路を用いて実現される。したがって、VCO10の発振周波数の線形性に影響を与える要素をディジタル処理により実現するから、抵抗器やキャパシタなどのアナログ受動素子が不要となり、回路やFMCW信号の安定性が向上する。また、受動素子の素子ばらつき等による誤差が発生しないため、高精度な演算を実現することができる。なお、積分器32までをディジタル回路で実現することもできる。この場合、積分したディジタルコードを電圧出力のDA変換器でアナログ制御電圧に変換するか、積分したディジタルコードを用いて直接ディジタル制御発振器DCO:DigitallyControlledOscillatorを制御する形態をとればよい。ただし、実施形態の信号生成回路1をFMCWレーダーに用いる場合、VCOの制御信号は時間に対してほぼ直線的に変化する必要がある。図1に示すように積分器32をキャパシタなどのアナログ回路で実現した場合、電流出力のディジタルアナログ変換器は時間に対してほぼ一定の電流を出力するように構成すればよいから、比較的低い動作速度で実現することが可能である。すなわち、VCOの制御電圧を電流出力DACおよびアナログの積分器の組み合わせにより生成する方が消費電力を削減し歪を抑え精度の高い発振信号を得ることができる。第1の実施形態の原理続いて、図2を参照して第1の実施形態の信号生成回路1の原理を説明する。図2は、図1に示した信号生成回路1の伝達関数を示している。図2において、φFMCWはFMCW信号の位相雑音、φRは基準信号Refの位相雑音、φnRは基準信号の位相雑音、Nは分周器12の分周数、φnTDCはディジタル位相検出器14で発生する量子化雑音、γは乗算器22の利得、HLPFはLPF24の伝達関数、1/γは乗算器26の利得、Dgainは可変利得器28の利得、KDACは電流出力DAC30の利得、φnDACは電流出力DAC30で発生する量子化雑音、KSは積分器32の利得、frefは基準信号の周波数、KVCOはVCO10の利得、φnVCOはVCO10で発生する位相雑音である。図2における開ループ一巡伝達関数HOPは、数式1で表される。また、φnRから出力への雑音伝達関数NTFR、φnTDCから出力への雑音伝達関数NTFTDC、φnDACから出力への雑音伝達関数NTFDAC、φnVCOから出力への雑音伝達関数NTFVCOは、それぞれ数式2~5にて表される。すなわち、NTFR、NTFTDC、NTFDACはローパスフィルタの特性、NTFVCOはハイパスフィルタの特性になるため、基準信号Ref、ディジタル位相検出器14、電流出力DAC30で発生する雑音については高周波成分が抑制され、VCO10で発生する雑音については低周波成分が抑制されることがわかる。すなわち、信号生成回路1はPLLループを形成する。第1の実施形態の動作続いて、図1ないし5を参照して第1の実施形態の信号生成回路1の動作について説明する。図3に示すように、VCO10の発振信号の一部は、分周器12により分周されてディジタル位相検出器14に送られる。ディジタル位相検出器14は、分周された発振信号から位相情報を検出してディジタル位相情報を微分器16に送る。微分器16は、ディジタル位相情報をディジタル周波数情報に変換して比較器20に与える。比較器20は、コード生成部18が生成した周波数設定コードとディジタル周波数情報とを比較してディジタルの誤差情報を出力する。一方、微分器19は、コード生成部18が生成した周波数設定コードを微分して得た利得値を乗算器22に与えるとともに、当該利得値の逆数を乗算器26に与える。ここで、図3に示すように周波数設定コードが、傾きが1と-1とを繰り返す三角波であり、利得が1であったとすると、乗算器22は、ディジタル誤差情報に1または-1を乗算し、乗算器26は、ディジタル誤差情報に1または-1を乗算することになる。乗算器22は、比較器20が出力したディジタル誤差情報に1または-1を乗算する。乗算器22が乗算する値の極性は周波数設定コードの傾きと対応するから、乗算器22の出力は、一定の値をとることになる。乗算器22の出力はLPF24を経て乗算器26に与えられる。乗算器26は、LPF24の出力に1または-1を乗算する。乗算器26が乗算する値の極性も周波数設定コードの傾きと対応するから、乗算器26の出力は、元のディジタル誤差情報に戻されることになる。乗算器26から出力されたディジタル誤差情報は、可変利得器28を経て電流出力DAC30に送られる。電流出力DAC30は、ディジタルの誤差情報をアナログの誤差情報に変換して対応するアナログ電流を積分器32に供給する。積分器32は、供給された電流を電圧に変換してVCO10に与える。前述の通り、信号生成回路1はPLLループを形成するから、VCO10は、コード生成部18が生成する周波数設定コードに従いFMCW信号を生成する。図3は、周波数設定コードとして三角波を与えることで、周波数fref×FCW×Nの周波数のFMCW信号が得られることを示している。ここで、図4および5を参照して、第1の実施形態の信号生成回路の作用を説明する。図4は、比較例として、微分器19、乗算器22および26を具備しない構成の信号生成回路9を示し、図5は、実施形態の信号生成回路1を示している。図4に示すように、微分器19、乗算器22および26を具備しない構成の信号生成回路9では、コード生成部18が三角波形状の周波数設定コードを生成すると図中a、比較器20は、矩形波形状の周波数誤差情報を出力する同b。ここで、LPF24は、過渡応答特性を有するから、矩形波状に変化する周波数誤差情報の立ち上がりと立ち下がりのセトリングで遅延を生じさせてしまう同c。特に、周波数設定コードの傾きが最も大きく変化する時間傾きが正から負負から正へ変化する領域において当該遅延が顕著となり、VCO10が出力するFMCW信号の周波数誤差所望のFMCW信号の周波数変化とのズレが大きくなってしまう同de。図5に示すように、第1の実施形態の信号生成回路1では、微分器19図示省略、乗算器22および26を具備している。コード生成部18が三角波形状の周波数設定コードを生成すると図中a、比較器20は、矩形波形状の周波数誤差情報を出力する同b。ここで、乗算器22が周波数誤差情報に周波数設定コードの傾きに応じた利得値利得γを1とすると1または-1を乗算すると同c、乗算結果として一定の値が得られる同d。こうして得られた一定の値は、LPF24の過渡応答の影響を受けないので、LPF24による過渡応答の要素を排除することが可能となる同e。乗算器26がLPF24の出力に当該利得値の逆数利得をγとすると1または-1を乗算すると同f、乗算器26の出力は、立ち上がりと立ち下がりが劣化していない元の矩形波形状をもった周波数誤差情報となる同g。すなわち、LPF24の前後で周波数設定コードの傾きに応じた利得値およびその逆数を用いた乗算を行うことで、LPF24を通過する誤差情報を一定の値へと変換させる。これにより、LPF24による過渡応答の影響を排除することができる。なお、図5に示す例では、周波数設定コードの傾きが正のときは1、負のときは-1を乗算しているが、これには限定されない。周波数設定コードが負のときに1、正のときに-1としても同様の効果が得ることができる。第1の実施形態の信号生成回路1によれば、ADPLLの2点変調で多く用いられている、フィードフォワードパスにおいてセトリング劣化の補正を行う従来の方式と比較すると、2つのパスの正確な利得調整の必要がなくなる。そのため、VCO10の出力に非線形性がある場合でも、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。また、この実施形態の信号生成回路によれば、ディジタル位相検出器から電流出力DACまでの演算を、ディジタル回路を用いて実現するので、演算部に抵抗器やキャパシタなどの受動素子が不要となり、回路やFMCW信号の安定性を向上することができる。さらに、受動素子の素子ばらつき等による誤差が発生しないため、回路規模を削減し高精度な演算を実現することができる。さらに、この実施形態の信号生成回路によれば、制御電圧を電流出力DACおよびキャパシタからなる積分器により生成するので、回路規模と消費電力を削減し歪を抑え精度の高い発振信号を得ることができる。第2の実施形態次に、図6を参照して第2の実施形態の信号生成回路2について説明する。第2の実施形態の信号生成回路2は、第1の実施形態の信号生成回路1における微分器19の出力に、セレクタ42および44を追加したものである。以下の説明において、第1の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。図6に示すように、第2の実施形態の信号生成回路2では、セレクタ42および44を備えている。セレクタ42および44は、入力された信号微分器19が出力する利得値およびその逆数の極性に応じて、特定の値を出力するように構成されている。すなわち、セレクタ42および44は、微分器19の微分結果の正負に応じて利得値を補正し、周波数の上昇時と下降時とで異なる利得値を出力する。図6に示す例では、微分器19が1および-1を出力すると、セレクタ42は、1および-α利得α=1を乗算する傾き/αを乗算する傾きに変換して乗算器22に与える。同様に、微分器19が1および-1を出力すると、セレクタ44は、1および-1/αに変換して乗算器26に与える。図6に示すように、コード生成部18が周波数の上昇時と下降時とで傾きの絶対値が異なるのこぎり波形状の周波数設定コードを生成する場合図中a、微分器19は、正負でパルス幅や振幅の異なる周波数変化設定コードを出力する同b。これは、周波数設定コードの傾きの絶対値が、周波数が上昇するときと下降するときとで異なるからである。そこで、セレクタ42および44は、周波数の上昇時と下降時の傾きの違いを補正するため、利得値およびその逆数の入力に応じて補正した値を出力するように構成される。例えば、周波数設定コードの周波数上昇時の傾きが1、同じく下降時の傾きが-αである場合、セレクタ42は、周波数設定コードの傾きに応じて1または-αを乗算器22に与える。その結果、乗算器22の乗算結果は、一定の値を得ることができる同c。こうして得られた一定の値は、LPF24の過渡応答の影響を受けないので、LPF24による過渡応答の要素を排除することが可能となる。この場合、セレクタ44は、周波数設定コードの傾きに応じて1または-1/αを乗算器26に与える。乗算器26がLPF24の出力に周波数設定コードの傾きの逆数に応じて1または-1/αを乗算すると、乗算器26の出力は、元の周波数誤差情報となる同d。すなわち、周波数設定コードの傾きが周波数の上昇と下降とで傾きが異なる場合でも、LPF24を通過する誤差情報を一定の値へと変換させることができ、LPF24による過渡応答の影響を排除することが可能となる。なお、上記の例では、セレクタ42が1と-αとを乗算器22に与えているが、これには限定されない。周波数設定コードの正の傾きを負の傾きで正規化した値をαとしてもよい。すなわち、セレクタ42において正の傾きのときに1、負の傾きのときに-αを出力とした場合は、セレクタ44では、傾きが正のときに1、負のときに-1/αを出力する。あるいは、セレクタ42で周波数設定コードの負の傾きのとき1、正の傾きのときに-αを出力した場合は、セレクタ44では、周波数設定コードの傾きが負のときは1を、正の傾きのときは-1/αを出力する。この実施形態の信号生成回路では、周波数設定コードの傾きが周波数の上昇と下降とで異なる場合であっても、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。第3の実施形態次に、図7ないし9を参照して第3の実施形態の信号生成回路3について説明する。第3の実施形態の信号生成回路3は、第1の実施形態の信号生成回路1における微分器19の出力の一方に、遅延器52を追加したものである。以下の説明において、第1の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。図7に示すように、第3の実施形態の信号生成回路3では、微分器19の一方の出力と乗算器26との間に遅延器52が配設されている。遅延器52は、微分器19が出力する利得値の逆数値を所定時間遅延させて乗算器26に与える。すなわち、遅延器52は、微分器19が出力した利得値を乗算器22に与えるタイミングと、同じく利得値の逆数を乗算器26に与えるタイミングとを調節することができる。第3の実施形態の動作ここで、図8および9を参照して、第3の実施形態の信号生成回路3の動作を説明する。図8は、第1の実施形態の信号生成回路1における信号波形を示し、図9は、第3の実施形態の信号生成回路3における信号波形を示している。図8に示すように、信号生成回路1におけるLPF24の遅延τが無視できない大きさである場合を仮定する。コード生成部18が三角波形状の周波数設定コードを生成すると図中a、比較器20は、矩形波形状の周波数誤差情報を出力する同b。ここで、乗算器22が周波数誤差情報に微分器19が出力した利得値例えば1または-1を乗算すると同c、乗算結果として一定の値が得られる同d。ただし、LPF24は、通過する信号に遅延τを生じさせるから、乗算器26に入力される周波数誤差情報は、時刻t1から遅延τだけ遅れたものとなる同e。乗算器26は、正しい所望周波数を得るため、乗算器22により一定の値に変換した周波数誤差情報を元の波形の周波数誤差情報に復元する必要がある。すなわち、乗算器26は、乗算器22において1を乗じた周波数誤差情報には1を、同じく-1を演算した周波数誤差情報には-1を乗じる必要がある同f。しかし、LPF24の演算において遅延τが発生すると、乗算器26による乗算タイミングがずれてしまう。例えば、乗算器26が、乗算器22により1を乗算した周波数誤差情報に-1を、同じく-1を乗じた周波数誤差情報に1を乗じてしまうことが生じ得ることになる同g。この場合、誤った周波数誤差情報が電流出力DAC30に与えられてしまい、遅延時間内での周波数誤差が増大してしまうことになる同hi。また、LPF24内の演算に遅延がある場合、図2に示す小信号伝達特性の利得1γが、1γesτとなってしまい、設計値と実際のPLLとでループ特性が変化してしまう問題が生じる。一方、図9に示すように、第3の実施形態の信号生成回路3では、遅延器52を備えて乗算器26において利得値の逆数を乗算するタイミングを調整することができる。コード生成部18が三角波形状の周波数設定コードを生成すると図中a、比較器20は、矩形波形状の周波数誤差情報を出力する同b。ここで、乗算器22が周波数誤差情報に周波数設定コードの傾きに応じた信号例えば1または-1を乗算すると同c、乗算結果として一定の値が得られる同d。LPF24は、通過する信号に遅延τを生じさせるから、乗算器26に入力される周波数誤差情報は、時刻t1から遅延τだけ遅れたものとなる同e。遅延器52は、利得値の逆数を遅延τ分遅延させて乗算器26に与える同f。その結果、乗算器26による利得値の逆数の乗算タイミングが乗算器22による利得値の乗算タイミングと正しく一致し同g、周波数誤差を低減することができる同h。すなわち、LPF24の演算で生じる遅延τと同じ時間分遅延させたタイミングで乗算器26が乗算処理を行うので、LPF24の遅延に起因する周波数誤差を低減し、設計時のループ特性を得ることが可能となる。すなわち、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。第4の実施形態次に、図10を参照して第4の実施形態の信号生成回路4について説明する。第4の実施形態の信号生成回路4は、第2の実施形態の信号生成回路2における微分器19の出力の一方に、第3の実施形態の信号生成回路3における遅延器52を組み合わせたものである。以下、第2および第3の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。図10に示すように、第4の実施形態の信号生成回路4では、微分器19の一方の出力とセレクタ44との間に遅延器52が配設されている。遅延器52は、微分器19が出力する利得値の逆数を所定時間遅延させてセレクタ44に与える。すなわち、遅延器52は、微分器19が出力した利得値をセレクタ42に与えるタイミングと、同じく利得値の逆数をセレクタ44に与えるタイミングとを調節することができる。この実施形態の信号生成回路では、第3の実施形態と同様に、周波数設定コードの傾きが周波数の上昇時と下降時とで異なる場合であっても、LPF24の遅延に起因する周波数誤差を低減し、設計時のループ特性を得ることが可能となる。すなわち、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。第5の実施形態次に、図11ないし13を参照して第5の実施形態の信号生成回路5について説明する。第5の実施形態の信号生成回路5は、第3の実施形態の信号生成回路3における電流出力DAC30の前段に保持部62および加算器64をさらに備えたものである。以下の説明において、第3の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。図11に示すように、第5の実施形態の信号生成回路5は、保持部62と、加算器64と、オフセット補償部66とを備えている。保持部62は、FMCW変調を開始する前において固定周波数にロックした状態で電流出力DAC30に与えられる入力コードを保持する。加算器64は、保持部62により保持されたデータと可変利得器28あるいは乗算器26の出力とを加算する。オフセット補償部66は、保持部62のコード保持を制御する。第5の実施形態の信号生成回路5の初期動作において、オフセット補償部66は、コード生成部18を制御して、電流出力DAC30が一定の周波数で発振するよう一定のコードを生成させる。その後、信号生成回路5のPLLループによりVCO10の発振周波数がロックされるが、その際、オフセット補償部66は、保持部62に電流出力DAC30に与えられるコードを保持させる。保持部62が当該コードを保持した後、オフセット補償部66は、コード生成部18を制御して、VCO10が所定のFMCW信号を生成するよう、例えば三角波形状の周波数設定コードを生成させる。以後、保持部62は、読み出し専用メモリとして機能し、加算器64は、保持部62が保持しているデータを電流出力DAC30への入力コードに加算してオフセットを補償する。オフセット補償部は以下のように動作してオフセットを算出してもよい。第5の実施形態の信号生成回路5の初期動作において、オフセット補償部66は、コード生成部18を制御して傾きの絶対値が等しい三角波を出力させる。その後、信号生成回路5のPLLループによりVCO10の発振周波数がロックされ、VCO10は三角波を出力する。その後、オフセット補償部66は、傾きが正のときに電流出力DAC30に与えられるコードと傾きが負のときに電流出力DAC30に与えられるコードを保持部62に保持させる。オフセット補償部66は保持部62に入力された2つのコードの平均値を演算し、求めたオフセットを保持部62で保持させる。以後、保持部62は、読み出し専用メモリとして機能し、加算器64は、保持部62が保持しているデータを電流出力DAC30への入力コードに加算してオフセットを補償する。第5の実施形態の動作図12および13を参照して、第5の実施形態の信号生成回路5の動作を説明する。図12では、電流出力DAC30として2つの電流源IupIdnを直列に組み合わせた例を示している。すなわち、電流出力DAC30に1が入力されると、電流出力DAC30の電流源Iupが機能して電流を流し出し、同じく-1が入力されると、電流出力DAC30の電流源Idnが機能して電流を引き抜く。図12に示す第3の実施形態の信号生成回路3では、電流出力DAC30の電流源にミスマッチがあって周波数誤差情報にオフセットがある場合、LPF24の前後に乗算器を挿入してもオフセットがあることでLPF24を通過する信号を固定値にすることができず、セトリング遅延を抑制することができない。ここで、電流出力DAC30において積分器32に電流を流し出す電流源Iupと、同じく積分器32から電流を引き抜く電流源Idnとの間にミスマッチがあると仮定する。すなわち、電流源Iupが流し出す電流の絶対値と電流源Idnが引き抜く電流の絶対値の差が生じているものと仮定する。この場合、固定の周波数にロックするとき、電流出力DAC30は、積分器32に電流を流さないから、電流出力DAC30の入力コードにOTWoffというオフセットが生ずる。すると、比較器20が出力する周波数誤差信号にもオフセットΔoffが生じてしまうから、FMCW変調を行ったときの周波数誤差情報は、Δoffを中心にΔoffΔpulseとΔoff-Δpulseの値をとる矩形波形状となる図中a。この場合、周波数誤差情報のオフセットΔoffに起因して、乗算器22により微分器19が出力した利得値を乗算したとしても、LPF24に入力される周波数誤差情報が一定の値とならなくなってしまう同b。そのため、LPF24はセトリング遅延を発生させることになり同cd、結果として出力周波数誤差が大きくなってしまう同e。このように、電流出力DAC30の入力コードにオフセットが生じてしまうと、乗算器22および26の組み合わせによりセトリング遅延を抑制する効果が低減してしまう。そこで、図13に示すように、第5の実施形態の信号生成回路5では、電流出力DAC30に与えられる入力コードを保持する保持部62を備えて、かかるオフセット補償を可能にしている。第5の実施形態の信号生成回路5の初期動作において、コード生成部18は、電流出力DAC30が一定の周波数で発振するよう一定のコードを生成する。その後、信号生成回路5のPLLループによりVCO10の発振周波数がロックされるが、その際、予め初期値として0を保持していた保持部62は、電流出力DAC30に与えられるコードを保持する。すなわち、電流出力DAC30において電流源Iupと電流源Idnとの間にミスマッチがある場合、電流出力DAC30の入力コードにOTWoffというオフセットを生ずるが、保持部62はこのオフセットOTWoffを保持する。初期段階では、比較器20が出力する周波数誤差信号にオフセットΔoffが生じる。しかし、加算器64が保持部62の保持するコード図中aを電流出力DAC30の入力へ加算すると同b、LPF24に入力される周波数誤差情報に含まれるオフセットが補償されるので図中c、LPF24に入力される周波数誤差情報が一定の値となる同d。そのため、LPF24はセトリング遅延を発生することがなく同e、周波数設定コードの傾きの逆数を乗じた後も正しい矩形波形状の周波数誤差情報を得ることができる同f。その結果、出力周波数誤差を抑えることが可能となる同g。回路のPLLがロックすると、最終的には周波数誤差情報のオフセットΔoffも0とすることができる。このように、第5の実施形態の信号生成回路5によれば、電流出力DAC30の電流源にミスマッチがある場合でも、LPF24の前後段に挿入した乗算器22および26を有効に機能させ、LPF24に起因するセトリングの劣化を防いで周波数誤差を抑制することができる。すなわち、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。なお、上記した例では、第3の実施形態の信号生成回路3に保持部62および加算器64を追加しているが、これには限定されない。第1の実施形態の信号生成回路1に保持部62および加算器64を追加しても同様の効果を得ることができる。第6の実施形態次に、図14を参照して第6の実施形態の信号生成回路6について説明する。第6の実施形態の信号生成回路6は、第4の実施形態の信号生成回路4に、第5の実施形態の信号生成回路5における保持部62および加算器64を組合わせたものである。以下の説明において、第4および第5の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。この実施形態の信号生成回路では、周波数設定コードの傾きが周波数の上昇と下降とで異なる場合に、電流出力DAC30の電流源にミスマッチが存在している場合でも、LPF24の前後段に挿入した乗算器22および26を有効に機能させ、LPF24に起因するセトリングの劣化を防いで周波数誤差を抑制することができる。すなわち、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。なお、上記した例では、第4の実施形態の信号生成回路4に保持部62および加算器64を追加しているが、これには限定されない。第2の実施形態の信号生成回路2に保持部62および加算器64を追加しても同様の効果を得ることができる。第7の実施形態次に、図15を参照して、第7の実施形態に係るレーダー装置について説明する。この実施形態に係るレーダー装置は、第1~第6の実施形態に係る信号生成回路1~6を利用したものである。そこで、第1~第6の実施形態と共通する要素は共通する符号を付して示し、共通する説明を省略する。図15に示すように、この実施形態に係るレーダー装置7は、第1~第6の実施形態に係る信号生成回路1-7、電力増幅部72、送信アンテナANT1、受信アンテナANT2、高周波増幅部74、結合器CPL、ミキサ76、ローパスフィルタ78、増幅部80、A/D変換部82ADC82、バンドパスフィルタ84BPF84、周波数変換部86、フーリエ変換部88を備えている。電力増幅部72は、信号生成回路1-6の発振信号を所定の電力まで増幅する送信用アンプである。送信アンテナANT1は、電力増幅部72が増幅した高周波信号を空間に放射する。受信アンテナANT2は、送信アンテナANT1から送信されレーダー装置7の探知あるいは計測対象物Xが反射した反射信号を受信する。高周波増幅部74は、受信アンテナANT2が受信した反射信号を所定のレベルまで増幅する。高周波増幅部74は、例えば、LNALowNoiseAmplifierなど高い周波数に適した増幅器を用いることが望ましい。結合器CPLは、信号生成回路1-6の出力信号電力増幅部72の入力の前段を分岐する。なお、結合器CPLに代えて、信号生成回路1-6の出力を直接分岐してもよい。ミキサ76は、高周波増幅部74が増幅した反射信号と結合器CPLが分岐した発振信号とを乗算する。反射信号の周波数をfr発振信号の周波数をftとすると、ミキサ76は、frftと|fr-ft|の信号を出力する。ローパスフィルタ78は、ミキサ76の出力のうち、|fr-ft|の周波数のビート信号のみを通過させる。併せて、ローパスフィルタ78は、後段のA/D変換の折り畳み周波数以上の信号を除去する作用もする。増幅部80は、後段のアナログデジタル変換に必要なレベルまでビート信号を増幅する。ADC82は、増幅部80が増幅したビート信号をA/D変換する。BPF84は、フリッカ雑音の雑音成分をディジタル的に除去するとともに、アナログ段階のローパスフィルタ78で除去し切れなかった高周波成分をディジタル的に除去する。その結果、BPF84は、ビート信号の信号成分のみを取り出すことになる。周波数変換部86は、得られたビート信号の信号成分をフーリエ変換に適した周波数に変換する。フーリエ変換部88は、ビート信号の信号成分から送信した発振信号と受信した反射信号との時間差を算出して探知対象までの距離を算出する演算を行う。この実施形態によれば、第1~第6の実施形態に係る信号生成回路を用いたので、低雑音で高周波数精度かつ線形性の高いFMCW信号を用いたレーダー装置を実現することができる。本発明のいくつかの実施形態を説明したが,これらの実施形態は,例として提示したものであり,発明の範囲を限定することは意図していない。これら新規な実施形態は,その他の様々な形態で実施されることが可能であり,発明の要旨を逸脱しない範囲で,種々の省略,置き換え,変更を行うことができる。これら実施形態やその変形は,発明の範囲や要旨に含まれるとともに,特許請求の範囲に記載された発明とその均等の範囲に含まれる。"