"半導体ウェーハのアライメントマーク形成領域に凹部を形成する工程と、前記凹部を絶縁膜で埋め込む工程と、前記絶縁膜に前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、エッチングにより前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成する工程とを有することを特徴とするアライメントマークの形成方法。前記アライメントマークが周期的に設けた凹部からなり、前記エッチング工程において、凹部の底面が前記半導体ウェーハに達しないようにエッチングすることを特徴とする請求項1に記載のアライメントマークの形成方法。前記アライメントマークが周期的に設けた凹部からなり、前記エッチング工程において、凹部の底面において前記半導体ウェーハが露出するまでエッチングすることを特徴とする請求項1に記載のアライメントマークの形成方法。前記凹部を埋め込んだ絶縁膜をエッチングして第2の凹部を形成したのち、前記第2の凹部を半導体層で埋め込む工程と、前記アライメントマークの形成工程において、前記半導体層を貫通し、前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成することを特徴とする請求項1に記載のアライメントマークの形成方法。デバイス形成領域に設けたデバイスパターンと、アライメントマーク形成領域に設けた埋込絶縁膜と、前記埋込絶縁膜に形成され、前記デバイスパターンの段差量より大きな段差量を有するアライメントマークとを有することを特徴とする半導体ウェーハ。しかしながら、特許文献1の場合には、デバイスパターンとアライメントマークの領域の深さ方向の材料構造は同一であるため、同一エッチングにおいてデバイスパターンとアライメントマークのエッチング量を個別にコントロールすることは困難である。したがって、アライメントマークとして必要な段差量がデバイス形成のために必要な段差量よりも大きい場合には、シリコン基板のエッチング段差によるアライメントマークの適用は困難になる。また、新たに形成した絶縁膜段差によるアライメントマークはデバイスパターンと同時に形成したアライメントマークではないため直接合わせと同等の重ね合わせ精度を得られないという問題がある。さらに、絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程では、デバイスパターンとアライメントマークの段差はシリコン基板が露出しているためエピタキシャル成長層で埋め込まれてしまう。シリコン基板とエピタキシャル成長層とのエッチングレートは同等であるため、シリコン基板のアライメントマーク段差形状を正確に保持したままエピタキシャル成長層を除去することが困難であるという問題がある。また、特許文献2の提案でも、デバイスパターンとアライメントマークの領域の深さ方向の材料構造は同一であるため、同一エッチングにおいてデバイスパターンとアライメントマークのエッチング量を個別にコントロールすることは困難である。したがって、アライメントマークとして必要な段差量がデバイス形成のために必要な段差量よりも大きい場合には、シリコン基板のエッチング段差によるアライメントマークの適用は困難であるという問題がある。さらに、絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程では、シリコン基板のアライメントマーク段差形状を正確に保持したままエピタキシャル成長層を除去することは困難であるという問題がある。また、特許文献3の提案では、絶縁膜を阻止膜とする選択成長埋込構造を形成する工程において、アライメントマークはデバイスパターンと同時に形成したマークではないため、直接合わせと同等の重ね合わせ精度を得られないという問題がある。このように、直接合わせの場合には、エッチングレートの関係でアライメントマーク段差形状を正確に保持したままアライメントマークの段差を埋め込んでいる膜を除去することは困難であるという問題がある。また、仮に、アライメントマークの段差を埋め込んでいる膜を除去できたとしても、アライメントマーク段差の形状劣化によりアライメントマークの検出精度の向上が見込めないという問題がある。一方、デバイスパターンとアライメントマークを同時に形成しないようにすれば、アライメントマークの段差量をデバイスパターンとして必要な段差量より大きくすることは可能になる。或いは、アライメントマーク段差を形成している膜とアライメントマークの段差を埋め込んでいる膜とのエッチングレートを変えるといった対応は可能である。しかし、この場合には、別のデバイスパターンを重ねるための露光工程でのアライメントは間接合わせとなるために所望のアライメントマークの検出精度の向上が見込めないという問題がある。したがって、本発明は、デバイスパターンと同時に形成したアライメントマークを精度良く検出することを目的とする。開示する一観点からは、半導体ウェーハのアライメントマーク形成領域に凹部を形成する工程と、前記凹部を絶縁膜で埋め込む工程と、前記絶縁膜に前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、エッチングにより前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成する工程とを有することを特徴とするアライメントマークの形成方法が提供される。また、開示する別の観点からは、デバイス形成領域に設けたデバイスパターンと、アライメントマーク形成領域に設けた埋込絶縁膜と、前記埋込絶縁膜に形成され、前記デバイスパターンの段差量より大きな段差量を有するアライメントマークとを有することを特徴とする半導体ウェーハが提供される。開示のアライメントマークの形成方法及び半導体ウェーハによれば、デバイスパターンと同時に形成したアライメントマークを精度良く検出することが可能になる。ここで、図1乃至図9を参照して、本発明の実施の形態のアライメントマーク及びその形成方法を説明する。図1は本発明の実施の形態のアライメントマークの概念的構成図であり、図1aは平面図であり、図1bは図1aにおけるA-A′を結ぶ一点鎖線に沿った概念的断面図である。図1に示すように、半導体基板11のアライメントマーク形成領域10にデバイスパターンの段差量より深い凹部13を形成し、この凹部13を絶縁膜14で埋め込み、この絶縁膜14にアライメントマーク17を設ける。この場合のアライメントマーク17の段差量は、後の露光工程におけるアライメントに必要な最小段差量より大きな段差量とする。この場合の半導体基板11は、典型的にはシリコン基板であるが、GaAs等の化合物半導体基板やSiGe基板等の他の半導体基板でも良い。また、絶縁膜14は、典型的にはSiO2膜であるが、製造工程との整合性の観点からSiN等の他の絶縁膜を用いても良い。このように、デバイスパターンの段差量より深い凹部13にアライメントマーク17を形成しているので、デバイスパターン領域を絶縁膜で埋め込んでも、アライメントマーク17が絶縁膜で完全に埋め込まれることはなく、アライメントマークの検出が容易である。また、デバイスパターンを選択エピタキシャル成長法により半導体層で埋め込む場合にも、アライメントマーク17は絶縁膜14で形成されているので、アライメントマーク領域に半導体層は成長しないので、アライメントマークを精度良く検出することができる。なお、アライメントマーク17の底部は半導体基板11に達していても良く、この場合には、アライメントマーク17にも半導体層が選択成長するが、デバイスパターンより段差量が大きいので、アライメントマーク17が完全に埋め込まれることはない。したがって、十分余裕ある段差量を確保することができるので、アライメントマーク17の検出が容易になる。次に、図2及び図3を参照して、本発明の実施の形態のアライメントマークの形成方法を説明するが、ここでは、選択エピタキシャル成長後の露光工程で用いるアライメントマークの形成方法として説明する。まず、図2aに示すように、デバイス形成領域の半導体基板11の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン12を形成する。次いで、図2bに示すように、レジストパターン12をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量1d2の凹部13をエッチングにより形成する。次いで、図2cに示すように、SiO2等の絶縁膜14で埋め込んだのち、デバイス形成領域における絶縁膜14の厚さが1d1になるようにCMP法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜14の厚さは1d3となる。次いで、図3dに示すように、絶縁膜14上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン15を形成する。次いで、図3eに示すように、レジストパターン15をマスクとして絶縁膜14をエッチングすることによって埋込用凹部16とアライメントマーク17を同時に形成する。この時、シリコンと絶縁膜のエッチングレートの差を用いて、アライメントマーク形成領域において絶縁膜14を過剰エッチングすることによって半導体基板11を露出させない深さ1d4のアライメントマークを形成する。次いで、図3fに示すように、レジストパターン15を除去したのち、選択エピタキシャル成長法により半導体を成長させて、埋込用凹部を半導体層18で埋め込む。この時、アライメントマーク17の底部は絶縁膜14であるので成長阻止膜となり、半導体層は成長しない。次に、アライメントマーク17の深さ等に関する関係を説明する。まず、デバイス形成領域における絶縁膜14、即ち、選択成長阻止膜の厚さ1d1を要求されるデバイス性能を満たす条件をもとに決定する。このエッチング量をkとすると、1d1=k>0となる。図3eにおける絶縁膜14のエッチングでは、デバイスパターン領域の被エッチング領域は、絶縁膜14の残渣を全て取り除いて半導体基板11を完全に露出させておく必要がある。そこで、絶縁膜14のエッチングは、絶縁膜14を膜厚kだけエッチングしたあと余分に行う。この余分に行うエッチングをオーバーエッチングという。1d1の値を決定したら、次に、1d4の値を決定する。1d4は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な段差量を確保するための絶縁膜14のエッチング量である。この絶縁膜14のエッチング量1d4は、以下の二つの観点から決定する。まず、第一の観点から、絶縁膜14のエッチング量1d4は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な段差量以上の大きさが必要である。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、1d4の最小値も、1d1の値と並んで最初に決定するものである。ここでは、事前に決定した選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要なアライメントマークの最小段差量をnとし、1d4≧n>0とする。次に、第二の観点から、絶縁膜14のエッチング量1d4は、デバイスパターン領域の絶縁膜14の被エッチング量よりも大きな量が必要である。アライメントマーク17の絶縁膜14の被エッチング領域とデバイスパターン領域の絶縁膜14の被エッチング領域は同時にエッチングが行われるため、どちらの絶縁膜14の被エッチング領域もデバイスパターン領域の絶縁膜に対するオーバーエッチングに晒される。このデバイスパターン領域の絶縁膜14に対するオーバーエッチングによりエッチングされるアライメントマーク形成領域における絶縁膜14のエッチング量をt1とし、t1≧0とする。アライメントマーク形成領域の絶縁膜14の被エッチング領域は、半導体基板11を露出させないようにする必要があり、デバイスパターン領域の絶縁膜14に対するオーバーエッチング終了後にも絶縁膜14が存在していなければならない。即ち、デバイスパターン領域の被エッチング領域では膜厚kの絶縁膜14のエッチングが終了して半導体基板11が露出した状態となっているオーバーエッチング中も、アライメントマーク17の被エッチング領域では絶縁膜14のエッチンが行われている。したがって、デバイスパターン領域の絶縁膜14のエッチング条件から決定するアライメントマーク17の絶縁膜14のエッチング量1d4は、kとt1の和に等しく、1d4=kt1>0である。ここで、上述の二つの観点から求めた絶縁膜14のエッチング量1d4の値である、アライメントマーク17の絶縁膜14のエッチング量kt1と、アライメントマークとして使用するために必要なアライメントマークの最小段差量をnとの大小を比較する。kt1≧nであるなら、デバイスパターン領域の絶縁膜のエッチング条件により露光工程において必要なアライメントマークの最小段差は形成されるので、1d4は、1d4=kt1≧n>0即ち、1d4=kt1>0である。なお、kt1<nであるなら、デバイスパターン領域の絶縁膜14のエッチング条件では、露光工程において必要なアライメントマークの最小段差nは形成されず不足しているので、アライメントマーク17の絶縁膜14のエッチング量を追加しなければならない。このアライメントマーク17の絶縁膜14の追加のエッチングは、デバイスパターン領域の絶縁膜14に対するオーバーエッチングを延長することで行う。ここで、デバイスパターン領域の被エッチング領域の絶縁膜14のオーバーエッチングによりエッチングされる膜厚t1と区別するため、アライメントマーク17における延長して行うオーバーエッチングによりエッチングされる絶縁膜14の膜厚をt2とする。kt1<nの場合にアライメントマーク17の最小段差nとして不足する絶縁膜14のエッチング量は、n-kt1であるので、必要となるt2の量は、t2≧n-kt1>0である。したがって、1d4は、1d4=kt1t2≧n>0即ち、1d4=kt1t2>0である。次に、1d4の値が決定したら、更に、アライメントマーク形成領域における絶縁膜14の膜厚1d3の値を決定する。アライメントマーク17の絶縁膜14の被エッチング領域は半導体基板11を露出させないようにする必要があるので、1d3は1d4より大きな値であることが必要である。したがって、1d3>1d4である。kt1≧nであるなら、1d4=kt1>0であるので、1d3>1d4の関係から、1d3>kt1>0である。また、kt1<nであるなら、1d4=kt1t2>0であるので、1d3>kt1t2>0である。この1d3の値が決定したら、最後に、凹部13を形成するためのエッチング量1d2の値を決定する。凹部13を予め形成する目的は、デバイスパターン領域の被エッチング領域にある膜厚kの絶縁膜14をオーバーエッチングする条件でエッチングを行っても、アライメントマーク形成領域において半導体基板11を露出させないためである。したがって、1d2は、アライメントマーク形成領域の絶縁膜の膜厚1d3と、選択的エピタキシャル成長の阻止膜として使用する絶縁膜14の膜厚1d1との差に等しく、1d2=1d3-1d1である。kt1≧nであるなら、1d3>kt1>0であるので、1d2=1d3-1d1となり、1d1=kであるので、1d2=1d3-1d1>kt1-k>0即ち、1d2>t1>0である。また、kt1<nであるなら、1d3>kt1t2>0であるので、1d2=1d3-1d1>kt1t2-k>0即ち、1d2>t1t2>0である。このような関係を有するアライメントマーク17を形成することによって、選択エピタキシャル成長工程において埋込用凹部16を半導体層18で埋め込んだ場合にも、アライメントマーク17には半導体層は成長しないので最少段差nを保つことができる。次に、図4及び図5を参照して、本発明の実施の形態のアライメントマークの他の形成方法を説明する。ここでも、選択エピタキシャル成長後の露光工程で用いるアライメントマークの形成方法として説明する。まず、図4aに示すように、デバイス形成領域の半導体基板11の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン12を形成する。次いで、図4bに示すように、レジストパターン12をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量2d2の凹部13をエッチングにより形成する。次いで、図4cに示すように、SiO2等の絶縁膜14で埋め込んだのち、デバイス形成領域における絶縁膜14の厚さが2d1になるようにCMP法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜14の厚さは2d3となる。次いで、図5dに示すように、絶縁膜14上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン15を形成する。次いで、図5eに示すように、レジストパターン15をマスクとして絶縁膜14をエッチングすることによって埋込用凹部16とアライメントマーク19を同時に形成する。この時、シリコンと絶縁膜のエッチングレートの差を用いて、アライメントマーク形成領域において絶縁膜14を過剰エッチングすることによって半導体基板11が露出する深さ2d4のアライメントマーク19を形成する。次いで、図5fに示すように、レジストパターン15を除去したのち、選択エピタキシャル成長法により半導体を成長させて、埋込用凹部を半導体層18で埋め込む。この時、アライメントマーク17の底部には半導体基板11が露出しているので、半導体層20が成長する。次に、アライメントマーク19の深さ等に関する関係を説明する。まず、デバイス形成領域における絶縁膜14、即ち、選択成長阻止膜の厚さ1d1、半導体層18の埋め込み量2g1、半導体層20の埋め込み量2g2を決定する。これらの値は、要求されるデバイス性能を満たす条件をもとに決定する。ここで、絶縁膜14の膜厚2d1をkとすると、阻止膜として使用する絶縁膜14の膜厚は半導体の選択的エピタキシャル成長による半導体層18の埋め込み量2g1及び半導体層20の埋め込み量2g2と同等であるので、2d1=k>02g1=k>02g2=k>0である。この絶縁膜14のエッチングでは、デバイスパターン領域の被エッチング領域は、絶縁膜14の残渣を全て取り除いてシリコン基板を完全に露出させておく必要がある。そこで、絶縁膜14のエッチングは、絶縁膜14を膜厚kだけエッチングしたあと余分に行う。この余分に行うエッチングをオーバーエッチングという。2d12g12g2の値を決定したら、次に、最終的なアライメントマーク19の深さ2d5の値を決定する。2d5は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な絶縁膜による段差量である。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、2d5の最小値も、2d12g12g2の値と並んで最初に決定するものである。ここでは、事前に決定した選択エピタキシャル成長工程以降に行う露光工程において必要なアライメントマークの最小段差量をnとし、2d5≧n>0とする。2d5の値を決定したら、更に、アライメントマーク19を形成するための絶縁膜14のエッチング量2d4の値を決定する。この2d4は、選択的エピタキシャル成長による半導体層20の埋め込み量2g2と、選択的エピタキシャル成長工程以降に行う露光工程において必要となる段差量2d5との和以上の値を必要とする。したがって、2d4≧2g22d5であり、ここでは、2g2=k>0、2d5≧n>0であるので、2d4≧2g22d5≧kn>0即ち、2d4≧kn>0である。また、デバイスパターン領域の絶縁膜14に対するオーバーエッチングによりエッチングされるアライメントマーク形成領域における絶縁膜14のエッチング量t1を、t1≧0とする。ここで、t1と、選択的エピタキシャル成長工程以降に行う露光工程において必要なアライメントマークの最小段差量nの大小を比較する。t1≧n>0であるなら、2d4は、2d4=kt1とすることで、2d4=kt1≧kn>0より2d4≧kn>0を満たすことができる。したがって、デバイスパターン領域の絶縁膜14に対するオーバーエッチングにより、選択的エピタキシャル成長工程以降に行う露光工程において必要なアライメントマーク19の最小段差量nを形成することができる。一方、t1<nであるなら、デバイスパターン領域の絶縁膜14のエッチング条件では露光工程において必要なアライメントマーク17の最小段差は形成されず不足しているので、アライメントマーク形成領域の絶縁膜14のエッチング量を追加しなければならない。このアライメントマーク形成の絶縁膜14の追加のエッチングは、デバイスパターン領域の絶縁膜14に対するオーバーエッチングを延長することで行う。ここで、デバイスパターン領域において半導体基板11を完全に露出させておくためのオーバーエッチングによる絶縁膜14のエッチング量t1と区別するため、アライメントマークの最小段差を形成するためのオーバーエッチング量をt2とする。t1<nの場合にアライメントマークの最小段差として不足する絶縁膜14のエッチング量は、n-t1であるので、必要となるt2の量は、t2≧n-t1>0と表すことができる。したがって、2d4は、2d4=kt1t2とすることで、2d4=kt1t2≧kn>0より2d4≧kn>0を満たすことができる。2d4の値が決定したら、アライメントマーク形成領域における絶縁膜14の膜厚2d3を決定する。アライメントマーク形成領域における絶縁膜14の被エッチング領域は半導体基板11を露出させる必要があるので、2d3は2d4と同等の値であることが必要である。したがって、2d3=2d4である。t1>n>0であるなら、2d4=kt1>0であるので、2d3=kt1>0である。一方、t1<nであるなら、2d4=kt1t2>0であるので、2d3=kt1t2>0である。2d3の値が決定したら、最後に、凹部13のエッチング量である2d2の値を決定する。凹部13を形成する目的は、オーバーエッチングした場合に、凹部13における絶縁膜14の厚さがデバイスパターン領域の絶縁膜14より厚く、且つ、凹部13の底部において半導体基板11が露出した状態となるようにするためである。したがって、2d2は、選択的エピタキシャル成長により半導体層20で埋まることのないアライメントマーク19を形成するために必要なアライメントマーク領域の絶縁膜14の膜厚2d3と、選択的成長阻止膜として使用する絶縁膜14の膜厚2d1との差に等しく、2d2=2d3-2d1である。t1>n>0であるなら、2d1=k、2d3=kt1>0であるので、2d2=2d3-2d1>kt1-k>0即ち、2d2=t1>0である。一方、t1<nであるなら、2d3=kt1t2>0であるので、2d2=2d3-2d1>kt1t2-k>0即ち、2d2=t1t2>0である。このように、アライメントマーク形成領域の絶縁膜の膜厚2d3を、アライメントマークとして使用するために必要な段差量と半導体層20の埋め込み量2g2との和より大きくしているので、選択的成長工程後に、アライメントマークが消失することがない。したがって、選択成長阻止膜として使用した絶縁膜14によるデバイスパターン上の所望する位置に新たなデバイスパターンを形成する場合にも、アライメントマーク段差が形状を維持でき、本来の良好な重ね合わせ精度を維持することが可能になる。次に、図6乃至図9を参照して、本発明の実施の形態のアライメントマークの更に他の形成方法を説明する。ここでは、絶縁膜による埋め込み構造形成後に、半導体基板をエッチングして形成したデバイスパターン上の所望する位置に新たなデバイスパターンを形成する場合のアライメントマークの形成工程として説明する。まず、図6aに示すように、デバイス形成領域の半導体基板11の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン12を形成する。次いで、図6bに示すように、レジストパターン12をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量3d2の凹部13をエッチングにより形成する。次いで、図6cに示すように、SiO2等の絶縁膜21で埋め込んだのち、デバイス形成領域において絶縁膜14が完全に除去されるように、CMP法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜14の厚さは3d3となる。次いで、図7dに示すように、デバイス形成領域の半導体基板11の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン22を形成する。次いで、図7eに示すように、レジストパターン22をマスクとして絶縁膜14をエッチングすることによって深さが3d6の凹部23を形成する。次いで、図7fに示すように、多結晶シリコン等の多結晶半導体を堆積させたのち、半導体基板11が露出するまでCMP法によって平坦化処理して、凹部23を多結晶半導体層24で埋め込む。次いで、図8gに示すように、デバイスパターン形成領域においてはデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン25を形成する。次いで、図8hに示すように、レジストパターン25をマスクとして半導体基板11をエッチングして深さが3d1の埋込用凹部27を形成すると同時に、多結晶半導体層24をエッチングして絶縁膜21に達する凹部26を形成する。この時、アライメントマークは絶縁膜21で停止するので深さ3d7は3d6と等しくなる。次いで、図8iに示すように、レジストパターン25を除去したのち、デバイスパターン形成領域を完全に覆うとともに、凹部26を露出する開口部を有するレジストパターン28を形成する。次いで、図9jに示すように、レジストパターン28をマスクとしてエッチングすることによって絶縁膜14の露出部をエッチングしてより深い凹部29を形成する。この時のエッチング量を3d8とすると、凹部29の深さ3d9は、3d9=3d73d8となる。次いで、図9kに示すように、レジストパターン28を除去したのち、SiO2等の絶縁膜30を堆積させて埋込用凹部27を埋め込む、この時、凹部29を完全に埋め込まないように、凹部29における絶縁膜30の堆積膜厚を3g2とする。最後に、図9lに示すように、半導体基板11が露出するまで平坦化処理することによって、素子間分離絶縁膜等として機能する埋込絶縁膜31を形成する。次に、アライメントマークとなる凹部29の深さ等に関する関係を説明する。まず、埋め込み用凹部27の深さ3d1、埋込絶縁膜31の厚さ3g1、凹部29における絶縁膜30の厚さ3g2の値を決定する。ここで、埋込用凹部27の深さ3d1をkとすると、段差を埋め込んだ絶縁材料の厚さである埋込絶縁膜31の厚さ3g1も3d1と同じくkであり、3d1=k>03g1=k>0である。凹部29における絶縁膜30の厚さ3g2をhとすると、3g2=h>0である。ここで、hはCMP法等により平坦化される前の絶縁膜30の膜厚とほぼ同等であるので、h>k>0である。3d1,3g1,3g2の値を決定したら、次に、凹部29の実効的な最終的な深さ、すなわち、アライメントマークの深さ3d10の値を決定する。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、3d10の最小値も、3d1,3g1,3g2の値と並んで最初に決定するものである。ここでは、事前に決定した絶縁膜による半導体基板段差の埋め込み工程以降に行う露光工程において必要なアライメントマークの最小段差量をnとし、3d10≧n>0とする。3d10の値を決定したら、更に、埋め込み前の凹部29の深さ3d9の値を決定する。3d9は、凹部29におけると絶縁膜30の厚さ3g2と、最終的なアライメントマークの深さ3d10との和以上の値を必要とする。したがって、3d9≧3g23d10であり、ここでは、3g2=h>0、3d10≧n>0であるので、3d9≧3g23d10≧hn>0即ち、3d9≧hn>0である。3d9の値を決定したら、更に、多結晶半導体層24をエッチングして形成した段差3d7、凹部29を形成する際の絶縁膜21のエッチング量3d8、絶縁膜21の底部の厚さ3d11、凹部23の深さ3d6の値を決定する。3d9は、多結晶半導体層24の段差3d7と、アライメントマーク領域内の絶縁膜のエッチング量3d8とを加算した値をもつ段差であり、3d9=3d73d8でもある。これと直前に求めた3d9≧hn>0とから、3d73d8≧kn>0である。ここで、多結晶半導体層24の段差3d7は、凹部23の深さ3d6と同等であることから、3d7=3d6であり、3d73d8≧hn>0は3d63d8≧hn>0と表すことができる。アライメントマーク領域内の多結晶半導体層24とデバイスパターン領域の半導体基板11とは同時にエッチングを行い、半導体基板11を3d1だけエッチングする間に、多結晶半導体層24を完全にエッチングして絶縁膜21を露出させる必要がある。ここで、半導体基板11のエッチング時における半導体基板11と多結晶半導体層24とのエッチングレートが同等であるとすると、3d1≧3d6>0である必要がある。3d1=k>0であるので、3d6はk≧3d6>0となる。また、3d63d8≧hn>0より、3d8≧hn-3d6であるので、k≧3d6>0に対する3d8の値の範囲は、3d8>hn-kである。絶縁膜21の底部の厚さ3d5は、アライメントマーク領域内の絶縁膜21を3d8だけエッチングしたあとに絶縁膜21の下にある半導体基板11を露出させない必要があるため、3d5>3d8である。3d7、3d8、3d5、3d6の値を決定したら、更に、凹部13の深さ3d2の値を決定する。凹部13の深さ3d2は、絶縁膜21の底部の厚さ3d5と、多結晶半導体層24の厚さ、即ち、凹部23の深さ3d6の和と同等である。したがって、3d2=3d53d6であるが、3d63d8≧hn>0であり3d5>3d8であることから、3d63d5>3d63d8≧hn>0より、3d63d5>hn>0である。以上、アライメントマークを例に、直接的なアライメントを適用することが可能となるマークの形成方法について説明したが、アライメント検査マークについても同様である。このように、埋込絶縁膜31の成膜後のアライメントマーク段差3d10を、アライメントマークとして使用するために必要な段差量nより大きくなるように凹部29の深さを設定しているので、アライメントマーク形状を維持することができる。次に、図10乃至図17を参照して、本発明の実施例1の半導体装置の製造工程を説明する。まず、図10aに示すように、デバイス形成領域のシリコン基板41の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン42を形成する。次いで、図10bに示すように、レジストパターン42をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量0.5μmのアライメント用凹部43をエッチングにより形成する。次いで、図10cに示すように、SiO2膜44でアライメント用凹部43を埋め込んだのち、デバイス形成領域におけるSiO2膜44の厚さが0.1μmになるようにCMP法により表面平坦化処理を行う。次いで、図11dに示すように、SiO2膜44上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン45を形成する。次いで、図11eに示すように、レジストパターン45をマスクとしてSiO2膜44をエッチングすることによって埋込用凹部46とアライメントマーク47を同時に形成する。この時、埋込用凹部46にSiO2膜44の残渣が残らないようにオーバーエッチングすることによりアライメントマーク47の深さを0.5μmにする。次いで、図11fに示すように、レジストパターン45を除去したのち、選択エピタキシャル成長法によりシリコン層を成長させたのち、CMPで平坦化処理することにより、埋込用凹部46を選択成長シリコン層48で埋め込む。この時、アライメントマーク47の底部はSiO2膜44であるので成長阻止膜となり、シリコン層は成長しない。次いで、図12gに示すように、CVD法を用いてSiO2膜49、多結晶シリコン膜50及びSiO2膜51を順次堆積させる。この多結晶シリコン膜50は最終的にはソースドレイン領域になる。次いで、図12hに示すように、SiO2膜51上にデバイスパターンを形成するための開口部を有するとともに、アライメントマーク47を露出させる開口部を有するレジストパターン52を形成する。次いで、図12iに示すように、レジストパターン52をマスクとしてSiO2膜51乃至SiO2膜49をドライエッチングして埋込用凹部53を形成する。この時、アライメントマーク47の凹部の側壁にはSiO2膜49がサイドウォール状に残存する。次いで、図13jに示すように、レジストパターン52を除去したのち、再度、シリコン層を選択成長させて、埋込用凹部53を選択成長シリコン層54で埋め込む。この時も、アライメントマーク47の表面はSiO2であるのでアライメントマーク形成領域にはシリコン層は成長しない。次いで、図13kに示すように、多結晶シリコン膜50上に残存するSiO2膜51をエッチングにより除去する。次いで、図14lに示すように、再び、CVD法を用いてゲート絶縁膜になるSiO2膜55と、ゲート電極になる多結晶シリコン膜56を順次堆積する。なお、この時、保護膜となるSiO2膜を多結晶シリコン膜56の上に堆積しても良い。次いで、図14mに示すように、ゲート構造を形成するためのパターンを有するレジストパターン57を形成する。次いで、図15nに示すように、レジストパターン57をマスクにして多結晶シリコン膜56及びSiO2膜55をドライエッチングすることによって、ゲート電極58及びゲート絶縁膜59を形成する。この時、アライメントマーク47の凹部の側壁にはSiO2膜55がサイドウォール状に残存する。次いで、図15oに示すようにサイドウォールを形成するための薄いSiO2膜60を堆積させる。次いで、図16pに示すように、異方性エッチングによりSiO2膜60をエッチングすることによってゲート構造の側壁にサイドウォール61を形成する。この時、アライメントマーク47の凹部の側壁にはSiO2膜60がサイドウォール状に残存する。次いで、図16qに示すように、層間絶縁膜となる厚いSiO2膜62を堆積させる。次いで、図17rに示すように、ソースドレイン領域となる多結晶シリコン膜50に対するコンタクトホールを形成するためのレジストパターン63を形成する。次いで、図17sに示すように、レジストパターン63をマスクにしてSiO2膜62をエッチングしてコンタクトホール64を形成する。以降は図示を省略するが、ソースドレイン電極やゲート引き出し電極を形成したのち、層間絶縁膜の形成工程、プラグの形成工程、配線の形成工程等を繰り返すことによって半導体装置を形成する。このように、本発明の実施例1においては、アライメントマークをアライメントマーク形成領域に形成した埋込絶縁膜を利用して、デバイスパターンと同時に形成しているので、選択成長工程においてアライメントマークが埋め込まれて消失することがない。また、アライメントマークの凹部の幅を適正な値に設定することによって、SiO2膜がサイドウォール状に残存しても、凹部が完全に埋め込まれることはなく、アライメントに必要な段差を維持することができる。それによって、各露光工程における位置合わせを精度良く行うことが可能になる。"