"第1層に位置ズレ計測用のパターンと第1パターンとを形成するパターン形成工程と、前記第1層よりも上層に積層した第2層に前記位置ズレ計測用のパターンを露出させる開口部と第2パターンとを形成する開口部形成工程とを含むことを特徴とする半導体装置の製造方法。前記位置ズレ計測用のパターンと前記開口部との相対的な位置関係と、該パターンと該開口部とが本来満たすべき理想的な位置関係との差分を前記第1パターンと前記第2パターンとの間の位置ズレ量として計測する計測工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記計測工程によって計測した前記位置ズレ量に基づいて前記第2パターンの形成位置を補正する補正工程を含むことを特徴とする請求項2に記載の半導体装置の製造方法。前記パターン形成工程は、前記第1パターンの形成領域の内部に前記ズレ計測用のパターンを形成することを特徴とする請求項1~3のいずれか一つに記載の半導体装置の製造方法。第1層に第1パターンとともに形成された位置ズレ計測用のパターンと、前記第1層よりも上層に積層された第2層に第2パターンとともに形成され、前記位置ズレ計測用のパターンを露出させる開口部とを備えることを特徴とする半導体装置。本発明が解決しようとする課題は、下層および上層に形成したデバイスパターン間のズレ量を高精度に計測可能な半導体装置の製造方法および半導体装置を提供することである。実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、パターン形成工程と、開口部形成工程とを含む。パターン形成工程では、第1層に位置ズレ計測用のパターンと第1パターンとを形成する。開口部形成工程では、前記第1層よりも上層に積層した第2層に前記位置ズレ計測用のパターンを露出させる開口部と第2パターンとを形成する。以下に、添付図面を参照して、実施形態にかかる半導体装置の製造方法および半導体装置を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。また、以下では、半導体装置の製造方法を単に製造方法と記載する。まず、実施形態にかかる製造方法について、図1を用いて説明する。図1は、実施形態にかかる製造方法の説明図である。なお、図1aは、実施形態にかかる半導体装置の断面図の一部を示しており、図1bおよびcは、実施形態にかかる半導体装置に形成した開口部内を示す平面図である。図1aに示すように、実施形態にかかる製造方法では、半導体基板100たとえば、シリコンウエハ上に形成した第1層を加工することによって、第1層にデバイス用の第1パターン101と位置ズレ計測用のパターン111とを同時に形成する。ここで、位置ズレ計測用のパターン111の配線幅は、デバイス用の第1パターン101の配線幅と実質的に同じである。続いて、実施形態にかかる製造方法では、第1層よりも上層に積層した第2層103にデバイス用の第2パターン102と位置ズレ計測用のパターン111を露出させる開口部112とを同時に形成する。ここで、開口部112の開口幅は、位置ズレ計測用のパターン111の配線幅若しくはデバイス用の第1パターン101の配線幅、また、第2パターン102の開口幅よりも広く、位置ズレ計測用のパターン111における側部の少なくとも1辺が露出する程度の開口幅を有する。なお、位置ズレ計測用のパターン111および開口部112の設計パターンは、OPCOpticalProximityCorrectionやMDPMaskDataPreparation等のシミュレーションまたは手書きによって作成する。このように、実施形態にかかる製造方法では、第1層に位置ズレ計測用のパターン111と第1パターン101とを同時に形成した後、第2層に開口部112と第2パターン102とを同時に形成する。このため、位置ズレ計測用のパターン111と開口部112との相対的な位置関係は、第1パターン101と第2パターン102との相対的な位置関係と等しいことになる。そこで、実施形態にかかる製造方法では、位置ズレ計測用のパターン111と開口部112との相対的な位置関係を解析することで第1パターン101と第2パターン102との間の位置ズレ量を計測する。かかる計測は、SEMScanningElectronMicroscope式測定機、光学式測定機、SEM、AFMAtomicForceMicroscope、FIBFocusedIonBeam等の断面測定機を用いて行う。たとえば、平面視において開口部112の中央に位置ズレ計測用のパターン111が位置している状態が、第1パターン101と第2パターン102との間に位置ズレのない状態となるように半導体装置を設計しておく。そして、第2層103に第2パターン102を形成する際、同時に開口部112を形成し、開口部112から位置ズレ計測用のパターン111を観測する。その結果、図1bに示すように、位置ズレ計測用のパターン111が開口部112の中央から左方向へズレていたとする。かかる場合、開口部112は、設計上の形成位置よりも右寄りに形成されていることになる。このため、第2パターン102は、図1aに示すように、第1パターン101に対して第2パターン102が本来満たすべき設計上の理想的な形成位置図1aの破線参照から右方向へズレた位置に形成されている。そこで、実施形態にかかる製造方法では、位置ズレ計測用のパターン111が開口部112の中央からズレている位置ズレ量を計測することによって第1パターン101と第2パターン102との間の位置ズレ量を決定する。そして、実施形態にかかる製造方法では、決定したズレ量に基づき、位置ズレ計測用のパターン111および開口部112の相対的な位置関係と、位置ズレ計測用のパターン111および開口部112が本来満たすべき理想的な位置関係との差分を低減するように、次回の第2パターン102の形成位置を補正する。ここでの理想的な位置関係とは、第1パターン101と第2パターンとの間に位置ズレがない場合に形成される開口部112と位置ズレ計測用のパターン111との相対的な位置関係である。これにより、次回、第2パターン102と開口部112とを同時に形成した場合、図1cに示すように、位置ズレ計測用のパターン111が開口部112の中央に近づけられ、第1パターン101と第2パターン102との間の位置ズレが補正される。すなわち、実施形態にかかる製造方法では、計測した第1パターン101と第2パターン102との間の位置ズレ量を製造工程へフィードバックすることによって第1パターン101と第2パターン102との間の位置ズレ量を補正し、歩留まりを向上させる。たとえば、実施形態にかかる製造方法では、製造工程における成膜、レジスト塗布、露光、現像およびレジストのはく離等を行うPEP工程の前や、パターン形成用のマスクの描画工程の前へ計測した位置ズレ量をフィードバックする。このように、実施形態にかかる製造方法では、実際に形成した第1パターン101と第2パターン102との間の位置ズレ量と同じ位置ズレ量で形成される位置ズレ計測用のパターン111と開口部112との間の位置ズレ量を計測する。このため、実施形態にかかる製造方法では、たとえば、フォトリソグラフィ工程で用いるマスクの形成位置等に基づいて間接的に第1パターン101および第2パターン102間の位置ズレ量を予測する方法よりも高精度に位置ズレ量を計測することができる。したがって、実施形態にかかる製造方法によれば、今後、半導体装置に関するデザインルールの微細化がさらに進んだ場合においても、第1パターン101と第2パターン102との間の位置ズレ量を十分な計測精度で計測することができる。また、実施形態にかかる製造方法では、上記十分な計測精度で計測した位置ズレ量に基づいて次回の第2パターン102の形成位置を補正することにより、半導体装置の歩留まりの低下を防止することができる。なお、実施形態にかかる製造方法で形成する位置ズレ計測用のパターン111および開口部112の形状は任意であるが、位置ズレ計測用のパターン111の配線幅は、デバイス用の第1パターン101の配線幅と実質的に同じにすることが好ましい。また、開口部112の開口幅は、位置ズレ計測用のパターン111の配線幅若しくはデバイス用の第1パターン101の配線幅、また、第2パターン102の開口幅よりも広く、位置ズレ計測用のパターン111における側部の少なくとも1辺が露出する程度の開口幅を有することが好ましい。これにより、開口部112から位置ズレ計測用のパターン111を確実に観測することができる。ただし、位置ズレ計測用のパターン111および開口部112のサイズについては、製造する半導体装置のデザインルールに規定されている範囲内とする。また、図1では、位置ズレ計測用のパターン111が開口部112から露出した状態の半導体装置を実施形態にかかる半導体装置として説明したが、実施形態にかかる半導体装置は、これに限定するものではない。すなわち、実施形態にかかる半導体装置は、製造の過程で位置ズレ計測用のパターン111を露出させた開口部112が形成された任意の半導体装置を含む。たとえば、実施形態にかかる半導体装置は、第2パターン102へ配線用の金属を埋め込む工程で、金属によって開口部112が埋められた半導体装置等も含む。次に、図1を用いて説明した製造方法によって製造した半導体装置について説明する。図2は、実施形態にかかる半導体装置の説明図である。以下では、STIShallowTrenchIsolationが形成されたウエハ上に、MOSFETMetalOxideSemiconductorFieldEffectTransistorを形成した半導体装置を例に挙げて説明する。図2aに示すように、半導体装置1は、ウエハ10図1における半導体基板100に相当上に複数形成される。かかる半導体装置1は、図2bに示すように、チップ2内にデバイス用のパターンを形成した領域以下、ショット3と記載すると、ショット3の周囲に設けたダイシングライン4とを備えている。さらに、半導体装置1は、ダイシングライン4内の四隅に、半導体装置1の製造工程でウエハ10上に順次積層されるデバイス用のパターンの位置ズレ量を計測するための計測領域5を備えている。計測領域5は、図2cに示すように、中心点が同一な環状に形成した2つの位置ズレ計測用のパターン6および7を備えている。なお、図2cでは、理解を容易にするため、2つの位置ズレ計測用のパターン6および7の全体像を図示しているが、位置ズレ計測用のパターン6および7は、さらに上層に積層される層間絶縁膜等の層によって被覆される。ここで、外側に設けた位置ズレ計測用のパターン6は、たとえば、MOSFETのゲート以下、単にゲートと記載するをショット3内に形成した際、同時に形成したものである。以下、かかる外側に設けた位置ズレ計測用のパターン6をゲート計測パターン6と記載する。ここで、ゲート計測パターン6の線幅は、MOSFETのゲートの幅と実質的に同じである。また、内側に設けた位置ズレ計測用のパターン7は、たとえば、MOSFETを他の半導体素子から電気的に分離するSTIをショット3内に形成した際、同時に形成したものである。以下、かかる内側に設けた位置ズレ計測用のパターン7をSTI計測パターン7と記載する。ここで、STI計測パターン7の線幅は、STIの幅と実質的に同じである。さらに、半導体装置1は、ゲートよりも上層に積層した層に、ゲート計測パターン6およびSTI計測パターン7を露出させる開口部8を備えている。かかる開口部8は、たとえば、MOSFET上に形成した層間絶縁膜に、MOSFETのソース、ドレインおよびゲートの各電極を引き出すためのコンタクトホールを形成する際、同時に形成したものである。ここで、開口部8の開口幅は、ゲート計測パターン6の線幅、STI計測パターン7の線幅、MOSFETのゲートの幅およびSTIの幅よりも広く、ゲート計測パターン6およびSTI計測パターン7における側部の各1辺が露出する程度の開口幅を有する。なお、図2cでは、平面視において楕円形に形成した開口部8を示しているが、開口部8の平面視による形状は楕円に限定するものではなく、円、多角形等任意の形状とすることができる。そして、半導体装置1では、かかる開口部8からゲート計測パターン6およびSTI計測パターン7を観測することによってSTIの形成パターン、ゲートの形成パターン、コンタクトホールの形成パターンの相対的な位置ズレ量を計測する。たとえば、平面視において楕円形に形成した各開口部8の長軸と開口部8との交点以下、計測点と記載するから最も近いゲート計測パターン6またはSTI計測パターン7までの距離図2cに示す両向矢印参照を計測する。続いて、計測した各距離と、予め定めた設計値との差分を算出することによって、STIの形成パターン、ゲートの形成パターン、コンタクトホールの形成パターンの相対的な位置ズレ量を計測する。なお、ここでの設計値は、GDSGraphicDataSystemに基づく値であり、たとえば、デバイス用の各パターンの間に位置にズレがない場合の各計測点から最も近いゲート計測パターン6またはSTI計測パターン7までの距離である。このように、計測点からゲート計測パターン6までの距離と設計値との差分を算出することによって、ショット3内に形成したゲートの形成パターンとコンタクトホールの形成パターンとの間の位置ズレ量を正確に計測することができる。また、計測点からSTI計測パターン7までの距離と設計値との差分を算出することによって、ショット3内に形成したSTIの形成パターンとコンタクトホールの形成パターンとの間の位置ズレ量を正確に計測することができる。また、実施形態にかかる半導体装置1では、ゲート計測パターン6とSTI計測パターン7との間隔についても予め設計値を定めておくことができる。かかる場合、ゲート計測パターン6とSTI計測パターン7との間隔の実測値と設計値との差分を算出すれば、ゲートの形成パターンとSTIの形成パターンとの位置ズレ量も正確に計測可能である。また、半導体装置1は、図2cに示すXY座標系のX軸と長軸が平行な楕円形の開口部8と、Y軸と長軸が平行な楕円形の開口部8とを備えている。これにより、半導体装置1では、STIの形成パターン、ゲートの形成パターン、コンタクトホールの形成パターンのX方向およびY方向の位置ズレ量を計測することでXY平面上の任意方向の位置ズレ量を正確に計測することが可能である。また、実施形態にかかる半導体装置1によれば、図2cに示すように、1つの計測領域5に対して複数ここでは、4個の開口部8を形成することで、計測領域5毎に位置ズレ量の実測値を複数ここでは、パターン毎に4個取得することができる。これにより、実施形態にかかる半導体装置1によれば、位置ズレ量を算出する低次または高次の演算式の変数に対して開口部8毎に取得した実測値を代入し、得られた複数の演算結果を平均化することで、より信頼性の高い位置ズレ量を算出することができる。なお、ここでは、STIが形成されたウエハ10上に、MOSFETを形成した半導体装置1を例に挙げて説明したが、実施形態にかかる半導体装置は、これに限定するものではなく、ウエハ10上に任意の半導体素子を形成した半導体装置であってもよい。次に、図2を用いて説明した半導体装置1の製造工程の一例について説明する。図3は、実施形態に係る半導体装置1の製造工程を示す図である。図2に示す半導体装置1を形成する場合、まず、図3aに示すように、シリコン基板等のウエハ10内の所定位置に異方性エッチングにより溝を形成し、かかる溝へ酸化シリコン等の絶縁膜を埋め込むことによってショット3内にSTI11を形成する。このとき、同時に、計測領域5内の所定位置にSTI計測パターン7を形成する。ここでは、STI計測パターン7の幅がSTI11の幅と実質的に同じになるように、STI計測パターン7を形成する。続いて、ウエハ10上へゲート酸化膜となる酸化シリコン膜12と、ゲート15となるポリシリコン層13とを第1層として順次形成し、ポリシリコン層13上にフォトレジスト14を塗布する。続いて、図3bに示すように、所定のパターンが形成されたフォトマスクを用いて露光処理を行うことによりフォトレジスト14をパターニングし、ゲート15およびゲート計測パターン6図3c参照の形成領域以外の領域におけるフォトレジスト14を剥離する。続いて、図3cに示すように、フォトレジスト14をマスクとしてRIEReactiveIonEtchingを行うことにより、ショット3内にデバイス用の第1パターン101としてゲート15を形成する。このとき、同時に、計測領域5にゲート計測パターン6を形成する。ここでは、ゲート計測用パターン6の幅がゲート15の幅と実質的に同じになるようにゲート計測パターン6を形成する。その後、ショット3の所定位置へP型またはN型の不純物をイオン注入することによってソース16およびドレイン17を形成する。このように、実施形態にかかる製造方法では、同一工程によって同時にSTI11とSTI計測パターン7とを形成し、その後、同一工程によって同時にゲート15とゲート計測パターン6とを形成する。このため、計測領域5内におけるSTI計測パターン7とゲート計測パターン6との間の位置ズレ量は、ショット3内におけるSTI11とゲート15との間の位置ズレ量と一致する。続いて、図3dに示すように、図3cに示したウエハ10の上層に層間絶縁膜となる酸化シリコン層18を形成し、酸化シリコン層18上へフォトレジスト19を塗布する。続いて、図3eに示すように、所定のパターンが形成されたフォトマスクを用いて露光処理を行うことによりフォトレジスト19をパターニングし、コンタクトホール20、21および22、開口部8の形成領域以外の領域におけるフォトレジスト19を剥離する。続いて、図3fに示すように、フォトレジスト19をマスクとしてRIEを行うことにより、ショット3内にデバイス用の第2パターン102としてソース16用、ゲート15用およびドレイン17用のコンタクトホール20、21および22をそれぞれ形成する。このとき、同時に、計測領域5にゲート計測パターン6およびSTI計測パターン7を露出させる開口部8を形成する。ここでは、開口部8の開口幅が、ゲート計測パターン6の線幅、STI計測パターン7の線幅、ゲート15の幅、STI11の幅、コンタクトホール20、21、22の幅よりも広く、ゲート計測パターン6およびSTI計測パターン7における側部の各1辺が露出する程度の開口幅となるように開口部8を形成する。続いて、図3gに示すように、コンタクトホール20、21および22内にメタル23を埋め込むことにより、ソース16、ゲート15およびドレイン17の各引出電極を形成して半導体装置1を製造する。なお、このとき、開口部8へもメタル23が埋め込まれる。このように、実施形態にかかる製造方法では、同一工程によって同時にコンタクトホール20、21および22と開口部8とを形成する。このため、計測領域5内におけるSTI計測パターン7およびゲート計測パターン6と開口部8との間の位置ズレ量は、ショット3内におけるSTI11およびゲート15とコンタクトホール20、21および22との間の位置ズレ量と一致する。したがって、実施形態にかかる製造方法によれば、開口部8の周面からゲート計測パターン6までの距離Xaと設計値との差分を算出することによって、ゲート15とコンタクトホール20、21および22との間の位置ズレ量を正確に計測することができる。同様に、実施形態にかかる製造方法によれば、開口部8の周面からSTI計測パターン7までの距離Xbと設計値との差分を算出することによって、STI11とコンタクトホール20、21および22との間の位置ズレ量を正確に計測することができる。次に、実施形態にかかる製造方法の処理手順について説明する。図4は、実施形態にかかる製造方法の処理手順を示すフローチャートである。実施形態に係る製造方法では、図4に示すように、半導体装置1の製造工程において、第1層を形成するステップS101。ここでの第1層は、特定の層を意味するものではなく半導体装置1の製造工程でデバイス用のパターンを形成するために積層する任意の層である。なお、かかる第1層は、単一の層であってもよく、複数の層を積層した層であってもよい。続いて、第1層にデバイス用の第1パターン101および位置ズレ計測用のパターン111を形成するステップS102。ここでは、位置ズレ計測用のパターン111の配線幅が、デバイス用の第1パターン101の配線幅と実質的に同じになるように位置ズレ計測用パターン111を形成する。続いて、第2層を形成するステップS103。ここでの第2層は、特定の層ではなく、半導体装置1の製造工程で第1パターン101の形成後に、第1層よりも上層に積層する任意の層である。なお、かかる第2層は、単一の層であってもよく、複数の層を積層した層であってもよい。続いて、第2層にデバイス用の第2パターン102および位置ズレ計測用の開口部112を形成するステップS104。かかる開口部112は、第1層に形成した位置ズレ計測用のパターン111を露出させる開口部である。ここでは、開口部112の開口幅が、位置ズレ計測用のパターン111の配線幅若しくはデバイス用の第1パターン101の配線幅、また、第2パターン102の開口幅よりも広く、位置ズレ計測用のパターン111における側部の少なくとも1辺が露出する程度の開口幅となるように形成する。続いて、第1パターン101と第2パターン102との間の位置ズレ量を計測するステップS105。ここでは、開口部の周面から位置ズレ計測用のパターンまでの距離を計測し、計測した距離と設計値との差分を算出することで位置ズレ量を計測する。続いて、計測した位置ズレ量に基づいて位置ズレありか否かを判定するステップS106。ここでは、計測した距離と設計値との間に差分があった場合に、位置ズレありとする。なお、位置ズレの有無に関する判定基準は、これに限定するものでない。たとえば、計測した距離が予め定めた閾値以上であった場合に、位置ズレありと判定することもできる。そして、ステップS106において位置ズレなしと判定した場合ステップS106,No処理を終了する。一方、ステップS106において位置ズレありと判定した場合ステップS106,Yes、次回、新たなウエハ10へ第2パターン102を形成する際に用いる補正量を決定してステップS107処理を終了する。このように、実施形態にかかる製造方法では、位置ズレ計測用のパターンと開口部との相対的な位置関係に基づいて、第1パターン101と第2パターン102との間の正確な位置ズレ量を計測する。このため、実施形態にかかる製造方法によれば、計測した位置ズレ量を低減するように、次回、新たなウエハ10へ形成する第2パターン102の形成位置を補正することによって半導体装置1の歩留まり低下を防止することができる。ところで、図4に示すステップS104では、第2パターン102と開口部8とを一工程で形成したが、実施形態にかかる製造方法では、第2パターン102と開口部8とをそれぞれ別工程で形成することもできる。以下、第2パターン102と開口部8とをそれぞれ別工程で形成する場合における製造方法の処理手順について説明する。図5は、実施形態にかかる製造方法により第2パターン102と開口部8とを別工程で形成する場合の処理手順を示すフローチャートである。なお、図5に示すステップS201~S203の処理は、図4に示すステップS101~103の処理と同様である。このため、以下では、ステップS204以降の処理について説明する。図5に示すように、第2パターン102と開口部8とを別工程で形成する場合、第2層を形成した後、第2層に位置ズレ計測用の開口部8を形成するステップS204。ここでは、図4に示すステップS104で形成する開口部8と同一の位置に同一形状の開口部8を形成する。続いて、第1パターン101と第2パターン102との間の位置ズレ量を計測するステップS205。ここでは、開口部8の周面から位置ズレ計測用のパターン111までの距離を計測し、計測した距離と設計値との差分を算出することで位置ズレ量を計測する。続いて、計測した位置ズレ量に基づいて位置ズレありか否かを判定するステップS206。ここでは、計測した距離と設計値との間に差分があった場合に、位置ズレありとする。なお、位置ズレの有無に関する判定基準は、これに限定するものでない。たとえば、計測した距離が予め定めた閾値以上であった場合に、位置ズレありと判定することもできる。そして、ステップS206において位置ズレありと判定した場合ステップS206,Yes、位置ズレ量を低減するように第2パターン102の形成位置を調整しステップS207、デバイス用の第2パターン102を形成してステップS208、処理を終了する。一方、ステップS206において位置ズレなしと判定した場合ステップS206,No、形成位置を調整せずにデバイス用の第2パターン102を形成してステップS208、処理を終了する。このように、第2パターン102と開口部8とを別工程で形成する実施形態によれば、第2パターン102を形成する前に、これから形成する第2パターン102と、既に形成した第1パターン101との間の位置ズレ量を計測する。そして、計測した位置ズレ量を低減するように形成位置を調整して第2パターン102を形成する。これにより、実施形態にかかる製造方法によれば、第1パターン101と第2パターン102との間に位置ズレが生じた半導体装置1が製造されることを予防することができるため、ウエハ10を無駄にせずに半導体装置1を製造することが可能となる。ところで、実施形態にかかる製造方法は、位置ズレ計測用のパターン111と、このパターン111を露出させる開口部8との相対的な位置関係に基づき、上記した方法以外の方法によって第1パターン101と第2パターン102との間の位置ズレ量を計測することもできる。以下、第1パターン101と第2パターン102との間の位置ズレ量を計測する方法の変形例1について説明する。図6は、第1パターン101と第2パターン102との間の位置ズレ量を計測する方法にかかる変形例1を示す図である。図6aに示すように、変形例1にかかる方法では、開口部31から見た理想的な位置にある位置ズレ計測用のパターン32の画像以下、設計画像30と記載するを予め用意しておく。なお、ここでの理想的な位置とは、第1パターン101と第2パターン102との間に位置ズレがない場合に、開口部8から観測される位置ズレ計測用のパターン32の設計上の位置である。そして、変形例1にかかる方法では、図6bに示すように、実際に形成した開口部41から見た位置ズレ計測用のパターン42の画像以下、実画像40と記載するを撮像する。続いて、図6cに示すように、実画像40と設計画像30とを照合する。そして、設計画像30における位置ズレ計測用のパターン32の中心線と実画像40における位置ズレ計測用のパターン42の中心線との距離Xを、第1パターン101と第2パターン102との間の位置ズレ量として計測する。このように、変形例1にかかる方法では、実画像40と設計画像30とを照合して第1パターン101と第2パターン102との間の位置ズレ量として計測する。このため、変形例1にかかる方法では、たとえば、第1パターン101と第2パターン102との間に位置ズレがない場合、位置ズレ量の算出処理を行わなくとも直ちに位置ズレがないと判定することができる。したがって、変形例1にかかる方法によれば、位置ズレ量の計測時間やそれに伴う付帯作業時間の短縮が可能となる。なお、上記した実施形態では、計測領域5をチップ2のダイシングライン4の四隅に設けたが、計測領域5は、チップ2内の任意の位置に設けることができる。また、ゲート計測パターン6やSTI計測パターン7等の位置ズレ計測用のパターンの形状は、図2cに示したものに限るものではない。以下、計測領域5の配設位置および位置ズレ計測用のパターンの形状にかかる変形例2について説明する。図7は、計測領域5の配設位置および位置ズレ計測用のパターンの形状にかかる変形例2を示す図である。図7aに示すように、変形例2では、計測領域5aをチップ2aにおけるダイシングライン4aの四隅に加え、ショット3a内を均等な区画に分割した各領域内に設ける。なお、計測領域5aは、ショット3a内に設ける場合、平面視において第1パターン101および第2パターン102と重畳しない位置に設ける。これにより、たとえば、ショット3a内で第2パターン102図1参照の形成精度にバラツキがある場合に、各計測領域5aで計測した位置ズレ量に基づき、ショット3a内の領域毎に細かく第2パターン102の形成位置を補正することができる。また、ショット3a内に計測領域5aを設けることにより、ダイシングライン4aよりも第1パターン101および第2パターン102に近い位置で計測した実測値に基づいて位置ズレ量を計測できる。このため、実際に形成した第1パターン101と第2パターン102との位置ズレ量に、より近い位置ズレ量の計測が可能となる。また、図7bに示すように、位置ズレ計測用のパターン6aは、第1パターン101と第2パターン102との間に位置ズレがない場合に、平面視において開口部8a内に納まる大きさの矩形状に形成してもよい。位置ズレ計測用のパターン6aをかかる形状とした場合、開口部8aの直径のうち、図7bに示すXY座標系のX軸とY軸とにそれぞれ平行な直径にあたる線分と開口部8aの周面との4つの交点を計測点とする。そして、各計測点から位置ズレ計測用のパターン6aの最も近い側面までの距離XA、XB、YA、YBと、予め定めた設計値との差分を第1パターン101と第2パターン102との間の位置ズレ量として計測する。これにより、1つの計測領域5aに対して1つの開口部8aを形成するだけで、図7bに示すXY座標系のX方向およびY方向の位置ズレ量を計測することができる。すなわち、簡易なパターンのフォトレジストを用いて開口部8aを形成して第1パターン101と第2パターン102との間の位置ズレ量を精度よく計測することが可能となる。なお、変形例2にかかる位置ズレ計測用のパターン6aの形状は、矩形に限定するものではなく、平面視において開口部8a内に納まる大きさであれば、円形、楕円形、多角形等、任意の形状であってもよい。また、位置ズレ計測用のパターン6aは、第1パターン101と第2パターン102との間に位置ズレがない場合に、平面視において開口部8aと略同一形状に形成してもよい。かかる形状とすれば、第1パターン101と第2パターン102との間に位置ズレが生じた場合に、位置ズレ計測用のパターン6aと開口部8aとの間にできた隙間の間隔を計測することによって位置ズレ量を計測することができる。上述したように、実施形態にかかる製造方法では、第1層に位置ズレ計測用のパターンと第1パターンとを形成する。続いて、第1層よりも上層に積層した第2層に位置ズレ計測用のパターンを露出させる開口部と第2パターンとを形成する。したがって、実施形態にかかる製造方法によれば、下層および上層に形成したデバイスパターン間のズレ量を現状で実施されている方法よりも高精度に計測可能な半導体装置の製造方法および半導体装置を提供することができる。なお、上述した実施形態では、位置ズレ量の計測および位置ズレの補正をウエハ10単位で行う場合について説明したが、位置ズレ量の計測および位置ズレの補正は、半導体装置1のLot単位や、チップ2単位、ショット3単位で行うこともできる。また、図7aに示すチップ2aの場合には、位置ズレ量の計測や位置ズレの補正を、ショット3aを分割した各領域単位で行うこともできる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"