入力アナログ信号とフィードバック信号との差分信号を生成する差分器と、前記差分信号を積分する積分器と、分周器が基本クロックを分周することによって得られる変換クロックに同期して、前記積分器の出力に応じたデジタル信号を生成するアナログ/デジタル変換器と、前記アナログ/デジタル変換器が生成したデジタル信号に応じたデューティを有するパルス信号を前記フィードバック信号として前記差分器へ出力するデジタル/デューティ変換器と、前記アナログ/デジタル変換器の出力信号に対して量子化ノイズ除去処理を行うデジタルフィルタと、を備え、前記分周器、前記アナログ/デジタル変換器、前記デジタル/デューティ変換器、および前記デジタルフィルタをシングルチップマイクロコンピュータの周辺機能を用いて実現することを特徴とするA/D変換器。前記デジタルフィルタは、前記シングルチップマイクロコンピュータのCPUで実現されることを特徴とする請求項1記載のA/D変換器。前記デジタル/デューティ変換器と、前記差分器との間に設けられ、前記デジタル/デューティ変換器が生成したパルス信号のデューティに応じたアナログ信号を前記フィードバック信号として前記差分器へ出力するデューティ/アナログ変換器を備えることを特徴とする請求項1記載のA/D変換器。前記デューティ/アナログ変換器は、RCフィルタであることを特徴とする請求項3記載のA/D変換器。しかし、上述のΔΣ型A/D変換器においては、アナログ/デューティ変換器を変換クロックFSで動作させ、かつサンプラを変換クロックFSより速い基本クロックF0で動作させる構成となっている。また、デジタルフィルタの入力段には移動平均フィルタを設けて、サンプラの出力信号のデューティに応じたレベル信号を生成するデューティ/レベル変換器を備える。このデューティ/レベル変換器の入力レートは基本クロックF0であり、出力レートは変換クロックFSである。デューティ/レベル変換器の後段に設けられたデシメーションフィルタは、変換クロックFSで動作してデシメーションフィルタリング処理を行うことにより量子化ノイズの低減を図る構成となっている。このようなΔΣ型A/D変換器においては、アナログ/デューティ変換器は高い周波数でサンプリング処理を行わなければならず、このA/D変換器をシングルチップマイクロコンピュータに内蔵される周辺機能を用いて実現しようとすると、アナログ/デューティ変換器やサンプラ部分の動作速度が足りないことが多く、このままの構成では実現できないという問題がある。また、このままの構成でシングルチップマイクロコンピュータを用いてA/D変換器を作製しようとすると、シングルチップマイクロコンピュータの動作速度を補うためにPLDやGateArrayなどを用いてハードワイヤードロジックを構成しなければならず、シングルチップマイクロコンピュータを用いたことによる作製効率の向上や作製コストの低廉という利点を損ねてしまう問題がある。本発明はこのような点に鑑みてなされたものであり、ΔΣ型A/D変換器の長所を備え、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたA/D変換器を提供することを目的とする。本発明では上記問題を解決するために、入力アナログ信号とフィードバック信号との差分信号を生成する差分器と、前記差分信号を積分する積分器と、分周器が基本クロックを分周することによって得られる変換クロックに同期して、前記積分器の出力に応じたデジタル信号を生成するアナログ/デジタル変換器と、前記アナログ/デジタル変換器が生成したデジタル信号に応じたデューティを有するパルス信号を前記フィードバック信号として前記差分器へ出力するデジタル/デューティ変換器と、前記アナログ/デジタル変換器の出力信号に対してデシメーションフィルタリング処理を行うデジタルフィルタとを備え、前記分周器、前記アナログ/デジタル変換器、前記デジタル/デューティ変換器、および前記デジタルフィルタをシングルチップマイクロコンピュータの周辺機能を用いて実現することを特徴とするA/D変換器が提供される。これにより、差分器が、入力アナログ信号とフィードバック信号との差分信号を生成し、積分器が、前記差分信号を積分し、アナログ/デジタル変換器が、分周器が基本クロックを分周することによって得られる変換クロックに同期して、前記積分器の出力に応じたデジタル信号を生成する。また、デジタル/デューティ変換器が、前記アナログ/デジタル変換器が生成したデジタル信号に応じたデューティを有するパルス信号を前記フィードバック信号として前記差分器へ出力し、デジタルフィルタが、前記アナログ/デジタル変換器の出力信号に対してデシメーションフィルタリング処理を行う。また、前記分周器、前記アナログ/デジタル変換器、前記デジタル/デューティ変換器、および前記デジタルフィルタをシングルチップマイクロコンピュータの周辺機能を用いて実現する。本発明のA/D変換器によれば、分周器、アナログ/デジタル変換器、デジタル/デューティ変換器、およびデジタルフィルタがシングルチップマイクロコンピュータの周辺機能を用いて実現されるので、ΔΣ型A/D変換器の長所を備え、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたA/D変換器が実現できる。以下、本発明の実施の形態を図面を参照して詳細に説明する。図1は、本実施の形態に係るA/D変換器の構成を示す図である。図1に示すように、A/D変換器100は、発振器110、分周器120、差分器130、積分器140、アナログ/デジタル変換器150、デジタル/デューティ変換器160、デューティ/アナログ変換器170、およびデジタルフィルタ180で構成されている。差分器130、積分器140、アナログ/デジタル変換器150、デジタル/デューティ変換器160、およびデューティ/アナログ変換器170によってΔΣ変調器が構成されており、分周器120、アナログ/デジタル変換器150、デジタル/デューティ変換器160、およびデジタルフィルタ180は、シングルチップマイクロコンピュータ190の周辺機能により実現される。発振器110は、周波数F0を有する基本クロックCL0を生成して分周器120に出力する。分周器120は、発振器110から入力される基本クロックCL0を分周して周波数FSを有する変換クロックCLsを生成してアナログ/デジタル変換器150に出力する。なお、本実施形態では、発振器110および分周器120を用いて、A/D変換器100の内部で基本クロックCL0及び変換クロックCLsを生成する構成を例示したが、これら基本クロックCL0及び変換クロックCLsを外部から供給するような構成としてもよい。差分器130は、入力アナログ信号Analoginとデューティ/アナログ変換器170の出力信号との差分信号を生成して積分器140に出力する。積分器140は、差分器130から入力される差分信号を積分し、その積分結果に応じた信号を積分信号Ioutとしてアナログ/デジタル変換器150に出力する。アナログ/デジタル変換器150は、積分器140から入力される積分信号Ioutのレベル振幅に応じたデジタル信号Doutを生成するものである。デジタル/デューティ変換器160は、アナログ/デジタル変換器150から入力されるデジタル信号Doutに応じたデューティを有するパルス信号Poutを生成する。デューティ/アナログ変換器170は、デジタル/デューティ変換器160から入力されるパルス信号Poutのデューティに応じて、基準電圧Vref=5V、または0Vを選択的に出力する。具体的には、デューティ/アナログ変換器170は、たとえばアナログスイッチ回路と平滑器から構成されており、このアナログスイッチ回路は、パルス信号Poutがハイレベルの期間では基準電圧Vref=5Vを選択する一方、パルス信号Poutがローレベルの期間では0Vを選択して出力する。平滑器は、アナログスイッチ回路の出力信号を平滑化して差分器130に出力する。デジタルフィルタ180は、アナログ/デジタル変換器150から入力されるデジタル信号Doutに対して、移動平均等の高周波成分除去処理を行い、量子化ノイズの低減と有効ビット数の増加を図るとともに、たとえばFIRフィルタなどによってアプリケーションとして求められる周波数特性の実現を行う。また、デジタルフィルタ180は、シングルチップマイクロコンピュータ190のCPUCentralProcessingUnit191により実現され、CPU191は、デジタルフィルタ180にデジタル信号Doutを引き渡すと同時にデジタル/デューティ変換器160にも同じタイミングでデジタル信号Doutを引き渡す。アナログ/デジタル変換器150からデジタル/デューティ変換器160へのデータの受け渡しはCPU191のバスアクセス機能やメモリを利用してファームウェアにより実現される。デジタルフィルタ180は、デシメーションフィルタ、および商用周波除去フィルタから構成されている。デシメーションフィルタは、たとえばSinc2フィルタによって構成されており、レベル信号Lvに対する間引き処理機能と高周波除去機能とを有している。このデシメーションフィルタの出力更新間引き率DFは任意に設定することができる。たとえば、DF=PPは任意の値とすると、デシメーションフィルタの出力レートはFS/Pで表される。商用周波除去フィルタは、入力アナログ信号Analoginに重畳している商用電源の周波数成分を除去するためのフィルタであり、たとえばFIRフィルタによって構成されている。この商用周波除去フィルタの出力更新間引き率DFも任意に設定することができる。たとえば、DF=QQは任意の値とすると、商用周波除去フィルタの出力レートはFS/P/Qで表される。なお、商用周波除去フィルタは、アプリケーションとして要求される周波数特性を実現するために設けられたフィルタであり、入力アナログ信号Analoginに商用電源以外のノイズ成分が重畳している場合には、そのノイズ成分を除去するようなフィルタを適宜設ければ良い。以上のようなデジタルフィルタ180によって、デジタル信号Doutに対するデシメーションフィルタリング処理が行われ、その処理結果として入力アナログ信号Analoginに応じたデジタル信号Digitaloutが生成される。なお、入力アナログ信号Analoginのレベルを高い分解能で変換する必要があれば、デシメーションフィルタの出力更新間引き率DFを大きく設定することで、十分な変換精度を持ったA/D変換器100を実現することができる。また、入力アナログ信号Analoginのレベルが、0~5Vの範囲であれば、どのような入力アナログ信号Analoginを加えても、デジタル信号Doutには長周期的に見れば入力アナログ信号Analoginのレベルに正確に比例した出力が現れる。つまり、本実施形態のA/D変換器100によって、ΔΣ型のA/D変換器が実現されている。以上のように、本実施形態のA/D変換器100では、積分器140、アナログ/デジタル変換器150、デジタル/デューティ変換器160、デューティ/アナログ変換器170、およびデジタルフィルタ180の動作周波数FSを、基本クロックCL0の周波数F0とは独立に低く設定することが可能である。一方で積分型等のデューティ/アナログ変換器の場合とは異なり、ΔΣ型A/D変換器の構成をとっているので、FSを極端に低く設定しなくともA/D変換器としての最終的な分解能を確保することができる。すなわち、変換クロックCLsの周波数FSの設定によって安価な部品でアナログ回路を構成することができる。また、本実施の形態のA/D変換器100の構成だと通常のΔΣ型A/D変換器に比較して、アナログ/デジタル変換器150の入力周波数、およびデジタル/デューティ変換器160の出力周波数が低い。したがって、シングルチップマイクロコンピュータのような入出力周波数が低いものでも本実施の形態のA/D変換器100を実現することが可能となる。ただし、本実施の形態のA/D変換器100においては、デジタル/デューティ変換器160が出力するパルス信号Poutの精度が全体の精度に影響するが、パルス幅出力は純粋なデジタル回路であって、昨今のICの微細化によって高速化でき、この高速化によって正確な時間情報が出せるため、シングルチップマイクロコンピュータ190の周辺機能で十分に必要精度が確保できる。また、本実施の形態のA/D変換器100においては、差分器130のオフセットがA/D変換器100の精度としてそのまま見えてくるが、差分器130の精度を確保することはそれほど難しいことではないので問題とはならない。以上説明したように、本実施形態のA/D変換器100の構成によって、積分型A/D変換器が持つ簡便さと、ΔΣ型A/D変換器が持つ分解能の高さを合わせ持ち、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたA/D変換器を実現することが可能である。なお、本実施の形態において、デューティ/アナログ変換器170が、デジタル/デューティ変換器160から入力されるパルス信号Poutをアナログ信号に変換して差分器130へ出力する旨の説明をしたが、デジタル/デューティ変換器160が、デューティ/アナログ変換器170を介さずに直接パルス信号Poutを差分器130へ出力する構成としてもよい。すなわち、本実施の形態においては、デジタル/デューティ変換器160がシングルチップマイクロコンピュータ190の周辺機能により実現されるので、デジタル/デューティ変換器160から出力されるパルス信号Poutの電圧値は必ずしも一定でないことが多い。そこで、電圧が一定でない状態であっても、デューティ/アナログ変換器170を介して差分器130へ出力することにより、より精度の高いA/D変換器100となるようにしている。したがって、デジタル/デューティ変換器160から出力されるパルス信号Poutの電圧値が一定であるときはデューティ/アナログ変換器170を介さずとも本実施の形態に係るA/D変換器100と同等のA/D変換器が実現されることとなる。