"基板と、前記基板の上方に形成された第1の化合物半導体層と、前記第1の化合物半導体層上に形成された第2の化合物半導体層と、前記第1の化合物半導体層上に形成された上部電極とを含み、前記第1の化合物半導体層の前記第2の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、2次元正孔ガスが生成されることを特徴とする化合物半導体装置。前記第2の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されていることを特徴とする請求項1に記載の化合物半導体装置。前記第2の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低いことを特徴とする請求項1に記載の化合物半導体装置。前記第2の化合物半導体層は、複数の溝が形成されており、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有することを特徴とする請求項1に記載の化合物半導体装置。基板の上方に第1の化合物半導体層を形成する工程と、前記第1の化合物半導体層上に第2の化合物半導体層を形成する工程と、前記第1の化合物半導体層上に上部電極を形成する工程とを含み、前記第1の化合物半導体層の前記第2の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、2次元正孔ガスが生成されることを特徴とする化合物半導体装置の製造方法。前記第2の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されることを特徴とする請求項5に記載の化合物半導体装置の製造方法。前記第2の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低くなるように形成されることを特徴とする請求項5に記載の化合物半導体装置の製造方法。前記第2の化合物半導体層を形成する工程は、前記第2の化合物半導体層の形成部位を開口するマスクを形成する工程と、分子線エピタキシャル成長法により、前記基板の法線を基準として前記上部電極の逆側に傾斜する第1の角度でアルミニウム又はインジウムを入射し、前記法線を基準として前記上部電極側に傾斜する第2の角度で他の材料元素を入射する工程とを含み、前記2の角度を前記第1の角度よりも大きくすることを特徴とする請求項7に記載の化合物半導体装置の製造方法。前記第2の化合物半導体層は、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有するように、溝が形成されることを特徴とする請求項5に記載の化合物半導体装置の製造方法。ダイオード及びスイッチ素子を有するPFC回路を備えた電源装置であって、前記ダイオード及び前記スイッチ素子の少なくとも一方は、基板と、前記基板の上方に形成された第1の化合物半導体層と、前記第1の化合物半導体層上に形成された第2の化合物半導体層と、前記第1の化合物半導体層上に形成された上部電極とを含む化合物半導体装置であって、前記第1の化合物半導体層の前記第2の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、2次元正孔ガスが生成されることを特徴とする電源装置。窒化物半導体装置におけるJTE構造では、以下のような問題がある。窒化物半導体、例えばGaN系半導体では、窒化物半導体にp型不純物、例えばMgをイオン注入した場合、注入されたp型不純物を活性化させることは難しい。そのため、窒化物半導体のJTE構造にイオン注入技術を適用することは極めて困難であり、所期のJTE構造を容易に形成することはできない。本発明は、上記の課題に鑑みてなされたものであり、イオン注入を用いることなく2次元正孔ガスの所期の濃度分布を容易且つ確実に得て、電界集中のなだらかな緩和を実現する高信頼性の窒化物半導体装置及びその製造方法を提供することを目的とする。窒化物半導体装置の一態様は、基板と、前記基板の上方に形成された第1の化合物半導体層と、前記第1の化合物半導体層上に形成された第2の化合物半導体層と、前記第1の化合物半導体層上に形成された上部電極とを含み、前記第1の化合物半導体層の前記第2の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、2次元正孔ガスが生成される。窒化物半導体装置の製造方法の一態様は、基板の上方に第1の化合物半導体層を形成する工程と、前記第1の化合物半導体層上に第2の化合物半導体層を形成する工程と、前記第1の化合物半導体層上に上部電極を形成する工程とを含み、前記第1の化合物半導体層の前記第2の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、2次元正孔ガスが生成される。上記の諸態様によれば、イオン注入を用いることなく2次元正孔ガスの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性の窒化物半導体装置が実現する。以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、JTE構造を有する化合物半導体装置を開示し、その構成について製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。第1の実施形態本実施形態では、JTE構造を有する化合物半導体装置として、ショットキーバリアダイオードSBDを開示する。図1~図5は、第1の実施形態によるSBDの製造方法を工程順に示す概略断面図である。先ず、図1aに示すように、n-GaN基板1の表面にn-GaN層2及びAlGaN層3を順次形成する。詳細には、成長用基板として、例えばn-GaN基板1を用いる。n-GaN基板1は、n型不純物として例えばSiを所定濃度例えば、1×1018/cm3程度含有する。n-GaN基板1の表面、ここでは000-1面いわゆるN面上に、例えば有機金属気相成長MOCVD:MetalOrganicChemicalVaporDeposition法により、n-GaN層2及びAlGaN層3を順次成長する。n-GaN層2は、その表面がN面とされており、例えば膜厚5μm程度に形成され、n型不純物例えばSiを1×1016/cm3程度に含有する。AlGaN層3は、Al組成率が例えば10程度でn-GaN層2のN面上に膜厚20nm程度に積層形成される。MOCVD法の代わりに、分子線エピタキシーMBE:MolecularBeamEpitaxy法等を用いても良い。GaN及びAlGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムTMAガス、トリメチルガリウムTMGガス、及びアンモニアNH3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるTMAガス、Ga源であるTMGガスの供給の有無及び流量を適宜設定する。共通原料であるNH3ガスの流量は、100ccm~10LM程度とする。また、成長圧力は50Torr~300Torr程度とする。成長温度は1000°C~1200°C程度、ここでは1000°C程度とする。GaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、GaNにSiをドーピングする。なお、AlGaN層3を形成する代わりに、n-GaN層2上にInAlN層又はInAlGaN層を形成するようにしても良い。この場合、InAlNをMOCVD法又はMBE法等で成長する際に用いる原料ガスとしては、In源であるトリメチルインジウムTMIガス、Al源であるTMAガス、及びNH3ガスの混合ガスを用いる。InAlGaN層をMOCVD法で成長する際に用いる原料ガスとしては、In源であるTMIガス、Al源であるTMAガス、Ga源であるTMGガス、及びNH3ガスの混合ガスを用いる。又はMBE法等を用いても良い。また、n-GaN層2を形成する代わりに、n-GaN基板1の表面にn-AlGaN層を形成するようにしても良い。この場合、n-AlGaN層のAl組成率は、その上に積層するAlGaN層3のAl組成率よりも高くすることが必要である。AlGaN層3のAl組成率が10程度であれば、n-AlGaN層のAl組成率を例えば20程度とすることが考えられる。続いて、図1bに示すように、n-GaN基板1の裏面にカソード電極4を形成する。詳細には、n-GaN基板1の裏面全面に、例えば真空蒸着法により電極材料、ここではTi/Alを膜厚30nm程度/300nm程度に堆積する。堆積したTi/Alを例えば600°C程度で急速アニールRTA処理する。以上により、n-GaN基板1の裏面を覆うカソード電極4が形成される。続いて、図1cに示すように、AlGaN層3上の能動領域にレジストパターン11aを形成する。詳細には、AlGaN層3上にレジストを塗布し、リソグラフィーによりレジストを加工して、AlGaN層3上の能動領域にレジストを残す。これにより、レジストパターン11aが形成される。続いて、図2aに示すように、AlGaN層3をエッチングして第1の段差部3aを形成する。詳細には、レジストパターン11aをマスクとして、例えば塩素系ガスをエッチングガスに用いてAlGaN層3を所定深さ、例えば5nm程度だけドライエッチングする。AlGaN層3のエッチングレートは、例えば10nm/分程度である。これにより、AlGaN層3に、エッチング底面からの高さが5nm程度で幅が例えば10μm程度の第1の段差部3aが形成される。レジストパターン11aは、酸素プラズマを用いた灰化処理等により除去される。続いて、図2bに示すように、AlGaN層3に第2の段差部3bを形成する。詳細には、先ず、AlGaN層3上にレジストを塗布し、リソグラフィーによりレジストを加工して、AlGaN層3上の第1の段差部3a上を含む所定部位にレジストを残す。これにより、レジストパターン11bが形成される。レジストパターン11bをマスクとして、例えば塩素系ガスをエッチングガスに用いてAlGaN層3を所定深さ、例えば5nm程度だけドライエッチングする。これにより、AlGaN層3に、エッチング底面からの高さが5nm程度で幅が例えば10μm程度の第2の段差部3bが形成される。レジストパターン11bは、酸素プラズマを用いた灰化処理等により除去される。続いて、図2cに示すように、AlGaN層3に第3の段差部3cを形成する。詳細には、先ず、AlGaN層3上にレジストを塗布し、リソグラフィーによりレジストを加工して、AlGaN層3上の第1の段差部3a上及び第2の段差部3b上を含む所定部位にレジストを残す。これにより、レジストパターン11cが形成される。レジストパターン11cをマスクとして、例えば塩素系ガスをエッチングガスに用いてAlGaN層3を所定深さ、例えば5nm程度だけドライエッチングする。これにより、AlGaN層3に、エッチング底面からの高さが5nm程度で幅が例えば10μm程度の第3の段差部3cが形成される。レジストパターン11cは、酸素プラズマを用いた灰化処理等により除去される。続いて、図3aに示すように、AlGaN層3に第4の段差部3dを形成する。詳細には、先ず、AlGaN層3上にレジストを塗布し、リソグラフィーによりレジストを加工して、AlGaN層3上の第1の段差部3a上、第2の段差部3b上及び第3の段差部3c上を含む所定部位にレジストを残す。これにより、レジストパターン11dが形成される。レジストパターン11dをマスクとして、例えば塩素系ガスをエッチングガスに用いて、n-GaN層2の表面が露出するまでAlGaN層3をドライエッチングする。これにより、AlGaN層3に、エッチング底面であるn-GaN層2の表面からの高さが5nm程度で幅が例えば10μm程度の第4の段差部3dが形成される。レジストパターン11dは、酸素プラズマを用いた灰化処理等により除去される。以上により、AlGaN層3は、n-GaN層2上で第1、第2、第3及び第4の段差部3a,3b,3c,3dの順に段階的に厚みが薄くなる段差状に加工される。なお、本実施形態では、AlGaN層3に深さ5nmずつエッチングを4回行う場合を例示したが、エッチング回数及びエッチング量は任意に設定することができる。レジストパターン11dは、酸素プラズマを用いた灰化処理等により除去される。続いて、図3bに示すように、パッシベーション膜5を形成する。詳細には、AlGaN層3を覆うように、n-GaN層2上に絶縁物、例えばSiNをプラズマCVD法により膜厚400nm程度に堆積する。これにより、AlGaN層3を覆うパッシベーション膜5が形成される。続いて、図3cに示すように、レジストパターン12を形成する。詳細には、パッシベーション膜5上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜5上の能動領域におけるアノード電極形成部位を開口する。これにより、レジストパターン12が形成される。続いて、図4aに示すように、AlGaN層3及びパッシベーション膜5にアノード電極形成用の開口6を形成する。詳細には、レジストパターン12をマスクとして、パッシベーション膜5及びAlGaN層3をドライエッチングする。パッシベーション膜5は、例えばSF6/CHF3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜5のエッチングレートは、例えば0.24μm/分程度である。AlGaN層3は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。AlGaN層3のエッチングレートは、例えば10nm/分程度である。以上により、AlGaN層3及びパッシベーション膜5にアノード電極形成用の開口6が形成される。このとき、AlGaN層3の加工により、JTE構造10が形成される。レジストパターン12は、酸素プラズマを用いた灰化処理等により除去される。続いて、図4bに示すように、アノード電極を形成するためのレジストパターン13を形成する。詳細には、開口6内を含むパッシベーション膜5上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6内及び開口6のエッジに沿ったパッシベーション膜5の周縁部位を露出する開口13aを有するレジストパターン13が形成される。続いて、図4cに示すように、アノード電極7を形成する。詳細には、開口13aを埋め込むように、レジストパターン13上に電極材料、ここでは例えば真空蒸着法によりNi/Auを膜厚100nm程度/300nm程度に堆積する。リフトオフにより、レジストパターン13をレジストパターン13上の電極材料と共に除去する。以上により、開口6内を埋め込みパッシベーション膜5の周縁部位上に例えば2μm程度オーバーハングする形状に、アノード電極7が形成される。アノード電極7は、開口6の底面でn-GaN層2と接触すると共に、開口6の側面でJTE構造10と接触している。続いて、図5に示すように、n-GaN基板1をダイシングラインDLで切断し、チップごとに切り出す。以上のようにして、本実施形態によるSBDが形成される。形成されたSBDを平面視した様子を図6に示す。図6では、パッシベーション膜5の図示を省略している。図6の破線I-Iに沿った断面が図1~図5の左側図に相当する。このSBDでは、n-GaN層2上において、中央部位にほぼ矩形状のアノード電極7が設けられ、アノード電極7の周囲を囲む枠状のJTE構造10が形成されている。JTE構造10は、第1、第2、第3、第4の段差部3a,3b,3c,3dを有しており、アノード電極7から離間するほど段階的に厚みが薄くなる段差状とされている。通常、例えばGaN層、及びGaN層の0001面いわゆるGa面上にAlGaN層を積層形成した場合、自発分極及びピエゾ分極によりGaN層のAlGaN層との界面には、2次元電子ガス2DEGが生成される。これに対して、GaN層のN面上にAlGaN層を積層形成した場合、自発分極及びピエゾ分極によりGaN層のAlGaN層との界面には、2次元正孔ホールガス2DHGが生成される。ここで、本実施形態によるSBDの半導体表面近傍における電界強度分布について、比較例との比較に基づいてシミュレーションして調べた結果について説明する。図7は、SBDにおいて、アノード電極の端部電極端からの距離μmと電界強度V/cmとの関係を示す特性図である。図7において、実施例は、上記の諸工程を経て作製されたJTE構造10を備えた本実施形態によるSBDを示す。比較例1は、JTE構造10を有しないSBDを示す。比較例2は、JTE構造10の代わりに、膜厚が20nm程度で均一であり幅が10μm程度のAlGaN層を有するSBDを示す。図7では、-100Vの逆方向電圧を印加したときの半導体表面近傍における電界強度分布をシミュレーションした。半導体表面近傍は、実施例ではJTE構造10の表面から1nm離れた位置、比較例1ではn-GaN2の表面から1nm離れた位置、比較例2ではAlGaN層の表面から1nm離れた位置とした。実施例及び比較例2では、AlGaN/GaNの界面に-5.38×1012/cm2の負の固定電荷を設定した。図7に示すように、電界強度の分布は以下のような結果となった。比較例1では、電極端の近傍に集中して分布しており、電極端にかかる最大電界強度は極めて高い。比較例2では、電極端からAlGaN層の幅に相当する10μm程度の位置まで分布しており、最大電界強度は比較例1よりも大幅に低い。実施例では、電極端から離れるほど段階的に低くなるように、JTE構造10の第1~第4の段差部3a~3dに位置整合してなだらかに分布しており、最大電界強度は比較例2よりも低い。このシミュレーション結果から、実施例では比較例1,2と比べて最もインパクトイオン化を起こし難く、より高耐圧であることが判る。実施例、即ち本実施形態では、図8カソード電極3の図示を省略する。に示すように、n-GaN層2のJTE構造10との界面に2DHGが生成される。この2DHGは、JTE構造10の第1~第4の段差部3a~3dに位置整合して電極端から離れるほど、段階的にホール濃度が低くなる。このことは、n-GaN層2上の所定位置におけるJTE構造10の厚みが薄いほど、当該位置に対応した2DHGのホール濃度が低いことを意味する。このように、電極端から離れるほど徐々にホール濃度が低くなるように分布する2DHGを得ることにより、電界集中をより徐々に緩和することができる。なお、上述のように、AlGaN層3に代わってn-GaN層2上にInAlN層又はInGaAlN層が形成された場合、或いはn-GaN層2に代わってn-GaN基板1の表面にn-AlGaN層を形成した場合でも、同様の作用効果が得られる。即ちこれらの場合でも、電極端から離れるほど徐々にホール濃度が低くなるように分布する2DHGが得られ、電界集中をより徐々に緩和することができる。特にInAlNは、AlGaNよりも自発分極が強く、バンドギャップが大きい。そのため、n-GaN層2上にInAlNからなるJTE構造を形成することで、上記の2DHGをより確実に得ることができる。以上説明したように、本実施形態によれば、イオン注入を用いることなく2DHGの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のSBDが実現する。-変形例-以下、第1の実施形態の諸変形例について説明する。変形例1本例では、第1の実施形態と同様に、JTE構造を有する化合物半導体装置としてSBDを開示するが、n-GaN基板1のGa面上に化合物半導体層を積層する点で第1の実施形態と相違する。図9及び図10は、第1の実施形態の変形例1によるSBDの製造方法を工程順に示す概略断面図である。本例では、図9に示すように、n-GaN基板1の0001面Ga面上にn-GaN層21及びInGaN層22を順次形成する。詳細には、成長用基板として、例えばn-GaN基板1を用いる。n-GaN基板1は、n型不純物として例えばSiを所定濃度例えば、1×1018/cm3程度含有する。n-GaN基板1の表面、ここではGa面上に、例えばMOCVD法により、n-GaN層21及びInGaN層22を順次成長する。n-GaN層21は、その表面がGa面とされており、例えば膜厚5μm程度に形成され、n型不純物例えばSiを1×1016/cm3程度に含有する。InGaN層22は、In組成率が例えば10程度でn-GaN層2のGa面上に膜厚20nm程度に積層形成される。なお、InGaN層22を形成する代わりに、n-GaN層21上にInAlGaN層又はInAlGaN層を形成するようにしても良い。その後、本実施形態と同様に、図1bの工程により、カソード電極4を形成する。図1c~図3aの諸工程により、InGaN層22をリソグラフィー及びドライエッチングする。図3bの工程により、InGaN層22を覆うパッシベーション膜5を形成する。図3c,図4aの諸工程でパッシベーション膜5及びInGaN層22をドライエッチングし、JTE構造20を形成する。図4b,図4cの諸工程により、アノード電極7を形成する。そして、図10に示すように、n-GaN基板21をダイシングラインで切断し、チップごとに切り出す。以上のようにして、本例によるSBDが形成される。図10に示すSBDでは、n-GaN層21上にInGaNからなるJTE構造20を備えている。JTE構造20は、本実施形態のJTE構造10と同様に、n-GaN層21上でInGaN層22が第1、第2、第3、第4の段差部22a,22b,22c,22dの順に段階的に厚みが薄くなる段差状に加工されてなる。なお本例でも、AlGaN層3の場合と同様に、InGaN層22に深さ5nmずつエッチングを4回行うが、エッチング回数及びエッチング量は任意に設定することができる。通常、GaN層のGa面上にInGaN層を積層形成した場合、自発分極及びピエゾ分極によりGaN層のInGaN層との界面に2DHGが生成される。本例によるSBDでは、図11に示すように、n-GaN層21のJTE構造20との界面に2DHGが生成しており、この2DHGはJTE構造20の第1~第4の段差部22a~22dに位置整合して電極端から離れるほど、段階的にホール濃度が低くなる。このことは、n-GaN層21上の所定位置におけるJTE構造20の厚みが薄いほど、当該位置に対応した2DHGのホール濃度が低いことを意味する。このように、電極端から離れるほどなだらかにホール濃度が低くなるように分布する2DHGを得ることにより、電界集中をより徐々に緩和することができる。以上説明したように、本例によれば、イオン注入を用いることなく2DHGの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のSBDが実現する。変形例2本例では、第1の実施形態と同様に、JTE構造を有する化合物半導体装置としてSBDを開示するが、浮遊電極を有する点で第1の実施形態と相違する。図12~図14は、第1の実施形態の変形例2によるSBDの製造方法を工程順に示す概略断面図である。本例では先ず、第1の実施形態と同様に、図1a~図3bの諸工程を経る。このとき、AlGaN層3を覆うパッシベーション膜5が形成される。続いて、図12aに示すように、レジストパターン23を形成する。詳細には、パッシベーション膜5上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜5上の能動領域におけるアノード電極形成部位及び浮遊電極形成部位をそれぞれ開口する。これにより、レジストパターン23が形成される。続いて、図12bに示すように、AlGaN層3及びパッシベーション膜5にアノード電極形成用の開口6及び浮遊電極形成用の開口24を形成する。詳細には、レジストパターン12をマスクとして、パッシベーション膜5及びAlGaN層3をドライエッチングする。パッシベーション膜5は、例えばSF6/CHF3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜5のエッチングレートは、例えば0.24μm/分程度である。JTE構造10は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。JTE構造10のエッチングレートは、例えば10nm/分程度である。このドライエッチングに際して、浮遊電極形成部位では、n-GaN層2の表層の一部がエッチングされる。以上により、AlGaN層3及びパッシベーション膜5に、アノード電極形成用の開口6及び浮遊電極形成用の開口24が形成される。このとき、AlGaN層3の加工により、JTE構造10が形成される。レジストパターン23は、酸素プラズマを用いた灰化処理等により除去される。続いて、図13aに示すように、アノード電極及び浮遊電極を形成するためのレジストパターン25を形成する。詳細には、開口6,24内を含むパッシベーション膜5上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6内及び開口6のエッジに沿ったパッシベーション膜5の周縁部位を露出する開口25aと、開口24内を露出する開口25bとを有するレジストパターン25が形成される。開口25bも開口25aと同様に、開口24内及び開口24のエッジに沿ったパッシベーション膜5の周縁部位を露出するように形成しても良い。続いて、図13bに示すように、アノード電極7及び浮遊電極26を形成する。詳細には、開口25a,25bを埋め込むように、レジストパターン25上に電極材料、ここでは例えば真空蒸着法によりNi/Auを膜厚100nm程度/300nm程度に堆積する。リフトオフにより、レジストパターン25をレジストパターン25上の電極材料と共に除去する。以上により、開口6内を埋め込みパッシベーション膜5の周縁部位上に例えば2μm程度オーバーハングする形状にアノード電極7が、開口24内を埋め込みパッシベーション膜5の上方に一部突出する形状に浮遊電極26がそれぞれ形成される。アノード電極7は、開口6の底面でn-GaN層2と接触すると共に、開口6の側面でJTE構造10と接触している。浮遊電極26も電極7と同様に、開口24内を埋め込みパッシベーション膜5の周縁部位上に一部オーバーハングする形状に形成しても良い。続いて、図14に示すように、n-GaN基板1をダイシングラインDLで切断し、チップごとに切り出す。以上のようにして、本例によるSBDが形成される。形成されたチップを平面視した様子を図15に示す。図15では、パッシベーション膜5の図示を省略している。図15の破線I-Iに沿った断面が図12~図14の左側図に相当する。浮遊電極26は、JTE構造10の周囲を囲む枠状に形成されており、開口24の底面でn-GaN層2と接触すると共に、開口24の側面でJTE構造10と接触している。浮遊電極26は、アノード電極7と異なり、その表面で配線等と接続されることなく、電気的に浮遊状態とされる。以上説明したように、本例によれば、イオン注入を用いることなく2DHGの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のSBDが実現する。更に、浮遊電極26を備えるため、JTE構造10の電位が安定化する。浮遊電極26は、アノード電極7と同一工程で形成されるため、工程増を招くこともない。第2の実施形態本実施形態では、第1の実施形態と同様に、JTE構造を有する化合物半導体装置としてSBDを開示するが、JTE構造の構成が異なる点で第1の実施形態と相違する。図16~図19は、第2の実施形態によるSBDの製造方法を工程順に示す概略断面図である。本実施形態では先ず、図16aに示すように、n-GaN基板1の表面にn-GaN層2を形成する。n-GaN層2は、第1の実施形態で図1aを用いて説明したn-GaN層2と同様にn-GaN基板1のN面上に成長形成される。続いて、図16bに示すように、n-GaN層2上にJTE構造形成用のマスク31を形成する。詳細には、n-GaN層2上にマスク材料、例えばシリコン酸化物を熱CVD法等により5μm程度の厚みに堆積する。このシリコン酸化物上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、n-GaN層2上でJTE構造形成部位を覆う形状のレジストパターンを形成する。このレジストパターンをマスクとして用い、例えばフッ酸によりシリコン酸化物をウェットエッチングする。レジストパターンは灰化処理等により除去する。以上により、n-GaN層2の表面におけるJTE構造形成部位を露出させる開口31aを有するマスク31が形成される。JTE構造形成部位は、第1の実施形態で説明したように、n-GaN層2上において、後工程で形成されるアノード電極の周囲を囲む枠状の領域である。マスク31では、遮蔽部分31Aが枠状領域の内側のアノード電極形成部位を覆い、遮蔽部分31Bが枠状領域の外側の部位を覆って、遮蔽部分31A,31Bの間に開口31aが形成される。マスク材料としては、当該マスク上に化合物半導体、例えばAlGaNが多結晶として堆積する性質の材料であることが好ましく、シリコン酸化物以外では、例えばシリコン窒化物又はシリコン酸窒化物等も用いることができる。続いて、図16cに示すように、AlGaN層32を成長する。詳細には、例えばプラズマアシスト分子線エピタキシーPlasmaAssistMolecularBeamEpitaxyPAMBE法を用いて、化合物半導体としてAlGaNを成長する。PAMBE法では、超高真空中で原料となるAl,Ga,Nをマスク3上を含むn-GaN層2の表面に入射する。超高真空中では、原料分子の平均自由工程が長いために、原料分子は互いに衝突することなく、直進してn-GaN層2の表面に到達する。そのため、入射角をn-GaN層2の表面に対して平行に近づけると、マスク31の影内に位置する箇所では、マスク3により原料分子のn-GaN層2の表面への到達が妨げられる。そのため、原料分子の入射角を変えることにより、n-GaN層2の表面への原料分子の到達量に差異が生じる。本実施形態では、この性質を利用して、AlGaNにおけるAl組成率の偏重を行う。具体的には、n-GaN層2の表面の法線Lを基準として、マスク31の遮蔽部分31B側に傾斜する入射角第1の角度θ1でAlを入射し、法線Lを基準として遮蔽部分31A側に傾斜する入射角第2の角度θ2でGaを入射する。この場合、Alの第2の角度θ2をGaの第1の角度θ1よりも大きくする。例えば、第1の角度をPAMBEの一般的な角度である20°程度、第2の角度を85°程度に設定する。マスク31の厚みが5μm程度であるため、約50μm幅においてAl組成率の偏重が可能となる。PAMBEによる成長温度は720°C程度とする。Al組成率は、遮蔽部分31Aから離間するほど低くなるように、遮蔽部分31aの近傍で例えば0.15程度、遮蔽部分31bの近傍で例えば0.05程度となるように、Al等の分子線量フラックスを調整する。以上により、マスク31の開口31内にはn-GaN層2の表面に、マスク31の遮蔽部分31aから離間するほどAl組成率が漸減する、膜厚20nm程度の単結晶のAlGaN層32が成長する。一方、マスク31上には、多結晶のAlGaN層33が堆積する。なお、AlGaN層32を形成する代わりに、n-GaN層2のN面上にInAlN又はInAlGaNを成長するようにしても良い。InAlNを成長する場合には、図16cに示したPAMBE法により、n-GaN層の表面の法線Lを基準として、マスク31の遮蔽部分31B側に傾斜する第1の角度でAlを入射し、法線Lを基準として遮蔽部分31A側に傾斜する第2の角度でGaを入射する。この場合、第2の角度を第1の角度よりも大きくする。これにより、アノード電極7から離間するほどAl組成率が漸減する、還元すれば、アノード電極7から離間するほどIn組成率が相対的に漸減する、InAlNが成長する。InAlGaNを成長する場合には、図16cに示したPAMBE法により、n-GaN層の表面の法線Lを基準として、マスク31の遮蔽部分31B側に傾斜する第1の角度でAlを入射し、法線Lを基準として遮蔽部分31A側に傾斜する第2の角度でGaを入射する。この場合、第2の角度を第1の角度よりも大きくする。これにより、アノード電極7から離間するほどAl組成率が漸減する、還元すれば、アノード電極7から離間するほどIn組成率が相対的に漸減する、InAlGaNが成長する。また、n-GaN層2を形成する代わりに、n-GaN基板1の表面にn-AlGaN層を形成するようにしても良い。この場合、n-AlGaN層のAl組成率は、その上に積層するAlGaN層32のAl組成率よりも高くする、即ちAlGaN層32のアノード電極7に近接する部位のAl組成率よりも高くすることが必要である。続いて、図17aに示すように、JTE構造30を形成する。詳細には、例えばKOH溶液を用いて多結晶のAlGaN層33をウェットエッチングして除去した後、例えばフッ酸を用いてマスク31をウェットエッチングして除去する。以上により、n-GaN層2上に、上記のAlGaN層32からなるJTE構造30が形成される。続いて、図17bに示すように、n-GaN基板1の裏面にカソード電極4を形成する。詳細には、n-GaN基板1の裏面全面に、例えば真空蒸着法により電極材料、ここではTi/Alを膜厚30nm程度/300nm程度に堆積する。堆積したTi/Alを例えば600°C程度でRTA処理する。以上により、n-GaN基板1の裏面を覆うカソード電極4が形成される。続いて、図17cに示すように、パッシベーション膜5を形成する。詳細には、JTE構造30を覆うように、n-GaN層2上に絶縁物、例えばSiNをプラズマCVD法により膜厚400nm程度に堆積する。これにより、JTE構造30を覆うパッシベーション膜5が形成される。続いて、図18aに示すように、JTE構造30及びパッシベーション膜5にアノード電極形成用の開口6を形成する。詳細には、先ず、パッシベーション膜5上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜5上の能動領域におけるアノード電極形成部位を開口する。これにより、レジストパターン12が形成される。次に、レジストパターン12をマスクとして、パッシベーション膜5及びJTE構造30をドライエッチングする。パッシベーション膜5は、例えばSF6/CHF3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜5のエッチングレートは、例えば0.24μm/分程度である。JTE構造30は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。JTE構造30のエッチングレートは、例えば10nm/分程度である。以上により、JTE構造30及びパッシベーション膜5にアノード電極形成用の開口6が形成される。レジストパターン12は、酸素プラズマを用いた灰化処理等により除去される。続いて、図18bに示すように、アノード電極7を形成する。詳細には、先ず、開口6内を含むパッシベーション膜5上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6内及び開口6のエッジに沿ったパッシベーション膜5の周縁部位を露出する開口を有するレジストパターンが形成される。次に、開口を埋め込むように、レジストパターン上に電極材料、ここでは例えば真空蒸着法によりNi/Auを膜厚100nm程度/300nm程度に堆積する。リフトオフにより、レジストパターンをレジストパターン上の電極材料と共に除去する。以上により、開口6内を埋め込みパッシベーション膜5の周縁部位上に例えば2μm程度オーバーハングする形状に、アノード電極7が形成される。アノード電極7は、開口6の底面でn-GaN層2と接触すると共に、開口6の側面でJTE構造30と接触している。続いて、図19に示すように、n-GaN基板1をダイシングラインDLで切断し、チップごとに切り出す。以上のようにして、本実施形態によるSBDが形成される。本実施形態では、図20カソード電極3の図示を省略する。に示すように、JTE構造30が、n-GaN層2のN面上に、アノード電極7から離間するほどAl組成率が漸減するAlGaNから形成されている。この構成では、分極による固定電荷により、n-GaN層2のJTE構造30との界面には2DHGが誘起され、そのホール濃度はJTE構造30のAl組成率が低くなるほど、即ちアノード電極7から離間するほど減少する。このように、アノード電極7から離れるほどなだらかにホール濃度が低くなるように分布する2DHGを得ることにより、電界集中を徐々に緩和することができる。以上説明したように、本実施形態によれば、イオン注入を用いることなく2DHGの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のSBDが実現する。更に本実施形態では、JTE構造30となるAlGaN層32の成長の際に上記のAl組成率を得ることができるため、製造歩留まりを向上させることができる。なお、本実施形態でも、第1の実施形態の諸変形例を適用することができる。即ち、変形例1を適用する場合には、n-GaN基板1のGa面上に、n-GaN層表面がGa面となるを形成し、n-GaN層上に、InGaNからなるJTE構造を形成する。InGaNは、図16cに示したPAMBE法により、n-GaN層の表面の法線Lを基準として、マスク31の遮蔽部分31B側に傾斜する第1の角度でInを入射し、法線Lを基準として遮蔽部分31A側に傾斜する第2の角度でGaを入射する。この場合、Gaの第2の角度をInの第1の角度よりも大きくする。これにより、アノード電極7から離間するほどIn組成率が漸減するInGaNからなるJTE構造が形成される。変形例2を適用する場合には、アノード電極7と同時に、浮遊電極を形成すれば良い。第3の実施形態本実施形態では、第1の実施形態と同様に、JTE構造を有する化合物半導体装置としてSBDを開示するが、JTE構造の構成が異なる点で第1の実施形態と相違する。図21~図24は、第3の実施形態によるSBDの製造方法を工程順に示す概略断面図である。先ず、図21aに示すように、n-GaN基板1の表面にn-GaN層2及びAlGaN層41を順次形成する。詳細には、成長用基板として、例えばn-GaN基板1を用いる。n-GaN基板1は、n型不純物として例えばSiを所定濃度例えば、1×1018/cm3程度含有する。n-GaN基板1の表面、ここではN面上に、例えばMOCVD法により、n-GaN層2及びAlGaN層41を順次成長する。n-GaN層2は、その表面がN面とされており、例えば膜厚5μm程度に形成され、n型不純物例えばSiを1×1016/cm3程度に含有する。AlGaN層41は、Al組成率が例えば10程度でn-GaN層2のN面上に膜厚20nm程度に積層形成される。n-GaN層2及びAlGaN層41の成長条件は、第1の実施形態における図1aを用いて説明したn-GaN層2及びAlGaN層3の成長条件と同様とする。n-GaN層2及びAlGaN層41の成長条件は、第1の実施形態における図1aを用いて説明したn-GaN層2及びAlGaN層3の成長条件と同様とする。なお、AlGaN層41を形成する代わりに、n-GaN層2上にInAlN層又はInAlGaN層を形成するようにしても良い。また、n-GaN層2を形成する代わりに、n-GaN基板1の表面にn-AlGaN層を形成するようにしても良い。この場合、n-AlGaN層のAl組成率は、その上に積層するAlGaN層41のAl組成率よりも高くすることが必要である。AlGaN層41のAl組成率が10程度であれば、n-AlGaN層のAl組成率を例えば20程度とすることが考えられる。続いて、図21bに示すように、n-GaN基板1の裏面にカソード電極4を形成する。詳細には、n-GaN基板1の裏面全面に、例えば真空蒸着法により電極材料、ここではTi/Alを膜厚30nm程度/300nm程度に堆積する。堆積したTi/Alを例えば600°C程度でRTA処理する。以上により、n-GaN基板1の裏面を覆うカソード電極4が形成される。続いて、図21cに示すように、AlGaN層41上にレジストパターン42を形成する。詳細には、AlGaN層41上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、AlGaN層41上にレジストパターン42が形成される。レジストパターン42は、能動領域となる図中左端部から離間するほど段階的に幅狭となる複数のマスク部分を持つように、複数の開口が形成されている。レジストパターン42の複数のマスク部分を42A,42B,42C,42D,42E,42Fとし、複数の開口を42a,42b,42c,42d,42eとする。続いて、図22aに示すように、AlGaN層41をエッチングして厚膜部分41A~41Fを形成する。詳細には、レジストパターン42をマスクとして、例えば塩素系ガスをエッチングガスに用いてAlGaN層41を所定深さ、例えば15nm程度だけドライエッチングする。AlGaN層41のエッチングレートは、例えば10nm/分である。AlGaN層41には、レジストパターン42の開口42a,42b,42c,42d,42eに倣って溝41a,41b,41c,41d,41eが形成される。これにより、AlGaN層41に、図中左端部から離間するほど段階的に幅狭となる厚膜部分41A,41B,41C,41D,41E,41Fが形成される。レジストパターン42は、酸素プラズマを用いた灰化処理等により除去される。続いて、図22bに示すように、パッシベーション膜43を形成する。詳細には、AlGaN層41を覆うように、例えばSiNをプラズマCVD法により膜厚400nm程度に堆積する。これにより、AlGaN層41を覆うパッシベーション膜43が形成される。続いて、図22cに示すように、パッシベーション膜43をエッチングする。詳細には、先ず、パッシベーション膜43上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜43上の能動領域におけるアノード電極形成部位及び浮遊電極形成部位を開口する。これにより、レジストパターン44が形成される。次に、レジストパターン44をマスクとして、例えばSF6/CHF3ガスをエッチングガスに用いて、AlGaN層41の表面が露出するまで、パッシベーション膜43をドライエッチングする。パッシベーション膜43のエッチングレートは、例えば0.24μm/分程度である。続いて、図23aに示すように、AlGaN層41をエッチングして、JTE構造40を形成する。詳細には、レジストパターン44をマスクとして、例えば塩素系ガスをエッチングガスに用いて、AlGaN層41を完全にドライエッチングする。AlGaN層41のエッチングレートは、例えば10nm/分程度である。このドライエッチングに際して、AlGaN層41の浮遊電極形成部位における厚みは5nm程度であるため、浮遊電極形成部位では、n-GaN層2の表層の一部がエッチングされる。以上により、表面がパッシベーション膜43で覆われたJTE構造40が形成される。JTE構造40は、アノード電極形成部位から離間するほど段階的に幅狭となる厚膜部分41A~41Fを有している。レジストパターン44は、酸素プラズマを用いた灰化処理等により除去される。続いて、図23bに示すように、アノード電極7及び浮遊電極45を形成する。詳細には、先ず、JTE構造40及びパッシベーション膜43を覆うように、n-GaN層2上にレジストを塗布し、リソグラフィーによりレジストを加工する。アノード電極形成部位及びパッシベーション膜43の周縁部位を露出する開口と、浮遊電極形成部位を露出する開口とを有するレジストパターンが形成される。後者の開口も、前者の開口と同様に、浮遊電極形成部位及びパッシベーション膜43の周縁部位を露出するように形成しても良い。次に、上記の各開口を埋め込むように、レジストパターン上に電極材料、ここでは例えば真空蒸着法によりNi/Auを膜厚100nm程度/300nm程度に堆積する。リフトオフにより、レジストパターンを当該レジストパターン上の電極材料と共に除去する。以上により、アノード電極形成部位を埋め込みパッシベーション膜43の周縁部位上に例えば2μm程度オーバーハングする形状にアノード電極7が、浮遊電極形成部位を埋め込みパッシベーション膜43の上方に一部突出する形状に浮遊電極45がそれぞれ形成される。浮遊電極45もアノード電極7と同様に、浮遊電極形成部位を埋め込みパッシベーション膜43の周縁部位上に一部オーバーハングする形状に形成しても良い。アノード電極7は、その底面でn-GaN層2と接触すると共に、その側面でJTE構造40と接触している。浮遊電極45は、JTE構造40の周囲を囲む枠状に形成されており、その底面でn-GaN層2と接触すると共に、その側面でJTE構造40と接触している。浮遊電極45は、アノード電極7と異なり、その表面で配線等と接続されることなく、電気的に浮遊状態とされる。なお、本実施形態では、アノード電極7と共に浮遊電極45を形成する場合を例示したが、浮遊電極45は形成しなくても良い。続いて、図24に示すように、n-GaN基板1をダイシングラインDLで切断し、チップごとに切り出す。以上のようにして、本実施形態によるSBDが形成される。本実施形態では、図25カソード電極3の図示を省略する。に示すように、JTE構造40が、アノード電極7から離間するほど段階的に幅狭となる厚膜部分41A~41Fを有するAlGaNから形成されている。この構成では、分極による固定電荷により、n-GaN層2のJTE構造40との界面には2DHGが誘起され、そのホール濃度はJTE構造40の幅が狭い箇所ほど、即ちアノード電極7から離間するほど減少する。このように、アノード電極7から離れるほど段階的にホール濃度が低くなるように分布する2DHGを得ることにより、電界集中を徐々に緩和することができる。以上説明したように、本実施形態によれば、イオン注入を用いることなく2DHGの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のSBDが実現する。更に本実施形態では、AlGaN層41に対する1回のパターニングで厚膜部分41A~41Fを得ることができるため、製造歩留まりを向上させることができる。なお、本実施形態でも、第1の実施形態の変形例1を適用することができる。この場合、n-GaN基板1のGa面上にn-GaN層表面がGa面となる及びInGaN層を形成する。InGaN層は、図21c及び図22aの諸工程により、アノード電極形成領域から離間するほど段階的に幅狭となる複数の厚膜部分が形成される。このInGaN層は、パッシベーション膜43と共にドライエッチングされる。そして、アノード電極7から離間するほど段階的に幅狭となる複数の厚膜部分を有する、InGaNからなるJTE構造が形成される。上述の第1~第3の実施形態及び諸変形例におけるJTE構造は、SBDのみならず、他の化合物半導体装置、例えばUMOSFETUshapeMetalOxideSemiconductorFieldEffectTransistorに適用することもできる。この場合、上記のJTE構造をAlGaNで形成する場合、ドリフト層、例えば表面がN面とされたn-GaNドリフト層上にJTE構造を形成することが好ましい。このUMOSFETでは、n-GaNドリフト層のJTE構造との界面に2DHGが生成される。この2DHGは、JTE構造下に位置整合して、電極端から離れるほど、段階的にホール濃度が低くなる。このようなホール濃度分布の2DHGを得ることにより、電界集中が徐々に緩和される。従って、イオン注入を用いることなく2DHGの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のUMOSFETが実現する。上述した第1~第3の実施形態及び諸変形例によるSBD、或いはUMOSFETのチップは、いわゆるディスクリートパッケージに適用される。このディスクリートパッケージでは、上述した第1~第3の実施形態及び諸変形例によるSBD、或いは上記のUMOSFETのチップが搭載される。以下、第1~第3の実施形態及び諸変形例によるSBDのチップ以下、SBDチップ51と言うのディスクリートパッケージについて例示する。図26は、ディスクリートパッケージを示す概略平面図である。SBDチップ51には、その表面に電極パッド51aが形成されている。電極パッド51aは、SBDのアノード電極と電気的に接続されている。ディスクリートパッケージを作製するには、先ず、SBDチップ51を、ハンダ等のダイアタッチ剤53を用いてリードフレーム52に固定する。続いて、Alワイヤ54を用いたボンディングにより、電極パッド51aとアノードリード52aとを電気的に接続する。基板裏面に形成されたカソード電極は、SBDチップ51がリードフレーム52に固定されることでリードフレーム52と導通し、カソードリード52bが電極引き出し部位となる。その後、モールド樹脂55を用いて、トランスファーモールド法によりSBDチップ51を樹脂封止し、リードフレーム52を切り離す。以上により、ディスクリートパッケージが形成される。上述した第1~第3の実施形態及び諸変形例によるSBD、或いはUMOSFETは、例えばPFCPowerFactorCorrection回路に適用される。図27は、PFC回路を示す結線図である。PFC回路60は、スイッチ素子トランジスタ61と、ダイオード62と、チョークコイル63と、コンデンサ64,65と、ダイオードブリッジ66とを備えて構成される。ダイオード62に、第1~第3の実施形態及び諸変形例のうちの1種のSBDが適用される。ダイオード62への当該適用に代わって、スイッチ素子61に上記のUMOSFETを適用しても良い。また、ダイオード62には第1~第3の実施形態及び諸変形例のうちの1種のSBDを、スイッチ素子61には上記のUMOSFETを、共に適用しても好適である。PFC回路60では、スイッチ素子61のドレイン電極と、ダイオード62のアノード端子及びチョークコイル63の一端子とが接続される。スイッチ素子61のソース電極と、コンデンサ64の一端子及びコンデンサ65の一端子とが接続される。コンデンサ64の他端子とチョークコイル63の他端子とが接続される。コンデンサ65の他端子とダイオード62のカソード端子とが接続される。コンデンサ64の両端子間には、ダイオードブリッジ66を介して交流電源ACが接続される。コンデンサ65の両端子間には、直流電源DCが接続される。PFC回路60は、図28に示すように、例えばサーバ電源70に組み込まれて用いられる。サーバ電源は、外部ACをDCに変える第1のブロックと、第1のブロックにおける力率改善を行う第2のブロックと、各基板に分配されるDCを各回路ブロックで必要とされる電圧に変換する第3のブロックとを備えている。サーバ電源70では、第2のブロックにPFC回路60が適用される。PFC回路60を用いることにより、サーバ電源70と同様に、信頼度の高い他の電源装置を構築することも可能である。このように、第1~第3の実施形態及び諸変形例のSBDと、上記のUMOSFETとの一方又は双方をPFC回路に用いることにより、高耐圧用途に適した信頼性の高い電源装置が実現する。以下、化合物半導体装置及びその製造方法、並びにPFC回路の諸態様を付記としてまとめて記載する。付記1基板と、前記基板の上方に形成された第1の化合物半導体層と、前記第1の化合物半導体層上に形成された第2の化合物半導体層と、前記第1の化合物半導体層上に形成された上部電極とを含み、前記第1の化合物半導体層の前記第2の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、2次元正孔ガスが生成されることを特徴とする化合物半導体装置。付記2前記第2の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されていることを特徴とする付記1に記載の化合物半導体装置。付記3前記第2の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低いことを特徴とする付記1に記載の化合物半導体装置。付記4前記第2の化合物半導体層は、複数の溝が形成されており、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有することを特徴とする付記1に記載の化合物半導体装置。付記5前記第1の化合物半導体層は、窒化ガリウム系半導体からなり、前記第2の化合物半導体層は、アルミニウムを含有する窒化ガリウム系半導体、インジウムを含有する窒化ガリウム系半導体、及びアルミニウム及びインジウムを含有する窒化ガリウム系半導体から選ばれた一種であることを特徴とする付記1~4のいずれか1項に記載の化合物半導体装置。付記6前記基板の裏面に形成された下部電極を更に含むことを特徴とする付記1~5のいずれか1項に記載の化合物半導体装置。付記7基板の上方に第1の化合物半導体層を形成する工程と、前記第1の化合物半導体層上に第2の化合物半導体層を形成する工程と、前記第1の化合物半導体層上に上部電極を形成する工程とを含み、前記第1の化合物半導体層の前記第2の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、2次元正孔ガスが生成されることを特徴とする化合物半導体装置の製造方法。付記8前記第2の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されることを特徴とする付記7に記載の化合物半導体装置の製造方法。付記9前記第2の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低くなるように形成されることを特徴とする付記7に記載の化合物半導体装置の製造方法。付記10前記第2の化合物半導体層の形成する工程は、前記第2の化合物半導体層の形成部位を開口するマスクを形成する工程と、分子線エピタキシャル成長法により、前記基板の法線を基準として前記上部電極の逆側に傾斜する第1の角度でアルミニウム又はインジウムを入射し、前記法線を基準として前記上部電極側に傾斜する第2の角度で他の材料元素を入射する工程とを含み、前記2の角度を前記第1の角度よりも大きくすることを特徴とする付記9に記載の化合物半導体装置の製造方法。付記11前記第2の化合物半導体層は、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有するように、溝が形成されることを特徴とする付記7に記載の化合物半導体装置の製造方法。付記12前記第1の化合物半導体層は、窒化ガリウム系半導体からなり、前記第2の化合物半導体層は、アルミニウムを含有する窒化ガリウム系半導体、インジウムを含有する窒化ガリウム系半導体、及びアルミニウム及びインジウムを含有する窒化ガリウム系半導体から選ばれた一種であることを特徴とする付記7~11のいずれか1項に記載の化合物半導体装置の製造方法。付記13前記基板の裏面に下部電極を形成する工程を更に含むことを特徴とする付記7~12のいずれか1項に記載の化合物半導体装置の製造方法。付記14ダイオード及びスイッチ素子を有するPFC回路を備えた電源装置であって、前記ダイオード及び前記スイッチ素子の少なくとも一方は、基板と、前記基板の上方に形成された第1の化合物半導体層と、前記第1の化合物半導体層上に形成された第2の化合物半導体層と、前記第1の化合物半導体層上に形成された上部電極とを含む化合物半導体装置であって、前記第1の化合物半導体層の前記第2の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、2次元正孔ガスが生成されることを特徴とする電源装置。"