光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、前記画素アレイ部の各選択行に対して電子シャッタ状態および読み出し状態を時分割多重で設定する垂直選択回路と、前記選択行に属する画素を前記電子シャッタ状態および前記読み出し状態に応じて駆動するパルスセレクタ回路と、前記垂直選択回路および前記パルスセレクタ回路の動作タイミングを制御するタイミングジェネレータ回路とを備えることを特徴とする固体撮像装置。前記垂直選択回路は、前記電子シャッタ状態および前記読み出し状態において共用され、行選択値と行番号を比較する比較器と、前記電子シャッタ状態および前記読み出し状態において共用され、前記比較器による比較結果を保持するレジスタとを備えることを特徴とする請求項1に記載の固体撮像装置。前記パルスセレクタ回路は、前記電子シャッタ状態に応じて前記画素を駆動する駆動回路と、前記読み出し状態に応じて前記画素を駆動する駆動回路とが共用されていることを特徴とする請求項2に記載の固体撮像装置。前記画素は、光電変換を行うフォトダイオードと、前記フォトダイオードに蓄積された電荷に応じた信号を検出する検出ノードと、前記フォトダイオードに蓄積された電荷を前記検出ノードに読み出す読み出しトランジスタと、前記検出ノードにて検出された信号を増幅する増幅トランジスタと、前記検出ノードをリセットするリセットトランジスタとを備え、前記垂直選択回路は、前記電子シャッタ状態を設定する期間と、前記読み出し状態を設定する期間と、前記読み出し状態の経過後に前記検出ノードを前記垂直信号線から電気的に切り離す期間とを時分割多重することを特徴とする請求項1から3のいずれか1項に記載の固体撮像装置。前記画素は、光電変換を行うフォトダイオードと、前記フォトダイオードに蓄積された電荷に応じた信号を検出する検出ノードと、前記フォトダイオードに蓄積された電荷を前記検出ノードに読み出す読み出しトランジスタと、前記検出ノードにて検出された信号を増幅する増幅トランジスタと、前記検出ノードをリセットするリセットトランジスタと、前記選択行の前記増幅トランジスタを動作させる行選択トランジスタとを備え、前記垂直選択回路は、前記電子シャッタ状態を設定する期間と、前記読み出し状態を設定する期間とを時分割多重することを特徴とする請求項1から3のいずれか1項に記載の固体撮像装置。本発明の一つの実施形態の目的は、撮像領域に対する1水平走査期間内で電子シャッタ状態および読み出し状態を設定する垂直選択回路において、電子シャッタ動作用と読み出し動作用とで回路を共有化することが可能な固体撮像装置を提供することである。実施形態の固体撮像装置によれば、画素アレイ部と、垂直信号線と、垂直選択回路と、パルスセレクタ回路と、タイミングジェネレータ回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。垂直信号線は、前記画素から読み出された画素信号を垂直方向に伝送する。垂直選択回路は、前記画素アレイ部の各選択行に対して電子シャッタ状態および読み出し状態を時分割多重で設定する。パルスセレクタ回路は、前記選択行に属する画素を前記電子シャッタ状態および前記読み出し状態に応じて駆動する。タイミングジェネレータ回路は、前記垂直選択回路および前記パルスセレクタ回路の動作タイミングを制御する。以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る固体撮像装置の概略構成を示すブロック図である。図1において、この固体撮像装置には、光電変換した電荷を蓄積する画素12がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部11、各画素12の信号成分をCDSにてデジタル化するアナログ/デジタル変換回路13、アナログ/デジタル変換回路13にてデジタル化された各画素12の信号成分を1ライン分だけラッチするラッチ回路14、ラッチ回路14にてラッチされた各画素12の信号成分を1ライン分だけ保存するラインメモリ15、読み出し対象となる画素12を水平方向に走査する水平シフトレジスタ回路16、画素アレイ部11の各選択行に対して電子シャッタ状態および読み出し状態を時分割多重で設定する垂直選択回路17、画素アレイ部11の選択行に属する画素12を電子シャッタ状態および読み出し状態に応じて駆動するパルスセレクタ回路18、各画素12の読み出しや蓄積のタイミングを制御するタイミングジェネレータ回路19が設けられている。なお、タイミングジェネレータ回路19には水平同期パルスPHが入力される。ここで、画素アレイ部11において、ロウ方向には画素12の読み出し制御を行う水平制御線HLIN1~HLINNNは正の整数がロウごとに設けられ、カラム方向には画素12から読み出された信号を伝送する垂直信号線VLIN1~VLINMMは正の整数がカラムごとに設けられている。各垂直信号線VLIN1~VLINMには、画素12から読み出された信号に垂直信号線VLIN1~VLINMの電位をそれぞれ追従させる電流源Gが接続されている。なお、各水平制御線HLIN1~HLINNは、リセット信号RESET1~RESETNおよび読み出し信号READ1~READNをロウごとに画素12に伝送することができる。そして、N行M列目の画素12には、フォトダイオードPD、読み出しトランジスタTa、リセットトランジスタTbおよび増幅トランジスタTcが設けられている。また、増幅トランジスタTcとリセットトランジスタTbと読み出しトランジスタTaとの接続点には検出ノードとしてフローティングディフュージョンFDが形成されている。そして、例えば、N行M列目の画素12において、読み出しトランジスタTaのソースは、フォトダイオードPDに接続され、読み出しトランジスタTaのゲートには、読み出し信号READNが入力される。また、リセットトランジスタTbのソースは、読み出しトランジスタTaのドレインに接続され、リセットトランジスタTbのゲートには、リセット信号RESETNが入力され、リセットトランジスタTbのドレインは、電源電位VDDに接続されている。また、増幅トランジスタTcのソースは、垂直信号線VLINMに接続され、増幅トランジスタTcのゲートは、読み出しトランジスタTaのドレインに接続され、増幅トランジスタTcのドレインは、電源電位VDDに接続されている。そして、垂直選択回路17において、電子シャッタ状態を設定する期間TSと、読み出し状態を設定する期間TRと、読み出し状態の経過後に検出ノードを垂直信号線VLIN1~VLINMから電気的に切り離す期間TZとが、各選択行L1~LNごとに分割される。そして、各期間TS、TR、TZにおいて、各選択行L1~LNに応じて行選択信号VSEL1~VSELNが垂直選択回路17からパルスセレクタ回路18に出力される。期間TRでは、各選択行L1~LNに応じてリセットトランジスタTbにリセット信号RESET1~RESETNが印加される。この結果、リセットトランジスタTbがオンし、リセットトランジスタTbを介してフローティングディフュージョンFDの電位が電源電位VDDに設定される。そして、その時のリセットレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送され保持される。また、期間TRでは、各選択行L1~LNに応じて読み出しトランジスタTaに読み出し信号READ1~READNが印加される。この結果、読み出しトランジスタTaがオンし、フォトダイオードPDに蓄積されていた電荷が読み出しトランジスタTaを介してフローティングディフュージョンFDに転送される。そして、その時の読み出しレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送される。そして、アナログ/デジタル変換回路13において、各画素12の信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素12の信号成分がCDSにてデジタル化され、ラインメモリ15を介して出力信号SOとして出力される。期間TZでは、各選択行L1~LNに応じてリセットトランジスタTbにリセット信号RESET1~RESETNが印加されるとともに、電源電位VDDがグランド電位に一旦落とされる。この結果、リセットトランジスタTbがオンし、リセットトランジスタTbを介してフローティングディフュージョンFDの電位がグランド電位に設定されることで、増幅トランジスタTcがオフされれ、各画素セルは垂直信号線VLIN1~VLINMから電気的に切り離される。ここで、電子シャッタ状態を設定する期間TSと、読み出し状態を設定する期間TRと、読み出し状態の経過後に検出ノードを垂直信号線VLIN1~VLINMから電気的に切り離す期間TZとを時分割多重することにより、垂直選択回路17およびパルスセレクタ回路18において電子シャッタ動作用と読み出し動作用とで回路を共有化することができる。このため、垂直選択回路17およびパルスセレクタ回路18において電子シャッタ動作用と読み出し動作用とで別個に回路を構成する必要がなくなり、回路規模を低減することができる。図2は、図1の垂直選択回路の構成例を示す回路図である。図2において、垂直選択回路17には、行選択値DECと行番号1~Nをそれぞれ比較する比較器1-1~1-Nおよび比較器1-1~1-Nによる比較結果をそれぞれ保持するレジスタ2-1~2-Nが行ごとに設けられている。なお、図2の例では、比較器1-1~1-NとしてAND回路、レジスタ2-1~2-Nとしてフリップフロップを用いた場合を示した。ここで、各比較器1-1~1-Nおよびレジスタ2-1~2-Nは、電子シャッタ状態および読み出し状態においてそれぞれ共用される。そして、比較器1-1~1-Nの第1入力端子には行選択値DECが入力され、第2入力端子には行番号1~Nがそれぞれ入力され、ラッチイネーブル端子にはラッチイネーブル信号LTCHENが入力される。レジスタ2-1~2-Nのデータ入力端子DにはラッチデータLTCHDATAが入力され、クロック端子CKには比較器1-1~1-Nの出力がそれぞれ入力され、リセット端子RSTにはラッチリセット信号LTCHRSTが入力され、データ出力端子Qからは行選択信号VSEL1~VSELNがそれぞれ出力される。図3は、図1のパルスセレクタ回路の構成例を示す回路図である。図3において、パルスセレクタ回路18には、リセット用AND回路3-1-1~3-1-Nおよびリード用AND回路3-2-1~3-2-Nが行ごとに設けられている。ここで、各リセット用AND回路3-1-1~3-1-Nおよび各リード用AND回路3-2-1~3-2-Nは、電子シャッタ状態および読み出し状態においてそれぞれ共用される。そして、リセット用AND回路3-1-1~3-1-Nおよびリード用AND回路3-2-1~3-2-Nの第1入力端子には行選択信号VSEL1~VSELNがそれぞれ出力され、リセット用AND回路3-1-1~3-1-Nの第2入力端子にはリセット指示信号PDRESETが入力され、リード用AND回路3-2-1~3-2-Nの第2入力端子には読み出し指示信号PDREADが入力される。リセット用AND回路3-1-1~3-1-Nからはリセット信号RESET1~RESETNがそれぞれ出力され、リード用AND回路3-2-1~3-2-Nからは読み出し信号READ1~READNがそれぞれ出力される。なお、リセット指示信号PDRESETおよび読み出し指示信号PDREADは、タイミングジェネレータ回路19から受けることができる。図4は、図1の固体撮像装置の動作の一例を示すタイミングチャートである。図4において、例えば、選択行L1では期間TS1、TR1、TZ1に分割され、選択行L2では期間TS2、TR2、TZ2に分割され、選択行L3では期間TS3、TR3、TZ3に分割される。なお、期間TS1~TS3では電子シャッタ状態が設定され、期間TR1~TR3では読み出し状態が設定され、期間TZ1~TZ3では検出ノードを垂直信号線VLIN1~VLINMから電気的に切り離す処理が行われる。そして、行選択値DECが1に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-1において行選択値DECと行番号1とが一致し、比較器1-1の出力が立ち上がる。このため、レジスタ2-1の出力が立ち上がり、行選択信号VSEL1が立ち上がることで期間TS1に移行する。そして、期間TS1において、リセット指示信号PDRESETとしてESリセットパルスが図3のリセット用AND回路3-1-1~3-1-Nに入力され、読み出し指示信号PDREADとしてESリードパルスが図3のリード用AND回路3-2-1~3-2-Nに入力されると、行選択信号VSEL1にて選択されたリセット用AND回路3-1-1およびリード用AND回路3-2-1の出力が立ち上がる。この結果、選択行L1のリセットトランジスタTbにリセット信号RESET1が印加されるとともに、選択行L1の読み出しトランジスタTaに読み出し信号READ1が印加される。この結果、選択行L1のリセットトランジスタTbおよび読み出しトランジスタTaがオンし、選択行L1のフォトダイオードPDに蓄積された電荷がフローティングディフュージョンFDを介して電源電位VDDに排出される。次に、期間TS1において、リセット指示信号PDRESETとしてゼロセットパルスが図3のリセット用AND回路3-1-1~3-1-Nに入力されると、行選択信号VSEL1にて選択されたリセット用AND回路3-1-1の出力が立ち上がる。この結果、選択行L1のリセットトランジスタTbにリセット信号RESET1が印加される。この時、電源電位VDDがグランド電位に一旦落とされる。この結果、選択行L1のリセットトランジスタTbを介してフローティングディフュージョンFDの電位がグランド電位に設定されることで、増幅トランジスタTcがオフされる。次に、ラッチリセット信号LTCHRSTが立ち下がると、レジスタ2-1~2-Nの出力がリセットされる。この結果、レジスタ2-1の出力が立ち下がり、行選択信号VSEL1が立ち下がることで期間TS1が終了する。次に、行選択値DECが1に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-1において行選択値DECと行番号1とが一致し、比較器1-1の出力が立ち上がる。このため、レジスタ2-1の出力が立ち上がり、行選択信号VSEL1が立ち上がることで期間TR1に移行する。そして、期間TR1において、リセット指示信号PDRESETとしてROリセットパルスが図3のリセット用AND回路3-1-1~3-1-Nに入力されると、行選択信号VSEL1にて選択されたリセット用AND回路3-1-1の出力が立ち上がる。この結果、選択行L1のリセットトランジスタTbにリセット信号RESET1が印加される。この結果、選択行L1のリセットトランジスタTbがオンし、フローティングディフュージョンFDの電位が電源電位VDDに設定される。そして、その時のリセットレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送され保持される。次に、期間TR1において、読み出し指示信号PDREADとしてROリードパルスが図3のリード用AND回路3-2-1~3-2-Nに入力されると、行選択信号VSEL1にて選択されたリード用AND回路3-2-1の出力が立ち上がる。この結果、選択行L1の読み出しトランジスタTaに読み出し信号READ1が印加される。この結果、選択行L1の読み出しトランジスタTaがオンし、選択行L1のフォトダイオードPDに蓄積された電荷が読み出しトランジスタTaを介してフローティングディフュージョンFDに転送される。そして、その時の読み出しレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送される。次に、ラッチリセット信号LTCHRSTが立ち下がると、レジスタ2-1~2-Nの出力がリセットされる。この結果、レジスタ2-1の出力が立ち下がり、行選択信号VSEL1が立ち下がることで期間TR1が終了する。次に、行選択値DECが2に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-2において行選択値DECと行番号2とが一致し、比較器1-2の出力が立ち上がる。このため、レジスタ2-2の出力が立ち上がり、行選択信号VSEL2が立ち上がることで期間TS2に移行する。そして、期間TS2において、リセット指示信号PDRESETとしてESリセットパルスが図3のリセット用AND回路3-1-1~3-1-Nに入力され、読み出し指示信号PDREADとしてESリードパルスが図3のリード用AND回路3-2-1~3-2-Nに入力されると、行選択信号VSEL2にて選択されたリセット用AND回路3-1-2およびリード用AND回路3-2-2の出力が立ち上がる。この結果、選択行L2のリセットトランジスタTbにリセット信号RESET2が印加されるとともに、選択行L2の読み出しトランジスタTaに読み出し信号READ2が印加される。この結果、選択行L2のリセットトランジスタTbおよび読み出しトランジスタTaがオンし、選択行L2のフォトダイオードPDに蓄積された電荷がフローティングディフュージョンFDを介して電源電位VDDに排出される。次に、期間TS2において、行選択値DECが1に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-1において行選択値DECと行番号1とが一致し、比較器1-1の出力が立ち上がる。このため、レジスタ2-1の出力が立ち上がり、行選択信号VSEL1が立ち上がることで選択行L1では期間TZ1に移行する。次に、選択行L1の期間TZ1および選択行L2の期間TS2において、リセット指示信号PDRESETとしてゼロセットパルスが図3のリセット用AND回路3-1-1~3-1-Nに入力されると、行選択信号VSEL1、VSEL2にてそれぞれ選択されたリセット用AND回路3-1-1、3-1-2の出力が立ち上がる。この結果、選択行L1、L2のリセットトランジスタTbにリセット信号RESET1、RESET2がそれぞれ印加される。この時、電源電位VDDがグランド電位に一旦落とされる。この結果、選択行L1、L2のリセットトランジスタTbを介してフローティングディフュージョンFDの電位がグランド電位に設定されることで、増幅トランジスタTcがオフされる。次に、ラッチリセット信号LTCHRSTが立ち下がると、レジスタ2-1~2-Nの出力がリセットされる。この結果、レジスタ2-1、2-2の出力が立ち下がり、行選択信号VSEL1、VSEL2が立ち下がることで期間TZ1、TS2が終了する。次に、行選択値DECが2に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-2において行選択値DECと行番号2とが一致し、比較器1-2の出力が立ち上がる。このため、レジスタ2-2の出力が立ち上がり、行選択信号VSEL2が立ち上がることで期間TR2に移行する。そして、期間TR2において、リセット指示信号PDRESETとしてROリセットパルスが図3のリセット用AND回路3-1-1~3-1-Nに入力されると、行選択信号VSEL2にて選択されたリセット用AND回路3-1-2の出力が立ち上がる。この結果、選択行L2のリセットトランジスタTbにリセット信号RESET2が印加される。この結果、選択行L2のリセットトランジスタTbがオンし、フローティングディフュージョンFDの電位が電源電位VDDに設定される。そして、その時のリセットレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送され保持される。次に、期間TR2において、読み出し指示信号PDREADとしてROリードパルスが図3のリード用AND回路3-2-1~3-2-Nに入力されると、行選択信号VSEL2にて選択されたリード用AND回路3-2-2の出力が立ち上がる。この結果、選択行L2の読み出しトランジスタTaに読み出し信号READ1が印加される。この結果、選択行L2の読み出しトランジスタTaがオンし、選択行L2のフォトダイオードPDに蓄積された電荷が読み出しトランジスタTaを介してフローティングディフュージョンFDに転送される。そして、その時の読み出しレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送される。次に、ラッチリセット信号LTCHRSTが立ち下がると、レジスタ2-1~2-Nの出力がリセットされる。この結果、レジスタ2-2の出力が立ち下がり、行選択信号VSEL2が立ち下がることで期間TR2が終了する。次に、行選択値DECが3に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-3において行選択値DECと行番号3とが一致し、比較器1-3の出力が立ち上がる。このため、レジスタ2-3の出力が立ち上がり、行選択信号VSEL3が立ち上がることで期間TS3に移行する。そして、期間TS3において、リセット指示信号PDRESETとしてESリセットパルスが図3のリセット用AND回路3-1-1~3-1-Nに入力され、読み出し指示信号PDREADとしてESリードパルスが図3のリード用AND回路3-2-1~3-2-Nに入力されると、行選択信号VSEL3にて選択されたリセット用AND回路3-1-3およびリード用AND回路3-2-3の出力が立ち上がる。この結果、選択行L3のリセットトランジスタTbにリセット信号RESET3が印加されるとともに、選択行L3の読み出しトランジスタTaに読み出し信号READ3が印加される。この結果、選択行L3のリセットトランジスタTbおよび読み出しトランジスタTaがオンし、選択行L3のフォトダイオードPDに蓄積された電荷がフローティングディフュージョンFDを介して電源電位VDDに排出される。次に、期間TS3において、行選択値DECが2に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-2において行選択値DECと行番号2とが一致し、比較器1-2の出力が立ち上がる。このため、レジスタ2-2の出力が立ち上がり、行選択信号VSEL2が立ち上がることで選択行L2では期間TZ2に移行する。次に、選択行L2の期間TZ2および選択行L3の期間TS3において、リセット指示信号PDRESETとしてゼロセットパルスが図3のリセット用AND回路3-1-1~3-1-Nに入力されると、行選択信号VSEL2、VSEL3にてそれぞれ選択されたリセット用AND回路3-1-2、3-1-3の出力が立ち上がる。この結果、選択行L2、L3のリセットトランジスタTbにリセット信号RESET2、RESET3がそれぞれ印加される。この時、電源電位VDDがグランド電位に一旦落とされる。この結果、選択行L2、L3のリセットトランジスタTbを介してフローティングディフュージョンFDの電位がグランド電位に設定されることで、増幅トランジスタTcがオフされる。次に、ラッチリセット信号LTCHRSTが立ち下がると、レジスタ2-1~2-Nの出力がリセットされる。この結果、レジスタ2-2、2-3の出力が立ち下がり、行選択信号VSEL2、VSEL3が立ち下がることで期間TZ2、TS3が終了する。選択行3以降について、選択行2の動作と同様に繰り返すことができる。ここで、例えば、選択行2において、期間TS2、TR2を互いに分割することにより、期間TS2の終了後にラッチリセット信号LTCHRSTをレジスタ2-2に入力することができる。このため、期間TR2に移行する前に期間TZ1を終了させるために、ラッチリセット信号LTCHRSTをレジスタ2-1に入力する必要がある場合においても、レジスタ2-1、2-2間においてラッチリセット信号LTCHRSTを共有することができる。また、例えば、選択行2において、期間TR2、TZ2を互いに分割することにより、期間TR2の終了後にラッチリセット信号LTCHRSTをレジスタ2-2に入力することができる。このため、期間TS3に移行する前に期間TR2を終了させるために、ラッチリセット信号LTCHRSTをレジスタ2-2に入力する必要がある場合においても、レジスタ2-2、2-3間においてラッチリセット信号LTCHRSTを共有することができる。この結果、電子シャッタ動作用と読み出し動作用とでラッチリセット信号LTCHRSTを別個に設ける必要がなくなり、垂直選択回路17およびパルスセレクタ回路18において電子シャッタ動作用と読み出し動作用とで別個に回路を構成する必要がなくなることから、回路規模を低減することができる。なお、上述した実施形態では、行番号1~Nを順次選択させる方法について説明したが、垂直方向における一端部または他端部を読み飛ばし、一部の領域のみを切り出すようにしてもよいし、読み出し順序を反転させるようにしてもよいし、任意の順序で読み出しを行わせるようにしてもよい。また、垂直方向における行番号1~Nを間引きして選択させるようにしてもよいし、その際に複数行の信号を平均させるようにしてもよい。図5は、図1の固体撮像装置の動作のその他の例を示すタイミングチャートである。図5において、例えば、選択行L1では期間TS1、TR1、TZ1に分割され、選択行L2では期間TS2、TR2、TZ2に分割され、選択行L3では期間TS3 ́ ́、TR3 ́ ́、TZ3 ́ ́に分割され、選択行L4では期間TS4、TR4、TZ4に分割され、選択行L5では期間TS5、TR5、TZ5に分割され、選択行L6では期間TS6、TR6、TZ6に分割され、選択行L7では期間TS7、TR7、TZ7に分割され、選択行L8では期間TS8、TR8、TZ8に分割される。なお、期間TS1、TS2、TS3 ́ ́、TS4~TS8では電子シャッタ状態が設定され、期間TR1、TR2、TR3 ́ ́、TR4~TR8では読み出し状態が設定され、期間TZ1、TZ2、TZ3 ́ ́、TZ4~TZ8では読み出し状態の経過後に検出ノードを垂直信号線VLIN1~VLINMから電気的に切り離す処理が行われる。ここで、この動作では、垂直方向において2行ずつ間引きして読み出しが行われ、奇数行における隣接行が2行ずつ平均されるとともに、偶数行における隣接行が2行ずつ平均される。例えば、期間TS1、TR1、TZ1にそれぞれ重複するように期間TS3 ́ ́、TR3 ́ ́、TZ3 ́ ́が設定され、期間TS2、TR2、TZ2にそれぞれ重複するように期間TS4、TR4、TZ4が設定される。また、期間TS5、TR5、TZ5にそれぞれ重複するように期間TS7、TR7、TZ7が設定され、期間TS6、TR6、TZ6にそれぞれ重複するように期間TS8、TR8、TZ8が設定される。これにより、垂直選択回路17およびパルスセレクタ回路18において電子シャッタ動作用と読み出し動作用とで回路を共有した場合においても、垂直方向において間引きして読み出しを行わせたり、その際に複数行の信号を平均させたりすることができる。第2実施形態図6は、第2実施形態に係る固体撮像装置の概略構成を示すブロック図である。図6において、この固体撮像装置では、図1の固体撮像装置の画素アレイ部11、パルスセレクタ回路18およびタイミングジェネレータ回路19の代わりに画素アレイ部11 ́、パルスセレクタ回路18 ́およびタイミングジェネレータ回路19 ́が設けられている。画素アレイ部11 ́には、画素12の代わりに画素12 ́が設けられている。また、画素アレイ部11 ́には、図1の水平制御線HLIN1~HLINNの代わりに水平制御線HLIN1 ́~HLINN ́が設けられている。なお、各水平制御線HLIN1 ́~HLINN ́は、リセット信号RESET1~RESETN、読み出し信号READ1~READNおよびアドレス信号ADR1~ADRNをロウごとに画素12 ́に伝送することができる。画素12 ́には、行選択トランジスタTdが画素12に追加されている。N行目の画素12 ́の行選択トランジスタTdのゲートにはアドレス信号ADRNが入力され、行選択トランジスタTdのドレインは電源電位VDDに接続され、行選択トランジスタTdのソースは増幅トランジスタTcのドレインに接続されている。そして、垂直選択回路17において、電子シャッタ状態を設定する期間TS ́と、読み出し状態を設定する期間TR ́とが、各選択行L1~LNごとに分割される。そして、各期間TS ́、TR ́において、各選択行L1~LNに応じて行選択信号VSEL1~VSELNが垂直選択回路17からパルスセレクタ回路18 ́に出力される。そして、パルスセレクタ回路18 ́において、期間TS ́では、各選択行L1~LNに応じてリセットトランジスタTbにリセット信号RESET1~RESETNが印加されるとともに、読み出しトランジスタTaに読み出し信号READ1~READNが印加される。この結果、リセットトランジスタTbおよび読み出しトランジスタTaがオンし、フォトダイオードPDに蓄積された電荷がフローティングディフュージョンFDを介して電源電位VDDに排出される。期間TR ́では、各選択行L1~LNに応じてリセットトランジスタTbにリセット信号RESET1~RESETNが印加される。この結果、リセットトランジスタTbがオンし、リセットトランジスタTbを介してフローティングディフュージョンFDの電位が電源電位VDDに設定される。そして、選択行L1~LNに応じて行選択トランジスタTdにアドレス信号ADR1~ADRNが印加されると、その時のリセットレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送され保持される。また、期間TR ́では、各選択行L1~LNに応じて行選択トランジスタTdにアドレス信号ADR1~ADRNが印加された状態で、読み出しトランジスタTaに読み出し信号READ1~READNが印加される。この結果、行選択トランジスタTdがオンした状態で、読み出しトランジスタTaがオンし、フォトダイオードPDに蓄積されていた電荷が読み出しトランジスタTaを介してフローティングディフュージョンFDに転送される。そして、その時の読み出しレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送される。そして、アナログ/デジタル変換回路13において、各画素12 ́の信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素12 ́の信号成分がCDSにてデジタル化され、ラインメモリ15を介して出力信号SOとして出力される。ここで、電子シャッタ状態を設定する期間TS ́と、読み出し状態を設定する期間TR ́とを時分割多重することにより、垂直選択回路17およびパルスセレクタ回路18 ́において電子シャッタ動作用と読み出し動作用とで回路を共有化することができる。このため、行選択トランジスタTdが画素12 ́に設けられている場合においても、垂直選択回路17およびパルスセレクタ回路18 ́において電子シャッタ動作用と読み出し動作用とで別個に回路を構成する必要がなくなり、回路規模を低減することができる。図7は、図6のパルスセレクタ回路の構成例を示す回路図である。図7において、パルスセレクタ回路18 ́には、リセット用AND回路4-1-1~4-1-N、リード用AND回路4-2-1~4-2-Nおよびアドレス用AND回路4-3-1~4-3-Nが行ごとに設けられている。ここで、各リセット用AND回路4-1-1~4-1-N、各リード用AND回路4-2-1~4-2-Nおよび各アドレス用AND回路4-3-1~4-3-Nは、電子シャッタ状態および読み出し状態においてそれぞれ共用される。そして、リセット用AND回路4-1-1~4-1-N、リード用AND回路4-2-1~4-2-Nおよびアドレス用AND回路4-3-1~4-3-Nの第1入力端子には行選択信号VSEL1~VSELNがそれぞれ出力され、リセット用AND回路4-1-1~4-1-Nの第2入力端子にはリセット指示信号PDRESETが入力され、リード用AND回路4-2-1~4-2-Nの第2入力端子には読み出し指示信号PDREADが入力され、アドレス用AND回路4-3-1~4-3-Nの第2入力端子には行選択指示信号ROADRが入力される。リセット用AND回路4-1-1~4-1-Nからはリセット信号RESET1~RESETNがそれぞれ出力され、リード用AND回路4-2-1~4-2-Nからは読み出し信号READ1~READNがそれぞれ出力され、アドレス用AND回路4-3-1~4-3-Nからはアドレス信号ADR1~ADRNがそれぞれ出力される。なお、リセット指示信号PDRESET、読み出し指示信号PDREADおよび行選択指示信号ROADRは、タイミングジェネレータ回路19 ́から受けることができる。図8は、図6の固体撮像装置の動作の一例を示すタイミングチャートである。図8において、例えば、選択行L1では期間TS1 ́、TR1 ́に分割され、選択行L2では期間TS2 ́、TR2 ́に分割され、選択行L3では期間TS3 ́、TR3 ́に分割され、選択行L4では期間TS4 ́、TR4 ́に分割される。なお、期間TS1 ́~TS4 ́では電子シャッタ状態が設定され、期間TR1 ́~TR4 ́では読み出し状態が設定される。そして、行選択値DECが1に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-1において行選択値DECと行番号1とが一致し、比較器1-1の出力が立ち上がる。このため、レジスタ2-1の出力が立ち上がり、行選択信号VSEL1が立ち上がることで期間TS1 ́に移行する。そして、期間TS1 ́において、リセット指示信号PDRESETとしてESリセットパルスが図7のリセット用AND回路4-1-1~4-1-Nに入力され、読み出し指示信号PDREADとしてESリードパルスが図7のリード用AND回路4-2-1~4-2-Nに入力されると、行選択信号VSEL1にて選択されたリセット用AND回路4-1-1およびリード用AND回路4-2-1の出力が立ち上がる。この結果、選択行L1のリセットトランジスタTbにリセット信号RESET1が印加されるとともに、選択行L1の読み出しトランジスタTaに読み出し信号READ1が印加される。この結果、選択行L1のリセットトランジスタTbおよび読み出しトランジスタTaがオンし、選択行L1のフォトダイオードPDに蓄積された電荷がフローティングディフュージョンFDを介して電源電位VDDに排出される。次に、ラッチリセット信号LTCHRSTが立ち下がると、レジスタ2-1~2-Nの出力がリセットされる。この結果、レジスタ2-1の出力が立ち下がり、行選択信号VSEL1が立ち下がることで期間TS1 ́が終了する。次に、行選択値DECが1に設定された状態でラッチイネーブル信号LTCHENが立ち上がると、図2の比較器1-1~1-Nにて行選択値DECと行番号1~Nとが比較される。この結果、比較器1-1において行選択値DECと行番号1とが一致し、比較器1-1の出力が立ち上がる。このため、レジスタ2-1の出力が立ち上がり、行選択信号VSEL1が立ち上がることで期間TR1 ́に移行する。そして、期間TR1 ́において、リセット指示信号PDRESETとしてROリセットパルスが図7のリセット用AND回路4-1-1~4-1-Nに入力されると、行選択信号VSEL1にて選択されたリセット用AND回路4-1-1の出力が立ち上がる。この結果、選択行L1のリセットトランジスタTbにリセット信号RESET1が印加される。この結果、選択行L1のリセットトランジスタTbがオンし、フローティングディフュージョンFDの電位が電源電位VDDに設定される。次に、期間TR1 ́において、行選択指示信号ROADRとしてROアドレスパルスが図7のアドレス用AND回路4-3-1~4-3-Nに入力されると、行選択信号VSEL1にて選択されたアドレス用AND回路4-3-1の出力が立ち上がる。この結果、選択行L1の行選択トランジスタTdにアドレス信号ADR1が印加される。この結果、選択行L1の行選択トランジスタTdがオンし、その時のリセットレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送され保持される。次に、選択行L1の行選択トランジスタTdにアドレス信号ADR1が印加された状態で、読み出し指示信号PDREADとしてROリードパルスが図7のリード用AND回路4-2-1~4-2-Nに入力されると、行選択信号VSEL1にて選択されたリード用AND回路4-2-1の出力が立ち上がる。この結果、選択行L1の読み出しトランジスタTaに読み出し信号READ1が印加される。この結果、選択行L1の読み出しトランジスタTaがオンし、選択行L1のフォトダイオードPDに蓄積された電荷が読み出しトランジスタTaを介してフローティングディフュージョンFDに転送される。そして、その時の読み出しレベルが増幅トランジスタTcを介して垂直信号線VLIN1~VLINMに読み出され、アナログ/デジタル変換回路13に伝送される。次に、ラッチリセット信号LTCHRSTが立ち下がると、レジスタ2-1~2-Nの出力がリセットされる。この結果、レジスタ2-1の出力が立ち下がり、行選択信号VSEL1が立ち下がることで期間TR1 ́が終了する。選択行2以降について、選択行2の動作と同様に繰り返すことができる。なお、図8の実施形態では、行番号1~Nを順次選択させる方法について説明したが、垂直方向における一端部または他端部を読み飛ばし、一部の領域のみを切り出すようにしてもよいし、読み出し順序を反転させるようにしてもよいし、任意の順序で読み出しを行わせるようにしてもよい。また、垂直方向における行番号1~Nを間引きして選択させるようにしてもよいし、その際に複数行の信号を平均させるようにしてもよい。ここで、電子シャッタ状態を設定する期間TS1 ́~TS4 ́と、読み出し状態を設定する期間TR1 ́~TR4 ́とを選択行L1~L4ごとに時分割多重することにより、垂直選択回路17およびパルスセレクタ回路18 ́において電子シャッタ動作用と読み出し動作用とで回路を共有化した場合においても、画素平均読み出しを行わせることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。