TDRTimeDomainReflectometry検査のためのICチップであって、クロック信号を生成するクロック生成部と、前記クロック信号をトリガとしてパルスを発生して検査対象へ出力するパルス発生部と、前記クロック信号を逓倍して逓倍クロック信号を生成する逓倍部と、前記逓倍クロック信号に同期して、前記検査対象からの反射信号をA/D変換して反射データとしてサンプリングするA/Dコンバータと、前記サンプリングされた反射データを記憶するメモリと、外部から読み出しコマンドを受け、前記読み出しコマンドに応じて前記メモリに記憶された反射データを外部に出力する通信制御部と、を備えたことを特徴とするICチップ。外部との電気I/Fをさらに備え、前記電気I/Fは、前記パルス発生部と前記検査対象との間のI/FとなるDUT端子と、前記通信制御部と外部との間のI/FとなるCNT端子と、外部から電源電圧が供給されるVDD端子と、外部から接地電圧が供給されるGND端子と、を有することを特徴とする請求項1に記載のICチップ。請求項1又は2に記載のICチップが実装されたCSPChipSizePackageを備え、前記CSPの電気端子は、BGABallGripArray又はLGALandGripArrayで構成されていることを特徴とする半導体部品。請求項1又は2に記載のICチップを内蔵した検査用プローブ。請求項1又は2に記載のICチップを内蔵したハンディマルチテスター。請求項1又は2に記載のICチップを通信ケーブルの特性に関するセンサとして用いた通信装置。上記のように、製品基板の検査では、BGA等の多端子LSIパッケージの接続不良を検出するために各端子の接続される全配線に同軸コネクタを実装することは実質不可能なため、針状プローブを使うことになるが、微細化され高密度実装されたDUTの計測精度を得るためには、位置分解能となるTDRの時間分解能を上げるために、より高い周波数帯を通す同軸ケーブルとプローブとが要求される。しかし、高い周波数帯を通す同軸ケーブルは、誘電損失と導体抵抗とを減らすために太く短くすることになり、太いケーブルはプローブとの不整合を生じ、短いケーブルは取り回しに制約が生じ、微細化したDUTに適応させにくい。特に、テスタ装置等による多点同時プロービングにおいては、同軸ケーブル同士の干渉回避と高周波性能向上との両立が難しく、測定点の数を取るか計測精度を取るかの選択が迫られる。また、多点同時プロービング用の高周波検査用治具は、基板に高周波性能の優れたセラミック等の特殊な低損失材料を使用したり同軸コネクタを多数実装する必要から、製造コストが増大する傾向にある。本発明は、上記に鑑みてなされたものであって、TDRTimeDomainReflectometry検査を安価な構成で実現できるICチップ、半導体部品、検査用プローブ、ハンディマルチテスター、及び通信装置を得ることを目的とする。上述した課題を解決し、目的を達成するために、本発明の1つの側面にかかるICチップは、TDRTimeDomainReflectometry検査のためのICチップであって、クロック信号を生成するクロック生成部と、前記クロック信号をトリガとしてパルスを発生して検査対象へ出力するパルス発生部と、前記クロック信号を逓倍して逓倍クロック信号を生成する逓倍部と、前記逓倍クロック信号に同期して、前記検査対象からの反射信号をA/D変換して反射データとしてサンプリングするA/Dコンバータと、前記サンプリングされた反射データを記憶するメモリと、外部から読み出しコマンドを受け、前記読み出しコマンドに応じて前記メモリに記憶された反射データを外部に出力する通信制御部とを備えたことを特徴とする。本発明によれば、ICチップをTDR検査の機能に特化したものとしているので、ICチップ内の回路規模を小さく抑えることが容易であるとともに、ICチップの製造コストを容易に低減できる。この結果、TDR検査を安価な構成で実現できる。以下に、本発明にかかるICチップの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。実施の形態.実施の形態にかかるICチップ1について図1を用いて説明する。図1は、実施の形態にかかるICチップ1の構成を示すブロック図である。ICチップ1は、TDRTimeDomainReflectometry検査のためのICチップである。例えば、ICチップ1は、TDRの構成要素であるパルス発生部20及びA/Dコンバータ40と、デジタル通信の構成要素である通信制御部60を持ち、それらの動作を同期するためのCLOCK生成部クロック生成部10及びPLL逓倍部30と、計測値を一時記憶するMEMORYメモリ50とを備える。また、ICチップ1は、外部との電気I/F70も備える。電気I/F70は、DUT端子71、CNT端子72、VDD端子73、及びGND端子74を有する。DUT端子71は、パルス発生部20と検査対象DUT:DeviceUnderTestとの間のI/Fとなるものであり、例えばDUTピンである。CNT端子72は、通信制御部60と外部との間のI/Fとなるものであり、例えばCNTピンである。VDD端子73は、外部から電源電圧VDDが供給されるものであり、例えばVDDピンである。GND端子74は、外部から接地電圧GNDが供給されるものであり、例えばGNDピンである。電気I/F70は、例えば4端子4ピンで構成されている。図1において、パルス発生部20は、出力インピーダンスが既知で電圧立ち上がり時間の短い高速出力バッファを有する。A/Dコンバータ40は、パルス発生部20の発生する立ち上がり波形を再現できる等価時間サンプリングの高速サンプリングヘッドを有する。また、通信制御部60は、MEMORY50から入力されるパラレルデータをシリアルデータへ変換するパラレル/シリアル変換機能を有し、外部からのInputと外部へのOutputとを切替できるI/O切り替え機能も持つ。MEMORY50は、FIFOタイプの高速メモリであってもよい。図1において、VDD端子73に電源電圧VDDが供給され、GND端子74に接地電圧GNDが供給されると、CLOCK生成部10は、一定周期のCLK信号を生成してパルス発生部20、PLL30、通信制御部60へ供給する。PLL30は、受けたCLK信号を逓倍して、逓倍CLK信号を生成する。PLL30は、逓倍クロック信号をA/Dコンバータ40へ供給する。通信制御部60は、CLK信号に同期して、CNT端子72をInputモードにして外部からの入力を待機する入力待機状態に入る。パルス発生部20は、CLK信号をトリガとしてパルスを発生してDUT端子71経由でDUTへ出力し始める。A/Dコンバータ40は、逓倍CLK信号に同期して、DUT端子71の電圧波形のサンプリングを開始し、サンプリングしたデータを順次にMEMORY50へ書き込んでいく。ここで、DUT端子71がプローブを通し電気的にDUTと接続されていれば、一定周期で発生しているパルスに対しDUTからの反射電圧波形が、A/Dコンバータ40による等価時間サンプリングによりMEMORY50へ記憶されていく。すなわち、A/Dコンバータ40は、逓倍CLK信号に同期して、DUTからの反射電圧波形アナログ信号をA/D変換して反射データデジタル信号としてサンプリングし、その反射データをMEMORY50へ書き込んでいく。MEMORY50は、書き込まれた反射データを追加的に記憶していく。パルス発生部20によるパルス発生動作とA/Dコンバータ40によりサンプリング及び書き込み動作とが連続して繰り返される中、CNT端子72からReadコマンド読み出しコマンドが入力されると、通信制御部60は、CNT端子72をOutputモードにすると共にMEMORY50を読み出しモードにしてA/Dコンバータ40からの書き込み受付を止める。通信制御部60は、MEMORY50からパラレルデータを読み出しつつシリアルデータへ変換してCNT端子72へ出力していく。すなわち、通信制御部60は、外部からReadコマンドを受け、Readコマンドに応じてMEMORY50に記憶された反射データを外部に出力する。MEMORY50のデータを全て出力し終わると、通信制御部60は、CNT端子72を再びInputモードにし、MEMORY50を書き込みモードにして入力待機状態に戻る。次に、実施の形態にかかるICチップ1を適用した検査用プローブについて図2を用いて説明する。図2は、ICチップ1を内蔵した検査用プローブの構造を示す図である。図2に示す検査用プローブは、図1に示すICチップ1をCSPChipSizePackageで実装してパッケージ半導体部品化し、そのパッケージの電気端子をBGABallGripArray又はLGALandGripArrayで構成したものを用いる。すなわち、BGAのボール又はLGAのランドは、例えば、ICチップ1の4端子4ピンに対応して4つ設けられており、対応する端子にボンディングワイヤを介して接続されている、又は半田バンプ等を介して合金接合されている。検査用プローブのベースとなる基板2には、ICチップ1のパッケージと2本のプローブ針5、6とが実装される。プローブ針5及びプローブ針6には、それぞれ、ICチップ1のDUT端子71及びGND端子74を基板2の配線経由で接続する。また、基板2におけるプローブ針5、6の反対側へ絶縁皮膜付き3芯のケーブル3を配置する。ケーブル3の各芯へは、それぞれ、ICチップ1のCNT端子72、VDD端子73、GND端子74を基板2の配線経由で接続する。プロービング時にユーザの手が触れる部分は絶縁チューブ4で保護する。次に、実施の形態にかかるICチップ1を適用した検査治具基板について図3及び図4を用いて説明する。図3は、検査治具基板の回路構成を示す図である。図4は、検査治具基板の外観構成を示す図である。図3に示す検査治具基板は、ICチップ1を多数実装した多点同時プロービング検査基板である。検査治具基板において、複数のICチップ1a~1kは、複数のプローブピン5a~5kを介してDUTの複数箇所を同時にプロービングする。図4aに示すように、検査治具基板7の表側には、DUTの複数箇所にプロービングするための複数のプローブピン5a~5kを設ける。複数のプローブピン5a~5kは、図4bに示すように、検査治具基板7の裏側に実装された複数のICチップ1a~1kのDUT端子71へ検査治具基板7の配線経由で近距離に接続する。各ICチップ1a~1kのVDD端子73、GND端子74は、検査治具基板7の配線経由で共通電源バスへ接続する。各ICチップ1a~1kのCNT端子72は、信号を束ねて多ビットの信号バスにし、検査治具基板7の配線経由で多端子コネクタ8、9へ接続する。以上のように、実施の形態では、TDR検査の基本機能及び最小限のデジタル通信制御機能を1つのICチップ1へ集約している。すなわち、ICチップ1をTDR検査の機能に特化したものとしているので、ICチップ1内の回路規模を小さく抑えることが容易であるとともに、ICチップ1の製造コストを容易に低減できる。この結果、TDR検査を安価な構成で実現できる。また、ICチップ1はCSPで実装するとともに電気I/Fも少数例えば4端子にしたことで小型化できる。これにより、ICチップ1の直近にプローブ針5、6を設置した検査用プローブでは、同軸ケーブルを使わなくともDUTへの接続が可能となる。したがって、微細化され高密度実装された製品基板などのDUTに対してTDR検査を行うことが容易である。また、ICチップ1によるTDR検査の計測値はシリアルデータのデジタル信号になるため、信号伝送用ケーブルへの高周波性能の要求は低く、細く長い簡便なデータ伝送用のケーブルが利用可能となる。これにより、ケーブル取り回しの制約が軽減されるとともに、パーソナルコンピュータのデジタル通信用ポートであるUSB等へ直接接続することも可能になり、高価な波形測定器を用いずに安価なパーソナルコンピュータでTDR検査を実現できる。更に、ICチップ1を多数実装した多点同時プロービング検査基板検査治具基板では、計測精度に関しICチップとプローブピンとの間の基板配線による高周波信号の劣化だけを考慮すれば良く、ICチップとプローブピンとを十分に近接させれば、両者の間の基板配線を高周波伝送路として設計する必要がなくなる。これにより、基板設計で高周波伝送に関する専門技術を用いる必要が無くなると共に、高周波性能が劣るガラスエポキシ等の一般電子機器用の基板材料を使うことが可能になるので、安価に検査治具を作ることができる。なお、実施の形態にかかるICチップ1が省スペースであることを用いれば、ハンディタイプのマルチテスターにICチップ1を内蔵してTDR機能を実装することができる。テスター付属のプローブケーブルに高周波性能は期待できないが、検査対象を物理的サイズの大きく長いケーブル等とすれば、その故障箇所や特性インピーダンスを計測することは可能であり、家内外を問わず電話線や電源線など工事確認検査や故障判定に利用できる。また、上記の実施の形態では、製品基板をDUTとしてプローブによる外部からの検査に利用することを目的とした構成で説明したが、実施の形態にかかるICチップ1自体を製品基板へ実装した構成では、断線や短絡の自己検出や終端抵抗値や配線長等の物理量を自己計測することが可能である。例えば、データ通信の機能を持つ製品基板通信装置において、通信信号配線通信ケーブルにICチップ1のDUT端子71を接続し制御用マイコンのI/OへICチップ1のCNT端子72を接続してもよい。この場合、マイコンプログラムにて通信エラーが発生した時に計測するように制御すれば、配線回路通信ケーブルの故障状態を記録しておくことができる。またデータ通信前に配線特性通信ケーブルの特性を計測すれば、規定のケーブルをつなぐべきコネクタに規定外のケーブルが接続された時に警告を表示したり、接続されたケーブルの特性に合わせて信号品質を最適に調整する機能を持たせたりするような、TDRのセンサとして利用することが可能である。