配線基板と、前記配線基板の一面に形成された複数の接続パッドと、前記配線基板の他面に形成された複数のランドと、前記配線基板内に設けられた信号用貫通ビアと、前記信号用貫通ビアを介して、前記接続パッドと前記ランドとを接続するための信号用配線を有し、前記配線基板の配線密集領域において、前記信号用貫通ビアは、前記ランドと前記接続パッドとの距離が最小となるような位置に設けられていることを特徴とする半導体装置。前記配線基板の一面に形成された略長方形状の半導体チップと、前記半導体チップの第1の短辺側に配置された複数の第1の電極パッドと、前記半導体チップの第2の短辺側に配置され、前記複数の第1の電極パッドより多い数の複数の第2の電極パッドをさらに有し、前記複数の接続パッドは、前記第1及び第2の電極パッドと電気的に接続され、前記配線基板の配線密集領域は、前記半導体チップの前記第2の短辺側に対応することを特徴とする請求項1に記載の半導体装置。前記半導体チップの第2の短辺側において、電源GND用配線は、前記接続パッドに近い位置にある電源GND用貫通ビアのみを残すと共に、前記信号用貫通ビアよりも前記接続パッドから遠い位置に配置されることを特徴とする請求項2に記載の半導体装置。前記電源GND用配線は、ベタパターンと異なるパターンで、かつ前記信号用配線と同等の幅で形成されていることを特徴とする請求項3に記載の半導体装置。前記半導体チップは、前記ランドと前記接続パッドとの間のスペースが広くなるように、前記第1の短辺側にシフトして配置されていることを特徴とする請求項2に記載の半導体装置。前記半導体チップの前記第2の短辺側において、前記信号用貫通ビアは前記接続パッドと前記ランドとの間に設けられていることを特徴とする請求項5に記載の半導体装置。前記接続パッドと前記配線基板の端部との間に、電源GND用貫通ビアが設けられていることを特徴とする請求項6に記載の半導体装置。前記ランドは、前記配線基板の外周に配置されていることを特徴とする請求項1から7のいずれか1項に記載の半導体装置。前記ランドは、前記配線基板の外周に2列で配置されていることを特徴とする請求項8に記載の半導体装置。前記ランドには、はんだボールが配置されていることを特徴とする請求項1から9のいずれか1項に記載の半導体装置。本発明は、上記従来技術の問題点を解決するものであり、その目的は、配線基板の配線密集領域において信号配線の配線長を極力短くすることが可能な半導体装置を提供することにある。本発明の一態様に係る半導体装置は、配線基板と、前記配線基板の一面に形成された複数の接続パッドと、前記配線基板の他面に形成された複数のランドと、前記配線基板内に設けられた信号用貫通ビアと、前記信号用の貫通ビアを介して、前記接続パッドと前記ランドとを接続するための信号用配線を有し、前記配線基板の配線密集領域において、前記信号用貫通ビアは、前記ランドと前記接続パッドとの距離が最小となるような位置に設けられていることを特徴とする。本発明によれば、配線基板の配線密集領域において信号配線の配線長を極力短くすることができる。以下、図面を参照して、本発明の実施の形態について詳細に説明する。図1は、パッケージオンパッケージPackageonPackage:POP構造の半導体装置の構成を示す断面図である。POP構造の半導体装置1000は、上段パッケージメモリパッケージ100と下段パッケージコントローラパッケージ200を有する。下段パッケージ200は、配線基板201上にコントローラチップ202がフリップチップ実装されており、配線基板201の一面のコントローラチップ202の周囲には、上段パッケージ100との接続用のランド203が配置されている。配線基板201の他面には、はんだボール204が設けられている。そして、下段パッケージ200の上方に、上段パッケージ100が積層搭載されている。上段パッケージ100は、下段パッケージ200のコントローラチップ202を避けるように配線基板101の他面の外周に2列で外部端子としてのはんだボール102が配置されている。次に、図2及び図3を参照して、上段パッケージメモリパッケージ100の構成について詳細に説明する。ここで、図2は、上段パッケージ100の構成を示す平面図であり、図3は、上段パッケージ100の構成を示すA-A’断面図である。また、以降、上段パッケージ100のことを半導体装置と呼ぶ。図2及び図3に示すように、配線基板101の一面の略中央部位に、接着部材113を介して第1の半導体チップ第1のメモリチップ103が回路形成面を上に向けて搭載されている。配線基板101は、例えば、ガラスエポキシ配線基板である。第1の半導体チップ103は、例えば、略長方形の板状で、短辺側にそれぞれ複数の電極パッド104が配置されている。そして、第1の半導体チップ103は、一つの短辺側には、他方の短辺側よりも電極パッド104が多く配置されている図2参照。第1の半導体チップ103の上方には、第2の半導体チップ第2のメモリチップ105が回路形成面を上に向けて積層搭載されている。第2の半導体チップ105は、第1の半導体チップ103と同様に構成されている。具体的には、第2の半導体チップ105は、例えば、略長方形の板状で、短辺側にそれぞれ複数の電極パッド106が配置されている図2参照。そして、第2の半導体チップ105は、一つの短辺側には、他方の短辺側よりも電極パッド106が多く配置されている。第2の半導体チップ105は、第1の半導体チップ103に対して90°回転させた状態で、第1の半導体チップ103の電極パッド104を露出させるように積層されている。配線基板101の一面には、第1の半導体チップ103の電極パッド104及び第2の半導体チップ105の電極パッド106に対応して、複数の接続パッド107が配置されている。そして、第1の半導体チップ103の電極パッド104及び第2の半導体チップ105の電極パッド106と、それらに対応する接続パッド107が、Au等からなる導電性のワイヤ108により電気的に接続されている。そして、第1の半導体チップ103、第2の半導体チップ105及びワイヤ108を覆うように、配線基板101の一面には、封止体封止樹脂109が形成されている。また、配線基板101の他面には、複数のランド110が配置されており、ランド110にははんだボール102がそれぞれ設けられている。ランド110と接続パッド107とは、配線基板101内の貫通ビア111を介して配線112により接続されている。ここで、図4a、bを参照して、半導体装置の配線パターンの参考例について説明する。一般的に、コントローラとメモリをシステム基板上に平置きしたシステムと比べ、POP構造では配線長を短くできるので、終端をしなくても、波形品質を良好に保つことは可能である。しかし、高速化の要求は留まることはなく、POP構造用のパッケージ設計においても、短配線長化を考える必要がでてきた。動作速度400Mbpsから8001066Mbpsでのパッケージ設計では、図4に示すように、信号間のクロストークノイズ低減や信号~電源/GND間のループインダクタンスLooplnductanceを低減するために用いられているシールドラインに対し、多数の貫通ビアを配置し、パッケージ基板でのノイズ対策を行っているものがある。動作速度1600Mbpsの実現には、ドライバやレシーバの改良、端子容量の削減等、パッケージ設計以外の改善も必要になる。しかし、短配線長化を実現するためのパッケージ設計は、動作速度1600Mbpsの実現に向けての大きな課題である。短配線長化の妨げになっている要因として、シールドラインのルーティングRouting以外にも様々な要因があり、パッケージに割り当てられている信号や電源GNDの配置、パッケージ基板製造に関するビア径やビア配置に関する制約、大容量化の要求に対応する半導体装置のダイサイズの大型化とパッケージサイズの小型化のトレードオフなどが挙げられる。図4に示すように、配線基板400の配線密度が高い場所では、信号配線401をルーティングする際、接続パッド402から配線基板400の内側に信号配線401をルーティングした後、信号用の貫通ビア403を介してランド404~406に向かって信号配線401が折り返すように接続される。このようにルーティングされている信号配線401の短配線長化を行うには、信号用の貫通ビア403をできる限りランド404~406に近づける必要がある。しかし、電源GND用配線407、408に対して多くの貫通ビアを配置すると、電源GND用配線407、408はビア径に近い配線幅でルーティングされてしまう。また、電源GND用配線407、408の貫通ビアにより、信号線の貫通ビア403を配置するエリアをランド404~406に近い位置に確保することが困難になり、信号配線用の貫通ビア403を配置できるエリアまで信号配線401をルーティングする必要がある。この結果、信号配線の配線長が長くなってしまう。次に、図5を参照して、本発明の第1の実施の形態に係る半導体装置100の配線パターンについて説明する。図5は、第1の実施の形態に係る半導体装置100の配線パターンの概略構成を示す平面図である。上記図4に示す配線パターンの参考例で生じるような問題信号配線の配線長が長くなるを解決するため、信号線の貫通ビアをランドに近い位置に配置し、電源GND用の配線への貫通ビアは、低インダクタンス化に有効な貫通ビアを除き、信号配線よりもビアをランドに近い位置に配置せず、電源GND用の配線幅を太くしないようにする。これにより、配線密度の高い場所に対し、信号線の貫通ビアを配置できるエリアを確保し、信号配線の短配線長化を実現する。以下、図5a、bを参照して、本発明の第1の実施の形態に係る半導体装置100の配線パターンについて詳細に説明する。第1の実施の形態に係る半導体装置100に用いる配線基板500図2の配線基板101に対応では、配線パターンの密度の高い領域、例えば、メモリチップである第の半導体のチップ103の電極パッド104が多く配置された端部側で配線パターンの密度が高くなる図2参照。この配線パターンの密度の高い領域では、例えば、図5に示すように、インダクタンスは、ランド501~503から接続パッド504までの距離によって決まる。よって、電源GND用の配線は、接続パッド504に近い位置にある貫通ビア505、506のみを残すようにすると共に、信号用の貫通ビア507よりも接続パッド504から遠い位置に配置する。また、配線パターンの密度の高い領域では、電源GND用の配線をベタパターンとせず、信号配線508と同様な幅の配線で形成する図4では、配線パターンの密度の高い領域では、電源GND用の配線はベタパターンとなっているが、図5では、ベタパターンとなっていない。このように構成することで、電源GND用の配線の低インダクタンス化を図ることができると共に、配線密度の高い領域で信号用の貫通ビア507を接続パッド504に近い位置に配置することができる。また、信号用の貫通ビア507を接続パッド504に近い位置に配置できるので、POP構造の半導体装置において信号用配線の短配線長化を図ることができる。さらに、信号用配線の短配線長化できることで、1600Mbpsでの動作やそれ以上、例えば2133Mbpsでの動作における安定な動作が可能となる。次に、図6を参照して、第1の実施の形態に係る半導体装置100の組立フローについて説明する。図6は、第1の実施の形態に係る半導体装置100の組立フローを示す断面図である。尚、図3に示す部位と同じ部位には同じ参照符号が付されている。まず、図6aに示すような配線基板101が準備される。配線基板101に一面には、接続パッド107が配置されており、配線基板101に一面には、ランド110が配置されている。次に、図6bに示すように、裏面に接着部材113が形成された第1の半導体チップ103が配線基板101に搭載される。さらに、裏面に接着部材が形成された第2の半導体チップ105が第1の半導体チップ103に積層される。次に、図6cに示すように、第1の半導体チップ103の電極パッド104と配線基板101の接続パッド107とをワイヤ108により電気的に接続する。ここで、ワイヤ108は例えばAu等からなり、図示しないワイヤボンディング装置により、溶融され先端にボールが形成されたワイヤ108を第1の半導体チップ103の電極パッド104上に超音波熱圧着することで接続し、その後、所定のループ形状を描き、ワイヤ108の後端を対応する接続パッド107上に超音波熱圧着することで結線される。次に、図6dに示すように、一括モールドすることで、配線基板101の一面上に封止樹脂封止体109が形成される。封止樹脂109は、例えば、図示しないトランスファモールド装置の上型と下型からなる成形金型で、配線基板101を型締めし、ゲートから上型と下型によって形成されたキャビティ内に熱硬化性のエポキシ樹脂を圧入させ、キャビティ内に充填された後、熱硬化させることで形成される。その後、図6eに示すように、配線基板101の他面のランド110上に導電性のはんだボール102を搭載し、外部端子バンプ電極を形成する。ボールマウント工程では、配線基板101上のランド110の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、はんだボール102を吸着孔に保持し、保持されたはんだボール102にフラックスを転写形成し、配線基板101のランド110に一括搭載する。ボール搭載後、リフローすることで外部端子が形成される。外部端子の形成された配線基板101は、図6fに示すように、ダイシングライン600で切断分離し個片化する。基板ダイシングは、配線基板101の封止樹脂109をダイシングテープ図示せずに接着し、ダイシングテープによって配線基板101を支持する。配線基板101を図示しないダイシングブレードにより縦横にダイシングライン600を切断して配線基板101を個片化する。個片化完了後、ダイシングテープからピックアップすることで、図3に示すような半導体装置100が得られる。次に、図7、図8、図9を参照して、本発明の第2の実施の形態に係る半導体装置の構成について説明する。図7、図8は、第2の実施の形態に係る半導体装置の構成を示す平面図及び断面図である。図9は、第2の実施の形態に係る半導体装置の配線パターンを示す平面図である。第2の実施の形態に係る半導体装置700は、第1の実施の形態に係る半導体装置100と同様に構成されているが、第1の半導体チップ103と第2の半導体チップ105の配置が第1の実施の形態に係る半導体装置100と異なっている。尚、図2、図3に示す部位と同じ部位には同じ参照符号が付されている。第2の実施の形態では、第1の半導体チップ103と第2の半導体チップ105は、図7、図8に示すように、それぞれ電極パッド104が多く配置された短辺側が広くなるように、電極パッド104が少なく配置された短辺側にシフトするように、配線基板101上に搭載されている。第2の実施の形態では、第1の実施の形態と同様な効果が得られると共に、第1の半導体チップ103と第2の半導体チップ105を電極パッド104の数の少ない短辺側にシフトすることで、信号用の貫通ビア111を接続パッド107とランド110の間に配置することが可能となる。さらに、信号用配線の短配線長化を図ることができる。また、図9に示すように、電源GND用の低インダクタンス化のための貫通ビア505を、接続パッド504と配線基板500の端部との間に配置することが可能となり、さらに配線エリアを確保することができる。次に、図10、図11、図12を参照して、本発明の第3の実施の形態に係る半導体装置の構成について説明する。図10は、第3の実施の形態に関連する半導体装置の概略構成を示す平面図である。図11は、図10に示す半導体装置の配線パターンの概略構成を示す平面図である。図12は、第3の実施の形態に係る半導体装置の配線パターンの概略構成を示す平面図である。信号配線の一部の配線長が長くなってしまう理由の一つとして、割り当てられているはんだボールの配置がある。図10に示すように、例えば、DQAに関連する信号は、一辺に割り当てきれず、異なる辺にまたがって、信号が割り当てられる場合がある。このような場合、図11a、b、cに示すように、短い配線長グループGrと長い配線長グループGrができてしまい、上記第2の実施の形態を用いたとしても、信号配線の短配線長化には限界がある。そこで、第3の実施の形態では、図12に示すように、はんだボール120のピッチを狭くする。あるいは、1辺のはんだボール120の列を増やす。このようにして、一辺の総はんだボール数を増やすようにする。これにより、一辺に全ての信号グループを割り当て、信号配線の短配線長化を実現する。次に、図13a、bを参照して、本発明の第4の実施の形態に係る半導体装置の構成について説明する。ここで、図13aは、比較例の概略図であり、図13bは第4の実施の形態に係る半導体装置の概略構成を示す平面図である。図13bに示すように、半導体チップ130の形状の縦横比を1に近づけ、接続パッド131の位置をはんだボール132の位置から離す。このような構成の下、配線エリアを確保し、接続パッド131からはんだボール132までの配線が折り返すことなくルーティングが行える。次に、図14を参照して、本発明の第5の実施の形態に係る半導体装置の概略構成について説明する。ダイサイズチップサイズの大型化とパッケージサイズの小型化などによる制約により、接続パッドの位置が、パッケージの外周に近い位置になってしまう。このような場合、図14に示すように、パッケージ140上に配置されたサブプリント基板141上に半導体チップダイ142をバンプ143、電極パッド144を介してフリップチップ実装し、ボンディングワイア145を内側に配置することで、接続パッド146の位置を内側にする。これにより、接続パッド145からはんだボール147までの配線を折り返すことなくルーティングが行える。以上、本発明者によってなされた発明を実施の形態に基づき説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。上記実施の形態では、2つの半導体チップを積層搭載したMCPMultiChipPackageに適用した場合について説明したが、一つの半導体チップを搭載したBGABallGridArrayやLGALandGridArrayに適用しても良い。また3チップ以上のMCPに適用しても良い。また、本実施の形態では、ガラスエポキシ配線基板を用いた場合について説明したが、周辺のみに外部端子が配置され、配線パターンが密集する領域を有する配線基板であれば、ポリイミド等からなるフレキシブル配線基板に適用しても良い。上述した実施の形態に係る半導体装置は、以下の付記のようにも記載され得るが、以下には限られない。[付記1]配線基板と、前記配線基板の一面に形成された複数の接続パッドと、前記配線基板の他面に形成された複数のランドと、前記配線基板内に設けられた信号用貫通ビアと、前記信号用貫通ビアを介して、前記接続パッドと前記ランドとを接続するための信号用配線を有し、前記配線基板の配線密集領域において、前記信号用貫通ビアは、前記ランドと前記接続パッドとの距離が最小となるような位置に設けられていることを特徴とする半導体装置。[付記2]前記配線基板の一面に形成された略長方形状の半導体チップと、前記半導体チップの第1の短辺側に配置された複数の第1の電極パッドと、前記半導体チップの第2の短辺側に配置され、前記複数の第1の電極パッドより多い数の複数の第2の電極パッドをさらに有し、前記複数の接続パッドは、前記第1及び第2の電極パッドと電気的に接続され、前記配線基板の配線密集領域は、前記半導体チップの前記第2の短辺側に対応することを特徴とする付記1に記載の半導体装置。[付記3]前記半導体チップの第2の短辺側において、電源GND用配線は、前記接続パッドに近い位置にある電源GND用貫通ビアのみを残すと共に、前記信号用貫通ビアよりも前記接続パッドから遠い位置に配置されることを特徴とする付記2に記載の半導体装置。[付記4]前記電源GND用配線は、ベタパターンと異なるパターンで、かつ前記信号用配線と同等の幅で形成されていることを特徴とする付記3に記載の半導体装置。[付記5]前記半導体チップは、前記ランドと前記接続パッドとの間のスペースが広くなるように、前記第1の短辺側にシフトして配置されていることを特徴とする付記2に記載の半導体装置。[付記6]前記半導体チップの前記第2の短辺側において、前記信号用貫通ビアは前記接続パッドと前記ランドとの間に設けられていることを特徴とする付記5に記載の半導体装置。[付記7]前記接続パッドと前記配線基板の端部との間に、電源GND用貫通ビアが設けられていることを特徴とする付記6に記載の半導体装置。[付記8]前記ランドは、前記配線基板の外周に配置されていることを特徴とする付記1から7のいずれか1項に記載の半導体装置。[付記9]前記ランドは、前記配線基板の外周に2列で配置されていることを特徴とする付記8に記載の半導体装置。[付記10]前記ランドには、はんだボールが配置されていることを特徴とする付記1から9のいずれか1項に記載の半導体装置。[付記11]前記第1及び第2の電極パッドと前記接続パッドとは、導電性のワイヤにより電気的に接続されることを特徴とする付記1から10のいずれか1項に記載の半導体装置。[付記12]前記半導体チップの上方には、他の半導体チップが配置されていることを特徴とする付記1から11のいずれか1項に記載の半導体装置。[付記13]前記他の半導体チップは、前記半導体チップに対して90°回転させた状態で、前記半導体チップの前記第1及び第2の電極パッドが露出するように配置されていることを特徴とする付記12に記載の半導体装置。[付記14]前記配線基板の一面には、前記半導体チップ、前記他の半導体チップ及び前記導電性のワイヤを覆うように封止体が形成されていることを特徴とする付記12又は13に記載の半導体装置。[付記15]前記配線基板の下方には、前記はんだボールを介して他の配線基板が配置されていることを特徴とする付記10に記載の半導体装置。[付記16]前記他の配線基板の一面には、他の半導体チップが配置されており、前記はんだボールは前記他の半導体チップを避けるように配置されていることを特徴とする付記15に記載の半導体装置。[付記17]前記配線基板はメモリパッケージであり、前記他の配線基板はコントローラパッケージであることを特徴とする付記15又は16に記載の半導体装置。[付記18]前記半導体チップはメモリチップであり、前記他の半導体チップはコントローラチップであることを特徴とする付記16又は17に記載の半導体装置。