"半導体層と、半導体層の第1の面に接して設けられた第1および第2の導体電極と、半導体層の第1の面あるいは第2の面に設けられたゲートとを有する電界効果トランジスタにおいて、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなり、所定の電荷により帯電したフローティング電極を有し、フローティング電極は、半導体層を横切るように設けられ、かつ、電界効果トランジスタにはPN接合が存在しないことを特徴とする電界効果トランジスタ。半導体層と、半導体層の第1の面に接して設けられた第1および第2の導体電極と、半導体層の第1の面あるいは第2の面に設けられたゲートとを有する電界効果トランジスタにおいて、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなり、所定の電荷により帯電したフローティング電極を有し、フローティング電極は、半導体層を横切るように設けられ、かつ、第1および第2の導体電極と半導体層との間には導体半導体接合が存在することを特徴とする電界効果トランジスタ。半導体層は、インジウムと亜鉛の全金属元素に占める比率が少なくとも25以上である酸化物であることを特徴とする請求項1あるいは請求項2記載の電界効果トランジスタ。半導体層は、バンドギャップが3.0eV以上4.5eV以下である酸化物であることを特徴とする請求項1乃至請求項3記載の電界効果トランジスタ。半導体層が第1のドーピング領域と第2のドーピング領域を有し、第1のドーピング領域と第2のドーピング領域のそれぞれは半導体層の他の領域よりもキャリアを高濃度に含み、第1のドーピング領域は第1の導体電極に接し、第2のドーピング領域は第2の導体電極に接することを特徴とする請求項1乃至4記載の電界効果トランジスタ。第1のドーピング領域と第2のドーピング領域のキャリア濃度は、1×1018/cm3以上1×1021/cm3未満である請求項5に記載の電界効果トランジスタ。半導体層と、半導体層の第1の面に接して設けられた第1および第2の導体電極と、半導体層第1の面あるいは第2の面に設けられたゲートとを有し、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなるフローティング電極を有し、フローティング電極は、半導体層を横切るように設けられた電界効果トランジスタを有する半導体回路を作製する工程と、フローティング電極を帯電させる工程と、その後、遮光性の材料で半導体回路を覆う工程とを有する半導体装置の作製方法。半導体層と、半導体層の第1の面に接して設けられた第1および第2の導体電極と、半導体層の第1の面あるいは第2の面に設けられたゲートとを有し、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなるフローティング電極を有し、フローティング電極は、半導体層を横切るように設けられた電界効果トランジスタとパッドを有する半導体回路を作製する工程と、パッドを通して、ゲートと第1または第2の導体電極に電圧を印加することにより、フローティング電極を帯電させる工程とを有する半導体装置の作製方法。さて、導体半導体接合によって、ソース、ドレインを形成したFETでは、用いる半導体のキャリア濃度が大きいと、オフ状態でもソースとドレインの間に電流オフ電流、本明細書では、オフ電流とは、ゲートの電位がソースの電位と同じか低い場合のソースとドレイン間に流れる電流のことを言うが流れてしまう。そこで、半導体中のキャリア濃度を低減させて、I型とすることにより、オフ電流を低減することが望まれる。しかしながら、このような試みは、FETのチャネル長が短い場合や、半導体層やゲートと半導体層の間の絶縁膜が厚い場合には適用できないことが発明者の考察で明らかとなった。一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力あるいはフェルミ準位の関係によって、オーミック接合になったり、ショットキーバリヤ型接合になったりする。例えば、電子親和力が4.3電子ボルトの半導体に、仕事関数3.9電子ボルトの導体を接触させ、理想的な界面に何らトラップ準位や化合物が形成されない状態の導体半導体接合を形成したとすると、導体から半導体へ電子が流入する。その場合、半導体では、導体と半導体の接合界面に近いほど電子の濃度が高く、電子濃度は、大雑把な計算では、導体半導体接合界面から数nmでは1020/cm3程度、数十nmでは1018/cm3程度、数百nmでは1016/cm3程度、数μmでも1014/cm3程度である。すなわち、半導体自体がI型であっても、導体との接触によって、キャリア濃度の高い領域ができてしまう。このようなキャリアの多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。一方、例えば、電子親和力が4.3電子ボルトの半導体に、仕事関数4.9電子ボルトの導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体に存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もともとの半導体の電子濃度が1018/cm3であれば、数十nm程度である。そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をショットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整流作用が観測される。同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体の影響は小さくなる。ソースと半導体あるいはドレインと半導体との接合は、電流が流れやすいことが好ましいので、特許文献1あるいは特許文献2にあるようなFETにおいては、オーミック接合となるように導体材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるFETの特性が安定し、良品率が高くなるというメリットもある。また、ゲートの材料としては、半導体の電子を排除する作用を有する材料が選択される。例えば、タングステンや白金等の仕事関数の大きな材料である。このような材料を用いても、チャネル長典型的には、ソース電極とドレイン電極の間隔Lと実効的なゲート絶縁膜と半導体の厚さの和T以下、典型的な厚さというの比率L/Tが10以上であれば、ゲートとソースの電位を等しくしたときのオフ電流以下、ゼロ電流というが1×10-16A以下のFETを作製できる。ここで、T=ゲート絶縁膜の厚さ×半導体の誘電率/ゲート絶縁膜の誘電率半導体の厚さ、で算出される。すなわち、よりLを大きく、Tを薄くすると、よりゼロ電流の低いFETが得られる。しかしながら、デバイスの微細化を進めるとLは小さくなり、また、例えば、ゲート絶縁膜を過剰に薄くすると、トンネル電流によるリークが生じ、さらに、ゲート絶縁膜や半導体を過剰に薄くすることは技術的な困難を伴う。一方、パワーデバイスへの応用では、耐圧を高めるために、ゲート絶縁膜を厚くすることも求められる。すると、比率L/Tが低下し、特に比率L/Tが4以下となると、ゼロ電流をシリコン半導体を用いたFETよりも低く保つことは不可能となる。その原因を図2を用いて説明する。図2Aには導体半導体接合を有する典型的なFETの構造を示す。すなわち、半導体層101の一方の面にソース電極103aとドレイン電極103bを有する。また、半導体層101の他方の面にはゲート絶縁膜として機能する絶縁物104とゲート105を有する。ソース電極103aと半導体層101、およびドレイン電極103bと半導体層101との接合はオーミック接合となるように、導体が選択されており、また、ゲート105には半導体の電子親和力より仕事関数の大きな材料を用いることにより、ソース電極103aやドレイン電極103bから流入する電子を排除するようにする。それぞれの作用は、ソース電極103aやドレイン電極103bやゲート105からの距離に依存すると考えられる。話を単純にするため、ソース電極103aやドレイン電極103bが半導体層101に電子を注入しようとする力と、ゲート105が半導体層101から電子を排除しようとする力を等しいものと考える。すなわち、半導体層101の中で双方から同じだけ離れた場所では、それぞれの力が拮抗して、電子濃度は、もともとあった値と等しくなるとする。また、ソース電極103aやドレイン電極103bがゲート105より近い場所では、前者の作用が勝り、その地点では、電子濃度がより高くなる。逆に、前者より後者の方が近い場所では、後者の作用が勝り、その地点では、電子濃度がより低くなる。ここで、距離について注意しておく。この場合の距離とは、空間的な距離ではなく、電磁気的な距離であるので、空間的な距離に誘電率をかけた値で比較する必要がある。上記の前提に基づく、図2AのFETの半導体層101中の電子濃度の概念的な等濃度線を図2Bに示す。ここでは、話を簡単にするために、絶縁物104の誘電率は半導体層101の誘電率と等しいものとする。また、ソース電極103a、ドレイン電極103bとゲート105の電位は等しくしてある。ソース電極103aやドレイン電極103bと半導体層101との界面付近には電子濃度の高い領域101aが存在する。そして、その次には、それよりも1桁程度電子濃度の低い領域101b、さらに、その外側には、さらに1桁程度電子濃度の低い領域101cが存在し、さらに、その外側には、さらに1桁程度電子濃度の低い領域101dが存在し、その、外側には、電子濃度がそれ未満の領域101eが存在する。注目すべきは、領域101dが半導体層101のゲート105との反対側の面でつながっているということである。これは、その領域まではゲート105の力が及ばず、ソース電極103aやドレイン電極103bの力により電子が注入されたためである。この図においては、比率L/Tは2弱である。ソース電極103aとドレイン電極103bの間の距離を120nmとすれば、半導体層101の厚さは50nmであり、領域101aと領域101bとの間の等濃度線は、概ね、電子濃度が1020/cm3であり、領域101dと領域101eとの間の等濃度線は、概ね、電子濃度が1017/cm3であることを示すと考えてよい。また、ソース電極103aとドレイン電極103bの間の距離を1.2μmとすれば、半導体層101の厚さは0.5μmであり、領域101aと領域101bとの間の等濃度線は、概ね、電子濃度が1018/cm3であり、領域101dと領域101eとの間の等濃度線は、電子濃度が概ね、1015/cm3であることを示すと考えてよい。電子濃度が1015/cm3という値は、十分に低い値のように思えるが、抵抗率で1kΩcm程度である。図に示すように、半導体層の3分の1以上は、電子濃度が1015/cm3以上であるので、チャネル長とチャネル幅が同じFETにおいては、抵抗は10MΩ程度であり、ソース電極103aとドレイン電極103b間の電位差を1Vとした場合ゼロ電流は0.1μAも流れる。つまり、ゼロ電流を小さくするには、このようなゲートの反対側の電子濃度が無視できない領域をなくすことが必要である。そのためには、半導体層101を薄くすることが考えられる。つまり、ゲート105の影響力が及ばない領域を減らすことである。図の場合では、厚さを75とすればよい。例えば、半導体層101を半分の厚さにすれば、ゼロ電流は10万分の1まで下げることができると計算される。しかしながら、例えば、ソース電極103aとドレイン電極103bの間の距離が24nmというような極めて小さなデバイスにおいては、半導体層101の厚さを3.75nm以下、例えば、2.5nm以下としなければならず、そのような薄い半導体層101を均質に形成することには技術的な困難が伴う。第2の方法は絶縁物104を薄くすることである。図の絶縁物104の厚さを6分の1以下とすれば、ゲート105の影響力を、半導体層101の裏面にまで及ぼすことができる。しかし、上記の例と同様に、ソース電極103aとドレイン電極103bの間の距離を24nmとすると、絶縁物104は0.8nm以下である必要がある。酸化物半導体上においては、ゲート絶縁膜はスパッタ法やCVD法によって形成されている。これらの方法は、シリコンの熱酸化法のように、高性能な絶縁膜を均一の厚さで形成することは困難なので、やはり、現実的ではない。さらに、仮に熱酸化法による高品質な絶縁膜であったとしても、厚さが1nm以下のものでは、トンネル電流によるリーク電流が問題となる。ソース電極とドレイン電極間の電流が極めて低くても、ソース電極とゲートあるいはドレイン電極とゲートの間でのリーク電流がそれ以上に大きければ、電荷を保持するという目的には使用できない。また、それ以外の目的で使用するにしても、リーク電流は消費電力の増大をもたらすので好ましくない。FETのゲート電圧VGとドレイン電流IDの関係ID-VG曲線は、図2Cに示すようなチャネル長依存性を示すことが計算から明らかとなる。図2Cにおいて、曲線114、曲線115、曲線116は、いずれも、チャネル長とチャネル幅が等しいFETのID-VG曲線である。ここで、典型的な厚さTは一定としている。なお、図2Cに示す曲線はFETの特性の変動をわかりやすく説明するためのもので、実測値ではない。チャネル長とチャネル幅が等しい理想的なFETではオン電流が、チャネル長によって変化することはないが、しきい値やサブスレショールド特性値は変化することがある。このことは、通常のMOSFETでも短チャネル効果として知られている。導体半導体接合を有するFETでは、図2Cのように、チャネル長によるしきい値やサブスレショールド特性値S値が変化する。すなわち、曲線116は比較的チャネル長の大きなFETである。曲線115は、チャネル長がその1/10程度のものである。曲線114はチャネル長が曲線116の1/100程度のものである。このように、チャネル長が短くなるにしたがって、ゲートの電圧をソースと同じ0Vとしたときのドレイン電流すなわち、ゼロ電流が増加し、また、曲線の傾きが緩慢になるS値が増加する。上記の考察は、ソース電極103aやドレイン電極103bが半導体層101に電子を注入しようとする力と、ゲート105が半導体層101から電子を排除しようとする力が等しいという前提であり、前者の力が後者よりも大きければ、より多くの電子がソース電極103aやドレイン電極103bから半導体層101に注入される。本発明は、上記の問題に鑑みてなされたものである。本発明は導体半導体接合を有する新規の半導体装置、あるいは、新規のFET、あるいは新規の半導体装置の製造方法、あるいは新規のFETの製造方法の少なくともひとつを提供することを課題とする。また、本発明は、上記に説明したように導体半導体接合を有するFETのサイズを変更することにより、FETのゼロ電流が増大してしまうことに対して有効な対策を提供することを課題の一つとする。特に、比率L/Tが4以下、あるいは、Lが100nm未満のFETにおいて、ゼロ電流が実用的に十分な小ささとなるような新規の構造を提供することを課題の一つとする。本発明は上記の課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、FETのソースとドレインについては、本明細書においては、Nチャネル型FETにおいては、高い電位を与えられる方をドレイン、他方をソースとし、Pチャネル型FETにおいては、低い電位を与えられる方をドレイン、他方をソースとする。いずれの電位もおなじであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極、ドレイン電極という用語のかわりに第1の導体電極、第2の導体電極とも表現することがある。その場合は、電位の高低によって呼び名を変えない。本発明の態様の一は、半導体層と、その一の面に接して設けられた第1および第2の導体電極と、半導体層のその面あるいは他の面に設けられたゲートとを有するFETにおいて、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなり、一定の電荷により帯電したフローティング電極を有し、フローティング電極は、半導体層を横切るように設けられ、かつ、FETにはPN接合が存在しないという構成を有する。本発明の態様の一は、半導体層と、その一の面に接して設けられた第1および第2の導体電極と、半導体層のその面あるいは他の面に設けられたゲートとを有するFETにおいて、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなり、一定の電荷により帯電したフローティング電極を有し、フローティング電極は、半導体層を横切るように設けられ、かつ、第1および第2の導体電極と半導体層との間には導体半導体接合が存在するという構成を有する。上記において、FETを有する半導体装置は、フローティング電極を帯電させるための回路を有しないことが好ましい。また、上記において、フローティング電極に蓄積された電荷量は製造工程完了後は、使用者が変更できない設定となっていることが好ましい。本発明の態様の一は、半導体層と、その一の面に接して設けられた第1および第2の導体電極と、半導体層のその面あるいは他の面に設けられたゲートとを有し、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなるフローティング電極を有し、フローティング電極は、半導体層を横切るように設けられたFETを有する半導体回路を作製する工程と、フローティング電極を帯電させる工程と、その後、遮光性の材料で半導体回路を覆う工程とを有する、半導体装置の作製方法である。本発明の態様の一は、半導体層と、その一の面に接して設けられた第1および第2の導体電極と、半導体層のその面あるいは他の面に設けられたゲートとを有し、半導体層とゲートとの間に、絶縁物に周囲を覆われた導体もしくは半導体よりなるフローティング電極を有し、フローティング電極は、半導体層を横切るように設けられたFETを有する半導体回路を作製する工程と、その半導体回路に設けられたパッドを通して、外部より電圧を印加することにより、フローティング電極を帯電させる工程とを有する、半導体装置の作製方法である。上記において、FETがNチャネル型の場合は、フローティング電極は、負に帯電し、FETがPチャネル型の場合は、フローティング電極は、正に帯電するようにするとよい。また、半導体層は、インジウムInの全金属元素に占める比率、亜鉛Znの全金属元素に占める比率、あるいはInとZnの全金属元素に占める比率のいずれかが少なくとも25以上である酸化物としてもよい。また、半導体層は、バンドギャップが3.0eV以上4.5eV以下である酸化物としてもよい。また、半導体層は、硫化物等の16族化合物でもよい。なお、本明細書で酸化物とは、その物質化合物を含むに含まれる窒素、酸素、フッ素、硫黄、セレン、塩素、臭素、テルル、ヨウ素の占める割合モル比が全体の25以上で、かつ、以上の元素に対する酸素の割合モル比が70以上のものをいう。また、本明細書で金属元素とは、希ガス元素、水素、ホウ素、炭素、窒素、16族元素酸素等、17族元素フッ素等、珪素、燐、ゲルマニウム、砒素、アンチモン以外の全ての元素のことである。さらに、本明細書において、ある1つの元素あるいは金属元素を主たる成分あるいは金属成分とする、とはその物質中に元素あるいは金属元素が複数ある中で、当該元素あるいは金属元素が元素あるいは金属元素全体の50以上を占める場合を言う。また、n種の元素あるいは金属元素M1、M2、、Mnを主たる成分あるいは金属成分とするとは、元素あるいは金属元素M1、M2、、Mnのそれぞれの占める比率の総和が元素あるいは金属元素全体の{1-2-n×100}[]以上を占める場合をいう。なお、本明細書において記載されている膜中の主たる成分でない元素の濃度は、特に断らない限り、二次イオン質量分析法により検出される濃度の最低値である。一般に、二次イオン質量分析法により、単層あるいは多層の膜の深さ方向の元素の濃度の分析をおこなうと、特に微量元素の場合、基板と膜あるいは膜と膜の界面では元素濃度が異常に高くなる傾向があるが、このような部分の濃度は正確な値ではない上、測定ごとのばらつきも大きい。半導体層に酸化物半導体を用いる場合には、少なくともInあるいはZnを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主たる金属成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものである。また、上記において、半導体層がドーピングにより、キャリアを高濃度に有する第1のドーピング領域と第2のドーピング領域を有するように構成し、第1のドーピング領域は第1の導体電極に接し、第2のドーピング領域は第2の導体電極に接するようにしてもよい。第1および第2のドーピング領域におけるキャリア濃度は1×1018/cm3以上1×1021/cm3未満、好ましくは1×1019/cm3以上1×1020/cm3未満となるように設定すればよい。上記において、第1および第2の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と0.3電子ボルトの和すなわち、電子親和力0.3電子ボルトよりも小さい、あるいは、第1および第2の導体電極と半導体層はオーミック接合であることが好ましい。また、第1の導体電極と第2の導体電極は同じ材料で構成される必要はない。なお、第1の導体電極をソース電極、第2の導体電極をドレイン電極と読み替えてもよいし、第1の導体電極をドレイン電極、第2の導体電極をソース電極と読み替えてもよい。また、上記において、フローティング電極を構成する材料の仕事関数は、第1の導体電極の仕事関数もしくは第2の導体電極の仕事関数より0.6電子ボルト以上、大きいことが好ましい。あるいは、フローティング電極を構成する材料の仕事関数は、半導体層の電子親和力より0.6電子ボルト以上、大きいことが好ましい。上記の構成のいずれかを採用することにより、前記課題を解決できる。以下、図面を用いて本発明のFETの作用効果について説明する。以下で、使用する用語は、上記に使用した用語と基本的に同じものを用いる。したがって、それらの用語の示す材料には、上記で使用した各用語に適用される条件を適用すればよい。例えば、以下の説明でソース電極という説明があった場合には、その仕事関数としては上記の説明で示されたものを用いればよい。図1には本発明のFETの一例を示す。図1AのFETは半導体層101と、その一方の面にソース電極103aとドレイン電極103b、半導体層101の他方の面にゲート105を有する。さらに、半導体層101とゲート105の間に、絶縁物104で覆われたフローティング電極102を有する。フローティング電極102は、外部の導体と接触していない状態浮遊状態であり、フローティング電極102に電荷が蓄積している場合は、極めて長期にわたって、その電荷を保持できる。フローティング電極102は、公知の書き換え可能ROMEPROMのフローティングゲートと同等のものである。ただし、図1に示すFETではフローティング電極102に電荷を蓄積する作業をおこなうのは、製造工程中だけである。フローティング電極102に電荷を蓄積するには、ゲート105とソース電極103aあるいはドレイン電極103bの一方、あるいは双方に十分に高い電圧を印加すればよい。また、その際、可視光を照射すると、より低い電圧でも電荷を蓄積できる。また、半導体層のバンドギャップよりエネルギーの大きな紫外光を照射しつつ、電圧を印加してもよい。FETがNチャネル型の場合には、フローティング電極102は負に帯電するようにし、Pチャネル型の場合には、フローティング電極102は正に帯電するようにする。いずれにしても、製造後にフローティング電極102の電荷を消去することや、再度、電荷を蓄積する必要はないので、可視光や紫外光を再度、当てることや、高い電圧を印加する必要はない。したがって、FETに可視光や紫外光があたる構造や、高い電圧を発生させる回路をFETが含まれる半導体回路あるいは半導体装置に設ける必要はない。例えば、紫外光を用いてフローティング電極102を帯電させた後、FETが含まれる半導体回路を遮光性のパッケージに封入してしまえばよい。とくにFETに光が当たらないようにすることが好ましい。そのことにより、フローティング電極102から電荷が漏洩することを防止でき、FETの特性を安定させることができる。また、高い電圧を用いてフローティング電極102を帯電させるには、電圧を供給するための装置から半導体回路に設けられたパッドを通して、半導体回路中のFETに高い電圧を印加すればよい。さらに、フローティング電極102を帯電させた後、半導体回路を遮光性のパッケージに封入すればよい。いずれにしても、フローティング電極102を帯電させる回数は限られており、また、紫外光を用いる場合には、過剰に高い電圧を用いないので、絶縁物104に与えられるダメージは極めて限定的であり、フローティング電極102に蓄積された電荷は長期にわたって保持される。図1Bは、FETがNチャネル型の場合を示している。図1Bに示すように、フローティング電極102は負に帯電している。そのため、ソース電極103aやドレイン電極103bから半導体層101に流入した電子が影響を受け、図2Bとの比較から明らかなように、電子の濃度の高い領域は後退あるいは縮小する。その結果、図2Bでは、半導体層101のゲート105の反対の面でつながっていた領域101dが、図1Bでは途切れてしまい、ソース電極103aとドレイン電極103bとの間の絶縁性が著しく向上する。すなわち、ゼロ電流を下げることができる。そのことは図1Cに示す計算の結果からも明らかである。図1Cの曲線111は、フローティング電極102を帯電させない場合のID-VG曲線であり、図2Cの曲線114に相当するものである。VG=0[V]でのドレイン電流ゼロ電流は1×10-10A程度である。しかしながら、フローティング電極102を適度に帯電させると、曲線112のようになり、ゼロ電流が1×10-24Aまで低下する。さらに、フローティング電極102を過剰に帯電させると、曲線113のようになり、ゼロ電流は1×10-29A程度で曲線112の場合より低下するが、しきい値が高くなり、十分なオン電流を得るためにゲートに大きな電圧を印加する必要が生じる。このようなことは半導体回路に過剰な負担を与えるので、特殊な目的以外には避けることが望ましい。なお、図1Cに示す曲線はFETの特性の変動をわかりやすく説明するためのものであり、実測値ではない。ゼロ電流は、FETの用途によって異なる。例えば、インバータ等の論理回路では、貫通電流による消費電力の低減のためには、1×10-12A以下であればよく、通常は、1×10-15A以下は必要とされない。一方、後述するような半永久的にデータを保存するメモリの用途であれば、1×10-21A以下、好ましくは、1×10-24A以下であることが求められる。また、電荷を微調整することにより、複数のFETの特性をそろえることができる。上記の説明から明らかなように、導体半導体接合を有するFETでは、半導体層の厚さ、ゲート絶縁膜の厚さ、チャネル長等の大きさによって、ゼロ電流やしきい値が変動する。そのような量を、すべてのFETで等しくすることは困難であり、FET間でばらつくことは避けられない。そのためFETのゼロ電流やしきい値がばらつくこととなる。また、FETの特性のばらつきは、製造プロセスの条件等によっても変動する。例えば、半導体として酸化物半導体を用いる場合、多くはスパッタリング法で半導体層が形成されるが、用いるターゲットは同じでも、使い始め新品のときと長期間使用した後とで、形成される半導体層に微妙な差が生じることがある。このような特性のばらつきは、個々のFETのフローティング電極102に蓄積する電荷の量を調整することで小さくできる。その結果、それまでであれば不良品となるFETを使用できるようになる。このことは特に集積度の高い半導体回路において効果が大である。すなわち、集積度の高い回路では、1つのFETが不良となった場合、それを代替する手段が限られるので、半導体回路全体が不良となることがある。すなわち、歩留まりの低下となる。上記の方法で、不良となるべきFETが救済されるのであれば、歩留まりは向上する。上記の効果は、フローティング電極102の半導体層101から電子を排除する力がソース電極103aやドレイン電極103bが半導体層101に電子を注入する力より大きい場合に顕著である。このような力の大小は、仕事関数や電子親和力によって決定される。具体的には、フローティング電極102の仕事関数が、ソース電極103aやドレイン電極103bの仕事関数より0.6電子ボルト以上大きいとよい。あるいは、フローティング電極102の仕事関数が、半導体層の電子親和力より0.6電子ボルト以上大きいとよい。一般に、仕事関数の大きな材料を用いれば、フローティング電極102に蓄積する電荷量が少なくても十分に低いゼロ電流が得られる。しかし、仕事関数の小さな材料であっても、フローティング電極102に蓄積する電荷量を大きくすれば十分に低いゼロ電流が得られるので、通常の使用では問題はない。ただし、仕事関数の大きな材料を用いると、蓄積された電荷が漏洩しにくいので、長期かつ高温での保存時にFETの特性を劣化させない効果がある。また、フローティング電極102に用いる材料の仕事関数を、ゲート105あるいは半導体層101に用いる材料の仕事関数より大きくすると、フローティング電極102を帯電させる工程において、フローティング電極102をより効果的に帯電させることができる。フローティング電極102を負に帯電させる場合、ゲート105に正の電圧を印加することにより、半導体層101の表面にできるチャネルから電子をフローティング電極102に移動させるのであるが、その際、一度、フローティング電極102に入った電子がゲート105に出てしまうこともある。その際、フローティング電極102の材料の仕事関数が大きい場合には、絶縁物104の伝導帯がより高くなるため、フローティング電極102に入った電子がゲート105に出てしまう確率が低下する。そのため、効果的にフローティング電極102を帯電させることができる。同様な効果は、フローティング電極102とゲート105の間の絶縁物104の厚さを、フローティング電極102と半導体層101の間のものより大きくすることでも得られる。ただし、その際にはゲート105と半導体層101との間の容量が低下するため、オン電流は減少する。図3Aは、図1Aに示すFETを立体的に示すものである。また、図3Bは、図3Aの線分A-A’と線分B-B’を含む面の断面図であり、図1Aに相当する。また、図3Cは、図3Aの線分B-B’と線分D-D’点D’は図3Aでは、FETの背後にあり表示できないを含む面の断面図である。図3Cに示すように、フローティング電極102の長さWFはFETのチャネル幅Wよりも大きく、半導体層101のチャネル幅方向の両端を覆うことが必要である。これに対し、図3Bでは、フローティング電極102の幅LFがFETのチャネル長Lよりも大きく描かれているが、それに限定されない。例えば、フローティング電極102の幅LFはFETのチャネル長Lよりも小さくてもよい。ただし、少なくとも、フローティング電極102の一端がソース電極103aとドレイン電極103bの間にあることが必要である。なお、本発明によって十分に低いゼロ電流を得るには、導体に接触しない状態での半導体層のキャリア濃度を1012/cm3以下とすることが好ましい。なお、半導体層のキャリア濃度は導体に接すると、上記の説明のように、導体の近傍では導体からキャリアが注入されたり、導体にキャリアが吸収されたりして、本来のキャリア濃度を知ることは困難である。したがって、導体から十分に離れた少なくとも100μm以上離れた部分での測定とすることが必要である。上記に関連して、半導体層101が酸化物半導体である場合は、酸素欠損や水素濃度が小さい方が好ましい。酸素欠損や水素の混入はキャリアの源泉となるためである。また、水素を含有すると、FETの動作を不安定にする。水素濃度は1018/cm3以下とすることが好ましい。上記の議論は導体半導体接合を有するFETに関するものであるが、キャリア濃度の濃度勾配を有するFETにおいても適応できる。特に、PN接合によってソースドレイン間の分離ができないFETにおいては本発明によってソースドレイン間の分離ができる。導体と半導体との接合においては、上記の説明のように、仕事関数と電子親和力等によって導体から半導体に電子が供給されたり、半導体から導体に電子が吸収されたりする。同じことが高濃度のキャリアを有する領域と、低濃度のキャリアを有する領域で起こる。例えば、2つの領域、第1の領域と第2の領域があるとして、第1の領域は、電子濃度が1×1020/cm3で、第2の領域は、電子濃度が1×1012/cm3であるとする。その場合、第1の領域のフェルミ準位はバンド図では伝導帯の下端近辺に存在するのに対し、第2の領域のフェルミ準位はバンドギャップの中央付近に存在する。すなわち、第1の領域の電子の多くは、第2の領域の電子よりもポテンシャルが高い。もし、第1の領域と第2の領域を接合すると、ポテンシャルの差により、第1の領域の電子は第2の領域に流入する。第1の領域の電子濃度が1×1020/cm3というような比較的、高濃度であれば、電子の供給は、導体と第2の領域が接した場合と同様と考えられ、第2の領域の相当、深い部分にまで電子が流入する。その程度は、第2の領域のフェルミ準位と第1の領域のフェルミ準位の差、すなわち、第2の領域の電子濃度と第1の領域の電子濃度の比率に依存し、第2の領域の電子濃度が低ければ、より深い部分にまで第1の領域から電子が注入される。いうまでもなく、このように注入された電子は、ゼロ電流を増加させる。特に、シリコンの場合と、シリコンよりバンドギャップの大きな半導体の場合とを比較すると、後者の方が、第2の領域のより深い部分まで電子が注入される。これは、後者の方がバンドギャップが大きいため、第1の領域のフェルミ準位と第2の領域のフェルミ準位の差が大きいためである。このような、高濃度のキャリアを有する領域からのキャリアの流入を防ぐには、上記のような帯電したフローティング電極によって流入する電子を排除し、半導体層中に電子濃度の極めて低い領域を形成すればよい。その原理は図1Bに示されるものと同様である。なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面は、化学的反応により半導体と導体の化合物が生成されたり、あるいは界面に電荷や異種元素がトラップされたりして複雑な物性を示すことも多い。また、例えば、半導体層と厚さが数nm以下の極めて薄い第1の導体層と、それに重なるある程度の厚みのある第2の導体層が積層している場合は、第1の導体層の仕事関数の影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から5nm離れた部分での各種材料の仕事関数が、本発明で好ましいとする条件を満たすように設計してもよい。本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料ドーピングによって導電型を制御できない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、1cm2/Vs以上であるのに対し、他方の移動度が0.01cm2/Vs以下であるとか、他方がキャリアとして存在しないとか、あるいは、他方の有効質量が自由電子の100倍以上であるとか、という場合において好ましい結果が得られる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。ゆえに本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下の実施の形態のいずれかで開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。なお、本明細書で酸化物というのは、その物質化合物を含むに含まれる窒素、酸素、フッ素、硫黄、セレン、塩素、臭素、テルル、ヨウ素の占める割合モル比が全体の25以上で、かつ、以上の元素に対する酸素の割合モル比が70以上のものをいう。また、本明細書で金属元素とは、希ガス元素、水素、ホウ素、炭素、窒素、16族元素酸素等、17族元素フッ素等、シリコン、燐、ゲルマニウム、砒素、アンチモン以外の全ての元素のことである。実施の形態1本実施の形態を図4乃至図6を用いて説明する。まず、基板201上に、導体膜と絶縁膜、導体膜を形成し、これを選択的にエッチングして、図4Aに示すように、ゲート202、第1のゲート絶縁膜203、フローティング電極204を形成する。基板201としては、様々なものが用いられるが、その後の処理に耐えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板201は絶縁体単独、あるいは絶縁体や導体や半導体の表面に絶縁層を形成したもの等であることが好ましい。絶縁体としては、各種ガラスやサファイヤ、石英、セラミックス等を用いることができる。導体としては、アルミニウム、銅、ステンレス鋼、銀等を用いることができる。半導体としては、シリコン、ゲルマニウム、炭化シリコン、窒化ガリウム等を用いることができる。本実施の形態では、基板201としてバリウム硼珪酸ガラスを用いる。ゲート202の材料としては、各種の金属材料あるいは導電性酸化物等の導体を用いることができる。ゲート202はそのような材料単独で構成してもよいし、多層構造としてもよい。本実施の形態では、厚さ250nmのチタン/アルミニウム/チタンの3層構造の多層膜をスパッタリング法で形成したものを用いる。なお、従来は、ゲートの材料としては、仕事関数の大きいものを用いることがゼロ電流を低減する上で好ましかった。それは、仕事関数の大きい材料は、半導体層の電子を排除する力が強かったためであるが、本実施の形態ではフローティング電極204を帯電させて用いるため、ゲート202の仕事関数はほとんど影響しない。仕事関数の高い材料は、高価であるとか、作製が困難であるとか、導電性がよくない等の問題があるものが多く、実用上の障害となるが、本実施の形態では、安価で作製も容易で、導電性も優れた材料を使用しても十分に低いゼロ電流が得られる。第1のゲート絶縁膜203の材料としては、酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いることができる。厚さは、その後の使用においてフローティング電極204から電荷が漏洩しない程度に厚いことが好ましい。本実施の形態では、第1のゲート絶縁膜203の材料として、CVD法により形成した厚さ30nm乃至100nmの酸化窒化シリコンを用いる。フローティング電極204の材料としては、ゲート202と同様な各種導電性材料を用いることができる。一般に、仕事関数の大きな材料を用いることが好ましいが、それに限らない。なお、上述のとおり、仕事関数の大きな材料は導電性が十分でないものもあるが、フローティング電極204では限られた領域具体的には、フローティング電極の一方の面から他方の面を電子が移動するので、導電性はほとんど問題とならない。また、その厚さは5nm乃至100nm、好ましくは10nm乃至30nmとするとよい。さらに、図4Aに示すように、ゲート202、第1のゲート絶縁膜203、フローティング電極204を覆って、厚い絶縁物205を形成する。絶縁物205は、段差被覆性に優れた方法や材料で形成されることが好ましい。例えば、CVD法あるいはスピンコート法による酸化シリコン、窒化シリコン、酸化窒化シリコンなどを絶縁物205の材料として用いるとよい。また、その厚さは、少なくともゲート202、第1のゲート絶縁膜203、フローティング電極204の厚さの総和よりも大きいことが求められる。図4Aで断面が示されるFETを上方より見た様子を図6Aに示す。図6では、絶縁物205は省略してある。図6AのX-X’の断面が図4Aに示され、また、Y-Y’の断面が図5Aに示される。その後、例えば、化学的機械的研磨CMP法により、表面を平坦化させる。この研磨はフローティング電極204の表面が露出するまでおこなうとよい。なお、例えば、スピンコート法によって絶縁物205を形成した場合、既に、その表面が十分に平坦な平面であれば、CMP法を用いるまでもなく、通常のドライエッチング法で、フローティング電極204の表面が露出するまで絶縁物205をエッチングすればよい。かくして、ゲート202、第1のゲート絶縁膜203、フローティング電極204が絶縁物205aに埋め込まれた状態となる。その後、図4Bに示すように、第2のゲート絶縁膜206、半導体層207、保護絶縁層208を形成する。十分に平坦な平面上に形成するので、これらの成膜にはスパッタ法のような段差被覆性が十分でない方法を用いてもよい。また、これらの形成に際して、途中で基板201を大気中に触れされることなく、連続的におこなうことが求められる。これは、半導体層207が大気と接し、特に大気中の水蒸気が半導体層に吸収されることを防止する上で効果がある。なお、第2のゲート絶縁膜206と保護絶縁層208は、第1のゲート絶縁膜203に用いられる材料を用いて形成すればよいが、その水素濃度が十分に低いことが望ましい。そのためには成膜時の雰囲気における水素および水素を含む化合物水等の濃度を十分に低くすることが好ましい。第2のゲート絶縁膜206の厚さは、その後の工程において、フローティング電極204に電荷を蓄積するのに十分に薄く、かつ、その後の使用においてフローティング電極204から電荷が漏洩しない程度に厚いことが好ましい。本実施の形態では、第2のゲート絶縁膜206を厚さ10nm乃至20nmとする。保護絶縁層208の厚さは、量産性に問題がない限り、厚い方が好ましい。かつ、保護絶縁層には過剰な酸素が存在することが好ましい。本実施の形態では、保護絶縁層208を厚さ50nm乃至100nmとする。半導体層207の材料としてはInあるいはGaを有する酸化物半導体を用いる。酸化物半導体としては、上記以外にも各種のものが用いられる。本実施の形態では、InとGaとZnが等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ5nm乃至20nmのIn-Ga-Zn系酸化物膜を形成する。半導体層207もその水素濃度が十分に低いことが望ましい。そのためには成膜時の雰囲気における水素および水素を含む化合物水蒸気等の濃度を十分に低くすることが好ましい。図5Bには、図4Bに相当する断面のFETのY-Y’の断面を示す。その後、フローティング電極204、第2のゲート絶縁膜206、半導体層207、保護絶縁層208を選択的にエッチングする。エッチングの結果、それぞれ、形状が変化し、フローティング電極204a、第2のゲート絶縁膜206a、半導体層207a、保護絶縁層208aとなる。このときのFETの上面図を図6Bに示す。また、X-X’の断面を図4Cに、Y-Y’の断面を図5Cにそれぞれ示す。なお、図6では第1のゲート絶縁膜203、絶縁物205a、第2のゲート絶縁膜206aと保護絶縁層208aは省略してある。このエッチングにより、半導体層207aの領域が確定するが、これは段階的におこなうことが好ましい。半導体層207aとする部分にはレジストマスクを形成し、エッチングされないようにする。最初に保護絶縁層208、半導体層207、第2のゲート絶縁膜206をエッチングする。このエッチングは連続的におこなってもよい。このエッチングにより、第2のゲート絶縁膜206a、半導体層207a、保護絶縁層208aが形成され、第2のゲート絶縁膜206aと保護絶縁層208aは、半導体層207aと、概略同一形状となる。また、フローティング電極204の一部と絶縁物205aの一部が露出する。次に、フローティング電極204のエッチングをおこなう。このエッチングは、フローティング電極204が優先的にエッチングされる条件でおこなう。その結果、絶縁物205aはほとんどエッチングされない状態となる。このエッチングによりフローティング電極204がエッチングされ、半導体層207aの下にのみフローティング電極204aとして残る。図6Bから明らかなように、フローティング電極204aは半導体層207aの形状に合わせて、すなわち、自己整合的に形成され、半導体層207aのチャネル幅方向の長さと概略同じ長さを有し、チャネル幅方向の一端から他端までと重なる構造となる。このような構造は、特に微細化という点で効果が大きい。上記のエッチング工程の後、もしくは、それ以前で半導体層207を形成後において適切な熱処理を1回あるいは複数回おこなうとよい。これは、半導体層207あるいは207a中の水素濃度や酸素欠損を低減させるためである。その後、層間絶縁物209を形成する図4Dおよび図5D参照。層間絶縁物209は、単層もしくは多層の絶縁物よりなり、スパッタ法、CVD法、スピンコート法等による酸化シリコン、窒化シリコン、酸化窒化シリコン等の無機絶縁物やポリイミド等の有機絶縁物を用いて形成することができる。例えば、最初にスパッタ法により、水素濃度の極めて低い酸化シリコン膜を50nm乃至200nm形成し、その後、スピンコート法で厚さ500nm乃至1μmのポリイミド膜を形成してもよい。スピンコート法により形成すると、平坦な表面を有するので好ましい。そして、図4Dおよび図6Cに示すように、層間絶縁物209にコンタクトホール210aおよび210bを形成する。なお、図6Cには層間絶縁物209は示されていない。そして、金属等の導体膜を形成し、これを選択的にエッチングして、ソース電極211a、ドレイン電極211bとする。ソース電極211a、ドレイン電極211bに用いる材料としては、各種金属材料あるいは導電性酸化物等が挙げられる。以上で、フローティング電極204aを有するFETが完成する。実施の形態2本実施の形態では、シリコンによるFET上に別の半導体層を有し、かつ、フローティング電極を有するFETを形成する半導体回路の作製方法について図7A乃至Dを用いて説明する。まず、公知のシリコンMOSFET作製技術により、シリコン基板301に、素子分離領域302を形成し、ゲート絶縁膜303、ゲート304、ソース306a、およびドレイン306bを有するシリコンFETを形成する。ゲート304には、図に示すようなサイドウォールを設けてもよい。また、ゲート304は素子分離領域上にも延在する。さらに、ソース306a、およびドレイン306bの表面には、導電性を高めるためのシリサイド層305a、305bを設けてもよい図7A参照。その後、絶縁物を形成し、その表面をCMP法で研磨することで、表面が平坦な絶縁物307を得る。CMP法はゲート304の表面が露出するまでおこなうとよい。さらに、酸化物半導体膜を形成し、これをエッチングして、必要な形状例えば、島状の酸化物半導体層308を形成する図7B参照。そして、ソース306aに達するコンタクトホールを形成して、導体膜を堆積し、その表面を平坦化した後、選択的にエッチングすることで、第1の電極309a、第2の電極309bを形成する。さらに、絶縁膜と導体膜を堆積し、これをエッチングすることで、第1のゲート絶縁層310とフローティング電極311を形成する図7C参照。ここで、本実施の形態の第1のゲート絶縁層310は、実施の形態1の第2のゲート絶縁膜206aに相当することに注意が必要である。その後、第2のゲート絶縁層312、導体膜を堆積し、導体膜を選択的にエッチングして、配線313aと配線313bを形成する。配線313aは酸化物半導体を半導体層とするFET317のゲートをも兼ねる。また、配線313bは第2の電極309bとの間で、第2のゲート絶縁層312を誘電体とする容量素子318を形成する図7D参照。さらに、層間絶縁物314を形成し、これにコンタクトホールを形成し、第1の電極309aに達するコンタクトプラグ315を埋め込む。さらに、コンタクトプラグ315に接続する配線を設けてもよい。以上で、シリコンMOSFET316、酸化物半導体のFET317、容量素子318を有する半導体回路が形成される図7D参照。上記のような半導体回路は図8Aに示されるようなメモリ素子に用いることができる。このメモリ素子は、2つのFET316と317と1つの容量素子318よりなる。図に示されているのは第n行第m列のメモリ素子である。メモリ素子にデータを書き込む際には書き込みワード線Qnの電位をハイとすることで、FET317をオンとし、その際にビット線Rmにデータを与えると、データに応じた電荷がFET317を通過し、容量素子318に蓄積される。メモリ素子からデータを読み出す際には、読み出しワード線Pnの電位を適切な値とすることで、容量素子318に蓄積された電荷の量に応じて、FET316がオンとなったりオフとなったりするので、ビット線Rmの電位とソース線Smの電位と比較することでデータを読み出せる。このように、読み出しに際して、データが消滅することはない。そのためFET317のゼロ電流が十分に低ければ、半永久的にデータを保存することができる。ゼロ電流を十分に低くするには、フローティング電極311を負に帯電させる。このことにより、FET317のゼロ電流を1×10-21A以下、好ましくは、1×10-24A以下とすることができ、極めて長期にわたりデータを保持できる。図8Aに示すメモリ素子では、FET316によってデータを増幅して読み出すため、容量素子318の容量を、1×10-16F以下、好ましくは1×10-17F以下とすることもでき、容量素子318の構造を単純にできること、およびその面積を縮小できるという特徴を有する。これらのことから、メモリ素子も小さくでき、高集積化が可能である。一方で、そのような容量の小さな容量素子318を用いる場合には、FET317のゼロ電流が大きな場合には、データが瞬時に失われてしまう。上述のように、FET317のゼロ電流を1×10-21Aとすると、容量素子318の容量が1×10-16Fの場合には1日、1×10-17Fの場合には3時間しかデータを保持できないが、ゼロ電流を1×10-24Aとすると、容量素子318の容量が1×10-16Fの場合には3年、1×10-17Fの場合でも100余日、データを保持できる。さらに、ゼロ電流を1×10-26Aとすると、容量素子318の容量が1×10-17Fの場合でも31年もの長期にわたりデータを保持できる。一方、図7に示した作製工程を援用して、図8Bに示すような、1つのFET317aと1つの容量素子318aよりなるDRAM型メモリ素子を形成してもよい。このメモリ素子では、容量素子318aの容量は、ノイズを防止する観点から1×10-15F以上が必要であり、そのために、スタック型の容量を用いるとよい。データの書き込みはワード線Qnにハイの信号を与えて、FET317aをオンにしたときに、ビット線Rmにデータを印加することにより容量素子318aに電荷を蓄積させておこない、読み出しはワード線Qnにハイの信号を与えて、FET317aをオンにしたときに、容量素子318aよりビット線Rmに放出される電荷量を測定することによりおこなう。なお、ソース線Snは通常は一定の電位に保持されるが、ビット線Rmあるいはワード線Qnに同期する信号を与えてもよい。当然のことながら、FET317aのゼロ電流が小さいほど、容量素子318aに長期に電荷を蓄積できるので、データを長期にわたり保持できる。例えば、容量素子318aの容量が1×10-15Fの場合には、FET317aのゼロ電流を1×10-21Aとすると11日、ゼロ電流を1×10-24A以下とすると31年間以上データを保持できる。後者の場合は実質的に半永久的にデータを保存することができる。実施の形態3実施の形態1あるいは2ではFETの作製方法について説明したが、本実施の形態では、フローティング電極に電荷を蓄積する方法について図9を用いて説明する。本実施の形態では、図8Aに示されるようなメモリ素子に電荷を蓄積する方法について説明する。なお、メモリ素子のRTrn,m、WTrn,m、Cn,mは、それぞれ、図8AのFET316、FET317、容量素子318に相当する。<図9A>まず、メモリ素子を含む半導体回路が完成したら、メモリ素子の初期特性を測定する。この段階では、WTrn,mのフローティング電極は帯電していない。ここで、メモリ素子として機能するかどうかを判定し、かつ、メモリ素子の特性を記録する。<図9B>この段階では、WTrn,mのフローティング電極に電荷を蓄積する。WTrn,mのフローティング電極に蓄積する電荷の量は、WTrn,mのゲートとソース電極あるいはドレイン電極の電位差で制御できる。具体的には、書き込みワード線Qnとビット線Rmとの間の電位差を制御することで、メモリ素子のWTrn,mのフローティング電極に蓄積される電荷を制御できる。先の測定結果をもとに、メモリ素子のWTrn,mのフローティング電極に適切な量の電荷を蓄積する。なお、電荷の蓄積には十分な時間をかけておこなうことができ、そのため、蓄積される電荷量の誤差を十分に小さくできる。<図9C>この段階で再度、メモリ素子の特性を測定する。ここで、必要な量のメモリ素子で十分な特性が得られていれば、半導体回路を樹脂等で封止し、パッケージ化する。しかしながら、必要な量のメモリ素子で十分な特性が得られていない場合には、この測定データを元に再度、フローティング電極に適切な量の電荷を蓄積する工程へ戻る。このようなサイクルを繰り返すことで、良品率の高い半導体回路および半導体装置メモリ装置を得ることができる。上記では、高い電圧を用いて電荷を蓄積したが、その際に用いる電圧は、外部の回路より供給すればよい。実施の形態4上記実施の形態1乃至実施の形態3で示した半導体装置は、半導体メモリをはじめ、さまざまな電子機器に用いることができる。例えば、テレビジョン、パーソナルコンピュータ、携帯電話等の通信機器、電子手帳、携帯音楽プレーヤ等である。"