"デバイス基板と、前記デバイス基板上に接合された支持基板と、を具備し、前記デバイス基板は、前記支持基板との接合面側の外周部に第1溝を有することを特徴とする半導体装置。前記支持基板は、前記デバイス基板との接合面側の外周部に第2溝を有することを特徴とする請求項1に記載の半導体装置。前記デバイス基板は、前記支持基板との接合面となる絶縁層を有し、前記第1溝は、前記絶縁層に形成されることを特徴とする請求項1に記載の半導体装置。前記デバイス基板は、前記第2半導体層下に形成され、下部側から照射される光を信号変換して電荷を蓄積する受光部を有する半導体層と、前記第2半導体層下かつ前記半導体層上に形成され、前記複数の受光部に蓄積された電荷を読み出す回路部を有する配線層と、を有することを特徴とする請求項1に記載の半導体装置。外周部にガードリングを有するデバイス基板と、前記デバイス基板上に接合された支持基板と、を具備し、前記支持基板は、前記デバイス基板との接合面側の外周部で、かつ前記ガードリングよりも内側に溝を有することを特徴とする半導体装置。前記デバイス基板は、前記支持基板下に形成され、下部側から照射される光を信号変換して電荷を蓄積する受光部を有する半導体層と、前記支持基板下かつ前記半導体層上に形成され、前記複数の受光部に蓄積された電荷を読み出す回路部を有する配線層と、を有することを特徴とする請求項5に記載の半導体装置。デバイス基板の接合面側のチップの外周部でかつダイシングラインの内側に、溝を形成する工程と、前記デバイス基板の接合面側に、支持基板を接合する工程と、接合された前記デバイス基板および前記支持基板を前記ダイシングラインに沿ってダイシングする工程と、を具備することを特徴とする半導体装置の製造方法。歩留まりの向上、およびコスト削減を図る半導体装置およびその製造方法を提供する。本実施形態による半導体装置は、デバイス基板と、前記デバイス基板上に接合された支持基板と、を具備する。前記デバイス基板は、前記支持基板との接合面側の外周部に溝を有する。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。<第1の実施形態>図1乃至図23を用いて、第1の実施形態に係る半導体装置裏面照射型CMOSイメージセンサについて説明する。第1の実施形態に係る半導体装置は、デバイスウェハデバイス基板600が支持ウェハ支持基板200との接合面側においてダイシングラインの内側チップ500の中央側に溝50を有する例である。これにより、ダイシング工程時におけるデバイス基板600への水平クラックの発生を防止し、チップ500へのダメージを低減させることができる。以下に、第1の実施形態について詳説する。[構造]まず、図1および図2を用いて、第1の実施形態に係る半導体装置の構造について説明する。図1は、第1の実施形態に係る半導体装置の構造を示す平面図である。ここで、図1は、ダイシング前のウェハを示すものであり、複数のチップを示している。図1に示すように、第1の実施形態に係る半導体装置は、ダイシングライン40で分断されるチップ500を備える。チップ500は、中央部に位置する画素領域300とその周辺に位置する周辺領域400とで構成される。画素領域300は、照射された光を信号変換して電荷を蓄積する受光部フォトダイオードを有する。周辺領域400は、画素領域300からの信号を処理する回路や画素領域の動作を制御する回路を有する。また、周辺領域400は、パッド34を有し、外部と電気的に接続される。第1の実施形態において、チップ500は、後述するデバイス基板600が支持基板200との接合面界面においてダイシングライン40の内側に溝50を有する。言い換えると、溝50は、チップ500の外周部に形成され、その周縁を囲うように形成される。溝50の断面構造の詳細については、後述する。図2は、第1の実施形態に係る半導体装置の構造を示す断面図であり、図1に示すA-A線に沿った断面図である。ここで、図2において、画素領域300の一方側のみに隣接して周辺領域400が形成されているが、他方側にも隣接して形成されてもよい。また、以下の説明において、上下関係は図面の通り称する。図2に示すように、第1の実施形態に係る半導体装置は、半導体層11、配線層70、および絶縁層30を有するデバイス基板600と、デバイス基板600上に接合された支持基板200とを備える。デバイス基板600において、半導体層11の表面図2における上面上に、回路部を有する配線層70が形成される。半導体層11の裏面図2における下面上に、カラーフィルタ39、マイクロレンズ41、およびパッド34が形成される。また、半導体層11内に、フォトダイオードが形成される。すなわち、裏面照射型CMOSイメージセンサは、半導体層11の裏面側から照射された光を半導体層11内において信号変換して電荷を蓄積し、蓄積された電荷を表面側の配線層70に読み出す。以下に、各構成要素について詳説する。半導体層11は、例えばN型のSiエピタキシャル層である。この半導体層11には、不純物が導入された活性層が形成され、この領域に後述するフォトダイオードやトランジスタ等が形成される。画素領域300において、半導体層11内には、N型不純物層17とP型不純物層18が形成される。N型不純物層17は半導体層11内の深い領域図2における下側の領域に形成され、P型不純物層18は半導体層11内の浅い領域図2における上側の領域に形成され、互いに接して形成される。これらN型不純物層17およびP型不純物層18は、各画素に形成され、フォトダイオードを構成する。また、表面側の半導体層11内における隣接する画素間フォトダイオード間には、素子分離絶縁層15が形成される。素子分離絶縁層15は、例えば、SiO2で構成される。また、画素領域300において、半導体層11の表面上には、画素ごとにゲート電極16が形成され、例えば転送トランジスタやリセットトランジスタを構成する。ゲート電極10は、例えば、ポリシリコンで構成される。このゲート電極10の表面は、絶縁層19で覆われる。また、絶縁層19上に、上面が平坦化された層間絶縁層20が形成される。また、画素領域300において、半導体層11の裏面上には、絶縁層32、反射防止層36,37を介してカラーフィルタ39が形成される。このカラーフィルタ39下に、マイクロレンズ41が形成される。これらカラーフィルタ39およびマイクロレンズ41は、画素ごとに形成され、フォトダイオードに対応して形成される。周辺領域400において、半導体層11内には、その上面から下面まで貫通する溝DT:DeepTrench13が形成される。この溝13の側面上に、絶縁層14が形成される。絶縁層14上に、貫通電極31が形成され、溝13内が埋め込まれる。また、周辺領域400において、半導体層11の表面上には、貫通電極31に電気的に接続される埋め込み電極ビア22が形成される。埋め込み電極22は、絶縁層19および層間絶縁層20内に形成されたビアホール21内に形成される。埋め込み電極22上には、画素領域300からの信号を処理する回路や画素領域の動作を制御する回路回路部を構成する配線24、埋め込み電極25、配線26、埋め込み電極27、および配線28が順に形成される。配線24、埋め込み電極25、配線26、埋め込み電極27、および配線28は、層間絶縁層20上に形成された層間絶縁層23内に形成される。また、周辺領域400において、半導体層11の裏面上には、貫通電極31に電気的に接続されるパッド34が形成される。パッド34は、絶縁層32に形成された開口部33により、貫通電極31に電気的に接続される。また、パッド34は、絶縁層35、反射防止層36,37に形成された開口部38により、図示せぬ外部電極に電気的に接続される。すなわち、周辺領域400において、表面側に形成された回路部と裏面側に形成されたパッド34とは、貫通電極31を介して電気的に接続される。デバイス基板600は、チップ500の外周部において、ガードリング29を有する。より具体的には、チップ500の外周部における層間絶縁層20および層間絶縁層23内に、ガードリング29が形成される。ガードリング29は、埋め込み電極22、配線24、埋め込み電極25、配線26、埋め込み電極27、および配線28と同レベルのビアおよび配線で構成され、チップ500の周縁を囲む。また、ガードリング29は、ダイシングライン40よりも内側チップ500の中央側に形成される。このガードリング29は、ダイシング工程時にクラックが配線層70内に生じることを防止することができる。第1の実施形態では、デバイス基板600は、配線層70上に支持基板200との接合面となる絶縁層30を有する。絶縁層30は、例えば酸化膜で構成される。より具体的には、絶縁層30は、例えば、TEOS等を材料としたSiO2膜またはlow-k膜で構成される。また、絶縁層30の膜厚は、例えば0.1μm以上5μm以下である。絶縁層30上に、支持基板200が接合される。すなわち、支持基板200下に、絶縁層30を介して配線層70および半導体層11が順に形成される。支持基板200と絶縁層30とは、それらを加圧することにより接合される。支持基板200は、Siなどの半導体基板で構成されてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板で構成されてもよい。絶縁層30は、チップ500の外周部において、溝50を有する。より具体的には、絶縁層30は、支持基板200との接合面側上面側におけるチップ500の外周部に溝50を有する。すなわち、溝50は、支持基板200に接して形成される。言い換えると、絶縁層30は、溝50が形成された位置において支持基板200と接していない。なお、溝50は、支持基板200との接合面側のみならず、配線層70側まで絶縁層30を貫通していてもよい。溝50は、ダイシングライン40よりも内側に位置する。また、溝50は、ガードリング29の直上または直上よりも内側に形成されるが、チップ500の面積縮小のため、溝50はガードリング29の直上に形成されることが望ましい。溝50の幅平面における幅は、ダイシングライン40の幅よりも小さい。より具体的には、溝50の幅は数μm程度であり、ダイシングライン40の幅は100μm程度である。また、溝50の深さ平面に垂直方向の深さは例えば0.1μm以上5μm以下であり、これによりクラックの発生を防ぐことができる。溝50内は、空洞でもよいし、埋めてもよい。溝50内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。[製造方法]次に、図3および図23を用いて、第1の実施形態に係る半導体装置の製造方法について説明する。図3および図23は、第1の実施形態に係る半導体装置の製造工程を示す断面図である。ここで、以下の説明において上下関係は図面の通り称するが、製造プロセスにおいて上下が逆転して行われる場合もある。まず、図3に示すように、エピタキシャル成長により、SOI基板またはバルク基板である半導体基板10上に、半導体層11が形成される。半導体層11は、例えばN型のSiエピタキシャル層である。次に、図4に示すように、例えばCVDChemicalVaporDeposition法により、半導体層11上に、ストッパ層12が形成される。このストッパ層12は、例えばSiNで構成される。その後、例えばフォトリソグラフィおよびドライエッチングにより、ストッパ層12および半導体層11に溝13が形成される。この溝13は、ストッパ層12および半導体層11の上面から下面まで貫通する貫通孔である。これにより、溝13の底面において、半導体基板10の上面が露出する。次に、図5に示すように、例えばCVD法により、全面に、絶縁層14が形成される。これにより、絶縁層14は、溝13内に埋め込まれるとともに、ストッパ層12上にも形成される。この絶縁層14は、例えばSiO2で構成される。その後、例えばCMPChemicalMechanicalPolishingにより、ストッパ層12上の絶縁層14が除去される。次に、図6に示すように、例えばウェットエッチングにより、ストッパ層12が除去される。これにより、半導体層11の上面が露出する。このとき、種々のエッチングが用いられてもよいが、半導体層11の上面にダメージが及ぶのを防止するため、ウェットエッチングが用いられることが望ましい。次に、図7に示すように、上面側の半導体層11内における画素間に素子分離絶縁層15が埋め込まれた後、半導体層11の上面上にゲート電極16が画素毎に形成される。素子分離絶縁層15は、例えばSiO2で構成され、ゲート電極15は、例えばポリシリコンで構成される。その後、PまたはAs等の不純物を半導体層11にイオン注入することにより、半導体層11内の深い領域下面側の領域に、N型不純物層17が形成される。また、B等の不純物を半導体層11にイオン注入することにより、半導体層11内の浅い領域上面側の領域に、P型不純物層18が形成される。N型不純物層17上にP型不純物層18が形成されることで、フォトダイオードが光電変換部として画素毎に形成される。なお、半導体層11上にゲート電極16を形成する前に、半導体層11内にN型不純物層17およびP型不純物層18を形成してもよい。このように、FEOLFrontEndOfLine工程により、活性層にトランジスタやフォトダイオードが形成される。次に、図8に示すように、熱酸化またはCVD法により、ゲート電極16および半導体層11上に、絶縁層19が形成される。絶縁層19の膜厚は、例えば5nm以上6nm以下である。絶縁層19は、例えばSiO2で構成される。次に、図9に示すように、例えばCVD法により、全面に、層間絶縁層20が形成され、その上面が平坦化される。その後、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層14が露出するように層間絶縁層20および絶縁層19に開口部21が形成される。また、開口部21と同時に、チップにおける外周部の層間絶縁層20および絶縁層19にも開口部21aが形成される。開口部21aは後述するガードリング29が形成される領域に形成される。なお、層間絶縁層20は、例えばSiO2で構成される。また、絶縁層19と層間絶縁層20とが同一材料の場合、絶縁層19と層間絶縁層20とは一体的に形成することができる。次に、図10に示すように、例えばCVD法により、全面に、埋め込み電極22が形成される。これにより、埋め込み電極22は、開口部21および開口部21a内に埋め込まれる。同時に、埋め込み電極22は、層間絶縁層20上にも形成される。埋め込み電極22は、例えば、W、AlまたはCuで構成される。その後、例えばCMPにより、層間絶縁層20上の埋め込み電極22が除去される。次に、図11に示すように、例えばCVD法により、層間絶縁層20上に、層間絶縁層23が形成されるとともに、層間絶縁層23内に埋め込まれた配線24,26,28および埋め込み電極25,27が形成される。配線24,26,28は、例えばAlまたはCuで構成され、埋め込み電極25,27は、例えばW、AlまたはCuで構成される。このとき、配線24,26,28は、Cuを用いたダマシン構造で形成されてもよく、シングルダマシンまたはデュアルダマシンでもよい。また、配線24,26,28および埋め込み電極25,27と同時に、チップ500における外周部の層間絶縁層23内にも、ガードリング29が形成される。ガードリング29は、配線24,26,28および埋め込み電極25,27と同レベルに形成され、また同材料で構成される。ガードリング29は、ダイシングライン40よりも内側チップ500の中央側に形成される。このガードリング29は、ダイシング工程時にクラックがチップ500内に生じることを防止することができる。このように、BEOLBackEndOfLine工程により、トランジスタやフォトダイオードを相互に接続する配線層70が形成される。その後、CMPにより、層間絶縁層23の上面が平坦化される。なお、配線24,26,28がダマシン構造で形成される場合、その都度上面が平坦化されているため、最上面を再度平坦化する必要はない。次に、図12に示すように、層間絶縁層23上に、絶縁層30が形成される。絶縁層30は、例えば、酸化膜で構成され、より具体的には、TEOS等を材料としたSiO2膜またはlow-k膜で構成される。また、絶縁層30は、CVD法、ALDAtomicLayerDeposition法、または塗布法等、種々の方法によって形成される。その後、例えばCMPにより、絶縁層30の上面が平坦化される。この絶縁層30の上面が後述する支持基板200との接合面となる。絶縁層30の上面を平坦化することにより、絶縁層30と支持基板200との接合強度が向上する。次に、図13に示すように、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層30の上面側に溝50が形成される。溝50は、チップ500における外周部でかつダイシングライン40よりも内側に形成される。また、溝50は、ガードリング29の直上または直上よりも内側に形成される。なお、溝50は、後述する半導体基板10の研磨工程において、半導体層11と配線層70とでフクレや膜剥がれが発生しない構造である。より具体的には、溝50の幅は例えば数μm程度であり、深さは例えば0.1μm以上5μm以下である。また、溝50内は、空洞でもよいし、埋めてもよい。溝50内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。その後、例えばCMP法により、絶縁層30の上面が平坦化されてもよい。なお、少なくとも溝50の形成前または形成後のいずれか一方で絶縁層30の上面が平坦化されればよい。次に、図14に示すように、溝50が形成された絶縁層30上に、支持基板200を貼り合わせることにより接合する。この貼り合わせ工程は、以下のように行われる。まず、貼り合わせる前に、絶縁層30および支持基板200の接合面がそれぞれ洗浄される。より具体的には、接合面に対して、金属汚染を除去するアルカリ洗浄および酸洗浄や、有機物を除去するO3洗浄が行われる。また、ダストを除去するために、2流体洗浄やメガソニック洗浄が行われてもよい。次に、絶縁層30および支持基板200の接合面がそれぞれ活性化される。より具体的には、接合面に対して、イオンビーム、イオンガン、またはRIEReactiveIonEtching等のプラズマ処理が行われる。この処理は、例えば、Ar、N2、O2、またはH2等のガスを用いて行われ、また接合面にダメージを与えにくい条件で行われる。ガスは、単体ガスでも混合ガスでもよい。次に、絶縁層30および支持基板200の接合面がそれぞれ再度洗浄される。より具体的には、活性化工程で付着したダストを除去するために、2流体洗浄、メガソニック洗浄、または水洗浄等、活性化層へダメージを与えない洗浄が行われる。なお、活性化から貼り合わせ工程までを真空中にて連続で行う場合、または活性化から貼り合わせ工程までの清浄度が十分に高い場合は、再洗浄は省略してもよい。次に、絶縁層30の接合面と支持基板200の接合面とが貼り合わせられる。より具体的には、デバイス基板600と支持基板200とを位置ズレなくアライメントさせた後、加圧して自発接合のボンディングウェーブが同心円状に進展するように貼り合わせる。このとき、アライメントでは、メカニカル、外形認識、およびマーク合わせ方式等が用いられ、μm以下の精度で合わせる必要がある。絶縁層30と支持基板200とを貼り合わせた後、必要に応じて基板同士の位置ズレ測定、ボイド検査が行われ、貼り合わせの精度を検査する。位置ズレ測定では、透過方式の外形検出、または反射方式のエッジ検出等が用いられる。また、ボイド検査では、赤外線、超音波、またはX線等が用いられる。その後、貼り合わせた接合面に対して、例えば200°C以上1000°C以下の高温で数時間アニールすることにより、接合強度を向上させる。一般的に、貼り合わせた接合面は、高温なアニールが行われるほど接合強度が高くなる傾向にある。しかし、FEOLにて形成された材料の耐熱性を考慮すると、400°C前後で数時間アニールが行われることで特性が劣化する恐れがある。このため、例えば、300°CのN2雰囲気でアニールが行われる。これにより、接合面の結合をより強固なSi-O結合にすることができる。なお、貼り合わせ強度が十分に高い場合、アニールの省略、低温化、短時間化が可能である。支持基板200は、Siなどの半導体基板で構成されてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板で構成されてもよい。また、支持基板200は、接合において、未加工で全面が露出した状態でもよいが、露出面を保護するために上面および側面がSiNで構成される図示せぬ保護膜で覆われてもよい。このとき、支持基板200の全面上面、側面、および下面を保護膜で覆い、RIE等により接合面下面を露出した後、貼り合わせ工程が行われる。このようにして、デバイス基板600と支持基板200とが接合される。次に、図15に示すように、BSGBackSideGrindまたは薬液処理により、半導体基板10が薄膜化され、除去される。薬液としては、フッ硝酸、KOH、またはTMAH溶液が用いられる。このとき、例えば、図示せぬエッチングストッパ層や半導体基板10の膜厚制御により終点検出を行う。そして、面内均一性、荒さ等の精度を管理しながら加工する。エッチングストッパ層としては、SOIウェハ半導体基板10の図示せぬBOX酸化膜や不純物濃度の異なる多層エピタキシャル層半導体層11が用いられる。その後、必要に応じて、RIEまたは薬液によりエッチストッパ層が除去される。次に、図16に示すように、例えばフォトリソグラフィおよびドライエッチングにより、溝13の側面に絶縁層14が残存するように、絶縁層14の一部が除去される。これにより、絶縁層14に開口部が形成され、埋め込み電極22が露出する。次に、図17に示すように、例えばメッキ法またはCVD法により、絶縁層14の開口部溝13が埋め込まれるように、貫通電極31が形成される。貫通電極31は、例えばW、AlまたはCuで構成される。これにより、半導体層11の上面側から下面側までを電気的に接続することができる。なお、貫通電極31は、絶縁層14の開口部を埋め込まなくてもよく、側面に形成されることで、半導体層11の上面側から下面側までを電気的に接続してもよい。次に、図18に示すように、例えばCVD法により、半導体層11の下面上に絶縁層32が形成される。絶縁層32は、例えばSiO2で構成される。次に、図19に示すように、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層32に開口部33が形成される。これにより、貫通電極31が露出する。次に、図20に示すように、絶縁層32下に、開口部33を介して貫通電極31に接続されるパッド34が形成される。このパッド34は、例えばAlで構成される。パッド34は、貫通電極31の直下、または貫通電極31よりも外周部に形成される。その後、例えばCVD法により、絶縁層32上およびパッド34上の全面に絶縁層35が形成される。絶縁層35は、例えばSiO2で構成される。次に、図21に示すように、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層35の一部が除去され、絶縁層35に半導体層11の下面側の画素領域300を露出させる開口部が形成される。次に、図22に示すように、例えばCVD法またはスパッタ法により、半導体層11下に反射防止層36,37が順に形成される。反射防止層36,37は、例えばSiO2で構成される。反射防止層36,37の屈折率は、互いに異なる。これにより、照射された光の反射を防止することができる。次に、図23に示すように、例えばフォトリソグラフィおよびドライエッチングにより、反射防止層36,37、および絶縁層35の一部が除去され、反射防止層36,37、および絶縁層35にパッド34を露出させる開口部38が形成される。次に、図2に示すように、画素領域300における反射防止層37下にカラーフィルタ39が画素毎に形成された後、カラーフィルタ39下にマイクロレンズ41が画素毎に形成される。カラーフィルタ39およびマイクロレンズ41は、例えば透明な有機化合物で構成される。カラーフィルタ39は、例えば、赤、緑または青に着色することができる。次に、支持基板200を上面側から研磨して200μm程度の膜厚にし、ダイシングライン40に沿って切断することにより個片化され、チップ500が形成される。貼り合わせ工程を有する裏面照射型CMOSイメージセンサでは、接合面の層にガードリングが形成されない。このため、ダイシング工程の際、接合面の層に水平クラックが生じ得る。これに対し、第1の実施形態では、接合面の層絶縁層30にあらかじめ溝50を設けることで、ダイシング工程時の水平クラックの進展を止めることができる。その後、セラミックパッケージ等へのマウント、ワイヤボンディングによるパッド34とパッケージとの電気接続、保護ガラスの搭載、樹脂封止等が行われることで、第1の実施形態に係る半導体装置が完成する。なお、貫通電極31が形成される溝13は、貼り合わせ工程の前に形成されたが、貼り合わせ工程の後に形成されてもよい。すなわち、半導体基板10が表面側から薄膜化され、除去された後に、溝13、絶縁層14、および貫通電極31が形成されてもよい。[効果]上記第1の実施形態によれば、デバイス基板600において支持基板200との接合面として絶縁層30が形成され、絶縁層30が支持基板200との接合面側においてチップ500の外周部に溝50を有する。この溝50により、ダイシング工程時においてダイシングライン40から接合面の層絶縁層30に生じる水平クラックをストップすることができる。これにより、膜剥がれを防止してNGチップの生成を抑制することができる。その結果、製造プロセスにおける歩留まりの向上、およびコスト削減を図ることができる。<第2の実施形態>図24を用いて、第2の実施形態に係る半導体装置について説明する。第2の実施形態は、支持基板200がデバイス基板600との接合面側においてダイシングラインの内側チップ500の中央側に溝60を有する例である。これにより、ダイシング工程時における支持基板200への水平クラックの発生を防止し、チップ500へのダメージを低減させることができる。以下に、第2の実施形態について詳説する。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]まず、図24を用いて、第2の実施形態に係る半導体装置の構造について説明する。図24は、第2の実施形態に係る半導体装置の構造を示す断面図であり、図1に示すA-A線に沿った断面図である。図24に示すように、第2の実施形態において、第1の実施形態と異なる点は、支持基板200がデバイス基板600との接合面側においてチップ500の外周部に溝60を有する点である。支持基板200は、デバイス基板600における絶縁層30上に接合される。支持基板200と絶縁層30とは、それらを加圧することにより接合される。支持基板200は、チップ500の外周部において、溝60を有する。より具体的には、支持基板200は、デバイス基板600との接合面側下面側におけるチップ500の外周部に溝60を有する。すなわち、溝60は、デバイス基板600に接して形成される。言い換えると、支持基板200は、溝60が形成された位置においてデバイス基板600と接していない。なお、溝60は、デバイス基板600との接合面側のみならず、上面側まで支持基板200を貫通していてもよい。溝60は、ダイシングライン40よりも内側に位置する。また、溝60は、ガードリング29の直上または直上よりも内側に形成される。溝60の幅は、ダイシングライン40の幅よりも小さい。より具体的には、溝60の幅は10μm程度であり、ダイシングライン40の幅は100μm程度である。また、溝60の深さは0.1μm以上5μm以下であり、これによりクラックの発生を防ぐことができる。溝60内は、空洞でもよいし、埋めてもよい。溝60内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。[製造方法]次に、第2の実施形態に係る半導体装置の製造方法について説明する。まず、第1の実施形態と同様に、図3乃至図12の工程が行われる。すなわち、デバイス基板600において、層間絶縁層23上に、絶縁層30が形成される。その後、例えばCMPにより、絶縁層30の上面が平坦化される。この絶縁層30の上面が後述する支持基板200との接合面となる。次に、図24に示すように、例えばフォトリソグラフィおよびドライエッチングにより、支持基板200の下面側に溝60が形成される。溝60は、チップ500における外周部でかつダイシングライン40よりも内側に形成される。また、溝60は、ガードリング29の直上または直上よりも内側に形成される。溝50の幅は数μm程度であり、深さは0.1μm以上5μm以下である。溝60内は、空洞でもよいし、埋めてもよい。溝60内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。次に、絶縁層30上に、溝60が形成された支持基板200を貼り合わせることにより接合する。このとき、溝60がガードリング29の直上または内側になるように位置合わせがされた後、接合される。以下の工程は、第1の実施形態と同様に行われる。[効果]上記第2の実施形態によれば、支持基板200がデバイス基板600との接合面側においてチップ500の外周部に溝60を有する。この溝60により、ダイシング工程時においてダイシングライン40から接合面の層支持基板200に生じる水平クラックをストップすることができる。これにより、膜剥がれを防止してNGチップの生成を抑制することができる。その結果、製造プロセスにおける歩留まりの向上、およびコスト削減を図ることができる。<第3の実施形態>図25を用いて、第3の実施形態に係る半導体装置について説明する。第3の実施形態は、デバイス基板600が支持基板200との接合面側においてダイシングラインの内側チップ500の中央側に溝50を有し、かつ、支持基板200がデバイス基板600との接合面側においてダイシングラインの内側に溝60を有する例である。これにより、ダイシング工程時におけるデバイス基板600および支持基板200への水平クラックの発生を防止し、チップ500へのダメージをより低減させることができる。以下に、第3の実施形態について詳説する。なお、第3の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]まず、図25を用いて、第3の実施形態に係る半導体装置の構造について説明する。図25は、第3の実施形態に係る半導体装置の構造を示す断面図であり、図1に示すA-A線に沿った断面図である。図25に示すように、第3の実施形態において、第1の実施形態と異なる点は、デバイス基板600が支持基板200との接合面側においてチップ500の外周部に溝50を有し、かつ、支持基板200がデバイス基板600との接合面側においてチップ500の外周部に溝60を有する点である。支持基板200は、デバイス基板600における絶縁層30上に接合される。支持基板200と絶縁層30とは、それらを加圧することにより接合される。デバイス基板600は、チップ500の外周部において、溝50を有する。より具体的には、デバイス基板600、支持基板200との接合面側上面側におけるチップ500の外周部に溝50を有する。すなわち、デバイス基板600は、溝50が形成された位置において支持基板200と接していない。なお、溝50は、支持基板200との接合面側のみならず、下面側までデバイス基板600を貫通していてもよい。一方、支持基板200は、チップ500の外周部において、溝60を有する。より具体的には、支持基板200は、デバイス基板600との接合面側下面側におけるチップ500の外周部に溝60を有する。すなわち、支持基板200は、溝60が形成された位置においてデバイス基板600と接していない。なお、溝60は、デバイス基板600との接合面側のみならず、上面側まで支持基板200を貫通していてもよい。溝50,60は、ダイシングライン40よりも内側に位置する。また、溝50,60は、ガードリング29の直上または直上よりも内側に形成される。また、溝50,60は、互いに同位置に形成され、上面からみるとオーバーラップする。すなわち、溝50,60は、互いに接している。なお、溝50,60は、互いに同位置に形成されることが望ましいが、同位置に形成されていなくてもよい。溝50,60の幅は、ダイシングライン40の幅よりも小さい。また、溝50の幅は、溝60の幅よりも小さい。より具体的には、溝50の幅は数μm程度であり、溝60の幅は10μm程度であり、ダイシングライン40の幅は100μm程度である。溝50の幅を溝60の幅よりも小さくすることにより、貼り合わせ工程において、溝50と溝60とをオーバーラップさせるための位置合わせマージンを向上させることができる。また、溝50,60の深さは0.1μm以上5μm以下であり、これによりクラックの発生を防ぐことができる。なお、溝60の幅を溝50の幅よりも小さくしてもよい。溝50,60内は、空洞でもよいし、埋めてもよい。溝50,60内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。[製造方法]次に、第3の実施形態に係る半導体装置の製造方法について説明する。まず、第1の実施形態と同様に、図3乃至図12の工程が行われる。すなわち、デバイス基板600において、層間絶縁層23上に、絶縁層30が形成される。その後、例えばCMPにより、絶縁層30の上面が平坦化される。この絶縁層30の上面が後述する支持基板200との接合面となる。次に、図25に示すように、例えばフォトリソグラフィおよびドライエッチングにより、デバイス基板600絶縁層30の上面側に溝50が形成される。溝50は、チップ500における外周部でかつダイシングライン40よりも内側に形成される。また、溝50は、ガードリング29の直上または直上よりも内側に形成される。溝50の幅は数μm程度であり、深さは0.1μm以上5μm以下である。また、例えばフォトリソグラフィおよびドライエッチングにより、支持基板200の下面側に溝60が形成される。溝60は、チップ500における外周部でかつダイシングライン40よりも内側に形成される。また、溝60は、ガードリング29の直上または直上よりも内側に形成される。溝60の幅は10μm程度であり、深さは0.1μm以上5μm以下である。これら溝50,60内は、空洞でもよいし、埋めてもよい。溝50,60内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。次に、溝50が形成された絶縁層30上に、溝60が形成された支持基板200を貼り合わせることにより接合する。このとき、溝50と溝60とが同位置になるようにオーバーラップするように位置合わせされた後、接合される。以下の工程は、第1の実施形態と同様に行われる。[効果]上記第3の実施形態によれば、デバイス基板600が支持基板200との接合面側においてチップ500の外周部に溝60を有し、かつ、支持基板200がデバイス基板600との接合面側においてチップ500の外周部に溝60を有する。この溝50,60により、ダイシング工程時においてダイシングライン40から接合面の層絶縁層30および支持基板200に生じる水平クラックをストップすることができる。これにより、膜剥がれを防止してNGチップの生成をより抑制することができる。その結果、製造プロセスにおけるさらなる歩留まりの向上、およびコスト削減を図ることができる。<第4の実施形態>図26を用いて、第4の実施形態に係る半導体装置について説明する。第4の実施形態は、支持基板200の接合面として表面が平坦化された絶縁層80が形成される例である。これにより、支持基板200とデバイス基板600との接合強度を高くすることができる。以下に、第4の実施形態について詳説する。なお、第4の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]まず、図26を用いて、第4の実施形態に係る半導体装置の構造について説明する。図26は、第4の実施形態に係る半導体装置の構造を示す断面図であり、図1に示すA-A線に沿った断面図である。図26に示すように、第4の実施形態において、第1の実施形態と異なる点は、支持基板200がその表面上下面上にデバイス基板600との接合面となる絶縁層80を有する点である。絶縁層80は、支持基板200の下面上にデバイス基板600との接合面として形成され、デバイス基板600における絶縁層30上に接合される。絶縁層80と絶縁層30とは、それらを加圧することにより接合される。絶縁層80は、例えば酸化膜で構成される。より具体的には、絶縁層80は、例えば、TEOS等を材料としたSiO2膜、熱酸化によるSiO2膜またはlow-k膜で構成される。また、絶縁層80の膜厚は、0.1μm以上5μm以下である。[製造方法]次に、第4の実施形態に係る半導体装置の製造方法について説明する。まず、第1の実施形態と同様に、図3乃至図12の工程が行われる。すなわち、デバイス基板600において、層間絶縁層23上に、絶縁層30が形成される。その後、例えばCMPにより、絶縁層30の上面が平坦化される。この絶縁層30の上面が後述する絶縁層80との接合面となる。次に、図26に示すように、例えばフォトリソグラフィおよびドライエッチングにより、デバイス基板600絶縁層30の上面側に溝50が形成される。溝50は、チップ500における外周部でかつダイシングライン40よりも内側に形成される。また、溝50は、ガードリング29の直上または直上よりも内側に形成される。また、溝50の幅は数μm程度であり、深さは0.1μm以上5μm以下である。溝50内は、空洞でもよいし、埋めてもよい。溝50内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。また、支持基板200の下面上接合面側の表面上に、絶縁層80が形成される。絶縁層80は、例えば、酸化膜で構成される。より具体的には、SiO2膜またはlow-k膜で構成される。また、絶縁層80は、熱酸化、CVD法、ALD法、または塗布法等、種々の方法によって形成される。その後、例えばCMPにより、絶縁層80の下面が平坦化される。この絶縁層80の下面が後述するデバイス基板600絶縁層30との接合面となる。絶縁層80の下面を平坦化することにより、絶縁層80と絶縁層30の接合強度が向上する。次に、溝50が形成された絶縁層30上に、支持基板200絶縁層80を貼り合わせることにより接合する。以下の工程は、第1の実施形態と同様に行われる。[効果]上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに第4の実施形態では、支持基板200の接合面として表面が平坦化された絶縁層80が形成される。これにより、支持基板200とデバイス基板600との接合強度を高くすることができる。<第5の実施形態>図27を用いて、第5の実施形態に係る半導体装置について説明する。第5の実施形態は、支持基板200の接合面として表面が平坦化された絶縁層80が形成され、絶縁層80がデバイス基板600との接合面側においてダイシングラインの内側に溝60を有する例である。以下に、第5の実施形態について詳説する。なお、第5の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]まず、図27を用いて、第5の実施形態に係る半導体装置の構造について説明する。図27は、第5の実施形態に係る半導体装置の構造を示す断面図であり、図1に示すA-A線に沿った断面図である。図27に示すように、第4の実施形態において、第1の実施形態と異なる点は、支持基板200がその表面上下面上にデバイス基板600との接合面となる絶縁層80を有し、絶縁層80がデバイス基板600との接合面側においてチップ500の外周部に溝60を有する点である。絶縁層80は、支持基板200の下面上にデバイス基板600との接合面として形成され、デバイス基板600における絶縁層30上に接合される。絶縁層80と絶縁層30とは、それらを加圧することにより接合される。絶縁層80は、例えば酸化膜で構成される。より具体的には、絶縁層80は、例えば、TEOS等を材料としたSiO2膜、熱酸化によるSiO2膜またはlow-k膜で構成される。また、絶縁層80の膜厚は、0.1μm以上5μm以下である。デバイス基板600は、チップ500の外周部において、溝50を有する。より具体的には、デバイス基板600は、支持基板200との接合面側上面側におけるチップ500の外周部に溝50を有する。すなわち、デバイス基板600、溝50が形成された位置において支持基板200と接していない。なお、溝50は、支持基板200との接合面側のみならず、下面側までデバイス基板600を貫通していてもよい。一方、支持基板200の下面上にデバイス基板600との接合面として形成された絶縁層80は、チップ500の外周部において、溝60を有する。より具体的には、絶縁層80は、デバイス基板600との接合面側下面側におけるチップ500の外周部に溝60を有する。すなわち、絶縁層80は、溝60が形成された位置においてデバイス基板600と接していない。なお、溝60は、デバイス基板600との接合面側のみならず、上面側まで絶縁層80を貫通していてもよい。溝50,60は、ダイシングライン40よりも内側に位置する。また、溝50,60は、ガードリング29の直上または直上よりも内側に形成される。また、溝50,60は、互いに同位置に形成され、上面からみるとオーバーラップすることが望ましいが、これに限らない。溝50,60の幅は、ダイシングライン40の幅よりも小さい。また、溝50の幅は、溝60の幅よりも小さい。より具体的には、溝50の幅は数μm程度であり、溝60の幅は10μm程度であり、ダイシングライン40の幅は100μm程度である。溝50の幅を溝60の幅よりも小さくすることにより、貼り合わせ工程において、溝50と溝60とをオーバーラップさせるための位置合わせマージンを向上させることができる。また、溝50,60の深さは0.1μm以上5μm以下であり、これによりクラックの発生を防ぐことができる。なお、溝60の幅を溝50の幅よりも小さくしてもよい。溝50,60内は、空洞でもよいし、埋めてもよい。溝50,60内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。[製造方法]次に、第5の実施形態に係る半導体装置の製造方法について説明する。まず、第1の実施形態と同様に、図3乃至図12の工程が行われる。すなわち、デバイス基板600において、層間絶縁層23上に、絶縁層30が形成される。その後、例えばCMPにより、絶縁層30の上面が平坦化される。この絶縁層30の上面が後述する絶縁層80との接合面となる。次に、図27に示すように、例えばフォトリソグラフィおよびドライエッチングにより、デバイス基板600絶縁層30の上面側に溝50が形成される。溝50は、チップ500における外周部でかつダイシングライン40よりも内側に形成される。また、溝50は、ガードリング29の直上または直上よりも内側に形成される。溝50の幅は数μm程度であり、深さは0.1μm以上5μm以下である。また、支持基板200の下面上接合面側の表面上に、絶縁層80が形成される。絶縁層80は、例えば、酸化膜で構成される。より具体的には、SiO2またはlow-k材料で構成される。また、絶縁層80は、熱酸化、CVD法、ALD法、または塗布法等、種々の方法によって形成される。その後、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層80の下面側に溝60が形成される。溝60は、チップ500における外周部でかつダイシングライン40よりも内側に形成される。また、溝60は、ガードリング29の直上または直上よりも内側に形成される。溝60の幅は10μm程度であり、深さは0.1μm以上5μm以下である。これら溝50,60内は、空洞でもよいし、埋めてもよい。溝50,60内を埋める材料としては、例えば、SiN等の接合されない材料、Cu、Al等の金属材料、またはTEOS等の絶縁材料でもよい。次に、溝50が形成された絶縁層30上に、溝60が形成された絶縁層80を貼り合わせることにより接合する。このとき、溝50と溝60と同位置になるようにオーバーラップするように位置合わせがされた後、接合される。以下の工程は、第1の実施形態と同様に行われる。[効果]上記第5の実施形態によれば、第3の実施形態および第4の実施形態と同様の効果を得ることができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"