半導体集積回路のクロック設計方法であって、前記半導体集積回路は、第1クロックが供給される第1素子群と、前記第1クロックと異なる第2クロックが供給される第2素子群とを備え、前記クロック設計方法は、前記第1クロックに関するクロックツリーシンセシスを実施することによって、第1クロックツリー構造を作成するステップと、前記第1クロックツリー構造の少なくとも一部を流用することによって、前記第2素子群に前記第2クロックを供給する第2クロックツリー構造を作成するステップとを含むクロック設計方法。請求項1に記載のクロック設計方法であって、前記第1クロックツリー構造を作成するステップは、前記第1素子群の位置情報を用いてクロックツリーシンセシスを実施し、前記第1クロックのルートバッファから前記第1素子群へのクロックツリー構造を前記第1クロックツリー構造として作成するステップを含むクロック設計方法。請求項2に記載のクロック設計方法であって、前記第2クロックツリー構造を作成するステップは、前記第1クロックツリー構造のうち前記ルートバッファから最終段バッファまでの構造をコピーするステップと、前記コピーされた構造の前記最終段バッファと前記第2素子群との間を配線でつなぐステップと、前記第2素子群への前記第2クロックの供給に不要な部分を前記コピーされた構造から削除することによって、前記第2クロックツリー構造を作成するステップとを含むクロック設計方法。請求項1に記載のクロック設計方法であって、前記第1クロックツリー構造を作成するステップは、前記第1素子群の分布を反映した複数の代表点を決定するステップと、前記複数の代表点の位置情報を用いてクロックツリーシンセシスを実施し、前記第1クロックのルートバッファから前記複数の代表点へのクロックツリー構造を前記第1クロックツリー構造として作成するステップとを含むクロック設計方法。請求項4に記載のクロック設計方法であって、前記第2クロックツリー構造を作成するステップは、前記第1クロックツリー構造の末端と前記第2素子群との間を配線でつなぐステップと、前記第2素子群への前記第2クロックの供給に不要な部分を前記第1クロックツリー構造から削除することによって、前記第2クロックツリー構造を作成するステップとを含むクロック設計方法。請求項1乃至5のいずれか一項に記載のクロック設計方法であって、前記第1素子群を包含する最小矩形領域の面積は、前記第2素子群を包含する最小矩形領域の面積よりも大きいクロック設計方法。請求項1乃至6のいずれか一項に記載のクロック設計方法をコンピュータに実行させるクロック設計プログラム。本願発明者は、次の点に初めて着目した。同一半導体集積回路内で使用される遅延の異なる2種類のクロックを考える。遅延が比較的大きい方が第1クロックであり、遅延が比較的小さい方が第2クロックであるとする。この場合、CTSにおいて、第1クロックと第2クロックの間で遅延を合わせることが望ましい。市販の自動レイアウトツールの場合、第2クロックの遅延を増加させて第1クロックの遅延に合わせるために、第2クロックの方のクロックツリー構造に多数のバッファが挿入される。場合によっては、第2クロックのクロックツリー構造に挿入されるバッファ段数は100以上にもなる。ここで、各クロックツリー構造に関して、セル遅延と配線遅延の比率αというパラメータを考える。第2クロックのクロックツリー構造に多数のバッファが挿入されると、第2クロックに関する比率αが大きく変動する。このことは、第1クロックと第2クロックとの間の比率αの差が大きくなることを意味する。比率αが大きく異なる第1クロックと第2クロックとの間でデータ転送がある場合、静的タイミング解析STA:StaticTimingAnalysisにおける検証コーナーを増やす必要がある。STAにおける検証コーナーの増加は、設計コストの増加、チップ面積の増加、性能の低下を引き起こす。以下に、[発明を実施するための形態]で使用される番号符号を用いて、[課題を解決するための手段]を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の1つの観点において、半導体集積回路のクロック設計方法が提供される。半導体集積回路は、第1クロックCLK1が供給される第1素子群11と、第1クロックCLK1と異なる第2クロックCLK2が供給される第2素子群21と、を備える。クロック設計方法は、第1クロックCLK1に関するクロックツリーシンセシスを実施することによって、第1クロックツリー構造10を作成するステップと、第1クロックツリー構造10の少なくとも一部を流用することによって、第2素子群21に第2クロックCLK2を供給する第2クロックツリー構造20を作成するステップと、を含む。本発明の他の観点において、上記のクロック設計方法をコンピュータに実行させるクロック設計プログラムPROGが提供される。本発明のクロック設計技術によれば、異なる2種類のクロック間の比率αの差が抑制される。その結果、STAにおける検証コーナーの増加が防止される。添付図面を参照して、本発明の実施の形態を説明する。1.概要本発明の実施の形態では、同一の半導体集積回路半導体チップ内で複数種類の異なるクロックが使用される。ここでは、2種類の異なるクロック、第1クロックCLK1と第2クロックCLK2を考える。第1クロックCLK1は、半導体集積回路の第1素子群典型的にはフリップフロップに供給される。第2クロックCLK2は、半導体集積回路の第2素子群典型的にはフリップフロップに供給される。図1は、第1クロックCLK1と第2クロックCLK2の関係の一例を示す概念図である。第1クロック領域REC1は、第1クロックCLK1が供給される領域であり、第1素子群を包含する最小の矩形領域として定義される。同様に、第2クロック領域REC2は、第2クロックCLK2が供給される領域であり、第2素子群を包含する最小の矩形領域として定義される。本実施の形態によれば、第1クロック領域REC1の面積は、第2クロック領域REC2の面積よりも大きい。このことは、典型的には、半導体チップ中の第1素子の数が第2素子の数よりも多く、第1素子群の駆動負荷が第2素子群の駆動負荷よりも重いことを意味する。従って、何の調整も行われなければ、第1クロックCLK1の遅延は第2クロックCLK2の遅延よりも大きくなる傾向にある。図1に示される例では、第2クロック領域REC2は、第1クロック領域REC1に完全に包含されている。例えば、第1クロックCLK1は、半導体チップ全体に行き渡るシステムクロックであり、第2クロックCLK2は、メモリ動作等の特殊な用途に使用されるローカルクロックである。図2を参照して、本実施の形態に係るクロック設計方法の概要を説明する。ステップS10:まず、第1クロック領域REC1の第1クロックCLK1に関してクロックツリーシンセシスCTSが実施される。これにより、第1クロックCLK1に関連する第1クロックツリー構造10が作成される。ステップS20:続いて、第2クロック領域REC2の第2素子群に第2クロックCLK2を供給するための第2クロックツリー構造20が作成される。ここで、第2クロックツリー構造20を作成するために、第2素子群に対するCTSは実施されない。その代わりに、上記ステップS10で得られた第1クロックツリー構造10と同じ構造の少なくとも一部が、第2クロックツリー構造20として用いられる。具体的には、図2に示されるように、第1クロックツリー構造10と同じ構造のうち第2クロック領域REC2へのクロック供給に必要な部分が、第2クロックツリー構造20として採用される。このように、本実施の形態によれば、第1クロックツリー構造10の少なくとも一部を流用することにより、第2クロックツリー構造20が作成される。従って、各クロックツリー構造に関してセル遅延と配線遅延の比率αというパラメータを考えたとき、第1クロックCLK1と第2クロックCLK2との間の比率αの差が抑制される。その結果、第1クロックCLK1と第2クロックCLK2との間でデータ転送がある場合にSTAにおける検証コーナーが増加する、という問題が解消される。STAにおける検証コーナーの増加が防止されるため、設計コストの増加、チップ面積の増加、性能の低下といった問題も防止される。更に、第1クロックツリー構造10が第2クロックツリー構造20に流用されるため、結果的に、第1クロックCLK1の遅延と第2クロックCLK2の遅延がほぼ一致することになる。すなわち、本実施の形態によれば、異なる2種類のクロック間で、比率αの差を抑制しながら遅延も合わすことが可能となる。尚、図1の例では、第2クロック領域REC2が第1クロック領域REC1に完全に包含されているが、図3に示されるように、第1クロック領域REC1と第2クロック領域REC2が部分的にオーバーラップしていてもよい。第1クロックツリー構造10の一部を第2クロックツリー構造20に流用可能で有る限り、本発明を適用することができる。以下、本発明の実施の形態を更に詳しく説明する。2.第1の実施の形態図4は、本発明の第1の実施の形態に係るクロック設計方法を示すフローチャートである。図5は、クロック設計対象の半導体チップの一例を概念的に示している。その半導体チップは、第1クロックCLK1が供給される第1素子群11と、第2クロックCLK2が供給される第2素子群21を備えている。図5に示される半導体チップの例を用いて、第1の実施の形態に係るクロック設計方法を説明する。ステップS10:第1の実施の形態では、ステップS10は、次のステップS11を含んでいる。ステップS11:第1素子群11の位置情報を参照することにより、第1素子群11に対するCTSが実施される。その結果、図6に示されるように、第1クロックCLK1のルートバッファから第1素子群11末端へのクロックツリー構造が作成される。このクロックツリー構造が、第1クロックツリー構造10として用いられる。ステップS20:第1の実施の形態では、ステップS20は、次のステップS21~S23を含んでいる。ステップS21:図6で示される第1クロックツリー構造10のうち、第1クロックCLK1のルートバッファから最終段バッファ12までの構造がコピーされる。コピーされた構造は、以下、コピークロックツリー構造10’と参照される。図7に示されるように、コピークロックツリー構造10’がチップ領域に配置される。この時、コピークロックツリー構造10’は、第1クロックツリー構造10から少しずらして配置される。コピークロックツリー構造10’は、第1クロックツリー構造10の最終段バッファ12に相当する最終段バッファ12’を有している。ステップS22:第2クロックCLK2に関連する第2素子群21の近傍には、上記のコピークロックツリー構造10’の最終段バッファ12’が存在している。図8に示されるように、コピークロックツリー構造10’の最終段バッファ12’と第2素子群21との間が配線25で接続される。ステップS23:最後に、図9に示されるように、第2素子群21への第2クロックCLK2の供給に不要な部分枝が、コピークロックツリー構造10’から削除される。削除の結果残った構造が、第2クロックツリー構造20として用いられる。このように、第1クロックツリー構造10の一部を流用することにより、第2クロックツリー構造20が作成される。3.第2の実施の形態図10は、本発明の第2の実施の形態に係るクロック設計方法を示すフローチャートである。既出の図5に示される半導体チップの例を用いて、第2の実施の形態に係るクロック設計方法を説明する。ステップS10:第2の実施の形態では、ステップS10は、次のステップS12、S13を含んでいる。ステップS12:第2の実施の形態では、第1クロックツリー構造10の作成にあたり、第1素子群11そのものに対するCTSは実施されない。その代わりに、図11に示されるような、第1素子群11の分布を反映した複数の代表点15が用いられる。そのため、ステップS12では、第1素子群11の位置情報等を参照することにより、第1素子群11の分布を反映した複数の代表点15が決定される。例えば図11に示されるように、第1クロック領域REC1が、マトリックス状の複数の分割領域DIVに分割される。そして、各分割領域DIV毎に代表点15が決定される。例えば、各分割領域DIVに含まれる第1素子11の平均位置が、代表点15として用いられる。あるいは、単純に、各分割領域DIVの中心位置が、代表点15として用いられてもよい。ステップS13:上記ステップS12で得られた複数の代表点15の位置情報を参照することにより、複数の代表点15に対するCTSが実施される。その結果、図12に示されるように、第1クロックCLK1のルートバッファから複数の代表点15末端へのクロックツリー構造が作成される。このクロックツリー構造が、第1クロックツリー構造10として用いられる。ステップS20:第2の実施の形態では、ステップS20は、次のステップS24、S25を含んでいる。ステップS24:第2クロックCLK2に関連する第2素子群21の近傍には、上記の第1クロックツリー構造10の末端代表点15が存在している。図13に示されるように、第1クロックツリー構造10の末端代表点15と第2素子群21との間が配線25で接続される。ステップS25:最後に、図14に示されるように、第2素子群21への第2クロックCLK2の供給に不要な部分枝が、第1クロックツリー構造10から削除される。削除の結果残った構造が、第2クロックツリー構造20として用いられる。このように、第1クロックツリー構造10の一部を流用することにより、第2クロックツリー構造20が作成される。尚、第2の実施の形態では、第1素子群11に第1クロックCLK1を供給するためのクロックツリー構造は、CTSにより別途作成される。4.クロック設計システム以上に説明された本実施の形態に係るクロック設計処理は、コンピュータシステムクロック設計システムにより実現され得る。図15は、本実施の形態に係るクロック設計処理を実行するクロック設計システム100の構成例を示すブロック図である。クロック設計システム100は、処理装置101と記憶装置102を備えている。処理装置101は、CPUを含む。記憶装置102は、RAMやHDDを含む。記憶装置102には、位置情報LOC、第1クロックツリー構造情報CT1、第2クロックツリー構造情報CT2、等が格納される。位置情報LOCは、半導体チップ内の第1素子群11、第2素子群12、代表点15の位置図5、図11参照を示す情報である。第1クロックツリー構造情報CT1は、上記ステップS10で作成される第1クロックツリー構造10の情報である。第2クロックツリー構造情報CT2は、上記ステップS20で作成される第2クロックツリー構造20の情報である。また、記憶装置102は、クロック設計プログラムPROGが格納される。クロック設計プログラムPROGは、本実施の形態に係るクロック設計処理をコンピュータ処理装置101に実行させるコンピュータプログラムである。クロック設計プログラムPROGは、コンピュータ読み取り可能な記録媒体に記録されていてもよい。処理装置101は、第1クロックツリー構造作成部110、第2クロックツリー構造作成部120といった機能ブロックを備えている。これら機能ブロックは、処理装置101がクロック設計プログラムPROGを実行することにより実現される。各機能ブロックは、記憶装置102から必要なデータを読み出し、所定のデータ処理を実行し、作成したデータを記憶装置102に格納する。具体的には、第1クロックツリー構造作成部110は、上記のステップS10を実行する。つまり、第1クロックツリー構造作成部110は、位置情報LOCを参照して第1クロックツリー構造10を作成し、第1クロックツリー構造情報CT1を作成する。また、第2クロックツリー構造作成部120は、上記のステップS20を実行する。つまり、第2クロックツリー構造作成部120は、位置情報LOC及び第1クロックツリー構造情報CT1を参照して第2クロックツリー構造20を作成し、第2クロックツリー構造情報CT2を作成する。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。