"2つの半導体基板を備え、第1半導体基板には、複数の受光素子および電圧発生回路が形成され、第2半導体基板には、前記電圧発生回路からの入力電圧を増幅して第1半導体基板に印加する基板電圧バッファ回路の一部を構成する基板電圧バッファ回路主要部が形成されていることを特徴とする撮像装置。前記基板電圧バッファ回路主要部は、基板電圧バッファ回路に含まれる能動素子であることを特徴とする請求項1記載の撮像装置。前記複数の受光素子で発生する信号電荷を輝度信号に変換して出力し且つ最後段がソースフォロア回路で構成されてなる出力回路を有する固体撮像素子と、前記出力回路から出力される前記輝度信号を増幅して出力する信号電圧バッファ回路とを備え、前記第2半導体基板は、更に、前記ソースフォロア回路の一部を構成する電流源回路主要部と、前記信号電圧バッファ回路の一部を構成する信号電圧バッファ回路主要部とが形成されてなることを特徴とする請求項1または請求項2記載の撮像装置。前記電流源回路主要部は、前記電流源回路に含まれる能動素子であり、前記信号電圧バッファ回路主要部は、前記信号電圧バッファ回路に含まれる能動素子であることを特徴とする請求項3に記載の撮像装置。前記基板電圧バッファ回路は、NPNトランジスタを含んで構成されたエミッタホロア回路であり、前記NPNトランジスタのベースは、前記電圧発生回路の出力端に接続されてなることを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。前記基板電圧バッファ回路は、PNPトランジスタを含んで構成されたエミッタホロア回路であり、前記PNPトランジスタのベースは、前記電圧発生回路の出力端に接続されてなることを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。前記基板電圧バッファ回路は、NPNトランジスタとPNPトランジスタとを含んで構成されたプッシュプル回路であり、前記プッシュプル回路のベースは、前記電圧発生回路の出力端に接続されてなることを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。前記基板電圧バッファ回路は、FETを含んで構成されたソースフォロア回路であり、前記ソースフォロア回路のゲートは、前記基板電圧発生回路の出力端に接続されてなることを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。前記基板電圧バッファ回路の出力電圧を制御するための制御電圧を出力する電圧制御回路を備え、前記基板電圧バッファ回路は、直列に接続されてなる第1FETおよび第2FETから構成され、前記第1FETのゲートは、前記電圧発生回路の出力端に接続され、前記第2FETのゲートは、前記電圧制御回路の出力端に接続され、前記第1FETおよび前記第2FETの接続点に発生する電圧を出力することを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。前記受光素子の信号電荷を転送する垂直転送駆動パルス回路を備え、前記第2半導体基板は、更に、前記垂直転送駆動パルス回路が形成されてなることを特徴とする請求項1乃至9のいずれか1項に記載の撮像装置。前記受光素子で発生する信号電荷をアナログデジタル変換するADコンバータを備え、前記第2半導体基板は、更に、前記ADコンバータが形成されてなることを特徴とする請求項1乃至10のいずれか1項に記載の撮像装置。前記第2半導体基板は、前記第1半導体基板における複数の受光素子が形成された領域の周辺領域に設けられた端子を介して電気的に接続されてなることを特徴とする請求項1乃至11のいずれか1項に記載の撮像装置。前記第1半導体基板における前記受光素子が形成された面側と、前記第2半導体基板における前記基板電圧バッファ回路が形成される面側とが、互いに対向することを特徴とする請求項13記載の固体撮像装置。前記第1半導体基板と前記第2半導体基板とを収納するパッケージを備え、前記第1半導体基板と前記第2半導体基板とは、前記パッケージ内で互いに電気的に接続されてなることを特徴とする請求項1乃至13のいずれか1項に記載の撮像装置。前記基板電圧バッファ回路主要部を構成する能動素子は、定格電流が1mA以上且つ20mA以下であることを特徴とする請求項1乃至14のいずれか1項に記載の撮像装置。前記第1半導体基板は、厚みが500μm未満であることを特徴とする請求項1乃至15のいずれか1項に記載の撮像装置。前記電圧発生回路と前記基板電圧バッファ回路とは、互いに異なる電源から電力供給を受けることを特徴とする請求項1乃至16のいずれか1項に記載の固体撮像装置。しかしながら、特許文献1に記載された技術では、ドレイン領域近傍におけるホットキャリアの発生を抑制することはできるが十分ではない。また、特許文献2に記載された技術では、溝の深さが受光素子の最深部と同程度かそれより若干深い程度である。従って、外部出力回路のトランジスタで発生したホットキャリアの一部が、半導体基板の裏面近傍を通って受光素子が形成された領域へ移動するのを防止することができない。本発明は、上記事由に鑑みてなされたものであり、画像品質の向上を図ることができる撮像装置を提供することを目的とする。上記課題を解決するために、本発明に係る撮像装置は、2つの半導体基板を備え、第1半導体基板には、複数の受光素子および電圧発生回路が形成され、第2半導体基板には、前記電圧発生回路からの入力電圧を増幅して第1半導体基板に印加する基板電圧バッファ回路の一部を構成する基板電圧バッファ回路主要部が形成されている。本構成によれば、固体撮像素子が形成された第1半導体基板とは別体の第2半導体基板に基板電圧バッファ回路主要部を形成することにより、基板電圧バッファ回路主要部で発生するホットキャリアが固体撮像素子が有する受光素子に侵入するのを防止するので、ホットキャリアによる長時間露光時の画面端部の白浮きによる画質劣化を抑制することができ、画像品質の向上を図ることができる。また、本発明に係る撮像装置は、上記基板電圧バッファ回路主要部が、上記基板電圧バッファ回路に含まれる能動素子であってもよい。また、本発明に係る撮像装置は、上記複数の受光素子で発生する信号電荷を輝度信号に変換して出力し且つ最後段がソースフォロア回路で構成されてなる出力回路を有する固体撮像素子と、出力回路から出力される輝度信号を増幅して出力する信号電圧バッファ回路とを備え、上記第2半導体基板が、更に、ソースフォロア回路の一部を構成する電流源回路主要部と、上記信号電圧バッファ回路の一部を構成する信号電圧バッファ回路主要部とが形成されてなるものであってもよい。また、本発明に係る撮像装置は、上記電流源回路主要部が、上記電流源回路に含まれる能動素子であり、上記信号電圧バッファ回路主要部が、上記信号電圧バッファ回路に含まれる能動素子であってもよい。また、本発明に係る撮像装置は、上記基板電圧バッファ回路が、NPNトランジスタを含んで構成されたエミッタホロア回路であり、NPNトランジスタのベースが、上記電圧発生回路の出力端に接続されてなるものであってもよい。本構成によれば、基板電圧バッファ回路の出力電圧の立下り特性を向上させることができるので、露光時間が短くても感度の向上を図ることができる。また、本発明に係る撮像装置は、上記基板電圧バッファ回路が、PNPトランジスタを含んで構成されたエミッタホロア回路であり、PNPトランジスタのベースが、上記電圧発生回路の出力端に接続されてなるものであってもよい。また、本発明に係る撮像装置は、上記基板電圧バッファ回路が、NPNトランジスタとPNPトランジスタとを含んで構成されたプッシュプル回路であり、プッシュプル回路のベースが、上記電圧発生回路の出力端に接続されてなるものであってもよい。本構成によれば、基板電圧バッファ回路の出力電圧の立下り特性および立下り特性の両方を向上させることができるので、露光時間が短くても感度の向上を図ることができる。また、本発明に係る撮像装置は、上記基板電圧バッファ回路が、FETを含んで構成されたソースフォロア回路であり、ソースフォロア回路のゲートが、上記基板電圧発生回路の出力端に接続されてなるものであってもよい。本構成によれば、基板電圧バッファ回路の回路面積を縮小することができるので、第2半導体基板の面積を小さくすることができるから、撮像装置全体の小型化を図ることができる。また、本発明に係る撮像装置は、上記基板電圧バッファ回路の出力電圧を制御するための制御電圧を出力する電圧制御回路を備え、基板電圧バッファ回路は、直列に接続されなる第1FETおよび第2FETから構成され、第1FETのゲートは、上記電圧発生回路の出力端に接続され、第2FETのゲートは、電圧制御回路の出力端に接続されてなり、第1FETおよび第2FETの接続点に発生する電圧を出力するものであってもよい。また、本発明に係る撮像装置は、上記固体撮像素子が、更に、上記受光素子で発生する信号電荷を転送する垂直CCDを備え、上記垂直CCDを駆動させる垂直転送駆動パルス回路を備え、上記第2半導体基板が、更に、垂直転送駆動パルス回路が形成されてなるものであってもよい。また、本発明に係る撮像装置は、上記受光素子で発生する信号電荷をアナログデジタル変換するADコンバータを備え、上記第2半導体基板が、更に、ADコンバータが形成されてなるものであってもよい。また、本発明に係る撮像装置は、上記第2半導体基板が、上記第1半導体基板における複数の受光素子が形成された領域の周辺領域に設けられた端子を介して電気的に接続されてなるものであってもよい。また、本発明に係る撮像装置は、上記第1半導体基板における上記受光素子が形成された面側と、上記第2半導体基板における上記基板電圧バッファ回路が形成される面側とが、互いに対向するものであってもよい。本構成によれば、第2半導体基板における基板電圧バッファ回路が形成される面側とは反対側の面に光が照射されるので、強い光が照射された場合でも基板電圧バッファ回路に含まれるトランジスタが、光ラッチアップすることを防止できる。また、本発明に係る撮像装置は、上記第1半導体基板と上記第2半導体基板とを収納するパッケージを備え、第1半導体基板と第2半導体基板とが、パッケージ内で互いに電気的に接続されてなるものであってもよい。また、本発明に係る撮像装置は、上記基板電圧バッファ回路主要部を構成する能動素子の定格電流が、1mA以上且つ20mA以下であってもよい。また、本発明に係る撮像装置は、上記第2半導体基板の厚みが、500μm未満であってもよい。また、本発明に係る撮像装置は、上記電圧発生回路と上記基板電圧バッファ回路とが、互いに異なる電源から電力供給を受けるものであってもよい。<実施の形態1>本実施の形態に係るCCD型イメージセンサを用いた撮像装置の概略構成を図1に示す。撮像装置は、ビデオカメラやデジタルスチルカメラなどの撮像機器に内蔵されており、レンズにより結像された被写体像を光電変換して画像情報を出力する。図1に示すように、この撮像装置は、固体撮像素子1と、外部出力用デバイス2と、信号処理部3と、駆動部4と、電圧発生回路10と、基板電圧バッファ回路11と、基板電圧のクランプ動作を兼ねた保護回路40を備える。そして、固体撮像素子1および電圧発生回路10が、固体撮像素子用基板第1半導体基板100に形成され、外部出力用デバイス2および基板電圧バッファ回路11が、固体撮像素子用基板100と別体の外部出力用デバイス基板第2半導体基板200に形成されている。また、信号処理部3と駆動部4とは、固体撮像素子用基板100および外部出力用デバイス基板200とは別体の他の半導体基板に設けられている。さらに、固体撮像素子用基板100および外部出力用デバイス基板200は、1つのICパッケージ図示せずに収納されている。また、各基板は、ICパッケージの小型化等を考慮して厚さ500μm以下となっている。<1>回路構成<1-1>固体撮像素子固体撮像素子1は、マトリクス状に配列されてなる複数のフォトダイオード光電変換部1aと、複数のフォトダイオード1aで構成され且つ隣接する2つの列の間に設けられた垂直CCD1bと、複数の垂直CCD1bに共通に接続された水平CCD1cとを備える。この固体撮像素子1では、まず、レンズ図示せずにより結像された被写体像がフォトダイオード1aに投射されると、各フォトダイオード1aで発生する信号電荷が垂直CCD1bに移送される図1の矢印A1参照。その後、垂直CCD1bに移送された信号電荷は、駆動部4の垂直転送駆動パルス回路52から垂直CCD1bに入力される高電圧パルスに基づいて、水平ブランキング期間内に順次垂直方向に移送され図1の矢印A2参照水平CCD1cに到達する。そして、水平CCD1cまで到達した信号電荷は、駆動部4から水平CCD1cに入力される2相クロックパルスφH1,φH2に基づいて、水平ブランキング期間後の水平走査期間内に順次水平方向に移送され図1の矢印A3参照出力部1dに到達する。<1-2>外部出力用デバイス外部出力用デバイス2は、固体撮像素子1からの出力をインピーダンス変換して信号処理部3に出力する。この外部出力用デバイス2は、1つの水平CCD1cに対して1つ必要となる。図2に示すように、外部出力用デバイス2は、電流源回路2aと、信号電圧バッファ回路2bとから構成される。電流源回路2aは、抵抗R7,R8,R9,R11,R13と、トランジスタQ10,Q12とから構成される。抵抗R7,R8,R9は、電源線VDDと接地電位との間に直列に接続され、抵抗R7,R8の間の接続点と接地電位との間の電圧を出力する抵抗分割回路を構成する。そして、抵抗R8,R9の接続点には、外部電流設定端子T2が接続されており、例えば、この外部電流設定端子T2を適宜の大きさの抵抗図示せずを介して接地電位に接続することにより抵抗R7に流れる電流値を設定することができる。トランジスタQ10は、NPNトランジスタにより構成され、コレクタが電源線VDDに接続され且つエミッタが抵抗R11を介して接地電位に接続されるとともに、ベースが抵抗R7,R8の接続点に接続されてなる。このトランジスタQ10は、トランジスタQ12のベース-コレクタ間の寄生容量によって生じる出力特性の劣化を抑制するために抵抗分割回路の出力インピーダンスを下げる役割を担う。トランジスタQ12は、NPNトランジスタにより構成され、コレクタが外部出力用デバイス基板200に設けられた入力端子T1に接続され且つエミッタが抵抗13を介して接地電位に接続されるとともに、ベースがトランジスタQ10のエミッタと抵抗11との間の接続点に接続されてなる。ここで、入力端子T1は、固体撮像素子1の出力部1dに接続されており、入力端子T1には出力部1dから出力される輝度信号が入力される。ここで、トランジスタQ10,Q12が、電流源回路主要部に相当する。信号電圧バッファ回路2bは、抵抗R15とトランジスタQ14とから構成されいわゆるエミッタフォロア回路となっており、入力端子T1から入力される信号をインピーダンス変換してなる信号を輝度信号として出力端子T3に出力する。ここで、出力端子T3は、信号処理部3に接続されており、輝度信号が出力端子T2から信号処理部3に出力される。トランジスタQ14は、NPNトランジスタにより構成され、コレクタが電源線VDDに接続され且つエミッタが抵抗R15を介して接地電位に接続されるとともに、ベースに入力端子T1が接続されている。このトランジスタQ14が、信号電圧バッファ回路主要部に相当する。この電流源回路2aは、固体撮像素子1の出力部1dの最終段の回路と合わせてソースフォロア回路を構成する。ここで、トランジスタQ10は、トランジスタQ12のベース電圧が信号周波数に依存して変動するのを抑制し上記ソースフォロア回路の出力ゲインを向上させるためのものである。<1-3>信号処理部信号処理部3は、駆動部4に駆動指示信号を入力するとともに、外部出力用デバイス2から出力される輝度信号を処理して画像情報信号に変換して外部へ出力する。<1-4>駆動部駆動部4は、4相の転送クロックパルスφV1乃至φV4と2相の水平転送クロックパルスH1,H2とを出力するタイミング発生回路8と、垂直CCD1bにおける電荷転送に必要な高電圧パルスを出力する垂直転送駆動パルス回路52とを備えており、信号処理部3から入力される駆動指示信号に基づいて固体撮像素子1を駆動する。垂直転送駆動パルス回路52は、Vドライバ基板50に形成されており、複数のPチャネル型MOSFETQ55とNチャネル型MOSFETQ56とから構成されたCMOSインバータ回路からなる。そして、垂直転送駆動パルス回路52は、タイミング発生回路8から転送クロックパルスφV1乃至φV4が入力されると、垂直CCD1b内における電荷伝送に必要な高電圧パルスを出力する。例えば、タイミング発生回路8から入力される転送クロックパルスφV1乃至φV4が、3.3Vと0Vの2値パルスであるのに対して、Vドライバー50から出力される高電圧パルスは、-6Vと0Vの2値パルスとなるようにすればよい。或いは、Vドライバー50から出力される高電圧パルスが、13Vと0Vと-6Vの3値パルスとなるようにしてもよい。<1-5>電圧発生回路電圧発生回路10は、図3に示すように、6つの抵抗R1乃至R6抵抗を直列に接続してなる抵抗分割回路により構成され、抵抗分割回路の一端側が電源線VDDに接続され他端側が電流源Jを介して接地電位に接続されている。この電圧発生回路10は、電源線VDDの電圧よりも抵抗分割回路による電圧降下分だけ低い電圧を出力する。また、6つの抵抗R1乃至R6の接続点それぞれにパッドP1乃至P5が接続されている。また、抵抗R1乃至R6の接続点のうち1つの抵抗を挟んで隣接する接続点同士が、ヒューズFにより接続されている。このヒューズFは、隣接するパッドP1乃至P5間に電圧を印加すると切断される。そして、ヒューズFを選択的に切断することにより、電圧発生回路10から出力される電圧を選択することができる。これにより、電圧発生回路10の出力電圧をチップ個々の製造ばらつきを考慮して最適な電圧に設定することが可能となる。また、電圧発生回路10の出力電圧は、固体撮像素子1が有する受光素子1aに光を照射したときの特性に基づいて調整する必要がある。一方、固体撮像素子1が有する受光素子1aに光を照射する検査工程において、電圧発生回路10が有するヒューズFを選択的に切断することにより電圧発生回路10の出力電圧を設定するヒューズトリミングことができれば、その分、製造工程を削減することができ、製造コストの削減を図ることができる。そこで、本実施の形態では、電圧発生回路10を固体撮像素子用基板100に形成することにより、検査工程でのヒューズトリミングを可能としている。<1-6>基板電圧バッファ回路基板電圧バッファ回路11は、図2に示すように、トランジスタQ16と、抵抗R17から構成されるいわゆるエミッタフォロア回路となっており、入力端子T4から入力される信号をインピーダンス変換して出力端子T5に出力する。ここで、トランジスタQ16は、NPNトランジスタから構成され、コレクタが電源線VDDに接続されるとともに、エミッタが抵抗R17に接続され、ベースに入力端子T4が接続されている。このトランジスタQ16が、基板電圧バッファ回路主要部に相当する。また、トランジスタQ16と抵抗R17との接続点が、出力端子T5に接続されている。ここで、入力端子T4は、電圧発生回路10に接続されており、電圧発生回路10からの出力電圧が入力端子T4に入力される。<1-7>保護回路保護回路40は、固体撮像素子用基板100側から基板電圧バッファ回路11に電流が流れるのを阻止して基板電圧バッファ回路11を保護するためのものである。ここで、保護回路40は、第1半導体基板と接地電位との間に介挿された抵抗R40と、カソードが第1半導体基板と抵抗R40の接続点に接続されるとともにアノードが基板電圧バッファ回路11の出力端子T5に接続されてなるダイオードD40とから構成される。<2>構造また、本実施の形態に係る撮像装置は、図4に示すように、固体撮像素子1および保護回路40が形成された固体撮像素子用基板100と、基板電圧バッファ回路11が形成された外部出力用デバイス基板200とが、配線パッド101,201およびバンプ300を介して電気的に接続されている。ここで、配線パッド101は、固体撮像素子用基板100における固体撮像素子1が形成される面側に設けられており、配線パッド201は、外部出力用デバイス基板200における基板電圧バッファ回路11が形成される面側に設けられている。そして、固体撮像素子用基板100における固体撮像素子1が形成された面側と外部出力用デバイス基板200における基板電圧バッファ回路11が形成された面側とを互いに対向させた状態で、バンプ300により接合されている。<3>まとめ結局、本実施の形態に係る撮像装置は、固体撮像素子1が形成された固体撮像素子用基板100とは別体の外部出力用デバイス基板200に基板電圧バッファ回路主要部であるトランジスタQ16を形成することにより、トランジスタQ16で発生するホットキャリアが固体撮像素子1が有する受光素子1aに侵入するのを防止するので、ホットキャリアによる長時間露光時の画面端部の白浮きによる画質劣化の発生を抑制することができ、画像品質の向上を図ることができる。また、基板電圧バッファ回路11と、電流源回路および信号電圧バッファ回路とを1個のパッケージ内に形成するので、固体撮像素子1のフォトダイオードから基板で電荷を掃き捨てる電子シャッターパルスの駆動波形の鈍りを低減することができる。更に、電流源回路2aおよび信号電圧バッファ回路2bが、外部出力用デバイス基板200に形成されているので、電流源回路2aと信号電圧バッファ回路2bとの間の配線長を短くすることができるから、配線間の浮遊容量の低減によるS/N比向上を図ることができる。また、固体撮像素子用基板100における固体撮像素子1が形成された面側と外部出力用デバイス基板200における基板電圧バッファ回路11が形成された面側とを互いに対向させた状態で接合されている。これにより、固体撮像素子用基板100の固体撮像素子1に向けて強い光図4の矢印参照を照射した場合でも、外部出力用デバイス基板200における基板電圧バッファ回路11が形成される面側とは反対側の面に光が照射されるので、基板電圧バッファ回路11に含まれるトランジスタQ16が、光ラッチアップすることを防止できる。<実施の形態2>本実施の形態に係る撮像装置は、図5に示すように、基板電圧バッファ回路21の構成が実施の形態1とは相違する。実施の形態1と同様の構成については同一の符号を付して適宜説明を省略する。基板電圧バッファ回路21は、トランジスタQ26と、抵抗R27から構成されるいわゆるエミッタフォロア回路となっており、入力端子T4から入力される信号をインピーダンス変換して出力端子T5に出力する。ここで、トランジスタQ26は、PNPトランジスタから構成され、エミッタが抵抗R27を介して電源線VDDに接続されるとともに、コレクタが接地電位に接続され、ベースが入力端子T4に接続されている。そして、トランジスタQ26と抵抗R27との接続点が、出力端子T5に接続されている。入力端子T4は、電圧発生回路10の出力端に接続されている。このトランジスタQ26が、基板電圧バッファ回路主要部に相当する。本実施の形態では、基板電圧バッファ回路21に含まれるトランジスタQ26がPNPトランジスタにより構成されているので、トランジスタQ26がNPNトランジスタにより構成されている場合に比べて、基板電圧バッファ回路21の出力電圧の立ち下がり時間を短縮することができる。これにより、固体撮像素子1のフォトダイオード1aの縦型オーバーフローバリアの応答速度を速くすることができるので、過剰な信号電荷の掃き捨て時間を短縮することができる。そして、短露光時間の撮影条件における感度特性が向上するので、例えば、カメラの連写速度の向上が実現できる。<実施の形態3>本実施の形態に係る撮像装置は、図6に示すように、基板電圧バッファ回路31の構成が実施の形態1とは相違する。図2と同様の構成については同一の符号を付して適宜説明を省略する。基板電圧バッファ回路31は、2つのトランジスタQ36,Q37とから構成されるいわゆるプッシュプル回路となっており、入力端子T4から入力される信号をインピーダンス変換して出力端子T5に出力する。ここで、トランジスタQ37は、PNPトランジスタから構成され、ベースに入力端子T4に接続され且つコレクタが電源線VDDに接続されるとともに、エミッタがトランジスタQ36のエミッタに接続されている。また、トランジスタQ36は、ベースに入力端子T4が接続され且つコレクタが接地電位に接続されるとともに、エミッタがトランジスタQ37のエミッタに接続されている。また、入力端子T4は、電圧発生回路10の出力端に接続されている。ここで、トランジスタQ36,Q37が、基板電圧バッファ回路主要部に相当する。本実施の形態では、基板電圧バッファ回路31が、プッシュプル回路となっていることにより、基板電圧バッファ回路31の出力電圧の立ち下がり時間を短縮するとともに、立ち上がり時間も短縮することができる。これにより、固体撮像素子1のフォトダイオード1aのオーバーフローバリアの応答時間も短縮できるので、過剰な信号電荷の掃き捨て時間を短縮することができる。そして、短露光時間の撮影条件における感度特性が向上するので、例えば、カメラの連写速度の向上が実現できる。<実施の形態4>本実施の形態に係る撮像装置は、図7に示すように、基板電圧バッファ回路41の構成が実施の形態1とは相違する。図2と同様の構成については同一の符号を付して適宜説明を省略する。基板電圧バッファ回路41は、MOSFETQ46と、抵抗R47とから構成されるいわゆるソースフォロア回路となっており、入力端子T4から入力される信号をインピーダンス変換して出力端子T5に出力する。ここで、MOSFETQ46は、Nチャネル型MOSFETから構成され、ゲートに入力端子T4が接続され且つドレインが電源線VDDに接続されるとともに、ソースが抵抗R47を介して接地電位に接続されてなる。ここで、MOSFETQ46が、基板電圧バッファ回路主要部に相当する。本実施の形態に係る撮像装置では、基板電圧バッファ回路41がMOSFETQ46を用いたソースフォロア回路となっていることにより、MOSFETQ46のゲート-ソース間の電圧降下が小さくすることができ、電圧発生回路10からの出力電圧に対する電圧降下が小さくなるため、実施の形態1および2のような、NPNトランジスタまたはPNPトランジスタを用いたエミッタフォロア回路となっている構成に比べて、基板電圧の可変範囲を広げることができる。<実施の形態5>本実施の形態に係る撮像装置は、図8に示すように、基板電圧バッファ回路51が垂直転送駆動パルス回路52が形成されたVドライバ基板50第2半導体基板に設けられている点が相違する。図1と同様の構成については同一の符号を付して適宜説明を省略する。図8に示すように、Vドライバ基板50には、基板電圧バッファ回路51と垂直転送駆動パルス回路52とが形成されている。垂直転送駆動パルス回路52は、電源線VDDと低電位線VSSとの間に接続されたPチャネル型のMOSFETQ55とNチャネル型のMOSFETQ56とからなる回路を複数接続してなるCMOSインバータ回路で構成されている。基板電圧バッファ部51は、MOSFET53と、抵抗R54とから構成されるソースフォロア回路となっており、入力端子T4から入力される信号をインピーダンス変換して出力端子T5に出力する。ここで、MOSFETQ53は、Nチャネル型MOSFETから構成され、ゲートに入力端子T4が接続され且つドレインが電源線VDDに接続されるとともに、ソースが抵抗R54を介して接地電位に接続されてなる。ここで、MOSFETQ53が、基板電圧バッファ回路主要部に相当する。結局、本実施の形態に係る撮像装置のように、基板電圧バッファ回路51が、外部出力用デバイス基板2に限らず、固体撮像素子1が形成された固体撮像素子用基板100とは別体の半導体基板に形成されていさえすれば、実施の形態1と同様に、ホットキャリアンによる長時間露光時の画面端部の白浮きによる画質劣化を抑制することができ、画像品質の向上を図ることができる。<実施の形態6>本実施の形態に係る撮像装置は、図10に示すように、電圧制御回路12を備える点が実施の形態5に示す構成と相違する。また、図11に示すように、基板電圧バッファ回路61の構成が、実施の形態5に示す構成と相違する。なお、図8および図9に示す構成と同様の構成については同一の符号を付して適宜説明を省略する。電圧制御回路12は、基板電圧バッファ回路61の出力電圧を制御するための制御電圧を出力する。この電圧制御回路12は、第1半導体基板100、Vドライバ基板50および外部出力用デバイス基板200とは別体の電圧制御回路用基板202に設けられている。基板電圧バッファ回路61は、直列に接続されてなる第1MOSFETQ63および第2MOSFETQ64から構成される。ここで、第1MOSFETQ63のゲートは、入力端子T4に接続され、第2MOSFETQ64のゲートは、入力端子T14に接続されており、第1MOSFETQ63および第2MOSFETQ64の接続点に発生する電圧を出力する。第1MOSFETQ63および第2MOSFETQ64が、基板電圧バッファ回路主要部に相当する。また、入力端子T4は、電圧発生回路10の出力端に接続されており、入力端子T14は、電圧制御回路12の出力端に接続されている。本実施の形態に係る撮像装置では、電圧制御回路12により第2MOSFETQ64のゲート電圧を変化させて、第2MOSFETQ64のオン抵抗値を変化させることで、基板電圧バッファ回路41の出力電圧を変化させることができる。従って、固体撮像素子用基板100に印加する電圧の調節が行い易くなるという利点がある。<実施の形態7>本実施の形態に係る撮像装置は、図12に示すように、垂直CCD1b内で移送された信号電荷を各垂直CCD1b毎に電圧信号として出力する出力部1eを有する固体撮像素子1と、垂直CCD1bそれぞれから出力される電圧信号をアナログデジタル変換して出力するためのADコンバータ71とを備える。ここで、ADコンバータ71は、固体撮像素子用基板第1半導体基板100とは別体のADコンバータ用基板第2半導体基板70に設けられている。これは、ADコンバーター71の製造プロセスと、固体撮像素子1の製造プロセスとは、異なる工程が多いため、ADコンバータ71と固体撮像素子1とをそれぞれ別の半導体基板に形成した後に両半導体基板を電気的に接続したほうが、スループットの向上を図ることができるからである。実施の形態1と同様の構成については同一の符号を付して適宜説明を省略する。また、固体撮像素子用基板100およびADコンバータ基板70は、1つのICパッケージ図示せずに収納されている。この固体撮像素子1では、まず、レンズ図示せずにより結像された被写体像がフォトダイオード1aに投射されると、各フォトダイオード1aで発生する信号電荷が垂直CCD1bに移送される。その後、垂直CCD1bに移送された信号電荷は、駆動部4の垂直転送駆動パルス回路52から垂直CCD1bに入力される高電圧パルスに基づいて、順次垂直方向に移送され出力部1eに到達する。そして、出力部1eが、垂直CCD1b毎に信号電荷を信号電圧に変換してADコンバータ71へ出力する。図13に示すように、ADコンバータ71は、入力端子T78から入力される信号電圧と入力端子T75から入力される基準電圧との比較を行う列アンプ72と、列アンプ72から入力される電圧と入力端子T76から入力されるランプ電圧との比較を行う比較器コンバータ73と、入力端子T77から入力されるクロック信号により駆動するカウンタ74とから構成される。そして、ADコンバータ71は、列アンプ72、比較器コンバータ73およびカウンタ74により、出力部1eから出力されたアナログ信号をデジタル信号に変換する。また、ADコンバータ用基板70には、ADコンバータ71とともに、基板電圧バッファ回路80が設けられている。基板電圧バッファ部80は、図13に示すように、MOSFETQ81および抵抗R82から構成されるソースフォロア回路となっている。MOSFETQ81は、Nチャネル型MOSFETから構成され、ゲートに入力端子T4が接続され且つドレインが電源線VDDに接続されるとともに、ソースが抵抗R82を介して接地電位に接続されてなる。入力端子T4は、電圧発生回路10の出力端に接続されている。ここで、MOSFETQ81が、基板電圧バッファ回路主要部に相当する。本実施の形態に係る撮像装置では、垂直CCD1bで移送された信号が、実施の形態1乃至6とは異なり、水平CCD1cを経由せずに出力部1eから出力されるので、水平CCD1cを移送する時間を省略することができる。従って、高速なスチル画像連写や、フルハイビジョンの動画出力やさらに高精細な動画システムを満足する出力速度を得ることができる。<実施の形態8>本実施の形態に係る撮像装置は、図14に示すように、電圧制御回路12を備える点が実施の形態7に示す構成と相違する。また、図15に示すように、基板電圧バッファ回路91の構成が実施の形態7に示す構成と相違する。なお、図12および図13と同様の構成については同一の符号を付して適宜説明を省略する。電圧制御回路12は、基板電圧バッファ回路61の出力電圧を制御するための制御電圧を出力する。この電圧制御回路12は、第1半導体基板200およびADコンバータ基板70とは別体の電圧制御回路用基板202に設けられている。基板電圧バッファ部91は、直列に接続されてなる第1MOSFETQ92および第2MOSFETQ93から構成される。ここで、第1MOSFETQ92のゲートは、入力端子T4に接続され、第2MOSFETQ93のゲートは、入力端子T14に接続されており、第1MOSFETQ92および第2MOSFETQ93の接続点に発生する電圧を出力する。第1MOSFETQ92および第2MOSFETQ93が、基板電圧バッファ回路主要部に相当する。また、入力端子T4は、電圧発生回路10の出力端に接続されており、入力端子T14は、電圧制御回路12の出力端に接続されている。<変形例>1実施の形態1乃至6では、固体撮像素子1が水平CCD1cを1個だけ有する例について説明したが、これに限定されるものではなく、例えば、固体撮像素子1が複数の水平CCDを有するものであってもよい。2実施の形態1乃至4では、基板電圧バッファ回路および外部出力用デバイス2の全ての構成要素を1つの外部出力用デバイス基板200に形成してなる例について説明したが、これに限定されるものではない。例えば、基板電圧バッファ回路に含まれるトランジスタ、電流源回路2aに含まれるトランジスタQ10,Q12および信号電圧バッファ回路2bに含まれるトランジスタQ14だけを第2半導体基板200に形成し、基板電圧バッファ回路11、電流源回路2aおよび信号電圧バッファ回路2bに含まれる他の構成要素を第2半導体基板200とは別体の他の半導体基板に形成してもよい。或いは、基板電圧バッファ回路、電流源回路2aおよび信号電圧バッファ回路2bをそれぞれ別体の半導体基板に形成してもよい。または、基板電圧バッファ回路に含まれるトランジスタ、電流源回路2aに含まれるトランジスタQ10,Q12および信号電圧バッファ回路2bに含まれるトランジスタQ14をそれぞれ別体の半導体基板に形成してもよい。3実施の形態1では、固体撮像素子用基板100と外部出力用デバイス基板200とが同一パッケージに収納されてなる例について説明したが、これに限定されるものではない。例えば、外部出力用デバイス基板200だけを1つのパッケージに収納し、撮像装置の残りの構成要素を別のパッケージに収納するようにしてもよい。4実施の形態1では、配線パッド201が、外部出力用デバイス基板200における基板電圧バッファ回路11が形成された面側に設けられてなる例図4参照について説明したが、これに限定されるものではない。例えば、図16に示すように、配線パッド201が、外部出力用デバイス基板200における基板電圧バッファ回路11が形成される面側とは反対側に設けられ、基板電圧バッファ回路11とビア202を介して電気的に接続されてなるものであってもよい。そして、図16に示すように、固体撮像素子用基板100における固体撮像素子1が形成された面側と外部出力用デバイス基板200における基板電圧バッファ回路11が形成された面側とを絶縁層302を介して互いに対向させた状態で配置され、固体撮像素子用基板100に設けられた配線パッド101と、外部出力用デバイス基板200に設けられた配線パッド201とが、金属ワイヤ301を介して電気的に接続すればよい。あるいは、図17に示すように、固体撮像素子用基板100における固体撮像素子1が形成された面側と外部出力用デバイス基板200における配線パッド201が設けられた面側とを互いに対向させた状態で配置し、固体撮像素子用基板100に設けられた配線パッド101と、外部出力用デバイス基板200に設けられた配線パッド201とをバンプ300を介して電気的に接続してもよい。5実施の形態1では、固体撮像素子用基板100における固体撮像素子1が形成された面側と外部出力用デバイス基板200における基板電圧バッファ回路11が形成された面側とが互いに対向した状態で、固体撮像素子用基板100と外部出力用デバイス基板200とを配置し、固体撮像素子用基板100に設けられた配線パッド101と、外部出力用デバイス基板200に設けられた配線パッド201とが、バンプ300を介して電気的に接続されてなる例図4について説明したが、これに限定されるものではない。例えば、図18に示すように、固体撮像素子用基板100における固体撮像素子1が形成された面側と外部出力用デバイス基板200における基板電圧バッファ回路11が形成された面とは反対の面側とが互いに対向した状態で、固体撮像素子用基板100と外部出力用デバイス基板200とを配置し、固体撮像素子用基板100に設けられた配線パッド101と、外部出力用デバイス基板200に設けられた配線パッド201とが、金属ワイヤ301を介して電気的に接続されてなるものであってもよい。6前述4および5で説明した変形例では、固体撮像素子用基板100に外部出力用デバイス基板200を接合する例について説明したが、例えば、固体撮像素子用基板100にVドライバ基板50やADコンバータ基板70を接合する場合にも同様の技術を適用することができる。7実施の形態1乃至8では、電流源回路2aが、抵抗R7,R8,R9からなる抵抗分割回路と、トランジスタQ10,Q12とを含んで構成される例について説明したが、これに限定されるものではない。例えば、図19aに示すように、電流源回路2aが、抵抗R27,R28,R30,R31、トランジスタQ29およびコンデンサC32を含んで構成されるものであってもよい。トランジスタQ29は、NPNトランジスタにより構成され、コレクタが入力端子T1に接続され且つエミッタが抵抗R30を介して接地電位に接続されるとともに、ベースが抵抗R27,R28の接続点に抵抗R31を介して接続されてなる。また、抵抗R27,R28の接続点と接地電位との間には、コンデンサC32が介挿されている。ここで、トランジスタQ29が、電流源回路主要部に相当する。また、図19bに示すように、電流源回路2aが、FETQ42と、抵抗R43とを含んで構成されるものであってもよい。ここで、FETQ42は、ジャンクションFETにより構成され、ドレインが入力端子T1に接続され且つソースが抵抗R43を介して接地電位に接続されるとともに、ゲートが接地電位に接続されてなる。ここで、FETQ42が、電流源回路主要部に相当する。8実施の形態4では、基板電圧バッファ回路41に含まれるMOSFETQ46が、Nチャネル型MOSFETとして説明したが、これに限定されるものではなく、Pチャネル型MOSFETを用いてもよい。9実施の形態5および6では、基板電圧バッファ回路および垂直転送駆動パルス回路52の全ての構成要素を1つのVドライバ基板50に形成してなる例について説明したが、これに限定されるものではない。例えば、基板電圧バッファ回路に含まれるトランジスタQ53、垂直転送駆動パルス回路52に含まれるMOSFETQ55,Q56だけを1つの半導体基板に形成し、基板電圧バッファ回路に含まれる他の構成要素を他の半導体基板に形成してもよい。或いは、基板電圧バッファ回路および垂直転送駆動パルス回路52をそれぞれ別体の半導体基板に形成してもよい。または、基板電圧バッファ回路に含まれるトランジスタおよび垂直転送駆動パルス回路に含まれるMOSFETQ55,Q56をそれぞれ別体の半導体基板に形成してもよい。10実施の形態5および6では、固体撮像素子用基板100とVドライバ基板50とが同一パッケージに収納されてなる例について説明したが、これに限定されるものではない。例えば、Vドライバ基板50だけを1つのパッケージに収納し、撮像装置の残りの構成要素を別のパッケージに収納するようにしてもよい。或いは、垂直転送駆動パルス回路52を1つの半導体基板に形成し、基板電圧バッファ回路を別の半導体基板に形成し、タイミング発生回路8を更に別の半導体基板に形成し、これらを1個のパッケージに収納してもよい。11実施の形態7および8では、出力部1eが、垂直CCD1b毎に信号電荷をアナログ信号として出力する例について説明したが、これに限定されるものではない。例えば、出力部1eが、複数の垂直CCD1bに対応する信号電荷をまとめてアナログ信号として出力しする構成としてもよい。12実施の形態7および8では、ADコンバータ71の全ての構成がADコンバータ基板70に形成される例について説明したが、これに限定されるものではない。例えば、ADコンバータ71の構成要素の中で、列アンプ72だけを固体撮像装置素子用基板100に形成し、比較器コンバータ73およびカウンタ74をADコンバータ用基板70に形成してもよい。13実施の形態1乃至8では、固体撮像素子用基板100と、外部出力用デバイス基板200201またはVドライバ基板50またはADコンバータ基板70とを、固体撮像素子用基板100における複数の受光素子1aが形成された領域の外周部において重ねて実装する例について説明したが、これに限定されるものではない。例えば、固体撮像素子用基板100と、外部出力用デバイス基板200201またはVドライバ基板50またはADコンバータ基板70とが、互いに重ならないように配置して1つのパッケージに収納するようにしてもよい。"