第1ノードと第2ノードとの間に配置された第1スイッチと、前記第2ノードと第3ノードとの間に配置された第2スイッチと、所定の電圧が供給される第4ノードと前記第2ノードとの間に配置された第3スイッチと、少なくとも2種類の制御信号を受け、前記第1スイッチおよび前記第2スイッチをオンし、かつ、前記第3スイッチをオフする第1制御と、前記第1スイッチ、前記第2スイッチおよび前記第3スイッチをオフする第2制御と、前記第1スイッチおよび前記第2スイッチをオフし、かつ、前記第3スイッチをオンする第3制御とのいずれかを、前記制御信号の組み合わせに基づいて実施する制御部とを備えていることを特徴とするアナログスイッチ回路。前記第1ノードは、アナログ回路およびデジタル回路に兼用される兼用端子に接続されるノードであり、前記第3ノードは、前記アナログ回路に接続されるノードであり、前記制御部は、前記兼用端子が前記デジタル回路に使用されるとき、前記制御信号の組み合わせに基づいて、前記第2制御および前記第3制御のいずれかを実施することを特徴とする請求項1記載のアナログスイッチ回路。前記第1ノードは、アナログ回路およびデジタル回路に兼用される兼用端子に接続されるノードであり、前記第3ノードは、前記アナログ回路に接続されるノードであり、前記制御部は、前記兼用端子が前記アナログ回路および前記デジタル回路のいずれにも使用されないとき、前記第2制御を実施することを特徴とする請求項1記載のアナログスイッチ回路。前記第1ノードは、アナログ回路およびデジタル回路に兼用される兼用端子に接続されるノードであり、前記第3ノードは、前記アナログ回路に接続されるノードであり、前記制御部は、前記兼用端子が前記アナログ回路に使用されるとき、前記第1制御を実施することを特徴とする請求項1記載のアナログスイッチ回路。アナログ回路およびデジタル回路に兼用される複数の兼用端子に対応してそれぞれ設けられ、前記兼用端子の用途を切り替える複数のスイッチ回路を備え、前記各スイッチ回路は、第1ノードと第2ノードとの間に形成された第1スイッチと、前記第2ノードと第3ノードとの間に形成された第2スイッチと、所定の電圧が供給される第4ノードと前記第2ノードとの間に配置された第3スイッチと、前記第1ノードと前記デジタル回路の出力ノードとの間に配置され、前記デジタル回路の出力信号を前記兼用端子に伝達可能な出力オン状態と前記出力信号を前記兼用端子に伝達しない出力オフ状態とのいずれかに設定される第4スイッチと、前記第1ノードと前記デジタル回路の入力ノードとの間に配置され、前記兼用端子に入力される入力信号を前記入力ノードに伝達可能な入力オン状態と前記入力信号を前記入力ノードに伝達しない入力オフ状態とのいずれかに設定される第5スイッチと、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチおよび前記第5スイッチを制御する制御部とを備え、前記複数のスイッチ回路の前記第1ノードは、前記兼用端子に接続されるノードであり、前記複数のスイッチ回路の前記第3ノードは、共通の前記アナログ回路に接続されるノードであり、前記制御部は、前記兼用端子が前記アナログ回路および前記デジタル回路のいずれにも使用されないとき、前記第1スイッチ、前記第2スイッチおよび前記第3スイッチをオフし、前記第4スイッチを前記出力オフ状態に設定し、前記第5スイッチを前記入力オフ状態に設定し、前記兼用端子が前記アナログ回路に使用されるとき、前記第1スイッチおよび前記第2スイッチをオンし、前記第3スイッチをオフし、前記第4スイッチを前記出力オフ状態に設定し、前記第5スイッチを前記入力オフ状態に設定し、前記兼用端子が前記デジタル回路の出力端子に使用されるとき、前記第1スイッチおよび前記第2スイッチをオフし、前記第3スイッチをオンおよびオフのいずれかに設定し、前記第4スイッチを前記出力オン状態に設定し、前記第5スイッチを前記入力オフ状態に設定し、前記兼用端子が前記デジタル回路の入力端子に使用されるとき、前記第1スイッチおよび前記第2スイッチをオフし、前記第3スイッチをオンおよびオフのいずれかに設定し、前記第4スイッチを前記出力オフ状態に設定し、前記第5スイッチを前記入力オン状態に設定することを特徴とするマルチプレクサ回路。前記制御部は、少なくとも3種類の制御信号を受け、前記制御信号の組み合わせに基づいて、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチおよび前記第5スイッチを制御することを特徴とする請求項5記載のマルチプレクサ回路。第3スイッチがオンしている期間では、第3スイッチを介してリーク電流が流れる。すなわち、アナログ入力信号の入力端子として選択されていない端子に接続されたアナログスイッチ回路では、リーク電流が流れる。したがって、リーク電流は、マルチプレクサ回路のアナログスイッチ回路の数に比例して増加する。例えば、A/D変換回路のアナログ入力信号を選択するマルチプレクサ回路では、リーク電流の増加により、A/D変換回路に伝達されるアナログ入力信号が変化するおそれがある。したがって、リーク電流の増加は、A/D変換結果に影響を与えるおそれがある。また、リーク電流の増加により、消費電力が増加する。本発明の目的は、外部端子の雑音の影響を抑制しつつ、リーク電流を低減することである。本発明の一形態では、アナログスイッチ回路は、第1ノードと第2ノードとの間に配置された第1スイッチと、第2ノードと第3ノードとの間に配置された第2スイッチと、所定の電圧が供給される第4ノードと第2ノードとの間に配置された第3スイッチと、少なくとも2種類の制御信号を受け、第1スイッチおよび第2スイッチをオンし、かつ、第3スイッチをオフする第1制御と、第1スイッチ、第2スイッチおよび第3スイッチをオフする第2制御と、第1スイッチおよび第2スイッチをオフし、かつ、第3スイッチをオンする第3制御とのいずれかを、制御信号の組み合わせに基づいて実施する制御部とを有している。外部端子の雑音の影響を抑制しつつ、リーク電流を低減できる。以下、実施形態を図面を用いて説明する。図1は、一実施形態におけるアナログスイッチ回路ASWCの例を示している。なお、図1の二重丸は、アナログ回路例えば、図4に示すA/D変換回路ADCおよびデジタル回路に兼用される兼用端子PADを示している。アナログスイッチ回路ASWCは、例えば、マルチプレクサ回路に使用される。例えば、アナログスイッチ回路ASWCは、アナログスイッチ部ASWPおよび制御部CLTを有している。アナログスイッチ部ASWPは、兼用端子PADに接続されるノードNDaとアナログ回路に接続されるノードNDcとの間に配置される。例えば、アナログスイッチ部ASWPは、ノードNDa、NDc間にノードNDbを介して直列に接続されたスイッチSWa、SWbと、接地電圧が供給される接地線とノードNDbとの間に配置されたスイッチSWcと、インバータINVaとを有している。スイッチSWaは、並列に接続されたnMOSトランジスタMNa、pMOSトランジスタMPaを有している。例えば、nMOSトランジスタMNaは、ソースおよびドレインの一方がノードNDaに接続され、ソースおよびドレインの他方がノードNDbに接続されている。そして、nMOSトランジスタMNaは、制御部CLTから出力される制御信号AENをゲートで受ける。また、pMOSトランジスタMPaは、ソースおよびドレインの一方がノードNDaに接続され、ソースおよびドレインの他方がノードNDbに接続されている。そして、pMOSトランジスタMPaは、制御信号AENを反転した信号インバータINVaの出力をゲートで受ける。したがって、トランジスタMNa、MPaは、制御信号AENが高レベル例えば、電源電圧のときに、オンし、制御信号AENが低レベル例えば、接地電圧のときに、オフする。スイッチSWbは、並列に接続されたnMOSトランジスタMNb、pMOSトランジスタMPbを有している。例えば、nMOSトランジスタMNbは、ソースおよびドレインの一方がノードNDbに接続され、ソースおよびドレインの他方がノードNDcに接続されている。そして、nMOSトランジスタMNbは、制御信号AENをゲートで受ける。また、pMOSトランジスタMPbは、ソースおよびドレインの一方がノードNDbに接続され、ソースおよびドレインの他方がノードNDcに接続されている。そして、pMOSトランジスタMPbは、制御信号AENを反転した信号インバータINVaの出力をゲートで受ける。したがって、トランジスタMNb、MPbは、制御信号AENが高レベルのときに、オンし、制御信号AENが低レベルのときに、オフする。このように、スイッチSWa、SWbは、制御信号AENが高レベルのときに、オンし、制御信号AENが低レベルのときに、オフする。すなわち、ノードNDa、NDc間は、制御信号AENが高レベルのときに、導通し、制御信号AENが低レベルのときに、非導通になる。スイッチSWcは、nMOSトランジスタMNcを有している。例えば、nMOSトランジスタMNcは、ソースが接地され、ドレインがノードNDbに接続されている。そして、nMOSトランジスタMNcは、制御部CLTから出力される制御信号PENをゲートで受ける。したがって、スイッチSWcトランジスタMNcは、制御信号PENが高レベルのときに、オンし、制御信号AENが低レベルのときに、オフする。すなわち、ノードNDbは、制御信号AENが高レベルのときに、スイッチSWcを介して接地され、制御信号AENが低レベルのときに、フローティングになる。このように、スイッチSWcは、オンしたときに、プルダウン抵抗として機能する。インバータINVaは、制御信号AENを制御部CLTから受け、制御信号AENの反転信号をpMOSトランジスタMPa、MPbのゲートに出力する。なお、インバータINVaは、制御部CLT内に設けられてもよい。制御部CLTは、制御信号CNTa、CNTb、CNTcを受け、制御信号AEN、PEN、DOEN、DIENを出力する。なお、制御信号DOENは、例えば、兼用端子PADをデジタル回路の出力端子として使用するか否かを制御する信号である。また、制御信号DIENは、例えば、兼用端子PADをデジタル回路の入力端子として使用するか否かを制御する信号である。例えば、制御部CLTは、制御信号CNTa、CNTb、CNTcの組み合わせに基づいて、制御信号AEN、PEN、DOEN、DIENを生成する。そして、制御部CLTは、制御信号AEN、PENを用いて、スイッチSWa、SWb、SWcを制御する。例えば、制御部CLTは、制御信号AEN、PENをそれぞれ高レベルおよび低レベルにすることにより、スイッチSWa、SWbをオンし、かつ、スイッチSWcをオフする。また、制御部CLTは、制御信号AEN、PENを低レベルにすることにより、スイッチSWa、SWb、SWcをオフする。そして、制御部CLTは、制御信号AEN、PENをそれぞれ低レベルおよび高レベルにすることにより、スイッチSWa、SWbをオフし、かつ、スイッチSWcをオンする。なお、アナログスイッチ回路ASWCの構成は、この例に限定されない。例えば、制御部CLTは、制御信号CNTa、CNTb、CNTcのうちの2つを受け、制御信号DOEN、DIENを生成せずに、制御信号AEN、PENのみを生成してもよい。また、スイッチSWa、SWbは、例えば、制御信号AENが低レベルのときに、オンするように形成されてもよい。あるいは、スイッチSWcは、例えば、制御信号PENが低レベルのときに、オンするように形成されてもよい。また、スイッチSWcは、電源電圧が供給される電源線とノードNDbとの間に配置されてもよい。図2は、図1に示した制御部CLTの動作の一例を示している。なお、図2の1は、高レベルを示し、0は、低レベルを示している。また、図2の-は、制御信号CNTcのレベルが制御信号AEN、PEN、DOEN、DIENに影響を与えないことを示している。なお、図2の備考欄に、制御信号AEN、PEN、DOEN、DIENにより設定される兼用端子PADおよびノードNDbの状態を示している。図2の例では、兼用端子PADは、制御信号DOENが1のとき、デジタル回路の出力端子として使用され、制御信号DIENが1のとき、デジタル回路の入力端子として使用される。また、兼用端子PADは、制御信号AENが1のとき、アナログ回路の端子例えば、図4に示すA/D変換回路ADCの入力端子ADINとして使用される。以下、デジタル回路の入力端子、デジタル回路の出力端子およびアナログ回路の端子をデジタル入力端子、デジタル出力端子およびアナログ端子ともそれぞれ称する。制御部CLTは、制御信号CNTa、CNTb、CNTcに応じた制御信号AEN、PEN、DOEN、DIENを出力する。例えば、制御信号CNTa、CNTb、CNTcが全て0のとき、制御信号AEN、PEN、DOEN、DIENは、それぞれ0、1、0、1である。これにより、スイッチSWa、SWb、SWcは、それぞれオフ、オフ、オンに設定され、兼用端子PADは、デジタル入力端子として使用可能な状態に設定される図2の状態1。すなわち、状態1では、兼用端子PADは、デジタル入力端子として使用可能な状態に設定され、ノードNDbは、接地電圧にプルダウンされる。状態1では、ノードNDbが接地電圧にプルダウンされているため、電源電圧または、接地電圧の範囲を超える過大電圧の雑音等が兼用端子PADに入力されたときにも、スイッチSWbは、オフ状態に維持される。例えば、兼用端子PADに入力された雑音等によりスイッチSWaが誤動作オフ状態から弱いオン状態に変化したときにも、スイッチSWbは、オフ状態に維持される。これにより、アナログスイッチ回路ASWCのノードNDa、NDc間は、オフ状態に維持される。すなわち、この実施形態では、兼用端子PADをデジタル入力端子として使用するとき、図2の状態1に設定することにより、兼用端子PADの雑音等がノードNDcに接続されたアナログ回路に伝達することを防止できる。制御信号CNTa、CNTb、CNTcがそれぞれ0、0、1のとき、制御信号AEN、PEN、DOEN、DIENは、それぞれ0、1、1、0である。これにより、スイッチSWa、SWb、SWcは、それぞれオフ、オフ、オンに設定され、兼用端子PADは、デジタル出力端子として使用可能な状態に設定される図2の状態2。すなわち、状態2では、兼用端子PADは、デジタル出力端子として使用可能な状態に設定され、ノードNDbは、接地電圧にプルダウンされる。状態2では、ノードNDbが接地電圧にプルダウンされているため、雑音等が兼用端子PADに入力されたときにも、スイッチSWbは、オフ状態に維持される。したがって、この実施形態では、兼用端子PADをデジタル出力端子として使用するとき、図2の状態2に設定することにより、兼用端子PADの雑音等がノードNDcに接続されたアナログ回路に伝達することを防止できる。制御信号CNTa、CNTb、CNTcがそれぞれ0、1、0のとき、制御信号AEN、PEN、DOEN、DIENは、それぞれ0、0、0、1である。これにより、スイッチSWa、SWb、SWcは、全てオフに設定され、兼用端子PADは、デジタル入力端子として使用可能な状態に設定される図2の状態3。すなわち、状態3では、兼用端子PADは、デジタル入力端子として使用可能な状態に設定され、ノードNDbは、フローティングに設定される。状態3では、ノードNDbがフローティングに設定されているため、スイッチSWcnMOSトランジスタMNcに流れるリーク電流が低減する。例えば、電源電圧または、接地電圧の範囲を超える過大電圧が兼用端子PADに入力される可能性がないときには、ノードNDbがフローティングに設定されていても、スイッチSWaが誤動作する可能性は低い。したがって、この実施形態では、例えば、過大電圧が兼用端子PADに入力される可能性がないときには、図2の状態3に設定することにより、兼用端子PADの雑音等がノードNDcに接続されたアナログ回路に伝達することを防止しつつ、リーク電流を低減できる。すなわち、この実施形態では、兼用端子PADをデジタル入力端子として使用するときにも、図2の状態3に設定することにより、リーク電流を低減できる。制御信号CNTa、CNTb、CNTcがそれぞれ0、1、1のとき、制御信号AEN、PEN、DOEN、DIENは、それぞれ0、0、1、0である。これにより、スイッチSWa、SWb、SWcは、全てオフに設定され、兼用端子PADは、デジタル出力端子として使用可能な状態に設定される図2の状態4。すなわち、状態4では、兼用端子PADは、デジタル出力端子として使用可能な状態に設定され、ノードNDbは、フローティングに設定される。状態4では、ノードNDbがフローティングに設定されているため、スイッチSWcに流れるリーク電流が低減する。したがって、この実施形態では、例えば、過大電圧が兼用端子PADに入力される可能性がないときには、図2の状態4に設定することにより、兼用端子PADの雑音等がノードNDcに接続されたアナログ回路に伝達することを防止しつつ、リーク電流を低減できる。すなわち、この実施形態では、兼用端子PADをデジタル出力端子として使用するときにも、図2の状態4に設定することにより、リーク電流を低減できる。制御信号CNTa、CNTbがそれぞれ1、0のとき、制御信号AEN、PEN、DOEN、DIENは、全て0である。これにより、スイッチSWa、SWb、SWcは、全てオフに設定され、兼用端子PADは、デジタル回路に使用されない状態に設定される図2の状態5。すなわち、状態5では、兼用端子PADは、未使用アナログ回路およびデジタル回路のいずれにも使用されない状態に設定され、ノードNDbは、フローティングに設定される。状態5では、ノードNDbがフローティングに設定されているため、スイッチSWcに流れるリーク電流が低減する。したがって、この実施形態では、兼用端子PADが使用されないとき、図2の状態5に設定することにより、リーク電流を低減できる。制御信号CNTa、CNTbの両方が1のとき、制御信号AEN、PEN、DOEN、DIENは、それぞれ1、0、0、0である。これにより、スイッチSWa、SWb、SWcは、それぞれオン、オン、オフに設定され、兼用端子PADは、デジタル回路に使用されない状態に設定される図2の状態6。すなわち、状態6では、兼用端子PADは、アナログ端子として使用可能な状態に設定され、ノードNDbは、フローティングに設定される。状態6では、ノードNDbがフローティングに設定されているため、例えば、兼用端子PADに入力されたアナログ信号は、スイッチSWa、SWbを介して、アナログ回路の入力端子に正しく伝達される。このように、図2の例では、制御信号CNTa、CNTbは、制御信号AEN、PENの生成に使用され、制御信号CNTa、CNTcは、制御信号DOEN、DIENの生成に使用される。すなわち、制御部CLTは、制御信号CNTa、CNTbの組み合わせに基づいて、スイッチSWa、SWb、SWcを制御する。なお、制御部CLTの動作は、この例に限定されない。例えば、制御部CLTは、制御信号CNTaが1のときに、兼用端子PADをデジタル回路の端子として使用可能な状態に設定してもよい。また、制御部CLTは、制御信号CNTcが1のときに、兼用端子PADをデジタル入力端子として使用可能な状態に設定してもよい。あるいは、制御部CLTは、制御信号CNTa、CNTbの代わりに、制御信号CNTa、CNTcを用いて制御信号AEN、PENを生成してもよい。すなわち、制御信号CNTa、CNTb、CNTcの組み合わせと制御信号AEN、PEN、DOEN、DIENの組み合わせの関係は、この例に限定されない。また、制御部CLTは、兼用端子PADが未使用のとき、スイッチSWcをオンにする設定とスイッチSWcをオフにする設定とを選択可能にしてもよい。例えば、制御部CLTは、兼用端子PADが未使用のとき、制御信号CNTcのレベルに基づいて、スイッチSWcをオンおよびオフのいずれかに設定してもよい。あるいは、制御部CLTは、例えば、制御信号CNTa、CNTb、CNTcのうちの制御信号CNTa、CNTbのみを受け、制御信号DOEN、DIENを生成せずに、制御信号AEN、PENのみを生成してもよい。例えば、デジタル入力端子とデジタル出力端子との切り替えがアナログスイッチ回路ASWC以外のモジュールで制御されるとき、制御部CLTは、制御信号DOEN、DIENを生成しなくてもよい。兼用端子PADがデジタル回路で使用されるか否かは、例えば、制御信号CNTaに基づいて判断される。また、例えば、兼用端子PADがデジタル入力端子とアナログ端子とに兼用されるとき、図2の状態2および状態4の設定は、不要である。兼用端子PADがデジタル出力端子とアナログ端子とに兼用されるとき、図2の状態1および状態3の設定は、不要である。図3は、図1に示したアナログスイッチ回路ASWCを有するマルチプレクサ回路MPXの要部の一例を示している。なお、図3は、マルチプレクサ回路MPXのスイッチ回路ブロックBLKの一例を示している。マルチプレクサ回路MPXは、例えば、複数の兼用端子PADに対応してそれぞれ設けられた複数のスイッチ回路ブロックBLKを有している。例えば、複数のスイッチ回路ブロックBLKのノードNDaは、複数の兼用端子PADにそれぞれ接続される。また、複数のスイッチ回路ブロックBLKのノードNDcは、例えば、共通のアナログ回路に接続される。なお、図3では、図を見やすくするために、1つのスイッチ回路ブロックBLKを示し、他のスイッチ回路ブロックBLKの記載を省略している。スイッチ回路ブロックBLKは、アナログスイッチ回路ASWC、スリーステートバッファTSBおよびアンド回路ANDbを有している。アナログスイッチ回路ASWCは、図2で説明したように、制御信号CNTa、CNTb、CNTcに応じて、兼用端子PADおよびノードNDbの状態を設定する。例えば、アナログスイッチ回路ASWCの制御部CLTは、アンド回路ANDa、ノア回路NORa、NORb、NORcおよびインバータINVbを有している。アンド回路ANDaは、制御信号CNTa、CNTbを受け、制御信号CNTaと制御信号CNTbとの論理積結果制御信号AENをインバータINVaおよびnMOSトランジスタMNa、MNbのゲートに出力する。ノア回路NORaは、制御信号CNTa、CNTbを受け、制御信号CNTaと制御信号CNTbとの否定論理和結果制御信号PENをnMOSトランジスタMNcのゲートに出力する。インバータINVbは、制御信号CNTcを受け、制御信号CNTcの反転信号をノア回路NORbに出力する。ノア回路NORbは、制御信号CNTaおよびインバータINVbの出力制御信号CNTcの反転信号を受け、制御信号CNTaと制御信号CNTcの反転信号との否定論理和結果制御信号DOENをスリーステートバッファTSBに出力する。ノア回路NORcは、制御信号CNTa、CNTcを受け、制御信号CNTaと制御信号CNTcとの否定論理和結果制御信号DIENをアンド回路ANDbに出力する。スリーステートバッファTSBは、制御部CLTから受けた制御信号DOENが低レベルのとき、出力兼用端子PAD、ノードNDaをハイインピーダンス状態に設定する。すなわち、兼用端子PADは、制御信号DOENが低レベルのときには、デジタル出力端子として使用されない。なお、スリーステートバッファTSBは、制御信号DOENが高レベルのとき、デジタル出力信号DOを兼用端子PADにそのまま出力する。デジタル出力信号DOは、例えば、デジタル回路から出力される信号である。すなわち、兼用端子PADは、制御信号DOENが高レベルのとき、デジタル出力端子として使用可能な状態に設定される。したがって、スリーステートバッファTSBは、ノードNDaとデジタル回路の出力ノードとの間に配置され、出力オン状態と出力オフ状態とのいずれかに設定されるスイッチとして機能する。なお、出力オン状態は、デジタル回路の出力信号デジタル出力信号DOを兼用端子PADに伝達可能な状態である。また、出力オフ状態は、デジタル出力信号DOを兼用端子PADに伝達しない状態である。アンド回路ANDbは、制御部CLTから受けた制御信号DIENと兼用端子PADを介して受けるデジタル信号との論理積結果デジタル入力信号DIを出力する。したがって、制御信号DIENが低レベルのとき、アンド回路ANDbから出力されるデジタル入力信号DIは、兼用端子PADのレベルに拘わらず、低レベルである。これにより、兼用端子PADと内部回路との接続が遮断され、バスコンフリクトが抑制される。すなわち、兼用端子PADは、制御信号DIENが低レベルのときには、デジタル入力端子として使用されない。なお、アンド回路ANDbは、制御信号DIENが高レベルのとき、兼用端子PADに入力されるデジタル信号をデジタル入力信号DIとして、そのまま出力する。デジタル入力信号DIは、例えば、デジタル回路が受ける信号である。すなわち、兼用端子PADは、制御信号DIENが高レベルのとき、デジタル入力端子として使用可能な状態に設定される。したがって、アンド回路ANDbは、ノードNDaとデジタル回路の入力ノードとの間に配置され、入力オン状態と入力オフ状態とのいずれかに設定されるスイッチとして機能する。なお、入力オン状態は、兼用端子PADに入力される入力デジタル信号をデジタル回路の入力ノードに伝達可能な状態である。また、入力オフ状態は、兼用端子PADに入力される入力デジタル信号をデジタル回路の入力ノードに伝達しない状態である。このように、制御部CLTは、スイッチSWa、SWb、SWc、スリーステートバッファTSBおよびアンド回路ANDbを制御する。例えば、兼用端子PADがアナログ回路およびデジタル回路のいずれにも使用されないとき図2の状態5、スイッチSWa、SWb、SWcはオフに設定され、スリーステートバッファTSBは出力オフ状態に設定され、アンド回路ANDbは入力オフ状態に設定される。また、例えば、兼用端子PADがアナログ回路に使用されるとき図2の状態6、スイッチSWa、SWb、SWcはそれぞれオン、オン、オフに設定され、スリーステートバッファTSBは出力オフ状態に設定され、アンド回路ANDbは入力オフ状態に設定される。そして、兼用端子PADがデジタル回路の出力端子に使用されるとき図2の状態2、状態4、スイッチSWa、SWbはオフに設定され、スリーステートバッファTSBは出力オン状態に設定され、アンド回路ANDbは入力オフ状態に設定される。なお、スイッチSWcはオンおよびオフのいずれかに設定される。兼用端子PADがデジタル回路の入力端子に使用されるとき図2の状態1、状態2、スイッチSWa、SWbはオフに設定され、スリーステートバッファTSBは出力オフ状態に設定され、アンド回路ANDbは入力オン状態に設定される。なお、スイッチSWcはオンおよびオフのいずれかに設定される。このように、スイッチ回路ブロックBLKは、制御信号CNTa、CNTb、CNTcに基づいて、兼用端子PADの用途接続先を切り替える。なお、スイッチ回路ブロックBLKの構成は、この例に限定されない。例えば、スイッチ回路ブロックBLKは、制御信号DIENにより制御されるスリーステートバッファをアンド回路ANDbの代わりに有してもよい。図4は、図3に示したマルチプレクサ回路MPXを有する集積回路の一例を示している。集積回路は、例えば、マイクロコントローラである。例えば、集積回路は、マルチプレクサ回路MPX、A/D変換アナログ/デジタル変換回路ADC、デコーダDECおよび中央処理装置CPUを有している。例えば、A/D変換アナログ/デジタル変換回路ADCは、アナログ回路であり、デコーダDECおよび中央処理装置CPUは、デジタル回路の少なくとも一部を形成する。マルチプレクサ回路MPX、A/D変換回路ADC、デコーダDECおよび中央処理装置CPUは、例えば、バスBUSに接続されている。したがって、図4の例では、バスBUSは、デジタル回路の入力ノードに対応し、デコーダDECの出力端子は、デジタル回路の出力ノードに対応する。なお、集積回路の構成は、この例に限定されない。マルチプレクサ回路MPXは、例えば、4つのスイッチ回路ブロックBLKBLK1-BLK4を有している。なお、スイッチ回路ブロックBLKの数は、4つに限定されない。図4では、各スイッチ回路ブロックBLKに対応する兼用端子PADおよび信号CNTa、CNTb、CNTc、DI、DOには、スイッチ回路ブロックBLKの符号の末尾の数字と同じ数字を、符号の末尾に付している。例えば、兼用端子PAD1は、スイッチ回路ブロックBLK1に接続される。そして、スイッチ回路ブロックBLK1は、制御信号CNTa1、CNTb1、CNTc1に基づいて、兼用端子PAD1の用途を設定する。デジタル入力信号DO1は、兼用端子PAD1がデジタル回路の出力端子に使用されるとき、スイッチ回路ブロックBLK1を介して兼用端子PAD1に出力される。また、スイッチ回路ブロックBLK1は、兼用端子PAD1がデジタル回路の入力端子に使用されるとき、兼用端子PAD1に入力されるデジタル入力信号をデジタル入力信号DI1としてデジタル回路に出力する。スイッチ回路ブロックBLK1-BLK4のノードNDcは、A/D変換回路ADCの入力端子ADINに接続される。すなわち、スイッチ回路ブロックBLK1-BLK4のノードNDcは、互いに接続される。例えば、兼用端子PAD4に入力されるアナログ入力信号をA/D変換するとき、スイッチ回路ブロックBLK4は、図2の状態6に兼用端子PAD4およびノードNDbを設定する。これにより、A/D変換回路ADCは、兼用端子PAD4に入力されるアナログ入力信号を、スイッチ回路ブロックBLK4を介して入力端子ADINで受ける。なお、スイッチ回路ブロックBLK1-BLK3は、図2の状態1-状態5のいずれかに兼用端子PADおよびノードNDbを設定する。例えば、兼用端子PAD1にデジタル出力信号DO1を伝達するとき、スイッチ回路ブロックBLK1は、図2の状態2および状態4のいずれかに兼用端子PAD1およびノードNDbを設定する。電源電圧または、接地電圧の範囲を超える過大電圧が兼用端子PAD1に入力される可能性がないときには、スイッチ回路ブロックBLK1は、図2の状態4に兼用端子PAD1およびノードNDbを設定する。これにより、スイッチ回路ブロックBLK1のスイッチSWcに流れるリーク電流を削減できる。また、例えば、兼用端子PAD2に入力されるデジタル信号をデジタル入力信号DI2としてバスBUSに出力するとき、スイッチ回路ブロックBLK2は、図2の状態1および状態3のいずれかに兼用端子PAD2およびノードNDbを設定する。過大電圧が兼用端子PAD2に入力される可能性がないときには、スイッチ回路ブロックBLK2は、図2の状態3に兼用端子PAD2およびノードNDbを設定する。これにより、スイッチ回路ブロックBLK2のスイッチSWcに流れるリーク電流を削減できる。また、例えば、兼用端子PAD3が未使用のとき、スイッチ回路ブロックBLK3は、図2の状態5に兼用端子PAD3およびノードNDbを設定する。これにより、スイッチ回路ブロックBLK3のスイッチSWcに流れるリーク電流を削減できる。このように、マルチプレクサ回路MPXは、例えば、兼用端子PAD1-PAD3および各スイッチ回路ブロックBLK1-BLK3のノードNDbを図2の状態1-状態5のいずれかに設定する。これにより、この実施形態では、兼用端子PAD1-PAD3の雑音等がA/D変換回路の入力端子ADINに伝達することを防止できる。この結果、例えば、兼用端子PAD4に入力されたアナログ信号は、スイッチ回路ブロックBLK4のスイッチSWa、SWbを介して、A/D変換回路の入力端子ADINに正しく伝達される。これにより、正しいA/D変換結果が得られる。このように、この実施形態では、外部端子の雑音の影響を抑制しつつ、リーク電流を低減できる。A/D変換回路ADCは、マルチプレクサ回路MPXから出力されたアナログ信号を入力端子ADINで受け、入力端子ADINで受けたアナログ信号をA/D変換する。A/D変換回路ADCによりA/D変換されたデジタル信号は、A/D変換回路ADCの出力端子ADOUTからバスBUSに出力される。中央処理装置CPUは、例えば、集積回路全体の動作を制御する。デコーダDECは、中央処理装置CPU等により制御され、デジタル出力信号DO1-DO4、制御信号CNTa1-CNTa4、CNTb1-CNTb4、CNTc1-CNTc4をマルチプレクサ回路MPXに出力する。例えば、デコーダDECは、マルチプレクサ回路MPXに関する設定が格納された制御レジスタのレジスタ値をデコードし、制御信号CNTa1-CNTa4、CNTb1-CNTb4、CNTc1-CNTc4をマルチプレクサ回路MPXに出力する。例えば、過大電圧が入力される可能性のない兼用端子PADに接続されたスイッチ回路ブロックBLKに関する設定では、集積回路を使用するユーザは、図2の状態3-状態6のいずれかが選択されるようなレジスタ値を、制御レジスタに設定する。これにより、この実施形態では、外部端子の雑音の影響を抑制しつつ、リーク電流を低減できる。以上、この実施形態では、アナログスイッチ回路ASWCは、制御信号CNTa、CNTbに応じて、オン/オフが制御されるスイッチSWa、SWb、SWcを有している。スイッチSWa、SWb間のノードNDbは、スイッチSWcのオフにより、フローティングに設定される。これにより、スイッチSWcに流れるリーク電流を削減できる。この実施形態では、スイッチSWcのオン/オフを制御信号CNTa、CNTbにより任意に制御できるため、例えば、過大電圧が兼用端子PADに入力される可能性がないときには、兼用端子PADの用途に拘わらず、スイッチSWcをオフにできる。これにより、この実施形態では、外部端子の雑音の影響を抑制しつつ、リーク電流を低減できる。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。