"第1端子と、第2端子と、前記第1端子及び前記第2端子間をオン/オフ制御する第1制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第1端子が第1電源に共通接続されると共に前記第2端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動回路であって、前記第1電源とは異なる第2電源と前記共通端子との間に接続され、データに基づきオン/オフ動作して前記共通端子を高/低論理レベルに駆動するスイッチ素子と、前記第1電源と前記共通端子との間に接続された第1分圧抵抗と、前記共通端子と前記第2電源との間に接続された第2分圧抵抗と、を有することを特徴とする駆動回路。前記第1電源は、電源電圧を供給する電源であり、前記第2電源は、接地電位に保持されたグランドであり、前記発光サイリスタにおける前記第1端子はアノードであり、前記第2端子はカソードであり、前記第1制御端子はゲートであることを特徴とする請求項1記載の駆動回路。前記第1電源は、接地電位に保持されたグランドであり、前記第2電源は、電源電圧を供給する電源であり、前記発光サイリスタにおける前記第1端子はカソードであり、前記第2端子はアノードであり、前記第1制御端子はゲートであることを特徴とする請求項1記載の駆動回路。請求項1記載の駆動回路と、第3端子と、第4端子と、前記第3端子及び前記第4端子間をそれぞれオン/オフ制御する第2制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第3端子が前記第1電源に共通接続されると共に、各段の前記第2制御端子が各段の前記発光サイリスタにおける前記第1制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、前記第1電源により動作して前記走査回路部を駆動するための第1クロック信号及び第2クロック信号を生成し、第1クロック端子及び第2クロック端子からそれぞれ出力するクロック駆動回路とを備え、奇数段の前記走査サイリスタにおける前記第4端子は、前記第1クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第4端子は、前記第2クロック端子に共通接続され、奇数段の前記走査サイリスタにおける前記第2制御端子と偶数段の前記走査サイリスタにおける前記第2制御端子とは、ダイオードを介してそれぞれ接続されていることを特徴とする駆動装置。前記第1電源は、電源電圧を供給する電源であり、前記第2電源は、接地電位に保持されたグランドであり、前記発光サイリスタにおける前記第1端子はアノードであり、前記第2端子はカソードであり、前記第1制御端子はゲートであり、前記走査サイリスタにおける前記第3端子はアノードであり、前記第4端子はカソードであり、前記第2制御端子はゲートであることを特徴とする請求項4記載の駆動装置。前記第1電源は、接地電位に保持されたグランドであり、前記第2電源は、電源電圧を供給する電源であり、前記発光サイリスタにおける前記第1端子はカソードであり、前記第2端子はアノードであり、前記第1制御端子はゲートであり、前記走査サイリスタにおける前記第3端子はカソードであり、前記第4端子はアノードであり、前記第2制御端子はゲートであることを特徴とする請求項4記載の駆動装置。請求項1記載の発光サイリスタアレイと、請求項4記載の駆動装置と、を備えたことを特徴とするプリントヘッド。請求項7記載のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。しかしながら、従来の自己走査型のプリントヘッドでは、次のような課題があった。主発光部内における発光サイリスタのアノード及びカソードは、共通に接続されており、これらの合算として主発光部内の発光サイリスタのアノードカソード間に、大きな静電容量が形成されている。そのため、主発光部内の発光サイリスタを順次駆動する時に、その静電容量に起因して駆動電流の立ち上がり時間を多く必要とし、駆動電流波形にも遅延時間が生じ、発光に寄与しない非発光時間の時間割合が多くなる。その結果、動作速度を速くすることができず、プリントヘッド及びそれを用いたプリンタ等の画像形成装置における印刷速度の向上を阻害する原因となっている。このような理由から、発光サイリスタの静電容量に起因する駆動電流の立ち上がり時間を短縮できる構成が切望されていた。本発明の内の第1の発明の駆動回路は、第1端子と、第2端子と、前記第1端子及び前記第2端子間をオン/オフ制御する第1制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第1端子が第1電源に共通接続されると共に前記第2端子が共通端子に共通接続された発光サイリスタアレイを駆動する回路である。そして、この第1の発明の駆動回路は、前記第1電源とは異なる第2電源と前記共通端子との間に接続され、データに基づきオン/オフ動作して前記共通端子を高/低論理レベルに駆動するスイッチ素子と、前記第1電源と前記共通端子との間に接続された第1分圧抵抗と、前記共通端子と前記第2電源との間に接続された第2分圧抵抗とを有している。第2の発明の駆動装置は、前記第1の発明の駆動回路と、走査回路部と、クロック駆動回路とを備えている。前記走査回路部は、第3端子と、第4端子と、前記第3端子及び前記第4端子間をそれぞれオン/オフ制御する第2制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第3端子が前記第1電源に共通接続されると共に、各段の前記第2制御端子が各段の前記発光サイリスタにおける前記第1制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する回路である。前記クロック駆動回路は、前記第1電源により動作して前記走査回路部を駆動するための第1クロック信号及び第2クロック信号を生成し、第1クロック端子及び第2クロック端子からそれぞれ出力する回路である。そして、この第2の発明の駆動装置において、奇数段の前記走査サイリスタにおける前記第4端子は、前記第1クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第4端子は、前記第2クロック端子に共通接続され、奇数段の前記走査サイリスタにおける前記第2制御端子と偶数段の前記走査サイリスタにおける前記第2制御端子とは、ダイオードを介してそれぞれ接続されている。第3の発明のプリントヘッドは、前記第1の発明における発光サイリスタアレイと、前記第2の発明の駆動装置とを備えている。第4の発明の画像形成装置は、前記第3の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成する構成になっている。本発明の内の第1の発明の駆動回路、第2の発明の駆動装置、及び第3の発明のプリントヘッドによれば、スイッチ素子及び分圧抵抗を用いた駆動回路により、発光サイリスタアレイを駆動するようにしたので、多数の発光サイリスタが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を、非発光時における共通端子の電位を分圧抵抗で分圧することで、軽減することが可能となる。これにより、プリントヘッドにより露光駆動される像担持体の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。第4の発明の画像形成装置によれば、前記第3の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。実施例1の画像形成装置図2は、本発明の実施例1における画像形成装置を示す概略の構成図である。この画像形成装置1は、被駆動素子例えば、発光素子として3端子発光サイリスタを用いた発光サイリスタアレイを有する半導体複合装置を備えた露光装置例えば、プリントヘッドが搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラックK、イエローY、マゼンタM及びシアンCの各色の画像を各々に形成する4つのプロセスユニット10-1~10-4を有し、これらが記録媒体例えば、用紙20の搬送経路の上流側から順に配置されている。各プロセスユニット10-1~10-4の内部構成は共通しているため、例えば、マゼンタのプロセスユニット10-3を例にとり、これらの内部構成を説明する。プロセスユニット10-3には、像担持体としての感光体例えば、感光体ドラム11が図2中の矢印方向に回転可能に配置されている。感光体ドラム11の周囲には、この回転方向の上流側から順に、感光体ドラム11の表面に電荷を供給して帯電させる帯電装置12と、帯電された感光体ドラム11の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド13が配設されている。更に、静電潜像が形成された感光体ドラム11の表面に、マゼンタ所定色のトナーを付着させて顕像を発生させる現像器14と、感光体ドラム11上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置15とが配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達されて回転する。画像形成装置1の下部には、用紙20を堆積した状態で収納する用紙カセット21が装着され、その上方に、用紙20を1枚ずつ分離させて搬送するためのホッピングローラ22が配設されている。用紙20の搬送方向におけるホッピングローラ22の下流側には、ピンチローラ23,24に用紙20を挟持することによってこの用紙20を搬送する搬送ローラ25と、用紙20の斜行を修正し、プロセスユニット10-1に搬送するレジストローラ26とが配設されている。これらのホッピングローラ22、搬送ローラ25及びレジストローラ26は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。プロセスユニット10-1~10-4の各感光体ドラム11に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ27が配設されている。各転写ローラ27には、感光体ドラム11上に付着されたトナーによる顕像を用紙20に転写する転写時に、各感光体ドラム11の表面電位とこれら各転写ローラ27の表面電位に電位差を持たせるための電位が印加されている。プロセスユニット10-4の下流には、定着器28が配設されている。定着器28は、加熱ローラとバックアップローラとを有し、用紙20上に転写されたトナーを加圧加熱することによって定着する装置であり、この下流に、排出ローラ29,30、排出部のピンチローラ31,32、及び用紙スタッカ部33が設けられている。排出ローラ29,30は、定着器28から排出された用紙20を、排出部のピンチローラ31,32と共に挟持し、用紙スタッカ部33に搬送する。これらの定着器28及び排出ローラ29等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。このように構成される画像記録装置1は、次のように動作する。先ず、用紙カセット21に堆積した状態で収納されている用紙20が、ホッピングローラ22によって、上から1枚ずつ分離されて搬送される。続いて、この用紙20は、搬送ローラ25、レジストローラ26及びピンチローラ23,24に挟持されて、プロセスユニット10-1の感光体ドラム11と転写ローラ27の間に搬送される。その後、用紙20は、感光体ドラム11及び転写ローラ27に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム10-1の回転によって搬送される。同様にして、用紙20は、順次プロセスユニット10-2~10-4を通過し、その通過過程で、各プリントヘッド13により形成された静電潜像を各現像器14によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。このようにして記録面上に各色のトナー像が重ね合わされた後、定着器28によってトナー像が定着された用紙20は、排出ローラ29,30及びピンチローラ31,32に挟持されて、画像形成装置1の外部の用紙スタッカ部33に排出される。以上の過程を経て、カラー画像が用紙20上に形成される。実施例1のプリントヘッド図3は、図2中のプリントヘッド13の構成を示す概略の断面図である。図4は、図3中の基板ユニットを示す斜視図である。図3に示すプリントヘッド13は、ベース部材13aを有し、このベース部材13a上に、図4に示す基板ユニットが固定されている。基板ユニットは、ベース部材13a上に固定されるプリント配線板13bと、このプリント配線板13b上に接着剤等で固定された複数の半導体集積回路以下ICという。チップ13cとにより構成されている。各ICチップ13cには、自己走査部としての走査回路部100が集積され、更にこの上に、発光素子列例えば、発光サイリスタアレイが略直線状に配列された主発光部200が配置されている。各ICチップ13cにおける図示しない複数の端子と、プリント配線板13b上の図示しない配線パッドとは、ボンディングワイヤ13hにより電気的に接続されている。複数のICチップ13cにおける主発光部200上には、柱状の光学素子を多数配列してなるレンズアレイ例えば、ロッドレンズアレイ13dが配置され、このロッドレンズアレイ13dがホルダ13eにより固定されている。ベース部材13a、プリント配線板13b及びホルダ13eは、クランプ部材13f,13gにより固定されている。実施例1のプリンタ制御回路図5は、図2の画像形成装置1におけるプリンタ制御回路の概略の構成を示すブロック図である。この図5では、説明を簡単にするために、1つのプロセスユニット例えば、マゼンタのプロセスユニット10-3を制御するための構成が示されている。図5に示すプリンタ制御回路は、画像形成装置1における印刷部の内部に配設された印刷制御部40を有している。印刷制御部40は、マイクロプロセッサ、読み出し専用メモリROM、随時読み書き可能なメモリRAM、信号の入出力を行う入出力ポート、及びタイマ等によって構成され、図示しない上位コントローラからの制御信号SGl、及びビデオ信号ドットマップデータを一次元的に配列したものSG2等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部40には、各プロセスユニット10-1~10-4のプリントヘッド13、定着器28のヒータ28a、ドライバ41,43、用紙吸入口センサ45、用紙排出口センサ46、用紙残量センサ47、用紙サイズセンサ48、定着器用温度センサ49、帯電用高圧電源50、及び転写用高圧電源51等が接続されている。ドライバ41には現像転写プロセス用モータPM42が、ドライバ43には用紙送りモータPM44が、帯電用高圧電源50には現像器14が、転写用高圧電源51には転写ローラ27が、それぞれ接続されている。このような構成のプリンタ制御回路では、次のような動作を行う。印刷制御部40は、上位コントローラからの制御信号SGlによって印刷指示を受信すると、先ず、温度センサ49によって定着器28内のヒータ28aが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ28aに通電し、使用可能な温度まで定着器28を加熱する。次に、ドライバ41を介して現像転写プロセス用モータ42を回転させ、同時にチャージ信号SGCによって帯電用高圧電源50をオン状態にし、現像器14の帯電を行う。そして、セットされている図2中の用紙20の有無及び種類が用紙残量センサ47及び用紙サイズセンサ48によって検出され、その用紙20に合った用紙送りが開始される。ここで、用紙送りモータ44はドライバ43を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ45が検知するまで、セットされた用紙20を予め設定された量だけ送る。続いて、正回転させて用紙20をプリンタ内部の印刷機構内に搬送する。印刷制御部40は、用紙20が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号SG3主走査同期信号、副走査同期信号を含む。を送信し、ビデオ信号SG2を受信する。画像処理部においてページ毎に編集され、印刷制御部40に受信されたビデオ信号SG2は、印刷データとして各プリントヘッド13に転送される。各プリントヘッド13は、それぞれ1ドットピクセルの印刷のために設けられた走査回路部100及び主発光部200を有している。ビデオ信号SG2の送受信は、印刷ライン毎に行われる。各プリントヘッド13によって印刷される情報は、負電位に帯電された図2中の各感光体ドラム11上において電位の上昇したドットとして潜像化される。そして、現像器14において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。その後、トナー像は転写ローラ27へ送られ、一方、転写信号SG4によって正電位に転写用高圧電源51がオン状態になり、転写ローラ27は感光体ドラム11と転写ローラ27との間隔を通過する用紙20上にトナー像を転写する。転写されたトナー像を有する用紙20は、ヒータ28aを内蔵する定着器28に当接して搬送され、この定着器28の熱によって用紙20に定着される。この定着された画像を有する用紙20は、更に搬送されてプリンタの印刷機構から用紙排出口センサ46を通過してプリンタ外部へ排出される。印刷制御部40は、用紙サイズセンサ48、及び用紙吸入口センサ45の検知に対応して、用紙20が転写ローラ27を通過している間だけ転写用高圧電源51からの電圧を転写ローラ27に印加する。印刷が終了し、用紙20が用紙排出口センサ46を通過すると、帯電用高圧電源50による現像器14への電圧の印加を終了し、同時に現像転写プロセス用モータ42の回転を停止させる。以後、上記の動作を繰り返す。実施例1のプリントヘッド図6は、本発明の実施例1における図5中のプリントヘッド13の概略の構成を示すブロック図である。プリントヘッド13は、図4中のICチップ13cに形成された主発光部200と、この主発光部200を駆動する駆動装置52とを備えている。駆動装置52は、図4中のICチップ13cに形成され、2相の第1クロック信号このクロック信号を以下単にクロックという。及び第2クロックに基づき主発光部200を走査するための信号を複数の出力端子Q1~Qnから出力する走査回路部100と、主発光部200の共通端子INを高論理レベル以下Hレベルという。又は低論理レベル以下Lレベルという。に駆動するためのデータ駆動部60と、走査回路部100を駆動するための第1クロック及び第2クロックを生成して第1クロック端子CK1及び第2クロック端子CK2からそれぞれ出力するクロック駆動回路70とを有している。走査回路部100により走査される主発光部200は、発光素子としての例えば複数段の正極ゲート型3端子サイリスタであるPゲート型発光サイリスタ210=210-1~210-n,により構成されている。各発光サイリスタ210は、第1端子例えば、アノード、第2端子例えば、カソード、及び第1制御端子例えば、ゲートを有し、アノードが第1電源例えば、3.3Vの電源電圧VDDを供給するVDD電源に接続され、カソードがデータ信号以下単にデータという。としての駆動電流Ioutを流す共通端子INを介してデータ駆動部60に接続され、ゲートが走査回路部100の各出力端子Q1~Qnに接続されている。各発光サイリスタ210は、アノードカソード間に電源電圧VDDが印加された状態で、ゲートにトリガ信号例えば、トリガ電流が流れると、アノードカソード間がオン状態になってカソード電流が流れ、発光する素子である。図1は、本発明の実施例1における図6のプリントヘッド13の構成を示す回路図である。この図1のプリントヘッド13では、駆動装置52を構成するデータ駆動部60、クロック駆動回路70及び走査回路部100の内、走査回路部100がプリントヘッド13内に配置されているが、データ駆動部60及びクロック駆動回路70が印刷制御部40内に配置された構成例が示されている。なお、データ駆動部60及びクロック駆動回路70は、図6に示すように、プリントヘッド13の内部に配置しても良い。図1に示すプリントヘッド13は、図4中のICチップ13cに形成された走査回路部100及び主発光部200を有し、これらが複数の接続ケーブル80=80-1~80-3及び複数の接続コネクタ90=90-1~90-6を介して、複数のデータ駆動部60及びクロック駆動回路70にそれぞれ接続されている。主発光部200を構成する複数段の発光サイリスタ210=210-1~210-nは、アノードがVDD電源に接続され、カソードが共通端子INを介して接続コネクタ90-4に接続され、ゲートが走査回路部100の各出力端子Q1~Qnに接続されている。発光サイリスタ210-1~210-n,の総数は、例えば、A4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なプリントヘッド13の場合、4992個であり、これらが配列されることになる。走査回路部100は、クロック駆動回路70から第1、第2クロック端子CK1,CK2、接続コネクタ90-2,90-3、接続ケーブル80-2,80-3、及び接続コネクタ90-5,90-6を介して供給される2相の第1クロックC1及び第2クロックC2により駆動され、主発光部200にトリガ電流を流してオン/オフ動作させる回路である。この走査回路部100は、複数段の3端子サイリスタ例えば、PNPNの4層からなるPゲート型の走査サイリスタ110=110-1~110-n、例えばn=4992と、複数段のダイオード120=120-2~120-nと、複数の抵抗130=130-2~130-nとを有し、自己走査型シフトレジスタにより構成されている。各段の走査サイリスタ110=110-1~110-nは、第3端子例えば、アノード、第4端子例えば、カソード、及び第2制御端子例えば、ゲートを有し、アノードが、VDD電源に接続され、ゲートが、各出力端子Q1~Qnを介して各段の発光サイリスタ210のゲートに接続されると共に、各抵抗130=130-1~130-nを介して第2電源例えば、接地電位に保持されたグランドGNDに接続されている。奇数段の走査サイリスタ110-1,110-3,,110-n-1のカソードは、抵抗141を介して、接続コネクタ90-5に接続されている。偶数段の走査サイリスタ110-2,110-4,,110-nのカソードは、抵抗142を介して、接続コネクタ90-6に接続されている。初段の走査サイリスタ110-1のゲートは、ダイオード120-1のカソードアノードを介して接続コネクタ90-6に接続されている。初段から最終段までの走査サイリスタ110-1~110-nにおいて、前段の走査サイリスタ110のゲートと、後段の走査サイリスタ110のゲートとの間は、各ダイオード120=120-2~120-nのアノードカソードを介して、それぞれ接続されている。各ダイオード120は、走査サイリスタ110-1~110-nが順次オンする時の走査方向例えば、図1において右方向を決定するために設けられている。各段の走査サイリスタ110と各段の発光サイリスタ210とは、半導体素子として同様なレイヤ構造を有し、且つ同様な回路動作を行うものであるが、各段の発光サイリスタ210は、主として発光機能を用いるものであるのに対して、各段の走査サイリスタ110においては、発光機能を必要とされないので、その上層をメタル膜等の非透光性材料で覆うことで遮光して用いられる。走査回路部100では、クロック駆動回路70から第1及び第2クロック端子CK1,CK2を介して供給される2相の第1及び第2クロックC1,C2に基づき、走査サイリスタ110-1~110-nが択一的にオン状態となり、このオン状態が主発光部200に伝達され、発光サイリスタ210-1~210-nの内から発光すべき発光サイリスタ210-1~210-nを指令する働きをする。この走査回路部100において、オン状態となる各段の走査サイリスタ110のオン状態が、2相の第1及び第2クロックC1,C2毎に隣接の走査サイリスタ110に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。なお、図1中の破線で囲んで示す100aは、走査回路部100及び主発光部200の単位回路である。走査回路部100及び主発光部200は、その単位回路100aがn段接続された構成になっている。主発光部200に接続された複数のデータ駆動部60は、駆動指令信号である制御信号DRVONを生成し、複数の主発光部200を時分割駆動するためのデータとしての駆動電流Ioutを共通端子INに流す回路である。走査回路部100に接続されたクロック駆動回路70は、走査回路部100に供給するための2相の第1、第2クロックC1,C2を第1、第2クロック端子CK1,CK2から出力する回路である。図1においては、説明を簡略化するために1個のデータ駆動部60のみが図示されている。複数の主発光部200は、例えば、総数4992個の発光サイリスタ210-1~210-n,を有し、これらの発光サイリスタ210-1~210-n,が複数の発光サイリスタ210-1~210-nの組にグループ化され、各グループ毎に設けられたデータ駆動部60によって、それらが同時並行的に分割駆動が行われる構成になっている。一例として典型的な設計例を挙げると、発光サイリスタ210=210-1~210-nを192個配列してアレイ化した主発光部200のチップを図4中のプリント配線板13b上に26個整列する。これにより、プリントヘッド13に必要な総数4992個の発光サイリスタ210-1~210-n,を構成している。この際、データ駆動部60は前記26個の主発光部200に対応して設けられ、これらのデータ駆動部60における出力端子の総数は26である。一方、クロック駆動回路70は、アレイ化した走査回路部100のチップを駆動するものであるが、プリントヘッド13の高速動作のためには、走査回路部100毎に設けることが好ましい。しかし、プリントヘッド13のデータ転送が低速で良い場合には、第1、第2クロック端子CK1,CK2と複数の走査回路部100とを並列に接続することで、その回路を共用することができる。データ駆動部60は、制御信号DRVONを生成するデータ制御回路61と、その制御信号DRVONに基づき主発光部200を駆動する駆動回路としてのデータ駆動回路62とを有している。データ駆動回路62は、ノードNとグランドGNDとの間に接続され、制御信号DRVONに基づきオン/オフ動作してノードNをH/Lレベルに駆動するスイッチ素子例えば、NチャネルMOSトランジスタ、以下NMOSという。63と、VDD電源とノードNとの間に接続された第1分圧抵抗64と、ノードNとグランドGNDとの間に接続された第2分圧抵抗65とを有している。ノードNは、抵抗66を介してデータ端子DAに接続され、このデータ端子DAが、接続コネクタ90-1、接続ケーブル80-1、及びプリントヘッド13側の接続コネクタ90-3を介して共通端子INに接続されている。例えば、データ制御回路61から出力される制御信号DRVONがLレベルの場合、NMOS63がオフ状態となり、分圧抵抗64の働きにより、抵抗66を介してデータ端子DAがHレベルとなる。このHレベルの電位は、VDD電源とグランドGNDとの間の電圧を分圧抵抗64と分圧抵抗65とで分圧した値となる。この時、データ端子DAをHレベルとすることで、発光サイリスタ210=210-1~210-nのアノードカソード間電圧が低下し、この発光サイリスタ210-1~210-nを全て非発光状態にできる。これに対し、制御信号DRVONがHレベルの場合、NMOS63がオン状態となり、分圧抵抗65を介してデータ端子DAの電位が略GND電位にまで降下する。そのため、発光サイリスタ210=210-1~210-nがオフ状態である場合には、接続コネクタ90-1、接続ケーブル80-1、接続コネクタ90-4、及び共通端子INを介して、発光サイリスタ210-1~210-nのカソード電位がLレベルになる。これにより、発光サイリスタ210-1~210-nのアノードカソード間には、電源電圧VDDと略等しい電圧が印加される。これらのデータ駆動部60及びクロック駆動回路70に使用されるVDD電源は、主発光部200及び走査回路部100で使用されるVDD電源と同一であり、例えば、電源電圧VDDが3.3Vである。実施例1の発光サイリスタ図7a~cは、図1中の発光サイリスタ210を示す構成図である。図7aは、発光サイリスタ210の回路シンボルを示し、アノードA、カソードK、及びゲートGの3つの端子を有している。図7bは、発光サイリスタ210の断面構造を示す図である。発光サイリスタ210は、例えば、公知のMO-CVDMetalOrganicChemicalVaporDeposition法により、P型GaAsウェハ基材211の上層に、所定の結晶をエピタキシャル成長させることで製造される。即ち、P型GaAsウェハ基材211の上層に、AlGaAs材料にP型不純物を含ませたP型層212と、N型不純物を含ませ成層したN型層213と、P型不純物を含ませたP型層214と、N型不純物を含ませ成層したN型層215と、を順に積層させたPNPNの4層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。前記エッチングの過程で、P型層214の一部の領域を露出させ、この領域に金属配線を形成してゲートGを形成する。同様に、最上層となるN型層215の一部の領域を露出させ、この領域の一部に金属配線を形成してカソードKを形成する。その後、P型GaAsウェハ基材211の底面に金属電極を形成して、アノードAを形成する。なお、図1中の走査サイリスタ110は、発光サイリスタ210の内部構造と同一である。図7cは、図7bと対比させて描いた発光サイリスタ210の等価回路図である。発光サイリスタ210は、PNPトランジスタ以下PNPTRという。221と、NPNトランジスタ以下NPNTRという。222とにより構成されている。PNPTR221のエミッタが発光サイリスタ210のアノードAに相当し、NPNTR222のベースが発光サイリスタ210のゲートGに相当し、NPNTR222のエミッタが発光サイリスタ210のカソードKに相当している。PNPTR221のコレクタは、NPNTR222のベースに接続され、PNPTR221のベースが、NPNTR222のコレクタに接続されている。なお、図7に示した発光サイリスタ210では、GaAsウェハ基材211上にAlGaAs層を構成したものであるが、これに限定されるものではなく、GaP、GaAsP、AlGaInP、InGaAsP等といった材料を用いるものであっても良い。あるいは、シリコン基板やサファイヤ基板上にGaNやAlGaN、InGaN等といった材料を成膜したものであっても良い。実施例1のプリントヘッドの概略動作図1のプリントヘッド13において、クロック駆動回路70から出力される第1、第2クロックC1,C2の内、第1クロックC1がLレベルになると、これがクロック端子CK1から出力される。この第1クロックC1は、接続コネクタ90-2、接続ケーブル80-2、接続コネクタ90-5、及び抵抗141を介して、走査サイリスタ110-1のカソードへ供給されるので、このカソードがLレベルになる。第2クロックC2がHレベルになると、これがクロック端子CK2から出力される。この第2クロックC2は、接続コネクタ90-3、接続ケーブル80-3、接続コネクタ90-6、及びダイオード120-1を介して走査サイリスタ110-1のゲートへ供給されるので、このゲートがHレベルになる。これにより、走査サイリスタ110-1のゲートカソード間にトリガ電流が流れ、この走査サイリスタ110-1がオン状態になって走査回路部100がシフト動作を開始し、次段以降の走査サイリスタ110-2~110-nのゲートが順にHレベルになって順次オンして行く。発光サイリスタ210-1~210-nの動作を考えるにあたり、走査サイリスタ110-1~110-nのオンしている走査サイリスタ例えば、110-2に着目すると、そのゲートが電源電圧VDDに略等しいHレベルになっている。発光サイリスタ210-2のアノードはVDD電源に接続されており、そのカソードがLレベルにされると、発光サイリスタ210-2のアノードカソード間には電圧が印加される。一方、走査サイリスタ110-2のゲートと、発光サイリスタ210-2のゲートとは、それぞれ接続されているため、走査サイリスタ110-2のゲートと発光サイリスタ210-2のゲートとが同電位となる。この時、発光指令されている発光サイリスタ210-2のゲートのみが選択的にHレベルにされるので、この発光サイリスタ210-2のゲートからカソード間にトリガ電流を生じ、発光サイリスタ210-2がターンオンすることになる。この際、発光サイリスタ210-2のカソードに流れる電流は、データ端子DAに流入する電流即ち、駆動電流Ioutであって、その発光サイリスタ210-2が発光状態となって駆動電流Ioutの値に応じた発光出力を生じる。実施例1のプリントヘッドの詳細動作図8は、図1のプリントヘッド13の詳細な動作を示すタイミングチャートである。この図8では、図2の画像形成装置1での印刷動作時における1ライン走査において、図1の発光サイリスタ210-1~210-n例えば、n=6,を順次点灯させる場合の動作波形が示されている。本実施例1のように、走査サイリスタ110を用いた走査回路部100の場合、クロック端子CK1,CK2から供給される2相のクロックC1,C2が用いられ、この2相のクロックC1,C2は、クロック駆動回路70から出力される。図8のタイミングチャートにおいて、時刻t1前の左端部aに示す状態においては、クロック端子CK1,CK2から出力されるクロックC1,C2がHレベルになる。このクロックC1,C2のHレベルは、走査回路部100側の抵抗141,142を介して、奇数段の走査サイリスタ110-1,110-3,,110-n-1のカソードへ送られると共に、偶数段の走査サイリスタ110-2,110-4,,110-nのカソードへ送られる。そのため、奇数段の走査サイリスタ110-1,110-3,,110-n-1の組のアノードカソード間電圧が略ゼロとなり、そのカソード電流が遮断されて奇数段の走査サイリスタ110-1,110-3,,110-n-1の組がオフ状態になる。同様に、偶数段の走査サイリスタ110-2,110-4,,110-nの組のアノードカソード間電圧も略ゼロとなり、そのカソード電流が遮断されて偶数段の走査サイリスタ110-2,110-4,,110-nの組もオフ状態になる。これにより、走査回路部100の全ての走査サイリスタ110-1~110-nがオフ状態になっている。又、時刻t1前の左端部aに示す状態において、データ制御回路61から出力される制御信号DRVONは、Lレベルとなっており、NMOS63がオフ状態で、データ端子DAがHレベルになる。そのため、共通端子INを介して発光サイリスタ210=210-1~210-nのカソードがHレベルであり、発光サイリスタ210=210-1~210-nのアノードが電源電圧VDDであるので、そのアノードカソード間電圧が低下して、カソード電流が遮断される。これにより、発光サイリスタ210-1~210-nもまたオフ状態になる。以下、1初段1段目走査サイリスタ110-1のターンオン過程22段目走査サイリスタ110-2のターンオン過程について説明する。1初段1段目走査サイリスタ110-1のターンオン過程図8の時刻t1において、クロック端子CK1から出力されるクロックC1は、b部に示すようにLレベルに立ち下がる。この時、クロック端子CK2から出力されるクロックC2は、Hレベルであるので、このHレベルがダイオード120-1を順方向に通り、次いで走査サイリスタ110-1のゲートカソード間を順方向に通り、Lレベルであるクロック端子CKlに至る経路にトリガ電流を生じる。これにより、走査サイリスタ110-1がターンオンする。時刻t2において、データ制御回路61から出力される制御信号DRVONがHレベルに立ち上がり、この制御信号DRVONがデータ駆動回路62に入力される。すると、NMOS63がオンし、抵抗66を介してデータ端子DAがLレベルに遷移する。これにより、発光サイリスタ210-1のアノードカソード間には、電源電圧VDDと略等しい電圧が印加される。この時、走査サイリスタ110-1がオンしているので、この走査サイリスタ110-1のゲート電位は、電源電圧VDDに略等しい電位になっている。走査サイリスタ110-1と発光サイリスタ210-1とは、ゲート電位を共有しており、この時オン状態にある走査サイリスタ110-1のゲート電位は、電源電圧VDDに略等しい。前記データ端子DAがLレベルになると、発光サイリスタ210-1のカソード電位もまたLレベル略0Vであり、その発光サイリスタ210-1のゲートカソード間には、電圧が印加されてゲート電流を生じ、発光サイリスタ210-1がターンオンする。その結果、発光サイリスタ210-1のカソードには、c部に示すように、駆動電流Ioutを生じ、この駆動電流Ioutの値に応じた発光出力を生じる。時刻t3において、制御信号DRVONがLレベルに立ち下がり、このLレベルがデータ駆動回路62に入力され、NMOS63がオフする。すると、データ端子DAがHレベルに遷移し、発光サイリスタ210-1のアノードカソード間電圧が低下する。これにより、カソード電流経路が遮断され、発光サイリスタ210-1がオフして、d部に示すように、駆動電流Ioutは略ゼロとなる。本実施例1では、発光サイリスタ210-1を発光させて、図2中の感光体ドラム11上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ioutの値に応じて定まる発光サイリスタ210による発光出力発光パワーと露光時間=t3-t2との積であり、発光サイリスタ210-1等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を素子毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ210-1を発光させる必要のない場合には、時刻t2から時刻t3の間の制御信号DRVONをLレベルのままとする。このように、制御信号DRVONによって発光サイリスタ210の発光の有無もまた制御することができる。22段目走査サイリスタ110-2のターンオン過程時刻t4において、クロック端子CK2から出力されるクロックC2は、e部に示すように、Lレベルに立ち下がる。時刻t4の直前において、走査サイリスタ110-1はオン状態にあり、ゲートがHレベルになっている。このHレベルは、ダイオード120-2により、走査サイリスタ110-2のゲートに伝達され、この走査サイリスタ110-2のゲートカソード間を通り、クロック端子CK2に流入するゲート電流を生じる。この結果、走査サイリスタ110-2がターンオンする。時刻t5において、f部に示すように、クロック端子CK1から出力されるクロックC1が、Hレベルに立ち上がる。これにより、走査サイリスタ110-1のカソード電流の経路が遮断され、この走査サイリスタ110-1はターンオフする。時刻t6において、制御信号DRVONがHレベルに立ち上がり、データ端子DAはLレベルに遷移する。データ端子DAがLレベルに遷移すると、発光サイリスタ210-2のアノードカソード間には、電源電圧VDDと略等しい電圧が印加される。この時刻t6において、走査サイリスタ110-2は、オン状態にあり、走査サイリスタ110-1が、オフ状態になっている。このように、走査サイリスタ110-2はオンしているので、このゲートとゲート電位を共有している発光サイリスタ210-2はオンする。そのため、発光サイリスタ210-2のカソードには、g部に示すように、駆動電流Ioutを生じ、この駆動電流Ioutの値に応じた発光出力を生じる。時刻t7において、制御信号DRVONがLレベルに立ち下がり、データ端子DAはHレベルに遷移する。これにより、発光サイリスタ210-2のカソード電流経路が遮断され、この発光サイリスタ210-2はオフして、h部に示すように、駆動電流Ioutが略ゼロとなる。以下同様に、クロックC1,C2の遷移によって、走査サイリスタ110-2~110-nを順次オンすることができる。このように、走査サイリスタ110-1~110-nの順次オン毎に、Hレベルの制御信号DRVONを与えることで、発光サイリスタ210-1~210-nを選択的に発光/非発光とすることができる。実施例1と比較例との構成の対比図9a、bは、実施例1の図1中のデータ駆動部60と比較例との構成の対比を示す回路図であり、同図aは図1中のデータ駆動部60の回路図、及び、同図bは比較例を示す回路図である。実施例1のデータ駆動部60に対応する比較例のデータ駆動部60Aでは、データ制御回路61を有し、この出力側に、相補形MOSトランジスタからなるインバータ以下CMOSインバータという。が接続されている。CMOSインバータは、NMOS63及びPチャネルMOSトランジスタ以下PMOSという。67を有し、これらがVDD電源とグランドGNDとの間に直列に接続されている。NMOS63のゲート及びPMOS67のゲートは、データ制御回路61の出力側に共通に接続され、そのNMOS63のドレイン及びPMOS67のドレインに、ノードNを介して、抵抗66が共通に接続されている。NMOS63及びPMOS67からなるCMOSインバータは、データ制御回路61から出力される制御信号DRVONを反転し、抵抗66を介してデータ端子DAを駆動する構成になっている。図9aに示す実施例1のデータ駆動部60では、図9bに示す比較例のデータ駆動部60A中のPMOS67を削除し、これに代えて、分圧抵抗64,65を設けた構成になっている。そのため、実施例1のデータ駆動部60では、データ端子DAのLレベル電位が、比較例のデータ端子DAと略等しい。一方、Hレベルにおいて、比較例が電源電圧VDDの電位に略等しいのに対して、実施例1では、電源電圧VDDの電位を分圧抵抗64,65で分圧した、電源電圧VDDより低い電位となる。比較例のデータ駆動部の動作説明図10a、bは、比較例のデータ駆動部60Aにおける動作を説明する図であり、同図aは模式的な回路図、及び同図bは同図aの動作波形図である。図10aにおいて、比較例のデータ駆動部60Aにおける出力側のデータ端子DAには、プリントヘッド13Aが接続されている。プリントヘッド13Aは、簡略化してモデル化した等価回路として図示されている。プリントヘッド13Aには、走査回路部100Aによりゲートが駆動される発光サイリスタ210が設けられている。発光サイリスタ210は、複数の発光サイリスタ210-1~210-nのアノード及びカソードが並列接続されているものを代表として1素子として表現されている。発光サイリスタ210のアノード及びカソードには、これと並列にコンデンサ210a静電容量値Cjが接続されている。コンデンサ210aは、発光サイリスタ210のアノード及びカソードに生じる静電容量がモデル化して示されている。ここで、発光サイリスタ210-1~210-nのアノード及びカソードに生じる静電容量は、各発光サイリスタ210においては比較的小さいが、発光サイリスタ210-1~210-nの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、n=192とする場合、発光サイリスタ210-1~210-nの全体においては、1素子だけの場合の192倍に達する大きな静電容量値Cjとなってしまう。図10a中の発光サイリスタ210は、複数の発光サイリスタ210-1~210-nをモデル化したものであり、そのアノードがVDD電源に接続され、カソードがデータ駆動部60Aのデータ端子DAに接続されている。又、コンデンサ210aの両端は、発光サイリスタ210のアノード及びカソードにそれぞれ接続されている。図10bにおける波形図は、各部の駆動波形制御信号DRVON、ノードN、データ端子DA、発光サイリスタ210に流れるサイリスタ電流If、発光パワーPoを示すものであって、発光サイリスタ210-1~210-nのアノード及びカソードに生じる静電容量Cjに起因して生じる課題を説明するものである。図10bにおける左端の時刻t1の状態において、制御信号DRVONはLレベルである。このLレベルは、NMOS63及びPMOS67で構成されるCMOSインバータにて反転され、このCMOSインバータの出力側のノードNの電位がHレベル≒電源電圧VDDとなる。このため、データ端子DAの電位も電源電圧VDDの電位に略等しく、発光サイリスタ210のカソード電位となる。この結果、発光サイリスタ210は、オフ状態となる。なお、データ端子DAの波形に破線で示されているのは、グランドGNDの電位である。時刻t2において、制御信号DRVONがHレベルに立ち上がる。これにより、a部に示すように、データ端子DAの波形が立ち下がってLレベルになる。次いで、データ端子DAの波形のb部に示すように、データ端子DAの電位も立ち下がる。前述したように、データ端子DAとグランドGND間には、コンデンサ210aが接続されており、その静電容量値Cjは、典型的な設計例のように、n=192とする場合には、発光サイリスタ1素子だけの場合の192倍に達する大きな静電容量値Cjとなってしまう。この結果、その立ち下がり時間Tfは、抵抗66の抵抗値ROと、コンデンサ210aの静電容量値Cjに応じて定まる。NMOS63のオン抵抗を無視して考えると、立ち下がり時間Tfは、Tf∝RO×Cjとなる。前述したように、コンデンサ210aの静電容量値Cjは、発光サイリスタ210-1~210-nのアノードカソード間容量を合算したものであり、その静電容量値Cjは、非常に大きなものとなる。一方、抵抗66の抵抗値ROは、発光サイリスタ210のサイリスタ電流Ifを定めるための電流制限抵抗として働くため、その抵抗値ROを小さくすることができず、その結果、立ち下がり時間Tfは、大きなものとならざるを得ない。図10bのb部に示すように、データ端子DAの波形が、立ち下がり時間Tfの後に、電源電圧VDDから電圧Vf=発光サイリスタ210のオン電圧分降下すると、発光サイリスタ210のアノードカソード間電圧はVfとなる。この時、発光サイリスタ210はオンして、サイリスタ電流Ifの波形に示すように、発光サイリスタ210には順電流が流れ、c部に示すように、サイリスタ電流Ifの波形が立ち上がる。この時のサイリスタ電流Ifの波形の立ち上がり遅延時間は、Tdlである。又、サイリスタ電流Ifによって発光サイリスタ21が発光し、d部に示すように、発光出力を示す発光パワーPoの波形が立ち上がる。更に、時刻t3において、制御信号DRVONの波形が立ち下がると、e部に示すように、データ端子DAの波形が立ち上がる。これにより、データ端子DAの波形が、f部に示すように立ち上がる。この時、時刻t3よりも時間Trだけ遅れて、データ端子DAの波形が電源電圧VDDよりもオン電圧Vf分低い電位を超えて上昇すると、発光サイリスタ210のアノードカソード間電圧は、オン電圧Vf以下となる。すると、発光サイリスタ210がターンオフして、サイリスタ電流Ifは、g部に示すように、立ち下がる。又、サイリスタ電流Ifが立ち下がることで、発光サイリスタ210は非発光状態となり、h部に示すように、発光パワーPoの波形が立ち下がる。図10bにおいては、電源電圧VDDは、発光サイリスタ210のオン電圧Vfよりも十分大きく設定されているので、データ端子DAの波形に示したように、Tf>Trとなる。そのため,サイリスタ電流Ifの波形の遅延時間についても、Tdl>Td2となり、発光サイリスタ210における発光パワーPoの波形の遅延時間についても、Td3>Td4となる。そのため、実質的な発光出力時間について考えると、本来t3-t2時間であるべきものが、Td3-Td4時間分だけ減少し、プリントヘッド13Aにより露光駆動される図2中の感光体ドラム11の露光エネルギー量も前記時間の減少分だけ低下してしまうことになり、印刷動作を高速化するうえでの妨げとなっていた。実施例1のデータ駆動部の動作説明図11a、bは、実施例1のデータ駆動部60における動作を説明する図であり、同図aは模式的な回路図、及び同図bは同図aの動作波形図である。この図11a、bにおいて、比較例を示す図10a、b中の要素と共通の要素には共通の符号が付されている。図11aにおいて、実施例1のデータ駆動部60における出力側のデータ端子DAには、プリントヘッド13が接続されている。プリントヘッド13は、簡略化してモデル化した等価回路として図示されている。プリントヘッド13には、走査回路部100によりゲートが駆動される発光サイリスタ210が設けられている。発光サイリスタ210は、複数の発光サイリスタ210-1~210-nのアノード及びカソードが並列接続されているものを代表として1素子として表現されている。発光サイリスタ210のアノード及びカソードには、これと並列にコンデンサ210a静電容量値Cjが接続されている。コンデンサ210aは、発光サイリスタ210のアノード及びカソードに生じる静電容量がモデル化して示されている。前述したように、発光サイリスタ210-1~210-nのアノード及びカソードに生じる静電容量は、各発光サイリスタ210においては比較的小さいが、発光サイリスタ210-1~210-nの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、n=192とする場合、発光サイリスタ210-1~210-nの全体においては、1素子だけの場合の192倍に達する大きな静電容量値Cjとなってしまう。図11a中の発光サイリスタ210は、複数の発光サイリスタ210-1~210-nをモデル化したものであり、そのアノードがVDD電源に接続され、カソードがデータ駆動部60のデータ端子DAに接続されている。又、コンデンサ210aの両端は、発光サイリスタ210のアノード及びカソードにそれぞれ接続されている。図11bにおける波形図は、各部の駆動波形制御信号DRVON、ノードN、データ端子DA、発光サイリスタ210に流れるサイリスタ電流If、発光パワーPoを示している。図11bにおける左端の時刻t1の状態において、制御信号DRVONはLレベルである。このLレベルは、NMOS63のゲートに入力されてこのNMOS63がオフ状態になり、ドレイン側のノードNがHレベルになる。ノードNの電位は、電源電圧VDDとGND電位とを分圧抵抗64及び65で分圧した電位となる。ノードNの電位は、抵抗66を介して、発光サイリスタ210のカソード電位となる。そのため、ノードNの電位を電源電圧VDD-発光サイリスタ210の閾値電圧Vfよりも高くなるように設定することで、発光サイリスタ210をオフ状態にできる。時刻t2において、制御信号DRVONがHレベルに立ち上がると、NMOS63がオン状態になり、このNMOS63のドレイン側のノードNが、a部に示すように立ち下がってLレベルになる。すると、抵抗66を介して、データ端子DAの電位も、b部に示すように、立ち下がってLレベルになる。前述したように、データ端子DAとグランドGND間には、コンデンサ210aが接続されており、この静電容量は、典型的な設計例のように、n=192とする場合には、発光サイリスタ1素子だけの場合の192倍に達する大きな静電容量値Cjとなってしまう。この結果、データ端子DAの立ち下り時間Tfは、抵抗66の抵抗値ROとコンデンサ210aの静電容量値Cjとに応じて定まる。NMOS63のオン抵抗を無視すると、立ち下がり時間Tfは、Tf∝RO×Cjとなる。前述したように、コンデンサ210aの静電容量値Cjは、発光サイリスタ210-1~210-nのアノードカソード間容量値を合算したものであり、その静電容量値Cjが非常に大きなものとなる。一方、抵抗値ROの抵抗66は、サイリスタ電流Ifを定めるための電流制限抵抗として働く。そのため、抵抗値ROを小さくすることができず、それによりデータ駆動部60の時定数は、大きなものとならざるを得ないところが、データ端子DAの波形に示すように、データ端子DAのHレベルは、電源電圧VDDよりも低く設定されている。そのため、図11bのb部で示すように、データ端子DAの波形は、立ち下がり時間Tfの後に、電源電圧VDDから電圧Vf分降下した電位となって、発光サイリスタ210のアノードカソード間電圧はVf=発光サイリスタ210のオン電圧となる。この時、発光サイリスタ210はオンして、サイリスタ電流Ifの波形に示すように、発光サイリスタ210には、順電流が流れ、c部に示すように、サイリスタ電流Ifの波形が立ち上がる。この時のサイリスタ電流Ifの立ち上がり遅延時間は、Tdlである。サイリスタ電流Ifによって発光サイリスタ210が発光し、d部に示すように、発光パワーPoの波形が立ち上がる。実施例1の図11bと比較例の図10bとを比較して明らかなように、実施例1のデータ駆動部60の構成においては、データ端子DAの波形の立ち下がり時間Tfが小さくなっており、又、サイリスタ電流Ifの立ち上がり遅延時間Td1も小さくなることが判る。時間t3において、制御信号DRVONが立ち下がると、e部に示すように、NMOS63がオフ状態になって、ドレイン側のノードNの波形が立ち上がる。これにより、f部に示すように、抵抗66を介してデータ端子DAの波形が立ち上がる。時刻t3よりも遅延時間Trだけ遅れて、データ端子DAの波形が、電源電圧VDD-発光サイリスタ210のオン電圧Vfにまで上昇すると、発光サイリスタ210のアノードカソード間電圧は、オン電圧Vf以下となる。これにより、発光サイリスタ210はターンオフし、g部に示すように、サイリスタ電流Ifが立ち下がる。サイリスタ電流Ifが立ち下がることで、発光サイリスタ210は非発光状態となり、h部に示すように、発光パワーPoの波形が立ち下がる。図11bにおいては、データ端子DAの波形のHレベルは、電源電圧VDD-発光サイリスタ210のオン電圧Vfよりもわずかに高い程度に設定することで、データ端子DAの波形に示したように、立ち上がり遅延時間Tfと立ち下がり時間Trとは、Tf≒Trとすることができる。そのため、サイリスタ電流Ifの波形の遅延時間についても、立ち上がり遅延時間Td1と立ち下がり遅延時間Td2とは、Td1≒Td2となる。更に、発光サイリスタ210の発光パワーPoの波形についても、立ち上がり遅延時間Td3と立ち下がり遅延時間Td4とは、Td3≒Td4となる。その結果、実質的な発光出力時間について考えると、本来t3―t2時間であるべきものが、それと略等しい発光時間とすることができる。従って、プリントヘッド13により露光駆動される図2中の感光体ドラム11の露光エネルギー量の低下もほとんどなくなり、印刷動作の低下を防止できる。実施例1の変形例図12は、本発明の実施例1におけるデータ駆動部60の変形例を示す回路図であり、図1中の要素と共通の要素には共通の符号が付されている。この変形例のデータ駆動部60Bは、実施例1のデータ制御回路61とは異なる構成のデータ制御回路61Bと、この出力側に接続され、実施例1のデータ駆動回路62とは異なる構成のデータ駆動回路62Bとを備えている。データ制御回路61Bは、負論理の制御信号DRVON-Nを出力する回路である。データ駆動回路62Bは、実施例1のNMOS63に代えて設けられた駆動回路63Bと、この出力側に接続され、実施例1の分圧抵抗64,65及び抵抗66に代えて設けられた分圧回路68とを有している。駆動回路63Bは、実施例1と同様のNMOS63aと、新たに追加されたNMOS63b及びPMOS63cからなるCMOSインバータとを有し、定電流特性を備えるように構成されている。NMOS63b及びPMOS63cのゲートは、データ制御回路61Bの出力側に接続されている。PMOS63cのソースには、図示しない制御電圧発生回路から発生される制御電圧Vclが入力され、このPMOS63cのドレインが、NMOS63bのドレイン及びソースを介してグランドGNDに接続されている。PMOS63cのドレイン及びNMOS63bのドレインには、NMOS63aのゲートが接続されている。NMOS63aのソースは、グランドGNDに接続され、ドレインが分圧回路68に接続されている。分圧回路68は、2つの分圧抵抗64,65を有し、これらがVDD電源とグランドGNDとの間に直列に接続されている。2つの分圧抵抗64,65の接続点は、データ端子DAに接続されている。このような構成のデータ駆動部60Bでは、以下のように動作する。データ制御回路61Bから出力される制御信号DRVON-NがHレベルの場合、PMOS63cがオフすると共にNMOS63bがオンし、NMOS63aのゲート電位はLレベルとなる。これにより、NMOS63aがオフし、データ端子DAはHレベルとなる。データ端子DAの電位は、電源電圧VDDを分圧抵抗64,65で分圧した電位となる。データ端子DAがHレベルの時、図1中の発光サイリスタ210-1~210-nのアノードカソード間電圧は、そのオン電圧よりも小さくなって、その発光サイリスタ210-1~210-nをオフ状態にすることができる。又、制御信号DRVON-NがLレベルの場合、PMOS63cがオンすると共にNMOS63bがオフし、NMOS63bのゲート電位は、制御電圧Vclと略等しいHレベルになる。これにより、NMOS63aはオンするが、この時、制御電圧Vclを適切に設定することで、そのNMOS63aを飽和領域で動作させることができて、そのドレイン電流を定電流特性とすることができる。これにより、駆動回路63Bの出力特性を定電流源に近似したものとすることができる。図1中の発光サイリスタ210の発光出力は、主としてその駆動電流により定まるものであるので、そのデータ駆動回路62Bは、本来、定電流特性を備えていることが望ましい。ところが、実施例1において説明したように、発光サイリスタ210-1~210-nのアノードカソード間の静電容量値Cjの総計は大きいので、それを定電流駆動回路のように等価出力インピーダンスの大きな回路を用いて駆動する場合、電圧波形の遷移時間が大きくなってしまい、特にその駆動電流値が小さい場合にはその影響が著しい。そこで、この図12の変形例の構成においては、分圧抵抗64,65による分圧回路68を備えることで、データ端子DAの電位を事前に、発光サイリスタ210の非発光電位ぎりぎりに設定しておくことで、駆動電圧波形の遷移時間を大幅に短縮できるようになる。このように、分圧回路68を設けた効果は、実施例1の図1のデータ駆動回路62の場合はもちろんのこと、図12のデータ駆動回路62Bのような定電流駆動回路の場合に顕著であり、特に、その駆動電流値が小さくて済む高発光効率の発光サイリスタ210において、より一層の効果が得られる。実施例1の効果本実施例1によれば、次のa、bのような効果がある。a分圧抵抗64,65を用いたデータ駆動部60,60Bにより、発光サイリスタ210=210-1~210-nを駆動するようにしたので、多数の発光サイリスタ210-1~210-nが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を、非発光時におけるデータ端子DAの電位を分圧抵抗64,65で分圧することで、軽減することが可能となる。これにより、プリントヘッド13により露光駆動される感光体ドラム11の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。b本実施例1の画像形成装置1によれば、プリントヘッド13を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置1を提供することができる。即ち、プリントヘッド13を用いることにより、本実施例1のフルカラーの画像形成装置1に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド13を数多く必要とするフルカラーの画像形成装置1において一層大きな効果が得られる。本発明の実施例2における画像形成装置1では、実施例1のプリントヘッド13における正極ゲート型3端子サイリスタ即ち、Pゲート型発光サイリスタである走査サイリスタ110及び発光サイリスタ210に代えて、負極ゲート型3端子サイリスタ即ち、Nゲート型発光サイリスタである走査サイリスタ110C及び発光サイリスタ210Cを用いたプリントヘッド13Cを採用している。以下、実施例1と異なる部分について説明する。実施例2のプリントヘッド図13は、本発明の実施例2におけるプリントヘッド13Cの構成を示す回路図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。本実施例2のプリントヘッド13Cは、実施例1の走査回路部100及び主発光部200とは異なる極性の走査回路部100C及び主発光部200Cを有し、これらが実施例1と同様の複数の接続ケーブル80=80-1~80-3及び複数の接続コネクタ90=90-1~90-6を介して、実施例1の印刷制御部40とは異なる構成の印刷制御部40Cに接続されている。走査回路部100C及び主発光部200Cは、実施例1と同様に、VDD電源例えば、3.3Vにより動作する構成になっている。印刷制御部40Cは、実施例1のデータ駆動部60とは異なる構成のデータ駆動部60Cと、実施例1と同様のクロック駆動回路70とを有している。データ駆動部60Cは、VDD電源により動作して主発光部200C側の共通端子INをH/Lレベルに駆動する回路である。クロック駆動回路70は、実施例1と同様に、VDD電源により動作して走査回路部100Cを駆動するための2相の第1、第2クロックC1,C2を出力する回路である。本実施例2において、主発光部200Cを駆動する駆動装置は、実施例1と同様に、走査回路部100C、データ駆動部60C、及びクロック駆動回路70を有している。図13では、データ駆動部60C及びクロック駆動回路70が印刷制御部40C内に配置された構成例が示されているが、実施例1の図6と同様に、データ駆動部60C及びクロック駆動回路70をプリントヘッド13C内に配置しても良い。走査回路部100Cにより走査される主発光部200Cは、実施例1とは異なる極性の3端子発光素子としての複数段のNゲート型発光サイリスタ210C=210C-1~210C-n、を有している。各発光サイリスタ210Cの第2端子例えば、アノードは、駆動電流Ioutを流す共通端子INを介して接続コネクタ90-4に接続され、第1端子例えば、カソードが、グランドGNDに接続され、第1制御端子例えば、ゲートが、走査回路部100Cの各出力端子Q1~Qnに接続されている。発光サイリスタ210C-1~210C-n,の総数は、実施離1と同様に、例えば、A4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なプリントヘッド13Cの場合、4992個であり、これらが配列されることになる。走査回路部100Cは、クロック駆動回路70から第1、第2クロック端子CK1,CK2、接続コネクタ90-2,90-3、接続ケーブル80-2,80-3、及び接続コネクタ90-5,90-6を介して供給される2相の第1、第2クロックC1,C2により駆動され、主発光部200Cにトリガ電流を流してオン/オフ動作させる回路である。この走査回路部100Cは、実施例1とは異なる極性の3端子発光素子としての複数段のNゲート型走査サイリスタ110C=110C-1~110C-n、例えばn=4992と、実施例1と同様の走査方向決定用の複数段のダイオード120=120-1~120-nと、実施例1と同様の複数の抵抗130=130-2~130-nとを有し、自己走査型シフトレジスタにより構成されている。各段の走査サイリスタ110C=110C-1~110C-nは、第3端子例えば、カソード、第4端子例えば、アノード、及び第2制御端子例えば、ゲートを有し、カソードが、グランドGNDに接続され、ゲートが、各出力端子Q1~Qnを介して各段の発光サイリスタ210Cのゲートに接続されると共に、各抵抗130=130-1~130-nを介してVDD電源に接続されている。奇数段の走査サイリスタ110C-1,110C-3、,110C-n-1のアノードは、抵抗141を介して接続コネクタ90-5に接続されている。偶数段の走査サイリスタ110C-2,110C-4,,110C-nのアノードは、抵抗142を介して接続コネクタ90-6に接続されている。初段の走査サイリスタ110C-1のゲートは、順方向のダイオード120-1を介して接続コネクタ90-6に接続されている。初段から最終段までの走査サイリスタ110C-1~110C-nにおいて、前段の走査サイリスタ110Cのゲートと、後段の走査サイリスタ110Cのゲートとの間は、逆方向の各ダイオード120=120-2~120-nを介してそれぞれ接続されている。各ダイオード120は、実施例1と同様に、走査サイリスタ110C-1~110C-nが順次オンする時の走査方向例えば、図13において右方向を決定するために設けられている。各段の走査サイリスタ110Cと各段の発光サイリスタ210Cとは、半導体素子として同様なレイヤ構造を有し、且つ同様な回路動作を行うものであるが、各段の発光サイリスタ210Cは、主として発光機能を用いるものであるのに対して、各段の走査サイリスタ110Cにおいては、発光機能を必要とされないので、その上層をメタル膜等の非透光性材料で覆うことで遮光して用いられる。なお、図13中の破線で囲んで示す100Caは、走査回路部100C及び主発光部200Cの単位回路である。走査回路部100C及び主発光部200Cは、その単位回路100Caがn段接続された構成になっている。走査回路部100Cでは、実施例1と同様に、クロック駆動回路70の第1、第2クロック端子CK1,CK2から供給される2相の第1、第2クロックC1,C2に基づき、走査サイリスタ110C-1~110C-nが択一的にオン状態となり、このオン状態が主発光部200Cに伝達され、発光サイリスタ210C-1~210C-nの内から発光すべき発光サイリスタ210C-1~210C-nを指令する働きをする。この走査回路部100Cにおいて、オン状態となる各段の走査サイリスタ110Cのオン状態が、2相の第1、第2クロックC1,C2毎に隣接の走査サイリスタ110Cに伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。なお、実施例1と同様に、各段の抵抗130=130-1~130-nは、走査回路部100Cの動作を確実にする目的で設けるものであるが、走査サイリスタ110C=110C-1~110C-nの特性によっては、それを省略することもできる。前記主発光部200Cに接続された複数のデータ駆動部60Cは、実施例1とは異なる負論理の駆動指令信号である制御信号DRVON-Nを生成し、複数の主発光部200Cを時分割駆動するためのデータとしての駆動電流Ioutを共通端子INに流す回路である。図13においては、実施例1の図1と同様に、説明を簡略化するために1個のデータ駆動部60Cのみが図示されている。データ駆動部60Cは、実施例1とは異なる負論理の制御信号DRVON-Nを生成するデータ制御回路61Cと、制御信号DRVON-Nを駆動するための実施例1とは異なる構成のデータ駆動回路62Cとを有している。データ駆動回路62Cは、制御信号DRVON-Nがゲートに入力され、ソースがVDD電源に接続され、ドレインがノードNに接続されたPMOS63Cと、VDD電源とノードNとの間に接続された分圧抵抗64と、ノードNとグランドGNDとの間に接続された分圧抵抗65と、ノードNとデータ端子DAとの間に接続された抵抗66とにより構成されている。例えば、データ制御回路61Cから出力される制御信号DRVON-NがHレベルの場合、PMOS63Cがオフ状態になり、電源電圧VDDが分圧抵抗64,65で分圧されたLレベルの電位により、抵抗66、データ端子DA及び共通端子INを介して発光サイリスタ210CのアノードがLレベルになる。そのため、発光サイリスタ210Cのアノードカソード間電圧が低下して、共通端子INに流れる駆動電流Ioutがゼロとなり、発光サイリスタ210C-1~210C-nを全て非発光状態にできる。これに対し、制御信号DRVON-NがLレベルの場合、PMOS66aがオン状態になり、ノードNの電位が電源電圧VDDのHレベルになる。そのため、抵抗66、データ端子DA及び共通端子INを介して、発光サイリスタ210CのアノードがHレベルになる。これにより、発光サイリスタ210C-1~210C-nのアノードカソード間には、電源電圧VDDと略等しい電圧が印加されることになる。この時、発光サイリスタ210C-1~210C-n内の1つの発光サイリスタ210Cに対して点灯指令がされると即ち、1つの発光サイリスタ210Cのゲートにトリガ電流が生じると、この発光サイリスタ210Cがターンオンする。この結果、データ端子DAの電位は、発光サイリスタ210C-1~210C-nのオン電位に略等しい電位になる。実施例2の発光サイリスタ図14a~cは、図13中の発光サイリスタ210Cを示す構成図である。図14aは、発光サイリスタ210Cの回路シンボルを示し、アノードA、カソードK、及びゲートGの3つの端子を有している。図14bは、発光サイリスタ210Cの断面構造を示す図である。発光サイリスタ210Cは、例えば、公知のMO-CVD法により、N型GaAsウェハ基材231の上層に、所定の結晶をエピタキシャル成長させることで製造される。即ち、N型GaAsウェハ基材231の上層に、AlGaAs材料にP型不純物を含ませたP型層232と、N型不純物を含ませ成層したN型層233と、P型不純物を含ませたP型層234と、を順に積層させたPNPNの4層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。前記エッチングの過程で、N型層233の一部の領域を露出させ、この領域に金属配線を形成してゲートGを形成する。同様に、最上層となるP型層234の一部の領域を露出させ、この領域の一部に金属配線を形成してアノードAを形成する。その後、P型GaAsウェハ基材231の底面に金属電極を形成して、カソードKを形成する。なお、図13中の走査サイリスタ110Cは、発光サイリスタ210Cの内部構造と同一である。図14cは、図14bと対比させて描いた発光サイリスタ210Cの等価回路図である。発光サイリスタ210Cは、NPNTR241と、PNPTR242とにより構成されている。NPNTR241のエミッタが発光サイリスタ210CのカソードKに相当し、PNPTR242のベースが発光サイリスタ210CのゲートGに相当し、PNPTR242のエミッタが発光サイリスタ210CのアノードAに相当している。NPNTR241のコレクタは、PNPTR242のベースに接続され、NPNTR241のベースが、PNPTR242のコレクタに接続されている。なお、図14に示した発光サイリスタ210Cでは、GaAsウェハ基材231上にAlGaAs層を構成したものであるが、これに限定されるものではなく、GaP、GaAsP、AlGaInP、InGaAsP等といった材料を用いるものであっても良い。あるいは、シリコン基板やサファイヤ基板上にGaNやAlGaN、InGaN等といった材料を成膜したものであっても良い。実施例2のプリントヘッドの概略動作図13のプリントヘッド13Cにおいて、クロック駆動回路70から出力される第1、第2クロックC1,C2の内、第1クロックC1がHレベル、第2クロックC2がLレベルになると、Hレベルのクロック端子CK1から、接続コネクタ90-2、接続ケーブル80-2、接続コネクタ90-5、抵抗141、及び走査サイリスタ110C-1のアノードゲート間を順方向に通り、更に、ダイオード120-1を順方向に通り、接続コネクタ90-16、接続ケーブル80-3、接続コネクタ90-3、及びクロック端子CK2に至る経路にトリガ電流が流れる。これにより、走査サイリスタ110C-1がオン状態になって走査回路部100Cがシフト動作を開始し、次段以降の走査サイリスタ110C-2~110C-nが順次オンして行く。発光サイリスタ210C-1~210C-nの動作を考えるにあたり、走査サイリスタ110C-1~110C-nのオンしている走査サイリスタ例えば、110C-2に着目すると、そのゲートがGND電位に略等しいLレベルになっている。発光サイリスタ210C-2のカソードはグランドGNDに接続されており、そのアノードがHレベルにされると、発光サイリスタ210C-2のアノードカソード間に電圧が印加される。一方、走査サイリスタ110C-2のゲートと、発光サイリスタ210C-2のゲートとは、それぞれ接続されているため、走査サイリスタ110C-2のゲートと発光サイリスタ210C-2のゲートとが同電位になる。この時、発光指令されている発光サイリスタ210C-2のゲートのみが選択的にLレベルにされるので、発光サイリスタ210C-2のアノードゲート間にトリガ電流を生じ、この発光サイリスタ210C-2がターンオンする。この際、発光サイリスタ210C-2のアノードに流れる電流は、データ端子DAを介して流入する電流即ち、駆動電流Ioutであり、その発光サイリスタ210C-2が発光状態となって駆動電流Ioutの値に応じた発光出力を生じる。実施例2のプリントヘッドの詳細動作図15は、図13のプリントヘッド13Cの詳細な動作を示すタイミングチャートであり、実施例1を示す図8中の要素と共通の要素には共通の符号が付されている。この図15では、図2の画像形成装置1での印刷動作時における1ライン走査において、図13の発光サイリスタ210C-1~210C-n例えば、n=6,を順次点灯させる場合の動作波形が示されている。本実施例2のように、走査サイリスタ110Cを用いた走査回路部100Cの場合、クロック端子CK1,CK2から供給される2相のクロックC1,C2が用いられ、この2相のクロックC1,C2は、クロック駆動回路70から出力される。図15のタイミングチャートにおいて、時刻t1前の左端部aに示す状態においては、クロック端子CK1,CK2から出力されるクロックC1,C2がLレベルになる。そのため、奇数段の走査サイリスタ110C-1,110C-3,,110C-n-1の組のアノードと、偶数段の走査サイリスタ110C-2,110C-4,,110C-nの組のアノードとが、Lレベルになり、そのアノード電流が遮断されて奇数段の走査サイリスタ110C-1,110C-3,,110C-n-1の組と、偶数段の走査サイリスタ110C-2,110C-4,,110C-nの組とが、オフ状態になる。これにより、走査回路部100Cの全ての走査サイリスタ110C-1~110C-nがオフ状態になる。又、時刻t1前の左端部aに示す状態において、データ制御回路61Cから出力される制御信号DRVON-Nは、Hレベルになっており、PMOS63Cがオフ状態で、データ端子DAがLレベルになる。そのため、共通端子INを介して発光サイリスタ210C=210C-1~210C-nのアノードがLレベルであり、アノードカソード間電圧が低下して、アノード電流が遮断される。これにより、発光サイリスタ210C-1~210C-nもまたオフ状態になる。以下、1初段1段目走査サイリスタ110C-1のターンオン過程22段目走査サイリスタ110C-2のターンオン過程について説明する。1初段1段目走査サイリスタ110C-1のターンオン過程図15の時刻t1において、クロック端子CK1から出力されるクロックC1は、b部に示すように、Hレベルに立ち上がる。この時、クロック端子CK2から出力されるクロックC2は、Lレベルであるので、Hレベルのクロック端子CK1から、走査サイリスタ110C-1のアノードゲート間を順方向に通り、更に、ダイオード120-1を順方向に通り、Lレベルのクロック端子CK2に至る経路にトリガ電流を生じる。これにより、走査サイリスタ110C-1がターンオンする。時刻t2において、データ制御回路61から出力される制御信号DRVON-NがLレベルに立ち下がり、この制御信号DRVON-Nがデータ駆動回路62Cに入力される。すると、PMOS63Cがオンし、抵抗66を介してデータ端子DAがHレベルに遷移する。これにより、発光サイリスタ210C-1のアノードカソード間には、電源電圧VDDと略等しい電圧が印加される。この時、走査サイリスタ110C-1がオンしているので、この走査サイリスタ110C-1のゲート電位は、GND電位に略等しい電位である。走査サイリスタ110C-1と発光サイリスタ210C-1とは、ゲート電位を共有しており、発光サイリスタ210C-1のゲート電位もまたGND電位に略等しい。前述したデータ端子DAがHレベルになると、発光サイリスタ210C-1のアノードゲート間には、電圧が印加されてゲート電流を生じ、この発光サイリスタ210C-1がターンオンする。その結果、発光サイリスタ210C-1のアノードには、c部に示すように、駆動電流Ioutを生じ、この駆動電流Ioutの値に応じた発光出力を生じる。時刻t3において、制御信号DRVON-NがHレベルに立ち上がり、このHレベルがデータ駆動回路62Cに入力され、PMOS63Cがオフする。すると、データ端子DAがLレベルに遷移し、発光サイリスタ210C-1のアノードカソード間電圧が低下する。これにより、発光サイリスタ210C-1のアノード電流経路が遮断され、この発光サイリスタ210C-1がオフし、d部に示すように、駆動電流Ioutは略ゼロとなる。本実施例2では、発光サイリスタ210C-1を発光させて、図2中の感光体ドラム11上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ioutの値に応じて定まる発光サイリスタ210Cによる発光出力発光パワーと露光時間=t3-t2との積であり、発光サイリスタ210C-1等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を素子毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ210C-1を発光させる必要のない場合には、時刻t2から時刻t3の間の制御信号DRVON-NをHレベルのままとする。このように、制御信号DRVON-Nによって発光サイリスタ210Cの発光の有無もまた制御することができる。22段目走査サイリスタ110C-2のターンオン過程時刻t4において、クロック端子CK2から出力されるクロックC2は、e部に示すように、Hレベルに立ち上がる。時刻t4の直前において、走査サイリスタ110C-1はオン状態にあり、ゲートがLレベルになっている。このLレベルは、ダイオード120-2により、走査サイリスタ110C-2のゲートに伝達される。Hレベルのクロック端子CK2から抵抗142を通り、更に、走査サイリスタ110C-2のアノードゲート間を通り、ダイオード120-2を順方向に経由して、Lレベルにある走査サイリスタ110C-1のゲートを通る経路に、ゲート電流を生じる。この結果、走査サイリスタ110C-2がターンオンする。時刻t5において、f部に示すように、クロック端子CK1から出力される第1クロックC1は、Lレベルに立ち下がる。これにより、走査サイリスタ110C-1のアノード電流の経路が遮断され、この走査サイリスタ110C-1はターンオフする。時刻t6において、制御信号DRVON-NがLレベルに立ち下がり、データ端子DAはHレベルに遷移する。データ端子DAがHレベルに遷移すると、発光サイリスタ210C-2のアノードカソード間には、電源電圧VDDと略等しい電圧が印加される。この時刻t6において、走査サイリスタ110C-2は、オン状態にあり、走査サイリスタ110C-1が、オフ状態になっている。このように、走査サイリスタ110-2はオンしているので、このゲートとゲート電位を共有している発光サイリスタ210C-2はオンする。そのため、発光サイリスタ210-2のアノードには、g部に示すように、駆動電流Ioutを生じ、この駆動電流Ioutの値に応じた発光出力を生じる。時刻t7において、制御信号DRVON-NがHレベルに立ち上がり、データ端子DAはLレベルに遷移する。これにより、発光サイリスタ210C-2のアノード電流経路が遮断され、この発光サイリスタ210C-2はオフして、h部に示すように、駆動電流Ioutが略ゼロとなる。以下同様に、クロックC1,C2の遷移によって、走査サイリスタ110C-2~110C-nを順次オンすることができる。このように、走査サイリスタ110C-1~110C-nの順次オン毎に、Lレベルの制御信号DRVON-Nを与えることで、発光サイリスタ210C-1~210C-nを選択的に発光/非発光とすることができる。実施例1のデータ駆動部の動作説明図16a、bは、実施例2のデータ駆動部60Cにおける動作を説明する図であり、同図aは模式的な回路図、及び同図bは同図aの動作波形図である。この図16a、bにおいて、実施例1を示す図11a、b中の要素と共通の要素には共通の符号が付されている。図16aにおいて、実施例2のデータ駆動部60Cにおける出力側のデータ端子DAには、プリントヘッド13Cが接続されている。プリントヘッド13Cは、簡略化してモデル化した等価回路として図示されている。プリントヘッド13Cには、走査回路部100Cによりゲートが駆動される発光サイリスタ210Cが設けられている。発光サイリスタ210Cは、複数の発光サイリスタ210C-1~210C-nのアノード及びカソードが並列接続されているものを代表として1素子として表現されている。発光サイリスタ210Cのアノード及びカソードには、これと並列にコンデンサ210a静電容量値Cjが接続されている。コンデンサ210aは、発光サイリスタ210Cのアノード及びカソードに生じる静電容量がモデル化して示されている。前述したように、発光サイリスタ210C-1~210C-nのアノード及びカソードに生じる静電容量は、各発光サイリスタ210Cにおいては比較的小さいが、発光サイリスタ210C-1~210C-nの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、n=192とする場合、発光サイリスタ210C-1~210C-nの全体においては、1素子だけの場合の192倍に達する大きな静電容量値Cjとなってしまう。図16a中の発光サイリスタ210Cは、複数の発光サイリスタ210C-1~210C-nをモデル化したものであり、そのアノードがデータ端子DAに接続され、カソードがグランドGNDに接続されている。又、コンデンサ210aの両端は、発光サイリスタ210Cのアノード及びカソードにそれぞれ接続されている。図16bにおける波形図は、各部の駆動波形制御信号DRVON-N、ノードN、データ端子DA、発光サイリスタ210Cに流れるサイリスタ電流If、発光パワーPoを示している。図16bにおける左端の時刻t1の状態において、制御信号DRVON-NはHレベルである。このHレベルは、PMOS63Cのゲートに入力されてこのPMOS63Cがオフ状態になり、ドレイン側のノードNがLレベルになる。ノードNの電位は、電源電圧VDDとGND電位とを分圧抵抗64及び65で分圧した電位となる。ノードNの電位は、抵抗66を介して、発光サイリスタ210Cのアノード電位となる。そのため、ノードNの電位を電源電圧VDD-発光サイリスタ210Cの閾値電圧Vfよりも低くなるように設定することで、発光サイリスタ210Cをオフ状態にできる。時刻t2において、制御信号DRVON-NがLレベルに立ち上がると、PMOS63Cがオン状態になり、このPMOS63Cのドレイン側のノードNが、a部に示すように立ち上がってHレベルになる。すると、抵抗66を介して、データ端子DAの電位も、b部に示すように、立ち上がってHレベルになる。前述したように、データ端子DAとグランドGND間には、コンデンサ210aが接続されており、この静電容量は、典型的な設計例のように、n=192とする場合には、発光サイリスタ1素子だけの場合の192倍に達する大きな静電容量値Cjとなってしまう。この結果、データ端子DAの立ち上がり時間Trは、抵抗66の抵抗値ROとコンデンサ210aの静電容量値Cjとに応じて定まる。PMOS63Cのオン抵抗を無視すると、立ち上がり時間Trは、Tr∝RO×Cjとなる。前述したように、コンデンサ210aの静電容量値Cjは、発光サイリスタ210C-1~210C-nのアノードカソード間容量値を合算したものであり、その静電容量値Cjが非常に大きなものとなる。一方、抵抗値ROの抵抗66は、サイリスタ電流Ifを定めるための電流制限抵抗として働く。そのため、抵抗値ROを小さくすることができず、それによりデータ駆動部60Cの時定数は、大きなものとならざるを得ないところが、データ端子DAの波形に示すように、データ端子DAのLレベルは、GND電位よりも高く設定されている。そのため、図16bのb部で示すように、データ端子DAの波形は、立ち上がり時間Trの後に、GND電位から電圧Vf分高い電位となって、発光サイリスタ210Cのアノードカソード間電圧はVf=発光サイリスタ210Cのオン電圧となる。この時、発光サイリスタ210Cはオンして、サイリスタ電流Ifの波形に示すように、発光サイリスタ210Cには、順電流が流れ、c部に示すように、サイリスタ電流Ifの波形が立ち上がる。この時のサイリスタ電流Ifの立ち上がり遅延時間は、Tdlである。サイリスタ電流Ifによって発光サイリスタ210Cが発光し、d部に示すように、発光パワーPoの波形が立ち上がる。実施例2の図16bと比較例の図10bとを比較して明らかなように、実施例2のデータ駆動部60Cの構成においては、データ端子DAの波形の立ち上がり遅延時間Trが小さくなっており、又、サイリスタ電流Ifの立ち上がり遅延時間Td1も小さくなることが判る。時間t3において、制御信号DRVON-Nが立ち上がると、e部に示すように、PMOS63Cがオフ状態になって、ドレイン側のノードNの波形が立ち下がる。これにより、f部に示すように、抵抗66を介してデータ端子DAの波形が立ち下がる。時刻t3よりも遅延時間Tfだけ遅れて、データ端子DAの波形が、GND電位発光サイリスタ210Cのオン電圧Vfにまで降下すると、発光サイリスタ210Cのアノードカソード間電圧は、オン電圧Vf以下となる。これにより、発光サイリスタ210Cはターンオフし、g部に示すように、サイリスタ電流Ifが立ち下がる。サイリスタ電流Ifが立ち下がることで、発光サイリスタ210Cは非発光状態となり、h部に示すように、発光パワーPoの波形が立ち下がる。図16bにおいて、データ端子DAの波形のLレベルは、発光サイリスタ210Cのオン電圧Vfよりもわずかに低い程度に設定することで、データ端子DAの波形に示したように、立ち上がり遅延時間Trと立ち下がり時間Tfとは、Tr≒Tfとすることができる。そのため、サイリスタ電流Ifの波形の遅延時間についても、立ち上がり遅延時間Td1と立ち下がり遅延時間Td2とは、Td1≒Td2となる。更に、発光サイリスタ210Cの発光パワーPoの波形についても、立ち上がり遅延時間Td3と立ち下がり遅延時間Td4とは、Td3≒Td4となる。その結果、実質的な発光出力時間について考えると、本来t3-t2時間であるべきものが、それと略等しい発光時間とすることができる。従って、プリントヘッド13Cにより露光駆動される図2中の感光体ドラム11の露光エネルギー量の低下もほとんどなくなり、印刷動作の低下を防止できる。実施例2の効果本実施例2によれば、次のA、Bのような効果がある。A分圧抵抗64,65を用いたデータ駆動部60Cにより、発光サイリスタ210C=210C-1~210C-nを駆動するようにしたので、多数の発光サイリスタ210C-1~210C-nが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を,非発光時におけるデータ端子DAの電位を分圧抵抗64,65で分圧することで、軽減することが可能となる。これにより、プリントヘッド13Cにより露光駆動される感光体ドラム11の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。B本実施例2の画像形成装置1によれば、プリントヘッド13Cを採用しているので、実施例1の効果bと同様の効果がある。実施例1、2の他の変形例本発明は、上記実施例1、2やその変形例に限定されず、その他の種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次のI、IIのようなものがある。I実施例1、2において、光源として用いられる発光サイリスタ210、210Cに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子例えば、有機エレクトロルミネセンス素子以下有機EL素子という。、表示素子等への電圧印加制御を行う場合にも適用可能である。例えば、有機EL素子のアレイで構成される有機ELプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。II表示素子例えば、列状あるいはマトリクス状に配列された表示素子の駆動即ち、電圧印加の制御のためスイッチング素子としても用いられるサイリスタにも適用可能である。"