第1の配線と半導体膜の間に形成された第1の絶縁層と、前記半導体膜と第1の電極との間に形成された第2の絶縁層とを有し、前記第1の電極は前記第2の絶縁層を介して前記半導体膜と交差部を形成し、かつ、当該交差部の外側で前記第1の配線と接続していることを特徴とする半導体装置。遮光膜は、特に透過型の液晶表示装置において必要な要素となっている。半導体膜は光照射により抵抗値が変化する光導電効果があり、光が照射されることによりオフ電流に影響を及ぼす。特に投射型の表示装置では、液晶表示装置から出射する光の一部が基板と空気層との界面で反射したり、光学系で反射して逆方向に戻されTFTに入射することが問題となっている。メタルハライドランプなどを光源とする投写型の液晶表示装置の場合には、100万~2000万lxルクスの光が液晶表示装置に照射されるので遮光膜の設計は重要となってくる。透過型の表示装置において、光源からの入射光28は図20で示すように対向基板22側から入射して液晶層27を通過し、TFT23が形成された素子基板21側へ透過する仕組みとなっている。TFT23上には遮光膜26が形成され、入射光28が直接当たらない構造となっている。しかし、拡散光29として、素子基板21と空気層との界面で反射して基板内を拡散する成分が考慮され、その一部は半導体膜24に入射する。半導体膜24は光導電効果により導電率が上昇し、TFTのオフ電流を増加させ、コントラストの低下やクロストークの発生など画像表示に悪影響を与えてしまう。しかし、このような光を遮るため遮光性を優先させ、遮光膜26の面積を増加させると開口率が自ずと低下してしまう。限定された画素サイズの中で高開口率を実現するためには、画素部の構成に必要な要素を効率よく配置することが不可欠となる。本発明の第1の課題は、画素部に形成される画素電極や走査線ゲート線及びデータ線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。また、アクティブマトリクス型表示装置はTFTの製造工程が複雑であると、製造コストが高くなるという問題がある。複数のTFTを同時に形成するため、製造工程が複雑になると歩留まりが低下してしまう。製造工程に係る不良が駆動回路に発生すると、線状欠陥を引き起こしてしまう。本発明の第2の課題は、アクティブマトリクス型表示装置の製造コストを低減することを課題とし、安価な表示装置を提供することを課題とする。そして、本発明の表示装置を表示部に用いた安価な電子装置を提供することを目的とする。本発明の構成は、半導体膜と基板との間に第1の絶縁層を介して設けられた第1の配線を該半導体膜と重ねて設けることにより、遮光膜として用いることを特徴としている。さらに、半導体膜上にゲート絶縁膜として用いる第2の絶縁層を形成し、当該第2の絶縁層上にゲート電極と第2の配線を形成する。第1の配線と第2の配線は、第1及び第2の絶縁層を介して交差する。画素部において、第1の配線は走査線ゲート線として、第2の配線はデータ線として機能する。第2の配線の上層には、層間絶縁膜として第3の絶縁層を形成し、その上に画素電極を形成する。画素電極は、第1の配線及び第2の配線とオーバーラップさせて形成することが可能であり、反射型の表示装置において画素電極の面積を大型化できる。本発明の他の構成は、基板上に第1の配線と第3の配線とを設け、その上に第1の絶縁層、半導体膜、ゲート絶縁膜として用いる第2の絶縁層の順に積層する。第2の絶縁層上には、前記第1の構成と同様に、ゲート電極、第2の配線、第3の絶縁層、画素電極を形成する。反射型の表示装置の場合には、画素電極を第1の配線、第2の配線及び第3の配線とオーバーラップさせて形成することが可能であり、画素電極の面積を大型化し開口率を向上させることができる。上記第1の構成及び第2の構成において、反射型の表示装置の場合、半導体膜は第1の配線と画素電極とによって両面から遮光され、このような構成は、特にプロジェクターの投射装置に組み込む液晶表示装置に好適に用いることができる。このような本発明の画素構造は、液晶表示装置に好適に用いることができる。特に反射型の液晶表示装置において、開口率を大幅に向上させることが可能である。また、上面放射型のEL表示装置にも適用することができる。また、第1の配線とゲート電極を接続して半導体膜を挟みTFTを駆動することにより、実質的に2つのチャネル領域が形成され、オン電流値を増加させて電流駆動能力を高めることができる。即ち、本発明の構成により、TFTを構成する半導体膜におけるチャネル領域を実質的に2つ形成することができ、並列接続構造のTFTを作り込むことができる。以上説明したように、本発明を用いることにより限定された画素サイズにおいて、走査線、データ線、TFT及び補助容量など画素の構成に必要な要素を効率良く配置することが可能となり、反射型の表示装置において70~85の開口率を実現することができる。さらに本発明はこのように高い開口率を有する画素構造を駆動回路のTFTまで含めて6枚のフォトマスクを使って実現することができる。また、第1の配線とゲート電極を接続して半導体膜を挟みTFTを駆動することにより、実質的に2つのチャネル領域が形成され、オン電流値を増加させて電流駆動能力を高め、S値を小さくすることが可能である。画素における補助容量の形態によって、本発明は大別して2種類の構造をとることができる。図1は付加容量型の画素構造を示す部分詳細図であり、画素電極と前段の走査線ゲート線及びゲート電極とを重ねて容量形成する構造を示している。図1で示す画素構造において、最下層には駆動回路部から延在し、走査線ゲート線として機能する第1の配線102、102が形成されている。走査線ゲート線を形成する材料は、モリブデンMo、タングステンW、タンタルTa、チタンTiから選ばれた一種または複数種を成分とする導電性材料が選択される。厚さは100~400nm、好ましくは150~250nmで形成する。その上層には第1の絶縁層図1において省略されているが全面に形成され、第1の配線と一部が重なるようにして半導体膜107、107が形成されている。半導体膜は結晶構造を有し、シリコンを主成分とする材料が適用される。レーザーアニールにより作製される多結晶シリコンを用いても良いし、シリコンゲルマニウム合金を選択しても良い。また、図1で示す画素を形成する目的においては、非晶質シリコン膜で代替することも可能である。半導体膜上にはゲート絶縁膜として用いられる第2の絶縁層図1において省略されているが全面に形成され、当該絶縁膜上にゲート電極となる第1の電極133、133とデータ線として機能する第2の配線134、134が形成されている。この第1の電極133、133と第2の配線134、134は同じ材料で形成されるものである。これらは同様にモリブデンMo、タングステンW、タンタルTa、チタンTiから選ばれた一種または複数種を成分とする導電性材料を用いる。第1の配線133と第1の電極102は第1の絶縁層に形成されたコンタクトホールを介して接続し、同じタイミングで同じ電位が印加されるようになっている。本発明の特徴は、この第1の電極と半導体膜が交差して形成されるチャネル形成領域は第1の配線上に配置されることで、第1の配線を遮光膜として機能させている。第1の電極133、133と第2の配線134、134上には第3の絶縁層図1において省略されているが形成され、その上に第4の電極146、146と第5の電極147、147が形成されている。第4の電極146は第2の配線134と半導体膜107に形成されるソース又はドレイン領域とを接続する電極である。第5の電極147は半導体膜107に形成される他方のソース又はドレイン領域とコンタクトを形成している。これらの電極は同じ材料で形成され、反射型の表示装置を形成するときには、最表面にアルミニウムAlや銀Agなどの材料が用いられる。また、半導体膜とのコンタクトを形成するためには、耐熱性を考慮してチタンTiなどが選択され、好適な実施形態として積層構造が採用される。付加容量は、半導体膜108と第1の電極133とが重なることで形成され、第5の電極147は半導体膜108とコンタクトを形成している。この画素構造の等価回路は図10Aに示される。第3の絶縁層上に形成される第5の電極147は、その端部を第2の配線134、134または第1の配線102と重畳して形成することができる。このように形成することで、第1の配線や第2の配線は遮光膜としての機能が付加される。従って、図1で示す本発明の画素構造は、第5の電極画素電極の占める面積を大きくすることが可能であり、開口率を大幅に向上させることができる。また、第1の配線を最下層に形成し、上層に形成される第5の電極で、半導体膜と第1の電極が交差して形成されるチャネル形成領域を覆うことにより、第1の配線に印加される走査信号による電界が遮蔽され、液晶がその電界により影響を受けて劣化することを防止できる。こうして形成されるTFTのチャネル形成領域は、第1の絶縁層と第2の絶縁層の厚さの相対関係にもよるが、第1の電極と半導体膜とが交差する領域がそれに該当する。勿論、第1の配線と第1の電極は等電位になるので、第1の絶縁層の厚さはTFTの特性を決める重要な要素となる。図21A~Cは第1の絶縁層の厚さを変化させた時のしきい値電圧Vth、サブスレッショルド係数S値、オン電流についてシミュレーションした結果を示している。Vth、S値を小さくし、オン電流を高めるには第1の絶縁層が薄い方が良くなる傾向が表されている。但し、図21において、ゲート絶縁膜の厚さは80nm、半導体膜の厚さは30nmとし、チャネル長2μm、チャネル幅10μmのTFTを想定している。従来の液晶表示装置の開口率画素部の光の透過または反射を制御する領域の全画素に対する面積比率は40~50であるが、図1で示すような本発明の画素構造を採用することにより、反射型で開口率を70~85程度まで高めることができる。さらに注目されることは、このような画素構造を6枚のフォトマスク反射型の場合で実現できる点にある。また、図1で示す画素構造は反射型の液晶表示装置を前提としたものであるが、フォトマスクを1枚追加して透明電極を所定のパターンに形成すれば、透過型の液晶表示装置を作製することもできる。本実施例では図1で示す構造をもつ画素部を形成する方法について図面を用いて詳細に説明する。また、同時にnチャネル型TFTとpチャネル型TFTから成る駆動回路を形成する工程を説明する。本実施例では、図1~図7において便宜上共通する符号を用いて説明する。ここで、図2と図3は本発明の画素構造の作製工程を説明する上面図であり、図4は駆動回路部に形成するTFTの作製工程を説明する上面図である。また、図5~図7はそれに対応する縦断面図を示す。まず、図5Aに示すように基板101上に走査線ゲート線102、103を形成する。基板101は絶縁表面を有する基板であれば特に限定されるものではない。代表的には、アルミノホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラス基板が使用される。その他にプラスチック基板や表面に絶縁膜を形成したシリコン基板やステンレス基板などの半導電性または導電性基板も適用可能である。走査線ゲート線はタングステンW膜をスパッタ法で300nmの厚さに形成し、第1の光露光工程により所定のパターンに形成する。走査線ゲート線は、その上層に形成する被膜の被覆性ステップカバレージを向上させるために、端部をテーパー形状となるように形成することが望ましい。テーパー部の角度は5~30度、好ましくは15~25度で形成する。テーパー部は反応性イオンエッチングReactiveIonEtchingRIE技術を用いて形成することが可能であり、エッチングガスと基板側に印加するバイアス電圧によりその形状を制御することができる。こうして走査線ゲート線102、103を形成する。第1の絶縁層104は、プラズマCVD法またはスパッタ法で形成される酸化シリコン、窒化シリコンまたは酸化窒化シリコンSiOxNyで形成する。或いは、これらの絶縁材料を組み合わせた積層構造で形成する。代表的には酸化窒化シリコンを用い250nmの厚さに形成する。この上に形成される半導体膜105~107は厚さを50nmとし、非晶質シリコンをレーザーアニール法や固相成長法を用いて結晶化させた多結晶シリコンを用い、第2の光露光工程を経て島状に分割して形成する。本実施例では、半導体膜105を用いてpチャネル型TFTを形成し、半導体膜106、107を用いてnチャネル型TFTを形成する。また、半導体膜108は補助容量を形成するために設けている。これら半導体膜を覆って75nmの厚さで第2の絶縁層を形成しゲート絶縁膜とする。第2の絶縁層はプラズマCVD法でTEOSを原料とした酸化シリコン、またはSiH4とN2Oを原料とした酸化窒化シリコンで形成する。図2はここまでの工程における上面図を示している。半導体膜107、107は一部か走査線ゲート線と重なるように設けられる。また、図4Aは同様に駆動回路部の上面図を示している。尚、図5Aの断面図は、図4AのA-A線及び図2のB-B線に対応している。続いて、第3の光露光工程により、第1の絶縁層にコンタクトホールを形成し、走査線ゲート線を露出させる。このコンタクトホールは半導体膜の外側に形成する。そして、図5Bに示すように、第2の絶縁層上に導電膜を形成する。この導電膜は、ゲート電極を形成する為のものであり、窒化タンタル膜110とタングステン膜111を積層させて形成する。それぞれの厚さは30nm及び300nmとする。次に、図5Cに示すように第4の光露光工程により、ゲート電極及びデータ線を形成するためのレジストパターン112を形成する。このレジストパターンを用いて第1のエッチング処理を行う。エッチング方法に限定はないが、好適にはICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いる。タングステン及び窒化タンタルのエッチング用ガスとしてCF4とCl2を用い、0.5~2Pa、好ましくは1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して行う。この時、基板側試料ステージにも100WのRF13.56MHz電力を投入して、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはタングステン、窒化タンタルをそれぞれ同程度の速度でエッチングすることができる。上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は15~45°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2~4代表的には3であるので、オーバーエッチング処理により第2の絶縁層が露出した面は20~40nm程度エッチングされる。こうして、第1のエッチング処理により窒化タンタルとタングステンから成る第1形状電極113~115窒化タンタル113a~115a、タングステン113b~115bと第1形状配線116窒化タンタル116a、タングステン116bを形成する。そして、第1のドーピング処理を行いn型の不純物ドナーを半導体膜にドーピングする。その方法はイオンドープ法またはイオン注入法で行う。イオンドープ法の条件はドーズ量を1×1013~5×1014/cm2として行う。n型を付与する不純物元素として15族に属する元素、典型的にはリンPまたは砒素Asを用いる。この場合、ゲート電極113~115はドーピングする元素に対してマスクとなり、加速電圧を適宣調節例えば、20~60keVして、ゲート絶縁膜を通過した不純物元素により第1不純物領域117~120を形成する。第1の不純物領域117~120おけるリンP濃度は1×1020~1×1021/cm3の範囲となるようにする。続いて、図6Aに示すように第2のエッチング処理を行う。エッチングはICPエッチング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル型の電極に500WのRF電力を供給してプラズマを生成する。基板側試料ステージには50WのRF13.56MHz電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第1の導電層である窒化タンタル膜を残存させるようにする。こうして、第1のエッチング処理により窒化タンタルとタングステンから成る第2形状電極122~124窒化タンタル122a~124a、タングステン122b~124bと第2形状配線125窒化タンタル125a、タングステン125bを形成する。ゲート絶縁膜はこのエッチング処理により窒化タンタルで覆われていない部分が10~30nm程度エッチングされさらに薄くなる。図3はこの段階における上面図を示している。第2形状電極133は第2の絶縁層を介して半導体膜107と108とに重なるように設けられ、コンタクト部124で走査線ゲート線102と接続している。データ線134と走査線ゲート線102は第1及び第2の絶縁層を介して交差している。また、図4Bは同様に駆動回路部の上面図を示している。尚、図6Aの断面図は、図4BのA-A線及び図3のB-B線に対応している。第2のドーピング処理におけるドーズ量は第1のドーピング処理よりも下げ、かつ高加速電圧の条件でn型不純物ドナーをドーピングする。例えば、加速電圧を70~120keVとし、1×1013/cm2のドーズ量で行い、第1の不純物領域の内側に第2の不純物領域を形成する。ドーピングは露出した窒化タンタル122a~124aを通過させ、その下側の半導体膜に不純物元素を添加する。こうして、窒化タンタル122a~124aと重なる第2不純物領域127~130を形成する。この不純物領域は、窒化タンタル122a~124aの膜厚によって変化するが、そのピーク濃度は1×1017~1×1019/cm3の範囲で変化する。この領域のn型不純物の深さ分布は一様ではなくある分布をもって形成される。次に、図6Bに示すように、第5の光露光工程により第2形状電極123を覆うレジストマスク131を形成し、第2形状電極132、133の窒化タンタル膜を選択的にエッチングする。エッチングガスにはCl2とSF6の混合ガスを用いて行う。こうしてタングステンと窒化タンタルの端部が一致する第3形状電極132、133を形成する。また、同時にデータ線も加工して、同様な形状のデータ線134を形成しても良い。そして図6Cに示すようにレジストによるマスク136を形成し、半導体膜105にp型不純物アクセプタをドーピングする。典型的にはボロンBを用いる。第3の不純物領域138の不純物濃度は2×1020~2×1021/cm3となるようにし、含有するリン濃度の1.5~3倍のボロンを添加して導電型を反転させる。以上までの工程でそれぞれの半導体膜に不純物領域が形成される。第2形状電極123及び第3形状電極132、133はゲート電極として機能する。また、第3形状配線はデータ線を形成する。ゲート電極133は付加容量を形成する一方の電極となり、半導体膜108と重なる部分で容量を形成する。その後、図7に示すように、酸化窒化シリコン膜から成る保護絶縁膜140をプラズマCVD法で50nmの厚さに形成する。そして導電型の制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。活性化はラピッドサーマルアニール法RTA法やファーネスアニール炉を用いる熱アニール法で行う。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には400~600°Cで行う。RTA法を用いる場合でも、400~700°Cで30~120秒の熱処理により活性化処理を行うことができる。水素化処理はTFTの特性を向上させるために必要な処理であり、水素雰囲気中で加熱処理をする方法やプラズマ処理をする方法で行うことができる。その他にも、窒化シリコン膜141を50~100nmの厚さに形成し、350~500°Cの加熱処理を行うことで窒化シリコン膜141中の水素が放出され、半導体膜に拡散させることで水素化を達成することができる。層間絶縁膜142は、ポリイミドまたはアクリルなどの有機絶縁物材料で形成し表面を平坦化する。勿論、プラズマCVD法でTEOSを用いて形成される酸化シリコンを適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。次いで、層間絶縁膜142aの表面から各半導体膜の第1不純物領域または第3不純物領域に達するコンタクトホールを形成し、Al、Ti、Taなどを用いて配線を形成する。図7において142b、144はソース線であり、143はドレイン配線である。また、147は画素電極であり、146はデータ線134と半導体膜107の第1不純物領域157とを接続する接続電極である。こうして、図1で示す画素構造と図4Cで示すCMOS回路が形成される。尚、図7の断面図は、図4CのA-A線及び図1のB-B線に対応している。駆動回路部201のpチャネル型TFT203にはチャネル形成領域150、ソース領域またはドレイン領域として機能する第3の不純物領域151を有している。nチャネル型TFT204はチャネル形成領域152、ゲート電極123と重なる第2不純物領域153、ソース領域またはドレイン領域として機能する第5不純物領域154を有している。また、画素部202のnチャネル型TFT205は、チャネル形成領域155、ゲート電極133の外側に第2不純物領域156、ソースまたはドレイン領域として機能する第1不純物領域157~159が形成されている。また、補助容量部206は半導体膜108と第2絶縁膜109と容量電極133とで形成される。半導体膜108には上記工程によりp型不純物が添加された領域161が形成されている。nチャネル型TFTに形成される第2の不純物領域はLDDLightlyDopedDrain領域である。nチャネル型TFT204のようにゲート電極とオーバーラップさせて形成することにより、ドレイン端に形成される高電界領域が緩和され、ホットキャリア効果による劣化を抑止することができる。一方、nチャネル型TFT205のようにゲート電極の外側にLDD領域を設けることによりオフ電流を低下させることができる。pチャネル型TFT203はシングルドレイン構造で形成されるが、第3のエッチング処理の時間を調節することにより、ゲート電極の端部を後退させ、チャネル形成領域と不純物領域との間にオフセット領域を形成することもできる。このような構成はnチャネル型TFT205においても可能であり、オフ電流を低減する目的において非常に有効である。以上のようにして、同一基板上に画素部と駆動回路をTFTで形成した素子基板を形成することができる。本実施例で示す素子基板の作製工程は6枚のフォトマスクで不純物領域の構成の異なるTFTを同一基板上に形成することを可能としている。さらに、図7で示すように、画素電極147とゲート配線103とでチャネル形成領域を挟み込んで遮光部を形成することにより遮光性を高めることができる。蓄積容量型の画素構造は補助容量部の構成が異なる以外は、実施例1と同じ構造を採用している。図8にその場合の上面図を示し、C-C線に対応する断面図を図9に示す。本実施例では、図8と図9において便宜上共通する符号を用いて説明する。図9で示す基板301上には走査線ゲート線302、303と容量線308が形成され、これらの配線と一部が重なるようにして第1の絶縁層304上に半導体膜306、307が形成されている。さらに、ゲート絶縁膜として機能する第2の絶縁層309が形成され、ゲート電極332~333と、データ線334、容量電極335が形成される。nチャネル型TFT255において、ゲート電極と走査線ゲート線は第1の絶縁層に形成されたコンタクトホールを介して接続し、ゲート電極と半導体膜が交差して形成されるチャネル形成領域は走査線ゲート線上に位置することで、走査線ゲート線を遮光膜として利用している点は実施例1と同様である。蓄積容量256は、半導体膜306、容量電極335とその間に形成されている第2の絶縁層とで形成され、容量電極335は容量線308と、半導体膜307は画素電極347と接続している。図8はこのような画素部252の上面図を示している。また、その等価回路を図10Bに示す。以上のように、蓄積容量型の画素構造を完成させることができる。ここでは、画素電極をアルミニウムや銀などの材料で形成することにより、反射型の表示装置を完成させることができる。透過型の表示装置を形成する場合には、画素電極を透明導電膜で形成する。図11は本発明を用いて透過型の表示装置を形成する場合の画素構造を示す。画素電極180はITOなどの透明導電膜を用いて形成する。TFT及び補助容量部を形成する半導体膜との接続は接続電極181及び182により行う。また、図12はD-D線に対応する断面図を示す。nチャネル型TFT205と補助容量206とは実施例1と同様に作製される。画素電極180は、層間絶縁膜142にコンタクトホールを形成した後に形成され、その後、TiやAlを用いて接続電極181、182が形成される。接続電極181はnチャネル型TFT205を形成する半導体膜のチャネル形成領域上に形成され、図1で示す画素構造と同様に遮光膜としての機能を兼ねている。少ないマスク数でアクティブマトリクス型表示装置を実現するための手段として、pチャネル型TFTまたはnチャネル型TFTのみで駆動回路や画素部を形成する方法がある。CMOS回路を形成するにはnチャネル型とpチャネル型のTFTを作り込む必要があり、p型不純物またはn型不純物を遮蔽するマスク1枚がどうしても必要になる。製造コストの低減のためには、工程数の削減が必要であり、マスク数の削減は有効な手段となる。単一チャネルのTFTで機能回路を形成する方法として、エンハンスメント型のTFT同士で形成するEEMOS回路と、エンハンスメント型とデプレッション型とを組み合わせて形成するEDMOS回路がある。pチャネル型TFTを用いたEEMOS回路の例を図13Aに、EDMOS回路の例を図13Bに示す。図13Aでは1301、1302はいずれもエンハンスメント型のpチャネル型TFT以下、E型PTFTというである。また、図13Bにおいて1303はE型PTFT、1304はデプレッション型のpチャネル型TFT以下、D型PTFTというである。図13AとBにおいて、VDHは正の電圧が印加される電源線正電源線であり、VDLは負の電圧が印加される電源線負電源線である。負電源線は接地電位の電源線接地電源線としても良い。図13Aで示すEEMOS回路、若しくは図13Bで示すEDMOS回路を用いてシフトレジスタを形成する例を図14に示す。図14において1400、1401はフリップフロップ回路である。また、E型PTFT1402のゲートにはクロック信号CLが入力され、E型PTFT1403のゲートには極性の反転したクロック信号CLバーが入力される。また、インバータ回路1404は図14Bに示すように、図13Aに示すEEMOS回路、若しくは図13Bに示すEDMOS回路が用いられる。以上のように、全てのTFTをpチャネル型TFTとすることによりn型不純物ドナーをドーピングする工程が削減されるため、表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し製造コストを下げる効果を期待することができる。実施例1または実施例2で示す画素部のTFTをpチャネル型TFTに置き換えることは容易であり、本実施例で示すEEMOS回路またはEDMOS回路を応用して駆動回路を形成すれば、同様にアクティブマトリクス駆動の表示装置を作製することができる。実施例4で示すEEMOSまたはEDMOSを作製するための工程の一例を図15を用いて説明する。まず、図15Aに示すように、ガラス基板1501上に、テーパー形状の端部を有する走査線ゲート線1502を形成する。第1の絶縁層1503は酸化窒化シリコン膜を用い、200nmの厚さで形成する。次に、第1の絶縁層1503上に非晶質半導体膜1503をプラズマCVD法により40nmの厚さに形成する。非晶質半導体膜としては、珪素、シリコンゲルマニウムなどの材料を用いる。そして、非晶質半導体膜1503にレーザー光を照射することにより結晶化させ、多結晶半導体膜を形成する。また、結晶化方法はレーザーアニール法に限定する必要はなく、公知の他の結晶化法を用いて形成すれば良い。次に、図15Bに示すように、多結晶半導体膜を第1のフォトマスクを用い、光露光プロセスを経て、所定の形状にエッチングし、個々に孤立した半導体膜1505、1506を形成する。半導体膜1505、1506は、完成時にTFTのチャネル形成領域やソースまたはドレイン領域を形成する。D型PTFTを形成するために、あらかじめアクセプタを半導体膜にドーピングする工程を行う。まず、酸化珪素膜からなるマスク絶縁膜1507を形成する。これは、イオンドーピング法を用いてドーピングするp型不純物アクセプタの濃度を制御するために設ける。注入するp型不純物アクセプタの濃度は1×1016~1×1018/cm3とする。このドーピングはD型PTFTのチャネル形成領域に対して行うものである。図15Cでは、半導体膜1506の全面にドーピングを行い、E型PTFTを形成する半導体膜1505はレジストによるマスク1508で被覆してアクセプタがドーピングされないようにしている。こうしてp型不純物アクセプタが添加された半導体膜1509が形成される。以降の工程では、この半導体膜を用いてD型PTFTを形成する。図15Dでは、ゲート絶縁膜として利用する第2の絶縁層1510をプラズマCVD法により80nmの厚さに形成する。第2の絶縁層1510は、酸化珪素、酸化窒化珪素膜などで形成する。そして、窒化タンタルまたは窒化チタンで形成する第1の導電膜1511を20~40nm、好ましくは30nmの厚さに形成すする。その上に第2の導電膜1512を形成する。第2の導電膜としてはTa、W、Mo、Nb、Tiもしくはこれら金属の窒化物を用い、300~400nmの厚さに形成する。図15Eに示す工程では、第2のフォトマスクを用い、光露光プロセスによりレジストマスク1513を形成し、導電膜をエッチングして第1の電極1514、1515を形成する。この工程はドーピング工程と組み合わせて、半導体膜にp型不純物領域によるLDD領域とソース及びドレイン領域とを自己整合的に形成する。最初に行う第1のエッチング処理では、その好適な手法としてICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いる。エッチング用ガスにCF4とCl2を混合し、0.5~2Pa、好ましくは1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して行う。基板側試料ステージにも100WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は15~45°となるようにする。また、第2の絶縁層上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化珪素膜の選択比は2~4代表的には3であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は20~50nm程度エッチングされる。さらに、第2のエッチング処理を行う。エッチングはICPエッチング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル型の電極に500WのRF電力を供給してプラズマを生成する。基板側試料ステージには50WのRF13.56MHz電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第1の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、図15Eに示すように、第1の導電層1514a、1515aよりも幅の狭い第2の導電膜1514b、1515bを形成することができ、これをゲート電極として用いる。次いで、イオンドーピング法により第2の導電膜1514b、1515bをマスクとして半導体膜1505、1509に第2の不純物領域1516、1519を形成する。ドーピングは、第1の導電膜1514a、1515aとゲート絶縁膜1510を通過させることが可能な程度に加速電圧を印加して行い、1×1017~5×1019/cm3のp型不純物アクセプタをドーピングする。イオンドーピング法においては、B2H6またはBF3などをソースガスとして用いる。さらに、イオンドーピング法により第1の導電膜1514a、1515aと第2の導電膜1514b、1515bをマスクとして、第2の不純物領域の外側に第1の不純物領域1517、1520を形成する。第2の不純物領域はソースまたはドレイン領域とするものであり、1×1020~1×1021/cm3のp型不純物アクセプタをドーピングする。チャネル形成領域1518、1521において、チャネル形成領域1521には第2の不純物領域よりも低濃度でp型不純物アクセプタが添加されている。次に、加熱処理を行ってp型半導体領域のp型不純物アクセプタの活性化を行う。この活性化はファーネスアニール、レーザーアニールもしくはランプアニールにより行うか、又はそれらを組み合わせて行えば良い。本実施例では500°Cにて4時間の加熱処理を窒素雰囲気中で行う。このとき、窒素雰囲気中の酸素は極力低減しておくことが望ましい。活性化が終了したら、図15Fに示すように、パッシベーション膜1522として窒化酸化シリコン膜を200nmの厚さに形成し、その後、半導体膜に対する水素化処理を行う。水素化処理は公知の水素アニール技術もしくはプラズマ水素化技術を用いれば良い。さらに、樹脂からなる層間絶縁膜1523を800nmの厚さに形成する。樹脂としては、ポリイミド、ポリアミド、アクリル樹脂、エポキシ樹脂もしくはBCBベンゾシクロブテンを用いれば良い。また、無機の絶縁膜を用いても構わない。次に、第3のフォトマスクを用い、層間絶縁膜1523にコンタクトホールを形成する。その後第4のフォトマスクを用い、配線1524~1527を形成する。本実施例では配線1524~1527として、TiとAlの積層体を形成する。第1の不純物領域とのコンタクトは耐熱性を高めるためにTiで形成する。こうして、E型PTFT1551とD型PTFT1552が完成する。E型PTFTのみを形成する場合には4枚のフォトマスクで完成させることが可能であり、E型PTFTとD型PTFTとを同一基板上に形成するには5枚のフォトマスクで完成させることができる。このようなTFTを用いて実施例4で示す回路を形成することができる。本実施例では実施例1~5で示す方法により得られるTFTが形成された基板から、アクティブマトリクス駆動の液晶表示装置を作製する工程を説明する。図16は素子基板と呼ぶ1600と対向基板1601とをシール材で貼り合わせた状態を示している。素子基板1600上には柱状のスペーサ1604を形成する。柱状のスペーサ1604は画素電極上に形成されるコンタクト部の窪みに合わせて形成すると良い。柱状スペーサ1604は用いる液晶材料にも依存するが3~10μmの高さで形成する。コンタクト部では、コンタクトホールに対応した凹部が形成されるので、この部分に合わせてスペーサを形成することにより液晶の配向の乱れを防ぐことができる。その後、配向膜1605を形成しラビング処理を行う。対向基板1601には透明導電膜1602、配向膜1603を形成する。その後、素子基板と対向基板とを貼り合わせ液晶を注入し、液晶層1606を形成する。図16は反射型の液晶表示装置の画素部の断面構造を示している。その場合、光は対向基板1601側から入射する。透過型の液晶表示装置とする場合にはバックライトを用い素子基板1600側から光が入射する構造となる。いずれの場合においても、nチャネル型TFT205のチャネル形成領域は画素電極1611と走査線ゲート線1610によって遮光されている。図17Aは液晶表示装置の斜視図を示している。素子基板1600は、画素部1650、走査線側駆動回路1651、データ線側駆動回路1652、外部入力端子1654、外部入力端子から各回路の入力部までを接続する配線1653などが形成されている。対向基板1601には対向電極が形成されている。このような素子基板1600と対向基板1601とはシール材を介して貼り合わせ、その内側に液晶を封入する。さらに、素子基板1600の外部入力端子1654にはFPCフレキシブルプリント配線板:FlexiblePrintedCircuitを貼り付ける。また、COGによりCPU、メモリ、オペアンプなどを組み込んだICチップを実装しても良い。図17Bは端子部1654の拡大図を示す。端子は走査線ゲート線またはデータ線などで形成され、端子の幅は100~1000μm、そのピッチは50~200μm程度で形成される。この入力端子の詳細は、図17Bで示すF-F線に対応する断面図として図18に示す。端子1801は第1の導電膜により形成される。この上層には第1の絶縁層1802、第2の絶縁層1803、第3の絶縁層1804が形成される。端子1801上にはこれら絶縁膜が除去された開口部が形成され、好ましくは透明導電膜材料で形成する電極1805が形成され一体となって端子を形成する。端子の幅は100~1000μm、そのピッチは50~200μm程度で形成される。以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子装置の表示装置として用いることができる。実施例1乃至6で示す表示装置を用いた半導体装置の一例を図19を用いて説明する。図19において、表示装置にはTFTが設けられた画素1920から成る画素部1921と、該画素部の駆動に用いるデータ線駆動回路1915、走査線ゲート線駆動回路1914が設けられている。データ線駆動回路1915はデジタル駆動の例を示し、シフトレジスタ1916、ラッチ回路1917、1918、バッファ回路1919から成っている。また、走査線ゲート線駆動回路1914であり、シフトレジスタ、バッファ等いずれも図示せずを有している。この表示装置に接続する外部回路の構成は、安定化電源と高速高精度のオペアンプからなる電源回路1901、USB端子などを備えた外部インターフェイスポート1902、CPU1903、入力手段として用いるペン入力タブレット1910及び検出回路1911、クロック信号発振器1912、コントロール回路1913などから成っている。CPU1903は映像信号処理回路804やペン入力タブレット1910からの信号を入力するタブレットインターフェイス1905などが内蔵されている。また、VRAM1906、DRAM1907、フラッシュメモリ1908及びメモリーカード1909が接続されている。CPU1903で処理された情報は、映像信号データ信号として映像信号処理回路1904からコントロール回路1913に出力する。コントロール回路1913は、映像信号とクロックを、データ線駆動回路1915と走査線ゲート線駆動回路1914のそれぞれのタイミング仕様に変換する機能を持っている。具体的には、映像信号を表示装置の各画素に対応したデータに振り分ける機能と、外部から入力される水平同期信号及び垂直同期信号を、駆動回路のスタート信号及び内蔵電源回路の交流化のタイミング制御信号に変換する機能を持っている。PDAなどの携帯型情報端末はACコンセントに接続しなくても、充電型のバッテリーを電源として屋外や電車の中などでも長時間使用できることが望まれている。また、このような電子装置は持ち運び易さを重点において、軽量化と小型化が同時に要求されている。電子装置の重量の大半を占めるバッテリーは容量を大きくすると重量増加してしまう。従って、このような電子装置の消費電力を低減するために、バックライトの点灯時間を制御したり、スタンバイモードを設定したりといった、ソフトウエア面からの対策も施す必要がある。例えば、CPU1903に対して一定時間ペン入力タブレット1910からの入力信号がタブレットインターフェイス1905に入らない場合、スタンバイモードとなり、図19において点線で囲んだ部分の動作を同期させて停止させる。または、各画素にメモリーを備えておき、静止画像の表示モードに切り替えるなどの処置をとる。こうして電子装置の消費電力を低減させる。また、静止画像を表示するにはCPU1903の映像信号処理回路1904、VRAM1906のなどの機能を停止させ、消費電力の低減を図ることができる。図19では動作をおこなう部分を点線で表示してある。また、コントーロラ1913はICチップを用い、COG法で素子基板に装着してもよいし、表示装置内部に一体形成してもよい。本発明は、各種多様の半導体装置における表示部に適用することができる。本発明が適用される半導体装置として携帯情報端末電子手帳、モバイルコンピュータ、携帯電話等、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ受像器、プロジェクター等が挙げられる。それらの一例を図22~図24に示す。図22Aは携帯電話であり、表示用パネル2701、操作用パネル2702、接続部2703から成り、表示用パネル2701には液晶表示装置またはEL表示装置に代表される表示装置2704、音声出力部2705、アンテナ2709などが設けられている。操作パネル2702には操作キー2706、電源スイッチ2702、音声入力部2705などが設けられている。本発明を表示装置2904に適用して携帯電話を完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。図22Bはビデオカメラであり、本体9101、液晶表示装置またはEL表示装置に代表される表示装置9102、音声入力部9103、操作スイッチ9104、バッテリー9105、受像部9106から成っている。本発明を表示装置9102に適用してビデオカメラを完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。また、屋外などの明るい場所でも鮮明な映像を表示することができる。図22Cはモバイルコンピュータ或いは携帯型情報端末であり、本体9201、カメラ部9202、受像部9203、操作スイッチ9204、液晶表示装置またはEL表示装置に代表される表示装置9205で構成されている。本発明を表示装置9205に適用してモバイルコンピュータ或いは携帯型情報端末を完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。図22Dはテレビ受像器であり、本体9401、スピーカ9402、液晶表示装置またはEL表示装置に代表される表示装置9403、受信装置9404、増幅装置9405等で構成される。本発明を表示装置9403に適用してテレビ受像器を完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。さらに、窓際など明るい場所にテレビ受像器を配置しても、鮮明な映像を表示することができる。図22Eは携帯書籍であり、本体9501、液晶表示装置またはEL表示装置に代表される表示装置9503、記憶媒体9504、操作スイッチ9505、アンテナ9506から構成されており、ミニディスクMDやDVDに記憶されたデータや、アンテナで受信したデータを表示するものである。本発明を表示装置9503に適用して携帯書籍を完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。図23Aはパーソナルコンピュータであり、本体9601、画像入力部9602、液晶表示装置またはEL表示装置に代表される表示装置9603、キーボード9604で構成される。本発明を表示装置9601に適用してパーソナルコンピュータを完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。図23Bはプログラムを記録した記録媒体以下、記録媒体と呼ぶを用いるプレーヤーであり、本体9701、液晶表示装置またはEL表示装置に代表される表示装置9702、スピーカ部9703、記録媒体9704、操作スイッチ9705で構成される。なお、この装置は記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明を表示装置9702に適用して当該プレーヤーを完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。図23Cはデジタルカメラであり、本体9801、液晶表示装置またはEL表示装置に代表される表示装置9802、接眼部9803、操作スイッチ9804、受像部図示しないで構成される。本発明を表示装置9802に適用してデジタルカメラを完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。図24Aはフロント型プロジェクターであり、投射装置3601、スクリーン3602で構成される。本発明を投射装置3601に適用してフロント型プロジェクターを完成させることができる。図24Bはリア型プロジェクターであり、本体3701、投射装置3702、ミラー3703、スクリーン3704で構成される。本発明を投射装置3702に適用してリア型プロジェクターを完成させることができる。尚、図24Cは、図24A及び図24B中における投射装置3601、3702の構造の一例を示した図である。投射装置3601、3702は、光源光学系3801、ミラー3802、3804~3806、ダイクロイックミラー3803、プリズム3807、液晶表示装置3808、位相差板3809、投射光学系3810で構成される。投射光学系3810は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図24C中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。また、図24Dは、図24C中における光源光学系3801の構造の一例を示した図である。本実施例では、光源光学系3801は、リフレクター3811、光源3812、レンズアレイ3813、3814、偏光変換素子3815、集光レンズ3816で構成される。なお、図24Dに示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。ここでは図示しなかったが、本発明はその他にもナビゲーションシステムをはじめ冷蔵庫、洗濯機、電子レンジ、固定電話機、ファクシミリなどに組み込む表示装置にも適用することが可能である。このように本発明の適用範囲はきわめて広く、さまざまな製品に適用することができる。図25は本発明の構成に従い、第1の配線とゲート電極とが設けられたTFTの電流-電圧特性を示すグラフである。TFTのサイズはチャネル長8μm、チャネル幅8μmである。ゲート電圧VG=10V、ドレイン電圧Vd=14Vにおけるドレイン電流は3×104Aが得られている。一方、図26は比較例であり、第1の配線を設けず、ゲート電極のみが設けられた従来型のトップゲート型TFTの特性であり、チャネル長及びチャネル幅は同様である。この場合には、ドレイン電流が5×105Aであり、前者の半分以下の値となっている。また、オン電流の増加のみでなくS値を小さくする効果があり、従来の0.2~0.3V/decに対して、0.16V/decが得られている。S値が小さくなると立ち上がり時間が短くなり、TFTの高速動作が可能になる。このように本発明は、開口率の向上のみでなくTFTの特性向上にも寄与している。