"配線基板の表面に半導体素子をフリップチップ実装して、配線基板と半導体素子との間をアンダーフィル樹脂で封止する工程を備える半導体パッケージの製造方法において、実装される半導体素子の4隅近傍にあたる配線基板の表面に、充填されるアンダーフィル樹脂を堰き止めるためのブロック状の部材を配置形成する工程を具備することを特徴とする半導体パッケージの製造方法。半導体素子の近傍に配置搭載される別部材であるコンデンサなどの受動部品を、前記ブロック状の部材として代用し、実装される半導体素子の4隅近傍にあたる配線基板の表面に配置形成することを特徴とする請求項1記載の半導体パッケージの製造方法。配線基板の表面に半導体素子をフリップチップ実装したギャップに対して液状のアンダーフィル樹脂を充填する際、半導体素子の一辺からのみキャピラリーによりアンダーフィル樹脂を供給する工程を具備することを特徴とする請求項1または2に記載の半導体パッケージの製造方法。ブロック状の部材を配置形成した配線基板の半導体素子を実装する表面に、常温のアンダーフィル樹脂を塗布した状態で、半導体素子と基板の位置合わせを行ない、加熱したヘッドを用いて、フェースダウン方式で半導体素子を樹脂へ加熱押圧し、その後、樹脂を加熱硬化する工程を具備することを特徴とする請求項1または2に記載の半導体パッケージの製造方法。請求項1~4の何れかの方法により製造され、実装される半導体素子の4隅近傍にあたる配線基板の表面にブロック状の部材が配置形成された構成の半導体パッケージ。アンダーフィル樹脂封止により半導体素子の周囲に形成されるフィレット高さは、搭載した半導体素子の周囲全体に渡って、基板表面から素子の高さの2割以上を覆い、かつフィレットの最高到達点高さと最低到達点高さの差が、素子の高さの3割以下であることを特徴とする請求項5記載の半導体パッケージ。しかしながら、上記の方法では、樹脂を半導体素子の4隅から同時充填し毛細管現象を利用するため、封止時間の短縮には有効であり、4隅のフィレットを大きくする目的は達成されるが、半導体素子の4隅から同時注入する際に、半導体素子と基板の間に残される空気が排出されず取り残されることに起因するボイドがアンダーフィル中に発生し、結果的に接続信頼性の問題につながる場合がある。本発明は、上述した従来の問題点を解消し、CUF工法,PAM工法の何れの樹脂封止工法においても、接続信頼性に優れるフィレットの形成が可能となる半導体パッケージの製造方法を提供することを目的とする。本発明では、配線基板の表面に半導体素子をフリップチップ実装して、配線基板と半導体素子との間をアンダーフィル樹脂で封止する工程を備える半導体パッケージの製造方法において、実装される半導体素子の4隅近傍にあたる配線基板の表面に、充填されるアンダーフィル樹脂を堰き止めるためのブロック状の部材を配置形成する工程を具備することを特徴とする半導体パッケージの製造方法を採用する。本発明によれば、フリップチップパッケージにおいて、ボイド発生の回避されたアンダーフィル樹脂封止が実現され、半導体素子の4隅部のフィレットを好適な形状で形成し、フィレット高さ樹脂量の確保,またそれらの均一化に有効であり、接続信頼性の高い半導体パッケージが提供される。本発明の一実施形態について、従来のCUF工法の流れに沿って説明していく。さらに詳しい部分については、図1,図2,図5,図6に基づき説明する。ステップ1:半導体素子のマウント~洗浄本実施形態においては、対応する等しい箇所に配置した基板表面の電極以下、基板電極と称する3と、半導体素子の電極以下、半導体素子電極と称する2とを接続する。半導体素子をフェースダウン方式にて基板上に搭載し、基板電極3,半導体素子の電極2それぞれの表面に形成したバンプ4を介して両者を接続し、フリップチップ実装部を形成する。図1→図2基板,半導体素子の電極配置については,ここに示されるものに限定しない。バンプ4の材質例としては、Cu,Au,Sn/Ag/Cu,Sn/Pb,Sn/Ag,Su/Cu,Su/Sb,Su/Zn,Su/Biなどが挙げられる。尚、任意で半導体素子電極2と基板電極3を短時間で接続するのに,ローカルリフローで加熱とともに加圧を実施したり、リフロー,振動を用いたりする方法を実施しても良い。次に、フリップチップ実装部における半導体素子と基板とのギャップ7の洗浄を行なう。洗浄工程では、フラックス残留成分の除去を目的としているため、洗浄不要のフラックス,またはフラックスを使用しないタイプのバンプを使用する場合などは、本工程は必須ではなく、洗浄工程の採用は任意である。ステップ2:基板へのアンダーフィルブロック形成基板の表層の絶縁層以下、基板表層絶縁層と称する5に、アンダーフィルブロック9を形成する工程では、アンダーフィルブロック9を半導体素子の4隅付近に配置する。図5,図6アンダーフィルブロック9の材質に関しては、ガラス,樹脂,金属,セラミックなどが例示されるが、これらに限定されるものではない。アンダーフィルブロック9の形成方法については、接着剤などを用いて基板表面に予め用意したブロックを接着する方法,ブロック自体を印刷やめっきなどで形成する方法など、適宜に選択される。ブロックや接着剤の材質,特性に関しても、非導電性/導電性を問わない。また、基板表面に搭載する半導体素子の近傍に配置搭載される別部材である受動部品などをアンダーフィルブロック9として代用することもできる。形状と表面粗さに関してアンダーフィルブロックの形状に関しては、半導体素子の隅部に対して、隅部に垂直に面が形成されていることが好ましく、円柱状,円錐状,角錐上,角柱状,球状,それらの複合形状などでアンダーフィルの底上げができる形状であれば、形状,サイズは問わない。表面の粗さについては、接触角が半導体素子の外周部と同等程度が好ましいが、アンダーフィルを撥液する表面状態,接触角でないことが要求される。工程の順序に関してCUF工法におけるアンダーフィルブロック形成工程は、フリップチップ実装前に形成する方法と実装後に実施する方法の何れも採用可能であるが、フラックス洗浄性を考慮すると、フリップチップ実装後~フラックス洗浄後に実施することが好ましく、その後にプラズマ処理を用いて表面形状の改質,表面のクリーニングなどを施して、アンダーフィルの流動性を改善させても良い。PAM工法に関しては、樹脂を塗布する前の基板に対してアンダーフィルブロックを形成するのが好ましく、PAM工法に関してもアンダーフィルブロック形成後にCUF工法と同様に、樹脂の流動性を向上とクリーニングの目的でプラズマ処理を施しても良い。ステップ3:アンダーフィルの充填~硬化次に、フリップチップ実装部を加熱したディスペンサステージに配置し、基板を昇温する。これは、アンダーフィル樹脂8の流動性を上げる目的で行なう処理であり、ステージの昇温温度については、樹脂の性能が最も発揮される推奨条件を選択して良い。本実施形態では、アンダーフィル樹脂8をフリップチップ実装部の任意の一辺からキャピラリーにより供給し、毛細管現象により半導体素子と基板とのギャップに樹脂が行き渡り、充填が完了するまでステージ上に放置する。半導体素子の一辺からキャピラリーによりアンダーフィル樹脂を供給する本発明の手法によると、毛細管現象により半導体素子と基板とのギャップに樹脂が行き渡る際に、前記ギャップに残存する空気を押出しながら充填されるため、二方向あるいは四方向から中心部に樹脂が行き渡る際に空気を閉じ込めて巻き込み、ボイドの発生に起因する現象が回避される。本発明者らの実験によると、半導体素子の1辺からのみキャピラリーによりアンダーフィル樹脂を供給してアンダーフィルを行なう場合、半導体素子と基板とのギャップから滲み出て半導体素子の周囲側面に濡れ上がって形成されるフィレットの高さが、注入辺>測辺≧対辺>四隅の順になる現象が確認されている。また、アンダーフィル樹脂の供給方法に関わりなく、アンダーフィルが施された半導体パッケージ製品では、一般に半導体素子の辺の中心部では四隅よりフィレットが低くなるという現象は生じず、フィレット高さは半導体素子の四隅の何れかで最も低いことが確認されている。アンダーフィル樹脂の充填量フィレット高さは、搭載した半導体素子の周囲全体に渡って、基板表面から素子の高さの2割以上を覆うことで、接続バンプ部を含めたギャップを十分に覆うことが求められる。また、接続バンプ部を含めたギャップが十分に覆われたとしても、半導体素子の周囲でのフィレット高さがアンバランスとなることに起因して、アンダーフィル樹脂フィレットにかかる応力の不均衡が発生しない様、半導体素子の周囲でのフィレット高さは均一であることが望ましく、最高到達点高さと最低到達点高さの差が、素子の高さの3割以下であることが好ましい。実装部断面図を示す図7に示すように、半導体素子の左側のフィレットが低く、右側のフィレットが高く、双方の樹脂量に隔たりが大きいと、半導体素子にかかる応力,ギャップ内の接続部電極にかかる応力での不均衡に起因する弊害を招いてしまう。本発明では、樹脂量の差をフィレット高さの差に置き換えて、半導体素子の高さの3割以内の差であれば、不均衡の問題は度外視されるレベルであると判定する。本発明で使用するアンダーフィル樹脂8については,エポキシ樹脂系が主流であるが、フェノール樹脂,ポリイミド樹脂,シリコーン樹脂系の樹脂などを用いても良い。その後、アンダーフィル樹脂の充填が完了した配線基板を樹脂硬化が可能な温度雰囲気に移して、アンダーフィル樹脂を完全に熱硬化させ、半導体パッケージを得る。使用するアンダーフィル樹脂に応じて、硬化時間,硬化温度については、適切な条件の設定が要求される。尚、本発明では、使用する半導体素子1に対しての表面処理,基板の材質,表層絶縁層5の材質,半導体素子電極2,基板電極3の材質,電極の配置,2,3,4の形成方法や材質,バンプ4のメタル構造,ならび樹脂8の種類,アンダーフィルブロックの材質,形成方法,形状,サイズなどは、本実施形態に示すものに限定されるものではない。本発明をPAM工法に適用する場合、図1以前の段階で、半導体素子1の4隅近傍にアンダーフィルブロックを配置形成した後で、常温のアンダーフィル樹脂を予め基板に塗布した状態で、半導体素子と基板の位置合わせを行ない、加熱したヘッドを用いて、フェースダウン方式で半導体素子を樹脂へ加熱押圧し、その後、樹脂を加熱硬化し、図6に示す構造を得る。以下、実施例について詳細に説明する。半導体素子15mm×15mm×08mmを基板40mm×40mm×03mmに実装する。実装工程の概略図は、図1に示すフェースダウン方式である。半導体素子と基板の電極の上には、それぞれの配置が対応する様に、Sn/Ag/Cuはんだからなるバンプ4が予め形成されている。実装前のバンプ高さは0035mmであり、バンプの配列ピッチは0180mmである。実装後の半導体素子1と基板4のギャップ7は0070mmである。図2参照半導体素子を基板上にフェースダウン方式でフリップチップ実装した後、リフロー250°CMAXに通した。上記のフリップチップ実装部に対してフラックス洗浄を施し、その後、半導体素子の4隅の基板表層絶縁層に半導体素子からの距離を05mmの位置に、ガラス製のアンダーフィルブロック9底面が、斜辺10mmの二等辺三角形∠90°×高さ08mmである三角柱の形状を、エポキシ樹脂を塗布した上に配置した。アンダーフィルブロックの基板への搭載にあたっては、半導体素子を実装するのに用いたマウンタを用いた。次に、ギャップ7にキャピラリーから液状のアンダーフィル樹脂8を充填し、フィレットが形成されるまで数分待ち、硬化の工程を経て、半導体パッケージを作製した。液状樹脂8には、鉛フリー仕様コアレス基板で標準であるナミックス製XS8410-73Bを用いた。樹脂の充填にあたっては、半導体素子の任意の1辺に沿うようにI字で5mmを2往復させた。充填量に関しては、フィレットが半導体素子の高さの8割程度まで到達するようにし、周囲でフィレットアンバランスが起きないよう吐出量を制御した。樹脂の充填工程について、図8aの平面図にてディスペンサステージでのキャピラリー動作を、図8bの断面図にて要部を拡大して示す。以上の方法で、本発明による半導体パッケージを10個,比較のためアンダーフィルブロックを形成していない従来方法による半導体パッケージを10個作製した。アンダーフィルブロックを配置した半導体パッケージでの半導体素子4隅部分でのフィレット高さが、それを配置していない半導体パッケージでの半導体素子4隅部分でのフィレット高さに比べて約02mm上昇していることが確認された。接続信頼性の試験方法半導体パッケージでの接続信頼性を確認するため、半導体パッケージのサンプルを2群に分け、TCT試験3000サイクルを実施し、故障解析を実施した。前処理として、全てのサンプルをJEDEC-Level3の条件温度30°C/湿度60/192hで保存し、吸湿後にリフローを行なった。リフロー処理のピーク温度は250°C/20secとし、この処理を3回繰り返した。TCT試験による結果を、表1に示す。故障解析故障サンプルの断面研磨を実施したところ、バンプクラックと半導体素子とバンプ界面での剥離が生じていることが観察された。"