"パッケージと、前記パッケージ内に設けられ、コレクタ電極及びエミッタ電極を有する半導体スイッチング素子と、前記コレクタ電極及び前記エミッタ電極を外部に導出する端子であって、前記パッケージ内部の浮遊インダクタンス成分及び浮遊抵抗成分による通電時の電圧降下を反映する主コレクタ端子及び主エミッタ端子と、前記電圧降下を反映せずに、前記コレクタ電極及び前記エミッタ電極の間の電圧を検出することが可能な第2コレクタ端子及び第2エミッタ端子と、前記主エミッタ端子と前記第2エミッタ端子との間の前記電圧降下を検出することが可能な、前記第2エミッタ端子の近傍に設けられた第3エミッタ端子とを備える、半導体スイッチング装置。請求項1に記載の半導体スイッチング装置であって、前記主エミッタ端子、前記第2及び第3エミッタ端子は、前記パッケージ表面に設けられ、前記第3エミッタ端子は、前記主エミッタ端子よりも前記第2エミッタ端子に近接して設けられている、半導体スイッチング装置。請求項1または請求項2に記載の半導体スイッチング装置であって、前記第2及び第3エミッタ端子は、同軸端子またはコネクタ端子に設けられている、半導体スイッチング装置。請求項1乃至請求項3のいずれかに記載の半導体スイッチング装置であって、前記エミッタ電極と前記主エミッタ端子との間の配線である主エミッタ配線から前記第2エミッタ端子に分岐する配線と、前記主エミッタ配線から前記第3エミッタ端子に分岐する配線とは互いに近接して設けられている、半導体スイッチング装置。請求項1乃至請求項3のいずれかに記載の半導体スイッチング装置であって、前記エミッタ電極と前記主エミッタ端子との間の配線である主エミッタ配線から前記第2エミッタ端子に分岐する配線と、前記主エミッタ配線から前記第3エミッタ端子に分岐する配線とは互いにツイストされて、ツイスト配線を構成している、半導体スイッチング装置。請求項1乃至請求項3のいずれかに記載の半導体スイッチング装置であって、前記エミッタ電極と前記主エミッタ端子との間の配線である主エミッタ配線から前記第2エミッタ端子に分岐する配線と、前記主エミッタ配線から前記第3エミッタ端子に分岐する配線とはラミネートされて、ラミネート配線を構成している、半導体スイッチング装置。請求項1乃至請求項6のいずれかに記載の半導体スイッチング装置であって、前記第2エミッタ端子及び前記第3エミッタ端子に電流検出器が電気的に接続される、半導体スイッチング装置。請求項1乃至請求項7のいずれかに記載の半導体スイッチング装置であって、前記第2エミッタ端子及び前記第3エミッタ端子に、それらの間の前記電圧降下に基づいて前記半導体スイッチング素子の動作を制御する制御回路が電気的に接続されている、半導体スイッチング装置。請求項8に記載の半導体スイッチング装置であって、前記パッケージ内に設けられた前記制御回路をさらに備える、半導体スイッチング装置。請求項1乃至請求項9のいずれかに記載の半導体スイッチング装置であって、前記半導体スイッチング素子は、IGBT,MOSFET,サイリスタ,GTOサイリスタ,GCTサイリスタ及びダイオードの少なくともいずれか1つを含む、半導体スイッチング装置。しかしながら、従来の半導体スイッチング装置においては、主エミッタ端子及び第2エミッタ端子が互いに近接して配置されていない。そのため、上記電圧降下に基づいて主電流を検出する電流検出器を、これら2つの端子に電気的に接続すると、それによって形成される電流検出器及び当該2つの端子を通る結線の閉ループが比較的大きいものとなっている。その結果、電流検出器で検出しようとする主電流が、スイッチング時に発生する誘導ノイズの影響を強く受けるため、主電流を正確に検出することが困難であるという問題があった。また、半導体スイッチング装置内部の配線においても、誘導ノイズの影響を抑制するための手段が講じられていないことから、半導体スイッチング素子に流れる主電流を正確に検出することが困難であった。そこで、本発明は、上記のような問題点を鑑みてなされたものであり、誘導ノイズを抑制することが可能な技術を提供することを目的とする。本発明に係る半導体スイッチング装置は、パッケージと、前記パッケージ内に設けられ、コレクタ電極及びエミッタ電極を有する半導体スイッチング素子と、前記コレクタ電極及び前記エミッタ電極を外部に導出する端子であって、前記パッケージ内部の浮遊インダクタンス成分及び浮遊抵抗成分による通電時の電圧降下を反映する主コレクタ端子及び主エミッタ端子とを備える。そして、前記半導体スイッチング装置は、前記電圧降下を反映せずに、前記コレクタ電極及び前記エミッタ電極の間の電圧を検出することが可能な第2コレクタ端子及び第2エミッタ端子と、前記主エミッタ端子と前記第2エミッタ端子との間の前記電圧降下を検出することが可能な、前記第2エミッタ端子の近傍に設けられた第3エミッタ端子とを備える。本発明によれば、第2エミッタ端子近傍に第3エミッタ端子が設けられている。したがって、電圧降下に基づいて主電流を検出する電流検出器を、第2エミッタ端子及び主エミッタ端子に電気的に接続する代わりに、第2エミッタ端子及び第3エミッタ端子に電気的に接続するようにすれば、電流検出器と、2つの端子とを通る結線の閉ループを小さくすることができる。よって、スイッチング時の誘導ノイズの影響を抑制することができる。<実施の形態1>図1は、本発明の実施の形態1に係る半導体スイッチング装置の構成を示す結線図であり、図2は、その外観図である。図1に示すように、本実施の形態に係る半導体スイッチング装置は、パッケージ1と、半導体スイッチング素子2と、ダイオード3と、主コレクタ端子4と、主エミッタ端子5と、第2コレクタ端子6と、ゲート端子7と、第2エミッタ端子8と、第3エミッタ端子9とを備えている。パッケージ1は、半導体スイッチング素子2と、ダイオード3とを内包している。半導体スイッチング素子2は、コレクタ電極2a、ゲート電極2b、及び、エミッタ電極2cを有しており、コレクタ電極2a及びエミッタ電極2cの間に、エミッタ電極2cからコレクタ電極2aへの向きを順方向とするダイオード3が並列接続されている。そして、コレクタ電極2aは、主コレクタ端子4及び第2コレクタ端子6と電気的に接続され、ゲート電極2bは、ゲート端子7と電気的に接続され、エミッタ電極2cは、主エミッタ端子5、第2エミッタ端子8及び第3エミッタ端子9と電気的に接続されている。図2に示されるように、本実施の形態では、主コレクタ端子4、主エミッタ端子5、第2コレクタ端子6、ゲート端子7、第2エミッタ端子8及び第3エミッタ端子9は、パッケージ1表面に設けられている。つまり、主コレクタ端子4及び主エミッタ端子5は、コレクタ電極2a及びエミッタ電極2cを外部に導出する端子となっている。そして、本実施の形態では、半導体スイッチング装置を通電すると、パッケージ1内部の浮遊インダクタンス成分及び浮遊抵抗成分以下浮遊成分21と記すに起因する電圧降下が発生する。本実施の形態では、当該電圧降下が、コレクタ電極2aと主コレクタ端子4との間、及び、エミッタ電極2cと、主エミッタ端子5または第3エミッタ端子9との間に発生するように構成されている。このような構成においては、主コレクタ端子4及び主エミッタ端子5は、浮遊成分21による通電時の電圧降下を反映するものとなっている。つまり、主コレクタ端子4及び主エミッタ端子5は、コレクタ‐エミッタ間の電圧に、浮遊成分21による通電時の電圧降下の影響が加味された電圧を検出することが可能となっている。また、第3エミッタ端子9と第2エミッタ端子8との間の電圧を検出することにより、主エミッタ端子5と第2エミッタ端子8との間の浮遊成分21による通電時の電圧降下を検出することが可能となっている。つまり、本実施の形態では、第3エミッタ端子9は、主エミッタ端子5と電気的に等価であり、主エミッタ端子5と第2エミッタ端子8との間の浮遊成分21による通電時の電圧降下を検出することが可能となっている。なお、このような第3エミッタ端子を実現するためには、例えば、エミッタ電極2cと主エミッタ端子5との配線が、図示しない金属板による配線である構成において、パッケージ1表面内側の金属板配線のうちパッケージ1表面近傍の部分と、第3エミッタ端子とを、インダクタンス成分及び浮遊抵抗成分が可及的に小さい配線を用いてパッケージ1内で電気的に接続するように構成すればよい。一方、第2コレクタ端子6及び第2エミッタ端子8は、浮遊成分21による通電時の電圧降下を反映せずに、コレクタ電極2a及びエミッタ電極2cの間の電圧を検出することが可能となっている。なお、このような第2コレクタ端子6及び第2エミッタ端子8を実現するためには、例えば、第2コレクタ端子6とコレクタ電極2aとの間の配線を短くし、かつ、第2エミッタ端子8とエミッタ電極2cとの間の配線を短くするように構成すればよい。また、第3エミッタ端子9は、第2エミッタ端子8の近傍に設けられている。本実施の形態では、図2に示されるように、第3エミッタ端子9は、主エミッタ端子5よりも第2エミッタ端子8に近接して設けられている。図3は、以上のように構成された本実施の形態に係る半導体スイッチング装置において、主コレクタ端子4と主エミッタ端子5との間に流れる主電流の波形、主コレクタ端子4と主エミッタ端子5との間の電圧の波形、及び、第2エミッタ端子8と第3エミッタ端子9との間の電圧の波形を示す図である。この図3に示されるように、第2エミッタ端子8と第3エミッタ端子9との間の電圧に、主電流の波形に似た波形が現れる。これは、第2エミッタ端子8と第3エミッタ端子9との間の電圧を検出すれば、主コレクタ端子4と主エミッタ端子5との間に流れる主電流、つまり、半導体スイッチング素子2に流れる主電流を検出することができることを意味する。さて、本実施の形態に係る半導体スイッチング装置に関連する半導体スイッチング装置においては、上述の第3エミッタ端子9を備えるものではなかった。そのため、図1において想像線二点鎖線で示す電流検出器22を、第2エミッタ端子8と主エミッタ端子5に電気的に接続し、第2エミッタ端子8と主エミッタ端子5との間の電圧降下に基づいて、半導体スイッチング素子2の主電流を検出していた。しかしながら、第2エミッタ端子8及び主エミッタ端子5が互いに近接して配置されておらず、また電流検出器22を含む制御駆動回路例えば図4のゲート駆動回路31と主エミッタ端子5との間はケーブルまたはバスバーで接続されていたため、電流検出器22、第2エミッタ端子8及び主エミッタ端子5を通る結線の閉ループ図1に一点鎖線で示される閉ループAが比較的大きいものとなっていた。その結果、電流検出器22で検出しようとする主電流が、スイッチング時に発生する誘導ノイズの影響を強く受けるため、主電流を正確に検出することが困難であった。それに対して、本実施の形態に係る半導体スイッチング装置によれば、第2エミッタ端子8近傍に、第3エミッタ端子9が設けられている。したがって、電圧降下に基づいて主電流を検出する電流検出器22を、第2エミッタ端子8及び主エミッタ端子5に電気的に接続する代わりに、第2エミッタ端子8及び第3エミッタ端子9に電気的に接続するようにすれば、電流検出器22と、2つの端子を通る結線の閉ループが、上記閉ループAからそれよりも小さい閉ループ図1に一点鎖線で示される閉ループBとなる。よって、電流検出器22と、2つの端子を通る結線の閉ループを小さくすることができることから、電流検出器22で検出しようとする主電流に対するスイッチング時の誘導ノイズの影響を抑制することができ、半導体スイッチング素子2に流れる主電流を正確に検出することができる。その結果、過電流や短絡などの異常動作を正確に検出することができる。なお、以上の構成において、第2エミッタ端子8及び第3エミッタ端子9は、1つの同軸端子、または、2つのコネクタ端子に設けられてもよい。このように構成した場合には、第2エミッタ端子8及び第3エミッタ端子9への電気接続を容易に行うことができる。また、図1に示される、エミッタ電極2cと主エミッタ端子5との間の配線である主エミッタ配線11から第2エミッタ端子8に分岐する第1配線12配線と、主エミッタ配線11から第3エミッタ端子9に分岐する第2配線13配線とは互いに近接して設けられてもよい。このように構成した場合には、結線の閉ループをできるだけ小さくすることができることから、スイッチング時の誘導ノイズの影響を抑制することができ、半導体スイッチング素子2に流れる電流を正確に検出することができる。また、第1配線12と、第2配線13とは互いにツイストされてツイスト配線を構成してもよい。あるいは、第1配線12及び第2配線13は、ラミネートされてラミネート配線を構成してもよい。これらのように構成した場合には、外部からの誘導ノイズの影響を抑制することができることから、半導体スイッチング素子2に流れる電流を正確に検出することができる。半導体スイッチング素子2は、IGBT,MOSFET,サイリスタ,GTOサイリスタ,GCTサイリスタ及びダイオードのいずれか1つ、または、これらを2つ以上組合せたものであってもよい。<実施の形態2>図4は、本発明の実施の形態2に係る半導体スイッチング装置の構成を示す結線図である。なお、本実施の形態に係る半導体スイッチング装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付して説明を省略する。図4に示すように、本実施の形態では、第2エミッタ端子8及び第3エミッタ端子9に、それらの間の電圧降下実質的に主電流に基づいて半導体スイッチング素子2の動作を制御するゲート駆動回路31制御回路が電気的に接続されている。なお、ここでは、半導体スイッチング素子2にIGBTが用いられているものとして説明する。ゲート駆動回路31は、過電流/短絡制御部31aと、入力インターフェース31bと、ASIC31cと、ゲート駆動部31dとを備えている。このうちASIC31cは、制御論理部31ca、保護論理部31cb及びVd検出部31ccを備えている。過電流/短絡制御部31aは、第2エミッタ端子8及び第3エミッタ端子9に電気的に接続されており、それらの間の電圧降下実質的に主電流が入力される。過電流/短絡制御部31aは、入力された電圧降下に基づいて、所定の信号をASIC31c保護論理部31cbに出力したり、ゲート駆動部31dを制御したりする。ASIC31cは、過電流/短絡制御部31aから出力された所定の信号、及び/または、入力インターフェース31bに入力された信号に基づいて、ゲート駆動部31dを制御する。ゲート駆動部31dは、過電流/短絡制御部31a及びASIC31cの制御により、ゲート端子7を介して半導体スイッチング素子2のゲート電極2bの電圧を制御する。以上のような本実施の形態に係る半導体スイッチング装置によれば、実施の形態1と同様の構成を有していることから、スイッチング時の誘導ノイズの影響を抑制することができ、半導体スイッチング素子2に流れる電流を正確に検出することができる。その結果、過電流や短絡などの異常動作を正確に検出することができる。このことは、従来の半導体スイッチング装置では、主エミッタ端子と、ゲート駆動回路31との間がケーブル及びバスバーで接続されて、結線の閉ループが比較的大きくなっていたことから、特に有効である。また、本実施の形態では、第2エミッタ端子8及び第3エミッタ端子9に、それらの間の電圧降下実質的に主電流に基づいて半導体スイッチング素子の動作を制御するゲート駆動回路31制御回路が電気的に接続されている。したがって、正確に検出された電流に基づいて、半導体スイッチング素子2を動作させることができることから、半導体スイッチング装置の動作の安全性を高めることができる。なお、以上のように構成された半導体スイッチング装置において、パッケージ1内に設けられたゲート駆動回路31をさらに備えるものであってもよい。このような構成によれば、半導体スイッチング素子2を安全に動作させることが可能な構成について小型化軽量化を図ることができる。なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。"