電源端子と、出力端子と、前記電源端子に接続された第1の電極と、前記出力端子に接続された第2の電極と、制御電極とを有するハイサイド出力トランジスタと、前記ハイサイド出力トランジスタの前記制御電極と前記第2の電極との間に接続され、オン状態で前記ハイサイド出力トランジスタの前記制御電極と前記第2の電極とをショートさせるトランジスタと、前記電源端子と前記トランジスタの制御電極との間に接続されたトリガー回路と、前記電源端子と前記出力端子との間に接続されたESDElectroStaticDischarge保護回路と、を備え、前記電源端子に最大定格電圧より大きい電圧が印加すると、前記トリガー回路が動作し、前記トランジスタがオンし、前記ハイサイド出力トランジスタがオフし、前記ESD保護回路が動作することを特徴とする集積回路。前記ハイサイド出力トランジスタのオフと同時もしくはオフした後に、前記ESD保護回路が動作することを特徴とする請求項1記載の集積回路。前記トランジスタは、前記制御電極としてベースを有するバイポーラトランジスタであることを特徴とする請求項1または2に記載の集積回路。前記トランジスタの前記制御電極と、前記出力端子との間に接続された抵抗をさらに備えたことを特徴とする請求項1~3のいずれか1つに記載の集積回路。前記トリガー回路は、前記トランジスタの前記制御電極から前記電源端子に向かう方向を順方向とするツェナーダイオードを有することを特徴とする請求項1~4のいずれか1つに記載の集積回路。前記トリガー回路は、前記ツェナーダイオードと、前記トランジスタの前記制御電極との間に接続された第2の抵抗をさらに有し、前記ESD保護回路は、前記電源端子と前記出力端子との間に接続された第2のトランジスタと、前記ツェナーダイオードと前記第2のトランジスタの制御電極との間に接続された第2のツェナーダイオードとを有することを特徴とする請求項5記載の集積回路。グランド端子と、前記出力端子と前記グランド端子との間に接続され、且つ前記ハイサイド出力トランジスタに対して直列接続されたローサイド出力トランジスタと、をさらに備えたことを特徴とする請求項1~6のいずれか1つに記載の集積回路。実施形態によれば、ESDに対する安定した保護動作を実現する集積回路を提供する。実施形態によれば、集積回路は、電源端子と、出力端子と、ハイサイド出力トランジスタと、トランジスタと、トリガー回路と、ESDElectroStaticDischarge保護回路と、を備えている。前記ハイサイド出力トランジスタは、前記電源端子に接続された第1の電極と、前記出力端子に接続された第2の電極と、制御電極とを有する。前記トランジスタは、前記ハイサイド出力トランジスタの前記制御電極と前記第2の電極との間に接続され、オン状態で前記ハイサイド出力トランジスタの前記制御電極と前記第2の電極とをショートさせる。前記トリガー回路は、前記電源端子と前記トランジスタの制御電極との間に接続されている。前記ESD保護回路は、前記電源端子と前記出力端子との間に接続されている。前記電源端子に最大定格電圧より大きい電圧が印加すると、前記トリガー回路が動作し、前記トランジスタがオンし、前記ハイサイド出力トランジスタがオフし、前記ESD保護回路が動作する。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。第1実施形態図1は、第1実施形態の集積回路の回路図である。本実施形態の集積回路は、同一導電形のハイサイド出力トランジスタM2及びローサイド出力トランジスタM1を直列接続した、いわゆるトーテンポール構造を有する。ハイサイド出力トランジスタM2及びローサイド出力トランジスタM1は、例えばn形のDMOSdoublediffusionMOS構造を有するFETFieldEffectTransistorである。図1に示す各要素は同一半導体基板もしくは1チップに集積化されている。本実施形態の集積回路は、外部と接続可能な3つの端子1~3を有する。電源端子VCC端子とも表す1は、外部電源と接続される。出力端子VO端子とも表す2は、本集積回路による駆動対象例えばパワーデバイスに接続される。グランド端子GND端子とも表す3は、接地される。VCC端子1は電源ライン11に接続され、GND端子3はグランドライン12に接続されている。電源ライン11とグランドライン12との間には、内部回路30が接続されている。内部回路30は、内部電源回路、入力回路、信号処理回路などを含む。ハイサイド出力トランジスタM2は、VCC端子1とVO端子2との間に接続されている。ハイサイド出力トランジスタM2の第1の電極であるドレインは、電源ライン11に接続されている。ハイサイド出力トランジスタM2の第2の電極であるソースは、VO端子2に接続されている。ハイサイド出力トランジスタM2の制御電極であるゲートは、内部回路30に接続されている。ローサイド出力トランジスタM1は、VO端子2とGND端子3との間に接続されている。ローサイド出力トランジスタM1の第1の電極であるドレインは、VO端子2およびハイサイド出力トランジスタM2のソースと接続されている。ローサイド出力トランジスタM1の第2の電極であるソースは、グランドライン12に接続されている。ローサイド出力トランジスタM1の制御電極であるゲートは、内部回路30に接続されている。ダイオードD7は、ハイサイド出力トランジスタM2のソース-ドレイン間の寄生ダイオードを表す。ダイオードD6は、ローサイド出力トランジスタM1のソース-ドレイン間の寄生ダイオードを表す。VCC端子1とVO端子2との間には、ESD保護回路が接続されている。ESD保護回路は、ハイサイド出力トランジスタM2に対して並列に接続されている。ESD保護回路は、バイポーラトランジスタQ1、トリガー回路10、抵抗R1を含む。バイポーラトランジスタQ1は、例えばnpn形バイポーラトランジスタである。バイポーラトランジスタQ1のコレクタは、電源ライン11に接続されている。バイポーラトランジスタQ1のエミッタは、VO端子2に接続されている。バイポーラトランジスタQ1の制御電極であるベースは、トリガー回路10と接続されている。トリガー回路10は、電源ライン11と、バイポーラトランジスタQ1のベースとの間に接続されている。VCC端子1とVO端子2との間の電位差が、通常動作時の最大定格電圧より大きくなると、トリガー回路10は動作し、バイポーラトランジスタQ1のベースに電流を供給する。例えば、トリガー回路10として、直列接続された複数のツェナーダイオードを用いることができる。それら複数のツェナーダイオードは、バイポーラトランジスタQ1のベースから電源ライン11に向かう方向を順方向として、電源ライン11と、バイポーラトランジスタQ1のベースとの間に直列接続されている。バイポーラトランジスタQ1のベースと、VO端子2との間には、抵抗R1が接続されている。ハイサイド出力トランジスタM2のゲートとソース間には、バイポーラトランジスタQ2が接続されている。また、ハイサイド出力トランジスタM2のゲートとソース間には、ツェナーダイオードD8が接続されている。ツェナーダイオードD8のアノードはハイサイド出力トランジスタM2のソースに接続され、カソードはハイサイド出力トランジスタM2のゲートに接続されている。バイポーラトランジスタQ2は、例えばnpn形バイポーラトランジスタである。バイポーラトランジスタQ2のコレクタは、ハイサイド出力トランジスタM2のゲートに接続されている。バイポーラトランジスタQ2のエミッタは、ハイサイド出力トランジスタM2のソースに接続されている。バイポーラトランジスタQ2がオンすると、ハイサイド出力トランジスタM2のゲートとソースがショートし、ハイサイド出力トランジスタM2がオフする。バイポーラトランジスタQ2の制御電極であるベースは、トリガー回路20と接続されている。トリガー回路20は、電源ライン11と、バイポーラトランジスタQ2のベースとの間に接続されている。VCC端子1とVO端子2との間の電位差が、通常動作時の最大定格電圧より大きくなると、トリガー回路20は動作し、バイポーラトランジスタQ2のベースに電流を供給する。例えば、トリガー回路20として、直列接続された複数のツェナーダイオードを用いることができる。それら複数のツェナーダイオードは、バイポーラトランジスタQ2のベースから電源ライン11に向かう方向を順方向として、電源ライン11と、バイポーラトランジスタQ2のベースとの間に直列接続されている。バイポーラトランジスタQ2のベースと、VO端子2との間には、抵抗R4が接続されている。次に、本実施形態の集積回路の動作について説明する。通常動作時、VCC端子1に与えられる外部電源電圧によって内部回路30が動作し、内部回路30は、ハイサイド出力トランジスタM2のゲート及びローサイド出力トランジスタM1のゲートを駆動する。ハイサイド出力トランジスタM2及びローサイド出力トランジスタM1は、オンオフを交互に繰り返す。これにより、VO端子2に所望の電圧が出力される。次に、ESD印加時の動作について説明する。VO端子2がグランド電位のとき、VCC端子1に通常動作時の最大定格電圧よりも大きな正電圧ESD電圧が印加すると、電源ライン11の電位が上昇する。これにより、トリガー回路20が動作して、電源ライン11からバイポーラトランジスタQ2のベースに電流が供給される。これにより、バイポーラトランジスタQ2がオンし、ハイサイド出力トランジスタM2のゲートとソース間をショートさせる。これにより、ハイサイド出力トランジスタM2がオフになる。ハイサイド出力トランジスタM2のオフと同時もしくは少し時間差を経て、ESD保護回路のトリガー回路10が動作する。これにより電源ライン11からバイポーラトランジスタQ1のベースに電流が供給され、バイポーラトランジスタQ1がオンする。バイポーラトランジスタQ1がオンすることで、VCC端子1に印加されたESD電荷をバイポーラトランジスタQ1が消費する。オフ状態のハイサイド出力トランジスタM2ではESD電荷が消費されず、ハイサイド出力トランジスタM2の破壊を防ぐことができる。ここで、図3aは、図1の回路におけるノードAの電位ハイサイド出力トランジスタM2のゲート電位の時間変化を表す。図3bは、バイポーラトランジスタQ1のコレクタ電流の時間変化を表す。図3cは、VCC端子1とVO端子2間の電圧の時間変化を表す。ESDの印加により電源ライン11の電位が上昇し、トリガー回路20が動作して、バイポーラトランジスタQ2がオンすると、図3aに示すように、ノードAの電位が下がる。これにより、ハイサイド出力トランジスタM2がオフする。そして、ノードAの電位が時刻tで下がった後に、図3bに示すように、ESD保護回路のバイポーラトランジスタQ1のコレクタ電流が流れる。すなわち、ハイサイド出力トランジスタM2がオフした後に、ESD保護回路のバイポーラトランジスタQ1がオンし、そのバイポーラトランジスタQ1でESD電荷が消費される。したがって、ESD印加時、保護対象のハイサイド出力トランジスタM2を動作させずに、ESD保護回路の安定した動作を実現できる。第2実施形態図4は、第2実施形態の集積回路の回路図である。なお、図1に示す第1実施形態の回路と同じ要素には同じ符号を付している。本実施形態では、図1に示すトリガー回路10として、ツェナーダイオードD1~D5を用いている。また、図1に示すトリガー回路20として、ツェナーダイオードD1~D4及び抵抗R5を用いている。ツェナーダイオードD1~D4は、トリガー回路10及びトリガー回路20で共通に用いられている。これにより、チップ面積の縮小を図れる。なお、図では、4つのツェナーダイオードD1~D4を示すが、その数は任意である。ツェナーダイオードD1~D4及び抵抗R5は、電源ライン11と、バイポーラトランジスタQ2のベースとの間に直列接続されている。ツェナーダイオードD1~D4は、バイポーラトランジスタQ2のベースから電源ライン11に向かう方向を順方向としている。抵抗R5は、ツェナーダイオードD4のアノードと、バイポーラトランジスタQ2のベースとの間に接続されている。ツェナーダイオードD5は、ツェナーダイオードD4のアノードと、バイポーラトランジスタQ1のベースとの間に接続されている。ツェナーダイオードD5のカソードは、ツェナーダイオードD4のアノードに接続され、アノードは抵抗R1、およびバイポーラトランジスタQ1のベースに接続されている。バイポーラトランジスタQ2のベースに抵抗R5を接続し、バイポーラトランジスタQ1のベースにツェナーダイオードD5を接続している。これにより、バイポーラトランジスタQ2がオンするタイミングとバイポーラトランジスタQ1がオンするタイミングとに時間差を生じさせている。すなわち、VCC端子1へのESD印加により、ツェナーダイオードD1~D4がブレークダウンすると、先にバイポーラトランジスタQ2がオンし、その後にバイポーラトランジスタQ1がオンする。これにより、ハイサイド出力トランジスタM2が確実にオフになった後に、バイポーラトランジスタQ1にESD電荷を消費させることができる。あるいは、抵抗R5に代えてツェナーダイオードを用いてもよい。バイポーラトランジスタQ2がオンすると同時にバイポーラトランジスタQ1がオンしてもよい。第3実施形態図5は、第3実施形態の集積回路の回路図である。前述した実施形態の回路と同じ要素には同じ符号を付している。本実施形態では、図4におけるツェナーダイオードD1~D3に代えて、抵抗R7及び抵抗R6を用いている。抵抗R7及び抵抗R6は、電源ライン11とグランドライン12との間に直列接続されている。抵抗R7と抵抗R6との接続ノードに、ツェナーダイオードD4のカソードが接続されている。以上説明した各実施形態において、VCC端子1に印加される電圧が最大定格電圧以下である通常動作時、トリガー回路20は動作しない。例えば、トリガー回路20としてツェナーダイオードを使った形態においては、通常動作時、そのツェナーダイオードはブレークダウンしない。さらに、バイポーラトランジスタQ2のベースとエミッタ間に抵抗R4が接続されている。したがって、通常動作時、バイポーラトランジスタQ2はオンしない。例えば、図5に示す第3実施形態では、通常動作時、ツェナーダイオードD4に電源電圧に近い逆方向電圧がかかる場合があり、ツェナーダイオードD4にはその電圧に耐える耐圧が必要である。ツェナーダイオードD4の耐圧が不足する場合は、例えばエミッタとベース間がショートしたnpn形バイポーラトランジスタ等を使用することができる。また、通常動作時、ESD保護回路のトリガー回路10は動作しない。例えば、トリガー回路10としてツェナーダイオードを使った形態においては、通常動作時、そのツェナーダイオードはブレークダウンしない。さらに、バイポーラトランジスタQ1のベースとエミッタ間に抵抗R1が接続されている。したがって、通常動作時、バイポーラトランジスタQ1はオンしない。また、バイポーラトランジスタQ1、Q2に代えて、MOSFETMetalOxideSemiconductorFieldEffectTransistorを用いてもよい。前述した各実施形態の集積回路は、IGBTInsulatedGateBipolarTransistor、パワーMOSFETなどの高耐圧、大出力素子を駆動する回路として使用することができる。図2は、実施形態の集積回路をフォトカプラ70と組み合わせた回路の回路図である。なお、図2に示す集積回路においては、前述した要素のうち、内部回路30、ハイサイド出力トランジスタM2、ローサイド出力トランジスタM1、VCC端子1、VO端子2およびGND端子3のみを表す。フォトカプラ70は、発光素子50と受光素子60とを有する。発光素子50のアノードは一方の入力端子41に接続され、カソードは他方の入力端子42に接続されている。入力端子41、42に入力された電気信号は発光素子50によって光に変換され、その光で受光素子60が導通され、内部回路30に信号が伝達される。入力端子41、42と、出力端子であるVO端子2とは電気的に絶縁されるため、それぞれ独立した電源で駆動される二系統の回路間で絶縁を保ったままでの信号伝達に用いることができる。ここで、図6は比較例の集積回路の回路図を示す。前述した実施形態の集積回路と同じ要素については同じ符号を付している。この比較例の回路では、ハイサイド出力トランジスタM2のゲートとグランドライン12との間に、トランジスタM3が接続されている。トランジスタM3は、n形MOSFETである。電源ライン11と、トランジスタM3のゲートとの間には抵抗R3が接続されている。トランジスタM3のゲートとグランドライン12との間には、ツェナーダイオードD9が接続されている。ツェナーダイオードD9は、グランドライン12からトランジスタM3のゲートに向かう方向を順方向としている。また、トランジスタM3のゲートとグランドライン12との間には、npn形のバイポーラトランジスタQ3が接続されている。バイポーラトランジスタQ3のベースは、内部回路30に接続されている。VCC端子1に印加されたESD電荷の一部は内部回路30を通り、グランドライン12にいたる。さらに、ESD電荷の一部は、グランドライン12からローサイド出力トランジスタM1の寄生ダイオードD6を介してVO端子2にいたる。したがって、GND端子3およびグランドライン12の電位は、寄生ダイオードD6によって決まるVbeとなる。通常、出力トランジスタはチップ面積の大部分を占め、そのためドレイン-ゲート間の寄生容量C1も大きい。ESD印加時、電源ライン11の電位の急激な上昇が起こるため、寄生容量C1を介してハイサイド出力トランジスタM2のゲート電位は上昇する。VO端子2は0Vに設定されているのでハイサイド出力トランジスタM2はオンする。ハイサイド出力トランジスタM2がオンすると、ESD電荷の大部分はハイサイド出力トランジスタM2によって消費される。ハイサイド出力トランジスタM2の電流許容量を超えるとハイサイド出力トランジスタM2が発熱し破壊する場合がある。この比較例の回路におけるトランジスタM3は、ハイサイド出力トランジスタM2のゲート電位を抑える。すなわち、ESD印加時、抵抗R3によりトランジスタM3のゲート電位が上昇し、トランジスタM3がオンし、ハイサイド出力トランジスタM2のゲート電位の上昇を抑える。しかし、グランドライン12の電位は前述したようにVbeであるので、ハイサイド出力トランジスタM2のゲート電位はVbeまでしか低下させることができない。ハイサイド出力トランジスタM2のしきい値電圧がVbeを下回ってしまうと、ハイサイド出力トランジスタM2は結局オンし、ESD電荷によって破壊してしまう懸念がある。これに対して、以上説明した少なくともひとつの実施形態の集積回路によれば、ESD印加時、バイポーラトランジスタQ2がオンになり、ハイサイド出力トランジスタM2のソースとゲートとをショートさせる。これにより、ESD印加時、ハイサイド出力トランジスタM2を確実にオフさせることができる。この結果、ハイサイド出力トランジスタM2の破壊を防ぐことができる。また、通常動作時、バイポーラトランジスタQ2はオフである。したがって、通常動作時は、内部回路30の信号にしたがって、ハイサイド出力トランジスタM2のオンオフを制御することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。