"表面および裏面の2つの面を有し、該裏面に複数の第1の電極が設けられた第1の基板と、前記複数の第1の電極とそれぞれ電気的に接続され、第1のピッチで配列された複数の貫通電極をそれぞれ有する複数の第1のチップが積層され、前記第1の基板の前記表面側に設けられたチップ積層体と、前記チップ積層体を基準にして、前記第1の基板とは反対側に設けられた第2の基板とを有し、前記第2の基板は、前記複数の貫通電極のうち、一部の貫通電極とそれぞれ電気的に接続され、前記第1のピッチよりも大きい第2のピッチで配列された複数の第2の電極を有する、半導体装置。請求項1記載の半導体装置において、前記一部の貫通電極は、前記第1のチップのテスト時に使用される信号を伝送するための伝送線路として機能する、半導体装置。請求項2記載の半導体装置において、前記第2のピッチは、前記第1のチップのテスト時に使用され、前記複数の第2の電極と接触する複数のプローブ針のピッチと同等である、半導体装置。請求項1から3のいずれか1項記載の半導体装置において、前記第1のチップは半導体チップであり、前記チップ積層体と前記第1の基板との間に、複数の前記半導体チップを制御するためのコントローラチップが設けられている、半導体装置。請求項1から4のいずれか1項記載の半導体装置において、前記複数の第2の電極は、前記第2の基板に設けられた2つの面のうち、前記チップ積層体に対向する面である裏面とは反対側の面である表面に設けられている、半導体装置。請求項5記載の半導体装置において、前記第2の基板は、前記表面に設けられた前記複数の第2の電極と、前記裏面に設けられ、前記第2のピッチと同等なピッチで配列された複数の第3の電極と、前記複数の第2の電極のそれぞれと前記複数の第3の電極のそれぞれとを接続する複数の配線とを有する、半導体装置。請求項1から6のいずれか1項記載の半導体装置において、前記複数の第2の電極のそれぞれは、平面パターンの面積が前記貫通電極の平面パターンの面積よりも大きい、半導体装置。請求項1から7のいずれか1項記載の半導体装置において、前記チップ積層体および前記第2の基板を覆う絶縁膜を有し、前記第1の電極は前記絶縁膜には覆われていない、半導体装置。請求項1から8のいずれか1項記載の半導体装置において、前記第1の電極は、前記第1のピッチよりも大きい第3のピッチで配列されている、半導体装置。特許文献1に開示された半導体装置では、配線基板上に複数のチップが積層され、それぞれのチップに形成された貫通電極によりチップ同士が電気的に接続されている。特許文献1に開示された構成では、最上段に配置されたチップの表面から貫通電極が露出している。製造プロセスにおける温度変化等により貫通電極が膨張または収縮の際に応力が発生すると、その最大応力が最上段に配置されたチップの貫通電極の部位にかかり、最上段に配置されたチップにクラックが発生してしまうおそれがある。本発明の半導体装置は、表面および裏面の2つの面を有し、該裏面に複数の第1の電極が設けられた第1の基板と、前記複数の第1の電極とそれぞれ電気的に接続され、第1のピッチで配列された複数の貫通電極をそれぞれ有する複数の第1のチップが積層され、前記第1の基板の前記表面側に設けられたチップ積層体と、前記チップ積層体を基準にして、前記第1の基板とは反対側に設けられた第2の基板とを有し、前記第2の基板は、前記複数の貫通電極のうち、一部の貫通電極とそれぞれ電気的に接続され、前記第1のピッチよりも大きい第2のピッチで配列された複数の第2の電極を有する。本発明の半導体装置では、複数の第1のチップが積層されたチップ積層体上に、貫通電極と電気的に接続する第2の電極を有する第2の基板が設けられているため、製造プロセスにおける温度変化等により貫通電極の膨張や収縮の際に応力が発生しても、応力を第2の基板に逃がすことが可能となる。本発明によれば、製造プロセスにおいて温度変化等により発生する応力がチップにかかることを抑制し、チップにクラックが発生することを防止できる。第1の実施形態本実施形態の半導体装置の構成を説明する。図1は本実施形態の半導体装置の一構成例を示す断面図である。図1に示すように、半導体装置1は、パッケージ基板4と、複数の半導体チップ3が積層されたチップ積層体13と、基板5とを有する。複数の半導体チップ3のそれぞれは複数の貫通電極2を有している。パッケージ基板4は表面41と裏面42の2つの面を有し、表面41側にチップ積層体13が設けられ、裏面42側に複数の電極7が設けられている。複数の電極7は、貫通電極2のピッチよりも大きいピッチで配置されている。複数の電極7のそれぞれは複数の貫通電極2のそれぞれと電気的に接続されている。電極7は、例えば、ハンダボールである。電極7が第1の電極に相当し、パッケージ基板4が第1の基板に相当する。チップ積層体13を基準にして、パッケージ基板4とは反対側に基板5が設けられている。基板5はチップ積層体13の上に配置されている。基板5の表面51には複数の電極6が設けられている。複数の電極6は貫通電極2のピッチよりも大きいピッチで配置されている。複数の電極6は、複数の貫通電極2のうち、一部の貫通電極と電気的に接続されている。本実施形態では、複数の貫通電極2のうち、電極6と接続されている貫通電極を符号2aで表している。図1に示す構成例では、破線枠101内に貫通電極2aが設けられている。貫通電極2のピッチが第1のピッチに相当し、電極6のピッチが第2のピッチに相当し、電極7のピッチが第3のピッチに相当する。半導体チップ3は、例えば、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemory、PRAMPhasechangeRandomAccessMemory、フラッシュメモリ等の半導体メモリチップであるが、メモリ以外のICチップであってもよい。図1に示すように、チップ積層体13とパッケージ基板4との間に、半導体チップ3とは種類の異なるチップを設けてもよい。図1に示す半導体装置1では、半導体チップ3のコントローラとして機能するASICApplicationSpecificIntegratedCircuitチップ8がチップ積層体13とパッケージ基板4との間に設けられている。ASICチップ8は、複数の貫通電極29を有する。貫通電極29がASICチップ8に対向する半導体チップ3の貫通電極2と対応しており、複数の貫通電極29のそれぞれと複数の貫通電極2のそれぞれが接続されている。本実施形態のチップ積層体13では、半導体チップ3の側面を覆うとともに、半導体チップ3間の隙間を埋める樹脂14が設けられている。また、パッケージ基板4の上には、ASICチップ8、チップ積層体13および基板5からなる積層構造を覆う封止樹脂9が設けられている。チップ積層体13とASICチップ8との隙間を埋めている。封止樹脂9は、基板5の、電極6を含む表面51および側面を覆い、チップ積層体13およびパッケージ基板4のそれぞれの側面を覆っている。樹脂14および封止樹脂9は、絶縁膜の一種である。なお、図1に示す構成例では、チップ積層体13として、半導体チップ3が4つ積層された構造を示しているが、半導体チップ3の数は4つに限らない。図1に示す貫通電極2について詳細に説明する。図2は図1に示した貫通電極の一構成例を示す断面図である。図2は図1に示す破線枠102で示す部位を拡大したものである。貫通電極2は、半導体基板19を貫通する基板貫通電極27と、基板貫通電極27と接続される配線構造物28と、表面電極20と、裏面電極21とを有する。表面電極20は、配線構造物28および基板貫通電極27を介して裏面電極21と接続されている。配線構造物28は、複数のコンタクトプラグ22a~22cおよび複数の配線パッド23a~23dで構成されている。これらのコンタクトプラグ22a~22cおよび配線パッド23a~23dは、絶縁膜25に設けられている。絶縁膜25の上にパッシベーション膜26が設けられ、パッシベーション膜26の開口に表面電極20が配置されている。対向する半導体チップ3同士が貫通電極2を介して接続され、最下層の半導体チップ3とASICチップ8とが貫通電極2を介して接続される。なお、配線構造物28におけるコンタクトプラグおよび配線パッドのレイヤ数は一例であり、図2に示す数に限らない。続いて、半導体チップ3の平面における、貫通電極2のレイアウトについて説明する。図3は、図1に示した半導体チップにおける、貫通電極のレイアウトの一例を示す平面図である。図3に示すように、貫通電極2は非常に狭いピッチで配列されている。貫通電極2は、例えば、40μm程度のピッチで配列されている。図3に示す構成例では、半導体チップ3の長手方向に沿って、半導体チップ3の中央付近を通るように、貫通電極2が所定のピッチで配置された列が6つ並べられている。6列の貫通電極2のうち、半導体チップ3の中央部分図3に示す破線枠で囲む領域に設けられた貫通電極2aは、図1に示した電極6と電気的に接続されている。なお、図3は、貫通電極2aが半導体チップ3の中央部分にまとまって設けられている場合を一例として示しているが、貫通電極2aのレイアウトはこれに限るものではなく、半導体チップ3の長手方向に沿って貫通電極2aが散在するように、貫通電極2aを配置してもよい。貫通電極2aを半導体チップ3内の回路および配線などの構成に対応して配置すればよい。また、半導体チップ3の貫通電極2の配列は、図3に示すレイアウトに限らない。図4は、貫通電極のレイアウトの他の例を示す平面図である。図4に示すように、貫通電極2の列が十字型になるように貫通電極2を配置してもよい。図4に示す構成では、半導体チップ3の長手方向に沿って6列の貫通電極2が配置されているが、半導体チップ3の長手方向に垂直な方向に沿って6列の貫通電極2が配置されている。長手方向の6列と、長手方向に垂直な方向の6列は、半導体チップ3の中央付近で重なっている。次に、図1に示した基板5の構成について詳細に説明する。基板5は第2の基板に相当する。図5は、図1に示した基板5の表面における、電極のレイアウトの一例を示す平面図である。ここでは、図3に示した半導体チップ3における、貫通電極2のレイアウトと比較するために、図5に示した基板5のサイズを、図3に示した半導体チップ3のサイズに対応させている。図5に示すように、電極6は、図3に示した貫通電極2のピッチよりも大きいピッチで配列されている。電極6は、例えば、0.5mm程度のピッチで配列されている。また、電極6は、その平面パターンの面積が、図2に示した、貫通電極2の表面電極20の平面パターンの面積よりも大きい構成である。そのため、半導体チップ3をテストする際、測定用のプローブ針を電極6に接触しやすくなる。ここで言うテストとは、半導体チップ3が正常に動作するか否かを判定するための検査を意味する。また、以下では、半導体チップ3のテスト時に使用され、半導体チップ3に入力される信号をテスト信号と称する。半導体チップ3のテスト方法については、後で、図を参照して説明する。本実施形態では、図5に示すように、電極6がアレイ状に配列されている場合で説明しているが、電極6の配列は図5に示すレイアウトに限らない。半導体チップ3のテストに使用される検査装置のプローブ針に合うように、電極6のピッチおよび配置を決めてもよい。図6は図5に示した線分A-A’の部位の断面図である。図6に示すように、基板5は、表面51に設けられた電極6と、裏面52に設けられた電極12aと、電極6および電極12aを接続する配線15とを有する。電極12aは、図3に示した貫通電極2aと接続される。この構成により、電極6とこの電極6に対応する貫通電極2aとが、電極12aおよび配線15を介して電気的に接続される。電極6が第2の電極に相当し、電極12aが第3の電極に相当する。基板5は、絶縁膜を介して複数の配線層が積層された多層配線構造である。図6に示す構成では、電極6が形成される層を含めて配線層が4層の場合を示しているが、配線層は4層の場合に限らない。電極6の数およびレイアウトに応じて、必要な配線層を適宜変更することが可能である。多層配線構造は、例えば、配線層が絶縁膜中の1層と絶縁膜の上の1層とからなる2層構造であってもよい。図7は、図1に示した基板5の裏面における、電極のレイアウトの一例を示す平面図である。図7に示すように、基板5の裏面52には、図3に示した貫通電極2aに対応して、貫通電極2aと同様なピッチおよび配置で電極12aが設けられている。図7に示す構成例では、基板5の裏面52には、配線15を介して電極6と接続される電極12aのみが設けられているが、電極6に接続されない電極が設けられていてもよい。図8は、基板5の裏面における、電極のレイアウトの他の例を示す平面図である。図8に示すように、図3に示した貫通電極2の全てに対応して電極12が設けられていてもよい。貫通電極2と同様なピッチおよび配置で電極12が設けられている。ただし、電極12のうち、電極12a以外の電極には配線15が接続されていない。そのため、貫通電極2aと接触する電極12aのみが電極6と電気的に接続される。基板5の材料としては、半導体チップ3の貫通電極2aと電気的に接続可能な電極を有する基板であればどのようなものでもよい。例えば、半導体チップ3がシリコンを基板にした半導体デバイスである場合、基板5のベースとして、熱膨張率が半導体チップ3に近いシリコン基板を用いるとよい。上述した構成により、複数の電極6のそれぞれが、配線15および電極12aを介して複数の貫通電極2aのそれぞれと電気的に接続される。そのため、電極6を介して半導体チップ3と外部との間で信号を入出力することが可能となる。例えば、電極6と電気的に接続される貫通電極2aを、半導体チップ3のテスト信号を伝送するための貫通配線として利用することで、チップ積層体13をパッケージ基板4に実装する前の状態で、電極6を介して半導体チップ3をテストすることが可能となる。チップ積層体13をパッケージ基板4に実装する前に、半導体チップ3をテストする方法については、後で詳しく説明する。次に、チップ積層体13をパッケージ基板4に実装する前の状態で半導体チップ3をテストする方法を説明する前に、チップ積層体13をパッケージ基板4に実装した後の半導体装置1における、半導体チップ3のテストに関連する構成を説明する。図9は、図1に示した半導体装置において、半導体チップをテストする方法を説明するための断面模式図である。なお、本発明に関連する構成について詳細に説明し、半導体装置1の通常動作に関連する構成を図に示すことと、その詳細な説明を省略する。図9に示すように、複数の半導体チップ3のそれぞれには、半導体チップ3の動作をテストするための内部回路となるテスト回路24が設けられている。また、ASICチップ8には、複数の半導体チップ3を制御するための内部制御回路18が設けられている。内部制御回路18は、半導体装置1の通常動作時に各半導体チップ3に対してデータの入出力の制御を行い、テスト時に各半導体チップ3のテスト回路24の制御を行う。図1から図4を参照して説明した貫通電極2aは、隣り合う半導体チップ3を介して基板5に接続される貫通電極と、隣り合う半導体チップ3およびASICチップ8を介して基板5およびパッケージ基板4の両方に接続される貫通電極とに分類される。基板5に接続される貫通電極のグループを貫通電極群111とし、基板5およびパッケージ基板4の両方に接続される貫通電極のグループを貫通電極群113とする。そして、貫通電極2のうち、貫通電極2aを除いた貫通電極のグループを貫通電極群112とする。貫通電極群112は、隣り合う半導体チップ3およびASICチップ8を介してパッケージ基板4と接続されているが、基板5と接続されている必要はない。貫通電極群111に属する貫通電極は、隣り合う半導体チップ3を介して基板5に接続され、図9に示していないが、図6に示した配線15を介して電極6に接続されている。貫通電極群111に属する貫通電極は各半導体チップ3のテスト回路28に接続されている。貫通電極群111は、半導体チップ3のテスト信号の伝送線路として機能するが、チップ積層体13をパッケージ基板4に実装した後には使用されない。貫通電極群112に属する貫通電極は、隣り合う半導体チップ3を介してASICチップ8に接続され、ASICチップ8の内部制御回路18を介してパッケージ基板4の電極7に接続されている。貫通電極群112は、チップ積層体13をパッケージ基板4に実装した後の半導体装置1における半導体チップ3に対して、通常動作時とテスト時のいずれの場合にも、半導体チップ3とASICチップ8との間で信号を伝送するための伝送線路として機能する。伝送される信号の種類として、半導体チップ3がDRAMの場合、例えば、アドレス信号ADD、コマンド信号CMD、およびデータDQ等がある。貫通電極群113に属する貫通電極は、隣り合う半導体チップ3を介して基板5に接続され、図9に示していないが、図6に示した配線15を介して電極6に接続されている。また、貫通電極群113に属する貫通電極は、隣り合う半導体チップ3を介してASICチップ8に接続され、図9に示していないが、図1に示した貫通電極29を介してパッケージ基板4の電極7に接続されている。貫通電極群113に属する貫通電極は、各半導体チップ3およびASICチップ8に電源電圧VDDおよび接地電位VSSを供給するための配線として使用される。ここでは、貫通電極群113が、電源電圧VDDおよび接地電位VSSを各チップに供給するための配線として使用される場合で説明するが、外部から入力され、半導体チップ3およびASICチップ8に共通に使用される信号を各チップに伝送するための伝送線路として貫通電極群113を使用してもよい。貫通電極群113は、ASICチップ18を介してパッケージ基板4と接続されている点が貫通電極群112と共通しているが、内部制御回路18等の内部回路を介さずに、パッケージ基板4の電極7と接続されている点が貫通電極群112と異なっている。ここで、上述した半導体装置1において、通常動作とテストのそれぞれの場合における動作を簡単に説明する。はじめに、半導体装置1における半導体チップ3を通常動作させる場合を説明する。電源電圧VDDおよび接地電位VSSがパッケージ基板4の電極7および貫通電極群113を介して外部から各チップに供給され、複数の外部信号A~Zが電極7を介してASICチップ8に入力される。外部信号A~Zには、複数の半導体チップ3のうち、いずれか1つを指定するためのチップセレクト信号も含まれている。外部信号A~Zが内部制御回路18で処理された後、ASICチップ8からアドレス信号ADDおよびコマンド信号CMD等の信号が貫通電極群112を介して半導体チップ3に伝送される。データ書き込みの場合には、これらの信号の中にデータDQが含まれている。チップセレクト信号で指定された半導体チップ3は、アドレス信号ADDで特定されるメモリ素子に対して、コマンド信号CMDにしたがって、データDQの読み出し、またはデータDQの書き込みを行う。次に、半導体装置1における半導体チップ3のテスト方法を説明する。半導体チップ3のテスト方法として、1基板5の電極6に外部から電源と信号を供給する場合と、2パッケージ基板4の電極7に外部から電源と信号を供給する場合の2通りが可能であるが、ここでは2の場合を説明し、1の場合は後述する。電源電圧VDDおよび接地電位VSSがパッケージ基板4の電極7および貫通電極群113を介して外部から各チップに供給され、複数の外部信号A~Zが電極7を介してASICチップ8に入力される。外部信号A~Zが内部制御回路18で処理された後、ASICチップ8からアドレス信号ADDおよびコマンド信号CMD等の信号が貫通電極群112を介して半導体チップ3に伝送される。ここでは、アドレス信号ADDおよびコマンド信号CMD等の信号がテスト信号に相当する。チップセレクト信号で指定された半導体チップ3は、ASICチップ8から入力されるテスト信号をテスト回路24に入力し、その結果を貫通電極群112およびASICチップ8を介してパッケージ基板4の電極7に出力する。このようにして、パッケージ基板4の電極7および貫通電極群113を介して電源を半導体チップ3に供給し、電極7および貫通電極群112を介してテスト信号を半導体チップ3に伝送することで、半導体チップ3に対するテストの結果を貫通電極群112および電極7を介して出力させることができる。次に、本実施形態の半導体装置の製造方法を説明する。図10a~dは本実施形態の半導体装置の製造方法の手順を示す断面図である。ここでは、半導体チップ3、パッケージ基板4、ASICチップ8および基板5のそれぞれの製造方法についての詳細な説明を省略する。また、ASICチップ8を搭載したパッケージ基板4を準備しておくものとする。図10aに示すように、基板5aの上に4つの半導体チップ3を積層してチップ積層体13を作製する。その際、対向する半導体チップ3間で貫通電極2の位置が一致するように、4つの半導体チップ3を積層し、対応する電極同士を接続する。また、最下層の半導体チップ3の貫通電極2aと基板5aの電極12aとを接続させる。基板5aは平面状に複数の基板5が設けられた基板に相当する。温度変化等により貫通電極2の膨張や収縮の際に応力が発生しても、その応力が基板5aで吸収される。図10bに示すように、基板5aの上に金型105を配置した後、チップ積層体13の半導体チップ3間の隙間を埋め込み、かつ、半導体チップ3の側面を覆うように、金型105内に樹脂14を流し込む。その際、図10bに示すように、金型105内に流し込む樹脂14の上面が最上層の半導体チップ3aの上面を越えないようにする。このようにして、最上層の半導体チップ3aの上面が露出した状態で、半導体チップ3間の隙間、および半導体チップ3と基板5aとの間に、樹脂14が充填される。続いて、金型105を外した後、基板5aをスクライビングして基板5毎に分離すると、図10cに示す構造が得られる。図10cに示した構造を用いて、後述のテストを行う。テストの結果、良品と判定された構造に対して、その上下を逆にしてパッケージ基板4のASICチップ8の上に搭載する。ここでは、複数のパッケージ基板4が1枚の基板に設けられている。図10cに示した構造をASICチップ8の上に搭載する際、半導体チップ3aの貫通電極2の位置とASICチップ8の貫通電極29の位置が一致するように、チップ積層体13をASICチップ8の上に配置し、対応する電極同士を接続する。その後、図10dに示すように、パッケージ基板4の上に金型106を配置し、図10cに示した構造の上面および側面を覆うように、金型106内に封止樹脂9を流し込む。その際、封止樹脂9の温度変化等により貫通電極2が膨張または収縮しても、膨張または収縮による応力が最上段に配置された基板5にかかるため、半導体チップ3にクラックが発生するのを防げる。その後、金型106を外した後、パッケージ基板4毎に分離することで、図1に示した半導体装置1が作製される。次に、本実施形態の半導体装置1の実装例を説明する。図11は、本実施形態の半導体装置をシステム基板に搭載した場合の断面図である。チップ積層体13は、図10cに示した構造で後述のテストが行われた後、良品と判定されたものは、図10dを参照して説明したように、パッケージ基板4上に実装される。その後、半導体装置1として、図11に示すように、システム基板34に搭載される。図11に示すように、複数の半導体装置1a,1bがシステム基板34に搭載されてもよい。また、図11に示すように、半導体装置1a,1bを制御するコントローラ33がシステム基板34に設けられていてもよい。次に、チップ積層体13をパッケージ基板4に搭載する前に、チップ積層体13を用いて半導体チップ3をテストする方法を説明する。図12はチップ積層体の状態で半導体チップをテストする方法を説明するための断面図である。基板5を用いた半導体チップ3のテストは、図10cを参照して説明したように、チップ積層体13をパッケージ基板4に搭載する前に行う。図9に示した貫通電極群111に属する貫通電極を半導体チップ3のテスト信号を伝送するための伝送線路として利用する。図に示さない検査装置がケーブルを介して、図12に示すプローブカード104のプローブ針11と接続されている。プローブ針11のピッチは電極6のピッチと同等である。検査装置不図示には、チップ積層体13に供給するための電源電圧VDDおよび接地電位VSSと、チップセレクト信号、アドレス信号ADD、コマンド信号CMDおよびデータDQを含むテスト信号とを生成する回路が設けられている。図12に示すように、チップ積層体13が設けられた基板5をプローブカード104に載せる。その際、基板5の表面51に設けられた電極6とプローブ針11との位置を一致させ、電極6とプローブ針11とを接触させる。続いて、電源電圧VDDおよび接地電位VSSをプローブ針11、基板5の電極6、および図9に示した貫通電極群113を介して検査装置不図示から各半導体チップ3に供給する。また、テスト信号をプローブ針11および図9に示した貫通電極群111を介して検査装置から半導体チップ3に伝送する。チップセレクト信号で指定された半導体チップ3は、プローブ針11を介して検査装置から供給されるテスト信号を図9に示したテスト回路24に入力し、その結果を貫通電極群111、基板5の電極6、およびプローブ針11を介して検査装置に送信する。このようにして、基板5の電極6および貫通電極群113を介して電源を半導体チップ3に供給し、電極6および貫通電極群111を介してテスト信号を半導体チップ3に伝送することで、半導体チップ3に対するテストの結果が貫通電極群111および電極6を介して出力される。そのため、チップ積層体13をパッケージ基板4に搭載する前に、半導体チップ3の動作を検査することが可能となる。また、電極6は、貫通電極2よりも大きいピッチで配列されているため、プローブカード104のプローブ針11のピッチも貫通電極2よりも大きくすることができる。プローブ針11のピッチを大きくすることで、プローブ針11同士の絶縁性を容易に確保することができる。また、電極6のピッチが既存のプローブカード104のプローブ針11のピッチに合うように基板5を設計し、基板5を作製してもよい。この場合、既に使用されているプローブカード104を、パッケージング前のチップ積層体13のテストに使用することが可能となる。また、チップ積層体13の状態でテストを行うことで、チップ積層体13を作製したとき、隣り合う半導体チップ3間で貫通電極の接続不良があるか否かを判定することが可能となる。このテストで接続不良が見つかったチップ積層体13をその後のパッケージングに使用しないようにすることで、半導体装置1の不良品の発生を抑制できる。また、チップ積層体13の状態でテストを行うことで、複数の半導体チップ3を単体の装置として動作させる試験を行うことも可能となる。この段階でチップ積層体13の不具合を見つけられれば、不良と判定されたチップ積層体13を使用しないことで、その後の工程が無駄にならずに済む。上述したように、チップ積層体13をパッケージングする前に各半導体チップ3が良品であるか否か、貫通電極の接続に不具合があるか否かを判定することができる。テストで良品と判定された半導体チップ3およびチップ積層体13は、基板5を搭載したままパッケージ基板4に実装され、図1に示した半導体装置1が作製される。本実施形態の半導体装置では、複数のチップが積層されたチップ積層体上に、チップの貫通電極と電気的に接続される第2の電極を有する第2の基板が設けられている。そのため、製造プロセスにおける温度変化等により貫通電極の膨張や収縮の際に応力が発生しても、応力を第2の基板に逃がすことで、チップにかかる応力を低減させ、チップにクラックが発生することを防止できる。また、複数の第2の電極が貫通電極のピッチよりも大きい第2のピッチで配列され、かつ、複数の第2の電極が複数の貫通電極のうち、一部の貫通電極とそれぞれ電気的に接続されているため、第2の電極を介してチップと外部との間で信号の入出力を行うことが可能となる。よって、チップ積層体をパッケージ基板に搭載する前の段階で、第2の電極を介して電源およびテスト信号をチップに供給することで、チップ積層体の状態でチップをテストすることができる。第2の実施形態第1の実施形態では、種類の同じ複数の半導体チップがパッケージ基板の表面側に実装されていたが、本実施形態は、種類の異なるメモリチップがパッケージ基板の表側に実装された構成である。図13は本実施形態の半導体装置の一構成例を示す断面図である。なお、第1の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。図13に示すように、本実施形態の半導体装置32は、種類の異なるメモリチップ30,31を有する。そして、メモリチップ30,31がパッケージ基板4の表面41側に実装されている。図13に示す構成例では、4つのメモリチップ30が積層され、最上段のメモリチップ30の表面301側に基板5bが設けられている。また、メモリチップ31がパッケージ基板4の上に設けられ、メモリチップ31の表面311側に基板5cが設けられている。以下では、4つのメモリチップ30からなるチップ積層体の上に基板5bが設けられた構成を構造体305と称し、メモリチップ31の上に基板5cが設けられ構成を構造体315と称する。基板5bには、貫通電極2のピッチよりも大きいピッチで配列される電極6bが設けられている。基板5cには、貫通電極2のピッチよりも大きいピッチで配列される電極6cが設けられているが、チップ30とチップ31とを接続するための貫通電極35も設けられている。そのため、電極6cは、貫通電極35が形成されていない領域に配置されている。メモリチップ30,31は、例えば、DRAM、SRAM、PRAM、フラッシュメモリ等の半導体メモリチップである。なお、メモリチップ30の数は4つに限らない。本実施形態の半導体装置32の製造方法は、図10a~cを参照して説明した工程およびテストをメモリチップ30,31に対応して行うことを除いて、第1の実施形態と同様になるため、その詳細な説明を省略する。本実施形態では、構造体305および構造体315のそれぞれについて、パッケージ基板4に実装する前に、第1の実施形態のチップ積層体13に対して行ったテストを行う。具体的に説明すると、構造体305の基板5bに設けられた電極6bを介して電源およびテスト信号をメモリチップ30に供給してメモリチップ30のテストを行う。また、構造体315の基板5cに設けられた電極6cを介して電源およびテスト信号をメモリチップ31に供給してメモリチップ31のテストを行う。パッケージ基板4の上に構造体315および構造体305を搭載し、封止樹脂9でこれらの構造体を覆うパッケージング後は、メモリチップ31は電極7を介して外部から電源および信号が供給可能となり、メモリチップ30は電極7、メモリチップ31の貫通電極、基板5cの貫通電極35を介して外部から電源および信号が供給可能となる。本実施形態の半導体装置では、メモリチップ30の表面側に基板5bが設けられ、メモリチップ31の表面側に基板5cが設けられているため、製造プロセスでメモリチップ30,31にクラックが発生するのを防止できるだけでなく、パッケージングを行う前に各メモリチップのテストを行うことが可能である。テストで良品となったチップ30およびチップ31をパッケージ基板4上に実装することで、半導体装置32の不良品の発生を抑制できる。"