基板上に第1絶縁膜及び第2絶縁膜を交互に積層して積層体を形成する工程と、前記第1絶縁膜及び前記第2絶縁膜の積層方向に延び、前記積層体を貫通する貫通孔を形成する工程と、前記貫通孔の内面上に、MONOSを構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、前記トンネル誘電体膜上にチャネル半導体を形成する工程と、前記積層体にトレンチを形成する工程と、前記トレンチを介してエッチングを施すことにより、前記第2絶縁膜を除去する工程と、前記第2絶縁膜を除去した後の空間内に導電材料を埋め込む工程と、を備えたことを特徴とする半導体記憶装置の製造方法。前記積層体上に導電膜を形成する工程をさらに備え、前記貫通孔を形成する工程において、前記貫通孔に前記導電膜も貫通させ、前記トレンチを形成する工程において、前記トレンチによって前記導電膜を分断することを特徴とする請求項1記載の半導体記憶装置の製造方法。前記積層体上に第3絶縁膜を形成する工程と、前記第3絶縁膜に開口部を形成する工程と、前記開口部内を第4絶縁膜によって埋め込む工程と、をさらに備え、前記貫通孔を形成する工程において、前記貫通孔を前記開口部内に形成し、前記第2絶縁膜を除去する工程において、前記第4絶縁膜も除去し、前記導電材料を埋め込む工程において、前記第4絶縁膜を除去した後の空間内にも前記導電材料を埋め込むことを特徴とする請求項1記載の半導体記憶装置の製造方法。前記基板上にバックゲート電極を形成する工程と、前記バックゲート電極の上面に溝を形成する工程と、前記溝内に第1材料を埋め込む工程と、前記貫通孔を介して前記第1材料を除去する工程と、をさらに備え、前記貫通孔を形成する工程において、2本の前記貫通孔を前記溝の両端部にそれぞれ到達させ、前記ブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜を形成する工程において、前記溝の内面上にも前記ブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜を形成し、前記チャネル半導体を形成する工程において、前記溝内にも前記チャネル半導体を埋め込むことを特徴とする請求項1~3のいずれか1つに記載の半導体記憶装置の製造方法。前記積層体における前記溝の直上域に他のトレンチを形成する工程と、前記他のトレンチ内に絶縁材料を埋め込む工程と、をさらに備え、前記貫通孔は前記絶縁材料を埋め込んだ他のトレンチを挟むように形成することを特徴とする請求項4記載の半導体記憶装置の製造方法。基板上に第1絶縁膜及び第2絶縁膜を交互に積層して積層体を形成する工程と、前記第1絶縁膜及び前記第2絶縁膜の積層方向に延び、前記積層体を貫通する貫通孔を形成する工程と、前記貫通孔の内面上にトンネル誘電体膜を形成する工程と、前記トンネル誘電体膜上にチャネル半導体を形成する工程と、前記積層体にトレンチを形成する工程と、前記トレンチを介してエッチングを施すことにより、前記第2絶縁膜を除去する工程と、前記第2絶縁膜を除去した後の空間の内面上にチャージトラップ膜及びチャージブロック膜をこの順に堆積させる工程と、前記空間内に導電材料を埋め込む工程と、を備えたことを特徴とする半導体記憶装置の製造方法。本発明の目的は、製造が容易な半導体記憶装置の製造方法を提供することである。実施形態に係る半導体記憶装置の製造方法は、基板上に第1絶縁膜及び第2絶縁膜を交互に積層して積層体を形成する工程と、前記第1絶縁膜及び前記第2絶縁膜の積層方向に延び、前記積層体を貫通する貫通孔を形成する工程と、前記貫通孔の内面上に、MONOSを構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、前記トンネル誘電体膜上にチャネル半導体を形成する工程と、前記積層体にトレンチを形成する工程と、前記トレンチを介してエッチングを施すことにより、前記第2絶縁膜を除去する工程と、前記第2絶縁膜を除去した後の空間内に導電材料を埋め込む工程と、を備える。実施形態に係る半導体記憶装置の製造方法は、基板上に第1絶縁膜及び第2絶縁膜を交互に積層して積層体を形成する工程と、前記第1絶縁膜及び前記第2絶縁膜の積層方向に延び、前記積層体を貫通する貫通孔を形成する工程と、前記貫通孔の内面上にトンネル誘電体膜を形成する工程と、前記トンネル誘電体膜上にチャネル半導体を形成する工程と、前記積層体にトレンチを形成する工程と、前記トレンチを介してエッチングを施すことにより、前記第2絶縁膜を除去する工程と、前記第2絶縁膜を除去した後の空間の内面上にチャージトラップ膜及びチャージブロック膜をこの順に堆積させる工程と、前記空間内に導電材料を埋め込む工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。本実施形態は、積層されたメモリセルを形成するために、電極間絶縁膜となるNSGNondopedsilicateglass膜と犠牲絶縁膜となるBSGBorondopedsilicateglass膜とを交互に積層し、その上に選択ゲート電極となるボロンドープ多結晶シリコン膜を積層し、その後一括加工することによりNOMOS構造を形成する例である。図1~図7は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、相互に直交する3断面を示し、図8は、本実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する3断面を示し、図9は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図であり、図10は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。図1に示すように、シリコン基板101を用意する。シリコン基板101においては、メモリセルが形成されるメモリセル部と、メモリセルを駆動するための周辺回路が形成される周辺回路部が設定されている。本明細書においては、説明の便宜上、XYZ直交座標系を採用する。シリコン基板101の上面に平行な方向であって、相互に直交する2方向をX方向及びY方向とする。また、シリコン基板101の上面に対して垂直な方向をZ方向とする。周辺回路部においては、シリコン基板101の上面にトランジスタ等を形成することにより、周辺回路図示せずを形成する。一方、メモリセル部においては、シリコン基板101上にシリコン酸化膜102を形成し、その上にボロンBドープ多結晶シリコン膜103を形成する。そして、リソグラフィ法及びRIEreactiveionetching:反応性イオンエッチング法により、ボロンドープ多結晶シリコン膜103を加工して、バックゲート電極BGを形成する。次に、リソグラフィ法及びRIE法により、ボロンドープ多結晶シリコン膜103の上面にY方向に延びる短冊状の溝103aを形成する。そして、全面に非晶質シリコン膜104を堆積させて、リセスすることにより、非晶質シリコン膜104を溝103a内のみに残留させる。次に、全面に、ノンドープのシリコン酸化物からなるNSG膜105と、ボロンドープのシリコン酸化物からなるBSG膜106とを、CVDchemicalvapordeposition:化学気相成長法によって交互に堆積させる。NSG膜105は、完成後の半導体記憶装置において電極間絶縁膜となる膜であり、BSG膜106は、後の工程において除去される犠牲絶縁膜である。NSG膜105及びBSG膜106は1層ずつ交互に形成し、最上層がNSG膜105となるようにする。例えば、本実施形態においては、5層のNSG膜105と4層のBSG膜106を堆積させる。次に、ボロンドープ多結晶シリコン膜107、シリコン酸化膜108、シリコン窒化膜109をこの順に形成する。ボロンドープ多結晶シリコン膜107は、完成後の半導体記憶装置において選択ゲート電極SGとなる膜である。これにより、バックゲート電極BGであるボロンドープ多結晶シリコン膜103上に、NSG膜105、BSG膜106、ボロンドープ多結晶シリコン膜107、シリコン酸化膜108及びシリコン窒化膜109からなる積層体110が形成される。次に、積層体110上にメモリセル部を覆うレジストパターン図示せずを形成し、このレジストパターンをマスクとしたRIEと、このレジストパターンのスリミングとを繰り返し実行して、メモリセル部の端部において、積層体110を階段状に加工する。このとき、階段の各段において、NSG膜105の上面が露出するようにする。その後、全面にNSG膜111を堆積させて積層体110を埋め込む。次に、NSG膜111の上面を平坦化して、シリコン窒化膜109を露出させる。次に、図2に示すように、PECVD法plasmaenhancedCVD:プラズマ化学気相成長法により、全面にカーボン膜図示せずを形成し、リソグラフィ法及びRIE法によって、このカーボン膜をパターニングする。なお、カーボン膜は水素を含んだ炭素によって形成されている。次に、このカーボン膜をマスクとしてRIEを施すことにより、積層体110を選択的に除去して、トレンチ112を形成する。トレンチ112は、X方向に延び、ボロンドープ多結晶シリコン膜103の溝103aの長手方向Y方向中央部の直上域を通過するように形成する。次に、全面にシリコン酸化物を堆積させて、上面を平坦化する。これにより、トレンチ112内にシリコン酸化物が残留し、シリコン酸化部材113が埋め込まれる。その後、カーボン膜を除去する。次に、図3に示すように、PECVD法により、全面にカーボン膜図示せずを形成し、リソグラフィ法及びRIE法により、パターニングする。次に、パターニングされたカーボン膜をマスクとしてRIEを施し、積層体110を選択的に除去する。これにより、積層体110にZ方向に延びる貫通孔114が形成される。貫通孔114はZ方向から見てマトリクス状に配列され、溝103aのY方向両端部に到達する。次に、アンモニア/過酸化水素水溶液によるウェットエッチングを施して、溝103a内に埋め込まれた非晶質シリコン膜104図2参照を貫通孔114を介して除去する。これにより、1本の溝103aに2本の貫通孔114が連通されたU字孔115が形成される。その後、カーボン膜を除去する。次に、図4に示すように、ALDatomiclayerdeposition:原子層堆積法又はLPCVDlowpressurechemicalvapordeposition:低圧化学気相成長法により、U字孔115の内面上にチャージブロック膜116a、チャージトラップ膜116b及びトンネル誘電体膜116c図10参照をこの順に堆積させて、メモリ膜116を形成する。チャージブロック膜116aは、半導体記憶装置の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率がチャージトラップ膜116bを形成する材料の誘電率よりも高い材料によって形成し、例えば、ALD法によってアルミナを堆積させて形成する。チャージトラップ膜116bは、電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えば、ALD法によってシリコン窒化物を堆積させて形成する。トンネル誘電体膜116cは、通常は絶縁性であるが、半導体記憶装置の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、ALD法によってONOoxidenitrideoxide:酸化物-窒化物-酸化物膜を堆積させて形成する。次に、メモリ膜116上にボロンドープ多結晶シリコン膜117を形成する。ボロンドープ多結晶シリコン膜117は、メモリセルのチャネル半導体CSとなる膜である。このとき、ボロンドープ多結晶シリコン膜117はU字孔115の内面に沿って筒状に堆積させる。これにより、U字孔115内に形状が筒状のチャネル半導体CSが形成される。次に、例えばALD法により、U字孔115内の残留部分、すなわち、筒状のボロンドープ多結晶シリコン膜117に囲まれた空間内に、シリコン酸化物118を埋め込む。これにより、U字孔115内に、外側から順に、チャージブロック膜116a、チャージトラップ膜116b、トンネル誘電体膜116c、ボロンドープ多結晶シリコン膜117チャネル半導体CS及びシリコン酸化物118が配置される。次に、RIEを施して、U字孔115内に形成されたメモリ膜116、ボロンドープ多結晶シリコン膜117及びシリコン酸化物118を後退させて、U字孔115内の上部に凹部を形成する。次に、この凹部内に多結晶シリコン部材119を埋め込む。次に、リソグラフィ法及びイオン注入法により、多結晶シリコン部材119に砒素Asを導入し、ソース領域図示せず及びドレイン領域図示せずを形成する。次に、図5に示すように、PECVD法により、全面にカーボン膜図示せずを形成し、リソグラフィ法及びRIE法によってパターニングする。次に、このパターニングされたカーボン膜をマスクとしてRIEを施し、積層体110にトレンチ121を形成する。トレンチ121は、積層体110におけるY方向において隣り合うU字孔115間の部分に、X方向に延びるように形成し、積層体110を貫通させる。その後、カーボン膜を除去する。これにより、全てのBSG膜106がトレンチ121の内面において露出する。トレンチ112及び121により、Z方向から見て、積層体110がゲート電極形状に分割される。そして、ボロンドープ多結晶シリコン膜107がトレンチ121及び121によって分割されることにより、選択ゲート電極SGとなる。次に、図6に示すように、熱燐酸によるウェットエッチングを行う。これにより、トレンチ121を介して、BSG膜106図5参照を除去する。このとき、他の膜、例えば、NSG膜105、メモリ膜116及びシリコン酸化部材113等はほとんど除去されない。この結果、BSG膜106が形成されていた部分に空洞122が形成される。空洞122は、後の工程において制御ゲート電極の鋳型となる空間である。このとき、NSG膜115は、メモリ膜116、チャネル半導体CS及びシリコン酸化物118からなる柱状構造体、並びに板状のシリコン酸化部材113によって支持される。次に、図7に示すように、ALD法によってタンタル窒化物TaNを堆積させ、次いで、CVD法によってタングステンWを堆積させる。これにより、全面にTaN/W積層膜123が形成される。TaN/W積層膜123は空洞122内にも形成される。その後、NF3ガスを用いたガスエッチングによってエッチバックを行う。これにより、TaN/W積層膜123が空洞122内のみに残留し、制御ゲート電極CGとなる。この結果、制御ゲート電極CGとして、金属及び金属窒化物からなるメタルゲートが形成される。次に、図8に示すように、TEOStetraethylorthosilicate及びオゾンO3を原料としたCVDを施すことにより、全面にシリコン酸化膜124を形成し、上面を平坦化する。シリコン酸化膜124は、トレンチ121内にも埋め込まれる。次に、シリコン酸化膜124における多結晶シリコン部材119の直上域及び積層体110の端部に形成された各段の直上域にコンタクトホールを形成し、CVD法によりタングステンWを埋め込む。これにより、多結晶シリコン部材119又は各制御ゲート電極CGに接続されたコンタクトプラグ125が形成される。以後、通常の方法により、上部配線構造を形成する。すなわち、シリコン酸化膜124上にX方向に延びるソース線126を形成し、U字孔115の一方の上端部に接続されたコンタクトプラグ125に接続する。次に、ソース線126を覆うように層間絶縁膜127を形成する。次に、層間絶縁膜127内に、U字孔115の他方の上端部に接続されたコンタクトプラグ125に接続されるように、コンタクトプラグ128を形成する。次に、層間絶縁膜127上に、Y方向に延びるビット線129を形成し、コンタクトプラグ128に接続する。次に、ビット線129を覆うように、層間絶縁膜130を形成し、その上に上層配線131を形成する。次に、上層配線131を覆うように、層間絶縁膜132を形成する。このようにして、半導体記憶装置100が製造される。図8、図9、図10に示すように、このようにして製造された半導体記憶装置100においては、シリコン基板101上に、TaN/W積層膜123からなる制御ゲート電極CGと、NSG膜105からなる電極間絶縁膜が交互に積層されており、その上に、ボロンドープ多結晶シリコン膜107からなる選択ゲート電極SGが設けられている。また、これらの膜をボロンドープ多結晶シリコン膜117からなるチャネル半導体CSが貫いている。更に、チャネル半導体CSと制御ゲート電極CGとの間、及び、チャネル半導体CSと選択ゲート電極SGとの間に、メモリ膜116が設けられている。そして、チャネル半導体CSと制御ゲート電極CGとの交差部分毎に、メモリセルが形成される。また、チャネル半導体CSと選択ゲート電極SGとの交差部分に、選択トランジスタが形成される。次に、本実施形態の効果について説明する。本実施形態においては、図1に示すように、主としてNSG膜105及びBSG膜106からなる積層体110を形成した後、図3に示すように、積層体110に貫通ホール114を形成し、その後、図6に示すように、BSG膜106を除去し、図7に示すように、制御ゲート電極CGを形成している。このため、貫通ホール114を形成する際には、積層体110の大部分は絶縁材料によって形成されている。この結果、導電膜と絶縁膜との積層体を加工する場合と比較して、容易に貫通孔を垂直に加工できる。また、本実施形態においては、図6及び図7に示す工程において、BSG膜106をTaN/W積層膜123に置換することによって制御ゲート電極CGを形成している。このため、制御ゲート電極CGを、メモリ膜106及びチャネル半導体CSボロンドープ多結晶シリコン膜117よりも後に形成することができる。これにより、制御ゲート電極CGとしてメタルゲートを採用することが容易になり、制御ゲート電極CGの抵抗を低減することができる。一方、NSG膜105は、そのまま電極間絶縁膜として利用できるため、製造プロセスの負荷が少ない。更に、本実施形態においては、NSG膜105とBSG膜106を交互に積層させて積層体110を形成し、これを一括加工することにより、貫通孔114を形成している。これにより、工程数を大きく増大させることなく、メモリセルを積層して単位面積当たりのビット容量を増加させることができる。このため、平面構造の微細化を行わなくても、メモリセルの集積度を向上させることができる。更にまた、本実施形態においては、貫通孔114の内面上にチャージブロック膜、チャージトラップ膜、トンネル誘電体膜をこの順に積層させている。これにより、トンネル誘電体膜の曲率半径をチャージブロック膜の曲率半径よりも小さくし、トンネル誘電体膜により強く電界を集中させることができる。この結果、平面MONOS構造と比較して、書込消去特性を大幅に改善できると共に、MLCマルチレベルセル動作を容易に実現することができる。更にまた、本実施形態においては、貫通孔114内にメモリ膜116を配置しているため、貫通孔114の配列周期を短くすることができ、平面構造の微細化を図ることができる。更にまた、積層体110においては、積層方向Z方向について、ゲート電極制御ゲート電極CG及び選択ゲート電極SG並びにゲート電極間絶縁膜NSG膜105等のみが積層されているため、ゲート電極の薄膜化及びゲート電極間絶縁膜の薄膜化を図ることにより、積層方向における集積度を容易に向上させることができる。すなわち、積層方向における薄膜化が容易であり、制御ゲート電極CGの積層数を増やしても積層体110の高さの増加を抑えることができる。また、BSG膜106の膜厚を制御することにより、制御ゲート電極CGの電極長を任意に選択することができる。更にまた、本実施形態においては、U字孔115内にチャネル半導体CSを埋め込んでいるため、チャネル半導体CSの形状もU字形とすることができる。これにより、1層のボロンドープ多結晶シリコン膜107を分割することによって形成した選択ゲート電極SGによって、チャネル半導体CSの両端部の導通を制御することができる。従って、選択ゲート電極を2層形成する場合と比較して、積層体110の積層数を低減することができる。更にまた、本実施形態においては、ボロンドープ多結晶シリコン膜107によって選択ゲート電極SGを形成している。これにより、選択トランジスタのゲート長、すなわち、選択ゲート電極SGの膜厚を、制御ゲート電極CGの膜厚から独立して設定することができる。この結果、選択トランジスタのカットオフ特性を十分に確保することが可能となる。更にまた、本実施形態においては、メモリ膜116、チャネル半導体CS及び制御ゲート電極CG等を形成してメモリセルを形成した後で、コンタクトプラグ125を形成している。これにより、メモリセルの形成に伴ってコンタクトプラグ125が劣化することがない。更にまた、本実施形態においては、チャネル半導体CSを筒状に形成している。これにより、チャネル半導体の厚さがメモリセル間で均一になるため、メモリセル間におけるしきい値電圧Vthのばらつきを抑えることができる。次に、第1の実施形態の第1の変形例について説明する。図11は、本変形例に係る半導体記憶装置のメモリセル周辺を例示する断面図である。チャネル半導体CSを共有し、Z方向において隣り合う2つのメモリセルのうち、一方が選択セルとなり他方が非選択セルとなる場合、選択セルの制御ゲート電極CGには高電圧の書込電圧Vpgmが印加され、非選択セルの制御ゲート電極CSに中電圧の導通電圧Vpassが印加される。これにより、Z方向に電界が発生し、メモリ膜116中のチャージトラップ膜に蓄積された電荷がZ方向に移動してしまうことがある。このような現象をプログラムディスターブという。図11に示すように、本変形例においては、図3に示す工程と図4に示す工程との間において、貫通孔114を介して等方エッチングを施すことにより、NSG膜105を貫通孔114の内面から後退させている。これにより、メモリ膜116の一部をZ方向におけるBSG膜106間に進入させている。その後の工程において、BSG膜106は制御ゲート電極CGに置換されるため、完成後の半導体記憶装置100aにおいては、メモリ膜106は制御ゲート電極CG間に侵入する。すなわち、チャージトラップ膜が積層方向Z方向に対して垂直な方向に折り曲げられている。このため、本変形例に係る半導体記憶装置100aにおいては、チャージトラップ膜内に蓄積された電荷が、チャージトラップ膜内を移動しにくい。この結果、プログラムディスターブの発生を抑制することができ、データリテンションの劣化を防止することができる。本変形例における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。次に、第1の実施形態の第2の変形例について説明する。図12は、本変形例に係る半導体記憶装置のメモリセル周辺を例示する断面図である。図12に示すように、本実施形態に係る半導体記憶装置100bにおいては、2つのチャージブロック膜116a及び116dが設けられている。チャージブロック膜116aは、前述の第1の実施形態と同様に、U字孔115の内面上に筒状に形成されている。一方、チャージブロック膜116dは、制御ゲート電極CGを覆うように形成されている。チャージブロック膜116dは、BSG膜106を除去した後の空洞122の内面上に、例えばアルミナ等の絶縁材料を堆積させることによって、形成することができる。本実施形態によれば、チャージブロック膜116dを形成した後に、TaN/W積層膜123を堆積させて制御ゲート電極CGを形成している。これにより、メモリ膜116と制御ゲート電極CGとの界面の制御が容易になり、リーク電流を抑制することができる。また、積層方向Z方向には、電極膜、電極間絶縁膜及びチャージブロック膜の一部しか存在しないため、積層数を増やしてもメモリセル部の高さの増加を抑えることができる。本変形例における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。次に、第2の実施形態について説明する。本実施形態は、積層されたメモリセルを形成するために、電極間絶縁膜となるシリコン酸化膜と犠牲絶縁膜となるシリコン窒化膜とを交互に積層し、選択ゲート電極が形成される空間にも犠牲絶縁膜となるシリコン窒化膜を形成し、その後、犠牲絶縁膜を導電膜に置き換えることにより、任意のゲート長の選択ゲート電極を形成する例である。図13~図18は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、相互に直交する3断面を示し、図19は、本実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する3断面を示し、図20は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図であり、図21は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。先ず、図13に示すように、周辺回路部においては、シリコン基板201の上面にトランジスタ等を形成して、周辺回路図示せずを形成する。一方、メモリセル部にはシリコン酸化膜202を形成する。次に、シリコン酸化膜202上に、リンPドープ多結晶シリコン膜203を形成する。そして、リソグラフィ法及びRIE法により、リンドープ多結晶シリコン膜203を加工して、バックゲート電極BGを形成する。次に、リソグラフィ法及びRIE法により、リンドープ多結晶シリコン膜203の上面にY方向に延びる短冊状の溝203aを形成する。そして、全面にシリコンゲルマニウム膜204を堆積させて、リセスすることにより、シリコンゲルマニウム膜204を溝203a内のみに残留させる。次に、全面に、ノンドープのシリコン酸化物からなるシリコン酸化膜205と、BPSGBoronphosphorousdopedsilicateglass膜206とを、CVD法によって交互に堆積させる。シリコン酸化膜205は、完成後の半導体記憶装置において電極間絶縁膜となる膜であり、BPSG膜206は、後の工程において除去される犠牲絶縁膜である。シリコン酸化膜205及びBPSG膜206は1層ずつ交互に形成し、最上層がBPSG膜206となるようにする。例えば、本実施形態においては、各5層のシリコン酸化膜205及びBPSG膜206を堆積させる。次に、シリコン酸化膜205aを形成する。シリコン酸化膜205aは、シリコン酸化膜205及びBPSG膜206よりも厚く形成する。次に、リソグラフィ法及びRIE法により、シリコン酸化膜205aに開口部205bを形成する。開口部205bは、リンドープ多結晶シリコン膜203の溝203aのY方向両端部の直上域に形成する。次に、図14に示すように、CVD法により、全面にBPSG膜207を形成する。このとき、開口部205b内はBPSG膜207によって埋め込まれる。次に、PECVDplasmaenhancedCVD:プラズマ化学気相成長法により、シリコン酸化膜208及びシリコン窒化膜209を形成する。これにより、バックゲート電極BGであるリンドープ多結晶シリコン膜203上に、シリコン酸化膜205、BPSG膜206、シリコン酸化膜205a、BPSG膜207、シリコン酸化膜208及びシリコン窒化膜209からなる積層体210が形成される。次に、積層体210上にメモリセル領域を覆うレジストパターン図示せずを形成し、このレジストパターンをマスクとしたRIEと、このレジストパターンのスリミングとを繰り返し実行して、メモリセル領域の端部において、積層体210を階段状に加工する。このとき、階段の各段において、シリコン酸化膜205の上面が露出するようにする。その後、全面にNSG膜211を堆積させて積層体210を埋め込み、NSG膜211の上面を平坦化して、シリコン窒化膜209を露出させる。次に、図15に示すように、PECVD法により、全面にカーボン膜図示せずを形成し、リソグラフィ法及びRIE法によって、このカーボン膜をパターニングする。次に、このカーボン膜をマスクとしてRIEを施すことにより、積層体210を選択的に除去して、トレンチ212を形成する。トレンチ212は、X方向に延び、リンドープ多結晶シリコン膜203の溝203aの長手方向Y方向中央部の直上域を通過するように形成する。次に、全面にシリコン酸化物を堆積させて、上面を平坦化する。これにより、トレンチ212内にシリコン酸化物が残留し、シリコン酸化部材213が形成される。その後、カーボン膜を除去する。次に、PECVD法により、全面にカーボン膜図示せずを形成し、リソグラフィ法及びRIE法により、パターニングする。次に、パターニングされたカーボン膜をマスクとしてRIEを施し、積層体210を選択的に除去する。これにより、積層体210にZ方向に延びる貫通孔214が形成される。貫通孔214は、Z方向から見て開口部205b内に形成し、溝203aのY方向両端部に到達させる。次に、塩素ガスによるドライエッチングを施して、溝203a内に埋め込まれたシリコンゲルマニウム膜204を貫通孔214を介して除去する。これにより、1本の溝203aに2本の貫通孔214が連通されたU字孔215が形成される。その後、カーボン膜を除去する。次に、図16に示すように、ALD法又はLPCVD法により、U字孔215の内面上にチャージブロック膜216a、チャージトラップ膜216b及びトンネル誘電体膜216c図21参照をこの順に堆積させて、メモリ膜216を形成する。チャージブロック膜216aは、例えば、LPCVD法によってONO膜を堆積させて形成する。チャージトラップ膜216bは、例えば、ALD法によってシリコン窒化物を堆積させて形成する。トンネル誘電体膜216cは、例えば、ALD法によってシリコン酸化膜を堆積させて形成する。次に、メモリ膜216上にリンドープ多結晶シリコン膜217を形成する。リンドープ多結晶シリコン膜217は、チャネル半導体CSとなる膜である。リンドープ多結晶シリコン膜217はU字孔215の内面に沿って筒状に形成する。次に、例えばALD法により、U字孔215内の残留部分、すなわち、筒状のリンドープ多結晶シリコン膜217に囲まれた空間内に、シリコン窒化物218を埋め込む。これにより、U字孔215内に、外側から順に、メモリ膜216、リンドープ多結晶シリコン膜217及びシリコン窒化物218が形成される。次に、RIEを施して、U字孔215内に形成されたメモリ膜216、リンドープ多結晶シリコン膜217及びシリコン窒化物218を後退させて、U字孔215の上部に凹部を形成する。次に、この凹部内に多結晶シリコン部材219を埋め込む。次に、リソグラフィ法及びイオン注入法により、多結晶シリコン部材219に砒素Asを導入し、ソース領域図示せず及びドレイン領域図示せずを形成する。次に、図17に示すように、PECVD法により、全面にカーボン膜図示せずを形成し、リソグラフィ法及びRIE法によってパターニングする。次に、このパターニングされたカーボン膜をマスクとしてRIEを施し、積層体210にトレンチ221を形成する。トレンチ221は、Y方向において隣り合うU字孔215の間に、X方向に延びるように形成する。トレンチ212及び221により、Z方向から見て、積層体210がゲート電極形状に分割される。その後、カーボン膜を除去する。次に、弗酸ベーパーエッチングを行う。これにより、トレンチ221を介して、BPSG膜206及び207図16参照を除去する。このとき、他の膜、例えば、シリコン酸化膜205、205a、メモリ膜216及びシリコン酸化部材213等はほとんど除去されない。この結果、BPSG膜206及び207が形成されていた部分に空洞222が形成される。空洞222は、後の工程において制御ゲート電極及び選択ゲート電極の鋳型となる空間である。次に、図18に示すように、ISSGInsitusteamgenerator酸化を施し、メモリ膜216を改質する。次に、ALD法により、薄いシリコン窒化層図示せずを形成する。この薄いシリコン窒化層はメモリ膜216のチャージブロック膜の一部となり、電極界面を安定させる。次に、ALD法によってタンタル窒化物TaNを堆積させ、次いで、CVD法によってタングステンWを堆積させる。これにより、全面にTaN/W積層膜223が形成される。TaN/W積層膜223は空洞222内にも形成される。このとき、TaN/W積層膜223はシリコン酸化膜205aを覆うように堆積し、シリコン酸化膜205aとメモリ膜216との間にも侵入する。その後、希釈ClF3ガスを用いたガスエッチングによってエッチバックを行う。これにより、TaN/W積層膜223が空洞222内のみに残留し、制御ゲート電極CG及び選択ゲート電極SGとなる。このとき、TaN/W積層膜223は、シリコン酸化膜205aとメモリ膜216との間、及びシリコン酸化膜205aの上下面上に残留し、トレンチ221の内面上からは除去されるため、選択ゲート電極SGの断面形状はコ字状となる。以後の工程は、前述の第1の実施形態と同様である。すなわち、図19に示すように、TEOS及びオゾンO3を原料としたCVDを施すことにより、全面にシリコン酸化膜224を形成し、上面を平坦化する。次に、シリコン酸化膜224における多結晶シリコン部材219の直上域及び積層体210の端部に形成された階段の各段の直上域にコンタクトホールを形成し、CVD法によりタングステンWを埋め込む。これにより、コンタクトホール内に、多結晶シリコン部材219及び制御ゲート電極CGに接続されたコンタクトプラグ225が形成される。次に、シリコン酸化膜224上に、ソース線226、層間絶縁膜227、コンタクトプラグ228、ビット線229、層間絶縁膜230、上層配線231、層間絶縁膜232を形成する。このようにして、半導体記憶装置200が製造される。図19、図20、図21に示すように、このようにして製造された半導体記憶装置200においては、選択ゲート電極SGがシリコン窒化膜205aを覆うように形成され、その断面形状がコ字状となる。次に、本実施形態の効果について説明する。本実施形態においては、選択ゲート電極SGがシリコン窒化膜205aを覆うように形成され、その断面形状がコ字状となる。これにより、制御ゲート電極CGだけでなく、選択ゲート電極SGもメタルゲートとすることができると共に、TaN/W積層膜223を厚く堆積させることなく、選択ゲート電極SGのゲート長、すなわち、Z方向における長さを長くすることができる。この結果、選択トランジスタのカットオフ特性を十分に確保することが可能となる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。本実施形態は、前述の第2の実施形態と同様に、電極間絶縁膜となるシリコン酸化膜と犠牲絶縁膜となるシリコン窒化膜とを交互に積層し、その上に前述の第1の実施形態と同様に選択ゲート電極となるボロンドープ多結晶シリコン膜を積層し、その後一括加工することにより、積層されたメモリセル及び選択ゲート電極を形成する例であるが、前述の第1及び第2の実施形態とは異なり、選択ゲート電極の近傍にはチャージトラップ層を形成しないことにより、選択ゲート電極の動作を安定させている。図22~図27は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、相互に直交する3断面を示し、図28は、本実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する3断面を示し、図29は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図であり、図30は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。先ず、図22に示すように、前述の第2の実施形態と同様な方法により、シリコン基板301上にシリコン酸化膜302及びリンドープ多結晶シリコン膜303を形成し、リンドープ多結晶シリコン膜303の上面に溝303aを形成し、その内部にシリコンゲルマニウム膜304を埋め込む。次に、全面に、ノンドープのシリコン酸化物からなるシリコン酸化膜305と、シリコン窒化物からなるシリコン窒化膜306とを、PECVD法によって交互に堆積させる。シリコン酸化膜305は、完成後の半導体記憶装置において電極間絶縁膜となる膜であり、シリコン窒化膜306は、後の工程において除去される犠牲絶縁膜である。例えば、本実施形態においては、5層のシリコン酸化膜305及び4層のシリコン窒化膜306を堆積させる。次に、LPCVD法によりボロンドープ多結晶シリコン膜307を形成し、PECVD法によりシリコン酸化膜308及びシリコン窒化膜309をこの順に形成する。これにより、バックゲート電極BGであるボロンドープ多結晶シリコン膜303上に、シリコン酸化膜305、シリコン窒化膜306、ボロンドープ多結晶シリコン膜307、シリコン酸化膜308及びシリコン窒化膜309からなる積層体310が形成される。次に、積層体310上にメモリセル領域を覆うレジストパターン図示せずを形成し、このレジストパターンをマスクとしたRIEと、このレジストパターンのスリミングとを繰り返し実行して、メモリセル領域の端部において、積層体310を階段状に加工する。このとき、階段の各段において、シリコン酸化膜305の上面が露出するようにする。その後、全面にNSG膜311を堆積させて積層体310を埋め込み、上面を平坦化して、NSG膜311の上面にシリコン窒化膜309の上面を露出させる。次に、図23に示すように、PECVD法により、全面にカーボン膜図示せずを形成し、リソグラフィ法及びRIE法により、パターニングする。次に、パターニングされたカーボン膜をマスクとしてRIEを施し、積層体310を選択的に除去する。これにより、積層体310にZ方向に延びる貫通孔314が形成される。貫通孔314はZ方向から見てマトリクス状に配列され、溝303aのY方向両端部に到達する。次に、塩素ガスによるドライエッチングを施して、溝303a内に埋め込まれたシリコンゲルマニウム膜304を貫通孔314を介して除去する。これにより、1本の溝303aに2本の貫通孔314が連通されたU字孔315が形成される。その後、カーボン膜を除去する。次に、図24に示すように、ALD法により、U字孔315の内面上に、トンネル誘電体膜316cを形成する。トンネル誘電体膜316cは、例えば、シリコン酸化膜、NO膜又はONO膜とすることができる。次に、トンネル誘電体膜316c上にシリコンゲルマニウムを堆積させて、ボロンドープ多結晶シリコンゲルマニウム膜317を形成する。ボロンドープ多結晶シリコンゲルマニウム膜317は、チャネル半導体CSとなる膜である。チャネル半導体CSの材料としてシリコンゲルマニウムを用いることにより、結晶化が容易になる。次に、例えばALD法により、U字孔315内の残留部分にシリコン窒化物318を埋め込む。これにより、U字孔315内に、外側から順に、トンネル誘電体膜316c、ボロンドープ多結晶シリコンゲルマニウム膜317及びシリコン窒化物318が形成される。次に、RIEを施して、U字孔315内に形成されたトンネル誘電体膜316c、ボロンドープ多結晶シリコンゲルマニウム膜317及びシリコン窒化物318を後退させて、U字孔315の上部に凹部を形成する。次に、この凹部内に多結晶シリコン部材319を埋め込む。次に、リソグラフィ法及びイオン注入法により、多結晶シリコン部材319に砒素Asを導入し、ソース領域図示せず及びドレイン領域図示せずを形成する。次に、図25に示すように、PECVD法により、全面にカーボン膜図示せずを形成し、リソグラフィ法及びRIE法によってパターニングする。次に、このパターニングされたカーボン膜をマスクとしてRIEを施し、積層体310にトレンチ321を形成する。トレンチ321は、Y方向において隣り合う貫通孔314の間に、X方向に延びるように形成する。その後、カーボン膜を除去する。トレンチ321を形成することにより、Z方向から見て、積層体310がゲート電極形状に分割される。このとき、ビットライン方向Y方向においては、隣り合う貫通孔314間に比較的広いトレンチ321を形成する必要があるため、貫通孔314間の距離を縮めることは困難である。しかし、後の工程において、シリコン窒化膜306を制御ゲート電極CGに置換する際には、Y方向両側から置換することができるため、ワードライン方向X方向において隣り合う貫通孔314間には、トレンチを形成する必要がない。このため、X方向においては、貫通孔314間の距離を縮めることが容易である。次に、図26に示すように、熱燐酸によるウェットエッチングを行う。これにより、トレンチ321を介して、シリコン窒化膜306図21参照を除去する。このとき、他の膜、例えば、シリコン酸化膜305、トンネル誘電体膜316c等はほとんど除去されない。この結果、シリコン窒化膜306が形成されていた部分に空洞322が形成される。空洞322は、後の工程において制御ゲート電極の鋳型となる空間である。次に、図27に示すように、ドライ酸化処理を施して、トンネル誘電体膜316cを改質する。次に、ALD法又はCVD法により、トレンチ321の内面上及び積層体310の上面上に、チャージトラップ膜316b及びチャージブロック膜316aをこの順に形成する。例えば、チャージトラップ膜316bとしては、ハフニア層がシリコン窒化層によって挟まれた膜を形成することができる。また、チャージブロック膜316aとしては、アルミナ膜を形成することができる。次に、ALD法によってタンタル窒化物TaNを堆積させ、次いで、CVD法によってタングステンWを堆積させる。これにより、全面にTaN/W積層膜323が形成される。TaN/W積層膜323は空洞322内にも形成される。その後、ClF3ガスを用いたガスエッチングによってエッチバックを行う。これにより、TaN/W積層膜323が空洞322内のみに残留し、制御ゲート電極CGとなる。以後の工程は、前述の第1の実施形態と同様である。すなわち、図28に示すように、TEOS及びオゾンO3を原料としたCVDを施すことにより、全面にシリコン酸化膜324を形成し、上面を平坦化する。このとき、シリコン酸化膜324はトレンチ321内にも埋め込まれる。次に、シリコン酸化膜324における多結晶シリコン部材320の直上域及び階段の各段の直上域にコンタクトホールを形成し、CVD法によりタングステンWを埋め込む。これにより、多結晶シリコン部材320及び制御ゲート電極CGに接続されたコンタクトプラグ325が形成される。次に、シリコン酸化膜324上に、ソース線326、層間絶縁膜327、コンタクトプラグ328、ビット線329、層間絶縁膜330、上層配線331、層間絶縁膜332を形成する。このようにして、半導体記憶装置300が製造される。図28、図29、図30に示すように、このようにして製造された半導体記憶装置300においては、チャージトラップ膜316bはシリコン窒化膜306が除去された後の空洞322の内面上に形成される。このため、チャージトラップ膜316bは、制御ゲート電極CGを包むように、メモリセル間においてチャネル半導体CSから遠ざかる方向に折り返された形状となる。次に、本実施形態の効果について説明する。本実施形態によれば、チャージトラップ膜316bが制御ゲート電極CG間の領域において、チャネル半導体CSが延びる方向Z方向に対して直交する方向に延びている。このため、チャネル半導体CSを共有するメモリセル間において、チャージトラップ膜316b内を電荷が移動しにくい。この結果、プログラムディスターブの発生を抑制することができ、データリテンションの劣化を防止することができる。また、本実施形態においては、選択ゲート電極SGとチャネル半導体CSとの間にはトンネル誘電体膜316cのみが介在し、チャージトラップ膜316bが介在しない。このため、選択ゲートトランジスタのしきい値が変動しにくく、動作が安定する。更に、本実施形態においては、NAND型の半導体記憶装置300を、DRAMDynamicRandomAccessMemoryの製造プロセスに類似したプロセスによって製造することができる。以下、本実施形態に係る半導体記憶装置300の製造プロセスと一般的なDRAMの製造プロセスを比較しながら、この効果について具体的に説明する。図31は、本実施形態に係る半導体記憶装置の製造プロセスと、一般的なDRAMの製造プロセスとを模式的に示す図である。先ず、図31のステップS1に示すように、半導体基板にトランジスタを形成する。具体的には、本実施形態においては、シリコン基板の上面に周辺回路のトランジスタ図示せずを形成する。一方、DRAMの製造プロセスにおいては、シリコン基板図示せずの上面にセル回路のトランジスタ図示せずを形成する。次に、ステップS2に示すように、PMDPreMetalDielectricを形成する。具体的には、本実施形態においては、シリコン基板上にバックゲート電極300を形成し、その上面に凹部を形成し、この凹部内に犠牲膜301を埋め込む。次に、シリコン酸化膜302を形成する。一方、DRAMの製造プロセスにおいては、シリコン基板上にシリコン酸化膜900を形成する。また、DRAMの場合は、セル回路のトランジスタに連通するコンタクトプラグ901を形成する。次に、ステップS3に示すように、ILDInterLayerDielectrics:層間絶縁膜を形成する。具体的には、本実施形態においては、シリコン酸化膜305及びシリコン窒化膜306からなる積層体310を形成する。積層体310の合計厚さは例えば1~3μmである。一方、DRAMの製造プロセスにおいては、薄いシリコン窒化膜902と厚いBPSG膜910を形成する。BPSG膜910の厚さは一般的には1~2μmである。次に、ステップS4に示すように、貫通孔を形成する。具体的には、本実施形態においては、積層体310及びシリコン酸化膜302に貫通孔314を形成し、犠牲膜301を除去する。一方、DRAMの製造プロセスにおいては、BPSG膜910及びシリコン窒化膜902にコンタクトプラグ901に連通するメモリホール914を形成する。次に、ステップS5に示すように、貫通孔内に所定の材料を埋め込む。具体的には、本実施形態においては、貫通孔314内にトンネル誘電体膜316c図示せず及びチャネル半導体CSを埋め込む。一方、DRAMの製造プロセスにおいては、メモリホール914内にSN電極storagenodeelectrode915を埋め込む。次に、ステップS6に示すように、トレンチを形成する。具体的には、本実施形態においては、積層体310にトレンチ321を形成する。なお、DRAMの製造プロセスには、これに相当する工程はないが、トレンチ321は通常のリソグラフィ法及びRIE法によって形成することができるため、トレンチ321の形成に伴う負荷は少ない。次に、ステップS7に示すように、犠牲膜を除去する。具体的には、本実施形態においては、シリコン窒化膜306を除去する。一方、DRAMの製造プロセスにおいては、BPSG膜910を除去する。次に、ステップS8に示すように、誘電体膜を形成する。具体的には、本実施形態においては、シリコン窒化膜306を除去した後の空洞322の内面上に、チャージトラップ膜316b図示せず及びチャージブロック膜316aを形成する。一方、DRAMの製造プロセスにおいては、SN電極915を覆うように、容量膜916を形成する。次に、ステップS9に示すように、電極を形成する。具体的には、本実施形態においては、空洞322内にTaN/W積層膜323を埋め込んで、制御ゲート電極CGを形成する。一方、DRAMの製造プロセスにおいては、容量膜916によって覆われたSN電極915を埋め込むように、PL電極920を形成する。このように、本実施形態に係る半導体記憶装置300は、DRAMの製造プロセスとほぼ同一の工程の組合せにより、製造することができる。このため、半導体記憶装置300は、通常のDRAM製造工場において比較的容易に製造することができる。すなわち、DRAMの製造技術を有効活用して、極めてビット密度が高い半導体記憶装置を製造することができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。なお、前述の各実施形態及びその変形例は、相互に組み合わせて実施することができる。また、電極間絶縁膜及び犠牲絶縁膜の膜構成及び形成方法、並びにメモリ膜の膜構成及び加工方法等は、前述の各実施形態に記載された組み合わせに限定されるものでなく、本発明の主旨を損なわない限り、任意の組み合わせが可能である。更に、チャネル半導体には、例えば、レーザーアニール若しくはニッケルNi触媒法によって結晶化させた多結晶シリコン膜、又は単結晶シリコン膜を用いることもでき、ゲルマニウムGe等の異種元素を含むシリコンを用いることも可能であり、シリコン以外の半導体材料を用いることも可能である。更にまた、チャネル半導体の形状は筒状でなく、中心まで充填されていてもよい。この場合は、チャネル半導体の中空部分に絶縁物を埋め込む工程を省略できる。更にまた、チャージブロック膜には、シリコン酸化膜、ONO膜、Al2O3、HfO2、La2O3、Pr2O3、Y2O3、ZrO2等の金属酸化物からなる金属酸化膜、又はこれらの金属酸化膜を複数種類組み合わせた膜を用いることが可能である。更にまた、制御ゲート電極は、チタン窒化物TiN、多結晶シリコン、又は多結晶シリコン膜をシリサイド化して形成するWSi、CoSi、NiSi、PrSi、NiPtSi若しくはPtSi等のシリサイド、Pt若しくはRu等の金属、又はRuO2等の金属酸化物によって形成してもよい。更にまた、前述の各実施形態においては、制御ゲート電極CGの積層数が4層である例を示したが、制御ゲート電極CGの積層数は3層以下又は5層以上であってもよく、例えば、10層以上であってもよい。更にまた、前述の各実施形態及びその変形例においては、2本の貫通孔をバックゲート電極に形成した溝によって連通し、チャネル半導体の形状をU字形とする例を示したが、これには限定されない。2本の貫通孔を連通させず、I形のチャネル半導体を形成してもよい。この場合は、チャネル半導体の下端は、シリコン基板に形成したソース層に接続させる。更にまた、前述の各実施形態及びその変形例においては、シリコン基板にメモリセル部と周辺回路部を別々に設定する例を示したが、これには限定されない。例えば、周辺回路の直上域にメモリセルを形成してもよい。この場合は、周辺回路とメモリセルとは、多層配線を介して接続することができる。これにより、半導体記憶装置全体のビット密度をより向上させることができる。また、この場合は、チャネル半導体の上端部をリンドープ多結晶シリコン膜等によって接続すればよい。以上説明した実施形態によれば、製造が容易な半導体記憶装置の製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。