"半導体基板に半導体素子を形成する工程と、前記基板を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記半導体素子の第1の電極に達する孔部を形成する工程と、前記孔部内に多結晶シリコンを埋め込む工程と、前記多結晶シリコンの表面からゲルマニウムイオンを注入する工程と、前記ゲルマニウムイオン注入後の前記多結晶シリコンの表面に、金属シリサイド層を形成する工程と、前記金属シリサイド層に接するように導体膜を形成することで、前記多結晶シリコン、前記金属シリサイド層、及び前記導体膜からなる接続プラグを形成する工程と、を有する半導体装置の製造方法。前記接続プラグは、1層の層間絶縁膜に形成した前記孔部内に一体として形成されるハイブリッドプラグである請求項1に記載の半導体装置の製造方法。前記接続プラグに接続されるキャパシタを形成する工程をさらに有する請求項1又は2に記載の半導体装置の製造方法。前記半導体素子は、半導体基板中にゲート電極を埋設した埋め込みゲート型トランジスタであり、半導体基板表面に第1の方向に延在する複数の素子分離領域と、該素子分離領域で区画される複数の活性領域とを形成する工程、前記活性領域に拡散層を形成するため、半導体基板と反対導電型の不純物イオンを注入する工程、前記半導体基板中に、前記第1の方向と交差する第2の方向に延在する複数の第1の溝を形成する工程、前記第1の溝中にゲート電極材料を埋設し、ゲート電極材料の上面を前記拡散層の下面近傍までエッチバックする工程、ゲート電極材料上に絶縁膜を形成し、前記半導体基板表面高さまで平坦化して埋め込み絶縁膜を形成する工程、全面にビット線コンタクト用絶縁膜を形成する工程、前記第2の方向に延在し、少なくとも前記半導体素子の前記第1の電極とは異なる第2の電極となる拡散層を露出する第2の溝を前記ビット線コンタクト用絶縁膜に形成する工程、前記第2の方向と交差する第3の方向に延在し、上部に絶縁層を有するビット線を形成する工程、前記ビット線の側壁にサイドウォールを形成する工程、前記ビット線上に第1層間絶縁膜を形成する工程、前記第2の方向に延在し、少なくとも前記半導体素子の前記前記第1の電極となる拡散層及び前記ビット線を露出する第3の溝を前記第1層間絶縁膜に形成し、前記第3の溝の両側壁及び隣接する前記ビット線の対向する側壁部とで画定される前記孔部を形成する工程とを有し、前記導体膜を形成後、前記ビット線上の絶縁膜が露出するまで平坦化することで、前記接続プラグを形成する請求項3に記載の半導体装置の製造方法。前記キャパシタの形成されるメモリセル領域の周辺に周辺回路領域を有する半導体装置であって、前記ビット線を形成する工程と同時に周辺回路領域のゲート電極を前記ビット線の材料を用いて形成する工程と、前記第1層間絶縁膜に前記第3の溝を形成して、多結晶シリコン膜を埋め込み、ゲルマニウムイオンをイオン注入した後、前記周辺回路領域の半導体素子の電極を露出する基板コンタクトホールを形成する工程と、前記多結晶シリコンの表面に前記金属シリサイドを形成するのと同時に、前記周辺回路領域の半導体素子の電極上に金属シリサイドを形成する工程と、前記金属シリサイド層に接するように導体膜を形成するのと同時に、前記周辺回路領域の前記基板コンタクトホール内に導体膜を埋め込む工程と、を含む請求項4に記載の半導体装置の製造方法。前記半導体素子は、半導体基板上にゲート電極の少なくとも一部が突出した構造を有するトランジスタであり、前記接続プラグを形成する孔部が、前記半導体基板上に突出したゲート電極の両側の半導体基板中に形成されたソース/ドレイン領域を露出するコンタクトホールである請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。前記コンタクトホールは、隣接する2つの前記ゲート電極間に、前記ゲート電極の側壁絶縁膜に対して自己整合的に形成されたものである請求項6に記載の半導体装置の製造方法。半導体基板上に半導体素子と前記半導体素子を覆う1層の層間絶縁膜と前記層間絶縁膜を貫通し、前記半導体素子の第1の電極に接続される接続プラグとを有する半導体装置であって、前記接続プラグは、前記第1の電極と接する多結晶シリコンと前記多結晶シリコン上に接する金属シリサイド層と前記金属シリサイド層上に接する導体膜を有し、前記多結晶シリコン中にゲルマニウムが不純物として導入されている半導体装置。前記接続プラグは、1層の層間絶縁膜に形成した孔部内に一体として形成されるハイブリッドプラグである請求項8に記載の半導体装置。前記接続プラグに接続されるキャパシタをさらに有する請求項8又は9に記載の半導体装置。前記半導体素子は、前記半導体基板中にゲート電極を埋設した埋め込みゲート型トランジスタであり、前記接続プラグは前記第1の電極として半導体基板表面に形成される拡散層に接続される請求項8乃至10のいずれか1項に記載の半導体装置。前記半導体基板上に、前記接続プラグが接続される拡散層とは異なる拡散層に接続されるビット線を有し、前記接続プラグの上表面は、前記層間絶縁膜に挟まれたビット線上の絶縁膜の上表面と同一面に形成される請求項11に記載の半導体装置。前記半導体素子は、半導体基板上にゲート電極の少なくとも一部が突出した構造を有するトランジスタであり、前記接続プラグは前記第1の電極として半導体基板表面に形成される拡散層に接続される請求項8乃至10のいずれか1項に記載の半導体装置。前記接続プラグの接続される拡散層がN型不純物を含む拡散層である請求項11乃至13のいずれか1項に記載の半導体装置。金属とシリコンとの接触は一般にショットキ接触であることから、上記特許文献3のように、金属とシリコンとの間に金属シリサイド層を介挿することで良好なオーミック接触を得ることができる。多結晶シリコンプラグ上に金属シリサイド層を形成しようとすると、多結晶シリコンプラグ上にシリコンとシリサイドを形成する金属、例えば、チタン、コバルト、ニッケル等を成膜し、ランプアニール等で加熱してシリサイド化し、その後、未反応の金属膜を除去するこれら一連の工程を自己整合的なシリサイド化=サリサイド化ともいう。しかしながら、半導体装置、特に、DRAM等の半導体記憶装置では、微細化に伴ってキャパシタを3次元構造としてその高さを高くすることで一定の容量を確保するため、キャパシタ以外の構造物を低く形成して基板上の厚みが増加することを抑える必要がある。このため、コンタクト間の距離も狭くなり、また、コンタクトを形成する層間絶縁膜自体も薄膜化コンタクト高さの低減される傾向にある。上述するようにシリサイド化に際して加熱処理が行われるが、コンタクト高さが低くなるに従い、半導体基板上に形成されているトランジスタ等の半導体素子への影響が懸念され、十分な膜厚の金属シリサイド層の形成が困難となっている。本発明者は、シリサイド化の加熱時間が短くなっても十分な膜厚の金属シリサイド層の形成が可能となる方法について鋭意検討した結果、金属シリサイド層を形成する前に、多結晶シリコンに所定の不純物を導入することにより、短時間で十分な膜厚の金属シリサイド層が形成可能となり、コンタクト抵抗の低減が達成されることを見出した。すなわち、本発明の一実施形態によれば、半導体基板に半導体素子を形成する工程と、前記基板を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記半導体素子の第1の電極に達する孔部を形成する工程と、前記孔部内に多結晶シリコンを埋め込む工程と、前記多結晶シリコンの表面からゲルマニウムイオンを注入する工程と、前記ゲルマニウムイオン注入後の前記多結晶シリコンの表面に、金属シリサイド層を形成する工程と、前記金属シリサイド層に接するように導体膜を形成することで、前記多結晶シリコン、前記金属シリサイド層、及び前記導体膜からなる接続プラグを形成する工程と、を有する半導体装置の製造方法が提供される。また、本発明の別の実施形態によれば、半導体基板上に半導体素子と前記半導体素子を覆う層間絶縁膜と前記層間絶縁膜を貫通し、前記半導体素子の第1の電極に接続される接続プラグとを有する半導体装置であって、前記接続プラグは、前記第1の電極と接する多結晶シリコンと前記多結晶シリコン上に接する金属シリサイド層と前記金属シリサイド層上に接する導体膜を有し、前記多結晶シリコン中にゲルマニウムが不純物として導入されている半導体装置が提供される。本発明の一実施形態によれば、金属シリサイド層を形成する前に、多結晶シリコンにゲルマニウムを導入することにより、短時間で十分な膜厚の金属シリサイド層が形成可能となり、コンタクト抵抗の低減が図れる。また、本発明の別の実施形態によれば、一つの接続プラグを多結晶シリコンと金属シリサイド層と導体膜の三層構造からなるハイブリッド構造とすることができ、半導体装置の微細化が推進される。以下、図面を参照して本発明の実施形態例について具体的に説明するが、本発明はこれらの実施形態例のみ限定されるものではない。実施形態例1本実施形態例では、DRAMDynamicRandomAccessMemory等のメモリセルを有する半導体装置に、本発明の接続プラグを適用する例について説明する。特に、メモリセルトランジスタとしてトレンチゲート型MISFETを用いたメモリセルトランジスタの容量コンタクトとして、ハイブリッド構造の本発明に係る接続プラグを用いた場合を説明する。図1は、実施形態例1に係るDRAMにおけるメモリセルの構成を示す断面図である。この断面は、図2の平面図におけるA-A断面に相当する。半導体基板1としてのシリコン基板中には、トレンチゲート型トランジスタのゲート電極5が埋め込まれており、図中、中央の一つの拡散層3を共有して2つのトランジスタが形成されている。共有される拡散層3第2の電極には、ビット線9が接続されており、2つのトランジスタの共有されない拡散層3第1の電極のそれぞれには、本発明に係るハイブリッド構造の接続プラグ以下、ハイブリッドプラグ22というが接続されている。ハイブリッドプラグ22上には容量パッド24を介してキャパシタ30の下部電極27が接続される。下部電極27はクラウン形状を有しており、その下部は第2層間絶縁膜26で保持されている。下部電極27上には容量絶縁膜28と上部電極29が形成され、下部電極27、容量絶縁膜28、上部電極29とでキャパシタ30が構成される。ハイブリッドプラグ22は、拡散層3に接続する側から、ゲルマニウムをイオン注入した多結晶シリコン膜Ge-Poly-Siという16G、コバルトシリサイドCoSi層19、バリメタル膜20、タングステンW膜21により構成される。次に、図2~図27を参照して、図1に示すメモリセルの製造方法を説明する。なお、DRAMではメモリセルの形成されるメモリセル領域以外に、通常、メモリセルへのデータの入出力を制御する周辺回路領域が設けられることから、周辺回路領域のトランジスタ形成及びコンタクト形成まで、一部工程を共有して形成する方法を示す。図2は、メモリセル領域における平面図であり、シリコン基板1に素子分離膜STI2と拡散層3とが所定の方向第1の方向に平行に配置されている。まず、半導体基板1としてP型シリコン基板を用い、素子分離膜2から成る素子分離領域STI領域を形成する。例えば、メモリセル領域では素子分離領域の幅を50nm、素子形成領域の幅を50nmとする。また、素子分離膜2の深さは300nmとする。周辺回路領域では、形成するトランジスタの特性に合わせて、適宜最適な活性領域を形成するように素子分離膜2を形成する。メモリセル領域の表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層3を形成する。例えば、不純物にはリンを用い、イオン注入法により、エネルギー30KeV、ドーズ量2×1013atoms/cm2で導入する。拡散層3の深さは、完成時において、トレンチゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。この時、周辺回路領域はレジスト等により保護しておき、この段階では拡散層は形成しない。メモリセル領域の拡散層3までを形成した時の断面図を図3に示す。図3において、aは図2のA-A断面、bは図2のB-B断面、cは周辺回路領域を示す。以下の断面図においても断りがない限り同様である。次に、第1の方向と交差する第2の方向に延在する埋め込みゲート電極トレンチゲート5を形成する。半導体基板上に、ハードマスク層としてシリコン窒化膜不図示を形成し、メモリセル領域に幅50nmのラインアンドスペースパターンにレジストパターンを形成してハードマスク層をパターニングする。さらにハードマスク層をマスクとして半導体基板1の表面をエッチングする。拡散層3の形成された活性領域は、深さ200nm、素子分離膜2の形成されたSTI領域では100nmの深さにエッチングする。形成された第1の溝内に露出する半導体基板1を熱酸化し、ゲート絶縁膜4を例えば熱酸化法で5nm厚に形成する。さらに、ゲート電極として、TiNバリア膜5aとW膜5bを順次成膜した後、拡散層3の底部付近までエッチバックしてトレンチゲート5を形成する。ゲート電極材料としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。トレンチゲートのエッチバック後、ライナー窒化膜を成長し、さらにTEOS-BPSG膜6を形成した後、アニールする。CMPにより表面を平坦化した後、ハードマスクとして用いたシリコン窒化膜をドライエッチング及びウェットエッチングにより除去する。さらに、ビットコンタクト用層間絶縁膜7としてP-TEOS膜を成長する。ビットコンタクト用層間絶縁膜7形成後の状態を図4,図5に示す。なお、図4では、ビットコンタクト用層間絶縁膜7を透過した状態を示している。図5は、各断面図である。次に、ビットコンタクトを形成するため、ビットコンタクト用層間絶縁膜7に第2の溝7Aを形成する。第2の溝7Aはトレンチゲートワード線と同方向第2の方向のラインパターンとして形成する図6参照。この時、周辺回路領域のビットコンタクト用層間絶縁膜7は除去していないが、周辺回路領域のビットコンタクト用層間絶縁膜7を除去した後、ゲート絶縁膜となる熱酸化膜を形成しても良い。さらに、ビットコンタクト用層間絶縁膜7上に不純物をドープした多結晶シリコンDOPOS8を40nm厚に形成する図7参照。DOPOS8上に10nmのWSi膜9a、40nmのW/WN膜9bを成膜し、さらにマスク窒化膜10を150nm厚に成膜する図8。次に、図9、図10に示すように、メモリセル領域では、ビット線9となるように、周辺回路領域ではプレーナ型トランジスタのゲート電極形状となるように、マスク窒化膜10を通常のフォトリソグラフィー技術によりパターニングした後、マスク窒化膜10をマスクとして、W/WN膜9b、WSi膜9a、DOPOS8及びビットコンタクト用層間絶縁膜7を順次エッチングする。次に、周辺回路領域のオフセットスペーサとなる窒化膜11を全面に形成した後、メモリセル領域をレジスト等でマスクし、周辺回路領域のみを開口して窒化膜11をオフセットスペーサ11Sに加工する。さらに、周辺回路領域にトランジスタのLDD層12aを形成するため、リン等のN型不純物イオンをイオン注入する。なお、周辺回路領域にNMOSトランジスタと共にPMOSトランジスタを形成するように、予めNウエルを形成しておいて、ボロン等のP型不純物をイオン注入しても良い。次に、周辺回路領域のトランジスタに高濃度拡散層12bを形成するため、サイドウォール13Sを形成した後、NMOSトランジスタの場合にはN型不純物を、PMOSの場合にはP型不純物を高濃度にイオン注入して高濃度拡散層ソースドレイン12bを形成する。その後、メモリセル領域の窒化膜11をエッチバックして、ビット線9の側面にビット線サイドウォール11S’を形成する図13。ビット線サイドウォール11S’形成後のメモリセル領域の平面図を図12に示す。図14に示すように、全面に第1層間絶縁膜14として塗布絶縁膜SpinOnDielectricSOD膜14aとプラズマ酸化膜14bの積層膜を形成する。形成方法としては、ゲート層間ライナー膜不図示を形成した後、SOD膜14aを塗布、ランプアニール、CMPにより平坦化し、その後プラズマ酸化膜14bを成膜する。次に、容量コンタクトを形成するため、メモリセル領域の第1層間絶縁膜14をライン状にエッチングして半導体基板表面の拡散層3を露出させる第3の溝14Aを形成する。エッチングにより、ビット線9も露出することで、第3の溝14A側壁と隣接するビット線9の対向する側壁部ビット線サイドウォール11S’とで画定される容量コンタクトホール孔部が形成される。図15は、第3の溝14Aを形成後の平面図を示し、図16は、図15のA-A線での断面図a、B-B線での断面b1、B’-B’線での断面b2、周辺回路領域の断面cを示す。後述する図17~23、25,27も同様である。図17に示すように第3の溝14Aの側壁に容量コンタクトサイドウォール15を形成する。この時、溝内に露出するビット線9の側面にも容量コンタクトサイドウォール15が形成される。次に、第3の溝14A内を清浄化した後、全面に容量コンタクト用DOPOS16を成膜する。続いて、ビット線9上のマスク窒化膜10よりも低い高さ、例えば、基板表面から100nm厚程度までエッチバックする図18。この時、基板裏面に付着したDOPOSの除去を実施する。さらに、エッチバック後のDOPOS16にゲルマニウムをイオン注入する。注入は、例えば、エネルギー20KeV、ドーズ量3×1014atoms/cm2で導入する。これによりGe-Poly-Si16Gとなる図19。ゲルマニウムの注入量はこれに限定されず、1×1014~1×1016atoms/cm2であればよい。ゲルマニウムイオン注入後、窒素ガス雰囲気下で700°C、10秒間のランプアニールを実施する。次に、周辺回路領域の基板コンタクトを形成するため、全面をアモルファスカーボン膜及びフォトレジストの積層膜からなるマスク層17で覆い、周辺回路領域にコンタクト用開口パターンを形成した後、第1層間絶縁膜14をエッチングして、周辺コンタクトホール14Bを形成する図20。マスク層17を除去した後、全面にコバルト膜18を形成する。この時、容量コンタクトホール内、及び周辺回路領域の周辺コンタクトホール14B内を清浄化した後、周辺コンタクトホール14B内にもコバルトCo膜18を成膜する図21。ランプアニールを施して、成膜したコバルト膜18と下地のシリコンとを反応させてコバルトシリサイド膜19を形成する。ランプアニール条件としては、窒素ガス雰囲気下で650°C、30秒間実施する。その後、未反応のコバルト膜18を除去した状態を図22に示す。メモリセル領域ではGe-Poly-Si16G上にコバルトシリサイドCoSi膜19が形成され、周辺回路領域では高濃度拡散層12b上にコバルトシリサイド膜19が形成される。なお、本実施形態例では、コバルト膜18を成膜してコバルトシリサイド膜19を形成しているが、これに限定されず、シリコンと反応してシリサイドを形成する他の金属膜例えば、チタンTi、ニッケルNi等を成膜し、相当する金属シリサイド膜を形成しても良い。周辺回路領域の基板コンタクト用シリサイド膜と同時に形成する場合、リーク電流が少ないコバルトシリサイド膜19を形成することが好ましい。全面に導体膜としてTiN/Tiバリアメタル膜20を成膜し、さらにタングステンW膜21を形成する図23。導体膜としては、多結晶シリコンよりも低抵抗な材料であることが好ましく、特に金属導体であることが好ましい。次に、マスク窒化膜10をエッチングストッパとしてCMP法により平坦化することで、メモリセル領域では容量コンタクトとしてハイブリッドプラグ22を、周辺回路領域では基板コンタクトとして金属プラグ23をそれぞれ形成する図24,25。この工程により、第1層間絶縁膜として形成したプラズマ酸化膜は全て除去され、SOD膜14aの1層からなる第1層間絶縁膜14となる。全面にW膜を40nm、WN膜を10nmスパッタ法により成膜し、メモリセル領域では容量パッド24に、周辺回路領域では配線25にそれぞれパターニングする図26,27。その後、シリコン窒化膜からなる第2層間絶縁膜26、周辺回路領域における第3層間絶縁膜不図示、メモリセル領域では下部電極を形成するための型枠となるシリコン酸化膜を形成し、キャパシタの下部電極27を形成した後、メモリセル領域の第3層間絶縁膜を除去して下部電極27の外壁を露出させ、容量絶縁膜28、上部電極29を形成することで、図1に示すメモリセルが完成する。さらに、上部電極上に上層の層間絶縁膜、上層配線等いずれも不図示を形成することで、本実施形態例に係る半導体装置が完成する。ゲルマニウムイオン注入を実施せずにコバルトシリサイド膜、金属膜を形成したハイブリッド構造の接続プラグを形成した場合と比較して、約40のコンタクト抵抗の低減が可能となる。これは、多結晶シリコン膜は単結晶シリコンよりもシリコン移動量が小さいため、周辺回路領域の基板コンタクト用のシリサイド膜と同時に容量コンタクト用のシリサイドを形成すると、メモリセル領域の多結晶シリコン膜上の金属シリサイド膜は周辺回路領域の基板コンタクト用シリサイド膜よりも薄くなってしまう。本発明では、多結晶シリコン膜に不純物イオンをイオン注入することで多結晶シリコン膜における結合手が切れて、その後のCoスパッタ、ランプアニールによりCoSiの実効的な膜厚が厚くなるものと考えられる。さらに注入する不純物イオンとしてゲルマニウムイオンを注入することにより、NMOSの抵抗値が下がり、PMOSの抵抗値が上がることで、NMOSを用いるDRAMのセルトランジスタでは低抵抗化が実現できる。後述する実施形態例2のように周辺回路領域に適用してもNMOSトランジスタの低抵抗化に寄与する。このように、本発明では、イオン注入による多結晶シリコンの結合手切断とゲルマニウムイオン注入による相乗効果により、低抵抗化の実現が可能となっていると考えられる。実施形態例2上記の実施形態例では、容量コンタクトとして本発明に係るハイブリッド構造の接続プラグを形成する場合を示したが、本発明に係るハイブリッドプラグは、容量コンタクトのみに限定されるものではなく、図29に示すように通常の配線コンタクト65として形成しても良い。図29~34は、図28に示す構造を製造するための工程断面図を示す。実施形態例1の周辺回路領域と同様にプレーナ型トランジスタのゲート電極54を形成する。半導体基板51には、素子分離膜52が形成されており、素子分離膜52で区画された活性領域上にゲート絶縁膜53、多結晶シリコン膜54a、WN/WSi膜54b、W膜54c、キャップ窒化膜55の積層構造を形成した後、ゲート電極形状にパターニングする。その後、ゲート電極54の側壁にオフセットスペーサ56としてシリコン窒化膜を形成し、活性領域にLDD層57を形成する。ここでは、半導体基板51としてP型シリコン基板を使用し、LDD層57にN型不純物を注入する図29。続いて、オフセットスペーサ56上にプラズマ酸化膜からなるサイドウォール58を形成し、ソース/ドレイン領域59を形成した後、第1層間絶縁膜60をSODなどにより形成する図30。第1層間絶縁膜60上にフォトレジストマスク61を形成した後、サイドウォール58を用いて自己整合的にコンタクトホール60Aを形成する図31。全面にDOPOS膜62を成膜した後図32、実施形態例1と同様にDOPOS膜62のエッチバック及びゲルマニウムのイオン注入を実施する図33。実施形態例1と同様に、Ge注入DOPOS膜62G上にコバルトシリサイド膜63を形成した後、バリアメタル膜64aとしてTiN/Tiバリア膜、タングステン膜64bを成膜する図34。その後、キャップ窒化膜55をエッチングストッパとしてCMPにより平坦化し、さらにWN/W配線66を形成することで、図28に示す構造が完成する。また、配線66に代えて、実施形態例1と同様に容量パッド及びキャパシタを形成しても良い。本実施形態例2では、プレーナ型トランジスタを形成する例を示したが、ゲート電極の一部が半導体基板中に埋め込まれたリセスゲート型トランジスタの場合にも同様の方法でハイブリッドプラグを形成することができる。以上の実施形態例1,2では、1層の層間絶縁膜に形成したコンタクトプラグとしてハイプリッドプラグを形成する例を説明したが、本発明はこれに限定されず、例えば、背景技術で説明した特許文献3のように、下層の層間絶縁膜に形成した多結晶シリコンプラグ上に金属シリサイド膜を形成し、上層の層間絶縁膜に金属プラグを形成して接続したプラグ構造にも適用することができ、金属シリサイド膜形成前に多結晶シリコンプラグにゲルマニウムのイオン注入を実施すれば、同様に低抵抗化が図れる。また、本発明に係るハイブリッドプラグは、縦型トランジスタのコンタクトプラグとして、上部電極上部拡散層又は下部電極下部拡散層に接続しても良い。さらに、縦型トランジスタのゲート電極に接続するゲートコンタクトとして本発明に係るハイブリッドプラグを用いても良い。"