"クロック信号による被測定信号と、クロック信号による基準信号とを動作クロックとしてそれぞれ正弦波電圧信号u1t,u2tを出力する1組の正弦波生成部4a,4bと、前記2つの正弦波電圧信号を一定周期でサンプリングして得られる系列u1n,u2n間の瞬時位相の差に基づく時間差系列xnを出力する位相復調部6と、前記時間差系列に基づいてワンダ量を計算するワンダ計算部9と、予め設定される前記被測定信号の公称周波数と前記基準信号の公称周波数とに基づき、規定の出力周波数f0に最も近づく周波数チューニングワードFTW1,FTW2を前記1組の正弦波生成部に設定して前記2つの正弦波電圧信号の出力周波数を制御し、回路雑音に起因する測定誤差を抑圧する制御部8とを備えたことを特徴とするワンダ測定装置。前記制御部8は、前記周波数チューニングワードの設定に基づく前記正弦波電圧信号u1t,u2tの出力周波数の差を周波数オフセットΔfとして算出し、前記周波数オフセットを用いて前記位相復調部6から出力される時間差系列を補正し、前記周波数オフセットに起因する測定誤差を抑圧する周波数オフセット補正部を更に備えたことを特徴とする請求項1記載のワンダ測定装置。クロック信号による被測定信号と、クロック信号による基準信号とを動作クロックとしてそれぞれ正弦波電圧信号u1t,u2tを出力するステップと、前記2つの正弦波電圧信号を一定周期でサンプリングして得られる系列u1n,u2n間の瞬時位相の差に基づく時間差系列xnを出力するステップと、前記時間差系列に基づいてワンダ量を計算するステップと、予め設定される前記被測定信号の公称周波数と前記基準信号の公称周波数とに基づき、規定の出力周波数f0に最も近づく周波数チューニングワードFTW1,FTW2を設定して前記2つの正弦波電圧信号の出力周波数を制御し、回路雑音に起因する測定誤差を抑圧するステップとを含むことを特徴とするワンダ測定方法。前記周波数チューニングワードの設定に基づく前記2つの正弦波電圧信号の出力周波数の差を周波数オフセットΔfとして算出するステップと、前記周波数オフセットを用いて前記時間差系列を補正し、前記周波数オフセットに起因する測定誤差を抑圧するステップとを更に含むことを特徴とする請求項3記載のワンダ測定方法。しかしながら、上述した図7bの分周器方式の周波数変換部62Bを用いた構成では、0.1nsの測定精度を実現する上で問題点がある。例えば、正弦波電圧信号u1t,u2tの周波数が8kHzとなるように分周器の分周比を設定した場合、ADCのサンプリングレートは、サンプリング定理から2倍の16kサンプル/s以上であれば良い。このような比較的低速なADCであれば、現在24bit分解能のADCが市販されている。但し、24bitのADCと言っても、ADC内部の回路雑音等の影響によって、実質的な分解能ENOBは19bit程度であることが多い。この実質的な分解能ENOBから求まる正弦波電圧信号u1t,u2tの信号対雑音比SNRに起因する測定装置のxnに対する測定誤差を、SNR=6.02×ENOB1.76[dB]、測定誤差ε=1/2πf0×10SNR20[s]実効値...式3から概算することができる。例えばENOB=19[bit]の時、SNR≒116[dB]、ε≒31[ps]実効値となる。誤差ε=31[ps]は実効値のため、そのpeak-to-peak値は、ADCの内部ノイズがガウシアンノイズだと仮定すると、実効値の10~14倍程度になる。すなわち、31×14=434ps=0.434ns。これでは、0.1nsの精度を実現できない。上述した式3に基づくと、測定精度を向上させるには、ADCのSNRを向上させるか、正弦波電圧信号u1t,u2tの周波数f0を高くするかのどちらかである。まず、ADCのSNRを向上させるには、例えば2M個のADCを用いてその出力を加算平均すれば、原理的に3×M[dB]だけSNRが向上する。仮にM=4として、16個のADCの出力を加算すれば、SNRは12dB向上する。この結果、εは1/4倍になって0.1ns程度になる。但し、この場合、ADCが16×2ch=32個となって、回路規模が増大するという課題がある。これに対し、周波数f0を高くする方法は、前述した図7cの分周器方式を用いる方法では難しい。これは、前述のように、被測定信号S1tの周波数f1と基準信号S2tの周波数f2の公約数が8kHz以上にならない場合があるためである。例えば、SDHのSTM-256で規定されている伝送レートは、39.81312Gbpsであり、このデータ信号から変換されたクロック信号39.81312GHzを被測定信号とし、SDHで広く使用されている同期クロック1.544MHzを基準信号とした場合、39.81312GHz÷4976640=8.0kHz、1.544MHz÷193=8.0kHzとなり、これらの周波数の最大公約数は8kHzである。したがって、分周器による分周後の周波数f0を同一にする場合、f0を8kHz以上にできない。そこで、周波数f0を高くするため、分周器による分周後の周波数を同一にしない場合を考えると、例えば分周後の周波数として、被測定信号:3.981312GHz÷497664=80.0kHz、基準信号:1.544MHz÷19≒81.26315789kHzとし、80kHz前後になるようにする。この場合、f0は約80kHzなので、測定装置のSNRに起因する測定誤差は先の例の10倍向上して、約0.04nsとなり、目標の精度0.1nsを満足する。その反面、分周後の周波数の差周波数オフセットに起因する測定誤差が新たに発生するという課題がある。ここで、分周器による分周後の周波数に差がない場合、検出される時間差xnは、図8aに示すように、長時間測定してもその値が発散しない。これに対し、分周後の周波数に差がある場合は、図8bに示すように、測定時間とともにxnの値が増大または減少する最終的には、経過時間とともに、∞または-∞に発散する。そして、xnの値が大きくなると、xnの数値精度ビット数の制限から、やがてアンダーフローが生じて、測定対象であるxnの測定分解能が悪化する。例えば前述したように、分周後に1kHz程度の周波数オフセットがある場合、周波数オフセットに起因する測定誤差は、経過時間tsとともに、1k/80k×tの割合で増加する。この測定誤差は予測可能であるから、経過時間tとともに差し引けば良い。但し、ここで注意すべきことは、要求される精度0.1nsに対して、差し引く誤差が極めて大きいt=10000sの時、125sので、xnがアンダーフローを生じずに0.1ns精度を維持するためにはxnのビット幅として41bit程度必要になる。ところが、ワンダ計算部をFPGAやDSP等で構成した場合には、ハードウェアのリソースの都合上、ビット幅には制限があり、測定時間を短く制限するか、測定精度の悪化を許容する必要が生じる。そこで、本発明は上記問題点に鑑みてなされたものであって、簡単な回路構成で高精度なワンダ測定が行えるワンダ測定装置及びワンダ測定方法を提供することを目的としている。上記目的を達成するため、本発明の請求項1に記載されたワンダ測定装置は、クロック信号による被測定信号と、クロック信号による基準信号とを動作クロックとしてそれぞれ正弦波電圧信号u1t,u2tを出力する1組の正弦波生成部4a,4bと、前記2つの正弦波電圧信号を一定周期でサンプリングして得られる系列u1n,u2n間の瞬時位相の差に基づく時間差系列xnを出力する位相復調部6と、前記時間差系列に基づいてワンダ量を計算するワンダ計算部9と、予め設定される前記被測定信号の公称周波数と前記基準信号の公称周波数とに基づき、規定の出力周波数f0に最も近づく周波数チューニングワードFTW1,FTW2を前記1組の正弦波生成部に設定して前記2つの正弦波電圧信号の出力周波数を制御し、回路雑音に起因する測定誤差を抑圧する制御部8とを備えたことを特徴とする。請求項2に記載されたワンダ測定装置は、請求項1のワンダ測定装置において、前記制御部8は、前記周波数チューニングワードの設定に基づく前記正弦波電圧信号u1t,u2tの出力周波数の差を周波数オフセットΔfとして算出し、前記周波数オフセットを用いて前記位相復調部6から出力される時間差系列を補正し、前記周波数オフセットに起因する測定誤差を抑圧する周波数オフセット補正部を更に備えたことを特徴とする。請求項3に記載されたワンダ測定方法は、クロック信号による被測定信号と、クロック信号による基準信号とを動作クロックとしてそれぞれ正弦波電圧信号u1t,u2tを出力するステップと、前記2つの正弦波電圧信号を一定周期でサンプリングして得られる系列u1n,u2n間の瞬時位相の差に基づく時間差系列xnを出力するステップと、前記時間差系列に基づいてワンダ量を計算するステップと、予め設定される前記被測定信号の公称周波数と前記基準信号の公称周波数とに基づき、規定の出力周波数f0に最も近づく周波数チューニングワードFTW1,FTW2を設定して前記2つの正弦波電圧信号の出力周波数を制御し、回路雑音に起因する測定誤差を抑圧するステップとを含むことを特徴とする。請求項4に記載されたワンダ測定方法は、請求項3のワンダ測定方法において、前記周波数チューニングワードの設定に基づく前記2つの正弦波電圧信号の出力周波数の差を周波数オフセットΔfとして算出するステップと、前記周波数オフセットを用いて前記時間差系列を補正し、前記周波数オフセットに起因する測定誤差を抑圧するステップとを更に含むことを特徴とする。本発明によれば、特許文献1のタイムインターバルカウンタのような複雑で校正が必要となる高速アナログ回路を必要とせず、簡単な回路構成で回路雑音に起因する測定誤差を抑圧して高精度なワンダ測定を行うことができる。また、予測可能な周波数オフセットΔfに起因する測定誤差を後段の周波数オフセット補正部で除去することができる。その際、正弦波生成部としてDDSを用いたことにより、周波数オフセットΔfに起因する測定誤差は、従来の分周器方式よりも大幅に小さくなり、演算回路は少ないリソースで実現することができる。その結果、簡単な構成で高精度のワンダ測定装置を実現することができる。以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。尚、この実施の形態によりこの発明が限定されるものではなく、この形態に基づいて当業者などによりなされる実施可能な他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれる。図1は本発明に係るワンダ測定装置のブロック構成図、図2は本発明に係るワンダ測定装置の概要を示すブロック図、図3は本発明に係るワンダ測定装置のクロック再生器の内部構成の一例を示す図、図4a,bは本発明に係るワンダ測定装置の正弦波生成部の内部構成の各例を示す図である。図2に示すように、本発明に係るワンダ測定装置1は、例えば同期式変換器や伝送装置などの測定対象物Wから出力されるデータ信号やクロック信号による被測定信号と、基準信号とを入力として、被測定信号のワンダを測定するものである。なお、ITU-T勧告では、クロック信号やデータ信号による被測定信号に含まれる成分のうち、10Hz以上の位相変動成分をジッタと定義し、10Hz以下の位相変動成分をワンダと定義してそれぞれを区別している。また、本発明に係るワンダ測定装置に入力される被測定信号としては、具体的に、1.544MHz、2.048MHz、5MHz、10MHzの電気信号によるクロック信号の他、2.5Gbps、10Gbps、40Gbps、43Gbpsなどの光信号によるNRZデータ信号やRZデータ信号などがある。以下、本発明に係るワンダ測定装置の構成について説明する。図1に示すように、本例のワンダ測定装置1は、クロック再生器2、分周器3、正弦波生成部4、A/D変換部5、位相復調部6、周波数オフセット補正部7、制御部8、ワンダ計算部9、表示部10を備えて概略構成される。クロック再生器2は、測定対象物Wからの被測定信号がNRZ式やRZ式などのデータ信号の場合、このデータ信号を一定周期のクロック信号に変換している。具体的に、例えば40Gbpsのデータ信号が被測定信号として測定対象物Wから入力されると、この40Gbpsのデータ信号を40GHzのクロック信号に変換している。クロック再生器2は、例えばBPF方式の構成を採用することができる。BPF方式のクロック再生器2は、図3に示すように、遅延回路2a、排他的論理回路XOR2b、バンドパスフィルタBPF2cを備えて概略構成される。このクロック再生器2では、遅延回路2aによって入力信号被測定信号を時間Δxだけ遅延させて排他的論理回路2bに入力している。その際、Δxは、最大入力ビットレートの逆数の1/2以下にする。排他的論理回路2bには、被測定信号と、この被測定信号を遅延回路2aによりΔxだけ遅延した遅延信号とが入力され、両信号の位相がずれた箇所だけ信号として出力される。この排他的論理回路2bの出力には、ビットレート相当の周波数の基本波成分が含まれるので、この基本波成分を後段のバンドパスフィルタ2cで抽出している。この際、バンドパスフィルタ2cの通過帯域は、測定対象となるワンダの周波数成分よりも十分に広くする。なお、被測定信号は、クロック信号の場合、クロック再生器2に入力されず、後段の分周器3にバイパスされる。また、被測定信号は、光信号の場合、クロック再生器2の前段に光電変換器不図示が接続され、光信号から電気信号に変換される。分周器3は、入力されるクロック信号の周波数を、後段の正弦波生成部4が動作可能な周波数まで分周して下げている。具体的に、分周器3に入力されるクロック信号の入力周波数が100MHz~50GHzの場合、正弦波生成部4の最大動作周波数が1GHzであれば、分周器3の分周比を1/64に固定すれば、出力周波数が1.56MHz~781MHzになり、常に正弦波生成部4を駆動できる周波数になる。なお、正弦波生成部4が動作可能な周波数のクロック信号が被測定信号の場合には、分周器3に入力されず、後段の正弦波生成部4にバイパスされる。すなわち、正弦波生成部4が動作可能な周波数のクロック信号電気信号が被測定信号の場合には、クロック再生器2、分周器3、光電変換器を経由せず正弦波生成部4に直接入力される。正弦波生成部4は、被測定信号側の第1正弦波生成部4aと、基準信号側の第2正弦波生成部4bとを1組として構成される。第1正弦波生成部4aは、分周器3側からのクロック信号被測定信号を動作クロックとし、正弦波電圧信号u1tを出力している。また、第2正弦波生成部4bは、基準信号を動作クロックとし、正弦波電圧信号u2tを出力している。なお、基準信号は、SDH/SONETで規定される高精度の周波数の信号である。基準信号は、具体的に、1.544MHz、2.048MHz、5MHz、10MHzの電気信号であることが多く、外部から入力される他、ワンダ測定装置1内部の水晶発振器による発振信号を用いることもできる。第1正弦波生成部4a及び第2正弦波生成部4bは、それぞれの入力クロック周波数が異なっていても、互いにほぼ等しい周波数を出力するように、制御部8により周波数チューニングワードFTWを設定して出力周波数f0が制御される。正弦波生成部44a,4bは、市販ICのDDSやFPGAとDACの組み合わせで構成することができる。市販ICのDDSで構成された正弦波生成部4として、例えばFTWのビット数k=48bitの場合、f0=FTW/2k×f1...式4から出力周波数f0を設定することができる。なお、FTWは正の整数1~248である。また、FPGAとDACの組み合わせで構成された正弦波生成部4は、FPGA内部で正弦波系列を発生し、DACで正弦波系列を電圧信号に変換している。この構成によれば、FPGAの設計次第により、周波数チューニングワードFTWのビット幅を48bit以上に大きく設定することが可能である。本例では、この正弦波生成部44a,4bの正弦波電圧信号u1t,u2tの出力周波数を高くすることにより、回路雑音に起因する測定誤差を抑圧している。これにより、被測定信号と基準信号との2つの出力周波数の差周波数オフセットは、従来の分周器方式に比べて、大幅に小さくできる。例えばFTWのビット数kbitのDDSを正弦波生成部4として用いた場合、入力クロック周波数f1に対する出力周波数の分解能Δfは、Δf=f1/2kである。この結果、周波数Δfを高くしても、周波数オフセットに起因する測定誤差を大幅に小さくできる。A/D変換部5は、正弦波生成部44a,4bからの2つの正弦波電圧信号u1t,u2tを一定周期でサンプリングし、系列u1n,u2n但し、n=0,1,2,として出力している。位相復調部6は、A/D変換部5からの系列u1n,u2n間の瞬時位相の差φnを検出し、この検出した瞬時位相の差φnから時間差系列xn=φn/2πf0但し、f0:A/D変換部5の入力周波数を算出している。なお、位相復調部6は、例えば特許文献2に従来技術として図6に開示される直交検波方式や特許文献2の図6に開示される方式などを採用することができ、特に構成や方式が限定されるものではない。周波数オフセット補正部7は、位相復調部6から入力される時間差系列xnを用いて、ワンダ測定装置1で発生する周波数オフセットΔf0に起因する測定誤差を減算除去して補正し、この補正した時間差系列x’n=xn-Δf0/f0×n/Fsを出力している但し、n=0,1,2,。なお、Fsはxnのサンプリングレートであり、A/D変換部5のサンプリング周波数に等しい。また、Δf0は制御部8から入力される周波数オフセット量数値パラメータである。制御部8は、予め設定される被測定信号の公称周波数f1と基準信号の公称周波数f2に応じて、第1正弦波生成部4a及び第2正弦波生成部4bの出力周波数が規定の値に近づくように、第1正弦波生成部4a及び第2正弦波生成部4bにそれぞれFTW周波数チューニングワードを設定している。このFTWの決定及び設定の手順については後述する。また、制御部8は、第1正弦波生成部4a及び第2正弦波生成部4bの出力周波数f0f0’,f0’’から周波数オフセット量Δf0を算出し、この算出した周波数オフセット量Δf0を周波数オフセット補正部7に設定している。この周波数オフセット量Δf0の算出及び設定の手順については後述する。ワンダ計算部9は、周波数オフセット補正部7により補正された時間差系列x’nを用いて、MTIEマキシマムタイムインターバルエラー、TDEVタイムデビエーションと呼ばれるワンダ量を計算している。表示部10は、例えば液晶表示器などで構成され、ワンダ計算部9によって計算されたワンダ量、すなわちMTIEやTDEVなどを表示している。次に、上記のように構成されたワンダ測定装置1のワンダ測定方法の手順について説明する。まず、ワンダ測定装置1を用いる装置使用者は、被測定信号の公称周波数f1、基準信号の公称周波数f2の値を制御部8に予め設定しておく。ワンダ測定の開始が指示されると、第1正弦波生成部4aに被測定信号が入力され、第2正弦波生成部4bに基準信号が入力される。この際、被測定信号側の第1正弦波生成部4aに入力される周波数は、分周器3の分周比をNとすると、f1/Nになる。そして、制御部8は、第1正弦波生成部4aから出力される周波数が、予め定められた第1正弦波生成部4aの出力周波数f0に最も近づくように、FTW1=[f0/f1×N×2k]...式5を用いて第1正弦波生成部4aの周波数チューニングワードFTW1を決定する。なお、f0:正弦波生成部の出力周波数の理想値装置側の都合で決めて良い値、f1:被測定信号の公称周波数、N:分周器3の分周比固定値、k:第1正弦波生成部4aのビット数、[]:[]内の値を超えない最大の整数である。そして、制御部8は、上記式5を用いて決定した周波数チューニングワードFTW1を被測定信号側の第1正弦波生成部4aに設定する。この時、実際に第1正弦波生成部4aから出力される周波数f0’は、f0’=FTW1/2k×f1...式6で表される。また、制御部8は、基準信号側の第2正弦波生成部4bの出力が、予め定められた第2正弦波生成部4bの出力周波数f0’に最も近づくように、FTW2=[f0’/f2×2k]...式7を用いて第2正弦波生成部4bのFTW2を決定する。そして、制御部8は、上記式を7を用いて決定した周波数チューニングワードFTW2を基準信号側の第2正弦波生成部4bに設定する。この時、実際に第2正弦波生成部4bから出力される周波数f0’’は、f0’’=FTW2/2k×f2...式8で表される。これにより、2つの正弦波生成部4a,4bの出力周波数の差周波数オフセットΔf0は、上記式6,8からΔf0=f0’-f0’’=FTW1×f1-FTW2×f2/2k...式9で表される。そして、制御部8は、Δf0/f0出力周波数の誤差の比率を補正値として、周波数オフセット補正部7に入力する。続いて、周波数オフセット補正部7は、制御部8から補正値が入力されると、x’n=xn-Δf0/f0×n/Fs...式10を用いて、周波数オフセットに起因する測定誤差を除去し、補正後の時間差系列x’nを出力する。なお、n=0,1,2,、Fsは時間差系列xnのサンプリングレートA/D変換部5のサンプリング周波数に等しいである。次に、上記構成によるワンダ測定装置1の具体的な動作例について数値を示して説明する。被測定信号がSDHのSTM-256伝送レート、基準信号が1.544MHzのクロック信号の場合、1/64で分周したクロック信号の周波数は622.08MHzになる。この周波数622.08MHzを第1正弦波生成部4aとしてのDDSのクロック信号として、80kHz近傍の周波数を出力した場合、A/D変換部5のSNR=116dBに起因する測定誤差のpeak-to-peakは0.04nsとなる。そして、正弦波生成部44a,4bとしてのDDSが48bitの時、DDSの出力間の周波数オフセットΔf0は、Δf0≦622.08M/248≒2.21×106[Hz]になる。この値であれば、経過時間10000sでも0.1nsの測定分解能を保つためには、時間差系列xnのビット数は12bitで良いため、従来技術41bitに比べて大幅に回路リソースが少なくて済む。さらに、周波数オフセット補正部7によって周波数オフセットΔfをほぼ0でき、この周波数オフセットΔfに起因する測定誤差を抑圧でき、その影響を実質的に無視して高精度な測定が可能になる。このように、本発明のワンダ測定装置及びワンダ測定方法によれば、特許文献1のタイムインターバルカウンタのような複雑で校正が必要となる高速アナログ回路を必要とせず、簡単な回路構成で回路雑音に起因する測定誤差を抑圧して高精度なワンダ測定を行うことができる。また、特許文献2の分周器を用いた方式では、被測定信号と基準信号の周波数が異なる場合、分周器の出力周波数を一致させるため、出力周波数を低くしていた。このため、回路雑音に起因する測定誤差が小さくならず、高精度化が困難であった。これに対し、本発明によれば、正弦波生成部4としてDDSを用いることにより、A/D変換部5の入力周波数を高くして回路雑音に起因する測定誤差を抑圧することができる。しかも、予測可能な周波数オフセットΔfに起因する測定誤差を後段の演算回路周波数オフセット補正部7で除去することができる。その際、正弦波生成部4としてDDSを用いたことにより、周波数オフセットΔfに起因する測定誤差は、従来の分周器方式よりも大幅に小さくなり、演算回路は少ないリソースで実現することができる。その結果、簡単な構成で高精度のワンダ測定装置を実現することができる。"