"支持基板上にN面成長されたAlXGa1-XN0≦X<1を含む第1半導体層と、前記第1半導体層上に形成されたノンドープもしくは第1導電形のAlYGa1-YN0<Y≦1、X<Yを含む第2半導体層と、前記第2半導体層上に形成されたAlZGa1-ZN0≦Z<1、Z<Yを含む第3半導体層と、前記第3半導体層に接続された第1主電極と、前記第3半導体層に接続された第2主電極と、前記第1主電極と前記第2主電極とのあいだの前記第3半導体層上に設けられたゲート電極と、を備え、前記第3半導体層の厚さは、前記ゲート電極下において選択的に薄いことを特徴とする半導体素子。前記ゲート電極と、前記第3半導体層と、のあいだにゲート絶縁膜がさらに設けられていることを特徴とする請求項1記載の半導体素子。前記第3半導体層の表面に、第2導電形のAlUGa1-UN0≦U≦1を含む第4半導体層がさらに形成されていることを特徴とする請求項1または2に記載の半導体素子。前記第4半導体層は、前記第1主電極に接続されたことを特徴とする請求項3記載の半導体素子。前記第4半導体層は、前記ゲート電極下に選択的に設けられたことを特徴とする請求項3または4に記載の半導体素子。前記第1半導体層の少なくとも一部の導電形は、第2導電形であることを特徴とする請求項1~5のいずれか1つに記載の半導体素子。前記第1半導体層の少なくとも一部の比抵抗は、前記第3半導体層の比抵抗よりも高いことを特徴とする請求項1~6のいずれか1つに記載の半導体素子。前記第2半導体層の厚さは、前記ゲート電極下において選択的に薄いことを特徴とする請求項1~7のいずれか1つに記載の半導体素子。前記第3半導体層の厚さは、前記第1主電極の下および前記第2主電極の下で選択的に薄いことを特徴とする請求項1~8のいずれか1つに記載の半導体素子。本発明の実施形態は、低オン抵抗で、ノーマリーオフ動作を有し、高信頼性の半導体素子を提供する。実施形態の半導体素子は、支持基板上にN面成長されたAlXGa1-XN0≦X<1を含む第1半導体層と、前記第1半導体層上に形成されたノンドープもしくは第1導電形のAlYGa1-YN0<Y≦1、X<Yを含む第2半導体層と、前記第2半導体層上に形成されたAlZGa1-ZN0≦Z<1、Z<Yを含む第3半導体層と、を備える。実施形態の半導体素子は、前記第3半導体層に接続された第1主電極と、前記第3半導体層に接続された第2主電極と、前記第1主電極と前記第2主電極とのあいだの前記第3半導体層の上に設けられたゲート電極と、を備える。前記第3半導体層の厚さは、前記ゲート電極下において選択的に薄い。以下、図面を参照しつつ、実施形態について説明する。以下に示す図では、同一の構成要素には同一の符号を付している。第1の実施形態図1は、第1の実施形態に係る窒化物半導体素子の要部模式図であり、aは、要部断面模式図、bは、要部平面模式図である。図1aには、図1bのX-X’断面が示されている。窒化物半導体素子1Aにおいては、支持基板10の上に、複数の半導体結晶層が積層されている。各半導体結晶層は、N面窒素面成長層である。すなわち、各半導体結晶層の上面は、N面で終端された面になっている。各半導体結晶層は、例えば、エピタキシャル成長法によって形成される。支持基板10は、例えば、炭化ケイ素SiC基板である。支持基板10の上には、バッファ層11が設けられている。バッファ層11は、例えば、2層の半導体層を有する。例えば、バッファ層11は、支持基板10に接触する窒化アルミニウムバッファ層AlNバッファ層11aと、AlNバッファ層11aの上に設けられた窒化ガリウムバッファ層GaNバッファ層11bと、を有する。AlNバッファ層11aの上面、およびGaNバッファ層11bの上面は、N面で終端された面になっている。実施形態では、バッファ層11を含む半導体層を第1半導体層とする。第1半導体層の組成は、AlXGa1-XN0≦X<1である。窒化物半導体素子1Aにおいては、バッファ層11の上に、ノンドープもしくはn形のバリア層15が設けられている。本明細書では、例えば、n形を第1導電形とし、p形を第2導電形とする。バリア層15は、例えば、窒化アルミニウムガリウムバリア層AlGaNバリア層である。バリア層15は、N面成長層である。すなわち、バリア層15の上面は、N面で終端された面になっている。実施形態では、バリア層15を含む半導体層を第2半導体層とする。第2半導体層の組成は、AlYGa1-YN0<Y≦1、X<Yである。バリア層15の上には、ノンドープのチャネル層16が設けられている。チャネル層16は、例えば、窒化ガリウムチャネル層GaNチャネル層である。チャネル層16は、N面成長層である。すなわち、チャネル層16の上面は、N面で終端された面になっている。実施形態では、チャネル層16を含む半導体層を第3半導体層とする。第3半導体層には、アルミニウムAlが含まれてもよい。第3半導体層の組成は、AlZGa1-ZN0≦Z<1、Z<Yである。後述するリセス部16rを除くチャネル層16の厚さは、例えば、バリア層15の厚さの10倍程度である。バリア層15の厚さは、例えば、30nmである。但し、バリア層15の厚さと、チャネル層16の厚さとの比、およびバリア層15の厚さは、これらの値に限られない。チャネル層16には、第1主電極であるソース電極20が接続されている。チャネル層16には、第2主電極であるドレイン電極21が接続されている。チャネル層16の上には、ゲート絶縁膜30が設けられている。ソース電極20とドレイン電極21とのあいだには、ゲート絶縁膜30を介してゲート電極31が設けられている。すなわち、ゲート絶縁膜30は、ゲート電極31と、チャネル層16と、のあいだに設けられている。ソース電極20、ドレイン電極21、およびゲート電極31は、支持基板10の主面に対し垂直な方向からみて、ストライプ状に延在している。ゲート電極31の材質としては、仕事関数の小さい材料が選択される。例えば、ゲート電極31の材質として、白金Pt、パラジウムPd等が選択される。但し、ゲート電極31の材質は、この材料に限られるものではない。窒化物半導体素子1Aにおいては、チャネル層16の厚さがゲート電極31下において選択的に薄くなっている。例えば、ゲート電極31下のチャネル層16は、バリア層15側に掘り下げられている。すなわち、ゲート電極31下のチャネル層16において、チャネル層16の上面16aよりも低い底面16bと、テーパ状の側面16wと、を有するリセス部16rが設けられている。ゲート電極31は、チャネル層16の上面16aからさらにリセス部16rの底面16b側にまで延出している。底面16bおよび側面16wと、ゲート電極31とのあいだには、ゲート酸化膜30が介在している。窒化物半導体素子1Aの各半導体結晶層は、N面が上面側に表出される成長プロセスにより形成されている。このため、ピエゾ分極により発生する電子1eは、バッファ層11とバリア層15とのあいだのヘテロ界面ではなく、バリア層15とチャネル層16とのあいだのヘテロ界面に発生する。例えば、ヘテロ界面チャネルは、ゲート絶縁膜30側に発生する。このような構造とすることで、窒化物半導体素子1Aにおいては、プロセスばらつきが小さく、低オン抵抗となり、ノーマリーオフ動作が実現する。ここで比較のために、参考例としての窒化物半導体素子100を、図2に示す。図2は、参考例に係る窒化物半導体素子の要部断面模式図である。図2に示す窒化物半導体素子100においては、支持基板10の上に、バッファ層110が設けられている。例えば、支持基板10の上に、窒化アルミニウムバッファ層110aが設けられている。窒化アルミニウムバッファ層110aの上には、窒化ガリウムバッファ層110bが設けられている。AlNバッファ層110aの上面、およびGaNバッファ層110bの上面は、ガリウムGa面で終端された面になっている。バッファ層11の上には、ノンドープのチャネル層GaNチャネル層160が設けられている。チャネル層160の上には、ノンドープもしくはn形のバリア層AlGaNバリア層150が設けられている。バリア層150の厚さは、チャネル層160の厚さの1/10程度である。例えば、リセス部150rが設けられていないバリア層150の厚さは、30nmである。バリア層150の上面およびチャネル層160の上面は、ガリウム面で終端された面になっている。すなわち、窒化物半導体素子100の各半導体結晶層は、支持基板10の上において、ガリウム面が上面側に表出される成長プロセスにより形成されている。窒化物半導体素子100においては、ピエゾ分極により発生する電子100eは、バリア層150とチャネル層160とのあいだのヘテロ界面に発生する。ヘテロ界面チャネルは、バッファ層110側に形成する。この窒化物半導体素子100においては、ノーマリーオフ動作を実現するために、バリア層150を薄くする方策が採られている。例えば、ゲート電極31下のバリア層150には、リセス部150rが設けられている。しかし、バリア層150は、チャネル層160に比べ膜厚が薄く、もとから薄いバリア層150をさらに薄く制御する技術は複雑になってしまう。例えば、リセス部150rの底のバリア層150の厚みを数ナノオーダー例えば、5nm程度に制御する必要がある。また、窒化物半導体素子100は、オフ状態でソース電極20とドレイン電極21とのあいだに高電圧を印加すると、ヘテロ界面チャネルにおける電子100eがゲート酸化膜30とバリア層150との界面パッシベーション界面にトラップされる可能性がある。例えば、オフ状態でソース電極20とドレイン電極21とのあいだに高電圧を印加すると、ゲート電極31の端部に電界集中が起こる。高電界により加速された電子は、バリア層150を介してパッシベーション膜となるゲート酸化膜30へ飛び込み、ゲート酸化膜30とバリア層150との界面にトラップされる可能性がある。電子が一旦、パッシベーション界面にトラップされると、電子は、窒化物半導体素子100がオン状態、あるいは印加電圧が下がった状態でもリリースされ難くなる。従って、トラップされた電子によって、ヘテロ界面チャネルが部分的に空乏化されて、オン抵抗が増加する可能性がある電流コラプス現象の発生。また、窒化物半導体素子100においては、ゲート酸化膜30に、高電界により加速された電子が飛び込むことで、ゲート酸化膜30に欠陥が生じる可能性がある。これにより、窒化物半導体素子100においては、特性が変動して信頼性劣化が起きる可能性がある。また、ノーマリーオフ動作を実現する別の方策として、ゲート電極31下のバリア層150の上にp形GaN層を形成する方策がある。しかし、p形GaN層の不純物濃度を制御するプロセスは複雑になってしまう。これに対し、図1に示す窒化物半導体素子1Aは、各半導体結晶層は、N面成長層である。このため、ピエゾ分極により発生する電子1eは、バリア層15とチャネル層16とのあいだのヘテロ界面に発生する。そして、オフ状態において、ゲート電極31下を空乏化するために、ゲート電極31下のチャネル層16を選択的に薄くし、ゲート電極31に仕事関数の小さい材料を用いている。例えば、ゲート電極31下のチャネル層16を選択的に薄くすることで、ゲート電極31下のピエゾ分極が選択的に抑制され、ゲート電極31下のヘテロ界面チャネルの電子濃度が選択的に減少する。チャネル層16の厚さは、バリア層15の厚さよりも厚い。このため、リセス部16rを形成する際には、エッチング深さの制御に関し厳密性が問われない。そして、ゲート電極31の材質を仕事関数の小さい材料にすることにより、ゲート電極31とチャネル層16との仕事関数差により発生するフラットバンド電圧によって、オフ状態においてゲート電極31下をより空乏化し易くする。これにより、窒化物半導体素子1Aにおいては、ノーマリーオフ動作が実現する。さらに、窒化物半導体素子1Aにおいては、上述したp形GaN層を形成するプロセスを要しない。すなわち、p形GaN層の不純物濃度を制御する複雑なプロセスが不要になる。このため、窒化物半導体素子1Aにおいては、ゲート閾値電圧Vthのばらつきが小さくなる。また、窒化物半導体素子1Aは、MOS型チャネル構造ではない。例えば、MOS型チャネルを有するハイブリッド型構造のHFETとして、ゲート部分のみAlGaNバリア層を除いて、MOSチャネル構造とし、オフセット領域ゲート電極とソース電極との間、およびゲート電極とドレイン電極との間にAlGaNバリア層を形成するものがある。このMOS型チャネル構造のHFETでは、ゲート電極直下に形成される反転チャネルを通じてソース電極とドレイン電極とのあいだを通電させる。一方、実施形態に係る窒化物半導体素子1Aは、オン状態で反転チャネルを形成しない。すなわち、窒化物半導体素子1Aにおいては、ゲート電極31の直下に反転チャネルが形成されず、ヘテロ界面チャネルが形成される。このため、窒化物半導体素子1Aにおいては、チャネル移動度が高く、低オン抵抗が実現する。また、窒化物半導体素子1Aにおいては、チャネル層16の厚さはバリア層15の厚さより厚い。このため、ゲート絶縁膜30とヘテロ界面とがチャネル層16によって空間的に離れる。従って、窒化物半導体素子1Aにおいては、上述した電流コラプス現象が抑制され、オン抵抗増加、信頼性劣化が起き難くなる。このように、窒化物半導体素子1Aは、低オン抵抗でノーマリーオフ動作を有し、高い信頼性を有する。続いて、窒化物半導体素子1Aの変形例について説明する。以下に説明する窒化物半導体素子の各半導体結晶層は、N面成長層である。第1の実施形態の第1変形例図3は、第1の実施形態の第1変形例に係る窒化物半導体素子の要部断面模式図である。窒化物半導体素子1Bにおいては、チャネル層16の厚さは、ソース電極20の下およびドレイン電極21の下で選択的に薄くなっている。すなわち、ソース電極20下のチャネル層16に、トレンチ16taが設けられている。トレンチ16taには、ソース電極20が設けられている。窒化物半導体素子1Bにおいては、ドレイン電極21下のチャネル層16に、トレンチ16tbが設けられている。トレンチ16tbには、ドレイン電極21が設けられている。すなわち、ソース電極20およびドレイン電極21は、チャネル層16に対して、トレンチコンタクトを形成している。これにより、ソース電極20およびドレイン電極21のチャネル層16に対する空間的な距離が短くなる。その結果、ソース電極20およびドレイン電極21のチャネル層16に対するオーミック抵抗が低減する。すなわち、窒化物半導体素子1Bにおいては、窒化物半導体素子1Aに比べよりオン抵抗が低減する。第1の実施形態の第2変形例図4は、第1の実施形態の第2変形例に係る窒化物半導体素子の要部断面模式図である。窒化物半導体素子1Cにおいては、第1半導体層であるバリア層11の少なくとも一部の導電形がp形、もしくは、バリア層11の少なくとも一部の比抵抗がチャネル層16の比抵抗よりも高くなっている。例えば、窒化物半導体素子1Cにおいては、バッファ層11aとバリア層15とのあいだに、p形のバッファ層11pが設けられている。バッファ層11pは、AlUGa1-UN0≦U≦1を含む。バッファ層11pをバリア層15下に設けることにより、窒化物半導体素子1Cにおいては、窒化物半導体素子1Aに比べてバッファ層11pのポテンシャルが持ち上げられる。これにより、ソース電極20とドレイン電極21とのあいだに高電圧を印加しても、電子がバッファ層11pに流れ難くなり、チャネル層16直下に設けたバッファ層内を流れるリーク電流が抑制される。また、窒化物半導体素子1Cでは、p形のバッファ層11pを設けることにより、バリア層15を挟み、バリア層15とチャネル層16との界面のポテンシャルが持ち上げられる。これにより、ゲート電極31下の空乏化がより促進する。すなわち、窒化物半導体素子1Cにおいては、窒化物半導体素子1Aに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子1Cにおいては、より確実にノーマリーオフが実現する。バッファ層11aとバリア層15とのあいだには、p形のバッファ層11pを設けるほか、窒化物半導体素子1Aと同様にバッファ層11bを設け、このバッファ層11bに炭素C、鉄Fe等をドープしてもよい。これにより、バッファ層11bの比抵抗Ωcmは、チャネル層16の比抵抗よりも高くなり、ソース電極20とドレイン電極21とのあいだに高電圧を印加しても、バッファ層11b中にリーク電流が流れ難くなる。このように、窒化物半導体素子1Cにおいては、高抵抗のバッファ層11bが設けられる。第2の実施形態図5は、第2の実施形態に係る窒化物半導体素子の要部断面模式図である。窒化物半導体素子2Aにおいては、チャネル層16の表面にp形GaN層40aが形成されている。すなわち、チャネル層16とゲート絶縁膜30とのあいだにp形GaN層40aが設けられている。p形GaN層40aは、AlUGa1-UN0≦U≦1を含む第4の半導体層である。チャネル層16の上にp形GaN層40aが設けられたことにより、ヘテロ界面チャネルのポテンシャルが持ち上げられ、ゲート電極31下のチャネルが空乏化し易くなる。これにより、窒化物半導体素子2Aにおいては、窒化物半導体素子1Aに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子2Aでは、より確実にノーマリーオフが実現する。p形GaN層40aは、ノンドープのチャネル層16の上に設けられるため、p形GaN層40a中のドーパントは、チャネル層16側へ拡散し難くなる。これにより、p形GaN層40aの不純物濃度の制御性は高くなる。また、窒化物半導体素子2Aのヘテロ界面はノンドープなので、チャネル移動度は高く、低オン抵抗を維持する。また、窒化物半導体素子2Aにおいては、p形GaN層40aの一方の端がソース電極20に接続されている。これにより、アバランシェ降伏によって発生するホールがp形GaN層40aを介して速やかにソース電極20に排出される。その結果、窒化物半導体素子2Aは、高アバランシェ耐量を有する。窒化物半導体素子2Aにおいては、p形GaN層40aの代わりに、p形InGaN層、または、他のp形半導体層をチャネル層16とゲート絶縁膜30とのあいだに設けても同様の効果を得る。p形GaN層40a、p形InGaN層、他のp形半導体層は、単結晶成長層のほか、多結晶層、非晶質層でもよい。多結晶層、非晶質層は、例えば、CVDChemicalVaporDeposition等の減圧堆積法により形成される。第2の実施形態の第1変形例図6は、第2の実施形態の第1変形例に係る窒化物半導体素子の要部断面模式図である。窒化物半導体素子2Bにおいては、チャネル層16の表面にp形GaN層40bが形成されている。すなわち、チャネル層16とゲート絶縁膜30とのあいだにp形GaN層40bが設けられている。p形GaN層40bの成分は、上述したp形GaN層40aと同じである。p形GaN層40bは、チャネル層16の上面全域を覆っていない。p形GaN層40bは、ゲート電極31下に選択的に設けられている。p形GaN層40bは、リセス部16rの底面16bに選択的に設けてもよい。ゲート電極31下のチャネル層16の上にp形GaN層40bが設けられたことにより、ゲート電極31下のヘテロ界面チャネルのポテンシャルが持ち上げられ、ゲート電極31下のチャネルが空乏化し易くなる。これにより、窒化物半導体素子2Bにおいては、窒化物半導体素子1Aに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子2Bでは、より確実にノーマリーオフが実現する。第2の実施形態の第2変形例図7は、第2の実施形態の第2変形例に係る窒化物半導体素子の要部断面模式図である。窒化物半導体素子2Cにおいては、上述したゲート酸化膜30が設けられていない。チャネル層16の表面には、p形GaN層40bが形成されている。すなわち、窒化物半導体素子2Cにおいては、p形GaN層40bがリセス部16rの底面16bに選択的に設けられている。p形GaN層40bは、チャネル層16の上面全域を覆っていない。そして、ゲート電極32がp形GaN層40bに接続されている。ゲート電極32は、チャネル層16に接触していない。ゲート電極32下のチャネル層16の表面にp形GaN層40bが設けられたことにより、ゲート電極32下のヘテロ界面チャネルのポテンシャルが持ち上げられ、ゲート電極32下のチャネルが空乏化し易くなる。これにより、窒化物半導体素子2Cにおいては、窒化物半導体素子1Aに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子2Cでは、より確実にノーマリーオフが実現する。第3の実施形態図8は、第3の実施形態に係る窒化物半導体素子の要部断面模式図である。窒化物半導体素子3においては、バリア層15の厚さがゲート電極31下で選択的に薄くなっている。ゲート電極31下のバリア層15において、バリア層15の上面15aよりも低い底面15bと、テーパ状の側面15wと、を有するリセス部15rが設けられている。チャネル層16は、リセス部15r内に延出している。窒化物半導体素子3においては、ゲート電極31下のバリア層15の厚さが薄くなるので、ゲート電極31下においてはピエゾ分極により発生する電子数が低下する。これにより、窒化物半導体素子3においては、窒化物半導体素子1Aに比べゲート閾値電圧がよりプラス側にシフトする。その結果、窒化物半導体素子3では、より確実にノーマリーオフが実現する。以上、窒化物半導体素子について説明した。実施形態は上述した実施形態に限定されるものではなく、実施形態の要旨を逸脱しない範囲内で種々変形して実施することができる。例えば、支持基板10の上に設けたバリア層15/チャネル層16の組み合わせは、GaN層/InGaN層、AlN層/AlGaN層、InAlN層/GaN層であってもよい。また、支持基板10として、SiC基板のほか、サファイア基板、シリコンSi基板、GaN基板などを用いてもよい。支持基板10の種類に依らず、導電性でも絶縁性でもN面成長させることで実施可能である。また、支持基板10は、各半導体結晶層を成長させるための基板でもよく、各半導体結晶層を成長させた後にAlNバッファ層11aに貼り合わせた基板でもよい。本明細書において、各半導体結晶層のN面成長層は、GaN結晶の0,0,0,-1面に置き換えることができる。なお、p形GaN層40bと、ソース電極20と、を外部配線を通じて電気的に接続してもよい。これにより、アバランシェ降伏によって発生するホールがp形GaN層40bを介して速やかにソース電極20に排出される。その結果、窒化物半導体素子2Bは、高アバランシェ耐量を有する。本明細書において窒化物半導体とは、BxInyAlzGa1-x-y-zN0≦x≦1,0≦y≦1,0≦z≦1,xyz≦1なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N窒素以外のV族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、窒化物半導体に含まれるものとする。以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"