下側部と上側部と少なくとも1つの側部を有する可撓性回路基板と、前記可撓性回路基板の上側部を支える支持体と、前記可撓性回路基板に実装される少なくとも2つのデバイスと、を備え、少なくとも1つのデバイスは、前記可撓性回路基板の下側部の上面に実装され、少なくとも他の1つのデバイスは、前記可撓性回路基板の上側部の下面に実装され、前記可撓性回路基板の下側部の上面に実装された少なくとも1つのデバイスと、前記可撓性回路基板の上側部の下面に実装された少なくとも1つのデバイスとの間には空間が設けられていることを特徴とする3次元実装型半導体装置。請求項1に記載の3次元実装型半導体装置であって、前記可撓性回路基板の下側部の上面に実装されたデバイスと、前記可撓性回路基板の上側部の下面に実装されたデバイスとは、稼働状態において温度が異なることを特徴とする3次元実装型半導体装置。請求項1又は2に記載の3次元実装型半導体装置であって、前記可撓性回路基板は、下側部と上側部と少なくとも2つの側部を有することを特徴とする3次元実装型半導体装置。請求項1乃至3の何れか1項に記載の3次元実装型半導体装置であって、前記支持体は、中空部を有する柱状であり、少なくとも2つのデバイスは、前記中空部に配置されることを特徴とする3次元実装型半導体装置。請求項1乃至3の何れか1項に記載の3次元実装型半導体装置であって、前記支持体は、相互に離間して配置された2以上の部分より成り、少なくとも2つのデバイスは、前記2以上の部分の離間部に配置されることを特徴とする3次元実装型半導体装置。請求項1又は2に記載の3次元実装型半導体装置であって、前記可撓性回路基板によっても覆われず、前記支持体によっても覆われない開口部を有することを特徴とする3次元実装型半導体装置。請求項1乃至6の何れか1項に記載の3次元実装型半導体装置であって、前記可撓性回路基板の下側部及び上側部の一方又は双方に2つ以上のデバイスが実装されることを特徴とする3次元実装型半導体装置。請求項1乃至7の何れか1項に記載の3次元実装型半導体装置であって、少なくとも1つのデバイスが、前記可撓性回路基板の上側部の上面に実装されることを特徴とする3次元実装型半導体装置。請求項1乃至7の何れか1項に記載の3次元実装型半導体装置が積層されていることを特徴とする3次元実装型半導体装置。請求項1乃至9の何れか1項に記載の3次元実装型半導体装置を搭載した電子機器。しかしながら従来の3次元実装型半導体装置の構造は、半導体装置の形状を一定に保つ必要があるため折り曲げた可撓性回路基板が、反発力によって元の形状に戻らないようにする必要があるため、半導体デバイス101どうしを接着剤103によって接着させた構造であるため、例えば高速プロセッサーのような消費電力の高い半導体デバイスとメモリとを組み合わせた3次元実装型半導体装置を作る場合、高速プロセッサーで発生した熱が接着剤を介して、メモリに効率よく伝達されてしまうため、メモリの温度が上昇して動作保証温度以上となり、メモリの誤動作または故障が生じてしまうという問題がある。その結果、従来の3次元実装型半導体装置では、半導体デバイスとして、消費電力が高い高速プロセッサーを用いることができない。本発明は、以上のような課題を鑑みてなされたものであり、複数の半導体デバイスを組み合わせて作製した小型の3次元実装型半導体装置でありながら、半導体デバイスとして消費電力が大きいデバイス発熱量が大きいデバイスを用いた場合でも、そのデバイスから発生する熱が、その他の半導体デバイスに伝わりにくく、その結果、半導体デバイスの誤動作を招くことなく、高性能な半導体装置を提供することを目的としている。また、本発明は、このような半導体装置、または3次元実装型半導体装置を搭載することによって、より薄型になり、且つ、実装面積が小さくなり、その結果、軽量で安価なモジュール、電子機器を提供することを目的としている。本発明によれば、下側部と上側部と少なくとも1つの側部を有する可撓性回路基板と、前記可撓性回路基板の上側部を支える支持体と、前記可撓性回路基板に実装される少なくとも2つのデバイスと、を備え、少なくとも1つのデバイスは、前記可撓性回路基板の下側部の上面に実装され、少なくとも他の1つのデバイスは、前記可撓性回路基板の上側部の下面に実装され、前記可撓性回路基板の下側部の上面に実装された少なくとも1つのデバイスと、前記可撓性回路基板の上側部の下面に実装された少なくとも1つのデバイスとの間には空間が設けられていることを特徴とする3次元実装型半導体装置が提供される。本発明によれば、可撓性回路基板の下側部の上面に実装された少なくとも1つのデバイスと、可撓性回路基板の上側部の下面に実装された少なくとも1つのデバイスとの間には空間が設けられているので、半導体デバイスとして消費電力が大きいデバイス発熱量が大きいデバイスを用いた場合でも、そのデバイスから発生する熱が、その他の半導体デバイスに伝わりにくく、その結果、半導体デバイスの誤動作を招くことがない。以下、図面を参照して本発明を実施するための形態について詳細に説明する。実施の形態1図2は本発明の実施の形態1を示す半導体装置の断面図である。また、図3は、本発明の半導体装置に用いる可撓性回路基板3の第1の面9にデバイス1とデバイス2を平面的に実装した時の図真上から見たである。また、図4はデバイス1とデバイス2を可撓性回路基板3に実装した後に、デバイス1を囲むように、貫通穴24が設けられた支持体5を、可撓性回路基板3の第1の面9に接着し、または、第1の面9に形成された外部電極10と接続した後の図真上から見たである。また、図5は、図4における5-5’の断面図である。図2に示す本発明の第1の実施形態の半導体装置では、配線層を1層以上有する1つの可撓性回路基板3を用いており、可撓性回路基板3の第1の面9に第1の外部電極10と第2の外部電極13がそれぞれ1つ以上設けられており、また可撓性回路基板3の第2の面11には第3の外部電極12が1つ以上設けられている。また、互いに上下の位置関係にあるデバイス1とデバイス2と、デバイス1、およびデバイス2を内部に収納可能な1つ以上の貫通穴24が設けられた支持体5と、外部電極12と電気的に接続された外部端子4とを含む。図2において、可撓性回路基板3の下側部の一部にはデバイス1が搭載されており、可撓性回路基板3の上側部の一部にはデバイス2が搭載されている。可撓性回路基板3の側部は、可撓性回路基板3の下側部と可撓性回路基板3の上側部の間にある部分である。図2において、可撓性回路基板3の下側部の断面は、水平に伸びる下側の断面であり、可撓性回路基板3の上側部の断面は、水平に伸びる上側の断面であり、可撓性回路基板3の側部の断面は、垂直に伸びる左側及び右側の断面である。また、可撓性回路基板3を支持体5の対抗する2辺の端部で折り曲げて、デバイス1とデバイス2と支持体5とを包み込んだ構造であり、且つ、デバイス1とデバイス2の間には空隙がある構造になっている。このようにデバイス1とデバイス2との間に空隙がある構造にすることにより、一方のデバイスで発生した熱が、もう一方のデバイスに直接伝わらない構造を実現している。例えばデバイス1が、CPU中央演算処理装置で、デバイス2がDRAMやフラッシュメモリなどのメモリであった場合、一般的にCPUの消費電力は大きく、発熱量も大きいが、本発明の実施の形態1の構造を用いることによって、CPUで発生した熱をメモリに伝わりにくくすることができる。つまり、デバイス1で発生した熱がデバイス2に直接伝わらないため、デバイス2の温度上昇を抑える効果を有している。上記の説明では、デバイス1が最も温度が高いデバイスであることを想定しているが、デバイス2が最も温度が高いデバイスであった場合でも、デバイス2で発生した熱が、デバイス1に直接伝わらないため、デバイス1の温度上昇を抑える効果を有している。図6に本発明の実施の形態1の半導体装置を実装基板24に搭載した時の断面図を示す。また図7に本発明の実施の形態1の半導体装置を実装基板24に搭載し、半導体装置を動作させたときの熱の流路を示す。デバイス1で発生した熱は、デバイス1の外部端子14に伝わり、その後、可撓性回路基板3の外部電極10に伝わり、その後、可撓性回路基板3内の配線を伝わり、外部電極12に伝わり、その後、外部電極12に接続されている、外部端子4を伝わり、実装基板24に放熱がされる。また、デバイス2で発生した熱はデバイス2の外部端子15に伝わり、その後、可撓性回路基板3の外部電極13に伝わり、その後、可撓性回路基板3内の配線を伝わり、外部電極12に伝わり、その後、外部電極12に接続されている、外部端子4を伝わり、実装基板16に放熱がされる。デバイス1とデバイス2が接触しており、デバイス1の温度がデバイス2よりも高い場合はデバイス1で発生した熱がデバイス2に伝わり、デバイス2の温度が上昇してしまうが、本発明の実施の形態1の構造では、デバイス1とデバイス2との間に空隙があり、デバイス1とデバイス2とが可撓性回路基板3と支持体5以外のものを介して接触していないため、デバイス1で発生した熱がデバイス2に伝わりにくく、デバイス2の温度上昇を緩和することができる。また、可撓性回路基板3の第2の面11にある第2の外部電極12には、実装基板24との接続のための外部端子4が形成されており、外部端子4としては、例えば、Snを含んだ金属材料で構成されたいわゆるはんだボール等が好ましい。ここでは、外部端子4の形状としてははんだボールを使用しているが、表面実装型部品の形状であれば、他の形状でも対応できるのは言うまでもない。また、デバイス1、デバイス2は特に限定されるわけではない。デバイス1、デバイス2としてベアチップを用いてもよいが、検査済み動作保証済みのパッケージ化された半導体デバイスを用いてもよい。パッケージ化された半導体デバイスを用いれば、半導体ベアチップを用いて本実施形態の半導体装置を作製した場合と比べて、検査コスト検査装置の設備投資費、検査用ソフトウエアの開発費、等を大幅に削減でき、製造コストを安くできるメリットがある。支持体5の材料としては、特に限定されるわけではないが、例えば金属鉄、アルミニウム、アルミニウムを含んだ合金、NiとFeを含んだ合金、NiとCrを含んだ合金、Crを含んだ合金、銅、シリコン、樹脂材料ナイロン、ポリプロピレン、エポキシ樹脂、カーボン、アラミド樹脂、雲母マイカなどを用いることができる。半導体装置の重量を軽減したい場合は、支持体5の材料としてアルミニウムが好適である。またその他の方法で支持体5の重量を軽減したい場合は、図での描写は割愛するが、支持体5に貫通穴、または溝を設けて、支持体5を構成している材料の体積を減らすという方法も好ましい。また、半導体装置の温度サイクル寿命を長くさせるには、使用する半導体デバイスと熱膨張係数が同等な支持体材料を用いることが好ましい。例えば半導体デバイスが半導体ベアチップである場合で、ベアチップがSi基板上に作製された場合は、支持体5の材料として、Siと熱膨張係数が同等な42アロイ合金を用いることが好ましい。実施の形態2図8は、本発明の第2の実施の形態を示す半導体装置の断面図である。図8に示す本発明の第2の実施形態の半導体装置では、配線層を1層以上有する1つの可撓性回路基板3を用いており、可撓性回路基板3の第1の面9に第1の外部電極10と第2の外部電極13がそれぞれ1つ以上設けられており、また可撓性回路基板3の第2の面11には第3の外部電極12が1つ以上設けられている。また、互いに上下の位置関係にあるデバイス1とデバイス2およびデバイス20と、デバイス1、デバイス2、およびデバイス20を内部に収納可能な1つ以上の貫通穴が設けられた支持体5と、外部電極12と電気的に接続された外部端子4とを含む。第2の実施の形態が第2の実施の形態と違う点は、デバイス1の上部にデバイス2だけでなく、デバイス20も実装されている点である。また、可撓性回路基板3を支持体5の対抗する2辺の端部で折り曲げて、デバイス1とデバイス2とデバイス20と支持体5とを可撓性回路基板3で包み込んだ構造であり、且つ、デバイス1とデバイス2との間とデバイス1とデバイス20との間とデバイス2とデバイス20との間に空隙がある構造になっている。このようにデバイス1とデバイス2との間とデバイス1とデバイス20との間とデバイス2とデバイス20との間に空隙があることにより、デバイス1で発生した熱がデバイス2とデバイス20に直接伝わらないため、デバイス2、デバイス20の温度上昇を抑える効果を有している。上記の説明では、デバイス1が最も温度が高いデバイスであることを想定しているが、デバイス2が最も温度が高いデバイスであった場合でも、デバイス2で発生した熱が、デバイス1やデバイス20に直接伝わらず、また、デバイス20が最も温度が高いデバイスであった場合でも、デバイス20で発生した熱が、デバイス1やデバイス2に直接伝わらないため、相対的に消費電力が小さいデバイスの温度上昇を抑える効果を有している。図9は、本発明の第2の実施の形態を示す半導体装置の変形例その1の断面図である。図8との違いは、デバイスが3個ではなく4個ある点である。デバイス1の隣にもう一つのデバイスが横並びに実装されている。図9ではデバイスを4個用いた半導体装置の例を描写しているが、同様にして5個以上のデバイスがある場合にも本実施形態を拡張することができる。図10は、本発明の第2の実施の形態を示す半導体装置の変形例その2の断面図である。図8との違いは、デバイスの位置が上下反対になっているところである。実施の形態3図11は本発明の第3の実施の形態を示す半導体装置の断面図である。また、図12は、本発明の半導体装置に用いる可撓性回路基板3の第1の面9にデバイスA1とデバイスB2を平面的に実装した時の図真上から見たである。また、図13は、図12における13-13’の断面図である。図11に示す本発明の第3の実施形態の半導体装置では、配線層を1層以上有する1つの可撓性回路基板3を用いており、可撓性回路基板3の第1の面9に第1の外部電極10と第2の外部電極13がそれぞれ1つ以上設けられており、また可撓性回路基板3の第2の面11には、可撓性回路基板の第2の面に形成された第1の外部電極12が1つ以上設けられている。また、互いに上下の位置関係にあるデバイス1とデバイス2と、デバイス1、およびデバイス2を内部に収納可能な1つ以上の貫通穴が設けられた支持体5と、外部電極12と電気的に接続された外部端子4とを含む。また、第3の実施の形態が第1の実施の形態と相違する点は、可撓性回路基板3を支持体5の対向する2辺で折り曲げた構造ではなく、支持体の1辺だけで折り曲げた構造である点である。本発明の実施の形態3の半導体装置は、可撓性回路基板3を支持体5の片側の辺の端部で折り曲げて、デバイス1とデバイス2と支持体5とを挟み込んだ構造であり、且つ、デバイス1とデバイス2との間に空隙がある構造になっている。このようにデバイス1とデバイス2との間に空隙があり、デバイス1とデバイス2とが可撓性回路基板3と支持体5以外のものを介して接触していないため、デバイス1で発生した熱がデバイス2に直接伝わらず、デバイス2の温度上昇を抑える効果を有している。上記の説明では、デバイス1が最も温度が高いデバイスであることを想定しているが、デバイス2が最も温度が高いデバイスであった場合でも、デバイス2で発生した熱が、デバイス1に直接伝わらないため、デバイス1の温度上昇を抑える効果を有している。実施の形態4図14は本発明の第4の実施の形態を示す半導体装置の断面図である。また、図15は、本発明の半導体装置に用いる可撓性回路基板3の第1の面9にデバイス1とデバイス2を平面的に実装した時の図真上から見たである。また、図16は、図15における22-22’の断面図である。本発明の第4の実施の形態と本発明の実施の形態1~3との大きな違いは、第4の実施形態では複数の支持体5を用いている点である。図14に示す本発明の第4の実施形態の半導体装置では、配線層を1層以上有する1つの可撓性回路基板3を用いており、可撓性回路基板3の第1の面9に第1の外部電極10と第2の外部電極13がそれぞれ1つ以上設けられており、また可撓性回路基板3の第2の面11には第3の外部電極12が1つ以上設けられている。また、互いに上下の位置関係にあるデバイス1とデバイス2と、デバイス1、およびデバイス2を内部に収納可能な1つ以上の貫通穴が設けられた複数の支持体5図15では2個の支持体の場合を描写していると、外部電極12と電気的に接続された外部端子4とを含む。また、可撓性回路基板3を支持体5の対抗する2辺図15では支持体5の4辺のうち短い方の辺を指しているの端部で折り曲げて、デバイス1とデバイス2と支持体5とを包み込んだ構造であり、且つ、デバイス1とデバイス2の間に空隙がある構造になっている。このようにデバイス1とデバイス2との間に空隙があり、デバイス1とデバイス2とが可撓性回路基板3と支持体5以外のものを介して接触していないことにより、デバイス1で発生した熱がデバイス2に直接伝わらず、デバイス2の温度上昇を抑える効果を有している。上記の説明では、デバイス1が最も温度が高いデバイスであることを想定しているが、デバイス2が最も温度が高いデバイスであった場合でも、デバイス2で発生した熱が、デバイス1に直接伝わらないため、デバイス1の温度上昇を抑える効果を有している。本発明の実施の形態4では、支持体5の面積を小さくできるので、空いた空間により多くの、またはより大きいデバイスや部品の実装が可能になり、実装密度を上げる効果を有している。実施の形態5図17は本発明の第5の実施の形態を示す半導体装置の断面図である。また図18は、本発明の半導体装置に用いる可撓性回路基板3の第1の面9にデバイス1とデバイス2を平面的に実装した時の図真上から見たである。また、図19は、図18における19-19’の断面図である。本発明の第5の実施の形態と前記第4の実施の形態との構造上の違いは、可撓性回路基板3を支持体5の対向する2辺で折り曲げた構造ではなく、支持体の1辺だけで折り曲げた構造である点である。図17に示す本発明の第5の実施形態の半導体装置では、配線層を1層以上有する1つの可撓性回路基板3を用いており、可撓性回路基板3の第1の面9に第1の外部電極10と第2の外部電極13がそれぞれ1つ以上設けられており、また可撓性回路基板3の第2の面11には第3の外部電極12が1つ以上設けられている。また、2つの支持体を含んでおり、可撓性回路基板3は2つの支持体5の短い辺に沿って折り曲げられ、可撓性回路基板3は支持体5の表面図18に示す長方形の領域と接着されている。また、2つの支持体によって挟まれた内側の領域に互いに上下の位置関係にあるデバイス1とデバイス2が実装されている構造であり、さらには外部電極12と電気的に接続された外部端子4とを含む。また、可撓性回路基板3を支持体5の片側の辺の端部で折り曲げて、デバイス1とデバイス2と支持体5とを挟み込んだ構造であり、且つ、デバイス1とデバイス2の間に空隙がある構造になっている。このようにデバイス1とデバイス2との間に空隙があり、デバイス1とデバイス2とが可撓性回路基板3と支持体5以外のものを介して接触していないことにより、デバイス1で発生した熱がデバイス2に直接伝わらず、デバイス2の温度上昇を抑える効果を有している。上記の説明では、デバイス1が最も温度が高いデバイスであることを想定しているが、デバイス2が最も温度が高いデバイスであった場合でも、デバイス2で発生した熱が、デバイス1に直接伝わらないため、デバイス1の温度上昇を抑える効果を有している。本発明の実施の形態5では、支持体5の面積を小さくできるので、空いた空間により多くの、またはより大きいデバイスや部品の実装が可能になり、実装密度を上げる効果を有している。また、2つの支持体5の間に隙間があり、25-25’方向の25’側は外側に開放された構造となるため、半導体装置内部と外気が直接触れることができ、本発明の実施の形態1~4に示す半導体装置よりも放熱性を向上させる効果を有している。実施の形態6図20は、本発明の第6の実施の形態を示す半導体装置の断面図である。図20に示す本発明の第6の実施形態の半導体装置では、配線層を1層以上有する1つの可撓性回路基板3を用いており、可撓性回路基板3の第1の面9に第1の外部電極10と第2の外部電極13がそれぞれ1つ以上設けられており、また可撓性回路基板3の第2の面11には第3の外部電極12が1つ以上設けられている。また、互いに上下の位置関係にあるデバイス1とデバイス2およびデバイス20と、デバイス1、デバイス2、およびデバイス20を内部に収納可能な1つ以上の貫通穴が設けられた支持体5と、外部電極12と電気的に接続された外部端子4とを含む。また、可撓性回路基板3を支持体5の対抗する2辺の端部で折り曲げて、デバイス1とデバイス2とデバイス20と支持体5とを包み込んだ構造であり、且つ、デバイス1とデバイス2の間とデバイス1とデバイス20の間とデバイス2とデバイス20の間に空隙がある構造になっており、且つ、半導体装置の上面にその他のデバイス22が搭載されている。デバイス22は1個であっても複数個であっても構わない。このような構造にすることにより、デバイスの実装密度をさらに上げることができ、実装面積を少なくする効果を有している。また、この様に実施の形態1に半導体装置の上面に他のデバイスを載せることを適用して新たな形態の半導体装置を得ることと同様に、実施の形態2、形態3、形態4、形態5に半導体装置の上面に他のデバイスを載せることを適用して新たな形態の半導体装置を得ることができることは言うまでもない。実施の形態7図21は本発明の第7の実施の形態を示す半導体装置の断面図である。図21は実施の形態1の半導体装置を2段に積み重ねた構造になる。これにより、デバイスの実装密度を上げることができ、実装面積を少なくすることができる。また、この様に実施の形態1の構成の半導体装置を2段に積み重ねることにより新たな形態の半導体装置を得ることと同様に、実施の形態2、形態3、形態4、形態5の構成の半導体装置を2段に積み重ねることにより新たな形態の半導体装置を得ることができることは言うまでもない。また、実施の形態1~5の中から相互に異なる形態を2以上選択し、選択した半導体装置を積層することにより新たな形態の半導体装置を得ることができることも言うまでもない。実施の形態8図22は本発明の実施の形態8を示す半導体装置の断面図である。また図23は、本発明の半導体装置に用いる可撓性回路基板3の第1の面9にデバイス1とデバイス2と受動部品23コンデンサ、抵抗、インダクタなどを平面的に実装した時の図真上から見たである。また、図24はデバイス1とデバイス2と受動部品23を可撓性回路基板3に実装した後に、デバイス1と受動部品23を囲むように、貫通穴が設けられた支持体5を可撓性回路基板3の第1の面9に接着し、または、第1の面9に形成された外部電極10と接続した後の図真上から見たである。また、図25は、図24における25-25’の断面図である。本発明の実施の形態8を示す半導体装置は、図2、図3、図4、図5に示す本発明の実施の形態1に示す半導体装置と類似しているが、デバイス1、デバイス2の周囲に受動部品が実装されている構造であるところが異なっている。デバイス1やデバイス2が例えば高速で動作するCPU中央演算処理装置や高速DRAMであるような場合、本発明の実施の形態8の構造を用いれば、インピーダンス整合用の抵抗やバイパスコンデンサなどをデバイスの周囲に実装することにより、半導体装置の誤動作や動作不良を防止できるので好適である。実施の形態9図26は本発明の第9の実施の形態を示す半導体装置の断面図である。また、図27は、本発明の半導体装置に用いる可撓性回路基板3の第1の面9にデバイス1とデバイス2と受動部品23と支持体5を平面的に実装した時の図真上から見たである。また図28は、図27中における28-28’の断面図である。本発明の第9の実施の形態は、本発明の実施の形態8と類似しているが、支持体5として2つの平板を用いているところが異なる。支持体5の実装面積を削減できるため、より多くの受動部品23を実装することができ、電気的ノイズの低減を目的としたインピーダンス整合用の抵抗やバイパスコンデンサの設計自由度を広げられるというメリットがある。実施の形態10また、図の説明は割愛するが、これまでに述べた本発明の半導体装置を用いて電子機器を組み立てれば、従来よりもデバイスの温度上昇を抑圧することができるため、動作温度が問題になりやすい小型の電子機器に組み込むことができる。例えば電子機器としては、家庭用ゲーム機、医療機器、ワークステーション、サーバー、パーソナルコンピュータ、カーナビゲーション、携帯電話、ロボットなどが好適である。本実施形態によれば、可撓性回路基板の第1の面上に実装されたデバイス1とデバイス2とが、可撓性回路基板を折り曲げることによって互いに上下の位置に配置された、いわゆる3次元実装構造となるため、デバイスの実装面積を減らすことができる。また、支持体も可撓性回路基板の第1の面上に実装され、支持体によって囲まれた空間内の領域にデバイス1とデバイス2が収納され、折り曲げられた可撓性回路基板は、支持体に接着されるので、形状の安定した3次元実装型半導体装置が得られ、且つ、あらかじめ支持体の厚さを、デバイス1とデバイス2の実装高さ厚さの合計よりも厚く設計しておくことで、デバイス1とデバイス1との間に空隙を形成することができるので、デバイス1およびデバイス2で発生した熱をお互いに相手側へ伝わりにくい構造を実現できる。その結果、デバイスの温度上昇を抑えることができるので、従来の3次元実装モジュール技術では熱の問題モジュール動作時の温度がデバイスの動作保証温度を超えてしまう問題で適用が不可能であったデバイスの組み合わせでも容易に3次元実装モジュール化が可能となり、幅広いシステム機器への搭載が可能な半導体装置を提供することができる。また、本発明の実施形態による3次元実装型半導体装置を用いれば、半導体装置における支持体として、中心部に少なくとも1つ以上の貫通穴が設けられた1つの平板を用いることで、支持体に設けられた貫通穴の内部にデバイス1とデバイス2とを収納できる構造となるため、デバイス1とデバイス2を外部からの機械的な衝撃、力による損傷から保護することができる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、半導体装置における支持体として、2つの平板を用い、支持体が四角形形状のデバイス1の互いに向き合う2辺とほぼ平行となるように実装され、可撓性回路基板をデバイス1の互いに向き合う2辺と垂直方向に位置する支持体の少なくとも1つの側面で折り曲げて、支持体と接着させた構造を実現できるので、支持体の面積、体積を小さくすることができ、その結果、より軽量な3次元実装型半導体装置を実現することができる。また、支持体の面積が少なくなった分、可撓性回路基板の第1の面上により多くのデバイスを実装することができ、より高密度実装できる構造を実現できる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、デバイス1として一般的に消費電力が大きいCPU中央演算処理装置などの演算処理デバイスを用い、デバイス2としてDRAMDynamicRandomAccessMemoryやフラッシュメモリを用いた場合でも、演算処理デバイスで発生した熱がメモリに伝わりにくいので、メモリの誤動作や故障という問題を発生させない、高性能で且つ小型の半導体装置を実現することができる。更に、本発明の実施形態の3次元実装型半導体装置では、外部端子を一番下と定義した場合、デバイス1演算処理デバイスが上方に配置される構造となるため、デバイス1のさらに上側で、可撓性回路基板の上に放熱板を実装すれば、より冷却効果を高めることができる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、高速で動作するデバイスを用いた場合でも、デバイス1の周囲、またはデバイス2の周囲、あるいはデバイス1およびデバイス2の両方の周囲に少なくとも1つ以上の受動部品バイパスコンデンサ、インピーダンス調整抵抗などを実装した構造であるので、半導体装置の誤動作を回避でき、より高性能で小型の半導体装置を実現することができる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、デバイス1またはデバイス2が複数個である、あるいはデバイス1およびデバイス2がそれぞれ複数個である構造であるので、より多くのデバイスを実装した半導体装置であっても、小型の半導体装置を実現することができる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、半導体装置に用いる支持体として、Fe、NiとFeを含んだ合金、アルミニウム、アルミニウムを含んだ合金、銅、NiとCrを含んだ合金、Crを含んだ合金などの金属、シリコン、樹脂材料、雲母、マイカのうちいずれかの材料を用いることによって、より形状が安定した半導体装置を得ることができる。また比較的安価な半導体装置を得ることができる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、半導体装置に用いる支持体に貫通穴、または溝が形成され、支持体自身の体積を減らしているので、より軽量な半導体装置を得ることができる。ここで貫通穴とは、上記の中心部に少なくとも1つ以上の貫通穴が設けられた1つの平板における貫通穴以外で平板の部分に設けられた貫通穴を指している。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、支持体として金属、またはシリコンを用いており、この支持体が可撓性回路基板のグランドと電気的に接続されている構造になっているので、よりノイズの低い高性能な半導体装置を実現することができる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、デバイスは半導体ベアチップ、パッケージ化された半導体デバイスのうちいずれかで構成されているので、例えばデバイスとして半導体ベアチップを用いた場合は、より小型で且つ薄型の3次元実装型半導体装置を実現することができる。またデバイスとしてパッケージ化された半導体デバイスを用いた場合は、外形サイズと実装高さは大きくなってしまうが、その代わりにデバイスの検査コスト検査装置の設備費用、治工具費用、検査作業費用、等の大幅な削減ができ、より安価な半導体装置を実現することができる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、半導体装置の上に別のデバイスが積層され、且つ、半導体装置とデバイスとが電気的に接続された構造となっているので、新たな部品として前記デバイスが加わっても、実装面積は変わらず、より小型の半導体装置を実現できる。更に、本発明の実施形態による3次元実装型半導体装置を用いれば、上記の3次元実装型半導体装置のうち同一のもの同士、または異なる種類のもの同士を組み合わせて複数積層し、それらが電気的に接続されている構造を実現しているので、より多くのデバイスを用いた半導体装置でありながら、実装面積が小さい半導体装置を実現できる。更に、本発明の実施形態による電子機器を用いれば、上記の3次元実装型半導体装置を搭載しているので、部品として用いるデバイスの選択範囲が広がり、より高性能で小型の電子機器を提供できる。以上、実施の形態を複数述べたが、その他、本発明はその要旨を超えない限り、上記の実施の形態に限定されるものではないことは言うまでもない。次に、本発明の3次元実装型半導体装置の製造実施例について説明する。本発明の半導体装置を製造するために、図29に示すような半導体デバイス1外形サイズ:約22mm×22mm×高さ1.7mmを1個と、図30に示すような半導体デバイス2外形サイズ:約11mm×13mm×高さ1.2mmを1個と、図31に示すような中心に貫通穴が開いている支持体5外形サイズ:約33mm×35mm×厚さ4mmと、図32に示すような、例えば、第1の絶縁層16、第2の絶縁層17、第3の絶縁層18からなる配線層数が2層の可撓性回路基板3外形サイズ:約80mm×35mm×厚さ0.14mmを1個と、本発明の半導体装置の外部端子として用いるはんだボールとして、直径約0.6mmのSnAgCuはんだボールを約429個用意した。本実施例では、可撓性回路基板3については2層構成で説明しているが、配線層数が1層または、3層以上の多層の可撓性回路基板3でも構成できることは言うまでもない。また、図32に示すように可撓性回路基板3の第1の面9にはあらかじめ支持体5の表面と接着させる箇所に対応する部分に接着層として厚さ約25μmの熱可塑性の接着フィルム19を貼っておいた。熱可塑性の接着フィルム19には、150°C以上で接着できる材料を用いた。先ずは可撓性回路基板3の第1の面9の外部電極10上と外部電極13上にフラックスまたはクリームはんだを塗布し、実装マウンターを用いて、デバイス1、デバイス2を可撓性回路基板3に仮搭載した。その後、リフロー装置を用いてデバイス1、デバイス2を可撓性回路基板3の外部端子10、外部端子13とはんだ接続させた。次に、支持体5を可撓性回路基板3の外部電極グランドに接続されている外部電極と導電性接着剤を用いて接続させ、且つ、可撓性回路基板3の第1の面9の一部と接着させた。支持体5と可撓性回路基板3との接続、および接着は、実装マウンターを用いて行った。上記では支持体5と可撓性回路基板3のグランドとを導電性接着剤で接続している例を示しているが、必ずしも支持体5と可撓性回路基板3のグランドとは接続しなくてもよい。可撓性回路基板3と支持体5とが接着されているだけでも構わない。支持体5が金属材料やシリコンなどの導体または半導体の場合、支持体を可撓性回路基板3のグランドと接続した方が半導体装置の電気的なノイズを小さくすることができて好ましいが、支持体5が絶縁材料であれば、支持体5を可撓性回路基板3のグランドと接続することは不要である。図5は以上の工程までの断面図、図4は以上の工程までの上面図真上から見た図になる。次に、半導体装置を180°Cに加熱したヒーターステージ上に吸着固定させ、加圧ツールを用いて可撓性回路基板3を支持体5の対向する2辺の辺20で折り曲げ、支持体5の表面に接着させ、デバイス1、デバイス2を支持体5で囲い、支持体5の周りに可撓性回路基板3を接着させた図33のような3次元実装型半導体装置を作製した。このようにして作製したパッケージの外部電極12に、半導体装置の外部端子4となるはんだボールをフラックスで仮搭載した後、リフロー炉に投入してはんだ接続を行い、図2に示す3次元実装型半導体装置を完成させた。次に、完成した半導体装置を、マウンターを用いて、実装基板24に仮搭載し、リフロー装置を用いて、これらの半導体装置を実装基板24とはんだ接続させた、図6のような半導体装置を完成させた。以上、本発明の実施例について述べたが、本発明は前記実施例に限定されるものではなく、発明の精神を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1下側部と上側部と少なくとも1つの側部を有する可撓性回路基板と、前記可撓性回路基板の上側部を支える支持体と、前記可撓性回路基板に実装される少なくとも2つのデバイスと、を備え、少なくとも1つのデバイスは、前記可撓性回路基板の下側部の上面に実装され、少なくとも他の1つのデバイスは、前記可撓性回路基板の上側部の下面に実装され、前記可撓性回路基板の下側部の上面に実装された少なくとも1つのデバイスと、前記可撓性回路基板の上側部の下面に実装された少なくとも1つのデバイスとの間には空間が設けられていることを特徴とする3次元実装型半導体装置。付記2付記1に記載の3次元実装型半導体装置であって、前記可撓性回路基板の下側部の上面に実装されたデバイスと、前記可撓性回路基板の上側部の下面に実装されたデバイスとは、稼働状態において温度が異なることを特徴とする3次元実装型半導体装置。付記3付記1又は2に記載の3次元実装型半導体装置であって、前記可撓性回路基板は、下側部と上側部と少なくとも2つの側部を有することを特徴とする3次元実装型半導体装置。付記4付記1乃至3の何れか1に記載の3次元実装型半導体装置であって、前記支持体は、中空部を有する柱状であり、少なくとも2つのデバイスは、前記中空部に配置されることを特徴とする3次元実装型半導体装置。付記5付記1乃至3の何れか1に記載の3次元実装型半導体装置であって、前記支持体は、相互に離間して配置された2以上の部分より成り、少なくとも2つのデバイスは、前記2以上の部分の離間部に配置されることを特徴とする3次元実装型半導体装置。付記6付記1又は2に記載の3次元実装型半導体装置であって、前記可撓性回路基板によっても覆われず、前記支持体によっても覆われない開口部を有することを特徴とする3次元実装型半導体装置。付記7付記1乃至6の何れか1に記載の3次元実装型半導体装置であって、前記可撓性回路基板の下側部及び上側部の一方又は双方に2つ以上のデバイスが実装されることを特徴とする3次元実装型半導体装置。付記8付記1乃至7の何れか1に記載の3次元実装型半導体装置であって、1以上のデバイスの周辺に1以上の受動部品が実装されていることを特徴とする3次元実装型半導体装置。付記9付記1乃至8の何れか1に記載の3次元実装型半導体装置であって、少なくとも1つのデバイスが、前記可撓性回路基板の上側部の上面に実装されることを特徴とする3次元実装型半導体装置。付記10付記1乃至8の何れか1に記載の3次元実装型半導体装置が積層されていることを特徴とする3次元実装型半導体装置。付記11付記1乃至10の何れか1に記載の3次元実装型半導体装置であって、前記支持体がFe、NiとFeを含んだ合金、アルミニウム、アルミニウムを含んだ合金、銅、NiとCrを含んだ合金、Crを含んだ合金などの金属、シリコン、樹脂材料、雲母、マイカのうちいずれかの材料で構成されることを特徴とする3次元実装型半導体装置。付記12付記1乃至10の何れか1に記載の3次元実装型半導体装置であって、前記支持体が金属、またはシリコンであり、前記支持体が前記可撓性回路基板のグランドと電気的に接続されていることを特徴とする3次元実装型半導体装置。付記13付記1乃至12の何れか1に記載の3次元実装型半導体装置であって、少なくとも1つのデバイスが、半導体ベアチップ、パッケージ化された半導体デバイスのうちの何れか1であることを特徴とする3次元実装型半導体装置。付記14付記1乃至13の何れか1に記載の3次元実装型半導体装置を搭載した電子機器。