"画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている固体撮像装置であって、画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を画素から読み出す読み出し回路と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されていることを特徴とする固体撮像装置。前記複数の基板は2枚の基板であり、前記2枚の基板は第1の基板と第2の基板で構成されることを特徴とする請求項1に記載の固体撮像装置。前記nは2であり、前記第1の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第1~第2の読み出し方式のうちのいずれかの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記いずれかの読み出し方式に対応した前記回路セットが前記第1の基板に配置されていることを特徴とする請求項2に記載の固体撮像装置。前記第1の読み出し方式はグローバルシャッタ方式であり、前記第2の読み出し方式はローリングシャッタ方式であり、前記第1~第2の回路セットは、グローバルシャッタ方式に対応して信号の読み出しを可能にする回路要素を含む第1の回路セットと、ローリングシャッタ方式に対応して信号の読み出しを可能にする回路要素を含む第2の回路セットとであることを特徴とする請求項3に記載の固体撮像装置。前記第1の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、ローリングシャッタ方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第2の回路セットが前記第1の基板に配置されていることを特徴とする請求項4に記載の固体撮像装置。前記第1の基板および前記第2の基板の全体で、前記光電変換素子による信号の発生から、グローバルシャッタ方式による信号の読み出しまでの動作が完了するよう、前記読み出し回路および前記第1の回路セットが前記第1の基板および前記第2の基板に配置されていることを特徴とする請求項5に記載の固体撮像装置。前記第1の回路セットは、前記光電変換素子で発生した信号を蓄積する、前記第2の基板に配置された信号蓄積回路を有することを特徴とする請求項6に記載の固体撮像装置。前記信号蓄積回路は、前記接続部を経由して前記第1の基板から供給された信号を蓄積し、前記読み出し回路は、前記信号蓄積回路に蓄積された信号を読み出すことを特徴とする請求項7に記載の固体撮像装置。前記読み出し回路は、前記第1の基板に配置された第1の読み出し回路と、前記第2の基板に配置された第2の読み出し回路とを含み、前記第1の読み出し回路は、ローリングシャッタ方式による信号の読み出しを行い、前記第2の読み出し回路は、グローバルシャッタ方式による信号の読み出しを行うことを特徴とする請求項6に記載の固体撮像装置。前記第1の基板上の前記光電変換素子で発生した信号に応じた信号の読み出しに使用する前記読み出し回路を前記第1の読み出し回路と前記第2の読み出し回路の中から選択する選択回路が前記第1の基板に配置されていることを特徴とする請求項9に記載の固体撮像装置。第1の動作モードと第2の動作モードを切り替えて動作可能な固体撮像装置であって、前記選択回路は、固体撮像装置が前記第1の動作モードで動作する場合、前記第1の読み出し回路を選択し、固体撮像装置が前記第2の動作モードで動作する場合、前記第2の読み出し回路を選択することを特徴とする請求項10に記載の固体撮像装置。前記第1の読み出し回路は、画素に接続され前記第1の基板に配置された第1の出力信号線を有し、前記第2の読み出し回路は、画素に接続され前記第2の基板に配置された第2の出力信号線を有することを特徴とする請求項10に記載の固体撮像装置。全ての画素が複数のグループに分類されており、前記光電変換素子をリセットするリセット回路と、前記複数のグループを一括して選択し、選択したグループの前記光電変換素子を前記リセット回路により順次リセットする制御を行うリセット制御回路と、をさらに有することを特徴とする請求項1に記載の固体撮像装置。前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路をさらに有し、前記信号蓄積回路は、前記増幅回路から出力された前記増幅信号を蓄積することを特徴とする請求項7に記載の固体撮像装置。前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有し、前記信号蓄積回路は、前記ノイズ低減回路によってノイズが低減された前記増幅信号を蓄積することを特徴とする請求項14に記載の固体撮像装置。前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを有することを特徴とする請求項15に記載の固体撮像装置。前記ノイズ低減回路は、前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、を有することを特徴とする請求項16に記載の固体撮像装置。前記接続部は、前記増幅トランジスタから前記クランプ容量までの電気的に接続された経路に配置されることを特徴とする請求項17に記載の固体撮像装置。前記接続部は、バンプであることを特徴とする請求項1に記載の固体撮像装置。前記接続部は、前記第1の基板の表面に形成された第1の電極と、前記第2の基板の表面に形成され、前記第1の電極と貼り合わされた第2の電極とを有することを特徴とする請求項1に記載の固体撮像装置。前記第2の基板は、前記光電変換素子に入射する光が照射される前記第1の基板の表面とは反対側の表面と接続されることを特徴とする請求項2に記載の固体撮像装置。前記光電変換素子をリセットする第1のリセット回路と、前記増幅回路の入力部をリセットする第2のリセット回路と、前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する転送回路と、前記信号蓄積回路に蓄積された前記増幅信号を増幅して第2の増幅信号を出力する第2の増幅回路と、前記第2の増幅回路の入力部をリセットする第3のリセット回路と、をさらに有することを特徴とする請求項14に記載の固体撮像装置。前記第1の読み出し回路がローリングシャッタ方式による信号の読み出しを行う場合、画素の配列における単一行毎または複数行毎に、前記光電変換素子で発生した信号を前記信号蓄積回路に蓄積し、蓄積した信号を順次読み出す制御を行う読み出し制御回路をさらに有することを特徴とする請求項9に記載の固体撮像装置。全ての画素が画素の配列における単一行または複数行の単位で複数のグループに分類されており、前記第2の読み出し回路がグローバルシャッタ方式による信号の読み出しを行う場合、前記複数のグループを一括して選択し、選択したグループの画素の前記光電変換素子で発生した信号を前記信号蓄積回路に順次蓄積した後、前記複数のグループのいずれかのグループを順次選択し、選択したグループの画素に対応する前記信号蓄積回路に蓄積した信号を順次読み出す制御を行う読み出し制御回路をさらに有することを特徴とする請求項9に記載の固体撮像装置。前記第1の基板に配置され、前記増幅回路の負荷となる第1の負荷トランジスタと、前記第2の基板に配置され、前記増幅回路の負荷となる第2の負荷トランジスタと、ローリングシャッタ方式による信号の読み出しを行う場合、前記第1の負荷トランジスタを動作させ、グローバルシャッタ方式による信号の読み出しを行う場合、前記第2の負荷トランジスタを動作させる制御を行う負荷制御回路と、をさらに有することを特徴とする請求項14に記載の固体撮像装置。前記第1の読み出し回路は、動画撮影時にローリングシャッタ方式による信号の読み出しを行い、前記第2の読み出し回路は、静止画撮影時にグローバルシャッタ方式による信号の読み出しを行うことを特徴とする請求項9に記載の固体撮像装置。前記第2の基板に配置され、前記第2の回路セットを通して読み出されたアナログの信号をデジタル信号に変換するAD変換回路をさらに有することを特徴とする請求項9に記載の固体撮像装置。前記第2の読み出し回路によって読み出される信号の出力レートは、前記第1の読み出し回路によって読み出される信号の出力レートよりも高速であることを特徴とする請求項9に記載の固体撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記第1の基板は、画素に含まれる光電変換素子と、画素に含まれ、前記光電変換素子に接続された出力端子と、前記出力端子に接続された第1の出力信号線と、前記出力端子および前記第1の出力信号線に接続されたスイッチと、を有し、前記第2の基板は、前記出力端子に接続された入力端子と、前記入力端子に接続された容量と、前記容量に接続された第2の出力信号線と、を有することを特徴とする固体撮像装置。前記第1の出力信号線は、前記光電変換素子で発生し前記出力端子から出力された信号を前記第1の基板側の出力信号として出力し、前記容量は、前記光電変換素子で発生し前記出力端子および前記入力端子を経由して供給された信号を蓄積し、前記第2の出力信号線は、前記容量に蓄積された信号を前記第2の基板側の出力信号として出力することを特徴とする請求項29に記載の固体撮像装置。前記スイッチは、前記光電変換素子で発生した信号を前記第1の基板から出力する場合にオンとなり、前記光電変換素子で発生した信号を前記第2の基板から出力する場合にオフとなることを特徴とする請求項30に記載の固体撮像装置。画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている撮像装置であって、画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を画素から読み出す読み出し回路と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されていることを特徴とする撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、前記第1の基板は、画素に含まれる光電変換素子と、画素に含まれ、前記光電変換素子に接続された出力端子と、前記出力端子に接続された第1の出力信号線と、前記出力端子および前記第1の出力信号線に接続されたスイッチと、を有し、前記第2の基板は、前記出力端子に接続された入力端子と、前記入力端子に接続された容量と、前記容量に接続された第2の出力信号線と、を有することを特徴とする撮像装置。画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されており、画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を画素から読み出す読み出し回路と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されている固体撮像装置の画素から信号を読み出す信号読み出し方法であって、前記1枚の基板に配置された前記光電変換素子で信号を発生するステップと、前記1枚の基板に配置された前記読み出し回路が、前記1枚の基板に配置された前記光電変換素子で発生した信号を、前記1枚の基板に配置された前記回路セットを通して読み出すステップと、を有することを特徴とする信号読み出し方法。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されており、前記第1の基板かつ画素に含まれる光電変換素子と、前記第1の基板かつ画素に含まれ、前記光電変換素子に接続された出力端子と、前記第1の基板に含まれ、前記出力端子に接続された第1の出力信号線と、前記第1の基板に含まれ、前記出力端子および前記第1の出力信号線に接続されたスイッチと、を有し、前記第2の基板に含まれ、前記出力端子に接続された入力端子と、前記第2の基板に含まれ、前記入力端子に接続された容量と、前記第2の基板に含まれ、前記容量に接続された第2の出力信号線と、を有する固体撮像装置の画素から信号を読み出す信号読み出し方法であって、第1の読み出し方式による読み出しは、前記光電変換素子で信号を発生するステップと、前記光電変換素子で発生し前記出力端子から出力された信号を前記第1の出力信号線に出力するステップと、を有し、第2の読み出し方式による読み出しは、前記光電変換素子で信号を発生するステップと、前記光電変換素子で発生し前記出力端子および前記入力端子を経由して供給された信号を前記容量に蓄積するステップと、前記容量に蓄積された信号を前記第2の出力信号線に出力するステップと、を有することを特徴とする信号読み出し方法。上述した従来技術では、半製品状態の画素を有する第1の基板201と、半製品状態の第2の基板202とを用い、両者を接続するための貫通孔等を形成して2枚の基板間を相互に接続することで製品が完成することが特徴となっている。そのため、半製品状態の画素を有する第1の基板201は単独では製品にならず、また、半製品状態の第2の基板202も単独では製品にはなりえない。そのため、2枚の基板の両方を使用して信号を読み出す用途には対応できるが、1枚の基板のみを使用して信号を読み出す用途には対応できない。具体的には、信号の読み出しに使用する読み出し方式として複数の読み出し方式に対応可能な固体撮像装置を構成する場合に、1枚の基板のみを使用して所定の読み出し方式により信号を読み出す機能と、2枚の基板を使用して他の読み出し方式により信号を読み出す機能とを備えた固体撮像装置を構成することはできない。本発明は、上述した課題に鑑みてなされたものであって、複数の基板を有する固体撮像装置の画素から複数の読み出し方式により信号を読み出すと共に、複数の読み出し方式のうち少なくとも1つの読み出し方式により1枚の基板のみを使用して信号を読み出すことを目的とする。本発明の一態様に係る固体撮像装置は、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている固体撮像装置であって、画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を画素から読み出す読み出し回路と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されていることを特徴とする。本発明の他の態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記第1の基板は、画素に含まれる光電変換素子と、画素に含まれ、前記光電変換素子に接続された出力端子と、前記出力端子に接続された第1の出力信号線と、前記出力端子および前記第1の出力信号線に接続されたスイッチと、を有し、前記第2の基板は、前記出力端子に接続された入力端子と、前記入力端子に接続された容量と、前記容量に接続された第2の出力信号線と、を有することを特徴とする。本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている撮像装置であって、画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を画素から読み出す読み出し回路と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されていることを特徴とする。本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、前記第1の基板は、画素に含まれる光電変換素子と、画素に含まれ、前記光電変換素子に接続された出力端子と、前記出力端子に接続された第1の出力信号線と、前記出力端子および前記第1の出力信号線に接続されたスイッチと、を有し、前記第2の基板は、前記出力端子に接続された入力端子と、前記入力端子に接続された容量と、前記容量に接続された第2の出力信号線と、を有することを特徴とする。本発明の他の態様に係る信号読み出し方法は、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されており、画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を画素から読み出す読み出し回路と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されている固体撮像装置の画素から信号を読み出す信号読み出し方法であって、前記1枚の基板に配置された前記光電変換素子で信号を発生するステップと、前記1枚の基板に配置された前記読み出し回路が、前記1枚の基板に配置された前記光電変換素子で発生した信号を、前記1枚の基板に配置された前記回路セットを通して読み出すステップと、を有することを特徴とする。本発明の他の態様に係る信号読み出し方法は、に接続されており、前記第1の基板かつ画素に含まれる光電変換素子と、前記第1の基板かつ画素に含まれ、前記光電変換素子に接続された出力端子と、前記第1の基板に含まれ、前記出力端子に接続された第1の出力信号線と、前記第1の基板に含まれ、前記出力端子および前記第1の出力信号線に接続されたスイッチと、を有し、前記第2の基板に含まれ、前記出力端子に接続された入力端子と、前記第2の基板に含まれ、前記入力端子に接続された容量と、前記第2の基板に含まれ、前記容量に接続された第2の出力信号線と、を有する固体撮像装置の画素から信号を読み出す信号読み出し方法であって、第1の読み出し方式による読み出しは、前記光電変換素子で信号を発生するステップと、前記光電変換素子で発生し前記出力端子から出力された信号を前記第1の出力信号線に出力するステップと、を有し、第2の読み出し方式による読み出しは、前記光電変換素子で信号を発生するステップと、前記光電変換素子で発生し前記出力端子および前記入力端子を経由して供給された信号を前記容量に蓄積するステップと、前記容量に蓄積された信号を前記第2の出力信号線に出力するステップと、を有することを特徴とする。以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。第1の実施形態まず、本発明の第1の実施形態を説明する。図1は、本実施形態による固体撮像装置を有する撮像装置デジタルカメラ150の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示すデジタルカメラ150は、レンズ部151、撮像部152、信号処理部153、メモリ部154、記録媒体155、レンズ制御部156、駆動部157、操作部158、制御部159、および表示部160を有している。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。レンズ部151はズームレンズやフォーカスレンズを備えており、被写体からの光を撮像部152の受光面に被写体像として結像する。レンズ制御部156は、レンズ部151のズーム、フォーカス、絞りなどを制御する。レンズ部151を介して取り込まれた光は撮像部152の受光面で結像される。撮像部152は、固体撮像装置を構成しており、受光面に結像された被写体像を画像信号に変換して出力する。撮像部152の受光面には、複数の画素が行方向および列方向に二次元的に配列されている。信号処理部153は、撮像部152から出力された画像信号に対して、予め定められた処理を行う。信号処理部153によって行われる処理には、画像データの各種の補正や画像データの圧縮などがある。メモリ部154は、画像データを一時的に記憶する。表示部160は、動画像ライブビュー画像の表示、静止画像の表示、記録媒体155に記録された動画像や静止画像の表示、デジタルカメラ150の状態の表示などを行う。記録媒体155は、画像データの記録または読み出しを行うための半導体メモリなどにより構成されており、着脱可能な状態でデジタルカメラ150に内蔵される。駆動部157は、撮像部152を駆動し、その動作を制御する。操作部158は、操作者が撮像開始の指示を入力するためのレリーズボタンなどを備え、操作者が行った操作入力を検出し、操作内容に応じた信号を出力する。制御部159は、デジタルカメラ150全体の制御を行う。また、制御部159は、操作部158から出力された信号に応じて、デジタルカメラ150を構成する各部に制御信号を出力する。図2は、撮像部152の構成を示している。撮像部152は、画素を構成する回路要素光電変換素子や、トランジスタ、容量等が配置された2枚の基板第1の基板101、第2の基板102が重なった構造を有する。画素を構成する回路要素は第1の基板101と第2の基板102に分配されて配置されている。第1の基板101と第2の基板102は、画素の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。第1の基板101の2つの主面側面よりも相対的に表面積が大きい表面のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第1の基板101に照射された光は光電変換素子に入射する。第1の基板101の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第2の基板102との接続用の電極である多数のマイクロパッドが第1の基板101側の出力端子6として形成されている。また、第2の基板102の2つの主面のうち、第1の基板101と対向する側の主面において、出力端子6と対応する位置には、第1の基板101との接続用の電極である多数のマイクロパッドが第2の基板102側の入力端子14として形成されている。出力端子6と入力端子14の間にはマイクロバンプ41が形成されている。第1の基板101と第2の基板102は、マイクロパッドである出力端子6と入力端子14が互いに対向するように重ねて配置され、出力端子6と入力端子14間がマイクロバンプ41によって電気的に接続されるように一体化されている。出力端子6、マイクロバンプ41、入力端子14は、第1の基板101と第2の基板102を接続する接続部を構成する。第1の基板101に配置されている光電変換素子で発生した信号電荷に基づく信号は、出力端子6、マイクロバンプ41、入力端子14を介して第2の基板102へ出力される。第1の基板101の2つの主面のうち、光Lが入射する主面の周辺部には、第1の基板101、第2の基板102以外の系とのインターフェイスとして使用されるパッド42が形成されている。図2ではマイクロパッド間にマイクロバンプを設けて第1の基板101と第2の基板102を接続しているが、これに限らない。例えば、マイクロバンプを設けずに、第1の基板101の表面に設けたマイクロパッド第1の電極と、第2の基板102の表面に設けたマイクロパッド第2の電極とを直接貼り合わせることにより第1の基板101と第2の基板102を接続してもよい。画素以外の構成についても第1の基板101と第2の基板102の間で信号の授受が必要となる場合があるが、画素の場合と同様にマイクロパッドとマイクロバンプを使用して第1の基板101と第2の基板102を接続したり、マイクロパッド同士を直接接続して第1の基板101と第2の基板102を接続したりすることが可能である。本実施形態の撮像部152は複数の読み出し方式による信号の読み出しに対応している。読み出し方式とは、画素における露光から信号の読み出しまでの一連のシーケンスである。具体的には、撮像部152は2種類の読み出し方式グローバルシャッタ方式、ローリングシャッタ方式に対応している。グローバルシャッタ方式では、第1の基板101と第2の基板102の両方を経由して信号が読み出されるグローバルシャッタ動作。また、ローリングシャッタ方式では、第1の基板101のみを経由して信号が読み出されるローリングシャッタ動作。例えば、静止画撮影モード第2の動作モードによる動作時にグローバルシャッタ動作により信号が読み出され、動画撮影モード第1の動作モードによる動作時にローリングシャッタ動作により信号が読み出される。図3は、第1の基板101の構成を示している。第1の基板101は、単位画素セル31、水平駆動回路32A、垂直駆動回路33A、カラム回路部34A、制御回路35A、および出力回路36Aを有している。単位画素セル31は複数の単位画素37を有している。本実施形態の例では単位画素セル31は、垂直方向に並んだ4つの単位画素37で構成されている。単位画素37は2次元の行列状に配置されており、いずれかの単位画素セル31グループに属する。図2に示す単位画素の配列は一例であり、行数および列数は2以上であればよい。本実施形態では、撮像部152が有する全ての単位画素37からなる領域を信号の読み出し対象領域とするが、撮像部152が有する全ての単位画素37からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素常時遮光されている画素を含んでもよい。オプティカルブラック画素から読み出した信号は、例えば暗電流成分の補正に使用される。制御回路35Aは、入力クロックや、動作モードなどを指令するデータを第1の基板101の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路33Aは、単位画素37の配列における行を選択し、行毎に設けられた制御信号線43Aを介して、その行の単位画素37に対して、単位画素37の動作を制御するための制御信号を供給する。垂直駆動回路33Aは、制御信号を単位画素37に供給することによって、単位画素37の動作を制御する。垂直駆動回路33Aによる制御に従って、単位画素37は、列毎に設けられた垂直信号線10Aに信号を出力する。垂直信号線10Aは、単位画素37から読み出された信号を、列毎に設けられたカラム回路部34Aに出力する。カラム回路部34Aは、垂直信号線10Aに読み出された信号にCDSCorrelatedDoubleSampling:固定パターンノイズ除去の処理や信号増幅、AD変換などの処理を行う。水平駆動回路32Aは、カラム回路部34Aを順番に選択し、カラム回路部34Aが処理した信号を出力回路36Aから出力する。出力端子6については、後述する。図4は、第1の基板101の単位画素セル31における回路構成を示している。以下の説明では、各トランジスタに関しては、トランジスタの極性を任意に変更することが可能であるので、各トランジスタのソースとドレインは固定されない。このため、各トランジスタのソースとドレインの一方を一端、他方を他端と表現する。光電変換素子1A,1B,1C,1Dは、それぞれ対応する4つの転送トランジスタ2A,2B,2C,2Dの一端に接続される。転送トランジスタ2A,2B,2C,2Dのゲートは、転送パルスが供給される転送配線7A,7B,7C,7Dに接続される。転送トランジスタ2A,2B,2C,2Dの他端は、リセットトランジスタ3の一端に共通に接続される。また、転送トランジスタ2A,2B,2C,2Dの他端とリセットトランジスタ3の一端との間の電荷保持部FDが増幅トランジスタ4のゲートに接続される。リセットトランジスタ3の他端は電源配線13に接続され、リセットトランジスタ3のゲートは、リセットパルスが供給されるリセット配線8に接続される。増幅トランジスタ4の一端は電源配線13に接続される。選択トランジスタ5の一端は増幅トランジスタ4の他端に接続され、選択トランジスタ5の他端は垂直信号線10Aに接続される。選択トランジスタ5のゲートは、選択パルスが供給される選択配線9に接続される。増幅トランジスタ4と選択トランジスタ5との接続の中点が出力端子6に接続される。垂直信号線10Aの一端は負荷トランジスタ12Aの一端に接続される。垂直信号線10Aの他端はカラム回路部34Aに接続される。負荷トランジスタ12Aは、垂直信号線10Aに対応して列毎に設けられている。負荷トランジスタ12Aの他端はグランド電位に接続される。負荷トランジスタ12Aのゲートは、負荷配線11Aに接続される。上記の転送配線7A,7B,7C,7D、リセット配線8、選択配線9、および負荷配線11Aは制御信号線43Aを構成する。光電変換素子1A,1B,1C,1Dは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成発生し、生成発生した信号電荷を保持蓄積する。転送トランジスタ2A,2B,2C,2Dは、光電変換素子1A,1B,1C,1Dに蓄積された信号電荷を電荷保持部FDに転送するトランジスタである。転送トランジスタ2A,2B,2C,2Dのオン/オフは、垂直駆動回路33Aから転送配線7A,7B,7C,7Dを介して供給される転送パルスによって制御される。電荷保持部FDは、増幅トランジスタ4の入力部を構成しており、光電変換素子1A,1B,1C,1Dから転送された信号電荷を一時的に保持蓄積する浮遊拡散容量である。リセットトランジスタ3は、電荷保持部FDをリセットするトランジスタである。リセットトランジスタ3のオン/オフは、垂直駆動回路33Aからリセット配線8を介して供給されるリセットパルスによって制御される。電荷保持部FDのリセットは、電荷保持部FDに蓄積されている電荷量を制御して電荷保持部FDの状態電位を基準状態基準電位、リセットレベルに設定することである。リセットトランジスタ3と転送トランジスタ2A,2B,2C,2Dを同時にオンにすることによって、光電変換素子1A,1B,1C,1Dをリセットすることも可能である。増幅トランジスタ4は、ゲートに入力される、電荷保持部FDに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ5は、垂直信号線10Aに信号を出力する単位画素セル31を選択し、増幅トランジスタ4の出力を垂直信号線10Aに伝えるトランジスタである。選択トランジスタ5のオン/オフは、垂直駆動回路33Aから選択配線9を介して供給される選択パルスによって制御される。グローバルシャッタ動作では、選択トランジスタ5がオフとなり、信号を読み出す経路として、第1の基板101と第2の基板102を経由する経路が選択される。ローリングシャッタ動作では、選択トランジスタ5がオンとなり、信号を読み出す経路として、第1の基板101のみを経由する経路が選択される。負荷トランジスタ12Aは、増幅トランジスタ4の負荷として動作し、増幅トランジスタ4を駆動する電流を増幅トランジスタ4に供給するトランジスタである。負荷トランジスタ12Aの状態は、垂直駆動回路33Aから負荷配線11Aを介して供給される電圧信号によって制御される。出力端子6は、増幅トランジスタ4から出力された増幅信号を第2の基板102に出力する。光電変換素子1A,1B,1C,1D、転送トランジスタ2A,2B,2C,2D、リセットトランジスタ3、増幅トランジスタ4、および選択トランジスタ5により、4画素をまとめた1つの単位画素セル31が構成される。リセットトランジスタ3、増幅トランジスタ4、および選択トランジスタ5は4つの単位画素37で共有される。図5は、第2の基板102の構成を示している。第2の基板102は、単位記憶セル38、水平駆動回路32B、垂直駆動回路33B、カラム回路部34B、制御回路35B、および出力回路36Bを有している。単位記憶セル38は複数の単位記憶部39を有している。本実施形態の例では単位記憶セル38は、垂直方向に並んだ4つの単位記憶部39で構成されている。単位記憶部39は2次元の行列状に配置されており、いずれかの単位記憶セル38グループに属する。それぞれの単位記憶部39は単位画素37に対応している。本実施形態の例では、単位画素37と単位記憶部39を区別しているが、単位画素37と単位記憶部39を合わせて画素としてもよい。図5に示す単位記憶部の配列は一例であり、行数および列数は2以上であればよい。制御回路35Bは、入力クロックや、動作モードなどを指令するデータを第2の基板102の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路33Bは、単位記憶部39の配列における行を選択し、行毎に設けられた制御信号線43Bを介して、その行の単位記憶部39に対して、単位記憶部39の動作を制御するための制御信号を供給する。垂直駆動回路33Bは、制御信号を単位記憶部39に供給することによって、単位記憶部39の動作を制御する。垂直駆動回路33Bによる制御に従って、単位記憶部39は、列毎に設けられた垂直信号線10Bに信号を出力する。垂直信号線10Bは、単位記憶部39から読み出された信号を、列毎に設けられたカラム回路部34Bに出力する。カラム回路部34Bは、垂直信号線10Bに読み出された信号にCDSや信号増幅、AD変換などの処理を行う。水平駆動回路32Bは、カラム回路部34Bを順番に選択し、カラム回路部34Bが処理した信号を出力回路36Bから出力する。入力端子14については、後述する。図6は、第2の基板102の単位記憶セル38における回路構成を示している。入力端子14は、単位画素セル31の出力端子6に直接または間接的に接続される端子であり負荷トランジスタ12Bの一端に接続される。負荷トランジスタ12Bの他端はグランド電位に接続される。負荷トランジスタ12Bのゲートは、負荷配線11Bに接続される。クランプ容量21の一端は入力端子14に接続される。サンプルトランジスタ22A,22B,22C,22Dの一端はクランプ容量21の他端に接続される。サンプルトランジスタ22A,22B,22C,22Dのゲートは、サンプルパルスが供給されるサンプル配線51A,51B,51C,51Dに接続される。リセットトランジスタ23A,23B,23C,23Dの一端は電源配線53A,53B,53C,53Dに接続され、リセットトランジスタ23A,23B,23C,23Dの他端はサンプルトランジスタ22A,22B,22C,22Dの他端に接続される。リセットトランジスタ23A,23B,23C,23Dのゲートは、リセットパルスが供給されるリセット配線52A,52B,52C,52Dに接続される。アナログメモリ24A,24B,24C,24Dの一端はサンプルトランジスタ22A,22B,22C,22Dの他端に接続され、アナログメモリ24A,24B,24C,24Dの他端はグランド電位に接続される。増幅トランジスタ25A,25B,25C,25Dの一端は電源配線53A,53B,53C,53Dに接続される。増幅トランジスタ25A,25B,25C,25Dの入力部を構成するゲートはサンプルトランジスタ22A,22B,22C,22Dの他端に接続される。選択トランジスタ26A,26B,26C,26Dの一端は増幅トランジスタ25A,25B,25C,25Dの他端に接続され、選択トランジスタ26A,26B,26C,26Dの他端は垂直信号線10Bに接続される。選択トランジスタ26A,26B,26C,26Dのゲートは、選択パルスが供給される選択配線54A,54B,54C,54Dに接続される。垂直信号線10Bの一端は負荷トランジスタ27の一端に接続される。垂直信号線10Bの他端はカラム回路部34Bに接続される。負荷トランジスタ27は、垂直信号線10Bに対応して列毎に設けられている。負荷トランジスタ27の他端はグランド電位に接続される。負荷トランジスタ27のゲートは、負荷配線55Bに接続される。上記の負荷配線11B、サンプル配線51A,51B,51C,51D、リセット配線52A,52B,52C,52D、選択配線54A,54B,54C,54D、および負荷配線55Bは制御信号線43Bを構成する。入力端子14には、第1の基板101から出力された信号が入力される。負荷トランジスタ12Bは、増幅トランジスタ4の負荷として動作し、増幅トランジスタ4を駆動する電流を増幅トランジスタ4に供給するトランジスタである。負荷トランジスタ12Bの状態は、垂直駆動回路33Bから負荷配線11Bを介して供給される電圧信号によって制御される。クランプ容量21は、入力端子14から出力される信号の電圧レベルをクランプ固定する容量である。サンプルトランジスタ22A,22B,22C,22Dは、クランプ容量21の他端の電圧レベルをサンプルホールドし、アナログメモリ24A,24B,24C,24Dに蓄積するトランジスタである。サンプルトランジスタ22A,22B,22C,22Dのオン/オフは、垂直駆動回路33Bからサンプル配線51A,51B,51C,51Dを介して供給されるサンプルパルスによって制御される。リセットトランジスタ23A,23B,23C,23Dは、アナログメモリ24A,24B,24C,24Dをリセットするトランジスタである。リセットトランジスタ23A,23B,23C,23Dのオン/オフは、垂直駆動回路33Bからリセット配線52A,52B,52C,52Dを介して供給されるリセットパルスによって制御される。アナログメモリ24A,24B,24C,24Dのリセットは、アナログメモリ24A,24B,24C,24Dに蓄積されている電荷量を制御してアナログメモリ24A,24B,24C,24Dの状態電位を基準状態基準電位、リセットレベルに設定することである。アナログメモリ24A,24B,24C,24Dは、サンプルトランジスタ22A,22B,22C,22Dによってサンプルホールドされたアナログ信号を保持蓄積する。アナログメモリ24A,24B,24C,24Dの容量は、電荷保持部FDの容量よりも大きな容量に設定される。アナログメモリ24A,24B,24C,24Dには、単位面積当たりのリーク電流暗電流の少ない容量であるMIMMetalInsulatorMetal容量やMOSMetalOxideSemiconductor容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。増幅トランジスタ25A,25B,25C,25Dは、ゲートに入力される、アナログメモリ24A,24B,24C,24Dに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ26A,26B,26C,26Dは、単位記憶部39を選択し、増幅トランジスタ25A,25B,25C,25Dの出力を垂直信号線10Bに伝えるトランジスタである。選択トランジスタ26A,26B,26C,26Dのオン/オフは、垂直駆動回路33Bから選択配線54A,54B,54C,54Dを介して供給される選択パルスによって制御される。グローバルシャッタ動作では、選択トランジスタ26A,26B,26C,26Dがオンとなり、信号を読み出す経路として、第1の基板101と第2の基板102を経由する経路が選択される。ローリングシャッタ動作では、選択トランジスタ26A,26B,26C,26Dがオフとなり、信号を読み出す経路として、第1の基板101のみを経由する経路が選択される。負荷トランジスタ27は、増幅トランジスタ25A,25B,25C,25Dの負荷として動作し、増幅トランジスタ25A,25B,25C,25Dを駆動する電流を増幅トランジスタ25A,25B,25C,25Dに供給するトランジスタである。負荷トランジスタ27の状態は、垂直駆動回路33Bから負荷配線55Bを介して供給される電圧信号によって制御される。負荷トランジスタ12B、クランプ容量21、サンプルトランジスタ22A,22B,22C,22D、リセットトランジスタ23A,23B,23C,23D、アナログメモリ24A,24B,24C,24D、増幅トランジスタ25A,25B,25C,25D、および選択トランジスタ26A,26B,26C,26Dにより、4つの単位記憶部39をまとめた1つの単位記憶セル38が構成される。負荷トランジスタ12Bおよびクランプ容量21は、4つの単位記憶部39で共有される。次に、第1の基板101と第2の基板102の両方を通して信号を読み出す場合の単位画素セル31および単位記憶セル38の動作グローバルシャッタ動作を、図7を参照して説明する。図7は、垂直駆動回路33A,33Bから単位画素セル31および単位記憶セル38に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。グローバルシャッタ動作では、選択トランジスタ5を介して信号を垂直信号線10Aに読み出す動作は行われないため、垂直駆動回路33Aから選択トランジスタ5への選択パルスおよび垂直駆動回路33Aから負荷トランジスタ12Aへの電圧信号は供給されない。また、垂直駆動回路33Bから負荷トランジスタ12Bに所定の電圧が印加され、増幅トランジスタ4に駆動電流が供給される。[期間T1の動作]まず、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスがLLowレベルからHHighレベルに変化することで、リセットトランジスタ3がオンとなる。同時に、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスがLレベルからHレベルに変化することで、転送トランジスタ2Aがオンとなる。これによって、光電変換素子1Aがリセットされる。続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスおよび垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスがHレベルからLレベルに変化することで、リセットトランジスタ3および転送トランジスタ2Aがオフとなる。これによって、光電変換素子1Aのリセットが終了し、光電変換素子1Aの露光信号電荷の蓄積が開始される。上記と同様にして、光電変換素子1B,1C,1Dが順にリセットされ、各光電変換素子の露光が開始される。[期間T2の動作]続いて、垂直駆動回路33Bからリセットトランジスタ23Aに供給されるリセットパルスがLレベルからHレベルに変化することで、リセットトランジスタ23Aがオンとなる。これによって、アナログメモリ24Aがリセットされる。同時に、垂直駆動回路33Bからサンプルトランジスタ22Aに供給されるサンプルパルスがLレベルからHレベルに変化することで、サンプルトランジスタ22Aがオンとなる。これによって、クランプ容量21の他端の電位が電源電圧にリセットされると共に、サンプルトランジスタ22Aがクランプ容量21の他端の電位のサンプルホールドを開始する。続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスがLレベルからHレベルに変化することで、リセットトランジスタ3がオンとなる。これによって、電荷保持部FDがリセットされる。続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスがHレベルからLレベルに変化することで、リセットトランジスタ3がオフとなる。これによって、電荷保持部FDのリセットが終了する。電荷保持部FDのリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部FDのリセットを行うことによって、電荷保持部FDのリーク電流によるノイズをより低減することができる。続いて、垂直駆動回路33Bからリセットトランジスタ23Aに供給されるリセットパルスがHレベルからLレベルに変化することで、リセットトランジスタ23Aがオフとなる。これによって、アナログメモリ24Aのリセットが終了する。この時点でクランプ容量21は、増幅トランジスタ4から出力される増幅信号電荷保持部FDのリセット後の増幅信号をクランプしている。[期間T3の動作]まず、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスがLレベルからHレベルに変化することで、転送トランジスタ2Aがオンとなる。これによって、光電変換素子1Aに蓄積されている信号電荷が、転送トランジスタ2Aを介して電荷保持部FDに転送され、電荷保持部FDに蓄積される。これによって、光電変換素子1Aの露光信号電荷の蓄積が終了する。期間T1における光電変換素子1Aの露光開始から期間T3における光電変換素子1Aの露光終了までの期間が露光期間信号蓄積期間である。続いて、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスがHレベルからLレベルに変化することで、転送トランジスタ2Aがオフとなる。続いて、垂直駆動回路33Bからサンプルトランジスタ22Aに供給されるサンプルパルスがHレベルからLレベルに変化することで、サンプルトランジスタ22Aがオフとなる。これによって、サンプルトランジスタ22Aがクランプ容量21の他端の電位のサンプルホールドを終了する。[期間T4の動作]上述した期間T2,T3の動作は、光電変換素子1Aを含む単位画素37およびアナログメモリ24Aを含む単位記憶部39の動作である。期間T4では、他の単位画素37および単位記憶部39について、期間T2,T3の動作と同様の動作が行われる。なお、図7では、図面のスペースの制約から、各光電変換素子の露光期間の長さが異なっているが、各光電変換素子の露光期間の長さを同一とすることがより望ましい。以下では、アナログメモリ24Aの一端の電位の変化について説明する。アナログメモリ24B,24C,24Dの一端の電位の変化についても同様である。電荷保持部FDのリセットが終了した後に光電変換素子1Aから電荷保持部FDに信号電荷が転送されることによる電荷保持部FDの一端の電位の変化をΔVfd、増幅トランジスタ4のゲインをα1とすると、光電変換素子1Aから電荷保持部FDに信号電荷が転送されることによる増幅トランジスタ4の他端の電位の変化ΔVamp1はα1×ΔVfdとなる。アナログメモリ24Aとサンプルトランジスタ22Aの合計のゲインをα2とすると、光電変換素子1Aから電荷保持部FDに信号電荷が転送された後のサンプルトランジスタ22Aのサンプルホールドによるアナログメモリ24Aの一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリ24Aのリセットが終了した時点のアナログメモリ24Aの一端の電位は電源電圧VDDであるため、光電変換素子1Aから電荷保持部FDに信号電荷が転送された後、サンプルトランジスタ22Aによってサンプルホールドされたアナログメモリ24Aの一端の電位Vmemは以下の1式となる。1式において、ΔVmem<0、ΔVfd<0である。Vmem=VDDΔVmem=VDDα1×α2×ΔVfd1また、α2は以下の2式となる。2式において、CLはクランプ容量21の容量値であり、CSHはアナログメモリ24Aの容量値である。ゲインの低下をより小さくするため、クランプ容量21の容量CLはアナログメモリ24Aの容量CSHよりも大きいことがより望ましい。[期間T5の動作]期間T5では、アナログメモリ24A,24B,24C,24Dに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、アナログメモリ24Aを含む単位記憶部39からの信号の読み出しが行われる。垂直駆動回路33Bから選択トランジスタ26Aに供給される選択パルスがLレベルからHレベルに変化することで、選択トランジスタ26Aがオンとなる。これによって、1式に示した電位Vmemに基づく信号が選択トランジスタ26Aを介して垂直信号線10Bへ出力される。続いて、垂直駆動回路33Bからリセットトランジスタ23Aに供給されるリセットパルスがLレベルからHレベルに変化することで、リセットトランジスタ23Aがオンとなる。これによって、アナログメモリ24Aがリセットされ、リセット時のアナログメモリ24Aの一端の電位に基づく信号が選択トランジスタ26Aを介して垂直信号線10Bへ出力される。続いて、垂直駆動回路33Bからリセットトランジスタ23Aに供給されるリセットパルスがHレベルからLレベルに変化することで、リセットトランジスタ23Aがオフとなる。続いて、垂直駆動回路33Bから選択トランジスタ26Aに供給される選択パルスがHレベルからLレベルに変化することで、選択トランジスタ26Aがオフとなる。カラム回路部34Bは、1式に示した電位Vmemに基づく信号と、アナログメモリ24Aをリセットしたときのアナログメモリ24Aの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、1式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子1Aに蓄積された信号電荷が電荷保持部FDに転送された直後の電荷保持部FDの一端の電位と、電荷保持部FDの一端がリセットされた直後の電荷保持部FDの電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ24Aをリセットすることによるノイズ成分と、電荷保持部FDをリセットすることによるノイズ成分とを抑圧した、光電変換素子1Aに蓄積された信号電荷に基づく信号成分を得ることができる。カラム回路部34Bから出力された信号は、水平駆動回路32Bによって出力回路36Bから出力される。以上で、アナログメモリ24Aを含む単位記憶部39からの信号の読み出しが終了する。[期間T6の動作]続いて、アナログメモリ24B,24C,24Dを含む各単位記憶部39について、期間T5における動作と同様の動作が行われる。通常のグローバルシャッタ動作では、光電変換素子から電荷保持部FDに転送された信号電荷を電荷保持部FDが各画素の読み出しタイミングまで保持していなければならない。電荷保持部FDが信号電荷を保持している期間中にノイズが発生すると、電荷保持部FDが保持している信号電荷にノイズが重畳され、信号品質S/Nが劣化する。電荷保持部FDが信号電荷を保持している期間以下、保持期間と記載中に発生するノイズの主な要因は、電荷保持部FDのリーク電流による電荷以下、リーク電荷と記載と、光電変換素子以外の部分に入射する光に起因する電荷以下、光電荷と記載である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnはqidqpntcとなる。電荷保持部FDの容量をCfd、アナログメモリ24A,24B,24C,24Dの容量をCmemとし、CfdとCmemの比Cmem/CfdをAとする。また、前述したように、増幅トランジスタ4のゲインをα1、アナログメモリ24A,24B,24C,24Dとサンプルトランジスタ22A,22B,22C,22Dの合計のゲインをα2とする。露光期間中に光電変換素子1A,1B,1C,1Dで発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ24A,24B,24C,24Dに保持される信号電荷はA×α1×α2×Qphとなる。光電変換素子1A,1B,1C,1Dから電荷保持部FDに転送された信号電荷に基づく信号はサンプルトランジスタ22A,22B,22C,22Dによってサンプルホールドされ、アナログメモリ24A,24B,24C,24Dに格納される。したがって、電荷保持部FDに信号電荷が転送されてからアナログメモリ24A,24B,24C,24Dに信号電荷が格納されるまでの時間は短く、電荷保持部FDで発生したノイズは無視することができる。アナログメモリ24A,24B,24C,24Dが信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。一方、電荷保持部FDに保持された信号電荷に基づく信号を、増幅トランジスタ4および選択トランジスタ5を介して垂直信号線10Aに読み出す場合のS/NはQph/Qnとなる。したがって、電荷保持部FDに保持された信号電荷に基づく信号をアナログメモリ24A,24B,24C,24Dに蓄積してから垂直信号線10Bに読み出す場合のS/Nは、電荷保持部FDに保持された信号電荷に基づく信号を垂直信号線10Aに読み出す場合のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ24A,24B,24C,24Dの容量値を設定する例えば、アナログメモリ24A,24B,24C,24Dの容量値を電荷保持部FDの容量値よりも十分大きくすることによって、信号品質の劣化を低減することができる。本実施形態のグローバルシャッタ動作では、垂直方向の位置以下、垂直位置と記載が同一である単位画素セル31および単位記憶セル38の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル31および単位記憶セル38の動作のタイミングは異なる。図8は、垂直位置V1、V2、、Vnが異なる単位画素セル31および単位記憶セル38の動作のタイミングを模式的に示している。図8の垂直方向の位置が単位画素セル31および単位記憶セル38の配列における垂直位置を示し、水平方向の位置が時間位置を示している。リセット期間は図7の期間T1に相当し、信号転送期間は図7の期間T2,T3,T4に相当し、読み出し期間は図7の期間T5,T6に相当する。図8に示すように、垂直位置が異なる単位画素セル31および単位記憶セル38ではリセット期間および信号転送期間は同一である。一方、垂直位置が異なる単位画素セル31および単位記憶セル38では読み出し期間が異なる。上述したグローバルシャッタ動作では、同一の単位画素セル31および単位記憶セル38内の単位画素37および単位記憶部39毎に露光のタイミングが異なるが、単位画素セル31および単位記憶セル38の全体では露光の同時性を実現することができる。次に、第1の基板101のみを通して信号を読み出す場合の単位画素セル31の動作ローリングシャッタ動作を、図9を参照して説明する。図9は、垂直駆動回路33A,33Bから単位画素セル31および単位記憶セル38に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。ローリングシャッタ動作では、第1の基板101から第2の基板102に信号を転送し、選択トランジスタ26A,26B,26C,26Dを介して信号を垂直信号線10Bに読み出す動作は行われないため、垂直駆動回路33Bから選択トランジスタ26A,26B,26C,26Dへの選択パルス図示せずおよび垂直駆動回路33Bから負荷トランジスタ12Bへの電圧信号は供給されない。また、垂直駆動回路33Aから負荷トランジスタ12Aに所定の電圧が印加され、増幅トランジスタ4に駆動電流が供給される。[期間T11の動作]まず、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスがLレベルからHレベルに変化することで、リセットトランジスタ3がオンとなる。同時に、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスがLレベルからHレベルに変化することで、転送トランジスタ2Aがオンとなる。これによって、光電変換素子1Aがリセットされる。続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスおよび垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスがHレベルからLレベルに変化することで、リセットトランジスタ3および転送トランジスタ2Aがオフとなる。これによって、光電変換素子1Aのリセットが終了し、光電変換素子1Aの露光信号電荷の蓄積が開始される。上記と同様にして、光電変換素子1B,1C,1Dが順にリセットされ、各光電変換素子の露光が開始される。[期間T12の動作]期間T12では、光電変換素子1A,1B,1C,1Dに蓄積されている信号電荷が電荷保持部FDに転送され、電荷保持部FDに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、光電変換素子1Aを含む単位画素37からの信号の読み出しが行われる。垂直駆動回路33Aから選択トランジスタ5に供給される選択パルスがLレベルからHレベルに変化することで、選択トランジスタ5がオンとなる。同時に、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスがLレベルからHレベルに変化することで、リセットトランジスタ3がオンとなる。これによって、電荷保持部FDがリセットされ、リセット時の電荷保持部FDの電位に基づく信号が選択トランジスタ5を介して垂直信号線10Aへ出力される。続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスがHレベルからLレベルに変化することで、リセットトランジスタ3がオフとなる。続いて、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスがLレベルからHレベルに変化することで、転送トランジスタ2Aがオンとなる。これによって、光電変換素子1Aに蓄積されている信号電荷が、転送トランジスタ2Aを介して電荷保持部FDに転送され、電荷保持部FDに蓄積される。これによって、光電変換素子1Aの露光信号電荷の蓄積が終了する。期間T11における光電変換素子1Aの露光開始から期間T12における光電変換素子1Aの露光終了までの期間が露光期間信号蓄積期間である。選択トランジスタ5がオンとなっているため、電荷保持部FDの電位に基づく信号が選択トランジスタ5を介して垂直信号線10Aに出力される。続いて、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスがHレベルからLレベルに変化することで、転送トランジスタ2Aがオフとなる。カラム回路部34Aは、光電変換素子1Aから電荷保持部FDに信号電荷が転送された直後の電荷保持部FDの電位に基づく信号と、電荷保持部FDをリセットしたときの電荷保持部FDの電位に基づく信号との差分をとった差分信号を生成する。したがって、電荷保持部FDをリセットすることによるノイズ成分を抑圧した、光電変換素子1Aに蓄積された信号電荷に基づく信号成分を得ることができる。カラム回路部34Aから出力された信号は、水平駆動回路32Aによって出力回路36Aから出力される。以上で、光電変換素子1Aを含む単位画素37からの信号の読み出しが終了する。[期間T13の動作]続いて、光電変換素子1B,1C,1Dを含む各単位画素37について、期間T12における動作と同様の動作が行われる。本実施形態のローリングシャッタ動作では、垂直位置が同一である単位画素セル31の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル31の動作のタイミングは異なる。図10は、垂直位置V1、V2、、Vnが異なる単位画素セル31の動作のタイミングを模式的に示している。図10の垂直方向の位置が単位画素セル31の配列における垂直位置を示し、水平方向の位置が時間位置を示している。リセット期間は図9の期間T11に相当し、信号転送読み出し期間は図10の期間T12,T13に相当する。図10に示すように、垂直位置が異なる単位画素セル31では、信号転送読み出し期間が重ならないようになっている。上述したローリングシャッタ動作では、垂直位置が異なる単位画素セル31毎に露光のタイミングが異なるが、図示していないメカニカルシャッタを使用すれば露光の同時性を実現することが可能である。本実施形態のローリングシャッタ動作では第1の基板101のみを動作させるので、図11に示すように、第2の基板102が接続されていない状態の第1の基板101を単体でも使用することができる。上述したように、本実施形態によれば、複数の読み出し方式による信号の読み出しに必要な回路要素を複数の基板に配置し、複数の基板のうちの1枚の基板には、少なくとも1つの読み出し方式による信号の読み出しに必要な回路要素を配置することによって、複数の基板を有する固体撮像装置の画素から複数の読み出し方式により信号を読み出すと共に、複数の読み出し方式のうち少なくとも1つの読み出し方式により1枚の基板のみを使用して信号を読み出すことができる。また、第1の基板101を単独で使用することで、ローリングシャッタ動作に対応した固体撮像装置や、それを用いたカメラを実現することができる。さらに、ローリングシャッタ動作用に製造した第1の基板101に第2の基板102を重ねて固体撮像装置を構成することで、グローバルシャッタ動作に対応した固体撮像装置や、それを用いたカメラを実現することができる。また、アナログメモリ24A,24B,24C,24Dを設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリ24A,24B,24C,24Dの容量値を電荷保持部FDの容量値よりも大きくする例えば、アナログメモリ24A,24B,24C,24Dの容量値を電荷保持部FDの容量値の5倍以上にすることによって、アナログメモリ24A,24B,24C,24Dが保持する信号電荷が、電荷保持部FDが保持する信号電荷よりも大きくなる。このため、アナログメモリ24A,24B,24C,24Dのリーク電流による信号劣化の影響を小さくすることができる。また、クランプ容量21およびサンプルトランジスタ22A,22B,22C,22Dを設けることによって、第1の基板101で発生するノイズを低減することができる。第1の基板101で発生するノイズには、増幅トランジスタ4に接続される回路例えばリセットトランジスタ3の動作に由来して増幅トランジスタ4の入力部で発生するノイズ例えばリセットノイズや、増幅トランジスタ4の動作特性に由来するノイズ例えば増幅トランジスタ4の回路閾値のばらつきによるノイズ等がある。また、アナログメモリ24A,24B,24C,24Dをリセットしたときの信号と、光電変換素子1A,1B,1C,1Dから電荷保持部FDへ信号電荷を転送することによって発生する増幅トランジスタ4の出力の変動に応じた信号とを時分割で出力し、各信号の差分処理を行うことによって、第2の基板102で発生するノイズを低減することができる。第2の基板102で発生するノイズには、増幅トランジスタ25A,25B,25C,25Dに接続される回路例えばリセットトランジスタ23A,23B,23C,23Dの動作に由来して増幅トランジスタ25A,25B,25C,25Dの入力部で発生するノイズ例えばリセットノイズ等がある。第2の実施形態次に、本発明の第2の実施形態を説明する。第1の実施形態との相違は、第1の基板101のカラム回路部34A内部にAD変換器を内蔵していない点、および出力回路36Aの出力がデジタル出力ではなくアナログ出力になっている点である。その他の構成は第1の実施形態と同様である。図12は、本実施形態におけるカラム回路部34Aの構成を示している。カラム回路部34Aは、2種類の信号の差分をとることによりノイズを低減するCDS回路17と、ノイズが低減された信号を増幅する増幅回路18とを有する。一般的に、半導体デバイスの歩留まりは、チップ面積が増加すると低くなる。本実施形態においては、画質を左右するMOS型固体撮像装置の歩留まりがコストに与える影響が大きい。そこで、チップ面積を増加させる要因のひとつであるAD変換器を取り除くことで、さらにコストを低減することができる。また、第1の基板101と第2の基板102を使用してグローバルシャッタ動作を行う場合は、第2の基板102に内蔵されたAD変換器を用いることができる。本実施形態によれば、第1の実施形態で説明した効果が得られると共に、コストを低減することができる。なお、本実施形態においては、第2の基板102のAD変換器にはいわゆるカラムパラレル方式を用いているが、パイプライン方式やその他の方式を用いても構わない。第3の実施形態次に、本発明の第3の実施形態を説明する。図13は、本実施形態における第2の基板102の構成を示している。第1の実施形態との相違は、出力回路36Bを複数設けている点、および複数の出力回路36Bに対応した水平駆動回路32Cを設けている点である。その他の構成は第1の実施形態と同様である。水平駆動回路32Cは、カラム回路部34Bが処理した信号を複数の出力回路36Bから並列的に出力する。これによって、第1の実施形態に比べ、水平読み出しをより高速に行うことができる。したがって、撮像装置全体のフレームレートを高め、高速連写などへの対応が可能になる。本実施形態によれば、第1の実施形態で説明した効果が得られると共に、より高速な連写に対応した固体撮像装置を実現することができる。さらに、第1の基板101単独で固体撮像装置を実現した場合は、チップ面積の増加によるコストアップがない。本発明に係る第1の読み出し回路は、例えばローリングシャッタ方式による読み出しを行う垂直信号線10A、水平駆動回路32Aに対応する。本発明に係る第2の読み出し回路は、例えばグローバルシャッタ方式による読み出しを行う垂直信号線10B、水平駆動回路32Bに対応する。本発明に係る第1の回路セットは、例えばグローバルシャッタ方式による読み出しを可能にする回路要素である転送トランジスタ2A,2B,2C,2D、リセットトランジスタ3、増幅トランジスタ4、クランプ容量21、サンプルトランジスタ22A,22B,22C,22D、リセットトランジスタ23A,23B,23C,23D、アナログメモリ24A,24B,24C,24D、増幅トランジスタ25A,25B,25C,25D、選択トランジスタ26A,26B,26C,26Dに対応する。本発明に係る第2の回路セットは、例えばローリングシャッタ方式による読み出しを可能にする回路要素である転送トランジスタ2A,2B,2C,2D、リセットトランジスタ3、増幅トランジスタ4、選択トランジスタ5に対応する。本発明に係る信号蓄積回路および容量は例えばアナログメモリ24A,24B,24C,24Dに対応する。本発明に係る選択回路およびスイッチは例えば選択トランジスタ5に対応する。本発明に係る第1の出力信号線は垂直信号線10Aに対応する。本発明に係る第2の出力信号線は垂直信号線10Bに対応する。本発明に係るリセット回路は例えば転送トランジスタ2A,2B,2C,2D、リセットトランジスタ3に対応する。本発明に係るリセット制御回路、読み出し制御回路、および負荷制御回路は例えば垂直駆動回路33Aに対応する。本発明に係る増幅回路は例えば増幅トランジスタ4に対応する。本発明に係るノイズ低減回路は例えばクランプ容量21、サンプルトランジスタ22A,22B,22C,22Dに対応する。本発明に係る第1のリセット回路は例えば転送トランジスタ2A,2B,2C,2D、リセットトランジスタ3に対応する。本発明に係る第2のリセット回路は例えばリセットトランジスタ3に対応する。本発明に係る第2の増幅回路は例えば増幅トランジスタ25A,25B,25C,25Dに対応する。本発明に係る第3のリセット回路は例えばリセットトランジスタリセットトランジスタ23A,23B,23C,23Dに対応する。本発明に係る第1の負荷トランジスタは負荷トランジスタ12Aに対応する。本発明に係る第2の負荷トランジスタは負荷トランジスタ12Bに対応する。本発明に係るAD変換回路は例えばカラム回路部34Bに対応する。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第1の基板と第2の基板に相当する。例えば、本発明の一態様に係る固体撮像装置は、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている固体撮像装置であって、画素に含まれる光電変換手段と、前記光電変換手段で発生した信号に応じた信号を画素から読み出す読み出し手段と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換手段による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換手段、前記読み出し手段、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されていることを特徴とする固体撮像装置。であってもよい。例えば、本発明の一態様に係る撮像装置は、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている撮像装置であって、画素に含まれる光電変換手段と、前記光電変換手段で発生した信号に応じた信号を画素から読み出す読み出し手段と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換手段による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換手段、前記読み出し手段、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されていることを特徴とする撮像装置。であってもよい。上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体DVD媒体,ハードディスク媒体、メモリ媒体など、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム例えば、サーバとクライアント端末を含むシステムなど、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されており、画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を画素から読み出す読み出し回路と、第1~第nnは2以上の整数の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第1~第nの回路セットと、を有し、前記複数の基板のうちの1枚の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第1~第nの読出し方式のうち少なくとも1つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記少なくとも1つの読み出し方式に対応した前記回路セットが前記1枚の基板に配置されている固体撮像装置の画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、前記1枚の基板に配置された前記光電変換素子で信号を発生するモジュールと、前記1枚の基板に配置された前記読み出し回路が、前記1枚の基板に配置された前記光電変換素子で発生した信号を、前記1枚の基板に配置された前記回路セットを通して読み出すモジュールと、を含むプログラムコードが記録されたコンピュータプログラムプロダクト。であってもよい。例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されており、前記第1の基板かつ画素に含まれる光電変換素子と、前記第1の基板かつ画素に含まれ、前記光電変換素子に接続された出力端子と、前記第1の基板に含まれ、前記出力端子に接続された第1の出力信号線と、前記第1の基板に含まれ、前記出力端子および前記第1の出力信号線に接続されたスイッチと、を有し、前記第2の基板に含まれ、前記出力端子に接続された入力端子と、前記第2の基板に含まれ、前記入力端子に接続された容量と、前記第2の基板に含まれ、前記容量に接続された第2の出力信号線と、を有する固体撮像装置の画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、第1の読み出し方式による読み出しに係るモジュールとして、前記光電変換素子で信号を発生するモジュールと、前記光電変換素子で発生し前記出力端子から出力された信号を前記第1の出力信号線に出力するモジュールと、を有し、第2の読み出し方式による読み出しに係るモジュールとして、前記光電変換素子で信号を発生するモジュールと、前記光電変換素子で発生し前記出力端子および前記入力端子を経由して供給された信号を前記容量に蓄積するモジュールと、前記容量に蓄積された信号を前記第2の出力信号線に出力するモジュールと、を含むプログラムコードが記録されたコンピュータプログラムプロダクト。であってもよい。上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。ここで、コンピュータは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリRAMのように、一定時間プログラムを保持しているものも含むものとする。また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する伝送媒体は、インターネット等のネットワーク通信網や電話回線等の通信回線通信線のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル差分プログラムであってもよい。以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、1または複数の機能を実行するために、1つの部品を複数の部品と置き換えてもよいし、複数の部品を1つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。請求項において~のための手段のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズプラスファンクションの限定を含むものと解してはならない。本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。"