"バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスであって前記複数のメモリ毎に独立して接続されるデータバスと、前記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって前記複数のメモリ毎に独立して接続される選択信号線と、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって前記複数のメモリとの間で共有して接続されるコマンド信号線と、前記複数のメモリのうちの少なくとも2つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部とを具備するメモリ制御装置。前記制御部は、前記アクセス要求に係る複数のメモリのうち1つのメモリ以外の他のメモリに対する前記コマンドを順次遅延させることにより前記コマンド制御を行い、当該アクセス要求に係る複数のメモリとの間で前記データバスを介して行われるデータのやり取りを行う期間の一部を重複させる請求項1記載のメモリ制御装置。前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該各メモリの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる請求項1記載のメモリ制御装置。前記制御部は、前記優先度としてラウンドロビン方式により前記複数のメモリの優先度を決定する請求項3記載のメモリ制御装置。前記制御部は、前記優先度として前記複数のメモリのそれぞれに設定されている優先度に基づいて前記コマンドの発行順序を決定する請求項3記載のメモリ制御装置。前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求の優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる請求項1記載のメモリ制御装置。前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求が発行されたバスマスタの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる請求項1記載のメモリ制御装置。前記データバスおよび前記選択信号線の何れかを介して出力される信号を含む所定信号以外の信号を出力するための信号線は、前記複数のメモリとの間で共有して接続される請求項1記載のメモリ制御装置。バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスが前記複数のメモリ毎に独立して接続され、前記複数のメモリのうちの何れかを選択するための選択信号を出力する選択信号線が前記複数のメモリ毎に独立して接続され、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線が前記複数のメモリとの間で共有して接続され、前記複数のメモリのうちの少なくとも2つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御回路を具備する集積回路。複数のメモリへのアクセス要求を行い、前記複数のメモリに保持されているデータを用いたデータ処理を行うバスマスタと、前記バスマスタからのアクセス要求に基づいて前記複数のメモリとの間でデータのやり取りを行うためのデータバスであって前記複数のメモリ毎に独立して接続されるデータバスと、前記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって前記複数のメモリ毎に独立して接続される選択信号線と、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって前記複数のメモリとの間で共有して接続されるコマンド信号線と、前記複数のメモリのうちの少なくとも2つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部とを具備する情報処理装置。バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスが前記複数のメモリ毎に独立して接続され、前記複数のメモリのうちの何れかを選択するための選択信号を出力する選択信号線が前記複数のメモリ毎に独立して接続され、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線が前記複数のメモリとの間で共有して接続されている制御部が、前記複数のメモリのうちの少なくとも2つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御手順と、前記コマンド制御に基づいて前記アクセス要求に応じたコマンドを前記メモリに発行する発行手順とを具備するメモリ制御方法。上述の従来技術では、複数のメモリを用いて各データ処理を行うことができる。このように、複数のメモリを用いる場合には、メモリ帯域を増やすことができるが、信号線やチップのピン数等も増加する。このため、これらの増加を抑制してメモリ帯域を確保することが重要である。本技術はこのような状況に鑑みて生み出されたものであり、信号線やチップのピン数等の増加を抑制して必要なメモリ帯域を確保することを目的とする。本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスであって上記複数のメモリ毎に独立して接続されるデータバスと、上記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって上記複数のメモリ毎に独立して接続される選択信号線と、上記アクセス要求に応じたコマンドを上記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって上記複数のメモリとの間で共有して接続されるコマンド信号線と、上記複数のメモリのうちの少なくとも2つのメモリに対する上記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが上記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部とを具備するメモリ制御装置、これに対応する集積回路、情報処理装置およびそのメモリ制御方法ならびに当該方法をコンピュータに実行させるプログラムである。これにより、独立したデータバスが接続される複数のメモリを、複数のメモリとの間で共有して接続されるコマンド信号線を用いて制御させるという作用をもたらす。また、この第1の側面において、上記制御部は、上記アクセス要求に係る複数のメモリのうち1つのメモリ以外の他のメモリに対する上記コマンドを順次遅延させることにより上記コマンド制御を行い、当該アクセス要求に係る複数のメモリとの間で上記データバスを介して行われるデータのやり取りを行う期間の一部を重複させるようにしてもよい。これにより、複数のメモリにおいて、データバスを介して行われるデータのやり取りを行う期間の一部が重複されるという作用をもたらす。また、この第1の側面において、上記制御部は、上記バスマスタから上記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該各メモリの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させるようにしてもよい。これにより、メモリの優先度に基づいてコマンドの発行順序が決定されるという作用をもたらす。また、この場合において、上記制御部は、上記優先度としてラウンドロビン方式により上記複数のメモリの優先度を決定するようにしてもよい。これにより、ラウンドロビン方式により複数のメモリの優先度が決定されるという作用をもたらす。また、この場合において、上記制御部は、上記優先度として上記複数のメモリのそれぞれに設定されている優先度に基づいて上記コマンドの発行順序を決定するようにしてもよい。これにより、複数のメモリのそれぞれに設定されている優先度に基づいてコマンドの発行順序が決定されるという作用をもたらす。また、この第1の側面において、上記制御部は、上記バスマスタから上記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求の優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させるようにしてもよい。これにより、コマンドの優先度に基づいてコマンドの発行順序が決定されるという作用をもたらす。また、この第1の側面において、上記制御部は、上記バスマスタから上記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求が発行されたバスマスタの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させるようにしてもよい。これにより、コマンドが発行されたバスマスタの優先度に基づいてコマンドの発行順序が決定されるという作用をもたらす。また、この第1の側面において、上記データバスおよび上記選択信号線の何れかを介して出力される信号を含む所定信号以外の信号を出力するための信号線は、上記複数のメモリとの間で共有して接続されるようにしてもよい。これにより、所定信号以外の信号を出力するための信号線は、複数のメモリとの間で共有して接続されるという作用をもたらす。本技術によれば、信号線やチップのピン数等の増加を抑制して必要なメモリ帯域を確保することができるという優れた効果を奏し得る。以下、本技術を実施するための形態以下、実施の形態と称するについて説明する。説明は以下の順序により行う。1.第1の実施の形態メモリ制御:コマンドに係る信号線を共有させ、アクセス要求が重なった場合にはメモリ0を優先させる例2.第2の実施の形態メモリ制御:メモリの優先順序をラウンドロビンさせる例3.第3の実施の形態メモリ制御:メモリアクセス要求に優先度が設定される例4.第4の実施の形態メモリ制御:コマンドに優先度を付けラウンドロビンさせる例5.第5の実施の形態メモリ制御:コマンド選択信号により優先度を設定する例6.第6の実施の形態メモリ制御:メモリクロックの半分のクロックでコマンド発行要求信号を発行させる例7.第7の実施の形態メモリ制御:反相の半速クロックを用いる例8.第8の実施の形態メモリ制御:メモリが3つの例<1.第1の実施の形態>[メモリ制御装置の構成例]図1は、本技術の第1の実施の形態における情報処理装置100の構成例を示すブロック図である。情報処理装置100は、DRAMDynamicRandomAccessMemoryに対するメモリアクセスを制御するものであり、バスマスタ180と、メモリコントローラ200と、メモリ0160と、メモリ1170とを備える。なお、同図では、説明の便宜上、制御対象のメモリは2つメモリ0160、メモリ1170であることを想定して説明するが、3以上のメモリを備える場合についても適用可能である。なお、3以上のメモリを備える場合については、本技術の第8の実施の形態で示す。バスマスタ180は、バスにアクセスして、そのバスに対してバス信号アドレス、制御信号、書込みデータ等を送出するデータ処理装置である。バスマスタ180は、例えば、バスを介してメモリ0160およびメモリ1170にアクセス要求を送信して、データ処理に必要なデータの記録および読み出しを行う。すなわち、バスマスタ180は、複数のメモリへのアクセス要求を行い、複数のメモリに保持されているデータを用いたデータ処理を行う。なお、バスマスタ180は、例えば、CPUCentralProcessingUnitやDSPDigitalSignalProcessor等に相当する。メモリ0160およびメモリ1170は、バスマスタ180において処理対象となる各種データを記憶するメモリである。メモリ0160およびメモリ1170は、それぞれがメモリを管理する際の管理単位である。なお、メモリ0160およびメモリ1170は、物理的に異なるメモリであり、それぞれが専用のメモリバス同図では、信号線212および222を備えていることを想定する。そのため、本技術の実施の形態では、メモリ0160とメモリ1170との間において、重複するバンク番号およびアドレスがあることを想定する。メモリコントローラ200は、メモリ0160およびメモリ1170に関する動作の指示を行うものである。メモリコントローラ200は、メモリコントローラ0210と、メモリコントローラ1220と、コマンド調停部230とを備える。なお、メモリコントローラ200は、特許請求の範囲に記載の集積回路の一例である。メモリコントローラ0210およびメモリコントローラ1220は、バスマスタ180から供給されるアクセス要求に基づいて、メモリ0160およびメモリ1170に関する動作を指示するコマンドを生成するものである。メモリコントローラ0210は、信号線181を介して供給されるメモリ0210へのアクセス要求に基づいてコマンドを生成し、その生成したコマンドを、コマンド発行要求信号に含めて、信号線211を介してコマンド調停部230に供給する。また、メモリコントローラ1220は、信号線182を介して供給されるメモリ1170へのアクセス要求に基づいてコマンドを生成し、その生成したコマンドを、コマンド発行要求信号に含めて、信号線221を介してコマンド調停部230に供給する。また、メモリコントローラ0210およびメモリコントローラ1220は、コマンド発行要求信号をコマンド調停部230に供給した場合には、次のコマンドの生成を一時待機状態にする。そして、コマンド調停部230からコマンド発行終了信号が供給された場合には、その一時待機状態を解除して、次のコマンドの発行の制御タイミング待ちおよび発行を開始する。コマンド調停部230は、メモリコントローラ0210およびメモリコントローラ1220から供給されるコマンド発行要求信号に基づいて、メモリ0160およびメモリ1170に対してコマンドを発行するものである。このコマンド調停部230は、コマンド発行要求信号に基づいてコマンドを発行した場合には、コマンドが発行されたことを通知する信号コマンド発行終了信号を、そのコマンド発行要求信号を生成したメモリコントローラに供給する。すなわち、メモリコントローラ0210が発行したコマンド発行要求信号に基づいてコマンドを発行した場合には、コマンド発行終了信号を信号線231を介してメモリコントローラ0210に供給する。また、メモリコントローラ1220が発行したコマンド発行要求信号に基づいてコマンドを発行した場合には、コマンド発行終了信号を信号線232を介してメモリコントローラ1220に供給する。また、コマンド調停部230は、メモリ0160に信号線234を介してチップセレクトCS:ChipSelect信号を供給し、メモリ1170に信号線235を介してチップセレクト信号を供給する。このチップセレクト信号とコマンドとの組み合わせにより、メモリ0160およびメモリ1170は、信号線233を介して供給されたコマンドが自分に対する命令であるのか否かを判断する。例えば、コマンド調停部230は、メモリ0160のコマンドを発行する場合には、信号線234のチップセレクト信号を選択状態オンとし、信号線235のチップセレクト信号を未選択状態オフとして、コマンドを発行する。また、メモリ1170のコマンドを発行する場合には、信号線234のチップセレクト信号をオフとし、信号線235のチップセレクト信号をオンとする。また、コマンド調停部230は、メモリコントローラ0210およびメモリコントローラ1220の双方から同じタイミングでコマンド発行要求信号を受けとった場合には、優先度に基づいて、何れかのコマンドを発行する。そして、コマンド調停部230は、優先度が高いコマンドに係るコマンド発行要求信号を生成したメモリコントローラにコマンド発行終了信号を供給し、次のコマンドの発行の制御を開始させる。また、コマンド調停部230は、次のタイミングメモリクロックの次のサイクルで、優先度が低いコマンド発行要求信号に係るコマンドを発行する。そして、コマンド調停部230は、優先度が低いコマンドに係るコマンド発行要求信号を生成したメモリコントローラにコマンド発行終了信号を供給し、次のコマンドの発行の制御を開始させる。なお、優先度に基づくコマンドの発行については、図2を参照して詳細に説明する。このように、コマンド調停部230は、複数のメモリに対するバスマスタ180からのアクセス要求が出力された場合に、それらのアクセス要求に応じたコマンドがコマンド信号線信号線233において重複して発行されないようにコマンド制御を行う。また、信号線212および222は、バスマスタ180からのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスであり、複数のメモリ毎に独立して接続される。なお、信号線212および222は、特許請求の範囲に記載のデータバスの一例である。また、信号線234、235は、複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であり、複数のメモリ毎に独立して接続される。なお、信号線212および222は、特許請求の範囲に記載の選択信号線の一例である。また、信号線233は、アクセス要求に応じたコマンドを複数のメモリのうち、そのアクセス要求に係るメモリに発行するためのコマンド信号線であり、複数のメモリとの間で共有して接続される。なお、信号線233は、特許請求の範囲に記載のコマンド信号線の一例である。また、メモリコントローラ200において、データバスおよび選択信号線の何れかを介して出力される信号を含む所定信号以外の信号を出力するための信号線例えば、図4aに示すカテゴリBは、複数のメモリとの間で共有して接続される。[コマンド調停部によるコマンド発行例]図2は、本技術の第1の実施の形態におけるコマンド調停部230によるコマンド発行例を示すタイミングチャートである。ここでは、横軸をメモリクロックを示す軸として、コマンド調停部230から信号線233を介して各メモリメモリ0160およびメモリ1170に供給されるコマンドCMDCoMmanDが示されている。また、ここでは、信号線212を介してメモリ0160とやり取りされるデータDATA0と、信号線222を介してメモリ1170とやり取りされるデータDATA1とが示されている。同図では、時間1において、メモリコントローラ0210と、メモリコントローラ1220との双方からコマンド発行要求信号が生成されることを想定する。また、情報処理装置100では、tRCDが3であり、CLCasLatencyが3.5であり、バースト長は8であることを想定する。ここで、tRCDは、アクティベイトコマンドACT:ACTivatecommandから同じバンクのリードコマンドRD:ReaDcommand/ライトコマンドWR:WRightcommandまでの最小間隔をメモリクロックのサイクル数でカウントした値である。また、CLは、リードコマンド/ライトコマンドから実際にデータが読み書きされるまでの最小間隔をメモリクロックのサイクル数でカウントした値である。また、同図では、メモリコントローラ0210およびメモリコントローラ1220のうち、メモリコントローラ0210のコマンド発行要求信号の優先度が高い場合を想定する。なお、同図において示すコマンドACT図面上では、スペースの都合上ACと記す、RDに付されている番号0または1は、チップセレクト信号によるチップメモリ0およびメモリ1の選択を示している。この番号は、0がメモリ0160に対応し、1がメモリ1170に対応する。ここで、コマンド調停部230によるコマンド発行の一例を、同図を参照して説明する。まず、時間0において、バスマスタ180からメモリアクセス要求を同じタイミングで受けとったメモリコントローラ0210およびメモリコントローラ1220は、コマンド発行要求信号をコマンド調停部230に供給する。そして、時間1において、コマンド調停部230は、受けとった2つのコマンド発行要求信号のうちからメモリコントローラ0210のコマンド発行要求信号を優先させ、メモリ0160に対するコマンドAC0を発行する。また、コマンドAC0の発行とともに、コマンド調停部230は、メモリコントローラ0210にコマンド発行終了信号を供給し、コマンドAC0の発行が終了したことを通知する。時間2において、コマンド調停部230は、時間1において受けとった2つのコマンド発行要求信号のうち、まだコマンドを発行していないメモリコントローラ1220のコマンド発行要求信号に基づいて、コマンドAC1を発行する。そして、コマンド調停部230は、メモリコントローラ1220にコマンド発行終了信号を供給し、コマンドAC1の発行が終了したことを通知する。時間4において、メモリコントローラ0210は、アクティベイトコマンドAC0のコマンド発行終了信号が供給されてから3サイクルtRCDが経過したため、リードコマンドRDを含むコマンド発行要求信号を生成する。そして、メモリコントローラ0210は、生成したコマンド発行要求信号を、コマンド調停部230に供給する。なお、メモリコントローラ1220は、アクティベイトコマンドAC1のコマンド発行終了信号が供給されてから3サイクルtRCDがまだ経過していないため、何もしない。この時間4において、メモリコントローラ0210からコマンド発行要求信号が供給されたコマンド調停部230は、他にコマンド発行要求信号がないため、即座に、メモリ0160に対するリードコマンドRD0を発行する。そして、コマンド調停部230は、メモリコントローラ0210にコマンド発行終了信号を供給する。時間5では、メモリコントローラ1220は、アクティベイトコマンドAC1のコマンド発行終了信号が供給されてから3サイクルtRCDが経過したため、リードコマンドRDを含むコマンド発行要求信号を生成する。そして、メモリコントローラ1220は、生成したコマンド発行要求信号を、コマンド調停部230に供給する。また、コマンド調停部230では、メモリコントローラ1220から供給されたコマンド発行要求信号に基づいて、メモリ1170に対するリードコマンドRD1を発行するとともに、メモリコントローラ1220にコマンド発行終了信号を供給する。そして、時間7の半サイクル経過時時間7.5に、リードコマンドRD0の発行から3.5サイクルCLが経過して待ち時間が終了したメモリ0160において、読み出されたデータの転送が開始する。そして、この時間7.5から4サイクルバースト長が経過するまで時間11.5まで、メモリ0160から読み出されたデータが、信号線212を介してメモリコントローラ0210に転送される。なお、同図では、その転送対象となるデータをD0乃至D7で示す。続いて、時間8の半サイクル経過時時間8.5に、リードコマンドRD1の発行から3.5サイクルCLが経過したメモリ1170において、読み出されたデータの転送が開始する。そして、この時間8.5から4サイクルバースト長が経過するまで時間12.5まで、メモリ1170から読み出されたデータが、信号線222を介してメモリコントローラ1220に転送される。なお、同図では、その転送対象となるデータをD0乃至D7で示す。このように、コマンド調停部230によって、信号線233を介して各メモリに供給されるコマンドが調停されるため、コマンドを送信する信号線が複数のメモリで共有されている場合においても、適切にコマンドを送信することができる。また、コマンド要求信号が同時に供給された場合には、一方のコマンドが僅かに遅れる同図では1サイクルが、データの転送が僅かに遅れるだけで誤動作などは生じないため、効率良くデータを転送することができる。すなわち、コマンドを送信する信号線同図では、信号線233を2つのメモリで共有させて信号線の数を減らすことができるとともに、データを転送する線を別々にする同図では信号線212、222ことで、データを効率良く転送することができる。[メモリコントローラとメモリとの間の接続例]図3は、本技術の第1の実施の形態におけるメモリコントローラ200と各メモリとの間の接続と、他のメモリコントローラにおける接続とを模式的に示す図である。同図aには、1つのメモリメモリ0892が接続されるメモリコントローラメモリコントローラ891が示されている。そして、メモリコントローラ891と、メモリ0892との間には、3本の信号線信号線897乃至899が示されている。信号線899は、チップ本技術ではメモリの制御単位のオンオフに関する信号の信号線の接続をまとめて模式的に示す線である。この信号線899には、チップセレクトCS:ChipSelect信号の信号線およびクロックイネーブルCKE:ClockEnable信号の信号線などが含まれる。信号線898は、コマンドCMDを供給する信号線の接続をまとめて模式的に示す線である。なお、コマンドCMDを供給する信号線は、アドレス信号の信号線、バンクアドレスBA:BankAddress信号の信号線などのメモリの動作を制御するためのコマンドに関与する信号の信号線が含まれる。また、A信号やBA信号の信号線の他に、ロウアドレスストローブRAS:RowAddressStrobe信号、カラムアドレスストローブCAS:ColumnAddressStrobe信号、ライトイネーブルWE:WriteEnable信号の信号線などが含まれる。信号線897は、データDQの転送に係る信号の信号線の接続をまとめて模式的に示す線である。この信号線897には、データ信号線、データマスクDM:DataMask信号の信号線、データストローブ信号の信号線などが含まれる。同図aに示すように、メモリコントローラ891とメモリ0892との間には、メモリの制御に必要な信号線がそれぞれ独立して接続される。同図bには、1つのメモリコントローラメモリコントローラ811に2つのメモリメモリ0812およびメモリ1813が独立して接続されるメモリ制御装置方式1が示されている。なお、同図bにおける信号線819および816は同図aの信号線899に対応し、信号線818および815は信号線898に対応し、信号線817および814は信号線897に対応する。同図bに示すように、2つのメモリに信号線が完全に独立して接続される場合には、2つのメモリを完全に独立して制御できるため、高速なデータ転送理論帯域が2倍を実現することができる。しかしながら、信号線の数が2倍になるためピン数も2倍になり、ピン配置の増加によるチップ面積の肥大などを引き起こす。すなわち、方式1は、省スペースを目指したり、コスト削減を目指す場合には適さない方式である。同図cには、1つのメモリコントローラメモリコントローラ821と2つのメモリメモリ0822およびメモリ1823とを、データに関する信号線以外の線は共有されるように接続するメモリ制御装置方式2が示されている。なお、同図cでは、各信号線を、同図aにおいて示した文字CS,CKEと、CMDと、DQでのみ示し、符号を省略する。この方式2のメモリ制御装置は、2つのメモリを1系統のビット幅の広いメモリとして扱う方法である。データに関する信号線だけを独立に用意するため、方式1と比較して、ピン数を減少させることができる。さらに、2つのメモリにまったく同じ動作をさせるため、1回のメモリ動作リード/ライトで扱うデータ量が2倍になる。しかしながら、1回のメモリ動作で扱うデータ量が2倍になるが、まったく同じ動作であるために、2つのメモリにおける同じアドレスのデータの読み書きしか行うことができない。また、複数の不連続なアドレスからの読み出しが必要なランダムアクセスを行う場合には、2倍となったデータを一時的に保持するための大きなバッファが必要となる。すなわち、方式1と比較して、2倍の大きさのシステム側のバッファが必要となる。このように、方式2では、システム側に回路変更が必要なため、全体の規模が増加する要因となる。なお、このバッファの増加は、1回のアクセス読み書きにおけるデータ転送量を、1つのメモリの場合と同じにするバースト長を半分にして1つのメモリからの1回の転送量を半分にすることにより回避できる。しかしながら、この場合には、コマンドの数の増加やコマンド間の待ち時間の増加を引き起こし、理論帯域は2倍でも、実効帯域は2倍にはいかないメモリアクセス効率の低下を引き起こす。すなわち、メモリアクセス効率の低下を引き起こさないためには、システム側の回路変更が必要となる。同図dには、1つのメモリコントローラメモリコントローラ831と2つのメモリメモリ0832およびメモリ1833との接続を、チップのオンオフの信号線以外の線を共有させるメモリ制御装置方式3が示されている。この方式3のメモリ制御装置で共有させるチップのオンオフの信号線は、数が少ないため、方式2よりもピン数の増加を抑制することができる。しかしながら、データ線が共有されてしまうため、2つのメモリからのデータの読み書きが重複しないようにする必要があり、帯域を増やすことができない。すなわち、方式3は、メモリの容量を増加させるとともに、1データ当たりの待ち時間を減少1つのメモリの場合と比較して、時間当たりのコマンド数を多くできるさせることができるが、帯域を増やしたい場合には採用することができない。同図eには、本技術の第1の実施の情報処理装置100が示されている。情報処理装置100では、コマンドCMDに関する信号線のみが2つのメモリ間で共有される。メモリコントローラ200が図1および図2において説明したようにメモリを制御することにより、ピン数を少なくするとともに、帯域を増加させることを実現している。次に、図3において説明した方式1乃至3と、本技術の第1の実施の形態との違いについて、表にまとめて図4で示す。[比較例]図4は、本技術の第1の実施の形態における情報処理装置100と方式1乃至3との比較例を簡略化して示す図である。図4aには、情報処理装置100における各信号線をカテゴリ毎に分類した場合におけるカテゴリおよび信号線の関係を示す。例えば、カテゴリAには、CS、CKEが属し、カテゴリBには、A、BA、RAS、CAS、WEが属し、カテゴリCには、DQ、DM、DQSDataStrobeデータストローブ信号が属するものとする。図4bには、情報処理装置100と方式1乃至3との比較例を表形式で簡略化して示す。図4bでは、1つのメモリが接続されているメモリコントローラを基準とした場合における比較結果を簡略化して示す。また、図4bに示すA乃至Cは、図4aに示すカテゴリカテゴリA乃至Cに対応する。次に、方式と本技術の第1の実施の形態との間の違いについて、方式1のタイミングチャートと本技術の第1の実施の形態のタイミングチャートとを比較して、図5を参照にして説明する。[コマンドに関する信号線の共有による効果例]図5は、本技術の第1の実施の形態におけるメモリコントローラ200によるコマンド発行と、方式1のメモリコントローラ811によるコマンド発行例とを示すタイミングチャートである。なお、同図では、メモリコントローラがメモリアクセス要求を受けとるタイミング、tRCD、CL、およびバースト長などの条件は、図2と同じ条件であることとする。また、各信号線の符号は、図1および図3に示す信号線の符号に対応させて示す。図5aには、方式1のメモリコントローラ811によるコマンド発行の一例を示すタイミングチャートが示されている。このタイミングチャートには、信号線818図3参照を介してメモリ0812に対して供給されるコマンドCMD0と、信号線817を介してメモリ0812とやり取りされるデータDATA0とが示されている。また、このタイミングチャートには、信号線815を介してメモリ1813に対して供給されるコマンドCMD1と、信号線814を介してメモリ1813とやり取りされるデータDATA1とが示されている。まず、時間0において、メモリ0812に対するメモリアクセス要求およびメモリ1813に対するメモリアクセス要求をメモリコントローラ811が同時に受け取った場合を想定する。この場合には、メモリコントローラ811は、メモリ0812およびメモリ1813に対するコマンドを生成する。そして、時間1において、メモリコントローラ811は、信号線818を介してメモリ0812に対するコマンドAC0を発行するとともに、信号線815を介してメモリ1813に対するコマンドAC1を発行する。そして、時間4において、メモリコントローラ811は、コマンドAC0のコマンドを発行してから3サイクルtRCDが経過したため、信号線818を介してリードコマンドRD0をメモリ0812に対して発行する。また、メモリコントローラ811は、コマンドAC1のコマンドを発行してから3サイクルtRCDが経過したため、信号線815を介してリードコマンドRD1をメモリ1813に対して発行する。そして、時間7の半サイクル経過時時間7.5に、リードコマンドRD0の発行から3.5サイクルCLが経過して待ち時間が終了したメモリ0812において、読み出されたデータの転送が開始する。また、時間7.5には、リードコマンドRD1の発行から3.5サイクルCLが経過して待ち時間が終了したメモリ1813において、読み出されたデータの転送が開始する。そして、この時間7.5から4サイクルバースト長が経過するまで時間11.5まで、メモリ0812から読み出されたデータが信号線818を介してメモリコントローラ811に転送される。同様に、時間7.5から時間11.5まで、メモリ1813から読み出されたデータが信号線814を介してメモリコントローラ811に転送される。なお、同図では、その転送対象となるデータをD0乃至D7で示す。図5bには、本技術の第1の実施の形態におけるメモリコントローラ200によるコマンド発行の一例を示すタイミングチャートが示されている。なお、このタイミングチャートは、図2において示したものと同様のものであるため、ここでの説明を省略する。同図aおよびbに示すように、本技術の第1の実施では、従来技術1と比較して、優先度が低いコマンドが発行されたメモリからのデータ転送DATA1が、コマンドを遅らせたサイクルの時間同図bでは1サイクルだけ遅れる。しかしながら、コマンドCMDに関する信号線を共有させることによりピン数を削除することができるとともに、専用のデータ線により同時にデータを転送させることにより帯域を増加させることができる。[情報処理装置の動作例]次に、本技術の第1の実施の形態における情報処理装置100の動作について図面を参照して説明する。図6は、本技術の第1の実施の形態における情報処理装置100によってコマンドが発行される際の情報処理手順例を示すフローチャートである。同図では、コマンド調停部230によるコマンドの発行に着目して、コマンド調停部230の動作について説明する。また、コマンド調停部230によるコマンドの調停方法には種々の方法が考えられるため、同図ではメモリ0160に対するコマンドの優先度が常に高い場合の情報処理手順例を示す。まず、メモリコントローラ0210からコマンド発行要求信号を受けとったか否かが、コマンド調停部230により判断されるステップS901。そして、メモリコントローラ0210からコマンド発行要求信号を受けとったと判断された場合にはステップS901、このコマンド発行要求信号に基づくコマンドが発行されステップS902、情報処理の動作を終了する。また、このコマンドの発行とともに、コマンド発行終了信号が、メモリコントローラ0210に供給される。一方、メモリコントローラ0210からコマンド発行要求信号を受けとっていないと判断された場合には、ステップS901、メモリコントローラ1220からコマンド発行要求信号を受けとったか否かが判断されるステップS903。そして、メモリコントローラ1220からコマンド発行要求信号を受けとっていないと判断された場合にはステップS903、コマンドを何も発行しないで、情報処理の動作を終了する。一方、メモリコントローラ1220からコマンド発行要求信号を受けとったと判断された場合にはステップS903、このコマンド発行要求信号に基づくコマンドが発行されステップS904、情報処理の動作を終了する。また、このコマンドの発行とともに、コマンド発行終了信号が、メモリコントローラ1220に供給される。なお、ステップS901およびステップS903は、特許請求の範囲に記載の制御手順の一例である。また、ステップS902およびステップS904は、特許請求の範囲に記載の発行手順の一例である。このように、コマンド調停部230は、アクセス要求に係る複数のメモリのうち1つのメモリ以外の他のメモリに対するコマンドを順次遅延させることにより、コマンド制御を行う。これにより、そのアクセス要求に係る複数のメモリとの間でデータバス信号線212、222を介して行われるデータのやり取りを行う期間の一部を重複させる。また、コマンド調停部230は、バスマスタ180から複数のメモリに対するアクセス要求が同時に発行された場合には、それらの各メモリの優先度に基づいて、それらのアクセス要求に応じたコマンドの発行順序を決定し、この決定された発行順序に従ってコマンドを順次発行させる。この場合には、例えば、複数のメモリのそれぞれに設定されている優先度に基づいてコマンドの発行順序を決定することができる。このように、本技術の第1の実施の形態では、コマンドを供給するための信号線を共有化するため、信号線やチップのピン数等の増加を抑制することができる。また、データをやり取りするための信号線については、独立して接続するため、必要なメモリ帯域を確保することができる。例えば、LSILargeScaleIntegrationのピン数を抑えることができる。また、基板の配線を容易にすることができるため、配線層を減らすことができる。さらに、信号線を減らすことができるため、I/OInputOutputに起因する電力を削減することができる。また、メモリコントローラ側の制御回路変更を少なくすることができるまた、情報処理装置100のシステム側のバッファ容量やランダムアクセス性能などを変更する必要がないため、製造コストを削減することができる。<2.第2の実施の形態>本技術の第1の実施の形態では、コマンドの調停方法として、メモリ0160に対するコマンドメモリコントローラ0210のコマンド発行要求信号を常に優先させる優先度が常に高い場合の例について説明した。なお、コマンドの調停方法には種々の方法が考えられる。そこで、別の調停方法として、コマンドの発行を優先させるメモリをラウンドロビンさせて調停する例を、第2の実施の形態として、図7を参照して説明する。本技術の第2の実施の形態のコマンド調停部は、2つのメモリコントローラ0および1のうちどちらのメモリコントローラのコマンド発行要求信号を優先させるかを示す値優先状態情報を保持している。そして、コマンド調停部は、コマンドを発行するとともにこの優先状態情報を更新し、優先順位をラウンドロビンさせる。なお、本技術の第2の実施の形態の情報処理装置では、コマンド調停部がコマンドの発行を優先させるメモリをラウンドロビンさせる以外は、本技術の第1の実施の形態と同様である。そのため、本技術の第2の実施の形態の情報処理装置の構成図およびタイミングチャートについては、図1および図2を参照して説明を省略し、情報処理装置の動作例についてのみ説明する。[情報処理装置の動作例]図7は、本技術の第2の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。なお、同図では、図6と同様に、コマンド調停部によるコマンドの発行に着目して、コマンド調停部の動作について説明する。また、情報処理装置における各構成については、図1と同様であるため、ここでは図1の符号を用いて説明する。まず、メモリコントローラ0210からコマンド発行要求信号を受けとったか否かが、コマンド調停部230により判断されるステップS921。そして、メモリコントローラ0210からコマンド発行要求信号を受けとっていないと判断された場合にはステップS921、メモリコントローラ1220からコマンド発行要求信号を受けとったか否かが判断されるステップS922。そして、メモリコントローラ1220からコマンド発行要求信号を受けとっていないと判断された場合にはステップS922、コマンドを何も発行しないで、情報処理の動作を終了する。一方、メモリコントローラ1220からコマンド発行要求信号を受けとったと判断された場合にはステップS922、メモリコントローラ1220からのコマンド発行要求信号に基づくコマンドが発行されるステップS923。また、このコマンドの発行とともに、コマンド発行終了信号が、メモリコントローラ1220に供給される。続いて、優先状態情報が更新されてメモリコントローラ0210が優先状態に設定ラウンドロビンされステップS924、情報処理の動作を終了する。なお、メモリコントローラ0210からコマンド発行要求信号を受けたと判断された場合にはステップS921、メモリコントローラ1220からコマンド発行要求信号を受けとったか否か2つの要求が同時か否かが判断されるステップS925。そして、メモリコントローラ1220からコマンド発行要求信号を受けとっていないメモリコントローラ0210のみと判断された場合にはステップS925、ステップS927に進む。一方、メモリコントローラ1220からコマンド発行要求信号を受けた2つの要求が同時と判断された場合にはステップS925、優先状態情報に基づいて、メモリコントローラ0210が優先状態であるか否かが判断されるステップS926。ここで、メモリコントローラ0210が優先状態でないと判断された場合にはステップS926、ステップS923に進む。なお、メモリコントローラ0210が優先状態であると判断された場合にはステップS926、メモリコントローラ0210からのコマンド発行要求信号に基づくコマンドが発行されるステップS927。また、このコマンドの発行とともに、コマンド発行終了信号が、メモリコントローラ0210に供給される。続いて、優先状態情報が更新されてメモリコントローラ1220が優先状態に設定ラウンドロビンされステップS928、情報処理の動作を終了する。このように、コマンド調停部230は、ラウンドロビン方式により、複数のメモリの優先度を決定する。また、本技術の第2の実施の形態によれば、複数のメモリについての優先度を順次変更することができる。<3.第3の実施の形態>本技術の第1および第2の実施の形態において説明したコマンドの調停方法では、メモリごとメモリコントローラごとに優先度を設定する例について説明したが、この他にも種々のコマンドの調停方法が考えられる。例えば、バスマスタから供給されるメモリアクセス要求ごとに優先度を設定し、この優先度に基づいてコマンドの発行の順序を決定する方法なども考えられる。そこで、メモリアクセス要求により読み書きされるデータの用途に応じて優先度優先順位を設定して、その優先度に応じてコマンドを発行させる例を、第3の実施の形態として、図8を参照して説明する。なお、本技術の第3の実施の形態の情報処理装置では、バスマスタがデータのリード/ライトを優先的に行わせたいメモリアクセス要求には、比較的高い優先度が設定される。一方、その他のアクセス要求遅延させて処理しても問題がないメモリアクセス要求には、比較的低い優先度が設定される。そして、メモリコントローラにおいては、メモリコントローラ0およびメモリコントローラ1は、供給されたメモリアクセス要求に基づくコマンド発行要求信号をコマンド調停部に供給する際に、コマンド発行要求信号に優先度を付して供給する。そして、コマンド調停部は、コマンド発行要求信号が双方から同時に供給された場合に、コマンド発行要求信号とともに供給された優先度に基づいて優先するコマンドを判断し、コマンドを発行する。例えば、画像処理や表示系の出力など一定時間に一定転送量を確保しないと破綻する処理に用いられるデータのメモリアクセス要求には、比較的高い優先度が設定される。一方、ユーザーインターフェイス関連の処理やネットワークやメディアへのデータ転送など処理に用いられるデータのメモリアクセス要求には、比較的低い優先度が設定される。この処理優先度が比較的低く設定される処理は、例えば、転送速度を速くした場合には装置としての性能が向上するものの後回しにしても処理に破綻などが発生しない処理である。なお、本技術の第3の実施の形態の情報処理装置は、メモリアクセス要求ごとに優先度が設定されて、この優先度に基づいてコマンド調停部がコマンドを調停すること以外は、本技術の第1の実施の形態と同様である。そのため、本技術の第3の実施の形態の情報処理装置の構成図およびタイミングチャートについては、図1および図2を参照して説明を省略し、情報処理装置の動作例についてのみ説明する。[情報処理装置の動作例]図8は、本技術の第3の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。なお、同図では、図6と同様に、コマンド調停部によるコマンドの発行に着目して、コマンド調停部の動作について説明する。また、情報処理装置における各構成については、図1と同様であるため、ここでは図1の符号を用いて説明する。まず、メモリコントローラ0210およびメモリコントローラ1220の双方から同時にコマンド発行要求信号を受けとったか否かが、コマンド調停部230により判断されるステップS911。そして、双方からコマンド発行要求信号を受けていないと判断された場合にはステップS911、メモリコントローラ0210およびメモリコントローラ1220のどちらかからコマンド発行要求信号を受けとったか否かが判断されるステップS912。この際に、どちらからもコマンド発行要求信号を受けとっていないと判断された場合にはステップS912、何もコマンドを発行せずに、情報処理の動作を終了する。一方、どちらかからコマンド発行要求信号を受けとったと判断された場合にはステップS912、受けとったコマンド発行要求信号に基づいてコマンドが発行されステップS913、情報処理の動作を終了する。また、このコマンドの発行とともに、コマンド発行終了信号がコマンド発行要求信号を供給したメモリコントローラに供給される。なお、双方から同時にコマンド発行要求信号を受けとったと判断された場合にはステップS911、双方のコマンド発行要求信号に付与されている優先度が比較されるステップS914。すなわち、メモリコントローラ1220のコマンド発行要求信号に付与されている優先度よりも、メモリコントローラ0210のコマンド発行要求信号に付与されている優先度の方が優先度が高いか否かが判断されるステップS914。そして、メモリコントローラ0210のコマンド発行要求信号の優先度のほうが高くないと判断された場合にはステップS914、双方のコマンド発行要求信号に付与されている優先度が同じであるか比較されるステップS914。すなわち、メモリコントローラ0210のコマンド発行要求信号の優先度と、メモリコントローラ1220のコマンド発行要求信号の優先度とが同じであるか否かが判断されるステップS915。この際に、双方のコマンド発行要求信号の優先度が同じでないと判断された場合にはステップS915、メモリコントローラ1220のコマンド発行要求信号に基づいてコマンドが発行されステップS916、情報処理の動作を終了する。また、このコマンドの発行とともに、コマンド発行終了信号がメモリコントローラ1220に供給される。なお、メモリコントローラ0210のコマンド発行要求信号の優先度と、メモリコントローラ1220のコマンド発行要求信号の優先度とが同じであると判断された場合にはステップS915、ステップS917に進む。一方、メモリコントローラ0210のコマンド発行要求信号の優先度のほうが高いと判断された場合にはステップS914、メモリコントローラ0210のコマンド発行要求信号に基づいてコマンドが発行されるステップS917。また、このコマンドの発行とともに、コマンド発行終了信号がメモリコントローラ1220に供給され、、情報処理の動作を終了する。このように、本技術の第3の実施の形態によれば、メモリアクセス要求の優先度に基づいて、各メモリへのコマンドの発行の優先度を適切に決定することができる。なお、図8では、データ処理の内容に基づいて優先度が決定される場合について説明したが、これに限定されるものではない。例えば、バスマスタが複数ある場合には、バスマスタの種類や属性に応じて優先度が決定されるようにしてもよい。このように、バスマスタから複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には、それらのアクセス要求が発行されたバスマスタの優先度に基づいてコマンドの発行順序が決定される。すなわち、コマンド調停部230は、それらのアクセス要求が発行されたバスマスタの優先度に基づいて、それらのアクセス要求に応じたコマンドの発行順序を決定し、その決定された発行順序に従ってコマンドを順次発行させる。また、図8では、優先度が同じ場合にはメモリコントローラ0210のコマンド発行要求を優先させたが、これに限定されるものではなく、例えば、ラウンドロビン方式により選択する場合なども考えられる。<4.第4の実施の形態>本技術の第4の実施の形態では、コマンドに優先度を付けてコマンド調停を行う場合を説明する。なお、所定のコマンドの組み合わせにおいては、ラウンドロビン方式によりコマンド調停を行うことを想定して説明する。なお、情報処理装置における各構成については、図1と同様であるため、図1を参照してここでの説明を省略する。[コマンド発行例]図9は、本技術の第4の実施の形態における情報処理装置のコマンド調停部において、コマンド発行要求信号を同時に受けとった場合のコマンドの発行例を示す図である。この図9において示す表には、横軸にメモリコントローラ0のコマンド発行要求信号のコマンドを示し、縦軸にメモリコントローラ1のコマンド発行要求信号のコマンドを示す。コマンドとして、ACTアクティベイト、RD/WRリード/ライト、PREプリチャージ、REFリフレッシュの4つのコマンドを示す。そして、表の各セルには、横軸に示すメモリコントローラ0のコマンドのコマンド発行要求信号と、縦軸に示すメモリコントローラ1のコマンドのコマンド発行要求信号とを同時に受けとった場合におけるコマンド調停部の動作を示す。コマンドの名前が記載されているセルは、優先して発行されるコマンドを示す。また、ラウンドロビンと記載されているセルは、優先して発行するコマンドがラウンドロビン方式により決定される場合を示す。なお、同時発行と記載されているセルは、メモリ0およびメモリ1の双方に対して発行される場合メモリ識別情報を両方を示す値にするを示す。このように、コマンド発行要求信号に含まれるコマンドに基づいて優先度を決定し、コマンドが同じ場合にはラウンドロビン方式により優先度を決定するようなコマンドの調停方法も考えられる。なお、アドレスが不要なリフレッシュREFコマンドに関しては、メモリ識別情報を両方のメモリを示す値にすることにより、同時に発行することができる。このように、バスマスタから複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には、それらのアクセス要求の優先度に基づいてコマンドの発行順序が決定される。すなわち、コマンド調停部230は、それらのアクセス要求の優先度に基づいて、それらのアクセス要求に応じたコマンドの発行順序を決定し、その決定された発行順序に従ってコマンドを順次発行させる。このように、本技術の第4の実施の形態によれば、メモリアクセス要求の優先度に基づいて、各メモリへのコマンドの発行の優先度を適切に決定することができる。<5.第5の実施の形態>本技術の第5の実施の形態では、メモリコントローラ0とメモリコントローラ1との間における優先度を、優先度を特定するためのクロックを用いて決定する例について、図10および図11を参照して説明する。[メモリ制御装置の構成例]図10は、本技術の第5の実施の形態における情報処理装置100の構成例を示すブロック図である。なお、同図の情報処理装置100は、図1において示したメモリコントローラ200に代えて、メモリコントローラ300を備える。図10では、メモリコントローラ200とメモリコントローラ300との違いに着目して説明する。メモリコントローラ300は、メモリコントローラ0310と、メモリコントローラ1320と、コマンドセレクタ330とを備える。このメモリコントローラ300には、メモリコントローラ200と比較して、コマンド発行終了信号の信号線図1の信号線231および232が省かれている。また、メモリコントローラ300には、優先度を特定するためのクロックコマンド選択信号を供給するための信号線信号線301が備えられている。この信号線301は、メモリコントローラ0310、メモリコントローラ1320、および、コマンドセレクタ330に接続される。なお、信号線311、312、321、322、333は、図1の信号線211、212、221、222、233に対応する。コマンドセレクタ330は、信号線301を介して供給されるコマンド選択信号がメモリ0のコマンドの発行可能を示している場合には、メモリコントローラ0310から供給されたコマンド発行要求信号に基づいてコマンドを発行する。また、コマンドセレクタ330は、信号線301を介して供給されるコマンド選択信号がメモリ1のコマンドの発行可能を示している場合には、メモリコントローラ1320から供給されたコマンド発行要求信号に基づいて、コマンドを発行する。すなわち、コマンドセレクタ330は、コマンド発行要求信号が両方から供給されている場合には、コマンド選択信号が示しているメモリ1のコマンドの方が優先度が高いと判断し、このコマンドを発行する。なお、本技術の第5の実施の形態では、コマンド選択信号に基づいてコマンドセレクタ330が発行するコマンドを調停する例について説明するが、別の方法も考えられる。この方法は、メモリコントローラ0310およびメモリコントローラ1320が、コマンド選択信号が自分を示す値であるタイミングに、コマンド発行要求信号をコマンドセレクタ330に供給する方法第5の実施の形態の第2方法である。そしてコマンドセレクタ330は、供給されたコマンド発行要求信号に基づくコマンドを、メモリクロックに乗せて信号線333を介してメモリ0160およびメモリ1170に順次供給する。次に、コマンドセレクタ330がコマンド選択信号に基づいてコマンドを発行する場合におけるコマンド発行例を図11を参照して説明する。[コマンドセレクタによるコマンド発行例]図11は、本技術の第5の実施の形態におけるコマンドセレクタ330によるコマンド発行例を示すタイミングチャートである。同図では、CMD、DATA0、DATA1に加えて、信号線301のコマンド選択信号と、メモリコントローラ0のコマンドの発行可能時間CMD0発行可能時間とが示されている。信号線301のコマンド選択信号は、CMD0発行可能時間に示すように、信号レベルが低ローでメモリ0のコマンドが出力可能となることを示し、信号レベルが高ハイでメモリ1のコマンドが出力可能となることを示す信号である。このコマンド選択信号のレベルが低いサイクルで、コマンドセレクタ330は、メモリコントローラ0310のコマンド発行要求信号に基づいてコマンドを発行する。同様に、コマンド選択信号のレベルが高いサイクルで、コマンドセレクタ330は、メモリコントローラ1320のコマンド発行要求信号に基づいてコマンドを発行する。なお、tRCD、CLなどのコマンド間隔待ち時間を偶数に設定しておくことにより、コマンド間隔が偶数となり、コマンドの発行タイミングが重ならなくなるコマンド選択信号の遷移待ちを無駄にしなくてよくなる。ここで、図11において示すタイミングチャートについて簡単に説明する。なお、同図に示す例では、tRCDが4であり、CLが2.5であり、バースト長は8に設定される。まず、時間0において、バスマスタ180からメモリアクセス要求を同じタイミングで受けとったメモリコントローラ0210およびメモリコントローラ1220は、コマンド発行要求信号をコマンド調停部230に供給する。時間1において、コマンド選択信号の信号レベルはハイに遷移する。そして、コマンドセレクタ330は、コマンド選択信号がメモリ1のコマンドの発行を示しているため、受けとった2つのコマンド発行要求信号のうちから、メモリコントローラ1320のコマンド発行要求信号に基づくコマンドAC1を発行する。時間2において、コマンド選択信号の信号レベルはローに遷移する。そして、コマンドセレクタ330は、コマンド選択信号の信号レベルがメモリ0のコマンドの発行を示していることから、時間1において受けとったメモリコントローラ0210のコマンド発行要求信号に基づくコマンドAC0を発行する。このような、コマンドの発行制御がリードコマンドの時にも行われる。そして、時間8.5から時間12.5において、メモリ1170から読み出されたデータが、信号線322を介してメモリコントローラ1320に転送される。また、時間9.5から時間13.5において、メモリ0160から読み出されたデータが、信号線312を介してメモリコントローラ0310に転送される。なお、図10において示した第5の実施の形態の第2方法では、次のようになる。メモリコントローラ0310はコマンド選択信号のレベルがハイでコマンド発行要求信号を出力し、メモリコントローラ1320はコマンド選択信号のレベルがローでコマンド発行要求信号を出力する。まず、時間0において、メモリコントローラ0310およびメモリコントローラ1320は、バスマスタ180からメモリアクセス要求を同じタイミングで受けとる。この時間0において、コマンド選択信号の信号レベルはローであるため、メモリコントローラ1320がコマンド発行要求信号を出力する。なお、メモリコントローラ0310は、コマンド選択信号の信号レベルが自分の出力タイミングを示していないハイでないため、コマンド発行要求信号の発行を待機状態とする。時間1において、コマンドセレクタ330は、受けとったメモリコントローラ1320のコマンド発行要求信号に基づくコマンドAC1を発行する。また、メモリコントローラ0310は、コマンド選択信号の信号レベルハイが自分の出力タイミングを示しているため、コマンド発行要求信号を出力する。時間2において、コマンドセレクタ330は、受けとったメモリコントローラ0310のコマンド発行要求信号に基づくコマンドAC0を発行する。[情報処理装置の動作例]次に、本技術の第5の実施の形態における情報処理装置100の動作について図面を参照して説明する。なお、コマンド選択信号に基づいてコマンドセレクタ330が発行するコマンドを調停する例については、コマンドセレクタ330がコマンド選択信号の信号レベルに合うコマンドを発行するのみであるため、ここでの説明を省略する。そこで、図12では、図10および図11において示した第5の実施の形態の第2方法における情報処理装置100の動作について図面を参照して説明する。図12は、本技術の第5の実施の形態の第2方法によってコマンドが発行される際の情報処理手順例を示すフローチャートである。なお、同図では、メモリコントローラ0310およびメモリコントローラ1320のどちらか一方における動作について説明する。なお、この動作は、コマンド選択信号の信号レベルが異なること以外は、メモリコントローラ0310およびメモリコントローラ1320において共通の動作である。また、説明の便宜上、メモリコントローラ0310における動作を想定して説明する。まず、発行するコマンドがあるか否かが、メモリコントローラ0310によって判断されるステップS931。そして、発行する予定のコマンドがないと判断された場合にはステップS931、情報処理の動作を終了する。一方、発行するコマンドがあると判断された場合にはステップS931、コマンド選択信号が自分を指している信号レベルがハイか否かが判断されるステップS933。そして、コマンド選択信号が自分を指していると判断された場合にはステップS933、コマンド発行要求信号コマンドをコマンドセレクタ330に供給しステップS935、情報処理の動作を終了する。なお、コマンド選択信号が自分を指していないと判断された場合にはステップS933、その判断したサイクルにおいてはコマンド発行要求信号を供給しないで、1クロック待機した後次のサイクルでコマンド発行要求信号を供給するステップS934。このステップS934の後に、情報処理の動作を終了する。このように、本技術の第5の実施の形態によれば、コマンド選択信号を用いて、各メモリへのコマンドの発行の優先度を適切に決定することができる。<6.第6の実施の形態>本技術の第6の実施の形態では、本技術の第5の実施の形態において示したコマンド選択信号によるコマンドの優先度の決定に加えて、メモリコントローラにおける各構成をメモリクロックの半分のクロックで動作させる例について説明する。[メモリ制御装置の構成例]図13は、本技術の第6の実施の形態における情報処理装置100の構成例を示すブロック図である。なお、同図の情報処理装置100は、図10において示したメモリコントローラ300に代えて、メモリコントローラ400を備える。図13では、メモリコントローラ300とメモリコントローラ400との違いに着目して説明する。メモリコントローラ400は、メモリコントローラ0410と、メモリコントローラ1420と、コマンドセレクタクロック乗換部430とを備える。なお、このメモリコントローラ400における信号線401、412、411、421、422、433、434、435は、図10における信号線301、311、312、321、322、333,334、335にそれぞれ対応する。また、このメモリコントローラ400には、メモリクロックの半分の周波数のクロック半速クロックの信号線信号線403が、メモリコントローラ0410と、メモリコントローラ1420とに接続される。また、図13には、図1および図10において図示を省略したメモリクロック信号の信号線信号線402が示されている。メモリコントローラ0410およびメモリコントローラ1420は、この第6の実施の形態においては、メモリクロックの半分の周波数半速クロックで動作する。すなわち、このメモリコントローラ0410およびメモリコントローラ1420は、メモリクロックで2サイクルの期間半速クロックで1サイクルごとにコマンド発行要求信号をコマンドセレクタクロック乗換部430に供給する。コマンドセレクタクロック乗換部430は、複数のコマンド発行要求信号が供給された場合には、コマンド選択信号に基づいて優先させるコマンドを決定し、そのコマンドをメモリクロックに乗せて信号線433を介して発行するものである。このコマンドセレクタクロック乗換部430は、図10において示したコマンドセレクタ330と同様に、コマンド選択信号に基づいて優先させるコマンドを決定する。また、コマンド発行要求信号がメモリクロックで2サイクルの期間ごとに供給されるため、コマンドの周波数をメモリクロックに乗せ換えてメモリクロックで1サイクルの信号に変換して、メモリ0160およびメモリ1170に発行する。[コマンドセレクタクロック乗換部によるコマンド発行例]図14は、本技術の第6の実施の形態におけるコマンドセレクタクロック乗換部430によるコマンド発行例を示すタイミングチャートである。同図では、CMD、DATA0、DATA1、コマンド選択信号、CMD0発行可能時間に加えて、信号線403半速クロックと、メモリコントローラ0のコマンドの発行可能時間CMD0発行可能時間とが示されている。なお、本技術の第6の実施の形態における各条件コマンドセレクタクロック乗換部430によるコマンド選択信号に基づくコマンドの発行の条件、tRCD、CLなどは、図11において示したタイミングチャートと同じであることとする。ここでは、半速クロックに基づくメモリコントローラ0410およびメモリコントローラ1420の動作に着目して説明する。メモリクロックの時間0および1のタイミングにおいて、メモリコントローラ0410およびメモリコントローラ1420は、バスマスタ180からメモリアクセス要求を同じタイミングで受けとる。そして、メモリコントローラ0410およびメモリコントローラ1420は、受けとったメモリアクセス要求に基づいて生成したコマンド発行要求信号を、コマンドセレクタクロック乗換部430に供給する。なお、メモリクロック時間1において、コマンドセレクタクロック乗換部430は、何もコマンド発行要求信号を受けとっていないため、コマンドを何も発行しない。メモリクロック時間2において、コマンド選択信号の信号レベルはローに遷移する。そして、コマンドセレクタクロック乗換部430は、コマンド選択信号の信号レベルがメモリ0のコマンドの発行を示しているため、受けとった2つのコマンド発行要求信号のうちから、メモリコントローラ0410のコマンド発行要求信号を選択する。そして、コマンドセレクタクロック乗換部430は、メモリコントローラ0410のコマンド発行要求信号に基づくコマンドAC0を発行する。メモリクロック時間3において、コマンド選択信号の信号レベルはハイに遷移する。そして、コマンド選択信号の信号レベルがメモリ1のコマンドの発行を示している。このため、コマンドセレクタクロック乗換部430は、メモリクロック時間2において受けとったメモリコントローラ1420のコマンド発行要求信号に基づくコマンドAC1を発行する。メモリクロック時間4および5のタイミングでは、メモリコントローラ0410およびメモリコントローラ1420のACTコマンドのコマンド発行要求信号の発行からメモリクロックで4サイクル半速クロックで2が経過する。このことから、メモリコントローラ0410およびメモリコントローラ1420は、tRCDが示す待ち時間が経過したと判断する。そして、この時間4および5のタイミングにおいて、メモリコントローラ0410およびメモリコントローラ1420の双方は、RDコマンドのコマンド発行要求信号を発行する。メモリクロック時間6では、コマンド選択信号の信号レベルがローに遷移する。このことから、コマンドセレクタクロック乗換部430は、受けとった2つのコマンド発行要求信号のうちから、メモリコントローラ0410のコマンド発行要求信号に基づくコマンドRD0を発行する。メモリクロック時間7では、コマンド選択信号の信号レベルがハイに遷移する。このことから、コマンドセレクタクロック乗換部430は、メモリクロック時間6において受けとったメモリコントローラ1420のコマンド発行要求信号に基づくコマンドRD0を発行する。そして、時間9の半サイクル経過時時間9.5に、リードコマンドRD0の発行から2.5サイクルCLが経過して待ち時間が終了したメモリ0160において、読み出されたデータの転送が開始する。そして、この時間9.5から4サイクルバースト長が経過するまで時間13.5まで、メモリ0160から読み出されたデータが、信号線412を介してメモリコントローラ0410に転送される。なお、同図では、その転送対象となるデータをD0乃至D7で示す。続いて、時間10の半サイクル経過時時間10.5に、リードコマンドRD1の発行から2.5サイクルCLが経過したメモリ1170において、読み出されたデータの転送が開始する。そして、この時間10.5から4サイクルバースト長が経過するまで時間14.5まで、メモリ1170から読み出されたデータが、信号線422を介してメモリコントローラ1420に転送される。なお、同図では、その転送対象となるデータをD0乃至D7で示す。このように、本技術の第6の実施の形態によれば、半速クロックを用いて、各メモリへのコマンドの発行の優先度を適切に決定することができる。<7.第7の実施の形態>本技術の第6の実施の形態では、メモリコントローラ0およびメモリコントローラ1に共通の半速クロックを供給したが、逆相のクロックを供給するようにしてもよい。そこで、本技術の第7の実施の形態では、本技術の第6の実施の形態に逆相の半速クロックを追加した例について説明する。[コマンドセレクタクロック乗換部によるコマンド発行例]図15は、本技術の第7の実施の形態におけるコマンドセレクタクロック乗換部によるコマンド発行例を示すタイミングチャートである。なお、同図では、図13において示したメモリコントローラ0410およびメモリコントローラ1420に、それぞれ異なる半速クロックが供給されることとする。なお、メモリコントローラ0410に供給される半速クロックと、メモリコントローラ1420に供給される半速クロックとは、逆相の関係にあることとする。図15には、図14において示した信号線403の半速クロックに代えて、メモリコントローラ0410に供給される半速クロック半速クロック0と、メモリコントローラ1420に供給される半速クロック半速クロック1とが示されている。同図に示すように、メモリコントローラ0410の半速クロックと逆相の半速クロックをメモリコントローラ1420に供給する場合においても、各メモリへのコマンドの発行の優先度を適切に決定することができる。<8.第8の実施の形態>本技術の第1乃至第7の実施の形態では、説明の便宜上、コマンドに関する信号線が共有されるメモリが2つの場合を想定して説明した。しかしながら、上述したように、3以上のメモリについても適用可能である。このように、メモリの数を増やした場合には、メモリの増加に応じて、削減されるピン数メモリ全体におけるピン数が増加する。そこで、本技術の第8の実施の形態では、3つのメモリにおいてコマンドに関する信号線が共有される場合を説明する。[メモリ制御装置の構成例]図16は、本技術の第8の実施の形態における情報処理装置100の構成例を示すブロック図である。なお、本技術の第8の実施の形態の情報処理装置100は、図1において示した情報処理装置100に、第3のメモリメモリ2580を加えたものである。また、メモリコントローラ500は、図1において示したメモリコントローラ200に、メモリ2580のコマンド発行要求信号を供給するメモリコントローラ2560を加えたものである。また、コマンド調停部230は、2また3のコマンド発行要求信号について調停する。なお、この調停については、2のコマンド発行要求信号の調停方法を適宜適用することができる。なお、図17では、2また3のコマンド発行要求信号の調停方法の一例を示す。第3のメモリメモリ2580と、このメモリのコマンド発行要求信号を供給するメモリコントローラメモリコントローラ2560が加えられた以外は図1と略同様である。[情報処理装置の動作例]図17は、本技術の第8の実施の形態における情報処理装置によってコマンドが発行される際の情報処理手順例を示すフローチャートである。図17において示す情報処理手順は、図6において示した情報処理手順の変形例であり、第3のメモリメモリ2580に対するコマンドの発行に関する手順が追加された点が異なる。また、この点以外については、図6と同一であるため、図6と共通する部分については、図6と同一の符号を付してここでの説明を省略する。メモリコントローラ1220からコマンド発行要求信号を受けとっていないと判断した後にステップS903、メモリコントローラ2560からコマンド発行要求信号を受けとったか否かが、コマンド調停部230により判断されるステップS955。そして、メモリコントローラ2560からコマンド発行要求信号を受けとっていないと判断された場合にはステップS955、コマンドを何も発行しないで、情報処理の動作を終了する。一方、メモリコントローラ2560からコマンド発行要求信号を受けとったと判断された場合にはステップS955、このコマンド発行要求信号に基づくコマンドが発行されステップS956、情報処理の動作を終了する。また、このコマンドの発行とともに、メモリコントローラ2560にコマンド発行終了信号が供給される。本技術の第8の実施の形態に示すように、3以上のメモリについてもメモリ制御を適切に行うことができる。このように、本技術の実施の形態によれば、複数のメモリのそれぞれに専用のデータ線を設け、コマンドに係る信号線は複数のメモリで共有させることにより、信号線やチップのピン数等の増加を抑制して必要なメモリ帯域を確保することができる。特に、データ線の本数が少ない場合例えば、16bitには、信号線の総数におけるコマンドに関する信号線の割合が高いため、コマンドに関する信号線の削除の効果が大きくなる。なお、本技術の実施の形態では、複数のメモリとして、物理的に異なるメモリを想定したが、これに限定されるものではなく、メモリマクロやメモリパッケージなどにおいても実施することができる。なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、CDCompactDisc、MDMiniDisc、DVDDigitalVersatileDisk、メモリカード、ブルーレイディスクBlurayDisc登録商標等を用いることができる。なお、本技術は以下のような構成もとることができる。1バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスであって前記複数のメモリ毎に独立して接続されるデータバスと、前記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって前記複数のメモリ毎に独立して接続される選択信号線と、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって前記複数のメモリとの間で共有して接続されるコマンド信号線と、前記複数のメモリのうちの少なくとも2つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部とを具備するメモリ制御装置。2前記制御部は、前記アクセス要求に係る複数のメモリのうち1つのメモリ以外の他のメモリに対する前記コマンドを順次遅延させることにより前記コマンド制御を行い、当該アクセス要求に係る複数のメモリとの間で前記データバスを介して行われるデータのやり取りを行う期間の一部を重複させる前記1に記載のメモリ制御装置。3前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該各メモリの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる前記1に記載のメモリ制御装置。4前記制御部は、前記優先度としてラウンドロビン方式により前記複数のメモリの優先度を決定する前記3に記載のメモリ制御装置。5前記制御部は、前記優先度として前記複数のメモリのそれぞれに設定されている優先度に基づいて前記コマンドの発行順序を決定する前記3に記載のメモリ制御装置。6前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求の優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる前記1から5のいずれかに記載のメモリ制御装置。7前記制御部は、前記バスマスタから前記複数のメモリのうちの少なくとも2つのメモリに対するアクセス要求が同時に発行された場合には当該アクセス要求が発行されたバスマスタの優先度に基づいて当該アクセス要求に応じたコマンドの発行順序を決定して当該決定された発行順序に従って当該コマンドを順次発行させる前記1から6のいずれかに記載のメモリ制御装置。8前記データバスおよび前記選択信号線の何れかを介して出力される信号を含む所定信号以外の信号を出力するための信号線は、前記複数のメモリとの間で共有して接続される前記1から7のいずれかに1記載のメモリ制御装置。9バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスが前記複数のメモリ毎に独立して接続され、前記複数のメモリのうちの何れかを選択するための選択信号を出力する選択信号線が前記複数のメモリ毎に独立して接続され、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線が前記複数のメモリとの間で共有して接続され、前記複数のメモリのうちの少なくとも2つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御回路を具備する集積回路。10複数のメモリへのアクセス要求を行い、前記複数のメモリに保持されているデータを用いたデータ処理を行うバスマスタと、前記バスマスタからのアクセス要求に基づいて前記複数のメモリとの間でデータのやり取りを行うためのデータバスであって前記複数のメモリ毎に独立して接続されるデータバスと、前記複数のメモリのうちの対象メモリを選択するための選択信号を出力する選択信号線であって前記複数のメモリ毎に独立して接続される選択信号線と、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線であって前記複数のメモリとの間で共有して接続されるコマンド信号線と、前記複数のメモリのうちの少なくとも2つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御部とを具備する情報処理装置。11バスマスタからのアクセス要求に基づいて複数のメモリとの間でデータのやり取りを行うためのデータバスが前記複数のメモリ毎に独立して接続され、前記複数のメモリのうちの何れかを選択するための選択信号を出力する選択信号線が前記複数のメモリ毎に独立して接続され、前記アクセス要求に応じたコマンドを前記複数のメモリのうちの当該アクセス要求に係るメモリに発行するためのコマンド信号線が前記複数のメモリとの間で共有して接続されている制御部が、前記複数のメモリのうちの少なくとも2つのメモリに対する前記バスマスタからのアクセス要求が出力された場合に当該アクセス要求に応じたコマンドが前記コマンド信号線において重複して発行されないようにコマンド制御を行う制御手順と、前記コマンド制御に基づいて前記アクセス要求に応じたコマンドを前記メモリに発行する発行手順とを具備するメモリ制御方法。"