"シェーディング補正に使用される基準データを整数データとして取得する基準データ取得部と、前記基準データ取得部により取得された前記基準データよりビット長の短い短ビット長データを、前記基準データから生成する短ビット長データ生成部と、前記短ビット長データを記憶するメモリーとを備え、前記短ビット長データ生成部は、前記基準データの値からオフセットデータの値を減算して得られる値を有する前記短ビット長データを生成し、前記オフセットデータの値は、前記基準データ取得部により取得される前記基準データの予測最小値より低い所定の値であること、を特徴とする画像読取装置。前記メモリーから前記短ビット長データを読み出し、前記短ビット長データおよび前記オフセットデータに基づいて、画像データに対してシェーディング補正を行うシェーディング補正部をさらに備えることを特徴とする請求項1記載の画像読取装置。前記シェーディング補正部は、前記短ビット長データの値に前記オフセットデータの値を加算して前記基準データの値を復元し、その基準データの値を使用してシェーディング補正を行うことを特徴とする請求項2記載の画像読取装置。前記短ビット長データ生成部、前記メモリーおよび前記シェーディング補正部は、単一のICチップ内に設けられ、前記オフセットデータは、前記ICチップとは別の不揮発性メモリーに記憶されており、前記不揮発性メモリーから前記ICチップ内の前記短ビット長データ生成部および前記シェーディング補正部に供給されること、を特徴とする請求項2または請求項3記載の画像読取装置。前記基準データの予測最小値は、前記基準データ取得部により取得される前記基準データの値の予測範囲の下限値であって、その予測範囲は、前記基準データの目標値を含む所定の幅の範囲であることを特徴とする請求項1から請求項4のうちのいずれか1項記載の画像読取装置。前記短ビット長データのビット長は、前記基準データ取得部により取得される前記基準データの値の予測範囲および前記オフセットデータの値に応じて設定されることを特徴とする請求項1から請求項5のうちのいずれか1項記載の画像読取装置。前記基準データは、白基準データおよび/または黒基準データであることを特徴とする請求項1から請求項6のうちのいずれか1項記載の画像読取装置。上述の特許文献2に記載の技術では、白基準データおよび黒基準データのための記憶領域のサイズが小さくなるものの、数値を表現しているビットが省略されるため、シェーディング補正の精度が低下してしまう。また、上述の特許文献2に記載の技術では、白基準データおよび黒基準データの取扱に実数演算が要求されるため、特に、演算能力の低い機種では、シェーディング補正の所要時間が長くなってしまう。本発明は、上記の問題に鑑みてなされたものであり、精度を低下させることなく適切な時間でシェーディング補正を実行可能としつつ、基準データのための記憶領域のサイズが小さくて済む画像読取装置を得ることを目的とする。上記の課題を解決するために、本発明では以下のようにした。本発明に係る画像読取装置は、シェーディング補正に使用される基準データを整数データとして取得する基準データ取得部と、基準データ取得部により取得された基準データよりビット長の短い短ビット長データをその基準データから生成する短ビット長データ生成部と、その短ビット長データを記憶するメモリーとを備える。そして、短ビット長データ生成部は、基準データの値からオフセットデータの値を減算して得られる値を有する短ビット長データを生成する。そのオフセットデータの値は、基準データ取得部により取得される基準データの予測最小値より低い所定の値である。これにより、整数データを使用しているので精度を低下させることなく適切な時間でシェーディング補正が実行可能であるとともに、基準データのための記憶領域のサイズが、短ビット長データのサイズだけあればよく、小さくて済む。また、本発明に係る画像読取装置は、上記の画像読取装置に加え、次のようにしてもよい。この場合、画像読取装置は、メモリーから短ビット長データを読み出し、短ビット長データおよびオフセットデータに基づいて、画像データに対してシェーディング補正を行うシェーディング補正部をさらに備える。また、本発明に係る画像読取装置は、上記の画像読取装置のいずれかに加え、次のようにしてもよい。この場合、シェーディング補正部は、短ビット長データの値にオフセットデータの値を加算して基準データの値を復元し、その基準データの値を使用してシェーディング補正を行う。また、本発明に係る画像読取装置は、上記の画像読取装置のいずれかに加え、次のようにしてもよい。この場合、上述の、短ビット長データ生成部、メモリーおよびシェーディング補正部は、単一のICチップ内に設けられる。一方、オフセットデータは、ICチップとは別の不揮発性メモリーに記憶されており、その不揮発性メモリーからICチップ内の短ビット長データ生成部およびシェーディング補正部に供給される。これにより、オフセットデータをICチップ内に記憶しないため、短ビット長データ生成部、メモリーおよびシェーディング補正部が設けられるICチップの回路規模を小さくすることができる。また、本発明に係る画像読取装置は、上記の画像読取装置のいずれかに加え、次のようにしてもよい。この場合、上述の基準データの予測最小値は、基準データ取得部により取得される基準データの値の予測範囲の下限値であって、その予測範囲は、基準データの目標値を含む所定の幅の範囲である。これにより、オフセットデータの値より低い値を有する基準データが発生しにくくなる。また、本発明に係る画像読取装置は、上記の画像読取装置のいずれかに加え、次のようにしてもよい。この場合、短ビット長データのビット長は、基準データ取得部により取得される基準データの値の予測範囲およびオフセットデータの値に応じて設定される。また、本発明に係る画像読取装置は、上記の画像読取装置のいずれかに加え、次のようにしてもよい。この場合、上述の基準データは、白基準データおよび/または黒基準データである。本発明によれば、画像読取装置において、精度を低下させることなく適切な時間でシェーディング補正を実行可能としつつ、基準データのための記憶領域のサイズが小さくて済む。以下、図に基づいて本発明の実施の形態を説明する。図1は、本発明の実施の形態に係る画像読取装置の内部構成を示す側面図である。図1に示す画像読取装置は、スキャナー、複写機、複合機などといった装置である。図1において、コンタクトガラス1は、当該画像読取装置本体の上面に設置され、画像読取時に原稿を載置される。また、キャリッジ2は、図示せぬ駆動源によって副走査方向に移動可能に設置されている。キャリッジ2は、光源11とミラー12とを有する。光源11は、主走査方向に沿って配置され、例えば配列された複数の発光ダイオードで光を出射する。光源11から出射された光は、キャリッジ2の位置に応じて、コンタクトガラス1上に載置された原稿、後述の白基準パッチ6などで反射する。ミラー12は、原稿、後述の白基準パッチ6などからの反射光を反射する。また、キャリッジ3は、図示せぬ駆動源によってキャリッジ2とともに副走査方向に移動可能に設置されている。キャリッジ3は、ミラー13,14を有する。ミラー13,14は、キャリッジ2のミラー12からの光を2度反射して副走査方向に沿って出射する。結像レンズ4は、ミラー14からの光をイメージセンサー5に結像させる。イメージセンサー5は、主走査方向に配列された所定の画素数の受光素子を有する一次元イメージセンサーであり、ラインごとに、その画素数の画素についての受光量に対応する電気信号を出力する。イメージセンサー5としては、例えば、CCDChargeCoupledDeviceが使用される。白基準パッチ6は、装置内部の天面に配置され、白色の基準データを取得するために使用される板状の部材である。原稿カバー7は、コンタクトガラス1に面接触可能で回動自在に設置されている略平板状の部材であって、原稿をコンタクトガラス1に密着させるとともに、画像読取時に環境光がコンタクトガラス1から装置内部へ入射することを防ぐ。図2は、図1に示す画像読取装置の電気的構成を示すブロック図である。図2において、コントローラー21は、装置内部の図示せぬ駆動源の制御、演算処理などを行う回路である。コントローラー21は、図示せぬ駆動源を制御してキャリッジ2,3を移動させ、イメージセンサー5からの出力に基づいて、シェーディング補正用の基準データ黒基準データおよび白基準データの取得などを行うとともに、画像読取時には画像データの取得、シェーディング補正などを行う。なお、イメージセンサー5の出力は、アナログ信号であるので、図示せぬA/Dコンバーターなどでデジタル信号に変換され、デジタル信号としてコントローラー21に入力される。コントローラー21は、不揮発性メモリー31、プロセッサー32、およびASICApplicationSpecificIntegratedCircuit33を有する。不揮発性メモリー31は、EEPROMElectricallyErasableProgrammableReadOnlyMemoryなどであって、コントローラー21の動作を記述した制御プログラムや各種データの他、オフセットデータ41を記憶している。オフセットデータ41は、黒基準のオフセット値と、白基準のオフセット値とを有する。オフセットデータ41は、基準データを短ビット長データに変換する際に使用されるデータである。プロセッサー32は、CPUCentralProcessingUnitなどであって、制御プログラムに従って、ASIC33に各種処理を実行させる。ASIC33は、イメージセンサー5の出力値から得られる画像データに対してシェーディング補正などの処理を行う画像処理回路である。ASIC33は、単一のICチップである。ASIC33は、基準データ取得部51、短ビット長データ生成部52、白基準メモリー53、黒基準メモリー54、およびシェーディング補正部55を有する。基準データ取得部51は、イメージセンサー5の出力値から、シェーディング補正に使用される基準データを整数データとして取得する。この実施の形態では、基準データ取得部51は、その基準データとして黒基準データおよび白基準データを取得する。黒基準データおよび白基準データのビット長は、シェーディング補正に要求される精度に応じて決定される。短ビット長データ生成部52は、基準データ取得部51により取得された基準データよりビット長の短い短ビット長データをその基準データから生成する。具体的には、短ビット長データ生成部52は、基準データの値からオフセットデータの値を減算して得られる値を有する短ビット長データを生成する。そのオフセットデータ41の値は、基準データ取得部により取得される基準データの予測最小値より低い所定の値である。なお、基準データの予測最小値は、基準データ取得部51により取得される基準データの値の予測範囲の下限値であって、その予測範囲は、基準データの目標値を含む所定の幅の範囲である。その幅は、例えば、実験等により求められる、目標値からの誤差の標準偏差に基づいて決定される。また、短ビット長データのビット長は、基準データ取得部51により取得される基準データの値の予測範囲およびオフセットデータ41の値に応じて設定される。例えば、オフセットデータ41の値が31であり、予測範囲の上限値が50である場合、予測範囲の上限値とオフセットデータ41の値との差は19となる。このため、短ビット長データが値19を表現可能とするために、短ビット長データのビット長は5ビットとされる。白基準メモリー53は、白基準データから得られる短ビット長データを記憶するメモリーである。したがって、白基準メモリー53の記憶領域は、イメージセンサー5から得られる1ライン分の画素数に、白基準データから得られる短ビット長データのビット長を乗じたビット数のサイズを有していればよく、イメージセンサー5から得られる1ライン分の画素数分の白基準データをそのまま記憶するために必要な記憶領域より狭くて済む。黒基準メモリー54は、黒基準データから得られる短ビット長データを記憶するメモリーである。したがって、黒基準メモリー54の記憶領域は、イメージセンサー5から得られる1ライン分の画素数に、黒基準データから得られる短ビット長データのビット長を乗じたビット数のサイズを有していればよく、イメージセンサー5から得られる1ライン分の画素数分の黒基準データをそのまま記憶するために必要な記憶領域より狭くて済む。この実施の形態では、白基準メモリー53および黒基準メモリー54として、例えばSRAMStaticRandomAccessMemoryが使用される。シェーディング補正部55は、白基準メモリー53および黒基準メモリー54からそれぞれ短ビット長データを読み出し、それらの短ビット長データおよびオフセットデータに基づいて、原稿画像の読み取り時にイメージセンサー5の出力から得られる画像データに対してシェーディング補正を行う。具体的には、シェーディング補正部55は、短ビット長データの値にオフセットデータの値を加算して基準データの値を復元し、その基準データの値を使用してシェーディング補正を行う。次に、上記画像読取装置の動作について説明する。まず、白基準データおよび黒基準データを短ビット長データとして記憶する処理について説明する。図3は、図1および図2に示す画像読取装置において、白基準データおよび黒基準データを短ビット長データとして記憶する処理について説明するフローチャートである。コントローラー21のASIC33は、プロセッサー32からの指令に従って、白基準データおよび黒基準データを短ビット長データとして記憶する処理を開始するステップS1。このとき、プロセッサー32は、不揮発性メモリー31からオフセットデータ41を読み出してASIC33に供給する。ASIC33では、まず、基準データ取得部51は、まず光源11をオフした状態でイメージセンサー5からの出力値から1ライン分の黒基準データを取得し、次に、キャリッジ2,3を白基準パッチ6の測定位置に配置し、光源11をオンした状態でイメージセンサー5からの出力値から1ライン分の白基準データを取得するステップS2。この白基準データおよび黒基準データは、ASIC33内の図示せぬRAMに一次的に記憶されるが、後述の短ビット長データが白基準メモリー53および黒基準メモリー54に記憶された後、そのRAMから消去される。なお、基準データ取得部51は、複数ライン分のイメージセンサー5からの出力値を各画素について平均し、その平均値から1ライン分の黒基準データを取得するようにしてもよい。同様に、基準データ取得部51は、複数ライン分のイメージセンサー5からの出力値を各画素について平均し、その平均値から1ライン分の白基準データを取得するようにしてもよい。次に、短ビット長データ生成部52は、基準データ取得部51により取得された黒基準データを短ビット長データに変換し、その短ビット長データを黒基準メモリー54に記憶するステップS3。また、短ビット長データ生成部52は、基準データ取得部51により取得された白基準データを短ビット長データに変換し、その短ビット長データを白基準メモリー53に記憶するステップS4。なお、ステップS3とステップS4の実行順序が逆でもよいし、並行して行ってもよい。具体的には、短ビット長データ生成部52は、1ライン内の各画素について、黒基準データにおけるその画素の画素値から、オフセットデータ41による黒基準のオフセット値を減算し、その演算結果を、黒基準の短ビット長データにおけるその画素の値とする。同様に、短ビット長データ生成部52は、1ライン内の各画素について、白基準データにおけるその画素の画素値から、オフセットデータ41による白基準のオフセット値を減算し、その演算結果を、白基準の短ビット長データにおけるその画素の値とする。例えば、黒基準データの目標値が45であって、基準データ取得部51により取得される黒基準データの値の予測範囲が40~50である場合、黒基準データは6ビットの整数データであり、黒基準のオフセット値が例えば31に設定される。その場合、黒基準のオフセット値はオフセットデータ41のうちの1バイトのデータとして不揮発性メモリー31に予め記憶される。この場合、オフセットデータ41の値が31であり、予測範囲の上限値が50であるので、予測範囲の上限値とオフセットデータ41の値との差は19となる。このため、黒基準の短ビット長データが値19を表現可能とするために、黒基準の短ビット長データのビット長は5ビットとされる。図4は、黒基準データの一例およびその黒基準データから得られる短ビット長データの一例を示す図である。イメージセンサー5の1ライン分の画素数が7500である場合、図4に示すように、黒基準データは、7500個の6ビット値からなり、短ビット長データは、7500個の5ビット値からなる。したがって、この場合、黒基準メモリー54に要求される記憶領域のサイズは、37500ビット=7500×5となり、黒基準データをそのまま記憶するために必要な記憶領域のサイズ45000ビットより狭くて済む。また、例えば、白基準データの目標値が900であって、基準データ取得部51により取得される白基準データの値の予測範囲が800~1000である場合、白基準データは10ビットの整数データであり、白基準のオフセット値が例えば511に設定される。その場合、白基準のオフセット値はオフセットデータ41のうちの2バイトのデータとして不揮発性メモリー31に予め記憶される。なお、白基準のオフセット値が256以上である場合、白基準のオフセット値は、16ビットデータとされ、その上位8ビットの値とその下位8ビットの値が2バイトのデータとして不揮発性メモリー31に記憶される。この場合、オフセットデータ41の値が511であり、予測範囲の上限値が1000であるので、予測範囲の上限値とオフセットデータ41の値との差は489となる。このため、白基準の短ビット長データが値489を表現可能とするために、白基準の短ビット長データのビット長は9ビットとされる。図5は、白基準データの一例およびその白基準データから得られる短ビット長データの一例を示す図である。イメージセンサー5の1ライン分の画素数が7500である場合、図5に示すように、白基準データは、7500個の10ビット値からなり、短ビット長データは、7500個の9ビット値からなる。したがって、この場合、白基準メモリー54に要求される記憶領域のサイズは、67500ビット=7500×9となり、白基準データをそのまま記憶するために必要な記憶領域のサイズ75000ビットより狭くて済む。次に、白基準メモリー53および黒基準メモリー54に記憶されている短ビット長データを使用するシェーディング補正処理について説明する。コントローラー21のプロセッサー32は、ユーザー操作によるスキャン命令を図示せぬ操作部から受け付けるか、図示せぬ通信装置により受信された図示せぬホスト装置からのスキャン命令を受け付けると、ASIC33に、基準データの更新を実行させた後、原稿読取動作を開始する。そのとき、ASIC33は、まず、上述のように、白基準データおよび黒基準データを取得し、それらの白基準データおよび黒基準データから得られる短ビット長データで、白基準メモリー53および黒基準メモリー54内の白基準データおよび黒基準データを更新する。その後、コントローラー21のASIC33は、原稿読取動作を開始し、キャリッジ2,3を副走査方向へ移動させつつ、各ラインの画像データをイメージセンサー5の出力に基づいて取得する。そして、シェーディング補正部55は、各ラインにおける各画素の値に対してシェーディング補正を行う。具体的には、シェーディング補正部55は、プロセッサー32から供給されたオフセットデータ41と、白基準メモリー53および黒基準メモリー54に記憶されている短ビット長データとを使用して、次式に従って、シェーディング補正を行う。補正後の画素値=[補正前の画素値-{黒基準の短ビット長データの値黒基準のオフセット値}]/[{白基準の短ビット長データの値白基準のオフセット値}-{黒基準の短ビット長データの値黒基準のオフセット値}]なお、ここで、黒基準の短ビット長データの値、白基準の短ビット長データの値、およびオフセット値は、シェーディング補正の対象となっている画素についての値である。以上のように、上記実施の形態によれば、基準データ取得部51は、シェーディング補正に使用される白基準データおよび黒基準データを整数データとして取得し、短ビット長データ生成部52は、その白基準データおよび黒基準データに比べそれぞれビット長の短い短ビット長データを生成し、白基準メモリー53および黒基準メモリー54にそれぞれ記憶する。短ビット長データ生成部52は、各基準データの値から各オフセット値を減算して得られる値を有する短ビット長データを生成する。各オフセット値は、基準データ取得部51により取得される各基準データの予測最小値より低い所定の値に設定される。これにより、整数データを使用しているので精度を低下させることなく適切な時間でシェーディング補正が実行可能であるとともに、基準データのための記憶領域のサイズが、短ビット長データのサイズだけあればよく、小さくて済む。なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。例えば、上記実施の形態において、オフセットデータ41の値より低い値を有する基準データが取得された場合、オフセットデータ41の値を、その基準データの値より低い値に更新し、更新後のオフセットデータ41で、基準データから短ビット長データを生成するようにしてもよい。また、上記実施の形態では、黒基準データおよび白基準データの取得を完了してから、黒基準データについての短ビット長データの生成および記憶、並びに白基準データについての短ビット長データの生成および記憶を行っているが、その代わりに、黒基準データおよび白基準データの一方を取得して、その基準データについての短ビット長データの生成および記憶を実行し、その基準データをASIC33内から消去した後に、他方の基準データについての短ビット長データの生成および記憶を実行するようにしてもよい。また、上記実施の形態では、黒基準データおよび白基準データの両方について、オフセットデータ41および短ビット長データとして記憶しているが、黒基準データおよび白基準データの一方のみを、オフセットデータ41および短ビット長データとして記憶するようにしてもよい。"