"バラクタ回路であって、第1~第4のバラクタを備え、前記第1のバラクタの第1のソース-ドレインノードは、第1の入力ノードに結合され、前記第2のバラクタの第2のソース-ドレインノードは、前記第1の入力ノードに結合され、前記第1のバラクタの第1のゲートノードは、第1の出力ノードに結合され、前記第2のバラクタの第2のゲートノードは、第2の出力ノードに結合され、前記第3のバラクタの第3のゲートノードは、第2の入力ノードに結合され、前記第4のバラクタの第4のゲートノードは、前記第2の入力ノードに結合され、前記第3のバラクタの第3のソース-ドレインノードは、前記第1の出力ノードに結合され、前記第4のバラクタの第4のソース-ドレインノードは、前記第2の出力ノードに結合される、バラクタ回路。前記第1~第4のバラクタは、蓄積モードMOSコンデンサである、請求項1に記載のバラクタ回路。前記第1および第2の入力ノードは、差動入力のための第1および第2の制御電圧をそれぞれ受けるために設けられ、前記第1および第2の出力ノードは、第1および第2の出力電圧をそれぞれ供給するために設けられる、請求項1または2に記載のバラクタ回路。前記第1および第2の出力電圧は、正弦波電圧であって、前記第1および第2の制御電圧は、DC電圧であって、前記第1および第2の出力電圧は、少なくとも約180度互いに位相がずれる、請求項3に記載のバラクタ回路。前記蓄積モードMOSコンデンサの各々は、前記第1~第4のソース-ドレインノードをそれぞれ与えるために互いに接続された、n型ソース領域およびn型ドレイン領域を有する、請求項2~4のいずれか一項に記載のバラクタ回路。前記第1~第4のバラクタの各々の前記n型ソース領域および前記n型ドレイン領域は、前記第1~第4のバラクタの各々にボディ領域を与えるn型ウェルの中に設けられる、請求項5に記載のバラクタ回路。前記バラクタ回路は、前記第1のゲートノードと、前記第2のゲートノードと、前記第3のソース-ドレインノードと、前記第4のソース-ドレインノードとに結合された抵抗ブリッジをさらに備え、前記抵抗ブリッジは、少なくとも一つのコモンモード電圧ノードを含み、前記バラクタ回路は、前記第1および第2の出力ノードのそれぞれにおける第1および第2の正弦波電圧から、前記少なくとも一つのコモンモード電圧ノードにおけるコモンモード電圧のDCデカップリングのために結合された複数のコンデンサをさらに備える、請求項1~6のいずれか一項に記載のバラクタ回路。前記抵抗ブリッジは、前記第1のゲートノードおよび前記第3のソース-ドレインノードの間で互いに結合された第1および第2の抵抗と、前記第2のゲートノードおよび前記第4のソース-ドレインノードの間で互いに結合された第3および第4の抵抗とをさらに含み、前記第1~第4の抵抗は、前記第1および第2のゲートノードと、前記第3および第4のソース-ドレインノードとの各々に前記コモンモード電圧を結合するために、前記コモンモード電圧ノードにおいて互いに接続され、前記複数のコンデンサは、前記第1の出力ノードおよび前記第1のゲートノードの間に結合された第1のコンデンサと、前記第2の出力ノードおよび前記第2のゲートノードの間に結合された第2のコンデンサと、前記第1の出力ノードおよび前記第3のソース-ドレインノードの間に結合された第3のコンデンサと、前記第2の出力ノードおよび前記第4のソース-ドレインノードの間に結合された第4のコンデンサとを含む、請求項7に記載のバラクタ回路。前記抵抗ブリッジは、前記第1および第2のゲートノードの間で、少なくとも一つのコモンモード電圧ノードのうちの第1のコモンモード電圧ノードにおいて互いに結合された第1および第2の抵抗と、前記第3および第4のソース-ドレインノードの間で、前記少なくとも一つのコモンモード電圧ノードのうちの第2のコモンモード電圧ノードにおいて互いに結合された第3および第4の抵抗とをさらに含み、前記第1および第2の抵抗は、前記第1および第2のコモンモード電圧ノードに接続された制御回路を介して、前記第3および第4の抵抗に結合され、前記制御回路は、電源およびグランドの間に結合された可変抵抗電圧分割器を有し、前記制御回路は、前記第1のコモンモード電圧ノードへの、前記電圧分割器の第1の電圧分割ノードの第1の分割電圧と、前記第2のコモンモード電圧ノードへの、前記電圧分割器の第2の電圧分割ノードの第2の電圧と、前記第2のコモンモード電圧ノードへの、前記電圧分割器の前記第1の電圧分圧ノードの前記第1の分割電圧と、前記第1のコモンモード電圧ノードへの、前記電圧分割器の前記第2の電圧分割ノードの前記第2の電圧とを選択的に結合するためのスイッチ回路をさらに有し、前記複数のコンデンサは、前記第1の出力ノードおよび前記第1のゲートノードの間に結合された第1のコンデンサと、前記第2の出力ノードおよび前記第2のゲートノードの間に結合された第2のコンデンサと、前記第1の出力ノードおよび前記第3のソース-ドレインノードの間に結合された第3のコンデンサと、前記第2の出力ノードおよび前記第4のソース-ドレインノードの間に結合された第4のコンデンサとを含む、請求項7に記載のバラクタ回路。前記バラクタ回路は、前記第1および第2の出力ノードにおいて、インダクタ回路と並列に結合され、前記第1および第2の出力ノードにおいて、前記バラクタ回路および前記インダクタ回路に結合される第1のクロスカップルトランジスタ対と、前記第1のクロスカップルトランジスタ対およびグランドの間に結合されるバイアストランジスタと、バイアス電圧を受けるために結合される前記バイアストランジスタのゲートとをさらに備える、請求項1~9のいずれか一項に記載のバラクタ回路。プログラム可能な電圧制御発振を供給するための方法であって、第1のバラクタ対に第1の制御電圧を供給するステップと、第2のバラクタ対に第2の制御電圧を供給するステップとを備え、前記第1の制御電圧は、第1の電圧範囲を有し、前記第2の制御電圧は、第2の電圧範囲を有し、前記第1および第2の電圧範囲は、高容量性ゲイン範囲のゲート-ソース間電圧範囲に関連し、前記第1および第2の制御電圧は、組み合わされて差動入力を与え、前記第1のバラクタ対を第1のモードで動作させるステップと、前記第2のバラクタ対を第2のモードで動作させるステップとをさらに備え、前記第1のモードおよび前記第2のモードは、相補的モードであって、前記相補的モードと組み合わされた前記差動入力は、組み合わされた前記第1および第2のバラクタ対に関連する前記高容量性ゲイン範囲を与え、前記差動入力に応答してプログラムされた周波数と、前記高容量性ゲイン範囲に応答してプログラム可能な周波数帯域とを有する、第1および第2の正弦波出力電圧を出力するステップをさらに備える、方法。前記第1および第2のバラクタ対に結合された抵抗ブリッジにコモンモード電圧を供給するステップと、半導体プロセスの違いに応じて前記ゲート-ソース間電圧範囲の中に、前記高容量性ゲイン範囲を移動するように、前記コモンモード電圧の電圧値を設定するステップと、前記第1および第2の正弦波出力電圧を出力するステップのために、前記第1および第2の正弦波出力電圧のACカップリングのための前記コモンモード電圧をDC電圧が分離するステップとをさらに備える、請求項11に記載の方法。前記コモンモード電圧を前記抵抗ブリッジに供給するステップは、第1および第2のコモンモード電圧部分を供給するために、供給電圧を分配するステップと、前記コモンモード電圧に関連するコモンモードレベルを再度中心に位置させるために、前記第1および第2のバラクタ対にそれぞれ結合された前記抵抗ブリッジの各コモンモード電圧ノードに、前記第1および第2のコモンモード電圧部分を前記コモンモード電圧として選択的に供給するステップとを含む、請求項12に記載の方法。VCOタンク回路は、振動を生成する回路として周知である。タンク回路のようなVCO回路はLCVCOとして知られる。LおよびCはそれぞれ、インダクタおよびコンデンサを示す。LCVCOにおけるタンクの静電容量Cは、固定静電容量と可変静電容量との組合せである。従来、可変静電容量はバラクタを含む。しかしながら、従来のバラクタ回路では静電容量の範囲が相対的に制限されている。また周知のように、CMOSプロセスはその時々によって変化する可能性があり、このため、静電容量-電圧C-V曲線はシフトし得る。従来、このようなプロセスシフトはバラクタ静電容量の使用可能な範囲を減少させる可能性があった。したがって、静電容量の広範囲においてプログラマブルなバラクタ回路を提供することは有益でありかつ望ましい。また、デバイス固有のC-V曲線特性を超えて、バラクタのC-V曲線のゲインを増強することは有益でありかつ望ましい。このようなバラクタ回路がプロセスの変化を小さくするように適応することができれば、さらに有益でありかつ望ましい。発明の概要1以上の実施の形態は、ICのためのバラクタ回路および電圧制御発振の方法に一般的に関連する。ある実施の形態はバラクタ回路に一般的に関する。この実施の形態では、バラクタ回路は、第1のバラクタと、第2のバラクタと、第3のバラクタと、第4のバラクタとを含む得る。第1のバラクタの第1のソース-ドレインノードおよび第2のバラクタの第2のソース-ドレインノードは、第1の入力ノードに結合され得る。第1のバラクタの第1のゲートノードは、第1の出力ノードに結合され得る。第2のバラクタの第2のゲートノードは、第2の出力ノードに結合され得る。第3のバラクタの第3のゲートノードおよび第4のバラクタの第4のゲートノードは、第2の入力ノードに結合され得る。第3のバラクタの第3のソース-ドレインノードは、第1の出力ノードに結合され得る。第4のバラクタの第4のソース-ドレインノードは、第2の出力ノードに結合され得る。本実施の形態において、第1のバラクタと、第2のバラクタと、第3のバラクタと、第4のバラクタとは、蓄積モードのMOSコンデンサであり得る。本実施の形態において、第1の入力ノードおよび第2の入力ノードはそれぞれ、差動入力のための第1の制御電圧および第2の制御電圧を受けるために設けられ得る。第1の出力ノードおよび第2の出力ノードはそれぞれ、第1の出力電圧および第2の出力電圧を供給するために設けられ得る。本実施の形態において、第1の出力電圧および第2の出力電圧は正弦波電圧であり得る。第1の制御電圧および第2の制御電圧はDC電圧であり得る。第1の出力電圧と第2の出力電圧とは、少なくとも約180度互いに位相がずれた電圧であり得る。複数の蓄積モードのMOSコンデンサの各々はn型のソース領域を有し得る。n型のドレイン領域は、第1のソース-ドレインノードと、第2のソース-ドレインノードと、第3のソース-ドレインノードと、第4のソース-ドレインノードとをそれぞれ与えるために互いに接続される。本実施の形態において、第1のバラクタと、第2のバラクタと、第3のバラクタと、第4のバラクタとの各々のn型ソース領域およびn型ドレイン領域は、n型ウェルの中に設けることができる。n型ウェルは、第1のバラクタと、第2のバラクタと、第3のバラクタと、第4のバラクタとの各々のボディ領域を与える。本実施の形態において、バラクタ回路は、第1のゲートノードと、第2のゲートノードと、第3のソース-ドレインノードと、第4のソース-ドレインノードとに結合された抵抗ブリッジをさらに備え得る。抵抗ブリッジは、少なくとも1つのコモンモード電圧ノードを含み得る。複数のコンデンサは、少なくとも1つのコモンモード電圧ノードにおいて、第1の出力ノードおよび第2の出力ノードのそれぞれにおける第1の正弦波電圧および第2の正弦波電圧からのコモンモード電圧のDCデカップリングのために結合され得る。本実施の形態において、抵抗ブリッジは第1の抵抗と、第2の抵抗と、第3の抵抗と、第4の抵抗とを含み得る。第1の抵抗および第2の抵抗は、第1のゲートノードおよび第3のソース-ドレインノードの間で互いに結合される。第3の抵抗および第4の抵抗は、第2のゲートノードおよび第4のソース-ドレインノードとの間で互いに結合される。第1の抵抗と、第2の抵抗と、第3の抵抗と、第4の抵抗とは、第1のゲートノードと、第2のゲートノードと、第3のソース-ドレインノードと、第4のソース-ドレインノードとの各々にコモンモード電圧を結合するために、コモンモード電圧ノードにおいて互いに接続される。複数のコンデンサは、第1のコンデンサと、第2のコンデンサと、第3のコンデンサと、第4のコンデンサとを含み得る。第1のコンデンサは、第1の出力ノードおよび第1のゲートノードの間に結合される。第2のコンデンサは、第2の出力ノードおよび第2のゲートノードの間に結合される。第3のコンデンサは、第1の出力ノードおよび第3のソース-ドレインノードの間に結合される。第4のコンデンサは、第2の出力ノードおよび第4のソース-ドレインノードの間に結合される。本実施の形態において、抵抗ブリッジは、第1の抵抗と、第2の抵抗と、第3の抵抗と、第4の抵抗とを含み得る。第1の抵抗および第2の抵抗は、第1のゲートノードおよび第2のゲートノードの間で、コモンモード電圧ノードのうちの少なくとも1つである第1のコモンモード電圧ノードにおいて互いに接続される。第3の抵抗および第4の抵抗は、第3のソース-ドレインノードおよび第4のソース-ドレインノードの間で、コモンモード電圧ノードのうちの少なくとも1つである第2のコモンモード電圧ノードにおいて互いに接続される。第1の抵抗および第2の抵抗は、制御回路を介して、第3の抵抗および第4の抵抗に結合される。制御回路は、第1のコモンモード電圧ノードおよび第2のコモンモード電圧ノードに接続される。制御回路は、供給電圧およびグランドの間に結合された可変抵抗電圧分割器を含み得る。制御回路は、以下を選択的に結合するためのスイッチ回路をさらに有し得る。電圧分割器の第1の電圧分割ノードの第1の分割電圧を、第1のコモンモード電圧ノードに結合する。電圧分割器の第2の電圧分割ノードの第2の電圧を、第2のコモンモード電圧ノードに結合する。電圧分割器の第1の電圧分割ノードの第1の分割電圧を、第2のコモンモード電圧ノードに結合する。電圧分割器の第2の電圧分割ノードの第2の電圧を、第1のコモンモード電圧ノードに結合する。複数のコンデンサは、第1のコンデンサと、第2のコンデンサと、第3のコンデンサと、第4のコンデンサとを含み得る。第1のコンデンサは、第1の出力ノードおよび第1のゲートノードの間に結合される。第2のコンデンサは、第2の出力ノードおよび第2のゲートノードの間に結合される。第3のコンデンサは、第1の出力ノードおよび第3のソース-ドレインノードの間に結合される。第4のコンデンサは、第2の出力ノードおよび第4のソース-ドレインノードの間に結合される。他の実施の形態は、電圧制御発振器に一般的に関する。この実施の形態では、電圧制御発振器は、第1の出力ノードおよび第2の出力ノードにおいてインダクタ回路に並列に結合されたバラクタ回路を含み得る。第1のクロスカップルトランジスタ対は、第1の出力ノードおよび第2の出力ノードにおいて、バラクタ回路およびインダクタ回路に結合され得る。バイアストランジスタは、第1のクロスカップルトランジスタ対およびグランドの間に結合され得る。バイアストランジスタのゲートは、バイアス電圧を受けるために結合され得る。バラクタ回路は、第1のバラクタと、第2のバラクタと、第3のバラクタと、第4のバラクタとを含み得る。第1のバラクタの第1のソース-ドレインノードおよび第2のバラクタの第2のソース-ドレインノードは、第1の入力ノードに結合される。第1のバラクタの第1のゲートノードは、第1の出力ノードに結合される。第2のバラクタの第2のゲートノードは、第2の出力ノードに結合される。第3のバラクタの第3のゲートノードおよび第4のバラクタの第4のゲートは、第2の入力ノードに結合される。第3のバラクタの第3のソース-ドレインノードは、第1の出力ノードに結合される。第4のバラクタの第4のソース-ドレインノードは、第2の出力ノードに結合される。本実施の形態において、第1のバラクタと、第2のバラクタと、第3のバラクタと、第4のバラクタとは、蓄積モードのMOSコンデンサであり得る。本実施の形態において、第1の入力ノードおよび第2の入力ノードはそれぞれ、差動入力のための第1の制御電圧および第2の制御電圧を受けるために設けられ得る。第1の出力ノードおよび第2の出力ノードはそれぞれ、第1の出力電圧および第2の出力電圧を供給するために設けられ得る。本実施の形態において、抵抗ブリッジは、第1のゲートノードと、第2のゲートノードと、第3のソース-ドレインノードと、第4のソース-ドレインノードとに結合され得る。抵抗ブリッジは、少なくとも1つのコモンモード電圧ノードを含み得る。複数のコンデンサは、第1の出力ノードと第2の出力ノードのそれぞれにおける第1の正弦波電圧および第2の正弦波電圧のACカップリングのために、コモンモード電圧ノードにおいてDCコモンモード電圧を遮断するために結合され得る。本実施の形態において、電圧制御発振器は、第2のクロスカップルトランジスタ対をさらに備え得る。第2のクロスカップルトランジスタ対は、第1の出力ノードおよび第2の出力ノードにおいて、バラクタ回路およびインダクタ回路に結合される。第2のクロスカップルトランジスタ対は、供給電圧ノードに結合される。本実施の形態において、第1のクロスカップルトランジスタ対は、複数のnMOSトランジスタであり得る。第2のクロスカップルトランジスタ対は、複数のpMOSトランジスタであり得る。複数のnMOSトランジスタのうちの第1のnMOSトランジスタのゲートと、複数のnMOSトランジスタのうちの第2のnMOSトランジスタのドレインとは、第1の出力ノードに接続され得る。第2のnMOSトランジスタのゲートと、第1のnMOSトランジスタのドレインとは、第2の出力ノードに接続され得る。複数のpMOSトランジスタのうちの第1のpMOSトランジスタのゲートと、複数のpMOSトランジスタのうちの第2のpMOSトランジスタのドレインとは、第1の出力ノードに接続され得る。第2のpMOSトランジスタのゲートと、第1のpMOSトランジスタのドレインとは、第2の出力ノードに接続され得る。第1のnMOSトランジスタおよび第2のnMOSトランジスタの各々のソースは、バイアストランジスタのドレインに接続され得る。第1のpMOSトランジスタおよび第2のpMOSトランジスタの各々のソースは、供給電圧を受けるために供給電圧ノードに結合され得る。本実施の形態において、抵抗ブリッジは、第1の抵抗と、第2の抵抗と、第3の抵抗と、第4の抵抗と、制御回路とを含み得る。第1の抵抗および第2の抵抗は、第1のゲートノードおよび第2のゲートノードの間で、コモンモード電圧ノードのうちの少なくとも1つである第1のコモンモード電圧ノードにおいて、互いに接続される。第3の抵抗および第4の抵抗は、第3のソース-ドレインノードおよび第4のソース-ドレインノードの間で、コモンモード電圧ノードの少なくとも1つである第2のコモンモード電圧ノードにおいて、互いに接続される。第1の抵抗および第2の抵抗は、制御回路を介して、第3の抵抗および第4の抵抗に結合される。制御回路は、第1のコモンモード電圧ノードおよび第2のコモンモード電圧ノードに接続される。制御回路は、供給電圧ノードとグランドの間に結合された可変抵抗電圧分割器を有する。制御回路は、以下を選択的に結合するためのスイッチ回路をさらに有し得る。電圧分割器の第1の電圧分割ノードの第1の分割電圧を、第1のコモンモード電圧ノードに接続するとともに、電圧分割器の第2の電圧分割ノードの第2の電圧を、第2のコモンモード電圧ノードに結合する。電圧分割器の第1の電圧分割ノードの第1の分割電圧を、第2のコモンモード電圧ノードに接続するとともに、電圧分割器の第2の電圧分割ノードの第2の電圧を、第1のコモンモード電圧ノードに結合する。供給電圧は、バラクタ回路が形成された集積回路ダイのPLL電圧接点を介して供給され得る。プログラマブル電圧制御発振を与えるための方法のある実施の形態は、第1のバラクタ対に第1の制御電圧を供給するステップと、第2のバラクタ対に第2の制御電圧を供給するステップとを含み得る。第1の制御電圧は第1の電圧範囲を有し得る。第2の制御電圧は第2の電圧範囲を有し得る。第1の電圧範囲および第2の電圧範囲は、容量性高ゲイン範囲のゲート-ソース間電圧範囲に関連し得る。第1の制御電圧および第2の制御電圧は組み合わされて、差動入力を与え得る。第1のバラクタ対は第1のモードで動作し得る。第2のバラクタ対は第2のモードで動作し得る。第1のモードおよび第2のモードは、相補的モードであり得る。差動入力は相補的モードとともに、第1のバラクタ対および第2のバラクタ対が組み合わされた動作に関連する容量性高ゲイン範囲を与える得る。第1の正弦波出力電圧および第2の正弦波出力電圧は、差動入力に対応してプログラムされた周波数と、容量性高ゲイン範囲に対応するプログラマブル周波数帯域とを有する出力であり得る。本実施の形態において、方法は、第1のバラクタ対および第2のバラクタ対に結合された抵抗ブリッジにコモンモード電圧を供給するステップと、半導体プロセスの変化に応じたゲート-ソース間電圧範囲の中に容量性高ゲイン範囲を移動させるために、コモンモード電圧の電圧値を設定するステップと、出力のために、第1の正弦波出力電圧および第2の正弦波出力電圧のACカップリングのためのコモンモード電圧をDC電圧が絶縁するステップとを備え得る。本実施の形態において、抵抗ブリッジにコモンモード電圧を供給するステップは、第1のコモンモード電圧部分および第2のコモンモード電圧部分を供給するために供給電圧を分配するステップと、第1のバラクタ対および第2のバラクタ対にそれぞれ結合された抵抗ブリッジの各コモンモード電圧ノードに、第1のコモンモード電圧部分および第2のコモンモード電圧部分をコモンモード電圧として選択的に供給するステップとを含み得る。上記供給するステップは、コモンモード電圧に関連するコモンモードレベルを再度集中させるために実行される。図面の簡単な説明添付図面は例示的な実施の形態を示す。しかしながら、示された実施の形態に本発明を限定するために添付図面を用いてはならない。添付図面は本発明の説明および理解のためだけに用いられる。図面の詳細な説明以下の説明において、具体的な実施の形態のより徹底した説明を与えるために、数多くの具体的詳細が説明される。しかしながら、以下に与えられる具体的詳細のすべてがなくとも本発明が実施され得ることは当業者にとって明白である。その他にも、本発明を不明瞭にしないように周知の特徴は詳細に説明されていない。図示の容易化のために、異なる図面中の同一の項目を参照するためには同一の符号が用いられる。しかしながら、実施の形態が異なれば項目番号が異なる場合がある。上述のように、先端的なFPGAは、アレイ中に異なる数種類のプログラマブルロジックブロックを含み得る。たとえば、図1は、多数の異なるプログラマブルタイルを含むFPGAアーキテクチャ100を示す。プログラマブルタイルには、マルチギガビットトランシーバmultigigabittransceiverMGT101と、コンフィギュラブルロジックブロックconfigurablelogicblockCLB102と、ランダムアクセスメモリブロックrandomaccessmemoryblockBRAM103と、入力/出力ブロックinputoutputblockIOB104と、コンフィギュレーション/クロックロジックconfigurationandclockinglogicCONFIG/CLOCKS105と、デジタル信号処理ブロックdigitalsignalprocessingblockDSP106と、スペシャライズド入力/出力ブロックspecializedinputoutputblockI/Oたとえばコンフィグレーションポートおよびクロックポート107と、デジタルクロックマネージャ、アナログデジタル変換部、システム監視ロジックなどのその他のプログラマブルロジック108とを含む。いくつかのFPGAは、専用のプロセッサブロックdedicatedprocessorblockPROC110をさらに含む。いくつかのFPGAでは、プログラマブルタイルの各々は、プログラマブルインターコネクト要素programmableinterconnectelementINT111を含む。プログラマブルインターコネクト要素111は標準化された接続部を有し、上記接続部は隣接する各タイル内の対応するインターコネクト要素と相互に接続される。そのため、プログラマブルインターコネクト要素全体で、図示されたFPGAのためのプログラマブルインターコネクト構造を実現する。図1の上部に含まれる例によって示されるように、プログラマブルインターコネクト要素111は、同一タイル内のプログラマブルロジック要素と相互に接続される接続部を含む。たとえば、CLB102は、コンフィギュラブルロジック要素configurablelogicelementCLE112を含み得る。CLE112は、ユーザロジックおよび単一のプログラマブルインターコネクト要素INT111を実現するようにプログラム可能である。BRAM103は、1以上のプログラマブルインターコネクト要素に加えて、BRAMロジック要素BRAMlogicelementBRL113を含み得る。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施の形態において、BRAMタイルは5個のCLBと同じ高さを有する。しかし、他の数たとえば4個を用いることも可能である。DSPタイル106は適切な数のプログラマブルインターコネクト要素に加えて、DSPロジック要素DSPlogicelementDSPL114を含み得る。IOB104は、たとえば、プログラマブルインターコネクト要素111の1個のインスタンスに加えて、入力/出力ロジック要素inputoutputlogicElementIOL115の2個のインスタンスを含み得る。当業者にとって明らかなように、たとえば、入出力ロジック要素115に接続される実際の入出力パッドは典型的に、入力/出力ロジック要素115の領域に限られるものではない。図示された実施の形態において、ダイの中央付近の水平方向の領域図1に示されるは、コンフィギュレーション、クロック、およびその他の制御ロジックのために用いられる。この列から延在する垂直方向のカラム109は、クロックおよびコンフィギュレーション信号をFPGAの全幅にわたって分配するために用いられる。図1に図示されたアーキテクチャを利用するいくつかのFPGAは、FPGAの大部分を構成する規則的なカラム構造を混乱させる追加的なロジックブロックを含む。この追加ロジックブロックは、プログラマブルブロックおよび/または専用ロジックであり得る。たとえば、プロセッサブロック110は、CLBおよびBRAMの数カラムに渡る。図1が単に例示的なFPGAアーキテクチャを図示することを意図していることに留意すべきである。たとえば、水平方向のカラム中のロジックブロックの数と、カラムの相対的な幅、カラムの数およびその順序、カラムに含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、および図1の上部に含まれるインターコネクト/ロジック実現は純粋に例示である。たとえば、実際のFPGAには、ユーザロジックの効率的な実現を容易にするために、CLBがどこに設けられる場合であってもCLBの複数の隣接するカラムが典型的に含まれる。しかし、隣接するCLBカラムの数はFPGAの全体のサイズによって変化する。図2は、バラクタ回路200の例示的な実施の形態を示す回路図である。バラクタ回路200は、第1のバラクタ201と、第2のバラクタ202と、第3のバラクタ203と、第4のバラクタ204とを含む。バラクタ201~204は、互いに接続されたドレインおよびソース領域を有するMOSトランジスタに似たデバイスである。当然のことながら、バラクタ201~204が如何なるCMOSプロセスによって実現されてもよい。さらにバラクタ201~204は、静電容量の値が可変、そうでなければ少なくとも1つの電圧値に調整されて用いられてもよい。より具体的には、バラクタ201~204は蓄積モードのMOS可変容量コンデンサである。図3は、蓄積モードのMOSコンデンサすなわちAMOSバラクタ300の例示的な実施の形態を示す断面斜視図である。AMOSバラクタ300は、バラクタ201~204において使用され得る構成である。この例示的な実施の形態において、p型基板301にはnウェル302が形成される。nウェル302の中にはソース領域303およびドレイン領域304が形成される。この例示的な実施の形態において、これらの領域はいずれもn領域である。ウェル302の領域内の基板301の上部表面では、間隔を離して設けられたソース領域303およびドレイン領域304の間にゲート誘電体305が配置される。ゲート誘電体305の上部には、導電性ゲート306が形成される。AMOSバラクタ300は公知であるため、公知である詳細は明瞭さのために割愛する。図3ではn型AMOSバラクタ300が図示されている。しかしながら、当然のことながら、他の実施の形態においては、バラクタ201~204と導電型が異なるバラクタ、すなわちp型AMOSバラクタが実現され得る。さらに、いくつかの例示的なドープ濃度を示したが、当然のことながら、上記ドープ濃度を用いてもあるいは上記以外のドープ濃度を用いても良い。図2に戻り、電圧制御入力ノード211は、制御電圧212を得るために結合される。また、電圧制御入力ノード213は、制御電圧214を受けるために結合される。制御電圧212と制御電圧214とは同じ電圧であってもよい。しかしながら、2個の別個の入力制御電圧を有することにより、差動制御電圧入力が与えられる。これにより、単一の制御電圧入力の実施の形態と比べて、静電容量の範囲が広くなり得る。したがって、以下においては、制御電圧212,214を介して差動制御電圧入力が与えられるとする観点から説明する。図2では、制御電圧212は、制御電圧212がある制御電圧範囲を有することを示すためにPによって指定される。また、図2では、制御電圧214は、制御電圧214が制御電圧212の制御電圧範囲と相補的であり得る異なる制御電圧範囲を有することを示すために、Mによって指定される。たとえば、供給電圧が約1.2Vの場合、制御電圧212の制御電圧範囲は約0.3Vから約0.9Vまでの間であり得る。一方、制御電圧214の制御電圧範囲は、約0.9Vから約0.3Vまでの間であり得る。したがって、たとえば制御電圧212が0.3Vに設定された場合、制御電圧214は0.9Vに設定され得る。互いに相補的でありながらも制御電圧211,214の範囲は等しいため、PおよびMの指定は一般的にプラスおよびマイナスとそれぞれ呼ばれる。制御電圧212,214はDC電圧である。たとえばVCOあるいはその他の電圧制御フィードバックシステムなどにおけるバラクタの実現では、電源ノイズから結合された1以上の制御電圧の中には、いくつかの電圧ノイズあるいはリップルが含まれ得る。しかしながら、たとえば差動入力制御電圧212,214による差動電圧入力を有することにより、供給除去が改善され得る。言い換えると、制御電圧212,214はともに変化する可能性が高い、すなわち同時に正または負の方向に変化する可能性が高い。このため、たとえば結合した電源ノイズによって制御電圧212,214が設定電圧レベルから外れた場合に、2つの制御電圧の双方のシフトは同一方向であることから、仮に制御電圧間に差が生じるとしても、その差は非常に小さい。したがって、たとえば、制御電圧212,214がノイズ注入あるいはカップリングを受けた場合であっても、これら制御電圧間の差は、その乱れの前の状態と等しい可能性がある。差動制御入力電圧に対応する差を安定させることにより、摂動、熱的変動、電気的に浮くこと、あるいは制御電圧入力におけるその他の形式のノイズ結合は、少なくとも大幅に減少する。また、位相ノイズが生じたとしても、位相ノイズは大幅に制限される。図2および図3を同時に参照して、バラクタ201~204は、破線の四角形215により一般的に示されるように、たとえばnウェル302のように同一のウェル内に形成され得る。他の実施の形態においては、破線の四角形216,217によってそれぞれ一般的に示されるバラクタ対201,202およびバラクタ対203,204のように、たとえば分離されたウェル302のような分離されたウェルがバラクタ対に用いられ得る。さらに別の実施形態では、破線の四角形221~224によって一般的に示されるバラクタ201~204の各々において、個別のウェル302のような分離されたウェルが用いられ得る。しかしながら、当然のことながら、拡散、ドープ、あるいはそれらの組合せの違いに起因する、MOSデバイスの動作における変動が生じ得る。このため、35ナノメータnm以下のオーダのCMOSプロセスにとっては、デバイス間でのそのような変動の可能性を低減する構成が有益となり得る。図示された例示的な実施の形態において、AMOSバラクタ201~204は、同一の動作パラメータを一般に有するように構成され得る。したがって、破線の四角形215で一般的に示されるように、上記バラクタ201~204のすべてを同一のウェル302の中に形成することは、少なくとも実質的な動作が同一になるようにバラクタ201~204を形成することを容易にする。少なくとも性能特性が実質的に同等のバラクタ201~204を有することにより、バラクタ回路200のための平衡回路が実現され得る。バラクタ201,202はバラクタ203,204と反対に構成される。言い換えると、バラクタ対201,202は第1のモードで動作し、バラクタ対203,204は第2のモードで動作する。第2のモードおよび第1のモードは互いに相補的モードである。このため、バラクタ回路200は、差動入力バラクタが蓄積モードで動作するように構成される相補的モードを有するとも考えられ得る。図2および図3を同時に参照して、バラクタ201のソース領域303およびドレイン領域304は、ソース/ドレインノード231に接続される。ソース/ドレインノード231は、制御電圧入力ノード211に結合される。同様に、バラクタ202は、ソース/ドレインノード232に接続されるソース領域303およびドレイン領域304を有する。ソース/ドレインノード232は制御電圧入力ノード211に結合される。バラクタ201のゲート306はゲートノード241に接続され、バラクタ202のゲート306はゲートノード242に接続される。バラクタ203のゲート306はゲートノード243に接続され、ゲートノード243は制御電圧入力ノード213に結合される。同様に、バラクタ204のゲート306はゲートノード244に接続され、ゲートノード244は制御電圧入力ノード213に結合される。バラクタ203のソース領域303およびドレイン領域304はソース/ドレインノード233に接続され、バラクタ204のソース領域303およびドレイン領域304はソース/ドレインノード234に接続される。ノード233,241は出力電圧ノード250に結合され、ノード234,242は出力電圧ノード251に結合される。当然のことながら、たとえばVCOにとってのように、タンク回路の一部としてバラクタ回路200が実現される場合、ノード250,251を供給源とする出力電圧は正弦波電圧である。電圧出力ノード250,251における電圧は、少なくとも約180度互いに位相がずれて保持され得る。したがって、ノード250から出力される電圧すなわち正側出力電圧VoutP260には、Pの記号表示が用いられる。一方、出力電圧ノード251における出力電圧すなわち負側出力電圧VoutM261には、Mの記号表示が用いられる。一般に、ノード250,251のそれぞれにおける出力電圧260,261は、同一の正弦波電圧であって、180度互いに位相がずれるように保持されるだけである。しかしながら、この180度位相がずれる関係においては、位相ノイズに起因して、いくつかの変化が生じる可能性がある。以下の説明においては、バラクタ回路200のための平衡回路の実装が実現されると仮定する。しかしながら、上述の関係と異なる関係を有するために、ノード250,251のそれぞれにおける出力電圧260,261の間に不平衡回路が実装される応用が実現されることもあり得る。このため、当然のことながら、バラクタ201~204は意図的に互いに異なるようにされている。しかしながら、平衡回路の実装が用いられると仮定することは発明を明確にするための一例であって、これに限定されるものではない。図4Aは、AC結合差動バラクタ回路400の例示的な実施の形態を示す回路図である。バラクタ回路400は、LC共振回路をベースにしたPLLであってもよく、あるいは、AC結合差動バラクタ回路のためのその他の応用であってもよい。差動バラクタ回路400は、図2のバラクタ回路200と同様に、関連する固有のバラクタC-V曲線ゲインの増加によってLCPLL周波数同調範囲を広げるとともに、差動制御電圧トポロジーによってLCPLL電源ノイズ除去特性を改善する。この場合も先と同様に、シングルエンド制御電圧の実施例と比べて、差動制御電圧は、改善された電源ノイズ除去特性を与える。このため、上述のようにシングルエンド制御電圧を用いることも可能であるが、本発明の明確化のために、差動制御電圧の実施の形態を説明する。差動バラクタ回路400は、図2のバラクタ回路200と同様に、バラクタ201~204を含む。より具体的には、差動バラクタ回路400は、図2を参照して上述したようにAMOSバラクタコンデンサ201~204を含む。したがって、本発明の明確化のためにここではその説明を繰返さない。この場合も、差動制御電圧同調を実現するために相補的バラクタ構造が用いられる。差動制御電圧同調では、LCVCOが電圧制御信号配線に結合された電源ノイズを少なくとも大幅に除去し得る。バラクタ回路200,400の双方において、バラクタ201,202はそれぞれ、差動LCVCOの左または右の分岐にとって等しく機能する。同様に、バラクタ203,204はそれぞれ左右の分岐にとって等しく機能する。このため、バラクタ201,203は、バラクタ202,204と同様に、相補的な機能を有する。たとえば、バラクタ201は、制御電圧P212を受けるために接続されたソースおよびドレイン領域と、LC側に結合されたゲートとを有する。一方、バラクタ203は、LC側に結合されたソースおよびドレイン領域と、制御電圧M214を受けるために結合されたゲートとを有する。バラクタ回路400については、たとえばLC側はACカップリング409の後である。バラクタ203は、バラクタ201と逆向きに接続されて動作するため、バラクタ201と相補的な機能を有する。バラクタ203のソース領域およびドレイン領域は、コンデンサ403および抵抗423によって形成されるACカップリング409の後で、LC側すなわち出力ノード250に接続される。また、バラクタ203のゲートは、制御電圧M214に結合される。同様に、バラクタ202,204は、バラクタ回路200,400内において互いについて相補的な機能を有する。したがって、バラクタ回路200,400は、制御電圧212,214に応答して差動的に同調し得る差動バラクタ回路である。以下に追加的に詳細に説明する。コンデンサ401および抵抗421により形成されるACカップリング409のようなACカップリングは、コモンモード電圧を遮断するために設けられる。コモンモード電圧とは固有のLCVCO出力からのコモンモード電圧であり、1/2×ノード260ノード261に等しい。言い換えると、AC結合コンデンサはLCVCOのVoutPおよびVoutMのコモンモード電圧を遮断している間許可され、別個の設計に基づくバイアス電圧VCMにコモンモード電圧を設定するために抵抗を用いる。より具体的には、コンデンサ401は、バラクタ400のコモンモード電圧から、たとえばLCVCOタンク回路におけるLCコモンモード電圧を分離する。言い換えると、コンデンサ401は、バラクタ400が実装されたより大規模な回路のコモンモード電圧に、バラクタ回路400のコモンモード電圧のための電圧分離を与える。バラクタ回路400において複数の抵抗対およびコンデンサ対がACカップリングを形成する。より具体的には、抵抗421~424にそれぞれ関連するコンデンサ401~404は、たとえばコンデンサ401および抵抗421により形成されるACカップリング409のように、各ACカップリングを形成する。コンデンサ401~404は、図4Aに示されるように、メタルフィンガコンデンサであってもよい。メタルフィンガコンデンサは、バラクタ400が実装される集積回路の1以上の上部メタル層を用いてインダクタが形成される実装においては、より容易に実現され得る。しかしながら、メタルフィンガコンデンサを用いなくてもよい。たとえば平行板コンデンサ、コンテナコンデンサ、あるいは他の構造を有するその他のコンデンサを用いることができる。コモンモード電圧410は、コモンモード電圧ノード411に供給される。コモンモード電圧ノード411は抵抗対、すなわち抵抗対421,423および抵抗対422,424の間に結合される。抵抗421,423は、コモンモード電圧ノード411において抵抗422,424に結合されるのと同様に、互いに結合される。抵抗421の一端はゲートノード241に接続される。コンデンサ401の一端はゲートノード241に接続され、コンデンサ401の他端は出力ノード250に接続される。同様に、抵抗421は、コモンモード電圧ノード411に接続される一端と、ゲートノード242に接続される他端とを有する。ゲートノード242はコンデンサ402の一端に接続される。コンデンサ402の他端は出力ノード251に接続される。抵抗423は、コモンモード電圧ノード411に接続される一端と、ソース/ドレインノード233に接続される他端とを有する。ソース/ドレインノード233は、コンデンサ403の一端に接続される。コンデンサ403の他端は、出力ノード250に接続される。同様に、抵抗424は、コモンモード電圧ノード411に接続される一端と、ソース/ドレインノード234に接続される他端とを有する。コンデンサ404は、ソース/ドレインノード234に接続される一端と、出力ノード251に接続される他端とを有する。ここで説明されるACカップリングは、バラクタ電圧、すなわち出力ノード250,251からそれぞれ供給される出力電圧260,261の再配置に用いられ得る。たとえばバラクタ回路400が実装されたタンク回路におけるように、LCVCO出力コモンモード電圧からデカップリングすることにより、同調範囲は移動あるいはシフトするなどして修正され得る。このため、周波数同調の高感度化を実現するために、内部コモンモード電圧410をバラクタ回路400のC-V曲線の高ゲイン領域に設定することにより、バラクタ回路400の同調範囲が拡張され得る。図4Bは、AC結合差動バラクタ回路450の他の例示的な実施の形態を示す回路図である。バラクタ回路450は、LC共振回路をベースにしたPLL、あるいはAC結合差動バラクタ回路の他の応用のためのものであってもよい。図4BではVCOの実現のさらなる理解のために、出力電圧260,261はそれぞれVcoOutPおよびVcoOutMに符号が付し直されている。図2のバラクタ回路200および図4Aのバラクタ回路400と同様に、差動バラクタ回路450は、関連する固有のバラクタC-V曲線ゲインを増加することによりLCPLL周波数同調範囲を広げるとともに、差動制御電圧トポロジーによりLCPLL電源ノイズ除去特性を改善する。この場合も、シングルエンド制御電圧の実装と同様に、差動制御電圧は電源ノイズ除去特性を改善する。このため、ここで説明したようにシングルエンド制御電圧の実装が可能な場合であっても、本発明の明確化のために差動制御電圧を用いた実施の形態が説明される。図2のバラクタ回路200および図4Aのバラクタ回路400の構成要素の多くは、バラクタ回路450で用いられる構成要素と同一である。したがって、同じ説明を繰返さない。バラクタ回路450は、2つに分岐したコモンモード電圧ノード、すなわちコモンモード電圧ノード411A,411Bを有する。ノード411A,411Bは、制御回路460を介して互いに結合される。言い換えると、抵抗423,424は、ノード411Bを介して互いに直接接続される。抵抗421,422は、ノード411Aを介して互いに直接接続される。しかしながら、抵抗421~424は、もはや図4Aのバラクタ回路400のようにすべてが直接互いに接続されているわけではない。むしろ図9を参照して追加的に詳細を説明するように、抵抗421~424は、制御回路460を介して交互に互いに結合される。図9は、制御回路460の例示的な実施の形態を示す回路図である。制御回路460は、極性制御されたスイッチングデバイスと、可変抵抗とを含む。スイッチングデバイスは、スイッチ930,931として一般的に図示される。可変抵抗は、固定抵抗および可変抵抗の組合せとして図示される。当然のことながら、スイッチ930,931として一般的に説明されるスイッチングの役割を果たすためには、たとえばトランジスタなど、多極スイッチ以外の回路を用いることが可能である。より具体的には、抵抗負荷R1すなわち固定抵抗921は、たとえばVdd920のような供給電圧と第1の電圧分割ノード901との間に接続される。抵抗負荷R2、すなわちノード902において直列接続された可変抵抗922A,922Bは、第1の電圧分割ノード901および第2の電圧分割ノード903の間に接続される。他の抵抗負荷R3すなわち固定抵抗923は、第2の電圧分割ノード903と、たとえばVss929のようなグランドとの間に接続される。スイッチ930は、ノード901,903とそれぞれ接続される2個の入力を有する。また、スイッチ931は、ノード901,903とそれぞれ接続される2個の入力を有する。スイッチ931の入力は、スイッチ930の入力とは反対の順序で接続される。第1の極性に対応してスイッチ930がノード901にノード411Aを接続するとき、スイッチ931は、上記第1の極性に対応してノード903にノード411Bを接続する。一般に上記第1の極性と反対の極性である第2の極性に対応してスイッチ930がノード903にノード411Aを接続するとき、スイッチ931は、上記第2の極性に対応するノード901にノード411Bを接続する。抵抗負荷R1,R2,R3の抵抗は、そのサイズを調整されて、ノード411A,411Bに現われる電圧を有するように徐々に調整される。これらノードにおける電圧の各々は一般に0.5VctrlPVctrlMに等しい。このため、当然のことながら、抵抗負荷R1,R2,R3は、コモンモード電圧を調整するようにVdd920を分配するための電圧分割器を与える。抵抗921,923の抵抗値および抵抗922A,922Bの調整された抵抗値に依存して、ノード901,903におけるコモンモード電圧は、極性に対応するコモンモード電圧ノード411A,411Bに印加されるように選択的に切換可能である。極性とは、以下において追加的に詳細に説明されるように、プロセススキューの方向である。当然のことながら、電圧分割器はVdd920を等分に分割してもよいが、これは必須ではない。さらに、制御回路460は抵抗ブリッジの一部とみなすことができる。したがって、以下のことが理解されるべきである。バラクタ回路400は、VCO出力コモンモードレベルCMLを遮断することが可能であるとともに、抵抗ブリッジを用いることにより上記CMLをバラクタデバイスの最適な高ゲイン領域に再度集中させることが可能である。また、バラクタ回路450は、VCO出力CMLを遮断するとともに、正あるいは負のプロセスシフトに適合するためのプログラム可能性を有する上記CMLを再度集中させることが可能である。図5は、異なるプロセススキューを対象とするさまざまなC-V曲線の例示的な実施の形態を示す、ゲート-ソース間電圧対静電容量のグラフである。C-V曲線500は、高ゲインG領域501を有する。高ゲイン領域501は、C-V曲線500の急勾配の領域に関する。このため、当然のことながら、高ゲイン領域501内では、ゲート-ソース間電圧Vgsのわずかな変化に伴って静電容量Cが大幅に変化し得る。このため、同調範囲は、所定の電圧範囲内に高ゲイン領域501を有することにより拡大される。同調範囲は、この例におけるVgs2のように、目標Vgsの中央となるように設定してもよい。図2、図4A、および図4Bのバラクタ201~204にとってのように、ゲート-ソース電圧はバラクタのゲートから各々のソースに入力される。当然のことながら、プロセスの違いは、高ゲイン領域501が目標電圧範囲の外になる原因となり得る。プロセスの違いは、たとえばドープ、拡散、もしくはこれらの双方などのプロセスシフト、または複数の製造工場、複数の製造設備、もしくはこれらの如何なる組合せなどのプロセスの間における違いに起因する可能性がある。上記目標電圧範囲の中に曲線500の急勾配部が位置するように、曲線500がシフト可能であることは有益である。図4Aおよび図4Bのそれぞれのバラクタ回路400,450のようなバラクタ回路の静電容量の範囲を広げ、その結果として、たとえばLCタンクVCOに実装されたときの周波数帯域を広げるためである。そのため、たとえば、破線503は、一例としてプロセスの違いあるいはその変化に起因して、Vgs3の付近にまでその中心が移動するように、C-V曲線500がゲート-ソース間電圧の正の方向にシフトしたことを示す。このとき、図4Aのバラクタ回路400のコモンモード電圧410には、高ゲイン領域501内に急勾配部が位置するように曲線503をシフトするための設定が可能である。すなわち、曲線503は、Vgs2に向かって戻るようにゲート-ソース間電圧の負の方向にシフトされる。シフト方向は反対であるが同様に、破線502は、一例としてプロセスの違いあるいは変化に起因して、Vgs1の付近にその中心が位置するように、ゲート-ソース間電圧の負の方向へのC-V曲線500のシフトを示す。このとき、図4Aのバラクタ回路400のコモンモード電圧410には、Vgs2に向かってゲート-ソース間電圧の正の方向にC-V曲線502がシフトするような設定が可能である。これにより、高ゲイン領域501に関連する目標電圧領域にC-V曲線502の急勾配部が位置する。このため、当然のことながら、抵抗421~424とDCデカップリングコンデンサ401~404が組合されて形成される抵抗ブリッジは、図4Aのバラクタ回路400のC-V曲線が目標電圧範囲にまでプログラム制御により移動することを可能にする。バラクタ回路400が同調あるいはプログラムされ得る静電容量範囲を広げるために、上記目標電圧範囲内に上記曲線の急勾配部が位置する。当然のことながら、この場合も同様に、ノード250,251においてそれぞれ出力される正弦波電圧からコモンモード電圧410をDCデカップリングするために、コンデンサ401~404がそれぞれ使用可能である。また、当然のことながら、バラクタ回路200にとってのC-V曲線の静電容量範囲全体が拡大される。他の実施の形態において、図4Bのバラクタ回路450の場合のように、コモンモード電圧は制御電圧の合計値の半分の値に設定され得る。要約すると、C-V曲線502,503は異なるバラクタ性能を図示する。バラクタ性能は、異なるプロセススキューに起因して、基準となるC-V曲線500から外れる。上記プロセススキューに伴って最高C-V感度点あるいは範囲はシフトする。プロセススキューが異なる場合に、上記最高C-V感度は、異なるVgs値において起こる可能性がある。VCO出力コモンモード電圧を再設計するよりも、制御電圧範囲を用いることもできる。この点をより明確にするために、最高C-V感度のためにバラクタコモンモードを再度中央に配置する方法について、後述の例を用いて以下に説明する。しかし以下の説明は本発明を明確にするためのものであって、これらに限定されるものではない。当然のことながら、他の値を用いてもよい。図4B,図5,および図9をともに参照して、抵抗421~424の各々は、10kΩ以下であり得る。コンデンサ401~404は、約1~2ピコファラットpFの範囲であり得る。抵抗421~424は、たとえばポリ抵抗であり得る。第1の例では、C-V曲線502と関連するプロセススキューにおいて、バラクタデバイスの最高C-V感度はVgs1=-0.3Vで生じるものと仮定する。LCタンク側では、VCO出力電圧260,261の各々は約0.5Vであって、これらはVdd=1Vを実現する場合である。VctrlP212は0.25Vから0.75Vまでの間を変化し、0.5Vにその中央が位置すると仮定することができる。一方、VctrlM214は0.75Vから0.25Vまでの間を変化し、0.5Vにその中央が位置すると仮定することができる。当然のことながら、この例において、0.5×VctrlPVctrlMは0.5Vである。引続き第1の例において、最高バラクタC-V感度領域における同調のためにLCタンク周波数の位置が中央に移動するように、バラクタ201~204のVgsはVgs1と等しい。バラクタ201,202のゲート電圧Vgの各々を約0.2Vに設定するとともに、バラクタ203,204のソース/ドレイン電圧Vs/dの各々を約0.8Vに設定することにより、バラクタ201~204の各々のVgsをVgs=-0.3Vとすることができる。本実施の形態において以下の値を用いることができる。R1=2kΩとし、R2=6kΩとし、R3=2kΩとする。また、極性制御を低電圧側、すなわちノード411Aがスイッチ930を介してノード903に接続されるとともに、ノード411Bがスイッチ931を介してノード901に接続されるように設定する。これらの設定によって、本実施の形態において実現可能な最も広い静電容量範囲を与えるために、バラクタ201~204のすべてにおいて最高C-V感度を得られる可能性がある。またLCタンク回路では、バラクタ回路460の本実施の形態に関連して、最大の同調範囲を得られる可能性がある。第2の例では、C-V曲線500に関連するプロセススキューにおいて、バラクタデバイスのC-V感度はVgs2=0Vで最高になると仮定する。このC-V曲線500は制御曲線であり得る。LCタンク側電圧はVcoOutP260およびVcoOutM261として示される。Vddが1Vと等しい場合に、コモンモード電圧は0.5Vと仮定される。VctrlP212は0.25Vから0.75Vまでの間で変化し、0.5Vを中央とするとの仮定が可能である。一方、VctrlM214は、0.75Vから0.25Vまでの間を変化し、0.5Vを中央とするとの仮定が可能である。当然のことながら、この例において、0.5×VctrlPVctrlMは0.5Vとなり得る。引続き第2の例において、最高バラクタC-V感度領域における同調のためにLCタンク周波数の位置が中央に移動するように、バラクタ201~204のVgsはVgs2と等しい。バラクタ201,202のVgを約0.5Vに設定するとともに、バラクタ203,204のVs/dを約0.5Vに設定することにより、バラクタ201~204のすべてのVgsは一般に0Vと等しくなり得る。この例において、これらの設定は、R1を2kΩと等しく設定し、R2を0と等しく設定し、R3を2kΩと等しく設定することにより得ることが可能である。また極性制御は高電位側、すなわちノード411Aがスイッチ930を介してノード901に接続されるとともに、ノード411Bがスイッチ931を介してノード903に接続される。これらの設定によって、本実施の形態において実現可能な最も広い静電容量範囲を与えるために、バラクタ201~204のすべてにおいて最高C-V感度を得られる可能性がある。また、LCタンク回路では、バラクタ回路460の本実施の形態に関連して、最大の同調範囲を得られる可能性がある。第3の例では、バラクタデバイスのC-V感度はVgs3=0.3Vで最高になると仮定する。Vdd=1Vの場合には、LCタンク側VcoOutP260およびVcoOutM261におけるコモンモード電圧は0.5Vとの仮定が可能である。VctrlP212は0.25Vから0.75Vまでの間で変化し、0.5Vを中央とするとの仮定が可能である。またVctrlM214は0.75Vから0.25Vまでの間で変化し、0.5Vを中央とするとの仮定が可能である。本実施の形態において、0.5×VctrlPVctrlMは0.5Vとなり得る。引続き第3の例において、最高バラクタC-V感度領域における同調のためにLCタンク周波数の位置が中央に移動するように、バラクタ201~204のVgsはVgs3と等しい。バラクタ201,202のVgを約0.8Vに設定し、バラクタ203,204のVs/dを約0.2Vに設定することにより、バラクタ201~204のすべてのVgsは一般に0.3Vと等しくなり得る。この例において、これらの設定は、R1を2kΩと等しく設定し、R2を6kΩと等しく設定し、R3を2kΩと等しく設定することにより得ることが可能である。また極性制御は高電位側、すなわちノード411Aがスイッチ930を介してノード901に接続されるとともに、ノード411Bがスイッチ931を介してノード903に接続される。これらの設定によって、本実施の形態において実現可能な最も広い静電容量範囲を与えるために、バラクタ201~204のすべてにおいて最高C-V感度を得られる可能性がある。また、LCタンク回路では、バラクタ回路460の本実施の形態と関連して、最大の同調範囲を得られる可能性がある。図6は、図4Aおよび図4Bのバラクタ回路400,450のようなバラクタ回路のシミュレーションの例示的な実施の形態を示す、ゲート-ソース間電圧対静電容量のグラフである。バラクタ回路400のシミュレーションのために、曲線601,602,603,604,605は、さまざまなAC結合コモンモード効果、すなわちコモンモード電圧を0V,0.3V,0.6V,0.8V,および1.1Vに設定することにそれぞれ対応する。図6のx軸は、たとえば0.6Vに設定されたコモンモード差動制御電圧のための差動制御電圧スイープである。したがって、当然のことながら、内部AC結合コモンモード電圧を有する差動バラクタ回路400では、単一のバラクタデバイスのC-V曲線の傾きが最大となる値すなわちC-V曲線の高ゲイン範囲あるいは部分に、上記コモンモード電圧が設定され得る。このため、差動内部AC結合コモンモードの設定は、差動バラクタ回路400の同調範囲全体に影響を与え得る。当然、応用用途に応じて特定のプロセスのための最適な設定は異なる可能性がある。しかし、この設定はシミュレーションを通じて確認することが一般的に可能である。図6において、曲線603は、同調性能により得られる、バラクタ回路400のシミュレーション結果を示す。同調性能では、ACカップリングのための内部コモンモード電圧を0.6Vに設定するとともに、差動制御電圧信号コモンモードを0.6Vに設定する。ACカップリングのためのこの内部コモンモード設定は、この例示的な実施の形態において、おおむね最高のC-V曲線ゲインを有する。この設定によって、各単一のバラクタ201~204が、ゲート-ソース間電圧が0Vに近い状態、および、高C-V曲線ゲインならびに同調感度のためにゲート-ソース間電圧が正または負に直ちに変化する状態に効果的に置かれるからである。この例示的な実施の形態では、シングルエンド制御電圧の制御電圧掃引範囲と類似して、コンデンサの同調範囲は375フェムトファラッドfFから483fFまでの間である。したがって、当然のことながら、バラクタ回路400の静電容量の範囲、すなわち上記バラクタのC-V曲線ゲインの範囲および同調感度は、従来のシングルエンドスイングの約2倍であり得る。このため、当然のことながら、バラクタ201~204のいずれかの個々の固有静電容量範囲は、それぞれ図2および図4のバラクタ回路200,400の静電容量範囲よりも小さい。また、バラクタ回路200,400の静電容量範囲は、同様に配置されたシングルエンドバラクタの静電容量範囲の約2倍となり得る。図7は、プログラマブル電圧制御発振フロー700の例示的な実施の形態を示すフローチャートである。ステップ701において、第1の制御電圧が第1のバラクタ対に供給されるとともに、第2の制御電圧が第2のバラクタ対に供給される。上記バラクタ対は、それぞれ図2および図4のバラクタ回路200,400のバラクタ対であってもよい。第1の制御電圧は第1の電圧範囲を有し、第2の制御電圧は第2の電圧範囲を有する。第1の電圧範囲および第2の電圧範囲は、バラクタのゲート-ソース間電圧範囲と関連する。より具体的には、第1の電圧範囲および第2の電圧範囲は、バラクタのゲート-ソース間電圧範囲、すなわちC-V曲線の容量性高ゲイン範囲がその中に位置すべき目標電圧範囲と関連する。第1の制御電圧および第2の制御電圧は、組合されて差動入力制御電圧を与える。当然のことながら、第1の制御電圧および第2の制御電圧は、それぞれ図2および図4の制御電圧212,214であってもよい。ステップ702において、図4Aおよび図4Bのバラクタ201,202のような第1のバラクタ対は第1のモードで動作する。一方、図2および図4のバラクタ203,204のような第2のバラクタ対は第2のモードで動作する。第1のモードおよび第2のモードは、上述のように相補的モードである。差動入力は相補的モードと組合わされて、第1のバラクタ対および第2のバラクタ対による共同動作と関連する容量性高ゲイン範囲を与える。任意選択的にステップ703において、上述の第1のバラクタ対および第2のバラクタ対と結合された抵抗ブリッジにコモンモード電圧が供給されてもよい。ステップ703でコモンモード電圧が供給された場合に、任意選択的にステップ704において、ゲート-ソース間電圧の正あるいは負のいずれかの方向に、容量性高ゲイン範囲が目標ゲート-ソース間電圧範囲の中に入るように、上記コモンモード電圧がシフトあるいは移動するように設定されてもよい。上記シフトは、上述のように半導体プロセスの違いに応じて定められ得る。さらに、任意選択的にステップ704において、図4Bを参照して上述したように、上記コモンモード電圧は、分配された供給電圧の別個の部分として供給され得る。上記別個の部分は、上述のように、もしプロセススキューが存在するとすればプロセススキューに応答して選択的に与えられ得る。任意選択的にステップ705において、上述のように、コモンモード電圧のDC電圧分離はACカップリングによって用いられ得る。ACカップリングは、第1の正弦波出力電圧および第2の正弦波出力電圧のコモンモード電圧を分離する。ステップ706において、第1の正弦波電圧および第2の正弦波電圧が出力され得る。上記正弦波電圧の周波数は、ステップ701において与えられる差動制御電圧入力に応じてプログラムされ得る。プログラム可能な周波数帯域は容量性高ゲイン範囲に対応する。第1の正弦波出力電圧および第2の正弦波出力電圧は、少なくとも約180度互いに位相がずれて保持され得る。また、上記プログラム可能な周波数帯域は、それぞれ図4Aおよび図4Bのバラクタ回路400,450のようなバラクタ回路のC-V曲線の急勾配部を目標ゲート-ソース間電圧範囲の中にシフトすることに対応してもよい。図8は、VCO800の例示的な実施の形態を示す回路図である。VCO800は、それぞれ図2、図4A、および図4Bのバラクタ回路200,400,450のようなバラクタ回路を含み得る。インダクタ回路801は、出力ノード250,251においてバラクタ回路200,400と並列に結合されてもよい。n型クロスカップルトランジスタ対810は、出力ノード250,251にそれぞれ接続されたドレイン領域を有する。より具体的には、トランジスタ811は、出力ノード251に接続されたドレイン領域を有し得る。トランジスタ812は、出力ノード250に接続されたドレイン領域を有し得る。トランジスタ811,812のソース領域は、n型バイアストランジスタ815のドレイン領域に接続され得る。バイアストランジスタ815は、バイアス電圧816に応答して、テール電流をグランドに結合するために用いられ得る。バイアストランジスタ815のゲートはバイアス電圧816を受けるために結合され、バイアストランジスタ815のソース領域はグランド817に結合される。トランジスタ812のゲートは、出力ノード251に接続され得る、トランジスタ811のゲートは、出力ノード250に接続され得る。この場合も出力電圧260,261はそれぞれ、出力ノード250,251から供給され得る。上記電圧は正弦波電圧であってもよく、一般的に180度互いに位相がずれてもよい。インダクタ回路801は、1以上の従来の平面状のスパイラルインダクタによって実現されてもよい。上記スパイラルコンダクタは、VCO800が実現される集積回路の上部メタル層あるいはトップメタル層を用いて形成される。他の実施の形態においては、VCO800が集積された集積回路の外部のディスクリートインダクタが、たとえばワイヤボンディングによって出力ノード250,251に結合されてもよい。つまりVCO800は単一の集積回路に実現されたモノリシックデバイスであってもよい。あるいはVCO800は、VCO800の残りの部分を形成する集積回路にワイヤボンドされた外部インダクタを有してもよい。ある実施の形態において、p型クロスカップルトランジスタ対820が任意選択的に含まれ得る。他の実施の形態では、複数のトランジスタ820は省略され得る。ノード250,251は、Vdd850のような供給電圧ノードに直接接続され得る。しかしながら、インダクタ回路801のコモンモードにVddを短絡させることは、p型クロスカップルトランジスタ対を含む場合ほど抵抗補償を与えない。したがって、以下の説明において、上記p型クロスカップルトランジスタ820が実現されると仮定するが、これは本発明の明確化のためであってこれに限定されるものではない。p型トランジスタ821のゲートは、出力ノード251に接続され得る。p型トランジスタ822のゲートは、出力ノード250に接続され得る。p型トランジスタ821のドレイン領域は出力ノード250に接続され、p型トランジスタ822のドレイン領域は出力ノード251に接続される。p型トランジスタ821,822のソース領域は、たとえばVdd850のような供給電圧ノードに結合され得る。他の実施の形態では、VCO800が形成される集積回路ダイの外部コンタクトを介して供給され得るような、非常にクリーンなPLL供給電圧が用いられ得る。このため、当然のことながら、VCO800への供給電圧は、Vddの供給電圧レベルに限定される必要はない。より強いスイングを有し、その結果として、動作の飽和領域内に状態を保持することを容易にするために、VCO800への供給電圧はVddの供給電圧レベルを超過してもよい。FPGAの実現に関し、特にカリフォルニア州サンホゼのXilinx,Incから入手可能なFPGAに関し、PLLのための供給コンタクトVCCを使用することができる。したがって、当然のことながら、VCO800はPLL内に実現されてもよいし、VCOが用いられる他のデバイスに実現されてもよい。LCタンクノード250,251は、バラクタ回路200,400,450の出力ノード250,251と同一であってもよい。しかしながら、これもまた当然のことながら、バラクタ回路200,400,450の制御ノードは、上述のように、上記バラクタ回路への差動入力のためのVCO800の一部を形成する。さらに、バラクタ回路400,450を参照して、VCO800に実装されたとき、コモンモード電圧制御ノードをオプションとして用いてもよい。1または複数のコモンモード電圧制御ノードはそれぞれ、上述のようにコモンモード電圧を供給する。それに加えて、当然のことながら、これらの信号をきれいにするために各バッファ回路あるいは各洗浄回路に、出力電圧260,261が供給されてもよい。上記バッファ回路および洗浄回路は周知であるため、ここでは不必要に詳細に説明しない。本発明の1以上の局面に従う例示的な実施の形態が上述される。一方で、本発明の1以上の局面に従う上述以外の追加的な実施の形態も、本発明の範囲を逸脱しない範囲で考え得る。本発明の範囲は、添付の特許請求の範囲およびそれと均等な範囲において決定される。ステップを記載する請求項は、ステップの如何なる順序を意味するものではない。商標は各所有者の所有物である。"