"半導体層にトレンチを形成する工程と、前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、前記酸化膜上にホトレジスト補強膜を形成する工程と、前記ホトレジスト補強膜上に前記トレンチ内を含めてホトレジスト層を形成する工程と、前記ホトレジスト層及び前記ホトレジスト補強膜をエッチバックすることにより、前記トレンチ内にのみ前記ホトレジスト層及び前記ホトレジスト補強膜を残し、前記酸化膜を露出する工程と、露出された前記酸化膜を前記ホトレジスト層及び前記ホトレジスト補強膜をマスクとしてエッチングし、前記半導体層の表面及び前記トレンチの側壁の上方の前記酸化膜を除去する工程と、前記ホトレジスト層及び前記ホトレジスト補強膜を除去する工程と、熱酸化により、前記トレンチの側壁の上方では第1の膜厚を有し、前記トレンチの側壁の下方及び前記トレンチの底面では第1の膜厚より厚い第2の膜厚を有するゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記トレンチの側壁上に前記ゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とするトレンチゲート型トランジスタの製造方法。半導体層にトレンチを形成する工程と、前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、前記酸化膜上にホトレジスト補強膜を形成する工程と、前記ホトレジスト補強膜上に前記トレンチ内を含めてBARCを形成する工程と、前記BARC上に前記トレンチ内を含めてホトレジスト層を形成する工程と、活性化領域上の前記ホトレジスト層に露光及び現像により開口を形成し、前記活性化領域上のBARCを露出する工程と、前記ホトレジスト層をマスクとして、前記BARC及び前記ホトレジスト補強膜をエッチングすることにより、前記トレンチの内に前記BARC及び前記ホトレジスト補強膜を残し、前記酸化膜を露出する工程と、露出された前記酸化膜を前記ホトレジスト層及び前記ホトレジスト補強膜をマスクとしてエッチングし、前記半導体層の表面及び前記トレンチの側壁の上方の前記酸化膜を除去する工程と、前記ホトレジスト層、前記BARC及び前記ホトレジスト補強膜を除去する工程と、熱酸化により、前記トレンチの側壁の上方では第1の膜厚を有し、前記トレンチの側壁の下方及び前記トレンチの底面では第1の膜厚より厚い第2の膜厚を有するゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記トレンチの側壁上に前記ゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とするトレンチゲート型トランジスタの製造方法。前記ホトレジスト補強膜はシリコン窒化膜であることを特徴とする請求項1又は請求項2に記載のトレンチゲート型トランジスタの製造方法。前記酸化膜を形成する工程において、前記酸化膜は前記トレンチ内から前記トレンチの外の前記半導体層上に延びる部分でラウンドするように熱酸化を行うことを特徴とする請求項1乃至請求項3のいずれか1項に記載のトレンチゲート型トランジスタの製造方法。前記酸化膜を形成する工程は、前記半導体層の表面に形成される高耐圧MOSトランジスタのゲート絶縁膜の形成工程と同一の工程で行われることを特徴とする請求項1乃至請求項4のいずれか1項に記載のトレンチゲート型トランジスタの製造方法。しかしながら、従来のトレンチゲート型トランジスタにおいては、ゲート容量ゲート電極116、ゲート絶縁膜115、半導体層112からなるが大きい、トレンチ114付近の半導体層112に結晶欠陥が発生しやすい、ゲート電界の集中によりゲート耐圧が低くなる等の問題があった。本願に開示される発明の中、主なものは以下の通りである。本発明のトレンチゲート型トランジスタの製造方法は、半導体層にトレンチを形成する工程と、前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、前記酸化膜上にホトレジスト補強膜を形成する工程と、前記ホトレジスト補強膜上に前記トレンチ内を含めてホトレジスト層を形成する工程と、前記ホトレジスト層及び前記ホトレジスト補強膜をエッチバックすることにより、前記トレンチ内にのみ前記ホトレジスト層及び前記ホトレジスト補強膜を残し、前記酸化膜を露出する工程と、露出された前記酸化膜を前記ホトレジスト層及び前記ホトレジスト補強膜をマスクとしてエッチングし、前記半導体層の表面及び前記トレンチの側壁の上方の前記酸化膜を除去する工程と、前記ホトレジスト層及び前記ホトレジスト補強膜を除去する工程と、熱酸化により、前記トレンチの側壁の上方では第1の膜厚を有し、前記トレンチの側壁の下方及び前記トレンチの底面では第1の膜厚より厚い第2の膜厚を有するゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記トレンチの側壁上に前記ゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とする。また、本発明のトレンチゲート型トランジスタの製造方法は、半導体層にトレンチを形成する工程と、前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、前記酸化膜上にホトレジスト補強膜を形成する工程と、前記ホトレジスト補強膜上に前記トレンチ内を含めてBARCを形成する工程と、前記BARC上に前記トレンチ内を含めてホトレジスト層を形成する工程と、活性化領域上の前記ホトレジスト層に露光及び現像により開口を形成し、前記活性化領域上のBARCを露出する工程と、前記ホトレジスト層をマスクとして、前記BARC及び前記ホトレジスト補強膜をエッチングすることにより、前記トレンチの内に前記BARC及び前記ホトレジスト補強膜を残し、前記酸化膜を露出する工程と、露出された前記酸化膜を前記ホトレジスト層及び前記ホトレジスト補強膜をマスクとしてエッチングし、前記半導体層の表面及び前記トレンチの側壁の上方の前記酸化膜を除去する工程と、前記ホトレジスト層、前記BARC及び前記ホトレジスト補強膜を除去する工程と、熱酸化により、前記トレンチの側壁の上方では第1の膜厚を有し、前記トレンチの側壁の下方及び前記トレンチの底面では第1の膜厚より厚い第2の膜厚を有するゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記トレンチの側壁上に前記ゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とする。本発明のトレンチゲート型トランジスタの製造方法によれば、ゲート容量を低減することができる。また、結晶欠陥の発生を抑止するとともに、ゲート耐圧を向上させることができる。第1の実施形態本発明の第1の実施形態について図面を参照して説明する。図1は本実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。また、図2A乃至図14Aは、図1のA-A線に沿った断面図であり、図2B乃至図14Bは、図1のB-B線に沿った断面図である。以下の説明では、トレンチゲート型トランジスタを、単に、トランジスタと呼ぶことにする。また、このトランジスタの導電型は限定されないが、以下の説明では、Nチャネル型である場合について説明する。最初に、本実施形態によるトランジスタの概略の平面構成について図1を参照して説明する。ここでは、主要な構成要素のみについて説明する。このトランジスタでは、P型の半導体基板10上にN型半導体層11、N-型半導体層12が形成されており、N-型半導体層12の表面側には、ボディ層19の形成された領域を通って、短辺と長辺を有する複数のトレンチ14が形成されている。各トレンチ14には、ゲート絶縁膜不図示を介してゲート電極18が形成されている。各ゲート電極18は、各トレンチ14の一方の端で接続されており、トレンチ14の外に延びている。トレンチ14の外に延びたゲート電極18は、層間絶縁膜不図示に設けられたコンタクトホールH1を通して、配線不図示と接続されている。なお、このトランジスタに隣接して、同一のN-型半導体層12上に、他の高耐圧MOSトランジスタ不図示が形成されてもよい。以下に、本実施形態によるトレンチゲート型トランジスタ及びその製造方法について、図面を参照して説明する。図2に示すように、P型の半導体基板10の表面にN型不純物をドーピングした後、半導体層をエピタキシャル成長させることにより、N型半導体層11、及びN-型半導体層12を形成する。以下において、半導体基板10はシリコン単結晶基板であり、N型半導体層11及びN-型半導体層12はシリコン単結晶半導体層であるとして説明するが、これに限られるものではない。次に、N-型半導体層12上に、CVD法又は熱酸化処理によりシリコン酸化膜13を形成する。さらに、シリコン酸化膜13上に、開口部M1を有したホトレジスト層R1を形成する。開口部M1は、短辺と長辺を有する複数の長方形を有している。次に、図3に示すように、ホトレジスト層R1をマスクとしてシリコン酸化膜13に対してエッチングを行い、シリコン酸化膜13に開口部13Mを形成する。ホトレジスト層R1の除去後、シリコン酸化膜13をハードマスクとして、N-型半導体層12に対してエッチングを行い、開口部13Mに対応して、短辺と長辺を有した複数のトレンチ14を形成する。このエッチングは、例えばSF6を含むエッチングガスを用いたドライエッチングである。そのため、トレンチ14の底部におけるN-型半導体層12の角部12A,12Bは丸みを帯びて即ちラウンドして形成される。好ましくは、トレンチ14の深さは約1.5μmであり、その長辺は約50μm、その短辺は約0.5μmである。その後、シリコン酸化膜13は除去される。次に、図4に示すように、トレンチ14内を含むN-型半導体層12に対して熱酸化処理を行い、シリコン酸化膜15Aを形成する。好ましくは、この時点におけるシリコン酸化膜15Aの厚さは、約100nmである。シリコン酸化膜15Aは、トレンチ14の底部におけるN-型半導体層12の角部12A,12Bの丸みを反映して、トレンチ14の底部から側壁にかけて丸みを帯びて即ちラウンドして形成される。また、シリコン酸化膜15Aは、この熱酸化処理により、トレンチ14内からトレンチ14の外側のN-型半導体層12上に延びる部分、即ちトレンチ14の側壁の上端では、丸みを帯びて即ちラウンドして形成される。ここで、シリコン酸化膜15AとN-型半導体層12との界面に着目すると、トレンチ14の側壁の上端におけるN-型半導体層12の角部12C,12Dは丸みを帯びている即ちラウンドしている。なお、同一のN-型半導体層12上に他の高耐圧MOSトランジスタが形成される場合、シリコン酸化膜15Aは、そのゲート酸化膜と同時に形成される。また、シリコン酸化膜15Aの膜厚はMOSトランジスタの耐圧特性によって変わる。次に、図5に示すように、トレンチ14内を含むシリコン酸化膜15A上に、CVD法等により、ホトレジスト補強膜16が形成される。ホトレジスト補強膜16は、後述するウェットエッチング工程において、ホトレジスト層R1とシリコン酸化膜15Aとの界面にエッチング溶液が侵入して、残存させるべき箇所のシリコン酸化膜15Aが欠損してしまうことを防ぐものである。ホトレジスト補強膜16は、好ましくはシリコン窒化膜からなり、その厚さは、約60nmである。次に、図6に示すように、トレンチ14内を含むホトレジスト補強膜16上に、ホトレジスト層R2を形成する。その後、図7に示すように、ホトレジスト層R2及びホトレジスト補強膜16の一部をエッチングバックして除去する。これにより、ホトレジスト層R2及びホトレジスト補強膜16は、トレンチ14内のみに残存され、トレンチ14の端部から外側にかけてシリコン酸化膜15Aが露出される。次に、図8に示すように、ホトレジスト層R2及びホトレジスト補強膜16をマスクとして、露出されたシリコン酸化膜15Aに対してエッチングを行う。このエッチングは、フッ酸系等のエッチング溶液を用いたウェットエッチングであることが好ましい。これにより、N-型半導体層12の表面及びトレンチ14の側壁の上方即ちトレンチ14の開口部の近い領域からトレンチ14の外側にかけてシリコン酸化膜15Aが除去され、N-型半導体層12が露出される。トレンチ14内で除去されるシリコン酸化膜15Aの領域は、トレンチ14の開口部から底部へ向って、約600nm~1μmである。その後、図9に示すように、ホトレジスト層R2及びホトレジスト補強膜16を除去する。次に、図10に示すように、N-型半導体層12に対して熱酸化処理を行うことにより、トレンチ14の側壁の上方からトレンチ14の外側にかけて、トレンチ14の底部のシリコン酸化膜15Aよりも薄いシリコン酸化膜15Bが形成される。トレンチ14の側壁の上端におけるシリコン酸化膜15Bは、N-型半導体層12の角部12C,12Dの丸みを反映して、丸みを帯びて即ちラウンドして形成される。シリコン酸化膜15A及びシリコン酸化膜15Bは、ゲート絶縁膜として機能する。トレンチ14の側壁の上方の薄いシリコン酸化膜15Bの厚さ本発明の第1の膜厚の一例は、約7nm~20nmであり、好ましくは約15nmである。また、トレンチ14の底部のシリコン酸化膜15Aの厚さ本発明の第2の膜厚の一例は、約50nm~200nm、好ましくは約100nmとなる。次に、図11に示すように、シリコン酸化膜15A及びシリコン酸化膜15Bを覆うポリシリコン層18Pを形成し、それに対して不純物のドーピングを行う。この不純物は、N型の不純物であることが好ましい。その後、図12に示すように、ポリシリコン層18P上であってトレンチ14の端部と一部重畳する領域に、ホトレジスト層R3を形成する。次に、ホトレジスト層R3をマスクとして、ポリシリコン層18Pに対してエッチングを行うことにより、各トレンチ14から、その外側の端部に延びるゲート電極18を形成する。トレンチ14内からその外側に延びるゲート電極18の引き出し部18Sは、丸みを帯びた角部12Cで薄いシリコン酸化膜15Bと接している。また、各ゲート電極18は、トレンチ14の外側のシリコン酸化膜15B上で互いに接続されている。このエッチングは、例えばプラズマエッチングである。その後、ホトレジスト層R3は除去される。次に、図13に示すように、N-型半導体層12において、各トレンチ14の周囲に、垂直方向にP型の不純物をイオン注入することで、P型のボディ層19を形成する。さらに、ボディ層19の表面に、各トレンチ14の長辺方向に沿ってN型の不純物をイオン注入することにより、ソース層21を形成する。なお、ボディ層19とソース層21の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。次に、図14に示すように、シリコン酸化膜15B及びゲート電極18を覆う層間絶縁膜24を形成する。層間絶縁膜24上には、層間絶縁膜24に設けられたコンタクトホールH1を通してゲート電極18と接続される配線層25が形成される。また、層間絶縁膜24上には、シリコン酸化膜15B及び層間絶縁膜24に設けられたコンタクトホールH2を通してソース層21と接続されるソース電極23が形成される。こうして完成したトランジスタでは、配線層25からゲート電極18に閾値以上の電位が印加されると、トレンチ14の側壁のボディ層19の表面がN型に反転してチャネルが形成される。これにより、ソース電極23とドレインDとなるN-型半導体層12及びN型半導体層11の間に電流を流すことができる。そして、トレンチ14の底部及びその近傍の側壁において、シリコン酸化膜15Aは厚く形成されているため、ゲート容量ゲート電極18、シリコン酸化膜15A、及びN-型半導体層12からなるを低減することができる。また、トレンチ14の底部及びその近傍の側壁では、N-型半導体層12の角部12A,12Bが丸みを帯びているため、N-型半導体層12の結晶欠陥が発生しにくくなると共に、シリコン酸化膜15Aの厚さが均一となってゲート電界が分散され、ゲート耐圧の低下を抑止できる。一方、トレンチ14の側壁の上方では、トランジスタの活性化領域ボディ層19が形成される領域において、薄いシリコン酸化膜15Bがゲート絶縁膜として形成されているので、優れたトランジスタ特性低い閾値、低オン抵抗を得ることができる。さらに、トレンチ14の側壁の上端では、ゲート電極18の引き出し部18Sの近傍において、シリコン酸化膜15BがN-型半導体層12の角部12C,12Dを反映して丸みを帯びて形成されるため、ゲート電極18とN-型半導体層12との間のゲートリーク電流を低減できる。なお、本実施形態の変形例として、図15に示すように、ドレイン引き出し部26及びドレイン電極27を形成してもよい。この場合、層間絶縁膜24を形成する前に、N-型半導体層12に開口部12Hを形成して、その開口部12H内に絶縁膜28を形成し、ドレイン引き出し部26を埋め込む。その後、層間絶縁膜24を形成し、層間絶縁膜24を貫通する貫通孔H3を形成し、その貫通孔H3内にドレイン引き出し部26と接続されたドレイン電極27を形成する。また、本実施形態の他の変形例として、ゲート電極18は、図1のように各トレンチ14の端で互いに接続されずに、図16の平面図に示すように、トレンチ14毎に分離されて孤立するように形成されてもよい。その他の構成は図1と同様である。これにより、ポリシリコン層18Pに対するエッチングがプラズマエッチングである場合において、そのポリシリコン層18Pからなるゲート電極18の面積が小さくなるため、ゲート電極18に対するプラズマダメージを極力抑えることができる。従って、トランジスタの信頼性を向上させることができる。[第2の実施形態]本発明の第2の実施形態について図面を参照して説明する。このトランジスタの概略の平面構成については、図1と同様である。以下に、本実施形態によるトレンチゲート型トランジスタ及びその製造方法について、図面を参照して説明する。図17A乃至図26Aは、図1のA-A線に沿った断面図であり、図17B乃至図26Bは、図1のB-B線に沿った断面図である。図17乃至図26において、図2乃至図14と同様の構成要素については同一の符号を付す。最初に、第1の実施形態における図2乃至図5の工程と同様にして、半導体基板10上にN型半導体層11及びN-型半導体層12を形成し、N-型半導体層12には、トレンチ14を形成する。トレンチ14内を含むN-型半導体層12上には、シリコン酸化膜15Aと同様のシリコン酸化膜35A、及びホトレジスト補強膜16と同様のホトレジスト補強膜36を形成する。なお、同一のN-型半導体層12上に他の高耐圧MOSトランジスタが形成される場合、シリコン酸化膜35Aは、そのゲート酸化膜と同時に形成される。また、シリコン酸化膜35Aの膜厚はMOSトランジスタの耐圧特性によって変わる。次に、図17に示すように、トレンチ14内を含むホトレジスト補強膜36上に、反射防止層の一つであるBARCBottomAntiReflectionCoating37を形成する。さらに、トレンチ14内を含むBARC37上に、ホトレジスト層R4を形成する。BARC37は、流体として形成された後に固化する性質を有し、かつ、ホトレジスト層R4のフォトリソグラフィ工程において除去されない性質を有する。この性質により、トレンチ14の底部におけるBARC37の厚さは、それより上方の側壁からトレンチ14の外にかけて延在するBARC37の厚さよりも厚く形成される。このような性質を有するものであれば、BARC37の替わりに、他の材料を形成してもよい。例えば、ホトレジスト層R4がポジ型ホトレジスト層である場合、BARC37の替わりに、ネガ型ホトレジスト層を形成してもよい。次に、図18に示すように、フォトリソグラフィ工程、即ち露光及び現像によりホトレジスト層R4に開口部M4を設ける。開口部M4は、N-型半導体層12のうちトランジスタの活性化領域となる領域上を開口している。ここで、トランジスタの活性化領域とは、ボディ層19の形成される領域を含む領域である。以下、トランジスタの活性化領域を、単に、活性化領域と呼ぶことにする。次に、図19に示すように、ホトレジスト層R4をマスクとして、ホトレジスト補強膜36及びBARC37をエッチングして除去する。このエッチングでは、トレンチ14の外側の活性化領域上では、ホトレジスト補強膜36及びBARC37が除去され、シリコン酸化膜35Aが露出される。一方、トレンチ14内では、ホトレジスト補強膜36及びBARC37が残存する。これは、トレンチ14内と外側とでは、BARC37の厚さが異なるため、トレンチ14の外側のBARC37が、それよりも厚いトレンチ14内の底部のBARC37より先にエッチング除去されるためである。なお、ホトレジスト層R4がポジ型である場合には、図18のフォトリソグラフィ工程により開口部M4を設ける際、トレンチ14の底部における光の乱反射が、反射防止層であるBARC37によって抑止されるため、所望の領域でホトレジスト層R4がBARC37上に残存し易くなる。これにより、トレンチ14内のBARC37のエッチングを、トレンチ14の外側よりも確実に遅らせることができる。次に、図20に示すように、ホトレジスト層R4、トレンチ14内のホトレジスト補強膜36及びBARC37をマスクとして、シリコン酸化膜35Aに対してエッチングを行う。これにより、トレンチ14の外側におけるN-型半導体層12の表面、及びトレンチ14の側壁の上方即ちトレンチ14の開口部の近い領域におけるシリコン酸化膜35Aが除去される。トレンチ14内で除去されるシリコン酸化膜35Aの領域は、トレンチ14の開口部から底部へ向って、約600nm~1μmである。その後、図21に示すように、ホトレジスト層R4、ホトレジスト補強膜36、及びBARC37を除去する。次に、図22に示すように、熱酸化処理を行うことにより、活性化領域であって、トレンチ14の長辺方向に沿った側壁の上方からトレンチ14の外側にかけて、トレンチ14の底部のシリコン酸化膜35Aよりも薄いシリコン酸化膜35Bが形成される。一方、トレンチ14の短辺方向に沿った側壁の上端におけるシリコン酸化膜35Aは、さらに厚さが増し、また、N-型半導体層12の角部12Cの丸みを反映して、丸みを帯びて即ちラウンドして形成される。シリコン酸化膜35A及びシリコン酸化膜35Bは、ゲート絶縁膜として機能する。薄いシリコン酸化膜35Bの厚さ本発明の第1の膜厚の一例は、約7nm~20nmであり、好ましくは約15nmである。また、厚いシリコン酸化膜35Aの厚さ本発明の第2の膜厚の一例は、約50nm~200nm、好ましくは約100nmとなる。次に、図23に示すように、シリコン酸化膜35A及びシリコン酸化膜35Bを覆うポリシリコン層38Pを形成し、それに対して不純物のドーピングを行う。この不純物は、N型の不純物であることが好ましい。その後、図24に示すように、ポリシリコン層38P上であってトレンチ14の端部と一部重畳する領域に、ホトレジスト層R5を形成する。次に、ホトレジスト層R5をマスクとして、ポリシリコン層38Pに対してエッチングを行うことにより、各トレンチ14から、その外側の端部に延びるゲート電極38を形成する。トレンチ14内からその外側に延びるゲート電極38の引き出し部18Sは、丸みを帯びた角部12Cで厚いシリコン酸化膜35Aと接している。また、各ゲート電極38は、トレンチ14の外側で互いに接続されている。このエッチングは、例えばプラズマエッチングである。その後、ホトレジスト層R5は除去される。次に、図25に示すように、第1の実施形態と同様に、N-型半導体層12において、ボディ層19を形成する。さらに、ボディ層19の表面に、ソース層21を形成する。なお、ボディ層19とソース層21の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。次に、図26に示すように、シリコン酸化膜35A,35B、及びゲート電極38を覆う層間絶縁膜24を形成する。層間絶縁膜24上には、層間絶縁膜24に設けられたコンタクトホールH1を通してゲート電極38と接続される配線層25が形成される。また、層間絶縁膜24上には、シリコン酸化膜35B及び層間絶縁膜24に設けられたコンタクトホールH2を通してソース層21と接続されるソース電極23が形成される。こうして完成したトランジスタでは、配線層25からゲート電極38に閾値以上の電位が印加されると、トレンチ14の側壁のボディ層19の表面がN型に反転してチャネルが形成される。これにより、ソース電極23とドレインDとなるN-型半導体層12及びN型半導体層11の間に電流を流すことができる。そして、トレンチ14の底部及びその近傍の側壁において、シリコン酸化膜35Aは厚く形成されているため、ゲート容量ゲート電極38、シリコン酸化膜35A、及びN-型半導体層12からなるを低減することができる。また、トレンチ14の底部及びその近傍の側壁では、N-型半導体層12の角部12A,12Bが丸みを帯びているため、N-型半導体層12の結晶欠陥が発生しにくくなると共に、シリコン酸化膜35Aの厚さが均一となってゲート電界が分散され、ゲート耐圧の低下を抑止できる。一方、トレンチ14の側壁の上方では、トランジスタの活性化領域ボディ層19が形成される領域において、薄いシリコン酸化膜35Bがゲート絶縁膜として形成されているので、優れたトランジスタ特性低い閾値、低オン抵抗を得ることができる。さらに、トレンチ14の側壁の上端では、ゲート電極38の引き出し部38Sの近傍において、シリコン酸化膜35Aが厚いゲート絶縁膜として機能することにより、ゲート電極38の引き出し部38SとN-型半導体層12の角部12Cとの距離が長く確保される。また、その箇所のシリコン酸化膜35Aは、N-型半導体層12の角部12Cを反映して丸みを帯びて形成されている。これにより、ゲート電極38とN-型半導体層12の角部12Cとの間のゲートリーク電流を低減できる。なお、本実施形態の変形例として、第1の実施形態の図15に示したものと同様に、ドレイン引き出し部26及びドレイン電極27を形成してもよい。この場合、層間絶縁膜24を形成する前に、N-型半導体層12に開口部12Hを形成して、その開口部12H内に絶縁膜28を形成し、ドレイン引き出し部26を埋め込む。その後、層間絶縁膜24を形成し、層間絶縁膜24を貫通する貫通孔H3を形成し、その貫通孔H3内にドレイン引き出し部26と接続されたドレイン電極27を形成する。また、本実施形態の他の変形例として、ゲート電極38は、第1の実施形態の図16に示したものと同様に、トレンチ14毎に分離されて孤立するように形成されてもよい。この場合においても第1の実施形態と同等の効果を得ることができる。なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、上記実施形態ではNチャネル型のトランジスタについて説明したが、本発明は、Pチャネル型のトランジスタについても、ソース層21、ボディ層19等の導電型を逆導電型に変更することにより、適用することができる。また、本発明は、トレンチゲート型のIGBTなどの埋め込みゲート電極を有するデバイスにも適用することができる。"