高電位電源と低電位電源との間に直列に接続されたPチャネルトランジスタ、出力ノードおよびNチャネルトランジスタと、前記出力ノードの電圧に応じた検出電圧と基準電圧との差分である誤差信号を生成する誤差信号生成部と、前記誤差信号の大きさに応じた期間だけアクティブとなる制御信号を生成する制御信号生成部と、前記制御信号のアクティブ期間が基準時間より長い場合には、前記アクティブ期間の開始から前記基準時間が経過するまでの第1期間に前記Pチャネルトランジスタをオンさせ、前記制御信号のアクティブ期間が前記基準時間より短い場合には、当該アクティブ期間に前記Pチャネルトランジスタをオンさせる第1駆動部と、前記Nチャネルトランジスタをオン又はオフに制御する第2駆動部と、前記制御信号の周波数を下限周波数から上限周波数までの範囲で制御し、前記制御信号のアクティブ期間が前記基準時間より短い場合には、前記制御信号の周波数を下限周波数とし、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間が長くなるほど前記制御信号の周波数が高くなるように制御する周波数制御部と、を備えることを特徴とする電圧発生回路。前記下限周波数は、可聴帯域より高い周波数であることを特徴とする請求項1に記載の電圧発生回路。前記第2駆動部は、前記Pチャネルトランジスタがオンからオフに切り替わると前記Nチャネルトランジスタをオンさせ、前記Pチャネルトランジスタがオンになってから前記基準時間が経過する基準時点より前に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Nチャネルトランジスタを前記基準時点でオフさせ、前記基準時点以降に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Nチャネルトランジスタを前記出力ノードの電位が前記低電位電源を下回った時点でオフさせる、ことを特徴とする請求項1または2に記載の電圧発生回路。前記周波数制御部は、容量素子と、前記容量素子の電圧と所定電圧とを比較する比較部と、前記容量素子に電流を供給する供給部と、前記容量素子に充電された電荷を放電させる放電部とを備え、前記供給部は、前記制御信号のアクティブ期間が前記基準時間より短い場合には、所定値の電流を前記容量素子に供給し、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間は前記所定値よりも大きな電流を前記容量素子に供給し、その他の時間は前記所定値の電流を前記容量素子に供給し、前記比較部の出力信号に基づいて前記放電部を制御するリセット信号を生成し、当該リセット信号を前記制御信号生成部に供給し、前記制御信号生成部は、前記リセット信号と同期して前記制御信号を生成する、ことを特徴とする請求項1乃至3のうちいずれか1項に記載の電圧発生回路。前記制御信号のアクティブ期間の開始から前記基準時間が経過するまでの期間にアクティブとなる信号を反転した基準信号を生成する基準信号生成部と、前記第2駆動部は、前記出力ノードの電位が前記低電位電源の電位を下回る期間を検出して検出信号を生成する検出信号生成部と、前記検出信号と前記基準信号との論理積を演算する論理回路と、前記Pチャネルトランジスタのオンオフを制御する信号がセット端子に供給され、前記論理回路の出力信号がリセット端子に供給され、出力信号を前記Nチャネルトランジスタのゲートに供給するSRフリップフロップとを備える、ことを特徴とする請求項1乃至4のうちいずれか1項に記載の電圧発生回路。しかし、特許文献1の技術では、低負荷時には負荷が軽くなるほど、制御クロック信号の周波数が低下するので、トランジスタの動作周波数が可聴帯域に入り込むことがある。DC-DCコンバータで発生した電圧を電源電圧として用いる場合、この電源電圧にはトランジスタの動作周波数に同期したリップル成分が重畳する。従来のDC-DCコンバータを可聴帯域の信号を処理する回路の電源電圧として用いると、ノイズが信号に重畳するといった問題があった。以上の事情を考慮して、本発明は、負荷が軽くなっても電源ノイズを発生させないことを解決課題とする。以上の課題を解決するために本発明が採用する手段を説明する。なお、本発明の理解を容易にするために、以下の説明では、本発明の要素と後述の実施形態の要素との対応を括弧書で付記するが、本発明の範囲を実施形態の例示に限定する趣旨ではない。本発明の電圧生成回路は、高電位電源と低電位電源との間に直列に接続されたPチャネルトランジスタTR1、出力ノードNおよびNチャネルトランジスタTR2と、前記出力ノードの電圧に応じた検出電圧V1と基準電圧V2との差分である誤差信号Errを生成する誤差信号生成部30と、前記誤差信号の大きさに応じた期間だけアクティブとなる制御信号CTLを生成する制御信号生成部50と、前記制御信号のアクティブ期間が基準時間Trefより長い場合には、前記アクティブ期間の開始から前記基準時間が経過するまでの第1期間に前記Pチャネルトランジスタをオンさせ、前記制御信号のアクティブ期間が前記基準時間より短い場合には、当該アクティブ期間に前記Pチャネルトランジスタをオンさせる第1駆動部81と、前記Nチャネルトランジスタをオン又はオフに制御する第2駆動部82~84と、前記制御信号の周波数を下限周波数fminから上限周波数fmaxまでの範囲で制御し、前記制御信号のアクティブ期間が前記基準時間より短い場合には、前記制御信号の周波数を下限周波数とし、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間が長くなるほど前記制御信号の周波数が高くなるように制御する周波数制御部60とを備える。この発明によれば、制御信号に同期してPチャネルトランジスタおよびNチャネルトランジスタが動作するところ、制御信号の周波数は、下限周波数より低下することはない。したがって、出力ノードから出力される電圧は、下限周波数より低い周波数成分を含まない。よって、出力ノードの電圧を平滑化して電源として用いる場合に、後段の回路の電源リップルの周波数成分を下限周波数以上とすることができる。より具体的には、前記下限周波数は、可聴帯域より高い周波数であることが好ましい。この場合には、後段の回路が、可聴帯域内の信号を処理するものであっても、電源リップルによってノイズが可聴帯域に入り込むことを防止できる。上述した電圧発生回路において、前記第2駆動部は、前記Pチャネルトランジスタがオンからオフに切り替わると前記Nチャネルトランジスタをオンさせ、前記Pチャネルトランジスタがオンになってから前記基準時間が経過する基準時点より前に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Nチャネルトランジスタを前記基準時点でオフさせ、前記基準時点以降に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Nチャネルトランジスタを前記出力ノードの電位が前記低電位電源を下回った時点でオフさせる。この発明によれば、NチャネルトランジスタはPチャネルトランジスタがオフになるとオンし、出力ノードの電位が低電位電源を下回るとオフさせる。但し、基準時点より前に出力ノードの電位が低電位電源を下回る場合には、出力ノードの電位が低電位電源を下回ってもNチャネルトランジスタのオンを維持し、基準時点においてNチャネルトランジスタをオフさせる。従って、負荷がどれだけ軽くなっても、NチャネルトランジスタとPチャネルトランジスタとを必ず基準時間だけは動作させる。よって、出力ノードの電圧に重畳するリップル成分の下限周波数を設定することができる。また、出力ノードの電位が低電位電源を下回る場合にNチャネルトランジスタを動作させると、消費電力が増加するが、負荷が重くなるにつれて、無効な電力の消費が減少する。従って、ブリーダー抵抗を用いて、トランジスタの動作周波数に下限周波数を設定する場合と比較して消費電力を削減することができる。上述した電圧発生回路において、前記周波数制御部は、容量素子65と、前記容量素子の電圧と所定電圧とを比較する比較部68と、前記容量素子に電流を供給する供給部61、62、64と、前記容量素子に充電された電荷を放電させる放電部63とを備え、前記供給部は、前記制御信号のアクティブ期間が前記基準時間より短い場合には、所定値の電流を前記容量素子に供給し、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間は前記所定値よりも大きな電流を前記容量素子に供給し、その他の時間は前記所定値の電流を前記容量素子に供給し、前記比較部の出力信号に基づいて前記放電部を制御するリセット信号RESを生成し、当該リセット信号を前記制御信号生成部に供給し、前記制御信号生成部は、前記リセット信号と同期して前記制御信号を生成することが好ましい。この発明によれば、容量素子の電圧が所定電圧に達すると、リセット信号が生成され、このリセット信号によって容量素子に充電された電荷が放電されるので、周波数制御部は発振回路として機能する。そして、容量素子への充電電流は、制御信号のアクティブ期間が基準時間より長い場合に、アクティブ期間と基準時間の差の時間だけ大きくなるように制御されるので、リセット信号の周期が短くなる。すなわち、負荷がある程度以上大きくなると、負荷の大きさに応じて制御信号の周波数が高くなるように制御することができる。上述した電圧発生回路において、前記制御信号のアクティブ期間の開始から前記基準時間が経過するまでの期間にアクティブとなる信号を反転した基準信号72aを生成する基準信号生成部70と、前記第2駆動部は、前記出力ノードの電位が前記低電位電源の電位を下回る期間を検出して検出信号82aを生成する検出信号生成部82と、前記検出信号と前記基準信号との論理積を演算する論理回路83と、前記Pチャネルトランジスタのオンオフを制御する信号がセット端子に供給され、前記論理回路の出力信号83aがリセット端子に供給され、出力信号DR2を前記Nチャネルトランジスタのゲートに供給するSRフリップフロップ84とを備えることが好ましい。この発明によれば、論理回路によって検出信号の立ち上がりが基準信号によってマスクされるので、Pチャネルトランジスタがオンしてから基準時間が経過するまでに検出信号の立ち上がりが発生してもこれをマスクして、Nチャネルトランジスタのオンを継続し、Pチャネルトランジスタがオンしてから基準時間が経過した時点でNチャネルトランジスタをオフさせることができる。これによって、NチャネルトランジスタとPチャネルトランジスタとを必ず基準時間だけは動作させる。よって、出力ノードの電圧に重畳するリップル成分の下限周波数を設定することができる。図1は、本発明の実施形態に係る電圧生成回路100のブロック図であり、図2はそのタイミングチャートである。電圧生成回路100は、直流電源が発生する入力電圧VINに応じた出力電圧VOUTを生成して出力端子14に供給する電源回路DCDCコンバータである。出力端子14には駆動負荷図示略が接続される。図1に示すように、電圧生成回路100は、PチャネルトランジスタTR1とNチャネルトランジスタTR2とチョークコイルLと平滑容量Cとを含む。トランジスタTR1とトランジスタTR2とは電源間に直列に接続される。具体的には、トランジスタTR1のドレインとトランジスタTR2のドレインとが出力ノードNにて相互に接続され、トランジスタTR1のソースには入力電圧VINが供給されるとともにトランジスタTR2のソースは接地される。チョークコイルLは、トランジスタTR1およびトランジスタTR2の接続点Nと出力端子14駆動負荷との間に介在する。平滑容量Cは、出力端子14に接続されて出力電圧VOUTを平滑化する。誤差信号生成回路30は、出力端子14に発生する出力電圧VOUTに応じた誤差信号Errを生成する。誤差信号生成回路30は、図1に示すように、抵抗素子322と抵抗素子324と電圧源34と増幅器誤差増幅器36とを含んで構成される。抵抗素子322および抵抗素子324は、出力端子14から帰還される出力電圧VOUTの分圧で帰還電圧V1を生成する。電圧源34は、所定の比較電圧V2を生成する直流電源である。帰還電圧V1は増幅器36の非反転入力端子に供給され、比較電圧V2は増幅器36の反転入力端子に供給される。増幅器36は、帰還電圧V1と比較電圧V2との差電圧を増幅して誤差信号Errを生成する。具体的には、出力電圧VOUTが比較電圧V2に対して高いほど誤差信号Errは上昇し、出力電圧VOUTが比較電圧V2に対して低いほど誤差信号Errは低下する。図1の三角波信号生成回路40は、リセット信号RESの周期でレベルが変化する三角波信号Vrampを生成する図2参照。三角波信号生成回路40は、電流源42とトランジスタ44と容量素子46とを備える。容量素子46の両端間の電圧が三角波信号Vrampとして比較回路50に供給される。電流源42は、所定の電流を生成して容量素子46に供給する定電流源である。トランジスタ44は、容量素子46の両端間に介在するスイッチである。トランジスタ44がオフ状態である期間は、容量素子46が定電流で充電されるので、ノード45の電位は直線的に上昇する。一方、トランジスタ44のゲートには、パルス状のリセット信号RESが供給される。リセット信号RESのアクティブ期間にトランジスタ44はオン状態となり、容量素子46に充電された電荷が放電される。これによって、三角波信号Vrampが得られる。図1の比較回路50は、反転入力端子と非反転入力端子とを含む演算増幅器で構成される。誤差信号生成回路30が生成した誤差信号Errが比較回路50の非反転入力端子に供給され、三角波信号Vrampが比較回路50の反転入力端子に供給される。比較回路50は、誤差信号Errと三角波信号Vrampとを比較して比較の結果に応じた制御信号CTLを生成する。具体的には、図2に示すように、誤差信号Errが三角波信号Vrampを上回る場合には制御信号CTLがハイレベルに設定され、誤差信号Errが三角波信号Vrampを下回る場合には制御信号CTLがローレベルに設定される。前述のように軽負荷時ほど誤差信号Errのレベルは低下するから、負荷が重くなるに従って各制御パルスPXのパルス幅WXは長くなる低負荷時ほどパルス幅WXは短くなる。以上の説明から理解されるように、比較回路50は、誤差信号Err出力電圧VOUTに応じたパルス幅WXのパルスPXが配置された制御信号CTLを生成するパルス幅変調回路として機能する。図1のリセット信号生成回路60は、制御信号CTLのアクティブ期間ハイレベルが予め定められた基準時間Trefより短い場合に、一定の周期のリセット信号RESを生成し、制御信号CTLのアクティブ期間が基準時間Trefより長い場合に、基準時間Trefとアクティブ期間との差の時間が長くなるほど、周期が短くなるリセット信号RESを生成する。リセット信号生成回路60は、第1電流i1を出力する第1電流源61および第2電流i2を出力する第2電流源62と、トランジスタ63および64と、容量素子65とを備える。差分時間信号Zが非アクティブハイレベルの場合にトランジスタ64はオフしており、容量素子65は第1電流i1によって充電されるが、差分時間信号Zがアクティブローレベルの場合にトランジスタ64がオンし、容量素子65は第1電流i1および第2電流i2によって充電される。コンパレータ68の非反転入力端子はノード66と接続される一方、その反転入力端子には電圧源67から比較電圧V3が供給される。コンパレータ68の出力信号はノード66の電圧が比較電圧V3を上回るとハイレベルになる。波形整形回路69はコンパレータ68の出力信号の立ち上がりエッジに同期して、所定期間だけハイレベルとなるリセット信号RESを生成する。リセット信号RESは、トランジスタ63のゲートに供給される。リセット信号RESがハイレベルになると、トランジスタ63がオン状態となり、容量素子65に蓄積された電荷が放電される。すなわち、リセット信号RESの周期は、容量素子65の放電によってノード66の電圧が接地となってから電圧源67の電圧V3になるまでの時間となる。容量素子65に流れ込む電流は、トランジスタ64がオン状態になる方が大きい。このため、差分時間信号Zのアクティブ期間が長い程、リセット信号RESの周期は短くなる。リセット信号RESがトランジスタ63のゲートに帰還されるので、リセット信号生成回路60は発振回路として機能する。なお、本実施形態でが、第1電流i1と第2電流i2との大きさは等しいものとする。また、リセット信号RESは、三角波信号生成回路40と、差分時間信号生成回路70に供給される。三角波信号生成回路40と差分時間信号生成回路70とは、リセット信号RESに同期して動作する。このため、図2に示すように三角波信号Vramp、制御信号CTL、及びMaxPon信号71aはリセット信号RESと同期する。よって、リセット信号生成回路60は、制御信号CTLの周波数を制御する周波数制御部として機能する。差分時間信号生成回路70は、リセット信号RESがアクティブになってから基準時間TrefだけハイレベルとなるMaxPon信号71aを生成するパルス生成回路71と、インバータ72と、ナンド回路73とを備える。MaxPon信号71aのハイレベル期間は、PチャネルトランジスタTR1がオン状態となる最大時間を示している。すなわち、PチャネルトランジスタTR1は基準時間Trefを超えてオン状態となることはない。また、MaxPon信号71aはインバータ72で反転され、反転されたMaxPon信号71aと制御信号CTLと論理積の反転がナンド回路73で演算される。この結果、差分時間信号Zは、図2に示すように制御信号CTLのハイレベル期間が基準時間Trefよりも長くなった場合に、差分時間信号Zがアクティブローレベルとなる。上述したように差分時間信号Zがアクティブになるとトランジスタ64がオンするので、図2に示すように、ノード66の電圧Yの傾きは、差分時間信号Zがアクティブとなる期間Txに急峻となる。図1の駆動部80は、制御信号CTLとMaxPon信号71aとの論理積の反転を演算して得た駆動信号DR1をPチャネルトランジスタTR1に供給するナンド回路81第1駆動部を備える。トランジスタTR1は駆動信号DR1がローレベルの期間、オン状態となる。MaxPon信号71aはトランジスタTR1がオンする最大時間を規定する。また、駆動部80は、コンパレータ82、アンド回路83、およびSRフリップフロップ84を備える。これらの構成は、Nチャンネル型のトランジスタTR2のオンオフを制御する駆動信号DR2を生成する第2駆動部として機能する。SRフリップフロップ84の出力信号が駆動信号DR2となる。SRフリップフロップ84のセット端子には駆動信号DR1が供給される。したがって、駆動信号DR1がローレベルからハイレベルに遷移してトランジスタTR1がオンからオフに切り替わると、駆動信号DR2がローレベルからハイレベルに遷移する。駆動信号DR2がハイレベルからローレベルに遷移するタイミングは、セット端子に供給されるアンド回路83の出力信号83aによって定まる。アンド回路83は、MaxPon信号71aを反転した信号72aと、コンパレータ82の出力信号82aとの論理積を演算して信号83aを出力する。コンパレータ82の反転入力端子には、ノードNトランジスタTR2のドレインの電圧が供給される一方、その非反転入力端子にはトランジスタTR2のソースの電圧が供給される。したがって、トランジスタTR2のソースの電圧接地電圧が、トランジスタTR2のドレインの電圧よりも高い場合に、コンパレータ82の出力信号82aはハイレベルとなる。PチャネルトランジスタTR1がオンとなる時間は駆動信号DR1がアクティブローレベルとなる時間であり、負荷が重くなると次第に長くなり、基準時間Trefに達すると、一定になる。一方、NチャネルトランジスタTR2がオンとなる時間は駆動信号DR2がアクティブハイレベルとなる時間である。SRフリップフロップのセット端子には駆動信号DR1が供給されるので、PチャネルトランジスタTR1がオンからオフに切り替わると、NチャネルトランジスタTR2はオンとなる。次に、NチャネルトランジスタTR2がオンからオフに切り替わるタイミングは、リセット端子に供給される信号83aによって規定される。出力信号83aを生成するアンド回路83は、MaxPon信号71aを反転した信号72aを用いてコンパレータ82の出力信号82aをマスクするマスク手段として機能する。即ち、駆動信号DR1がアクティブになってから基準時間Trefが経過するまでの間に発生した出力信号83aの立ち上がりは、信号72aによってマスクされる。この結果、NチャネルトランジスタTR2がオンからオフに切り替わるタイミングは、駆動信号DR1がアクティブになってから基準時間Trefが経過する時点となる。一方、駆動信号DR1がアクティブになってから基準時間Trefが経過する時点より後にコンパレータ82の出力信号82aの立ち上がりが発生した場合には、当該時点でNチャネルトランジスタTR2がオンからオフに切り替わる。このように、NチャネルトランジスタTR2がオンからオフに切り替わるタイミングを制御することよって、PチャネルトランジスタTR1とNチャネルトランジスタTR2が動作する時間が基準時間Trefより短くならないように制御することができる。以上の構成において、リセット信号RESの周波数は、図3に示すように変化する。このうち軽負荷に対応する第1領域X1および中負荷に対応する第2領域X2ではPFM制御が実行され、重負荷に対応する第3領域X3では上限周波数fmaxで動作するPWM制御が実行される。まず、軽負荷に対応する第1領域X1は負荷の大きさがR1未満である。これは、制御信号CTLのアクティブ期間が基準時間Trより短い場合である。この場合には、差分時間信号Zが非アクティブとなるのでトランジスタ64がオフしている。このため、第2電流i2がノード66に流れ込むことはない。したがって、リセット信号RESの周波数は、第1電流i1のみによって定まるので、この周波数が一定の下限周波数fminとなる。ところで、本実施形態の電圧発生回路100は、可聴帯域の信号を処理する回路の電源として用いられる。ノードNから出力される信号は、コイルLや平滑容量Cによって積分されて出力電圧VOUTとなるが、ノードNの電圧変化を完全に除去することはできない。出力電圧VOUTに重畳するリップル成分が可聴帯域に入り込むと、後段の回路において電源リップルが信号ノイズとなる。そこで、本実施形態では、下限周波数fminを可聴帯域より高い周波数に設定している。図4に、第1領域X1におけるノードNの電圧VNを示す。第1領域X1では、制御信号CTLのアクティブ期間において、駆動信号DR1がアクティブとなりPチャネルトランジスタTR1がオンする。PチャネルトランジスタTR1のオン期間では、出力電流ILがノードNから吐き出され、電圧VNが増加する。次に、制御信号CTLの非アクティブ期間の開始からMaxPon信号71aのアクティブ期間が終了まで駆動信号DR2がアクティブとなり、NチャネルトランジスタTR2がオンする。NチャネルトランジスタTR2のオン期間では、出力電流ILがノードNに吸い込まれ、電圧VNが減少する。第1領域X1では、電圧VNが負の値になってもNチャネルトランジスタTR2のオン期間が継続する。負荷に供給される実質的な電力は、正の電圧VNの面積S1から負の電圧VNの面積S2を減算したものとなる。すなわち、負の電圧VNの部分は、負荷に供給されない無効になる電力となってしまう。しなしながら、負荷が軽くなった場合でも、PチャネルトランジスタTR1とNチャネルトランジスタTR2とを動作させることによって、PFM制御における下限周波数fminを規定することが可能となる。次に、図5を参照して、第1領域X1におけるノードNの電圧VNとPチャネルトランジスタおよびNチャネルトランジスタのオン時間の関係を説明する。同図Aが誤差信号Errがゼロの場合である。この場合は、面積S1と面積S2とが等しくなる。この結果、負荷には電力が供給されず、面積S2に相当する電力が無駄になる。この状態から、少し負荷が大きくなると、同図Bに示すように、S1-S2>0になる。この場合には、面積S1と面積S2の差分に相当する電力が負荷に供給される。さらに、負荷が大きくなるとやがて同図Cに示すようにS2=0になる。この場合には、ノードNの電圧VNが負にならず、電力が無駄にならない。このように本実施形態では、負荷で電力を消費しない場合にも電力を消費するが、無効な電力は負荷が重くなるにつれ減少する。従来のPFM制御を用いたDC-DCコンバータにおいて、下限の周波数を設定する場合には、負荷と並列にブリーダー抵抗を設けることが考えられる。ブリーダー抵抗で常時、電力を消費することによって、動作周波数が下限の周波数を下回らないようにするためである。この場合には、負荷が重くなっても、常にブリーダー抵抗によって電力が消費されてしまう。これに対して本実施形態では、負荷が重くなると、無効な電力が減少するので、効率を改善することができる。