シフトレジスタユニットであって、第1のクロック信号、第2のクロック信号、フレームスタート信号、高電圧信号および低電圧信号を入力し、中には、1つのフレームの時間間隔の間に、前記第1のクロック信号と前記第2のクロック信号の逆位相の信号が同じである入力モジュールと、前記入力モジュールに接続され、複数の薄膜トランジスタを含み、前記第1のクロック信号、前記第2クロック信号および前記フレームスタート信号に基づいてゲート駆動信号を生成し、前記薄膜トランジスタが形成した第1のノードの前記シフトレジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、前記薄膜トランジスタが形成した第2のノードをリセットするよう制御し、これにより、前記高電圧信号の入力端、前記低電圧信号の入力端及び少なくとも1つの薄膜トランジスタにより形成した瞬時直流通路を適時にカットオフする処理モジュールと、前記処理モジュールと接続され、前記処理モジュールにより生成された前記ゲート駆動信号を送信する出力モジュールと、を備えることを特徴とするシフトレジスタユニット。前記処理モジュールは、前記入力モジュールと接続され、少なくとも値を求める薄膜トランジスタとリセット薄膜トランジスタを含み、前記値を求める薄膜トランジスタのオン又はオフは第1のノードにより駆動され、前記リセット薄膜トランジスタのオン又はオフは第2のノードにより駆動され、前記第1のクロック信号、前記第2のクロック信号及び前記フレームスタート信号に基づいてゲート駆動信号を生成するゲート駆動信号生成ユニットと、前記ゲート駆動信号生成ユニットと接続され、前記薄膜トランジスタが形成した第1のノードの前記シフトレジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、前記薄膜トランジスタが形成した第2のノードをリセットするよう制御することにより、前記高電圧信号の入力端、少なくとも1つの薄膜トランジスタ及び前記低電圧信号の入力端により形成した瞬時直流通路を適時にカットオフするフィードバック制御ユニットと、を備えることを特徴とする請求項1に記載のシフトレジスタユニット。前記入力モジュールは、フレームスタート信号を入力するスタート信号入力端と、第1のクロック信号又は第2のクロック信号を入力する第1のクロック信号入力端と、第2のクロック信号又は第1のクロック信号を入力する第2のクロック信号入力端と、高電圧信号を入力する高電圧信号入力端と、低電圧信号を入力する低電圧信号入力端と、を備えることを特徴とする請求項2に記載のシフトレジスタユニット。前記出力モジュールは、前記処理モジュールにより生成された前記ゲート駆動信号を送信し、前記ゲート駆動信号を隣接する次のシフトレジスタユニットのスタート信号入力端に入力する出力端を備えることを特徴とする請求項3に記載のシフトレジスタユニット。前記ゲート駆動信号生成ユニットは、前記値を求める薄膜トランジスタであって、ソースが前記出力モジュールの出力端に接続され、ドレインが前記第1のクロック信号の入力端に接続された第2の薄膜トランジスタと、前記リセット薄膜トランジスタであって、ソースが前記出力モジュールの出力端に接続され、ドレインが前記高電圧信号の入力端に接続された第4の薄膜トランジスタと、を備えることを特徴とする請求項4に記載のシフトレジスタユニット。前記電圧制御ユニットは、ゲートが前記第2のクロック信号の入力端に接続され、ソースが前記スタート信号の入力端に接続された第1の薄膜トランジスタと、ゲートとソースが前記第2のクロック信号の入力端に接続された第3の薄膜トランジスタと、ドレインが前記第2のクロック信号の入力端に接続された第5の薄膜トランジスタと、を備え、前記第1の薄膜トランジスタのドレイン、前記第2の薄膜トランジスタのゲート及び前記第5の薄膜トランジスタのゲートの収束点で前記第1のノードが形成され、前記第3の薄膜トランジスタのドレイン、前記第4の薄膜トランジスタのゲート及び前記第5の薄膜トランジスタのソースの収束点で前記第2のノードが形成されていることを特徴とする請求項5に記載のシフトレジスタユニット。前記電圧制御ユニットは、ゲートが前記第2のクロック信号の入力端に接続され、ソースが前記スタート信号の入力端に接続された第1の薄膜トランジスタと、ゲートとソースが前記第2のクロック信号の入力端に接続された第3の薄膜トランジスタと、ドレインが前記高電圧信号の入力端に接続された第5の薄膜トランジスタと、ゲートが前記第1のクロック信号の入力端に接続された第6の薄膜トランジスタと、を備え、前記第1の薄膜トランジスタのドレイン、前記第2の薄膜トランジスタのゲート及び前記第5の薄膜トランジスタのゲートの収束点で前記第1のノードが形成され、前記第3の薄膜トランジスタのドレイン、前記第4の薄膜トランジスタのゲート及び前記第6の薄膜トランジスタのソースの収束点で前記第2のノードが形成され、前記第5の薄膜トランジスタのソース及び前記第6の薄膜トランジスタのドレインの収束点で前記第3のノードが形成されていることを特徴とする請求項5に記載のシフトレジスタユニット。前記第1の薄膜トランジスタ、前記第2の薄膜トランジスタ、前記第3の薄膜トランジスタ、前記第4の薄膜トランジスタ及び前記第5の薄膜トランジスタは対応するバックアップ薄膜トランジスタをそれぞれ設置し、各前記バックアップ薄膜トランジスタの接続方式はそれぞれ対応する薄膜トランジスタの接続方式と同じであることを特徴とする請求項6に記載のシフトレジスタユニット。前記第1の薄膜トランジスタ、前記第2の薄膜トランジスタ、前記第3の薄膜トランジスタ、前記第4の薄膜トランジスタ、前記第5の薄膜トランジスタ及び前記第6の薄膜トランジスタは対応するバックアップ薄膜トランジスタをそれぞれ設置し、各前記バックアップ薄膜トランジスタの接続方式はそれぞれ対応する薄膜トランジスタの接続方式と同じであることを特徴とする請求項7に記載のシフトレジスタユニット。充電コンデンサがさらに含まれ、前記充電コンデンサの一端が前記第1のノードに接続され、他の端は前記出力端に接続されたことを特徴とする請求項5乃至9のいずれかに記載のシフトレジスタユニット。前記第1の薄膜トランジスタ、前記第2の薄膜トランジスタ、前記第3の薄膜トランジスタ、前記第4の薄膜トランジスタ及び前記第5の薄膜トランジスタはすべてP型のトランジスタまたはN型のトランジスタであることを特徴とする請求項6または8に記載のシフトレジスタユニット。前記第1の薄膜トランジスタ、前記第2の薄膜トランジスタ、前記第3の薄膜トランジスタ、前記第4の薄膜トランジスタ、前記第5の薄膜トランジスタ及び前記第6の薄膜トランジスタはすべてP型のトランジスタまたはN型のトランジスタであることを特徴とする請求項7または9に記載のシフトレジスタユニット。ゲート駆動回路であって、順次に接続するn個のシフトレジスタユニットを備え、ただし、nが正の整数であり、前記シフトレジスタユニットは前記請求項1から請求項12までのいずれか一つに記載される前記シフトレジスタユニットを用い、第iのシフトレジスタユニットの出力モジュールは第i1のシフトレジスタユニットの入力モジュールに接続され、これにより、前記第iのシフトレジスタユニットが出力したゲート駆動信号を前記第i1のシフトレジスタユニットのフレームスタート信号として、前記第i1のシフトレジスタユニットに入力し、ただし、i∈1、nしかもiは正の整数であり、1つのシフトレジスタユニットの第1のクロック信号の入力端が第1のクロック信号を入力し、その第2のクロック信号の入力端が第2のクロック信号を入力し、前記シフトレジスタユニットに隣接する一つ前のと次のシフトレジスタユニットの第1のクロック信号の入力端がすべて第2のクロック信号を入力し、前記シフトレジスタユニットに隣接する一つ前のと次のシフトレジスタユニットの第2のクロック信号の入力端がすべて第1のクロック信号を入力し、前記n個のシフトレジスタユニットにおける第1のシフトレジスタユニットの入力モジュールに外部のフレームスタート入力信号が接続されることをことを特徴とするゲート駆動回路。表示装置であって、前記請求項13に記載のゲート駆動回路を備えることを特徴とする表示装置。本発明は、直流通路を取り除くし、瞬時電流を低減し、シフトレジスタユニットの消費電力を低減するため、シフトレジスタユニット、ゲート駆動回路及び表示装置を提供することを目的とする。本発明に提供されるのはシフトレジスタユニットであって、第1のクロック信号、第2のクロック信号、フレームスタート信号、高電圧信号および低電圧信号を入力し、中には、1つのフレーム時間間隔の間に、前記第1のクロックと前記第2のクロック信号の逆位相の信号が同じである入力モジュールと、前記入力モジュールに接続され、複数の薄膜トランジスタを含み、前記第1のクロック信号、前記第2クロック信号および前記フレームスタート信号に基づいてゲート駆動信号を生成し、前記薄膜トランジスタが形成した第1のノードの前記シフトレジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、前記薄膜トランジスタが形成した第2のノードをリセットするよう制御し、これにより、前記高電圧信号の入力端、前記低電圧信号の入力端及び少なくとも1つの薄膜トランジスタが形成した瞬時直流通路を適時にカットオフする処理モジュールと、前記処理モジュールと接続され、前記処理モジュールにより生成された前記ゲート駆動信号を送信する出力モジュールとを備える。本発明に更に提供されるのはゲート駆動回路であって、順次に接続するn個のシフトレジスタユニットを備え、ただし、nが正の整数であり、前記シフトレジスタユニットは前記いずれか一つの前記シフトレジスタユニットを用い、第iのシフトレジスタユニットの出力モジュールは第i1のシフトレジスタユニットの出力モジュールに接続され、これにより、前記第iのシフトレジスタユニットが入力したゲート駆動信号を前記第i1のシフトレジスタユニットに入力し、前記第i1のシフトレジスタユニットのフレームスタート信号とし、ただし、i∈1、nしかもiは正の整数であり、1つのシフトレジスタユニットの第1のクロック信号の入力端が第1のクロック信号を入力し、その第2のクロック信号の入力端が第2のクロック信号を入力し、前記シフトレジスタユニットに隣接する一つ前のと次のシフトレジスタユニットの第1のクロック信号の入力端がすべて第2のクロック信号を入力し、前記シフトレジスタユニットに隣接する一つ前のと次のシフトレジスタユニットの第2のクロック信号の入力端がすべて第1のクロック信号を入力し、前記n個のシフトレジスタユニットにおける第1のシフトレジスタユニットの入力モジュールに外部のフレームスタート入力信号が接続される。本発明に更に提供されるのは表示装置であって、前記ゲート駆動回路を備える。本発明に提供されたシフトレジスタユニット、ゲート駆動回路及び表示装置は、入力モジュール、処理モジュール及び出力モジュールを設置することにより、クロック信号に基づいてゲート駆動信号を生成すると同時に、第1のノードの前記シフトレジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるように、前記薄膜トランジスタの間に形成された第1のノードと第2のノードに対して制御を行い、さらに、第2のノードをリセットするよう制御し、これにより、高電圧信号の入力端、低電圧信号の入力端及び少なくとも1つの薄膜トランジスタが形成した瞬時直流通路を適時にカットオフし、これによって、瞬時電流を低減し、シフトレジスタユニットの消費電力を低減する。本発明の実施例の目的、手段及びメリットを更に明瞭にするために、以下は、本発明の実施例の図面を結合して、本発明の実施例の手段を明瞭で完全に説明する。下記の実施例は明らかに本発明の一部の実施例に過ぎず、全部の実施例を含まない。本発明の実施例に基づいて、当業者は自明の範囲である他の実施例も、本発明の保護範囲に属する。図面3は本発明の本発明に提供されたシフトレジスタユニットにおける第1実施例に係わる構成模式図である。図面3に示したように、本実施例においては、シフトレジスタユニットが提供され、中には、入力モジュール1、処理モジュール2、出力モジュール3が含まれることができる。入力モジュール1は信号を入力し、当該信号には、第1のクロック信号、第2のクロック信号、フレームスタート信号、高電圧信号および低電圧信号が含むことができる;中には、1フレームの時間間隔の間に、前記第1のクロックと前記第2のクロック信号の逆位相の信号が同じである。処理モジュール2は、入力モジュール1に接続され、複数の薄膜トランジスタを含み、前記第1のクロック信号、前記第2クロック信号および前記フレームスタート信号に基づいてゲート駆動信号を生成し、前記薄膜トランジスタが形成した第1のノードが前記シフトレジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、そして、前記薄膜トランジスタが形成した第2のノードをリセットするよう制御し、これにより、前記高電圧信号の入力端、前記低電圧信号の入力端及び少なくとも1つの薄膜トランジスタで形成した瞬時直流通路を適時にカットオフする。出力モジュール3は処理モジュール2に接続され、処理モジュール2により生成された前記ゲート駆動信号を送信する。本実施例においては、シフトレジスタユニットが提供され、入力モジュール、処理モジュール、出力モジュールを設置することにより、クロック信号に基づいてゲート駆動信号を生成すると同時に、第1のノードの前記シフトレジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう薄膜トランジスタの間に形成された第1のノードと第2のノードを制御し、さらに、第2のノードをリセットするよう制御し、これにより、高電圧信号の入力端、低電圧信号の入力端、及び少なくとも1つの薄膜トランジスタで形成した瞬時直流通路を適時にカットオフし、これによって、瞬時電流を低減し、シフトレジスタユニットの消費電力を低減する。図4は本発明に提供されたシフトレジスタユニットにおける第2実施例に係わる構成模式図である。図面4に示したように、本実施例においては、シフトレジスタユニットが提供され、前記図面3に示した内容に基づいて、処理モジュール2は、ゲート駆動信号生成ユニット21とフィードバック制御ユニット22を具体的に含むことができる。中には、ゲート駆動信号生成ユニット21は入力モジュール1と接続され、少なくとも値を求める薄膜トランジスタとリセット薄膜トランジスタを含むことができ、前記値を求める薄膜トランジスタのオン又はオフは第1のノードにより駆動され、前記リセット薄膜トランジスタのオン又はオフは第2のノードにより駆動され、前記第1のクロック信号、前記第2のクロック信号及び前記フレームスタート信号に基づいてゲート駆動信号を生成する。フィードバック制御ユニット22は前記ゲート駆動信号生成ユニット21と接続され、前記薄膜トランジスタが形成した第1のノードの前記シフトレジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、前記薄膜トランジスタが形成した第2のノードをリセットするよう制御し、これにより、前記高電圧信号の入力端、少なくとも1つの薄膜トランジスタ及び前記低電圧信号の入力端が形成した瞬時直流通路を適時にカットオフする。図5は本発明に提供されたシフトレジスタユニットにおける第3実施例に係わる構成模式図である。図面5に示したように、本実施例に提供されたシフトレジスタユニットは前記第2実施例に基づいて、入力モジュールが具体的にはスタート信号入力端INと、第1のクロック信号入力端CLKBと、第2のクロック信号入力端CLKと、高電圧信号入力端VDDと、低電圧信号入力端VSSとを含むことができる。中には、スタート信号入力端INはフレームスタート信号を入力する。第1のクロック信号入力端CLKBは第1のクロック信号を入力する。第2のクロック信号入力端CLKは第2のクロック信号を入力する。高電圧信号入力端VDDは高電圧信号を入力する。低電圧信号入力端VSSは低電圧信号を入力する。本実施例におけるシフトレジスタユニットにおける出力モジュールは、出力端OUTを具体的に含むことができる。出力端OUTは、ゲート駆動信号生成ユニットにより生成された前記ゲート駆動信号を送信していくことができ、そして、前記ゲート駆動信号を隣接する次のシフトレジスタユニットのスタート信号入力端INに入力する。具体的に言うと、本実施例に提供されたシフトレジスタユニットにおけるゲート駆動信号生成ユニットは、第2の薄膜トランジスタM2と、第4の薄膜トランジスタM4を含むことができる。中には、具体的にいうと、第2の薄膜トランジスタM2は本実施例における値を求める薄膜トランジスタになることができ、第2の薄膜トランジスタM2のソースが出力モジュールの出力端OUTに接続され、第2の薄膜トランジスタM2のドレインが第1のクロック信号の入力端CLKBに接続されている。第4の薄膜トランジスタM4は具体的に本実施例におけるリセット薄膜トランジスタになることができ、第4の薄膜トランジスタM4のソースが出力端OUTに接続され、第4の薄膜トランジスタM4のドレインが高電圧信号の入力端VDDに接続されている。具体的に言うと、図面5に示したように、本実施例に提供されたシフトレジスタユニットにおけるフィードバック制御ユニットは、第1の薄膜トランジスタM1と、第3の薄膜トランジスタM3と、第5の薄膜トランジスタM5とを含むことができる。中には、第1の薄膜トランジスタM1のゲートが第2のクロック信号の入力端CLKに接続され、第1の薄膜トランジスタM1のソースがスタート信号の入力端INに接続されている。第3の薄膜トランジスタM3のゲートとソースのすべては、第2のクロック信号の入力端CLKに接続されている。第5の薄膜トランジスタM5のドレインが第2のクロック信号の入力端CLKに接続されている。更に、図面5に示したように、本実施例においては、第1の薄膜トランジスタM1のドレイン、第2の薄膜トランジスタM2のゲート、第5の薄膜トランジスタM5のゲートの収束点で第1のノードN1が形成されている。第3の薄膜トランジスタM3のドレイン、第4の薄膜トランジスタM4のゲート及び第5の薄膜トランジスタM5のソースの収束点で第2のノードN2が形成されている。図6は本発明に提供されたシフトレジスタユニットにおける第3実施例に係わる動作シーケンス図である。図面6に示したように、本実施例においては、シフトレジスタユニットの入力信号は、2つの位相が逆である且つデューティ比が50である第1のクロック信号XCLKBと第2のクロック信号XCLKであり、当該第1のクロック信号XCLKBと第2のクロック信号XCLKはそれぞれシフトレジスタユニットの第1のクロック信号の入力端CLKBと第2のクロック信号の入力端CLKに入力されている。本実施例における隣接する2つのシフトレジスタユニットのクロック信号は互いに逆位相となり、つまり、1つのシフトレジスタユニットの第1のクロック信号の入力端CLKBは外部の第1のクロック信号XCLKBを入力し、その第2のクロック信号の入力端CLKは外部の第2のクロック信号XCLKを入力すると仮定すれば、当該シフトレジスタユニットに隣接する一つ前のシフトレジスタユニットの第1のクロック信号の入力端CLKBは外部の第2のクロック信号XCLKを入力し、その第2のクロック信号の入力端CLKは外部の第1のクロック信号XCLKBを入力し、しかも、当該シフトレジスタユニットに隣接する次のシフトレジスタユニットの第1のクロック信号の入力端CLKBも外部の第2のクロック信号XCLKを入力し、その第2のクロック信号の入力端CLKも外部の第1のクロック信号XCLKBを入力する。ハイレベル信号VDDはシフトレジスタユニットの高電圧信号入力端VDDに入力され、ローレベル信号VSSはシフトレジスタユニットの低電圧信号入力端VSSに入力され、フレームスタート信号STVは第1のシフトレジスタユニットのスタート信号入力端INに入力され、他のシフトレジスタユニットのスタート信号入力端INに入力されたのは隣接する一つ前のシフトレジスタユニットの出力端OUTの出力信号である。更に、本実施例に提供されたシフトレジスタユニットは、各薄膜トランジスタのそれぞれに対応したバックアップ薄膜トランジスタをさらに含むことができる。即ち、第1の薄膜トランジスタM1、第2の薄膜トランジスタM2、第3の薄膜トランジスタM3、第4の薄膜トランジスタM4及び第5の薄膜トランジスタM5は対応するバックアップ薄膜トランジスタをそれぞれ設置し、各バックアップ薄膜トランジスタの接続方式はそれぞれ対応する薄膜トランジスタの接続方式と同じである。即ち、シフトレジスタユニットにおいては、第1の薄膜トランジスタM1の接続方式と同じである、対応するバックアップ薄膜トランジスタM1’を設置することができ、すなわち、M1’のゲートが第2のクロック信号の入力端に接続され、M1’のソースがスタート信号の入力端に接続されている。第2の薄膜トランジスタM2の接続方式と同じである、対応するバックアップ薄膜トランジスタM2’を設置することができ、すなわち、M2’のソースが出力モジュールの出力端に接続され、M2’のドレインが第1のクロック信号の入力端に接続されている。第3の薄膜トランジスタM3の接続方式と同じである、対応するバックアップ薄膜トランジスタM3’を設置することができ、すなわち、M3’のゲートとソースが第2のクロック信号の入力端に接続されている。第4の薄膜トランジスタM4の接続方式と同じである、対応するバックアップ薄膜トランジスタM4’を設置することができ、すなわち、M4’のソースが出力モジュールの出力端に接続され、M4’のドレインが前記高電圧信号入力端に接続されている。第5の薄膜トランジスタM5の接続方式と同じである、対応するバックアップ薄膜トランジスタM5’を設置することができ、すなわち、M5’のソースが第2のクロック信号の入力端に接続されている。更に、本実施例に提供されたシフトレジスタユニットは、充電コンデンサCをさらに含むことができる。当該充電コンデンサCの一端が前記第1のノードN1に接続され、他端は出力端OUTに接続されている。薄膜トランジスタM2のサイズが十分大きい時、Cgdが1つの周期に第1のノードN1の電圧を維持することができるため、本実施例における充電コンデンサCの機能は薄膜トランジスタM2それ自身の寄生容量Cgdにより取り替えられることができ、これにより、シフトレジスタユニットの面積をさらに節約する。説明しなければならないのは、本実施例における第1の薄膜トランジスタM1、第2の薄膜トランジスタM2、第3の薄膜のトランジスタM3、第4の薄膜トランジスタM4、第5の薄膜トランジスタM5の全てはローレベルでオンされたP型のトランジスタまたはハイレベルでオンされたN型のトランジスタにより実現されることができ、本実施例においては、P型のトランジスタを採用し、それを例として説明を行う。上に述べた図面5と図面6を引き続き参照して、本実施例の中でのシフトレジスタユニットにおける各薄膜トランジスタM1~M5のすべてはローレベルでオンされ、ハイレベルでオフされている。ここには、第1のシフトレジスタユニットを例として説明を行う。当該シフトレジスタユニットにおける第1のクロック信号の入力端CLKBは第1のクロック信号XCLKBを入力し、その第2のクロック信号の入力端CLKは第2のクロック信号XCLKを入力し、そのスタート信号入力端INはフレームスタート信号を入力する。スタート状態で、第1のクロック信号の入力端CLKBと第2のクロック信号の入力端CLKが入力した信号のすべてはローレベルであり、スタート信号入力端INが入力した信号はハイレベルである。t1の段階で、第1の薄膜トランジスタM1は第2のクロック信号の入力端CLKのローレベルの駆動によりオンされ、この時のスタート信号入力端INはハイレベルであり、さらにそれによって、第1のノードN1の電位をハイレベルに充電し、第1のノードN1のハイレベルは第2の薄膜トランジスタM2と第5の薄膜トランジスタM5をオフさせるよう駆動し、これにより、第2ノードN2がフローティング状態になる。第3の薄膜トランジスタM3は第1のクロック信号の入力端CLKBのローレベルの駆動によりオンされ、さらにそれによって、第2のノードN2を第2のクロック信号の入力端CLKに接続させ、これにより、第2のノードN2の電位をフローティング状態からローレベルになる。第4の薄膜トランジスタM4は第2のノードN2のローレベルの駆動によりオンされ、これにより、出力端OUTはハイレベル入力端VDDによりハイレベルに充電する。したがって、t1の段階で、トランジスタM1、M3、M4はオン状態にあり、一方、トランジスタM2、M5はオフ状態にあり、内部のノードN1はハイレベルであり、内部のノードN2はローレベルであり、そして、ハイレベルを出力する。トランジスタM2がオフ状態にあるため、VDDからM4、M2を通じてCLKBへの直流通路が取り除かれている。t2の段階で、第1のクロック信号の入力端CLKBが入力した信号はハイレベルであり、第2のクロック信号の入力端CLKが入力した信号はローレベルであり、スタート信号入力端INはハイレベルである。第1の薄膜トランジスタM1は第2のクロック信号の入力端CLKのローレベルの駆動によりオンされ、この時のスタート信号入力端INはハイレベルであり、さらにそれによって、第1のノードN1の電位をハイレベルに充電し、第1のノードN1のハイレベルは第2の薄膜トランジスタM2と第5の薄膜トランジスタM5をオフさせるよう駆動する。第3の薄膜トランジスタM3も第2のクロック信号の入力端CLKのローレベルの駆動によりオンされ、さらにそれによって、第2のノードN2を第2のクロック信号の入力端CLKに接続させ、これにより、第2のノードN2の電位をローレベルになる。これによって、第4の薄膜トランジスタM4をオンさせるよう駆動して、出力端OUTはハイレベル信号入力端VDDによりハイレベルに充電する。したがって、t2の段階で、トランジスタM1、M3、M4はオン状態にあり、一方、トランジスタM2、M5はオフ状態にあり、内部のノードN1はハイレベルであり、内部のノードN2はローレベルであり、そして、ハイレベルを出力する。CLKBはハイレベルであるため、且つ、トランジスタM2はオフ状態にあるため、VDDからM4、M2を通じてCLKBへの直流通路が取り除かれている。t3の段階で、第1のクロック信号の入力端CLKBが入力した信号はローレベルであり、第2のクロック信号の入力端CLKが入力した信号はハイレベルであり、スタート信号入力端INはハイレベルである。第2のクロック信号の入力端CLKのハイレベルは第1の薄膜トランジスタM1と第3の薄膜トランジスタM3をオフさせるよう駆動することにより、第1のノードN1は依然としてハイレベルを維持し、第2のノードN2は依然としてローレベルを維持し、第1のノードN1のハイレベルは第2の薄膜トランジスタM2と第5の薄膜トランジスタM5をオフさせるよう駆動する。第2のノードN2のローレベルは第4の薄膜トランジスタM4をオンさせるよう駆動し、これにより、出力端OUTはハイレベル出力を維持する。したがって、t3の段階で、トランジスタM4はオン状態にあり、一方、トランジスタM1、M2、M3、M5はオフ状態にあり、内部のノードN1はハイレベルであり、内部のノードN2はローレベルであり、そして、ハイレベルを出力する。トランジスタM2はオフ状態にあるため、VDDからM4、M2を通じてCLKBへの直流通路が取り除かれている。t4の段階で、第1のクロック信号の入力端CLKBが入力した信号はハイレベルであり、第2のクロック信号の入力端CLKが入力した信号はローレベルであり、スタート信号入力端INはローレベルであり、この時間段階はシフトレジスタユニットのプレチャージの段階である。第2のクロック信号の入力端CLKのローレベルは第1の薄膜トランジスタM1と第3の薄膜トランジスタM3をオンさせるよう駆動することにより、スタート信号入力端INのローレベルによってローレベルを第1のノードN1に伝え、さらにそれによって、充電コンデンサCに対して充電し、そして、第2の薄膜トランジスタM2をオンさせるよう駆動し、これによって、ハイレベルを出力端OUTに伝える。それと同時に、第1のノードN1のローレベルは第5の薄膜トランジスタM5をオンさせるよう駆動することにより、第2のノードN2を第2のクロック信号の入力端CLKに接続させ、さらにこれによって、第2のノードN2を第2のクロック信号の入力端CLKのローレベルによってローレベルを維持する。第2のノードN2のローレベルは第4の薄膜トランジスタM4をオンさせるよう駆動することにより、ハイレベルを出力端OUTにさらに伝える。したがって、t4の段階で、トランジスタM1、M2、M3、M4、M5のすべてはオン状態にあり、内部のノードN1とN2のすべてはローレベルであり、そして、ハイレベルを出力する。CLKBはハイレベルであるため、VDDからM2、M4を通じてCLKBへの直流通路も取り除かれている。t5の段階で、第1のクロック信号の入力端CLKBが入力した信号はローレベルであり、第2のクロック信号の入力端CLKが入力した信号はハイレベルであり、スタート信号入力端INはハイレベルであり、この時間段階はシフトレジスタユニットの値を求める段階である。第2のクロック信号の入力端CLKのハイレベルは第1の薄膜トランジスタM1と第3の薄膜トランジスタM3をオフさせるよう駆動することにより、第1のノードN1はフローティング状態になり、プレチャージの段階において充電コンデンサCの両端の電圧差により、第1のノードN1の電圧が下がり、第1のノードN1のフローティング状態が取り除かれており、これにより、第2の薄膜トランジスタM2と第5の薄膜トランジスタM5をオンになる。コンデンサのブートストラッピングの効果により、ノードN1が下がった後の電圧は電源電圧のローレベルより低く、即ち、CLKのローレベルにより低く、約VSS-VDDである。第5の薄膜トランジスタM5がオンされた後に、その寄生容量の電圧値はVSS-2VDDであり、わりに大きいオン状態電流が発生し、第2のノードN2をハイレベルに上げるのを速くする。第2のノードN2のハイレベルはまた第4の薄膜トランジスタM4をオフさせるよう駆動することにより、第1のクロック信号の入力端CLKBのローレベルを速やかに出力端OUTに伝える。そのため、t5段階で、トランジスタM2、M5はオン状態にあり、一方、トランジスタM1、M3、M4はオフ状態にある。内部のノードN1はローレベルであり、内部のノードN2はハイレベルであり、そして、ローレベルを出力する。トランジスタM4がオフ状態にあるため、VDDからM2、M4を通じてCLKBへの直流通路も取り除かれている。t6の段階で、第1のクロック信号の入力端CLKBが入力した信号はハイレベルであり、第2のクロック信号の入力端CLKが入力した信号はローレベルであり、スタート信号入力端INはハイレベルであり、この時間段階はシフトレジスタユニットのリセットの段階である。第2のクロック信号の入力端CLKのローレベルは第1の薄膜トランジスタM1と第3の薄膜トランジスタM3をオンさせるよう駆動することにより、スタート信号入力端INのハイレベルによってハイレベルを第1のノードN1に伝え、そして、第2の薄膜トランジスタM2と第5の薄膜トランジスタM5をオフさせるよう駆動する。第3の薄膜トランジスタM3をオンさせた後、第2のノードN2を第2のクロック信号の入力端CLKのローレベルによってローレベルを維持する。第2のノードN2のローレベルは第4の薄膜トランジスタM4をオンさせるよう駆動することにより、ハイレベルを出力端OUTに伝える。したがって、t6の段階で、トランジスタM1、M3、M4はオン状態にあり、トランジスタM2、M5はオフ状態にあり、内部のノードN1はハイレベルであり、内部のノードN2はローレベルであり、そして、ハイレベルを出力する。トランジスタM2はオフ状態にあるため、VDDからM2、M4を通じてCLKBへの直流通路も取り除かれている。図面7は本発明に提供されたシフトレジスタユニットにおける第4実施例に係わる構成模式図である。図面7に示したように、本実施例に提供されたシフトレジスタユニットは前記第2実施例に基づいて、入力モジュール、出力モジュール及びゲート駆動信号生成ユニットは前記第3実施例と類似することができ、ここに繰り返して記述しない。具体的に言うと、図面7に示したように、本実施例に提供されたシフトレジスタユニットにおけるフィードバック制御ユニットは、第1の薄膜トランジスタM1と、第3の薄膜トランジスタM3と、第5の薄膜トランジスタM5と、第6の薄膜トランジスタM6とを含むことができる。中には、第1の薄膜トランジスタM1のゲートが第2のクロック信号の入力端CLKに接続され、第1の薄膜トランジスタM1のソースがスタート信号の入力端INに接続されている。第3の薄膜トランジスタM3のゲートとソースのすべては、第2のクロック信号の入力端CLKに接続されている。第5の薄膜トランジスタM5のドレインがハイレベル信号の入力端VDDに接続されている。第6の薄膜トランジスタM6のゲートが第1のクロック信号の入力端CLKBに接続されている。更に、図面7に示したように、本実施例においては、第1の薄膜トランジスタM1のドレイン、第2の薄膜トランジスタM2のゲート、及び第5の薄膜トランジスタM5のゲートの収束点で第1のノードN1が形成されている。第3の薄膜トランジスタM3のドレイン、第4の薄膜トランジスタM4のゲート及び第6の薄膜トランジスタM6のソースの収束点で第2のノードN2が形成されている。第5の薄膜トランジスタM5のソース及び第6の薄膜トランジスタM6のドレインの収束点で第3のノードN3が形成されている。図8は本発明に提供されたシフトレジスタユニットにおける第4実施例に係わる動作シーケンス図である。図面8に示したように、本実施例においては、シフトレジスタユニットの入力信号は、2つの位相が逆である且つデューティ比が50である第1のクロック信号XCLKBと第2のクロック信号XCLKであり、当該第1のクロック信号XCLKBと第2のクロック信号XCLKはそれぞれシフトレジスタユニットの第1のクロック信号の入力端CLKBと第2のクロック信号の入力端CLKに入力されている。本実施例においての隣接する2つのシフトレジスタユニットのクロック信号は互いの位相が逆であり、つまり、1つのシフトレジスタユニットの第1のクロック信号の入力端CLKBは外部の第1のクロック信号XCLKBを入力し、その第2のクロック信号の入力端CLKは外部の第2のクロック信号XCLKを入力すると仮定すれば、当該シフトレジスタユニットに隣接する一つ前のシフトレジスタユニットの第1のクロック信号の入力端CLKBは外部の第2のクロック信号XCLKを入力し、その第2のクロック信号の入力端CLKは外部の第1のクロック信号XCLKBを入力し、しかも、当該シフトレジスタユニットに隣接する次のシフトレジスタユニットの第1のクロック信号の入力端CLKBも外部の第2のクロック信号XCLKを入力し、その第2のクロック信号の入力端CLKも外部の第1のクロック信号XCLKBを入力する。ハイレベル信号VDDはシフトレジスタユニットの高電圧信号入力端VDDに入力され、ローレベル信号VSSはシフトレジスタユニットの低電圧信号入力端VSSに入力され、フレームスタート信号STVは第1のシフトレジスタユニットのスタート信号入力端INに入力され、他のシフトレジスタユニットのスタート信号入力端INに入力されたのは隣接する一つ前のシフトレジスタユニットの出力端OUTの出力信号である。更に、本実施例に提供されたシフトレジスタユニットは、各薄膜トランジスタのそれぞれに対応したバックアップ薄膜トランジスタをさらに含むことができる。即ち、第1の薄膜トランジスタM1、第2の薄膜トランジスタM2、第3の薄膜トランジスタM3、第4の薄膜トランジスタM4、第5の薄膜トランジスタM5及び第6の薄膜トランジスタM6は対応するバックアップ薄膜トランジスタをそれぞれ設置し、各バックアップトランジスタの接続方式はそれぞれ対応する薄膜トランジスタの接続方式と同じである。即ち、シフトレジスタユニットにおいては、第1の薄膜トランジスタM1の接続方式と同じである、対応するバックアップ薄膜トランジスタM1’を設置することができ、換言すれば、M1’のゲートが第2のクロック信号の入力端に接続され、M1’のソースがスタート信号の入力端に接続されている。第2の薄膜トランジスタM2の接続方式と同じである、対応するバックアップ薄膜トランジスタM2’を設置することができ、換言すれば、M2’のソースが出力モジュールの出力端に接続され、M2’のドレインが第1のクロック信号の入力端に接続されている。第3の薄膜トランジスタM3の接続方式と同じである、対応するバックアップ薄膜トランジスタM3’を設置することができ、換言すれば、M3’のゲートとソースが第2のクロック信号の入力端に接続されている。第4の薄膜トランジスタM4の接続方式と同じである、対応するバックアップ薄膜トランジスタM4’を設置することができ、換言すれば、M4’のソースが出力モジュールの出力端に接続され、M4’のドレインが前記高電圧信号入力端に接続されている。第5の薄膜トランジスタM5の接続方式と同じである、対応するバックアップ薄膜トランジスタM5’を設置することができ、換言すれば、M5’のドレインが高電圧信号入力端に接続されている。第6の薄膜トランジスタM6の接続方式と同じである、対応するバックアップ薄膜トランジスタM6’を設置することができ、換言すれば、M6’のゲートが第1のクロック信号の入力端に接続されている。更に、本実施例に提供されたシフトレジスタユニットは、充電コンデンサCをさらに含むことができる。当該充電コンデンサの一端が前記第1のノードN1に接続され、他端は出力端OUTに接続されている。薄膜トランジスタM2のサイズが十分大きい時、Cgdが1つの周期に第1のノードN1の電圧を維持することができるため、本実施例における充電コンデンサCの機能は薄膜トランジスタM2それ自身の寄生容量Cgdに取り替えられることができ、これにより、シフトレジスタユニットの面積をさらに節約する。説明しなければならないのは、本実施例における第1の薄膜トランジスタM1、第2の薄膜トランジスタM2、第3の薄膜のトランジスタM3、第4の薄膜トランジスタM4、第5の薄膜トランジスタM5、第6の薄膜トランジスタM6の全てはローレベルでオンされたP型のトランジスタまたはハイレベルでオンされたN型のトランジスタを利用して実現されることができ、本実施例においては、P型のトランジスタを採用し、それを例として説明を行う。上に述べた図面7と図面8を引き続き参照して、本実施例の中でのシフトレジスタユニットにおける各薄膜トランジスタM1~M6のすべてはローレベルでオンされ、ハイレベルでオフされている。ここには、第1のシフトレジスタユニットを例として説明を行う。当該シフトレジスタユニットにおける第1のクロック信号の入力端CLKBは第1のクロック信号XCLKBを入力し、その第2のクロック信号の入力端CLKは第2のクロック信号XCLKBを入力し、そのスタート信号入力端INはフレームスタート信号STVを入力する。スタート状態で、第1のクロック信号の入力端CLKBと第2のクロック信号の入力端CLKが入力した信号のすべてはローレベルであり、スタート信号入力端INが入力した信号はハイレベルである。そして、t1の段階で、トランジスタM1、M3、M4、M6はオン状態にあり、一方、トランジスタM2、M5はオフ状態にあり、内部のノードN1はハイレベルであり、内部のノードN2とN3はローレベルであり、そして、ハイレベルを出力する。トランジスタM2がオフ状態にあるため、VDDからM4、M2を通じてCLKBへの直流通路が取り除かれている。トランジスタM5がオフ状態にあるため、VDDからM5、M6、M3を通じてCLKへの直流通路が取り除かれている。t2の段階で、第1のクロック信号の入力端CLKBが入力した信号はハイレベルであり、第2のクロック信号の入力端CLKが入力した信号はローレベルであり、スタート信号入力端INはハイレベルである。したがって、t2の段階で、トランジスタM1、M3、M4はオン状態にあり、一方、トランジスタM2、M5、M6はオフ状態にあり、内部のノードN1はハイレベルであり、内部のノードN2とN3はローレベルであり、そして、ハイレベルを出力する。CLKBはハイレベルであるため、且つ、トランジスタM2はオフ状態にあるため、VDDからM4、M2を通じてCLKBへの直流通路が取り除かれている。トランジスタM5、M6はオフ状態にあるため、VDDからM5、M6、M3を通じてCLKへの直流通路が取り除かれている。t3の段階で、第1のクロック信号の入力端CLKBが入力した信号はローレベルであり、第2のクロック信号の入力端CLKが入力した信号はハイレベルであり、スタート信号入力端INはハイレベルである。したがって、t3の段階で、トランジスタM4、M6はオン状態にあり、一方、トランジスタM1、M2、M3、M5はオフ状態にあり、内部のノードN1はハイレベルであり、内部のノードN2とN3はローレベルであり、そして、ハイレベルを出力する。トランジスタM2はオフ状態にあるため、VDDからM4、M2を通じてCLKBへの直流通路が取り除かれている。CLKはハイレベルであるため、且つ、トランジスタM3、M5はオフ状態にあるため、VDDからM5、M6、M3を通じてCLKへの直流通路が取り除かれている。t4の段階で、第1のクロック信号の入力端CLKBが入力した信号はハイレベルであり、第2のクロック信号の入力端CLKが入力した信号はローレベルであり、スタート信号入力端INはローレベルであり、この時間段階はシフトレジスタユニットのプレチャージの段階である。第2のクロック信号の入力端CLKのローレベルは第1の薄膜トランジスタM1と第3の薄膜トランジスタM3をオンさせるよう駆動することにより、スタート信号入力端INのローレベルによってローレベルを第1のノードN1に伝え、さらにそれによって、充電コンデンサCに対して充電し、このとき、第2の薄膜トランジスタM2もオンさせて、これによって、ハイレベルを出力端OUTに伝える。それと同時に、第1のノードN1のローレベルは第5の薄膜トランジスタM5をオンさせるよう駆動し、これにより、第3のノードN3を第2のクロック信号の入力端CLKに接続させ、さらにこれによって、第3のノードN3をハイレベル信号の入力端VDDのハイレベルによってハイレベルにする。第6の薄膜トランジスタM6が第1のクロック信号の入力端CLKBのハイレベルの駆動によりオフされる。第3の薄膜トランジスタM3のオンは第2のノードN2の電圧をプルダウンさせ、これにより、第4の薄膜トランジスタM4をオンさせるよう駆動し、これによって、ハイレベルを出力端OUTにさらに伝える。したがって、t4の段階で、トランジスタM1、M2、M3、M4、M5のすべてはオン状態にあり、トランジスタM6はオフ状態にあり、内部のノードN1とN2のすべてはローレベルであり、N3はハイレベルであり、そして、ハイレベルを出力する。CLKBはハイレベルであるため、VDDからM2、M4を通じてCLKBへの直流通路も取り除かれている。トランジスタM6はオフ状態にあるため、VDDからM5、M6、M3を通じてCLKへの直流通路も取り除かれている。t5の段階で、第1のクロック信号の入力端CLKBが入力した信号はローレベルであり、第2のクロック信号の入力端CLKが入力した信号はハイレベルであり、スタート信号入力端INはハイレベルであり、この時間段階はシフトレジスタユニットの値を求める段階である。第2のクロック信号の入力端CLKのハイレベルは第1の薄膜トランジスタM1と第3の薄膜トランジスタM3をオフさせるよう駆動することにより、第1のノードN1はフローティング状態になり、プレチャージの段階における充電コンデンサCの両端の電圧差により、第1のノードN1の電圧が下がり、第1のノードN1のフローティング状態が取り除かれており、これにより、第2の薄膜トランジスタM2と第5の薄膜トランジスタM5をオンになる。コンデンサのブートストラッピングの効果により、ノードN1が下がった後の電圧は電源電圧のローレベルより低く、即ち、CLKのローレベルより低く、約VSS-VDDである。第1のクロック信号の入力端CLKBのローレベルは第6の薄膜トランジスタM6をオンさせるよう駆動する。第5の薄膜トランジスタM5がオンされた後に、その寄生容量の電圧値はVSS-2VDDであり、わりに大きいオン状態電流が発生し、第2のノードN2をハイレベルに上げるのを速くする。第2のノードN2のハイレベルはまた第4の薄膜トランジスタM4をオフさせるよう駆動することにより、第1のクロック信号の入力端CLKBのローレベルを速やかに出力端OUTに伝える。そのため、t5段階で、トランジスタM2、M5、M6はオン状態にあり、一方、トランジスタM1、M3、M4はオフ状態にある。内部のノードN1はローレベルであり、内部のノードN2とN3はハイレベルであり、そして、ローレベルを出力する。トランジスタM4がオフ状態にあるため、VDDからM2、M4を通じてCLKBへの直流通路も取り除かれている。CLKはハイレベルであるため、且つ、トランジスタM3はオフ状態にあるため、VDDからM5、M6、M3を通じてCLKへの直流通路が取り除かれている。t6の段階で、第1のクロック信号の入力端CLKBが入力した信号はハイレベルであり、第2のクロック信号の入力端CLKが入力した信号はローレベルであり、スタート信号入力端INはハイレベルであり、この時間段階はシフトレジスタユニットのリセットの段階である。第2のクロック信号の入力端CLKのローレベルは第1の薄膜トランジスタM1と第3の薄膜トランジスタM3をオンさせるよう駆動することにより、スタート信号入力端INのハイレベルによってハイレベルを第1のノードN1に伝え、そして、第2の薄膜トランジスタM2と第5の薄膜トランジスタM5をオフさせるよう駆動する。第1のクロック信号の入力端CLKBのハイレベルは第6の薄膜トランジスタM6をオフさせるよう駆動する。第3の薄膜トランジスタM3をオンさせた後、第2のノードN2を第2のクロック信号の入力端CLKのローレベルによってローレベルを維持する。第2のノードN2のローレベルは第4の薄膜トランジスタM4をオンさせるよう駆動することにより、ハイレベルを出力端OUTに伝える。したがって、t6の段階で、トランジスタM1、M3、M4はオン状態にあり、トランジスタM2、M5、M6はオフ状態にあり、内部のノードN1はハイレベルであり、内部のノードN2はローレベルであり、そして、ハイレベルを出力する。CLKBはハイレベルであるため、且つ、トランジスタM2はオフ状態にあるため、VDDからM2、M4を通じてCLKBへの直流通路が取り除かれている。トランジスタM5、M6はオフ状態にあるため、VDDからM5、M6、M3を通じてCLKへの直流通路が取り除かれている。図面9と図面10に示したのは、それぞれ、本発明に提供されたシフトレジスタユニットにおける第4実施例においての値を求める段階とリセット段階で発生した瞬時電流のシミュレーションの実験結果に関する模式図である。中には、点線は既存技術におけるシフトレジスタユニットの構造を採用することにより発生した瞬時電流の状況を示し、実線は本実施例におけるシフトレジスタユニットの構造を採用することにより発生した瞬時電流の状況を示す。ここから分かるように、本実施例に提供されたシフトレジスタユニットが値を求める段階とリセット段階に発生した瞬時電流の全ては既存技術より大いに低いである。シミュレーションの実験結果の比較を経て、1つの240RGBX320のアクティブOLEDピクセルマトリックスを駆動するために、本実施例におけるシフトレジスタユニットの構造を採用することにより消費した平均電流は約25.2μA/フレームであり、一方、既存技術におけるシフトレジスタユニットの構造を採用することにより消費した平均電流は約33.5μA/フレームである。両者を比べると、本発明は25の平均消費電力を節約することができる。本実施例はシフトレジスタユニットにおける構造を変えて、第2の薄膜トランジスタM2を駆動するための第1のノードN1と第4薄膜トランジスタM4を駆動するための第2ノードN2を制御することにより、第1のノードN1が前記シフトレジスタユニットの値を求める段階に発生した電圧を電源信号のローレベルより低くなるようにし、さらにこれによって、第5の薄膜トランジスタM5をオンさせるよう駆動し、これによって、第2ノードN2の電位を向上させるように制御し、それに応じて、第4薄膜トランジスタM4を適時にオフする。これにより、内部のノードの電圧を急速にリセットさせることができ、直流通路の瞬時直流を適時に遮断し、既存技術においての、出力端の電圧変化をフィードバックの原因とすることにより引き起こされた瞬時直流の発生を避けるようになる。それと同時に、本実施例は前記第3実施例に基づいて、M5のソースをCLKからVDDに変更とともに、M6を追加する。M6の主要な役割はVDDからM5とM3を通過する瞬時オン漏れ電流を遮断することにより、これによって、シフトレジスタユニットの消費電力をさらに低減することができる。図面11は本発明に提供されたゲート駆動回路における第1実施例に係わる構成模式図である。図面11に示したように、本実施例はゲート駆動回路を提供し、順次に接続するn個のシフトレジスタユニットを備えることができ、ただし、nが正の整数であり、本実施例における各シフトレジスタユニットは前記図面3、図面4、図面5、又は図面7に示した実施例に記述したいかなるシフトレジスタユニットを採用することができる。中には、第iのシフトレジスタユニットSRiの出力モジュール3は第i1のシフトレジスタユニットの入力モジュール1に接続され、これにより、前記第iのシフトレジスタユニットが出力したゲート駆動信号を前記第i1のシフトレジスタユニットに入力し、前記第i1のシフトレジスタユニットのフレームスタート信号とし、ただし、i∈1、n、かつiは正の整数である。そして、中においての1つのシフトレジスタユニットの第1のクロック信号の入力端が第1のクロック信号を入力し、その第2のクロック信号の入力端が第2のクロック信号を入力し、前記シフトレジスタユニットに隣接する一つ前のと次のシフトレジスタユニットの第1のクロック信号の入力端がすべて第2のクロック信号を入力し、前記シフトレジスタユニットに隣接する一つ前のと次のシフトレジスタユニットの第2のクロック信号の入力端がすべて第1のクロック信号を入力する。中には、n個のシフトレジスタユニットにおける第1のシフトレジスタユニットの入力モジュールが外部のフレームスタート入力信号に接続される。図面12は本発明に提供されたゲート駆動回路における第2実施例に係わる構成模式図である。図面12に示したように、本実施例はゲート駆動回路を具体的に提供する。本実施例に提供されたゲート駆動回路は、順次に接続するn個のシフトレジスタユニットを備えることができ、ただし、nが正の整数であり、本実施例における各シフトレジスタユニットは前記図面3、図面4、図面5、又は図面7に示した実施例に記述したいかなるシフトレジスタユニットを採用することができる。中には、各シフトレジスタユニットの高電圧信号入力端VDDの全ては、外部から提供された高電圧の信号VDDを接続し、各シフトレジスタユニットの低電圧信号入力端VSSの全ては、外部から提供された低電圧の信号VSSを接続する。第1のシフトレジスタユニットSR1の第1のクロック信号の入力端CLKBは外部から提供された第1のクロック信号XCLKBに接続され、第1のシフトレジスタユニットSR1の第2のクロック信号の入力端CLKは外部から提供された第2のクロック信号XCLKに接続されている。そうすれば、第2のシフトレジスタユニットSR2の第1のクロック信号の入力端CLKBは外部から提供された第2のクロック信号XCLKに接続され、第2のシフトレジスタユニットSR2の第2のクロック信号の入力端CLKは外部から提供された第1のクロック信号XCLKBに接続されている。第3のシフトレジスタユニットSR3の第1のクロック信号の入力端CLKBは外部から提供された第1のクロック信号XCLKBに接続され、第3のシフトレジスタユニットSR3の第2のクロック信号の入力端CLKは外部から提供された第2のクロック信号XCLKに接続されている。順次に類推して、jが奇数である時、第jのシフトレジスタユニットSRjの第1のクロック信号の入力端CLKBは外部から提供された第1のクロック信号XCLKBに接続され、第jのシフトレジスタユニットSRjの第2のクロック信号の入力端CLKは外部から提供された第2のクロック信号XCLKに接続されている。jが偶数である時、第jのシフトレジスタユニットSRjの第1のクロック信号の入力端CLKBは外部から提供された第2のクロック信号XCLKに接続され、第jのシフトレジスタユニットSRjの第2のクロック信号の入力端CLKは外部から提供された第1のクロック信号XCLKBに接続されている。当然ながら、第1のシフトレジスタユニットSR1の第1のクロック信号の入力端CLKBは外部から提供された第2のクロック信号XCLKに接続されれば、第1のシフトレジスタユニットSR1の第2のクロック信号の入力端CLKは外部から提供された第1のクロック信号XCLKBに接続され、すると、続いてくる他のシフトレジスタユニットの入力端CLKBとCLKの接続方式は上に述べた方式と逆になる。第1のシフトレジスタユニットにおけるスタート信号の入力端INは外部から提供されたフレームスタート入力信号STVに接続されている。第1のシフトレジスタユニットにおける出力モジュールの出力端OUTは第2のシフトレジスタユニットの入力モジュールにおけるスタート信号の入力端INに接続され、それによって、第1のシフトレジスタユニットから出力されたゲート駆動信号を第2のシフトレジスタユニットに出力して、第2のシフトレジスタユニットのフレームスタート信号とする。第2のシフトレジスタユニットにおける出力モジュールの出力端OUTは第3のシフトレジスタユニットの入力モジュールにおけるスタート信号の入力端INに接続され、それによって、第2のシフトレジスタユニットから出力されたゲート駆動信号を第3のシフトレジスタユニットに出力して、第3のシフトレジスタユニットのフレームスタート信号とする。順次に類推して、第iのシフトレジスタユニットの出力モジュールは第i1のシフトレジスタユニットの入力モジュールに接続され、これにより、前記第iのシフトレジスタユニットが出力したゲート駆動信号を前記第i1のシフトレジスタユニットに入力し、前記第i1のシフトレジスタユニットのフレームスタート信号とし、ただし、i∈1、n、且iは正の整数である。第n-1のシフトレジスタユニットにおける出力モジュールの出力端OUTは第nのシフトレジスタユニットにおける入力モジュールにおけるスタート信号の入力端INに接続され、これにより、前記第n-1のシフトレジスタユニットが出力したゲート駆動信号を前記第nのシフトレジスタユニットに入力し、前記第nのシフトレジスタユニットのフレームスタート信号とする。図面13は本発明に提供されたゲート駆動回路における第2実施例に係わる動作シーケンス図である。図面13に示したように、本実施例に提供されたゲート駆動回路における各シフトレジスタユニットの動作プロセスは、前記図面5又は図面7に示したシフトレジスタユニットの動作プロセスと類似し、ここに繰り返して記述しない。本実施例には、表示装置も提供され、当該表示装置は前記図面11又は図面12に示したゲート駆動回路を備えることができる。最後に、以下のように説明する必要がある。即ち、上記した実施形態は、本発明の技術案を説明するに用いられるものだけであり、それを制限するものではない。好適な実施例を参照して本発明を詳細に説明したが、依然として前記各実施例に記載された技術案を補正し、或いはその中の技術特徴の一部について同等な取替を行うことができ、この補正又は取替が補正後の技術案の本質を本発明の各実施例の技術案の主旨と範囲から離脱させないことは当業者にとって理解するところである。