上面、前記上面の反対側に位置する下面、および前記上面と前記下面の間に位置する4つの側面を有する封止体と、複数のパッドが形成され、かつ前記封止体で封止された半導体チップと、前記複数のパッドと電気的に接続され、前記封止体の前記4つの側面からそれぞれ露出する複数の端子と、を備え、前記4つの側面は、平面視において第1方向に延びる第1側面、前記第1側面と対向する第2側面、前記第1方向とは交差する第2方向に延びる第3側面、および前記第3側面と対向する第4側面で構成され、前記複数の端子は、第1電圧が印加される複数の第1端子と、前記第1端子よりも大きい第2電圧が印加される第2端子を含み、前記第2端子は、前記封止体の前記第1側面から露出し、かつ前記第3および第4側面には配置されず、前記複数の第1端子は、前記封止体の前記第3および第4側面からそれぞれ露出し、かつ前記第1側面には配置されないことを特徴とする半導体装置。請求項1において、前記封止体は、前記第1側面と前記第3側面が交差する第1角部、前記第1側面と前記第4側面が交差する第2角部を備え、前記第1角部から前記第1角部に最も近い位置に配置される前記第1端子までの第1距離と、前記第1角部から前記第1角部に最も近い位置に配置される前記第2端子までの第2距離が異なり、前記第2角部から前記第2角部に最も近い位置に配置される前記第1端子までの第3距離と、前記第2角部から前記第2角部に最も近い位置に配置される前記第2端子までの第4距離が異なることを特徴とする半導体装置。請求項2において、前記第2側面には、前記第2端子が配置され、かつ前記複数の第1端子は配置されていないことを特徴とする半導体装置。請求項2において、前記第2距離は前記第1距離よりも長く、かつ、前記第4距離は前記第3距離よりも長いことを特徴とする半導体装置。請求項4において、前記複数の第1端子の総数は、前記第2端子の総数よりも多いことを特徴とする半導体装置。請求項2において、前記第1距離は前記第2距離よりも長く、かつ、前記第3距離は前記第4距離よりも長いことを特徴とする半導体装置。請求項6において、前記複数の第1端子の総数は、前記第2端子の総数よりも少ないことを特徴とする半導体装置。請求項6において、前記第2端子の幅は、前記複数の第1端子の幅よりも大きいことを特徴とする半導体装置。請求項6において、前記第2側面には、前記複数の第1端子が配置され、かつ前記複数の第2端子は配置されず、前記第3および前記第4側面に配置される前記複数の第1端子は、それぞれ前記第2側面側に寄せて配置されることを特徴とする半導体装置。請求項2において、前記半導体チップは前記第2端子上に搭載され、前記第2端子の厚さは、前記複数の第1端子の厚さよりも大きいことを特徴とする半導体装置。請求項1において、前記封止体は、前記4つの側面の交点に、それぞれ角部を備え、前記角部を介して隣り合う前記第1端子と前記第2端子の間には、前記半導体チップとは電気的に接続されない端子が配置されていることを特徴とする半導体装置。請求項1において、前記複数の第1端子は、外部から供給された前記第1電圧の信号が入力される端子であって、前記第2端子は、前記第2電圧を外部に供給する端子であることを特徴とする半導体装置。第1電圧が印加される第1回路、前記第1電圧よりも大きい第2電圧が印加される第2回路、および表面側に形成された複数のパッドが形成された複数のパッドを有する半導体チップと、前記半導体チップが搭載されるチップ搭載部と、前記半導体チップの周囲に配置される複数の端子と、前記複数のパッドと前記複数の端子を電気的に接続する複数の導電性部材と、上面、前記上面の反対側に位置する下面および前記上面と前記下面の間に位置する側面を有し、前記側面において前記複数の端子がそれぞれ露出するように前記半導体チップおよび前記複数の導電性部材を封止する封止体と、を備え、前記封止体は、平面視において、第1辺、前記第1辺と対向する第2辺前記第1辺と交差する方向に延びる第3辺、および前記第3辺と対向する第4辺を有し、前記複数の第1端子は、前記複数の端子には、前記1回路と電気的に接続される複数の第1端子と、前記第2回路と電気的に接続される第2端子と、が含まれ、前記第2端子は、前記第1辺に配置され、かつ前記第3および第4辺には配置されず、前記複数の第1端子は、前記第3および第4辺に配置され、かつ前記第1辺には配置されないことを特徴とする半導体装置。請求項13において、前記封止体は、前記第1辺と前記第3辺が交差する第1角部、前記第1辺と前記第4辺が交差する第2角部を備え、前記第1角部から前記第1角部に最も近い位置に配置される前記第1端子までの第1距離と、前記第1角部から前記第1角部に最も近い位置に配置される前記第2端子までの第2距離が異なり、前記第2角部から前記第2角部に最も近い位置に配置される前記第1端子までの第3距離と、前記第2角部から前記第2角部に最も近い位置に配置される前記第2端子までの第4距離が異なることを特徴とする半導体装置。請求項14において、前記第2辺には、前記第2端子が配置され、かつ前記複数の第1端子は配置されていないことを特徴とする半導体装置。請求項13において、前記第1回路および前記第2回路は、一つの前記半導体チップに形成されていることを特徴とする半導体装置。例えば増幅回路のような電力制御用の電気回路には、大きい高い電圧が印加される高電圧回路と、高電圧回路に印加される電圧よりも小さい低い電圧が印加される低電圧回路が存在する。また、このような電力制御用の電気回路を半導体装置の一つのパッケージ内に作り込むことで、電力制御機器を小型化することができる。ところが、半導体装置の小型化を進めると、以下の課題が生じることが判った。すなわち、高電圧回路と低電圧回路の距離が近づくことにより、半導体装置の耐圧耐電圧特性が低下する。なお、樹脂などの絶縁材料から成る封止体で封止することにより、耐圧特性の低下は抑制できる。しかし、半導体装置の外部端子実装基板と接続される端子は封止体で覆われないため、封止体から露出する高電圧回路に接続される高電圧が印加される高電圧用端子と低電圧回路に接続される低電圧が印加される低電圧用端子の距離が短くなると、封止体の表面に沿って端子間で放電が発生し易くなる。そして、放電が発生すると、低電圧回路側にリーク電流が流れることとなり、半導体装置の信頼性が低下してしまう。本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本願発明の一態様である半導体装置は、4つの側面を有する封止体、前記封止体により封止された半導体チップ、および前記封止体の前記4つの側面からそれぞれ露出する複数の端子を含んでいる。ここで、前記複数の端子のうち、第1電圧が印加される複数の第1端子と、前記第1電圧よりも大きい第2電圧が印加される第2端子は、それぞれ前記封止体の異なる側面に配置されるものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。本願における記載形式基本的用語用法の説明本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGeシリコンゲルマニウム合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケルめっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。実施の形態1本実施の形態では、高電圧用の外部端子と低電圧用の外部端子が混在する半導体装置の一例として、スイッチングトランジスタのゲートを駆動する駆動ICIntegratedCircuitに適用した例を取り上げて説明する。また半導体装置のパッケージ態様としては、複数の外部端子が封止体の下面において封止体から露出する、QFNQuadFlatNonleadedpackageに適用した例を取り上げて説明する。また、本実施の形態では例えば制御信号などを伝送するために印加される、相対的に低い電圧例えば数ボルト程度と、例えば電源供給のために印加される、相対的に高い電圧例えば数十ボルトあるいは100ボルトを超えるような電圧について説明する。以下の説明では、上記した相対的に低い電圧について、単に低電圧と記載し、相対的に高い電圧について単に高電圧と記載する場合がある。また、以下の説明において、低電圧用と記載した場合には、低電圧が印加される事を意味し、高電圧用と記載した場合には高電圧が印加される事を意味する。<電力制御装置の構成>図1は、本実施の形態の半導体装置が組み込まれた電力制御装置の構成例を示す回路ブロック図である。電力制御装置1は、例えば電動機などの負荷LDに供給する電力を制御する装置例えばインバータ装置であって、モータなどの負荷に供給する電力を制御する複数の回路を備えている。電力制御装置1が備える複数の回路には、スイッチング回路を構成する2つのパワートランジスタQH1、QL1と、パワートランジスタQH1、QL1を駆動する駆動回路DR1、DR2が含まれる。パワートランジスタは、電源回路等に組み込まれ、電力の変換や制御を行う回路を構成する半導体素子であって、例えば、パワーMOSFETMetalOxideSemiconductorFieldEffectTransistorや、絶縁ゲートバイポーラトランジスタがこれに相当する。パワートランジスタには、例えば1Aアンペア以上の大電流が流れるため、パワートランジスタは、並列接続で電気的に接続した複数のトランジスタ素子で構成される。本実施の形態では、電力変換回路に組み込まれるスイッチング素子として、IGBTである2つのパワートランジスタQH1、QL1を用いた例について説明する。また、電力制御装置1が備える複数の回路には、負荷LDに電源電位を供給する電源回路PF、および、駆動回路DR1、DR2に制御信号を入力する信号入力回路SFが含まれる。信号入力回路SFは、パワートランジスタQH1、QL1の動作を制御する回路であり、例えばPWMPulseWidthModulation回路によって構成されている。このPWM回路は、指令信号と三角波の振幅とを比較してPWM信号制御信号を出力する。このPWM信号により、パワートランジスタQH1、QL1すなわち、電力制御装置1の出力電圧すなわち、パワートランジスタQH1、QL1の電圧スイッチオンの幅オン時間が制御されるようになっている。この信号入力回路SFの出力は、中継回路PCを介して駆動回路DR1、DR2の入力に電気的に接続されている。中継回路PCは、信号入力回路SFから入力された制御信号を駆動回路DR1、DR2に伝達する回路であって、本実施の形態では、例えばフォトカプラを用いている。また電源回路PFは、入力電源から供給されたエネルギー電荷を一時的に蓄えて、その蓄えたエネルギーを電力制御装置1の主回路駆動回路DR1、DR2やパワートランジスタQH1、QL1に供給する電源であり、入力電源に並列に電気的に接続されている。また、駆動回路DR1、DR2は、信号入力回路SFから供給された制御信号に応じてパワートランジスタQH1、QL1のゲート端子の電位を制御し、パワートランジスタQH1、QL1の動作を制御する回路である。一方の駆動回路DR1の出力は、パワートランジスタQH1のゲート端子に電気的に接続されている。また、他方の駆動回路DR2の出力は、パワートランジスタQL1のゲート端子に電気的に接続されている。パワートランジスタQH1は、ハイサイドスイッチ高電位側:第1動作電圧;以下、単にハイサイドという用のパワートランジスタであり、電力制御装置1の出力負荷LDの入力に電力を供給する電力供給素子PP例えばコイルにエネルギーを蓄えるためのスイッチ機能を有している。一方、パワートランジスタQL1は、ローサイドスイッチ低電位側:第2動作電圧;以下、単にローサイドという用のパワートランジスタであり、信号入力回路SFから入力された周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワートランジスタQL1は、電力制御装置1の整流用のトランジスタである。電力制御装置1のパワートランジスタQH1のエミッタと、パワートランジスタQL1のコレクタとを結ぶ配線には、出力用電源電位を外部に供給する出力ノードが設けられている。この出力ノードは、出力配線を介して電力供給素子PPと電気的に接続され、さらに出力配線を介して負荷LDと電気的に接続されている。このような電力制御装置1では、パワートランジスタQH1、QL1で同期を取りながら、このパワートランジスタQH1、QL1を交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワートランジスタQH1がオンの時、パワートランジスタQH1を通じて出力ノードに電流第1電流が流れる。一方、ハイサイド用のパワートランジスタQH1がオフの時、電力供給素子PPの逆起電圧により電流が流れる。この電流が流れている時にローサイド用のパワートランジスタQL1をオンすることで、電圧降下を少なくすることができる。上記電力制御装置1において、本実施の形態の半導体装置2は、スイッチングトランジスタのゲートを駆動する駆動回路DR1、DR2が形成された半導体装置である。また、半導体装置2には、制御信号を駆動回路DR1、DR2に伝送する中継回路PCが形成されている。つまり、半導体装置2には、制御信号など、低電圧が印加される低電圧回路例えば中継回路PCと、低電圧回路よりも高い電圧例えば電源電圧が印加される高電圧回路例えば駆動回路DR1、DR2が混在する。以下、半導体装置2の構造上の構成について説明する。<半導体装置>図2は、図1に示す駆動回路が形成された半導体装置の上面図、図3は、図2に示す半導体装置の下面図、図4は図2のA-A線に沿った断面図である。また、図5は図2に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。図2~図5に示すように、半導体装置2は、半導体チップ3図4、図5参照と、半導体チップ3の周囲に配置される複数のリード端子4図3~図5参照と、半導体チップ3と複数のリード4を電気的に接続する複数のワイヤ導電性部材5図4、図5参照と、を有している。また、半導体チップ3および複数のワイヤ5は、封止体樹脂体6に封止され、複数のリード4のそれぞれ一部アウタリード部は、封止体6から露出している。また、半導体チップ3は、ダイパッドチップ搭載部、タブ7図4、図5参照上に搭載されている。本実施の形態では半導体装置2のパッケージタイプの例として、QFNタイプの半導体パッケージを示しているので、複数のリード4の一部アウタリード部は、それぞれ封止体6の側面6cおよび下面実装面6bにおいて封止体6から露出している。また図4に示すようにダイパッド7の下面7bは封止体6の下面6bにおいて封止体6から露出している。<外観構造>まず、半導体装置2の外観構造について説明する。図2に示す半導体装置2が備える封止体樹脂体6の平面形状は矩形状から成り、本実施の形態では、例えば一辺の長さがそれぞれ7mm~12mm程度の四角形正方形からなる。封止体6は上面6aと、この上面6aとは反対側の下面裏面、実装面6b図3参照と、この上面6aと下面6bとの間に位置する複数の4つの側面6cとを有している。封止体6は、平面視において、Y方向にのびる辺主辺S1、辺S1と対向する辺主辺S2、Y方向とは交差直交するX方向に沿って延びる辺主辺S3、および辺S3と対向する辺主辺S4を備えている。そして、封止体6が備える4つの側面6cは封止体6の各辺に沿って配置されている。4つの側面6cのうち、側面6c1は辺S1を構成し、側面6c2は辺S2を構成し、側面6c3は辺S3を構成し、側面6c4は辺S4を構成する。複数の側面6cは、図4に示すようにそれぞれ傾斜面となっている。また、封止体6の厚さ図4に示す上面6aから下面6bまでの高さは、例えば1mmである。また、各辺が交わる各角部6dが面取り加工されており、これにより封止体6の欠けを抑制している。ここで、封止体6の角部6dとは、封止体6の四辺四つの主辺のうち、交差する任意の二辺二つの主辺の交点である角の周辺領域を含んでいる。なお、厳密には、図2および図3に示すように、封止体6の角部6dは、面取り加工されているので、主辺の交点は封止体6の角部6dよりも外側に配置される。しかし、面取り加工部は、主辺の長さと比較して十分に小さいため、本願では、面取り加工部の中心を封止体6の角と見做して説明する。つまり、本願においては、封止体6の四辺四つの主辺のうち、任意の二辺二つの主辺が交差する領域であって、該領域が面取り加工されている場合にはその面取り加工部が角部6dに相当し、該領域が面取り加工されていない場合には、任意の二辺二つの主辺の交点が角部6dに相当する。以下、本願において、封止体6の角部6dと説明するときは、特に異なる意味、内容で用いている旨を明記した場合を除き、上記と同様の意味、内容として用いる。また、図3に示すように、半導体装置2では、平面形状が四角形からなる封止体6の各辺各主辺に沿って、それぞれ複数のリード4が配置されている。複数のリード4は、それぞれ金属材料からなり、本実施の形態では、例えば銅Cu、あるいは、銅Cuからなる基材の表面に、例えばニッケルNiからなるめっき膜図示は省略が形成された、金属膜から成る。図4に示すように複数のリード4の下面実装面4bは封止体6の下面6bにおいて、封止体6から露出している。また、複数のリード4の一部側面4cは、封止体6の側面6cから露出している。詳細には、封止体6の各辺に沿って形成された複数のリード4のそれぞれの一部は、図4に示すように、封止体6の側面6c辺から外側に向かって僅かに突出している。言い換えれば、リード4の上面4aの一部が封止体6の外側において露出している。なお、図4に示す例では、封止体6の側面6cが傾斜面となり、リード4の一部が封止体6の外側に突出した形状となっているが、側面6cやリード4の形状は図4に示す態様に限定されない。例えば、封止体6の側面6cが上面6aまたは下面6bと直交していても良い。また、複数のリード4が封止体6から突出せず、側面6cにおいて、リード4の側面4cが封止体6から露出した構造としても良い。ただし、半導体装置2を図示しない実装基板に実装する際に、複数のリード4と図示しない実装基板側の端子との接合強度を向上させる観点からは、リード4の一部が封止体6から突出していることが好ましい。また、図4に示すように、複数のリード4の露出部の表面リード4の上面4aの露出部分および下面4bには、実装時にリード4を接合する半田材接合材の濡れ性を向上させる観点から、例えば半田からなる外装めっき膜金属膜SDが形成されている。また、図2に示すように、ダイパッドチップ搭載部、タブ7の下面実装面7bは、封止体6の下面6bにおいて、封止体6から露出している。つまり、半導体装置2は、ダイパッド露出型タブ露出型の半導体装置である。また、ダイパッド7は、封止体6よりも熱伝導率が高い金属材料からなり、本実施の形態では、例えば銅Cu、あるいは、銅Cuからなる基材の表面に、例えばニッケルNiからなるめっき膜図示は省略が形成された金属膜から成る。このように、ダイパッド露出型の半導体装置は、熱伝導率が封止体6よりも高い、例えば、銅Cuなどの金属部材ダイパッド7を露出させることで、ダイパッド7が露出しない半導体装置と比較して、パッケージの放熱性を向上させることができる。また、半導体装置2を図示しない実装基板に実装する際に、ダイパッド7の下面7bを実装基板側の端子と接続すれば、半導体装置2で発生した熱をさらに効率的に実装基板側に放熱することができる。また、実装時にダイパッド7の下面7b側を接合する半田材接合材の濡れ性を向上させる観点から、ダイパッド7の下面7bには例えば半田からなる外装めっき膜金属膜SDが形成されている。<内部構造>次に半導体装置2の内部構造について説明する。図5に示すように、ダイパッド7の上面チップ搭載面7aは、平面形状が四角形から成る。なお、ダイパッド7の外縁部には、下面7b側からエッチング加工が施されており、図2に示す封止体6から露出するダイパッド7の下面7bの外形サイズ面積は、図5に示すダイパッド7の上面7aの外形サイズ面積よりも小さい。そして、ダイパッド7の上面7aには、平面形状が四角形から成る半導体チップ3が搭載されている。本実施の形態では、半導体チップ3の外形サイズ面積よりも、ダイパッド7の外形サイズ面積の方が大きく、半導体チップ3の下面3b図4参照の全体がダイパッド7により覆われている。このように半導体チップ3を、その外形サイズよりも大きい面積を有するダイパッド7に搭載し、ダイパッド7の下面7bを封止体6から露出させることで、放熱性を向上させることができる。また、本実施の形態ではダイパッド7の厚さは、例えばリード4と同じ厚さ例えば0.2mmである。なお、図4に示すように、本実施の形態では、ダイパッド7の周縁部に下面7b側から、ハーフエッチング加工を施しており、ハーフエッチング加工を施した周縁部は、下面側も封止体6に封止されている。上記したダイパッド7の厚さは、ハーフエッチング加工が施されていない領域の厚さであって、ハーフエッチング加工が施された周縁部では、例えば厚さが0.1mmとなっている。このようにダイパッド7の周縁部にハーフエッチング加工を施す事で、ダイパッド7が封止体6から抜け落ちることを防止することができる。このハーフエッチング加工は、下面7bから上面7aに向かって施され、本実施の形態では、上面7aと下面7bの中間位置例えば上面からの距離が0.1mmの位置まで形成されている。なお、図示は省略するが、複数のリード4のそれぞれも、ダイパッド7側の端部のボンディング領域周辺において、ハーフエッチング加工が施されている。これにより各リード4が封止体6から脱落することを防止ないしは抑制できる。また、図5に示すようにダイパッド7の周囲には複数の吊りリード9が配置される。吊りリード9は、半導体装置2の製造工程において、リードフレームの支持部材にダイパッド7を支持するための支持部材であって、図5に示す例では、ダイパッド7の角部から封止体6の角部6dに向かって4本の吊りリード9が配置されている。詳しくは、複数の吊りリード9は、それぞれ一方の端部がダイパッド7の角部角に接続されている。また複数の吊りリード9はそれぞれ他方の端部が封止体6の角部6dに向かって延び、角部6dにおいて封止体6から露出している。吊りリード9を封止体6の角部6dに向かって、延ばすことにより、封止体6の各辺各主辺に沿って配置される複数のリード4の配列を阻害することなく配置できる。また、半導体チップ3はダイパッド7の中央に搭載されている。図4に示すように半導体チップ3は、下面3bをダイパッド7の上面7aと対向させた状態で、ダイボンド材接着材8を介してダイパッド7上に搭載されている。つまり、複数のパッドPDが形成された上面主面3aの反対面下面3bをチップ搭載面上面7aと対向させる、所謂、フェイスアップ実装方式により搭載されている。このダイボンド材8は、半導体チップ3をダイボンディングする際の接着材であって、例えば、エポキシ系の熱硬化性樹脂に、銀Agなどから成る金属粒子を含有させた樹脂接着剤、または半田材などの金属接合材を用いている。また、図5に示すように半導体チップ3は、平面視において四角形を成し、上面3aには、上面3aの外縁を構成する4つの辺のそれぞれに沿って複数のパッドボンディングパッドPDが形成されている。また、半導体チップ3詳しくは、半導体基板は、例えばシリコンSiから成る。図示は省略するが、半導体チップ3の主面詳しくは、半導体チップ3の半導体基板の上面に設けられた半導体素子形成領域には、複数の半導体素子回路素子が形成され、複数のパッドPDは、半導体チップ3の内部詳しくは、上面3aと図示しない半導体素子形成領域の間に配置される配線層に形成された配線図示は省略を介して、この半導体素子と電気的に接続されている。本実施の形態では、半導体装置2には1つの半導体チップ3が搭載される例を示しているので、半導体チップ3には、図1を用いて説明した駆動回路DR1、DR2および中継回路PCが形成され、それぞれパッドPDと電気的に接続されている。また、半導体チップ3の上面3aには、半導体チップ3の基板および配線を覆う絶縁膜が形成されており、複数のパッドPDのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、このパッドPDは金属からなり、本実施の形態では、例えばアルミニウムAlからなる。さらに、このパッドPDの表面には、めっき膜が形成されており、本実施の形態では、例えばニッケルNi膜を介して、金Au膜が形成された多層構造である。パッドPDの表面をニッケル膜で覆うことにより、パッドPDの腐食汚染を抑制することができる。また、図5に示すように、半導体チップ3の周囲詳しくは、ダイパッド7の周囲には、例えば、ダイパッド7と同じ銅Cuから成る複数のリード4が配置されている。そして、半導体チップ3の上面3aに形成された複数のパッドボンディングパッドPDは、封止体6の内部に位置する複数のリード4インナリード部と、複数のワイヤ導電性部材5を介してそれぞれ電気的に接続されている。ワイヤ5は、例えば、金Auから成り、ワイヤ5の一部例えば一方の端部がパッドPDに接合され、他部例えば他方の端部がインナリード部のボンディング領域に接合されている。なお、図示は省略するが、インナリード部のボンディング領域の表面詳しくはニッケルNiから成るめっき膜の表面には、めっき膜が形成されている。めっき膜は例えば、銀Ag、あるいは金Auから成る。インナリード部のボンディング領域の表面に、銀Agや金Auから成るめっき膜を形成することにより、金Auからなるワイヤ5との接合強度を向上させることができる。<リードレイアウトの詳細>ここで、前記したように、半導体装置2には、制御信号など、低電圧が印加される低電圧回路例えば図1に示す中継回路PCと、低電圧回路よりも高い電圧例えば電源電圧が印加される高電圧回路例えば図1に示す駆動回路DR1、DR2が混在する。このため、図2に示すように、半導体装置の複数のリード4には、高電圧が印加される駆動回路DR1、DR2図1参照に接続されるリード端子4pと、低電圧が印加される中継回路PCに接続されるリード端子4sが含まれる。また、前記したように、図5に示す例では一つの半導体チップ3に、駆動回路DR1、DR2および中継回路PCが形成されているので、半導体チップ3の複数のパッドPDには、駆動回路DR1、DR2図1参照に接続されるパッドPD2と、低電圧が印加される中継回路PCに接続されるパッドPD1が含まれる。そして、パッドPD2はリード4pと接続され、パッドPD1はリード4sと接続されている。このように、一つの半導体装置2に高電圧用の回路と低電圧用の回路が混在する場合、耐圧耐電圧特性が低下する懸念がある。半導体装置2の内部では、高電圧用の回路と低電圧用の回路それぞれの導通経路を封止体6などの絶縁部材で封止すれば、リーク電流の発生を抑制することができる。ところが、封止体6の外部においては、絶縁体の吸湿や絶縁体の露出表面の汚染により、高電圧用のリード4pと低電圧用のリード4sの間で放電沿面放電、コロナ放電が発生し易くなる。この放電は、半導体装置2の雰囲気の空気中を直結せず、誘電体の表面に沿って発生する。また、この放電は、電極間の沿面距離が近い程、発生し易くなる。つまり、半導体装置2において、封止体6から露出するリード4pとリード4sの沿面距離が近づくと、封止体6の表面に沿って沿面放電が発生し易くなる。そして、リード4pとリード4sの間で沿面放電が発生すると、リード4sを介して低電圧用の回路例えば図1に示す中継回路PCにリーク電流が流れる。これにより、駆動回路DR1、DR2が誤作動することとなり、半導体装置2の信頼性低下の原因となる。例えば図1に示す回路ブロック図では、半導体装置2には、ハイサイド用の駆動回路DR1とローサイド用の駆動回路DR2が形成されている。また、半導体装置2には駆動回路DR1、DR2に制御信号を伝送する中継回路PCが形成されている。ここで、中継回路PCに制御信号を入力する端子をリード4s、電源回路PRから駆動回路DR1、DR2に電源電圧を供給する端子をリード4pとすると、ハイサイド用の駆動回路DR1に高電圧が供給されて放電が発生すると、その影響によりリード4sにリーク電流が流れ、制御信号が中継回路PCに正しく伝送されない場合がある。制御信号が正しく伝送されなければ、パワートランジスタのゲート電圧を正しく駆動できないため、スイッチングが誤動作する原因となる。つまり、リード4pからリード4sに向かって放電が発生すると、制御信号にとってのノイズとなる。そこで、本実施の形態の半導体装置2では、図5に示すように、相対的に低い電圧制御信号用の電圧等が印加されるリード4sと、相対的に高い電圧電源電圧等が印加されるリード4pは、それぞれ封止体6の異なる側面6c辺に配置されている。詳しくは図5に示す例では、複数のリード4のうち、複数のパッドPD2と電気的に接続される複数のリード4pは、側面6c1、6c2辺S1、S2に配置され、かつ側面6c3、6c4辺S3、S4には配置されない。また、複数のリード4のうち、複数のパッドPD1と電気的に接続される複数のリード4sは、側面6c3、6c4辺S3、S4に配置され、かつ側面6c1、6c2辺S1、S2には配置されない。言い換えれば、封止体6が備える4つの側面6cのうち、側面6c1、6c2辺S1、S2には、高電圧用の複数のリード4pを配置し、側面6c3、6c4辺S3、S4にはリード4sを配置している。このように、高電圧用のリード4pと低電圧用のリード4sを異なる側面6c辺に振り分けて配置することにより、図5に示すように、角部6dを介して隣り合うリード4p-リード4s間の沿面距離CDを長くすることができる。沿面距離CDは、封止体6の側面6cに沿った距離で規定される。なお、半導体装置2のようにQFNタイプの半導体パッケージの場合、図2に示すように封止体6の下面6bにおいて、リード4が露出するため、下面6bにおけるリード4p-リード4s間の距離の方が、図5に示す沿面距離CDよりも近くなる場合がある。しかし、複数のリード4は、それぞれ封止体6の側面に向かって延びるように配置されるので、図5に示す沿面距離CDを長くすることにより、図2に示すリード4p-リード4s間の距離も長くすることができる。また、封止体6の下面6bは半導体装置2の実装面である。このため半導体装置2を駆動する際には、図示しない実装基板の表面に形成された絶縁体が封止体6の下面6bの近傍に対向配置される。このとき、絶縁体と封止体6の離間距離は非常に小さい。このため、沿面放電コロナ放電の原因となる封止体6の吸湿や汚染は、封止体6の下面6b側では発生し難い。この結果、沿面放電の発生し易さを決定する要因としては、図5に示すように封止体6の側面6cに沿った沿面距離CDが支配的となる。つまり、封止体6の側面6cに沿った沿面距離CDを長くすることで、沿面放電の発生を防止ないしは抑制し、リーク電流等による半導体装置2の信頼性低下を抑制できる。ところで、図5に示す例では、高電圧用のリード4pと低電圧用のリード4sの数を同じ図5では、それぞれ12個ずつとしている。駆動回路DR1、DR2図1参照を動作させるためには、高電圧が印加されるリード4pの数が4個あれば良い。また、半導体チップ3内に電圧を変換するレベルシフタ回路を形成すれば、リード4pの数を2個にすることもできる。あるいは、レベルシフタ回路を形成し、リード4pを高電圧の出力端子高電位に変換された電力を外部に供給する端子とする場合には、リード4pの総数を1個にする場合もある。ただし、電源電位や基準電位を供給する経路の断面積を広くして、経路中のインピーダンス成分を低減する観点からは、リード4pの数を増やし、複数のリード4pに同じ電位を供給する事が好ましい。また、リード4pは図示しない実装基板に熱を伝達する放熱リードとして機能させることができるので、半導体装置2の放熱性向上の観点からリード4pの数を増やすことが好ましい。このように、高電圧用のリード4pの数を増やした場合であっても図5に示すように、各側面6c各辺において、複数のリード4p、4sを辺の中心側に寄せて配置することで、沿面距離CDを長くすることができる。しかし、パッケージの小型化を図る場合、あるいは高機能化に伴って必要な端子数が増加する場合、単にリード4p、4sを異なる辺に配置するのみでは、沿面距離CDの長さが短くなる場合がある。図6~図8は、それぞれ図5に対する変形例である半導体装置の内部構造を示す平面図である。図6に示す半導体装置20、図7に示す半導体装置21、および図8に示す半導体装置22は、それぞれ、複数のリード4sと複数のリード4pを異なる側面6c辺に配置している点で図5に示す半導体装置2と共通する。しかし、リード4pの総数とリード4sの総数が異なる点、および角部6dから角部6dに最も近い位置に配置されるリード4sまでの距離L1と、角部6dから角部6dに最も近い位置に配置されるリード4pまでの距離L2が異なる点で相違する。角部6dから角部6dに最も近い位置に配置されるリード4までの距離とは、詳しくは以下のように規定する。すなわち、角部6dは、前記したように封止体6の四辺四つの主辺のうち、交差する任意の二辺二つの主辺の交点である角を含む周辺領域であるが、距離L1、L2を規定する場合、二辺の交点を始点とする。また、リード4まで、とはリード4に到達するまでの意味であり、距離L1、L2を規定する場合、リード4の最も角部6d側の端部エッジ部を終点とする。以下、各変形例について順に説明する。まず、図6に示す半導体装置20は、低電圧用のリード4sの総数が高電圧用のリード4pの総数よりも多い。例えば図6に示す例では、低電圧用のリード4sの総数は18個、高電圧用のリード4pの総数は4個となっている。図1に示す駆動回路DR1、DR2の制御を高度化する場合、図6に示す半導体装置20のように制御信号用の低電圧が印加されるリード4sの必要数が増加する。リード4sの総数を増やす場合、図6に示すように側面6c3辺S3および側面6c4辺S4において、それぞれ角部6dの近傍までリード4sを配置する事になる。このため、角部6dから角部6dに最も近い位置に配置されるリード4sまでの距離L1は図5に示す半導体装置2と比較して短くなる。この時、リード4pの総数を図5に示す半導体装置2と同様に12個とした場合、角部6dを介して隣り合うリード4p-リード4s間の沿面距離CDが短くなってしまう。そこで、図6に示す半導体装置20の構成では、リード4pの総数をリード4sの総数よりも少なくし、側面6c1、6c2辺S1、S2の中心側に寄せて配置している。角部6dから角部6dに最も近い位置に配置されるリード4pまでの距離L2は、距離L1よりも長くなっている。このように、リード4sが増加したことにより、距離L1が短くなった場合であっても距離L2を長くすることで、必要な沿面距離CDを確保し、半導体装置20の信頼性低下を抑制することができる。上記以外の点では、半導体装置20は図5に示す半導体装置2と同様なので、重複する説明は省略する。次に、図7に示す半導体装置21は、低電圧用のリード4sの総数が高電圧用のリード4pの総数よりも少ない。例えば図7に示す例では、低電圧用のリード4sの総数は8個、高電圧用のリード4pの総数は14個となっている。図1に示す駆動回路DR1、DR2の制御を単純化する場合、図6に示す半導体装置20のように制御信号用の低電圧が印加されるリード4sの必要数を低減できる場合がある。リード4sの総数を減らす場合、図7に示すように側面6c3辺S3および側面6c4辺S4において、それぞれ複数のリード4sを側面6c辺の中心に寄せて配置すれば、角部6dから角部6dに最も近い位置に配置されるリード4sまでの距離L1は図5に示す半導体装置2と比較して長くなる。そこで、図7に示す半導体装置21の構成では、リード4pの総数をリード4sの総数よりも多くし、側面6c1、6c2辺S1、S2の中心側に寄せて配置している。このようにリード4pの総数を増加させることで、電源電位や基準電位を供給する経路の断面積を広くして、経路中のインピーダンス成分を低減することができる。また、リード4pの総数を増加させることでリード4pを介した放熱経路の断面積が増大するので、放熱性を向上させることができる。また、図7に示すようにリード4pの総数を増加させた場合には、角部6dから角部6dに最も近い位置に配置されるリード4pまでの距離L2は、距離L1よりも短くなる。しかし、半導体装置21ではリード4sの総数が少なく、距離L2が短くなった場合であっても距離L1を長くすることで、必要な沿面距離CDを確保し、半導体装置21の信頼性低下を抑制することができる。上記以外の点では、半導体装置20は図5に示す半導体装置2と同様なので、重複する説明は省略する。次に、図8に示す半導体装置22は、低電圧用のリード4sの総数が高電圧用のリード4pの総数よりも多い。例えば図8に示す例では、低電圧用のリード4sの総数は15個、高電圧用のリード4pの総数は6個となっている。また半導体装置22の有する複数のリード4sは、側面6c2、6c3、6c4辺S2、S3、S4にそれぞれ配置され、かつ側面6c1辺S1には配置されない。一方、また半導体装置22の有する複数のリード4pは、側面6c1辺S1に配置され、かつ側面6c2、6c3、6c4辺S2、S3、S4には配置されない。言い換えれば、半導体装置22では、高電圧用のリード4pを一つの側面6c1辺S1に集約して配置し、低電圧用のリード4sはその他の側面6c2、6c3、6c4辺S2、S3、S4に配置している。また、側面6c1辺S1と交差する側面6c3、6c4辺S3、S4におけるリード4sの配置は、側面6c1辺S1と対向する側面6c2辺S2側に寄せて配置している。これにより、図8に示すように、側面6c1辺S1の両端において、角部6dから角部6dに最も近い位置に配置されるリード4sまでの距離L1を角部6dから角部6dに最も近い位置に配置されるリード4pまでの距離L2よりも長くすることができる。一方、側面6c2辺S2の両端側では、角部6dを挟んで隣り合うリード4s間の沿面距離が短くなるが、低電圧用のリード4s間では沿面放電は発生し難い。つまり、半導体装置22では、高電圧用のリード4pを一つの側面6c1辺S1に集約して配置し、角部6dを介して隣り合うリード4p-リード4s間の沿面距離CDを、角部6dを介して隣り合うリード4s間の沿面距離よりも長くする。これにより、沿面放電を抑制することができるので、半導体装置22の信頼性低下を抑制し、かつ、側面6c2辺S2の端子配置スペースを活用することで、低電圧用のリード4sの数を増大させている。ただし、図8に示すように、側面6c3、6c4辺S3、S4におけるリード4sの配置を、側面6c2辺S2側に寄せて配置する場合、複数のワイヤ5の長さを同程度に揃えるためには、半導体チップ3の複数のパッドPD1を側面6c2辺S2側に寄せて配置する必要がある。つまり半導体チップ3のパッドPD1のレイアウトに制約が生じる。したがって、半導体チップ3のレイアウトの自由度を向上させる観点からは、図5~図7に示すように複数のリード4pを側面6c1辺S1および側面6c1辺S1と対向する側面6c2辺S2にそれぞれ配置することが好ましい。また、図8に示すように、側面6c3、6c4辺S3、S4におけるリード4sの配置を、側面6c2辺S2側に寄せて配置する場合、図示は省略するが、半導体チップ3を側面6c2辺S2に寄せて搭載する方法が考えられる。この場合、半導体チップ3のレイアウトの自由度を向上させることができる。しかし、半導体チップ3を側面6c2辺S2に寄せて搭載すると、パッドPD2とリード4pを接続するワイヤ5の長さが長くなる。また、パッケージの平面形状が長方形となり、サイズが増大する。したがって、ワイヤ5による接続を容易にする観点、あるいはパッケージの平面サイズを低減する観点からは、図5~図7に示すように複数のリード4pを側面6c1辺S1および側面6c1辺S1と対向する側面6c2辺S2にそれぞれ配置することが好ましい。上記以外の点では、半導体装置20は図5に示す半導体装置2と同様なので、重複する説明は省略する。次に、実装強度を向上させる観点からは、図9に示すように、角部6dを介して隣り合うリード4pとリード4sの間に、半導体チップ3とは電気的に接続されないダミーリード端子、ダミー端子、リード4dを配置する構成が好ましい。図9は、図8に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図である。図9に示す半導体装置23は、角部6dを介して隣り合うリード4pとリード4sの間に、半導体チップ3とは電気的に接続されないダミーリード4dが配置されている点で図8に示す半導体装置22とは相違する。ダミーリード4dは、ワイヤ5が接続されていない点を除き、他のリード4リード4sおよびリード4pと同様な構成となっている。したがって、半導体装置23の電極端子としては機能しないが、半導体装置23を図示しない実装基板に実装する際にはダミーリード4dを実装基板側の端子と接合することで、半導体装置23の実装強度を向上させることができる。また、ダミーリード4dは、図1に示す駆動回路DR1、DR2や中継回路PCから電気的に分離しているので、ダミーリード4dを高電圧用のリード4pの近傍に配置しても、半導体装置23の信頼性低下の原因にはならない。言い換えれば、半導体装置23のように、リード4pとリード4sの間に、駆動回路DR1、DR2や中継回路PCから電気的に分離したダミーリード4dを配置した場合であっても、角部6dを介して隣り合うリード4p-リード4s間の沿面距離CDを長くすれば、半導体装置23の沿面放電の発生を抑制できる。上記以外の点では、半導体装置20は図8に示す半導体装置22と同様なので、重複する説明は省略する。なお、図9は、ダミーリード4dを配置する実施態様の一例として、図8の変形例を示したが、リード4pとリード4sの間に、駆動回路DR1、DR2や中継回路PCから電気的に分離したダミーリード4dを配置する構成は、図5に示す半導体装置2、図6に示す半導体装置20、あるいは図7に示す半導体装置21と組み合わせて適用することができる。半導体装置2、20、21と組み合わせて適用した場合であっても、ダミーリード4dを設けることで端子数が増加するので、実装強度を向上させることができる。次に、放熱性をさらに向上させる観点からは、図10や図11に示すように、高電圧用のリード4pの幅延在方向と交差する方向の長さを低電圧用のリード4sの幅よりも長くする構成が好ましい。図10は、図7に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図である。また、図11は、図10に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図、図12は図11のB-B線に沿った断面図である。図10に示す半導体装置24は、複数のリード4pの幅が複数のリード4sの幅よりもそれぞれ大きい点で図7に示す半導体装置21と相違する。また、図11に示す半導体装置25は、リード4pの一部が半導体チップ3を搭載するチップ搭載部図1に示すダイパッド7を兼ねる点で図10に示す半導体装置24と異なる。図10に示すリード4pは、リード4sよりも幅が大きい点を除き、図7に示すリード4pと同様である。リード4pの幅を大きくすることで、リード4pを介した放熱経路の断面積が増大するので、放熱性を向上させることができる。このようにリード4pの総数を増加させることで、また、リード4pの幅を大きくすることで、電源電位や基準電位を供給する経路の断面積を広くして、経路中のインピーダンス成分を低減することができる。また、図11に示すリード4pは、前記したように半導体チップ3を搭載するチップ搭載部と一体化されている。言い換えればリード4pの一部が、チップ搭載部を兼ねている。このように、リード4の一部がチップ搭載部を兼ねる構成の場合、チップ搭載部を他のリード4とは異なる別部材で構成することができる。例えば、図11に示すリード4pは、リード4sとは異なる部材で形成される。このため、図12に示すようにリード4pの厚さ上面4aから下面4bまでの距離はリード4sの厚さよりも大きい厚い。言い換えれば、半導体装置25の製造工程組立工程において、リード4pはリードフレームの板厚よりも厚い部材により形成される。したがって、半導体チップ3のチップ搭載部の厚さは、リード4sの厚さよりも大きい厚い。このようにチップ搭載部の厚さを厚くすることで、チップ搭載部を経由する伝熱経路の放熱特性を向上させることができる。また、リード4pの厚さをリード4sの厚さよりも大きくすることで、リード4pの放熱特性を向上させることができる。また、必須ではないが、図12に示す例では、リード4sのチップ搭載部側半導体チップ3側のボンディング領域の高さがリード4pのボンディング領域の高さと同じ高さになるように、封止体6の内側において屈曲している。このため、図11に示す複数のリード4sには、ハーフエッチング加工は施されていない。また、リード4pは板厚を厚くすることで、封止体6との接触面の面積が大きくなるため、リード4pは封止体6から脱落し難くなる。このため、リード4pにはハーフエッチング加工を施していない。ところで、前記したリーク電流の原因となる沿面放電コロナ放電は、電極周囲不均一な電界が生じることにより発生するので、電極が細く尖っている方が発生し易い。逆に言えば、電極をベタパターンで形成すれば、沿面放電の発生を抑制できる。つまり、図10や図11に示すように、リード4pの幅を大きくすることで、リーク電流の原因となる沿面放電の発生を抑制することができる。また、図11に示すようにリード4pの一部をチップ搭載部と兼用化する場合には、封止体の下面6b図12参照において、リード4pとリード4sの距離が近くなる場合があるが、チップ搭載部は、リード4pよりもさらに大きい面積で形成されるので、チップ搭載部とリード4sの間での沿面放電の発生を抑制することができる。ただし、半導体チップ3のチップ搭載部と高電圧用のリード4pを兼用化することにより、封止体6の下面6b図12参照において、リード4p-リード4s間の距離が極端に近い場合には、下面6bにおいて放電が発生する懸念がある。したがって、図11および図12に示す変形例は、下面6bにおけるリード4p-リード4s間の沿面距離を確保できる、比較的大型のパッケージに適用して特に有効である。なお、図10~図12ではリード4pの幅を大きくする実施態様の一例として、図7の変形例を示したが、リード4pの幅をリード4sの幅よりも大きくする構成は、図5に示す半導体装置2、図6に示す半導体装置20、図8に示す半導体装置22、あるいは図9に示す半導体装置23と組み合わせて適用することができる。<半導体装置の製造工程>次に、図1~図5に示す半導体装置2の製造工程について、説明する。本実施の形態における半導体装置2は、図13に示す組立てフローに沿って製造される。図13は、本実施の形態の半導体装置の組み立てフローを示す説明図である。なお、図6~図13に示した半導体装置20、21、22、23、24、25は、以下に説明する半導体装置2の製造方法を応用して適用することができるので、重複する説明は省略し、特に相違する点を抽出して変形例として説明する。1.リードフレーム準備工程;図14は、リードフレーム準備工程で準備するリードフレームの全体構造を示す平面図、図15は、図14に示す複数の製品形成領域のうち、2つの製品形成領域周辺の拡大平面図である。また図16は図15に対する変形例であるリードフレームの製品形成領域周辺の拡大平面図である。まず、図13に示すリードフレーム準備工程として、図14に示すようなリードフレーム30を準備する。本工程で準備するリードフレーム30は、枠部枠体30bの内側に複数の製品形成領域30aを備えている。詳しくは、リードフレーム30には、複数の製品形成領域30aが行列状に配置されている。複数の製品形成領域30aは、それぞれ、図5に示す半導体装置2の1個分に相当する。また、各製品形成領域30aの間には、図3に示す個片化工程で、切断する切断代である切断領域30cが配置されている。このように、複数の製品形成領域30aを備えるリードフレーム30を用いることで、複数の半導体装置2図5参照を一括して製造することができるので、製造効率を向上させることができる。また、図15に示すように、本工程で準備するリードフレーム30の各製品形成領域30aには、半導体装置2が備える、ダイパッドチップ搭載部、タブ7、ダイパッド7の周囲に配置される複数のリード外部端子4、およびダイパッド7を支持する複数の吊りリード9が既に形成されている。複数のリード4は、ダム部30dと接続され、ダム部30dを介して連結されている。また複数の吊りリード9はそれぞれダム部30dに連結され、ダイパッド7は、吊りリード9を介してダム部30dに連結されている。つまり、ダイパッド7および複数のリード4は吊りリード9およびダム部30dを介してリードフレーム30に支持されている。また、リードフレーム30の構成材料は以下に限定されるものではないが、例えば、銅Cu、銅合金、銅の表面にニッケルNiのめっき膜が積層されたもの、あるいは42アロイなどの鉄系材料から成る金属板にパターニング処理を施すことにより形成される。なお、図11および図12に示す半導体装置25の製造方法においては、リード4pはリード4sとは別の部材を用いて形成する。したがって、図16に示すリードフレーム31のようにダム部30dに予めリードフレーム31よりも厚さが大きい厚い材料で形成されたリード4pを固定しておく。固定方法は特に限定されないが、例えば、かしめ接合方式ダム部30dとリード4pの一部を重ねた状態で塑性変形させて接合する方式を用いることができる。かしめ接合方式を適用すると、製品形成領域30aの内側でかしめ接合する場合には、最終的に得られる半導体装置25のリード4pにかしめ接合部が残ることとなる。一方、製品形成領域30aの内側でかしめ接合する場合には、最終的に得られる半導体装置25のリード4pにかしめ接合部は残らない。2.ダイボンディング工程;図17は、図15に示すダイパッド上に、ボンディング材を介して半導体チップを搭載した状態を示す拡大平面図である。次に、図13に示すダイボンディング工程として、図17に示すように半導体チップ3を、ダイパッド7の上面7aにダイボンド材8を介して搭載する。本実施の形態では、半導体チップ3の下面複数のパッドPDが形成された上面3aの反対側の面をダイパッド7の上面7aと対向させた状態で搭載する、所謂フェイスアップ実装方式で搭載する。また、半導体チップ3はダイパッド7の中央部に、上面3aの各辺が、ダイパッド7の各辺に沿って配置されるように配置する。また、低電圧用のパッドPD1は低電圧用のリード4sと対向するように、高電圧用のパッドPD2は高電圧用のリード4pと対向するように配置する。本実施の形態では、例えば、エポキシ系の熱硬化性樹脂であるダイボンド材8を介して半導体チップ3を搭載するが、ダイボンド材8は、硬化熱硬化させる前には流動性を有するペースト材である。このようにペースト材をダイボンド材8として用いる場合には、まず、上面7aに、ダイボンド材8を塗布し、その後、半導体チップ3の下面3bをダイパッド7の上面7aに接着する。そして、接着後に、ダイボンド材8を硬化させる例えば熱処理を施すと、図18に示すように、半導体チップ3はダイボンド材8を介してダイパッド7上に固定される。なお、本実施の形態では、ダイボンド材8に、熱硬化性樹脂からなるペースト材を用いる実施態様について説明したが、種々の変形例を適用することができる。例えば、ペースト材ではなく、両面に接着層を備えるテープ材フィルム材である接着材を、予め半導体チップ3の下面に貼り付けておき、テープ材を介して半導体チップ3をチップ搭載部ダイパッド7上に搭載しても良い。3.ワイヤボンディング工程;図18は、図17に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す平面図である。次に、図13に示すワイヤボンディング工程として、図18に示すように、半導体チップ3の複数のパッドPDと複数のリード4とを、複数のワイヤ導電性部材5を介して、それぞれ電気的に接続する。本工程では、例えば、ヒートステージ図示は省略を準備し、各製品形成領域30aのダイパッド7上に、半導体チップ3が搭載されたリードフレーム30をヒートステージ上に配置する。そして、半導体チップ3のパッドPDとリード4とを、ワイヤ5を介して電気的に接続する。ここで、本実施の形態では、キャピラリ図示は省略を介してワイヤ5を供給し、超音波と熱圧着を併用してワイヤ5を接合する、所謂、ネイルヘッドボンディング方式によりワイヤ5を接続している。本工程でワイヤボンディングを効率的に行う観点からは、複数のワイヤ5の長さを一様に揃える厳密に同じ長さである必要はなく、概略同程度であれば良いにすることが好ましい。この観点から、前記したダイボンディング工程において、半導体チップ3を製品形成領域30aの中央部に搭載することが好ましい。これにより、パッドPDからリード4までの距離を一様に揃えることができるので、全てのパッドPDとリード4を連続的に接続することができる。なお、図8および図9を用いて説明した半導体装置22、23の製造工程においては、リード4pとリード4sの間に半導体チップ3と接続されないダミーリード4dを配置するので、リード4pとリード4sの間に配置されるダミーリード4dはワイヤ5により接続しない。リード4の一部インナリード部のボンディング領域には、例えば、銀Ag、あるいは金Auから成るめっき膜が形成されており、ワイヤ5の一部は、このめっき膜を介してリード4と電気的に接続されている。また、ワイヤ5は金属からなり、本実施の形態では、例えば金Auからなる。そのため、上記したように、半導体チップ3のパッドPDの表面に金Auを形成しておくことで、ワイヤ5とパッドPDとの密着性を向上できる。また、本実施の形態では、半導体チップ3のパッドPDにワイヤの一部を接続した後、ワイヤ5の他部をリード4におけるボンディング領域リード4の上面において、めっき膜が形成された部分に接続する、所謂、正ボンディング方式によりワイヤを接続している。ただし、ワイヤボンディング方式や、リード4のボンディング領域におけるめっき膜の有無は上記に限定されず種々の変形例を適用することができる。4.封止工程;図19は、図18に示すリードフレームの製品形成領域に、封止体を形成した状態を示す拡大平面図である。次に、図13に示す封止工程では、図19に示すように各製品形成領域30aに封止体6を形成し、半導体チップ3図18参照、ダイパッド7の上面7a図18参照、複数のワイヤ5図18参照、および複数のリード4の一部インナリード部を封止体6により封止する。本工程では、例えば、図示しない成形金型で図18に示すリードフレーム30を挟んだ状態で、金型内に樹脂を圧入した後、硬化させる、所謂トランスファモールド方式により図19に示す封止体6を形成する。この時、成形金型に設けたキャビティ樹脂圧入空間が図19に示すダム部30dの内側に収まるように配置することで、樹脂封止用樹脂がダム部30dの外側まで無秩序に漏れ出ることを抑制できる。また、半導体装置2は、図4に示すようにダイパッド7の下面7bを封止体6から露出させるので、本工程では、ダイパッド7の下面7bが露出するように封止体6を形成し、ダイパッド7の上面7aおよび側面を封止する。5.めっき工程次に、図13に示すめっき工程では、図19に示す封止体6から露出する複数のリード4図18参照の表面に半田からなる金属膜めっき膜を形成する。本工程では、例えば図19に示すリードフレーム30を図示しないめっき溶液に浸し、封止体6から露出した金属部分の表面に図4に示す外装めっき膜金属膜、半田めっき膜SDを形成する。本実施の形態では、例えば、半田溶液にリードフレーム30を浸し、電気めっき方式により半田膜である外装めっき膜SDを形成する。半田膜の種類としては、例えば、錫-鉛めっき、Pbフリーめっきである純錫めっき、錫-ビスマスめっき等が挙げられる。外装めっき膜SDは前記したように実装基板に実装する際に、導電性接合材である半田に対する外部端子の濡れ性を向上させる観点から形成するが、リードフレーム30を構成する金属で形成された基材部下地部の表面が外装めっき膜SDに覆われていれば、外装めっき膜SDの厚さは薄くて良い。本実施の形態では、外装めっき膜SDの厚さは下地の基材部下地部よりも薄く、例えば10μm~20μm程度である。6.リードカット工程次に図13に示すリードカット工程では、図18に示す複数のリード4とダム部30dの間で切断する。これにより複数のリード4はダム部30dから分離され、互いに独立した端子となる。複数のリード4の切断方法は特に限定されないが、例えば、リードフレーム30の下面側に図示しないパンチ切断刃を、上面側には図示しないダイ支持治具をそれぞれ配置してプレス加工することで切断する。この時、容易に切断する観点から切断領域の厚さは揃えておくことが好ましい。したがって、前記した図16に示すリードフレーム31を用いる場合には、ダム部30dとリード4pの接合部を製品形成領域30aの内側に配置することが好ましい。7.個片化工程次に図13に示す個片化工程では、図15に示す吊りリード9を切断し、各製品形成領域30aをリードフレーム30から切り離す分離する。これにより、個片化された半導体装置2図2参照を取得する事が出来る。個片化方法は特に限定されないが、切断金型を用いてプレス加工により切断する方法を適用することができる。その後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図2~図5に示す完成品の半導体装置2となる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態では、封止工程において、製品形成領域30a毎に樹脂を注入するキャビティを設けて封止する実施態様について説明した。しかし、複数の製品形成領域30aを一つのキャビティで覆った状態で一括封止し、その後一括形成した封止体を切断して個片化する、所謂、MAPMoldArrayProcess方式により製造することができる。このMAP方式の場合、切断領域30cの面積を小さくできるため、1枚のリードフレーム30から取得可能な半導体装置2の数が増加するので、製造効率を向上させることができる。また、MAP方式で製造した場合、複数のリード4は封止体6の側面から突出しない。また例えば、前記実施の形態では、QFNタイプの半導体パッケージに適用した実施態様について説明したが、パッケージタイプはこれに限定されず、例えば図20および図21に示すようなQFPQuadFlatPackageタイプに適用することができる。図20は図5に対する変形例である半導体装置の内部構造を示す平面図である。また、図21は図4に対する変形例である半導体装置を示す断面図である。図20および図21に示す半導体装置26は、以下の点で図4および図5に示す半導体装置2と相違する。まず、複数のリード4のそれぞれが封止体6の下面6b図21参照において露出していない点で相違する。また、複数のリード4は封止体6の側面6cにおいて外側に突出し、実装面である下面6b側に曲げ加工が施されている点で半導体装置2と相違する。また、図21に示すようにダイパッド7が半導体チップ3の下面3bよりも小さくなっており、半導体チップ3の下面3bの一部が封止体6と密着している点で、半導体装置2と相違する。このようにQFPタイプの半導体パッケージに適用した場合、封止体6からリード4が露出する場所は封止体6の側面6cであって、下面6bや上面6aには露出しない。したがって、複数のリード4が突出する側面6cにおける沿面距離CDを長くすることが、特に重要になる。その他の点は半導体装置2と同様なので重複する説明は省略する。なお、図20および図21では、半導体装置2に対する変形例を例示的に示したが、図6~図12を用いて説明した半導体装置20、21、22、23、24、25と組み合わせて適用することができる。また例えば、前記実施の形態では、パッケージ内に一つの半導体チップが搭載された半導体装置に適用した実施態様について説明したが、図22に示すように、複数の半導体チップ3が搭載された半導体装置に適用することができる。図22は図4に対する変形例である半導体装置を示す断面図である。図22に示す半導体装置27は、複数の半導体チップ3が封止体6内に搭載されている点で図4に示す半導体装置2と相違する。図22に示す例では、ダイパッド7の上面7a上に半導体チップ3pが、半導体チップ3pの上面3a上に半導体チップ3sが積層して搭載されている。半導体チップ3pには例えば図1に示す駆動回路DR1、DR2が形成され、半導体チップ3sには例えば図1に示す中継回路PCが形成されている。このように高電圧用の回路が形成された半導体チップと低電圧用の回路が形成された半導体チップを備えている場合であっても、一つのパッケージが、高電圧が印加される端子と低電圧が印加される端子を備えている場合、前記実施の形態で説明した沿面放電が発生する懸念がある。したがって、前記実施の形態で説明したリード4の配置構成を適用することで、これを防止ないしは抑制することができる。図22では、半導体装置2に対する変形例を例示的に示したが、図6~図12を用いて説明した半導体装置20、21、22、23、24、25と組み合わせて適用することができる。また、図20および図21を用いて説明したQFPタイプの半導体装置26と組み合わせて適用することができる。また、パッケージ内に複数の半導体チップを搭載する方法は、積層方式には限定されず、例えばダイパッド7上に複数の半導体チップ3を並べて配置することができる。また、前記実施の形態および各変形例では、平面視において、正方形をなす半導体装置について説明したが、半導体装置の平面形状は正方形に限定されない。例えば、互いに対向する一対の長辺と、前記長辺と交差する方向にのびる一対の短辺を有する形状例えば長方形を成す半導体装置に適用することができる。ただし、半導体装置の平面サイズを小型化する観点からは、正方形にすることが特に好ましい。また、ワイヤ5の長さを揃える観点から、正方形にすることが好ましい。また、前記実施の形態では、変形例を用いて説明したように、リード4sの総数とリード4pの総数が異なる場合に、距離L1と距離L2を異なる長さとする実施態様について説明した。しかし、リード4sの総数がリード4pの総数と同じ場合であっても、距離L1と距離L2を異なる長さとすることができる。例えば、リード4sの幅とリード4pの幅が異なる場合、あるいはリード4sの配置ピッチとリード4pの配置ピッチが異なる場合には、距離L1と距離L2を異なる長さとすることで必要な沿面距離CDを確保することが有効である。また、前記実施の形態では、スイッチングトランジスタのゲートを駆動する駆動ICIntegratedCircuitに適用した例を取り上げて説明したが、上記技術の適用用途は上記に限定されず、耐圧耐電圧特性が要求される樹脂封止型の半導体装置に広く適用することができる。