"一方の主面に電極パッドが形成された基板部と、前記基板部の外縁に形成される側壁部と、前記基板部の前記一方の主面と前記側壁部とに囲まれた第1の素子搭載領域と、前記基板部の他方の主面と前記側壁部とに囲まれた第2の素子搭載領域とを有する素子搭載部材と、前記第1の素子搭載領域に配置され、前記電極パッドに接続される圧電素子と、前記第2の素子搭載領域に配置される集積回路素子と、前記第1の素子搭載領域を気密封止する蓋部材と、を備え、前記素子搭載部材は、前記電極パッドに電気的に接続された引き出し配線と、前記引き出し配線と前記集積回路素子との間に電気的に接続されたビア導体とをさらに含み、前記ビア導体が前記側壁部に形成されることを特徴とする圧電デバイス。前記引き出し配線が前記側壁部に形成されることを特徴とする請求項1に記載の圧電デバイス。前記基板部は、板状部材の中央部によって形成され、前記側壁部は、前記板状部材の外周部と、前記板状部材の外周部の一方の主面上に形成される枠部材と、前記枠部材上に積層され、前記蓋部材と接合される枠状の金属部材とを含むことを特徴とする請求項1または2に記載の圧電デバイス。しかしながら、上記従来の圧電デバイスにおいては、圧電素子に対する気密性の確保を目的として、圧電素子と集積回路素子を電気的に接続する配線が基板部の内層に形成されている。そのため、基板部の薄型化が困難であり、圧電デバイスの低背化の妨げとなっていた。実施形態の一態様は、上記に鑑みてなされたものであって、低背化を図ることができる圧電デバイスを提供することを目的とする。実施形態の一態様に係る圧電デバイスは、素子搭載部材と、圧電素子と、集積回路素子と、蓋部材と、を備える。素子搭載部材は、一方の主面に電極パッドが形成された基板部と、前記基板部の外縁に形成される側壁部と、前記基板部の前記一方の主面と前記側壁部とに囲まれた第1の素子搭載領域と、前記基板部の他方の主面と前記側壁部とに囲まれた第2の素子搭載領域とを有する。前記圧電素子は、前記第1の素子搭載領域に配置され、前記電極パッドに接続される。前記集積回路素子は、前記第2の素子搭載領域に配置される。前記蓋部材は、前記第1の素子搭載領域を気密封止する。前記素子搭載部材は、前記電極パッドに電気的に接続された引き出し配線と、前記引き出し配線と前記集積回路素子との間に電気的に接続されたビア導体とをさらに含み、前記ビア導体が前記側壁部に形成される。実施形態の一態様によれば、低背化を図ることができる圧電デバイスの提供が可能となるという効果を奏する。以下、添付図面を参照して、本願の開示する圧電デバイスの実施形態を詳細に説明する。なお、以下に示す各実施形態によりこの発明が限定されるものではない。第1の実施形態第1の実施形態に係る圧電デバイスについて、図1および図2を用いて説明する。図1は、第1の実施形態に係る圧電デバイスの分解斜視模式図であり、図2は、図1に示すA-A線断面模式図である。なお、以下の説明においては、説明の便宜上、圧電デバイスを搭載する電子機器の図示しない実装ボード側Z軸の負方向を下方向と、かかる方向と反対側Z軸の正方向を上方向とする。図1および図2に示すように、第1の実施形態に係る圧電デバイス1は、素子搭載部材10と、圧電素子20と、集積回路IntegratedCircuit素子30と、蓋部材40とを備える。かかる圧電デバイス1は、圧電素子20の振動に応じた出力信号を出力することができる。素子搭載部材10は、圧電素子20および集積回路素子30を搭載する役割と、圧電素子20と集積回路素子30との間、および、集積回路素子30と外部接続用端子との間をそれぞれ電気的に接続する役割とを兼用する。かかる素子搭載部材10は、基板部11と、基板部11の外縁に形成される側壁部12とを備える。基板部11は、基板部11の一方の主面である上面側に圧電素子搭載領域17第1の素子搭載領域の一例に相当が形成され、基板部11の他方の主面である下面側に集積回路素子搭載領域18第2の素子搭載領域の一例に相当が形成される。圧電素子搭載領域17は、基板部11の上面と側壁部12とによって囲まれる凹状空間であり、集積回路素子搭載領域18は、基板部11の下面と側壁部12とによって囲まれる凹状空間である。なお、図2においては、基板部11と側壁部12との境界は破線で示される。基板部11および側壁部12を備える素子搭載部材10は、第1絶縁層13、第2絶縁層14、第3絶縁層15およびシールリング16によって形成される。具体的には、基板部11は、略矩形平板状の第2絶縁層14平板部材の一例に相当のうちその中央部によって形成される。一方、側壁部12は、第2絶縁層14の外周部と、中央部が開口した枠体である絶縁層13,15と、中央部が開口したシールリング16とを含み、これらが積層されて構成される。なお、シールリング16は、例えば、42アロイやコバール,リン青銅等の金属によって形成され、中心が打ち抜かれた枠状環状の金属部材である。各絶縁層13~15は、セラミックのシートを所定の形状に切断したシート部材を積層して圧着させ、加熱することによって形成される。各絶縁層13~15には導電ペーストなどがスクリーン印刷によって塗布されて後述する導体例えば、ビア導体、配線および電極パッドなどが形成される。なお、以下の説明では、ビア導体、配線および電極パッドなどの導体を単に配線と記載する場合があり、また、配線が形成される領域を配線領域という場合がある。圧電素子20は、素子搭載部材10の圧電素子搭載領域17に配置される。圧電素子20は、略矩形の圧電片と、圧電片の両主面にそれぞれ形成された一対の励振電極と、一対の励振電極にそれぞれ電気的に接続された一対の引出電極とを含む。圧電片として、例えば、所定の結晶方位角に従ってカットされた略矩形の水晶基板が用いられる。なお、図1および図2では、いわゆる平板型の圧電素子20を例示したが、例えば、音叉型の圧電素子20を用いることとしてもよい。圧電素子20における一対の引出電極は、基板部11の上面側に形成された一対の電極パッド41,42へ導電性接着剤22によってそれぞれ電気的かつ機械的に接続される。なお、導電性接着剤22は、例えば、シリコーン樹脂等のバインダーの中に導電フィラーとして導電性粉末例えば銀粉Agを含有している。素子搭載部材10における絶縁層13上面には略枠状のシールリング16が設けられ、蓋部材40の下面には素子搭載部材10の上面と対向する位置に電極が設けられる。そして、素子搭載部材10の圧電素子搭載領域17に圧電素子20が配置された状態で、蓋部材40の電極が、素子搭載部材10のシールリング16へ、例えば、シーム溶接によって接合される。素子搭載部材10における略枠状の下面、すなわち、側壁部12の下面には、後述するように複数の外部接続用端子43~46図4参照が形成される。これら外部接続用端子43~46は、電子機器の実装ボード上の電極に接続される。また、素子搭載部材10の集積回路素子搭載領域18には、集積回路素子30が配置される。絶縁層15の下面には、後述するように複数の電極パッド91~96図4参照が形成されており、かかる電極パッド91~96に集積回路素子30に形成された端子T1~T6が接続される。電極パッド91~96と端子T1~T6との接続は、例えば、GGI接合GOLDTOGOLDINTERCONNECTION:金―金接合や半田接合等により金や半田等の導電性接着剤21によって行われる。図3は、圧電デバイス1の回路ブロック図である。図3に示すように、圧電デバイス1は、圧電素子20と、集積回路素子30と、外部接続用端子43~46とを備える。かかる圧電デバイス1は、外部接続用端子46にグランド電位が印加され、外部接続用端子43に電源電圧VCCが入力されて動作する。集積回路素子30は、発振回路51と、バッファ回路52と、スイッチSWと、端子T1~T6とを備える。かかる集積回路素子30は、端子T6にグランド電位が印加され、端子T1に電源電圧VCCが入力されて動作する。発振回路51は、端子T3,T4を介して圧電素子20における一対の引出電極に接続される。かかる発振回路51は、圧電素子20を所定の周波数で発振させて圧電素子20の発振周波数に応じた信号を生成する。なお、発振回路51は、温度補償回路を含んでいてもよい。発振回路51によって生成された信号はバッファ回路52へ入力される。バッファ回路52の出力は端子T5を介して外部接続用端子45に接続されており、圧電素子20の発振周波数に応じた信号が外部接続用端子45から外部へ出力される。バッファ回路52には、スイッチSWを介して電源電圧VCCが入力される。スイッチSWは、端子T2を介して外部接続用端子44に接続され、外部接続用端子44へ入力される制御信号CONTによって制御される。第1の実施形態に係る素子搭載部材10には、圧電素子20と集積回路素子30とを接続する配線や、集積回路素子30と外部接続用端子43~46とを接続する配線などを含む配線領域が形成される。以下、素子搭載部材10に形成される配線領域について具体的に説明する。図4は、素子搭載部材10に形成される配線領域の構成を表す模式図である。図4に示すように、素子搭載部材10に形成される配線領域55は、第1配線層56と、第2配線層57と、第3配線層58とを備える。なお、図4においては、第1配線層56および第2配線層57において、基板部11と側壁部12との境界は破線で示される。また、説明の便宜上、各層56~58の間隔を等間隔にしており、また、厚み方向Z方向に形成される導体は省略し、破線でその導体による接続関係を示している。図4に示すように、第1配線層56のうち基板部11の領域には、圧電素子20における一対の引出電極が接続される一対の電極パッド41,42が形成される。圧電素子20の下方には、電極パッド41,42以外のパターンは形成されていない。したがって、圧電素子20が振動等によって、仮に、基板部11の主面に接触した場合であっても、圧電デバイス1の特性への影響を抑制することができる。また、第2配線層57のうち基板部11の領域には、集積回路素子30に形成された端子T1~T6が接続される複数の電極パッド91~96が形成される。電極パッド91は外部接続用端子43と電気的に接続され、電極パッド92は外部接続用端子44と電気的に接続され、電極パッド95は外部接続用端子45と電気的に接続され、電極パッド96は外部接続用端子46と電気的に接続される。一方、電極パッド93,94は、配線を介して一対の電極パッド41,42に電気的に接続される。ここで、電極パッド93,94と電極パッド41,42との間の配線について、具体的に説明する。図5は、第1配線層56の配線状態を示す図である。図5においては、基板部11と側壁部12との境界は破線で示される。図5に示すように、第1配線層56には、側壁部12において一対の電極パッド41,42と一端が接続される引き出し配線61,62が形成される。また、第1配線層56には側壁部12において、引き出し配線61,62の他端と接続されるビア導体63,64が形成される。このように、第1の実施形態に係る圧電デバイス1では、引き出し配線61,62およびビア導体63,64が側壁部12の内部に形成される。すなわち、引き出し配線61,62およびビア導体63,64は、基板部11には形成されない。そのため、第1配線層56における基板部11の領域を小さくすることが可能となる。なお、ビア導体63,64の周囲に形成される円形状導体の一部は、基板部11の領域に配置されるが、かかる円形状導体の全てを側壁部12の内部に配置してもよい。また、ビア導体63,64が側壁部12の内部に形成されることから、圧電素子搭載領域17に対向する基板部11の内部にビア導体63,64が形成されない。そのため、圧電素子搭載領域17の気密性を確保することができ、これにより、圧電デバイス1の低背化を図ることができる。一方、仮に、圧電素子搭載領域17に接する基板部にビア導体63,64を形成する場合、圧電素子搭載領域17の気密性を確保するために基板部11の内部に配線層が形成される。具体的には、基板部11の上面から基板部11の内層へのビア導体と基板部11の内層から基板部11の下面へのビア導体とを異なる位置に配置することで、圧電素子搭載領域17の気密性が確保される。このように、圧電素子搭載領域17に接する基板部11にビア導体を形成する場合には、圧電素子搭載領域17の気密性を確保するために基板部11の内部に配線層が形成されるが、第1の実施形態に係る圧電デバイス1では、ビア導体63,64が側壁部12の内部に形成される。そのため、基板部11の内部に配線層を形成することなく圧電素子搭載領域17の気密性を確保することができる。これにより、基板部11の内部に配線層を形成する場合に比べ、圧電デバイス1の低背化を図ることができる。また、第1配線層56において、電極パッド41,42は、基板部11の上面と側壁部12の内部とに跨がって形成される。そのため、電極パッド41,42の一部が側壁部12によって保持され、電極パッド41,42の第2絶縁層14に対する固着性を向上させることができる。したがって、圧電デバイス1の品質を向上させることができる。図6は、第2配線層57の配線状態を示す図であり、図7は、図1に示すB-B線断面模式図である。図6および図7においては、基板部11と側壁部12との境界は破線で示される。図6に示すように、第2配線層57には、ビア導体63に一端が接続される配線パターン65と、ビア導体64に一端が接続される配線パターン66とが形成される。配線パターン65の他端は電極パッド93に接続され、配線パターン66の他端は電極パッド94に接続される。本実施形態に係る圧電デバイス1では、ビア導体63,64は、第2配線層57においても側壁部12の内部に形成される。すなわち、ビア導体63,64は、第2配線層57において基板部11には形成されない。そのため、第2配線層57における基板部11の領域を有効に活用できる。また、図7に示すように、ビア導体63,64は外部に露出する位置になく側壁部12の内部に形成されることから、圧電素子搭載領域17の気密性をより高めることができる。しかも、ビア導体63,64は、側壁部12を構成する絶縁層13,15間で挟まれることになることから、ビア導体63,64を含む領域が保護される。これにより、ビア導体63,64周囲の強度をより高めることが可能となり、圧電デバイス1の品質を高めることができる。また、図6に示す一対のモニタパッド81,82は、圧電素子20に接続される。かかるモニタパッド81,82は、圧電素子20の特性を測定するために用いられる。具体的には、素子搭載部材10に圧電素子20を搭載した後、集積回路素子30を素子搭載部材10に搭載する前に、モニタパッド81,82に計測ピンの先端が押しつけられる。そして、モニタパッド81,82に計測ピンを介して計測用回路が接続され、かかる計測用回路によって圧電素子20の発振周波数やクリスタルインピーダンス等の特性が測定される。図6に示すように、圧電素子20の一方の電極に接続される電極パッド93には、モニタパッド81が接続され、圧電素子20の他方の電極に接続される電極パッド94には、モニタパッド82が接続される。第2配線層57のうち基板部11の領域には、圧電素子20の電極と接続されるビア導体63,64が電極パッド91~96で囲まれる領域に形成されないことから、電極パッド91~96で囲まれる領域全体に亘ってモニタパッド81,82を配置することが可能となる。したがって、モニタパッド81,82を広く形成することができ、計測ピンを精度良く接触させることができる。上述してきたように、第1の実施形態に係る圧電デバイス1の素子搭載部材10では、基板部11と、基板部11の外縁に形成される側壁部12とを備える。基板部11には、電極パッド41,42が形成される。また、素子搭載部材10において、基板部11の一方の主面と側壁部12とによって囲まれる圧電素子搭載領域17が形成され、基板部11の他方の主面と側壁部12とによって囲まれる集積回路素子搭載領域18が形成される。そして、素子搭載部材10は、電極パッド41,42に電気的に接続された引き出し配線61,62と、引き出し配線61,62および集積回路素子30に電気的に接続されたビア導体63,64とを有し、ビア導体63,64が側壁部12に形成される。したがって、基板部11の内部に配線層を形成することなく圧電素子搭載領域17の気密性を確保することができ、基板部11の内部に配線層を形成する場合に比べて、圧電デバイス1の低背化を図ることができる。ところで、上述した第1の実施形態では、素子搭載部材10の形状およびビア導体63,64の配置についての一例を例示した。しかしながら、素子搭載部材の形状やビア導体の配置には種々のバリエーションが存在する。そこで、以下に示す各実施形態では、その他のバリエーションの一例について示すこととする。また、以下に示す各実施形態においては、上述した第1の実施形態の構成要素に対応する構成要素には同一の符合を付し、第1の実施形態と重複する説明については適宜、省略する。第2の実施形態次に、第2の実施形態に係る圧電デバイスについて、図8および図9を用いて説明する。図8は、第1配線層の配線状態を示す模式図であり、図9は、第2配線層の配線状態を示す模式図である。なお、図8および図9に示す模式図は、図5および図6に示す模式図に対応する図である。第1の実施形態に係る圧電デバイス1では、側壁部12のうち長手方向Y方向に延伸する側壁領域にビア導体63,64が形成されるが、第2の実施形態に係る圧電デバイス1Aでは、図8および図9に示すように、側壁部12のうち短手方向X方向に延伸する側壁領域にビア導体63,64が形成される。そして、第2配線層57においては、ビア導体63がモニタパッド81を介して電極パッド93に接続され、ビア導体64がモニタパッド82を介して電極パッド94に接続される。かかる圧電デバイス1Aでは、第1の実施形態に係る圧電デバイス1と同様に、ビア導体63,64は側壁部12Aの内部に形成されることから、圧電素子搭載領域17の気密性が確保される。これにより、基板部11の内部に配線層を形成する場合に比べて、圧電デバイス1Aの低背化を図ることができる。また、ビア導体63,64は、側壁部12Aを構成する絶縁層13,15間で挟まれることになることから、ビア導体63,64を含む領域が保護される。これにより、ビア導体63,64周囲の強度をより高めることが可能となり、圧電デバイス1Aの品質を高めることができる。第3の実施形態次に、第3の実施形態に係る圧電デバイスについて、図10を用いて説明する。図10は、第3の実施形態に係る圧電デバイスの断面模式図である。なお、図10に示す断面模式図は、図7に示す断面模式図に対応する図である。図10に示すように、第3の実施形態に係る圧電デバイス1Bでは、側壁部12Bを形成する絶縁層15のX方向の厚みが第1の実施形態に係る圧電デバイス1と異なる。具体的には、絶縁層15がビア導体63,64よりも圧電デバイス1Bの外周側にあり、ビア導体63,64が上下方向において集積回路素子搭載領域18と対向する位置にある。このように、第3の実施形態に係る圧電デバイス1Bでは、ビア導体63,64が集積回路素子搭載領域18と対向する位置にある場合であっても、圧電素子搭載領域17に接する基板部11にはビア導体63,64が形成されないことから、圧電素子搭載領域17の気密性が確保される。また、ビア導体63,64が形成される基板部11の領域が側壁部12Bを形成する第1絶縁層13によって支持される。そのため、ビア導体63,64周囲の強度を高めることが可能となり、圧電デバイス1Bの品質を高めることができる。第4の実施形態次に、第4の実施形態に係る圧電デバイスについて、図11を用いて説明する。図11は、第4の実施形態に係る圧電デバイスの断面模式図である。なお、図11に示す断面模式図は、図7に示す断面模式図に対応する図である。図11に示すように、第4の実施形態に係る圧電デバイス1Cでは、第3絶縁層15の下面に基板部としての第4絶縁層19が設けられ、かかる第4絶縁層19の上面に上述した第2配線層57が形成され、下面に上述した第3配線層58が形成される。かかる圧電デバイス1Cでは、側壁部12Cにおける第2絶縁層14から第3絶縁層15にかけてビア導体63,64が形成される。すなわち、ビア導体63,64は側壁部12Cの内部に形成される。したがって、第1および第2の実施形態に係る圧電デバイス1,1Aと同様に、ビア導体63,64は側壁部12Cの内部に形成され、圧電素子搭載領域17の気密性が確保される。さらに、ビア導体63,64は、側壁部12Cを構成する絶縁層13,19間で挟まれることになることから、ビア導体63,64を含む領域が保護される。これにより、ビア導体63,64周囲の強度をより高めることが可能となり、圧電デバイス1Cの品質を高めることができる。以上のように、上記各実施形態に係る圧電デバイス1,1A~1Cの素子搭載部材は、電極パッド41,42に電気的に接続された引き出し配線61,62と、引き出し配線61,62および集積回路素子30に電気的に接続されたビア導体63,64とを有し、ビア導体63,64が側壁部12,12A~12Cに形成される。したがって、基板部11の内部に配線層を形成することなく圧電素子搭載領域17の気密性を確保することができ、基板部11の内部に配線層を形成する場合に比べて、圧電デバイス1,1A~1Cの低背化を図ることができる。さらなる効果や変形例は、当業者によって容易に導き出すことができる。このため、本発明のより広範な態様は、以上のように表しかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付の特許請求の範囲およびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。例えば、上述した実施形態では、側壁部12のうち長手方向に延伸する側壁領域にビア導体63,64を形成する例、および、側壁部12Aのうち短手方向に延伸する側壁領域にビア導体63,64を形成する例を示したが、これに限定されるものではない。例えば、側壁部のうち長手方向に延伸する側壁領域にビア導体63を形成し、側壁部のうち短手方向に延伸する側壁領域にビア導体64を形成するようにしてもよく、その逆でもよい。また、集積回路素子30の端子数や端子配列も上述した実施形態に示した端子数や端子配列に限定されるものではなく、種々の変更が可能である。また、上述した実施形態では、ビア導体63,64の全領域が側壁部12,12A~12C内に配置される例を示したが、これに限定されるものではない。ビア導体63,64の全領域が側壁部12,12A~12C内に配置されることがより好ましいが、例えば、図12に示すように、ビア導体63,64の一部が側壁部12に配置され、残りの部分が基板部11に配置されるようにしてもよい。このように、ビア導体63,64の一部が基板部11に配置される場合であっても、気密性の確保の点から有効である。ビア導体63,64と側壁部12A~12Cとの関係についても同様である。なお、図12において、基板部11と側壁部12との境界は破線で示される。"