基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、前記基準信号について前記出力信号の整数分周を計測する整数分周計測部と、前記基準信号について前記出力信号の小数分周を計測する小数分周計測部と、前記整数分周及び前記小数分周の和並びに前記所望倍数について差分を計算し、前記発振部に前記差分を0にするように前記出力信号を出力させる位相比較部と、を備えるPLL回路において、前記小数分周計測部は、前記小数分周の初期値を設定し、前記初期値を計測値として出力する初期値設定部と、前記初期値に基づく前記位相比較部及び前記発振部の動作後に、前記差分を0にする方向に、前記小数分周の分解能を1ステップとして段階的に、前記小数分周を前記初期値から最適値へと更新し、前記最適値を計測値として出力する最適値更新部と、を備えることを特徴とするPLL回路。前記初期値設定部は、前記初期値を0.5に設定し、前記初期値を計測値として出力することを特徴とする、請求項1に記載のPLL回路。ここで、TDC2の性能は、遅延素子21の遅延時間の長さにより決定され、つまり小数分周の分解能により決定される。小数分周の分解能を高めるためには、遅延素子21の遅延時間の長さを短くすればよい。また、TDC2の性能は、遅延素子21の遅延時間の揃い具合により決定され、つまり位相検出の線形性により決定される。位相検出の線形性を高めるためには、遅延素子21の遅延時間のばらつきが問題となるが、遅延素子21の遅延時間のばらつきを補償するように、デジタルコードDoutを補正すればよい。しかし、TDC2の構成及び処理が複雑になる問題があった。そこで、前記課題を解決するために、本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないTDCを提供することを目的とする。上記目的を達成するために、複数の遅延素子を利用して、小数分周を1回で計測することに代えて、複数の遅延素子を利用せず、小数分周の分解能を1ステップとして段階的に、小数分周を初期値から最適値へと更新することとした。具体的には、本発明は、基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、前記基準信号について前記出力信号の整数分周を計測する整数分周計測部と、前記基準信号について前記出力信号の小数分周を計測する小数分周計測部と、前記整数分周及び前記小数分周の和並びに前記所望倍数について差分を計算し、前記発振部に前記差分を0にするように前記出力信号を出力させる位相比較部と、を備えるPLL回路において、前記小数分周計測部は、前記小数分周の初期値を設定し、前記初期値を計測値として出力する初期値設定部と、前記初期値に基づく前記位相比較部及び前記発振部の動作後に、前記差分を0にする方向に、前記小数分周の分解能を1ステップとして段階的に、前記小数分周を前記初期値から最適値へと更新し、前記最適値を計測値として出力する最適値更新部と、を備えることを特徴とするPLL回路である。この構成によれば、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないTDCを提供することができる。また、本発明は、前記初期値設定部は、前記初期値を0.5に設定し、前記初期値を計測値として出力することを特徴とするPLL回路である。この構成によれば、初期値から最適値への小数分周の収束を、0以上で1以下のいかなる最適値に対しても同様に高速に行わせることができる。本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないTDCを提供することができる。添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。本発明のTDCの構成及び処理を図5、6に示す。遅延素子21及びラッチ回路22については、従来技術では複数段であるが本発明では単数段である点で異なる。デジタルコード発生器23及び加減算器24については、従来技術及び本発明で異なる。従来技術では、遅延素子21及びラッチ回路22が複数段であるため、複数の遅延クロック信号について、基準信号FREFのエッジタイミングでラッチして、複数のラッチ出力信号を生成することができ、デジタルコードを出力することができる。本発明では、遅延素子21及びラッチ回路22が単数段であるため、単数の遅延クロック信号について、基準信号FREFのエッジタイミングでラッチして、単数のラッチ出力信号を生成するのみであり、従来技術と同様にはデジタルコードを出力することができない。そこで、本発明では、ある遅延クロック信号について、基準信号FREFのエッジタイミングでラッチして、ラッチ出力信号を生成した後に、その遅延クロック信号と異なる遅延時間を有する遅延クロック信号について、基準信号FREFのエッジタイミングでラッチして、ラッチ出力信号を生成する。つまり、本発明では、遅延素子21の遅延時間は、実際には固定であるが、仮想的に可変である。以下に具体的に説明する。小数分周の分解能2π/Nを決定するステップS1。具体的には、出力信号の1周期Tckvが遅延素子21の遅延時間をN段分含むことを確認して、小数分周の分解能2π/Nを決定する。本発明でも従来技術と同様に、Nは8であるとする。上述したように、TfracがTckvの何倍になるかは、1回の測定のみでは決定されないが、初期値から最適値への段階的な更新で決定される。デジタルコード発生器23は、Tfrac=Tckv/2と仮定して、Dout=N/2を出力するステップS2。具体的には、デジタルコード発生器23は、Dout=8/2=4を出力する。後述するように、初期値から最適値への段階的な更新を高速に行わせるためである。TDC2が出力した初期値Dout=4に基づいて、位相検出器8及びDCO1が動作するステップS3。その後、ラッチ回路22のD端子が入力する信号は、図4に示したD4の信号と同様な信号であり、ラッチ回路22のC端子が入力する信号は、図4に示した基準信号FREFであり、ラッチ回路22のQ端子が出力する信号は、Qt=1を示しているステップS4。つまり、Dout=4が出力されることにより、遅延素子21の遅延時間は、実際には1段分であるが、仮想的に4段分に見える。加減算器24は、ラッチ回路22からQt=1を入力するためステップS5でQt=1、デジタルコード発生器23にCd=1を出力するステップS6。デジタルコード発生器23は、Dout=DoutCdを実行して、Dout=4からDout=5へと更新するステップS8。処理は続行されるステップS9でNO。TDC2が出力した初期値Dout=5に基づいて、位相検出器8及びDCO1が動作するステップS3。その後、ラッチ回路22のD端子が入力する信号は、図4に示したD5の信号と同様な信号であり、ラッチ回路22のC端子が入力する信号は、図4に示した基準信号FREFであり、ラッチ回路22のQ端子が出力する信号は、Qt=1を示しているステップS4。つまり、Dout=5が出力されることにより、遅延素子21の遅延時間は、実際には1段分であるが、仮想的に5段分に見える。加減算器24は、ラッチ回路22からQt=1を入力するためステップS5でQt=1、デジタルコード発生器23にCd=1を出力するステップS6。デジタルコード発生器23は、Dout=DoutCdを実行して、Dout=5からDout=6へと更新するステップS8。処理は続行されるステップS9でNO。TDC2が出力した初期値Dout=6に基づいて、位相検出器8及びDCO1が動作するステップS3。その後、ラッチ回路22のD端子が入力する信号は、図4に示したD6の信号と同様な信号であり、ラッチ回路22のC端子が入力する信号は、図4に示した基準信号FREFであり、ラッチ回路22のQ端子が出力する信号は、Qt=0を示しているステップS4。つまり、Dout=6が出力されることにより、遅延素子21の遅延時間は、実際には1段分であるが、仮想的に6段分に見える。加減算器24は、ラッチ回路22からQt=0を入力するためステップS5でQt=0、デジタルコード発生器23にCd=-1を出力するステップS7。デジタルコード発生器23は、Dout=DoutCdを実行して、Dout=6からDout=5へと更新するステップS8。処理は続行されるステップS9でNO。その後は、処理が続行される限りステップS9でNO、Dout=5及びDout=6が交互に出力される。つまり、小数分周の段階的な更新を経た後に、小数分周に相当する時間Tfracが5/8×Tckv≦Tfrac<6/8×Tckvを満たすことが分かる。しかも、本発明では従来技術と異なり、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要はない。ステップS2では、小数分周の初期値を0.5としているが、その理由を説明する。小数分周の初期値を0.5より大きく設定すれば、実際の小数分周が0.5より大きい図4の場合には、初期値から最適値への小数分周の収束が速くなるが、実際の小数分周が0.5より小さい場合には、初期値から最適値への小数分周の収束が遅くなる。小数分周の初期値を0.5より小さく設定すれば、実際の小数分周が0.5より小さい場合には、初期値から最適値への小数分周の収束が速くなるが、実際の小数分周が0.5より大きい図4の場合には、初期値から最適値への小数分周の収束が遅くなる。そこで、小数分周の初期値を0.5とすることにより、初期値から最適値への小数分周の収束を、0以上で1以下のいかなる最適値に対しても同様に高速に行わせるのである。このように、デジタルコード発生器23は、初期値設定部として、小数分周の初期値上述の説明では、Dout=4を設定し、初期値を計測値として出力する。そして、デジタルコード発生器23及び加減算器24は、最適値更新部として、初期値に基づく位相検出器8及びDCO1の動作後に、実際の出力周波数及び目的の出力周波数についての差分を0にする方向に、小数分周の分解能上述の説明では、遅延素子の遅延時間に対応する小数分周の分解能を1ステップとして段階的に、小数分周を初期値から最適値上述の説明では、Dout=5へと更新し、最適値を測定値として出力する。よって、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要はない。