"制御信号に基づいて負荷へ電力を供給するための出力MOSトランジスタのゲート駆動回路であって、前記制御信号の信号レベルが所定の第1レベルから当該第1レベルとは異なる第2レベルへ遷移する第1遷移を契機として前記出力MOSトランジスタのゲートへ充電を開始し、所定の第1期間経過後に当該充電を終了する第1チャージ回路と、前記制御信号の前記第1遷移または前記第1期間の経過を契機として前記出力MOSトランジスタのゲートへの充電を開始し、前記制御信号の信号レベルが前記第2レベルから前記第1レベルへ遷移する第2遷移を契機として当該充電を終了する第2チャージ回路と、前記制御信号の前記第1遷移から前記第1期間より長い所定の第2期間経過後に前記出力MOSトランジスタのゲートへ充電を開始し、前記制御信号の前記第2遷移を契機として当該充電を終了する第3チャージ回路とを備え、前記第2チャージ回路の単位時間あたりの充電量は、前記第1チャージ回路および前記第3チャージ回路の単位時間あたりの充電量より少ない、ゲート駆動回路。前記出力MOSトランジスタのゲート電圧を検出するゲート電圧検出回路を備え、前記第1期間は、前記出力MOSトランジスタのゲート電圧に基づいて設定されるよう構成されている、請求項1に記載のゲート駆動回路。前記ゲート電圧検出回路は、前記出力MOSトランジスタのゲート電圧に所定のオフセット電圧が加算または減算された電圧がゲートに印加される第1MOSトランジスタを備え、前記第1期間は、前記制御信号の前記第1遷移が生じてから前記第1MOSトランジスタのゲート電圧の信号レベルが所定の第1レベルから当該第1レベルとは異なる第2レベルへ遷移するまでの間の期間に設定されるよう構成されている、請求項2に記載のゲート駆動回路。前記第2期間を設定する第2期間設定回路を備え、前記第2期間設定回路は、前記制御信号の前記第1遷移を遅延させて出力する遅延回路要素を備えている、請求項1に記載のゲート駆動回路。前記負荷への出力電圧を検出する出力電圧検出回路を備え、前記第2期間は、前記出力電圧が所定の設定電圧に到達するまでの期間として設定されるよう構成されている、請求項1に記載のゲート駆動回路。前記第1チャージ回路は、前記第1期間経過後に前記第3チャージ回路として動作するよう構成されている、請求項1に記載のゲート駆動回路。前記第1期間を設定する第1期間設定回路を備え、前記第1期間設定回路は、前記制御信号の前記第1遷移を遅延させて出力する遅延回路要素を備えている、請求項1に記載のゲート駆動回路。しかしながら、従来のゲート駆動回路では、リカバリー電流を最大限軽減するためにPMOSトランジスタ113の電流能力を下げると、下側パワーMOSトランジスタ2のターンオンおよびミラー容量への充電が完了するまでの期間が非常に長くなるため、応答性が著しく悪化する課題がある。また、ミラー容量への充電が完了するまでの期間が長くなると出力電圧OUTの切り替わり、すなわちスルーレートSlewRateが低くなるため発熱特性が悪化する課題がある。一方、応答性および発熱特性を改善するためにPMOSトランジスタ113の電流能力を上げると、ミラー容量への単位時間あたりの充電量が増大するため、リカバリー電流を低減させることができない。本発明は、このような従来の課題を解決するものであり、リカバリー電流を低減させつつ、出力MOSトランジスタのスイッチング応答性を高くすることができるゲート駆動回路を提供することを目的とする。本発明のある形態に係るゲート駆動回路は、制御信号に基づいて負荷へ電力を供給するための出力MOSトランジスタのゲート駆動回路であって、前記制御信号の信号レベルが所定の第1レベルから当該第1レベルとは異なる第2レベルへ遷移する第1遷移を契機として前記出力MOSトランジスタのゲートへ充電を開始し、所定の第1期間経過後に当該充電を終了する第1チャージ回路と、前記制御信号の前記第1遷移または前記第1期間の経過を契機として前記出力MOSトランジスタのゲートへの充電を開始し、前記制御信号の信号レベルが前記第2レベルから前記第1レベルへ遷移する第2遷移を契機として当該充電を終了する第2チャージ回路と、前記制御信号の前記第1遷移から前記第1期間より長い所定の第2期間経過後に前記出力MOSトランジスタのゲートへ充電を開始し、前記制御信号の前記第2遷移を契機として当該充電を終了する第3チャージ回路とを備え、前記第2チャージ回路の単位時間あたりの充電量は、前記第1チャージ回路および前記第3チャージ回路の単位時間あたりの充電量より少なくなるよう構成されている。上記構成によれば、制御信号の信号レベルが出力MOSトランジスタのゲートへの充電を開始する第2レベルとなると、少なくとも第1チャージ回路による充電が開始される。そして、制御信号の信号レベルが第2レベルとなってから第1期間経過後、第2チャージ回路のみによる充電が開始される。そして、制御信号の信号レベルが第2レベルとなってから第1期間より長い第2期間が経過すると、第3チャージ回路による充電が開始される。ここで、第2チャージ回路の単位時間あたりの充電量は、第1チャージ回路および第3チャージ回路の単位時間あたりの充電量より少ないため、第1期間経過後から第2期間経過までの間は、それ以外の期間に比べて単位時間あたりの充電量が少なくなる。したがって、第1期間経過後から第2期間経過までの間の期間がリカバリー電流の発生時期となるように第1期間および第2期間を設定することにより、リカバリー電流発生時においては単位時間あたりの充電量を小さくしてリカバリー電流を低減させることができる。しかも、リカバリー電流の発生後の期間に加えてリカバリー電流の発生前の期間においても単位時間あたりの充電量を高くする急速に充電することができ、出力MOSトランジスタのスイッチング応答性を高くすることができる。ゲート駆動回路は、前記出力MOSトランジスタのゲート電圧を検出するゲート電圧検出回路を備え、前記第1期間は、前記出力MOSトランジスタのゲート電圧に基づいて設定されるよう構成されていてもよい。これにより、第1期間が出力MOSトランジスタのゲート電圧に基づいて設定されるため、出力MOSトランジスタがオンすることによる出力電圧の低下に伴って生じるリカバリー電流の発生時期に基づいて第1チャージ回路による充電を終了する期間第2チャージ回路のみで充電を行う期間の開始時期を簡単かつ小面積な回路構成で高精度に設定することができる。さらに、前記ゲート電圧検出回路は、前記出力MOSトランジスタのゲート電圧に所定のオフセット電圧が加算または減算された電圧がゲートに印加される第1MOSトランジスタを備え、前記第1期間は、前記制御信号の前記第1遷移が生じてから前記第1MOSトランジスタのゲート電圧の信号レベルが所定の第1レベルから当該第1レベルとは異なる第2レベルへ遷移するまでの間の期間に設定されるよう構成されていてもよい。これにより、オフセット電圧を調整することにより、第1期間の終了時の設定を出力MOSトランジスタがオンして出力電圧が下がり始める時期に基づいて容易かつ最適に調整することができる。したがって、リカバリー電流が発生する直前まで第1チャージ回路による充電を行いつつリカバリー電流が発生する時点では確実に第2チャージ回路のみによる充電を行うことができるため、出力トランジスタのスイッチング応答性を最適化しつつリカバリー電流を低減することができる。ゲート駆動回路は、前記第2期間を設定する第2期間設定回路を備え、前記第2期間設定回路は、前記制御信号の前記第1遷移を遅延させて出力する遅延回路要素を備えていてもよい。これにより、簡単な回路構成で第2期間を設定することができる。ゲート駆動回路は、前記負荷への出力電圧を検出する出力電圧検出回路を備え、前記第2期間は、前記出力電圧が所定の設定電圧に到達するまでの期間として設定されるよう構成されていてもよい。これにより、第2期間が出力電圧に基づいて設定されるため、出力電圧の低下によるリカバリー電流の発生時期に基づいて当該リカバリー電流の終息を正確に検出して第3チャージ回路による充電を開始する第2チャージ回路のみで充電を行う期間を終了させることができる。したがって、簡単な回路構成で、出力MOSトランジスタの確実かつスイッチング応答性の高い動作を実現することができる。前記第1チャージ回路は、前記第1期間経過後に前記第3チャージ回路として動作するよう構成されていてもよい。これにより、第2期間経過後は再び第1チャージ回路によって出力MOSトランジスタが充電される。したがって、第3チャージ回路を別途設ける必要がなくなり、回路を小型化することができる。ゲート駆動回路は、前記第1期間を設定する第1期間設定回路を備え、前記第1期間設定回路は、前記制御信号の前記第1遷移を遅延させて出力する遅延回路要素を備えていてもよい。これにより、簡単な回路構成で第1期間を高精度に設定することができる。本発明は以上に説明したように構成され、リカバリー電流を低減させつつ、出力MOSトランジスタのスイッチング応答性を高くすることができるという効果を奏する。以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一または相当する要素には同一の参照符号を付して、その重複する説明を省略する。<第1実施形態>まず、本発明の第1実施形態について説明する。図1は本発明の第1実施形態に係るゲート駆動回路の概略構成例を示す回路図である。図1においては、電源VMとグランドGNDとの間に、直列に上側出力MOSトランジスタ1と下側出力MOSトランジスタ2とが接続され、上側出力MOSトランジスタ1と下側出力MOSトランジスタ2との間に負荷としてモータ3が接続されている。なお、負荷はインダクタンス成分を有するものであればモータに限られない。本実施形態において、上側および下側出力MOSトランジスタ1,2は、NチャンネルのDMOSトランジスタによって構成されるパワーMOSトランジスタである。上側出力MOSトランジスタ1および下側出力MOSトランジスタ2には、それぞれ還流ダイオードD1,D2が接続されている。なお、還流ダイオードD1,D2は、出力MOSトランジスタ1,2に別途接続されるものであってもよいし、出力MOSトランジスタ1,2に構造上設けられているダイオードを用いることとしてもよい。上側出力MOSトランジスタ1のゲートには上側ゲート駆動回路4が接続され、上側制御信号Scuに基づいて上側出力MOSトランジスタ1をオンまたはオフさせる。下側出力MOSトランジスタ2のゲートには下側ゲート駆動回路5が接続され、下側制御信号Scdに基づいて下側出力MOSトランジスタ2をオンまたはオフさせる。以下、下側ゲート駆動回路5の構成について説明する。なお、本実施形態においては、本発明が下側ゲート駆動回路5に適用された構成について説明するが、上側ゲート駆動回路4にも適用可能である。図1に示すように、下側ゲート駆動回路5は、下側出力MOSトランジスタ2以下、単に出力トランジスタ2と略称するのゲートに接続され、出力トランジスタ2を充電する第1チャージ回路6、第2チャージ回路7および第3チャージ回路8を備えている。第1チャージ回路6は、下側制御信号Scdの信号レベルが所定の第1レベルLから当該第1レベルLとは異なる第2レベルHへ遷移する第1遷移を契機として出力トランジスタ2のゲートへ充電を開始し、所定の第1期間Tp1経過後に当該充電を終了するよう構成されている。また、第2チャージ回路7は、下側制御信号Scdの第1遷移を契機として出力トランジスタ2のゲートへの充電を開始し、下側制御信号Scdの信号レベルが第2レベルHから第1レベルLへ遷移する第2遷移を契機として当該充電を終了するよう構成されている。また、第3チャージ回路8は、下側制御信号Scdの第1遷移から第1期間Tp1より長い所定の第2期間Tp2経過後に出力トランジスタ2のゲートへ充電を開始し、制御信号Scdの第2遷移を契機として当該充電を終了するよう構成されている。ここで、第2チャージ回路7の単位時間あたりの充電量は、第1チャージ回路6および第3チャージ回路8の単位時間あたりの充電量より少なくなるように構成されている。図2は図1に示す下側ゲート駆動回路の各部における電流または電圧波形を示すグラフである。図2に示すように、時刻T1において、下側制御信号Scdの信号レベルが出力トランジスタ2のゲートへの充電を開始する第2レベルHとなると、第1チャージ回路6および第2チャージ回路7からそれぞれ充電電流I1,I2が流れ、充電電流I1,I2による充電が開始される。第1チャージ回路6および第2チャージ回路7による充電により出力トランジスタ2のゲートに印加されるゲート電圧Vgは上昇を始める。このとき、出力トランジスタ2を流れるゲート電流IgはIg=I1I2となる。そして、下側制御信号Scdの信号レベルが第2レベルHとなってから第1期間Tp1経過後、時刻T2において、第1チャージ回路6による充電は終了し、第2チャージ回路7のみによる充電が開始される。このとき、出力トランジスタ2を流れるゲート電流IgはIg=I2となる。そして、時刻T4において、下側制御信号Scdの信号レベルが第2レベルHとなってから第1期間Tpより長い第2期間Tp2が経過すると、第3チャージ回路8から充電電流I3が流れ、充電電流I3による充電が開始される。このとき、出力トランジスタ2を流れるゲート電流IgはIg=I2I3となる。ここで、第2チャージ回路7の単位時間あたりの充電量は、第1チャージ回路6および第3チャージ回路8の単位時間あたりの充電量より少ないI2<I1かつI2<I3ため、図2に示すように、第1期間Tp1経過後から第2期間Tp2経過までの間時刻T2から時刻T3までの期間は、それ以外の期間に比べて単位時間あたりの充電量が少なくなる。したがって、第1期間Tp1経過後から第2期間Tp2経過までの間の期間がリカバリー電流の発生時期となるように第1期間Tp1および第2期間Tp2を設定する。第1チャージ回路6および第2チャージ回路7による充電により出力トランジスタ2のゲート電圧Vgがしきい値Vtを超えることにより、出力トランジスタ2がオフからオンへ切り替わる。この出力トランジスタ2がオンする時刻に基づいて第1期間Tp1の終了時が設定されている図2においては出力トランジスタ2がオンする時刻=第1期間Tp1の終了時=時刻T2。出力トランジスタ2がオンすることにより、出力トランジスタ2にはドレイン電流Idが流れ出す。その後、出力トランジスタ2のゲート電圧Vgが所定の電圧まで上昇すると、時刻T3において、当該出力トランジスタ2のゲート-ドレイン間の容量成分以下、ミラー容量への充電が開始される。これに応じて、インダクタンス成分を有する負荷3への出力電圧OUTも下がり始める。出力電圧OUTの下降に伴って、出力トランジスタ2にはリカバリー電流Irが流れる。ここで、前述したように、時刻T2から時刻T4までの期間は、他の期間に比べて単位時間あたりの充電量が少ないI2<I1I2、I2<I2I3ため、リカバリー電流Irを低減することができる。さらに、第2期間Tp2の終了時は、リカバリー電流Irの発生後の時刻T4に基づいて設定されている。これにより、リカバリー電流Irの収束後は、第2チャージ回路7および第3チャージ回路8による充電が行われる。これにより、出力トランジスタ2のミラー容量への充電が急速に行われる。その後、ミラー容量への充電が終了し、出力電圧OUTが略グランド電位となると、再びゲート電圧Vgが第2チャージ回路7および第3チャージ回路8の電源電圧Vccに到達するまで上昇する。以上のように、本実施形態の構成によれば、リカバリー電流Irの発生時においては単位時間あたりの充電量を小さくしてリカバリー電流Irを低減させることができる。しかも、リカバリー電流Irの発生後の期間時刻T4以降だけでなくリカバリー電流Irの発生前の期間時刻T1から時刻T2までの期間においても単位時間あたりの充電量を高くする急速に充電することができ、出力トランジスタ2のスイッチング応答性を高くすることができる。具体的な構成を用いてより詳しく説明する。図3は図1に示すゲート駆動回路のより具体的な構成例を示す回路図である。第1チャージ回路6は、下側制御信号Scdが制御端子に入力され、下側制御信号Scdの信号レベルが第1レベルLから第2レベルHとなった場合に、主端子間を導通させて出力トランジスタ2への充電を開始する第1スイッチ61と、第1期間設定回路9の出力信号Sc1が制御端子に入力され、第1期間設定回路9の出力信号Sc1の信号レベルが第1レベルLから第2レベルHとなった場合に、主端子間の導通を遮断して出力トランジスタ2への充電を終了する第2スイッチ62とを備えている。第1スイッチ61および第2スイッチ62は、電源電圧Vccを付与する電圧源と出力トランジスタ2のゲートとの間に直列接続されている。本実施形態において、第1スイッチ61は、NMOSトランジスタで構成されており、第2スイッチ62はPMOSトランジスタで構成されている。第1スイッチ61は、ソースが出力トランジスタ2のゲートに接続され、ドレインが第2スイッチ62のドレインに接続され、ゲートに下側制御信号Scdが入力される。第2スイッチ62は、ソースが電源電圧Vccの電圧源に接続され、ゲートに第1期間設定回路9の出力信号Sc1が入力される。第2チャージ回路7は、下側制御信号Scdが制御端子に入力され、下側制御信号Scdの信号レベルが第1レベルLから第2レベルHとなった場合に、主端子間を導通させて出力トランジスタ2への充電を開始する第3スイッチ71と、第3スイッチ71に流す電流を生成する電流源回路72とを備えている。電流源回路72は、カレントミラー回路により構成されている。すなわち、電流源回路72は、主端子の一方ソースに電源電圧Vccの電圧源が接続され、制御端子ゲートと主端子の一方ソースとが接続された一次側MOSトランジスタ73と、一次側MOSトランジスタ73の主端子の他方ドレインに接続された電流源74と、一次側MOSトランジスタ73と互いにゲートが接続され、主端子の一方ソースに電源電圧Vccの電圧源が接続され、主端子の他方ドレインに第3スイッチ71の主端子の一方ドレインが接続された二次側MOSトランジスタ75とを備えている。一次側MOSトランジスタ73および二次側MOSトランジスタ75は、いずれもPMOSトランジスタで構成されている。本実施形態において、第3スイッチ71は、NMOSトランジスタで構成されており、第3スイッチ71のドレインが二次側MOSトランジスタ75のドレインと接続されており、ソースが出力トランジスタ2のゲートと接続されており、ゲートに下側制御信号Scdが入力される。第3チャージ回路8は、第2期間設定回路10の出力信号Sc3の信号レベルが第1レベルLから第2レベルHとなった場合に、主端子間を導通させて出力トランジスタ2への充電を開始する第4スイッチ81を備えている。本実施形態において、第4スイッチ81は、PMOSトランジスタで構成されており、第4スイッチ81のソースが電源電圧Vccの電圧源に接続され、ドレインが出力トランジスタ2のゲートに接続されている。第2チャージ回路7の二次側MOSトランジスタ75は、第1チャージ回路6の第2スイッチ62および第3チャージ回路8の第4スイッチ81と比べて主端子を流れる単位時間あたりの電流値が小さいものとなっている。これにより、第2チャージ回路7が出力トランジスタ2を充電するための充電電流I2は、第1チャージ回路6が出力トランジスタ2を充電するための充電電流I1よりも小さく、第3チャージ回路8が出力トランジスタ2を充電するための充電電流I3よりも小さい。なお、本実施形態において、第1チャージ回路6の第2スイッチ62と第3チャージ回路8の第4スイッチ81とは同じ単位時間あたりの電流値を有しているが、いずれも第2チャージ回路7の二次側MOSトランジスタ75より単位時間あたりの電流値が大きい限り、互いに異なっていてもよい。なお、第2チャージ回路7から出力トランジスタ2へ供給される充電電流I2が第1チャージ回路6からの充電電流I1および第3チャージ回路8からの充電電流I3より小さければ、上記構成に限られない。例えば、二次側MOSトランジスタ75の電流密度を小さくする代わりに、第2チャージ回路7の電流源74を小さくしたり、電流源回路72のミラー比一次側MOSトランジスタ73と二次側MOSトランジスタ74との電流密度比を調整することとしてもよい。さらに、図3に示すように、第1期間設定回路9は、出力トランジスタ2のゲート電圧Vgを検出するゲート電圧検出回路90を備えている。すなわち、第1期間Tp1は、出力トランジスタ2のゲート電圧Vgに基づいて設定される。より詳しくは、ゲート電圧検出回路90は、出力トランジスタ2のゲート電圧Vgに基づく電圧がゲートに印加され、出力トランジスタ2と同じ種類の第1MOSトランジスタ91と、第1MOSトランジスタ91の主端子に直列接続された抵抗92と、第1MOSトランジスタ91と抵抗92との間の電圧に応じた信号を反転させるインバータ93とを備えている。なお、第1MOSトランジスタ91は、単位時間あたりの電流値が出力トランジスタ2より少ないトランジスタで構成される。抵抗92の一端には電源電圧Vccの電圧源が接続され、抵抗92の他端には第1MOSトランジスタ91のドレインが接続されている。第1MOSトランジスタ91のソースは、出力トランジスタ2のソースと同じグランド電位GNDとなっている。また、第1MOSトランジスタ91の主端子間には、出力トランジスタ2と同様の還流ダイオードD3が接続されている。インバータ93の出力信号が第1期間設定回路9の出力信号Sc1として出力される。これにより、第1期間Tp1が出力トランジスタ2のゲート電圧Vgに基づいて設定されるため、出力トランジスタ2がオンすることによる出力電圧OUTの低下に伴って生じるリカバリー電流Irの発生時期に基づいて第1チャージ回路6による充電を終了する期間第2チャージ回路7のみで充電を行う期間の開始時期を簡単かつ小面積な回路構成で高精度に設定することができる。さらに、ゲート電圧検出回路90は、第1MOSトランジスタ91のゲートに、出力トランジスタ2のゲート電圧Vgに所定のオフセット電圧Voffが加算または減算された電圧を印加するオフセット回路94を備えている。具体的には、オフセット回路94は、出力トランジスタ2のゲートと第1MOSトランジスタ91のゲートとの間に設けられた抵抗95と、抵抗95に電流を流す電流源96とを備えている。電流源96によって抵抗95に流れる電流と抵抗95の抵抗値とによりオフセット電圧Voffが設定される。図4は図2に示すグラフにおいてオフセット電圧を適用した場合の第1チャージ回路の充電電流I1とゲート電圧Vgとの関係を示すグラフである。図4に示すように、本実施形態においては、第1期間Tp1offは、出力トランジスタ2がオフからオンに切り替わるしきい値電圧Vtにオフセット電圧Voffが減算された電圧に到達したときに終了する第1期間Tp1offは、オフセット回路94を設けない場合における第1期間Tp10に比べて短くなる。すなわち、出力トランジスタ2がオンする前に第1チャージ回路6による充電が終了し、第2チャージ回路7のみによる充電が行われる。オフセット回路94においては、オフセット電圧Voffを電流源96の電流および/または抵抗95の抵抗値を調整することにより変化させることができる。このため、第1期間Tp1の終了時の設定を出力トランジスタ2がオンして出力電圧OUTが下がり始める時期に基づいて容易かつ最適に調整することができる。したがって、リカバリー電流Irが発生する直前まで第1チャージ回路6による充電を行いつつリカバリー電流Irが発生する時点では確実に第2チャージ回路7のみによる充電を行うことができるため、出力トランジスタ2のスイッチング応答性を最適化しつつリカバリー電流Irを低減することができる。なお、図3の構成例においては、ゲート電圧Vgからオフセット電圧Voff分低い電圧に達したときに第1期間Tp1を終了するようなオフセット回路94について説明したが、ゲート電圧Vgからオフセット電圧Voff分高い電圧に達したときに第1期間Tp1を終了するようなオフセット回路を適用してもよい。図5は図3に示すゲート電圧検出回路に適用されるオフセット回路の変形例を示す回路図である。図5に示すオフセット回路94Bは、図3に示すオフセット回路94の電流源96の代わりに、第1MOSトランジスタ91のゲートとグランドとの間に接続されている電流源96Bを備えている。これにより、第1MOSトランジスタ91には、出力トランジスタ2のゲート電圧Vgに電流源96Bによって抵抗95に流れる電流と抵抗95の抵抗値とによって生じるオフセット電圧Voffが加算された電圧が印加される。したがって、第1期間Tp1offは、出力トランジスタ2がオフからオンに切り替わるしきい値電圧Vtにオフセット電圧Voffが加算された電圧に到達したときに終了する第1期間Tp1offは、オフセット回路94Bを設けない場合における第1期間Tp10に比べて長くなる。このようにオフセット回路94,94Bを用いることにより、第1期間Tp1を最適に設定することができる。また、下側ゲート駆動回路5は、下側制御信号Scdが第1レベルLであるときに出力トランジスタ2をオフするための放電回路11を備えている。放電回路11は、下側制御信号Scdを反転させるインバータ12と、インバータ12の出力信号が制御端子に入力される第5スイッチ13とを備えている。第5スイッチ13は、NMOSトランジスタにより構成されている。第5スイッチ13は、ドレインが出力トランジスタ2のゲートに接続され、ソースがグランドに接続されている。したがって、下側制御信号Scdが第1レベルLのときには、第5スイッチ13はオンし、出力トランジスタ2のゲート電圧Vgをグランド電位にするため、出力トランジスタ2がオフする。また、下側制御信号Scdが第2レベルHのときには、第5スイッチ13はオフするため、各チャージ回路6~8からの充電電流I1~I3によって出力トランジスタ2のゲートに電流が流れ、出力トランジスタ2への充電が行われる。次に、第2期間設定回路10について説明する。図6は図3に示す下側ゲート駆動回路における第2期間設定回路の構成例を示す回路図である。図6に示すように、第2期間設定回路10は、下側制御信号Scdの第1遷移を遅延させて出力する遅延回路要素14,15を備えている。より詳しくは、第2期間設定回路10は、複数図6においては2つのDフリップフロップ14,15を備えている。1段目のDフリップフロップ14は、入力端子Dに下側制御信号Scdが入力され、当該入力された下側制御信号Scdが所定の周波数を有するクロック信号CLKに基づく遅延時間分遅れて出力端子Qから出力される。2段目のDフリップフロップ15は、入力端子Dが1段目のDフリップフロップ14の出力端子Qに接続されており、入力された1段目のDフリップフロップ14の出力信号がさらにクロック信号CLKに基づく遅延時間分送れて出力端子Qから出力される。さらに、第2期間設定回路10は、下側制御信号ScdとDフリップフロップ14,15の出力信号が入力されるNAND回路16を備えている。このNAND回路16の出力が第3チャージ回路8の第4スイッチ81をオンまたはオフする第2期間設定回路10の出力信号Sc3となる。本実施形態においては、第4スイッチ81はPMOSトランジスタで構成されるため、出力信号Sc3が第1レベルLより高い第2レベルHで第4スイッチ81はオフし、第1レベルLで第4スイッチ81はオンする。図7は図6に示す第2期間設定回路の各信号波形を示すグラフである。図7に示すように、本実施形態における第2期間設定回路10によれば、下側制御信号Scdが第1レベルLの場合、NAND回路16の出力は、第2レベルHとなり、第4スイッチ81はオフしている。下側制御信号Scdが第1遷移して第2レベルHとなると、その直後は、各Dフリップフロップ14,15ともに第1レベルLが保持されているため、NAND回路16の出力は第2レベルHを保持する。その後、クロック信号CLKの立ち上がりパルスが到来するごとに順に1段目のDフリップフロップ14および2段目のDフリップフロップ15が第2レベルHに遷移する。これにより、下側制御信号Scdが第1遷移してからクロック信号CLKの立ち上がりパルスが2つ到来したときに、NAND回路16の3つの入力はいずれも第2レベルHとなるため、NAND回路16の出力は第1レベルLとなり、第4スイッチ81はオンする。したがって、第3チャージ回路8は、下側制御信号Scdが第1遷移してからクロック信号CLKの立ち上がりパルスが2つ到来するまでの期間を経過した後に、出力トランジスタ2への充電を開始する。一方、下側制御信号Scdが第2遷移して第1レベルLとなると、Dフリップフロップ14,15の出力にかかわらず、NAND回路16の出力が第2レベルHへ遷移する。したがって、第3チャージ回路8は、下側制御信号Scdが第2遷移するとすぐに出力トランジスタ2への充電を終了する。遅延時間は、クロック信号CLKの周波数を変えたり、Dフリップフロップの数を増減することにより調整可能である。このように、簡単な回路構成で第2期間Tp2を容易に設定することができる。以上のような構成を備えた下側ゲート駆動回路5において、上側出力MOSトランジスタ1がオフの状態において、下側出力MOSトランジスタ2をオフからオンへ切り替える場合の動作について説明する。図8は図3に示す下側ゲート駆動回路の各部における電流または電圧波形を示すグラフである。なお、図8および以下の説明においては、ゲート電圧検出回路90のオフセット電圧VoffはないものVoff=0として説明する。まず、下側制御信号Scdが第1レベルLの場合、放電回路11の第5スイッチ13のゲート入力が第2レベルHとなるため、第5スイッチ13がオンする。これにより、出力トランジスタ2のゲート電圧Vgがグランド電位GNDとなり、出力トランジスタ2はオフの状態となっている。このとき、第1チャージ回路6の第1スイッチ61、第2チャージ回路7の第3スイッチ71および第3チャージ回路8の第4スイッチ81はいずれもオフしているため、いずれのチャージ回路6~8からも充電電流が流れない。なお、このとき、インダクタンス成分を有する負荷3から上側出力MOSトランジスタ1の還流ダイオードD1へ回生電流が流れる。このときの出力電圧OUTは、電源電圧VMに上側出力MOSトランジスタ1の還流ダイオードD1の電圧降下Vd1が加算された電圧値となる。時刻T1において、下側制御信号Scdが第2レベルHに遷移すると、放電回路11の第5スイッチ13がオフし、第1チャージ回路6の第1スイッチ61および第2チャージ回路7の第3スイッチ71がそれぞれオンする。このとき、出力トランジスタ2がオフ状態であることにより、ゲート電圧検出回路90の第1MOSトランジスタ91もオフ状態であるため、第1MOSトランジスタ91のゲート電圧ドレイン電圧の反転信号は第1レベルLとなる。すなわち、ゲート電圧検出回路90の出力信号Sc1は第1レベルLとなり、PMOSトランジスタで構成される第2第1チャージ回路6の第2スイッチ62は、オン状態となる。したがって、第1チャージ回路6は全体でオンし、出力トランジスタ2へ充電電流I1が供給される。また、第2チャージ回路7の第3スイッチ71がオンすることにより、電流源回路72による充電電流I2が出力トランジスタ2へ供給される。したがって、時刻T1から時刻T2までの第1期間Tp1においては、第1チャージ回路6および第2チャージ回路7によって出力トランジスタ2が充電される。ここで、第1チャージ回路6による充電電流I1は、単体で出力トランジスタ2を駆動するのに十分な電流を出力トランジスタ2に供給できる。したがって、第1期間Tp1においては、出力トランジスタ2は急速に充電される。その後、第1チャージ回路6の充電電流I1および第2チャージ回路7の充電電流I2により出力トランジスタ2のゲート電圧Vgが上昇し、時刻T2において、しきい値Vtに達すると、出力トランジスタ2はオンし、ゲート電圧検出回路90の第1MOSトランジスタ91もオンする。これにより、第1MOSトランジスタ91のゲート電圧検出回路90の出力信号Sc1は、第1レベルLから第2レベルHへ遷移し、第1チャージ回路6の第2スイッチ62をオフする。これにより、第1チャージ回路6による出力トランジスタ2への充電は終了する。一方、第2チャージ回路7による出力トランジスタ2への充電は継続されるため、結果として、第2チャージ回路7のみによって出力トランジスタ2は充電される。第2チャージ回路7の充電電流I2は、第1チャージ回路6による充電電流I1と比べて十分に低いため、充電速度が遅くなる。出力トランジスタ2のゲート電圧Vgがしきい値Vtに達した後、時刻T3において、出力トランジスタ2のミラー容量への充電が開始される。このため、ゲート電圧Vgは上昇しないが、ミラー容量への充電量の増大に伴って出力電圧OUTが低下する。出力電圧OUTが低下することにより、出力電圧OUTを保持しようとするリカバリー電流Irが発生する。前述したようにリカバリー電流Irの大きさは出力電圧OUTの低下の傾きに依存する。したがって、この期間における充電電流を第1チャージ回路6による充電電流I1と比べて十分に低い第2チャージ回路7による充電電流I2のみとすることにより、出力電圧OUTの低下の傾きを緩やかにすることができ、発生するリカバリー電流Irを十分に低減させることができる。しかも、下側制御信号Scdが第1遷移してから出力トランジスタ2がオンするまでは、第1チャージ回路6および第2チャージ回路7によって出力トランジスタ2が急速に充電されるため、下側制御信号Scdが第1遷移してから出力トランジスタ2がオンするまでの応答時間をより短くすることができる。リカバリー電流Irの発生後、第2期間Tp2が終了する時刻T4において、第2期間設定回路10の出力信号Sc3が第2レベルHから第1レベルLに遷移するため、第3チャージ回路8のPMOSトランジスタである第4スイッチ81がオンする。これにより、第3チャージ回路8による充電電流I3が出力トランジスタ2へ供給される。第2チャージ回路7による充電は継続されるため、時刻T4以降は、第2チャージ回路7および第3チャージ回路8によって出力トランジスタ2が充電される。ここで、第3チャージ回路8による充電電流I3は、単体で出力トランジスタ2を駆動するのに十分な電流を出力トランジスタ2に供給できる。したがって、時刻T4以降においては、出力トランジスタ2は急速に充電される。これにより、ミラー容量への充電期間を短くすることができ、スイッチング応答性が向上する。また、ミラー容量への充電期間が短いことにより、スルーレートSlewRateが高くなるため、発熱特性をも改善することができる。なお、下側制御信号Scdが第2レベルHから第1レベルLへ第2遷移すると、第1チャージ回路6の第1スイッチ61がオフし、第2チャージ回路7の第3スイッチ71がオフする。このため、第1チャージ回路6および第2チャージ回路7の出力トランジスタ2への充電は終了する。さらに、第3チャージ回路8も、前述のとおり、第2期間設定回路10の出力信号Sc3の信号レベルが第2レベルHへ遷移するため、第4スイッチ81がオフする。したがって、第3チャージ回路8の出力トランジスタ2への充電も終了する。<第2実施形態>次に、本発明の第2実施形態について説明する。図9は本発明の第2実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図10は図9に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第1実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路5Bが第1実施形態と異なる点は、第2チャージ回路7Bが第1期間Tp1の経過を契機として出力トランジスタ2のゲートへの充電を開始することである。具体的には、第2チャージ回路7Bは、ゲート電圧検出回路90の出力信号Sc1に基づいて充電電流I2を出力トランジスタ2のゲートへ供給する。このための構成として、第2チャージ回路7Bは、下側制御信号Scdとゲート電圧検出回路90の出力信号Sc1とが入力されるAND回路76を備えている。AND回路76の出力端子は、第3スイッチ71のゲートに接続されている。上記構成によれば、図10に示すように、時刻T1において下側制御信号Scdが第1遷移した場合、第1チャージ回路6については第1実施形態と同様に第1スイッチ61がオンすることにより充電電流I1が出力トランジスタ2のゲートへ供給される。しかし、時刻T1においてゲート電圧検出回路90の出力信号Sc1は第1レベルLであるため、AND回路76の出力信号は第1レベルLを保持する。したがって、第2チャージ回路7Bの第3スイッチ71はオフ状態を保持するため、第2チャージ回路7Bによる充電は開始されない。すなわち、時刻T1から時刻T2までの第1期間Tp1においては、第1チャージ回路6によって出力トランジスタ2が充電される。第1実施形態において説明したように、第1チャージ回路6による充電電流I1は、単体で出力トランジスタ2を駆動するのに十分な電流を出力トランジスタ2に供給できる。したがって、第1期間Tp1においては、出力トランジスタ2は急速に充電される。その後、時刻T2において、ゲート電圧検出回路90の出力信号Sc1は第1レベルLから第2レベルHへ遷移する。したがって、AND回路76に入力される2つの信号はいずれも第2レベルHとなるため、AND回路76から出力される信号の信号レベルは第2レベルHとなる。これにより、第2チャージ回路7Bの第3スイッチ71はオンし、充電電流I2が出力トランジスタ2のゲートへ供給される。このとき、第1チャージ回路6はゲート電圧検出回路90の出力信号Sc1が第2レベルHへ遷移することにより、充電が終了する。以上のような構成においても、リカバリー電流Irが発生する直前まで第1チャージ回路6による充電を行いつつリカバリー電流Irが発生する時点では確実に第2チャージ回路7のみによる充電を行うことができるため、出力トランジスタ2のスイッチング応答性を最適化しつつリカバリー電流Irを低減することができる。<第3実施形態>次に、本発明の第3実施形態について説明する。図11は本発明の第3実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図12は図11に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第1実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路5Cが第1実施形態と異なる点は、第2期間設定回路10Cとしてインダクタンス成分を有する負荷3への出力電圧OUTを検出する出力電圧検出回路17を備えていることである。そして、第2期間Tp2は、出力電圧OUTが所定の設定電圧VAに到達するまでの期間として設定されている。具体的には、出力電圧検出回路10Cは、出力電圧OUTと設定電圧VAとが入力される比較器18を備えている。比較器18の非反転入力端子には出力電圧OUTが印加され、反転入力端子には設定電圧VAが印加される。比較器18の出力信号が第2期間設定回路10Cの出力信号Sc3として第3チャージ回路8Cの第4スイッチ81のゲートに入力される。これにより、出力電圧検出回路10Cは、出力電圧OUTが設定電圧VAを下回ると出力信号Sc3の信号レベルが第4スイッチ81をオンする第1レベルLとなり、出力電圧OUTが設定電圧VA以上であれば出力信号Sc3の信号レベルが第4スイッチ81をオフする第2レベルHとなるような出力信号Sc3を出力する。第1実施形態においても説明したように、出力トランジスタ2のゲート電圧Vgがしきい値Vtに達した後、時刻T3において、出力トランジスタ2のミラー容量への充電が開始される。このため、ゲート電圧Vgは上昇しないが、ミラー容量への充電量の増大に伴って出力電圧OUTが低下する。出力電圧OUTが低下することにより、出力電圧OUTを保持しようとするリカバリー電流Irが発生する。したがって、リカバリー電流Irの発生後における出力電圧OUTに基づいて設定電圧VAを設定することにより、出力電圧OUTの低下によるリカバリー電流Irの発生時期に基づいて当該リカバリー電流Irの終息を正確に検出することができる。したがって、第3チャージ回路8Cによる充電の開始時期第2チャージ回路7のみで充電を行う期間の終了時期を適性に設定することができる。したがって、簡単な回路構成で、出力トランジスタ2の確実かつスイッチング応答性の高い動作を実現することができる。なお、本実施形態においては、下側制御信号Scdが第2レベルHから第1レベルLへ第2遷移した場合に、第3チャージ回路8Cによる出力トランジスタ2のゲートへの充電を終了させるために、第3チャージ回路8Cは、第4スイッチ81に直列接続され、下側制御信号Scdの信号レベルに応じてオンまたはオフする第6スイッチ82を備えている。本実施形態において、第6スイッチ82は、NMOSトランジスタで構成されており、ドレインがPMOSトランジスタである第4スイッチ81のドレインに接続され、ソースが出力トランジスタ2のゲートに接続され、ゲートに下側制御信号Scdが入力されるように構成されている。これにより、下側制御信号Scdが第2レベルHである場合にのみ出力電圧OUTの値に応じて第3チャージ回路8Cによる出力トランジスタ2への充電の開始または終了が制御される。<第4実施形態>次に、本発明の第4実施形態について説明する。図13は本発明の第4実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図14は図13に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第1実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路5Dが第1実施形態と異なる点は、第1チャージ回路6Dが、第1期間Tp1の経過後に第3チャージ回路8Dとして動作するよう構成されていることである。具体的には、第1チャージ回路6Dは、第1期間設定回路9であるゲート電圧検出回路90の出力信号Sc1と第2期間設定回路10の出力信号Sc3とが入力されるAND回路63を備え、AND回路63の出力に基づいて第2スイッチ62をスイッチングするよう構成されている。下側制御信号Scdが第1レベルLである初期状態において、ゲート電圧検出回路90の出力信号Sc1の信号レベルは第1レベルLであり、第2期間設定回路10の出力信号Sc1の信号レベルは第2レベルHであるため、AND回路63から出力される信号レベルは第1レベルLとなっている。したがって、PMOSトランジスタである第2スイッチ62はオンしている。時刻T1において、下側制御信号Scdが第2レベルHとなることにより、第1スイッチ61もオンになるため、第1チャージ回路6Dは全体としてオンしており、充電電流I1が出力トランジスタ2のゲートに供給される。このとき、第2チャージ回路7の第3スイッチ71もオンしており、第2チャージ回路7による充電電流I2も出力トランジスタ2のゲートに供給される。その後、時刻T2において出力トランジスタ2のゲート電圧Vgがしきい値Vtとなると、ゲート電圧検出回路90の出力信号Sc1の信号レベルが第2レベルHとなるため、AND回路63から出力される信号レベルも第2レベルHとなる。したがって、第2スイッチ62はオフし、第1チャージ回路6Dによる出力トランジスタ2の充電は終了する。一方、第2チャージ回路7は引き続き充電電流I2を出力トランジスタ2のゲートに供給する。これにより、リカバリー電流Ir発生時における充電電流が小さくなるため、リカバリー電流Irを低減することができる。さらに、時刻T4において、第2期間Tp2が経過したことにより第2期間設定回路10の出力信号Sc3が第1レベルLに遷移すると、AND回路63が再び第1レベルLに遷移するため、第2スイッチ62がオンする。これにより、第1チャージ回路6Dは全体としてオンし、充電電流I1が出力トランジスタ2のゲートに供給される。このようにして、第1チャージ回路6Dは、時刻T4以降において第3チャージ回路8Dとして動作し、再び出力トランジスタ2への充電を再開する。これにより、第2期間Tp2経過後は再び第1チャージ回路6Dによって出力トランジスタ2が充電される。したがって、第3チャージ回路8Dを別途設ける必要がなくなり、回路を小型化することができる。<第5実施形態>次に、本発明の第5実施形態について説明する。図15は本発明の第5実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図16は図15に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第4実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路5Eが第4実施形態と異なる点は、第2期間設定回路10Eとして出力電圧検出回路17が用いられることである。なお、第1チャージ回路の構成は第4実施形態における第1チャージ回路6D8Dと同様の構成であるが、符号のみ6E8Eとしている。本実施形態の動作は、上記第3実施形態で説明したように、出力電圧OUTが設定電圧VAに達したときが時刻T4となる以外は、上記第4実施形態と同様である。これにより、第3チャージ回路8Eを別途設ける必要がなくなり、回路を小型化することができるとともに、簡単な回路構成で、出力トランジスタ2の確実かつスイッチング応答性の高い動作を実現することができる。<第6実施形態>次に、本発明の第6実施形態について説明する。図17は本発明の第6実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図18は図17に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第1実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路5Fが第1実施形態と異なる点は、第1期間設定回路9Fが、下側制御信号Scdの第1遷移を遅延させて出力する遅延回路要素を備えていることである。なお、第2期間設定回路10は、第1実施形態すなわち図6の構成と同様の構成を有している。具体的には、第1期間設定回路9Fは、遅延回路要素として、第2期間設定回路10より少ない数本実施形態においては1つのDフリップフロップ97を備えている。Dフリップフロップ97は、入力端子Dに下側制御信号Scdが入力され、当該入力された下側制御信号Scdが所定の周波数を有するクロック信号CLKに基づく遅延時間分遅れて出力端子Qから出力されるよう構成されているさらに、第1期間設定回路9Fは、下側制御信号ScdとDフリップフロップ97の出力信号が入力されるAND回路98を備えている。このAND回路98の出力が第1チャージ回路6の第2スイッチ62をオンまたはオフする第1期間設定回路9Fの出力信号Sc1となる。本実施形態においては、第2スイッチ62はPMOSトランジスタで構成されるため、出力信号Sc1が第1レベルLより高い第2レベルHで第2スイッチ62はオフし、第1レベルLで第2スイッチ62はオンする。第1期間設定回路9Fも第2期間設定回路10と同様に動作する。ただし、下側制御信号Scdが第1遷移してから第2期間設定回路10の出力信号Sc3が第2レベルHから第1レベルLへ遷移する前に、第1期間設定回路9Fの出力信号Sc1が第1レベルLから第2レベルHへ遷移するよう構成されている。図17の例においては、下側制御信号Scdが第1遷移してからクロック信号CLKの立ち上がりパルスが1つ到来したときにAND回路98の2つの入力はいずれも第2レベルHとなるため、AND回路98の出力は第2レベルHとなる。このように、第1チャージ回路6は、下側制御信号Scdが第1遷移してからクロック信号CLKの立ち上がりパルスが1つ到来するまでの期間を経過した後に、出力トランジスタ2への充電を終了する。さらに、下側制御信号Scdが第1遷移してからクロック信号CLKの立ち上がりパルスが2つ到来したときに、NAND回路16の3つの入力はいずれも第2レベルHとなるため、NAND回路16の出力は第1レベルLとなり、第4スイッチ81はオンする。第3チャージ回路8は、下側制御信号Scdが第1遷移してからクロック信号CLKの立ち上がりパルスが2つ到来するまでの期間を経過した後に、出力トランジスタ2への充電を開始する。遅延時間は、クロック信号CLKの周波数を変えたり、Dフリップフロップの数を増減することにより調整可能である。このように、簡単な回路構成で第2期間Tp2だけでなく第1期間Tp1を高精度に設定することができる。なお、下側ゲート駆動回路5Fにおける第1期間設定回路9Fを第2実施形態図9の第1期間設定回路9と置換した構成も採用可能である。以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。"