低電源電位と高電源電位とのうち一方が供給される第1電源線と、前記低電源電位と前記高電源電位とのうち他方が供給される第2電源線と、入力信号に基づいてパルス幅変調信号を生成する信号生成部と、前記第1電源線および前記第2電源線から電源が供給され、負荷を駆動する出力バッファ部と、前記第1電源線の電位と前記第2電源線の電位との電位差が所定電圧を超えるか否かを判定し、判定結果を示す制御信号を出力する判定部と、前記制御信号が前記所定電圧を超えることを示す場合、前記パルス幅変調信号のパルス幅を制限した信号が前記出力バッファ部に供給されるように制御するパルス幅制限部とを、備えるD級増幅回路。前記パルス幅制限部は、前記信号生成部から前記出力バッファ部までの信号経路に設けられ、前記制御信号に基づいて、前記パルス幅変調信号のパルス幅を制限することを特徴とする請求項1に記載のD級増幅回路。前記パルス幅制限部は、前記信号生成部の前段に設けられ、前記制御信号に基づいて前記入力信号の振幅を制限して前記信号生成部に供給することを特徴とする請求項1に記載のD級増幅回路。前記判定部は、前記第1電源線とノードとの間に接続される第1抵抗と、前記第2電源線と前記ノードとの間に接続される第2抵抗と、コンデンサと、第1出力端子及び第2出力端子から基準電圧を出力する基準電圧回路と、一方の入力端子に前記第1出力端子が接続され、前記制御信号を出力するコンパレータと、オン状態において前記第1抵抗と前記コンデンサとを並列に接続し、オフ状態において前記第1抵抗と前記コンデンサとを分離する第1のスイッチ部と、オン状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを接続すると共に前記コンデンサの他方の電極と前記第2出力端子とを接続し、オフ状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを分離すると共に前記コンデンサの他方の電極と前記第2出力端子とを分離する第2のスイッチ部と、前記第1のスイッチ部がオン状態であるとき前記第2のスイッチ部をオフ状態とし、前記第1のスイッチ部がオフ状態であるとき前記第2のスイッチ部をオン状態とするように制御する制御部とを備え、前記基準電圧は前記所定電圧を前記第1抵抗と前記第2抵抗で分圧した電圧である、ことを特徴とする請求項1乃至3のうちいずれか1項に記載のD級増幅回路。前記出力バッファ部は、前記負荷とBTL接続されることを特徴とする請求項1乃至4のうちいずれか1項に記載のD級増幅回路。しかしながら、特許文献2の方法によっても、電源配線のインダクタ成分と、電源-GND間の安定化容量の共振で、電流-電圧の位相ずれが起こることによる電源パンピングの影響はキャンセルすることができない。しかも、コスト削減にともなう安定化容量の縮小により電源パンピングの影響が大きく見えるようになってきており、トランジスタの耐圧を超えて破壊につながる問題がある。本発明は、以上の事情に鑑みてなされたものであり、D級増幅回路において、確実に電源パンピングの影響をキャンセルするという課題の解決を目的としている。以上の課題を解決するために、本発明に係るD級増幅回路は、低電源電位と高電源電位とのうち一方が供給される第1電源線と、前記低電源電位と前記高電源電位とのうち他方が供給される第2電源線と、入力信号に基づいてパルス幅変調信号を生成する信号生成部と、前記第1電源線および前記第2電源線から電源が供給され、負荷を駆動する出力バッファ部と、前記第1電源線の電位と前記第2電源線の電位との電位差が所定電圧を超えるか否かを判定し、判定結果を示す制御信号を出力する判定部と、前記制御信号が前記所定電圧を超えることを示す場合、前記パルス幅変調信号のパルス幅を制限した信号が前記出力バッファ部に供給されるように制御するパルス幅制限部とを、備える。この発明によれば、第1電源線および前記第2電源線から電源が供給される出力バッファ部がD級動作すると、電源パンピングが発生する場合がある。第1電源線の電位と第2電源線の電位との電位差が所定電圧を超える場合、パルス幅変調信号のパルス幅を制限した信号が出力バッファ部に供給されるので、上記電位差を抑圧することができる。このように第1電源線の電位と第2電源線の電位との電位差を検出し、パルス幅を制限するように負帰還を作用させるので、電源パンピングを抑圧し、出力バッファ部を保護することができる。この発明の好適な態様において、前記パルス幅制限部は、前記信号生成部から前記出力バッファ部までの信号経路に設けられ、前記制御信号に基づいて、前記パルス幅変調信号のパルス幅を制限することが好ましい。あるいは、前記パルス幅制限部は、前記信号生成部の前段に設けられ、前記制御信号に基づいて前記入力信号の振幅を制限して前記信号生成部に供給してもよい。この発明の好適な態様において、前記判定部は、前記第1電源線とノードとの間に接続される第1抵抗と、前記第2電源線と前記ノードとの間に接続される第2抵抗と、コンデンサと、第1出力端子及び第2出力端子から基準電圧を出力する基準電圧回路と、一方の入力端子に前記第1出力端子が接続され、前記制御信号を出力するコンパレータと、オン状態において前記第1抵抗と前記コンデンサとを並列に接続し、オフ状態において前記第1抵抗と前記コンデンサとを分離する第1のスイッチ部と、オン状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを接続すると共に前記コンデンサの他方の電極と前記第2出力端子とを接続し、オフ状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを分離すると共に前記コンデンサの他方の電極と前記第2出力端子とを分離する第2のスイッチ部と、前記第1のスイッチ部がオン状態であるとき前記第2のスイッチ部をオフ状態とし、前記第1のスイッチ部がオフ状態であるとき前記第2のスイッチ部をオン状態とするように制御する制御部とを備え、前記基準電圧は前記所定電圧を前記第1抵抗と前記第2抵抗で分圧した電圧である、ことが好ましい。この発明によれば、制御部によって、第1のスイッチ部がオン状態となり、第2のスイッチ部がオフ状態の時に、第1抵抗の電圧がコンデンサに充電される。次に、制御部によって、第1のスイッチ部がオフ状態となり、第2のスイッチ部がオン状態になると、コンデンサの電圧と基準電圧とがコンパレータにより比較される。このコンパレータの出力は、制御信号としてパルス幅制限部に入力され、コンデンサの電圧が基準電圧を超えない場合には、信号はパルス幅を制限されることなく出力バッファ部に入力される。しかし、コンデンサの電圧が基準電圧を超える場合には、パルス幅を制限された信号が出力バッファに入力される。その結果、第1電源線の電位と第2電源線の電位の電位差が所定電圧を超えて上昇した場合でも、パルス幅の制限により電位差の上昇が抑えられ、電源パンピングが確実に防止される。この発明の好適な態様において、前記出力バッファ部は、前記負荷とBTL接続されることが好ましい。BTL接続とすることにより、出力段におけるLCフィルタでの共振をキャンセルすることができ、このLCフィルタでの共振が原因となる電源電圧の上昇を確実に抑える。以下、図面を参照し、この発明の実施の形態を説明する。図1は、この発明の一実施形態であるD級増幅回路100の構成を示す回路図である。このD級増幅回路100は、入力端子101pおよび101nに与えられる正逆2相のアナログ入力信号VIpおよびVInのレベルに応じてパルス幅変調された正逆2相のデジタル信号VOpおよびVOnを生成し、出力端子102pおよび102nから各々出力する回路である。ここで、出力端子102pおよび102n間には、コンデンサ55a、55b、56およびコイル57a、57bと、スピーカー58からなる負荷が接続されている。この負荷部分の回路は、いわゆるBTLBridgedTransformerLess構成となっている。入力端子101pおよび101nは、誤差積分器10の入力端子となっており、誤差積分器10の正相入力端子101pには、正相の入力アナログ信号VIpが与えられ、誤差積分器10の逆相入力端子101nには逆相の入力アナログ信号VInが与えられる。また、図示を省略するが、誤差積分器10の正相入力端子101pには、逆相デジタル信号VOnが帰還され、誤差積分器10の逆相入力端子101nには、正相デジタル信号VOpが帰還される。そして、誤差積分器10は、このようにして与えられる入力アナログ信号VIpおよびVInとデジタル信号VOpおよびVOnとの誤差を積分して、積分結果を示す正逆2相の積分値信号を出力する。誤差積分器10から出力される正逆2相の積分値信号は、PWM変調回路20に入力される。PWM変調回路20は、誤差積分器10から与えられる積分値信号のレベルに応じたパルス幅を持った2相のパルスVOp’およびVOn’を発生する回路である。PWM変調回路20は、三角波発生器、コンパレータ、ゲート回路等を備え、三角波発生器から出力される三角波信号を正逆2相の積分値信号と比較することによって、パルスVOp’およびVOn’を生成する。PWM変調回路20から出力されるパルスVOp’およびVOn’は、パワーリミット回路30に入力される。パワーリミット回路30は、後述する電源パンピング検知回路70の出力である制御信号CTLに基づいて、パルスVOp’およびVOn’のパルス幅を制限し、パルスVOpおよびVOnとして出力する回路である。これにより、電源電圧の上昇を抑え、電源パンピングを防止する。パワーリミット回路30から出力されるパルスVOpおよびVOnは、プリドライバ40に入力される。プリドライバ40は、パルスVOpおよびVOnを電流増幅して出力バッファ53、54に伝達する回路である。出力バッファ53、54は、PMOSトランジスタ53aおよびNMOSトランジスタ53bからなるインバータと、PMOSトランジスタ54aおよびNMOSトランジスタ54bからなるインバータとを有する。NMOSトランジスタ53bおよびNMOSトランジスタ54bのソースは低電位電源が供給される第2電源線L2と接続され、PMOSトランジスタ53aおよびPMOSトランジスタ54aのソースは高電源電位が供給される第1電源線L1と接続される。この例では、第2電源線L2は接地され、第1電源線L1には電源電圧VDDが供給される。出力バッファ53、54は、パワーリミット回路30から出力されるパルスVOpおよびVOnを、プリドライバ40を介して上述したデジタル信号VOp、VOnとして出力端子102p、102nから出力する。電源50と第2電源線L2との間にはインダクタ51bが設けられ、電源50と第1電源線L1との間にはインダクタ51aが設けられ、第1電源線L1と第2電源線L2との間には安定化容量52が接続されている。さらに、第1電源線L1と第2電源線L2との間には、電源パンピング検知回路70が接続されている。電源パンピング検知回路70は、第1電源線L1と第2電源線L2との間に接続された第1抵抗59および第2抵抗60、第1スイッチ61、コンデンサ62、第2スイッチ63、コンパレータ64、基準電圧回路65、ならびにタイミング制御回路66を備える。基準電圧回路65は第1出力端子65aと第2出力端子65bとを備え、これらの間に基準電圧Vrを出力する。この例では、第2出力端子65bは接地されており、第1出力端子65aから基準電圧Vrが出力され、コンパレータ64の正入力端子に供給される。基準電圧回路65は、例えば、BGRBandGapReference回路によって構成することができる。第1抵抗59および第2抵抗60によって、第1電源線L1と第2電源線L2との間の電圧Vxが分圧される。したがって、ノードNの電圧Vnによって電源パンピングの程度を検知することができる。第1抵抗59および第2抵抗60の抵抗値は、第1電源線L1と第2電源線L2との間の電圧Vxが許容される最大許容電圧となったとき、ノードNの電圧Vnが基準電圧Vrとなるように設定される。ここで、最大許容電圧をVmax、第1抵抗59の抵抗値をR1、第2抵抗60の抵抗値をR2とすれば、Vr=VmaxR2/R1R2となる。第1スイッチ61がオン状態になると第2抵抗60とコンデンサ62とが並列に接続され、第1スイッチ61がオフ状態になると第2抵抗60とコンデンサ62とが分離される。また、第2スイッチ63がオン状態になるとコンデンサ62の一方の電極62aとコンパレータ64の負入力端子とが接続されると共にコンデンサ62の他方の電極62bと第2出力端子65bとが接続される。第2スイッチ63がオフ状態になるとコンデンサ62の一方の電極62aとコンパレータ64の負入力端子とが分離されると共にコンデンサ62の他方の電極62bと第2出力端子65bとが分離される。そして、第1スイッチ61をオン状態、且つ第2スイッチ63をオフ状態にすることによってコンデンサ62にノードNの電圧Vnが保持される。次に、第1スイッチ61をオフ状態、且つ第2スイッチ63をオン状態にすることによって、コンデンサ62に保持された電圧Vnは、コンパレータ64によって基準電圧Vrと比較される。第1スイッチ61および第2スイッチ63のオン状態からオフ状態への切り替え、並びに、オフ状態からオン状態への切り替えは、タイミング制御回路66によって実行される。タイミング制御回路66は、第1スイッチ61がオン状態であるとき第2スイッチ63をオフ状態とし、第1スイッチ61がオフ状態であるとき第2スイッチ63をオン状態とするように制御する。これにより、第1スイッチ61および第2スイッチ63は排他的にオン状態となる。ここで、第1スイッチ61および第2スイッチ63のオンオフの切替周波数は任意であるが、可聴域に影響を与えないように、20kHz以上の周波数とすることが好ましい。さらに、ノイズの取り込みを抑制する観点から、第1スイッチ61がオン状態となる期間は、第2スイッチ63がオン状態となる期間よりも短いことが好ましい。コンパレータ64は、第1電源線L1と第2電源線L2との間の電圧Vxが最大許容電圧Vmax以下の場合はHレベルの制御信号CTLを出力する一方、第1電源線L1と第2電源線L2との間の電圧Vxが最大許容電圧Vmaxを超えた場合はLレベルの制御信号CTLを出力する。電源パンピング検知回路70から出力される制御信号CTLは、上述したパワーリミット回路30に入力され、第1電源線L1と第2電源線L2との間の電圧Vxが最大許容電圧Vmaxを超えた場合に、PWM変調回路の出力パルスの幅を制限して、第1電源線L1と第2電源線L2との間の電圧Vxの上昇が抑えられるようになっている。次に、パワーリミット回路30の具体的な構成について説明する。図2はパワーリミット回路の一部の構成を示す回路図である。図示の回路は、電源電圧Vxが最大許容電圧Vmax以内の場合には、パルスVOn’をそのままパルスVOnとして出力し、電源電圧Vxが最大許容電圧Vmaxを超える場合には、パルスVOn’のパルス幅を制限したパルスVOnを出力する回路である。なお、パワーリミット回路30は、図示のものの他、電源電圧Vxが最大許容電圧Vmax以内の場合には、パルスVOp’をそのままパルスVOpとして出力し、電源電圧Vxが最大許容電圧Vmaxを超える場合には、パルスVOp’のパルス幅を制限したパルスVOpを出力する回路を含む。しかし、その回路構成は図2に示すものと同様であるため、図示を省略する。パワーリミット回路30は、入力信号を時間Tdだけ遅延させて出力する遅延回路31と、立ち上がりエッジがトリガとなるSRフリップフロップ32と、入力信号の論理積を出力するAND回路33と、選択回路34とを備える。選択回路34は、制御信号CTLがHレベルの場合電圧Vxが最大許容電圧Vmax以下、パルスVOn’をパルスVOnとして出力し、制御信号CTLがLレベルの場合電圧Vxが最大許容電圧Vmaxを超える、AND回路33の出力信号33aをパルスVOnとして出力する。図3は、パワーリミット回路30の各部の信号波形を示す図である。図3において、制御信号CTLがHレベルを維持する期間内は、パルスVOn’がそのまま選択回路34を通過し、パルスVOnとなる。そして、電源パンピング検知回路70の第1スイッチ61がオフ状態となり、第2スイッチ63がオン状態になると、コンデンサ62に充電されていた電圧によりコンパレータ64の負入力端子に入力される電圧が0Vから上昇する。そして、このコンパレータ64に入力される電圧が基準電圧Vr以下である場合に、コンパレータ64の出力信号である制御信号CTLはHレベルとなる。しかし、コンパレータ64に入力される電圧が基準電圧Vrを超える場合に、制御信号CTLはLレベルとなる。また、電源パンピング検知回路70の第2スイッチ63がオフ状態になり、第1スイッチ61がオン状態になると、コンデンサ62への充電が行われる。以上のような第1スイッチ61と第2スイッチ63のオンオフ状態の切り替えにより、制御信号CTLは、コンデンサ62に充電された電圧が基準電圧Vr以上である期間にLレベルとなり、コンデンサ62に充電された電圧が基準電圧Vr未満となる期間にHレベルとなる。図3における区間Aでは、制御信号CTLがHレベルであり、パルスVOn’がそのままパルスVOnとして出力される。つまり、この期間は、電源パンピングが発生しておらず、コンデンサ62に充電された電圧が基準電圧Vr未満となっているため、パルスVOn’のパルス幅の調節は行われない。一方、区間Bでは、AND回路33の出力信号33aがパルスVOnとして出力される。遅延回路31は、パルスVOn’を時間Tdだけ遅延させて得た出力信号31aをSRフリップフロップ32のリセット端子に供給する。SRフリップフロップ32のセット端子にはパルスVOn’が供給される。上述したようにSRフリップフロップ32は立ち上がりエッジをトリガとするので、出力信号32aは、パルスVOn’の立ち上がりエッジに同期してLレベルからHレベルに遷移し、出力信号31aの立ち上がりエッジに同期してHレベルからLレベルに遷移する波形となる。したがって、SRフリップフロップ32の出力信号32aは、パルスVOn’に同期して立ち上がり、パルス幅が時間Tdとなる。AND回路33は、パルスVOn’と出力信号32aの論理積を演算して出力信号33aを生成する。このため、出力信号33aは、パルスVOn’のパルス幅を時間Tdで制限されたものとなる。上述したように選択回路34は、電圧Vxが最大許容電圧Vmax以下の場合、パルスVOn’をパルスVOnとして出力し、電圧Vxが最大許容電圧Vmaxを超える場合、出力信号33aをパルスVOnとして出力する。よって、電圧Vxが最大許容電圧Vmaxを超える場合には、パルスVOn’のパルス幅を時間Tdで制限したパルスVOnを生成することができる。そして、以上と同様の動作が、パルスVOp’とパルスVOpにおいても行われる。このように、本実施形態では、電源パンピングが検知された場合には、PWM変調回路20の出力であるパルスVOp’とパルスVOn’を、電源パンピング検知回路70の出力である制御信号CTLによりマスクするので、PWM変調回路20の出力であるパルスVOp’とパルスVOn’のパルス幅を所定の幅に制限し、電源パンピングを防止することが可能となる。従って、コスト削減やスぺース削減に伴って安定化容量52を縮小した場合でも、電源パンピングを防止することができ、トランジスタの破壊を確実に防止することができる。なお、上述した実施形態では、PWM変調回路20の出力段にパワーリミット回路30を設け、電源パンピング検知回路70の出力をこのパワーリミット回路に入力する例について説明したが、本発明はこのような構成に限定されるものではなく、制御信号CTLが基準電圧Vrを超えることを示す場合、パルス幅変調信号のパルス幅を制限した信号が出力バッファ5354に供給されるように制御するパルス幅制限部を備えるのであれば、どのように構成してもよい。このようなパルス幅制限部は、PWM変調回路20から出力バッファ5354までの信号経路に設けてもよい。また、誤差積分器10の入力段に減衰器を設け、この減衰器の動作を電源パンピング検知回路70の出力によって制御するようにしてもよい。あるいは、誤差積分器10とPWM変調回路20との間に誤差積分器10の出力信号のレベルが所定レベルを超えないように出力信号をクランプするクランプ回路を設け、このクランプ回路の動作を電源パンピング検知回路70の出力によって制御するようにしてもよい。すなわち、PWM変調回路20の前段に設けられ、制御信号CTLに基づいて入力信号の振幅を制限してPWM変調回路20に供給するパルス幅制限部を用いてもよい。また、上述した電源パンピング検知回路70は、低電位側の電源が供給される第2電源線L2の電位接地とノードNの電位との間の電圧第2抵抗の両端の電圧に基づいて、電源電圧のパンピングを検知したが、本発明はこれに限定されるものではなく、図4に示すように高電位側の電源が供給される第1電源線L1の電位とノードNの電位との間の電圧第1抵抗の両端の電圧に基づいて、電源電圧のパンピングを検知してもよい。