"活性レベルのテストモード信号に基づきテストを実行するテスト回路と、テストモード設定コマンドに基づいて活性レベルのテストモード信号を出力するテスト信号発生回路と、外部から入力される半導体装置の動作を有効とする有効信号に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路と、を備えることを特徴とする半導体装置。前記テスト信号発生回路は、テストモードリセットコマンドに基づいて前記テストモード信号を非活性レベルにし、前記リセット回路は、前記テストモードリセットコマンドが前記テスト信号発生回路に入力されるより前に前記有効化信号に基づく信号によって前記テスト信号発生回路を非活性化することを特徴とする請求項1記載の半導体装置。前記テスト信号発生回路は、第1のリセット信号がリセット端子に入力されると、前記テストモード信号を非活性レベルにして前記テスト回路の駆動を禁止し、前記リセット回路は、前記テストモードリセットコマンドが入力される前に入力された前記有効化信号に基づき生成された前記第1のリセット信号を前記リセット端子に出力することを特徴とする請求項1又は2に記載の半導体装置。前記テストモードリセットコマンドが、外部から入力されると、第2のリセット信号を出力するコマンドデコーダを備え、前記リセット回路は、前記有効化信号の論理に応じて第3のリセット信号を出力する第1の論理回路と、前記第2のリセット信号と前記第3のリセット信号とに基づき前記第1のリセット信号を発生する第2の論理回路とを有する、ことを特徴とする請求項3に記載の半導体装置。前記テスト信号発生回路は、前記第1のリセット信号によりリセットされる第1のテスト信号発生回路と、前記第2のリセット信号によりリセットされる第2のテスト信号発生回路とを含んで構成されることを特徴とする請求項4に記載の半導体装置。前記第1のテスト信号発生回路によって活性化されるテスト回路には、内部電源電位を調整するテストモードに使用されるテスト回路を含むことを特徴とする請求項5記載の半導体装置。前記第1の論理回路は、論理反転回路であり、前記第2の論理回路は、論理和回路であって、前記有効化信号は、半導体装置の電源投入時にLレベルに設定されるように規定されることを特徴とする請求項4乃至請求項6のいずれかに記載の半導体装置。前記有効化信号は、半導体装置が外部から入力されるクロック信号に同期して動作するクロック同期式半導体記憶装置である場合、前記クロック信号が有効か否かを示すクロックイネーブル信号であることを特徴とする請求項1乃至請求項7のいずれかに記載の半導体装置。このようなテスト回路を備えた半導体装置においては、通常はテスト回路をパワーオンリセット回路にてリセットしているが、リセット回路のばらつきなどによりテスト回路がリセットされない場合が起こりうる。このため、テスト回路がテストモードに誤ってエントリした場合に備えて、イニシャルシーケンス、具体的にはイニシャルシーケンス内のモードレジスタセットコマンドMRSで、テストモードに設定されたモードレジスタをセットしなおすことによってテストモードを解除リセットするという仕様をとり、安全性を高めていた。ここで、初期状態にてリセットに時間を要する電源テスト回路テスト回路1とする。例えば内部電源電位を下げるテストモードにエントリしてしまった場合を考える。内部電源電位を調整するテストモードは全回路の電源を上げ下げする必要があり、その制御対象が大きいため、テストモードにエントリしてから、定常状態に納まるまで多くの時間を要する。同様に、誤ってエントリした状態をイニシャルシーケンスで通常状態に戻すのにも多くの時間を要する。上記のイニシャルシーケンスに引き続き、通常パターン通常動作モードのパターンが投入されることになるが、特にリセットピンを有さない半導体装置の場合、イニシャルシーケンスから通常パターン投入までの時間が、電源が安定する時間に比べ短い時間であることが多く、この場合イニシャルシーケンスでテストモードがリセットされても電源電圧が未だ安定せず、通常パターンを安定していない電圧、すなわち異常な電源電圧で動作させなくてはならなく状況に陥ることが考えられる。通常、回路は内部電源電圧が所定の電位で正常動作することを保証されているが、テストモードにより内部電圧が所定の電位外となってしまった場合には正常動作しなくなる可能性がある。このように、従来においては、テスト回路が、電源投入時に設定を予定していないテストモードへ移行してしまった場合、イニシャルシーケンスにおいてテストモードを解除し、その状態をデフォルトの値へとリセットしていたが、その時にエントリしていたテストモードの種類によってはその後の通常パターン投入までに状態がデフォルトに戻らないという問題があった。このため、通常パターンの投入を異常状態で行うこととなり、結果半導体装置が正常動作しなくなる。また、例えば誤エントリしたテストモードによって設定された内部電源電位が低すぎ、MRSコマンド自体を受け付けなくなってしまうという可能性も考えられ、この場合はテストモードのリセットすら有効にならず、当該半導体装置はその後全く動作しない状態に陥ってしまう。本発明は、活性レベルのテストモード信号に基づきテストを実行するテスト回路と、テストモード設定コマンドに基づいて活性レベルのテストモード信号を出力するテスト信号発生回路と、外部から入力される半導体装置の動作を有効とする有効信号に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路と、を備えることを特徴とする半導体装置である。本発明の半導体装置によれば、電源投入時においてテスト回路に誤ってテストモードが設定されても、半導体装置に外部から入力される有効化信号によりテスト信号発生回路をリセットするリセット回路を有しているので、テスト信号発生回路が出力するテストモード信号を非活性レベルにし、電源投入時にテスト回路に誤って設定されたテストモードを解除できる。例えば、テスト回路が電源テスト回路である場合、電源投入後からイニシャルシーケンス時までに、電源テスト回路の出力レベルをデフォルトの値へと戻すリセットすることができる。そのため、イニシャルシーケンス時において、電源テスト回路をリセットする必要がなくなり、イニシャルシーケンス、及びそれに続く通常動作を所定の電源状態で行うことができる。また、有効化信号が半導体装置に外部から入力される既存の信号である場合、新たな信号を必要としないので更に外部端子が増加することはなく、電源投入時に誤ってテストモードが設定されたテスト回路をリセットできる半導体装置を提供できる。以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。なお、本実施形態について、半導体装置として、DRAM等に代表される半導体記憶装置を例にあげて説明する。図1は、テストリセット信号発生回路40を備えた半導体記憶装置100のブロック構成を示す図である。半導体記憶装置100は、クロック発生回路101、コマンド入力回路1021、コマンドデコーダ102、メモリセルアレイ103、読み出し及び書き込み制御部104、アドレス入力回路1051、及びアドレスラッチ部105を備えている。また、半導体記憶装置100は、テストリセット信号発生回路40、テストモードデコーダ106、及び内部電圧生成回路108を備えている。本実施形態において、テストリセット信号発生回路40は、テストモードデコーダ106を初期状態に戻す信号を発生させる回路で、評価時にテストモードに入った場合や、電源投入時にテストモードデコーダ106が誤ってテストモードを設定してしまった場合に、テストモード信号TMSを非活性レベルにし、テストモードを解除する。テストリセット信号発生回路40の構成及び動作は後述し、半導体記憶装置100を構成する各回路について、先に説明する。クロック発生回路101は、半導体記憶装置100の外部から、クロック信号CKと、クロック信号CKの相補的信号である反転クロック信号/CKと、入力されるクロック信号CK及び反転クロック信号/CKが有効か否かを示すクロックイネーブル信号CKEと、が入力される。また、クロック発生回路101は、入力されるクロック信号CK、反転クロック信号/CK及びクロックイネーブル信号CKEに応じて、半導体記憶装置100の内部回路である読み出し及び書き込み制御部104等に、外部クロック信号CKに同期した内部クロック信号ICLKを供給する。また、クロック発生回路101は、外部クロック信号CKに同期した内部クロック信号ICLKを、コマンド入力回路1021、アドレス入力回路1051、及びテストラッチ回路部107に供給する。なお、本明細書において、信号名の先頭に/が付されている信号は、対応する信号の反転信号、又はローアクティブな信号であることを示している。コマンド入力回路1021は、半導体記憶装置100の外部から入力されるコマンド信号半導体記憶装置がDRAMである場合、例えばチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、及びライトイネーブル信号/WEを、内部クロック信号ICLKに同期してラッチする。コマンドデコーダ102は、コマンド入力回路1021がラッチしたコマンド信号が入力され、入力されるラッチしたコマンド信号をデコードし、デコード結果に応じて、読み出し及び書き込み制御部104に対して、動作を指示する制御信号内部コマンド信号ICOMを出力する。また、コマンドデコーダ102は、デコード結果が、テストコマンドテスト動作モードの設定を示すコマンドと判定すると、アドレスラッチ部105に対して、内部コマンド信号ICOMを出力する。アドレス入力回路1051は、半導体記憶装置100の外部から入力されるアドレス信号メモリセルのメモリセルアレイにおける位置を示す信号を、クロック発生回路101が出力する内部クロック信号ICLKに同期して取り込み、アドレスラッチ部105へ出力する。アドレスラッチ部105は、アドレス入力回路1051が出力するアドレス信号を、内部コマンド信号ICOMに応じてラッチし、ラッチした内部アドレス信号を、テストモードデコーダ106または読み出し及び書き込み制御部104へ供給する。コマンドデコーダ102におけるデコード結果が、テストコマンドテスト動作モードの設定を示すMRSコマンドが入力されたと判定する場合、アドレスラッチ部105は内部コマンド信号ICOMに応じて、内部アドレス信号をテストアドレス信号テストコードとしてテストモードデコーダ106へ出力する。メモリセルアレイ103は、複数個のバンクから構成され、各バンク各々は、複数のワード線と、複数のビット線と、複数のワード線と複数のビットの各交点に設けられた複数のメモリセルからなるメモリマットを複数配列して構成される。また、メモリセルアレイ103は、メモリセルからビット線へ読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線を駆動する複数のワードドライバと、ビット線とIO線を接続する複数のYスイッチを、各バンクに対応して備えている。センスアンプは、読み出し動作において、ビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、後述のXデコーダ及びXタイミング回路から出力されるセンスアンプ駆動信号により制御される。また、Yスイッチは、開閉のタイミングを、後述のYデコーダ及びYタイミング回路により制御される。IO線は、読み出し動作においては、Yスイッチが開くことにより、ビット線からのデータが読み出され、このデータをメモリセルアレイ103の外に配置される読み出し及び書き込み制御部104へ転送する。また、IO線は、書き込み動作においては、読み出し及び書き込み制御部104からの書き込みデータをビット線へと転送する。読み出し及び書き込み制御部104は、メモリセルアレイ103の動作を制御する制御部であり、Xデコーダ及びXタイミング回路104a、Yデコーダ及びYタイミング回路104b等を備える。Xデコーダ及びXタイミング回路104aは、アドレスラッチ部105から入力されるロウアドレス内部アドレス信号をデコードして、デコード結果に応じてメモリセルアレイ103のメモリセルを、ワード線を用いて選択する。また、Xデコーダ及びXタイミング回路104aは、ビット線の差電位を増幅するセンスアンプの動作タイミングの制御を行う。Yデコーダ及びYタイミング回路104bは、アドレスラッチ部105から入力されるカラムアドレス内部アドレス信号をデコードして、デコード結果に応じてビット線とIO線の間に介在するYスイッチを選択するタイミング制御等を行う。また、Yデコーダ及びYタイミング回路104bは、クロック発生回路101から入力される内部クロック信号ICLKに同期して、コマンドデコーダ102から入力される内部コマンド信号ICOMに応じて、選択したメモリセルからIO線を介してデータを読み出す動作、あるいは、選択したメモリセルにIO線を介してデータを書き込む動作を制御する。また、Yデコーダ及びYタイミング回路は、メモリセルのデータを半導体記憶装置100の外部へDQ信号DQ0~nとして出力する。また、Yデコーダ及びYタイミング回路は、半導体記憶装置100の外部から入力されるDQ信号を、メモリセルへデータとして書き込む。これらの読み出し、書き込み動作も、内部クロック信号ICLKに同期して行われる。以上のように、読み出し及び書き込み制御部104は、Xデコーダ及びXタイミング回路104a、Yデコーダ及びYタイミング回路104bを備える。読み出し及び書き込み制御部104は、さらに次のようなテスト回路CKT1を有し、メモリセルアレイ103の動作を制御する。テスト回路CKT1には、タイミングを変える回路例えば、テストモード信号TMSによりセンスアンプの駆動タイミングを速くする、或いは遅くする回路、その他書き込み読み出しを行う制御に用いる信号制御系にあらかじめ埋め込まれた遅延回路であってテストモード信号TMSにより活性化される遅延回路がある。内部電圧生成回路108は、半導体記憶装置100の外部から供給される外部電源電圧VDD及び接地電源電圧VSSとは異なる内部電源電圧VINTを発生する回路であり、内部電源電圧VINTを、上記各回路部へ供給する。テストモードデコーダ106は、一般的にはアンド回路とラッチ回路で構成され、アドレスラッチ部105が出力するテストアドレス信号が入力され、入力されるテストアドレス信号をデコードし、各種テストにおけるテストモード信号TMS読み出し及び書き込み制御部104におけるテスト回路CKT1に入力されるテスト制御用テスト信号として、読み出し及び書き込み制御部104における対応する上記テスト回路CKT1に供給する。テストモードデコーダ106は、コマンド入力回路1021や内部電圧生成回路108にも、テストモード信号を供給している。これらの回路に供給されるテストモードのうち、いくつかは電源投入時にテストモードが誤って設定された場合、その後半導体記憶装置が所定の動作モードに移行できなくなる可能性を有するものである。テストリセット信号発生回路40は、テストモード信号TMSを、非活性レベルとして、テスト回路を初期化リセットする回路である。テストリセット信号発生回路40は、従来はコマンドデコーダ102で生成されるMRS信号を受けてリセット信号を発生させていたが、本発明では図1に示すように、コマンドデコーダ102からのリセット信号Prst2とともに、クロックイネーブル信号CKEを使用している。テストリセット信号発生回路40の詳細な回路構成、動作については、後述する。電源投入時にテストモードが誤って設定された場合、その後半導体記憶装置が所定の動作モードに移行できなくなる可能性を有するテストモードについて説明する。例えば、内部電圧生成回路108用のテストモードのうち、内部電源電圧VINTの電圧レベルを調整するもの図1においてCKT2で図示する回路で受け取るがある。このテストモードにより内部電圧生成回路108の基準電圧となる内部基準信号がテストモード信号TMSの論理で定まるコードにより、ある一定の電圧レベルの範囲に変更され、これに基づいた電位が半導体装置の内部回路に内部電源電圧VINTとして供給される。このテストモードに電源投入時にエントリされてしまっていると、デフォルトの電圧レベルと異なる電圧レベルのテスト電圧が内部回路に供給されてしまう。イニシャルシーケンス図3のイニシャルシーケンス部。広義にはイニシャルシーケンスは通常パターン以前の全ての動作を示すが、ここではCKEが上がってから通常パターンが始まるまでの期間をイニシャルシーケンスと規定するでテストモードはリセットされ、内部電源電圧VINTは所定の電位に戻っていくが、イニシャルシーケンスから通常パターンまでの時間が短いと通常パターンは所定のVINT電位とは異なる電位で動作することとなる。内部回路は、デフォルトの内部電源電圧電圧発生回路が出力するデフォルトの電圧レベルに対応する内部電源電圧VINTより低い内部電源電圧が供給されると、デフォルトの内部電源電圧が供給される場合に比べて遅い内部タイミングで動作し、高い内部電源電圧が供給されると、デフォルトの内部電源電圧が供給される場合に比べて速い内部タイミングで動作する。いずれの場合も所定の状態と内部タイミングが変わり、動作異常を引き起こす可能性がある。電源投入時にテストモードが誤って設定された場合、その後半導体記憶装置が所定の動作モードに移行できなくなる可能性を有する他のテストモードについて説明する。テスト回路には、図1に示すコマンド入力回路1021、アドレス入力回路1051に組み込まれ、各々の回路に半導体記憶装置100の外部からの入力される入力信号のセットアップまたはホールド時間tIS/tIHを調整するタイミング調整回路それぞれCKT3、CKT4で図示がある。セットアップまたはホールド時間tIS/tIHとは、入力信号の切り替わり時刻の上記クロック信号CK及び反転クロック信号/CKの切り替わり時刻に対する時間である。タイミング調整回路は、タイミング調整回路が組み込まれるコマンド入力回路1021等が、この時間tIS/tIHを変更するように設定する。例えば、tISがぎりぎりでtIHに余裕がある場合、tIS/tIHウィンドウをtIH側にずらすことになるが、この場合コマンド入力回路1021等を構成するデータラッチ部入力信号の論理をラッチする回路部を駆動するラッチ制御信号ラッチ制御信号が入力されると入力信号の論理がラッチされるの入力を遅延させるテストモードを入れる。恒久的に使用する場合はヒューズを用いるが、ここではその方法は省略する。さて電源投入時に本テストモードに誤って設定されてしまった場合を考える。この場合、tIS/tIHがずれてしまっているので、コマンド入力回路1021等は入力されるコマンドテストモード設定コマンドMRS、リセットコマンドも含むを検知することができなくなる可能性がある。MRSコマンドも受け取れなくなる可能性があり、その結果テストモードのリセットが為されず、その後本半導体装置は正常動作しなくなる。上述の通り、電源投入時にテストモードが誤って設定された場合、その後半導体記憶装置が所定の動作モードに移行できなくなる可能性を有する危険なテストモードについて説明した。これらのテストモードに外部電源電圧VDDの投入時に誤って活性化される場合としては次のような場合が考えられる。テストデコーダはANDとラッチで構成されていると説明したが、ラッチは電源投入時の状態でLを出力するかHを出力するか確定しないという特性を有している。このため、偶然テストモードに入ってしまうことは十分に考えられることである。これを回避するために各テストデコーダはテストモードにパワーオンリセット信号を設けて、テストデコーダをリセットするようにしている。パワーオンリセット信号とは、電源投入時の一定期間のみ活性化する信号で、電源投入時にテスト回路をリセットする。パワーオンリセット信号は、半導体装置内のパワーオンリセット信号発生回路において生成される。しかし、パワーオンリセット信号発生回路が、製造ばらつき等に起因して、十分長い間出力しない場合、ラッチのリセットが不十分となり、テストモード信号TMSは活性レベルのまま維持されることがある。このテスト回路のテストモードの解除は、従来の回路ではイニシャルシーケンスのMRSコマンドでしか行われないが、今まで述べたとおり、これではテストモードが解除されなかったり、解除されても正常動作しないという問題が生じる。そこで、危険なテストモードが設定されないように、テストリセット信号発生回路40に、テストモード信号TMSを電源投入時から所定期間非活性レベルに維持する論理を追加する。図2は、本実施形態におけるテストリセット信号発生回路40の回路構成を示す図であり、図3は、その動作タイミングチャートである。図2においては、電源投入時におけるリセット動作を詳細に説明するため、テストリセット信号発生回路40以外に、図1に示すコマンドデコーダ102のリセット動作に係わる部分MRS発生回路102a、テストモードデコーダ106106a及び106bを、併せて示している。図2において、テストリセット信号発生回路40リセット回路は、テストモードデコーダ106bテスト信号発生回路のリセット端子Rに入力されるリセット信号Prst1を生成、発生する回路である。テストリセット信号発生回路40は、インバータ42論理反転回路及びOR回路41論理和回路から構成される。インバータ42は、入力端子が半導体記憶装置100の外部端子に接続され、図1に示すクロック発生回路101と同じく、クロックイネーブル信号CKE有効化信号が入力される。クロックイネーブル信号CKEは、本実施形態において、入力されるクロック信号CK及び反転クロック信号/CKが有効か否かを示す信号であり、電源投入時においては、半導体記憶装置100の製品仕様において、Lレベルに維持するように規定される信号である図3参照。インバータ42は、クロックイネーブル信号CKEを論理反転したリセット信号Prst3を次段のOR回路41に出力する。OR回路41は、MRS発生回路102aが出力するリセット信号Prst2と、インバータ42が出力するリセット信号Prst3との論理和であるリセット信号Prst1をテストモードデコーダ106bのリセット端子Rに出力する。MRS発生回路102aは、モードレジスタを制御する回路で、電源投入後の所定期間経過後、図3のイニシャルシーケンス間に半導体記憶装置100に入力されるMRSコマンドによりモードレジスタを設定すると同時に、テストモードデコーダをリセットする。テストモードデコーダ106aは、リセット端子RにHレベルのリセット信号Prst2が入力されると、テストモードデコーダ106aが出力する全てのテストモード信号TMS1図1においてテスト回路CKT1に入力されるテストモード信号TMSを非活性レベルにリセットする。つまり、テストモードデコーダ106aは、MRSコマンドが入力されると、全てのテストモード信号TMS1を非活性レベルにリセットし、テストモード設定を解除する。テストモードデコーダ106aは、図2においてはリセット動作に係わる部分を示しているが、半導体記憶装置100にテストモード設定用MRSコマンド及び対応するテストコードが入力されると、上記接続される回路にテストモードを設定する回路である。テストモードデコーダ106bも、テストモードデコーダ106aと同様、リセット信号Prst2がHレベルでテストモードデコーダ106bが出力する全てのテストモード信号TMS2図1においてテスト回路CKT2,3,4に入力されるテストモード信号TMSを非活性レベルにリセットする。ここで、Prst2はCKEとPrst2のORで構成されているから、CKEがLの期間、即ち電源投入からCKEがHになるまでの間、常に出力され続ける。つまり、テストモードデコーダ106bは、電源投入後直ちにリセットされテストモード設定を解除することができる。テストリセット信号発生回路40の電源投入時及び電源投入後のテストモード設定時の動作を、図3を用いて説明する。図3に示す時刻t1に電源が投入され、所定の外部電源電圧VDDに到達する。このとき、テストモードデコーダ106bが出力するテストモード信号TMS2は、初期状態は不明であるものの、入力されるクロックイネーブル信号CKEがLレベルであるので、Hレベルのリセット信号Prst1を受け、テストモードデコーダ106bを非活性化し、テストモード信号TMS2を非活性レベルにリセットする。これにより、テストモード信号TMS2が入力されるテスト回路上述のタイミング調整回路、電圧発生回路に組み込まれるテスト回路CKT2~CKT4にテストモードが設定されている場合であっても、当該テスト回路は非活性化され、テストモード設定が解除される。半導体記憶装置100においては、一般的に、時刻t1から時刻t2までの期間は、例えば数μ秒~数百μ秒と、半導体記憶装置100に求められる規格製品仕様で決められ、テストモード設定期間に比べ十分長い期間である。このため、電源電位を変更するテストモードに誤エントリしてしまっても内部電源電圧VINTはデフォルトの値に戻ることができる。また、クロックイネーブル信号CKEは図3に示すとおり長期間L状態を維持するため、tIS/tIHを変更するテストモードに入ってしまっていても、それをリセットすることができる。図3に示す時刻t2においてクロックイネーブル信号CKEがHとなり、Prst1がLレベルに戻るが、この時点で危険なテストモードは全てリセットされており、更に内部電位も所定の電位になっているため、これ以降入力されるイニシャルシーケンス、通常パターンは問題なく動作する。このように、本実施形態による半導体装置半導体記憶装置100は、半導体装置の内部回路をテストするテスト回路電圧発生回路及びタイミング調整回路に対してテストを開始させるためのテストモード設定コマンドテストモード設定用MRSコマンドが、外部から入力されると、テスト回路CKT2~CKT4に対し、テスト回路の駆動を許可するテストモード信号テストモード信号TMSを出力するテスト信号発生回路であって、テストモードリセットコマンドイニシャルシーケンス期間に投入されるMRSコマンドが入力されると、テストモード信号を非活性レベルにしてテスト回路に設定されているテストモードを解除するテスト信号発生回路テストモードデコーダ106bを備えている。また、半導体装置は、半導体装置の外部から入力され、半導体装置の動作を有効とする有効化信号クロックイネーブル信号CKEにより、前記テストモードリセットコマンドが入力される前にテスト信号発生回路がテストモード信号TMS2を出力することを禁止するリセット回路テストリセット信号発生回路40を備えている。本回路構成の場合、電源調整やtIS/tIH調整用のテストモードはクロックイネーブル信号CKEがLになることで直ちにリセットされる。これは電源投入時のみでなく、通常パターン中でも同様である。このため、テストモードを多用する評価プログラムにおいて、CKEが入った瞬間にテストモードがリセットされると評価プログラムの製作が困難になる場合があるため、CKEでリセットするテストモードは必要十分に厳選する必要がある。本発明の半導体装置によれば、評価時にテストモードに入った場合や、電源投入時にテストモードデコーダ106が誤ってテストモードを設定してしまった場合であっても、リセット回路テストリセット信号発生回路40がテストモード信号TMSを非活性レベルにし、半導体装置が所定の動作モードに移行できなくなる可能性を有する危険なテストモードを解除することができる。また、特定のテストモードをリセットするために半導体装置に外部から入力される既存の信号本実施形態においては、クロックイネーブル信号CKEである場合、新たな信号を必要としないので更に外部端子が増加することはなく、電源投入時に誤ってテストモードが設定されたテスト回路をリセットできる半導体装置を提供できる。以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"