"素子が形成された半導体基板を覆う第1の層間絶縁膜上に設けられた配線と、前記配線の上面上に設けられるキャップ層と、前記配線と前記配線を覆う第2の層間絶縁膜との間に設けられるバリア膜と、を具備し、前記配線は、高融点導電層を含み、前記配線の配線幅は、前記キャップ層の幅よりも小さく、前記バリア膜は、前記高融点導電層が含む元素の化合物から構成され、前記第2の層間絶縁膜に起因する不純物が前記配線内に拡散するのを抑制する、ことを特徴とする半導体装置。前記高融点導電層の再結晶化温度は、1000°C以下である、ことを特徴とする請求項1に記載の半導体装置。前記高融点導電層は、Mo、W、Ru、Ta、Co及びNiを含むグループから選択される少なくとも1つの材料を含む、ことを特徴とする請求項1又は2に記載の半導体装置。前記高融点導電層がMo層を含む場合、前記バリア膜はMoO2膜を含む、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。前記高融点導電層は、前記高融点導電層を構成する高融点金属より化合物生成エネルギーが小さい添加元素をさらに含み、前記バリア膜は、前記添加元素の化合物を含む、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。前記高融点導電層内のバリア膜側における前記添加元素の濃度は、前記高融点導電層内の中央部における前記添加元素の濃度より高い、ことを特徴とする請求項5に記載の半導体装置。半導体基板上に、第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜上に、配線としての高融点導電層を形成する工程と、所定の配線パターンに加工された前記高融点導電層に対して、還元雰囲気中の第1の熱処理を施す工程と、前記高融点導電層に対して反応ガス雰囲気中の第2の熱処理を施して、前記高融点導電層が含む金属の化合物から構成されるバリア膜を、前記高融点導電層の露出面上に形成する工程と、前記高融点導電層を覆う第2の層間絶縁膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。前記高融点導電層は、Mo、W、Ru、Ta、Co及びNiを含むグループから選択される少なくとも1つの材料を含む、ことを特徴とする請求項7に記載の半導体装置の製造方法。高融点金属と前記高融点金属より化合物生成エネルギーが小さい添加元素を含む前記高融点導電層に対して、前記第2の熱処理が施され、前記添加元素のセルフパッシベーションによって、前記添加元素の化合物を含む前記バリア膜が形成される、ことを特徴とする請求項7又は8に記載の半導体装置の製造方法。前記第1及び第2の熱処理の一方において、前記高融点導電層を結晶化させる、ことを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置の製造方法。配線の低抵抗化を図る技術を提案する。本実施形態の半導体装置は、素子が形成された半導体基板を覆う第1の層間絶縁膜上に設けられた配線と、前記配線の上面上に設けられるキャップ層と、前記配線と前記配線を覆う第2の層間絶縁膜との間に設けられるバリア膜と、を具備し、前記配線は、高融点導電層を含み、前記配線の配線幅は、前記キャップ層の幅よりも小さく、前記バリア膜は、前記高融点導電層が含む元素の化合物から構成され、前記第2の層間絶縁膜に起因する不純物が前記配線内に拡散するのを抑制する。[実施形態]以下、図1乃至図30を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。1構成図1を参照して、本実施形態の半導体装置の構成について、説明する。図1は、本実施形態の半導装置の構成を模式的に示す断面図である。半導体装置及び半導体装置が含む回路を形成する素子Trが、半導体基板10上に、設けられている。図1において、電界効果トランジスタTrが、半導体装置を形成する素子Trとして、図示されている。電界効果トランジスタは、例えば、MOSトランジスタである。トランジスタTrは、半導体基板10内の素子形成領域アクティブ領域29内に、設けられている。素子形成領域は、素子分離領域によって、定義されている。素子形成領域29内には、p型又はn型のウェル領域が設けられている。素子分離領域内に形成されたトレンチ内には、STIShallowTrenchIsolation構造の絶縁膜19が、埋め込まれている。トランジスタTrのゲート電極21は、ゲート絶縁膜22を介して、素子形成領域29の表面上に設けられている。素子形成領域29内には、トランジスタTrのソース/ドレインとしての2つの拡散層23が設けられている。素子形成領域29内における2つの拡散層23間の領域が、トランジスタTrのチャネル領域となる。ゲート電極21に所定の電圧が印加されることによって、チャネル領域の表層部ゲート絶縁膜22の下方に、チャネル反転層が形成される。尚、半導体装置が、抵抗素子、容量素子又はメモリ素子など、電界効果トランジスタ以外の素子を含んでいるのは、もちろんである。第1の層間絶縁膜70が、トランジスタTrを覆うように、半導体基板10上に設けられている。コンタクトプラグ51が、拡散層23に接続されるように、層間絶縁膜70内に形成されたコンタクトホール内に埋め込まれている。尚、ゲート電極21に接続されるコンタクトプラグも、層間絶縁膜70内に形成されている。第1の配線50が、コンタクトプラグ51に接続されるように、層間絶縁膜70上に設けられている。第1の配線50は、半導体基板10の表面からの高さ半導体基板10の表面に対して垂直方向の位置を基準として、第1の配線レベル内に設けられている。第2の層間絶縁膜71が、配線50上及び第1の層間絶縁膜70上に設けられている。ビアプラグ52が、第2の層間絶縁膜71内に形成されたコンタクトホールビアホール内に、設けられている。第2の配線60が、ビアプラグ52に接続されるように、第2の層間絶縁膜71上に設けられている。第2の配線60は、第2の配線レベルに設けられている。第3の層間絶縁膜72が、配線60及び層間絶縁膜71上に、設けられている。ここで、第2の配線60を用いて、本実施形態の半導体装置に用いられる配線の構造について、より具体的に説明する。本実施形態の半導体装置において、配線60は、高融点導電体を含む導電層を用いて、形成される。本実施形態における高融点導電体とは、融解温度融点TMが、1000°C以上、より好ましくは、1100°Cより高い金属又は金属化合物のことである。高融点導電体は、AlやCuに比較して、配線の微細化の影響を受けにくい。密着層67は、配線60と層間絶縁膜71との間、及び、配線60とビアプラグ52との間に、設けられている。密着層67は、配線60と他の部材との密着性を確保するために設けられ、密着層67は、配線60が層間絶縁膜71及びプラグ52から剥離するのを防止する。また、密着層67は、例えば、バリアメタルとしての機能を有し、配線60と層間絶縁膜71との間に生じる不純物の拡散、及び、配線60とプラグ52との間に生じる不純物の拡散を、防止する。例えば、密着層67には、窒化チタンTiNが用いられる。但し、密着層67の材料は、配線60の材料に応じて、適宜変更されてもよい。例えば、配線がMoによって形成される場合には、窒化モリブデンMoNが、密着層67として用いられる。例えば、配線60の上部上面上には、絶縁膜68が設けられている。絶縁膜68は、配線60を加工するためのマスクの一部として用いられる。以下では、絶縁膜68のことを、キャップ層とよぶ。配線60と上層の配線レベルの配線とを接続されるビアプラグの形成位置において、キャップ層68は、配線60の上面から除去されている。尚、キャップ層68は、配線60上に残存させなくともよく、キャップ層68は、配線60が加工された後に、除去されてもよい。パッシベーション膜スペーサ膜ともよばれるとしての絶縁膜69は、メタル層61を覆っている。以下では、キャップ層68及びパッシベーション膜69のことを、層間絶縁膜として説明する場合がある。拡散防止膜62は、導電層60の外周に沿って、形成されている。図1に示される配線の構造において、拡散防止膜62は、導電層60の側部側面上に設けられている。図1において、拡散防止膜62は、導電層60とパッシベーション膜69との間に介在している。拡散防止膜62は、パッシベーション膜69や層間絶縁膜72を形成する際の酸化種又は窒化種が導電層60内に拡散するのを、抑制する。以下では、導電層60に対する不純物の拡散を抑制する膜62のことを、バリア膜62とよぶ。バリア膜62は、導電層60を形成する材料配線材の酸化物又は窒化物である。例えば、配線60がMoを用いて形成された場合、バリア膜62は、二酸化モリブデンMoO2を含む。尚、バリア膜62は、酸窒化膜又は炭化膜でもよい。例えば、バリア膜62が、導電層60に対する酸化処理または窒化処理によって導電層60の側面上に形成された場合、導電層60の幅W1は、キャップ層68の幅W2よりも小さくなっている。例えば、配線としての高融点導電層60の配線幅W1は、半導体装置の配線パターン及び配線レベルに応じて、30nm以上、500nm以下の範囲で設定される。尚、配線60の配線幅W1は、500nmより大きい値に設定される場合もある。また、配線60の配線幅W1は、側壁転写技術などの微細加工技術を用いて、露光による解像度の限界より小さい寸法例えば、20nm以下に設定される場合もある。本実施形態の半導体装置において、配線60は、高融点導電体を含む導電層から構成される。本実施形態において、配線60を形成するための高融点導電体の具体例については、後述する。そして、後述の条件で、高融点導電体を含む配線高融点導電層60が形成されることによって、配線60が含む高融点導電体の結晶粒のサイズが大きくなる。この結果として、所定の面積或いは単位体積内における結晶粒界が減少し、高融点導電層60内における結晶粒界に起因する電子の散乱が減少する。それゆえ、高融点導電体を含む配線60の抵抗値は、減少する。高融点導電体が配線60に用いられる場合、高融点導電層が、エッチングによって所定のパターンに加工される。配線60の加工後に、配線60としての高融点導電層の側面が露出し、高融点導電層の露出した面が、層間絶縁膜又はパッシベーション膜の形成するための酸化雰囲気又は窒化雰囲気にさらされる。それゆえ、層間絶縁膜が、高融点導電層上に、直接形成された場合、層間絶縁膜の形成に起因した導電体層の過剰な酸化又は窒化に起因して、配線の電気抵抗が上昇することが懸念される。これに対して、本実施形態の半導体装置の配線構造のように、配線60と層間絶縁膜との間に、バリア膜拡散防止膜62が設けられることによって、配線60を形成するための高融点導電層の酸化又は窒化が防止され、層間絶縁膜の形成に起因した配線60の抵抗の上昇が抑制される。また、バリア膜62が高融点導電層60に対する酸化処理又は窒化処理によって形成されることによって、高融点導電層60とバリア膜62とを含む配線構造の配線幅は、ほとんど増大しないため、微細化な配線構造を形成できる。したがって、本実施形態の半導体装置によれば、配線の低抵抗化を図ることができる。2配線の材料及び配線構造の形成条件図2乃至図13を参照して、本実施形態の半導体装置が含む配線60の材料及び配線構造の形成条件について、説明する。a材料図1を用いて説明したように、本実施形態の半導体装置において、高融点導電体高融点導電層が、配線60を形成するための材料配線材として、用いられている。本実施形態において、配線材としての高融点導電体は、モリブデンMo、タングステンW、ルテニウムRu、タンタルTa、コバルトCo及びニッケルNiを含むグループから選択される少なくとも1つの材料元素が、用いられる。これらの金属は、1000°C以上の融解温度TMを有する。これらの金属のことを、以下では、高融点金属とよぶ。尚、配線材としての高融点金属は、1000°C以上、より好ましくは1100°Cより高い融解温度を有していれば、上記の金属に限定されない。また、1000°C以上の融解温度であれば、上記の高融点金属を含む合金でもよい。配線60を構成する高融点導電体は、1000°C以上の融解温度であれば、例えば、金属化合物でもよい。例えば、高融点導電体としての金属化合物以下では、高融点金属化合物ともよぶには、上記の高融点金属の化合物、より具体的な例としては、モリブデンシリサイドMoSi、タングステンシリサイドWSi、ニッケルシリサイドNiSi、コバルトシリサイドCoSiなどのシリサイドが、用いられてもよい。さらに、配線60としての高融点導電体は、上記の高融点金属及び高融点金属化合物のうち、再結晶化温度TRが1000°C以下の材料が用いられることが好ましい。Wの再結晶化温度は、1200°C以下である。Taの再結晶化温度は1000°C以下であり、Moの再結晶化温度は、900°C以下であり、Ruの再結晶化温度は900°C以下である。それゆえ、本実施形態において、上述の高融点金属のうち、Mo、Ru又はTaが、配線に用いられることがさらに好ましい。再結晶化温度が1000°C以下の高融点金属が、配線60に用いられることよって、比較的低い加熱温度で、高融点導電層から構成される配線60の結晶性の改善結晶の大粒径化を図ることができる。また、配線60だけでなく、図1のビアプラグ52に、上記に高融点導電体が用いられてもよい。半導体装置の製造プロセスは、温度条件が1000°Cから1100°C程度又はこの温度以下のプロセスを含む。本実施形態のように、融解温度TMが1000°C以上の高融点導電体が、半導体基板10上の素子間を接続する配線60に用いられることによって、CuやAlなどの融解温度TMが比較的低い金属材料に比較して、過大な熱に起因した配線の劣化を抑制できる。また、再結晶化温度TRが1000°C以下の高融点導電体が、配線60に用いられた場合、上記の温度条件における製造プロセスにおいて、配線の結晶性の改善結晶の大粒径化を図ることができ、配線を低抵抗化できる。尚、配線を形成するための高融点導電体は、上述の金属及び金属化合物に限定されず、例えば、Tiのように、上述の融解温度及び再結晶化温度の条件を満たす金属又は金属化合物が、本実施形態の半導体装置の配線に用いられてもよい。b形成条件図2乃至図5を用いて、本実施形態の半導体装置が含む配線の形成条件について、説明する。図2は、配線としての高融点導電層の堆積時における基板の加熱温度以下、成膜温度とよぶと高融点導電層の電気的特性との関係を示すグラフである。図2において、グラフの横軸は、成膜温度を示している。図2において、グラフの縦軸は、成膜温度に対する配線の抵抗率の減少率単位:[]を示している。図2において、Mo又はWから構成される高融点導電層の電気的特性の変化が示されている。Mo層及びW層は、PVDPhysicalVaporDeposition法によって、それぞれ形成される。図2において、配線の抵抗率の減少率は、基板の加熱無しに、室温25°C~30°Cで形成されたMo層又はW層の抵抗率を基準参照値として求められている。図2に示される例において、Mo層の成膜時に150°C、300°C、400°C及び500°Cの基板加熱処理がそれぞれ施された場合における、Mo層の抵抗率の減少率が示されている。また、図2に示される例において、W層の成膜時に400°Cの基板加熱処理が施された場合における、W層の抵抗率の減少率が示されている。図2に示されるように、配線を構成する導電層ここでは、Mo層又はW層が加熱された基板上に堆積されることによって、Mo層及びW層の抵抗率は、減少する。図2に示される例において、W層の抵抗率は、400°Cの成膜温度において、室温で形成されたW層に対して、30程度、減少する。また、図2に示される例において、150°Cの成膜温度で形成されたMo層の抵抗率は、室温で形成されたMo層の抵抗率に比較して、20程度低下し、成膜温度が高くなるにつれて、Mo層の抵抗率の減少率は大きくなる。500°Cの成膜温度で形成されたMo層の抵抗率は、室温で形成されたMo層の抵抗率に比較して、60から70程度、減少する。室温の成膜温度で形成されたMo層及びW層の抵抗率は、所定の寸法配線幅において、例えば、15μΩcmから16μΩcm程度の大きさを有する。成膜時における400°C程度の基板加熱処理によって、W層の抵抗率は、11μΩcm程度の大きさを示す。成膜時に150°C程度の基板加熱処理が施されることよって、Mo層の抵抗率は、16μΩcm程度の大きさを示し、成膜時に500°C程度の基板加熱処理が施されることよって、Mo層の抵抗率は、8μΩcm程度の大きさを示す。このように、Mo層及びW層の抵抗率は、Mo層及びW層の成膜温度の上昇とともに、減少する。さらに、成膜時の加熱処理において、Moの再結晶化温度がWの再結晶化温度より低いため、Mo層の抵抗率の減少率は、W層の抵抗率の減少率より大きい。図3は、堆積後の配線に対して加熱処理以下、ポストアニール処理とよぶが施された場合における加熱処理温度と配線ここでは、Mo層及びW層の電気的特性との関係を示すグラフである。図3において、グラフの横軸は、ポストアニール処理の加熱温度を示している。加熱温度は、400°Cから800°C程度に設定されている。図3において、グラフの縦軸は、ポストアニール処理を施した導電層の抵抗率の減少率単位:[]を示している。ここでは、室温25°C~30°Cの成膜温度で導電層が形成され、かつ、ポストアニール処理が施されていない導電層の抵抗率が、基準参照値とされている。図3に示される例において、400°C、600°C及び750°Cのポストアニール処理が、室温で堆積されたMo層にそれぞれ施された場合における、Mo層の抵抗率の減少率が示されている。また、400°C及び750°Cのポストアニール処理が室温で堆積されたW層に対してそれぞれ施された場合における、W層の抵抗率の減少率が示されている。尚、図2に示される例と同様に、Mo層及びW層は、PVD法によって、基板上に堆積されている。図3に示されるように、堆積された層に対してポストアニール処理が施されることによって、Mo層及びW層の抵抗率は、減少する。W層の抵抗率は、400°Cから750°Cの範囲内のポストアニール処理によって、ポストアニール処理なしのW層に比較して、4から10程度の範囲内で、減少する。例えば、400°Cから750°Cの範囲においてポストアニール処理されたW層の抵抗率は、11μΩcmから12μΩcm程度の大きさを示す。Mo層の抵抗率は、400°Cのポストアニール処理によって、10程度減少し、600°Cのポストアニール処理によって、15程度減少する。また、750°Cのポストアニール処理が施された場合、Mo層の抵抗率は、ポストアニール処理なしのMo層に比較して、27程度減少する。例えば、400°Cから750°Cの範囲においてポストアニール処理されたMo層の抵抗率は、8μΩcmから10μΩcm程度の大きさを示す。上述のように、Moの再結晶化温度が比較的低いため、Mo層が含む結晶の大粒経化が促進され、Mo層の抵抗率の減少率が、W層の抵抗率の減少率よりも大きくなる。このように、成膜後のポストアニール処理によっても、成膜時の基板加熱と同様に、高融点導電層の抵抗率を低減できる。図4及び図5を用いて、PVD法を用いた場合における高融点導電層から構成される配線の成膜条件について説明する。図4及び図5において、スパッタ法が高融点導電層の成膜に用いられた場合の条件が示されている。図4は、高融点導電層の堆積時における封入ガスのガス圧と高融点導電層の抵抗率との関係を示すグラフである。図4において、グラフの横軸は、スパッタガスのガス圧が示されている。図4において、グラフの縦軸は、各ガス圧で形成された導電層ここでは、W層の抵抗率が示されている。図4では、アルゴンArが、スパッタガスに用いられている。図4に示されるArガスのガス圧は、0.08Paから0.8Pa程度の範囲内にそれぞれに設定されている。また、図4では、放電電圧を変化させて、ガス圧に対する配線の抵抗率の変化が、測定されている。尚、図4において、3つの放電電圧A,B,Cのうち、放電電圧Cが最も大きく、放電電圧Aが最も小さく、放電電圧Bが、放電電圧Aと放電電圧Cとの間の大きさに設定されている。図5は、高融点導電層の堆積時における放電電圧と高融点導電層の抵抗率との関係を示すグラフである。図5において、グラフの横軸は、高融点導電層ここでは、W層の成膜のための放電電圧を示している。図5において、グラフの縦軸は、高融点導電層の抵抗率を示している。図5において、放電電圧は、250Wから600Wの範囲内にそれぞれ設定されて、導電層が堆積されている。図5において、スパッタガスとしてのArガスのガス圧が、0.08Pa、0.2Pa、0.6Pa及び0.8Paにそれぞれ設定された場合における放電電圧に対する高融点導電層の抵抗率の変化が示されている。図4に示されるように、各放電電圧で形成された高融点導電層において、スパッタ時におけるArのガス圧が低くなると、その導電層の抵抗率は低減する。このように、成膜時のスパッタガス圧が低くなると導電層の抵抗率が減少するのは、導電層内に取り込まれるガス成分が減少するためである。また、ガス圧が低減されることによって、スパッタリングのための放電電圧を高くできる。それゆえ、配線としての高融点導電層がスパッタ法によって堆積される場合、成膜時のチャンバ内のガス圧が小さくされることが、配線の抵抗率の低減に有効である。図5に示されるように、スパッタリングのための放電電圧が300Vより小さい場合、高融点導電層の抵抗率に対する放電電圧の依存性が大きくなる。これに対して、放電電圧が300V以上である場合、導電層の抵抗率の変化は、飽和した傾向を示す。また、導電層が300V以上の放電電圧を用いて堆積されることによって、300Vより小さい放電電圧で形成された導電層に比較して、配線の抵抗率を低減できる。それゆえ、配線としての高融点導電層がスパッタ法によって堆積される場合、放電電圧が300V以上に設定されることが、その配線の抵抗率の低減に有効である。尚、図4及び図5において、W層が配線を形成するための導電層として例示されているが、Moや他の高融点金属がスパッタ法によって堆積される場合においても、実質的に同じ傾向を示す。図4及び図5に示されるように、スパッタ法によって配線を形成するための高融点導電層が堆積される場合、スパッタガスの圧力及びスパッタリングのための放電電圧を考慮することが、配線の低抵抗化のために好ましい。また、上記の形成条件及び形成工程に加えて、加工後の高融点導電層に対して、自然酸化膜を除去するための還元処理が施されることが好ましい。これによって、配線幅の減少を防止でき、配線の低抵抗化を図ることができる。還元処理は、高融点導電層に対するポストアニール処理と共通化できる。以上のように、本実施形態の半導体装置は、高融点導電体から構成される配線60を有している。図2及び図3に示されるように、高融点導電体を用いて形成される配線ここでは、Mo層及びW層60は、成膜時の基板加熱処理又は成膜後のポストアニール処理のように、高融点導電層60に熱を与えることによって、高融点導電層60の抵抗率が低減する。導電層に対する加熱処理によって、高融点導電層の結晶粒は、与えられた熱によって結晶成長し、結晶粒のサイズ粒経が大きくなり、高融点導電層内の粒界が減少する。その結果として、微細な配線内において、配線の表面や結晶粒界で生じる電子の散乱が減少し、高融点導電層の抵抗率抵抗値が低減する。また、加熱によるMo層の抵抗率の減少率は、W層の抵抗率の減少率よりも、大きい。これは、Moの再結晶化温度1000°C程度が、Wの再結晶化温度1200°C程度より低いため、Moの結晶核の生成及び結晶成長がWよりも促進されやすく、MoがWよりも大粒径化しやすいためである。それゆえ、配線に用いられる高融点導電体は、再結晶化温度が、1000°C以下であることが好ましい。このように、高融点導電層の成膜時又は成膜後に熱を与えることによって、高融点導電体から構成される配線が含む結晶粒を大きくでき、配線を低抵抗化できる。また、上述のように、高融点導電体から構成される配線が、スパッタ法を用いて形成される場合、ガス圧や放電電圧などの条件を適正な値に設定することで、配線の電気抵抗を低減できる。尚、図2乃至図5において、Mo又はWが配線を形成するための高融点導電体として用いられた場合について述べたが、RuやTaの高融点金属またはシリサイドが用いられた場合においても、上述の製造プロセス及び形成条件が適用可能な範囲において、実質的に同じ効果が得られる。以上のように、本実施形態の半導体装置によれば、配線を低抵抗化できる。c層間絶縁膜の形成条件図6及び図7を用いて、本実施形態の半導体装置における層間絶縁膜の形成条件について、説明する。層間絶縁膜が形成されるとき、加工された配線の露出面は、層間絶縁膜を形成するための原料ガス、ガス雰囲気及び温度条件にさらされる。そのため、層間絶縁膜の形成条件下において、配線の露出面の酸化又は窒化などの化学反応が生じ、配線の表面に絶縁膜が形成される場合がある。配線が過剰に酸化又は窒化されると、導電性に寄与する配線の配線幅は縮小し、配線の抵抗値の上昇が顕著になる。層間絶縁膜の形成に起因する配線抵抗の上昇を抑制するために、配線が酸化又は窒化しにくい条件下で、層間絶縁膜が形成されることが好ましい。図6は、高融点導電体の酸化速度を説明するための2次元マップである。図6のaは、Moの酸化速度酸化レートを示している。図6のbは、Wの酸化速度を示している。図6のa及びbにおいて、グラフの横軸は酸素O2ガス圧単位:[Pa]を示し、グラフの縦軸は加熱温度単位:[°C]を示している。Mo及びWの酸化速度は、Mo酸化膜又はW酸化膜の形成速度に実質的に相当する。図7は、高融点導電体の酸化速度と加熱温度アニール温度との関係を示すグラフである。図7のaは、O2ガス圧が60Paに設定された場合におけるMo及びWの酸化速度と加熱温度との関係を示している。図7のbは、O2ガス圧が300Paに設定された場合におけるMo及びWの酸化速度と加熱温度との関係を示している。図7のa及びbにおいて、グラフの横軸は加熱温度を示し、グラフの縦軸は酸化速度を示している。図6及び図7に示されるように、Mo層及びW層に関して、酸化雰囲気下における加熱温度が高くなると、酸化速度の増大が顕著になる。また、図6及び図7に示されるように、Mo層及びW層に関して、酸化処理に用いるO2ガス圧が高くなると、Mo層及びW層の酸化が促進される傾向を示している。そして、図6及び図7に示されるように、Wは、Moに比較して、酸化されやすい。図6のa及び図7のaに示されるように、60PaのO2ガス圧中において600°Cの加熱処理が、Mo層に対して施された場合、0.15nm/sec以上の酸化速度を示す。その酸化速度に応じてMo層の表面露出面に、Mo酸化膜が形成される。また、図6のa及び図7のbに示されるように、300PaのO2ガス圧中において600°Cの加熱処理が、Mo層に対して施された場合において、0.15nm/sec以上の酸化速度を示し、その速度に応じてMo酸化膜が形成される。この一方、図6のa及び図7のa及びbに示されるように、Mo層に対して450°C程度の加熱処理が施された場合、O2ガス圧が60Paから300Paの範囲内において、0.01~0.03nm/sec程度の酸化速度を示す。さらに、Mo層に対して400°C程度の加熱処理が施された場合、O2のガス圧にほとんど依存せずに、Moの酸化速度はほぼ0nm/sec程度となり、Mo層の表面上に、Mo酸化膜はほとんど形成されなくなる。図6のb及び図7のaに示されるように、60PaのO2ガス圧中において450°C以上の加熱処理が、W層に対して施された場合、0.10nm/sec以上の酸化速度を示し、その酸化速度に応じて、W層の表面露出面に、W酸化膜が形成される。これと同様に、図6のa及び図7のbに示されるように、W層が形成された基板に対して300PaのO2ガス圧中においても450°C以上の加熱処理が施された場合において、0.10nm/sec以上の酸化速度で、W酸化膜が形成される。そして、400°C程度の加熱処理が、W層が形成された基板に対して施された場合において、0.05nm/sec以下になる。加熱処理の温度が320°C以下で、Wの酸化速度は、実質的に0nm/sec程度になる。このように、図6及び図7に示される条件において、Wは、Moに比較して、酸化され易い傾向を示す。配線の線幅が酸化によって縮小すると、配線の抵抗値は増大する。そのため、層間絶縁膜の形成時における酸化雰囲気によって、配線が酸化されないことが好ましい。それゆえ、例えば、配線としての高融点導電層が、Mo層である場合、層間絶縁膜を形成するための温度は、400°C以下であることが好ましい。Mo層を覆う層間絶縁膜を形成するためのO2ガス圧全圧又は分圧は、60Pa以下であることが好ましい。また、配線としての高融点導電層が、W層である場合、層間絶縁膜を形成するための温度は、330°C以下であることが好ましい。W層を覆う層間絶縁膜を形成するためのO2ガス圧全圧又は分圧は、60Pa以下であることが好ましい。尚、ここでは、層間絶縁膜が酸化雰囲気中で形成される場合について述べたが、例えば、層間絶縁膜キャップ層又はパッシベーション膜が窒化雰囲気中で形成される場合においても、高融点導電体の窒化速度を考慮して、層間絶縁膜の形成温度基板の加熱温度及びN2ガス圧が適宜設定されることが好ましい。但し、層間絶縁膜の形成温度は、少なくとも層間絶縁膜の形成の初期段階において、例えば、層間絶縁膜の形成が開始されてから層間絶縁膜が高融点導電層例えば、Mo層から構成される配線を覆うまでの期間において、400°C以下であればよい。それゆえ、層間絶縁膜の形成工程を2段階に分け、400°C以下の温度条件下において薄い層間絶縁膜が配線上に形成された後、400°Cより高い温度条件下において厚い層間絶縁膜が配線上に形成されてもよい。これによって、製造期間の長期化を回避して、配線の低抵抗化ができる。ここでは、Mo及びWが配線としての高融点導電層に用いられる場合について述べた。但し、高融点導電層が、Ru、Ta、又は、シリサイドなどから形成される場合においても、それらの導電層の酸化及び窒化反応、より具体的には、それらの導電層の酸化速度又は窒化速度を考慮して、層間絶縁膜の形成温度やガス圧が、それらの酸化又は窒化を抑制する条件に適宜設定すればよい。これによって、Mo及びW以外の高融点導電体を用いて配線が形成される場合であっても、層間絶縁膜の形成に起因した配線の抵抗値の上昇を抑制できる。尚、層間絶縁膜は、SiN、SiO2、SiOC又はSiCNなどが、配線間に生じる容量の設計に応じて、適宜選択される。層間絶縁膜が窒素又は炭素を含む場合、高融点導電層層の窒化速度又は炭化速度を考慮して、高融点導電層の窒化又は炭化が抑制される条件の層間絶縁膜の形成温度やガス圧が適宜設定すればよい。以上のように、層間絶縁膜を形成するためのガスと高融点導電層との反応速度を考慮して、層間絶縁膜の形成条件を設定することによって、配線としての高融点導電層の抵抗値の増加を抑制でき、配線の低抵抗化に貢献できる。dバリア膜及びその形成条件図8乃至図13を参照して、配線としての高融点導電層上に設けられるバリア膜及びその形成条件について、説明する。図1に示されるように、半導体装置において、配線高融点導電層60が形成された後、窒化膜や酸化膜を含む層間絶縁膜68,69,71が、配線60を覆うように形成される。上述のように、層間絶縁膜68,69,71の形成時における酸化雰囲気中や窒化雰囲気中に、加工された配線60の露出面がさらされ、配線60の露出部分が酸化又は窒化される場合がある。図1に示されるように、配線としての高融点導電体層60の側面上に、バリア膜拡散防止膜62が設けられることによって、層間絶縁膜の形成時における配線に対する酸化種及び窒化種の拡散を抑制できる。バリア膜62は、例えば、酸化膜、窒化膜又は酸窒化膜から構成される。図8は、バリア膜を形成するための処理時間と高融点導電層の抵抗値の変化との関係を示すグラフである。図8のグラフの横軸は、バリア膜の形成時間単位:[sec]を示している。図8のグラフの縦軸は、メタル層のシート抵抗単位:[Ω/□]を示している。バリア膜は、高融点導電層の露出面に対する化学処理ここでは、酸化処理によって形成される。酸化処理によってバリア膜が形成される場合、バリア膜の形成時間と形成されるバリア膜の膜厚との間に相関関係が生じる。バリア膜の形成時間が長くなると、バリア膜の膜厚が厚くなる。尚、図8に示される例では、10sec、60sec、120secの処理時間でバリア膜が高融点導電層に形成される場合、及び、高融点導電層にバリア膜が形成されない場合すなわち、バリア膜の形成時間がゼロにおける、高融点導電層のシート抵抗の変化が、それぞれ示されている。図8の各サンプルにおいて、各形成時間によってバリア膜が形成された後に、高融点導電層上に、5nm程度の膜厚を有するシリコン窒化膜が形成される。図8において、高融点導電層には、50nm程度の膜厚を有するMo層が用いられている。図8に示されるように、バリア膜が形成された高融点導電層Mo層のシート抵抗は、バリア膜が形成されない高融点導電層のシート抵抗に比較して、低減する。これは、バリア膜が、シリコン窒化膜が形成される際の窒化種が高融点導電層に拡散するのを抑制するためである。それゆえ、高融点導電層と層間絶縁膜との間にバリア膜が設けられることによって、高融点導電層内に対する窒素Nの拡散に起因した高融点導電層の抵抗値の上昇が、抑制される。このように、バリア膜62が、配線としての高融点導電層60の外周例えば、側面を覆うように、高融点導電層60と層間絶縁膜との間に形成されることによって、層間絶縁膜に起因する不純物が高融点導電層60内に拡散するのを防止でき、高融点導電層60の電気的特性の劣化を防止できる。例えば、Moのように、窒素の拡散により劣化しやすい高融点導電体が配線に用いられる場合、本実施形態のように、酸化膜からなるバリア膜が高融点導電層配線上に形成されることによって、キャップ層ハードマスクやパッシベーション膜に起因する窒素がMo層内に拡散するのを抑制することは、有効である。尚、酸素により劣化しやすい高融点導電体が配線に用いられる場合、窒化膜からなるバリア膜が、導電層と酸化膜からなる層間絶縁膜との間に設けられることが好ましい。バリア膜62が、高融点導電層60に対する酸化処理によって形成される酸化膜である場合、高融点導電層60とバリア膜酸化膜62との界面に、酸素が存在する。そして、高融点導電層60及びバリア膜62を含む配線構造において、その配線構造内の酸素濃度は、高融点導電層60とバリア膜62との界面バリア膜側から高融点導電層60の中央部に向かって、低くなる。これと同様に、バリア膜62が高融点導電層60に対する窒化処理によって形成される窒化膜である場合、高融点導電層60とバリア膜窒化膜62との界面に、窒素が存在する。高融点導電層60及びバリア膜62を含む配線構造内における窒素濃度は、高融点導電層60とバリア膜62との界面から高融点導電層60の中央部に向かって、低くなる。このように、バリア膜側から高融点導電層の中央部側に向かって、酸素又は窒素が濃度勾配を有することによって、酸素濃度又は窒素濃度の高いバリア膜側では、バリア膜としての機能を向上でき、酸素濃度又は窒素濃度の低い高融点導電層配線の中央部では、電気伝導率が向上する。例えば、高融点導電層60とバリア膜62との界面に、酸素又は窒素が存在する場合、高融点導電層例えば、Mo層の界面表面が、酸素又は窒素によって終端されている。バリア膜62を形成するための酸化処理又は窒化処理の時間が長くなると、高融点導電層60が過剰に酸化され、導電層60の配線幅断面積が縮小されるため、導電層60の抵抗値が増加する可能性がある。それゆえ、高融点導電層60に対する不純物の拡散の抑制と配線幅の縮小との関係を考慮して、バリア膜を形成するための酸化処理又は窒化処理の時間及びバリア膜の膜厚が、配線材の種類や配線の寸法に応じて、適宜設定されることが好ましい。図8に示される例において、Moが配線材に用いられた場合、Mo層の配線幅及び膜厚の縮小に起因する抵抗値の上昇を抑制するために、30secから130secの範囲内の酸化処理が実行されることが好ましい。但し、Moを用いて形成された配線の寸法に応じて、酸化処理の時間を調整してもよいのは、もちろんである。図6、図7及び図9を用いて、バリア膜の形成条件について、より具体的に説明する。ここでは、Mo及びWからなる高融点導電層を例示して、それらの導電層Mo層及びW層上に設けられるバリア膜について、説明する。ここでは、バリア膜がMo層及びW層に対する酸化処理によって形成される場合について述べる。上述のように、図6及び図7は、Mo及びWの酸化速度を示す図である。図9は、高融点導電体の気化速度を説明するためのグラフである。図9のaは、酸素雰囲気中におけるMoの気化速度気化レートの2次元マップが示されている。図9のaにおいて、グラフの横軸はO2ガス圧単位:[Pa]を示し、グラフの縦軸は加熱温度を示している。図9のbは、O2ガス圧が60Paに設定された場合における、Mo及びWの気化速度と加熱温度との関係を一例として示している。図9のbにおいて、グラフの横軸は加熱温度を示し、グラフの縦軸は気化速度を示している。バリア膜がMo層又はW層からなる配線の表面上に形成される場合、バリア膜の形成に起因して配線の抵抗値が上昇するのを抑制するために、導電体の過剰酸化、及び、導電体及び導電体の酸化物の気化昇華を考慮して、バリア膜の形成条件が設定されることが好ましい。図9のa及びbに示されるように、例えば、O2のガス圧が60Paに設定された場合、Moの気化速度は、450°C以下のMo層に対する加熱温度において、ほぼ0nm/sec程度になる。図6及び図7を用いて説明したように、O2ガス圧が60Paに設定された酸化雰囲気中において、Moの酸化速度は、加熱温度が400°Cから450°C程度の範囲に設定された場合、0.02nm/secから0.03nm/sec程度になる。また、Mo層に対する加熱温度が500°C以上に設定された場合、Moの気化速度は0.04nm/sec以上になり、Moの酸化速度は0.05nm/sec以上になる。図9のbに示されるように、Wの気化速度は、O2のガス圧が60Paに設定された場合において、300°Cから700°Cの加熱温度の範囲内では、ほぼ0nm/secを示している。そして、図9のbに示される例に限らず、60Paから300PaのO2ガス圧の範囲、及び、300°Cから700°Cの範囲内において、Wは、ほぼ0nm/secの気化速度を示し、ほとんど気化昇華しない。このように、Wの気化レートは、Moの気化レートに比較して十分小さい。図6、図7及び図9に示されるように、Mo層がO2のガス圧が60Paの酸化雰囲気中において加熱処理された場合、酸化雰囲気中における500°C以上の加熱温度の条件下では、Moは気化する。そして、その条件下において、MoMo酸化物の気化速度及びMoの酸化速度は大きくなる。それゆえ、500°C以上の加熱温度において、バリア膜の形成時におけるMo層の過剰酸化やMo又はMo酸化物の気化に起因して、配線の導電性に寄与するMo層の寸法断面積が減少し、配線の抵抗値が大きくなる可能性がある。したがって、酸化処理によってMo層の側面露出面上にバリア膜が形成される場合、Moの気化を防ぐために、Mo層の側面が徐々にゆっくりと酸化され、且つ、Mo及びMo酸化物がほとんど気化しない加熱温度及びO2ガス圧が設定されることが好ましい。例えば、Mo層上に酸化膜からなるバリア膜が形成される場合、バリア膜を形成するための酸化雰囲気中におけるMo層に対する加熱温度は、500°Cより低い加熱温度、より好ましくは、400°Cから450°Cの温度範囲に設定される。また、導電体の過剰酸化を抑制するために、導電体の酸化速度は遅いほうが好ましい。それゆえ、Mo層に対する加熱温度が400°Cから450°Cに設定される場合、バリア膜を形成するためのO2のガス圧は、60Pa程度に設定されることが好ましい。また、Wが配線に用いられた場合、Wはほとんど気化しないので、Wが過剰酸化されないように、Wの酸化速度を考慮して、バリア膜を形成するためのO2のガス圧及び加熱温度が適宜設定される。以上のように、高融点導電体の気化速度が、高融点導電体の酸化速度より小さくなる条件で、バリア膜が高融点金属の配線上に形成されることが好ましい。このようなバリア膜の形成条件が設定されることによって、配線を構成する高融点導電体の気化や過剰酸化による配線の線幅及び膜厚の縮小や、バリア膜の昇華を防止できる。これによって、バリア膜の形成が原因で配線の抵抗値が上昇するのを、防止できる。Moが配線に用いられた場合におけるバリア膜の形成条件例として、例えば、O2ガス圧が60Paに設定され、400°Cから450°Cの範囲に加熱温度が設定されることによって、Moの気化速度が、Moの酸化速度より小さくなる。上述のバリア膜の形成条件において、配線としてのMo層に対する酸化処理によって、バリア膜が形成される場合、Mo酸化物が、Mo層上に形成される。図10は、酸化処理によって形成されたMo酸化物の組成の一例のXRDプロファイルを示している。図10におけるXRDプロファイルは、2θ-θ法粉末法による測定結果が示されており、グラフの横軸は2θ単位:[°]を示し、グラフの縦軸は回折強度単位:[a.u]を示している。図10に示されるように、2θ=26°においてMoO211-1の回折ピーク、2θ=37°においてMoO2111の回折ピーク、また、2θ=53.4°においてMoO2211の回折ピークが検出されている。このXRDによる解析結果は、二酸化モリブデンMoO2の回折ピークを示している。このように、上記の条件によってMo層上に形成されるバリア膜Mo酸化物は、主に、MoO2を含んでいる。尚、Mo層上に形成されるMoの自然酸化膜は、例えば、三酸化モリブデンMoO3である。例えば、配線の膜厚が50nm程度である場合、バリア膜としてのMoO2膜の膜厚は、1nmから3nm程度の厚さであることが好ましい。MoO2膜の膜厚が、1nmから3nm程度であれば、配線高融点導電層に対する反応種Nの拡散を抑制でき、かつ、バリア膜の形成による配線幅の縮小に起因した配線の抵抗値の上昇を抑制できる。但し、バリア膜の膜厚は、配線の寸法膜厚又は幅に応じて、適宜調整されるのはもちろんである。尚、Mo層上のバリア膜Mo酸化膜は、MoO2とMoO3とを両方含む膜でもよい。また、バリア膜は、高融点導電体が含む元素以外に、層間絶縁膜を形成するための元素を含んでいてもよい。例えば、バリア膜例えば、MoO2を含むMo酸化膜内に、Si、H、N又はCが、含まれる場合もある。配線としての高融点導電層60がMo層である場合、そのMo層上に形成されるバリア膜は、Mo窒化膜MoN膜でもよいのは、もちろんである。ここでは、配線材としてMo及びWが用いられた例について説明したが、導電体の酸化速度及び気化速度を考慮することによって、上述のTa、Ru又はシリサイドなど他の高融点導電体に、バリア膜を形成することができるのはもちろんである。尚、バリア膜としての酸化膜又は窒化膜が、酸化処理又は窒化処理によって形成される場合、酸化種又は窒化種が高融点金属層60の内部に拡散するとともに、酸化膜又は窒化膜の形成による体積の膨張が生じる場合がある。そのため、バリア膜が厚い場合、基板表面に対して水平方向において、バリア膜62の側面が、キャップ層68の側面よりも突出する可能性がある。この場合、配線の幅方向における高融点金属層60とバリア膜62とを含む寸法は、キャップ層69の幅W2よりも大きくなり、キャップ層68とバリア膜62との間に、段差が形成される。それゆえ、バリア膜の膜厚は、1~3nm程度であることが好ましい。<セルフパッシベーションによるバリア膜の形成>高融点導電層60上のバリア膜62は、金属のセルフパッシベーション自己不動態化によって、形成されてもよい。この場合、配線材として高融点導電体に、配線材として選択された高融点金属以外の元素例えば、金属元素が添加される。以下では、高融点導電層に添加される元素金属元素のことを、添加元素又は添加金属とよぶ。添加金属は、高融点導電体と添加金属との化合物によって、配線の抵抗値を上昇させない材料から選択されて、高融点導電層60内に添加されるドーピングされることが好ましい。高融点導電層60内における拡散速度が比較的速い金属が、高融点導電層60内に添加されることが好ましい。さらに、配線材に添加される材料元素の融点は、配線材高融点導電体の融点より低いことが好ましい。添加金属を含む高融点導電層60に対して酸化雰囲気中又は窒化雰囲気中における加熱処理が施されることによって、高融点導電層60内の添加金属が、高融点導電層の側面露出面に析出し、その析出した金属の酸化膜又は窒化膜が、高融点導電層の側面に沿って形成される。本実施形態において、金属のセルフパッシベーションによって形成されたバリア膜のことを、セルフパッシベーション膜とよぶ。図11は、金属の酸化物標準生成エネルギー酸化物生成エネルギーともよばれるを示す図である。図11の縦軸は各金属の酸化物の生成エネルギーを示し、図11の横軸は生成される酸化物を示している。例えば、配線としての高融点導電層にMo層又はW層が用いられている場合、Mo又はWの酸化物の酸化物標準生成エネルギー以下の金属元素材料が、配線材としてのMo層又はW層に添加されていることが、セルフパッシベーション膜を形成するために、好ましい。Mo酸化物ここでは、MoO3及びW酸化物ここでは、WO2の生成エネルギーは、450kJ/mol程度である。それゆえ、Mo層又はW層に対する酸化処理によって添加金属のセルフパッシベーション膜がバリア膜として形成される場合において、Mo層又はW層内に添加される金属の酸化物標準生成エネルギーは、450kJ/mol以下であることが好ましい。また、添加された金属の酸化物が、Mo酸化物又はW酸化物に比較して、化学的に安定な材料であることが好ましい。これを鑑みて、Mo又はWを用いた配線60に対して酸化物からなるセルフパッシベーション膜が形成される場合、アルミニウムAlやジルコニウムZrが、Mo層やW層に添加されることが好ましい。Alが、Mo又はW層内に形成された場合、酸化アルミニウムAlxOy膜が、Mo層又はW層の側面露出面上に形成される。また、ZrがMo又はW層内に形成された場合、酸化ジルコニウムZrOy膜が、Mo層又はW層の側面上に形成される。バナジウムVやチタンTiが、Mo層又はW層に添加されてもよい。尚、組成式中のx及びyの値元素の組成比は、化学量論的組成ストキオメトリを満たすことが好ましいが、形成条件に応じて、組成のずれを含む場合がある。図12は、金属の窒化物標準生成エネルギー窒化物生成エネルギーともよばれるを示す図である。図12の縦軸は各金属の窒化物の生成エネルギーを示し、図12の横軸は生成される金属窒化物を示している。添加された金属元素の窒化物によって、セルフパッシベーション膜が形成される場合においても、添加される金属元素の窒化物生成エネルギーが、配線材としての高融点導電体の窒化物生成エネルギー以下であり、形成された窒化物が高融点導電体の窒化物よりも化学的に安定な材料であることが好ましい。Mo窒化物ここでは、Mo2Nの生成エネルギーは、例えば、100kJ/mol程度である。例えば、Mo層に対する窒化処理によって添加金属のセルフパッシベーション膜が形成される場合、Mo層に添加される金属の窒化物生成エネルギーは100kJ/mol以下であることが好ましい。例えば、Moを用いて配線60が形成される場合、AlやZrが添加金属として用いられることが好ましい。AlがMo層内に添加された場合、AlxNy膜がMo層の外周露出面に沿って形成され、ZrがMo層内に添加された場合、ZrxNy膜がMo層の外周露出面に沿って形成される。ここで、図13を用いて、セルフパッシベーション膜の形成方法について、説明する。図13のa乃至cは、セルフパッシベーション膜の形成方法を説明するための模式図である。例えば、図13のaに示されるように、所定の濃度の添加金属81を含む高融点導電層60Xが、基板89上に堆積される。高融点導電層60Xの堆積時において、添加金属81は、高融点導電層60X内において、実質的に均一に分散している。尚、基板例えば、SiO2層上に、例えば、窒化モリブデンや窒化チタンなどの密着層図示せずが、形成され、その密着層上に、高融点導電層60Xが堆積されてもよい。添加金属81を含む高融点導電層高融点金属層60Xは、所定の組成比に設定された添加金属81と高融点金属とを含む合金ターゲットを用いたスパッタ法によって形成されてもよいし、添加金属81の金属ターゲットと高融点導電体のターゲットとを用いたスパッタ法によって形成されてもよい。また、高融点導電層が基板68上に堆積された後に、所定の金属元素がイオン注入によって高融点導電層に添加されてもよい。尚、高融点導電層に対する金属元素の添加は、ここで例示した方法に限定されない。そして、高融点導電層60X上に、マスク層キャップ層68が堆積される。図13のbに示されるように、パターニングされたマスク層68をマスクにして、添加金属81を含む高融点導電層60が、所定の配線パターンを有するように、加工される。加工された高融点導電60に対して、バリア膜を形成するために、例えば、酸素雰囲気中におけるアニール処理が、実行される。この際、高融点導電層60の露出面ここでは、側面から酸素が注入されるとともに、添加金属81が高融点導電層60の露出面側に向かって拡散し、添加金属81が高融点導電層60の露出面側において析出する。このように、添加金属81が高融点導電層60の露出面側へ析出させるために、添加金属81の拡散速度が、高融点導電体の拡散速度より速いことが好ましい。これによって、図13のcに示されるように、高融点導電層60の露出面上に、バリア膜としてのセルフパッシベーション膜62Aが、形成される。上述のように、添加金属81の酸化物生成エネルギーが、高融点導電体の酸化物生成エネルギーよりも小さい場合、主に、添加金属81が酸素と反応し、添加金属81の金属酸化膜が、高融点導電層60の露出面側面上に、形成される。但し、セルフパッシベーション膜62Aは、添加金属からなる金属酸化物と高融点導電体高融点金属からなる酸化物とを含んでいてもよい。添加金属81が高融点導電層60の露出面側に析出し、セルフパッシベーション膜62Aが高融点導電層60の露出面上に形成される結果として、高融点導電層60の中央部内部における添加金属81の元素濃度は、高融点導電層60の側面側外周部における添加金属81の元素濃度より低くなる。但し、高融点導電層60の中央部における添加金属81の元素濃度が、高融点導電層60の側面側における添加金属81の元素濃度と同程度となる場合もある。セルフパッシベーション膜62Aが形成された後、層間絶縁膜図示せずが、高融点導電層60及びセルフパッシベーション膜62Aを覆うように、基板89上に、堆積される。図13のa乃至cに示されるように、高融点導電層60,60X内に添加された金属81のセルフパッシベーションによって、配線としての導電層60,60Xの側面上に、バリア膜としてのセルフパッシベーション膜82Aが形成される。尚、バリア膜62が添加金属のセルフパッシベーションによって形成される場合においても、セルフパッシベーション膜が酸化膜か窒化膜かに応じて、高融点導電層60とセルフパッシベーション膜62との界面に、酸素又は窒素が存在する。高融点導電層60とセルフパッシベーション膜62とを含む配線構造内における酸素濃度又は窒素濃度は、高融点導電層60とセルフパッシベーション膜62との界面から高融点導電層60の中央部に向かって、低くなる。以上のように、配線の側面にセルフパッシベーション膜62Aが形成されることによって、層間絶縁膜の形成時に生じる酸化種又は窒化種が高融点金属層60内に拡散するのを低減でき、配線の電気的特性の劣化例えば、抵抗値の上昇を抑制できる。但し、酸化種/窒化種の拡散を防止できる膜厚のバリア膜が配線の微細化によって形成できない場合や、プロセスの整合性の観点からバリア膜又はセルフパッシベーション膜が形成できない場合がある。所定の膜厚のバリア膜が形成された後に、層間絶縁膜が形成されることによって、バリア膜の膜厚が増大し、配線の線幅が縮小する場合がある。或いは、バリア膜内への酸素又は窒素の拡散によって、バリア膜の特性が劣化する場合がある。そのため、バリア膜が形成された場合においても、バリア膜及び配線が劣化しないように、上述のように層間絶縁膜の形成条件を考慮することが好ましい。尚、高融点導電層60の露出面に対する化学反応処理によって形成されるバリア膜69及びセルフパッシベーション膜69は、高融点導電層60上において、不完全な酸化膜又は窒化膜でもよい。不完全な酸化膜又は窒化膜がバリア膜62として高融点導電層60上に設けられた場合においても、そのバリア膜62と高融点導電層60との界面に、酸素又は窒素が存在すればよい。バリア膜62と高融点導電層60との界面に、酸素又は窒素が存在する場合、不完全な酸化膜又は窒化膜は、高融点導電層60とバリア膜との界面において、高融点導電層例えば、Mo層の界面表面が酸素によって終端されている状態又は窒素によって終端されている状態を、有している。例えば、酸化膜から構成されるバリア膜62は、化学量論的組成に対して酸素欠損を含む膜でよいし、窒化膜から構成されるバリア膜62は、化学量論的組成に対して窒素欠損を含む膜でよい。eまとめ本実施形態の半導体装置は、高融点導電体から構成される配線60を含む。配線60を形成するための高融点導電体は、1000°C以上の融解温度を有している。これによって、半導体装置の製造プロセスの温度条件1100°C以下において、融解温度の比較的低い材料Cu又はAlに比較して、高温に起因する配線の劣化を抑制できる。例えば、高融点導電体としての金属高融点金属には、Mo、W、Ru、Ta、Ni、Coなどが用いられる。高融点導電体としての金属化合物高融点金属化合物には、MoSi、WSi、NiSi、CoSiなどのシリサイドなどが用いられる。本実施形態の半導体装置において、これらの高融点金属及び高融点金属化合物のグループから選択される1つの導電体を用いて、配線60が形成される。これらの高融点導電体を用いて配線60が形成されることによって、配線60が含む高融点導電体の結晶粒を大きくでき、配線の抵抗率抵抗値を低減できる。配線60を構成する高融点導電体の結晶粒を大きくするために、例えば、高融点導電層60の堆積時における基板加熱処理や高融点導電層の堆積後のポストアニール処理が、高融点導電層60に対して施される。このような高融点導電層60に対する加熱処理によって、高融点導電層60の結晶性が改善され、配線としての高融点導電層60が含む結晶粒が大きくなる。尚、加熱処理による高融点導電層の結晶粒の大粒径化のため、1000°C以下の再結晶化温度を有する高融点導電体が用いられることが好ましい。高融点導電体の再結晶化温度を考慮した場合、配線を構成する高融点導電体には、例えば、Mo、Ru又はTaが用いられる。これによって、半導体装置の製造プロセスが含む温度条件において、配線としての高融点導電層の結晶性の改善結晶の大粒径化を、図ることができる。また、加工後の高融点導電層に対して、窒化雰囲気中における還元処理を施すことが好ましい。これによって、配線としての高融点導電層の露出面が還元され、配線の寸法の縮小を抑制でき、配線の抵抗値の上昇を抑制できる。例えば、配線60を覆う層間絶縁膜の形成時において、層間絶縁膜を形成するための条件に起因して、高融点導電体からなる配線の電気的特性が劣化しないように、層間絶縁膜の形成条件が設定される。例えば、層間絶縁膜の形成時、少なくとも層間絶縁膜の成膜時の初期段階において、400°C以下の温度条件下で、酸化物からなる層間絶縁膜が形成されることが好ましい。また、例えば、酸化物から構成される層間絶縁膜を形成するためのO2のガス圧は、60Pa以下であることが好ましい。このように、層間絶縁膜の形成条件を考慮することによって、高融点導電体例えば、Moの過剰な酸化又は窒化が抑制され、導電層の酸化又は窒化に起因した配線幅及び膜厚の縮小が低減される。その結果として、高融点導電体から構成される配線の抵抗値の上昇を、防止できる。例えば、高融点導電体から構成される配線60の側面上に、バリア膜62が設けられる。バリア膜62が、高融点導電層60と層間絶縁膜との間に設けられることによって、層間絶縁膜に起因する不純物が、高融点導電層60内に拡散するのを抑制でき、配線の抵抗の上昇を抑制できる。バリア膜62は、例えば、酸化膜、窒化膜又は酸窒化膜から構成される。例えば、バリア膜62が、配線としての高融点導電層60に対する酸化処理又は窒化処理によって、高融点導電層60の側面上に形成される場合、図1又は図13に示されるように、高融点導電層60の配線幅W1は、高融点導電層60を加工するためのキャップ層ハードマスクの幅W2よりも小さくなる。この場合、バリア膜62の側面は、キャップ層68の側面よりも基板表面に対して水平方向にほとんど突出しないので、バリア膜62が交通店導電層60の側面上に形成されたとしても、高融点導電層60とバリア膜62とを含む配線構造の配線幅は拡大しない。また、互いに隣接する配線間の間隔が、バリア膜62の形成によって縮小することもほとんど無い。それゆえ、本実施形態における配線構造は、微細な配線パターンを、比較的容易に形成できる。また、バリア膜62が高融点導電層60に対する酸化処理又は窒化処理によって形成されている場合、キャップ層68の側面とバリア膜62との側面に段差が生じにくい。そのため、バリア膜62を含む配線構造を覆う層間絶縁膜SiN膜69の密着性及び被覆性が、改善される。配線の配線幅及び膜厚の縮小を抑制するために、バリア膜62は、高融点導電体の酸化物又は窒化物が形成される条件下において、高融点導電体が徐々に酸化又は窒化され、高融点導電体がほとんど気化しない条件で、形成される好ましい。例えば、Moを用いて形成された配線の側面上に、Mo酸化物を含むバリア膜が形成される場合、O2ガス圧が60Paに設定され、加熱温度が400°Cから450°Cの範囲に設定された形成条件で、バリア膜この場合、MoO2を含む膜が形成されることが好ましい。例えば、バリア膜としてのMoO2膜の膜厚は、1nmから3nm程度であることが好ましい。また、高融点金属60に添加された添加金属のセルフパッシベーションによって、バリア膜62が形成されてもよい。バリア膜62としてのセルフパッシベーション膜が酸化膜である場合、高融点金属に添加される金属には、添加金属の酸化物標準生成エネルギーが高融点金属の酸化物標準生成エネルギー以下の材料が用いられる。セルフパッシベーション膜が窒化膜である場合、添加金属の窒化物標準生成エネルギーが高融点金属の窒化物標準生成エネルギー以下の材料が、添加金属として用いられる。添加金属と高融点導電体との間に高抵抗な化合物を形成しない材料が、添加金属に用いられることが好ましい。拡散速度が高融点金属の拡散速度よりも速い材料が、添加金属に用いられることが好ましい。さらには、化学的に安定な酸化物又は窒化物が形成される材料が、添加金属に用いられることが好ましい。例えば、高融点金属にMo又はWが用いられる場合、例えば、Al又はZrが添加金属として、Mo層又はW層内に添加される。尚、バリア膜としてのセルフパッシベーション膜が形成された場合、配線内における添加金属の濃度プロファイルは、配線の側面側バリア膜側における濃度が、配線の中央部における濃度よりも高くなる。このような、高融点導電体に対する酸化/窒化処理又は添加金属のセルフパッシベーションによって形成されたバリア膜が、配線としての高融点導電層の側面上に設けられることによって、高融点導電層の寸法縮小や不純物拡散に起因した配線の抵抗の上昇を、抑制できる。以上のように、本実施形態の半導体装置によれば、半導体装置が含む配線の低抵抗化を図ることができる。3変形例以下、図14乃至図16を用いて、本実施形態の半導体装置の変形例について説明する。図14に示されるように、配線60Aの構造は、2つの導電体の積層構造でもよい。例えば、ポリメタル構造の配線60Aは、高融点導電層例えば、Mo層61が、ポリシリコン層63上に積層されている。ポリシリコン層63は、バリアメタル膜上に設けられてもよいし、層間絶縁膜75上に直接設けられてもよい。配線60Aを覆うバリア膜が、酸化処理によって形成される場合、高融点導電層61の側面上に、高融点導電体の酸化膜が設けられるとともに、ポリシリコン層63の側面上に、酸化シリコン膜が設けられている。また、バリア膜62,64が窒化処理によって形成されてもよい。この場合、高融点導電体の窒化膜が高融点導電層61の側面上に形成されるとともに、窒化シリコン膜64が、ポリシリコン層63の側面上に設けられる。尚、高融点導電体がシリサイドから構成される場合、配線60Aは、ポリシリコンとシリサイドとの積層構造ポリサイド構造を有する。図15に示されるように、配線としての高融点導電層60の上面上に、キャップ層は、設けられていなくてもよい。この場合、例えば、高融点導電層60の上面上に、バリア膜又はセルフパッシベーション膜62が設けられる。高融点導電層60の上面及び側面を覆うバリア膜62は、キャップ層が除去された後に、形成される。図16に示されるように、隣接する配線高融点導電層間の領域は、層間絶縁膜によって埋め込まれなくともよい。この場合、隣接する配線60間に、エアギャップAGが設けられている。エアギャップAGは、空気又は真空の空間である。エアギャップAGは、配線60間の間隔を小さくしたり、埋め込み性の悪い層間絶縁膜75Bを意図的に用いたりすることによって、形成できる。尚、層間絶縁膜が配線60間に埋め込まれていない場合であっても、配線60の上面を覆う層間絶縁膜75Bが形成されている期間において、配線としての高融点導電層60の側面が、酸化雰囲気中に又は窒化雰囲気中にさらされる。それゆえ、エアギャップAGが配線60に隣接する場合であっても、酸化雰囲気中における層間絶縁膜の形成温度が400°C以下に設定される、又は、バリア膜又はセルフパッシベーション膜62が高融点導電層60の側面上に設けられることが好ましい。図14乃至図16に示される本実施形態の半導体装置の変形例においても、上述の例と同様に、配線としての高融点導電層が含む結晶の大粒径化及び配線に対する不純物の拡散の抑制によって、配線を低抵抗化できる。4応用例以下、図17乃至図20を用いて、本実施形態の半導体装置の応用例について、説明する。<例1:電界効果トランジスタ>本実施形態で述べた高融点導電体から構成される配線は、例えば、電界効果トランジスタFETFieldEffectTransistorに用いることができる。図17は、電界効果トランジスタTrの断面構造の一例を示している。図22は、電界効果トランジスタのチャネル長方向の断面構造を示している。例えば、多層配線構造に用いられる配線60に高融点導電体が用いられるだけでなく、電界効果トランジスタTrのゲート電極21に、上述の高融点導電体が用いられてもよい。電界効果トランジスタTrは、半導体基板10内の素子形成領域アクティブ領域内に設けられている。素子形成領域は、素子分離領域内の素子分離絶縁膜19によって、区画されている。素子形成領域内には、P型又はN型のウェル領域図示せずが設けられる。ウェル領域内には、2つの拡散層23Aが設けられている。拡散層23は、トランジスタTrのソース/ドレインとして用いられる。例えば、拡散層23Aの表面には、ソース/ドレイン電極23Bが設けられている。2つの拡散層23A間のウェル領域表面には、ゲート絶縁膜22が設けられる。ゲート絶縁膜22は、酸化シリコン膜、酸窒化シリコン膜、高誘電率膜high-k膜またはこれらの積層膜うち、いずれか1つから形成される。トランジスタTrのゲート電極21は、ゲート絶縁膜22上に設けられる。ゲート電極21の側面上には、側壁絶縁膜18が設けられている。ゲート電極21上及びソース/ドレイン電極25上には、コンタクトCPがそれぞれ設けられている。各電極21,25は、コンタクトCPを経由して、配線60に接続される。コンタクトCP及び配線60は、層間絶縁膜70,71内に設けられている。配線60は、上述の高融点導電体例えば、Moからなる。トランジスタTrのゲート電極21は、配線60と同様の高融点導電層61を含むゲート構造60Bを有していてもよい。トランジスタTrのゲート電極21が、高融点金属の単層構造である場合、メタルゲート構造の電界効果トランジスタが形成される。尚、トランジスタTrのゲート電極21は、高融点導電体としてのシリサイドの単層構造によって形成されてもよい。ゲート電極21としての高融点導電体は、高融点導電体の仕事関数を考慮して、トランジスタTrの特性及びゲート絶縁膜22の材料に応じて上述の複数の金属及び金属化合物の中から適宜選択される。図17に示されるように、トランジスタTrのゲート電極21は、高融点導電層とポリシリコンとの積層構造ポリメタル構造又はポリサイド構造でもよい。但し、高融点金属層とポリシリコン層との間に、高融点金属層とポリシリコン層との化合物層シリサイド層が形成される場合がある。また、ソース/ドレイン電極23Bに、高融点導電体金属層又はシリサイド層が用いられてもよい。ゲート電極21が含む高融点導電層61と側壁絶縁膜18との間に、バリア膜62が設けられてもよい。また、高融点導電層61は、高融点導電体以外の金属元素が添加されていてもよく、添加された金属元素の化合物膜例えば、酸化膜又は窒化膜からなるセルフパッシベーション膜が、バリア膜62として、ゲート電極21の側面上に形成されてもよい。バリア膜62が高融点金属層61の側面上に設けられている場合、側壁絶縁膜18は、設けられなくともよい。なお、ゲート電極21が、ポリメタル構造又はポリサイド構造を有する場合、ポリシリコン層63の側面上のバリア膜62は、酸化シリコン膜又は窒化シリコン膜から構成される。このように、図1乃至図16を用いて説明された配線としての高融点導電体を、電界効果トランジスタTrに適用することができる。<例2:フラッシュメモリ>図18を用いて、本実施形態の半導体装置の応用例2について、説明する。本実施形態で述べた高融点導電体から構成される配線は、例えば、フラッシュメモリに用いることができる。図18は、NAND型フラッシュメモリが含む1つのメモリセルユニットの断面構造を示している。図18は、カラム方向ビット線の延在方向に沿うメモリセルユニットの断面構造を示している。1つのメモリセルユニットは、NANDストリングとNANDストリングの一端及び他端に接続されたセレクトトランジスタSTとから構成される。NANDストリングは、複数のメモリセルMC例えば、n個の電流経路チャネル領域が直列接続されることによって、形成されている。図18に示されるように、メモリセルユニットは、半導体基板10内の素子形成領域に配置される。ロウ方向ワード線の延在方向に互いに隣接する素子形成領域は、素子分離絶縁膜図示せずによって互いに電気的に分離されている。メモリセルMCは、例えば、電荷蓄積層24上にコントロールゲート電極25が積層されたゲート構造を有する電界効果トランジスタである。メモリセルMCのゲート構造は、電荷蓄積層24にフローティングゲート電極を用いたスタックゲート構造でもよいし、電荷蓄積層24にトラップ準位を含む絶縁膜例えば、窒化シリコン膜を用いたMONOS構造でもよい。図18には、フローティングゲート電極が電荷蓄積層24に用いられた例が示されている。電荷蓄積層24としてのフローティングゲート電極ポリシリコン層は、半導体基板1表面に形成されたゲート絶縁膜トンネル絶縁膜22A上に設けられる。コントロールゲート電極26は、フローティングゲート電極24上のゲート間絶縁膜25を介して、フローティングゲート電極24上に積層されている。コントロールゲート電極26は、ロウ方向に延在し、ロウ方向に隣接する複数のメモリセルMCで共有される。コントロールゲート線26は、ワード線WLとして用いられる。コントロールゲート電極26は、高融点導電層例えば、Mo層60を含む。コントロールゲート電極26は、高融点金属層例えば、Mo層60の単層構造でもよいし、高融点金属層60を含むポリメタル構造でもよい。また、コントロールゲート電極26は、高融点導電体としてのシリサイドの単層構造でもよいし、高融点金属層とシリサイド層とのポリサイド構造でもよい。カラム方向に隣接する複数のメモリセルMCは、ソース/ドレインを共有する。これによって、複数のメモリセルMCの電流経路が直列接続される。例えば、メモリセルMCのソース/ドレインとして、拡散層23Aが半導体基板10内に設けられている。但し、拡散層23Aは、形成されなくともよい。NANDストリングの一端ドレイン側及び他端ソース側には、セレクトトランジスタSTがそれぞれ設けられる。セレクトトランジスタSTの電流経路の一端は、拡散層23Aを介して、隣接するメモリセルMCにそれぞれ接続されている。セレクトトランジスタSTは、メモリセルMCとほぼ同時の工程で形成される。セレクトトランジスタSTのゲート電極29の下部電極層は、フローティングゲート電極24と同時に形成される。セレクトトランジスタSTのゲート電極29の上部電極層は、コントロールゲート電極と同時に形成される。セレクトトランジスタSTにおいて、上部電極層は、上部電極層と下部電極層との間の絶縁膜ゲート間絶縁膜に形成された開口部を介して、下部電極層に電気的に接続している。セレクトトランジスタの上部電極層は、コントロールゲート電極26と同様に、高融点導電体を含んでいる。セレクトトランジスタSTの上部電極層は、ロウ方向に隣接する複数のセレクトトランジスタで共有される。セレクトトランジスタSTのゲート電極29は、セレクトゲート線として用いられる。メモリセルユニットのドレイン側のセレクトトランジスタSTの電流経路の他端ドレイン23は、ビット線コンタクトBC、中間配線M0及びビアプラグV1を経由して、ビット線BLに接続される。メモリセルユニットのソース側のセレクトトランジスタSTの電流経路の他端ソース23は、ソース線コンタクトSCを経由して、ソース線SLに接続される。各コンタクトBC,SC,V1及び配線M0,BL,SLは、層間絶縁膜70,71内に形成されている。例えば、ビット線BL、ソース線SL及び中間配線M0は、上述の高融点導電体例えば、Moを含んでいる。ビアプラグV1が、高融点導電体から形成されてもよい。このように、図1乃至図16を用いて説明された配線としての高融点導電体を、フラッシュメモリに適用することができる。<例3:抵抗変化型メモリ>図19及び図20を用いて、本実施形態の半導体装置の応用例3について、説明する。本実施形態で述べた高融点導電体から構成される配線は、例えば、抵抗変化型メモリに用いることができる。図19は、抵抗変化型メモリの断面構造を示している。図19に示されるように、抵抗変化型メモリは、クロスポイント型メモリセルアレイ1を有している。クロスポイント型メモリセルアレイ1は、例えば、半導体基板10上に積層された層間絶縁膜70,71,72上に設けられている。この場合、半導体基板10上の層間絶縁膜が、クロスポイント型メモリセルアレイ1を形成するための基板として、用いられる。クロスポイント型メモリセルアレイ1は、複数のセルユニットCUを含んでいる。セルユニットCUは、ロウ方向に延在するワード線第1制御線WLとカラム方向に延在するビット線第2の制御線BLとの間に、設けられている。図20は、セルユニットCUの構造を模式的に示す鳥瞰図である。抵抗変化型メモリにおいて、メモリ素子30は、例えば、可変抵抗素子又は相変化素子である。メモリ素子30としての可変抵抗素子は、金属酸化物からなる膜31を含んでいる。これらの金属酸化物の薄膜31に所定の電圧又は電流が印加された場合、その膜31の抵抗値が印加された電圧に応じて可逆的に変化する。可変抵抗素子3の抵抗値が変化した状態は、所定の電圧が印加されるまで、ほぼ不揮発に維持される。このような金属酸化膜31の特性を利用して、可変抵抗素子を用いたメモリ素子3が、形成される。可変抵抗素子3が含む抵抗状態が変化する膜31のことを、抵抗変化膜31とよぶ。抵抗変化膜31は、酸化チタンTiOx又は酸化ハフニウムHfOxなどの遷移金属の酸化物から形成される。金属酸化膜からなる抵抗変化膜31における抵抗状態の変化のメカニズムの一例として、抵抗変化膜31内における微細な電気経路以下、フィラメントとよぶの形成及び消失に起因する抵抗変化が、挙げられる。フィラメントは、局所的な絶縁破壊や金属原子の偏析によって形成される。また、抵抗変化膜31内における金属イオン又は酸素イオンの移動によって、抵抗変化膜31の抵抗状態が変化する場合もある。メモリ素子としての相変化素子は、例えば、与えられた熱によって膜の結晶状態相が変化する膜以下、相変化膜とよぶ31を含んでいる。相変化膜31は、例えば、GeSbTeGSTやInSbTeISTなどの化合物から形成される。例えば、メモリ素子3としての相変化素子3に印加された電圧又は電流によって生じた熱によって、相変化膜31の結晶の配向状態が変化する。この結果として、相変化素子の抵抗値が変化する。抵抗変化膜又は相変化膜31は、2つの電極層32A,32Bに挟まれている。例えば、電極層32A,32Bの材料は、抵抗変化膜31の材料に応じて、適宜選択されることが好ましい。尚、メモリ素子30が相変化素子である場合、相変化膜31と一方の電極層との間に、ヒータ層が設けられてもよい。尚、MTJMagneticTunnelJunction素子がメモリ素子30に用いられてもよい。セルユニットCUは、動作の対象となったメモリ素子と動作の対象となっていないメモリ素子との相互干渉を抑制するために、選択素子として含んでいる。選択素子として、例えば、ダイオードがセルユニットCU内に設けられている。クロスポイント型メモリセルアレイにおいて、セルユニットCUは、メモリ素子3とダイオード35との積層構造を有する。図20に示される例では、メモリ素子3が、ダイオード35上に積層されている。但し、ダイオード35が、メモリ素子3上に積層されてもよい。セルユニットCU内において、ダイオード35は、メモリ素子3に直列に接続されている。尚、ダイオード35の代わりに、キャパシタが、セルユニットCU内に設けられてもよい。ビット線BL及びワード線WLは、上述の高融点導電層例えば、Moを用いて、形成されている。例えば、ビット線BL又はワード線WLとしての高融点導電層60の側面上に、バリア膜又はセルフパッシベーション膜62が、設けられている。本実施形態において、クロスポイント型メモリセルアレイ1より下層の半導体基板10上において、メモリセルアレイの動作を制御するための回路以下、周辺回路とよぶが設けられている。周辺回路が設けられる領域を、周辺領域9とよぶ。周辺回路は、その構成素子として、電界効果トランジスタTr、抵抗素子、キャパシタなどを含んでいる。抵抗変化型メモリの周辺回路を形成する電界効果トランジスタTrは、図17に示されるように、高融点導電体からなるゲート電極又はソース/ドレイン電極を含んでもよい。半導体基板10表面に対して水平方向において、クロスポイント型メモリセルアレイ1に隣接するように、フックアップ領域引き出し領域ともよばれる7が、層間絶縁膜72上に設けられる。ビット線BL及びワード線WLは、クロスポイント型メモリセルアレイ1内からフックアップ領域7内に引き出される。フックアップ領域7内において、ビット線BL及びワード線WLの配線幅、隣接する配線間の配線ピッチ、及び、配線レイアウトが変換される。フックアップ領域7において、ビット線BL及びワード線WLは、コンタクトプラグZCを介して、下層又は上層の配線高融点導電層60に接続されている。メモリセルアレイ1を覆う層間絶縁膜73,74内において、コンタクトプラグZCは、例えば、複数の配線レベルにまたがって設けられる。半導体基板10上に形成された素子Trは、フックアップ領域7内の配線60及びコンタクトプラグZCを経由して、メモリセルアレイ1に、接続される。図19において、クロスポイント型メモリセルアレイ1に対してロウ方向に隣接するフックアップ領域のみが図示されているが、クロスポイント型メモリセルアレイ1に対してカラム方向に隣接するフックアップ領域が、層間絶縁膜基板72上に設けられているのはもちろんである。尚、抵抗変化型メモリの配線レイアウトに応じて、ビット線と同じ配線レベルの配線が、メモリセルアレイ1のロウ方向に隣接するフックアップ領域7内に、引き出されてもよいのはもちろんである。図19に示されるように、クロスポイント型メモリセルアレイ1の動作を制御する周辺回路は、層間絶縁膜70,71,72を介して、クロスポイント型メモリセルアレイ1下方の半導体基板10上に形成される。周辺回路とフックアップ領域7内の配線高融点導電層60とを接続する中間配線M0,M1やビアプラグVPに、配線60を形成するための高融点導電体と同じ材料例えば、Moが用いられてもよい。周辺領域9上に、クロスポイント型メモリセルアレイ1が積層されることによって、抵抗変化型メモリのチップサイズが縮小される。例えば、セルユニットCU内のダイオード35がシリコンから形成される場合、抵抗変化型メモリの製造工程において、シリコンの結晶化のために、700°C以上の加熱処理を含む場合がある。それゆえ、本実施形態のように、高融点金属が配線に用いられることは、抵抗変化型メモリの製造工程に有効である。尚、上述の応用例1乃至3で述べた半導体装置に限定されず、DRAM又はSRAMなどの半導体メモリ、或いは、イメージセンサ固体撮像装置に、本実施形態で述べた高融点導電体を含む配線60が用いられてもよい。また、高融点導電体を含む配線60は、多層配線構造の半導体装置において、半導体基板直上の配線レベル最下層の配線レベルの配線に用いられてもよいし、半導体パッケージに設けられたパッド直下の配線レベル最上層の配線レベルの配線に用いられもよい。また、上層の配線レベルになるに従って配線幅を大きくできるので、上層の配線は、Al又はCuを用いて構成し、下層の配線は、本実施形態の高融点導電体例えば、Moを用いて構成してもよい。5製造方法図21乃至図30を参照して、本実施形態の半導体装置の製造方法について、説明する。<製造方法1>図21乃至図24を用いて、本実施形態の半導体装置の製造方法1について、説明する。図21乃至図24は、本実施形態の半導体装置の製造方法1における各工程の断面工程図を模式的に示している。図21示されるように、例えば、トランジスタ、キャパシタ、メモリ素子等の半導体装置の構成素子図示せずが、半導体基板10の表面上に形成される。素子が形成された半導体基板10上に、層間絶縁膜78が、例えば、CVD法ChemicalVaporDeposition又は塗布法を用いて、形成される。形成された層間絶縁膜78の上面は、例えば、CMPChemicalMechanicalPolishingなどによって、平坦化される。開口部図示せずが、層間絶縁膜78内の所定の位置に形成される。その開口部内及び層間絶縁膜78上に、導電体が、例えば、PVD法PhysicalVaporDepositionによって、形成される。そして、導電体が開口部内に残存するように、CMP又はエッチバックが導電体に対して施される。これによって、導電体が開口部内に埋め込まれ、コンタクトプラグ図示せず又はビアプラグ図示せずが、層間絶縁膜78内に形成される。プラグを形成するための導電体は、上述の高融点導電体例えば、W又はMoでもよい。プラグ上及び層間絶縁膜78上に、密着層バリアメタル膜67及び配線材60Zが、それぞれ所定の膜厚を有するように、順次堆積される。密着層67は、配線材60Zと層間絶縁膜78との密着性を確保するために設けられている。例えば、密着層67には、配線材60Zに応じて、窒化タングステンWN、MoN、Ti、TiN、Ta、窒化タンタルTaN、Ru、窒化ルテニウムRuNを含むグループの中から選択される。例えば、配線材60Z及び密着層67は、PVD法によって、それぞれ堆積される。例えば、DCスパッタ法によって配線材60Zが堆積される場合、スパッタガスとしてのArガスのガス圧は、1Pa以下に設定され、放電電圧は300V以上に設定されることが好ましい。例えば、配線材60Zは、Mo、W、Ru、Ta、Co及びNiを含むグループから選択される。また、配線材60Zは、高融点金属に限定されず、MoSi、WSi、NiSi、CoSiなどのシリサイドでもよい。配線材60ZがMoである場合には、上述の密着層67の材料のうち、MoN又はTiNが、選択される。但し、密着層67は、形成されなくともよく、配線材60Zが、層間絶縁膜78上に直接形成されてもよい。上述の高融点金属及びシリサイドを含む高融点導電体のうち、1000°C以下の再結晶化温度を有する導電体例えば、Mo、Ru又はTaが、配線材60Zに用いられることが、さらに好ましい。配線材60Zは、シリコン層と高融点金属層との積層構造でもよいし、シリサイド層とシリコン層との積層構造でもよいし、シリサイド層の単層構造でもよい。金属元素のセルフパッシベーションを利用してバリア膜が形成される場合、配線材としての高融点金属に、高融点金属以外の金属金属元素が添加されてもよい。添加される金属は、配線材60Zとしての高融点金属例えば、Mo又はWよりも速い拡散速度を有する金属の中から選択されることが好ましい。また、添加金属と高融点金属とから形成される化合物が高い抵抗を有さない材料添加金属が、高融点導電体に添加されることが好ましい。また、化学的に安定な酸化物及び窒化物を形成する材料添加金属が、高融点金属内に添加されることが好ましい。添加された金属の酸化物生成エネルギーが高融点金属の酸化物生成エネルギーより小さい材料の中から、添加される金属が選択されることが好ましい。高融点金属層60Zが、Mo又はWから形成される場合、酸化物生成エネルギーが450kJ/mol以下の材料がMo層又はW層に添加されることが好ましく、例えば、Al、Zr、Ti及びVなどから選択される少なくとも1つの材料が、添加金属として用いられる。金属の窒化物生成エネルギーが高融点金属の窒化物生成エネルギーより小さい材料が、高融点金属層内に添加されてもよい。高融点金属層60Zが、Moである場合、窒化物生成エネルギーが100kJ/mol以下の材料がMo層内に添加されることが好ましく、例えば、Al、Zr、Ti及びVなどから選択される少なくとも1つの材料が、添加金属として用いられる。添加金属は、スパッタリングされるターゲットに含まれてもよいし、イオン注入によって、堆積された配線材に添加されてもよい。上述したように、配線材60Zが堆積されている期間内において、基板10に対して、例えば、400°Cから500°Cの温度範囲の加熱処理が施されてもよい。基板加熱処理が施された高温条件下において、配線材60Zが層間絶縁膜78上に堆積されることによって、配線材としての高融点導電層60Zの結晶成長が促進され、高融点導電層60Zを構成する結晶粒が大きくなる。これによって、結晶粒界が減少し、配線の低抵抗化を図ることができる。尚、基板加熱処理の温度は、配線を構成する高融点導電体に応じて、500°C以上の温度に設定されてもよいし、400°C以下の温度に設定されてもよい。尚、基板加熱処理によって配線材が堆積される場合、酸素や窒素などのように、配線材60Zと反応し易いガスは、成膜条件下に含まれていないことが好ましい。尚、配線材60Zがポリメタル構造を有している場合、高融点金属層の結晶化のための加熱処理によって、高融点金属層とポリシリコン層との間にシリサイド層が形成される場合がある。窒化シリコンSiN層68が、キャップ層又は、マスク層として、例えば、400°C以下の成膜温度のプラズマCVD法を用いて、配線材60Z上に堆積される。さらに、キャップ層68上に、酸化シリコン層例えば、TEOS層90が、堆積される。配線材60Zに直接接触する絶縁膜ここでは、SiN層が、配線材60Z上に形成される際、配線材60Zが窒化又は酸化されないように、N2又O2のガス圧や成膜時の温度が適宜設定されることが好ましい。図22に示されるように、酸化シリコン層90上に、フォトリソグラフィ工程によって、所定のパターンを有するレジストマスク図示せずが形成される。そして、レジストマスクをマスクに用いて、酸化シリコン層90が、RIE法によって加工される。これによって、所定の配線パターンを有するマスク層90が、SiN層68上に、形成される。マスク層90が形成された後、レジストマスクは、除去される。加工されたマスク層90をマスクに用いて、キャップ層68、配線材60Z及び密着層67が、RIEReactiveIonEtching法によって、加工される。尚、RIEに用いられるエッチングガスは、マスク層や配線材等の種類及びそれらの組み合わせに応じて、塩素Cl系ガスが用いられてもよいし、フッ素F系のガスが用いられてもよい。このキャップ層及び配線材に対するエッチングによって、図23に示されるように、所定のパターンレイアウト、配線幅及び配線ピッチを有する高融点導電層配線60が、層間絶縁膜78上及びプラグ図示せず上に、形成される。尚、配線のパターニング及び加工は、側壁転写技術によって形成された側壁膜をマスクに用いて、実行されてもよい。キャップ層68上のマスク層及び加工で生じた残渣が除去された後、高融点導電層60が、還元雰囲気中で熱処理される。還元雰囲気は、水素H2ガス又はアンモニアNH3ガス等を用いて、形成される。この還元雰囲気中の熱処理によって、高融点導電層60に対する還元処理が施される。すなわち、加工によって生じた高融点導電層60上の表面酸化膜自然酸化膜が還元され、その酸化膜が、高融点導電層60の表面から除去される。これによって、高融点導電層上の自然酸化膜に起因する配線の寸法の縮小が、抑制される。そして、高融点導電層60の大粒径化再結晶化のためのポストアニール処理が、実行される。このポストアニール処理は、還元雰囲気中の熱処理と共通化されてもよいし、別途の工程で実行されてもよい。図24に示されるように、配線としての高融点導電層60の側面及び上面上に、バリア膜62が形成される。例えば、高融点導電体高融点金属の酸化物がバリア膜として形成される場合、高融点導電体の酸化速度が、高融点導電体及びその酸化物の気化速度より大きくなるように、バリア膜62を形成するための酸化雰囲気のガス圧及び加熱温度アニール温度が設定される。このような条件が設定されることによって、高融点導電体又は高融点導電体の酸化物が気化昇華せずに、バリア膜62としての酸化膜が、高融点金属層60の側面上に残留する。例えば、高融点導電層60としてのMo層の側面上に、Mo酸化膜が形成される場合、加熱温度が400°Cから450°Cの温度範囲に設定され、酸化雰囲気中におけるO2ガス圧が60Pa以下に設定されることが好ましい。これによって、高融点導電体の気化や高融点導電体の過剰酸化に起因する配線の寸法配線幅または膜厚の縮小が低減され、バリア膜の形成に起因した配線の抵抗値の上昇が抑制される。尚、高融点導電体がほとんど気化しない条件下で、高融点導電層60上に、バリア膜としての酸化物が形成されることがさらに好ましい。例えば、バリア膜62としてのMo酸化膜は、少なくともMoO2を含む膜である。上記の加熱温度及びガス圧の条件において、バリア膜としてのMoO2膜の膜厚が、1nmから3nm程度の範囲になるように、アニール処理の時間が設定されることが好ましい。尚、高融点導電体の大粒径化のためのポストアニール処理が、バリア膜を形成するための加熱処理と共通化されてもよい。高融点導電体高融点金属の窒化物がバリア膜として形成される場合においても、高融点導電体の窒化速度が、高融点導電体又はその窒化物の気化速度より大きくなるように、窒化雰囲気のガス圧及び加熱温度が設定される。尚、上述の表面酸化膜の除去のための還元雰囲気中の熱処理時において、還元雰囲気を形成するためのガスに、所定のガス圧のNH3ガスを用いたり、還元熱処理中又は還元熱処理後に、N2ガス又はNH3ガスを混合したりすることによって、高融点導電層60の露出面例えば、側面上に、バリア膜62としての窒化膜が、表面酸化膜の除去とほぼ同時に形成されてもよい。上述のように、高融点導電層60に、高融点金属以外の金属金属元素が添加されている場合、図13を用いて説明したように、その添加された金属元素が、酸化雰囲気中又は窒化雰囲気中の加熱処理によって、高融点配線層の露出面側ここでは、側面側に析出し、添加金属のセルフパッシベーション膜が、バリア膜として、高融点配線層60の側面上に、形成される。但し、セルフパッシベーションを促進するために、添加金属の酸化物生成エネルギー又は窒化物生成エネルギーが、高融点金属の酸化物生成エネルギー又は窒化物生成エネルギーより小さい材料の中から、添加される金属が選択されている。高融点導電層60がMo層である場合、上述のように、AlやZrなどが添加され、Alの酸化物、Alの窒化物、Zrの酸化物或いはZrの窒化物が、パッシベーション膜として形成される。尚、添加金属のセルフパッシベーション膜がバリア膜62として形成される場合、高融点導電層60内における添加金属の濃度プロファイルにおいて、高融点導電層60の露出面側バリア膜側における添加金属の濃度が、高融点導電層60の中央部における添加金属の濃度より高くなっている。バリア膜又はセルフパッシベーション膜62は、高融点金属と添加金属とを含む酸化物、又は、高融点金属と添加金属とを含む窒化物から構成されてもよい。バリア膜又はセルフパッシベーション膜が形成される前に、キャップ層68が高融点導電層60上から除去されてもよい。この場合、高融点導電層60の側面上に加えて、高融点導電層60の上面上に、バリア膜62が、形成される。高融点金属層の大粒径化のための加熱処理が、添加金属のセルフパッシベーション膜を形成するための加熱処理と共通化されてもよい。バリア膜又はセルフパッシベーション膜62が高融点導電層60に対する酸化処理によって形成された場合、高融点導電層60とバリア膜62との界面に、酸素が存在する場合がある。この場合、高融点導電層60とバリア膜62とを含む配線構造において、高融点導電層60とバリア膜62との界面における酸素濃度は、高融点導電層60の中央部における酸素濃度より高くなる。これと同様に、バリア膜又はセルフパッシベーション膜62が高融点導電層60に対する窒化処理によって形成された場合、高融点導電層60とバリア膜62との界面に、窒素が存在する。この場合、高融点導電層60とバリア膜62とを含む配線構造において、高融点導電層60とバリア膜62との界面における窒素濃度が、高融点導電層60の中央部における窒素濃度より高くなる。このように、バリア膜62としての機能を向上させるために、高融点導電層60とバリア膜62との界面において、酸素濃度又は窒素濃度が高くなるように、バリア膜の形成条件が設定されることが好ましい。また、配線高融点導電層60の電気伝導率を高くする配線を低抵抗化するために、高融点導電層60の中央部の酸素濃度又は窒素濃度が低くなるように、バリア膜62の形成条件が設定されることが好ましい。バリア膜62が高融点導電層に対する酸化反応又は窒化反応によって形成された場合、導電層60の配線幅は、キャップ層68の配線幅より小さくなる。また、この場合、バリア膜62の側面とキャップ層68との側面との間に、段差はほとんど生じない。このように、バリア膜62が形成されることによって、高融点導電層60とバリア膜62とを含む配線構造の配線幅が広くならずに、微細なパターンを形成できる。そして、高融点導電層60を覆うように、層間絶縁膜が形成される。層間絶縁膜には、SiN、SiO2、SiOC又はSiCNなどのシリコン化合物が、配線間の容量の設計にあわせて、適宜選択される。例えば、図25に示されるように、層間絶縁膜パッシベーション膜としてのSiN膜69が、例えば、500°Cの温度条件下におけるALD法AtomicLayerDepositionによって、堆積される。さらに、層間絶縁膜としてのSiO2層図示せずが、例えば、CVD法又は塗布法によってSiN膜69上に堆積される。上述のように、バリア膜62が、高融点導電層60の側面上に設けられていることによって、層間絶縁膜としてのSiN膜69が形成される際の窒化種Nが、高融点導電層60内に拡散するのを抑制できる。それゆえ、窒素の拡散に起因した高融点金属層60の抵抗値の上昇が抑制される。例えば、窒素に起因する悪影響を受け易い高融点導電体が、配線を形成するための導電層60に用いられた場合、酸化膜からなるバリア膜が、Mo層の端部に設けられることは、有効である。また、バリア膜が高融点導電層に対する酸化処理又は窒化処理によって形成されている場合、キャップ層の側面とバリア膜62との側面に段差が生じにくい。そのため、バリア膜を含む配線構造に対する層間絶縁膜SiN膜69の密着性が向上し、後の工程で形成される層間絶縁膜の被覆性が改善される。酸化物からなる層間絶縁膜が、高融点導電層上に形成される場合、層間絶縁膜としてのシリコン酸化物の形成温度は、その層間絶縁膜の形成の初期段階において、400°Cから450°Cの温度範囲、より好ましくは、400°C以下に、設定されることが好ましい。また、酸化物からなる層間絶縁膜の形成時において、酸素のガス圧が、60Pa以下の条件になるように、設定される。このように、温度条件やガス圧条件が設定されることによって、配線としての高融点導電体の異常酸化や、バリア膜の劣化、高融点導電体及びバリア膜の気化が抑制される。この結果として、配線の寸法の縮小に起因した配線の抵抗値の上昇及び配線内に対する不純物の拡散に起因した配線の抵抗値の上昇が、抑制される。尚、酸化物からなる層間絶縁膜の堆積の初期段階において、400°C以下の成膜温度で、高融点導電体を含む配線を覆うように、薄い層間絶縁膜を堆積した後、400°Cより高い成膜温度で、厚い層間絶縁膜を堆積してもよい。このように、ある配線レベルの層間絶縁膜が複数の段階成膜温度の条件に分けて形成される場合、高融点導電層に対するポストアニール処理が、層間絶縁膜の形成と共通化されてもよい。また、図16を用いて説明したように、隣接する配線高融点導電層60間を層間絶縁膜によって完全に埋め込まずに、エアギャップを形成してもよい。配線60の上面に接続されるプラグの形成位置において、層間絶縁膜及びキャップ層68が、フォトリソグラフィ工程及びエッチングによって、配線60上方から除去され、配線60の上面が露出される。そして、所定の配線レベルに達するまで、上述の配線の形成工程が繰り返され、本実施形態の半導体装置が形成される。上述の半導体装置の製造方法において、PVD法で堆積された高融点導電層について述べたが、PVD法に限定されたパラメータ以外については、CVD法に対しても共通のパラメータを適用できる。以上のように、本実施形態の半導体装置の製造方法において、高融点導電体を用いて配線60が形成される。配線としての高融点導電層60は、融解温度が1000°C以上の材料から形成され、例えば、Mo、W、Ru、Ta、Co及びNiを含むグループから選択される1つの材料から形成される。また、高融点導電層60はシリサイドを用いて形成されてもよい。配線としての高融点導電層60は、例えば、Mo、Ru及びTaのように、再結晶化温度が1000°C以下の材料から形成されることが好ましい。これによって、本実施形態の半導体装置の製造方法は、耐熱性を有する高融点導電体を用いて配線が形成されることによって、低融点の配線材に比較して、熱に起因した配線の劣化を抑制できる。また、再結晶化温度が1000°C以下の配線材が用いられることによって、製造工程の増加無しに、高融点導電体から構成される配線の結晶性の改善再結晶化を実行できる。本実施形態の半導体装置の製造工程中において、配線としての高融点導電層60の堆積中又は堆積後に、高融点導電層60に対して熱が印加される。これによって、高融点導電層60の結晶化が促進され、高融点導電層60が含む結晶粒が、大粒径化する。この結果として、本実施形態の半導体装置において、電子の粒界散乱が低減し、高融点導電層60から形成される配線の抵抗値抵抗率は、低下する。例えば、Moのように、再結晶化温度が1000°C以下の高融点導電体は、再結晶化温度が1000°Cより大きい高融点導電体に比較して、加熱による高融点導電層が含む結晶の大粒径化の効果が大きく、配線の低抵抗化をさらに図ることができる。本実施形態の半導体装置の製造方法において、配線としての高融点導電層60の側面露出面上に、バリア膜62又はセルフパッシベーション膜62が形成される。バリア膜62やセルフパッシベーション膜62が、高融点導電層60と層間絶縁膜との間に形成されることによって、層間絶縁膜の形成時における高融点導電層に対する酸化種や窒化種の拡散を抑制でき、酸化種/窒化種と高融点導電体との化学反応に起因する高融点導電層60の線幅/膜厚の減少を防止できる。また、配線としての高融点金属層の酸化速度及び気化速度を考慮して、高融点金属層に対する加熱処理の条件及び層間絶縁膜の形成条件を、設定することによって、配線の酸化や昇華に起因する配線の寸法の縮小を、抑制できる。この結果として、配線としての高融点導電層60の抵抗値の上昇を抑制できる。高融点導電層60に対する還元処理、バリア膜62及びセルフパッシベーション膜62の形成工程は、高融点導電層60が含む結晶の大粒径化のためのアニール処理と共通に実行できる。それゆえ、半導体装置の製造工程を増加させずに、高融点金属層60を含む配線の抵抗値の上昇を防止でき、配線を低抵抗化できる。以上のように、本実施形態の半導体装置の製造方法によれば、低抵抗化された配線を含む半導体装置を提供できる。<製造方法2>図26乃至図30を用いて、本実施形態の半導体装置の製造方法2について、説明する。本製造方法2において、上述の製造方法1と共通の構成要素、工程及び効果に関する説明は、必要に応じて行う。図26乃至図30は、本実施形態の半導体装置の製造方法2における各工程の断面工程図を模式的に示している。本実施形態の半導体装置の製造方法2は、例えば、クロスポイント型メモリの製造方法に適用できる。本実施形態の半導体装置の製造方法において、高融点導電体からなる配線は、基板例えば、層間絶縁膜内に形成された溝の段差ステップを利用して微細な配線パターンが形成される側壁配線形成技術を用いて、形成される。図26に示されるように、絶縁膜層間絶縁膜79Aが、例えば、CVD法によって、素子が形成された半導体基板10上に堆積される。そして、堆積された絶縁膜29Aの上面が、CMP法によって平坦化される。絶縁膜79Aは、フォトリソグラフィ技術及びRIE法によって加工され、配線例えば、ワード線を形成するための溝凹部92が、絶縁膜79A内に形成される。溝92は、例えば、メモリセルアレイのロウ方向に潜在する。図27に示されるように、配線材60Zが、PVD法又はCVD法を用いて、溝内に埋め込まれる。配線材60Zは、上述のように、高融点導電体であって、例えば、Moが配線材60Zとして堆積される。シリサイドが、配線材60Zとして堆積されてもよい。さらに、配線材60Z内に、セルフパッシベーション膜を形成するための金属例えば、Al、Zrが添加されてもよい。配線材60Zは、高融点導電体の単層構造でもよいし、ポリメタル構造でもよいし、ポリサイド構造でもよい。また、配線材60Zと絶縁膜79Aとの間に、密着層バリアメタル膜67が、堆積されてもよい。例えば、配線材60ZがMoから構成される場合、MoN又はTiNが、密着層67として、堆積される。図28に示されるように、配線材が絶縁膜79Aに形成された溝の側面上にのみ残存するように、配線材が、例えば、RIE法やIBEIonBeamEtching法によってエッチバックされる。これによって、溝の側面上に、高融点導電体からなる配線例えば、ワード線60Bが形成される。このように段差を利用して形成された配線60Bは、例えば、リソグラフィの解像度限界より小さい寸法配線幅を有する。高融点導電体を含む配線材の堆積時に、基板加熱処理を実行してもよいし、高融点導電体の堆積後において、高融点導電体に対して還元雰囲気中のアニール処理を実行してもよい。これによって、高融点導電体が含む結晶粒は大粒径化し、高融点導電体からなる配線を低抵抗化できる。高融点導電体が所定の配線パターンに加工された後、高融点導電層60Bに対して酸化雰囲気又は窒化雰囲気における加熱処理を施して、高融点導電体60Bの酸化物又は窒化物からなるバリア膜を形成してもよい。また、高融点導電層60Bに添加された金属のセルフパッシベーション膜を形成してもよい。これによって、後の工程における層間絶縁膜の形成時において、酸化種や窒化種に起因する高融点導電層60Bの抵抗値の増大を、防止できる。図29に示されるように、層間絶縁膜79A内の溝が絶縁体で満たされ、形成された配線60B間に層間絶縁膜79Bが埋め込まれる。配線60Bを覆う層間絶縁膜79Bは、少なくともその形成工程の初期段階において、配線としての高融点導電層がほとんど酸化又は窒化しない条件、例えば、400°C以下の成膜温度で、形成されることが好ましい。この後、高融点導電体からなる配線60Bの上面が露出され、メモリ素子可変抵抗素子又は相変化素子を含むセルユニットCUが、配線60B上に形成される。セルユニットCUは、例えば、側壁転写技術によって、加工される。そして、セルユニットCUを覆うように絶縁膜79Cが形成される。そして、図26乃至図29に示される各工程と実質的に同様に、その絶縁膜内に、カラム方向に延在する溝が形成され、セルユニットCU上の配線例えば、ビット線が、その溝の側面上に、側壁配線形成技術によって、形成される。尚、高融点導電体を堆積する工程において、選択CVD法やバイアスPVD法を用いて、配線としての高融点導電体を、絶縁膜79A内の溝の側面上にのみ、選択的に形成してもよい。例えば、図30に示されるように、配線材としての高融点導電体が選択CVD法によって堆積される場合、高融点導電体の形成の選択性が発現する下地層95が、溝92の側面上に沿って、絶縁膜79A上にあらかじめ形成される。ここで、配線が形成されない部分から、下地層95は除去され、層間絶縁膜79Aが露出する。これによって、配線としての高融点導電体が、溝の側面上の下地層95上に、選択的に形成される。尚、絶縁膜79A内に形成された溝92側面に沿って、高融点導電層が成長しやすい下地層95が形成され、露出した絶縁膜79Aの上面及び溝の底面には、高融点導電層が成長しにくい層が形成されてもよい。また、高融点導電体の成長に関して大きい選択性が確保されるように、下地層95の材料及び絶縁膜79Aの材料が選択されることが好ましい。下地下地層及び層間絶縁膜と高融点導電層との間に十分な選択性が確保されていれば、高融点導電体を加工するための工程は必要なく、半導体装置を形成するための製造工程を削減できる。但し、下地層95が形成されていても、高融点導電体の成長の選択性が崩れる場合もあるため、半導体装置の信頼性及び歩留まりの低下を防止するために、製造工程中に導電体を加工する工程が設けられてもよい。配線材としての高融点導電体がバイアスPVD法によって形成される場合、溝92の底部と絶縁膜79Aの上部に、導電体の残渣が生じる場合がある。そのため、バイアスPVD法によって、高融点導電体が堆積される場合、導電体の残渣を除去するための工程が設けられる。但し、高融点導電層が絶縁膜79A上の全体にコンフォーマルに形成されるプロセスでは、導電層に対する加工を十分に行う必要がある。それに対して、バイアスPVDを用いて高融点導電層を形成することによって、製造プロセス中における高融点導電層配線材に対する加工の負担を削減できる。以上のように、本実施形態の半導体装置の製造方法2において、絶縁膜層間絶縁膜内に形成された溝の側面上に、高融点導電体を含む配線が形成される。本製造方法2にように、部材層間絶縁膜又は基板に形成された段差溝、ステップを利用して、高融点導電層61を溝の側面上に選択的自己整合的に残存させて、配線61を形成することによって、露光による解像度の限界以下の微細な配線を形成できる。また、配線をパターニングする工程を、削減できる。上述の製造方法1と同様に、本実施形態の製造方法2においても、配線に高融点導電体を用いることができ、高融点導電体の大粒径化及び高融点導電体に対する反応種の拡散を抑制することによって、配線の低抵抗化を図ることができる。したがって、本実施形態の半導体装置の製造方法2によれば、低抵抗化された配線を含む半導体装置を提供できるとともに、半導体装置の製造工程を簡略化できる。尚、本実施形態の半導体装置の製造方法2に関して、クロスポイント型メモリセルアレイを有する抵抗変化型メモリの製造方法について例示したが、他の半導体メモリや半導体集積回路の製造方法に、本製造方法2で述べた段差を利用した微細な配線パターンの形成方法が適用できる。[その他]本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"