入力信号に基づいて時間間隔内にパルスを生成する回路構成であって、前記回路構成は、計数ユニットと、比較ユニットと、第1の加算器10と、を備え、前記時間間隔の長さは、少なくとも2回の定められた入力信号変更に基づいて予測され、前記回路構成は、前記時間間隔の開始と共に、前記第1の加算器10を用いてクロックに基づいて、パルスを生成させて出力させ、前記計数ユニットを用いて、生成されて出力されたパルスの数を計数し、前記比較ユニットを用いて、前記計数された数を目標値と比較し、前記目標値に達した場合又は前記時間間隔が終了した場合に、前記パルスの前記生成及び前記出力を終了するよう構成され、前記第1の加算器10には、第1の入力変数として、前記第1の加算器10により以前のクロック内に出力された総数が与えられ、第2の入力変数として、少なくとも1つの算出されたデータ値が与えられ、前記データ値の算出の際には、先行する時間間隔内に出力されたパルスの前記数と前記目標値との差分、及び/又は、前記時間間隔の系統的な誤差が考慮される、回路構成。前記算出されたデータ値は、前記時間間隔内に出力されるパルスの前記数と、前記時間間隔の前記予測された長さと、の関係に対応する、請求項1に記載の回路構成。出力されるパルスの前記数は、前記目標値と、先行する時間間隔内に出力されたパルスの前記数と前記目標値との前記差分と、前記時間間隔の系統的な誤差を反映するパルスの数と、の和に相当する、請求項2に記載の回路構成。前記データ値の前記算出の際には、前記時間間隔内に出力されるパルスの前記数を前記時間間隔と関係付ける前に、当該パルスの数に補正値を加算することにより、潜在的に生成する丸め誤差が考慮される、請求項2又は3のいずれか1項に記載の回路構成。前記回路構成はさらに、前記第1の加算器の前段に接続された、符号付き値を用いる第2の加算器20を備え、前記第2の加算器20は、前記第1の加算器10に前記第2の入力変数を与える、請求項1~4のいずれか1項に記載の回路構成。入力信号に基づいて時間間隔内にパルスを生成する方法であって、前記時間間隔の前記長さは、少なくとも2回の定められた入力信号変更に基づいて予測され、計数ユニットと、比較ユニットと、第1の加算器と、を備える回路構成が提供され、前記回路構成は、前記時間間隔の開始と共に、前記第1の加算器を用いてクロックに基づいて、パルスを生成させて出力させ、前記計数ユニットを用いて、生成されて出力されたパルスの数を計数し、前記比較ユニットを用いて、前記計数された数を目標値と比較し、前記目標値に達した場合又は前記時間間隔が終了した場合に、前記パルスの前記生成及び前記出力を終了するよう構成され、前記第1の加算器には、第1の入力変数として、前記加算器により以前のクロック内に出力された総数が与えられ、第2の入力変数として、少なくとも1つの算出されたデータ値が与えられ、前記データ値の算出の際には、先行する時間間隔内に出力されたパルスの前記数と前記目標値との差分、及び/又は、前記時間間隔の系統的な誤差が考慮される、方法。前記算出されたデータ値は、前記時間間隔内に出力されるパルスの前記数と、前記時間間隔の前記予測された長さと、の関係に基づいて定められる、請求項6に記載の方法。出力されるパルスの前記数は、前記目標値と、先行する時間間隔内に出力されたパルスの前記数と前記該目標値との前記差分と、前記時間間隔の系統的な誤差を反映するパルスの数と、の和に相当する、請求項7に記載の方法。前記データ値の前記算出の際には、前記時間間隔内に出力されるパルスの前記数を前記時間間隔と関係付ける前に、当該パルスの数に補正値を加算することにより、潜在的に発生する丸め誤差が考慮される、請求項7又は8のいずれか1項に記載の方法。前記回路構成はさらに、前記第1の加算器の前段に接続された、符号付きの値を用いる第2の加算器を備え、前記第2の加算器は、前記第1の加算器に前記第2の入力変数を提供する、請求項6~9のいずれか1項に記載の方法。このような背景から、特許請求項1に記載の回路構成と、特許請求項6の特徴を備えた対応する方法と、が提供される。本発明に基づき設けられる回路構成は、例えば冒頭で挙げたシステム構造において実装可能であり、システムに提供されるCPUへの負荷が軽減されうる。本発明に基づき提示される回路構成の適切な実施形態は、各従属請求項、及び、以下の記載から明らかとなろう。特許請求項1によれば、入力信号に基づいて時間間隔内にパルスを発生させる回路構成が提供される。その際、回路構成は、計数ユニットと、比較ユニットと、第1の加算器と、を備える。時間間隔又は時間間隔の長さは、少なくとも2回の定められた入力信号変更に基づいて予測される。設けられる回路構成は、時間間隔の開始と共に、第1の加算器を用いてクロックに基づいてパルスを発生させて出力させ、計数ユニットを用いて、生成されて出力されたパルスの数を計数し、比較ユニットを用いて、計数されたパルスの数を目標値と比較し、目標値に達した場合又は時間間隔が終了した場合に、パルスの生成及び出力を終了するよう構成され、第1の加算器には、第1の入力変数として、第1の加算器により以前のクロック内に出力された総数が与えられ、第2の入力変数として、少なくとも1つの算出されたデータ値が与えられ、データ値の算出の際には、先行する時間間隔内に出力されたパルスの数と目標値との差分、及び/又は、時間間隔の系統的な誤差が考慮される。本発明に基づいて提示される回路構成によって、ハードウェアを用いて、CPUによるサポート無しに、出力されるパルスの数と目標値との差分、及び/又は、時間間隔の系統的な誤差を考慮することが可能となる。その際に、パルスの出力及びこれに関連して位置を評価するモジュールが、連続するパルスに対応しえないというリスクを冒すことはない。本発明に基づいて提案された回路構成の可能な一実施形態において、算出されたデータ値が、時間間隔内に出力されるパルスの数と、時間間隔の予測された長さと、の関係に対応するということが構想される。即ち、算出されたデータ値は、例えば、上記時間間隔内に出力されるパルスの数により分子が与えられ、上記時間間隔により分母が与えられる商に相当しうる。これによってさらに、時間間隔内に出力されるパルスは、当該パルスの数が所与の目標値と比べて増分された場合にも、先行する時間間隔内の差分又は当該時間間隔の系統的な誤差に基づいて、均一に時間間隔に対して割り当てられ、従来技術で構想されるように、高められた周波数により、第1のクロックの間に、即ち、時間間隔の開始に際して送信されることはないということも実現される。例えば、所定数n個の出力されるパルスの場合、先行する時間間隔内にもはや送信されなかった他の数m個のパルスを追加し、場合によっては、系統的な誤差のために追加して送信すべきa個のパルスを更に加えるということが構想されうる。これにより、進行中の時間間隔内に送信されるパルスの数が、目標値の数nと、先行する時間間隔内に出力されたパルスの数と目標値との差分mと、時間間隔の系統的な誤差を反映するパルスの数と、の和として獲得される。即ち、先に挙げた変数を利用すると、の出力されるパルスの新しい数n_neuは、以下のように獲得される。n_neu=nma第2の入力変数として加算器に提供されるデータ値は、その分子が新しい数n_neu個の出力されるパルスにより与えられ、その分母が時間間隔から得られる商として獲得されうるであろう。さらに、データ値の算出の際には、時間間隔内に出力されるパルスの数を時間間隔と関係付ける前に、当該パルスの数に、例えば0.5のような補正値を加算することにより、潜在的に生成する丸め誤差を考慮するということが可能である。本発明に基づいて提案される回路構成の更なる別の実施形態において、回路構成が第1の加算器の前段に接続された、符号付きの値を用いる第2の加算器を備え、第2の加算器は、第1の加算器に、第2の入力変数を提供することが構想されうる。ここでは、例えば、欧州特許第1101162号明細書に記載されるような、パルス生成器が関わってもよい。この種のパルス生成器は、符号付きの値を用いる加算器を利用する。さらに、本発明は、入力信号に基づいて時間間隔内にパルスを生成する方法であって、時間間隔の長さは、少なくとも2回の定められた入力信号変更に基づいて予測され、先に記載した本発明に基づいて設けられる回路構成が提供される、上記方法に関する。本発明の更なる別の利点及び実施形態は、以下の記載、及び、添付の図面から明らかとなろう。先に挙げた特徴、及び、以下で解説される特徴は、各示される組み合わせにおいてのみならず他の組み合わせにおいても、又は単独でも、本発明の範囲を逸脱することなく利用されうる。本発明が、実施形態を用いて図面に概略的に示され、図を参照して概略的かつ詳細に記載される。その際に、構成及び機能について詳細な記載が行われる。図1には、本発明に基づいて提案される回路構成の一実施形態の一部分の概略図が示されている。第1の加算入力口11と、第2の加算入力口12と、を備えた加算器10が示される。さらに、記憶素子13が示される。記憶素子13は、入力口14と、出力口15と、を備える。記憶素子13の出力口15は、加算器10の第1の出力口11と接続されている。さらに、加算器10の出力口16は、記憶素子の入力口14と接続されている。本発明に基づいて提案される回路構成は、最初に、進行中の時間間隔Δt0の予測を行う。この種の予測は、例えば、進行中の時間間隔Δt0が、先行する時間間隔Δ-1と全く同じ長さであると想定することに基づいてもよい。しかしながら、過去の複数の時間間隔を、新たな算出のために援用することも可能である。予測値は通常、カウンタとして構成され特定のクロックを増分する対応する時間基準Zeitbasisの差分値が関わっている。上記特定のクロックは、以下では、タイムスタンプクロックtimestampclock、TS-CLKと呼ばれる。出力されるパルスの数が、予測された時間間隔Δt0に対して関係付けられる場合に、値ADD_INが獲得され、この値ADD_INは、矢印12_1により示されるように、加算器10の入力口12に印加されうる。加算器の出力口16の値は、クロックTS_CLK18と共に、記憶素子13に格納される。この記憶素子は、例えば、フリップフロップ回路であってもよい。この記憶素子13の出力口15は、加算器10の入力口11と接続されている。時間間隔の開始に際して、記憶素子13は、リセット信号17によって0に設定される。この種の回路構成によって、ADD_IN値には、各クロックTS_CLK18が加算されて累積値となる。この値が特定のビット幅に限定された数値範囲を超えると直ぐに、桁溢れUeberlaufが発生し、桁溢れしたビット箇所が失われる。この桁溢れは、回路構成により生成され当該回路構成に付属する対応する位置カウンタここでは図示せずで計数されるパルス19である。先行する時間間隔内でモータの加速が例えば行われ、これにより、目標値に従って出力すべきパルスの全てが出力出来たわけではなく、従って、これに続く後続の、即ち現在進行中の時間間隔Δt0において、最後の時間間隔内で出力し損なったパルスの数m個が、進行中の時間間隔内に出力すべきパルスの数n個に加算される。さらに、進行中の時間間隔の系統的な誤差により追加して出力されるパルスa個も加算されうる。その際に、数a個は、対応する時間間隔における系統的誤差に従って、負の値にも正の値にもなり得ることに注意されたい。従って、進行中の時間間隔Δt0のための送信すべきパルスの新しい数が得られる。この送信すべきパルスの新しい数は、先に言及したように、以下の数式に従って獲得される。n_neu=nma従って、得られるADD_IN値は、例えば以下の数式に従って獲得される。ADD_IN=n_neu/Δt0さらに、出力されるパルスの新しい数n_neuに対して、当該新しい数n_neuを時間間隔と関係付ける前に、値0.5を加えるより、算出の際に起こり得る丸め誤差を補正することが可能である。さらに、時間間隔Δt0の逆数が、場合によっては、他の演算オペレーションのためにも必要となるので、この逆数rtが1回算出され対応して格納される場合には有効でありうる。その際に、上記格納は、24ビットの2進値として行われ、その際に、対応する結果の値224に対応しうる。n_neuの値が20ビットに制限される場合には、値n_neu0.5は、1ビット箇所分だけ左にn_neuをずらし所謂LSBleastsignificantbit、最下位ビットを1で置換することにより獲得され、このことが以下の数式により表される。ADD_IN=n_neu0.5rt但し、rt=1/Δt0対応する加算器10は、結果として、少なくとも24201=45ビットを結果値として提供すべきであろう。しかしながら、その際に、値n_neuが1ビット分ずらされたため、最下位の箇所LSBが破棄される。送信されるパルスの数が、予測された時間間隔Δt0内のクロックTS_CLKの数よりも小さい場合には、最上位の20ビット内に1は発生しえない。従って、LSBの上の下位の24ビットのみが、ADD_IN値として利用される。図2は、本発明に基づいて提案される回路構成の更なる別の実施形態を示している。ここでは、欧州特許第1101162号明細書に記載されるようなパルス生成器が利用される。このパルス生成器は、符号付き値を用いる第2の加算器20を利用する。第1の加算器10の第2の入力口12には、本発明によれば、最初に、間隔ΔT0の予想値21が、マルチプレクサを介して供給される。他方では、他の入力口11が、最初に0である記憶素子13と接続されている。第1の加算オペレーションの後に、負の値22が、パルスの、算出されたパルス長に加えられる。この負の値は、記憶素子13で負の値が生じるまで、第1の値から減算される。この場合では、パルス19が出力され、値Δt0が再びマルチプレクサを介して第1の加算器10に供給される。本実施形態においても、出力されるパルスの目標値nを、図1との関連で記載したように、修正された新しい値n_neuにより置換することが可能である。これにより、ここで示されるパルス生成器の実施形態においても、埋め合わせすべきパルスが考慮される。進行中の時間間隔の目標値に達した場合には、パルスの出力が終了する。このために計数ユニットが利用され、計数ユニットは、先に記載したように、出力されたパルスを計数し、目標値に到達した際には、進行中の時間間隔のための更なるパルス生成を停止する。