"外部から発行されるコマンドに基づいて第1のメモリと第2のメモリを制御するメモリアクセス装置であって、前記第1のメモリから読み出した値を一時的に格納する第1のバッファと、前記第2のメモリから読み出した値を一時的に格納する第2のバッファと、前記第1のメモリのみを参照する第1の論理アドレス空間と、前記第1のメモリと前記第2のメモリとを参照し、前記第1のメモリの論理アドレスと前記第二のメモリの論理アドレスとが交互に配置される第2の論理アドレス空間とを有し、前記第2のメモリはアドレスが入力されてからデータが出力されるまでの遅延を有し、前記第2の論理アドレス空間をアクセスする第1のコマンドが発行されると、前記第1のメモリからデータを読み出して前記第1のバッファに格納する第1の読み出しとともに、前記第2のメモリからデータを読み出して前記第2のバッファに格納する第2の読み出しを行うことを特徴とするメモリアクセス装置。外部から発行されるコマンドに基づいて第1のメモリと第2のメモリを制御するメモリアクセス装置であって、前記第1のメモリから読み出した値を転送する第1のバスと、前記第2のメモリから読み出した値を転送する第2のバスと、前記第1のメモリのみを参照する第1の論理アドレス空間と、前記第1のメモリと前記第2のメモリとを参照し、前記第1のメモリの論理アドレスと前記第二のメモリの論理アドレスとが交互に配置される第2の論理アドレス空間とを有し、前記第2のメモリはアドレスが入力されてからデータが出力されるまでの遅延を有し、前記第2の論理アドレス空間をアクセスする第1のコマンドが発行されると、前記第1のメモリからデータを読み出して前記第1のバスに出力する第1の読み出しとともに、前記第2のメモリからデータを読み出して前記第2のバスに出力する第2の読み出しを行うことを特徴とするメモリアクセス装置。外部から発行されるコマンドに基づいて第1のメモリと第2のメモリを制御するメモリアクセス装置であって、前記第1のメモリからデータを読み出す制御を行う第1の制御信号と、前記第2のメモリからデータを読み出す制御を行う第2の制御信号と、前記第1のメモリのみを参照する第1の論理アドレス空間と、前記第1のメモリと前記第2のメモリとを参照し、前記第1のメモリの論理アドレスと前記第二のメモリの論理アドレスとが交互に配置される第2の論理アドレス空間とを有し、前記第2のメモリはアドレスが入力されてからデータが出力されるまでの遅延を有し、前記第2の論理アドレス空間をアクセスする第1のコマンドが発行されると、前記第1のメモリから第1の制御信号によってデータを読み出す第1の読み出しとともに、前記第2のメモリから第2の制御信号によってデータを読み出す第2の読み出しを行うことを特徴とするメモリアクセス装置。前記第1のコマンドに続き前記第1の論理アドレス空間にアクセスする第2のコマンドが発行されると、前記第2の読み出しの完了に関わらず、前記第1の読み出しに続いて前記第1のメモリからデータを読み出す第3の読み出しを行うことを特徴とする請求項1から3のいずれか1項に記載のメモリアクセス装置。前記第1のコマンドに続き前記第2の論理アドレス空間にアクセスする第2のコマンドが発行され、さらに前記第2のコマンドに続き前記第1の論理アドレス空間にアクセスする第3のコマンドが発行されると、前記第1の読み出しに続いて前記第1のメモリからデータを読み出す第3の読み出しを行い、前記第3の読み出しに続いて前記第1のメモリからデータを読み出す第4の読み出しを行うことを特徴とする請求項1から3のいずれか1項に記載のメモリアクセス装置。前記第2の論理アドレス空間には画像データが配置され、前記第1のコマンドは矩形領域をアクセスするコマンドであることを特徴とする請求項1から3のいずれか1項に記載のメモリアクセス装置。しかしながら、上記に記した従来の技術において、1データの転送速度を上げる方法には、高速なメモリを採用する必要があるため、消費電力のアップと、基板設計などの難易度が高くなるなどという課題を有し、また一般的に高いクロック周波数のメモリは高価になりシステムコストが上昇するという課題も同時に有する。例えば、近年のデジタルTV放送などで用いられるMPEG2MPHL規格、H.264-HD規格等に基づくエンコードやデコード、POSTフィルタ処理や出画処理、高画質グラフィックス処理、IP変換処理、プロセッサなどといった処理を同一の半導体装置に内蔵し共有化メモリで処理しようとすると、メモリに要求される性能は数G[Byte/s]にもなる。この性能に対応するためにクロック周波数が高く、バースト転送に向いたSDRAM、DDR-SDRAM、DDR2-SDRAM、RamBus社のXDRなどの高速なメモリを採用する必要がある。このため、2メモリのバス幅を広くとる方法を用いると、半導体装置の端子数が増大し、LSIの製造コストを押し上げ、また複数のメモリを使用するためにシステムコストが増大してしまうという別の課題を有することとなる。また、外付けメモリと内蔵メモリとを併用する方法特許文献1、特許文献2においては、グラフィックなどの特定処理に要するアクセス頻度の高いデータを内蔵メモリに記憶する必要があるため、データ転送量が極めて大きく、必要とするメモリ容量も大きい処理、例えば、MPEGのエンコード処理やデコード処理、高画質化処理、IP変換処理などが同時に重なる場合には、内蔵メモリの大容量化、周波数、バス幅などの拡大を招き、結果、チップ面積が増大し、半導体装置の製造コストが上がり、設計難易度が上がるという課題を有する。そこで、本発明は、前記課題に鑑みてなされたものであり、要求されるデータ転送レートと容量を確保しつつ、コストの削減が可能なメモリアクセス装置を提供することを目的とする。前記目的を達成するために、本発明のある局面に係るメモリアクセス装置は、外部から発行されるコマンドに基づいて第1のメモリと第2のメモリを制御するメモリアクセス装置であって、前記第1のメモリから読み出した値を一時的に格納する第1のバッファと、前記第2のメモリから読み出した値を一時的に格納する第2のバッファと、前記第1のメモリのみを参照する第1の論理アドレス空間と、前記第1のメモリと前記第2のメモリとを参照し、前記第1のメモリの論理アドレスと前記第二のメモリの論理アドレスとが交互に配置される第2の論理アドレス空間とを有し、前記第2のメモリはアドレスが入力されてからデータが出力されるまでの遅延を有し、前記第2の論理アドレス空間をアクセスする第1のコマンドが発行されると、前記第1のメモリからデータを読み出して前記第1のバッファに格納する第1の読み出しとともに前記第2のメモリからデータを読み出して前記第2のバッファに格納する第2の読み出しを行うことを特徴とする。本発明の他の局面に係るメモリアクセス装置は、外部から発行されるコマンドに基づいて第1のメモリと第2のメモリを制御するメモリアクセス装置であって、前記第1のメモリから読み出した値を転送する第1のバスと、前記第2のメモリから読み出した値を転送する第2のバスと、前記第1のメモリのみを参照する第1の論理アドレス空間と、前記第1のメモリと前記第2のメモリとを参照し、前記第1のメモリの論理アドレスと前記第二のメモリの論理アドレスとが交互に配置される第2の論理アドレス空間とを有し、前記第2のメモリはアドレスが入力されてからデータが出力されるまでの遅延を有し、前記第2の論理アドレス空間をアクセスする第1のコマンドが発行されると、前記第1のメモリからデータを読み出して前記第1のバスに出力する第1の読み出しとともに前記第2のメモリからデータを読み出して前記第2のバスに出力する第2の読み出しを行うことを特徴とする。本発明のさらに他の局面に係るメモリアクセス装置は、外部から発行されるコマンドに基づいて第1のメモリと第2のメモリを制御するメモリアクセス装置であって、前記第1のメモリからデータを読み出す制御を行う第1の制御信号と、前記第2のメモリからデータを読み出す制御を行う第2の制御信号と、前記第1のメモリのみを参照する第1の論理アドレス空間と、前記第1のメモリと前記第2のメモリとを参照し、前記第1のメモリの論理アドレスと前記第二のメモリの論理アドレスとが交互に配置される第2の論理アドレス空間とを有し、前記第2のメモリはアドレスが入力されてからデータが出力されるまでの遅延を有し、前記第2の論理アドレス空間をアクセスする第1のコマンドが発行されると、前記第1のメモリから第1の制御信号によってデータを読み出す第1の読み出しとともに前記第2のメモリから第2の制御信号によってデータを読み出す第2の読み出しを行うことを特徴とする。本発明に係るメモリアクセス装置によれば、要求されるデータ転送レートと容量を確保しつつ、コストの削減ができる。実施の形態1以下、本発明に係る実施の形態1について、図面を参照しながら説明する。本実施の形態におけるメモリアクセス装置は、a第1のアドレス空間が割り当てられた第1のメモリデバイスと、bアクセスに要するレイテンシが第1のメモリデバイスよりも短く、第2のアドレス空間が割り当てられた第2のメモリデバイスと、c第1のアドレス空間が複数の第1の部分アドレス空間に分かれ、第2のアドレス空間が複数の第2の部分アドレス空間に分かれ、各第1の部分アドレス空間と各第2の部分アドレス空間とが交互に配置されて論理的に連続する論理アドレス空間を第1の論理アドレス空間とした場合において、d第1の論理アドレス空間に対するアクセスを指示する第1のコマンドに応じて、第1のアドレス空間および第2のアドレス空間に対するアクセスを制御するメモリデバイス制御部とを備えることを特徴とする。以上の点を踏まえて、本実施の形態におけるメモリアクセス装置について説明する。まず、本実施の形態におけるメモリアクセス装置の構成について説明する。図1に示されるように、メモリアクセス装置10は、例えば、プロセッサ、画像圧縮エンジン、グラフィックスエンジンなどのようなマスタデバイス不図示から論理アドレス空間に対するアクセス要求を受け、受けたアクセス要求に応じて、制御下にある各メモリデバイスにアクセスする装置である。論理アドレス空間とは、論理アドレスによって、制御下にある各メモリデバイスのアドレス空間と対応づけられて管理されているアドレス空間である。なお、マスタデバイスは、メモリアクセス装置10と共に実装されているとしてもよいし、メモリアクセス装置10とは別に実装されているとしてもよい。ここでは、一例として、メモリアクセス装置10は、メモリデバイス101、メモリデバイス102、内部バスIF140、内部バスIF141、アービタ142、メモリデバイス制御部143、バッファ144、およびバッファ145などを備える。また、メモリデバイス101は、コントローラ100に外付けされている。メモリデバイス102、内部バスIF140、内部バスIF141、アービタ142、メモリデバイス制御部143、バッファ144、およびバッファ145は、コントローラ100に内蔵されている。メモリデバイス101は、バースト的にアクセスし連続した高速大容量のデータ転送が可能なメモリデバイスである。例えば、DRAMなどのように、バーストモードを利用したデータ転送が可能で高速にアクセス可能なメモリデバイスである。ここでは、一例として、DRAMとする。なお、DRAMとして、SDRAM、DDR-SDRAM、DDR2-SDRAM、RamBus社のXDRなどがある。メモリデバイス102は、高速レイテンシ、ランダムアクセス、かつ設計時にバス幅を拡張縮小可能なメモリデバイスである。例えば、SRAMのように、レイテンシが短く高速なランダムアクセスが可能なメモリデバイスである。ここでは、一例として、SRAMとする。なお、メモリデバイス102の種別は、SRAMに限らず、内蔵されるDRAMやフラッシュ、FeRAMなどでもよい。また、メモリデバイス102は、内蔵、外付けのどちらでもよい。内部バスIF140、および内部バスIF141のそれぞれは、マスタデバイスから論理アドレス空間に対するアクセス要求を受け、受けたアクセス要求に応じたコマンドをアービタ142に発行する。アービタ142は、内部バスIF140、または内部バスIF141から発行されたコマンドを受け取り、受け取ったコマンドに対して、アクセス優先順位、データレート保障などに基づいて、アクセス調停を行い、そのコマンドをメモリデバイス制御部143に転送する。メモリデバイス制御部143は、アービタ142から転送されたコマンドを受け取り、受け取ったコマンドに基づいて、タイミングを制御しながら、制御下にある各メモリデバイスにアクセスするのに必要な制御信号群を各メモリデバイスに並列供給する。具体的には、メモリデバイス制御部143は、受け取ったコマンドに応じて、メモリデバイス101にアクセスする場合には、信号線146を介して、メモリデバイス101に対するアクセスが示される第1種制御信号群DRAMの制御信号、アドレス信号など。を供給する。メモリデバイス102にアクセスする場合には、信号線147を介して、メモリデバイス102に対するアクセスが示される第2種制御信号群SRAMの制御信号、アドレス信号など。を供給する。バッファ144は、内部バスIF140または内部バスIF141から、メモリデバイス101またはメモリデバイス102に転送されるデータが一時的に格納される緩衝記憶領域である。ここで、メモリデバイス101は、メモリデバイス制御部143から読出し用の第1種制御信号群が供給されると、供給された読出し用の第1種制御信号群によって特定されるデータをバッファ144へ書込む。同様に、メモリデバイス102は、メモリデバイス制御部143から読出し用の第2種制御信号群が供給されると、供給された読出し用の第2種制御信号群によって特定されるデータをバッファ144へ書込む。バッファ145は、メモリデバイス101またはメモリデバイス102から、内部バスIF140または内部バスIF141に転送されるデータが一時的に格納される緩衝記憶領域である。ここで、メモリデバイス101は、メモリデバイス制御部143から書込み用の第1種制御信号群が供給されると、供給された書込み用の第1種制御信号群によって特定されるデータをバッファ145から読出しメモリデバイス101へ格納する。同様に、メモリデバイス102は、メモリデバイス制御部143から書込み用の第2種制御信号群が供給されると、供給された書込み用の第2種制御信号群によって特定されるデータをバッファ145から読出しメモリデバイス102へ格納する。続いて、本実施の形態におけるメモリデバイス制御部143で管理される論理アドレス空間について説明する。図2に示されるように、メモリデバイス制御部143は、論理アドレス空間110に応じて、メモリデバイス101のアドレス空間と、メモリデバイス102のアドレス空間とのそれぞれに対するアクセスを制御する。論理アドレス空間110には、論理アドレス空間103サイズX、論理アドレス空間104サイズZ、および論理アドレス空間105サイズYが含まれる。ここでは、少なくとも3つのアクセス形態をもつ論理アドレス空間が含まれる。論理アドレス空間103サイズXは、メモリデバイス102のアドレス空間サイズXと対応づけられた論理アドレス空間である。すなわち、メモリデバイス102を連続空間としてアクセス可能な記憶領域である。そして、高速レイテンシ、ランダムアクセスが可能な論理アドレス空間でもある。論理アドレス空間104サイズZは、アドレス空間106サイズLとは別にメモリデバイス101に割り当てられたアドレス空間サイズZと対応づけられた論理アドレス空間である。すなわち、メモリデバイス101のメモリマップでアクセス可能な記憶領域である。そして、バースト的にアクセスし、連続した高速大容量のデータ転送が可能な論理アドレス空間でもある。論理アドレス空間105サイズYは、アドレス空間106サイズLが複数の第1の部分アドレス空間に分かれ、アドレス空間107サイズKが複数の第2の部分アドレス空間に分かれ、各第1の部分アドレス空間と各第2の部分アドレス空間とが交互に配置されて論理的に連続する論理アドレス空間である。すなわち、メモリデバイス101に割り当てられたアドレス空間106サイズLおよびメモリデバイス102に割り当てられたアドレス空間107サイズKを複合した論理アドレス空間である。また、メモリデバイス101およびメモリデバイス102の共有メモリマップでアクセス可能な記憶領域である。そして、高速レイテンシ、かつ高速大容量のデータ転送が可能な論理アドレス空間である。ここで、論理アドレス空間105のサイズYは、メモリデバイス101から割り当てられたアドレス空間106のサイズL0≦L≦メモリデバイス101の最大サイズおよびメモリデバイス102から割り当てられたアドレス空間107のサイズK0≦K≦メモリデバイス102の最大サイズを加算したサイズである。すなわち、論理アドレス空間105サイズYは、メモリデバイス101およびメモリデバイス102に跨がっている論理アドレス空間サイズY=LKである。続いて、メモリデバイス制御部143で管理されている論理アドレス空間105について説明する。ここでは、論理的に連続するデータ列を、論理アドレスマップに従って論理アドレス空間105に格納する場合を例に説明する。なお、一例として、メモリデバイス101をデータ入出力幅が4[Byte]のDRAMとし、メモリデバイス102をデータ入出力幅が16[Byte]のSRAMとし、M=N=16[Byte]とする。図3aに示されるように、メモリデバイス制御部143は、論理的に連続するデータ列以下、一連のデータと呼称する。を論理アドレス空間105に格納する場合には、先頭から16[Byte]のデータ第1のデータ列が第1の部分アドレス空間111サイズMに格納され、続く16[Byte]のデータ第2のデータ列が第2の部分アドレス空間112サイズNに格納されるように、第1種制御信号群および第2種制御信号群を供給する。ここで、第1の部分アドレス空間111は、メモリデバイス101において開始アドレスEから終了アドレスE15までのアドレス空間であり、論理アドレス空間105に属する論理アドレス空間でもある。また、第2の部分アドレス空間112は、メモリデバイス102において開始アドレスFから終了アドレスF15までのアドレス空間であり、論理アドレス空間105に属する論理アドレス空間でもある。さらに、メモリデバイス制御部143は、続く16[Byte]のデータ第1のデータ列が第1の部分アドレス空間113サイズMに格納され、続く16[Byte]のデータ第2のデータ列が第2の部分アドレス空間114サイズNに格納されるように、第1種制御信号群および第2種制御信号群を供給する。ここで、第1の部分アドレス空間113は、メモリデバイス101において開始アドレスE16から終了アドレスE31までのアドレス空間であり、論理アドレス空間105に属する論理アドレス空間でもある。また、第2の部分アドレス空間114は、メモリデバイス102において開始アドレスF16から終了アドレスF31までのアドレス空間であり、論理アドレス空間105に属する論理アドレス空間でもある。すなわち、メモリデバイス制御部143は、論理的に連続するデータ列を、第1のデータ列サイズMおよび第2のデータ列サイズNに交互に分け、各第1のデータ列が各第1の部分アドレス空間に格納され、各第1のデータ列に隣接する第2のデータ列が第2の部分アドレス空間に格納されるように、第1種制御信号群および第2種制御信号群を供給する。これに伴い、一連のデータのうち、m=2n-1番目nは自然数。の第1のデータ列サイズMが、メモリデバイス101において開始アドレスE16×n-1から終了アドレスE16×n-1までのアドレス空間に格納され、m=2n番目の第2のデータ列サイズNが、メモリデバイス102において開始アドレスF16×n-1から終了アドレスF16×n-1までのアドレス空間に格納される。このとき、メモリデバイス制御部143は、アービタ142から受け取ったコマンドに基づいて、メモリデバイス101外部のDRAMに対してサイズMMは自然数。単位でデータ転送を行うことが示される第1種制御信号群を供給し、メモリデバイス102内蔵のメモリに対してサイズNNは自然数。単位でデータ転送を行うことが示される第2種制御信号群を供給する。なお、アドレス空間105サイズYに一連のデータを格納する場合には、内部バスIF140または内部バスIF141から転送された一連のデータをバッファ144に一度格納してから、バッファ144に格納した一連のデータをメモリデバイス101およびメモリデバイス102に交互に分け、メモリデバイス101およびメモリデバイス102に並行して書込む。同様に、読出す場合についても、メモリデバイス101およびメモリデバイスの各アドレス空間から並行して読出し、メモリデバイス101およびメモリデバイス102に交互に分かれたものを、バッファ145に一連のデータ構成に合わせて、内部バス140または内部バスIF141を経由して各マスターに転送する。続いて、メモリデバイス101を多バンク構成のDRAMに置き換えた場合について説明する。図3bに示されるように、メモリデバイス101を多バンク構成のDRAMに置き換えた場合には、メモリデバイス制御部143は、一連のデータのうち、メモリデバイス101に格納されるデータが、アドレス空間121m=1番目の場合、アドレス空間123m=3番目の場合、アドレス空間125m=5番目の場合、アドレス空間127m=7番目の場合の順に格納されるように、第1種制御信号群を供給する。ここで、アドレス空間121は、メモリデバイス101の第1のバンクにおいて開始アドレスE1から終了アドレスE115までのアドレス空間であり、論理アドレス空間105に属するアドレス空間でもある。また、アドレス空間123は、メモリデバイス101の第1のバンクにおいて開始アドレスE116から終了アドレスE131までのアドレス空間であり、論理アドレス空間105に属するアドレス空間でもある。さらに、アドレス空間125は、メモリデバイス101の第2のバンクにおいて開始アドレスE2から終了アドレスE215までのアドレス空間であり、論理アドレス空間105に属するアドレス空間でもある。また、アドレス空間127は、メモリデバイス101の第2のバンクにおいて開始アドレスE216から終了アドレスE231までのアドレス空間であり、論理アドレス空間105に属するアドレス空間でもある。すなわち、メモリデバイス制御部143は、第1の部分アドレス空間および第2の部分アドレス空間の組をiiは自然数。組単位で、メモリデバイス101のバンクを交互に切り替えてアドレス空間106にアクセスする。これに伴い、例えば、1バンクあたりi個の第1の部分アドレス空間が割り当てられると、一連のデータのうち、m=2n-1番目n=j-1ik:i,jは自然数。kは1≦k≦iを満たす自然数。の第1のデータ列が、メモリデバイス101の第jのバンクにおいて開始アドレスEj16×k-1から終了アドレスEj16×k-1までの第1の部分アドレス空間に格納される。続いて、論理アドレス空間105に格納されているデータの読出しアクセスする動作について説明する。ここでは、内部バスIF140が、論理アドレス空間104に対するアクセス要求を2回受けた場合と、論理アドレス空間105に対するアクセス要求を2回受けた場合とを例に説明する。図4aに示されるように、メモリデバイス制御部143は、内部バスIF140からタイミング150で発行されたコマンドを、アービタ142を介して受けると、受けたコマンドに応じて、第1種制御信号群をメモリデバイス101に供給する占有時間152。これに伴い、メモリデバイス101は、メモリデバイス制御部143から供給された第1種制御信号群によって特定されるデータをバッファ145に出力する占有時間154。また、メモリデバイス制御部143は、内部バスIF140からタイミング151で発行されたコマンドを、アービタ142を介して受けると、受けたコマンドに応じて、第1種制御信号群をメモリデバイス101に供給する占有時間153。これに伴い、メモリデバイス101は、メモリデバイス制御部143から供給された第1種制御信号群によって特定されるデータをバッファ145に出力する占有時間155。そして、内部バスIF140は、メモリデバイス制御部143から供給された第1種制御信号群によって特定されたデータによって再構成されたデータをバッファ145から読出し、読出したデータを、論理アドレス空間104に対してアクセス要求を出したマスタデバイスに出力する。ここで、一例として、下記1~3の条件において論理アドレス空間104にアクセスする場合について説明する。1メモリデバイス101外部のDRAMの入出力データ幅を4[Byte]とする。2論理アドレス空間104に16[Byte]のデータ刻みでデータが格納されているとする。316[Byte]のデータ刻みのうち12[Byte]目から16[Byte]のアクセスデータ長でアクセスするとする。この場合においては、16[Byte]のデータ全てについて、メモリデバイス101外部のDRAMにアクセスする。ただし、メモリデバイス101の第1のバンクおよび第2のバンクに跨ってアクセスする。具体的には、12[Byte]目から15[Byte]目までのデータ列4[Byte]について、メモリデバイス101外部のDRAMの第1のバンクにアクセスする。16[Byte]目から27[Byte]目までのデータ列12[Byte]について、メモリデバイス101外部のDRAMの第2のバンクにアクセスする。これにより、メモリデバイス101外部のDRAMのアクセスに対するレイテンシは、4サイクル=16[Byte]/4[Byte]となる。さらに、メモリデバイス101外部のDRAMの第1のバンクおよび第2のバンクを跨ってアクセスするため、アクセスデータ長が短い場合には、メモリデバイス101外部のDRAMのアクセススペックであるコマンドactivaitprechargereadwriteの制約によるオーバーヘッドαが加算される。結果、この場合においては、4サイクルαを要する。一方、図4bに示されるように、メモリデバイス制御部143は、内部バスIF140からタイミング160で発行されたコマンドを、アービタ142を介して受けると、受けたコマンドに応じて、並行して、第1種制御信号群をメモリデバイス101に供給し、第2種制御信号群をメモリデバイス102に供給する占有時間162。これに伴い、メモリデバイス101は、メモリデバイス制御部143から供給された第1種制御信号群によって特定されるデータをバッファ145に出力する占有時間164。また、メモリデバイス102は、メモリデバイス制御部143から供給された第2種制御信号群によって特定されるデータをバッファ145に出力する占有時間165。そして、内部バスIF140は、メモリデバイス制御部143から供給された第1種制御信号群および第2種制御信号群によってそれぞれ特定されたデータによって再構成されたデータをバッファ145から読出し、読出したデータを、論理アドレス空間105に対してアクセス要求を出したマスタデバイスに出力する。また、メモリデバイス制御部143は、内部バスIF140からタイミング161で発行されたコマンドを、アービタ142を介して受けると、受けたコマンドに応じて、並行して、第1種制御信号群をメモリデバイス101に供給し、第2種制御信号群をメモリデバイス102に供給する占有時間163。これに伴い、メモリデバイス101は、メモリデバイス制御部143から供給された第1種制御信号群によって特定されるデータをバッファ145に出力する占有時間166。また、メモリデバイス102は、メモリデバイス制御部143から供給された第2種制御信号群によって特定されるデータをバッファ145に出力する占有時間167。結果、図4aと比べて、データ転送処理に要するレイテンシがかなり改善される時間158、時間168。ここで、一例として、下記1~4の条件において論理アドレス空間105にアクセスする場合について説明する。1メモリデバイス101外部のDRAMの入出力データ幅を4[Byte]とする。2メモリデバイス102内蔵のメモリの入出力データ幅を16[Byte]とする。3論理アドレス空間105に16[Byte]のデータ刻みでデータが格納されているとする。416[Byte]のデータ刻みのうち12[Byte]目から16[Byte]のアクセスデータ長でアクセスするとする。この場合においては、16[Byte]のデータについて、メモリデバイス101およびメモリデバイス102に跨ってアクセスする。具体的には、12[Byte]目から15[Byte]目までのデータ列4[Byte]について、メモリデバイス101外部のDRAMの第1のバンクにアクセスする。16[Byte]目から27[Byte]目までのデータ列12[Byte]について、メモリデバイス102内部のSRAMにアクセスする。これにより、メモリデバイス101外部のDRAMのアクセスに対するレイテンシは、1サイクル=4[Byte]/4[Byte]となる。また、メモリデバイス102内蔵のメモリのアクセスに対するレイテンシは、1サイクル=12[Byte]/16[Byte]:1以下は1に丸める。となる。これらから、計2サイクルとなる。さらに、メモリデバイス101外部のDRAMのアクセスとメモリデバイス102内蔵のメモリのアクセスとのタイミングを合わせ、メモリデバイス制御部143から第1種制御信号群および第2種制御信号群を並列供給すると、並行にアクセスが進捗し、理想的には1サイクル、オーバーヘッドを考慮しても、この場合においては、1サイクルαを要する。すなわち、論理アドレス空間104に対するアクセス要求を受けた場合においては図4a参照。、従来のようにメモリデバイス101の第1のバンクおよび第2のバンクに跨ってアクセスするため、4サイクルαを要する。一方、論理アドレス空間105に対するアクセス要求を受けた場合においては図4b参照。、メモリデバイス101およびメモリデバイス102に跨ってアクセスするため、1サイクルαを要する。結果、論理アドレス空間105にアクセスすることで、3サイクルのレイテンシを改善することが可能となる。以上説明したように、本実施の形態に係るメモリアクセス装置10によれば、メモリデバイス101とメモリデバイス102とに並行してアクセスするため、メモリデバイス101に占める1コマンド当たりの占有時間を短くすることができ、メモリデバイス101のレートを削減できる。結果的に、周波数を低減でき、安価なメモリデバイスを使用することができる。さらに、周波数を低減することによって、設計の容易性が向上し、また、消費電力を低減することができる。さらに、レートが高くアクセス頻度が多いデータを全てメモリデバイス102内蔵のメモリに格納する場合と比べ、メモリデバイス101およびメモリデバイス102を併用することで、ほぼ同等のレイテンシで、かつメモリデバイス102に必要とする容量を半減することが可能となる。実施の形態2次に、本発明に係る実施の形態2について、図面を参照しながら説明する。本実施の形態におけるメモリアクセス装置は、アドレス空間107に対するアクセスが終了してからアドレス空間106に対する次のアクセスが開始するまでの時間内に、メモリデバイス102のアドレス空間と対応づけられた論理アドレス空間103に対するアクセスを指示するコマンドを受けると、論理アドレス空間103に対するアクセスが示される第2種制御信号群をメモリデバイス102に供給するアービタを備えることを特徴とする。以上の点を踏まえて、本実施の形態におけるメモリアクセス装置について説明する。なお、実施の形態1におけるメモリアクセス装置100と同一の構成要素については、同一の参照符号を付して説明を省略する。まず、本実施の形態におけるメモリアクセス装置の構成について説明する。図5に示されるように、メモリアクセス装置20は、メモリアクセス装置10と比べて、メモリデバイス101とメモリデバイス102とが同期して動作している以外で、メモリデバイス102にアクセス可能なときに、メモリデバイス102にアクセスする点が異なる。ここでは、一例として、メモリアクセス装置20は、メモリデバイス101、メモリデバイス102、内部バスIF240、内部バスIF241、コマンドアービタ242、メモリデバイス制御部243、バッファ244、バッファ245、セレクタ246、バッファ247、バッファ248、セレクタ249、アービタ250、セレクタ251などを備える。また、メモリデバイス101は、コントローラ100に外付けされている。メモリデバイス102、内部バスIF240、内部バスIF241、コマンドアービタ242、メモリデバイス制御部243、バッファ244、バッファ245、セレクタ246、バッファ247、バッファ248、セレクタ249、アービタ250、およびセレクタ251は、コントローラ200に内蔵されている。メモリデバイス101は、バースト的にアクセスし連続した高速大容量のデータ転送が可能なメモリデバイスである。例えば、DRAMなどのように、バーストモードを利用したデータ転送が可能で高速にアクセス可能なメモリデバイスである。ここでは、一例として、DRAMとする。なお、DRAMとして、SDRAM、DDR-SDRAM、DDR2-SDRAM、RamBus社のXDRなどがある。メモリデバイス102は、高速レイテンシ、ランダムアクセス、かつ設計時にバス幅を拡張縮小可能なメモリデバイスである。例えば、SRAMのように、レイテンシが短く高速なランダムアクセスが可能なメモリデバイスである。ここでは、一例として、SRAMとする。なお、メモリデバイス102の種別は、SRAMに限らず、内蔵されるDRAMやフラッシュ、FeRAMなどでもよい。また、メモリデバイス102は、内蔵、外付けのどちらでもよい。内部バスIF240、および内部バスIF241のそれぞれは、マスタデバイスから論理アドレス空間105に対するアクセス要求を受け、受けたアクセス要求に応じたコマンドをコマンドアービタ242に発行する。また、マスタデバイスから論理アドレス空間103に対するアクセス要求を受け、受けたアクセス要求に応じたコマンドをアービタ250に発行する。コマンドアービタ242は、内部バスIF140、または内部バスIF141から発行されたコマンドを受け取り、受け取ったコマンドに対して、アクセス優先順位、データレート保障などに基づいて、アクセス調停を行い、そのコマンドをメモリデバイス制御部243に転送する。メモリデバイス制御部243は、コマンドアービタ242から転送されたコマンドを受け取り、受け取ったコマンドに基づいて、タイミングを制御しながら、制御下にある各メモリデバイスにアクセスするのに必要な制御信号群を各メモリデバイスに並列供給する。具体的には、メモリデバイス制御部243は、受け取ったコマンドに応じて、メモリデバイス101にアクセスする場合には、信号線146を介して、メモリデバイス101に対するアクセスが示される第1種制御信号群DRAMの制御信号、アドレス信号など。を供給する。メモリデバイス102にアクセスする場合には、信号線147を介して、メモリデバイス102に対するアクセスが示される第2種制御信号群SRAMの制御信号、アドレス信号など。を供給する。なお、メモリデバイス制御部243で管理される論理アドレス空間については、実施の形態1における論理アドレス空間図2参照。と同一のために、説明を省略する。バッファ244は、内部バスIF240または内部バスIF241から、メモリデバイス101またはメモリデバイス102に転送されるデータが一時的に蓄積される緩衝記憶領域である。バッファ245は、内部バスIF240または内部バスIF241から、メモリデバイス102に転送されるデータが一時的に蓄積される緩衝記憶領域である。セレクタ246は、メモリデバイス制御部243から出力される制御信号不図示に応じて入力源バッファ244またはバッファ245を切り替え、入力源に蓄積されているデータをメモリデバイス102に出力する。バッファ247は、メモリデバイス102から、内部バスIF240または内部バスIF241に転送されるデータが一時的に蓄積される緩衝記憶領域である。バッファ248は、メモリデバイス101またはメモリデバイス102から、内部バスIF240または内部バスIF241に転送されるデータが一時的に蓄積される緩衝記憶領域である。セレクタ249は、メモリデバイス制御部243から出力される制御信号不図示に応じて出力先バッファ247またはバッファ248を切り替えて、メモリデバイス102から出力されたデータを出力先に蓄積する。アービタ250は、内部バスIF240または内部バスIF241から発行されたコマンドを受け取り、メモリデバイス102に対するアクセスの空き時間を見計らって、受け取ったコマンドに応じて、メモリデバイス102に対するアクセスが示される第2種制御信号群SRAMの制御信号、アドレス信号など。を供給する。セレクタ251は、メモリデバイス制御部243から出力される制御信号不図示に応じて入力源メモリデバイス制御部243またはアービタ250を切り替えて、入力源から供給される第2種制御信号群をメモリデバイス102に出力する。なお、メモリデバイス制御部243は、メモリデバイス101およびメモリデバイス102を並行してアクセスする場合には、セレクタ246を制御して、入力源としてバッファ244を選択させる。また、セレクタ249を制御して、出力先としてバッファ248を選択させる。さらに、セレクタ251を制御して、入力源としてメモリデバイス制御部243からの出力を選択させる。また、アービタ250は、アドレス空間107に対するアクセスが終了してからアドレス空間106に対する次のアクセスが開始するまでの時間内に、論理アドレス空間103に対するアクセス要求を受けると、論理アドレス空間103に対するアクセスが示される第2種制御信号群をメモリデバイス102に供給する。このとき、メモリデバイス制御部243は、セレクタ246を制御して、入力源としてバッファ245を選択させる。また、セレクタ249を制御して、出力先としてバッファ247を選択させる。さらに、セレクタ251を制御して、入力源としてアービタ250を選択させる。続いて、メモリデバイス制御部243で管理されている論理アドレス空間105について説明する。ここでは、論理的に連続する2次元のデータ配列を、論理アドレスマップに従って論理アドレス空間105に格納する場合を例に説明する。なお、一例として、メモリデバイス101を4バンクから構成されているDRAMとし、メモリデバイス102をSRAMとする。図6に示されるように、メモリデバイス制御部243は、論理的に連続する2次元のデータ配列230を論理アドレス空間105に格納する場合には、下記a1~a4に基づいて、第1のデータ配列と、その第1のデータ配列に隣接する第2のデータ配列とを組にして格納されるように、第1種制御信号群および第2種制御信号群を供給する。第1のデータ配列とは、水平方向にサイズMMは自然数。で垂直方向にサイズHHは自然数。のデータ配列をいう。第2のデータ配列とは、水平方向にサイズNNは自然数。で垂直方向にサイズHHは自然数。のデータ配列をいう。a1領域231における部分233および部分235のそれぞれについて、第1のデータ配列および第2のデータ配列の組が2組格納される。このとき、第1のデータ配列がメモリデバイス101のバンク212に割り当てられた第1の部分アドレス空間に格納され、第2のデータ配列がメモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。ここでは、第1の部分アドレス空間とは、アドレス空間106を複数に分けた各アドレス空間であり、水平方向にサイズMMは自然数。で垂直方向にサイズHHは自然数。の第1のデータ配列が格納されるアドレス空間である。第2の部分アドレス空間とは、アドレス空間107を複数に分けた各アドレス空間であり、水平方向にサイズNNは自然数。で垂直方向にサイズHHは自然数。の第2のデータ配列が格納されるアドレス空間である。a2領域232における部分233および部分235のそれぞれについて、第1のデータ配列および第2のデータ配列の組が2組格納される。このとき、第1のデータ配列がメモリデバイス101のバンク214に割り当てられた第1の部分アドレス空間に格納され、第2のデータ配列がメモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。a3領域231における部分234および部分236のそれぞれについて、第1のデータ配列および第2のデータ配列の組が2組格納される。このとき、第1のデータ配列がメモリデバイス101のバンク211に割り当てられた第1の部分アドレス空間に格納され、第2のデータ配列がメモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。a4領域232における部分234および部分236のそれぞれについて、第1のデータ配列および第2のデータ配列の組が2組格納される。このとき、第1のデータ配列がメモリデバイス101のバンク213に割り当てられた第1の部分アドレス空間に格納され、第2のデータ配列がメモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。すなわち、メモリデバイス制御部243は、論理的に連続する2次元のデータ配列を論理アドレス空間105に格納する場合には、水平方向については、下記b1,b2を交互に繰り返すか、または下記b2,b4を交互に繰り返し、垂直方向については、下記b1,b3を交互に繰り返すか、または下記b3,b4を交互に繰り返す。b1第1のデータ配列および第2のデータ配列の組がIIは自然数。組格納されるように、第1種制御信号群および第2種制御信号群を供給する。このとき、第1のデータ配列がメモリデバイス101のバンク212に割り当てられた第1の部分アドレス空間に格納され、第2のデータ配列がメモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。b2第1のデータ配列および第2のデータ配列の組がIIは自然数。組格納されるように、第1種制御信号群および第2種制御信号群を供給する。このとき、第1のデータ配列がメモリデバイス101のバンク214に割り当てられた第1の部分アドレス空間に格納され、第2のデータ配列がメモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。b3第1のデータ配列および第2のデータ配列の組がIIは自然数。組格納されるように、第1種制御信号群および第2種制御信号群を供給する。このとき、第1のデータ配列がメモリデバイス101のバンク211に割り当てられた第1の部分アドレス空間に格納され、第2のデータ配列がメモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。b4第1のデータ配列および第2のデータ配列の組がIIは自然数。組格納されるように、第1種制御信号群および第2種制御信号群を供給する。このとき、第1のデータ配列がメモリデバイス101のバンク213に割り当てられた第1の部分アドレス空間に格納され、第2のデータ配列がメモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。例えば、図7に示されるように、メモリデバイス制御部243は、画像フレームデータを論理アドレス空間105に書込む場合には、水平方向については、下記c1,c2を交互に繰り返すか、または下記c2,c4を交互に繰り返し、垂直方向については、下記c1,c3を交互に繰り返すか、または下記c3,c4を交互に繰り返す。なお、ピクセル265のサイズ、すなわち、1ピクセルのサイズを1[Byte]とする。c1データ配列261およびデータ配列260の組が2組格納されるように、第1種制御信号群および第2種制御信号群を供給する。c2データ配列263およびデータ配列260の組が2組格納されるように、第1種制御信号群および第2種制御信号群を供給する。c3データ配列262およびデータ配列260の組が2組格納されるように、第1種制御信号群および第2種制御信号群を供給する。c4データ配列264およびデータ配列260の組が2組格納されるように、第1種制御信号群および第2種制御信号群を供給する。なお、データ配列260は、水平方向にNピクセル、垂直方向にHピクセルの第2のデータ配列であり、メモリデバイス102に割り当てられた第2の部分アドレス空間に格納される。データ配列261は、水平方向にMピクセル、垂直方向にHピクセルの第1のデータ配列であり、メモリデバイス101のバンク212に割り当てられた第1の部分アドレス空間に格納される。データ配列263は、水平方向にMピクセル、垂直方向にHピクセルの第1のデータ配列であり、メモリデバイス101のバンク214に割り当てられた第1の部分アドレス空間に格納される。データ配列262は、水平方向にMピクセル、垂直方向にHピクセルの第1のデータ配列であり、メモリデバイス101のバンク211に割り当てられた第1の部分アドレス空間に格納される。データ配列264は、水平方向にMピクセル、垂直方向にHピクセルの第1のデータ配列であり、メモリデバイス101のバンク213に割り当てられた第1の部分アドレス空間に格納される。また、図中において、同一のハッチで示されるものについても同様である。続いて、論理アドレス空間105に格納されているデータをアクセスする動作について説明する。ここでは、内部バスIF240が、マスタデバイスから、論理アドレス空間105に対するアクセス要求を2回受け、内部バスIF241が、マスタデバイスから、論理アドレス空間103に対するアクセス要求を1回受けた場合を例に説明する。図8に示されるように、メモリデバイス制御部243は、内部バスIF240からタイミング160で発行されたコマンドを、コマンドアービタ242を介して受けると、受けたコマンドに応じて、並行して、第1種制御信号群をメモリデバイス101に供給し、第2種制御信号群をメモリデバイス102に供給する占有時間162。これに伴い、メモリデバイス101は、メモリデバイス制御部243から供給された第1種制御信号群によって特定されるデータをバッファ248に出力する占有時間164。また、メモリデバイス102は、メモリデバイス制御部243から供給された第2種制御信号群によって特定されるデータをバッファ248に出力する占有時間165。そして、内部バスIF240は、メモリデバイス制御部243から供給された第1種制御信号群および第2種制御信号群によってそれぞれ特定されたデータによって再構成されたデータをバッファ248から読出し、読出したデータを、論理アドレス空間105に対してアクセス要求を出したマスタデバイスに出力する。同様に、メモリデバイス制御部243は、内部バスIF240からタイミング161で発行されたコマンドを、コマンドアービタ242を介して受けると、受けたコマンドに応じて、並行して、第1種制御信号群をメモリデバイス101に供給し、第2種制御信号群をメモリデバイス102に供給する占有時間163。これに伴い、メモリデバイス101は、メモリデバイス制御部243から供給された第1種制御信号群によって特定されるデータをバッファ248に出力する占有時間166。また、メモリデバイス102は、メモリデバイス制御部243から供給された第2種制御信号群によって特定されるデータをバッファ248に出力する占有時間167。このとき、アービタ250は、内部バスIF241からタイミング260で発行されたコマンドを受けると、第2種制御信号群の供給が完了されてから次の第1種制御信号群の供給が開始されるまでの時間内、すなわち、第2種制御信号群に応じたデータがメモリデバイス102からバッファ248に出力終了してから、次の第1種制御信号群に応じたデータがメモリデバイス102からバッファ248に出力開始するまでの時間内に、受けたコマンドに応じた第2種制御信号群をメモリデバイス102に供給する。これに伴い、メモリデバイス102は、アービタ250から供給された第2種制御信号群によって特定されるデータをバッファ247に出力する占有時間261。そして、内部バスIF241は、アービタ250から供給された第2種制御信号群によって特定されたデータをバッファ247から読出し、読出したデータを、論理アドレス空間103に対するアクセス要求を出したマスタデバイスに出力する。なお、図9に示されるように、アクセスするアドレス空間に応じて、メモリデバイス102のクロック周波数を変化させるとしてもよい。このとき、メモリデバイス102のクロック周波数を、論理アドレス空間105にアクセスする場合には、F[MHz]とし、論理アドレス空間103にアクセスする場合には、E[MHz]F≦E≦nF:n=2,3,とし、バースト的にクロック周波数をあげることにより、メモリデバイス102の単独アクセスに対して、レイテンシと転送量とをアップさせるとしてもよい時間361、時間362。なお、第2のメモリデバイス102は、論理アドレス空間105アドレス空間107に対するアクセスについては、アクセス周波数A[MHz]で動作し、論理アドレス空間103メモリデバイス102の全アドレス空間に対するアクセスについては、アクセス周波数A[MHz]よりも高いアクセス周波数B[MHz]で動作するとしてもよい。これによって、メモリデバイス102のデータバスが遊ぶ時間内に、データ転送を終了させることができ、さらに、複数のデータ転送を行うこともできる。さらに、アクセス周波数B[MHz]は、アクセス周波数A[MHz]の自然数倍としてもよい。これによって、タイミングがとりやすくなり、設計が容易になる。なお、メモリデバイス101は、論理アドレス空間105アドレス空間106に対するアクセスについては、アクセス周波数C[MHz]で動作し、メモリデバイス102は、論理アドレス空間105アドレス空間107に対するアクセスについては、アクセス周波数C[MHz]よりも高いアクセス周波数D[MHz]で動作するとしてもよい。これによって、メモリデバイス102のデータバスが遊ぶ時間内に、データ転送を終了させることができ、さらに、複数のデータ転送を行うこともできる。さらに、アクセス周波数D[MHz]は、アクセス周波数C[MHz]の自然数倍としてもよい。これによって、タイミングがとりやすくなり、設計が容易になる。以上説明したように、本実施の形態に係るメモリアクセス装置20によれば、論理アドレス空間105サイズY=LKに対するアクセス要求に応じて、メモリデバイス101外部のDRAMおよびメモリデバイス102内蔵のメモリの領域を跨ぐようにアクセスを制御することで、要求レイテンシの余裕度をより高めることが可能である。また、当然のことながらメモリデバイス101外部のDRAMおよびメモリデバイス102内蔵のメモリへアクセスを振り分けているため、メモリデバイス101外部のDRAMに占めるアクセス時間を低くすることができる。言い換えれば、メモリデバイス101外部のDRAMへのアクセスレートを低く抑えることになる。これにより、本来高速の外付けメモリを必要とする場合において、1ランク下のスピードのメモリデバイスを選択することも可能になる。さらに、1サイクルで大きなデータが転送されるようにメモリデバイス102内蔵のメモリのバス幅を広く設計しておくことで、メモリデバイス101外部のDRAMのデータと同期してデータが転送されると、メモリデバイス102内蔵のメモリのデータバスが遊ぶ時間ができる。この時間にレイテンシが必要なデータのアクセスを行うことで、レイテンシを要求するアクセスと、転送効率を要求するアクセスとを並走することができ、レイテンシと転送量を向上させることができる。また、バースト的にメモリデバイス102のクロック周波数をあげることによって、さらに、レイテンシと転送量を向上させることができる。さらに、メモリデバイス102内蔵のメモリと同容量のメモリデバイス101外部のDRAMを併用することで、メモリデバイス102の容量の倍のアドレス空間にアクセスすることが可能となる。また、メモリデバイス102内蔵のメモリをLSIに内蔵するような場合において、アプリケーションによって、メモリデバイス102の容量が不足する場合には、外部のメモリデバイス101と連動して動作することにより、メモリ空間を拡縮することができる。そして、内蔵のメモリデバイス102の容量を大きく積むことなく、大容量データ処理を実現することができる。最小限の容量で、アプリケーションの追加で増加する容量を吸収できる。その他なお、メモリアクセス装置は、フルカスタムLSILargeScaleIntegrationによって実現されるとしてもよい。また、ASICApplicationSpecificIntegratedCircuit等のようなセミカスタムLSIによって実現されるとしてもよい。また、FPGAFieldProgrammableGateArray、CPLDComplexProgrammableLogicDevice等のようなプログラマブルロジックデバイスによって実現されるとしてもよい。また、動的に回路構成が書き換え可能なダイナミックリコンフィギュラブルデバイスとして実現されるとしてもよい。さらに、メモリアクセス装置を構成する1以上の機能を、これ等のLSIに形成する設計データは、VHDLVeryhighspeedintegratedcircuitHardwareDescriptionLanguage、Verilog-HDL、SystemC等のようなハードウェア記述言語によって記述されたプログラム以下、HDLプログラムと呼称する。としてもよい。また、HDLプログラムを論理合成して得られるゲートレベルのネットリストとしてもよい。また、ゲートレベルのネットリストに、配置情報、プロセス条件等を付加したマクロセル情報としてもよい。また、寸法、タイミング等が規定されたマスクデータとしてもよい。さらに、コンピュータシステム、組み込みシステム等のようなハードウェアシステムに読出され得るように、光学記録媒体例えば、CD-ROMなど。、磁気記録媒体例えば、ハードディスクなど。、光磁気記録媒体例えば、MOなど。、半導体メモリ例えば、RAMなど。などのようなコンピュータ読み取り可能な記録媒体に設計データを記録しておくとしてもよい。そして、これらの記録媒体を介して他のハードウェアタシステムに読み取られた設計データが、ダウンロードケーブルを介して、プログラマブルロジックデバイスにダウンロードされるとしてもよい。または、ネットワーク等のような伝送路を経由して他のハードウェアシステムに取得され得るように、伝送路上のハードウェアシステムに設計データを保持しておくとしてもよい。さらに、ハードウェアシステムから伝送路を介して他のハードウェアタシステムに取得された設計データが、ダウンロードケーブルを介して、プログラマブルロジックデバイスにダウンロードされるとしてよい。または、論理合成、配置、配線された設計データを、通電時にFPGAに転送され得るように、シリアルROMに記録しておくとしてもよい。そして、シリアルROMに記録された設計データが、通電時に、直接、FPGAにダウンロードされるとしてもよい。"