半導体集積回路の少なくとも1辺において配置され、前記半導体集積回路の辺方向に延びる1列以上の外側パッド列と、前記外側パッド列の前記半導体集積回路の内方に設けられ、前記半導体集積回路の辺方向に延びる1列以上の内側パッド列とを備えた半導体装置において、前記内側パッド列には、前記半導体集積回路の外方に配置されるパッドに電気的接続する金属細線が接続され、前記外側パッド列のうち、前記内側パッド列に対向する部分のパッド列は、前記半導体集積回路の外部と信号の授受を行わないことを特徴とする半導体装置。前記請求項1記載の半導体装置において、前記半導体集積回路が有する外側パッド列のうち、前記内側パッド列に対向するパッド列を除く部分のパッドには、前記半導体集積回路の外方に配置されるパッドに電気的接続する金属細線が接続されていることを特徴とする半導体装置。前記請求項1又は2記載の半導体装置において、前記外側パッド列のうち、前記内側パッド列に対向する部分のパッド列には、電源端子又はグランド端子となるパッドが存在し、前記電源端子又はグランド端子となるパッドには、前記半導体集積回路の外方に配置される電源端子又はグランド端子のパッドに電気的接続する金属細線が接続されていることを特徴とする半導体装置。前記請求項1~3の何れか1項に記載の半導体装置において、前記外側パッド列と前記内側パッド列とは、一列以上の千鳥配置を形成していることを特徴とする半導体装置。前記請求項1~4の何れか1項に記載の半導体装置において、前記内側パッド列は、前記半導体集積回路の1つの辺と並行に、少なくとも2つ以上存在することを特徴とする半導体装置。前記請求項1~4の何れか1項に記載の半導体装置において、前記内側パッド列は、2つ存在し、前記2つの内側パッド列は、前記半導体集積回路の角部に隣接して、直角となる形状で配置されることを特徴とする半導体装置。前記請求項1~4の何れか1項に記載の半導体装置において、前記内側パッド列は、前記半導体集積回路の1つの辺と並行に配置された少なくとも2つ以上存在する内側パッド列と、前記半導体集積回路の角部に隣接して、直角となる形状で配置される2つの内側パッド列とを有することを特徴とする半導体装置。前記請求項1~7の何れか1項に記載の半導体装置において、前記半導体集積回路の外方に配置されるパッドを有する基板を備え、前記基板に前記半導体集積回路が搭載されていることを特徴とする半導体装置。第1の半導体集積回路と第2の半導体集積回路とが基板上に配置された半導体装置であって、前記第1の半導体集積回路は、前記第1の半導体集積回路の辺方向に延びる外側パッド列と、前記第1の半導体集積回路の外側パッド列の内方に設けられ、前記外側パッド列と並行に延びる内側パッド列とを備え、前記外側パッド列のうち前記内側パッド列に対向する部分の各パッド列は、前記基板に配置された金属配線により、前記第2の半導体集積回路の各パッドに電気的に接続されていることを特徴とする半導体装置。前記請求項9記載の半導体装置において、前記第1の半導体集積回路の内側パッド列は、前記基板に配置された金属配線が電気的に接続されていることを特徴とする半導体装置。前記請求項10記載の半導体装置において、前記基板には、パッドが形成され、前記第1の半導体集積回路の内側パッド列は、前記基板に配置された金属配線により、前記基板に形成したパッドに電気的に接続されていることを特徴とする半導体装置。前記請求項9~11の何れか1項に記載の半導体装置において、前記第1の半導体集積回路において、前記外側パッド列と前記内側パッド列とは、一列以上の千鳥配置を形成していることを特徴とする半導体装置。前記請求項9記載の半導体装置において、前記外側パッド列のうち前記内側パッド列に対向する部分の各パッド列を前記第2の半導体集積回路の各パッドに電気的に接続している金属配線は、前記基板の第1層目に配置される金属配線であることを特徴とする半導体装置。前記請求項10又は11記載の半導体装置において、前記第1の半導体集積回路の内側パッド列に接続された前記金属配線は、少なくとも前記第2の半導体集積回路の下方の位置では前記基板の第2層目以下に配置される金属配線であることを特徴とする半導体装置。前記請求項11記載の半導体装置において、前記第1及び第2の半導体集積回路を搭載した基板が搭載される第2の基板を備え、前記第2の基板にはパッドが配置され、前記第1及び第2の半導体集積回路を搭載した基板のパッドは、金属細線により、前記第2の基板のパッドに電気的に接続されていることを特徴とする半導体装置。前記請求項10記載の半導体装置において、前記第1及び第2の半導体集積回路を搭載した基板は、第2の基板上に搭載され、第1及び第2の半導体集積回路を搭載した基板の前記第2の基板側の面には、パッドが配置され、前記第1の半導体集積回路の内側パッド列に接続された前記金属配線は、前記第1及び第2の半導体集積回路を搭載した基板に形成された配線及びビアを介して、前記第1及び第2の半導体集積回路を搭載した基板のパッドに接続されていることを特徴とする半導体装置。前記請求項16記載の半導体装置において、前記第1及び第2の半導体集積回路を搭載した基板のパッドには、第1の金属突起が形成され、前記第2の基板には、第2の金属突起が形成され、前記第1及び第2の半導体集積回路を搭載した基板のパッドは、前記第1の金属突起を介して、前記第2の金属突起に電気的に接続されることを特徴とする半導体装置。前記請求項9~17の何れか1項に記載の半導体装置において、前記第1の半導体集積回路と前記第2の半導体集積回路とは、その両者の辺が相互に平行になるように、前記基板上に搭載されていることを特徴とする半導体装置。前記請求項9~17の何れか1項に記載の半導体装置において、前記第1の半導体集積回路と前記第2の半導体集積回路とは、その両者の辺の交差する角度が0°より大きく且つ45°以下となるように、前記基板上に搭載されていることを特徴とする半導体装置。前記請求項9~17の何れか1項に記載の半導体装置において、前記第1の半導体集積回路と前記第2の半導体集積回路とは、その両者の辺が相互に平行となるように、前記基板上に配置され、更に前記基板上に他の第2の半導体集積回路が搭載され、前記第1の半導体集積回路と前記他の第2の半導体集積回路とは、その両者の辺の交差する角度が0°より大きく且つ45°以下となるように、前記基板上に搭載されていることを特徴とする半導体装置。しかしながら、パッド列を複数段とする場合にも、次の課題が生じる。例えば、前記第1の半導体集積回路において、パッド列を2段として、その外側に半導体製品の外部信号授受用のパッド列と接続するためのパッド列を配置し、その内側に第2の半導体集積回路とのインターフェース用のパッド列を配置する場合に、第1及び第2の半導体集積回路を1つの基板上に搭載して1つの半導体製品とするには、ワイヤーボンド工法では基板が非常に大きくなり、現実的でないため、一般的には、第1及び第2の半導体集積回路の表裏を反転して、それ等の表面上面を基板の上面に搭載するフリップチップ工法が用いられる。尚、ここでいう基板とは、ガラスエポキシ等で形成された樹脂基板、シリコンで形成された基板、いわゆるシリコンインターポーザ、又はガラスで形成された基板等、特に決定されない。そして、このフリップチップ工法の下では、第1及び第2の半導体集積回路相互間でのパッド列の接続やこれ等と基板外周のパッド列との接続は、一般的には、基板内の配線、ビア及び第1及び第2の半導体集積回路に形成される金属突起以下、バンプと称す等の接続により、実施されることとなる。具体的に、第1の半導体集積回路の外側のパッド列を、基板に配置された外部との信号授受用のパッド列に接続する場合には、その途中に第2の半導体集積回路が位置するときには、直線状ではなく、この第2の半導体集積回路を迂回するように第1層目に配線をレイアウトする一方、第2の半導体集積回路との接続については、第1の半導体集積回路の内側のパッド列では、その外側のパッド列に接続された第1層目の配線との接触を避けるように、先ずビアを介して例えば第2層にまで下り、この第2層にて第2の半導体集積回路の位置方向に配線を延ばし、その直下にてビアを介して第1層まで上って第2の半導体集積回路のパッド列と接続される構成となる。このように、第1の半導体集積回路では、第2の半導体集積回路との接続用の内側のバッド列が第1層目で配線できない構成となる。しかしながら、第2の半導体集積回路と接続される配線の信号は、100MHzを超える高速信号やアナログ信号であることが殆どである。このような伝送線路の経路内にビアを介することは、信号配線を流れる電流と対となるリターン電流の経路を分断することとなり、ひいてはインピーダンスの不整合を発生させてしまい、信号品質劣化を起こす。本発明は、前記課題を解決し、その目的は、第1の半導体集積回路と第2の半導体集積回路とをフリップチップ工法で1つの基板上に搭載して半導体装置とする場合に、第1の半導体集積回路のパッド列を複数段としながら、第1の半導体集積回路から第2の半導体集積回路への配線をビアを介さずに行い得る半導体装置を提供することにある。更に、本発明は、前記のように第2の半導体集積回路との接続用のパッド列を有する第1の半導体集積回路をそれ単独で1つの基板に搭載した半導体装置とする場合に、そのような半導体装置を安価なワイヤーボンド工法を用いて提供することも目的とする。前記目的を達成するため、本発明の半導体装置は、第1の半導体集積回路と第2の半導体集積回路とが基板上に配置された半導体装置であって、前記第1の半導体集積回路は、前記第1の半導体集積回路の辺方向に延びる外側パッド列と、前記第1の半導体集積回路の外側パッド列の内方に設けられ、前記外側パッド列と並行に延びる内側パッド列とを備え、前記外側パッド列のうち前記内側パッド列に対向する部分の各パッド列は、前記基板に配置された金属配線により、前記第2の半導体集積回路の各パッドに電気的に接続されていることを特徴とする。更に、第2の半導体集積回路との接続用のパッド列を有する第1の半導体集積回路をそれ単独で1つの基板に搭載した半導体装置として、本発明の半導体装置は、半導体集積回路の少なくとも1辺において配置され、前記半導体集積回路の辺方向に延びる1列以上の外側パッド列と、前記外側パッド列の前記半導体集積回路の内方に設けられ、前記半導体集積回路の辺方向に延びる1列以上の内側パッド列とを備えた半導体装置において、前記内側パッド列には、前記半導体集積回路の外方に配置されるパッドに電気的接続する金属細線が接続され、前記外側パッド列のうち、前記内側パッド列に対向する部分のパッド列は、前記半導体集積回路の外部と信号の授受を行わないことを特徴とする。以上により、本発明では、第1の半導体集積回路に備える外側パッド列のうち、内側パッド列に対向する部分の各パッド列が、基板に配置された金属配線により、第2の半導体集積回路の各パッドに電気的に接続される構成であるので、前記基板に配置された金属配線を基板上の第1層目を使用すれば、ビアを介さずに最短距離で接続することが可能である。従って、第1の半導体集積回路と第2の半導体集積回路との間の高速伝送線路として、インピーダンス整合が容易に実施可能である。また、第1の半導体集積回路に備える内側パッド列は、基板の第2層目に配置された金属配線を介して基板周囲のパッドに接続すれば、その第2層目の金属配線は第2の半導体集積回路の下方を通すことが可能であるので、第2の半導体集積回路を迂回する必要がなく、その接続を最短距離で行うことが可能である。更に、第2の半導体集積回路との接続用のパッド列を有する第1の半導体集積回路のみを単独で1つの基板に搭載した半導体装置では、その半導体装置全体の面積を変えずに組み立ることが可能である。また、外側パッド列及び内側パッド列に接続する各ワイヤの長さを大きく変更することがない。以上説明したように、本発明の半導体装置によれば、内部の第1の半導体集積回路と第2の半導体集積回路との間の高速伝送線路として、インピーダンス整合が容易に実施可能であると共に、第1の半導体集積回路から基板外部に取り出す信号の信号品質の向上を図ることが可能である。更に、第2の半導体集積回路との接続用のパッド列を有する第1の半導体集積回路のみを単独で1つの基板に搭載した半導体装置によれば、半導体装置全体の面積を変えずに組立て可能であると共に、各ワイヤ長を大きく変更する必要がない。以下、本発明の実施形態について図面を参照しながら説明する。第1の実施形態図1は、本発明の第1の実施形態の半導体装置を示す平面図である。同図において、第1の半導体集積回路32と第2の半導体集積回路33とが基板31に配置されている。この基板31は、例えば樹脂基板、シリコンインターポーザ基板Si-IP基板、ガラス基板などである。前記第1の半導体集積回路32及び第2の半導体集積回路33は、表裏を反転して、その表面上面を基板31の上面に搭載するフリップチップ工法を用いて配置される。従って、第1及び第2の半導体集積回路32、33の下部については、本来何も見えないが、説明の便宜上、基板31の第1層目の配線の一部と、第1及び第2の半導体集積回路32、33に配置されたパッド列とを透過して図示している。前記第1の半導体集積回路32において、その外周の各辺に沿って、外側パッド列34が配置されている。同図において右辺に位置する外側パッド列34Rの内方には、その右辺の外側パッド列34Rよりも少ないパッド数で構成された内側パッド列35が配置されている。前記右辺の外側パッド列34Rのうち、前記内側パッド列35と平行かつ対向して位置する外側パッド列以下、対向外側パッド列という34Raは、第2の半導体集積回路33とのインターフェース用であって、第2の半導体集積回路33のパッド列33aに対して基板31内部に配置した金属配線36を介して接続されている。一方、前記内側パッド列35は、基板31の外周に配置するパッド列後述すると接続するためのパッド列である。尚、前記対向外側パッド列34Raと内側パッド列35との間でパッドピッチは、同一であっても異なっていても良い。図2は、前記図1のC-C’の断面の要部部分を示す。第1の半導体集積回路32において、前記対向外側パッド列34Raは、そこに形成されたバンプ37を介して、基板31の第1層目に配置された金属配線36へと接続され、図1に示した通り、第2の半導体集積回路33のパッド列33aと接続される。図3は、第1の半導体集積回路32の外方のパッド列34に対する配線の様子を示す。また、図4は、第1の半導体集積回路31の内側パッド列35に対する配線の様子を示す。図3では、図1と同様に、説明の便宜上、基板31の第1層目の配線の一部と、第2層目の配線と、ビアの一部を透過して図示している。図5は、図3のF-F’線断面図図4のG-G’線断面図を示す。図3及び図5では、第1の半導体集積回路32の対向外側パッド列34Raと第2の半導体集積回路33のパッド列33aとが、バンプ37と基板31内部の第1層目に配置した金属配線36とを介して接続されている。尚、第2の半導体集積回路33のパッド列33aは、1列に並んだ構成例を図示しているが、特にそのパッド列の段数やパッド配置ピッチを制限するものではない。また、前記対向外側パッド列34Raを除く外側パッド列34は、バンプ37と基板31内部の第1層目に配置した金属配線40とを介して、基板1の外周に配置したパッド列39と接続されている。一方、図4及び図5に図示したように、第1の半導体集積回路32に形成された内側パッド列35は、バンプ37とビア41を介して基板31の第2層目の金属配線38に接続され、この第2層目の配線38が基板31の外周に延びて、基板31の外周に位置するパッド列39と接続される。尚、基板31上に形成されたパッド列39は、1列に並んだ構成例を図示しているが、特にそのパッド列の段数やパッド配置ピッチを制限するものではない。前記図1~図5から判るように、第1の半導体集積回路32と第2の半導体集積回路33とは、第1の半導体集積回路32の対向外側パッド列34Raから、バンプ37、基板31の第1層目の信号配線36、及び第2の半導体集積回路33のパッド列33aを介して直接接続されており、最短配線長で接続することができる。これに対し、例えば、図6~図8に示すように、第1の半導体集積回路207の内側パッド列213を第2の半導体集積回路209とのインターフェース用とする場合には、第1の半導体集積回路207の外側パッド列215図6には図示せずに接続された配線210との接触を避けるように、ビア211を介して基板208の第2層目に下りた後、この第2層目の配線212を第2の半導体集積回路209側に延ばし、その第2の半導体集積回路209の直下でビア211を介して第2の半導体集積回路209のパッド列214に接続する必要があって、ビア211が必須となる。従って、本実施形態では、特にビアを介さずに第1の半導体集積回路32と第2の半導体集積回路33とを基板31の第1層目の金属配線36を介して接続できるので、信号配線36のリターン電流経路の不均一性を排除することができる。その結果、両半導体集積回路32、33間の信号配線36について、高速伝送線路としてのインピーダンス整合を容易に行うことが可能である。また、前述の通り、第1の半導体集積回路32と第2の半導体集積回路33との接続を第1層目の金属配線36で完結できるので、第1の半導体集積回路32の内側パッド列35と基板31の外周に形成されたパッド列39とを接続する金属配線38は、図4及び図5から判るように、第2の半導体集積回路33の下方を通過することが可能となる。これに対し、前記図6及び図8に示すように、第1の半導体集積回路207の内側パッド列213を第2の半導体集積回路209とのインターフェース用とする場合には、その内側パッド列213に対向する外側パッド列215を基板208外周のパッド列216に接続する必要が生じて、その外側パッド列215に接続される第1層目の配線210は、第2の半導体集積回路209を迂回する必要が生じる。従って、本実施形態では、第1の半導体集積回路32の内側パッド列35を基板31外周のパッド列39に接続する信号配線38も、最短配線長で実現することができるので、これ等の信号配線38の配線遅延等の信号品質の劣化を抑制することが可能である。また、第1の半導体集積回路32の対向外側パッド列34Raを除く外側パッド列34は、基板31外周のパッド列39に対して、第1層目の信号配線40で接続されるので、その配線長を最短配線長として、これ等の信号配線40の配線遅延等の信号品質の劣化を抑制することも可能である。尚、図4及び図5に示した基板31の第2層目の信号配線38は、第2層目に限定されず、第3層目以降の配線で実施することも可能であるのは勿論である。第2の実施形態図9は、前記第1の実施形態で説明した半導体装置を更に基板に搭載した構成の断面構造の概略図を示す。図9において、第1の半導体集積回路32と第2の半導体集積回路33とは例えばSi-IP等で構成された基板第1の基板31に搭載され、更に、この第1の基板31が樹脂基板等で構成された第2の基板42に搭載された構成を示す。同図では、第1の半導体集積回路32の対向外側パッド列34Raは、バンプ37と基板31の第1層目の金属配線36を介して、第2の半導体集積回路33のパッド列33aと接続されている。また、第1の半導体集積回路32の内側パッド列35は、バンプ37、ビア41及び第2層目の金属配線38を介して、基板31の外周に形成されたパッド列39と接続されている。そして、基板31外周のパッド列39は、ワイヤー43を介して、第2の基板42上の外周に形成されたパッド列44に接続される。第2の基板42のパッド列44は、第2の基板42の内部に形成した配線45及びビア46を介して、半導体装置の外部接続端子となる基板42裏面のボール47と接続される。この構成により、第1の基板31がシリコンインターポーザの場合であっても、第1の基板31と第2の基板42との接続に安価なワイヤー43を用いることが出来るので、半導体装置を低コストで製作することが可能である。また、一般的なワイヤーボンド工法と既存の製造設備で製作が可能であるので、新規投資によるコストアップを避けることが可能である。第1の変形例図10は、本実施形態で示した半導体装置の第1の変形例を示す。同図の半導体装置では、第1の半導体集積回路32と第2の半導体集積回路33とが第1の基板シリコンインターポーザ31に搭載され、かつ、第1の基板31が第2の基板42に搭載されている。前記第1の半導体集積回路32の対向外側パッド列34Raは、バンプ37と基板31の再配線層31aの第1層目の金属配線36を介して、第2の半導体集積回路33のパッド列33aに接続されている。第1の半導体集積回路32の内側パッド列35は、バンプ37、第1の基板31の再配線層31aに形成したビア41、再配線層31aの第2層目の金属配線38、及び第1の基板31のシリコン基板層31bの表裏を貫くビア48を介して、第1の基板31の裏面に形成されたバンプ第1の金属突起49と接続される。このバンプ49は、第2の基板42の表面に形成した配線45及びビア46を介して、本半導体装置の外部接続端子となる第2の基板42裏面のボール第2の金属突起47と接続される。前記第1の基板31のシリコン基板層31bの表裏を貫くビア48は、いわゆるシリコン貫通ビアであり、図9に示したワイヤー43での接続と比較して、低インダクタンスで接続、言い換えると低インピーダンスでの接続が可能となる。従って、信号配線として用いる場合には、信号の高速伝送が実現でき、電源やグランドとして用いる場合には電位安定化を可能とすることができる。尚、図10において、第1の半導体集積回路32の外側パッド列34は、バンプ37、基板31の再配線層31aの第1層目の金属配線40、基板31の再配線層31aに形成したビア41、及び基板31のシリコン基板層31bの表裏を貫くビア48を介して、第1の基板31の裏面に形成されたバンプ第1の金属突起49と接続される。本変形例では、第1の基板31の再配線層31aは2層としているが、必要に応じて3層以上としても良いのは勿論である。第2の変形例図11は、本実施形態で示した半導体装置の第2の変形例を示す。同図の半導体装置では、第1の半導体集積回路32と第2の半導体集積回路33とが、図9及び図10のように第1の基板31を介さずに、第2の基板42に直接搭載された構成である。同図では、第1の半導体集積回路32の対向外側パッド列34Raは、バンプ37と基板42の第1層目の金属配線50を介して、第2の半導体集積回路33のパッド列33aと接続されている。第1の半導体集積回路32の内側パッド列35は、バンプ51、ビア52と基板42の第2層目の配線53、及びこの配線53に接続したビア52を介して、半導体装置の外部接続端子となる基板42裏面のボール47と接続される。この構成では、第1及び第2の半導体集積回路32、33の基板搭載時のバンプの種類や、使用する樹脂基板のバンプ間隔等の精度にも依存するが、第1の基板を使用しないので、最も低コストで製作することが可能となる。尚、本実施形態及びその2つの変形例を示した図9~図11では、第2の基板42の表面から裏面のボール47への電気的接続については、パッド列44図9、バンプ49図10又はバンプ37図11から配線45及びビア46を介してボール47へと接続したが、その他、配線45を配置せず、直接ビア46を介してボール47に接続しても良い。また、図9~図11では、ビア46は第2の基板42を表裏を貫く貫通ビアとしたが、配線している層と任意の層との間にのみ孔を開ける層間ビア及び基板42の内層を使用した配線を用いて接続しても良い。第3の実施形態次に、本発明の第3の実施形態を説明する。図12は、基板31上に第1の半導体集積回路32と第2の半導体集積回路33とを搭載する際のバリエーションを示す概略平面図である。説明の便宜上、半導体集積回路下部のパッド列のブロック配置のイメージを透過して図示している。図12aは、第1の半導体集積回路32の内側パッド列35と第2の半導体集積回路33のパッド列33aとが、並行かつ最も隣接するように配置された例である。同図bは、第1の半導体集積回路32の任意の隣接する2辺において内側パッド列35が存在し、その2辺と第2の半導体集積回路33の任意の辺とが、0°より大きく45°以下となるように、第2の半導体集積回路33を配置した例である。同図cは、図12aと図12bとの配置の組み合わせた構成例である。基板31への各半導体集積回路32、33の搭載位置は、その下の樹脂基板のボール配置に影響するため、それ等の配置の柔軟性は、前記樹脂基板を含めた半導体製品の仕様の柔軟性、更にはセット製品のプリント基板の仕様の柔軟性へと間接的に結びつくので、効果が大きい。尚、第1の基板31上の配置は、樹脂基板、シリコンインターポーザ、ガラス基板等、基板の材質に依存するものではなく、第1の半導体集積回路32の内側パッド列35の配置に応じて、第2の半導体集積回路33の配置位置は柔軟に変更することができるものであり、図12cに示す以外にも、基板31上には3つ以上の第2の半導体集積回路33を搭載することも可能である。第4の実施形態次に、本発明の第4の実施形態を説明する。本実施形態は、既述したように、第2の半導体集積回路とのインターフェース接続用のパッド列を有する第1の半導体集積回路を、それ単独で1つの基板に搭載した半導体装置を例示するものである。図13は、このような半導体集積回路第1の半導体集積回路のみを有する半導体装置を示す平面図である。図14は同平面図の要部の拡大図を示す。図13及び図14において、半導体集積回路1は内部に内部ロジック回路4を有すると共に、外周には各辺に沿って外側パッド列2が配置される。前記外側パッド列2のうち、図中右辺に位置する外側パッド列2Rの内方には、この外側パッド列2Rのパッド数よりも少ないパッド数で構成された内側パッド列5が配置される。前記図中右辺に位置する外側パッド列2Rのうち、前記内側パッド列5と対向する部分の対向外側パッド列2Raは、既述の通り第2の半導体集積回路とのインターフェース用であるため、この第2の半導体記憶装置との接続を前提としない本半導体装置では、信号の授受には利用されず、空き状態とされる。尚、図13では、内側パッド列5を配置した図中右辺部分の構成を詳細に記載しており、その他の上辺、下辺及び左辺部分での構成の詳細は図示を省略している。図15は前記図13のA-A’線断面図を示す。以下、図13~図15を用いて本実施形態の半導体装置を説明する。前記内側パッド列5は、前記対向外側パッド列2Ra、即ち、第2の半導体集積回路とのインターフェース用のパッド列以外の外側パッド列2と共に、外部との信号授受用に利用される。具体的には以下の通りである。図15から判るように、半導体集積回路1は基板6上に搭載される。この基板6には、半導体集積回路1の外周の各辺に外側パッド列2が配置され、前記内側パッド列5と、対向外側パッド列2Raを除く外側パッド列2のほとんどのパッド即ち、後述するように電源及びグランド用のパッドを除くパッドとが、前記基板6に配置したパッド列7と各々ワイヤー8を介して接続される。前記基板6のパッド列7の各パッドは、図13及び図15から判るように、基板6の外周に向かう方向に延びる引き出し配線100、基板6の裏面へのビア101、基板6裏面に配置された配線102を経て基板6裏面の金属突起109に接続され、これ等の金属突起109を通じて半導体集積回路1と外部との各種信号授受が行われる。前記基板6には、半導体集積回路1に所定電圧及びグランド電位を供給するために、幅太の電源リング105とグランドリング106とが配置される。前記電源リング105は、図13から判るように、基板6の表面第1層目において半導体集積回路1の4辺の外周と基板6に配置した4辺のパッド列7との間に配置され、更に、この電源リング105の内方に前記グランドリング106が配置される。前記半導体集積回路1の図中右辺の外側パッド列2Rには、図14に示したように、対向外側パッド列2Raを除く部分において、電源用の所定個同図では2個のパッド2v及びグランド用の所定個同図では2個のパッド2gが存在し、それ等の電源用のパッド2vがワイヤ8を介して前記電源リング105に配置したパッド7vと接続されると共に、前記グランド用のパッド2gがワイヤ8を介して前記グランドリング106に配置したパッド7gと接続される。前記電源リング105は、基板6の裏面に向かうビア107を介して、図15に示したように基板6の第3層目に信号配線のない箇所を覆った電源パターン112と接続され、この電源パターン112はビア107を介して基板6裏面に配置した金属突起110に接続され、この金属突起110を介して外部の所定電源が接続される。同様に、前記グランドリング106も、ビア108を介して基板6の第2層目にレイアウトされたグランドパターン113と接続され、このグランドパターン113がビア108を介して基板6裏面の金属突起111に接続されて、この金属突起111を介してグランドが接続される。以上の構成により、本実施形態では、第2の半導体集積回路とのインターフェース接続用の対向外側パッド列2Raを搭載した場合であっても、半導体集積回路1としてそれ自体の面積を殆ど変えずに形成することが可能である。また、ワイヤー8の長さも大きく変化しないので、特性劣化への影響も考える必要がない。また、半導体集積回路1において、外側パッド列2の内方に内側パッド列5を配置しているので、この内側パッド列5をも外側パッド列2と一列に並べて配置する場合と比較して、半導体集積回路1の面積の縮小化が可能である。特に、本実施形態は、内部ロジック回路4を小面積に設計できる場合に有効である。尚、本実施形態では、半導体集積回路1の図13右辺の外側パッド列2Rのうち、対向外側パッド列2Raを除くパッドの全てについてワイヤ8を接続したが、これに限定されず、例えば、右辺の外側パッド列2Rのうち、対向外側パッド列2Raの一端部及び他端部に各々隣接する1つ又は2つのパッドについては、内側パッド列5から延びるワイヤー8との接触を避けるために、ワイヤー8を接続しない場合もある。第1の変形例図16~図18は、本実施形態の第1の変形例を示す。本変形例は、半導体集積回路1の内側パッド列5に対向する対向外側パッド列2Ra、すなわち、第2の半導体集積回路のインターフェース用のパッド列の一部のパッドにワイヤ8を接続する一例を示している。図16は、本変形例の半導体装置を示す平面図である。図17はその平面図の要部の拡大図を示す。また、図18aは図16のB-B’線断面図、同図bは図16のC-C’線断面図、同図cは図16のD-D’線断面図である。具体的に、図16、図17及び図18aから判るように、前記対向外側パッド列2Raのうち特定のパッド2avは電源接続用とされ、このパッド2avがワイヤ8を介して電源リング105に配置したパッド7vと接続される。同様に、図16、図17及び図18bから判るように、対向外側パッド列2Raのうち特定のパッド2agはグランド接続用とされ、このパッド2agがワイヤ8を介してグランドリング106に配置したパッド7gと接続される。従って、本変形例では、半導体集積回路1の電源及びグランドの電位安定性を強化する効果がある。尚、第1の半導体集積回路1と第2の半導体集積回路とで共通に使用する信号が存在する場合には、対向外側パッド列2Raのパッドであっても、ワイヤ8を接続して、使用する場合もある。前記図13~図18に示した半導体装置は、基板6上の配線形状、配線及びビアの位置は一例示であって、これ等の構成については種々変形が可能であるのは言うまでもない。第2の変形例図19は、本実施形態の第2の変形例を示す。同図は、半導体集積回路1の内側パッド列5と対向外側パッド列2Raとの位置関係を変更したものである。具体的には、前記対向外側パッド列2Raの各パッドの位置に対して、そのパッド列2Raの辺方向の配置ピッチの半分の距離だけ、内側パッド列5の各パッドをずらして、全体として千鳥パッド配置としたものである。この構成により、本変形例では、内側パッド列5に接続されるワイヤ8と、これに対向する対向外側パッド列2Raに接続されるワイヤ8との相対間隔を広くすることができ、組立時の歩留まりを向上させることが可能である。図19では、内側パッド列5と対向外側パッド列2Raとの段数を1段とした場合を例示しているが、そのパッド列の何れか又は双方が複数段のパッド列となる場合に、特に効果を発揮する。尚、前記千鳥パッド配置は、前記第1の実施形態の半導体集積回路32の内側パッド列35と対向外側パッド列34Raとの位置関係についても同様に適用できるのは、言うまでもない。第3の変形例図20は、本実施形態の第3の変形例を示す。同図は、内側パッド列5の配置位置の各種変形例を示している。同図aでは内側パッド列5が半導体集積回路1の一辺に2つ存在する場合を例示している。同図b及びcでは二辺に内側パッド列5が各々1つ存在する場合を例示し、同図bでは対向する二辺に各々内側パッド列5が1つ存在し、同図cでは角部を構成する二辺に各々内側パッド列5が1つ存在している場合を例示している。また、図20d及びeは外側パッド列2が2段構成の場合を例示している。同図dでは、内側パッド列5が2段構成であるが、外側パッド列2に対して内側へ入る距離は1段分となっている。このため、対向外側パッド列2Ra、すなわち、第2の半導体集積回路との接続用のパッド列は、1段構成となっている。図20eは、内側パッド列5と外側パッド列2との双方が2段構成の場合を例示している。図20f、g、hは、内側パッド列5が、角部を構成する二辺において隣接して存在する場合を例示している。図20iは内側パッド列5が任意の一辺に存在すると共に角部を構成する二辺において内側パッド列5が2つ隣接して存在する場合を例示している。前記図20a~iは一部の例を示し、他の変形例が想定されるのは勿論である。以上のような内側パッド列5の配置の変形は、基板上に2つ以上の半導体集積回路を配置する際には、それ等の配置個数や配置箇所の制限を緩和するのに有効である。