ソース及びバックゲートが第1電流源に共通接続された差動対トランジスタを備える差動入力段回路と、前記差動入力段回路の出力端子に接続される出力段回路と、前記差動入力段回路の前記第1電流源と前記出力段回路の第2電流源のそれぞれの電流を、前記差動入力段回路への入力電圧に応じた大きさに調整する電流制御回路とを具備する差動増幅回路。請求項1に記載の差動増幅回路において、前記電流制御回路は、前記入力電圧に応じた第1電圧を出力する入力部と、前記第1電圧に応じた第1電流を供給する可変電流源と、前記第1電流に基づいて前記第1電流源と前記第2電流源に流れる電流を調整する電流調整回路とを備える差動増幅回路。請求項2に記載の差動増幅回路において、前記可変電流源は、前記第1電圧に応じてドレインとソースとの間の電圧が制御され、非飽和状態となることで、前記入力電圧に応じた大きさに前記第1電流の値を変更する可変電流源トランジスタを備える差動増幅回路。請求項3に記載の差動増幅回路において、前記可変電流源は、前記可変電流源トランジスタに接続され、ゲートに入力される前記第1電圧に応じて、前記可変電流源トランジスタのドレインとソースとの間の電圧を制御する制御トランジスタを備える差動増幅回路。請求項3又は4に記載の差動増幅回路において、前記可変電流源トランジスタは、第3電流源に接続された第1トランジスタとともにカレントミラー回路を構成し、前記第1電圧に応じてドレインとソースとの間の電圧が制御され、飽和状態となることで、前記第1電流の大きさを前記第1トランジスタとのミラー比に応じて決まる値に設定する差動増幅回路。請求項2から5のいずれか1項に記載の差動増幅回路において、前記電流調整回路は、前記第1電流源及び第2電流源を構成するトランジスタとカレントミラー回路を構成する出力トランジスタを備え、前記可変電流源は前記出力トランジスタのドレインとソースとの間に前記第1電流を供給する差動増幅回路。請求項2から6のいずれか1項に記載の差動増幅回路において、前記入力部は、前記入力電圧を増幅して前記第1電圧を出力するプッシュプル回路を備える差動増幅回路。図1に示すトランジスタ1、2の閾値電圧Vthは、1式のように表される。ただし、Vth0は2式、γは3式で表され、ポリゲートとシリコン基板の仕事関数の差をΦMS、空乏層の電荷量をQdep、単位面積当たりのゲート容量をCox、フェルミ順位をΦF、基板の不純物濃度をNsub、正孔密度をni、シリコンの誘電率をεsi、バックゲート-ソース間電圧をVSBとする。又、トランジスタ1、2におけるNsubのばらつきは相対的にばらつくため、閾値電圧VthをNsubで微分すると4式のように表される。1式を参照して、トランジスタ1、2のバックゲート-ソース間電圧VSBが異なる場合、トランジスタ1、2の閾値電圧Vthは異なる値を示す。又、4式を参照して、トランジスタ1、2のバックゲート-ソース間電圧VSBが一致したとしても、0と異なる場合は、右辺にバックゲート-ソース間電圧VSBが含まれることから、トランジスタ1、2の閾値電圧Vthは、Nsubの相対ばらつきに影響してばらつくことがわかる。以上のように、特許文献1に記載の差動増幅回路では、トランジスタ1、2のバックゲート電圧を個別に制御しているため、トランジスタ1、2のそれぞれにおけるバックゲート-ソース間電圧VSBは異なる値を示す場合がある。この場合、入力オフセット電圧は大きくなってしまう。又、トランジスタ1、2の基板バイアスが等しい場合でも、微細プロセスでは、バックゲート-ソース間電圧VSBが0と異なることがあり、この場合、閾値電圧Vthの相対ばらつきが悪化し、入力オフセット電圧が大きくなる。上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために、[発明を実施するための最良の形態]で使用される番号符号が付加されている。但し、付加された番号符号は、[特許請求の範囲]に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。本発明による差動増幅回路は、ソース及びバックゲートが第1電流源205に共通接続された差動対トランジスタ201、202を備える差動入力段回路111と、差動入力段回路111の出力端子に接続される出力段回路121と、差動入力段回路111の第1電流源205と出力段回路121の第2電流源206のそれぞれの電流I1、I2を、差動入力段回路111への入力電圧VIN1、VIN2に応じた大きさに調整する電流制御回路101とを具備する。本発明によれば、差動増幅回路における入力オフセット電圧の上昇を抑制しつつ、同相入力電圧範囲を拡張することができる。以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。1.第1の実施の形態図2から図4を参照して、本発明による差動増幅回路の第1の実施の形態を説明する。第1の実施の形態では、差動入力段回路における差動対トランジスタとしてPチャネル型MOSトランジスタを利用した差動増幅回路について説明する。構成図2は、本発明による差動増幅回路の第1の実施の形態における構成を示す図である。図2を参照して、第1の実施の形態における差動増幅回路は、電流制御回路101、差動入力段回路111、出力段回路121を具備する。差動入力段回路111は、差動対を構成するPチャネル型MOSトランジスタ201、202、カレントミラー回路による能動負荷を構成するNチャネル型MOSトランジスタ203、204、電流源を構成するPチャネル型MOSトランジスタ205を備える。出力段回路121は、電流源を構成するPチャネル型MOSトランジスタ206とNチャネル型MOSトランジスタ207を備える。Pチャネル型MOSトランジスタ201、202は、ソース及びバックゲートがPチャネル型MOSトランジスタ205のドレインに共通接続され差動入力段回路111における差動対を構成する。詳細には、Pチャネル型MOSトランジスタ201のゲートは、入力端子31に接続され、ドレインはNチャネル型MOSトランジスタ203のドレインに接続される。Pチャネル型MOSトランジスタ202のゲートは、入力端子32に接続され、ドレインはNチャネル型MOSトランジスタ204のドレイン及びNチャネル型MOSトランジスタ207のゲートに接続される。Nチャネル型MOSトランジスタ203、204は、カレントミラー回路を構成し、差動入力段回路111における能動負荷として機能する。詳細には、Nチャネル型MOSトランジスタ203、204のゲートは、Nチャネル型MOSトランジスタ203のドレイン及びPチャネル型MOSトランジスタ201のドレインに共通接続される。Nチャネル型MOSトランジスタ203、204のバックゲート及びソースは、接地端子に共通接続される。Nチャネル型MOSトランジスタ204のドレインは、Pチャネル型MOSトランジスタ202のドレイン及びNチャネル型MOSトランジスタ207のゲートに接続される。Pチャネル型MOSトランジスタ205は、ソース及びバックゲートが第1電源電源電圧Vに接続され、ゲートが電流制御回路101の出力端子38に接続される。又、出力端子38からゲートに供給される出力電圧VOUT2に応じてPチャネル型MOSトランジスタ205のソース-ドレイン間には電流I1が流れる。すなわち、Pチャネル型MOSトランジスタ205は、電流制御回路101からゲートに供給される出力電圧VOUT2に応じて、差動入力段回路111に流れる電流I1を制御する電流源として機能する。Pチャネル型MOSトランジスタ206及びNチャネル型MOSトランジスタ207のドレインは、出力端子37に共通接続される。Pチャネル型MOSトランジスタ206のソースは第1電源電源電圧Vに接続され、ゲートは電流制御回路101の出力端子38に接続される。又、出力端子38からゲートに供給される出力電圧VOUT2に応じてPチャネル型MOSトランジスタ206のソース-ドレイン間には電流I2が流れる。すなわち、Pチャネル型MOSトランジスタ206は、ゲートに供給される出力電圧VOUT2に応じて、出力段回路121に流れる電流I2を制御する電流源として機能する。一方、Nチャネル型MOSトランジスタ207のソースは接地され、ゲートは差動入力段回路111の出力端子Pチャネル型MOSトランジスタ202及びNチャネル型MOSトランジスタ204のドレインに接続される。以上のような構成により、入力電圧VIN1、VIN2の電位差が差動入力段回路111によって検出され、検出された電位差に応じた出力電圧VOUT1が出力段回路121から出力される。この際、電流制御回路101は、差動入力段回路111及び出力段回路121のそれぞれにおける電流源の制御ゲートに対し、入力電圧VIN1、VIN2に応じたバイアス電圧出力電圧VOUT2を印加することで、差動入力段回路111に流れる電流I1及び出力段回路121に流れる電流I2を制御する。電流制御回路101は、電流源を構成するPチャネル型MOSトランジスタ205、206のそれぞれとカレントミラー回路を構成するトランジスタを備え、入力電圧VIN1、VIN2に応じた電流が流れることで、差動入力段回路111及び出力段回路121に流れる電流I1、I2の大きさを制御する。図3は、本発明に係る電流制御回路の第1の実施の形態における構成の一例を示す図である。図3を参照して、第1の実施の形態における電流制御回路101は、入力端子入力端子33、34に接続され、プッシュプル回路を形成するPチャネル型MOSトランジスタ及びNチャネル型MOSトランジスタと、図2に示すPチャネル型MOSトランジスタ205、206とともにカレントミラー回路を形成するPチャネル型MOSトランジスタを備える。入力端子33、34は入力端子31、32に接続され、入力電圧VIN1、VIN2が入力される。電流制御回路101は、入力端子33、34から入力される入力電圧VIN1、VIN2に応じて、プッシュプル回路から出力される電圧によって、カレントミラー回路に流れる電流を制御することで、Pチャネル型MOSトランジスタ205、206に流れる電流I1、I2を制御する。詳細には、電流制御回路101は、Pチャネル型MOSトランジスタ208、210、212、214、220、Nチャネル型MOSトランジスタ209、211、213、215、216、217、218、219、及び電流源41、42、43を備える。Pチャネル型MOSトランジスタ208とNチャネル型MOSトランジスタ209、Pチャネル型MOSトランジスタ210とNチャネル型MOSトランジスタ211、Pチャネル型MOSトランジスタ212とNチャネル型MOSトランジスタ213、Pチャネル型MOSトランジスタ214とNチャネル型MOSトランジスタ215のそれぞれの組は、コンプメンタリプッシュプル回路を構成する。Pチャネル型MOSトランジスタ208及びNチャネル型MOSトランジスタ209のそれぞれのゲートは入力端子33入力端子31に共通接続され、それぞれのドレインは、次段のプッシュプル回路の入力となるPチャネル型MOSトランジスタ210及びNチャネル型MOSトランジスタ211のゲートに共通接続される。Pチャネル型MOSトランジスタ208のソース及びバックゲートは第1電源電源電圧Vに共通接続され、Nチャネル型MOSトランジスタ209のソースは、他端が接地された電流源41の一端に接続され、そのバックゲートは接地される。Pチャネル型MOSトランジスタ210及びNチャネル型MOSトランジスタ211のそれぞれのゲートは、前段のプッシュプル回路の出力となるPチャネル型MOSトランジスタ208及びNチャネル型MOSトランジスタ209のドレインに共通接続され、それぞれのドレインは、Nチャネル型MOSトランジスタ219のゲートに共通接続される。Pチャネル型MOSトランジスタ210のソース及びバックゲートは第1電源電源電圧Vに共通接続され、Nチャネル型MOSトランジスタ211のソースは、他端が接地された電流源41の一端に接続され、そのバックゲートは接地される。このように、入力端子33に対して2つのコンプメンタルプッシュプル回路が直列に接続され、その出力は、Nチャネル型MOSトランジスタ219のゲートに接続される。Pチャネル型MOSトランジスタ212及びNチャネル型MOSトランジスタ213のそれぞれのゲートは入力端子34入力端子32に共通接続され、それぞれのドレインは、次段のプッシュプル回路の入力となるPチャネル型MOSトランジスタ214及びNチャネル型MOSトランジスタ215のゲートに共通接続される。Pチャネル型MOSトランジスタ212のソース及びバックゲートは第1電源電源電圧Vに共通接続され、Nチャネル型MOSトランジスタ213のソースは、他端が接地された電流源42の一端に接続され、そのバックゲートは接地される。Pチャネル型MOSトランジスタ214及びNチャネル型MOSトランジスタ215のそれぞれのゲートは、前段のプッシュプル回路の出力となるPチャネル型MOSトランジスタ212及びNチャネル型MOSトランジスタ213のドレインに共通接続され、それぞれのドレインは、Nチャネル型MOSトランジスタ218のゲートに共通接続される。Pチャネル型MOSトランジスタ214のソース及びバックゲートは第1電源電源電圧Vに共通接続され、Nチャネル型MOSトランジスタ215のソースは、他端が接地された電流源42の一端に接続され、そのバックゲートは接地される。このように、入力端子34に対して2つのコンプメンタルプッシュプル回路が直列に接続され、その出力は、Nチャネル型MOSトランジスタ218のゲートに接続される。Nチャネル型MOSトランジスタ216及びNチャネル型MOSトランジスタ217はカレントミラー回路を構成する。詳細には、Nチャネル型MOSトランジスタ216のドレイン及びゲートは他端が第1電源電源電圧Vに接続された電流源43の一端とNチャネル型MOSトランジスタ217のゲートに共通接続され、バックゲート及びソースは、接地される。Nチャネル型MOSトランジスタ217のバックゲートとソースは接地され、ドレインはNチャネル型MOSトランジスタ218のソースに接続される。又、Nチャネル型MOSトランジスタ218のドレインはNチャネル型MOSトランジスタ219のソースに接続される。Nチャネル型MOSトランジスタ218、219は、それぞれのゲートに供給される電圧に応じて、Nチャネル型MOSトランジスタ217のドレインーソース間の電圧を制御することで、Nチャネル型MOSトランジスタ217のドレイン-ソース間に流れる電流I3を制御する。例えば、Nチャネル型MOSトランジスタ217が飽和状態となったときの電流I3の大きさは、Nチャネル型MOSトランジスタ216とNチャネル型MOSトランジスタ217とのミラー比例えばそれぞれのゲート長が等しい場合、それぞれのゲート幅の比と電流源43からの電流値とで決まる。あるいは、Nチャネル型MOSトランジスタ217が非飽和状態となったときの電流I3の大きさは、飽和状態のときよりも小さくなり、入力電圧VIN1、VIN2に応じた大きさとなる。一方、Pチャネル型MOSトランジスタ220のソース及びバックゲートは第1電源電源電圧Vに接続され、ゲート及びドレインは出力端子38Pチャネル型MOSトランジスタ205、206のゲートとNチャネル型MOSトランジスタ219のドレインに共通接続される。Pチャネル型MOSトランジスタ220はPチャネル型MOSトランジスタ205、206のそれぞれとカレントミラー回路を構成し、Nチャネル型MOSトランジスタ216、217、218、219は、当該カレントミラー回路に電流を供給する可変電流源として機能する。Pチャネル型MOSトランジスタ205、206は、飽和状態で動作しているため、それぞれのドレイン-ソース間に流れる電流I1、I2の大きさは、Pチャネル型MOSトランジスタ220とPチャネル型MOSトランジスタ205、206のそれぞれとのミラー比と、可変電流源からの電流とで決まる。上述のように、電流I3の大きさは、入力電圧VIN1、VIN2に応じて制御されるため、電流I1、I2も入力電圧VIN1、VIN2に応じて変更されることとなる。以上のように、本発明による電流制御回路101は、入力電圧VIN1、VIN2に応じた電圧を出力する入力部トランジスタ208~215と、入力部からの出力電圧に応じて差動増幅回路の電流源トランジスタPチャネル型MOSトランジスタ205、206に流れる電流を制御する出力部トランジスタ216~220を備える。出力部は、入力部からの出力電圧に従い非飽和状態で動作することで、入力電圧VIN1、VIN2に応じた電流を供給する可変電流源トランジスタNチャネル型MOSトランジスタ217~219と、差動増幅回路の電流源トランジスタとカレントミラー回路を構成し、可変電流源トランジスタから供給された電流を、当該電流源トランジスタに流す電流調節トランジスタPチャネル型MOSトランジスタ220を備える。可変電流源トランジスタが非飽和状態となる入力電圧VIN1、VIN2が差動増幅回路に入力されると、差動増幅回路の電流源トランジスタに流れる電流は、入力電圧VIN1、VIN2に応じた大きさに調整される。動作次に、図2から図4を参照して、第1の実施の形態における差動増幅回路の動作を説明する。ここでは、Pチャネル型MOSトランジスタ205のドレイン-ソース間の電流をI1、Pチャネル型MOSトランジスタ206のドレイン-ソース間の電流をI2、Nチャネル型MOSトランジスタ217のドレイン-ソース間の電流をI3とする。先ず、ハイレベルの入力電圧VIN1、VIN2が入力端子31、32に入力された場合の動作を説明する。ここでハイレベルとは、Pチャネル型MOSトランジスタ208、212のドレイン-ソース間が導通するためのオン電圧よりも高い値を示す。ハイレベルの入力電圧VIN1、VIN2が、図3に示すPチャネル型MOSトランジスタ208、212、Nチャネル型MOSトランジスタ209、213のゲートに入力されると、入力端子31、32のそれぞれに直列接続された2つのコンプメンタルプッシュプル回路は、電源電圧VをNチャネル型MOSトランジスタ218、219のゲートに出力する。これにより、Nチャネル型MOSトランジスタ217のドレインとソース間の電圧は増大し、Nチャネル型MOSトランジスタ217は飽和状態で動作する。この間、Nチャネル型MOSトランジスタ217のドレインとソース間に流れる電流I3の大きさは、Nチャネル型MOSトランジスタ216とNチャネル型MOSトランジスタ217のミラー比に応じた値となる。このときの電流I3の値をI30とする。ここで、Pチャネル型MOSトランジスタ220は、差動入力段回路111の電流源Pチャネル型MOSトランジスタ205と、出力段回路121の電流源Pチャネル型MOSトランジスタ206のそれぞれとカレントミラー回路を構成している。このため、差動入力段回路111へ流れる電流I1と出力段回路121に流れる電流I2の値は、Pチャネル型MOSトランジスタ205、206のそれぞれと、Pチャネル型MOSトランジスタ220とのミラー比に応じた値となる。このときの電流I1の値をI10、電流I2の値をI20とする。次に、ローレベルの入力電圧VIN1、VIN2が入力端子31、32に入力された場合の動作を説明する。ここでローレベルとは、Pチャネル型MOSトランジスタ208、212のドレイン-ソース間が電気的に切断されるオフ電圧よりも低い値を示す。ローレベルの入力電圧VIN1、VIN2が、図3に示すPチャネル型MOSトランジスタ208、212、Nチャネル型MOSトランジスタ209、213のゲートに入力されると、入力端子31、32のそれぞれに直列接続された2つのコンプメンタルプッシュプル回路は、入力電圧VIN1、VIN2に比例した電圧をNチャネル型MOSトランジスタ218、219のゲートに出力する。このとき、入力電圧VIN1、VIN2が低下するに従い、Nチャネル型MOSトランジスタ217のドレインとソース間の電圧は低下し、Nチャネル型MOSトランジスタ217は非飽和状態で動作する。この間、Nチャネル型MOSトランジスタ217のドレインとソース間に流れる電流I3の大きさは、I30よりも小さくなる。このときの電流I3の値をI31とするI30>I31。電流I3が低下するため、Pチャネル型MOSトランジスタ220とカレントミラー回路を構成するPチャネル型MOSトランジスタ205と、Pチャネル型MOSトランジスタ206に流れる電流I1、I2もI10、I20よりも小さい値となる。このときの電流I1の値をI11、電流I2の値をI21とするI10>I11、I20>I21。以上のように、入力電圧VIN1、VIN2が所定の値よりも低く、Nチャネル型MOSトランジスタ217が非飽和状態で動作する場合、電流I1、I2、I3は、図4の非飽和領域線形領域で示されるように、入力電圧VIN1、VIN2に応じて増加する値I11、I21、I31を示す。一方、入力電圧VIN1、VIN2が所定の値よりも高く、Nチャネル型MOSトランジスタ217が飽和状態で動作する場合、電流I1、I2、I3は、図4の飽和領域に示されるようにI11、I21、I31よりも高い値I10、I20、I30を示す。尚、図4は、入力端子31、32へ印加される入力電圧VIN1、VIN2と、電流I1、I2、I3のいずれかとの関係の概要を示す図である。ここで電流I1、I2、I3、は同様の振る舞いを示す。本発明では、差動対を構成するPチャネル型MOSトランジスタ201、202のバックゲートがソースに接続されるとともに、当該ソースに対して供給される電流I1は入力電圧VIN1、VIN2に応じた値に制御される。これにより、Pチャネル型MOSトランジスタ201、202のバックゲートの電圧は、基板の相対ばらつきに影響されることなく入力電圧VIN1、VIN2に応じて同じ値に変更され、従来よりも入力オフセット電圧を小さくすることができる。又、第1の実施の形態における差動増幅回路では、入力電圧VIN1、VIN2のレベルが低い場合において、同相入力電圧範囲が従来よりも拡大する。以下では、同相入力電圧範囲の拡大メカニズムについて説明する。以下の説明で用いる記号は、トランジスタのゲート-ソース間の電圧をVgs、ドレイン-ソース間の電圧をVds、チャネル幅をW、チャネル長をL、ドレインとソース間に流れる電流をIdsとし、それぞれの記号に、対応するトランジスタに付した符号を付して使用する。例えば、Pチャネル型MOSトランジスタ201のゲート-ソース間の電圧をVgs201、ドレイン-ソース間の電圧をVds201、チャネル幅をW201、チャネル長をL201、ドレインとソース間に流れる電流をIds201とする。又、Pチャネル型MOSトランジスタの閾値電圧をVthp、電荷の移動度とゲート酸化膜の単位面積当たりの容量の積をKpとし、Nチャネル型MOSトランジスタの閾値電圧をVthn、電荷の移動度とゲート酸化膜の単位面積当たりの容量の積をKnとして説明する。一般に、トランジスタのゲート-ソース間の電圧Vgsは5式のように表される。ただし、MOSトランジスタにおけるキャリアの移動度とゲート酸化膜の単位面積当たりの容量の積をKとする。ここで、図2に示す差動増幅回路が同相入力範囲で動作するためには、Pチャネル型MOSトランジスタ201、202が飽和状態で動作しなければならない。Pチャネル型MOSトランジスタ201の飽和状態の条件はVds201>Vgs201-Vthpとなり、当該関係と5式から6式が導出される。又、入力電圧VIN1の電圧値をVIN1とすると、キルヒホッフ則からVIN1Vgs201-Vgs203=Vds201が成立する。これを6式に代入するとともに、5式に基づいてVgs201、Vgs203について展開すると、7式を得る。一方、Pチャネル型MOSトランジスタ202の飽和状態の条件はVds202>Vgs202-Vthpとなり、当該関係と5式から8式が導出される。又、入力電圧VIN2の電圧値をVIN2とすると、VIN2Vgs202-Vgs207=Vds202が成立する。これを8式に代入するとともに、5式に基づいてVgs202、Vgs207について展開すると、9式を得る。7式を参照して、閾値電圧Vthp、Vthnは電流によらず一定なので、Ids203が小さいほど、VIN1の下限値も小さくなる。同様に、9式を参照して、閾値電圧Vthp、Vthnは電流によらず一定なので、Ids207が小さいほど、VIN2の下限値も小さくなる。以上より、本発明によれば、入力電圧VIN1、VIN2が所定の電圧よりも低い場合に、同相入力範囲が拡大する。2.第2の実施の形態図5から図7を参照して、本発明による差動増幅回路の第2の実施の形態を説明する。第2の実施の形態では、差動入力段回路における差動対トランジスタとしてNチャネル型MOSトランジスタを利用した差動増幅回路について説明する。構成図5は、本発明による差動増幅回路の第2の実施の形態における構成を示す図である。図5を参照して、第2の実施の形態における差動増幅回路は、電流制御回路102、差動入力段回路112、出力段回路122を具備する。差動入力段回路112は、差動対を構成するNチャネル型MOSトランジスタ221、222、カレントミラー回路による能動負荷を構成するPチャネル型MOSトランジスタ223、224、電流源を構成するNチャネル型MOSトランジスタ225を備える。出力段回路122は、電流源を構成するNチャネル型MOSトランジスタ226とPチャネル型MOSトランジスタ227を備える。Nチャネル型MOSトランジスタ221、222は、ソース及びバックゲートがNチャネル型MOSトランジスタ225のドレインに共通接続され差動入力段回路112における差動対を構成する。詳細には、Nチャネル型MOSトランジスタ221のゲートは、入力端子31に接続され、ドレインはPチャネル型MOSトランジスタ223のドレインに接続される。Nチャネル型MOSトランジスタ222のゲートは、入力端子32に接続され、ドレインはPチャネル型MOSトランジスタ224のドレイン及びPチャネル型MOSトランジスタ227のゲートに接続される。Pチャネル型MOSトランジスタ223、224は、カレントミラー回路を構成し、差動入力段回路112における能動負荷として機能する。詳細には、Pチャネル型MOSトランジスタ223、224のゲートは、Pチャネル型MOSトランジスタ223のドレイン及びNチャネル型MOSトランジスタ221のドレインに共通接続される。Pチャネル型MOSトランジスタ223、224のバックゲート及びソースは、第1電源電源電圧Vに共通接続される。Pチャネル型MOSトランジスタ224のドレインは、Nチャネル型MOSトランジスタ222のドレイン及びPチャネル型MOSトランジスタ227のゲートに接続される。Nチャネル型MOSトランジスタ225は、ソース及びバックゲートが接地され、ゲートが電流制御回路102の出力端子39に接続される。又、出力端子39からゲートに供給される出力電圧VOUT3に応じてNチャネル型MOSトランジスタ225のソース-ドレイン間には電流I1が流れる。すなわち、Nチャネル型MOSトランジスタ225は、電流制御回路102からゲートに供給される出力電圧VOUT3に応じて、差動入力段回路112に流れる電流I1を制御する電流源として機能する。Nチャネル型MOSトランジスタ226及びPチャネル型MOSトランジスタ227のドレインは、出力端子37に共通接続される。Nチャネル型MOSトランジスタ226のソースは接地され、ゲートは電流制御回路102の出力端子39に接続される。又、出力端子39からゲートに供給される出力電圧VOUT3に応じてNチャネル型MOSトランジスタ226のソース-ドレイン間には電流I2が流れる。すなわち、Nチャネル型MOSトランジスタ226は、ゲートに供給される出力電圧VOUT3に応じて、出力段回路122に流れる電流I2を制御する電流源として機能する。一方、Pチャネル型MOSトランジスタ227のソースは第1電源電源電圧Vに接続され、ゲートは差動入力段回路112の出力端子Nチャネル型MOSトランジスタ222及びPチャネル型MOSトランジスタ224のドレインに接続される。以上のような構成により、入力電圧VIN1、VIN2の電位差が差動入力段回路112によって検出され、検出された電位差に応じた出力電圧VOUT1が出力段回路122から出力される。この際、電流制御回路102は、差動入力段回路112及び出力段回路122のそれぞれにおける電流源の制御ゲートに対し、入力電圧VIN1、VIN2に応じたバイアス電圧出力電圧VOUT3を印加することで、差動入力段回路112に流れる電流I1及び出力段回路122に流れる電流I2を制御する。電流制御回路102は、電流源を構成するNチャネル型MOSトランジスタ225、226のそれぞれとカレントミラー回路を構成するトランジスタを備え、入力電圧VIN1、VIN2に応じた電流が流れることで、差動入力段回路112及び出力段回路122に流れる電流I1、I2の大きさを制御する。図6は、本発明に係る電流制御回路の第2の実施の形態における構成の一例を示す図である。図6を参照して、第2の実施の形態における電流制御回路102は、入力端子入力端子35、36に接続され、プッシュプル回路を形成するPチャネル型MOSトランジスタ及びNチャネル型MOSトランジスタと、図5に示すNチャネル型MOSトランジスタ225、226とともにカレントミラー回路を形成するNチャネル型MOSトランジスタを備える。入力端子35、36は入力端子31、32に接続され、入力電圧VIN1、VIN2が入力される。電流制御回路102は、入力端子35、36から入力される入力電圧VIN1、VIN2に応じて、プッシュプル回路から出力される電圧によって、カレントミラー回路に流れる電流を制御することで、Nチャネル型MOSトランジスタ225、226に流れる電流I1、I2を制御する。詳細には、電流制御回路102は、Pチャネル型MOSトランジスタ250、252、254、256、258、259、260、261、Nチャネル型MOSトランジスタ251、253、255、257、262、及び電流源44、45、46を備える。Pチャネル型MOSトランジスタ250とNチャネル型MOSトランジスタ251、Pチャネル型MOSトランジスタ252とNチャネル型MOSトランジスタ253、Pチャネル型MOSトランジスタ254とNチャネル型MOSトランジスタ255、Pチャネル型MOSトランジスタ256とNチャネル型MOSトランジスタ257のそれぞれの組は、コンプメンタリプッシュプル回路を構成する。Pチャネル型MOSトランジスタ250及びNチャネル型MOSトランジスタ251のそれぞれのゲートは入力端子35入力端子31に共通接続され、それぞれのドレインは、次段のプッシュプル回路の入力となるPチャネル型MOSトランジスタ252及びNチャネル型MOSトランジスタ253のゲートに共通接続される。Pチャネル型MOSトランジスタ250のソース及びバックゲートは、他端が第1電源電源電圧Vに接続された電流源44の一端に接続され、Nチャネル型MOSトランジスタ251のソース及びバックゲートは接地される。Pチャネル型MOSトランジスタ252及びNチャネル型MOSトランジスタ253のそれぞれのゲートは、前段のプッシュプル回路の出力となるPチャネル型MOSトランジスタ252及びNチャネル型MOSトランジスタ253のドレインに共通接続され、それぞれのドレインは、Pチャネル型MOSトランジスタ260のゲートに共通接続される。Pチャネル型MOSトランジスタ252のソース及びバックゲートは、他端が第1電源電源電圧Vに接続された電流源44の一端に共通接続され、Nチャネル型MOSトランジスタ253のソース及びバックゲートは接地される。このように、入力端子35に対して2つのコンプメンタルプッシュプル回路が直列に接続され、その出力は、Pチャネル型MOSトランジスタ260のゲートに接続される。Pチャネル型MOSトランジスタ254及びNチャネル型MOSトランジスタ255のそれぞれのゲートは入力端子36入力端子32に共通接続され、それぞれのドレインは、次段のプッシュプル回路の入力となるPチャネル型MOSトランジスタ256及びNチャネル型MOSトランジスタ257のゲートに共通接続される。Pチャネル型MOSトランジスタ254のソース及びバックゲートは、他端が第1電源電源電圧Vに接続された電流源45の一端に共通接続され、Nチャネル型MOSトランジスタ255のソース及びバックゲートは接地される。Pチャネル型MOSトランジスタ256及びNチャネル型MOSトランジスタ257のそれぞれのゲートは、前段のプッシュプル回路の出力となるPチャネル型MOSトランジスタ254及びNチャネル型MOSトランジスタ255のドレインに共通接続され、それぞれのドレインは、Pチャネル型MOSトランジスタ261のゲートに共通接続される。Pチャネル型MOSトランジスタ256のソース及びバックゲートは他端が第1電源電源電圧Vに接続された電流源45の一端に共通接続され、Nチャネル型MOSトランジスタ257のソース及びバックゲートは接地される。このように、入力端子36に対して2つのコンプメンタルプッシュプル回路が直列に接続され、その出力は、Pチャネル型MOSトランジスタ261のゲートに接続される。Pチャネル型MOSトランジスタ258及びPチャネル型MOSトランジスタ259はカレントミラー回路を構成する。詳細には、Pチャネル型MOSトランジスタ258のドレイン及びゲートは他端が接地された電流源46の一端とPチャネル型MOSトランジスタ259のゲートに共通接続され、バックゲート及びソースは、第1電源電源電圧Vに接続される。Pチャネル型MOSトランジスタ259のバックゲートとソースは第1電源電源電圧Vに接続され、ドレインはPチャネル型MOSトランジスタ260のソースに接続される。又、Pチャネル型MOSトランジスタ260のドレインはPチャネル型MOSトランジスタ261のソースに接続される。Pチャネル型MOSトランジスタ260、261は、それぞれのゲートに供給される電圧に応じて、Pチャネル型MOSトランジスタ259のドレインーソース間の電圧を制御することで、Pチャネル型MOSトランジスタ259のドレイン-ソース間に流れる電流I3を制御する。例えば、Pチャネル型MOSトランジスタ259が飽和状態となったときの電流I3の大きさは、Pチャネル型MOSトランジスタ258とPチャネル型MOSトランジスタ259とのミラー比例えばそれぞれのゲート長が等しい場合、それぞれのゲート幅の比と電流源46からの電流値とで決まる。あるいは、Pチャネル型MOSトランジスタ259が非飽和状態となったときの電流I3の大きさは、飽和状態のときよりも小さくなり、入力電圧VIN1、VIN2に応じた大きさとなる。一方、Nチャネル型MOSトランジスタ262のソース及びバックゲートは接地され、ゲート及びドレインは出力端子39Nチャネル型MOSトランジスタ225、226のゲートとPチャネル型MOSトランジスタ261のドレインに共通接続される。Nチャネル型MOSトランジスタ262はNチャネル型MOSトランジスタ225、226のそれぞれとカレントミラー回路を構成し、Pチャネル型MOSトランジスタ258、259、260、261は、当該カレントミラー回路に電流を供給する可変電流源として機能する。Nチャネル型MOSトランジスタ225、226は、飽和状態で動作しているため、それぞれのドレイン-ソース間に流れる電流I1、I2の大きさは、Nチャネル型MOSトランジスタ262とNチャネル型MOSトランジスタ225、226のそれぞれとのミラー比と、可変電流源からの電流とで決まる。上述のように、電流I3の大きさは、入力電圧VIN1、VIN2に応じて制御されるため、電流I1、I2も入力電圧VIN1、VIN2に応じて変更されることとなる。以上のように、本発明による電流制御回路102は、入力電圧VIN1、VIN2に比例した電圧を出力する入力部トランジスタ250~257と、入力部からの出力電圧に応じて差動増幅回路の電流源トランジスタNチャネル型MOSトランジスタ225、226に流れる電流を制御する出力部トランジスタ258~262を備える。出力部は、入力部からの出力電圧に従い非飽和状態で動作することで、入力電圧VIN1、VIN2に応じた電流を供給する可変電流源トランジスタPチャネル型MOSトランジスタ259と、差動増幅回路の電流源トランジスタとカレントミラー回路を構成し、可変電流源トランジスタから供給された電流を、当該電流源トランジスタに流す出力トランジスタNチャネル型MOSトランジスタ262を備える。可変電流源トランジスタが非飽和状態となる入力電圧VIN1、VIN2が差動増幅回路に入力されると、差動増幅回路の電流源トランジスタに流れる電流は、入力電圧VIN1、VIN2に応じた大きさに調整される。動作次に、図5から図7を参照して、第2の実施の形態における差動増幅回路の動作を説明する。ここでは、Nチャネル型MOSトランジスタ225のドレイン-ソース間の電流をI1、Nチャネル型MOSトランジスタ226のドレイン-ソース間の電流をI2、Pチャネル型MOSトランジスタ259のドレイン-ソース間の電流をI3とする。先ず、ローレベルの入力電圧VIN1、VIN2が入力端子31、32に入力された場合の動作を説明する。ここでローレベルとは、Nチャネル型MOSトランジスタ251、255のドレイン-ソース間が導通されるオン電圧よりも低い値を示す。ローレベルの入力電圧VIN1、VIN2が、図6に示すPチャネル型MOSトランジスタ250、254、Nチャネル型MOSトランジスタ251、255のゲートに入力されると、入力端子31、32のそれぞれに直列接続された2つのコンプメンタルプッシュプル回路は、接地電圧をPチャネル型MOSトランジスタ260、261のゲートに出力する。これにより、Pチャネル型MOSトランジスタ259のドレインとソース間の電圧は増大し、Pチャネル型MOSトランジスタ259は飽和状態で動作する。この間、Pチャネル型MOSトランジスタ259のドレインとソース間に流れる電流I3の大きさは、Pチャネル型MOSトランジスタ258とPチャネル型MOSトランジスタ259のミラー比に応じた値となる。このときの電流I3の値をI30とする。ここで、Nチャネル型MOSトランジスタ262は、差動入力段回路112の電流源Nチャネル型MOSトランジスタ225と、出力段回路122の電流源Nチャネル型MOSトランジスタ226のそれぞれとカレントミラー回路を構成している。このため、差動入力段回路112へ流れる電流I1と出力段回路122に流れる電流I2の値は、Nチャネル型MOSトランジスタ225、226のそれぞれと、Nチャネル型MOSトランジスタ262とのミラー比に応じた値となる。このときの電流I1の値をI10、電流I2の値をI20とする。次に、ハイレベルの入力電圧VIN1、VIN2が入力端子31、32に入力された場合の動作を説明する。ここでハイレベルとは、Nチャネル型MOSトランジスタ251、255のドレイン-ソース間の電気的な接続が切断されるオフ電圧よりも高い値を示す。ハイレベルの入力電圧VIN1、VIN2が、図6に示すPチャネル型MOSトランジスタ250、254、Nチャネル型MOSトランジスタ251、255のゲートに入力されると、入力端子31、32のそれぞれに直列接続された2つのコンプメンタルプッシュプル回路は、入力電圧VIN1、VIN2に比例した電圧をPチャネル型MOSトランジスタ260、261のゲートに出力する。このとき、入力電圧VIN1、VIN2が増加するに従い、Pチャネル型MOSトランジスタ259のドレインとソース間の電圧は低下し、Pチャネル型MOSトランジスタ259は非飽和状態で動作する。この間、Pチャネル型MOSトランジスタ259のドレインとソース間に流れる電流I3の大きさは、I30よりも小さくなる。このときの電流I3の値をI31とするI30>I31。電流I3が低下するため、Nチャネル型MOSトランジスタ262とカレントミラー回路を構成するNチャネル型MOSトランジスタ225と、Nチャネル型MOSトランジスタ226に流れる電流I1、I2もI10、I20よりも小さい値となる。このときの電流I1の値をI11、電流I2の値をI21とするI10>I11、I20>I21。以上のように、入力電圧VIN1、VIN2が所定の値よりも高く、Pチャネル型MOSトランジスタ259が非飽和状態で動作する場合、電流I1、I2、I3は、図7の非飽和領域線形領域で示されるように、入力電圧VIN1、VIN2に応じて減少する値I11、I21、I31を示す。一方、入力電圧VIN1、VIN2が所定の値よりも低く、Pチャネル型MOSトランジスタ259が飽和状態で動作する場合、電流I1、I2、I3は、図7の飽和領域に示されるようにI11、I21、I31よりも高い値I10、I20、I30を示す。尚、図7は、入力端子31、32へ印加される入力電圧VIN1、VIN2と、電流I1、I2、I3のいずれかとの関係の概要を示す図である。ここで電流I1、I2、I3、は同様の振る舞いを示す。本発明では、差動対を構成するNチャネル型MOSトランジスタ221、222のバックゲートがソースに接続されるとともに、当該ソースに対して供給される電流I1は入力電圧VIN1、VIN2に応じた値に制御される。これにより、Nチャネル型MOSトランジスタ221、222のバックゲートの電圧は、基板の相対ばらつきに影響されることなく入力電圧VIN1、VIN2に応じて同じ値に変更され、従来よりも入力オフセット電圧を小さくすることができる。又、第1の実施の形態と同様に、差動増幅回路が同相入力範囲で動作するためには、Nチャネル型MOSトランジスタ221、222が飽和状態で動作しなければならない。この条件下において閾値電圧Vthp、Vthnは電流によらず一定であるため、Ids221及びIds222が小さいほど、入力電圧VIN1、VIN2の上限値も大きくなる。以上より、本発明によれば、入力電圧VIN1、VIN2が所定の電圧よりも高い場合に、同相入力範囲が拡大する。以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。上述の実施例の電流制御回路は、非飽和状態で動作するトランジスタによって電流I1、I2を制御しているがこれに限らず、入力電圧VIN1、VIN2に応じて電流I1、I2を制御できるなら、他の構成でも構わない。又、上述の実施例では第1電源電源電圧Vに対する第2電源として接地させているが、これに限らず、接地する代わりに所定の電源電圧が供給される第2電源に接続する形態でも良い。