"基板上に堆積される伝導ストラップと、前記伝導ストラップ上に堆積され、複数の代替ドープされた垂直に重なる半導体領域を含むサイリスタと、前記サイリスタの複数の代替ドープされた垂直に重なる半導体領域の1つ上に堆積される制御ゲートとを含むことを特徴とするメモリセル。前記伝導ストラップは、前記基板の上の電気的絶縁材料上に堆積されるアモルファスシリコンの上の伝導材料を含むことを特徴とする請求項1記載のメモリセル。前記伝導ストラップの少なくとも2つの垂直表面は、前記サイリスタの側壁に整列されることを特徴とする請求項1記載のメモリセル。前記サイリスタは、お互いの上に垂直に重ねるカソード領域、pペース領域、nベース領域、とアノード領域を含むことを特徴とする請求項1記載のメモリセル。前記制御ゲートは、n-型シリコンの露出される側壁上に堆積されることを特徴とする請求項1記載のメモリセル。前記制御ゲートは、電圧源に動作的に接続されていることを特徴とする請求項1記載のメモリセル。前記メモリセルのセルサイズは4F2であることを特徴とする請求項1記載のメモリセル。少なくとも1つの伝導ストラップと、前記少なくとも1つの伝導ストラップ上に堆積される複数のメモリセルと、前記複数のメモリセルの各々は、複数の代替ドープされた垂直に重なる半導体領域を含むサイリスタと、前記サイリスタに関連する制御ゲートとを含み、前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含むことを特徴とする半導体デバイス。前記複数のメモリセルの各々は、4F2のセルサイズを有することを特徴とする請求項8記載の半導体デバイス。前記少なくとも1つの伝導ストラップは、ウェファー上に形成される論理デバイスの上の電気的絶縁材料上に堆積されることを特徴とする請求項8記載の半導体デバイス。前記複数のメモリセルは、第一方向に拡張する複数の行に整列され、そして第一方向と垂直する第二方向に拡張する複数の列に整列されるメモリセルのアレイを含むことを特徴とする請求項8記載の半導体デバイス。前記複数の行の各々内に整列される複数のメモリセルは、単一の伝導ストラップ上に堆積されることを特徴とする請求項8記載の半導体デバイス。前記複数のメモリセルの各々のサイリスタは、少なくとも1つの伝導ストラップ上に堆積された高ドープされたn-型領域、高ドープされたn-型領域上に堆積されたp-型領域、p-型領域上に堆積されたn-型領域、そしてn-型領域上に堆積された高ドープされたp-型領域を含むことを特徴とする請求項8記載の半導体デバイス。前記制御ゲートは、前記p-型領域の少なくとも1つの表面上に堆積され、接続されていることを特徴とする請求項8記載の半導体デバイス。少なくとも1つの論理デバイスが集積されていることを更に含むことを特徴とする請求項8記載の半導体デバイス。メモリセルのアレイを含むメモリアレイであって、前記メモリセルのアレイは実質的に第一方向の複数の行と前記第一方向と垂直する第二方向の複数の列に整列される複数のサイリスタ、前記複数のサイリスタの各々は、複数の垂直に重なる代替ドープされた領域を含み、前記複数の列の内少なくとも1つの前記複数のサイリスタの各々の前記複数の垂直に重ねられる代替ドープされた領域の1つと電気的に接続する少なくとも1つの制御ゲートを含み、複数の伝導ストラップ、各々は、複数の行の内1つに整列された前記複数のサイリスタの各々と電気的に結合されることを特徴する前記メモリアレイ。前記少なくとも1つの制御ゲートは、前記複数の列の内1つに整列された前記複数のサイリスタの各々の少なくとも1つの側壁上に堆積されることを特徴とする請求項16記載のメモリアレイ。前記メモリセルのアレイの前記複数の行の内1つの行の前記複数のサイリスタの各々は、前記複数の伝導ストラップの1つ上に堆積されることを特徴とする請求項16記載のメモリアレイ。複数の伝導ストラップを更に含み、前記複数の行の内1つの行で整列される前記複数のサイリスタに上に堆積されそして整列されることを特徴とする請求項16記載のメモリアレイ。前記複数の伝導ストラップの少なくとも1つと電気的に結合する少なくとも1つの論理デバイスを更に含むことを特徴とする請求項16記載のメモリアレイ。電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の伝導材料と、前記伝導材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造を形成し、電気的絶縁材料を露出する複数のチャネルを形成するために前記ドープされた結晶シリコン、前記ドープされた材料、前記伝導材料と前記アモルファスシリコンの各々の部分を除去し、複数の柱を形成するために前記ドープされた結晶シリコンと前記ドープされた材料を除去し、各々の柱は第一ドープされた領域と前記第一ドープされた領域に対して反対にドープされる第二ドープされた領域を含み、前記複数の柱の各々の少なくとも1つの表面上に制御ゲートを形成し、前記第二ドープされた領域に対して反対にドープされる第三ドープされた領域を形成するために前記複数の柱を第一ドーパントに露出し、前記第四ドープ領域を形成するために前記複数の柱を第二ドーパントに露出することを特徴とする半導体デバイスの形成方法。前記複数の柱の各々の前記第四ドープされた領域上に伝導線を形成し、接続されることを更に含むことを特徴とする請求項21記載の方法。前記複数の柱の各々の少なくとも1つの表面上に前記制御ゲートの形成は、前記第二と前記第三ドープされた領域の表面上に少なくとも1つの伝導線を形成することを更に含むことを特徴とする請求項21記載の方法。電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の伝導材料と、前記伝導材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造の形成は、前記伝導材料の上の前記アモルファスシリコンを含むドナーウェファーを形成し、前記伝導材料は前記結晶シリコンウェファー上に堆積されるドープされた材料の上であり、前記結晶シリコンウェファー内に予め決められた深さまでイオンを注入し、前記ドナーウェファーの前記アモルファスシリコンをアセプタウェファー上の前記電気的絶縁材料に取り付け、前記結晶シリコンウェファー、前記ドープされた材料、前記伝導材料と、前記アセプタウェファーの前記電気的絶縁材料の表面の上の前記アモルファスシリコンを捨てるために前記ドナーウェファーの部分を切り離すことを更に含むことを特徴とする請求項21記載の方法。半導体構造の形成は、前記電気的絶縁材料の下にあるウェファー上に形成される論理デバイスを含む半導体構造の形成を更に含むことを特徴とする請求項21記載の方法。電気的絶縁材料を露出する複数のチャネルを形成するために前記ドープされた結晶シリコン、前記ドープされた材料、前記伝導材料と前記アモルファスシリコンの各々の部分の除去は、第一方向に拡張する前記複数のチャネルを形成することを含むことことを特徴とする請求項21記載の方法。複数の柱を形成するために前記ドープされた結晶シリコンと前記ドープされた材料の除去は、実質的に前記第一方向と垂直する第二方向内の材料を除去することを含むことを特徴とする請求項21記載の方法。少なくともメモリアクセスデバイスと、前記少なくとも1つのメモリアクセスデバイスとの結合可能な少なくとも1つの半導体デバイスとを含み、前記少なくとも1つの半導体デバイスは、少なくとも1つの伝導ストラップと、前記少なくとも1つの伝導ストラップ上に堆積される複数のメモリセルと、前記複数のメモリセルの各々は、サイリスタと、前記サイリスタに関連する制御ゲートとを含み、前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含むことを特徴とするシステム。前記複数のメモリセルの各々の前記サイリスタは、複数の垂直に重なる代替ドープされた半導体領域を含み、これらの少なくとも1つは、前記少なくとも1つの伝導ストラップ上に堆積されそしてそれに接続することを特徴とする請求項28記載のシステム。前記複数のメモリセルの各々は、4F2のセルサイズを有することを特徴とする請求項28記載のシステム。メモリセル、そのようなメモリセルを含む半導体デバイス及びそのようなメモリセルとデバイスを形成するため方法が開示される。そのようなメモリセルは、例えば、垂直に重なる伝導ストラップ上に配置される代替のドープされた領域とサイリスタに関連する制御ゲートを含む。ここに使われるように、垂直に重なる用語は、材料が頂上に配置され、又は、それらの周囲又は外部表面が一般的に一致するように1つの他の上に置かれることを意味し、そしてそれらを含む。伝導ストラップは、サイリスタのために電気的接続を提供してもよい。改善されたスケーラビリティ、減少された面積そして増加されたメモリセル密度を有する半導体デバイスを提供するために、メモリセルは、4F2のサイズを有してもよい。ここで、Fは最小加工寸法である。メモリとデバイスは、本発明の様々な実施形態に従って形成され、CMOSのような1つ又はそれ以上の論理デバイスに集積されてもよく、そして、例えば中央処理装置CPU、システムオンチップSOC、センサー、撮像素子、マイクロエレクトロメカニカルシステムMEMS、とナノエレクトロメカニカルシステムNEMSのようなシステム内に用いられてもよい。そのようなメモリセルとシステムの形成方法が提供される。この方法は、ドープされた領域の制御された形成、そしてメモリセルとデバイスの簡単化された集積を可能にする材料移動処理を含んでもよい。後続の記述は、本発明の実施形態の完全な記述とそれらの実装を提供するために、材料種類と処理条件のような明確な詳細を提供する。しかしながら、当業者は、本発明の実施形態が、これらの明確な詳細と従来の製造技術との組み合わせを使用せずに実施されてもよいことを理解するであろう。さらに、ここに提供される記述は、半導体デバイス又はシステムを製造するための完全な処理フローではない。本発明の実施形態を理解するのに、必要なプロセス行為と構造のみがここに詳細に述べられる。本発明のある実施形態に従うメモリデバイスを含む完全なシステム又は集積回路デバイスを形成する付加作用が従来の技術によって実行されてもよい。ここに述べられる材料は、限定しないが、回転塗布spincoating、ブランケット塗布blanketcoating、化学蒸着chemicalvapordeposition:CVD、プラズマCVDplasmaenhancedchemicalvapordeposition:PECVD、原子層堆積atomiclayerdeposition:ALD、プラズマALDplasmaenhancedatomiclayerdeposition:PEALD、または、物理気相蒸着physicalvapordeposition:PVDを含む任意の適切な技術によって形成されてもよい。代わりに、材料は、本来の場所に成長されてもよい。特定の材料を堆積又は成長するための適切な技術は、当業者によって選択されてもよい。ここに述べられ又は開示されている材料は、層として形成されてもよいが、材料は、それに限定されず、そして、他の3次元構成に形成されてもよい。ここに使われるように、水平horizontalと垂直vertical用語は、ウェファー又は基板の方位に関係なく、ウェファーまたは基板の主要な平面または表面に関連する素子又は構造の関連位置を定義し、そして、参照される図面内で開示されるように、述べられる構造の方位に関して直交次元であると解釈される。ここに使われるように、垂直用語は、開示されるように、ウェファーまたは基板の主要な表面に実質上垂直する次元を意味し、そして含む。水平用語は、開示されるように、ウェファーまたは基板の主要な表面に実質上平行する次元を意味し、そして、図面の左と右側の間に拡張する。ここに使われるように、on、over、aboveとunderのような前置詞は、述べられる構造に関する垂直方向に対応する関連用語である。後続の詳細な記載において、参照は付随図面に対してなされ、これの一部を形成し、そして、実例として、本発明の特定の実施形態が実施されてもよいことが示される。これらの実施形態は、当業者が本発明の実施することを可能にするように、十分な詳細で述べられる。しかしながら、他の実施形態が用いられてもよく、そして本発明の範囲から離脱せずに、構造上、論理上、及び電気的の変更がなされてもよい。ここに提示される実例は、任意特定のシステム、論理デバイス、半導体デバイスまたはメモリセルの実際の図形を意図せず、しかし、単に本発明の実施形態を述べるのに用いられる理想化された表現である。ここに提示される図面は、実寸に描かれる必要がない。さらに、図形間の共通素子は、同一の数字名称を保有してもよい。図2Aは、複数のメモリセル102を含む半導体デバイス100の実例であり、各メモリセルは、サイリスタ104と関連制御ゲート106を含む。半導体デバイス100の複数のメモリセル102は、電気的絶縁材料150の上の伝導ストラップ108上に堆積されてもよい。電気的絶縁材料150はまた、誘電性材料として特徴付けられてもよい。簡潔のため、電気的絶縁材料150は、以下絶縁材料150として参照される。各サイリスタ104は、一般形状の柱又はピラーpillarを含んでもよく、そして、シリコン結晶材料、シリコンゲルマニウムSi1-xGex材料、ガリウム砒素GaAs材料または窒化ガリウムGaN材料のような半導体材料を含む。各サイリスタ104は、カソード領域116、pベース領域114、nベース領域112とアノード領域110のような垂直的に重なる複数の代替のドープされた領域を含んでもよい。代替のドープされた領域alternatelydopedregionsまたは代替のドープされた半導体領域alternatelydopedsemiconductorregions用語は、交互に連続して堆積される半導体材料のドープされた部分が逆になることを意味して、そして含む。アノード領域110は、p-型高ドープされたシリコン材料つまり、p材料を含んでもよい。nベース領域112は、n-型シリコン材料を含んでもよい。pベース領域114は、p-型シリコン材料を含んでもよい。カソード領域116は、高ドープされたシリコンゲルマニウム材料、高ドープされたガリウム砒素又は高ドープされた窒化ガリウム材料のような高ドープされたシリコン材料つまり、n材料を含んでもよい。ここに使われるように、高ドープされたhighlydoped用語は、高くドープされない材料より高濃度のドーパントを有する材料を意味して、そして含む。従って、アノード領域110とカソード領域116は、それぞれpベース領域114とnベース領域112と比較して増加されたドーパント濃度を有する。サイリスタ104は、従来の水平に配置されるサイリスタと比較して実質的に減少される面積を有する。従って、半導体装置100のフットプリントは、従来のT-RAMセルと比較して実質的に減少されるであろう。非限定例として、メモリセル102は、第一方向Xに拡張する複数の行と第二方向Yに拡張する複数の列を含むアレイ内に配置されてもよい。図2Aに示される半導体デバイス100は、三3行と四列のサイリスタ104を含む。しかしながら、実際においてそして構成されるように、半導体デバイス100は、任意の数の行と列を含んでもよい。更に、第一方向Xに配置されるサイリスタ104の行は、第二方向Yに配置されるサイリスタ104の列と実質的に垂直であってもよい。半導体デバイス100は、詳細に述べられるように、従来の論理デバイスを含むウェファー図示しないの上の絶縁材料150上に堆積されてもよい。制御ゲート106つまり、アクセス線の各々は、伝導材料を含んでもよく、そして各々は、サイリスタ104の少なくとも1つの側壁上に堆積されてもよい。ゲート絶縁体124は、制御ゲート106と各々の関連サイリスタ104の間に堆積されてもよい。例えば、メモリセル102の各々は、サイリスタ104の1つの側壁上のゲート絶縁体124上に堆積される制御ゲート106を含んでもよく、又はサイリスタ104の反対側側壁上に堆積される制御ゲート106を含んでもよい。非限定例として、制御ゲート106は、第二方向Y上に拡張してもよく、そして第二方向Y上に拡張する列内に配置されるサイリスタ104の少なくとも1つの側壁上に堆積されてもよい。制御ゲート106又はゲート絶縁体124は、存在すれば、nベース領域112又はpベース領域114を隣接するカソード領域116を接続せずにサイリスタ104のpベース領域114を直接に接続してもよい。制御ゲート106の各々は、半導体デバイス100のサイリスタ104をバイアスするために電圧源図示しないに実施可能な接続がなされてもよい。伝導ストラップ108の各々は、アモルファスシリコン128と伝導材料130を含んでもよく、そして絶縁材料150と複数のサイリスタ104との間に堆積されてもよい。伝導ストラップ108は、1つまたはそれ以上のサイリスタ104のカソード領域116への電気的相互接続として機能してもよい。図2Aに示されるように、幾つかの実施形態において、伝導ストラップ108の各々は、少なくとも1つの行の下にあって、方向Xに拡張してもよい。行内の各々のサイリスタ104のカソード領域116は、下にある1つの伝導ストラップ108と電気的に結合されてもよい。故に、伝導ストラップ108は、制御ゲート106と実質的に直交するように配置されてもよい。伝導ストラップ108の各々はまた、露出されてもよい相互接続領域132を含んでもよい。これによって、半導体デバイス100は、下にある従来の論理デバイスのような他のデバイス図示しないと電気的に結合されることが可能になる。伝導ストラップ108の垂直表面は、1つの行内のサイリスタ104の側壁と配置されてもよい。伝導線134は、半導体デバイス100の複数のメモリセル102上に堆積されてもよい。例えば、各々の伝導線134は、1つの行内に配置されるメモリセル102の各々のアノード領域110上に堆積されてもよく、そしてそれに接続し、そして、故にアノード領域110の各々への電気的相互接続として機能してもよい。伝導線134の各々は、例えば、1つの制御ゲート106上に堆積され、そして実質的に垂直である。半導体デバイス100の動作中に、制御ゲート106は、ディプリーションのベース領域が作られるように電圧源を用いてバイアスされてもよく、各々のサイリスタ104のカソード領域116からアノード領域110へ流れる電流を提供する。伝導線134の各々は、データ/センス線つまり、ビット線として機能してもよく、そして、半導体デバイス100の動作中に、半導体デバイス100のメモリセル102を電気的結合する順バイアスを作ってもよい。伝導ストラップ108は、各々のメモリセル102のカソード領域116への電気的接続として機能してもよい。図2Bは、図2Aに示される半導体デバイス100の一部の電気回路図である。メモリセル102は、複数の行118と列120内に堆積され、そして各々がサイリスタ104と制御ゲート106を含む。制御ゲート106の各々は、1つの行118内のサイリスタ104に電気的に結合され、そして伝導ストラップ108と伝導線134の各々は、1つの列120内のサイリスタ104に電気的に結合される。図3Aは、図2Aに示される半導体デバイス100と実質的に同様の構成を有する半導体デバイス200の実例であるが、サイリスタ104の垂直的に重なるドープされた領域の順序の例外を有する。例えば、サイリスタ104の各々は、図2Aに示されるそれらに関するものとは逆であってもよい。このため、アノード領域110は、1つの伝導ストラップ108上に堆積され、nベース領域112は、アノード領域110上に堆積され、pベース領域114は、nベース領域112とカソード領域116との間に堆積される。図2Aに関連して述べられたように、メモリセル102は、第一方向X上に拡張する複数の行と第二方向Y上に拡張する複数の列を含むアレイ内に配置されてもよい。半導体デバイス200の制御ゲート106は、サイリスタ104のpベース領域114に沿って堆積されてもよい。制御ゲート106の各々は、半導体デバイス200のメモリセル102をバイアスするために電圧源図示しないに実施可能な接続がなされてもよい。半導体デバイス200の動作中に、カソードとして機能してもよい伝導線134に電圧が印加されてもよい。この時、伝導ストラップ108の各々は、データ/センス線つまり、ビット線として機能してもよく、そして半導体デバイス200のメモリセル102に電気的に結合するために順バイアスを作ってもよい。図3Bは、図3Aに示される半導体デバイス200の一部の電気回路である。メモリセル102は、複数の行118と列120内に堆積され、そして各々がサイリスタ104と制御ゲート106を含む。制御ゲート106の各々は、1つの行118内のサイリスタ104に電気的に結合され、そして伝導ストラップ108と伝導線134の各々は、1つの列120内のサイリスタ104に電気的に結合される。図4は、図2A~3Bに示される半導体デバイス100と200の一部の断片のトップダウン図である。制御ゲート106は、行内に横に拡張し、そして伝導線134は、列内に縦に拡張する。図2Aと2Bに示される半導体デバイス100において、伝導線134は、p-型結晶シリコン材料を含むあるドープ領域図示されない上に覆う。図3Aと3Bに示される半導体デバイス200において、伝導線134は、n-型結晶シリコン材料を含むあるドープされた領域図示されない上に覆う。メモリセル102の各々は、4F2のセルサイズを有する。4F2のセルサイズは、半導体デバイス100の動作中にカソード又はビット線として伝導ストラップ108を提供することによって成し遂げられる。図5~15の参照と共に、図2A~4に示されるような各々がサイリスタ104を含む複数のメモリセル102を含む半導体デバイス100と200の形成方法が述べられる。ここで、類似素子は、類似番号で示される。ドープされた材料140を有する基板138を含むようにドナーウェファー130が形成されてもよい。その上に、伝導材料130とアモルファスシリコン128が形成される。基板138は、半導体材料例えば、シリコン、シリコンゲルマニウム、ガリウム砒素、リン化インジウム、等の全体又は一部のウェファー、silicon-on-insulatorSOIの全体又は一部のウェファー、silicon-on-glassSOG、silicon-on-ceramicSOC、又はsilicon-on-sapphireSOS、又は他に知られている適切な製造基板のような製造ウェファーを含んでもよい。ここに使われるように、ウェファー用語は、従来のウェファーと同様に他のバルク半導体基板を含む。1つの実施形態において、基板138は、結晶シリコン材料を含んでもよい。基板138は、ドープされてもよく、又はドープされなくてもよい。1つの実施形態において、基板138は、図2Aに示される半導体デバイス100を形成するために用いられるp-型シリコン材料を形成するためにp-型不純物でドープされてもよい。他の実施形態において、基板138は、図3Aに示される半導体デバイス200を形成するために用いられるn-型シリコン材料を形成するためにn-型不純物でドープされてもよい。図2Aと3Aに関連して述べられたように、ドープされた材料140図5は、更に後述されるように、図2Aに示される半導体デバイス100のカソード領域116を形成するために用いられる高ドープされたn-型材料を含んでもよく、又は図3Aに示される半導体デバイス200のアノード110領域を形成するために用いられる高ドープされたp-型材料を含んでもよい。ドープされた材料140は、基板138上に従来のイオン注入を実施することによって形成されてもよい。1つの実施形態において、ドープされた材料140は、基板138内に砒素As、リンP、又はアンチモンSbのようなn-型不純物のイオンを注入することによって高ドープされたn-型シリコン材料つまり、n材料を含むように形成されてもよい。更に詳細に述べられるように、ドープされた材料140は、図2Aに示される半導体デバイス100のカソード領域116を形成するために用いられてもよいn材料を含む。他の実施形態において、ドープされた材料140は、基板138内にホウ素Bのようなp-型不純物のイオンを注入することによって高ドープされたp-型シリコン材料つまり、p材料を含むように形成されてもよい。更に詳細に述べられるように、ドープされた材料140は、図3Aに示される半導体デバイス200のアノード領域110を形成するために用いられてもよいp材料を含む。ドープされた材料140は、伝導材料130に前又は後に形成されてもよく、そしてアモルファスシリコンは、ドナーウェファー136上に形成される。他の実施形態において、移動度の改善及びドープされた材料140内のドーパントの拡散のよりよい制御を提供するために、ドープされた材料140は、ドープされたシリコンゲルマニウム、ドープされたガリウム砒素、又はドープされた窒化ガリウムをエピタキシャル成長又は堆積することによって形成されてもよい。伝導材料130は、限定されないが、相変化材料、チタン、けい化チタン、酸化チタン、窒化チタン、タンタル、けい化タンタル、酸化タンタル、窒化タンタル、タングステン、けい化タングステン、酸化タングステン、窒化タングステン、他の金属、けい化金属、酸化金属、窒化金属、又は複数異なる伝導材料を含むそれらの組み合わせを含む低抵抗率の材料であってもよい。1つの実施形態において、伝導材料130は、酸化チタンから形成されてもよい。なぜならば、酸化チタンは、基板138として用いられる材料のような多くの材料に対してよい粘着性又は粘着力を有する。酸化チタンはまた、高処理温度によって影響されない高融点大よそ3000°Cを有する。酸化チタンはまた、他の伝導材料との優れるオーミックな接続を成し遂げる。酸化チタンはまた、半導体製造において共通に用いられており、そして、故に従来の製造プロセスに容易に組み込める。1つの実施形態において、伝導材料130は、金属モード酸化チタンMMTinのようなチタン富有の酸化チタンである。伝導材料130はまた、複数の伝導材料から形成されてもよい。他の実施形態において、上に形成される酸化チタン材料の層を持つチタン、タングステン又はアルミのような金属から形成されてもよい。低いオーミックの接続を提供するために、伝導材料130の厚さは、材料に依存して最適されてもよい。例えば、伝導材料130は、MMTinのような酸化チタンであれば、伝導材料130は、大よそ10nmから大よそ50nmまでの厚さを有してもよい。伝導材料130は、例えば、原子層エピタキシーatomiclayerdeposition:ALD、化学蒸着CVD、又はプラズマ蒸着PVDのようなよく知られている堆積技術によって形成されてもよい。アモルファスシリコン128は、例えば、ALD、CVD、又はPVDのようなよく知られている堆積技術によって伝導材料130の上に形成されてもよい。1つの実施形態において、アモルファスシリコン128は、PVDに続く化学機械研磨Chemical-MechanicalPolishing:CMPによって伝導材料130の上に形成されてもよい。アモルファスシリコン128の厚さは、大よそ10nmから大よそ80nmまでであってもよい。ドナーウェファー136はまた、基板138内に原子種を注入することによって形成される移動領域146を含んでもよい。原子種は、水素イオン、不活性ガス又は希ガスと称する稀ガスのイオン、又はフッ素のイオンであってもよい。図5内の折線によって表現される注入されたゾーン148を形成するために、原子種は、ドナーウェファー136の基板138内に注入されてもよい。原子種は、伝導材料130又はアモルファスシリコン128が基板138上に形成される前に又は後に、基板138内に注入されてもよい。注入されたゾーン148は、基板138内の要望される深さまで形成されてもよい。この深さは、当技術分野において既知のように、原子種の注入量とエネルギーのようなパラメータに依存する。注入されたゾーン148の深さは、図2Aと3Aに示されるサイリスタ104の要望される深さに基づいて制御されてもよい。注入されたゾーン148は、注入された原子種を含む微小なバブル又は微小な空洞を含んでいる可能性があり、基板138内に損傷した領域を与える。ドナーウェファー136は、注入が成し遂げられる温度以上であるが伝導材料130の熔解温度以下で熱処理されてもよく、ドナーウェファー136内の結晶再配置及び微小なバブル又は微小な空洞の融合を成し遂げる。後述のように、図6に示される半導体構造172’を形成するために、ドナーウェファー136は、注入されたゾーン148において切断されてもよい。図6に示されるように、ドナーウェファー136のアモルファスシリコン128が絶縁材料150と接続するように、ドナーウェファー136は、アクセプタウェファー152の上の絶縁材料150上に重ねられてもよい。アクセプタウェファー152を形成するために、絶縁材料150は、例えば、ALD、CVD又はPVDのような当技術分野において既知の従来の堆積技術を用いてバルク基板154上に形成されてもよい。例えば、バルク基板154は、シリコン基板を含んでもよい。相補型金属酸化物半導体CMOSデバイス156のような少なくとも部分的に製造された従来の論理デバイスは、バルク基板154上に随意に形成されてもよく、そして従来の技術によって形成されてもよい。例えば、CMOSデバイス156は、バルク基板154内のソース領域160とドレイン領域162間に堆積される電界効果トランジスタFET156のアレイを含んでもよい。FETの各々は、スペーサー166間に堆積されるゲート絶縁体163とゲート電極164を含んでもよい。絶縁体材料168は、FET158の各々のバルク基板154とゲート電極164の間に随意に形成されてもよい。CMOSデバイス156は、FET158を相互接続する複数の線相互接続170を更に含んでもよい。ドナーウェファー136のアモルファスシリコン128は次に、暑熱露出によってアクセプタウェファー152の絶縁材料150に結合されてもよい。アクセプタウェファー152にドナーウェファー136を結合させる前に、アモルファスシリコン128の表面と絶縁材料150の表面の少なくとも1つが随意に処理されてもよく、それらの間の結合強さを改善する。そのような処理技術は、当技術分野において既知であり、例えば、化学的活性化、プラズマ活性化、又は注入活性化を含んでもよい。例えば、絶縁材料150の表面は、薄い酸化アンモニアdiluteammoniahydroxide解法又はフッ化水素解法によって処理されてもよい。プラズマ活性化表面を形成するために、アモルファスシリコン128の表面はまた、例えば、アルゴンのプラズマによって露出されてもよい。アモルファスシリコン128の表面と絶縁材料150の表面の少なくとも1つを活性化することは、後続のそれらの結合の運動を活性化させるであろう。これは、アモルファスシリコン128の表面と絶縁材料150の表面上に造られたイオン化原子種の増加された移動度によるものである。まだ図6を参照し、半導体構造172’を形成するために、ドナーウェファー136のアモルファスシリコン128は、アクセプタウェファー152の絶縁材料150と接続して結合されてもよい。アモルファスシリコン128は、例えば、半導体構造172’を大よそ300°Cから大よそ400°Cまでの600°C以下の温度に加熱することによって絶縁材料150に結合されてもよい。絶縁材料150は、二酸化シリコンから形成されていれば、アモルファスシリコン128と絶縁材料150との間に酸化シリコンが形成されてもよい。伝導材料130は、金属又は他の熱に敏感な材料によって形成されるため、半導体構造172’が露出される温度は、伝導材料130の融点より少ないであろう。アモルファスシリコン128と絶縁材料150はまた、熱不要で大気温度大よそ20°Cから大よそ25°Cまでにおいて、結合されてもよい。アモルファスシリコン128を絶縁材料150に結合させるために、ドナーウェファー136とアクセプタウェファー152に圧力が加えられてもよい。ドナーウェファー136がアクセプタウェファー152に結合されれば、ドナーウェファー136からの伝導材料130は、絶縁材料150と基板138との間に堆積される埋め込み伝導材料を形成してもよい。図7に示す半導体構造172を形成するために、移動領域146は次に、基板138から除去されてもよい。移動領域146は、注入されたゾーン148図6にせん断力を加えることによる又は注入されたゾーン148において熱又はジェットガス流を加えることによるような当技術分野において既知の技術によって除去されてもよい。注入されたゾーン148に注入された水素又は他のイオンは、基板138内に損傷した領域を作り、分裂しやすくなっている。基板138’の残りの部分は、ある厚さを有してもよく、例えば大よそ50nmから300nmまで大よそ500Åから大よそ3000Åまでである。基板138’の残りの部分から移動領域146を隔離した後、基板138’の露出された表面176は、望ましくないでこぼことなるであろう。述べられたように、例えば、研磨、ウェットエッチング、と化学的機械研磨CMPの1つ又はそれ以上のような当技術分野において既知の技術に従って更なる処理を容易にするために、基板138’の露出された表面176は、なめらかにされてもよい。半導体構造172は、SMART-CUT登録商標層移動技術の修正によって形成されてもよい。SMART-CUT登録商標層移動技術は、例えば、Bruelへの米国特許番号RE39,484、Asparらへの米国特許番号6,303,486、Asparらへの米国特許番号6,335,258、Moriceauらへの米国特許番号6,756,286、Asparらへの米国特許番号6,809,044、Asparらへの米国特許番号6,946,365、及びDuPontへの米国特許出願番号2006/0099776に詳細に述べられている。しかしながら、十分に低処理温度が維持されれば、埋め込み伝導材料を有する半導体構造を製造するための適切な他の処理はまた、使用されてもよい。SMART-CUT登録商標層移動技術の従来の実装において、高温度アニールを用いて、ドナーウェファーとアセプタウェファーが共に結合される。ドナーとアセプタウェファーを結合するのに用いられる温度は、大よそ1000°Cから大よそ1300°Cである。しかしながら、ここに述べられたように、半導体構造内に伝導材料130の存在のために、本発明の半導体構造は、熱破損せずにそのような温度に露出されるのに耐えることが不可能であろう。従って、上述のように、アセプタウェファー152とドナーウェファー136を結合するためにより低温度が用いられてもよい。半導体構造172を形成するための模範的な方法は、本件と同日に出願のSILICON-METAL-ON-INSULATORSTRUCTURES,METHODSOFFORMINGSUCHSTRUCTURES,ANDSEMICONDUCTORDEVICESINCLUDINGSUCHSTRUCTURESという題名の同時係属米国特許出願12/XXX,XXX号代理人整理番号2269-9742USに詳細に述べられる。図6と7は、半導体構造172を形成するための方法の1つの実施形態を説明しているが、半導体構造172を形成するために、米国特許出願12/XXX,XXX号代理人整理番号2269-9742USに述べられる任意の方法、又は他の知られている方法が使用されてもよい。図8を参照し、伝導ストラップ108を形成するために、基板138’の部分、ドープされた材料140、伝導材料130とアモルファスシリコン128が除去されてもよい。伝導ストラップ108の各々は、図2Aに示される半導体デバイス100内のカソード相互接続として、又は、図3Aに示される半導体デバイス200内のビット線として機能してもよい。図5~7に関連して述べられる結合及び材料移動処理による埋め込み伝導材料130を含む半導体構造172の形成は、伝導ストラップの形成を可能にする。これは、従来のシリコンウェファー又は従来のシリコンオンインシュレーターSOI構造のいずれを用いても可能ではない。簡潔のために、図6と7内の絶縁材料150の下にあるアセプタウェファー152は、残りの図から省略される。伝導ストラップ108は、基板138’上にマスク材料図示されないを堆積し、そして基板138’の表面が露出するまでマスク材料をパターニングして貫く開き口を形成することによって形成されてもよい。マスク材料は、例えば、フォトレジスト材料、酸化物材料、透明炭素又はアモルファス炭素を含んでもよい。形成及びパターンニング技術は、当技術分野において既知であるため、ここに詳細に述べられない。マスク材料内の開き口を通じて露出された基板138’の部分、ドープされた材料140、伝導材料130とアモルファスシリコン128が除去されてもよく、基板138’の部分、ドープされた材料140、伝導材料130とアモルファスシリコン128の各々の残り部分の間にスロット178を形成する。マスク材料の残りの部分は、次に除去される。非限定例の方法によって、スロット178は、基板138’の部分、ドープされた材料140、伝導材料130とアモルファスシリコン128の各々を通じる第一方向X内に拡張して形成されてもよい。下にある絶縁材料150を露出させるために、基板138’、ドープされた材料140、伝導材料130とアモルファスシリコン128の部分は、例えば、異方性の反応性イオンつまり、プラズマエッチング処理によって除去されてもよい。例えば、基板138’とドープされた材料140の各々は、ドープされた結晶シリコン材料から形成されていれば、酸素O2ガス、四フッ化炭素CF4ガスと臭化水素HBrガスを用いる反応性イオンエッチングRIE処理が実行されてもよく、マスク材料と絶縁材料150に対して選択できるドープされたシリコン材料の部分を選択的に除去する。伝導材料130は、窒素化チタン又はけい化タングステンから形成されていれば、臭素含ガスとフッ素含ガスの混合物又はフッ素含ガスと塩素含ガスの混合物が用いられてもよく、マスク材料と絶縁材料150に対して選択できる窒素化チタンとアモルファスシリコン材料を除去する。図9に示されるように、充填fill材料180は、半導体構造172上に形成されてもよい。非限定例の方法により、充填材料180は、酸化物材料、窒化物材料又は塗布ガラスSOG材料を含んでもよく、そして化学蒸着処理を用いて堆積されてもよい。充填材料180の形成後に、半導体構造172の上位表面174が実質的に平らになるようにそれらの残りの部分を除去するために化学的機械研磨CMP処理が用いられてもよい。図10は、複数の柱182を形成し、伝導ストラップ108の相互接続領域132を露出さるために基板138’とドープされた材料140図9の部分が除去された後の半導体構造172を示す。残りの図において、説明の簡素性及び透明性のために、充填材料180が省略される。柱の各々は、基板138の残りの部分とドープされた材料140’を含む。1つの実施形態において図10に示される、図2Aに示される半導体デバイス100の1つのサイリスタ104を形成するために、柱182の各々は、カソード領域116とpベース領域114を含んでもよい。他の実施形態において図示されない、図3Aに示される半導体デバイス200のサイリスタ104を形成するために、各々の柱182は、アノード領域110とnベース領域112を含んでもよい。柱182は、半導体構造172上にマスク材料図示されないを堆積し、そして基板138’の表面が露出するように貫く開き口を形成するようにマスク材料をパターニングすることによって形成されてもよい。随意に、充填材料180の表面は、マスク材料を通じて露出させてもよい。マスク材料は、例えば、フォトレジスト材料、酸化物材料、透明炭素又はアモルファス炭素を含んでもよい。形成及びパターンニング技術は、当技術分野において既知であるため、ここに詳細に述べられない。マスク材料内の開き口を通じて露出させられた基板138’の部分とドープされた材料140が除去されてもよく、柱182を形成し、そして伝導ストラップ108の相互接続領域132を露出させる。例えば、基板138’とドープされた材料140の各々は、ドープされた結晶シリコン材料から形成されていれば、反応性イオンエッチングRIE処理が実行されてもよく、伝導ストラップ108から伝導材料130を除去せずにドープされたシリコン材料の部分を選択的に除去する。柱182の各々は、大よそ2:1から大よそ20:1まで、より具体的に、大よそ3:1から大よそ10:1までアスペクト比を有するように形成されてもよい。図10に示される柱182は、間にある伝導材料130の表面を露出させるためにドープされた材料140図9を完全に除去することによって形成される。構成されたように、柱182は、折線内に示されるように、伝導ストラップ108上に少なくともドープされた材料140の部分が残るように基板138’図9、又はそれの部分を除去することによって形成されてもよい。図1に示されるように、垂直サイリスタ12を形成する従来の方法において、カソード領域は、従来のドープ処理によって形成され、ドーパントが垂直サイリスタ12の上位からカソード領域24まで注入される。そのようなドープ処理は、しばしば望ましくないドーパント又は不純物の濃度又は分布をもたらす。故に、図1に示される垂直サイリスタ12のカソード領域24のような材料の実質上の深さまでドーパント又は不純物を導入するために有効ではない。それに対して、図5~7に関連して述べられる結合と材料移動処理は、材料移動の前に基板138、138’とドープされた材料140のドープを可能にする。従って、ドーパント濃度又は分布における均一度のような基板138、138’とドープされた材料140の質が実質的に改善される。柱182を形成する前に、基板138、138’とドープされた材料140がドープされてもよいため、本発明の方法は、図2Aに示される半導体デバイス100のカソード領域116とpベース領域114、及び図3Aに示される半導体デバイス200のアノード領域110とnベース領域112のドーパント濃度の制御と最適化を可能にする。柱182は、柱182が第一方向Xに整列される複数の行及び柱182が第二方向Yに整列される複数の列を含むアレイ内に形成されてもよい。相互接続領域132は、伝導ストラップ108と下にある又は上にある図示されない半導体構造との電気的に接続するのに有用である系統的に調整される構成を有するように、基板138’とドープされた材料140が除去されてもよい。図11A~11Cは、柱182上に制御ゲート106を形成する方法の実施形態を説明し、半導体デバイス172上にゲート絶縁体材料184と伝導材料186が堆積された後の図10に示される半導体デバイス172の透視図である。図11Aは、柱182間に堆積された充填材料180を有する半導体デバイス172を説明する。図11Bに示されるように、ゲート絶縁体材料184と伝導材料186は、半導体構造172上に等角に形成されてもよい。非限定例の方法により、ゲート絶縁体材料184は、例えば、化学蒸着処理、熱酸化処理又はそれらの組み合わせを用いて形成される酸化物材料又は窒化物材料であってもよい。伝導材料186は次に、ゲート絶縁体材料184上に形成されてもよい。非限定例として、伝導材料186は、窒化チタン、窒化タリウムタングステン又はアルミから形成されてもよく、そして、化学蒸着処理によって堆積されてもよい。大よそ50Åと100Åの間の厚さを有するポリシリコン多結晶シリコンのようなライナー材料図示されないは、伝導材料186上に堆積されてもよい。図11Cを参照し、異方性のドライエッチング処理が実施されてもよく、ライナーと伝導材料186の部分を除去し、伝導材料186の残り部分としてライナーに残るスペーサー図示されないを形成する。スペーサーをハードマスクとして用い、例えば、水酸化アンモニウムNH4OH、過酸化水素H2O2と脱イオン水を用いるウェットエッチング処理が実施されてもよく、伝導材料186を切下げアンダーカット、図12に示される制御ゲート106を形成する。スペーサーは、次に除去されてもよい。例えば、スペーサーはポリシリコンを含めば、水酸化テトラメチルアンモニウムTMAHを用いるウェットエッチングが用いられてもよく、制御ゲート106とゲート絶縁体124に対して選択的であるポリシリコン材料を除去する。制御ゲート106とゲート絶縁体124は、当技術分野において既知の任意の技術を用いて形成されてもよい。図11A~11Cに示される実施形態において、制御ゲート106は、柱182の2つの表面上に形成される。しかしながら、制御ゲート106はまた、柱182の片側上に形成されてもよい。例えば、制御ゲート106の形成後に、マスク材料図示されないは、半導体構造172上に堆積されてもよく、そしてパターンニングされ、柱182の片側上の制御ゲート106の表面が露出されるまで複数の貫く開き口を形成する。制御ゲート106は、柱182の片側上に残るように、制御ゲート106の各々の露出された部分を除去するために従来のエッチング処理が実施されてもよい。図12に示されるように、ゲート絶縁体124は、随意に、制御ゲート106に対して選択的除去される。図2Aに示される半導体デバイス100のnベース領域112、又は図3Aに示される半導体デバイス200のpベース領域114を形成するために、柱182の各々の上位領域がドーパント又は不純物で注入されてもよい。柱182の露出された部分は、イオン注入処理又は高温度拡散処理のような従来の方法によってドープされてもよい。1つの実施形態において、n-型材料が形成されるように、図2Aに示される半導体デバイス100のサイリスタ104のnベース領域112は、亜リン酸又は砒素のようなn-型ドーパントに半導体デバイス172を露出させることによって形成されてもよい。他の実施形態において、p-型材料が形成されるように、図3Aに示される半導体デバイス200のサイリスタ104のpベース領域114は、ホウ素又はアルミニウムのようなp-型ドーパントに半導体デバイス172を露出させることによって形成されてもよい。他の例として、高ドープされたp-型材料又は高ドープされたn-型材料の薄膜図示されないは、柱182の露出された表面上に堆積されてもよく、そして望まれるドープされた材料つまり、図2Aに示されるnベース領域112又は図3Aに示されるpベース領域114を作り出すために、柱182内に高ドープされたp-型材料又は高ドープされたn-型材料からのドーパントが移動されるように熱アニール処理が実施されてもよい。図13に示されるように、図2Aに示される半導体デバイス100のアノード領域110、又は図3Aに示される半導体デバイス200のカソード領域116を形成するために、柱182の各々の上位領域がドーパント又は不純物で注入されてもよい。図12に関連して述べられるように、柱182の露出された部分は、従来の方法によってドープされてもよい。1つの実施形態において、高ドープされたp-型材料が形成されるように、図2Aに示される半導体デバイス100のアノード領域110は、p-型ドーパントに半導体デバイス172を露出させ、又は柱182の露出された表面上に高ドープされたp-型材料を堆積し、そして熱アニールを実施することによって形成されてもよい。他の実施形態において、高ドープされたn-型材料が形成されるように、図3Aに示される半導体デバイス200のカソード領域116は、n-型ドーパントに半導体デバイス172を露出させ、又は柱182の露出された表面上に高ドープされたn-型材料を堆積し、そして熱アニールを実施することによって形成されてもよい。図2Aに示される半導体デバイス100のアノード領域110とnベース領域112、又は、図3Aに示される半導体デバイス200のカソード領域116とpベース領域114の形成は、図5に示される行為の後に実施されると上述されたが、これらの領域はまた、半導体構造172の形成の前に、図5~7に関連して述べられた結合及び材料移動処理によって形成されてもよい。図14に示されるように、ドナーウェファー136’は、図5に示されるドナーウェファー136と類似する構造を有するように形成されてもよく、そして第一材料142と第二材料144を追加的に含んでもよい。第一材料142と第二材料144は、従来のドープ処理によって形成されてもよく、ドナーウェファー136’のいずれの第一主表面188又は第二主表面190をドーパント又は不純物に露出させることによって実施されてもよい。1つの実施形態において、基板138は、高ドープされたn-型材料含んでもよく、第一材料142は、p-型材料含んでもよく、第二材料144は、n-型材料含んでもよく、そしてドープされた材料140は、高ドープされたp-型材料含んでもよい。そのようにして、図10に関連して述べられた柱182の形成により、図2Aに示される半導体デバイス100のサイリスタ104が形成される。他の実施形態において、基板138は、高ドープされたp-型材料含んでもよく、第一材料142は、n-型材料含んでもよく、第二材料144は、p-型材料含んでもよく、そしてドープされた材料140は、高ドープされたn-型材料含んでもよい。そのようにして、図10に関連して述べられた柱182の形成により、図3Aに示される半導体デバイス200のサイリスタ104が形成される。図5~7に関連して述べられる結合及び材料移動処理の前に基板138をドープすること故に注入されるドーパントの濃度と分布が制御され、そして最適化される。使用及び動作中に、制御ゲート106にある電圧が印加され、図2A~2Bに示されるサイリスタ104のカソード領域116からアノード領域110へ流れる電流を引き起こす。制御ゲート106の形成中に、サイリスタ104の制御ゲート106と関連するpベース領域114間にオーバーラップが発生するであろう。そのようなオーバーラップは、キャパシタンスを作り、そして完全デバイスの動作中に漏れ電流を増加し、故にアレイの密度を制限する。従って、制御ゲート106とカソード領域116とのオーバーラップを最小にするように、pベース領域114と関連する制御ゲート106が形成されてもよく、そしてnベース領域112は、pベース領域114を側面に並べる。例えば、pベース領域114上に拡張する制御ゲート106の部分は、例えば、従来のプラズマエッチング処理を用いて除去されてもよい。そのようにして、制御ゲート106は、pベース領域114及びカソード領域116とnベース領域112の各々の間の界面インターフェースを越えて拡張しない。図2Aと3Aに戻って参照し、半導体デバイス100と200を形成するために、伝導線134は、サイリスタ104上に、そして接続するように形成されてもよい。伝導線134は、伝導材料を堆積し、そして伝導材料をパターンニングし、実質的に制御ゲート106と垂直するように第一方向Xに拡張する伝導線を形成することによって形成される。1つの実施形態において、伝導線134は、従来のダマシン又はサブトラクティブ処理を用いて形成されてもよい。例えば、伝導材料図示されないは、半導体構造172図12上に形成されてもよく、そしてフォトレジスト材料内の開き口を通じてそれらの部分が除去され伝導線134を定義する。他の実施形態において、伝導線134は、従来のリソグラフィー処理を用いて形成されてもよい。例えば、犠牲絶縁材料図示されないは、半導体構造172上に形成されてもよく、そして従来のリソグラフィー処理を用いてトレンチのパターン図示されないがそこに形成されてもよい。トレンチの各々は、伝導線134が形成される場所において形成されてもよい。トレンチを満たすように、伝導材料は、半導体構造172上に堆積されてもよく、そして伝導線134を形成するために絶縁材料と重なる伝導材料の部分を除去するのに化学機械研磨処理が用いられてもよい。更に、図2Aと3Aにそれぞれ示される半導体デバイス100と200の1つを形成した後、図5~13に示される方法が繰り返されてもよく、複数の垂直スタックされた半導体デバイス、メモリ又は論理を含むマルチレベル半導体デバイスを形成し、そして増加されたメモリ密度を有する。上述のように、伝導線134は、図2Aと2Bに示される半導体デバイス100の動作中にデータ線つまり、ビット線として機能し、そして図3Aと3Bに示される半導体デバイス200の動作中にカソードとして機能する。図15は、ここに述べられた1つ又はそれ以上の実施形態に従って実装される電子システム300のブロックダイアグラムを示す。電子システム300は、少なくとも1つの入力デバイス302、少なくとも1つの出力デバイス304、1つ又はそれ以上のプロセッサ306のようなメモリアクセスデバイス、そして1つ又はそれ以上のメモリデバイス308を含む。メモリデバイス308は、ここに述べられた少なくとも1つのデバイス又は方法の実施形態を合体させた少なくとも1つの半導体メモリ310を含む。電子システム300は、計算、処理、そして消費者製品のある数の一部であってもよい。非限定例として、それらの製品の幾つかは、パーソナルコンピュータ、携帯用デバイス、カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、そして車両を含んでもよい。まとめ幾つかの実施形態において、本発明は、基板上に堆積された伝導ストラップと、前記伝導ストラップに堆積され、複数の代替ドープされた垂直に重なる半導体領域を含むサイリスタと、前記サイリスタの前記複数の代替ドープされる垂直に重なる半導体領域の1つ上に堆積される制御ゲートとを含むメモリセルを含む。基板上に堆積される前記伝導ストラップは、アモルファスシリコンの上の伝導材料を含んでもよい。前記伝導ストラップの少なくとも2つの側壁は、前記サイリスタの側壁に整列されてもよい。前記サイリスタは、お互いの上に垂直に重なるカソード領域、pベース領域、nベース領域とアノード領域を含んでもよい。前記制御ゲートは、前記n-型シリコンの露出される側壁上に堆積されてもよい。前記制御ゲートは、電圧源に実施可能な接続がなされてもよい。メモリセルは、4F2のセルサイズを有してもよい。別の実施例において、本発明は、少なくとも1つの伝導ストラップと、前記少なくとも1つの伝導ストラップ上に堆積される複数のメモリセルと、前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含む半導体デバイスを含む。前記複数のメモリセルの各々は、4F2のセルサイズを有してもよい。前記少なくとも1つの伝導ストラップは、ウェファー上に形成される論理デバイスの上の電気的絶縁材料上に堆積されてもよい。前記サイリスタは、3つの半導体結合を形成する代替ドーパント型の4つドープされた領域を含む。アレイを形成するために、前記複数のメモリセルは、第一方向に拡張する複数の行に整列され、そして第一方向と垂直する第二方向に拡張する複数の列に整列されてもよい。前記複数のメモリセルの各々のサイリスタは、前記少なくとも1つの伝導ストラップ上に堆積される高ドープされたn-型領域、高ドープされたn-型領域上に堆積されるp-型領域、p-型領域上に堆積されるn-型領域と、n-型領域上に堆積される高ドープされたp-型領域を含む。更なる実施形態において、本発明は、メモリアレイを含む。前記メモリアレイは、実質的に第一方向の複数の行そして第一方向と垂直する第二方向の複数の列に整列される複数のサイリスタと、前記複数のサイリスタの各々は、複数の垂直に重なる代替ドープされた領域を含み、そして前記複数の列の内少なくとも1つの前記複数のサイリスタの各々の前記複数の垂直に重なる代替ドープされた領域の1つと電気的に接続する少なくとも1つの制御ゲートとを含む。前記メモリセルは、複数の伝導ストラップを更に含み、各々は、前記複数の行の内1つに整列される前記複数のサイリスタの各々と電気的に結合される。前記少なくとも1つの制御ゲートは、前記複数の列の内1つに整列される前記複数のサイリスタの各々の少なくとも1つの側壁上に堆積されてもよい。前記メモリセルのアレイの前記複数の行の内1つの前記複数のサイリスタの各々は、前記複数の伝導ストラップの1つ上に堆積されてもよい。更に、前記複数の伝導線は、前記複数の行の内1つに整列された前記サイリスタ上に堆積されてもよく、そしてそれに整列されてもよい。メモリアレイは、前記複数の伝導ストラップの少なくとも1つと電気的に結合する少なくとも1つの論理デバイスを更に含む。更なる実施形態において、本発明は半導体デバイスの形成方法を含む。前記形成方法は、電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の伝導材料と、前記伝導材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造を形成し、前記電気的絶縁材料を露出する複数のチャネルを形成するために前記ドープされた結晶シリコン、前記ドープされた材料、前記伝導材料と前記アモルファスシリコンの各々の部分を除去し、複数の柱を形成するために前記ドープされた結晶シリコンと前記ドープされた材料を除去し、各々は第一ドープされた領域と前記第一ドープされた領域に対して反対にドープされる第二ドープされた領域を含み、前記複数の柱の各々の少なくとも1つの表面上に制御ゲートを形成し、前記第二ドープされた領域に対して反対にドープされる第三ドープされた領域を形成するために前記複数の柱を第一ドーパントに露出し、そして第四ドープ領域を形成するために前記複数の柱を第二ドーパントに露出する。前記形成方法は、前記複数の柱の各々の前記第四ドープされた領域上に伝導線を形成し接続させることを更に含んでもよい。前記半導体構造は、前記伝導材料の上のアモルファスシリコンを含むドナーウェファーを形成し、前記伝導材料は結晶シリコンウェファー上に堆積されるドープされた材料の上であり、前記結晶シリコンウェファー内に予め決められた深さまでイオンを注入し、前記ドナーウェファーの前記アモルファスシリコンをアセプタウェファー上の電気的絶縁材料に取り付け、そして前記結晶シリコンウェファー、前記ドープされた材料、前記伝導材料、とアセプタウェファーの前記電気的絶縁材料の表面の上の前記アモルファスシリコンを捨てるために前記ドナーウェファーの部分を切り離すことによって形成される。前記半導体構造は、前記電気的絶縁材料の下にあるウェファー上に形成される論理デバイスを含んでもよい。更なる実施形態において、本発明は、少なくともメモリアクセスデバイスと少なくとも1つのメモリアクセスデバイスとの結合可能な少なくとも1つの半導体デバイスを含むシステムを含む。前記少なくとも1つの半導体デバイスは、少なくとも1つの伝導ストラップと、前記少なくとも1つの伝導ストラップ上に堆積される複数のメモリセルと前記複数のメモリセルの少なくともある部分と電気的に結合するデータ線とを含む。前記複数のメモリセルの各々は、サイリスタとサイリスタに関連する制御ゲートを含む。前記サイリスタの各々は、複数の垂直に重なる代替ドープされた半導体領域を含んでもよい。前記システムの前記複数のメモリセルの各々は、4F2のセルサイズを有してもよい。本発明は、特定の説明された実施形態とそれらの変形に関して述べられたが、業者には本発明はそれらに限定されないことが理解されるべきである。むしろ、次に続く請求項によって定義される発明の範囲及びそれらの法的均等物から離れることなく、説明された実施形態への追加、削除そして修正は有効であろう。"