差動対をなし、差動信号が入力される2個のMOSトランジスタと、前記2個のMOSトランジスタのドレイン間に直列に接続された2個の容量素子と、前記2個の容量素子の接続ノードとバイアス電源端子間に接続されたインダクタンス素子と、を備えることを特徴とする差動増幅回路。前記インダクタンス素子は、インダクタンス値が可変である請求項1記載の差動増幅回路。差動対をなし、差動信号が入力される2個のMOSトランジスタと、前記2個のMOSトランジスタのドレイン間に直列に接続された2個のインダクタンス素子と、前記2個のインダクタンス素子の接続ノードとバイアス電源端子間に接続された容量素子と、を備えることを特徴とする差動増幅回路。前記容量素子は、容量値が可変である請求項3記載の差動増幅回路。前記2個のMOSトランジスタのドレインと高電位側電源端子および低電位側電源端子の一方との間にそれぞれ接続された2個の負荷素子をさらに備える請求項1から4のいずれか1項記載の差動増幅回路。前記2個のMOSトランジスタのソースは接続され、前記2個のMOSトランジスタのソースの接続ノードと高電位側電源端子および低電位側電源端子の他方との間に接続された共通負荷をさらに備える請求項5記載の差動増幅回路。前記バイアス電源端子は、低電位側電源端子である請求項1から6のいずれか1項記載の差動増幅回路。前記バイアス電源端子は、高電位側電源端子である請求項1から6のいずれか1項記載の差動増幅回路。前記2個のMOSトランジスタは、NMOSトランジスタである請求項1から6のいずれか1項記載の差動増幅回路。前記2個のMOSトランジスタは、PMOSトランジスタである請求項1から6のいずれか1項記載の差動増幅回路。実施形態によれば、基本波周波数のゲイン変化を生じさせることなく、2次高調波のみを抑圧および低減した回路面積の小さい差動増幅回路が実現される。本発明の第1の観点によれば、差動対をなし、差動信号が入力される2個のMOSトランジスタと、2個のMOSトランジスタのドレイン間に直列に接続された2個の容量素子と、2個の容量素子の接続ノードとバイアス電源端子間に接続されたインダクタンス素子と、を有する差動増幅回路が提供される。また、本発明の第2の観点によれば、差動対をなし、差動信号が入力される2個のMOSトランジスタと、2個のMOSトランジスタのドレイン間に直列に接続された2個のインダクタンス素子と、2個のインダクタンス素子の接続ノードとバイアス電源端子間に接続された容量素子と、を有する差動増幅回路が提供される。実施形態によれば、基本波周波数のゲイン変化を生じさせることなく、2次高調波のみを抑圧および低減した差動増幅回路が、小さな回路面積で実現される。差動増幅回路において、2次高調波出力の発生および増大を抑圧するため、2次高調波周波数に対するインピーダンスを下げることで、2次高調波の発生そのものを抑圧することが考えられる。まず2次高調波の発生を抑圧するようにした差動増幅回路について説明する。図1は、一般的な差動増幅回路に、インダクタと容量によって構成される直列共振回路を設けた差動増幅回路の構成例を示す図であり、Aは共通負荷を設けない例を、Bは共通負荷を設けた例を示す。図1のAに示すように、高電位側電源端子Vddと低電位側電源端子GNDの間に、直列に接続した負荷11とNMOSトランジスタTr1の列と、直列に接続した負荷12とNMOSトランジスタTr2の列と、を並列に設ける。負荷11と負荷12は同一の特性になるように作られ、NMOSトランジスタTr1とNMOSトランジスタTr2は同一の特性になるように作られており、2つの対称な列は差動対を形成する。NMOSトランジスタTr1とNMOSトランジスタTr2のゲートには、差動入力信号SとXSが入力される。2つの列は対称であるから、負荷11とNMOSトランジスタTr1との接続ノードXQおよび負荷12とNMOSトランジスタTr2との接続ノードQからは、差動出力信号が得られる。言い換えれば、NMOSトランジスタTr1とNMOSトランジスタTr2のドレインから差動出力が得られる。負荷11および12は、インダクタンス素子または抵抗などで形成される。なお、後述するように、NMOSトランジスタの代わりにPMOSトランジスタを使用した差動増幅回路もあるが、以下の説明では、NMOSトランジスタを使用した例を説明する。図1のAの差動増幅回路では、2次高調波周波数に対して共振するインダクタと容量によって構成される直列共振回路13および14が、NMOSトランジスタTr1およびTr2のドレイン端子に、それぞれ接続される。直列共振回路13および14は、ドレイン端子とグランドの間に直列に接続したインダクタンス素子L0および容量素子C0を、それぞれ有する。この差動回路では、2次高調波周波数f2に対して、f2=1/2πLC12となるように、L0のインダクタンス値およびC0の容量値をL0=LS、C0=CSとしておけば、直列共振回路13および14により、2次高調波周波数に対する接続ノードQ、およびXQのインピーダンスが低下し、2次高調波の発生そのものが抑圧される。図1のBは、図1のAの差動増幅回路で、NMOSトランジスタTr1およびTr2のソース端子を接続し、その接続ノードを共通負荷15を介してGNDに接続したことが異なり、他の部分は図1のAの場合と同じである。共通負荷15は、定電流源として作用する。実際の回路構成では、図1のBの構成が使用される場合が多いが、以下の説明では、図示を簡単にするために、図1のAの共通負荷を設けない場合を例として説明するが、実施例で説明する構成は、共通負荷を使用する場合にも有効である。図1のAおよびBに示した差動増幅回路は、2次高調波そのものを抑圧するため効果的ではあるが、差動対を形成するNMOSトランジスタTr1およびTr2のドレイン端子に、直列共振回路13および14を形成するインダクタンス素子L0と容量素子C0を2個ずつ必要とするため、回路面積が大きくなってしまうという問題がある。以下に説明する実施形態の差動増幅回路では、基本波周波数に対する差動インピーダンス変えて基本波周波数のゲイン変化を生じさせることなく、2次高調波のみを抑圧する、回路面積の小さい差動増幅回路が提供される。図2は、第1実施形態の差動増幅回路の構成を示す図である。図2に示すように、第1実施形態の差動増幅回路は、高電位側電源端子Vddと低電位側電源端子GNDの間に、直列に接続した負荷11とNMOSトランジスタTr1の列と、直列に接続した負荷12とNMOSトランジスタTr2の列と、を並列に設ける。負荷11と負荷12は同一の特性になるように作られ、NMOSトランジスタTr1とNMOSトランジスタTr2は同一の特性になるように作られており、2つの対称な列は差動対を形成する。NMOSトランジスタTr1とNMOSトランジスタTr2のゲートには、差動入力信号SとXSが入力され、NMOSトランジスタTr1とNMOSトランジスタTr2のドレインQおよびXQから差動出力が得られる。負荷11および12は、インダクタンス素子または抵抗などで形成される。以上の構成は、図1のAと同じである。第1実施形態の差動増幅回路は、NMOSトランジスタTr1とNMOSトランジスタTr2のドレインQおよびXQの間に直列に接続された2個の容量素子C1およびC2と、C1とC2の接続ノードとGND間に接続されたインダクタンス素子L1と、を有する。図3は、第1実施形態の差動増幅回路の動作を説明する図であり、Aが差動インピーダンスに対して動作する回路構成を、Bが同相インピーダンスに対して動作する回路構成を模式的に示す図である。図3のAに示すように、第1実施形態の差動増幅回路では、基本波周波数f1の角周波数をω1とした場合、その基本波周波数の差動ゲインを決める差動増幅器の出力における差動インピーダンスZodifは、次の式で表される。ここで、負荷11および12のインピーダンスをそれぞれZで表し、容量素子C1およびC2の容量値をCで表し、インダクタンス素子L1のインダクタンス値をLで表す。Zodif=2Z/1jω1C一方、図3のBに示すように、第1実施形態の差動増幅回路では、2次高調波周波数f2の角周波数ω2とした場合、その2次高調波周波数に対する同相ゲインを決める同相インピーダンスZocomは、次の式で表される。Zocom=Z2ω22LC-1/2j2ω22LC-12ω2Cここで、角周波数ω2に対して、2ω22LC-1=0となるように容量値Cとインダクタ値Lを決めれば、2次高調波周波数に対する同相インピーダンスZocomがゼロとなり、同相の2次高調波周波数に対するゲインはゼロとなり、2次高調波は発生しないことになる。この構成での容量値Cとインダクタ値Lは、図1の容量素子C0の容量値CSおよびインダクタ素子L0のインダクタンス値LSに対して、C=CSとするならば、L=LS/2となるため、LSは図1で必要とした総インダクタ値の1/4のインダクタ値となる。これにより、回路規模縮小が図れる。なお、容量素子については、同じ容量値の2個の容量素子を設けるので、図1の場合と同じである。図4は、第2実施形態の差動増幅回路の構成を示す図である。第2実施形態の差動増幅回路は、図2の第1実施形態の差動増幅回路に類似の回路構成を有し、2個の容量素子C1およびC2を2個のインダクタンス素子L11およびL12で、1個のインダクタンス素子L1を1個の容量素子C11で置き換えたことが異なる。言い換えれば、第2実施形態の差動増幅回路は、差動対を形成するNMOSトランジスタTr1およびTr2のドレイン端子間に2個のインダクタ素子L11およびL12を直列に接続し、その接続ノードとGNDの間に容量素子C11を接続した回路構成を有する。図5は、第2実施形態の差動増幅回路の動作を説明する図であり、Aが差動インピーダンスに対して動作する回路構成を、Bが同相インピーダンスに対して動作する回路構成を模式的に示す図であり、図3に対応する図である。図5のAに示すように、第2実施形態の差動増幅回路では、基本波周波数f1の角周波数をω1とした場合、その基本波周波数の差動ゲインを決める差動増幅器の出力における差動インピーダンスZodifは、次の式で表される。ここで、負荷11および12のインピーダンスをそれぞれZで表し、容量素子C11の容量値をCで表し、インダクタンス素子L11およびL12のインダクタンス値をLで表す。Zodif=j2Zω1L/Zjω1L一方、図3のBに示すように、第2実施形態の差動増幅回路では、2次高調波周波数f2の角周波数ω2とした場合、その2次高調波周波数に対する同相ゲインを決める同相インピーダンスZocomは、次の式で表される。Zocom=Z1-2ω22LC/21-2ω22LCjω2CZここでも、Z1-2ω22LC=0となるように容量値Cとインダクタ値Lを決めれば、2次高調波周波数に対する同相インピーダンスZocomがゼロとなり、同相の2次高調波周波数に対するゲインはゼロとなり、2次高調波は発生しないことになる。この構成での容量値Cとインダクタ値Lは、図1の容量素子C0の容量値CSおよびインダクタ素子L0のインダクタンス値LSに対して、L=LSとするならば、C=CS/2となるため、図1のC0が必要とした総容量値の1/4の容量値となる。これにより、回路規模縮小が図れる。なお、インダクタンス素子については、同じインダクタンス値の2個のインダクタンス素子を設けるので、図1の場合と同じである。図6は、第3実施形態の差動増幅回路の構成を示す図である。第3実施形態の差動増幅回路は、図2の第1実施形態の差動増幅回路において、インダクタンス素子L1の代わりに、インダクタンス値が可変のインダクタンス部を設けたことが異なり、他の部分は同じである。インダクタンス部は、C1とC2の接続ノードとGNDの間に直列に接続された、インダクタンス素子L21とNMOSトランジスタTr11の列と、L22とTr12の列と、L23とTr13の列と、を有する。3個のNMOSトランジスタTr11からTr13を含むスイッチ部21には、選択信号が入力される。Tr11からTr13のうち導通オン状態にするトランジスタを選択することにより、C1とC2の接続ノードとGNDの間に接続するインダクタンス素子を選択できる。その場合のインダクタンス値は、接続されたインダクタンス素子のインダクタンス値の合成値である。なお、第3実施形態では、3個のNMOSトランジスタによる可変インダクタンス構成となっているが、1個または複数のN個のNMOSトランジスタで構成し、異なる可変インダクタンスの分解能、可変幅を持たせることもできる。図7は、第3実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の構成例をより詳細に示す図である。図7に示すように、インダクタンス素子L21、L22、L23のコイルの巻き数を、L21、L22、L23の順に大きくし、インダクタンス値が1:2:4の順に大きくなるようにする。例えば、スイッチ部21に含まれるTr11からTr13をオンさせた時に得られる最大インダクタンス値は、Tr11のみをオンし他のトランジスタをオフした場合の最小インダクタンス値の7倍である。Tr11からTr13でオンするトランジスタを選択することにより、最小インダクタンス値から最大インダクタンス値まで、変化させることが可能である。図8は、第3実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の別の構成例を示す図である。図8に示すように、大きな巻き数のコイルを有するインダクタンス素子L4を設け、コイルの途中の3箇所を、スイッチ部23に含まれるNMOSトランジスタTr31、Tr32およびTr33を介してGNDに接続する。例えば、Tr31をオンするとL4の巻き数は3巻きであり、Tr31をオフしてTr32をオンするとL4の巻き数は5巻きであり、Tr31およびTr32をオフしてTr33をオンするとL4の巻き数は7巻きであり、Tr31からTr33をすべてオフするとL4の巻き数は9巻きである。巻き数に応じてインダクタンス値が変化するので、Tr31からTr33でオンするトランジスタを選択することにより、インダクタンス値を変化させることが可能である。第3実施形態の差動増幅回路では、2次高調波周波数に対する同相インピーダンスを決める容量およびインダクタンスのプロセスばらつきを補正することが可能になり、目的の2次高調波周波数に対してインピーダンスがゼロとなるように調整するが可能である。また、素子のプロセスばらつきの調整を目的として可変インダクタンス値を変化させても、上記のように、基本周波数f1のゲインを決める差動インピーダンスZodif=2Z/1jω1Cで表されるので、可変インダクタ値には依存しない。したがって、基本波周波数に対するゲインに変化は発生せず、同相インピーダンスのみが調整可能であるという利点がある。図9は、第4実施形態の差動増幅回路の構成を示す図である。第4実施形態の差動増幅回路は、図4の第2実施形態の差動増幅回路において、容量素子C11の代わりに、容量値が可変の容量部を設けたことが異なり、他の部分は同じである。容量部は、L11とL12の接続ノードとGNDの間に直列に接続された、容量素子C21とNMOSトランジスタTr41の列と、C22とTr42の列と、C23とTr43の列と、を有する。3個のNMOSトランジスタTr41からTr43を含むスイッチ部24には、選択信号が入力される。Tr41からTr43のうち導通オン状態にするトランジスタを選択することにより、L11とL12の接続ノードとGNDの間に接続する容量素子を選択できる。その場合の容量値は、接続された容量素子の容量値の合計である。なお、第4実施形態でにおいても、3個のNMOSトランジスタによる可変容量構成となっているが、1個または複数のN個のNMOSトランジスタで構成し、異なる可変容量の分解能、可変幅を持たせることもできる。第4実施形態の差動増幅回路では、第3実施形態と同様に、2次高調波周波数に対する同相インピーダンスを決める容量およびインダクタンスのプロセスばらつきを補正することが可能になり、目的の2次高調波周波数に対してインピーダンスがゼロとなるように調整することが可能である。また、素子のプロセスばらつきの調整を目的として可変容量値を変化させても、第2実施形態で説明したように基本周波数ω1のゲインを決める差動インピーダンスZodif=j2Zω1L/Zjω1Lである。そのため、可変容量値には依存せず、基本波周波数に対するゲインに変化は発生せず、同相インピーダンスのみが調整可能である。以上、第1から第4実施形態の差動増幅回路では、差動対を形成する2個のトランジスタのドレイン端子QとXQの間に接続された2個の容量素子またはインダクタンス素子の接続ノードは、GNDに接続された、すなわち接地された。しかし、この接続ノードを高電位側電源端子Vddに接続することも可能である。次に説明する第5から第8実施形態は、第1から第4実施形態に対応し、接続ノードを高電位側電源端子Vddに接続したことが異なる。図10は、第5実施形態の差動増幅回路の回路構成を示す図である。第5実施形態の差動増幅回路は、第1実施形態の差動増幅回路に対応し、接続ノードを高電位側電源端子Vddに接続したことが異なり、他の部分は同じであるので、これ以上の説明は省略する。図11は、第6実施形態の差動増幅回路の回路構成を示す図である。第6実施形態の差動増幅回路は、第2実施形態の差動増幅回路に対応し、接続ノードを高電位側電源端子Vddに接続したことが異なり、他の部分は同じであるので、これ以上の説明は省略する。図12は、第7実施形態の差動増幅回路の回路構成を示す図である。第7実施形態の差動増幅回路は、第3実施形態の差動増幅回路に対応し、インダクタンス値が可変のインダクタンス部を高電位側電源端子Vddに接続したことが異なり、他の部分は同じである。第7実施形態では、スイッチ部31のトランジスタとして、PMOSトランジスタTr51、Tr52およびTr53を使用する。これ以上の説明は省略する。図13は、第8実施形態の差動増幅回路の回路構成を示す図であり、第4実施形態の差動増幅回路に対応し、容量値が可変の容量部を高電位側電源端子Vddに接続したことが異なり、他の部分は同じである。第8実施形態では、スイッチ部32のトランジスタとして、PMOSトランジスタTr61、Tr62およびTr63を使用する。これ以上の説明は省略する。以上説明したように、実施形態の差動増幅回路は、少ない素子数で2次高調波に寄与する同相インピーダンスだけを下げることができるため、2次高調波のみを抑圧できる。さらにプロセスに起因する素子ばらつきを調整するための対接地のインダクタンス素子、または容量素子を可変調整しても、基本波周波数に対する差動インピーダンスは変化しない。そのため、2次高調波に対する同相インピーダンスのみを変化させることができるため、基本波周波数のゲインの変化がない。上記の第1から第8実施形態の説明では、図1のAに示した共通負荷を設けない場合の例を示したが、第1から第8実施形態の構成は、図1のBに示した共通負荷を使用する場合にも有効である。図14は、第1実施形態の差動増幅回路に共通付加15を設けた例を示す。説明は省略する。第2から第8実施形態の差動増幅回路に共通付加15を設けることも可能である。図14の共通負荷を有する構成は、他の実施形態でも有効である。さらに、第1から第8実施形態の説明では、差動対を形成するMOSトランジスタとしてNMOSトランジスタを使用した例を示したが、PMOSトランジスタを使用することも可能である。図15は、第1実施形態の差動増幅回路に対応し、NMOSトランジスタの代わりに、PMOSトランジスタを使用した差動増幅回路の構成を示す。説明は省略する。第2から第8実施形態の差動増幅回路で、NMOSトランジスタの代わりに、PMOSトランジスタを使用することができる。なお、図12および図13に示したスイッチ部31および32のPMOSトランジスタは、逆にNMOSトランジスタで実現する。他の実施形態でも、NMOSトランジスタの代わりにPMOSトランジスタを使用した構成に変形可能である。ここで、図1のAに示した差動増幅回路および図2に示した第1実施形態の差動増幅回路の特性シミュレーションを行った。シミュレーションは、基本周波数f=835MHz、2次高調波周波数f2=1670MHzとして行った。図1のAに示した差動増幅回路では、容量素子C0の容量値CSおよびインダクタ素子L0のインダクタンス値LSであり、f2=1/2πLSCS12から、CS=1pF、LS=0.992nHとした。また、第1実施形態の差動増幅回路では、容量素子C1およびC2の容量値Cおよびインダクタ素子L1のインダクタンス値Lであり、f2=1/2πL2C12から、CS=1pF、LS=4.546nHとした。したがって、総インダクタンス値は、図1のAの場合の1/4である。図16は、上記のシミュレーションの結果を示し、横軸が入力レベルPin[dBm]であり、縦軸が出力レベル比[dB]であり、丸印が図1のAの場合を、三角印が第1実施形態の場合を示す。入力レベルに比例して出力レベル比が増加するが、図1のAの場合と1実施形態の場合でほぼ同じ値を示す。したがって、1実施形態の差動増幅回路は、図1のAに示した差動増幅回路よりも少ない素子数および小さな回路面積であるのにもかかわらず、同程度の特性が得られることが分かる。以上説明したように、実施形態の差動増幅回路は、2次高調波に寄与する同相インピーダンスだけを下げることができるため、2次高調波のみを抑圧できる。さらに、プロセスに起因する素子ばらつきを調整するための対接地のインダクタンス素子、または容量素子を可変調整しても、基本波周波数に対する差動インピーダンスは変化しない。そのため、2次高調波に対する同相インピーダンスのみを変化させることができるため、基本波周波数のゲインの変化がない。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。