"入力されるクロック信号で動作するPWM信号生成装置において、前記クロック信号の立ち上がりクロックに応じてPWM信号を出力する第1のPWM出力制御回路と、前記クロック信号の立ち上がりクロックとは異なる立ち下がりクロックに応じてPWM信号を出力する第2のPWM出力制御回路と、前記第1のPWM出力制御回路と前記第2のPWM出力制御回路の出力を切り替える切替回路とを備えることを特徴とするPWM信号生成装置。前記第1及び前記第2のPWM出力制御回路は、それぞれのPWM信号の出力を切り替えるためのデータ入力端子を備え、前記データ入力端子に入力される信号のレベルに応じて、前記PWM信号の出力が制御されることを特徴とする請求項1記載のPWM信号生成装置。クロック信号をカウントするカウンタと、前記カウンタと同じビット幅のレジスタと、前記カウンタのカウンタ値と前記レジスタのレジスタ値とを比較し、それらが一致するタイミングで一致信号を出力するコンパレータとを備えるPWM信号生成装置において、前記クロック信号が入力され、前記コンパレータからの入力信号に応じて出力信号を反転する第1の出力反転手段と、前記クロック信号と逆相のクロック信号が入力され、前記コンパレータからの入力信号に応じて出力信号を反転する第2の出力反転手段と、前記第1及び前記第2の出力反転手段から出力される信号のいずれか一方を選択してPWM信号として出力するセレクタと、前記セレクタからのPWM信号の出力のタイミングを制御する制御手段とを備えることを特徴とするPWM信号生成装置。前記第1の出力反転手段及び前記第2の出力反転手段を制御するためのオンタイム情報とオフタイム情報を格納する格納手段をさらに備え、前記オンタイム情報と前記オフタイム情報のLSB情報から1ビットを除いたデータを、前記クロック信号と逆相のクロック信号で前記PWM信号が出力すべきタイミングか、前記クロック信号で前記PWM信号が出力すべきタイミングかを指示する情報とし、前記第1の出力反転手段及び前記第2の出力反転手段を、前記オンタイム情報及び前記オフタイム情報をビット毎で加算し、その加算値が0のときは、前記クロック信号の立ち上がりでトグルする出力を前記PWM信号として選択するように動作させることを特徴とする請求項3記載のPWM信号生成装置。前記オンタイム情報と前記オフタイム情報のLSB情報を演算し、その結果をもとに前記LSB情報を除く前記オンタイム情報と前記オフタイム情報に固定値を累積加算した累積加算値を、前記LSB情報を除く前記オンタイム情報と前記オフタイム情報に置き換えることを特徴とする請求項4記載のPWM信号生成装置。前記第1の出力反転手段及び前記第2の出力反転手段を制御するためのオンタイム情報とオフタイム情報を格納する格納手段をさらに備え、前記オンタイム情報と前記オフタイム情報のLSB情報から2ビットを除いたデータを、前記クロック信号と逆相のクロック信号で前記PWM信号が出力すべきタイミングか、前記クロック信号で前記PWM信号が出力すべきタイミングかを指示する情報とし、前記第1の出力反転手段及び前記第2の出力反転手段を、前記オンタイム情報及び前記オフタイム情報をビット毎で加算し、その加算値が0のときは、前記クロック信号の立ち上がりでトグルする出力を前記PWM信号として選択するように動作させることを特徴とする請求項3記載のPWM信号生成装置。前記オンタイム情報と前記オフタイム情報のLSB情報から2ビットまでの2ビットのデータ同士を演算し、その結果をもとに前記LSB情報から2ビットのビット情報を除く前記オンタイム情報と前記オフタイム情報に固定値を累積加算した累積加算値を、前記LSB情報を除く前記オンタイム情報と前記オフタイム情報に置き換えることを特徴とする請求項6記載のPWM信号生成装置。入力されるクロック信号で動作するPWM信号生成装置において、PWM信号の出力を切り替えるためのタイミング回路と、前記クロック信号と、前記クロック信号と逆相のクロック信号とが入力され、前記タイミング回路から入力される信号のレベルに応じて、前記PWM信号の出力を切り替える切替回路と、前記切替回路からの信号に応じて、前記PWM信号を出力するPWM出力制御回路とを備えることを特徴とするPWM信号生成装置。上記従来のPWM信号生成装置では、PWM信号の分解能を倍にしようとすると、原発クロック信号も倍にし、且つカウンタやPWM信号生成装置内に1ビットの追加分解能分の回路を追加する必要がある。その結果、PWM信号生成装置内のPWM信号生成回路で消費される電力が倍以上になってしまう。また、PWM信号生成回路を特に高速にする場合は、例えば、トグル動作のフリップフロップによるカウンタを、シフトレジスタ的に動作するリングカウンタ構成に設計変更する工夫が必要となる。本発明は、上記問題に鑑みて成されたものであり、基準クロックを倍の周波数にすることなく、簡単な回路でPWM信号の分解能を倍にして出力することができると共に、消費電力を低減することが可能なPWM信号生成装置を提供することを目的とする。上記目的を達成するために、本発明のPWM信号生成装置は、入力されるクロック信号で動作するPWM信号生成装置において、前記クロック信号の立ち上がりクロックに応じてPWM信号を出力する第1のPWM出力制御回路と、前記クロック信号の立ち上がりクロックとは異なる立ち下がりクロックに応じてPWM信号を出力する第2のPWM出力制御回路と、前記第1のPWM出力制御回路と前記第2のPWM出力制御回路の出力を切り替える切替回路とを備えることを特徴とする。本発明によれば、基準クロックを倍の周波数にすることなく、PWM信号の分解能を倍にして出力することができると共に、消費電力を低減することが可能となる。また、高価な高速動作用の専用回路を用いなくとも回路の高速化を図ることができ、コスト削減効果も生じる。以下、本発明の実施の形態を図面を参照して詳細に説明する。[第1の実施形態]図1は、本発明の第1の実施形態に係るPWM信号生成装置の概略構成を示す図である。図1に示すPWM信号生成装置は、図15に示す従来のPWM信号生成装置に対して、インバータ150、TFF151、セレクタ152が追加されている。また、CPU104による処理が追加され、さらにTFF106が同期型TFFに変更されている。インバータ150の入力端子は信号線107に接続され、インバータ150の出力端子がTFF151のクロック信号入力端子に接続されている。TFF151のリセット端子は信号線114に接続され、TFF151のQ出力端子はセレクタ152の一方の入力端子に接続されている。セレクタ152の他方の入力端子はTFF106のQ出力端子に接続され、セレクタ152の出力端子は出力端子111に接続されている。セレクタ152の制御信号入力端子は、CPU104の制御信号出力端子に接続されている。TFF106のクロック信号入力端子は、信号線107に接続されている。TFF151,106のT入力端子は、共に信号線110に接続されている。ROM103に格納されたオンタイム情報、オフタイム情報のLSBLeastSignificantBitは、立ち上がりクロックまたは立下りクロックで制御された回路を切り替えるための情報である。すなわちLSB情報が0のとき、TFF106のQ出力が出力端子111に出力され、LSB情報が1のときはTFF151のQ出力が出力端子111に出力されるように動作するように制御するための情報である。LSB情報が0のとき、PWM信号生成装置は従来例とほぼ同じ動作をするが、TFF106の出力信号がセレクタ152の出力に出力され、かつ、TFF106の出力信号が信号線107のクロック信号の立ち上がりに同期して出力される点が異なる。一方、LSB情報が1のときは、その逆相クロック信号で制御された回路からの信号が選ばれ出力されるモードとなる。この場合、CPU104は、TFF151のQ出力信号がセレクタ152を介して出力端子111に出力されるように、予めセレクタ152に制御信号を送出する。そのため、従来例LSB情報が0のときに対して、出力端子111の出力信号が半クロック信号分ずれて出力される。なお、数値演算的には、LSBの加算で桁上げが生じる場合、その桁上げ情報を、CPU104が、それ以降に加算するLSBを除くオンタイム情報、オフタイム情報に1加算等の演算処理を施すことで、生成するPWM信号で誤差が生じないように補正を行う。本実施形態では、回路の構成から、その1加算演算処理が必要な条件が、LSB毎の加算結果が0から1になったとき実施する構成となっている。当然、TFF151は、TFF106と同時に初期化されているものとする。図2は、本発明の第1の実施形態に係るPWM信号生成装置の具体的な回路構成例を示す図である。図2のカウンタ1は図1のカウンタ101に対応し、レジスタ2は図1のレジスタ102に対応する。また、コンパレータ3は図1のデジタルコンパレータ105に対応し、インバータ19がインバータ150に対応する。さらに、TFF12がTFF151に対応し、TFF11がTFF106に対応する。図2の回路を簡単に説明すると、フリーランカウンタの値とレジスタ値をクロック信号のカウント毎に比較し、それらの値が一致するタイミングで、一致したときのレジスタ値にオンタイム情報とオフタイム情報を交互にアダー14で加算する。そして、それをレジスタに再設定する。また、それらの値が一致するタイミング毎にTFF11,12のQ出力信号はトグルする。なお、本実施形態では、簡単のために2進フリーランカウンタを用いるが、それら以外のカウンタ等を用いてもよい。フリーランカウンタ値とレジスタ値が一致するタイミングでトグルするTFFとして、クロック信号の立ち上がりでトグルするTFF11第1のPWM出力制御回路、クロック信号の立ち下りでトグルするTFF12第2のPWM出力制御回路を利用する。逆相クロック信号でPWM信号が出力すべきタイミングでは、クロック信号の立ち下りでトグルするレジスタの出力をPWM出力信号として選択する。一方、正相クロック信号でPWM信号が出力すべきタイミングでは、クロック信号の立ち上がりでトグルするレジスタの出力をPWM出力信号として選択する。このようにPWM信号の出力を所定のタイミングで切り替える切替回路。切り替えタイミングは、タイミング回路17,18で作られた情報を基に設定される。具体的には、PWMデータとして与えられたオンタイム情報及びオフタイム情報のLSB情報を、逆相クロック信号でPWM信号が出力すべきタイミングか、正相クロック信号でPWM信号が出力すべきタイミングかを指示する情報とする。そして、与えられたオンタイム情報及びオフタイム情報をビット毎で加算し、そのLSBの加算結果が0のときは、クロック信号の立ち上がりでトグルするTFFの出力をPWM出力信号として選択するように動作させる。一方、加算結果が1のときは、クロック信号の立ち下がりでトグルするTFFの出力をPWM出力信号として選択するように動作させる。また、LSBの加算結果が0から1に変化したとき、1の値を余計にレジスタ2に加算することでオンタイム情報、オフタイム情報をレジスタに加算するタイミングで、PWM信号と制御データの対応が正しく取れるようにデータが補正される。本実施形態では、アダーでPWMのオンタイム、オフタイム情報を逐次加算し、その加算結果とカウンタ値が一致するタイミングで次のPWM信号の変化タイミングを決める様にPWM回路が構成されている。そのため、その最小ビット同志の加算でも、必要な桁上げをして上位ビットにキャリー情報を桁上げしないと、正しいPWM信号が生成されなくなる。本実施形態では、最小ビット毎の加算結果が0から1に変化したタイミングで、上位PWMデータにさらに1加算情報を加えることで、正しいPWM信号を生成できる回路構成となっている。次に、図2のPWM信号生成回路の具体的な動作について説明する。図2において、カウンタ1は、Nビットのフリーランバイナリカウンタである。レジスタ2は、カウンタ1と同じビット幅Nのレジスタであり、ビット毎にコンパレータ3で比較され、その全ビット値が一致したとき、その出力信号が1となるように動作する。コンパレータ3の出力端子は、TFF11,12のT入力端子及びDFF4のD入力端子に接続されている。TFF11,12は、T入力端子の入力信号が1のとき、及びクロック信号入力端子の入力信号がLからHに立ち上がるときに、その出力信号が反転するように動作する第1の出力反転手段、第2の出力反転手段。TFF11のクロック信号入力端子はCLK_IN端子20に接続され、クロック信号が入力される。インバータ19の入力端子も、CLK_IN端子20に接続されている。TFF12のクロック信号入力端子は、インバータ19の出力端子に接続され、CLK_IN端子20に入力されるクロック信号が反転入力される。CLK_IN端子20は、同時にカウンタ1のクロック信号入力端子に接続され、さらに、DFF4のクロック信号入力端子に接続されている。TFF11,12のQ出力端子は、それぞれセレクタ13の入力端子に接続されている。セレクタ13の出力端子は、PWMOUT端子21に接続されている。そして、TFF11,12のQ出力信号は、セレクタ13の選択制御端子に印加されるクロック選択信号によってどちらかが選択されて、PWMOUT端子21に出力される。セレクタ13の選択制御端子は、タイミング回路18の制御信号出力端子に接続されている。タイミング回路18の制御信号出力端子は、後述する図3のOUTSEL1端子210に相当する。TFF11のQ出力端子は、さらにDFF10のD入力端子に接続されている。図3は、図2のタイミング回路17,18の概略構成を示す図である。タイミング回路17は、XORゲート201と、DFF202と、ANDゲート204とを備える。XORゲート201の一方の入力端子はDFF202のQ出力端子に接続され、XORゲート201の他方の入力端子205は、図2のセレクタ8の出力端子に接続されている。そして、XORゲート201の出力端子は、DFF202のD入力端子と、ANDゲート204の一方の入力端子と、タイミング回路18内のDFF208のD入力端子に接続されている。DFF202のクロック信号入力端子は、クロック信号入力端子206に接続され、図2のDFF5のQ出力端子に接続されている。DFF202のQバー出力端子は、ANDゲート204の他方の入力端子に接続されている。ANDゲート204の出力端子207は、図2のセレクタ16の制御信号入力端子に接続されている。タイミング回路18は、DFF208で構成される回路である。DFF208のQ出力端子は、OUTSEL1端子210に接続されている。DFF208のクロック信号入力端子は、CP端子209に接続され、図2のDFF4のQ出力端子に接続されている。図2に戻り、DFF4のQ出力端子は、さらにレジスタ2のクロック信号入力端子と、DFF5のD入力端子に接続されている。DFF5のQ出力端子は、DFF10のクロック信号入力端子に接続されている。DFF5のクロック信号入力端子は、CLK_IN端子20に接続されている。なお、DFF5はクロックの立下りで動作するDFFで、クロック信号の立ち下がり毎にD入力の信号がQ出力端子に出力するように動作する。オフタイムレジスタ6及びオンタイムレジスタ7は、PWMを生成するための波形データ入力用レジスタであり、それぞれのLSBの1ビットの信号がセレクタ8の入力端子にそれぞれ入力される。セレクタ8は、その選択信号入力端子の入力信号に応じて、オフタイムレジスタ6及びオンタイムレジスタ7から入力されたLSB信号のいずれか一方を選択して、その出力端子から出力する。一方、オフタイムレジスタ6及びオンタイムレジスタ7のLSBを除く上位ビットの信号は、セレクタ9の入力端子にそれぞれ入力される。セレクタ9は、選択信号入力端子の入力信号に応じて、オフタイムレジスタ6及びオンタイムレジスタ7から入力された、LSBを除く上位ビットの信号のいずれか一方を選択して出力端子から出力する。セレクタ8,9の選択信号入力端子は、共にDFF10のQ出力端子に接続されている。アダー14は、非同期に動作する加算回路であり、セレクタ9から出力された信号とレジスタ2から出力された信号を加算して、出力端子から出力する。アダー14の出力端子は、セレクタ16の一方の入力端子群と、アダー15の一方の入力端子に接続されている。アダー15の出力端子は、セレクタ16の他方の入力端子群に接続されている。アダー15の他方の入力端子には、22の定数値1が入力される。アダー15は、アダー14の出力値に非同期に1加算して、出力端子から出力するように動作する。なお、アダー15のビット幅は、カウンタ1、レジスタ2と同じビット幅Nで構成されている。この構成で、カウンタやレジスタがオーバーフローして0にイニシャライズしても、持続的にPWMの信号を生成することができるカウンタ構成、レジスタ構成、アダー構成が必要である。原則、バイナリーで演算する場合、バイナリカウンタを用いることがもっともシンプルな構成となるが、他の手法でも可能である。セレクタ16の出力端子は、レジスタ2の入力端子に接続されている。次に、図2のPWM信号生成回路の動作例を図4のタイムチャートを用いて説明する。図示例では、N=8とする。図4は、図2のPWM信号生成回路における入出力信号のタイムチャートである。図2、図3の回路図では、リセット回路が記載されていないが、リセット時にカウンタ1と、オフタイムレジスタ6、オンタイムレジスタ7を除き全てのDFFのQ出力端子から出力される値は非同期に0に初期化されるものとする。レジスタ2も同様であり、TFF11,12もQ出力端子から出力される値は0に初期化される。同時に、カウンタ1及びレジスタ2のビット長は8ビットとし、カウンタ1はリセット時、そのQ出力端子の出力値がFFにリセットされるものとする。本実施形態では、リセット解除後の動作例を説明する。なお、予めオフタイムレジスタ6には7Hの値が、オンタイムレジスタ7には4Hの値が設定されているものとする。リセット解除後リセット信号が1から0に遷移後、カウンタ1は、CLK_IN端子20のクロック信号の立ち上がり毎に1カウントアップする。1クロック信号が立ち上がるとカウンタFFから1カウントアップして00となり、レジスタ2のレジスタ値と同じ値となる。これは、リセットでレジスタ2も00に初期化されているためである。その結果、そのタイミングでコンパレータ3の出力の値が1となる。その次のクロック信号の立ち下がりで、TFF12のQ出力端子の出力値が1となり、その次のクロック信号の立ち上がりでDFF4のQ出力端子の出力値が1となる。同時に、TFF11のQ出力端子の出力値も1となる。その結果、レジスタ2にオンタイムレジスタ7のLSB1ビットを除く全てのビット情報とレジスタ2のレジスタ値0の加算結果がラッチされる。具体的には、2Hの値オンタイムレジスタ7のオンタイムレジスタ値4Hを1ビットLSB側にシフトした値が設定される。すなわち、リセット時、DFF10のQ出力端子の出力値は0に初期化されており、その条件では、オンタイムレジスタ7のデータが、セレクタ8,9を通じて、予めアダー14、タイミング回路17,18の入力データとして設定される。この場合、オンタイムレジスタ7のLSB値は0のため、XORゲート201の入力端子205には0が印加される。DFF202は予めリセットされているので、そのQ出力端子の出力値が0となり、XORゲート201の出力端子から0が出力される。そのため、DFF4のQ出力端子に信号1が入力されたタイミングで、XORゲート201の出力信号0がDFF208にラッチされる。そして、その次のDFF208のラッチのタイミングまでセレクタ13は、TFF11のQ出力端子の信号をPWMOUT端子21に出力するモードとなる。そしてこの遷移タイミングまでは、XORゲート201の出力端子の出力値が0となるために、タイミング回路17の出力端子207の出力値は0であり、セレクタ16は、アダー14の出力端子が直接レジスタ2に接続されるモードである。上記遷移のタイミングで、カウンタ1は、1カウントアップされて1となり、コンパレータ3の出力端子の出力値が0になる。次のCLK_IN端子20に入力されるクロック信号の立ち下がりで、DFF4のQ出力端子の出力値1が、DFF5のQ出力端子にラッチされる。そして、DFF10のQ出力端子に、TFF11のQ出力端子から出力された1の値がラッチされ、セレクタ8,9の選択制御端子に入力される信号が0から1に変更される。その結果、セレクタ8,9は、オフタイムレジスタ6のデータが出力されるモードとなる。即ち、セレクタ9の出力信号は、オンタイムレジスタ7のLSBを除く全データから、オフタイムレジスタ6のLSBを除く全データに切り替えられ、2Hから3Hに変化する7Hを右に1ビットシフトした値。また、セレクタ8の出力信号は、オンタイムレジスタ7のLSBのビットデータからオフタイムレジスタ6のLSBのビットデータに代わり、0から1に立ち上がる。この1の値がDFF202のQ出力端子のデータ0とXORされて、DFF202及びDFF208のD入力端子に供給される。その結果、タイミング回路17の出力端子207には、1が出力する。その後、CP端子209からの信号が次に立ち上がるときまで持続する。そして、DFF4のQ信号が0から1に遷移するとき、この値1がDFF208のQ出力端子にもラッチされる。すなわち、DFF4のQ信号が0から1に遷移するときは、カウンタ値が2となる。そして、コンパレータ3が一致信号を出力したその次にCLK_IN端子20から入力されるクロック信号の立ち上がり信号に同期して、Q信号の1がDFF208のQ出力端子にラッチされる。同時に、このCP端子209のクロック信号の立ち上がりに同期して、アダー14で加算されたレジスタ2のレジスタ値と、オフタイムレジスタ6のLSBビットを除いた他の全ビットの値にアダー15でさらに1加算される。その加算結果が、セレクタ16を通じて、レジスタ2にラッチされる。そして、CLK_IN端子20にクロック信号が入力されて立ち上がるたびに、カウンタ1は1ずつカウントアップされ、カウンタ1とレジスタ2の値が一致する度に、上記と同等な動作を繰り返すようになる。なお、レジスタ2にオンタイム情報が加算され、カウンタ2のカウント値と値が一致するまでPWMOUT端子21から1が出力される。一方、レジスタ2にオフタイム情報が加算され、その値が、カウンタ2のカウント値と一致するまでは、PWMOUT端子21から0が出力される。TFF11,12には、CLK_IN端子20に入力されるクロック信号の半クロック位相が異なるクロック信号が加わっている。そして、オフタイムレジスタ6、オンタイムレジスタ7のLSBのデータの累積加算値1ビットデータのみの、即ち、XORゲート201の出力値の0から1または1から0に変化する情報がDFF208でラッチされる。その結果に基づいて、セレクタ13は、TFF11,12のQ出力を切り替え、正しいPWM信号がPWMOUT端子21から出力するように制御信号を生成する。その結果、オンタイムレジスタ7、オフタイムレジスタ6のLSBの情報も正確にPWMOUT端子21から出力されるPWM信号に反映させることができる。また、レジスタ6,7のLSBの累積加算値1ビットデータのみのを用いたタイミング回路17が、レジスタ2のデータにセレクタ9の出力を加算するとき、必要な1の加算が実現できるように、セレクタ16を適切なタイミングで制御することができる。[第2の実施形態]図5は、本発明の第2の実施形態に係るPWM信号生成装置の具体的な回路構成例を示す図である。なお、図2と同一の構成要素については同一の符号を付して、その説明を省略する。以下に、上記第1の実施の形態と異なる点のみを説明する。本第2の実施形態では、上記第1の実施形態に対して、出力PWM信号を切り替える方法が異なる。図5に示す回路構成では、図2の回路構成からセレクタ13が削除され、出力反転手段であるTFF12に入力するクロック信号を制御するためにクロック信号切替回路23が新たに挿入されている。そして、図2におけるインバータ19、TFF11,12、セレクタ13によるPWM出力の切り替え動作が、クロック信号切替回路23、インバータ19とTFF12で実現できる構成となっている。クロック信号切替回路23には、インバータ19の出力信号、CLK_IN端子20からの信号、DFF4のQ出力端子からの信号、タイミング回路18の出力端子からの信号が入力される。クロック信号切替回路23の出力端子は、TFF12のクロック信号入力端子に接続されている。TFF12のQ出力端子は、PWMOUT端子21に直接接続されている。TFF11のQ出力端子は、DFF10のD入力端子にのみ接続されている。次に、クロック信号切替回路23の内部構成について図6を参照して説明する。図6は、クロック信号切替回路23の概略構成を示す図である。図6において、入力端子211は、図5のCLK_IN端子20に接続されている。逆相クロック信号入力端子220は、図5のインバータ19の出力端子に接続されている。CLK_OUT端子213は、図5のTFF12のクロック信号入力端子に接続されている。クロックマスク信号の入力端子218は、DFF4のQ出力端子に接続されている。クロック信号を切り替えるための信号の入力端子212は、タイミング回路18の制御信号出力端子に接続されている。クロックマスク信号の入力端子218は、インバータ219の入力端子に接続されている。インバータ219の出力端子は、ANDゲート217の一方の入力端子に接続されている。ANDゲート217の出力端子は、CLK_OUT端子213に接続されている。セレクタ216の出力端子は、ANDゲート217の他方の入力端子に接続されている。セレクタ216の制御信号入力端子は、クロック信号を切り替えるための信号の入力端子212に接続されている。セレクタ216の一方の信号入力端子は、入力端子211に接続され、もう一方の入力端子は、逆相クロック信号入力端子220に接続されている。次に、クロック信号切替回路23の動作について説明する。セレクタ216は、入力端子212の信号レベルがHのときに、入力端子211に入力されるクロック信号の反転信号をその出力端子に出力する。そのため、タイミング回路18の出力がHレベルのときは、入力端子211に入力されるクロック信号の反転信号がセレクタ216から出力される。一方、タイミング回路18の出力がLレベルのときは、入力端子211に入力されるクロック信号がセレクタ216からそのまま出力される。また、DFF4のQ出力端子の信号レベルがHのときには、セレクタ216の出力はANDゲート217でマスクされ、T入力端子の信号レベルがHのときにクロック信号にヒゲがのらない構成となっている。なお、ゲートの遅延を確実に考慮し、ANDゲート217でのクロックマスク信号の入力端子218の信号によるマスクが、入力端子212の信号によるセレクタ216のセレクタ動作より確実に早く動作することが前提である。このようにクロック信号切替回路23が動作する。その結果、タイミング回路18の出力端子の信号レベルがHのときは、LからHに変化した次の1クロック信号区間を除き、TFF12のクロック信号入力端子にCLK_IN端子20に印加されるクロック信号の逆相クロック信号が送出される。一方、タイミング回路18の出力信号レベルがLのときは、HからLに変化した次の1クロック区間を除き、TFF12のクロック信号入力端子にCLK_IN端子20に印加されるクロック信号の同相のクロック信号が送出される。その結果、第1の実施形態におけるPWMOUT端子21から出力されるPWM信号と同等のPWM信号を、第2の実施形態の回路で実現することができる。[第3の実施形態]図7は、本発明の第3の実施形態に係るPWM信号生成装置の具体的な回路構成例を示す図である。なお、図2と同一の構成要素については同一の符号を付して、その説明を省略する。以下に、上記第1の実施の形態と異なる点のみを説明する。本第3の実施形態では、上記第1の実施形態に対して、オンタイムレジスタ、オフタイムレジスタに、基準クロック1サイクル未満の分解能に対応する情報が2ビットある点が異なる。図7に示す回路構成では、図2の回路構成に遅延バッファ25,26、TFF31,32、出力選択制御回路24が追加されている。また、タイミング回路17,18とセレクタ13の内部制御回路が変更されタイミング回路17-1、タイミング回路18-1、セレクタ13-1となっている。また、セレクタ8が2ビット同時に選択可能なセレクタ8-1に変更されている。第1の実施形態では、レジスタ6,7のLSBの1ビットがセレクタ8の入力端子に入力されたが、レジスタ6-1、レジスタ7-1のLSBを含めてLSBから各々2ビットがセレクタ8-1の入力端子に入力されるように変更されている。セレクタ8-1の出力端子は、2信号線でタイミング回路17-1に接続されている。具体的には、図8に示すように、タイミング回路17-1の2つの入力端子708LSB1ビット目,205LSB側と接続するように変更されている。上記第1の実施形態では、セレクタ13の選択制御端子は、タイミング回路18の制御信号出力端子に直接接続されている。一方、本第3の実施形態では、セレクタ13に対応するセレクタ13-1の選択制御端子は、出力選択制御回路24の4本の出力端子に接続されている。そして、出力選択制御回路24の入力端子が、タイミング回路18-1の制御信号出力端子に接続されている。セレクタ13-1は、4つの入力端子を有し、これらがTFF11のQ出力端子、TFF12のQ出力端子、TFF31のQ出力端子、TFF32のQ出力端子に接続されている。セレクタ13-1は、4つのTFFのうち、いずれか1つのTFFのQ出力端子からの信号を選択して、PWMOUT端子21にPWM信号として出力する。TFF31のクロック信号入力端子は、遅延バッファ25の出力端子に接続されている。遅延バッファ25の入力端子は、CLK_IN端子20に接続されている。TFF32のクロック信号入力端子は、遅延バッファ26の出力端子に接続されている。遅延バッファ26の入力端子は、インバータ19の出力端子に接続されている。次に、タイミング回路17-1,18-1について図8a、図8bを参照して説明する。図8aは、タイミング回路17-1,18-1の回路構成の概略を示す図である。図8bは、図8aに示すフルアダー701,702の入出力信号の関係を真理値表で表した図である。図8aにおいて、フルアダー701,702は、2つのデータ入力端子A,B、キャリー入力端子Ci、キャリー出力端子C、加算結果を出力する出力端子Sを備える。フルアダーは、図8bに示す真理値表のように、非同期に動作する。フルアダー701において、Ci入力端子はGNDに接続されており、常に0が入るように構成されている。A入力端子は、入力端子205に接続されている。また、S出力端子は、DFF202のD入力端子に接続されている。DFF202のQ出力端子は、フルアダー701のB入力端子に接続されている。フルアダー701のCキャリー出力端子は、フルアダー702のCi入力端子に接続されている。フルアダー702において、A入力端子は入力端子708に接続されている。S出力端子は、DFF710のD入力端子に接続されている。DFF710のQ出力端子は、フルアダー702のB入力端子に接続されている。フルアダー702のC出力端子は、ANDゲート705の一方の入力端子に接続されている。クロック信号入力端子206は、DFF202,710のクロック信号入力端子に接続されていると同時に、DFF5のQ出力端子に接続されている。DFF202のQバー出力端子は、ANDゲート704の一方の入力端子に接続されている。DFF202のD入力端子は、また、ORゲート703の一方の入力端子に接続されている。DFF710のD入力端子は、また、ORゲート703の他方の入力端子に接続されている。ORゲート703の出力端子は、ANDゲート705,704の他方の入力端子に接続されている。ANDゲート705,704の出力端子は、ORゲート706の入力端子にそれぞれ接続されている。ORゲート706の出力端子は、出力端子207に接続されている。タイミング回路18-1において、DFF208,707のクロック信号入力端子は、CP端子209に接続されている。DFF208のQ出力端子は、OUTSEL1出力端子210に接続されている。DFF707のQ出力端子は、OUTSEL2出力端子709に接続されている。また、DFF208のデータ入力端子Dは、フルアダー701のS出力端子に接続されている。DFF707のデータ入力端子Dは、フルアダー702のS出力端子に接続されている。第1の実施形態のタイミング回路18に相当する回路がDFF707,208であり、図3のタイミング回路18に対して、タイミング回路18-1ではDFF707が追加されている。2ビットのOUTSEL1出力端子210,OUTSEL2出力端子709が出力選択制御回路24に接続され、その出力選択制御回路24の制御信号出力端子が、セレクタ13-1の制御信号入力端子に接続されている。図8aに示す出力端子207は、第1の実施形態と同じように、セレクタ16の制御信号入力端子に接続されている。また、CP端子209は、第1の実施形態と同じく、DFF4のQ出力端子に接続されている。次に、出力選択制御回路24の詳細な回路構成について図9aを用いて説明する。出力選択制御回路24はデコーダ回路となっており、2つの入力端子からの4つの組み合わせ情報に応じて、異なった信号を出力することでセレクタ13-1を制御する。出力選択制御回路24は、タイミング回路18-1の2ビットのOUTSEL1,2出力端子の信号条件に応じて、TFF11,12,31,32のQ出力端子のどれかの出力信号をPWMOUT端子21から出力するようにセレクタ13-1を制御可能である。出力選択制御回路24は、ANDゲート501~504、インバータ505,506から構成されている。タイミング回路18-1のOUTSEL1出力端子210に接続される入力端子INSEL1が、ANDゲート502,504の一方の入力端子に接続され、さらにインバータ505の入力端子に接続されている。インバータ505の出力端子は、ANDゲート503,501の一方の入力端子に接続されている。タイミング回路18-1のOUTSEL2出力端子709に接続される入力端子INSEL2が、ANDゲート503,504の他方の入力端子に接続され、さらに、インバータ506の入力端子に接続されている。インバータ506の出力端子は、ANDゲート501,502の他方の入力端子に接続されている。次に、出力選択制御回路24の動作例について図9bを参照して説明する。図9bは、出力選択制御回路24の入出力値とセレクタ13-1が選択する出力の関係を示す図である。出力選択制御回路24では、入力端子INSEL2,1の入力値が00,01、10,11の組み合わせに対して、00のときは、ANDゲート501の出力のみが1となる。また、01のときは、ANDゲート502の出力のみが1となる。また、10のときは、ANDゲート503の出力のみが1となる。また、11のときは、ANDゲート504の出力のみが1となる。その結果、入力端子INSEL2,1の入力値が00のときは、PWMOUT端子21からTFF11のQ出力信号が出力される。また、INSEL2,1の入力値が10のときは、PWMOUT端子21からTFF12のQ出力信号が出力される。また、INSEL2,1の入力値01のときは、PWMOUT端子21からTFF31のQ出力信号が出力される。さらに、INSEL2,1の入力値が11のときは、PWMOUT端子21からTFF32のQ出力信号が出力される。次に、図8aのタイミング回路17-1,18-1の動作例について説明する。セレクタ8-1は、DFF10のQ出力信号に応じて、レジスタ7-1のオンタイム情報のLSB2ビットと、レジスタ6-1のオフタイム情報のLSB2ビットの情報とを、第1の実施形態と同じタイミングで切り替える。すなわち、入力端子205には、レジスタ6-1,7-1のLSBの情報が相互に切り替えて入力される。一方、入力端子708には、レジスタ6-1,7-1のLSB1ビットの情報が相互に切り替えて入力される。タイミング回路17-1の出力端子207に1をたてて、レジスタ2のレジスタ値に余分な1を加算するための条件は、以下の2つである。1:入力端子708,205に入力されるレジスタ6-1,7-1の下位2ビットの情報を、その直前までDFF710,202に加算してきた2ビットの加算情報に、さらに加算したとき。2ビットのデータが両者とも0から直前までの加算結果が0どちらかが1入力端子なった場合。なお、レジスタ6-1,7-1の下位2ビットの情報は、2ビットのヘキサデータとして扱う。2:上記2ビットの情報を、その都度その直前まで印加された度に加算してきた2ビットの情報に、さらに加算したとき、加算結果の2ビットのデータが、どちらかが1で、かつフルアダー702のC端子からキャリーが出力される場合。図8aに示す回路は、上述した論理を成立させるための回路構成となっている。すなわち、フルアダー701は、DFF202のラッチ情報と、入力端子205に新たに入力されるLSBのビット情報を非同期に加算する。そして、そのキャリー情報を、フルアダー701のC出力端子を通じて、フルアダー702のCi入力端子に出力する。フルアダー702は、フルアダー701が生成したキャリー情報と、DFF710のラッチ情報と、入力端子708に新たに入力されるLSBから2ビット目のビット情報を非同期に加算し、その結果のキャリー情報をANDゲート705の入力端子に出力する。LSB情報及びLSBから2ビット目の情報をそのタイミング以前の加算された2ビットの情報にさらに加算したとき、2ビットとも0の状態からどちらかのビットが1になった場合、ORゲート706から1を出力にするように論理構成されている。また、どちらかのビットが1で且つフルアダー702のC端子からキャリーが出力される場合、ORゲート706の出力が1に成るように論理構成されている。次に、図7のPWM信号生成回路の動作例を図10のタイムチャートを用いて説明する。図10は、図7のPWM信号生成回路における入出力信号のタイムチャートである。図示例では、基準クロック1サイクル未満の分解能に対する情報が2ビットずつある、ON情報とOFF情報が利用される。図7、図8aの回路図は、リセット回路が記載されていないが、リセット時にカウンタを除き全てのDFFのQ出力端子から出力される値は0に初期化されるものとする。レジスタ2も同様であり、TFF11,12もQ出力端子から出力される値は0に初期化されている。同時に、カウンタ1及びレジスタ2のビット長は8ビットとし、カウンタ1はリセット時、そのQ出力端子の値がFFにリセットされるものとする。また、アダー14のビット幅も8ビットとする。本実施形態では、リセット解除後の動作例を説明する。カウンタ1は、CLK_IN端子20からのクロック信号の立ち上がりの毎に1カウントアップし、リセット解除後、1クロック信号が立ち上がるとカウンタFFから1カウントアップして00となり、レジスタ2のレジスタ値と同じ値となる。これは、リセットでレジスタ2も00に初期化されているためである。その結果、そのタイミングでコンパレータ3の出力の値が1となり、その次のクロック信号の立ち下がりで、TFF12のQ出力端子からの値が1となる。その次のクロック信号の立ち上がりでカウンタ値は1となり、DFF4のQ出力端子の出力値が1にセットされる。同時に、TFF11のQ出力端子の出力値も1にセットされる。遅延バッファ25,26は、デレー値がCLK_IN端子20に入力されるクロック信号の1/4の周期の時間の遅延する遅延バッファとする。この場合、TFF31のQ出力端子の出力値は、カウンタ値が0でコンパレータ3の出力値が1となり、その次のクロック信号の立ち下がるまでのちょうど半分のタイミングで1となる。TFF32のQ出力端子は、コンパレータ3の出力の値が1となり、その次のクロック信号の立ち下がりからその次のクロック信号の立ち上がるまでのちょうど半分のタイミングで1に立ち上がる。カウンタ値0でコンパレータ3から一致信号1が出力されたのち、その次のCLK_IN端子20に入力されるクロック信号の立ち上がりタイミングでDFF4のQ出力端子に1がセットされる。すると、レジスタ2にオンタイムレジスタ7-1のLSBから2ビットを除く他の全てのビットの情報とレジスタ値0の加算結果にアダー15で定数1が加算された演算結果がラッチされる。具体的には、3Hの値が設定される。リセット時、図8aに示すタイミング回路18-1,17-1のモジュールを構成するDFFのQ出力端子の出力値は全て0に初期化される。その結果、OUTSEL1出力端子、OUTSEL2出力端子の出力が共に0となり、TFF11のQ出力端子の信号が、セレクタ13-1を通じて、PWMOUT端子21から出力されるモードとなっている。また、DFF710,202のQ出力端子の出力値も0に初期化されており、その条件下で、最初のオンタイムレジスタ7-1に設定されているONデータの下位2ビットの値1と0がそれぞれ入力端子708,205に入力される。さらに、その直前のDFF710,202のQ出力端子からの出力値0が非同期に加算された結果が、フルアダー701のS出力端子、フルアダー702のS出力端子に出力され、フルアダー702のS出力端子が1となる。その結果、ORゲート703の出力が1となり、かつ、DFF202のQバー端子の出力が1なので、タイミング回路17-1の出力端子207から1が出力され、セレクタ16がアダー15の出力を、レジスタ2の入力端子に入力するように設定される。その結果、カウンタ値0でコンパレータ3から一致信号1が出力された後は以下のように動作する。すなわち、その次のCLK_IN端子20に入力されるクロック信号の立ち上がりタイミングで、DFF4のQ出力端子に1がセットされるタイミングで、アダー15を通じて22の固定値1が加算される。そして、アダー14の出力信号が、レジスタ2の入力端子にラッチされるように動作する。このタイミングまでセレクタ13-1の選択制御端子には、リセット時のタイミング回路18-1のOUTSEL1出力端子、OUTSEL2出力端子の値0、0の場合の出力選択制御回路24の出力値が加わっている。そして、TFF11のQ出力端子に出力される信号は、PWMOUT端子21に出力されるように選択されている。カウンタの値が0から1になるカウントアップのタイミング、すなわちDFF4のQ出力端子の出力が0から1になる上記タイミングで以下の動作を行う。すなわち、下位2ビットのデータ同士の加算結果をDFF208,707がラッチし、OUTSEL1出力端子に0、OUTSEL2出力端子に1が設定される。そして、このONデータで出力すべき信号選択を出力選択制御回路24に指示する。この場合、TFF12のQ出力端子に出力される信号が、PWMOUT端子21に出力されるように選択され、図9aに示すSEL02の出力が1となる。同時に、カウンタ1は、1カウントアップされ1となり、コンパレータ3の出力が0になる。その次のCLK_IN端子20に入力されるクロック信号の立ち下がりで、DFF4のQ出力の値1が、DFF5のQ出力端子にラッチされ、フルアダー701,702のS出力端子のデータが、それぞれDFF202,710にラッチされる。また、同時に、DFF10のQ出力端子にTFF11のQ出力端子にセットされていた1の値がラッチされ、セレクタ8-1とセレクタ9の選択制御端子の選択情報が1から0に変更される。そして、セレクタ8-1,9の出力端子には、オフタイムレジスタ6-1のデータが出力されるモードとなる。すなわち、セレクタ9の出力端子の出力信号は、オンタイムレジスタ7-1のレジスタ値のLSBから2ビットを除く全データから、オフタイムレジスタ6-1のレジスタ値のLSBから2ビットをLSBを除く全データに切り替えられ、2Hから3Hに変化する。また、セレクタ8-1の出力は、オンタイムレジスタ7-1のLSBから2ビットのデータから、オフタイムレジスタ6-1のLSBから2ビットのデータに代わり、10が01に変更される。この01の値がDFF202のQ出力端子、DFF710のQ出力端子のデータ1,0とそれぞれ加算される。その結果この場合、1,1、フルアダー702のC端子にキャリー信号は生成せず、DFF202のQバー信号は0となるため、出力端子207には、0の信号が出力される。この結果、セレクタ16のセレクタ制御信号入力端子に0が入力される。そして、その次にコンパレータが一致信号を出力するタイミングカウンタ値3で、20のクロック信号の立ち上がり、タイミングでDFF4のQ出力信号に1が出力されるタイミングでDFF208,707のQ出力端子に出力される。同時に、セレクタ16のセレクタ制御信号入力端子に0が入力されているのでレジスタ2のレジスタ値とオフタイムレジスタ6-1のLSBから2ビットを除いた他の全ビットの値のアダー14で加算される。その結果が直接、セレクタ16を通じてレジスタ2にラッチされるように動作する。さらに、CLK_IN端子20からクロック信号が入力され、カウンタ1がカウントアップされてゆき、カウンタ1とレジスタ2の値が一致する毎に、上記と同様の動作を繰り返すようになる。なお、TFF11のQ出力端子が1のときには、セレクタ9の出力には、オフタイム情報が出力される。そして、TFF11のQ出力端子が0のときには、セレクタ9の出力には、オンタイム情報が出力される。このように、オンタイム情報とオフタイム情報が逐次入れ替わり、レジスタ2のレジスタ値と加算できる。また、TFF11,12,31,32は、互いにCLK_IN端子20に入力されるクロック信号を基準に、互いに1/4の位相が異なるクロック信号が加わっている。セレクタ13で、レジスタ6,7のLSBからの2ビットの情報を切り替えながら、逐次それ以前の2ビットの加算情報と加算する。そして、その加算結果を元に、TFF11,12のQ出力を図10に示すタイミングで図9bのルールで切り替え、正しいPWM信号がPWMOUT端子21に出力できるように制御信号を作る。その結果、オンタイム情報、オフタイム情報のどちらも正確にPWMOUT端子21に出力されるPWM信号に反映させることができる。なお、インバータ19の遅延は、無視できるほど小さな値とする。図7の回路は、オンタイム、オフタイムどちらのデータに対しても、図10のタイムチャートのように動作するので、基本クロック信号の1/4の周期のタイミングでPWMデータ長の微調整が可能となる。その他の動作に関しては、第1の実施形態に準じるため、説明を省略する。[第4の実施形態]図11は、本発明の第4の実施形態に係るPWM信号生成装置の具体的な回路構成例を示す図である。同図は、上記第1の実施形態を画像形成装置に適用した場合の例である。図11に示す回路構成では、図2の回路におけるレジスタ6,7、TFF11,12に代えて、レジスタ801~823、12の回路で置き換えや追加したので、まずその追加部分に関して説明する。具体的には、809,810を除く801から821の回路は、画像信号インタフェースのための回路である。809,810,822,823,824、901は、画像データのPWM信号生成装置内のPWM回路として動作させるためにカスタマイズした回路である。これらは、PWMの動作可能のパルス幅が、CLK_IN端子20に入力されるクロック信号の1周期の幅まで可能とするための修正と、PWMデータに0が持続する場合と1が持続する場合にPWMが対応できるための回路変更である。805は4ビットのビデオバスであり、外部から入力される画像信号データが、video_CLK端子807に入力されるビデオクロック信号に同期して入力される。そして、画像信号データが、4ビットのレジスタ801に、video_CLK端子807から入力されるクロック信号の立ち下がり毎にラッチされる。同様に、806は各画像データのMODE信号入力端子であり、1ビットの制御モードを切り替える情報が、video_CLK端子807に入力されるビデオクロック信号に同期して入力される。そして、その制御モードを切り替える情報が、レジスタ804にvideo_CLK端子807に入力されるビデオクロック信号の立ち下がり毎にラッチされる。デコーダ回路ルックアップテーブル802は、ビデオバス805に入力される画像データと、MODE信号入力端子806に入力されるモード情報から、必要な画像情報を図12Aに示すような表形式で抽出する。そして、そのQ0からQ9の出力端子に出力するように動作する。そのため、そのD0からD3の入力端子は、それぞれ対応するレジスタ801のQ0からQ3の出力端子に接続され、D4入力端子は、レジスタDFF804のQ出力端子に接続されている。デコーダ回路802のQ0からQ9の出力端子は、10ビットのレジスタ803の10ビット入力端子D0~D9にそれぞれ接続され、video_CLK端子807に印加されるビデオクロック信号の立ち下がり毎にレジスタ803にラッチされる。そのような動作の実現のため、レジスタ801,803,804のクロック制御端子は、video_clk端子807に接続されている。なお、全て、立ち下がりでラッチされるDFFで構成されている。レジスタ803のQ4~Q0の5ビットのデータは、5ビットのレジスタ815の入力端子D4~D0にそれぞれ接続され、レジスタ803のQ9~Q5の5ビットのデータは、5ビットのレジスタ813の入力端子D9~D5にそれぞれ接続されている。なお、以下の説明では、各レジスタの入出力端子のQ及びDの添え字の値の最小がそのレジスタに入出力されるデータの組のLSBを示し、最大がMSBを示すものとし、DとQの添え字はそれぞれ同じ値同士が対応して、接続されるものとする。同様に、多ビットセレクタのビット毎にペアーとなる入力端子をそれぞれDSA,DSBとし、その添え字の値の最小がそのデータの組のLSBを示し、最大がMSBを示すものとする。そして、DSAとDSBの添え字はそれぞれ同じ値同士が対応して、他のレジスタ等のIOに接続されるものとする。また、多ビットセレクタの出力端子DSOの添え字の値の最小がそのデータの組のLSBを示し、最大がMSBを示すものとし、その添え字はそれぞれ同じ値同士が対応して他のレジスタや、セレクタのIO等と接続されるものとする。多ビットのセレクタの動作としては、DSA、DSBの入力の同じ添え字同士の入力データがその制御信号入力端子の信号に応じてその添え字に対応するDSO出力端子に出力されるように動作する。5ビットのレジスタ815の出力端子Q4~Q0は、5ビットのレジスタ816の入力端子D4~D0にそれぞれ接続されている。5ビットのレジスタ816の出力端子Q4~Q0のMSBは、セレクタ818の一方の入力端子DSA4に接続され、セレクタ818の他方の入力端子DSB4は、レジスタ815のMSBの出力端子D4に接続されている。同様に、5ビットのレジスタ816の下位4ビットの出力端子Q3~Q0は、4組のセレクタ821の一方の入力端子DSA3~DSA0にそれぞれ接続されている。セレクタ821の他方の4組の入力端子DSB3~DSB0は、レジスタ815の出力端子の下位4ビットQ3~Q0に接続されている。セレクタ818,821の出力端子は、ラッチ回路819の入力端子D0~D4にそれぞれ対応する添え字順に接続され、レジスタ815,816から出力される信号を、セレクタ818,821で切り替えてラッチ回路819に入力できるように接続されている。レジスタ813,814,816のクロック信号入力端子は、video_clk端子807に接続されている。なお、レジスタ815のみは、バッファ808を通じてvideo_clk端子807に接続されている。具体的には、バッファ808の出力端子が、レジスタ815のクロック信号入力端子に接続されおり、バッファ808の入力端子がvideo_clk端子807に接続されている。セレクタ818,821の制御端子には、DFF811のQ出力端子が接続され、DFF811のデータ入力端子Dは、VDDにプルアップされている。DFF811のクロック信号入力端子は、TFF809のQ出力端子に接続されている。DFF811のリセット入力端子R0でリセットは、外部からRSTX信号が入力できるように構成されている。そのRSTX信号は、リセット回路の明示のないPWM信号生成装置内のPWM回路の全てのDFF、カウンタ等の回路の非表示のリセット回路に接続されている。ただし、画像信号インタフェースのための回路を除く。さらに、インバータ820の入力端子にRSTX信号が接続されている。インバータ820の出力端子は、NORゲート812の一方の入力端子に接続されており、さらにORゲート824の一方の入力端子に接続されている。NORゲート812の他方の入力端子には、TFF809のQ出力端子が接続されている。NORゲート812の出力端子は、ラッチ回路819のラッチ制御入力端子に接続されている。また、ORゲート824の他方の入力端子は、1ショット回路823の出力端子に接続され、1ショット回路823の入力端子は、遅延バッファ822の出力端子に接続され、遅延バッファ822の入力端子は、DFF5のQ出力端子に接続されている。また、ORゲート824の出力端子は、DFF4,5のリセット端子に接続されている。また、5ビットのレジスタ813の出力端子Q9~Q5は、5ビットのレジスタ814の入力端子D9~D5にそれぞれ接続され、5ビットのレジスタ814の出力端子Q9~Q5は、5ビットのラッチ回路817の入力端子D9~D5にそれぞれ接続されている。ラッチ回路817,819のLSB信号817の場合はQ5信号、819の場合はQ0信号が、それぞれセレクタ8の入力端子に接続されている。また、ラッチ回路817,819のMSB信号817の場合はQ9信号、819の場合はQ4信号が、それぞれセレクタ901の入力端子に接続されている。また、ラッチ回路817,819のMSB,LSB信号を除く信号が、それぞれ、セレクタ9の入力端子にそれぞれ対応するビット毎に接続されている。ラッチ回路817のQ1の信号と、ラッチ回路819のQ6の信号がそれぞれ対応し、その選択されたどちらかの出力が、アダー14の一方の加算信号入力端子のLSBに接続される。同様に、ラッチ回路817のQ2の信号と、ラッチ回路819のQ7の信号がそれぞれ対応し、その選択されたどちらかの出力が、アダー14の一方の加算信号入力端子のLSBから2ビット目に接続される。同様に、ラッチ回路817のQ3の信号と、ラッチ回路819のQ8の信号がそれぞれ対応し、その選択されたどちらかの出力が、アダー14の一方の加算信号入力端子のLSBから3ビット目に接続される。セレクタ901の出力端子は、DFF810,12のデータ入力端子Dに接続されている。ラッチ回路817のラッチ制御入力端子は、TFF809のQ出力端子に接続されている。第1の実施形態におけるTFF11,12は、TFF11はTFF809、DFF810に置き換えられ、TFF12はDFF12-1、DFF12-2に置き換えられている。DFF810のクロック端子は、DFF4のQ出力端子に接続されている。DFF12-1のクロック端子は、DFF12-2のQ出力端子に接続されている。DFF810とDFF12-1のデータ端子にセレクタ901の出力端子が接続されている。DFF12-2のクロック端子が、インバータ19の出力端子に接続されている。DFF12-2のD入力端子が、コンパレータ3の出力端子に接続されている。セレクタ901、DFF12-1,12-2で、図2のTFF12と同等の機能を実行する。ただし、DFF810とDFF12-1は、セレクタ901からのデータをラッチし、PWMOUTから出力するPWMの信号をセレクタ901のデータでコントロールできるようにするラッチとして機能する。また、図2のTFF11と同等の機能をTFF809,DFF4,DFF810,セレクタ901で実現している。本実施形態では、上記第1の実施形態と同タイミングでPWMOUTの出力切り替えができるように構成されている。DFF810,12-1のQ出力端子は、第1の実施形態と同じく、セレクタ13の入力端子にそれぞれ接続されている。TFF809のT入力端子は、コンパレータ3の出力端子に接続されている。TFF809のクロック信号入力端子は、CLK_IN端子20に接続されている。TFF809のQ出力端子は、DFF10のデータ入力端子Dに接続されている。その他は、第1の実施形態と同等であるので、説明は省略する。次に、図11のPWM信号生成回路の動作例について図13A及び図13Bに示すタイムチャートを用いて説明する。図13A及び図13Bは、図11のPWM信号生成回路における入出力信号のタイムチャートである。CLK_IN端子20に入力されるクロック信号は、video_clk信号が8逓倍して出力される、video_clk信号に同期した信号である。クロック信号の8回の立ち上がりに同期して、video_clk信号は1回立ち上がるように動作する。それに対して、画像制御データの分解能は、video_clk信号の1クロック分に対して、16分解能必要な情報と成っている16画素でvideo_clk信号の1クロック分の周期の画像情報。不図示のコントローラが送出する符号化された画像情報は、コントローラの制御信号HENABLEXが1から0となったタイミングで、コントローラから送出される。そして、ビデオバス805を通して801の入力端子にデータ情報として、MODE信号入力端子806の入力端子にモード情報としてPWM信号生成装置内のPWM回路に入力される。それらは、レジスタ801,804で一旦video_clk信号の立ち下がりに同期してラッチされ、デコーダ回路802の入力端子に入力される。そのデコーダ回路802の動作を示す表を図12Aに示す。MODEの情報0,1及びビデオバス805の入力端子に入力端子0~Fの16種のビデオクロック信号の1クロック信号幅中のPWM変調用画像情報が、図12AのQ0~Q9の情報に変換されて非同期に出力される。video_clk信号の1クロック分の幅の中で、Lレベルの信号区間、Hレベルの信号区間の数を、クロック信号の8逓倍されたクロック信号の半周期のクロック幅を基準値として、PWM信号に変換している。そして、その信号を、レジスタ803でvideo_clk信号の立ち下がりに同期してラッチする。それを、2つの制御データ第1の実施形態のオンタイム情報と、オフタイム情報に相当するに分け、別々に制御できるように、レジスタ803のQ0からQ4を、レジスタ815でvideo_clk信号の立ち上がりに同期してラッチする。そして、レジスタ803のQ5からQ9を、レジスタ813でvideo_clk信号の立ち上がりに同期してラッチする。レジスタ815で一度ラッチされたデータは、さらに、video_clk信号の立ち上がりに同期して、レジスタ816にラッチされる。同様に、レジスタ813で一度ラッチされたデータは、さらに、video_clk信号の立ち上がりに同期して、レジスタ814にラッチされる。808,812,814,816~21の回路は、これらの画像データと、図1のPWM信号生成装置内のPWM回路のタイミングインタフェースを取るための回路である。また、DFF811、NORゲート812、インバータ820、セレクタ818,821は、PWM信号生成装置内のPWM回路のリセット状態から動作状態の初期化動作時にも必要な回路である。RSTXに0のリセット信号が入ると、DFF811のQ出力端子が0となり、セレクタ818,821は、レジスタ816の出力信号を、ラッチ回路819のデータ入力端子に出力するように動作する。同時に、ラッチ回路819LパスHラッチ動作のラッチ回路の制御入力端子には、0の信号が入力され、ラッチ回路819はパス状態となり、レジスタ816の出力端子の信号が、直接セレクタ9,901,8の入力端子に入力される状態となっている。また、RSTXに0のリセット信号が入ると、DFF10も初期化され、そのQ出力端子の出力値は0となる。セレクタ8,9、901は、ラッチ回路819の出力信号を選択して出力するように動作するので、RSTXが0の初期化時、レジスタ816の出力データのうち、Q4のデータは、DFF810,12-1のD入力端子の初期値として与えられる。一方、Q3からQ1は、アダー14の被加算PWMデータ入力端子に、初期値として与えられ、Q0が、タイミング回路17の入力端子の初期値データとして与えられる。本実施形態の場合は、第1の実施形態がTFFのトグルでPWMの出力レベルを切り替えていたのに対して、ラッチ回路817,819のMSBにラッチされるデータが、PWM信号の出力情報となっているレジスタ803のQ9,Q4のデータ。このデータは、予めセレクタ9を通じて、DFF810,12-1のD入力端子に入力され、制御データ毎に、PWMOUT信号のHレベル、Lレベルを制御することが可能と成っている。本PWM信号生成装置内のPWM回路のカウンタ1は、RSTXが0のとき、0に初期化されるカウンタとなっている。この場合、レジスタ2も0に初期化されているので、初期化状態でコンパレータ3の出力は1と成る。そのため、CLK_IN端子20からのクロック信号の立ち下がりに同期してRSTXが0から1になった次のクロック信号の立ち上がりで、TFF809のQ出力端子は、T入力が1のため、0から1に変化する。そして、DFF811のQ出力端子の出力値が、それによって1となり、以後、上記RSTXが0に成るまで、DFF811のQ出力端子はこの値を持続する。その結果、このタイミング以降RSTXが次に0に成るまでは、レジスタ815の出力信号が、セレクタ818,821を通じて、ラッチ回路819の入力端子に入力するようになる。RSTXが0から1になった次のクロック信号の立ち上がりと同時に、ラッチ回路817のラッチ信号入力端子の信号も0から1となり、レジスタ814のデータ出力信号が、ラッチ回路817にラッチされるように動作する。TFF809は、PWMの信号出力には直接関係しないが、PWMの入力データの切り替えタイミングを生成する重要なTFFと成っている第2の実施形態におけるTFF11と同等の動作をする。また、RSTXが0から1となり、初期化状態が解除されたタイミングからの動作は、ラッチ回路817が第2の実施形態のレジスタ6に相当し、ラッチ回路819が第2の実施形態のレジスタ7に相当するように動作する。そのため、レジスタ814のデータ出力信号が、ラッチ回路817にラッチされた以後のタイミングでは、PWM信号生成装置内のPWM回路の上述の差異部以外の回路の動作に関しては、第1の実施形態と同じなので、その部分の説明は省略する。そして、変更された動作部分に関して、図13A及び図13Bのタイムチャートを参照して説明する。第1の実施形態と特に異なってくるのが、外部の画像データとのデータ受け渡しタイミングと、モード切り替え、データが0の持続、1の持続時のPWM信号の生成方法である。外部の画像データは、video_clk信号の1クロック信号毎にデータが入力される。PWM信号生成装置内のPWM回路とのタイミングを取るため、RSTX信号は、801から804及び、813から819の回路は、リセット回路を付加せず、それ以外の図8の同期回路は全て、RSTXの信号が0のとき非同期に初期化されるものとする。そして、その初期化解除のタイミングと、ビデオバス805に入力され、レジスタ814,815の出力端子にPWM用に変換されて出力される画像データとのタイミングを図13A及び図13Bのようなタイミングとする。これにより、外部画像信号と、PWM回路のインタフェースを取ることができるようになる。また、画像データは、通常、video_clk信号の立ち上がり毎に外部から入力され、PWM制御データ入力端子変換されて、レジスタ803からレジスタ813,814,や、ラッチ回路817に逐次データがシフトされる。また、レジスタ803からレジスタ815,816、ラッチ回路819に逐次データがシフトされる。PWM信号生成装置内のPWM回路側では、タイミングを合わせるために、レジスタ803のQ1~Q3から送出されたデータが、アダー14でレジスタ2のレジスタ値と加算される。そして、再度レジスタ2に値が設定されるタイミングで、Q5~Q9から送出されたデータをラッチ回路817にラッチするように構成されている。また、レジスタ803のQ6~Q8から送出されたデータが、アダー14でレジスタ2のレジスタ値と加算され、再度レジスタ2に値が設定されるタイミングで、Q0~Q4から送出されたデータがラッチ回路819にラッチされる。このように、ラッチ回路817とラッチ回路819のラッチタイミングが交互にずれるように構成されている。また、本回路における画像データの1画素長は、CLK_IN端子20に入力されるクロック信号の8クロック分で固定されている。レジスタ814のレジスタ出力値をラッチ回路817でラッチするタイミングは、必ず、レジスタ814の画像データ変更タイミングからCLK_IN端子20に入力されるクロック信号の1クロック分のマージンを取ってラッチされる設計となっている。そのため、データは問題なく更新され、PWM信号生成装置内のPWM回路に反映される。さらにタイミング的に問題のない、PWM信号生成装置内のPWM回路の動作を実現するため、バッファ808で遅延させる。そして、TFF809のQ出力の立ち上がり時に、レジスタ815のレジスタ値をラッチ回路819でラッチした後、レジスタ815のQ出力値が確実に更新されるようなタイミング調整が必要となる。また、本PWM信号生成装置内のPWM回路の最小ON幅は、本設計回路ではCLK_IN端子20に入力される1クロック信号分2分解能の幅は必要であり、最小OFF幅も同様に、1クロック信号分2分解能の幅が必要となる。ON状態、OFF状態の持続について、本実施形態では、PWM信号の幅に対して、その出力レベル0,1をレジスタ803のQ4出力端子のデータ及びQ9出力端子のデータで自由に設定できる構成としている。すなわち、第1の実施形態では、TFF11,12でPWM信号のトグルさせるタイミングで、本実施形態ではDFF810,12-1でセレクタ901の出力信号をラッチすることができるように構成されているためである。そのため、図13A及び図13Bに示すタイミングチャートのように、連続する2つの画像情報のモードを逐次切り替える画像情報に対しても、それを簡単にPWM信号として反映できる。例えば、レジスタ803のQ4出力端子のデータ及びQ9出力端子のデータを共に0にすることで、PWMを持続的に0にすることが可能となる。また、1にすることでPWM信号を持続的に1にすることが可能となる。第1の実施形態は、CLK_IN端子20に入力されるクロック信号のクロック幅が、2クロック信号分即ち4分解能の幅が必要なPWM信号であったが、本実施形態では、それを半分に圧縮するように回路が工夫されている。具体的には、遅延バッファ822、1ショット回路823、ORゲート824でDFF4,5をリセット可能な必要最小限のリセット信号を生成する。そして、DFF5のQ出力端子に1がたった後、必要最小限の遅延時間後、これらの回路でDFF4,5を強制的にリセットする。これにより、タイミング回路17,18での信号処理を、CLK_IN端子20に入力されるクロック信号の1クロック分以内で実現することができる。その結果、PWMの最小クロック幅を、CLK_IN端子20に入力される1クロック信号の範囲で、PWM信号を生成できる。なお、タイミング回路17,18の動作は、第1の実施形態におけるタイミング回路17,18と同じなので、それらの説明は省略する。また、本実施形態では、遅延バッファ822,823が加わったので、DFF4,5は明示的にRSTXが0のときに初期化され、そのQ出力端子の出力が0に成るように、ORゲート824の一端と、インバータ820を通じて、RSTXの信号が入力される。以上のように構成されているので、入力されるデータの更新レートの8逓倍のクロック信号を基本クロック信号として用いて16分解能のPWM信号を生成することができ、同じ分解能のPWM信号を生成するのに消費電力を半減できる。また、Video_CLKが50MHZのように高速になっても、PWM信号生成装置内のPWM回路を特殊な高速回路設計にせずに実現することができる。これは、従来は800MHZのクロック信号が必要であった回路が、本発明により400MHZのクロック信号で本実施形態のような簡単な回路で実現できるためである。図14は、図11における1ショット回路823の回路構成例を示す図である。入力端子INは、ANDゲート507の一方の入力端子に接続され、同時に、大きな遅延量を持つインバータ508の入力端子に接続されている。インバータ508の出力端子は、ANDゲート507の他方の入力端子に接続され、ANDゲート507の出力端子が1ショット回路の出力端子である1SHOT_OUTに接続されている。次に、図示の回路の動作を説明する。入力端子INからの入力が0のとき、インバータ508の出力は1となる。次に、入力端子INからの入力が0から1に遷移すると、入力端子INに直接接続されているANDゲート507の入力が1となる。一方、インバータ508の出力は、インバータ508の遅延時間後に0と成る。その結果、ANDゲート507の出力は、インバータ508の遅延時間の幅の1ショットパルスを生成できることが可能となる。インバータ508の遅延時間は、遅延バッファ822と同等の遅延時間を持ち、DFF4,5を確実にリセットできる構成となっている。1ショット信号が確実に生成されるため、DFF5がリセットされても、1ショット回路823の出力する1ショット信号が確実に出力されるように、遅延バッファ822が挿入されている。第4の実施形態によれば、PWMの変調用画像情報の値をPWMの出力に反映できる回路構造としたので、複数PWMデータにわたる同じ値のPWM値の保持が可能となる。また、その結果、画像の連続した0の値、1の値を当該PWMで実現できる。さらに、ルックアップテーブルをモード毎にもっているので、画像の左寄せ、右寄せ制御にも容易に対応できる。また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェアプログラムを、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータまたはCPUやMPU等がプログラムを読み出して実行する処理である。"