"複数のメモリブロックを有するメモリセルアレイと、前記複数のメモリブロックの各々に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに含まれるメモリトランジスタのゲートに共通に接続されるように配置される複数のワード線と、それぞれ第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、前記ソース側選択トランジスタの他端に接続されるソース線と、前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、複数の前記メモリブロックに対して印加する電圧を制御する制御回路とを備え、複数の前記メモリストリングの各々は、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記電荷蓄積層を介して前記柱状部の側面を取り囲み且つ前記メモリトランジスタのゲートとして機能する導電層とを備え、前記制御回路は、書込み動作時、複数の前記ビット線中の書込み禁止ビット線の電圧を第1電圧まで上げた後、前記書込み禁止ビット線をフローティング状態とし、続いて前記書込み禁止ビット線以外の書込みビット線の電圧を第2電圧まで上げ、これに伴うカップリングにより前記書込み禁止ビット線の電圧を上げ、前記書込み禁止ビット線に対応する前記メモリストリング内の前記メモリトランジスタに対して書込み動作を禁止する一方、前記書込みビット線に対応する前記メモリストリング内の前記メモリトランジスタに対して書込み動作を実行することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記書込み動作時、前記書込み禁止ビット線をフローティング状態とした後、前記ソース線の電圧を第3電圧まで上げ、これに伴うカップリングにより前記書込み禁止ビット線の電圧を上げることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、複数の前記メモリブロック中の選択メモリブロック内において前記選択メモリトランジスタに対して選択的に書込み動作を実行し、前記制御回路は、前記書込み動作時、前記書込み禁止ビット線をフローティング状態とした後、前記選択メモリブロック以外の非選択メモリブロック内の前記ドレイン側選択ゲート線の電圧を第4の電圧まで上げ、これに伴うカップリングにより前記書込み禁止ビット線の電圧を上げることを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記書込み動作時、前記書込み禁止ビット線をフローティング状態とする前に、所定時間に亘って非選択とされた前記メモリブロック内の前記ドレイン側選択トランジスタを導通状態とし且つ前記ソース側選択トランジスタを非導通状態とし、非選択とされた前記メモリブロック内の前記メモリトランジスタのボディを充電することを特徴とする請求項3記載の不揮発性半導体記憶装置。前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタは、各々、負の閾値電圧を有し、前記第1電圧及び前記第2電圧は、前記負の閾値電圧の絶対値よりも大きい正の電圧であることを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。本発明は、誤書込みを抑制した不揮発性半導体記憶装置を提供することを目的とする。一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、メモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。メモリセルアレイは、複数のメモリブロックを有する。メモリストリングは、複数のメモリブロックの各々に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。ドレイン側選択トランジスタは、メモリストリングの第1の端部に一端が接続される。ソース側選択トランジスタは、メモリストリングの第2の端部に一端が接続される。複数のワード線は、複数のメモリブロックの1つに配置される複数のメモリストリングに含まれるメモリトランジスタのゲートに共通に接続されるように配置される。複数のビット線は、それぞれ第1方向に延びて複数のメモリブロックに存在するドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、第1方向とは直交する第2方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第2方向を長手方向として配設される。ソース側選択ゲート線は、第2方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第2方向を長手方向として配設される。制御回路は、複数のメモリブロックに対して印加する電圧を制御する。複数のメモリストリングの各々は、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成される。導電層は、電荷蓄積層を介して柱状部の側面を取り囲み且つメモリトランジスタのゲートとして機能する。制御回路は、書込み動作時、複数のビット線中の書込み禁止ビット線の電圧を第1電圧まで上げた後、書込み禁止ビット線をフローティング状態とする。続いて、制御回路は、書込み禁止ビット線以外の書込みビット線の電圧を第2電圧まで上げ、これに伴うカップリングにより書込み禁止ビット線の電圧を上げる。これにより、制御回路は、書込み禁止ビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を禁止する。一方、制御回路は、書込みビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を実行する。以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。[第1の実施の形態][概略構成]メモリセルアレイMAは、図1に示すように、n本のビット線BL1、...BLn、1本のソース線SLを備えるとともに、m個のメモリブロックMB1、...MBmを含んでいる。なお、以下において、全てのビット線BL1BLnを総称する場合には、ビット線BLと記載する場合もある。同様に、全てのメモリブロックML1mを総称する場合には、メモリブロックMBと記載する場合もある。ビット線BLは、ロウ方向に所定ピッチをもって、複数のメモリブロックMBを跨ぐようにカラム方向に延びるように形成されている。各メモリブロックMBは、それぞれn行2列のマトリクス状に配列されたメモリユニットMU1、1~MU2、nを有する。n行2列はあくまで一例であり、これに限定されるものではない。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。以下では、各メモリユニットMU1,1~2、nを区別することなく、単にメモリユニットMUと記載する場合もある。メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1~MTr8、及びバックゲートトランジスタBTrにて構成されている。メモリトランジスタMTr1~MTr4、MTr5~MTr8は、各々、直列接続されている。バックゲートトランジスタBTrは、メモリトランジスタMTr4とメモリトランジスタMTr5との間に接続されている。メモリトランジスタMTr1~MTr8は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。また、メモリトランジスタMTr1は、データの保持に用いられないダミートランジスタDTrとして利用することができる。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~MBmのそれぞれにおいて、n行2列のマトリクス状に配列されたメモリトランジスタMTr1~MTr8のゲートには、各々、ワード線WL1~WL8が共通に接続されている。n行2列のバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通に接続されている。ソース側選択トランジスタSSTrのドレインは、メモリトランジスタMTr1のソースに接続されている。ソース側選択トランジスタSSTrのソースはソース線SLに接続されている。各メモリブロックMBにおいてロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートには、1本のソース側選択ゲート線SGS1又はSGS2が共通に接続されている。なお、以下では、ソース側選択ゲート線SGS1、2を区別せず総称してソース側選択ゲート線SGSと称することもある。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSのドレインメモリトランジスタMTr8のドレインに接続されている。ドレイン側選択トランジスタSDTrのドレインは、ビット線BLに接続されている。各メモリブロックMBにおいてロウ方向に一列に並ぶn個のドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD1又はSGD2が共通に接続されている。なお、以下では、ドレイン側選択ゲート線SGD1、2を区別せず総称してドレイン側選択ゲート線SGDと称することもある。[積層構造]1つのメモリブロックMBは、図2及び図3に示すように、基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~MTr8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図2及び図3に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、基板20と平行なロウ方向及びカラム方向に2次元的に、板状に広がるように形成される。バックゲート導電層31は、例えば、ポリシリコンpoly-Siの材料を用いる。バックゲート層30は、図3に示すように、メモリゲート絶縁層43、及び連結半導体層44Bを有する。メモリゲート絶縁層43は、連結半導体層44Bとバックゲート導電層31との間に設けられている。連結半導体層44Bは、バックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bは、バックゲート導電層31を掘り込むように形成される。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図2及び図3に示すように、バックゲート層30の上層に形成される。メモリ層40は、4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。同様に、ワード線導電層41b~41dは、各々、ワード線WL1~WL3、及びメモリトランジスタMTr1~MTr3のゲートとして機能する。また、ワード線導電層41b~41dは、各々、ワード線WL6~WL8、及びメモリトランジスタMTr6~MTr8のゲートとしても機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層45を挟んで積層される。ワード線導電層41a~41dは、ロウ方向図3の紙面垂直方向を長手方向として延びるように形成される。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図2、図3に示すように、メモリゲート絶縁層43、柱状半導体層44A、及びダミー半導体層44Dを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層41a~41dとの間に設けられている。柱状半導体層44Aは、メモリトランジスタMTr1~MTr8のボディチャネルとして機能する。ダミー半導体層44Dは、配列ピッチの関係で設けられているものであり、メモリトランジスタMTr1~MTr8のボディとしては機能しない。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面側からメモリ柱状半導体層44側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成される。ブロック絶縁層43aは、ワード線導電層41a~41dの側壁に所定の厚みをもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2の材料を用いる。電荷蓄積層43bは、窒化シリコンSiNの材料を用いる。柱状半導体層44Aは、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成される。柱状半導体層44Aは、基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合するように形成される。柱状半導体層44Aは、例えば、ポリシリコンpoly-Siの材料を用いる。なお、ダミー半導体層44Dは、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成される。ダミー半導体層44Dの下方には、連結半導体層44B、及びバックゲート導電層31は設けられていない。上記バックゲート層30及びメモリ層40において、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bは、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44を構成する。メモリ半導体層44は、ロウ方向からみてU字状に形成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲むように形成される。また、上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成される。選択トランジスタ層50は、図2及び図3に示すように、ソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ダミー導電層51cは、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとして機能しない。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。ダミー導電層51cは、ソース側導電層51aと同層であって、柱状半導体層44Aの上層以外の箇所に設けられる。複数のソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siの材料を用いる。選択トランジスタ層50は、図2及び図3に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、ドレイン側柱状半導体層54b、及びダミー半導体層54Dを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aとソース側柱状半導体層54aとの間に設けられている。ソース側柱状半導体層54aは、ソース側導電層51aを貫通するように形成されている。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、基板20に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siの材料を用いる。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bとドレイン側柱状半導体層54bとの間に設けられている。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通するように形成されている。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、基板20に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siの材料を用いる。ダミー半導体層54Dは、ダミー導電層51cを貫通するように形成される。ダミー半導体層54Dは、I字状に形成される。ダミー半導体層54Dの下面は、ダミー半導体層44Dの上面に接する。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びるように形成される。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びるように形成される。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属の材料を用いる。[制御回路CCの構成]次に、制御回路CCの構成について具体的に説明する。制御回路CCは、図4に示すようにロウデコーダ70を有する。図4に示すように、ロウデコーダ70の占有面積を抑えるため、ワード線WL1~WL8、バックゲート線BGは、複数のメモリストリングMSで共有されている。ビット線BL、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSを制御することで、各メモリストリングMSは独立して制御できる。ロウデコーダ70は、バスBass1、Bass2を介してワード線WL1~WL8、バックゲート線BG、ドレイン側選択ゲート線SGD、及びソース側選択ゲート線SGSに電圧を供給する。ロウデコーダ70は、メモリブロックMB毎に、AND回路71、インバータ72、レベルシフタ73、第1転送トランジスタTra1~Tra13、第2転送トランジスタTrb1~Trb4を有する。AND回路71は、ブロックアドレスを受け付ける。ロウデコーダ70が選択されたメモリブロックMBを制御する場合、AND回路71はブロックアドレスに基づきHレベルの信号を出力する。一方、ロウデコーダ70が非選択とされたメモリブロックMBを制御する場合、AND回路71はブロックアドレスに基づきLレベルの信号を出力する。第1転送トランジスタTra1~Tra13のゲートは、AND回路71からの出力信号をレベルシフタ73を介して供給される。第1転送トランジスタTra1~Tra8は、バスBass1とワード線WL1~WL8との間に設けられている。第1転送トランジスタTra9は、バスBass1とバックゲート線BGとの間に設けられている。第1転送トランジスタTra10は、バスBass2とソース側選択ゲート線SGS1との間に設けられている。第1転送トランジスタTra11は、バスBass2とドレイン側選択ゲート線SGD1との間に設けられている。第1転送トランジスタTra12は、バスBass2とソース側選択ゲート線SGS2との間に設けられている。第1転送トランジスタTra13は、バスBass2とドレイン側選択ゲート線SGD2との間に設けられている。第2転送トランジスタTrb1~Trb4のゲートは、AND回路71の出力信号をインバータ72を介して供給されている。第2転送トランジスタTrb1の一端はソース側選択ゲート線SGS1に接続され、その他端は信号SGSCOMを供給されている。第2転送トランジスタTrb2の一端はドレイン側選択ゲート線SGD1に接続され、その他端は信号SGDCOMを供給されている。第2転送トランジスタTrb3の一端はソース側選択ゲート線SGS2に接続され、その他端は信号SGSCOMを供給されている。第2転送トランジスタTrb4の一端はドレイン側選択ゲート線SGD2に接続され、その他端は信号SGDCOMを供給されている。次に、図5を参照して、制御回路CCが有するセンスアンプ80について説明する。センスアンプ80は、書込動作時、ビット線BLの電圧を制御する。センスアンプ80は、図5に示すように、ラッチ回路81、差動アンプ82、スイッチ83a、83b、転送トランジスタTrc1~Trc4を有する。ラッチ回路81は、差動アンプ82のノードT1に接続されている。ラッチ回路81のデータLAT、INVは、制御するビット線BL毎に異なり、そのデータに応じてビット線BLには異なる電圧が印加される。ラッチ回路81は、NMOSトランジスタMN1~MN3、及びPMOSトランジスタMP1~MP3を有する。PMOSトランジスタMP1とNMOSトランジスタMN1は直列接続されている。PMOSトランジスタMP2とPMOSトランジスタMP3とNMOSトランジスタMN2とNMOSトランジスタMN3は直列接続されている。PMOSトランジスタMP1のゲートとNMOSトランジスタMN1のゲートは、PMOSトランジスタMP3とNMOSトランジスタMN2との間のノードN1、及び差動アンプ82のノードT1に接続されている。PMOSトランジスタMP3のゲートとNMOSトランジスタMN2のゲートは、PMOSトランジスタMP1とNMOSトランジスタMN1との間のノードN2に接続されている。PMOSトランジスタMP2のゲートは、リセット信号PST_Pを供給される。NMOSトランジスタMN3のゲートは、ストロボ信号STBnを供給される。ノードN1にデータINVが保持され、ノードN2にデータLATが保持される。差動アンプ82は、読出動作時にビット線BLからの信号を差動増幅させる。差動アンプ82は、NMOSトランジスタMN4~MN7、PMOSトランジスタMP4、MP5、及びキャパシタCAPを有する。PMOSトランジスタMP4、MP5とNMOSトランジスタMN4は直列接続されている。NMOSトランジスタMN5~MN7は直列接続されている。PMOSトランジスタMP5とNMOSトランジスタMN5間のノードT1にラッチ回路81のノードN1が接続され、NMOSトランジスタMN6、MN7間のノードT2にスイッチ83aが接続される。NMOSトランジスタMN4、MN7のソースは、信号SBUSを供給される。キャパシタCAPの一端はセンスノードSENに一端を接続され、キャパシタCAPの他端はクロック信号CLKを供給される。センスノードSENは、NMOSトランジスタMN5、MN6の間に設けられ、さらにPMOSトランジスタMP5のゲートに接続される。スイッチ83aは、データINV、LATに応じて導通/非導通となる。スイッチ83aは、NMOSトランジスタMN8、及びPMOSトランジスタMP6を有する。NMOSトランジスタMN8、及びPMOSトランジスタMP6は並列接続される。NMOSトランジスタMN8のゲートはデータLATを供給され、PMOSトランジスタMP6のゲートはデータINVを供給される。NMOSトランジスタMN8のドレインPMOSトランジスタMP6のソースは、ノードT2、及び転送トランジスタTrcのソースに接続される。転送トランジスタTrc1のドレインは、書込み動作時に2.7Vを印加される。転送トランジスタTrc1のゲートは、信号BLXを供給される。スイッチ83bは、データINV、LATに応じて導通/非導通となる。スイッチ83bの一端は書込み動作時に2.0Vを供給され、スイッチ83bの他端はスイッチ83a及び転送トランジスタTrc2のドレインに接続される。スイッチ83bは、NMOSトランジスタMN9、及びPMOSトランジスタMP7を有する。NMOSトランジスタMN9、及びPMOSトランジスタMP7は並列接続されている。NMOSトランジスタMN9のゲートはデータINVを供給され、PMOSトランジスタMP7のゲートはデータLATを供給される。転送トランジスタTrc2のドレインは、スイッチ83aNMOSトランジスタMN8のソース、及びスイッチ83bNMOSトランジスタMN9のソースに接続されている。転送トランジスタTrc3は、転送トランジスタTr2とビット線BLとの間に設けられている。転送トランジスタTrc4のソースは、ビット線BLと転送トランジスタTrc3との間に接続されている。転送トランジスタTrc4のドレインは消去電圧VERAを供給され、転送トランジスタTrc4のゲートはバイアス電圧BIASを供給される。次に、上述した図5に示すセンスアンプ80の構成によって、書込み動作時、ビット線BLの電圧を制御する仕組みについて説明する。ここで、メモリストリングMS中のメモリトランジスタMTrに対して書込み動作を実行する場合、そのメモリストリングMSに対応するビット線BLは、書込みビット線BLLとして制御される。一方、メモリストリングMS中のメモリトランジスタMTrに対して書込み動作を禁止する場合、そのメモリストリングMSに対応するビット線BLは、書込み禁止ビット線BLHとして制御される。書込みビット線BLLの電圧は、書込み禁止ビット線BLHの電圧よりも低く制御される。センスアンプ80が書込み禁止ビット線BLHの電圧を制御する場合、ラッチ回路81が保持するデータは、LAT=1、INV=0とされる。一方、センスアンプ80が書込みビット線BLLの電圧を制御する場合、ラッチ回路81が保持するデータは、LAT=0、INV=1とされる。書込み禁止ビット線BLHの電圧を制御する場合、LAT=1、INV=0に基づき、スイッチ83aは導通状態となる一方、スイッチ83bは非導通状態となる。この状態で、転送トランジスタTrc1のドレインは、2.7Vの電圧を印加される。また、転送トランジスタTrc2のゲートは、2.5VVtの電圧を印加されるVtは閾値電圧。転送トランジスタTrc3のゲートは、7Vの電圧を印加される。これにより、図5の符号Aに示すように、転送トランジスタTrc1のドレインから書込み禁止ビット線BLHへと電圧が転送され、書込み禁止ビット線BLHの電圧は2.5Vとなる。この後、転送トランジスタTrc3のゲートに印加される電圧は、7Vから2.5VVtに下げられる。これにより、書込み禁止ビット線BLHは、その電圧が2.5V以上となった場合に、フローティング状態となる。その後、後述する書込みビット線BLLの電圧の上昇に伴うカップリングにより、書込み禁止ビット線BLHの電圧は4Vまで上昇する。書込みビット線BLLの電圧を制御する場合、LAT=0、INV=1に基づき、スイッチ83aは非導通状態となる一方、スイッチ83bは導通状態となる。この状態で、スイッチ83bの一端は、0Vを印加される。転送トランジスタTrc2のゲートは、2.5VVtの電圧を印加される。転送トランジスタTrc3のゲートは、7Vの電圧を印加される。この後、スイッチ83bの一端に印加される電圧は、0Vから2.0Vに上げられる。また、転送トランジスタTrc3のゲートに印加される電圧は、7Vから2.5VVtに下げられる。これにより、図5の符号Bに示すように、スイッチ83bの一端から書込みビット線BLLへと電圧が転送され、書込みビット線BLLの電圧は2.0Vまで上昇する。[書込動作]次に、図6を参照して、以下に説明する書込み動作の制御対象について説明する。図6に示す一例においては、書込み動作時、複数のメモリブロックMB1~mの中から、1つのメモリブロックMB1が選択される。その選択メモリブロックMB1内の2列に並ぶ複数のメモリユニットMU1、1~1、n、2、1~2、n中から、1列に並ぶ複数のメモリユニット1、1~1、nが選択される。そして、選択メモリユニット1、1~1、n内の複数のメモリトランジスタMTr1~8の中からロウ方向に1列に並ぶ複数のメモリトランジスタMTr3が選択される。これらロウ方向に一列に並ぶ複数の選択メモリトランジスタMTr3が書込み動作の対象となる。書込み動作時、書込みビット線BLLに接続された選択メモリユニットMU1、1~1、nに含まれる選択メモリトランジスタMTr3に対して書込み動作が実行され、その閾値電圧がシフトされる0書き。一方、書込み禁止ビット線BLHに接続された選択メモリユニットMU1、1~1、nメモリストリングMSに含まれる選択メモリトランジスタMTr3に対して書込み動作は禁止され、元の閾値電圧が維持される1書き。なお、選択メモリブロックMB1以外の非選択メモリブロックMB2~mは書き込み動作の対象とされない。また、選択メモリブロック1内の選択メモリユニット1、1~1、n以外の非選択メモリユニットMU2、1~2、nは書き込み動作の対象とされない。次に、図7を参照して、一般的な書込み動作について説明する。図7は、不揮発性半導体記憶装置の一般的な書込み動作を示すタイミングチャートである。図7aは、選択メモリユニットMU1、1~1、nに接続された配線の電圧を示す。図7bは、非選択メモリユニットMU2、1~2、nに接続された配線の電圧を示す。図7cは、非選択メモリブロックMB内のメモリユニットMU1、1~2、nに接続された配線の電圧を示す。図7に示すように、一般的な書込み動作においては、時刻t11にて、書込み禁止ビット線BLHの電圧は、電圧VBL2Vまで上げられる一方、書込みビット線BLLの電圧は、電圧VSS0Vに保持される。また、時刻t11にて、選択メモリユニットMU1、1~1、nに接続された選択ドレイン側選択ゲート線SGD1の電圧は、電圧VSGD4Vまで上げられる。これにより、選択メモリユニットMU1、1~1、n内において、書込み禁止ビット線BLHに接続されたドレイン側選択トランジスタSDTrは導通状態となり、対応するメモリストリングMSメモリトランジスタMTr1~MTr8のボディは書込み禁止ビット線BLHからプリチャージされる。また、時刻t11にて、ソース線SLの電圧は、電圧VSL1.5Vまで上げられる。次に、時刻t12にて、ドレイン側選択ゲート線SGD1の電圧は、VBL2Vまで下げられる。続いて、時刻t13にて、選択ワード線WL3はプログラム電圧VPGMVPGM>VPASSまで上げられ、非選択ワード線WL1、2、4~8はパス電圧VPASSVPASS>4Vまで上げられる。プログラム電圧VPGMは、メモリトランジスタMTrの電荷蓄積層に電荷を注入するための電圧である。パス電圧VPASSは、メモリトランジスタMTrが保持するデータに拘わらずメモリトランジスタMTrを導通状態とするための電圧である。上記制御により、選択メモリユニットMU1、1~1、n内において、書込みビット線BLLに接続されたドレイン側選択トランジスタSDTrは導通状態となる。これにより、書込みビット線BLLに接続された選択メモリユニットMU1、1~1、n内の選択メモリトランジスタMTr3の電荷蓄積層に高電圧が印加され、書込み動作が実行される。一方、選択メモリユニット1、1~1、nにおいて、書込み禁止ビット線BLHに接続されたドレイン側選択トランジスタSDTrは非導通状態のまま保持されるカットオフされる。すなわち、書込み禁止ビット線BLHに対応するメモリストリングMSメモリトランジスタMTr1~MTr8のボディはフローティングとなる。よって、選択メモリトランジスタMTr3のゲートにプログラム電圧Vpgmが印加されると、選択メモリトランジスタMTr3のボディの電圧がカップリングにより上昇する。これにより、選択メモリトランジスタMTr3の電荷蓄積層に高電圧は印加されず、書込み動作は禁止される。上記t11~t13において、非選択メモリユニットMU2、1~2、nに接続された選択ドレイン側選択ゲート線SGD2の電圧、及びソース側選択ゲート線SGS2の電圧は、電圧VSSに保持される。また、非選択メモリブロックMB2~mにおいて、ワード線WL1~8、ソース側選択ゲート線SGS1、2、及びドレイン側選択ゲート線SGD1、2は電圧VSS0Vに保持される。図7の上記の説明は、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrの閾値電圧が共に正の値である場合を想定している。この場合においては、図7の一般的な書込み動作においても、非選択メモリユニット2、1~2、n中のドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrは非導通状態となり、非選択メモリユニット2、1~2、n中のメモリトランジスタMTr3に対して書込み動作は行なわれない。しかしながら、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrの閾値電圧Vtが共に負の値であるものとすれば、上記の一般的な書込み動作を用いた場合、書込みビット線BLLに接続された非選択メモリユニット2、1~2、nに問題が生じる。すなわち、図8に示すように、非選択メモリユニット2、1~2、nにおいて、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrのゲート-ソース間電圧Vgsは、負の閾値電圧Vtよりも大きくなる。よって、非選択メモリユニット2、1~2、nにおいて、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrは導通状態ONとなり、メモリトランジスタMTr3に対して誤書込みがなされる。上記のような問題に対して、第1の実施の形態は、図9に示すように、一般的な書込み動作よりも、その書込み動作時にビット線BLの電圧及びソース線SLの電圧を上げる。これにより、第1の実施の形態においては、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrの閾値電圧Vtが負の値であっても、それらのゲート-ソース間電圧Vgsは負の閾値電圧Vtよりも小さくなる。したがって、非選択メモリユニット2、1~2、nにおいて、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrは非導通状態OFFとなり、メモリトランジスタMTr3に対する誤書込みを抑制することができる。具体的に、第1の実施の形態において、書込みビット線BLLの電圧、書込み禁止ビット線BLHの電圧は、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrの負の閾値電圧の絶対値よりも大きい正の電圧まで上げる。一方、ビット線BLの電圧を上昇させるためには昇圧回路が必要となり、その占有面積が問題となる。そこで、第1の実施の形態は、図10に示すようにカップリングCP1、CP2を用いて書込み禁止ビット線BLHの電圧を上昇させる。これにより、第1の実施の形態は、昇圧回路に要する占有面積を削減することができる。具体的に、第1の実施の形態は、書込み動作時、書込み禁止ビット線BLHの電圧を上昇させた後、書込み禁止ビット線BLHをフローティング状態とし、そして書込みビット線BLLの電圧を上げる。これにより、図10に示すように、書込みビット線BLLとのカップリングCP1によって、第1の実施の形態は、書込み禁止ビット線BLHの電圧をさらに上昇させることができる。また、書込み禁止ビット線BLHをフローティング状態とした後、ソース線SLの電圧を上げる。これにより、図10に示すように、ソース線SLとのカップリングCP2によって、第1の実施の形態は、書込み禁止ビット線BLHの電圧をさらに上昇させることができる。ここで、複数のビット線BLは、図10に示すように、層間絶縁層図示略を挟んでロウ方向に所定ピッチをもって配置されているので、それらは容易にカップリングする。すなわち、複数のビット線BLは、隣接するビット線BL間でカップリングが生じる位置に設けられている。また、図10に示すように、ソース線SLは、層間絶縁層図示略を挟んでビット線BLの直下に配置されているので、ソース線SLとビット線BLは容易にカップリングする。すなわち、ソース線SLは、ビット線BLとカップリングする位置に設けられている。書込み禁止ビット線BLHは、隣接する書込みビット線BLLと最もカップリングする。次に、書込み禁止ビット線BLHは、ソース線SLとカップリングする。なお、書込み禁止ビット線BLHは、1つ離れた書込みビット線BLLとも僅かにカップリングする。次に、図11を参照して、第1の実施の形態に係る書込み動作を具体的に説明する。図11は、第1の実施の形態に係る書込み動作時のタイミングチャートである。図11aは、選択メモリユニット1、1~1、nに接続された配線の電圧を示す。図11bは、非選択メモリユニット2、1~2、nに接続された配線の電圧を示す。図11cは、非選択メモリブロックMB2~m内のメモリユニットMU1、1~2、nに接続された配線の電圧を示す。図11a~図11cに示すように、先ず、時刻t21にて、書込み禁止ビット線BLHの電圧が2.5Vまで上げられる。また、時刻t21にて、選択メモリユニットMU1、1~1、nに接続されるドレイン側選択ゲート線SGD1の電圧が4Vまで上げられる。これにより、選択メモリユニットMU1、1~1、n内において、書込み禁止ビット線BLHに接続されたドレイン側選択トランジスタSDTrは導通状態となり、対応するメモリストリングMSメモリトランジスタMTr1~MTr8のボディは書込み禁止ビット線BLHからプリチャージされる。続いて、時刻t22にて、書込み禁止ビット線BLHはフローティング状態とされる。一方、時刻t22にて、書込みビット線BLLの電圧は2Vまで上げられ、ソース線SLの電圧は2.5Vまで上げられる。すると、書込みビット線BLL及びソース線SLとのカップリングにより、書込み禁止ビット線BLHの電圧は4Vまで上がる。次に、時刻t23にて、ドレイン側選択ゲート線SGD1は2.5Vまで下げられる。続いて、時刻t24にて、非選択ワード線1、2、4~8はプログラム電圧VPASSまで上げられる。また、選択ワード線WL3はプログラム電圧VPGMまで上げられる。上記制御により、選択メモリユニットMU1、1~1、n内において、書込みビット線BLLに接続されたドレイン側選択トランジスタSDTrは導通状態となる。これにより、書込みビット線BLLに接続された選択メモリユニットMU1、1~1、n内の選択メモリトランジスタMTr3の電荷蓄積層に高電圧が印加され、書込み動作が実行される。一方、選択メモリユニットMU1、1~1、nにおいて、書込み禁止ビット線BLHに接続されたドレイン側選択トランジスタSDTrは非導通状態のまま保持されるカットオフされる。すなわち、書込み禁止ビット線BLHに対応するメモリストリングMSメモリトランジスタMTr1~MTr8のボディはフローティングとなる。よって、選択メモリトランジスタMTr3のゲートにプログラム電圧Vpgmが印加されると、選択メモリトランジスタMTr3のボディの電圧がカップリングにより上昇する。これにより、選択メモリトランジスタMTr3の電荷蓄積層に高電圧は印加されず、書込み動作は禁止される。また、上記t21~t24において、非選択メモリユニットMU2、1~2、nに接続されるドレイン側選択ゲート線SGD2、及びソース側選択ゲート線SGS2は、電圧VSSに保持される。ここで、上記時刻t21~t22の工程により、第1の実施の形態の書込み動作においては、一般的な書込み動作時よりもビット線BL及びソース線SLの電圧を高く設定できる。これにより、第1の実施の形態は、非選択メモリユニットMU2、1~2、n中のドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrを確実に非導通状態カットオフ状態に保持し、メモリトランジスタMTr3に対する誤書込みを抑制することができる。また、非選択メモリブロックMB2~mにおいて、ワード線WL1~8の電圧、ソース側選択ゲート線SGS1、2の電圧、及びドレイン側選択ゲート線SGD1、2の電圧は電圧VSSに保持される。これにより、非選択メモリブロックMB2~mにおけるメモリトランジスタMTrは書込み動作の対象とされない。[読出動作]次に、図12を参照して、第1の実施の形態に係る読出動作について説明する。図12は、第1の実施の形態に係る読出動作時のタイミングチャートである。本実施形態において、読出動作は、消去動作と同じにように選択メモリブロックMB1中の選択メモリユニットMU1、1~1、nに含まれる選択メモリトランジスタMTr3を対象とする。先ず、時刻t31にて、選択ワード線WL3が電圧VCGRVVCGRV>4Vまで上げられ、非選択ワード線WL1、2、4~8の電圧が読出電圧VREADVREAD>VCGRVまで上げられる。ここで、電圧VCGRVは、メモリトランジスタMTrが保持するデータに応じてそのメモリトランジスタMTrを導通状態又は非導通状態とする電圧である。読出電圧VREADは、メモリトランジスタMTrが保持するデータに拘わらずメモリトランジスタMTrを導通状態とする電圧である。時刻t31の後、時刻t32にて、ソース側選択ゲート線SGD1、及びドレイン側選択ゲート線SGD1が電圧VSG4Vまで上げられる。また、ビット線BL1~BLnが電圧VBL2Vまで上げられ、ソース線SLが電圧VSL1.5Vまで上げれる。以上により、選択メモリトランジスタMTr3のデータに応じて、ビット線BL1~BLnからソース線SLに電流が流れる。この電流を検知して、選択メモリトランジスタMTr3のデータが読み出される。[第2の実施の形態][構成]次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。第2の実施の形態は、第1の実施の形態と同様の構成を有する。よって、第2の実施の形態の構成に係る説明は省略する。[書込み動作]次に、図13を参照して、第2の実施の形態に係る書込み動作を説明する。第2の実施は、図13に示すように、カップリングCP1、CP2に加えて、カップリングCP3によって書込み禁止ビット線BLHの電圧を上げる。カップリングCP3は、非選択メモリブロックMB2~m内のドレイン側選択ゲート線SGDの電圧を上げることによって生じる。ここで、ドレイン側選択ゲート線SGDは、層間絶縁層図示略を挟んでビット線BLの直下に配置されているので、ドレイン側選択ゲート線SGDとビット線BLは容易にカップリングする。すなわち、ドレイン側選択ゲート線SGDは、ビット線BLとカップリングする位置に設けられている。次に、図14を参照して、第2の実施の形態に係る書込み動作を具体的に説明する。図14に示すように、第2の実施の形態においては、時刻t22にて、非選択メモリブロックMB2~mにおいて、ドレイン側選択ゲート線SGD1、2の電圧が2Vまで上げられる。その他の制御は、第1の実施の形態と同様であるので、その説明を省略する。上記制御により、第2の実施の形態は、ドレイン側選択ゲート線SGDとのカップリングによって、第1の実施の形態よりも急速に書込み禁止ビット線BLHの電圧を上げることができる。[第3の実施の形態][構成]次に、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。第3の実施の形態は、第1の実施の形態と同様の構成を有する。よって、第3の実施の形態の構成に係る説明は省略する。[書込み動作]次に、図15を参照して、第3の実施の形態に係る書込み動作を説明する。第3の実施の形態において、図15に示すように、書込み動作時、ソース線SL、非選択メモリブロックMB2~m内のドレイン側選択ゲート線SGDの制御のみが、第1及び第2の実施の形態と異なる。よって、以下、図15を参照して、非選択メモリブロックMB2~m内のメモリユニットMU1、1~2、nに接続された配線の電圧のみを説明する。第3の実施の形態においては、図15に示すように、時刻t21にて、ソース線SLの電圧は1Vまで上げられる。これにより、ソース側選択トランジスタSSTrは、確実に非導通状態とされる。そして、時刻t21と時刻t22との間の時刻t21’にて、非選択メモリブロックMB2~m内のドレイン側選択ゲート線SGDの電圧は、パルス状に2.5Vまで上げられる。これにより、非選択メモリブロックMB2~m内のドレイン側選択トランジスタSDTrは、所定時間だけ導通状態となる。したがって、非選択メモリブロックMB2~m内において、メモリトランジスタMTr1~MTr8のボディは、所定時間だけ書込み禁止ビット線BLHから充電される。続く時刻t22以降の制御は、第2の実施の形態と同様であり、その説明を省略する。上記制御により、第3の実施の形態は、非選択メモリブロックMB2~mにおいて、時刻t22にてメモリトランジスタMTr1~MTr8のボディの電圧を書込み禁止ビット線BLHから充電することで、時刻t22以降、ドレイン側選択トランジスタSDTrを非導通状態とすることができる。したがって、第3の実施の形態は、書込み禁止ビット線BLHから非選択メモリブロックMB2~mのメモリトランジスタMTr1~MTr8への放電を抑制することができる。すなわち、第3の実施の形態は、第2の実施の形態よりも、書込み禁止ビット線BLHの電圧を高電圧のまま保持することができる。[その他の実施の形態]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態において、書込み禁止ビット線BLHは、カップリングにより最終的に4Vまで上げられる。しかし、他の実施の形態として、書込み禁止ビット線BLHの電圧は、4Vまで上げられた後に再びセンスアンプ80に接続され、図示しない昇圧回路などを用いて、その電圧を上げられるものであってもよい。"