半導体基板の上にゲート電極、及び前記ゲート電極の両側にスペーサーを形成する段階と、前記ゲート電極の上にキャッピングパターンを形成する段階と、前記ゲート電極の間にメタルコンタクトを形成する段階と、を含み、前記キャッピングパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする半導体素子の形成方法。前記ゲート電極、及び前記ゲート電極の両側に前記スペーサーを形成する段階は、前記半導体基板の上にダミーゲートパターンを形成する段階と、前記ダミーゲートパターンの側面に前記スペーサーを形成する段階と、前記ダミーゲートパターンを除去して第1開口部を形成する段階と、をさらに含み、前記ゲート電極は前記第1開口部に形成されることを特徴とする請求項1に記載の半導体素子の形成方法。前記ゲート電極を形成する前に、前記第1開口部にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項2に記載の半導体素子の形成方法。前記ゲート電極が形成された後、前記ゲート電極の上面は露出され、前記キャッピングパターンの下面は前記ゲート電極の上面と接触することを特徴とする請求項2に記載の半導体素子の形成方法。前記キャッピングパターンの側面は前記ゲート電極の側面とオフセットして形成されることを特徴とする請求項1に記載の半導体素子の形成方法。前記キャッピングパターンは前記ゲート電極を覆い、前記スペーサーの少なくとも一部を覆うように形成されることを特徴とする請求項1に記載の半導体素子の形成方法。前記キャッピングパターンを形成する段階は、前記スペーサーの間に配置される第1絶縁膜を形成する段階と、前記第1絶縁膜及び前記ゲート電極を覆う第2絶縁膜を形成する段階と、前記第2絶縁膜の上に、第2開口部を有する第1マスクパターンを形成する段階と、を含み、前記第1マスクパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする請求項1に記載の半導体素子の形成方法。前記第1マスクパターン各々の幅は前記ゲート電極各々の幅と前記ゲート電極の両側面にあるスペーサー各々の幅との合計と同じ、又は大きく形成されることを特徴とする請求項7に記載の半導体素子の形成方法。前記キャッピングパターンを形成する段階は、前記第1マスクパターンの上に前記第2開口部より幅が大きく前記第2開口部を露出する第3開口部を有する第2マスクパターンを形成する段階をさらに含み、前記第2開口部はライン形態に形成され、前記第3開口部はホール、又はバー形態に形成されることを特徴とする請求項7に記載の半導体素子の形成方法。前記キャッピングパターンを形成する段階は、前記第1マスクパターンを形成した後、前記第2開口部を満たす第3絶縁膜を形成する段階をさらに含むことを特徴とする請求項9に記載の半導体素子の形成方法。前記キャッピングパターンを形成する段階は、前記第1マスクパターンおよび前記第2マスクパターンをマスクとして使用して前記第2絶縁膜をエッチングする段階をさらに含むことを特徴とする請求項9に記載の半導体素子の形成方法。前記第2絶縁膜をエッチングする段階は前記第1絶縁膜及び前記第3絶縁膜をエッチングする段階を含むことを特徴とする請求項11に記載の半導体素子の形成方法。前記第1絶縁膜、前記第2絶縁膜、及び前記第3絶縁膜をエッチングした後、前記第2マスクパターンを除去する段階と、前記第1マスクパターン、前記キャッピングパターン、及び前記スペーサーを覆う補助絶縁膜を形成する段階と、をさらに含むことを特徴とする請求項12に記載の半導体素子の形成方法。前記第1マスクパターンの一部及び前記補助絶縁膜をエッチングして前記半導体基板の上面を露出させる段階をさらに含むことを特徴とする請求項13に記載の半導体素子の形成方法。前記第1絶縁膜を形成する前に、前記スペーサー及び前記半導体基板を覆うエッチング阻止膜を形成する段階をさらに含むことを特徴とする請求項14に記載の半導体素子の形成方法。前記半導体基板を露出させる段階は、前記半導体基板を覆う前記エッチング阻止膜をエッチングして前記スペーサーの上にエッチング阻止パターンを形成する段階を含むことを特徴とする請求項15に記載の半導体素子の形成方法。露出した前記半導体基板の上にシリサイド膜を形成する段階をさらに含み、前記メタルコンタクトは前記シリサイド膜の上に形成されることを特徴とする請求項14に記載の半導体素子の形成方法。前記メタルコンタクトを形成する段階は、前記ゲート電極の間を満たす金属膜を形成し、前記金属膜の一部及び前記第1マスクパターンをリセスして前記キャッピングパターンを露出させる段階を含むことを特徴とする請求項17に記載の半導体素子の形成方法。前記ゲート電極は金属、又は金属化合物で形成されることを特徴とする請求項1に記載の半導体素子の形成方法。前記キャッピングパターンはシリコン酸化膜で形成されることを特徴とする請求項1に記載の半導体素子の形成方法。前記ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルで形成されることを特徴とする請求項1に記載の半導体素子の形成方法。前記キャッピングパターンを形成する段階は、前記第1マスクパターンの上に、前記第2開口部より幅が大きく前記第2開口部を露出する第3開口部を有する第2マスクパターンを形成する段階をさらに含み、前記第2開口部はライン形態に形成され、前記第3開口部はホール、又はバー形態に形成され、前記第3開口部は延長され、互に隣接する前記第2開口部を同時に露出する拡張された開口部を含むことを特徴とする請求項9に記載の半導体素子の形成方法。前記キャッピングパターンを形成する段階は、前記拡張された開口部によって露出された前記第1マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことを特徴とする請求項22に記載の半導体素子の形成方法。前記メタルコンタクトを形成する段階は、前記ゲート電極の間を満たす金属膜を形成し、前記金属膜の一部をエッチングして、少なくとも1つの前記第1マスクパターンを露出させる段階を含むことを特徴とする請求項23に記載の半導体素子の形成方法。前記メタルコンタクトは前記リセスパターンの上で互に連結されることを特徴とする請求項24に記載の半導体素子の形成方法。半導体基板の上にダミーゲートパターンを形成する段階と、前記ダミーゲートパターンの側壁にスペーサーを形成する段階と、前記ダミーゲートパターン及び前記スペーサーを覆うエッチング阻止膜を形成する段階と、前記エッチング阻止膜の上に第1絶縁膜を形成する段階と、前記第1絶縁膜及び前記エッチング阻止膜に平坦化工程を進行して前記ダミーゲートパターンの上面を露出させる段階と、前記ダミーゲートパターンを除去する段階と、前記ダミーゲートパターンが除去された部分にゲート電極を形成する段階と、前記ゲート電極の上にキャッピングパターンを形成する段階と、前記ゲート電極の間にメタルコンタクトを形成する段階と、を含み、前記キャッピングパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする半導体素子の形成方法。前記半導体基板の上に前記ダミーゲートパターンを形成する前に、前記半導体基板の上に犠牲酸化膜を形成する段階をさらに含むことを特徴とする請求項26に記載の半導体素子の形成方法。前記ダミーゲートパターンを除去した後、前記半導体基板を露出するように前記犠牲酸化膜を除去する段階をさらに含むことを特徴とする請求項27に記載の半導体素子の形成方法。前記ゲート電極を形成する前に、露出した前記半導体基板にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項28に記載の半導体素子の形成方法。半導体基板上のゲート電極と、前記ゲート電極の側面のスペーサーと、前記ゲート電極上のキャッピングパターンと、前記ゲート電極の間のメタルコンタクトとを含み、前記キャッピングパターンの幅は前記ゲート電極の幅より大きいことを特徴とする半導体素子。前記半導体基板と前記ゲート電極との間に配置されるゲート絶縁膜をさらに含むことを特徴とする請求項30に記載の半導体素子。前記キャッピングパターンは前記ゲート電極の上面及び前記スペーサーの少なくとも一部を覆うことを特徴とする請求項30に記載の半導体素子。前記スペーサーを覆い、前記スペーサーと前記メタルコンタクトとの間に配置されるエッチング阻止パターンをさらに含むことを特徴とする請求項30に記載の半導体素子。前記ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルを含むことを特徴とする請求項30に記載の半導体素子。前記キャッピングパターンはシリコン酸化膜を含むことを特徴とする請求項30に記載の半導体素子。前記半導体基板と前記メタルコンタクトとの間のシリサイド膜をさらに含むことを特徴とする請求項30に記載の半導体素子。前記キャッピングパターン上のマスクパターンをさらに含み、前記マスクパターンは一方向に延長されて前記キャッピングパターンを覆い、前記キャッピングパターンの幅より大きい幅を有することを特徴とする請求項30に記載の半導体素子。前記メタルコンタクトの上面は前記マスクパターンの少なくとも一部の上面と同一であることを特徴とする請求項37に記載の半導体素子。前記マスクパターンは前記メタルコンタクトの上面より低い上面を有するリセスパターンを含むことを特徴とする請求項38に記載の半導体素子。前記リセスパターンの両側に配置された前記メタルコンタクトは、前記リセスパターンの上で互に連結されることを特徴とする請求項39に記載の半導体素子。前記ゲートパターンはアルミニウム膜及び前記アルミニウム膜の上のアルミニウム酸化膜を含むことを特徴とする請求項30に記載の半導体素子。前記ゲート電極の一側面に配置された前記スペーサーはその上部がリセスされた形状を有することを特徴とする請求項30に記載の半導体素子。半導体基板の上に犠牲酸化膜を形成する段階と、前記犠牲酸化膜の上にダミーゲートパターンを形成する段階と、前記ダミーゲートパターンの側壁にスペーサーを形成する段階と、前記ダミーゲートパターン及び前記スペーサーを覆うエッチング阻止膜を形成する段階と、前記エッチング阻止膜の上に第1絶縁膜を形成する段階と、前記第1絶縁膜及び前記エッチング阻止膜に平坦化工程を進行して前記ダミーゲートパターンの上面を露出させる段階と、前記ダミーゲートパターンを除去する段階と、前記犠牲酸化膜を除去して前記半導体基板を露出させる段階と、露出した前記半導体基板の上にゲート絶縁膜を形成する段階と、前記ダミーゲートパターンが除去された領域にゲート電極を形成する段階と、前記ゲート電極の上にキャッピングパターンを形成する段階であって、前記スペーサーの間に配置された第2絶縁膜を形成する段階と、前記第2絶縁膜及び前記ゲート電極を覆う第3絶縁膜を形成する段階と、前記第3絶縁膜の上に第2開口部を有する第1マスクパターンを形成する段階と、を含み、前記第1マスクパターンの幅は前記ゲート電極の幅より大きくなるように形成され、前記キャッピングパターン各々の幅が前記ゲート電極の幅より大きくなるように形成され、前記ゲート電極の間にメタルコンタクトを形成する段階と、を含むことを特徴とする半導体素子の形成方法。前記第1マスクパターン各々の幅は、前記ゲート電極各々の幅と前記ゲート電極各々の両側面の前記スペーサーの幅との合計と同じ、又は大きいことを特徴とする請求項43に記載の半導体素子の形成方法。前記第1マスクパターンの上に前記第2開口部より幅が大きい第3開口部を有する第2マスクパターンを形成する段階をさらに含むことを特徴とする請求項43に記載の半導体素子の形成方法。露出した前記半導体基板の上にシリサイド膜を形成する段階をさらに含み、前記メタルコンタクトは前記シリサイド膜の上に形成されることを特徴とする請求項43に記載の半導体素子の形成方法。前記ゲート電極は金属及び金属化合物の中で少なくとも1つを含むことを特徴とする請求項43に記載の半導体素子の形成方法。前記キャッピングパターンはシリコン酸化膜を含むことを特徴とする請求項43に記載の半導体素子の形成方法。前記ゲート電極はアルミニウム、窒化チタン、及び窒化タンタルの中で少なくとも1つを含むことを特徴とする請求項43に記載の半導体素子の形成方法。前記メタルコンタクトを形成する段階は、前記ゲート電極の間の空間を満たす金属膜を形成する段階、及び前記金属膜の一部をエッチングする段階を含むことを特徴とする請求項43に記載の半導体素子の形成方法。本発明の目的は信頼性が向上する半導体素子、及びその形成方法を提供するものである。請求項1に記載の発明によると、半導体素子の形成方法は半導体基板の上にゲート電極及びゲート電極の両側にスペーサーを形成する段階と、ゲート電極の上にキャッピングパターンを形成する段階と、ゲート電極の間にメタルコンタクトを形成する段階とを含み、キャッピングパターンの幅はゲート電極の幅より大きく形成される。請求項2に記載の発明によると、ゲート電極及びゲート電極の両側にスペーサーを形成する段階は、半導体基板の上にダミーゲートパターンを形成する段階と、ダミーゲートパターンの側面の上にスペーサーを形成する段階と、ダミーゲートパターンを除去して第1開口部を形成する段階とをさらに含み、ゲート電極は第1開口部に形成される。請求項3に記載の発明によると、ゲート電極を形成する前に、第1開口部の内にゲート絶縁膜を形成する段階をさらに含むことができる。請求項5に記載の発明によると、キャッピングパターンの側面はゲート電極の側面とオフセットされることができる。請求項6に記載の発明によると、キャッピングパターンはゲート電極を覆い、スペーサーの少なくとも一部を覆うように形成されることができる。請求項4に記載の発明によると、ゲート電極が形成された後、ゲート電極の上部面は露出され、キャッピングパターンの下部面はゲート電極の上部面と接触できる。請求項7に記載の発明によると、キャッピングパターンを形成する段階は、スペーサーの間に配置される第1絶縁膜を形成する段階と、第1絶縁膜及びゲート電極を覆う第2絶縁膜を形成する段階と、第2絶縁膜の上に、第2開口部を有する第1マスクパターンを形成する段階とを含み、第1マスクパターンの幅はゲート電極の幅より大きく形成される。請求項8に記載の発明によると、第1マスクパターン各々の幅はゲート電極各々の幅とゲート電極の両側面のスペーサー各々の幅の合計と同じ、又は大きく形成される。請求項9に記載の発明によると、キャッピングパターンを形成する段階は、第1マスクパターンの上に、第2開口部より幅が大きく第2開口部を露出する第3開口部を有する2マスクパターンを形成する段階をさらに含み、第2開口部はライン形態に形成され、第3開口部はホール、又はバー形態に形成される。請求項10に記載の発明によると、キャッピングパターンを形成する段階は、第1マスクパターンを形成した後、第2開口部を満たす第3絶縁膜を形成する段階をさらに含むことができる。請求項11に記載の発明によると、キャッピングパターンを形成する段階は、第1、第2マスクパターンをマスクとして使用して第2絶縁膜をエッチングする段階をさらに含むことができる。請求項12に記載の発明によると、第2絶縁膜をエッチングする段階は第1絶縁膜及び第3絶縁膜をエッチングする段階を含むことができる。請求項13に記載の発明によると、半導体素子の形成方法は第1、2、3絶縁膜をエッチングした後、第2マスクパターンを除去する段階と、第1マスクパターン、キャッピングパターン、及びスペーサーを覆う補助絶縁膜を形成する段階とをさらに含むことができる。請求項14に記載の発明によると、半導体素子の形成方法は第1マスクパターンの一部及び補助絶縁膜をエッチングして半導体基板の上部面を露出させる段階をさらに含むことができる。請求項15に記載の発明によると、半導体素子の形成方法は第1絶縁膜を形成する前に、スペーサー及び半導体基板を覆うエッチング阻止膜を形成する段階をさらに含むことができる。請求項16に記載の発明によると、半導体基板を露出させる段階は、半導体基板を覆うエッチング阻止膜をエッチングしてスペーサーの上にエッチング阻止パターンを形成する段階を含むことができる。請求項17に記載の発明によると、半導体素子の形成方法は露出された半導体基板の上にシリサイド膜を形成する段階をさらに含み、メタルコンタクトはシリサイド膜の上に形成される。請求項18に記載の発明によると、メタルコンタクトを形成する段階は、ゲート電極の間を満たす金属膜を形成し、金属膜の一部及び第1マスクパターンをリセスしてキャッピングパターンを露出させる段階を含むことができる。請求項20に記載の発明によると、キャッピングパターンはシリコン酸化膜で形成することができる。請求項19に記載の発明によると、ゲート電極は金属又は金属化合物で形成することができる。請求項21に記載の発明によると、ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルで形成することができる。請求項22に記載の発明によると、キャッピングパターンを形成する段階は、第1マスクパターンの上に、第2開口部より幅が大きく第2開口部を露出する第3開口部を有する2マスクパターンを形成する段階をさらに含み、第2開口部はライン形態に形成され、第3開口部はホール、又はバー形態に形成され、第3開口部は延長され、互に隣接する第2開口部を同時に露出する拡張された開口部を含むことができる。請求項23に記載の発明によると、キャッピングパターンを形成する段階は拡張された開口部によって露出された第1マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことができる。請求項24に記載の発明によると、メタルコンタクトを形成する段階はゲート電極の間を満たす金属膜を形成し、金属膜の一部をエッチングして、少なくとも1つの第1マスクパターンを露出させる段階を含むことができる。請求項25に記載の発明によると、メタルコンタクトはリセスパターンの上で互に連結される。請求項26に記載の発明によると、半導体素子の形成方法は半導体基板の上にダミーゲートパターンを形成する段階と、ダミーゲートパターン側壁にスペーサーを形成する段階と、ダミーゲート及びスペーサーを覆うエッチング阻止膜を形成する段階と、エッチング阻止膜の上に第1絶縁膜を形成する段階と、第1絶縁膜及びエッチング阻止膜に平坦化工程を進行してダミーゲートパターンの上部面を露出させる段階と、ダミーゲートパターンを除去する段階と、ダミーゲートパターンが除去された部分にゲート電極を形成する段階と、ゲート電極の上にキャッピングパターンを形成する段階と、ゲート電極の間にメタルコンタクトを形成する段階とを含み、キャッピングパターンの幅はゲート電極の幅より大きく形成される。請求項27に記載の発明によると、半導体素子の形成方法は半導体基板の上にダミーゲートパターンを形成する前に、半導体基板の上に犠牲酸化膜を形成する段階をさらに含むことができる。請求項28に記載の発明によると、半導体素子の形成方法はダミーゲートパターンを除去した後、半導体基板を露出するように犠牲酸化膜を除去する段階をさらに含むことができる。請求項29に記載の発明によると、半導体素子の形成方法はゲート電極を形成する前に、露出された半導体基板にゲート絶縁膜を形成する段階をさらに含むことができる。請求項30に記載の発明によると、半導体素子は半導体基板上のゲート電極と、ゲート電極側面の上のスペーサーと、ゲート電極上のキャッピングパターンと、ゲート電極の間のメタルコンタクトとを含み、キャッピングパターンの幅はゲート電極の幅より大きい。請求項31に記載の発明によると、半導体素子は半導体基板とゲート電極との間に配置されるゲート絶縁膜をさらに含むことができる。請求項32に記載の発明によると、キャッピングパターンはゲート電極の上部面及びスペーサーの一部を覆うことができる。請求項33に記載の発明によると、半導体素子はスペーサーを覆い、スペーサーとメタルコンタクトとの間に配置されるエッチング阻止パターンをさらに含むことができる。請求項34に記載の発明によると、ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。請求項35に記載の発明によると、キャッピングパターンはシリコン酸化膜を含むことができる。請求項36に記載の発明によると、半導体素子は半導体基板とメタルコンタクトとの間のシリサイド膜をさらに含む。請求項37に記載の発明によると、半導体素子はキャッピングパターン上のマスクパターンをさらに含み、マスクパターンは一方向に延長されてキャッピングパターンを覆い、キャッピングパターンの幅より大きい幅を有することができる。請求項39に記載の発明によると、キャッピングパターンを形成する段階は拡張された開口部によって露出された第1マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことができる。請求項40に記載の発明によると、リセスパターンの両側に配置されたメタルコンタクトは、リセスパターンの上で互に連結することができる。請求項41に記載の発明によると、ゲートパターンはアルミニウム膜及びアルミニウム膜の上のアルミニウム酸化膜を含むことができる。請求項42に記載の発明によると、ゲート電極の一側面に配置されたスペーサーはその上部がリセスされた形状を有することができる。本発明によれば、ゲート電極の間に自己整列コンタクトが形成される。ゲート電極の上に、ゲート電極より大きい幅を有するキャッピングパターンが形成されることによって、メタルコンタクトとゲート電極との間での電気的な短絡を效果的に防止できる。したがって、半導体素子の信頼性が向上され得る。以上の本発明の目的、他の目的、特徴、及び長所は添付された図面と関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になり得るようにそして、当業者に本発明の思想が十分に伝達できるようにするために提供されるものである。本明細書で、所定の構成要素が異なる構成要素の上にいると言及される場合にそれは他の構成要素の上に直接形成されることができるか、又はそれらの間に第3の構成要素が介在され得るということを意味する。また、図面において、構成要素等の厚さは技術的内容の効果的な説明のために誇張されたものである。明細書全体にわたって同一の参照番号に表示された部分は同一の構成要素を示す。本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び/又は平面図を参考にして説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたのである。したがって、製造技術及び/又は許容誤差等によって例示図の形態が変形できる。したがって、本発明の実施形態は図示された特定形態に制限されることでなく製造工程によって生成される形態の変化も含む。例えば、直角に図示されたエッチング領域はラウンドになるか、又は所定の曲律を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのことであり、発明の範疇を制限するためのことではない。本明細書の多様な実施形態で第1、第2、第3等の用語が多様な構成要素を説明するために使われたが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は単なるいずれかの構成要素を他の構成要素と区別させるために使われる。ここに説明されて例示される実施形態はその相補的な実施形態等も含む。本明細書で使われた用語は実施形態を説明するためのことであり、本発明を制限しようとするのではない。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。明細書で使われる含むcomprises及び/又は含むcomprisingは言及された構成要素は1つ以上の他の構成要素の存在、又は追加を排除しない。第1実施形態図1Aから図10Bまでは本発明の第1実施形態による半導体素子の形成方法を説明するための図面である。図1A、図2A、図3A、図4A、図5A、図6A、図7A、図8A、図9Aおよび図10Aは本発明の第1実施形態による半導体素子の形成方法を説明するための平面図等であり、図1B、図2B、図3B、図4B、図5B、図6B、図7B、図8B、図9Bおよび図10Bはそれぞれ図1A、図2A、図3A、図4A、図5A、図6A、図7A、図8A、図9Aおよび図10Aまでの切断線I-I’~X-X’に沿って切断された断面図である。図1A及び1Bを参照すれば、半導体基板100の上に犠牲酸化膜101が形成される。犠牲酸化膜101はシリコン酸化膜で形成されることができる。犠牲酸化膜101は熱酸化工程、又は化学気相蒸着方法で形成されることができる。ダミーゲートパターンdummypattern105が形成される。ダミーゲートパターン105はポーリシリコンで形成されることができる。ダミーゲートパターン105の側壁の上にスペーサー110が形成される。スペーサー110はシリコン窒化膜で形成されることができる。ダミーゲートパターン105を形成した後、ソース/ドレーン領域102が形成されることができる。また、ソース/ドレーン領域102は低濃度ソース/ドレーン領域及び高農度ソース/ドレーン領域を含むことができる。本発明の実施形態によれば、ソース/ドレーン領域102を形成した後、以下で説明されるゲート電極が形成されることができる。これはソース/ドレーン領域102を形成する拡散工程の温度がゲート電極に使われる金属物質の溶融点より高いからであり得る。図2A及び2Bを参照すれば、スペーサー110及び半導体基板100を覆うエッチング阻止膜etchstopper125が形成される。エッチング阻止膜125はシリコン窒化膜で形成されることができる。スペーサー110の間を満たす第1絶縁膜130が形成される。第1絶縁膜130はシリコン酸化膜で形成されることができる。エッチング阻止膜125はダミーゲートパターン105とスペーサー110とを覆う図示しない予備エッチング阻止膜を形成し、予備エッチング阻止膜を覆う図示しない絶縁膜を形成し、平坦化工程を進行してダミーゲートパターン105の上部面を露出することによって形成されることができる。平坦化工程によって絶縁膜がエッチングされて第1絶縁膜130が形成されることができる。犠牲酸化膜101及びダミーゲートパターン105を除去して第1開口部107が形成されることができる。犠牲酸化膜101及びダミーゲートパターン105が除去されて半導体基板100が露出できる。図3A及び3Bを参照すれば、第1開口部107にゲート電極120が形成されることができる。ゲート電極120はその上部面を露出させることができる。ゲート電極120は金属、又は金属化合物で形成されることができる。具体的に、ゲート電極120は金属物質、例えばアルミニウムで形成されることができる。又は、ゲート電極120は窒化チタン、又は窒化タンタルで形成されることができる。ゲート電極120が形成される前に、ゲート絶縁膜115が半導体基板100に形成される。ゲート電極120の中でいずれか1つはPMOSトランジスターPMOStransistorのゲートとして使われることができ、ゲート電極120の他の1つはNMOSトランジスターNMOStransistorのゲートとして使われることができる。この場合、PMOSトランジスターのゲート電極120はPMOSに適合する仕事関数を有するように形成されることができ、NMOSトランジスターのゲート電極120はNMOSに適合する仕事関数を有するように形成されることができる。その上、PMOSトランジスターのゲート電極120とNMOSトランジスターのゲート電極120とは同時に、又は別途の工程で形成されることができる。第1絶縁膜130及びゲート電極120を覆う第2絶縁膜140が形成される。第2絶縁膜140は上部面が露出されたゲート電極120と接触できる。第2絶縁膜140は、例えば、シリコン酸化膜で形成されることができる。第2絶縁膜140の上に第2開口部152を有する第1マスクパターン150が形成される。第1マスクパターン150は例えば、シリコン窒化膜で形成されることができる。第1マスクパターン150の幅W1はゲート電極120の幅W2より大きく形成されることができる。また、第1マスクパターン150の幅W1はゲート電極120の幅W2とゲート電極との両側面の上のスペーサー110の各々の幅W3の合計と同じ、又は大きく形成されることができる。即ち、幅W1≧幅W22×幅W3である関係が成立できる。図4A及び4Bを参照すれば、第2開口部152を満たす第3絶縁膜155が形成される。第3絶縁膜155は、例えばシリコン酸化膜で形成されることができる。第3絶縁膜155は第2開口部152を満たしながら、同時に第1マスクパターン150の上に形成されることができる。第1マスクパターン150の上に、第2開口部152より幅が大きく第2開口部152を露出する第3開口部162を有する第2マスクパターン160が形成される。第2マスクパターン160は、例えば、シリコンカーバイドSiCで形成されることができる。第2開口部152は、図3Aに示したように、ライン形態に形成されることができ、第3開口部162は、図4Aに示したようにホール、又はバーBar形態に形成されることができる。図5A及び5Bを参照すれば、第1マスクパターン150及び第2マスクパターン160をマスクとして使用し、第2絶縁膜140をエッチングしてキャッピングパターン170が形成される。キャッピングパターン170の側面はゲート電極120の側面とオフセットoffsetされて形成されることができる。即ち、キャッピングパターン170の側面はゲート電極120の側面と共面を形成しないことができる。キャッピングパターン170はゲート電極120の幅より大きく形成されることができる。又は、キャッピングパターン170は第1マスクパターン150の幅W1と実質的に同一の幅を有することができる。キャッピングパターン170を形成する工程は自己整列self-alignさせるためのコンタクトホール124を形成する工程である。このような自己整列されたコンタクトホールself-alignedcontactholeは第2開口部152を有する第1マスクパターン150と第3開口部162を有する第2マスクパターン160とを利用して実行できる。第2絶縁膜140をエッチングすることは第1絶縁膜130及び第3絶縁膜155をエッチングすることを含むことができる。即ち、第2絶縁膜140がエッチングされながら、同時に第1絶縁膜130及び第3絶縁膜155がエッチングできる。第1絶縁膜130、第2絶縁膜140、及び第3絶縁膜155をエッチングする工程で、エッチング阻止膜125は過度なエッチングを防止できる。言い換えれば、エッチング阻止膜125によって、半導体基板100がエッチングされることを防止できる。さらに、図5Bに示したようにキャッピングパターン170を形成する過程で、第1マスクパターン150の一部がエッチングされ得る。図6A及び6Bを参照すれば、キャッピングパターン170を形成した後、第2マスクパターン160を除去する。第2マスクパターン160を除去する時、キャッピングパターン170の一部がエッチングでき、残存する第1絶縁膜130が除去できる。図7A及び7Bを参照すれば、第1マスクパターン150、キャッピングパターン170、及びスペーサー110を覆う補助絶縁膜175が形成される。補助絶縁膜175は、例えば、シリコン酸化膜で形成されることができる。補助絶縁膜175は全面的に形成され、モホロジーmorpologyを改善させることができる。即ち、補助絶縁膜175は第1マスクパターン150とキャッピングパターン170との間の段差、及びキャッピングパターン170とエッチング阻止膜125との間の段差の間に満たされ得る。図8A及び8Bを参照すれば、補助絶縁膜175を全面エッチングする。補助絶縁膜175をエッチングしながら、同時に半導体基板100を覆うエッチング阻止膜125をエッチングし、スペーサー110の上にエッチング阻止パターン127が形成されることができる。補助絶縁膜175の一部がキャッピングパターン170の側面に残存し、補助スペーサー175aが形成されることができる。補助スペーサー175aはゲート電極120の電気的絶縁を補助できる。補助絶縁膜175が全てエッチングされる場合、補助スペーサー175aは形成されないこともあり得る。図9A及び9Bを参照すれば、補助スペーサー175aの間、又はエッチング阻止パターン127の間に露出された半導体基板100の上にシリサイド膜180が形成される。シリサイド膜180はニッケルシリサイド膜、又は白金シリサイド膜で形成されることができる。シリサイド膜180を形成することは、半導体基板100全面の上に金属膜を形成し、熱処理工程を進行して半導体基板100と金属膜とを反応させた後、反応しなかった金属膜を除去することを含むことができる。シリサイド膜180の上の、ゲート電極120の間に予備メタルコンタクト190が形成される。予備メタルコンタクト190はタングステン、チタニウム、又は窒化チタンで形成されることができる。図10A及び10Bを参照すれば、予備メタルコンタクト190及び第1マスクパターン150をリセスしてキャッピングパターン170を露出させてメタルコンタクト195が形成される。予備メタルコンタクト190及び第1マスクパターン150は乾式エッチング工程を進行してリセスされ得る。乾式エッチング工程は終了点検出endpointdetectionを通じて終了できる。又は予備メタルコンタクト190及び第1マスクパターン150は平坦化工程、例えば化学的機械的錬磨ChemicalMechanicalPolishing工程を実行してリセスされ得る。メタルコンタクト195とシリサイド膜180とは自己整列コンタクトself-alignedcontact200を構成できる。自己整列コンタクト200が誤整列mis-alignmentされてキャッピングパターン170の一部がエッチングされても、キャッピングパターン170の幅はゲート電極120の幅より大きいために工程マージンmarginを確保することができる。また、自己整列コンタクト200が工程マージンの内で誤整列が発生する場合、ゲート電極120の中心を仮想の基準線として設定する時、スペーサー110とキャッピングパターン170とが非対称的で形成されることができる。工程マージンの内で誤整列が発生しても自己整列コンタクト200はゲート電極120と電気的短絡が発生しないことができる。本発明の第1実施形態で説明したように、自己整列コンタクト200が正確に整列された場合のみでなく、工程マージンの内で誤整列された自己整列コンタクト200と非対称的で形成されたスペーサー110、エッチング阻止パターン127、キャッピングパターン170を含む半導体素子も本発明の技術的思想に含まれる。本発明の第1実施形態によれば、ゲート電極120の間に自己整列コンタクト200が形成される。ゲート電極120の上に、ゲート電極120より大きい幅を有するキャッピングパターン170が形成されることによって、メタルコンタクト195とゲート電極120との間での電気的短絡を效果的に防止できる。以下で、本発明の第1実施形態による半導体素子を説明する。図10A及び10Bを再び参照すれば、半導体基板100の上のゲート電極120が配置される。ゲート電極120と半導体基板100との間にゲート絶縁膜115が配置される。ゲート絶縁膜115はシリコン酸化膜等の多様な絶縁物質で形成され得る。ゲート電極120はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。ゲート電極120の側面の上にスペーサー110が配置される。スペーサー110はシリコン窒化膜を含むことができる。ゲート電極120の上にキャッピングパターン170が配置される。キャッピングパターン170はシリコン酸化膜を含むことができる。キャッピングパターン170とスペーサー110との側面の上に補助スペーサー175aが配置されることができる。補助スペーサー175aはシリコン酸化膜を含むことができる。キャッピングパターン170の幅W4はゲート電極120の幅W2より大きい。キャッピングパターン170はゲート電極120の上部面及びスペーサー110の一部を覆うことができる。ゲート電極120の間にメタルコンタクト195が配置される。メタルコンタクト195はタングステン、チタニウム、又は窒化チタンを含むことができる。スペーサー110を覆い、スペーサー110とメタルコンタクト195との間にエッチング阻止パターン127が配置されることができる。エッチング阻止パターン127はシリコン窒化膜を含むことができる。半導体基板100とメタルコンタクト195との間にシリサイド膜180が配置されることができる。シリサイド膜180はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト195とシリサイド膜180とは自己整列コンタクトself-alignedcontact200を構成できる。ゲート電極120より大きい幅を有するキャッピングパターン170によって、自己整列コンタクト200はゲート電極120と電気的に短絡しない。図11は本発明の第1実施形態における半導体素子の変形例を説明するための図面である。図10Bで説明された技術的特徴は説明を簡略にするために省略される。図11を参照すれば、ゲート電極120の一側面に配置された第1スペーサー110aはその上部がリセスされた形状を有する。キャッピングパターン170が整列マージンの内でゲート電極120に完全に整列できない場合、第1スペーサー110aは上部がリセスされた形状を有することができる。キャッピングパターン170はゲート電極120の幅W2より大きい幅W4を有するので、キャッピングパターン170が整列マージン内でゲート電極120に完全に整列できなくても電気的短絡が発生しない。ゲート電極120の一側面に配置された第1スペーサー110aはゲート電極120の他の側面に配置された第2スペーサー110bと互に異なる形状を有することができる。即ち、第2スペーサー110bはキャッピングパターン170によって完全に覆い、その上部がリセスされないことができる。第1スペーサー110a、第2スペーサー110bはゲート電極120を基準として非対称的である形状を有すると解析できる。キャッピングパターン170がゲート電極120に完全に整列されないことは図3Bを参照して説明することができる。第1マスクパターン150がゲート電極120に完全に整列しなければ、キャッピングパターン170は図11に示したように形成することができる。本発明の第1実施形態による半導体素子は電気的短絡が発生しない整列マージンを十分に確保することができる。図11を参照して説明した変形例は以下で説明される他の実施形態にも同様に適用され得る。第2実施形態図12Aから図17Bまでは本発明の第2実施形態による半導体素子の形成方法を説明するための図面である。図12A、図13A、図14A、図15A、図16Aおよび図17Aは本発明の第2実施形態による半導体素子の形成方法を説明するための平面図であり、図12B、図13B、図14B、図15B、図16Bおよび図17Bは図12A、図13A、図14A、図15A、図16Aおよび図17Aの切断線XI―XI’~XVI―XVI’に沿って切断された断面図である。図1Aから図3Bまでを参照して説明した本発明の第1実施形態と実質的に同一であり重複する技術的特徴に対する詳細な説明は省略する。図12A及び12Bを参照すれば、図3A及び図3Bを参照して説明した第2開口部152を満たす第3絶縁膜155が形成される。第3絶縁膜155は、例えばシリコン酸化膜で形成されることができる。第1マスクパターン150の上に、第2開口部152より幅が大きく第2開口部152を露出する第3開口部162を有する第2マスクパターン160が形成される。第2マスクパターン160は、例えば、シリコンカーバイドSiCで形成されることができる。第2開口部152は、図3Aに示したようにライン形態に形成されることができ、第3開口部162は、図12Aに示したようにホール、又はバー形態に形成されることができる。本発明の第2実施形態によれば、本発明の第1実施形態とは異なり、第2マスクパターン160は第3開口部162が延長され、互に隣接する第2開口部152を露出する拡張された開口部166を含むことができる。拡張された開口部166によって少なくとも1つの第1マスクパターン150が露出できる。図13A及び13Bを参照すれば、第1マスクパターン150及び第2マスクパターン160をマスクとして使用して、第2絶縁膜140をエッチングしてキャッピングパターン170が形成される。キャッピングパターン170の側面はゲート電極120の側面と互に異なる平面に形成されることができる。即ち、キャッピングパターン170の側面とゲート電極120の側面とは共面を形成しないことができる。キャッピングパターン170はゲート電極120の幅より大きく形成されることができる。又は、キャッピングパターン170は第1マスクパターン150の幅W1と実質的に同一の幅を有することができる。キャッピングパターン170を形成することは拡張された開口部166によって露出された第1マスクパターン150の少なくとも一部をエッチングしてリセスパターン157を形成することを含むことができる。キャッピングパターン170を形成する工程は自己整列self-alignのため第1コンタクトホール164a、第2コンタクトホール164bの形成工程と解釈できる。このような自己整列された第1コンタクトホール164a、第2コンタクトホール164bは第2開口部152を有する第1マスクパターン150と第3開口部162とを有する第2マスクパターン160を利用して実行できる。第2コンタクトホール164bは拡張された開口部166を有する第2マスクパターン160を利用して形成されることができる。第2絶縁膜140をエッチングすることは第1絶縁膜130及び第3絶縁膜155をエッチングすることを含むことができる。即ち、第2絶縁膜140がエッチングにされながら、同時に第1絶縁膜130及び第3絶縁膜155がエッチングできる。第1絶縁膜130、第2絶縁膜140、及び第3絶縁膜155をエッチングする工程で、エッチング阻止膜125は過度なエッチングを防止できる。言い換えれば、エッチング阻止膜125によって、半導体基板100がエッチングされることを防止できる。さらに、図13Bに示したようにキャッピングパターン170を形成する過程で、第1マスクパターン150の一部がエッチングできる。図14A及び14Bを参照すれば、キャッピングパターン170を形成した後、第2マスクパターン160を除去する。第2マスクパターン160を除去する時、キャッピングパターン170の一部がエッチングでき、残存する第1絶縁膜130が除去できる。図15A及び15Bを参照すれば、第1マスクパターン150、キャッピングパターン170、及びスペーサー110を覆う補助絶縁膜175が形成される。補助絶縁膜175は、例えば、シリコン酸化膜で形成されることができる。補助絶縁膜175は全面的に形成され、モルホロジーmorpologyを改善させることができる。即ち、補助絶縁膜175は第1マスクパターン150とキャッピングパターン170との間の段差と、キャッピングパターン170とエッチング阻止膜125との間の段差との間に満たされ得る。図16A及び16Bを参照すれば、補助絶縁膜175を全面エッチングする。補助絶縁膜175をエッチングしながら、同時に半導体基板100を覆うエッチング阻止膜125をエッチングし、スペーサー110の上にエッチング阻止パターン127が形成されることができる。補助絶縁膜175の一部がキャッピングパターン170の側面に残存して補助スペーサー175aを形成できる。補助絶縁膜175が全てエッチングされる場合、補助スペーサー175aは形成されないこともあり得る。図17A及び17Bを参照すれば、露出された半導体基板100の上にシリサイド膜180が形成される。シリサイド膜180はニッケルシリサイド膜、又は白金シリサイド膜で形成されることができる。シリサイド膜180を形成することは、半導体基板100全面の上に金属膜を形成し、熱処理工程を進行して半導体基板100と金属膜とを反応させた後、反応されなかった金属膜を除去することを含むことができる。シリサイド膜180の上のゲート電極120の間にメタルコンタクト197が形成される。メタルコンタクト197はタングステン、チタニウム、又は窒化チタンで形成されることができる。メタルコンタクト197を形成することはゲート電極120の間を満たす金属膜を形成し、金属膜の一部をエッチングして少なくとも1つの第1マスクパターン150を露出させることを含むことができる。メタルコンタクト197はリセスパターン157の上で互に連結して金属配線210が形成されることができる。本発明の第2実施形態によれば、本発明の第1実施形態と異なり、第1マスクパターン150が除去されないこともあり得る。第1マスクパターン150は少なくとも1つのリセスパターン157を含み、リセスパターン157の上に金属配線210が形成されることができる。また、ゲート電極120の間に自己整列コンタクト200が形成される。キャッピングパターン170の幅W4はゲート電極120の幅W2より大きく形成され、第1マスクパターン150の幅W5はキャッピングパターン170の幅W4より大きく形成されることができる。ゲート電極120の上に、ゲート電極120より大きい幅を有するキャッピングパターン170及び第1マスクパターン150が形成されることによって、メタルコンタクト197とゲート電極120との間での電気的な短絡を效果的に防止できる。本発明の第2実施形態による半導体素子を説明する。図17A及び17Bを参照すれば、半導体基板100の上のゲート電極120が配置される。ゲート電極120に隣接された半導体基板100にソース/ドレーン領域102が配置される。ゲート電極120はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。ゲート電極120の側面の上にスペーサー110が配置される。スペーサー110はシリコン窒化膜を含むことができる。ゲート電極120の上にキャッピングパターン170が配置される。キャッピングパターン170はシリコン酸化膜を含むことができる。キャッピングパターン170とスペーサー110の側面の上に補助スペーサー175aが配置されることができる。補助スペーサー175aはシリコン酸化膜を含むことができる。キャッピングパターン170の幅W4はゲート電極120の幅W2より大きい。キャッピングパターン170はゲート電極120の上部面及びスペーサー110の一部を覆うことができる。ゲート電極120の間にメタルコンタクト197が配置される。メタルコンタクト197はタングステン、チタニウム、又は窒化チタンを含むことができる。キャッピングパターン170の上にマスクパターン150が配置される。マスクパターン150は一方向に延長されてゲート電極120を覆うことができる。マスクパターン150はゲート電極の幅W2より大きい幅W5を有することができる。スペーサー110を覆い、スペーサー110とメタルコンタクト197との間にエッチング阻止パターン127が配置されることができる。エッチング阻止パターン127はシリコン窒化膜を含むことができる。半導体基板100とメタルコンタクト197との間にシリサイド膜180が配置されることができる。シリサイド膜180はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト197とシリサイド膜180は自己整列コンタクト220self-alignedcontactを構成できる。ゲート電極120より大きい幅を有するキャッピングパターン170によって、自己整列コンタクト220はゲート電極120と電気的に短絡しない。また、ゲート電極120の幅W2より大きい幅W5を有するマスクパターン250によって、自己整列コンタクト220はゲート電極120と電気的に短絡しない。メタルコンタクト197の上部面はマスクパターン250の少なくとも一部の上部面と実質的に同一であり得る。マスクパターン250はメタルコンタクト197の上部面より低い上部面を有するリセスパターン157を含むことができる。リセスパターン157の厚さは隣接するマスクパターン250の厚さより薄いこともある。リセスパターン157の両側に配置されたメタルコンタクト197はリセスパターン157の上で互に連結して金属配線210を構成できる。図18は本発明の第1実施形態の変形例による半導体素子を説明するための断面図である。図18を参照すれば、半導体基板100の上のゲートパターン123が配置される。ゲート電極120に隣接した半導体基板100にソース/ドレーン領域102が配置される。ゲートパターン123と半導体基板100との間にゲート絶縁膜115が配置される。ゲート絶縁膜115はシリコン酸化膜等多様な絶縁物質で形成され得る。ゲートパターン123は導電パターン121及び導電パターン121の上のキャッピング絶縁膜122を含むことができる。導電パターン121はアルミニウム膜を含むことができる。キャッピング絶縁膜122はアルミニウム酸化膜を含むことができる。アルミニウム酸化膜はアルミニウム膜を酸化させて形成されることができる。図3A及び3Bを参照して説明された一実施形態による半導体素子の形成方法で、アルミニウムを含むゲート電極を形成し、ゲート電極を酸化させてアルミニウムで構成された導電パターン121及びアルミニウム酸化膜で構成されたキャッピング絶縁膜122を形成できる。ゲートパターン123の側面の上にスペーサー110が配置される。スペーサー110はシリコン窒化膜を含むことができる。ゲートパターン123の上にキャッピングパターン170が配置される。キャッピングパターン170はシリコン酸化膜を含むことができる。キャッピングパターン170とスペーサー110の側面の上に補助スペーサー175aが配置されることができる。補助スペーサー175aはシリコン酸化膜を含むことができる。キャッピングパターン170の幅W4はゲートパターン123の幅W2より大きいこともあり得る。キャッピングパターン170はゲートパターン123の上部面及びスペーサー110の一部を覆うことができる。ゲートパターン123の間にメタルコンタクト195が配置される。メタルコンタクト195はタングステン、チタニウム、又は窒化チタンを含むことができる。スペーサー110を覆い、スペーサー110とメタルコンタクト195との間にエッチング阻止パターン127が配置されることができる。エッチング阻止パターン127はシリコン窒化膜を含むことができる。半導体基板100とメタルコンタクト195との間にシリサイド膜180が配置されることができる。シリサイド膜180はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト195とシリサイド膜180とは自己整列コンタクトself-alignedcontact200を構成できる。ゲートパターン123より大きい幅を有するキャッピングパターン170によって、自己整列コンタクト200はゲート電極120と電気的に短絡しない。図19は本発明の第2実施形態の変形例による半導体素子を説明するための断面図である。図19を参照すれば、半導体基板100上のゲートパターン123が配置される。ゲート電極120に隣接した半導体基板100にソース/ドレーン領域102が配置される。ゲートパターン123と半導体基板100の間にゲート絶縁膜115が配置される。ゲートパターン123は導電パターン121及び導電パターン121の上のキャッピング絶縁膜122を含むことができる。導電パターン121はアルミニウム膜を含むことができる。キャッピング絶縁膜122はアルミニウム酸化膜を含むことができる。アルミニウム酸化膜はアルミニウム膜を酸化させて形成されることができる。変形実施形態で説明された通り、図3A及び3Bを参照して説明された一実施形態による半導体素子の形成方法で、アルミニウムを含むゲート電極を形成し、ゲート電極を酸化させてアルミニウムで構成された導電パターン121及びアルミニウム酸化膜で構成されたキャッピング絶縁膜122を形成できる。ゲートパターン123の側面の上にスペーサー110が配置される。スペーサー110はシリコン窒化膜を含むことができる。ゲートパターン123の上にキャッピングパターン170が配置される。キャッピングパターン170はシリコン酸化膜を含むことができる。キャッピングパターン170とスペーサー110の側面の上に補助スペーサー175aが配置されることができる。補助スペーサー175aはシリコン酸化膜を含むことができる。キャッピングパターン170の幅W4はゲートパターン123の幅W2より大きいこともあり得る。キャッピングパターン170はゲートパターン123の上部面及びスペーサー110の一部を覆うことができる。ゲートパターン123の間にメタルコンタクト197が配置される。メタルコンタクト197はタングステン、チタニウム、又は窒化チタンを含むことができる。キャッピングパターン170の上にマスクパターン250が配置される。マスクパターン250は一方向に延長されてゲートパターン123を覆うことができる図19参照。マスクパターン250はゲートパターン123の幅W2より大きい幅W5を有することができる。スペーサー110を覆い、スペーサー110とメタルコンタクト197の間にエッチング阻止パターン127が配置されることができる。エッチング阻止パターン127はシリコン窒化膜を含むことができる。半導体基板100とメタルコンタクト197との間にシリサイド膜180が配置されることができる。シリサイド膜180はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト197とシリサイド膜180は自己整列コンタクトself-alignedcontact220を構成できる。ゲートパターン123より大きい幅を有するキャッピングパターン170によって、自己整列コンタクト220はゲートパターン123と電気的に短絡しない。また、ゲートパターン123の幅W2より大きい幅W5を有するマスクパターン250によって、自己整列コンタクト220はゲートパターン123と電気的に短絡しない。メタルコンタクト197の上部面はマスクパターン250の少なくとも一部の上部面と実質的に同一であり得る。マスクパターン250はメタルコンタクト197の上部面より低い上部面を有するリセスパターン157を含むことができる。リセスパターン157の厚さは隣接するマスクパターン250の厚さより薄いこともあり得る。リセスパターン157の両側に配置されたメタルコンタクト197はリセスパターン157の上で互に連結して金属配線210を構成できる。図20は本発明の実施形態等の形成方法によって形成された半導体素子を含むメモリーシステムの一例を示す概略ブロック図である。上述した実施形態による半導体素子は論理データを年産処理する論理素子で具現されることができる。これとは異なりに、上述された実施形態による半導体素子はデータを格納する記憶素子で具現されることができる。上述された半導体素子が記憶素子で具現される場合にはメタルコンタクトの上にデータを格納するデータ格納要素が形成されることができる。データ格納要素はキャパシター、又は可変抵抗体等であり得る。図20を参照すれば、メモリーシステム300はPDA、ポータブルportableコンピュータ、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルフォンmobilephone、デジタルミュージックプレーヤーdigitalmusicplayer、メモリーカードmemorycard、又は情報を無線環境で送信及び/又は受信することができるあらゆる素子に適用されることができる。メモリーシステム300はコントローラー310、キーパッドkeypad、キーボード、及びディスプレーのような入出力装置320、メモリー330、インターフェース340、及びバス350を含む。メモリー330とインターフェース340はバス350を通じて相互通信される。コントローラー310は本発明の実施形態によって具現された論理素子を含む。論理素子は論理データを演算処理できる。具体的に、コントローラー310は少なくとも1つのマイクロプロセッサー、デジタルシグナルプロセッサー、マイクロコントローラー、又はそれと類似の他のプロセス装置を含むことができる。メモリー330はコントローラーによって実行された命令を格納するために使われることができる。入出力装置320はシステム300外部からデータ、又は信号を受信するか受信するか、又はシステム300外部にデータ、又は信号を出力できる。例えば、入出力装置320はキーパッド、キーボード、又はディスプレー素子を含むことができる。メモリー330は本発明の実施形態によって具現された記憶素子を含む。メモリー330はまた他の種類のメモリー、任意の随時接近が可能な揮発性メモリー、その他多様な種類のメモリーをさらに含むことができる。インターフェース340はデータを通信ネットワークに送出するか、或いはネットワークからデータを受ける役割をする。