上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように設けられた第1の配線層と、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように設けられた第2の配線層と、を備えることを特徴とする半導体装置内蔵基板モジュール。前記第1の接続用電極及び前記第2の接続用電極は、前記絶縁性基板の前記上面及び前記下面に関する法線の方向に延在する柱状を有していることを特徴とする請求項1に記載の半導体装置内蔵基板モジュール。前記半導体基板の前記上面側には、集積回路が設けられ、前記第1の接続用電極及び前記第2の接続用電極は、前記集積回路に接続されていることを特徴とする請求項1または2のいずれか一項に記載の半導体装置内蔵基板モジュール。前記第1の配線層及び前記第2の配線層は、それぞれが複数の配線層を含み、且つ前記第1の配線層及び前記第2の配線層の各複数の配線層の間に絶縁層が介在するように設けられた、積層構造を有することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置内蔵基板モジュール。前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置内蔵基板モジュール。上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように設けられた第1の配線層と、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように設けられた第2の配線層と、を備える半導体装置内蔵基板モジュールを、接続パッドが設けられた回路基板に接合させて実装したことを特徴とする半導体装置内蔵基板モジュールの実装構造。上面及び下面のうちのいずれか一方の面に接続パッドが設けられた半導体基板と、前記一方の面の接続パッドに接続するように前記半導体基板の一方の面側に設けられた第3の接続用電極と、前記第3の接続用電極の周側部を覆うように設けられた第3の封止層と、を有する他の半導体装置の電極に、前記半導体装置内蔵基板モジュールの、前記第1の配線層、又は、前記第2の配線層のいずれか一方の配線層が、接続されていることを特徴とする請求項6に記載の半導体装置内蔵基板モジュールの実装構造。前記一方の配線層が、半田ボールを介して、前記他の半導体装置の前記電極に接続されていることを特徴とする請求項7に記載の半導体装置内蔵基板モジュールの実装構造。前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置内蔵基板モジュール。上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように第1の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように第2の配線層を形成する工程と、を含むことを特徴とする半導体装置内蔵基板モジュールの製造方法。前記第1及び第2の配線層を形成する工程は、前記絶縁性基板の上面及び前記半導体装置の上面を覆うように第1の絶縁層及び第1の金属層を前記半導体装置側から順に設ける工程と、前記半導体装置の前記第1の接続用電極を露出する第1の開口部を設ける工程と、前記絶縁性基板の下面及び前記半導体装置の下面を覆うように第2の絶縁層及び第2の金属層を前記半導体装置側から順に設ける工程と、前記半導体装置の前記第2の接続用電極を露出する第2の開口部を設ける工程と、前記第1の接続用電極及び前記第2の接続用電極をメッキ電流路とした電解メッキを行うことによって、前記第1の接続用電極及び前記第1の金属層に接続された第1のビアを前記半導体装置の上面側に形成し、同時に、前記第2の接続用電極及び前記第2の金属層に接続された第2のビアを前記半導体装置の下面側に形成する工程と、を含むことを特徴とする請求項10に記載の半導体装置内蔵基板モジュールの製造方法。前記第1及び第2の配線層を形成する工程の後に、前記絶縁性基板を切断して、前記半導体装置内蔵基板モジュールを個片化することを特徴とする請求項10または11に記載の半導体装置内蔵基板モジュールの製造方法。上述したような構成を有する半導体装置においては、半導体チップの上面の端子が、半導体チップ外の所定の配線層や、半導体チップの上面側と下面側の配線層を導通する電気接続部材やスルーホールを介して、半導体装置の上面或いは下面に設けられた外部接続用の電極に接続されている。ここで、半導体チップの上面側と下面側の配線層を導通する電気接続部材やスルーホールは、半導体チップの周辺に設けられているため、半導体装置の平面サイズが大型化するという問題を有していた。また、このような配線構造の場合、半導体チップの端子から半導体装置の上面又は下面に設けられた外部接続用の電極までの配線経路が複雑になるとともに、配線長が長くなる場合がある。そのため、信号遅延等による回路特性の劣化を招くという問題を有していた。そこで、本発明は、上述した問題点に鑑み、半導体チップを内蔵した基板モジュールにおいて、当該半導体チップの上面側と下面側に設けられた配線層や電極を導通する構成を設けた場合であっても、基板モジュールの平面サイズを小型化することができるとともに、良好な回路特性を実現することができる半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの回路基板への実装構造、並びに、該半導体装置内蔵基板モジュールの製造方法を提供することを目的とする。本発明に係る半導体装置内蔵基板モジュールは、上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように設けられた第1の配線層と、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように設けられた第2の配線層と、を備えることを特徴とする。本発明に係る半導体装置内蔵基板モジュールの実装構造は、上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように設けられた第1の配線層と、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように設けられた第2の配線層と、を備える半導体装置内蔵基板モジュールを、接続パッドが設けられた回路基板に接合させて実装したことを特徴とする。本発明に係る半導体装置内蔵基板モジュールの製造方法は、上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように第1の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように第2の配線層を形成する工程と、を含むことを特徴とする。本発明によれば、半導体チップを内蔵した基板モジュールにおいて、当該半導体チップの上面側と下面側に設けられた配線層や電極を導通する構成を設けた場合であっても、基板モジュールの平面サイズを小型化することができるとともに、良好な回路特性を実現することができる半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの回路基板への実装構造、並びに、該半導体装置内蔵基板モジュールの製造方法を提供することができる。以下、本発明に係る半導体装置内蔵基板モジュール及びその実装構造、並びに、半導体装置内蔵基板モジュールの製造方法について、実施形態を示して詳しく説明する。半導体装置内蔵基板モジュールまず、本発明に係る半導体装置内蔵基板モジュールについて説明する。なお、本実施形態においては、半導体チップ及び該半導体チップに設けられた配線層、柱状電極及び封止層を含めた構成を半導体装置と定義する。本実施形態に係る半導体装置の具体的な構成については詳しく後述する。図1は、本発明に係る半導体装置内蔵基板モジュールの一実施形態を示す概略断面図である。本実施形態に係る半導体装置内蔵基板モジュール10は、例えば図1に示すように、コア基板11に設けられた開口部キャビティ11hに、半導体装置20が埋め込まれ、内蔵された構成を有している。ここで、本実施形態に係る半導体装置内蔵基板モジュール10に内蔵される半導体装置20は、いわゆるチップサイズパッケージChipSizePackage;CSPの一形態である、ウエハレベルCSP又は、ウエハレベルパッケージ;WLPと呼ばれるパッケージ構造を有している。半導体装置20については、詳しく後述するが、概略、上面図1の上面に集積回路図示を省略が形成されたシリコン基板半導体基板21と、当該シリコン基板21を厚さ方向図1の上下方向に貫通し、上面側と下面図1の下面側を導通する貫通電極22cと、シリコン基板21の上面側及び下面側に設けられ、貫通電極22cに接続された配線層25a、25b及び外部接続用の柱状電極第1の外部接続用電極、第2の外部接続用電極26a、26bと、シリコン基板21の上面側及び下面側を封止する第1の封止層27a、第2の封止層27bと、を有している。この半導体装置20の厚さ方向の寸法は、コア基板11の厚さ方向の寸法と略同一になるように設定されている。すなわち、コア基板11の開口部11hに半導体装置20を埋め込んだ状態で、コア基板11の上面と半導体装置20の上面が略面一となり、また、コア基板11の下面と半導体装置20の下面が略面一となるように設定されている。ここで、コア基板11の開口部11hは、コア基板11をその厚さ方向に貫通するように、コア基板11の上面から下面にかけて貫通する貫通孔である。コア基板11は、例えばガラス繊維にエポキシ樹脂等を含浸させたシート状の絶縁材料からなるプリプレグと呼ばれる部材絶縁性基板が適用される。コア基板11の上面図1の上面;第1の面11a側には、例えばプリプレグからなる絶縁層第1の絶縁層12a、14aが複数積層されている。各絶縁層12a、14aの上面には所定の配線パターンを有する配線層第1の配線層13a、15aが設けられ、絶縁層12a、14aを厚さ方向に貫通するビア第1のビア13va、15vaにより、当該配線層13a、15aと各絶縁層12a、14aの下層側の配線層や電極と電気的に接続されている。このように、コア基板11の上面側に設けられた配線層は、半導体装置20側から順に、絶縁層12a、配線層13a、絶縁層14a及び配線層15aが積層された積層構造を有している。すなわち、図1に示した半導体装置内蔵基板モジュール10は片面2層のビルドアップ基板構造を有している。具体的には、図1に示した半導体装置内蔵基板モジュール10においては、コア基板11の上面11a側に、2層の絶縁層12a、14aが積層されている。第1層目の積層配線は、コア基板11及び半導体装置20の上面側に積層された絶縁層12aと、当該絶縁層12a上に設けられた配線層13aと、絶縁層12aを貫通して配線層13aと半導体装置20の第1の封止層27aの上面に露出する柱状電極26aの端部に電気的に接続されたビア13vaと、を有している。また、第2層目の積層配線は、第1層目の絶縁層12a及び配線層13a上に積層された絶縁層14aと、当該絶縁層14a上に設けられた配線層15aと、絶縁層14aを貫通して配線層15aと第1層目の配線層13aに電気的に接続されたビア15vaと、を有している。そして、最上層となる第2層目の絶縁層14aを被覆するようにソルダーレジスト等の保護絶縁膜16aが設けられている。保護絶縁膜16aには第2層目の配線層15aの上面が露出する開口部16haが設けられている。当該開口部16haを介して露出する配線層15aには外部接続用の半田ボール17が接続されている。また、コア基板の下面図1の下面;第2の面11b側にも、上面側と同様に、例えばプリプレグからなる絶縁層第2の絶縁層12b、14bが複数積層されている。各絶縁層12b、14bの下面には所定の配線パターンを有する配線層第2の配線層13b、15bが設けられ、絶縁層12b、14bを厚さ方向に貫通するビア第2のビア13vb、15vbにより、当該配線層13b、15bと絶縁層12b、14bの上層側の配線層や電極と電気的に接続されている。このように、コア基板11の下面側に設けられた配線層も、上面側の配線と同様に、半導体装置20側から順に、絶縁層12b、配線層13b、絶縁層14b及び配線層15bが積層された積層構造を有している。具体的には、図1に示した半導体装置内蔵基板モジュール10においては、コア基板11の下面11b側に、2層の絶縁層12b、14bが積層されている。第1層目の積層配線は、コア基板11及び半導体装置20の下面側に積層された絶縁層12bと、当該絶縁層12b上図面では下面側に相当するに設けられた配線層13bと、絶縁層12bを貫通して配線層13bと半導体装置20の第2の封止層27bの下面に露出する柱状電極26bの端部に電気的に接続されたビア13vbと、を有している。また、第2層目の積層配線は、第1層目の絶縁層12b及び配線層13b上図面では下面側に相当するに積層された絶縁層14bと、当該絶縁層14b上図面では下面側に相当するに設けられた配線層15bと、絶縁層14bを貫通して配線層15bと第1層目の配線層13bに電気的に接続されたビア15vbと、を有している。そして、最下層となる第2層目の絶縁層14bを被覆するようにソルダーレジスト等の保護絶縁膜16bが設けられている。保護絶縁膜16bには第2層目の配線層15bの下面が露出する開口部16hbが設けられている。なお、図1においては、図示の都合上、半導体装置20を簡略化して示した。また、図1において、各絶縁層12a、12b、14a、14b上に設けられる配線層13a、13b、15a、15bは、積層構造を構成する上で必要な一部の配線層を示したものであって、これに限定されるものではない。また、積層配線の層数についても、一例を示したに過ぎず、これに限定されるものではなく、例えば積層配線が1層のみであってもよいし、コア基板11の上面側及び下面側に設けられる積層配線の層数が異なるものであってもよい。ここで、コア基板11の上面側及び下面側に設けられる積層配線の層数特に、プリプレグからなる絶縁層の数を、同数になるように構成した場合には、後述する半導体装置内蔵基板モジュールの製造方法において、次のような利点を有している。すなわち、半導体装置内蔵基板モジュールを個片化するまでの工程において、集合基板状態のコア基板図6~図12参照11wの上面側と下面側に生じる引っ張り応力を均衡させることができるので、コア基板11wの反りを軽減することができ、製造歩留まりを改善することができる。次に、本実施形態に係る半導体装置内蔵基板モジュールに適用可能な、ウエハレベルCSP構造の半導体装置について、図面を参照して詳しく説明する。ここでは、本実施形態に適用可能な、ウエハレベルCSP構造の半導体装置の基本的な構成について説明する。図2は、本発明に係る半導体装置内蔵基板モジュールに適用可能な半導体装置の一実施形態を示す概略平面図であり、図3は、本実施形態に適用可能な半導体装置を示す概略断面図である。ここで、図3aは、図2に示した半導体装置におけるIIIA-IIIA線本明細書においては図2中に示したローマ数字の3に対応する記号として便宜的にIIIを用いる。に沿った断面を示す図であり、図3bは、図2に示した半導体装置におけるIIIB-IIIB線に沿った断面を示す図である。本実施形態に適用可能な半導体装置20は、例えば図2、図3a、bに示すように、所定の機能を有する集積回路図示を省略が上面21a側図2の紙面手前側、及び、図3a、bの上面側;第1の面に形成されたシリコン基板半導体基板21を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の各素子と、これらを相互に接続する配線層により形成されている。図2、図3a、bに示すように、シリコン基板21の上面21aには、集積回路の各素子に接続されたアルミニウム系金属等からなる複数の接続パッド22aが設けられている。また、シリコン基板21の上面21aには、集積回路を保護するための絶縁膜として、酸化シリコンや窒化シリコン等からなるパッシベーション膜23が設けられている。ここで、パッシベーション膜23は、上述した複数の接続パッド22aを被覆するように設けられ、各接続パッド22aの上面の一部例えば中央部を露出させる複数の開口部23hが設けられている。パッシベーション膜23の上面には、ポリイミド系樹脂等からなる絶縁膜24aが、シリコン基板21の上面21aに関する法線の方向図2の紙面手前側、又は、図3a、bの上方側に相当するから見て、すなわち、シリコン基板21を上面側から平面視して、パッシベーション膜23の上面のうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。パッシベーション膜23の開口部23hに対応する部分の絶縁膜24aには、開口部24haが設けられ、各接続パッド22aの上面の一部例えば中央部が露出されている。すなわち、各接続パッド22aの上面は、パッシベーション膜23に設けられた開口部23hに整合する位置に設けられた絶縁膜24aの開口部24haを介して露出されている。なお、本実施形態では、図2に示すように、複数の接続パッド22aが、シリコン基板21の上面21aの外周縁に沿って、略矩形枠状をなすように配列されている場合を示したが、各接続パッド22aの配列はこれに限られるものではない。また、本実施形態では、図2、図3a、bに示すように、絶縁膜24aが、シリコン基板21を上面側図2の紙面手前側、又は、図3a、bの上側に相当するから平面視して、パッシベーション膜23の外周縁部分の上面を枠状に露出させるように、絶縁膜24aを矩形状又は正方形状に設けた構成について説明するが、これに限られるものではない。すなわち、パッシベーション膜23と絶縁膜24aの平面形状を異なるように設けた構成に限らず、パッシベーション膜23と絶縁膜24aの平面形状を同一になるように設けて、シリコン基板21の外周縁部分の上面21aを枠状に露出させるように構成したものであってもよい。また、図2、図3a、bに示すように、絶縁膜24aの上面には、複数の配線層25aが所定の配線パターンを有して延在するように設けられている。配線層25aは、例えば、絶縁膜24aの上面に設けられた銅等からなるシード金属層25-1aと、シード金属層25-1aの上面に設けられた銅等からなる配線金属層25-2aとの2層構造を有している。各配線層25aの一端部25xは、パッシベーション膜23及び絶縁膜24aに設けられた開口部23h、24haを介して各接続パッド22aの上面に電気的に接続されている。また、各配線層25aの他端部には、ランド25yが形成されている。そして、各配線層25aの一端部25xと他端部ランド25yの間は、これらと一体的に形成された引き回し線部25zにより接続されている。また、図2、図3a、bに示すように、各配線層25aのランド25yの上面には、シリコン基板21の上面21aに関する法線の方向に延在する、銅等からなる外部接続用の柱状電極第1の接続用電極26aが設けられ、ランド25yと柱状電極26aが電気的に接続されている。ここで、柱状電極26aは、例えば図2に示すように、矩形状のシリコン基板21の各辺方向図面上下方向及び左右方向に等間隔を有するように正方配列されている。また、図3a、bに示すように、配線層25a及び絶縁膜24aが設けられたシリコン基板21の上面側には、パッシベーション膜23の上面のうち、絶縁膜24aによって被覆されずに露出された領域と、絶縁膜24aの上面のうち、配線層25aによって被覆されずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる第1の封止層27aが設けられている。第1の封止層27aの上面は、平坦化されており、上述した柱状電極26aの上面端部が露出するように略面一となるように設けられている。また、図3a、bに示すように、シリコン基板21の下面21b側図2の紙面裏手側、及び、図3a、bの下面側には、シリコン基板21を下面側図2の紙面裏手側、又は、図3a、bの下側に相当するから平面視して、例えば、上面21a側に設けられた複数の接続パッド22aと整合する位置に、複数の接続パッド22bが設けられている。ここで、上面21a側の接続パッド22aと下面21b側の接続パッド22bの個数や配列間隔ピッチは、同一になるように設定されているものであってもよいし、各々任意の個数や配列間隔に設定されているものであってもよい。そして、本実施形態に係る半導体装置20においては、図2、図3a、bに示すように、シリコン基板21を厚さ方向図3a、bの上下方向に相当するに貫通して、シリコン基板21の上面21a側の接続パッド22aと、下面21b側の接続パッド22bとを、電気的に接続するアルミニウム系金属等からなる貫通電極22cが設けられている。ここで、貫通電極22cは、例えば、図2、図3a、bに示すように、シリコン基板21の上面21a側及び下面21b側に設けられる各接続パッド22a、22bを1対1の関係で接続するように設けられる。なお、図2、図3a、bにおいては、上面21a側及び下面21b側に設けられる全ての接続パッド22a、22bを1対1の関係で相互に接続した構成を示したが、任意の配置位置の接続パッド22a、22bのみを貫通電極12cを介して接続するものであってもよい。すなわち、貫通電極22cを介して、相互に接続されていない接続パッド22a、22bが設けられていてもよい。また、貫通電極22cは、図2、図3a、bに示すように、シリコン基板21を上面側あるいは下面側から平面視して、上面21a側及び下面21b側に設けられる各接続パッド22a、22bの配置と整合する位置に設けられる。これによれば、シリコン基板21を上面側あるいは下面側から平面視した場合に、同一の位置又は領域に、上面21a側及び下面21b側の各接続パッド22a、22bと貫通電極22cを平面的に重なるように設けることができる。したがって、平面視した場合に、貫通電極22cの形成領域を、接続パッド22a、22bの形成領域とは別個に設ける必要がないので、半導体装置集積回路のレイアウト設計を制約することがない。また、図3a、bに示すように、シリコン基板21の下面21bには、上述した複数の接続パッド22bを被覆するように、ポリイミド系樹脂等からなる絶縁膜24bが設けられている。絶縁膜24bは、シリコン基板21を下面側から平面視して、シリコン基板21の外周縁部分の下面21bのうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。また、絶縁膜24bには、各接続パッド22bの下面の一部例えば中央部を露出させる複数の開口部24hbが設けられている。また、図3a、bに示すように、絶縁膜24bの下面には、複数の配線層25bが所定の配線パターンを有して延在するように設けられている。配線層25bは、上述した配線層25aと同様に、例えば、絶縁膜24bの下面に設けられた銅等からなるシード金属層25-1bと、シード金属層25-1bの上面に設けられた銅等からなる配線金属層25-2bとの2層構造を有している。各配線層25bの一端部25xは、絶縁膜24bに設けられた開口部24hbを介して各接続パッド22bの下面に電気的に接続されている。また、各配線層25bの他端部には、ランド25yが形成されている。そして、各配線層25bの一端部25xと他端部ランド25yの間は、これらと一体的に形成された引き回し線部25zにより接続されている。また、図3a、bに示すように、各配線層25bのランド25yの下面には、シリコン基板21の下面21bに関する法線の方向に延在する、銅等からなる外部接続用の柱状電極第2の接続用電極26bが設けられ、ランド25yと柱状電極26bが電気的に接続されている。ここで、柱状電極26bは、例えば図2に示した柱状電極26aと同様に、矩形状のシリコン基板21の各辺方向図面上下方向及び左右方向に等間隔を有するように正方配列されている。また、図3a、bに示すように、配線層25b及び絶縁膜24bが設けられたシリコン基板21の下面側には、シリコン基板21の下面のうち、絶縁膜24bによって被覆されずに露出された領域と、絶縁膜24bの下面のうち、配線層25bによって被覆されずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる第2の封止層27bが設けられている。第2の封止層27bの下面は、平坦化されており、上述した柱状電極26bの下面端部が露出するように略面一となるように設けられている。なお、図3a、bにおいては、シリコン基板21の上面側及び下面側に設けられる全ての柱状電極26a、26bが、シリコン基板21を上面側あるいは下面側から平面視した場合に、略整合する位置に設けられた構成を示したが柱状電極26a、26bの設置位置はこれに限られるものではない。例えば、後述するように、本実施形態に係る半導体装置20を内蔵した半導体装置内蔵基板モジュールを回路基板上に実装する場合や、他の半導体装置をパッケージオンパッケージPOP構造で積層実装する場合には、少なくとも、実装される回路基板、あるいは、積層される他の半導体装置に設けられた電極との電気的な接続が可能な位置に柱状電極26a、26bが設けられているものであればよい。また、図3a、bにおいては、シリコン基板21の上面側及び下面側に設けられる柱状電極26a、26bが同数設けられた構成を示したが、図1に示したように、柱状電極26a、26bが、各々任意の個数設けられているものであってもよい。このように、本実施形態に適用可能な半導体装置20においては、シリコン基板21の上面21a及び下面21bに、貫通電極22cにより相互に接続された接続パッド22a、22bが設けられている。また、シリコン基板21の上面側及び下面側には、各接続パッド22a、22bに接続された配線層25a、25b及び外部接続用の柱状電極26a、26bが各々設けられているとともに、当該柱状電極26a、26bの周側部を被覆し、かつ、柱状電極26aの上面及び柱状電極26bの下面が露出するように第1の封止層27a、第2の封止層27bが各々設けられている。これにより、シリコン基板21の上面側及び下面側に設けられた柱状電極26aと26bが、配線層25a、接続パッド22a、貫通電極22c、接続パッド22b、配線層25bを介して、電気的に接続された構成が得られる。すなわち、シリコン基板21の上面側及び下面側の柱状電極26a、26bが、集積回路に直接接続された単一の接続パッド22aに接続されて、所定の信号や電圧が柱状電極26a、26bを介して、集積回路に共通して入出力される。あるいは、上面側及び下面側の柱状電極26a、26b間で、所定の信号や電圧がそのまま伝達されるスルー導通路として機能する。なお、本実施形態に適用される半導体装置20は、上述したように、シリコン基板21の上面側及び下面側の柱状電極26a、26bが相互に電気的に接続された構成に加えて、上面側の柱状電極26aが、配線層25aを介して、接続パッド22aにのみ接続された構成が混在するものであってもよいし、下面側の柱状電極26bが、配線層25b、接続パッド22b、貫通電極22cを介して、上面側の接続パッド22aにのみ接続された構成が混在するものであってもよい。また、シリコン基板21の上面側の接続パッド22aは、集積回路に接続されている場合について説明したが、当該接続パッド22aが集積回路に接続されていない構成を有しているものであってもよい。さらに、シリコン基板21の上面側あるいは下面側に設けられた柱状電極26a、26bは、各々電気的に独立した構成を有するものであってもよいし、例えば配線層25aや25bにより特定の柱状電極26a又は26b例えば、隣接する位置に設けられた柱状電極26a又は26bが相互に電気的に接続された構成を有するものであってもよい。このように、本実施形態に係る半導体装置内蔵基板モジュール10においては、コア基板11に内蔵される半導体装置20のシリコン基板21の上面21a側及び下面21b側に、貫通電極22cにより電気的に接続された配線層25a、25b及び柱状電極26a、26bが各々設けられている。これにより、半導体装置20の上面側及び下面側に設けられた柱状電極26aと26bが導通した構成が得られる。したがって、このような半導体装置20をコア基板11に設けられた開口部11h内に埋め込むことにより、当該半導体装置20を介して、コア基板11の上面側の配線層13a、15aと下面側の配線層13b、15bを電気的に接続することができる。これにより、半導体装置20が埋め込まれた開口部11h周辺のコア基板11にスルーホールを形成する必要がないので、半導体装置内蔵基板モジュール10の平面サイズ換言すると、半導体装置内蔵基板モジュール10を形成するコア基板11の寸法を小型化することができる。また、この場合、コア基板11の開口部11h周辺に設けたスルーホールを経由して上面側の配線層13a、15aと下面側の配線層13b、15bを接続する場合に比較して、配線長を短くすることができ、信号遅延等の回路特性の劣化を抑制することができる。なお、本実施形態に係る半導体装置内蔵基板モジュール10における作用効果については、後述する比較検証において、さらに詳しく説明する。加えて、本実施形態に係る半導体装置内蔵基板モジュール10において、コア基板11に内蔵される半導体装置20特有の作用効果として、半導体装置20がCSP構造を有しているので、半導体装置20の大きさを個々の半導体チップ集積回路が形成されたシリコン基板21に相当するの外形寸法と略同じ外形寸法に近づけることができる。したがって、柱状電極及び該柱状電極を被覆する封止層が設けられた半導体装置において、該半導体装置の両面側に柱状電極を設けた場合に、その平面サイズがシリコン基板よりも大きくなることを抑制することができる。また、本実施形態に適用される半導体装置20においては、シリコン基板21の上面側及び下面側に、配線層25a、25bに直接接続された柱状電極26a、26bを有し、さらに、当該柱状電極26a、26bの周側部を被覆するとともに、シリコン基板21の上面側及び下面側を保護する第1の封止層27a、第2の封止層27bを設けた構成を有している。したがって、製造工程や製品出荷後における半導体装置内蔵基板モジュール10の内部応力や外部応力を緩衝して、集積回路の損傷や断線等の発生等を抑制することができるとともに、回路特性が良好で、かつ、信頼性の高い半導体装置を適用することができる。また、本実施形態に適用される半導体装置20においては、シリコン基板21の上面側及び下面側の双方に柱状電極26a、26bを設けた構成を有している。これにより、シリコン基板21のいずれかの面側のみに外部接続用の柱状電極を配列する場合に比較して、柱状電極を分散して配置することができるので、電極の配置密度を低減することができるとともに、配線層25a、25bの設計自由度を向上させることができる。したがって、半導体装置20をコア基板11へ内蔵した場合に、コア基板11の上面側及び下面側に設けられる多層配線層配線層13a、13b及びビア13va、13vbに相当するとの接続不良や隣接する電極間でのショートの発生を抑制し、信頼性の高い半導体装置を適用することができる。あるいは、シリコン基板21の両面の任意の位置に柱状電極26a、26bを分散して配置することができるので、配線層25a、25bの配線パターンを高密度化又は高機能化することができる。したがって、本来コア基板11の上面側及び下面側に設けられる積層配線の配線パターンを簡略化して、配線長を短くしたり、配線層の積層数を削減することができる。又は、配線層の積層数を同一とした場合には、より複雑で高機能な配線パターンを有する積層配線を実現することができる。さらに、本実施形態に示したようなウエハレベルCSP構造の半導体装置20においては、いわゆるベアチップ型の半導体装置に比較して、製品検査を簡単に行うことができるとともに、集積回路が封止層等により保護されているので、外部応力や汚染物等の外的環境の影響を受けにくい。したがって、コア基板11の開口部11hへの埋め込み前に不良品を適切に除去して、良品の半導体装置のみをコア基板11に内蔵することができ、製造歩留まりを向上させることができる。なお、図2、図3に示した半導体装置20においては、接続パッド22aと柱状電極26aに接続される配線層25a、及び、接続パッド22bと柱状電極26bに接続される配線層25bとして、シード金属層25-1aと配線金属層25-2a、又は、シード金属層25-1bと配線金属層25-2bからなる2層構造の配線を有している場合について説明した。この配線構造は、半導体装置20の一例を説明するためのものに過ぎず、本発明はこれに限られるものではない。すなわち、半導体装置20に適用される配線層25a、25bは、例えば、単層の金属層又は導電層からなるものであってもよいし、3層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。半導体装置内蔵基板モジュールの実装構造次に、本実施形態に係る半導体装置内蔵基板モジュールを回路基板に実装する際の構造について説明する。図4は、本実施形態に係る半導体装置内蔵基板モジュールの実装構造の一例を示す概略断面図である。ここでは、図1に示した半導体装置内蔵基板モジュール10を、上下反転させた状態で回路基板上に実装した場合の実装構造について説明する。また、図5は、本実施形態に係る半導体装置内蔵基板モジュールに積層実装される半導体装置の一例を示す概略断面図である。なお簡便のため、図4では、半導体装置40を図5よりも簡略化して書いている。上述した構成を有する半導体装置内蔵基板モジュール10を適用した実装構造は、例えば図4に示すように、半導体装置内蔵基板モジュール10の下面側に設けられ、保護絶縁膜16aの各開口部16haに露出する配線層15aが、個別の半田ボール17や半田ペーストを介して、回路基板30の上面に設けられた各接続パッド32xに接合されている。これにより、半導体装置内蔵基板モジュール10のコア基板11に埋め込まれた半導体装置20に設けられた集積回路図示を省略が、接続パッド22a、配線層25a、柱状電極26a、及び、ビア13va、配線層13a、ビア15va、配線層15a、並びに、半田ボール17を介して、回路基板30上面の接続パッド32xに電気的に接続される図3a参照。なお、図4に示した実装構造に適用される回路基板30は、フィルム状または平板状の絶縁体31上に、銅等の金属膜からなる導体箔32によって所定の配線パターンが形成された構造を有し、この導体箔32の上面全体を覆うように絶縁膜33が形成されている。この導体箔32には、半導体装置内蔵基板モジュール10等の外部回路と電気的に接続される複数の接続パッド32xが設けられ、絶縁膜33には、これらの接続パッド32xの上面を露出するように開口部33hが設けられている。また、本実装構造例においては、例えば図4に示すように、半導体装置内蔵基板モジュール10の上面側に設けられ、保護絶縁膜16bの各開口部16hbに露出する配線層15bが、個別の半田ボール48を介して、他のウエハレベルCSP構造の半導体装置40の各柱状電極46に接合されている。これにより、半導体装置内蔵基板モジュール10のコア基板11に埋め込まれた半導体装置20に設けられた集積回路が、接続パッド22a、貫通電極22c、接続パッド22b、配線層25b、柱状電極26b、及び、ビア13vb、配線層13b、ビア15vb、配線層15b、並びに、半田ボール48を介して、他の半導体装置40に電気的に接続される。ここで、半導体装置内蔵基板モジュール10の上面側にPOP構造で積層実装される半導体装置40は、図5に示すように、図2、図3に示した半導体装置20において、シリコン基板の下面側の絶縁層、配線層、柱状電極、封止層、及び、シリコン基板を貫通する貫通電極が設けられていない構成を有している。すなわち、半導体装置40は、上面及び下面のうちのいずれか一方の面に接続パッド42が設けられた半導体基板41と、当該一方の面の接続パッド42に接続するように半導体基板41の一方の面側に設けられた柱状電極第3の接続用電極46と、柱状電極46の周側部を覆うように設けられた第3の封止層47と、を有する。具体的には、図5に示すように、半導体基板41の上面41aに、集積回路に接続された複数の接続パッド42、及び、集積回路を保護するためのパッシベーション膜43が設けられている。ここで、パッシベーション膜43には、各接続パッド42の上面の一部を露出させる複数の開口部43hが設けられている。また、パッシベーション膜43の上面には絶縁膜44が設けられ、パッシベーション膜43の開口部43hに対応する部分に開口部44hが設けられて、各接続パッド42の上面の一部が露出されている。また、図5に示すように、絶縁膜44の上面には、複数の配線層45が所定の配線パターンを有して延在するように設けられている。なお、配線層45は、上述した半導体装置20と同様に、複数の金属層からなる積層構造を有しているものであってもよいし、単層の金属層からなるものであってもよい。各配線層45の一端部は、開口部43h、44hを介して各接続パッド42に電気的に接続され、また、各配線層45の他端部上には、柱状電極46が設けられている。また、配線層45及び絶縁膜44が設けられた半導体基板41の上面側には、上面に柱状電極46の端部が露出するように第3の封止層47が設けられている。このような実装構造によれば、上述したように、半導体装置内蔵基板モジュール10の平面サイズを小型化することができるので、回路基板30上に占める実装面積の増大を抑制することができ、ひいては、実装構造を高密度化することができる。また、上述したように、半導体装置内蔵基板モジュール10内に設けられた配線長を、コア基板11にスルーホールを設けて配線する場合に比較して短くすることができるので、信号遅延等の回路特性の劣化を抑制した実装構造を実現することができる。半導体装置内蔵基板モジュールの製造方法次に、本実施形態に係る半導体装置内蔵基板モジュールの製造方法について説明する。図6~図12は、本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図である。ここでは、図4に示した実装構造に適用される半導体装置内蔵基板モジュールについて製造方法を説明する。なお、図6aは、図6bに示したコア基板11wにおけるVIA-VIA線本明細書においては図6中に示したローマ数字の6に対応する記号として便宜的にVIを用いる。に沿った断面を示す図である。また、図6bに示した平面図において、コア基板11wの形状を明確にするため、便宜的にハッチングを施して示した。上述した半導体装置内蔵基板モジュール10の製造方法は、まず、図6aに示すように、集合基板状態のコア基板11wを準備する。ここで、図6bに示すように、コア基板11wには、複数の基板モジュール形成領域10rが設定され、各基板モジュール形成領域10rに、上面側と下面側を貫通する開口部キャビティ11hwが設けられている。そして、図6a、cに示すように、このコア基板11wの開口部11hwに、図2、図3に示した構成を有する半導体装置20を埋め込む。これにより、コア基板11wの各基板モジュール形成領域10rの開口部11hwに半導体装置20が埋め込まれた構成が得られる。また、図6a、cにおいて、符号18で示す領域は、ダイシングストリートである。ここで、半導体装置20は、上述したように、シリコン基板21の上面側及び下面側に配線層25a、25b及び柱状電極26a、26bが設けられている。そして、半導体装置20は、シリコン基板21を貫通する貫通電極22cにより、上面側と下面側の配線層25a、25b及び柱状電極26a、26bが電気的に接続された構成を有している。また、半導体装置20は、シリコン基板21の上面側及び下面側に、柱状電極26a、26bの端部が露出するように、第1の封止層27a、第2の封止層27bが設けられている。次いで、図7aに示すように、コア基板11wの開口部11hwに半導体装置20を埋め込んだ状態で、コア基板11wの上面11wa及び半導体装置20の上面を覆うように、半導体装置20側から順に、プリプレグからなる絶縁層12a及び銅箔等からなる金属導電層第1の金属層13waを積層し、コア基板11wの下面11wb及び半導体装置20の下面を覆うように、半導体装置20側から順に、プリプレグからなる絶縁層12b及び銅箔等からなる金属導電層第2の金属層13wbを積層する。次いで、図7bに示すように、絶縁層12a、12b及び金属導電層13wa、13wbを積層したコア基板11wを熱プレスすることにより、各層を接合させるとともに硬化させる。次いで、図8aに示すように、例えばレーザビア形成法を用いて、レーザドリル装置でコア基板11wの上面側の金属導電層13wa及び絶縁層12aに穴あけ加工を行い、金属導電層13wa及び絶縁層12aにビア開口部第1の開口部12haを形成する。また、コア基板11wの下面側においても、金属導電層13wb及び絶縁層12bに穴あけ加工を行い、金属導電層13wb及び絶縁層12bにビア開口部第2の開口部12hbを形成する。ここで、ビア開口部12ha、12hbの形成位置は、コア基板11wを上面側又は下面側から平面視して、コア基板11wの開口部11hwに埋め込まれた半導体装置20の上面又は下面に露出する柱状電極26a、26bの配置位置と整合するように設定される。これにより、ビア開口部12ha、12hb内に、半導体装置20の上面又は下面に露出する柱状電極26a、26bの端部が露出する。次いで、図8bに示すように、半導体装置20の上面及び下面に露出する柱状電極26a、26bをメッキ電流路とした銅の電解メッキを行なうことにより、少なくとも、柱状電極26a、26bが露出する絶縁層12a、12bのビア開口部12ha、12hb内に、銅メッキを成長させて、ビア13va、13vbを形成する。ここで、ビア13va、13vbは、各々、コア基板11wの上面側又は下面側の金属導電層13wa、13wbに電気的に接続されるように形成される。また、半導体装置20の柱状電極26aと26bは、シリコン基板21に設けられた貫通電極22cを介して、電気的に接続されているので、柱状電極26aと26bのうち、いずれかを一方をメッキ用の電極に接続することにより、ビア13va及び13vbは、同一の電解メッキ工程において同時に形成される。なお、銅の電解メッキにより形成された部分は、各々、銅箔からなる金属導電層13wa、13wbと一体化するように形成されるので、図面においてもそれらの境界は図示していない。次いで、コア基板11wの上面側に形成された金属導電層13waを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図8cに示すように、絶縁層12a上に所定の配線パターンを有し、かつ、ビア13vaに接続された配線層13aを形成する。次いで、コア基板11wの下面側についても同様に、金属導電層13wbを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図8cに示すように、絶縁層12b上に所定の配線パターンを有し、かつ、ビア13vbに接続された配線層13bを形成する第1層目の積層配線形成工程。次いで、図9aに示すように、コア基板11wの上面側の、配線層13aが形成された絶縁層12a上に、プリプレグからなる絶縁層14a及び銅箔等からなる金属導電層第1の金属層15waを積層し、また、下面側の配線層13aが形成された絶縁層12a上に、プリプレグからなる絶縁層14b及び銅箔等からなる金属導電層第2の金属層15wbを積層する。そして、絶縁層14a、14b及び金属導電層15wa、15wbを積層したコア基板11wを熱プレスすることにより、各層を接合させるとともに硬化させる。次いで、上述した第1層目の積層配線形成工程と同様に、図9bに示すように、例えばレーザビア形成法を用いて、コア基板11wの上面側の金属導電層15wa及び絶縁層14aに穴あけ加工を行い、金属導電層15wa及び絶縁層14aにビア開口部第1の開口部14haを形成する。また、コア基板11wの下面側においても、金属導電層15wb及び絶縁層14bに穴あけ加工を行い、金属導電層15wb及び絶縁層14bにビア開口部第2の開口部14hbを形成する。ここで、ビア開口部14ha、14bの形成位置は、コア基板11wを上面側又は下面側から平面視して、第1層目の積層配線である配線層13a、13bの配線パターン、又は、ビア13va、13vbの形成領域と整合するように設定される。これにより、ビア開口部14ha、14hb内に、第1層目の積層配線である配線層13a、13b、又は、ビア13va、13vbが露出する。ここで、上述した第1層目の積層配線形成工程においても行われた、レーザビア形成法を用いた穴あけ加工においては、ビア開口部12ha、12hb、又は、14ha、14bの形成位置は、下層に形成された柱状電極26a、26b、又は、ビア13va、13vbの形成領域と整合するように設定することが好ましい。すなわち、レーザビア形成法による穴あけ加工時に、下層に柱状電極26a、26bやビア13va、13vbが形成されていない領域の配線層上に直接穴あけ加工をした場合、配線層を形成する銅箔が焼き切れて消失する場合がある。このような問題を防止するために、配線層を形成する銅箔を厚く形成することも考えられるが、この場合には、集合基板状態のコア基板11wの上面側と下面側に生じる引っ張り応力が大きくなるとともに不均衡になり、コア基板11wに反り等が生じやすくなるという新たな問題が生じる。これに対して、柱状電極26a、26bやビア13va、13vbの形成領域上に穴あけ加工した場合には、上述したような問題の発生を抑制することができる。次いで、図10aに示すように、上述した第1層目の積層配線形成工程において形成された配線層13a、13b、又は、ビア13va、13vbをメッキ電流路とした銅の電解メッキを行なうことにより、少なくとも、配線層13a、13b、又は、ビア13va、13vbが露出する絶縁層14a、14bのビア開口部14ha、14hb内に、銅メッキを成長させて、ビア15va、15vbを形成する。ここで、ビア15va、15vbは、各々、絶縁層14a、14b上に形成された金属導電層15wa、15wbに電気的に接続されるように形成される。また、第1層目の積層配線である配線層13a、13b、及び、ビア13va、13vbは、コア基板11wに埋め込まれた半導体装置20のシリコン基板21に設けられた貫通電極22cを介して、電気的に接続されているので、ビア13vaと13vbのうち、いずれかを一方をメッキ用の電極に接続することにより、ビア15va及び15vbは、同一の電解メッキ工程において同時に形成される。なお、上述の通り、銅の電解メッキにより形成された部分は、各々、銅箔からなる金属導電層15wa、15wbと一体化するように形成されるので、図面においてもそれらの境界は図示していない。次いで、上述した第1層目の積層配線形成工程と同様に、コア基板11wの上面側及び下面側に形成された金属導電層15wa、15wbを、それぞれ、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図10bに示すように、絶縁層14a、14b上に所定の配線パターンを有し、かつ、ビア15va又は15vbに接続された配線層15a、15bを形成する第2層目の積層配線形成工程。次いで、図11aに示すように、コア基板11wの上面側の、配線層15a及びビア15vaが形成された絶縁層14a上に、熱硬化性のエポキシ樹脂等からなるソルダーレジストが保護絶縁膜16aとして形成される。ここで、保護絶縁膜16aには、配線層15a又はビア15vaが露出する開口部16haが形成されている。また、コア基板11wの下面側にも、配線層15b及びビア15vbが形成された絶縁層14b上に、保護絶縁膜16bが形成される。ここで、保護絶縁膜16bには、配線層15b又はビア15vbが露出する開口部16hbが形成されている。次いで、図11bに示すように、コア基板11wの上面側の保護絶縁膜16aに形成された開口部16haを介して、配線層15a又はビア15vaに外部接続用の半田ボール17が接続されるように形成される。なお、ここでは、半田ボール17を形成する場合について説明したが、ランドグリッドアレイLandgridarray;LGA型のパッケージに適用されるような、半田印刷による突起状の電極パッドを形成するものであってもよい。次いで、図12aに示すように、コア基板11wの下面側の保護絶縁膜16bに形成された開口部16hb内に露出する配線層15b又はビア15vbに、半田ボール48を介して、図5に示したような他の半導体装置40が接合される。次いで、図12bに示すように、上面側に半田ボール17が形成され、下面側に他の半導体装置40が接合されたコア基板11wを、基板モジュール形成領域10rごとにダイシングストリート18に沿って切断して個片化することにより、図4に示した実装構造に適用される半導体装置内蔵基板モジュール10が複数個得られる。このような半導体装置内蔵基板モジュール10の製造方法においては、半導体装置を内蔵する基板モジュールの既存の製造方法をほぼそのまま適用することができる。したがって、すでに製造工程や製造条件等が確立された製造技術を用いて、製造コストを抑制しつつ、平面サイズを小型化できるとともに、回路特性が良好で信頼性の高い半導体装置内蔵基板モジュールを実現することができる。比較検証次に、本実施形態に係る半導体装置内蔵基板モジュールの作用効果について、比較例を示して検証する。図13は、本実施形態に係る半導体装置内蔵基板モジュールの比較例を示す概略断面図である。ここで、上述した実施形態と同等の構成については、便宜的に同一又は同等の符号を付して示す。本実施形態に係る半導体装置内蔵基板モジュールの比較例は、図13に示すように、コア基板11に設けられた開口部11hに、図5に示した半導体装置40と同等の構成を有する半導体装置20pが埋め込まれているものとする。すなわち、半導体装置20pは、シリコン基板21の上面側にのみ集積回路や配線層25、柱状電極26、封止層27等が設けられた構成を有している。このような構成を有する半導体装置内蔵基板モジュール10pにおいては、半導体装置20pの上面側にのみ配線層25や柱状電極26等が設けられている。そのため、半導体装置20pとコア基板11の下面側に設けられた配線層13b、15bとの電気的な接続を得るためには、半導体装置20pが埋め込まれたコア基板11の開口部11h周辺に設けられたスルーホール11v及び配線層19a、19bを介して接続する必要があった。これにより、比較例においては、半導体装置内蔵基板モジュール10pの平面サイズ換言すると、半導体装置内蔵基板モジュール10pを形成するコア基板11の寸法が大型化し、回路基板上への実装した場合の実装面積が増大するという問題を有している。また、コア基板11の上面側と下面側の積層配線が、開口部11h周辺のコア基板11に設けられたスルーホール11vを経由する配線経路により電気的に接続されるため、全体の配線長が長くなり、信号遅延等の回路特性の劣化が生じるという問題を有している。これに対して、本実施形態に係る半導体装置内蔵基板モジュール10においては、コア基板11に内蔵される半導体装置20が、シリコン基板21を貫通する貫通電極22cを有し、シリコン基板21の上面側と下面側の配線層25a、25b及び柱状電極26a、26bが相互に電気的に接続された構成を有している。そして、このような半導体装置20をコア基板11に内蔵することにより、コア基板11の上面側及び下面側に設けられた配線層13a、13b及び15a、15bを、半導体装置20を介して電気的に接続することができるので、比較例図13参照に示したようなスルーホール11vを、半導体装置20pが埋め込まれた開口部11hの周辺領域に設ける必要がない。したがって、本実施形態によれば、半導体装置内蔵基板モジュールの平面サイズ又は、半導体装置内蔵基板モジュールを形成するコア基板の寸法を小型化することができるので、回路基板上に占める実装面積の増大を抑制して、実装構造の高密度化を図ることができる。また、本実施形態によれば、コア基板11の上面側と下面側の配線層13a、13b及び15a、15bを、開口部11hを回避してスルーホール11vを経由する配線経路を使用することなく、半導体装置20を介して直接電気的に接続することができるので、比較例に示した構成よりも配線長を短くすることができ、信号遅延等の回路特性の劣化を抑制することができる。以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。付記請求項1に記載の発明は、上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように設けられた第1の配線層と、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように設けられた第2の配線層と、を備えることを特徴とする半導体装置内蔵基板モジュールである。請求項2に記載の発明は、前記第1の接続用電極及び前記第2の接続用電極は、前記絶縁性基板の前記上面及び前記下面に関する法線の方向に延在する柱状を有していることを特徴とする請求項1に記載の半導体装置内蔵基板モジュールである。請求項3に記載の発明は、前記半導体基板の前記上面側には、集積回路が設けられ、前記第1の接続用電極及び前記第2の接続用電極は、前記集積回路に接続されていることを特徴とする請求項1または2のいずれか一項に記載の半導体装置内蔵基板モジュールである。請求項4に記載の発明は、前記第1の配線層及び前記第2の配線層は、それぞれが複数の配線層を含み、且つ前記第1の配線層及び前記第2の配線層の各複数の配線層の間に絶縁層が介在するように設けられた、積層構造を有することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置内蔵基板モジュールである。請求項5に記載の発明は、前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置内蔵基板モジュールである。請求項6に記載の発明は、上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように設けられた第1の配線層と、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように設けられた第2の配線層と、を備える半導体装置内蔵基板モジュールを、接続パッドが設けられた回路基板に接合させて実装したことを特徴とする半導体装置内蔵基板モジュールの実装構造である。請求項7に記載の発明は、上面及び下面のうちのいずれか一方の面に接続パッドが設けられた半導体基板と、前記一方の面の接続パッドに接続するように前記半導体基板の一方の面側に設けられた第3の接続用電極と、前記第3の接続用電極の周側部を覆うように設けられた第3の封止層と、を有する他の半導体装置の電極に、前記半導体装置内蔵基板モジュールの、前記第1の配線層、又は、前記第2の配線層のいずれか一方の配線層が、接続されていることを特徴とする請求項6に記載の半導体装置内蔵基板モジュールの実装構造である。請求項8に記載の発明は、前記一方の配線層が、半田ボールを介して、前記他の半導体装置の前記電極に接続されていることを特徴とする請求項7に記載の半導体装置内蔵基板モジュールの実装構造である。請求項9に記載の発明は、前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置内蔵基板モジュールである。請求項10に記載の発明は、上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第1の接続用電極と、前記第1の接続用電極の周側部を覆うように設けられた第1の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第2の接続用電極と、前記第2の接続用電極の周側部を覆うように設けられた第2の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、前記半導体装置の上面側に、前記半導体基板の前記第1の接続用電極に接続するように第1の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第2の接続用電極に接続するように第2の配線層を形成する工程と、を含むことを特徴とする半導体装置内蔵基板モジュールの製造方法である。請求項11に記載の発明は、前記第1及び第2の配線層を形成する工程は、前記絶縁性基板の上面及び前記半導体装置の上面を覆うように第1の絶縁層及び第1の金属層を前記半導体装置側から順に設ける工程と、前記半導体装置の前記第1の接続用電極を露出する第1の開口部を設ける工程と、前記絶縁性基板の下面及び前記半導体装置の下面を覆うように第2の絶縁層及び第2の金属層を前記半導体装置側から順に設ける工程と、前記半導体装置の前記第2の接続用電極を露出する第2の開口部を設ける工程と、前記第1の接続用電極及び前記第2の接続用電極をメッキ電流路とした電解メッキを行うことによって、前記第1の接続用電極及び前記第1の金属層に接続された第1のビアを前記半導体装置の上面側に形成し、同時に、前記第2の接続用電極及び前記第2の金属層に接続された第2のビアを前記半導体装置の下面側に形成する工程と、を含むことを特徴とする請求項10に記載の半導体装置内蔵基板モジュールの製造方法である。請求項12に記載の発明は、前記第1及び第2の配線層を形成する工程の後に、前記絶縁性基板を切断して、前記半導体装置内蔵基板モジュールを個片化することを特徴とする請求項10または11に記載の半導体装置内蔵基板モジュールの製造方法である。