マトリックス状に配置されたメモリセルと、前記メモリセルにアクセスするためのアクセス要求に応答して、第1方向に並ぶメモリセルの列にそれぞれ接続される第1信号線のいずれかを選択する第1選択部と、前記第1選択部が動作を開始した後に、第1方向に交差する第2方向に並ぶメモリセルの列にそれぞれ接続される第2信号線のいずれかを選択する第2選択部と、前記第1選択部に供給する第1電源電圧を生成する第1電圧生成部と、起動信号の活性化中に、前記第2選択部に供給する第2電源電圧を生成する第2電圧生成部と、短絡信号の活性化中に、前記第1電源電圧が供給される第1電源線と前記第2電源電圧が供給される第2電源線とを短絡するスイッチと、前記アクセス要求に応答して、前記起動信号を活性化し、前記短絡信号の非活性化に応答して前記起動信号を非活性化する第1制御部と、前記起動信号の活性化から所定時間後に前記短絡信号を活性化し、前記アクセス要求に基づくアクセス動作の完了後に、前記短絡信号を非活性化する第2制御部とを備えていることを特徴とする半導体メモリ。前記第2制御部は、前記第2電源電圧が第1電圧に到達してから第2選択部が動作を開始するまでの間に、前記短絡信号を活性化することを特徴とする請求項1に記載の半導体メモリ。前記アクセス要求を受けた後、読み出し動作または書き込み動作を示す読み書き要求を受けるコマンド制御部を備え、前記第1選択部は、前記アクセス要求に応答して動作を開始し、前記第2選択部は、前記読み書き要求に応答して動作を開始し、前記第2制御部は、前記第2電源電圧が前記第1電圧に到達してから前記読み書き要求を受けるまでの間に、前記短絡信号を活性化することを特徴とする請求項2に記載の半導体メモリ。前記第2制御部は、前記アクセス要求後のクロックサイクルの数をカウントするカウンタと、前記カウンタのカウンタ値が所定値になったときに前記短絡信号を活性化する検出回路とを備えていることを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体メモリ。内部回路が動作を開始してから信号を出力するまでのクロックサイクル数を設定するレジスタを備え、前記タイマ回路は、前記レジスタの設定値に応じて前記所定値を生成する変換回路を備えていることを特徴とする請求項4に記載の半導体メモリ。前記第2制御部は、前記アクセス動作の完了後、前記アクセス要求を所定期間受けないときに、前記短絡信号を非活性化することを特徴とする請求項1ないし請求項5のいずれか1項に記載の半導体メモリ。請求項1ないし請求項6のいずれか1項に記載の半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えていることを特徴とするシステム。マトリックス状に配置されたメモリセルと、前記メモリセルにアクセスするためのアクセス要求に応答して、第1方向に並ぶメモリセルの列にそれぞれ接続される第1信号線のいずれかを選択する第1選択部と、前記第1選択部が動作を開始した後に、第1方向に交差する第2方向に並ぶメモリセルの列にそれぞれ接続される第2信号線のいずれかを選択する第2選択部と、短絡信号の活性化中に、前記第1選択部に第1電源電圧を供給する第1電源線と、前記第2選択部に第2電源電圧を供給する第2電源線とを短絡するスイッチとを備えた半導体メモリの動作方法であって前記第1選択部に供給する第1電源電圧を生成し、起動信号の活性化中に、前記第2選択部に供給する第2電源電圧を生成し、前記メモリセルのアクセス要求を受けたときに、前記起動信号を活性化し、前記起動信号の活性化から所定時間後に前記短絡信号を活性化し、前記アクセス要求に応答するアクセス動作の完了後に、前記短絡信号を非活性化し、前記短絡信号の非活性化に応答して前記起動信号を非活性化することを特徴とする半導体メモリの動作方法。例えば、複数の電圧生成部が回路ブロックに対応してそれぞれ形成されるとき、各電圧生成部による電源電圧の生成能力は、対応する回路ブロックの最大の消費電力に合わせて設計される。しかしながら、複数の回路ブロックは、最大の消費電力で常に動作しているとは限らない。電圧生成部による電源電圧の生成能力が過剰なとき、半導体メモリの消費電力は増大する。本発明の目的は、回路ブロック毎に電圧生成部を有する半導体メモリにおいて、電源電圧が変動することを防止しながら、電圧生成部による電源電圧の生成能力を最小限にし、半導体メモリの消費電力を削減することである。本発明の一形態では、半導体メモリは、マトリックス状に配置されたメモリセルと、メモリセルにアクセスするためのアクセス要求に応答して、第1方向に並ぶメモリセルの列にそれぞれ接続される第1信号線のいずれかを選択する第1選択部と、第1選択部が動作を開始した後に、第1方向に交差する第2方向に並ぶメモリセルの列にそれぞれ接続される第2信号線のいずれかを選択する第2選択部と、第1選択部に供給する第1電源電圧を生成する第1電圧生成部と、起動信号の活性化中に、第2選択部に供給する第2電源電圧を生成する第2電圧生成部と、短絡信号の活性化中に、第1電源電圧が供給される第1電源線と第2電源電圧が供給される第2電源線とを短絡するスイッチと、アクセス要求に応答して、起動信号を活性化し、短絡信号の非活性化に応答して起動信号を非活性化する第1制御部と、起動信号の活性化から所定時間後に短絡信号を活性化し、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する第2制御部とを有している。第1電源電圧および第2電源電圧が変動することを防止しながら、第1電圧生成部による第1電源電圧の生成能力と第2電圧生成部による第2電源電圧の生成能力とをそれぞれ最小限にでき、半導体メモリの消費電力を削減できる。以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾にZの付いている信号は、正論理を示している。先頭に/の付いている信号または末尾にXが付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリの例を示している。半導体メモリは、マトリックス状に配置された複数のメモリセル、第1制御部、第2制御部、第1電圧生成部、第2電圧生成部、スイッチ、第1選択部および第2選択部を有している。第1選択部は、メモリセルにアクセスするためのアクセス要求に応答して、第1方向に並ぶメモリセルの列にそれぞれ接続される第1信号線のいずれかを選択する。第2選択部は、第1選択部が動作を開始した後に、第1方向に交差する第2方向に並ぶメモリセルの列にそれぞれ接続される第2信号線のいずれかを選択する。第1制御部は、アクセス要求に応答して起動信号を活性化する。第1制御部は、第2制御部から出力される短絡信号の非活性化に応答して起動信号を非活性化する。第2制御部は、起動信号の活性化から所定時間後に短絡信号を活性化する。第2制御部は、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する。例えば、第2制御部は、アクセス動作の完了を示す情報に基づいて、短絡信号を非活性化する。第1電圧生成部は、第1選択部に供給する第1電源電圧を生成する。第2電圧生成部は、起動信号の活性化中に第2選択部に供給する第2電源電圧を生成し、起動信号の非活性化中に第2電源電圧の生成を停止する。すなわち、第2電圧生成部は、アクセス要求に応答して、第2選択部が動作を開始する前に第2電源電圧の生成を開始し、第2選択部が動作しないときに第2電源電圧の生成を停止する。第2電源電圧を第2選択部が動作するときに生成することで、半導体メモリの消費電力を削減できる。スイッチは、第1電源電圧が供給される第1電源線と第2電源電圧が供給される第2電源線とを、短絡信号の活性化中に短絡する。短絡信号は、起動信号から遅れて生成されるため、スイッチにより、第1電源線と第2電源線とが短絡するときに、第2電源電圧は所定の値まで上昇している。これにより、スイッチがオンするときに、第1電源電圧が第2電源電圧の影響を受けて変動することを防止できる。また、スイッチがオンしている間、第2電源電圧だけではなく、第1電圧生成部により生成される第1電源電圧を利用して、第2選択部を動作できる。これにより、第2電圧生成部による第2電源電圧の生成能力を最小限にでき、第2電圧生成部の回路規模を削減できる。スイッチは、短絡信号の非活性化中に、第1電源線と第2電源線との接続を解除する。これにより、第2選択回路が動作を停止し、アクセス動作が完了し、第2電圧生成部が停止した後に、第1電源線からフローティング状態の第2電源線に電流が流れることを防止できる。したがって、第1電圧生成部が無駄に動作することを防止でき、半導体メモリの消費電力を削減できる。以上、この実施形態では、第1電源電圧および第2電源電圧が変動することを防止しながら、第1電圧生成部による第1電源電圧の生成能力と第2電圧生成部による第2電源電圧の生成能力とをそれぞれ最小限にできる。この結果、半導体メモリの消費電力を削減できる。図2は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、SDRAMSynchronousDynamicRandomAccessMemoryである。半導体メモリMEMは、パッケージに封入された半導体記憶装置として設計されてもよく、システムLSI等に搭載されるメモリマクロIPとして設計されてもよい。半導体メモリMEMは、入力バッファ10、12、14、コマンド制御部16、モードレジスタ18、リフレッシュタイマ20、パワーオンリセット回路22、電源制御部24、基準電圧生成部26、ロウ電圧生成部28、コラム電圧生成部30、スイッチ32、ロウ制御部34、コラム制御部36、メモリセルアレイ38、出力データ制御部40、入力データ制御部42、出力データバッファ44および入力データバッファ46を有している。太い実線で示す回路ブロックは、半導体メモリMEMの外部から供給される電源電圧VDDを受けて動作する。太い破線で示す回路ブロックは、内部電源電圧VIIRを受けて動作する。太い一点鎖線で示す回路ブロックは、内部電源電圧VIICを受けて動作する。太い破線と太い一点鎖線の両方で示す回路ブロックは、一部の回路で内部電源電圧VIIRを受けて動作し、残りの回路で内部電源電圧VIICを受けて動作する。例えば、コラム制御部36、出力データ制御部40および入力データ制御部42は、内部電源電圧VIIR、VIICを受けて動作する。メモリセルアレイ38は、電源電圧VDDおよび内部電源電圧VIIR、VIICを直接受けないため、細い実線で示している。入力バッファ10は、ハイレベルのクロックイネーブル信号CKEを受けているときに、クロック信号CLKをクロック信号CLKZとして出力する。入力バッファ10は、ロウレベルのクロックイネーブル信号CKEを受けているときに、クロック信号CLKZの出力を停止する。入力バッファ12は、アドレス端子AD、BAを介してアドレス信号ADおよびバンクアドレス信号BAを受け、受けた信号をアドレス信号AINZとして出力する。なお、説明を分かりやすくするために、バンクアドレス信号BAにより選択されるバンクは記載を省略し、メモリセルアレイ38を示している。この実施形態の半導体メモリMEMは、ロウアドレス信号およびコラムアドレス信号を、共通のアドレス端子ADを用いて異なるタイミングで受けるアドレスマルチプレクスタイプを採用している。アドレス信号線AINZは、ロウアドレス信号およびコラムアドレス信号を伝達するために使用される。ロウアドレス信号は、ワード線WLを選択するためにロウ制御部34に出力される。コラムアドレス信号は、ビット線BL、/BLを選択するためにコラム制御部36に出力される。入力バッファ14は、コマンド信号CMDを受け、受けた信号をコマンド信号CMDZとして出力する。例えば、コマンド信号CMDは、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEを含む。コマンド制御部16は、クロック信号CLKZに同期してコマンド信号CMDZを受け、受けたコマンド信号CMDZをデコードする。コマンド制御部16は、デコード結果に応じて、メモリセルアレイ38のアクセス動作を実行するために、アクティブ信号ACTZ、プリチャージ信号PREZ、書き込み信号WRZ、読み出し信号RDZおよびコラム制御信号CASPZを出力する。また、コマンド制御部16は、デコード結果に応じて、レジスタ設定信号RSETZ、オートリフレッシュ信号AREFZ、セルフリフレッシュ信号SREFZおよびディープパワーダウン信号DPDZ等を出力する。アクティブ信号ACTZは、コマンド端子CMDでアクティブコマンドを受けたときに、ロウ制御部34を動作させてワード線WLを活性化するために生成される。アクティブコマンドは、メモリセルMCにアクセスし、書き込み動作または読み出し動作を実行するためのアクセス要求の一例である。プリチャージ信号PREZは、コマンド端子CMDでプリチャージコマンドを受けたとき、ワード線WLを非活性化するために生成される。プリチャージコマンドは、書き込み動作または読み出し動作を完了し、メモリセルMCのアクセスを完了するために半導体メモリMEMに供給される。書き込み信号WRZは、アクティブ信号ACTZの活性化中に、コマンド端子CMDで書き込みコマンドを受けたときに、書き込み動作を実行するために生成される。読み出し信号RDZは、アクティブ信号ACTZの活性化中に、コマンド端子CMDで読み出しコマンドを受けたときに、読み出し動作を実行するために生成される。コラム制御信号CASPZは、コマンド端子CMDで書き込みコマンドまたは読み出しコマンドを受けたときに、コラム制御部36を動作させ、ビット線対BL、/BLを選択するために生成される。レジスタ設定信号REGSETZは、コマンド端子CMDでレジスタ設定コマンドを受けたときに、モードレジスタ18を設定するために生成される。オートリフレッシュ信号AREFZは、コマンド端子CMDでリフレッシュコマンドを受けたとき、リフレッシュ動作を実行するために生成される。セルフリフレッシュ信号SREFZは、コマンド端子CMDでセルフリフレッシュコマンドを受けたときに、半導体メモリMEMの状態をセルフリフレッシュモードに移行するために生成される。セルフリフレッシュモード中、読み出し動作および書き込み動作の実行は禁止され、リフレッシュタイマ20を用いてリフレッシュ動作が周期的に実行される。ディープパワーダウン信号DPDZは、クロック信号CLKZを受けているときに非活性化され、クロック信号CLKZを受けていないときに活性化される。換言すれば、クロックイネーブル信号CKEがロウレベルに設定され、クロック信号CLKZが生成されないとき、半導体メモリMEMの状態をディープパワーダウンモードに移行するために、ディープパワーダウン信号DPDZがハイレベルに活性化される。ディープパワーダウンモードは、消費電力が最も低い動作モードであり、内部電源電圧VIIR、VIICの生成が停止され、メモリセルMCに保持されているデータは失われる。コマンド制御部16の例は、図7に示す。モードレジスタ18は、レジスタ設定信号RSETZとともに受けるアドレス信号AINZの値に応じて設定される複数のレジスタ領域を有している。モードレジスタ18は、レイテンシ信号CASLZおよびバースト信号BSTLZ等を出力する。レイテンシ信号CASLZの値は、読み出しコマンドが供給されてから最初のデータが出力されるまでのクロックサイクル数であるレイテンシを示す。バースト信号BSTLZの値は、1回の読み出しコマンドに応答して半導体メモリMEMから連続して読み出されるデータ数、または1回の書き込みコマンドに応答して半導体メモリMEMに連続して書き込まれるデータ数を示す。モードレジスタ18は、コラム制御部36等の内部回路が動作を開始してからデータ端子DQにデータ信号が出力されるまでのクロックサイクル数を設定するレジスタの一例である。リフレッシュタイマ20は、セルフリフレッシュ信号SREFZが活性化されているときに動作し、所定の周期で発振信号OSCZを出力する。発振信号OSCZは、セルフリフレッシュ動作を実行するための内部リフレッシュ要求である。パワーオンリセット回路22は、電源電圧VDDが所定値以下のとき、スタータ信号STTZを活性化し、電源電圧VDDが所定値を超えたとき、スタータ信号STTZを非活性化する。例えば、半導体メモリMEMに電源電圧VDDの供給が開始され、電源電圧VDDが上昇するとき、スタータ信号STTZは、一時的にハイレベルに活性化される。電源制御部24は、アクティブ信号ACTZ、プリチャージ信号PREZおよびレイテンシ信号CASLZに応じて、起動信号CONXおよび短絡信号SWONXを出力する。電源制御部24の例は、図4に示す。基準電圧生成部26は、電源電圧VDDに基づいて基準電圧VREF1を生成する。ロウ電圧生成部28は、ディープパワーダウン信号DPDZが非活性化中に、電源電圧VDDに基づいて内部電源電圧VIIRを生成し、ディープパワーダウン信号DPDZが活性化中に内部電源電圧VIIRの生成を停止する。ロウ電圧生成部28は、ロウ制御部34に供給する内部電源電圧VIIRを生成する第1電圧生成部の一例である。コラム電圧生成部30は、起動信号CONXの活性化中に内部電源電圧VIICを生成し、起動信号CONXの非活性化中に内部電源電圧VIICの生成を停止する。コラム電圧生成部30は、起動信号CONXの活性化中に、コラム制御部36に供給する内部電源電圧VIICを生成する第2電圧生成部の一例である。スイッチ32は、短絡信号SWONXの活性化中に内部電源電圧線VIIR、VIICを互いに接続し、短絡信号SWONXの非活性化中に内部電源電圧線VIIR、VIICを分離する。基準電圧生成部26、ロウ電圧生成部28、コラム電圧生成部30およびスイッチ32の例は、図4に示す。ロウ制御部34は、アクティブ信号ACTZに応答してアドレス信号線AINZに伝達されるロウアドレス信号を受け、受けたロウアドレス信号に応じて、ワード線信号WLZWL0Z-WL4095Zのいずれかを活性化する。ワード線信号WLZの活性化に応じて、ワード線WLのいずれかが活性化される。また、ロウ制御部34は、アクティブ信号ACTZに応答してセンスアンプ制御信号SAEZを活性化する。ロウ制御部34は、プリチャージ信号PREZに応答して、ワード線信号WLZおよびセンスアンプ制御信号SAEZを非活性化する。ロウ制御部34は、メモリセルMCにアクセスするためのアクセス要求に応答して、図の横方向に並ぶメモリセルMCの列にそれぞれ接続されるワード線WLのいずれかを選択する第1選択部の一例である。ロウ制御部34の例は、図3に示す。コラム制御部36は、内部電源電圧VIIR、VIICを受けて動作する。コラム制御部36は、コラム制御信号CASPZに応答してアドレス信号線AINZに伝達されるコラムアドレス信号を受け、受けたコラムアドレス信号に応じて、コラム線信号CLZCL0Z-CL255Zのいずれかを活性化する。コラム線信号CLZの活性化に応じて、コラムスイッチがオンされ、所定数のビット線対BL、/BLが選択される。そして選択されたビット線対BL、/BLにデータが入力され、あるいは、選択されたビット線対BL、/BLからデータが読み出される。コラム制御部36は、ロウ制御部34が動作を開始した後に、図の縦方向に並ぶメモリセルMCの列にそれぞれ接続されるビット線対BL、/BLのいずれかを選択する第2選択部の一例である。メモリセルアレイ38は、マトリックス状に配置された複数のダイナミックメモリセルMCと、図の横方向に並ぶメモリセルMCの列に接続された複数のワード線WLと、図の縦方向に並ぶメモリセルMCの列に接続された相補のビット線対BL、/BLとを有している。メモリセルMCは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線BLまたは/BLに接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。出力データ制御部40は、内部電源電圧VIIR、VIICを受けて動作する。出力データ制御部40は、読み出し動作時に、コモンデータ線CDBZを介してメモリセルアレイ38から出力されるデータ信号を、出力データ信号DOUTZとして出力データバッファ44に出力する。また、出力データ制御部44は、出力データバッファ44を動作するための出力クロック信号CLKOZを出力データバッファ44に出力する。出力データ制御部44の例は、図8に示す。入力データ制御部42は、内部電源電圧VIIR、VIICを受けて動作する。入力データ制御部42は、書き込み動作時に、入力データバッファ46から受ける入力データ信号DINZをコモンデータ線CDBZに出力する。入力データ制御部42の例は、図7に示す。出力データバッファ44は、読み出し動作時に動作し、出力クロック信号CLKOZに応答して、出力データ信号DOUTZをデータ端子DQに出力する。出力データバッファ44の例は、図8に示す。入力データバッファ46は、書き込み動作時に動作し、データ端子DQで受けるデータを入力データ信号DINZとして入力データ制御部42に出力する。図3は、図2に示したロウ制御部34の例を示している。ロウ制御部34は、ロウアドレスラッチ回路52、リフレッシュアドレスカウンタ54、リフレッシュ要求生成回路56、アドレスセレクタ58、ロウタイミング制御回路60およびロウデコーダ62を有している。ロウアドレスラッチ回路52は、アクティブ信号ACTZに応答してアドレス信号AINZを受けてラッチし、ロウアドレス信号RAZRA11Z-RA0Zを出力する。リフレッシュアドレスカウンタ54は、カウントアップ信号CUPZに応答してカウント動作し、リフレッシュアドレス信号RFAZRFA11Z-RFA0Zを生成する。なお、ロウアドレス信号RAZおよびリフレッシュアドレス信号RFAZは、12ビットに限定されない。リフレッシュ要求生成回路56は、発振信号OSCZまたはオートリフレッシュモード信号AREFZに応答してカウントアップ信号CUPZおよびリフレッシュ信号REFPZを出力し、リフレッシュ信号REFZを活性化する。カウントアップ信号CUPZおよびリフレッシュ信号REFPZはパルス信号である。また、リフレッシュ要求生成回路56は、リフレッシュ終了信号REFEZに応答して、リフレッシュ信号REFZを非活性化する。アドレスセレクタ58は、リフレッシュ信号REFZの非活性化中にロウアドレス信号RAZを選択し、リフレッシュ信号REFZの活性化中にリフレッシュアドレス信号RFAZを選択し、選択した信号をロウアドレス信号BRAZBRA11Z-BRA0Zとして出力する。ロウタイミング制御回路60は、アクティブ信号ACTZまたはリフレッシュ信号REFPZに応答して、ワード線制御信号WLONZおよびセンスアンプ制御信号SAEZを活性化する。ロウタイミング制御回路60は、プリチャージ信号PREZに応答して、ワード線制御信号WLONZおよびセンスアンプ制御信号SAEZを非活性化する。また、ロウタイミング制御回路60は、プリチャージ信号PREZに応答して、リフレッシュ終了信号REFEZを一時的に活性化する。ロウデコーダ62は、ロウアドレス信号BRAZに応じてワード線信号WLZWL0Z-WL4095Zのいずれかを活性化する。なお、ワード線信号WLZの数は、4096個に限定されない。図4は、図2に示した電源制御部24、基準電圧生成部26、ロウ電圧生成部28、コラム電圧生成部30およびスイッチ32の例を示している。電源制御部24は、電力制御回路PWCNT、NORゲート、タイマTMRおよびNANDゲートを有している。電力制御回路PWCNTは、アクティブ信号ACTZ、プリチャージ信号PREZおよびレイテンシ信号CASLZに応じて、パワーオン信号PONZを出力する。電力制御回路PWCNTの例は、図5に示す。NORゲートは、ハイレベルのパワーオン信号PONZまたはインバータを介してロウレベルの短絡信号SWONXを受けているときに、ロウレベルの起動信号CONXを出力する。NORゲートは、ロウレベルのパワーオン信号PONZおよびインバータを介してハイレベルの短絡信号SWONXを受けているときに、ハイレベルの起動信号CONXを出力する。電力制御回路PWCNTおよびNORゲートは、メモリセルMCのアクセス要求を受けたときに、起動信号CONXを活性化し、短絡信号SWONXの非活性化に応答して起動信号CONXを非活性化する第1制御部の一例である。タイマTMRは、パワーオン信号PONZを遅らせてパワーオン信号PONDZを生成する。タイマTMRの例は、図6に示す。NANDゲートは、パワーオン信号PONDZの活性化に応答して短絡信号SWONXを活性化し、パワーオン信号PONZの非活性化に応答して短絡信号SWONXを非活性化する。なお、NANDゲートは、パワーオン信号PONDZを代わりに、アクセス要求を示すアクティブ信号ACTZから生成される信号の活性化に応答して短絡信号SWONXを活性化してもよい。タイマTMRおよびNANDゲートは、起動信号CONXの活性化から所定時間後に短絡信号SWONXを活性化し、アクセス要求に応答するアクセス動作の完了後に、短絡信号SWONXを非活性化する第2制御部の一例である。基準電圧生成部26は、差動アンプAMPと、電源線VDDと接地線VSSの間に直列に配置されるpMOSトランジスタP1、nMOSトランジスタN1および抵抗素子R1、R2とを有している。差動アンプAMPは、一方の入力-で基準電圧VREF0を受け、他方の入力で抵抗素子R1、R2による分圧電圧VREF0FBを受けている。差動アンプAMPは、分圧電圧VREF0FBが基準電圧VREF0に等しくなるように、pMOSトランジスタP1のゲートに制御電圧を出力する。基準電圧VREF0は、半導体メモリMEMの内部で生成され、半導体メモリMEMの安定動作のために最適化された定電圧である。nMOSトランジスタN1はダイオード接続されており、閾値電圧のモニタ回路として動作する。nMOSトランジスタN1は、ソース電圧NVIIより閾値電圧だけ高い基準電圧VREF1をドレインノードに生成する。ロウ電圧生成部28は、電源線VDDと内部電源線VIIRとの間に直列に配置されるpMOSトランジスタP2およびnMOSトランジスタN2を有している。pMOSトランジスタP2のゲートは、ディープパワーダウン信号DPDZを受けている。pMOSトランジスタP2は、ハイレベルのディープパワーダウン信号DPDZを受けているときオフしディープパワーダウンモード中、ロウレベルのディープパワーダウン信号DPDZを受けているときにオンする。nMOSトランジスタN2のゲートは、基準電圧VREF1を受けている。nMOSトランジスタN2の閾値電圧は、nMOSトランジスタN1の閾値電圧と等しくなるように設計されている。このため、内部電源電圧VIIRは、基準電圧VREF1より閾値電圧だけ低い値になる。すなわち、内部電源電圧VIIRは、基準電圧生成部26のソース電圧NVIIに等しくなる。コラム電圧生成部30は、電源線VDDと内部電源線VIICとの間に直列に配置されるpMOSトランジスタP3およびnMOSトランジスタN3を有している。pMOSトランジスタP3のゲートは、起動信号CONXをゲートで受け、起動信号CONXがロウレベルのときにオンし、起動信号CONXがハイレベルのときにオフする。nMOSトランジスタN3のゲートは、基準電圧VREF1を受けている。nMOSトランジスタN3の閾値電圧は、nMOSトランジスタN1の閾値電圧と等しくなるように設計されている。このため、内部電源電圧VIICは、基準電圧VREF1より閾値電圧だけ低い値になる。したがって、内部電源電圧VIIR、VIIC、および基準電圧生成部26のソース電圧NVIIは互いに等しくなる。スイッチ32は、ソース、ドレインの一方および他方が内部電源電圧VIIR、VIICにそれぞれ接続され、ゲートで短絡信号SWONXを受けるpMOSトランジスタP4を有している。pMOSトランジスタP4は、ロウレベルの短絡信号SWONXを受けているときにオンし、内部電源電圧VIIR、VIICを互いに接続する。pMOSトランジスタP4は、ハイレベルの短絡信号SWONXを受けているときに、内部電源電圧VIIR、VIICを分離する。図5は、図4に示した電力制御回路PWCNTの例を示している。電力制御回路PWCNTは、遅延回路DLY1、シフトレジスタSFTR1、SFTR2、フリップフロップFF、インバータIV1およびOR回路を有している。遅延回路DLY1は、クロック信号CLKZを遅延させてクロック信号CLKDZを生成する。シフトレジスタSFTR1は、アクティブ信号ACTZの立ち上がりエッジを初期化端子INITで受けたときに、ロード端子LDで受けているレイテンシ信号CASLZの値と同じ段数に設定される。そして、プリチャージ信号PREZのハイレベルをクロック信号CLKDZに同期してシフト動作し、設定された段数と同じクロックサイクル数の後に出力端子OUTをハイレベルに設定する。なお、シフトレジスタSFTR1は、クロック信号CLKZを遅延させたクロック信号CLKDZに同期してシフト動作する。これにより、図10で説明するように、プリチャージコマンドPREを受けたクロック信号CLKの立ち上がりエッジに同期して、シフトレジスタSFTR1の動作を開始できる。シフトレジスタSFTR2は、アクティブ信号ACTZの立ち上がりエッジを初期化端子INITで受けたときに、ロード端子LDで受けている値Nと同じ段数に設定される。そして、シフトレジスタSFTR1からのハイレベルをクロック信号CLKDZに同期してシフト動作し、設定された段数と同じクロックサイクル数の後に出力端子OUTからハイレベルのパワーオフ信号POFFZを出力する。例えば、値Nは、固定値4に設定され、半導体メモリMEMを製造するためのフォトマスクの配線パターン、あるいは、ヒューズ回路等により予めプログラムされている。フリップフロップFFは、セット端子Sでパワーオフ信号POFFZのハイレベルを受けたときに出力端子Qからパワーオン信号PONXをロウレベルに非活性化する。フリップフロップFFは、OR回路を介してアクティブ信号ACTZのハイレベルまたはスタータ信号STTZのハイレベルをリセット端子Rで受けたときに、パワーオン信号PONXをロウレベルに活性化する。インバータIV1は、パワーオン信号PONXの論理を反転し、パワーオン信号PONZとして出力する。図6は、図4に示したタイマTMRの例を示している。タイマTMRは、定電流生成回路IGENおよび遅延回路DLYTを有している。定電流生成回路IGENは、ヒューズ回路FS、セレクタSEL、レジスタREG、電流源CSおよびダイオード接続されたnMOSトランジスタN4を有している。電流源CSおよびnMOSトランジスタN4は、電源線VDDと接地線VSSの間に直列に配置されている。定電流生成回路IGENは、電流源CSに流れる電流に応じて定電圧VCMNを生成する。セレクタSELは、ヒューズ回路FSにプログラムされた値またはトリミング値TRIMZを選択して、レジスタREGに設定する。電流源CSは、レジスタREGに設定されている値に応じた電流を発生する。例えば、トリミング値TRIMZは、半導体メモリMEMの製造工程におけるテスト時に、テスト端子を介して供給される。セレクタSELは、テスト時にトリミング値TRIMZを選択し、テスト時以外にヒューズ回路FSの値を選択する。例えば、半導体メモリMEMのパワーオン時にヒューズ回路FSの値を取り込んだレジスタREGは、その後、テスト時にトリミング値TRIMZに書き換え可能である。これにより、テスト時に、遅延回路DLYTの最適な遅延時間をトリミング値TRIMにより求め、求めた値をヒューズ回路FSにプログラムできる。遅延回路DLYTは、直列に接続された2つのCMOSインバータIV2、IV3と、容量素子C1とを有しており、いわゆるCR遅延回路を形成している。容量素子C1は、nMOSトランジスタのソースおよびドレインを互いに接続することで形成されており、ゲートをCMOSインバータIV2の出力に接続し、ソースおよびドレインを接地線VSSに接続している。CMOSインバータIV3は、パワーオン信号PONDZを出力する。CMOSインバータIV2のソースは、nMOSトランジスタN5を介して接地線VSSに接続されている。nMOSトランジスタN4、N5は、互いに同じ特性になるように設計されている。nMOSトランジスタN5と、定電流生成回路IGENのnMOSトランジスタN4とは、ゲート電圧が互いに同じであり、ソース電圧が互いに同じであるカレントミラー接続。このため、nMOSトランジスタN14、N5を流れる電流I1は互いに等しい。ここで、nMOSトランジスタN5に流れる放電電流をI1、容量素子C1の容量値をC1、CMOSインバータIV3の論理閾値電圧をVDD/2とすると、遅延回路DLYTの遅延時間T1は、式1で表される。放電電流I1を定電流生成回路IGENにより最適に設定することで、遅延時間T1は、半導体メモリMEMの製造条件の変動に拘わらず、ほぼ一定にできる。T1=C1×VDD/2/I1......1遅延回路DLYTは、パワーオン信号PONZの立ち上がりエッジを遅延時間T1遅らせ、パワーオン信号PONDZを介して短絡信号SWONXの立ち下がりエッジを生成する。すなわち、遅延回路DLYTは、パワーオン信号PONZの活性化から遅延時間T1後に短絡信号SWONXを活性化する。なお、図4に示したように、電源制御部24のNORゲートは、パワーオン信号PONZの活性化に応答して起動信号CONXを活性化する。このため、パワーオン信号PONZの活性化タイミングと、短絡信号SWONXの活性化タイミングの差は、遅延時間T1に対して無視できる時間である。すなわち、遅延回路DLYTは、起動信号CONXの活性化から遅延時間T1後に短絡信号SWONXを活性化する。図7は、図2に示したコマンド制御部16および入力データ制御部42の例を示している。コマンド制御部16は、コマンド信号CMDZをそれぞれ受けるコマンドラッチ回路CLATおよびコマンドデコーダCMDDECを有している。各コマンドラッチ回路CLATは、入力と出力の間に直列に配置されたCMOS伝達ゲート、インバータ、CMOS伝達ゲートおよびインバータを有している。各コマンドラッチ回路CLATは、クロック信号CLKZのロウレベル期間にコマンド信号CMDZを受け、クロック信号CLKZの立ち上がりエッジに同期してコマンド信号CMDZをラッチし、コマンドデコーダCMDDECに出力する。コマンドデコーダCMDDECは、コマンドラッチ回路CLATから出力されるコマンド信号CMDをデコードし、アクティブ信号ACTZ、プリチャージ信号PREZ、コラム制御信号CASPZ、レジスタ設定信号RSETZ、オートリフレッシュ信号AREFZ、セルフリフレッシュ信号SREFZ、読み出し信号RDZおよび書き込み信号WRZを出力する。また、コマンドデコーダCMDDECは、クロック信号CLKZの発振が停止しているとき、ディープパワーダウン信号DPDZを活性化する。入力データ制御部42は、書き込みクロックバッファWCLKB、入力データラッチ回路IDLTおよび書き込みデータバススイッチWDBSWを有している。図7は、1つのデータ端子DQに対応する入力データ制御部42を示している。書き込みクロックバッファWCLKBは、書き込み信号WRZがハイレベルに活性化されているときに、クロック信号CLKZに同期して書き込みクロック信号WCLKZを生成する。例えば、書き込みクロック信号WCLKZは、バースト長に対応する回数だけ活性化される。入力データラッチ回路IDLTは、コマンドラッチ回路CLATと同じ回路である。入力データラッチ回路IDLTは、書き込みクロック信号WCLKZのロウレベル期間に入力データ信号DINZを受け、書き込みクロック信号WCLKZの立ち上がりエッジに同期して入力データ信号DINZをラッチし、書き込みデータバススイッチWDBSWに出力する。書き込みデータバススイッチWDBSWは、内部電源線VIIRと接地線VSSとの間に接続されたpMOSトランジスタP6、nMOSトランジスタN6と、NANDゲートおよびNORゲートとを有している。pMOSトランジスタP6のゲートは、NANDゲートの出力に接続されている。nMOSトランジスタN6のゲートは、NORゲートの出力に接続されている。NANDゲートおよびNORゲートは、ハイレベルの書き込み信号WRZを受けているときに有効になる。NANDゲートおよびNORゲートは、入力データラッチ回路IDLTを介して供給される入力データ信号DINZの論理を反転し、pMOSトランジスタP6およびnMOSトランジスタN6にそれぞれ出力する。入力データ信号DINZがハイレベルのとき、pMOSトランジスタP6はオンし、nMOSトランジスタN6はオフし、コモンデータ線CDBZはハイレベルに設定される。入力データ信号DINZがロウレベルのとき、pMOSトランジスタP6はオフし、nMOSトランジスタN6はオンし、コモンデータ線CDBZはロウレベルに設定される。書き込みデータバススイッチWDBSWは、ロウレベルの書き込み信号WRZを受けているとき、コモンデータ線CDBZをフローティング状態に設定するために、pMOSトランジスタP6およびnMOSトランジスタN6をオフする。書き込みクロックバッファWCLKBおよび入力データラッチ回路IDLTは、図4に示したpMOSトランジスタP3がオンし、内部電源電圧VIICが生成される期間に動作する。書き込みクロックバッファWCLKBおよび入力データラッチ回路IDLTは、pMOSトランジスタP3がオフし、内部電源電圧VIICが生成されない期間に動作を停止する。書き込みデータバススイッチWDBSWは、ディープパワーダウンモード中を除く期間に生成される内部電源電圧VIIRを受けて動作する。pMOSトランジスタP6およびnMOSトランジスタN6は、ロウレベルの書き込み信号WRZによりをオフされる。このため、書き込みクロックバッファWCLKBおよび入力データラッチ回路IDLTの動作が停止されているときに、書き込みデータバススイッチWDBSWの誤動作を防止できる。図8は、図2に示した出力データ制御部40および出力データバッファ44の例を示している。図8は、1つのデータ端子DQに対応する出力データ制御部40および出力データバッファ44を示している。出力データ制御部40は、レイテンシ調整回路CALADJ、読み出しクロックバッファRCLKB、出力クロック制御回路CLKCNT、読み出しデータバススイッチRDBSWおよび出力データラッチ回路ODLTを有している。レイテンシ調整回路CALADJは、読み出し信号RDZを、レイテンシ信号CASLZの値に対応するクロックサイクル数だけ遅らせ、読み出し信号RDDZとして読み出しクロックバッファRCLKBに出力する。読み出しクロックバッファRCLKBは、読み出し信号RDDZがハイレベルの期間に、クロック信号CLKZに同期して読み出しクロック信号RCLKZを出力する。例えば、読み出しクロック信号RCLKZは、バースト長に対応する回数だけ活性化される。出力クロック制御回路CLKCNTは、読み出し信号RDZがハイレベルの期間に、クロック信号CLKZに同期して出力クロック信号CLKOZを出力する。読み出しデータバススイッチRDBSWは、読み出し信号RDZがハイレベルの期間に、コモンデータ線CDBZに読み出される読み出しデータ信号を出力データラッチ回路ODLTに出力する。出力データラッチ回路ODLTは、図7に示したコマンドラッチ回路CLATと同じ回路である。出力データラッチ回路ODLTは、読み出しクロック信号RCLKZのロウレベル期間に読み出しデータ信号を受け、読み出しクロック信号RCLKZの立ち上がりエッジに同期して読み出しデータ信号をラッチし、出力データ信号DOUTZとして出力データバッファ44に出力する。出力データバッファ44は、レベルシフタLSFT1、LSFT2と、電源線VDDと接地線VSSとの間に接続されたpMOSトランジスタP7、nMOSトランジスタN7と、NANDゲートおよびNORゲートとを有している。レベルシフタLSFT1は、出力クロック信号CLKOZのハイレベルを内部電源電圧VIIRから電源電圧VDDに変換する。レベルシフタLSFT2は、出力データ信号DOUTZのハイレベルを内部電源電圧VIIRから電源電圧VDDに変換する。pMOSトランジスタP7のゲートは、NANDゲートの出力に接続されている。nMOSトランジスタN7のゲートは、NORゲートの出力に接続されている。NANDゲートおよびNORゲートは、ハイレベルの出力クロック信号CLKOZを受けているときに有効になる。そして、NANDゲートおよびNORゲートは、レベルシフタLSFT1を介して供給される出力データ信号DOUTZの論理を反転し、pMOSトランジスタP7およびnMOSトランジスタN7にそれぞれ出力する。出力データ信号DOUTZがハイレベルのとき、pMOSトランジスタP7はオンし、nMOSトランジスタN7はオフし、データ端子DQはハイレベルに設定される。出力データ信号DOUTZがロウレベルのとき、pMOSトランジスタP7はオフし、nMOSトランジスタN7はオンし、データ端子DQはロウレベルに設定される。出力データバッファ44は、ロウレベルの出力クロック信号CLKOZを受けているとき、データ端子DQをフローティング状態に設定するために、pMOSトランジスタP7およびnMOSトランジスタN7をオフする。レイテンシ調整回路CALADJ、読み出しクロックバッファRCLKB、読み出しデータバススイッチRDBSWおよび出力データラッチ回路ODLTは、内部電源電圧VIICが生成される期間に動作し、内部電源電圧VIICが生成されない期間に動作を停止する。出力クロック制御回路CLKCNTは、ディープパワーダウンモード中を除いて生成される内部電源電圧VIIRを受けて動作する。出力クロック制御回路CLKCNTは、内部電源電圧VIICが生成されない期間に、ロウレベルの読み出し信号RDZを受けて出力クロック信号CLKOZをロウレベルに設定する。出力データバッファ44のpMOSトランジスタP7およびnMOSトランジスタN7は、ロウレベルの出力クロック信号CLKOZによりをオフされる。このため、レイテンシ調整回路CALADJ、読み出しクロックバッファRCLKB、読み出しデータバススイッチRDBSWおよび出力データラッチ回路ODLTの動作が停止されているときに、出力データバッファ44の誤動作を防止できる。図9は、図2に示したコラム制御部36の例を示している。コラム制御部36は、コラムタイミング制御回路CTCNT、コラムクロックバッファCCLKB、コラムアドレスラッチ回路CALT、コラムプリデコーダCPDECおよびコラムメインデコーダCMDECを有している。コラムタイミング制御回路CTCNTは、コラム制御信号CASPZをコラムパルス信号CLPZとして出力する。コラムクロックバッファCCLKBは、書き込み信号WRZまたは読み出し信号RDZがハイレベルに活性化されているときに、クロック信号CLKZに同期してラッチ信号CALTZを生成する。コラムアドレスラッチ回路CALTは、図7に示したコマンドラッチ回路CLATと同じ回路である。コラムアドレスラッチ回路CALTは、ラッチ信号CALTZのロウレベル期間にアドレス信号AINZを受け、ラッチ信号CALTZの立ち上がりエッジに同期してアドレス信号AINZをラッチし、コラムプリデコーダCPDECに出力する。コラムプリデコーダCPDECは、コラムアドレスラッチ回路CALTにラッチされたアドレス信号AINZをプリデコードし、プリデコード信号CAAZ例えば、CAA0Z-CAA15Z、CABZ例えば、CAB0Z-CAB15Zを生成する。コラムメインデコーダCMDECは、プリデコード信号CAAZの1つと、プリデコード信号CABZの1つを受ける256個のAND回路を有している。コラムメインデコーダCMDECは、コラムパルス信号CLPZがハイレベルの期間に、ハイレベルのプリデコード信号CAAZ、CABZを受けるAND回路の1つからハイレベルのコラム線信号CLZCL0Z-CL255Zのいずれかを出力する。なお、コラム線信号CLZの数は、256個に限定されない。コラムプリデコーダCPDECおよびコラムメインデコーダCMDECは、ビット線対BL、/BLを選択するために供給されるアドレス信号ADをデコードするアドレスデコーダの一例である。コラムクロックバッファCCLKB、コラムアドレスラッチ回路CALTおよびコラムプリデコーダCPDECは、内部電源電圧VIICが生成される期間に動作し、内部電源電圧VIICが生成されない期間に動作を停止する。コラムタイミング制御回路CTCNTおよびコラムメインデコーダCMDECは、ディープパワーダウンモード中を除く期間に生成される内部電源電圧VIIRを受けて動作する。コラムタイミング制御回路CTCNTは、内部電源電圧VIICが生成されない期間に、ロウレベルのコラム制御信号CASPZを受けてコラムパルス信号CLPZをロウレベルに設定する。コラムメインデコーダCMDECは、内部電源電圧VIICが生成されない期間に、ロウレベルのコラムパルス信号CLPZを受けて、全てのコラム線信号CLZをロウレベルに設定する。このため、コラムクロックバッファCCLKB、コラムアドレスラッチ回路CALTおよびコラムプリデコーダCPDECの動作が停止されているときに、出力データバッファ44の誤動作を防止できる。図10は、図2に示した半導体メモリMEMの動作の例を示している。この例では、半導体メモリMEMは、アクティブコマンドACTと、書き込みコマンドWRまたは読み出しコマンドRDと、プリチャージコマンドPREとを順に受ける。書き込みコマンドWRまたは読み出しコマンドRDに応答して、書き込み動作または読み出し動作が実行される。図2に示したモードレジスタ18は、バースト長BSTL=4およびレイテンシCASL=3を記憶しており、バースト長BSTLを示すバースト信号BSTLZおよびレイテンシCASLを示すレイテンシ信号CASLZを出力する。図5に示した電力制御回路PWCNTは、アクティブコマンドACTに応じて活性化されるアクティブ信号ACTZに応じて、パワーオン信号PONZをハイレベルに活性化する図10a。図4に示した電源制御部24は、パワーオン信号PONZの活性化に応答して、起動信号CONXをロウレベルに活性化する。これにより、コラム電圧生成部30のpMOSトランジスタP3はオンし、内部電源電圧VIICの生成が開始され、内部電源電圧VIICは上昇する図10b。内部電源電圧VIICが第1電圧V1まで上昇する時間T1は、半導体メモリMEMの動作仕様の1つである時間tRCDRAStoCASDelaytimeを考慮して決められる。時間tRCDは、ロウアドレスストローブ信号/RASの活性化からコラムアドレスストローブ信号/CASの活性化までの最小時間である。換言すれば、時間tRCDは、アクティブコマンドACTから書き込みコマンドWRまたは読み出しコマンドRDまでの最小時間である。例えば、コラム電圧生成部30は、コマンド制御部16が書き込みコマンドWRまたは読み出しコマンドRDを受け付ける前に、内部電源電圧VIICが内部電源電圧VIIRと同じ第1電圧V1に到達するように設計される。時間T1は、内部電源線VIICの負荷容量およびコラム電圧生成部30の電圧生成能力で決まる。内部電源線VIICは、コラム制御部36、出力データ制御部40、入力データ制御部42に接続され、負荷容量は、内部電源線VIIRに比べて小さい。このため、時間T1を短くすることは容易である。このように、内部電源電圧VIICが供給される回路の規模は、時間T1を満足するように決められる。図6に示したタイマTMRは、パワーオン信号PONZの活性化から所定の遅延時間tDLY後に、パワーオン信号PONDZをハイレベルに活性化する図10c。図4に示した電源制御部24は、パワーオン信号PONDZの活性化に応答して短絡信号SWONXをロウレベルに活性化する図10d。これにより、図4に示したスイッチ32がオンし、同じ値の内部電源電圧VIIR、VIICが互いに接続される。遅延時間tDLYは、内部電源電圧VIICが第1電圧V1まで上昇した後、時間tRCDが経過する前に、スイッチ32がオンされるように設計されている。スイッチ32のオンにより、内部電源電圧VIIR、VIICが互いに接続されている期間、コラム制御部36、出力データ制御部40、入力データ制御部42で消費される電力は、内部電源線VIICだけでなく内部電源線VIIRからも供給される。これにより、内部電源電圧VIICの電圧降下が防止され、リーク電流を防止できる。内部電源電圧VIICの値が安定するため、コラム制御部36、出力データ制御部40、入力データ制御部42で生成される信号の生成タイミングがばらつくことを防止できる。なお、遅延時間tDLYが短く、内部電源電圧VIICが第1電圧V1に到達する前にスイッチ32がオンするとき、内部電源電圧VIIRは、チャージシェアにより低下する図10e。内部電源電圧VIIRの低下は、アクティブコマンドACTに応答して動作する回路に影響を与えるかもしれない。例えば、図2に示すロウ制御部34によるワード線信号WLZやセンスアンプ制御信号SAEZの活性化タイミングがずれるおそれがある。このため、スイッチ32は、ワード線信号WLZおよびセンスアンプ制御信号SAEZが活性化された後にオンすることが望ましい。一方、遅延時間tDLYが長く、コマンド制御部16が書き込みコマンドWRまたは読み出しコマンドRDを受け付けた後にスイッチ32がオンするとき、コラム制御部36、出力データ制御部40、入力データ制御部42への電力の供給能力は不足するかもしれない図10f。このとき、内部電源電圧VIICは低下する。さらに、スイッチ32がオンした後に、内部電源電圧VIIRは、チャージシェアにより低下する。内部電源電圧VIICの低下は、コラム制御部36、出力データ制御部40、入力データ制御部42の動作に影響を与えるかもしれない。例えば、図7に示す入力データ制御部42の入力データラッチ回路IDLTによる入力データ信号DINZのラッチタイミングがずれるおそれがある。このため、スイッチ32は、コラム制御部36、出力データ制御部40、入力データ制御部42が動作を開始する前、すなわち、書き込みコマンドWRまたは読み出しコマンドRDが受け付けられる前にオンすることが望ましい。半導体メモリMEMは、書き込みコマンドWRとともに、バースト長に対応する数の書き込みデータWD1、WD2、WD3、WD4を順に受け、書き込み動作を実行する図10g。半導体メモリMEMは、読み出しコマンドRDを受けたとき、読み出し動作を実行し、レイテンシCASLに対応するクロックサイクル数の後に、読み出しデータRD1、RD2、RD3、RD4を順に出力する図10h。書き込み動作および読み出し動作において、半導体メモリMEMは、時間tRCDの経過後に、内部電源電圧VIICが供給されるコラム制御部36、出力データ制御部40および入力データ制御部42の動作を開始する。例えば、読み出し動作において、プリチャージコマンドPREは、最終の読み出しデータRD4が出力される1つ前のクロックサイクルに供給される図10i。図5に示した電力制御回路PWCNTは、プリチャージ信号PREZの活性化に応答して、レイテンシCASL=3と値N=4の合計のクロックサイクル数の後に、パワーオフ信号POFFZを活性化する図10j。レイテンシCASL分のクロックサイクルの待ちは、最終の読み出しデータこの例ではRD4の出力タイミングを考慮して決められる。例えば、最終の読み出しデータのワーストの出力タイミングは、プリチャージコマンドPREから2クロックサイクル後である。N個のクロックサイクルの待ちは、プリチャージコマンドPRE後に再びアクティブコマンドACTが供給されることを考慮して決められる。プリチャージコマンドPRE後のアクティブコマンドACTは、プリチャージコマンドPREから、例えば5クロックサイクル以内に供給されることが多い。アクティブコマンドACTが供給されると、上述したように、内部電源電圧VIICの生成が開始され、スイッチ32がオンする。アクティブコマンドACTが供給される可能性が高い期間に、スイッチ32をオフしないことで、コラム電圧生成部30およびスイッチ32の頻繁な動作を避けることができる。この結果、スイッチ32の短期間のオフ/オンすることを防止でき、内部電源電圧VIIC、VIIRが変動することを防止できる。なお、値Nは、半導体メモリMEMの動作仕様の1つである時間tRPRASPrechargetimeに合わせて設定されてもよい。時間tRPは、プリチャージコマンドPREから次のアクティブコマンドACTまでの最小時間である。電力制御回路PWCNTは、パワーオフ信号POFFZに応答してパワーオン信号PONZを非活性化する図10k。図4に示した電源制御部24は、パワーオン信号PONZの非活性化に応答して短絡信号SWONXを非活性化する図10l。すなわち、電力制御回路PWCNTは、アクセス動作の完了後、アクティブコマンドACTを所定期間受けないときに、短絡信号SWONXを非活性化する。図4に示したスイッチ32は、短絡信号SWONXの非活性化に応答してオフし、内部電源線VIIR、VIICの接続を解除する。この後、図4に示したコラム電圧生成部30は、短絡信号SWONXの非活性化に応答して、起動信号CONXを非活性化する図10m。起動信号CONXの非活性化により、pMOSトランジスタP3がオフし、内部電源電圧VIICの生成は停止され、内部電源電圧VIICは徐々に低下する図10n。内部電源電圧VIICの低下に伴い、内部電源電圧VIICを受けるコラム制御部36、出力データ制御部40および入力データ制御部42の動作は停止する。コラム制御部36、出力データ制御部40および入力データ制御部42の動作により、内部電源電圧VIICが消費される消費期間は、書き込みコマンドWRまたは読み出しコマンドRDを受けてから書き込み動作または読み出し動作が完了するまでである。コラム制御部36、出力データ制御部40および入力データ制御部42が動作しない期間に、内部電源電圧VIICの生成を停止することで、半導体メモリMEMの消費電力は削減される。例えば、起動信号CONXがロウレベルに活性化されている期間は、内部電源電圧VIICが生成される通常モードの期間である。起動信号CONXがハイレベルに非活性化されている期間は、内部電源電圧VIICの生成が停止される低消費電力モードの期間である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、スイッチ32は、コラム制御部36、出力データ制御部40、入力データ制御部42が動作を開始する前で、内部電源電圧VIICが第1電圧V1まで上昇した後にオンする。これにより、内部電源電圧VIIRの変動を防止でき、ロウ制御部34によるワード線信号WLZやセンスアンプ制御信号SAEZの活性化タイミングがずれることを防止できる。また、スイッチ32のオンにより、内部電源電圧VIIRが内部電源線VIICに供給されるため、内部電源電圧VIICを安定させることができる。これにより、入力データ制御部42の入力データラッチ回路IDLTによる入力データ信号DINZのラッチタイミングがずれることを防止できる。すなわち、コラム制御部36、出力データ制御部40、入力データ制御部42の動作に影響を与えることを防止できる。電源制御部24の電力制御回路PWCNTは、アクセス動作の完了後、所定期間が経過するまで、スイッチ32のオン状態を維持する。アクティブコマンドACTが供給される可能性が高い期間に、スイッチ32をオフしないことで、コラム電圧生成部30およびスイッチ32の頻繁な動作を避けることができる。この結果、スイッチ32の短期間のオフ/オンすることを防止でき、内部電源電圧VIIC、VIIRが変動することを防止できる。図11は、別の実施形態における電源制御部24内のタイマTMRの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。タイマTMRは、図4に示した電源制御部24のタイマTMRの代わりに形成される。半導体メモリMEMのその他の構成は、図2と同じである。タイマTMRは、カウンタCOUNT1、変換回路CNVおよび検出回路DETを有している。カウンタCOUNT1は、リセット端子RSTでロウレベルのパワーオン信号PONZを受けている間、カウンタ値CV1をゼロに設定する。カウンタCOUNT1は、パワーオン信号PONZがハイレベルの期間、例えば、クロック信号CLKZの立ち上がりエッジに同期してカウント動作し、カウンタ値CV1を1ずつインクリメントする。すなわち、カウンタCOUNT1は、クロックサイクルの数をカウントする。変換回路CNVは、レイテンシ信号CASLZが示す値を所定値CV2に変換する。例えば、所定値CV2は、レイテンシ信号CASLZが示す値すなわち、レイテンシCASLから1を引いた値である。検出回路DETは、カウンタ値CV1と所定値CV2との一致を検出したときに、パワーオン信号PONDZをハイレベルに活性化する。パワーオン信号PONDZは、図10に示したように、書き込みコマンドWRまたは読み出しコマンドRDが供給されるクロックサイクルより1クロックサイクル前に活性化される。なお、カウンタCOUNT1をクロック信号CLKZの立ち下がりエッジに同期してカウント動作させてもよい。このとき、変換回路CNVは、所定値CV2をレイテンシ信号CASLZが示す値と同じに設定する。このとき、パワーオン信号PONDZは、図10に示した書き込みコマンドWRまたは読み出しコマンドRDが供給されるクロックサイクルより0.5クロックサイクル前に活性化される。このように、図11に示すタイマTMRにより、半導体メモリMEMを図10とほぼ同じタイミングで動作できる。上述では、所定値CV2は、レイテンシCASLと同一の値もしくはレイテンシCASLより1小さい値と説明したが、より具体的には時間tRCDのクロック数に対して制御遅延分を差し引いた値に変換を行うことで、本実施形態に適したタイマTMRの動作を実現できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、図6に示した時定数による遅延回路DLYTを用いずに、クロックサイクル数をカウントすることで、パワーオン信号PONZからパワーオン信号PONDZを生成できる。これにより、半導体メモリMEMに形成される素子の特性のばらつきに拘わりなく、常に一定のタイミングでパワーオン信号PONDZを生成できる。なお、パワーオン信号PONDZの活性化タイミングクロック信号CLKの周波数が高いほど細かく調整できる。図12は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリMEMは、図2に示したコマンド制御部16、リフレッシュタイマ20およびロウ制御部34の代わりに、コマンド制御部16A、リフレッシュタイマ20Aおよびロウ制御部34Aを有している。半導体メモリMEMのその他の構成は、図2と同様である。コマンド制御部16Aは、オートリフレッシュコマンドおよびセルフリフレッシュコマンドをデコードする機能と、オートリフレッシュ信号AREFZおよびセルフリフレッシュ信号SREFZを生成する機能を、図2のコマンド制御部16から削除している。すなわち、半導体メモリMEMは、外部からコマンドを受けることなくリフレッシュ動作を自動的に実行し、かつセルフリフレッシュモードを有していない。リフレッシュタイマ20Aは、セルフリフレッシュ信号SREFZを受けることなく、所定の周期で発振信号OSCZを常に出力する。ロウ制御部34Aは、アクティブコマンドACTと発振信号OSCZリフレッシュ要求とが競合するときに、優先順を決める機能を有している。ロウ制御部34Aの例は、図13に示す。図13は、図12に示したロウ制御部34Aの例を示している。ロウ制御部34Aは、図3に示したロウ制御部34のリフレッシュ要求生成回路56およびロウタイミング制御回路60の代わりに、調停回路64Aおよびロウタイミング制御回路60Aを有している。ロウ制御部34Aのその他の構成は、図3に示したロウ制御部34と同じである。調停回路64Aは、発振信号OSCZをアクティブ信号ACTZより早く受けるときに、リフレッシュ信号REFZ、カウントアップ信号CUPZおよびアクティブ信号ACTPZを出力し、アクティブ信号ACTZの活性化情報を保持する。例えば、アクティブ信号ACTPZはパルス信号である。調停回路64Aは、ロウタイミング制御回路60Aからのリフレッシュ終了信号REFEZの活性化に応答して、リフレッシュ信号REFZを非活性化し、保持しているアクティブ信号ACTZの活性化情報に基づいてアクティブ信号ACTPZを活性化する。調停回路64Aは、アクティブ信号ACTZを発振信号OSCZより早く受けるときに、アクティブ信号ACTPZを活性化し、発振信号OSCZの活性化情報を保持する。調停回路64Aは、プリチャージ信号PREZの活性化を受けたときに、保持している発振信号OSCZの活性化情報に基づいてリフレッシュ信号REFZ、カウントアップ信号CUPZおよびアクティブ信号ACTPZを出力する。ロウタイミング制御回路60Aは、アクティブ信号ACTZおよびリフレッシュ信号REFPZの代わりにアクティブ信号ACTPZを受けることを除き、図3に示したロウタイミング制御回路60と同じである。この実施形態の半導体メモリMEMの動作は、図10と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リフレッシュ動作を自動的に実行するために、調停回路64Aを有する半導体メモリMEMにおいても、内部電源電圧VIIR、VIICが変動することを防止しながら、ロウ電圧生成部28による内部電源電圧VIIRの生成能力とコラム電圧生成部30による内部電源電圧VIICの生成能力とをそれぞれ最小限にできる。この結果、半導体メモリMEMの消費電力を削減できる。図14は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリMEMは、図2に示した入力バッファ12、コマンド制御部16、リフレッシュタイマ20、電源制御部24、ロウ制御部34およびコラム制御部36の代わりに、入力バッファ12B、コマンド制御部16B、リフレッシュタイマ20A、電源制御部24B、ロウ制御部34Bおよびコラム制御部36Bを有している。リフレッシュタイマ20Aは、図12と同じである。半導体メモリMEMのその他の構成は、図2と同様である。図14に示す半導体メモリMEMは、擬似SRAMStaticRandomAccessMemoryである。擬似SRAMは、DRAMのメモリセルMCを有し、SRAMのインタフェースを有し、メモリセルMCのリフレッシュ動作を自動的に実行する。また、半導体メモリMEMは、ロウアドレス信号RAおよびコラムアドレス信号CAを異なるアドレス端子ADを用いて同時に受けるアドレスノンマルチプレクスタイプを採用している。すなわち、入力バッファ12Bは、ロウアドレス信号RAとコラムアドレス信号CAを同時に受ける。コマンド制御部16Bは、コマンド信号CMDZに応じて、書き込みコマンド、読み出しコマンド、レジスタ設定コマンドを認識する。コマンド制御部16Bは、書き込みコマンドを認識したときに、アクティブ信号ACTZを活性化した後、書き込み信号WRZおよびコラム制御信号CASPZを活性化する。コマンド制御部16Bは、読み出しコマンドを認識したときに、アクティブ信号ACTZを活性化した後、読み出し信号RDZおよびコラム制御信号CASPZを活性化する。ディープパワーダウン信号DPDZは、クロック信号CLKZを受けているときに非活性化され、クロック信号CLKZを受けていないときに活性化される。コマンド制御部16Bのその他の構成は、アクティブコマンド、プリチャージコマンド、オートリフレッシュコマンドおよびセルフリフレッシュコマンドを認識せず、プリチャージ信号PREZ、オートリフレッシュ信号AREFZおよびセルフリフレッシュ信号SREFZを生成しないことを除き、図2のコマンド制御部16と同様である。なお、入力バッファ14は、図2に示したチップセレクト信号/CS、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASの代わりに、チップセレクト信号/CS、アドレスバリッド信号/ADVおよびアウトプットイネーブル信号/OEを、コマンド信号CMDとして受ける。電源制御部24Bは、プリチャージ信号PREZの代わりに、発振信号OSCZを用いて、起動信号CONXおよび短絡信号SWONXの非活性化タイミングを決める。電源制御部24Bによる起動信号CONXおよび短絡信号SWONXの活性化タイミングは、図2に示した電源制御部24による起動信号CONXおよび短絡信号SWONXの活性化タイミングと同じである。ロウ制御部34Bは、図2に示したプリチャージ信号PREZの代わりに、コラム終了信号CLENDZを受けてワード線信号WLZおよびセンスアンプ制御信号SAEZを非活性化することを除き、図13のロウ制御部34Aと同じである。コラム制御部36Bは、図2に示したコラム制御部36に、コラム終了信号CLENDZを生成する機能を追加している。コラム終了信号CLENDZは、書き込み動作および読み出し動作の終了に応答して活性化されるパルス信号である。図15は、図14に示したロウ制御部34Bの例を示している。ロウ制御部34Bは、上述したように、プリチャージ信号PREZの代わりに、コラム終了信号CLENDZを受けることを除き、図13のロウ制御部34Aと同じである。図16は、図14に示した電源制御部24B内の電力制御回路PWCNTの例を示している。電源制御部24Bは、電力制御回路PWCNTを除いて、図4に示した電源制御部24と同じである。なお、電源制御部24Bは、図6に示したタイマTMRまたは図11に示したタイマTMRを有している。電力制御回路PWCNTは、カウンタCOUNT2、比較器CMP、フリップフロップFFおよびインバータIV4を有している。カウンタCOUNT2は、リセット端子RSTで受ける信号の立ち上がりエッジに同期してカウンタ値V3をゼロにリセットし、発振信号OSCZに同期してカウンタ値V3を1ずつインクリメントする。リセット端子RSTは、アクティブ信号ACTZとスタータ信号STTZのOR論理を受ける。比較器CMPは、カウンタCOUNT2からのカウンタ値V3が期待値Mと一致するときに、パワーオン信号PON0Zをハイレベルに活性化する。例えば、期待値Mは、固定値3に設定され、半導体メモリMEMを製造するためのフォトマスクの配線パターン、あるいは、ヒューズ回路等により予めプログラムされている。フリップフロップFFは、セット端子Sでパワーオフ信号POFFZのハイレベルを受けたときに出力端子Qからハイレベルのパワーオン信号PONXを出力する。フリップフロップFFは、OR回路を介してアクティブ信号ACTZのハイレベルまたはスタータ信号STTZのハイレベルをリセット端子Rで受けたときに、ロウレベルのパワーオン信号PONXを出力する。インバータIV4は、パワーオン信号PONXの論理を反転し、パワーオン信号PONZとして出力する。図17は、図14に示した半導体メモリMEMの動作の例を示している。図10と同じ動作については、詳細な説明は省略する。図17は、読み出し動作が実行されるときの例を示している。この実施形態の半導体メモリMEMは、擬似SRAMであるため、図10のアクティブコマンドACTの代わりに、書き込みコマンドWRまたは読み出しコマンドRDを受ける。図14に示したモードレジスタ18は、バースト長BSTL=4およびレイテンシCASL=3を記憶しており、バースト長BSTLを示すバースト信号BSTLZおよびレイテンシCASLを示すレイテンシ信号CASLZを出力する。半導体メモリMEMは、読み出しコマンドRDに応答してアクティブ信号ACTZを活性化する図17a。なお、書き込み動作では、最初の書き込みデータWD1は、レイテンシ制御により、書き込みコマンドWRから時間tRCD後に半導体メモリMEMに供給される図17b。アクティブ信号ACTZが活性化されてから、短絡信号SWONXがロウレベルに活性化されるまでの動作は、図16に示した電力制御回路PWCNTの動作を除き、図10と同じである。電力制御回路PWCNTは、アクティブ信号ACTZの活性化に応答してカウンタ値V3をリセットし、発振信号OSCZによるカウント動作を開始する図17c。なお、発振信号OSCZリフレッシュ要求が読み出し動作中に生成されるとき、図15に示した調停回路64Aは、読み出し動作が完了するまで、リフレッシュ信号REFZの活性化を禁止し、リフレッシュ要求を保持する。このため、リフレッシュ動作が読み出し動作中に開始されることはない。半導体メモリMEMは、図10と同様に、時間tRCDに対応する時間の経過後に、図14に示したコラム制御部36B、出力データ制御部40および入力データ制御部42の動作を開始する。読み出し動作では、コラム制御部36Bは、時間tRCDに対応するクロックサイクル数の後に、コラムパルス信号CLPZ図9を生成する図17d。出力データ制御部40は、メモリセルアレイ38から出力される読み出しデータRD1、RD2、RD3、RD4を、各コラムパルス信号CLPZからレイテンシCASL後に順に出力する図17e。コラム制御部36Bは、最終の読み出しデータRD4の出力の完了に応答してコラム終了信号CLENDZを活性化する図17f。この例では、読み出し動作の完了後、新たな読み出しコマンドRDまたは書き込みコマンドWRが半導体メモリMEMに供給される前に、3番目の発振信号OSCZが出力される図17g。図16に示した電力制御回路PWCNTは、3番目の発振信号OSCZに応答して、パワーオフ信号POFFZを一時的に活性化し、パワーオン信号PONZを非活性化する図17h、i。そして、図10と同様に、電源制御部24Bは、パワーオン信号PONZの非活性化に応答して短絡信号SWONXを非活性化する図17j。スイッチ32は、短絡信号SWONXの非活性化に応答してオフし、内部電源線VIIR、VIICの接続を解除する。この後、起動信号CONXは、短絡信号SWONXの非活性化に応答して非活性化され、pMOSトランジスタP3はオフする図17k。内部電源電圧VIICは、徐々に低下する図17l。そして、内部電源電圧VIICを受けるコラム制御部36B、出力データ制御部40および入力データ制御部42の動作は停止する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、読み出しコマンドRDおよび書き込みコマンドWRに応答して、ロウ制御部34Bの動作およびコラム制御部36Bの動作を順に開始する擬似SRAMにおいても、内部電源電圧VIIR、VIICが変動することを防止しながら、ロウ電圧生成部28による内部電源電圧VIIRの生成能力とコラム電圧生成部30による内部電源電圧VIICの生成能力とをそれぞれ最小限にできる。この結果、半導体メモリMEMの消費電力を削減できる。図18は、上述した実施形態の半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムSYSは、シリコン基板上に複数のマクロが集積されたシステムオンチップSoCを有している。あるいは、システムSYSは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージMCPを有している。あるいは、システムSYSは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージSiPを有している。さらに、システムSYSは、チップオンチップCoCあるいはパッケージオンパッケージPoPの形態で構成されてもよい。例えば、SoCは、CPUCentralProcessingUnit、ROMReadOnlyMemory、周辺回路I/Oおよび上述した半導体メモリMEMを有している。CPUは、半導体メモリMEMのアクセスを制御するコントローラの一例である。CPU、ROM、周辺回路I/Oおよび半導体メモリMEMは、システムバスSBUSにより互いに接続されている。なお、CPUと半導体メモリMEMの間にメモリコントローラを配置してもよい。CPUは、ROM、周辺回路I/Oおよび半導体メモリMEMをアクセスするとともにシステム全体の動作を制御する。半導体メモリMEMは、CPUからのアクセス要求に応じて、読み出し動作および書き込み動作を実行する。なお、システムSYSの最小構成は、CPUと半導体メモリMEMである。以上の実施形態において説明した発明を整理して、付記として開示する。付記1マトリックス状に配置されたメモリセルと、前記メモリセルにアクセスするためのアクセス要求に応答して、第1方向に並ぶメモリセルの列にそれぞれ接続される第1信号線のいずれかを選択する第1選択部と、前記第1選択部が動作を開始した後に、第1方向に交差する第2方向に並ぶメモリセルの列にそれぞれ接続される第2信号線のいずれかを選択する第2選択部と、前記第1選択部に供給する第1電源電圧を生成する第1電圧生成部と、起動信号の活性化中に、前記第2選択部に供給する第2電源電圧を生成する第2電圧生成部と、短絡信号の活性化中に、前記第1電源電圧が供給される第1電源線と前記第2電源電圧が供給される第2電源線とを短絡するスイッチと、前記アクセス要求に応答して、前記起動信号を活性化し、前記短絡信号の非活性化に応答して前記起動信号を非活性化する第1制御部と、前記起動信号の活性化から所定時間後に前記短絡信号を活性化し、前記アクセス要求に基づくアクセス動作の完了後に、前記短絡信号を非活性化する第2制御部とを備えていることを特徴とする半導体メモリ。付記2前記第2制御部は、前記第2電源電圧が第1電圧に到達してから第2選択部が動作を開始するまでの間に、前記短絡信号を活性化することを特徴とする付記1に記載の半導体メモリ。付記3前記アクセス要求を受けた後、読み出し動作または書き込み動作を示す読み書き要求を受けるコマンド制御部を備え、前記第1選択部は、前記アクセス要求に応答して動作を開始し、前記第2選択部は、前記読み書き要求に応答して動作を開始し、前記第2制御部は、前記第2電源電圧が前記第1電圧に到達してから前記読み書き要求を受けるまでの間に、前記短絡信号を活性化することを特徴とする付記2に記載の半導体メモリ。付記4前記第2制御部は、前記アクセス要求後のクロックサイクルの数をカウントするカウンタと、前記カウンタのカウンタ値が所定値になったときに前記短絡信号を活性化する検出回路とを備えていることを特徴とする付記1ないし付記3のいずれか1項に記載の半導体メモリ。付記5内部回路が動作を開始してから信号を出力するまでのクロックサイクル数を設定するレジスタを備え、前記タイマ回路は、前記レジスタの設定値に応じて前記所定値を生成する変換回路を備えていることを特徴とする付記4に記載の半導体メモリ。付記6前記第2制御部は、前記起動信号の活性化から前記所定時間後に前記短絡信号を活性化する遅延回路を備えていることを特徴とする付記1ないし付記3のいずれか1項に記載の半導体メモリ。付記7前記第2制御部は、前記アクセス動作の完了後、前記アクセス要求を所定期間受けないときに、前記短絡信号を非活性化することを特徴とする付記1ないし付記6のいずれか1項に記載の半導体メモリ。付記8前記第2選択部は、前記第2信号線を選択するために供給されるアドレス信号をデコードするアドレスデコーダを含んでいることを特徴とする付記1ないし付記7のいずれか1項に記載の半導体メモリ。付記9前記第2選択部は、前記第2信号線に伝達され、前記メモリセルに入出力されるデータ信号を保持するラッチ回路を含んでいることを特徴とする付記1ないし付記8のいずれか1項に記載の半導体メモリ。付記10付記1ないし付記9のいずれか1項に記載の半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えていることを特徴とするシステム。付記11マトリックス状に配置されたメモリセルと、前記メモリセルにアクセスするためのアクセス要求に応答して、第1方向に並ぶメモリセルの列にそれぞれ接続される第1信号線のいずれかを選択する第1選択部と、前記第1選択部が動作を開始した後に、第1方向に交差する第2方向に並ぶメモリセルの列にそれぞれ接続される第2信号線のいずれかを選択する第2選択部と、短絡信号の活性化中に、前記第1選択部に第1電源電圧を供給する第1電源線と、前記第2選択部に第2電源電圧を供給する第2電源線とを短絡するスイッチとを備えた半導体メモリの動作方法であって前記第1選択部に供給する第1電源電圧を生成し、起動信号の活性化中に、前記第2選択部に供給する第2電源電圧を生成し、前記メモリセルのアクセス要求を受けたときに、前記起動信号を活性化し、前記起動信号の活性化から所定時間後に前記短絡信号を活性化し、前記アクセス要求に応答するアクセス動作の完了後に、前記短絡信号を非活性化し、前記短絡信号の非活性化に応答して前記起動信号を非活性化することを特徴とする半導体メモリの動作方法。付記12前記第2電源電圧が第1電圧に到達してから第2選択部が動作を開始するまでの間に、前記短絡信号を活性化することを特徴とする付記11に記載の半導体メモリの動作方法。付記13前記アクセス要求を受けた後、読み出し動作または書き込み動作を示す読み書き要求を受け、前記第1選択部は、前記アクセス要求に応答して動作を開始し、前記第2選択部は、前記読み書き要求に応答して動作を開始し、前記第2電源電圧が前記第1電圧に到達してから前記読み書き要求を受けるまでの間に、前記短絡信号を活性化することを特徴とする付記12に記載の半導体メモリの動作方法。付記14前記アクセス要求後のクロックサイクルの数をカウントするカウンタのカウンタ値が所定値になったときに前記短絡信号を活性化することを特徴とする付記11ないし付記13のいずれか1項に記載の半導体メモリの動作方法。付記15内部回路が動作を開始してから信号を出力するまでのクロックサイクル数を設定するレジスタの設定値に応じて前記所定値を生成することを特徴とする付記14に記載の半導体メモリの動作方法。付記16前記アクセス動作の完了後、前記アクセス要求を所定期間受けないときに、前記短絡信号を非活性化することを特徴とする付記11ないし付記15のいずれか1項に記載の半導体メモリの動作方法。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。