"半導体基板上に設ける絶縁膜と、前記絶縁膜上に設ける半導体層と、を備え、前記半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、前記チャネル領域の前記半導体層表面にゲート絶縁膜を備え、前記ゲート絶縁膜を介して前記チャネル領域に電界を印加するためのゲート電極を備えるフィン型電界効果トランジスタにおいて、前記バルク領域に所定の電位を印加するためのバルク電極を、前記ゲート電極と別に備えることを特徴とするフィン型電界効果トランジスタ。前記半導体層の第1の垂直端面に前記チャネル領域を設け、前記半導体層の前記第1の垂直端面と対向する第2の垂直端面に前記バルク領域を設けることを特徴とする請求項1に記載のフィン型電界効果トランジスタ。前記ゲート絶縁膜は、前記第1の垂直端面に設けることを特徴とする請求項2に記載のフィン型電界効果トランジスタ。前記ゲート電極は、前記第1の垂直端面に対向して設け、前記バルク電極は、前記第2の垂直端面に対向して設けると共に前記バルク領域に直接接続することを特徴とする請求項2又は3に記載のフィン型電界効果トランジスタ。前記ゲート電極と前記バルク電極とを電気的に接続する接続配線を備えることを特徴とする請求項1から4のいずれか1つに記載のフィン型電界効果トランジスタ。ところで、フィン型電界効果トランジスタのような、バルク型MOSFETではない半導体素子の構造には、部分空乏型と完全空乏型の2種類がある。部分空乏型は、バルク領域を完全に空乏化せず一部中性領域を有するものであって、完全空乏型はバルク領域をすべて空乏化するものである。一般的に、部分空乏型は、ソース領域やドレイン領域の耐圧を高くすることができるという特徴がある。しかし、バルク領域内に中性領域が存在するため、基板浮遊効果に対する対策を講じる必要がある。完全空乏型は部分空乏型に比べて、ソース領域やドレイン領域とバルク領域との間の接合容量が小さく、電流駆動能力の指標となるサブスレッショルド特性が良いという特徴がある。また、基板浮遊効果が大変少ないという特徴もある。そして、オフリーク電流が小さくできるので、換言すれば、オフリーク電流を同じにすれば、動作電圧を下げることができる。部分空乏型と完全空乏型とは、それぞれ利点があり、用途によって使い分けがなされているが、半導体素子の低消費電力化という観点で言えば、完全空乏型が有利である。低い動作電圧で動作するということは、すなわち、しきい値も下げることができるからである。フィン型電界効果トランジスタにあっては、低電圧駆動、低消費電力化するためには、ゲート電極から電圧を印加してトランジスタ動作させるときに、少なくともバルク領域が完全空乏化していなければならない。特許文献1に示した従来技術によるフィン型電界効果トランジスタのように、起立した半導体層の垂直端面にチャネル領域を設け、そこに対向して2つのゲート電極を備えると、その半導体層の厚さが厚いと、そのチャネル領域は完全空乏化できない。無理に完全空乏化しようとすると、ゲート電極からの電界をさらに上げなければならず、低消費電力化の流れに逆行してしまう。また、このような状況を回避するために、チャネル領域となる起立した半導体層の平面的な厚さを薄くしようとすると、製造工程における加工ばらつき寸法ばらつきの影響を受けてしまい、電気特性が安定した半導体素子を構成することはできない。特許文献1に示した従来技術は、2つのゲート電極からの電界によりしきい値を制御できるという利点があるものの、バルク領域を完全空乏化した状態で電気的に安定して動作させることは困難であるから、低消費電力化が困難である。また、半導体素子の電気特性を安定させることもまた難しい。本発明は、このような問題を解決するためになされたものである。フィン型電界効果トランジスタの低消費電力化と電気特性の安定化とを両立したフィン型電界効果トランジスタを提供できる。上記目的を達成するために、本発明のフィン型電界効果トランジスタは、下記記載の構造を採用する。本発明のフィン型電界効果トランジスタは、半導体基板上に設ける絶縁膜と、絶縁膜上に設ける半導体層と、を備え、半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、チャネル領域の前記半導体層表面にゲート絶縁膜を備え、ゲート絶縁膜を介して前記チャネル領域に電界を印加するためのゲート電極を備えるフィン型電界効果トランジスタにおいて、バルク領域に所定の電位を印加するためのバルク電極を、ゲート電極と別に備えることを特徴とする。このような構成とすることによって、バルク領域に直接電位を印加できるから、低いしきい値を実現し、しきい値のばらつきとリーク電流とを抑制し、低消費電力化ができる。半導体層の第1の垂直端面にチャネル領域を設け、半導体層の第1の垂直端面と対向する第2の垂直端面に前記バルク領域を設けるようにしてもよい。このような構成とすることによって、半導体層の幅を任意に定義できるから、フィン型電界効果トランジスタの平面的な面積を小さくすることができる。また、チャネル領域と対向する部分にバルク領域を設けることにより、チャネル領域と同じ面積のバルク領域が対向することになるので、基板バイアスのための電位にむらがない。ゲート絶縁膜は、第1の垂直端面に設けるようにしてもよい。このような構成とすることによって、半導体層の垂直方向の高さがチャネル幅とすることができ、垂直方向に制限がなければ半導体層の厚さでドレイン電流を任意に定義することができる。ゲート電極は、第1の垂直端面に対向して設け、バルク電極は、第2の垂直端面に対向して設けると共に前記バルク領域に直接接続するようにしてもよい。このような構成とすることによって、第1の垂直端面からはゲート電界を印加でき、第2の垂直端面からはバルク電位を与えることができ、MOSFETとしての電気特性を安定させることができる。本発明のフィン型電界効果トランジスタは、バルク領域に任意の電位を直接印加できるから、しきい値電圧を任意の値に定めることができ、動作時には低いしきい値に、非動作時には高いしきい値に保つことで、理想的なサブスレッショルドウィングを行うことができるため、低リーク電流を実現できる。また、この構造のため、基板バイアス効果を利用することができ、フィン型電界効果トランジスタで問題であった、半導体層の寸法ばらつきによるしきい値のばらつきを防ぐことが可能となる。そのため、低消費電力を実現できると共に、半導体層の厚さを完全空乏層の深さ程度に抑える必要がなくなり、その製造が容易となる。本発明のフィン型電界効果トランジスタは、絶縁膜上に設けられたフィン型電界効果トランジスタのバルク領域に所定の電位を直接印加するためのバルク電極を、ゲート電極と別に備えることで低いしきい値を実現すると共にし、しきい値のばらつきを抑制している。以下、図面を用いてフィン型電界効果トランジスタを説明する。以下に示す実施形態については、フィン型電界効果トランジスタは、SOISilicon-On-Insulator基板を用いて作成される例で説明する。そして、フィン型電界効果トランジスタの導電型をNチャネル型MOSFET以下、N型MOSFETと記載するとする例で説明する。また、説明に必要の無い構成例えば、最終保護膜やソース電極、ドレイン電極などは、図面を見やすくするために省略する。[本発明の第1の実施形態の構成説明:図1]第1の実施形態のフィン型電界効果トランジスタの全体的な構成を、図1を用いて説明する。図1はフィン型電界効果トランジスタの構造を模式的に示す平面図及び断面図であって、図1aに平面図を、図1bにその切断線A-A ́で切断した断面図を示す。図1において、1は半導体基板、2は絶縁膜である。3は半導体層、3Aは半導体層3の第1の垂直端面、3Bは半導体層3の第2の垂直端面、3Cは半導体層3の上端面である。4はゲート絶縁膜、5はチャネル領域、6はゲート電極である。7Aはソース領域、7Bはドレイン領域、8はバルク領域、9はバルク電極、10は層間絶縁膜、11はコンタクトホール、12は金属配線である。第1の実施形態のフィン型電界効果トランジスタは、SOI基板を用いて作成される。半導体基板1は単結晶シリコンよりなる支持基板である。絶縁膜2は埋め込み酸化膜であるシリコン酸化膜である。半導体層3は単結晶シリコンであり、絶縁膜2を介し設けられる。この半導体層3は半導体基板1に対して起立している。ところで、SOI基板を用いなくてもフィン型電界効果トランジスタを形成できる。例えば、半導体基板1の上部に酸化処理などしてシリコン酸化膜からなる絶縁膜2を形成し、この絶縁膜2上に化学気相成長法以下、CVD法と記載するによりアモルファスシリコン膜を形成する。その後、熱処理を実施することにより単結晶化させ半導体層3を形成することもできる。この場合、半導体層3は単結晶膜を絶縁膜2上に形成後、エッチング処理することで所定の形状に加工する。半導体層3は、第1の垂直端面3Aと第2の垂直端面3Bとが対向すると共に、平行して位置する形状を有している。N型MOSFETの場合、半導体層3の導電型はP型である。半導体層3には、ソース領域7Aとドレイン領域7Bとの間にバルク領域8が設けてある。このバルク領域8にチャネル領域5が設けている。この構成は、バルク型MOSFETと同様である。ゲート絶縁膜4は、半導体層3の表面に設けている。詳しくは、この半導体層3に設ける、ソース領域7Aとドレイン領域7Bとに挟まれるチャネル領域5の第1の垂直端面3Aの表面に設けている。このゲート絶縁膜4は、既知の手法により、単結晶シリコンである半導体層3を熱酸化することで形成しており、膜厚は、例えば8nmである。ゲート電極6は、ゲート絶縁膜4を覆うようにしてチャネル領域5上に設けている。ゲート電極6は、例えば、CVD法により形成した多結晶シリコンより成る。膜厚は、例えば、350nmである。ソース領域7Aとドレイン領域7Bとは、上述のように、平面的にバルク領域8を挟むように設けており、バルク領域8の第1の垂直端面3Aにチャネル領域5を設けている。ソース領域7Aとドレイン領域7Bとは高濃度の不純物層より成り、不純物は、例えば、N型MOSFETの場合、砒素As又はリンPであり、10E-15atoms/cm2程度のドーズ量不純物量でイオン注入されて形成されたものである。バルク電極9は、ゲート電極6とは別に設けるバルク領域8に直接電位を印加する電極であり、半導体層3の上端面3Cの表面に直接接するように設けている。平面的には、ソース領域7Aとドレイン領域7Bとに挟まれるバルク領域8の表面に、ゲート電極6と離間して設けている。バルク電極9は、例えば、チタンとアルミニウムとの積層膜などが望ましい。半導体層3であるシリコン表面には自然酸化膜が発生しているが、チタンと半導体層3であるシリコンとをシリサイド化させることにより、半導体層3とバルク電極9との間で電気的に良好な接続を得ることができ、電圧制御に適しているためである。さらに、層間絶縁膜10を全面に設け、層間絶縁膜10にコンタクトホール11を設け、金属配線12がゲート電極6に接続し、バルク電極9がバルク領域8に接続している。この金属配線12とバルク電極9とは、それぞれ本実施形態において同じ材料、同じプロセスで形成され、図示しない所定の回路素子や端子に接続している。層間絶縁膜10は、例えば、CVD法により形成したシリコン酸化膜である。金属配線12は、例えば、チタンとアルミニウムの積層膜より成る。ソース領域7A及びドレイン領域7Bにも電気的な接続を行い、電気信号の授受を行う必要がある。これらの領域と平面的に重なる部分の層間絶縁膜10にコンタクトホール11を設け、金属配線にて電気的な接続を行う。なお、これらの構造についてはすでに説明したとおり、図示を省略している。ところで、一般的にフィンの幅とは、図1に記号Wで示す、対向する第1の垂直端面3Aと第2の垂直端面3Bとに挟まれる半導体層3の距離に相当する。この距離Wが狭いと、すでに説明したように加工精度の影響を受けてしまい、電気特性が安定しなくなり、厚いと低消費電力化のための完全空乏化がしにくくなるのである。しかし、本発明のフィン型電界効果トランジスタは、バルク電極9を設けており、バルク領域8に直接電圧を印加できるため、バルク領域8の電位を自由に制御できる。このため、距離Wが厚くても、完全空乏化することができる。[第1の実施形態の動作の説明]次に、第1の実施形態のフィン型電界効果トランジスタの構造をまとめ、駆動の様子について説明する。フィン型電界効果トランジスタは、半導体基板1の上部に設けている絶縁膜2上に起立して半導体層3を設けている。この半導体層3は、フィンを構成する。半導体層3のバルク領域8の第1の垂直端面3Aの表面にはチャネル領域5を設けており、そのチャネル領域5を覆うようにゲート絶縁膜5を設け、このゲート絶縁膜5を介しゲート電極6を設けている。そして、半導体層3の上端面3Cと直接接続するようにバルク電極9を備えている。フィン型電界効果トランジスタを駆動する際は、ゲート電極6にゲート電圧を印加する。そして、このゲート電極6とは別に設けているバルク電極9からは、バルク領域8に直接電位を印加するためのバルク電圧を印加する。チャネル領域5は、このゲート電圧による電界により導電型が反転し、この反転した領域を介してソース領域7Aとドレイン領域7Bとが導通する。つまり、半導体層3の第1の垂直端面3A表面部分に沿って電流が流れるのである。すでに説明したように、本発明のフィン型電界効果トランジスタは、ゲート電圧をゲート電極6からゲート絶縁膜4を介してチャネル領域5に電界として印加し、バルク電極9からは電界ではなくバルク電位をバルク領域8に直接印加できる。電界を与えるのではないから正確にバルク領域8の電位を制御できる。従来から知られているSOI基板を用いた半導体素子には、半導体基板側から絶縁膜を介して電界を半導体層に与えていた例が提案されていたが、そのような構成とはまったく異なる構成である。ゲート電極6からチャネル領域5に印加する電界と、バルク電極9からバルク領域8に印加される電位との関係を、フィン型電界効果トランジスタに望む電気特性に応じて自由に変更することができる。例えば、ゲート電極6から印加するゲート電圧とバルク電極9から印加するバルク電圧とを同じにすることができる。こうすると、このフィン型電界効果トランジスタを、知られているDTMOSFETとして動作させることができる。もちろんこれは一例であって、双方の電圧値を変えてもよい。例えば、バルク電極9からバルク領域8に所定の電位を与えることにより、バルク領域8の電位を低くすると、バルク領域8とゲート電圧との間の電位差が大きくなるから、フィン型電界効果トランジスタのしきい値電圧を上げることができる。そうすると、リーク電流を削減でき、低消費電力化ができる。また、反対にバルク領域8の電位を高くすると、バルク領域8とゲート電圧との間の電位差が小さくなるから、しきい値電圧を下げることができる。そうすると、高速動作を実現することができる。このように、本発明のフィン型電界効果トランジスタは、バルク領域8に印加する電位をバルク電極9によって自由に変えることができるから、欲する電気特性に応じたフィン型電界効果トランジスタを得ることができる。また、バルク領域8に電圧を印加することで、しきい値電圧ばらつきを抑制することもできるので、信頼性が高いフィン型電界効果トランジスタを構成することもできる。[第1の実施形態の応用例の構成説明:図2]次に、図2を用いて、第1実施形態のフィン型電界効果トランジスタの応用例を説明する。図2はフィン型電界効果トランジスタの応用例の構造を模式的に示す平面図及び断面図であって、図2aに平面図を、図2bにその切断線B-B ́で切断した断面図を示す。この応用例の特徴は、2つのゲート電極を有する点である。図2に示すように、第1の側端面3Aにゲート絶縁膜4a及びゲート電極6aを設けており、第1の側端面3Aと対向する第2の側端面3にゲート絶縁膜4b及びゲート電極6bを設けている構造である。なお、ゲート絶縁膜4a,4b、ゲート電極6a,6bの材質や膜厚については、第2の実施形態と同様であるから説明は省略する。ソース領域7A及びドレイン領域7Bにも電気的な接続を行い、電気信号の授受を行う必要がある。これらの領域と平面的に重なる部分の層間絶縁膜10にコンタクトホール11を設け、金属配線にて電気的な接続を行う。なお、これらの構造についてはすでに説明したとおり、図面を見やすくするために図示を省略している。そのため、図2aではソース領域7A上にバルク電極9が配線されているが、実際に構成する場合は、ソース電極とバルク電極9とが接触しないように離間して配置する。[第1の実施形態の応用例の効果の説明]この応用例は、2つのゲート電極6を有しており、各々独立してゲート電圧を印加できる。このような構造は、いわゆるダブルゲート型MOSFETとしてすでに知られている構成である。図2に示す第1の実施形態の応用例は、知られているダブルゲート型MOSFETの特徴に加え、バルク電極9によりバルク領域8に直接電位を印加できる点にある。このような構成であるから、バルク電位を0V付近に近づけたときのしきい値電圧のばらつきを抑制することができ、消費電力を削減することに加えて、スイッチング特性の向上と、短チャネルによるリーク電流をより抑えやすくすることが可能となる。その理由は、ゲート電極の数が増加するため、ゲート電極が1つしかないMOSFETと比較して、ゲート電極でチャネル領域の電圧を制御しやすくなるからである。例えば、バルク電極から電位を印加しバルク領域を0Vに保ったとき、電流が流れるチャネル部分では、ゲート電極から離れるにつれて電位が半導体層バルク領域の電位0Vに近づいてしまい、1つのゲート電極によるゲート電圧でチャネル領域の電圧変化の勾配をなだらかにするのは難しくなる。これに対し、この応用例のような、チャネル領域の左右にゲート電極を設けたダブルゲート構造を有していると、対向するゲート電極が互いのチャネルを引き伸ばすため、双方のチャネル領域の電位はバルク領域に向かうに従って、よりなだらかに0Vへと変化する。この結果、チャネル領域の電圧のばらつきは小さく抑えることができ、チャネル領域の電圧をゲート電極でより制御しやすくなるのである。チャネル領域の電圧のばらつきが小さくなると、スイッチング特性を向上させることができ、さらにゲート長が短くてもリーク電流を抑えやすくなる。また、ゲート電極数が増えると、同じ電位で駆動させた場合、駆動する際の電流量が増える理想的にはゲート数倍に増加ため、小さなMOSFETでも大きな電流駆動能力を得るようにすることもできるようになる。[本発明の第2の実施形態の構成説明:図3]次に、図3を用いて、フィン型電界効果トランジスタの第2実施形態を説明する。図3はフィン型電界効果トランジスタの構造を模式的に示す平面図及び断面図であって、図3aに平面図を、図3bにその切断線C-C ́で切断した断面図を示す。第2の実施形態の特徴は、ゲート電極6とバルク電極9とを半導体層3を挟み対向して設ける点である。図3に示すように、半導体層3の第1の垂直端面3Aにチャネル領域5を設け、これを覆うようにゲート絶縁膜4を設けている。ゲート電極6は、すでに説明した例と同様に、このゲート絶縁膜4を覆うように設けており、多くの部分が第1の垂直端面3Aに対向して設けている。バルク電極9は、半導体層3の第2の垂直端面3Bのバルク領域8に直接接して設けている。[第3の実施形態の効果の説明]この第3の実施形態は、すでに説明した実施形態と同様の効果を有することに加え、バルク領域8とバルク電極9とを、より低抵抗で接続できるという効果がある。すなわち、半導体層3上端面図1でいうところの上端面3cの狭い領域で、バルク領域8とバルク電極9とを接続するのではなく、より広い半導体層3の垂直端面3Bでバルク電極とバルク領域とが接続できる。具体的には、半導体層3の半導体基板1側から起立した距離と、半導体層3の第2の垂直端面3Bにおけるバルク電極9の配線幅との分で、双方を接触できるから、より多くの接触面積で、バルク領域8とバルク電極9とを接触させることができる。これにより、より低抵抗で双方を電気的に接続できるという効果を有するのである。また、半導体層3上端面にバルク電極9とバルク領域8とを接触させるように加工するよりも、加工が簡単に行える場合もあるので、プロセスコストを下げることができる場合もある。[本発明の第3の実施形態の構成及び効果の説明:図4、図5]次に、図4、図5を用いて、フィン型電界効果トランジスタの第3実施形態を説明する。図4はフィン型電界効果トランジスタの構造を模式的に示す平面図である。図5は図4に示す構成の断面図を示すものであって、図5aには図4に示す切断線D-D ́で切断した様子を、図5bに図4に示す切断線E-E ́で切断した断面図をそれぞれ示す。第2の実施形態の特徴は、ゲート電極6とバルク電極9とを半導体層3を挟み対向して設ける点である。図4に示すように、バルク領域8はすでに説明した例とは異なり、平面的にソース領域7Aの方向に屈曲している。半導体層3の第1の垂直端面3Aにチャネル領域5、ゲート絶縁膜4、ゲート電極6を設ける構成はすでに説明した例と同じであるが、屈曲したバルク領域8により、バルク電極9とバルク領域8との接触部分は、ゲート電極6の延長線上にはなく、ソース領域7A方向にシフトしている。この様子は、2つの切断線で切断した様子を表した図5を見れば明らかであろう。このような構成にすることで、ゲート電極6とバルク電極9との平面的な配置に自由度を向上させることができる。すでに説明したように、ソース領域7Aやドレイン領域7Bには、それぞれ図示はしないがソース電極とドレイン電極とが接続されている。このように配線が多く存在すると、この第3の実施形態のようにバルク電極9をシフトする構成であれば、配線の引き回しの自由度が増えるのである。なお、この第3の実施形態でも、第2の実施形態と同様に、バルク領域8とバルク電極9とは、半導体層3の第2の垂直端面3Bにて接触しているから、双方の接触抵抗は低く、バルク領域8を屈曲させた構成でも、まったく影響はない。[応用例の構成説明:図6]次に、図6を用いて、すでに説明した実施形態の応用例を、第2の実施形態を例にして説明する。この応用例は、フィン型電界効果トランジスタであるN型MOSFETとPチャネル型MOSFET以後、P型MOSFETと記載するとを並列に並べた構造コンプリメンタリーMOS、所謂CMOS構造としたものである。すでに説明した実施形態では、例えば、N型MOSFETを構成する例を説明したが、P型MOSFETと合わせたCMOS構造の例を説明する。図6において、13AはN型MOSFET、13BはP型MOSFET、14は素子間絶縁膜である。素子間絶縁膜14は、既知のCVD法により形成するシリコン酸化膜である。4a,4bはゲート絶縁膜、5a,5bはチャネル領域、6a,6bはゲート電極、8a,8bはバルク領域、12a,12bは金属配線、3Aa,3Abは第1の垂直端面、3Ba,3Bbは第2の垂直端面であり、それぞれ、すでに説明したゲート絶縁膜3、チャネル領域5、ゲート電極6、バルク電極8、金属電極12、第1の垂直端面3A、第2の垂直端面3Bに相当する。図6に示すように、N型MOSFET13AとP型MOSFET13Bとを、それぞれの第2の垂直端面3Baと第2の垂直端面3Bbとを対向するように隣合わせて配置している。N型MOSFET13Aのバルク領域8aの第1の垂直端面3Aaにチャネル領域5aを設け、これを覆うようにゲート絶縁膜4aを設けており、さらにゲート電極6aを設けている。P型MOSFET13Bのバルク領域8bの第1の垂直端面3Abにチャネル領域5bを設け、これを覆うようにゲート絶縁膜4bを設けており、さらにゲート電極6bを設けている。第2の垂直端面3Baと第2の垂直端面3Bbとに直接接続する共通のバルク電極9を備えている。このバルク電極9と、ゲート電極6a,6bに接続する金属配線12a,12bとは、この実施形態においても他の実施形態と同様に、同じ材料、同じプロセスで形成され、図示しない所定の回路素子や端子に接続している。素子間絶縁膜14は、N型MOSFET13AとP型MOSFET13Bとを絶縁する役割と、バルク電極9からの電界が半導体基板1側に余剰に及ばないようにする役割、またバルク電極を形成する際の被覆性を向上させる役割がある。このため、ある程度の膜厚が必要であって、印加するバルク電位でもよるが、例えば、0.5μm程度である。[応用例の効果の説明]N型MOSFET13AとP型MOSFET13Bとのゲート電極に、それぞれの導電型のMOSFETを駆動するための適正なゲート電圧を印加する。そして、バルク電極9には、所定の電圧を印加する。例えば、バルク電極9には0.5Vを印加しておき、N型MOSFET13Aを駆動するタイミングでゲート電極6aには0.8Vを印加する。次に、バルク電極9には-0.5Vを印加しておき、P型MOSFET13Bを駆動するタイミングでゲート電極6bには-0.8Vを印加する。そうすると、印加されているバルク電位によって、N型MOSFET13Aがオンするときは、P型MOSFET13Bがオンしにくくなり、逆にP型MOSFET13Bがオンするときは、N型MOSFET13Aがオンしにくくなる。これは、半導体層に印加される電位の上下が、しきいち電圧を上下させるためである。以上説明した本発明のフィン型電界効果トランジスタは、ゲート電極とは別にバルク領域に直接電位を印加するバルク電極を設けているため、しきい値電圧を任意の値に定めることができ、動作時には低いしきい値に、非動作時には高いしきい値に保つことができる。このような特徴を有していれば、本発明の主旨を逸脱しない範囲で変形が可能である。例えば、半導体層の形状、ゲート電極とバルク電極との位置関係や電極の種類などは任意に定めることができる。"