"並置されたゲートを有するトランジスタを備えるマイクロエレクトロニクス不揮発性メモリデバイスを作る方法であって、-第1のゲート材料に基づく層の上にジブロック共重合体層を形成する段階と、-前記ジブロック共重合体層から前記共重合体のポリマーに基づくブロックを選択的に除去して、前記共重合体の他のポリマーに基づく、少なくとも1つの所与のパターンおよび前記所与のパターンから所与の距離だけ隔たった少なくとも1つの他の所与のパターンを保持する段階と、を含み、a前記所与のパターンおよび前記他の所与のパターンを介して前記第1のゲート材料をエッチングすることにより、少なくとも1つの第1のトランジスタゲートブロックおよび少なくとも1つの犠牲ブロックを形成する段階であって、前記第1のブロックおよび前記犠牲ブロックが、所与のスペースだけ隔てられる段階と、b前記所与のスペース内に少なくとも1つの絶縁層および第2のゲート材料を形成する段階であって、前記スペース内の前記第2のゲート材料が、前記絶縁層により前記第1のブロックから隔てられた他のゲートブロックを形成する段階と、c前記犠牲ブロックを除去する段階と、をさらに含む方法。段階bと段階cとの間に、-前記第1のゲートブロックおよび前記他のゲートブロックを覆う少なくとも1つのマスクを形成する段階であって、前記マスクは、前記第1のゲートブロックの一方の側の前記犠牲ブロックの一部を覆い、且つ前記第1のゲートブロックの他方の側を越えて延在している段階と、-前記マスクを介して、前記第2のゲート材料および前記絶縁層を連続エッチングする段階と、をさらに含み、段階cで前記マスクを介してエッチングすることにより前記犠牲ブロックを除去する、請求項1に記載の方法。前記第1のゲート材料に基づいた層を、支持体上に形成されたゲート誘電体層上に形成してもよく、前記ジブロック共重合体層を、前記第1のゲート材料層上に形成されたハードマスク層上に形成し、段階aでの前記エッチングを、前記ハードマスクを介して実現し、段階aと段階bとの間に、前記ハードマスクを介してエッチングすることによる、前記第1のブロックと前記犠牲ブロックとの間の前記ゲート誘電体層の除去をさらに含む、請求項1または2に記載の方法。前記所与のパターンおよび前記他の所与のパターンが平行六面体である、請求項1から3のいずれかに記載の方法。前記ジブロック共重合体は次の材料、PS-b-PMMA、PS-b-PIのうち1つから選択される、請求項1から4のいずれかに記載の方法。前記絶縁層は、-少なくとも1つの第1の誘電材料層と、-前記第1の誘電材料層上に形成された、電荷を蓄積するための少なくとも1つの層と、-前記電荷蓄積層上に形成された少なくとも1つの第2の誘電材料層と、を含むスタックで形成されている、請求項1から5のいずれかに記載の方法。段階bは、-前記第1のゲート材料の前記ブロック上への前記絶縁層のコンフォーマブルな堆積と、-前記所与のスペースを埋めるような前記第2のゲート材料の堆積と、のための段階を含む、請求項6に記載の方法。段階cの後に、-前記マスクを除去する段階と、-前記絶縁層を部分的に除去する段階であって、前記絶縁層は前記第1のゲートブロックと前記他のゲートブロックとの間および前記他のゲートブロックの下に残されている段階と、をさらに含む、請求項2に記載の方法。前記支持体が、前記トランジスタのチャネルが設けられる半導体領域を含み、前記半導体領域はゲート誘電体領域で覆われ、次いで前記第1のゲート材料の前記層で覆われる、請求項1から8のいずれかに記載の方法。前記誘電体ゲート領域および前記第1のゲート材料の前記層を、前記支持体上にある絶縁層内に作られた空洞内に形成する、請求項9に記載の方法。段階aは、前記支持体上にある前記第1のゲート材料に基づく前記層内に、少なくとも1つの第2のトランジスタゲートブロックの形成を含み、前記第2のブロックと前記犠牲ブロックとが他の所与のスペースにより隔てられ、前記犠牲ブロックが前記第1のブロックと前記第2のゲートブロックとの間に位置し、段階bは、前記他の所与のスペース内に、前記絶縁層および前記第2のゲート材料を含む前記スタックの形成を含み、前記他のスペース内に位置する前記ゲート材料が、前記第2のブロックに隣接し前記第2のブロックから前記絶縁層だけ隔たれたゲートブロックを形成する、請求項1から10のいずれかに記載の方法。前記第1のゲートブロックに隣接する前記他のゲートブロックが第1のメモリ記憶トランジスタのゲートブロックであり、前記第2のゲートブロックに隣接する前記ゲートブロックが第2のメモリ記憶トランジスタのゲートブロックであって、前記他のゲートブロックと並置されており、前記第1のメモリ記憶トランジスタと前記第2のメモリ記憶トランジスタとの間への共通コンタクト領域の形成をさらに含む、請求項1から11のいずれかに記載の方法。本発明は、並置されたゲートを有するトランジスタを備えるマイクロエレクトロニクス不揮発性メモリデバイスを作る方法に関し、その方法は、a支持体上に置かれた第1のゲート材料に基づく層内に、少なくとも1つの第1のトランジスタゲートブロックおよび少なくとも1つの犠牲ブロックを形成する段階であって、前記第1のブロックおよび前記犠牲ブロックが、所与のスペースだけ隔てられる段階と、b絶縁層および第2のゲート材料を含むスタックで前記の所与のスペースを埋め、前記スペース内の前記第2のゲート材料が、前記絶縁層により第1のブロックから隔てられた他のゲートブロックを形成する段階と、c前記犠牲ブロックを除去する段階と、を含む。それによって、制御された寸法を有する2つの独立なゲートを備えるメモリを作りうる。ゲートブロックおよび犠牲ブロックは、段階aで作り、この段階でこれらのブロック間の空きのスペースの寸法を制御することが可能であり、段階bでこの空きスペース内に他のゲートのブロックを形成する。本発明によれば、本方法は、段階aの前に、-前記第1のゲート材料に基づく層の上にジブロック共重合体に基づくマスキング層を形成する段階と、-ジブロック共重合体に基づくマスキング層において、少なくとも1つの所与のマスキングパターン、および前記所与のパターンの所与の距離だけ隔たれた少なくとも1つの他の所与のマスキングパターンを保持するために、前記ジブロック共重合体を形成するポリマーに基づくブロックを選択的に除去する段階であって、前記マスキングパターンは前記ジブロック共重合体を形成する他のポリマーに基づいている段階と、をさらに含み、前記第1のゲートブロックおよび前記犠牲ブロックは、前記所与のパターンおよび前記他の所与のパターンを介して、前記第1のゲート材料の前記層をエッチングすることにより、段階aで形成される。それを介して第1のゲート材料をエッチングすることになるマスクキングパターンを形成するためにジブロック共重合体を用いることにより、前記第1のゲートブロックの位置決めは、前記第1のゲート材料内に形成された前記犠牲ブロックおよび前記他のゲートブロックに対して正確に制御しうる。それによって、前記所与のスペースは、正確に制御され、したがって、前記所与のスペースを埋めることによって形成されるゲートの寸法決めは正確に制御される。また、第1のゲート材料内に形成される犠牲ブロックの位置決めを正確に制御する。犠牲ブロックの精密な位置決めにより、本方法の後の段階で、このマスクの位置決めへの制約をより少なく保ちながら、マスクを介してエッチングすることで、これらのブロックを除去することが可能となりうる。ジブロック共重合体を用いると、小さいサイズの、例えば15nm程度のゲートを作ることもまた可能である。所与のパターンおよび前記他の所与のパターンは、平行六面体の形状を有しうる。ジブロック共重合体は、次の材料、PS-b-PMMAまたはPS-b-PIまたはPS-b-PBのうちから1つ選ばれうる。可能な適用例によれば、絶縁層は、少なくとも1つの誘電体層および少なくとも1つの電荷蓄積層を含む層のスタックで形成されうる。スタックは、例えば、-少なくとも1つの第1の誘電材料層、-前記第1の誘電材料層上に形成された少なくとも1つの電荷蓄積層、-前記電荷蓄積層上に形成された少なくとも1つの第2の誘電材料層で形成された3層でありうる。段階bは、-前記第1のゲート材料の前記ブロック上への前記絶縁層のコンフォーマブルな堆積段階と、-前記所与のスペースを埋めるための、前記第2のゲート材料の堆積段階と、を含む。可能な一実施例では、本方法は、段階bと段階cとの間に、-前記第1のゲートブロックおよび前記第2のゲートブロックを覆う少なくとも1つのマスクを、第1のゲートブロックのある側の犠牲ブロックの一部を覆い、前記所与の距離l2未満の所定の距離Δだけ第1のゲートブロックの他の側を越えて延在するように形成する段階と、-マスクを介して、第2のゲート材料、絶縁層、および場合によりハードマスク層の連続エッチング段階と、を含むことができる。次いで犠牲ブロックは、段階cで前記マスクを介してのエッチングで除去されうる。このようなマスクを用いると、ずれ公差は従来技術の方法よりも大きくなる。この公差は、形成を望むゲートの寸法に依存する。本方法の可能な一実施例では、第1のゲート材料に基づく層は、前記支持体上に形成されたゲート誘電体層上に形成しうる。次いでジブロック共重合体層は、前記第1のゲート材料層上に形成されたハードマスク層上に形成しうる。段階aでのエッチングは、ハードマスクを介して実現され、本方法は、段階aと段階bとの間に、前記ハードマスクを介してのエッチングによる、第1のブロックと前記犠牲ブロックとの間のゲート誘電体層の除去をさらに含む。ハードマスク層は、段階aで第1のゲート材料ブロックを保護するためと、エッチングマスクとしての両方で役立つことができる。可能な適用例によれば、本方法は、段階bと段階cとの間に、-前記第2のゲートブロックを覆った状態で、前記第1のゲートブロック上に、および犠牲ブロックの一部上にある、少なくとも1つのマスクの形成と、-マスクを介して、第2のゲート材料、絶縁層、およびハードマスク層の連続エッチングと、を含み、犠牲ブロックが、段階cで前記マスクを介するエッチングにより除去される。本方法は、段階c後に、-前記マスクを除去する段階と、-絶縁層を、前記第1のブロックと前記他のゲートブロックとの間および前記他のゲートブロックの下にそのまま残して、部分的に除去する段階と、をさらに含みうる。1つの可能性によれば、段階aは、前記支持体上にある前記第1のゲート材料に基づく前記層内への、少なくとも1つの第2のトランジスタゲートブロックの形成を含みうる。ここで、前記第2のブロックおよび前記犠牲ブロックは、他の所与のスペースだけ隔てられ、前記犠牲ブロックは、前記第1のブロックと前記第2のゲートブロックとの間に位置している。この場合、段階bは、前記他の所与のスペース内への、前記絶縁層および前記第2のゲート材料を含む前記スタックの形成を含みうる。ここで、前記他のスペース内に位置している前記ゲート材料は、前記第2のブロックに隣接して配置され、前記第2のブロックから前記絶縁層だけ隔てられたゲートブロックを形成する。本方法の可能な適用例によれば、第1のゲートブロックに隣接して配置された前記他のゲートブロックは、第1のメモリ記憶トランジスタのゲートブロックであり、第2のゲートブロックに隣接して配置された前記ゲートブロックは、第2のメモリ記憶トランジスタのゲートブロックであり、前記他のゲートブロックに並置される。本方法は、第1のメモリ記憶トランジスタと前記第2のメモリ記憶トランジスタとの間への共通コンタクト領域の形成をさらに含む。それによって、ソース線が2つの隣接するメモリトランジスタのソースに共通であるデバイス、例えばNORフラッシュメモリセルなどが作られうる。本発明は、添付の図面を参照して、純粋に指示のためであり、決して制限するものではないが、所与の例示的な実施形態の説明を読むと、より良く理解されよう。ここで、並置されたゲートを備えるトランジスタを有するマイクロエレクトロニクスデバイスを作る、本発明による例示的な方法を図1A~図1Pと関連付けて提示する。マイクロエレクトロニクスデバイスは、不揮発性メモリセル、例えばフラッシュメモリなどでありうる。第一に、支持体100上にその支持体100上にある絶縁層102中に窪み103を作る。窪み103は、例えば矩形の形状を有してよく、例えば通例浅いトレンチ分離と呼ばれている方法で作りうる。絶縁層102は、例えばSiO2に基づきうる。窪み103は、例えば1μm程度の限界寸法dcで作りうる。ここで、寸法は、支持体100および図1A中で定義された直交基準系のベクトルに平行な方向に測る。限界寸法とは、1つの層または層のスタック内に作られたパターンの、高さすなわち厚さを除く最小寸法を指す。窪み103は、そこに1つまたは複数の活性トランジスタ領域を作ることを意図した半導体領域101に面して形成する図1A。次に図1B、第1のタイプのトランジスタ、例えばメモリセルを選択またはアクセスするためのトランジスタの1つまたは複数のゲートを作るためにゲートスタックを形成する。ゲートスタックは、誘電体ゲート層107を含む。この誘電体ゲート層107は、例えば半導体領域101の熱酸化で作りうる。誘電体ゲート層107は、例えば5nm程度の厚さを有しうる。また、ゲートスタックは、誘電体層107上にゲート材料109の層、例えば、N型ドーピングによりドープされうるポリシリコンの層を含む。ゲート材料109の層は、例えば100ナノメートルの厚さを有しうる図1B。次いで図1C、例えば、SiO2または、HfO2または、Al2O3に基づくハードマスク層113をゲート材料109の層上に形成する。ハードマスク層113は、ゲート材料109の層に対するその後のエッチング中にゲート材料109の層を保護するために使いうる。ハードマスク層113上にOHサイトを作り出すようにハードマスク層113の表面を下処理する段階は、例えば、ハードマスク層113がSiO2から成るときには、HFで処理することにより達成することができる。次いで、第1のポリマー115に基づく限界寸法l1の複数のブロック114および他のポリマー117に基づく限界寸法l2の複数のブロック116を含むマスキング層を窪み103中に作るそれぞれの限界寸法l1、l2は、図1D中で定義された直交基準系のベクトルに平行な方向に測る。ブロック114および116の寸法l1、l2は、メモリデバイスのゲートを形成することが望ましい寸法に応じて与え、それぞれ、メモリデバイスの少なくとも1つの第1のゲートおよび少なくとも1つの第2のゲートに与えられた寸法に等しくなりうる。寸法l1、l2は、例えば15ナノメートルから40ナノメートルの間に含まれうる。マスキング層は、ブロック共重合体材料に基づいてよく、具体的にはジブロック共重合体材料を使用する。ジブロック共重合体材料は、相互結合した、異なる化学的性質の2つのポリマー115および117の組合せを含む材料であり、それらの分布は、規則的な周期構造に応じて作られる。この規則的な周期分布は、規則的な分布を有するマスクのパターンを形成するために使用する。可能な適用例によれば、ブロック114、116は、平行六面体の形状を有し、相互に平行であるように作りうる。ハードマスク層113の表面処理により、共重合体ブロックの組織化を容易にすることができる。平行六面体ブロックを得るために、ジブロック共重合体の組成を制御しうる。例えば、その組成が、50程度のポリマーブロック115および50程度のポリマーブロック117から成ると、図1Dに示すように、平行六面体ラメラへと共重合体の組織化を導く。ジブロック共重合体材料は、例えばPS-b-PMMAポリスチレン-b-ポリメチルメタクリレートまたはPS-b-PIポリスチレン-b-ポリイソプレンまたはPS-b-PBポリスチレン-b-ポリブタジエンでありうる。ジブロック共重合体材料がPS-b-PMMAである場合、PS-b-PMMAは0.3程度の体積分率、67,100gmol-1程度の重量モル質量、および1.09の多分子性指数を有しうる。ジブロック共重合体鎖は、例えば1重量程度の濃度を得るためにトルエンの溶液中に希釈しうる。次いでスピンナを用いて、例えば3,000rpm回転数/分程度の速度、1,000回転数/分s-1の加速度、および例えば30s程度の継続時間で堆積させうる。したがって、例えば35nm程度のPS-b-PMMAの一様な厚さの層を得ることが可能である。次いで、得られた層は、真空中に例えば48時間程度の継続時間の間、例えば170°C程度の温度に置いておく。共重合体層内のPMMAブロックの配向は、異なるブロックと絶縁層との間の表面相互作用効果により、具体的には絶縁層が酸化シリコンに基づくとき、支配される。この相互作用は、図1Dに示すように、平行六面体ブロックの交代配置を形成するように、例えばランダムPS-PMMA共重合体を堆積させることにより中性化されうる。次いで、特定のマスクパターンを残すように、マスキング層の部分の除去を行う。例えば共重合体がPS-PMMAである場合、除去する材料はPMMAである。このため、第2のポリマー117に基づくブロック116の除去において、第1のポリマー115に対する選択的が適用されうる図1E。他の実施例によれば、PS-b-PI系の場合、この選択的除去は、オゾンによる処理を使用して行いうる。なお、オゾンにより、ポリイソプレンPIブロックは、ポリブタジエンPBブロックに対して選択的に分解されうる。PS-b-PMMA系の場合、PMMAブロックに対してPSブロックを選択的にエッチングすることもまた可能である。そのためには、CF4プラズマ、次にO2プラズマを用いる2段階のプラズマエッチング方法を使用しうる。共重合体がPS-PMMAである場合、PS-b-PMMAタイプのジブロック共重合体内のPMMAブロックの選択的除去を、UV放射を用いて進めることがまた可能である。これらのUV放射は、PMMA鎖の優先的な分裂を引き起こす。PMMAブロックの除去は、例えば共重合体層を、例えば1.2Jcm-2程度の線量で例えば15分程度の継続時間の間HgXe紫外線照明にさらし、10分間酢酸浴中へ浸漬し、次いで脱イオン水でリンスして、行いうる。ポリマー117のブロック116の残留成分を除去する目的で、プラズマ、具体的には、例えば4.2mTorrであり、50sccm標準立方センチメートル毎分のArおよび5sccmのO2に基づいており、例えば70W程度でありうる供給源電力で、照射が例えば15秒程度の継続時間でありうる誘導結合プラズマICP中でエッチングを行いうる。この選択的除去の最後に、ゲートスタック上に規則的に分布した、ポリマー115の平行六面体ブロック114図1Eを得る。代替の実施形態図4A~図4Cによれば、非対称共重合体を使用することもまた可能である。非対称共重合体では、ポリマー115およびポリマー117の割合は、50/50とは異なっている。こうした共重合体を用いると、第1のポリマー115に基づく層214内に円筒形の、または円形もしくは長円形の断面を有する、第2のポリマー117に基づく複数のブロック216を形成することが可能であり、これらの複数のブロック216は、支持体に平行に延在する図4A。PS-PMMA共重合体の場合、こうした配置は、例えば30のPMMAおよび70のPSで得られうる。次いでPMMAブロック216は、酢酸に基づく処理とAr、O2プラズマエッチングに基づく処理とを結合させて、除去しうる図4B。例えばAr、O2を用いた異方性エッチングで、残ったPS層214を薄くし、ゲートスタック上に規則的に分布した、ポリマー115の平行六面体ブロック214を得る図4C。その後、エッチングマスクとしてポリマー115のブロック114または214を用いて、ゲート材料109のエッチングを行う。ポリシリコンゲートの場合、このエッチングは、例えばエッチングマスクとしてポリマー115のブロック114または214を、エッチング停止層としてゲート誘電体107を用いて、ポリシリコンのドライエッチで行いうる。したがって、ゲート材料109の層をエッチングし、第1のタイプのトランジスタ用のゲートブロック110、例えばメモリセルを選択またはアクセスするためのトランジスタのゲートを形成する図1F。このエッチングの間、ポリマー115のブロック114または214は、部分的に消費されうる図1F。代替の一実施形態図示せずによれば、エッチングの終了時点では、ポリマー115のブロック114が完全に消費されているように、このエッチングを行いうる。ハードマスク113を用いれば、エッチングの間、第1のゲート材料109に基づくブロック110を保護することが可能である。エッチングの終了時点でブロック114が完全に消費されてはいない場合、ポリマー115の除去は、例えばO2プラズマを用いて行う。いったんエッチングを行い終えると、空きスペース119だけ相互に隔たり、誘電体層107上に規則的なピッチで分布した、第1のゲート材料109に基づく複数の独特なブロック110を得る。第1のゲート材料109に基づく、これらの複数の独特なブロック110の中で、少なくとも1つのブロック110aは、トランジスタゲートを形成することを意図し、他方、1つまたは複数のブロックは後で除去されることを意図する。誘電体層107は、ゲートブロック110の下にだけ残るように、前記ハードマスクを介してエッチングしうる図1G。その後、第2のタイプのトランジスタの1つまたは複数のゲート、例えばメモリ記憶トランジスタを作る。そのため、第一にONOスタックなど3層絶縁スタック121、122、123を窪み103内に形成する。3層絶縁スタック121、122、123は、ブロック110を覆うようにコンフォーマブルな堆積で作りうる。そのために、例えば酸化シリコンに基づき、例えば6ナノメートル程度の厚さの誘電材料層121を第一に堆積させる。次いで、電荷トラップ層を形成する。この電荷トラップ層は、例えば6ナノメートル程度の厚さの、例えば窒化シリコンなど誘電材料122に基づきうる。さらに、例えば8ナノメートル程度厚い他の酸化シリコン層123を作る。ゲートブロック110間の誘電体ゲート層107を除去して、第2のゲート用に特定の高品質なゲート誘電材料を形成できる。次いで、ゲート材料129を窪み103内に堆積させる。ゲート材料129は、ゲートブロック110を隔てているスペース119を埋めるように、非コンフォーマブルな堆積により堆積されうる。材料129は、ONOスタック121-122-123で覆われたゲートブロック110を覆うように、堆積させうる。材料129は、例えばポリシリコン、具体的にはN型ドーパントでドープされたポリシリコンでありうる図1I。その後、ゲート材料129の部分的除去は、異方性エッチングで行う。このエッチングは、例えばHBr-Clを用いて達成されるドライエッチングまたは、例えばTMAH水酸化テトラメチルアンモニウムを用いるウエットエッチングでありうる。除去は、選択トランジスタのゲートのブロック110のいずれか一方の側でゲート材料129のブロック130を保存するように行う。除去は、ゲート材料129のブロック130がブロック110の高さに等しい、または実質的に等しい、または近い高さを有するように行いうる図1J。次いで、例えばレジンに基づいたマスク133を作成する。そのマスクは、選択トランジスタのゲートブロック110のうちの少なくとも第1の所与のブロック110aおよびメモリ記憶トランジスタのゲートブロック130のうちの少なくとも1つの他のブロック130aを覆う。前記他のブロック130aは、前記第1の所与のブロックに隣接し、前記第1の所与のブロックからONOスタックで隔てられている。レジンマスク133は、フォトリソグラフィで作りうる。この例示的な実施形態では、第1のブロック110aおよび第2のブロック130aとの、レジンマスク133の厳密な位置合わせは、不可欠ではない。したがって、マスク133は、ブロック130のうちの他のブロックを垂直下方に部分的に突き出させるように、任意に形成されてよく、また前記ブロック110のうちの少なくとも1つの他の所与のブロックの上にあってもよい。ブロック110および130の精密な位置決めのおかげで、マスク133の位置決め制約が軽減される。ブロック130のうちの前記ブロックを越える、マスク133の突出長さΔは、限界寸法l2未満でありうる図1K。マスクを生産するフォトリソグラフィ法では、従来技術による方法よりも大きなずれ公差がもたらされうる。これは、形成が所望されているゲートの寸法に依存する。次いで、メモリデバイスのゲート材料129の除去は、例えばTMAHを用いてレジンマスク133で保護された領域の外で実行する。エッチングの停止は、層121-122-123のスタックの上層上で実施する図1L。層121-122-123のスタックの除去は、第一に、誘電体層123がSiO2に基づくとき、誘電体層123を除去するために例えばHFを用いるエッチングで達成しうる。次いで、層122を除去するために、層122がSi3N4に基づくとき、酸H3PO4を用いたエッチングを行うことが可能である。その後、層121の除去は、層121がSiO2に基づくとき、例えばHFを用いるエッチングで達成しうる。層121の除去は、半導体領域101上の誘電体ゲート層107の少なくとも一部分を保持するように行いうる。この除去の終了時点で、第1のブロック110aおよび第2のブロック130aは、頂面および側面がONOスタック121-122-123で覆われている。次いで、誘電体107から第1のゲート材料109に基づくブロック110bの除去は、レジンマスク133で保護された領域の外で行う。そのため、TMAHに基づく選択的で等方的な化学エッチングを、半導体領域101が誘電体層107で保護されている部分であって、マスク133で完全に覆われておらず、層121-122-123のスタックで完全に覆われてもいないゲートブロック110bのエッチングのために使用されうる。また、ハードマスク113もこのエッチングの間に除去する図1N。次いで、レジンマスク133の除去を行う。さらに、レジンマスク133で保護されていたゲートブロック110a、130a上の層121-122-123のスタックの除去を行う。例えば、ONOすなわち酸化物、窒化物、酸化物スタックに対しては、酸化シリコン層123を除去するのにHF酸を、その後、窒化シリコン層122を除去するのにH3PO4酸を、さらに酸化シリコン層121を除去するのにHF酸を、使用することが可能である図1O。また、第1のブロック110a上のハードマスク113の除去を達成する。ハードマスク層113がAl2O3またはHfO2に基づいている場合、ハードマスクを除去するのにBCl3-Clを用いうる。ハードマスク層113がSiO2に基づいて形成されている場合、この除去は、例えば酸化シリコン層121の除去と同時に行いうる。トランジスタの活性領域のドーピングは、例えば注入で、それから、隣接するゲートブロック110a、130aのどちらの側にもスペーサ151、152を作成することで実行されうる。そこで、活性領域への注入のための他の段階を行う。ゲートのコンタクトポイントおよび活性領域のための領域161、162、163を形成するために、ゲートおよび活性領域のシリサイド化が行われうる図1P。次に、トランジスタの1つまたは複数の相互接続レベルを達成しうる。図2Aおよび図2Bに、図1Jに関連する前述の段階の後、マスク133のタイプのいくつかのレジンマスク233a、233bを形成する代替の実施形態を示す。マスク233a、233bは、ポリマー117のブロック116の限界寸法l1およびポリマー115の他のブロック114の限界寸法l2の和に等しい距離だけ隔てうる。マスク233aは、ゲート材料109に基づいて形成されたゲートブロック210a上、および第1のゲート材料109に基づく他のブロック上にあり、除去されることが意図されている。マスク233bは、第1のゲート材料109に基づいて形成されたゲートブロック210b上、および第1のゲート材料109に基づく他のブロック上にあり、除去されることが意図されている。次いで、これらのマスク233a、233bを介して連続エッチングを行い、マスクの外の、ゲート材料129、層121-122-123のスタック、およびゲート材料109を除去する。前述の方法の他の代替方法を図3Aおよび図3B中に提示する。この代替方法のために、第1のマスク333aを材料209の第1のブロック210a上、およびゲート材料229の第2のブロック230aの上方に形成する。また、マスク333aは、ゲート材料209の犠牲ブロック211の一部の上にある。第2のマスク333bを材料209のブロック210b上、およびゲート材料229のブロック230bの上方に形成する。また、マスク333bは、犠牲ブロック211の一部の上にある。なお、犠牲ブロック211は、ゲート材料229に基づくブロック230aと230bとを隔てている。その後、これらのマスク333a、333bを介して連続エッチングを行い、マスクの外の、ゲート材料129、層121-122-123のスタック、およびゲート材料109を除去する。このようにして、隣接するゲート310aおよび330aを有する1対のトランジスタT11およびT12を作りうる。それらのトランジスタは、隣接するゲート310bおよび330bを有する他の対のトランジスタT21およびT22と共通電極を共有することになる。トランジスタの各対は、アクセストランジスタT11もしくはT22およびメモリ記憶トランジスタT12もしくはT21を備え、メモリ記憶トランジスタ同士が、隣接し、共通コンタクト350およびこのコンタクト350が接続される共通ソース領域を共有するように形成されている。図図5A~図5Dに関連して説明される作成方法の代替方法によれば、ゲートブロック110aおよび130aを作る順序は、逆にされてもよい。したがって、第一に、窪み103内に3層スタック121、122、123を作り、それからゲート材料129の堆積を行う図5A。次いで、ハードマスク113を形成し、それからポリマー115のブロック114およびポリマー117のブロック116の交代配置を有するジブロック共重合体層を形成する図5B。規則的に分布したゲートブロック130は、ポリマーパターン115を介してゲート材料129および3層121-122-123をエッチングして作られる。その後、これらのポリマーパターン115を除去する図5C。規則的に分布したブロック130の間に誘電体107およびゲート材料109で形成されたゲートスタックを作る図5D。次にブロック130aに隣接してゲートブロック110aを作るため、および犠牲ゲートブロックを除去するために、レジンマスクを介してエッチングを行う図5E。"