半導体ダイに形成されるトレンチゲートトランジスタであって、前記トランジスタは、環状の溝の配置であって、各前記溝が環状のメサによって隣接した溝から分離されている環状の溝の配置と、ソース金属膜およびゲート金属膜であって、前記ゲート金属膜は、中央領域から前記ダイの周辺に向かって半径方向に外側に延びる複数のゲート金属脚部を備え、前記ソース金属膜は、前記ゲート金属脚部の間に位置する複数の部分を備える、ソース金属膜およびゲート金属膜と、を備える、トレンチゲートトランジスタ。各前記溝が正方形の輪の形状であることを特徴とする、請求項1に記載のトレンチゲートトランジスタ。各前記溝が丸い角部を有する正方形の輪の形状であることを特徴とする、請求項1に記載のトレンチゲートトランジスタ。前記トランジスタが4つのゲート金属脚部を備え、各前記ゲート金属脚部が前記ダイの角部の方へ延びることを特徴とする、請求項3に記載のトレンチゲートトランジスタ。各前記溝が、円形リングの形状であることを特徴とする、請求項1に記載のトレンチゲートトランジスタ。各前記溝が、矩形の輪の形状であることを特徴とする、請求項1に記載のトレンチゲートトランジスタ。各前記溝が、丸い角部を有する矩形の輪の形状であることを特徴とする、請求項1に記載のトレンチゲートトランジスタ。各前記溝が、六角形の輪の形状であることを特徴とする、請求項1に記載のトレンチゲートトランジスタ。トランジスタがMOSFETであることを特徴とする、請求項1に記載のトレンチゲートトランジスタであって、前記MOSFETが、前記ダイの第1の表面で前記溝に隣接して配置された第1の導電型のソース領域であって、前記ソース金属膜が前記ダイの前記第1の表面の上にあり、前記ソース領域と電気的に接触している、第1の導電型のソース領域と、前記溝に隣接した前記第1の導電型の反対側にあり、前記ソース領域との接合部を形成する第2の導電型のボディ領域と、前記溝に隣接して配置され、前記ボディ領域との接合部を形成する前記第1の導電型のドリフト領域と、前記第1の表面の反対側の前記ダイの第2の表面に隣接した前記第1の導電型のドレイン領域と、前記溝であって、前記溝が、ゲート電極を含む上部であって、前記ゲート電極はゲート酸化層によって前記ボディ領域から分離され、前記ゲート電極が前記ゲート金属膜に電気的に接続されている上部と、埋込みソース電極を含む下部であって、前記埋込みソース電極が第2の誘電体層によって前記ドリフト領域から、および第3の誘電体層によって前記ゲート電極から電気的に絶縁されていて、前記埋込みソース電極が前記金属膜に電気的に接続されている下部と、を備える溝と、を備える、トレンチゲートトランジスタ。周辺溝が前記周辺溝から半径方向に内側に位置する溝より深く、前記周辺溝が第4の誘電体層によって裏打ちされ、導電材料を含み、前記周辺溝の前記導電材料が、前記ソース金属膜に電気的に接続されていることを特徴とする、請求項9に記載のトレンチゲートトランジスタ。前記周辺溝が、前記周辺溝から半径方向に内側の前記溝よりも幅の広いことを特徴とする、請求項10に記載のトレンチゲートトランジスタ。少なくとも1つのさらなる溝が、前記周辺溝から半径方向内側に位置する前記溝よりも深いことを特徴とする、請求項10に記載のトレンチゲートトランジスタ。トレンチゲートMOSFETであって、第1の表面で形成される溝を有する半導体基板と、前記第1の表面で前記溝に隣接して配置された第1の導電型のソース領域と、前記溝に隣接した前記第1の導電型の反対側にあり、前記ソース領域との接合部を形成する第2の導電型のボディ領域と、前記溝に隣接して配置され前記ボディ領域との接合部を形成する前記第1の導電型のドリフト領域と、前記第1の表面の反対側にある前記基板の第2の表面に隣接した前記第1の導電型のドレイン領域と、前記基板の前記第1の表面上にあり、前記ソース領域と電気的に接触している金属膜と、を備える、トレンチゲートMOSFETであって、前記溝が、前記金属膜と電気的に接触しているソース電極と、前記溝の床および側壁の下部を裏打ちする厚い酸化膜と、前記溝の側壁の上部を裏打ちする多重層構造であって、前記多層が前記半導体基板と接触する第1の薄い酸化膜と、前記ソース電極と接触する第2の薄い酸化膜と、前記第1および第2の薄い酸化膜を分離しているポリシリコン膜とを備える多重層構造と、を備える、トレンチゲートMOSFET。前記多重層構造が、前記ボディ領域および前記ドリフト領域間の前記接合部より下の高さまで下方に延びることを特徴とする、請求項13に記載のトレンチゲートMOSFET。前記多重層構造の厚さが、前記厚い酸化膜の厚さとほぼ同様であることを特徴とする、請求項13に記載のトレンチゲートMOSFET。MOSFETを製造する方法であって、半導体基板の第1の表面で溝を形成し、前記基板は第1の導電型のドーパントを含むことと、前記溝の壁および底部に第1の誘電体層を形成することと、前記溝に導電材料の第1の膜を被着させ、前記導電材料の第1の膜が前記第1の誘電体層によって前記基板から電気的に絶縁されることと、前記厚い誘電体層の上部を除去し、前記上部が前記ソース電極および前記基板間に位置し、それによって、前記基板および前記ソース電極間にキャビティを形成することと、薄い誘電体層を前記キャビティ内に形成し、前記薄い誘電体層の第1の区分が前記溝の壁を当接し、前記薄い誘電体層の第2の区分が前記ソース電極の壁に当接することと、前記第1および第2の薄い誘電体層の空間に第2の導電型膜を被着させることと、前記第1の導電型の反対側にある第2の導電型のボディ領域を前記基板内に形成し、前記ボディ領域は、前記薄い誘電体層の前記第1の区分に当接することと、前記薄い誘電体層の前記第1の区分に当接し、前記ボディ領域との接合部を形成する前記第1の導電型のソース領域を形成することと、前記第2の導電型膜を第3の誘電体層で覆うことと、前記基板の上に金属膜を被着させ、前記金属膜が前記ソース領域および前記ソース電極と電気的に接触していることと、を備える、MOSFETを製造する方法。それでもなお、従来のMOSFET構造にならって得ることのできるものよりもMOSFETのオン抵抗がより低い、新規のタイプのMOSFETが必要であるのは明らかである。発明の概要本発明のトレンチMOSFETにおいて、溝には、ゲート電極を含む上部と、埋込みソース電極を含む下部とがある。このゲート電極は、通常は酸化膜であるゲート誘電体層によって、ボディ領域から絶縁される。埋込みソース電極が第2の誘電体層によってドリフト領域から絶縁され、第3の誘電体層によってゲート電極から絶縁されが、この誘電体層は通常は両方ともに酸化膜である。埋込みソース電極およびゲート電極の間を垂直に重ね合わせ、ボディ領域が拡散するときの誤差のマージンを設ける。埋込みソース電極がソース領域に電気的に接続される。その結果、MOSFETが逆バイアス状態の場合、ソース電極は、通常の電流方向に対して横方向にドリフト領域を減少させる。通常、類似したトレンチはドリフト領域の反対側にあるので、ドリフト領域が両側から減少する。このことによって、ドリフト領域のドーピング濃度が、ドレインおよびソース間の逆電流を遮断するのに別に必要となるドーピング濃度よりも高くなる。それゆえに、素子がオン状態の場合には、ドリフト領域の抵抗率ははるかに小さい。さらに、埋込みソース電極がドレインからゲートを分離し、それによって、ゲートからドレインのキャパシタンスを減少させ、MOSFETが高周波で動作可能となる。この構造がX.Yangらによって提案される前掲の構造と異なるのは、メサの幅に関する制限を受けない点である。ここで提案する構造において、ユニットセルはトレンチMOSFETおよび厚い酸化物埋込みソース要素の合計である。埋込みソースの上にトレンチMOSFETを構成するので、この構造はより効果的にシリコンを使用する。本発明の別の態様では、MOSFETは、以下を含む処理によって製造される。すなわち、半導体基板の第1の表面で溝を形成し、基板は第1の導電型のドーパントを含むこと;第1の表面上にマスク層を被着し、マスク層は溝の壁および床を裏打ちすること;溝の床に隣接したマスク層の一部を除去し、マスク層の残存部分を溝の側壁に付着したままにしておくこと;基板にキャビティを形成するために、マスク層の残存部分を溝の側壁に付着したまま、溝の底部を通って基板をエッチングすること;第1の誘電体層をキャビティに形成するために、マスク層の残存部分を溝の側壁に付着したまま、基板を加熱すること;マスク層の残存部分を除去すること;キャビティに導電材料を導入し、第1の誘電体層によって導電材料が上記基板から分離されていること;導電材料の露出表面に第2の誘電体層を形成し、溝の壁に沿ってゲート誘電体層を形成するように、基板を加熱すること;溝に導電材料を導入すること;基板の第1の導電型ボディ領域の反対側に第2の導電型ボディ領域を形成し、ボディ領域はゲート誘電体層に当接すること;ゲート酸化膜に当接し、ボディ領域を有する接合部を形成する第1の導電型ソース領域を形成すること;溝の導電材料を第3の誘電体層で覆うこと;基板上に金属膜を被着させ、金属膜はソース領域と電気的に接触していること。素子は環状のメサおよび溝のパターンに構築されるのが好ましい。ダイの中央領域から外へ延びるゲート金属脚部の配列によって、ゲート電極に接触することが可能である。残りの溝より周辺溝を深くして、ソース金属膜に周辺溝を接触することによって、そのダイは自己終端することが可能である。発明の説明図2は、本発明によるNチャネルMOSFET20の横断面図を示す。MOSFET20は、N基板200上で成長するエピタキシャルエピ層202に形成される。溝204Aおよび204Bがエピ層202に形成される。溝204Aおよび204Bがメサ206によって分離される。図2には2つの溝のみを示すが、図2に示す溝およびメサは、一般に、実際の素子における溝およびメサの総数のうちのわずかを表すものであり、その総数は100万を数え得ることが、当業者によって理解されよう。溝およびメサは、エピ層202の表面上に様々な幾何学模様に配置可能である。これらのパターンで最も一般的であるものには、メサは六角形、正方形または縦方向のストライプのものがあり、均一の幅および深さの溝によって分離される。溝204Aおよび204Bは同一であるので、単に溝204Aを詳細に記載することとする。溝204Bの構造は溝204Aの構造と同一であり、類似する付番の構成要素は同一のものであることが理解されよう。溝204Aの上部は、ゲート酸化膜210Aによってメサ206から分離されたポリシリコンゲート208Aを含み、溝204Aの上部の側壁を裏打ちする。溝204Aの下部は埋込みソース電極212Aを含み、厚い酸化膜216AによってN-ドリフト領域214から、薄い酸化膜218Aによってゲート208Aから、電気的に絶縁される。後述するように、埋込みソース電極212Aは、Nソース領域222およびP-ボディ領域220に、図2の平面外の3次元に電気的に接続される。この実施形態において、埋込みソース電極212Aは、ドープされたポリシリコンから形成される。厚い酸化膜216Aは、溝204Aの側壁および下部の底部を裏打ちする。メサ206の上部は、P-ボディ領域220およびNソース領域222を含む。P-ボディ領域220の下方の接合部は、N-ドリフト領域214に当接する。MOSFET20のドレインは、N基板200およびN-ドリフト領域214を含む。ソース金属膜224がエピ層202の上にあり、Nソース領域222およびP-ボディ領域220と接触する。P領域228は、金属膜224およびP-ボディ領域220の間にオーム接点を設ける。ボロンリンシリケートガラスBPSG膜226によって、ゲート208Aがソース金属膜224から絶縁される。ゲート酸化膜210Aは、MOSFET20に所望の閾値電圧Vthを与えるよう選択される厚さを有する。厚い酸化膜216Aは、破裂または損傷せずにドレインからソースの最大の降伏電圧に耐えることが可能な厚さを有する。埋込みソース電極212Aおよび212BがNソース領域222に結合するので、MOSFET20がオフ状態の場合に、ソースからドレインの全電圧が厚い酸化膜216A全体に見られる。ドレインからソースの電圧が最大に達するとN-ドリフト領域214が完全に減少するように、N-ドリフト領域214のドーピング濃度が選択される。このことをN-ドリフト領域214の詳細図である図3に示す。ここでは、N基板ドレインは正の電圧Vにバイアスされるように概略的に示され、Nソース領域222と埋込みソース電極212Aおよび212Aとはアース接続されるように概略的に示されている。上記のように、空乏領域230Aおよび230BがN-ドリフト領域214の中央で接触するまで、空乏領域230Aおよび230Bは、N-ドリフト領域214の両側にある厚い酸化膜216Aおよび216Bから内部へ側方に広がる。空乏領域230Aおよび230Bがこのように形成されることによって、N-ドリフト領域214のドーピング濃度が別の方法よりも高くなることが可能となり、それによって、MOSFET20のRdsonが減少する。MEDICIおよびSUPREM-4のように広く利用可能なプログラムを使用するコンピューターシミュレーションによって示されるのは、メサ幅およびドーピングを適切に選択することによって、Rdsonを従来のシリコン溝MOSFETにおいて得ることのできる数値より低くすることが可能となることである。図8は、メサ幅の関数としての特定のオン抵抗および降伏電圧の変化を示す、3×1016cm-3程度のドーピング濃度を有する素子のための、コンピュータが作り出したグラフである。メサ幅はゼロから3μmまで変動した。約1.5のμmのメサ幅では、特定のオン抵抗Rdsonが36mohm-mm2未満の最小値に達し、降伏電圧BVは、最大値の約95Vに達する。これは、上記のX.Yangらの論文において示されている65mohm-mm2の理想的なシリコン限界値と比較することが可能である。この構造によって、従来の溝の構造で得ることのできる数値より低いRdson値が生じることとなる。これが、発明の名称であるスーパートレンチMOSFETを案出した理由である。当業者は、デバイスパラメータを最大限に利用することによってより良好な結果を得ることができるのを理解することとなる。また、この構造は、任意の特定の電圧の範囲に制限されるものではない。下記の表1に、60Vから250Vの範囲の降伏電圧を得るために使用可能なパラメータをいくつか示す。そのパラメータは、いくぶんたとえば±20変動可能であり、さらに、満足のいくような結果を得ることが可能である。埋込みソース電極212Aはまた、ドレインN基板200およびN-ドリフト領域214からゲートを208Aおよび208Bを遮蔽し、それによって、ゲートからドレインのキャパシタンスをゼロの近くまで減少させることに注意することが重要である。ゲート208Aおよび埋込みソース電極212A間の、ゲートからソースの所望のキャパシタンスを考慮して、酸化膜218Aおよび218Bの厚さが選択される。ゲートからソースのキャパシタンスはWpWεox/toxに等しい。ここで、Wpはゲート208Aの周長であり、そして、Wは、ゲート208Aの幅である。酸化物の厚さが増大することによって、ゲートからソースのキャパシタンスが減少することとなる。図4Aから図4Lは、MOSFET20を製造するのに使用可能な処理のいくつかのステップを示す。図4Aに示すように、N-エピタキシャルエピ層202を基板200上で成長させることによって、この処理が始まる。80Vの降伏電圧を有する素子のために、1mohm-cmから3mohm-cmの範囲の抵抗率まで、基板200がN型不純物で高濃度にドープされ、2.5×1016cm-3から3.5×1016cm-3の範囲、好ましくは約3×1016cm-3のドーピング濃度まで、エピ層202がN型不純物たとえばリンでドープされる。次に、図4Bに示すように、パッド酸化膜240がN-エピ層202の面で熱成長する。たとえば80Vのブレークダウン素子として、酸化膜240が5000Åの厚さを有することが可能であり、厚い酸化物で支えられた最大電界は、酸化物ブレークダウン領域の最大電界よりも低い。図4Cに示すように、フォトレジストマスク層242が酸化膜240上に形成され、フォトリソグラフィ技法により溝が位置することになっている開口部でマスク層242がパターニングされる。図4Dに示すように、ついで、酸化膜240がマスク層242の開口部を通ってエッチングされ、エピ層202の上面を露出する開口部を形成する。マスク層242は、それから除去されることができる。図4Eに示すように、好ましくは反応イオンエッチングRIE処理を使用して、酸化膜240の開口部を通ってエピ層202を方向性エッチングすることによって、溝204Aおよび204Bが形成される。示される実施形態において、溝204Aおよび204Bはエピ層202内に延びるが、N基板200まで完全には延びない。それから、緩衝性酸化物ウェットエッチングを使用して、パッド酸化物層240が除去される。図4Fに示すように、たとえば、エピ層202を1100°Cまで40分間加熱することによって、第2の厚いシリコン酸化膜246がN-エピ層202の上面で熱成長する。たとえば、酸化膜246は5000Åの厚さとなることが可能である。示されるように、酸化膜246は、溝204Aおよび204Bの輪郭に一致する。図4Gに示すように、導電型ポリシリコン膜248が構造体の上面に被着し、溝204Aおよび204Bを充填し、酸化膜246の表面全体からあふれ出る。ポリシリコン膜248は、リン等のN型不純物で_1021cm-3の濃度までドープされることが可能である。図4Hに示すように、ポリシリコン膜248の表面が溝204Aおよび204B内に位置するまで、ポリシリコン膜248がエッチバックされ、それによって、溝204Aおよび204Bにそれぞれ埋込みソース電極212Aおよび212Bを形成する。埋込みソース電極212Aおよび212Bは、酸化膜246によってエピ層202から電気的に絶縁される。このことは、酸化膜246を著しく攻撃しない処理を使用して実行される。ポリシリコンは二酸化シリコンよりも急速にエッチングし、二酸化シリコン層246が十分に厚く作られるので、ポリシリコン膜212Aおよび212Bが溝の内部でエッチングされる場合、表面に残る酸化物の残りの層が存在する。後述する理由のために、埋込みシリコン電極212Aおよび212Bと接触するよう、このエッチング処理は2段階で行われるのが好ましく、ポリシリコン膜248の表面はエッチングの第1の段階の後のエピ層202の表面の高さとほぼ同じである。ポリシリコン膜248は、ついで、ポリシリコン膜248の表面が最終位置に達するまで再びエッチングされる埋込みソース電極が接触されることになっている位置を除く。埋込みソース電極の表面の最終位置は設計の問題であるが、一実施形態において、この最終位置は、溝204Aおよび204Bの深さの約6分の1に相当する位置にある。図4Iに示すように、エピ層202の上面とポリシリコン膜248の上の溝204Aおよび204Bの側壁から完全に除去されるまで、酸化膜246がエッチングされ、厚い酸化膜216Aおよび216Bがそれぞれ溝204Aおよび204Bの下部に残る。酸化膜246のエッチングが完了したときに、酸化膜216Aおよび216Bの表面が、埋込みソース電極212Aおよび212Bの上面よりわずかに下に位置するたとえば2000Åのが好ましい。後述するように、このことによって、埋込みソース電極212Aおよび212Bとポリシリコンゲート208Aおよび208Bとの間を垂直に重ね合わせる。次に、犠牲酸化膜図示せずが溝204Aおよび204Bの側壁上で成長し、溝204Aおよび204Bの側壁から除去されることが可能であり、前のRIE処理に起因する任意の結晶の損傷が修復する。その後、図4Jに示すように、構造体がアニールされ、露出したシリコンおよびポリシリコンの表面上に酸化膜を形成する。このことによって、ゲート酸化膜210Aおよび210Bが溝204Aおよび204Bの上部の側壁に発生し、酸化膜218Aおよび218Bが埋込みソース電極212Aおよび212Bの上面に発生する。さらに、酸化膜254は、エピ層202の上面に形成される。酸化膜246図4Iに使用するエッチング剤が高選択性であっても、図4Iの一点鎖線で示すような、埋込みソース電極212Aおよび212Bの上面の凹部を形成するように、それでもなおわずかに埋込みソース電極212Aおよび212Bを変形させることができる。これらの凹部によって、埋込みソース電極212Aおよび212Bの上面で、酸化膜218Aおよび218Bが均等に成長するのが困難となり得る。たとえば1050°Cで約10秒間、図41に示す構造体を水素雰囲気中でアニールすることによって、この問題を回避することが可能である。アニールすることによって、埋込みソース電極212Aおよび212Bの上面が、図4Iにおいて実線によって示す丸い形状にもどる。図4Kに示すように、第2のポリシリコン層250が構造体の上に被着し、溝204Aおよび204Bの上部を充填し、エピ層202の上面からあふれ出る。ポリシリコン膜250は、リン等のN型不純物で1020cm-3の濃度までドープされることができる。図4Lに示すように、ポリシリコン膜250は、その上面がエピ層202の上面とほぼ同じ高さになるまでエッチバックされ、それによって、ポリシリコンゲート208Aおよび208Bを形成する。上述の通り、酸化膜216Aおよび216Bの上面は、埋込みソース電極212Aおよび212Bの上面に対して凹形であり、埋込みソース電極212Aおよび212Bとゲート208Aおよび208Bとの間を垂直に重ね合わせる。その後に、ゲート酸化膜210Aおよび210Bに隣接したエピ層202の残りのN型領域との接合部を形成するまで、約200Kev程度のエネルギーおよび3×1013cm-2の照射量を備えるホウ素等のP型ドーパントがエピ層202に埋込まれて打込まれ、それによって、図2に示されるP-ボディ領域220を形成する。埋込みソース電極212Aおよび212Bとゲート208Aおよび208Bと間を垂直に重ね合わせることによって、この処理の誤差のマージンを設けるのは、P-ボディ領域220およびN-ドリフト領域214間の接合部が厚い酸化膜216Aおよび216Bに隣接して配置されなければならないためである。そうしないと、ゲート208Aおよび208Bがバイアスされて素子がオン状態になった場合にチャネルの部分が反転されず、素子が電流を導通しないこととなる。上面が適切にマスキングされ、リン等のN型ドーパントが埋込まれてNソース領域222を形成する。別のマスキングの後、およそ80Kev程度エネルギーおよび8×1015cm-2の照射量を備えるP型インプラントが埋め込まれ、P領域228を形成する。酸化膜254が乾式プラズマエッチングによって除去されたあと、BPSGの膜をゲート208Aおよび208Bとエピ層202の上面とに被着する。通常メサ206の上にある開口部によって、フォトレジストマスク膜図示せずが被着してBPSG膜の上にパターニングされる。開口部を通ってBPSG膜がエッチングされ、ゲート208Aおよび208Bの上にあり、Nソース領域222の隣接する部分にわたって延びるBPSG膜226を形成する。次に、金属膜224が被着し、Nソース領域222およびPボディコンタクト領域228とのコンタクトを形成する。結果として生じる構造体が、図2に示すMOSFET20である。上記のように、埋込みソース電極212Aおよび212Bは、ソース領域222に電気的に接続されるすなわち、短絡される。多くの方法でこのように接続することが可能であり、本発明はいかなる特定の技術に制限されるものではない。図5Aから図5Gを参照しつつ、埋込みソース電極212Aおよび212Bとソース領域222との間を接続するひとつの方法を、ここで記載する。図5Aから図5Gは、溝204Cを示す。この溝204Cは溝204Aおよび204Bに接続されるが、埋込みソース電極212Aおよび212Bが作られることになっているところに配置される。図4Hの説明にて述べたように、ポリシリコン膜248のエッチングが2段階で行われるのが好ましい。第1の段階が終了すると、図5Aに示すように溝204C内にポリシリコン膜248が現れ、ポリシリコン膜248の表面はエピ層202の上面とほぼ同一平面上にある。図5Bに示すように、フォトレジストマスク膜260が被着し、フォトリソグラフィ技法でパターニングされ、埋込みソース電極212Aおよび212Bが作られることになっている位置を覆う。フォトレジスト層260のこのセグメントは、ポリシリコン膜248のエッチングの第2の段階の間は所定の位置に残り、この位置でポリシリコン膜248のさらなるエッチングを防止する。図4Hに示すように、ポリシリコン膜248が2回目にエッチングされた後、フォトレジスト層260が除去される。図4Iに示すように、酸化膜246がエッチングされた後、図5Cに示すような構造体が現れる。酸化膜254が成長した後図4J参照、図5Dに示すような構造体が現れる。P-ボディ領域220、Nソース領域222およびPボディコンタクト領域228が形成され、BPSG膜226が被着するまでは、構造体はこの状態のままである。図5Eに示すように、BPSG膜226がポリシリコン膜248の上にある開口部225によってパターニングされる。これは、Nソース領域222およびPボディコンタクト領域228の上に開口部を形成する同じ処理ステップで行われる。図5Fに示すように、酸化膜254がBPSG膜226の開口部を通ってエッチングされ、ポリシリコン膜248の上面を露出させる。図5Gに示すように、ソース金属膜224が被着する場合、ソース金属膜224はポリシリコン膜248の上面と接触し、それによって、埋込みソース領域212Aおよび212BとNソース領域222との間を電気的に接続する。図6は、本発明による代替のMOSFETの横断面図を示す。NチャネルMOSFET30は、N基板200上で成長するエピタキシャルエピ層202に形成される。溝304Aおよび304Bがエピ層202に形成される。溝304Aおよび304Bがメサ306によって分離される。溝304Aおよび304Bの構成要素は同一である。ここでも、溝304Aのみを説明することとする。溝304Aの上部は、ゲート酸化膜310Aによってメサ306から分離されたポリシリコンゲート308Aを含み、溝304Aの上部の側壁を裏打ちする。溝304Aの下部は埋込みソース電極312Aを含み、厚い酸化膜316Aによって、メサ306にあるN-ドリフト領域314とN基板200とから分離される。埋込みソース電極312Aが、Nソース領域322およびP-ボディ領域320に、図6の平面外の3次元に電気的に接続される。厚い酸化膜316Aが、溝304Aの側壁および下部の底部を裏打ちする。埋込みソース電極312Aが、薄い酸化膜318Aによってゲート308Aから分離される。メサ306の上部は、P-ボディ領域320およびNソース領域322を含む。P-ボディ領域320の下方の接合部は、N-ドリフト領域314に当接する。MOSFET30のドレインは、N基板200およびN-ドリフト領域314を含む。ソース金属膜324がエピ層202の上にあり、Nソース領域322およびP-ボディ領域320と接触する。P領域328は、金属膜324およびP-ボディ領域320の間にオーム接点を設ける。BPSG膜326によって、ゲート308Aがソース金属膜224から絶縁される。MOSFET20に関して上述したように、ゲート酸化膜310Aは、MOSFET30に所望の閾値電圧Vthを与えるよう選択される厚さを有する。厚い酸化膜316Aは、破裂または損傷せずにドレインからソースの最大の降伏電圧に耐えることが可能な厚さを有する。埋込みソース電極312Aおよび312BがNソース領域322に結合するので、MOSFET30がオフ状態の場合に、ソースからドレインの全電圧が厚い酸化膜316A全体に見られる。図3に示す同様の方法で、ドレインからソースの電圧が最大に達するとN-ドリフト領域314が十分に減少するように、N-ドリフト領域314のドーピング濃度が選択される。図7Aから図7Hは、MOSFET30を製造するのに使用可能な処理のいくつかのステップを示す。N-エピタキシャルエピ層202を基板200上で成長させることによって、この処理が始まる。次に、図7Aに示すように、パッド酸化膜340がN-エピ層202の上面で熱成長し、窒化シリコン層342が酸化膜340に被着する。酸化膜340は250Åから300Åの範囲の厚さを有し、窒化層342は2000Åから4000Åの範囲の厚さを有することができる。フォトレジストマスク膜図示せずは、窒化層342の上に形成され、ついで、窒化層342および酸化膜340がフォトリソグラフィ技法でパターニングされてエッチングされ、エピ層202の上面を露出させる2つの開口部を形成する。好ましくはRIE処理を使用して、開口部を通ってエピ層202を方向性エッチングすることによって、溝344Aおよび344Bが形成される。溝344Aおよび344Bはエピ層202内に延びるが、N基板200まで完全には延びない。ついで、パッド酸化物層340および窒化層342が除去可能である。図7Bに示すように、好ましくは化学気相成長CVD処理によって、第2の窒化シリコン層346がN-エピ層202の上面に被着する。示すように、窒化層346は、溝344Aおよび344Bの輪郭に一致する。次に、図7Cに示すように、好ましくはRIE処理によって、窒化層346が方向性エッチングされる。この処理によって、溝344Aおよび344Bの床にある部分を含んで、窒化層346の水平面部分を除去するが、溝344Aおよび344Bの側壁に付着される窒化層346の部分は残る。図7Dに示すように、エピ層202は、溝344Aおよび344Bの底部を通ってエッチングされ、キャビティ348Aおよび348Bを形成する。これは本実施形態においては下向きにN基板200まで延びる。あらかじめ、マスキング膜図示せずが被着してパターニングされて、メサ306の上面が後続の乾式エッチングに影響を受けないようになる。窒化層346は、このエッチング処理に影響を受けず、溝344Aおよび344Bの壁に付着したままである。図7Eに示すように、それぞれキャビティ348Aおよび348Bの壁および床に沿って厚い酸化膜316Aおよび316Bを形成するのに、熱処理がここで用いられる。窒化層346がまだ所定位置にあるので、よく知られている先細りのバーズビーク構造体が、酸化物が窒化物の下を切り取るところに生じる。窒化層346はついで除去され、図7Fに示す構造体が残る。ついで、キャビティ348Aおよび348Bと溝344Aおよび344Bとがポリシリコンで充填され、乾式エッチング処理を用いて、ポリシリコンを溝344Aおよび344Bにエッチバックする。ポリシリコンのドーピング濃度は、1020cm-3程度とすることが可能である。ポリシリコンの表面は、酸化膜316Aおよび316Bのバーズビーク部分の真下で終わるのが好ましく、ここでは酸化膜316Aおよび316Bが十分な厚さとなる。その結果、ポリシリコン埋込みソース電極312Aおよび312Bが形成され、図7Gに示すように、酸化膜316Aおよび316Bによってエピ層202から電気的に絶縁される。次に、図7Hに示すように、ゲート酸化膜310Aおよび310Bが、溝344Aおよび344Bの側壁で熱成長する。この前に、犠牲酸化膜が溝344Aおよび344Bの露出した側壁で成長し、除去されることが可能である。ゲート酸化膜310Aおよび310Bを形成する同じ熱処理の間、薄い酸化膜318Aおよび318Bは、埋込みソース電極312Aおよび312Bの上面において1050°Cで成長する。一連のステップの最後に、溝344Aおよび344Bを第2のポリシリコン膜で充填し、ポリシリコンを溝344Aおよび344Bの開口にエッチバックして、ポリシリコンゲート308Aおよび308Bを形成する。上述の通り、Pボディ領域320、Nソース領域322、およびP領域328は埋込まれてエピ層202に拡散する。エピ層202の上面がBPSG膜326で覆われ、BPSG膜326がマスキングされ、パターニングされ、エッチングされるので、BPSG膜のセグメントがゲート308Aおよび308Bを覆い、一部のNソース領域322を重ね合わせる。金属膜324がついで被着し、図6に示すMOSFET30が生じる。MOSFET20のために上述したのと類似する方法で、埋込みソース電極を接触することができる。特に、第1のポリシリコン膜が2段階でエッチングされ、第1のエッチングの後に、埋込みソース電極が接触することになっている位置で第1のポリシリコン膜の表面が一時的にマスキングされる。後に、開口部がこれらの位置のBPSG膜326に形成されるので、ソース金属膜324がポリシリコン膜に当接する。上述の通り、フォトレジスト層図示せずがBPSG膜226の上に形成され、ソース金属膜224がNソース領域/P領域222および228を接触させることになっている位置の上に図2に示すように、およびソース金属膜224がポリシリコン膜248を接触させることになっている位置の上に図5Gに示すように、フォトレジスト層が開口部によってフォトリソグラフィ技法でパターニングされる。ついでソース金属膜224が被着し、Nソース領域/P領域222および228と埋込みソース電極212Aおよび212Bと電気的に接続するポリシリコン膜248を介して。同様に、図6に示す実施形態において、BPSG膜326が開口部によってパターニングされてエッチングされ、ソース金属膜324がNソース領域/P領域322および328と埋込みソース電極312Aおよび312Bと電気的に接続可能となる。BPSG膜226はまた、ゲート208Aおよび208Bが接触することとなる開口部でパターニングされ、ゲート金属膜図示せずがこれらの開口部に被着し、ゲート208Aおよび208Bと電気的に接続する。同様に、BPSG膜326はまた、ゲート金属膜によって、ゲート308Aおよび308Bが接触することとなっている開口部でパターニングされる。ゲート金属膜は、ダイの表面の上に被着し、ソース金属膜224および324とゲート金属膜とを分離するためにエッチングされる、単一の金属膜の一部であるのが好ましい。上述の溝およびメサは、半導体ダイの表面上に様々な幾何学模様に配置可能である。1つの可能なレイアウトを図9Aから図9Eにおいて示す。このレイアウトは、半導体ダイ50の上面にある溝およびメサの環状パターンを示す。溝500、504、および508は、丸い角部を有する正方形の輪またはリングの形であり、同様に丸い角部を有する正方形の輪またはリングの形のメサ502および506によって分離される。溝500、504、および508とメサ502および506との角部が丸められ、角部が鋭い直角の場合に生じることとなる高電界を防止する。溝およびメサが中央領域510を取り囲み、縁部の終端領域512は、ダイ50の周辺近くに、溝およびメサの環状パターンの外側に位置する。明確にするため、図9Aから図9Eでは、溝およびメサのパターンをかなり拡大していることを理解されたい。実際は、通常何千もの溝がパターン内にある。たとえば、ダイ50が2mm×2mmの寸法であってもよく、溝およびメサの幅が1.5μmであってもよい。図9Aの横断面2-2は、たとえば図2によって表すことができ、溝500および504が溝204Aおよび204Bの要素を含み、メサ502が図2のメサ206の構造体を有する。図9Aに示す特定の実施形態において、メサ502および506と、溝500、504、および508の幅は一定であり、角部は丸められている。図12は、コンピューターシミュレーションによって作り出されるグラフであり、丸い溝の角部の曲率半径の関数として、素子の降伏電圧BVを示す。たとえば、15μmの半径では、降伏電圧は約85Vであった。図5Bと関連して上述したように、フォトレジスト膜260が埋込みソース電極に接触することとなる領域に被着するのは、ゲートポリシリコンをエピ層202の表面の高さまでエッチバックした後であるが、ゲートポリシリコンを溝へエッチバックする前である。図9Bは、フォトレジスト膜260の例示的なレイアウトを示す。たとえば、図9Bの断面図5B-5Bは図5Bの断面図であり、フォトレジスト膜260はポリシリコン膜248の上にある。図5Fに示すように、フォトレジスト膜260が除去され、酸化膜254およびBPSG膜226が被着してパターニングされたあと、埋込みソース電極が接触することになっている位置に開口部225が形成される。複数の開口部225を図9Cに示す。図9Cはまた、BPSG膜226の開口部520とBPSG膜226の開口部522とを示し、開口部520ではNソース領域/P領域への金属コンタクトがメサ502および506の上に作られ、開口部522にはゲートへの金属コンタクトが作られる。この実施形態において、開口部522が、中央領域510からダイ50の角部への対角線に沿って外側に延びる。図10は、図9の横断面10-10での構造体を示す。金属膜224が埋込みポリシリコン膜248と接触していて、埋込みポリシリコン膜248は埋込みソース電極を構成し、ゲートポリシリコン249の下で両方向に延びる。図9Dは、開口部225および520の上に重畳されたソース金属膜224と、開口部522の上に重畳されたゲート金属膜524とを示す。ソース金属膜224は、開口部225を介して埋込みソース電極と接触し、開口部520を介してソース領域/ボディ領域と接触する。ゲート金属膜は、開口部522を介してゲート電極と接触する。図9Eは、完成した素子のソース金属膜224およびゲート金属膜524の上面図である。明らかなのは、ゲート金属膜524は、4つのラジアルゲート金属脚部524Aから524Dを含み、各ラジアルゲート金属脚部が中央領域から対角線に沿って外側に延びることと、ソース金属膜224は4つの部分224Aから224Dを含み、それぞれゲート金属脚部524Aから524Dの脚部間の領域に位置することとである。本発明は、図9Eに示される特定の幾何学模様に制限されるものではない。たとえば、ゲート金属膜の半径方向の脚部は、対角線の代わりに、12:00、3:00、6:00、および9:00の位置に相当する線に沿って外側に延びることが可能であり、ソース金属膜をゲート金属膜の脚部の間に配置可能である。さらに、図11Aから図11Cに示すように、環状の溝およびメサのパターンは、円形か、矩形か、六角形または、いくつかの他のポリゴン形状とすることが可能である。直線のポリゴンが用いられる場合、たいてい有利であるのは、角部を丸めて不必要な高電界が角部で発生することを防ぐことである。ゲート金属膜の脚部は、選択されるジオメトリーによって、様々な半径方向の間隔、たとえば15°、30°、45°、60°または90°で外側に延びることができる。図9Aから図9E、および図11Aから図11Cにおいて例示する環状のレイアウト図はまた、図1に示すMOSFET等の従来のトレンチゲート素子に用いられることが可能であり、ここでは、ソース金属膜を埋込みソース電極に接続する開口部が不要である。本発明の別の態様によると、図9Aから図9Eに示す環状パターンの周辺溝を素子の能動領域の溝よりも深くすることが可能である。このことによって、実質的に、素子が自己終端する。この構造体の一例を図13Aおよび図13Bに示す。これらの図では、周辺溝508が、溝500および504より深い溝508Wと置き換えられている。さらなるマスキングのステップが必要でなくなるように、溝508Wが溝500および504よりも幅が広く作られるのが好ましい。このことはフォトレジストマスク膜242図4Cにある溝508Wを形成するため用いられる開口部を、溝500および504を形成するために用いられる開口部に対応するように、より幅を広く作ることによって実現する。それゆえに、溝500、540、および508Wを形成するのに用いられる通常のエッチング処理において、溝508Wは溝500および504よりも深くエッチングされることとなる。あるいは、別々のマスキングのステップは、より深い溝を形成するために用いられることが可能であり、この場合は、溝500および504と同じ幅であってもよい。図13Bは、溝500、504および508Wの横断面図であり、溝508Wはポリシリコン膜248で充填されているのを示すものである。溝508Wにあるポリシリコン膜248は、図5Aから図5Cに示される処理手順で形成されることができる。ポリシリコン膜248は、ソース金属膜224によって接触することが理解されよう。他の実施形態において、図13Aおよび13Bに示すほんの単一のディープトレンチ508Wの代わりに、終端領域がチップの周縁に2つ以上のディープトレンチを含んでもよい。図14は、本発明による代替実施形態の横断面図を示し、ここでは、コントロールゲートが溝の両側にある酸化膜に埋め込まれている。MOSFET70は、図2に示すMOSFET20と同じ構成要素を多く含む。特に、N基板200上でNエピタキシャル膜202上が成長し、溝204Aおよび204BがN-エピタキシャル層202を通ってN基板200内に延びる。Pボディ領域220、Nソース領域222、およびPボディコンタクト領域228が、N-エピタキシャル膜202に形成される。溝204Aおよび204Bがソース電極702Aおよび702Bを含み、ソース金属膜706まで上方に延びる。厚い酸化膜704Aおよび7048によって、ソース電極702Aおよび702Bの下部がN基板200およびN-エピタキシャル層202から絶縁される。多重層構造体が厚い酸化膜704Aおよび704Bの上にあり、各多重層構造体は薄い酸化膜710に埋め込まれるコントロールゲート708を含む。薄い酸化膜710の第1の区分がエピタキシャル層202と接触し、薄い酸化膜710の第2の区分がソース電極702Aまたは702Bと接触している。各コントロールゲート708は、薄い酸化膜710の第1および第2の部分の間に挟まれ、ソース金属膜706からエピタキシャル層220の表面で酸化膜712によって絶縁される。酸化膜712の開口部714を通って、ソース金属膜706がソース電極702Aおよび702Bと接触する。酸化膜712の開口部716を通って、ソース金属膜706がNソース領域222およびPボディコンタクト領域228と接触する。図15は、MOSFET70のレイアウトを示し、図14に示す横断面図は14-14を表すものである。溝およびメサの環状パターンは、図9Aから図9Eに示す環状パターンに類似している。ソース電極702Aおよび702Bと接触するための開口部714が、Nソース領域222およびPボディコンタクト領域228と接触するための開口部716として示される。図9Eに示すソース金属膜224は、開口部714および716を通って、ソース電極702Aおよび702Bと、Nソース領域222と、Pボディコンタクト領域228と接触する。酸化膜712にある開口部718はまた図15に示され、酸化膜712を通して、ゲート金属脚部524Aから524Dがコントロールゲート708と接触する。図16Aから図16Dは、MOSFET70を製作するための処理を示す。図16Aは、図5Aに示す段階に類似した段階での構造体を示し、厚い酸化膜704Aおよび704Bはそれぞれ溝204Aおよび204Bの壁および床にあり、ポリシリコン膜702をN-エピタキシャル層202の高さにエッチバックする。図16Bに示すように、ポリシリコンまたはエピタキシャルシリコンに優先して二酸化シリコンを攻撃するBOE緩衝性酸化物エッチングを用いて、厚い酸化膜704Aおよび704Bが所定の距離だけ溝に下降してエッチングされる。このことによって、ソース電極702Aおよび702Bのそれぞれと、エピタキシャル層202との間にキャビティを形成する。次に、薄い酸化膜710が構造体の上面で熱成長する。各キャビティにおいて、薄い酸化膜710の第1の区分が溝の側壁に当接し、薄い酸化膜710の第2の区分がソース電極の側壁に当接する。第2のポリシリコン膜720が、各キャビティの薄い酸化膜710の第1および第2の部分の間にある空間に被着し、図16Cに示す構造体が残る。図16Dに示すように、ポリシリコン膜720は、その上面がエピ層202の上面とほぼ同じ高さになるまでエッチバックされ、コントロールゲート708を形成する。次に、図14および図15を参照する。Pボディ領域220、Nソース領域222およびPボディコンタクト領域228が上述の通りに埋め込まれて拡散し、ついで、エピタキシャル層202の上面にある薄い酸化膜710の部分がエッチングされる。酸化膜712がエピタキシャル層202の表面に被着し、ついで、マスキングされエッチングされ、開口部714と716および718とをソース電極702Aおよび702BとNソース領域とコントロールゲート708とのそれぞれに形成する。素子を完成するために、金属膜が被着し、ついでパターニングされて、ソース金属膜224およびゲート金属脚部524を形成するが、この素子は、不活性化層図示せずで覆われてもよい。このことによって、図14に示すMOSFET70を製造する。MOSFET70では、あらゆるMOSFETセルにおいてソース電極702Aおよび702Bと接触することを注意されたい。上記の実施形態が単なる例示にすぎず、限定するものではないことは、当業者によって理解されよう。本発明の幅広い範囲を備える多くのさらなる実施形態が、上述の記載から明らかになるであろう。