"ワード線沿いに形成されたアレイのメモリセルを有するメモリ回路で、前記ワード線の1つ以上が不良か否かを判断する方法であって、第1の複数のワード線へ電圧パターンを印加するステップと、印加される電圧パターンに従って第1の複数のワード線を充電させるステップと、引き続き、第1の複数のワード線で結果として得られた電荷を閉じ込めるステップと、引き続き、時間遅延を経た後で、基準電圧に対する第1の複数のワード線の電圧レベルから導き出された電圧の比較を遂行するステップと、前記比較に基づき、第1の複数のワード線の少なくとも1つが不良か否かを判断するステップと、を含む方法。請求項1記載の方法において、前記メモリセルは複数の消去ブロックを形成し、前記第1の複数のワード線は第1の消去ブロックのワード線である方法。請求項2記載の方法において、前記電圧パターンは、前記第1の消去ブロックの交互のワード線に対して高電圧レベルを印加し、かつ前記第1の消去ブロックの他のワード線に対して低電圧レベルを印加することである方法。請求項2記載の方法において、前記電圧パターンは、前記第1の消去ブロックの基板が低電圧レベルに保持されている間に、前記第1の消去ブロックの全てのワード線に対して高電圧レベルを印加することである方法。請求項1記載の方法において、チャージポンプで電圧レベルを生成するステップをさらに含み、前記電圧パターンを印加するステップは、前記メモリ回路上の復号回路によって決定される選択されたワード線のパターンへ電圧レベルを印加することを含む方法。請求項1記載の方法において、時間遅延の間に、前記ワード線は、浮遊状態に置かれる方法。請求項1記載の方法において、時間遅延の長さは、前記メモリ回路上のタイマー回路によって決定される方法。請求項1記載の方法において、時間遅延の長さは、オンデバイス較正プロセスによって決定される方法。請求項8記載の方法において、前記メモリセルは複数の消去ブロックを形成し、前記第1の複数のワード線は第1の消去ブロックのワード線であり、前記オンデバイス較正プロセスは、第2の消去ブロックのワード線へ電圧パターンを印加することと、印加される電圧パターンに従って前記第2の消去ブロックのワード線を充電させることと、引き続き、前記第2のブロックのワード線に閉じ込められた結果として得られた電荷が流出する割合を判断することと、前記割合に基づき時間遅延を設定することと、を含む方法。請求項1記載の方法において、前記第1の複数のワード線の少なくとも1つが不良か否かを判断するステップは、前記メモリ装置を出荷する前に遂行される方法。請求項1記載の方法において、前記第1の複数のワード線の少なくとも1つが不良か否かを判断するステップは、前記メモリ装置が一定期間作動された後に遂行される方法。請求項11記載の方法において、前記方法は、消去シーケンスの一部として遂行される方法。請求項1記載の方法において、前記メモリ装置はコントローラを含むメモリシステムの一部であり、前記方法は消去操作の前に前記コントローラからのコマンドに応じて遂行される方法。請求項1記載の方法において、前記ワード線の1つ以上が不良か否かを判断する方法は、前記メモリ回路上の状態マシンの制御下で遂行される方法。メモリ装置であって、複数のワード線沿いに形成されたメモリセルを有するメモリアレイと、出力ノードへ第1の電圧レベルを提供する電圧生成回路と、前記出力ノードから第1の電圧レベルを前記ワード線へ選択的に印加できるようにする復号回路と、ワード線欠陥検出回路であって、前記出力ノードと低電圧レベルとの間に接続された容量電圧分割器と、第1の電圧レベルから導き出される電圧を受け取るために前記容量電圧分割器の中間ノードが接続される第1のスイッチと、前記容量電圧分割器の中間ノードへ接続された第1の入力と、基準電圧を受け取るように接続された第2の入力とを有する比較器と、を含むワード線欠陥検出回路と、を備え、前記メモリ装置は不良ワード線を検出するプロセスを遂行し、前記プロセスは、第1のセットのワード線のパターンへ電圧レベルを印加するために前記復号回路が前記出力ノードを接続し、前記第1のスイッチが閉じられているプリチャージ段階と、前記出力ノードが浮遊状態に置かれ、前記第1のスイッチが開いている後続分離段階と、前記第1のスイッチが開いており、前記比較器の出力が基準電圧に対する前記中間ノードの電圧レベルの値を指示する後続検出段階とを含むメモリ装置。請求項15記載のメモリ装置において、前記電圧生成回路は、前記第1の電圧レベルを生成するチャージポンプ回路と、一方が前記出力ノードへ接続され、もう一方が低電圧レベルへ接続可能である第1の電圧分割器回路を含む調整回路であって、前記第1のスイッチは前記容量電圧分割器の中間ノードを前記第1の電圧分割器回路の中間ノードへ接続する調整回路と、を含むメモリ装置。請求項16記載のメモリ装置において、前記調整回路は第2のスイッチをさらに含み、これにより前記第1の電圧分割器回路は低電圧レベルへ接続可能であり、前記第2のスイッチはプリチャージ段階中に閉じられ、前記後続分離段階および後続検出段階中に開いているメモリ装置。請求項15記載のメモリ装置において、前記メモリアレイのセルは複数の消去ブロックから形成され、前記第1のセットのワード線は第1の消去ブロックに相当するメモリ装置。請求項18記載のメモリ装置において、前記電圧パターンは、前記第1の消去ブロックの交互のワード線に対して高電圧レベルを印加し、かつ前記第1の消去ブロックの他のワード線に対して低電圧レベルを印加することであるメモリ装置。請求項18記載のメモリ装置において、前記電圧パターンは、前記第1の消去ブロックの基板が低電圧レベルに保持されている間に、前記第1の消去ブロックの全てのワード線に対して高電圧レベルを印加することであるメモリ装置。請求項15記載のメモリ装置において、状態マシンをさらに備え、前記ワード線欠陥検出回路は、前記状態マシンの一部として実装されるメモリ装置。ワード線沿いに形成された1つ以上のアレイのメモリセルを有するメモリ回路で、前記ワード線の1つ以上が不良か否かを判断する方法であって、第1のアレイの全てのワード線選択スイッチがオフになっている間に、前記第1のアレイへ電圧を印加するステップと、前記第1のアレイの全てのワード線選択スイッチがオフになっている間に、前記第1のアレイによって引き込まれる電流のレベルである第1の電流レベルを確立するステップと、第2のアレイの選択された1セットのワード線のワード線選択スイッチがオンになっており、かつ前記第2のアレイの他の全てのワード線選択スイッチがオフになっている間に、前記第2のアレイへ電圧を印加するステップと、前記第2のアレイの選択された1セットのワード線のワード線選択スイッチがオンになっており、かつ前記第2のアレイの他の全てのワード線選択スイッチがオフになっている間に、前記第2のアレイによって引き込まれる電流のレベルである第2の電流レベルを確立するステップと、前記第1および第2の電流レベルの比較を遂行するステップと、前記比較に基づき、前記選択された1セットのワード線が1つ以上の不良ワード線を含むか否かを判断するステップと、を含む方法。請求項22記載の方法において、前記第1の電流レベルを確立するステップは、前記第1のアレイの全てのワード線選択スイッチがオフになっている間に、前記第1のアレイによって引き込まれる電流をミラーすることと、前記第1のアレイによって引き込まれるミラーされた電流のレベルを判断することとを含み、前記第2の電流レベルを確立するステップは、前記第2のアレイの選択された1セットのワード線のワード線選択スイッチがオンになっており、かつ前記第2のアレイの他の全てのワード線選択スイッチがオフになっている間に、前記第2のアレイによって引き込まれる電流をミラーすることと、前記第2のアレイによって引き込まれるミラーされた電流のレベルを判断することとを含む方法。請求項22記載の方法において、前記第1および第2のアレイは同じであり、前記方法は、前記第1の電流レベルを確立するステップの後で、前記第2のアレイへ電圧を印加するステップの前に、第1の電流レベルの確立された値を記録するステップと、前記第2の電流レベルを確立するステップの後に、第2の電流レベルの確立された値を記録するステップと、をさらに含み、前記比較は、第1および第2の電流レベルの記録された値を使用して遂行される方法。請求項22記載の方法において、前記第1および第2のアレイは異なり、第1および第2の電流は同時に確立され、前記比較は第1および第2の電流がそのように確立されている間に遂行される方法。請求項22記載の方法において、前記第1および第2の電流レベルを確立するステップは、それぞれ第1および第2のアレイからの漏洩電流へオフセット電流を加えることを含む方法。請求項22記載の方法において、前記メモリアレイは複数の消去ブロックから形成され、前記選択された1セットのワード線は第1の消去ブロックからのものである方法。請求項27記載の方法において、前記選択された1セットのワード線は、前記第1の消去ブロックの交互のワード線である方法。請求項27記載の方法において、前記第1の消去ブロックが1つ以上の不良ワード線を含むと判断した場合に、前記第1の消去ブロックをマップアウトするステップをさらに含む方法。請求項22記載の方法において、前記電圧は、チャージポンプから提供される高電圧値である方法。請求項30記載の方法において、前記電圧は、プログラミング電圧レベルである方法。請求項22記載の方法において、前記第1および第2の電流レベルを確立するステップは、それぞれ前記第1および第2のアレイへ電圧レベルを印加することと、遅延を経た後で電流レベルを測定することとを含む方法。請求項22記載の方法において、前記選択された1セットのワード線が1つ以上の不良ワード線を含むか否かを判断するステップは、第2の電流が第1の電流を所定量上回ることを判断することを含む方法。請求項22記載の方法において、前記ワード線の1つ以上が不良か否かを判断する方法は、前記メモリ装置が一定期間作動された後に遂行される方法。請求項34記載の方法において、前記方法は、消去シーケンスの一部として遂行される方法。請求項22記載の方法において、前記メモリ装置はコントローラを含むメモリシステムの一部であり、前記方法は消去操作の前に前記コントローラからのコマンドに応じて遂行される方法。請求項22記載の方法において、前記ワード線の1つ以上が不良か否かを判断する方法は、前記メモリ回路上の状態マシンの制御下で遂行される方法。メモリ装置であって、複数のワード線沿いに形成されたメモリセルの1つ以上のアレイと、出力ノードへ第1の電圧レベルを提供する電圧生成回路と、個々のワード線の各々に対応する選択スイッチと、選択されたアレイの全てのワード線選択スイッチへ第1の電圧レベルを供給する回路とを含み、前記出力ノードから第1の電圧レベルを前記ワード線へ選択的に印加できるようにする復号回路と、ワード線欠陥検出回路であって、選択されたアレイのワード線選択スイッチへ第1の電圧が供給され、前記選択されたアレイの選択された1セットのワード線のワード線選択スイッチがオンになっており、かつ前記選択されたアレイの他の全てのワード線選択スイッチがオフになっているときに、前記選択されたアレイによって引き込まれる電流の量を判定するために前記アレイへ接続可能な電流レベル検出回路と、第1の選択されたアレイの全てのワード線選択スイッチがオフになっているときに前記第1の選択されたアレイによって引き込まれる電流と、第2の選択されたアレイの選択された1パターンのワード線のワード線選択スイッチがオンになっているときの前記第2の選択されたアレイの電流との比較を遂行する比較回路と、前記比較に基づき、前記選択されたパターンのワード線の1つ以上が不良か否かを判断する論理回路と、を含むワード線欠陥検出回路と、を備えるメモリ装置。請求項38記載のメモリ装置において、前記電流レベル検出回路は、前記アレイと前記比較回路とへ接続可能であり、選択されたアレイのワード線選択スイッチへ第1の電圧が供給されるときに前記選択されたアレイによって引き込まれる電流の量をミラーし、前記比較を遂行するために前記比較回路へミラー電流レベルを供給する電流ミラー回路を含むメモリ装置。請求項39記載のメモリ装置において、前記電圧生成回路は、前記電流ミラー回路にわたって電圧降下を補償するために電圧オフセット回路を含むメモリ装置。請求項38記載のメモリ装置において、前記第1および第2の選択されたアレイは同じアレイであり、前記比較回路は複数のレジスタを含み、前記ワード線欠陥検出回路は、全てのワード線選択スイッチがオフになっているときに引き込まれる電流と、選択された1パターンのワード線のワード線選択スイッチがオンになっているときの電流レベルとを記録し、前記比較は蓄積された値を使用して遂行されるメモリ装置。請求項38記載のメモリ装置において、前記メモリアレイは複数の消去ブロックから形成され、前記選択されたワード線のパターンは第1の消去ブロックからのものであるメモリ装置。請求項42記載のメモリ装置において、前記選択された1セットのワード線は、前記第1の消去ブロックの交互のワード線であるメモリ装置。請求項38記載のメモリ装置において、前記ワード線欠陥検出回路は、前記比較を遂行するために使用される値へ漏洩電流に対するオフセット電流を加える電流源をさらに含むメモリ装置。請求項38記載のメモリ装置において、前記電圧生成回路は、第1の電圧レベルを生成するチャージポンプ回路を含むメモリ装置。メモリシステム図1~図11は、本発明の様々な態様が実装されてよい例示的なメモリシステムを示す。図1は、本発明が実装されてよい不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ100は、二次元のメモリセルアレイ200と、制御回路210と、デコーダ、読み出し/書き込み回路、およびマルチプレクサ等の周辺回路とを含む。メモリアレイ200は、行デコーダ230230A、230Bに分割を介してワード線により、そして列デコーダ260260A、260Bに分割を介してビット線により、アドレスできる図4および図5も参照されたい。読み出し/書き込み回路270270A、270Bに分割により、1ページのメモリセルの読み出しまたはプログラミングは並行して行うことができる。データI/Oバス231は読み出し/書き込み回路270に結合されている。好適な実施形態では、同じワード線を共有する一連のメモリセル行からページが構成される。メモリセル行が複数のページに分割される別の実施形態では、個々のページに対して読み出し/書き込み回路270を多重化するためのブロックマルチプレクサ250250A、250Bに分割が設けられる。例えば、奇数および偶数メモリセル列によってそれぞれ形成される2つのページが読み出し/書き込み回路に向けて多重化される。図1は、様々な周辺回路によるメモリアレイ200へのアクセスがアレイの両側で対称的に実施される好適な構成を示し、アクセス線と回路の密度はそれぞれの側で半分に低減されている。つまり、行デコーダは行デコーダ230Aおよび230Bに分けられ、列デコーダは列デコーダ260Aおよび260Bに分けられる。メモリセル行が多数のページに分割される実施形態では、ページマルチプレクサ250はページマルチプレクサ250Aおよび250Bに分けられる。同様に、読み出し/書き込み回路270は、アレイ200の下部からビット線へ接続する読み出し/書き込み回路270Aと、上部からビット線へ接続する読み出し/書き込み回路270Bとに分けられる。その結果、読み出し/書き込みモジュールの密度とセンスモジュール380の密度は、基本的には2分の1に低減される。制御回路110は、読み出し/書き込み回路270と協働しながらメモリアレイ200でメモリ操作を遂行するオンチップコントローラである。通常、制御回路110は状態マシン112を含む他に、オンチップアドレスデコーダや電力制御モジュール図に明示せず等のその他の回路も含む。状態マシン112はメモリ操作のチップレベル制御を提供する。制御回路は外部メモリコントローラを経由してホストと通信する。メモリアレイ200は通常、行および列に配列されてワード線およびビット線によりアドレスされる二次元のメモリセルアレイとして編成される。アレイは、NORタイプのアーキテクチャかNANDタイプのアーキテクチャに従って形成できる。図2は、不揮発性メモリセルを概略的に示す。メモリセル10は、フローティングゲートや誘電体層等の電荷蓄積単位20を有する電界効果トランジスタによって実装できる。メモリセル10はまた、ソース14と、ドレイン16と、コントロールゲート30とを含む。数多くの不揮発性ソリッドステートメモリ装置が商業的に成功し、今日利用されている。これらのメモリ装置には様々なタイプのメモリセルが採用され、各種のメモリセルは1つ以上の電荷蓄積素子を有する。EEPROMとフラッシュEEPROMは典型的な不揮発性メモリセルである。米国特許第5,595,924号特許文献14には、EEPROMセルの例とその製造方法が記載されている。米国特許第5,070,032号特許文献2、第5,095,344号特許文献3、第5,315,541号特許文献4、第5,343,063号特許文献5、第5,661,053号特許文献6、第5,313,421号特許文献7、および第6,222,762号特許文献8には、フラッシュEEPROMセルの例と、メモリシステムにおけるその運用と、その製造方法が記載されている。特に米国特許第5,570,315号特許文献9、第5,903,495号特許文献10、第6,046,935号特許文献11には、NANDセル構造を持つメモリ装置の例が記載されている。また、EitanetalNROMANovelLocalizedTrapping2BitNonvolatileMemoryCellIEEEElectronDeviceLettersvol22no11November2000pp543545非特許文献1と米国特許第5,768,192号特許文献12、および第6,011,725号特許文献13には、誘電性蓄積素子を利用するメモリ装置の例が記載されている。実際には、コントロールゲートに基準電圧が印加されるときにセルのソースおよびドレイン電極にわたって伝導電流を検知することによって、セルの記憶状態は通常読み出される。したがって、セルのフローティングゲート上の各電荷につき、一定の基準コントロールゲート電圧に対する伝導電流が検出される。同様に、対応するしきい値電圧ウィンドウや対応する伝導電流ウィンドウはフローティングゲートにプログラムできる電荷の範囲によって決まる。分割された電流ウィンドウの中で伝導電流を検出する代わりに、コントロールゲートで特定の記憶状態のしきい値電圧を設定し、伝導電流がしきい値電流より低いか高いかを検出することも可能である。一実施例では、ビット線のキャパシタンスを通じて放電する伝導電流の割合を調べることによってしきい値電流に対する伝導電流の検出が達成される。図3は、フローティングゲートが随時一度に選択的に蓄積できる4通りの電荷Q1~Q4でソース-ドレイン電流IDとコントロールゲート電圧VCGとの関係を示す。実線で描かれた4本のID対VCG曲線はメモリセルのフローティングゲートにプログラムできる4通りの電荷レベルを表し、4通りの記憶状態にそれぞれ相当する。一例として、セル集団のしきい値電圧ウィンドウ範囲は0.5V~3.5Vにおよぶことがある。しきい値ウィンドウをそれぞれ約0.5V間隔で6つの領域に分割することにより、1つの消去済み状態と6つのプログラム済み状態とにそれぞれ相当する7通りの記憶状態0、1、2、3、4、5、6に区画され得る。例えば、図に示されているように、2μAの基準電流IREFが使用される場合、Q1でプログラムされるセルは、その曲線がVCG=0.5Vおよび1.0Vにより区画されたしきい値ウィンドウの領域内でIREFと交差するから、記憶状態1にあるとみなされ得る。同様に、Q4は記憶状態5にある。前の説明から分かように、メモリセルで蓄積する状態が多ければ多いほどしきい値ウィンドウは細かく分割される。例えば、メモリ装置のメモリセルでしきい値ウィンドウは-1.5V~5Vにおよぶことがある。これは6.5Vの最大幅を提供する。メモリセルで16の状態を蓄積するなら、各状態はしきい値ウィンドウの中で200mV~300mVを占めることがある。要求される分解能を達成することができるには、プログラミング操作と読み出し操作に高い精度が要求される。図4は、NORメモリセルアレイの一例を示す。メモリアレイ200において、各メモリセル行はそれぞれのソース14およびドレイン16によってデイジーチェーン方式で接続される。この設計は仮想接地設計と呼ばれることがある。行内のセル10のコントロールゲート30は、ワード線、例えばワード線42へ接続される。列内のセルのソースおよびドレインは、特定のビット線、例えばビット線34および36へそれぞれ接続される。図5Aは、NANDストリングに編成されたメモリセルストリングを概略的に示す。NANDストリング50は、ソースおよびドレインによってデイジーチェーン方式で接続された一連のメモリトランジスタM1、M2Mn例えばn=4、8、16以上からなる。1対の選択トランジスタS1、S2はそれぞれ、NANDストリングのソース端子54とドレイン端子56とを通じて外部に至るメモリトランジスタチェーンの接続を制御する。メモリアレイでソース選択トランジスタS1がオンになると、ソース端子はソース線へ結合される図5B参照。同様に、ドレイン選択トランジスタS2がオンになると、NANDストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ10はメモリセルの働きをする。メモリトランジスタは、一定量の電荷を蓄積して目的の記憶状態を表現する電荷蓄積素子20を有する。各メモリトランジスタのコントロールゲート30は、読み出しおよび書き込み操作に対する制御を可能にする。図5Bに示すように、NANDストリング行の対応するメモリトランジスタのコントロールゲート30はいずれも同じワード線へ接続される。同様に、選択トランジスタS1、S2のコントロールゲート32はそれぞれ、ソース端子54とドレイン端子56を介してNANDストリングに対して制御アクセスを提供する。同様に、NANDストリングの行の対応する選択トランジスタのコントロールゲート32はいずれも同じ選択線へ接続される。NANDストリングの中でアドレスされたメモリトランジスタ10が読み出されるとき、またはプログラミング中にベリファイされるときには、そのコントロールゲート30にしかるべき電圧が供給される。同時に、NANDストリング50の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。こうして個々のメモリトランジスタのソースからNANDストリングのソース端子54にかけて導電経路が有効形成され、同様に、個々のメモリトランジスタのドレインからセルのドレイン端子56にかけて導電経路が有効形成される。米国特許第5,570,315号特許文献9、第5,903,495号特許文献10、第6,046,935号特許文献11には、そのようなNANDストリング構造を持つメモリ装置が記載されている。図5Bは、図5Aに示すようなNANDストリング50からなるNANDメモリセルアレイ200の一例を示す。ビット線例えば、ビット線36は、NANDストリングの列に沿って各NANDストリングのドレイン端子56へ結合される。ソース線例えば、ソース線34は、NANDストリングのバンクに沿って各NANDストリングのソース端子54へ結合される。また、1バンクのNANDストリングでメモリセル行沿いのコントロールゲートはワード線例えば、ワード線42へ接続される。1バンクのNANDストリングで選択トランジスタ行沿いのコントロールゲートは選択線例えば、選択線44へ接続される。NANDストリングバンクのワード線および選択線へのしかるべき電圧により、NANDストリングバンク内のメモリセル行全体をアドレスできる。NANDストリングの中である1つのメモリトランジスタが読み出されるときには、ストリングの中にある残りのメモリトランジスタはそれぞれのワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。検知回路および手法図6は、メモリセルアレイにわたってp個のセンスモジュールからなるバンクを含む、図1に示す読み出し/書き込み回路270Aおよび270Bを示す。p個のセンスモジュール480からなるバンク全体が並行して作動することにより、行沿いにp個のセルからなるブロックまたはページを並行して読み出すことができ、または並行してプログラムすることができる。基本的に、センスモジュール1はセル1で電流I1を検知し、センスモジュール2はセル2で電流I2を検知し、センスモジュールpはセルpで電流Ipを検知する。ソース線34から集約ノードCLSRCへ流れ、そこからさらに接地へ流れ込むこのページの合計セル電流iTOTは、p個のセルの全電流を加算したものとなる。従来のメモリアーキテクチャでは、共通のワード線を有する1行のメモリセルが2つ以上のページを形成し、1ページ内のメモリセルは並行して読み出され、かつ並行してプログラムされる。1行2ページの場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。1ページの検知回路は、偶数ビット線または奇数ビット線へ随時一度に結合される。その場合、個々のページに対して読み出し/書き込み回路270Aおよび270Bを多重化するためにページマルチプレクサ250Aおよび250Bがそれぞれ設けられる。56nm技術に基づく現在生産されているチップにおいて、p>64,000であり、43nm32Gビットx4チップにおいて、p>150,000である。好適な実施形態において、ブロックは一連のセル行全体である。これは所謂オールビットラインアーキテクチャであり、ページは、連続するビット線へそれぞれ結合された1行の連続するメモリセルから構成される。別の実施形態において、ブロックは行内のセルのサブセットである。例えば、セルのサブセットは行全体の2分の1または行全体の4分の1である。セルのサブセットは一連の連続するセルか、1つおきのセルか、または一定セル数おきのセルである可能性がある。各センスモジュールは、ビット線を通じてメモリセルへ結合され、メモリセルの伝導電流を検知するセンスアンプを含む。通常、メモリアレイの両側に読み出し/書き込み回路が分散される場合は、2組の読み出し/書き込み回路270Aおよび270Bの間にp個のセンスモジュールからなるバンクが分散される。図7は、図6に示すセンスモジュールの好適な編成を概略的に示す。p個のセンスモジュールを含む読み出し/書き込み回路270Aおよび270Bは、1バンクの読み出し/書き込みスタック400にグループ分けされる。図8は、図7に示す読み出し/書き込みスタックをより詳細に示す。各々の読み出し/書き込みスタック400はk本のビット線からなるグループに同時に働きかける。ページがp=rk本のビット線を有するなら、r個の読み出し/書き込みスタック、400-1400-rがある。基本的に、k個のセンスモジュールからなる各スタックは、スペースを節約するため、共通プロセッサ500によって処理される。共通プロセッサ500は、センスモジュール480とデータラッチ430に位置するラッチに蓄積される更新データを、当該ラッチにおける電流値と状態マシン112からの制御に基づき、計算する。その全体が本願明細書において参照により援用されている、2006年6月29日に公開された米国特許出願公開第2006/014007号特許文献15には、共通プロセッサの詳細な説明が開示されている。分割読み出し/書き込みスタック400からなるバンク全体が並行して作動することにより、行沿いにp個のセルからなるブロックまたはページの読み出しまたはプログラミングを並行して行うことができる。したがって、セル行全体に対してp個の読み出し/書き込みモジュールがある。各スタックでk個のメモリセルを処理するなら、バンク内の合計読み出し/書き込みスタック数はr=p/kで求められる。例えば、バンク内のスタック数がrなら、p=rkである。一例示的なメモリアレイはp=150,000、k=8を有し、したがってr=18,750を有し得る。それぞれの読み出し/書き込みスタック例えば、400-1は、基本的にk個のメモリセルからなるセグメントを並行して処理する1スタックのセンスモジュール480-1~480-kを含む。ページコントローラ410は線411を通じて読み出し/書き込み回路370へ制御およびタイミング信号を提供する。ページコントローラそのものは線311を通じてメモリコントローラ310に依存する。読み出し/書き込みスタック400間の通信は相互接続スタックバス431によって遂行され、ページコントローラ410によって制御される。制御線411はページコントローラ410から読み出し/書き込みスタック400-1のコンポーネントへ制御およびクロック信号を提供する。好適な実施形態において、スタックバスは、共通プロセッサ500とセンスモジュールのスタック480との間の通信のためのSABus422と、プロセッサとデータラッチのスタック430との間の通信のためのDBus423とに、分けられる。データラッチのスタック430は、対応する各メモリセルにつき1つずつ、430-1から430-kまでのデータラッチからなる。I/Oモジュール440は、データラッチがI/Oバス231を通じて外部とデータをやり取りできるようにする。共通プロセッサはまた、エラー状態等のメモリ操作のステータスを伝えるステータス信号を出力する出力507を含む。ステータス信号は、Wired-Or構成でFLAGBUS509へ結合されたn-トランジスタ550のゲートを駆動するために使用される。FLAGBUSは好ましくはコントローラ310によって予め荷電され、読み出し/書き込みスタックのいずれかによってステータス信号がアサートされるときにプルダウンされる。マルチステートメモリパーティションの例メモリセルが複数のデータビットを各々蓄積する不揮発性メモリは、既に図3との関係で説明した。一特定例は、チャネル領域とコントロールゲートとの間に電荷蓄積層を各々有する電解効果トランジスタの配列から形成されたメモリである。電荷蓄積層または単位は一定範囲の電荷を蓄積でき、各電解効果トランジスタにつき一定範囲のしきい値電圧を生じさせる。しきい値電圧の範囲はしきい値ウィンドウにまたがる。しきい値ウィンドウがしきい値電圧の複数のサブレンジまたは区域に分割される場合、それぞれの分解可能区域はメモリセルの異なる記憶状態を表すために使用される。1つ以上のバイナリビットにより複数の記憶状態を符号化できる。例えば、4つの区域に分割されたメモリセルは2ビットデータとして符号化できる4つの状態をサポートすることができる。同様に、8つの区域に分割されたメモリセルは3ビットデータとして符号化できる8つの記憶状態をサポートすることができる。図9の0~2は、4状態メモリセル集団のプログラミングの一例を示す。図90は記憶状態0、1、2、および3をそれぞれ表す4通りのしきい値電圧分布にプログラム可能なメモリセルの集団を示す。図9の1は消去済みメモリの消去済みしきい値電圧の初期分布を示す。図9の2はメモリセルの多くがプログラムされた後のメモリの一例を示す。基本的に、セルは最初に消去済みしきい値電圧を有し、プログラミングによってより高い値へ移され、V1、V2、およびV3によって区画された3つの区域のいずれか1つに入る。このように、各メモリセルは3つのプログラム済み状態1、2、および3のいずれか1つまでプログラムできる。あるいはプログラムされずに消去済み状態にとどまる。メモリがさらにプログラムされるにつれ、図9の1に示す消去済み状態の初期分布は狭くなり、消去済み状態は0状態によって表される。下位ビットと上位ビットを有する2ビットコードを使用して4通りの記憶状態の各々を表すことができる。例えば、0、1、2、および3状態はそれぞれ11、01、00、および10によって表される。2ビットデータはフルシーケンスモードで検知することによってメモリから読み出されてもよい。フルシーケンスモードでは、3つのサブパスでそれぞれ読み出し区画しきい値V1、V2、およびV3を基準として検知することにより、2つのビットがまとめて検知される。図10の0~2は、8状態メモリセル集団のプログラミングの一例を示す。図10の0は、記憶状態0~7をそれぞれ表す8通りのしきい値電圧分布にプログラムされるメモリセルの集団を示す。図10の1は、消去済みメモリの消去済みしきい値電圧の初期分布を示す。図10の2は、メモリセルの多くがプログラムされた後のメモリの一例を示す。基本的に、セルは最初に消去済みしきい値電圧を有し、プログラムによってより高い値へ移され、V1~V7によって区画された8つの区域のいずれか1つに入る。このように、各メモリセルは7つのプログラム済み状態1~7のいずれか1つまでプログラムできる。あるいは、プログラムされずに消去済み状態にとどまる。メモリがさらにプログラムされるにつれ、図10の1に示す消去済み状態の初期分布は狭くなり、消去済み状態は0状態によって表される。下位ビット、中間ビット、および上位ビットを有する3ビットコードを使用して8通りの記憶状態の各々を表すことができる。例えば、0、1、2、3、4、5、6、および7状態はそれぞれ111、011、001、101、100、000、010、および110によって表される。3ビットデータはフルシーケンスモードで検知することによってメモリから読み出されてもよい。フルシーケンスモードでは、7つのサブパスでそれぞれ読み出し区画しきい値V1~V7を基準として検知することにより、3つのビットがまとめて検知される。ページまたはワード線プログラミングおよびベリファイページをプログラムする一方法はフルシーケンスプログラミングである。ページの全てのセルは最初に消去済み状態にある。したがって、ページの全てのセルは消去済み状態から目標状態へ並行してプログラムされる。目標状態が1状態のメモリセルは1状態までプログラムされた後にさらなるプログラミングが禁止されるが、目標状態が2以上の他のメモリセルにはさらなるプログラミングが行われる。最終的には目標状態が2のメモリセルもさらなるプログラミングから締め出される。同様に、漸進的プログラミングパルスにより目標状態が3~7のセルも到達し、締め出される。ベリファイはプログラミングパルスの後に行われ、各ベリファイはいくつかのベリファイレベルを基準とするため、合計ベリファイ操作数を減らすために様々なスマートベリファイ方式が実施されてきた。例えば、パルス毎のプログラミングはセルの集団をより高いしきい値レベルへプログラムするため、より高いベリファイレベルを基準とするベリファイはある特定のパルスまで開始する必要はない。その全体が本願明細書において参照により援用されている、本願と同じ譲受人へ譲渡され、2007年7月10日に登録されたGongwerらによるSMARTVERIFYFORMULTISTATEMEMORIESという米国特許第7,243,275号特許文献16には、スマートベリファイによるプログラミング手法の一例が開示されている。図11は、4状態メモリセルを目標記憶状態までプログラムする従来の手法を示す。プログラミング回路は通常、選択されたワード線へ一連のプログラミングパルスを印加する。このように、そのワード線へコントロールゲートが結合された1ページのメモリセルはまとめてプログラムできる。メモリセルの電荷蓄積単位にプログラムされて累積する電子に対抗するため、使用されるプログラミングパルストレインは増加する期間または振幅を有することがある。プログラミングの対象となるページのワード線にはプログラミング電圧VPGMが印加される。プログラミング電圧VPGMは、初期電圧レベルVPGM0から始まって階段波形の形をとる一連のプログラミング電圧パルスである。プログラミングの対象となるページの各セルはこの一連のプログラミング電圧パルスに晒され、各パルスでセルの電荷蓄積素子に漸増する電荷が加えられる。しきい値電圧を判定するためにプログラミングパルスの合間にセルはリードバックされる。リードバックプロセスは1つ以上の検知操作をともなう場合がある。しきい値電圧が目標状態に相当するしきい値電圧区域内にあるとベリファイされると、セルのプログラミングは停止する。目標状態までプログラムされたメモリセルはプログラミング禁止となり、他のセルはページの全てのセルがプログラム-ベリファイされるまで引き続きプログラミングの対象となる。ページまたはワード線プログラミングおよびベリファイ次節では不良ワード線を識別する手法を検討する。背景技術の欄で述べたように、ワード線の欠陥は漏洩ワード線と破損ワード線を含む。以下、これらの欠陥を検討する。まずはワード線漏洩について述べる。ワード線漏洩検出先行技術における機構で、ワード線漏洩の検出は通常、メモリチップの試験時にのみ行うことができる。試験では高い電圧レベルをデバイスのピンに直接印加し、そのピンで電流/電圧レベルを測定する。これにはテスター装置を使用する必要があり、デバイスの一部としてメモリチップが組みつけられた後には行うことができない。これは、デバイスバーンイン後にワード線を検査できないことを意味する。ここに提示する手法はワード線漏洩を検出するオンチップ手段を可能にする。以降の段落で述べるように、提示される手法は、ワード線の内部に高電圧が印加された状態でワード線の漏洩検出を可能にする。例示的な実施形態では、漏洩による電圧降下を判定するために高電圧降下を基準電圧に比較できる低電圧降下に変換するための容量電圧分割器が使用される。次節では、漏洩限界を検出するこの手法の精度を保証するのに役立つことができる関係オンチップ自己較正法を提示する。これらのプロセスはいずれも、外部試験装置の費用を節約するためにビルトインセルフテストに属するデバイス状態マシンの制御下に置くことができる。このように、漏洩判定はオンチップ自動プロセスで行うことができる。これは複雑な試験設備を必要とせず、チップがパッケージされた後に現場で遂行できる。まずは関係する問題を論述することがおそらく有益である。メモリ装置の規模を縮小する継続的取り組みがなされている。例えば、技術が20nmおよび10nmメモリセルに縮小するにつれ、ワード線間の距離はその結果20nmまたは10nmとなっている。許容差はより重大となり、デバイスは、ワード線から基板への漏洩または近接ワード線への短絡を引き起こす可能性がある欠陥を被りやすくなる。漏洩は拡大した欠陥のためのサイクリングに失敗するダイに相関し、検出可能な漏洩は実際のプログラミングステータス失敗より前に起こりうることが判明している。ワード線漏洩を検出する以前の方法は、ワード線に高電圧を強制し、テストピンパッドからの電流漏洩を測定する。米国特許第5,428,621号特許文献17では先行漏洩検出のいくつかの例が説明されている。漏洩試験は非常に正確な電流源を必要とするため、この試験モードは従来のテスターでのみ行うことができる。製造業者は試験操作のほとんどを廉価なテスターへ移すことを望んでいるため、ワード線漏洩を検出するオンチップ手段を実現できるようにするには新しいテストフローが有益である。本節では、様々な電圧バイアスと多数のストレストポロジーにより遂行できるように、フラッシュメモリの内部で自動的にワード線漏洩試験を可能にする方法を提示する。この方法はまた、チップがパッケージされた後に現場で行うこともでき、さらにシステムで異なる漏洩レベルを検出することをも可能にする。典型的なデバイスの場合、ワード線漏洩は10~20V等の高電圧ストレスで約100nAとなる可能性がある。そのような小さい電流を高電圧で検出することの難しさは、現在のNANDアーキテクチャに起因する。これは図12により説明できる。メモリ回路のプレーンはおよそ数千のブロックを有することがある。そのうちの1つは610に示されている。各ブロックは数十のワード線を有することがある。そのうちの3つはWLn-1615、WLn613、およびWLn1611として明示されている。プログラミングおよび読み出し操作中は選択されたワード線例えば、WLn613に高電圧が通常印加される。NANDアーキテクチャはまた、ワード線電圧ドライバの最小エリアペナルティを有する必要がある。ドライバは通常、ワード線アレイの一端からワード線へ接続される。もしもアーキテクチャが両端からのワード線への接続を許すなら、一端から既知電流を送り他端から同じ電流を検出することによってワード線漏洩または破損を検出できる。高電圧VPGMはポンプ図13に関して後述するによって生成され、ここではスイッチとして表示されている第1の復号CGNブロック601へ供給される。CGNブロック601は、各グローバルコントロールゲートCG線の動作モードに従って様々な通常は3~5種類の電圧を供給するブロックである。図に示されているワード線に応じて3つのCG線621、623、625が明示されている。CG線各ブロック内のワード線と同数はメモリアレイの行ブロックデコーダへ至る。省略記号によって示されているように、CG線は唯一図に示されたブロック610の他に、アレイの他のブロックまで伸び、通常は上部金属層を通じて全てのプレーンの全ての行デコーダを通過する。好適な一実施形態において、各ブロックはローカルポンプによって復号される。ブロックが選択されると、論理信号はローカルポンプが行デコーダ内のパッシングトランジスタここでは図に示された3つのワード線に対して631、633、および635により表示のゲートに高パッシング電圧transferGを印加することを可能にする。対応するグローバルCGの高電圧は選択されたブロックのワード線へ移される。ここでは、ワード線WLn613だけがVPGMを受け取るよう接続され、2つの隣接するワード線611、615は接地より一般的には低電圧レベルへ接続されている。これは後述するワード線からワード線への漏洩試験パターンに相当する。ワード線漏洩試験のときにワード線は検出される欠陥に応じて異なるバイアストポロジーを有することができる。ワード線から基板への短絡を検出する場合は、基板を接地とし、全てのワード線は同じレベルの高電圧にバイアスされ得る。ワード線から近傍ワード線への短絡を検出する場合は、図12に示すように、ブロック内のワード線は高電圧VPGMと0Vで交互にバイアスされる。最悪の寄生容量は後者の場合からである。図12は、寄生容量のいくつかの例示的な推定値をも示している。64ワード線アーキテクチャにおいて高電圧ポンプからCGN多重化ブロックへの高電圧にかけて、寄与はおよそ5pFである。CGNブロック内でローディングは4pFとなる。CGNブロックからメモリアレイの端部で行デコーダへ至る各グローバルトップメタルルーティンは4pFである。1プレーンの接合容量は1pFである。各ローカルワード線は2pFを有する。交互バイアス構成では、図12に示すように、合計64ワード線のうちの32のワード線は高電圧にバイアスされ、残りの32のワード線は0Vにバイアスされ、合計ワード線容量は2x32=64pFである。合計グローバルCG線は5x32=160pFとなる。高電圧供給ノードVPGMで漏洩を検出するには、合計容量は6416045=233pFとなる。233pFの大きい容量を放出するためにシステムで100nAの漏洩を使用し、高電圧を1V降下させる場合には、2.3msの待ちを要する。偶数ワード線で漏洩を検出した後、さらなる2.3msで奇数ワード線が試験される。合計漏洩試験時間は約5msである。検出時間を短縮するため、検出に要求される電圧降下は100mVまで低減でき、対応する検出時間は約500usまで短縮される。これはインフィールド検出操作に使用できる。好適な1組の実施形態において、これは消去操作の前に遂行できる。例えば、検出は消去操作シーケンスの一部として含めることができる。あるいは、消去の前にコントローラによって発せられる命令に応じて行うことができる。ブロックが失格する場合、コントローラはそのブロックを有用ブロックのプールから除外できる。放出および試験時間はCGルーティンの寄生容量に左右される。このため、好適な1組の実施形態はメモリチップに組み込まれたオンチップ較正機構を有する。これにより精密な漏洩基準を検出に使用でき、試験時間はチップアーキテクチャ、ワード線電圧ストレストポロジー、プレーン数、および他の要因に従って自動的に調整できる。この較正システムについては次節で詳しく説明する。通常の高電圧ポンプは図13に示すようなレジスタ分割器によって通常調整される。高電圧VPGMは、スイッチSW1649を通じて接地より一般的には低電圧レベルへ接続されたレジスタ645および647によって分割され、アンプ643のコンペアポイント電圧は通常は約1.2Vの電圧基準vrefとなる。レジスタチェーンは10uAレベルの漏洩電流を通常有する。差動増幅器または比較器643は、ポンプクロックを制御するために使用されるデジタル電圧flag-pumpを出力するために使用される。ポンプが目標レベルまでポンプされると、ポンプクロックをオフにするためのflag_pumpはローになる。高電圧が一定レベルより下がると、ポンプクロックをイネーブルし、ポンプをオンにして高電圧を供給するため、flag_pump信号はハイになる。PanandSamaddarChargePumpCircuitDesignMcGrawHill2006非特許文献2またはウェブページwwweecgtorontoedukphangece1371chargepumpspdfで入手できるChargePumpsAnOverviewPylarinosandRogersDepartmentofElectricalandComputerEngineeringUniversityofToronto非特許文献3では、チャージポンプの詳細を確認できる。米国特許第5,436,587号特許文献18、第6,370,075号特許文献19、第6,556,465号特許文献20、第6,760,262号特許文献21、第6,922,096号特許文献22、第7,030,683号特許文献23、第7,554,311号特許文献24、第7,368,979号特許文献25、および第7,135,910号特許文献26、米国特許出願公開第2009/0153230号特許文献27、第2009/0153232号特許文献28、および第2009/0058506号特許文献29、2005年12月6日に出願された米国特許出願第11/295,906号特許文献30、2005年12月16日に出願された米国特許出願第11/303,387号特許文献31、2007年8月28日に出願された米国特許出願第11/845,939号特許文献32、2008年6月24日に出願された米国特許出願第12/144,808号特許文献33、2008年6月9日に出願された米国特許出願第12/135,948号特許文献34、2008年6月25日に出願された米国特許出願第12/146,243号特許文献35、2008年12月17に出願された米国特許出願第12/337,050号特許文献36、2009年7月21日に出願された米国特許出願第12/506,998号特許文献37、2009年9月30日に出願された米国特許出願第12/570,646号特許文献38、および2009年12月17日に出願された米国特許出願第12/640,820号特許文献39では、様々な他のチャージポンプの態様および設計の詳細を確認できる。特に米国特許第7,554,311号特許文献40は調整のために電圧分割器でキャパシタンスを使用する調整方式を説明している。図12に類似する検出原理は大規模寄生高電圧ノードで電圧変化を検出するために使用できる。漏洩は約100nAであるため、高電圧を低電圧に分割する新しい方法を使用しなければならない。比較器はIcc電流を節約するために低電圧供給により通常構築される。容量分割器は漏洩電流がないという利点を有する。容量電圧分割器の困難さは検出点で最初の電圧を正確に設定しなければならないことである。図14に示すように、新しい1セットの差動増幅器または比較器653はワード線漏洩検出のために調整器643のものの上に追加されている。比較電圧verf1はデジタルアナログ変換電圧回路651によって設定でき、この入力は装置に従って設定できる。代替の実施形態において、較正プロセスの一部として設定することもできる。スイッチトランジスタSW2659は、調整レベルの同じ電圧レベルでコンペアノードを初期化するために使用される。キャパシタC1655およびC2657は容量電圧分割器である。比は1:1である。検出点電圧VmidはΔVmid=ΔVoutputC1/C1C2のデルタを有し、ΔVoutputは漏洩による高電圧降下である。100mVの高電圧変化を検出できるようにするため、C1=C2ならば、比較器ポイントで50mV変化が見られる。比較器の基準電圧は50mV下げられる。比較器もまた精度問題を有するなら、最小検出可能電圧降下は比較器によって制限される。オンチップ較正は比較器のエラーとオフセットの一部も訂正できる。図15に示すように、ワード線漏洩検出は3ステップ検出プロセスである。ワード線におけるレベルは705で示されている。プリチャージ段階でワード線は高電圧レベルまでプリチャージされ、ポンプはオンであり、調整器設定は目標レベルSW1=vddである。十分な時間をかけてワード線全体を充電しなければならない。ワード線ドライバ側から離れたワード線の反対側は充電により長い時間がかかることがある点線703として示す。高電圧も2段階でポンプできる。まずは別のより強いポンプにより中間電圧までポンプされ、次に高電圧ポンプを使用してワード線をより高いレベルまで充電する。プリチャージ期間中には検出点VmidもSW2をオンにすることによって初期化される。ワード線が目標レベルまで完全に充電された後、ポンプはレジスタ調整器SW1=0とともにオフ浮遊にされる。SW2もオフにされ、中間ノードで電圧を閉じ込める。ある程度の放電時間後パラメータによりタイマーを設定できる、比較器653によって電圧降下が測定される。放電時間は合計寄生容量と目標検出漏洩電流に左右される。より正確な漏洩検出のために自己較正回路が次節で導入される。信号PassまたはFailP/Fを生成するため、中間点電圧はvref1に比較される。vref1電圧は、一例として50mV分解能で0~1.2Vの電圧を提供できるアナログ電圧生成器651から生成される。ワード線漏洩が検出されると、通常はブロック全体が不良ブロックとしてマークされ、使用されなくなる。有効なデータは必要に応じて別のブロックへ移せるが、前述したように、好適な1組の実施形態では、漏洩検出プロセスは消去プロセスの一部として遂行される。別の場合、例えばメモリがNORアーキテクチャを有する場合は、単一不良ワード線をマップアウトできる。検出時間のオンチップ自己較正ワード線漏洩検出時間は、アーキテクチャに応じて大きなばらつきを有する可能性がある寄生容量と、電圧バイアストポロジーと、プレーン数とに左右される。したがって、既知漏洩電流により放電時間を較正する方法を用意することが望まれる。本節ではオンチップ自己較正アルゴリズムを説明する。余分な素子を追加せずにこれを達成する簡便な方法は、検出時間を較正するために調整器で既知電流を使用することである。図16は、図14と同じ素子を示す。ただし、図16に示すように、電流経路Idis673によって示されているように較正プロセス中に高電圧を放出するためのレジスタ電圧分割器が使用される。これらの素子は好ましくはメモリチップ上の周辺回路として実装される。較正プロセスで試験される経路は漏洩の検出に実際に使用される経路に一致すべきである。オンチップ自己較正のときには、ワード線漏洩がないブロックの特性を判断するために良好ブロックが使用されるべきである。良好ブロックはそのプログラミング特性によって、または他の良好ブロックチェックから、判断されてもよい。例えば、最高状態に相当するデータをプログラムでき、それが正しいか否かを確認するためにリードバックできる。較正が新しいダイで行われる場合、ワード線漏洩は多くの場合顕在化せず、良好ブロックの位置を特定することは通常容易い。較正は実際の漏洩試験に類似し、図17に示すように3段階で遂行できる。第1の段階は、高電圧ポンプ、CGN電圧選択回路、および選択されたブロックの行デコーダをオンにすることにより、試験ブロックのワード線を目標電圧レベルパターンまでプリチャージする。ポンプクロックをイネーブルするため、高電圧はレジスタ電圧分割器と比較器によって調整される。このステップにおいて、それぞれ801および803に示すようにSW1およびSW2はいずれもオンである。図15の705および703にそれぞれ相当する805および807に示すようにワード線は充電する。放出段階は図15に示す通常のワード線漏洩試験と異なる。放出段階中にレジスタ電圧分割器はSW1=Vddによりオンに保たれる。ただし、ポンプはディスエーブルされて浮遊状態に置かれ、レジスタ分割器から中間ノードを分離するためにSW2=0となる。高電圧VPGMは、約10μAのIdisの放電電流の経路673沿いの固定漏洩電流によりレジスタチェーンを通じて放出される。選択されたvref1値との比較後にDiffAmp653の出力P/F809が反転すると、アンプ出力Pass/FailはSW1をオフにするためにフィードバックされる。放出段階の開始から、合格から失格への比較器のP/F反転まで、タイマーは時間の計測を開始できる。検出漏洩-検出基準とこのレジスタ漏洩に対する比に基づき、タイマーに2の倍数128等を乗じることにより、目標漏洩電流を検出するためのタイマーカウンタを設定できる。例えば、レジスタ漏洩10μAなら、128を乗ずるタイマーは78nAの検出電流を与える。他の倍数を使用することもできるが、2による乗算の簡易な方法は2進数の上位ビットへのシフトを遂行することであるため、2の倍数は容易く実施される。較正は、ダイソートテスト中に所与の電圧トポロジーに対して一度行うだけでよい。タイマーの数字は固定でき、例えばROMヒューズブロックに蓄積できる。パワーオンリードのときにタイマーの数字はレジスタに読み出され、ワード線漏洩試験を制御する。異なるストレストポロジーで寄生容量は変わるため、新たな較正が必要とされる。各較正の後、対応するタイマーパラメータを取得でき、ROMフラッシュメモリに保存できる。ワード線漏洩は、製造試験中またはデバイスが工場を出た後のインフィールド試験に使用できる。マイクロコントローラはユーザアプリケーションでワード線漏洩試験を行うためのコマンドを発行する。漏洩試験を行うにあたって好都合なときは消去操作の前である。漏洩試験中に被るプログラムディスターブはその後の消去操作で解消できるからである。破損ワード線の検出本節では破損ワード線の検出を検討する。デバイスサイズの縮小につれ、漏れやすいワード線の増加に加え、破損ワード線も発生しやすくなる。破損ワード線は破損にわたって高い抵抗接続を有し、そのためワード線の遠端ワード線ドライバから破損の反対側にあるセルはプログラミングおよびベリファイ操作中に電圧降下を経験する。このためプログラミングパルスの振幅は低くなり、セルは十分にプログラムされなくなるが、ベリファイレベルも低くなるため、これらの十分にプログラムされていないセルでもベリファイする可能性がある。結果的に、破損ワード線のしきい値電圧分布は2つの隆起を示す。一方は破損の片側のセルに対応する隆起であり、他方は破損の反対側のセルに対応する隆起である。本節で説明する方法は、破損ワード線故障を識別し、破損ワード線のデータを回復するために使用できる。破損ワード線故障を検出するには様々な方法がある。一方法は、米国特許出願公開第2010/0091573号特許文献41、および第2010/0091568号特許文献42に記載されているようなスマートベリファイ方式を使用する。この機構で一定数のビットが各ワード線上で下位ページプログラミング操作にパスすると、プログラミング電圧レベルが記録される。この記録されたプログラミング電圧レベルはその後、同じワード線の上位ページの開始プログラミング電圧として使用される。この方式で、各ワード線のプログラミングループ数は概ね均一となるため、合計プログラミングループ数のばらつきは破損ワード線の指標として使用できる。ただし、破損ワード線におけるプログラミングループ数は標準を大幅に上回らないことがあるため、合計プログラミングループカウントからこの故障を判断すると誤警報を招く可能性がある。この種の故障を検出するもうひとつの方法は、セルがデータ状態に割り当てられた範囲間の領域にしきい値電圧を有するか否かを判断するために読み出しが行われるフォービドンゾーンリードforbiddenzonereadである。例えば、米国特許第7,012,835号特許文献43、第7,616,484号特許文献44、または第7,716,538号特許文献45を参照されたい。この種の方式では、プログラミング操作が完了した後に、2つの異なるレベルで特定の状態を検知でき、2つの検知操作の結果は互いに比較できる。次に、一方の検知操作で非伝導として検知され、他方の検知操作で伝導と検知された2つの読み出しのギャップ間のビットの数をチェックするため、スキャン操作を実行できる。1回のプログラミング操作ごとに2回の読み出し操作とスキャン操作が続くため、この解決策は性能上のペナルティをともなう。破損ワード線を識別するもうひとつの方法は、ダイソートのときに故障を選別するものである。この方法では、ブロック全体がプログラムされ、その後リードバックされる。例えば、データがマルチページ形式で蓄積される場合、各ワード線の下位ページを二度プログラムおよび読み出すことができる。前の段落で説明したフォービドンゾーンリードと同様に、ひとつの読み出しは通常の読み出しポイントにより行われ、もうひとつの読み出しは高い読み出しポイントにより行われる。次に、2つの検知操作の結果はテストモードコマンドシーケンスを使用して比較される。ただし、これは試験時に顕在化するワード線破損だけを捕える。多くの場合、デバイスがある程度の時間にわたって作動するまで症状は現れない。また、ワード線が既に破損を呈する場合でも全てのプログラミングサイクルで現れるわけではなく、その結果、1回の試験操作で見逃される可能性がある。問題をさらに検討する。破損ワード線故障の症状は2つの隆起を有する分布である。図18は、64ワード線の例の場合のワード線ごとのメモリのブロックのしきい値分布を示す。3つの状態の分布は901、903、および905に示されている。これらは3つの明瞭に分離された隆起を形成し、例えば最も高い2つの状態は923および925間の領域によって分離されている。ただし、破損ワード線の場合、ワード線ドライバから破損の反対側にあるセルは、911、913、および915に示すようにより低いしきい値へ移される。二重隆起分布の理由は、ワード線ドライバの遠端にあるワード線部分が電圧降下を示すことである。結果的に、ワード線の遠端に位置するセルはゆっくりとプログラムし、より低い電圧でベリファイにパスする。故障はプログラミングステータス故障を引き起こさないため、典型的なプログラミング故障メカニズムの場合に検出できない場合がある。破損ワード線のプログラミングはある程度のプログラミングループ変動を示すが、図19について説明するように、ワード線-ワード線およびブロック-ブロック変動は、プログラミングループカウントに基づき故障を判断することを困難にする。図19は、この例で下位ページを64ワード線ブロックにプログラムする各ワード線毎のパルス-ベリファイ反復数またはループカウントを示す。図に示されているように、ループカウントは異なるワード線にわたって数カウント上下する。これらのばらつきは、設計詳細に、例えばそれがエッジワード線なのかセントラルワード線なのかに、またはワード線が経験した消去プログラミングサイクルの数に、ならびにプロセスバリエーションに起因する変動を反映する。WL50の場合、ループカウントは他の変動より明らかに高く、破損ワード線の可能性を示しているが、それが実際に破損しているのか、それとも単なる誤警報なのかを確認するには、さらなる試験が使用されなくてはならない。ここに提示される手法は、欠陥の両側に位置するセルのプログラミングループカウントを比較することにより、破損ワード線故障の検出を可能にする。ワード線沿いのセルはプログラムされ、全てのセルをプログラムされた下位ページを有するように書き込む等の異なるグループのセルまたはこれらのセルのサブセットが、目標状態までプログラム済みとベリファイされるかどうかを判断する。ワード線ドライバから破損の反対側にあるセルを含むグループは、全てのセルをドライバおよび破損間に有するグループより、プログラミングに時間がかかる。メモリセルは交互パルス-ベリファイアルゴリズムを使用して通常プログラムされるため、異なるグループに必要とされるパルスの数またはループカウント、あるいは必要とされる数の差を追跡することによって果たすことができる。プログラミングは、ワード線沿いの全てのセルに対して、または奇数ビット線と偶数ビット線を別々にプログラムするシステムのようにセルの一部に対して行うことができる。例示的な実施形態において、ループカウントが比較されるセルのサブセットは、ワード線の一端のセグメントとワード線の他端のセグメントのセルの隣接するサブセットである。より一般的に、セルの他のサブセットを使用することもできるが、ワード線の2つの末端からセグメントを調べることにより、グループのループカウントの複数の比較を行わずに破損をつかむべきである。例示的なアーキテクチャにおいて、ワード線のセグメントを調べることは、グループがセルの連続しないサブセット、重複するサブセット、またはこれらの組み合わせから形成される場合より、一般的には容易く実施できる。異なるセグメントでループカウントを有意義に比較できるようにするため、それらのセルは、例えばマルチページ形式でランダムデータによりプログラムされるべきである。ワード線の2つの末端間でのループカウント比較は、ワード線からワード線またはブロックからブロックへの変動を解消する。同じワード線上のセルは同様のプログラミング特性をたどる。メモリ装置は多くの場合、プログラミングのときに失格メモリビットをチェックするスキャンを既に含んでいる。例示的な実施形態はそのようなルーチンに破損ワード線検出を組み込む。これにはいくつかの利点がある。まず、そのようなスキャンは、そのアルゴリズムの一部としてメモリセルまたはセグメントのループカウントを追跡する場合がある。また、これはデバイスの作動後に破損ワード線チェックが多数遂行されることを可能にするため、デバイス試験の後にのみ顕在化する破損または全ての試験では検出できない破損をつかむことができる。例示的なアルゴリズムにおいて、破損ワード線検出は、最後の数プログラムループ中に行われる失格ビット検出に組み込まれる。これは失格ビットをセグメントごとにカウントし、ワード線は複数のセグメントに分割される。前述した例示的なメモリの実施形態において、各セグメントは図7に示す1つ以上の隣接する読み出し/書き込みスタックに対応するものとして解釈できる。このスキャンの実行中にワード線の末端における最初の物理セグメントと最後の物理セグメントのスキャン結果は監視できる。これらの2つのセグメントのいずれか一方で失格ビットカウントが固定されたこの例基準を下回ると、1つのセグメントの合格をマークするために信号はハイにラッチされる。これらのセグメントの最初のセグメントがスキャンに合格するときにはアップカウンタをトリガーできる。カウンタは、2つのセグメントの遅いほうがスキャン操作に合格するときに停止される。プログラミングルーチンの終わりにアップカウンタの出力は固定された基準に比較される。カウントが基準より高い場合は、破損ワード線が検出されたことを指示するために信号はハイにラッチできる。アップカウンタは状態マシン図8の112で実装できる。アップカウンタは1つのセグメントがその書き込み基準に合格するときを述べるプログラミングルックを単にカウントできるため、オンチップ状態マシンはプログラミングループのカウントを通常保つことができ、それが維持すべき追加カウントを加えるものである。破損ワード線が検出される場合、そのプログラミングステータスは失格に設定され、対応するキャッシュされたデータは終了される。次にコントローラは、次のページのデータを、それが既にデータラッチにロードされている場合にトグルアウトすることができる。次のページのデータは、データをコントローラへトグルアウトする代わりに、別の位置にプログラムすることもできる。失格データページのデータと対応する下位ページは、その後、シフトされた読み出し電圧レベルにより読み出し操作をトリガーするコマンドシーケンスを発行することによって回復できる。データ回復の態様と対応するラッチ構造は、米国特許第7,345,928号特許文献46に記載されている。そのプロセスは、この方式に関係する一部の信号の波形を示す図20によって説明できる。この図で、OPCはパルス-ベリファイシーケンスでの反復に相当するプログラミングループカウントである。OPC_DIFFはプログラミングループの差をカウントするアップカウンタである。SEG1_COMPは最初のセグメントの合格点を示すためにラッチされる信号である。LASTSEG_COMは最後のセグメントの合格点を示すためにラッチされる信号である。図20は時間t0でn-1ループが完了した後にプログラムプロセスを捕捉する。最初にSEG1_COMP、LASTSEG_COM、およびBROKEN_WL信号は全てローであり、アップカウンタは0に初期化される。ループカウントnに対応する時間t1で、末端セグメントの最初のセグメントここでは最初のセグメントとするはその合格点に達し、SEG1_COMPはハイになり、OPC_DIFFとして示されたアップカウンタは開始される。引き続きOPC_DIFFは、ループカウントn3に対応するt4で末端セグメントの他のセグメントここでは最後のセグメントが合格するまで、ループカウントにともない増加する。信号BROKEN_WLはOPC_DIFF>F_OPC_DIFFのときにハイになる。前述した方式の実施にかかわる可能性があるひとつの複雑さは、アーキテクチャが両側ワード線ドライバを使用してアレイの両側にドライバを置く場合である例えば、図1の行デコーダ230Aおよび230Bの場合。これは図21Aおよび図21Bにより説明できる。図21Aでワード線WL901Aは、左側の、ドライバの最も近くに、ドライバ905Aを有する。ワード線901A沿いの最後のセグメントはドライバ905Aから破損903Aの反対側にあるため、低い電圧レベルを受け取り、最初のセグメントより遅くなる。図21Bでワード線ドライバ905Bは、右側の、ワード線901B沿いの最後のセグメントの最も近くに位置する。この場合、最初のセグメントは破損903Bの向こう側にあり、低い電圧を受け取り、最初のセグメントは最後のセグメントより遅くなる。そのような機構のもとでは、最後のセグメントはドライバに最も近いため、最後のセグメントが最後に合格すると仮定することはできない。メモリアレイが多数の冗長な列不良列の代替を含む場合について、失格ビットスキャンルーチンへの破損ワード線検出の組み込みをさらに検討する。冗長な列はアレイの左側に置かれ、最後のセグメントの中にある。そのような機構は、例えば米国特許第7,170,802号特許文献47でより詳細に説明されている。そのような回路で失格ビットスキャンを実施する一方法は、N番目のセグメント最後のセグメント-1番目のセグメント-2番目のセグメントN-1番目のセグメントの順序でセグメントをスキャンすることである。N番目のセグメントは最初にチェックされる。これは、他のセグメントの不良列からデータを再マッピングできる予備の列の数を指示する。この論述の基礎となる基本的な実施形態として使用できる、米国特許第7,440,319号特許文献48に記載されているような通常のセグメント化されたビットスキャンにおいて、あるひとつのセグメントが基準に失格する場合は、残りのセグメントは時間を節約するためにスキャンされない。セグメントNが失格した場合、回路は1番目のセグメントのスキャンに着手しない。プロセスは他のセグメントを通過する。他のセグメントの基準は、このセグメントにおける失格ビットの数だけでなく、代替の列の失敗をカウントし、最後のセグメントにおける失格ビットの数も検討する。例示的な実施形態において、両側ワード線ドライバの場合は、スキャン回路はたとえ最後のセグメントが失格する場合でも1番目のセグメントを引き続きスキャンするように修正されるべきである。これを図22に示す。この例示的な実施形態でセグメント化されたビットスキャンは通常のプログラミングアルゴリズムの一部として含まれる。破損ワード線検出方式は、検出がないセグメント化されたビットスキャンのものに類似する状態マシンに組み込むことができる。この機構では、最後のセグメントが失格する場合でも、どのプログラミングループでプログラミングに合格したかを確認するために1番目のセグメントもチェックしなければならないため、セグメント化されたビットスキャンは終了されない。米国特許第7,440,319号特許文献48の機構のもとで、いずれかのセグメントがプログラミングを完了しない場合は、データのページ全体が完了されていないものとしてカウントされ、1つのセグメントが失格すると直ちに終了する。同様に、破損ワード線検出が組み込まれる場合、例示的な実施形態は最後のセグメントを通過し、最後のセグメントが失格するか合格するかにかかわりなく1番目のセグメントへ継続する。図22について説明した変更に加え、失格ビットスキャンルーチンは破損ワード線検出プロセスを含めるように修正される。前述したように、例示的な実施形態は冗長な列を含むため、他のセクション内で許容される失格ビットの数は、そこでの故障の数ばかりでなく、最初のセグメントでの失格ビットのために代用できる最後のセグメントで使用可能な冗長なビットの数にも左右される。例えば、最後のセグメントと1番目のセグメントの失格ビットカウントはともに加算され、1番目のセグメントの合格/失格ステータスを判定するために基準と比較される。破損ワード線検出を組み入れる例示的な実施形態では、1番目のセグメントの合格/失格を判定するため、失格セグメントの失格ビットカウントを失格ビット基準と比較できるようにフローが修正される。図23Aおよび図23Bは、破損ワード線検出も図22のプロセスも含まないカウント方式図23Aと両方を含む例示的な実施形態図23Bとの比較を示す。これらのうちの最初のものを図23Aに概略的に示す。これは1001で冗長な列ColRDを含む最後のセグメントのスキャンで始まり、1003では最後のセグメントが失格したか否かを判定するために基準と比較される。この実施形態において、プロセスは1005で1番目のセグメントのスキャンに継続する合格または失格。1007で1番目のセグメントに使用される基準は、1番目のセグメントそのもののスキャン結果に比較されるだけでなく、使用可能な冗長な列ColRDの数も考慮に入れる。1007で1番目のセグメントの試験に合格する場合、フローは同様に1009および1011で2番目のセグメントに継続し、さらに他のセグメントに継続する。両側ワード線ドライバの場合に方式を正常に機能させるには、たとえ最後のセグメントが失格する場合でも1番目のセグメントにスキャンが継続するようにスキャン回路を修正する必要がある。図23Bはこれを考慮に入れたアルゴリズムを示す。これは破損ワード線チェックを含む。既に述べたように、最後のセグメントのスキャン1051は1053で対応する基準と比較される。この実施形態でも最後のセグメントが合格するか失格するかにかかわりなくプロセスは1番目のセグメントのスキャン1055へ継続する。1053で失格する場合は1053から1055へ進む。1053で合格する場合、フローは1055のほかに1059へ進む。なお、破損ワード線は必ずしもプログラミングに失敗するわけではない。ワード線ドライバから離れたセグメントはプログラミングに時間がかかるが、必ずしも不可能というわけではない。したがって、これは最終的に合格するかもしれない。ただし、ワード線が実際に破損していることを確認するには、ワード線の両端において大幅に異なる可能性のあるプログラミング速度を判断する必要がある。最後のセグメントが合格するとOPC_DIFFブロックをトリガーする。1番目のセグメントについても1057から同様である。これらのうちの最初のものが合格するとカウントが始まり、最後が合格すると差をカウントするためにカウントは止まる。1057では冗長な列を含まない1番目のセグメントそのものが合格するか失格するかが判定される。前述したように、1059におけるワード線破損の判定は、1番目のセグメント単独で、冗長な列は考慮せずから最後のセグメントのループカウントの差に基づく。既に述べたように、1061はプログラミングステータスのビットスキャンであり、1番目のセグメントの列は冗長な列最後のセグメントからによって差し替えられた不良列を有する可能性がある。このため、1057と1061はいずれもフローに含まれている。既に述べたように、プロセスはその後1063、1065で2番目のセグメントおよび他のセグメントへ継続する。この方式を導入することにより、破損ワード線故障に起因する不良デバイス数は性能上のペナルティをともなうことなく低減できる。また、これはプログラミングルーチンの一部として含められるため、デバイスが出荷された後にのみ顕在化する破損をつかむことができる。これはインフィールド検出であるため、他の方法に比べてより効率的でかつ正確な破損ワード線検出法が可能となる。これはワード線-ワード線、ブロック-ブロック、およびチップ-チップ変動に起因するプログラミングループカウントのばらつきを性能上のペナルティなしで低減でき、時間のかかるダイソートスクリーンを回避する。電流比較によるワード線漏洩の判定本節ではワード線漏洩の検討に戻り、その検出のための追加的な手法を検討する。既に述べたように、これらの手法は基板へ至るかまたは近傍のワード線へ至るワード線漏洩を検出するために使用できる。これ以降に述べる手法は、デバイスのバックグラウンドノイズ電流に対して漏洩電流の存在を区別するにあたってとりわけ有用であり得る。ワード線が選択されない場合でも、経路上にはある程度の接合漏洩電流があり、これによりワード線は、コントロールゲート電圧を供給するために接続される接合を通じて運ばれる電圧を受け取る。図12を再び参照する。例えば、たとえワード線選択ゲート631、633、635がオフでもある程度の漏洩はある。このバックグラウンド漏洩ノイズはプロセスおよび温度変動により変化し、かなり大きな規模の差におよぶ。このバックグラウンド電流ノイズを除去するため、本節の手法は、ワード線が選択されていないときにメモリのプレーンによって引き込まれる電流を、1セットのワード線が選択されているときに引き込まれる電流と比較する。これは2つの異なるプレーンを使用するかまたは同じプレーンにより行うことができ、これらの値の一方ワード線が選択されていないときの基準値等が測定され、記録され、他方の値と比較される。試験プロセスがいつ遂行されるか、そして漏洩試験のために選択されるワード線のパターンについては、ワード線漏洩の検出について他の実施形態に関して前述したものと同じでよい。2つの異なるアレイが使用される場合、そのコンセプトは図24で説明できる。一方は選択されず、一方は試験のために消去ブロックが選択され、2つの電流は同時に生成され、直接比較される。この例で20Vの電圧レベルは供給VSUP2021で生成され、それぞれの抵抗器R2023、2025を通じて、一対のプレーン半自律メモリアレイプレーン02001およびプレーン12011のワード線復号回路へ供給される。これらは同じ2K消去ブロック設計で2002および2013のワード線選択スイッチXDECを含む、それぞれのワード線復号回路を有する。プレーン02001でブロック0は漏洩試験のために選択される。これを行うため、選択回路はブロック0のワード線へ電圧パターンを印加する。例えば、他のワード線で線2005から高電圧によりストライプパターンを印加でき、非選択ワード線は浮遊状態に置かれるか、または線2007によって接地へ持って行かれる。これはワード線間の漏洩を検出する他に、高ワード線と基板との間の漏洩を検出する。プレーン02001の非選択ブロック内のワード線とプレーン12003内の全ブロックは浮遊状態に置かれ、それらのワード線選択スイッチはオフになる。プレーン12011は非選択であっても、全ての同じ電圧は線2015および2017に沿ってプレーン1のXDEC回路2013へ供給される。プレーン12011でワード線は選択されなくても、基準値となる接合漏洩のためにある程度の量の電流I1=Ijunctionは引き込まれる。プレーン02001は接合漏洩電流とワード線電流Ileakをいずれも引き込む。ノードN0とノードN1との電圧差を調べることにより、電流漏洩は分離できる。COMP2027で比較される電圧差ΔV=V1-V2=I1R-I2R=IleakRがしきい値を超過する場合は、選択されたブロック0が漏洩ワード線を有することを指示するためにDetect信号がアサートされる。これに応じて、不良ブロックはマップアウトできる。あるいは、他の是正措置を講じることができる。したがって、基準プレーンと電流検知を使用することにより、ワード線漏洩は検出できる。接合面積は両側で同じであるため、バックグラウンドノイズ接合漏洩は比較を通じてキャンセルされる。ディファレンシャル検知に起因する基準ノイズはない。また、電流検知を使用するために検知速度は改善され、後ほど提示する実施形態でさらに説明するように、マージンテストの基準経路では追加の基準電流を注入できる。図24の機構は2つ以上のプレーンを有するデバイスを必要とする。正確に言うと、プレーンは十分に整合される必要がある。基準および選択プレーンとワード線はロードにおいて良好な整合を有し、2Kブロックのバックグラウンド接合漏洩平均は分布の平均となるべきであり、選択および基準ワード線での漏洩電流は整合するべきであり、実際の漏洩基準は異なるバックグラウンド漏洩にわたって測定可能であり、デバイスとレジスタは十分に整合される必要がある。また、抵抗器2023を通じて引き込まれる電流はより高いIleak値により増加されるため、これはRの値をもたらし、プレーン間で正確にキャンセルしないIjunction成分に帰結するこの効果は後述する電流ミラーの使用により低減できる。次の実施形態はこれらの問題を克服または軽減する。より具体的に、好適な一実施形態において、ワード線からワード線への漏洩とワード線から基板への漏洩は、全てのワード線およびブロックが選択されていない状態での基準レベルの判定により、さらにその後、単一消去ブロックから通常取られる選択された1セットのワード線にストライプモードで電圧レベルを印加することにより同一プレーン上でストレスモードレベルを適用することにより、現場で検出できる。このプロセスの精度を促進するため、例示的な実施形態は電流ミラー方式を使用する。関係する電流レベルの概念を伝えるため、典型的なデバイスの計算電子設計ルールに基づくは、高温でおよそ数マイクロアンペアとなり、低温でおよそ数十ナノアンペアとなる最大接合電流の値を与える。したがって、接合漏洩からのバックグラウンドノイズのレベルは条件に応じて大幅に変化する。他のワード線への漏洩であれ基板への漏洩であれ、漏洩ワード線の電流量はおよそ百ナノアンペアから数十マイクロアンペアに至る。これらの数字が示すように、ノイズ接合漏洩の相対量は信号ワード線漏洩に比べて高くなることがあり、両方の値は作動条件に応じて大幅に異なる。したがって、ワード線漏洩を検出できるようにするには、特に接合漏洩が低い場合は、コモンモード電流により検出時間を加速すると有益である。例示的な実施形態では、ワード線漏洩電流を判定するため、各プレーンは別々に電流ミラーおよび電流検知を使用する。漏洩を判定するため、電流は2回検知され基準電流値とワード線漏洩電流、値はデジタル方式で蓄積され、操作の最後に比較される。この機構は電流ミラー、漏洩、およびオペアンプ不整合から誤差項を低減するのに役立つ。基本的操作は図25により説明できる。基準値を判定するかまたは漏洩試験のため、アレイによって引き込まれる電流はミラーされ、トランジスタ2105を通じて左側を流れる。レベルMONは高電圧であり、インバータ2101の反対側のFLGは低である。トランジスタのゲートは、高い値16進法でFFから始まって減少する8ビットこの例DACカウンタ2107によって制御される。最低から始まって増加することもできるが、高から始まることは整定時間の点で利点を有する。カウントはMONのレベルがFLGのトリップ点より引き上げられるまで続き、この点でカウンタ値はラッチレジスタ2103に蓄積される。基準値を判定するためにこれを一度行った後に選択された試験パターンが印加され、プロセスは繰り返され、その後、選択された1セットのワード線の漏洩が許容量を超えるか否かを判定するためにその結果が比較される。または、基準レベル判定は2番目でもよい。複数のブロックまたは異なる印加電圧パターン例えば、どのワード線がハイとなり、どのワード線がローとなるかの切り替えが同一試験セットでチェックされる場合、基準レベルは一度行われるだけでよく、様々な比較に使用される。図26は、漏洩判定回路の例示的な実施形態に使用される他の素子とともに図25の素子を示す。これらの素子は、試験電圧を印加するために使用される高電圧を供給するチャージポンプ回路2240と、選択された1セットのワード線へ電圧を印加するメモリプレーンのデコーダ回路との間に接続される。例示的な実施形態において、この回路は、各プレーンに専用の部分と、マルチプレーンデバイスで複数のプレーン間で共有される部分とに分割される。この例は2プレーンデバイスを使用する。チャージポンプシステムUMPUMP2240は、試験に使用される高電圧ここではプログラミング電圧VPGMを供給するポンプ2241そのものを含む他に、抵抗器2249と、VPGMの値を設定および調整するために使用される比較器2251とを含む。間にあるトランジスタについては後述する。電圧はその後、漏洩判定回路2220および2230へ供給される。プレーン0に専用の部分は2220-0であり、プレーン1に専用の部分は2220-1であり、共有部分は2230である。部分2220は、チャージポンプシステムUMPUMP2240から、プレーン0についてのみ図に示された復号およびワード線回路VCGSEL2260-0へ、電圧を移送する。これをVCGSEL_P0として供給し、高電圧トランジスタ2211のスイッチがLVSHを通じる回路を閉じることにより2211のゲートへVPGMを渡すことにより、通常の操作で検出回路を迂回するために使用される。同様に、通常の操作中にLVSHの高レベルはトランジスタ2243の高電圧スイッチのゲートへ印加され、ポンプシステムUMPUMP2240は2245および2247を迂回して標準的な方法で作動する。試験中に2211および2243はいずれもオフである。試験中にプレーンによって引き込まれる電流の量を判定するには、図25に関して前述したプロセスを使用し、引き込まれる電流の量を判定する必要がある。実際の電流を使用し、それにより測定プロセスを希薄化する代わりに、ここでは2対の高電圧PMOSによって形成された電流ミラー2213によって電流がミラーされる。電圧はUMPUMP2240とVCGSEL2260-0との間でミラー2213の経路にわたって降下されるため、ミラーにわたってしきい値電圧降下を再現するために2つの高電圧PMOS2245および2247が使用される。図25について説明したように、基準値であれ実際の漏洩試験値であれ、ミラーされた電流は漏洩を検出するために使用される。図26のトランジスタ2205、比較器2201ここでは単にインバータとして表示、カウンタ2207、およびレジスタ2203は、図25の素子2105、2101、2107、および2103にそれぞれ相当する。比較器2201は、例えばバンドギャップ回路によって供給できる基準電圧Vrefを入力として有するように明示されている。VMONレベルを平滑化するためにキャパシタ2209も加えられている。この実施形態において、素子2205、2209、および2201は各プレーンのブロック2220に専用である。カウンタ2207およびレジスタ/比較器2203を含むブロック2230はブロック間で共有される。カウンタ/比較器2203は各ブロックにつきレジスタを有する他にこの例で2×8ビット、両方のプレーンによって共有できる1個の比較器を有する。ブロック2220はまた、整定/検出時間を満たすために電流ミラーを流れる最小電流を設定するコモンモード電流源としてIcm2215を含む。オフセット検出電流源Ioff2217は漏洩判定プロセス基準値判定を含む中に使用され、良好ブロックはノイズ判定またはエラーの検出により不良として検出されない。オフセット検出電流は、このような目的のために不良ブロックをマークするしきい値を設定するために使用される。図27は、2つのプレーンに対する図26の素子の関係を概略的に示すブロック図である。プレーンP02270-0およびP12270-1は、それぞれのワード線選択スイッチ図12の631、633、635と他の介在する選択回路を含むワード線復号回路VCGSEL2260-0および2260-1をそれぞれ有する。VPGMをワード線へ選択的に印加することに加え、これは様々なメモリ操作のために他の適切なワード線レベルを印加する。これらの電圧はVcgとしてまとめて表示されている。説明を簡潔にするため、ここでもメモリ回路の他の周辺回路は表示されていない。ブロック2220-0、2220-1、2230、およびポンプUMPUMP240は図26について説明した通りである。通常のプログラミング操作でブロック2220-0、2220-1は基本的に迂回され、必要に応じてVPGMを配送する同じ基本経路を維持できるが、ワード線ストレス中は新しい機能が使用される。図28は、一特定の実施例のタイミング図である。ここではアレイの基準値、ただし順序は切り替えることができる。この最初のサブオペレーションでは、基準漏洩を判定するため、ワード線復号および選択回路またはXDECからの負荷のみ駆動される。最初は初期ランプアップおよび安定化時間であり、このとき電流ミラー回路2213、および2245、2247は迂回される。ここでVPGM値は約17Vになり、具体的な値を与えるため、この段階の長さは50マイクロ秒程度であり得る。次に、VPGMのレベルは、経路沿いにしきい値電圧を再現することによって電流ミラーにわたる電圧降下を補償するためにステップアップされる。LVSHスイッチはディスエーブルされ、電流ミラー回路はイネーブルである。これによりVPGMは17V2Vtp程度になり、Vtpは経路内のPMOSデバイスのしきい値電圧であるため、VPGMは~20.5-21Vである。これによりトランジスタの反対側のVCGSELは~17-17.5Vの初期VPGM値あたりにとどまる。ここで、このサブフェーズには200μsが割り当てられる。この後に検出およびデータ蓄積サブフェーズが続く。この部分の長さはカウンタ2207のタイムステップのステップタイムによって決定される。基準値が設定されたらVPGMは下げることができ、漏洩判定段階を開始できる。ワード線漏洩を検出するため、負荷は選択された1セットのワード線と復号回路を現在含む。負荷の変化を除き、最初の2つのサブフェーズは概ね同じである。検出と値をラッチする最後のサブフェーズはほぼ同じだが、2つの結果の比較と、選択された1セットのワード線通常はブロックが漏洩を含むか否かの判定を含む。例えば、ブロックの偶数および奇数ワード線で選択パターンを切り替える等の、このときに追加的なチェックを行うなら、それらは同じ基準値を使用して実行できる。図29は、図28の段階の一方いずれか一方の波形を繰り返すものだが、カウンタ図26の2207、または図25の2107によって判定されるステッピング電流を重ね合わせたアレイからの漏洩電流と、比較器2201からのFLG信号をも示す。ランプアップおよび初期化段階でVPGMが高くなると、漏洩電流は引き込まれ始め、その後VPGM値はステップアップされる。検出のため、ステッピング電流はその後カウントを開始する。例示的な実施形態において、カウントは高い値から始まって減少する。これはより良いVPGM整定時間を可能にし、検出範囲を通じてより良い精度を可能にする。ステッピング電流が漏洩電流を下回るとFLGは低くなり、データ値はレジスタにラッチされる。基準REFおよび漏洩検出試験DET値がいずれもラッチされたら、それらを比較できる。DET>REFならブロックまたは他の選択されたセットは不良とマークされ、DET<REFならブロックは良好とマークされる。図29は、漏洩がステッピング電流の範囲内にある通常の場合を示している。このロジックは、漏洩がステッピング電流範囲を超過する場合や漏洩のレベルが非常に小さい場合も処理する。基準漏洩が高い場合、結果は良好とマークされ、漏洩検出試験でブロックは不良とマークされる。コモンモード電流、オフセット電流、またはその両方をREF漏洩がステッピング範囲内となるように調整することができるため、漏洩電流がREF値判定でステッピング電流に満たない場合を回避できる。DET値でステッピング範囲より低い場合、ブロックまたは他の選択された1セットのワード線は良好とマークされる。結論特定の実施形態について本発明の様々な態様を説明してきたが、添付の特許請求の範囲内で本発明が保護を受ける権利があることが理解されるべきである。"