"各々がデータを記憶する複数のメモリセルと、前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の1つを選択するワード線選択信号を出力するアドレスデコーダと、選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、を備えることを特徴とする半導体メモリ装置。アドレス信号の変化を検出するアドレス変化検出部と、内部クロックを発生するクロック発生回路をさらに備え、前記アドレスデコーダは、前記アドレス変化検出部がアドレスの変化を検出したとき、前記ワード線選択信号の出力を行い、前記選択部は、前記選択データに基づいて、前記内部クロックを選択し、前記データ読出部は、前記外部クロックが選択されなかった場合、前記内部クロックに同期して、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出す、請求項1に記載の半導体メモリ装置。前記アドレスデコーダは、前記ワード線選択信号を出力するXアドレスデコーダと、前記アドレス信号をデコードし、前記デコードされたアドレスに基づいて、前記データを読み出すビット線を選択するYアドレスデコーダとを有する、請求項2に記載の半導体メモリ装置。前記メモリセルアレイの一部のメモリセルには、前記選択データを保持し、前記選択部は、前記メモリセルに保持される選択データに基づいて、外部から供給される外部クロックを選択する、請求項1~3の何れか1項に記載の半導体メモリ装置。各々が複数のメモリセルアレイを有し、且つ、前記メモリセルアレイに真理値表データを書き込むと、論理要素又は接続要素として動作する複数の論理部を有する半導体装置であって、前記論理部は、各々がデータを記憶する複数のメモリセルと、前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の1つを選択するワード線選択信号を出力するアドレスデコーダと、選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、を備えることを特徴とする半導体装置。アドレス信号の遷移を検出するアドレス信号遷移検出部と、内部クロックを発生するクロック発生回路をさらに備え、前記アドレスデコーダは、前記アドレス変化検出部がアドレス変化を検出したとき、前記ワード線選択信号の出力を行い、前記選択部は、前記選択データに基づいて、前記内部クロックを選択し、前記データ読出部は、前記外部クロックが選択されなかった場合、前記内部クロックに同期して、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出す、請求項5に記載の半導体装置。前記アドレスデコーダは、前記ワード線選択信号を出力するXアドレスデコーダと、前記アドレス信号をデコードし、前記デコードされたアドレスに基づいて、前記データを読み出すビット線を選択するYアドレスデコーダとを有する、請求項5又は6に記載の半導体装置。前記メモリセルアレイの一部のメモリセルには、前記選択データを保持し、前記選択部は、前記メモリセルに保持される選択データに基づいて、外部から供給される外部クロックを選択する、請求項5~7の何れか1項に記載の半導体装置。前記選択データは、前記論理部が組み合わせ回路や配線ロジックとして動作する場合は内部クロックに同期化して、前記論理部が順序回路として動作する場合は外部クロックに同期化するように設定される請求項8に記載の半導体装置。上記したように、開示のインターリーブ型メモリは、メモリバンクを対象として同期モード、非同期モードの何れのデータ読出しを可能にするものであり、データ毎に同期又は非同期の割り当てをすることはできない。そのため、ある特定のデータだけを同期又は非同期で読み出すとき、メモリバンク全体を同期又は非同期にしなければならなかった。本発明の実施形態に係る半導体メモリは、同期又は非同期のデータ読出しを、データ毎に行うことを可能にすることを目的とする。上記課題を解決する形態は、下記の1~9に記載のようなものである。1各々がデータを記憶する複数のメモリセルと、前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の1つを選択するワード線選択信号を出力するアドレスデコーダと、選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、を備えることを特徴とする半導体メモリ装置。2アドレス信号の変化を検出するアドレス変化検出部と、内部クロックを発生するクロック発生回路をさらに備え、前記アドレスデコーダは、前記アドレス変化検出部がアドレスの変化を検出したとき、前記ワード線選択信号の出力を行い、前記選択部は、前記選択データに基づいて、前記内部クロックを選択し、前記データ読出部は、前記外部クロックが選択されなかった場合、前記内部クロックに同期して、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出す、1に記載の半導体メモリ装置。3前記アドレスデコーダは、前記ワード線選択信号を出力するXアドレスデコーダと、前記アドレス信号をデコードし、前記デコードされたアドレスに基づいて、前記データを読み出すビット線を選択するYアドレスデコーダとを有する、2に記載の半導体メモリ装置。4前記メモリセルアレイの一部のメモリセルには、前記選択データを保持し、前記選択部は、前記メモリセルに保持される選択データに基づいて、外部から供給される外部クロックを選択する、1~3の何れか1項に記載の半導体メモリ装置。5各々が複数のメモリセルアレイを有し、且つ、前記メモリセルアレイに真理値表データを書き込むと、論理要素又は接続要素として動作する複数の論理部を有する半導体装置であって、前記論理部は、各々がデータを記憶する複数のメモリセルと、前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の1つを選択するワード線選択信号を出力するアドレスデコーダと、選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、を備えることを特徴とする半導体装置。6アドレス信号の遷移を検出するアドレス変化検出部と、内部クロックを発生するクロック発生回路をさらに備え、前記アドレスデコーダは、前記アドレス変化検出部がアドレス変化を検出したとき、前記ワード線選択信号の出力を行い、前記選択部は、前記選択データに基づいて、前記内部クロックを選択し、前記データ読出部は、前記外部クロックが選択されなかった場合、前記内部クロックに同期して、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出す、5に記載の半導体装置。7前記アドレスデコーダは、前記ワード線選択信号を出力するXアドレスデコーダと、前記アドレス信号をデコードし、前記デコードされたアドレスに基づいて、前記データを読み出すビット線を選択するYアドレスデコーダとを有する、5又は6に記載の半導体装置。8前記メモリセルアレイの一部のメモリセルには、前記選択データを保持し、前記選択部は、前記メモリセルに保持される選択データに基づいて、外部から供給される外部クロックを選択する、5~7の何れか1項に記載の半導体装置。9前記選択データは、前記論理部が組み合わせ回路や配線ロジックとして動作する場合は内部クロックに同期化して、前記論理部が順序回路として動作する場合は外部クロックに同期化するように設定される8に記載の半導体装置。本発明の実施形態に係る半導体メモリ装置は、同期又は非同期のデータ読出しを、データ毎に行うことができる。SRAM内の特定のデータのために、メモリセル全体を同期又は非同期にすることがないので、同期SRAMの信頼性と、非同期SRAMの高速性を同時に提供することができる。以下、図面を参照して、1半導体メモリ装置、2MPLD、3半導体メモリ装置を用いたMPLD、4MPLDの詳細、5MLUTの詳細について順に説明する。1半導体メモリ装置図1は、半導体メモリ装置の第1例を示す図である。図1に示される半導体メモリ装置100は、各々がデータを記憶するメモリセルからなるメモリセルアレイ110と、アドレスデコーダ120と、外部から供給される外部クロックを選択する選択部130と、外部クロックの選択の有無に応じて、メモリセルアレイ110へのデータ読出し又はデータ書き込みを行うデータ入出力部140を有する。メモリセルアレイは、m×2m個の記憶素子を有し、m×2n個の記憶素子は、2のn乗本のワード線と、m本のビット線の接続部分に配置される。図2は、記憶素子の詳細例である。図2に示される記憶素子40では、pMOSトランジスタ161、162、及び、nMOSトランジスタ163、164、165、166を備える。pMOSトランジスタ161のソースと、pMOSトランジスタ162のソースとは、VDD電源電圧端に接続する。nMOSトランジスタ163のドレーンと、nMOSトランジスタ164のドレーンは、VSS接地電圧端に接続される。nMOSトランジスタ165のドレーンは、ビット線bに接続される。nMOSトランジスタ165のゲートは、ワード線WLに接続される。nMOSトランジスタ166のドレーンは、ビット線bに接続される。nMOSトランジスタ166のゲートは、ワード線WLに接続される。上記構成により、書き込み動作では、記憶素子40は、ワード線WLの信号レベルHHighにより、ビット線b及びビット線bから伝えられた信号レベルを、pMOSトランジスタ161、162、nMOSトランジスタ163、164に保持する。読み出し動作では、記憶素子40は、ワード線WLの信号レベルHにより、pMOSトランジスタ161、162、nMOSトランジスタ163、164に保持された信号レベルを、ビット線b、及び、ビット線bに伝える。図3は、アドレスデコーダの詳細例を示す図である。図3に示されるアドレスデコーダ120は、インバータ回路120-1、AND回路120-2、及びAND回路120-3を有する。インバータ回路120-1は、n本のアドレス信号線毎に、n個ある。AND回路120-2、120-3は、それぞれ2のn乗個ある。インバータ回路120-1は、n本のアドレス信号線から受け取ったアドレス信号の論理を反転し、反転したアドレス信号を、AND回路120-2に出力する。AND回路120-2は、アドレス信号、及び、反転アドレス信号を入力信号として受け取り、全ての入力値の信号レベルがHのとき、論理積演算により、信号レベルHの出力を第2AND回路に出力する。AND回路120-3は、AND回路120-2の出力と、内部クロック後述を入力信号として受け取り、全ての入力値の信号レベルがHのとき、論理積演算により、信号レベルHの出力を出力する。ワード線選択信号は、信号レベルがHであり、ワード線非選択信号は、信号レベルLLowである。このようにして、アドレスデコーダ120は、2のn乗本のワード線のうち1つのワード線に、信号レベルHのワード線選択信号を出力するように構成される。なお、図3の例では、内部クロックを用いる例を示したが、内部クロックに同期しないデコーダであってもよい。その場合、AND回路120-3は不要となり、AND回路120-2の出力が、メモリセルのワード線と接続する。図1を参照すると、アドレスデコーダ120は、n本のアドレス信号線から受け取ったアドレス信号をデコードし、2のn乗本のワード線WLにデコード信号であるワード線選択信号を出力する。選択部130は、外部から供給される選択データに基いて、外部から供給される外部クロックを、データ入出力部140に伝える選択回路である。選択部130は、データ出力線毎に個々に設けられる複数の選択回路であり、選択回路は、それぞれ外部から供給される選択データを保持する。選択データは、メモリセルアレイ110から供給されてもよい。その場合、各選択回路は、メモリセルアレイ110内の特定のメモリセル選択データ用メモリセルに各々接続しており、選択データ用メモリセルの信号レベルHの場合、選択データの信号レベルもHになり、選択データ用メモリセルの信号レベルLの場合、選択データの信号レベルもLになる。選択回路は、選択データの信号レベルLの場合、外部クロックをデータ入出力部140に伝え、その選択回路に対応する読出データQは、外部クロックに同期して、読み出される。選択回路は、選択データの信号レベルHの場合、外部クロックをデータ入出力部140に伝えず、その選択回路に対応する読出データQは外部クロックに非同期で、読み出される。データ入出力部140は、外部からライトイネーブルWEのエッジタイミング及び書込データを受け取ると、m本のビット線b、bにその書込データの信号レベルを伝えて、メモリセルに書込データを書き込む。また、データ入出力部140は、m本のビット線b、bの信号レベルを外部に出力することで、読出データを出力する。以上のように、半導体メモリ装置100は、データ読出しを、データ毎に同期又は非同期で行うことができる。SRAM内の特定のデータのために、メモリセル全体を同期又は非同期にすることがないので、同期SRAMの信頼性と、非同期SRAMのアクセス容易性を同時に提供することができる。図4は、半導体メモリ装置の第2例を示す図である。図3に示す半導体メモリ装置100Aは、メモリセルアレイ110、アドレスデコーダ120A、120B、選択部130A、ビットラインプリチャージ回路135、データ入出力部140Aを備える。図4に示す例では、メモリセルアレイ110において、X列が、2の5乗本のワード線と、Y列が、読出し用と、書込み用にそれぞれ用意される2の2乗×7本と1本のビット線が縦横に格子状に形成され、メモリセルは、ワード線とビット線の交差点に配置されている。よって、2の7乗×7個1個のメモリセルを有し、そのうち7個のメモリセルは、上記した選択データ用メモリセルである。図1で説明したアドレスデコーダ120は、図4では、X列用のXアドレスデコーダ120A及びY列用のYアドレスデコーダ120Bからなり、Xアドレスデコーダ120A及びYアドレスデコーダ120Bは、アドレス信号線A0~A4、及び、アドレス信号線A5~A6にそれぞれ接続する。アドレス信号線の数が増える場合、図4に示すように、X列と、Y列のデコーダに分けることで、メモリセル形状をX軸方向に伸ばすことができる。選択データ用メモリセルは、選択データを保持し、選択データの信号を、S0,S1、、S6として選択回路の制御信号とする。Xアドレスデコーダ120Aは、アドレス変化検出部としてのATD回路121を備える。ATD回路は、アドレス入力端子に設けられ、アドレス入力端子に印加されるアドレス入力信号の変化を検知して、変化したアドレス信号を出力する回路である。ATD回路の詳細例は、図5及び図6を用いて後述する。ATD回路はアドレス信号の変化を検出したときだけ、変化したアドレス信号を、Xアドレスデコーダ120Aに出力するので、Xアドレスデコーダ120Aは、アドレス信号が変化したときだけワード線選択信号を出力し、アドレス信号が変化しないときはワード線選択信号を出力しない。このようにすることで、アドレス変化がない時は、ワード線選択信号が出力されないので、外乱ノイズによる書き込み誤動作を防止することができる。また、Xアドレスデコーダ120Aは、図1に示すアドレスデコーダ120より、ワード線を活性化するアドレス線の数を減らすので、アドレスの変化が生じた場合にメモリセルへのワード線を介したノイズ混入の可能性を減らすことができる。さらに、Xアドレスデコーダ120Aは、内部クロックを発生させるためのクロック発生回路122を有する。後述されるように、内部クロックは、データ入出力部140のフリップフロップ及びATD回路121の同期信号にも利用される。アドレスデコーダにおいてこの内部クロックに同期して、ワード線選択信号の出力バラツキを抑制することもできる。一方、内部クロック周期を、外部クロック周期より短くすることで、非同期SRAMの高速性も両立させることができる。内部クロックは、外部クロックと異なる周期としてもよく、非同期SRAMとして外部クロックに同期せずに、アクセス可能という非同期SRAMの高速性を得るために、内部クロックは、外部クロックより短周期であることが好ましい。なお、上記説明では、Xアドレスデコーダ120A内にATD回路121及びクロック発生回路122を設ける例を説明したが、ATD回路121及びクロック発生回路122は、Xアドレスデコーダ120Aと別個に設けてもよい。ただし、ATD回路121は、アドレスの変遷を検出するために、Xアドレスデコーダ120Aの上段に設ける必要がある。Yアドレスデコーダ120Bは、複数の選択回路であり、各々は7本のデータ線毎に複数個設けられてもよい。その場合、各々の選択回路は、4つのビット対から、アドレス信号A5、A6に従って、1つのビット対b、/bを、出力用又は入力用データ線として選択する。ビットラインプリチャージ回路135は、ビット線b及びビット線/bを共に1にプリチャージする。図5は、1ビット線対のためのビットラインプリチャージ回路の詳細例を示す。1ビット線対のためのビットラインプリチャージ回路135aは、2つのPMOSを有し、ビットラインプリチャージ回路135aの入力は、ビット線b及びビット線/bを介して、メモリセルと接続する。そして、ビットラインプリチャージ回路135aの出力は、ビット線b及びビット線/bを介してYアドレスデコーダと接続する。また、ビットラインプリチャージ回路135aは、内部クロックに従ってビット線対b、/bの信号レベルをHにプリチャージする。このような、1ビット線対のためのビットラインプリチャージ回路135aが、メモリセルアレイ110の各ビット線対b、/b毎に設けられる。クロックが入り、信号レベルがHになると、PMOSがオフになるので、VDDとの接続も切れて、ビット線はメモリセルの情報でレベルを出力する。クロックの信号レベルがLになるとPMOSがオンになり、ビット線はVDDの電位に引き上げられる。このように、クロックが入るときだけ、ビット線がメモリセルと接続することで、メモリセルへの外乱ノイズによる書き込み誤動作を防ぐ。再び、図4に戻ると、選択部130Aは、図1に示した選択部130と同様に、データ出力線毎に個々に設けられる複数の選択回路であり、選択回路は、それぞれ選択データを保持する。選択部130Aは、選択回路が選択データの信号レベルHの場合、外部クロックをデータ入出力部140に伝えず、内部クロックをデータ入出力部140に伝える点において、選択部130と異なる。メモリセルアレイ110には、1ビットラインを追加してD7とする。D7の1番地のメモリセルの内部信号をS0、2番地のメモリセルの内部信号をS1として、7番地のメモリセルの内部信号S7までの信号を、出力ラッチのクロックの内部クロック及び外部クロックの選択信号とする。1ビット内に、選択データを保持できるので、メモリセルアレイ110の小型化できる。また、新たに選択データ格納用のメモリセルを設けることなく、既存のメモリセルを選択データを格納するために使用してもよい。なお、外部から、選択データにデータを直接書き込むためには、外部データを受けるためのレジスタが必要になる。さらに、外部は、レジスタ用の書き込み制御が要求される。選択データをメモリセルに書き込みようにすれば、新たな書き込み制御を要することなく、外部から選択回路を制御可能になる。外部クロックは一定の周期で入ってくるので、アドレスが変わっても出力は変わらないが、非同期はアドレスが変われば内部クロックに従って動作する。このように、内部クロックが外部クロックよりも短周期であれば、より高い即時性でデータアクセスが可能になる。したがって、非同期SRAMと同様に、外部クロックと同期させないときの高速性が要求される場合は、内部クロックは、外部クロックより短周期にする必要がある。データ入出力部140は、出力データ線毎に設けられる複数のフリップフロップF/Fを有し図3に示す例では、D型フリップフロップ、C端子の立ち上がりエッジでD入力の値がQ出力として保持される。つまり、クロック時のみ出力変化をさせて、それ以外は情報を保持する。このことにより、ビット線をH状態にでき、デバイスの低電圧化におけるマージン確保を図ることができる。上記の例では、ワード線が32本であり、信号レベルの劣化が少ないので、センスアンプは、示していないが、アドレス、及びメモリセルの増加により、ワード線が増える場合は、ビットラインプリチャージ回路135と、Yアドレスデコーダ120Bの間に、センスアンプやライトアンプを設けてもよい。また、図2に示したメモリセルは、シングルポートのものであるが、読出し及び書込みを同時に行う高速型のメモリセルを使用する場合は、ダブルポートのメモリセルであってもよい。以上説明したように、半導体メモリ装置100Aは、アドレス変化がない時は、ワード線選択信号が出力されないので、外乱ノイズによる書き込み誤動作を防止することができるとともに、データ線毎に外部クロック及び内部クロックの切り替えを行うことができる。図6Aは、ATD回路の一例を示す図である。図6Aに示すATD回路121は、121-1に示されるように、フリップフロップF/F、遅延回路DC、論理積演算を行うAND回路、排他的論理和演算を行うXOR回路、論理和演算を行うOR回路、トランスミッションゲートTGから構成される。AND回路、XOR回路及びOR回路は、MIL記号で示される。XOR回路の入力は、アドレス信号と、そのアドレス信号を遅延させた信号であるので、遅延させている間に、アドレス信号に変化があれば、アドレス信号の変化を検出し、信号レベルHを出力する。このように、ATD回路121は、XOR回路と遅延回路の組み合わせでアドレス変化を検出する。図6Bは、図6Aに示すATD回路のタイムチャートを示す。図6A及び図6BのAiは、外部からのアドレス信号入力に相当し、aiは図3に示すインバータ回路120-1の上段から分岐する信号入力に相当し、オーバーライン付きaiは、図3に示すインバータ回路120-1の出力信号、φ1は、TGからフリップフロップのクロックに入力する帰還信号、φ2は、AND回路に入力する帰還信号である。フリップフロップは、内部クロックに同期したφ1をクロックとして受け取り、クロックのエッジの立ち上がりで、アドレス信号を保持する。XOR回路は、前サイクルのアドレスと現在サイクルのアドレスが相違する場合、信号レベルHの信号を出力し、その信号が、φ2として、TGから出力される。φ2をクロックとして受け取るフリップフロップは、φ1のサイクルで保持していたアドレスを出力する。AND回路は、φ2のサイクルでフリップフロップから出力されたφ1サイクルのアドレスの信号レベルと、φ2の信号レベルが同じである場合、φ1サイクルのアドレスを、アドレスaiとして出力する。このように、ATD回路は、アドレス変化を検出したときだけ、変化したアドレス信号をアドレスデコーダに出力する。図7は、半導体メモリ装置の第3例を示す図である。図7に示す半導体メモリ100Bは、ATD回路121Aが、全アドレス信号の変化を検出する点において異なるが、その他の構成において、図3に示す半導体メモリ100Aと同じである。図7に示すように、ATD回路121Aは、全アドレス信号の変化を検出し、A0~A4の信号変化を検出すると、メモリセルアレイ110のワード線選択信号を出力し、A5、A6の信号変化を検出すると、Yアドレスデコータ120Bに、信号を出力する。ATD回路121Aでアドレス変化が検出されたアドレスが、図7に示すアドレスA5、A6の場合、Yアドレスデコータ120Bにそのアドレスが供給され、アドレス変化がない時は、供給されない。ワード線を選択するのはXアドレスだけでYアドレスはビット線で出てきたデータをセレクトするだけであるため、メモリセルアレイ110の格納データに対するノイズ対策に、直接関係しない。しかしながら、Yアドレスも、Yアドレスデコーダ120Bにより、出力データを選択するために使用されるので、外部ノイズにより変異したアドレスにより、対象ではないメモリセルからデータを出力するという誤動作が起こり得る。そこで、Yアドレスの入力にもATD回路121Aを介することで、外部ノイズによるデータ出力という誤動作を防ぐことができる。2MPLDの概要MPLDMemorybasedProgrammableLogicDeviceは、LUTベースのPLDと同様に、メモリセルアレイで回路構成を実現する。MPLDは、真理値表データが書き込まれるメモリセルアレイが、論理要素として機能する点で、LUTベースのPLDと同じであるが、LUT同士の接続要素としても機能する点で、メモリセルアレイ間の接続に専用の切り替え回路を有するLUTベースのPLDと異なる。MPLDもSRAMを使う再構成デバイスであり、MPLDを構成するMLUTMultiLook-Up-TableはSRAM構造である。従来のMPLDの場合は、配線も論理としてMLUTを使うために、MLUTでの同期クロックでの遅延は大きな問題として、非同期SRAMを使っていた。非同期SRAMは、アドレスの切り替えに従い出力するので、MPLDのMLUTとして、遅延の問題を解決する構造としては、は良い構造であった。ただ、メモリセルでビット線を駆動するために、トランジスタの寸法が大きくなりやすかった。また、必ずワード線が選択されているので読み出し時のノイズによりデータが書き換わりMPLDの誤動作の要因となっていた。また、今後の半導体微細化90nm以降の半導体プロセスでは、電源電圧の低下と共にメモリへの書き込みが出来なくなる問題がある。この問題は、同期方式のSRAMであれば、クロック動作時のみ書き込み読み出しを行い、その他の状態ではワード線を非選択としメモリセルの状態を保護することができる。また、出力にF/Fを持たせて論理を保持させることにより、読み出し時以外はビット線をHiレベルにして、デバイスの低電圧化でもメモリセル状態が保持でき、微細化での低電圧化に対応できる。しかし、同期SRAMでは冒頭でも述べたように、同期クロックでのみの読み出し書き込みであり、配線などのMLUTの段数ごとのクロック段数遅延が見えて使うことができない。従来の非同期SRAMでのMPLDでは配線や組み合わせ回路の表現は出来るが、順序回路の表現ができない。その対応としては、MPLDの限られたMLUTのAD対77つのAD対のうち、周囲にあるMPLDと接続しないAD対にF/Fを付けて順序回路を構成できるようにした。しかし、順序回路表現でのF/F不足やF/F間に配線MLUTを持たせなければならいので、動作速度の限界を持っていた。順序回路の表現には限られたAD対にF/Fを持たせていたためにF/Fの使用数に限りがあり、且つ、先行技術例えば、特開2010-239325号公報ではF/Fの出力が自MLUTに戻っているために、順序回路構成時、自MLUTに信号が戻りMLUT⇔FF、それをMLUTで配線する構造になり、搭載効率の弊害となる。これを解決するために、MLUTのAD対各自にF/Fを内蔵させ、MLUT→F/F→MLUTと一般的なF/F接続状態にしなければならない。これは同期SRAMを使えば実現できるが、配線や組み合わせ回路でのMLUT表現では弊害となる。また、非同期SRAMでは微細化に対応する低電圧化では動作ができなくなるので、微細化対応の同期化が必要であった。3半導体メモリ装置を用いたMPLDそこで、上記した半導体メモリ装置を、MLUTとして用いるMPLDを提案する。図8は、半導体メモリ装置を、MLUTとして用いたMPLDの一例を示す図である。図8に示すMPLD20は、複数のMLUT30を有する。MLUT30内の矩形は、半導体メモリ装置で説明した選択信号で切り替え可能なデータ出力線毎に設けられるF/Fである。この、F/Fは、データ入出力部140のF/Fに相当する。6方向配置のMLUT1つのMLUTの周囲に、6つのMLUTが配置され、中心にあるMLUTと周囲にある6つのMLUTが、それぞれ1つのAD対で接続される。言い換えれば、MLUTの6本のアドレス線は、周囲に配置されるの他の6個のMLUTのデータ線に、それぞれ接続され、MLUTの6本のデータ線は、MLUTの他の6個のMLUTのアドレス線に、それぞれ接続するは、AD対に対して均一な接続を持たせることが出来るが、乗算回路などのようにCLAキャリアルックアヘッド回路を2つ持つ回路では、自MLUT内で回路を実現できず、MLUTをひとつ多く使用するので論理構成効率が悪い。一方、交互配置1つのMLUTの周囲に、8つのMLUTが配置され、周囲にある4つのMLUTとAD対と接続し、そのうち2つのMLUTとは2つのAD対で接続する。例えば、特開2010-239325号公報の図1に開示されているは隣接するMLUTに2つのAD対を持たせ得るのでこの場合は交互配置が優位である。しかしながら、6方向配置のMLUTは、接続要素として動作するMLUTの数を減らすことができるので、所望の論理回路を構成する記憶素子ブロックの総量を減らすことができるため、6方向配置のMLUTを可能な限り用いるのが好ましい。また、従来方式のMLUT間接続では、離間配線離間配線は、近距離配線でないMLUT間を結線するAD対の配線をいう。例えば、特開2010-239325号公報の図16に開示されているが、AD対7でMLUTを飛んで配線させているので、長距離の配線においてMLUTを節約できる。AD対7を使い順序回路に必要なF/Fを接続すると、F/Fは自分のMLUTに戻る構造を持っている。また、離間配線とF/Fはある程度の比率で混在させている。この関係で順序回路を構成すると接続要素としてのMLUTが必要になり、論理構成効率が悪い。そこで、図1、4又は7に示す半導体メモリ装置を、MLUTとして用いる。図8に示すMLUTは、図1、4又は7に示す半導体メモリ装置を、6方向配置のMLUTとして用いた例である。MLUT半導体メモリ装置自体が、F/Fを持っており、外部にあるF/Fと接続するためにAD対を使用する必要がないので、AD対7は全て離間配線に使うことができる。図1、4又は7に示す半導体メモリ装置を、MLUTとして用いることで、選択データは、メモリセルアレイ110の選択データ用メモリセルで規定可能であるので、MLUTが実現する回路も、同期が必要な回路と、同期が不要な回路に、MLUT内部で分けたり、1つのMLUTを動的に同期が必要な回路と、同期が不要な回路に使い分けることができる。例えば、組み合わせ回路や配線ロジックで非同期が必要な時は内部クロックとしてデータ線毎に非同期化して、順序回路のときは外部クロックでデータ線毎に同期化するように、MLUTをデータ線毎に設定することができる。4MPLDの詳細図9Aは、MPLDの詳細例を示す図である。図9Aに示す20は、半導体装置としてのMPLDである。MPLD20は、記憶素子ブロックとしてのMLUT30を複数有するとともに、MLUTデコーダ12を有する。また、後述するように、MPLD20は、演算処理装置と接続する論理部として動作する。MPLD20は、複数の記憶素子を含む。記憶素子には、真理値表を構成するデータがそれぞれ記憶されることで、MPLD20は、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。MPLD20はさらに、メモリ動作を行う。メモリ動作とは、MLUT30に含まれる記憶素子へのデータの書き込みや読み出しをいう。よって、MPLD20は、主記憶装置や、キャッシュメモリとして動作することができる。MLUT30へのデータの書き込みは、真理値表データの書き換えにもなるため、メモリ動作は、真理値表データの再構成を生じる。なお、再構成のうち、MPLD内の特定の1つ又は複数のMLUT、又はMLUTを構成する特定の1つ又は複数の記憶素子に記憶された真理値表データを書き換えることを部分再構成という。4.1MPLDのメモリ動作図9Bは、MPLDのメモリ動作の一例を示す図である。MPLD20は、メモリ動作で、実線で示されるメモリ動作用アドレス、MLUTアドレス、書き込みデータWD、及び読み出しデータRDの何れかの信号を使用し、破線で示される論理動作用アドレスLA、及び論理動作用データLDは使用しない。なお、メモリ動作用アドレス、MLUTアドレス、及び書き込みデータは、例えば、MPLD20の外部にある演算処理装置によって出力され、読み出しデータWDは、演算処理装置に出力される。メモリ動作では、MPLD20は、記憶素子を特定するアドレスとして、メモリ動作用アドレス及びMLUTアドレスを受け取るとともに、書き込みのときは書き込みデータを受け取り、読み出しのときは読み出しデータLDを出力する。MLUTアドレスとは、MPLD20内に含まれる1つのMLUTを特定するアドレスである。MLUTアドレスは、l本の信号線を介してMPLD20に出力される。なお、lとは、MLUTを特定する選択アドレス信号線の数である。l本の信号線で、2のl乗の数のMLUTを特定することができる。MLUTデコーダ12は、l本の信号線を介してMLUTアドレスを受け取るとともに、MLUTアドレスをデコードして、メモリ動作の対象となるMLUT30を選択し特定する。メモリ動作用アドレスは、l本の信号線を介して、図11を用いて後述するアドレスデコーダでデコードされて、メモリ動作の対象となるメモリセルを選択する。なお、MPLD20は、例えば、MLUTアドレス、書き込みデータ及び読み出しデータは、全てn本の信号線を介して受け取る。なお、nとは、図10を用いて後述されるように、MLUTのメモリ動作用又は論理動作用の選択アドレス信号線の数である。MPLD20は、n本の信号線を介して、MLUTアドレス、書き込みデータ及び読み出しデータを各MLUTに供給する。4.2MPLDの論理動作図9Cは、MPLD20の論理動作の一例を示す図である。図9Cにおいて、MPLD20の論理動作では、実線で示される論理動作用アドレス、及び論理動作用データの信号を使用する。MPLD20の論理動作では、論理動作用アドレスは、外部装置から出力され、MLUT30の真理値表によって構成される論理回路の入力信号として使用される。そして、論理動作用データ信号は、上記論理回路の出力信号であり、論理回路の出力信号として、外部装置に出力される。複数のMLUTのうち、MPLD20の外延に配置されるMLUTは、MPLD20の外部の装置と、論理動作用アドレスLAを受け取り、論理動作用データLDを出力するMLUTとして動作する。例えば、図9Aに示すMLUT30a、30bは、半導体装置100の外部から論理動作用アドレスLAを受け取り、周囲にある他のMLUT30dに論理動作用データLDを出力する。また、図9Aに示すMLUT30e、30fは、他のMLUT30c、30dから論理動作用アドレスLAを受け取り、MPLD20の外部に論理動作用データLDを出力する。MLUTの論理動作用アドレスLAのアドレス線は、隣接するMLUTの論理動作用データLDのデータ線と接続しており、例えば、MLUT30cは、MLUT30aから出力された論理動作用データを、論理動作用アドレスとして受け取る。このように、MLUTの論理動作用アドレス又は論理動作用データは、周囲にあるMLUTとの入出力により得られる点で、各々のMLUTが独自に接続するMLUTアドレスと異なる。MPLD20の論理動作により実現される論理は、MLUT30に記憶される真理値表データにより実現される。いくつかのMLUT30は、AND回路、加算器などの組み合わせ回路としての論理要素として動作する。他のMLUTは、組み合わせ回路を実現するMLUT30間を接続する接続要素として動作する。論理要素、及び接続要素を実現するための真理値表データの書き換えは、上述のメモリ動作による再構成によりなされる。5MLUTの詳細以下に、MLUTについて説明する。図10は、MLUTの第1例を示す図である。図10に示すMLUT30は、アドレス切替回路10aと、アドレスデコーダ9と、記憶素子40と、出力データ切替回路10bとを有する。図10に示すMLUT30は、動作切替信号が論理動作を示す場合、論理動作用アドレスに従って、論理動作用データを出力するように動作する。また、MLUT30は、動作切替信号がメモリ動作を示す場合、メモリ動作用アドレスに従って、書き込みデータを受け入れ、又は、読み出しデータを出力するように動作する。アドレス切替回路10aは、メモリ動作用アドレスが入力されるn本のメモリ動作用アドレス信号線と、論理動作用アドレス信号が入力されるn本の論理動作用アドレス入力信号線と、動作切替信号が入力される動作切替信号線とを接続する。アドレス切替回路10aは、動作切替信号に基づいて、メモリ動作用アドレス、又は論理動作用アドレスのいずれかをn本の選択アドレス信号線に出力するように動作する。このように、アドレス切替回路10aが、アドレス信号線を選択するのは、記憶素子40が読み出し動作と書き込み動作の何れかを受け付ける1ポート型の記憶素子であるからである。アドレスデコーダ9は、アドレス切替回路10aから供給されるn本のアドレス信号線から受け取った選択アドレス信号をデコードし、2のn乗本のワード線にデコード信号を出力する。n×2n個の記憶素子は、2のn乗本のワード線と、n本の書き込みデータ線と、n個の出力ビット線の接続部分に配置される。出力データ切替回路10bは、n本の出力ビット線から信号を受け取ると、入力される動作切替信号に従って、読み出しデータをn本の読み出しデータ信号線に出力し、又は、読み出しデータを論理動作用信号線に出力するように動作する。5.1MLUTの論理動作A.論理要素図11は、論理要素として動作するMLUTの一例を示す図である。図11に示すMLUTは、図10に示すMLUT又は図1、4又は7に示す半導体メモリ装置と同様な回路である。図11では、説明を簡単にするために、アドレス切替回路10a、及び出力データ切替回路10bの記載は、省略される。図11に示すMLUT30a、30bは、4つの論理動作用アドレス線A0~A3と、4つの論理動作用データ線D0~D3と、4×16=64個の記憶素子40と、アドレスデコーダ9とをそれぞれ有する。論理動作用データ線D0~D3は、24個の記憶素子40をそれぞれ直列に接続する。アドレスデコーダ9は、論理動作用アドレス線A0~A3に入力される信号に基づき、24本のワード線のいずれかに接続される4つの記憶素子を選択するように構成される。この4つの記憶素子はそれぞれ、論理動作用データ線D0~D3に接続され、記憶素子に記憶されるデータを論理動作用データ線D0~D3に出力する。例えば、論理動作用アドレス線A0~A3に適当な信号が入力される場合は、4つの記憶素子40a、40b、40c、及び40dを選択するように構成することができる。ここで、記憶素子40aは、論理動作用データ線D0に接続され、記憶素子40bは、論理動作用データ線D1に接続され、記憶素子40dは、論理動作用データ線D2に接続され、記憶素子40dは、論理動作用データ線D3に接続される。そして、論理動作用データ線D0~D3には、記憶素子40a~40dに記憶される信号が出力される。このように、MLUT30a、30bは、論理動作用アドレス線A0~A3から論理動作用アドレスを受け取り、その論理動作用アドレスによってアドレスデコーダ9が選択する4つの記憶素子40に記憶される値を、論理動作用データ線D0~D3に論理動作用データとしてそれぞれ出力する。なお、MLUT30aの論理動作用アドレス線A2は、隣接するMLUT30bの論理動作用データ線D0と接続しており、MLUT30aは、MLUT30bから出力される論理動作用データを、論理動作用アドレスとして受け取る。また、MLUT30aの論理動作用データ線D2は、MLUT30bの論理動作用アドレス線A0と接続しており、MLUT30aが出力する論理動作用データは、MLUT30bで論理動作用アドレスとして受け取られる。例えば、MLUT30aの論理動作用データ線D2は、MLUT30aの論理動作用アドレス線A0~A3に入力される信号に基づき、論理動作用データ線D2に接続される24個の記憶素子のいずれか1つに記憶される信号をMLUT30bの論理動作用アドレスA0に出力する。同様に、MLUT30bの論理動作用データ線D0は、MLUT30bの論理動作用アドレス線A0~A3に入力される信号に基づき、論理動作用データ線D0に接続される24個の記憶素子のいずれか1つに記憶される信号をMLUT30aの論理動作用アドレスA2に出力する。このように、MPLD同士の連結は、1対のアドレス線とデータ線とを用いる。以下、MLUT30aの論理動作用アドレス線A2と、論理動作用データ線D2のように、MLUTの連結に使用されるアドレス線とデータ線の対をAD対という。なお、図11では、MLUT30a、30bが有するAD対は4であるが、AD対の数は、特に後述するように4に限定されない。図12は、論理回路として動作するMLUTの一例を示す図である。本例では、論理動作用アドレス線A0及びA1を2入力NOR回路701の入力とし、論理動作用アドレス線A2及びA3を2入力NAND回路702の入力とする。そして、2入力NOR回路の出力と、2入力NAND回路702の出力を、2入力NAND回路703に入力し、2入力NAND回路703の出力を論理動作用データ線D0に出力する論理回路を構成する。図13は、図12に示す論理回路の真理値表を示す図である。図12の論理回路は、4入力のため、入力A0~A3の全ての入力を入力として使用する。一方、出力は、1つのみなので、出力D0のみを出力として使用する。真理値表の出力D1~D3の欄にはが記載されている。これは、0又は1のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをMLUTに書き込むときには、これらの欄には、0又は1のいずれかの値を書き込む必要がある。B.接続要素図14は、接続要素として動作するMLUTの一例を示す図である。図14では、接続要素としてのMLUTは、論理動作用アドレス線A0の信号を論理動作用データ線D1に出力し、論理動作用アドレス線A1の信号を論理動作用データ線D2に出力し、論理動作用アドレス線A2の信号を論理動作用データ線D3に出力するように動作する。接続要素としてのMLUTはさらに、論理動作用アドレス線A3の信号を論理動作用データ線D1に出力するように動作する。図15は、図14に示す接続要素の真理値表を示す図である。図14に示す接続要素は、4入力4出力である。したがって、入力A0~A3の全ての入力と、出力D0~D3の全ての出力が使用される。図15に示す真理値表によって、MLUTは、入力A0の信号を出力D1に出力し、入力A1の信号を出力D2に出力し、入力A2の信号を出力D3に出力し、入力A3の信号を出力D0に出力する接続要素として動作する。図16は、AD0、AD1、AD2、及びAD3の4つのAD対を有するMLUTによって実現される接続要素の一例を示す図である。AD0は、論理動作用アドレス線A0と論理動作用データ線D0とを有する。AD1は、論理動作用アドレス線A1と論理動作用データ線D1とを有する。AD2は、論理動作用アドレス線A2と論理動作用データ線D2とを有する。そして、AD3は、論理動作用アドレス線A3と論理動作用データ線D3とを有する。図16において、1点鎖線は、AD対0の論理動作用アドレス線A0に入力された信号がAD対1の論理動作用データ線D1に出力される信号の流れを示す。2点鎖線は、第2のAD対1の論理動作用アドレス線A1に入力された信号がAD対2の論理動作用データ線D2に出力される信号の流れを示す。破線は、AD対2の論理動作用アドレス線A2に入力された信号がAD対3の論理動作用データ線D3に出力される信号の流れを示す。実線は、AD対3の論理動作用アドレス線A3に入力された信号がAD対0の論理動作用データ線D0に出力される信号の流れを示す。なお、図16では、MLUT30が有するAD対は4であるが、AD対の数は、特に4に限定されない。C.論理要素と接続要素の組合せ機能図17は、1つのMLUTが、論理要素及び接続要素として動作する一例を示す図である。図17に示す例では、論理動作用アドレス線A0及びA1を2入力NOR回路171の入力とし、2入力NOR回路171の出力と、論理動作用アドレス線A2とを2入力NAND回路172の入力とし、2入力NAND回路172の出力を論理動作用データ線D0に出力する論理回路を構成する。また同時に、論理動作用アドレス線A3の信号を論理動作用データ線D2に出力する接続要素を構成する。図18に、図17に示す論理要素及び接続要素の真理値表を示す。図17の論理動作は、入力D0~D3の3つの入力を使用し、1つの出力D0を出力として使用する。一方、図18の接続要素は、入力A3の信号を出力D2に出力する接続要素が構成される。図19は、AD0、AD1、AD2、及びAD3の4つのAD対を有するMLUTによって実現される論理動作及び接続要素の一例を示す図である。図16に示すMLUTと同様に、AD0は、論理動作用アドレス線A0と論理動作用データ線D0とを有する。AD1は、論理動作用アドレス線A1と論理動作用データ線D1とを有する。AD2は、論理動作用アドレス線A2と論理動作用データ線D2とを有する。そして、AD3は、論理動作用アドレス線A3と論理動作用データ線D3とを有する。上述のように、MLUT30は、3入力1出力の論理動作と、1入力1出力の接続要素との2つの動作を1つのMLUT30で実現する。具体的には、論理動作は、AD対0の論理動作用アドレス線A0と、AD対1の論理動作用アドレス線A1と、AD対2の論理動作用アドレス線A2とを入力として使用する。そして、AD対0の論理動作用データ線D0のアドレス線を出力と使用する。また、接続要素は、破線で示すようにAD対3の論理動作用アドレス線A3に入力された信号をAD対2の論理動作用データ線D2に出力する。上記したように、MPLD内のMLUTは、複数のアドレス線を介して互いに接続しているので、ワード線選択信号を介して、外部ノイズがメモリセルに書き込まれる御動作が生じやすい。そのため、MLUTにATD回路があることにより、アドレスが変化したときだけ、メモリセルへの書き込みが行われるので、外部ノイズの書き込み誤動作を回避できる。以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。"