VCOと、当該VCOの出力信号を分周する分周器と、当該分周器の出力信号と基準周波数信号との位相差を検出する位相比較器と、当該位相比較器の位相差出力に応じた電流を生成するチャージポンプと、当該チャージポンプの電流を平滑化して前記VCOの入力電圧を生成するループフィルタと、前記VCOの出力信号の周波数が前記基準周波数になるとき、前記ループフィルタの出力電圧が所定値になるように、前記VCOの入力電圧対出力周波数特性を校正する校正手段と、を有するPLL回路。請求項1に記載されたPLL回路において、前記ループフィルタのキャパシタがMOSにより構成されており、前記所定値が当該MOSを入力電圧対容量特性の安定領域で動作させる値であるPLL回路。請求項1又は2に記載されたPLL回路において、前記位相比較器は、前記位相差の大きさ及び方向に応じてUP信号、DOWN信号を出力し、前記チャージポンプは、前記UP信号に応じて前記ループフィルタのキャパシタに充電電流を流す第1の電流源と、前記DOWN信号に応じて前記ループフィルタのキャパシタからの放電電流を流す第2の電流源とを有し、前記第1の電流源及び第2の電流源がカレントミラー回路により構成されており、前記第1の電流源、前記UP信号によりオンする第1のスイッチ、前記DOWN信号によりオンする第2のスイッチ、及び前記第2の電流源が電源とグラウンドとの間に直列に接続されており、前記カレントミラー回路を構成するトランジスタが飽和領域で動作するように前記電源の電位、及び前記第1のスイッチと第2のスイッチの接続点の電位を設定したとき、当該電位が前記所定値となるように設定したPLL回路。請求項1~3のいずれかに記載されたPLL回路において、前記所定値は電源電圧の1/2であるPLL回路。請求項1に記載されたPLL回路において、前記VCOは、電圧電流変換回路及び電流制御発振器からなり、前記校正手段は、当該電圧電流変換回路の入力電圧対出力電流特性を校正するPLL回路。請求項5に記載されたPLL回路において、前記校正手段は、前記位相比較器の出力位相差に応じて、前記電圧電流変換回路の出力電流を増減するための制御電圧を生成するPLL回路。請求項1に記載されたPLL回路において、前記校正手段は、前記チャージポンプ及びループフィルタのダミー回路と、前記チャージポンプ及びループフィルタをPLLから切り離し、前記ダミー回路をPLLに接続したときの前記ダミー回路の出力電圧と前記所定値との差異に応じて、前記VCOの入力電圧対出力周波数特性を校正する手段とを有するPLL回路。本発明は、このような問題を解決するためになされたものであり、その目的は、PLL回路において、VCOのゲインが低くても、VCOを構成するトランジスタの動作速度に関係なく、ターゲット周波数にロックさせることができ、かつ内蔵ループフィルタのMOS容量の電圧依存性に起因するジッタを抑制できるようにすることである。本発明のPLL回路は、VCOと、当該VCOの出力信号を分周する分周器と、当該分周器の出力信号と基準周波数信号との位相差を検出する位相比較器と、当該位相比較器の位相差出力に応じた電流を生成するチャージポンプと、当該チャージポンプの電流を平滑化して前記VCOの入力電圧を生成するループフィルタと、前記VCOの出力信号の周波数が前記基準周波数になるとき、前記ループフィルタの出力電圧が所定値になるように、前記VCOの入力電圧対出力周波数特性を校正する校正手段と、を有するPLL回路である。本発明によれば、PLL回路において、VCOのゲインが低くても、VCOを構成するトランジスタの動作速度に関係なく、ターゲット周波数にロックさせることができ、かつ内蔵ループフィルタのMOS容量の電圧依存性に起因するジッタを抑制することができる。以下、本発明の実施形態について図面を参照して説明する。PLL回路のブロック図図1は、本発明の実施形態のPLL回路の構成を示すブロック図である。このPLL回路は、位相周波数検出器PFD10、チャージポンプCP20、ループフィルタLF30、VCO40、及び分周器DIV50からなるPLL部と、チャージポンプ61、ループフィルタ62、電圧比較器COMP63、電流制御装置CONT64、デジタルアナログ変換器DAC65、及び校正用電源66からなる校正部60からなる。校正部60を動作させるときは、PLL部のチャージポンプ20及びループフィルタ30をスリープ状態にすることで、それらをPLLのループから切り離し、校正部60をPLLのループに接続する。位相周波数検出器10は、基準信号周波数:frefと、比較信号である分周器50の出力信号周波数:fout/Nとを比較し、位相差に応じて、UP信号、DOWN信号を出力する。チャージポンプ20は、位相周波数検出器10からのUP信号、DOWN信号に応じて、ループフィルタ30のキャパシタを充電するパルス電流を出力し、そのキャパシタから放電されたパルス電流を吸い込む。ループフィルタ30は、チャージポンプ20の出力を平滑化し、その平滑化電圧をVCO40へ送出する。ループフィルタ30により、PLL回路の安定性及び雑音特性が決まる。ループフィルタ30は、集積化されPLL回路のチップに内蔵されており、そのキャパシタはMOSで構成されている。VCO40は、電圧電流変換回路V-I41と、電流制御発振器ICO42からなる。電圧電流変換回路41は、ループフィルタ30から送出された電圧値を電流値に変換し、電流制御発振器42は、電圧電流変換回路41により変換された電流値に応じた周波数の発振信号を生成する。分周器50は、VCO40の出力信号を1/Nに分周し、位相周波数検出器10に送出する。校正部60のチャージポンプ61、ループフィルタ62は、それぞれPLL部のチャージポンプ20、ループフィルタ30と同一構成を持つダミー回路である。電圧比較器63は、ループフィルタ62の出力電圧V’inと、校正用電源66の電圧とを比較し、その大小関係を表す信号を電流制御装置64に送出する。校正用電源66の電圧はこのPLL回路の電源電圧Vddの1/2である。電流制御装置64は、電圧比較器63の出力信号に応じて、電圧電流変換回路41の出力電流を増減するためのデジタル制御電圧を生成し、デジタルアナログ変換器65は、そのデジタル制御電圧をアナログ化してV、Vとし、電圧電流変換回路41に印加する。つまり、校正部60では、電圧電流変換回路41において、電流制御発振器42の発振周波数を決める電流値を校正キャリブレーションすることにより、VCO40への入力電圧が製造ばらつきや温度変化などによって変化しても、一定の電圧に保つために、位相周波数検出器10の出力信号から生成した補正信号を電圧電流変換回路41に与えている。校正部60の動作次に校正部60の校正キャリブレーション動作について説明する。この校正動作では、PLL部が任意の基準周波数信号にロックしたときに、VCO40の入力電圧=ループフィルタ30の出力電圧VinがVdd/2になるように、VCO40内の電圧電流変換回路41の入力電圧対出力電流特性を調整することで、VCO40の入力電圧対出力周波数特性を調整する。図2は、VCO40の入力電圧対出力周波数特性を示す図である。VCO40の製造時のばらつき及び温度変化などにより、VCO40を構成するトランジスタの動作速度は高速fast、標準速度typical、低速slowのどれかになる。そして、図2のように、VCO40のゲインを下げると、VCO40の入力電圧がVdd/2のときに、標準速度typicalではターゲット周波数ftargetにロックさせることができても、高速及び低速slowでは、ターゲット周波数にロックさせることができない。そこで、本実施形態のPLL回路では、VCO40の入力電圧対出力周波数特性が高速或いは低速slowであった場合、それぞれの特性を、標準速度typicalの特性に近づけるように調整することで、ターゲット周波数にロックさせることができるようにする。まずチャージポンプ20及びループフィルタ30をスリープ状態にし、これらの回路をPLL部から切り離す。次に校正部60全体をアクティブにする。校正部60のチャージポンプ61、ループフィルタ62は、それぞれPLL部のチャージポンプ20、ループフィルタ30と同一構成を有するので、ループフィルタ62の出力電圧V’inは、PLL部が動作しているときのループフィルタ30の出力電圧Vinと同じになる。V’inがVdd/2より大きいか小さいかを電圧比較器63により比較する。比較の結果、V’in>Vdd/2のとき図2の低速slowに相当は、電流制御装置64は、制御電圧Vのレベルを小さい値から大きな値へと段階的に変化させる。これにより、図2の低速slowの特性を標準速度typicalに接近させることができる。比較の結果、V’in<Vdd/2のとき図2の高速fastに相当は、電流制御装置64は、制御電圧Vのレベルを小さい値から大きな値へと段階的に変化させる。これにより、図2の高速fastの特性を標準速度typicalに接近させることができる。V’in≒Vdd/2になったら校正を終了し、PLL部のチャージポンプ20及びループフィルタ30をアクティブにする。電流制御装置64の内部にV、Vを記憶する機能を設けておけば、校正終了後、校正部60内のチャージポンプ61、ループフィルタ62、及び電圧比較器63をスリープ状態にすることで、消費電流を低減することができる。チャージポンプ、ループフィルタ、及びVCOの回路図図3は、図1におけるチャージポンプ20、ループフィルタ30、及びVCO40の回路図である。図示のように、チャージポンプ20は、第1の電流源21と、UP信号によりオンする第1のスイッチングトランジスタ22と、DOWN信号によりオンする第2のスイッチングトランジスタ23と、第2の電流源24との直列回路が電源とグラウンドとの間に接続された構成を持つ。ここで、第1の電流源21及び第2の電流源24はカレントミラー回路により構成されているため、各電流源を構成するトランジスタを飽和領域で動作させる必要がある。そのため、ここではチャージポンプ20の出力段の中間点、即ち第1のスイッチングトランジスタ22と第2のスイッチングトランジスタ23の接続点Mの電位を電源の電位Vddの1/2程度になるようにした。このように構成すると、第1の電流源21からループフィルタ30のキャパシタに流れ込む充電電流Icppと、第2の電流源24がループフィルタ30のキャパシタから吸い込む放電電流Icpnとが同程度の電流になり、ジッタが軽減される。これに対して、IcppとIcpnが異なると、充電電流パルスと放電電流パルスの時間幅が異なるため、ループフィルタ30の出力電圧Vinが変動し、VCO40の出力信号のジッタが増加することになる。ループフィルタ30は、抵抗31及びキャパシタ32の直列回路と、キャパシタ33との並列回路からなり、チャージポンプ20からの充電電流及び放電電流を平滑化し、電圧Vinを生成する。キャパシタ32及び33はMOSにより構成されている。図4は、MOSのゲートとドレイン及びソースの間の印加電圧Vc、と容量Cchとの関係、を説明するための図である。図4Aに示すように、ゲートとドレイン及びソースの間に電圧Vcを印加すると、容量Cchは図4Bのように変化する。即ち、電圧Vcが閾値電圧Vthを超えるまでは、電圧Vcの増加に伴って増加する。この間、チャネルは形成されておらず、容量Cchは酸化膜容量値と空乏層容量値の直列容量値となる。電圧Vcが閾値電圧Vthを超えると、チャネルが形成され、容量Cchはゲート容量Coxとなる。ループフィルタ30のキャパシタ32及び33の容量により、PLLのループ安定性及び雑音特性が決まるため、図4Bにおいて、容量Cchが電圧Vc入力電圧Vinにより変化しない電圧領域で使用することが望ましい。例えば、Vdd=1.0V程度において、Vthは0.4V程度であるので、VinをVdd/2程度に設定すれば容量Cchの安定領域で使用できる。これにより、PLLの安定性が保たれ、ジッタも軽減される。ループフィルタ30により平滑化され、雑音が除去された出力電圧Vinは、電圧電流変換回路41を構成するトランジスタ41bをオンにするので、トランジスタ41bにはVinに対応する電流I1が流れる。校正部60のデジタルアナログ変換器65から出力される電流補正信号V、Vをトランジスタ41c、41dのゲート電圧とすることで、電流源であるトランジスタ41c、41dに流れる電流I、Iを変化させる。V、Vの各々に対してサイズの異なるトランジスタを複数用意するとともに、各トランジスタと出力ラインとの間にスイッチを設け、各トランジスタのオンオフにより、電流補正信号を印加するトランジスタを選択するように構成することもできる。このときトランジスタ41aに流れる電流はI1I-Iとなるので、I、Iを変化させることにより、トランジスタ41aに流れる電流を任意の値にすることができる。ここで、電流補正信号Vにより減算ができ、電流補正信号Vにより加算ができるので、加算しすぎたときに減算を行うなどの微調整が可能になる。トランジスタ41aに流れる電流は、カレントミラーによりトランジスタ41e及び41fにコピーされ、リングICOからなる電流制御発振器42に入力される。電流制御発振器42は、3段のインバータ42a、42b、42cをリング状に接続したリングICOからなり、トランジスタ42d、42e、42f、42g、42h、42iのゲート電流を制御することにより、インバータ42a、42b、42cに流れる電流VCOリング電流を制御することができる。