"外部クロックのクロックエッジに同期した内部クロック、遅延監視クロック、及び基準クロックを生成する内部クロック生成手段と、前記遅延監視クロックに実際の内部クロック伝搬経路の遅延条件を反映させて出力する遅延モデルと、前記遅延モデルの出力信号と前記基準クロックの位相とを比較する位相比較手段と、前記位相比較手段の比較結果に応答して、前記遅延監視クロック及び前記内部クロックの遅延量を制御する遅延調整手段と、遅延量が制御された前記内部クロックを入力としてDLLクロックを生成するDLLクロック駆動手段と、半導体デバイスに対する作動信号に応答して、前記遅延調整手段から出力された前記遅延量が制御された内部クロックをイネーブルし、前記半導体デバイスに対する非作動信号に応答して、前記遅延調整手段から出力された前記遅延量が制御された内部クロックをディスエーブルするためのDLLクロックイネーブル信号を生成し、前記DLLクロック駆動手段に出力するDLLクロックイネーブル信号を生成する手段と、前記DLLクロックを用いる内部回路とを備えてなる半導体デバイス。請求項1に記載の半導体デバイスにおいて、前記DLLクロックイネーブル信号を生成する手段は、前記作動信号又は非作動信号に応答してプルダウン及びプルアップ動作を行う駆動手段と、前記半導体デバイスに対する作動信号に応答して、前記駆動手段の出力ノードをリセットするリセット手段と、前記駆動手段の前記出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを含んでいることを特徴とする半導体デバイス。請求項2に記載の半導体デバイスにおいて、前記半導体デバイスに対する作動信号は、メモリに対する作動指令、読出し指令、列アドレスストローブ信号又は行アドレスストローブ信号であることを特徴とする半導体デバイス。請求項1に記載の半導体デバイスにおいて、前記半導体デバイスに対する非作動信号は、プリチャージ指令であることを特徴とする半導体デバイス。そこで、この発明は、前記従来の技術の問題点に鑑みてなされたものであって、DLLクロックの無用なトグリングによる電流の消耗を減らすことができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供することを目的とする。上記の技術的な課題を達成するためのこの発明の一側面によれば、レジスタ制御ディレイロックループから出力されたDLLクロックを用いる内部回路を備えた半導体デバイスにおいて、前記半導体デバイスに対する作動信号又は非作動信号に応答して、前記内部回路に印加される前記DLLクロックをイネーブルさせたりディスエーブルさせたりするクロックイネーブル信号を生成するための手段を備えてなることを特徴とするレジスタ制御ディレイロックループが提供される。その場合、前記DLLクロックイネーブル信号を生成する手段は、前記作動信号又は前記非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、前記半導体デバイスに対する作動信号に応答して前記駆動手段の出力ノードをリセットするリセット手段と、前記駆動手段の前記出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えていることを特徴とする。この発明は、DLLクロックをイネーブルさせたりディスエーブルさせたりするためのクロックイネーブル信号を生成する回路を設けることによって、DLLクロック信号が必要な区間に限ってトグリングするようにしている。すなわち、半導体デバイスにおいて、DLLクロックが使用されない非作動状態では、DLLクロックをマスキングして、DLLクロックの無用なトグリングによる電流の消耗を大きく減らすことができる。この発明によれば、無用な電流の消耗を最小限にして、低電力素子の開発に大きく寄与すると期待される。以下、この発明の最も好ましい実施例を図面を参照しながら説明する。図1は、この発明の一実施例に係るDDR-SDRAMのレジスタ制御DLLのブロック線図である。図1を参照すれば、この実施例に係るDDR-SDRAMのレジスタ制御DLLは、第1クロックバッファ41、第2クロックバッファ42、クロック分周器43、位相比較器49、遅延ユニット40、遅延モデル52、第1DLLドライバ50,第2DLLドライバ51を備え、シフトレジスタ47及びシフト制御器48により形成される遅延調整ユニット53と、第1、第2、第3の遅延ライン44、45、46を含む遅延ユニット40により構成されており、前記図8に示した従来のDDR-SDRAMのレジスタ制御DLLの基本的な構成に従っている。したがって、これらの構成関係に関する詳細な説明は、省略する。ただし、この実施例に係るDDR-SDRAMのレジスタ制御DLLは、DLLクロックイネーブル信号dllenを生成するDLLクロックイネーブル信号発生器54と、第1及び第2のクロックバッファ41及び42と第1及び第2の遅延ライン44及び45の間の経路上に設けられDLLクロックイネーブル信号dllenに応答して内部クロックfallclk、riseclkを選択的にオン/オフさせる第1及び第2のクロック制御部55及び56とを、さらに備えている。DLLクロックイネーブル信号発生器54で生成されるDLLクロックイネーブル信号dllenは、素子の動作状態に応じて、DLLクロックclkdllをイネーブルしたりディスエーブルしたりする役割をし、この実施例ではハイレべルを作動化状態として用いる。図2は、前記図1のDLLクロックイネーブル信号発生器54の回路構成を示す回路図である。図2を参照すれば、例示されたDLLクロックイネーブル信号発生器は、大きく区分すると、ドライバ部60、リセット部62及び出力部64から構成されている。ドライバ部60は、プリチャージパルスpcgzをゲート入力とするプルアップPMOSトランジスタM1と、インバータINV1によって反転された行アドレスストローブ活性化パルスactraszをゲート入力とするプルダウンNMOSトランジスタM2を備えている。プルアップPMOSトランジスタM1は、供給電源とドライバ出力端n0との間に接続され、プルダウンNMOSトランジスタM2は、接地電源とドライバ出力端n0との間に接続されている。ここで、行アドレスストローブ活性化パルスactraszは、多数のバンクの中で一つのバンクでも活性化される場合に発生する信号であり、プリチャージパルスpcgzは、全てのバンクをプリチャージする場合に発生する信号である。リセット部62は、パワーアップ信号pwrupをゲート入力とするプルアップPMOSトランジスタM3により構成される。プルアップPMOSトランジスタM3は、供給電源とドライバ出力端n0との間に接続されている。出力部64は、二つのインバータINV2及びINV3で構成された反転ラッチと、反転ラッチの出力信号をバッファリングしてDLLクロックイネーブル信号dllenを出力するためのインバータINV4及びINV5で構成されている。図3及び図4は、前記図1の第1クロック制御部55のそれぞれ別の回路構成例を示す。図3を参照すれば、第1クロック制御部55は、第1クロックバッファ41から出力された内部クロックfallclkとDLLクロックイネーブル信号dllenとを入力とするNANDゲートNDと、NANDゲートNDの出力を反転させるインバータINV6で構成されている。図4を参照すれば、第1クロック制御部55は、DLLクロックイネーブル信号dllenを入力とするインバータINV7と、DLLクロックイネーブル信号dllen及びその反転信号に応答して内部クロックfallclkをスイッチングするトランスファゲートTGで構成されている。上記図3及び図4に例示した第1クロック制御部55の回路は、いずれも、DLLクロックイネーブル信号dllenがハイレべル作動化状態である場合にのみ内部クロックfallclkを通過させる構成である。第2クロック制御部56の場合も、上記第1クロック制御部55の場合と同様に構成することができる。図5は、図2に内部回路構成を例示したDLLクロックイネーブル信号発生器54の入出力信号のタイミング図である。図5を参照すれば、最初に、電源がメモリに印加され、パワーアップ信号pwrup図2がローレベルに作動指示されれば、プルアップPMOSトランジスタM3がターンオンされ、ドライバ出力端n0を供給電源レベルに引き上げて、出力部64を介して極性が反転されて、論理レベルローのDLLクロックイネーブル信号dllenが出力される。その後、パワーアップ信号pwrupが再び論理レベルハイに遷移されるが、この場合、反転ラッチに保持された値が続けて出力されるため、DLLクロックイネーブル信号dllenは、論理レベルローの状態を保持し続ける。この状態でバンク作動信号が入力されて、行アドレスストローブ活性化パルスactraszがレベルローに遷移されれば、プルダウンNMOSトランジスタM2がターンオンされ、ドライバ出力端n0を放電させることになり、これによって、DLLクロックイネーブル信号dllenが論理レベルハイに遷移される。次に、行アドレスストローブ活性化パルスactraszが論理レベルハイに遷移されると、出力部64のラッチに保持された値を続けて出力して、DLLクロックイネーブル信号dllenは、ハイレべルを維持することになる。その後、読出し指令や書込み指令が印加されると、メモリはDLLクロックに合わせて読出し又は書込みの動作を行う。一方、メモリに対するアクセス動作が終了すると、非作動化信号であるプリチャージ指令が印加され、メモリのビットラインに対するプリチャージ動作を行う。この場合、プリチャージパルスpcgzはローに遷移され、これによってプルアップPMOSトランジスタM1がターンオンされて、ドライバ出力端n0を論理レベルハイに充電し、出力部64のラッチの値が論理レベルローに変わることになる。そして、プリチャージパルスpcgzが再び論理レベルハイに遷移されても、ラッチに保持された論理レベルローの値が出力され続けるために、DLLクロックイネーブル信号dllenはローの非作動化状態を維持することになる。すなわち、DLLクロックイネーブル信号dllenは、メモリに対する作動指令と非作動指令との間の区間でのみクロックを供給させる。図6は、前記図1に示したDDR-SDRAMのレジスタ制御DLLのタイミング図である。図6を参照すれば、まずDLLクロックイネーブル信号dllenの作動指示の如何とは関係なく、クロック分周器43、位相比較器49、シフト制御器48、シフトレジスタ47、遅延モデル52で構成されたループは、続けて動作を行って、遅延量が制御されたクロックfeedbackdlyを出力し続ける。この場合、メモリが非作動状態、すなわち、読出しや書込みの動作を行わない場合には、DLLクロックイネーブル信号dllenが非作動指示状態になって、第1及び第2のクロック制御部55及び56がそれぞれ内部クロックfallclk及びriseclkを遮断するために、第1及び第2のDLLドライバ50及び51の出力が制限される。一方、メモリを作動させる作動指令ACTが印加されると、DLLクロックイネーブル信号dllenが作動指示レベルを呈し、これによって、第1及び第2のクロック制御部55及び56がそれぞれ内部クロックfallclk及びriseclkを通過させて、それぞれ第1及び第2の遅延ライン44及び45に伝達することによって、第1及び第2のDLLドライバ50及び51からそれぞれDLLクロックfclkdll及びrclkdllが出力され、メモリは次いで印加される読出し指令RDによって、読出し動作を行う。その後、メモリに対するアクセスが完了し、プリチャージ指令PREが印加されると、これに応答して、DLLクロックイネーブル信号dllenが再び非作動指示レベルを呈し、これによって、第1及び第2のクロック制御部55及び56がそれぞれ内部クロックfallclk及びriseclkを再び遮断し、次の作動指令が印加されるまで、DLLクロックfclkdll及びrclkdllの出力が制限される。以上のように、動作するこの実施例に係るDDR-SDRAMのレジスタ制御DLLは、メモリに対する作動指令と非作動指令との間の区間でのみDLLクロックをイネーブルし、残りの区間ではDLLクロックをディスエーブルして、無要な電流の消耗を最小限にする。また、この実施例によれば、第1及び第2の遅延ラインをそれぞれ通過するクロックによる電流の消耗も低減することができる。図7は、この発明の他の実施例に係るDDR-SDRAMのレジスタ制御DLLのブロック線図である。図7を参照すれば、この実施例に係るDDR-SDRAMのレジスタ制御DLLは、前述の実施例のように、基本的なレジスタ制御DLLの構成に従っている。ただし、DLLクロックイネーブル信号発生器90が第1及び第2のDLLドライバ50及び51の前端に配置され、DLLクロックイネーブル信号dllenは、図1におけるような別途のクロック制御部55、56を介さず、直接に第1及び第2のDLLドライバ50及び51をイネーブルしたりディスエーブルしたりする構成となっている点が、図1の場合と異なる。この場合、第1及び第2のDLLドライバ50及び51のプルアップ端及びプルダウン端にそれぞれDLLクロックイネーブル信号dllenにより制御されるスイッチを追加すれば良い。この実施例に係るDDR-SDRAMのレジスタ制御DLLは、前記図6に示したのと同様の動作をする。すなわち、メモリが非作動状態である場合は、DLLクロックイネーブル信号dllenがローレベルを呈するために、第1及び第2のDLLドライバ50及び51がディスエーブルされて、DLLクロックfclkdll及びrclkdllの出力が制限され、メモリが作動状態である場合は、DLLクロックイネーブル信号dllenがハイレバルを呈するために、第1及び第2のDLLドライバ50及び51がイネーブルされて、DLLクロックfclkdll及びrclkdllが出力される。この場合、前述の実施例と比較して、第1及び第2の遅延ライン44及び45をそれぞれ通過するクロックによる電流の消耗は低減することはできないが、DLLクロックの無要なトグリングを抑制することによって、その分だけ電流の消耗を低減することができる。この発明のさらに別の実施例としては、メモリの周辺回路の入口にDLLクロックイネーブル信号発生器と、DLLクロックイネーブル信号dllenに応答してDLLクロックを選択的にオン/オフするクロック制御部図1を参照を配置することができる。DLLクロックイネーブル信号発生器をDLL回路に含めた場合が電流の消耗を低減することに対してより効果的であるが、このように周辺回路の入口にDLLクロックイネーブル信号発生器とクロック制御部を配置する場合にも、周辺回路の中継器で消耗される電流を大きく低減することができる。また、この発明のDLLクロックイネーブル信号発生器は、必要に応じて、読出し動作時にのみDLLクロックがトグリングするように制御することができる。すなわち、読出し動作の際にのみDLLクロックを用いる素子の場合、読出し命令を最短経路で受け取ってDLLクロックをイネーブルさせて、バースト動作が終わるか、読出し状態ではない他の状態になる場合、DLLクロックをディスエーブルさせる必要がある。この場合、前記図2に示したDLLクロックイネーブル信号発生器で、インバータINV1の入力で行アドレスストローブ活性化パルスactraszの代わりに読出し指令信号Rdbとして使用すればよい。読出し指令信号Rdbは、指令バッファの出力信号を組み合わせて作った作動指令信号である。一方、この場合、データがデータ出力バッファを通過する時点を考慮して、DLLクロックをディスエーブルさせるように設計すべきであり、メモリ内で読出し動作を行う間には、いかなる信号が印加されても、DLLクロックイネーブル信号dllenはローレベルを呈してはいけない。このことは、前記図3~4の構成の場合においても同様である。なお、この発明は、上記の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で、多様に変更実施することが可能である。例えば、上述した実施例では、DDR-SDRAMのレジスタ制御DLLを一例として説明したが、この発明のレジスタ制御DLLは、他の同期式半導体メモリやその他の同期式ロジックにも適用できる。また、上述した実施例では、半導体デバイスに対する作動信号としてメモリに対する行アドレスストローブ活性化パルス又は読出し指令信号を用い、半導体デバイスに対する非作動信号としてメモリに対するプリチャージパルスを用いる場合を一例として説明したが、この発明は、半導体デバイスに対する作動信号としてメモリに対する作動指令、列アドレスストローブ信号、書込みイネーブル信号などを用いることができ、半導体デバイスに対する非作動信号として当該半導体デバイスに所定の動作を停止させる又は禁止することを指示する他の信号を用いる場合にも適用することができる。"