"入力されたデジタル信号をアナログ信号に変換する複数のDA変換器と、前記複数のDA変換器のそれぞれのアナログ信号出力を時分割で切り替えて出力するための切替手段とを備え、前記複数のDA変換器のそれぞれの積分非直線性誤差特性は、前記複数のDA変換器全体で積分非直線性誤差を平均するとゼロに近づくような特性であることを特徴とするDA変換装置。前記複数のDA変換器は、理想特性に対して、各ビットの積分非直線性誤差の平均が最小になるように、各ビットの基準電圧値あるいは基準電流値を補正する補正手段をそれぞれ有することを特徴とする請求項1記載のDA変換装置。アナログ信号の信号源として選択される前記DA変換器の選択周期を拡散するように、ディザ信号を前記切替手段に送ることにより、前記切替手段による切替を制御する切替制御手段をさらに備えることを特徴とする請求項1又は請求項2に記載のDA変換装置。前記複数のDA変換器は、3つ以上のDA変換器であり、前記切替制御手段は、同一の前記DA変換器が連続して選択されることを防ぐように、前記切替手段による切替を制御することを特徴とする請求項3記載のDA変換装置。しかしながら、特許文献1に示すような従来装置では、2つのDA変換器が組み合わされた構成であるため、2つのDA変換器の積分非直線性誤差特性にミスマッチが生じると、SFDRを十分に拡大できない場合があった。この発明は、上記のような課題を解決するためになされたものであり、複数のDA変換器のそれぞれの積分非直線性誤差の影響を抑えて高速動作できるとともに、SFDRを拡大させることができるDA変換装置を得ることを目的とする。この発明のDA変換装置は、入力されたデジタル信号をアナログ信号に変換する複数のDA変換器と、前記複数のDA変換器のそれぞれのアナログ信号出力を時分割で切り替えて出力するための切替手段とを備え、前記複数のDA変換器のそれぞれの積分非直線性誤差特性は、前記複数のDA変換器全体で積分非直線性誤差を平均するとゼロに近づくような特性である。この発明のDA変換装置によれば、複数のDA変換器のそれぞれの積分非直線性誤差特性が、複数のDA変換器全体で積分非直線性誤差を平均するとゼロに近づくような特性であるので、複数のDA変換器のそれぞれの積分非直線性誤差が相互に打ち消され、各DA変換器から出力されるスプリアスがキャンセルされることにより、複数のDA変換器のそれぞれの積分非直線性誤差の影響を抑えて高速動作できるとともに、SFDRを拡大させることができる。以下、この発明を実施するための形態について、図面を参照して説明する。実施の形態1.図1は、この発明の実施の形態1によるDA変換装置を示す構成図である。図1において、デジタル信号源2で生成されたデジタルデータ及びクロック信号がDA変換装置DAC1に入力される。このDA変換装置1は、データ選択用スイッチ11と、複数のDA変換器としての第1のDA変換器DAC112及び第2のDA変換器DAC213と、切替手段としてのアナログ信号切替用スイッチ14と、分周器15とを有している。図2は、図1の第1のDA変換器12及び第2のDA変換器13を示す構成図である。図2において、これらのDA変換器12,13は、基準電圧発生部31と、補正電圧発生部32と、電圧加算部33と、DA出力部34と、補正電圧メモリ35とを有している。基準電圧発生部31は、各ビットの基準電圧を発生する。補正電圧発生部32は、補正電圧を発生する。電圧加算部33は、基準電圧と補正電圧とを加算する。DA出力部34は、DA変換器12,13の入力データに従って、各ビットに対応する電圧を出力して加算する。補正電圧メモリ35は、補正電圧の設定値を記憶する。ここで、補正電圧発生部32は、このDA変換器12及び第2のDA変換器13の±1/2LSBLeastSignificantBit程度の範囲のDA変換器に相当するが、DA変換器のMSBMostSignificantBitの電圧に対する精度は必要ないため、比較的容易に構成可能となる。次に、図3は、図1の第1のDA変換器12及び第2のDA変換器13の特性を示すグラフである。この図3に示すように、各DA変換器12,13の積分非直線性誤差特性の非線形歪特性は、互いに逆の特性である。また、第1,2のDA変換器12,13の積分非直線性誤差特性は、第1,2のDA変換器12,13の両方の積分非直線性誤差INLを平均するとゼロに近づくような特性である。さらに、各ビットの積分非直線性誤差の平均が最小になるような補正電圧発生部32の補正電圧が予め調整されて設定されている。補正電圧発生部32の補正電圧の値は、それぞれのDA変換器12,13の補正電圧メモリ35に記憶されている。ここで、補正電圧発生部32、電圧加算部33及び補正電圧メモリ35は、補正手段を構成している。この補正手段による第1,2のDA変換器12,13の基準電圧の補正微調整によって、第1,2のDA変換器12,13の積分非直線性誤差特性が、第1,2のDA変換器12,13の両方の積分非直線性誤差INLを平均するとゼロに近づくような特性とされる。図4は、図1のDA変換装置1の動作タイミングを示すタイミングチャートである。図4において、デジタル信号源2で生成されたDA変換装置1の駆動用のクロックは、分周器15によって2分周される。これにより、互いに位相が360°/2=180°ずれたクロックCLOCK1,2が、第1のDA変換器12及び第2のDA変換器13に入力される。DAC入力データD1,D2...は、分周器15で分配されたクロックのタイミングに従って、データ選択用スイッチ11によって、第1のDA変換器12の入力データD1,D3...と、第2のDA変換器13の入力データD2,D4...とに分配される。これらのクロックによって、各DA変換器12,13が駆動され、各DA変換器12,13からアナログ電圧A1,A2...が出力される。これらのDA変換器12,13から出力されるアナログ電圧信号は、アナログ信号切替用スイッチ14に入力される。アナログ信号切替用スイッチ14は、分周器15から出力されるクロックに従って、各DA変換器12,13の出力電圧を時分割インターリーブで交互に出力する。上記のような実施の形態1によれば、各DA変換器12,13の積分非直線性誤差特性の非線形歪特性はそれぞれ逆の特性であり、第1,2のDA変換器12,13の積分非直線性誤差特性は、第1,2のDA変換器12,13の両方の積分非直線性誤差INLを平均するとゼロに近づくような特性である。このことから、各DA変換器12,13から出力されるスプリアスがキャンセル相殺されることにより、各DA変換器12,13の積分非直線性誤差の影響を抑えて高速動作できるとともに、SFDRを拡大させることができる。実施の形態2.実施の形態1では、2個のDA変換器12,13を用いた構成について説明した。これに対して、実施の形態2では、3個以上のDA変換器を用いる構成について説明する。具体的に、N個のDA変換器を用いる場合、実施の形態1の分周器15においてクロックはN分周され、位相が360°/NずれたN個のクロックになって出力される。また、複数のDA変換器のそれぞれの補正電圧発生部32は、実施の形態1の場合と同様に、理想特性に対して、それぞれのビットのINLの平均値が最小になるような補正電圧に予め調整されて設定されている。この補正電圧の値は、複数のDA変換器のそれぞれの補正電圧メモリ35に記憶されている。上記のような実施の形態2によれば、3個以上のDA変換器を用いることによって、積分非直線性誤差の平均値の誤差の精度を向上させるとともに、誤差の影響を受ける周期が長くなるため、2個のDA変換器を用いる場合に比べて、SFDRをより拡大させることができる。実施の形態3.図5は、この発明の実施の形態3によるDA変換装置を示す構成図である。図5において、実施の形態3のDA変換装置101の概要は、実施の形態1のDA変換装置1の構成と同様であり、実施の形態3のDA変換装置101は、実施の形態1における分周器15に代えて、切替制御手段としてのディザ発生回路16を有する点が実施の形態1のDA変換装置1とは異なる。図6は、図5のDA変換装置101の動作タイミングを示すタイミングチャートを示す。実施の形態3では、図6に示すように、第1のDA変換器12と第2のDA変換器13とは同時に動作している。実施の形態3のアナログ信号切替用スイッチ14は、ディザ発生回路16から出力されたディザ信号に応じて、ディザ信号により選ばれた側のDA変換器のアナログ信号を出力する。なお、この選ばれた側のDA変換器出力を、図6では丸付きの記号で示す。従って、ディザ発生回路16は、アナログ信号の信号源として選択される第1,2のDA変換器12,13の選択周期を拡散するように、ディザ信号をアナログ信号切替用スイッチ14に送ることにより、アナログ信号切替用スイッチ14による切替を制御する。上記のような実施の形態3によれば、第1,2のDA変換器12,13がDA変換装置1の駆動クロックと同じ速度で動作するため、実施の形態1,2に比べて動作速度が遅くなるものの、第1,2のDA変換器12,13の動作タイミングを選択するタイミングの周期性をディザ発生回路16により拡散させることによって、第1,2のDA変換器12,13のINL特性の残留誤差の影響をディザパターンにより時間的に拡散することができ、比較的簡単な構成でSFDRをより拡大させることができる。実施の形態4.実施の形態3では、2個のDA変換器12,13を用いた構成について説明した。これに対して、実施の形態4では、3個のDA変換器12,13,17を用いる構成について説明する。図7は、この発明の実施の形態4によるDA変換器を示す構成図である。図7において、実施の形態4のDA変換装置201の構成の概要は、実施の形態3のDA変換装置101と同様であるが、実施の形態4のDA変換装置201は、第3のDA変換器DAC317、加算器18、遅延回路19及びクロック選択スイッチ20をさらに有する点が実施の形態3のDA変換装置101とは異なる。図8は、図7のDA変換装置201の動作タイミングを示すタイミングチャートである。この図8に示すように、実施の形態4のディザ発生回路16は、1/-1のディザ信号を出力し、加算器18でディザ信号と遅延回路19の出力とが加算されて、第1~3のDA変換器12,13,17のうちのいずれか1つが選択される。このような構成でDA変換器を選択することによって、同じDA変換器が2回連続で選択されることがなくなる。ここで、実施の形態4では、ディザ発生回路16、加算器18、遅延回路19及びクロック選択スイッチ20が切替制御手段を構成している。実施の形態4では、データ選択用スイッチ11が切替手段を構成している。上記のような実施の形態4によれば、複数のDA変換器のうち信号出力するDA変換器がディザ信号に基づいて選択され、同一のDA変換器が連続で選択されないように、データ選択用スイッチ11及びアナログ信号切替用スイッチ14が制御される。これにより、実施の形態3のDA変換装置101に比べて、高速動作できるとともに、SFDRをより拡大させることができる。なお、実施の形態4では、3個のDA変換器12,13,17を用いた例について説明したが、4個以上のDA変換器を用いてもよい。また、実施の形態1~4では、基準電圧及び補正電圧を用いた構成について説明したが、電圧を電流に置き換えて、基準電流及び補正電流としてもよい。"