抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、前記入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、前記分割電圧と前記入力信号の電圧を比較するカレントミラー回路と、を備え、前記カレントミラー回路は、前記電圧差に応じて、前記カレントミラー回路に入力される前記分割電圧を実効的に補正する電位補正回路を含む、半導体装置。請求項1に記載の半導体装置において、前記電位補正回路は、制御端子で前記分割電圧を受ける複数のトランジスタと、前記複数のトランジスタの入力端子に供給される電流を前記電圧差に応じて制御する制御回路と、を含み、前記電位補正回路は、前記複数のトランジスタの出力端子から出力される電流の総和を比較電流として流す、半導体装置。請求項2に記載の半導体装置において、前記トランジスタは、前記制御端子で受けている前記分割電圧が大きいほど、大きな比較電流を流し、前記検出回路は、前記分割電圧と前記所定の基準電圧との電圧差に応じた値の補正信号を前記制御回路に供給し、前記制御回路は、前記分割電圧が前記基準電圧よりも低い場合は前記電圧差が大きいほど、前記複数のトランジスタの入力端子に供給される電流を大きくし、前記分割電圧が前記基準電圧よりも高い場合は前記電圧差が大きいほど前記複数のトランジスタの入力端子に供給される電流を小さくする、半導体装置。請求項1から3のいずれか1項に記載の半導体装置において、前記抵抗分割回路では、第1電位を供給する第1電位線と、第2電位を供給する第2電位線と、第1抵抗素子と、第2抵抗素子と、が設けられ、前記第1抵抗素子の一端が前記第1電位線に接続され、前記第2抵抗素子の一端が前記第2電位線に接続され、前記第1抵抗素子の他端が、前記入力端子と前記第2抵抗素子の他端とに接続されており、前記入力端子では、前記第1抵抗素子および前記第2抵抗素子により前記抵抗分割された分割電圧を受けている、半導体装置。上述のような半導体装置では、抵抗分割回路から分割電圧が供給されるVrefピンでのリーク電流に起因する電圧のずれ量を小さくするために、抵抗値が小さい抵抗分割回路が設けられることが多い。この場合、抵抗分割回路には大きな電流が流れることになり、抵抗分割回路で消費される消費電力が増大してしまうという問題があることを本願発明者は明らかにした。本発明の半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、前記入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、前記分割電圧と前記入力信号の電位を比較するカレントミラー回路と、を備え、カレントミラー回路は、前記電圧差に応じて、前記カレントミラー回路に入力される前記分割電圧を実効的に補正する電位補正回路を含む。本発明によれば、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子を有する半導体装置では、検出回路が、入力端子からカレントミラー回路に供給される分割電圧と、所定の基準電圧との電圧差を検出し、電位補正回路は、その検出された電圧差と、分割電圧とに応じてカレントミラー回路の分割電圧を基準電圧に近づけるように実効的に補正する。このため、半導体装置では、基準電圧からのずれ量が大きな分割電圧を入力端子で受けたときに、その分割電圧のずれ量に伴うカレントミラー回路の判定値のずれが補正される。したがって、入力端子での分割電圧のずれ量を小さくするために抵抗分割回路の抵抗値を小さくする必要性がなくなるので、抵抗分割回路の抵抗値を大きな値に設定して抵抗分割回路に流れる電流を小さくすることが可能となり、抵抗分割回路で消費される消費電力を低減することが可能となる。以下、本発明の一実施形態について図面を参照して説明する。図1は、本実施形態における半導体装置を示すブロック図である。半導体装置1は、例えば、LPDDR2に準拠した低消費電力DRAMにより実現される。半導体装置1は、抵抗分割回路10と、半導体チップ100と、半導体チップ100に設けられたVrefピン101およびCAピン109と、を備える。Vrefピン101は、参照電圧Vrefを半導体チップ100内に供給するために用いられる入力端子である。CAピン109は、外部から入力信号を受けるための信号入力端子であり、参照電圧Vrefの比較対象であるCA電圧を入力信号として半導体チップ100内に入力するために用いられる。半導体チップ100は、検出回路102と、レシーバ回路受信回路140と、を備える。抵抗分割回路10は、電源電位VDDを供給する電位線11と、電源電位VDDよりも低い接地電位VSSを供給する電位線14と、同じ抵抗値の分圧抵抗12および13と、を備える。抵抗分割回路10では、分圧抵抗12の一端が電位線11と接続され、分圧抵抗13の他端が電位線14と接続され、分圧抵抗12の他端は、Vrefピン101と分圧抵抗13の他端とに接続される。よって、抵抗分割回路10は、電位線11と電位線14との間の電圧VDDを、分圧抵抗12および13により抵抗分割し、電圧VDDの抵抗分割された分割電圧を、参照電圧VrefとしてVrefピン101に供給する。Vrefピン101は、抵抗分割回路10で抵抗分割された分割電圧を受け、Vrefピン101から、半導体チップ100内の検出回路102とレシーバ回路140とに分割電圧が供給される。このとき、分圧抵抗12に流れる電流の一部が、Vrefピン101から半導体チップ100内にリークする。そのリーク電流によって分割電圧が0.5×VDDよりも低下してしまう。例えば、分圧抵抗12および13のそれぞれについては120kΩの抵抗素子が用いられ、電位線11には電源電位VDDとして1.2Vの電位が供給され、電位線14には接地電位VSSとして0Vの電位が供給されている場合には、分圧抵抗12には5μAの電流が流れる。ここで、半導体チップ100内での接地電位へのリーク電流が、LPDDR2で要求される上限値1μAであると仮定すると、分圧抵抗13に流れる電流は4μAとなり、Vrefピン101に供給される分割電圧は49×VDDまで低下する。よって、Vrefピン101では、49×VDD~59×VDDの範囲内でリーク電流に起因する電圧のずれが生じる。検出回路102は、Vrefピン101から供給された分割電圧と、所定の基準電圧と、の電圧差を検出する。検出回路102は、その電圧差に応じた値の補正信号をレシーバ回路140に供給する。検出回路102は、比較回路110とキャリブレーション回路120とを備える。また、電位線121および電位線122は、キャリブレーション回路120が、基準電圧を生成するのに用いられる。電位線121には電源電位VDDが供給され、電位線122には、電源電位VDDよりも低い接地電位VSSが供給されている。比較回路110は、Vrefピン101から半導体チップ101内に供給された分割電圧を受け、キャリブレーション回路120から基準電圧を受けている。そして比較回路110は、分割電圧と基準電圧とを比較して、分割電圧と基準電圧との電圧差を示すアナログ差分信号を、キャリブレーション回路120に供給する。例えば、比較回路110は、分割電圧が基準電圧よりも小さいほど信号レベルが低くなるアナログ差分信号を、キャリブレーション回路120に供給する。キャリブレーション回路120は、比較回路110からアナログ差分信号を受け付けると、そのアナログ差分信号のレベルに応じて設定された検出信号を補正コード出力回路130に供給する。また、キャリブレーション回路120は、電位線121および電位線122にて供給される電圧VDDを受けて、例えば、電圧VDDを抵抗分割してVDD/2に等しい基準電圧を生成し、その基準電圧を比較回路110に供給する。補正コード出力回路130は、検出信号のレベルごとに補正コードを保持するレジスタを有し、キャリブレーション回路120から検出信号を受け付けると、その検出信号のレベルに対応する補正コードを特定する。補正コード出力回路130は、電圧差を示す検出信号に応じた補正コードを、信号線104を介してレシーバ回路140に供給する。レシーバ回路140は、信号線103から分割電圧を受け付け、信号線104から電圧差に応じた補正コードを受け付け、CAピン109から信号線105を介して供給されるCA電圧を受けている。レシーバ回路140は、そのCA電圧に応じたCA信号と、補正コードに応じて適正化された分割電圧とを比較し、CA電圧がVref電圧よりも高いか否かを判定する。すなわち、本実施形態による半導体装置1は、外部から入力信号を受け付けるためのCAピン109と、抵抗分割回路10で抵抗分割された分割電圧を受けるための入力端子101と、入力端子101から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路102と、その電圧差に応じて適正化された分割電圧と、入力信号の電圧とを比較するレシーバ回路140と、を有して構成されている。また、本実施形態による抵抗分割回路10では、第1電位を供給する第1電位線11と、第2電位を供給する第2電位線14と、第1抵抗素子12と、第2抵抗素子13と、が設けられ、第1抵抗素子12の一端が第1電位線11に接続され、第2抵抗素子13の一端が第2電位線14に接続され、第1抵抗素子12の他端が、入力端子101と第2抵抗素子13の他端とに接続されており、入力端子101では、第1抵抗素子12および第2抵抗素子13により抵抗分割された分割電圧を受けている構成である。図2は、レシーバ回路140の詳細構成の一例を示す回路図である。レシーバ回路140は、カレントミラー回路150を備える。カレントミラー回路150は、トランジスタ145eと、トランジスタ151aおよび151bと、イネーブルトランジスタ152と、電位補正回路153と、を備え、イネーブルトランジスタ152に信号線141からHHighレベルの信号が供給されと動作可能になる。電位補正回路153は、制御回路154とトランジスタ回路155とを備える。なお、電位線158には電源電位VDDが供給され、電位線159には電源電位VDDよりも低い接地電位が供給されている。トランジスタ151aおよび151bのそれぞれは、pチャネルMOSMetalOxideSemiconductorトランジスタである。また、イネーブルトランジスタ152は、nチャネルMOSトランジスタである。カレントミラー回路150では、電位線158からトランジスタ回路155を介してノード157へ流れる比較電流に応じた比較電位が、トランジスタ151aおよび151bのゲート端子に供給される。このため、トランジスタ151aとトランジスタ151bのトランジスタサイズが同等であれば、トランジスタ151bにも比較電流と等しい電流が流れる。電位補正回路153は、検出回路102が出力する補正コードに応じて、カレントミラー回路150に入力される分割電圧を実効的に補正する。トランジスタ回路155は、トランジスタ145a~145dを備え、各トランジスタ145a~145dのゲート端子には信号線103を介して分割電圧が供給される。トランジスタ145a~145dのそれぞれは、ゲート端子で受けている分割電圧が大きいほど、大きな電流をソース端子に流すことが可能である。本実施形態では、トランジスタ145a~145dのそれぞれはnチャネルMOSトランジスタである。制御回路154は、トランジスタ145a~145dに其々対応するスイッチング素子144a~144dを備える。スイッチング素子144a~144dは、検出回路102が出力する補正コードに応じて、対応するトランジスタに電流を流すか否かを制御する。補正コードは、分割電圧と基準電圧との電圧差によって、いくつのスイッチング素子をONすれば最適な分割電圧が得られるかを示す信号であり、補正コードに示された数のスイッチング素子がONすることによって、ノード157に流れる電流量が決まる。具体的には、基準電圧から分割電圧を減算した電圧差が大きいほど、つまり、分割電圧が基準電圧よりも低くその差が大きい時ほど、ノード157に流す電流をより多くする必要があるため、ONされるスイッチング素子144a~144dの数が多くなるように制御される。一方、分割電圧が基準電圧よりも高くその差が大きい時には、ノード157に流す電流をより少なくする必要があるため、ONされるスイッチング素子144a~144dの数が少なくなるように制御される。但し、スイッチング素子の全てがOFF状態になることは無く、少なくとも1つのスイッチング素子がONされるように制御される。ここで、補正コードは、スイッチング素子144a~144dに其々対応する複数の補正信号を含んでいる。補正信号がHレベルである場合には、スイッチング素子144a~144dのそれぞれは、トランジスタ151aのドレイン端子とトランジスタ回路155のノード156a~156dとの間を接続し、補正信号がLレベルで有る場合には、スイッチング素子144a~144dのそれぞれは、トランジスタ151aのドレイン端子とトランジスタ回路155のノード156a~156dとの間を切断する。例えば、スイッチング素子144aの制御端子にHレベルの補正信号が供給され、スイッチング素子144b~144dのそれぞれの制御端子にLレベルの補正信号が供給された場合、スイッチング素子144aのみがON状態となり、トランジスタ151aのドレイン端子とトランジスタ145aのノード156aとの間を接続し、スイッチング素子144b~144dのそれぞれは、トランジスタ151aのドレイン端子とノード156b~156dとの間を切断する。したがって、電位線158からトランジスタ151aのドレイン端子を介して電流が電位線159へ流れることになる。このように、制御回路154によって、ノード157への電流量が決定されると、カレントミラー回路150は、信号線105からトランジスタ145eに供給されるCA電圧が、トランジスタ145a~145dにより補正されたVref電圧よりも高いか低いかを判定して、出力ノード160の電圧を決定する。つまり、信号線141からHレベルの信号が供給されると、イネーブルトランジスタ152が導通状態となり、トランジスタ151aのドレイン端子が、制御回路154とトランジスタ回路155を介して電位線159と接続状態となり、トランジスタ151aのドレイン端子の電位が制御回路154とトランジスタ回路155の導通状態に応じた、電源電位VDDと接地電位VSSの中間電位となる。このため、トランジスタ151aおよび151bのそれぞれのゲート端子の電位も中間電位となり、電位線158から制御回路154およびトランジスタ回路155を介して電位線159に電流が流れると共に、CA電圧に応じて電位線158からトランジスタ145eを介して電位線159に電流が流れるため、出力ノード160の電圧が決定される。例えば、CA電圧がVref電圧よりも高い場合には、CA電圧に応じたトランジスタ145eのオン抵抗値が、トランジスタ151bのオン抵抗値よりも相対的に小さくなり、出力ノード160に供給される出力電位がLレベルとなる。一方、CA電圧がVref電圧よりも低い場合には、CA電圧に応じたトランジスタ145eのオン抵抗値が、トランジスタ151bのオン抵抗値よりも相対的に大きくなり、出力ノード160に供給される出力電位がHレベルとなる。ここで言う、トランジスタのオン抵抗とは、オン状態のソースドレイン間の抵抗値のことである。すなわち、本実施形態によるレシーバ回路140は、制御端子ゲート端子で分割電圧を受ける複数のトランジスタ145a~145dと、トランジスタ145a乃至145dの入力端子156a乃至156dに供給される電流を、電圧差に応じて制御する制御回路154と、を有して構成されている。そしてレシーバ回路140は、複数のトランジスタ145a~145dの出力端子ソース端子から出力される電流の総和を比較電流として流す。例えば、トランジスタ145a乃至145dは、その制御端子で受けている分割電圧が大きいほど、大きな比較電流を流し、検出回路102は、分割電圧が小さいほど、小さな値の電圧差を制御回路154に供給する場合、制御回路154は、電圧差が大きいほど、トランジスタ145a乃至145dの入力端子156a乃至156dに供給される電流を大きくする。本実施形態によれば、半導体装置1には、抵抗分割回路10で抵抗分割された分割電圧を受けるためのVrefピン101と、外部から入力信号を受けるためのCAピン109が設けられている。半導体装置1では、検出回路102が、Vrefピン101から供給される分割電圧と、所定の基準電圧との電圧差を検出し、レシーバ回路140が、その検出された電圧差と、分割電圧とに応じた比較電流を流す。具体的には、レシーバ回路140は、分割電圧と入力信号の電圧を比較するカレントミラー回路150を備え、カレントミラー回路150では、電位補正回路153が、カレントミラー回路150に入力される分割電圧を実効的に補正する。このため、半導体装置1では、基準電圧からのずれ量が大きい分割電圧をVrefピン101で受けたときに、分割電圧のずれ量に伴う比較電圧のずれが補正される。したがって、Vrefピン101でのリーク電流に起因する分割電圧のずれ量を小さくするために抵抗分割回路10の抵抗値を小さくする必要性がなくなるので、抵抗分割回路10の抵抗値を大きな値に設定して抵抗分割回路10に流れる電流を小さくすることが可能となり、抵抗分割回路10で消費される消費電力を低減することが可能となる。また、本実施形態では、電位補正回路153は、ゲート端子で分割電圧を受ける複数のトランジスタ145a~145dを備え、トランジスタ145a乃至145dの入力端子156a乃至156dに供給される電流を、検出回路102が検出した電圧差に応じて制御する。そして電位補正回路153は、トランジスタ145a乃至145dのソース端子から出力される電流の総和を比較電流として流す。例えば、電位補正回路153は、分割電圧が基準電圧よりも低い場合は電圧差が大きいほど、複数のトランジスタ145a乃至145dの入力端子に供給される電流を大きくし、分割電圧が基準電圧よりも高い場合は電圧差が大きいほど複数のトランジスタ145a乃至145dの入力端子に供給される電流を小さくする。このため、レシーバ回路140は、検出回路102が検出した電位差に応じて、Vrefピン101から入力される分割電圧を比較電圧に近づけるように実効的に補正することが可能となる。以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。