"ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路と、を備えることを特徴とする半導体装置。前記ロウ周辺回路は、制御テスト信号、テスト回路用アドレス信号、及びディスターブ試験用テスト信号に応じて、テストモード信号を出力する行制御回路と、前記行制御回路から出力された前記テストモード信号を用いて、前記バンク毎に複数のワード線のうちの内部アドレス信号で指定されたワード線を選択し制御する複数のプリデコーダと、を含むことを特徴とする請求項1に記載の半導体装置。前記ロウ周辺回路は、制御テスト信号とテスト回路用アドレス信号に応じて活性レベル又は非活性レベルの信号を出力する第1の論理ゲートと、活性レベルのディスターブ試験用テスト信号と前記第1の論理ゲートから出力される信号を受けて、テストモード信号を活性レベルと非活性レベルとで交互に遷移させる第2の論理ゲートと、前記第2の論理ゲートから出力されるテストモード信号が活性レベル又は非活性レベルのとき、内部アドレス信号に応じて、前記バンク毎にワード線を選択し制御する複数のプリデコーダと、を含むことを特徴とする請求項1に記載の半導体装置。ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイを有する半導体装置のテスト方法であって、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択することを特徴とする半導体装置のテスト方法。ワード線WLのディスターブテストを行なう際に、全バンクが同時に選択されてしまうと、大きな電流が流れてノイズが発生し、試験時のディスターブサイクルを短くすることができないという問題があった。また、ACT-PREコマンドを複数回繰り返すことにより、ディスターブテスト時の当該ワード線のディスターブ時間や回数を制御しているが、ディスターブサイクルtRCを短くすると、動作時のピーク電流増加に伴いノイズ量が大きくなる。その結果、tRC短縮には限界があり、ディスターブテストの高速化を企図する上での困難な課題があった。本発明者らは、上記従来技術の欠点を解消して高速なディスターブテストを実施することを目的として鋭意研究を重ねた結果、バンク毎にワード線を別々に活性化させることでディスターブテスト時のピーク電流低減を図り、ノイズ量を低減できることを発見し、また、斯くしてディスターブサイクルの高速化及びテスト時間の削減ができることを明らかにして、この知見に基づく発明を完成するに至った。本発明は、アドレス信号に応じてバンク毎に選択可能な回路を設けることで、動作ピーク電流の低減によるノイズ量の低減が可能な技術を提供することを目的とする。上述の課題に鑑み、本発明の一態様は、ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路とを備える半導体装置に関する。本発明によれば、ディスターブ試験時のピーク電流低減によりノイズ量を低減できる。また、回路論理、信号線も特に大きな増加無く実現可能である。さらに、本発明によれば、ディスターブサイクル高速化によるテスト時間削減を図ることができる。本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。以下、本発明の好ましい実施形態に従う半導体記憶装置及びそのテスト方法について、添付図面を参照しつつ詳しく説明する。但し、以下に説明する実施形態によって本発明の技術的範囲は何ら限定解釈されることはない。図1は、本発明の実施形態による半導体装置の概略図である。同図に示すように、半導体装置10は、クロック発生回路11、コマンドアドレスC/Aデコーダ12、モードレジスタ及びテストモードレジスタMRS/TMRS13、制御回路14、メモリセルアレイ15、ロウ周辺回路16、センスアンプSA17、カラム周辺回路18、及びデータ入出力部19を備えている。また、半導体装置10は、複数のクロック端子CK,/CK,CKE、複数の制御信号端子/CS,CA0~CA9及び複数のデータ端子DQ0~DQnを有している。クロック発生回路11は、クロック端子を介して外部から供給されるクロック信号CK及び/CKと、クロックイネーブル信号CKEとに応じて、半導体装置10内の各回路において用いられる内部クロック信号ICKを発生する。C/Aデコーダ12は、制御信号端子を介して外部から供給されるチップセレクト信号/CS及びコマンドアドレス信号CA0~CA9以下の説明において、これらの信号をまとめて制御信号と呼ぶ場合ありを受け取り、各種内部制御信号を発生する。各種内部制御信号には、アクティブコマンドACT、リード/ライトコマンドR/W、プリチャージコマンドPRE、オートリフレッシュコマンドREF、モードレジスタセットコマンドMRS及び内部アドレス信号RXAB内部行アドレス信号、内部列アドレス信号などが含まれる。MRS/TMRS13は、C/Aデコーダ12から供給されるモードレジスタセットコマンドMRSに応じて、動作モード信号MS及びテストモード信号TMを発生する。なお、MRS/TMRS13により生成される信号は、テスト信号を生成するものであり、当該テスト信号の役割はセット/リセット機能を有し、図中のロウ周辺回路のPREDECプリデコーダ内にて、ワード線WLの選択制御に利用される。制御回路14は、C/Aデコーダ12から供給される内部制御信号ACT、R/W、PRE、あるいはREF、及びMRS/TMRS13から供給される動作モード信号MSを受け取り、行動作制御信号/RAS及び列動作制御信号/CASを発生する。メモリセルアレイ15は、複数のワード線WLと複数のビット線BLと、ワード線とビット線との交点にそれぞれ対応するように配置された複数のメモリセルMCとを含む。図1では、一本のワード線と一本のビット線、及びこれらの交点に対応して配置される1個のメモリセルを示している。本実施形態において、メモリセルアレイ15は例示的に4つのバンクに分割されている。また、メモリセルアレイ15に含まれるワード線WLの選択は、内部行アドレス信号RXABに基づき行われる。ロウ周辺回路16は、行制御回路とプリデコーダを備え、各種入力信号に応じて、任意のワード線を選択する。具体的には、ロウ周辺回路16内の行制御回路は、A13制御テスト信号TX4DQ、テスト回路用アドレス信号CIA<13>、及びディスターブ試験用テスト信号TPCBHに応じて、テストモード信号TMULWORを任意のプリデコーダ166a~dに供給する。プリデコーダ166a~dは、テスト回路用アドレス信号CIA<13>に応じて、複数のワード線WLのうちの内部行アドレス信号RXABで指定されたワード線WLを選択し、制御する。センスアンプ17は、それぞれ対応するビット線に接続された複数のセンスアンプ回路図示せずを含む。複数のセンスアンプ回路は、制御回路14から供給される行動作制御信号/RASに応じて、活性状態又は非活性状態に制御される。通常動作時において、複数のセンスアンプ回路は、各々が接続されているビット線に接続されているメモリセルに接続されたワード線が活性化されたときに活性化される。そして、活性状態のセンスアンプ回路は、対応するビット線上にメモリセルMCから読み出されたデータを増幅する。カラム周辺回路18は列制御回路とカラムデコーダを備え、各種入力信号に応じて、センスアンプ17とデータ入出力部19を任意に接続する。より詳細には、カラム周辺回路18内の列制御回路は、内部アドレス信号RXAB及び列動作制御信号/CASを受け取り、列アドレスRXABを含むロウデコーダ制御信号をカラムデコーダ図示せずに供給する。カラムデコーダは、ロウデコーダ制御信号に応じて、複数のセンスアンプ回路のうちのRXABで指定されたセンスアンプ回路とデータ入出力部19とを選択的に接続する。データ入出力部19は、データ端子DQを介して、センスアンプ回路から供給されるリードデータを外部に出力する。また、データ入出力部19は、データ端子DQを介して外部から供給されるライトデータをカラム周辺回路18、センスアンプ17を介してメモリセルアレイ15に供給する。なお、上記構成では、C/Aデコーダ12にコマンドアドレス信号CA0~CA9が入力される構成としたが、コマンド信号/CS含むが入力されるコマンド端子に接続されるコマンドデコーダと、アドレス信号が入力されるアドレス端子に接続されるアドレスバッファとを設けるようにしてもよい。その場合、コマンドデコーダは、コマンド端子を介して供給されるコマンド信号に応じて、各種内部制御信号を発生し、アドレスバッファは、アドレス端子を介して供給されるアドレス信号に応じて、内部アドレス信号を発生する。次に、図2を参照して、本発明の実施形態におけるロウ周辺回路16の内部構造について詳細に説明する。ロウ周辺回路16は、Xアドレスバッファ回路161と、各種ゲート回路162、163、164、165と、プリデコーダ166a~dとを含む。ロウ周辺回路16は、各種入力信号に応じてバンク毎に任意のワード線を選択できるように構成されている。また、図示していないが、MRS/TMRS13からの信号は、ロウ周辺回路16の各プリデコーダ166a~d内にてワード線WLの選択制御に利用される。Xアドレスバッファ回路161は、C/Aデコーダ12からの内部行アドレス信号RXABを一時的に保持し、所定のタイミングで保持した内部行アドレス信号RXABをプリデコーダ166a~dへ出力する。各種ゲート回路162、163、164、165は、その組み合わせによりテスト回路用アドレス信号CIA<13>などの入力信号に応じて、プリデコーダ166a~dに対応するテストモード信号TMULWOR、A、B、C、Dを出力する。詳細には、論理ゲート162は、A13制御テスト信号TX4DQによりイネーブル状態となり、テスト回路用アドレス信号CIA<13>の入力値ハイレベル/ローレベルに対応するテスト信号TCIA<13>を生成し、出力する。論理ゲート163もまた、A13制御テスト信号TX4DQによりイネーブル状態となり、テスト回路用アドレス信号CIA<13>の入力値ハイレベル/ローレベルに応じたテスト信号TCIAB<13>を生成し、出力する。テスト回路用アドレス信号CIA<13>がハイレベルに立ち上がると、それに応じてテスト信号TCIA<13>は一定の遅延時間を持ってハイレベルに立ち上がる。一方、テスト信号TCIAB<13>は一定の遅延時間を持ってローレベルとなる。ANDゲート164は、論理ゲート162の出力をテスト信号TCIA<13>として又は論理ゲート163の出力をテスト信号TCIAB<13>として受ける。ANDゲート164は、ディスターブ試験用テスト信号TPCBHが活性レベルのときイネーブル状態となり、テスト信号TCIA<13>又はテスト信号TCIAB<13>に応じたハイレベル/ローレベルの出力レベルに遷移する。そして、2段の縦続接続されたインバータ165は、信号タイミングの調整と各信号の論理反転を行い、対応するプリデコーダ166a~dに出力する。プリデコーダ166a~dは、セットSET、内部行アドレス信号RXABを受け、さらにインバータ165が出力するテストモード信号TMULWORをリセット入力Rに受けることで、複数のワード線のうちの内部行アドレス信号RXABで指定されたワード線WLを選択し、制御する。本発明の実施形態によるロウ周辺回路16において、ワード線制御信号をCLK同期化してディスターブワード線のセット、リセットを実施させることに加え、図2に示すようにテスト信号TCIA<13>とその逆相テスト信号TCIAB<13>信号により、ワード線のバンク別制御を可能とする。以下、図1及び図2に示す半導体装置10のロウ周辺回路16の動作について、図3及び図4を参照しつつ説明する。図3は、ディスターブテスト時における各信号のタイミング図である。図3に示すように、テスト回路用アドレス信号CIA<13>がハイレベルになると、ゲート回路162の出力信号が一定の遅延時間を持ってハイレベルに立ち上がり、ハイレベルのテスト信号TCIA<13>が出力される。応じて、このテスト信号TCIA<13>とハイレベルのディスターブ試験用テスト信号TPCBHを受けるANDゲート164の出力信号はハイレベルに立ち上がる。2段の縦続接続されたインバータ165は、ANDゲート164からの出力信号を受け、プリデコーダ166a、166cにテストモード信号TMULWOR、A、Cを出力する。これを受けて、バンクA、Cのワード線WLA、WLCは、内部行アドレス信号RXABに基づきハイレベルに選択される。また、バンクB、Dについては、まず、テスト回路用アドレス信号CIA<13>がハイレベルになると、このハイレベルへの立ち上がりに応答して、ゲート回路163の出力信号が一定の遅延時間を持ってローレベルとなり、ローレベルのテスト信号TCIAB<13>がバンクB、Dワード線制御用のANDゲート164に出力される。その後、テスト回路用アドレス信号CIA<13>がローレベルになると、それに応じてテスト信号TCIAB<13>が一定の遅延時間を持ってハイレベルに立ち上がる。その結果、バンクB、Dのワード線WLB、WLDは、内部行アドレス信号RXABに基づきハイレベルに選択される。図4は、本実施形態によるバンク別制御の動作について説明するための図である。図4から明らかなように、バンクA、C、及びバンクB、Dのディスターブワード線のセット、リセットをA13信号相違いで制御し、動作ピーク電流を低減及びノイズ低減させることで、ディスターブサイクルの高速化及びテスト時間削減を可能とする。本実施形態では、ワード線WLの制御周期が30~40nsでされている例を示す。バンクA、Cがハイレベルのときは、バンクB、Dはローレベルとなり、バンクA、Cがローレベルのときは、バンクB、Dはハイレベルになるように制御されている。本実施形態によると、テスト動作のときに、バンク毎にワード線WLのHi/Loを逆相で動作させることで、ピーク電流を低減できる結果、ディスターブサイクルの高速化を図ることが可能となる。このように、図2に示す本発明の実施形態ではテスト回路用A13アドレス信号TCIA<13>の逆相TCIAB<13>信号を追加し、ディスターブ試験用テスト信号TPCBHを活性化させ、図3のようにテスト信号TCIA<13>にてバンクA、Cのワード線WLA、WLC、テスト信号TCIAB<13>にてバンクB、Dのワード線WLB、WLDを相違いで別々に制御させることを可能とする。なお、上記実施形態においては、メモリセルアレイを4つのバンクに分割した例について説明したが、本発明はこれに限定されるものではない。例えば、8個や16個などに分割されてもよいことは言うまでもなく、分割されたバンク毎に制御することができる。さらに、各バンクを別々タイミングで選択する構成にしてもよい。以上の説明では、一例としてDRAMを想定したが、本発明はフラッシュメモリ、PRAM、RRRAM、FeRAMなどのDRAM以外の半導体記憶装置にも適用することができる。"