外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック信号生成部と、信号を出力する際の基本レイテンシを設定する基本レイテンシ設定部と、連続するコマンドの各々に対して、前記基本レイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシをハーフレイテンシ選択情報信号に応じて選択的に付加するレイテンシ反映部とを備えることを特徴とする半導体メモリ装置。前記内部クロック信号が、前記外部クロック信号の周期が2分周されたクロック信号であることを特徴とする請求項1に記載の半導体メモリ装置。4ビットバースト長伝送モードまたは8ビットバースト長伝送モードの場合、連続する前記コマンド間のクロック間隔が、一定であることを特徴とする請求項1に記載の半導体メモリ装置。前記レイテンシ反映部が、前記基本レイテンシに応答してデータをラッチし、前記外部クロック信号の1クロック周期と等しい遅延量を前記ラッチされたデータに付加せずに、前記ハーフレイテンシ選択情報信号に応じて前記ラッチされたデータまたは遅延された前記ラッチされたデータを出力することを特徴とする請求項3に記載の半導体メモリ装置。10ビットバースト長伝送モードの場合、連続する前記コマンドが、第1間隔及び前記第1間隔と異なる第2間隔で交互するコマンド間の間隔で伝送されることを特徴とする、請求項1に記載の半導体メモリ装置。前記第1間隔及び前記第2間隔が、各々前記外部クロック信号の4クロック周期及び6クロック周期に対応することを特徴とする請求項5に記載の半導体メモリ装置。前記レイテンシ反映部が、前記コマンドのうち、交互に選択される一方側のコマンドに対しては、前記基本レイテンシに前記ハーフレイテンシを選択的に付加することを特徴とする請求項5に記載の半導体メモリ装置。前記レイテンシ反映部が、前記コマンド間の間隔が前記外部クロック信号の4クロック周期である場合、前記基本レイテンシに前記ハーフレイテンシを付加することを特徴とする請求項1に記載の半導体メモリ装置。前記レイテンシ反映部が、前記コマンドの間の間隔が前記外部クロック信号の6クロック周期である場合、前記基本レイテンシに前記ハーフレイテンシを付加しないことを特徴とする請求項1に記載の半導体メモリ装置。前記レイテンシ反映部が、連続する前記コマンドのうち、最初のコマンドに対しては前記基本レイテンシに前記ハーフレイテンシを付加しないことを特徴とする請求項1に記載の半導体メモリ装置。前記基本レイテンシが、モードレジスターセットを介して設定されることを特徴とする請求項1に記載の半導体メモリ装置。前記ハーフレイテンシ選択情報信号が、ピンを介して印加されることを特徴とする請求項1に記載の半導体メモリ装置。外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック生成部と、基本レイテンシ及びカラムアドレスストローブレイテンシにより基本リードレイテンシを決定するレイテンシ制御部と、連続するリードコマンドの各々に応答して、バースト長に対応するリードデータを各々ラッチし、前記基本リードレイテンシに応じて、ラッチされたそれぞれの前記リードデータを順次出力するデータ出力部と、連続する前記リードコマンドの各々に応答して、ハーフレイテンシ選択情報信号をラッチし、前記基本リードレイテンシに応じて、ラッチされた前記ハーフレイテンシ選択情報信号を出力するハーフレイテンシ選択情報信号出力部と、前記ハーフレイテンシ選択情報信号出力部の出力信号に応答して、前記データ出力部から順次出力されるラッチされた前記リードデータの各々を前記内部クロック信号の半周期と等しいハーフレイテンシだけ選択的に遅延させて外部に出力するデータ出力制御部とを備えることを特徴とする半導体メモリ装置。前記内部クロック信号が、前記外部クロック信号の周期が2分周されたクロック信号であることを特徴とする請求項13に記載の半導体メモリ装置。前記データ出力部が、連続する前記リードコマンドに対応する前記リードデータをそれぞれラッチする複数のパイプラッチ部を備えることを特徴とする、請求項13に記載の半導体メモリ装置。前記データ出力制御部が、複数の前記パイプラッチ部から出力されたそれぞれの前記リードデータを前記ハーフレイテンシと等しい遅延量だけ遅延させて出力する複数の遅延回路と、前記ハーフレイテンシ選択情報信号出力部の出力信号に応答して、複数の前記パイプラッチ部から各々出力された前記リードデータ及び複数の前記遅延回路から各々出力された遅延された前記リードデータを選択的に出力する複数の多重化部と、複数の前記多重化部の出力信号を並列に受信して直列に出力する並列直列コンバーターとを備えることを特徴とする請求項13に記載の半導体メモリ装置。4ビットバースト長伝送モードまたは8ビットバースト長伝送モードの場合、連続する前記コマンド間の間隔が一定であることを特徴とする請求項13に記載の半導体メモリ装置。前記データ出力制御部が、前記クロック信号を受信し、前記クロック信号に応答して、前記データ出力部から出力された各前記リードデータを遅延させないことを特徴とする請求項17に記載の半導体メモリ装置。10ビットバースト長伝送モードの場合、連続する前記リードコマンドが、第1間隔及び前記第1間隔と異なる第2間隔で交互するコマンド間の間隔で伝送されることを特徴とする請求項13に記載の半導体メモリ装置。前記第1間隔及び第2間隔が、各々前記外部クロック信号の4クロック周期及び6クロック周期に対応することを特徴とする請求項19に記載の半導体メモリ装置。前記データ出力制御部が、連続する前記リードコマンドのうち、交互に選択された一方側のコマンドに応答して、前記データ出力部から出力された前記リードデータを遅延させて出力することを特徴とする請求項19に記載の半導体メモリ装置。前記データ出力制御部が、前記コマンド間の間隔が前記外部クロック信号の4クロック周期である場合、前記データ出力部から出力される前記リードデータを前記ハーフレイテンシと等しい遅延量だけ遅延させて外部に出力し、前記コマンド間の間隔が前記外部クロック信号の6クロック周期である場合、前記データ出力部から出力される前記リードデータを遅延させずに外部に出力することを特徴とする請求項20に記載の半導体メモリ装置。前記データ出力制御部が、連続する前記コマンドのうち、最初のコマンドに応答して、前記データ出力部から出力される前記リードデータを遅延させずに外部に出力することを特徴とする請求項22に記載の半導体メモリ装置。前記基本レイテンシ及び前記カラムアドレスストローブレイテンシが、モードレジスターセットを介して設定されることを特徴とする請求項13に記載の半導体メモリ装置。前記ハーフレイテンシ選択情報信号が、割り当てられたピンを介して印加されることを特徴とする請求項13に記載の半導体メモリ装置。データを保存及び提供する半導体メモリ装置と前記半導体メモリ装置を制御するメモリコントローラとを備えるメモリシステムにおいて、外部クロック信号及び連続的なカラムコマンドを前記半導体メモリ装置に伝送する際、連続的な前記カラムコマンドを交互する第1間隔及び第2間隔で前記半導体メモリ装置に伝送し、連続的な前記カラムコマンドの各々のためのハーフレイテンシ選択情報信号を前記半導体メモリ装置に伝送する前記メモリコントローラと、前記メモリコントローラから前記外部クロック信号及び連続的な前記カラムコマンドの印加を受けて、前記外部クロック信号を分周することによって内部クロック信号を生成し、前記ハーフレイテンシ選択情報信号に応じて、基本リードレイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシを選択的に付加する前記半導体メモリ装置とを備えることを特徴とするメモリシステム。前記半導体メモリ装置が、前記外部クロック信号の周期を2分周して前記内部クロック信号を生成する内部クロック信号生成部と、前記基本リードレイテンシを設定するた基本レイテンシ設定部と、前記ハーフレイテンシ選択情報信号に応答して、前記基本リードレイテンシに前記ハーフレイテンシを選択的に付加するレイテンシ反映部とを備えることを特徴とする請求項26に記載のメモリシステム。前記メモリコントローラが、連続的な前記カラムコマンドを10ビットバースト長伝送モードで伝送することを特徴とする請求項26に記載のメモリシステム。前記第1クロック間隔及び前記第2クロック間隔が、各々前記外部クロック信号の4クロック周期及び6クロック周期に対応することを特徴とする請求項28に記載のメモリシステム。前記半導体メモリが、前記コマンド間の間隔が前記外部クロック信号の4クロック周期である場合、前記基本リードレイテンシに前記ハーフレイテンシを付加して、前記コマンド間の間隔が前記外部クロック信号の6クロック周期である場合、前記基本リードレイテンシに前記ハーフレイテンシを付加しないことを特徴とする請求項29に記載のメモリシステム。前記半導体メモリ装置が、連続する前記コマンドのうち、最初のコマンドに対しては前記基本レイテンシに前記ハーフレイテンシを付加しないことを特徴とする請求項30に記載のメモリシステム。前記メモリコントローラが、連続的な前記カラムコマンドを伝送する場合、前記コマンド間の間隔が一定のクロック間隔で伝送し、同じ論理レベルの前記ハーフレイテンシ選択情報信号を伝送することを特徴とする請求項26に記載のメモリシステム。前記メモリコントローラが、4ビットバースト長伝送モードまたは8ビットバースト長伝送モードで連続的な前記コマンドを一定の間隔で伝送することを特徴とする請求項32に記載のメモリシステム。前記半導体メモリ装置が、前記基本エディチーブレイテンシに応答してデータをラッチし、前記外部クロック信号の1クロック周期と等しい遅延量で前記ラッチされたデータを遅延させずに、前記ハーフレイテンシ選択情報信号に応答して、前記ラッチされたデータまたは遅延された前記ラッチされたデータを出力することを特徴とする請求項33に記載のメモリシステム。前記基本レイテンシが、モードレジスターセットを介して設定されることを特徴とする請求項26に記載のメモリシステム。前記ハーフレイテンシ選択情報信号が、ピンを介して連続的に印加されることを特徴とする請求項26に記載のメモリシステム。本発明は、連続的なカラムコマンドに対応するカラムデータを連続的に入出力する場合、データ間に空白なく入出力できる半導体メモリ装置及びこの半導体メモリ装置を含むメモリシステムを提供することを目的とする。本発明の一実施の形態によれば、半導体メモリ装置は、外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック信号生成部と、信号を出力する際の基本レイテンシを設定する基本レイテンシ設定部と、連続するコマンドの各々に対して、前記基本レイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシをハーフレイテンシ選択情報信号に応じて選択的に付加するレイテンシ反映部とを備えることを特徴とする。本発明の別の実施の形態によれば、半導体メモリ装置は、外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック生成部と、基本レイテンシ及びカラムアドレスストローブレイテンシにより基本リードレイテンシを決定するレイテンシ制御部と、連続するリードコマンドの各々に応答して、バースト長に対応するリードデータを各々ラッチし、前記基本リードレイテンシに応じて、ラッチされたそれぞれの前記リードデータを順次出力するデータ出力部と、連続する前記リードコマンドの各々に応答して、ハーフレイテンシ選択情報信号をラッチし、前記基本リードレイテンシに応じて、ラッチされた前記ハーフレイテンシ選択情報信号を出力するハーフレイテンシ選択情報信号出力部と、前記ハーフレイテンシ選択情報信号出力部の出力信号に応答して、前記データ出力部から順次出力されるラッチされた前記リードデータの各々を前記内部クロック信号の半周期と等しいハーフレイテンシだけ選択的に遅延させて外部に出力するデータ出力制御部とを備えることを特徴とする。本発明のさらなる別の実施の形態によれば、メモリシステムは、データを保存及び提供する半導体メモリ装置と前記半導体メモリ装置を制御するメモリコントローラとを備えるメモリシステムにおいて、外部クロック信号及び連続的なカラムコマンドを前記半導体メモリ装置に伝送する際、連続的な前記カラムコマンドを交互する第1間隔及び第2間隔で前記半導体メモリ装置に伝送し、連続的な前記カラムコマンドの各々のためのハーフレイテンシ選択情報信号を前記半導体メモリ装置に伝送する前記メモリコントローラと、前記メモリコントローラから前記外部クロック信号及び連続的な前記カラムコマンドの印加を受けて、前記外部クロック信号を分周することによって内部クロック信号を生成し、前記ハーフレイテンシ選択情報信号に応じて、基本リードレイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシを選択的に付加する前記半導体メモリ装置とを備えることを特徴とする。本発明は、特定バースト長の伝送モードで連続的なカラムコマンドに対応するカラムデータを連続的に入出力する場合、カラムデータ間に空白なく入出力することによって、単位時間当たりのデータ伝送量を改善することができるという効果を有する。以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施の形態を、添付図面を参照して説明する。本実施の形態では、説明の便宜のために半導体メモリ装置のリード経路を例に挙げて説明する。また、本実施の形態では、単位時間当たりのデータ伝送量が従来では低減する特定バースト長の伝送モード、すなわちBL10の伝送モードを例に説明する。ここで、BL10の伝送モードとは、外部クロック信号のクロックエッジに同期して一つのデータピンを介して連続的に入出力されるデータが10個である場合を意味する。図2は、本実施の形態に係る半導体メモリ装置及びこの半導体メモリ装置を含むメモリシステムの構成を示すブロック図である。図2に示されているように、メモリシステム100は、リード経路動作を制御するメモリコントローラ200と、メモリコントローラ200の制御によりリードデータをメモリコントローラ200に提供する半導体メモリ300とを備える。ここで、メモリコントローラ200は外部クロック信号EXCLK及び連続するリードコマンドRDCMDを半導体メモリ300に伝送する。また、特定バースト長の伝送モード時に、連続するリードコマンドRDCMDを第1及び第2のクロック間隔で交互に半導体メモリ300に伝送し、連続するリードコマンドRDCMDの各々に対応して定義されるハーフエディチーブレイテンシ選択情報信号HALを半導体メモリ300に伝送する。この時、第1及び第2のクロック間隔は外部クロック信号EXCLKの4tCK及び6tCKに対応し、ハーフエディチーブレイテンシ選択情報信号HALは連続するリードコマンドRDCMDごとに新しく定義される。そして、半導体メモリ300は、メモリコントローラ200から外部クロック信号EXCLK、連続するリードコマンドRDCMD、ハーフエディチーブレイテンシ選択情報信号HALを、各々の割り当てられたピンを介して印加され、外部クロック信号EXCLKを分周してギアダウンされた内部クロック信号INCLKを生成し、ハーフエディチーブレイテンシ選択情報信号HALに応じて、既に設定された基本リードレイテンシRLに内部クロック信号INCLKの半周期に対応する値を有するハーフエディチーブレイテンシHALを選択的に付加して、リードデータを出力する時に反映させる。一方、図3は、図2に示された半導体メモリ300の内部構成を示すブロック図であり、図4は、図3に示されたレイテンシ反映部330の内部構成を示すブロック図であり、図5は、図4に示されたデータ出力制御部339の内部構成を示すブロック図である。まず、図3に示されているように、半導体メモリ300は、外部クロック信号EXCLKの周期を分周して内部クロック信号INCLKを生成する内部クロック信号生成部310と、基本エディチーブレイテンシAL及び基本CASレイテンシCLを設定するレイテンシ設定部320と、連続するリードコマンドRDCMDに対応してメモリセルからリードデータCOREDATAを受信して、ハーフエディチーブレイテンシ選択情報信号HALに応じて、基本リードレイテンシRLにハーフエディチーブレイテンシHALを選択的に付加して、入力されたリードデータCOREDATAをメモリコントローラ200から出力する時、入力されたリードデータCOREDATAにハーフエディチーブレイテンシHALを反映させるレイテンシ反映部330とを備えている。ここでは、基本リードレイテンシRLは、基本エディチーブレイテンシALと基本CASレイテンシCLとの合計で定義される。ここで、内部クロック信号生成部310は外部クロック信号EXCLKの周期を2分周して内部クロック信号を生成する。そして、レイテンシ設定部320の初期駆動時、メモリコントローラ200によって基本エディチーブレイテンシAL及び基本CASレイテンシCLが設定されることができる。レイテンシ設定部320はモードレジスターセットであってもよい。また、レイテンシ反映部330は、図4に示されているように、連続するリードコマンドRDCMDの各々に応答して、基本エディチーブレイテンシAL及び基本CASレイテンシCLによって基本リードレイテンシRLを決定するレイテンシ制御部331と、連続するリードコマンドRDCMDの各々が遅延部333によって所定の期間だけ遅延されたリードコマンドDELYRDCMDの各々に応答してそれぞれのリードデータCOREDATAをラッチし、基本リードレイテンシRLに応じてラッチされたリードデータLATDATAを順次出力するデータ出力部335と、遅延されたリードコマンドDELYRDCMDの各々に応答して、ハーフエディチーブレイテンシ選択情報信号HALをラッチし、基本リードレイテンシRLに応じて、ラッチされたハーフエディチーブレイテンシ選択情報信号LATHALを出力するハーフエディチーブレイテンシ選択情報信号出力部337と、ハーフエディチーブレイテンシ選択情報信号出力部337の出力信号LATHAL及び内部クロック信号INCLKに応答して、データ出力部335から順次出力されるそれぞれのリードデータLATDATAをハーフエディチーブレイテンシHALだけ選択的に遅延させて、連続するリードコマンドRDCMDに対応するリードデータDATAを最終的に出力するデータ出力制御部339とを備える。ここで、データ出力部335は、リードコマンドRDCMDの各々に対応するリードデータCOREDATAをそれぞれラッチする第1~第3パイプラッチ部PIPE1、PIPE2、PIPE3で構成される。ハーフエディチーブレイテンシ選択情報信号出力部337もハーフエディチーブレイテンシ選択情報信号HALがリアルタイムで入力されるコマンドの一種であるためパイプラッチ部PIPE4で構成されてもよい。そして、データ出力制御部339は、図5に示されているように、データ出力部335から出力されたリードデータLATDATAをハーフエディチーブレイテンシHALだけ、すなわち、内部クロック信号INCLKの半周期だけ遅延させて出力する第1~第3Dフリップフロップ3391、3392、3393と、それぞれのラッチされたハーフエディチーブレイテンシ選択情報信号LATHALに応答して、データ出力部335から出力されたそれぞれのリードデータLATDATA及び第1~第3DフリップフロップDFF1~DFF33391、3392、3393から出力されたそれぞれの遅延されたリードデータDELYLATDATAのうち、いずれか一つを選択的に出力する第1~第3多重化部MUX1~MUX33394、3395、3396と、第1~第3多重化部3394、3395、3396の出力信号SELDATAを並列に受信して直列に出力するP2Sコンバーター3397とを備える。ここで、第1~第3Dフリップフロップ3391、3392、3393は内部クロック信号INCLKの立上がりエッジでなく半周期遅延された立下がりエッジでそれぞれの遅延されたリードデータDELYLATDATAの出力を開始する。このような第1~第3Dフリップフロップ3391、3392、3393の代わりに、内部クロック信号INCLKの半周期だけ遅延させて出力する通常の遅延部を利用することもできる。そして、第1~第3多重化部3394、3395、3396は、ハーフエディチーブレイテンシ選択情報信号HALに応じて、ラッチされたリードデータLATDATA及び遅延されたリードデータDELYLATDATAを互いに交互的に選択して出力する。例えば、第1多重化部3394は、論理ローレベルのラッチされたハーフエディチーブレイテンシ選択情報信号LATHALに応答して、ラッチされたリードデータLATDATAを選択して出力し、第2多重化部3395は、論理ハイレバルのラッチされたハーフエディチーブレイテンシ選択情報信号LATHALに応答して、遅延されたリードデータDELYLATDATAを選択して出力し、第3多重化部3396は、論理ローレベルのラッチされたハーフエディチーブレイテンシ選択情報信号LATHALに応答して、ラッチされたリードデータLATDATAを選択して出力する。また、P2Sコンバーター3397は遅延と未遅延とが交互に行われたリードデータ、例えば第1多重化部3394から伝送されたリードデータLATDATA、第2多重化部3395から伝送された遅延したリードデータDELYLATDATA、第3多重化部3396から伝送されたリードデータLATDATAを並列に受信して直列に変換した後、最終のリードデータDATAをメモリコントローラ200に伝送する。以下、上記のような構成を有する本発明に係る半導体メモリ装置及びこれを含むメモリシステムの動作を、図6及び図7を参照して、説明する。図6は、BL10の伝送モードによるメモリシステムの動作を説明するためのタイミング図であり、図7は、図6のタイミング図をより詳細に説明するためのタイミング図である。まず、図6に示されているように、メモリコントローラ200は、連続するリードコマンドRDCMDを半導体メモリ300に伝送する場合、コマンド間の間隔tCCDが交互に外部クロック信号EXCLKの4tCK及び6tCKとなるように伝送する。すなわち、最初のリードコマンドRDCMDを伝送して、最初のリードコマンドRDCMDの伝送時点を基準に4tCKの後に二つ目のリードコマンドRDCMDを伝送して、二つ目のリードコマンドRDCMDの伝送時点を基準に6tCKの後に三つ目のリードコマンドRDCMDを伝送する。図面には示されていないが、もし、四つ目と五つ目のリードコマンドが連続して伝送されると、三つ目のリードコマンドRDCMDの伝送時点を基準に改めて4tCKの後に四つ目のリードコマンドを伝送して、四つ目のリードコマンドの伝送時点を基準に改めて6tCKの後に五つ目のリードコマンドを伝送するようになる。これはコマンド間の間隔tCCDが二つの間隔の単位で10tCKを満足するようにするためであり、これにより、BL10の伝送モードでメモリコントローラ200に伝送されるリードデータDATAはその間に空白なく伝送可能となる。一方、メモリコントローラ200は連続するリードコマンドRDCMDを半導体メモリ300に伝送すると同時に、連続するリードコマンドRDCMDの各々に対応して新しく定義されるハーフエディチーブレイテンシ選択情報信号HALを伝送する。すなわち、最初のリードコマンドRDCMDを伝送すると同時に論理ローレベルのハーフエディチーブレイテンシ選択情報信号HALを伝送して、二つ目のリードコマンドRDCMDを伝送すると同時に論理ハイレバルのハーフエディチーブレイテンシ選択情報信号HALを伝送して、三つ目のリードコマンドRDCMDを伝送すると同時に論理ローレベルのハーフエディチーブレイテンシ選択情報信号HALを伝送する。もちろん、図面には示されていないが、仮に、四つ目と五つ目のリードコマンドが連続して伝送されると、四つ目のリードコマンドを伝送すると同時に論理ハイレバルのハーフエディチーブレイテンシ選択情報信号HALを伝送して、五つ目のリードコマンドを伝送すると同時に論理ローレベルのハーフエディチーブレイテンシ選択情報信号HALを伝送するようになる。換言すれば、ハーフエディチーブレイテンシ選択情報信号HALは、連続するリードコマンドRDCMDの各々に対応して、論理レベルが遷移して、連続するリードコマンドRDCMDの個数だけトグリングする。このように、メモリコントローラ200は、連続するリードコマンドRDCMDを半導体メモリ300に伝送すると同時に連続するリードコマンドRDCMDごとに新しく定義されるハーフエディチーブレイテンシ選択情報信号HALをリアルタイムで伝送する。半導体メモリ300は、トグリングされるハーフエディチーブレイテンシ選択情報信号HALによって最初のリードコマンドRDCMDに対応するリードデータSELDATAを遅延なくそのままメモリコントローラ200に伝送して、二つ目のリードコマンドRDCMDに対応するリードデータSELDATAを外部クロック信号EXCLKの1tCKに該当する内部クロック信号INCLKの半周期だけ遅延させてメモリコントローラ200に伝送して、三つ目のリードコマンドRDCMDに対応するリードデータSELDATAを遅延なくそのままメモリコントローラ200に伝送する。この時、二つ目のリードコマンドRDCMDに対応するリードデータSELDATAは、実質的に二つ目のリードコマンドRDCMDの伝送時点を基準に基本リードレイテンシRLの後の時点Bから出力が開始されなければならないが、基本リードレイテンシRLにハーフエディチーブレイテンシHALが付加されることによって内部クロック信号INCLKの半周期だけ遅延された時点からリードデータSELDATAの出力が開始される。もちろん、最初と三つ目とのリードコマンドRDCMD、RDCMDに対応するリードデータSELDATA、SELDATAは、ハーフエディチーブレイテンシHALが付加されておらず、基本リードレイテンシRLのみが適用された時点から出力が開始される。したがって、半導体メモリ300は連続するリードコマンドRDCMDに対応するリードデータDATAを空白なく順次メモリコントローラ200に伝送する。次に、図7を参照して図6のタイミング図をより詳細に説明する。メモリコントローラ200が、一旦、連続するリードコマンドRDCMD及び連続するリードコマンドRDCMDの各々に対応するハーフエディチーブレイテンシ選択情報信号HALを半導体メモリ300に伝送すると、半導体メモリ300は、内部メモリセルから対応のリードデータCOREDATAをデータ出力部335に含まれた第1~第3パイプラッチ部PIPE1、PIPE2、PIPE3に各々ラッチして、それぞれのリードコマンドRDCMDの伝送時点を基準に基本リードレイテンシRLの後にそれぞれのラッチされたリードデータLATDATAをデータ出力制御部339に出力する。もちろん、ハーフエディチーブレイテンシ選択情報信号HALも、ハーフエディチーブレイテンシ選択情報信号出力部337にラッチされた後、基本リードレイテンシRLの後に各々データ出力制御部339に出力される。そうすると、データ出力制御部339は、ラッチされたリードデータLATDATAの各々に対して遅延と未遅延とを交互させて、連続するリードコマンドRDCMDに対応するリードデータDATAを空白なく順次メモリコントローラ200に伝送する。これをより詳細に説明すると、第1~第3Dフリップフロップ3391、3392、3393は、それぞれのラッチされたリードデータLATDATAを内部クロック信号INCLKの半周期だけ遅延させて遅延されたリードデータDELYLATDATAを生成し、第1~第3多重化部3394、3395、3396の各々は、ハーフエディチーブレイテンシ選択情報信号HALに応じて、ラッチされたリードデータLATDATA及び遅延されたリードデータDELYLATDATAのうち、いずれか一つを選択して出力する。すなわち、第1多重化部3394は、論理ローレベルのラッチされたハーフエディチーブレイテンシ選択情報信号LATHALに応じて、ラッチされたリードデータLATDATAを選択して選択されたリードデータSELDATAとして出力し、第2多重化部3395は、論理ハイレバルのラッチされたハーフエディチーブレイテンシ選択情報信号LATHALに応じて、遅延されたリードデータDELYLATDATAを選択して選択されたリードデータSELDATAとして出力し、第3多重化部3396は、論理ローレベルのラッチされたハーフエディチーブレイテンシ選択情報信号LATHALに応じて、ラッチされたリードデータLATDATAを選択して選択されたリードデータSELDATAとして出力する。これにより、P2Sコンバーター3397は第1~第3多重化部3394、3395、3396から選択されて出力されるリードデータSELDATA、SELDATA、SELDATAを並列に受信し、直列に変換して連続するリードコマンドRDCMDに対応するリードデータDATAを空白なく順次メモリコントローラ200に伝送する。一方、本実施の形態では、半導体メモリ装置及びこれを含むメモリシステムの動作をBL10の伝送モードに関してのみ説明したが、BL4の伝送モード及びBL8の伝送モードでも本発明を適用可能である。すなわち、BL4の伝送モード及びBL8の伝送モードでは、メモリコントローラ200が連続するリードコマンドRDCMDを、それらのコマンド間の間隔tCCDが一定であるように伝送して、連続するリードコマンドRDCMDの各々に対応してトグリングされるハーフエディチーブレイテンシ選択情報信号HALを伝送するのではなく、一定の論理レベルを有するハーフエディチーブレイテンシ選択情報信号HALを伝送すればよい。そうすると、データ出力制御部339は、基本リードレイテンシRLにハーフエディチーブレイテンシを付加しない状態でリードデータDATAを出力する。このような本発明によれば、連続するリードコマンドに対応するリードデータを空白なく連続的に出力することができるので、単位時間当たりのデータ伝送量を改善できる利点がある。本発明の技術的思想は上記実施の形態によって具体的に記述されたが、以上で説明した実施の形態は、本発明を説明するためのものであり、いかなる面でも本発明を制限するものではないことに注意されなければならない。また、当業者により本発明の技術的思想の範囲内で様々な置換、変形及び変更で様々な実施の形態が可能であることを理解できるであろう。例えば、本発明の実施の形態ではリード経路動作を例に挙げて説明しているが、必ずしもこれに限定されるものではなく、書き込み経路動作にも本発明を適用することができる。