"受信した外部クロック信号と内部クロック信号との位相差に基づき、読み出し動作期間中連続的に第1の遅延量を検出する位相検出部と、1データ信号分の読み出し時間以上で、前記読み出し動作開始から受信したデータ信号を出力するまでの一定時間未満の有効期間であり、前記読み出し動作開始時に前記有効期間が開始される第1の制御信号を、前記第1の遅延量との和が前記一定時間となる第2の遅延量分遅延させることで、第2の制御信号を生成する生成部と、前記生成部によって生成された前記第2の制御信号の有効期間の開始時に前記位相検出部により検出された前記第1の遅延量分、前記データ信号を遅延させる遅延制御部と、を有することを特徴とする半導体装置。前記生成部は、前記第1の制御信号を第1の配列開始位置から入力順に配列させて記憶し、配列順に前記第2の制御信号として出力する第1の記憶部と、前記第2の遅延量に基づき前記第1の配列開始位置を選択する第1の記憶制御部と、を有することを特徴とする請求項1に記載の半導体装置。前記遅延制御部は、前記データ信号を第2の配列開始位置から入力順に配列させて記憶し、配列順に前記データ信号の読み出しが可能な第2の記憶部と、前記第1の遅延量に基づき前記第2の配列開始位置を選択する第2の記憶制御部と、を有することを特徴とする請求項2に記載の半導体装置。前記第1の記憶部の配列数と前記第2の記憶部の配列数とが同一であり、前記第1の配列開始位置と、前記第2の配列開始位置とが相反することを特徴とする請求項3に記載の半導体装置。しかしながら、読み出し動作時においては、メモリコントローラがリードコマンドを発行してから、DQS信号およびDQ信号がメモリコントローラに返ってくるまでの時間=フライトタイムは、ばらつく。ばらつく要因としては、たとえば、メモリコントローラとDIMMとの配置位置や、電源、温度などの環境変化が挙げられる。さらに、同一DIMMチャネル内に多スロットのDIMMを搭載した場合、アクセス対象とするDIMMスロットによってばらつきが異なる。また、異なるスロットに連続して読み出しまたは書き込み動作が行われる際、高速にスロットを切り替えながら、ばらつきを抑えるのは困難である。本発明は、上述した従来技術による問題点を解消するため、メモリコントローラ側にてばらつきを吸収し、連続動作時の動作切り替えを高速化させることができる半導体装置を提供することを目的とする。上述した課題を解決し、目的を達成するため、本発明の一側面によれば、受信した外部クロック信号と内部クロック信号との位相差に基づき、読み出し動作期間中連続的に第1の遅延量を検出する位相検出部と、1データ信号分の読み出し時間以上で、前記読み出し動作開始から受信したデータ信号を出力するまでの一定時間未満の有効期間であり、前記読み出し動作開始時に前記有効期間が開始される第1の制御信号を、前記第1の遅延量との和が前記一定時間となる第2の遅延量分遅延させることで、第2の制御信号を生成する生成部と、前記生成部によって生成された前記第2の制御信号の有効期間の開始時に前記位相検出部により検出された前記第1の遅延量分、前記データ信号を遅延させる遅延制御部と、を有する半導体装置が提案される。本発明の一側面によれば、メモリコントローラ側にてばらつきを吸収し、連続動作時の動作切り替えを高速化させることができるという効果を奏する。以下に添付図面を参照して、本発明にかかる半導体装置の実施の形態を詳細に説明する。本実施の形態では、半導体装置の一例として、メモリコントローラを挙げて説明するが、これに限らず、CPUやマザーボードであってもよい。実施例1実施例1では、連続的に変化するデータ信号の遅延量を確定させる制御信号の有効期間が1データ信号の読み出し時間程度まで短くても、制御信号をデータ信号の遅延量との和が一定時間となるように遅延させる。すなわち、データ信号の遅延処理中に制御信号を有効化させることができる。これにより、データ信号の応答を一定時間にしつつ、連続動作読み出しまたは書き込み時の動作の切り替えを高速化させることができる。したがって、連続動作時の全体の動作期間を短縮することができる。図1は、実施例1にかかる半導体装置の一例を示すブロック図である。図1では、半導体装置の一例として、メモリコントローラ100が挙げられている。メモリコントローラ100は、本開示のメモリコントローラ100の一例であって、メモリ101のインターフェイス回路であって、データの入出力手段である。そのため、メモリコントローラ100は、受信信号としてたとえば、メモリ101DIMMから外部クロック信号としてDQS信号やデータ信号としてDQ信号を受信する。この場合、メモリ101は信号源である。メモリ101は、たとえば、DDRSDRAMである。DDRSDRAMは、クロックCK信号の2倍レートクロック信号の立ち上がりおよび立ち下がりの両方のエッジによりデータ転送する。メモリコントローラ100は、信号受信回路111と、信号復元回路112と、を有している。信号受信回路111は、生成部122と、クロック生成部131と、クロック出力部124と、位相設定部125と、第一の位相遅延部132と、第二の位相遅延部133と、位相検出部121と、データ保持部127と、を有している。各部は、アナログ回路、論理回路、FFなどによって実現される。ここで、各信号について説明する。DQS信号と、dqs90信号と、ddqs信号とは、データストローブ信号である。CLK信号と、クロック生成部131の出力信号と、クロック生成部141の出力信号とは、内部クロック信号である。DQ信号と、dq-odd信号と、dq-even信号と、ddq-even信号と、ddq-odd信号と、ldq-even信号と、ldq-odd信号と、dq0信号と、IN信号とは、データ信号である。また、遅延制御部123は、クロック生成部131と、第一の位相遅延部132と、第二の位相遅延部133と、信号復元回路112と、を有している。遅延制御部123によって、読み出し動作開始時から一定時間経過時にデータ信号をCLK信号に同期させてDQOUT信号として出力させることができる。より具体的には、遅延制御部123のうち、クロック生成部131と、第一の位相遅延部132と、第二の位相遅延部133とが、DQ信号を遅延させて基準CLK信号に同期したデータ信号を生成している。そして、遅延制御部123のうち、信号復元回路112が、読み出し動作開始時から一定時間経過時にデータ信号をDQOUT信号として出力する。実施例1では、遅延信号であるDQPHASE信号が、遅延制御部123の各部の遅延量となっている。遅延制御部123の各部が、DQPHASE信号に基づいてデータ信号を遅延させている最中に、DQPHASE信号が変化してしまうと、遅延量が定まらないため、データ信号に論理的なヒゲパルスなどが発生したりデータ信号がずれたりする問題点がある。そこで、遅延制御部123の各部は、データ信号を遅延させている最中に、制御信号に基づいてDQPHASE信号が変化しないようにする。まず、クロック生成部131は、CLK信号を分周して、複数相のCLK信号を生成する。クロック出力部124は、クロック生成部131からCLK信号を受け、CK信号を生成してメモリ101へ出力する。メモリ101からデータを読み出す場合、メモリ101はメモリコントローラ100から受信したCK信号によりDQS信号を生成し、DQS信号に同期したDQ信号を生成する。DQS信号及びDQ信号は同相である。位相検出部121は、クロック生成部131によりCLK信号が分周されたDQS信号と同一周波数の信号と、第一の位相遅延部132からのDQS信号を遅延させた信号とを比較して位相差に基づく遅延量を、読み出し期間中連続的に検出する。ここで、DQPHASE信号が、CLK信号が分周されたDQSと同一周波数の信号と、DQS信号が遅延された信号と、の位相差に基づく遅延量を表す情報信号である。より具体的な例は後述するが、DQPHASE信号は、周回数と、CLK選択と、DLと、の情報を有している。DQPHASE信号の周回数は、位相が何周したかを表し、DQPHASE信号のCLK選択は、所定位相差を単位とするCLK選択を表し、DQPHASE信号のDLは、所定位相差たとえば、180度未満の遅延調整量を表す。さらに、位相検出部121は、読み出し期間終了時に、DQPHASE信号を記憶する。これにより、つぎの読み出し動作開始時に、後述する生成部122が、記憶されたDQPHASE信号を用いて制御信号を遅延させることができる。つぎに、位相設定部125は、メモリ101からDQS信号とDQ信号とをI/OINH信号がHの期間有効期間に受信する。そして、位相設定部125は、DQS信号およびDQ信号に所定の位相90度の位相シフトを設定する。DQS信号を位相シフトさせた信号がdqs90信号である。また、I/OINH信号は、位相設定部125が受信動作中であることを示す情報である。また、位相設定部125は、DQS信号とDQ信号とをI/OINH信号がLの期間非有効期間に受信しない。さらに、位相設定部125は、DQ信号をDQS信号の立ち上がり時のデータ信号と、DQS信号の立ち下がり時のデータ信号との2つのデータ信号それぞれdq-even信号、dq-odd信号に分けて、第一の位相遅延部132へ出力する。第一の位相遅延部132は、DL2DLIRINH信号がLからHに変化した時のDQPHASE信号に基づいて、所定位相差未満の範囲でDQS信号を遅延させる。さらに、第一の位相遅延部132は、DL2DLIRINH信号がLからHに変化した際のDQPHASE信号に基づいて、DQ信号に位相遅延を施す。具体的には、第一の位相遅延部132は、可変遅延回路を有する。第一の位相遅延部132は、DQPHASE信号を受け、所定位相差未満の遅延量をDQS信号に設定する。また、第一の位相遅延部132は、DL2DLIRINH信号がHの期間有効期間中に位相検出部121によりDQPHASE信号の値が変化しても、LからHに変化した時のDQPHASE信号の値に基づく遅延量をDQS信号やDQ信号に施す。たとえば、第一の位相遅延部132は、DL2DLIRINH信号がLからHに変化した時のDQPHASE信号を記憶させるためにラッチ回路を有していてもよい。これにより、位相検出部121が連続的にDQPHASE信号を検出していても、第一の位相遅延部132がデータ信号を遅延させる期間中、PHSELINH信号がHであれば、遅延量に用いるDQPHASE信号は変化しない。したがって、DQPHASE信号の変動によって生じる論理的なヒゲパルスなどを防止することができる。第二の位相遅延部133は、PHSELINH信号がLからHに変化した時のDQPHASE信号に基づいて、第二の位相遅延部本体のddq-odd信号とddq-even信号の取り込みタイミングを決定する。第二の位相遅延部133は、PHSELINH信号がHの期間有効期間中に位相検出部121によりDQPHASE信号の値が変化しても、LからHに変化した時のDQPHASE信号の値に基づきddq-even信号、ddq-odd信号の取りこむタイミングを保つ。たとえば、第二の位相遅延部133は、PHSELINH信号がLからHに変化した時のDQPHASE信号を記憶させるためにラッチ回路を有していてもよい。より具体的には、第二の位相遅延部133は、クロック生成部141と、第二の位相遅延部本体142とを有している。クロック生成部141は、CLK信号を分周して、複数相のCLK信号を生成する。そして、クロック生成部141は、PHSELINH信号がLからHに変化した時のDQPHASE信号に基づいて分周された複数相のCLK信号から1つの分周されたCLK信号を選択して、第二の位相遅延部本体142へ出力する。第二の位相遅延部本体142は、クロック生成部141から分周されたCLK信号を受ける。そして、第二の位相遅延部本体142は、PHSELINH信号がLからHに変化した時のDQPHASE信号に基づいて、ddq-even信号と、ddq-odd信号とを取り込む。第二の位相遅延部本体142は、ddq-even信号をリタイミングしたldq-even信号と、ddq-odd信号をリタイミングしたldq-odd信号をセレクタ126へ出力する。これにより、位相検出部121が連続的にDQPHASE信号を検出していても、第二の位相遅延部133がデータ信号を遅延させる期間中、PHSELINH信号がHであれば、遅延量やクロック選択信号に用いるDQPHASE信号は変化しない。したがって、DQPHASE信号の変動によって生じる論理的なヒゲパルスなどを防止することができる。セレクタ126は、第二の位相遅延部133の複数出力を選択する。具体的には、セレクタ126は、クロック生成部141で生成されたCLK信号を受け、CLK信号を選択情報としてldq-even信号と、ldq-odd信号とを交互に選択する。より具体的には、セレクタ126は、DQS信号の立ち上がりエッジに対するldq-even信号と、DQS信号の立ち下がり信号に対するldq-odd信号とを交互に選択する。データ保持部127は、セレクタ126で選択されたldq-even信号またはldq-odd信号を保持するとともに、データ信号のクロックを基準CLK信号に乗り換える。そこで、データ保持部127には、メモリコントローラ100の内部または外部から与えられた基準CLK信号がクロック生成部131の入力側から加えられる。データ保持部127では、基準CLK信号に同期してdq0信号を保持し、クロックを基準CLK信号に乗り換え、dq0信号をIN信号として出力する。そして、データ保持部127は、IN信号を信号復元回路112へ出力する。DQ信号における受信データの位相は、電源電圧、装置温度等の環境要因により変動している。そのため、内部クロックに乗り換えた後、受信データも同様に変動する。信号受信回路111では、内部クロック信号でDQ信号が正規化されたようになる。しかしながら、内部クロック位相に乗り換えた受信データは、その取り込みクロックをタイムリーに進めたり遅らせたりしている。そのため、この影響でパルス幅はクロックを切り換えたと同時に1クロック幅分=tCK/2=2相クロックの相間遅延差分だけ狭くなったり、広くなったりする。そこで、信号復元回路112は、LCINH信号がLからHに変化した時のDQPHASE信号に基づいて、IN信号の遅延制御を行い、データのパルス幅を再生する処理を実現している。さらに、信号復元回路112は、LCINH信号がHの期間中、DQPHASE信号の変化を禁止する。これにより、位相検出部121が連続的にDQPHASE信号を検出していても信号復元回路112がデータ信号IN信号を遅延させる期間中、LCINH信号がHであれば、遅延量やクロック選択信号に用いるDQPHASE信号は変化しない。したがって、DQPHASE信号の変動によって生じる論理的なヒゲパルスなどを防止することができる。たとえば、信号復元回路112は、LCINH信号がLからHに変化した時のDQPHASE信号を記憶させるためにラッチ回路を有していてもよい。より具体的には、信号復元回路112は、データの遅延ばらつきを吸収するに十分なFIFOFirst-InFirst-Out機能を有し、DQPHASE信号が持つ遅延量に応じ、FIFOを通過する遅延時間を増加又は減少させる。これにより、信号受信回路111から出力される受信信号即ち、DQ信号の遅延を一定に保つとともに、データパルス幅を再生している。信号復元回路112による信号復元処理について、より具体的に述べる。DQPHASE信号が持つ遅延量が大きくなった場合=クロック乗り換えのための遅延が大きい場合には、遅延量分だけFIFOを早く通過するようにすればよい。また、DQPHASE信号が持つ遅延量が小さくなれば、遅延量分だけFIFOを遅く通過するようにすればよい。このように、遅延量の増加又は減少により、データ信号を読み出し動作開始時から一定時間後に出力させることができる。したがって、読み出しデータの応答のばらつきを防止させることができる。データパルス幅が常に一定になり、信号復元回路112の出力信号DQOUT信号が生成される。そして、DQOUT信号が安定した受信信号となる。即ち、原データ信号を忠実に復元することができる。つぎに、生成部122は、信号復元回路112でデータ信号IN信号が遅延される遅延量との和が一定時間となる遅延量分、制御信号を遅延させることで、あらたな制御信号を生成する。あらたな制御信号は、I/OINH信号、DL2DLIRINH信号、PHSELINH信号、LCINH信号である。I/OINH信号とDL2DLIRINH信号と、PHSELINH信号と、LCINH信号との間での遅延量の差は、制御対象となる各部の回路の構成によってあらかじめ決定される。また、I/OINH信号、DL2DLIRINH信号、PHSELINH信号、LCINH信号がHの期間有効期間は、制御信号のHの期間有効期間と同一時間幅であってもよいし、制御信号のHの期間に対してマージンがあってもよい。I/OINH信号は、DQ信号とDQS信号の受信を制御するため、マージンを持たせることで、DQ信号とDQS信号の取り込み精度を向上させることができる。図2は、本発明の一動作例を示すタイミングチャートである。タイミングチャート200で示すように、読み出し動作開始から読み出しデータが出力されるまでの期間が一定時間となる。τは、1/基準CLK信号である。そして、図2中、x,y,z,iは、半導体装置の設計者があらかじめ設計時に定める固定値である。たとえば、制御信号の立ち上がり時刻から、DQOUT信号から読み出しデータが出力される時刻までの時間は、図1で示した信号復元回路112と生成部122によって一定となる。そして、たとえば、制御信号の立ち上がり時刻からPHSELINH信号の立ち上がり時刻までの第2の遅延量分の遅延時間は、xτi~1τである。そして、たとえば、読み出しデータが信号復元回路112に入力される時刻から、DQOUT信号にデータ信号が表れる時刻までの第1の遅延量分の遅延時間は、yτ1~iτである。1~iおよびi~1は、DQPHASE信号によって決定される。すなわち、第1の遅延量と第2の遅延量とは、相反している。たとえば、x=6,y=1,z=2,i=16の場合、DQOUT信号から読み出しデータが出力される時刻までの時間は、24τとなる。そして、制御信号の立ち上がり時刻からPHSELINH信号の立ち上がり時刻までの時間は、616~1τであり、すなわち、22~7τである。そして、読み出しデータが信号復元回路112に入力される時刻から、DQOUT信号から読み出しデータが出力される時刻までの時間は、11~16τであり、すなわち、2~17τである。実施例1によれば、図2で示すように、読み出しデータ信号を遅延させる遅延量と制御信号を遅延させる遅延量の和を一定に保つ。これにより、読み出しデータ信号の遅延処理中のみ制御信号が有効期間となる。したがって、制御信号の有効期間が、読み出し期間中すべてでなく、少なくとも1データ信号の読み出し時間幅あれば、読み出しデータ信号にDQPHASE信号の変化による影響が発生するのを防止できる。そして、制御信号の有効期間を短縮化させることができるため、連続動作の切り替えを高速化させることができる。したがって、連続動作中の合計の動作期間を短縮させることができる。実施例2つぎに、実施例2では、実施例1で示したメモリコントローラの各部の詳細例について説明する。したがって、実施例2では、実施例1と同様の効果が得られる。また、実施例2では、実施例1で示した構成と同一構成については同一符号を付す。図3は、実施例2にかかる半導体装置を示すブロック図である。まず、クロック生成部131は、クロックジェネレータ201と、セレクタ202とを有している。クロックジェネレータ201は複数相のCLK信号を生成する。たとえば、クロックジェネレータ201は、分周回路を有していてもよい。たとえば、クロックジェネレータ201は、分周回路によりCLK信号を分周し、複数相のCLK信号を生成する。より具体的には、たとえば、クロックジェネレータ201は、2[GHz]のCLK信号をクロックジェネレータ201によって2分周して1[GHz]のCLK信号を得て、0度、180度の2相のCLK信号それぞれCLK0deg1信号、CLK180deg1信号を生成している。セレクタ202は、DQPHASE信号後述するがDQPHASE信号の下位5ビット目の値をインバータ222で反転された値を選択信号として、CLK0Deg1信号とCLK180Deg1信号のうち、いずれか一方の信号を位相検出部121へ出力する。クロック出力部124は、フリップフロップFF205および出力バッファ206を有し、クロックジェネレータ201から2分周された180度のCLK信号CLK180deg1を受け、CK信号をメモリ101へ出力する。クロック出力部124の出力バッファ206とメモリ101の入力バッファ231との間のCK信号が2本あるのは、差動対を示している。より具体的には、クロック出力部124では、FF205がCLK180deg1信号を受け、FF205の出力により出力バッファ206が、CK信号をメモリ101に対して出力する。メモリ101からデータを読み出す場合、メモリ101は、入力バッファ231で受信したCK信号によりDQS信号を生成し、DQS信号に同期したDQ信号を生成する。メモリ101では、出力バッファ232がDQS信号を出力し、出力バッファ233がDQ信号を出力する。DQS信号およびDQ信号は同相である。位相設定部125は、DQS信号およびDQ信号をI/OINH信号がHの期間中受信し、所定の位相90度を設定する。位相設定部125は、DQS信号側に入力バッファ207、遅延回路DelayCircuit、以下、単にDLと称する209、インバータ210を有し、DQ信号側に入力バッファ208、FF211、FF212と、を有する。入力バッファ207は、I/OINH信号がHの期間中にDQS信号を受信して内部に出力し、Lの期間中にDQS信号を内部に伝達しない。DL209は、入力バッファ207で受けたDQS信号に90度の位相シフトを施し、dqs90信号を出力する。DL209を通過したDQS信号は、1GHzのCLK信号である。入力バッファ208は、I/OINH信号がHの期間中にDQ信号を受信して内部に出力し、Lの期間中にDQ信号を内部に伝達しない。FF211が、入力バッファ208が受信したDQ信号をdqs90信号に同期して取り込み、dq-even信号として出力する。また、FF212は、入力バッファ208が受信したDQ信号をインバータ210でdqs90信号が反転された信号に同期して取り込み、dq-odd信号として出力する。ここでは、FF211とFF212によって、dqs90信号の立ち上がり時のデータ信号dq-even信号と、dqs90信号の立ち下がり時のデータ信号dq-odd信号とにDQ信号を分けている。第一の位相遅延部132は、DL2DLIRINH信号がLからHに変化したときのDQPHASE信号に基づいて、180度未満の範囲でdqs90信号の位相を遅延させる。さらに、第一の位相遅延部132は、DL2DLIRINH信号がLからHに変化したときのDQPHASE信号に基づいて、dq-even信号とdq-odd信号とを遅延させる。そこで、第一の位相遅延部132は、遅延回路DL215,216,217を有している。DL215,216,217は可変遅延量を入力された信号に対して設定して出力する。DL215は、DQPHASE信号後述するがDQPHASE信号の下位4ビットを受け、DL215の遅延能力の限界値である、180度未満の遅延量をdqs90信号に設定することで、ddqs信号を出力する。また、DL216は、FF211側からのdq-even信号を遅延させ、DL217は、FF212側からのdq-odd信号を遅延させる。この場合の位相遅延は、DL216,217の遅延能力の限界値である、180度未満の遅延量である。また、たとえば、第一の位相遅延部132は、LからHに変化した時のDQPHASE信号を記憶させるためにラッチ回路を有していてもよく、ラッチ回路から出力される信号をDL215,216,217へ出力してもよい。これにより、位相検出部121が連続的にDQPHASE信号を検出していても、第一の位相遅延部132がデータ信号を遅延させる期間中、DL2DLIRINH信号がHであれば、遅延量に用いるDQPHASE信号は変化しない。位相検出部121は、クロック生成部131に生成されたクロック信号と、dqs90信号に位相が設定されたddqs信号とを、読み出し動作期間Readsig信号がEnabelの期間中に比較する。そして、位相検出部121は、比較結果に基づいて位相差を検出する。そして、位相検出部121は、位相差を表す位相情報として遅延情報DQPHASE信号を出力する。そこで、位相検出部121は、サンプルホールドS/H回路213と、位相検出器214とを有する。S/H回路213は、第一の位相遅延部132でdqs90信号が位相遅延されたddqs信号をサンプルホールドし、位相比較のための2つのクロック信号を生成する。位相検出器214は、S/H回路213が生成した2つのクロック信号と、セレクタ202から出力された信号CLK0deg1信号またはCLK180deg1信号とを比較して位相差を検出し、DQPHASE信号を出力する。DQPHASE信号は、DQS信号の遅延量を表す情報信号であって、信号受信回路111から位相差情報として出力されるとともに、第一の位相遅延部132や信号復元回路112に出力される。また、DQPHASE信号はインバータ222で反転した後、選択信号としてセレクタ222に出力される。また、DQPHASE信号インバータ223で反転した後、選択信号としてセレクタ223に出力される。図4は、DQPHASE信号の一例を示す説明図である。図5は、DQPHASE信号の位相を表す例を示す説明図である。位相追従範囲は、DQPHASE信号を何[Bit]で表すかによって決定される。たとえば、DQPHASE信号は、8桁2進数である。DQPHASE信号は、図4に示すように、任意のビット[Bit]長のディジタル量であり、初期値をたとえば、000000000とする。実施例2では、180度位相を16等分したうちの一つの遅延0~15/16×180度を実現している。図5に示すように、周回上の黒丸、斑丸、斜線丸、白丸の角度である。1周期の360度を32等分して表現しているので、図5において、第一象限IのDQPHASE信号は、DQPHASE信号がxxxx0xxxxとなる。第二象限IIのDQPHASE信号は、DQPHASE信号がxxxx1xxxxとなる。そして、遅延がm周した場合には、下5[Bit]が同じになる。ここで、DL215を例に挙げると、遅延線を用いて、遅延線の長さが無限であれば、DL215のみで位相調整が可能である。しかしながら、現実には遅延線の長さは有限であり、DL215のみで位相調整をすることができない。しかも、DL215では、遅延を付加することはできるが、マイナス遅延はできない。そこで、位相調整において、180度を16等分360度を32等分した精度で遅延調整する場合には、DQPHASE信号の下位4[Bit]が180度未満の調整量となる。この場合、DQPHASE信号の中位1[Bit]は、180度単位でどの位相を使うかの情報であって、180度を単位とする位相遅延を持つクロック信号の選択に用いるセレクタ202やセレクタ204の選択信号。また、DQPHASE信号の上位4[Bit]は、位相を何周したかを表す信号であり、後述する-7~7を表す信号である。たとえば、DQPHASE信号の上位4[Bit]が、2の補数で表され、0000の場合、0であり、0111の場合、7であり、1111の場合、-1であり、1001の場合、-7である。つぎに、図3の説明に戻って、第二の位相遅延部133は、PHSELINH信号がLからHに変化した際のDQPHASE信号に基づいて、180度を単位としてDQ信号の取り込みタイミングを変化させる。これにより、第二の位相遅延部133は、DQS信号の位相から内部信号のクロック位相への乗り換えが行われる。そこで、クロック生成部141は、クロックジェネレータ203と、セレクタ204とを有している。クロックジェネレータ203は複数相のCLK信号を生成する。たとえば、クロックジェネレータ203は、分周回路を有していてもよい。たとえば、クロックジェネレータ203は、分周回路によりCLK信号を分周し、複数相のCLK信号を生成する。より具体的には、たとえば、クロックジェネレータ203は、2[GHz]のCLK信号をクロックジェネレータ203によって2分周して1[GHz]のCLK信号を得て、0度、180度の2相のCLK信号それぞれCLK0deg2信号、CLK180deg2信号を生成している。セレクタ204は、PHSELINH信号によって確定された、DQPHASE信号後述するDQPHASE信号の下位5ビット目の値をインバータ223で反転された値を選択信号とする。そして、セレクタ204は、選択信号に基づいて、CLK0deg2信号とCLK180deg2信号のうち、いずれか一方の信号を第2の位相遅延部本体142へ出力する。そこで、第二の位相遅延部本体142は、FF218,219およびインバータ220を有する。FF218は、DQPHASE信号の反転信号により、セレクタ204で選択されたクロック信号に同期してddq-even信号を取り込み、ldq-even信号を出力する。FF219は、DQPHASE信号の反転信号により、セレクタ204で選択されたクロック信号をインバータ220で反転させたクロック信号に同期してddq-odd信号を取り込み、ldq-odd信号を出力する。これにより、ldq-even信号とdq-odd信号とは、内部クロック位相に乗り換えたデータ信号となる。また、たとえば、第一の位相遅延部132は、LからHに変化した時のDQPHASE信号を記憶させるためにラッチ回路を有していてもよく、ラッチ回路から出力される信号をDL215,216,217へ出力してもよい。これにより、位相検出部121が連続的にDQPHASE信号を検出していても、第一の位相遅延部132がデータ信号を遅延させる期間中、DL2DLIRINH信号がHであれば、遅延量に用いるDQPHASE信号は変化しない。セレクタ126は、セレクタ204から出力されたクロック信号に基づいて、第二の位相遅延部133から出力されたldq-even信号と、ldq-odd信号とのうち、いずれか一方の信号を選択する。したがって、セレクタ126は、セレクタ204から出力されたクロック信号の立ち上がりエッジと立ち下がりエッジに同期したデータ信号を出力する。データ保持部127は、セレクタ126から出力されたデータ信号をCLK信号に同期して保持する。データ保持部127は、FF221を有している。FF221は、セレクタ126からの出力をCLK信号DQS信号の2倍周期の信号に同期して保持し、保持した値をIN信号として信号復元回路112へ出力する。これにより、IN信号は、DQS信号の位相からCLK信号の位相に乗り換えられる。つぎに、生成部122は、制御信号を遅延させてあらたな制御信号を生成し、各部に出力する。ここで、図6を用いて生成部122の詳細例について説明する。図6は、生成部122の詳細例を示す説明図である。生成部122は、DQPHASE信号に応じて、制御信号を遅延させてDL2DLIRINH信号、PHSELINH信号、I/OINH信号、LCINH信号を生成する。具体的には、生成部122は、複数の記憶素子FF601~617と複数のセレクタ621~634とを有している。FF601~615は、制御信号をDQPHASE信号の周回数に基づく配列開始位置から入力順に配列させて記憶する。そして、FF601~615は、記憶された制御信号をCLK信号に同期して配列順に出力する。出力結果が、DL2DLIRINH信号、I/OINH信号である。さらに、FF616が、CLK信号に同期してFF615の出力を取り込み、PHSELINH信号を出力する。そして、FF617は、CLK信号に同期してFF616の出力を取り込み、LCINH信号を出力する。セレクタ621~634は、FF601~615を制御する記憶制御部である。セレクタ621~634は、DQPHASE信号の周回数に基づき配列開始位置を選択する。より具体的には、FF601~615は、セレクタ621~634を介して、シフトレジスタのように接続されている。DL2DLIRINH信号およびI/OINH信号とPHSELINH信号との間の遅延量、PHSELINH信号とLCINH信号との間の遅延量は、それぞれメモリコントローラ100の設計によって決定される。図3のメモリコントローラ100の例では、データ信号が、第一の位相遅延部132や位相設定部125よりも1クロック分後で第二の位相遅延部133を通過する。そのため、DL2DLIRINH信号およびI/OINH信号と、PHSELINH信号との間にFF616がある。図3のメモリコントローラ100の例では、データ信号が、第二の位相遅延部133よりも1クロック分後で信号復元回路112を通過する。そのため、LCINH信号と、PHSELINH信号との間にFF617がある。また、図6の例では、x=0の場合を例に挙げているが、x=6の場合には、FF615の後段であり、かつDL2DLIRINH信号の前にシフトレジスタFIFO状態の6個のFFが配置される。図6中、ノードa~eは、図7と図8で示すタイミングチャートの説明用に付されている。図7は、生成部122の動作例を示すタイミングチャートその1である。タイミングチャート700では、CLK信号の立ち上がりから次の立ち上がりの直前までを1周期として、理解の容易化のために、CLK信号の上に順に番号を付している。1クロック目の立ち上がりは、図7中矢印の箇所である。図7の例では、DQPHASE信号の周回数が7である。タイミングチャート700では、制御信号が2クロック目の立ち上がりでLからHに変化し、1データ信号の読み出し時間分の期間中Hとなる。DQPHASE信号の周回数が7であるため、セレクタ621が、制御信号を選択して出力する。そのため、FF601の出力であるノードaは、Lのままである。そして、FF602の出力であるノードbは、2クロック目の立ち上がりで、LからHに変化する。そして、FF603の出力であるノードcは、3クロック目の立ち上がりで、LからHに変化する。そして、FF604の出力であるノードdは、4クロック目の立ち上がりで、LからHに変化する。そして、FF605の出力であるノードeは、5クロック目の立ち上がりで、LからHに変化する。DL2DLIRINH信号およびI/OINH信号は、16クロック目の立ち上がりでLからHに変化する。そして、PHSELINH信号は、17クロック目の立ち上がりでLからHに変化する。LCINH信号は、18クロック目の立ち上がりでLからHに変化する。よって、DQPHASE信号の周回数が7の場合、制御信号の立ち上がり時刻からPHSELINH信号の立ち上がり時刻までの時間は、16τである。図2で示したxτi~1τにおいて、xが0であり、DQPHASE信号の周回数が7であるため、15τとなる。DQPHASE信号の周回数の-7~7は、それぞれiの1~15に対応する。図8は、生成部122の動作例を示すタイミングチャートその2である。図8の例では、DQPHASE信号の周回数が-7である。タイミングチャート800では、2クロック目の立ち上がりで制御信号がLからHに変化し、1データ信号の読み出し時間分の期間中Hとなる。DQPHASE信号が-7であるため、セレクタ634は、制御信号を選択して出力する。セレクタ634以外のセレクタ621~633は、前段のFFの出力を入力とする。そのため、ノードa~eはLのままである。そして、DL2DLIRINH信号が、2クロック目の立ち上がりでLからHに変化する。そして、PHSELINH信号が、3クロック目の立ち上がりでLからHに変化する。そして、LCINH信号が、4クロック目の立ち上がりでLからHに変化する。よって、DQPHASE信号の周回数が-7の場合、制御信号の立ち上がり時刻からPHSELINH信号の立ち上がり時刻までの時間は、1τである。図2で示したxτi~1τにおいて、xが0であり、DQPHASE信号の周回数が-7であるため、1τとなる。DQPHASE信号の周回数の-7~7は、iの1~15にそれぞれ対応する。つぎに、図3に戻って、信号復元回路112は、LCINH信号がLからHに変化した時のDQPAHSE信号に応じて、IN信号の遅延制御を行い、IN信号のパルス幅を再生する処理を実現している。より具体的には、信号復元回路112は、データの遅延ばらつきを吸収するに十分なFIFO機能を有し、DQPHASE信号が持つ遅延量に応じ、FIFOを通過する遅延時間を増加又は減少させる。これにより、信号受信回路111から出力される受信信号即ち、DQ信号の遅延を一定に保つとともに、データパルス幅を再生している。図9は、信号復元回路112の詳細例を示す説明図である。信号復元回路112は、記憶部902と記憶制御部901とを有している。まず、記憶部902は、IN信号を入力順に配列させて記憶し、配列順にIN信号の読み出しが可能である。記憶部902には、FF921~FF936を有している。記憶制御部901は、LCINH信号がLからHに変化したときのDQPHASE信号に基づいて、記憶部902における配列開始位置を選択する。より具体的には、記憶制御部901は、セレクタ群911を有している。セレクタ群911は、セレクタ941~955を有している。ここで、生成部122が有するセレクタ621~634に与える選択信号と、信号復元回路112が有するセレクタ941~955に与える選択信号とは、相反している。すなわち、生成部122と、信号復元回路112では、DQPHASE信号の取り扱いが逆である。これにより、読み出しデータに付ける遅延量と制御信号に付ける遅延量の和を一定に保つことができる。図10は、メモリ101に対して連続して読み出し動作を行う例を示す説明図である。タイミングチャート1000では、メモリ101がスロット1とスロット2とを有している場合に、メモリコントローラ100が、スロット1の読み出し動作とスロット2の読み出し動作を連続して行った場合を示している。タイミングチャート1000では、スロット1に対する読み出し期間中であっても、制御信号の有効期間制御信号のHの期間が重ならない。そのため、タイミングチャート1000では、初めの制御信号の立ち下がりから次の制御信号の立ち上がりを定義された期間DDR3の例では、6tCK分空けている。そして、タイミングチャート1000では、次の制御信号の立ち上がりと共に、スロット2に対する読み出し動作を開始している。したがって、制御信号の有効期間を1データ信号の読み出し時間以上で、一定時間未満にすることで、連続して読み出し動作を行った際の合計の読み出し期間を短縮させることができる。また、読み出し動作に限らず、書き込み動作を行うこともでき、動作の切り替えを高速化す回路全体として、より高速に動作切り替えを行うことが可能となる。また、連続的に変化するDQPHASE信号が、データ信号が各部を通過中に変動しないように、制御信号によって各部で用いるDQPHASE信号が確定することで、論理的なヒゲパルスが発生するのを防止することができる。実施例2によれば、実施例1と同様の効果が得られる。実施例3実施例3では、読み出し先のメモリDIMMが複数ある場合に、遅延量を検出する位相検出部をメモリごとに設けることで、読み出し先のメモリに沿った遅延量でデータ信号を遅延させることができる。これにより、異なるメモリへのアクセスが連続して動作しても、動作の切り替えを高速に行うことができる。したがって、全体の動作期間を短縮させることができる。また、実施例3では、実施例1,2と同一構成については同一符号を付し、詳細な説明を省略する。図11は、実施例3にかかる半導体装置の一例を示すブロック図である。図11では、メモリ101メモリ101-1~メモリ101-nn≧2が複数ある場合の例を示している。メモリ101ごとに位相検出部121がある。位相検出部121-1~121-nのうち、DIMM選択信号によって読み出し対象となるメモリ101に対応する位相検出部121が選択される。また、位相検出部121-1~121-nは、それぞれ対応するメモリ101-1~101-nへの読み出し期間終了時に、DQPHASE信号を記憶する。図12は、異なるメモリ101に対して読み出し動作が連続した場合の従来例を示す説明図である。図13は、異なるメモリ101に対して読み出し動作が連続した場合の本発明例を示す説明図である。タイミングチャート1200では、読み出し動作ごとに読み出し動作の開始から読み出し動作の終了までの読み出し期間で制御信号がHとなっている。一方、タイミングチャート1300では、読み出し動作ごとに読み出し動作の開始から1データ信号分の読み出し時間の期間で制御信号がHとなっている。実施例3によれば、異なるDIMMへのアクセスが連続して動作しても、動作の切り替えを高速に行うことができる。したがって、全体の動作期間を短縮させることができる。実施例4実施例4は、実施例1,2で示したクロック生成部が共通化される例を示す。また、実施例4では、実施例1,2と同一構成については同一符号を付し、詳細な説明を省略する。図14は、実施例4にかかる半導体装置を示すブロック図である。実施例4では、第二の位相遅延部133でクロック生成部141を有さずに、クロック生成部131の出力を位相遅延部本体142で用いる。そのため、PHSELINH信号がクロック生成部131に入力される。クロック生成部131は、CLK信号を分周して、複数相のCLK信号を生成する。そして、クロック生成部131は、PHSELINH信号がLからHに変化した時のDQPHASE信号に基づいて複数相のCLK信号から1つのCLK信号を選択して、第二の位相遅延部本体142や位相検出部121へ出力する。また、たとえば、クロック生成部131は、PHSELINH信号がLからHに変化した時のDQPHASE信号を記憶させるためにラッチ回路を有していてもよい。実施例4によれば、実施例1,2と同様の効果が得られる。さらに、実施例4によれば、クロック生成部131と同一のクロック生成部141を有さないことで、実施例1,2と比較してメモリコントローラ100の回路規模を縮小することができる。また、実施例1~4で示したメモリコントローラ100は、たとえば、メモリ101ボードが装着されるマザーボードなどの基板に設けられていてもよい。マザーボードに適用した例図15は、マザーボードの一例を示すブロック図である。図15に示すように、マザーボード1500には、CPUCentralProcessingUnit、中央演算処理装置1501およびソケット1502が設けられている。CPU1501には、メモリコントローラ100が設けられている。ソケット1502には、メモリボード1503が取り付けられる。また、ソケット1502はマザーボード1500上に複数設けられていてもよい。以上説明したように、実施例1~4で示した半導体装置によれば、連続的に変化するデータ信号の遅延量を確定させる制御信号の有効期間が読み出し期間より短くても、制御信号を遅延させて、データ信号の遅延処理中に有効化する。さらに、制御信号を遅延させる遅延量と、データ信号を遅延させる遅延量との和を一定にする。これにより、制御信号の有効期間を短縮化させることができるため、読み出し応答のばらつきを抑えつつ、連続動作時に複数の動作の切り替えを高速化させることができる。したがって、連続動作時の全体の動作時間を短縮することができる。また、制御信号の入力順に配列へ入力し、配列順に出力する際に、配列への第1の入力位置を制御することで、制御信号の遅延量を調整することができる。さらに、データ信号の入力順に配列へ入力し、配列順に出力する際に、配列への第2の入力位置を制御することで、データ信号の遅延量を調整することができる。さらに、第1の配列開始位置と、第2の配列開始位置が、相反することで、制御信号の遅延量と、データ信号の遅延量との和を一定にすることができる。"