"半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、前記記憶部より読み出された前記設計データ情報と前記電源仕様情報とを処理する処理部とを備え、前記設計データ情報は、前記半導体装置を設計するための上流設計工程の参照設計データ情報と、下流設計工程において、前記参照設計データ情報に基づいて設計された第1の設計データ情報とを含み、前記電源仕様情報は、前記参照設計データ情報に対応する第1の電源仕様情報と、前記第1の設計データ情報に対応する第2の電源仕様情報とを含み、前記処理部は、前記第1の電源仕様情報と前記第2の電源仕様情報との等価性を判定する、半導体設計検証装置。半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、前記記憶部より読み出された前記設計データ情報と前記電源仕様情報とを処理する処理部とを備え、前記設計データ情報は、前記半導体装置を設計するための上流設計工程の参照設計データ情報と、下流設計工程において、前記参照設計データ情報に基づいて設計された第1の設計データ情報とを含み、前記電源仕様情報は、前記参照設計データ情報に対応する第1の電源仕様情報と、前記第1の設計データ情報に対応する第2の電源仕様情報とを含み、前記電源仕様情報と前記設計データ情報は、各々に対応するパワークラスを含み、前記処理部は、前記パワークラスに対し、第1の電源仕様関係情報を作成し、前記電源仕様情報と前記設計データ情報の各々に対応する前記第1の電源仕様関係情報同士を比較し、前記第1の設計データ情報の電源仕様の良否を判定する、半導体設計検証装置。前記第1の電源仕様関係情報は、ユーザにより選択された第2の電源仕様関係情報を含み、前記処理部は、前記第2の電源仕様関係情報について比較を行う、請求項2に記載の半導体設計検証装置。前記第1の電源仕様関係情報は、パワードメイン、パワーモード、パワーネット、レベルシフタ、アイソレータ、スイッチを含む、請求項2に記載の半導体設計検証装置。前記第1の電源仕様関係情報は、複数のパワードメインを含み、前記複数のパワードメインは、第1のパワードメインから第2のパワードメインへ出力される第1の信号線上の点を有し、前記処理部は、前記第1のパワードメインと、前記第2のパワードメインと、前記第1の信号線上の点とにそれぞれ対応する、第3のパワードメインと、第4のパワードメインと、第2の信号線上の点とを前記第1の設計データ情報から抽出し、前記処理部は、前記第1の信号線と前記第2の信号線に接続される前記素子または回路を比較し、電源仕様の等価性を判定する、請求項2に記載の半導体設計検証装置。前記第1の電源仕様関係情報と前記第1の設計データ情報とは複数の電源電圧を含み、前記電源仕様の等価性の判定は、ユーザが定義した電源電圧の組み合わせの電源仕様よりも拡張された組み合わせの電源電圧の電源仕様を含む、請求項5に記載の半導体設計検証装置。前記電源仕様情報は、階層構造を有し、前記第2の電源仕様情報は、第3の電源仕様情報を含み、前記第3の電源仕様情報は、前記階層構造において前記第2の電源仕様情報より下位階層に位置し、前記処理部は、前記第3の電源仕様情報の電源仕様が検証済みである場合には、前記第3の電源仕様情報の検証結果を利用して、前記第2の電源仕様情報と前記第1の設計データ情報とを比較し、電源仕様の良否を判定する、請求項2に記載の半導体設計検証装置。前記電源仕様情報は、階層構造を有し、前記第1の設計データ情報は、第2の設計データ情報を含み、前記第2の設計データ情報は、前記階層構造において前記第1の設計データ情報より下位階層に位置し、前記処理部は、前記第2の設計データ情報の電源仕様が検証済みである場合には、前記第2の設計データ情報の検証結果を利用して、前記第2の電源仕様情報と前記第1の設計データ情報とを比較し、電源仕様の良否を判定する、請求項7に記載の半導体設計検証装置。しかしながら、特開2003-233636号公報特許文献1に開示された技術は、電源状態を考慮した論理等価は検証できず、また、電源仕様についての定義等されていないためパワーインテントの検証もできない。次に、米国特許第7694251号明細書特許文献2に開示された技術は、電源仕様に基づいて低電力セル電源制御を行うアイソレータ、レベルシフタ、スイッチ等を仮想挿入したネット情報と、論理合成等で低電力セルが実際に挿入されたネット情報との論理的等価を検証するもので、実際に各回路の電源状態を確認したものではなく、電源仕様検証の等価性の担保がしにくい問題点がある。さらに、非特許文献1に開示された技術についても、実際に各回路の電源状態を確認したものではない、参照設計デザインと実設計デザインとの電源仕様が一致しているか否かが不明である。特に、電気的に論理的に問題がなかった場合であっても電源仕様の不整合によって製品の寿命の短縮および劣化を引き起こす可能性もあり、非特許文献1に開示された技術では、電源仕様に規定される電源を使用していない場合に検出できない問題点もある。以上のように、参照設計デザインと実設計デザインの電源仕様に関する検証について、それらの電源状態が意図どおりであるかを検証することができない問題点がある。この発明は、上記の問題を解決するためになされたもので、参照設計デザインと実設計デザインの電源仕様に関する検証について、それらの電源状態が意図どおりであるかを検証する装置を提供することを目的とする。この発明のある実施の形態によれば、半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、記憶部より読み出された設計データ情報と電源仕様情報とを処理する処理部とを備える。この設計データ情報は、半導体装置を設計するための上流設計工程の参照設計データ情報と、下流設計工程において、参照設計データ情報に基づいて設計された第1の設計データ情報とを含む。電源仕様情報は、参照設計データ情報に対応する第1の電源仕様情報と、第1の設計データ情報に対応する第2の電源仕様情報とを含む。処理部は、第1の電源仕様情報と第2の電源仕様情報との等価性を判定する。本発明は、複数の電源電圧を有する半導体装置の電源電圧状態の検証について、容易にかつ短期間に検証を行うことができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明は繰り返さない。[実施の形態の半導体設計検証装置の全体構成]図1は、半導体設計環境で用いられる半導体設計検証装置の全体構成を示す図である。半導体設計検証装置1はCPU2と、RAM3と、入力部5と、表示部6と、入出力部7とを含む。これらは全てバス4で接続され、互いにデータ通信を行うことが可能である。入力部5の具体例としてはキーボード、マウス、タブレットがある。また表示部6は設計者がレイアウトデータなどを閲覧するための表示デバイスと接続されている。表示デバイスの例としてはCRTディスプレイや液晶ディスプレイがある。入出力部7はHDDハードディスクドライブ、フラッシュメモリ、CD-ROM等と接続されている。HDDには実施の形態のトップダウン設計を実施するための半導体設計検証低電力設計検証ツールがプログラムとして格納されている。この半導体設計検証低電力設計検証ツールは独立したツールであることもあり、また他のツールの一部として存在することもある。また設計検証途中のレイアウトデータあるいは最終得られたレイアウトデータは必要なときにHDDへと保存される。CPU2は、入力部を介して入力されるユーザからの指示に基づいて、HDDにプログラムとして格納された半導体設計検証低電力設計検証ツールを実行する。プログラムの処理にあたってはRAM3を作業領域として利用し、必要なタイミングでデータの書き込み読み出しを行う。設計者は明示的にRAM3へのデータの書き込み読み出しを指示するのではなく、あくまでHDDに格納されたプログラムにしたがってRAMへの書き込み読み出しを行っている。また、設計者は表示部6によって、経過情報を確認することができる。最終生成された検証データはHDDに出力され、セル配置を含むレイアウト設計は終了する。[検討例1]図2は、検討例1の設計開発のフローを説明する図である。図2を参照して、設計工程1Aでは、ステップ11において参照設計デザインRTLレベルと、ステップ18においてテストベンチと、ステップ19において設計データベースとが準備され、ステップ12の低電力電源仕様検証試験が行われる。低電力等価検証対象としては、参照設計デザインアーキテクチュアレベルと実設計デザインRTL、参照設計デザインRTLレベルと実設計デザインゲートレベル、参照設計デザインゲートレベルと実設計デザインレイアウトレベル等があげられる。ステップ13において、ステップ11の参照設計デザインが、テストベンチ、設計データベース等の各種仕様を満たす場合には、設計工程1Bへ進む。具体的には、ステップ14のゲートレベル設計レイアウト設計の設計工程へ移行する。一方、ステップ12の低電力検証試験について、ステップ11の参照設計デザインがテストベンチの仕様等を満たさなかった場合には、ステップ11まで戻り、参照設計デザインが上記仕様を満足するように修正がなされる。次に、設計工程1Bにおいて、ステップ14においてゲートレベル設計レイアウト設計がなされ、ステップ15において、ステップ14の設計されたデータ回路図、レイアウトデータ等から実チップ設計デザインネットリストが生成される。ステップ15で生成された実設計デザインネットリストが準備され、テストベンチステップ18と、設計データベースステップ19が準備される。さらに、ステップ12において低電力電源仕様情報とが準備され、ステップ16において、実低電力検証試験が行われる。ステップ22において、参照設計デザインステップ11と実設計デザインネットリストステップ14の参照設計デザインステップ11に対応する部分との論理等価検証が行われる。ステップ16の実低電力検証試験は、設計工程1Aの低電力検証試験ステップ12と比べて、種々の設計工程を経て来ているため、検証する設計データ自体が大幅に増大している。そのため、この段階での設計検証は非常に時間がかかる。ステップ17において、実設計デザインがテストベンチ、設計データベース、低電力仕様情報等を満たす場合には、設計工程が終了する。一方、ステップ17において各種の仕様情報等を満たさなかった場合には、最初の段階であるステップ11まで戻り、参照設計デザインはフィードバックがかけられ、修正される。検討例1の設計開発のフローでは、上述したように、不具合の発見によりLSI設計段階の最初の段階に戻され、修正できたとしても、再度設計工程1Aと設計工程1Bの検証試験工程をパスすることが必要になるため、製品出荷のスケジュールTATが大幅に遅れてしまう。[検討例2]図3は、検討例2の参照設計デザインおよび実設計デザインの電源仕様検証を説明するための図である。図3を参照して、参照設計デザイン32は、複数のパワードメインPD_TOP34、PD_A36、PD_B38を含む。具体的には、PD_TOP34の電源電圧は1.0V、PD_A36の電源電圧0.9V、PD_B38の電源電圧は1.0Vである。また、PD_A36は、レベルシフタ40と、インバータ42と、レベルシフタ44とを含み、これらの素子が、ノードNA1とノードNB1との間に直列接続されている。レベルシフタ40によって、PD_TOP34からPD_A36へのノードNA1の電圧PD_TOP34の電源電圧1.0Vを、PD_A36の電源電圧である0.9Vへ引き下げる。一方、レベルシフタ44は、PD_A36からPD_TOP34へのノードNB1の電圧PD_A36の電源電圧0.9Vを、PD_TOP34およびPD_B38の電源電圧である1.0Vへ引き上げる。実設計デザイン52について、参照設計デザイン32と異なるところを説明する。実設計デザイン52は、複数のパワードメインPD_TOP54、PD_A56、PD_B58を含むことは共通しているが、その制御している電源電圧が異なる。具体的には、PD_TOP54の電源電圧は0.9V、PD_A56の電源電圧1.0V、PD_B58の電源電圧は0.9Vである。また、レベルシフタ60によって、PD_TOP54からPD_A56へのノードNA2の電圧PD_TOP54の電源電圧0.9Vを、PD_A56の電源電圧である1.0Vへ引き上げる。一方、レベルシフタ64は、PD_A56からPD_TOP54へのノードNB2の電圧PD_A56の電源電圧1.0Vを、PD_TOP54およびPD_B58の電源電圧である0.9Vへ引き下げる。参照設計デザイン32および実設計デザイン52は、論理等価検証に関しては、両者一致している。しかしながら、上述したように、各パワードメインの電源電圧値が異なっていることは、本来意図した電源仕様とは異なっているのにもかかわらず、論理等価検証では、検出ができない。これでは、複数の低電源を使用して設計するLSI製品の電源仕様検証試験としては不十分である。[実施の形態1]実施の形態1は、検討例1に比べ、不具合の発見され、それが修正され、製品出荷されるまでの時間を少なくできる。また検討例2に比べ、意図しない電源仕様の誤りを検出することができる。図4は、この発明の実施の形態1における半導体設計フローを示す図である。図4を参照して、ステップ73において参照設計デザインRTLレベルが準備され、ステップ74において低電力仕様情報が準備され、ステップ81においてテストベンチが準備され、ステップ85において設計データベースが準備される。図2の設計工程1Aに対応する設計工程2A中のステップ75において低電力検証試験が行なわれる。ステップ75においての低電力検証試験の内容は、電源遮断シーケンスの確認、電源復帰シーケンスの確認、各種電源モードアクティブモード、スタンバイモードにおける動作の確認などがある。具体的には、電源遮断シーケンスの確認とは、周辺装置への電源供給が停止された後に、CPUへの電源供給が停止されることを確認したかどうか、さらにこの電源供給の停止されたときも、1必要データのバックアップがなされたかどうか電源供給が切れるため、2クロックが停止されたかどうか、3遮断信号が分離アイソレートされているかどうか、4最後に電源遮断が行われたかどうか等が順序シーケンス通りになされたかどうかなどを確認することである。また、電源復帰シーケンスの確認とは、周辺装置への電源供給後に、CPUへの電源供給がされたことを確認したかどうか、さらにこの電源復帰にしても、1まず電源供給があったかどうか、2遮断信号が分離アイソレートから解除されたかどうか、3バックアップデータが復帰されたかどうか、4最後にクロックが供給されたかどうか等が順序通りになされたかどうかを確認することである。さらに、各種電源モードアクティブモード、スタンバイモードにおける動作の確認とは、各IPコアごとの動作電源仕様動作電源自身がオンしているのか、オフしているのか、オンしている場合は何Vで動作しているのか等とシミュレーション上での動作との検証試験をシミュレーションによって確認されることである。例えば、あるIPコアが動作電源仕様上はスリープモードになっているにもかかわらず、シミュレーション上ではアクティブモードの動作電源となっている場合には、電源仕様が一致していない場合である。なお、ステップ75においての低電力検証試験の内容は、上述したものに限られず、設計者が適宜追加することができる。ステップ75において、ステップ73の参照設計デザインが、ステップ74において低電力仕様情報ステップ74、テストベンチステップ81、設計データベースステップ85等の各種仕様を満たす場合には、設計工程2Bへ進む。具体的には、ステップ77のゲートレベル設計レイアウト設計の設計工程へ移行する。一方、ステップ75の低電力検証試験について、ステップ73の参照設計デザインがテストベンチの仕様等を満たさなかった場合には、ステップ73まで戻り、参照設計デザインが上記仕様を満足するように修正がなされる。次に、設計工程2Bにおいて、ステップ77においてゲートレベル設計レイアウト設計がなされ、ステップ78において、ステップ77の設計されたデータ回路図、レイアウトデータ等から実チップ設計デザインネットリストが生成される。ステップ78の生成された実設計デザインネットリストが準備され、テストベンチステップ81が準備され、設計データベースステップ85が準備され、ステップ82において低電力電源仕様情報が準備される。そして、ステップ79において、実低電力検証試験が行われる。ここで、ステップ82の低電力仕様情報は、ステップ74の低電力仕様情報から設計工程が進むにつれて、ステップ74の低電力仕様情報に比べ、さらに詳細な電源仕様である。ステップ84において、参照設計デザインステップ73と実設計デザインネットリストステップ78の参照設計デザインステップ73に対応する部分との論理等価検証が行われる。また、ステップ83において、低電力仕様情報ステップ74と低電力仕様情報ステップ82の低電力仕様情報ステップ74に対応する部分との低電力仕様一致検証が行なわれる。特に、低電力仕様一致検証ステップ83において、低電力仕様情報ステップ74と低電力仕様情報ステップ82の等価性が保証されている。このため、実低電力仕様検証ステップ79では、低電力検証試験ステップ75で検証された内容については、再度、実低電力仕様検証ステップ79で検証することなく、その他の検証項目を検証することで、検証時間の効率化が図れる。すなわち、上流の設計工程2Aにおいて、検証された低電力仕様情報ステップ74を活用し、下流の設計工程2Bの低電力検証試験ステップ79では、低電力仕様情報ステップ74および修正された低電力仕様情報ステップ82が一致することを条件に、検証負荷を軽減させることができる。実施の形態1は、設計工程2Aから設計工程2Bに伴い修正されていく電源仕様情報そのものの等価性を、修正前後の電源仕様情報について形式的に一致しているかどうか検証することで、実低電力検証試験の負荷を軽くする。具体的には、設計準備中の各回路の大きさと比較して各回路のエレメントの所属電源ドメインや、物理的形状情報、電気的特性、を形式的に検証する。図5は、低電力検証試験の検証工程フローを示す図である。たとえば、参照設計デザインRTLレベルと実設計デザインレイアウトレベルに対して低電力設計検証試験を行う場合を以下に説明する。図5を参照して、ステップ91において、各設計デザインのネットリストやライブラリを参照しつつ、各設計デザインにそれぞれ対応したパワークラスが作成される。このパワークラスは、同種類の電源が支配している電源領域を示すパワードメインと、パワードメインの取りうる電源モードパワーモードと、電源供給するネットあるいは信号名を示すパワーネットと、低電力セルたとえば、アイソレータ、レベルシフタ、スイッチなどとを含む。上述したパワークラスについてさらに具体的に説明する。図6は設計デザインのパワークラスを示した概略図である。図6を参照して、パワードメイン104と、パワーモード106と、パワーネット108と、低電力セル110とは、メンバーと呼ばれる必要なパラメータで規定されている。低電力セル110は、アイソレータ112と、レベルシフタ114と、スイッチ116とを含む。たとえば、パワードメインの場合には、このメンバーとして、ドメイン名と、所属しているインスタンス名と、電圧状態ステートと、オフ条件と、他の設計回路との依存親子関係が規定されている。パワーモードの場合には、このメンバーとして、モード名と、全パワードメインの電圧状態と、各モード間を遷移する場合のモード遷移条件と、各モード間を遷移する場合のモード遷移時間が規定されている。パワーネットの場合には、このメンバーとして、ネット名と、電圧状態ステートと、電圧状態を生成している電源の接続先を示す接続ドメインとが規定されている。アイソレータ112は、このメンバーとして、アイソレータ名と、アイソレーション条件と、接続元ドメインと、接続先ドメインと、クランプ値と、ロケーションと、セルの種類と、制御信号と、制御ドメイン名とが規定されている。ここで、アイソレータ名は、アイソレータの名前を示す、アイソレーション条件は、このアイソレータ112で電源分離されるための条件を示す。接続元ドメインは、アイソレータ112の入力信号の属するドメインを示す。接続先ドメインは、アイソレータ112の出力信号の属するドメインを示す。クランプ値は、アイソレータ112により分離された接続先ドメインの電圧をフローティングにさせないように接地またはある電圧にクランプするための値を示す。ロケーションは、アイソレータ112により分離された回路がどの論理階層にいるのかを示す。セルの種類は、アイソレータ112として使用される素子の種類を示す。制御信号は、アイソレータ112を制御する信号を示す。制御ドメイン名は、制御信号が属しているドメイン名を示す。レベルシフタ114は、このメンバーとして、レベルシフタ名と、レベルシフタ114に接続する前の接続元ドメイン名と、レベルシフタ114によって接続される接続先ドメイン名と、レベルシフタ114により分離された回路がどの論理階層にいるのかを示すロケーションと、レベルシフタ114の接続元のドメインの電圧値と、レベルシフタ114の接続先のドメインの電圧値とが規定されている。スイッチ116は、このメンバーとして、スイッチ名と、スイッチ条件と、スイッチ116により分離された回路がどの論理階層にいるのかを示すロケーションと、このスイッチ116として使用されるセルの種類と、スイッチ116の接続元のネット名と、スイッチ116の接続先のネット名とが規定されている。再度図5を参照して、ステップ91の次には、ステップ92において、設計デザインのネットリストを利用して、各参照設計デザインが使用しているインスタンス化されたコンポーネント以下、インスタンスとも称する。全てについて、いずれかのパワードメインに属していることが確認される。同様に、実設計デザインについても、インスタンス全てについて、いずれかのパワードメインに属していることが確認される。図5,図6を参照してステップ92の確認が終わると、ステップ93の処理に進む。ステップ93において、ステップ91で作成されたパワークラス102にある各要素であるパワードメイン104、パワーモード106、パワーネット108、低電力セル110のそれぞれのメンバーを参照して、メンバー同士を関連付ける。たとえば、低電力セル110のアイソレータ112のメンバーとして接続元ドメインと、接続先ドメインと、制御ドメインとが含まれている。これらのメンバーは、ドメイン名が規定されているため、パワードメイン104と関連付けられる。また、低電力セル110のスイッチ116のメンバーとして接続元ネットと接続先ネットとが含まれ、ネット名は規定されている。従って、これらのメンバーはパワーネット108と関連付けられる。ステップ93が終了すると、ステップ94において、ステップ93で関連付けされたメンバーの分類分けを行う。具体的には、電源状態に関する項目、接続情報に関する項目等の分類分けを行う。分類されたメンバーとそのインスタンスの情報を連結してリストを作成する。図7は、パワークラス内のメンバーの連結リストを示す図である。図7を参照して、連結リスト122は、上記のメンバーについて、インスタンスの階層情報を列挙している。具体的には、連結リスト122の2段目のI1/I2は、インスタンスI1の下位階層にあるインスタンスI2を示す。また、一段目のI4/は、インスタンスI4の下位階層にあるインスタンスは全て含むことを意味している。低電力検証をする際に、参照設計デザインと実設計デザインのそれぞれの連結リストを比較するため、連結リスト122は、階層別ASCII順に仕分けされるリスト124。なお、この仕分けは必ずしも必要なものではなく、仕分け前のリスト連結リスト122を利用しても良い。ASCII順は昇順、降順のいずれでもかまわない。参照設計デザインおよび実設計デザインにおいて、上記連結リストをそれぞれ作成し、比較検証することで、形式的に等価性を検証できる。図8は、参照設計デザインおよび実設計デザインの連結リストを示す図である。図8を参照して、リスト142、144は、それぞれ参照設計デザインおよび実設計デザインのパワークラス内のメンバーの連結リストであり、この連結リストはすでにソートされているため、各リスト142とリスト144の各行ごとに比較検証する。たとえば、各リストの第1行目について、I1/I2リスト142と、I1リスト144とが比較される。ここで、通常、参照設計デザインが上位概念となることを考慮して、参照設計デザインが実設計デザインを包含していれば一致として扱う。第1行目については、I1/I2リスト142と、I1リスト144とは包含関係が逆であるので一致しない。次に第2行目、第3行目について、同様に検討する。第2行目はI3リスト142と、I3/I4/I8リスト144となり包含関係が一致を示す。また、第3行目は、I3/I5/I7リスト142と、I3/I5/I7リスト144は一致する。しかし、第4行目は、リスト144には、リスト142のI4/Iに対応するインスタンスがないため、一致しない。このように、連結リストを用いて、形式的に等価一致性が判断できる。再度図5を参照して、ステップ95において、ステップ94の仕分けされたリストについて、依存関係を有するパワークラスを、統合するかどうかが検討される。図9はパワークラスの各パワードメインのメンバーのリストおよび統合リストを示す図である。パワークラスの各要素の中で、ある要素に複数のリストが存在するときに、その複数のリストを統合し、新たな結合リストが作成される。図9を参照して、パワードメインに関するリスト160は、各パワードメインのリスト161統合前と、その統合リスト168統合後を含む。リスト161は、リスト162、164、166を含む。まず、リスト162、164、166の電圧状態および依存親子関係の項目において、その値または表現が共通である。従ってこれらの項目は統合される。また、リスト162、164、166のメンバーであるパワードメインPD1、PD2、PD3がこの順で論理階層が下位になる場合には、統合リスト168のドメイン名は、最上位の論理階層の名前ここでは、PD1となる。さらに、オフ条件についても、パワードメインPD1、PD2、PD3の制御するスイッチイネーブル信号PSE1、PSE2、PSE3を0Lレベルにすることにより、パワードメインPD1、PD2、PD3の電源状態がオフになる。パワードメイン名の記載の場合と同様に、このスイッチイネーブル信号PSE1、PSE2、PSE3は、スイッチイネーブル信号PSE1が、信号PSE2、PSE3の上位にあるため、統合リスト168のオフ条件は、最上位のパワードメインの制御信号ここでは、PD1になる。このように、メンバーの共通事項関連事項が抽出され、リスト161から統合リスト168が生成される。この統合リスト168を用いて、上述した連結リストを作成することもできる。再度図5を参照して、ステップ95に続いて、ステップ96において、比較する項目を後述する図10の項目から選択し、低電力検証の検証項目とする。図10は、参照設計デザインと実設計デザインとの低電力検証試験の検証項目の一例を示す図である。図10を参照して、上述してきたように、リスト200が、低電力検証試験の検証項目に該当する。具体的には、パワードメイン202、パワーモード204、パワーネット206、アイソレータ208、レベルシフタ210、スイッチ212にある各項目が検証項目に該当する。どの項目を検証項目として利用するかは、設計者が自由に選択できる。たとえば、アイソレータ208のクランプ値の項目については○選択、セル種類の項目については×非選択とある。この意味は、低電圧検証試験において、クランプ値については、検証項目に該当するが、セル種類については検証項目に該当しないということになる。ユーザは検証項目を適宜選択することにより、検証試験を容易に短時間で終わらせることができる。よって、上記のような検証項目を選択し、参照設計デザインおよび実設計デザインのパワークラスのメンバーの結合リストを作成し、それを比較することで、簡易で形式的な低電力一致検証が可能となる。以下、上記低電力検証について、具体例を説明する。図11は、複数のパワードメインを有する参照設計デザインと実設計デザインの回路図を示す図である。実施の形態1では、検討例2に加えてさら低電圧検証試験の内容を含み、この課題を解決するものとして、検討例2に比べ、実施の形態1は一層有用であることを述べる。図11を参照して、図3の参照設計デザインおよび実設計デザインの回路デザイン部分を抜粋した図である。また、参照設計デザイン34および実設計デザイン54について、それぞれ、パワークラスを作成する。図12は、参照設計デザインと実設計デザインのパワードメインのリストを示す図である。図11、図12を参照して、参照設計デザインのパワードメインのリスト222は、複数のパワードメインPD_TOP34、PD_A36、PD_B38に対し、各パワードメインごとにリストを作成するリスト224,226,228。具体的にリスト224について説明すると、上から順に、ドメインの項目はドメイン名であるPD_TOPであり、所属インスタンスは論理階層の最上位のTOPに属しているのでTOPであり、電圧状態はPD_TOPの電源電圧になるので1.0Vである。なお、PD_TOPは、論理階層の最上位に属しているので、所属インスタンスのオフ条件および依存関係はない。一方、実設計デザインのパワードメインのリスト232については、複数のパワードメインPD_TOP54、PD_A56、PD_B58に対し、各パワードメインごとにリストを作成するリスト234,236,238。リストの内部の項目は、参照設計デザインのパワードメインのリスト222と同じであるので説明は繰り返さない。これらのリスト222、232を比較することによって、参照設計デザインと実設計デザインの電源仕様の検証が容易にできる。具体的には、リスト224、234ではPD_TOPにおける電源状態が項目を分けられてリスト化されている。これらの項目の1つである電源状態を比較すると、リスト224においては、1.0Vと示され、リスト234においては、0.9Vと示されている。他のパワードメインについても同じように電源状態が異なることが容易にわかり、参照設計デザインと実設計デザインとの電源仕様は一致していないことがわかる。別のパワークラスの項目の1つであるレベルシフタについても検討する。図13は、参照設計デザインと実設計デザインのレベルシフタのリストを示す図である。図11、図13を参照して、参照設計デザインのレベルシフタのリスト242については、複数のレベルシフタLS40、LS44に対し、各ごとにリストを作成するリスト244、246。具体的にLS40について作成されたリスト244について上から順に説明する。ルール名は、任意に記載できるが、レベルシフタが電圧をシフトする前後の名称を簡単に記載する。具体的には、LS_TOPTOAは、レベルシフタLSがPD_TOPからPD_Aへ電源をシフトするという意味である。また、接続元ドメインと接続先ドメインは、レベルシフタによって、電圧シフト前のパワードメインと電圧シフト後のパワードメインをいう。具体的には、レベルシフタLS40の接続元ドメインとは、電圧シフト前のパワードメインであるPD_TOPであり、接続先ドメインとは、電圧シフト後のパワードメインであるPD_Aである。ロケーションとは、対象のレベルシフタがどの論理階層に設置されているのかを示すものである。セル種類とは、レベルシフタとしてのどのようなセルを利用できるのかを示している。なお、LSとは、レベルシフタのどの種類でも利用可能ということを示す。接続元電圧および接続先電圧は、先に述べた接続元ドメインと接続先ドメインの電圧状態をそれぞれ示す。一方、実設計デザインのレベルシフタのリスト252については、複数のレベルシフタLS60、LS64に対し、各レベルシフタごとにリストを作成されるリスト254,256。リストの内部の項目は、参照設計デザインのレベルシフタのリスト242と同じであるので説明は繰り返さない。これらのリスト242、252を比較することによって、参照設計デザインと実設計デザインの電源仕様の検証が容易にできる。具体的には、リスト244、254は、それぞれLS40、LS60に関する電源状態を項目ごとに記載されている。これらの項目の1つである接続元電圧、接続先電圧を比較すると、リスト244においては、それぞれ1.0V、0.9Vと示され、リスト254においては、それぞれ0.9V、1.0Vと示されている。レベルシフタによる電圧のシフトの前後で、電源状態が一致しないため、設計者は容易に電源仕様について検証ができる。他のレベルシフタについても接続元電圧、接続先電圧が異なることが容易にわかり、参照設計デザインと実設計デザインとの電源仕様は一致していないことがわかる。よって、参照設計デザインと実設計デザインとの電源仕様の等価検証試験は、各設計デザインの電源仕様に関して、パワークラスの要素であるパワードメイン、パワーモード、パワースイッチ、レベルシフタ、アイソレータ、スイッチについて電源状態に関係する情報をリスト化し、それらに基づき、比較することで簡易に検出できる。実施の形態1は、図14、図15に示されるような設計レベルが異なる場合にも適用できる。以下その概略を説明する。図14は、参照設計デザインRTL設計レベルと実設計デザインゲート設計レベルとでの電源仕様検証を示す図である。図14を参照して、参照設計デザイン262は、PD1に属するBLOCK1、PD2に属するBLOCK2、PD3に属するBLOCK3、PD4に属するBLOCK4を含む。また、これらのBLOCK1~4を含む全体回路264はPD_TOPに属している。参照設計デザイン262は、電源制御のために必要なレベルシフタELS1A、ELS2A、半導体集積回路全体の電源と接続された状態のパワードメインへの信号が、Hi-Zハイインピーダンス状態、すなわち、フローティング状態となるのを防止するアイソレータISO1A、ISO2Aが含まれない。また、参照設計デザイン262には、レベルシフタELS1A、ELS2Aや、アイソレータISO1A、ISO2Aを制御するためのPowerManagementUnitPMU266、半導体集積回路全体の電源とを分離または接続するパワースイッチ272,274,276,278は含まれない。電源仕様検証では、これらの代用は、テストベンチで行う。さらに、テストベンチによって、各パワードメインPD1~PD3と半導体集積回路全体の電源とを分離または接続するパワースイッチ272,274,276については、VDD11.0Vが入力される。一方、パワードメインPD4と半導体集積回路全体の電源とを分離または接続するパワースイッチ278については、VDD22.5Vが入力される。なお、上述したレベルシフタELS1A、ELS2A、アイソレータISO1A、ISO2A、パワースイッチ272,274,276,278、PMU266は組み込まれていないが、実設計デザイン282との比較のため、参照設計デザインRTL設計レベル262の中に記載されている。一方、実設計デザイン282は、すでに、レベルシフタELS1B、ELS2B、アイソレータISO1B、ISO2B、パワースイッチ292,294,296,298およびPMU286がゲートレベルで設計されている。参照設計デザイン262と実設計デザイン282との電源仕様の検証を行うときは、低電力セルレベルシフタ、アイソレータ、パワースイッチが参照設計デザイン262に仮想挿入されることを前提とし、参照設計デザイン262のパワーインテントが作成され、一方、実設計デザイン282は実設計に基づいてパワーインテントが作成される。作成されたそれぞれのパワーインテントの情報に基づき、電源仕様の検証を容易に行うことができる。図15は、参照設計デザインゲート設計レベルと実設計デザインレイアウト設計レベルとでの電源仕様検証を示す図である。図15を参照して、参照設計デザイン302は、PD1に属するBLOCK1およびBLOCK2のSUB-BLOCKと、PD2に属するBLOCK2と、アイソレータISO1Cと、レベルシフタELS1Cと、ISO1CおよびELS1Cを制御するPMU306とを含む。しかし、パワースイッチ308,310,312およびVDD1、VDD2から上述したパワースイッチへの電源配線は含まれていない。このため、電源仕様の検証の際は、パワースイッチへの電源状態については、テストベンチで代用される。実設計デザイン322は、PD1に属するBLOCK1、PD11に属するBLOCK2のSUB-BLOCKと、PD2に属するBLOCK2と、アイソレータISO1Dと、レベルシフタELS1Dと、ISO1DおよびELS1Dを制御するPMU326を含む。さらに、参照設計デザイン302に含まれていなかったパワースイッチ328A,328B,330,332およびVDD1、VDD2およびPMU326からパワースイッチへのレイアウトされた電源配線信号配線を含む。さらに、実設計デザイン322では、貫通電流を抑制するため、レイアウト上のPD1の領域334AとPD1の領域334Bに分割されている。参照設計デザイン302と実設計デザイン322との電源仕様の検証を行うときは、低電力セルパワースイッチおよび電源配線が参照設計デザイン302に仮想挿入されることを前提とし、参照設計デザイン302のパワーインテントが作成され、一方、実設計デザイン322は実設計に基づいてパワーインテントが作成される。特に、レイアウト上分割された領域334A、334Bごとにリストが作成され、各リストは統合される。実設計デザインでは。統合されたリストをパワークラスのメンバーごとにリスト化し、また、参照設計デザインでは、パワークラスのメンバーごとにリスト化し、それらを比較することで、電源仕様検証が容易に行うことができる。[実施の形態2]実施の形態2では、電源仕様情報と設計データ情報とが等価であることを検証する方法を具体的に説明する。従来は、フリップフロップ回路418の直前に検証ポイントとして、等価検証をしていたが、実施の形態2では、これに加え、内部配線等が複数のパワードメイン領域との境界上であって、パワードメインの入力側の交点を検証ポイントとして選択し、等価検証をすることで、より容易に電源仕様の検証ができる。図16は、参照設計デザインと実設計デザインの形式検証を示す図である。図16を参照して、参照設計デザイン402、実設計デザイン422は、それぞれPD_TOP、PD1、PD2を含む。参照設計デザイン402、実設計デザイン422の共通部分であるPD_TOP、PD1、PD2の電源電圧はそれぞれVDD、VDD1、VDD2である。参照設計デザイン402にあるPD1の領域領域404は、フリップフロップ回路408とインスタンス410、412とを含む。また、PD2の領域領域414は、フリップフロップ回路418を含む。一方、実設計デザイン422にあるPD1の領域領域424は、フリップフロップ回路428とインスタンス430とを含む。また、PD2の領域領域434は、インスタンス432とフリップフロップ回路438とを含む。ここで、等価検証を行うため、まず、参照設計デザインにおいて、内部配線等が複数のパワードメイン領域との境界上であって、パワードメインの入力側の交点をカットポイントして選択する。具体的には、参照設計デザイン402にあるPD_TOPとPD2の領域領域414との境界で、信号線415との交点がカットポイントCP1Aとして選択される。次に、実施の形態1において説明したパワークラスのリストのマッチング方法を利用して、上述したカットポイントCP1Aに対応する実設計デザイン422上のカットポイントCP1Bを抽出する。具体的には、カットポイントCP1Bは、インスタンス432とフリップフロップ回路438との間の信号線上の点である。カットポイントCP1A、CP1Bを利用して、現在定義されている電源仕様情報の電源状態において、カットポイントCP1A、CP1Bにおける参照設計デザイン402、実設計デザイン422の機能および電源状態が等価かどうかを検討する。CP1A、CP1Bの周辺の回路の動作について説明する。フリップフロップ回路418およびフリップフロップ回路438はともにVDD2を電源電圧として動作しているため、電源状態は等価である。一方、インスタンス412、432の電源電圧は、それぞれVDD1、VDD2のため、電源電圧供給元が異なるが、ともにHレベル1.0Vを供給しているため、インスタンス412、432に関しての電源状態は等価である。ここで、電源仕様情報に定義される電源状態ここでは、VDD1、VDD2がHレベルだけでなく、組み合わせとして可能な電源状態についても拡張し形式的に検証する方法を説明する。図17は、図16の拡張例を示す図である。図17を参照して、図16のインスタンス410、412、430、432を、それぞれ回路群C1A、C2A、C1B、C2Bとして拡張する。この回路群は1つまたは2以上の複数の素子を含む。カットポイントCP2Aは、参照設計デザイン442のPDの境界449と信号452の交点とする。一方、実設計デザイン462では、CP2Aに対応するカットポイントCP2Bは、回路群C2Bとフリップフロップ回路470との間を結ぶ信号472上にある。ここで、PD1、PD2のそれぞれの電源電圧VDD1、VDD2の電源状態は、それぞれのオン状態、オフ状態を考慮すれば、形式的に4通りに拡張される。この4通りの電源状態について、回路群C2A、C2Bの機能および電源状態が一致するかどうかを検証する。図18は、各電源状態における回路群の動作状態を示す図である。図18を参照して、縦列にVDD1、VDD2、回路群C2A、C2Bが示され、横列にVDD1、VDD2のオンオフ状態とC2A、C2Bのオンオフ状態が示されている。特にVDD1、VDD2がオン状態電源電圧1.0Vを1、オフ状態接地電圧を0と定義する。列Aでは、VDD1、VDD2ともに電源電圧1.0Vであり、このときC2A、C2Bの動作状態は、オン状態になる。この状態では、参照設計デザイン442と実設計デザイン462は等価になる。列Dでは、VDD1、VDD2がともに接地電圧であり、C2A、C2Bとも動作状態は、オフ状態になる。A列と同様に、参照設計デザイン442と実設計デザイン462は等価になる。次に、列Bでは、VDD1は電源電圧1.0V、VDD2は接地電圧であるため、VDD1に接続されているC2Aの動作状態はオン状態になり、VDD2に接続されているC2Bはオフ状態になる。また、列Cでは、VDD1は接地電圧、VDD2は電源電圧1.0Vであるため、VDD1に接続されているC2Aの動作状態はオフ状態になり、VDD2に接続されているC2Bはオン状態になる。このように形式的に電源状態を拡張することにより、列B、列Cの状態では、電源状態が異なることを検出できる。よって、実施の形態2によって、電源仕様情報の見落としや拡張された電源状態等の場合など網羅性を高く検証することができる。また、実設計デザインでは、上記のように理想的でなく、もう少し複雑な状態での等価検証試験になる。設計開発が進んでくると、設計当初のときには不要であったが、タイミング調整のためのリピータバッファ等を入れることが必要となる。このような場合について上記の形式検証を行う方法を説明する。図19は、バッファが挿入された図16の変形例を表した図である。通常、リピータバッファは、同一パワードメイン内に挿入される。しかしながら、図19を参照して、実設計デザイン522の領域内のインスタンス535リピータは、実設計デザイン522の領域内のインスタンス534とインスタンス536との間に挿入されているが、このインスタンス535の挿入場所が同一パワードメインPD1A、PD1Bの領域内ではなく、異なるパワードメインPD_TOPの領域内になった場合についての形式検証の方法を説明する。なお、PD1AとPD1BをあわせてPD1を称することもある。このとき、参照設計デザイン502と実設計デザイン522とを比較した場合に、検討例2のような検証方法では、電源構造的にも論理的にも問題がない。参照設計デザイン502と実設計デザイン522の電源電圧VDD、VDD1、VDD2は、常にオン状態電源電圧1.0Vのみを想定しているため、インスタンス535が所定のパワードメインここでは、PD1の領域に配置されているかどうか検出することが難しい。このため、実設計デザイン522において、新たなパワードメイン境界を生成するために、カットポイントCP3B、CP4B、CP5Bを選択する。そして、パワークラスのリストのマッチング方法で、上記カットポイントCP3B、CP4B、CP5Bに対応する参照設計デザイン502のカットポイントCP3A、CP4A、CP5Aを抽出する。カットポイントCP3A~5A、CP3B~5Bを利用して、現在定義されている電源仕様情報の電源状態において、参照設計デザイン502、実設計デザイン522の機能および電源状態が等価かどうかを検討する。フリップフロップ回路518,538とインスタンス516,536,514,534はそれぞれ同一電源電圧で動作するため、電源状態は等価である。次に、インスタンス535については、PD_TOPの電源電圧で動作し、この電源電圧は1.0VとPD1A、PD1B、PD2と同じ電源電圧である。この設計デザインは、電気的にも機能的にも動作をするため、検討例2のような方法では、検出できないことになる。しかしながら、このような場合にも実施の形態2によれば、電源状態の一致不一致を検出することができる。図20は、参照設計デザインおよび実設計デザインの各電源状態におけるカットポイントの状態を示す図である。カットポイントの属する信号線に接続される素子、回路、カットポイント自体の電源状態を検証するために、一般には、関係している複数のパワードメインの電源電圧の取りうる電源状態を形式的に拡張する。図19のPD_TOP、PD1PD1A、PD1B、PD2のそれぞれの電源電圧VDD、VDD1、VDD2の電源状態を形式的に拡張してもよいが、PD2の電源電圧VDD2の電源状態とフリップフロップ回路518、520の動作状態は連動しているため、簡略化して、電源電圧VDD、VDD1に焦点をあてて形式的に拡張する。図20を参照して、リスト550は、参照設計デザインの拡張されたリスト552と実設計デザインの拡張されたリスト554とを含む。リスト552は、縦列にVDD、VDD1、カットポイントCP3A、CP4Aが示され、横列にVDD、VDD1のオンオフ状態とカットポイントのオンオフ状態が示されている。リスト554は、縦列にVDD、VDD1、カットポイントCP3B、CP4Bが示され、横列にVDD、VDD1のオンオフ状態とカットポイントのオンオフ状態が示されている。ここでVDD、VDD1がオン状態電源電圧1.0Vを1、オフ状態接地電圧を0と定義する。以下、図19、図20を参照して、参照設計デザイン502のリストと実設計デザイン522の形式的に拡張された電源状態ごとに検証を行う。列A1では、VDD、VDD1ともに電源電圧1.0Vであり、PD1内領域504にあるインスタンス514とインスタンス516との間に直列に接続されているCP3A、CP4Aの電源状態は、PD1上にあるためオン状態になる。一方、列A2でも、VDD、VDD1ともに電源電圧1.0Vであり、PD1A内領域524にあるインスタンス534の出力先でもあるCP3Bの電源状態は、オン状態となる。また、PD_TOP内にあるインスタンス535の出力先でもあるCP4Bの電源状態も同様にオン状態になる。従って、列A1および列A2を比較すると、参照設計デザイン502と実設計デザイン522は、VDD、VDD1ともに電源電圧1.0Vである場合には、電源仕様検証は等価であることがわかる。また、VDD、VDD1ともに接地電位0Vである場合、具体的には、列D1と列D2についても、上記と同様な結果を生じる。次に、列B1では、VDDが電源電圧1.0Vであり、VDD1が接地電位0Vである場合、PD1内領域504にあるインスタンス514とインスタンス516との間に直列に接続されているCP3A、CP4Aの電源状態は、PD1上にあるためオフ状態になる。一方、列B2でも、VDDが電源電圧1.0Vであり、VDD1が接地電位0Vである場合、PD1A内領域524にあるインスタンス534の出力先でもあるCP3Bの電源状態は、オフ状態となる。また、PD_TOP内にあるインスタンス535の出力先でもあるCP4Bの電源状態は逆にオン状態になる。従って、列B1および列B2を比較すると、VDDが電源電圧1.0Vであり、VDD1が接地電位0Vである場合には、CP4A、CP4Bでの電源状態が異なるため、電源仕様検証は等価ではないということがわかる。また、VDDが接地電位0V、VDD1が電源電圧1.0Vの場合には、具体的には列C1と列C2を比較した場合にも、同様にCP4A、CP4Bでの電源状態が異なるため、電源仕様検証は等価ではないということがわかる。以上により、カットポイントを用いて、複数のパワードメインの電源電圧を形式的に拡張した電源状態を検証することで、参照設計デザインと実設計デザインが等価でない場合を正確に検出できる。さらに、上記検証方法は、設計レベルの異なる設計デザインについても応用ができる。図21は、参照設計デザインアーキテクチャ設計レベルと実設計デザインRTL設計レベルの形式検証の変形例を示す図である。図21を参照して、ブロックダイアグラム562は、参照設計デザインであり、複数のパワードメインPD1、PD2を含む。PD1はCPU564を含み、PD2はCPU566と、周辺モジュール568と、メモリ570と、IPコア572とを含む。各ブロック間の矢印線は、データフローを定義している。一方、回路582は、ブロックダイアグラム562の個々のブロック機能をRTL設計レベルで表現したものである。実施の形態2によれば、参照設計デザインここでは、アーキテクチャ設計レベルにおけるあるパワードメインから別のパワードメインへ出力される信号線上の点をカットポイントとして、抽出する。一方、実設計デザインに対しては、上述した連結リストから、参照設計デザイン上のカットポイントを抽出する。これらのカットポイントに、従来からの検証ポイントLogicCornを加えて、設計者の意図している電源仕様になっているかどうかの等価性を検証する。[実施の形態3]下位階層において使用するIPセルを利用し、設計デザイン全体を構築するような場合IPセル自体の電源仕様やIPセルが上位階層へ組み込まれている特定ブロックの電源仕様が、組み込まれる以前のチップレベルの電源仕様と一致することを検証することで、チップレベル検証時にIPコア自体およびそのIPコアを含んだ特定ブロックをブラックボックスとして活用できる。図22は、検証済みのIPコア等を利用した電源仕様の検証試験のフローを示す図である。図22を参照して、ステップ602において、検証済みのIPコアRTLレベルを用意し、このIPコアを利用して、IPコアを含んだ特定ブロックの電源仕様情報を上位の設計階層へ統合するステップ603。上位階層のチップレベル用電源仕様情報は、検証済みの下位の電源仕様情報を継承する。上位階層で組み込まれた下位のIPコアの低電力検証試験は、先にその物理形状情報や電気的特性がIPレベルで比較され、その等価性を形式的に検証できる。このとき、検証済みのIPコアあるいは検証済みの特定ブロックの電源仕様とフルチップレベルの電源仕様との一致検証ステップ609を行うことにより、チップレベル検証の際ステップ607に、その検証の労力が軽減できる。図23は、上位階層に使用されるIPコアとそのIPコアと他のパワードメインとの電圧制御電源遮断のためのインターフェイスを示す図である。図23を参照して、ユニット622は、IPコア624およびインターフェイス626IF3を含む。IF1は、上位階層での電圧制御や電源遮断を想定し、低電力セルであるレベルシフタELS1E、アイソレータISO1Eを含む。ただし、これらの低電力セルたとえば、ELS1E、ISO1Eは、必ずしもユニット622に含まれている必要はなく、仮想的に挿入してもよい。このIPコア624あるいはユニット622の電源仕様情報が検証された電源仕様情報になる。このとき、IPコア624あるいはユニット622は、検証された電源仕様情報に基づいた境界条件電源電圧も含む。によって検証される。図24は、IPコアが組み込まれたチップレベルの設計デザインを示す図である。図24を参照して、設計デザイン630は、PD1~PD4に属するそれぞれBLOCK1~BLOCK4を含む。PD1、PD2の出力は、電源遮断電源制御をするための低電力セルISO1F、ISO2F、ELS1F、ELS2Fへ入力され、またこの低電力セルは、PMU634よりそれぞれ制御されている。さらに、PD1~PD3の電源電圧としてはVDD1が印加され、PD4の電源電圧としてはVDD2が印加される。ここで、PD1およびIF4Aを含む領域635には、図23のすでに検証されたIPコアとインターフェイスが組み込まれている。このとき、チップレベルの電源仕様情報には、すでに検証されているIPコアを含むユニット622の電源仕様情報が組み込まれる。これにより、チップレベルの電源仕様情報は、ユニット622の電源仕様情報に制約されることになる。チップレベルの低電力検証試験では、上記の制約を考慮しつつ、参照設計デザインのパワークラス内のメンバーと低電力仕様情報とをリストを作成し、比較することで、整合性を確認し、電源仕様の一致不一致を検証する。[実施の形態4]図25は、IPコア等を利用した電源仕様の検証試験のフローを示す図である。図25を参照して、ステップ671において、チップレベルで使用するIPコアRTLレベルを準備する。ステップ673において、このIPコアについて、IPコアと、電源仕様情報IPコアと、テストベンチとを利用して、低電力検証試験を行う。ステップ674において、この低電力検証試験をパスしたIPコアRTLレベル仕様情報およびその電源仕様情報IPコアを準備する。ステップ674において準備されたIPコアRTLレベル仕様情報とその電源仕様情報をステップ675において上位の設計階層へ統合する。ステップ675において統合されたIPコアの電源仕様情報をステップ676において組み込み、一方、ステップ675において統合されたIPコアRTLレベル仕様情報を参照設計デザインRTLレベルにステップ677において組み込む。ステップ676によって統合された電源仕様情報と、ステップ677によって統合されたチップレベルの参照設計デザインと、テストベンチ680とを利用して、ステップ678において電源仕様検証試験を行う。検証済みのIPコアとその電源仕様情報をチップレベルの参照設計デザインとその電源仕様情報に組み込むことにより、チップレベルの電源仕様検証の際に、その検証の労力が軽減でき、短時間で行える。図26は、上位階層に使用されるIPコアとIPコアとの電圧制御電源遮断のためのインターフェイスを示す図である。図26を参照して、ユニット684は、IPコア686およびインターフェイス688IF5を含む。IF1は、上位階層での電圧制御や電源遮断を想定し、低電力セルであるレベルシフタELS1G、アイソレータISO1Gを含む。ただし、これらの低電力セルたとえば、ELS1G、ISO1Gは、必ずしもユニット684に含まれている必要はなく、仮想的に挿入してもよい。図27は、IPコアが組み込まれたチップレベルの設計デザインを示す図である。図27を参照して、設計デザイン690は、PD1~PD4に属するそれぞれBLOCK1~BLOCK4を含む。PD1、PD2の出力は、電源遮断電源制御をするための低電力セルISO1H、ISO1H、ELS2H、ELS2Hへ入力され、またこの低電力セルは、PMU694よりそれぞれ制御されている。さらに、PD1~PD3の電源電圧はとしてVDD1が印加され、PD4の電源電圧としてはVDD2が印加される。ここで、PD1およびIF6Aを含む領域695には、図26のすでに検証されたIPコアとインターフェイスが組み込まれている。一方、チップレベルの電源仕様情報としては、すでに検証されているIPコアを含むユニット684の電源仕様情報が組み込まれるが、実際のチップレベルの電源仕様情報として扱うには、形式的な一部修正が必要となる。この修正について、以下に説明をする。図28は、検証されたIPコアを含むチップレベルのパワークラスについて説明をする図である。図28を参照して、パワークラス710は、パワードメイン712、パワーモード716A、716B、アイソレータ714A、714B、レベルシフタ718、スイッチ720を含む。ここで、各メンバーの欄の右端に丸印が付されているメンバーは、統合されたIPコアを含むユニットに関連して修正が必要な部分である。しかし、丸印が付されているメンバーの内容は、ほとんどが階層依存のインスタンス名と制御信号に関連する修正である。この修正は、IPコアを含むユニット684に関連するパワーインテント記述全体から見ると少ない。さらに、チップの上位階層の電源仕様情報の作成作業の効率化の向上が見込める。修正ミスがあったとしても、上述の検証手段により、検出可能でありフェールセーフが見込める。最後に、以上説明した各実施の形態について総括する。実施の形態1により、設計デザイン自体の機能および接続関係が、参照設計デザインおよび実設計デザインにおいて、等価であることに加え、設計下流工程の電源仕様情報と、設計下流工程の電源仕様情報に対応する設計上流工程での電源仕様情報とが等価一致であることを検証することにより、これまで設計の最終工程で行っていた電源検証を設計工程の上流に引き上げ、最終工程での電源検証負荷を軽減することができる。これは、検証作業そのものを短縮できるだけでなく、設計全体のTATも大幅改善する効果がある。実施の形態2により、電源仕様についての等価検証における比較する点を、レジスタ等の回路の入力直前の点に加えて、あるパワードメインから別のパワードメインへ出力される信号線上の点カットポイントも加えることで、回路の電源仕様の一致不一致を検出することができる。また、カットポイントを利用して、ユーザが定義した各電源のモードだけでなく、可能な組み合わせを形式的に拡張することで、ユーザの定義漏れの検出等の検証網羅性を向上させることができる。実施の形態3により、下位ブロックたとえば、IPコアの検証済みの電源仕様情報とチップの上位の階層から取り出された対応するブロックとの電源仕様情報の等価検証を実現することで、下位ブロックを組み上げ、チップ全体を作成するときに電源仕様のミスも早期に検出することができる。また、IPコアの開発者とチップ設計の開発者の電源仕様における解釈の相違も設計の早い段階で検出することができる。実施の形態4により、下位ブロックたとえば、IPコアの電源仕様およびその設計情報をチップの上位の階層へ統合することにより、上位階層の設計デザインの電源仕様情報の作成および検証の負荷を軽減することができる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施の形態において説明された技術的思想は、可能な限り組み合わされて実現されることが意図される。"