可視光に対して透明な半導体基板の表面にソース電極及びドレイン電極を形成する工程と、前記半導体基板の表面において前記ソース電極と前記ドレイン電極との間に表側ゲート電極を形成する工程と、前記半導体基板の表面において前記ソース電極と前記ドレイン電極との間以外の領域に合わせマークを形成する工程と、前記半導体基板を透過して見える前記合わせマークに基づいて前記半導体基板を位置合わせして、前記半導体基板の裏面において前記表側ゲート電極と対向する位置に裏側ゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。前記表側ゲート電極と前記合わせマークを同時に形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記表側ゲート電極はT字型であり、前記表側ゲート電極のゲート長は、前記裏側ゲート電極のゲート長と同じであることを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記半導体基板の裏面に凹部を形成する工程と、前記凹部内に前記裏側ゲート電極を形成する工程と、前記凹部内に絶縁体を充填して前記裏側ゲート電極を前記絶縁体で覆う工程と、前記絶縁膜を充填した後に、前記半導体基板の裏面に、前記ソース電極と電気的に接続されたダイボンド用のメタルを形成する工程とを更に備えることを特徴とする請求項1~3の何れか1項に記載の半導体装置の製造方法。前記ソース電極及び前記ドレイン電極上に半田バンプを形成する工程と、前記半導体基板の表面を回路基板側に向けて、前記半田バンプを介して前記ソース電極及び前記ドレイン電極を前記回路基板の電極に接合する工程とを更に備えることを特徴とする請求項1~4の何れか1項に記載の半導体装置の製造方法。一般に、表側と裏側のパターンを位置合わせする場合には、基板の表側と裏側を同時に顕微鏡で観察する両面アライナーを用いる。しかし、両面アライナーの位置合わせ精度は数~数十μmであるため、サブミクロン以下の位置合わせが要求されるトランジスタの製造には適用できない。特許文献2では、裏側ゲート電極を形成する際に、表側ゲート電極をマスクとして、裏面に塗布したレジストを表面から露光する。このため、表側ゲート電極がT字型である場合、裏側ゲート電極のゲート長は表面ゲート電極のゲート長よりも長くなる。また、露光用の光を透過させるため、チャネル厚に制約がある。また、実際の半導体装置では表側ゲート電極上に保護膜やメッキ配線が設けられているため、表面から露光することは困難である。本発明は、上述のような課題を解決するためになされたもので、その目的は設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造することができる製造方法を得るものである。本発明に係る半導体装置の製造方法は、可視光に対して透明な半導体基板の表面にソース電極及びドレイン電極を形成する工程と、前記半導体基板の表面において前記ソース電極と前記ドレイン電極との間に表側ゲート電極を形成する工程と、前記半導体基板の表面において前記ソース電極と前記ドレイン電極との間以外の領域に合わせマークを形成する工程と、前記半導体基板を透過して見える前記合わせマークに基づいて前記半導体基板を位置合わせして、前記半導体基板の裏面において前記表側ゲート電極と対向する位置に裏側ゲート電極を形成する工程とを備えることを特徴とする。本発明により、設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造することができる。本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。実施の形態1.図1は、本発明の実施の形態1に係る半導体装置を示す上面図である。図2は図1のI-IIに沿った断面図である。半導体基板1は可視光に対して透明であり、例えばSiCやGaNなどのワイドギャップ半導体である。半導体基板1の表面にソース電極2とドレイン電極3が設けられ、両者の間に表側ゲート電極4が設けられている。半導体基板1の表面においてソース電極2とドレイン電極3との間以外の領域に合わせマーク5が設けられている。半導体基板1の裏面において表側ゲート電極4と対向する位置に裏側ゲート電極6が設けられている。裏側ゲート電極6は、半導体基板1の裏面に設けられた凹部7内に配置されている。ソース電極2とドレイン電極3は例えばAuである。表側ゲート電極4、合わせマーク5、及び裏側ゲート電極6は例えばPt/Auである。表側ゲート電極4と裏側ゲート電極6は、互いと電気的に接続され、それぞれ半導体基板1の表面と裏面にショットキー接合している。この表側ゲート電極4と裏側ゲート電極6にゲート電圧を印加することにより、ソース電極2とドレイン電極3の間に流れる電流のオンオフを制御する。続いて、本実施の形態に係る半導体装置の製造方法を説明する。図3~図10は本発明の実施の形態1に係る半導体装置の製造方法を示す断面図である。まず、図3に示すように、半導体基板1の表面にフォトレジスト8を塗布する。露光及び現像によりフォトレジスト8にソース電極2とドレイン電極3用のパターンを形成する。次に、図4に示すように、半導体基板1の表面にソース電極2とドレイン電極3を蒸着リフトオフにより形成する。その後、フォトレジスト8を除去する。次に、図5に示すように、半導体基板1の表面にフォトレジスト9を塗布する。露光及び現像によりフォトレジスト9に表側ゲート電極4と合わせマーク5用のパターンを形成する。次に、図6に示すように、半導体基板1の表面に表側ゲート電極4と合わせマーク5を蒸着リフトオフにより同時に形成する。ただし、表側ゲート電極4はソース電極2とドレイン電極3との間に形成し、合わせマーク5はソース電極2とドレイン電極3との間以外の領域に形成する。その後、フォトレジスト9を除去する。次に、図7に示すように、半導体基板1の表面に保護用のフォトレジスト10を塗布する。そして、図8に示すように、半導体基板1の裏面を上に向けて、ガラス基板等の支持基板11に半導体基板1を貼り付ける。次に、図9に示すように、半導体基板1を透過して見える合わせマーク5に基づいて半導体基板1を通常のステッパー縮小投影型露光装置により位置合わせする。半導体基板1の裏面にフォトレジスト12を塗布する。露光及び現像によりフォトレジスト12に裏側ゲート電極6用のパターンを形成する。このパターンを用いて半導体基板1の裏面に凹部7を形成する。次に、図10に示すように、半導体基板1の裏面において表側ゲート電極4と対向する位置に裏側ゲート電極6を蒸着リフトオフにより形成する。その後、フォトレジスト12を除去する。半導体装置を支持基板11から剥離し、フォトレジスト10を除去する。以上の工程により本実施の形態に係る半導体装置が製造される。続いて、本実施の形態の効果を説明する。半導体基板1の裏面において表側ゲート電極4と対向する位置に裏側ゲート電極6を設けるため、表裏両側から電流のオンオフ制御が可能となり、オフ特性が向上する。また、ソース電極2とドレイン電極3との間以外の領域に合わせマーク5を形成するため、ソース電極2とドレイン電極3の間隔は大きくならない。従って、オン特性の低下を防ぐことができる。また、半導体基板1を透過して見える合わせマーク5に基づいて位置合わせするため、表側ゲート電極4に対して裏側ゲート電極6を精度良く位置合わせすることができる。また、従来は裏面に塗布したレジストを表面から露光する必要があったが、本実施の形態では半導体基板1を透過して合わせマーク5が見えればよい。従って、従来の方法に比べてチャネル厚の制約が軽い。また、本実施の形態では裏側ゲート電極6を形成する際に裏面から露光するため、表面から露光する従来の方法に比べて製造が容易である。よって、本実施の形態に係る半導体装置の製造方法により、設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造することができる。また、表側ゲート電極4と合わせマーク5を同時に形成するため、合わせマーク5を形成するための製造工程を新たに追加する必要はない。実施の形態2.図11は、本発明の実施の形態2に係る半導体装置を示す断面図である。本実施の形態では、表側ゲート電極4はT字型である。表側ゲート電極4のゲート長は、裏側ゲート電極6のゲート長と同じである。その他の構成及び製造方法は実施の形態1と同様である。表側ゲート電極4がT字型である場合、表側ゲート電極4をマスクとして裏面に塗布したレジストを表面から露光する従来の方法では、裏側ゲート電極6のゲート長は表側ゲート電極4のゲート長よりも長くなる。これに対して、本実施の形態では、裏側ゲート電極6を形成する際に裏面から露光するため、表側ゲート電極4のゲート長を裏側ゲート電極6のゲート長と同じにすることができる。実施の形態3.図12は、本発明の実施の形態3に係る半導体装置を示す断面図である。本実施の形態では、凹部7内に絶縁体13を充填して裏側ゲート電極6を絶縁体13で覆う。絶縁体13は例えばSiNである。その後に、半導体基板1の裏面に、ソース電極2と電気的に接続されたダイボンド用のメタル14を形成する。その他の構成及び製造方法は実施の形態1と同様である。このように裏側ゲート電極6を絶縁体13で覆うことにより、裏側ゲート電極6とソース電極2が短絡するのを防ぐことができる。実施の形態4.図13及び図14は、本発明の実施の形態4に係る半導体装置の製造方法を示す断面図である。まず、図13に示すように、ソース電極2とドレイン電極3上に半田バンプ15を形成する。次に、図14に示すように、半導体基板1の表面を回路基板16側に向けて、半田バンプ15を介してソース電極2及び前記ドレイン電極3を回路基板16の電極17に接合する。即ち、半導体装置を回路基板16にフェイスダウンで実装する。これにより、半導体基板1の裏面の裏側ゲート電極6が回路基板16に接触して物理的に破壊されるのを防ぐことができる。