デカップリングコンデンサ構造であって、第1のドーパント極性を有する第1のウェルであって、第1の高ドーズ注入部が形成された第1のウェルと、前記第1のウェルに隣接する第2のウェルであって、前記第1のドーパント極性と反対の第2のドーパント極性を有し、第2の高ドーズ注入部が形成されている、第2のウェルと、前記第1の高ドーズ注入部および前記第2の高ドーズ注入部の上に形成された少なくとも1つの絶縁層と、前記第1のウェル内に形成された第1の組のウェル接続部と、前記第2のウェル内に形成された第2の組のウェル接続部と、前記第1の高ドーズ注入部に隣接する前記第1のウェル上に形成された第1の導体と、前記第2の高ドーズ注入部に隣接する前記第2のウェル上に形成された第2の導体と、を含み、前記第1の組のウェル接続部および前記第2の導体は第1の電気ノードに共通に接続され、前記第2の組のウェル接続部および前記第1の導体は第2の電気ノードに共通に接続され、前記第1の組のウェル接続部、前記第2の組のウェル接続部および前記高ドーズ注入部のうち少なくとも1つは、ドーパント極性について非対称である、デカップリングコンデンサ構造。前記第1の電気ノードは供給電圧ノードに対応し、前記第2の電気ノードは接地ノードに対応する、請求項1に記載のデカップリングコンデンサ構造。前記第2のウェルはP材料を含み、前記第1のウェルは、前記P基板材料内に形成されたN型領域を含む、請求項1に記載のデカップリングコンデンサ構造。前記第2の組のウェル接続部は、Pドーパント極性を有する第1のウェル接続部と、Nドーパント極性を有する第2のウェル接続部とを含む、請求項3に記載のデカップリングコンデンサ構造。前記第1のウェルおよび前記第2のウェルは、1組の論理トランジスタの第1のウェルおよび第2のウェルそれぞれに対応する、請求項1に記載のデカップリングコンデンサ構造。デカップリングコンデンサの形成方法であって、第1のドーパント極性を有し、第1のウェル領域を規定する基板を提供するステップと、前記第1のウェル領域に隣接する第2のウェル領域を前記基板内に形成するステップであって、前記第2のウェル領域は、前記第1のドーパント極性と反対の第2のドーパント極性を有する、ステップと、前記第1のウェル領域内に第1の高ドーズ注入部を形成するステップと、前記第2のウェル領域内に第2の高ドーズ注入部を形成するステップと、前記第1のウェル内に第1の組のウェル接続部を形成するステップと、前記第2のウェル内に第2の組のウェル接続部を形成するステップと、前記第1の高ドーズ注入部および前記第2の高ドーズ注入部上に少なくとも1つ絶縁層を形成するステップと、前記第1のウェル領域上に第1の導体をおよび前記第2のウェル領域上に第2の導体を形成するステップと、前記第1の組のウェル接続部および前記第2の導体を相互接続して、第1の電気ノードを規定するステップと、前記第2の組のウェル接続部および前記第1の導体を相互接続して、第2の電気ノードを規定するステップと、を含み、前記第1の高ドーズ注入部、前記第2の高ドーズ注入部、前記第1の組のウェル接続部および前記第2の組のウェル接続部のうち少なくとも1つは、ドーパント極性について非対称となるように、形成される、方法。前記第1の電気ノードは供給電圧ノードに対応し、前記第2の電気ノードは接地ノードに対応する、請求項6に記載の方法。前記第2のウェルはP材料を含み、前記第1のウェルは、前記P基板材料内に形成されたN型領域を含む、請求項6に記載の方法。前記第2の組のウェル接続部は、Pドーパント極性を有する第1のウェル接続部と、Nドーパント極性を有する第2のウェル接続部とを含む、請求項8に記載の方法。前記第1のウェルおよび前記第2のウェルは、少なくとも1組の論理トランジスタによって共有されるように、形成される、請求項8に記載の方法。半導体デバイスであって、第1のウェルおよび第2のウェル内に規則的パターンで配置された複数の論理素子であって、前記第1のウェルは、第1のドーパント極性を有し、前記第2のウェルは、前記第1のドーパント極性とは反対の第2のドーパント極性を有する、論理素子と、前記規則的パターンに従って、前記第1のウェルおよび前記第2のウェル内に配置されたデカップリングコンデンサであって、前記デカップリングコンデンサは、前記第1のウェル内の第1の組のウェル接続部と、前記第2のウェル内の第2の組のウェル接続部と、前記第1のウェル内の第1の高ドーズ注入部上に形成された第1の導体と、前記第2のウェル内の第2の高ドーズ注入部上に形成された第2の導体とを含む、デカップリングコンデンサと、を含み、前記第1の組のウェル接続部および前記第2の導体は、第1の電気ノードに共通に接続され、前記第2の組のウェル接続部および前記第1の導体は、第2の電気ノードに共通に接続され、前記第1の組のウェル接続部、前記第2の組のウェル接続部および前記高ドーズ注入部のうち少なくとも1つは、ドーパント極性について非対称であり、第1の高ドーズ注入部が内部に形成される、半導体デバイス。前記第1の電気ノードは供給電圧ノードに対応し、前記第2の電気ノードは接地ノードに対応する、請求項11に記載の半導体。前記第2のウェルはP材料を含み、前記第1のウェルは、前記P基板材料内に形成されたN型領域を含む、請求項11に記載の半導体。前記第2の組のウェル接続部は、Pドーパント極性を有する第1のウェル接続部と、Nドーパント極性を有する第2のウェル接続部とを含む、請求項13に記載の半導体。コンピュータによる読み出しが可能な命令を含むコンピュータによる読み出しが可能な媒体であって、前記コンピュータによる読み出しが可能な命令は、実行されると、デカップリングコンデンサを形成するための製造施設を構成するように適合され、第1のウェル内の第1のMOSコンデンサと、第2のウェル内の第2のMOSコンデンサであって、前記第1のMOSコンデンサの極性とは反対の極性を有する、第2のMOSコンデンサと、前記第1のMOSコンデンサおよび第2のMOSコンデンサにカップルされた、少なくとも一対の非対称ウェル接続部と、を含む、コンピュータによる読み出しが可能な媒体。前記少なくとも一対の非対称ウェル接続部は、反対極性の拡散領域を有する前記第1のMOSコンデンサと、同一極性の拡散領域を有する前記第2のMOSコンデンサとを含む、請求項15に記載の半導体。前記第1のウェルおよび第2のウェルはそれぞれ、少なくとも1組の論理トランジスタによって共有される、請求項15に記載のコンピュータによる読み出しが可能な媒体。以下の詳細な説明は、本質的に例示的なものに過ぎず、本発明または本出願の実施形態ならびにこのような実施形態の利用を制限することを意図していない。本明細書中用いられるような例示的なという表現は、一例または例示を意味する。本明細書中において例示的なものとして記述されている実行様態は全て、他の実行様態に比して好適または有利であるとは限らない。さらに、上記の技術分野、背景、要旨または以下の詳細な説明中に記載される明示的または暗示的な原理による拘束は全く意図されない。簡潔さのため、半導体処理特に、CMOS処理に関連する従来の技術については、本明細書中において詳述を控える。ここで、図1に示すレイアウト図を図2および3中に示す断面図と共に参照して、例示的なデカップリングコンデンサまたはデカップ100は、CMOS構造の文脈において、1つ以上の近隣の論理領域101の近傍において一般的に形成される。論理領域101は、任意の数の従来の半導体論理部品を含み得る。デカップ100は、複数の領域101を相互にデカップルする機能を提供する。デカップ100は、2つの導体典型的には、ポリシリコン導体106および108を含む。これら2つの導体106および108は、対応するウェル102および104上に配置される。図示の実施形態において、ウェル104は、P基板ウェルすなわち、P基板の一部から形成されたウェルである。ウェル102は、Nウェルすなわち、前記P基板内に形成されたN型ウェルである。図示の実施形態に示すP領域は基板例えば、ケイ素、GaAs、または他の適切な半導体基板に対応するが、この構造は、拡散領域例えば、ウェル接続部を形成する目的のためのウェルとしても機能する。よって、当該分野においてこの構造を基板/ウェルまたは基板ウェルと呼ぶことが多い点に留意されたい。図示のように、導体106は、2つの側部上またはその周囲に沿った任意の他の適切な位置で、Nウェル102内に形成された2つのN拡散領域110および112により境界づけられている。同様に、導体108は、P拡散領域114およびN拡散領域116により境界づけられている。この実施形態において、拡散領域110、112、114および116は矩形であり、実質的に同一の面積、形状および方向を有する。概略的に描かれているように、N拡散領域110、N拡散領域112および導体108は、供給電圧ノードまたはVDD150へと接続され、P拡散領域114、N拡散領域116および導体106は、接地ノードまたは接地152へと接続される。よって、MOSコンデンサ300図3に示すは蓄積してバイアスされ、MOSコンデンサ200図2に示すは空乏バイアスされる。明確さのため、これらの構造間の電気接続性を得るために用いられる多様な導電性配線、電極および/または他の接点は図示していない。図2および図3を示すように、導体106に近接するN拡散領域110および112間のNウェル102内に、注入領域202この場合、高ドーズ、低エネルギー注入を形成する。同様に、注入領域204を、P基板ウェル104内のP拡散領域114とN拡散領域116との間にかつ導体108に隣接して形成する。注入領域202および204は、同一の高ドーズ注入部から形成してもよいしあるいは異なる高ドーズ注入部から形成してもよく、所望の挙動に応じたN型またはP型の化学種注入であり得る。一実施形態において、表面濃度が約3E19/cm3であるN型注入が用いられる。一般的に、注入条件の選択の際、活性表面ドーパント濃度が少なくとも1E19/cm3となるように、注入条件が選択される。高活性表面ドーパント濃度により、MOSコンデンサが空乏バイアスされた際、空乏領域のサイズが低減され、これにより、高周波キャパシタンスが増加する。また、高ドーズ注入部の存在により直列抵抗も低下し、これにより、前記デカップの高周波デカップリングがさらに向上する。よって、拡散領域110、112、114および116は、ウェル接続部としてすなわち、各ウェルをVDD150または接地152のいずれかへと接続する接続部として機能する。一方、非対称P拡散領域114は、デカップのラッチアップおよび近隣論理101に対して有効に保護する。さらに、模式的に示すように、Nウェル102と、P基板ウェル104との間にウェルキャパシタンス210が形成される。このキャパシタンス210は、前記回路のデカップリングとして寄与する。その後、一般的に、デカップ100は、ウェル内に形成された2つのMOSコンデンサとして特徴付けられ得る。これらのウェルは、反対の極性を有し、かつ、少なくとも一対の非対称ウェル接続部を有するかまたは他の点において非対称である。すなわち、1つのMOSコンデンサ200は、導体106、酸化物203およびNウェル102によって形成されるのに対し、別のMOSコンデンサ300は、導体108、酸化物203または酸化物203とは別の酸化物層およびP基板ウェル104によって形成される。ウェル接続部領域110、112、114および116は、MOSコンデンサ200は同一極性の拡散部110および112を有する一方、MOSコンデンサ300が反対の極性の拡散部114および116を有する点において非対称である。図4および図5は、MOSコンデンサ200および300それぞれの別の実施形態を示す。この実施形態において、Nウェル102内の注入部はP注入404であり、ウェル接続部の非対称性は、Nウェル102内のP注入402によって提供される。この実施形態において、MOSコンデンサ300は、2つのPウェル接続部114および502を含む。よって、この実施形態において、MOSコンデンサ200は蓄積的にバイアスされ、MOSコンデンサ300は空乏バイアスされる。図6および図7に示すさらに別の実施形態において、別個の注入部202および504が各MOSコンデンサのために用いられるすなわち、注入部202が空乏状態、N型注入状態となり得、注入部504はP型注入部である。このような実施形態において、MOSコンデンサ200および300はどちらとも、空乏モードにおいてバイアスされる。用いられる実施形態に関係無く、図示の設計は、近隣論理領域101内の全てまたは実質的に全ての標準セルトランジスタが同一の一次元ウェル近接効果を経験する点において、有利である。さらに、デカップ100は領域101に比較的に近接して設けることができるため、設計全体の密度およびデカップリング有効性が、従来のデカップ方法と比較して向上する。さらに、特定のデカップ100そのものは、x軸またはy軸のいずれかに沿って反射されたミラードインスタンスとして構成され得る。これを図8に示す。図8は、例示的なデカップ100を標準セル行内において任意の位置および標準セル高さで配置している様子を示す。領域802は、例えば、1組の3つの隣接するデカップ100を、それらの長手方向軸が互いに平行でかつy軸に対して平行に向いた状態となるように配置している様子を示す。逆に、領域804は、2つの隣接するデカップ100が共線状の長手方向軸と共にかつy軸に対して平行に方向付けられている様子を示す。ウェル102および104の縁部は連続的であり、かつ、実質的に複数のトランジスタを越える距離例えば、数百ナノメートルまたはミクロン以上の距離にわたって直線状に延び、これにより、レイアウト依存型のWPEが最小化されることが明らかである。デカップ100は、ウェル102および104を周囲の論理回路101のためにVDDおよび接地ノードへとそれぞれ電気的にカップルさせるため、論理回路101のための専用ウェル接点は不要である。そのため、ウェルキャパシタンス210は、論理回路101の領域内のウェル102および104からの寄与を含み、その結果、ウェル102および104のサイズに応じて、極めて低波キャパシタンス例えば、0.1~100fFに繋がり得る。フィラーセル806および808は、隣接列のために設けられ、同一極性のデカップ100の隣接するMOSコンデンサを共に延ばさせることにより、面積毎のデカップリングキャパシタンス密度を増加させる。上記に示した多様な実施形態は、多様な様態例えば、当該分野において公知の標準的CMOS処理ステップおよびフォトリソグラフィーで製造することができる。一実施形態において、高ドーズ、低エネルギー注入部202および204は、ゲート処理の前に行われ得る。その場合、これらのドーパントは、ソースおよびドレインのアニール時において活性化させてもよいし、あるいは、別個のアニールステップにおいて活性化させてもよい。図9は、図1~図3に示す実施形態の等価回路900を示す。図示のように、回路900は、MOSコンデンサ200に対応するキャパシタンスCNと、Nウェル102とP基板ウェル104との間の接合キャパシタンスに対応するキャパシタンスCJすなわち、コンデンサ210と、MOSコンデンサ300に対応するキャパシタンスCPとを含む。回路900はまた、Nウェル102の抵抗に対応する抵抗RNNと、ケイ素CABに対する複数の金属接点と、CAB抵抗に対応する抵抗RNPと、注入領域204の抵抗と、CABに対応する抵抗RPPと、P基板ウェル104抵抗とを含む。表面濃度が3E19/cm3である場合の、特定の推定パラメータすなわち、RNN=44.5Ω、RPP=1879.4Ω、RNP=98.8Ω、CN=0.8fF、CP=2.8fF、およびCJ=0.22fFについての等価回路900の挙動を図10および図11に示す。図10は、回路曲線1003のインピーダンスと従来のデカップ回路曲線1001のインピーダンスとの間の関係を周波数の関数として示す。従来のデカップは、従来のプロセスによって蓄積バイアスされたnウェル内の単一のMOSコンデンサである。従来のデカップの場合、図1~図3に示す実施形態と同じレイアウト占有面積を有するが、論理回路101までの空間をより大きくとる必要があり、また、隣接トランジスタへのWPE変動も発生する。理解されるように、広範囲の周波数にわたって、インピーダンスは従来のデカップのものに匹敵する。およそ400GHzを越えると、インピーダンスは、従来のプロセスと比較して大幅に低下する。図11は、従来のデカップの電荷付与に対して正規化した100GHzにおける電荷付与の変化と、デカップ注入領域すなわち、領域202および204における表面ドーパント濃度とを示す。曲線1102は、上記したモデルパラメータを示し、曲線1103は、より肉厚の酸化物およびパラメータCN=0.59およびCP=1.27fFを用いたモデルを示す。上記した多様な構造および方法は、例えば、データおよび命令例えば、当該分野において公知のVerilog、HDL、GDSデータなどを記憶する、コンピュータによる読み出しが可能な媒体例えば、ROM、RAM、または他の記憶装置と共に達成することができる。その後、例えば、マスク合成プロセスを通じてこれらの命令を利用することが可能となり、これにより、適切なマスクを生成するか、または、他の場合に、上記した方法および構造のうち多様なものを用いたデバイスを生成するための製造施設を構成することができる。上記記載において、少なくとも1つ例示的な実施形態を示してきたが、多数の変更が存在することが理解される。また、例示的な実施形態または本明細書中に記載の実施形態は、特許請求の範囲に記載の内容の範囲、適用可能性または構成をいかようにも制限しないことも理解される。すなわち、上記の記載は、上記の実施形態単数または複数を実行するための簡便かつ啓発的ロードマップを当業者に提供する。特許請求の範囲によって規定される範囲から逸脱することなく、要素の機能および配置において多様な変更が可能であることが理解される。特許請求の範囲は、公知の均等物と、本特許出願の出願時において予測可能であった均等物とを含む。