"それぞれ画素回路を含む複数の画素グループと、それぞれ前記複数の画素グループのいずれかに対応して設けられ、当該画素グループに含まれる画素回路に接続される複数の走査線と、前記複数の画素グループのそれぞれを走査する期間に当該画素グループを走査する電位となるパルス信号を含むクロック信号を供給するクロック信号供給回路と、前記パルス信号を前記複数の走査線に予め定められた順序に従い選択的に通すシフトレジスタ回路と、前記複数の画素グループのそれぞれに含まれる画素回路に接続され、走査される前記画素グループに含まれる画素回路にデータ信号を供給するデータ信号線と、を含み、前記クロック信号供給回路は、前記複数の走査線の一部に供給されるパルス信号の期間が、他の前記走査線に供給されるパルス信号の期間より長くなるよう前記クロック信号を供給する、ことを特徴とする表示装置。前記クロック信号供給回路は、前記走査される画素グループに含まれる画素回路に供給されるデータ信号の極性が、前記走査される画素グループの1つ前に走査対象となる前記画素グループに含まれる前記画素回路に供給されるデータ信号の極性と異なる場合に、前記2つのデータ信号の極性が異ならない場合より前記走査される画素グループに供給するパルス信号の期間が長くなるように前記クロック信号を供給する、ことを特徴とする請求項1に記載の表示装置。クロック信号供給回路からのクロック信号を前記シフトレジスタに回路に供給する複数のクロック信号線をさらに含み、前記クロック信号供給回路は前記パルス信号を1番目の前記クロック信号線から順に前記複数のクロック信号線に供給することを繰返し、前記データ信号線は、前記クロック信号線の数の1を除く約数のうちいずれかの数の画素グループが選択されるごとに極性が変化するデータ信号を供給する、ことを特徴とする請求項2に記載の表示装置。前記シフトレジスタ回路は、それぞれ前記複数の走査線のいずれかに前記クロック信号供給回路からのパルス信号を通す複数の単体回路をさらに含み、前記単体回路は、前記パルス信号を通す走査線の順位を前記クロック信号線の数で割った余りに対応するクロック信号線と当該走査線との間に設けられる第1のトランジスタと、前記単体回路がパルス信号を通す前記走査線より所定数前の順番の前記走査線に出力されるパルス信号を前記第1のトランジスタのゲート電極に供給するダイオード接続された第2のトランジスタと、前記第2のトランジスタが供給するパルス信号の電位により生じる電位差を記憶し、前記電位差がリセットされるまで前記第1のトランジスタをオンする容量と、前記単体回路がパルス信号を通す前記走査線より所定数後の順番の前記走査線に出力されるパルス信号に基づいて前記容量が記憶する電位差をリセットする第3のトランジスタ、を含み、供給されるパルス信号が走査電位となる期間が長い単体回路に含まれる前記第2のトランジスタのソース電極およびドレイン電極の幅は、他の単体回路に含まれる前記第2のトランジスタのソース電極およびドレイン電極の幅より狭い、ことを特徴とする請求項3に記載の表示装置。それぞれ複数の画素回路を含む複数の画素グループと、それぞれ前記複数の画素グループのいずれかに対応して設けられ、当該画素グループに含まれる画素回路に接続される複数の走査線と、前記複数の画素グループのそれぞれに含まれる画素回路に接続されデータ信号を供給するデータ信号線と、前記複数の画素グループのそれぞれを走査するパルス信号を含むクロック信号を供給するクロック信号供給回路と、前記パルス信号を予め定められた順で前記複数の走査線に選択的に通すシフトレジスタ回路と、を含み、前記各画素回路は、当該画素回路に接続される前記走査線から前記パルス信号が供給されると前記データ信号を通す画素トランジスタを含み、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に含まれる画素トランジスタがデータ信号を通す際の通しやすさが、他の画素グループに含まれる画素回路に含まれる画素トランジスタがデータ信号を通す際の通しやすさより大きくなるようにパルス信号を供給する、ことを特徴とする表示装置。前記各画素回路に含まれる画素トランジスタはnチャネル型のトランジスタであり、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に供給するパルス信号の最大電位が、他の画素グループに含まれる画素回路に供給するパルス信号の最大電位より大きくなるようにパルス信号を供給する、ことを特徴とする請求項5に記載の表示装置。前記各画素回路に含まれる画素トランジスタはpチャネル型のトランジスタであり、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に供給するパルス信号の最小電位が、他の画素グループに含まれる画素回路に供給するパルス信号の最小電位より小さくなるようにパルス信号を供給する、ことを特徴とする請求項5に記載の表示装置。前記クロック信号供給回路は、前記複数の画素グループの一部および前記他の画素グループが走査される期間の終わりの所定の期間に、所定の電位となるパルス信号を供給する、ことを特徴とする請求項6または7に記載の表示装置。前記クロック信号供給回路は、前記走査される画素グループに含まれる画素回路に供給されるデータ信号の極性が、前記走査される画素グループの1つ前の順序の走査対象となる前記画素グループに含まれる前記画素回路に供給されるデータ信号の極性と異なる場合に、前記走査される画素グループに含まれる画素トランジスタがデータ信号を通す際の通しやすさが、前記2つのデータ信号の極性が異ならない場合より大きくなるように前記クロック信号を供給する、ことを特徴とする請求項8に記載の表示装置。クロック信号供給回路からのクロック信号を前記シフトレジスタに回路に供給する複数のクロック信号線をさらに含み、前記クロック信号供給回路は前記パルス信号を1番目の前記クロック信号線から順に前記複数のクロック信号線に供給することを繰返し、前記データ信号線は、前記クロック信号線の数の約数のうち1を除くいずれかの数の画素グループが選択されるごとに極性が変化するデータ信号を供給する、ことを特徴とする請求項9に記載の表示装置。シフトレジスタの一形態として、例えば画素回路の行のような画素回路のグループを走査する期間に、その走査される画素回路に向けて外部から供給されるパルス信号を通すシフトレジスタ回路がある。このシフトレジスタ回路は、例えば表示装置のガラス基板に形成される。そうすると、トランジスタの特性のばらつきに伴う波形の劣化を簡易な構成で抑えられるからである。このようなシフトレジスタ回路を用いた表示装置では、画素回路のグループによってデータ信号を記憶する特性が異なる場合に輝度のムラが生じていた。本発明は上記課題を鑑みてなされたものであって、その目的は、画素回路のグループによってデータ信号を記憶する特性が異なる表示装置において、本構成を用いない場合より簡易な構成でその変化に対応できる表示装置を提供することにある。本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。1それぞれ画素回路を含む複数の画素グループと、それぞれ前記複数の画素グループのいずれかに対応して設けられ、当該画素グループに含まれる画素回路に接続される複数の走査線と、前記複数の画素グループのそれぞれを走査する期間に当該画素グループを走査する電位となるパルス信号を含むクロック信号を供給するクロック信号供給回路と、前記パルス信号を前記複数の走査線に予め定められた順序に従い選択的に通すシフトレジスタ回路と、前記複数の画素グループのそれぞれに含まれる画素回路に接続され、走査される前記画素グループに含まれる画素回路にデータ信号を供給するデータ信号線と、を含み、前記クロック信号供給回路は、前記複数の走査線の一部に供給されるパルス信号の期間が、他の前記走査線に供給されるパルス信号の期間より長くなるよう前記クロック信号を供給する、ことを特徴とする表示装置。21において、前記クロック信号供給回路は、前記走査される画素グループに含まれる画素回路に供給されるデータ信号の極性が、前記走査される画素グループの1つ前に走査対象となる前記画素グループに含まれる前記画素回路に供給されるデータ信号の極性と異なる場合に、前記2つのデータ信号の極性が異ならない場合より前記走査される画素グループに供給するパルス信号の期間が長くなるように前記クロック信号を供給する、ことを特徴とする表示装置。32において、クロック信号供給回路からのクロック信号を前記シフトレジスタに回路に供給する複数のクロック信号線をさらに含み、前記クロック信号供給回路は前記パルス信号を1番目の前記クロック信号線から順に前記複数のクロック信号線に供給することを繰返し、前記データ信号線は、前記クロック信号線の数の1を除く約数のうちいずれかの数の画素グループが選択されるごとに極性が変化するデータ信号を供給する、ことを特徴とする表示装置。43において、前記シフトレジスタ回路は、それぞれ前記複数の走査線のいずれかに前記クロック信号供給回路からのパルス信号を通す複数の単体回路をさらに含み、前記単体回路は、前記パルス信号を通す走査線の順位を前記クロック信号線の数で割った余りに対応するクロック信号線と当該走査線との間に設けられる第1のトランジスタと、前記単体回路がパルス信号を通す前記走査線より所定数前の順番の前記走査線に出力されるパルス信号を前記第1のトランジスタのゲート電極に供給するダイオード接続された第2のトランジスタと、前記第2のトランジスタが供給するパルス信号の電位により生じる電位差を記憶し、前記電位差がリセットされるまで前記第1のトランジスタをオンする容量と、前記単体回路がパルス信号を通す前記走査線より所定数後の順番の前記走査線に出力されるパルス信号に基づいて前記容量が記憶する電位差をリセットする第3のトランジスタ、を含み、供給されるパルス信号が走査電位となる期間が長い単体回路に含まれる前記第2のトランジスタのソース電極およびドレイン電極の幅は、他の単体回路に含まれる前記第2のトランジスタのソース電極およびドレイン電極の幅より狭い、ことを特徴とする表示装置。5それぞれ複数の画素回路を含む複数の画素グループと、それぞれ前記複数の画素グループのいずれかに対応して設けられ、当該画素グループに含まれる画素回路に接続される複数の走査線と、前記複数の画素グループのそれぞれに含まれる画素回路に接続されデータ信号を供給するデータ信号線と、前記複数の画素グループのそれぞれを走査するパルス信号を含むクロック信号を供給するクロック信号供給回路と、前記パルス信号を予め定められた順で前記複数の走査線に選択的に通すシフトレジスタ回路と、を含み、前記各画素回路は、当該画素回路に接続される前記走査線から前記パルス信号が供給されると前記データ信号を通す画素トランジスタを含み、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に含まれる画素トランジスタがデータ信号を通す際の通しやすさが、他の画素グループに含まれる画素回路に含まれる画素トランジスタがデータ信号を通す際の通しやすさより大きくなるようにパルス信号を供給する、ことを特徴とする表示装置。65において、前記各画素回路に含まれる画素トランジスタはnチャネル型のトランジスタであり、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に供給するパルス信号の最大電位が、他の画素グループに含まれる画素回路に供給するパルス信号の最大電位より大きくなるようにパルス信号を供給する、ことを特徴とする表示装置。75において、前記各画素回路に含まれる画素トランジスタはpチャネル型のトランジスタであり、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に供給するパルス信号の最小電位が、他の画素グループに含まれる画素回路に供給するパルス信号の最小電位より小さくなるようにパルス信号を供給する、ことを特徴とする表示装置。86または7において、前記クロック信号供給回路は、前記複数の画素グループの一部および前記他の画素グループが走査される期間の終わりの所定の期間に、所定の電位となるパルス信号を供給する、ことを特徴とする表示装置。98において、前記クロック信号供給回路は、前記走査される画素グループに含まれる画素回路に供給されるデータ信号の極性が、前記走査される画素グループの1つ前の順序の走査対象となる前記画素グループに含まれる前記画素回路に供給されるデータ信号の極性と異なる場合に、前記走査される画素グループに含まれる画素トランジスタがデータ信号を通す際の通しやすさが、前記2つのデータ信号の極性が異ならない場合より大きくなるように前記クロック信号を供給する、ことを特徴とする表示装置。109において、クロック信号供給回路からのクロック信号を前記シフトレジスタに回路に供給する複数のクロック信号線をさらに含み、前記クロック信号供給回路は前記パルス信号を1番目の前記クロック信号線から順に前記複数のクロック信号線に供給することを繰返し、前記データ信号線は、前記クロック信号線の数の約数のうち1を除くいずれかの数の画素グループが選択されるごとに極性が変化するデータ信号を供給する、ことを特徴とする表示装置。本発明によれば、表示装置は、画素回路のグループによってデータ信号を記憶する特性が異なっていても、本構成を用いない場合より簡易な構成でその変化に対応できる。以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、表示装置の一種である液晶表示装置における実施形態について説明する。[第1の実施形態]本発明の第1の実施形態にかかる液晶表示装置は、物理的には、アレイ基板と、アレイ基板に対向する対向基板と、ドライバ集積回路とを含む。対向基板とアレイ基板との間には液晶が封入されており、アレイ基板上の対向基板と重ならない部分にはドライバ集積回路が配置されている。図1は、本発明の第1の実施形態にかかる液晶表示装置の構成の一例を示す回路図である。本図に示す回路は、物理的にはアレイ基板とドライバ集積回路とに設けられている。液晶表示装置は、アレイ基板上の表示領域DA内にN行M列のマトリクス状に設けられた複数の画素回路PXと、それぞれが画素回路PXのいずれかの行に対応して設けられる複数のゲート信号線GL走査線と、それぞれが画素回路PXのいずれかの列に対応して設けられる複数のデータ信号線DLと、各画素回路PXに接続されるコモン線CLと、シフトレジスタ回路GDL,GDRと、制御回路DRVと、を含む。物理的には、制御回路DRVはドライバ集積回路に設けられ、画素回路PX、データ信号線DL、ゲート信号線GL、コモン線CLおよびシフトレジスタ回路GDL,GDRはアレイ基板上に設けられる。ゲート信号線GLは画素回路PXの行ごとに設けられ、その数は後述のダミーのものを除くとN本である。データ信号線DLは画素回路PXの列ごとに設けられ、その数はM本である。各画素回路PXは、その画素回路PXが属する画素回路PXの列に対応するデータ信号線DLと、その画素回路PXが属する画素回路PXの行に対応するゲート信号線GLと、に接続されている。以下では、画素回路PXの各行を、画素行PLと呼ぶ。画素行PLは画素回路PXのグループ画素グループでもある。また、本図の上から数えてi番目の画素行PLをPLiと記し、i番目の画素行PLiに含まれる画素回路PXに接続されるゲート信号線GLをGLi4と記す。なお、GL1~GL4,GLN5~GLN8は図示しないダミーのゲート信号線GLを示す。なお、Mは正の整数であり、Nは2の倍数となる正の整数である。Nが2の倍数であるのはシフトレジスタ回路GDL,GDRが2つであるためである。例えば液晶表示領域の解像度が640行×480列のカラー表示で、赤、青、緑を表示する画素回路PXが列方向に並ぶのであれば、Nは640、Mは480×3となる。各画素回路PXは、画素トランジスタTRPと、画素容量CPとを含む。画素容量CPは主に、コモン線CLの一部であるコモン電極と、そのコモン電極から液晶を挟んで存在する画素電極PTとの間に生じる。画素トランジスタTRPはnチャネル型の薄膜トランジスタである。画素トランジスタTRPのソース電極は画素容量CPの一端でもある画素電極PTに接続され、画素トランジスタTRPのドレイン電極はその画素回路PXに接続されるデータ信号線DLに接続される。ここで、薄膜トランジスタのソース電極とドレイン電極との間には極性がなく、ソース電極であるかドレイン電極であるかは一方に供給される電位が他方に供給される電位より高いか低いかによって定まる便宜的な名称である。よって、ソース電極とドレイン電極が接続される先は反対であってもよい。制御回路DRVはクロック信号供給回路を含む。クロック信号供給回路は、8本のクロック信号線V1~V8にクロック信号を供給する。ここで、クロック信号は、画素トランジスタTRPをオンする電位であって、画素行PLを走査する電位からなるパルス信号を含んでいる。そのパルス信号は、複数の画素行PLのそれぞれを走査する期間にその画素行PLに含まれる画素回路PXに向けて供給される。図1の例では画素トランジスタTRPはnチャネル型であるので、画素トランジスタTRPをオンする電位はオンしない電位より高くなる。クロック信号供給回路はパルス信号を1番目のクロック信号線V1から順に供給し、最後のクロック信号線V8にパルス信号を供給すると、再び1番目のクロック信号線V1からパルス信号を供給することを繰返す。なお、クロック信号線は8本でなくてもよく、4本以上であればよい。また、クロック信号供給回路はあるフレームにおける画素回路PXへのデータ信号DATの供給が終わってから次のフレームにおける画素回路PXへのデータ信号DATの供給が始まるまでの間のうち所定の期間に、スタート信号線VST,VST2にスタート信号を供給する。また、制御回路DRVは複数のデータ信号線DLに接続され、制御回路DRVはデータ信号線DLのそれぞれに各画素回路PXが表示すべき階調を示すデータ信号DATを供給する。シフトレジスタ回路GDLは表示領域DAの左側に設けられ、シフトレジスタ回路GDRは表示領域DAの右側に設けられる。右側のシフトレジスタ回路GDRは上から数えて奇数番目のゲート信号線GLに接続され、左側のシフトレジスタ回路GDLは上から数えて偶数番目のゲート信号線GLに接続される。図2は、右側のシフトレジスタ回路GDRの構成の一例を示す図である。シフトレジスタ回路GDL,GDRは、それぞれN/22個の単体回路BCを有する。各単体回路BCは5つの入力端と1つの出力端を有する。シフトレジスタ回路GDRに含まれる単体回路BCの出力端はそれぞれゲート信号線GL1,GL3,GL5,,GLN3、GLN5、GLN7に接続され、接続されるゲート信号線GLに信号を出力する。また、シフトレジスタ回路GDRには、スタート信号線VST、クロック信号線V1,V3,V5,V7、基準電位供給線VGPLのそれぞれから信号が供給されている。基準電位供給線VGPLは、各単体回路BCの5番目の入力端に基準となる電位を供給する。図示しないが、シフトレジスタ回路GDLに含まれる単体回路BCの出力端はそれぞれゲート信号線GL2,GL4,GL6,,GLN4、GLN6、GLN8に接続され、接続されるゲート信号線GLに信号を出力する。シフトレジスタ回路GDLには、スタート信号線VST2、クロック信号線V2,V4,V6,V8、基準電位供給線VGPLのそれぞれから信号が供給されている。なお、ゲート信号線GLyyは1からN8の整数に信号を出力する単体回路BCをBCyと記す。図2などに示す単体回路BCの入出力端は、ゲート信号線GLyに接続されるものをGyと示す。出力端がn番目のゲート信号線GLnnは1からN8の間の整数に接続される単体回路BCnの入力端の1番目から4番目には、それぞれ、2つ前のゲート信号線GLn-2の信号と、4つ後のゲート信号線GLn4の信号と、互いに異なる2本のクロック信号線とが接続される。ただし、nが3未満の場合は2つ前のゲート信号線GLの代わりにスタート信号線VSTまたはスタート信号線VST2と接続される。nがN4を超える場合、単体回路BCnは4つ後のゲート信号線GLの代わりにスタート信号線VSTまたはスタート信号線VST2に接続される。互いに異なる2本のクロック信号線は、nをクロック信号線の数で割った余りにより定まる。nをクロック信号線の数で割った余りが1から7であればそれぞれ1から7を、0であれば8を返す関数をFnと定義すると、n番目の単体回路BCnの2つの入力端は、それぞれFn番目のクロック信号線と、Fn4番目のクロック信号線とに接続されている。ここで、単体回路BCnがスタート信号線VSTに接続されるかスタート信号線VST2に接続されるかは、その単体回路BCnがシフトレジスタ回路GDRに含まれるかシフトレジスタ回路GDLに含まれるかによって決まる。シフトレジスタ回路GDRに含まれる単体回路BCnはスタート信号線VSTに接続され、シフトレジスタ回路GDLに含まれる単体回路BCnはスタート信号線VST2に接続される。結果として、シフトレジスタ回路GDLあるいはシフトレジスタ回路GDRには、全体の半分の数のクロック信号線が接続される。なお、図2の単体回路の記載のVyはFy番目のクロック信号線が接続される入力端を示す。図3はn番目の単体回路BCnの構成の一例を示す回路図である。各単体回路BCは、トランジスタT1~T7およびT9と、容量C1,C3と、を含む。トランジスタT1~T7およびT9はnチャネル型の薄膜トランジスタである。トランジスタT5のドレイン電極はFn番目のクロック信号線に接続される入力端Vnに接続され、トランジスタT5のソース電極はゲート信号線GLnに接続される出力端Gnに接続される。容量C1の一端はトランジスタT5のゲート電極に、他端はトランジスタT5のソース電極に接続される。容量C1はその両端に生じる電位差を記憶し、ゲート信号線GLnにパルス信号を出力する前後にトランジスタT5をオンするとともに、パルス信号の電位が供給される際にトランジスタT5のゲート電極にブートストラップ電圧を印加し、波形のゆがみを抑える。ここで、トランジスタT5のゲート電極のあるノードをノードND1とする。トランジスタT1は、ゲート電極とドレイン電極が接続されたいわゆるダイオード接続のトランジスタであり、そのゲート電極とドレイン電極は、2つ前の単体回路BCn-2の出力が入力される入力端Gn-2に接続され、トランジスタT1のソース電極はトランジスタT5のゲート電極に接続される。トランジスタT1は入力端Gn-2からのパルス信号を通すが、パルス信号が供給されない場合に容量C1の電荷の流出を防ぐ働きをする。トランジスタT2,T9のドレイン電極はトランジスタT5のゲート電極に接続され、トランジスタT2,T9のソース電極は基準電位供給線VGPLに接続される。トランジスタT9のゲート電極には4つ後の単体回路BCn4の出力が入力される入力端Gn4に接続される。トランジスタT3は、ダイオード接続のトランジスタであり、そのゲート電極とドレイン電極は、Fn4番目のクロック信号線に接続される入力端Vn4に接続され、トランジスタT3のソース電極はトランジスタT2のゲート電極に接続される。トランジスタT2のゲート電極のノードをノードND2と呼ぶ。また、トランジスタT3のソース電極はトランジスタT6のゲート電極にも接続されている。トランジスタT6のドレイン電極は出力端Gnに接続され、ソース電極は基準電位供給線VGPLに接続される。トランジスタT3のソース電極には、容量C3の一端、トランジスタT7のドレイン電極、トランジスタT4のドレイン電極が接続される。また、容量C3の他端、トランジスタT7のソース電極、トランジスタT4のソース電極は基準電位供給線VGPLに接続される。トランジスタT7のゲート電極は入力端Gn-2に接続され、トランジスタT4のゲート電極はトランジスタT5のゲート電極に接続される。なお、単体回路BC1,BC2,BCN5~BCN8については、一部の入力端はゲート信号線GLの代わりにスタート信号線VSTまたはスタート信号線VST2が接続される。以下では本実施形態におけるシフトレジスタ回路および液晶表示装置の動作について説明する。本実施形態の例では、ドット反転およびライン反転の駆動方法を用いる。図4は、ドット反転およびライン反転における各画素回路に供給されるデータ信号DATの極性の一例を示す図である。ライン反転は画素回路PXをA行駆動するごとに、画素回路PXに供給されるデータ信号DATの極性を反転させることをいい、ドット反転はB列ごとに画素回路に供給されるデータ信号DATの極性を反転させることをいう。図4の例ではAは8、Bは1としている。ここで、仮にあるゲート信号線GLにパルス信号を供給した場合、そのゲート信号線GLに接続される画素回路PXに含まれる画素トランジスタTRPがオンされ、画素トランジスタTRPはデータ信号線DLからのデータ信号DATを画素容量CPに向けて通す。これはデータ信号DATの供給対象としてそのゲート信号線GLに対応する画素行PLが走査されることを示す。この液晶表示装置ではそれぞれの画素行PLに含まれる画素回路PXにデータ信号DATを供給することで各画素回路PXの画素容量CPに表示階調を示す電位差を記憶させる。以下この電位差を記憶させることを画素回路PXへのデータ信号DATの書込みと呼ぶ。このような液晶表示装置ではドット反転はB本ごとにデータ信号線DLに供給するデータ信号DATの極性を変化させることで実現される。ライン反転はデータ信号DATを書込む画素回路PXの行をA行走査するごとにデータ信号線DLに供給するデータ信号DATの極性を反転させることで実現される。図4の例では、k-1番目のゲート信号線GLk-1に対応する画素行PLを走査した後でkは7以上N2以下かつAの倍数5である整数、ゲート信号線GLkに対応する画素行PLを走査する際にデータ信号DATの極性が反転する。つまり、走査される画素行PLに含まれる画素回路PXに供給されるデータ信号DATの極性が、その画素行PLの1つ前に走査対象となる画素行PLに含まれる画素回路PXに供給されるデータ信号DATの極性と異なっている。なお、ゲート信号線GLkCに対応する画素行PLCは0以上A-1未満の整数を走査した後でゲート信号線GLkC1に対応する画素行PLを走査するとデータ信号DATの極性は反転しない。図5は第1の実施形態において制御回路DRVが供給する信号の一例を示す波形図である。図5は、上から順に、スタート信号線VSTの電位、スタート信号線VST2の電位、単体回路BCの入力端Vk,Vk1,Vk2,Vk7に向けクロック信号線を介して供給されるクロック信号の電位、データ信号線DLに供給されるデータ信号DATの電位を示している。また、並んで延びる破線の間隔が1水平期間1Hである。ここではスタート信号線VSTにパルス信号を供給し終わってから次にスタート信号線VSTにパルス信号を供給し終わるまでを1フレーム期間1FLMとしている。パルス信号は、画素行PLを走査する期間におけるその画素行PLに含まれる画素回路PXに含まれる画素トランジスタTRPをオンする電位走査電位からなり、図5の例では画素トランジスタTRPがnチャネル型であるので基準電位より高い電位となっている。クロック信号供給回路は、各フレーム期間内でクロック信号線V1からV8に順にパルス信号を供給することを繰り返している。ここで、入力端Vkに対してあるクロック信号線が出力するパルス信号の期間は、他の入力端Vk1等に対して他のクロック信号線が出力するパルス信号の期間より長い。図5の例では、入力端Vkに対するパルス信号の期間が3H、他の入力端Vk1等に対するパルス信号の期間が2Hとなっている。ここで、入力端Vyに供給されるパルス信号は入力端Vy-1に供給されるパルス信号とは先頭の1水平期間重なり合い、入力端Vy1に供給されるパルス信号とは終わりの1水平期間重なり合う。そして、入力端Vy-1に供給するパルス信号の終わりの時点から入力端Vyに供給するパルス信号の終わりの時点までの期間に、制御回路DRVはデータ信号線DLを介してそのパルス信号により走査される画素回路PXに対するデータ信号DATを供給する。これらの信号による図3に示す単体回路BCnの動作を説明する。図6は、第1の実施形態においてシフトレジスタ回路GDR,GDLに供給されるクロック信号、ノードND1およびノードND2の電位、および出力されるパルス信号の一例を示す波形図である。以下ではnが3以上N4未満の場合について説明する。フレーム期間のはじめには、n番目の単体回路BCnのノードND1の電位は基準電位供給線VGPLが供給する基準電位、つまりトランジスタT4,T5をオフする電位以下ローというである。ノードND2の電位は基準電位より高い電位であり、トランジスタT2,T6をオンする電位以下ハイというである。この状態では、ノードND1、出力端Gn、およびゲート信号線GLnには基準電位供給線VGPLから基準電位が供給され、単体回路BCnは入力端Vnからのパルス信号をゲート信号線GLnに向かって通さない。次に2段前の単体回路BCn-2の出力により入力端Gn-2がハイになると、トランジスタT7がオンしノードND2がローになりトランジスタT2,T6がオフされる。またトランジスタT1を介して電位が供給されノードND1がハイになり、トランジスタT5およびトランジスタT4がオンされる。容量C1はノードND1とトランジスタT5のソース電極との電位差を記憶し、入力端Gn-2がローになってもノードND1の電位は保たれる。次にFk番目のクロック信号線から入力端Vkを介してパルス信号が供給されると、単体回路BCnはそのパルス信号を出力端Gnを介してゲート信号線GLnに向けて通す。ここで、パルス信号を通す間はノードND1の電位は容量C1によりパルス信号の分だけさらに高くなる。この状態ではゲート信号線GLnに接続される画素行PLが走査される。次に4段後の単体回路BCn4の出力により出力端Gn4がハイになると、トランジスタT9がオンになり、トランジスタT9は容量C1が蓄積した電荷および記憶した電位差をリセットし、ノードND1がローになる。それによりトランジスタT5やトランジスタT4がオフになる。またほぼ同じタイミングで入力端Vn4からのパルス信号がトランジスタT3を介してノードND2に供給されてノードND2がハイになる。また容量C3は基準電位供給線VGPLとノードND2との電位差を記憶し、それ以後はノードND2の電位が保たれる。またトランジスタT2,T6がオンされ、ノードND1およびゲート信号線GLnの電位はローのまま保たれる。図5や図6の例では、データ信号線DLに供給されるデータ信号DATは、ゲート線GLnに対するパルス信号の先頭の1水平期間はゲート線GLn-1に接続される画素回路PXに、終わりの1水平期間はゲート線GLn1に接続される画素回路PXにも供給される。ゲート線GLnに接続される画素回路PXに対するデータ信号DATはパルス信号の先頭の1水平期間を除いた期間に供給される。画素回路PXに含まれる画素容量CPが記憶する電位差はその画素回路PXに含まれる画素トランジスタTRPがオンからオフに切り替わる時点のデータ信号DATに、より依存するためである。よって、ゲート信号線GLkに対してデータ信号DATが供給される期間taは2Hであり、ゲート信号線GLk1等に対してデータ信号DATが供給される期間tbは1Hとなる。よって、一部のゲート信号線GLに供給されるパルス信号の期間は他のゲート信号線GLに供給されるパルス信号の期間より長くなる。また、シフトレジスタ回路GDL,GDRは、あるフレーム期間においてクロック信号線から供給されるパルス信号を複数のゲート信号線GLに予め定められた順でゲート信号線GLに通す回路であり、パルス信号を通すゲート信号線GLはパルス信号の順番で決まるので、パルス信号の長さを変化させるだけで画素回路PXを走査する期間を変化させることができる。ここで、上述の例ではライン反転を行う行数Aと、クロック信号線の数とが一致しているが、ライン反転を行う行数Aはクロック信号線の数の1を除く約数のうちいずれかであってもよい。そうすれば、他のクロック信号線より長いパルス信号を供給するクロック信号線が固定されるため、クロック信号供給回路の構成が簡略化される。また上述のように長いパルス信号が短いパルス信号の2倍の期間であると、1水平期間は本発明を適用しない場合の1水平期間のA-1/A倍の期間となる。また、図3に示す単体回路について、長いパルス信号を供給する単体回路BCは、他の単体回路BCに比べて、パルス信号を通さない状態から通す状態に変化する速度が多少遅くても画質への影響が少ない。そこで、長いパルス信号を供給する単体回路BCにおけるトランジスタT1のドレインおよびソース電極の電極幅をWt1l、他の単体回路BCにおけるトランジスタT1のドレインおよびソース電極の電極幅をWt1sとすると、電極幅Wt1lおよび電極幅Wt1sがWt1s>Wt1lの関係を持つようにしてもよい。上述の例において、画素行PLの数Nが800であり、フレームの駆動周波数が60Hz、さらに帰線期間が16Hである場合の画素容量への書込み状況について説明する。表1に本発明を適用した場合にデータ信号線DLに印加する電圧と、画素容量CPが記憶した電圧との差分について示す。ここで時定数は画素トランジスタTRPの容量とオン抵抗により定まり、書込み率はデータ信号線DLに印加した電圧と画素容量CPが記憶した電圧との比率であり、差分電圧はデータ信号線DLに印加した電圧と画素容量CPが記憶した電圧との差である。またsは0以上100以下の整数である。なお、Wt1sは300μm、Wt1lは200μmである。一方、本発明を適用しない場合は表2に示すようになる。上述の表からわかるように、本発明を適用するとsA1番目の画素行PLとそれ以外の画素行PLとでの差分電圧の違いが大幅に減少し、極性反転に伴う輝度むらが低減される。なお、上述の画素トランジスタTRPはpチャネル型であってもよい。ゲート信号線GLに供給するパルス信号のハイとローを交換すれば同じ効果が得られるからであり、そのようにクロック信号供給回路やシフトレジスタ回路GDR,GDLを構成すればよいからである。[第2の実施形態]以下では本発明の第2の実施形態にかかる液晶表示装置ついて説明する。第1の実施形態との主な相違点はクロック信号供給回路が供給するパルス信号の期間ではなく最大または最小電位を変化させる点である。以下では主にその相違点について説明する。図7は、第2の実施形態において制御回路が供給する信号の一例を示す波形図である。図7は、第1の実施形態における図5に対応する図である。図7に示すパルス信号が画素行PLを走査する期間は、どのパルス信号でも一定である。しかし、一部のパルス信号の最大電位が他のパルス信号の最大電位より大きくなっている、図7の例ではFk番目のクロック信号線が供給するパルス信号の最大電位が、他のクロック信号線が供給するパルス信号の最大電位より大きくなっている。図8は、第2の実施形態においてシフトレジスタ回路GDR,GDLに供給されるクロック信号、ノードND1およびノードND2の電位、および出力されるパルス信号の一例を示す波形図である。Fk番目のクロック信号線が供給するパルス信号の最大電位が大きくなると、ゲート信号線GLkに接続される画素回路PXに供給されるパルス信号の最大電位も大きくなる。このパルス信号は、他のクロック信号線から供給されるパルス信号に比べて、その画素回路PXに含まれる画素トランジスタTRPがデータ信号DATを通す際の通しやすさがより大きい。最大電位の大きいパルス信号については、そうでないパルス信号に比べて常に電位が高いとは限らない。少なくともそのパルス信号の期間画素行PLが走査される期間の終わりの一定の期間図8の例ではパルス信号の期間の1割には、どちらの種類のパルス信号も同じ電位としてよい。図9は、画素回路PXに生じる寄生容量Cgsの例を示す図である。実際の画素回路PXでは、画素容量CPの画素電極PT側とゲート信号線GLとの間には寄生容量Cgsが生じている。この寄生容量Cgsがあるため、ゲート信号線GLの電位の変化に応じて、画素容量CPが記憶する電位差も変化する。パルス信号の終わりの一定の期間はパルス信号の電位を同じにすることで、ゲート信号線GLの最大電位の違いによる表示階調の変化が抑えられる。なお、図7および図8の例ではパルス信号のはじめの1水平期間には、どちらの種類のパルス信号も同じ電位としている。上述の例において、画素行PLの数Nが800であり、フレームの駆動周波数が60Hz、さらに帰線期間が16Hである場合の画素容量への書込み状況について説明する。表3に本発明を適用した場合にデータ信号線DLに印加する電圧と、画素容量CPが記憶した電圧との差分について示す。ここで時定数は画素トランジスタTRPの容量とオン抵抗により定まり、書込み率はデータ信号線DLに印加した電圧と画素容量CPが記憶した電圧との比率であり、差分電圧はデータ信号線DLに印加した電圧と画素容量CPが記憶した電圧との差である。またsは0以上100以下の整数である。なお、Wt1sとWt1lは同じである。一方、本発明を適用しない場合は表4に示すようになる。上述の表からわかるように、本発明を適用するとsA1番目の画素行PLとそれ以外の画素行PLとでの差分電圧の違いが大幅に減少し、極性反転に伴う輝度むらが低減される。なお、上述の画素トランジスタTRPはpチャネル型であってもよい。ゲート信号線GLに供給するパルス信号のハイとローを交換すれば同じ効果が得られるからであり、この場合は一部の画素行PLに含まれる画素回路PXに供給されるパルス信号の最小電位が他の画素行PLに含まれる画素回路PXに供給されるパルス信号の最小電位より小さくすればよい。そしてそのようにクロック信号供給回路やシフトレジスタ回路GDR,GDLを構成することもできる。実施形態1および2の例における液晶表示装置はIPS方式の液晶表示装置であり、コモン線CLは物理的にはアレイ基板上に設けられる。しかし、TN方式などの液晶表示装置であっても適用できる。物理的にコモン線に相当する電極を対向基板に設ける点が異なるのみであり、ゲート信号線GLの制御方法に違いはないからである。"