"それぞれが、少なくとも1つの貫通電極を含み、互いに隣接して設けられた第1及び第2の電流パスと、前記第1及び第2の電流パスラインのそれぞれに対応して設けられ、前記第1及び第2の電流パスラインとそれぞれ電気的に接続する第1及び第2のラッチ回路と、前記第1のラッチ回路に第1のデータを供給するとともに、前記第2のラッチ回路に前記第1のデータとは逆の論理値を有する第2のデータを供給するドライバ回路と、前記第1のデータが前記第1のラッチ回路に供給され、かつ前記第2のデータが前記第2のラッチ回路に供給されない第1の期間と、前記第2のデータが前記第2のラッチ回路に供給され、かつ前記第1のデータが前記第1のラッチ回路に供給されない第2の期間とが時間軸的に交互に繰り返されるように、前記ドライバ回路を制御する制御回路と、前記第2の期間の前記第1の電流パスラインの電位の論理値が、直前の前記第1の期間における前記第1のデータの論理値と等しいか否かを判定するとともに、前記第1の期間の前記第2の電流パスラインの電位の論理値が、直前の前記第2の期間における前記第2のデータの論理値と等しいか否かを判定するモニタ回路と、を備える、半導体装置。前記ドライバ回路は、前記第1の電流パスラインと電気的に接続された第1の出力端子を有する第1のバッファ回路と、前記第2の電流パスラインと電気的に接続された第2の出力端子を有する第2のバッファ回路とを含み、前記制御回路は、前記第1の期間に第1の論理値となり、前記第2の期間に前記第1の論理値とは異なる第2の論理値となるバッファスイッチ信号を生成して、該バッファスイッチ信号を前記第1のバッファ回路に供給するカウンタ回路と、前記バッファスイッチ信号の反転信号を生成して前記第2のバッファ回路に供給する第1のインバータと、を含み、前記第1のバッファ回路は、前記バッファスイッチ信号が前記第1の論理値である場合に前記第1の出力端子から前記第1のデータを出力する一方、前記バッファスイッチ信号が前記第2の論理値である場合に前記第1の出力端子をハイインピーダンス状態とし、前記第2のバッファ回路は、前記反転信号が前記第1の論理値である場合に前記第2の出力端子から前記第2のデータを出力する一方、前記反転信号が前記第2の論理値である場合に前記第2の出力端子をハイインピーダンス状態とする、請求項1に記載の半導体装置。前記ドライバ回路は、前記第1のデータを反転した前記第2のデータを生成する第2のインバータを含む、請求項2に記載の半導体装置。前記モニタ回路は、前記第2の期間の少なくとも一部分において直前の前記第1の期間における前記第1のデータの論理値と等しい論理値を有し、且つ前記第1の期間の少なくとも一部分において直前の前記第2の期間における前記第2のデータの論理値と等しい論理値を有する期待値を生成し、該期待値と前記第1及び第2の電流パスラインの電位の論理値とを比較することにより前記判定を行う、請求項1乃至3のいずれか一項に記載の半導体装置。前記第1及び第2の電流パスラインによって相互に接続されたインターフェースチップ及びコアチップを備え、前記第1及び第2のラッチ回路、前記ドライバ回路、前記制御回路、及び前記モニタ回路は、前記インターフェースチップ内に設けられる、請求項1乃至4のいずれか一項に記載の半導体装置。それぞれが、少なくとも1つの貫通電極を含む第3乃至第5の電流パスラインと、前記第3乃至第5の電流パスラインのそれぞれに対応して設けられ、前記第3乃至第5の電流パスラインとそれぞれ電気的に接続する第3乃至第5のラッチ回路と、をさらに備え、前記ドライバ回路は、更に、前記第3及び第5のラッチ回路に前記第1のデータを供給するとともに、前記第4のラッチ回路に前記第2のデータを供給し、前記制御回路は、更に、前記第1の期間において前記第1のデータが前記第3及び第5のラッチ回路に供給され、かつ前記第2のデータが前記第4のラッチ回路に供給されないように前記ドライバ回路を制御するとともに、前記第2の期間において前記第2のデータが前記第4のラッチ回路に供給され、且つ前記第1のデータが前記第3及び第5のラッチ回路に供給されないように前記ドライバ回路を制御し、前記モニタ回路は、前記第2の期間中の前記第3及び第5の電流パスラインの電位の論理値が、それぞれ直前の前記第1の期間における前記第1のデータの論理値と等しいか否かを判定するとともに、前記第1の期間中の前記第4の電流パスラインの電位の論理値が、直前の前記第2の期間における前記第2のデータの論理値と等しいか否かを判定する、請求項1に記載の半導体装置。前記ドライバ回路は、前記第3の電流パスラインと電気的に接続された第3の出力端子を有する第3のバッファ回路と、前記第4の電流パスラインと電気的に接続された第4の出力端子を有する第4のバッファ回路と、前記第5の電流パスラインと電気的に接続された第5の出力端子を有する第5のバッファ回路と、を更に含み、前記第1、第3、及び第5のバッファ回路は、前記バッファスイッチ信号が前記第1の論理値である場合に、それぞれ対応する前記第1、第3、及び第5の出力端子から前記第1のデータを出力する一方、前記バッファスイッチ信号が前記第2の論理値である場合に、それぞれ対応する前記第1、第3、及び第5の出力端子をハイインピーダンス状態とし、前記第2及び第4のバッファ回路は、前記バッファスイッチ信号の反転信号が前記第1の論理値である場合に、それぞれ対応する前記第2及び第4の出力端子から前記第2のデータを出力する一方、前記バッファスイッチ信号の反転信号が前記第2の論理値である場合に、それぞれ対応する前記第2及び第4の出力端子をハイインピーダンス状態とする、請求項6に記載の半導体装置。前記制御回路は、時間軸的に連続する第1乃至第5のサイクルのうち、第1、第3、及び第5のサイクルを前記第1の期間とし、第2及び第4のサイクルを前記第2の期間とし、前記第1のデータは、前記第1及び第2のサイクルで前記第1の論理値となり、かつ前記第3乃至第5のサイクルで前記第2の論理値となるデータである、請求項7に記載の半導体装置。前記モニタ回路は、前記第2及び第4のサイクルで、前記第1、第3、及び第5の電流パスラインの電位の論理値が、それぞれ直前のサイクルにおける前記第1のデータの論理値と等しいか否かを判定するとともに、少なくとも前記第3及び第5のサイクルで、前記第2及び第4の電流パスラインの電位の論理値が、それぞれ直前のサイクルにおける前記第2のデータの論理値と等しいか否かを判定する、請求項8に記載の半導体装置。前記第2及び第4の電流パスラインの電位は、前記第1のサイクルの直前の時点で前記第2の論理値に制御され、前記モニタ回路は、前記第1のサイクルで、前記第2及び第4の電流パスラインの電位の論理値がそれぞれ、前記第2の論理値と等しいか否かを判定する、請求項9に記載の半導体装置。前記モニタ回路は、前記第2の期間の少なくとも一部分において直前の前記第1の期間における前記第1のデータの論理値と等しい論理値を有し、且つ前記第1の期間の少なくとも一部分において直前の前記第2の期間における前記第2のデータの論理値と等しい論理値を有する期待値を生成し、前記第2の期間においては、前記期待値と前記第1、第3、及び第5の電流パスラインの電位の論理値とを比較し、前記第1の期間においては、前記期待値と前記第2及び第4の電流パスラインの電位の論理値とを比較する、請求項6乃至10のいずれか一項に記載の半導体装置。前記第1乃至第5の電流パスラインによって相互に接続されたインターフェースチップ及びコアチップを備え、前記第1乃至第5のラッチ回路、前記ドライバ回路、前記制御回路、及び前記モニタ回路は、前記インターフェースチップ内に設けられる、請求項6乃至11のいずれか一項に記載の半導体装置。それぞれが、少なくとも1つの貫通電極を含み、互いに隣接して設けられた第1及び第2の電流パスラインと、前記第1及び第2の電流パスラインのそれぞれに対応して設けられ、前記第1及び第2の電流パスラインとそれぞれ電気的に接続する第1及び第2のラッチ回路とを有する半導体装置の試験方法であって、第1のサイクルで、前記第1のラッチ回路に第1のデータを供給し、前記第1のサイクルに続く第2のサイクルで、前記第1のラッチ回路に対する前記第1のデータの供給を停止して前記第1の電流パスラインをフローティングとするとともに、前記第1のデータとは逆の論理値を有する第2のデータを前記第2のラッチ回路に供給し、前記第2のサイクルに続く第3のサイクルで、前記第2のラッチ回路に対する前記第2のデータの供給を停止して前記第2の電流パスラインをフローティングとし、前記第2のサイクルで、前記第1の電流パスラインの電位の論理値が、前記第1のサイクルにおける前記第1のデータの論理値と等しいか否かを判定し、前記第3のサイクルで、前記第2の電流パスラインの電位の論理値が、前記第2のサイクルにおける前記第2のデータの論理値と等しいか否かを判定する、半導体装置の試験方法。前記半導体装置は、それぞれが、少なくとも1つの貫通電極を含む第3乃至第5の電流パスラインと、前記第3乃至第5の電流パスラインのそれぞれに対応して設けられ、対応する前記第3乃至第5の電流パスラインと電気的に接続する第3乃至第5のラッチ回路と、をさらに備え、前記第1のサイクルで、更に、前記第3及び第5のラッチ回路に前記第1のデータを供給し、前記第2のサイクルで、更に、前記第3及び第5のラッチ回路に対する前記第1のデータの供給を停止して前記第3及び第5の電流パスラインをフローティングとするとともに、前記第4のラッチ回路にも前記第2のデータを供給し、前記第3のサイクルで、更に、前記第4のラッチ回路に対する前記第2のデータの供給を停止して前記第4の電流パスラインをフローティングとし、前記第2のサイクルで、更に、前記第3及び第5の電流パスラインの電位の論理値が、それぞれ前記第1のサイクルにおける前記第1のデータの論理値と等しいか否かを判定し、前記第3のサイクルで、更に、前記第4の電流パスラインの電位の論理値が、前記第2のサイクルにおける前記第2のデータの論理値と等しいか否かを判定する、請求項13に記載の半導体装置の試験方法。前記第3のサイクルで、更に、前記第1、第3、及び第5のラッチ回路に前記第1のデータを供給し、前記第3のサイクルに続く第4のサイクルで、更に、前記第1、第3、及び第5のラッチ回路に対する前記第1のデータの供給を停止して前記第1の電流パスラインをフローティングとするとともに、前記第2のデータを前記第2及び第4のラッチ回路に供給し、前記第4のサイクルに続く第5のサイクルで、前記第1、第3、及び第5のラッチ回路に前記第1のデータを供給するとともに、前記第2及び第4のラッチ回路に対する前記第2のデータの供給を停止して前記第2及び第4の電流パスラインをフローティングとし、前記第4のサイクルで、前記第1、第3、及び第5の電流パスラインの電位の論理値が、それぞれ前記第3のサイクルにおける前記第1のデータの論理値と等しいか否かを判定し、前記第5のサイクルで、前記第2及び第4の電流パスラインの電位の論理値が、それぞれ前記第4のサイクルにおける前記第2のデータの論理値と等しいか否かを判定する、請求項14に記載の半導体装置の試験方法。前記第2及び第4の電流パスラインの電位は、前記第1のサイクルの直前の時点で前記第2の論理値となるよう制御され、前記第1のサイクルで、前記第2及び第4の電流パスラインの電位の論理値が、それぞれ前記第2の論理値と等しいか否かを判定する、請求項15に記載の半導体装置の試験方法。前記第1のデータは、前記第1及び第2のサイクルで前記第1の論理値となり、かつ前記第3乃至第5のサイクルで前記第2の論理値となるデータである、請求項15又は16に記載の半導体装置の試験方法。ところで、インターフェースチップを用いるタイプの半導体装置では、隣接する電流パス間や電流パスと電源配線又はグランド配線との間でショート不良が発生する場合がある。ショート不良が発生した電流パスは試験工程で検出され、救済処理によって他の正常な電流パスに置き換えられる。試験工程では、例えば上記特許文献1に記載の技術のように、電流パスの一端に所定の論理値を有するデータを送出し、他端から論理値を反転したデータを返送することによってショート不良の検出を行うことが考えられる。検出はインターフェースチップ側で行うことが好ましいので、この場合、インターフェースチップ側を測定側ICとして試験回路を構成することになる。しかしながら、このようにすると、被測定側ICであるコアチップ側に論理値の反転処理を行う回路を設ける必要が生ずる。これはコアチップあたりの記憶容量の低下につながることから好ましくなく、したがって、論理値の反転処理を行う回路をコアチップ側に設ける必要のない検出技術が求められている。本発明による半導体装置は、それぞれ少なくとも1つの貫通電極を含み、互いに隣接して設けられた第1及び第2の電流パスと、前記第1及び第2の電流パスのそれぞれに対応して設けられ、対応する前記電流パスと電気的に接続する第1及び第2のラッチ回路と、前記第1のラッチ回路に第1の供給データを供給するとともに、前記第2のラッチ回路に前記第1の供給データとは逆の論理値を有する第2の供給データを供給するドライバ回路と、前記第1の供給データが前記第1のラッチ回路に供給され、かつ前記第2の供給データが前記第2のラッチ回路に供給されない第1の期間と、前記第2の供給データが前記第2のラッチ回路に供給され、かつ前記第1の供給データが前記第1のラッチ回路に供給されない第2の期間とが交互に繰り返されるよう、前記ドライバ回路を制御する制御回路と、前記第2の期間中の前記第1の電流パスの電位の論理値が、直前の前記第1の期間における前記第1の供給データの論理値と等しいか否かを判定するとともに、前記第1の期間中の前記第2の電流パスの電位の論理値が、直前の前記第2の期間における前記第2の供給データの論理値と等しいか否かを判定するモニタ回路と、を備える。本発明による半導体装置の試験方法は、それぞれ少なくとも1つの貫通電極を含み、互いに隣接して設けられた第1及び第2の電流パスと、前記第1及び第2の電流パスのそれぞれに対応して設けられ、対応する前記電流パスと電気的に接続する第1及び第2のラッチ回路とを有する半導体装置の試験方法であって、第1のサイクルで、前記第1のラッチ回路に第1の供給データを供給し、前記第1のサイクルに続く第2のサイクルで、前記第1のラッチ回路に対する前記第1の供給データの供給を停止して前記第1の電流パスをフローティングとするとともに、前記第1の供給データとは逆の論理値を有する第2の供給データを前記第2のラッチ回路に供給し、前記第2のサイクルに続く第3のサイクルで、前記第2のラッチ回路に対する前記第2の供給データの供給を停止して前記第2の電流パスをフローティングとし、前記第2のサイクルで、前記第1の電流パスの電位の論理値が、前記第1のサイクルにおける前記第1の供給データの論理値と等しいか否かを判定し、前記第3のサイクルで、前記第2の電流パスの電位の論理値が、前記第2のサイクルにおける前記第2の供給データの論理値と等しいか否かを判定する。本発明によれば、第1及び第2のラッチ回路、ドライバ回路、制御回路、及びモニタ回路をいずれもインターフェースチップ内に設けることができるので、論理値の反転処理を行う回路をコアチップ側に設けることなく、電流パスのショート不良を検出することが可能になる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、それぞれ少なくとも1つの貫通電極を含み、互いに隣接して設けられた第1及び第2の電流パスのショート不良を検出する半導体装置であり、第1及び第2の電流パスのそれぞれに対応して、対応する電流パスと電気的に接続する第1及び第2のラッチ回路が設けられる。また、半導体装置にはさらに、第1のラッチ回路に第1の供給データを供給するとともに、第2のラッチ回路に第1の供給データとは逆の論理値を有する第2の供給データを供給するドライバ回路と、第1の供給データが第1のラッチ回路に供給され、かつ第2の供給データが第2のラッチ回路に供給されない第1の期間と、第2の供給データが第2のラッチ回路に供給され、かつ第1の供給データが第1のラッチ回路に供給されない第2の期間とが交互に繰り返されるよう、ドライバ回路を制御する制御回路と、第2の期間中の第1の電流パスの電位の論理値が、直前の第1の期間における第1の供給データの論理値と等しいか否かを判定するとともに、第1の期間中の第2の電流パスの電位の論理値が、直前の第2の期間における第2の供給データの論理値と等しいか否かを判定するモニタ回路とが備えられる。これによれば、第1及び第2のラッチ回路、ドライバ回路、制御回路、及びモニタ回路をいずれもインターフェースチップ内に設けることができるので、論理値の反転処理を行う回路をコアチップ側に設けることなく、第1及び第2の電流パスのショート不良を検出することが可能になる。本発明は、次のように構成してもよい。すなわち、それぞれ少なくとも1つの貫通電極を含む第3乃至第5の電流パスと、第3乃至第5の電流パスのそれぞれに対応して設けられ、対応する電流パスと電気的に接続する第3乃至第5のラッチ回路と、をさらに備え、ドライバ回路は、第3及び第5のラッチ回路にも第1の供給データを供給するとともに、第4のラッチ回路にも第2の供給データを供給し、制御回路は、第1の期間において第1の供給データが第3及び第5のラッチ回路にも供給され、かつ第2の供給データが第4のラッチ回路にも供給されないようドライバ回路を制御するとともに、第2の期間において第2の供給データが第4のラッチ回路にも供給され、かつ第1の供給データが第3及び第5のラッチ回路にも供給されないようドライバ回路を制御し、モニタ回路は、第2の期間中の第3及び第5の電流パスの電位の論理値がそれぞれ、直前の第1の期間における第1の供給データの論理値と等しいか否かを判定するとともに、第1の期間中の第4の電流パスの電位の論理値が、直前の第2の期間における第2の供給データの論理値と等しいか否かを判定する、こととしてもよい。これによれば、第1乃至第5のラッチ回路、ドライバ回路、制御回路、及びモニタ回路をいずれもインターフェースチップ内に設けることができるので、論理値の反転処理を行う回路をコアチップ側に設けることなく、第1乃至第5の電流パスのショート不良を検出することが可能になる。また、本発明による半導体装置の試験方法では、第1のサイクルで、第1のラッチ回路に第1の供給データを供給し、第1のサイクルに続く第2のサイクルで、第1のラッチ回路に対する第1の供給データの供給を停止して第1の電流パスをフローティングとするとともに、第1の供給データとは逆の論理値を有する第2の供給データを第2のラッチ回路に供給し、第2のサイクルに続く第3のサイクルで、第2のラッチ回路に対する第2の供給データの供給を停止して第2の電流パスをフローティングとする。そして、第2のサイクルで、第1の電流パスの電位の論理値が、第1のサイクルにおける第1の供給データの論理値と等しいか否かを判定し、第3のサイクルで、第2の電流パスの電位の論理値が、第2のサイクルにおける第2の供給データの論理値と等しいか否かを判定する。このような試験方法を採用することで、論理値の反転処理を行う回路をコアチップ側に設けることなく、第1及び第2の電流パスのショート不良を検出することが可能になる。図1は、本発明の原理を説明するための模式図である。本発明による半導体装置10は、図1に示すように第1乃至第5の電流パス電流パスラインSa~Seを備えており、これらはそれぞれ直列に接続された複数の貫通電極TSV1を含んで構成される。貫通電極TSV1は、後ほど詳しく説明するように、コアチップを貫通して設けられる電極である。第1乃至第5の電流パスSa~Seは、貫通電極TSV1を介し、インターフェースチップとコアチップとを電気的に接続している。第1乃至第5の電流パスSa~Seは、この順で一列に並べて配置される。これにより、第1の電流パスSaと第2の電流パスSb、第2の電流パスSbと第3の電流パスSc、第3の電流パスScと第4の電流パスSd、第4の電流パスSdと第5の電流パスSeが、それぞれ互いに隣接している。第1乃至第5の電流パスSa~Seには、図1にも例示するように、各種のショート不良が発生し得る。図1に示した例では、第2の電流パスSbと第3の電流パスScとの間に、隣接電流パス間でのショート不良が発生している。また、第4の電流パスSdには、電源配線との間でのショート不良が発生している。さらに、第5の電流パスSeには、グランド配線との間でのショート不良が発生している。以下では、これらの例によるショート不良が発生していることを前提として説明を続ける。本発明の目的は、これらのショート不良を検出し、ショート不良のある電流パスを正常な電流パスによって救済することにある。そのために、半導体装置10には、第1乃至第5のラッチ回路100a~100e、ドライバ回路101、制御回路104、及びモニタ回路120が設けられる。第1乃至第5のラッチ回路100a~100eは第1乃至第5の電流パスSa~Seのそれぞれに対応して設けられるもので、それぞれ対応する電流パスと電気的に接続している。これにより各ラッチ回路は、対応する電流パスがフローティング状態であるとき、その電流パスの電位を、フローティング状態となる直前に供給されていた電位に保持する役割を果たす。例えば、ハイ第1の論理値の電位の供給を受けていた第1の電流パスSaがフローティングとなった場合、第1のラッチ回路100aは、第1の電流パスSaの電位をハイに維持する。ロウ第2の論理値の電位の供給を受けていた場合も同様である。しかしながら、仮に電流パスが、保持電位と反対の電位が供給される配線隣接電流パス、電源配線、又はグランド配線との間でショート不良を有しており、かつショート不良による電流の流出又は流入量がラッチ回路の保持能力を超えていると、ラッチ回路は電流パスの電位を維持し切れなくなる。その結果、電流パスの電位は、保持電位とは反対の電位に遷移することになる。半導体装置10は、この遷移を検出することにより、電流パスのショート不良を検出する。以下、詳しく説明する。ドライバ回路101は、第1のラッチ回路100a、第3のラッチ回路100c、及び第5のラッチ回路100e以下、これらをまとめて第1種のラッチ回路と称する場合がある。のそれぞれに第1の供給データD1を供給する機能を有する。また、ドライバ回路101は、第2のラッチ回路100b及び第4のラッチ回路100d以下、これらをまとめて第2種のラッチ回路と称する場合がある。のそれぞれに、第1の供給データD1とは逆の論理値を有する第2の供給データD2を供給する機能を有する。一方、制御回路104は、第1の供給データD1が第1種のラッチ回路100a,100c,100eに供給され、かつ第2の供給データD2が第2種のラッチ回路100b,100dに供給されない第1の期間と、第2の供給データD2が第2種のラッチ回路100b,100dに供給され、かつ第1の供給データD1が第1種のラッチ回路100a,100c,100eに供給されない第2の期間とが交互に繰り返されるよう、ドライバ回路101を制御する。データが供給されないラッチ回路に対応する電流パスは、フローティングとなる。表1は、ドライバ回路101及び制御回路104が以上のような処理を行うことによって生ずる各電流パスの電位を示した表である。表1に示すサイクルC1~C3は、第1及び第2の期間の継続サイクルを示している。サイクルC1,C3は第1の期間に対応し、サイクルC2は第2の期間に対応している。また、表1では、第1の供給データD1の電位をハイ第1の論理値に固定し、第2の供給データD2の電位をロウ第2の論理値に固定している。サイクルC1では、第1種のラッチ回路100a,100c,100eにハイが供給される。したがって、サイクルC2では、第1種のラッチ回路100a,100c,100eに対応する電流パスSa,Sc,Seの電位は本来ハイに保持されるはずである。しかしながら、図1に示すように、電流パスSc,Seにショート不良があることから、表1に示すように、電流パスSc,Seの電位はサイクルC2の期間中にロウに遷移する。なお、第3の電流パスScの遷移は、第2の電流パスSbとの間でのショート不良によるものであり、ロウ電位は第2の電流パスSbから供給される。一方、第5の電流パスSeの遷移はグランド配線との間でのショート不良によるものであり、ロウ電位はグランド配線から供給される。同様に、サイクルC3では、サイクルC2において第2種のラッチ回路100b,100dにロウが供給されることから、第2種のラッチ回路100b,100dに対応する電流パスSb,Sdの電位は本来ロウに保持されるはずである。しかしながら、図1に示すように、電流パスSb,Sdにショート不良があることから、表1に示すように、電流パスSb,Sdの電位はともにサイクルC3の期間中にハイに遷移する。なお、第2の電流パスSbの遷移は、第3の電流パスScとの間でのショート不良によるものであり、ハイ電位は第3の電流パスScから供給される。一方、第4の電流パスSdの遷移は電源配線との間でのショート不良によるものであり、ハイ電位は電源配線から供給される。モニタ回路120は、第2の期間中の電流パスSa,Sc,Seの電位の論理値が、直前の第1の期間における第1の供給データD1の論理値と等しいか否かを判定するとともに、第1の期間中の電流パスSb,Sdの電位の論理値が、直前の第2の期間における第2の供給データD2の論理値と等しいか否かを判定する機能を有する。そして、モニタ回路120は、等しくないとの判定結果が得られた場合、その電流パスがショート不良を有している欠陥品であると判定する。表1に即して具体的に説明すると、第2の期間に対応するサイクルC2における電流パスSa,Sc,Seの電位の論理値は、それぞれハイ,ロウ,ロウとなっている。一方、直前の第1の期間であるサイクルC1における第1の供給データD1の論理値はハイである。したがって、電流パスSc,Seは、モニタ回路120によって欠陥品であると判定されることになる。同様に、第1の期間に対応するサイクルC3における電流パスSb,Sdの電位の論理値はともにハイとなっている。一方、直前の第2の期間であるサイクルC2における第2の供給データD2の論理値はロウである。したがって、電流パスSb,Sdはいずれも、モニタ回路120によって欠陥品であると判定されることになる。この結果は、図1に示したショート不良と一致している。第1乃至第5のラッチ回路100a~100e、ドライバ回路101、制御回路104、及びモニタ回路120はいずれも、インターフェースチップ内に設けることが可能である。したがって、半導体装置10では、論理値の反転処理を行う回路をコアチップ側に設けることなく、電流パスのショート不良を検出することが実現されている。なお、半導体装置10において上記の検出処理を行うためには、データが供給されないラッチ回路に対応する電流パスをフローティングとする必要がある。つまり、各電流パスはコアチップ内にてメモリコア等の内部回路に接続されているが、検出処理を行う場合にはこれを切り離す必要がある。この切り離し処理は、電流パスと内部回路の間にスイッチ用のトランジスタを設け、検出処理を行う際にこのトランジスタをオフ状態とすることによって実現できる。以下、本発明の実施の形態について説明するが、以下では、まず初めに、インターフェースチップを用いるタイプの半導体装置についての一般的な説明を行い、その後、本発明の特徴部分電流パスのショート不良を検出するための構成及びそのための試験方法をまとめて説明する。図2は、本発明の好ましい実施の形態による半導体装置10の構造を説明するための模式的な断面図である。図2に示すように、本実施の形態による半導体装置10は、互いに同一の機能、構造を持ち、それぞれ同一の製造マスクで製作された8枚のコアチップCC0~CC7、コアチップとは異なる製造マスクで製作された1枚のインターフェースチップIF及び1枚のインターポーザIPが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである1GbのDDR3型SDRAMに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部フロントエンド機能が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路データラッチ回路や、データの入出力タイミングを制御するDLL回路などが挙げられる。詳細は後述する。インターフェースチップIFは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップIFの動作周波数は、コアチップの動作周波数よりも高い。コアチップCC0~CC7にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップCC0~CC7を単体で動作させることはできない。コアチップCC0~CC7を動作させるためには、インターフェースチップIFが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施の形態による半導体装置10では、インターフェースチップIFは、外部と第1の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第1の動作周波数よりも低い第2の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備える。複数のコアチップからインターフェースチップへパラレルに供給される一つのI/ODQ当たりのリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドごとに、複数のビットによって構成される。この複数のビットのビット数は、いわゆる周知のプリフェッチデータ数に対応する。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部8枚のコアチップCC0~CC7と通信する信号の処理回路、外部から/外部への信号の処理回路として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施の形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFにTSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたDDR3型のSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のDDR3型のSDRAMとして取り扱うことができる。図2に示すように、最上部のコアチップCC0の上面はNCF94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップにはアンダーフィル96が充填され、その周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図3aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の電流パスが構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図3aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図3bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されており、貫通電極TSV2によって構成される電流パスは、途中に内部回路5を含むものとなっている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。さらに他の一部の貫通電極TSV群については、図3cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV群3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。貫通電極TSV3によって構成される各電流パスは、それぞれいずれか1つのコアチップのみの内部回路6と接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられる貫通電極TSVには、図3a~cに示す3タイプ貫通電極TSV1~貫通電極TSV3が存在する。上述の通り、大部分の貫通電極TSVは図3aに示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図3aに示すタイプの貫通電極TSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図3aに示すタイプの貫通電極TSV1を介してインターフェースチップIFに入出力される。これに対し、図3b,cに示すタイプの貫通電極TSV2,貫通電極TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図4は、図3aに示すタイプの貫通電極TSV1の構造を示す断面図である。図4に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図4に示す例では絶縁リング82が二重に設けられており、これによってTSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図5は、半導体装置10の回路構成を示すブロック図である。図5に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は全てインターフェースチップIFに接続されており、電源端子17a,17bを除きコアチップCC0~CC7には直接接続されない。まず、これら外部端子とフロントエンド機能であるインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成について説明する。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インターフェースチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される他、貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。また、インターフェースチップIFにはDLL回路22が含まれており、DLL回路22によって入出力用クロック信号LCLKが生成される。入出力用クロック信号LCLKは、インターフェースチップIFに含まれる入出力バッファ回路23に供給される。DLL機能は、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御するからである。故に、バックエンドであるコアチップCC0~CC7には、DLL機能は不要である。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インターフェースチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インターフェースチップIF内の各種回路ブロックに供給される他、貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15,BA0~BA2が供給される端子であり、供給されたアドレス信号A0~A15,BA0~BA2は、インターフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、貫通電極TSVを介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15はインターフェースチップIFに設けられたモードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェースチップIF内で行われるためである。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インターフェースチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含み、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0~CC7との間はパラレル接続である。本実施の形態では、コアチップCC0~CC7がDDR3型のSDRAMのバックエンド部であり、プリフェッチ数が8ビットである。また、データラッチ回路25とコアチップCC0~CC7はバンクごとに接続されており、各コアチップCC0~CC7に含まれるバンク数は8バンクである。したがって、データラッチ回路25とコアチップCC0~CC7との接続は1DQ当たり64ビット8ビット×8バンクとなる。このように、データラッチ回路25とコアチップCC0~CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のSDRAMそれは、フロントエンドとバックエンドが1つのチップで構成されるでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7では、インターフェースチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極TSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なる貫通電極TSVを用いて入出力するのではなく、コアチップCC0~CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を半分32個に削減しても構わない。更に、データラッチ回路25には、インターフェースチップIF単体で試験ができる機能が付加されている。インターフェースチップIFには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップIFの動作試験を行うことができなくなってしまう。これは、インターフェースチップIFと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インターフェースチップIFを試験することを意味する。インターフェースチップIFに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施の形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、これにより試験時に簡素な記憶機能が実現される。電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インターフェースチップIFに設けられたパワーオン検出回路43に接続されるとともに、貫通電極TSVを介してコアチップCC0~CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップIFに設けられた層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、本実施の形態による半導体装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施の形態による半導体装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビットDQ0~DQ15に設定することができるが、I/O数がこれに固定されるわけではなく、8ビットDQ0~DQ7又は4ビットDQ0~DQ3に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極TSVを介して各コアチップCC0~CC7に共通に接続されている。また、インターフェースチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図3bに示すタイプの貫通電極TSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。さらに、インターフェースチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図3cに示すタイプの貫通電極TSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。また、インターフェースチップIFにはプロセスモニタ回路72及びTSV救済回路73も設けられている。プロセスモニタ回路72は、各コアチップのデバイス特性を測定してコード化する回路である。このコードによって、各コアチップのタイミング調整をする。具体的には、インターフェースチップIFとコアチップに段数可変のインバータのチェーン回路を設けて、その遅延時間を等しくなるように段数調整を行い、その段数の違いをコード化する。TSV救済回路73の詳細については後述する。以上が外部端子とインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成の概要である。次に、コアチップCC0~CC7の回路構成について説明する。図5に示すように、バックエンド機能であるコアチップCC0~CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、それぞれのバンクは、互いに排他制御で独立に動作することができる。半導体装置10の外部からは、独立にそれぞれのバンクにアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドによりそれぞれ対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係にある。例えば、バンク1をアクティブワード線とビット線をアクティブに維持しつつ、更にバンク2をアクティブに制御することができる。ただし、半導体装置の外部端子例えば、複数の制御端子、複数のI/O端子は、バンク間で共有される。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図5においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、貫通電極TSVを介してインターフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。貫通電極TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、貫通電極TSVを介してインターフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/ODQあたり8ビット=プリフェッチ数のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインターフェースチップIFとの間は貫通電極TSVを介してパラレルに接続される。コントロールロジック回路63は、貫通電極TSVを介してインターフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61及びカラム制御回路62の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極TSVを介してインターフェースチップIFより供給されるアドレス信号の一部SELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報とを比較することにより行われる。層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置10が初期化されると、各コアチップCC0~CC7の層アドレス発生回路46に初期値として最小値0,0,0が設定される。コアチップCC0~CC7の層アドレス発生回路46は、図3bに示すタイプの貫通電極TSVを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス0,0,0が貫通電極TSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス0,0,1が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスが設定される。層アドレス発生回路46には、貫通電極TSVを介してインターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図3cに示すタイプの貫通電極TSV3を用いて各コアチップCC0~CC7に供給されるため、各コアチップCC0~CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。さらに、コアチップCC0~CC7には、内部電圧発生回路70が設けられている。内部電圧発生回路には電源電位VDD,VSSが供給されており、内部電圧発生回路70はこれを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。また、コアチップCC0~CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、貫通電極TSVを介してインターフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。貫通電極TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。以上がコアチップCC0~CC7の基本的な回路構成である。コアチップCC0~CC7には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施の形態では、コアチップCC0~CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0~CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0~CC7にはテスト用の入出力回路55も設けられている。以上が本実施の形態による半導体装置10の全体構成である。このように、本実施の形態による半導体装置10は、1GBのコアチップが8枚積層された構成を有していることから、合計で8GBのメモリ容量となる。また、チップ選択信号/CSが入力される端子チップ選択端子は1つであることから、コントローラからはメモリ容量が8GBである単一のDRAMとして認識される。以下、電流パスのショート不良を検出するための構成及びそのための試験方法について、説明する。図6は、半導体装置10の各構成のうち電流パスのショート不良を検出するための構成を示すブロック図である。同図には、電流パスとして、図1にも示した第1乃至第5の電流パスSa~Seを示している。以下では、これら5本の電流パスの試験を行うことを前提として説明するが、本発明の適用範囲が5本の電流パスの試験に限定されるわけではなく、本発明は複数本の電流パスの試験に好適に適用可能である。また、貫通電極TSV1だけでなく、貫通電極TSV2や貫通電極TSV3を含んで構成される電流パスにも本発明は適用可能である。図6に示すように、電流パスのショート不良を検出するための各種構成は、インターフェースチップIF内に設けられるTSV救済回路73図5に含まれる。具体的には、上述した第1乃至第5のラッチ回路100a~100e、ドライバ回路101、制御回路104、及びモニタ回路120の他、救済処理回路140がTSV救済回路73内に設けられる。第1乃至第5のラッチ回路100a~100eはそれぞれ、循環接続された2つのインバータ回路によって構成され、一方のインバータ回路の出力端と他方のインバータ回路の入力端との接続ノードが、対応する電流パスと電気的に接続されている。ドライバ回路101から電流パスに電位が供給されると、その電位は対応するラッチ回路によってラッチされる。したがって、その後電流パスがフローティングになったとしても、電流パスの電位はフローティングになる直前の電位に保持される。一方、電流パスが、保持電位と反対の電位が供給される配線隣接電流パス、電源配線、又はグランド配線との間でショート不良を有している場合、対応するラッチ回路による電位の保持ができなくなる場合がある。具体的な例を挙げると、例えば図示した第5の電流パスSeでは、対応する第5のラッチ回路100eがハイ電位を保持している場合であっても、グランド配線からロウ電位が供給されるため、ショートの程度によっては第5のラッチ回路100eの保持電位が反転し、ロウ電位となってしまう場合がある。ショート不良によってラッチ回路が反転するか否かは、ラッチ回路の反転レシオとショート不良の程度とによって決まる。この点について、第5のラッチ回路100eを例に取って、以下で詳しく説明する。図7は、第5のラッチ回路100eの詳しい内部構成を示す図である。図示していないが、他のラッチ回路も同様の内部構成を有している。同図に示すように、第5のラッチ回路100eは、それぞれCMOSによって構成されるインバータ回路100e-1,100e-2を有しており、インバータ回路100e-1の入力端子及びインバータ回路100e-2の出力端子が第5の電流パスSeに接続される。仮に、第5の電流パスSeにドライバ回路101からハイ電位Hが供給されたとすると、インバータ回路100e-1の入力端子にハイ電位が供給され、インバータ回路100e-1を構成するN型チャネルMOSトランジスタがオンとなる。これにより、インバータ回路100e-1の出力端子がグランド配線に接続されるので、インバータ回路100e-2の入力端子にはロウ電位Lが供給される。したがって、インバータ回路100e-2を構成するP型チャネルMOSトランジスタがオンとなり、インバータ回路100e-2の出力端子が電源配線に接続される。この接続はドライバ回路101からの電位供給が止まった後にも維持され、第5の電流パスSeの電位はハイに維持される。ここで、第5の電流パスSeが、図示するようにグランド配線との間でショート不良を有していると、インバータ回路100e-2を構成するP型チャネルMOSトランジスタのソースからグランド配線に向かって図示した電流iが流れる。この電流iが流れることにより、第5の電流パスSeの電位はVDD×R/Rrとなる。ただし、Rは第5の電流パスSeとグランド配線の間の抵抗値であり、rはインバータ回路100e-2を構成するP型チャネルMOSトランジスタのオン抵抗であり、VDDはこのP型チャネルMOSトランジスタのソースに供給される電源電位である。また、配線抵抗は無視している。第5のラッチ回路100eの保持電位を反転させるために必要なインバータ回路100e-1の入力端子の電位をVINVとすると、第5のラッチ回路100eの保持電位は、次の式1が満たされた場合に、反転することになる。VDD×R/Rr<VINV1式1は、式2のように書き直すことができる。式2の右辺は第5のラッチ回路100eの反転レシオを示し、左辺はショート不良の程度を示している。したがって、式2から明らかなように、ショート不良によってラッチ回路が反転するか否かは、ラッチ回路の反転レシオとショート不良の程度とによって決定される。r/R>VDD/VINV-12図6に戻る。ドライバ回路101は、第1乃至第5のバッファ回路102a~102eとインバータ回路103とを有している。第1乃至第5のバッファ回路102a~102eはそれぞれ第1乃至第5の電流パスSa~Seに対応して設けられており、それぞれ対応する電流パスと電気的に接続された出力端子第1乃至第5の出力端子を有している。図8は、第1乃至第5のバッファ回路102a~102eの内部構成を示す図である。同図に示すように、各バッファ回路はいわゆるスリーステイトバッファによって構成される。すなわち、各バッファ回路はそれぞれ、インバータ回路200、ナンド回路201、アンド回路202、P型チャネルMOSトランジスタ203、及びN型チャネルMOSトランジスタ204によって構成される。インバータ回路200の入力端及びアンド回路201の一方入力端は、バッファ回路のデータ端子Dを構成する。ナンド回路201の他方入力端及びアンド回路202の一方入力端は、バッファ回路のイネーブル端子Eを構成する。アンド回路202の他方入力端はインバータ回路200の出力端に接続される。ナンド回路201の出力端はP型チャネルMOSトランジスタ203のゲートに接続され、アンド回路202の出力端はN型チャネルMOSトランジスタ204のゲートに接続される。P型チャネルMOSトランジスタ203とN型チャネルMOSトランジスタ204とは、電源電位VDDが供給される電源配線とグランド配線の間にこの順で直列に接続される。P型チャネルMOSトランジスタ203とN型チャネルMOSトランジスタ204の接続点は、バッファ回路の出力端子Oとなる。以上の構成により、イネーブル端子Eにハイ電位が供給されている場合、出力端子Oから、データ端子Dに供給される信号と同一の論理値を有する信号が出力される。一方、イネーブル端子Eにロウ電位が供給されている場合には、出力端子Oはハイインピーダンス状態P型チャネルMOSトランジスタ203とN型チャネルMOSトランジスタ204の両方がオフの状態となる。図6に戻る。ドライバ回路101には制御回路104から、ラッチ信号と、バッファスイッチ信号及びその反転信号とが供給される。ラッチ信号は、第1のバッファ回路102a、第3のバッファ回路102c、及び第5のバッファ回路102eの各データ端子に供給される。ラッチ信号はインバータ回路103の入力端にも供給され、インバータ回路103から出力されるラッチ信号の反転信号は、第2のバッファ回路102b及び第4のバッファ回路102dの各データ端子に供給される。バッファスイッチ信号は、第1のバッファ回路102a、第3のバッファ回路102c、及び第5のバッファ回路102eの各イネーブル端子に供給される。バッファスイッチ信号の反転信号は、第2のバッファ回路102b及び第4のバッファ回路102dの各イネーブル端子に供給される。以上の構成により、バッファスイッチ信号がハイ電位となっている場合、第1のバッファ回路102a、第3のバッファ回路102c、及び第5のバッファ回路102eの各出力端子から、ラッチ信号と同一の論理値を有する信号第1の供給データが出力される。また、第2のバッファ回路102b及び第4のバッファ回路102dの各出力端子はハイインピーダンス状態となる。一方、バッファスイッチ信号がロウ電位となっている場合には、第1のバッファ回路102a、第3のバッファ回路102c、及び第5のバッファ回路102eの各出力端子がハイインピーダンス状態となる。また、第2のバッファ回路102b及び第4のバッファ回路102dの各出力端子から、ラッチ信号を反転した論理値を有する信号第2の供給データが出力される。以下では、第1乃至第5のバッファ回路102a~102eの各出力端子から出力される信号をそれぞれ出力信号Oa~Oeと称する。制御回路104は、図6に示すように、カウンタ回路110とインバータ回路105を有している。カウンタ回路110は、ラッチ信号及びバッファスイッチ信号を生成する機能を有しており、これらはともにドライバ回路101に供給される。バッファスイッチ信号はインバータ回路105の入力端にも供給され、インバータ回路105から出力されるバッファスイッチ信号の反転信号もドライバ回路101に供給される。モニタ回路120は、第1乃至第5の電流パスSa~Seそれぞれの電位を示すモニタ信号<4:0>を取得し、これに基づいて各電流パスにショート不良があるか否かを判定する回路である。なお、本明細書において信号<n:0>という表記は、信号<0>~信号<n>というn1個の信号をまとめて表したものである。図9は、モニタ回路120の内部構成を示す図である。同図には、カウンタ回路110も記載している。また、図10は、本実施の形態による試験方法に関わる各種信号のタイムチャートを示す図である。なお、図10は、本発明の基本機能を説明するために、第1乃至第5の電流パスSa~Seがすべて正常ショート不良なしであると仮定して描いている。以下、これら図9及び図10を参照しながら、モニタ回路120の詳細な構成及び機能、並びにカウンタ回路110の機能について説明する。図9に示すように、モニタ回路120は、セレクタ回路121~124、判定回路125、オア回路126、データラッチ回路127、アンド回路128を有している。セレクタ回路121には、図10に示すクロック信号が供給される。このクロック信号は、例えば上述した内部クロック信号ICLKでよい。セレクタ回路121は、供給されたクロック信号に基づき、セレクタ信号<5:0>を生成する。図10に示すように、セレクタ信号<5:0>はいずれも3クロック周期で立ち上がるワンショット信号であり、それぞれ半クロック分のパルス幅を有している。セレクタ回路121は、図10に示すように、セレクタ信号<0>からセレクタ信号<5>がこの順で順次立ち上がるサイクルを少なくとも5回繰り返すように構成される。図10では、このサイクルをサイクルC1~C5と表記している。各サイクルは、図10に示すように、半クロック6回分の時間幅を有している。以下では、1サイクル内の各半クロックに対応する期間を、時間順に1番目~6番目の半クロック期間と称する。セレクタ信号<0>は、カウンタ回路110に供給される。カウンタ回路110は、このセレクタ信号<0>に基づいて上述したバッファスイッチ信号及びラッチ信号を生成する他、反転防止信号及びデータマスク信号を生成する。図11は、カウンタ回路110の内部構成を示す図である。また、図12は、カウンタ回路110の内部信号を含む各種信号のタイムチャートを示す図である。図11に示すように、カウンタ回路110は、同期式SRフリップフロップ111~115及びオア回路116,117を有している。同期式SRフリップフロップ111~115は、クロック端子CK、セット端子S、リセット端子R、及び出力端子Qを有している。同期式SRフリップフロップ111~115の各クロック端子CKには、上述したセレクタ信号<0>が供給される。各リセット端子Rには、リセット信号が供給される。なお、リセット信号は、活性化されることで同期式SRフリップフロップ111~115の出力端子Qの電位をロウにリセットする信号であり、本実施の形態による試験の期間中には非活性状態に維持される。同期式SRフリップフロップ111~115はこの順で直列に接続されており、相対的に前段の同期式SRフリップフロップの出力端子Qと、相対的に後段の同期式SRフリップフロップのセット端子Sとが接続される。また、最後段の同期式SRフリップフロップ115の出力端子Qは、最前段の同期式SRフリップフロップ111のセット端子Sと接続される。以下では、同期式SRフリップフロップ111~115の各出力端子Qから出力される信号をそれぞれ出力信号NA~NEと称する。カウンタ回路110は、初期状態サイクルC1の直前においては、図12に示すように、出力信号NA~NDがロウ、出力信号NEがハイとなるよう構成される。この状態でサイクルC1に入りセレクタ信号<0>が活性化されると、まずサイクルC1では出力信号NAがハイとなり、出力信号NB~NEはロウとなる。以降、サイクルC2~C5と進むにしたがって出力信号NB~NEが順次ハイとなり、それ以外の出力信号はロウとなる。データマスク信号としては、図11に示すように、出力信号NAがそのまま使われる。したがって、図12にも示すように、データマスク信号は、サイクルC1でハイであり、サイクルC2~C5でロウである信号となる。また、反転防止信号としては、図11に示すように、出力信号NCがそのまま使われる。したがって、図12にも示すように、反転防止信号は、サイクルC3でハイであり、サイクルC1,C2,C4,C5でロウである信号となる。オア回路116には出力信号NA,NC,NEが供給され、このオア回路116の出力信号がバッファスイッチ信号として用いられる。したがって、図12にも示すように、バッファスイッチ信号は、サイクルC1,C3,C5でハイであり、サイクルC2,C4でロウである信号となる。オア回路117には出力信号NA,NBが供給され、このオア回路116の出力信号がラッチ信号として用いられる。したがって、図12にも示すように、バッファスイッチ信号は、サイクルC1,C2でハイであり、サイクルC3~C5でロウである信号となる。ここで、第1乃至第5のバッファ回路102a~102eの出力信号Oa~Oeの遷移について、図10を参照しながら説明する。バッファスイッチ信号及びラッチ信号が上記のような値を有する結果、出力信号Oa,Oc,Oeは、図10に示すように、サイクルC1でハイ、サイクルC3でロウ、サイクルC5でロウである信号となる。なお、図10において信号の電位を破線で示した部分は、ハイインピーダンス状態であることを示している。つまり、出力信号Oa,Oc,Oeは、サイクルC2,C4でハイインピーダンス状態である。一方、出力信号Ob,Odは、図10に示すように、サイクルC2でロウ、サイクルC4でハイである信号となる。また、サイクルC1,C3,C5ではハイインピーダンス状態となる。図9に戻る。セレクタ回路122には、セレクタ信号<5:1>と、モニタ信号<4:0>とが供給される。セレクタ回路122は、セレクタ信号<n>nは1~5の整数が活性化されてハイ電位となっているとき、モニタ信号<n-1>を出力する機能を有する。したがって、各サイクルの2番目~6番目の各半クロック期間では、セレクタ回路122から、それぞれ第1乃至第5の電流パスSa~Seの電位が出力されることになる。以下、セレクタ回路122の出力信号をモニタ信号MSと称する。なお、セレクタ信号<5:1>がいずれも活性化されていないときには、セレクタ回路122の出力をハイインピーダンスとしてもよいし、モニタ信号MSをロウ電位又はハイ電位に固定してもよい。判定回路125は、クロック信号、ラッチ信号、反転防止信号、及びモニタ信号MSの供給を受け、各電流パスのショート不良の有無を示す異常判定信号と、各電流パスの電位の状態を示す状態判定信号とを出力する機能を有する回路である。なお、状態判定信号はモニタ信号MSと同じ信号でよく、図10でもこれらを同一の信号として表記している。図13は、判定回路125の内部構成を示す図である。同図に示すように、判定回路125は、オア回路130,131、アンド回路132,134、ナンド回路133、及びエクスクルーシブオア回路135を有している。オア回路130には、反転防止信号とクロック信号とが供給される。アンド回路132には、ラッチ信号と、オア回路130の出力信号とが供給される。ナンド回路133には、ラッチ信号と、オア回路130の出力信号の反転信号とが供給される。アンド回路134には、オア回路130の出力信号の反転信号と、ナンド回路133の出力信号とが供給される。オア回路131には、アンド回路132の出力信号と、アンド回路134の出力信号とが供給される。エクスクルーシブオア回路135には、オア回路131の出力信号EVと、モニタ信号MSとが供給される。エクスクルーシブオア回路135の出力信号が、異常判定信号となる。以上の構成により、オア回路131の出力信号EVは、ラッチ信号がハイであり、かつ反転防止信号がロウである場合、クロック信号と同一の論理値を有する信号となる。また、ラッチ信号がロウであり、かつ反転防止信号がロウである場合、出力信号EVはクロック信号の反転信号と同一の論理値を有する信号となる。さらに、ラッチ信号がロウであり、かつ反転防止信号がハイである場合、出力信号EVはロウ電位に固定される。以上のように生成される出力信号EVの電位は、モニタ信号MSの期待値、つまり、ショート不良がないと仮定した場合の各電流パスの電位に等しくなる。より正確に言えば、ある電流パスに対応する半クロック期間での出力信号EVの電位は、ショート不良がないと仮定した場合の当該半クロック期間での当該電流パスの電位に等しくなる。モニタ信号MSの期待値及び出力信号EVの電位について、より具体的に説明する。ある電流パスがフローティングとなっているサイクルでの当該電流パスに対応するモニタ信号MSの期待値は、フローティングとなる直前のサイクルで当該電流パスに供給されていた電位である。これに対応し、例えば第1の電流パスSaがフローティングとなっているサイクルC2の2番目の半クロック期間第1の電流パスSaに対応する半クロック期間における出力信号EVの電位は、サイクルC1で第1の電流パスSaに供給されていた電位ハイに等しくなるようにしている。一方、ある電流パスに特定の電位が供給されているサイクルでの当該電流パスに対応するモニタ信号MSの期待値は、その特定の電位である。これに対応し、例えば第1の電流パスSaにハイ電位が供給されているサイクルC1の2番目の半クロック期間第1の電流パスSaに対応する半クロック期間における出力信号EVの電位は、サイクルC1で第1の電流パスSaに供給されている電位ハイに等しくなるようにしている。なお、サイクルC1では第2及び第4の電流パスSb,Sdがフローティングとなっており、その直前における第2及び第4の電流パスSb,Sdの電位はハイである。しかし、サイクルC1の3番目と4番目の半クロック期間における出力信号EVの電位はロウとなっている。これに対応し、本実施の形態では、図示しない別途の手段により、サイクルC1の直前の段階で、図10に示すように、第2及び第4の電流パスSb,Sdの電位をロウに保つようにしている。具体的には、第2及び第4のバッファ回路100b,100d図2と対応する電流パスとの間にそれぞれスイッチを設け、これらのスイッチをサイクルC1~C5の期間以外はオフとするとともに、別途の電位供給手段により、各電流パスにロウ電位を供給するようにしている。こうすることで、後述するように、サイクルC1においてもショート不良判定を行うことが可能になる。異常判定信号は、以上のような値モニタ信号MSの期待値を有する出力信号EVと、モニタ信号MSとの排他的論理和信号である。したがって、ショート不良なしを仮定して描いた図10の例では、少なくとも各サイクルの2番目~6番目の半クロック期間すべてで出力信号EVとモニタ信号MSとが等しくなっており、その結果、異常判定信号もロウ電位となっている。なお、異常判定信号は、ロウ電位である場合に正常を示す信号である。なお、各サイクルの1番目の半クロック期間では、異常判定信号はどのような値を有していても構わない。これは、図9に示したセレクタ回路123の動作により、このタイミングで生成される異常判定信号を無視していることによるものである。この点についての詳細は後述する。図9を再度参照する。異常判定信号及び状態判定信号は、インターフェースチップIFの外部に出力されるように構成される。具体的には、電流パスごとのショート不良の有無及び電位を示すコード情報の形式で、図5に示したデータ入出力端子14から出力すればよい。これにより、外部のテスタから試験結果を知ることが可能になっている。異常判定信号は、オア回路126の一方入力端にも供給される。オア回路126の他方入力端には、アンド回路128の出力信号が供給される。オア回路126の出力信号は、セレクタ回路123に供給される。アンド回路128の入力端には、データマスク信号の反転信号と、セレクタ回路124の出力信号とが供給される。セレクタ回路124の出力信号は、救済判定信号として、図6に示した救済処理回路140にも供給される。データラッチ回路127は、5つのデータラッチ回路127a~127eを含んで構成される。セレクタ回路123の出力端は、これら5つのデータラッチ回路127a~127eと接続される。また、データラッチ回路127a~127eの各出力端はセレクタ回路124の入力端と接続される。セレクタ回路123,124には、セレクタ信号<5:1>も供給される。セレクタ回路123は、これらセレクタ信号<5:1>に応じてデータラッチ回路127a~127eのいずれかを選択し、選択した回路にオア回路126の出力信号を出力する。セレクタ回路124も、セレクタ信号<5:1>に応じてデータラッチ回路127a~127eのいずれかを選択し、選択した回路から出力される信号を、自身の出力端から出力する。つまり、セレクタ回路123,124は、セレクタ信号<1>が活性化されているときにデータラッチ回路127aを選択し、セレクタ信号<2>が活性化されているときにデータラッチ回路127bを選択する。以下も同様である。ただし、セレクタ信号<0>が活性化されているときには、セレクタ回路123は信号を出力しない。以上の構成により、救済判定信号は、サイクルC1~C5の期間内においてショート不良が1度でも検出されたか否かを、電流パスごとに示す信号となる。図6に示した救済処理回路140は、モニタ回路120から供給された救済判定信号に基づいて、ショート不良のある電流パスを正常な電流パスに置き換える救済処理を実行する。以上説明したように、半導体装置10によれば、5本の電流パスSa~Seについて、5回分のサイクルC1~C5での処理により、各電流パスのショート不良の有無を示す異常判定信号と、各電流パスの電位の状態を示す状態判定信号と、サイクルC1~C5の期間内においてショート不良が1度でも検出されたか否かを、電流パスごとに示す救済判定信号とを生成することが可能になる。しかも、図6に示したように、これらの信号を生成するための回路はいずれもインターフェースチップIF側に設けられる。したがって、論理値の反転処理を行う回路をコアチップ側に設けることなく、電流パスのショート不良を検出することが可能になる。また、上述したように、インターフェースチップIFは高速なトランジスタによって形成できることから、本実施の形態による半導体装置では検出試験に要する時間の短縮効果も得られる。次に、本実施の形態による半導体装置10の試験方法について、試験手順の面から再度より詳しく説明する。図14は、図10と同様、本実施の形態による試験方法に関わる各種信号のタイムチャートを示す図である。ただし、図10は、上述したように第1乃至第5の電流パスSa~Seがすべて正常ショート不良なしであると仮定して描いているのに対し、図14は、図6に示すようなショート不良があるとして描いている。以下、この図14の他、図6及び図9も参照しながら、電流パスの試験手順を説明する。まず、サイクルC1が開始される前の直前の段階で、第2及び第4の電流パスSb,Sdにロウ電位を供給し、これらの電位をロウに固定する。これにより、サイクルC1における第2及び第4の電流パスSb,Sdの電位は、仮にこれらの電流パスにショート不良がなければ、ロウ電位となる。つまり、サイクルC1における第2及び第4の電流パスSb,Sdの電位の期待値はロウである。サイクルC1に入ると、セレクタ回路121図9の動作により、半クロック間隔でセレクタ信号<0>~セレクタ信号<5>を順次活性化する。この活性化は、サイクルC2~C5においても繰り返し実行される。サイクルC1においてセレクタ信号<0>が活性化すると、カウンタ回路110図9は、図14に示すように、バッファスイッチ信号、ラッチ信号、及びデータマスク信号をハイ電位とし、反転防止信号をロウ電位とする。これに応じて、ドライバ回路101図6は、サイクルC1の期間中、出力信号Oa,Oc,Oeをハイ電位とし、出力信号Ob,Odをハイインピーダンス状態とする。したがって、第1,第3,第5の電流パスSa,Sc,Seにはハイ電位が供給される一方、第2,第4の電流パスSb,Sdはフローティング状態となる。また、オア回路131の出力信号EVは、クロック信号と同一の論理値を有する信号となる。サイクルC1では、図14に示すように、モニタ信号<0>、モニタ信号<2>、及びモニタ信号<4>がいずれもハイ電位となる。これは、出力信号Oa,Oc,Oeがハイ電位となっていることに対応するものである。これに対し、モニタ信号<1>及びモニタ信号<3>は、少し遅れてハイ電位となる。これは、図6に示したように、第2の電流パスSbと第3の電流パスScとの間にショート不良があり、また、第4の電流パスSdと電源配線との間にショート不良があることに対応している。したがって、この例によるサイクルC1では、3番目と5番目の半クロック期間において出力信号EVとモニタ信号MSが一致せず、異常判定信号がハイ電位となる。これ以降、3番目と5番目の半クロック期間における救済判定信号の電位は、図14に示すように、ハイに固定される。次に、サイクルC2においてセレクタ信号<0>が活性化すると、カウンタ回路110図9は、図14に示すように、ラッチ信号をハイ電位とし、バッファスイッチ信号、反転防止信号、及びデータマスク信号をロウ電位とする。これに応じて、ドライバ回路101図6は、サイクルC2の期間中、出力信号Oa,Oc,Oeをハイインピーダンス状態とし、出力信号Ob,Odをロウ電位とする。したがって、第1,第3,第5の電流パスSa,Sc,Seがフローティング状態となる一方、第2,第4の電流パスSb,Sdにはロウ電位が供給される。また、オア回路131の出力信号EVは、サイクルC1から引き続いて、クロック信号と同一の論理値を有する信号となる。サイクルC2では、図14に示すように、モニタ信号<1>及びモニタ信号<3>がともにロウ電位となる。これは、出力信号Ob,Odがロウ電位となっていることに対応するものである。また、モニタ信号<0>がハイ電位となる。これは、サイクルC1で出力信号Oaがハイ電位となっていたことに対応している。これに対し、モニタ信号<2>及びモニタ信号<4>は、少し遅れてロウ電位となる。これは、図6に示したように、第2の電流パスSbと第3の電流パスScとの間にショート不良があり、また、第5の電流パスSeとグランド配線との間にショート不良があることに対応している。したがって、この例によるサイクルC2では、4番目と6番目の半クロック期間において出力信号EVとモニタ信号MSが一致せず、異常判定信号がハイ電位となる。これ以降、4番目と6番目の半クロック期間における救済判定信号の電位も、図14に示すように、ハイに固定される。次に、サイクルC3においてセレクタ信号<0>が活性化すると、カウンタ回路110図9は、図14に示すように、バッファスイッチ信号及び反転防止信号をハイ電位とし、ラッチ信号及びデータマスク信号をロウ電位とする。これに応じて、ドライバ回路101図6は、サイクルC3の期間中、出力信号Oa,Oc,Oeをロウ電位とし、出力信号Ob,Odをハイインピーダンス状態とする。したがって、第1,第3,第5の電流パスSa,Sc,Seにはロウ電位が供給される一方、第2,第4の電流パスSb,Sdはフローティング状態となる。また、オア回路131の出力信号EVは、ロウ電位に固定される。サイクルC3では、図14に示すように、モニタ信号<0>、モニタ信号<2>、及びモニタ信号<4>がいずれもロウ電位となる。これは、出力信号Oa,Oc,Oeがロウ電位となっていることに対応するものである。また、モニタ信号<1>がロウ電位となる。これは、サイクルC2で出力信号Obがロウ電位となっていたことに加え、第2の電流パスSbと、ロウ電位が供給されている第3の電流パスScとの間にショート不良があることに対応している。これに対し、モニタ信号<3>は、少し遅れてハイ電位となる。これは、図6に示したように、第4の電流パスSdと電源配線との間にショート不良があることに対応している。したがって、この例によるサイクルC3では、5番目の半クロック期間において出力信号EVとモニタ信号MSが一致せず、異常判定信号がハイ電位となる。5番目の半クロック期間における救済判定信号の電位はサイクルC1ですでにハイとなっているので、サイクルC3での救済判定信号の電位の変化はない。次に、サイクルC4においてセレクタ信号<0>が活性化すると、カウンタ回路110図9は、図14に示すように、ラッチ信号、バッファスイッチ信号、反転防止信号、及びデータマスク信号をすべてロウ電位とする。これに応じて、ドライバ回路101図6は、サイクルC4の期間中、出力信号Oa,Oc,Oeをハイインピーダンス状態とし、出力信号Ob,Odをハイ電位とする。したがって、第1,第3,第5の電流パスSa,Sc,Seがフローティング状態となる一方、第2,第4の電流パスSb,Sdにはハイ電位が供給される。また、オア回路131の出力信号EVは、クロック信号の反転信号と同一の論理値を有する信号となる。サイクルC4では、図14に示すように、モニタ信号<1>及びモニタ信号<3>がともにハイ電位となる。これは、出力信号Ob,Odがハイ電位となっていることに対応するものである。また、モニタ信号<0>がロウ電位となる。これは、サイクルC3で出力信号Oaがロウ電位となっていたことに対応している。さらに、モニタ信号<4>もロウ電位となる。これは、サイクルC3で出力信号Oeがロウ電位となっていたことに加え、第5の電流パスSeとグランド配線との間にショート不良があることに対応している。これに対し、モニタ信号<2>は、少し遅れてハイ電位となる。これは、図6に示したように、第2の電流パスSbと第3の電流パスScとの間にショート不良があることに対応している。したがって、この例によるサイクルC4では、4番目の半クロック期間において出力信号EVとモニタ信号MSが一致せず、異常判定信号がハイ電位となる。4番目の半クロック期間における救済判定信号の電位はサイクルC2ですでにハイとなっているので、サイクルC4での救済判定信号の電位の変化はない。最後に、サイクルC5においてセレクタ信号<0>が活性化すると、カウンタ回路110図9は、図14に示すように、バッファスイッチ信号をハイ電位とし、ラッチ信号、反転防止信号、及びデータマスク信号をロウ電位とする。これに応じて、ドライバ回路101図6は、サイクルC5の期間中、出力信号Oa,Oc,Oeをロウ電位とし、出力信号Ob,Odをハイインピーダンス状態とする。したがって、第1,第3,第5の電流パスSa,Sc,Seにはロウ電位が供給される一方、第2,第4の電流パスSb,Sdはフローティング状態となる。また、オア回路131の出力信号EVは、サイクルC4から引き続いて、クロック信号の反転信号と同一の論理値を有する信号となる。サイクルC5では、図14に示すように、モニタ信号<0>、モニタ信号<2>、及びモニタ信号<4>がいずれもロウ電位となる。これは、出力信号Oa,Oc,Oeがロウ電位となっていることに対応するものである。また、モニタ信号<3>がハイ電位となる。これは、サイクルC4で出力信号Odがハイ電位となっていたことに加え、第4の電流パスSdと電源配線との間にショート不良があることに対応している。これに対し、モニタ信号<1>は、少し遅れてロウ電位となる。これは、図6に示したように、第2の電流パスSbと、ロウ電位が供給される第3の電流パスScとの間にショート不良があることに対応している。したがって、この例によるサイクルC5では、3番目の半クロック期間において出力信号EVとモニタ信号MSが一致せず、異常判定信号がハイ電位となる。3番目の半クロック期間における救済判定信号の電位はサイクルC1ですでにハイとなっているので、サイクルC5での救済判定信号の電位の変化はない。以上説明したように、本実施の形態による半導体装置10の試験方法によれば、5本の電流パスSa~Seに関して、5回分のサイクルC1~C5での処理により、異常判定信号、状態判定信号、及び救済判定信号をそれぞれ生成することが可能にある。なお、本実施の形態による半導体装置10の試験方法によればさらに、異常判定信号を参照することにより、ある程度ショート不良の種類を切り分けることも可能である。以下、詳しく説明する。表2は、各サイクルにおける各電流パスの電位と、異常判定がされた場合に考えられるショート不良の種類を示したものである。同表において、VDDは電源配線との間でのショート不良、VSSはグランド配線との間でのショート不良、隣接は隣接電流パス間でのショート不良をそれぞれ示している。図14の例に沿って説明すると、まず第4の電流パスSeについては、サイクルC1,C3で異常判定がされ、サイクルC5では正常判定がなされる。サイクルC1,C3の結果からは電源配線との間でのショート不良又は隣接電流パス間でのショート不良のいずれかの発生が疑われるが、仮に隣接電流パス間でのショート不良があるとすればサイクルC5でも異常判定がなされるはずであるので、第4の電流パスSeは、電源配線との間でのショート不良を有している可能性が高いと考えられる。次に、第2の電流パスSbについては、サイクルC1,C5で異常判定がされ、サイクルC3では正常判定がなされる。サイクルC1,C5の結果からはすべての種類のショート不良が可能性として疑われるが、仮に電源配線との間でのショート不良を有しているとすればサイクルC3でも異常判定がなされるはずであるので、電源配線との間でのショート不良の可能性は低いと考えられる。したがって、サイクルC1で異常判定がなされていることから、第2の電流パスSbは、隣接電流パス間でのショート不良を有している可能性が高いと考えられる。また、2種類以上のショート不良が同時に発生する可能性は低いことから、第2の電流パスSbがグランド配線との間でのショート不良を有している可能性は低いと考えられる。次に、第1の電流パスSaについては、サイクルC2,C4の両方で正常判定がなされる。したがって、第1の電流パスSaはショート不良を有していない可能性が高いと言える。次に、第3の電流パスScについては、サイクルC2,C4で異常判定がなされる。したがって、すべての種類のショート不良が可能性として考えられるが、2種類以上のショート不良が同時に発生する可能性は上述したように低いことから、第3の電流パスScは、隣接電流パス間でのショート不良を有している可能性が高いと言える。この結果は、第2の電流パスSbが隣接電流パス間でのショート不良を有している可能性が高いことと一致する。最後に、第5の電流パスSeについては、サイクルC2で異常判定がされ、サイクルC4では正常判定がなされる。サイクルC2の結果からはグランド配線との間でのショート不良又は隣接電流パス間でのショート不良のいずれかの発生が考えられるが、仮に隣接電流パス間でのショート不良があるとすればサイクルC4でも異常判定がなされるはずであるので、第5の電流パスSeは、グランド配線との間でのショート不良を有している可能性が高いと考えられる。このように、本実施の形態による半導体装置10の試験方法によればさらに、異常判定信号を参照することにより、ある程度ショート不良の種類を切り分けることが可能になる。以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、上記実施の形態においては、それぞれが同一機能の複数のコアチップとしてDDR3型のSDRAMを用いているが、本発明がこれに限定されるものではない。したがって、DDR3型以外のDRAMであっても構わないし、DRAM以外の半導体メモリSRAMスタティックランダムアクセスメモリ、PRAMフェースチェンジランダムアクセスメモリ、MRAMマグネティックランダムアクセスメモリ、フラッシュメモリなどであっても構わない。更に、コアチップは半導体メモリ以外の機能であるそれぞれが同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても8個に限定されるものではない。また、例えば、各コアチップは、それぞれが同一機能の半導体メモリの複数のチップで開示をしたが、本願の基本的技術思想はこれに限られない機能のそれぞれが同一機能または異なる機能の複数のコアチップであっても良い。つまり、インターフェースチップ、コアチップはそれぞれ固有の機能のシリコンチップであっても良い。例えば、複数のコアチップはそれぞれが同一機能のDSPチップであり、複数のコアチップに共通なインターフェースチップASICを備えていても良い。コアチップ同士は同一機能を有し、同一マスクによって製造されていることが好ましい。しかし、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性がある。更に、例えば、各コアチップは、それぞれ記憶機能を備えるもそれぞれ異なる第1コアチップはDRAM、第2チップはSRAM、第3チップは不揮発性メモリ、第4チップはDSP機能であり、それぞれ異なる製造マスクで製造され、複数のコアチップに共通なインターフェースチップASICを備えていても良い。また、本発明は、貫通電極TSVを使用した構造のCOCチップオンチップであれば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardCircuit等の半導体製品全般に、適用できる。また本発明を適用したデバイスは、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージ等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであってもバイポーラ型トランジスタであっても良い。MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。FET以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Pチャンネル型のトランジスタまたはPMOSトランジスタは、第1導電型のトランジスタ、Nチャンネル型のトランジスタまたはNMOSトランジスタは、第2導電型のトランジスタの代表例である。更に、P型の半導体基板に限らず、N型の半導体基板であっても良いし、SOISilicononInsulator構造の半導体基板であっても、それ以外の半導体基板であっても良い。更に、各種回路ラッチ回路、ドライバ回路、制御回路、モニタ回路等の回路形式は、実施例が開示する回路形式に限られない。更に、貫通電極TSVの構造は、問わない。"