1以上の主ビット線と4以上のワード線と1以上の電位供給線と2以上のセルを有し、前記セルは、サブビット線と選択トランジスタと読み出しトランジスタと2以上のメモリセルとを有し、前記選択トランジスタのドレインと前記読み出しトランジスタのドレインは前記主ビット線の一に接続し、前記読み出しトランジスタのゲートは前記サブビット線に接続し、前記読み出しトランジスタのソースは前記電位供給線の一に接続し、前記メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、前記メモリセルのトランジスタの一のゲートは、前記ワード線の一と接続することを特徴とする半導体メモリ装置。第1の主ビット線と第2の主ビット線と4以上のワード線と1以上の電位供給線と第1のセルと第2のセルを有し、前記第1のセルは、第1のサブビット線と第1の選択トランジスタと第1の読み出しトランジスタと2以上のメモリセルとを有し、前記第2のセルは、第2のサブビット線と第2の選択トランジスタと第2の読み出しトランジスタと2以上のメモリセルとを有し、前記第1の選択トランジスタのドレインと前記第1の読み出しトランジスタのドレインは前記第1の主ビット線に接続し、前記第1の選択トランジスタのソースと前記第2の読み出しトランジスタのゲートは前記第1のサブビット線に接続し、前記第1の読み出しトランジスタのソースは前記電位供給線の一に接続し、前記メモリセルは1以上のトランジスタと1以上の容量素子を有し、前記容量素子の容量は1fF以下であり、前記メモリセルのトランジスタの一のゲートは前記ワード線の一に接続することを特徴とする半導体メモリ装置。請求項1および2のいずれか一において、前記セルの前記選択トランジスタと前記メモリセルの一のトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1乃至3のいずれか一において、前記セルの前記選択トランジスタに用いられる半導体と前記メモリセルの一のトランジスタの一に用いられる半導体は異なる種類であることを特徴とする半導体メモリ装置。請求項1乃至4のいずれか一において、前記セルのメモリセルの一のトランジスタの一と同じセルの他のメモリセルのトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1乃至5のいずれか一において、前記読み出しトランジスタの導電型は前記選択トランジスタの導電型と異なることを特徴とする半導体メモリ装置。請求項1乃至6のいずれか一において、前記セルは2乃至32のメモリセルを有することを特徴とする半導体メモリ装置。請求項1乃至7のいずれか一において、前記容量素子は深さあるいは高さが1μm以下であることを特徴とする半導体メモリ装置。1以上の主ビット線と4以上のワード線と1以上の電位供給線と2以上のセルを有し、前記セルは、サブビット線と選択トランジスタと読み出しトランジスタと2以上のメモリセルとを有し、前記選択トランジスタのドレインと前記読み出しトランジスタのドレインは前記主ビット線の一に接続し、前記読み出しトランジスタのゲートは前記サブビット線に接続し、前記読み出しトランジスタのソースは前記電位供給線の一に接続し、前記メモリセルは1以上のトランジスタと1以上の容量素子を有し、前記容量素子の容量は1fF以下であり、前記メモリセルのトランジスタの一のゲートは前記ワード線の一に接続するメモリ装置において、前記選択トランジスタをオンとすることによりサブビット線の電位を特定の電位とする第1の過程と、前記メモリセルの一のトランジスタの一をオンとする第2の過程と、を有することを特徴とする半導体メモリ装置の駆動方法。本発明の一は、容量素子の容量を従来のDRAMに用いられている値以下、具体的には1fF以下、好ましくは0.1fF以下としても十分に機能するメモリ装置を提供することを課題とする。また、本発明の一は、容量素子の容量を用いられているトランジスタのゲート容量の10倍以下、好ましくは2倍以下としても十分に機能するメモリ装置を提供することを課題とする。また、本発明の一は、容量素子に必要な深さあるいは高さを1μm以下、好ましくは、0.3μm以下であるメモリ装置を提供することを課題とする。また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。本発明の一態様は、1以上の主ビット線と4以上のワード線と1以上の電位供給線と2以上のセルを有する半導体メモリ装置であって、各セルは、2以上のメモリセルと、サブビット線と選択トランジスタと読み出しトランジスタとを有し、選択トランジスタのドレインと読み出しトランジスタのドレインは主ビット線の一に接続し、読み出しトランジスタのゲートはサブビット線に接続し、読み出しトランジスタのソースは電位供給線の一に接続し、各メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、各メモリセルのトランジスタの一のゲートはワード線の一に接続することを特徴とするメモリ装置である。また、本発明の一態様は、第1および第2の主ビット線と4以上のワード線と、1以上の電位供給線と第1および第2のセルを有する半導体メモリ装置であって、第1のセルは、2以上のメモリセルと、第1のサブビット線と第1の選択トランジスタと第1の読み出しトランジスタとを有し、第2のセルは、2以上のメモリセルと、第2のサブビット線と第2の選択トランジスタと第2の読み出しトランジスタとを有し、第1の選択トランジスタのドレインと第1の読み出しトランジスタのドレインは第1の主ビット線に接続し、第1の選択トランジスタのソースと第2の読み出しトランジスタのゲートは第1のサブビット線に接続し、読み出しトランジスタのソースは電位供給線の一に接続し、各メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、各メモリセルのトランジスタの一のゲートはワード線の一に接続することを特徴とするメモリ装置である。また、本発明の一態様は、1以上の主ビット線と4以上のワード線と1以上の電位供給線と2以上のセルを有し、各セルは、2以上のメモリセルと、サブビット線と選択トランジスタと読み出しトランジスタとを有し、選択トランジスタのドレインと読み出しトランジスタのドレインは主ビット線の一に接続し、読み出しトランジスタのゲートはサブビット線に接続し、読み出しトランジスタのソースは電位供給線の一に接続し、各メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、各メモリセルのトランジスタの一のゲートはワード線の一に接続するメモリ装置において、選択トランジスタをオンとすることによりサブビット線の電位を特定の電位とする第1の過程と、メモリセルの一のトランジスタの一をオンとする第2の過程と、を有することを特徴とするメモリ装置の駆動方法である。上記において、1つのセルの選択トランジスタとメモリセルの一のトランジスタの一は異なる層に設けられていてもよい。また、1つのセルの選択トランジスタの半導体とメモリセルの一のトランジスタの一の半導体は異なる種類でもよい。上記において、1つのセルのメモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていてもよい。上記において、読み出しトランジスタの導電型は選択トランジスタとは異なるものであってもよい。また、読み出しトランジスタの導電型はPチャネル型でもよい。また、1つのセルは2乃至32のメモリセルを有してもよい。さらに、容量素子に必要な深さあるいは高さは1μm以下、好ましくは0.3μm以下としてもよい。上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。図1を用いて本発明の効果を説明する。図1に示す回路は、本発明の技術思想の一部である。図1には、第n行第m列から第n1行第m1列までの4つのセルが示されており、1つのセルには4つのメモリセルがある。各メモリセルは従来のDRAMと同様に1つのトランジスタと1つの容量素子を有する。読み出しの際には、サブビット線SBL_n_mを適切な電位に保った状態とし、かつ、選択トランジスタSTr_n_mをオフとする。この状態で読み出すメモリセルのトランジスタをオンとすると、サブビット線SBL_n_mの電位は、そのメモリセルの容量素子に蓄積されていた電荷に応じて変動する。このとき、サブビット線SBL_n_mは十分に短いので、その寄生容量も主ビット線MBL_mに比較すると十分に小さい。したがって、メモリセルの容量素子の容量が1fF以下であったとしても、サブビット線SBL_n_mの電位は十分な大きさで変動する。サブビット線SBL_n_mは、読み出しトランジスタRTr_n_mのゲートに接続されているので、サブビット線SBL_n_mの電位が変動すると、読み出しトランジスタRTr_n_mの導通状態を変化させることとなる。すなわち、サブビット線SBL_n_mの電位の変動により、読み出しトランジスタRTr_n_mのソースドレイン間の抵抗値が変化する。この変化はただちに主ビット線MBL_mの電荷の増減、すなわち電位に反映される。もちろん、読み出しトランジスタRTr_n_mのソースドレイン間の抵抗値を極めて短い時間で観測すれば大きなノイズを含んでいるが、十分に容量の大きな主ビット線MBL_mに電荷が蓄積する過程でノイズの影響は打ち消される。すなわち、従来のDRAMに比較して、小さな容量素子で同等な機能を有するメモリ装置を作製できる。容量素子が小さいということは、従来のDRAMのようなアスペクト比の大きな構造物が不要ということである。従来のDRAMでは、構造物の作製が困難であることも問題であったが、多層構造のメモリ装置を作製して、記憶密度を向上させることは非常に困難であった。この点で、そのような構造物を必要としない本発明の一態様を用いれば、メモリセルの上にメモリセルを重ねるという多層化技術も可能である。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、図1に示す半導体メモリ装置およびその動作の例について、図3乃至図5を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更される。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。図1に示す半導体メモリ装置は、ワード線WL、ワード線に直交する主ビット線MBL、ワード線に平行な選択線SLと、複数のセルを有する。各セルは選択トランジスタSTrと読み出しトランジスタRTrとサブビット線SBLと複数のメモリセルMCとを有する。図1では、メモリセルMCは各セルに4つ設けられている。図1に示す第n行第m列のセルは、上から順に、メモリセルMC_n_m_1、MC_n_m_2、MC_n_m_3、MC_n_m_4を有する。各メモリセルは従来のDRAMと同様に1つのトランジスタと1つの容量素子を有するが、2つ以上のトランジスタや2つ以上の容量素子を有してもよい。メモリセルのトランジスタのドレインはサブビット線SBLに、ソースは容量素子の電極の一方に、ゲートはワード線WLの1つに接続されているとよい。また、選択トランジスタSTrのドレインと読み出しトランジスタRTrのドレインは主ビット線MBLの1つに接続し、選択トランジスタSTrのソースと読み出しトランジスタRTrのゲートはサブビット線SBLに接続し、選択トランジスタSTrのゲートは選択線の1つにそれぞれ接続される。選択トランジスタSTr、読み出しトランジスタRTr、各メモリセルMCのトランジスタにはさまざまな半導体を用いることができる。例えば、これら全てを同種の半導体材料としてもよい。例えば、単結晶珪素半導体基板を用いてこれらを形成してもよい。また、選択トランジスタSTrと読み出しトランジスタRTrに用いられるトランジスタは単結晶珪素半導体基板を用いて作製し、各メモリセルMCのトランジスタには薄膜の半導体層を用いて形成してもよい。その場合、薄膜の半導体層としては、単結晶珪素あるいは多結晶珪素を用いてもよいし、珪素以外の半導体、例えば、酸化物半導体を用いてもよい。特に、酸化物半導体の中でも、バンドギャップが3電子ボルト以上のものでは、ドナーあるいはアクセプタの濃度を1×1012cm-3以下とすることにより、オフ時の抵抗を極めて高くできる。すなわち、ゲートの電位を最適化することにより、ソースとドレイン間の抵抗を1×1024Ω以上とすることができる。例えば、メモリセルの容量を従来のDRAMの1/1000以下の0.01fFとしても、時定数が1×107秒115日であり、従来のDRAMでは想定できない期間にわたってデータを保持できる。すなわち、従来のDRAMでは1秒間に10回以上も必要であったリフレッシュが通常の使用では不要となる。DRAMのデータの書き込みに際しては、主ビット線に流れる電流の多くは、メモリセルの容量素子の充電以外に、主ビット線間の寄生容量の充放電に使用されている。主ビット線間の寄生容量は、配線幅が縮小するに伴って増大するため、集積化の進んだ現状ではメモリセルの容量素子の充電に必要な電流の10倍以上の電流が主ビット線間の寄生容量の充放電に使用されている。言うまでもなく、主ビット線間の寄生容量の充放電はデータの保持とは無関係な現象であり、リフレッシュをおこなうことは消費電力の増大を意味する。したがって、リフレッシュ回数を減らす、あるいはリフレッシュを不要とすることは、消費電力を抑制する上で効果がある。読み出しトランジスタRTrは選択トランジスタSTrと同じ導電型でも異なる導電型でもよい。例えば、選択トランジスタSTr、読み出しトランジスタRTrともNチャネル型あるいはPチャネル型としてもよいし、選択トランジスタSTrをNチャネル型、読み出しトランジスタRTrをPチャネル型としてもよい。あるいは、選択トランジスタSTrをPチャネル型、読み出しトランジスタRTrをNチャネル型としてもよい。図1では、1つのセルに含まれるメモリセルMCの数は4としたが、1つのセルに含まれるメモリセルMCの数は2乃至32とするとよい。メモリセルの数が多くなるとサブビット線SBLが長くなり、それに伴って、寄生容量も増加する。メモリセルMCの容量素子の容量が一定であると、サブビット線SBLの寄生容量に対する比率が低下するため、データの読み出しの際のサブビット線SBLの電位の変動が小さくなり、読み出しトランジスタが正確に反応できなくなる。図1の半導体メモリ装置の動作について図3乃至図5を用いて説明する。なお、本明細書の動作を示す回路図では、オフ状態であるトランジスタには、トランジスタ記号に×印を重ね、また、オン状態であるトランジスタには、トランジスタ記号に○印を重ねて表記し、接続されているトランジスタをオンとするための電位Hが付与されている選択線SL、ワード線WLについては、その符号を丸で囲んで表記する。なお、接続されているトランジスタをオフとするための電位はLとする。最初に書き込みについて説明する。読み出しトランジスタRTr_n_mのソースの電位は、書き込みの過程を通じて一定であり、読み出しトランジスタRTr_n_mの極性やしきい値に応じて、1Vあるいは0Vとするとよい。すなわち、読み出しトランジスタRTr_n_mがNチャネル型でしきい値が、0.5Vの場合は1V、Pチャネル型でしきい値が、-0.5Vの場合は0Vとすればよい。また、メモリセルの容量素子の対向電極の電位も適切な一定の値ここでは0Vとする。読み出しトランジスタRTr_n_mのソースの電位を上記の条件以外のものとすることも可能であるが、条件によっては、書き込みの際に、読み出しトランジスタRTr_n_mのソースとドレインの間に電流が流れ、消費電力の増大や回路の破損を招く恐れがある。ここでは、第n行第m列のセルの2番目のメモリセルMC_n_m_2にデータを書き込む場合を考える。図3Aに示すように、主ビット線MBL_mの電位を、データに応じて、0Vあるいは1Vとする。そして、選択線SL_nとワード線WL_n_2の電位をHとし、選択トランジスタSTr_n_mとメモリセルMC_n_m_2のトランジスタをオンとする。この結果、メモリセルMC_n_m_2の容量素子が主ビット線の電位に充電される。この際、読み出しトランジスタRTr_n_mはオフを維持できる。充電が完了すると、ワード線WL_n_2の電位をLとし、メモリセルMC_n_m_2のトランジスタをオフとする。以上でデータの書き込みが完了する。もし、第n行第m列のセルの他のメモリセルにデータを書き込むのであれば、そのメモリセルに接続するワード線および主ビット線MBL_mの電位を変化させて、上記と同様に書き込みをおこなえばよい。その間、選択トランジスタSTr_n_mはオンのままとすればよい。第n行第m列のセルの書き込みが終了したら、図3Bに示すように、主ビット線MBL_mの電位を、読み出しトランジスタRTr_n_mの極性やしきい値に応じて、0Vあるいは1Vとする。すなわち、読み出しトランジスタRTr_n_mがNチャネル型でしきい値が、0.5Vの場合は0V、Pチャネル型でしきい値が、-0.5Vの場合は1Vとする。選択トランジスタSTr_n_mはオンであるので、サブビット線SBL_n_mの電位は、主ビット線MBL_mの電位と等しくなる。その後、図3Cに示すように、選択線SL_nの電位をLとし、選択トランジスタSTr_n_mをオフとする。その結果、サブビット線SBL_n_mの電位は0V読み出しトランジスタRTr_n_mがNチャネル型の場合あるいは1V読み出しトランジスタRTr_n_mがPチャネル型の場合に保持される。一方、主ビット線MBL_mには、他の行のセルにデータを書き込むために1Vあるいは0Vの電位が与えられる。サブビット線SBL_n_mの電位を上記の条件とすると、主ビット線MBL_mの電位にかかわらず、読み出しトランジスタRTr_n_mをオフとできる。ここで注意すべきは、主ビット線MBL_mに接続するいずれかのセルで書き込み操作がおこなわれている場合に、サブビット線SBL_n_mの電位が読み出しトランジスタRTr_n_mをオフとする電位に保持されていないと、読み出しトランジスタRTr_n_mのソースドレイン間に多少なりとも電流が流れて電力の損失が生じ、甚だしい場合には、回路の焼損にいたる恐れがあることである。特に、選択トランジスタSTr_n_mのリーク電流が大きい場合には、サブビット線SBL_n_mの電位が当初の電位とは異なった値となる可能性が高まる。そのような事態を避けるためには、選択トランジスタSTr_n_mをオフ抵抗の著しく高い酸化物半導体を用いて形成するとよい。しかしながら、何らかの理由例えば、酸化物半導体を用いたトランジスタではオン電流が不十分である等より、酸化物半導体を用いることができず、オフ抵抗をそれほど大きくできない場合には、他のセルの書き込みの毎に、あるいは、一定の間隔でサブビット線SBL_n_mの電位を上記の適切な値とする操作をおこなうとよい。すなわち、他のセルに書き込みをおこなう場合であっても、主ビット線MBL_mには、メモリセルの容量素子に書き込むための信号パルス以外に、図3Bに示すように、サブビット線SBLの電位を所定のものとするためのパルスが与えられるので、その機会に、選択トランジスタSTr_n_mをオンオフすることで、サブビット線SBL_n_mの電位を適切な値とすることができる。なお、いずれのセルにおいても書き込みをおこなわない期間では、主ビット線MBL_mの電位と読み出しトランジスタRTr_n_mのソースの電位をともに0V読み出しトランジスタRTr_n_mがNチャネル型の場合あるいは1V読み出しトランジスタRTr_n_mがPチャネル型の場合としておくとよい。このようにすると、書き込みを再開する時点あるいは読み出しを開始する時点で、読み出しトランジスタRTr_n_mはオフである。あるいは、主ビット線MBL_mの電位と読み出しトランジスタRTr_n_mのソースの電位をともに1V読み出しトランジスタRTr_n_mがNチャネル型の場合あるいは0V読み出しトランジスタRTr_n_mがPチャネル型の場合としてもよい。その場合には書き込みを再開する前あるいは読み出しをおこなう前に、全てのセルにおいてサブビット線SBLの電位を0V読み出しトランジスタRTr_n_mがNチャネル型の場合あるいは1V読み出しトランジスタRTr_n_mがPチャネル型の場合とする操作をおこなうとよい。次に、メモリセルMC_n_m_2の読み出しについて説明する。以下では、2つの方法を説明するが、その他の方法でも読み出しをおこなうことができる。最初に、図4に示す方法を説明する。ここで、読み出しトランジスタRTr_n_mはNチャネル型であり、ソースドレイン間の抵抗は、ゲートとソースの電位差ゲートの電位-ソースの電位が0.4Vのときに0.6Vのときの100倍であるものとする。なお、厳密には主ビット線MBL_mの配線抵抗も考慮しなければならないが、ここでは、読み出しトランジスタRTr_n_mのゲートとソースの電位差が0.6Vのときの抵抗の10分の1程度であるため特に考慮しなくてもよい。また、メモリセルMC_n_m_2の容量素子の容量はサブビット線SBL_n_mの寄生容量および読み出しトランジスタRTr_n_mの容量ゲート容量と寄生容量を含むの和の1/4であるとする。なお、本実施の形態のメモリ装置においては、メモリセルMCの容量素子の容量はサブビット線SBLの寄生容量および読み出しトランジスタRTrの容量ゲート容量と寄生容量を含むの和の20以上であることが好ましい。まず、読み出しトランジスタRTr_n_mのソースの電位を1Vとし、図4Aに示すように主ビット線MBL_mの電位を0.5Vとする。そして、選択線SL_nの電位をHとして選択トランジスタSTr_n_mをオンとする。サブビット線SBL_n_mの電位は0.5Vとなる。次に、選択線SL_nの電位をLとして選択トランジスタSTr_n_mをオフとする。その結果、サブビット線SBL_n_mの電位は0.5Vに維持される。また、図4Bに示すように主ビット線MBL_mの終端に抵抗Rを接続する。抵抗Rの抵抗値RMはRL<RM<RHという条件を満たすものとする。ここで、RLは読み出しトランジスタRTr_n_mのゲートとソースの電位差が0.6Vのときのソースドレイン間の抵抗値であり、RHは0.4Vのときの抵抗値である。例えば、RM=RH/10かつRM=10RLとする。抵抗の他端の電位は1Vとする。また、読み出しトランジスタRTr_n_mのソースの電位は0Vにする。その後、図4Cに示すように、ワード線WL_n_2の電位をHとして、メモリセルMC_n_m_2のトランジスタをオンとする。その結果、サブビット線SBL_n_mの電位が変動する。選択トランジスタSTr_n_mがオフであるので、電位の変動に関しては、ここでは、メモリセルMC_n_m_2の容量素子の容量、サブビット線SBL_n_mの寄生容量および読み出しトランジスタRTr_n_mの容量のみを考慮すればよい。上記のように、メモリセルMC_n_m_2の容量素子の容量はサブビット線SBL_n_mの寄生容量および読み出しトランジスタRTr_n_mの容量の和の1/4であるので、サブビット線SBL_n_mの電位は、0.4Vもしくは0.6Vのいずれかとなる。なお、メモリセルMC_n_m_2のトランジスタがオンであると、そのゲート容量を介して、サブビット線SBL_n_mの電位がワード線WL_n_2の電位の影響を受ける。この現象は、容量素子の容量とサブビット線SBL_n_mの寄生容量および読み出しトランジスタRTr_n_mの容量の和がメモリセルMC_n_m_2のトランジスタのゲート容量の5倍以下で顕著となる。したがって、特に容量素子の容量がメモリセルMC_n_m_2のトランジスタのゲート容量と同程度以下の場合には、容量素子に蓄積されていた電荷をサブビット線SBL_n_mに開放したら、ワード線WL_n_2の電位をLとして、メモリセルMC_n_m_2のトランジスタをオフとすることが好ましい。サブビット線SBL_n_mの電位が0.4Vの場合には、読み出しトランジスタRTr_n_mの抵抗値は、抵抗Rの10倍であるので、主ビット線MBL_mの電位は0.9Vとなる。一方、サブビット線SBL_n_mの電位が0.6Vの場合には、読み出しトランジスタRTr_n_mの抵抗値は、抵抗Rの1/10であるので、主ビット線MBL_mの電位は0.1Vとなる。このようにメモリセルの容量素子の電荷に応じて、主ビット線の電位が大きく変動するので、それを検出して、データの読み出しをおこなえる。なお、他の行のセルの読み出しをおこなう場合には、書き込みのときと同様にサブビット線SBL_n_mの電位を0Vあるいはそれに近い値に維持して、読み出しトランジスタRTr_n_mがオフとなるようにする。以上の例では、主ビット線の電位の変動は十分に大きいものであるので、その電位の変動は特にセンスアンプを用いなくとも判別可能である。しかし、同じ列に接続するセルのサブビット線の電位が十分に低くなければ、それらのセルの読み出しトランジスタの並列抵抗が無視できなくなり、検出精度が低下する。抵抗Rの代わりにNチャネル型トランジスタあるいはPチャネル型トランジスタを用いても同様な回路を構成できる。また、読み出しトランジスタRTr_n_mとしてPチャネル型トランジスタを用いても同様に実施できる。例えば、読み出しトランジスタRTr_n_mと逆導電型のトランジスタを用いることができる。読み出しトランジスタRTr_n_mがNチャネル型で、そのしきい値が0.5Vであれば、Pチャネル型でしきい値が-0.5Vのトランジスタを用い、そのソースを主ビット線MBL_mに接続し、ドレインの電位を1Vとし、ゲートの電位を0.6Vとするとよい。図5には、別の読み出し方法を示す。ここで、読み出しトランジスタRTr_n_mをNチャネル型とし、そのしきい値を0.5Vとする。また、メモリセルMC_n_m_2の容量素子の容量は図4の場合と同じとする。まず、主ビット線MBL_mの電位を1Vとし、選択線SL_nを操作して、選択トランジスタSTr_n_mをオンオフし、サブビット線SBL_n_mを1Vにプリチャージする。詳細は図4Aやそれに関連する記載を参照すればよい。その後、主ビット線MBL_mを浮遊状態とする。また、読み出しトランジスタRTr_n_mのソースの電位は1Vとする。次に、図5Aに示すように、ワード線WL_n_2の電位をHとして、メモリセルMC_n_m_2のトランジスタをオンとする。その結果、サブビット線SBL_n_mの電位が変動する。図4の場合と同様に、容量素子の電位に応じてサブビット線SBL_n_mの電位が変動し、容量素子の電位が0Vであれば0.8Vとなり、容量素子の電位が1Vであれば1Vのままである。詳細は図4Cやそれに関連する記載を参照すればよい。さらに、図5Bに示すように、読み出しトランジスタRTr_n_mのソースの電位を1Vから0Vに低下させる。この操作によって、読み出しトランジスタRTr_n_mはオンとなり主ビット線MBL_mの電位は0Vとなる。その後、図5Cに示すように、読み出しトランジスタRTr_n_mのソースの電位を1Vに戻すと、主ビット線MBL_mの電位は0.3Vもしくは0.5Vとなる。これは、読み出しトランジスタRTr_n_mのドレイン主ビット線MBL_mとゲートサブビット線SBL_n_mの電位差がしきい値以下とならないためであり、サブビット線SBL_n_mの電位が0.8Vの場合には、この電位差をしきい値である0.5V以下とできないため、主ビット線MBL_mの電位は0.3Vまで上昇し、同様にサブビット線SBL_n_mの電位が1Vの場合には主ビット線MBL_mの電位は0.5Vまで上昇する。このとき主ビット線MBL_mに現れるデータに依存した電位差0.2Vは、サブビット線SBL_n_mの電位差である。この例では、図4の方法のようにサブビット線SBL_n_mのデータに依存した電位差を増幅することはできないが、それを主ビット線MBL_mに移すことはできる。主ビット線MBL_mの電位は上記のように0.3Vあるいは0.5Vとその差が小さいので、センスアンプで増幅するとよい。センスアンプで増幅することにより、それぞれ0V、1Vとできる。なお、ここで注目すべきは、データが書き込まれたときと同じ位相の電位が主ビット線MBL_mに現れることである。すなわち、図5に示す方法では、データの書き込みの際に主ビット線MBL_mの電位が1であった場合には、読み出しの際の主ビット線MBL_mの電位も1となる。センスアンプで主ビット線MBL_mの電位を十分に増幅すれば、その電位を用いて、データの再書き込みができる。本実施の形態の半導体メモリ装置では、データを読み出すことによりデータが破壊されるため、同じデータを書き込む必要があるが、主ビット線MBL_mの電位が同じ位相であることは好適である。ちなみに、図4の場合には、主ビット線MBL_mの電位は、書き込みの際と読み出しの際で逆位相となる。そのため、主ビット線MBL_mに現れた電位を反転させ、その後に書き込みをおこなう必要があるので、そのための時間と電力が必要となる。実施の形態2本発明の技術思想の一部にしたがった半導体メモリ装置の作製方法の例について図6および図7を用いて説明する。なお、本実施の形態では、一般的な作製工程を断面図を用いて説明するに留める。半導体メモリ装置の層構造については、実施の形態5あるいは図13を参照できる。まず、公知の半導体加工技術を用いて、珪素、砒化ガリウム、リン化ガリウム、炭化珪素、ゲルマニウム、珪化ゲルマニウム等の単結晶半導体の基板101の一表面に、素子分離絶縁物102を形成し、さらに、N型あるいはP型の不純物領域103a乃至103d、およびトランジスタのゲート104aおよび104bを形成する。さらに、第1層間絶縁物105を形成し、第1コンタクトプラグ106a乃至106eを形成する図6A参照。不純物領域103a乃至103dの表面にはシリサイド層を設けて導電性を高めてもよい。ここで、N型不純物領域103cは図1の読み出しトランジスタRTr_n_mのソースに相当する。また、ゲート104aは、選択トランジスタSTr_n_mのゲートであり、選択線SL_nでもある。同じく、ゲート104bは、読み出しトランジスタRTr_n_mのゲートである。第1コンタクトプラグ106aは選択トランジスタSTr_n_mのドレインに接続する。なお、第1コンタクトプラグ106eは、次の行の選択トランジスタSTr_n1_mのドレイン読み出しトランジスタRTr_n_mのドレインでもあるに接続する。N型不純物領域103cは、選択線SL_nと平行に設けてもよい。次に、第1埋め込み絶縁物107と第1層配線108a乃至108fを形成する。第1層配線108a乃至108fには、導電性を高めるために銅を用いてもよい。その場合はダマシン法を用いて作製するとよい。第1層配線108cは読み出しトランジスタRTr_n_mのソースに電位を供給するために用いられる。さらに、第2層間絶縁物109を形成し、第2コンタクトプラグ110a乃至110dを形成する図6B参照。次に、第2埋め込み絶縁物111と第2層配線112a乃至112gを形成する。なお、第2層配線112c乃至112fの上表面は、その後形成する酸化物半導体と直接、あるいは薄い絶縁物を介して接するため、その目的に好ましい材料を用いるとよい。例えば、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いるとよい。第2層配線112cおよび112eはメモリセルの容量素子の対向電極として機能する。さらに、厚さ6nm乃至20nmの容量素子用絶縁物113を形成する。容量素子用絶縁物113の厚さおよび誘電率はメモリセルの容量素子の容量を決定する。容量素子用絶縁物113が薄いと容量素子の容量は大きくなるが、一方で、リーク電流も増加する。リーク電流の増加は、メモリセルのデータの保持特性を悪化させるので、容量素子用絶縁物113の厚さは10nm以上とすることが好ましい。容量素子用絶縁物113の材料としては、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。その後、酸化物半導体層114aおよび114bを形成する。酸化物半導体としては、インジウムが金属元素に占める比率が20原子以上のものを用いるとよい。形成時には、水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気やターゲット中の水素や水を十分に低減したスパッタリング法でおこなうことが好ましい。さらに、ゲート絶縁物115を形成する。ゲート絶縁物115の材料としては、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。また、その厚さは6nm乃至20nm、好ましくは10nm乃至16nmとするとよい。図6C参照その後、ワード線116a乃至116dを形成する。ワード線116a乃至116dの材料としては、タングステン、ニッケル、パラジウム、オスミウム、白金等のように仕事関数が酸化物半導体の電子親和力より大きい材料を用いるとよい。あるいは、ゲート絶縁物115と接する部分のみをそのような材料としてもよい。さらに、第3層間絶縁物117を形成し、第3コンタクトプラグ118a乃至118eを形成する図7A参照以上で、第1のメモリセル層が形成できる。図7Aには、2つのメモリセルが図示されている。すなわち、ワード線116bおよび116dをそれぞれのゲートとするトランジスタを有する2つのメモリセルである。ここで、ワード線116dをゲートとするトランジスタを有するメモリセルについて解説する。このメモリセルのトランジスタは酸化物半導体層114bを使用して形成されている。第2層配線112eは、このメモリセルの容量素子の対向電極である。容量素子のもう一方の電極は明示されていないが、酸化物半導体層114bのうち、第2層配線112eに対向する部分がそれに相当する。第2層配線112eの表面に、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いると、それに面する酸化物半導体層114bに電子が誘起されてN型の導電性を呈するようになるので、それを容量素子の電極として用いることができる。また、第2層配線112fはメモリセルのトランジスタのドレインとなる。メモリセルの容量素子の形状は、平板プレーナ型である。そのため容量は小さいが、実施の形態1で示したように、容量素子の容量は、サブビット線の寄生容量と読み出しトランジスタの容量との比較で20以上であればよいので、例えば、0.1fF以下の容量でも動作に支障をきたさない。さらに、このような平板型の構造であるため、メモリセルを積層することが容易で、集積度を向上させる上で好ましい。なお、容量素子の対向電極第2層配線112eを、酸化物半導体層114bを間にはさんでワード線116dの逆の位置に設けることも集積度を高める上で有効である。また、このように配置することで、集積度を維持しつつ、ワード線116dと第2層配線112fの間の寄生容量を低減できる。その後、同様にメモリセル層を積層する。例えば、さらに2層のメモリセル層を積層する。そして、図7Bに示すように、最上層のメモリセル層に設けられた中央の3つのコンタクトプラグ第5コンタクトプラグを接続する配線第5層配線119を形成し、さらにその上層の外側の2つのコンタクトプラグ第6コンタクトプラグを接続する配線第6層配線120を形成する。第6層配線120は主ビット線MBL_mであり、第3コンタクトプラグ118a、第2層配線112a、第2コンタクトプラグ110a、第1層配線108a、第1コンタクトプラグ106a等を介して、選択トランジスタSTr_n_mのドレインである不純物領域103aと接続する。同様に、第3コンタクトプラグ118e、第2層配線112g、第2コンタクトプラグ110d、第1層配線108f、第1コンタクトプラグ106d等を介して、次行の選択トランジスタSTr_n1_mのドレインである不純物領域103dと接続する。また、不純物領域103b、第1コンタクトプラグ106b、第1層配線108bと108e、第2コンタクトプラグ110bと110c、第2層配線112bと112dと112f、第3コンタクトプラグ118bと118cと118d等は第5層配線119によって接続され、サブビット線SBL_n_mが形成される。以上の例では、メモリセルのトランジスタに使用する半導体として、酸化物半導体を用いる例を示したが、その他の半導体であってもよい。例えば、レーザー光の照射によって結晶化させた多結晶あるいは単結晶の珪素膜でもよい。実施の形態3本実施の形態では、実施の形態1とは異なる半導体メモリ装置の動作方法を図8を用いて説明する。本実施の形態では、選択トランジスタは、読み出しをおこなう場合にのみオフとする。ここでは、読み出しトランジスタおよびメモリセルの容量素子の特性は実施の形態1に記載したとおりとする。図8では、第n行第m列のセルと次行の、第n1行第m列のセルの状態について説明する。なお、図8Aと図8Bは書き込みの際の状態の一部について、図8Cと図8Dは読み出しの際の状態の一部について記載する。図面には符号を付さない場合があるが、詳細については、実施の形態1を参照すればよい。最初に書き込みについて説明する。上述の説明のように、選択トランジスタSTr_n_mおよびSTr_n1_mはオンとする。この状態で主ビット線MBL_mの電位はデータに応じて0Vあるいは1Vである。すなわち、読み出しトランジスタRTr_n_mおよびRTr_n1_mのゲートの電位は0Vあるいは1Vであるが、読み出しトランジスタRTr_n_mおよびRTr_n1_mのソースの電位は1Vであるので、ゲートの電位に関らず、読み出しトランジスタRTr_n_mおよびRTr_n1_mはオフである。そして、ワード線WL_n_2の電位をHとして、メモリセルMC_n_m_2にデータを書き込む図8A参照。その後、ワード線WL_n_2の電位をLとし、メモリセルMC_n_m_2へのデータの書き込みは終了する。主ビット線MBL_mの電位は他の行に書き込むデータに応じたものとなるが、読み出しトランジスタRTr_n_mおよびRTr_n1_mのソースの電位は1Vであるので、ゲートの電位に関らず、読み出しトランジスタRTr_n_mおよびRTr_n1_mはオフである図8B参照。次に読み出しについて説明する。ここでは、図5に示した方法で読み出しをおこなう。まず、サブビット線SBL_n_mを1Vにプリチャージするため、主ビット線MBL_mの電位を1Vとし、その後、浮遊状態とする図8C参照。この状態では、読み出しトランジスタRTr_n_mおよびRTr_n1_mはオフである。その後、読み出しをおこなう第n行第m列のセルの選択トランジスタSTr_n_mをオフとする。そして、ワード線WL_n_2の電位をHとして、メモリセルMC_n_m_2の容量素子に蓄積されていた電荷をサブビット線SBL_n_mに放出する。その結果、サブビット線SBL_n_mの電位は0.8Vあるいは1Vとなる。この操作の詳細については図5Bに関する記載を参照すればよい。その後、読み出しトランジスタRTr_n_mのソースの電位を0Vとする。すると、読み出しトランジスタRTr_n_mはオンとなり、主ビット線MBL_mの電位は0Vになる図8D参照。この操作の詳細については図5Bに関する記載を参照すればよい。なお、読み出しトランジスタRTr_n1_mでは、ゲートの電位サブビット線SBL_n1_mの電位であるが、選択トランジスタSTr_n1_mがオンであるため、主ビット線MBL_mの電位と同じとドレインの電位主ビット線MBL_mの電位が等しく、かつ、ソースの電位1V以下であるため、読み出しトランジスタRTr_n1_mはオフのままである。同じ列の他の読み出しトランジスタも同様にオフである。その後、読み出しトランジスタRTr_n_mのソースの電位を1Vとする。図5Cに関連して説明したように、主ビット線MBL_mの電位は、サブビット線SBL_n_mの電位に応じて、0.3Vあるいは0.5Vとなる。読み出しが完了したら選択トランジスタSTr_n_mをオンとすればよい。この方法では、書き込みおよび読み出しの際に、主ビット線MBL_mの寄生容量だけでなく、主ビット線MBL_mに接続するほとんど全てのサブビット線の寄生容量も配線容量として計上する必要がある。しかしながら、上述のように比較的簡単な操作で、選択トランジスタをオンとすることで書き込みおよび読み出しのほとんどの期間にわたって、読み出しトランジスタを確実にオフとできる。なお、本実施の形態で説明した駆動方法では、上述の通り、主ビット線MBL_mの寄生容量だけでなく、主ビット線MBL_mに接続するほとんど全てのサブビット線の寄生容量も配線容量となるため、その分だけ動作速度が低下するが、配線容量が増加することにより、サブビット線の電位がノイズの影響を受けて大きく変動したとしても、主ビット線MBL_m等に電荷が蓄積する過程で平準化され、結果的にノイズの影響を受けにくくなる。実施の形態4本実施の形態では、図9に示す半導体メモリ装置およびその動作の例について説明する。図9には半導体メモリ装置の第n行第m列のセルと第n行第m1列のセルと、第m列および第m1列のドライバー回路の一部を示す。本実施の形態の半導体メモリ装置のセルは、選択トランジスタSTrと読み出しトランジスタRTrと複数のメモリセルとサブビット線SBLとを有する。選択トランジスタSTr_n_mのドレインおよびSTr_n_m1のドレインは、それぞれ主ビット線MBL_mおよび主ビット線MBL_m1に接続し、選択トランジスタSTr_n_mのソースおよびSTr_n_m1のソースは、それぞれサブビット線SBL_n_mおよびサブビット線SBL_n_m1に接続し、選択トランジスタSTr_n_mのゲートおよびSTr_n_m1のゲートはともに選択線SL_nに接続する。読み出しトランジスタRTr_n_mのドレインおよびRTr_n_m1のドレインは、それぞれ主ビット線MBL_mおよび主ビット線MBL_m1に接続し、読み出しトランジスタRTr_n_mのゲートおよびRTr_n_m1のゲートは、それぞれ、サブビット線SBL_n_m1およびサブビット線SBL_n_mに接続し、読み出しトランジスタRTr_n_mのソースおよびRTr_n_m1のソースは、それぞれ、第2電源供給線XL2_n、第1電源供給線XL1_nに接続される。また、メモリセルはトランジスタと容量素子とを有し、容量素子の一方の電極とトランジスタのソースが接続し、トランジスタのドレインはサブビット線SBLに接続する。容量素子の他方の電極は一定の電位ここでは0Vに保持されている。また、メモリセルのトランジスタのゲートはワード線WLに接続するが、ワード線WL_n_1は、第n行第m列のセルのメモリセルのトランジスタのゲートには接続するが、第n行第m1列のセルのメモリセルのトランジスタのゲートには接続せず、ワード線WL_n_2は、第n行第m1列のセルのメモリセルのトランジスタのゲートには接続するが、第n行第m列のセルのメモリセルのトランジスタのゲートには接続しないようにする。すなわち、ひとつのワード線WLの電位をHとするとき、そのワード線WLが通過する第m列のセルと、それに隣接する第m1列のセルにおいて、一方のセルでは、トランジスタがオンとなっているメモリセルがひとつあるが、他方のセルではトランジスタがオンとなっているメモリセルがない状態となる。また、ドライバー回路は第1の列トランジスタCTr1_mおよびCTr1_m1と第2の列トランジスタCTr2_mおよびCTr2_m1とフリップフロップ回路FF_m/m1とを有する。第1の列トランジスタCTr1_mのゲートおよび第2の列トランジスタCTr2_m1のゲートはともに第1の列ドライバー線RL1に接続し、第1の列トランジスタCTr1_mのドレインおよび第2の列トランジスタCTr2_m1のドレインは、それぞれ主ビット線MBL_mおよび主ビット線MBL_m1に接続し、第1の列トランジスタCTr1_mのソースおよび第2の列トランジスタCTr2_m1のソースは、それぞれ0.5Vと1Vに保持されている。第2の列トランジスタCTr2_mのゲートおよび第1の列トランジスタCTr1_m1のゲートはともに第2の列ドライバー線RL2に接続し、第2の列トランジスタCTr2_mのドレインおよび第1の列トランジスタCTr1_m1のドレインは、それぞれ主ビット線MBL_mおよび主ビット線MBL_m1に接続し、第2の列トランジスタCTr2_mのソースおよび第1の列トランジスタCTr1_m1のソースは、それぞれ1Vと0.5Vに保持されている。すなわち、第1の列ドライバー線RL1の電位をHとすれば、主ビット線MBL_mおよび主ビット線MBL_m1の電位は、それぞれ0.5V、1Vとなる。また、第2の列ドライバー線RL2の電位をHとすれば、主ビット線MBL_mおよび主ビット線MBL_m1の電位は、それぞれ1V、0.5Vとなる。また、主ビット線MBL_mはフリップフロップ回路FF_m/m1の一方の端子と接続し、主ビット線MBL_m1はフリップフロップ回路FF_m/m1の他方の端子と接続する。さらに、主ビット線MBL_mおよびMBL_m1は、それぞれデータ入出力端子DATA_mおよびDATA_m1に接続する。このような構成の半導体メモリ装置の読み出し方法について図10を用いて説明する。ここでは、第n行第m列のセルのワード線WL_n_1に接続するトランジスタを有するメモリセルの容量素子が1Vで充電されていたすなわち、データ1が記録されていたとする。また、各メモリセルの容量素子の容量はサブビット線SBLの寄生容量および読み出しトランジスタRTrの容量ゲート容量と寄生容量を含むの和の1/4であるとする。さらに、読み出しトランジスタRTrをNチャネル型で、そのしきい値を0.5Vとし、ゲートの電位が0.5Vのときは0.4Vのときの10倍の電流がソースドレイン間に流れすなわち、ソースドレイン間の抵抗が1/10である、ゲートの電位が0.6Vのときは0.5Vのときの10倍の電流がソースドレイン間に流れるものとする。まず、図10の期間T1に示すように、第1の列ドライバー線RL1と選択線SL_nの電位をHとし、第1の列トランジスタCTr1_mおよび第2の列トランジスタCTr2_m1、選択トランジスタSTr_n_mおよびSTr_n_m1をオンとする。その結果、主ビット線MBL_mおよびサブビット線SBL_n_m、主ビット線MBL_m1およびサブビット線SBL_n_m1の電位は、それぞれ、0.5V、1Vとなる。また、第1電源供給線XL1_n、第2電源供給線XL2_nの電位を0.5Vとする。これは読み出しトランジスタRTrのソースドレイン間の導通を防止するためである。読み出しトランジスタRTr_n_mは、ゲートの電位は1Vで、ソースとドレインの電位は0.5Vであるので、ソースドレイン間の電流は流れない。また、読み出しトランジスタRTr_n_m1は、ゲートの電位は0.5Vで、ソースの電位は0.5V、ドレインの電位は1Vであるので、やはりソースドレイン間の電流は流れない。なお、フリップフロップ回路FF_m/m1の電源電位は、高電位の電源電位VH、低電位の電源電位VLとも0.5Vとして動作しない状態としておく。その後、第1の列ドライバー線RL1と選択線SL_nの電位をLとし、第1の列トランジスタCTr1_mおよび第2の列トランジスタCTr2_m1、選択トランジスタSTr_n_mおよびSTr_n_m1をオフとする。次に、図10の期間T2に示すように、ワード線WL_n_1の電位をHとする。また、第1電源供給線XL1_nの電位を0Vとする。第n行第m列のセルには、ワード線WL_n_1と接続するトランジスタを有するメモリセルがあるため、このトランジスタがオンとなり、容量素子に蓄積されていた電荷が放出されてサブビット線SBL_n_mの電位が変動する。ここでは容量素子の電位が1Vであったため、容量素子の容量とサブビット線等の容量の比率からサブビット線SBL_n_mの電位は0.6Vとなる。その結果、読み出しトランジスタRTr_n_m1の抵抗が低下し、主ビット線MBL_m1の電位が急低下する。一方、第n行第m1列のセルには、ワード線WL_n_1と接続するトランジスタを有するメモリセルがないためサブビット線SBL_n_m1の電位は変動せず、1Vのままである。また、主ビット線MBL_mの電位は0.5Vのままである。その後、ワード線WL_n_1の電位をLとする。サブビット線SBL_n_mの電位が安定するまでの時間はワード線WL_n_1と接続するトランジスタのオン抵抗とサブビット線SBL_n_mの容量の積に比例する。サブビット線の容量は、従来のDRAMのビット線の容量の数百分の1以下の1fF以下にできる。そのため、トランジスタのオン抵抗が従来のDRAMで一般に用いられている珪素を用いたトランジスタの数百倍であっても従来のDRAMと同程度の時間で済む。サブビット線SBL_n_mの容量をより小さくできれば、より短時間で安定できる。例えば、オン抵抗が珪素を用いたトランジスタの数十乃至数百倍すなわち、電界効果移動度が数十乃至数百分の1である酸化物半導体を用いたトランジスタであっても、従来のDRAMと同程度あるいはより高速での読み出しが可能となる。そして、図10の期間T3に示すように、選択線SL_nの電位をHとし、第2電源供給線XL2_nの電位を0Vとする。また、フリップフロップ回路FF_m/m1の高電位電源の電位を1Vに、低電位電源の電位を0Vにする。なお、図10に示すように、選択線SL_nの電位は、期間T1や期間T2の一部以外はHとすることが望ましい。フリップフロップ回路FF_m/m1は、主ビット線MBL_mとMBL_m1の電位差を増幅する。すなわち、主ビット線MBL_mの電位が0.5Vであるのに対し、主ビット線MBL_m1の電位はほとんど0Vであるため、フリップフロップ回路FF_m/m1は、主ビット線MBL_mの電位を1Vに、主ビット線MBL_m1の電位を0Vとする。このとき、第1電源供給線XL1_n、第2電源供給線XL2_nの電位がともに0Vであると、読み出しトランジスタRTrのソースドレイン間の導通を防止できる。ここでは、選択トランジスタSTrがオンとなっているため、サブビット線SBLの電位は主ビット線MBLの電位と等しくなるが、そのとき読み出しトランジスタのゲートとドレインの電位が互いに逆位相すなわち、0Vと1Vあるいは1Vと0Vとなるためである。データを読み出す場合にはこの時点のデータ入出力端子DATA_mの電位を観測すればよい。なお、データ入出力端子DATA_m1にはDATA_mの電位とは逆位相の電位が観測される。すなわち、データ入出力端子DATA_mの電位が1Vであれば、データ入出力端子DATA_m1の電位は0Vとなり、データ入出力端子DATA_mの電位が0Vであれば、データ入出力端子DATA_m1の電位は1Vとなる。そして、図10の期間T4に示すように、フリップフロップ回路FF_m/m1の高電位の電源電位VHおよび低電位の電源電位VLをともに0.5Vにするとともに、ワード線WL_n_1の電位をHとする。この結果、ワード線WL_n_1にトランジスタが接続するメモリセルこの場合は、第n行第m列のセルの中のメモリセルの容量素子がサブビット線SBLの電位で充電される。この場合は、当初書き込まれていたデータと同じデータ1が書き込まれるのであるが、データを書き換えるのであれば、データ入出力端子DATA_mの電位を書き込むデータに応じたものとすればよい。また、その際には、データ入出力端子DATA_m1の電位を逆位相のものとすると、読み出しトランジスタRTrのソースドレイン間の導通を防止できる。以上の例では、メモリセルの容量素子の電位を1Vとしたが、容量素子の電位が当初0Vであった場合データ0が記録されていた場合も同様にできる図10中の点線を参照。その際、上記の期間T2では、サブビット線SBL_n_mの電位は0.4Vとなり、読み出しトランジスタRTr_n_m1の抵抗はデータ1の場合の100倍であるため、主ビット線MBL_m1の電位は、当初の1Vからほとんど低下しない。すなわち、主ビット線MBL_mの電位0.5Vの方が主ビット線MBL_m1の電位1V弱より低い。このため、期間T3において、フリップフロップ回路FF_m/m1を作動させると、主ビット線MBL_mの電位は0Vに、主ビット線MBL_m1の電位は1Vになる。本実施の形態の半導体メモリ装置では、書き込みや読み出しの際に、メモリセルのトランジスタのオン抵抗あるいは電界効果移動度の大小はさほど問題とならず、例えば、酸化物半導体のように移動度が、珪素半導体の数十分の1乃至数百分の1である半導体材料を用いてもよい。それは、以下のように説明できる。従来のDRAMでは、書き込みに要する時間は、A1主ビット線の容量と主ビット線の抵抗の積と、A2メモリセルの容量素子の容量とメモリセルのトランジスタのオン抵抗の積の和A1A2に比例する。なお、一般にA2はA1と同等以上10倍以下である。一方、本実施の形態では、書き込みに要する時間は、B1主ビット線の容量と主ビット線の抵抗の積と、B2サブビット線の容量と選択トランジスタのオン抵抗の積と、B3メモリセルの容量素子の容量とメモリセルのトランジスタのオン抵抗の積の和B1B2B3に比例する。これらを比較すると、A1とB1は同等とみなせる。また、A2とB2を比較した場合、いずれも珪素半導体を用いたトランジスタを使用するのであれば、トランジスタのオン抵抗は同等である。一方、従来のDRAMの容量素子の容量が10fF以上であるのに対し、本実施の形態でのサブビット線の容量は1fF以下、好ましくは0.1fF以下とできるので、B2はA2の十分の1、好ましくは百分の1以下とできる。さらに、B3に関しては、例えば、酸化物半導体のオン抵抗を珪素半導体のものより100倍大きいとしても、容量素子の容量を、従来のDRAMの容量素子の容量の百分の1以下の0.1fF以下とすれば、B3はA2と同等、あるいはそれ以下である。以上の議論から明らかなように、容量が十分に小さなサブビット線を用い、かつ、容量素子の容量も十分に小さくすることにより、オン抵抗が極めて大きな電界効果移動度の極めて小さいトランジスタを用いても、従来のDRAMと遜色の無い書き込み速度を実現できる。読み出しも同様な議論から、従来のDRAMと同程度の速度でおこなえる。バンドギャップの大きな酸化物半導体を用いた場合にはリフレッシュが実質的に不要であるので消費電力を低減できる効果があるものの、従来のDRAMのメモリセルのトランジスタに使用しただけでは、動作速度が著しく低下するため、実用的ではない。しかしながら、本実施の形態で示したように、容量が十分に小さなサブビット線を用い、かつ、容量素子の容量も十分に小さくすることにより、従来のDRAMと遜色の無い動作速度を実現でき、かつ、リフレッシュが実質的に不要な新規な半導体メモリ装置を実現できる。ところで、本実施の形態の半導体メモリ装置では、サブビット線の容量も極めて小さいため、その電位はノイズの影響を受けやすくなる。そのため、サブビット線をゲートとする読み出しトランジスタの導通状態もノイズの影響を受けることとなる。しかしながら、そのようなノイズの影響はより容量の大きい主ビット線および他のサブビット線に電荷を蓄積する過程で平準化されるため、結果的にはノイズの影響を抑制できる。実施の形態5本実施の形態では、図11に示す半導体メモリ装置およびその動作の例について説明する。図11に示す半導体メモリ装置は、図9に示す半導体メモリ装置のドライバー回路をより簡単にしたものである。図11には半導体メモリ装置の第n行第m列のセルと第n行第m1列のセルと、第m列および第m1列のドライバー回路の一部を示す。ここで、mは奇数とする。本実施の形態の半導体メモリ装置のセルは、図9に示す半導体メモリ装置のセルと同様に選択トランジスタSTrと読み出しトランジスタRTrと複数のメモリセルとサブビット線SBLとを有する。図9に示す半導体メモリ装置のセルとの違いは、読み出しトランジスタRTrのソースが、偶数列奇数列とも同じ電源供給線すなわち、第1電源供給線XL1_nに接続されることである。また、ドライバー回路は、少なくとも第1の列トランジスタCTr1_mおよびCTr1_m1とフリップフロップ回路FF_m/m1とを有する。第1の列トランジスタCTr1_mのゲートおよびCTr1_m1のゲートはともに第1の列ドライバー線RL1に接続し、第1の列トランジスタCTr1_mのドレインおよびCTr1_m1のドレインは、それぞれ主ビット線MBL_mおよび主ビット線MBL_m1に接続し、第1の列トランジスタCTr1_mのソースおよびCTr1_m1のソースは、ともに0.5Vに保持されている。すなわち、第1の列ドライバー線RL1の電位をHとすれば、主ビット線MBL_mおよび主ビット線MBL_m1の電位は、いずれも0.5Vとなる。フリップフロップ回路FF_m/m1と主ビット線MBL_mおよびMBL_m1の接続は図9に示す半導体メモリ装置のものと同じである。図13には、図11に示す半導体メモリ装置のセルの主要な層のレイアウト例を示す。なお、図13の線分A-Bの断面は、図6および図7のA-Bに相当する。したがって、詳細は図6及び図7とそれらに関連する記述を参照すればよい。図13Aは、不純物領域103d等やゲート104a乃至104cや、それらに接続するように設けられる第1コンタクトプラグ106a等の配置を示す。図の上下の方向はワード線の方向である。ゲート104aは選択線SL_nであり、ゲート104bは読み出しトランジスタRTr_n_mのゲートである。また、ゲート104cは、隣接するセルの読み出しトランジスタのゲートである。図13Aに示すように、ゲート104bと104cが、ワード線の方向に重ならないように配置することで、セルとセルの間隔を狭めることができるので高集積化に好ましい。図13Bは、その上に形成される第1層配線108a乃至108fとそれらに接続するように設けられる第2コンタクトプラグ110d等の配置を示す。第1層配線108cは読み出しトランジスタのソースに電位を供給する第1電源供給線XL1_nである。また、第1層配線108eはサブビット線SBL_n_mの一部で、隣接するセルの読み出しトランジスタのゲートと接続し、第1層配線108dは隣接するセルのサブビット線の一部で、読み出しトランジスタRTr_n_mのゲートと接続する。図13Cは、第2層配線112a乃至112gの配置を示す。このうち第2層配線112cと112eはメモリセルの容量素子の対向電極として機能する。図13Dは酸化物半導体層114aおよび114bの配置を示す。図13Eはワード線116a乃至116dと、第3コンタクトプラグ118a等の配置を示す。このような構成の半導体メモリ装置の読み出し方法について図12を用いて説明する。ここでは、第n行第m列のセルのワード線WL_n_1に接続するトランジスタを有するメモリセルにデータ1が記録されていたとする。また、各メモリセルの容量素子の容量はサブビット線SBLの寄生容量および読み出しトランジスタRTrの容量ゲート容量と寄生容量を含むの和の1/4であるとする。さらに、読み出しトランジスタRTrをNチャネル型とし、そのしきい値を0.5Vとし、ゲートの電位が0.5Vのときは0.4Vのときの10倍の電流がソースドレイン間に流れすなわち、ソースドレイン間の抵抗が1/10である、ゲートの電位が0.6Vのときは0.5Vのときの10倍の電流がソースドレイン間に流れるものとする。まず、図12の期間T1に示すように、第1の列ドライバー線RL1と選択線SL_nの電位をHとし、第1の列トランジスタCTr1_mおよびCTr1_m1、選択トランジスタSTr_n_mおよびSTr_n_m1をオンとする。その結果、主ビット線MBL_mおよびMBL_m1、サブビット線SBL_n_mおよびSBL_n_m1の電位は0.5Vとなる。また、第1電源供給線XL1_nの電位を0.5Vとする。これは読み出しトランジスタRTrのソースドレイン間の導通を防止するためである。読み出しトランジスタRTr_n_m、RTr_n_m1のゲート、ソース、ドレインとも電位は0.5Vであるので、ソースドレイン間に電流は流れない。なお、フリップフロップ回路FF_m/m1の電源電位は、高電位の電源電位VH、低電位の電源電位VLとも0.5Vとして動作しない状態としておく。その後、第1の列ドライバー線RL1と選択線SL_nの電位をLとし、第1の列トランジスタCTr1_mおよびCTr1_m1、選択トランジスタSTr_n_mおよびSTr_n_m1をオフとする。次に、図12の期間T2に示すように、ワード線WL_n_1の電位をHとする。また、第1電源供給線XL1_nの電位を0Vとする。第n行第m列のセルには、ワード線WL_n_1と接続するトランジスタを有するメモリセルがあるため、このトランジスタがオンとなり、容量素子に蓄積されていた電荷が放出されてサブビット線SBL_n_mの電位が変動する。ここではサブビット線SBL_n_mの電位は0.6Vとなる。その後、ワード線WL_n_1の電位をLとする。その結果、読み出しトランジスタRTr_n_m1の抵抗が低下し、主ビット線MBL_m1の電位が0Vに向けて急低下する。一方、第n行第m1列のセルには、ワード線WL_n_1と接続するトランジスタを有するメモリセルがないためサブビット線SBL_n_m1の電位は変動せず、0.5Vのままである。読み出しトランジスタRTr_n_mの抵抗は、読み出しトランジスタRTr_n_m1の抵抗の10倍であるので、主ビット線MBL_mの電位の低下は、主ビット線MBL_m1に比べると緩慢である。そして、図12の期間T3に示すように、選択線SL_nの電位をHとし、フリップフロップ回路FF_m/m1の高電位電源の電位を1Vに、低電位電源の電位を0Vにする。フリップフロップ回路FF_m/m1は、主ビット線MBL_mとMBL_m1の電位差を増幅する。すなわち、主ビット線MBL_mの電位より主ビット線MBL_m1の電位が高いため、フリップフロップ回路FF_m/m1は、主ビット線MBL_mの電位を1Vに、主ビット線MBL_m1の電位を0Vとする。このとき、第1電源供給線XL1_nの電位が0Vであると、読み出しトランジスタRTrのソースドレイン間の導通を防止できる。データを読み出す場合にはこの時点のデータ入出力端子DATA_mの電位を観測すればよい。そして、図12の期間T4に示すように、フリップフロップ回路FF_m/m1の高電位の電源電位VHおよび低電位の電源電位VLをともに0.5Vにするとともに、ワード線WL_n_1の電位をHとする。この結果、ワード線WL_n_1にトランジスタが接続するメモリセルこの場合は、第n行第m列のセルの中のメモリセルの容量素子がサブビット線SBLの電位で充電される。この場合は、当初書き込まれていたデータと同じデータ1が書き込まれるのであるが、データを書き換えるのであれば、データ入出力端子DATA_mの電位を書き込むデータに応じたものとすればよい。また、その際には、データ入出力端子DATA_m1の電位を逆位相のものとすると、読み出しトランジスタRTrのソースドレイン間の導通を防止できる。以上の例では、メモリセルにデータ1が記録されていたが、データ0が記録されていた場合も同様に読み出し書き込みができる図12中の点線を参照。その際、上記の期間T2では、サブビット線SBL_n_mの電位は0.4Vとなり、読み出しトランジスタRTr_n_m1の抵抗はデータ1の場合の100倍であるため、主ビット線MBL_m1の電位は、当初の0.5Vからほとんど低下しない。一方、上記のデータ1の場合と同様にサブビット線SBL_n_m1の電位は0.5Vであり、主ビット線MBL_m1の電位は、上記のデータ1の場合と同様に低下する。すなわち、主ビット線MBL_mの電位の方が主ビット線MBL_m1の電位より低い。このため、期間T3において、フリップフロップ回路FF_m/m1を作動させると、主ビット線MBL_mの電位は0Vに、主ビット線MBL_m1の電位は1Vになる。本実施の形態の半導体メモリ装置は、読み出しトランジスタの導通状態のRTr_n_mとRTr_n_m1の差を判別して、データの読み出しをおこなうため、図9に示す半導体メモリ装置に比べると安定性が劣る。例えば、期間T2の長さを的確に設定する必要がある。短すぎるとデータ0を読み出す際に、また、長すぎるとデータ1を読み出す際に、主ビット線MBL_mとMBL_m1の間の電位の差が小さくなり、エラーを発生しやすくなる。また、主ビット線MBL_mとMBL_m1の間の電位の差は、上記の例では0.1V乃至0.3V程度であるので、フリップフロップ回路で増幅する際に時間を要する。しかしながら、ドライバー回路の構造が簡単であり、読み出しトランジスタのソースに接続する配線を一種類第1電源供給線XL1とできるため、集積化が容易である。