"ダイスダイス1をテストするための、及び/又は、ダイスダイス1が積層されるとき、ダイスダイス1と隣接ダイスダイス2との間の相互接続をテストするための、テスト回路を含むダイスダイス1において、前記テスト回路は、テスト刺激を受信するための第1のインプットポート35TDI及びテストレスポンスを送信するための第1のアウトプットポート35TDOであって、前記第1のインプットポート及び前記第1のアウトプットポートは前記ダイスダイス1の同じ面に位置し、前記第1のインプットポートと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第1のインプットポート及び第1のアウトプットポートと、別のダイスダイス2に向けてテスト刺激を送信するための少なくとも一つの第2のアウトプットポート、及び、別のダイスダイス2からテストレスポンスを受信するための少なくとも一つの第2のインプットポートであって、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第2のインプットポート及び第2のアウトプットポートとを含むダイス。前記第1のインプットポートと前記第1のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードと、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードとの間を、スイッチする複数のスイッチを、更に含む請求項1に記載のダイス。テストレスポンスが、前記第1のアウトプットの一つに向かって、前記第1のインプットの一つと、前記少なくとも一つの第2のインプットポートの一つとのいずれかから、送信されるかどうかを決定する、命令をロードして格納する命令レジスタを、更に含む請求項1又は2に記載のダイス。前記第1のインプットポートと前記少なくとも一つの第2のアウトプットポートとの間における前記データタシグナルパス内の少なくとも一つの登録エレメントと、前記少なくとも一つの第2のインプットポートと前記第1のアウトプットポートとの間における前記データタシグナルパス内の少なくとも一つの登録エレメントとを、更に含む請求項1乃至3のうちのいずれか一に記載のダイス。プレボンドダイステスティングを促進するための、少なくとも一つの更なるインプットポート及び/又は少なくとも一つの更なるアウトプットポートであって、前記第1のインプットポートと前記第1のアウトプットポートとの間における前記データタシグナルパス、及び/又は、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間における前記データタシグナルパス、及び/又は、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間における前記データタシグナルパスに、接続する、少なくとも一つの更なるインプットポート及び/又は少なくとも一つの更なるアウトプットポートを、更に含む請求項1乃至4のうちのいずれか一に記載のダイス。前記ダイスがプレボンド構成内にあるのか若しくはポストボンド構成にあるのか、を自動的に判別する検知回路を、更に含む請求項5に記載のダイス。前記少なくとも一つの第1のインプットポートと前記少なくとも一つの更なるインプットポートとの間を選択するコントロールシグナルを生成するように、前記検知回路が調整されている請求項6に記載のダイス。別のダイスに向けてテスト刺激を送信するための少なくとも二つの第2のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも二つの第2のインプットポートであって、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第2のアウトプットポート及び第2のインプットポートとを含む請求項1乃至5のうちのいずれか一に記載のダイス。請求項1乃至8のうちのいずれかに記載の少なくとも一つのダイスを含むスタック。第1のダイスの第2のアウトプットポートが第2のダイスの第1のインプットポートに接続され、前記第2のダイスの第1のアウトプットポートが前記第1のダイスの第2のインプットポートに接続される請求項9に記載のスタック。少なくとも一つのダイスが、外部インプット/アウトプットポートを含む請求項9又は10に記載のスタック。異なるダイスに関連する複数の命令レジスタがレジスタチェーン内に連結される請求項9乃至11のうちのいずれか一に記載のスタック。スタック内のダイスの少なくとも一つが、少なくとも一つのコアレベル命令レジスタの設けられた少なくとも一つの埋め込み式コアを含み、ダイスレベル命令レジスタ命令がコアレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、前記レジスタチェーンが調整されている請求項12に記載のスタック。スタック内のダイスの少なくとも一つは、少なくとも一つの他のダイスがその上にスタックされ、ダイスレベル命令レジスタ命令が前記少なくとも一つの他のダイスのダイスレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、前記レジスタチェーンが調整されている請求項12又は13に記載のスタック。底部ダイスと、前記底部ダイスの頂部上にスタックされた少なくとも一つのダイスとを含む、ダイスのスタックをテストする方法において、テストシグナルを前記底部ダイスに加えるステップと、前記底部ダイスをテストすべきかどうか、前記底部ダイスの頂部上にスタックされた前記少なくとも一つのダイスのうちの一つをテストすべきかどうか、又は、前記スタック内のダイス間の相互接続をテストすべきかどうか、決定するステップと、前記決定するステップに拠って、前記底部ダイス内部の、若しくは、前記底部ダイスと隣接ダイスとの間の相互接続を介する、データシグナルパスに亘って前記テストシグナルをルート付けするステップと、前記底部ダイスにて前記スタックからテストレスポンスを受信するステップとを含む方法。テスト可能ダイスを設計するための方法において、前記ダイスのソフトウエア表示を受信するステップと、テスト刺激を受信する第1のインプットポートとテストレスポンスを送信する第1のアウトプットポートであって、前記ダイスの同じ面に配置される第1のインプットポートと第1のアウトプットポートを追加することにより、前記第1のインプットポートと前記第1のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、別のダイスに向けてテスト刺激を送信するための少なくとも一つの第2のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも一つの第2のインプットポートを追加することにより、及び、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つの間にて前記ダイス内部にデータシグナルパスを設け、更に前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、前記ソフトウエア表示を修正するステップとを含む方法。プロセッサにより請求項16又は17に記載の方法を実行するコンピュータプログラム。3D積層ICのための良好なテストアーキテクチャ、及び、3D積層ICをテストするための方法を提示することが、本発明の実施形態の目的である。上記目的は、本発明の実施形態に係る装置及び方法により完遂される。第1の形態では、本発明は、ダイスをテストするための、及び/又は、ダイスが積層されるとき、ダイスと隣接ダイスとの間の相互接続をテストするための、テスト回路を含むダイスを提供する。それら相互接続は、例えば、TSVsであればよいが、本発明はそれらに限定されない。それは、例えば、ワイヤ本ディングなどの他の相互接続技術により得られる他の相互接続であってもよい。テスト回路は、テスト刺激を受信するための第1のインプットポート及びテストレスポンスを送信するための第1のアウトプットポートであって、前記第1のインプットポート及び前記第1のアウトプットポートは前記ダイスの同じ面本発明に関しては、面は、ダイスの主要な表面として、即ち、多くの場合底面若しくは頂面として定義される。に位置し、前記第1のインプットポートと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第1のインプットポート及び第1のアウトプットポートと、別のダイスに向けてテスト刺激を送信するための少なくとも一つの第2のアウトプットポート、及び、別のダイスからテストレスポンスを受信するための少なくとも一つの第2のインプットポートであって、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第2のインプットポート及び第2のアウトプットポートとを含む。本発明の実施形態に係るダイスは、前記第1のインプットポートと前記第1のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードと、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードとの間を、スイッチする複数のスイッチを、更に含んでもよい。スイッチの数は、参照下のダイス頂部上に予め配置されるダイスの数に依存し得る。本発明の実施形態により構築されるテストアクセスパスに亘って、刺激がダイス内に注入される。続いて、テスティングが発生する。ダイスはテストアクセスモードからテストモードへスイッチされる。注入される刺激は、ダイスをテストするために用いられ、テストレスポンスが生成される。続いて、ダイスは再び、テストモードからテストアクセスモードへスイッチし、生成されたレスポンスが送信され、同時に新たなテスト刺激がダイス内に注入される。モードの観点から、ダイスはイン状態と成りうるのであり、このことは、ダイスがターン若しくはエレベータモードとなり得ることを意味する。ターンモードでは、考慮下のダイスからのレスポンスは下方に送信される。エレベータモードでは、スタック内のより高いダイスからのレスポンスは下方に送信される。更に、ダイスはインテスト、エクステスト若しくはバイパスモードであってもよい。インテスト及びエクステストモードでは、ダイス内に注入される刺激は目的をテストするために実際に用いられる。バイパスモードでは、刺激は、別のダイスに向けてのトランスポーテーションのためにのみダイスに注入される。本発明の実施形態に係るダイスは、テストレスポンスが、前記第1のアウトプットの一つに向かって、前記第1のインプットと、前記少なくとも一つの第2のインプットポートの一つとのいずれかから、送信されるかどうかを決定する、命令をロードして格納する命令レジスタを、更に含み得る。命令レジスタは、それが固定されたアドレスには反応しないが、命令レジスタチェーン内の場所に反応するように、為され得る。従って、そのような命令レジスタを伴うダイスは、スタック内部のどの位置に配置されてもよく、固定された位置に対して運命付けされる必要は無い。本発明の実施形態に係るダイスは、前記第1のインプットポートと前記少なくとも一つの第2のアウトプットポートとの間における前記データタシグナルパス内の少なくとも一つの登録エレメント、例えば、フリップ-フロップ、レジスタ、ラッチと、前記少なくとも一つの第2のインプットポートと前記第1のアウトプットポートとの間における前記データタシグナルパス内の少なくとも一つの登録エレメント、例えば、フリップ-フロップ、レジスタ、ラッチとを、更に含んでもよい。これらの登録エレメントは、別のダイスへのシグナルの伝播の間に発生する緩みを修繕するのに用いられ得る。登録エレメントを設けることにより、本発明の実施形態に係るダイスは、不確定数のスタック段階に対して稼働するように調整され得る。本発明の実施形態に係るダイスは、少なくとも一つの更なるインプットポート及び/又は少なくとも一つの更なるアウトプットポートであって、前記第1のインプットポートと前記第1のアウトプットポートとの間における前記データタシグナルパス、及び/又は、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間における前記データタシグナルパス、及び/又は、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間における前記データタシグナルパスに、接続する、少なくとも一つの更なるインプットポート及び/又は少なくとも一つの更なるアウトプットポートを、更に含む。これらの更なるインプットポート若しくはアウトプットポートは、プレボンドダイステスティングを促進するために調整された専用プローブパッドである。本発明の実施形態に係るダイスは、前記ダイスがプレボンド構成内にあるのか若しくはポストボンド構成にあるのか、を自動的に判別する検知回路を、更に含んでもよい。前記第1のインプットポートと前記少なくとも一つの更なるインプットポートとの間を選択するコントロールシグナルを生成するように、前記検知回路が調整されているのが好ましい。本発明の実施形態に係るダイス内では、前記第1のインプットポートと前記第1のアウトプットポートとの間のデータシグナルパスは、シングルビット幅の、即ちシリアルの、パス、及び、マルチビット幅の、即ちパラレルの、パスを含む。本発明の実施形態に係るダイスは、テストデータをロードし格納するための、テスト用設計構造を、更に含み得る。テスト用設計構造は、データレジスタのセット、例えば、内部スキャンレジスタ、バウンダリスキャンレジスタ、バイパスレジスタ、ユーザ定義レジスタを含み得る。本発明の実施形態に係るダイス内では、前記少なくとも一つの第2のインプットポート及び前記少なくとも一つの第2のアウトプットポートは、第1のインプット及びアウトプットポートの面に関して対向するダイスの面に物理的に配置され得る。本発明の実施形態に係るダイスは、少なくとも一つのコアレベル命令レジスタの設けられた、少なくとも一つの埋め込み式コア、但しこれに限定されず例えば、IEEE標準1500準拠コアと、レジスタチェーン内に連結される、ダイスと関連する複数の命令レジスタとを含み、レジスタチェーンは、ダイスレベル命令レジスタ命令がコアレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、調整されている。本発明の実施形態は、準拠ダイスがスタック内に接合されると、1イントラダイ回路及び2インターダイス相互接続のテストのためのテストコントロール及びテストデータシグナルのトランスポーテーションを可能にする、スタックレベルテストアーキテクチャを設けるダイスレベルストラクチャを提供する。本発明の実施形態によると、それらテストは、プレスタック状況で及び/又はポストスタック状況で実行され得る。本発明の実施形態においてはポストスタック状況のテスティングは、部分的な及び/又は完全なスタックで実行され得る。本発明の実施形態によると、テスティングは、プレパッキング及び/又はポストパッキング状況で実行され得る。第1の形態の特定の実施形態では、スルー基板ビアTSVにより相互接続される複数の階層ダイスをテストするためのテストアーキテクチャが示される。テストアーキテクチャは、テストのシーケンスを実行するために構成されたテストアクセスメカニズムを含む。テストのシーケンスは、ダイス間の相互接続をテストするために、及び/又は、完全なスタック内でテストをするために、複数の積層ダイスのうちの、個々のダイス若しくは幾つかのダイスをテストするためのテストを含む。テストは、ボンディング前若しくは後に実行され得る。テストアーキテクチャは、複数のテストラッパユニットを更に含み、個々のテストラッパユニットはダイスの一つに関連し、専用プローブパッドを含む。テストアーキテクチャは、テストのシーケンスをロードし格納するように構成された複数の命令レジスタを含む。複数の命令レジスタの少なくとも一つは、個々のテストラッパユニットに関連する。複数の命令レジスタは、レジスタチェーン内に連結され得る。ラッパユニットはダイスのバウンダリに位置し、ダイス、ダイス間の相互接続、及び完全なスタックをテストする経路を提供する。それは、以下の特徴を伴う、ダイスレベルラッパを付加する。1プレボンドダイステスティングを促進するための、非底部ダイス上の専用プローブパッド、2ポストボンドスタックテスティングの間にテストコントロール及びデータシグナルを上下にトランスポートするテストエレベータ、3階層ラッパ命令レジスタWIRチェーン。ラッパユニットは、テストインタフェースシグナル、命令レジスタ、及び、データレジスタのセットを含む。命令レジスタは、ラッパユニットの動作をコントロールするテスト命令をロードするテストインタフェースシグナルによりアクセスされるレジスタであり、特に、命令は、データレジスタの選択をコントロールし、選択されたデータレジスタの動作のモードをコントロールする。選択されたデータレジスタは、テストデータをラッパユニット内に及びラッパユニットからシフトするテストインタフェースにより、アクセスされ得る。データレジスタのセットは、例えば、ダイス回路をテストするための内部スキャンレジスタ、テストの間にダイスのインプット及びアウトプットをコントロールするためのバウンダリレジスタ、及び、ラッパユニットをバイパスするためのバイパスを、含み得る。他のどんなユーザ定義のデータレジスタが、ラッパユニットのデータレジスタのセットに含まれてもよい。本発明の実施形態に係るテストアーキテクチャは、テスト用設計DfTの更なるエリアコスト、テスト生成エフォート、及びテスト長の間の、トレードオフを提供する。基板エリア、例えば、シリコンエリアは、現存のイントラダイスDfT基盤、即ち、内部スキャンチェーン、テストコントロール、テストデータ圧縮回路、ビルトインセルフテストなどを再利用することにより、最小化され得る。テストアクセスアーキテクチャは、テスト長を最小化する柔軟性のあるテストスケジュールを可能にする。テストアクセスアーキテクチャ自身は、テスト可能である。ローカルダイス及び埋め込み式IPコア内部の現存のDfTの正確な機能に依存すること無く、このことは為され得る。特定の実施形態に係るテストアクセスアーキテクチャは、専用プローブパッドを含む。従って、非底部ダイスに対しても、プレボンドテスティングが可能である。テストのシーケンスは、選択されたテストの第1のセットを含む。テストアクセスアーキテクチャは、専用のUターンタイプテストを含む。ポストボンドスタックテストに対しては、テストアクセスは底部ダイスを介してのみ可能である。このことは、テストコントロール及びテストデータのためのシグナルが排他的に、底部ダイスから到来し及び底部ダイスへ出て行く、ということを意味する。テストのシーケンスは、選択されたテストの第2のセット、エレベータテストを含む。テストのこれらのセットにより、スタック内でより高く到達するために、TSVsを含みテストエレベータとして言及される新しいタイプのDfTハードウエアを介して上下にトランスポートされ得る。全てのラッパ、TAMs、及びそれらのコントロールシグナル伝達パスは、全て、スタックにおける、そのダイスだけでなく、それより上のダイスのために、ダイスで予め設計される必要がある。従って、全ての段階に対して、DfTは、予め定義されたテストアクセスアーキテクチャに付着して設計され、若しくは修正され得る。一つの形態では、テストアクセスアーキテクチャは、不確定数のスタック段階に対して機能するという意味において、拡張性がある。第2の形態では、本発明は、本発明の第1の形態の実施形態に係る少なくとも一つのダイスを包含するスタックを包む。従って、本発明の実施形態に係るスタックは、ボンディングの前及び後の両方でテストを実行するように調整されたテストアーキテクチャを伴う少なくとも一つのダイスを含む。本発明の実施形態に係るスタックでは、第1のダイスの第2のアウトプットポートが第2のダイスの第1のインプットポートに接続され、前記第2のダイスの第1のアウトプットポートが前記第1のダイスの第2のインプットポートに接続される。本発明の実施形態に係るスタックでは、少なくとも一つのダイスが、外部インプット/アウトプットポートを含んでもよい。外部インプット/アウトプットポートを含む前記少なくとも一つのダイスは、スタックの先端にて配置され得る。本発明の実施形態に係るスタックでは、異なるダイスに関連する複数の命令レジスタがレジスタチェーン内に連結され得る。命令レジスタは、固定されたアドレスにではなく、命令レジスタチェーン内の場所に、反応するように為され得る。従って、その命令レジスタを伴うダイスは、スタック内部のどの位置に配置されてもよく、固定された位置に対して運命付けされるものではなる。スタック内のダイスの少なくとも一つが、少なくとも一つのコアレベル命令レジスタの設けられた少なくとも一つの埋め込み式コア、例えば、IEEE準拠コアを含んでもよい。スタック内のダイスの少なくとも一つは、その上にスタックされた少なくとも一つの他のダイスを含んでもよい。前記レジスタチェーンは、ダイスレベル命令レジスタ命令が前記少なくとも一つの他のダイスのダイスレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、調整されている階層命令レジスタチェーンであればよい。更なる形態では、本発明は、ダイスのスタックをテストする方法であって、前記方法は、ダイスの第1の面にて、テストシグナルをスタックのダイスに加えるステップと、前記ダイスと隣接ダイスとの間の相互接続を介して、前記テストシグナルをルート付けするステップと、及び、前記第1の面にて前記ダイスからテストレスポンスを受信するステップとを含む方法を提供する。本発明の実施形態に係る方法は、プレボンドダイステスト及び/又はポストボンドスタックテストを含む複数のテストを実行するステップを含んでもよい。本発明の特定の実施形態では、スルー基板ビアTSVにより相互接続される複数の積層ダイスをテストするための方法が示される。前記方法は、3D-SIC内でテストのシーケンスを実行するステップを含み、スタックは複数のテストラッパユニットを含み、個々のテストラッパユニットはダイスの一つと関連する。前記方法は、ダイス/スタック/相互接続のテスティングを実装するテストモードで、テストロジックを動作するステップを含む。3D-SICテストフロー、即ちテストのシーケンスは、1プレボンドダイステスト、及び2ポストボンドスタックテストを含む。プレボンドダイステストは、ウエファテストである。ポストボンドスタックテストは、非パッケージスタック及びパッケージスタックの両方上で遂行され得る。スタックのテストは、種々のダイスの再テスト、及び、ダイス間のTSVベースの相互接続のテストから構成され得る。本発明の実施形態に係る3D-SICテストアクセスアーキテクチャは、全てのこれらのテストをサポートする。非パッケージスタックをテストするとき、完全なスタックをテストすることが可能であるだけでなく、部分的なスタックをテストすることが可能である。更に、3D-SICがボード上に搭載されると、テストアクセスアーキテクチャは、外部相互接続テスティングをサポートする。テストフローはモジュラーテストを含む。モジュラーテストは、独立のテストユニットとして、種々のダイス及びTSVベースの相互接続層を考慮する。複雑なダイスは、多重の細粒テストモジュール、例えば、埋め込み式コア内で更に再分割してもよい。3D-SICのためのモジュラーテスティングは以下の利点を備える。1異種プロダクトの種々のモジュールのための異なるテスト。2ブラックボックスIPのテスト。3分割統治テスト生成及び利用。4テスト再利用。5テストフローのステップ毎にテストセットを最適化する際の柔軟性我々はモジュールをどのくらいの頻度で再テストするか。6一次の診断スタックのどのモジュールが不良を含むかテスト用のモジュールのバウンダリにおいて制御可能性及び観測可能性を提供するラッパユニット、及び、チップのプローブパッド若しくはピンからテスト用モジュールへ、及びその逆から逆へ、テストデータをトランスポートするテストアクセスメカニズムTAM内に実装される予め決定された/選択されたテストシグナルを、用いることによって、モジュラーテストは可能となる。3D-SICは、テスト可能なダイスを含む。例えば、これは、スキャンテストデジタルロジック、セルフテストに構築されたBIST埋め込み式メモリ、もしくはスキャンイネーブルアナログコアを含み得る。更に、ボードレベル相互接続テスティングに対して、全体のプロダクトは、その外部ピン上のIEEE1149.1準拠であり得る。テストの目的のための段階間の更なるTSVベースの相互接続が付加され得るそれら追加のTSVベースの相互接続は、相対的に手頃なものである。例えば、TSVsは10μmミニマムピッチで形成され得る。更に別の形態では、本発明は、テスト可能ダイスを設計するための方法を提供し、該方法は、前記ダイスのソフトウエア表示を受信するステップと、テスト刺激を受信する第1のインプットポートとテストレスポンスを送信する第1のアウトプットポートであって、前記ダイスの同じ面に配置される第1のインプットポートと第1のアウトプットポートを追加することにより、前記第1のインプットポートと前記第1のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、別のダイスに向けてテスト刺激を送信するための少なくとも一つの第2のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも一つの第2のインプットポートを追加することにより、及び、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つの間にて前記ダイス内部にデータシグナルパスを設け、更に前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、前記ソフトウエア表示を修正するステップとを含む。本発明の特定の及び好適な形態は、添付の独立の及び従属のクレーム内で設定される。従属請求項の特徴は、独立請求項の特徴及び他の従属請求項の特徴と、適宜、且つ、請求項に明白に設定されるに留まること無く、組み合わされ得る。本発明、及び先行技術を凌駕して達成された利点を要約する目的で、本発明の目的及び利点を上述した。もちろん、当然のことながら、全ての目的若しくは利点は本発明の特定の実施形態により達成されたものではない。よって、例えば、本明細書で開示し若しくは示唆される他の目的若しくは利点を必ずしも達成することなく、本明細書に示す利点若しくは複数の利点に到達する若しくは最適化するようにして、本発明が実施若しくは実行され得る、ということを、当業者は認識するものである。本発明について、特定の実施形態に関して図面を参照しつつ説明するが、本発明はそれらに限定されるものではない。記載した図面は模式的なものに過ぎず限定的なものではない。図面では、例示の目的のために、幾つかの要素のサイズは誇張されており、スケールに基づいては描かれていない。更に、明細書における第1、第2、第3等の用語は、類似の要素間で区別をするために用いられるのであり、順番若しくは時系列順を記載するのに用いられるものとは限らない。これら用語は適当な条件下では相互に交換可能であり、本発明の実施形態は、本明細書に記載の若しくは例示の順序以外の順序にて、動作可能である。更に、明細書における頂部、底部、上、下等の用語は、記載の目的のために用いられるのであり、相対的な位置を記載するのに用いられるものとは限らない。このように用いられる用語は適当な条件下では相互に交換可能であり、本明細書に記載の本発明の実施形態は、本明細書に記載の若しくは例示の方向以外の方向にて、動作可能である。含むという用語は、後に示すような意味に限定して解釈されるべきではない。他の要素若しくはステップを排除するものではない。記述の特徴、整数、ステップ、若しくは言及されるコンポーネントの存在を規定するように解釈される必要があるが、一つ又はそれ以上の他の特徴、整数、ステップ若しくはコンポーネント又はそれらのグループの存在又は追加を排除するものではない。よって、手段A及びBを含むデバイスという表現の範囲は、コンポーネントA及びBのみからなるデバイスに限定されるべきではない。本発明に関して、デバイスの最適の関連するコンポーネントがA及びBである、ということを意味する。新たなプロセス技術の発展によって、スルー基板ビアTSVにより相互接続される3次元積層IC3D-SICの創作が可能となっている。本発明の一つの実施形態は、プレボンドダイステスティング及びポストボンドスタックテスティングの両方を可能にする3D-SICのための、テストのためのデバイスDfTテストアクセスアーキテクチャに関連するものである。本発明の実施形態に係るDfTアーキテクチャは、全体のスタックが一つのモノリシックのエンティティとしてテストされるテストとは異なり、モジュラーテストアプローチに基づくものである。本発明の実施形態に係るモジュラーテストアプローチでは、種々のダイス、それらの埋め込み式のIPコア、ダイス間のTSVベースの相互接続、及び外部I/Oは、3D-SICテストフローの最適化を可能にするために、独立のユニットとしてテストされ得る。3D-SICのためのモジュラーテスティングは、以下のような利点を有する。1異種プロダクトの種々のモジュールのための異なるテスト。2ブラックボックスIPのテスト。3分割統治テスト生成及び利用。4テスト再利用。5テストフローのステップ毎にテストセットを最適化する際の柔軟性我々はモジュールをどのくらいの頻度で再テストするか。6一次の診断スタックのどのモジュールが不良を含むか。多数の会社が、単体の3D-SICの製造に貢献する可能性を考慮すると、後者は一層重要である。本発明の実施形態においては、テスト用のモジュールのバウンダリにおいて制御可能性及び観測可能性を提供するラッパユニットを含むDfTアーキテクチャによって、及び、チップのプローブパッド若しくはピンからテスト用モジュールへ、及びその逆から逆へ、テストデータをトランスポートするテストアクセスメカニズムTAMによって、モジュラーテストアプローチは可能となる。ラッパユニットは、スタック内の個別のダイスへのテストアクセスを提供するように調整されたテスト構造である。本発明の実施形態に係るアーキテクチャは、コア、ダイス及びプロダクトレベルにおける現存のDfTハードウエア上に構築し、それらを再利用し得るものである。このことは、基板の、例えば、シリコンの、エリアを最小化する。テストアクセスは、ラッパと称するテストストラクチャを介して個別のダイススタックに為される。ラッパは、ダイスのバウンダリにて存在し、ダイスをテストする途、ダイスと完全なスタックとの間の相互接続を与える。それはダイスレベルのラッパを付加し、一つ若しくはそれ以上の以下の特徴を付加するものである。1プレボンドダイステストを促進するための、非底部のダイス上の拡張性のある数の専用プローブパッド。2ポストボンドスタックテスティングの間に、テストコントロール及びデータシグナルをトランスポートするための、一つのダイスから別のダイスへの、ダイス近傍の、テストエレベータとも称される、シグナルパス。このテストエレベータは非頂部ダイス上で、より高いダイスに向かってのテストインタフェースのイメージのミラーリングを可能にする。3ダイスの一つの側部にてダイスに出入りするシグナルパスとのテストインタフェースを提供する、ダイス内部の、テストターンとも称する、シングルパス。4命令及びデータに対するシリアル1ビットテストアクセスメカニズム、並びに、選択により、高帯域幅データに対するパラレルnビットテストアクセスメカニズム。及び/又は、5階層ラッパ命令レジスタWIRチェーン。本発明の実施形態に係る3DDfTアーキテクチャは、図3の概念的概観図に示される。3DDfTアーキテクチャ30は、協働するダイスレベルのテストラッパ31のセット含み、スタック内で、個々のダイスであるダイス1、ダイス2、ダイス3に対して、1つのテストラッパ31がある。図3は、3つのダイスから成る例示のスタックを示す。しかしながら、これは本発明を限定するものではない。3つのダイス、ダイス1、ダイス2、ダイス3の機能I/Oは、ダイスの底部の中央に見られ得る。底部ダイスの底部の中央ではダイス1が外部I/Oピンである。ダイスは機能TSV33により相互接続されている。例示の実施形態では、ダイスであるダイス1、ダイス2、ダイス3の内部の個々のコアであるコア1.1、コア1.2、コア1.3、コア2.1、コア2.2、コア3は、従来の既存のテスト用設計インフラストラクチャ34が設けられる。全て底部ダイスのダイス1内に配置される、スタックの外部I/O32は、例示としてのみ、IEEE1149.1バウンダリスキャンによりラップされる。これにより、限定数の更なるピン35が要求されるが、そのうち2本TDI及びTDOが示される。更に、ダイスは、内部スキャンチェーンにより例示される現存のイントラダイスDfT、テストデータコンプレッションTDC、ビルトインセルフテストBIST、IEEE1500準拠のコアラッパ、及び/又はテストアクセスメカニズムTAMを有する。スタック内のダイス周りのテストラッパ31は、本発明の実施形態に係る3DDfTテストアーキテクチャの部分を形成する。ダイスレベルラッパ31の主たる特徴は、1テストデータを底部ダイス内の外部ピンにフィードし戻すように調整された、あらゆるダイス内のテストターン36、及び/又は、2スタックを介してテストシグナルを上下に伝播するように調整された、ダイス間のテストエレベータ37、である。本発明の実施形態に係るダイスレベルラッパ31の補助的で選択的な特徴は、3ラッパ命令及び低帯域幅データを受信し及び/又は送信するための、より高い帯域幅のテストデータを受信し及び/又は送信する拡張性のパラレルインタフェースにより選択的に補完される、シリアルインタフェース、4非底部のダイスのプレボンドダイステスティングを可能にするための、非底部ダイス上の、好ましくは全ての非底部ダイス上の、専用プローブパッドの拡張性のある数の専用プローブパッド38、及び/又は5個々のダイスのテストモードをコントロールするための、更には特定のダイス内部の埋め込み可能なコアをコントロールするために選択的に開発される、階層テストコントロールメカニズム、である。本発明の実施形態に係るアーキテクチャは、その設計パラメータが、コア、ダイス、及びスタックパラメータを変動するために最適化され得るという意味において、拡張可能である。現在までに公開された先行技術は、現存のDfT標準及びテストアクセスアーキテクチャがどのように利用され得るかを特定していなかった。アクセスメカニズムは、機能アクセス及び/又はテストアクセスを提供し得る。通常、これは、シグナルがコア若しくはダイスへ及びコア若しくはダイスから、いずれかが埋め込み式回路から、又はシステムチップの初期のインプット及びアウトプットから、伝播され得る、メカニズムである。テストアクセスメカニズムは、通常、コア若しくはダイス若しくはラッパへの又はコア若しくはダイス若しくはラッパからの、テストデータのデリバリを可能にするシステムオンチップSoC設計の特徴である。一つの実施形態では、3つのタイプの3D-SICが考慮されている。3段階のスタックのためのこの場合ではこれらのタイプの例が図4に示される。3つのタイプは、外界との接続ピンが異なる。a頂部ダイスからのワイヤボンド、b底部ダイスからのワイヤボンド、及びc底部ダイスからのフリップチップ接続である。4つのタイプ全ては、極致の段階頂部若しくは底部の一つの一面のみが外部接続の全てを保持する、という点で共通する。開示の残余では、単純化のためにのみ、外部接続の全ては底部ダイス内である、と仮定されている。この仮定は一般性を失うものではない。常時、頂部及び底部ダイスへの言及を交換できるからである。よって、本発明の実施形態においては、外部接続を含むスタック内のそのダイスが、底部ダイスと称される。一つの実施形態では、3D-SICのための提示のテストアクセスアーキテクチャは、ダイスレベルラッパに基づくものであり、テストラッパユニットと称される。例示として、このダイステストラッパユニットは、現存のDfT標準に基づき得るものであり、例えば、それは、IEEE1500若しくはIEEE1149.1の拡張バージョンであってもよい。本発明の実施形態に係るテストアーキテクチャは、複数のテストラッパユニットを含み、各々のテストラッパユニットはスタック内のダイスの一つと関連する。アクセス可能性の理由のために、テストラッパユニットは、ダイスのバウンダリにて存在してもよい。ダイスレベルテストラッパユニットは、スタック内の他のダイスに、一貫性のある外部インタフェースを提供し、ダイス内部では、現存の機能回路及び正規のイントラダイスDfTに接続する。アーキテクチャは、既存の機能相互接続に加えて、ダイス間の、限定された拡張性のある数の専用TSVベースの相互接続を利用し得る。本発明の実施形態はダイスを含み、該ダイスは、そのダイスをテストするための、及び/又は、ダイスが積層される際、そのダイスと近接のダイスとの間の相互接続をテストするための、テスト回路テストラッパユニットを含む。テスト回路は、テスト刺激を受信するための第1のインプットポートと、テストレスポンスを出力するための第1のアウトプットポートとを含み、該第1のインプットポート及び第1のアウトプットポートはダイスの同じ面に位置し、該第1のインプットポートと該第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがあり、更に、別のダイスに向かってテスト刺激を送信するための少なくとも一つの第2のアウトプットポートと、その別のダイスからテストレスポンスを入力するための少なくとも一つの第2のアウトプットポートがあり、該第1のインプットポートとその少なくとも一つの第2のアウトプットポートとの間にてダイス内部にはデータシグナルパスがあり、その少なくとも一つの第2のアウトプットポートと該第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある。IEEE標準1500は、SOC内の埋め込みコアのためのテストラッパを標準化する。図5は、IEEE準拠のラッパの概念的概観図を示す。図5のラッパは2つのテストアクセスポートを有する。シングルビットシリアルポートWSI-WSOは必須のものであり、低帯域幅テストデータに加えて、ローディングのラッパ命令の両方に、用いられる。選択的な、拡張性のあるパラレルポートWPI-WPOは、より高い帯域幅のテストデータを坦持できる。ラッパ命令レジスタWIR内にシフトされる、擬似静的ラッパ命令と、ラッパシリアルコントロールWSCシグナルの値との組み合わせは、ラッパの動作を決定する。ラッパは、埋め込み式のコア自身をテストするための内部直面テストモードインテストを有し、更に、埋め込み式のコアの外部の回路をテストするための外部直面テストモードエクステストを有する。両方のモードにて、ラッパバウンダリレジスタWBRは、刺激を利用しレスポンスをキャプチャするようにアクティブにされる。ラッパは、例えば、SOC内で別のコアをテストするように、そのバイパスモードをアクティブにすることもできる。図6は、スタックの中央における任意のダイスxのための、本発明の実施形態に係る、DfTストラクチャ及び更なる相互接続の概念的概観図を示す。ここで、ダイスxは、底部ダイスでも頂部ダイスでもない。図面は、機能回路及び相互接続から抽出されており、DfTストラクチャのみを示す。それは、2つの内部スキャンチェーン40、41、コアベースのSOC設計のためのTAM、及び/又はBISTのロジック若しくはメモリを示し、2つの内部スキャンチェーン40、41は可能なダイス内部DfTを代表するものであり、モノシリックデザインのためのどの数のスキャンチェーンでもよい。ダイスxには、標準テストラッパが設けられる。図示した実施形態には、埋め込み式IPコアと通常は直面するIEEE1500のようなラッパが、例示に過ぎないが、備わる。図面は、そのダイスレベルラッパの従来のEEE1500の特徴を示す。即ち、7ビットラッパシリアルコントロールWSC42、ラッパ命令レジスタWIR43、ラッパバウンダリレジスタWBR44、命令及び低帯域幅テストデータに対するシリアルWSI-WSOインタフェース45、並びに、テストデータのためのパラレルWOI-WPOインタフェース46、である。当然ながら、標準テストラッパの全体インタフェース、例えば、全体IEEE1500インタフェースが、ダイスの底部面に配置されるのが好ましい。一つの実施形態では、本発明の実施形態に係るダイスレベルラッパは、図5に示すような、以下の3D-SIC固有の特徴を有する。1.標準テストラッパ、例えば、IEEE1500WSC、WSI、WSO、WPI及びWPOのコントロール及びデータシグナルは、ポストボンドスタックテスティングのために、TSVベースの相互接続を介してダイスxの下のダイスから/へ、ダイスxへ入りダイスxから出てゆく。本発明の実施形態に係るポストボンドスタックテスティングのためのテストアクセスは、底部ダイスを介してのみ可能である。このために、テストコントロール及びテストデータのためのシグナルパス47、48は、Uターンタイプの形状を有する。それらは本明細書ではテストターンとも称される。このために、ダイスxには、テスト刺激を受信するための第1のインプットポートと、テストレスポンスを出力するための第1のアウトプットポートとが設けられ、該第1のインプットポートと第1のアウトプットポートはダイスの同一の面に配置され、該第1のインプットポートと該第1のアウトプットポートとの間にてダイス内部にはデータシグナルパス47、48がある。WSO及びWSIに向かうアウトプットパス内で、パイプラインレジスタは、クリーンタイミングインタフェースのために挿入され得、このことは、多数のダイスが積層されるならば特に利点と成り得る。2.標準テストラッパ、例えば、IEEE1500のコントロール及びデータシグナルは、stackを示す文字sを末尾に付した、WSCs、WSIs、WSOs、WPIs、及びWPOsの識別名を伴うシグナルのセットを介して、ダイスxの上のダイスに、転送され得る。シグナルパス50は、本明細書ではテストエレベータとも称し、全てダイスの頂部面上に配置される。テストエレベータは、TSVを含む新しいタイプのDfTハードウエアを含む。それらは、スタック内でより高いダイスに到達するために用いられる。テストエレベータは、ポストボンドスタックテスティングの間に、テストコントロール及びデータシグナルを上下にトランスポートするために用いられる。このために、ダイスであるダイスxは、テスト刺激を別のダイスに送信するための少なくとも一つの第2のアウトプットポートと、テストレスポンスをその別のダイスから入力するための少なくとも一つの第2のインプットポートとが備わり、該第1のインプットポートとその少なくとも一つの第2のアウトプットポートとの間にてダイス内部にはデータシグナルパスがあり、その少なくとも一つの第2のインプットポートと該第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある。3.本発明の特定の実施形態では、標準テストラッパ、例えば、IEEE1500WSC、WSI、WSO、WPI、及びWPOのコントロール及びデータシグナルパスは、プレボンドダイステスティングを促進するための専用プローブパッド49が備わる。これらのプローブパッドは、シリアルインタフェースWSC,WSI-WSO上では特に所望され、パラレルインタフェースWPI-WPO上では任意のものであり拡張性もある。底部から来るパラレルWPI-WPOインタフェースがnビット幅n≧0ならば、対応するプローブパッドインタフェースは、mビット幅0≦m≦nでよい。図6では、図面のレイアウトを簡易にするために、これらのプローブパッド49は底部面上に描かれている。しかしながら、そのことは、これらプローブパッド49がダイスの底部面に物理的に位置する必要があるということを示すものではない。当然ながら、パラレルインタフェースWPI-WPOの幅は、TSV相互接続nとプローブパッドmとに対して、別途選択されてもよい。4.抑制のない長さのWIRチェーンを回避するために、本発明の特定の実施形態に従って、階層WIRチェーンが実装されてもよい。このことは更に記載されており、図9に示されている。IEEE1500内に実装されるWIRの連結により、WIRチェーン長の総計は、スタック内のダイスの数、ダイス毎にWIRsを伴う埋め込み式コアの数、及び種々のWIR命令の合計に、依存することとなる。3D-SICのためのWIRチェーンの全体長が抑制無く成長することを回避するべく、本発明の実施形態に係るダイスレベルWIRsには、そのダイス内部でコアレベルWIRをバイパスできるコントロールビットが設けられてもよい。ハーモニカと類似して必要とされて開発されるこの階層WIRメカニズムは、図9に示される。図7は、3つのダイスのスタックのための、本発明の実施形態に係るIEEEベースのダイスラッパを伴う3DDfTアーキテクチャを示す。WSCコントロールシグナルは、全てのダイスにブロードキャストされる。シリアル及びパラレルメカニズムは、スタック全体に亘って、デイジーチェーンされる。中央のダイスは、上記に設定したように本発明の実施形態に係るラッパを有する。頂部ダイスと底部ダイスとに対するダイスラッパは、僅かに異なる。図6に示す例示のダイス1のような底部ダイスのDfTは、以下の点において、図6に示す例示のダイスxのような中央のダイス内のDfTと異なる。専用プレボンドプローブパッドが要求されない。代わりに、機能外部I/Oパッドがプローブアクセスのために用いられ得る。ボードレベルテスティングを促進してボードレベルテスト及びデバッグポートを設けるべく、底部ダイスには、標準テストラッパ、例えば、IEEE1149.1が備わってもよい。JTAGバウンダリスキャンチェーンは、3D-SICプロダクトの外部I/Osの全てを含んでもよい。シリアルIEEE1500インタフェースWSC、WSI及びWSOは、IEEE1149.1テストアクセスポートTAP上へマルチプレクスされ得る。これは、別途、専用パッドを省くものであり、3D-SICがPCB上に半田付けされても3Dテストアクセスアーキテクチャをアクセス可能とする。2D-SIC内のスキャンチェーン及びパラレルTAMに対して共通するものと同様に、パラレルIEEE1500インタフェースWPI及びWPOは、機能外部I/Oパッド上にマルチプレクスされ得る。これは、別途、専用パッドを省くものであるが、テストエレベータ幅を、利用可能な機能I/Oに限定する。図6に示す例示のダイス3のような頂部ダイスのDfTは、以下の点において、図6に示す例示のダイスxのような中央のダイス内のDfTと異なる。ダイスは、頂部ダイスのような、更により高いレベルのダイスへのTSVベースの相互接続を有さない。従って、頂部ダイスには、少なくとも一つの第2のアウトプットポートと少なくとも一つのインプットポートを設ける必要は無い。従って、頂部面のテストエレベータWSCs、WSIs、WSOs、WPIs、及びWPOは無くてもよい。本発明の実施の形態において、テスティングは、ダイスをスタックする前に、及び/又は、後に、行ってもよい。そのようなテストは、夫々、プレボンドテスト及びポストボンドテストと称される。テスト刺激を利用してテストレスポンスを観測するために、両方のタイプのテストに対してテストアクセスが必要とされる。しかしながら、プレボンド及びポストボンドテスティングのためのテストアクセスは、際立って異なる。スタックの底部ダイスとなることが意図されるダイスのプレボンドテスティングに対しては、機能I/Oが利用され得る。しかしながら、ワイヤボンド若しくはフリップチップバンプのための外部I/O接続のみが従来のプローブ機器によって精査するのに十分に大きいので、スタックの中央若しくは頂部に適合するように意図される他のダイスは、従来のプローブポイントを有しなくてもよい。ある実施形態では、それらの機能接続はTSVのみを介するのであり、TSVチップ及びランディングパッドは、精査されるには小さ過ぎるものであり、損傷を調べるには余りに多数であり余りに傷つきやすい。従って、プレボンドテスティングに対しては、本発明の実施形態において、ダイスは、プレボンドテスティングのための更なる専用プローブパッドが設けられてもよい。ポストボンドテスティングに対しては、スタックの中央及び頂部ダイス上の、前述の更なる専用プローブパッドはもはや用いられ得ない。ダイススタックが一旦形成されると物理的にアクセスできないからである。本発明の実施形態においては、テストアクセスは、底部ダイスの従来の外部I/O接続を介して進み、そしてテストデータを上下方向に運ぶ再利用の若しくは専用のTSVを介して進む。よって、本発明の実施形態に係るスタック内の個々の非底部ダイスは、2つの独立の入口及び出口ポイント専用プローブパッド及びTSVを伴う、ラッパ、TAM、スキャンチェーン等を含むテストアクセスアーキテクチャを有する。選択コントロールシグナルは、これら2つのアクセスポイントの一つを利用する2つのテストコンフィグレーションモードの間でスイッチするように、設けられる必要がある。これは、全体テストの間安定を維持する擬似静的テストモードコンフィグレーションシグナルである。このような擬似静的モードコンフィグレーションシグナルは、通常、ダイスレベルWIRIEEE1500若しくはダイスレベルIRIEEE1149.1のアウトプットとして設けられる。しかしながら、WIR命令もこれら2つのエントリポイントの一つからロードされる。WIRIRに対するWSITDIインプットもパッド若しくはTSVを介して来る。従って、シグナルは、WIR自身からは得られず、別のどこかから来る必要がある。本発明の実施形態においては、ダイスは更に、ダイスがプレボンド状況とポストボンド状況とのいずれにあるのかを自動的に検知しオンチッププレボンド/ポストボンド選択シグナル信号を然るべく生成する、小さい非侵入型回路を含む。第1の実装において、そのような回路が図24に示される。それは、2つのダイスであるダイス1及びダイス2を示す。ダイス1では、ハードロジック1が実装され、ダイス2では、プルダウン240が実装されている。ダイス2がスタンドアローンであるプレボンディングであるならば、シグナルがTSV241に印加されることはなく、プルダウン240はアウトプットシグナルのポストボンドプレボンドNをロジック0にプルダウンする。このことは、ダイス2がプレボンド構成にあることを示す。一方、ダイス1とダイス2がスタックされるならば、ハードロジック1がTSV241に印加される。プルダウン240に拘らず、アウトプットシグナルのポストボンドプレボンドNは、ロジック1となる。このことは、ダイス2がスタック構成にあることを示す。別の実装が図25に示され、これは図24のものと類似するが、ダイス1ではハードロジック0が実装される。ダイス2では、プルアップ250が実装されている。ダイス2がスタンドアローンであるプレボンディングであるならば、シグナルがTSV241に印加されることはなく、プルアップ250はアウトプットシグナルのポストボンドプレボンドNをロジック1にプルアップする。このことは、ダイス2がプレボンド構成にあることを示す。ダイス1とダイス2が共にスタックされているならば、ハードロジック0がTSV241に印加される。プルアップ250に拘らず、アウトプットシグナルのポストボンドプレボンドNは、ロジック0となる。このことは、ダイス2がスタック構成にあることを示す。図24及び図25の実装は、専用TSVベースの相互接続を用いる。コストは、1つの専用の相互接続及び検知回路に限定される。ダイスがプレボンド構成とポストボンド構成とのいずれにあるのかを自動的に検知し選択シグナル信号を然るべく生成する、回路の別の実装が、図26と図27に示される。これらの場合、コントロールシグナルは、再利用のパワーTSV261から引き出される。プレボンドシグナルは、プルダウン261若しくはプルアップ270によって生成されるが、これは、ダイス1とダイス2との間のボンドが確立される場合、夫々ハードVDD若しくはGNDにより覆され、よって、高シグナル若しくは低シグナルとなる。ダイスがプレボンド構成とポストボンド構成とのいずれにあるのかを自動的に検知し選択シグナル信号を然るべく生成する、回路の更に別の実装が、図28と図29に示される。これらの場合、コントロールシグナルは、再利用のパワーパッド280から引き出される。プレボンドシグナルは、プルダウン281若しくはプルアップ290によって生成されるが、これは、パッド280が精査される場合、よって、ダイス1とダイス2との間のボンドが未だ確立されていない場合、夫々ハードVDD若しくはGNDにより覆され、よって、高シグナル若しくは低シグナルとなる。別の実装が図30に示される。一つ以外の全てのパワー及びグラウンドラインに対して、同じラインに対するパッド300及びTSV301が電気的に接続されている。図に示す実施形態では、一つの専用VDDインプット、パッド302とTSV303の両方は、検知回路、例えば、図28に示す検知回路に、連結される。他の実施形態では、それは、例えば、検知回路、例えば、図29に示される検知回路に連結される一つの専用GNDインプットでもよい。更に、全てのシグナルパッド304及びシグナルTSV305について、マルチプレクサ306が、スタンドアローンダイスとしてのダイス2の構成プレボンドか、スタック内のダイスとしてのダイス2の構成かに依存する、シグナルパッド304とシグナルTSV305の間の電気的選択のために設けられる。図30に示す実施形態では、本発明の実施形態に係る検知回路、例えば、図28のような検知回路から、選択コントロールシグナルプレボンドポストボンドNが得られる。図7は、3つのダイスを含む例示の3D-SICのためのテストアクセスアーキテクチャを示す。ダイス1、ダイス2及びダイス3は、夫々、スタックの底部、中央及び頂部のダイスである。図示の簡素化のために、ダイスは、垂直階層としてではなく、相互に隣接して示されている。このテストアクセスアーキテクチャは、スタック内の個々の非底部のダイスにて、722m個の専用プローブパッドを要求するものである。パラレルTAMはIEEE1500では任意のものであるから、mはゼロでもよいことに留意すべきである。専用プローブパッド49のこの数は、パワー、グラウンド、クロックなどのために要求される基盤パッドの全てにより、拡張される必要がある。適切な操作のためにはそれらの存在は不可欠であることが明白ではあるが、これらは図7に示されていない。IEEE1500により、そのWBR44内で種々のタイプのラッパが可能である。2D-SOC内の埋め込み式コアは通常、図8aに示すセルを利用する。それは、単体のフリップフロップ61のみを含み、よって、基板の、例えば、シリコンの面積を殆ど占めない。提示の3D-SICダイスレベルラッパのWBRチェーンに対して、IEEE1500準拠でもあるダブルフリップフロップラッパセルが図8bに示すように用いられ得る。このラッパセルは2つのフリップフロップ62、63を含む。追加のフリップフロップを用いることで、このラッパセルは、シフトモードの間にリップル保護を行うものであり、特に種々のダイスが異なるソースから来るのであり、シフト間のリップルがダイス間のインタフェースにて望まれざるシグナルの組み合わせになるのであれば、該リップル保護は適切なものである。命令をダイスレベルのラッパのWIR43内にロードすることは、2D-SOCsのIEEE1500準拠のコアから周知であるものに、相当する。新しい命令がWIR43内にシフトされても、従前の命令は有効なままである。適所に完全に到着したときのみ、新しい命令はUPDATEWRシグナルをパルス化することにより、アクティブにされる。IEEE1500では、多重IPコアのWIRsは単体のWIRチェーン内で連結されるものであり、これにより、様々なコアが様々な命令をロードし得ることになる。3D-SICsに対して、単体の連結WIRチェーンは、特に、個別のダイスがそれら自身の連結チェーンセグメントを伴うコアベースのSOCである場合に、非常に冗長となる。従って、本発明の実施形態においては、階層WIRメカニズムが用いられてもよく、ハーモニカと類似して必要とされて開発される。最初に、WIRチェーンはダイスレベルWIRs43のみを含む。ダイスレベル命令がロードされると、例えば、インテストInTest命令の一つが与えられて対応するコントロールビットがセットされたダイスのみのための全体のWIRチェーン内に、コアレベルWIRチェーンセグメント70、71が含まれる。続いて、更なるコアレベルWIR命令がロードされ得る。図9は、例示によりこの概念を模式的に示す。点線の矢印は、アクティブWIRチェーンを強調するものである。この例では、ダイス2及びダイス3はインテストInTestモードにあり、WIRチェーンは、それらのコアのWIRs70、71、夫々WIRCWIRD及びWIREWIRFも含む。この階層WIRの利点は、WIRチェーン長の際限の無い成長を回避することにある。いずれにせよ、WIRは必要な長さとしかならない。ユーザが現下のWIRチェーン長のトラックと、命令をロードするためのより複雑な手続とを維持するための要求分が、コストとなる。図10及び図11は、隣接するダイスが異なる動作モードにある、本発明の実施形態に係る3D-SICの2つの例を示す。図10では、ダイスx-1は、そのパラレルポストボンドバイパスエレベータモードにあり、ダイスxはそのパラレルポストボンドインテストターンモードにある。このことは、ダイスxが現下テスト中であり、テストデータがダイスx-1を介してスタック内を上下して通過する、ということを意味する。図面の点線の矢印及び丸印付のデータレジスタは、テストデータフローを強調するものである。図11では、ダイスx-1は、そのパラレルポストボンドエクステストエレベータモードにあり、ダイスxはそのパラレルポストボンドエクステストターンモードにある。このことは、ダイスx-1とダイスxとの間のTSVベースの相互接続が現下テスト中であることを意味する。図面の点線の矢印及び丸印付のデータレジスタは、テストデータフローを強調するものである。IEEE標準1149.1は、PCB上のチップに対するテストラッパを標準化する。図1は、IEEE1149.1準拠ラッパの概念的概観図を示す。IEEE1500ラッパとIEEE1149.1ラッパが大きい共通性を有することを、この図は示す。しかし、複数の顕著な差異も存在する。-IEEE1149.1はシリアルメカニズムを有するに過ぎず、より高い帯域幅のパラレルテストアクセスメカニズムを欠く。-IEEE1500の6ビット若しくは選択として7ビットWSCコントロールポートの代わりに、IEEE1149.1は、シグナルTCK、TMS、及び選択としてTRSTNを含む、2ビット若しくは選択として3ビットコントロールビットを有する。内部的に、TAPコントローラという名の16ステートの有限状態機械を介して段階を重ねることにより、更なるコントロールシグナルが生成される。IEEE1149.1チップラッパは、本発明の実施形態に係る3D-SICのためのダイスレベルラッパを形成するために、用いられ拡張され得る。図12は、IEEE1149.1に基づく、本発明の実施形態に係る3D拡張ダイスラッパを示す。3D拡張は、以下の点のうちの一つ若しくはそれ以上を含む。1.標準テストラッパ、例えば、IEEE1149.1TCK、TMS、TDI、TDO、TPI及びTPOのコントロール及びデータシグナルは、ポストボンドスタックテスティングのために、TSVベースの相互接続を介してダイスxの下のダイスから/へ、ダイスxへ入りダイスxから出てゆく。本発明の実施形態に係るポストボンドスタックテスティングのためのテストアクセスは、底部ダイスを介してのみ可能である。このために、テストコントロール及びテストデータのためのシグナルパス47、48は、Uターンタイプの形状を有する。それらは本明細書ではテストターンとも称される。このために、ダイスxには、テスト刺激を受信するための第1のインプットポートと、テストレスポンスを出力するための第1のアウトプットポートとが設けられ、該第1のインプットポートと第1のアウトプットポートはダイスの同一の面に配置され、該第1のインプットポートと該第1のアウトプットポートとの間にてダイス内部にはデータシグナルパス47、48がある。TDO及びTPOに向かうアウトプットパス内で、パイプラインレジスタは、クリーンタイミングインタフェースのために挿入され得、このことは、多数のダイスが積層されるならば特に利点と成り得る。2.標準テストラッパ、例えば、IEEE1149.1のコントロール及びデータシグナルは、stackを示す文字sを末尾に付した、TCKs、TMSs、TDIs、TDOs、TPI及びTPOsの識別名を伴うシグナルのセットを介して、ダイスxの上のダイスに、転送され得る。シグナルパス50は、本明細書ではテストエレベータとも称し、全てダイスの頂部面上に配置される。テストエレベータは、TSVを含む新しいタイプのDfTハードウエアを含む。それらは、スタック内でより高いダイスに到達するために用いられる。テストエレベータは、ポストボンドスタックテスティングの間に、テストコントロール及びデータシグナルを上下にトランスポートするために用いられる。このために、ダイスであるダイスxは、テスト刺激を別のダイスに送信するための少なくとも一つの第2のアウトプットポートと、テストレスポンスをその別のダイスから入力するための少なくとも一つの第2のインプットポートとが備わり、該第1のインプットポートとその少なくとも一つの第2のアウトプットポートとの間にてダイス内部にはデータシグナルパスがあり、その少なくとも一つの第2のインプットポートと該第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある。3.本発明の特定の実施形態では、標準テストラッパ、例えば、IEEE1149.1TCK、TMS、TDI、TDO、TPI、及びTPOのコントロール及びデータシグナルパスは、プレボンドダイステスティングを促進するための専用プローブパッド49が備わる。これらのプローブパッドは、シリアルインタフェースTCK、TMS、TDI-TDO上では特に所望され、パラレルインタフェースTPI-TPO上では任意のものであり拡張性もある。底部から来るパラレルTPI-TPOインタフェースがnビット幅n≧0ならば、対応するプローブパッドインタフェースは、mビット幅0≦m≦nでよい。図12では、図面のレイアウトを簡易にするために、これらのプローブパッド49は底部面上に描かれている。しかしながら、そのことは、これらプローブパッド49がダイスの底部面に物理的に位置する必要があるということを示すものではない。当然ながら、パラレルインタフェースTPI-TPOの幅は、TSV相互接続nとプローブパッドmとに対して、別途選択されてもよい。4.本発明の特定の実施形態では、ダイスの回路の実効的な効用量のテスティングをサポートするために、ユーザ定義の幅nのパラレルの、拡張性のあるテストポートが設けられる。この実施形態では、更なる実装の努力無くして階層WIRは達成される。通常のSOCの実装では、チップレベルIEEE1149.1命令レジスタIRとコアレベルIEEE1500WIRの間の階層関係も既に存在する。図13は、3つのダイスのためのIEEE1149.1ベースのダイスラッパを伴う、本発明の実施形態に係る3DDfTアーキテクチャを示す。この実施形態に係るアーキテクチャは、図7に示され図7に関連して記載されるものと、類似性が大きい。実際、主たる差異は、ブロードキャストコントロールシグナルの数及び機能6/7ビットWSC対2/3ビットTCK/TMS/TRSTN及びTAPコントローラのIEEE1149.1内の存在に過ぎない。ボードレベル相互接続テスティングを越えて、シリコン及びソフトウエアデバッグ、エミュレーション、回路内プログラミングなどの目的のための、IEEE1149.1の別途の利用が多数存在する。これらの利用例は、大きいハードウエア及びソフトウエア基盤を有し、それは、IEEE1149.1ストラクチャの存在に依存するものである。本発明の実施形態におけるように、IEEE1149.1上で3Dダイスレベルラッパを基準とすることの潜在的な利点は、この基盤が3D-SICsに対しても、動作可能性を維持することである。機能モードの他に、本発明の実施形態に係るテストアーキテクチャは複数のテストモードをサポートする。図14は、左から右へこのいわゆるレールロードダイヤグラムを横切ることにより、ラッパセッティングのどの組み合わせが為され得るのかを示す。全体で16テストモードが可能である。4個がプレボンドケースであり、12個がポストボンドケースである。以下のセッティングが定義できる。シリアル/パラレル-シリアル若しくはパラレルテストインタフェースを介して、個々における、非テスト対テストモード。プレボンド/ポストボンド-専用テストパッド若しくはテストエレベータの利用。バイパス/インテスト/エクステスト-選択されたテストデータレジスタ:バイパス、全チェーン、若しくはWBRチェーンのみ。ターン/エレベータ-テストターンを介して直接底部ダイスに向かって、このダイスからのテストレスポンスが供給される、又は、テストエレベータを介して、このダイスからのテストレスポンスが上にトランスポートされ若しくはより高レベルのダイスからのレスポンスが下にトランスポートされる。このことは、次の動作モードに繋がる。機能;シリアルプレボンドバイパスターン、シリアルプレボンドインテストターン、シリアルポストボンドバイパスターン、シリアルポストボンドインテストターン、シリアルポストボンドエクステストターン、シリアルポストボンドバイパスエレベータ、シリアルポストボンドインテストエレベータ、シリアルポストボンドエクステストエレベータ、パラレルプレボンドバイパスターン、パラレルプレボンドインテストターン、パラレルポストボンドバイパスターン、パラレルポストボンドインテストターン、パラレルポストボンドエクステストターン、パラレルポストボンドバイパスエレベータ、パラレルポストボンドインテストエレベータ、パラレルポストボンドエクステストエレベータ。底部ダイスは専用テストパッドを有しないので、底部ダイスはプレボンド動作モードを実装しない。スタック内の種々のダイスに対する命令を組み合わせることにより、一つ、多数、若しくは全てのダイスを同時にテストすることができ、更に、TSVベースの相互接続の一つ、多数、若しくは全ての層を同時にテストすることができる。例えば、4個のダイス階層では、スタック内の種々のダイスに以下の命令を割り当てることによって、全て高帯域幅パラレルポートを介して、ダイス2とダイス3間のTSVベースの相互接続と、ダイス4の内部回路を、同時にテストすることが可能となる。ダイス1:パラレルポストボンドバイパスエレベータ。ダイス2:パラレルポストボンドエクステストエレベータ。ダイス3:パラレルポストボンドエクステストエレベータ。ダイス4:パラレルポストボンドインテストターン。図15は、IEEE1500に基づく、平坦なダイスに対する3D拡張ラッパの実装を示す。ここでの実装の態様は、ラッパの1149.1ベースのタイプ若しくは他のタイプに対するものと、非常に類似する。図示される簡易化された例示のダイスは、平坦な頂部レベルのロジックを含むに過ぎない。図15のものは、3つの機能上の主要インプットPI[0..2]と3つの機能上の主要アウトプットPO[0..2]を有する。これらの機能シグナルのうちには、図15の左手側にてこのダイスより下の、スタック内のダイスと接続するように調整されたものもあり、また別途、図15の右手側にてこのダイスより上の、スタック内のダイスと接続するように調整されたものもある。図15では、これらの機能I/Osはボールド体の矢印により強調されている。ダイス内のDfT実装は、3つの内部スキャンチェーンを含む。本発明の実施形態に係る3D拡張ダイスラッパ150は、ダイス151をカプセル化する。ラッパ150は、以上で導入された要素の全て、即ち、WBRセル152、WIR、シリアルポートWSI-WSO、シリアルバイパスWBY、パラレルポートWPI-WPO、パラレルバイパス153、追加のプローブパッド49、テストエレベータ、パイプラインレジスタREGを、含む。図示された例では、パラレルテストエレベータ及びパラレルプローブパッドポートは、等しい幅、n=m=3となるように選択されている。ラッパは、種々の動作モードで再構成され得る。個々の動作モードにより、ラッパ150を介する様々なテストアクセスパスが可能となる。そのような動作モード及びそれに対応するテストアクセスパスの2つの例が、図16及び図17に示される。図16は、パラレルプレボンドインテストターンモードを示す。このモードは、スタック前の、イントラダイス回路の時間効率の良い高容量製品テストを対象とする。3ビット幅アクセスパスが、ライン160、161、162により図面で強調されている。図17は、シリアルポストボンドエクステストエレベータモードを示す。このモードは、ボンディング後の、インターダイスのTSVベースの接続の低帯域幅テストを対象とする。シングルビットアクセスパスが、点線170により図面で強調されている。ラッパをラッパの種々の動作モード内に再構成することは、マルチプレクサによりなされ、該マルチプレクサは、現下のアクティブのWIR命令におけるWSCコントロールシグナルにより制御される。図示される実施形態では、ラッパマルチプレクサは、m1、m2と符号が付されている。同名のマルチプレクサは、同じコントロールシグナルにより制御される。マルチプレクサm4、m7は、シリアル/パラレル及びインテスト/エクステスト/バイパスを含む、従来のIEEE1500モード間で選択する。マルチプレクサm8は、WSCからの選択WIRシグナルにより制御され、シリアルポートWSI-WSOが新しい命令をWIR内にロードするために用いられるのか、又はテストデータをWBR若しくはWBY内にロードするために用いられるのかを、決定する。マルチプレクサm9は、ダイス上の追加のプローブパッドプレボンディングテスティングと下方ダイスからのテストエレベータTSVポストボンディングテスティングとの間でI/Osとして選択を行う。マルチプレクサm10は、ターン動作モードとエレベータ動作モードとの間で選択を行う。以下の表1は、ラッパの種々の動作モードに対する全てのマルチプレクサコントロールシグナルの割り当てを示す。このテーブルは、本質的にWIRのアウトプット仕様である。WIRのインプット仕様は、動作モードの各々に対するユーザ定義の命令コードにより与えられる。更なる実施形態では、本発明は、僅かに複雑なケースに対する実装の詳細を示しており、そこでは、1ラッパは、パラレルプローブパッドポート及びパラレルテストエレベータポートに対して異なる幅を有し即ち。n≠m;例示ではn=3及びm=2、並びに2ダイスは、頂部レベルロジック及び埋め込み式コアを伴うコアベースのSOCである。図18は、この場合に対する、本発明の実施形態に係る3D拡張ラッパの実装を示す。図は、図15と同じスタイルものである。上記1をサポートするために要求される差異は、m=2であるプレボンドパラレルテストモードとm=3であるポストボンドパラレルモードの間でスイッチするための、2つの補助マルチプレクサm9、マルチプレクサm13及びm14内に、存する。この例では、ダイスは、一つの埋め込み式コア:コア1を有する。簡素化された例では、単体のコアであるコア1は、実際にはかなりより多数の埋め込み式コアを表してもよい。コア1は、3ビット幅のパラレルポートWPI-WPOを伴う従来のIEEEラッパでラップされる。ダイスの頂部レベルロジック内の内部スキャンチェーンは、コア1を埋め込み、ローカルのシリアル及びパラレルバイパス180、181を備える。これらのバイパスは、コア1をそのままで、即ち、ダイスの頂部レベルのロジックをテストすること無しに、テストすることが望ましい場合に、アクティブとなる。図18では、これらのバイパスは、マルチプレクサm11と共に示される。それらは、WIRビットからコントロールされる。ダイスの頂部レベルロジック内でシングルビットWIRを加える代わりに、ダイスレベルWIRはこの一つの追加のビットで拡張され得る。この例は埋め込み式コアを含むので、本発明の実施形態に係る階層WIR特徴を実装し得る。図19は、この特徴の実装を列挙する。全てのダイスレベルWSCシグナルは、コア1のWIR1へ通過し、シグナルWRSTNから離れ、該シグナルはC_WIR_ENとANDゲートを構成する。このことは、コア1のWIR1が、イネーブルとなるまでその機能的リセットステートで保持されることを保証する。適切な命令への応答として、ダイスレベルWIRは、コアレベルWIRがイネーブルでるべきときを示す、擬似静的テストコントロールシグナルC_WIR_ENをアサートする。WIR1がイネーブルとなるとき、マルチプレクサm12はWIRチェーンを拡張してWIR1をその中に含むようにする。前述のように、本開示のスタックは、シングルタワースタックが得られる、本発明の実施形態に係る少なくとも一つのダイスを含む。しかしながら、別の実施形態では、本発明は、マルチタワースタック内でも実装され得る。図20に一つの例が示される。図示される例では、スタック200は、その頂部上に第1のタワー201、第2のタワー202及び第3のタワーを伴う、底部ダイスのダイス1を含む。第1のタワー201は、シングルダイスのダイス2で構成される。第2のタワー202は、2つのダイスの積層、即ち、相互にスタックするダイス3及びダイス4で構成される。第3のタワー203は、複数のダイスの積層、即ち、相互に隣り合うダイス6及びダイス7がダイス5に積層されて、構成される。次のように設定されている。底部ダイスであるダイス1を除いて、個々のダイスはその下にダイスを有し、その上にk個のダイス若しくは積層ダイスのタワーを有する。ここで、ダイス2、ダイス4、ダイス6、ダイス7などの頂部ダイスに対してはk=0であり、ダイス3、ダイス5などの中央ダイスに対してはk>0である。本発明の実施形態によると、ダイスは、底部面にテストポートを有し、底部面は前述のように、スタックの外部I/Osに向けて方向付けされるように規定されている。更に、個々のダイスは、頂部面にk個の同一のテストポートを有する。頂部面は底部面から離隔した面である。シングルテストポートは、コントロールデータ及びデータシグナルをシングルタワーにトランスポートして更に戻す役割を果たす。特定のダイスに対してk>1ならば、ダイスの頂部面におけるインタフェースは1からkに拡張される。k>0つまり、参照下のダイスが頂部ダイスでないならば、k個のマルチプレクスが必要であり、頂面における個々のポートに対して一つ必要である。マルチプレクサは、その設定に拠るが、ダイスの頂面における個々のポートに対して、そのポートが用いられるその場合、テストシグナルがスタック内のより高いダイスに転送されるのか用いられないその場合、テストターンが実装されるのかを決定する。図20は、パラレルテストパス内のマルチプレクサを示すが、マルチプレクサは、図20には示されていないシリアルテストパス内にも存在する図20は類似図面で有りシングルビットラインを伴う。この実施形態では、マルチプレクサはWIRにより駆動される。この場合WIRは、シングルタワーのケースの1ターン/エレベータ命令ビットではなく、kターン/エレベータ命令ビットを有する。図31は、2つのタワーがベースダイスの頂部上にどのように接続されるかを示す。これらのタワー内のダイスレベルラッパは、上述にて開示した本発明の実施形態に係るものであればよいことに留意すべきである。これらのタワー内のダイスは、ダイスがマルチタワースタックの部分であるという事実を承知する必要は無い。DfTアーキテクチャの変更の全ては、ベースのダイスに関連するものであり、該ベースのダイスは、その頂面に複数のタワーを積層できるように調整される必要があることは明白である。図31は、ベースダイスの頂部に積層される2つのタワーを示すが、この例は、任意の数のタワーに拡張し得ることに留意すべきである。それは、より多くのテストポート、マルチプレクサ、及び対応するWIRコントロールビットを要求するに過ぎない。タワーは、適切な数のダイスで構成され得る。図20の例示のマルチタワー3D-SICは、3つのタワー201、202、203を有する。このことは、ダイス1がその頂面上に3つのテストポートを備える必要があることを意味する。ダイス3は、それ自身の頂部上に一つのみのダイスがスタックされており、従ってその頂面にて一つのみのテストポートを要求する。ダイス5は2つのタワーを有し、従ってその頂面上に2つのテストポートを備える必要がある。3D-SIC内の他のダイスは、頂部ダイスであり即ち、それらの頂部上に他のダイスを有さないものであり、従って、それらの頂面にてテストポートを要求しない。図20の例示の3D-SICは、種々のターン/エレベート構成コントロールを実装する6個のマルチプレクサm1、m6を有する。これらの6個のマルチプレクサに対するコントロールは、対応するダイスのWIR内の明示のビットとして、示されている。WIRチェーンに対して、3つのバリエーションが実装され得る。1全てのダイスレベルWIRsが連結される図21参照。2より高いダイスレベルに向かうWIRsの個々のスプリットにて、WIRsが上述のようにハーモニカ状で含まれ得る図22参照。又は3より高いダイスレベルに向かう個々のステップにて、WIRsが明示的に広げられている図23参照。図21に示すデイジーチェーンアーキテクチャは、非常に柔軟性のあるテストアクセスパスを許容するものである。新しい追加のWIRコントロールビットに対して適切なセッティングを与えることにより、デイジーチェーンテストアクセスパスに、若しくはデイジーチェーンテストアクセスパスから、どんなダイス若しくはダイスの組み合わせが、包含されてもよく、排除されてもよい。図21は、全てのダイスを含むシリアルTAMデイジーチェーンの例を示す。現下のテストアクセスパス内に含まれるダイスに対して、更なるWIRセッティングは、ダイスがインテスト、エクステスト若しくはバイパステストモードにあるかどうかを判定する。このことは、テストスケジューリングに関して、略完全なスケジュールをもたらすものである。インテストモードとエクステストモードとは、ダイス毎に相互に排他的である、というのが唯一の制約である。図22は、図20の例示の3D-SIC上へ実装されるタワーバイタワースキームを示す。図20では、新しいテストパス構成マルチプレクスm1、m6を制御するために、コントロールビットが種々のWIRに追加された。タワーバイタワースキームを実装するために、5つの更なるマルチプレクサm7、m11が利用され、どのWIRsがWIRチェーンに含まれるかを選択する。マルチプレクサm7、m11に対するコントロールシグナルは、マルチプレクサm1、m6に対するコントロールシグナルと同じである。というのは、ダイスは、命令とテストデータの両方を入手するか、いずれも入手しないか、のいずれかであるべきであるからである。図22では、実線はダイスレベルWIRの連結を示し、点線はWIRチェーン構成のためのコントロールシグナルを表す。タワーバイタワースキームでは、WIR命令をロードすることは通常、多重ステップ動作となる。パワーオンリセット後、3D-SICは、その機能モードにあり、初期にのみ底部ダイスのWIRがWIRチェーン内に含まれる。命令をこのWIRにロードしてコントロールビット1、2、3を適宜定義することにより、一つ若しくはそれ以上のタワーのWIRsがWIRチェーン内に含まれ得る。ダイス6及びダイス7から構成されるサブタワーのWIRsを包含することにより、コントロールビット5及び6をプログラムするための、もう一つのWIRが要求される。個々のWIRはそれに関連する深さを有し、深さdにおいて命令をWIR内にロードすることは、深さd-1におけるWIRが先ず適宜構成されることを要求するd≧2、と一般に言うことができる。WIRチェーン全体から排除されるとき、ダイスレベルWIRsはそれらのセーフ機能リセット状態で保持され、それらに対するグローバルWRCKクロックは、対応するターン/エレベートコントロールビットとのANDロジックによりゲートされ、これにより電力消費をセーブできる。図23に示すレベルバイレベルスキームは、WIR4が深さ3にて配置されるように、追加のマルチプレクサm12並びに関連するINV及びANDゲートをダイス3に追加することにより、図22から導出され得る。このスキームでは、ダイスレベルWIRsがそれらより下方のダイスのWIRによるWIRチェーンの全体内に含まれているならば、ダイスレベルWIRsはプログラムされ得ることとなる。上述の3つのWIR構成スキームは、1WIRチェーンの全体内に含まれる明確なWIRsの数、2WIRチェーンを構成するのに要求される時間、及び3関連するエリアのコストにおいて、異なる。スキーム1はWIR構成時間を有しないが、全てのWIRsに命令がロードされることを要求する。テストのある瞬間において実際には重要でないWIRsであってもそうである。結果として、スキーム1は追加のマルチプレクサやクロックゲーティングを要求するものではないので、エリアのコストが最も低くなる。スキーム3は最も複雑なWIR構成手続を要求されるが、WIRチェーンがその瞬間に関連するWIRsのみを含むように、WIRチェーンを構成することができる。スキーム2は、これらの2つの極致の間の中に存する。タワーの数、個々のタワーの高さ、及び個々のダイスレベルWIR長などの、特定の3D-SICの設計パラメータに依存するが、ユーザは要件に適合する最も適切なスキームを選択できる。階層WIR命令レジスタの場合、コアレベル命令レジスタが選択的にバイパスされ得る、タワースタック若しくは従来のダイススタックの両方の場合、本発明の実施形態に関して、別途の実施形態が提示され得る。第1の実施形態として、命令レジスタをバイパスするのみではなく、命令レジスタとテストデータパスの両方を含む件の埋め込み式コアの全体は、一緒にバイパスされてもよい。この実施形態の実装を図32に示す。このことにより、命令レジスタの中に、コアをイネーブルするための若しくはディスエーブルするための、追加のビットが設けられる。第2の実施形態として、バイパス可能な命令レジスタの観念は、埋め込み式コアから、より高いレベルのダイス及びタワー内の命令レジスタにのみ、拡張され得る。この第2の実施形態では、更により高いレベルのダイス及び/又はタワーの、命令レジスタ及び/又はテストデータパスも、バイパスされ得る。例えば、図31を考慮すると、ベースダイスをテストすることのみが所望されるならば、タワー1でもタワー2でもダイスの命令レジスタをセットするについての、厳格な必要は無い。埋め込み式コア即ち、エンコア/ディスコアコントロールシグナルを伴うものをバイパスすることと同様の実施形態では、より高いレベルのダイス及び/又はタワーが、イネーブル/ディスエーブルされ得る。図33は、埋め込み式コアを含み、2つの隣接のより高いタワーk=2を有する、階層SOCの例を示し、ラッパセッティングのその組み合わせは、例示のいわゆるレールロードダイヤグラムを左から右へ移動することにより、構成され得る。前述の選択の組み合わせの殆ど全ては可能であることに留意すべきである。スタック隣接物がもはや無いのでプレボンドのケースでエクステスト及びエレベータオプションは無意味であること、インテストでは、埋め込み式コアのラッパがイネーブルであることを要求されるのでディスコアをインテストと組み合わせられないこと、が例外事由である。図33の例では、全体で46のテストモードが可能である。そのうち、プレボンドのケースが6であり、ポストボンドのケースが40である。動作モードのいくつかの例は、シリアルプレボンドインテストターン1ターン2、パラレルプレボンドインテストターン1エレベータ2、シリアルポストボンドバイパスエレベータ1ターン2、及びパラレルポストボンドエクステストエレベータ1エレベータ2、などである。k個のタワーを伴う一般的な平坦な設計に対しては、462k個のテストモードがある。埋め込み式コアを伴うアーキテクチャSOCに対しては、この数字は6102kまで大きくなる。スタック内で種々のダイスに対する命令を組み合わせることで、一つの、多数の、若しくは全てのダイスを同時にテストすること、更には、TSVベースの相互接続の一つの、多数の、若しくは全ての層を同時にテストすることが、可能になる。従って、本発明の実施形態に係るテストアーキテクチャにより、テスト実行の間、柔軟性のあるスケジューリングが可能になる。このことは、例えば、短い及び/又は失敗しそうなテストを先ず再スケジュールし、よって平均テスト時間を縮小する、アボートオンフェール失敗時停止セットアップで、利用され得る。前述の記載は、本発明の或る実施形態を詳述する。しかし、当然のことながら、前述の記載が如何に詳細に文章で示されているとしても本発明は多くのやり方で実施され得る。本発明の或る特徴や形態を記述する際に特定の用語を利用するとしても、該用語が関連する発明の特徴若しくは形態の特定の特性を含むように限定して該用語を再定義することが示されることに、留意すべきである。前記詳細な説明は、種々の実施形態に適用される発明の新たな特徴を示し、記述し、指摘しているが、当然のことながら、例示の装置若しくは方法の形態及び詳述における様々な省略、置換、及び変更は、本発明の精神から乖離すること無く当業者によって、為され得る。"