"第1窒化物半導体からなるチャネル層と、前記第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなる障壁層と、前記障壁層の上のゲート領域に形成されたゲート電極と、前記ゲート領域における前記チャネル層に形成された空乏領域と、前記ゲート領域と離間して前記障壁層の上に形成されたソース電極と、前記ゲート電極を挟んで前記ソース電極と対向し、前記ゲート領域と離間して前記障壁層の上に形成されたドレイン電極とを備え、前記ドレイン電極と前記ゲート領域との距離は、前記ソース電極と前記ゲート領域との距離より長く形成され、前記ゲート電極は、前記ゲート領域から前記ソース電極の側に延在して形成され、前記ゲート電極に対する電圧印加で前記ゲート領域と前記ソース電極との間の前記チャネル層における電子濃度が増加可能とされ、前記ゲート電極は、前記ゲート領域から前記ドレイン電極の側に1μm以下の範囲で延在して形成されていることを特徴とする電界効果トランジスタ。請求項1記載の電界効果トランジスタにおいて、前記チャネル層および前記障壁層は主表面を0001面として形成され、前記ゲート領域に対応する前記障壁層に他の領域より薄い溝部を形成することにより前記空乏領域が形成されていることを特徴とする電界効果トランジスタ。請求項1記載の電界効果トランジスタにおいて、前記チャネル層および前記障壁層は主表面を0001面として形成され、前記ゲート領域に対応する前記障壁層にフッ素プラズマを照射することにより前記空乏領域が形成されていることを特徴とする電界効果トランジスタ。請求項1記載の電界効果トランジスタにおいて、前記障壁層は、層厚5nm以下に形成され、前記ゲート領域以外の前記障壁層にイオン打ち込みにより形成された不純物導入領域を備えることを特徴とする電界効果トランジスタ。請求項1記載の電界効果トランジスタにおいて、前記チャネル層および前記障壁層は主表面を非極性面として形成され、前記ゲート領域以外の前記障壁層にイオン打ち込みにより形成された不純物導入領域を備えることを特徴とする電界効果トランジスタ。請求項1~5のいずれか1項に記載の電界効果トランジスタにおいて、前記ゲート電極は、ゲート絶縁層を介して形成されていることを特徴とする電界効果トランジスタ。請求項1~6のいずれか1項に記載の電界効果トランジスタにおいて、前記チャネル層および前記障壁層の材料の組み合わせは、AlXGa1XNおよびGaN、AlX1Ga1X1NおよびInX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1NおよびAlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaNおよびInXGa1XN0<X≦1、InX1Ga1X1NおよびInX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XNおよびGaN0≦X<0.5、InX1Al1X1NおよびAlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1NおよびInX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択されたものであることを特徴とする電界効果トランジスタ。ところが、上述した従来のエンハンスメント型の窒化物半導体電界効果トランジスタにおいては、ドレイン電流の増加を図ることが実効的に困難な状況にある。この点について、図7,図8を用いて説明する。一般的なエンハンスメント型の窒化物半導体電界効果トランジスタの一部構成を模式的に示す断面図である。この窒化物半導体電界効果トランジスタは、半導体基板不図示の極性面であるc面上すなわち0001面上に、チャネル層701、障壁層702のへテロ構造を備え、障壁層702の上に、ソース電極703およびドレイン電極704を備え、さらに、ソース電極703およびドレイン電極704の間に、絶縁層705を介してゲート電極706を備えている。ゲート電極706の下方に存在する障壁層702の層厚を、チャネル電子の空乏を得るために薄く形成することが、一般的にはエンハンスメント型の窒化物半導体電界効果トランジスタの特徴になっている。また、ソース電極からゲート電極706下のチャネル電子へのアクセス抵抗を低くする低いソース抵抗とするために、ソース電極703とゲート電極706との間およびゲート電極706とドレイン電極704との間における障壁層702の層厚が、ゲート電極706の下方に存在する障壁層702の層厚に比べて大きい、いわゆるリセスゲート構造とされている。このことは、窒化物半導体を用いた典型的なエンハンスメント型電界効果トランジスタの特徴である。さらに、この窒化物半導体電界効果トランジスタにおいては、高いゲート耐圧を得るために、ゲート電極706と障壁層702の間に絶縁層705を配置した、いわゆる絶縁ゲート構造あるいはMISMetalInsulatorSemiconductor構造が用いられている。この絶縁ゲート構造においては、ゲート電極706の下方の領域に存在する障壁層702の層厚は、より高いしきい値を得るために、ゼロであっても構わない。ただし、この場合には、一般に、チャネル界面の品質が劣化するため、キャリアとしてチャネル層701を流れるチャネル電子の速度が低下し、ドレイン電流の低下が起こるという問題が発生する場合がある。このような窒化物半導体電界効果トランジスタにおいては、実用上十分な耐圧を得るために、ソース電極703とゲート電極706との間に対し、ゲート電極706とドレイン電極704との間を長くした構造としている。図8は、上述したエンハンスメント型の窒化物半導体電界効果トランジスタにおけるチャネル電子の有無の様子を模式的に示した断面図である。ゲート電極706の下方の障壁層702の層厚は小さく、これ以外の領域の障壁層702の層厚は大きい。この結果、チャネル層701のゲート電極706の下方の領域においては、キャリアとなる電子が空乏した電子空乏領域802が存在し、これ以外の領域においては、キャリアとして2次元電子801が存在する状態になっている。従って、ゲート電極706に電圧が印加されないゲート電圧ゼロ時には、ソースドレイン電極間に電圧ドレイン電圧が印加されても素子に電流ドレイン電流は流れない。一方、ゲート電極706に正のゲート電圧が印加されると、ゲートリセス領域にチャネル電子が誘起され、この結果、ドレイン電流が流れるようになり、かくしてエンハンスメント動作が実現される。しかし、上述したエンハンスメント型の窒化物半導体電界効果トランジスタにおいては、ソース抵抗ソース電極703とゲート電極706との間の抵抗が一般に大きいため、正ゲート電圧印加時におけるデバイス動作状態においても、十分に高いドレイン電流を得ることができないという問題がある。本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようにすることを目的とする。本発明に係る電界効果トランジスタは、第1窒化物半導体からなるチャネル層と、第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなる障壁層と、障壁層の上のゲート領域に形成されたゲート電極と、ゲート領域におけるチャネル層に形成された空乏領域と、ゲート領域と離間して障壁層の上に形成されたソース電極と、ゲート電極を挟んでソース電極と対向し、ゲート領域と離間して障壁層の上に形成されたドレイン電極とを備え、ドレイン電極とゲート領域との距離は、ソース電極とゲート領域との距離より長く形成され、ゲート電極は、ゲート領域からソース電極の側に延在して形成され、ゲート電極に対する電圧印加でゲート領域とソース電極との間のチャネル層における電子濃度が増加可能とされ、ゲート電極は、ゲート領域からドレイン電極の側に1μm以下の範囲で延在して形成されている。上記電界効果トランジスタにおいて、チャネル層および障壁層は主表面を0001面として形成され、ゲート領域に対応する障壁層に他の領域より薄い溝部を形成することにより空乏領域が形成されているようにすればよい。また、チャネル層および障壁層は主表面を0001面として形成され、ゲート領域に対応する障壁層にフッ素プラズマを照射することにより空乏領域が形成されているようにしてもよい。上記電界効果トランジスタにおいて、障壁層は、層厚5nm以下に形成され、ゲート領域以外の障壁層にイオン打ち込みにより形成された不純物導入領域を備えるようにしてもよい。また、チャネル層および障壁層は主表面を非極性面として形成され、ゲート領域以外の障壁層にイオン打ち込みにより形成された不純物導入領域を備えるようにしてもよい。なお、ゲート電極は、ゲート絶縁層を介して形成されているようにしてもよい。上記チャネル層および障壁層の材料の組み合わせは、AlXGa1XNおよびGaN、AlX1Ga1X1NおよびInX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1NおよびAlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaNおよびInXGa1XN0<X≦1、InX1Ga1X1NおよびInX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XNおよびGaN0≦X<0.5、InX1Al1X1NおよびAlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1NおよびInX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択されたものであればよい。以上説明したように、本発明によれば、ゲート電極は、ゲート領域からソース電極の側に延在して形成され、ゲート電極に対する電圧印加でゲート領域とソース電極との間のチャネル層における電子濃度が増加可能とされているようにしたので、窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。実施の形態1はじめに、本発明の実施の形態1について図1を用いて説明する。図1は、本発明の実施の形態1における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、第1窒化物半導体からなるチャネル層101と、第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなる障壁層102と、障壁層102の上のゲート領域121に形成されたゲート電極104とを備える。また、ゲート領域121におけるチャネル層101に形成された空乏領域105と、ゲート領域121と離間して障壁層102の上に形成されたソース電極106と、ゲート電極104を挟んでソース電極106と対向し、ゲート領域121と離間して障壁層102の上に形成されたドレイン電極107とを備える。また、ドレイン電極107とゲート領域121との間の距離ドレイン領域123の長さは、ソース電極106とゲート領域121との間の距離ソース領域122の長さより長く形成され、加えて、ゲート電極104は、ゲート領域121からソース電極106の側に延在する延在部141を備えて形成されている。後述するように、ゲート電極104のソース電極106の側への延在部141により、ゲート電極104に対する電圧印加でソース領域122のチャネル層101における電子濃度が増加可能とされている。本実施の形態では、ソース領域122の全域にゲート電極104の延在部141が形成され、ソース領域122の全域が、ゲート電極104で覆われた構成としている。本実施の形態では、チャネル層101および障壁層102は、主表面を0001面として形成され、ゲート領域121に対応する障壁層102に他の領域より薄い溝部を形成することにより空乏領域105を形成している。溝部においては、障壁層102は他の領域より薄く形成されているため、チャネル電子の空乏空乏領域105を得ることができる。これは、いわゆるリセスゲート構造と呼ばれている構造である。なお、障壁層102は、層厚1nm~50nmの範囲とされていればよい。また、リセスゲート構造としているゲート領域121においては、障壁層102は、層厚10nm以下とされていればよい。ゲート領域121における障壁層102の層厚は、0nmとしてもよい。また、このようにゲート領域121において障壁層102を除去している場合、ゲート領域121のチャネル層101が、ある程度薄く0~10nmされて凹部を形成していてもよい。また、ゲート領域121以外の障壁層102は、ノンドープとしてもよく、また、Siなどの不純物を導入することで、ソース抵抗およびドレイン抵抗を低下させるようにしてもよい。ここで、障壁層102の層厚について説明する。リセスゲート構造とする場合、ゲート領域121以外の素子領域においては、当該の領域のチャネル層101に2次元電子を発生させるために、障壁層102は1nm以上の層厚がいかなる場合でも必要である。また一般に、障壁層102の層厚の増大とともに発生する2次元電子の濃度も増大するが、50nmを超える層厚があっても2次元電子の濃度がさらに増大することは起こらない。従って、障壁層102の層厚は、1nm~50nmの範囲とされていればよい。また、電界効果トランジスタのエンハンスメント動作のためには、ゲート領域121においてチャネル電子が空乏することが必要である。このためには、ゲート領域121における障壁層102の層厚が10nm以下であることが重要となる。また、ゲート領域121において障壁層102が存在せず、ゲート領域121のチャネル層101の上端位置が、ゲート領域121以外のチャネル層101の上端位置より下方に存在していても差し支えないが、位置の高低差が10nmを超えると、素子のエンハンスメント動作に際してゲート領域121に誘起したチャネル電子とゲート領域121以外の領域の2次元電子との間で、良好な電気的接続が得られない。従って、上記の高低差の範囲は、0nm~10nmとされてればよい。さらに、本実施の形態では、ゲート電極104の下方の全ての領域に、ゲート絶縁層103を備えている。ゲート絶縁層103は、層厚100nm以下とされていればよい。ゲート絶縁層103は、ゲート耐圧を増大するために、少なくともゲート電極104の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層103の層厚が100nmを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層103の層厚は100nm以下とすることが重要である。なお、図1では、ドレイン領域123の間の領域にもゲート絶縁層103を形成しているが、この領域におけるゲート絶縁層103はなくてもよく、また、層厚は任意である。本実施の形態における電界効果トランジスタは、ゲート電極104が、ゲート領域121からソース電極106の側に延在する延在部141が形成されているようにしたので、正のゲート電圧印加によって、ソースゲート間領域の障壁層102とチャネル層101との界面近傍のチャネル層101内に2次元電子が誘起され、ソース抵抗が低減し、この結果、ドレイン電流が増大する。以下、ソース抵抗の低減について図2を用いて説明する。まず、図2のaの実線に示すように、真性ゲート領域ゲート領域121における電子濃度は、いずれの形態の電界効果トランジスタにおいても、しきい値以上のゲート電圧が印加されると線形に増加する。一方、ソース領域122にゲート電極104の延在部が形成されていない場合、図2のbの一点鎖線に示すように、ソース領域122における電子濃度は、ゲート電圧によらず一定である。これに対し、ソース領域122にゲート電極104の延在部141を形成する場合、図2のcの破線に示すように、ソース領域122における電子濃度はゲート電圧の印加とともに線形に増加するソース領域キャリア誘起。ここで、ソース領域122における電子濃度の増大は、ソース抵抗の低減に帰するため、本実施の形態によれば、ソース抵抗がゲート電圧の印加とともに低下し、この結果、ドレイン電流も従来型電界効果トランジスタと比較して増大する。このように、本実施の形態によれば、高いドレイン電流を実現することが可能となる。例えば、ソース領域122の50以上が、ゲート電極104の延在部141によって覆われていれば、一般的な使用範囲においては、十分に大きなキャリア誘起の効果によるソース抵抗の低減が得られる。また、特に、全てのソース領域122をゲート電極104の延在部141で覆うことで、ゲート電圧印加によってソース領域に誘起されるキャリアは、最大となる。ソース電極106側へのゲート電極104の延在部141の長さは、ゲート電極104に対する電圧印加でソース領域122のチャネル層101における電子濃度が、所望の範囲に増加可能とされる範囲とすればよい。なお、一般に、ソース領域122の50以上が、ゲート電極104の延在部141によって覆われた構成では、ソースゲート容量が増大することによって超高周波動作が損なわれることになる。しかしながら、エンハンスメント型電界効果トランジスタが適用される電力応用においては、超高周波動作は要求されておらず、ソース領域122の50以上が、ゲート電極104の延在部141によって覆われた構成でも、十分に適用可能である。電力応用においては、高いドレイン電流が得られる効果が大きい。一方、ドレイン領域123の側には、ゲート電極104の延在部142の長さを1μm以下としている。この構造とすることで、ゲート領域121とドレイン電極107との間の領域ドレイン領域における電子濃度の増大によるドレイン耐圧の低下が防止できる。また、ドレイン電極107の側のゲート電極104の端部延在部142は、ドレイン電極107の側のゲート領域121の端部に対応しているので、このゲート領域121の端部における電界集中を緩和させることができる。なお、この電界集中の領域は、ゲート領域121の端部より0~1μmの領域であり、ドレイン電極107の側へのゲート電極104の延在部142の長さは、1μm以下とすればよい。以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層101は、層厚3μmのGaNから構成する。次に、障壁層102は、Al03Ga07Nから構成し、ゲート領域121においては、層厚3nmとし、ソース領域122およびドレイン領域123においては、層厚20nmとする。例えば、c面サファイア基板あるいはSiC基板あるいはSi基板等の半導体基板上に、層厚3μmのGaNからなるチャネル層101、および、層厚20nmのAl03Ga07Nからなる障壁層102を、有機金属気相成長法MOVPE:MetalOrganicVaporPhaseEpitaxyなどの結晶成長法によって成長させた後、ドライエッチング法などの従来のパターニング技術によって成形して作製することができる。例えば、障壁層102となるAl03Ga07N層を積層した後、ゲート領域121をドライエッチング法などにより選択的に除去することで、ゲート電極104の下部の構造リセスゲート構造が形成できる。例えば、ゲート領域121のソースドレイン間方向の長さリセスゲート長を0.5μmに形成する。次に、電極金属を蒸着させてソース電極106およびドレイン電極107を形成する。次に、原子層堆積法ALD:AtomicLayerDepositionなどの堆積方法によって層厚30nm程度にAl2O3を堆積することで、ゲート絶縁層103を形成する。次に、ゲート絶縁層103の上に、電極金属を蒸着してゲート電極104を形成する。ここで、ソース領域122のソースドレイン間方向の長さソースゲート間距離を1.0μmとし、ドレイン領域123のソースドレイン間方向の長さドレインゲート間距離を6.5μmとした。また、ゲート電極104のソース電極106側に延在する延在部141の長さは、1.1μmとした。この場合、ゲート電極104は、ゲート絶縁層103を介してソース電極106の端部の上にまで延在した状態となり、ソース領域122の全域が、ゲート電極104で覆われた状態となる。また、ゲート電極104のドレイン電極107側に延在する延在部142の長さは、0.1μmとした。上述したように作製した本実施の形態における電界効果トランジスタの特性を評価したところ、3Vなるしきい値を有するエンハンスメント型のデバイス動作において、最大2.0A/mmなる高いドレイン電流密度が実現された。なお、比較のために、ゲート電極のソース側に延在させる長さを0.1μmとし、他の構成は上述同様とした電界効果トランジスタを作製したところ、3Vなるしきい値を有するエンハンスメント型のデバイス動作が得られたが、ドレイン電流密度は最大0.7A/mmとなった。このように、ゲート電極をソース側に延在させていない構成では、本実施の形態の電界効果トランジスタによる最大ドレイン電流密度2.0A/mmに比較して、低いドレイン電流密度となる。実施の形態2次に、本発明の実施の形態2について図3を用いて説明する。図3は、本発明の実施の形態2における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、第1窒化物半導体からなるチャネル層301と、第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなる障壁層302と、障壁層302の上のゲート領域321に形成されたゲート電極304とを備える。また、ゲート領域321におけるチャネル層301に形成された空乏領域305と、ゲート領域321と離間して障壁層302の上に形成されたソース電極306と、ゲート電極304を挟んでソース電極306と対向し、ゲート領域321と離間して障壁層302の上に形成されたドレイン電極307とを備える。また、ドレイン電極307とゲート領域321との間の距離ドレイン領域323の長さは、ソース電極306とゲート領域321との間の距離ソース領域322の長さより長く形成され、加えて、ゲート電極304は、ゲート領域321からソース電極306の側に延在する延在部341を備えて形成されている。後述するように、ゲート電極304のソース電極306の側への延在部341により、ゲート電極304に対する電圧印加でソース領域322のチャネル層301における電子濃度が増加可能とされている。実施の形態2では、ソース領域322の全域にゲート電極304の延在部341が形成され、ソース領域322の全域が、ゲート電極304で覆われた構成としている。実施の形態2では、チャネル層301および障壁層302は、主表面を0001面として形成され、ゲート領域321に対応する障壁層302にフッ素プラズマを照射することにより、空乏領域305を形成している。障壁層302を形成した後、空乏領域305となる箇所にフッ素プラズマを照射すればよい。障壁層302にフッ素プラズマの照射処理がされているため、チャネル層301の空乏領域305は、チャネル電子の空乏を得ることができる。なお、障壁層302は、層厚1nm~50nmの範囲とされていればよい。ゲート領域321以外の素子領域においては、当該の領域のチャネル層301に2次元電子を発生させるために、障壁層302は1nm以上の層厚がいかなる場合でも必要である。また一般に、障壁層302の層厚の増大とともに発生する2次元電子の濃度も増大するが、50nmを超える層厚があっても2次元電子の濃度がさらに増大することは起こらない。従って、障壁層302の層厚は、1nm~50nmの範囲とされていればよい。また、ゲート領域321以外の障壁層302は、ノンドープとしてもよく、また、Siなどの不純物を導入することで、ソース抵抗およびドレイン抵抗を低下させるようにしてもよい。さらに、実施の形態2では、ゲート電極304の下方の全ての領域に、ゲート絶縁層303を備えている。ゲート絶縁層303は、層厚100nm以下とされていればよい。ゲート絶縁層303は、ゲート耐圧を増大するために、少なくともゲート電極304の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層303の層厚が100nmを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層303の層厚は100nm以下とすることが重要である。なお、図3では、ドレイン領域323の間の領域にもゲート絶縁層303を形成しているが、この領域におけるゲート絶縁層303はなくてもよく、また、層厚は任意である。実施の形態2における電界効果トランジスタは、ゲート電極304が、ゲート領域321からソース電極306の側に延在する延在部341が形成されているようにしたので、正のゲート電圧印加によって、ソースゲート間領域の障壁層302とチャネル層301との界面近傍のチャネル層301内に2次元電子が誘起され、ソース抵抗が低減し、この結果、ドレイン電流が増大する。ソース領域322における電子濃度は、ゲート電圧の印加とともに線形に増加するソース領域キャリア誘起。ここで、ソース領域322における電子濃度の増大は、ソース抵抗の低減に帰するため、実施の形態2によれば、ソース抵抗がゲート電圧の印加とともに低下し、この結果、ドレイン電流も従来型電界効果トランジスタと比較して増大する。このように、実施の形態2によれば、高いドレイン電流を実現することが可能となる。例えば、ソース領域322の50以上が、ゲート電極304の延在部341によって覆われていれば、一般的な使用範囲においては、十分に大きなキャリア誘起の効果によるソース抵抗の低減が得られる。また、特に、全てのソース領域322をゲート電極304の延在部341で覆うことで、ゲート電圧印加によってソース領域に誘起されるキャリアは、最大となる。ソース電極306側へのゲート電極304の延在部341の長さは、ゲート電極304に対する電圧印加でソース領域322のチャネル層301における電子濃度が、所望の範囲に増加可能とされる範囲とすればよい。なお、一般に、ソース領域322の50以上が、ゲート電極304の延在部341によって覆われた構成では、ソースゲート容量が増大することによって超高周波動作が損なわれることになる。しかしながら、エンハンスメント型電界効果トランジスタが適用される電力応用においては、超高周波動作は要求されておらず、ソース領域322の50以上が、ゲート電極304の延在部341によって覆われた構成でも、十分に適用可能である。電力応用においては、高いドレイン電流が得られる効果が大きい。一方、ドレイン領域323の側には、ゲート電極304の延在部342の長さを1μm以下としている。この構造とすることで、ゲート領域321とドレイン電極307との間の領域ドレイン領域における電子濃度の増大によるドレイン耐圧の低下が防止できる。また、ドレイン電極307の側のゲート電極304の端部延在部342は、ドレイン電極307の側のゲート領域321の端部に対応しているので、このゲート領域321の端部における電界集中を緩和させることができる。なお、この電界集中の領域は、ゲート領域321の端部より0~1μmの領域であり、ドレイン電極307の側へのゲート電極304の延在部342の長さは、1μm以下とすればよい。以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層301は、層厚3μmのGaNから構成する。また、障壁層302は、層厚20nmのAl03Ga07Nから構成する。例えば、c面サファイア基板あるいはSiC基板あるいはSi基板等の半導体基板上に、層厚3μmのGaNからなるチャネル層301、および、層厚20nmのAl03Ga07Nからなる障壁層302を、有機金属気相成長法などの結晶成長法によって成長させればよい。また、公知のプラズマ処理装置を用い、障壁層302のゲート領域321に対してフッ素プラズマを照射することで、空乏領域305を形成する。例えば、ソースドレイン間方向の長さ0.5μmのゲート領域321が開放しているマスクパターンを用い、この領域に選択的にフッ素プラズマを照射すればよい。次に、電極金属を蒸着させてソース電極306およびドレイン電極307を形成する。次に、原子層堆積法などの堆積方法によって層厚30nm程度にAl2O3を堆積することで、ゲート絶縁層303を形成する。次に、ゲート絶縁層303の上に、電極金属を蒸着してゲート電極304を形成する。ここで、ソース領域322のソースドレイン間方向の長さソースゲート間距離を1.0μmとし、ドレイン領域323のソースドレイン間方向の長さドレインゲート間距離を6.5μmとした。また、ゲート電極304のソース電極306側に延在する延在部341の長さは、1.1μmとした。この場合、ゲート電極304は、ゲート絶縁層303を介してソース電極306の端部の上にまで延在した状態となり、ソース領域322の全域が、ゲート電極304で覆われた状態となる。また、ゲート電極304のドレイン電極307側に延在する延在部342の長さは、0.1μmとした。上述したように作製した実施の形態2における電界効果トランジスタの特性を評価したところ、3Vなるしきい値を有するエンハンスメント型のデバイス動作において、最大2.0A/mmなる高いドレイン電流密度が実現された。前述した実施の形態1と実施の形態2とを比較すると、素子特性は同じであるが、実施の形態2においてはフッ素プラズマ処理のプロセスが必要である一方、実施の形態1で必要なリセスゲート構造の形成プロセスが不要であるという、プロセス上の得失が存在する。実施の形態3次に、本発明の実施の形態3について図4を用いて説明する。図4は、本発明の実施の形態3における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、第1窒化物半導体からなるチャネル層401と、第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなる障壁層402と、障壁層402の上のゲート領域421に形成されたゲート電極404とを備える。また、ゲート領域421におけるチャネル層401に形成された空乏領域405と、ゲート領域421と離間して障壁層402の上に形成されたソース電極406と、ゲート電極404を挟んでソース電極406と対向し、ゲート領域421と離間して障壁層402の上に形成されたドレイン電極407とを備える。また、ドレイン電極407とゲート領域421との間の距離ドレイン領域423の長さは、ソース電極406とゲート領域421との間の距離ソース領域422の長さより長く形成され、加えて、ゲート電極404は、ゲート領域421からソース電極406の側に延在する延在部441を備えて形成されている。後述するように、ゲート電極404のソース電極406の側への延在部441により、ゲート電極404に対する電圧印加でソース領域422のチャネル層401における電子濃度が増加可能とされている。実施の形態3では、ソース領域422の全域にゲート電極404の延在部441が形成され、ソース領域422の全域が、ゲート電極404で覆われた構成としている。なお、実施の形態3では、障壁層402は、層厚5nm以下に形成し、ゲート領域421以外の障壁層402には、イオン打ち込みにより不純物を導入する不純物導入領域を形成することで、空乏領域405を形成している。例えば、ゲート領域421以外の領域に選択的にイオン打ち込みにより不純物を導入することで、不純物導入領域が形成できる。不純物導入領域の下のチャネル層401においては、チャネル電子が存在する状況が実現できる。一方、不純物が導入されていないゲート領域421においては、障壁層402が層厚5nm以下に形成されているので、空乏領域405は、チャネル電子の空乏を得ることができる。さらに、実施の形態3では、ゲート電極404の下方の全ての領域に、ゲート絶縁層403を備えている。ゲート絶縁層403は、層厚100nm以下とされていればよい。ゲート絶縁層403は、ゲート耐圧を増大するために、少なくともゲート電極404の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層403の層厚が100nmを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層403の層厚は100nm以下とすることが重要である。なお、図4では、ドレイン領域423の間の領域にもゲート絶縁層403を形成しているが、この領域におけるゲート絶縁層403はなくてもよく、また、層厚は任意である。実施の形態3における電界効果トランジスタは、ゲート電極404が、ゲート領域421からソース電極406の側に延在する延在部441が形成されているようにしたので、正のゲート電圧印加によって、ソースゲート間領域の障壁層402とチャネル層401との界面近傍のチャネル層401内に2次元電子が誘起され、ソース抵抗が低減し、この結果、ドレイン電流が増大する。ソース領域422における電子濃度はゲート電圧の印加とともに線形に増加するソース領域キャリア誘起。ここで、ソース領域422における電子濃度の増大は、ソース抵抗の低減に帰するため、実施の形態3によれば、ソース抵抗がゲート電圧の印加とともに低下し、この結果、ドレイン電流も従来型電界効果トランジスタと比較して増大する。このように、実施の形態3によれば、高いドレイン電流を実現することが可能となる。例えば、ソース領域422の50以上が、ゲート電極404の延在部441によって覆われていれば、一般的な使用範囲においては、十分に大きなキャリア誘起の効果によるソース抵抗の低減が得られる。また、特に、全てのソース領域422をゲート電極404の延在部441で覆うことで、ゲート電圧印加によってソース領域に誘起されるキャリアは、最大となる。ソース電極406側へのゲート電極404の延在部441の長さは、ゲート電極404に対する電圧印加でソース領域422のチャネル層401における電子濃度が、所望の範囲に増加可能とされる範囲とすればよい。なお、一般に、ソース領域422の50以上が、ゲート電極404の延在部441によって覆われた構成では、ソースゲート容量が増大することによって超高周波動作が損なわれることになる。しかしながら、エンハンスメント型電界効果トランジスタが適用される電力応用においては、超高周波動作は要求されておらず、ソース領域422の50以上が、ゲート電極404の延在部441によって覆われた構成でも、十分に適用可能である。電力応用においては、高いドレイン電流が得られる効果が大きい。一方、ドレイン領域423の側には、ゲート電極404の延在部442の長さを1μm以下としている。この構造とすることで、ゲート領域421とドレイン電極407との間の領域ドレイン領域における電子濃度の増大によるドレイン耐圧の低下が防止できる。また、ドレイン電極407の側のゲート電極404の端部延在部442は、ドレイン電極407の側のゲート領域421の端部に対応しているので、このゲート領域421の端部における電界集中を緩和させることができる。なお、この電界集中の領域は、ゲート領域421の端部より0~1μmの領域であり、ドレイン電極407の側へのゲート電極404の延在部442の長さは、1μm以下とすればよい。以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層401は、層厚3μmのGaNから構成する。また、障壁層402は、層厚4nmのAl03Ga07Nから構成する。例えば、c面サファイア基板あるいはSiC基板あるいはSi基板等の半導体基板上に、層厚3μmのGaNからなるチャネル層401、および、層厚4nmのAl03Ga07Nからなる障壁層402を、有機金属気相成長法などの結晶成長法によって成長させればよい。また、公知のイオン注入装置を用い、障壁層402のゲート領域321以外の領域に対してSiをイオン打ち込みすることで、空乏領域405が形成された状態とする。例えば、ソースドレイン間方向の長さ0.5μmのゲート領域421をマスクするマスクパターンを用い、このマスクパターン以外の領域に選択的にシリコンをイオン打ち込みすればよい。次に、電極金属を蒸着させてソース電極406およびドレイン電極407を形成する。次に、原子層堆積法などの堆積方法によって層厚30nm程度にAl2O3を堆積することで、ゲート絶縁層403を形成する。次に、ゲート絶縁層403の上に、電極金属を蒸着してゲート電極404を形成する。ここで、ソース領域422のソースドレイン間方向の長さソースゲート間距離を1.0μmとし、ドレイン領域423のソースドレイン間方向の長さドレインゲート間距離を6.5μmとした。また、ゲート電極404のソース電極406側に延在する延在部441の長さは、1.1μmとした。この場合、ゲート電極404は、ゲート絶縁層403を介してソース電極406の端部の上にまで延在した状態となり、ソース領域422の全域が、ゲート電極404で覆われた状態となる。また、ゲート電極404のドレイン電極407側に延在する延在部442の長さは、0.1μmとした。上述したように作製した実施の形態3における電界効果トランジスタの特性を評価したところ、3Vなるしきい値を有するエンハンスメント型のデバイス動作において、最大2.0A/mmなる高いドレイン電流密度が実現された。前述した実施の形態1と実施の形態3とを比較すると、素子特性は同じであるが、実施の形態3においては不純物導入のプロセスが必要である一方、実施の形態1で必要なリセスゲート構造の形成プロセスが不要であるという、プロセス上の得失が存在する。なお、上述した実施の形態においては、チャネル層401および障壁層402は、主表面を0001面として形成してもよく、また、主表面を非極性面としてもよい。いずれの面に形成しても、障壁層402は、層厚5nm以下に形成しているので、不純物を導入していないゲート領域421の障壁層402では、2次元電子ガスが生じることはなく、空乏領域405は、チャネル電子の空乏を得ることができる。実施の形態4次に、本発明の実施の形態4について図5を用いて説明する。図5は、本発明の実施の形態4における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、第1窒化物半導体からなるチャネル層501と、第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなる障壁層502と、障壁層502の上のゲート領域521に形成されたゲート電極504とを備える。また、ゲート領域521におけるチャネル層501に形成された空乏領域505と、ゲート領域521と離間して障壁層502の上に形成されたソース電極506と、ゲート電極504を挟んでソース電極506と対向し、ゲート領域521と離間して障壁層502の上に形成されたドレイン電極507とを備える。また、ドレイン電極507とゲート領域521との間の距離ドレイン領域523の長さは、ソース電極506とゲート領域521との間の距離ソース領域522の長さより長く形成され、加えて、ゲート電極504は、ゲート領域521からソース電極506の側に延在する延在部541を備えて形成されている。後述するように、ゲート電極504のソース電極506の側への延在部541により、ゲート電極504に対する電圧印加でソース領域522のチャネル層501における電子濃度が増加可能とされている。実施の形態4では、ソース領域522の全域にゲート電極504の延在部541が形成され、ソース領域522の全域が、ゲート電極504で覆われた構成としている。なお、実施の形態4では、チャネル層501および障壁層502は、主表面を非極性面として形成し、ゲート領域521以外の障壁層502には、イオン打ち込みにより不純物を導入する不純物導入領域を形成することで、空乏領域505を形成している。例えば、ゲート領域521以外の領域に選択的にイオン打ち込みにより不純物を導入することで、不純物導入領域が形成できる。不純物導入領域の下のチャネル層501においては、チャネル電子が存在する状況が実現できる。一方、不純物が導入されていないゲート領域521においては、各窒化物半導体の層が非極性の面方位に形成されているので、空乏領域505は、チャネル電子の空乏を得ることができる。非極性の面方位に形成することについて、図6を用いてより詳細に説明する。図6は、六方晶窒化物半導体結晶における面方位を示す斜視図である。実施の形態4の最大の特徴は、極性面c面:0001面の窒化物半導体ではなく、a面:00-20面、あるいは、m面:1-100面などの非極性面の窒化物半導体を用いることにある。非極性面で形成した障壁層/チャネル層ヘテロ構造においては、通常の極性面で形成したヘテロ構造の場合とは異なり、分極効果が存在しない。このため、ヘテロ界面には2次元電子は発生しない。従って、不純物を導入していないゲート領域521では、エンハンスメント動作を得るために必要な、空乏領域505が形成できる。なお、障壁層502の層厚は、チャネル電子を空乏させるためには任意であるが、層厚が50nmを超えると、ソース電極506あるいはドレイン電極507からチャネル電子への電気的抵抗が一般に増大し、デバイス動作に不利となる。従って、障壁層502の層厚は、50nm以下とすることが適切である。さらに、実施の形態4では、ゲート電極504の下方の全ての領域に、ゲート絶縁層503を備えている。ゲート絶縁層503は、層厚100nm以下とされていればよい。ゲート絶縁層503は、ゲート耐圧を増大するために、少なくともゲート電極504の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層503の層厚が100nmを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層503の層厚は100nm以下とすることが重要である。なお、図5では、ドレイン領域523の間の領域にもゲート絶縁層503を形成しているが、この領域におけるゲート絶縁層503はなくてもよく、また、層厚は任意である。実施の形態4における電界効果トランジスタは、ゲート電極504が、ゲート領域521からソース電極506の側に延在する延在部541が形成されているようにしたので、正のゲート電圧印加によって、ソースゲート間領域の障壁層502とチャネル層501との界面近傍のチャネル層501内に2次元電子が誘起され、ソース抵抗が低減し、この結果、ドレイン電流が増大する。ソース領域522における電子濃度はゲート電圧の印加とともに線形に増加するソース領域キャリア誘起。ここで、ソース領域522における電子濃度の増大は、ソース抵抗の低減に帰するため、実施の形態4によれば、ソース抵抗がゲート電圧の印加とともに低下し、この結果、ドレイン電流も従来型電界効果トランジスタと比較して増大する。このように、実施の形態4によれば、高いドレイン電流を実現することが可能となる。例えば、ソース領域522の50以上が、ゲート電極504の延在部541によって覆われていれば、一般的な使用範囲においては、十分に大きなキャリア誘起の効果によるソース抵抗の低減が得られる。また、特に、全てのソース領域522をゲート電極504の延在部541で覆うことで、ゲート電圧印加によってソース領域に誘起されるキャリアは、最大となる。ソース電極506側へのゲート電極504の延在部541の長さは、ゲート電極504に対する電圧印加でソース領域522のチャネル層501における電子濃度が、所望の範囲に増加可能とされる範囲とすればよい。なお、一般に、ソース領域522の50以上が、ゲート電極504の延在部541によって覆われた構成では、ソースゲート容量が増大することによって超高周波動作が損なわれることになる。しかしながら、エンハンスメント型電界効果トランジスタが適用される電力応用においては、超高周波動作は要求されておらず、ソース領域522の50以上が、ゲート電極504の延在部541によって覆われた構成でも、十分に適用可能である。電力応用においては、高いドレイン電流が得られる効果が大きい。一方、ドレイン領域523の側には、ゲート電極504の延在部542の長さを1μm以下としている。この構造とすることで、ゲート領域521とドレイン電極507との間の領域ドレイン領域における電子濃度の増大によるドレイン耐圧の低下が防止できる。また、ドレイン電極507の側のゲート電極504の端部延在部542は、ドレイン電極507の側のゲート領域521の端部に対応しているので、このゲート領域521の端部における電界集中を緩和させることができる。なお、この電界集中の領域は、ゲート領域521の端部より0~1μmの領域であり、ドレイン電極507の側へのゲート電極504の延在部542の長さは、1μm以下とすればよい。以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層501は、層厚3μmのGaNから構成する。また、障壁層502は、層厚4nmのAl03Ga07Nから構成する。これらは、主表面を非極性面として形成する。例えば、m面やa面のサファイア基板あるいはSiC基板あるいはSi基板等の半導体基板上に、層厚3μmのGaNからなるチャネル層501、および、層厚4nmのAl03Ga07Nからなる障壁層502を、有機金属気相成長法などの結晶成長法によって成長させればよい。また、公知のイオン注入装置を用い、障壁層502のゲート領域321以外の領域に対してSiをイオン打ち込みすることで、空乏領域505が形成された状態とする。例えば、ソースドレイン間方向の長さ0.5μmのゲート領域521をマスクするマスクパターンを用い、このマスクパターン以外の領域に選択的にシリコンをイオン打ち込みすればよい。次に、電極金属を蒸着させてソース電極506およびドレイン電極507を形成する。次に、原子層堆積法などの堆積方法によって層厚30nm程度にAl2O3を堆積することで、ゲート絶縁層503を形成する。次に、ゲート絶縁層503の上に、電極金属を蒸着してゲート電極504を形成する。ここで、ソース領域522のソースドレイン間方向の長さソースゲート間距離を1.0μmとし、ドレイン領域523のソースドレイン間方向の長さドレインゲート間距離を6.5μmとした。また、ゲート電極504のソース電極506側に延在する延在部541の長さは、1.1μmとした。この場合、ゲート電極504は、ゲート絶縁層503を介してソース電極506の端部の上にまで延在した状態となり、ソース領域522の全域が、ゲート電極504で覆われた状態となる。また、ゲート電極504のドレイン電極507側に延在する延在部542の長さは、0.1μmとした。上述したように作製した実施の形態4における電界効果トランジスタの特性を評価したところ、4Vなるしきい値を有するエンハンスメント型のデバイス動作において、最大1.0A/mmなる高いドレイン電流密度が実現された。前述した実施の形態1と実施の形態4とを比較すると、実施の形態4では、非極性面の窒化物半導体ヘテロ構造における良好な電子空乏を活用した結果、4Vという高いしきい値実施の形態1では3Vが得られる利点がある。ただし、非極性ヘテロ構造の結晶成長が困難であるために電子移動度が低下し、この結果、ドレイン電流も最大1.0A/mmなる値実施の形態1では2.0A/mmにとどまるという不利な点が存在する。以上に説明したように、本発明では、窒化物半導体を用いた電界効果トランジスタにおいて、ゲート電極を、ゲート領域からソース電極の側に延在して形成することで、ゲート電極に対する電圧印加でゲート領域とソース電極との間のチャネル層における電子濃度を増加できるようにした。この結果、本発明によれば、高いドレイン電流が実現できるようになる。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、ゲート絶縁層をAl2O3から構成したMIS構造の場合を例に説明したが、これに限るものではなく、ゲート絶縁層は、SiN、SiO2、AlN、ZrO2、HfO2などの絶縁材料から構成してもよい。また、ゲート絶縁層を用いたMIS構造に限るものではなく、ゲート電極が、ショットキー接続する構成としてもよい。ただし、ゲート電極とソース電極とは、絶縁分離している必要がある。また、チャネル層および障壁層の材料の組み合わせは、AlXGa1XNおよびGaN、AlX1Ga1X1NおよびInX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1NおよびAlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaNおよびInXGa1XN0<X≦1、InX1Ga1X1NおよびInX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XNおよびGaN0≦X<0.5、InX1Al1X1NおよびAlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1NおよびInX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択されたものであればよい。チャネル層が、障壁層よりもバンドギャップが小さい窒化物半導体から構成されていればよい。"