外部からの入力を受け取る入力インターフェイス回路と、前記入力インターフェイス回路により受け取った情報に基づいて演算処理を行う演算部と、前記演算部による演算結果を外部へ出力する出力インターフェイス回路と、前記入力インターフェイス回路または前記出力インターフェイス回路の回路構成データを示す入出力インターフェイス回路構成データに基づいて、前記入力インターフェイス回路または前記出力インターフェイス回路を構成する入出力インターフェイス回路構成手段と、を備えるディジタル形保護制御装置。前記入出力インターフェイス回路構成データを記録するデータ保存手段と、を備える請求項1に記載のディジタル形保護制御装置。前記データ保存手段に保存された前記入出力インターフェイス回路構成データを書き換えるデータローディング手段を備え、前記データローディング手段は、前記入力インターフェイス回路または前記出力インターフェイス回路の回路構成データを示す入出力インターフェイス回路構成外部データが外部から入力された場合、入力された前記入出力インターフェイス回路構成外部データを前記入出力インターフェイス回路構成データとして書き換える請求項2に記載のディジタル形保護制御装置。前記データ保存手段を着脱する着脱ソケットと、を備える請求項2または3に記載のディジタル形保護制御装置。前記入出力インターフェイス回路構成データの異常の有無を判断するデータ異常検出手段と、を備える請求項1乃至4のいずれか1項に記載のディジタル形保護制御装置。前記データ異常検出手段により、前記入出力インターフェイス回路構成データに異常があると判断した場合、前記入出力インターフェイス回路構成手段が、前記入力インターフェイス回路または前記出力インターフェイス回路を構成することをロックするロック手段と、を備える請求項5に記載のディジタル形保護制御装置。前記データ異常検出手段により、前記入出力インターフェイス回路構成データに異常があると判断した場合、前記出力インターフェイス回路からの出力をロックする出力ロック手段と、を備える請求項5に記載のディジタル形保護制御装置。前記データ異常検出手段により、前記入出力インターフェイス回路構成データに異常があると判断した場合、外部に警報を出力する警報出力手段と、を備える請求項5乃至7のいずれか1項に記載のディジタル形保護制御装置。本発明の実施形態は、仕様変更が容易なディジタル形保護制御装置を提供することを目的とする。本発明の実施形態のディジタル形保護制御装置は、外部からの入力を受け取る入力インターフェイス回路と、前記入力インターフェイス回路により受け取った情報に基づいて演算処理を行う演算部とを備える。また、前記演算部による演算結果を外部へ出力する出力インターフェイス回路と、前記入力インターフェイス回路または前記出力インターフェイス回路の回路構成データを示す入出力インターフェイス回路構成データに基づいて、前記入力インターフェイス回路または前記出力インターフェイス回路を構成する入出力インターフェイス回路構成手段と、を備える。本発明の実施形態におけるディジタル形保護制御装置について図面を参照して説明する。第1の実施形態構成図1に、第1の実施形態のディジタル形保護制御装置のシステム構成を示す。ディジタル形保護制御装置1には、CPU基板4を実装するCPUラック2、DIOインターフェイス基板5およびDI基板6およびDO基板7を実装するIOラック3、を実装する。DIOインターフェイス基板5には、入出力インターフェイス回路構成データ18を保存するデータ保存手段15、入出力インターフェイス回路構成データ18を読み出しそれに基づいて入力インターフェイス回路8および出力インターフェイス回路9の回路を構成する入出力インターフェイス回路構成手段17を設ける。入力インターフェイス回路8および出力インターフェイス回路9は、例えばFPGA、CPLD等のPLDPlogramableLogicDeviceにて実現される。データ保存手段15は、EEPROMやフラッシュROMなどの電源をオフしても保存データが保証される不揮発性メモリを使用する。つまり、本実施形態が図7に示す従来の構成と異なる点は、接点回路12の回路構成をデータ化しDIOインターフェイス基板5に保存しておき、DIOインターフェイス基板5上で接点回路12と同等の回路を構成する機能を設けた点である。また、接点回路12の回路構成を表す入出力インターフェイス回路構成データ18を任意に変更できるようにしている。作用図7に示す従来のディジタル形保護制御装置1における入力インターフェイス回路8および出力インターフェイス回路9では、入力信号と出力信号との対応付けが1対1で固定としていた。一方、本発明においては、入力インターフェイス回路8および出力インターフェイス回路9の入力信号と出力信号との対応付けが、従来のような1対1の固定ではなく、入出力インターフェイス回路構成データ18に応じて変更できることが大きく異なる点である。また入力信号と出力信号との対応付けだけでなく、複数の入力信号を組み合わせた論理回路を構成しその出力を出力信号として割り付けることも可能である。図2に、本実施形態の効果を説明する図表を示す。同図を用いて、本発明における入出力インターフェイス回路構成データ18と、それを用いて入出力インターフェイス回路構成手段17が入力インターフェイス回路8および出力インターフェイス回路9を構成する様子を、具体例を用いて説明する。同図aは、従来の接点回路12の一例を示したものである。点線で囲んだ接点はDO出力基板7の出力接点、あるいは、接点数の不足を補うためにDO出力基板7の出力接点で補助リレー11を駆動して得られる連動で動作する接点を表している。Y1~Y4は接点出力12の出力であり、コモン1点で絞った回路構成である。従来はこれを同図aとして接点回路12で構成していたため、接点X1~X6が不足する場合には、補助リレー11を用いて接点増幅する必要があった。また、接点を組み合わせて論理回路を構成するため、接点と接点を接続するための配線が必要となる。このため、補助リレーの実装、および配線が発生するため、ハード費用および製作費用が発生する。そこで、この接点回路をデータ化することを考える。ここで、接点回路の出力Y1~Y4は、次の論理式1式~4式で表現できる。Y1=X11式Y2=X4andX52式Y3=X1orX23式Y4=X4orX5orX64式論理式1式~4式を入出力インターフェイス回路構成データ18として表現した例を、同図bに示す。出力に対して、使用する論理ゲートの種類、および、組み合わせる入力信号を設定したものである。この入出力インターフェイス回路構成データをもとに、出力インターフェイス回路9に同等の回路を構成し、出力インターフェイス回路9の出力信号Y1~Y4をDO出力基板7へ出力することで、同図aの接点回路を同図cのように簡素化することができる。補助リレーを用いた接点増幅や、接点と接点を接続する配線を大幅に削減することができる。同図の例では、接点増幅用の補助リレーは不要となり、配線は同図aで15本であったものが同図cでは8本まで削減できる。実際の保護制御装置では総配線本数は数100本のオーダになるため、本発明による削減効果は非常に大きい。また補助リレーが不要となることにより、DO出力基板から端子台へダイレクトに配線できるため、配線ルートもシンプルになり、それによる効果も大きい。ここで、図2は出力インターフェイス回路9に関する例を示したものだが、DI入力基板6の前段に接点回路を設けている場合には、図2の例と同様に、接点回路をデータ化した回路構成データをもとにそれと同等の回路を入力インターフェイス回路8に構成すればよい。なお、入出力インターフェイス回路構成データ18として、1対1の信号割り付けの回路構成データを実装すれば、従来の入出力インターフェイス基板15と代替可能な基板にもなる。効果本実施形態によれば、従来入出力情報に関して設けていた補助リレーおよび接点回路の代わりに、それと同等の回路をDIOインターフェイス基板5上に入出力インターフェイス回路構成データ18として持たせることによって、ハード部品および製造コストが削減できるとともに、納入電気所の個別仕様へのカスタマイズ対応においてはソフトウェアを変更することなく入出力インターフェイス回路構成データ18の変更によって簡単に対応することができる。これによって、現地改造においては、改造作業は入出力インターフェイス回路構成データ18の変更だけで済み、現地作業に先立ち入出力インターフェイス回路構成データ18を事前に検証しておくことで、改造後の装置試験の省力化を図ることが出来る。これにより現地改造に要する時間、すなわち改造対象装置及び関連する電力系統機器の停止時間を大幅に短縮することができる。なお、PLCProgrammableLogicControlerを用いた技術があるが、PLCは補助リレーを用いた接点回路をディジタル化しユニットに収納したものであり、大規模な回路を1つのユニットで置き換える。PLCに実装する回路はユーザが任意に設定できる。このPLC機構をディジタル形保護制御装置に内蔵する方法も不可能ではないが、PLC機構によって回路変更することはソフトウェアを変更することに等しい。本実施形態がPLCと大きく異なる点は、保護制御装置のソフトウェアに一切変更が伴わないことである。本実施形態では標準装置として開発した検証済みのソフトウェアを変更せずに済むため、品質保証の面で大きなメリットがある。納入電気所毎の個別仕様への対応は、ソフトウェアを実行するCPU基板4とはハード分離されたDIOインターフェイス基板5上のハード回路のカスタマイズで実現する。保護制御機能を実装したCPU基板4のソフトウェアではなくハード回路で機能を実現することにより、回路動作に関して高い応答性が得られる点がメリットとなる。また、PLCを用いた技術とは異なり、本実施形態では電源立ち上げ時は電源投入直後から回路動作が可能である。第2の実施形態構成図3に、第2の実施形態のディジタル形保護制御装置のシステム構成を示す。同図は、第2の実施形態の構成に対して、入力インターフェイス回路構成外部データ16を装置外部からデータ保存手段15へ書込みを行うためのデータローディング手段19を追加したものである。データローディング手段19は、入力インターフェイス回路構成外部データ16を、データ保存手段15へ入出力インターフェイス回路構成データ18として保存する。効果本実施形態によれば、第1の実施形態の効果に加えて、入出力インターフェイス回路構成データ18の書き換えを容易に行えるようになる。つまり、利用者はディジタル形保護制御装置1の外部から入出力インターフェイス回路構成外部データ16をデータローディング手段19に入力することによって、データローディング手段19が入力インターフェイス回路構成外部データ16を入出力インターフェイス回路構成データ18として書き変えられる。第3の実施形態構成図4に、第3の実施形態のディジタル形保護制御装置のシステム構成を示す。同図は、第1の実施形態の構成に対して、データ保存手段20を着脱できる着脱ソケット21を使用し、データ保存手段20を着脱できるようにしたものである。ここで、データ保存手段20はEEPROMやフラッシュROMなどの不揮発性メモリ素子を用いる。市販のリムーバブルメモリ、例えばUSBメモリ等を適用する構成方法もある。データ保存手段20の入出力インターフェイス回路構成データ18を変更する際は、着脱ソケット21からデータ保存手段20を外し、異なる入出力インターフェイス回路構成データ18が保存されたデータ保存手段20を着脱ソケット21に取り付ける。効果本実施形態によれば、第1の実施形態の効果に加えて、データ保存手段20を交換することによって、入出力インターフェイス回路構成データ18を変更することができる。つまり、利用者はデータ保存手段20の素子を交換することによって、入出力インターフェイス回路構成データ18の変更を容易に行うことが可能である。第4の実施形態構成図5に、第4の実施形態のディジタル形保護制御装置のシステム構成を示す。同図は、第2の実施形態の構成に対して、DO出力基板7-2、接点回路12-2、データ異常検出手段22、構成ロック手段23、および警報出力手段24を備える。データ異常検出手段22は、電源投入直後等の初期化時に、データ保存手段15に保存した入出力インターフェイス回路構成データ18の異常の有無を検出する。異常があることが検出された場合、異常があることを示す異常信号を構成ロック手段23、警報出力手段24に出力する。構成ロック手段23は、データ異常検出手段22から異常信号を受信した場合、入出力インターフェイス回路構成手段17が入出力インターフェイス回路構成データ18を用いて入力インターフェイス回路8および出力インターフェイス回路9を構成することをロックする。警報出力手段24は、データ異常検出手段22から異常信号を受信した場合、DO出力基板7-2、接点回路12-2を介して警報25を出力する。ここで、データ異常検出手段22が入出力インターフェイス回路構成データ18の異常を検出する方法として、検定用にサム値、あるいはCRC値を付加する方法や、データを二重化しておき、回路構成データと二重化データとを付き合わせる構成が一般的である。効果本発明によれば、第2の実施形態の効果に加え、入出力インターフェイス回路構成データ18の異常が発見された場合、外部に警報25を出力することができ、利用者が容易に異常を認識できる。また、入出力インターフェイス回路構成手段17は、異常がある入出力インターフェイス回路構成データ18に基づいて、入力インターフェイス回路8および出力インターフェイス回路9を構成することが無いため、ディジタル形保護制御装置1の誤動作を防止することが可能である。第5の実施形態図6に、第5の実施形態のディジタル形保護制御装置のシステム構成を示す。同図は、第2の実施形態の構成に対して、DO出力基板7-2、接点回路12-2、データ異常検出手段26、出力ロック手段27、および警報出力手段24を備える。データ異常検出手段26は、常時、データ保存手段15に保存した入出力インターフェイス回路構成データ18の異常の有無を検出する。異常があることが検出された場合、異常があることを示す異常信号を出力ロック手段27、警報出力手段24に出力する。出力ロック手段27は、データ異常検出手段26から異常信号を受信した場合、出力インターフェイス回路9からの出力をロックする。警報出力手段24は、データ異常検出手段26から異常信号を受信した場合、DO出力基板7-2、接点回路12-2を介して警報25を出力する。ここで、データ異常検出手段26が入出力インターフェイス回路構成データ18の異常を検出する方法として、検定用にサム値、あるいはCRC値を付加する方法や、データを二重化しておき、回路構成データと二重化データとを付き合わせる構成が一般的である。さらに、入出力インターフェイス回路構成データ17は、入力インターフェイス回路8および出力インターフェイス回路9を構成するためにデータ保存手段15から入出力インターフェイス回路構成データ18を取り込み一時的に保存している。そのため、データ異常検出手段26は、データ保存手段15に保存された入出力インターフェイス回路構成データ18と、入出力インターフェイス回路構成手段17に一時的に保存された入出力インターフェイス回路構成データ18とを比較することによって、入出力インターフェイス回路構成データ18の異常を検出することも可能である。効果本発明によれば、第2の実施形態の効果に加え、入出力インターフェイス回路構成データ18の異常が発見された場合、外部に警報25を出力することができ、利用者が容易に異常を認識できる。また、入出力インターフェイス回路構成データ18に異常がある場合は、出力インターフェイス回路9から外部出力情報14を出力することが無いため、ディジタル形保護制御装置1の誤動作を防止することが可能である。なお、本実施形態では、データ保存手段15をフラッシュメモリやEEPROM、フラッシュROM等の不揮発性メモリとし、入出力インターフェイス回路構成データ18を記録しているが、DIOインターフェイス基板5が図示しないRAMを備えてもよい。つまり、電源投入直後に入出力インターフェイス回路構成データ18をRAMRandomAccessMemoryに一時的に保存し、入出力インターフェイス回路構成手段17は、RAMに保存された入出力インターフェイス回路構成データ18に基づいて入力インターフェイス回路8および出力インターフェイス回路9を構成する。このようにフラッシュメモリやEEPROM、フラッシュROM等の不揮発性メモリよりもアクセス時間が高速なRAMを用いることにより、入出力インターフェイス回路構成手段17は、迅速に入力インターフェイス回路8および出力インターフェイス回路9を構成できる。本発明に係る実施形態によれば、仕様変更を容易なディジタル形保護制御装置を提供することを目的とする。以上、本発明のいくつかの実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。