"アナログ信号をデジタル信号に変換するパイプライン型A/Dコンバータであって、縦列接続された複数のステージと、前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、前記複数のステージのうち少なくとも1つのステージは、Nビットの前記副デジタル信号を出力する場合に、伝達関数のステージゲインが2N2で、且つ折返し数が2N-4、もしくは、2N-2、もしくは、2Nであり、隣接するステージとエラー補正する際にオーバーラップするビット数が2ビットである、パイプライン型A/Dコンバータ。アナログ信号をデジタル信号に変換するパイプライン型A/Dコンバータであって、縦列接続された複数のステージと、前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、前記複数のステージのうち少なくとも1つのステージは、Nビットの前記副デジタル信号を出力する場合に、伝達関数のステージゲインが2Nk2で、且つ折返し数が2Nk-4、もしくは、2Nk-2、もしくは、2Nkであり、ただし、整数Kが0≦K≦N-3の関係を有しており、隣接するステージとエラー補正する際にオーバーラップするビット数が2ビットである、パイプライン型A/Dコンバータ。前記ステージは、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブAD回路と、前記アナログ信号または前記副アナログ信号の大きさと、前記サブAD回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するDA回路とを備え、前記サブAD回路は、乱数発生回路と、複数の基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含み、前記基準電圧生成回路は、基準となる2つの電位間を直列に接続した複数の抵抗と、前記複数の抵抗によって、基準となる2つの電位間を内分した電位を出力する複数の端子と、前記複数の端子は、複数のグループに分類され、各グループごとに設けられ、各グループに属する端子のうちの1つを選択して、前記選択した端子の電位を基準電圧として出力する複数のスイッチ回路とを含み、前記乱数発生回路は、時間によって変化する乱数値を基にして、前記複数のスイッチ回路を制御するスイッチ信号を生成する、請求項1または2記載のパイプライン型A/Dコンバータ。前記ステージは、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブAD回路と、前記アナログ信号または前記副アナログ信号の大きさと、前記サブAD回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するDA回路と、時間によって変化する乱数値をアナログ信号に変換して出力するディザ生成部と、前記ディザ生成部の出力と、前記アナログ信号または前記副アナログ信号とを加算する加算回路とを備え、前記サブAD回路は、複数の基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含む、請求項1または2記載のパイプライン型A/Dコンバータ。前記ステージは、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブAD回路と、前記アナログ信号または前記副アナログ信号の大きさと、前記サブAD回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するDA回路とを備え、前記サブAD回路は、乱数発生回路と、複数の基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含み、前記基準電圧生成回路は、第1の電位および第2の電位間を直列に接続した複数の抵抗と、前記複数の基準電圧を出力する端子と、前記第1の電位および前記第2の電位を設定する複数のスイッチとを備え、前記乱数発生回路は、時間によって変化する乱数値を基にして、前記複数のスイッチを制御するスイッチ信号を生成する、請求項1または2記載のパイプライン型A/Dコンバータ。しかしながら、閾値ディザには、コンパレータのオフセットによるディザ量が制限されるという問題がある。すなわち、印加するディザは、SADCのコンパレータのオフセット誤差と同じ扱いであるため、ディザの振幅とオフセット誤差の合計が所望の値に収まる必要がある。よって、印加するディザの振幅を制限するか、コンパレータのオフセット誤差を小さくする工夫が必要になる。前者の方法では、段差の拡散する範囲が狭まり、段差が狭い範囲で集中するため、INLの改善度合が低下する。後者の方法では、オフセット誤差を減らすには、素子の面積を大きくする必要があり、面積の増加を招いてしまう。それゆえに、本発明の目的は、コンパレータのオフセットによるディザ量の制限を解消することができるパイプライン型A/Dコンバータを提供することである。上記課題を解決するために、本発明の一実施形態は、アナログ信号をデジタル信号に変換するパイプライン型A/Dコンバータであって、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路とを備え、複数のステージのうち少なくとも1つのステージは、Nビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが2N2で、且つ折返し数が2N-4、もしくは、2N-2、もしくは、2Nであり、隣接するステージとエラー補正する際にオーバーラップするビット数が2ビットである。本発明の一実施形態のパイプライン型A/Dコンバータによれば、コンパレータのオフセットによるディザ量の制限を解消することができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]本実施の形態では、従来の閾値ディザに対して、以下の点を改善する。1ステージのゲインはそのままで、折り返し数を増やし、出力振幅を小さくする。2折返し数を増やした分、オーバーラップビット数を増やす。これにより、以下のような効果がある。1振幅1LSBのディザを印加できる。2コンパレータの精度を向上させる必要がない。3ステージゲインに変更がないため、MDACのアンプの特性をあげる必要がない。図1は、パイプラインADCの構成を表わす図である。図1に示すように、パイプラインADC100は、複数段のステージと、デジタルエラー補正回路101とを備える。各ステージは、SubADCSADC103と、MDAC104とを備える。デジタルエラー補正回路101は、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成する。図2は、第1の実施形態のSADCの伝達関数を表わす図である。図3は、第1の実施形態のMADCの伝達関数を表わす図である。SADCは、入力電圧Vinに対し、±Vref×3/8、±Vref/8の点に判定点があり、出力Doは、以下の式で表わされる。Do=0Vin<-Vref×3/8Do=1-Vref×3/8<Vin<-Vref×8Do=2-Vref/8<Vin<Vref/8Do=3Vref/8<Vin<Vref×3/8Do=4Vref×3/8<VinSADCの出力Doの値は、±Vref×3/8、±Vref/8で変わるため、MADCの伝達関数は、図3に示すような折れ線の特性になる。1および2の効果により、図42、図43に比べ、冗長性が増加したため、SADCのコンパレータの判定点が±38×Vrefまでずれても、A/D変換結果に影響はない。ディザとして、1LSB分、つまり、折返しと折返しの区間分の振幅を与えると、最も効率よくINLが改善することができる。図2および図3の場合、1LSB=Vref4であるため、±Vref8のディザを与えることができればよい。図2および図3の場合、±38×Vrefだけ判定点がずれてもA/D変換結果に影響がない。これは、1LSBのディザを与えるのに十分であるだけでなく、SADCのコンパレータのオフセット誤差が±Vref4まで許容できることを意味する。許容できるオフセット誤差は、折返し数を増やす前の、図42、図43の場合と同じ値であるため、折返し数を増加させることによって、コンパレータの精度向上の必要性がない。コンパレータを高精度化させるためにには、面積および電流を共に増加する必要があることから、これを回避できる意義は大きい。次に、さらに詳細に冗長性について説明する。図4は、ステージのゲインが2の3タイプのMDACの伝達関数を表わす図である。図4に示すように、古典的な1ビットのステージでは、入力幅である2Vrefの半分の位置、つまり、Vin=0のところで、2Vref分が折り返されている。折返し前に0にあたる1LSB分、折返し後に1にあたる1LSB分がぴったり割り振られている。±Vrefを超えるステージの出力は、後のステージの入力レンジを超えるため受け付けられないため、ステージ出力は±Vref以内に入る必要がある。1ビットステージの出力は、Vin=0時に、±Vrefぴったりとなっており、冗長性がない。これに対し、一般的な1.5ビットのステージでは、折返し数を2つに増やすことで、1回あたりの折返し数を1ビットステージの半分のVref分としている。1つ目の折返しが-Vref2≦Vin≦0の範囲にあり、2つ目の折返しが0≦Vin≦-Vref2の範囲にあれば、ステージの出力は±Vref以内に収まる。つまり、一般的な1.5ビットステージは、それぞれの折返しについて、Vref2の幅で冗長性を持っている。本実施の形態のステージでは、折返し数を4つに増やすことで、1回あたりの折返し数を1ビットステージの14のVref2分としている。1つ目の折返しが-38×Vref≦Vin≦0の範囲にあり、2つ目の折返しが-Vref4≦Vin≦Vref8の範囲にあり、3つ目の折返しが-Vref8≦Vin≦Vref4にあり、4つ目の折返しが0≦Vin≦38×Vrefの範囲にあれば、ステージの出力は±Vref以内に収まる。つまり、本実施の形態では、ステージは、34×Vrefの幅で冗長性を持っている。1ビットステージの1LSBを基準に考えると、冗長性は、1ビットMDACでは0LSB、1.5ビットMDACでは05LSB、本実施の形態のMDACでは075LSB分ある。これらは、デジタル出力のオーバーラップ分にも対応している。1ビットステージでは、オーバーラップ分はないが、1.5ビットステージでは1ビット分オーバーラップしており、整数部1ビット小数部1ビットである。本実施の形態のステージでは、2ビットオーバーラップしており、整数部1ビット小数部2ビットである。オーバーラップ分が多いほど、補正能力が上がっていることが分かる。図5は、本実施の形態のSADCの構成を表わす図である。SADC103は、アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた副デジタル信号を生成して、エラー補正回路に出力するともに、アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成する。図5に示すように、このSADC103は、乱数発生源105と、基準電圧生成部106と、比較器110,111,112,113と、MDAC用デコーダ108,109と、エンコーダ114とを備える。乱数発生源105は、基準電圧生成部106に乱数を与える。基準電圧生成部106は、乱数発生源105の乱数に基づいて、複数の基準電圧Vef1,Vref2,Vref3,Vref4を生成する。基準電圧Vref4の大きさは、3/8Vrefから±αだけずれた電圧である。基準電圧Vref3の大きさは、1/8Vrefから±αだけずれた電圧である。基準電圧Vref2の大きさは、-1/8Vrefから±αだけずれた電圧である。基準電圧Vref1の大きさは、-3/8Vrefから±αだけずれた電圧である。比較器110は、入力電圧Vinと基準電圧Vref4の大きさを比較して、比較結果をMADC用デコーダ108へ出力する。比較器111は、入力電圧Vinと基準電圧Vref3の大きさを比較して、比較結果をMADC用デコーダ108へ出力する。比較器112は、入力電圧Vinと基準電圧Vref2の大きさを比較して、比較結果をMADC用デコーダ109へ出力する。比較器113は、入力電圧Vinと基準電圧Vref1の大きさを比較して、比較結果をMADC用デコーダ109へ出力する。この入力電圧Vinは、このSADC103がステージ2~ステージ8のSADC103の場合には、前ステージのMDAC104の出力電圧副アナログ信号であり、このSADC103がステージ1のSADC103の場合には、パイプラインADC100に入力されたアナログ入力電圧アナログ信号である。エンコーダ114は、比較器110,111,112,113の比較結果に応じた4ビットのデジタルデータ副デジタル信号を出力する。MADC用デコーダ108,109は、比較結果に応じた電圧選択信号SW2a~SW2fを生成する。MADC用デコーダ108は、比較器110,110の比較結果に応じて、電圧選択信号SW2a,2b,2cのいずれか1つをHレベルに活性化し、残りをLレベルに非活性化する。MADC用デコーダ109は、比較器112,113の比較結果に応じて、電圧選択信号SW2d,2e,2fのいずれか1つをHレベルに活性化し、残りをLレベルに非活性化する。図6は、本実施の形態のMDACの構成を表わす図である。MADC104は、入力電圧Vinと、SADC103で生成された電圧選択信号SW2a~SW2fに応じて入力される電圧Vref、0、-Vrefに応じた副アナログ信号を生成して、次段のステージに出力する。図6に示すように、このMADCは、複数のスイッチ263~272と、容量Ci1,Ci2と、容量261,262とを備える。容量Ci1は、増幅器115の第1の入力に接続されるとともに、スイッチ263を介して入力電圧Vinに接続され、スイッチ267を介して第1の電圧Vrefに接続され、スイッチ268を介して第2の電圧0Vに接続され、スイッチ269を介して第3の電圧-Vrefに接続される。容量Ci2は、増幅器115の第1の入力に接続されるとともに、スイッチ264を介して入力電圧Vinに接続され、スイッチ270を介して第1の電圧Vrefに接続され、スイッチ271を介して第2の電圧0Vに接続され、スイッチ272を介して第3の電圧-Vrefに接続される。増幅器115の第1の入力と、出力とは、並列接続された容量261,262とスイッチ265を介して接続される。また、増幅器115の出力は、スイッチ265,273を介して入力電圧Vinと接続される。増幅器115の第1の入力と第2の入力とは、スイッチ266を介して接続される。増幅器115の第2の入力は、電源に接続される。スイッチ267,268,269は、それぞれ電圧選択信号SW2a、SW2b、SW2cによって制御される。スイッチ270,271,272は、それぞれ電圧選択信号SW2d、SW2e、SW2fによって制御される。スイッチ263,264,266,273は、スイッチ信号SW1によって制御される。スイッチ265は、スイッチ信号SW2によって制御される。増幅器115は、次段のステージに副アナログ信号Voutを出力する。図7は、図5に含まれる基準電圧生成部の構成を表わす図である。図7に示すように、基準電圧生成部106は、基準となる2つの電位間Vref、-Vrefを直列に接続した複数の抵抗Rと、複数の抵抗Rによって基準となる2つの電位間を内分した電位を出力する複数の端子T1~T20と、スイッチ回路501~504とを備える。複数の端子T1~T20は、第1グループの端子T1~T5、第2グループの端子T6~T10、第3グループの端子T11~T15、第4グループの端子T16~T20に分類される。スイッチ回路501は、第1グループに対して設けられ、スイッチ信号SW[0]~SW[4]に基づいて、第1グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Vref4として出力する。スイッチ回路502は、第2グループに対して設けられ、スイッチ信号SW[0]~SW[4]に基づいて、第2グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Vref3として出力する。スイッチ回路503は、第3グループに対して設けられ、スイッチ信号SW[0]~SW[4]に基づいて、第3グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Vref2として出力する。スイッチ回路504は、第4グループに対して設けられ、スイッチ信号SW[0]~SW[4]に基づいて、第4グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Vref1として出力する。図8は、図5に含まれる乱数発生源の構成を表わす図である。乱数発生源105は、循環的に接続される複数のフリップフロップ111,112,113と、論理回路251と、デコーダ114とからなる。乱数発生源105は、時間によって変化する乱数値を基にして、基準電圧生成部106内の複数のスイッチを制御するスイッチ信号SW[0]~SW[4]を生成する。図9は、図8に含まれるデコーダの真理表を表わす図である。入力がabcとは、フリップフロップ111の出力がaで、フリップフロップ112の出力がbで、フリップフロップ113の出力がcであることを表わす。入力が001の場合には、スイッチ信号SW[0]のみがハイレベルに活性化され、その他のスイッチ信号SW[1]~SW[4]は、ロウレベルに非活性化される。入力が010の場合には、スイッチ信号SW[1]のみがハイレベルに活性化され、その他のスイッチ信号SW[0]、SW[2]~SW[4]は、ロウレベルに非活性化される。入力が011の場合には、スイッチ信号SW[2]のみがハイレベルに活性化され、その他のスイッチ信号SW[0]、SW[1]、SW[3]、SW[4]は、ロウレベルに非活性化される。入力が100の場合には、スイッチ信号SW[3]のみがハイレベルに活性化され、その他のスイッチ信号SW[0]~SW[2]、SW[4]は、ロウレベルに非活性化される。入力が110の場合には、スイッチ信号SW[4]のみがハイレベルに活性化され、その他のスイッチ信号SW[0]~SW[3]は、ロウレベルに非活性化される。比較次に、従来文献である特許文献1特開2010-21918号公報に記載された方式との相違点を説明する。特許文献1では、アンプの帰還率を上昇させるために、折返し数やビット数を変化させない状態で、ステージのゲインを12などに緩和している。これに対して、本実施の形態では、ステージのゲインは変化させず、折返し数を約2倍に増加させ、コンパレータの判定点のずれに対する耐性を強化している。MDACの出力振幅で限定すると、同じように、12になっているが、その目的は大きく異なる。本実施の形態と特許文献1との違いをまとめると、以下のとおりである。a特許文献1では、ステージゲインが変化するが、本実施の形態では、ステージのゲインは変化しない。b特許文献1では、アンプの帰還率を緩和しているが、本実施の形態では、アンプの帰還率は緩和しない。これは、特許文献1では、アンプの精度と電力特性を優先させているためである。c特許文献1では、折返し数SADCのビット数は変化させないが、本実施の形態は、折返し数ビット数を増加している。d特許文献1では、コンパレータの精度は悪化しているが、本実施の形態では変化しない。本実施の形態は、コンパレータの精度を優先している。e特許文献1では、コンパレータ数は変わらないが、本実施の形態では、コンパレータ数は2倍程度に増加する。図10は、オーバーラップの違いによる冗長性や、次ステージの入力レンジの違いを示す図である。特許文献1では、次のステージとのSADC出力のオーバーラップは1ビットであるが、本実施の形態では、2ビットである。また、特許文献1では、自ステージの出力振幅半減に合わせて、次のステージの入力レンジは、12に狭める必要がある。一方、本実施の形態では、オーバーラップが1ビット多いことを利用することで、オーバーラップ1ビットでは表現できなかった、-Vref~Vrefのすべての出力を表現できる。図11は、別のオーバーラップのビットから見た冗長性を示す図である。図11の左は、本実施の形態で、右は特許文献1である。どちらも、3ビットで、1LSBの大きさは変わらない。次ステージとオーバーラップしている部分は、自ステージと次ステージの組み合わせで表現することができ、自ステージの結果により、次ステージが追従することを考えると、自ステージは、オーバーラップのビット分、表現の自由性があるといえる。図11の右特許文献1では、1ビットオーバーラップしているので、1LSB分表現の自由があるといえる。これに対し、左本実施の形態では、2ビットオーバーラップしているので、0~3と表現の範囲が広がり、3LSB分表現の自由がある。よって、本実施の形態では、特許文献1に対し、2LSB分多くずれても冗長性のおかげで破綻せずに正しい表現ができる。このずれ分を、ディザやコンパレータのオフセットで利用できるため、コンパレータの精度を高めずとも、大きなディザを印加できる。効果以上のように、本実施の形態によれば、閾値ディザが持つ利点の多くを継承しながら、コンパレータのオフセットによるディザ量の制限を解消し、直線性の改善を図ることができる。本実施の形態では、ステージ8を除く各ステージが3ビットの副デジタル信号を出力し、伝達関数のゲインが2で、折返し数が4で、隣接するステージとエラー補正する際にオーバーラップするビット数が2ビットである。[第1の実施形態の変形例1]図12は、第1の実施形態の変形例1のSADCの伝達関数を表わす図である。図13は、第1の実施形態の変形例1のMDACの伝達関数を表わす図である。SADCは、入力電圧Vinに対し、±Vref/4、±Vref/2の点に判定点があり、出力Doは、以下の式で表わされる。Do=0Vin<-Vref/2Do=1-Vref/2<Vin<-Vref/4Do=2-Vref/4<Vin<0Do=30<Vin<Vref/4Do=4Vref/4<Vin<Vref/2Do=5Vref/2<VinSADCの出力Doの値は、±Vref/4、±Vref/2で変わるため、MADCの伝達関数は、図13に示すような折れ線の特性になる。本変形例では、ステージ8を除く各ステージが3ビットの副デジタル信号を出力し、伝達関数のゲインが2で、折返し数が5で、隣接するステージとエラー補正する際にオーバーラップするビット数が2ビットである。[第1の実施形態の変形例2]第1の実施形態では、ステージのゲインが2であったが、本変形例は、ステージのゲインが4の場合を説明する。図14は、ステージゲインが4のときのSADCの伝達関数を表わす図である。図15は、ステージゲインが4のときのMADCの伝達関数を表わす図である。SADCは、入力電圧Vinに対し、±Vref×11/16、±Vref×9/16、±Vref×7/16、±Vref×5/16、±Vref×3/16、±Vref×1/16の点に判定点があり、出力Doは、以下の式で表わされる。Do=0Vin<-Vref×11/16Do=1-Vref×11/16<Vin<-Vref×9/16Do=2-Vref×9/16<Vin<-Vref×7/16Do=3-Vref×7/16<Vin<-Vref×5/16Do=4-Vref×5/16<Vin<-Vref×3/16Do=5-Vref×3/16<Vin<-Vref×1/16Do=6-Vref×1/16<Vin<Vref×1/16Do=7Vref×1/16<Vin<Vref×3/16Do=8Vref×3/16<Vin<Vref×5/16Do=9Vref×5/16<Vin<Vref×7/16Do=10Vref×7/16<Vin<Vref×9/16Do=11Vref×9/16<Vin<Vref×11/16Do=12Vref×11/16<VinSADCの出力Doの値は、Vref×11/16、±Vref×9/16、±Vref×7/16、±Vref×5/16、±Vref×3/16、±Vref×1/16で変わるため、MADCの伝達関数は、図15に示すような折れ線の特性になる。図16は、ステージゲインが4のときのSADCの構成を表わす図である。図17は、ステージゲインが4のときのMADCの構成を表わす図である。図18は、ステージゲインが4のときの基準電圧生成部の構成を表わす図である。本変形例では、ステージ8を除く各ステージが4ビットの副デジタル信号を出力し、伝達関数のゲインが4で、折返し数が12で、隣接するステージとエラー補正する際にオーバーラップするビット数が2ビットである。[第1の実施形態の変形例3]本変形例は、第1の実施形態の変形例2をさらに変形して、折返し数が増加させたものである。図19は、ステージゲインが4で、両端折返しのときのSADCの伝達関数を表わす図である。図20は、ステージゲインが4で、両端折返しのときのMADCの伝達関数を表わす図である。SADCは、入力電圧Vinに対し、±Vref×11/16、±Vref×9/16、±Vref×7/16、±Vref×5/16、±Vref×3/16、±Vref×1/16の点に判定点があり、出力Doは、以下の式で表わされる。Do=-2Vin<-Vref×15/16Do=-1-Vref×15/16<Vin<-Vref×13/16Do=0-Vref×13/16<Vin<-Vref×11/16Do=1-Vref×11/16<Vin<-Vref×9/16Do=2-Vref×9/16<Vin<-Vref×7/16Do=3-Vref×7/16<Vin<-Vref×5/16Do=4-Vref×5/16<Vin<-Vref×3/16Do=5-Vref×3/16<Vin<-Vref×1/16Do=6-Vref×1/16<Vin<Vref×1/16Do=7Vref×1/16<Vin<Vref×3/16Do=8Vref×3/16<Vin<Vref×5/16Do=9Vref×5/16<Vin<Vref×7/16Do=10Vref×7/16<Vin<Vref×9/16Do=11Vref×9/16<Vin<Vref×11/16Do=12Vref×11/16<Vin<Vref×13/16Do=13Vref×13/16<Vin<Vref×15/16Do=14Vref×15/16<VinSADCの出力Doの値は、Vref×15/16、Vref×13/16、Vref×11/16、±Vref×9/16、±Vref×7/16、±Vref×5/16、±Vref×3/16、±Vref×1/16で変わるため、MADCの伝達関数は、図14に示すような折れ線の特性になる。本変形例では、ステージ8を除く各ステージが4ビットの副デジタル信号を出力し、伝達関数のゲインが4で、折返し数が16で、隣接するステージとエラー補正する際にオーバーラップするビット数が2ビットである。図21は、ステージゲインが4で、両端折返しのときのSADCの構成を表わす図である。図22は、ステージゲインが4で、両端折返しのときのMADCの構成を表わす図である。図23は、ステージゲインが4で、両端折返しのときのMADCの別の構成を表わす図である。図24は、ステージゲインが4で、両端折返しのときの基準電圧生成部の構成を表わす図である。[第1の実施形態の変形例4]本変形例は、第1の実施形態の変形例3をさらに変形して、差動化したものである。図25は、ステージのゲインが4で、両端折返しのときの、差動式のSADCの構成を表わす図である。図26は、ステージゲインが4で、両端折返しのときの差動式のMADCの構成を表わす図である。図27は、ステージゲインが4で、両端折返しのときの差動式のMADCの別の構成を表わす図である。[第1の実施形態の変形例5]一般に、最後の段を除くステージがNビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが2N2で、且つ折返し数が2N-4、もしくは、2N-2、もしくは、2Nとするか、あるいは、伝達関数のステージゲインが2Nk2で、且つ折返し数が2Nk-4、もしくは、2Nk-2、もしくは、2Nkとすることができる。ただし、整数Kが0≦K≦N-3の関係を有しており、隣接するステージとエラー補正する際にオーバーラップするビット数が2ビットである。[第2の実施形態]第1の実施形態では、ディザの発生を基準電圧生成回路で行っているが、第2の実施形態では、SADCの入力にディザを印加する。図28は、第2の実施形態のパイプラインADCの構成を表わす図である。図28に示すように、パイプラインADCは、ディザ生成部102と、加算部410と、SADC103と、MADC104とを備える。第2の実施形態では、SADC103内の基準電圧生成部は、基準電圧Vref4として3/8Vrefを出力し、基準電圧Vref3として1/8Vrefを出力し、基準電圧Vref2として-1/8Vrefを出力し、基準電圧Vref1として-3/8Vrefを出力する。図29は、ディザ生成部の具体的な構成を表わす図である。ディザ生成部101は、乱数発生回路411と、DACDigitaltoAnalogConverter412とを備える。乱数発生回路411は、時間によって変化する乱数値を生成する。DAC412は、生成されたランダムな数値をアナログ信号に変換する。加算部410は、DAC402の出力とステージの入力電圧Vinとを加算して、SADC103に出力する。この入力電圧Vinは、このSADC103がステージ2~ステージ8のSADC103の場合には、前ステージのMDAC104の出力電圧であり、このSADC103がステージ1のSADC103の場合には、パイプラインADC100に入力されたアナログ入力電圧である。[第2の実施形態の変形例1]本変形例は、第2の実施形態とは異なるディザ生成に関するものである。本変形例では、SADC103を用いてディザを生成する。図30は、第2の実施形態の変形例1のステージの構成を表わす図である。図31は、ディザ生成部の具体的な構成を表わす図である。図31に示すように、SADC103内にある基準電圧生成部の複数の端子の出力がセレクタ423に接続される。セレクタ423は、乱数発生回路421から出力される乱数値に従って、入力された複数の端子の出力のいずれかを選択して、選択した端子の出力電圧を加算部410へ出力する。加算部410は、セレクタ423の出力とステージの入力電圧Vinとを加算して、SADC103に出力する。[第2の実施形態の変形例2]本変形例は、第2の実施形態および変形例1とは異なるディザ生成に関するものである。本変形例では、素子ノイズを用いてディザを生成する。図32は、第2の実施形態の変形例2のパイプラインADCの構成を表わす図である。図32に示すように、ディザ生成部430は、素子雑音発生源431と、増幅器432とを備える。素子雑音発生源431は、素子ノイズを発生する。増幅器432は、素子ノイズを増幅する。加算部410は、増幅された素子ノイズと、ステージの入力電圧Vinとを加算して、SADC103に出力する。本変位例では、素子ノイズを用いることによって連続した数値が入力されるため、分割数が無限大となり、より滑らかな結果を得ることができる。[第3の実施形態]第3の実施形態は、第1の実施形態の基準電圧生成部を変形させたものである。本実施の形態SADC103は、図5のSADCと同様の構成を有する。乱数発生源105は、第1の実施形態と同様に、図8の構成を有する。乱数発生源105は、時間によって変化する乱数値を基にして、基準電圧生成部106内の複数のスイッチを制御するスイッチ信号SW[0]~SW[4]を生成する。図33は、第3の実施形態の基準電圧生成部の構成を表わす図である。この基準電圧生成部は、第1の電位V1と第2の電位V2間を直列に接続した複数の抵抗Rと、第1の電位V1と基準電圧Vrefとの間に接続された複数の抵抗Rと、第2の電位V2と基準電圧-Vrefとの間に接続された複数の抵抗Rと、複数の基準電圧Vref4、Vref3、Vref2、Vref1を出力する端子と、スイッチ回路621,622とを備える。スイッチ回路621は、それぞれがスイッチ信号SW[0]~SW[4]によって制御される複数のスイッチを備える。各スイッチは、基準電圧Vrefと第1の電位V1との間の経路を内分する端子と接続する。したがって、スイッチ回路621にスイッチ信号SW[0]~SW[4]を与えることによって、第1の電位V1が設定される。スイッチ回路622は、それぞれがスイッチ信号SW[0]~SW[4]によって制御される複数のスイッチを備える。各スイッチは、基準電圧-Vrefと第2の電位V2との間の経路を内分する端子と接続する。したがって、スイッチ回路622にスイッチ信号SW[0]~SW[4]を与えることによって、第2の電位V2が設定される。本実施の形態では、第1の実施形態と同様に、ディザの発生を基準電圧生成回路で行うが、第1の実施形態のように、ラダー抵抗に多くのタップを設けるのではなく、図33に示すように、基準電圧に接続する抵抗の抵抗値をスイッチで変化させ、タップの内分点をずらすことによって、ディザの値を切替えることができる。[第4の実施形態]本実施の形態は、SADCの出力にDEM論理回路を加えることで、各折返し間の段差のミスマッチを平均化し、INLの改善を図る。図34は、MADCの伝達曲線を表わす図である。図34に示すように、ADCの判定点での折返し量に異なる部分が存在し、全体的にうねっているように見える。図35は、従来のパイプラインADCの入出力特性を表わす図である。図35に示すように、ディザなしの入出力特性では、発生する段差の大きさが場所ごとに異なる。これに対して、ディザを適用した場合には、段差が拡散するが、理想的な直線からはずれる。図36は、ディザを適用したときのINLのカーブのイメージを表わす図である。ディザを適用しているため、ディザを適用しない時よりは良い結果であるが、INLがうねっていることが分かる。本実施の形態では、上記の問題を改善する。図37は、第4の実施形態のステージの構成を表わす図である。図37に示すように、MADC104を構成する容量のうち、DACには、複数の容量C1,C2,C3,C4が接続しており、それぞれの容量が独立してばらつくため、発生する段差がばらつく。図37では、SADC103の出力と、MADC104の入力の間にDEM用論理回路711を加えることによって、容量のバラつきが均一化される。その結果、図38に示すように、ADCの判定点での折り返し量が均一になる。図39に示すように、ADCの入出力の段差も均等になる。この状態でディザを適用すると、図40に示すように、INLのうねりも改善される。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"