スタンバイ状態時に低消費電力で動作するSRAMと、スタンバイ状態に遷移することを通知するCPUと、スタンバイ状態時に、前記SRAMにおける電力消費を低減させる電源制御回路と、外部電源電圧の値と、現在の状態がスタンバイ状態であるかに応じて、パワーオンリセット信号の活性化を制御するパワーオンリセット回路を備えた、半導体装置。前記パワーオンリセット信号は、少なくとも前記電源制御回路に送られ、前記電源制御回路は、前記パワーオンリセット信号が活性化されると、前記SRAMの電力消費を低減させる制御を停止する、請求項1記載の半導体装置。前記パワーオンリセット信号は、さらに前記CPUへも送られて、前記CPUは、前記パワーオンリセット信号が活性化されると、初期化シーケンスを実行する、請求項2記載の半導体装置。前記パワーオンリセット回路は、前記外部電源電圧が第1の基準電圧以下のときに、スタンバイ状態でないときに限り、前記パワーオンリセット信号を活性化する、請求項3記載の半導体装置。前記パワーオンリセット回路は、前記外部電源電圧と前記第1の基準電圧とを比較する比較回路と、前記比較の結果に応じて、リセット信号のレベルを制御するリセット生成回路と、外部端子から入力されるスタンバイ状態での制御を指示するスタンバイ制御信号と前記リセット信号の論理演算結果である前記パワーオンリセット信号を出力する論理回路とを備え、前記CPUによるスタンバイ状態の設定によって、前記スタンバイ制御信号は活性化され、前記リセット信号は、前記外部電源電圧が第1の基準電圧以下のときに活性化され、前記論理回路は、前記スタンバイ制御信号が非活性化され、かつ前記リセット信号が活性化されたときに限り、前記パワーオンリセット信号を活性化させる、請求項4記載の半導体装置。前記パワーオンリセット回路は、前記外部電源電圧と前記第1の基準電圧とを比較する比較回路と、前記比較の結果に応じて、リセット信号の活性化を制御するリセット生成回路と、前記CPUからのスタンバイ通知信号を保持するレジスタと、前記レジスタの出力と前記リセット信号の論理演算結果である前記パワーオンリセット信号を出力する論理回路とを備え、前記CPUによるスタンバイ状態の設定によって、前記スタンバイ通知信号は活性化され、前記リセット信号は、前記外部電源電圧が第1の基準電圧以下のときに活性化され、前記論理回路は、前記スタンバイ通知信号が非活性化され、かつ前記リセット信号が活性化されたときに限り、前記パワーオンリセット信号を活性化させる、請求項4記載の半導体装置。前記パワーオンリセット回路は、前記外部電源電圧が第1の基準電圧以下のときに、スタンバイ状態でないときに限り、前記パワーオンリセット信号を活性化し、前記外部電源電圧が前記第1の基準電圧よりも低い第2の基準電圧以下のときに、スタンバイ状態か否かに係らず、前記パワーオンリセット信号を活性化する、請求項3記載の半導体装置。前記パワーオンリセット回路は、外部電源電圧と前記第1の基準電圧とを比較する第1の比較回路と、外部電源電圧と前記第2の基準電圧とを比較する第2の比較回路と、前記第1の比較回路の比較結果に応じて、第1のリセット信号の活性化を制御する第1のリセット生成回路と、前記第2の比較回路の比較結果に応じて、第2のリセット信号の活性化を制御する第2のリセット生成回路と、外部端子から入力されるスタンバイ状態での制御を指示するスタンバイ制御信号と前記第1のリセット信号の論理演算結果である演算結果信号を出力する第1の論理回路と、前記演算結果信号と前記第2のリセット信号の論理演算結果である前記パワーオンリセット信号を出力する第2の論理回路とを備え、前記CPUによるスタンバイ状態の設定によって、前記スタンバイ制御信号は活性化され、前記第1のリセット信号は、前記外部電源電圧が前記第1の基準電圧以下のときに活性化され、前記第1の論理回路は、前記スタンバイ制御信号が非活性化され、かつ前記第1のリセット信号が活性化されたときに限り、前記演算結果信号を活性化させ、前記第2のリセット信号は、前記外部電源電圧が前記第2の基準電圧以下のときに活性化され、前記第2の論理回路は、前記演算結果信号および前記第2のリセット信号のうちの少なくとも1つが活性化されたときに限り、前記パワーオンリセット信号を活性化させる、請求項7記載の半導体装置。前記外部電源電圧を降圧して、降圧電圧を前記SRAMに供給する降圧回路をさらに備え、前記パワーオンリセット回路は、前記外部電源電圧が第1の基準電圧以下のときに、スタンバイ状態でないときに限り、前記パワーオンリセット信号を活性化し、前記降圧電圧が前記第1の基準電圧よりも低い第2の基準電圧以下のときに、スタンバイ状態か否かに係らず、前記パワーオンリセット信号を活性化する、請求項3記載の半導体装置。前記パワーオンリセット回路は、外部電源電圧と前記第1の基準電圧とを比較する第1の比較回路と、前記降圧電圧と前記第2の基準電圧とを比較する第2の比較回路と、前記第1の比較回路の比較結果に応じて、第1のリセット信号の活性化を制御する第1のリセット生成回路と、前記第2の比較回路の比較結果に応じて、第2のリセット信号の活性化を制御する第2のリセット生成回路と、外部端子から入力されるスタンバイ状態での制御を指示するスタンバイ制御信号と前記第1のリセット信号の論理演算結果である演算結果信号を出力する第1の論理回路と、前記演算結果信号と前記第2のリセット信号の論理演算結果である前記パワーオンリセット信号を出力する第2の論理回路とを備え、前記CPUによるスタンバイ状態の設定によって、前記スタンバイ制御信号は、活性化され、前記第1のリセット信号は、前記外部電源電圧が前記第1の基準電圧以下のときに活性化され、前記第1の論理回路は、前記スタンバイ制御信号が非活性化され、かつ前記第1のリセット信号が活性化されたときに限り、前記演算結果信号を活性化させ、前記第2のリセット信号は、前記降圧電圧が前記第2の基準電圧以下のときに活性化され、前記第2の論理回路は、前記演算結果信号および前記第2のリセット信号のうちの少なくとも1つが活性化されたときに限り、前記パワーオンリセット信号を活性化させる、請求項9記載の半導体装置。前記第2の基準電圧は、前記SRAMが記憶データを維持できる下限電圧にマージンを加えた値である、請求項7~10のいずれか1項に記載の半導体装置。ところで、SRAMは、低消費電力のためスタンバイ状態に設定されることがある。スタンバイ状態では、SRAMは、通常動作範囲よりも低い電圧でデータを保持し続けることができる。しかしながら、パワーオンリセット機能が搭載されたマイクロコンピュータでは、外部電源電圧が通常の動作下限電圧を下回ると、たとえその電圧がSRAMでデータが保持できる電圧であっても、パワーオンリセット機能が働きリセットが行なわれて、スタンバイ状態が解除されてしまう。その結果低消費電力化および動作電圧の低電圧化が図れないという問題がある。それゆえに、本発明の目的は、スタンバイ状態時にSRAMにデータを保持できる電圧が与えられている場合に、パワーオンリセットがかからないようにすることができる半導体装置を提供することである。本発明の一実施形態に係る半導体装置は、スタンバイ動作期間中に動作電圧低下検知電圧より低い電圧をSRAMに供給する。本発明に係る半導体装置は、スタンバイ動作期間中の消費電力を更に低減することができる。本発明に係る半導体装置の概略の構成およびその効果を以下に示す。本発明の一実施形態の半導体装置は、スタンバイ状態時に低消費電力で動作するSRAMと、スタンバイ状態に遷移することを通知するCPUと、スタンバイ状態時に、SRAMにおける電力消費を低減させる電源制御回路と、外部電源電圧の値と、現在の状態がスタンバイ状態であるかに応じて、パワーオンリセット信号の活性化を制御するパワーオンリセット回路を備える。本発明の一実施形態の半導体装置によれば、スタンバイ状態時にSRAMにデータを保持できる電圧が与えられている場合に、パワーオンリセットがかからないようにすることができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]データ処理システム図1は、本発明の実施形態のデータ処理システムの構成を表わす図である。図1を参照して、このデータ処理システム91は、マイクロコンピュータ1と、電源IC92と、IC93とを備える。マイクロコンピュータ1は、データ処理システムの全体の動作を制御する。マイクロコンピュータ1は、スタンバイ状態に遷移することを通知するスタンバイ通知信号STNを電源IC92へ送り、電源IC92からスタンバイ状態の設定をスタンバイ制御信号STCを受ける。電源IC92は、マイクロコンピュータ1およびIC93へ動作電源電圧VCCを供給する。電源IC92は、マイクロコンピュータ1からスタンバイ通知信号STNを受けて、マイクロコンピュータ1およびIC93は供給する動作電源電圧VCCを抑制させて、供給電力量の制御を行なうとともに、マイクロコンピュータ1へスタンバイ制御信号STCを送る。IC93は、電源IC92から動作電源電圧VCCの供給を受けて、マイクロコンピュータ1と協働してデータ処理システム1の機能を実現する。IC93は、マイクロコンピュータ1からスタンバイ通知信号STNを受けて、低消費電力状態へ遷移する。マイクロコンピュータ図2は、図1に含まれるマイクロコンピュータの構成を表わす図である。図2を参照して、マイクロコンピュータ1は、CPUCentralProcessingUnit5と、データおよびプログラムを格納するSRAMStaticRandomAccessMemory4と、データやアドレスを転送するバス81と、DMACDirectMemoryAccessController82と、ADCAnalogtoDigitalConverter86と、INTCINTerruptController83と、SCCSerialCommunicationController87と、SYSCSYStemController84と、クロック回路85と、電源回路3と、PORPowerOnReset回路2とを含む。CPU5は、マイクロコンピュータ1の全体の動作制御を行なう。SCC87は、外部から入力されたデータをSRAM2に格納する。ADC86は、外部から入力されたアナログ信号をデジタル値に変換し、SRAM2に格納する。DMAC82は、SCC87やADC86のデジタルデータをSRAM2に格納する際に、バス81を経由したデータ転送を制御する。INTC83は、外部または内部の機能部が発行する割込信号を受けて、CPU5に対する割込を発行させる。CPU5は、割込内容に応じた処理を行なう。クロック回路85は、低速クロック発振器LOCO、および高速クロック発振器HOCOを含む複数のクロックソースを含む。クロック回路85は、マイクロコンピュータ1の動作クロックCLKを発生させ、マイクロコンピュータ1内部の各機能部に応じた周波数の動作クロックを各機能部に供給する。電源回路3は、外部電源電圧VCCを降圧または昇圧して、マイクロコンピュータ1の各構成要素へ供給する。電源回路3は、外部電源電圧VCCを降圧して内部電源電圧VDDを生成する降圧回路10を含む。POR回路2は、外部電源電圧VCCの電圧変化に応じてパワーオンリセット動作の契機となるパワーオンリセット信号PORを生成する。SYSC84は、マイクロコンピュータ1全体の動作を制御する。SYSC84は、CPU5を含むマイクロコンピュータ1の各機能ブロックすなわち負荷回路へのクロックおよび電源の供給を制御する。また、SYSC84は、電源回路3を制御する。図3は、第1の実施形態のマイクロコンピュータの一部の構成を表わす図である。図3を参照して、このマイクロコンピュータ1は、端子P1~P3と、電源回路3と、SRAM4と、CPU5と、POR回路2とを含む。CPU5は、スタンバイ状態へ遷移することを通知するスタンバイ通知信号STNを出力する。端子P1には、外部電源電圧VCCが入力される。端子P2には、電源IC92からスタンバイ状態での制御低消費電力制御を指示するスタンバイ制御信号STCが入力される。CPU5からスタンバイ通知信号STNがLレベルに活性化されると、電源IC92から供給されるスタンバイ制御信号STCもLレベルに活性化される。端子P3は、電源IC92へスタンバイ通知信号STNを出力する。電源回路3は、基準電圧生成回路9と、降圧回路10と、電源制御回路11とを含む。基準電圧生成回路9は、外部電源電圧VCCから基準電圧RV1を生成する。降圧回路10は、外部電源電圧VCCを降圧して、内部電源電圧VDDをSRAM4へ供給する。内部電源電圧VDDは、外部電源電圧VCCの上昇に伴って増加して一定値に達したら、一定値を維持する。内部電源電圧VDDは、外部電源電圧VCCが多少下がっても一定値を維持するが、外部電源電圧VCCの減少量が大きいと、内部電源電圧VDDも減少する。電源制御回路11は、スタンバイ状態時に、降圧回路10からSRAM4への供給電流量を低減することによって、SRAM4における電力消費を低減させる。POR回路2は、比較器6と、リセット生成回路7と、論理回路8とを含む。比較器6は、外部電源電圧VCCと、基準電圧RV1の大きさを比較する。基準電圧TV1の大きさは、マイクロコンピュータ1内のすべての構成要素が正常に動作できるときの外部電源電圧VCCの下限電圧にマージンを加えた値である。基準電圧RV1よりも低い一定の範囲の外部電源電圧VCCでも、SRAMはデータを保持できる。リセット生成回路7は、比較器6の比較結果が外部電源電圧VCCが基準電圧RV1の値以下を示す場合に限り、リセット信号RSをLレベルに活性化する。論理回路8は、リセット信号RSとスタンバイ制御信号STCとを論理演算する。論理回路8は、リセット信号RSがLレベルに活性化され、かつスタンバイ制御信号STCがHレベルに非活性化されているときに限り、パワーオンリセット信号PORをLレベルに活性化する。スタンバイ状態時には、スタンバイ制御信号STCがLレベルに活性化されているので、パワーオンリセット信号PORは活性化されない。パワーオンリセット信号PORは、電源制御回路11に送られる。電源制御回路11は、パワーオンリセット信号PORを受けると、SRAM4の電力消費を低減させる制御を停止する。パワーオンリセット信号PORは、CPU5やその他の構成要素にも送られる。CPU5は、パワーオンリセット信号PORを受けると、初期化シーケンスを実行する。動作図4は、第1の実施形態の動作を説明するための図である。電源投入時、電源ICは、CPU5からスタンバイ状態への移行を指示しないHレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをHレベルに設定する。また、端子P1から入力される外部電源電圧VCCが基準電圧生成回路9から供給される基準電圧RV1の値以下であるので、リセット生成回路7によってリセット信号RSがLレベルに活性化される。これによって、論理回路8によって、パワーオンリセット信号PORがLレベルに活性化される。その結果、電源制御回路11およびCPU5を含むマイクロコンピュータ1のチップ全体が初期化される。時点t1において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路9から供給される基準電圧RV1の値を超えると、リセット生成回路7によってリセット信号RSがHレベルに非活性化される。これによって、論理回路8によって、パワーオンリセット信号PORがHレベルに非活性化される。その結果、電源制御回路11およびCPU5を含むマイクロコンピュータ1のチップ全体が初期化が終了する。時点t2において、電源ICは、CPU5からスタンバイ状態への移行を指示するLレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをLレベルに設定する。これによって、論理回路8によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t3において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路9から供給される基準電圧RV1の値以下となると、リセット生成回路7によってリセット信号RSがLレベルに活性化される。しかし、スタンバイ制御信号STCがLレベルであるので、論理回路8によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t4において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路9から供給される基準電圧RV1の値を超えると、リセット生成回路7によってリセット信号RSがHレベルに非活性化される。論理回路8によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t5において、電源ICは、CPU5からスタンバイ状態への移行を指示しないHレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをHレベルに設定する。しかし、リセット信号RSがHレベルに非活性化されているので、論理回路8によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t6において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路9から供給される基準電圧RV1の値以下となると、リセット生成回路7によってリセット信号RSがLレベルに活性化される。また、スタンバイ制御信号STCがHレベルであるので、論理回路8によって、パワーオンリセット信号PORがLレベルに活性化する。効果以上のように、本実施の形態によれば、スタンバイ状態時に端子P2にLレベルの信号を与えることによって、外部電源電圧が基準電圧以下の場合でもパワーオンリセット機能が働かず、スタンバイ状態を維持させることができる。[第1の実施形態の変形例1]図5は、第1の実施形態の変形例1のマイクロコンピュータの一部の構成を表わす図である。図5の構成が図3の構成と相違する点は、論理回路8が端子P2ではなく、フリップフロップで構成されるレジスタ23に接続されている点である。レジスタ23は、CPU5からスタンバイ通知信号STNを保持する。レジスタ23は、CPU5からスタンバイ状態への移行を指示するLレベルのスタンバイ通知信号STNを受けて保持し、論理回路8へLレベルの信号を出力する。論理回路8は、リセット信号RSとレジスタ23の出力とを論理演算する。論理回路8は、リセット信号RSがLレベルに活性化され、かつレジスタ23の出力がHレベルに非活性化されているときに限り、パワーオンリセット信号PORをLレベルに活性化する。[第1の実施形態の変形例2]図6は、第1の実施形態の変形例2のマイクロコンピュータの一部の構成を表わす図である。図6の構成が図3の構成と相違する点は、図3のようにパワーオンリセット信号PORがCPU5へ送られるのではなく、リセット生成回路7で生成されたリセット信号RSが、CPU5へ送られる点である。CPU5は、リセット信号RSを受けると、初期化シーケンスを実行する。本実施の形態によれば、端子P2にLレベルの信号を与えることによって、外部電源電圧が基準電圧以下の場合には、CPU5へリセット信号RSを送る一方、SRAMはスタンバイ状態を維持させることができる。[第2の実施形態]図7は、第2の実施形態のマイクロコンピュータの一部の構成を表わす図である。マイクロコンピュータ31は、端子P1~P3と、電源回路33と、SRAM4と、CPU5と、POR回路32とを含む。端子P1には、外部電源電圧VCCが入力される。端子P2には、電源IC92からスタンバイ制御信号STCが入力される。端子P3は、電源IC92へスタンバイ通知信号STNを出力する。電源回路33は、基準電圧生成回路39と、降圧回路10と、電源制御回路11とを含む。基準電圧生成回路39は、外部電源電圧VCCから基準電圧RV1および基準電圧RV2を生成する。基準電圧RV1の大きさは、第1の実施形態の基準電圧RV1の大きさと同じである。基準電圧RV2の大きさは、基準電圧RV1よりも小さく、SRAMがデータを保持できる外部電源電圧VCCの下限電圧にマージンを加えた値である。降圧回路10は、外部電源電圧VCCを降圧して、内部電源電圧VDDをSRAM4へ供給する。電源制御回路11は、スタンバイ状態時に、スタンバイ状態時に、降圧回路10からSRAM4への供給電流量を低減することによって、SRAM4における電力消費を低減させる。POR回路32は、外部電源電圧VCCが基準電圧RV1以下のときに、スタンバイ状態でないときに限り、パワーオンリセット信号PORを活性化する。POR回路32は、外部電源電圧VCCが基準電圧RV2以下のときに、スタンバイ状態か否かに係らず、パワーオンリセット信号PORを活性化する。POR回路32は、比較器6と、リセット生成回路7と、論理回路8と、比較器35と、リセット生成回路36と、論理回路34とを含む。比較器6は、外部電源電圧VCCと、基準電圧RV1の大きさを比較する。リセット生成回路7は、外部電源電圧VCCが基準電圧RV1の値以下の場合に限り、リセット信号RS1をLレベルに活性化する。論理回路8は、リセット信号RS1がLレベルに活性化され、かつスタンバイ制御信号STCがHレベルに非活性化されているときに限り、リセット信号RSS1をLレベルに活性化する。比較器35は、外部電源電圧VCCと、基準電圧RV2の大きさを比較する。リセット生成回路36は、外部電源電圧VCCが基準電圧RV2の値以下の場合に限り、リセット信号RS2をLレベルに活性化する。論理回路34は、リセット信号RSS1がLレベルに活性化され、またはリセット信号RS2がLレベルに活性化されているときに限り、パワーオンリセット信号PORをLレベルに活性化する。動作図8は、第2の実施形態の動作を説明するための図である。電源投入時、電源ICは、CPU5からスタンバイ状態への移行を指示しないHレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをHレベルに設定する。また、端子P1から入力される外部電源電圧VCCが基準電圧生成回路39から供給される基準電圧RV1の値以下であるので、リセット生成回路7によってリセット信号RS1がLレベルに活性化される。これによって、論理回路8によって、リセット信号RSS1がLレベルに活性化される。また、端子P1から入力される外部電源電圧VCCが基準電圧生成回路39から供給される基準電圧RV2の値以下であるので、リセット生成回路36によってリセット信号RS2がLレベルに活性化される。リセット信号RSS1およびリセット信号RS2によって、論理回路34によって、パワーオンリセット信号PORがLレベルに活性化される。その結果、電源制御回路11およびCPU5を含むマイクロコンピュータ1のチップ全体が初期化される。時点t0において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路39から供給される基準電圧RV2の値を超えると、リセット生成回路36によってリセット信号RS2がHレベルに非活性化される。しかし、リセット信号RSS1はLレベルに維持されているので、論理回路34によって、パワーオンリセット信号PORはLレベルを維持する。時点t1において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路9から供給される基準電圧RV1の値を超えると、リセット生成回路7によってリセット信号RS1がHレベルに非活性化される。これによって、論理回路8によって、リセット信号RSS1がHレベルに非活性化される。リセット信号RS2およびリセット信号RSS1がともにHレベルに非活性化されているので、論理回路34によって、パワーオンリセット信号PORはHレベルに非活性化される。その結果、電源制御回路11およびCPU5を含むマイクロコンピュータ1のチップ全体が初期化が終了する。時点t2において、電源ICは、CPU5からスタンバイ状態への移行を指示するLレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをLレベルに設定する。論理回路8、論理回路34によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t3において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路39から供給される基準電圧RV1の値以下となると、リセット生成回路7によってリセット信号RSがLレベルに活性化される。しかし、スタンバイ制御信号STCがLレベルであるので、論理回路8によって、リセット信号RSS1はHレベルの非活性化を維持する。それゆえ、論理回路34によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t4において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路39から供給される基準電圧RV1の値を超えると、リセット生成回路7によってリセット信号RSがHレベルに非活性化される。論理回路8、論理回路34によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t5において、電源ICは、CPU5からスタンバイ状態への移行を指示しないHレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをHレベルに設定する。しかし、リセット信号RS1がHレベルに非活性化されているので、論理回路8によって、リセット信号RSS1はHレベルの非活性化を維持し、論理回路34によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t6において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路39から供給される基準電圧RV1の値以下となると、リセット生成回路7によってリセット信号RS1がLレベルに活性化される。また、スタンバイ制御信号STCがHレベルであるので、論理回路8によって、リセット信号RSS1はLレベルに活性化される。これによって、論理回路34によって、パワーオンリセット信号PORはLレベルに活性化される。時点t7において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路39から供給される基準電圧RV2の値以下となると、リセット生成回路36によってリセット信号RS2がLレベルに活性化される。論理回路34によって、パワーオンリセット信号PORはLレベルの活性化を維持する。時点t8において、電源ICは、CPU5からスタンバイ状態への移行を指示するLレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをLレベルに設定する。これによって、論理回路8によって、リセット信号RSS1がHレベルに非活性化される。しかし、リセット信号RS2はLレベルを維持しているので、論理回路34によって、パワーオンリセット信号PORはLレベルの活性化を維持する。時点t9において、電源ICは、CPU5からスタンバイ状態への移行を指示しないHレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをHレベルに設定する。リセット信号RS1がLレベルに活性化されているので、論理回路8によって、リセット信号RSS1はLレベルに活性化される。論理回路34によって、パワーオンリセット信号PORはLレベルの活性化を維持する。効果以上のように、第2の実施形態によれば、スタンバイ状態時に端子P2にLレベルの信号を与えることによって、外部電源電圧が基準電圧RV1以下の場合でも、基準電圧RV2以上であれば、パワーオンリセット機能が働かず、スタンバイ状態を維持させることができる。基準電圧RV2以下であれば、SRAMはデータを保持することが期待できないので、パワーオンリセット機能を停止させておく必要がないので、パワーオンリセット機能を実行する。[第2の実施形態の変形例1]図9は、第2の実施形態の変形例1のマイクロコンピュータの一部の構成を表わす図である。図9の構成が図7の構成と相違する点は、論理回路8が端子P2ではなく、フリップフロップで構成されるレジスタ43に接続されている点である。レジスタ43は、CPU5からスタンバイ通知信号STNを保持する。レジスタ43は、CPU5からスタンバイ状態への移行を指示するLレベルのスタンバイ通知信号STNを受けて保持し、論理回路8へLレベルの信号を出力する。論理回路8は、リセット信号RSとレジスタ43の出力とを論理演算する。論理回路8は、リセット信号RS1がLレベルに活性化され、かつレジスタ43の出力がHレベルに非活性化されているときに限り、リセット信号RSS1をLレベルに活性化する。[第2の実施形態の変形例2]第1の実施形態の変形例2と同様に、パワーオンリセット信号PORがCPU5へ送られるのではなく、論理回路8で生成されたリセット信号RSS1が、CPU5へ送られることとしてもよい。CPU5は、リセット信号RSS1を受けると、初期化シーケンスを実行する。[第3の実施形態]図10は、第3の実施形態のマイクロコンピュータの一部の構成を表わす図である。マイクロコンピュータ51は、端子P1~P3と、電源回路53と、SRAM4と、CPU5と、POR回路52とを含む。端子P1には、外部電源電圧VCCが入力される。端子P2には、電源IC92からスタンバイ制御信号STCが入力される。端子P3は、電源IC92へスタンバイ通知信号STNを出力する。電源回路53は、基準電圧生成回路59と、降圧回路10と、電源制御回路11とを含む。基準電圧生成回路59は、外部電源電圧VCCから基準電圧RV1および基準電圧RV3を生成する。基準電圧RV1の大きさは、第1の実施形態の基準電圧RV1の大きさと同じである。基準電圧RV3の大きさは、基準電圧RV1よりも小さく、SRAMがデータを保持できる内部電源電圧VDDの下限電圧にマージンを加えた値である。降圧回路10は、外部電源電圧VCCを降圧して、内部電源電圧VDDをSRAM4へ供給する。電源制御回路11は、スタンバイ状態時に、降圧回路10からSRAM4への供給電流量を低減することによって、SRAM4における電力消費を低減させる。POR回路52は、外部電源電圧VCCが基準電圧RV1以下のときに、スタンバイ状態でないときに限り、パワーオンリセット信号PORを活性化する。POR回路52は、内部電源電圧VDDが基準電圧RV3以下のときに、スタンバイ状態か否かに係らず、パワーオンリセット信号PORを活性化する。POR回路52は、比較器6と、リセット生成回路7と、論理回路8と、比較器55と、リセット生成回路56と、論理回路54とを含む。比較器6は、外部電源電圧VCCと、基準電圧RV1の大きさを比較する。リセット生成回路7は、外部電源電圧VCCが基準電圧RV1の値以下の場合に限り、リセット信号RS1をLレベルに活性化する。論理回路8は、リセット信号RS1がLレベルに活性化され、かつスタンバイ制御信号STCがHレベルに非活性化されているときに限り、リセット信号RSS1をLレベルに活性化する。比較器55は、内部電源電圧VDDと、基準電圧RV3の大きさを比較する。リセット生成回路56は、内部電源電圧VDDが基準電圧RV3の値以下の場合に限り、リセット信号RS2をLレベルに活性化する。論理回路54は、リセット信号RSS1がLレベルに活性化され、またはリセット信号RS2がLレベルに活性化されているときに限り、パワーオンリセット信号PORをLレベルに活性化する。動作図11は、第3の実施形態の動作を説明するための図である。電源投入時、電源ICは、CPU5からスタンバイ状態への移行を指示しないHレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをHレベルに設定する。また、端子P1から入力される外部電源電圧VCCが基準電圧生成回路59から供給される基準電圧RV1の値以下であるので、リセット生成回路7によってリセット信号RS1がLレベルに活性化される。これによって、論理回路8によって、リセット信号RSS1がLレベルに活性化される。また、内部電源電圧VDDが基準電圧生成回路59から供給される基準電圧RV3の値以下であるので、リセット生成回路56によってリセット信号RS2がLレベルに活性化される。これによって、論理回路54によって、パワーオンリセット信号PORがLレベルに活性化される。その結果、電源制御回路11およびCPU5を含むマイクロコンピュータ1のチップ全体が初期化される。時点t1において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路59から供給される基準電圧RV1の値を超えると、リセット生成回路7によってリセット信号RS1がHレベルに非活性化される。これによって、論理回路8によって、リセット信号RSS1がHレベルに非活性化される。しかし、リセット信号RS2がLレベルの活性化を維持しているので、論理回路54によって、パワーオンリセット信号PORはLレベルの活性化を維持する。時点t2において、内部電源電圧VDDが基準電圧生成回路59から供給される基準電圧RV3の値を超えると、リセット生成回路56によってリセット信号RS2がHレベルに非活性化される。また、リセット信号RSS1がHレベルに非活性化されているので、論理回路54によって、パワーオンリセット信号PORはHレベルに非活性化される。時点t3において、電源ICは、CPU5からスタンバイ状態への移行を指示するLレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをLレベルに設定する。論理回路8、論理回路54によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t4において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路59から供給される基準電圧RV1の値以下となると、リセット生成回路7によってリセット信号RS1がLレベルに活性化される。しかし、スタンバイ制御信号STCがLレベルであるので、論理回路8によって、リセット信号RSS1はHレベルの非活性化を維持する。それゆえ、論理回路54によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t5において、内部電源電圧VDDが基準電圧生成回路59から供給される基準電圧RV3の値以下となると、リセット生成回路56によってリセット信号RS2がLレベルに活性化される。これによって、論理回路54によって、パワーオンリセット信号PORはLレベルに活性化される。時点t6において、内部電源電圧VDDが基準電圧生成回路59から供給される基準電圧RV3を超えると、リセット生成回路56によってリセット信号RS2がHレベルに非活性化される。また、リセット信号RSS1がHレベルに非活性化されているので、論理回路54によって、パワーオンリセット信号PORはHレベルに非活性化される。時点t7において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路59から供給される基準電圧RV1の値を超えると、リセット生成回路7によってリセット信号RSがHレベルに非活性化される。論理回路8、論理回路54によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t8において、電源ICは、CPU5からスタンバイ状態への移行を指示しないHレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをHレベルに設定する。しかし、リセット信号RS1がHレベルに非活性化されているので、論理回路8によって、リセット信号RSS1はHレベルの非活性化を維持し、論理回路54によって、パワーオンリセット信号PORはHレベルの非活性化を維持する。時点t9において、端子P1から入力される外部電源電圧VCCが基準電圧生成回路59から供給される基準電圧RV1の値以下となると、リセット生成回路7によってリセット信号RS1がLレベルに活性化される。また、スタンバイ制御信号STCがHレベルであるので、論理回路8によって、リセット信号RSS1はLレベルに活性化される。これによって、論理回路54によって、パワーオンリセット信号PORはLレベルに活性化される。時点t10において、電源ICは、CPU5からスタンバイ状態への移行を指示するLレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをLレベルに設定する。これによって、論理回路8によって、リセット信号RSS1は、Hレベルに非活性化される。リセット信号RS2もHレベルに非活性化されているので、論理回路54によって、パワーオンリセット信号PORはHレベルに非活性化される。時点t11において、電源ICは、CPU5からスタンバイ状態への移行を指示しないHレベルのスタンバイ通知信号STNを受けて、端子P2に供給するスタンバイ制御信号STCをHレベルに設定する。これによって、論理回路8によって、リセット信号RSS1はLレベルに活性化され、論理回路54によって、パワーオンリセット信号PORはLレベルに活性化される。以上のように、第3の実施形態によれば、スタンバイ状態時に端子P2にLレベルの信号を与えることによって、外部電源電圧が基準電圧RV1以下の場合でも、内部電源電圧が基準電圧RV3以上であれば、パワーオンリセット機能が働かず、スタンバイ状態を維持させることができる。内部電源電圧が基準電圧RV3以下であれば、SRAMはデータを保持することが期待できないので、パワーオンリセット機能を停止させておく必要がないので、パワーオンリセット機能を実行する。また、第2の実施形態のように外部電源電圧を基準電圧RV2と比較するのではなく、SRAMに与えられる内部電源電圧と基準電圧RV3と比較するので、精度よく電圧低下を検地することができる。[第3の実施形態の変形例1]図12は、第3の実施形態の変形例1のマイクロコンピュータの一部の構成を表わす図である。図12の構成が図10の構成と相違する点は、論理回路8が端子P2ではなく、フリップフロップで構成されるレジスタ63に接続されている点である。レジスタ63は、CPU5からスタンバイ通知信号STNを保持する。レジスタ63は、CPU5からスタンバイ状態への移行を指示するLレベルのスタンバイ通知信号STNを受けて保持し、論理回路8へLレベルの信号を出力する。論理回路8は、リセット信号RSとレジスタ63の出力とを論理演算する。論理回路8は、リセット信号RS1がLレベルに活性化され、かつレジスタ63の出力がHレベルに非活性化されているときに限り、リセット信号RSS1をLレベルに活性化する。[第3の実施形態の変形例2]第1の実施形態の変形例2と同様に、パワーオンリセット信号PORがCPU5へ送られるのではなく、論理回路8で生成されたリセット信号RSS1が、CPU5へ送られることとしてもよい。CPU5は、リセット信号RSS1を受けると、初期化シーケンスを実行する。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。