基板と、前記基板上に形成された薄膜トランジスタと、第1接続部を有するゲート配線と、第2接続部を有するソース配線と、前記薄膜トランジスタと外部配線とを電気的に接続する第1および第2端子とを備えた半導体装置であって、前記薄膜トランジスタは、前記ゲート配線上に形成された絶縁膜と、前記絶縁膜上に形成された、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、前記ソース領域に電気的に接続された前記ソース配線と、前記ドレイン領域に電気的に接続されたドレイン電極とを備え、前記半導体装置は、さらに前記ソース配線およびドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と、前記保護膜上に形成され、前記ドレイン電極と接触するように形成された画素電極とを備え、前記第1端子は、前記ゲート配線と同一の導電膜から形成された第1ゲート端子部と、前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第1画素電極配線とを備え、前記第1画素電極配線は、前記絶縁膜に設けられた第1開口部内で前記第1ゲート端子部と接触し、かつ、前記第1開口部における前記絶縁膜の端面を覆っており、さらに、前記第1接続部に電気的に接続されており、前記第2端子は、前記ゲート配線と同一の導電膜から形成された第2ゲート端子部と、前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第2画素電極配線とを備え、前記第2画素電極配線は、前記絶縁膜に設けられた第2開口部内で前記第2ゲート端子部と接触し、かつ、前記第2開口部における前記絶縁膜の端面を覆っており、さらに、前記第2接続部に電気的に接続されている、半導体装置。前記絶縁膜内に設けられた開口領域をさらに有し、前記開口領域は、前記第1端子と前記第1接続部との間、および、前記第2端子と前記第2接続部との間の少なくともいずれか一方に形成されている、請求項1に記載の半導体装置。前記補助容量配線の一部が、前記開口領域と前記第1端子との間、および、前記開口領域と前記第2端子との間の少なくともいずれか一方に形成されている、請求項1または2に記載の半導体装置。基板と、前記基板上に形成された薄膜トランジスタ、ゲート配線、ソース配線、接続部、前記薄膜トランジスタと外部配線とを電気的に接続する第1および第2端子を備えた半導体装置であって、前記薄膜トランジスタは、前記ゲート配線上に形成された絶縁膜と、前記絶縁膜上に形成された、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、前記ソース領域に電気的に接続された前記ソース配線と、前記ドレイン領域に電気的に接続されたドレイン電極とを備え、前記半導体装置は、さらに前記ソース配線および前記ドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と、前記保護膜上に形成され、前記ドレイン電極と接触するように形成された画素電極とを備え、前記第1端子は、前記ゲート配線の一部に形成されたゲート端子部と、前記絶縁膜および前記保護膜に設けられた第1開口部内で前記ゲート端子部と接触し、かつ、前記画素電極と同一の導電膜から形成された第1画素電極配線とを備え、前記第1画素電極配線は、前記第1開口部における前記絶縁膜および前記保護膜の端面を覆っており、前記接続部は、前記ゲート配線と同一の導電膜から形成されたソース端子接続配線と、前記ソース端子接続配線上に形成された前記絶縁膜と、前記絶縁膜上に形成された前記ソース配線および前記保護膜と、前記保護膜上に形成され、前記画素電極と同一の導電膜から形成された第2画素電極配線とを備え、前記第2画素電極配線は、前記絶縁膜および前記保護膜に設けられた第2開口部内で前記ソース端子接続配線および前記ソース配線に電気的に接続され、前記第2端子は、前記ソース端子接続配線と、前記ソース端子接続配線および前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第3画素電極配線とを備え、前記第3画素電極配線は、前記絶縁膜に設けられた第3開口部内で前記ソース端子接続配線と接触し、かつ、前記第3開口部における前記絶縁膜の端面を覆っており、前記ソース端子接続配線は、前記第2端子と前記接続部とを電気的に接続している、半導体装置。前記接続部と前記第2端子との間に位置する前記保護膜の端面の内、前記第2端子側であって、前記絶縁膜側の端面の一部に凹部が形成されている、請求項4に記載の半導体装置。前記凹部の高さは、前記酸化物半導体層の厚さに等しい、請求項5に記載の半導体装置。請求項1から3のいずれかに記載の半導体装置の製造方法であって、A基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線、第1および第2ゲート端子部を形成する工程と、B前記ゲート配線、前記第1および第2ゲート端子部上に絶縁膜を形成する工程と、C前記絶縁膜上であって、前記第1および第2ゲート端子部のそれぞれの周縁に酸化物半導体層を形成する工程と、D前記絶縁膜上にソース配線を形成する工程と、E前記第1および第2ゲート端子部を含む端子領域以外を覆う保護膜を形成する工程と、F前記酸化物半導体層をマスクとして前記絶縁膜のエッチングを行うことにより、前記第1および第2ゲート端子部上のそれぞれの前記絶縁膜に、前記第1ゲート端子部の表面を露出させる第1開口部、および、第2ゲート端子部の表面を露出させる第2開口部を形成するとともに、前記絶縁膜および前記保護膜をエッチングすることにより、前記ゲート配線上の前記絶縁膜および前記保護膜に第3開口部を形成し、かつ、前記保護膜をエッチングすることにより、前記ソース配線上の前記保護膜に第4開口部を形成する工程と、G前記酸化物半導体層をエッチングにて除去する工程と、H前記絶縁膜上に形成され、前記第1開口部内で前記第1ゲート端子部に電気的に接続し、かつ、前記第3開口部内で前記ゲート配線に電気的に接続する第1画素電極配線と、前記絶縁膜上に形成され、前記第2開口部内で前記第2ゲート端子部に電気的に接続し、かつ、前記第4開口部内で前記ソース配線に電気的に接続する第2画素電極配線とを形成する工程とを包含する半導体装置の製造方法。前記工程Aは、前記ゲート配線用導電膜をパターニングすることにより、前記第1ゲート端子部と前記ゲート配線との間、および、前記第2ゲート端子部の前記ゲート配線側の少なくともいずれか一方に、補助容量配線の一部を形成する工程を包含する、請求項7に記載の半導体装置の製造方法。前記工程Fは、前記ゲート配線と前記第1ゲート端子部との間、および、前記ソース配線と前記第2ゲート端子部との間の少なくともいずれか一方の前記絶縁膜に開口領域を形成する工程を包含する、請求項7または8に記載の半導体装置の製造方法。前記工程Gは、前記端子領域の酸化物半導体層をウェットエッチングにて除去する工程を包含する、請求項7から9のいずれかに記載の半導体装置の製造方法。前記工程Hは、前記第1開口部における前記絶縁膜の端面を覆うように前記第1画素電極配線を形成し、前記第2開口部における前記絶縁膜の端面を覆うように前記第2画素電極配線を形成する工程を包含する、請求項7から10のいずれかに記載の半導体装置の製造方法。請求項4から6のいずれかに記載の半導体装置の製造方法であって、A基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線およびソース端子接続配線を形成する工程と、B前記ゲート配線および前記ソース端子接続配線上に絶縁膜を形成する工程と、C前記ソース端子接続配線上、かつ、前記絶縁膜上に酸化物半導体層を形成する工程と、D前記絶縁膜上にソース配線を形成する工程と、E前記ゲート配線および前記ソース配線を覆う保護膜を形成する工程と、F前記酸化物半導体層をマスクとして前記絶縁膜のエッチングを行うことにより、前記ソース端子接続配線上の前記絶縁膜に、前記ソース端子接続配線の表面を露出させる第1開口部を形成する工程と、G前記ソース端子接続配線上の前記酸化物半導体層をエッチングにて除去する工程と、H前記絶縁膜上に形成され、前記第1開口部内で前記ソース端子接続配線と接触する第1画素電極配線を形成し、前記ソース端子接続配線と前記ソース配線とを電気的に接続する工程とを包含する半導体装置の製造方法。前記第1画素電極配線が、前記第1開口部における前記絶縁膜の端面を覆うように形成される工程を包含する、請求項12に記載の半導体装置の製造方法。前記工程Fは、前記ソース配線上の前記保護膜、並びに、前記第1ソース端子接続配線上の前記保護膜および前記絶縁膜に第2開口部を形成する工程と、前記工程Hは、前記保護膜上に形成され、前記第2開口部内で前記ソース配線と前記ソース端子接続配線とを電気的に接続する第2画素電極配線を形成する工程とを包含する、請求項12または13に記載の半導体装置の製造方法。前記工程Gは、前記ソース端子接続配線上の前記酸化物半導体層をウェットエッチングにて除去することによって、前記ソース端子接続配線上の前記保護膜の端面の内、前記第1開口部側であって前記絶縁膜側の部分に凹部を形成する工程を包含する、請求項12から14のいずれかに記載の半導体装置の製造方法。しかしながら、酸化物半導体TFTを備えた表示装置はまだ量産されるには至っておらず、量産技術の確立が急がれている。本発明は、上記の諸点に鑑みてなされたものであり、その目的は、酸化物半導体TFTを備えた表示装置などの半導体装置を量産するために適した製造方法およびそのような製造方法によって製造される半導体装置を提供することにある。本発明による実施形態における半導体装置は、基板と、前記基板上に形成された薄膜トランジスタと、第1接続部を有するゲート配線と、第2接続部を有するソース配線と、前記薄膜トランジスタと外部配線とを電気的に接続する第1および第2端子とを備えた半導体装置であって、前記薄膜トランジスタは、前記ゲート配線上に形成された絶縁膜と、前記絶縁膜上に形成された、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、前記ソース領域に電気的に接続された前記ソース配線と、前記ドレイン領域に電気的に接続されたドレイン電極とを備え、前記半導体装置は、さらに前記ソース配線およびドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と、前記保護膜上に形成され、前記ドレイン電極と接触するように形成された画素電極とを備え、前記第1端子は、前記ゲート配線と同一の導電膜から形成された第1ゲート端子部と、前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第1画素電極配線とを備え、前記第1画素電極配線は、前記絶縁膜に設けられた第1開口部内で前記第1ゲート端子部と接触し、かつ、前記第1開口部における前記絶縁膜の端面を覆っており、さらに、前記第1接続部に電気的に接続されており、前記第2端子は、前記ゲート配線と同一の導電膜から形成された第2ゲート端子部と、前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第2画素電極配線とを備え、前記第2画素電極配線は、前記絶縁膜に設けられた第2開口部内で前記第2ゲート端子部と接触し、かつ、前記第2開口部における前記絶縁膜の端面を覆っており、さらに、前記第2接続部に電気的に接続されている。ある実施形態において、上述の半導体装置は、前記絶縁膜内に設けられた開口領域をさらに有し、前記開口領域は、前記第1端子と前記第1接続部との間、および、前記第2端子と前記第2接続部との間の少なくともいずれか一方に形成されている。ある実施形態において、前記補助容量配線の一部が、前記開口領域と前記第1端子との間、および、前記開口領域と前記第2端子との間の少なくともいずれか一方に形成されている。本発明による他の実施形態における半導体装置は、基板と、前記基板上に形成された薄膜トランジスタ、ゲート配線、ソース配線、接続部、前記薄膜トランジスタと外部配線とを電気的に接続する第1および第2端子を備えた半導体装置であって、前記薄膜トランジスタは、前記ゲート配線上に形成された絶縁膜と、前記絶縁膜上に形成された、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、前記ソース領域に電気的に接続された前記ソース配線と、前記ドレイン領域に電気的に接続されたドレイン電極とを備え、前記半導体装置は、さらに前記ソース配線および前記ドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と、前記保護膜上に形成され、前記ドレイン電極と接触するように形成された画素電極とを備え、前記第1端子は、前記ゲート配線の一部に形成されたゲート端子部と、前記絶縁膜および前記保護膜に設けられた第1開口部内で前記ゲート端子部と接触し、かつ、前記画素電極と同一の導電膜から形成された第1画素電極配線とを備え、前記第1画素電極配線は、前記第1開口部における前記絶縁膜および前記保護膜の端面を覆っており、前記接続部は、前記ゲート配線と同一の導電膜から形成されたソース端子接続配線と、前記ソース端子接続配線上に形成された前記絶縁膜と、前記絶縁膜上に形成された前記ソース配線および前記保護膜と、前記保護膜上に形成され、前記画素電極と同一の導電膜から形成された第2画素電極配線とを備え、前記第2画素電極配線は、前記絶縁膜および前記保護膜に設けられた第2開口部内で前記ソース端子接続配線および前記ソース配線に電気的に接続され、前記第2端子は、前記ソース端子接続配線と、前記ソース端子接続配線および前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第3画素電極配線とを備え、前記第3画素電極配線は、前記絶縁膜に設けられた第3開口部内で前記ソース端子接続配線と接触し、かつ、前記第3開口部における前記絶縁膜の端面を覆っており、前記ソース端子接続配線は、前記第2端子と前記接続部とを電気的に接続している。ある実施形態において、上述の半導体装置は、前記接続部と前記第2端子との間に位置する前記保護膜の端面の内、前記第2端子側であって、前記絶縁膜側の端面の一部に凹部が形成されている。ある実施形態において、前記凹部の高さは、前記酸化物半導体層の厚さに等しい。本発明による実施形態における半導体装置の製造方法は、上述の半導体装置の製造方法であって、A基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線、第1および第2ゲート端子部を形成する工程と、B前記ゲート配線、前記第1および第2ゲート端子部上に絶縁膜を形成する工程と、C前記絶縁膜上であって、前記第1および第2ゲート端子部のそれぞれの周縁に酸化物半導体層を形成する工程と、D前記絶縁膜上にソース配線を形成する工程と、E前記第1および第2ゲート端子部を含む端子領域以外を覆う保護膜を形成する工程と、F前記酸化物半導体層をマスクとして前記絶縁膜のエッチングを行うことにより、前記第1および第2ゲート端子部上のそれぞれの前記絶縁膜に、前記第1ゲート端子部の表面を露出させる第1開口部、および、第2ゲート端子部の表面を露出させる第2開口部を形成するとともに、前記絶縁膜および前記保護膜をエッチングすることにより、前記ゲート配線上の前記絶縁膜および前記保護膜に第3開口部を形成し、かつ、前記保護膜をエッチングすることにより、前記ソース配線上の前記保護膜に第4開口部を形成する工程と、G前記酸化物半導体層をエッチングにて除去する工程と、H前記絶縁膜上に形成され、前記第1開口部内で前記第1ゲート端子部に電気的に接続し、かつ、前記第3開口部内で前記ゲート配線に電気的に接続する第1画素電極配線と、前記絶縁膜上に形成され、前記第2開口部内で前記第2ゲート端子部に電気的に接続し、かつ、前記第4開口部内で前記ソース配線に電気的に接続する第2画素電極配線とを形成する工程とを包含する。ある実施形態において、前記工程Aは、前記ゲート配線用導電膜をパターニングすることにより、前記第1ゲート端子部と前記ゲート配線との間、および、前記第2ゲート端子部の前記ゲート配線側の少なくともいずれか一方に、補助容量配線の一部を形成する工程を包含する。ある実施形態において、前記工程Fは、前記ゲート配線と前記第1ゲート端子部との間、および、前記ソース配線と前記第2ゲート端子部との間の少なくともいずれか一方の前記絶縁膜に開口領域を形成する工程を包含する。ある実施形態において、前記工程Gは、前記端子領域の酸化物半導体層をウェットエッチングにて除去する工程を包含する。ある実施形態において、前記工程Hは、前記第1開口部における前記絶縁膜の端面を覆うように前記第1画素電極配線を形成し、前記第2開口部における前記絶縁膜の端面を覆うように前記第2画素電極配線を形成する工程を包含する。本発明による他の実施形態における半導体装置の製造方法は、上述の半導体装置の製造方法であって、A基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線およびソース端子接続配線を形成する工程と、B前記ゲート配線および前記ソース端子接続配線上に絶縁膜を形成する工程と、C前記ソース端子接続配線上、かつ、前記絶縁膜上に酸化物半導体層を形成する工程と、D前記絶縁膜上にソース配線を形成する工程と、E前記ゲート配線および前記ソース配線を覆う保護膜を形成する工程と、F前記酸化物半導体層をマスクとして前記絶縁膜のエッチングを行うことにより、前記ソース端子接続配線上の前記絶縁膜に、前記ソース端子接続配線の表面を露出させる第1開口部を形成する工程と、G前記ソース端子接続配線上の前記酸化物半導体層をエッチングにて除去する工程と、H前記絶縁膜上に形成され、前記第1開口部内で前記ソース端子接続配線と接触する第1画素電極配線を形成し、前記ソース端子接続配線と前記ソース配線とを電気的に接続する工程とを包含する。ある実施形態において、前記第1画素電極配線が、前記第1開口部における前記絶縁膜の端面を覆うように形成される工程を包含する。ある実施形態において、前記工程Fは、前記ソース配線上の前記保護膜、並びに、前記第1ソース端子接続配線上の前記保護膜および前記絶縁膜に第2開口部を形成する工程と、前記工程Hは、前記保護膜上に形成され、前記第2開口部内で前記ソース配線と前記ソース端子接続配線とを電気的に接続する第2画素電極配線を形成する工程とを包含する。ある実施形態において、前記工程Gは、前記ソース端子接続配線上の前記酸化物半導体層をウェットエッチングにて除去することによって、前記ソース端子接続配線上の前記保護膜の端面の内、前記第1開口部側であって前記絶縁膜側の部分に凹部を形成する工程を包含する。本発明によると、酸化物半導体TFTを備えた表示装置などの半導体装置を量産するために適した製造方法およびそのような製造方法によって製造される半導体装置が提供される。特に、TFTとTFTの電極と外部配線とを接続する端子とを備えるTFT基板において、TFT基板の信頼性を高めることができる。本発明者は、酸化物半導体層がアモルファスシリコン層よりも容易に選択的に除去できるということを知見し、酸化物半導体層をエッチングマスクとして用いて、端子部の導電層を覆う絶縁膜を除去する工程を含む、半導体装置の製造方法を想到するに至った。以下、図面を参照して、本発明による実施形態の半導体装置の製造方法およびそのような製造方法によって製造される半導体装置ここではTFT基板の構成を説明する。本実施形態のTFT基板は、少なくとも1つの酸化物半導体TFTが形成されていればよく、各種表示装置のTFT基板を含む。ここでは、酸化物半導体TFTをスイッチング素子として備えた、液晶表示装置のTFT基板100A、100Bおよびその製造方法を例に説明する。TFT基板100A、100Bは、複数の画素部を含む表示領域101と、TFT基板100A、100Bのほぼ外縁に位置する端子領域102とを有する。本実施形態では、表示領域101の各画素部に酸化物半導体TFTおよび補助容量Csが形成され、第1端子例えばゲート端子および第2端子例えばソース端子は端子領域102に形成される。図1a~cは、本実施形態のTFT基板100Aを説明するための模式的な平面図であり、図2aは、図1aのA-A’線に沿った模式的な断面図であり、図2bは、図1aのB-B’線に沿った模式的な断面図であり、図2cは、図1bのC-C’線に沿った模式的な断面図であり、図2dは、図1cのD-D’線に沿った模式的な断面図である。なお、TFT基板の共通する構成要素には同じ符号を付す。まず、図1に示すように、TFT基板100Aは、TFT、第1接続部30aを有するゲート配線3a、第2接続部30bを有するソース配線13as、補助容量配線3b、第1端子40aおよび第2端子40bを備える。図1aおよび図2aに示すように、TFTは、ゲート配線3aと、ゲート配線3a上に形成された絶縁膜ゲート絶縁膜5と、絶縁膜5上に形成された酸化物半導体層7aと、酸化物半導体層7a上に形成されたソース配線13asおよびドレイン電極13adとを有する。酸化物半導体層7a、ソース配線13asおよびドレイン電極13ad上に保護膜25が形成されている。本実施形態では、保護膜25は、下層に保護膜25aと上層に保護膜25bとで構成されている。保護膜25には開口部27’が形成されており、TFTのドレイン電極13adは、開口部27’内で保護膜25上に形成された画素電極29に電気的に接続されている。図1aおよび図2bに示すように、補助容量Csは、補助容量配線3bと、補助容量配線3b上に形成された絶縁膜5と、絶縁膜5上に形成された補助容量電極13csとを有する。さらに、補助容量電極13cs上に保護膜25が形成されている。また、補助容量電極13cs上の保護膜25に開口部27’’が形成されており、補助容量Csの補助容量電極13csは、開口部27’’内で画素電極29に電気的に接続されている。図1bおよび図2cに示すように、第1接続部30aは、ゲート配線3aの一部に形成され、かつ、絶縁膜5および保護膜25に設けられた開口部27a内で画素電極29と同じ導電膜から形成された第1画素電極配線29aに電気的に接続されている。また、第1画素電極配線29aは、保護膜25上に形成され、かつ、開口部27aにおける絶縁膜5および保護膜25の端面を覆っている。さらに、第1画素電極配線29aは、第1接続部30aと後述する第1端子40aとを電気的に接続している。第1端子40aは、ゲート配線3aと同一の導電膜から形成された第1ゲート端子部41aと、絶縁膜5上に形成され、かつ、画素電極29と同一の導電膜から形成された第1画素電極配線29aとを有する。また、第1画素電極配線29aは、絶縁膜5に設けられた開口部27c内で第1ゲート端子部41aと接触し、かつ、開口部27cにおける絶縁膜5の端面を覆っている。第1端子40aは、外部配線とTFT基板100Aとを電気的に接続する端子である。図1cおよび図2dに示すように、第2接続部30bは、ソース配線13asの一部に形成され、かつ、保護膜25に設けられた開口部27b内で画素電極29と同じ導電膜から形成された第2画素電極配線29bに電気的に接続されている。また、第2画素電極配線29bは、保護膜25上に形成され、かつ、開口部27bにおける保護膜25の端面を覆っている。さらに、第2画素電極配線29bは、第2接続部30bと後述する第2端子40bとを電気的に接続している。第2端子40bは、ゲート配線3aと同一の導電膜から形成された第2ゲート端子部41bと、絶縁膜5上に形成され、かつ、画素電極29と同一の導電膜から形成された第2画素電極配線29bとを有する。また、第2画素電極配線29bは、絶縁膜5に設けられた開口部内27dで第2ゲート端子部41bと接触し、かつ、開口部27dにおける絶縁膜5の端面を覆っている。第2端子40bは、外部配線とTFT基板100Aとを電気的に接続する端子である。図1b、図1c、図2cおよび図2dに示すように、TFT基板100Aは、絶縁膜5内に設けられた開口領域27eをさらに有する。開口領域27eは、第1端子40aと第1接続部30aとの間、および、第2端子40bと第2接続部30bとの間に形成されている。TFT基板100Aの法線方向から見て、第1端子40aと第1接続部30aとの間に位置する第1開口領域27e1は、行方向に延び、第2端子40bと第2接続部30bとの間に位置する第2開口領域27e2は、列方向に延びている。第1および第2開口領域27e1、27e2は、いずれか一方だけが形成される場合もあり、いずれも形成されない場合もある。さらに、補助容量配線3bの一部が、第1開口領域27e1と第1端子40aとの間、および、第2開口領域27e2と第2端子40bとの間に形成されている。補助容量配線3bの一部は、いずれか一方だけに形成される場合もあり、いずれも形成されない場合もある。なお、図1および図2において、簡単のため、表示領域101において、画素電極29、補助容量CsおよびTFTを1個ずつ示しているが、TFT基板は、通常、複数の画素部を有しており、複数の画素部のそれぞれに画素電極29、補助容量CsおよびTFTが配置される。また、端子領域102において、ソース配線13asおよびゲート配線3aと同数の端子40a、40bが形成される。以下、TFT基板100Bについても同様である。次に、他の実施形態のTFT基板100Bを図1a、図2a、図2bおよび図3を参照しながら説明する。図3aは、TFT基板100Bのゲート端子を説明するための模式的な平面図であり、図3bは、TFT基板100Bのソース端子を説明するための模式的な平面図であり、図3cは、図3aのE-E’線に沿った模式的な断面図であり、図3dは、図3bのF-F’線に沿った模式的な断面図である。図1a、図2a、図2bおよび図3に示すように、TFT基板100Bは、TFT、ゲート配線3a、ソース配線13as、補助容量配線3b、接続部30c、第1端子40cおよび第2端子40dを備える。図1aおよび図2aに示すように、TFT基板100Bが備えるTFTは、TFT基板100AのTFTと同じ構成を有する。図1aおよび図2bに示すように、TFT基板100Bが備える補助容量Csは、TFT基板100Aの補助容量Csと同じ構成を有する。図3aおよび図3cに示すように、第1端子例えばゲート端子40cは、ゲート配線3aの一部に形成されたゲート端子部41cと、画素電極29と同一の導電膜から形成された画素電極配線29cとを有する。画素電極配線29cは、絶縁膜5および保護膜25に設けられた開口部27f内でゲート端子部41cと接触し、かつ、開口部27fにおける絶縁膜5および保護膜25の端面を覆っている。第1端子40cは、外部配線とTFT基板100Bとを電気的に接続する端子である。図3bおよび図3dに示すように、第2端子例えばソース端子40dは、ソース端子接続配線41dと、画素電極29と同一の導電膜から形成された画素電極配線29dとを備える。画素電極配線29dは、絶縁膜5に設けられた開口部27g内でソース端子接続配線41dと接触し、かつ、開口部27gにおける絶縁膜5の端面を覆っている。第2端子40dは、外部配線とTFT基板100Bとを電気的に接続する端子である。接続部30cは、ソース端子接続配線41dと、ソース端子接続配線41d上に形成された絶縁膜5と、絶縁膜5上に形成されたソース配線13asと、ソース配線13as上に形成された保護膜25と、画素電極29と同一の導電膜から形成された画素電極配線29eとを備える。画素電極配線29eは、絶縁膜5、ソース配線13asおよび保護膜25に設けられた開口部27h内でソース端子接続配線41dおよびソース配線13asと接触し、かつ、開口部27hにおける絶縁膜5、ソース配線13asおよび保護膜25の端面を覆っている。さらに、接続部30cは、ソース端子接続配線41dによって、上述の第2端子40dに電気的に接続されている。さらに、ソース端子接続配線41d上の保護膜25の端面の内、第2端子40d側であって、絶縁膜5側の一部に凹部oが形成されている。凹部oの高さは、図2aに示した酸化物半導体層7aの厚さに等しい。凹部oの高さは、例えば30nm以上300nm以下である。ゲート配線3a、補助容量配線3b、第1ゲート端子部41a、第2ゲート端子部41b、ゲート端子部41cおよびソース端子接続配線41dは、例えばTiN窒化チタン/Tiチタン/AlアルミニウムAlが最下層から形成された積層構造を有する。ゲート配線3a、補助容量配線3b、第1ゲート端子部41a、第2ゲート端子部41b、ゲート端子部41cおよびソース端子接続配線41dの厚さは、例えば150nm以上600nm以下である。ソース配線13as、ドレイン電極13adおよび補助容量電極13csは、MoN窒化モリブデン/Al/MoNから形成され、積層構造を有する。ソース配線13as、ドレイン電極13adおよび補助容量電極13csの厚さは、例えば150nm以上600nm以下である。また、ゲート配線3a、補助容量配線3b、第1ゲート端子部41a、第2ゲート端子部41b、ゲート端子部41c、ソース端子接続配線41d、ソース配線13as、ドレイン電極13adおよび補助容量電極13csは、例えば高融点金属の、Wタングステン、Ti、Taタンタル、Mo、若しくは、これらの合金材料、若しくは、ナイトライド材料のいずれか、または、Cu銅、若しくは、Alを用いて形成され得る。さらに、ゲート配線3a、補助容量配線3b、第1ゲート端子部41a、第2ゲート端子部41b、ゲート端子部41c、ソース端子接続配線41d、ソース配線13as、ドレイン電極13adおよび補助容量電極13csは、単層構造を有していてもよい。絶縁膜5は、例えば厚さが約400nmのSiO2膜から形成されている。なお、絶縁膜5は、例えばSiO2膜からなる単層であってもよいし、SiNx膜を下層とし、SiO2膜を上層とする積層構造を有していてもよい。SiO2膜からなる単層の場合、SiO2膜の厚さは300nm以上500nm以下であることが好ましい。SiNx膜下層およびSiO2膜上層からなる積層構造を有する場合、SiNx膜の厚さは200nm以上500nm以下、SiO2膜の厚さは20nm以上150nm以下であることが好ましい。酸化物半導体層7aは、例えば厚さが30nm以上300nm以下のIn-Ga-Zn-O系半導体IGZO膜から形成されている。なお、IGZO膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層を形成してもよい。保護膜25は、厚さ約150nmのSiO2膜を下層25aとし、厚さ約1000nm以上4000nm以下の感光性の有機絶縁膜を上層25bとする積層構造を有する。この他、保護膜25の下層25aおよび上層25bを例えばSiO2膜やSiNx膜から形成してもよい。さらに、保護膜25は、例えばSiO2膜やSiNx膜から形成された単層構造を有してもよい。画素電極29および画素電極配線29a~29eは、例えばITOIndiumTinOxide膜などの透明導電膜から形成されている。TFT基板100A、100Bが備えるそれぞれの端子は、それぞれの端子が有する画素電極配線が断線を生じず、また、端子の開口部における絶縁膜の端面を画素電極配線で覆っているので、外部配線と端子とを接続するTABの密着性が高い。その結果、TFT基板が高い信頼性を有し、そのようなTFT基板を有する液晶表示装置の表示品位が安定する。次いで、TFT基板100Aおよび100Bの製造方法を説明する。なお、TFT基板の共通する構成要素には同じ符号を付し、重複する説明は省略する。図4~図6を参照して、TFT基板100Aの製造方法を説明する。図4a~eは、TFT基板100A、100BのTFTおよび補助容量の製造工程を説明するための模式的な断面図である。図5a~eは、TFT基板100Aのゲート端子の製造工程を説明するための模式的な断面図である。図6a~fは、TFT基板100Aのソース端子の製造工程を説明するための模式的な断面図である。図4a、図5aおよび図6aに示すように、基板1上にゲート配線用導電膜を形成し、これをパターニングすることによって、基板1の内、TFTを形成しようとする領域TFT形成領域101aにゲート配線3a、補助容量Csを形成しようとする領域補助容量形成領域101bに補助容量配線3b、ゲート端子を形成しようとする領域ゲート端子形成領域102cに第1ゲート端子部41a、およびソース端子を形成しようとする領域ソース端子形成領域102dに第2ゲート端子部41bを形成する。なお、TFT形成領域101aおよび補助容量形成領域101bは、表示領域101内の各画素部にそれぞれ位置し、ゲート端子形成領域102cは、例えば基板の周縁に位置する端子領域102の内、行方向に延びる領域に位置し、ソース端子形成領域102dは、例えば基板の周縁に位置する端子領域102の内、列方向に延びる領域に位置する。また、ゲート配線3aは、ゲート端子形成領域102c付近まで延設している。ゲート配線3aの内、ゲート端子形成領域102c付近に第1接続部30aが形成される。さらに、ゲート端子形成領域102c付近、および、ソース端子形成領域102d付近に、補助容量配線3bの一部が形成される。これらの補助容量配線13bの一部は、いずれか一方だけに形成される場合もあるし、いずれも形成されない場合もある。ゲート配線3a、補助容量配線3b、第1および第2ゲート端子部41a、41bは、基板1上にスパッタ法などにより、例えば厚さが150nm以上600nm以下の金属膜例えばTiN/Al/Ti膜を形成した後、金属膜をパターニングすることによって形成される。金属膜のパターニングは、公知のフォトリソグラフィによりレジストマスクを形成し、レジストマスクで覆われていない部分を塩素系のガスを用いたドライエッチングRIE法:ReactiveIonEtching法にて除去する。この後、レジストマスクを基板1から剥離する。次いで、図4b、図5bおよび図6bに示すように、ゲート配線3a、補助容量配線3bおよび第1および第2ゲート端子部41a、41bを覆うように絶縁膜ゲート絶縁膜5を形成する。本実施形態では、絶縁膜5として、例えば厚さが約400nmのSiO2膜をCVD法にて形成する。次いで、図4c、図5cおよび図6cに示すように、絶縁膜5上であって、TFT形成領域101aにTFTのチャネル層となる島状の酸化物半導体層7a、ゲートおよびソース端子形成領域102cおよび102dに、それぞれ島状の酸化物半導体層7b、7cを形成する。ゲート端子形成領域102cの島状の酸化物半導体層7b、7cは、第1ゲート端子部41aの周縁に形成される。ソース端子形成領域102dの島状の酸化物半導体層7b、7cは、第2ゲート端子部41bの周縁に形成される。酸化物半導体層7a、7b、7cは、以下のようにして形成できる。まず、スパッタ法を用いて、例えば厚さが30nm以上300nm以下のIn-Ga-Zn-O系半導体IGZO膜を絶縁膜5の上に形成する。この後、フォトリソグラフィにより、IGZO膜の所定の領域を覆うレジストマスクを形成する。次いで、IGZO膜の内、レジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層7a、7b、7cを得る。なお、IGZO膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層7a、7b、7cを形成してもよい。次いで、基板1の表面全体に導電膜を形成する。本実施形態では、例えばスパッタ法により、例えば厚さが150nm以上600nm以下のMoN/Al/Ti膜などの金属膜を形成する。この後、例えばフォトリソグラフィにより、金属膜のパターニングを行う。パターニングする際、リン酸/酢酸/硝酸を用いてMoN/Alをエッチングする。その後、塩素系のガスを用いたドライエッチングRIE法にてTiをエッチングする。これにより、図4dおよび図6dに示すように、TFT形成領域101aにおいて、絶縁膜5上に酸化物半導体層7aの内、チャネル領域となる領域の両側に位置する領域とそれぞれ接触するように、ソース配線13asおよびドレイン電極13adが形成される。補助容量形成領域101bにおいて、絶縁膜5上に補助容量電極13csが形成される。ソース配線13asは、ソース端子形成領域102d付近まで延設され、その付近のソース配線の一部に第2接続部30bが形成される。このようにして、TFT形成領域101aに酸化物半導体TFTが形成され、補助容量形成領域102bに補助容量Csが形成される。次いで、TFTおよびCsを覆うように、基板1の表面全体に保護膜25aを堆積させる。本実施形態では、保護膜25aとして、SiO2膜などの酸化物膜厚さ:例えば約265nmをCVD法によって形成する。保護膜25aは、例えばSiO2膜からなる単層であってもよいし、SiO2膜を下層とし、SiNx膜を上層とする積層構造を有してもよい。SiO2膜からなる単層の場合、SiO2膜の厚さは50nm以上300nm以下であることが好ましい。SiO2膜下層およびSiNx膜上層からなる積層構造を有する場合、SiO2膜の厚さは50nm以上150nm以下、SiNx膜の厚さは50nm以上200nm以下であることが好ましい。次いで、ドレイン電極13ad上の開口部、および、補助容量電極13cs上の開口部となる領域、並びに、ゲートおよびソース端子領域102c、102d以外を覆うように、保護膜25a上に保護膜25bを形成する。保護膜25bは、例えば感光性の有機絶縁膜厚さ:例えば約1000nm以上4000nm以下をフォトリソグラフィ法によって形成される。次いで、保護膜25bをマスクとして、下層の保護膜25aのパターニングを行う。これにより、図4e、図5dおよび図6eに示すように、TFT形成領域101aにおいて、保護膜25aに、ドレイン電極13adの表面を露出させる開口部27’が形成される。また、補助容量形成領域101bにおいて、保護膜25aに、補助容量電極13adの表面を露出させる開口部27’’が形成される。また、ゲート端子形成領域102cにおいて、酸化物半導体層7b、7cがマスクとなり、第1ゲート端子部41aの表面を露出させるように開口部27cが形成される。同様に、ソース端子形成領域102dにおいて、酸化物半導体層7b、7cがマスクとなり、第2ゲート端子部41bの表面を露出させるように開口部27dが形成される。ここで、絶縁膜5のエッチングレートが酸化物半導体層7b、7cのエッチングレートより大きいので、開口部27cおよび27d内において、絶縁膜5の端面が酸化物半導体層7b、7cの下に形成される。また、ゲート端子形成領域102cにおいて第1接続部30aと第1ゲート端子部41aとの間の絶縁膜5の内、酸化物半導体層7bに覆われていない部分に開口領域27e1が形成される。同様に、ソース端子形成領域102dにおいて、第2接続部30bと第2ゲート端子部41bとの間の絶縁膜5の内、酸化物半導体層7bに覆われていない部分に開口領域27e2が形成される。次いで、図5eおよび図6fに示すように、ゲートおよびソース端子形成領域102cおよび102dの酸化物半導体層7b、7dをウェットエッチングにて除去する。ウェットエッチングの具体的な条件は、温度が30°C以上60°C以下で、濃度が5以上50以下のシュウ酸液を用い、処理時間は10秒以上300秒以下である。また、シュウ酸液は、シャワーにて散布する。この条件でウェットエッチングすると、絶縁膜5がエッチングされず、絶縁膜5の残膜制御がし易い。なお、酸化物半導体層7b、7cの代わりにアモルファスシリコン層をマスクとして用い、その後、アモルファスシリコン層をエッチングにて除去すると、絶縁膜5もエッチングされる。絶縁膜5のエッチングレートはアモルファスシリコン層のエッチングレートより大きいので、絶縁膜5の残膜制御が困難である。すなわち、半導体層をエッチングマスクとして用いる上記のプロセスは、酸化物半導体層がアモルファスシリコン層よりも選択的に容易に除去できるという知見に基づいて、初めて具現されたものである。次いで、保護膜25の上および開口部17b、17c内に透明導電膜を形成し、透明導電膜のパターニングを行う。本実施形態では、例えばスパッタ法により透明導電膜を堆積する。透明導電膜として、例えばITO膜厚さ:50nm以上200nm以下を用いる。次いで、公知のフォトリソグラフィによってITO膜のパターニングを公知の方法で行う。これにより、図2a~dに示したように、ドレイン電極13adおよび補助容量電極13csと接触する画素電極29と、第1接続部30aおよび第1ゲート端子部41aと接触する画素電極配線29aと、第2接続部30bおよび第2ゲート端子部41bと接触する画素電極配線29bとが形成される。画素電極29は、画素毎に分離して配置される。画素電極配線29a、29bは、開口部27a、27b内の絶縁膜5および保護膜25の端面、並びに、開口部27c、27d内の絶縁膜5の端面を覆う。画素電極配線29aにより、第1接続部30aと第1ゲート端子部41aとが電気的に接続される。同様に、画素電極配線29bにより、第2接続部30bと第2ゲート端子部41bとが電気的に接続される。このようにして、ゲート端子形成領域102cにゲート端子40aが形成され、ソース端子形成領域102dにソース端子40bが形成される。また、上述のTFT基板100Aの製造工程において、端子領域102内の酸化物半導体層7b、7cを除去するので、例えば図2cおよび図2dに示した開口部27j、27k内において酸化物半導体層7b、7cの端面が形成されず、その上に形成された画素電極配線29a、29bには断線が発生しない。また、画素電極配線29a、29bが、開口部27c、27d内の絶縁膜5の端面を覆うように形成されるので、ソースおよびゲート端子40a、40bと外部配線とを接続するTABの密着性低下による剥がれ、圧着面積のばらつきなどのTAB圧着不良が発生せず、TFT基板の信頼性が向上する。その結果、例えばそのようなTFT基板を有する液晶表示装置の表示品位が安定する。次いで、TFT基板100Bの製造方法について、図7および図8を参照しながら説明する。なお、TFTおよび補助容量Csについては、TFT基板100Aと共通するので、説明を省略し、共通する構成要素には、同じ参照符号を付す。図7a~cは、TFT基板100Bのゲート端子の製造工程を説明するための模式的な断面図である。図8a~fは、TFT基板100Bのソース端子の製造工程を説明するための模式的な断面図である。図7aおよび図8aに示すように、基板1上に例えば厚さが150nm以上600nm以下のゲート配線用導電膜を形成し、これをパターニングすることによって、基板1の内、ゲート端子形成領域102cにゲート端子部41cと、ソース端子形成領域102dにソース端子接続配線41dとを形成する。なお、ゲート端子部41cは、ゲート端子形成領域102cまで延設する不図示のゲート配線3aの一部に形成される。ゲート端子部41cおよびソース端子接続配線41dは、基板1上にスパッタ法などにより金属膜例えばTiN/Al/Ti膜を形成した後、上述した方法で金属膜をパターニングすることによって形成される。この後、レジストマスクを基板1から剥離する。次いで、図7bおよび図8bに示すように、ゲート端子部41c、ソース端子接続配線41dを覆うように絶縁膜ゲート絶縁膜5を形成する。絶縁膜5は、上述したように、例えば厚さが約400nmのSiO2膜をCVD法によって形成する。次いで、図8cに示すように、ソース端子形成領域102dの絶縁膜5上に例えば厚さ30nm以上300nm以下の島状の酸化物半導体層7d、7eを形成する。島状の酸化物半導体層7d、7eは、後述する開口部を形成する際のマスクとなるように形成される。酸化物半導体層7d、7eは、上述した方法で形成される。図8dに示すように、基板1の表面全体に導電膜を形成する。本実施形態では、例えばスパッタ法により、例えば厚さが150nm以上600nm以下のMoN/Al/Ti膜などの金属膜を形成する。この後、上述した方法で、金属膜のパターニングを行う。その結果、絶縁膜5上にソース配線13asが形成される。ソース配線13asは、ソース端子形成領域102d付近まで延設される。この後、TFTおよびCsを覆うように、基板1の表面全体に保護膜25aを堆積させる。本実施形態では、保護膜25aとして、上述したように、SiO2膜などの酸化物膜厚さ:例えば約265nmをCVD法によって形成した。次いで、図7cおよび図8eを参照する。上述したように、フォトリソグラフィにより感光性の有機絶縁膜から保護膜25bを形成する。また、保護膜25bをマスクとして、絶縁膜5および保護膜25aをパターニングする。これにより、図7cおよび図8eに示すように、ゲート端子形成領域102cにおいて、ゲート端子部41cの表面を露出させるように、絶縁膜5および保護膜25に開口部27fが形成され、表示領域101において、絶縁膜5および保護膜25に形成され、ソース配線13asおよびソース端子接続配線41dの表面を露出させるように開口部27hが形成される。ソース端子形成領域102dにおいて、酸化物半導体層7d、7eがマスクとなり、絶縁膜5に形成され、ソース端子接続配線41dの表面を露出させるように開口部27gがそれぞれ形成される。次いで、図8fに示すように、ソース端子形成領域102dにおいて、酸化物半導体層7d、7eを上述した方法で除去する。酸化物半導体層7dの除去により、開口部27hと開口部27gとの間に位置する保護膜25の端面の内、開口部27g側であって、絶縁膜5側の端面の一部に凹部oが形成される。また、凹部oは形成されない場合もある。次いで、図3cおよびdに示したように、保護膜25b上、および開口部27f、27g、27h内に、上述した方法で透明導電膜を形成し、透明導電膜のパターニングを行う。本実施形態では、例えばスパッタ法により透明導電膜を堆積する。透明導電膜として、例えばITO膜厚さ:50nm以上200nm以下を用いる。これにより、ゲート端子部41cの表面と接触し、開口部27f内の絶縁膜5および保護膜25の端面を覆う画素電極配線29cが形成される。また、ソース端子接続配線41dの表面、および、ソース配線13asの表面と接触し、かつ、開口部27hにおける絶縁膜5、ソース配線13asおよび保護膜25の端面を覆う画素電極配線29eが形成される。さらに、ソース端子接続配線41dの表面と接触し、開口部27gにおいて絶縁膜5の端面を覆う画素電極配線29dが形成される。このようにして、接続部30c、ゲート端子40cおよびソース端子40dが形成される。なお、接続部30cとソース端子40dとは、ソース端子接続配線41dにより電気的に接続されている。TFT基板100BもTFT基板100Aと同様、画素電極配線29cおよび29dの断線が生じず、開口部内の絶縁膜5の端面が画素電極配線により覆われているので、TABの圧着不良などが生じず、TFT基板の信頼性が高い。以下、比較例1~3のTFT基板と比較して本実施形態のTFT基板100A、100Bの利点を説明する。まず、図9~図11を参照して比較例1のTFT基板500およびその製造方法を説明する。なお、簡単のため、TFTおよび補助容量Csについての説明は省略する。また、共通する構成要素には、同じ参照符号を付す。図9aは、比較例1のTFT基板500のゲート端子を説明するための模式的な平面図であり、図9bは、TFT基板500のソース端子を説明するための模式的な平面図であり、図9cは、図9aのG-G’線に沿った模式的な断面図であり、図9dは、図9bのH-H’線に沿った模式的な断面図である。図10aおよび図10bは、TFT基板500のゲート端子の製造工程を説明するための模式的な断面図である。図11aおよび図11bは、TFT基板500のソース端子の製造工程を説明するための模式的な断面図である。図9に示す比較例1のTFT基板500は、第1ゲート端子部41aの周縁の絶縁膜5上に酸化物半導体層8b、8cが形成され、第2ゲート端子部41bの周縁の絶縁膜5上に酸化物半導体8b、8cが形成されている。酸化物半導体8b、8c上の画素電極配線29a1と第1ゲート端子部41a上の画素電極配線29a2とは直接接触していない。また、開口部27jにおける絶縁膜5の端面は露出している。同様に、酸化物半導体8b、8c上の画素電極配線29b1と第2ゲート端子部41b上の画素電極配線29b2とは直接接触していない。また、開口部27kにおける絶縁膜5の端面は露出している。さらに、開口部27j、27k内において絶縁膜5の端面が酸化物半導体層8b、8cの下に形成されているので、画素電極配線29a、29bが断線している。その結果、TFT基板500は、ゲートおよびソース端子40e、40fと外部配線とを接続するTABの密着性低下による剥がれ、圧着面積のばらつきなどのTAB圧着不良が発生し易くなる。次いで、TFT基板500の製造方法を簡単に説明する。まず、図10aおよび図11aを参照する。TFT基板100Aの製造方法で述べたように、絶縁膜5までを形成する。図10aおよび図11aに示すように、第1ゲート端子部41aの周縁の絶縁膜5上に酸化物半導体層8b、8cが形成され、第2ゲート端子部41bの周縁の絶縁膜5上に酸化物半導体層8b、8cが形成される。次いで、図10bおよび図11bに示すように、酸化物半導体層8b、8cを除去することなく、絶縁膜5上に保護膜25を形成し、酸化物半導体層8b、8cをマスクとして絶縁膜5に第1および第2ゲート端子部41a、41bの表面を露出させる開口部27j、27kをそれぞれ形成する。このとき、それぞれの開口部27j、27k内において、絶縁膜5の端面が酸化物半導体層8b、8cの下に形成される。次いで、図9cおよび図9dに示すように、酸化物半導体層8b、8c上に画素電極配線29a1、29b1を形成し、第1および第2ゲート端子部41a、41b上に画素電極配線29a2、29b2を形成する。このとき、それぞれの開口部27j、27k内において、絶縁膜5の端面が酸化物半導体層8b、8cの下に形成されているので、画素電極配線29a1と画素電極配線29a2とが直接接触せずに形成され、画素電極配線29b1と画素電極配線29b2とが直接接触せずに形成される。つまり、画素電極配線29a1と画素電極配線29a2とは断線している画素電極配線29b1と29b2とは断線している。また、それぞれの開口部27j、27k内において、絶縁膜5の端面が露出している。次いで、図12および図13を参照して比較例2のTFT基板600およびその製造方法を説明する。図12aは、比較例2のTFT基板600のソース端子を説明するための模式的な平面図であり、図12bは、図12aのI-I’線に沿った模式的な断面図である。図13aおよび図13bは、TFT基板600のソース端子の製造工程を説明するための模式的な断面図である。なお、簡単のため、TFT、補助容量Csおよびゲート端子についての説明は省略する。比較例2のTFT基板600は、ソース端子接続配線41dの周縁の絶縁膜5上に酸化物半導体層8d、8eが形成されている。酸化物半導体層8d、8e上の画素電極配線29d1とソース端子接続配線41d上の画素電極配線29d2とは直接接触していない。つまり、画素電極配線29d1と画素電極配線29d2は断線している。また、開口部27lにおいて、絶縁膜5の端面は露出している。従って、TFT基板500と同様に、ソース端子40gとTABとの密着性の問題が生じる。次いで、TFT基板600の製造方法を簡単に説明する。まず、図13aを参照する。TFT基板100Bの製造方法で述べたように、絶縁膜5までを形成する。図13aに示すように、ソース端子接続配線41dの周縁の絶縁膜5上に酸化物半導体層8d、8eが形成される。次いで、図13bに示すように、酸化物半導体層8d、8eを除去することなく、絶縁膜5上に保護膜25を形成し、酸化物半導体層8d、8eをマスクとして絶縁膜5にソース端子接続配線41dの表面を露出させるように開口部27lを形成する。次いで、図12aおよび図12bに示すように、酸化物半導体層8d、8e上に画素電極配線29d1を形成し、ソース端子接続配線41d上に画素電極配線29d2を形成する。このとき、それぞれの開口部27l内において、絶縁膜5の端面が酸化物半導体層8d、8eの下に形成されているので、画素電極配線29d1と画素電極配線29d2とが直接接触せずに形成される。また、開口部27lおいて、絶縁膜5の端面が露出される。次いで、図14~図16を参照して比較例3のTFT基板700およびその製造方法を説明する。図14aは、比較例3のTFT基板700のゲート端子を説明するための模式的な平面図であり、図14bは、TFT基板700のソース端子を説明するための模式的な平面図であり、図14cは、図14aのJ-J’線に沿った模式的な断面図であり、図14dは、図14bのK-K’線に沿った模式的な断面図である。図15aおよび図15bは、TFT基板700のゲート端子の製造工程を説明するための模式的な断面図である。図16aおよび図16bは、TFT基板700のソース端子の製造工程を説明するための模式的な断面図である。TFT基板700は、TFT基板500の第1および第2ゲート端子部41a、41bのほぼ全面が画素電極配線29a2、29b2で覆われているTFT基板である。TFT基板700も同様に、第1および第2ゲート端子部41a、41b上の絶縁膜5の端面が酸化物半導体層8bの下に形成されているので、酸化物半導体層8b上の画素電極配線29a1と第1ゲート端子部41a上の画素電極配線29a2とは直接接触しておらず、同様に、酸化物半導体層8b上の画素電極配線29b1と第2ゲート端子部41b上の画素電極配線29b2とは直接接触していない。さらに、第1および第2ゲート端子部41a、41b上のそれぞれの絶縁膜5の端面は露出している。従って、TFT基板500と同様に、ゲートおよびソース端子41e’、41f’とTABとの密着性の問題が生じる。次に、TFT基板700の製造方法を簡単に説明する。図15aおよび図16aに示すように、TFT基板500の製造方法と同じ製造方法により、酸化物半導体層8bを第1および第2ゲート端子部41a、41b上であって絶縁膜5上にそれぞれ形成する。ただし、TFT基板700の製造方法において、図10aおよび図11aに示した酸化物半導体層8cは形成しない。次いで、図15bおよび図16bに示すように、保護膜25を形成し、酸化物半導体層8bをマスクとして、ゲート絶縁膜5をエッチングする。これにより、第1および2ゲート端子部41aおよび41bの表面が露出される。次に、図14cおよび図14dに示すように、酸化物半導体層8b上に画素電極配線29a1、29b1をそれぞれ形成し、第1および第2ゲート端子部41a、41b上に画素電極配線29a2、29b2をそれぞれ形成する。このとき、第1および第2ゲート端子部41a、41b上のそれぞれの絶縁膜5の端面が酸化物半導体層8bの下に形成されているので、画素電極配線29a1と画素電極配線29a2とは直接接触しておらず、画素電極配線29b1と画素電極配線29b2とは直接接触していない。つまり、画素電極配線29a1と画素電極配線29a2とは断線している画素電極配線29b1と29b2とは断線している。また、第1および第2ゲート端子部41a、41b上のそれぞれの絶縁膜5の端面は、露出している。比較例1~3のTFT基板500~700のいずれにも、ゲートソース端子において、酸化物半導体層の下に絶縁膜5の端面が形成されている。また、いずれのTFT基板500~700の端子における第1および第2ゲート端子部41a、41b上の絶縁膜5の端面が画素電極配線によって覆われていない。従って、TFT基板500~700は、ゲートソース端子内の画素電極配線が断線しており、例えば外部配線とゲートソース端子とを電気的に接続するTABの密着性の問題が生じ、TFT基板の信頼性が低い。これに対し、上述の本発明の実施形態のTFT基板100A、100Bは、そのような問題が生じないので、TFT基板の信頼性が高い。従って、TFT基板100A、100Bを有する例えば液晶表示装置の表示品位が安定する。