"ロジック回路と、前記ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路と、前記ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子を駆動する高電位側駆動回路と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域と、を有する半導体装置。前記多重トレンチ分離領域の各トレンチ分離領域の電位を検出して、高電位側パワー素子および低電位側パワー素子のそれぞれに印加される電位を検出して、負荷短絡を検出するよう構成された請求項1に記載の半導体装置。上記のように、従来の半導体装置においては、HVICに要求される電圧が高くなると、レベルシフト配線の下部にはGND側フィールドプレートアルミ電極10が設けられていないこととレベルシフト配線の電位の影響により等電位線が歪み、電界集中が発生してデバイス耐圧が低下するという問題があった。これを緩和するために従来ではレベルシフトアルミ電極12とアルミ電極10との間の層間酸化膜11の厚さを2.0μm以上形成していた。しかし、このように層間酸化膜11を厚く形成することは、製造プロセスが複雑になり製造コストの上昇をもたらしていた。また、層間酸化膜11を厚く形成すると、微細加工技術が適用できないというデメリットも発生していた。加えて、レベルシフト配線の高電位の影響により、等電位線が歪むという問題は回避できないため、レベルシフト配線のない構造が望まれていた。本発明は、低電位領域と高電位の配線が交差することを無くし、高耐圧の構成を簡単な製造プロセスにより信頼性の高い半導体装置を容易に形成することができる半導体装置の製造方法およびその製造方法により製造された信頼性の高い優れた性能を有する半導体装置を提供することを課題とするものである。本発明の半導体装置は、上記の課題を解決するために、ロジック回路と、前記ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路と、前記ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子を駆動する高電位側駆動回路と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域と、を有する。このように構成された本発明の半導体装置においては、低電位領域と高電位の配線が交差することが無く、高耐圧の電力用半導体装置の信頼性を高くしている。本発明によれば、低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することが可能となる。以下、本発明に係る半導体装置およびその製造方法の好適な実施の形態を添付の図面を参照しつつ説明する。なお、以下の各実施の形態において、同じ機能構成を有する要素には同じ符号を付して説明する。実施の形態1.図1は本発明に係る実施の形態1の半導体装置の一例である電力用集積回路装置以下、HVICと略称するを示す平面図である。図1においては、実施の形態1のHVICの説明を容易なものとするため、このHVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図2から図5は図1に示したHVICの断面図であり、図2は図1におけるA-A’線による断面図であり、図3はB-B’線による断面図であり、図4はC-C’線による断面図であり、図5はD-D’線による断面図である。図1に示すように、実施の形態1のHVICには高耐圧のNチャンネルのMOSFET101と、そのゲート電極702に接続されMOSFET101を駆動制御する制御信号を出力する低電位側のロジック回路201と、ドレイン電極703に接続された高電位側のロジック回路301を有する高耐圧である高電位島402とを有して構成されている。高電位側のロジック回路301を含む高電位島402は、複数に重なって形成されたトレンチ分離領域403により取り囲まれて分離されている。このように複数重なって形成されたトレンチ分離領域403により多重トレンチ分離領域405が構成されている。図2乃至図5において、符号1はN型P型でも可半導体基板、符号2は埋め込み酸化膜、および符号3はN-エピタキシャル層である。P分離拡散領域4は埋め込み酸化膜2に達するように形成されている。図2乃至図5の断面図において、符号5は深いN拡散領域、符号6はP拡散領域、符号7はP拡散領域、符号8はN拡散領域である。符号9はゲート電極であり、フィールドプレートとしても使用されている。アルミ電極10はGND側フィールドプレートとして使用されている。実施の形態1のHVICにおいて、符号11は酸化膜、符号14はフィールド酸化膜LOCOS膜、符号16はトレンチ分離領域、符号17はパッシベーション膜である。実施の形態1のHVICでは、N-エピタキシャル層3がP分離拡散領域4とトレンチ分離領域16により取り囲まれる構成のRESURFReducedSurfaceField構造を有している。前述のように、従来のHVICにおいては、レベルシフト動作を行う高耐圧のNチャンネルのMOSFETのドレイン電極と高電位島内のロジック回路とを接続するレベルシフト配線が、レベルシフトアルミ電極12図45参照により形成されており、このレベルシフトアルミ電極12がNチャンネルのMOSFETのドレイン-ソース間を横切り、トレンチ分離領域を通って高電位島内部に導入されていた。実施の形態1のHVICにおいては、従来のHVICにおけるレベルシフトアルミ電極12を用いたレベルシフト配線構造の代わりに、多重トレンチ分離領域405の一部をレベルシフト配線領域404として用い、電力用半導体素子と高圧側のロジック回路とを電気的に接続する構造を有している。また、レベルシフト配線領域404において、トレンチ分離領域内のN-エピタキシャル領域やポリシリコン領域による容量結合によりバイアスされて構成されている。図1に示すように、実施の形態1のHVICの多重トレンチ分離領域405は、高電位島402を分離するとともに、高耐圧NチャンネルMOSFET101のソース-ドレイン間にレベルシフト配線領域404が設けられている。レベルシフト配線領域403において、多重トレンチ分離領域405の外側のトレンチ分離領域403やそのN-エピタキシャル領域を、低電位GND側のソース領域に配置している。また、レベルシフト配線領域404において、高電位島402に接するよう配置された最も電位の高いトレンチ分離領域403を延設してドレイン側に接するよう配置している。この高電位のトレンチ分離領域403によって囲まれるようにN-エピタキシャル領域が形成されており、この領域がレベルシフト配線として利用されている。このように高電位のトレンチ分離領域403がN-エピタキシャル領域を取り囲んだ領域をレベルシフト配線として用いることにより、ソース領域などの低電位領域と、レベルシフト配線が交差することのない構造が実現されている。図6は多重トレンチ分離領域405における容量結合の等価回路を示している。図6において、多重トレンチ分離領域405のトレンチ内側壁酸化膜409の容量をCs、トレンチ底部の埋め込み酸化膜2とN型半導体基板1とによる容量をCbとしている。また、Vt1,Vt2,はトレンチ内のポリシリコン領域の電位であり、Vf1,Vf2,はトレンチ分離領域間に挟まれて浮遊電位状態になっているN-エピタキシャル層の電位をそれぞれ表している。通常トレンチの深さdと幅wの比率:アスペクト比d/wは、10以上であり、トレンチ内側壁酸化膜409のフィールド酸化膜14の厚みが0.3μm程度に対して、埋め込み酸化膜2の厚みは3μm以上と10倍程度に厚くなっている。容量Cは、C=εS/tで算出されるが、トレンチ底部の容量値Cbはトレンチ内側壁酸化膜409の容量値Csに比べると、面積Sが1/10で酸化膜厚tは10倍であることから、1/100以下になり、無視できるほど小さい値となる。これを考慮に入れると、図6の等価回路は図7に示すように簡略化できる。多重に形成したトレンチ内側壁酸化膜409の各容量がほぼCsで等しいとすると、トレンチ内のN-エピタキシャル層やポリシリコン領域の電位は均等に分担されてバイアスされることになる。図8は実施の形態1のHVICにおける特徴である、高電位島402の多重トレンチ分離領域405の電位を利用して形成されるトレンチ側壁フィールドプレート構造を示している。図8のaは、実施の形態1のHVICの構成を示しており、bは実施の形態1のHVICにおける破線で囲まれた多重トレンチ分離領域の一部を拡大して示す拡大図である。図9は、レベルシフト配線領域404におけるトレンチ容量結合領域のトレンチ側壁フィールドプレート構造を示す断面図であり、図8のbに示すレベルシフト配線領域404におけるE-E’線による断面を示している。トレンチ間のエピタキシャル領域を、トレンチ側壁フィールドプレートを形成するトレンチ内の浮遊電位状態のエピタキシャル領域と電気的に接続するため、区間F1と区間F2のトレンチ内のエピタキシャル領域上にアルミ電極10を形成し、トレンチ間のエピタキシャル領域と接続している。図10は図8のbに示すレベルシフト配線領域404におけるF-F’線による断面図である。図10に示すように、トレンチ内のエピタキシャル領域上にアルミ電極10を形成し、トレンチ間のエピタキシャル領域と接続している。このように、GND-高電位島402の電位Vh間を容量結合したレベルシフト配線領域404のトレンチ容量結合領域を区間T1-区間F1-区間T2-区間F2-区間T3と配置することにより、図11に示すように、図9に示したE-E’線による断面におけるソース-ドレイン間の電位を段階的に変化させることが可能となる。したがって、上記のように構成された実施の形態1の半導体装置においては、図9に示したE-E’線における領域をNチャンネルMOSFETに対しフィールドプレートとして機能させることが可能である。図12から図15は、実施の形態1のHVICにおけるレベルシフト配線領域404のトレンチ側壁フィールドプレートを製造するプロセスフローを示している。図12および図13に示すプロセスフローにおいては、前述の図9に示した断面位置と同じ位置を示しており、図8のbにおけるE-E’線による断面における製造途中の状態を示している。図14および図15のプロセスフローにおいては、前述の図10に示した断面位置と同じであり、前述の図8のbにおけるF-F’線による断面における製造途中の状態を示している。なお、図12および図14におけるaからeに示す状態は同じ製造工程により形成されたものであり、図13および図15におけるfからkに示す状態は同じ製造工程により形成されたものである。以下、図12および図14、並びに図13および図15を用いてトレンチ側壁フィールドプレートを製造方法について説明する。図12および図14において、aは酸化膜を形成し、その酸化膜を異方性エッチングした後の状態を示している。aに示す状態までの工程においては、N-エピタキシャル層3上に膜厚が約500nmの酸化膜、例えばCVD酸化膜または熱酸化膜が形成される。次に、レジスト20が塗布され写真製版される。ここで、酸化膜異方性エッチングが行われる。bは、Si異方性エッチングを行った後の状態を示している。bに示す状態までの工程においては、レジスト20が除去され、Si異方性エッチングが行われている。cは、トレンチ側壁を酸化した後の状態を示している。cに示す状態までの工程においては、約500nm厚の酸化膜21を除去した後、熱酸化膜が形成される。このときの膜厚dtは、前述のaに示した工程においてトレンチ側壁を形成するためのレジスト20の幅dtと同じとしている。dは、ポリシリコンを堆積処理した後の状態を示している。dに示す状態までの工程においては、ポリシリコンをトレンチ内部に埋め込み、トレンチ側壁を形成する酸化膜の最上面となる表面から距離dwまで堆積される。この距離dwはトレンチ開口幅と同じである図14のa参照。。eは、堆積したポリシリコンを異方性エッチングした後の状態を示している。eに示す状態までの工程におけるポリシリコンの異方性エッチングは、トレンチ側壁を形成する酸化膜の最上面となる表面の位置、すなわちポリシリコンの表面から約dwの距離エッチングされている。次に、図13および図15に示すfからkのプロセスフローが実施されて、トレンチ側壁フィールドプレートが製造される。fは、表面酸化膜22が形成されて、その後にチッ化膜23を形成した状態を示している。fに示す状態までの工程においては、約100nm厚の表面酸化膜22が形成され、その上に約100nm厚のチッ化膜23が堆積される。gは、チッ化膜23をエッチングした後の状態を示している。gに示す状態までの工程において、レジスト24が塗布され写真製版が行われる。そして、チッ化膜23のエッチングが実施される。hは、フィールド酸化膜LOCOS膜14の形成後の状態を示している。hに示す状態までの工程においては、レジストが塗布されフィールド酸化膜LOCOS膜14が形成される。このフィールド酸化膜LOCOS膜14の厚みは約1μmである。iは、層間酸化膜25の形成後の状態を示している。iに示す状態までの工程においては、チッ化膜23が除去され、約1μm厚の層間酸化膜を堆積させて形成する。その後、レジストが塗布され写真製版される。jは、層間酸化膜25がパターニングされた後の状態を示している。jに示す状態までの工程においては、層間酸化膜25に対して異方性エッチングが行われ、レジストが除去される。kは、アルミ配線形成後の状態を示しており、トレンチ側壁フィールドプレートが完成した状態である。kに示す状態までの工程においては、スパッタリングによりAlSiCuを約1μmの膜厚で形成する。次に、レジストを塗布し写真製版する。そして、AlSiCu膜に対して異方性エッチングが行われ、アルミ電極10が形成される。その後、レジストが除去されてトレンチ側壁フィールドプレートが完成する。以上のように、実施の形態1のHVICにおけるトレンチ側壁フィールドプレート構造は、図12から図15に示す工程を実施することにより確実に製造される。なお、トレンチ側壁フィールドプレートとなる区間T1-区間F1-区間T2-区間F2-区間T3の各トレンチ分離領域間は、電流リークを防止するため、酸化させてSi領域を極力含まない構成が好ましい。また、トレンチ側壁の酸化膜厚をdtとすると、異方性エッチングでN-エピタキシャル層3にトレンチ溝を形成する工程aにおいて該当するトレンチ間は、dt程度になるようパターニングするのが好ましい。実施の形態2.以下、本発明に係る実施の形態2の半導体装置について添付の図面を参照しつつ説明する。図16は実施の形態2の半導体装置である電力用集積回路装置HVICの平面図である。図16は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。実施の形態2のHVICは、前述の実施の形態1のHVICにおけるレベルシフト配線領域404を持つ高耐圧NチャンネルMOSFET101を、2つ以上並べた構成である。なお、図16には2つの高耐圧NチャンネルMOSFET101を並べた構成を示す。実施の形態2のHVICにおいては、レベルシフト配線領域404によって分断されているトレンチ分離領域間のエピタキシャル領域やポリシリコン領域をアルミ配線407により接続して、電気的な連続性を保持している。図16に示すように、多重トレンチ分離領域405における2つの高耐圧NチャンネルMOSFET101,101により挟まれた領域は、それ以外の領域と連続性がないパターンであるため、多重トレンチ分離領域405内の電位分布に差が生じる可能性がある。このように多重トレンチ分離領域405の電位分布に差が生じた場合には、レベルシフト配線を形成するレベルシフト配線領域404において、左右対象に形成しているトレンチ側壁フィールドプレートの電位が対象でなくなるため、デバイス耐圧が安定しないという問題が発生する。そこで、実施の形態2のHVICにおいては、図16に示すように、多重トレンチ分離領域405における対応する各トレンチ分離領域403間をアルミ配線407により接続することにより、トレンチ側壁フィールドプレートにおける電位の電気的な連続性が保持され、デバイス耐圧を安定させることができる構成となる。実施の形態3.以下、本発明に係る実施の形態3の半導体装置について添付の図面を参照しつつ説明する。図17は実施の形態3の半導体装置である電力用集積回路装置HVICの平面図である。図17は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図18は図17のHVICにおけるA-A’線による断面図である。前述の実施の形態1のHVICにおいては、多重トレンチ分離領域405により高電位島402を分離し、多重トレンチ分離領域405のレベルシフト配線領域404における中央のトレンチをレベルシフト配線として用いていた。このように構成した場合、N-エピタキシャル層3の抵抗が配線抵抗として挿入されることとなり、回路構成上の制約になってしまう。そこで、実施の形態3のHVICにおいては、多重トレンチ分離領域405により高電位島402を分離形成するが、この高電位島402と高耐圧NチャンネルMOSFET101のドレイン電極703に挟まれたレベルシフト配線領域404の高電位のトレンチ分離領域403である中央のトレンチ表面にアルミ配線303を形成している。このアルミ配線303は高電位のトレンチ分離領域403に接触し、かつNチャンネルMOSFET101のドレイン電極703と高電位島402内の高電位側のロジック回路301とを電気的に接続する。実施の形態3のHVICに構成においては、配線抵抗が小さくできるため、回路構成上の制約を少なくすることができる。実施の形態4.以下、本発明に係る実施の形態4の半導体装置について添付の図面を参照しつつ説明する。図19は実施の形態4の半導体装置である電力用集積回路装置HVICの平面図である。図19は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。実施の形態4のHVICにおいては、高耐圧NチャンネルMOSFETのソース-ドレイン間に形成される多重フィールドプレート102とレベルシフト配線領域404におけるトレンチ側壁フィールドプレート406とを接続している。この構造のメリットは、多重フィールドプレート102の電位が安定して、高耐圧NチャンネルMOSFET101のデバイス耐圧が安定する。また、多重フィールドプレート102を介して多重トレンチ分離領域405を電気的に連続させることができるため、前述の実施の形態2のHVICのように複数の半導体素子を用いた場合においても同様の効果を得ることができる。図20はトレンチ側壁フィールドプレート406と多重フィールドプレート102表面フィールドプレートとの接続構造を示す図である。図21のaは図20のレベルシフト配線領域404におけるトレンチ容量結合領域のE-E’線による断面図であり、bは図20のレベルシフト配線領域404におけるF-F’線による断面図である。実施の形態4の半導体装置においては、多重フィールドプレート102表面フィールドプレートがポリシリコン部とアルミ電極10で構成されている。多重フィールドプレート102のアルミ電極10は、レベルシフト配線領域404におけるトレンチ容量結合領域内のポリシリコン領域907と直接接続されている。また、多重フィールドプレート102のポリシリコン部は、アルミ電極10を介してレベルシフト配線領域404内のポリシリコン領域907に接続されている。実施の形態5.以下、本発明に係る実施の形態5の半導体装置について添付の図面を参照しつつ説明する。図22は実施の形態5の半導体装置である電力用集積回路装置HVICの平面図である。図22は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。実施の形態5のHVICにおいては、円形状の高耐圧NチャンネルMOSFET101のドレイン電極703がその中心に小さく円形に形成されており、多重トレンチ分離領域405のレベルシフト配線領域404により、高耐圧NチャンネルMOSFET101の略中心にある円形のドレイン電極703と高電位島のロジック回路301が電気的に接続されている。円形状においては、その円周距離はその中心部に向かうほど小さくなっていく。実施の形態5のHVICにおける高耐圧NチャンネルMOSFET101が略円形状に形成されているため、その中心部分の電極パターンを単純に形成することが可能となる。実施の形態5における高耐圧NチャンネルMOSFET101においては、前述の実施の形態1の図1の平面図に示すような複雑な構成を取らなくても、図22に示すような単純なパターンでソース-ドレイン間にレベルシフト配線領域404の中央にある高電位のトレンチ分離領域403のトレンチ側壁フィールドプレートのみを延設配置することにより構成することができる。実施の形態6.本発明に係る実施の形態6の半導体装置である電力用集積回路装置HVICは、トレンチ分離領域間のNエピタキシャル領域における抵抗値を低減させ、寄生抵抗成分による電位の浮き上がりを防止する構成である。実施の形態6のHVICにおいて、トレンチ分離領域間のN-エピタキシャル領域には、多重トレンチ分離領域405の形成以前または形成後に、P拡散層またはN拡散層が形成されている。このように、P拡散層またはN拡散層を形成することにより、トレンチ分離領域間のN-エピタキシャル領域における抵抗値を低減させ、寄生抵抗成分による電位の浮き上がりを防止することができる。実施の形態7.以下、本発明に係る実施の形態7の半導体装置について添付の図面を参照しつつ説明する。図23は実施の形態7の半導体装置である電力用集積回路装置HVICの平面図である。図23は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図24は実施の形態7におけるレベルシフト配線領域404のソース配線部908の断面構造を示し、図25は実施の形態7におけるレベルシフト配線領域404のゲート配線部909の断面構造を示している。実施の形態7のHVICにおいては高耐圧PチャネルMOSFET101が用いられており、高耐圧PチャネルMOSFET101は高電位島402の高電圧領域のロジック回路301から、低電圧領域のロジック回路201へ信号を伝達させて、逆レベルシフト動作に使用される。実施の形態7のHVICにおける高電位が印加されるレベルシフト配線領域404におけるレベルシフト配線は、高電位島402のロジック回路301と高耐圧PチャンネルMOSFET101のゲート電極702とソース電極701とを接続する。このレベルシフト配線領域404におけるレベルシフト配線は、アルミ電極10である。このように構成された実施の形態7のHVICにおいては、高電位が印加されるアルミ電極10と、低電位領域が交差することがない。実施の形態8.以下、本発明に係る実施の形態8の半導体装置について添付の図面を参照しつつ説明する。図26は実施の形態8の半導体装置である電力用集積回路装置HVICにおけるトレンチ側壁フィールドプレートとレベルシフト配線の構造を示す図である。通常、トレンチは、プロセス中の応力緩和を目的として、その内部を酸化した後、ポリシリコンが充填されていた。これは、Siと酸化膜であるSiO2の膨張係数が異なるためであり、1μm以上の広い幅を有するトレンチ内部をSiO2と、Siと同一材料であるポリシリコンで充填することにより、過大な応力の発生を抑制していた。しかし、近年は微細加工技術の進歩により、トレンチ開口幅が1μm以下でも10μm以上の深いトレンチを形成することが可能であり、トレンチ内部に対してCVD酸化膜により酸化膜のみを充填しても、充填するSiO2の体積が低減できた分、低応力でトレンチ分離を形成することが可能となっている。したがって、実施の形態8の半導体装置においては、微細で深いトレンチ内部に絶縁膜のみを充填しており、前述の実施の形態1の図12から図15に示したような複雑な製造ステップが必要なくなる。この構成では、多重を構成するトレンチ内のポリシリコン同士がつながらないよう、トレンチを分断する必要が無く、各トレンチが交差する形態で多重トレンチを形成できる。この利点は、特に、トレンチ間の電流リーク防止のため、その間隔をトレンチ側壁の酸化膜厚と同程度とするという制約がなくなり、製造が容易なものとなる。図26に示すように、実施の形態8の半導体装置においては、レベルシフト配線領域404の中央部分に高電位のトレンチ分離領域403であるレベルシフト配線604が形成されており、このレベルシフト配線604の両端部分の一方には、高電圧領域のロジック回路301に接続され、他方には高耐圧半導体素子の所定の電極が接続されている。また、実施の形態8の半導体装置においては、表面フィールドプレート606がレベルシフト配線領域404のトレンチ容量結合領域におけるトレンチ側壁フィールドプレート603にコンタクト605を形成して接続されている。このため、トレンチ分離領域内のポリシリコンへのコンタクト形成が不要となり、パターン設計が容易になる。実施の形態9以下、本発明に係る実施の形態9の半導体装置について添付の図面を参照しつつ説明する。実施の形態9の電力用集積回路装置HVICにおける多重トレンチ分離領域の電位の安定化を図っている。図27は実施の形態9のHVICにおける多重トレンチ分離領域の電位安定を図るための構成を示す図である。実施の形態9のHVICにおいては、多重トレンチ分離領域におけるGND-高電位島間に高抵抗ポリシリコン705が挿入されている。図27に示すように、実施の形態9のHVICにおける多重トレンチ分離領域405には高抵抗ポリシリコン705が並列に接続電極706により各トレンチ分離領域403が接続されている。このように構成することにより、実施の形態9のHVICは、多重トレンチ分離領域405における各トレンチ分離領域403の電位が容量結合により均等に分担されているが、更に高抵抗を並列に接続することにより各トレンチ分離領域403の電位を安定させることができる。実施の形態10.以下、本発明に係る実施の形態10の半導体装置について添付の図面を参照しつつ説明する。図28は実施の形態10の半導体装置である電力用集積回路装置HVICの平面図である。図28は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。実施の形態10のHVICにおいては、高耐圧NチャンネルMOSFET101を円形に形成せず、四辺が直線である矩形状に形成し、両端部の連続性が途切れる箇所、すなわち対向する2辺にトレンチ側壁フィールドプレート700を配設している。高耐圧のNチャンネルMOSFET101のドレイン電圧と高電位島402に印加される電圧の差は、最大で高電位側のロジック回路301の駆動電圧の25V以下と小さいため、同図のように1つのトレンチ分離領域403を隔てて、隣接させることが可能である。このため、レベルシフト配線は図示するように、アルミ配線704により高電位側のロジック回路301とドレイン電極703とをそのまま接続させることが可能である。実施の形態10のHVICにおいては、矩形状の高耐圧NチャンネルMOSFET101における高電位島402に近い一辺の近傍に、ロジック回路301にアルミ配線704により接続されるドレイン電極703が設けられており、対向する他辺近傍に低電位側のロジック回路201に接続されるソース電極701が設けられている。また、低電位側のロジック回路201に接続されるゲート電極702は、ソース電極701と略平行に所定幅を有してNチャンネルMOSFET101を横断するよう設けられている。すなわち、ゲート電極702の長さは矩形状のNチャンネルMOSFET101の一辺の長さより長く、2辺の長さより短く形成されている。実施の形態10のHVICの構成においては、ゲート電極702のパターンを円弧形状に形成する場合に比べて、高耐圧NチャンネルMOSFET101のゲート電極702の長さを短く設定できるなど、レベルシフト素子をコンパクトに形成することが可能となる。図29は実施の形態10のHVICにおけるトレンチ側壁フィールドプレートと表面の多重フィールドプレートとを接続した場合の平面図である。図30は図29のHVICにおけるA-A’線による断面図である。なお、実施の形態10においては高耐圧NチャンネルMOSFET101を用いた例で説明したが、高耐圧のPチャンネルMOSFETを用いても同様に構成することができ、同様の効果を奏する。実施の形態11.以下、本発明に係る実施の形態11の半導体装置について添付の図面を参照しつつ説明する。図31は、実施の形態11の半導体装置である電力用集積回路装置HVICにおいて、多重トレンチ分離領域の電位検出法を適用した構成を示す図である。実施の形態11のHVICは、前述の実施の形態9のHVICと同様に、多重トレンチ分離領域405の各トレンチにコンタクトを形成し、高電位島内および低電圧領域に形成したCMOS回路のゲート電極ポリシリコンに接続している。図32は、図31に示したHVICの例における等価回路を示す。図33のaは図31に示すHVICのA-A’線による断面図であり、PチャネルMOSデバイスの領域を示している。図33のbは図31に示すHVICのB-B’線による断面図であり、NチャネルMOSデバイスの領域を示している。トレンチ分離領域の1本あたりの容量をCとすると、各トレンチの電位V1,V2はそれぞれ容量結合により、V1=VB/3、V2=2VB/3、になる。高電位島の電位VBは、HVICが駆動するIGBTなどのパワー素子のインバータ動作で、VccからVccHV.の電位まで変動する。ここで、HVは高圧側パワー素子に印加される高電圧を示す。実施の形態11のHVICにおける電位変動とCMOS回路動作との関係を、図34と図35に示している。図34はCMOS回路の低電位側の動作説明図であり、図の左側が低電圧印加状態であり、右側が高電圧印加状態である。図35はCMOS回路の高電位側の動作説明図であり、図の左側が低電圧印加状態であり、右側が高電圧印加状態である。図34および図35の上部のグラフにおいて破線がCMOSインバータの閾値電圧設定値のレベルを示している。低電圧領域ではGND電位が基準であるため、VB電位が最低電位のVccから上昇すると、V1,V2はこれに伴い上昇する。このときCMOSインバータの閾値電圧設定値に対し、V2に接続された方が先にNチャンネルMOSデバイス側がOFF→ON状態PチャンネルMOSデバイスの場合には逆になるため、出力H-OUTはHigh→Lowへ変化する。このとき、V1に接続されたCMOSインバータは、図34に示すようにまだ閾値電圧に達していないため、出力L-OUTはHigh状態を保持する。VB電位が更に上昇し、V1電位が閾値電圧以上になると、出力L-OUTはHigh→Lowへ変化する。この信号変化を検出することで、低電位領域で高電位島の電位を検出できる。高電位島ではVB電位が基準になるため、VB電位が最低電位のVccから上昇すると、図35に示すようにV1,V2は見かけ上において低下することになる。このとき、CMOSインバータの閾値電圧設定値に対し、V1に接続された方が先にPチャンネルMOSデバイス側がOFF→ON状態NチャンネルMOSは逆になるため、出力H-OUTはLow→Highへ変化する。同様に、VB電位が更に上昇し、V2電位が閾値電圧以上になると、出力L-OUTはLow→Highへ変化する。この信号変化を検出することにより、高電位島自身の電位を検出できる。実施の形態12.以下、本発明に係る実施の形態12の半導体装置について添付の図面を参照しつつ説明する。図36は、実施の形態12の半導体装置である電力用集積回路装置HVICに、多重トレンチ分離領域の電位検出法を適用した例を示す構成図である。図37は、実施の形態12のHVICの等価回路である。実施の形態12のHVICにおいては母線を直接印加する高電圧印加島801が設けられている。この高電圧印加島801を形成する多重トレンチ分離領域におけるトレンチ分離領域の1本あたりの容量をCrefとすると、母線電位に高電圧H.V.が印加された場合、容量結合により、V1Ref=H.V./3、V2Ref=2H.V./3という電位が発生する。一方、高電位島802の方は、前述の実施の形態11において説明したように、V1=VB/3、V2=2VB/3、でVBはほぼGND電位からH.V.まで変動する。母線電位はH.V.で一定であるため、V1RefとV2Refの電圧はそれぞれV1,V2に対して基準の電圧になる。図37の等価回路に示すように、V1RefとV1、V2RefとV2をそれぞれ電圧比較回路図の例ではオペアンプに入力すると、その出力は、V1OUT=R1’/R1V1Ref-V1、V2OUT=R2’/R2V2Ref-V2となる。電位差を抵抗比で増幅/減衰できるので、高電位島802のVB電位がH.V.になると、出力はLowに、VB電位がGND電位に低下すると、出力はHighになるよう調整できる。これにより、高電位島802の電位を低電圧領域のロジック回路803によりモニタすることが可能となる。実施の形態13.以下、本発明に係る実施の形態13の半導体装置について添付の図面を参照しつつ説明する。図38は、実施の形態13の半導体装置である電力用集積回路装置HVICの構成を示す図である。前述の実施の形態12においては、母線電位H.V.を印加した高電位島802の多重トレンチ分離領域電位と、ゲート駆動動作を行う低電位ロジック回路803を搭載する高電圧印加島801の多重トレンチ分離領域電位とを比較したが、実施の形態13においては、2相以上の高電位島U相,V相,W相804,805,806を1チップに搭載した場合に、それぞれの高電位島804,805,806の電位関係を、各トレンチ分離領域の電位を検出することにより検知することが可能となる。すなわち、いずれの高電位島804,805,806の電位が高くなっているかをモニタすることが可能になる。実施の形態13の構成は、図37に示す実施の形態12の等価回路において、H.V.が印加される電位島を別のゲート駆動動作を行うロジック回路を搭載する高電位島に置き換える構成になる。本来、各相の電位関係は、ゲート駆動命令を発する低電位領域のロジック回路で制御している。したがって、実施の形態13においては、ゲート駆動命令と実際の電位関係のモニタ信号を比較することにより、誤動作を検出し保護動作を行うことが可能になる。実施の形態14.実施の形態14の半導体装置である電力用集積回路装置HVICは、前述の実施の形態11から13で説明したHVICにおける多重トレンチ分離領域の電位検出を、前述の実施の形態9のHVICにおける高抵抗からの分圧電位からモニタする構成としたものである。このように構成することにより、実施の形態14のHVICは多重トレンチ分離電位検出をモニタすることができる。実施の形態15.以下、本発明に係る実施の形態15の半導体装置について添付の図面を参照しつつ説明する。図39に示す実施の形態15の半導体装置である1チップインバータは、多重トレンチ分離領域による高電位配線レベルシフト配線を適用した構成例である。図40は実施の形態15の1チップインバータの等価回路であり、図41はその主要部の断面図である。図41のaは図39のA-A’線による断面図であり、bは図39のB-B’線による断面図である。実施の形態15の1チップインバータは、低電位に外部とのインターフェースやチップ全体の動作を制御するロジック回路501と、このロジック回路501からの制御信号に従い低圧側パワー素子503NチャネルMOSFETまたはIGBTを駆動する低圧側駆動回路502と、低圧側駆動回路502により動作を行う高耐圧を有するパワー素子NチャネルMOSFETまたはIGBT503と、このパワー素子503に並行に接続された還流動作を行う高耐圧ダイオード504と、低圧側のロジック回路501からの制御信号を高電位島内部の制御回路に伝達する高耐圧を有するレベルシフト素子NチャンネルMOS509と、このレベルシフト素子509のドレイン電流が入力され、前記ロジック回路501からの制御信号に従い高圧側のパワー素子506NチャンネルMOSまたはIGBTを駆動する高圧側駆動回路505と、高圧側駆動回路505により動作を行う高耐圧を有するパワー素子506NチャンネルMOSまたはIGBTと、このパワー素子506に並行に接続され還流動作を行う高耐圧ダイオード507と、高圧側パワー素子506を取り囲むように形成して、高電圧を分離できる多重トレンチ分離領域508と、を有している。高圧側パワー素子506は、ドレインが高電圧H.V.に接続され、ソースは低圧側パワー素子503のドレインに接続されており、更に低圧側パワー素子503のソースはGNDに接続されている。高圧側パワー素子506と低圧側パワー素子503の接続部は、高圧側駆動回路505における基準電位Vsであり、高圧側パワー素子506がON状態で低圧側パワー素子503がOFF状態であれば、Vs=H.V.となり、高圧側パワー素子506がOFF状態で低圧側パワー素子503がON状態であれば、Vs=GNDになる。このため、高電位島内部に形成された、H.V.が印加された高電圧引き出し配線は、前記高電位島電圧に対して、高電圧を分離できる多重トレンチ分離領域508で形成されている。図41のおよびbに示すように、高電圧引き出し配線900H.V.電位は、多重トレンチ分離領域508AによりVS-H.V.間の分離が行われており、さらにその外側に高圧側パワー素子506を取り囲むように別の多重トレンチ分離領域508によりGND-VS間の分離が行われている。上記のように構成されたH.V.印加の高電圧引き出し配線900は、高圧側パワー素子506や高耐圧ダイオード507に対して、トレンチ側壁フィールドプレートを形成する。また、Vs印加の高電圧引き出し配線901は、低圧側パワー素子503や高耐圧ダイオード504に対して、レベルシフト素子509と同様に、高電位島を形成する多重トレンチ分離領域508によって、トレンチ側壁フィールドプレートを形成する。実施の形態15の半導体装置の構成によれば、低圧部と高電位配線が交差する領域がないため、高耐圧構造への影響が無く安定した特性を有する装置となる。また、実施の形態15の半導体装置においては、電極を一つのアルミ配線のみで回路構成できるため、製造が容易となり、製造コストを大幅に抑制することができる。実施の形態16.以下、本発明に係る実施の形態16の半導体装置について添付の図面を参照しつつ説明する。図42に示す実施の形態16の半導体装置である1チップインバータICの構成を示す等価回路である。高電圧H.V.が印加される高電圧引き出し配線を形成する多重トレンチ分離領域は、これが形成される高電位島電圧に対し前述の実施の形態11の構成において説明したように、容量結合でH.V.-VB間電位差の中間電位VT1を発生する。この電位を検出して、高圧側パワー素子に印加されている電位をモニタでき、このモニタ方法は前述の実施の形態11の構成に同じである。Vsが印加される高電位島は、同様に容量結合であり、VB-GND間の電位差の中間電位VT2を発生する。これらの動作を図43に示す。高電位上アーム側のNチャネルMOSFETは、そのゲート信号がVS時にOFF状態となり、VB時にON状態となる。また、低電位下アーム側のNチャネルMOSFETは、そのゲート信号がGND時にOFF状態となり、Vcc時にON状態となる。高電位側のNチャンネルMOSFETと低電位側のNチャネルMOSFETは、同時にON状態となり上下アームが短絡しないよう切り換え時にデッドタイムが設けられており、切り換え時に両者がOFF状態となる期間が設けられている。高電位側のNチャネルMOSFETがOFF状態で、低電位側のNチャネルMOSFETがON状態であれば、両デバイスが接続されている中点電位VsはGND電位であり、このときH.V.-VB間の電位差の中間電位VT1はHigh図42の例では、VT1-VB=H.V./2になり、VB-GND間の電位差の中間電位VT2はGNDになる。この期間中にVs端子に接続される負荷が破壊して母線が短絡した場合、Vs=H.V.となり、ON状態である低電位側パワー素子には過大な電流が流れる。このままの状態では低電位側パワー素子が破壊する。このとき、VT2電位はGND→High図42の例ではVT2=H.V./2となり、VT1電位はHigh→Low図42の例では、VT1-VBはほとんど0に変化する。この電位変化を高圧側遮断信号発生回路905および906により検出して、それぞれの駆動回路に各パワー素子をOFF状態にする遮断命令を発生させる。実施の形態16の半導体装置は、上記のように構成されているため、確実な短絡保護動作を行うことができ、装置の信頼性を高めることが可能となる。"