"入力端子、出力端子及び共通端子を有する半導体スイッチ素子を少なくとも一つ含んでおり、前記入力端子と前記共通端子との間にパルス状信号を印加することによって、前記出力端子と前記共通端子との間の電流をスイッチングするスイッチング回路であって、前記入力端子と前記出力端子との間、前記入力端子と前記共通端子との間及び前記出力端子と前記共通端子との間の少なくとも一つに接続される容量抑制素子部を備え、前記容量抑制素子部は、前記容量抑制素子部が接続される前記半導体スイッチ素子の端子間の前記寄生容量を、前記パルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、前記容量抑制素子部が接続されていない場合より低減する、スイッチング回路。入力端子、出力端子及び共通端子を有する4つの半導体スイッチ素子を含んでおり、4つの前記半導体スイッチ素子のうちの第1の半導体スイッチ素子の出力端子と4つの前記半導体スイッチ素子のうちの第3の半導体スイッチ素子の出力端子とが接続され、4つの前記半導体スイッチ素子のうちの第2の半導体スイッチ素子の共通端子と4つの前記半導体スイッチ素子のうちの第4の半導体スイッチ素子の共通端子とが接続され、前記第1の半導体スイッチ素子の共通端子と前記第2の半導体スイッチ素子の出力端子が接続され、前記第3の半導体スイッチ素子の共通端子と前記第4の半導体スイッチ素子の出力端子とが接続され、前記第1及び前記第4の半導体スイッチ素子がON状態のとき前記第2及び第3の半導体スイッチ素子がOFF状態となると共に、前記第1及び前記第4の半導体スイッチ素子がOFF状態のとき前記第2及び第3の半導体スイッチ素子がON状態となるように、前記第1~第4の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路であって、4つの前記半導体スイッチ素子のうちの少なくとも一つの半導体スイッチ素子の前記入力端子と前記出力端子との間、前記入力端子と前記共通端子との間及び前記出力端子と前記共通端子との間の少なくとも一つに接続される容量抑制素子部を備え、前記容量抑制素子部は、前記容量抑制素子部が接続される前記半導体スイッチ素子の端子間の前記寄生容量を、前記パルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、前記容量抑制素子部が接続されていない場合より低減する、スイッチング回路。前記第2の半導体スイッチ素子の出力端子と前記第4の半導体スイッチ素子の入力端子との間に接続される第1のキャパシタンス素子と、前記第2の半導体スイッチ素子の入力端子と前記第4の半導体スイッチ素子の出力端子の間に接続される第2のキャパシタンス素子と、を更に備え、前記第1のキャパシタンス素子は、前記第4の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第4の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、前記第1のキャパシタンス素子を接続しない場合より低減する容量を有し、前記第2のキャパシタンス素子は、前記第2の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第2の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、前記第2のキャパシタンス素子を接続しない場合より低減する容量を有する、請求項2記載のスイッチング回路前記パルス状信号は、PWM信号であり、前記容量抑制素子部は、前記容量抑制素子部のリアクタンスを角周波数の関数Xωとしたとき、式1及び式2を満たすように構成されている、請求項1~3の何れか一項記載のスイッチング回路。式1及び式2において、jは虚数単位を示し、ω0は前記PWM信号のクロック周波数と2πとの積であり、ωMは前記PWM信号の変調周波数と2πとの積であり、CXは、前記半導体スイッチ素子の端子間の寄生容量であって、前記容量抑制素子部が接続される前記半導体スイッチ素子の端子間の寄生容量であり、RCOは、前記容量抑制素子部が接続される前記半導体スイッチ素子の入力端子に接続されており前記PWM信号を供給する駆動回路の出力インピーダンスである。前記関数Xωは、式3で表される、請求項4記載のスイッチング回路。式3中、tを1~N-1の整数としたとき、ωz0は0<ωz0<ω0を満たす値であり、ωzt,ωptはtω0<ωpt<ωzt<t1ω0を満たす値であり、βは任意の値である。前記容量抑制素子部は、前記半導体スイッチ素子の前記入力端子と前記出力端子との間に接続される、請求項5記載のスイッチング回路。Nは2以上であり、前記容量低減素子部は、直列に接続された第1~第Nの回路部を有し、前記第1の回路部は、直列に接続されたインダクタンス素子とキャパシタンス素子とからなり、前記第2~第Nの回路部のうちの第iの回路部iは2~Nの整数は、並列に接続されたインダクタンス素子とキャパシタンス素子とからなる、請求項1~6の何れか一項記載のスイッチング回路。前記第1の回路部が有するインダクタンス素子及びキャパシタンス素子のそれぞれの素子値をL0及びC0とし、前記第iの回路部が有するインダクタンス素子及びキャパシタンス素子の素子値をそれぞれLi-1及びCi-1とした場合、前記第1の回路部が有するインダクタンス素子及びキャパシタンス素子のそれぞれの素子値並びに前記第2~第Nの回路部の各々が有するキャパシタンス素子の素子値は、式4を満たし、前記Li-1は、1/Ci-1ωpi-12である、請求項7記載のスイッチング回路。しかしながら、オーバードライブでは、半導体スイッチ素子の駆動に必要な電圧又は電流より多くの電圧又は電流を供給する必要があることから、半導体スイッチ素子が破壊され得る場合もあると共に、スイッチング回路の電力効率が低下しやすい。本発明は、オーバードライブによらずに、スイッチング速度の向上を図ると共に、電力効率の向上を図り得るスイッチング回路を提供することを目的とする。本発明の一側面に係るスイッチング回路は、入力端子、出力端子及び共通端子を有する半導体スイッチ素子を少なくとも一つ含んでおり、入力端子と共通端子との間にパルス状信号を印加することによって、出力端子と共通端子との間の電流をスイッチングするスイッチング回路である。このスイッチング回路は、入力端子と出力端子との間、入力端子と共通端子との間及び出力端子と共通端子との間の少なくとも一つに接続される容量抑制素子部を備える。上記容量抑制素子部は、容量抑制素子部が接続される半導体スイッチ素子の端子間の寄生容量を、パルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、容量抑制素子部が接続されていない場合より低減する。本発明の他の側面に係るスイッチング回路は、入力端子、出力端子及び共通端子を有する4つの半導体スイッチ素子を含んでおり、4つの上記半導体スイッチ素子のうちの第1の半導体スイッチ素子の出力端子と4つの上記半導体スイッチ素子のうちの第3の半導体スイッチ素子の出力端子とが接続され、4つの上記半導体スイッチ素子のうちの第2の半導体スイッチ素子の共通端子と4つの上記半導体スイッチ素子のうちの第4の半導体スイッチ素子の共通端子とが接続され、第1の半導体スイッチ素子の共通端子と第2の半導体スイッチ素子の出力端子が接続され、第3の半導体スイッチ素子の共通端子と第4の半導体スイッチ素子の出力端子とが接続され、第1及び第4の半導体スイッチ素子がON状態のとき第2及び第3の半導体スイッチ素子がOFF状態となると共に、第1及び第4の半導体スイッチ素子のOFF状態のとき第2及び第3の半導体スイッチ素子がON状態となるように、第1~第4の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路である。このスイッチング回路は、4つの半導体スイッチ素子のうちの少なくとも一つの半導体スイッチ素子の入力端子と出力端子との間、入力端子と共通端子との間及び出力端子と共通端子との間の少なくとも一つに接続される容量抑制素子部を備える。この容量抑制素子部は、容量抑制素子部が接続される半導体スイッチ素子の端子間の寄生容量を、パルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、容量抑制素子部が接続されていない場合より低減する。上述した本発明の一側面及び他の側面に係るスイッチング回路の構成では、容量抑制素子部によって、半導体スイッチ素子に存在する寄生容量自体の影響を低減している。そのため、オーバードライブによらず、スイッチング速度の向上が図られ得ると共に、電力効率を向上し得る。上記本発明の他の側面に係るスイッチング回路は、第2の半導体スイッチ素子の出力端子と第4の半導体スイッチ素子の入力端子との間に接続される第1のキャパシタンス素子と、第2の半導体スイッチ素子の入力端子と第4の半導体スイッチ素子の出力端子の間に接続される第2のキャパシタンス素子とを更に備え得る。この形態では、第1のキャパシタンス素子は、第4の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、第4の半導体スイッチ素子に供給されるパルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、第1のキャパシタンス素子を接続しない場合より低減する容量を有し得る。また、第2のキャパシタンス素子は、第2の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、第2の半導体スイッチ素子に供給されるパルス状信号のクロック周波数のN倍Nは1以上の整数の周波数において、第2のキャパシタンス素子を接続しない場合より低減する容量を有し得る。この構成では、第1及び第2のキャパシタンス素子が接続されることによって、第2及び第4の半導体スイッチ素子の各々の入力端子と出力端子との間の寄生容量が低減され得る。その結果、スイッチング速度の高速化及び電力効率の向上が更に図られ得る。上記パルス状信号は、PWM信号であり得る。この場合、容量抑制素子部は、容量抑制素子部のリアクタンスを角周波数の関数Xωとしたとき、式1及び式2を満たすように構成され得る。式1及び式2において、jは虚数単位を示し、ω0はPWM信号のクロック周波数と2πとの積であり、ωMはPWM信号の変調周波数と2πとの積であり、CXは、半導体スイッチ素子の端子間の寄生容量であって、容量抑制素子部が接続される半導体スイッチ素子の端子間の寄生容量であり、RCOは、容量抑制素子部が接続される半導体スイッチ素子の入力端子に接続されておりPWM信号を供給する駆動回路の出力インピーダンスである。この構成では、容量抑制素子部が接続された半導体スイッチにおいて、容量抑制素子部が接続された端子間の寄生容量と、容量抑制素子部とによる合成インピーダンスが非常に大きくなる。その結果、容量抑制素子部が接続された端子間の寄生容量が実質的に存在しない状態に近づくので、その寄生容量の影響を低減できる。上記関数Xωは、式3で表され得る。式3中、tを1~N-1の整数としたとき、ωz0は0<ωz0<ω0を満たす値であり、ωzt,ωptはtω0<ωpt<ωzt<t1ω0を満たす値であり、βは任意の値である。上記容量抑制素子部は、半導体スイッチ素子の入力端子と出力端子との間に接続され得る。この場合、半導体スイッチ素子の寄生容量であって、入力端子と出力端子との間の寄生容量が容量抑制素子部によって低減され得る。上記Nは2以上とし得る。この場合、容量低減素子部は、直列に接続された第1~第Nの回路部を有し得る。更に、第1の回路部は、直列に接続されたインダクタンス素子とキャパシタンス素子とから構成され得ると共に、第2~第Nの回路部のうちの第iの回路部iは2~Nの整数は、並列に接続されたインダクタンス素子とキャパシタンス素子とから構成され得る。この場合、N次高調波までにおいて寄生容量を低減可能な容量抑制素子部を構成する素子数を最小にし得る。上記第1の回路部が有するインダクタンス素子及びキャパシタンス素子のそれぞれの素子値をL0及びC0とし、上記第iの回路部が有するインダクタンス素子及びキャパシタンス素子の素子値をそれぞれLi-1及びCi-1とした場合、第1の回路部が有するインダクタンス素子及びキャパシタンス素子のそれぞれの素子値並びに第2~第Nの回路部の各々が有するキャパシタンス素子の素子値は、式4を満たし、Li-1は、1/Ci-1ωpi-12であり得る。本発明によれば、オーバードライブによらずに、スイッチング速度の向上を図ると共に、電力効率の向上を図り得るスイッチング回路を提供され得る。以下、図面を参照して本発明の実施形態について説明する。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。第1の実施形態図1を利用して、本発明の第1の実施形態に係るスイッチング回路10について説明する。図1は、第1の実施形態に係るスイッチング回路10の概略構成を示す回路図である。スイッチング回路10は、半導体スイッチ素子20a及び半導体スイッチ素子20bを備える。スイッチング回路10は、各半導体スイッチ素子20a,20bを駆動する駆動回路30を含み得る。半導体スイッチ素子20a20bはいずれもMOS型電界効果トランジスタMOSFETである。MOSFETの例としてはパワーMOSFETを含む。本実施形態では、半導体スイッチ素子20a20bの構成及びデバイス特性は同じである。ただし、半導体スイッチ素子20a20bの構成及びデバイス特性は異なっていてもよい。半導体スイッチ素子20aは、入力端子としてのゲート端子21a、出力端子としてのドレイン端子22a及び共通端子としてのソース端子23aを有する。同様に、半導体スイッチ素子20bは、入力端子としてのゲート端子21b、出力端子としてのドレイン端子22b及び共通端子としてのソース端子23bを有する。半導体スイッチ素子20aのドレイン端子22aは第1の電源40に接続されている。第1の電源40は、ドレイン端子22aに正電圧VDDを供給する。正電圧VDDの例は400Vである。半導体スイッチ素子20aのソース端子23aは、半導体スイッチ素子20bのドレイン端子22aに接続されている。この場合、半導体スイッチ素子20aと半導体スイッチ素子20bは、直列に接続されている。半導体スイッチ素子20bのソース端子23bは、第2の電源41に接続されている。第2の電源41は、ソース端子23bに負電圧VSSを供給する。負電圧VSSは、-VDDとし得る。半導体スイッチ素子20aのドレイン端子22a及びソース端子23a間に接続されているダイオードD1及び半導体スイッチ素子20bのドレイン端子22b及びソース端子23bに接続されているダイオードD2は、半導体スイッチ素子20a20bの寄生ダイオードを表している。本実施形態では、半導体スイッチ素子20a20bをMOS型電界トランジスタとしているため、寄生ダイオードとして説明した。しかしながら、半導体スイッチ素子20a20bが、寄生ダイオードを含まない場合などでは、保護用ダイオードとしてダイオードD1D2が半導体スイッチ素子20a20bに接続され得る。この場合、図1に示すよう、ダイオードD1D2のカソード端子がドレイン端子22a22bにそれぞれ接続され、ダイオードD1D2のアノード端子がソース端子23aに接続され得る。本実施形態では、ダイオードD1,D2は半導体スイッチ素子20a,20bの寄生ダイオードとして説明するため、記載を省略する場合もある。駆動回路30は各半導体スイッチ素子20a,20bをパルス幅変調PulseWidthModulationPWM制御するゲートドライブ回路である。駆動回路30は、半導体スイッチ素子20a,20bのゲート端子入力端子21a,21bにそれぞれ接続されている。駆動回路30は、半導体スイッチ素子20aのゲート端子21aに正相のパルス状信号としてのPWM信号を供給すると共に、半導体スイッチ素子20bのゲート端子21bに逆相のパルス状信号としてのPWM信号を供給する。PWM信号は、変調周波数fMと、各半導体スイッチ20a,20bをスイッチングするスイッチング周波数としてのクロック周波数fCLKを有する。PWM信号は、変調周波数fMを有する信号波例えば正弦波とクロック周波数fCLKを有する三角波とを比較器などで比較することで生成され得る。駆動回路30のうち半導体スイッチ素子20aにPWM信号を供給する回路部を第1の駆動回路部31とし、半導体スイッチ素子20bにPWM信号を供給する回路部を第2の駆動回路部32として説明する。第1及び第2の駆動回路部31,32の各々は、第3の電源42a,42bの負極にそれぞれ接続されている。第3の電源42a,42bの正極は、半導体スイッチ素子20a,20bのソース端子23a,23bにそれぞれ接続されている。この構成では、第3の電源42a、42bによって、ソース端子23a、23a,23bを基準として所定の負電圧:PWM信号のクロック周波数のN次高調波の角周波数において、寄生容量CXのインピーダンスと、容量抑制素子部50のインピーダンスの大きさが等しく且つそれらの符号が異なる。条件:半導体スイッチ素子20のゲート端子21に接続される駆動回路30の出力インピーダンスRC0が、半導体スイッチ素子20の入力インピーダンスより十分小さい。図1に示した回路構成において、半導体スイッチ素子20aに対する出力インピーダンスRC0は、第1の駆動回路部31の出力インピーダンスであり、第1の駆動回路部31とソース端子23aとの間に表された抵抗RCOの抵抗値に対応する。同様に、図1に示した回路構成において、半導体スイッチ素子20bに対する出力インピーダンスRC0は、第1の駆動回路部32の出力インピーダンスであり、第2の駆動回路部32とソース端子23bとの間に表された抵抗Rcoの抵抗値に対応する。容量抑制素子部50のリアクタンスを角周波数ωの関数としてXωとしたとき、上記は式5で表され、は式6で表される。すなわち、容量抑制素子部50は、式5及び式6を満たすように構成されている。以下の説明では、Xωを容量抑制素子部50のリアクタンス曲線とも称す。式5及び式6においてjは虚数単位を示す。ω0はPWM信号のクロック周波数fCLKと2πの積である。ωMは、PWM信号の変調周波数fMと2πとの積である。CXは、容量抑制素子部50が接続される半導体スイッチ素子20の端子間の寄生容量である。例えば、容量抑制素子部50がゲート端子21及びドレイン端子22の間に接続される場合、Cx=CGDである。RCOは、前述したように、半導体スイッチ素子20のゲート端子21に接続される駆動回路30の出力インピーダンスである。式6において、αは1より十分大きければよいが、例えば、αは10以上とし得る。また、αは100以上とし得る。半導体スイッチ素子20の端子間の寄生容量CGS,CGD,CDSのうち打ち消したい寄生容量CXの端子間に容量抑制素子部50を接続すれば、その寄生容量CXに対して容量抑制素子部50は並列に接続されることになる。容量抑制素子部50が式5及び式6を満たしていれば、容量抑制素子部50とそれに並列する寄生容量CXとの合成インピーダンスは、PWM信号のクロック周波数fCLKのN次高調波で非常に大きな値例えば無限大∞になる。よって、式5を満たす容量抑制素子部50が接続された半導体スイッチ素子20では、容量抑制素子部50が接続された端子間の寄生容量CXが実質的に存在しない場合と同様に動作し得る。すなわち、半導体スイッチ素子20の動作上、容量抑制素子部50は、半導体スイッチ素子20の寄生容量CXを、低減し得る。次に、容量抑制素子部50の回路構成について具体的に説明する。図3は、容量抑制素子部のリアクタンス曲線と寄生容量のリアクタンス曲線との関係を示す図面であり、式5の関係を示す図に対応する。図3は、一例としてN=3の場合を示している。図3中において、横軸は角周波数ωを示しており、縦軸はリアクタンスΩを示している。図3中の実線は、容量抑制素子部50のリアクタンス曲線Xωを示している。図3中の一点鎖線は、寄生容量のリアクタンス曲線1/ωCXを表す。図3において、寄生容量CXのリアクタンス曲線は、寄生容量CXのリアクタンスの絶対値を示す曲線である。ωpnは、直流すなわち、ω=0からn番目の極の角周波数である。ωzn-1は、Xω=0を満たす角周波数であって、直流からn番目の角周波数である。図3を参照すれば、容量抑制素子部50を構成する素子数最小の容量抑制素子部50のリアクタンス関数Xωは、式7を満たし得る。式7中において、tを1~N-1の整数としたとき、ωpt、ωz0、ωztは、0<ωz0<ω0、及び、tω0<ωpt<ωzt<t1ω0を満たし、且つ、式5及び式6を満たすように決定される値である。βは、式5及び式6を満たすように決定される任意の値である。図4は、式7を満たす容量抑制素子部50の回路構成の一例を示す図面である。容量抑制素子部50は、容量抑制素子部50の端子51,52の間に、直列に接続されたN個の第1~第Nの回路部531~53Nを有する。第1の回路部531は、キャパシタンス素子C0と、インダクタンス素子L0とが直列に接続されてなる。この場合、第1の回路部531は直列回路である。N=1の場合、容量抑制素子部50は、第1の回路部531のみから構成され得る。Nが2以上の場合、第2~第Nの回路部53Nのうちの第iの回路部53iiは2~Nの整数は、キャパシタンス素子Ci-1とインダクタンス素子Li-1とが並列に接続されてなる。図4に示すように、第iの回路部53iは、並列共振回路を構成している。以下、説明のために、図4に示した回路構成を基本構成とも称す。この基本構成では、図4に示すように、並列共振回路を一段増加させることによって、別の高調波に対して寄生容量を低減し得る。また、回路構成から理解されるようにN次高調波に対して寄生容量を低減できる場合、並列共振回路の段数を増加させることにより、N次以外の任意の高調波に対しても寄生容量を低減し得る。なお、次数の低い高調波の順に寄生容量を低減しなくてもよい。しかも隣接する次数の高調波に限定しなくてもよい。例えば、1,3,5,7のように1次おきに奇数次の高調波に対して寄生容量を低減するだけでもよい。基本構成におけるキャパシタンス素子C0,Ci-1及びインダクタンス素子L0,Li-1の素子値の導出方法の一例を説明する。式5は式80~8N-1と表される。基本構成において、式7は式9のように変形され得る。ただし、L1=1/C1/ωp12、L2=1/C2ωp22、、LN-1=1/CN-1ωpN-12である。式9を式80~8N-1及び式6に代入した後、行列計算を行うことによって、式10を得る。式10において、0<ωz0<ω0、及び、tω0<ωpt<ωzt<t1ω0ただし、tは1~N-1の整数の範囲内でωp1~ωpN-1を与えることによって、式10より各素子値を得ることができる。以下、N=3の場合において具体的に説明する。この場合、式9及び式10は、次の式11及び式12に対応する。ここで、PWM信号の変調周波数fMを60HzとしてωM=120πrad/sとし、更に、ω0=240000πrad/s、Rco=30Ω、α=100、C=1.9nF、ωp1=264000rad/s、ωp2=504000rad/sとしたとき、L0、C0、L1、C1、L2、C2は以下の通りである。L0=136.9μHC0=882.3nFL1=133.4μHC1=10.9nFL2=9.4μHC2=28.2nFまた、計算により得られたL0、C0、L1、C1、L2、C2を用いることによって、β、ωz0、ωz1を得ることができる。これらの求め方の一例を示す。N=3の場合において、式7の右辺は次のように変形できる。更に、N=3の場合において、式13の右辺より次式が成り立つ。式13及び式14を比較することにより、以下の関係が成立する。これらの式15a~式15d及び算出したL0、C0、L1、C1、L2、C2により、β、ωz0、ωz1、ωz2を得ることができる。容量抑制素子部50が図4に示したように、第1~第nの回路部531~53Nを有する構成では、前述したようにして容量抑制素子部50に含まれる各素子の素子値を決定し得ると共に、N=3の場合に例示したようにβ、ωz0、ωz1、ωz2ωzN-1を得ることができる。ここでは、図4を参照して、容量抑制素子部50の素子構成の一例について説明した。しかしながら、容量抑制素子部50の構成は、図4の形態に限定されない。例えば、N=2の場合、図5a~図5cに示す素子構成があり得る。N=3の場合については、更に、図6a~図6j、図7a~図7m及び図8a~図8hに例示する素子構成でもよい。図6a~図6j、図7a~図7m及び図8a~図8hは、N=3であって、素子数が最小の場合の素子構成の例をそれぞれ示している。これらの図では、キャパシタンス素子及びインダクタンス素子に、図4の場合と同様に、C0、C1、C2、L0、L1及びL2を付しているが、これらの素子の素子値は、式5及び式6を満たすように決定される。図4のN=3の場合、並びに、図6a~図6j、図7a~図7m及び図8a~図8hの例に示すように、N=3の場合、容量抑制素子部50は、6つのリアクタンス素子を備える。図4N=3の場合、図6a~図6j、図7a~図7m及び図8a~図8hでは、容量抑制素子部50が有する素子数が最小である場合の回路構成例を示しているので、N=3の場合、容量抑制素子部50は、少なくとも6つのリアクタンス素子を備える。次に、図6aに示した回路構成の場合の素子値の算出方法の一例を説明する。式14の右辺をs=jωと置き換えることで式16のように表す。ただし、式16において、a3、a2、a1、a0、b2、b1及びb0は次の通りであり、図4の基本構成においてN=3の場合について算出した値によって決まる値である。そして、式16は、N=3の場合の式7に対応しており、容量抑制素子部50のリアクタンスを示しているので、図6aの回路構成も含み得る。一方、図6aの素子構成に対応した式は式18の通りである。前述したように、図6aでは、キャパシタンス素子及びインダクタンス素子に、図4の場合と同様に、C0、C1、C2、L0、L1及びL2を付しているが、以下の計算では、図4の場合と区別するために、式18では、C0、C1、C2、L0、L1及びL2をC0a、C1a、C2a、L0a、L1a及びL2aと表記している。各素子値を得るために式16の右辺を式18の右辺になるように変形する。式16の右辺の各変形の前後における有理関数の係数を比較することによって、式20a~式20f、式21a~式21g及び式22a~式22dが得られる。これらの式によって、図6aに示した回路構成の場合の各素子の素子値、すなわち、L0a,C0a,L1a,C1a,L2a,C2aを得ることができる。式20a~式20fにおいて、a3、a2、a1、a0、b2,b1及びb0は、式17a~式17gで与えられる。前述したように、式17a~式17gは、図4の基本構成においてN=3の場合について算出した値に基づいている。図5a~図5cに示した各回路構成等、他の回路構成についても同様に各回路構成が有する素子の素子値を得ればよい。すなわち、各回路構成の特性を表すように、式11を変形する。この式変形の前後の有理関数の係数を比較し、a3、a2、a1、a0、b2及びb1を使用することによって、各回路構成の素子値が得られる。ただし、回路構成が決まっても前述したような式変形等により素子値が決定できない場合は、数値解析的な手法を用いて素子値を決定してもよい。以上の説明では、図4等に示したような回路構成を想定して容量抑制素子部50の各素子値を決定した。容量抑制素子部50の回路構成は、式5及び式6を満たすように設計されればよいが、例えば、トポロジ探索法により決定し得る。トポロジ探索法による回路構成の決定方法の一例は次のとおりである。任意の係数an~a0an、a0≠0を用いて、ans2nan-1s2n-1a0と表される多項式をDnと定義する。ただし、s=jωである。同様に、anp2nan-1p2n-1a0と表される多項式をDnと定義する。ただし、p=1/sである。そして、以下のルールを適用して回路構造を求める。<ルール1><ルール2><ルール3><ルール4><ルール5>ルール1~4において矢印は式変形の方向を示している。ルール5は、sと1/pを相互に変換し得ることを示している。式7においてs=jωと置き換え、ルール1~5を複数回適用することによって、回路構造を得る。図4においてN=3の場合について適用した場合について説明する。N=3の場合の式7は、次のように表され得る。式28の右辺はルール1~4を複数回適用することによって次のように変形され得る。上記変形において、最後の式は、式11に対応する。そのため、図4において、N=3の場合の回路構成が得られることになる。容量抑制素子部50が有する素子数は、抑制すべき高調波の次数、すなわち、Nの値によって決まる。容量抑制素子部50において、キャパシタンス素子とインダクタンス素子との数は同数になる。容量抑制素子部50の両端子51,52間にキャパシタンス素子とインダクタンス素子とを並べる際に、次のルールに従って並べ得る。ルールA:各素子は両端とも異なる中継節点又は端子に接続する。ルールB:同一接点間に3つ以上の素子を並列に接続しない。ルールC:ルールBの双対も同様とする。ルールD:ある節点に対して2つの素子のみを直列接続して同じ節点に戻るような閉路を形成しない。ルールE:部分的な2端子回路が複数直列接続されているとき、順序を入れ替えたものは同一のものとみなす。ルールF:容量抑制素子部50の両端子間に一つの素子と並列に残りの素子が並列に接続されるような回路を除く。上記ルールA~Fを適用することによって、容量抑制素子部50の回路構成の決定をより早く実行し得る。スイッチング回路10では、半導体スイッチ素子20に容量抑制素子部50が接続されている。容量抑制素子部50は、前述したように、式5及び式6を満たすように設計されている。よって、PWM信号のクロック周波数fCLKのN次高調波まで、容量抑制素子部50が接続された半導体スイッチ素子20の端子間の寄生容量CXが実質的に存在しない状態と見なし得る。すなわち、容量抑制素子部50によって寄生容量CXが中和される。そのため、寄生容量CXの充放電に要する時間が低減されるので、半導体スイッチ素子20におけるスイッチングの高速化を図ることができる。その結果、スイッチング回路10のスイッチング速度を速められると共に、スイッチング回路10の電力効率の向上を図ることができる。図1に例示した構成では、半導体スイッチ素子20aのゲート端子21aとドレイン端子22aに容量抑制素子部50aが接続されているので、半導体スイッチ素子20aの寄生容量CGDが打ち消され得る。同様に、半導体スイッチ素子20bの寄生容量GGDが容量抑制素子部50bで打ち消され得る。半導体スイッチ素子20を利用したスイッチング回路10のスイッチングの高速化を図る方法としては、オーバードライブを行うことも考え得る。しかしながら、この場合、オーバードライブを行うために、オーバードライブを行わない場合に比べて駆動回路30の構成が複雑化する場合がある。また、オーバードライブを行うために、駆動回路30の電流容量も大きくする必要がある。そのため、駆動回路30がオーバードライブを行わない場合に比べて大型化したり、駆動回路30を含むスイッチング回路10の電力効率の低下につながる。この場合、オーバードライブによって高速スイッチングを実現したとしても、高速スイッチング自体による電力効率の向上が望めない場合があり得た。これに対して、スイッチング回路10では、容量抑制素子部50で寄生容量CX自体を中和して、高速スイッチングを実現している。そのため、オーバードライブを行わなくても、前述したように、スイッチング回路10のスイッチング速度の高速化と共に、電力効率の向上をより図り得る。本実施形態では、容量抑制素子部50は、寄生容量CXを実質的に存在しない状態とし得るとして説明したが、容量抑制素子部50は、容量抑制素子部50を接続した際に、寄生容量CXの影響が低減できていればよい。例えば、容量抑制素子部50の回路構成及び容量抑制素子部50が有する素子の素子値は、容量抑制素子部50を接続することによって、容量抑制素子部50が接続された端子値の等価容量が、元々の寄生容量Cxに比べて1/10以下となるような値ともし得る。容量抑制素子部50が有する素子の素子値は、上記等価容量が元々の寄生容量Cxに比べて半分以下となるような値であってもよい。本実施形態では、スイッチング回路10は、一例として誘導負荷としてのインダクタンス素子LLを備えるとして説明した。このような誘導負荷を備えることで、スイッチング回路10はインバータなどに利用し得る。また、インダクタンス素子LLの代わりの負荷として例えばモータを接続することによって、そのモータの駆動に利用され得る。次に、容量抑制素子部50によるスイッチング回路10の特性の変化について、シミュレーション結果を参照してより具体的に説明する。シミュレーションは、NGSPICEを用いて行った。図9は、シミュレーション用の半導体スイッチ素子のモデルを示す図である。半導体スイッチ素子20としては、MOS型電界効果トランジスタを仮定した。半導体スイッチ素子20には、寄生容量CGS,CDS,CGDの他に寄生抵抗RG、RIが存在すると仮定した。半導体スイッチ素子20のデバイスパラメータは次のように設定した。閾値電圧VT=2V伝達コンダクタンスパラメータK=420mS/Vチャネル長変調係数λ=0mV-1ゲートソース間の寄生容量CGS=700pFドレインソース間の寄生容量CDS=77pFゲートドレイン間の寄生容量CGD=63pF寄生抵抗RG=1mΩ寄生抵抗RI=1mΩ図10は、図1に示したスイッチング回路10に対応するシミュレーション用の回路図である。以下、説明の便宜のため、図1に対応する要素には同様の符号を付して説明する。図10では、図1に示した駆動回路30の第1の駆動回路部31及び第2の駆動回路部32を、各半導体スイッチ素子20a,20bに対応する信号源61,62として表示している。各半導体スイッチ素子20a,20bは、図9に示した構成を有するものとする。図10に示したシミュレーション用回路モデルにおける素子値などは次のように設定した。信号源61,62から供給されるPWM信号のクロック周波数fCLK=120kHz信号源61,62から供給されるPWM信号の変調周波数fM=60kHz抵抗RC0の抵抗値ゲート端子21a,21bからの信号源61,62の出力インピーダンスRC0:30Ωドレイン端子22aに供給する正電圧VDD=400Vソース端子23bに供給する負電圧VSS=-400V第3の電源によって、ソース端子23a,23bを基準として信号源61,62に供給される電圧:-13Vインダクタンス素子LLの素子値インダクタンス:2.5mH抵抗RLの素子値抵抗値:10Ωまた、容量抑制素子部50a,50bは、図4に示した基本構造を採用した。N=1,3,5のそれぞれについて容量抑制素子部50a,50bが有する各素子の素子値を、前述した方法によって設計した。N=1、すなわち、クロック周波数fCLKに対して寄生容量CXを抑制する場合の素子値は表1の通りである。N=3、すなわち、クロック周波数fCLKの3次高調波までに対して寄生容量CXを抑制する場合の素子値は表2の通りである。N=5、すなわち、クロック周波数fCLKの5次高調波までに対して寄生容量CXを抑制する場合の素子値は表3の通りである。上記条件において、シミュレーションとして、次のシミュレーション1,2を実施した。以下のシミュレーション1,2では、インダクタンスLLと、抵抗RLとの接続点の電圧を出力電圧Voutとした。[シミュレーション1]シミュレーション1では、以下に述べる条件に基づくシミュレーション1a,1bにおいて、電力効率を算出した。電力効率は、出力電圧Vout×出力電流Iout/供給電圧VDD×供給電流IEE×100によって計算した。ここで、出力電流Ioutは、インダクタンスLLに流れる電流である。また、供給電流IEEはドレイン端子22aに流れ込む電流である。シミュレーション1aCGS=700pF、CGD=0及びCDS=77pFとしてシミュレーションを実施した。この場合の電力効率は、96であった。シミュレーション1bCGS=700pF、CGD=63pF及びCDS=77pFとしてシミュレーションを実施した。この場合の電力効率は、89であった。シミュレーション1aの結果と、シミュレーション1bの結果とを比較すれば、半導体スイッチ素子20の寄生容量シミュレーション1aでは一例として寄生容量CGDを低減することによって、電力効率の向上が得られることがわかった。[シミュレーション2]シミュレーション2では、半導体スイッチ素子20に寄生容量CGD、CGS及びCDSの値を、前述したデバイスパラメータとして示した値とし、容量抑制素子部50を利用して寄生容量CGDを抑制する場合のシミュレーション2a~2cを行った。また、比較のために、容量抑制素子部50を接続しない場合としてシミュレーション2dを行った。シミュレーション2a容量抑制素子部50の構成をN=1の場合の構成としてシミュレーションを行い、電力効率及び時比率を計算した。また、容量抑制素子部の全高調波歪みTotalHarmonicDistortion:THDへの影響を調べるために、THDも計算した。シミュレーション2b容量抑制素子部50の構成をN=3の場合の構成としてシミュレーションを行い、電力効率及び時比率を計算した。本シミュレーションにおいても、シミュレーション2bと同様に、THDも計算した。シミュレーション2c容量抑制素子部50の構成をN=1の場合の構成としてシミュレーションを行い、電力効率及び時比率を計算した。本シミュレーションにおいても、シミュレーション2cと同様に、THDも計算した。シミュレーション2d容量抑制素子部50を接続しない場合についてシミュレーションを行い、電力効率及び時比率を計算した。図11は、シミュレーション2a~2dにおける電力効率及び時比率の算出結果を示す図面である。横軸は、実施したシミュレーションを示している。縦軸は、電力効率及び時比率を示している。図11より、容量抑制素子部50によって寄生容量CGDを打ち消していないシミュレーション2dの結果より、容量抑制素子部50を利用したシミュレーション2a,2b,2cで電力効率及び時比率が共に改善されていることが理解され得る。また、図12は、シミュレーション2a,2b,2cにおけるTHDの算出結果を示す図面である。横軸は、実施したシミュレーションを示している。縦軸は、高調波歪み:THDを示している。図12に示すように、容量抑制素子部50を備えることによって、クロック周波数fCLKの高調波の次数が大きくなるにつれて、THDが減少していることが理解され得る。よって、容量抑制素子部50を備えたスイッチング回路10では、THDの増加を低減できることが理解される。第2の実施形態図13は、本発明の第2の実施形態に係るスイッチング回路の概略構成を示す回路図である。スイッチング回路70は、差動型のスイッチング回路である。スイッチング回路70は、4つの半導体スイッチ素子20a,20b,20c,20dを有する。半導体スイッチ素子20a~20dは、いずれも第1の実施形態と同じ半導体スイッチ素子である。以下の説明では、第1の実施形態の場合と同様に、半導体スイッチ素子20a~20dを半導体スイッチ素子20と称する場合もある。スイッチング回路70は、各半導体スイッチ素子20a,20b,20c,20dのゲート端子21a,21b,21c,21dにPWM信号を供給するための駆動回路30a,30b、30c,30dを有し得る。図11では、4つの半導体スイッチ素子20a,20b,20c,20dの各々に駆動回路30a,30b、30c,30dが接続されているが、第1の実施形態の場合と同様に、一つの駆動回路30とし得る。駆動回路30a及び駆動回路30bは、第1の駆動回路部31及び第2の駆動回路部32に対応する。スイッチング回路70の構成について説明する。半導体スイッチ素子第1の半導体スイッチ素子20aのドレイン端子出力端子22aと半導体スイッチ素子第3の半導体スイッチ素子20cのドレイン端子出力端子22cとが接続されている。半導体スイッチ素子第2の半導体スイッチ素子20bのソース端子共通端子23bと半導体スイッチ素子第4の半導体スイッチ素子20dのソース端子共通端子23dとが接続されている。ドレイン端子22aとドレイン端子22cの接続点及びソース端子23bとソース端子23dの接続点には、それぞれ第1の電源40及び第2の電源41が接続される。第1の電源40は、ドレイン端子22a,22cに正電圧VDDを供給する。第2の電源41は、ソース端子23b,23dに負電圧VSSを供給する。半導体スイッチ素子20a及び半導体スイッチ素子20bは、第1の実施形態と同様に直列接続されている。同様に、半導体スイッチ素子20c,20dも直列接続されている。すなわち、半導体スイッチ素子20cのソース端子23cと半導体スイッチ素子20dのドレイン端子22dとが接続されている。ソース端子23aとドレイン端子22bの接続点と、ソース端子23cとドレイン端子22dの接続点とは負荷80を介して接続されている。負荷80は、第1の実施形態と同様にインダクタンス素子といった誘導負荷でもよし、抵抗負荷でもよい。負荷80として例えばモータを接続することによって、モータを駆動し得る。駆動回路30a,30dの各々はそれぞれ半導体スイッチ素子20a,20dのゲート端子21a,21cに正相のPWM信号を供給する。同様に、駆動回路30b,30dの各々は半導体スイッチ素子20b,20cのゲート端子21b,21cに逆相のPWM信号を供給する。ゲート端子21a~21dに供給されるPWM信号のクロック周波数fCLKは、同じである。各半導体スイッチ素子20a~20dと、対応する駆動回路30a~30dとの間の抵抗RC0は、各半導体スイッチ素子20a~20dのゲート端子21a~21dに接続された駆動回路30a~30dの出力インピーダンスを表している。各半導体スイッチ素子20a~20dのソース端子23a~23dと駆動回路30a~30dとの間には、第3の電源42a~42dが接続されている。第3の電源42a~42dの正極は、対応するソース端子23a~23dに接続され、第3の電源42a~42dの負極は、対応する駆動回路30a~30dに接続されている。これにより、第1の実施形態と同様に、駆動回路30a~30dに、ソース端子23a~23dを基準とした所定の負電圧が供給される。この所定の負電圧の大きさは第1の実施形態の第3の電源42a又は第3の電源42bから供給される負電圧と同じとし得る。上記構成では、駆動回路30a及び駆動回路30dによって半導体スイッチ素子20a,20dに正相のPWM信号が供給される一方、駆動回路30b及び駆動回路30cによって、半導体スイッチ素子20b,20cに逆相のPWM信号が供給される。従って、半導体スイッチ素子20a,20dがON状態のとき半導体スイッチ素子20b,20cがOFF状態になり、図12中の矢印B1の方向に電流が流れる。一方、半導体スイッチ素子20a,20dがOFF状態のとき半導体スイッチ素子20b,20cがON状態になり、図12中の矢印B2の方向に電流が流れる。従って、PWM信号に応じて、負荷80に流れる電流の方向がスイッチされ得る。このスイッチングに伴う電力効率の向上のために、半導体スイッチ素子20a,20dの3つの寄生容量CGS,CGD,CDSの少なくとも一つを抑制するために、各半導体スイッチ素子20a,20cに少なくとも一つの容量抑制素子部50a,50cが接続されている。容量抑制素子部50a,50cは、抑制すべき寄生容量CXが存在する端子間に接続される。図13では、各半導体スイッチ素子20a,20cにおいて、ゲート端子21a,21cとドレイン端子22a,22cの間に容量抑制素子部50a,50cが接続された構成を示している。容量抑制素子部50a,50cの回路構成は第1の実施形態と同様とし得るので、説明を省略する。以下の説明では、容量抑制素子部50a、50cを第1の実施形態の場合と同様に、容量抑制素子部50と称する場合もある。スイッチング回路70では、更に、半導体スイッチ素子20bのドレイン端子22bと半導体スイッチ素子20dのゲート端子21dとの間及び半導体スイッチ素子20bのゲート端子21bと半導体スイッチ素子20dのドレイン端子22dとの間にそれぞれキャパシタンス素子90,91が接続されている。キャパシタンス素子第1のキャパシタンス素子90の容量C90は、PWM信号のN次高調波において、半導体スイッチ素子20dのゲート端子21d及びドレイン端子22dの間の寄生容量CGDにほぼ等しい。同様に、キャパシタンス素子第2のキャパシタンス素子91の容量C91は、半導体スイッチ素子20bのゲート端子21b及びドレイン端子22bの間の寄生容量CGDにほぼ等しい。このようにキャパシタンス素子90,91を接続することによって、半導体スイッチ素子20d,20bの各々の寄生容量CGDを抑制できる。この点について、図14を参照して説明する。図14は、キャパシタンス素子の接続により、半導体スイッチ素子の寄生容量が抑制され得る原理を説明するための図面である。図14は、差動型回路の半導体スイッチ素子20dにおいてゲート端子21dから見込んだ容量成分を計算するモデル図である。図14に示した回路モデルでは、第1端子100と第2端子101との間にキャパシタンス素子102が接続され、第1端子100と第3端子103との間にキャパシタンス素子102と同様の容量を有するキャパシタンス素子104が接続されている。キャパシタンス素子102は、寄生容量CGDを表しており、キャパシタンス素子104は、キャパシタンス素子90に対応する。第1端子100には、信号源105が接続され、第2端子101及び第3端子103にはそれぞれ電源106,107が接続されている。図14に示したモデルにおいて、第1端子100は、半導体スイッチ素子20dのゲート端子21dに対応する。第1端子100には、ゲート端子21dへのPWM信号の入力を表すために、信号源105によりゲート電圧Vxが供給される。第2端子101は、半導体スイッチ素子20dのドレイン端子22dに対応する。第2端子101には、ドレイン端子22dの電圧を表すために、電圧源106により電圧VDが供給される。第3端子103は、半導体スイッチ素子20bのドレイン端子22bに対応する。半導体スイッチ素子20bのドレイン端子22bのドレイン電位は半導体スイッチ素子20dのドレイン端子22dのドレイン電位と逆相であると仮定して、第3端子103には、電圧源107により、ドレイン電圧-VDが供給される。このとき、ゲート端子21dとしての第1端子100に第2端子101及び第3端子103から流れ込む電荷量は、CGDVD-VXCGD-VD-VX=-2CGDVXである。よって、等価的にゲートドレイン間の寄生容量CGDは存在せず、ゲート端子21dと接地すなわち、ソース端子との間に2CGDの値を有する容量が存在しているように見えることになる。このように、キャパシタンス素子90を図13に示したように設けることによって、PWM信号のN次高調波N=1の場合はいわゆる基本波において、等価的にゲートドレイン間の寄生容量CGDは存在しないので、半導体スイッチ素子20dの寄生容量CGDの影響を中和又は打ち消し得る。ここでは、半導体スイッチ素子20dを中心にして説明したが、半導体スイッチ素子20bについても同様である。すなわち、キャパシタンス素子91を図13に示したように設けることによって、PWM信号のN次高調波において、半導体スイッチ素子20bの寄生容量CGDの影響を中和又は打ち消し得る。また、半導体スイッチ素子20a~20dにおいて、ゲートドレイン間の寄生容量CGDがよりスイッチング速度に影響を与えやすい。そのため、半導体スイッチ素子20b,20dのゲートドレイン間の寄生容量CGDの影響を低減することによって、半導体スイッチ素子20b,20dのスイッチング速度の高速化を図ることができる。ここでは、キャパシタンス素子90,91が、寄生容量CGDの影響を中和するとして説明したが、キャパシタンス素子90,91は、寄生容量CGDの影響を低減又は抑制できていればよい。例えば、キャパシタンス素子90,91の容量は、第1の実施形態で説明したように、キャパシタンス素子90,91を接続することによる等価容量が、元々の寄生容量Cxに比べて1/10以下となるような値とし得る。また、キャパシタンス素子90,91の容量は、上記等価容量が元々の寄生容量Cxに比べて半分以下となるような値であってもよい。スイッチング回路70では、半導体スイッチ素子20a,20cについては、容量抑制素子部50a,50cによって、寄生容量CGDの影響を低減している。また、半導体スイッチ素子20b,20dについては、キャパシタンス素子90,91によって、寄生容量CGDの影響を低減している。その結果、第1の実施形態の場合と同様に、半導体スイッチ素子20a~20dのスイッチング速度の高速化を図ることができると共に、電力効率の向上を図ることができる。容量抑制素子部50a,50c及び、キャパシタンス素子90,91を利用して寄生容量CGDの影響を低減しているので、第1の実施形態の場合と同様に、オーバードライブを行わなくても、スイッチング速度及び電力効率の向上を図ることができる。更に、半導体スイッチ素子20b,20dについてはキャパシタンス素子90,91を用いて寄生容量CGDの影響の低減を図っているので、スイッチング回路70の設計がより容易である。従って、スイッチング回路70の構成は、半導体スイッチ素子20a~20dのデバイスパラメータに差が生じていたりする場合により有効な構成である。スイッチング回路70において電力効率の向上が図れる点を、シミュレーション結果を参照して説明する。図15は、図13に示したスイッチング回路70に対応するシミュレーション用のモデルである。以下、説明の便宜のため、図13に対応する要素には同様の符号を付して説明する。図15に示した回路モデルでは、負荷80は、インダクタンス素子LL1、抵抗RL及びインダクタンス素子LL2の直列回路で表した。シミュレーションでは、半導体スイッチ素子20aのソース端子20aと半導体スイッチ素子23bのドレイン端子22bとの接続点の接地に対する電圧を出力電圧Voutとした。シミュレーション用回路モデルにおいて、半導体スイッチ素子20a~20dの構成は、第1の実施形態の場合と同様に、図9に示した構成とした。半導体スイッチ素子20a~20dのデバイスパラメータは、第1の実施形態で示したデバイスパラメータと同様とした。キャパシタンス素子90,91の容量は、CGDと同じ63pFとした。図15に示したシミュレーション用回路モデルにおける素子値などは次のように設定した。駆動回路30a~30dから供給されるPWM信号のクロック周波数fCLK=120kHz駆動回路30a~30dから供給されるPWM信号の変調周波数fM=60kHz抵抗RC0の抵抗値:30Ωドレイン端子22a,22cに供給する正電圧VDD=400Vソース端子23b,23dに供給する負電圧VSS=-400V第3の電源42a~42dによって、ソース端子23a~23dを基準として駆動回路30a~30dに供給される電圧:-13Vインダクタンス素子LL1,LL2の素子値インダクタンス:2.5×1/2mH抵抗RLの素子値抵抗値:10Ωシミュレーションとして、以下のシミュレーション4,5,6,7を実施した。[シミュレーション4]キャパシタンス素子90、91及び容量抑制素子部50a、50cのいずれも接続しない場合を想定してシミュレーションを行った。このシミュレーションでは、各半導体スイッチ素子20a~20dにおいてすべての寄生容量をデバイスパラメータとして示した値に設定した。[シミュレーション5]キャパシタンス素子90、91及び容量抑制素子部50a、50cにより各半導体スイッチ素子20のゲートドレイン間の寄生容量CGDが打ち消された場合を想定してシミュレーションを行った。このシミュレーションでは、理想的な状態として各半導体スイッチ素子20a~20dの寄生容量CGDの設定値を0とした。[シミュレーション6]キャパシタンス素子90、91を設けずに、半導体スイッチ素子20a~20dの寄生容量CGDを、容量抑制素子部50を用いて中和したことを想定してシミュレーションを行った。従って、このシミュレーションでは、寄生容量CGDを0とした。[シミュレーション7]キャパシタンス素子90、91を接続した点でシミュレーション3と相違する以外は、シミュレーション3と同様の条件でシミュレーションを行った。図16~図19は、シミュレーション3~6の結果をそれぞれ示す図面である。図16~図19では、時間に対する半導体スイッチ素子20のゲートソース間の電圧VGS1a,VGS2aと出力電圧Voutの変化を示している。横軸は時間[μs]を示し、縦軸は、ゲートソース間の電圧VGS[V]及び出力電圧Vout[V]を示す。図16~図19では、図14において左上の半導体スイッチ素子20aにおけるVGSとしてのVGSa、図14の左下の半導体スイッチ素子20bにおけるVGSとしてのVGSb、及び、半導体スイッチ素子20aと半導体スイッチ素子20bとの接続点の接地に対する電圧としての出力電圧Voutを示している。図16、図17及び図18を比較すれば、容量抑制素子部50a,50cを設けて半導体スイッチ素子20a,20cの寄生容量CGDを打ち消すことによって、図16に示した場合より電圧変化、特に出力電圧Voutの電圧変化がより急峻になり、理想的な図17に近づくことが理解できる。また、図17、図18及び図19を比較すれば、容量抑制素子部50を設けると共に、キャパシタンス素子を接続することによって、図18の場合より、更に、電圧変化、特に出力電圧Voutの電圧変化がより急峻になり、理想的な図17に近づくことが理解できる。第2の実施形態では、半導体スイッチ素子20b,20dの寄生容量CXをキャパシタンス素子90,91で低減する形態を例示して説明したが、半導体スイッチ素子20b,20dについても、キャパシタンス素子90,91の代わりに、容量抑制素子部を利用して寄生容量の低減を図ってもよい。また、キャパシタンス素子90,91によって、等価的に存在するように見えるゲート端子21d,21bと接地ソース端子との間の容量であって2CGDの値を有する容量の影響を、容量抑制素子部を更に接続することによって実質的に低減することもできる。半導体スイッチ素子20b,20dの寄生容量CXを容量抑制素子部と、キャパシタンス素子90,91とを組み合わせて半導体スイッチ素子20b,20dの各々の少なくとも一つの寄生容量の低減をはかってもよい。以上、本発明の種々の実施形態について説明したが、本発明は、上記に例示した種々の実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、スイッチング回路が備える半導体スイッチ素子は、例示したMOS型電界効果トランジスタに限定されない。例えば、半導体スイッチ素子は、絶縁ゲート型バイポーラトランジスタでもよいし、接合型電界効果トランジスタでもよいし、接合型バイポーラトランジスタでもよいし、又は、半導体スイッチ素子はサイリスタでもよい。半導体スイッチ素子が絶縁ゲート型バイポーラトランジスタ又は接合型バイポーラトランジスタである場合、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はコレクタ端子であり、共通端子はエミッタ端子である。半導体スイッチ素子が接合型電界トランジスタの場合、MOS型電界効果トランジスタの場合と同様に、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はドレイン端子であり、共通端子はソース端子である。半導体スイッチ素子がサイリスタである場合、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はアノード端子であり、共通端子はカソード端子である。また、スイッチング回路が備える複数の半導体スイッチ素子の構成は同じとして説明したが、互いに異なっていてもよい。また、複数の半導体スイッチ素子の各々に接続される容量抑制素子部の構成も異なっていてもよい。また、スイッチング回路が備える半導体スイッチ素子の数は、例示した2個の場合及び4個の場合に限定されない。スイッチング回路は、少なくとも一つの半導体スイッチ素子を有していればよい。前述した種々の実施形態では、半導体スイッチ素子に供給されるパルス状信号はPWM信号としたが、半導体スイッチ素子のON/OFFが制御され得るパルス状信号であればよい。"