"NNは3以上の整数個の不揮発性メモリモジュールを備え、前記N個の不揮発性メモリモジュールのそれぞれは、自身の動作電源を生成する内部電源生成回路と、それぞれJJは1以上の整数ビットの書き込みデータが書き込まれる第1および第2書き込みデータ領域と、前記第1書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる第1書き込みスタンプ領域と、前記第2書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ前記書き込み用識別子が書き込まれる第2書き込みスタンプ領域とを備え、KKはJより大きい整数ビットの第MMは1および2外部書き込みデータが入力された際に、前記N個の不揮発性メモリモジュール内のN-1個の不揮発性メモリモジュールにおける前記第M書き込みデータ領域を対象に、前記第M外部書き込みデータを前記Jビット単位で分割することで生成した前記N-1個の第M分割書き込みデータを、互いに重複しない前記N-1個の第1期間でそれぞれ書き込み、更に、当該N-1個の不揮発性メモリモジュールにおける前記第M書き込みスタンプ領域を対象に、前記N-1個の前記第1期間で前記書き込み用識別子をそれぞれ書き込む第1処理と、前記第1処理で非対象とされる1個の不揮発性メモリモジュールの前記第M書き込みデータ領域を対象に、前記N-1個の前記第M分割書き込みデータに対する各ビット毎のパリティ演算結果から得られる前記Jビットの第Mパリティデータを、前記N-1個の前記第1期間とは重複しない第2期間で書き込み、更に、当該1個の不揮発性メモリモジュールにおける前記第M書き込みスタンプ領域を対象に、前記第2期間で前記書き込み用識別子を書き込む第2処理とを実行することを特徴とする半導体装置。請求項1記載の半導体装置において、さらに、前記N個の不揮発性メモリモジュールの前記第1および第2書き込みスタンプ領域を対象に読み出し動作を行い、前記書き込み用識別子の状態によって前記N個の不揮発性メモリモジュールのいずれか1個に書き込み動作時の異常が生じたか否かを判別するチェック回路を有することを特徴とする半導体装置。請求項2記載の半導体装置において、さらに、前記チェック回路で異常と判別された1個の不揮発性メモリモジュールを除くN-1個の不揮発性メモリモジュールの前記第1書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該1個の不揮発性メモリモジュールにおける前記第1書き込み領域のデータを復元し、更に、当該N-1個の不揮発性メモリモジュールの前記第2書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該1個の不揮発性メモリモジュールにおける前記第2書き込み領域のデータを復元するデータ復元回路を有することを特徴とする半導体装置。請求項2記載の半導体装置において、前記チェック回路は、前記半導体装置に対して電源投入が行われたことをトリガとして動作を行うことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第2処理で前記第1パリティデータが書き込まれる前記1個の不揮発性メモリモジュールと前記第2処理で前記第2パリティデータが書き込まれる前記1個の不揮発性メモリモジュールとは異なっていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記Nの値は3であることを特徴とする半導体装置。請求項1記載の半導体装置において、前記N個の不揮発性メモリモジュールのそれぞれは、前記第1書き込みデータ領域に対してデータの消去動作を行う際に、当該消去動作の開始前と終了後にそれぞれ所定の消去用識別子が書き込まれる第1消去スタンプ領域と、前記第2書き込みデータ領域に対してデータの消去動作を行う際に、当該消去動作の開始前と終了後にそれぞれ前記消去用識別子が書き込まれる第2消去スタンプ領域とを備え、前記N個の不揮発性メモリモジュールに対する消去動作ならびに当該消去動作に伴う前記第1消去スタンプ領域および/または第2消去スタンプ領域への書き込み動作は、前記N個の不揮発性メモリモジュール毎に重複しない期間で行われることを特徴とする半導体装置。請求項1記載の半導体装置において、前記N個の不揮発性メモリモジュールは、1個の半導体チップ上に搭載され、当該半導体チップ上には、更に、前記N個の不揮発性メモリモジュールをアクセス対象として所定の演算処理を実行するプロセッサが搭載されることを特徴とする半導体装置。NNは3以上の整数個のフラッシュメモリモジュールを備え、前記N個のフラッシュメモリモジュールのそれぞれは、自身の動作電源を生成する内部電源生成回路と、消去命令に応じて内部のデータが一括して消去される消去領域と、前記消去領域内に設けられ、それぞれJJは1以上の整数ビットの書き込みデータが書き込まれる第1および第2書き込みデータ領域と、前記消去領域内に設けられ、前記第1書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる第1書き込みスタンプ領域と、前記消去領域内に設けられ、前記第2書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ前記書き込み用識別子が書き込まれる第2書き込みスタンプ領域と、前記消去領域内に設けられ、当該消去領域に対する消去動作の開始前と終了後にそれぞれ所定の消去用識別子が書き込まれる消去スタンプ領域とを備え、前記N個のフラッシュメモリモジュールに対する消去動作ならびに当該消去動作に伴う前記消去スタンプ領域への書き込み動作は、前記N個のフラッシュメモリモジュール毎に重複しない期間で行われ、KKはJより大きい整数ビットの第MMは1および2外部書き込みデータが入力された際に、前記N個のフラッシュメモリモジュール内のN-1個のフラッシュメモリモジュールにおける前記第M書き込みデータ領域を対象に、前記第M外部書き込みデータを前記Jビット単位で分割することで生成した前記N-1個の第M分割書き込みデータを、互いに重複しない前記N-1個の第1期間でそれぞれ書き込み、更に、当該N-1個のフラッシュメモリモジュールにおける前記第M書き込みスタンプ領域を対象に、前記N-1個の前記第1期間で前記書き込み用識別子をそれぞれ書き込む第1処理と、前記第1処理で非対象とされる1個のフラッシュメモリモジュールの前記第M書き込みデータ領域を対象に、前記N-1個の前記第M分割書き込みデータに対する各ビット毎のパリティ演算結果から得られる前記Jビットの第Mパリティデータを、前記N-1個の前記第1期間とは重複しない第2期間で書き込み、更に、当該1個のフラッシュメモリモジュールにおける前記第M書き込みスタンプ領域を対象に、前記第2期間で前記書き込み用識別子を書き込む第2処理とを実行することを特徴とする半導体装置。請求項9記載の半導体装置において、さらに、前記N個のフラッシュメモリモジュールの前記第1および第2書き込みスタンプ領域と前記消去スタンプ領域を対象に読み出し動作を行い、前記書き込み用識別子と前記消去用識別子の状態によって前記N個のフラッシュメモリモジュールのいずれか1個に書き込み動作時かあるいは消去動作時の異常が生じたか否かを判別するチェック回路を有することを特徴とする半導体装置。請求項10記載の半導体装置において、さらに、前記チェック回路で異常と判別された1個のフラッシュメモリモジュールを除くN-1個のフラッシュメモリモジュールの前記第1書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該1個のフラッシュメモリモジュールにおける前記第1書き込み領域のデータを復元し、更に、当該N-1個のフラッシュメモリモジュールの前記第2書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該1個のフラッシュメモリモジュールにおける前記第2書き込み領域のデータを復元するデータ復元回路を有することを特徴とする半導体装置。請求項10記載の半導体装置において、前記書き込み用識別子は、2ビットの情報であり、前記消去領域に対して消去動作が行われた際に共に第1論理レベルとなり、書き込み開始前に一方のビットが第2論理レベルとなり、書き込み終了後に他方のビットが前記第2論理レベルとなり、前記消去用識別子は、2ビットの情報であり、前記消去領域に対する消去動作の開始前に一方のビットが前記第2論理レベルとなり、消去動作中に両方のビットが共に前記第1論理レベルとなり、消去動作の終了後に他方のビットが前記第2論理レベルとなり、前記チェック回路は、前記書き込み用識別子の前記一方のビットが前記第2論理レベルであり、かつ前記他方のビットが前記第1論理レベルである第1の場合か、前記書き込み用識別子の前記一方のビットが前記第1論理レベルであり、かつ前記他方のビットが前記第2論理レベルである第2の場合か、前記消去用識別子の前記一方のビットが前記第2論理レベルである第3の場合か、前記消去用識別子の前記両方のビットが共に前記第1論理レベルである第4の場合に異常と判別することを特徴とする半導体装置。請求項10記載の半導体装置において、前記チェック回路は、更に、前記N個のフラッシュメモリモジュールの前記第1書き込みスタンプ領域における前記書き込み用識別子が共に同一か否かを判別し、共に同一で無い場合には異常と判別し、前記N個のフラッシュメモリモジュールの前記第2書き込みスタンプ領域における前記書き込み用識別子が共に同一か否かを判別し、共に同一で無い場合には異常と判別する処理を実行することを特徴とする半導体装置。請求項9記載の半導体装置において、前記第2処理で前記第1パリティデータが書き込まれる前記1個のフラッシュメモリモジュールと前記第2処理で前記第2パリティデータが書き込まれる前記1個のフラッシュメモリモジュールとは異なっていることを特徴とする半導体装置。請求項9記載の半導体装置において、前記Nの値は3であることを特徴とする半導体装置。請求項9記載の半導体装置において、前記N個のフラッシュメモリモジュールは、1個の半導体チップ上に搭載され、当該半導体チップ上には、更に、前記N個のフラッシュメモリモジュールをアクセス対象として所定の演算処理を実行するプロセッサが搭載されることを特徴とする半導体装置。近年、例えばフラッシュメモリ等を搭載したマイクロコンピュータ所謂マイコン等が様々な分野で広く使用されている。マイコン等に搭載されたフラッシュメモリは、命令コードの格納用のみならず、データの格納用としても使用され、マイコンの動作過程で頻繁に書き込み動作が行われる場合がある。フラッシュメモリに格納されるデータの中には、重要度が高いデータも多く含まれるが、マイコン等の使用環境によっては、当該データを確実に保護することが困難となる場合が生じ得る。その一つとして、例えば、電源の瞬停等が挙げられる。例えば、1回の書き込みを行う際の単位領域となる書き込みブロックを複数備えたメモリモジュール内で、ある書き込みブロックを対象に書き込み動作を行っている最中に電源の瞬停が生じた場合を想定する。ある書き込みブロックに対して書き込み動作を行っている間、当該書き込みブロックのアドレスは、ラッチ回路によって保持されている。この際に、当該メモリモジュールにおいて電源の瞬停が生じると、当該ラッチ回路の保持情報が破壊される恐れがある。この場合、当該書き込みブロックのアドレスが意図しないアドレスに変更され、別の書き込みブロックを対象とした誤書き込みが生じ、結果的に、書き込み非対象領域のデータが破壊される事態が生じ得る。また、これと同様な事態が、消去動作時にも生じ得る。前述したように、マイコン等は様々な分野において多様な環境で使用されるため、電源の瞬停等が起こらないようにすることは容易ではなく、分野によっては、このような状況下でもデータを確実に保護することが求められる場合がある。なお、例えば前述した特許文献1や特許文献3の技術を用いることで、リテンション特性の低下等に伴うデータ化けの問題を解決することは可能であるが、電源の瞬停等に伴い書き込み非対象領域のデータが破壊される問題を解決することは困難である。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、データの信頼性の向上を実現可能な半導体装置または記憶装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による半導体装置は、NNは3以上の整数個の不揮発性メモリモジュールを備え、各不揮発性メモリモジュールが、自身の動作電源を生成する内部電源生成回路と、第1および第2書き込みデータ領域と、第1および第2書き込みスタンプ領域とを有する。第1および第2書き込みデータ領域には、それぞれ、JJは1以上の整数ビットの書き込みデータが書き込まれる。第1書き込みスタンプ領域には、第1書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれ、第2書き込みスタンプ領域には、第2書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる。ここで、当該半導体装置は、KKはJより大きい整数ビットの第1外部書き込みデータが入力された際、第1外部書き込みデータをJビット単位で分割することでN-1個の第1分割書き込みデータを生成し、第1および第2処理を行う。第1処理では、N個中のN-1個の不揮発性メモリモジュールにおける第1書き込みデータ領域を対象に、N-1個の第1分割書き込みデータが互いに重複しないN-1個の第1期間でそれぞれ書き込まれる。この際には、更に、当該各第1書き込みデータ領域に対応する各第1書き込みスタンプ領域を対象に、N-1個の第1期間で書き込み用識別子がそれぞれ書き込まれる。第2処理では、第1処理で非対象とされる1個の不揮発性メモリモジュールの第1書き込みデータ領域を対象に、N-1個の第1分割書き込みデータに対する各ビット毎のパリティ演算結果から得られるJビットの第1パリティデータが、N-1個の第1期間とは重複しない第2期間で書き込まれる。この際には、更に、当該第1書き込みデータ領域に対応する第1書き込みスタンプ領域を対象に、第2期間で書き込み用識別子が書き込まれる。また、当該半導体装置は、Kビットの第2外部書き込みデータが入力された際、第2外部書き込みデータをJビット単位で分割することでN-1個の第2分割書き込みデータを生成し、前述した第1および第2処理と同様な処理を、第2書き込みデータ領域および第2書き込みスタンプ領域を対象に行う。このような半導体装置を用いると、各不揮発性メモリモジュールにおける第1および第2書き込みスタンプ領域を参照することで、電源瞬停等によっていずれか1個の不揮発性メモリモジュールの書き込み動作時に異常が生じたことを検出することができる。この場合、異常が生じた不揮発性メモリモジュールにおいては、本来書き込み非対象であった書き込みデータ領域のデータが破壊される恐れがあるが、この破壊されたデータは、当該1個の不揮発性メモリモジュールを除いた残りの不揮発性メモリモジュールのデータを用いて復元することができる。その結果、データの信頼性の向上が実現可能になる。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、不揮発性メモリモジュールを備えた半導体装置または記憶装置において、データの信頼性の向上が実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《不揮発性メモリユニットの概略構成および概略動作》図1aは、本発明の実施の形態1による半導体装置記憶装置において、それに含まれる不揮発性メモリユニットの構成例を示す概略図であり、図1bは、図1aにおける記憶データの一例を示す説明図である。図1aに示す半導体装置不揮発性メモリユニットMEMU1は、複数ここでは3個の不揮発性メモリモジュール例えばフラッシュメモリモジュール等FMD1~FMD3を備えている。FMD1は、FMD1用の動作電源を生成する内部電源生成回路VGEN1と、N個のデータ領域DT[1a]~DT[Na]と、DT[1a]~DT[Na]にそれぞれ対応して設けられるN個の消去スタンプ領域ES[1a]~ES[Na]および書き込みスタンプ領域PS[1a]~PS[Na]を備えている。DT[1a]~DT[Na]のそれぞれは、1ビット以上の容量を持ち、FMD1における1回の内部書き込みの単位領域となる。例えば、DT[1a]~DT[Na]のそれぞれが1バイトの容量を持つものとすると、ある書き込みサイクルでDT[1a]に1バイトのデータが書き込まれ、別の書き込みサイクルでDT[2a]に1バイトのデータが書き込まれる。PS[1a]には、DT[1a]を対象とした書き込み動作の開始前と終了後に、それぞれ所定の識別子が書き込まれる。同様に、PS[2a]には、DT[2a]を対象とした書き込み動作の開始前と終了後に所定の識別子が書き込まれ、PS[Na]には、DT[Na]を対象とした書き込み動作の開始前と終了後に所定の識別子が書き込まれる。また、ES[1a]には、DT[1a]を対象とした消去動作の開始前と終了後に、それぞれ所定の識別子が書き込まれる。同様に、ES[2a]には、DT[2a]を対象とした消去動作の開始前と終了後に所定の識別子が書き込まれ、ES[Na]には、DT[Na]を対象とした消去動作の開始前と終了後に所定の識別子が書き込まれる。FMD2は、FMD2用の動作電源を生成する内部電源生成回路VGEN2と、N個のデータ領域DT[1b]~DT[Nb]と、DT[1b]~DT[Nb]にそれぞれ対応して設けられるN個の消去スタンプ領域ES[1b]~ES[Nb]および書き込みスタンプ領域PS[1b]~PS[Nb]を備えている。各データ領域DT[1b]~DT[Nb]、各消去スタンプ領域ES[1b]~ES[Nb]および各書き込みスタンプ領域PS[1b]~PS[Nb]の機能に関してはFMD1と同様である。FMD3は、FMD3用の動作電源を生成する内部電源生成回路VGEN3と、N個のデータ領域パリティ領域PT[1]~PT[N]と、PT[1]~PT[N]にそれぞれ対応して設けられるN個の消去スタンプ領域ES[1]~ES[N]および書き込みスタンプ領域PS[1]~PS[N]を備えている。各データ領域パリティ領域PT[1]~PT[N]、各消去スタンプ領域ES[1]~ES[N]および各書き込みスタンプ領域PS[1]~PS[N]の機能に関しては、PT[1]~PT[N]のデータ内容を除いてFMD1と同様である。FMD3のPT[1]~PT[N]には、図1bに示すように、FMD1のDT[1a]~DT[Na]とFMD2のDT[1b]~DT[Nb]のパリティ演算結果が記憶される。例えば、DT[1a]、DT[1b]が共に1ビットの場合、PT[1]も1ビットとなり、図1bに示すように、DT[1a]のデータとDT[1b]のデータの偶数パリティ演算結果すなわち‘1’の数を偶数にする値がPT[1]に格納される。同様に、DT[2a]、DT[2b]が共に1ビットの場合、PT[2]も1ビットとなり、DT[2a]のデータとDT[2b]のデータの偶数パリティ演算結果がPT[2]に格納される。なお、ここでは偶数パリティを用いたが、勿論、‘1’の数を奇数に揃える奇数パリティを用いてもよい。また、例えばDT[1a]、DT[1b]が共に1バイトの場合には、PT[1]も1バイトとなり、DT[1a]のデータとDT[1b]のデータの各ビット毎のパリティ演算結果がPT[1]に格納される。このような構成例において、例えば、DT[1a]~DT[Na]、DT[1b]~DT[Nb]およびPT[1]~PT[N]のそれぞれが1バイトであるものとし、メモリユニットMEMU1に対して外部から2バイトの外部書き込みデータが入力された場合を想定する。この場合、2バイトの外部書き込みデータが1バイトずつ分割され、当該2個の分割データ1バイトがFMD1例えばDT[1a]とFMD2例えばDT[1b]にそれぞれ書き込まれると共に、この2個の分割データのパリティ演算結果1バイトがFMD3例えばPT[1]に書き込まれる。ここで、FMD1~FMD3への書き込みは、図2aに示すように、それぞれ重複しない期間で時系列的に行われる。図2aは、図1の不揮発性メモリユニットにおける書き込み動作時の処理の一例を示すフロー図であり、図2bは、図1の不揮発性メモリユニットにおける消去動作時の処理の一例を示すフロー図である。図2aの例では、まず、FMD1の書き込み期間において、書き込みスタンプ領域例えばPS[1a]に書き込み開始スタンプ識別子が書き込まれS101、データ領域例えばDT[1a]にデータAが書き込まれS102、書き込みスタンプ領域例えばPS[1a]に書き込み終了スタンプ識別子が書き込まれるS103。続いて、FMD2の書き込み期間に移行する。FMD2の書き込み期間では、書き込みスタンプ領域例えばPS[1b]に書き込み開始スタンプ識別子が書き込まれS104、データ領域例えばDT[1b]にデータBが書き込まれS105、書き込みスタンプ領域例えばPS[1b]に書き込み終了スタンプ識別子が書き込まれるS106。次いで、S102のデータAとS105のデータBを用いてパリティ演算を行うS107。その後、FMD3の書き込み期間に移行する。FMD3の書き込み期間では、書き込みスタンプ領域例えばPS[1]に書き込み開始スタンプ識別子が書き込まれS108、データ領域例えばPT[1]にS107でのパリティデータが書き込まれS109、書き込みスタンプ領域例えばPS[1]に書き込み終了スタンプ識別子が書き込まれるS110。なお、パリティ演算S107は、前述した外部書き込みデータがメモリユニットMEMU1に入力された以降のいずれかの期間で、例えばMEMU1内に設けられたパリティ演算回路図示せず等を用いて行えばよく、図2aの箇所に限定されるものではない。例えば、S101より前の期間で行ったり、あるいは、FMD1やFMD2の書き込み期間と並行して行うことも可能である。また、FMD1の書き込み期間S101~S103とFMD2の書き込み期間S104~S106とFMD3の書き込み期間S108~S110は、図2aの順番に限定されるものではなく、適宜入れ替えることが可能である。さらに、図2aに示したFMD1~FMD3への書き込み動作と同様に、図2bに示すように、FMD1~FMD3への消去動作も、それぞれ重複しない期間で時系列的に行われる。図2bの例では、まず、FMD1の消去期間において、消去スタンプ領域例えばES[1a]に消去開始スタンプ識別子が書き込まれS201、データ領域例えばDT[1a]のデータが消去されS202、消去スタンプ領域例えばES[1a]に消去終了スタンプ識別子が書き込まれるS203。続いて、FMD2の消去期間に移行する。FMD2の消去期間では、消去スタンプ領域例えばES[1b]に消去開始スタンプ識別子が書き込まれS204、データ領域例えばDT[1b]のデータが消去されS205、消去スタンプ領域例えばES[1b]に消去終了スタンプ識別子が書き込まれるS206。次いで、FMD3の消去期間に移行する。FMD3の消去期間では、消去スタンプ領域例えばES[1]に消去開始スタンプ識別子が書き込まれS207、データ領域例えばPT[1]のデータが消去されS208、消去スタンプ領域例えばES[1]に消去終了スタンプ識別子が書き込まれるS209。なお、図2aの場合と同様に、FMD1の消去期間S201~S203とFMD2の消去期間S204~S206とFMD3の消去期間S207~S209は、図2bの順番に限定されるものではなく、適宜入れ替えることが可能である。《本実施の形態1の主要な特徴および効果》以上のように、本実施の形態1の半導体装置不揮発性メモリユニットは、それぞれ独立の内部電源生成回路を持つ複数ここでは3個の不揮発性メモリモジュールを備え、その内の2個にデータを書き込み、残りの1個にパリティを書き込むことが第1の特徴となっている。また、この際に、各不揮発性メモリモジュール毎に互い重複しない期間で書き込みを行うことが第2の特徴となっている。更に、各不揮発性メモリモジュール内において、書き込みの単位領域となる各データ領域毎に書き込みスタンプ領域を設け、各データ領域に書き込みを行う前後で書き込みスタンプ領域に識別子を書き込むことが第3の特徴となっている。このような各種特徴を備えることで、例えば、ある不揮発性メモリモジュール内のあるデータ領域を対象にデータの書き込みを行っている最中に電源の瞬停等が生じた際に、当該不揮発性メモリモジュール内の別のデータ領域のデータが破壊される場合があるが、この破壊されたデータを復元することが可能になる。ここで、電源の瞬停とは、瞬間的に電源電圧が低下する現象を意味する。例えば、図1のDT[1a]にデータの書き込みを行っている最中に電源の瞬停が生じ、その結果、DT[1a]を表しているアドレスラッチ情報が破壊され例えばDT[2a]のアドレスに変更され、DT[1a]の代わりにDT[2a]に誤書き込みが生じた場合を想定する。この場合においても、DT[1b]やPT[1]に対する書き込み動作は、書き込み期間が重複していないことと、内部電源生成回路を独立に設けていることから、高い確率で正常に行うことができる。その後、不揮発性メモリユニットは、任意の時期に、FMD1~FMD3内の書き込みスタンプ領域をチェックするものとする。この場合、FMD2,FMD3における書き込みスタンプ領域には正常な識別子が書き込まれているが、FMD1の書き込みスタンプ領域には異常な識別子が書き込まれていることが判る。この例では、PS[1a]には書き込み開始スタンプのみが書き込まれ、書き込み終了スタンプが書き込まれておらず、逆に、PS[2a]には書き込み終了スタンプのみが書き込まれ、書き込み開始スタンプが書き込まれていないことが判る。これによって、不揮発性メモリユニットは、FMD1のDT[1a]とDT[2a]において書き込み動作時の異常が発生したことを判別することができる。なお、仮にDT[1a]とDT[2a]で書き込みスタンプ領域を共用化したような場合には、このような判別が困難となるため、データ領域毎に書き込みスタンプ領域を設けることが有益となる。このようにして書き込み動作時の異常が判別できると、不揮発性メモリユニットは、DT[1b]のデータとPT[1]のパリティデータによってDT[1a]の正しいデータを復元すると共にDT[1a]に正しいデータの書き込みを行うことができる。同様に、DT[2b]のデータとPT[2]のパリティデータによってDT[2a]の正しいデータを復元すると共にDT[2a]に正しいデータの書き込みを行うことができる。したがって、電源の瞬停等に伴い非書き込み対象のデータが破壊された場合であっても、正しいデータを復元することができ、データの信頼性を向上させることが可能になる。なお、このように、DT[1a]とDT[2a]のみを復元対象とすることも可能であるが、実際には、FMD1におけるデータ全体の信頼性が疑わしいような場合も生じ得るため、DT[1a]~DT[Na]を復元対象とすることも有益である。また、ここでは、不揮発性メモリモジュールの数は3個の場合を例としたが、3個以上であればよい。例えば、4個とした場合、外部書き込みデータが3分割され、3分割されたデータが4個中の3個にそれぞれ書き込まれ、残りの1個にパリティが書き込まれることになる。ただし、各不揮発性メモリモジュールには順番に書き込みが行われるため、書き込みに要する全体の時間を短縮するためには3個とすることが望ましい。更に、本実施の形態1の半導体装置不揮発性メモリユニットは、消去動作に関しても、前述した第2および第3の特徴と同様の特徴を備え、同様な効果が得られる。ただし、不揮発性メモリモジュールによっては消去動作が存在しない場合があるため、消去動作に伴う当該特徴は必ずしも必須ではない。例えば、フラッシュメモリやEEPROMElectricallyErasableProgrammableReadOnlyMemory等と異なり、記憶素子の結晶状態を変化させてその抵抗値によって情報を記憶する相変化メモリや、記憶素子の磁化状態を変化させてその抵抗値によって情報を記憶する磁気抵抗メモリMRAM等では消去動作が存在しない。以上、本実施の形態1の半導体装置を用いることで、代表的には、不揮発性メモリモジュールを備えた半導体装置または記憶装置において、データの信頼性の向上が実現可能になる。実施の形態2本実施の形態2では、前述した実施の形態1の不揮発性メモリモジュールとしてフラッシュメモリモジュールを適用した半導体装置について説明する。《半導体装置の全体構成》図3は、本発明の実施の形態2による半導体装置において、その全体構成の一例を示すブロック図である。図3には、半導体装置の一例として、例えばCMOSプロセス等により単結晶シリコンのような1個の半導体チップ上に形成されたマイクロコンピュータMCUが示されている。MCUは、特に制限されないが、高速バスHBSと低速バス周辺バスLBSの2バス構成を有する。HBSとLBSは、特に制限されないが、それぞれデータバス、アドレスバス及びコントロールバスを含んでいる。バスを2バス構成に分離することにより、共通バスに全ての回路を共通接続する場合に比べてバスの負荷が軽くなり、高速アクセス動作が実現可能となる。高速バスHBSには、中央処理ユニットプロセッサCPU、ダイレクトメモリアクセスコントローラDMAC、バスインタフェース回路BSIF、ランダムアクセスメモリRAM、およびフラッシュメモリモジュールユニットFMDUが接続される。FMDUは、図1aに示したように、不揮発性メモリモジュールとしての3個のフラッシュメモリモジュールFMD1~FMD3を備える。例えばFMD1~FMD3に対する読み出し動作時には、FMD1~FMD3からの読み出しデータがHBSを介して伝送される。CPUは、RAMをワーク領域として用いながら所定の演算処理等を実行する。DMACは、CPU等からの命令に基づいて、RAMとFMDUとの間のデータ転送を制御する。BSIFは、HBSやLBSの使用権の制御や、HBSとLBSの間のバスブリッジの制御などを行う。低速バスLBSには、フラッシュメモリモジュールユニットFMDU、フラッシュシーケンサFSEQ、タイマTMR、外部入出力ポートPORT1,PORT2、バスインタフェース回路BSIF、クロック生成回路PLLに加えてフラッシュチェックユニットFCHKUが接続される。FSEQは、FMDUに対するコマンドアクセスの制御を行う。PLLは、MCUの各種内部クロック信号を生成する。PORT1,PORT2は、MCUの外部端子Din/Doutを介して外部との間の通信を制御する。なお、MCUには、外部端子として更にXTAL/EXTAL、STBY/RES、Vcc/Vssが備わっている。XTAL/EXTALには、例えば水晶振動子が接続されるか或いは外部クロック信号が供給され、PLLは当該端子を用いて動作を行う。STBYはスタンバイ状態を指示する外部ハードウェアスタンバイ端子、RESはリセットを指示する外部リセット端子、Vccは外部電源電圧端子、Vssは外部接地電源電圧端子である。ここで、例えばCPUとFMDU内のFMD1~FMD3との間では、HBSを介して高速な読み出しアクセス動作が可能となっている。また、例えばCPUとFMDU内のFMD1~FMD3との間では、LBSおよびFSEQを介した書き込みアクセス動作等が可能となっている。このようにFMDUは、CPU又はDMACの読み出し書き込みアクセスの対象とされ、CPUは、例えば一時的なデータ等をRAMに、次回の電源投入後に使用するデータ等をFMDUに格納しながら、所定のコードを実行する。当該所定のコードは、例えば、FMDU内のFMD1~FMD3のいずれかに格納されていたり、あるいはFMDU内に別途設けたコード格納用のフラッシュメモリモジュール図示せずに格納されている。また、実際のフラッシュメモリでは、書き込み動作に伴い数ステップの処理が必要とされるため、ここではFSEQがCPUからFMDUに向けた書き込み命令ならびに外部書き込みデータを受け、FSEQがFMDUの書き込み動作に必要な各種処理例えば、消去動作→書き込み動作→ベリファイ動作を時系列的に制御する。この際に、例えばFSEQが図1等で説明したパリティデータの生成回路を備えると共にFMD1~FMD3書き込み順序を適宜制御することで、図1等で説明したような動作を実現可能になる。例えば、FSEQは、CPUから外部書き込みデータを受け、それを2分割したデータをFMD1とFMD2にそれぞれ異なる期間で書き込み、更に、この2分割したデータから生成したパリティデータをFMD1,FMD2とは異なる期間でFMD3に書き込む。フラッシュチェックユニットFCHKUは、概略的には、FMD1~FMD3内の書き込みスタンプ領域および消去スタンプ領域に書き込まれた識別子をLBSを介して読み出し、当該識別子によってFMD1~FMD3のいずれかに書き込み動作時の異常または消去動作時の異常が生じたことを判別する。更に、図3のMCU内には、フラッシュ復元ユニットFREUが備わっている。FREUは、概略的には、FCHKUの判別結果を受けて、これに基づいて異常と判別されたフラッシュメモリモジュールにおける正しいデータを復元し、この正しいデータをFSEQに送信する。これに応じて、FSEQは、対象とされるフラッシュメモリモジュールに対して正しいデータの書き込みを行う。このようなマイクロコンピュータMCUは、内部に様々な機能ブロックを備えているため、例えば、消費電流が瞬間的に増大すること等によって電源の瞬停が生じる恐れがある。このような場合にも、前述した本実施の形態1の方式を用いることで、フラッシュメモリモジュールの記憶データの信頼性を向上させることが可能になる。なお、図3におけるFCHKU,FREUの詳細な動作例に関しては後述する。また、FSEQ,FREU,FCHKUは、例えばシーケンサ回路を設けてハード的に実現したり、あるいは単数または複数の制御用簡易プロセッサ等を設けてプログラム的に実現することが可能である。更に、FSEQ,FREU,FCHKUは、ここではFMDUの外部に備わっているがFMDUの内部に備わっていてもよい。《フラッシュメモリモジュールの全体構成》図4は、図3の半導体装置において、その各フラッシュメモリモジュールの概略構成例を示す回路ブロック図である。図5は、図4における各メモリセルの詳細を示すものであり、図5aは各メモリセルの詳細な構成例を示す回路図、図5bは図5aにおける各種動作条件の一例を示す説明図である。図6は、図5bの動作に伴う各メモリセルのしきい値状態の一例を示すものであり、図6aは各フラッシュメモリモジュールが通常メモリの場合の説明図、図6bは各フラッシュメモリモジュールが相補メモリの場合の説明図である。図4に示すフラッシュメモリモジュールFMDは、メモリマットMMAT、行デコード回路RDEC1,RDEC2、列デコード回路CDEC、書き込みデータラッチ回路WLT、書き込み列選択回路WSEL、ベリファイ回路VRFY、入出力バッファ回路IOBF、出力バッファ回路OBF、および内部電源生成回路VGENを備えている。MMATは、複数ここでは2個を例示のメモリセルMC1,MC2を備えている。FMDが通常メモリの場合、MC1には1ビットの情報が記憶され、MC2にも1ビットの情報が記憶される。一方、FMDが相補メモリの場合、MC1,MC2によって1ビットの情報が相補正極、負極の状態で記憶される。各メモリセルMC1,MC2は、例えば、図5aに例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソースドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートCGとメモリゲートMGを有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域SiNが配置されている。CG側のソース又はドレイン領域はビット線BLに接続され、MG側のソース又はドレイン領域はソース線SLに接続される。図5bに示すように、メモリセルのしきい値電圧Vthを下げる際には、BL=1.5V、CG=0V、MG=-10V、SL=6V、ウェル領域WELL=0Vとされる。これによって、WELLとMG間の高電界によって電荷トラップ領域SiNからWELLに電子が引き抜かれる。この処理単位はMGを共有する複数メモリセルとされる。メモリセルのVthを上げる際には、BL=0V、CG=1.5V、MG=10V、SL=6V、WELL=0Vとされる。これによって、SLからBLに書き込み電流が流れ、それによってCGとMGの境界部分で発生するホットエレクトロンが電荷トラップ領域SiNに注入される。電子の注入はBLに電流を流すか否かによって決まるため、この処理はビット単位で制御される。読み出しの際には、BL=1.5V、CG=1.5V,MG=0V、SL=0V、WELL=0Vとされる。メモリセルのVthが低ければメモリセルはオン状態にされ、高ければオフ状態にされる。また、ここでは、メモリセルのVthを下げる動作を消去動作とし、メモリセルのVthを上げる動作を書き込み動作としている。なお、メモリ素子は、このようなスプリットゲート型フラッシュメモリ素子に限定されず、例えば広く知られているスタックドゲート型フラッシュメモリ素子であってよい。このメモリ素子はソースドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲートFGとコントロールゲートCGがスタックされて構成される。このようなメモリ素子では、例えば、ホットキャリア書き込み方式によってしきい値電圧を上げる動作が行われ、ウェル領域WELLへの電子の放出によってしきい値電圧を下げる動作が行われる。また、例えば、FNトンネル書き込み方式によってしきい値電圧を上げる動作が行われ、ビット線BLへの電子の放出によってしきい値電圧を下げる動作が行われる。FMDが通常メモリの場合、メモリセルMC1,MC2は、例えば図6aに示すような状態で‘0’または‘1’の情報データを記憶する。例えばMC1に対してデータを書き込む際には、まず図5bで述べた消去動作によってMC1が消去状態Vthが低い状態とされる。この状態から‘1’データを書き込む際にはMC1に対して特に何も行われず、MC1は消去状態を保つ。この状態がデータ‘1’に対応する。一方、消去状態のMC1に対して‘0’データを書き込む際には、MC1に対して図5bで述べた書き込み動作が行われる。その結果、MC1が書き込み状態Vthが高い状態となり、この状態がデータ‘0’に対応する。MC2に関しても、このMC1と同様の動作が行われる。なお、ここでは、Vthが低い状態をデータ‘1’とし、Vthが高い状態をデータ‘0’としたが、勿論、データ‘0’と‘1’の対応関係を入れ替えることも可能である。一方、FMDが相補メモリの場合、メモリセルMC1,MC2は、例えば図6bに示すような状態で‘0’または‘1’の情報データを記憶する。MC1,MC2に対してデータを書き込む際には、まず図5bで述べた消去動作によってMC1,MC2が共に初期状態Vthが低い状態とされる。この状態をブランク状態データ‘B’と呼ぶ。ブランク状態から‘1’データを書き込む際には、負極用となるMC2に対して図5bで述べた書き込み動作が行われる。その結果、MC1が初期状態、MC2が書き込み状態Vthが高い状態となり、この状態がデータ‘1’に対応する。一方、ブランク状態のMC1,MC2に対して‘0’データを書き込む際には、正極用となるMC1に対して図5bで述べた書き込み動作が行われる。その結果、MC2が初期状態、MC1が書き込み状態となり、この状態がデータ‘0’に対応する。なお、ここでは、正極側においてVthが低い状態をデータ‘1’とし、Vthが高い状態をデータ‘0’としたが、勿論、データ‘0’と‘1’の対応関係を入れ替えることも可能である。図4のメモリマットMMATにおいて、MC1,MC2のメモリゲートMGは、共通のメモリゲート選択線MGLに接続され、コントロールゲートCGは共通のワード線WLに接続され、ソースノードは共通のソース線SLに接続される。ここでは、代表的に2個のメモリセルMC1,MC2を示したが、実際には、同一のMGL,WL,SLに2個以上のメモリセルが接続される。また、ここでは、1本のMGL,WL,SLを示しているが、実際には、当該MGL,WL,SLに並んで複数本のMGL,WL,SLが順次配置され、これらのそれぞれに対して2個以上のメモリセルが接続される。MC1,MC2のサブビット線SBLは、それぞれ読み出し列選択回路RSELを介してセンスアンプ回路ブロックSABKに接続される。SABKは、当該SBLから入力された読み出し信号を増幅し、読み出し系メインビット線RMBLに出力する。ここで、FMDが通常メモリの場合、SABK内にはMC1,MC2のSBLにそれぞれ対応して2個のセンスアンプ回路が設けられ、これに応じて2ビット分のRMBLが設けられる。この際、各センスアンプ回路は、データ‘1’とデータ‘0’の中間レベルを基準としてSBLの信号を増幅する。一方、FMDが相補メモリの場合、SABK内にはMC1,MC2のSBLに対応して1個のセンスアンプ回路が設けられ、これに応じて1ビット分のRMBLが設けられる。すなわち、センスアンプ回路の差動入力端子の一方がMC1のSBLに、他方がMC2のSBLにそれぞれ接続される。このように、相補メモリの場合には、ツインセルMC1,MC2の情報をセンスアンプ回路によって差動で判定するため、通常メモリの場合と比べてMC1,MC2のデータリテンション特性MC1,MC2の経時的なしきい値電圧変動に対するマージンを拡大することができる。一方、通常メモリの場合には、相補メモリの場合と比べて小面積化を図ることが可能になる。出力バッファ回路OBFは、前述したメモリマットMMAT内のセンスアンプ回路ブロックSABKからの出力信号をRMBLを介して受け、それをバッファリングしたのちデータ出力信号読み出しデータDO[0]~DO[N]として図3の高速バスHBSに出力する。行デコード回路RDEC1は、ワード線WLを駆動し、行デコード回路RDEC2は、メモリゲート選択線MGL、ソース線SL、およびサブビット線選択回路BSELの選択信号をそれぞれ駆動する。RDEC1,RDEC2における選択動作は、読み出し動作時には図3の高速バスHBSを介して供給されるアドレス情報等に従い、書き込み動作および消去動作時には図3の低速バスLBSを介して供給されるアドレス情報等に従う。また、MC1,MC2のサブビット線SBLは、サブビット線選択回路BSELを介してそれぞれ異なる書き込み系メインビット線WMBLに接続される。書き込みデータラッチ回路WLTは、各WMBLにそれぞれ接続されるラッチ回路LT1,LT2を備え、当該ラッチ回路のラッチデータに基づいて各WMBLに対して選択的に書き込み電流を流す。書き込み列選択回路WSELは、WLT内の各ラッチ回路を選択的に入出力バッファ回路IOBFに接続すると共に、各ラッチ回路に接続されたWMBLを選択的にベリファイ回路VRFYに接続する。この際の選択信号は、列デコード回路CDECによって生成される。CDECの選択動作は、図3の低速バスLBSを介して供給されるアドレス情報等に従う。ベリファイ回路VRFYは、各WMBLにそれぞれ接続されたベリファイ用センスアンプ回路VSAを備え、各VSAのベリファイ結果はIOBFに出力される。IOBFは、図3の低速バスLBSを介してデータ入力信号書き込みデータDI[0]~DI[N]が入力され、LBSを介してデータ出力信号読み出しデータDO[0]~DO[N]を出力する。内部電源生成回路VGENは、レギュレータ回路等を含み、読み出し動作、書き込み動作、消去動作に必要な各種動作電源を生成する。《フラッシュメモリモジュールの全体動作》図4のフラッシュメモリモジュールFMDに対する書き込み動作および読み出し動作について簡単に説明する。まず、書き込み動作を行う際には、予め図3のフラッシュシーケンサFSEQの命令に応じてFMDが図5bに示したような消去動作を行い、メモリセルMC1,MC2のしきい値電圧Vthを図6aに示すような消去状態又は図6bに示すような初期状態にしておく。次いで、FSEQの命令に応じて、入出力バッファ回路IOBFが、データ入力信号DI[0]~DI[N]に基づいて書き込みデータラッチ回路WLT内の各ラッチ回路の値を設定する。例えば、FMDが通常メモリの場合で、DI[0]=‘1’、DI[1]=‘0’の際には、DI[0]に応じてラッチ回路LT1に‘1’が設定され、DI[1]に応じてラッチ回路LT2に‘0’が設定される。また、FMDが相補メモリの場合で、DI[0]=‘1’の際には、ラッチ回路LT1に正極データの‘1’が、ラッチ回路LT2に負極データの‘0’がそれぞれ設定され、逆に、DI[0]=‘0’の際には、LT1に正極データの‘0’が、LT2に負極データの‘1’がそれぞれ設定される。ここで、‘0’が設定されたラッチ回路は、対応する書き込み系メインビット線WMBLに対して書き込み電流を所定の期間供給し、‘1’が設定されたラッチ回路は、対応するWMBLに対して書き込み電流の供給を行わない。したがって、例えば前述した通常メモリにおけるDI[0]=‘1’、DI[1]=‘0’場合や、あるいは前述した相補メモリにおけるDI[0]=‘1’の場合には、LT2がMC2を対象にWMBLおよびサブビット線選択回路BSELを介して書き込み電流を供給し、その結果、MC2のVthが上昇する。続いて、FSEQの命令に応じてベリファイ動作が行われる。ベリファイ動作では、MC1,MC2の記憶データがBSELおよび各WMBLを介して読み出される。各WMBLに読み出されたデータはベリファイ用センスアンプ回路VSAによって判定され、書き込み電流が供給されたメモリセル対応するラッチ回路に‘0’が設定されたメモリセルのVthが十分なレベルに達したかが検証される。この検証結果は、IOBFを介してFSEQに通知され、仮に十分なレベルに達していない場合にはFSEQの命令に応じて再度書き込み電流の供給が行われる。このような動作の結果、図6a又は図6bに示したような書き込み状態が実現される。一方、読み出し動作を行う際には、MC1,MC2の記憶データが読み出し列選択回路RSELを介してセンスアンプ回路ブロックSABKに入力される。FMDが通常メモリの場合、MC1,MC2からの読み出し信号が2個のセンスアンプ回路によってそれぞれ増幅され、2本の読み出し系メインビット線RMBLに出力される。一方、FMDが相補メモリの場合、MC1,MC2からの読み出し信号が1個のセンスアンプ回路によって差動増幅され、1本のRMBLに出力される。出力バッファ回路OBFは、当該RMBLの信号を受けて、高速バスHBSに向けてデータ出力信号DO[0]~DO[N]を出力する。《フラッシュメモリモジュールユニットの全体構成および全体動作》図7は、図3の半導体装置において、そのフラッシュメモリモジュールユニットの主要部の構成例を示す概略図である。図7に示すフラッシュメモリモジュールユニットFMDUは、3個のフラッシュメモリモジュールFMD1~FMD3を備えている。FMD1において、メモリマットMMAT上には、複数ここでは4本を例示のワード線WL[1a]~WL[4a]と、複数ここでは2本を例示のメモリゲート選択線MGL[1a],MGL[2a]が延伸している。ここでは、MGL[1a]に8個のデータ領域DT[1a]~DT[8a]と、8個の書き込みスタンプ領域PS[1a]~PS[8a]と、1個の消去スタンプ領域ES[1a]が接続されている。フラッシュメモリでは、通常、消去単位と書き込み単位が異なっている。ここでは、MGL[1a]を共有する各領域が内部消去単位となり、DT[1a]~DT[8a]のそれぞれがデータの内部書き込み単位となる。ここで、例えば、DT[1a]~DT[8a]のそれぞれは1バイトであり、PS[1a]~PS[8a]のそれぞれは2ビットであり、ES[1a]は2ビットである。DT[1a]~DT[4a]とPS[1a]~PS[4a]はWL[1a]に接続され、DT[5a]~DT[8a]とPS[5a]~PS[8a]はWL[2a]に接続される。ES[1a]は、WL[1a]かWL[2a]の一方に接続されるか、あるいはWL[1a]とWL[2a]の両方に1ビットずつ接続される。同様に、MGL[2a]には、8個のデータ領域DT[9a]~DT[16a]と、8個の書き込みスタンプ領域PS[9a]~PS[16a]と、1個の消去スタンプ領域ES[2a]が接続されている。このMGL[2a]を共有する各領域が内部消去単位となり、DT[9a]~DT[16a]のそれぞれがデータの内部書き込み単位となる。DT[9a]~DT[12a]とPS[9a]~PS[12a]はWL[3a]に接続され、DT[13a]~DT[16a]とPS[13a]~PS[16a]はWL[4a]に接続される。ES[2a]は、WL[3a]かWL[4a]の一方に接続されるか、あるいはWL[3a]とWL[4a]の両方に1ビットずつ接続される。FMD2も、FMD1と同様の構成を備えている。図7では、FMD2をFMD1と区別するため、例えば、FMD1のWL[1a]がFMD2ではWL[1b]となっており、FMD1のDT[1a]がFMD2ではDT[1b]となっているように、添字がaからbに変更されている。また、FMD2では、便宜上、FMD1のMGL[2a]に関連する部分の記載を省略している。FMD3も、FMD2と同様の構成を備えている。図7では、FMD3をFMD1,FMD2と区別するため、例えば、FMD2のWL[1b]がFMD3ではWL[1]となっているように、添字bが削除されている。また、FMD3では、図1の場合と同様に、FMD2における各データ領域DT[1b]~DT[8b]がパリティ領域データ領域PT[1]~PT[8]に置き換わっている。PT[1]~PT[8]のそれぞれは、DT[1b]~DT[8b]のそれぞれと同一の容量値ここでは1バイトを持つ。このような構成例において、例えば、図3のCPU等によって書き込み命令と共に2バイトの外部書き込みデータが生じた場合を例に動作の一例を説明する。図3のフラッシュシーケンサFSEQは、当該書き込み動作に先だって、フラッシュメモリモジュールFMD1~FMD3に対して予め消去動作を行わせる。これに応じて、FMD1~FMD3は、下記1-1~1-9の順番で処理を行う。1-1WL[1a]又はWL[2a]等を立ち上げ、ES[1a]に消去開始スタンプを書き込む。1-2MGL[1a]等を制御し、DT[1a]~DT[8a]、PS[1a]~PS[8a]、ES[1a]を一括消去する。1-3WL[2a]又はWL[1a]等を立ち上げ、ES[1a]に消去終了スタンプを書き込む。1-4WL[1b]又はWL[2b]等を立ち上げ、ES[1b]に消去開始スタンプを書き込む。1-5MGL[1b]等を制御し、DT[1b]~DT[8b]、PS[1b]~PS[8b]、ES[1b]を一括消去する。1-6WL[2b]又はWL[1b]等を立ち上げ、ES[1b]に消去終了スタンプを書き込む。1-7WL[1]又はWL[2]等を立ち上げ、ES[1]に消去開始スタンプを書き込む。1-8MGL[1]等を制御し、PT[1]~PT[8]、PS[1]~PS[8]、ES[1]を一括消去する。1-9WL[2]又はWL[1]等を立ち上げ、ES[1]に消去終了スタンプを書き込む。次いで、例えば図3のフラッシュシーケンサFSEQは、図3のCPU等からの2バイトの外部書き込みデータを1バイト毎に分割し、それぞれをFMD1用およびFMD2用の書き込みデータとして準備する。更に、FSEQは、このFMD1用およびFMD2用の書き込みデータを対象にパリティ演算を行うことでFMD3用の1バイトの書き込みデータパリティデータを準備する。FMD1~FMD3は、FSEQから前述した書き込みデータを受けると共に、FSEQからの書き込み順番の制御に基づいて、下記2-1~2-9の順番で処理を行う。2-1WL[1a]等を立ち上げ、PS[1a]に書き込み開始スタンプを書き込む。2-2WL[1a]等を立ち上げ、DT[1a]に1バイトのデータを書き込む。2-3WL[1a]等を立ち上げ、PS[1a]に書き込み終了スタンプを書き込む。2-4WL[1b]等を立ち上げ、PS[1b]に書き込み開始スタンプを書き込む。2-5WL[1b]等を立ち上げ、DT[1b]に1バイトのデータを書き込む。2-6WL[1b]等を立ち上げ、PS[1b]に書き込み終了スタンプを書き込む。2-7WL[1]等を立ち上げ、PS[1]に書き込み開始スタンプを書き込む。2-8WL[1]等を立ち上げ、PT[1]に1バイトのパリティデータを書き込む。2-9WL[1]等を立ち上げ、PS[1]に書き込み終了スタンプを書き込む。ここで、フラッシュメモリを用いる場合には、消去動作と書き込み動作が存在するため、例えば前述した1-1,1-3等における消去開始スタンプおよび消去終了スタンプの実現方法や、前述した2-1,2-3等における書き込み開始スタンプおよび書き込み終了スタンプの実現方法に工夫が必要となる。図8は、図7のフラッシュメモリモジュールユニットにおいて、その消去開始スタンプ、消去終了スタンプ、書き込み開始スタンプ、書き込み終了スタンプの詳細な構成例を示す説明図である。図8において、まず、FMDが通常メモリの場合、製品出荷時には各データ領域のデータは‘1’消去状態となっており、各消去スタンプ領域ESのデータは‘01’、各書き込みスタンプ領域PSのデータは‘11’となっている。この状態でデータ領域に‘0’又は‘1’の書き込み動作を行う場合、当該データ領域に対応する書き込みスタンプ領域PSのデータは、当該データ領域への書き込み動作の開始前に‘01’となり、書き込み動作の終了後に‘00’となる。すなわち、ここではPS2ビットの上位ビットが前述した書き込み開始スタンプに対応し、下位ビットが前述した書き込み終了スタンプに対応しており、‘11’に対して書き込み開始スタンプを書き込みことで‘01’となり、更に書き込み終了スタンプを書き込むことで‘00’となる。続いて、消去動作を行う場合、図7のように消去対象領域に含まれている消去スタンプ領域ESのデータは、消去動作の開始前に‘01’から‘00’となり、消去動作中には‘11’となり、消去動作の終了後に‘01’となる。すなわち、ここではES2ビットの下位ビットが前述した消去開始スタンプに対応し、上位ビットが前述した消去終了スタンプに対応しており、‘01’に対して消去開始スタンプを書き込むことで‘00’となり、消去動作中は必然的に‘11’となり、‘11’に対して消去終了スタンプを書き込みことで‘01’となる。この際には、同時にPSに対しても消去動作が行われてしまうため、消去動作開始前に‘00’であったPSは、消去動作終了後に必然的に‘11’となる。この消去動作終了後におけるES=‘01’とPS=‘11’は、前述した製品出荷時と同じ状態になる。一方、FMDが相補メモリの場合にも、前述した通常メモリの場合とほぼ同様の動作が行われる。FMDが相補メモリの場合、製品出荷時には各データ領域のデータは図6bで述べた‘B’ブランク状態となっており、各消去スタンプ領域ESのデータは‘0B’、各書き込みスタンプ領域PSのデータは‘BB’となっている。この状態でデータ領域に‘0’又は‘1’の書き込み動作を行う場合、当該データ領域に対応する書き込みスタンプ領域PSのデータは、当該データ領域への書き込み動作の開始前に‘0B’となり、書き込み動作の終了後に‘00’となる。すなわち、ここでもPS2ビットの上位ビットが前述した書き込み開始スタンプに対応し、下位ビットが前述した書き込み終了スタンプに対応しており、‘BB’に対して書き込み開始スタンプを書き込みことで‘0B’となり、更に書き込み終了スタンプを書き込むことで‘00’となる。続いて、消去動作を行う場合、図7のように消去対象領域に含まれている消去スタンプ領域ESのデータは、消去動作の開始前に‘0B’から‘00’となり、消去動作中には‘BB’となり、消去動作の終了後に‘0B’となる。すなわち、ここでもES2ビットの下位ビットが前述した消去開始スタンプに対応し、上位ビットが前述した消去終了スタンプに対応しており、‘0B’に対して消去開始スタンプを書き込むことで‘00’となり、消去動作中は必然的に‘BB’となり、‘BB’に対して消去終了スタンプを書き込みことで‘0B’となる。この際には、同時にPSに対しても消去動作が行われてしまうため、消去動作開始前に‘00’であったPSは、消去動作終了後に必然的に‘BB’となる。この消去動作終了後におけるES=‘0B’とPS=‘BB’は、前述した製品出荷時と同じ状態になる。なお、このような各スタンプの値は、例えば、各フラッシュメモリモジュール自体が内部で生成したり、あるいは、フラッシュシーケンサFSEQが生成することも可能である。このような構成例において、書き込み動作に伴い書き込み開始スタンプと書き込み終了スタンプが共に書き込まれている場合すなわちPS=‘00’時あるいは未書き込みに伴い書き込み開始スタンプと書き込み終了スタンプが共に書き込まれていない場合すなわちPS=‘11’又は‘BB’時は正常とみなせる。また、消去開始スタンプが書き込まれておらず、かつ消去終了スタンプが書き込まれている場合すなわちES=‘01’又は‘0B’時は正常とみなせる。そして、PS,ESがこれら以外の場合には異常とみなせる。なお、相補メモリにおいて、データ‘B’を判別する際には、例えば、図4において、SABK内のセンスアンプ回路の2入力に対して選択的に接続可能な中間レベルの生成回路等を設け、MC1とMC2の読み出し信号を当該中間レベルを基準に個別に判別すればよい。例えば、書き込み開始スタンプと書き込み終了スタンプのいずれか一方のみが書き込まれている場合異常時、書き込み動作の最中の電源瞬停等によって、書き込み対象のデータ領域が意図せずに変更された可能性がある。また、消去開始スタンプが書き込まれている場合異常時、前述したように消去動作過程で必然的に変更される筈の消去開始スタンプが変更されずに残っているため、電源瞬停等によって消去動作過程に辿り着く前に、消去対象の領域が意図せずに変更された可能性がある。さらに、消去開始スタンプは書き込まれていないが、消去終了スタンプも書き込まれていない場合異常時、電源瞬停等によって消去動作過程で消去対象の領域が意図せずに変更された可能性がある。《フラッシュチェックユニットの動作》図9は、図3の半導体装置において、そのフラッシュチェックユニットの動作例を示すフロー図である。フラッシュチェックユニットFCHKUは、例えば、電源投入時S300等で、自動的に処理を実行するように構成されている。これによって、特に外部からの命令等を必要としない自動処理が実現可能となる。ただし、勿論、外部から命令を起点とすることや、あるいは、電源投入時の他に外部から命令を起点とすることも可能である。電源投入後、FCHKUは、FMD1内におけるアドレスが最も小さい書き込みスタンプ領域例えば図7のPS[1a]ならびにアドレスが最も小さい消去スタンプ領域例えば図7のES[1a]を読み出し、FMD1のスタンプチェックを行うS310。S310において、FCHKUは、まず、書き込み開始スタンプが押されているかを確認するS301。書き込み開始スタンプが押されていない場合、書き込み終了スタンプが押されているかを確認するS302。ここで、書き込み開始スタンプも書き込み終了スタンプも押されていない場合すなわち図8におけるPS=‘11’又は‘BB’の場合は、正常となり、S306へ移行する。また、S301において、書き込み開始スタンプが押されている場合、更に書き込み終了スタンプが押されているかを確認するS303。書き込み開始スタンプと書き込み終了スタンプが共に押されている場合すなわち図8におけるPS=‘00’の場合は、正常となり、同じくS306へ移行する。一方、S301で書き込み開始スタンプが押されており、S303で書き込み終了スタンプが押されていない場合S305や、S301で書き込み開始スタンプが押されておらず、S302で書き込み終了スタンプが押されている場合S304はエラーとなる。次いで、FCHKUは、S306において、消去開始スタンプが押されているかを確認する。消去開始スタンプが押されていない場合、消去終了スタンプが押されているかを確認するS307。消去開始スタンプが押されておらず、かつ消去終了スタンプが押されている場合すなわち図8におけるES=‘01’又は‘0B’の場合は、正常となり、S311へ移行する。一方、S306で消去開始スタンプが押されている場合S308や、S306で消去開始スタンプが押されておらず、S307で消去終了スタンプも押されていない場合S309は、エラーとなる。続いて、FCHKUは、FMD2内におけるアドレスが最も小さい書き込みスタンプ領域例えば図7のPS[1b]ならびにアドレスが最も小さい消去スタンプ領域例えば図7のES[1b]を読み出し、前述したFMD1のスタンプチェックS310と同様にFMD2のスタンプチェックを行うS311。更に、FCHKUは、FMD3内におけるアドレスが最も小さい書き込みスタンプ領域例えば図7のPS[1]ならびにアドレスが最も小さい消去スタンプ領域例えば図7のES[1]を読み出し、前述したFMD1のスタンプチェックS310と同様にFMD3のスタンプチェックを行うS312。次いで、FCHKUは、各FMDのスタンプ情報が同じであったかを確認するS313。同じの場合、正常となり、S315へ移行し、同じで無い場合にはエラーとなるS314。すなわち、図7の例では、DT[1a]とDT[1b]とPT[1]を1個のセットとして書き込み動作または消去動作が行われる。このため、例えば、DT[1a]に対応するPS[1a]が‘00’PSのみの判断では正常であり、DT[1b]に対応するPS[1b]が‘11’PSのみの判断では正常のような場合には、DT[1a],DT[1b]内のDT[1a]のみに書き込みが行われことになり、何らかの異常が疑われる。そこで、S313によってこのような事態を異常と判断することで、データの信頼性を更に向上させることが可能になる。続いて、FCHKUは、FMD1~FMD3における書き込みスタンプ領域および消去スタンプ領域を全アドレスに渡ってチェックしたかを判別するS315。全アドレスをチェックした場合には正常終了となるS316。一方、全アドレスをチェックしていない場合には、次のアドレスに移行してS310の処理に戻る。例えば、前述した例では、アドレスが最も小さい書き込みスタンプ領域例えば図7のPS[1a],PS[1b],PS[1]および消去スタンプ領域例えば図7のES[1a],ES[1b],ES[1]を対象としたため、今度はアドレスが次に小さい書き込みスタンプ領域例えば図7のPS[2a],PS[2b],PS[2]を対象とする。なお、消去スタンプ領域に関しても同様にして、例えば書き込みスタンプ領域を一定の数だけ確認する毎にアドレスを変更して確認を行う。具体的には、例えば、PS[9a]を対象とする際にES[2a]の確認を行う。《フラッシュ復元ユニットの動作》図9に示したフラッシュチェックユニットFCHKUを用いたスタンプチェックS310~S312によって、FMD1~FMD3のいずれかに書き込み動作時または消去動作時の異常があった場合にはそのフラッシュメモリモジュールを特定することができる。この情報を受けて、図3のフラッシュ復元ユニットFREUは、図3のフラッシュシーケンサFSEQを用いながら、異常と特定されたフラッシュメモリモジュールに対してデータの復元を実行する。図10aは、図3の半導体装置において、そのフラッシュ復元ユニットの動作例を示すフロー図であり、図10bは、図10aの補足図である。図10aのフローは、前述した図9のフラッシュチェックユニットFCHKUの処理結果を受けて、例えば、電源投入時や、あるいは外部からの命令を受けた際などに行われる。例えば、図7のFMD1が異常と特定された場合を例とすると、フラッシュ復元ユニットFREUは、まず、復元対象アドレスとして先頭アドレス例えばDT[1a],DT[1b],PT[1]のアドレスを設定するS401。次いで、FREUは、復元対象アドレスの正常データDT[1b]とパリティデータPT[1]を読み出し、異常と特定されたフラッシュメモリモジュールFMD1の復元データ正しいデータを図10bに示すような各ビット毎の偶数パリティの関係表に基づいて演算するS402。ここでは、FMD1が異常な場合を例としているが、仮にFMD3パリティデータが異常な場合であっても図10bの関係表に基づいて復元することができる。なお、データ領域FMD1,FMD2の修復のみを目的とするのであれば、パリティデータの復元は、必ずしも必要という訳ではない。ただし、FMD3を破壊されたまま放置し、その状態で、FMD1又はFMD2が破壊された場合には、データ領域FMD1,FMD2の修復が困難となり得るので、この観点からはパリティデータの復元を行う方が望ましい。続いて、FREUは、図3のフラッシュシーケンサFSEQを用いて、異常と特定されたフラッシュメモリモジュールFMD1における復元対象アドレスDT[1a]含む内部消去単位を消去し、S402で演算した復元データを復元対象アドレスに書き込むS403。次いで、FREUは、復元対象アドレスとして次のアドレス例えばDT[2a],DT[2b],PT[2]のアドレスを設定しS404、その結果、最終アドレスを超えていれば終了し、最終アドレス以下であればS402に戻って同様の処理を繰り返すS405。これによって、異常と特定されたフラッシュメモリモジュールFMD1の全領域が復元される。なお、S403における消去は、図7から判るように、実際には復元対象アドレスを一定の数だけ推移させる毎に行われる。《半導体装置の適用例》図11は、図3の半導体装置を適用した携帯電話システムの構成例を示すブロック図である。図11に示す携帯電話システムRFSYSは、図3の半導体装置マイクロコンピュータMCUに加えて、ドライバ回路DV1,DV2、ディスプレイDSPY、スピーカSPK、変復調回路MOD、キーパッドKPAD、インタフェース回路IF1,IF2、外部メモリOMEM、ストレージSTG等を備えている。KPADは、ユーザからの入力情報を受け、当該情報をIF1を介してMCUに出力する。MODは、MCUからのベースバンド信号をRF信号に変調してアンテナANTに送信し、またANTが受信したRF信号をベースバンド信号に復調してMCUに出力する。DV1は、MCUからの画像情報に基づいてDSPYに所定の表示を行わせる。DV2は、MCUからの音声情報に基づいてSPKに所定の音声を発生される。OMEMはMCUの処理過程で適宜使用され、STGには、MCUを介して入力された例えば画像データや音声データ等が保存される。IF2は、外部カードCD等とMCUとの通信を制御する。なお、MCUとの間の各入出力は、図3の外部入出力ポートPORT1,PORT2を介して行われたり、場合によってはMCUに備わっている専用端子を介して行われる。また、このような各ブロックの動作は、バッテリBATから電源ユニットPWUを介して供給される電源を用いて行われる。近年、このような携帯電話システムでは、多機能化が進み、これに応じて配線基板上に数多くの部品が搭載されている。ここで、各部品がある瞬間に同時に動作すると、BATの電流供給能力や配線基板上の電源配線パターン等に応じて電源の瞬停等が生じる場合がある。一方、MCU内のフラッシュメモリモジュール内には、例えば、重要な個人情報や、あるいは携帯電話用のコード等が格納される場合があり、このようなデータが電源の瞬停等で破壊されると重大な不都合が生じる場合がある。そこで、前述したような半導体装置を用いると、このような破壊が生じた場合でも、例えば携帯電話システムの電源投入時等でデータを修復することが可能になる。また、ここでは、携帯電話システムを例としたが、勿論、それ異常に信頼性安全性が求められる分野例えば自動車、鉄道、航空機分野等のシステムに適用することも有益である。以上、本実施の形態2の半導体装置を用いることで、代表的には、フラッシュメモリモジュールを備えた半導体装置または記憶装置において、データの信頼性の向上が実現可能になる。実施の形態3《半導体装置の全体構成変形例》図12は、本発明の実施の形態3による半導体装置において、その全体構成の一例を示すブロック図である。図12に示す半導体装置マイクロコンピュータMCUは、前述した図3の構成例と比較して、フラッシュ復元ユニットFREUが削除された構成となっている。これ以外の部分に関しては図3と同様であるため、詳細な説明は省略する。FREUは、図10から判るように、比較的長い処理時間を要する恐れがある。したがって、FREUを回路として備えずに、ユーザの選択に応じて、別途図3のCPUの復元プログラム等を介して手動でデータ復元を行う方が効率的な場合も有り得る。図13は、図12の半導体装置において、そのフラッシュメモリモジュールのデータ復元を手動で行う場合の手順を示すフロー図である。図13では、まず、CPU等が、メモリチェックユニットFCHKUに対して、異常と特定されたフラッシュメモリモジュールFMDが存在するか否かの問い合わせを行うS501。異常なFMDが存在しなければ、処理は終了となる。一方、異常なFMDが存在する場合、そのFMDの番号例えばFMD1をFCHKUから取得するS502。続いて、CPU等は、正常なFMD例えばFMD2,FMD3に対して、FMDの単位で各データ領域各パリティ領域のデータを一括して読み出しS503、当該読み出したデータから前述した図10bの関係表を用いて異常なFMDにおける正しいデータ復元データを一括して算出するS504。ここで、S503,S504の処理は、例えば図3のRAMをワーク領域として用いながら行われ、復元データはFMDの単位で一括してRAMに保管される。一方、前述した図10のFREUによる処理は、FREU内等に例えば数バイト程度のメモリを備えることを前提として各データ領域の単位で行われ、各データ領域単位の復元データが当該メモリに保管される。この前提の場合、FMD全体の復元データを算出するのに要する時間は、図3の高速バスHBSやRAMを利用することが可能な図13の場合の方が、図10の場合よりも短くなる。なお、FREU内のメモリ容量を増加させることも可能であるが、この場合、半導体装置の面積コストの増大を招き、また、FREUがHBSを介してRAMをアクセスできるように構成することも可能であるが、この場合も、当該アクセス制御に伴うFREUの面積増大や、HBSの効率低下等が懸念される。S504の処理に続いて、CPU等は、図3のフラッシュシーケンサFSEQを介して、復元が必要なFMD例えばFMD1のデータを一括して消去しS505、当該FMDに対して、RAM上に保管されている復元データを一括して書き込むS506。この際には、前述した各スタンプも書き込まれる。また、この書き込みの際には、例えば、図3のDMACを利用することも可能である。以上、本実施の形態3の半導体装置を用いることで、代表的には、フラッシュメモリモジュールを備えた半導体装置または記憶装置において、データの信頼性の向上が実現可能になる。更に、実施の形態2の場合と比較して、データの復元を効率的に行える場合がある。なお、ここでは、フラッシュ復元ユニットFREUの削除を行ったが、場合によって加えてメモリチェックユニットFCHKUも削除し、FREUの場合と同様にしてFCHKUの機能をCPU等に持たせることも可能である。ただし、CPUの起動や動作自体に必要なデータがFMDに保管されているような場合には、CPUを用いた復元動作が困難となる場合も考えられ、また、一般的にCPUの負荷はできるだけ低い方が望ましいため、このような観点からは図3のような構成例が望ましい。実施の形態4《不揮発性メモリユニットの概略構成変形例》図14は、本発明の実施の形態4による半導体装置記憶装置において、それに含まれる不揮発性メモリユニットの構成例を示す概略図である。図14に示す不揮発性メモリユニットMEMU2は、図1の構成例と比較して、パリティデータが各不揮発性メモリモジュール例えばフラッシュメモリモジュール等FMD1~FMD3毎に分散して書き込まれる点が異なっている。これ以外の部分に関しては、図1の場合と同様であるため、詳細な説明は省略する。図14の例では、FMD1のデータ領域DT[1a]とFMD2のデータ領域DT[1b]に対応してFMD3のデータ領域パリティ領域PT[1]にパリティデータが書き込まれ、FMD1のデータ領域DT[2a]とFMD3のデータ領域DT[2b]に対応してFMD2のデータ領域パリティ領域PT[2]にパリティデータが書き込まれる。以降、図示は省略するが、同様にして、3番目のデータ領域に対応してFMD1にパリティデータが書き込まれ、4番目のデータ領域に対応してFMD3にパリティデータが書き込まれる。すなわち、不揮発性メモリモジュールの数をJとすると、各不揮発性メモリモジュールではJ個のデータ領域の内の1個にパリティデータが格納されることになる。このような構成例を用いると、例えば、図10でも述べたように、パリティデータの復元は行わず、データ領域の修復のみを目的とする場合、その復元に要する時間を短縮することが可能になる。すなわち、例えば図1においてFMD1が破壊された場合、N個のデータ領域DT[1a]~DT[Na]を復元する必要があるが、図14においてFMD1が破壊された場合、1/3の割合でパリティデータが含まれているため、2/3×N個のデータ領域を復元すればよい。これによって、復元に要する時間を図1の場合と比較して約2/3に短縮することが可能になる。以上、本実施の形態4の半導体装置を用いることで、代表的には、不揮発性メモリモジュールを備えた半導体装置または記憶装置において、データの信頼性の向上が実現可能になる。さらに、実施の形態1の場合と比較して、データの復元に要する時間を短縮できる場合がある。実施の形態5《不揮発性メモリユニットの概略構成変形例》図15は、本発明の実施の形態5による半導体装置記憶装置において、それに含まれる不揮発性メモリユニットの構成例を示す概略図である。図15に示す不揮発性メモリユニットMEMU3は、図1の構成例と比較して、外部データの書き込み単位が異なっている。これ以外の部分に関しては、図1の場合と同様であるため、詳細な説明は省略する。図1では、外部書き込みデータが分割されて2個のフラッシュメモリモジュールに書き込まれる例を示したが、図15では、外部書き込みデータが1個のフラッシュメモリモジュールに書き込まれている。ここで、例えば、複数の外部書き込みデータがシリアルに入力されてくるような場合に、この各外部書き込みデータが、FMD1のデータ領域DT[1]→FMD2のデータ領域DT[2]→FMD1のデータ領域DT[3]→FMD2のデータ領域DT[4],...といったように、FMD1,FMD2に対して交互に書き込まれる。また、例えば、DT[2]へ書き込みを行った後、DT[3]への書き込みを行う前に、FMD3のデータ領域パリティ領域PT[1,2]に対してDT[1]のデータとDT[2]のデータのパリティデータを書き込む。このような構成例を用いると、パリティデータを生成する上で外部書き込みデータのデータフローに制限が加わる恐れはあるが、実施の形態1の場合と同様に、データの信頼性の向上が実現可能になる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、フラッシュメモリ等の不揮発性メモリを例として説明を行ったが、場合によっては、所謂ストレージと呼ばれる各種外部記憶装置等に対しても同様に適用可能である。"