電流源と、第1および第2の端子を有する化学的感応性トランジスタ;ならびに該電流源と、該化学的感応性トランジスタの該第1および第2の端子のうちの1つとの間を接続する、行選択スイッチを備える、化学的検出画素と、第1の入力と第2の入力を有する増幅器であって、該第1の入力がスイッチを介して前記化学的感応性トランジスタの出力に接続され、該第2の入力がオフセット電圧ラインに連結された、増幅器と、該増幅器の出力と該増幅器の該第1の入力との間を連結したコンデンサとを備える、化学的検出回路。前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタISFETである、請求項1に記載の化学的検出回路。前記化学的感応性画素が、化学的感応性画素の列のうちの1つである、請求項1に記載の化学的検出回路。前記化学的感応性トランジスタが、操作の間に電流モードで動作し、かつ、前記増幅器の前記第1の入力と、該化学的感応性トランジスタの前記第1および前記第2の端子のうちの1つとの間の前記スイッチが、選択スイッチである、請求項1に記載の化学的検出回路。化学的検出画素の複数の列を備える化学的検出回路であって、各列が、電流源と、第1および第2の端子を有する化学的感応性トランジスタ;ならびに該電流源と該化学的感応性トランジスタとの間を連結した行選択スイッチをそれぞれが備える、複数の化学的検出画素と、第1の入力と第2の入力を有する増幅器であって、該第1の入力が各スイッチを介して該化学的感応性トランジスタ各々の出力に連結され、かつ該第2の入力がオフセット電圧ラインに連結された、増幅器と、該増幅器の出力と該増幅器の該第1の入力との間を連結したコンデンサとを備える、化学的検出回路。各化学的感応性トランジスタが、イオン感応性電界効果トランジスタISFETである、請求項5に記載の化学的検出回路。各化学的感応性トランジスタは、操作の間に電流モードで動作し、前記増幅器の前記第1の入力と前記化学的感応性トランジスタの前記出力との間の前記各スイッチがそれぞれ、行選択スイッチである、請求項5に記載の化学的検出回路。以下のステップを含む、化学的検出回路から出力信号を生成するための方法:読み出しのために化学的検出画素の列から化学的検出画素を選択するステップ;該化学的検出画素から積分器への読み出し電流を積分するステップ;および該積分器の出力電圧を読み出すステップ。前記読み出し電流が、前記選択された化学的検出画素のゲート端子における電圧変化によりもたらされる、請求項8に記載の方法。前記選択された化学的検出画素が電流モードで動作し、かつ、該選択された化学的検出画素のゲート端子におけるイオン濃度の変化が、前記積分器のコンデンサに供給される前記読み出し電流を生成する、請求項9に記載の方法。該化学的検出回路の第1の側の複数の第1の出力回路と、該化学的検出回路の第2の側の複数の第2の出力回路であって、該第2の側が該第1の側に対向する、複数の第2の出力回路と、それぞれの第1の出力回路とそれぞれの第2の出力回路との間に各々配置された画素の複数のタイルとを備える、化学的検出回路であって、各タイルが、画素の4つの象限を備え、各象限が、複数の第1の列;ならびに該複数の第1の列と交互に配置された複数の第2の列であって、各第1の列および第2の列が、行内に形成された複数の画素を有する、複数の第2の列を備え、第1および第2の象限における各第1の列が、それぞれの第1の出力回路に連結され、かつ第1および第2の象限における各第2の列が、それぞれの第2の出力回路に連結され、第3および第4の象限における各第1の列が、それぞれの第2の出力回路に連結され、かつ第3および第4の象限における各第2の列が、それぞれの第1の出力回路に連結される、化学的検出回路。各画素が、イオン感応性電界効果トランジスタISFETを備える、請求項11に記載の化学的検出回路。前記複数のタイルが、2つのスライスにおいて平行に並び、第1のスライスからの各タイルおよび第2のスライスからの対応するタイルが、タイルの対をそれぞれ形成し、各1対のタイルが、それぞれの第1の出力回路とそれぞれの第2の出力回路との間に配置される、請求項11に記載の化学的検出回路。少なくとも1つの中央処理装置を有するマザーボードと、該マザーボードに連結された出力装置と、該マザーボードに連結された化学的検出リーダーボードとを備える、化学的検出システムであって、該化学的検出リーダーボードが化学的検出回路を有し、該化学的検出回路が、該化学的検出回路の第1の側の複数の第1の出力回路と、該化学的検出回路の第2の側の複数の第2の出力回路であって、該第2の側が該第1の側に対向する、第2の出力回路と、それぞれの第1の出力回路とそれぞれの第2の出力回路との間に各々配置された画素の複数のタイルを備え、各タイルが、画素の4つの象限を備え、各象限が、複数の第1の列と、該複数の第1の列と交互に配置された複数の第2の列であって、各第1の列および各第2の列が、行内に形成された複数の画素を有する、複数の第2の列とを備え、第1および第2の象限における各第1の列が、それぞれの第1の出力回路に連結され、かつ第1および第2の象限における各第2の列が、それぞれの第2の出力回路に連結され、第3および第4の象限における各第1の列が、それぞれの第2の出力回路に連結され、かつ第3および第4の象限における各第2の列が、それぞれの第1の出力回路に連結される、化学的検出システム。各画素が、イオン感応性電界効果トランジスタISFETを含む、請求項14に記載の化学的検出システム。前記複数のタイルが、2つのスライスにおいて平行に並び、第1のスライスからの各タイルおよび第2のスライスからの対応するタイルが、タイルの対をそれぞれ形成し、各1対のタイルは、それぞれの第1の出力回路とそれぞれの第2の出力回路との間に配置される、請求項14に記載の化学的検出システム。以下のステップを含む、化学的検出回路からデータを読み出すための方法:データを読み出すためにタイルの第1の象限を選択するステップ;第1の列の1つのグループと第2の列の1つのグループとを選択するステップ;該化学的検出回路の第1の側に配置された出力ピンの第1のセットから該第1の列のグループのデータを読み出すステップ;該化学的検出回路の第2の側に配置された出力ピンの第2のセットから該第2の列のグループのデータを読み出すステップ;ならびに該第1の象限のすべての残りの列が読み出されるまで、該第1の列および該第2の列の次のグループに対して、選択とデータの読み出しとを繰り返すステップ。1ずつ行カウントを増加させるステップ;前記第1の象限の次の行に対して選択およびデータの読み出しを繰り返すステップ;ならびに前記第1の象限のすべての行を完了した後、他の象限内の第1の列および第2の列のグループの選択およびデータの読み出しを続けるステップをさらに含む、請求項17に記載の方法。第2の象限に関して、第1の列のデータが、前記化学的検出回路の前記第1の側に配置されたそれぞれの出力ピンのセットから読み出され、第2の列のデータが、該化学的検出回路の前記第2の側に配置されたそれぞれの出力ピンのセットから読み出される、請求項18に記載の方法。第3および第4の象限に関して、第1の列のデータが、前記化学的検出回路の前記第2の側に配置されたそれぞれの出力ピンのセットから読み出され、第2の列のデータが、該化学的検出回路の前記第1の側に配置されたそれぞれの出力ピンのセットから読み出される、請求項19に記載の方法。化学的感応性画素のそれぞれが、化学的感応性トランジスタ;および行選択装置を備える、該化学的感応性画素の列と、該化学的感応性画素の列に連結された列インタフェース回路と、該列インタフェース回路に連結されたアナログデジタル変換器ADCとを備える、化学的検出回路。前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタISFETである、請求項1に記載の化学的検出回路。各列が、行方向に形成された複数の化学的感応性画素を備え、各化学的感応性画素が、化学的感応性トランジスタ;および行選択装置を備える、化学的感応性画素の複数の列と、該化学的感応性画素の列に連結された列インタフェース回路と、該列インタフェース回路に連結されたアナログデジタル変換器ADC回路とを備える、化学センサ。前記化学的感応性トランジスタが、イオン感応性電界効果トランジスタISFETである、請求項23に記載の化学センサ。以下のステップを含む、化学的検出回路のための出力信号を生成する方法:該化学的検出回路の行デコーダにより行選択信号を生成するステップであって、該化学的検出回路が、化学的検出画素の列を含む画素アレイを有し、各化学的検出画素が、化学的感応性トランジスタと、行選択装置とを含む、ステップ;選択された化学的検出画素のそれぞれの行選択装置に該行選択信号を印加するステップ;該化学的検出画素の列の読み出し信号ラインにおけるアナログ信号を、アナログデジタル変換器ADCによりデジタル信号に変換するステップ;ならびに該化学的検出回路のための該出力信号として、該変換されたデジタル信号を出力するステップ。化学的検出画素の各列が、専用のADCを有する、請求項25に記載の方法。各化学的感応性画素が、化学的感応性トランジスタ;および行選択装置を備える、列および行方向に形成された複数の化学的感応性画素を備える画素アレイと、1対のアナログデジタル変換器ADC回路ブロックと、該1対のADC回路ブロックにそれぞれ連結された1対の入出力I/O回路ブロックと、該1対のIO回路ブロックに連結された複数のシリアルリンク端子とを備える、化学的検出回路。前記I/O回路ブロックの1つずつが、複数のラッチおよび複数の直列変換器を含む、請求項1に記載の化学的検出回路。以下のステップを含む、化学的検出装置からデータを読み出すための方法:該化学的検出装置上の化学的感応性画素の複数の列からデータを並列に読み出すステップであって、各化学的感応性画素が、化学的感応性トランジスタと、行選択装置とを備える、ステップ;該化学的感応性画素の複数の列から読み出されたデータを並列にデジタル化するステップ;化学的感応性画素の各列に対して該デジタル化データをそれぞれ並列に直列化するステップ;ならびに複数のシリアルリンク上のバッファリングされた該デジタル化データを並列に伝送するステップ。前記データ伝送が、インピーダンス制御伝送線路を介して、低電圧差動シグナリングLVDSまたは電流モード論理CMLを用いて行なわれる、請求項29に記載の方法。詳細な説明1トランジスタ画素アレイフローティングゲートFGトランジスタを、ゲート電極に接近するイオンを検出するために用いてもよい。アドレス指定可能な読み出しのためのアレイの中に配置することができる画素を形成するために、トランジスタを、他のトランジスタにより構成してもよい。最も単純な形式において、補助的なトランジスタを、アレイの読み出し用のフローティングゲートトランジスタを分離し選択するために、単独で用いる。フローティングゲートトランジスタは、化学的感応性トランジスタ、より具体的には、化学的感応性電界効果トランジスタChemFETであってもよい。ChemFETは、標準相補性金属酸化膜半導体CMOS処理を用いて製造された、自己整合ソースおよびドレインインプラントを含む金属酸化膜半導体電界効果トランジスタMOSFETにより設計されてもよい。ChemFETは、イオン感応性FETISFETであってもよいし、PMOSまたはNMOSデバイスであってもよい。フローティングゲートFGトランジスタを、ゲート電極に接近するイオンを検出するために用いてもよい。アドレス指定可能な読み出しのためのアレイの中に配置することができる画素を形成するために、トランジスタを、他のトランジスタにより構成してもよい。最も単純な形式において、補助的なトランジスタを、アレイの読み出し用のフローティングゲートトランジスタを分離し選択するために、単独で用いる。フローティングゲートトランジスタは、化学的感応性トランジスタ、より具体的には、化学的感応性電界効果トランジスタChemFETであってもよい。ChemFETは、標準相補性金属酸化膜半導体CMOS処理を用いて製造された、自己整合ソースおよびドレインインプラントを含む金属酸化膜半導体電界効果トランジスタMOSFETにより設計されてもよい。ChemFETは、イオン感応性FETISFETであってもよいし、PMOSまたはNMOSデバイスであってもよい。画素サイズを最小寸法にし、且つ操作を最も簡単な形式にするために、補助的なトランジスタを省いて、1トランジスタを用いてイオン感応性電界効果トランジスタISFETを形成してもよい。この1トランジスタまたは1T画素は、ドレイン電流を列の電圧に変換することにより、利得を供給することができる。トランジスタの端子間の寄生オーバーラップ容量は、利得を制限する。キャパシタンス比は、また、受け入れがたい変更を引き起こさずに、必要な電流を吸い込むことができる行選択ラインの使用を正当化する、一貫した画素間利得整合および相対的に一定の電流操作を可能にする。このデリバティブは、読み出しの間に使用可能なカスコード型トランジスタを通じて、プログラマブル利得の増加を可能にする。構成可能な画素を、ソース接地読み出しとソースフォロワ読み出しの双方を可能にするように、作成することができる。図1は、本発明の1つの実施形態による1Tイオン感応性画素を示す。図示するように、画素100は、唯一のトランジスタ101と、唯一の行ラインRと、唯一の列ラインCとを有してもよい。この実施形態において、標準CMOSプロセスを用いて動作するp型エピタキシャル基板のnチャネルMOSFETNMOSトランジスタとして、トランジスタ101を示す。NMOSが本発明の例としてのみ用いられ、トランジスタ101が同様にPMOSであってもよいことは、理解すべきである。好適なデバイスとしてのNMOSまたはPMOSの選択は、デバイスが所定のプロセスのために上面バルクコンタクトを必要としないかに左右される。典型的には、下層にあるP基板が、各々の画素位置におけるバルクコンタクトを配線する必要無しに画素のアレイ上のバルクをバイアスするので、P-エピタクシ層エピウェハと呼ぶを有するPウェハを用いる場合にはNMOSが好適である。したがって、小さい画素ピッチが必要とされる場合、グローバルなバルクコンタクトは、1T画素の使用に魅力的な組み合わせである。トランジスタ101のフローティングゲートGは、電極が捕獲電荷それは他のすべての端子も基板電位へとバイアスされているときの基板とほぼ同じ電位にあるように、適切に放電されてもよいを含んでいてもよい。行ラインRを、トランジスタ101のドレインDに容量的に連結してもよく、列ラインを、トランジスタ101のソースSに連結してもよい。ドレインゲート間オーバーラップキャパシタンスCgdを、ゲートGとドレインDとの間に形成してもよい。画素100は、行ラインRからアドレス指定可能であってもよく、行ラインは、列電流すなわち、トランジスタ101のドレインソース間電流を供給し、フローティングゲートにおける電位を高める。図3に示すもののような1トランジスタ画素アレイにおいて、特定の行のためのFGノードを高めることにより、行選択を促進してもよい。1つの実施形態において、画素の読み出しは、以下に記載される競争式回路である。図2は、本発明の1つの実施形態による1T画素の断面図を示す。p型半導体内のn型インプラントを用いて形成されたドレインDおよびソースSを有することにより、nチャネルFET装置を用いて1T画素内のトランジスタを形成してもよい。図示するように、トランジスタは、フローティングゲートGと、ドレインDと、ソースSとを有してもよい。ソースSは、列ラインCに連結されてもよく、ドレインDは、行ラインRに連結されてもよい。低濃度ドープドレインLDD領域は、ドレインゲート間オーバーラップキャパシタンスCgdおよび/またはゲートソース間オーバーラップキャパシタンスCgsを生じうる。1つの実施形態において、1Tイオン画素100は、列ラインバイアスに電流源を供給しながら、同時に行選択ラインRをフローティングゲートGにブートストラップすることにより作動してもよい。最も簡単な形式において、このブートストラップは、いかなる追加のコンデンサも付加せずに生じる。ドレインゲート間オーバーラップキャパシタンスCgdは、図1および図2に示すように、必要な容量結合を自然に形成してもよい。容量結合を増加させるために、必要に応じて、行選択金属ラインは、フローティング金属電極に対する追加の金属コンデンサを形成することができ、または、より有効なソース/ドレイン拡張はイオン注入により作ることができる。図3は、本発明の1つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を示す。アレイ300は1T画素の任意のサイズのアレイに拡張する可能性があるが、説明のために、アレイ300の4つの1T画素301、302、303、および304を、2行×2列に配置して示す。1T画素は、図1に示すものと同様であってもよい。画素301および302のドレインを、行ラインR0に連結し、画素301および302のソースを、列ラインC0およびC1にそれぞれ連結する。画素303および304のドレインを、行ラインR1に連結し、画素303および304のソースを、列ラインC0およびC1にそれぞれ連結される。画素アレイは、電流源により負荷をかけられ得るが、最も簡単な具体化には、列ラインを基板電位などの低電位にプリチャージする単一スイッチを単に使用する。列読み出しスイッチ305を、列ラインC0に連結し、列読み出しスイッチ306を、列ラインC1に連結する。列読み出しスイッチ305は、スイッチSaと、スイッチSbと、電流源Isourceと、コンデンサCwとを備える。列ラインをプリチャージし、且つサンプル間の列ラインを迅速に初期化するために、スイッチSaを用いる。列ライン上で読み取られるアナログ値をサンプリングし保持するために、スイッチSbを用いる。場合により、画素がバイアス下で保持される一方で画素がアナログデジタル変換器を通じてデジタルに変換されるならば、サンプリングコンデンサもスイッチSbも必要としない。スイッチSaは、列ラインC0を接地するために用いられる。列ラインスイッチSbが開いた後、サンプルはキャパシタに保持され、列ラインの終値は、競争式winnertake-allモードに従って回路が動作するのですなわち、結果の電圧は読み出し回路に連結されたISFETの最大電圧を表現する、コンデンサによってサンプリングされるように、動作中の行によってほぼ完全に決定される。列読み出し回路306も同様に機能する。この画素の動作は、任意の画素の信号範囲が、ソースフォロワの電源電圧または読み出し範囲と比較して小さいという事実に左右される。例えば、有用な信号範囲は、わずか100mVであってもよく、電源電圧は、3.3Vであってもよい。行が選択されているとき、他のすべての行ラインを負論理電圧VLで保持する一方で、R線を、正論理電圧VHに駆動する。任意の画素の読み出しの間に列ラインC上の公称電圧とほぼ等しくなるように、電圧VLを選択する。信号範囲が小さいので、この電圧は、この例において100mVの範囲内で認識される。したがって、すべての非アクティブの画素のドレインソース間電圧を、常に小さい値に固定する。非アクティブの画素のゲートソース間電圧がデバイスの閾値に近い場合、この点は極めて重要である。VHに駆動された行に関して、その行に対するFG電圧は、VHに行ラインが移行するときに生じるブートストラップのために、他の行よりも著しく高い。列ラインスイッチSbが開いた後、回路が競争式モードに従って動作するので、列ラインの終値は、動作中の行によってほぼ完全に決定される。信号値を歪ませる可能性がある他の行からの2つの電流源一方は電流を付加し、もう一方は電流を減じるがあり、これらの源を生じる他の行からの際立った干渉を伴わない、画素を読み取るのに有効な十分なブートストラップがあるべきである。どれだけのブートストラップが必要かを判定するための分析は、以下の通りである。画素がサンプリングされる時までに、デバイスは、例えば約100mV/ディケードのトランスコンダクタンス傾斜を有するサブスレッショルド領域の動作を始める。これはゲート電圧の100mVごとの変化を意味し、電流は10倍ずつ変化する。効果的に単一画素を読み取るために、列ラインの電流の99がアクティブな行に帰着可能であり、1のみが非アクティブの行に帰着可能であるように歪み電流、基準を設定する。ここから、どれだけのブートストラップが必要かを判定できる。画素アレイの2つの行のみに対して、サブスレッショルド傾斜によれば、フローティングゲート電圧の200mVの差分が必要である。約100mVの信号範囲も計上する必要があるので、合計の必要量は、約300mVである。10行ある場合、非アクティブの行から10倍の拠出がある可能性がある。したがって、追加の100mVは必要である。アレイが100行に増加される場合、さらに100mVが必要である。アレイが10n行に増加される場合、300100×nmVが必要である。例として、10000104行の画素アレイは、合計700mV300100×4のブートストラップのみを必要とする。ブートストラップの量は、ゲートおよびドレインのオーバーラップ容量から得ることができる。より多くのキャパシタンスが必要な場合、追加の結合がマスクレイアウト内で促進され得る。上記の分析は、読み出し電流を拠出する画素のみに当てはまる。画素は、また列ラインから離れた電流を使用し、非アクティブ化された行ラインを通じて、それを吸い込むことができる。非アクティブ化された行ラインが、ほぼ列ラインのレベルに設定されるので、この電流引き込みは最小限になるが、これはまだ、定量化され制御されるべきである。これを達成するために、列ラインの最終電流を、一定レベルを超えて減少させるべきではない。これは、1μAなどの小電流シンクを列にかけることにより保証される。W/L長さに対する幅比が1の場合、その閾値でバイアスされるトランジスタが、約0.1μAの飽和電流を有する。この電流は、ゲートソース間電圧が100mV低減するごとに10倍減少する。電流の1未満の拠出が必要とされる場合、行の画素数が10nである場合、閾値電圧を100100×nmV下回る非アクティブの画素のVGSを維持する必要がある。したがって、10000行の画素アレイに関しては、閾値を500mV下回るVGSに保つ必要がある。典型的な3.3VのNMOSトランジスタは、600mVのVTを有する。したがって、VGSは非アクティブの画素のために100mV未満であるべきである。行R線および列C線が0Vであるとき、FGが0Vの公称電圧を有すると想定すると、この条件は、FGへのRおよびCの結合でさえ満たされる。FGが0Vよりも大きな公称電圧を有する場合例えば捕獲電荷により、列ラインがFGの100mV以内のレベルに達するために、より多くのブートストラップが必要である。公称のFG電圧が十分に低い限り、歪み電流を最小化する第2の基準は限定因子でない。最後に、画素が列ライン上の測定可能な電圧を生成することができるように、ブリーディング電流に一致する列ライン上の電流を生じるためには、十分なブートストラップが必要である。VGが名目上0vである場合、ブートストラップのために700mVが必要である。したがって、600mVもの大きなVTを有するNMOSに関しては、必要なブートストラップの量は、VTによって単純に制限される。マージンを有する画素を読み出すために、ブートストラップのための有効なターゲットは1Vである。これは、変動のために300mVの範囲を残す。1Vのブートストラップを得ることは3.3Vの電源の範囲内で実用的である。列読み出しからの電流は、すべて行ラインを通じて分散される。列電流が著しい場合も、これは、行ラインの電圧の著しい降下を引き起こす。電圧降下は、ブートストラップレベルに影響を与えるが、ドレイン電圧における変動が二次効果だけを有するので、ソースフォロワの読み出しに有害ではない。画素は複数サンプルで読み出されるので、オフセットは、降下が画素の感応性に影響を与えないように相殺される。最適化がいずれかのために行われない限り、ソースフォロワ読み出しとソース接地読み出しの両方のために、同じレイアウトを用いることができることは留意するべきである。必要な調節のみが、列回路にある。これは柔軟な読み出しアーキテクチャをなし、いずれかの読み出し方法を、必要な信号範囲に応じて用いてもよい。信号が高利得を必要とする場合、ソース接地モードを用いるべきである。その逆に、ソースフォロワモードを用いてもよい。図4は、本発明の1つの実施形態による1T画素のソースフォロワ構成を示す。ソースフォロワモードは、バッファ付きの読み出しを有し、電圧モードで動作し、1未満の利得を有する。図示されるように、唯一のトランジスタ401を、そのゲートGにおいて入力電圧Viに、そのドレインDにおいて固定電圧に連結してもよい。トランジスタ401のソースSを、電流源Isourceを介して接地する。出力電圧Voを、トランジスタ401のソースから得てもよい。結合キャパシタンスCcが、トランジスタ401の入力とゲートとの間に存在してもよく、寄生キャパシタンスCgdが、トランジスタ401のゲートGとドレインDとの間に存在してもよく、寄生キャパシタンスCgsが、トランジスタ401のゲートとソースSとの間に存在してもよい。以下の分析は、ソースフォロワ読み出しの利得のために定められる。図4を参照すると、回路Gの利得はVo/Viとして定義できる。参照画素を用いて、システムの電極を、Vo/Vi=Gのように利得を測定するために掃引してもよい。パラメータGの測定値この例において0.65であるを用いて、Cc対Cgdの比を決定してもよい。後で論じるように、この比がソース接地モードにおける利得を決定するであろう。ソースフォロワの入力容量は、Ci=CgdCgsl-Asfであり、Asfはソースフォロワの利得である。基板効果により、Asfは、約0.85である。FETの入力電圧に関する容量分圧器は、Cc/CiCcであり、したがって、Cc/CiCc=G/Asfである。CgsがCgdよりも約3~5倍大きく、Asfが約0.85であるので、Ciは、ほぼ2Cgdである。したがって、Cc=2CgdG/Asf-Gである。この例において、Cc対Cgdの比は、約6.5である。1つの実施形態において、本発明は、ソース接地構成により読み出すことによって電圧利得を取得する。画素サイズの低減と信号レベルの増加の両方を得ることが望ましい。本発明は、他の画素設計における補助的なトランジスタを省き例えば、以下で論じる2Tおよび3T、これらの目的を両方とも得るために、選択ラインとしてISFETのソースを用いる。ソース接地モードは、利得モードおよび電流モードである。図5Aは本発明の1つの実施形態による1Tソース接地イオン感応性画素を示す。図示するように、画素500は、唯一のトランジスタ501と、唯一の行ラインRと、唯一の列ラインCとを有してもよい。トランジスタ501は、この実施形態における標準CMOSプロセスを用いて使用可能なp型エピタキシャル基板のnチャネルMOSFETNMOSトランジスタとして示されるそれは同様にpチャネルMOSFETであってもよい。NMOSデバイスは、典型的には、前面バルクコンタクトを必要としないPエピウェハでの使用が好まれる。技術的に、PMOSは、Nエピウェハで使用できるが、この構成は、一般的に標準CMOSプロセスでは生成されない。行ラインRは、トランジスタ501のソースSに連結されてもよく、列ラインは、トランジスタ501のドレインDに連結されてもよい。行選択は、ソース電圧のための経路のスイッチを入れることによって容易になり、画素の読み出しは、ドレインを通じてである。本発明の1つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を図6に示す。アレイ600は、4つの1Tソース接地画素601、602、603、および604を有する。1T画素は、図5Aに示すものと同様であってもよい。この例において、画素を2行×2列に配置する。画素601および602のドレインは、列ラインC0に連結され、画素601および602のソースは、行ラインR0およびR1にそれぞれ連結される。画素603および604のドレインは、列ラインC1に連結され、画素603および604のソースは、行ラインR0およびR1にそれぞれ連結される。列読み出しスイッチ605は、列ラインC0に連結され、列読み出しスイッチ606は、列ラインC1に連結される。列読み出しスイッチ605は、スイッチSaと、スイッチSbと、抵抗器Rと、コンデンサCw0とを備える。列読み出しスイッチ606は、スイッチSaと、スイッチSbと、抵抗器Rと、コンデンサCw1とを備える。スイッチSaは、列ラインの電圧を固定電圧に例えば3.3Vの電源にプルダウンしてもよい。列ラインスイッチSbが開くとき、スイッチSbがコンデンサCw0と同調して、サンプルホールド回路として機能するので、列ラインの終値をアクティブな行が決定する。画素アレイには、抵抗器などの有限出力抵抗または別の負荷装置を有する電流源が負荷をかけることができる。通常、行選択ラインは、正論理電圧VHに保持される。読み出しのために行が選択されるとき、その行選択ラインは、VLにローレベルにプルダウンされる。VLの値を、公称電流レベルが約1μAであるように設定する。FGが標準よりも100mV高い値を有すれば、この10倍の電流が列ライン上に生じる。FGの値が標準よりも100mV低ければ、電流は10倍低い電流であろう。列ラインの信号のセトリング時間は、信号依存である。電圧利得は、Rの値の選択により得られ、プログラマブル利得を得る構成が可能である。例えば、Rが100kオームである場合、100mVは、出力において1Vになる。実回路は、含まれる寄生容量のために、ごく単純な共通ソース増幅器よりも複雑である。FGノードは駆動されないものの、むしろ出力に容量的に連結されるので、利得を制限するフィードバックメカニズムがある。この制限は、ゲートドレイン間キャパシタンスに対するFGノードでの全キャパシタンスとほぼ等しい。この比は、約3であってもよい。ソースおよびドレイン拡張を低減するために、念入りなマスク処理により、10倍などのような高い利得を得るように設計される可能性がある。図7Aは、本発明の1つの実施形態による1Tソース接地画素の断面図を示す。p型半導体内のn型インプラントを用いて形成されたドレインDおよびソースSを有することにより、nチャネルFET装置を用いて1T画素内のトランジスタを形成してもよい。図示するように、トランジスタは、フローティングゲートGと、ドレインDと、ソースSとを有してもよい。ソースSを、行ラインRに連結してもよく、ドレインDを、列ラインCに連結してもよい。低濃度ドープドレインLDD領域は、ゲートソース間オーバーラップキャパシタンスCgsおよびドレインゲート間オーバーラップキャパシタンスCgdを生じうる。LDD領域によって生み出されたオーバーラップキャパシタンスは、デバイスに対してドレインにおけるLDDインプラントをスキップすることによって低減することができる。図7Bは、本発明の1つの実施形態による1Tソース接地画素の断面図を示す。図7Bは、存在しないLDD領域とともにドレインノードを示す。この存在しない領域は、キャパシタンスを低減し、利得を増加させる。これはLDDインプラントをマスクすることを通じて得ることができ、標準CMOS処理により実現することができる。行選択ラインからソース電流を供給しなければならないので、図5Aに示す1T画素において、信号の変動による電流の変動は、電圧の変動を引き起こすと考えられる。これらの変動は、測定結果を歪める可能性がある。したがって、行選択ラインは、低抵抗であるべきであるし、そのラインのためのドライバは、また、電流負荷とは無関係の安定したソース電圧を供給するべきである。これが可能でない場合には、列ラインから電流を供給することができ、以下に記載する図10Aに示すように、第2の選択トランジスタを、ソース接地読み出しのための2T画素を形成するために付加することができる。利得が寄生オーバーラップキャパシタンスによって制限されているので、用いるべき最良の負荷は、高出力抵抗のトランジスタにより実現した電流源であることが予想される。この場合、利得がコンデンサ比を通じて得られるので、相対的に定電流は、すべてのデバイス内で維持される。電流をすべて伝える1行選択ラインでさえもソースにおける電圧変動が最小であるので、これは1T構成を実現可能にする。ソース接地読み出し構成の画素を、図5Bに示す。トランジスタは、負電圧利得により増幅器を形成する。この負電圧利得は、利得を制御するために寄生コンデンサにより自然フィードバックループを形成する。増幅器のオープンループ利得は、A=gmroであり、gmは、トランスコンダクタンスである。値Aは、典型的には、定められたバイアス条件およびプロセス技術に対して100よりも大きい。図5Cに示すように、ソース接地等価回路は、フィードバックキャパシタンスCgdと、結合キャパシタンスCcおよびCgsとを有する。ループ利得と比較してAが大きいので、マイナス入力端子を、仮想接地ノードとして考慮に入れてもよく、回路の利得は、Vo/Vi=-Cc/Cgdのように決定してもよい。この比がソースフォロワ構成の分析または測定値から分かるので、利得を約6.5になるように決定してもよい。しかしながら、ソースフォロワと比較して、利得は、Vo/Vi=2/Asf-Gである。この例において、10の利得は、ソースフォロワ構成にわたって実現される。この利得の下限は、ソースフォロワの入力キャパシタンスがもっぱらCgdによる、且つAsfが1に等しいと想定することによって、与えられる。この場合、利得は、約3である。これらの条件のどちらも現実的ではないので、利得は、常にこの数を超えるものと予想される。したがって、画素のソースフォロワ構成の利得が分かっている場合、この画素のソース接地構成の利得も分かる。さらに、より高い利得が、より感応性の画素になる。これは、ソース接地構成を好ましいものにする。フリッカノイズは、少数キャリアと同一形式のチャネルドーピングを用いることによって低減することができる。例えば、n型インプラントを有するNMOSは、埋込チャネルトランジスタを生成する。デバイスの仕事関数をシフトするために、Pゲート電極を用いることができる。カスコード型列回路を有する1トランジスタ画素アレイ1トランジスタ画素の1つの派生物は、読み出しの間に使用可能なカスコード型トランジスタを通じてプログラマブル利得の増加を可能にする。図5Bに示すように、ソース接地読み出しの利得がCgdキャパシタンスによって制限されているので、このキャパシタンスを低下させることは利得を増加させる可能性がある。図8は、カスコード型行選択装置を有するソース接地画素を示す。図示するように、トランジスタ801を、ソース接地画素例えば図5Bに示す回路に付加してもよい。トランジスタ801のゲートを、電圧Vbに連結してもよく、トランジスタ801のソースを、トランジスタ501のドレインに連結してもよい。出力電圧Voを、トランジスタ801のドレインから得てもよい。カスコードは、フィードバックループからCgdキャパシタンスを効果的に取り除き、それを極めて小さいCdsに置換する。ループ利得に類似した利得それは100を超え得るが、その結果、達成可能である。高利得および可変利得を、画素の外側のカスコードデバイスを列ラインに導くことによって、1T構成内に生じてもよい。図9は、カスコード型列回路を有する1トランジスタ画素アレイを示す。これは、高利得を可能にし、1つの画素当たり1トランジスタのみにより画素ピッチを最小化することをさらに可能にする。図示した画素アレイは、直列に接続する多くの1トランジスタ画素例えば500を有する列であり、アレイのベースにおいてカスコードデバイスを有する。カスコードデバイスは、トランジスタ901を備えてもよい。トランジスタ901のゲートを、バイアス電圧Vbに連結してもよく、トランジスタ901のソースを、トランジスタ501のドレインに連結してもよく、トランジスタ901のドレインを、電流源を介して固定電圧に連結してもよい。出力電圧Voを、トランジスタ901のドレインから得てもよい。アレイが多くの列を有してもよいことは、理解するべきである。この場合、カスコードは、画素のドレインを、入力の範囲にわたって十分に安定した電圧で残存するようにする。これにより、画素は、電流の変化のほぼすべてを、アレイのベースにおけるカスコードデバイスを通じておよび電流負荷に押し上げる。これは、Cdsから負のフィードバックを低減するさもなければ利得を制限する。電流負荷が無限の出力抵抗を有し、FGノードに対する結合コンデンサが事実上ないとすれば、画素の利得は、ここでは-gmlrO11gm2rO2であり、gmlは、列ラインのベースにおけるカスコードデバイスのトランスコンダクタンス、gm2は、画素のトランスコンダクタンス、rO1およびrO2は、ドレインにおいて見られるような小信号出力抵抗である。出力抵抗の値は、チャネル長変調によって決定する。チャネル長変調の影響が最小化されるので、より長いゲート長は、高出力抵抗を生じる。この利得が非常に大きいので、電流源出力抵抗図9にRadjとして示すの変動によってこれを制限し構成することができる。これは、簡易な1トランジスタ画素を維持しながら、列レベルにおけるプログラマブル利得を可能にする。そして、画素の利得は、RLがRadjの調整値である場合、負荷抵抗RLがカスコード構成の出力抵抗よりも非常に小さいと想定して、-gm2RLによって設定される。利得は、ここでは、1~100またはそれ以上の範囲内に構成可能で、且つプログラミング可能である。例えば、バイアス電流が約5μAである場合、画素のトランスコンダクタンスは、約50μA/Vであり、20Kオームの負荷抵抗が、1の利得のために必要とされる。10の利得は、200Kオームの負荷および2Mオームの負荷による100の利得により得られる。列ラインにおけるカスコードデバイスの影響を実現するための多くの方法がある。カスコードの主な目的は、NMOSトランジスタとして図901に示すように、画素の電流レベルの主として独立した電位に、列ラインが固定されるということである。高利得を有する差動増幅器は、この条件をより精密に維持するために適用することができる。このアプローチは、利得が改善されたカスコードと呼ばれる。1Tトランジスタおよび2Tトランジスタを実現するために、様々なレイアウト選択を行うことができる。画素のサイズを低減するために、隣接する画素のソースおよびドレインを共有することができる。このように、1行の選択ラインが、一度で2行を作動させる。これは、行配線を低減し、その結果、所定の列ピッチについて、2列を一度に読み出す。このようなスキームを、図10Aおよび図10Bに示す。図示するように、画素アレイ1000は、トランジスタ1001、1002、1003、および1004を一列に備える。1001のソースを、行ラインR2に連結し、1004のソースを、行ラインR0に連結する。トランジスタ1001、1002は、ミラーM1を形成してもよく、トランジスタ1003および1004は、ミラーM2を形成してもよい。1001および1002のドレインを、列ラインCAに連結し、1003および1004のドレインを、列ラインCBに連結する。1つの実施形態において、列ライン上に定電圧を維持するトランジスタを制御するために、カスコードデバイスは、フィードバック内の差動増幅器により利得改善される。2トランジスタ画素アレイ画素アレイにおいて、行選択装置を、選択および分離のために用いてもよい。行選択ラインがアクティブであるとき、行選択装置MOSFETは、閾値電圧を超えるゲート電圧によりチャネルを形成し、スイッチのようにはたらく。行選択が非アクティブ化されるとき、チャネルが縮小される。行選択装置が実際に完全にはオンまたはオフにならないことに留意することは重要である。それはスイッチを近似するのみである。ゲートが行選択トランジスタのソースよりも実質的にローレベルにあるとき、有効な分離は得られ、アクティブな行選択を有する画素は、非アクティブ化された画素から入力なしで効果的に読み取ることができる。画素のアレイ内の多くの行により、各々の行選択装置について所定のレベルの分離を得ることが必要である。すなわち、行選択装置のための要件は、行の数に左右される。図11は、本発明の1つの実施形態による2トランジスタ2T画素を示す。図示されるように、2T画素1100は、ISFET1101と、行選択装置1102とを備える。画素1100において、ISFET1101のソースを、列ラインCbに連結し、行選択装置1102のドレインを、列ラインCtに連結し、ISFET1101のドレインを、行選択装置1102のソースに連結する。行選択装置1102のゲートを、行ラインRに連結する。ISFET1101および行選択装置1102の両方をNMOSとして示すが、他の型のトランジスタを同様に用いてもよい。2T画素をソース接地読み出しモードとして構成してもよいが、2T画素1100をソースフォロワ読み出しモードとして構成する。図12A~図12Hに、本発明の実施形態による、さらなる2T画素構成を示す。これらの図において、BEとは基板効果を有するすなわち、ISFETトランジスタ型式がpチャネルとnチャネルMOSのどちらであるかに応じて基板端子がアナログ電源電圧またはアナログ接地電圧に接続されるので、ISFETには基板効果があることを表す。基板端子がトランジスタのソース端末に接続される場合、基板効果が除外される。PRは逆の位置におけるPMOSデバイスすなわち、画素回路トポロジー内のpチャネルISFETおよび行選択装置の位置を逆にしたまたは配置を入れ替えたことを表す。PNRは逆の位置におけるPMOS/NMOSデバイスすなわち、画素回路トポロジー内のpチャネルISFETおよびnチャネル行選択装置の位置を逆にしたまたは配置を入れ替えたことを表す。図12Aは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELの両方は、行選択装置のドレイン端子に連結したISFETのソース端末を有するpチャネルMOSトランジスタである。ISFETのドレイン端子を、アナログ接地電圧に接続し、行選択装置のソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Voutは、行選択装置のソース端末から読み出される。図12Bは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELの両方は、基板効果を除外するために基板端子に接続され、且つ行選択装置のドレイン端子にも接続された、ISFETのソース端末を有するpチャネルMOSトランジスタである。ISFETのドレイン端子を、アナログ接地電圧に接続し、行選択装置のソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Voutは、行選択装置のソース端末から読み出される。図12Cは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELの両方は、行選択装置のソース端末に接続されたISFETのドレイン端子を有するpチャネルMOSトランジスタである。行選択装置のドレイン端子を、アナログ接地電圧に接続し、ISFETのソース端末を、電流源に接続する。出力電圧VoutはISFETのソース端末から読み出される。図12Dは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELの両方は、行選択装置のソース端末に接続されたISFETのドレイン端子を有するpチャネルMOSトランジスタである。行選択端子のドレインは、アナログ接地電圧に接続され、ISFETのソース端末は、画素にバイアス電流を供給する電流源に接続される。出力電圧VoutはISFETのソース端末から読み出される。ISFETのソース端末は、基板効果を除外するために基板端子に接続される。図12Eは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELは、相互に接続するそれらのソース端末をそれぞれ有するpチャネルおよびnチャネルMOSトランジスタである。ISFETのドレイン端子は、アナログ接地電圧に接続され、行選択装置のドレインは、画素にバイアス電流を供給する電流源に接続される。出力電圧Voutは、行選択装置のドレイン端子から読み出される。図12Fは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELは、相互に接続するそれらのソース端末をそれぞれ有するpチャネルおよびnチャネルMOSトランジスタである。ISFETのドレイン端子は、アナログ接地電圧に接続され、行選択装置のドレインは、画素にバイアス電流を供給する電流源に接続される。出力電圧Voutは、行選択装置のドレイン端子から読み出される。ISFETのソース端末は、基板効果を除外するために基板端子に接続される。図12Gは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELは、相互に連結するそれらのドレイン端子をそれぞれ有するpチャネルおよびnチャネルMOSトランジスタである。行選択装置のソース端末を、アナログ接地電圧に接続し、ISFETのソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Voutは、ISFETのソース端末から読み出される。図12Hは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELは、相互に連結するそれらのドレイン端子をそれぞれ有するpチャネルおよびnチャネルMOSトランジスタである。行選択装置のソース端末を、アナログ接地電圧に接続し、ISFETのソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Voutは、ISFETのソース端末から読み出される。ISFETのソース端末は、基板効果を除外するために基板端子に接続される。図13A~図13Dは、本発明の実施形態によるソース接地2Tセル構成を示す。図13Aおよび図13Bにおいて、ISFETおよび行選択装置の双方は、nチャネルMOSトランジスタである。図13Cおよび図13Dにおいて、ISFETおよび行選択装置の双方は、pチャネルMOSトランジスタである。図13Aにおいて、ISFETのソース端末は、アナログ接地電源に接続され、画素にバイアス電流を供給する行選択装置のドレイン端子は、電流源に接続される。行選択装置のソース端末およびISFETのドレイン端子は、相互に接続される。出力電圧Voutは、行選択装置のドレイン端子から読み出される。図13Bにおいて、行選択装置のソース端末を、アナログ接地電源に接続し、ISFETのドレイン端子を、画素にバイアス電流を供給する電流源に接続する。行選択装置のドレイン端子およびISFETのソース端末は、相互に接続される。出力電圧Voutは、ISFETのドレイン端子から読み出される。図13Cにおいて、ISFETのソース端末は、アナログ電源電圧に接続され、行選択装置のドレイン端子は、画素にバイアス電流を供給する電流源に接続される。行選択装置のソース端末およびISFETのドレイン端子は、相互に接続される。出力電圧Voutは、行選択装置のドレイン端子から読み出される。図13Dにおいて、行選択装置のソース端末は、アナログ電源電圧に接続され、ISFETのドレイン端子は、画素にバイアス電流を供給する電流源に接続される。ISFETのソース端末および行選択端子のドレイン端子は、相互に接続される。出力電圧Voutは、ISFETのドレイン端子から読み出される。図14Aは、本発明の1つの実施形態による2T画素アレイを示す。説明のために、8つの2T画素は、2列に配置されて示される但し、2T画素アレイ1400は、任意のサイズの2T画素のアレイに拡張する可能性がある。各列ピッチは、3つの列ラインcb[0]、ct[0]、およびcb[1]を含む。行ラインrs[0]、rs[1]、rs[2]およびrs[3]は、すべての列に平行に接続する。行選択装置1401RSおよびISFET1401ISは、1401RSのドレインに接続された1401ISのソースを有する、1つの2T画素を形成してもよい。1401RSのソースを、列ラインcb[0]に接続し、1401ISのドレインを、列ラインct[0]に接続する。1401RSのゲートを、行ラインrs[0に接続する。この画素は、列ラインct[0]に接続された1401ISおよび1402ISのドレインと、行ラインrs[1]に接続された1402RSのゲートとを有する、1402ISおよび1402RSを備える画素においてミラーリングされる。1402ISおよび1402RSを備える画素は、行ラインcb[1]に接続された1402RSおよび1403RSのソースと、行ラインrs[2]に連結された1403RSのゲートとを有する、1403ISおよび1403RSを備える画素においてミラーリングされる。1403ISおよび1403RSを備える画素は、行ラインct[0]に接続された1403ISおよび1404ISのドレインと、行ラインrs[3]に連結された1404RSのゲートと、列ラインcb[0]に連結された1404RSのソースとを有する、1404ISおよび1404RSを備える画素においてミラーリングされる。図14に示す実施形態において、ISデバイスの各々は、ISFETであり、RSデバイスの各々は、列選択デバイスである。1405RSおよび1405ISから構成される画素と、1406RSおよび1406ISから構成される画素と、1407RSおよび1407ISから構成される画素と、1408RSおよび1408ISから構成される画素とを含む右の列は、上記と同じ方式で、列トレースcb[2]、ct[1]、およびcb[3]に実質的に連結される。図14Bおよび図14Cは、本発明の1つの実施形態による2×2の2T画素アレイのためのレイアウトを示す。2×2の2T画素アレイは、画素アレイ1400の一部であってもよい。図14Bは、1401RS、1401IS、1402RSおよび1402ISのためのポリシリコンゲートを、連続的な拡散浸透層1410上に配置し、1405RS、1405IS、1406RSおよび1406ISのためのポリシリコンゲートを、連続的な拡散浸透層1412上に配置してもよいことを示す。1つの実施形態において、連続的な拡散浸透層1410および1412は、画素アレイの最上部から画素アレイの最下部まで及んでもよい。すなわち、拡散浸透層は、画素アレイ内で不連続性を有さなくてもよい。図14Cは、ISFET1401IS、1402IS、1405IS、および1406ISのためのマイクロウェルを配置する場所を示す。マイクロウェルを、ISFETによって解析してもよい分析用溶液を保持するために用いてもよい。図14Cに示すように、1つの実施形態において、マイクロウェルは、各々、六角形の形状を有し、ハニカム状に積層してもよい。さらに、1つの実施形態において、コンタクトを、ゲート構造上に直接配置してもよい。すなわち、ISFETは、薄い酸化物上のコンタクトに設けられたポリシリコンゲートを有してもよい。連続的な拡散、共有されるコンタクト、ミラーリングされた画素、および物理的列ごとに1つのct列最上部ラインおよび2つのcb列最下部ラインを有するので、画素アレイ1400は高密度である。グローバルなバルクコンタクトを、P-エピタクシ領域を有するPウェハを用いることによって実現してもよい。画素アレイ1400の配置は、高速演算を提供する。行ラインrs[0]およびrs[1]は、相互に選択され、cb[0]およびcb[1]を介して読み出される。これは、各列が2倍高速になることを可能にして、単一の読み出しのために使用可能にされた画素数が2倍および連続的なアレイの寄生負荷が2分の1になることにより、4倍速い読み出しをもたらす。1つの実施形態において、全アレイは、上半分と下半分とに分離される。これは、画素数の読み出しが一度に最上部および最下部の両方からの2倍および連続的なアレイの寄生負荷が2分の1になることにより、さらに4倍速い読み出し時間をもたらす。したがって、連続的なアレイを選択した1行にわたる速度の増加分のトータルは、16倍である。1つの実施形態において、画素アレイの上部半分および下部半分の双方は、読み出しの間に同時に作動させてもよい。これは、上半分と下半分との間の読み出しの多重化を可能にすることができる。例えば、一方の半分は、洗浄wash例えば、画素デバイス上のウェルから反応物質をフラッシングするをすることができ、他方の半分は、読み出しを実行することができる。他方の半分が一旦読み出されたら、2つの半分のための読み出しが切り替えられる。1つの実施形態において、2T画素設計は、図11~図14に記載したような1つの化学的感応性トランジスタおよび1つの列選択デバイスではなく、2つの化学的感応性トランジスタ例えばISFETを組み込むことができる。双方の化学的感応性トランジスタまたはISFETは、NMOSまたはPMOSデバイスであり得るし、ソースフォロワまたはソース接地の読み出しモードで構成できる。このような2T画素の可能な用途とは、特定の分析物に対する第1の化学的感応性トランジスタの感応性が、第2の化学的感応性トランジスタの感応性と異なる場合であり得、これは、ローカル/画素内の差動測定法の実施を可能にする。あるいは、双方の化学的感応性トランジスタが特定の分析物に対して同じ感応性を有してもよく、これは、ローカル/画素内の平均値測定の実施を可能にする。これらは、この実施形態のための可能な用途の例のうちの2つであり、本明細書の記載に基づいて、当業者は、2つの化学的感応性トランジスタ例えばISFETを組込む2T画素設計の他の用途を認識するであろう。1つの実施形態において、列回路は、サンプリング回路にソースフォロワモードまたはソース接地モードのいずれかにおいて、ソース側またはドレイン側の列選択のいずれかを行うことができるように、列ラインを取り替えることを可能にする。容量電荷ポンプ上記のもののような1つ以上のトランジスタを備える化学的感応性画素から出力電圧を増幅するために、1つ以上の電荷ポンプを用いてもよい。上記のもののような1つ以上のトランジスタを備える化学的感応性画素から出力電圧を増幅するために、1つ以上の電荷ポンプを用いてもよい。図15は、本発明の1つの実施形態による、2倍の電圧利得を有する容量電荷ポンプを示す。電荷ポンプ1500は、φ1スイッチ1501、1502、1503および1504と、φ2スイッチ1505および1506と、コンデンサ1507および1508とを備えてもよい。Vref1およびVref2は、出力信号の所望のDCオフセットを取得するために設定され、その両方は、ブースト段階の間に出力の飽和を回避するために選択される。電荷ポンプの動作は、タイミング信号が制御してもよく、タイミング信号は、タイミング回路が供給してもよい。時間t0においては、スイッチはすべてオフである。時間t1において、φ1スイッチ1501、1502、1503および1504がオンになる。トラック位相が始まってもよい。イオン感応性画素に由来しうる入力電圧Vinは、コンデンサ1507および1508を充電し始めてもよい。時間t2においては、φ1スイッチ1501、1502、1503および1504がオフになり、コンデンサ1507および1508は、Vin-Vref1まで充電される。時間t3においては、φ1スイッチ1501、1502、1503および1504がオフのままである一方で、φ2スイッチ1505および1506は、オンになる。ブースト位相が始まってもよい。コンデンサ1507は、コンデンサ1508を通じて放電し始めてもよい。コンデンサは、トラック位相の間は並列でブースト位相の間は直列であり、且つ全電荷が一定のままで全キャパシタンスがブースト位相の間に半分にされるので、全キャパシタンスにわたる電圧は2倍になり、VoutはVinのほぼ2倍なる。次工程から利得回路を切り離すために、ソースフォロワSFを用いてもよい。電荷ポンプ1500は、仮想接地を設けるために、ノイズの多い増幅器なしで、2倍の利得を供給できる。図16は、本発明の1つの実施形態による電荷ポンプを示す。時間t0において、スイッチはすべてオフである。時間t1において、φ1スイッチ1501、1502、1503、1504、1601および1602がオンになる。トラック位相が始まってもよい。入力電圧Vinそれはイオン感応性画素に由来しうるは、コンデンサ1507、1508および1604を充電し始めてもよい。時間t2においては、φ1スイッチ1501、1502、1503、1504、1601および1602が、オフになり、コンデンサ1507、1508および1604は、Vin-Vref1に充電される。時間t3においては、φ1スイッチ1501、1502、1503、1504、1601および1602が、オフのままである一方で、φ2スイッチ1505および1603はオンになる。ブースト位相が始まってもよい。コンデンサ1507は、コンデンサ1508および1604を通じて放電し始めてもよく、コンデンサ1508は、コンデンサ1604を通じて放電し始めてもよい。コンデンサは、トラック位相の間は並列でブースト位相の間は直列であり、且つ全電荷が一定のままで全キャパシタンスがブースト位相の間に3分割されるので、全キャパシタンスにわたる電圧は3倍になり、VoutはVinのほぼ3倍になる。図17は、本発明の1つの実施形態による電荷ポンプの1つの実施形態を示す。図15内の示される2つの電荷ポンプ1500は直列に接続され、これにより利得パイプラインを可能にしかつ入力電圧Vinを4倍に増幅する。利得をさらに増加させるために、付加的な直列電荷ポンプを付加することができる。多段電荷ポンプにおいて、コンデンサ値は、段から段まで同じサイズである必要がない。コンデンサによって消費された全領域が利得の平方により増加することが認められ得る。場合によりこの特徴は、領域利用率、消費電力、およびスループットに関して望ましくない可能性があるが、適切なコンデンササイズを用いたときに、イオン感応性画素によって生じる全ノイズおよび関連する流体のノイズが、電荷ポンプKT/Cノイズよりも大きな場合には、電荷ポンプをこれらの不利益なしで用いることができる。図18は、本発明の1つの実施形態による電荷ポンプの1つの実施形態を示す。ソースフォロワSFPとスイッチφfbとを含むフィードバック経路が電荷ポンプ1500に付加され、これは、電荷ポンプの入力に出力Voutを戻す。時間t0においては、スイッチはすべてオフである時間t1において、スイッチφspはオンであり、電荷ポンプ1500の入力に入力電圧Vinを供給する。時間t2から時間t5まで、図15に関して先に記載されたように、電荷ポンプ1500は、出力電圧Voutを2Vin-Vref1まで押し上げるように動作する。時間t6からt7まで、スイッチφfbがオンであり、もとの電荷ポンプ1500の入力に出力電圧2Vin-Vref1を戻し、第1のサイクルは終わる。第2のサイクルの間、電荷ポンプ1500は出力電圧を22Vin-Vref1増幅する。そのプロセスは、各々のサイクルの間に出力を増幅しながら、繰り返される。CCD系マルチトランジスタ能動画素センサアレイ搬送波の閉じ込めおよび分離の両方を容易にするために、イオン感応性MOS電極を、隣接電極に電荷結合する。イオン濃度の測定は、各々の画素において生じ、且つ電位障壁およびウェルによって閉じ込めた離散的な電荷パケットによって行う。イオン感応性電極は、障壁レベルまたは電位ウェルのいずれかとして、作用することができる。電荷ドメインでの動作は、以下の事項を含む但し限定はされないいくつかの有効性を与える。1各々の画素内の複数の電荷パケットの蓄積を通じて信号レベルおよび改善された信号対ノイズを増加させる。2MOS検知および基準構造の優れた閾値整合。3フリッカノイズの低減。4グローバルスナップショット動作。電極に隣接するイオンを検出するために、フローティング電極を用いる。アドレス指定可能な読み出しのためにアレイの中に配置することができる画素を形成するために、電極を、他の電極および他のトランジスタに電荷結合する。別の電極の中に、またはフローティングディフュージョンFDノードの上に、または直接列ライン上に蓄積する電荷によって、利得を取得することが可能である。画素サイズの低減だけでなく信号レベルの増加も、両方とも得ることが望ましい。画素サイズを低減するために、補助的なトランジスタを省いてもよく、一定の活性化および非活性化シーケンスを有する電荷蓄積ノードが用いられてもよい。イオン感応性IS蓄積画素は、以下の概念のうちのいくつかを含んでいる。1.電極はIS電極に電荷結合される。2.電荷パケットのための搬送波電子または正孔のソース。3.電荷パケットのために障壁またはウェルとして作用する基準電極。4.電荷-電圧変換のためのフローティングディフュージョンノード。5.アドレス指定可能な読み出しのために、バッファリングおよび分離を与えるための補助的なトランジスタ。6.用途に左右される、いくつかまたはすべての補助的なトランジスタを省くためのシーケンス。基本IS蓄積画素を図19に示す。電荷蓄積は、読み出しの時に局所的に、または個別の蓄積時間の間に大域的に、生じる可能性がある。図19に示す実施形態は、3トランジスタ3電極3T3Eの画素である。3トランジスタは、リセットトランジスタRTと、ソースフォロワ1901と、行選択トランジスタRSとを含む。3つの電極は、電極VSと、電極VRと、イオン感応性電極1902とを含む。画素は、また、転送ゲートTXを含む。また、同時の蓄積および読み出しを可能にするための追加素子を有するIS蓄積画素を構成することが可能である。これは、プロセスをパイプライン処理するために、例えばさらに2つの電極を付加することによって、行うことができる。基本構成において、リセットRT制御ゲートのソースに接続されるフローティングディフュージョンノード上に、電荷を蓄積する。ロールシャッター操作において、フローティングディフュージョンFDをCD=VDDにリセットする。そして、行を選択し、行選択RSによって作動させたソースフォロワを介して行を読み出す。次に、寄生コンデンサを放電したFDノード上に、電荷を蓄積する。そして、第2のサンプルを得る。サンプル間の差分は、イオン濃度を表現する。サンプルは、相対的に早く関連づけられ、時間内に得られる。したがって、読み出し回路の熱ノイズが除去され、1/fノイズが低減される。グローバルなシャッタモードで動作するために、すべてのFDノードをVDDに同時にリセットする。そして、各々の分離されたFDノード上に、電荷を蓄積する。蓄積の後、RSゲートを作動させることによって、各行を選択する。信号値は、ソースフォロワの負荷をもつ列ライン上に読み出される。次に、再び画素をリセットし、サンプリングする。サンプル間の差分は、イオン濃度を表現する。二重サンプリングを通じて、1/fノイズを低減する。しかしながら、リセット値が時間内に相関しないので、熱のリセットノイズは除外されない。熱ノイズは、サンプリングの前にサブスレッショルドリセットによるリセット動作に従うことによって、電力の半分に低減することができる。一般に、熱ノイズは、電荷蓄積により、信号とローレベルとに比較される。グローバルなシャッタを有する相関リセットスキームは、他の構成においても使用可能である。基本電荷蓄積スキームを、表面電位図を用いて、図20に示す。読み出しのためにトランジスタのみが用いられるので、電極のみを示す。これらのシーケンスの各々において、電位の増加は、電子を含む電位ウェルを示すのに一般的であるように示す。電荷蓄積の4サイクルを、図20のA~Qに示す。まず、すべての電荷をIS電極下のチャネルから取り除き、FDの高電位を用いて、チャネルを完全に使い尽くすA。次に、TXゲートは、閉じ込め障壁を生成する低電位に移行するB。IS電極におけるイオン濃度に比例した電荷パケットを生じるために、充填および流出の操作を用いるC-D。次のサイクルにおいて、電子により、放電するFDノードに、この電荷パケットを移送する。図は、FDノード上に蓄積する電子を示すが、電圧は、実際には減少している。多くのサイクル後、図20のE~Qに示すように、信号対ノイズ比は、改善されており、信号は、利得とともに読み出され得る。信号を増幅するために、何百~何百万ものサイクルを用いることができる。他の実施形態において、電極の順序を切り替えてもよく、および/または、ウェルではなく障壁としてIS電極を用いてもよい。画素の大型アレイを作動させるために、この蓄積ラインに、トランジスタを付加してもよい。補助的なトランジスタを、速度を増加させるために用いる。しかしながら、トランジスタが蓄積ラインの全画素アレイを作動させるのに必要ではないことは、留意するべきである。それどころか、トランジスタが必要でないように、アレイを分割することができる。1つの実施形態において、FDノードを列ラインに接続する。画素を読み出す前に、列ラインをVDDにリセットする。そして、列ライン上にその行のために直接蓄積する電荷によって、行を選択する。多くのサイクルの後、列は、イオン濃度に比例する値まで放電する。列ラインのキャパシタンスが行の合計数に左右されるので、必要とする蓄積量は、行の数に左右される。タイミングを拡張可能にするために、アレイをサブアレイに分割することができる。例えば、100行ごとに、その結果グローバルなアレイに接続されるローカルソースフォロワバッファを含むことができる。この階層的アプローチは、高速読み出しにより大量の画素アレイを得るために、すべての読み出しスキームとともに一般に用いることができる。搬送波の熱活性のために、電荷パケットをノイズなしで生成することができない。各充填および流出操作は、KTCフローティングディフュージョンコンデンサ内の熱ノイズに比例した電荷誤差を生じるここで、Cはイオン感応性電極の領域のCox倍に等しい。充填操作の間、電荷は、電子のソースと閉じ込めウェルとの間を自由に流れることができる。しかしながら、流出操作の間、デバイスはサブスレッショルドモードに入り、搬送波は、主として一方向のみへの拡散によって移行し、これによって抵抗性チャネルの熱ノイズの半分がもたらされる。したがって、qが1個の電子の電荷をクーロン1.6×10e-19で表現する場合には、各々の電荷パケットについて電子の全ノイズは、sqrtKTC/2/qである。電子内の信号は、VC/qに等しい。nサイクルの後の信号対ノイズ比は、V×sqrt2nC/KTに等しい。蓄積サイクル数の平方根によって、信号対ノイズ比が改善することに留意されたい。小信号レベルについては、蓄積量は、VR基準電極とイオン感応性電極との間の閾値ずれに制限されると考えられる。すべての画素内に基準電極があり、且つ電極が電荷結合されるので、各々の電極対の間の相対的な閾値ずれは小さい。この差分は約1mVであると仮定して、1000蓄積サイクル以上が実現可能であるべきであって、それによって、30倍超に信号対ノイズを改善する。例として、信号が1mVであり、電極面積がCox=5fF/μm2をもつ1平方ミクロンである場合、1000サイクル後の信号対ノイズ比は、50対1である。その結果、信号レベルが1Vに達するので、他のノイズ源が関連しないものと推測する。明確にするために、支配的なノイズは、単純に周知の電荷パケット熱ノイズである。図21および図22は、2トランジスタのみを有するIS蓄積画素を示す。行を読み出した後、非活性化シーケンスを用いることにより、選択トランジスタを省く。非アクティブ化するために、FDノードは放電され、これによりFDノードの電位を低減し、その行のためのソースフォロワを停止させる。図22の画素のための表面電位図を、図23に示す。図24は、2トランジスタおよび4電極を有するIS蓄積画素を示す。この画素は、同じFDノードにおいて充填および流出の電荷パケットおよび読み出しすべてを生成する。第4の電極は、グローバルシャッター作用及び関連する二重サンプリングを可能にする。高速の読み出しのために、電荷蓄積が1/fノイズ拠出を十分に低減するならば、シングルサンプリングを用いることができる。図25は、図24の画素の基本操作のための表面電位図を示す。図26は、1トランジスタおよび3電極を有するIS蓄積画素を示す。チャネルを枯渇させ、同じノードから供給することができる。この画素は、電荷結合に左右され、信号範囲は、他の画素のための信号範囲よりも低い。いくつかの設計置換は、所望の動作モードに依存して可能である。CCDチャネルは、表面モードであり、好ましくは0.13μm未満の標準CMOSテクノロジで形成される。表面を閉じ込め、且つ他の欠陥を回避するために、追加のインプラントを付加することができる。チャネルストップおよびチャネルを、ドナーおよびアクセプタ不純物のインプラントから形成することができる。動作モードのために最適な電位プロファイルを生成するために、チャネルを複数のインプラントから作ることができる。図27は、3トランジスタ3T能動画素センサの1つの実施形態を示す。3トランジスタは、リセットトランジスタ2701、ソースフォロワ2702、および行選択スイッチ2703である。リセットトランジスタ2701は、リセット信号RSTによって制御されるゲートと、画素のフローティングディフュージョンFDに連結されたソースと、固定電圧に接続されたドレインとを有する。ソースフォロワ2702は、リセットトランジスタ2701のソースに接続されたそのゲートと、固定電圧に接続されたそのドレインとを有する。行選択トランジスタ2703は、行ラインに接続されたそのゲートと、固定電圧に接続されたそのドレインと、列に接続されたそのソースとを有する。画素と相互に作用する他の電極は、転送ゲートTGと、イオン選択電極ISEと、入力制御ゲートICGと、入力拡散IDとを含む。これらの3つの構成要素は、図19のVS、VRおよびTXと同一の方法で動作される電荷結合電極を形成する。図28は、3T能動画素センサの別の実施形態を示す。図28のセンサと図27に示すセンサとの間の相違は、センサ2800が第2の入力制御ゲートICG2を有するということであり、それは、イオン感応性電極の近くに電位障壁に対するさらなる制御を可能にする。図29は、信号の変動を除去するために用いてもよいサンプルホールド回路を有する3T能動画素センサの1つの実施形態を示す。図示するように、行選択トランジスタ2703のゲートは、行選択シフトレジスタによって与えられるRowSelm信号によって制御される。行選択トランジスタ2703のソースを、電流シンクISink2902と列バッファ2903とに連結する。電流シンクISink2902は、電圧VB1によってバイアスされてもよく、列バッファそれは増幅器であってもよいは、電圧VB2によってバイアスされてもよい。サンプルホールド回路2901は、スイッチSHと、スイッチCALと、コンデンサCshと、増幅器Ampとを含んでもよい。入力されたスイッチSHは、列バッファ2903の出力に連結され、その出力は、スイッチCAL、コンデンサCshのアッパー部および増幅器アンプの入力を介して、電圧VREFに連結される。増幅器は、電圧VB2によってバイアスされる。増幅器の出力を、列選択シフトレジスタからの信号ColSelnによって制御されたスイッチ2904に連結する。スイッチ2904の出力は、出力端子Voutに到達する前に、出力バッファ2905によってバッファリングされる。出力バッファは、電圧VB3によってバイアスされる。図30は、相関二重サンプリング回路を有する3T能動画素センサの1つの実施形態を示す。図30のセンサと図29のセンサとの間の最も顕著な相違は、列バッファ2903から信号を測定するために、前者が相関二重サンプリング回路3001を用いるということである。相関二重サンプリング回路3001の増幅器は、その第1の入力において、スイッチSHおよびコンデンサCinを介して列バッファ2903の出力を受信する。増幅器は、第2の入力において基準電圧VREFを受信し、電圧VB2によってバイアスされる。リセットスイッチRSTおよびコンデンサCfは、増幅器により平行に連結される。図31は、4つの画素アレイのために用いられる2.5T能動画素センサの1つの実施形態を示す。画素の各々は、それ自身の転送トランジスタTX1、TX2、TX3、およびTX4と、それ自身のリセットトランジスタとを有する。各々の転送トランジスタのドレインを、同じ画素内のリセットトランジスタのソースに連結し、各々の転送トランジスタのソースを、ソースフォロワのゲートに連結する。図32は、4つの画素アレイのための1.75T能動画素センサの1つの実施形態を示す。画素の各々は、それ自身の転送トランジスタを有する。各々の転送トランジスタのソースを、同じ画素のフローティングディフュージョンに連結し、各々の転送トランジスタのドレインを、センサのリセットトランジスタRSTのドレインに連結する。アレイ列積分器記載された実施形態は、改善された信号対ノイズ比を有する化学的検出回路を備えてもよい。化学的検出回路は、電流源と、化学的検出画素と、増幅器と、コンデンサとを含んでもよい。化学的検出画素は、第1および第2の端子を有してもよい化学的感応性トランジスタと、電流源と化学的感応性トランジスタとの間に接続する行選択スイッチとを備えてもよい。増幅器は、スイッチを介して化学的感応性トランジスタの出力に接続された第1の入力と、オフセット電圧に接続された第2の入力とによる、第1の入力と第2の入力とを有してもよい。コンデンサを、増幅器の出力と増幅器の第1の入力との間に接続してもよい。コンデンサおよび増幅器は、積分器を形成し、化学的検出画素の列によって共有されてもよい。いくつかの実施形態はまた、改善された信号対ノイズ比を有する化学的検出回路を備えてもよい。化学的検出回路は、化学的検出画素の複数の列を含んでもよい。化学的検出画素の各列は、電流源と、複数の化学的検出画素と、増幅器と、コンデンサとを備えてもよい。各化学的検出画素は、第1および第2の端子を有してもよい化学的感応性のトランジスタと、電流源と化学的感応性トランジスタとの間に接続する行選択スイッチを備えてもよい。増幅器は、スイッチを介して各化学的感応性トランジスタの出力に接続された第1の入力と、オフセット電圧に接続された第2の入力とによる、第1の入力と第2の入力とを有してもよい。コンデンサを、増幅器の出力と増幅器の第1の入力との間に接続してもよい。コンデンサおよび増幅器は、化学的検出画素の列によって共有される積分器を形成してもよい。他の実施形態は、化学的検出回路から出力信号を生成するための方法を含んでもよい。方法は、読み出しのために化学的検出画素の列から化学的検出画素を選択するステップ、化学的検出画素から積分器への読み出し電流を積分するステップ、および積分器の出力電圧を読み出すステップを含んでもよい。図33は、本発明の1つの実施形態による化学的検出回路3300のブロック図を示す。化学的検出回路3300は、複数の化学的検出画素3302.1~3302.Nと、電流源3308と、増幅器3310と、オフセット電圧Vsd3314と、コンデンサCint3312と、3個のスイッチ3316、3318および3320とを備えてもよい。各化学的検出画素例えば3302.1または3302.Nは、化学的感応性トランジスタ例えば、それぞれ3304.1または3304.Nと、行選択スイッチ例えば、それぞれ3306.1または3306.Nとを備えてもよい。増幅器3310は、電流源3308の出力に連結された第1の入力端子と、オフセット電圧Vsd3314に連結された第2の入力端子とを有してもよい。コンデンサCint3312は、増幅器3310の第1の入力端子に連結された第1の側と、スイッチ3318を介して増幅器3310の出力端子に連結された第2の側を有してもよい。スイッチ3316を、コンデンサCint3312の第1の側と増幅器3310の出力端子との間に連結してもよい。スイッチ3320を、コンデンサCint3312の第2の側と接地との間に連結してもよい。1つの実施形態において、複数の化学的検出画素3302.1~3302.Nが、化学的検出画素の列を形成してもよい。コンデンサCint3312は、増幅器3310のための負のフィードバックループとして構成されてもよい。したがって、コンデンサCint3312および増幅器3310は、化学的検出画素の列のための積分器を形成してもよい。1つの実施形態において、積分器は、列のすべての化学的検出画素によって共有され、列積分器と呼ばれてもよい。各化学的感応性トランジスタは、パッシベーション層によって覆われてもよいゲート端子を有してもよい。ゲート端子は、ゲート酸化膜とパッシベーション層との間にはさまれたフローティングゲート構造を有してもよい例えば図2のフローティングゲートG。動作の間、パッシベーション層は、分析される分析用溶液に曝露されてもよい。各化学的感応性トランジスタ3304.1~3304.Nは、それぞれの行選択スイッチ3306.1~3306.Nの第1の側と接地に接続された第2の端子とに接続される第1の端子をさらに有してもよい。例えば、図33に示すように、トランジスタ3304.1は、行選択スイッチ3306.1の第1の側と、接地に接続された第2の側例えばドレインとに接続された、第1の端子例えばソースを有するPMOSであってもよい。各々の化学的検出画素の各行選択スイッチ例えば3306.1または3306.Nは、電流源3308に接続された第2の側を有してもよい。各々の行選択スイッチの第2の側を、増幅器3310の第1の入力に連結してもよい。1つの実施形態において、化学的感応性トランジスタ例えば3304.1または3304.Nの各々が電流モードで動作するように、化学的検出回路3300を構成してもよい。すなわち、化学的感応性トランジスタの各々は、トランスコンダクタンス増幅器として動作してもよい。化学的感応性トランジスタによって測定される分析物のイオン濃度は、電流出力によって検出されてもよい。1つの実施形態において、各化学的感応性トランジスタ3304.1~3304.Nは、イオン感応性電界効果トランジスタISFETであってもよい。各行選択スイッチ3306.1~3306.Nは、また、トランジスタであってもよい。動作の間、1つの化学的検出画素が選択されているとき、対応する行選択スイッチが閉じてもよい。例えば、図33に示すように、化学的検出画素3302.1を選択してもよく、したがって、行選択スイッチ3306.1が閉じてもよい。電流源3308は、選択された化学的感応性トランジスタ3304.1にDCバイアスの電流のIdcを供給してもよい。化学的感応性トランジスタ3304.1のゲート電圧変化に起因する信号電流Isigを、コンデンサCint3312に積分してもよく、増幅器3310の出力信号を、Voutとして読み出してもよい。増幅器3310の第2の入力に対するオフセット電圧Vsd3314は、化学的感応性トランジスタが動作するためにソースからドレインに電圧Vsdを供給してもよい。各測定操作は、2つの段階を備えてもよい。動作の第1段階は、積分段階であってもよく、動作の第2段階は、電荷を取り除くためのクリア段階であってもよい。動作の第1段階の間、スイッチ3318は、閉じていてもよく、スイッチ3316、3320は、開いたままであってもよい。出力信号Voutを読み出した後、動作は、第2段階を始めてもよく、その間、コンデンサCint3312に蓄積された電荷を取り除くために、スイッチ3316および3320は閉じてもいてもよく、スイッチ3318は開いたままであってもよい。1つの実施形態において、相関二重サンプリングCDSのスキームを、第2段階の間にスイッチ3320を閉じることによって実現してもよい。これは、増幅器3310の本質的なオフセット電圧が、コンデンサCint3312に蓄えられることを可能にしてもよい。1つの実施形態において、電流源3308は、DCバイアス電流のIdcそれは相対的に大きくてもよいを供給するために、各々の列に連結されたプログラミング可能な電流源であってもよい。この構成において、バイアス電流Idcは、コンデンサCint3312上で積分せず、したがって、積分器は時期尚早の飽和を回避できる。増幅レベルを、Cint値からおよび積分の間に導き出してもよい。さらに、1つの実施形態において、出力信号Voutを、ADCによってデジタル信号に変換してもよい。例えば、充電信号電流Isigは、積分器出力電圧が比較器によって規定されるようないくつかの閾値を越えるまでカウンタを増加数をカウントするしてもよいように、シングル傾斜積分ADCを用いてデジタル化されてもよい。シングル傾斜積分ADCが用いられるとき、コンデンサCint3312の絶対値を決定するために、較正を実行してもよい。あるいは、可変放電期間に続く固定積分期間を用いる二重傾斜積分ADCdual-slopeintegratingADCを用いてもよい。他の実施形態において、出力信号Voutを、他の既知のアナログデジタル変換技術によってデジタル信号に変換してもよい。1つの実施形態において、化学的感応性トランジスタの電流レスポンスの積分は、化学的感応性トランジスタの瞬間電圧出力の測定よりも優れた信号対ノイズ比SNRを供給してもよい。1つ以上の実施形態において、電流源3308を用いて、化学的感応性のトランジスタのDCの電流を十分に取り消すのは難しい可能性がある。したがって、1つの実施形態において、コンデンサのサイズは、一定のサイズに制限され得る。別の実施形態において、蓄積時間の期間は、例えば1マイクロ秒に制限され得る。蓄積時間が制限されるならば、非常にゆっくりした放電段階を有する二重傾斜ADCを、出力電圧Voutをデジタル出力に変換するために用いてもよい。図34は、本発明の1つの実施形態による別の化学的検出回路3400のブロック図を示す。化学的検出回路3400は、複数の化学的検出画素3402.1~3402.Nと、電流源3408と、増幅器3410と、抵抗器3424と、オフセット電圧Vset3414と、コンデンサCint3412と、3つのスイッチ3416、3418および3420とを備えてもよい。各化学的検出画素例えば3402.1または3402.Nは、化学的感応性トランジスタ例えば、それぞれ3404.1または3404.Nと、行選択スイッチ例えば、それぞれ3406.1または3406.Nと、出力スイッチ例えば、3422.1、3422.Nとを備えてもよい。増幅器3410は、化学的検出画素が選択されているときにその出力スイッチが増幅器3410の第1の入力端子のための出力信号を生成するために閉じているように、化学的検出画素の出力スイッチに連結された第1の入力端子を有してもよい。増幅器3410は、また、オフセット電圧Vset3414に連結された第2の入力端子を有してもよい。コンデンサCint3412は、増幅器3410の第1の入力端子に連結された第1の側と、スイッチ3418を介して増幅器3410の出力端子に連結された第2の側とを有してもよい。スイッチ3416を、コンデンサCint3412の第1の側と増幅器3410の出力端子との間に連結してもよい。スイッチ3420を、コンデンサCint3412の第2の側と接地との間に連結してもよい。1つの実施形態において、複数の化学的検出画素3402.1~3402.Nが、化学的検出画素の列を形成してもよい。コンデンサCint3412は、増幅器3410のための負帰還ループとして構成されてもよい。したがって、コンデンサCint3412および増幅器3410は、化学的検出画素の列のための積分器を形成してもよい。積分器は、列のすべての化学的検出画素によって共有され、列積分器と呼ばれてもよい。各化学的感応性トランジスタ3404.1~3404.Nは、化学的感応性トランジスタ3302.1~3302.Nのゲート構造と同様のゲート構造を有してもよい。各化学的感応性トランジスタ3404.1~3404.Nは、それぞれの行選択スイッチ3406.1~3406.Nの第1の側およびそれぞれの出力スイッチ3422.1~3422.Nの第1の側に接続する第1の端子を、さらに有してもよい。各化学的感応性トランジスタ3404.1~3404.Nは、また、接地に接続された第2の端子を有してもよい。例えば、図34に示すように、トランジスタ3404.1は、行選択スイッチ3406.1の第1の側と出力スイッチ3422.1の第1の側とに接続された第1の端子例えばソースを有するPMOSであってもよい。さらに、トランジスタ3404.1は、また、接地に接続された第2の側例えばドレインを有してもよい。各々の化学的検出画素3402.1~3402.Nの各行選択スイッチ例えば3406.1または3406.Nは、電流源3408に接続された第2の側を有してもよい。各々の出力スイッチ3422.1~3422.Nの第2の側も、抵抗器3424を介して増幅器3410の第1の入力に連結してもよい。1つの実施形態において、化学的感応性トランジスタ例えば3404.1または3404.Nの各々が電圧モードで作動しうる、化学的検出回路3400を構成してもよい。すなわち動作の間、化学的感応性トランジスタの各々は、電圧増幅器として動作してもよい。化学的感応性トランジスタによって測定される分析物のイオン濃度は、出力における電圧レベルによって検出されてもよい。1つの化学的検出画素が選択されているとき、対応する行選択スイッチおよび出力スイッチは、閉じていてもよい。オフセット電圧Vsetは、増幅器3410の仮想接地例えば、第1の端子または負端子と選択された化学的感応性トランジスタの出力との間の適正電圧を設定してもよい。例えば、図34に示すように、化学的検出画素3402.1を選択してもよく、したがって、行選択スイッチ3406.1および出力スイッチ3422.1は、閉じていてもよい。電流源3408は、選択された化学的感応性トランジスタ3404.1に電流Issを供給してもよい。抵抗器3424は、選択された化学的感応性トランジスタにおける出力電圧を、コンデンサCint3412に積分される充電電流Iisに変換するために、用いてもよい。増幅器3410の出力信号を、Voutとして読み出してもよい。化学的検出回路3300の動作と同様に、化学的検出回路3400の動作は、積分段階および電荷を取り除くためのクリア段階を有してもよい。積分段階の間、スイッチ3420は、閉じていてもよく、スイッチ3416、3420は、開いたままであってもよい。出力信号Voutを読み出した後、動作は、第2段階を始めてもよく、その間、コンデンサCint3412に蓄積された電荷を取り除くために、スイッチ3416および3420は閉じてもいてもよく、スイッチ3418は開いたままであってもよい。1つの実施形態において、各化学的感応性トランジスタ3404.1~3404.Nは、イオン感応性電界効果トランジスタISFETであってもよく、各行選択スイッチ3406.1~3406.Nは、トランジスタであってもよい。各出力スイッチ3422.1~3422.Nも、また、トランジスタであってもよい。さらに、化学的検出回路3300と同様に、化学的検出回路3400の出力信号Voutを、ADCによってデジタル信号に変換してもよい。例えば、充電電流Iisを、シングル傾斜積分ADCまたは二重傾斜積分ADCを用いてデジタル化してもよい。他の実施形態において、化学的検出回路3400の出力信号Voutを、他の既知のアナログデジタルA/D変換技術によってデジタル信号に変換してもよい。さらに、1つの実施形態において、コンデンサCint3412に積分される電流を制限するために、抵抗器3424の抵抗は、直列行選択スイッチ例えば3406.1~3406.Nの抵抗を支配してもよい。図35は、本発明のさらに別の実施形態によるさらに別の化学的検出回路3500のブロック図を示す。化学的検出回路3500は、化学的検出回路3400の抵抗器3424に代わる、通過トランジスタ3524を有してもよい。トランジスタ3524以外の化学的検出回路3500の他の部分は、化学的検出回路3400と同一であってもよい。通過トランジスタ3524は、いくつかの処理、電圧および温度PVTに依存しないバイアス回路に関連するゲート電圧Vbiasを有してもよい。この通過トランジスタ3524のオン抵抗を、画素内の直列行選択スイッチの抵抗を支配するように設計してもよい。図36は、本発明の1つの実施形態による化学的検出回路の出力を生成するプロセス3600を示す。図33~図35に関して上で記載したような化学的検出回路3300、3400および3500によって、プロセス3600を実行してもよい。プロセス3600はステップ3602から始まってもよく、そこで、化学的検出画素を、読み出しのために選択してもよい。例えば、化学的検出画素3302.1が選択されている場合、図33に示すように、行選択スイッチ3306.1は、閉じていてもよい。あるいは、例えば、化学的検出画素3402.1が選択されている場合、図34および図35に示すように、行選択スイッチ3406.1および出力スイッチ3422.1は、閉じていてもよい。その後、プロセス3600は、ステップ3604に進んでもよい。ステップ3604において、プロセス3600が、化学的検出画素から積分器への読み出し電流を積分してもよい。上記のように、読み出し電流は、選択された化学的検出画素のゲート端子における電圧変化によってもたらされてもよい。1つの実施形態において、図33に示すように、化学的検出画素は、電流モードで動作してもよく、選択された化学的検出画素は、積分器のコンデンサを充電するために読み出し電流を供給してもよい。別の実施形態において、図34および図35に示すように、化学的検出画素は電圧モードで動作してもよく、化学的検出画素からの出力電圧が、抵抗器または通過トランジスタによって、積分器のコンデンサを充電するための電流に変換されてもよい。その後、ステップ3506において、プロセス3600は、積分器の出力電圧を読み出してもよい。上記のように、積分器の出力電圧増幅器3310の出力または増幅器3410の出力におけるVoutは、化学的検出画素によって分析される分析物のイオン濃度の検出のために、瞬間電圧測定よりも優れた信号対ノイズ比SNRを有してもよい。上記において、化学的感応性トランジスタをPMOSデバイスとして記載してもよいが、それらを、1つの実施形態におけるNMOSデバイスとして実現してもよい。さらに、スイッチ例えば、行選択スイッチ、出力スイッチ、充電クリアスイッチを、1つの実施形態のPMOSまたはNMOSトランジスタにより実現してもよい。アレイ形状および読み出しスキーム記載された実施形態は、化学的検出回路の第1の側における複数の第1の出力回路と、第2の、対向する側における複数の第2の出力回路とを備えてもよい化学的検出回路を提供できる。それぞれの対の第1および第2の出力回路間に各々が配置される、画素の複数のタイルをさらに備えてもよい。各タイルアレイは、画素の4つの象限を含んでもよい。各象限は、指定された第1の列が第2の列と交互に配置された列を有してもよい。各第1の列は、第1および第2の象限のそれぞれの第1の出力回路と、第3および第4の象限のそれぞれの第2の出力回路とに接続されてもよい。各第2の列は、第1および第2の象限のそれぞれの第2の出力回路と、第3および第4の象限のそれぞれの第1の出力回路とに接続されてもよい。いくつかの実施形態は、また、少なくとも1つの中央処理装置を有するマザーボードと、マザーボードに連結された出力装置と、マザーボードに接続された化学的検出リーダーボードとを備えてもよい化学的検出システムを提供できる。化学的検出リーダーボードは、化学的検出回路の第1の側における複数の第1の出力回路と、第2の、対向する側における複数の第2の出力回路とを備えてもよい化学的検出回路を有してもよい。化学的検出回路は、それぞれの対の第1および第2の出力回路間に各々が配置される、画素の複数のタイルをさらに備えてもよい。各タイルアレイは、画素の4つの象限を含んでもよい。各象限は、指定された第1の列が第2の列と交互に配置された列を有してもよい。各第1の列は、第1および第2の象限のそれぞれの第1の出力回路と、第3および第4の象限のそれぞれの第2の出力回路とに接続されてもよい。各第2の列は、第1および第2の象限のそれぞれの第2の出力回路と、第3および第4の象限のそれぞれの第1の出力回路とに接続されてもよい。他の実施形態は、化学的検出回路からデータを読み出すための方法を提供できる。方法は、データを読み出すためにタイルの第1の象限を選択するステップ、第1の列の1つのグループと第2の列の1つのグループとを選択するステップ、化学的検出回路の第1の側に配置された出力ピンの第1のセットから第1の列のグループのデータを読み出すステップ、化学的検出回路の第2の側に配置された出力ピンの第2のセットから第2の列のグループのデータを読み出すステップ、ならびに、第1の象限のすべての残りの列が読み出されるまで、第1の列および第2の列の次のグループに対して、選択とデータの読み出しとを繰り返すステップを含んでもよい。図37は、本発明の1つの実施形態による化学的検出回路3700のブロック図を示す。化学的検出回路3700は、画素3702.1~3702.Nおよび3704.1~3704.Nの複数のタイルと、出力回路3706、3708と、制御ロジックおよびデジタルインタフェース3710と、バイアス回路と診断出力ロジック3712とを備えてもよい。各タイル3702.1~3702.Nおよび3704.1~3704.Nは、列方向に形成された画素を含んでもよく、各列が多くの行を含む。例えば、各タイルは、6848列×11136行の画素を含んでもよい。タイル3702.1~3702.Nは、スライス例えば最上部スライスを形成してもよい。タイル3704.1~3704.Nは、別のスライス例えば最下部スライスを形成してもよい。複数のタイル3702.1~3702.Nおよび3704.1~3704.Nは、複合conglomerate画素アレイを形成してもよい。出力回路3706および3708を、タイルの2つの対向する側例えば上部および下部に配置してもよい。出力回路3706および3708と、制御ロジックおよびデジタルインタフェース3710と、バイアス回路および診断出力ロジック3712との各々は、化学的検出回路3700のための入出力データのための複数のピンを含んでいてもよい。1つの実施形態において、化学的検出回路3700を、集積回路チップ上に形成してもよい。さらに、1つの実施形態において、出力回路3706および3708は、デジタル出力を生成するためにアナログデジタル変換器ADCを含んでもよい。さらに、1つの実施形態において、2つのスライスを、別々に操作して、異なる分析物に曝露させてもよい。例えば、データが最上部タイルに対して読み出される間に、最下部タイルは、検査の別のラウンドのための流体の外にフラッシングされてもよい。これは、2つの異なる流体チャネルが異なる作業を同時に行ってもよいデュアルチャネル流体セル例えば、化学的検出回路3700上に取り付けられたとともに用いられてもよい。各タイル3702.1~3702.Nおよび3704.1~3704.Nの画素を、4つの象限に分割してもよく、各々の画素において生成されたデータを、最上部または最下部のいずれかから読み出してもよい。1対のタイルの画素の典型的な構成を、図38Aに示す。図38Aは、本発明の1つの実施形態による化学的検出回路3700図37のの構成要素のブロック図3800を示す。図38Aに示すように、タイル3702.1は、4つの象限すなわち、左上TL象限3802と、右上TR象限3804と、左下BL象限3806と、右下BR象限3808と、4つの選択行レジスタすなわち、左上行選択レジスタ3828と、右上行選択レジスタ3836と、左下行選択レジスタ3830と、右下選択レジスタ3838とを備えてもよい。タイル3704.1は、4つの象限すなわち、左上象限3816と、右上象限3818と、左下象限3812と、右下象限3814と、それぞれの象限の各々のための4つ行選択レジスタすなわち、左上行選択レジスタ3832と、右上行選択レジスタ3844と、左下行選択レジスタ3834と、右下選択レジスタ3846とを備えてもよい。タイル3702.1および3704.1は、電流源およびスウィズルのブロック3810を共有してもよい。電流源およびスウィズルブロック3810は、1対のタイル間にはさまれてもよい。さらに、タイル3702.1および3704.1は、チャネル回路3820、3822と、列マルチプレクサ3848、3850と、出力マルチプレクサ3824、3826と、出力バッファ3840、3842とを含む最上部および最下部出力回路を共有してもよい。チャネル回路3820および3822は、サンプルホールドS/H回路を含んでもよい。1つの実施形態において、タイルの各象限は、各々が複数の行を含んでもよい複数の列を備えてもよい。例えば、象限は、各々が画素の2784行を含んでもよい1712列を有してもよい。1つの実施形態において、各タイルは参照画素を含んでもよい。例えば、各々のタイルの外周面における画素の所定番号例えば4の行および/または列を、参照画素として指定してもよい。参照画素は、バックグラウンドに相当する信号を生成するために用いられてもよく、分析物には曝露されない。画素の1つの行が象限のためのそれぞれの行選択レジスタによって選択されているとき、各列は、出力信号を生成してもよい。1つの実施形態において、象限の各列を、第1または第2の列例えば、奇数列または偶数列として指定してもよく、出力信号を、最上部または最下部の出力回路のいずれかから読み出してもよい。並列読み出し動作のために、列をグループ化してもよい。すなわち、第1の列のグループまたは第2の列n列nは1よりも大きな整数であるのグループを、並列に、同時に一緒に読み出してもよい。例えば、nが8に等しい場合、奇数列グループは、列[1:8]、[17:24]、[33:40]などであってもよく、偶数列グループは、[9:16]、[25:32]、[41:48]などであってもよい。列グループは、それらが存在している象限に従って接続されてもよい。左上象限例えば3802と3812に関して、奇数列グループを、第1の側の出力回路例えば、最上部出力回路は、チャネル回路3820と列マルチプレクサ3848と出力マルチプレクサ3824と出力バッファ3840とを含むに接続してもよく、偶数列グループを、第2の側の出力回路例えば、最下部出力回路は、チャネル回路3822と列マルチプレクサ3850と出力マルチプレクサ3826と出力バッファ3842とを含むに接続してもよい。右上象限例えば3804と3814に関して、奇数列グループを、第1の側の出力回路に接続してもよく、偶数列グループを、第2の側の出力回路に接続してもよい。左下象限例えば3806と3816に関して、奇数列グループを、第2の側の出力回路に接続してもよく、偶数列グループを、第1の側の出力回路に接続してもよい。右下象限例えば3808と3818に関して、奇数列グループを、第2の側の出力回路に接続してもよく、偶数列グループを、第1の側の出力回路に接続してもよい。1つの実施形態において、第1の列のグループのおよび第2の列グループは、第1または第2の側の出力回路のいずれかから相互に同時に読み出されるために、データチャネルを形成してもよい。各データチャネルは、第1の側の出力回路と第2の側の出力回路との間の各々の象限内に配置された第1の列の1つのグループと第2の列の1つのグループと例えば、TL3802、BL3806、BL3816、TL3812の各々からのn個の第1の列およびn個の第2の列を備えてもよい。読み出し動作は、行を選択するために行選択シフトレジスタ例えば垂直シフトレジスタを用い、列を選択するために列シフトレジスタ例えば水平シフトレジスタを用いてもよい。操作開始時、電流源の内部のスイッチおよびスウィズルブロック3810を、信号線に駆動電流を供給するように作動させてもよいが、未使用流出セルの任意の画素選択ラインを無効にしてもよく、すべての行および列シフトレジスタをリセットしてもよい。その後、垂直シフトレジスタは、1ずつカウントアップし始めてもよく、水平シフトレジスタは、16ずつカウントし始めてもよい。フレームのためのデータは、リセット以後、垂直シフトレジスタにより、TL、TR、BLおよびBRの行1を選択し始めてもよい。1つの実施形態において、スウィズルという言葉は、以下の図40に示すように、最下部回路内の異なる列を通過するような方法で、上部の回路内の1列を通過する金属ラインを、最上部および最下部回路間の空間においてルーティングしてもよい構成を表してもよい。読み出し動作を、TL象限例えばTL象限3802から始めてもよい。TL3802内の奇数列の第1のグループ例えばn個の第1の列[1:8]、およびTL3802内の偶数列の第1のグループ例えば、n個の第2の列[9:16]を、水平シフトレジスタによって選択してもよい。TL3802の行1における選択された奇数列の画素を、チャネル回路3820、列マルチプレクサ3848、出力マルチプレクサ3824を介して最上部出力にルーティングしてもよく、その後、それらを、最上部出力バッファ3840を介して読み出してもよい。同時に、TLの行1において選択された偶数列画素を、チャネル回路3822、列マルチプレクサ3850、出力マルチプレクサ3826を介して最下部出力にルーティングしてもよく、その後、それらを、最下部出力バッファ3842を介して読み出してもよい。上記の読み出し時間の間、TL3802の行1内の奇数の画素例えば列[17:24]の次のグループを、チャネル回路3820を介して最上部列マルチプレクサ3848および出力マルチプレクサ3824に接続してもよい。同様に、TL3802の行1内の偶数の画素例えば列[25:32]の次のグループを、チャネル回路3822を介して最下部列マルチプレクサ3850および出力マルチプレクサ3826に接続してもよい。その後、最上部および最下部出力マルチプレクサ3824、3826は、各自のマルチプレクサをそれぞれ切り替えてもよく、続いて、TL3802の行1内の奇数の画素の次のグループを、最上部出力を介して読み出してもよく、TL3802の行1内の偶数の画素の次のグループを、最下部出力を介して読み出してもよい。TL3802の行1からすべての画素が読み出されるまで、これを続けてもよい。行1の読み出し終了時に、TL3802の垂直シフトレジスタは、次の行に移ってもよく、出力は安定し始めてもよい。TL象限3802の行1が完了した後、読み出し動作は、TR象限3804に継続してもよい。TR象限3804内の奇数列の第1のグループ例えば列[1:8]、およびTR象限3804内の偶数列の第1のグループ例えば列[9:16]を、水平シフトレジスタによって選択してもよい。TR象限3804の行1内の奇数列画素の選択された第1のグループを、チャネル回路3820、列マルチプレクサ3848、出力マルチプレクサ3824を介して最上部出力にルーティングしてもよく、その後、それらを、最上部出力バッファ3840を介して読み出してもよい。同時に、TR3804の行1において偶数列画素[9:16]の選択された第1のグループを、チャネル回路3822、列マルチプレクサ3850、出力マルチプレクサ3826を介して最下部出力にルーティングしてもよく、その後、それらを、最下部出力バッファ3842を介して読み出してもよい。上記の読み出し時間の間、TR3804の行1内の奇数の画素例えば列[17:24]の次のグループを、チャネル回路3820を介して最上部列マルチプレクサ3848および出力マルチプレクサ3824に接続してもよい。同様に、TR3804の行1内の偶数の画素例えば列[25:32]の次のグループを、チャネル回路3822を介して最下部列マルチプレクサ3850および出力マルチプレクサ3826に接続してもよい。その後、最上部および最下部出力マルチプレクサ3824、3826は、各自のマルチプレクサをそれぞれ切り替えてもよく、続いて、TR3804の行1内の奇数の画素の次のグループを、最上部出力を介して読み出してもよく、TR3804の行1内の偶数の画素の次のグループを、最下部出力を介して読み出してもよい。TR3804の行1からすべての画素が読み出されるまで、これを続けてもよい。行1の読み出し終了時に、TR3804の垂直シフトレジスタは、次の行に移ってもよく、出力は安定し始めてもよい。TR象限3804の行1が完了した後、読み出し動作は、BL象限3806に継続してもよい。BL象限3806内の奇数列の第1のグループ例えば列[1:8]、およびBL象限3806内の偶数列の第1のグループ例えば列[9:16]を、水平シフトレジスタによって選択してもよい。BL象限3806の行1内の奇数列画素の選択された第1のグループを、チャネル回路3822、列マルチプレクサ3850、および出力マルチプレクサ3826を介して最下部出力にルーティングしてもよく、その後、それらを、最下部出力バッファ3842を介して読み出してもよい。同時に、BL3806の行1において偶数列画素[9:16]の選択された第1のグループを、チャネル回路3820、列マルチプレクサ3848、出力マルチプレクサ3824を介して最上部出力にルーティングしてもよく、その後、それらを、最上部出力バッファ3840を介して読み出してもよい。上記の読み出し時間の間、BL3806の行1内の奇数の画素例えば列[17:24]の次のグループを、チャネル回路3822を介して最下部列マルチプレクサ3850および出力マルチプレクサ3826に接続してもよい。同様に、BL3806の行1内の偶数の画素例えば列[25:32]の次のグループを、チャネル回路3820を介して最上部列マルチプレクサ3848および出力マルチプレクサ3824に接続してもよい。その後、最上部および最下部出力マルチプレクサ3824、3826は、各自のマルチプレクサをそれぞれ切り替えてもよく、続いて、BL3806の行1内の奇数の画素の次のグループを、最上部出力を介して読み出してもよく、BL3806の行1内の偶数の画素の次のグループを、最上部出力を介して読み出してもよい。BL3806の行1からすべての画素が読み出されるまで、これを続けてもよい。行1の読み出し終了時に、BL3806の垂直シフトレジスタは、次の行に移ってもよく、出力は安定し始めてもよい。BL象限3806の行1が完了した後、読み出し動作は、BR象限3808に継続してもよい。BR象限3808内の奇数列の第1のグループ例えば列[1:8]、およびBR象限3808内の偶数列の第1のグループ例えば列[9:16]を、水平シフトレジスタによって選択してもよい。BR象限3808の行1内の奇数列画素の選択された第1のグループを、チャネル回路3822、列マルチプレクサ3850、出力マルチプレクサ3826を介して最下部出力にルーティングしてもよく、その後、それらを、最下部出力バッファ3842を介して読み出してもよい。同時に、BR象限3808の行1において偶数列画素[9:16]の選択された第1のグループを、チャネル回路3820、列マルチプレクサ3848、出力マルチプレクサ3824を介して最上部出力にルーティングしてもよく、その後、それらを、最上部出力バッファ3840を介して読み出してもよい。上記の読み出し時間の間、BR象限3808の行1内の奇数の画素例えば列[17:24]の次のグループを、チャネル回路3822を介して最下部列マルチプレクサ3850および出力マルチプレクサ3826に接続してもよい。同様に、BR象限3808の行1内の偶数の画素例えば列[25:32]の次のグループを、チャネル回路3820を介して最上部列マルチプレクサ3848および出力マルチプレクサ3824に接続してもよい。その後、最上部および最下部出力マルチプレクサ3824、3826は、各自のマルチプレクサをそれぞれ切り替えてもよく、続いて、BR象限3808の行1内の奇数の画素の次のグループを、最上部出力を介して読み出してもよく、BR象限3808の行1内の偶数の画素の次のグループを、最上部出力を介して読み出してもよい。BR象限3808の行1からすべての画素が読み出されるまで、これを続けてもよい。行1の読み出し終了時に、BR象限3808の垂直シフトレジスタは、次の行に移ってもよく、出力は安定し始めてもよい。4つの象限のすべての行1を読み出した後、動作は、TLに戻ってもよく、すべてのタイル例えば3702.1に対して1つのフレームを完結するためにTL、TR、BLおよびBR内の行が読み出されるまで、パターンが繰り返されてもよい。そして、その後、動作は、次のタイル例えば3702.2を継続してもよい。このスキームにより、4つすべての象限から行nを読み出すのに要する時間の3/4で、1つの象限内の行nを安定させることを可能にしうる。1つの実施形態において、一度に1つの象限を完了するように、読み出し動作を実行してもよい。すなわち、象限の1つの行が終了した後、同じ象限の次の行に進み、そして、同一の象限のすべての行が終了した後のみ、次の象限を継続する。1つの実施形態において、最上部スライス例えば3702.1~3702.Nにおけるタイルが同時に動作してもよく、最下部スライスにおけるタイルが最上部スライスの対応するタイルと交互に動作してもよい例えば、3702.1と3704.1とは交互に動作するであろう。図38Bは、本発明の1つの実施形態による、タイルの別々の象限内のシフト方向を示す。図38Bに示すように、1つの実施形態において、読み出し動作は、タイルの中心から始まり、外側へ移行してもよい例えば、行と列の選択レジスタを増加させる。図39は、本発明の1つの実施形態による化学的検出回路3700のデータチャネル3900の一部のブロック図を示す。データチャネル3900は、TL象限3802のn個の第1の列3902およびn個の第2の列3904と、BL象限3806のn個の第1の列3908およびn個の第2の列3906とを備えてもよい。図39は、最上部スライスのデータチャネル3900のみ例えば、タイル3702.1のTL象限3802およびBL象限3806を示す。図示されていないが、データチャネル3900は、タイル3704.1の各々のTL象限3812およびBL象限3816内のn個の第1の列およびn個の第2の列をさらに備えてもよい。図39に示すように、データチャネル3900は、右側の出力チャネル回路3820に接続された最上部の2n個の信号線をもつ2つの2n個の信号線を有してもよい。図示していないが、最下部の2n個の信号線を、左側の出力チャネル回路3822に接続してもよい。n個の第1の列3902およびn個の第2の列3906の画素を、各々、それぞれの最上部の2n個の信号線に接続してもよい。n個の第2の列3904およびn個の第1の列3908の画素を、各々、それぞれの最下部の2n個の信号線に接続してもよい。2n個の信号線の左側における電流源およびスウィズルブロック3810は、各々、それぞれの信号線を駆動してもよい2n個の電流源を設けてもよい。さらに、2n個の信号線を、電流源およびスウィズルブロック3810においてスウィズルしてもよいスウィズルの1つの典型的な実施形態の詳細は、この後図40に関して記載される。動作の間、最上部の2n個の信号線からのデータは、チャネル回路3820、列マルチプレクサ3848、出力マルチプレクサ3824および出力バッファ3840から読み出されてもよく、最下部2n個の信号線は、左の対応する回路から読み出されてもよい。図40は、本発明の1つの実施形態による化学的検出回路3700図37のの信号線のスウィズル構成を示す。化学的検出回路3700の1つの実施形態において、画素の列が化学的検出回路3700例えばICチップの最上部の列回路または化学的検出回路3700の最下部の列回路に接続されるように、各々の列を貫通する2つの出力線路があってもよい。列出力線路は、ダイの全面に及んでもよく、非常に長く、かつしたがって、混線に弱い可能性がある。混線を低減するために、列出力線路は、化学的検出回路3700の中央例えば、図38Aの電流源およびスウィズルブロック3810内でスウィズルされてもよい。図40に示すように、4列は8つのワイヤを有してもよい例えば、各列は2つのワイヤを含んでもよい。各ワイヤを、最上部列回路4002または最下部列回路4004のいずれかに接続してもよい。例えば、ワイヤA、D、EおよびHを、最上部列回路4002に接続してもよく、ワイヤB、C、FおよびGを、最下部列回路4004に接続してもよい。8つのワイヤのシーケンスを、中央においてスウィズルしてもよい。例えば、ワイヤAの上半分は、列1の画素を貫通してもよく、ワイヤAの下半分は列2の画素を貫通してもよい。ワイヤBの上半分は、列1の画素を貫通してもよく、ワイヤBの下半分は、列3の画素を貫通してもよい。ワイヤCの上半分は、列2の画素を貫通してもよく、ワイヤCの下半分は、列1の画素を貫通してもよい。ワイヤDの上半分は、列2の画素を貫通してもよく、ワイヤDの下半分は、列4の画素を貫通してもよい。ワイヤEの上半分は、列3の画素を貫通してもよく、ワイヤEの下半分は、列1の画素を貫通してもよい。ワイヤFの上半分は、列3の画素を貫通してもよく、ワイヤFの下半分は、列4の画素を貫通してもよい。ワイヤGの上半分は、列4の画素を貫通してもよく、ワイヤGの下半分は、列2の画素を貫通してもよい。ワイヤHの上半分は、列4の画素を貫通してもよく、ワイヤHの下半分は、列3の画素を貫通してもよい。1つの実施形態において、図40に示すパターンによるスウィズルを、4列ごとに繰り返してもよい。結果として、混線は、50程度を低減できる。図41は、本発明の1つの実施形態による、化学的検出回路からデータを出力するプロセス4100を示す。プロセス4100を、化学的検出回路3700によって実行してもよい。プロセス4100をステップ4102から始めてもよく、ここで、データを読み出すためにタイルの第1の象限を選択してもよい。図38Aに関して上で記載したように、例えば、読み出し動作を、タイル例えば3702.1に関して左上象限3802から始めることによって実行してもよい。その後、プロセス4100は、ステップ4104に進んでもよい。ステップ4104において、プロセス4100が、第1の列の1つのグループおよび第2の列の1つのグループを選択してもよい。上記のように、読み出し動作を、第1の列および第2の列のグループ例えば、奇数列[1:8]および偶数列[9:16]において実行してもよい。その後、ステップ4106において、プロセス4100は、出力ピンの第1のセット例えば最上部出力バッファ3840から第1の列のグループ、出力ピンの第2のセット例えば最下部出力バッファ3842から第2の列のグループのデータを読み出してもよい。その後、プロセス4100は、ステップ4108に進んでもよい。ステップ4108において、第1の象限のすべての残りの列が読み出されるまで、プロセス4100は、第1の列の次のグループおよび第2の列の次のグループに対して、選択とデータの読み出しを繰り返してもよい。例えば、化学的検出回路3700は、第1の象限例えばTL象限3802のすべての残りの列に対して、奇数列グループ[17:24]、[33:40]など、および偶数列グループ[25:32]、[41:48]などに対する読み出し動作を繰り返してもよい。図42は、本発明の1つの実施形態による、化学的検出のためのシステムアーキテクチャ4200を示す。システムアーキテクチャ4200は、マザーボード4202と、出力装置4208と、リーダーボード4210と、バルブボード4212とを備えてもよい。マザーボード4202は、CPU4204と、ストレージ4206例えば、ダブルデートレートDDRメモリデバイスとを含んでもよい。CPU4204は、2つのコアから6つのコアに拡大してもよい。メモリDDR4206は、1GB~96GBのDDR3ダブルデータレートタイプ3であってもよい。マザーボード4202は、また、オンボードRAID6つのSATAポートおよびグラフィックスプロセッサボードGPUをサポートしてもよい。出力装置4208は、高輝度を有するカラーディスプレイ例えばXGAマルチタッチ入力独立型およびディスプレイ独立型8線式アナログ抵抗膜方式であってもよい。リーダーボード4210は、センサ4218例えば化学的検出回路3700と、他の周辺回路アナログおよびデジタル化学センサ用の図43および図44にそれぞれ示す詳細とを含んでもよい。バルブボード4212は、FPGA4214とバルブ制御4216とを含んでもよい。動作の間、バルブボードの動作を制御するために、FPGA4214を、制御ロジックによりロードしてもよい。バルブ制御4216は、センサ4218により分析される分析物を含む流体の流れを制御する複数のバルブ例えば30個のバルブを含んでもよい。バルブボード4212は、サーミスタ入力圧力センサ入力をさらに含み、例えばサンプルの試験の間に反応を制御することを支援するためにセンサ4218および分析物のための加熱器/冷却器を制御できる加熱器/冷却器制御図示せずをさらに含んでもよい。1つの実施形態において、マザーボード4202およびリーダーボード4210を、PCIexpressPCIe規格に従ってリーダーボード4210に接続してもよく、バルブボード4212を、LVDS上のシリアルリンク低電圧用の差動シグナリングにより接続してもよい。図43は、本発明の1つの実施形態による化学的検出回路のためのアナログリーダーボード4300を示す。アナログリーダーボード4300は、アナログ化学センサ4302と、クロック4304と、電源4306と、LVDS用シリアルリンク4308と、リーダーFPGA4310と、メモリ4312と、ADC4314と、PCIeスイッチ4316と、PCIeコネクタ4318と、2つのサテライトFPGAブロック4320および4322と、基準電源およびDACブロック4324とを含んでもよい。アナログ化学センサ4302は、化学的検出回路3700のICチップの実施形態であってもよい。アナログ化学センサ4302から読み出されたアナログデータを、ADC4314それは基準電源およびDAC4324を用いてもよいによりデジタル化してもよい。デジタル化データを、サテライトFPGA4320または4322それは補正の安定を実行してもよいに送信してもよく、その後、リーダーFPGA4310に送信してもよい。リーダーFPGA4310は、複数のDDRメモリブロックを含んでもよいメモリ4312内のデータをバッファリングしてもよい。リーダーFPGA4310は、また、フレーム平均値算出例えば、画素の複数フレーム間でデータ値を平均するを実行してもよく;これは、アナログ化学センサが要求されたものよりも高いフレームレート例えば30FPSまたは可変レートフレーム平均化例えば異なるレートにおける画素時間歴の異なる部分の平均でデータを読み出してもよく、その後、PCIeスイッチ4316およびPCIeコネクタ4318を介してサーバのマザーボード例えば図42のマザーボード4202にデータを送信してもよいので、可能である。PCIeスイッチ4316は、PCIeコネクタ4318のPCIex16リンクに対するリンクを多重化するマルチプレクサを含んでもよい。LVDS4308は、バルブボード例えば図42のバルブボード4212に対するシリアルリンクを設けてもよい。リーダーボード4300の電力を、電源4306により供給してもよく、タイミング信号を、クロック4304により供給してもよい。1つの実施形態において、ADC4314を、アナログ化学センサ4302の近くに配置してもよい。図44は、本発明の1つの実施形態による化学的検出回路のためのデジタルリーダーボード4400を示す。デジタルリーダーボード4400は、デジタル化学センサ4402と、クロック4404と、電源4406と、LVDS用シリアルリンク4408と、リーダーFPGA4410と、メモリ4412と、PCIeスイッチ4416と、PCIeコネクタ4418とを含んでもよい。デジタル化学センサ4402は、オンチップの出力データ信号をデジタル化するチップ上に組み込んだADCを有する化学的検出回路3700図37ののICチップの実施形態であってもよい。クロック4404、電源4406、LVDS用シリアルリンク4408、リーダーFPGA4410、メモリ4412、PCIeスイッチ4416およびPCIeコネクタ4418は、アナログデジタルリーダーボード4300上のそれらの相当物と同様の機能を実行してもよい。1つの実施形態において、デジタル化学センサ4402を、デジタルリーダーボード4400とは別の代替可能なボード上に配置してもよい。図45は、本発明の1つの実施形態による化学的検出回路のための出力構成のブロック図4500を示す。ブロック図4500は、アナログ化学的検出器4502から出力されるアナログデータのためのアナログフロントエンドおよびノイズ計算を示すことができる。DAC4504は、デジタル基準値に従ってアナログ信号を生成してもよく、DAC4504からのアナログ信号を、バッファ4506.1~4506.4によりバッファリングしてもよい。アナログ化学的検出器4502からの出力を、増幅器4508.1~4508.4により増幅してもよく、増幅信号を、低域通過フィルタ4510.1~4510.4によりフィルタリングしてもよい。フィルタリングされた信号を、複数の差動増幅器4514.1~4514.4を含んでもよいADCモジュール4512に入力してもよい。増幅信号は低域通過フィルタ4516.1~4516.4の別のラウンドを通過してもよく、最後に信号を、クアッドADC4518によりデジタルデータに変換して、FPGAに送信してもよい。クアッドADC4518は、クロックファンアウト4524からクロック信号を受信してもよい。クロック信号を、発振器4520からの信号に基づいて、PLL4522により生成してもよい。1つの実施形態において、アナログ化学的検出器4502は、化学的検出回路3700のICチップの実施形態であってもよい。図46は、本発明の1つの実施形態による化学的検出回路のための帯域幅利用のブロック図4600を示す。アナログ化学的検出器4602は、複数のADC4604に、そのデータを送信してもよい。ADC4604は、FPGA4606にデジタルデータを送信してもよく、CPU4608、ストレージ装置4616および4618例えばDDR3メモリに順番にデータを送信してもよい。CPU4608は、データを、メモリキャッシュ4610例えばDDR3メモリおよびハードドライブ4612、4614内にキャッシュしてもよい。1つの実施形態において、アナログ化学的検出器4602は、化学的検出回路3700のICチップの実施形態であってもよい。図46で与えられた数は、理論上の最大限であってもよい。FPGA4606は、サンプルの3:1圧縮例えば補正の安定、およびフレームの2:1またはより大きな圧縮例えばフレーム平均化を実行してもよい。図47は、本発明の1つの実施形態によるアナログリーダーボード例えば図43のアナログリーダーボード4300のためのクロック分配のブロック図4700を示す。アナログリーダーボードの様々な構成要素のためのクロック信号を、100MHzの発振器4702に基づいて生成してもよい。クロック発振器4704は、100MHzの発振器4702からの信号を受信し、様々なクロック信号を生成してもよい。例えば、クロック発振器4704は、2つのゼロ遅延バッファ4706.1および4706.2と、フリップフロップ4716と、FPGA4714の第1のPLL例えばアナログリーダーボード4300のリーダーFPGA4310とに送信される120MHzのクロック信号を生成してもよい。ゼロ遅延バッファ4706.1および4706.2は、例えば840MHzの周波数で、FPGA4720.1および4720.2例えばアナログリーダーボード4300のサテライトFPGA4320および4322にデジタル化データを送信するために、ADCのためのADCセット4718.1および4718.2に120MHzのクロック信号を供給してもよい。FPGA4714の第1のPLLは、それぞれのFPGA4720.1および4720.2内の第1のPLLにクロック信号を送信し、また、FPGA4714のフリップフロップポートに内部のクロック信号を送信してもよい。フリップフロップ4716は、クロック発振器4704から、FPGA4714のフリップフロップポートの出力および120MHzのクロック信号に基づいて、データの読み出しのためにチャネル増加/減少信号を生成してもよい。発振器4702は、また、クロックドライバ4708それはFPGA4720.1および4720.2の第2のPLLのためのクロック信号をそれぞれFPGA4714の第2のPLLに供給してもよいのための33MHzのクロック信号を生成してもよい。FPGA4714内の第2のPLLは、内部クロック例えば267MHzを生成してもよい。1つの実施形態において、これらのクロックのすべてに基づくことは、センサのチャネル出力およびADCによるサンプリングの同期を可能にし得る。アナログ基板リーダーの外部への通信はPCIeコネクタからの100MHzのクロック信号に基づいてもよい。PCIeコネクタからの100MHzのクロック信号を、PCIeクロックバッファ4710によりバッファリングしてもよい。バッファリングされた100MHzのクロック信号を、FPGA4714の第1および第2のSerDesPLLシリアライゼーション/デシリアライゼーション位相ロックループに送信してもよく、PCIeスイッチ4712例えば、PCIeスイッチ4316にも送信してもよい。1つの実施形態において、ゼロ遅延バッファ4706.1および4706.2は、化学的検出器図示せずのADCサンプルクロックとデータチャネルとの間のスキュー調整を可能にしてもよい。クロックは、可能な場合、差動LVDSであってもよいが、化学的検出器のチャネルのためのクロックは、差動の低電圧正エミッタ結合型論理素子LVPECLであってもよい。さらに、1つの実施形態において、ADCおよびデータチャネル120MHzクロックの組み合わせは、低ジッタ例えば、<15ps、描いたように、rmsで~4.5である必要がある。1つの実施形態において、アナログ化学センサの場合において、センサに供給されるクロックはチャネル増加/減少信号であってもよく、これによりチャネルスイッチおよびADCによるサンプリングの同期が可能になる。図48は、本発明の1つの実施形態によるシステムコンポーネントの配電のためのブロック図4800を示す。PC電源4802を、AC入力に連結してもよい。バルブボード4804例えばシステムアーキテクチャ4200のバルブボード4212は、2つの4ピンコネクタによりPC電源4802から電力を受信してもよい。マザーボード4806例えばシステムアーキテクチャ4200のマザーボード4202は、2つの8ピンコネクタおよび1つの24ピンコネクタによりPC電源4802から電力を受信してもよい。マザーボード4806に電力を供給する24ピンケーブルは、リーダーボード4808例えば、システムアーキテクチャ4200のリーダーボード4210それはアナログリーダーボード例えば4300またはデジタルリーダーボード例えば4400であってもよいにも電力を供給するためにYケーブルであってもよい。リーダーボード4808は、複数の電源レギュレータ例えば低ドロップアウトリニアレギュレータプログラミング可能な出力ローレベルドロップアウトレギュレータおよび/またはDC/DC電源例えば高電圧高電流DC/DC電源を含むことができる搭載電源4810を含んでもよい。1つの実施形態において、DC/DCのすべてのスイッチング電源は、メインリーダーボードクロックに同期してもよい。これは、他の場所で用いられるクロックに対して拍動することから、電源からのいかなるスイッチングノイズも維持してもよい。さらに、スイッチング電源のためのクロックを、PC電源上の瞬間電流負荷が最小化されるような時間内に配置してもよい。図49は、本発明の1つの実施形態によるアナログリーダーボードのDACのためのブロック図4900を示す。DAC構成4900は、基準電源4902と、DAC4904と、抵抗器4906およびコンデンサ4908を含む低域通過フィルタとを含んでもよい。フィルタリングされた信号を、演算増幅器4910により増幅してもよい。演算増幅器4910からの出力は、ビーズ4912および複数のコンデンサ4914例えば、バルクLPF/LF充電によりフィルタリングされてもよい。その後、フィルタリングされた信号を、ローカルデカップリング回路例えばコンデンサ4918および対応する抵抗器4920を介して演算増幅器4916.1~4916.4の第1の入力に送信してもよい。演算増幅器4916.1~4916.4に対する第2の入力は、それぞれのチャネル入力4924.1~4924.4であってもよい。演算増幅器4916.1~4916.4の出力は、それぞれのフィードバック抵抗器4922.1~4922.4を介して第1の入力に戻るまで連結されてもよい。1つの実施形態において、複数のDACを、チャネルオフセット、基準電圧、電極ドライブ、ビルトインセルフテストBISTドライブおよびISFETバイアスに供給してもよい。図50は、本発明の1つの実施形態によるアナログリーダーボード5000のためのFPGA構成のブロック図を示す。アナログリーダーボード5000は、アナログリーダーボード4300の1つの実施形態であってもよい。アナログリーダーボード5000は、複数のADCモジュール5002.1および5002.2と、2つのサテライトFPGA5004.1および5004.2例えば、サテライトFPGA4320および4322と、リーダーFPGA5006例えば、リーダーFPGA4310およびそのメモリモジュール5008.1および5008.2と、PCIeスイッチ5010例えばPCIeスイッチ4316と、アナログ化学センサ5012例えばアナログ化学センサ4302と、LVDSドライバおよび受信器5014例えばLVDS4308と、複数のDACモジュール5016および5018とを備えてもよい。1つの実施形態において、ADCモジュール5002.1、5002.2の各ADCは、PLLを含んでもよい。サテライトFPGA5004.1および5004.2は、サンプル平均化それは、リーダーFPGA5006からのDstrobeデータストローブ信号、およびサテライトFPGA5004.1、5004.2内のソフトウェア機構により制御されてもよいを実行してもよい。さらに、1つの実施形態において、リーダーFPGA5006のための制御ロジックは、2つの画像1デフォルトのローダ画像、および2現在のランタイム画像を保持するSPIフラッシュメモリ例えばEEPROMであってもよいメモリモジュール5008.1および/または5008.2からロードされてもよい。サテライトFPGA5004.1および5004.2のための制御ロジック例えば画像を、PCIe上のマザーボード例えばマザーボード4202からリーダーFPGA5006によりロードしてもよい。さらに、1つの実施形態において、FPGAバルブFPGA4214を含むを、PCIeリセットにより構成解除し、再びロードしてもよい。また、一旦PCIeFPGAがプログラミングされたら、PCI列挙は止めてもよい。図51は、本発明の1つの実施形態によるリーダーボード5100のためのFPGA出力監視のブロック図を示す。リーダーボード5100は、リーダーボード4808の1つの実施形態であってもよい。リーダーボード5100は、24ピンコネクタ5106からの5Vおよび12Vの入力を受信する電源モジュール5102例えば電源4810を備えてもよい。電源モジュール5102は、リーダー5104の残りのものに電力を供給してもよい。電源モジュール5102からの出力電圧を、複数の電圧モニタ5108および5112により監視してもよい。第1の電圧モニタ5108は、24ピンコネクタ5106からその電源VCCを受信し、監視された電圧VCCを含むのうちの1つが所定の電圧レベル例えば1.5の偏差から閾値を超えて逸脱する場合、リセットRST信号を生成してもよい。電圧モニタ5108からのRST信号を、ORゲート5116により、PCIeコネクタ5110からのリセット信号でORしてもよい。ORゲート5116の出力は、第2の電圧モニタ5112それは、また24ピンコネクタ5106からその電源VCCを受信し、監視された電圧VCCを含むのうちの1つが所定の電圧レベル例えば1.5の偏差から閾値を超えて逸脱する場合、リセットRST信号を生成してもよいのための監視された電圧として入力されてもよい。電圧モニタ5112からのRST信号を、クロックドライバ5114に送信してもよく、これは、リーダー5104の残りのものに対するリセット信号とnCONFIG信号を生成してもよい。クロックドライバ5114からのリセット信号を、リーダーボードのPCIeスイッチに送信してもよい。クロックドライバ5114からのnCONFIG信号を、FPGAを再びロードするためにリーダーボードのFPGAに送信してもよい。1つの実施形態において、電圧モニタ5108からのRST信号をPCIeコネクタ5110からのリセット信号でORすることは、nCONFIGパルス幅の要件を満たすことを保証できる。列ADCおよび直列変換器回路記載された実施形態は、化学的感応性画素の列を備えてもよい化学的検出回路を提供できる。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。化学的検出回路は、化学的感応性画素の列に連結された列インタフェース回路と、列インタフェース回路に連結されたアナログデジタル変換器ADCとをさらに備えてもよい。いくつかの実施形態は、また、化学的感応性画素の複数の列を備えてもよい化学センサを提供できる。各列は、行方向に形成された複数の化学的感応性画素を備えてもよい。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。化学センサは、化学的感応性画素の列に連結された列インタフェース回路と、列インタフェース回路に連結されたアナログデジタル変換器ADCとをさらに備えてもよい。他の実施形態は、化学的検出回路のための出力信号を生成する方法を提供できる。方法は、化学的検出回路の行デコーダにより行選択信号を生成するステップを含んでもよい。化学的検出回路は、化学的検出画素の列を含む画素アレイを有してもよい。各化学的検出画素は、化学的感応性トランジスタと行選択装置とを含んでもよい。方法は、選択された化学的検出画素のそれぞれの行選択装置に行選択信号を印加するステップ、化学的検出画素の列の読み出し信号ラインにおけるアナログ信号を、アナログデジタル変換器ADCによりデジタル信号に変換するステップ、ならびに、化学的検出回路のための出力信号として、変換されたデジタル信号を出力するステップを、さらに含んでもよい。記載された実施形態は、列および行方向に形成された複数の化学的感応性画素を備える画素アレイを備えてもよい化学的検出回路を、さらに提供できる。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。化学的検出回路は、1対のアナログデジタル変換器ADC回路ブロックと、1対のADC回路ブロックにそれぞれ連結された1対の入出力I/O回路ブロックと、1対のIO回路ブロックに連結された複数のシリアルリンク端子とをさらに備えてもよい。記載された実施形態は、化学的検出装置からデータを読み出すための方法をさらに提供できる。方法は、化学的検出装置上の化学的感応性画素の複数の列からデータを並列に読み出すステップを含んでもよい。各化学的感応性画素は、化学的感応性トランジスタと行選択装置とを備えてもよい。方法は、化学的感応性画素の複数の列から読み出されたデータを並列にデジタル化するステップ、化学的感応性画素の各列についてデジタル化データをそれぞれ並列に直列化するステップ、複数のシリアルリンク上のバッファリングされたデジタル化データを並列に伝送するステップをさらに含んでもよい。図52は、本発明の1つの実施形態によるデジタル化学的検出回路5200を示す。デジタル化学的検出回路5200は、画素アレイ5202と、行デコーダ5204.1および5204.2と、列ADC5206.1および5206.2と、I/O回路5208.1と、複数のバイアス回路5210.1~5210.3と、タイミングシーケンサ5212および5208.2と、複数の出力ターミナルD[0]~D[N-1]とを備えるICチップであってもよい。画素アレイ5202は、画素の複数の行を含む各々の列により、列方向に形成された化学的検出画素を備えてもよい。1つの実施形態において、画素アレイ5202は、画素の多くのタイルを含んでもよく、タイルは、図37に関して上で記載されたようにスライスに配置してもよい。行デコーダ5204.1および5204.2は、制御ロジックに基づいて画素の行のための行選択信号を生成してもよい。1つの実施形態において、列ADC5206.1および5206.2は、各々1列に対応する複数のADCを含んでもよい。別の実施形態において、列ADC5206.1および5206.2は、複数のADCを含んでもよく、各ADCを、いくつかの列の間で例えば、1つ以上のマルチプレクサを用いて共有してもよい。さらに、1つの実施形態において、列ADC5206.1および5206.2は、オフセット補正を実行してもよい。バイアス回路5210.1~5210.3は、化学的検出回路5200のために必要とされるすべてのバイアスおよび基準電圧をチップ上に生成してもよい。すなわち、化学的検出回路5200は、外部アナログ基準信号をもたない。バイアス回路5210.1~5210.3は、機能するためのVDDAなどのような外部電源電源を必要としてもよい。タイミングシーケンサ5212は、化学的検出回路5200に対して内部タイミング信号を供給してもよい。複数の出力ターミナルD[0]~D[N-1]は、ICチップ外部の1つ以上の装置にシリアルリンクを提供してもよい。シリアルリンクは、プリント回路板伝送線路を用いてもよい。伝送線路上のシグナリングは、差動シグナリングまたはCMOSシグナリングを用いてもよい。差動シグナリングは、任意の差動信号方式例えば低電圧用差動シグナリングLVDSまたは電流モード論理CMLであってもよい。1つの実施形態において、出力ピンの半分はチップ5200の一方の側に配置され、別の半分は対向する側に配置されてもよい。数Nは偶数例えば24と32であってもよい。さらに、1つの実施形態において、シリアルインタフェースは、プログラミング可能であってもよい。例えば、ドライバの強度を、所定のシステムのためにプログラミングして調整してもよい。ドライバの型LVDS、CML、CMOSもプログラミングしてもよい。さらに、オンチップ末端を、有効にしてもよいし無効にしてもよい。プロトコルの様々な態様を、ランレングス制御および形式などのように構成してもよい。図53は、本発明の1つの実施形態による図52のデジタル化学的検出回路の出力回路のさらに詳細なブロック図5300を示す。図53に示すように、画素アレイのデータ出力を読み出すために、列インタフェース5302を、画素アレイ例えば画素アレイ5202に接続してもよい。列比較器5304は、複数の比較器例えばADCを含んでもよい。1つの実施形態において、列比較器5304は、オフセット補正を実行してもよい。DAC5312.1および5312.2は、アナログデジタル変換を実行するために、列比較器5304のための基準電圧を供給してもよい。1対のラッチブロック5306および5308は、出力データのためのバッファを設けてもよい。デジタル化データは、グレイコードブロック5314.1および5314.2により備えられた制御に従って、まず列比較器からAラッチ5306に送信され、その後、Aラッチ5306からBラッチ5308に送信されてもよい。複数の出力直列変換器5310.1~5310.nを、バッファと出力ターミナルD[0]~D[n-l]例えばn=N/2との間に連結してもよい。グレイコード回路5314.1~5314.2は、所定の比較器を移行するときグレイコードがメモリにラッチされうるように、比較器5304により制御されるラッチのすべてにデジタルカウントを分配してもよい。比較器5304のすべての比較器のためのグローバルな基準を確立するDACランプ回路と同期的にカウントするように、このグレイコードを設定してもよい。グローバルな基準が所定の列で保持されたピクセル値以下に下がるときに、対応する比較器が作動してもよい。比較器が非同期的にクロックに移行できるので、無効コードを回避するために、全ての時点で1ビット移行しか行われない場合のグレイコードを用いてカウントを分配してもよい。1つの実施形態において、各出力端子は、差動シグナリング例えば低電圧用の差動シグナリングのための2つのピンを備えてもよい。1つの実施形態において、Aラッチ5306は、マスタラッチであってもよい。その一方でBラッチ5308は、スレーブラッチであってもよい。ラッチは、先に変換された行の読み出しと並列に、アナログデジタル変換を実行することを可能にしてもよい。オンチップバイアスおよび基準電圧は、バイアスおよび擬似回線ブロック5316により供給されてもよい。図53に示すように、バイアスおよび擬似回線ブロック5316は、列インタフェース回路5302と、DAC5312.1および5312.2と、グレイコード回路5314.1~5314.2とにバイアスおよび基準電圧を供給してもよい。さらに、図53に示すように、タイミングシーケンサ回路5320は、グレイコード回路5314.1~5314.2と、DAC5312.1~5312.2と、行デコーダ5318.1~5318.2と、画素制御および列制御とに、タイミング信号を供給してもよい。タイミングシーケンサ5320は、リセットおよびテストモードのためのピンTMODE、TEN、RSTに接続されてもよい。タイミングシーケンサ5320はまた、SPIなどの連続プロトコルによりレジスタをプログラミングするためのSDA、SCL、CLKのためのピンに接続されてもよい。タイミングシーケンサ5320は、フレーム時間の間に各々の行を進行し、且つ各行時間の間に回路に励振を供給することによって、チップ上のすべてのタイミングを制御してもよい。画素が様々な方法で動作できるので、制御信号の動作を変更するためにタイミングシーケンサ5320を再プログラムしてもよい。図54は、本発明の1つの実施形態による直列変換器回路5400を示す。直列変換器回路5400は、複数のシフトレジスタ5402と、ビット整列ロジック5406と、1対のピンポンレジスタ5406と、ピンポンレジスタのうちの1つを選択するためのマルチプレクサ5408と、マルチプレクサ5408およびビルトインセルフテストBISTからの出力を多重化するためのマルチプレクサ5410と、符号器5412と、直列変換器5416と、ドライバ5418とを備えてもよい。シフトレジスタ5402は、I/Oバッファの一部であってもよい。1つの実施形態において、図54に示すように、14ビットシフトレジスタを用いてもよい。シフトレジスタからシフトされたデータを、ビット整列ロジック5406ここでデータが整列できるに送信してもよい。例えば、14ビットのデータは、整列制御に従って8ビットのデータに整列してもよい。整列ロジック5406からの整列データは、データ内のグリッチを防ぐためにタイミングをオーバーラップさせながら各々平行なワードをラッチする1対のピンポンレジスタ5406に送信されてもよい。その後、マルチプレクサ5408は、そのデータをマルチプレクサ5410に出力するために、1対のピンポンレジスタ5406のうちの1つを選択してもよい。マルチプレクサ5410は、マルチプレクサ5408からの出力データまたは符号器5412に送信されるBISTデータのいずれかを選択してもよい。DC平衡を得るために、8b/10bなどのような符号化スキームを用いてもよい。したがって、1つの実施形態において、符号器5412は、8B10B符号器であってもよい。他の符号化スキームも適用できることに留意するべきである。符号器5412からの暗号化データを、ドライバ5418により直列変換器5413および送電端出力内に直列化してもよい。1つの実施形態において、直列変換器5413を、PLLクロック信号により駆動してもよい。1つの実施形態において、ドライバ5418を、低電圧差動シグナリングにより送信データ信号に構成してもよい。1つの実施形態において、ドライバ5418は、差動モードで動作してもよく、ここで、1ビットが、各々の送信クロック信号で伝送されてもよく、1対の出力ピンが差動データ対を搬送してもよい。別の実施形態において、ドライバ5418はデュアルチャネルモードで動作してもよく、ここで、出力端子の1対の出力ピンにより送信クロックサイクルごとに並列に2ビットを伝送してもよい。図55は、さらに詳細なブロック図5500を示す。図55に示すように、直列変換器5413は、複数のレジスタ5502と、1対のマルチプレクサ5504と、1対のレジスタ5506と、マルチプレクサ5508と、バッファレジスタ5510とを備えてもよい。レジスタ5502は、各々、暗号化データの1ビットを保持してもよい。レジスタ5502は、PLLクロック信号の10分の1のクロック速度で動作してもよい。レジスタ5502からの出力を、1対のマルチプレクサ5504に送信してもよい。マルチプレクサ5504の各々は、1対のレジスタ5506のうちの1つに送信される出力を生成してもよい。1対のレジスタ5506は、PLLクロック信号のクロック速度の半分で動作してもよい。1対のレジスタ5506からの出力を、マルチプレクサ5508に入力してもよく、これは、出力するべき1対のレジスタ5506からの出力のうちの1つを選択してもよい。マルチプレクサ5508からの出力を、バッファレジスタ5510に送信してもよい。バッファレジスタ5510は、ドライバ5418にその内容を送信するためにPLLクロック信号のクロック速度で動作してもよい。図56は、本発明の1つの実施形態によるデジタル化学的検出回路のブロック図を示す。図56は、本発明の1つの実施形態によるデジタル化学的検出回路のレイアウトを示す。図57は、本発明の1つの実施形態による別のデジタル化学的検出回路のブロック図を示す。図56は、本発明の1つの実施形態によるデジタル化学的検出回路の別のレイアウトを示す。図58は、本発明の1つの実施形態による別のデジタル化学的検出回路5800のブロック図を示す。デジタル化学的検出回路5800は、画素アレイ5802と、複数の出力回路5804.1~5804.2と、複数のシリアル出力回路5806.1~5806.2と、複数の行選択回路5808.1~5808.2と、クロックツリー5810と、複数の温度計5812とを備えてもよい。画素アレイ5802は、図14Aに示す2T画素アレイ1400であってもよく、図14Aに従って構成される複数の2T画素を備えてもよい。行選択5808.1~5808.2は、図52~図53に関して上で記載されたような行デコーダであってもよい。また、出力回路5804.1~5804.2は、図52~図53に関して上で記載されたような、列インタフェースと、オフセット補正と、列ADCとを含んでもよい。シリアル出力回路5806.1~5806.2は、図52~図55に関して上で記載された直列変換器回路を含んでもよい。クロックツリー5810は、図52~図53に関して上で記載されたタイミングシーケンサの1つの実施形態であってもよい。1つの実施形態において、デジタル化学的検出回路5800は、チップ上に配置された4つの温度計を含んでもよい。さらに、1つの実施形態において、4つの温度計を、画素アレイ5802の4つの隅、またはその近くに配置してもよい。本発明のいくつかの実施形態を、本明細書に具体的に示し、記載した。但し、本発明の変更および変形物が、上記の教示により網羅されることは、十分に理解されるであろう。他の例において、実施形態を不明瞭にしないように、周知の操作、構成部品および回路は、詳細に記載していない。本明細書に開示された特定の構造的機能的な詳細は、典型的なものであり得、必ずしも実施形態の範囲を限定しないことは、十分に理解され得る。例えば、いくつかの実施形態は、NMOSにより記載される。当業者は、同様にPMOSを用いてもよいことを十分に理解するであろう。当業者は、本発明が様々な形式により実現されてもよいし、且つ様々な実施形態が単独でまたは組み合わせて実行されてもよいことを、前述の説明から十分に理解できる。したがって、本発明の実施形態は、その特定の例に関連して記載されているが、他の変更が図面、明細書および添付の特許請求の範囲に関する研究に熟練した実施者には明らかであるので、本発明の実施形態および/または方法の真の範囲を、そのように限定するべきでない。様々な実施形態を、ハードウェア要素、ソフトウェア要素、またはその両方の組み合わせを用いて実行してもよい。ハードウェア要素の例は、プロセッサ、マイクロプロセッサ、回路、回路素子例えば、トランジスタ、抵抗器、キャパシタ、誘導子など、集積回路、ASIC特定用途向け集積回路、プログラマブルロジックデバイスPLD、デジタル信号プロセッサDSP、フィールドプログラマブルゲートアレイFPGA、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含んでもよい。ソフトウェアの例は、ソフトウエアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械語プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、プロシージャ、ソフトウェアインターフェース、アプリケーションプログラムインターフェースAPI、命令セット、コンピューティングコード、計算機コード、コードセグメント、計算機コードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせを含んでもよい。1つの実施形態がハードウェア要素および/またはソフトウェア要素を用いて実行されるかどうかの判定は、所望の電算機の速度、電力レベル、耐熱性、処理サイクル量、入力データ速度、出力データ速度、メモリリソース、データバス速度、および他の設計または性能の制約などのいくつかの要素によって変動し得る。いくつかの実施形態は、例えば、マシンにより実行された場合、該実施形態による方法および/または操作を該マシンに実行させることができる命令または命令セットを記憶できるコンピュータ読み取り可能な媒体または物品を用いて実行されうる。このようなマシンは、例えば、任意の好適な処理プラットフォーム、コンピューティングプラットフォーム、コンピュータ装置、処理デバイス、コンピューティングシステム、処理システム、コンピュータ、プロセッサなども含み、ハードウェアおよび/またはソフトウェアの任意の適切な組み合わせを用いて実行されてもよい。コンピュータ読み取り可能な媒体または物品は、例えば、任意の好適な型のメモリユニット、メモリデバイス、メモリ物品、メモリ媒体、ストレージデバイス、ストレージ物品、記憶媒体および/またはストレージ装置例えば、リムーバブルメディアまたは非リムーバブルメディア、消去可能メディアまたは非消去可能メディア、書き込み可能メディアまたは再書き込み可能メディア、デジタルメディアまたはアナログメディア、ハードディスク、フロッピーディスク、コンパクトディスクを使った読み出し専用メモリCD-ROM、書き込み可能コンパクトディスクCD-R、再書き込み可能コンパクトディスクCD-RW、光ディスク、磁気媒体、光磁気媒体、リムーバブルメモリカードまたはディスク、各種ディジタルバーサタイルディスクDVD、テープ、カセットなどを含んでもよい。命令は、任意の好適なハイレベル、ローレベル、オブジェクト指向、ビジュアル、コンパイル済みおよび/または翻訳済みのプログラミング言語を用いて実行される、ソースコード、コード、翻訳済みコード、実行可能コード、静的コード、動的コード、暗号化コードなどの任意の好適な型のコードを含んでもよい。