"行方向に配置された複数のワード線と、列方向に配置された複数のビット線と、前記複数のワード線と前記複数のビット線とにそれぞれ接続された複数の通常メモリセルと、アドレス信号に応答して前記複数のワード線の任意の1つのワード線を選択することが可能なアクセス制御回路と、前記複数のビット線にそれぞれ接続された複数のセンスアンプとを有する半導体記憶装置であって、列方向に配置された複数のレプリカビット線と、前記複数のレプリカビット線にそれぞれ接続された複数のレプリカメモリセルと、前記複数のレプリカビット線にそれぞれ接続された複数のインバータとを更に有し、前記複数のレプリカビット線同士は共通に接続され、前記複数のインバータの入力端子は前記複数のレプリカビット線にそれぞれ接続され、前記複数のインバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成され、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数のレプリカビット線にそれぞれ接続された複数のプリチャージトランジスタを更に有し、前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記複数のプリチャージトランジスタは前記複数のレプリカビット線をそれぞれ所定のプリチャージ電位に設定することを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数のレプリカビット線にそれぞれ接続された複数のダミーメモリセルを更に有することを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数の通常メモリセルは、SRAMメモリセルであることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数のインバータの数は、前記複数のレプリカビット線の数と同じであることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数のインバータの数は、前記複数のレプリカビット線の数よりも少ないことを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数のインバータの数は、前記複数のレプリカビット線の数よりも多いことを特徴とする半導体記憶装置。行方向に配置された複数のワード線と、列方向に配置された複数のビット線と、前記複数のワード線と前記複数のビット線とにそれぞれ接続された複数の通常メモリセルと、アドレス信号に応答して前記複数のワード線の任意の1つのワード線を選択することが可能なアクセス制御回路と、前記複数のビット線にそれぞれ接続された複数のセンスアンプとを有する半導体記憶装置であって、列方向に配置された複数のレプリカビット線と、前記複数のレプリカビット線にそれぞれ接続された複数のレプリカメモリセルと、前記複数のレプリカビット線に共通に接続された1つのインバータとを更に有し、前記複数のレプリカビット線同士は共通に接続され、前記1つのインバータの入力端子は前記複数のレプリカビット線にそれぞれ接続され、前記1つのインバータの出力端子からセンスアンプイネーブル信号が生成され、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする半導体記憶装置。請求項8記載の半導体記憶装置において、前記複数のレプリカビット線にそれぞれ接続された複数のプリチャージトランジスタを更に有し、前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記複数のプリチャージトランジスタは前記複数のレプリカビット線をそれぞれ所定のプリチャージ電位に設定することを特徴とする半導体記憶装置。請求項8記載の半導体記憶装置において、前記複数のレプリカビット線にそれぞれ接続された複数のダミーメモリセルを更に有することを特徴とする半導体記憶装置。請求項8記載の半導体記憶装置において、前記複数の通常メモリセルは、SRAMメモリセルであることを特徴とする半導体記憶装置。ところで、前述したようなセンスアンプイネーブル信号の生成タイミングにレプリカビット線の遅延を利用する技術において、ビット線の遅延を良好に追跡するためには、レプリカビット線の遅延のみを利用した方が良い。しかし、一つのレプリカビット線を分割し、インバータで接続する上記特許文献1の技術では、必要としているレプリカビット線の遅延に、接続用のインバータ遅延が混在することになり、ビット線の遅延を良好に追跡する機能が損なわれてしまうことが考えられる。また、分割できる数にも限界があるため、遅延変動量を軽減する効果にも限界がある。そこで、本発明は上記のような課題に鑑みてなされたものであり、その代表的な目的は、遅延変動量を軽減し、ビット線の遅延を良好に追跡することができる半導体記憶装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、代表的な半導体記憶装置は、行方向に配置された複数のワード線と、列方向に配置された複数のビット線と、前記複数のワード線と前記複数のビット線とにそれぞれ接続された複数の通常メモリセルと、アドレス信号に応答して前記複数のワード線の任意の1つのワード線を選択することが可能なアクセス制御回路と、前記複数のビット線にそれぞれ接続された複数のセンスアンプとを有する半導体記憶装置であって、更に以下の構成要素を有することを特徴とするものである。第1の半導体記憶装置においては、列方向に配置された複数のレプリカビット線と、前記複数のレプリカビット線にそれぞれ接続された複数のレプリカメモリセルと、前記複数のレプリカビット線にそれぞれ接続された複数のインバータとを有する。更に、前記複数のレプリカビット線同士は共通に接続され、前記複数のインバータの入力端子は前記複数のレプリカビット線にそれぞれ接続され、前記複数のインバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。そして、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする。第2の半導体記憶装置においては、列方向に配置された複数のレプリカビット線と、前記複数のレプリカビット線にそれぞれ接続された複数のレプリカメモリセルと、前記複数のレプリカビット線に共通に接続された1つのインバータとを有する。更に、前記複数のレプリカビット線同士は共通に接続され、前記1つのインバータの入力端子は前記複数のレプリカビット線にそれぞれ接続され、前記1つのインバータの出力端子からセンスアンプイネーブル信号が生成される。そして、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、代表的な効果は、遅延変動量を軽減し、ビット線の遅延を良好に追跡することができる半導体記憶装置を提供することが可能となる。以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。更に、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。<本発明の実施の形態の概要>本発明の実施の形態の半導体記憶装置は、行方向に配置された複数のワード線wlと、列方向に配置された複数のビット線bt,bbと、前記複数のワード線と前記複数のビット線とにそれぞれ接続された複数の通常メモリセルMEMCELLと、アドレス信号に応答して前記複数のワード線の任意の1つのワード線を選択することが可能なアクセス制御回路WD,CTRLと、前記複数のビット線にそれぞれ接続された複数のセンスアンプSAとを有する半導体記憶装置であって、更に以下の構成要素を有することを特徴とするものである。第1の半導体記憶装置においては、列方向に配置された複数のレプリカビット線rplbtと、前記複数のレプリカビット線にそれぞれ接続された複数のレプリカメモリセルRPLCELLと、前記複数のレプリカビット線にそれぞれ接続された複数のインバータINVとを有する。更に、前記複数のレプリカビット線同士は共通に接続され、前記複数のインバータの入力端子は前記複数のレプリカビット線にそれぞれ接続され、前記複数のインバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。そして、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする。更に好適には、前記複数のレプリカビット線にそれぞれ接続された複数のプリチャージトランジスタPCH、前記複数のレプリカビット線にそれぞれ接続された複数のダミーメモリセルDMYCELLを有することを特徴とする。この第1の半導体記憶装置については、後述する図2などに基づいて説明するSRAMに対応する。第2の半導体記憶装置においては、列方向に配置された複数のレプリカビット線rplbtと、前記複数のレプリカビット線にそれぞれ接続された複数のレプリカメモリセルRPLCELLと、前記複数のレプリカビット線に共通に接続された1つのインバータINVとを有する。更に、前記複数のレプリカビット線同士は共通に接続され、前記1つのインバータの入力端子は前記複数のレプリカビット線にそれぞれ接続され、前記1つのインバータの出力端子からセンスアンプイネーブル信号が生成される。そして、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする。更に好適には、前記複数のレプリカビット線にそれぞれ接続された複数のプリチャージトランジスタPCH、前記複数のレプリカビット線にそれぞれ接続された複数のダミーメモリセルDMYCELLを有することを特徴とする。この第2の半導体記憶装置については、後述する図5などに基づいて説明するSRAMに対応する。以上説明した本発明の実施の形態の概要に基づいた実施の形態を、以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。また、以下においては、本発明の実施の形態の特徴を分かり易くするために、従来技術と比較して説明する。<従来技術のレプリカビット線を一つ利用した例>従来技術のレプリカビット線を一つ利用した例を、図1,図4aを用いて説明する。<<SRAMの構成>>図1は、従来技術のレプリカビット線を一つ利用したSRAMの構成の一例を示す図である。図1に示したSRAMは、ワードドライバWDと、デコード制御回路CTRLと、レプリカワード線rplwlと、複数j個のレプリカメモリセルRPLCELLと、レプリカビット線rplbtと、複数k個のダミーメモリセルDMYCELLと、プリチャージトランジスタPCHと、インバータINVと、バッファBUFとを含んでいる。更に、図1に示したSRAMは、複数のワード線wl[0]~[n]と、複数のビット線反転ビット線対bt[0],bb[0]~bt[m],bb[m]と、複数n1×m1個のSRAMメモリセルMEMCELLと、複数m1個のセンスアンプSAとを含んでいる。図1に示すSRAMでは、レプリカビット線rplbtを構成する各回路、及びレプリカビット線rplbtを受けるインバータINVを、一つのレプリカ回路ブロックRPLBLKと見なす。デコード制御回路CTRLにはクロック信号CLKとアドレス信号a[0]~[h]とが供給されることによって、デコード制御回路CTRLからワードドライバWDにデコーダ信号dec[0]~[i]が供給され、デコード制御回路CTRLからプリチャージトランジスタPCHと複数のレプリカメモリセルRPLCELLとにレプリカワード線rplwlの信号が供給される。プリチャージトランジスタPCHとしてのPチャンネルMOSトランジスタのソースは電源電圧VDDに接続される一方、このPチャンネルMOSトランジスタのドレインはレプリカビット線rplbtに接続されている。このレプリカビット線rplbtは、複数のダミーメモリセルDMYCELLと複数のレプリカメモリセルRPLCELLとインバータINVの入力端子とに接続される。インバータINVの出力端子から生成される反転レプリカビット線rplbtnの信号はデコード制御回路CTRLとバッファBUFの入力端子とに供給され、バッファBUFの出力端子からセンスアンプイネーブル信号saeが生成され、複数のセンスアンプSAに供給される。複数のビット線反転ビット線対bt[0],bb[0]~bt[m],bb[m]からのSRAMセル読み出し信号が複数のセンスアンプSAの差動入力端子に供給されることによって、複数のセンスアンプSAの出力端子から読み出しデータq[0]~[m]が生成される。このSRAMでは、レプリカメモリセルRPLCELLの数j個の増減によって、レプリカビット線rplbtのプリチャージ電荷の接地電位GNDへの放電速度が増減されて、センスアンプイネーブル信号saeの電位の立ち上がりタイミングの調整が可能となる。よって、上記図1のレプリカビット線rplbtを一つ利用したSRAMにおいて、このレプリカビット線rplbtを使用するセンスアンプイネーブル信号saeのセルフタイミングの設定技術を採用することによって、半導体製造プロセスのローカル遅延変動による内蔵SRAMのビット線の遅延追跡を実現することが可能である。<<従来技術のレプリカ回路ブロックの遅延変動量>>しかし、図1に説明した従来技術のレプリカビット線rplbtを一つ利用したSRAMでのセンスアンプイネーブル信号saeのセルフタイミングの設定技術は、下記のような問題を有することが明らかとなった。それは、SoCシステムオンチップに内蔵される内蔵メモリの記憶容量の大容量化によるワード数の増加によってレプリカビット線rplbtの遅延が大きくなる場合に、問題が発生するものである。すなわち、記憶容量の大容量化によるワード数の増加によってレプリカビット線rplbtの遅延が大きくなると、レプリカビット線rplbtのプリチャージ電荷を接地電位GNDへ放電する複数j個のレプリカメモリセルRPLCELLのローカル変動によるセル電流の変動によってレプリカビット線rplbtの遅延変動が増大する。また更に、記憶容量の大容量化によって、レプリカビット線rplbtの信号が供給されるインバータINVの論理しきい値のローカル変動が増大する。その結果、レプリカビット線rplbtの遅延変動とインバータINVの論理しきい値のローカル変動によって、センスアンプイネーブル信号saeの生成タイミング立ち上がりタイミングの変動が増大すると言う問題が明らかとされた。この変動は、センスアンプSAの出力端子でのデータの読み出しの失敗の原因となる。図4aは、図1に説明した従来技術のレプリカビット線rplbtを一つ利用したSRAMのレプリカビット線rplbtの遅延変動とインバータINVの論理しきい値のローカル変動とによるセンスアンプイネーブル信号saeの生成タイミング立ち上がりタイミングの変動の様子を示す図である。図4aの例では、レプリカビット線rplbtの信号はt_saeの経過時間でxVの振幅変化を生じるものとする。このレプリカビット線rplbtの振幅変化でも、レプリカビット線rplbtの遅延が小さく高速振幅変化特性rplbt_ftとなる場合と、レプリカビット線rplbtの遅延が大きく低速振幅変化特性rplbt_slとなる場合とがある。一方、レプリカビット線rplbtの信号が供給されるインバータINVの論理しきい値が高論理しきい値電圧Vth_highとなる場合と、低論理しきい値電圧Vth_lowとなる場合とがある。従って、高速振幅変化特性rplbt_ftと高論理しきい値電圧Vth_highとのクロスオーバーによって、センスアンプイネーブル信号saeの小さな遅延sae_ftの生成タイミングが決定される。また、低速振幅変化特性rplbt_slと低速振幅変化特性rplbt_slとのクロスオーバーによって、センスアンプイネーブル信号saeの大きな遅延sae_slの生成タイミングが決定される。その結果、センスアンプイネーブル信号saeの生成タイミングの変動幅Δt_saeは、Δt_sae=レプリカ回路ブロックRPLBLKの遅延変動量となり、大きなものとなる後述する図4bと比較してことが判明した。この変動幅の軽減を考えた技術として、前述した特許文献1に記載された技術が挙げられる。この技術は、一つのレプリカビット線を分割し、インバータで接続する技術ではあるが、必要としているレプリカビット線の遅延に、接続用のインバータの遅延が混在することになり、ビット線の遅延を良好に追跡する機能が損なわれてしまうことが考えられる。また、分割できる数にも限界があるため、遅延変動量を軽減する効果にも限界がある。そこで、本実施の形態は、以上のような従来技術のレプリカビット線rplbtを一つ利用したSRAMの課題、更に前述した特許文献1に記載された技術の課題に鑑みてなされたものであり、その代表的な目的は、SRAMの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減するものである。以下において、本実施の形態を具体的に説明する。<本実施の形態のレプリカビット線を複数利用した例>本実施の形態のレプリカビット線を複数利用した例を、図2,図3,図4b,図5を用いて説明する。<<SRAMの構成>>図2は、本実施の形態のレプリカビット線を複数利用したSRAMの構成の一例を示す図である。図2に示すSRAMは、図1に示したSRAMと基本的に相違するのは、図1に示したSRAMはレプリカビット線を一つ利用した例であるのに対し、図2に示すSRAMではレプリカビット線を複数利用した例であり、これによって、レプリカビット線での遅延量が軽減されていることである。更に、前述した特許文献1に記載される技術に対して、レプリカビット線を行方向ワード線方向に分割するのではなく、列方向に必要とする数だけ増やす。その時、レプリカビット線の遅延を受けるインバータはそれぞれのレプリカビット線に対して独立に配置する。各レプリカビット線を構成する各回路、及び各レプリカビット線を受ける各インバータをそれぞれ独立した一つのレプリカ回路ブロックと見なす。更に、レプリカビット線同士は接続され、レプリカビット線を受けるインバータの出力同士も接続する。独立したレプリカ回路ブロックを接続することにより、レプリカメモリセルのローカル変動によるレプリカビット線の遅延変動量、及びローカル変動によるインバータの論理しきい値変動による遅延変動量の軽減を図る。この効果により、レプリカ回路ブロック全体の遅延変動量の軽減を図りつつ、遅延の大半をレプリカビット線で構成することができる。上述により、遅延変動量が軽減され、ビット線の遅延を良好に追跡する機能を有する回路を実現することができる。以下において、図2を用いてSRAMの構成を説明する。図2に示すSRAMも、図1に示したSRAMと同様に、ワードドライバWDと、デコード制御回路CTRLと、複数のワード線wl[0]~[n]と、複数のビット線反転ビット線対bt[0],bb[0]~bt[m],bb[m]と、複数n1×m1個のSRAMメモリセルMEMCELLと、複数m1個のセンスアンプSAとを含んでいる。図2に示すSRAMが、図1に示したSRAMと相違するのは、複数のレプリカワード線rplwl[0]~[p]と、複数のレプリカビット線rplbt[0]~[p]と、複数のプリチャージトランジスタPCH[0]~[p]PチャンネルMOSトランジスタと、複数のインバータINV[0]~[p]と、複数j×p1個のレプリカメモリセルRPLCELLと、複数k×p1個のダミーメモリセルDMYCELLとを含んでいる。複数n1×m1個のSRAMメモリセルMEMCELLと、複数j×p1個のレプリカメモリセルRPLCELLと、複数k×p1個のダミーメモリセルDMYCELLとの間には、例えばn1=jkの関係がある。特に、図2に示すSRAMでは、レプリカビット線rplbt[0]~[p]を列方向に必要とする数[0]~[p]:p1個だけ増やし、複数のレプリカビット線rplbt[0]~[p]同士は短絡レプリカビット線rplbtpで接続され、各レプリカビット線rplbt[0]~[p]を受ける複数のインバータINV[0]~[p]の出力同士も反転レプリカビット線rplbtnで接続されている。各レプリカビット線rplbt[0]~[p]を構成する各回路、及び各レプリカビット線rplbt[0]~[p]を受ける各インバータINV[0]~[p]を、それぞれ独立した一つのレプリカ回路ブロックRPLBLK[0]~[p]と見なす。デコード制御回路CTRLにはクロック信号CLKとアドレス信号a[0]~[h]とが供給されることによって、デコード制御回路CTRLからワードドライバWDにデコーダ信号dec[0]~[i]が供給され、デコード制御回路CTRLから複数のプリチャージトランジスタPCH[0]~[p]と複数のレプリカメモリセルRPLCELLとに複数のレプリカワード線rplwl[0]~[p]の信号が供給される。複数のプリチャージトランジスタPCH[0]~[p]としてのPチャンネルMOSトランジスタのソースは電源電圧VDDに接続される一方、このPチャンネルMOSトランジスタのドレインは複数のレプリカビット線rplbt[0]~[p]に接続されている。この複数のレプリカビット線rplbt[0]~[p]は、複数のレプリカメモリセルRPLCELLと複数のダミーメモリセルDMYCELLと複数のインバータINV[0]~[p]の入力端子とに接続される。この複数のインバータINV[0]~[p]の出力端子から生成される反転レプリカビット線rplbtnの信号はデコード制御回路CTRLとバッファBUFの入力端子とに供給され、バッファBUFの出力端子からセンスアンプイネーブル信号saeが生成され、複数のセンスアンプSAに供給される。複数のビット線反転ビット線対bt[0],bb[0]~bt[m],bb[m]からのSRAMセル読み出し信号が複数のセンスアンプSAの差動入力端子に供給されることによって、複数のセンスアンプSAの出力端子から読み出しデータq[0]~[m]が生成される。<<SRAMの動作>>図3は、図2に示すSRAMの動作を説明するための図であり、図2に示すSRAMの各部の波形の一例を示す図である。図3に示すように、クロック信号CLKの立ち上がりに同期して変化するアドレス信号a[0]~[h]に応答して、デコーダ信号dec[0]~[i]の選択された1つの信号が立ち下がる。wl[0]~[n]のワード線のうちでアドレス信号に対応する一本のワード線が選択されて立ち上がる。立ち上がった選択ワード線が接続されている複数m1個のメモリセルの記憶保持状態に応答して複数のビット線反転ビット線対bt[0],bb[0]~bt[m],bb[m]の各ビット線反転ビット線対の一方のビット線の電荷が引き抜かれ始める。尚、複数のレプリカワード線rplwl[0]~[p]がローレベルの間には、レプリカビット線rplbt[0]~[p]は複数のプリチャージトランジスタPCH[0]~[p]であるPチャンネルMOSトランジスタによってハイレベルである電源電圧VDDにプリチャージされている。従って、複数のレプリカビット線rplbt[0]~[p]のハイレベルに応答して、複数のインバータINV[0]~[p]の出力端子の反転レプリカビット線rplbtnとバッファBUFの出力端子のセンスアンプイネーブル信号saeとはそれぞれローレベルとなっている。一方、クロック信号CLKの立ち上がりに応答して、複数のレプリカワード線rplwl[0]~[p]の電位がハイレベルに立ち上がる。複数のレプリカメモリセルRPLCELLの内部では、PチャンネルMOSトランジスタとNチャンネルMOSトランジスタとによって構成されたCMOSインバータの入力端子にはハイレベルの電源電圧VDDが供給されているので、このCMOSインバータの出力端子は接地電位GNDに維持されている。複数のレプリカワード線rplwl[0]~[p]の電位がハイレベルに立ち上ることによって、複数のレプリカメモリセルRPLCELLの内部の転送トランジスタとしてのNチャンネルMOSトランジスタがオンとなるので、複数のレプリカビット線rplbt[0]~[p]のプリチャージ電荷は複数のレプリカメモリセルRPLCELL内部の複数の転送トランジスタを介して接地電位GNDに放電されるようになる。この放電によって複数のレプリカビット線rplbt[0]~[p]の電位が複数のインバータINV[0]~[p]の論理しきい値より低いレベルに低下すると、複数のインバータINV[0]~[p]の出力の反転レプリカビット線rplbtnの電位が立ち上がる。反転レプリカビット線rplbtnの信号はバッファBUFの入力端子に供給され、バッファBUFの出力端子から生成されるセンスアンプイネーブル信号saeが複数のセンスアンプSAに供給される。センスアンプイネーブル信号saeの立ち上がりのタイミングの複数のビット線反転ビット線対bt[0],bb[0]~bt[m],bb[m]の電位差ΔVが複数のセンスアンプSAによって増幅されて読み出しデータq[0]~[m]が出力されるものとなる。このビット線反転ビット線対の電位差ΔVがセンスアンプSAの入力電位差のオフセット分より小さいと、データの読み出しに失敗する。ワード線wl[0]~[n]のいずれかの選択ワード線の電位が立ち上がり、複数のビット線反転ビット線対の電位差ΔVがセンスアンプSAの入力電位差のオフセット分よりも大きくなるタイミングと、複数のレプリカワード線rplwl[0]~[p]が立ち上がり、複数のレプリカビット線rplbt[0]~[p]が立ち下がり、センスアンプイネーブル信号saeが立ち上がるタイミングとが略同時となるようにタイミングの調整が実行される。センスアンプイネーブル信号saeの電位の立ち上がりタイミングの調整は、複数のレプリカビット線rplbt[0]~[p]に接続される複数のレプリカメモリセルRPLCELLの数の調整により実行可能となる。図2に示した本実施の形態によるSRAMでは、レプリカビット線rplbt[0]~[p]は、列方向に必要とする数だけ増やしているので、各レプリカビット線rplbt[0]~[p]の遅延量が軽減される。各レプリカビット線rplbt[0]~[p]の遅延量が軽減されることによって、各レプリカビット線rplbt[0]~[p]の遅延変動が軽減される。その結果、各レプリカビット線rplbt[0]~[p]の軽減された遅延変動と複数のインバータINV[0]~[p]の論理しきい値のローカル変動によるセンスアンプイネーブル信号saeの生成タイミングの変動が軽減される。<<本実施の形態のレプリカ回路ブロックの遅延変動量>>図4bは、図2および図3に説明した本実施の形態によるSRAMのレプリカビット線rplbt[0]~[p]の遅延変動とインバータINV[0]~[p]の論理しきい値のローカル変動とによるセンスアンプイネーブル信号saeの生成タイミング立ち上がりタイミングの変動の様子を示す図である。図4bの例で、レプリカビット線rplbt[0]~[p]を複数利用した各レプリカビット線rplbt[0]~[p]の負荷容量と遅延量は著しく軽減されている。すなわち、図4aと比較すると、図4bに示すように各レプリカビット線rplbt[0]~[p]の遅延量は1/√p1に軽減される。その際に、図4aと同様に、図4bに示す場合でも、レプリカビット線rplbt[0]~[p]の遅延が小さく高速振幅変化特性rplbt_ftとなる場合と、レプリカビット線rplbtの遅延が大きく低速振幅変化特性rplbt_slとなる場合とがある。一方、各レプリカビット線rplbt[0]~[p]の信号が供給されるインバータINV[0]~[p]の論理しきい値が、高論理しきい値電圧Vth_highとなる場合と、低論理しきい値電圧Vth_lowとなる場合とがある。従って、高速振幅変化特性rplbt_ftと高論理しきい値電圧Vth_highとのクロスオーバーによってセンスアンプイネーブル信号saeの小さな遅延sae_ftの生成タイミングが決定され、低速振幅変化特性rplbt_slと低速振幅変化特性rplbt_slのクロスオーバーによってセンスアンプイネーブル信号saeの大きな遅延sae_slの生成タイミングが決定される。しかし、図4bに示すように、レプリカビット線rplbt[0]~[p]を複数利用した場合の各レプリカビット線rplbt[0]~[p]の遅延変動とインバータINV[0]~[p]の論理しきい値電圧の変動によるセンスアンプイネーブル信号saeの生成タイミングの変動幅Δt_saeは、図4aと比較すると軽減される。具体的には、レプリカ回路ブロックRPLBLK[0]~[p]の数p1個に応じて、図4bに示すようにレプリカビット線rplbt[0]~[p]を複数利用した場合ではセンスアンプイネーブル信号saeの生成タイミングの変動幅Δt_saeは、Δt_sae=レプリカ回路ブロックRPLBLKの遅延変動量×1/√p1と小さな値に低減されるものとなる。すなわち、本実施の形態のレプリカビット線rplbt[0]~[p]を複数利用した場合の遅延変動量は、従来技術のレプリカビット線rplbtを一つ利用した場合の遅延変動量に対して、1/√p1になる。<<本実施の形態のレプリカビット線を複数利用した例の変形例>>図2に示した本実施の形態のレプリカビット線を複数利用したSRAMの構成では、複数のインバータINV[0]~[p]の数と複数のレプリカビット線rplbt[0]~[p]の数とを同じ数p1個にした例を説明したが、この例に限らず、インバータの数をレプリカビット線の数よりも少なくすること、逆に、インバータの数をレプリカビット線の数よりも多くすることも可能である。図5は、本実施の形態のレプリカビット線を複数利用したSRAMの構成の変形例を示す図である。図5に示したSRAMは、特に、複数p1個のレプリカビット線rplbt[0]~[p]を受けるインバータINVを少なくして、一つとした例である。例えば、ローカル変動によるインバータの論理しきい値の影響が小さい場合は、レプリカビット線を受けるインバータの数を減らしても良い。インバータが一つの場合は、インバータの論理しきい値変動による遅延変動量の軽減はされないが、レプリカビット線の遅延変動量の軽減はなされるため、インバータの論理しきい値変動の影響が小さい場合、及び素子数を低減したいときに有効である。また図示しないが、逆に、ローカル変動によるインバータの論理しきい値の影響が大きい場合には、複数のレプリカビット線rplbt[0]~[p]を受けるインバータINVの数を、レプリカビット線の数より多くすることができる。<<本実施の形態の効果>>以上説明した本実施の形態のレプリカビット線を複数利用したSRAMによれば、レプリカビット線rplbt[0]~[p]を列方向に増やし、複数のレプリカビット線rplbt[0]~[p]同士は短絡レプリカビット線rplbtpで接続し、各レプリカビット線rplbt[0]~[p]を受ける複数のインバータINV[0]~[p]の出力同士も反転レプリカビット線rplbtnで接続し、各レプリカビット線rplbt[0]~[p]を構成する各回路、及び各レプリカビット線rplbt[0]~[p]を受ける各インバータINV[0]~[p]をそれぞれ独立した一つのレプリカ回路ブロックRPLBLK[0]~[p]と見なすことで、以下のような効果を得ることができる。1従来の技術特許文献1のようにレプリカビット線を分割していないため、インバータによる接続が不要であり、純粋なレプリカビット線の遅延を利用でき、従来の技術よりもビット線の遅延を良好に追跡できる。すなわち、レプリカビット線を分割してインバータで接続する回路に比べ、分割用のインバータの遅延がレプリカ回路ブロックの遅延量に含まれないため、本来のレプリカビット線の遅延のみを有効に利用でき、ビット線の遅延を良好に追跡することができる。2レプリカ回路ブロックの変動値は、正の変動値から負の変動値に略正規分布するものとなるため、列方向に配置されたレプリカ回路ブロックの数に従って略正規分布に従い変動量が軽減される。すなわち、レプリカ回路ブロックのp1個の配置、及びレプリカビット線同士の接続、受けのインバータの出力の接続により、レプリカ回路ブロックの遅延変動量は略正規分布に従い軽減され、遅延変動量×1/√p1に軽減することができる。3メモリ容量が増大し、必要とする遅延量が増えた場合でも、レプリカ回路ブロックを列方向に増やす本実施の形態は所望の数だけ増やすことが可能なため、遅延変動量を軽減することができる。4ローカル変動によるインバータの論理しきい値の影響が小さい場合には、複数のレプリカビット線を受けるインバータの数を減らして素子数を低減することで、面積の低減が可能となり、逆に、ローカル変動によるインバータの論理しきい値の影響が大きい場合には、複数のレプリカビット線を受けるインバータの数を増やすことで、遅延変動量の軽減が可能となる。5遅延変動量の軽減が図れることから、メモリを搭載した製品のアクセス時間の向上が図れる。6遅延変動量の軽減が図れることから、メモリを搭載した製品の周波数の向上が図れる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"