ウエハに形成された複数の半導体記憶装置にストレスを印加してバーンインテストを行うWLBIテスト方法であって、各半導体記憶装置は、アレイ状に配置された複数のメモリセルと、複数のメモリセルに対応して設けられた複数のワード線および複数のビット線と、各ビット線に設けられた複数のセンスアンプと、データ入出力回路を含む周辺回路と、データ入出力回路と各ビット線とを接続するグローバル入出力線とを有するWLBIテスト方法において、半導体記憶装置にストレスを印加するのに先立ち、前記複数のメモリセルを活性化する一方、前記複数のセンスアンプは非活性状態を維持し、前記グローバル入出力線を利用して各ビット線に個別に充電を行うことを特徴とするWLBIテスト方法。半導体記憶装置の前記グローバル入出力線にはYスイッチが挿入配置されており、前記複数のメモリセルを活性化する前に、Yスイッチが切断された状態でデータ入出力回路にグローバル入出力線の制御フラグを入力し、前記複数のメモリセルを活性化した後に、Yスイッチを接続して前記複数のセンスアンプの非活性状態を維持しつつ、前記制御フラグに従って各ビット線に個別に充電を行う請求項1に記載のWLBIテスト方法。前記各ビット線を個別に充電した後に前記複数のセンスアンプを活性化して各ビット線の充電状態でラッチした後、バーンインテストを実施する請求項1または2に記載のWLBIテスト方法。前記各ビット線を個別に充電して当該各ビット線の充電状態を維持したまま、バーンインテストを実施する請求項1または2に記載のWLBIテスト方法。前記複数のセンスアンプを活性化して各ビット線の充電状態でラッチした後、バーンインテストを実施する前に、Yスイッチを切断する請求項3に記載のWLBIテスト方法。半導体記憶装置の複数のセンスアンプは、アレイ状の複数のメモリセルに対する偶数番目のセンスアンプ列と、奇数番目のセンスアンプ列となっており、半導体記憶装置にストレスを印加する際に、同一センスアンプ列に属し、かつ、隣り合うビット線間に逆相ストレスを印加する請求項1乃至5のいずれか一項に記載のWLBIテスト方法。図1a~cに示された例をも含め、関連技術によるWLBIテスト方法においては、ストレス印加時に、プリチャージ状態でセンスアンプ列のVBLP電位プリチャージ時のビット線電位をセンスアンプ列の偶数、奇数でH/L制御しているため、各センスアンプ列に所属しているビット線がすべて同電位となる。このため、同一センスアンプ列内のビット線間にH/L逆相ストレスを印加できず、また、印加できるセル間ストレスパタンも限定されたものであった。それ故、本発明の課題は、ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間にH/L逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できるWLBIテスト方法を提供することである。本発明によれば、ウエハに形成された複数の半導体記憶装置にストレスを印加してバーンインテストを行うWLBIテスト方法であって、各半導体記憶装置は、アレイ状に配置された複数のメモリセルと、複数のメモリセルに対応して設けられた複数のワード線および複数のビット線と、各ビット線に設けられた複数のセンスアンプと、データ入出力回路を含む周辺回路と、データ入出力回路と各ビット線とを接続するグローバル入出力線とを有するWLBIテスト方法において、半導体記憶装置にストレスを印加するのに先立ち、前記複数のメモリセルを活性化する一方、前記複数のセンスアンプは非活性状態を維持し、前記グローバル入出力線を利用して各ビット線に個別に充電を行うことを特徴とするWLBIテスト方法が得られる。半導体記憶装置の前記グローバル入出力線にはYスイッチが挿入配置されており、前記複数のメモリセルを活性化する前に、Yスイッチが切断された状態でデータ入出力回路にグローバル入出力線の制御フラグを入力し、前記複数のメモリセルを活性化した後に、Yスイッチを接続して前記複数のセンスアンプの非活性状態を維持しつつ、前記制御フラグに従って各ビット線に個別に充電を行ってもよい。前記各ビット線を個別に充電した後に前記複数のセンスアンプを活性化して各ビット線の充電状態でラッチした後、バーンインテストを実施してもよい。前記各ビット線を個別に充電して当該各ビット線の充電状態を維持したまま、バーンインテストを実施してもよい。前記複数のセンスアンプを活性化して各ビット線の充電状態でラッチした後、バーンインテストを実施する前に、Yスイッチを切断してもよい。半導体記憶装置の複数のセンスアンプは、アレイ状の複数のメモリセルに対する偶数番目のセンスアンプ列と、奇数番目のセンスアンプ列となっており、半導体記憶装置にストレスを印加する際に、同一センスアンプ列に属し、かつ、隣り合うビット線間に逆相ストレスを印加してもよい。本発明によるWLBIテスト方法は、ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間にH/L逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できる。本発明によるWLBIテスト方法は、ウエハに形成された複数の半導体記憶装置にストレスを印加してバーンインテストを行うWLBIテスト方法であって、各半導体記憶装置は、アレイ状に配置された複数のメモリセルと、複数のメモリセルに対応して設けられた複数のワード線および複数のビット線と、各ビット線に設けられた複数のセンスアンプと、データ入出力回路を含む周辺回路と、データ入出力回路と各ビット線とを接続するグローバル入出力線とを有するWLBIテスト方法である。特に、本発明においては、半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線を利用して各ビット線に個別に充電を行う。以下、図面を参照して、本発明によるWLBIテスト方法の実施例を説明する。[活性メモリマット全てのセンスアンプにフラッシュライトし、ビット線を個別に制御してストレスを印加する方法]半導体記憶装置におけるセンスアンプアレイの構造を概念的に示す図2ならびに本発明の実施例1によるWLBIテスト方法を示すフロー図である図3を参照すると、本発明の実施例1によるWLBIテスト方法は、次のようにして実施される。まず、図3のステップS11において、テストエントリとして、ストレスパタンを半導体記憶装置のデータ入出力回路内にインプットする。ここで、半導体記憶装置における周辺回路のうちデータ入出力回路を示す図5を参照すると、TB<X>は、GIO線の制御フラグであり、図の回路のようにしてTB<X>でGIOT<X>をストレスパタンに応じてH/L制御するX=0~7。次に、図3のステップS12において、メモリマット活性として、データ入出力回路にACT信号相当の信号を供給してメモリマットを活性化する一方、全てのセンスアンプSAは非活性状態のままにする。必要ならばワード線を上げ、図3のステップS13において、全てのYスイッチを接続してフラッシュライトする。この時、各ビット線はフローティング状態になるのでGIO線で全面ドライブできるようになり、ステップS11のテストエントリで取り込んだTB<X>情報にしたがってビット線を充電できる。そして、図3のステップS14において、センスアンプ活性として、フラッシュライトしたデータをセンスアンプSAにラッチした後、図3のステップS15において、全てのYスイッチを切断し、図3のステップS16において、ストレス印加として、レベルを保持してストレスを印加し、バーンインテストを実施し、ステップS17においてテストを終了する。[活性メモリマット全てのビット線をGIO線でドライブしたまま状態に保持することでビット線にフラッシュライトしビット線を個別に制御してストレスを印加する方法]本発明の実施例2は、センスアンプを活性化しない点が実施例1と異なる。このため、実施例1と同一または同様部について、実施例1の図面の一部を流用的に参照すると共に、実施例1と同一または同様の符号を付し、詳細な説明を省略する。実施例1の図2を流用的に参照すると共に、本発明の実施例2によるWLBIテスト方法を示すフロー図である図4を参照すると、本発明の実施例2によるWLBIテスト方法は、次のようにして実施される。まず、図4のステップS21において、テストエントリとして、ストレスパタンを回路内にインプットする。ここで、半導体記憶装置における周辺回路のうちデータ入出力回路を示す図5を参照すると、TB<X>は、GIO線の制御フラグであり、図の回路のようにしてTB<X>でGIOT<X>をストレスパタンに応じてH/L制御するX=0~7。次に、図4のステップS22において、メモリマット活性として、データ入出力回路にACT信号相当の信号を供給してメモリマットを活性化する一方、全てのセンスアンプSAは非活性状態のままにする。必要ならばワード線を上げ、図4のステップS23において、YスイッチONとして、全てのYスイッチを接続してフラッシュライトする。この時、各ビット線はフローティング状態になるのでGIO線で全面ドライブできるようになり、ステップS21のテストエントリで取り込んだTB<X>情報にしたがってビット線を充電できる。以上のステップS21~23は、実施例1のステップS11~13と同じである。その後、ステップ23においてGIO線を介して直接ビット線をドライブしたまま、図4のステップS24において、ストレス印加として、レベルを保持してストレス印加し、バーンインテストを実施し、ステップS25においてテストを終了する。尚、GIO線によりビット線にVPERI電位のストレスが印加されるため、必要に応じて、ストレス印加時にVPERI電位を調整する。