グランド配線および前記グランド配線以外の配線が設けられた回路基板と、一方の面に凹部を有する多層基板と、前記凹部に収容され、SOI基板を有する半導体構成体と、を具備し、前記多層基板の前記一方の面における前記凹部以外に設けられた配線は第1の接合部材を介して前記回路基板の前記配線に接続され、前記SOI基板は第2の接合部材を介して前記回路基板の前記グランド配線に接続されていることを特徴とする半導体装置。請求項1に記載の発明において、前記SOI基板は、半導体基板、絶縁膜および集積回路部を含み、前記多層基板の前記一方の面における前記凹部に対応する位置に設けられた配線と、前記半導体構成体に設けられた配線と、が第3の接合部材を介して電気的に接続され、前記第1の接合部材は半田であり、前記第2の接合部材は導電性接着剤であり、前記第3の接合部材は半田バンプであることを特徴とする半導体装置。請求項2に記載の発明において、前記半導体構成体は、前記集積回路部上に設けられた外部接続用電極、該外部接続用電極の周囲に設けられた封止膜および前記外部接続用電極上に設けられた前記半田バンプを有し、前記半田バンプが前記多層基板のうち凹部内に露出された配線に接続されていることにより、前記多層基板の凹部内にフェースアップ方式で搭載されていることを特徴とする半導体装置。請求項1乃至3のいずれか一項に記載の発明において、前記半導体構成体の下面は前記多層基板の下面よりも上側に位置していることを特徴とする半導体装置。請求項1乃至4のいずれか一項に記載の発明において、前記多層基板上に電子部品が前記多層基板の最上層の配線に半田層を介して接続されて設けられていることを特徴とする半導体装置。請求項5に記載の発明において、前記多層基板上にシールドカバーが前記電子部品を覆うように設けられ、且つ、前記シールドカバーの下端部は前記多層基板の最上層のグランド配線に半田層を介して接続されていることを特徴とする半導体装置。グランド配線および前記グランド配線以外の配線が設けられた回路基板と、一方の面に凹部を有する多層基板と、前記凹部に収容され、SOI基板を有する半導体構成体と、を準備し、前記多層基板の前記一方の面における前記凹部以外に設けられた配線を、第1の接合部材を介して前記回路基板の前記配線に接続し、且つ、前記SOI基板を、第2の接合部材を介して前記回路基板の前記グランド配線に接続することを特徴とする半導体装置の製造方法。請求項7に記載の発明において、前記SOI基板は、半導体基板、絶縁膜および集積回路部を含み、前記多層基板の前記一方の面における前記凹部に対応する位置に設けられた配線と、前記半導体構成体に設けられた配線と、を第3の接合部材を介して電気的に接続し、前記多層基板の前記一方の面の前記凹部以外に設けられた配線を、第1の接合部材を介して前記回路基板の前記配線に接続し、且つ、前記SOI基板を、第2の接合部材を介して前記回路基板の前記グランド配線に接続する工程は、前記回路基板の配線のランド上に前記第1の接合部材を塗布し、且つ、前記回路基板のグランド配線のランド上に前記第2の接合部材を塗布し、リフローを行う工程を含むことを特徴とする半導体装置の製造方法。請求項8に記載の発明において、前記第1の接合部材は半田であり、前記第2の接合部材は導電性接着剤、半田のいずれかであり、前記第3の接合部材は半田バンプであることを特徴とする半導体装置の製造方法。請求項9に記載の発明において、前記半導体構成体は、前記集積回路部上に設けられた外部接続用電極、該外部接続用電極の周囲に設けられた封止膜および前記外部接続用電極上に設けられた前記半田バンプを有し、前記半田バンプを前記多層基板のうち前記凹部内に露出された配線に接続することにより、前記多層基板の凹部内に前記半導体構成体を搭載することを特徴とする半導体装置の製造方法。しかしながら、上記従来の半導体装置では、半導体構成体の半導体基板の下面を、絶縁性接着層に設けられた接続電極、ベース板の上面に設けられたグランド層および絶縁層に設けられた上下導通部材を介して、グランド用の上層配線に接続しているので、当該グランド用の引き回し線が半導体構成体の下面側から半導体構成体の上面側に亘って引き回され、その回路設計に制約を受けるという問題がある。そこで、この発明は、半導体構成体の半導体基板をグランド電位とするための回路設計に制約を受けにくいようにすることができる半導体装置およびその製造方法を提供することを目的とする。請求項1に記載の発明に係る半導体装置は、グランド配線および前記グランド配線以外の配線が設けられた回路基板と、一方の面に凹部を有する多層基板と、前記凹部に収容され、SOI基板を有する半導体構成体と、を具備し、前記多層基板の前記一方の面における前記凹部以外に設けられた配線は第1の接合部材を介して前記回路基板の前記配線に接続され、前記SOI基板は第2の接合部材を介して前記回路基板の前記グランド配線に接続されていることを特徴とするものである。請求項7に記載の発明に係る半導体装置の製造方法は、グランド配線および前記グランド配線以外の配線が設けられた回路基板と、一方の面に凹部を有する多層基板と、前記凹部に収容され、SOI基板を有する半導体構成体と、を準備し、前記多層基板の前記一方の面における前記凹部以外に設けられた配線を、第1の接合部材を介して前記回路基板の前記配線に接続し、且つ、前記SOI基板を、第2の接合部材を介して前記回路基板の前記グランド配線に接続することを特徴とするものである。この発明によれば、半導体構成体のSOI基板を第2の接合部材を介して回路基板のグランド配線に接続することにより、半導体構成体のSOI基板がグランド電位となるようにしているので、当該グランド用の引き回し線をほとんど考慮する必要がなく、したがって半導体構成体のSOI基板をグランド電位とするための回路設計に制約を受けにくいようにすることができる。図1はこの発明の一実施形態としての半導体装置の断面図を示す。この半導体装置では、簡単に説明すると、プリント配線板回路基板1上に、多層プリント配線板多層基板12および半導体構成体31を含む半導体装置本体11が設けられ、多層プリント配線板12上に2つのチップ部品電子部品51が設けられ、多層プリント配線板12上にシールドカバー61が2つのチップ部品51を覆うように設けられている。まず、プリント配線板1について説明する。プリント配線板1はガラス布基材エポキシ系樹脂等からなる平面方形状の絶縁基板2を備えている。絶縁基板2の上面には銅等からなるグランド配線3およびそれ以外の配線4が設けられている。この場合、図1において、配線4のランドはグランド配線3のランドの周囲に配置されている。グランド配線3のランドおよび配線4のランドを除く絶縁基板2の上面にはソルダーレジスト等からなるオーバーコート膜5が設けられ、グランド配線3のランドおよび配線4のランドはオーバーコート膜5に設けられた第1の開口部6および第2の開口部7を介して露出されている。次に、半導体装置本体11について説明する。この半導体装置本体11は平面方形状の多層プリント配線板多層基板12を備えている。多層プリント配線板12は複数例えば6枚の絶縁基板13とそれよりも1つ多い数の配線14とが交互に積層された構造となっている。この場合、絶縁基板13はガラス布基材エポキシ系樹脂等からなっている。配線14は銅等からなっている。ここで、最上層の配線は、最上層グランド配線14aとそれ以外の最上層配線14bとからなっている。最上層グランド配線14aの最外部は方形枠状となっている。多層プリント配線板12の下面側中央部には平面方形状の凹部15が設けられている。この場合、凹部15は下側の4枚の絶縁基板13に設けられているので、下から5枚目の絶縁基板13の下面の凹部15に位置する所の配線14は露出されてしまう。この露出された配線14を含む下から5枚目の絶縁基板13の下面にはソルダーレジスト等からなるオーバーコート膜16が設けられている。当該露出された配線14のランドに対応する部分におけるオーバーコート膜16には開口部17が設けられている。多層プリント配線板12において、最上層グランド配線14aおよび最上層配線14bを含む最上層の絶縁基板13の上面にはソルダーレジスト等からなる上層オーバーコート膜18が設けられている。最上層グランド配線14aの最外部および最上層配線14bのランドに対応する部分における上層オーバーコート膜18には第3の開口部19および第4の開口部20が設けられている。多層プリント配線板12の凹部15以外の部分において、最下層の配線14を含む最下層の絶縁基板13の下面にはソルダーレジスト等からなる下層オーバーコート膜21が設けられている。最下層の配線14のランドに対応する部分における下層オーバーコート膜21には開口部22が設けられている。ここで、凹部15に対応する部分における下層オーバーコート膜21には、凹部15の下部を実質的に構成する開口部が設けられている。すなわち、凹部15は、実質的には、下側の4枚の絶縁基板13および下層オーバーコート膜21に設けられている。凹部15内においてオーバーコート膜16下には半導体構成体31が配置されている。この半導体構成体31は、一般的にはCSPと呼ばれるものであり、SOI基板32を備えている。SOI基板32とは、シリコン基板と表面シリコン層との間に酸化シリコン等を挿入した構造の基板である。トランジスタの寄生容量を減らせるので、動作速度の向上や消費電力の削減に効果がある。具体的には、SOI基板32は、シリコンからなる平面方形状の半導体基板33の上面に酸化シリコン等からなる絶縁膜34が設けられ、絶縁膜34の上面に半導体基板33と同様にシリコンからなる半導体層65が設けられ、半導体層65の上面に薄膜トランジスタを形成してなる集積回路部35が設けられた構造となっている。なお、半導体層65と集積回路部35は別体でもよいし、一体でもよい。集積回路部35の上面周辺部にはアルミニウム系金属等からなる複数の接続パッド36が集積回路部35に接続されて設けられている。接続パッド36の中央部を除く集積回路部35の上面には、詳細には図示していないが、パッシベーション膜および樹脂保護膜の2層からなる絶縁膜37が設けられている。絶縁膜37の上面には銅等からなる複数の配線38が設けられている。配線38の一端部は、絶縁膜37に設けられた開口部を介して接続パッド36に接続されており、他端部はランドとなっている。配線38のランド上面には銅からなる柱状の外部接続用電極39が設けられている。配線38を含む絶縁膜37の上面において外部接続用電極39の周囲にはシリカフィラーを含むエポキシ系樹脂等からなる封止膜40が設けられている。外部接続用電極39の上面には半田バンプ第3の接合部材41が設けられている。そして、半導体構成体31は、その半田バンプ41がオーバーコート膜16の開口部17を介して露出された配線14のランドに接合されていることにより、凹部15内においてオーバーコート膜16下にフェースアップ方式で搭載されている。この状態では、半導体構成体31の下面は下層オーバーコート膜21の下面よりも上側に位置している。そして、半導体装置本体11は、多層プリント配線板12の最下層の配線14のランドがプリント配線板1のオーバーコート膜5の第2の開口部7内およびその上方に設けられた半田層第1の接合部材42を介して配線4のランドに接合され、且つ、半導体構成体31の半導体基板33の下面中央部がその下に配置された導電性接着剤層第2の接合部材43を介してプリント配線板1のオーバーコート膜5の第1の開口部6を介して露出されたグランド配線3のランドに接合されていることにより、プリント配線板1上に実装されている。導電性接着剤層43は、銀、銅、カーボン等からなる導電性粒子をエポキシ系樹脂等の熱硬化性樹脂からなるバインダー中に分散させたものからなっている。そして、この状態では、半導体構成体31の半導体基板33の下面は導電性接着剤層43を介してプリント配線板1のグランド配線3に接続されていることにより、グランド電位となるようになっている。次に、チップ部品51について説明する。チップ部品51はコンデンサや抵抗等からなっている。そして、チップ部品51は、その両電極52、53が上層オーバーコート膜18の第4の開口部20内およびその上方に設けられた半田層54を介して多層プリント配線板12の最上層配線14bのランドに接続されていることにより、上層オーバーコート膜18上に搭載されている。次に、シールドカバー61について説明する。シールドカバー61はアルミニウム等の金属からなり、有頭角筒状のカバー本体62の下端部にフランジ部63が設けられたものからなっている。そして、シールドカバー61は、そのフランジ部63の下面が上層オーバーコート膜18の第3の開口部19内およびその上方に設けられた半田層64を介して最上層グランド配線14aの最外部に接続されていることにより、上層オーバーコート膜18上に設けられている。この状態では、2つのチップ部品51は、シールドカバー61によって覆われ、外部と電磁的に遮断されている。以上のように、この半導体装置では、半導体構成体31の半導体基板33の下面をその下に配置された導電性接着剤層43を介してプリント配線板1のグランド配線3に接続することにより、半導体構成体31の半導体基板33の下面がグランド電位となるようにしているので、当該グランド用の引き回し線をほとんど考慮する必要がなく、したがって半導体構成体31の半導体基板33の下面をグランド電位とするための回路設計に制約を受けにくいようにすることができる。次に、半導体装置の製造方法の一例について説明する。まず、プリント配線板1、多層プリント配線板12、半導体構成体31、2つのチップ部品51およびシールドカバー61を準備する。この場合、多層プリント配線板12の下面側中央部には凹部15が設けられている。また、半導体構成体31は半田バンプ41を備えている。次に、図2に示すように、多層プリント配線板12の上下を反転させて凹部15を上側とした状態において、多層プリント配線板12の凹部15内に、上下を反転させて半田バンプ41を下側とした状態の半導体構成体31を位置合わせしてただ単に配置する。次に、図3に示すように、リフローを行うと、半導体構成体31の半田バンプ41がオーバーコート膜16の開口部17を介して露出された配線14に接合されることにより、多層プリント配線板12の凹部15内におけるオーバーコート膜16上に半導体構成体31をフェースダウン方式で搭載する。次に、多層プリント配線板12の上下を反転させると、図4に示すように、凹部15が下側となり、この凹部15内に半導体構成体31がフェースアップ方式で搭載された状態となる。次に、図5に示すように、上層オーバーコート膜18の第3、第4の開口部19、20内およびその上方に、クリーム半田印刷機スクリーン印刷機によるスクリーン印刷法やディスペンサーを用いることにより、半田の粉末にフラックスを加えて適当な粘度にしたクリーム半田54a、64aを塗布する。次に、図6に示すように、クリーム半田54a上にチップ部品51を位置合わせしてただ単に配置する。次に、クリーム半田64a上にシールドカバー61を位置合わせしてただ単に配置する。次に、図7に示すように、リフローを行うと、チップ部品51の両電極52、53が半田層54を介して多層プリント配線板12の最上層の配線14bのランドに接合され、且つ、シールドカバー61のフランジ部63の下面が半田層64を介して多層プリント配線板12の最上層のグランド配線14aに接合されることにより、多層プリント配線板12上にチップ部品51およびシールドカバー61が搭載される。次に、図8に示すように、プリント配線板1の上層オーバーコート膜5の第2の開口部7内およびその上方に、スクリーン印刷法やディスペンサーを用いることにより、クリーム半田42aを塗布する。次に、プリント配線板1の上層オーバーコート膜5の第1の開口部6内およびその上方に、ディスペンサーを用いることにより、未硬化状態の熱硬化性樹脂を含む導電性接着剤43aを塗布する。次に、図9に示すように、クリーム半田42aおよび導電性接着剤43a上に、図7に示す状態の半導体装置本体11を位置合わせしてただ単に配置する。次に、図1に示すように、リフローを行うと、多層プリント配線板12の最下層の配線14が半田層42を介してプリント配線板1の配線4のランドに接合され、且つ、導電性接着剤43a中の熱硬化性樹脂が硬化し、半導体構成体31の下面が導電性接着剤層43を介してプリント配線板1のグランド配線3のランドに接合されることにより、プリント配線板1上に半導体装置本体11が実装される。この場合、導電性接着剤中の熱硬化性樹脂を硬化させるための専用の工程を必要としない。かくして、図1に示す半導体装置が得られる。なお、半田層42の代わりに、多層プリント配線板12の最下層の配線14のランド下に半田バンプを予め設けておき、この半田バンプを介して、多層プリント配線板12の最下層の配線14をプリント配線板1の配線4のランドに接合するようにしてもよい。以上、この発明の実施形態について説明したが、この発明は、これに限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。付記請求項1に記載の発明は、グランド配線および前記グランド配線以外の配線が設けられた回路基板と、一方の面に凹部を有する多層基板と、前記凹部に収容され、SOI基板を有する半導体構成体と、を具備し、前記多層基板の前記一方の面における前記凹部以外に設けられた配線は第1の接合部材を介して前記回路基板の前記配線に接続され、前記SOI基板は第2の接合部材を介して前記回路基板の前記グランド配線に接続されていることを特徴とする半導体装置である。請求項2に記載の発明は、請求項1において、前記SOI基板は、半導体基板、絶縁膜および集積回路部を含み、前記多層基板の前記一方の面における前記凹部に対応する位置に設けられた配線と、前記半導体構成体に設けられた配線と、が第3の接合部材を介して電気的に接続され、前記第1の接合部材は半田であり、前記第2の接合部材は導電性接着剤であり、前記第3の接合部材は半田バンプであることを特徴とする半導体装置である。請求項3に記載の発明は、請求項2に記載の発明において、前記半導体構成体は、前記集積回路部上に設けられた外部接続用電極、該外部接続用電極の周囲に設けられた封止膜および前記外部接続用電極上に設けられた前記半田バンプを有し、前記半田バンプが前記多層基板のうち凹部内に露出された配線に接続されていることにより、前記多層基板の凹部内にフェースアップ方式で搭載されていることを特徴とする半導体装置である。請求項4に記載の発明は、請求項1乃至3のいずれか一項に記載の発明において、前記半導体構成体の下面は前記多層基板の下面よりも上側に位置していることを特徴とする半導体装置である。請求項5に記載の発明は、請求項1乃至4のいずれか一項に記載の発明において、前記多層基板上に電子部品が前記多層基板の最上層の配線に半田層を介して接続されて設けられていることを特徴とする半導体装置である。請求項6に記載の発明は、請求項5に記載の発明において、前記多層基板上にシールドカバーが前記電子部品を覆うように設けられ、且つ、前記シールドカバーの下端部は前記多層基板の最上層のグランド配線に半田層を介して接続されていることを特徴とする半導体装置である。請求項7に記載の発明は、グランド配線および前記グランド配線以外の配線が設けられた回路基板と、一方の面に凹部を有する多層基板と、前記凹部に収容され、SOI基板を有する半導体構成体と、を準備し、前記多層基板の前記一方の面における前記凹部以外に設けられた配線を、第1の接合部材を介して前記回路基板の前記配線に接続し、且つ、前記SOI基板を、第2の接合部材を介して前記回路基板の前記グランド配線に接続することを特徴とする半導体装置の製造方法である。請求項8に記載の発明は、請求項7に記載の発明において、前記SOI基板は、半導体基板、絶縁膜および集積回路部を含み、前記多層基板の前記一方の面における前記凹部に対応する位置に設けられた配線と、前記半導体構成体に設けられた配線と、を第3の接合部材を介して電気的に接続し、前記多層基板の前記一方の面の前記凹部以外に設けられた配線を、第1の接合部材を介して前記回路基板の前記配線に接続し、且つ、前記SOI基板を、第2の接合部材を介して前記回路基板の前記グランド配線に接続する工程は、前記回路基板の配線のランド上に前記第1の接合部材を塗布し、且つ、前記回路基板のグランド配線のランド上に前記第2の接合部材を塗布し、リフローを行う工程を含むことを特徴とする半導体装置の製造方法である。請求項9に記載の発明は、請求項8に記載の発明において、前記第1の接合部材は半田であり、前記第2の接合部材は導電性接着剤、半田のいずれかであり、前記第3の接合部材は半田バンプであることを特徴とする半導体装置の製造方法である。請求項10に記載の発明は、請求項9に記載の発明において、前記半導体構成体は、前記集積回路部上に設けられた外部接続用電極、該外部接続用電極の周囲に設けられた封止膜および前記外部接続用電極上に設けられた前記半田バンプを有し、前記半田バンプを前記多層基板のうち前記凹部内に露出された配線に接続することにより、前記多層基板の凹部内に前記半導体構成体を搭載することを特徴とする半導体装置の製造方法である。