"高電圧電源に接続する電流供給回路と、電源端子を介して前記電流供給回路からプルアップ電流が供給されて基準電圧を生成する定電圧回路と、トランジスタを有し、該トランジスタを用いて前記電源端子の電圧をクランプするクランプ回路と、を具備し、前記基準電圧が前記トランジスタのゲートもしくはベースに入力されて、前記電源端子の電圧が前記基準電圧より高いクランプ電圧でクランプされることを特徴とする基準電圧回路。前記クランプ回路は、前記基準電圧がそのゲート端子に入力されるpチャネルMOSトランジスタ、または前記基準電圧がそのベース端子に入力されるpnpトランジスタを具備し、前記クランプ電圧が、前記定電圧回路から出力される基準電圧と、前記pチャネルMOSトランジスタが導通するために必要となるゲートソース間電圧、または前記pnpトランジスタが導通するために必要となるベースエミッタ間電圧の和以上であることを特徴とする請求項1に記載の基準電圧回路。前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有することを特徴とする請求項1または2に記載の基準電圧回路。前記クランプ回路の前記pチャネルMOSトランジスタのゲートもしくは前記pnpトランジスタのベースに、前記基準電圧の代わりに、前記差動増幅器の出力電圧を入力したことを特徴とする請求項3に記載の基準電圧回路。前記バッファ回路は、前記高電圧電源から前記基準電圧回路コアへ電流を供給し、かつ、前記クランプ回路は、前記プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせることを特徴とする請求項4に記載の基準電圧回路。前記プルアップ電流は、前記基準電圧回路コアの消費電流の増減に対応して増減することを特徴とする請求項5に記載の基準電圧回路。基準電圧を生成する定電圧回路およびクランプ回路を具備し、前記定電圧回路の電源電圧が、前記基準電圧に基づき駆動される前記クランプ回路によって前記基準電圧よりも高いクランプ電圧にクランプされることを特徴とする基準電圧回路。前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器を有し、前記クランプ回路は、前記プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせることを特徴とする請求項7に記載の基準電圧回路。前記定電圧回路は、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有することを特徴とする請求項8に記載の基準電圧回路。前記した図12の基準電圧回路500は低電圧で動作するために、図13に示す増幅器57を構成するPMOSFET63,64,65やnpnトランジスタ66,67は低耐圧素子でよい。しかし、高電圧電源5で基準電圧回路を直接動作させようとすると、図16の高耐圧の基準電圧回路500aで示すように、高耐圧化した増幅器57aが必要となる。高耐圧化した増幅器57aは、高耐圧のPMOSFET63a,64a,65aと高耐圧のnpnトランジスタ66a,67aおよび高耐圧の位相補償容量Cchにより構成されている。このように高耐圧部品を用いると増幅器57aを半導体装置として半導体基板に集積するときの面積以下、単に面積という。が大きくなり、基準電圧回路の製造コストが増大する。また、高電圧電源5に抵抗とツェナーダイオードを用いたクランプ回路を直列に接続して低電圧電源58を生成すれば低耐圧の基準電圧回路500をそのまま用いることができるが、適切なブレークダウン電圧を有するツェナーダイオードが必要となる。また、ツェナーダイオードのブレークダウン電圧は温度依存性を有するため、低電圧電源58の電圧Vccが温度に依存して変動することになる。ツェナーダイオードの代わりに、ダイオードの順方向接合やゲートとドレイン端子を接続したMOSFETを必要な段数だけ直列接続した場合には、電源電圧Vccの温度依存性はさらに大きくなることがある。増幅器57の電源電圧変動除去性能は有限であるため、電源電圧Vccが変動すると、基準電圧回路500から出力される基準電圧Vrefの変動となる。さらに、増幅器57の耐圧と最低動作電圧が近く、クランプ電圧範囲が限定される場合には、設計そのものが困難となる。また、特許文献1の電圧電流転換回路では、高耐圧nチャネルMOSFETのゲート端子に入力されるクランプ電圧これは通常の意味でのクランプ電圧ではなく、通常の意味でのクランプ電圧を指示する電圧である。を生成する回路が別途必要になり、そのコストや温度特性が問題になる。さらに、高耐圧nチャネルMOSFETでクランプ電圧に対するソースフォロア回路を構成し、このソースフォロア回路の出力電圧これが通常の意味でのクランプ電圧となる。を高耐圧nチャネルMOSFETのソース端子に接続されている低耐圧回路の電源電圧とすることから、クランプ電圧は低耐圧回路の電源電圧より高くなけれならないゲート端子に印加されるクランプ電圧≧低耐圧回路の電源電圧高耐圧nチャネルMOSFETの閾値電圧。従い、ゲート端子に印加されるクランプ電圧を高耐圧nチャネルMOSFETのソース端子に接続されている低耐圧回路だけでは生成することはできず、当該低耐圧回路の電源電圧以上の電圧を生成する何らかの回路を設けることが不可避となってしまう。この発明の目的は、前記の課題を解決して、高電圧電源例えば、6V以上の電源に接続される基準電圧回路であって、当該基準電圧回路が生成する基準電圧より高くて温度変化に対して電圧変動の小さい高精度のクランプ電圧を電源電圧とするとともに、当該クランプ電圧を小規模な回路で実現する基準電圧回路を提供することにある。さらに、必要とされる高耐圧素子数もしくは基準電圧回路の消費電流を抑制することを目的とする。前記の目的を達成するために、特許請求の範囲の請求項1に記載の発明によれば、高電圧電源に接続する電流供給回路と、電源端子を介して前記電流供給回路からプルアップ電流が供給されて基準電圧を生成する定電圧回路と、トランジスタを有し、該トランジスタを用いて前記電源端子の電圧をクランプするクランプ回路と、を具備し、前記基準電圧が前記トランジスタのゲートもしくはベースに入力されて、前記電源端子の電圧が前記基準電圧より高いクランプ電圧でクランプされる基準電圧回路とする。また、特許請求の範囲の請求項2記載の発明によれば、請求項1に記載の発明において、前記クランプ回路は、前記基準電圧がそのゲート端子に入力されるpチャネルMOSトランジスタ、または前記基準電圧がそのベース端子に入力されるpnpトランジスタを具備し、前記クランプ電圧が、前記定電圧回路から出力される基準電圧と、前記pチャネルMOSトランジスタが導通するために必要となるゲートソース間電圧、または前記pnpトランジスタが導通するために必要となるベースエミッタ間電圧の和以上である基準電圧回路とする。また、特許請求の範囲の請求項3記載の発明によれば、請求項1または2に記載の発明において、前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有する基準電圧回路とする。また、特許請求の範囲の請求項4記載の発明によれば、請求項3に記載の発明において、前記クランプ回路の前記pチャネルMOSトランジスタのゲートもしくは前記pnpトランジスタのベースに、前記基準電圧の代わりに、前記差動増幅器の出力電圧を入力した基準電圧回路とする。また、特許請求の範囲の請求項5記載の発明によれば、請求項4に記載の発明において、前記バッファ回路は、前記高電圧電源から前記基準電圧回路コアへ電流を供給し、かつ、前記クランプ回路は、前記プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせる基準電圧回路とする。また、特許請求の範囲の請求項6記載の発明によれば、請求項5に記載の発明において、前記プルアップ電流は、前記基準電圧回路コアの消費電流の増減に対応して増減する基準電圧回路とする。また、特許請求の範囲の請求項7記載の発明によれば、基準電圧を生成する定電圧回路およびクランプ回路を具備し、前記定電圧回路の電源電圧が、前記基準電圧に基づき駆動される前記クランプ回路によって前記基準電圧よりも高いクランプ電圧にクランプされる基準電圧回路とする。また、特許請求の範囲の請求項8記載の発明によれば、請求項7に記載の発明において、前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器を有し、前記クランプ回路は、前記プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせる基準電圧回路とする。また、特許請求の範囲の請求項9記載の発明によれば、請求項8に記載の発明において、前記定電圧回路は、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有する基準電圧回路とする。本発明によれば、クランプ回路を設けることで、供給電圧が高い場合高電圧電源の場合でもクランプ電圧に抑えられた電圧を定電圧回路の全てもしく大部分の電源電圧とすることができる。そして、クランプ電圧を決める電圧を定電圧回路から出力される基準電圧とすることで、クランプ電圧を生成する特別な回路を設ける必要がなくなる。その結果、当該基準電圧より高くて電圧変動の小さいクランプ電圧を電源電圧とする、回路規模すなわち回路面積が小さな低コストの基準電圧回路を提供することができる。特に、基準電圧と定電圧回路の電源電圧が近く、クランプ回路を構成するトランジスタの段数が少ない場合には、電源電圧=クランプ電圧の特性が基準電圧の特性により近くなり、温度変化に対して電圧変動が小さく高精度のクランプ電圧が得られるため、基準電圧の温度変動を小さくできる。また、クランプ電圧の精度を高めることで、基準電圧回路の電源電圧の変動が基準電圧に与える影響を最小限に抑制できて、低消費電流で電源電圧変動の小さな基準電圧回路が構成できる。また、定電圧回路の全てがクランプ電圧を電源電圧とする構成とすることにより、定電圧回路の増幅器を低耐圧素子で構成でき、必要とされる高耐圧素子の数を抑制できるので、増幅器の回路面積を縮小化できて、基準電圧回路の低コスト化を図ることができる。また、クランプ回路の電流を基準電圧回路コアに供給する構成とすることにより、基準電圧回路の消費電流を抑制することができる。実施の形態を以下の実施例で説明する。図1はこの発明の基準電圧回路の概念図である。この基準電圧回路は高電圧電源で駆動できる基準電圧回路であり、電流供給回路電流源、定電圧回路およびクランプ回路で構成される。図2~図4は、この発明の第1実施例の基準電圧回路100の構成を示すものであり、図2は全体の回路図、図3は図2の電流供給回路の回路図、図4は図2の増幅器の回路図である。この基準電圧回路100は、図2に示すように電流供給回路3、定電圧回路1およびクランプ回路2で構成される。図2において、高電圧電源5に電流供給回路3が接続し、この電流供給回路3に定電圧回路1の電源端子8が接続する。この電源端子8にはクランプ回路2にも接続している。図中の符号6は接地グランドである。定電圧回路1は図12に示す従来の基準電圧回路500=定電圧回路51と同じで電源は電源端子8の低電圧の端子電圧であり、増幅器7と抵抗R11、R21、R22、および、ダイオードD11、D12、D21、D22で構成される。これらのダイオードは図14で示すようにnpnトランジスタを用いてもよい。クランプ回路2は一つのPMOSFET9で構成され、PMOSFET9のゲート端子Gは定電圧回路1の出力端子4に接続し、PMOSFET9のソース端子Sは電源端子8に接続する。図3において、電流供給回路3は電流ミラー回路を構成する2個の高耐圧PMOSFET10,11とプルアップ電流Ipuの値を制御するJ-FET12接合型電圧効果トランジスタで構成される。なお、電流供給回路3は、高電圧電源5と電源端子8の間に、単に抵抗を接続することでも実現可能であるが、図3の回路構成にした場合、IpuはJ-FET12により設定される一定電流であり高電圧電源5の電源電圧Vcchに依存しない点で優れている。またIpuは定電圧回路1に流れる電流Ioとクランプ回路2に流れる電流I1の和と等しい。ここで、Ipuは、定電圧回路1の消費電流を考慮し、これよりも十分に大きな値とする必要がある。図4に示す増幅器7の構成は、低電圧で駆動される従来の増幅器57と同じ構成であり、3個のPMOSFET13,14,15と2個のnpnトランジスタ16,17と1個のバイアス電流源18、および回路発振を防止するための位相補償容量Ccで構成される。増幅器7の出力は定電圧回路1の出力端子4に接続し基準電圧Vrefを出力する。この構成では、増幅器7の電圧利得が大きくなるため、回路の発振を防ぐために、通常、このように位相補償容量Ccが付加される。図2に示す基準電圧回路100において、図12に示す従来の基準電圧回路500との構成の違いは、10V~30Vの高電圧電源5と定電圧回路1の電源端子8の間に電流供給回路3が接続され、電源端子8に定電圧回路1とクランプ回路2が接続され、電流供給回路3からプルアップ電流Ipuが定電圧回路1とクランプ回路2に供給されている点である。クランプ回路2は基準電圧Vrefを入力とするソースフォロア回路であり、電源端子8の電圧電源電圧Vccは、クランプ回路2により、PMOSFET9のゲートソース間電圧VGSであるレベルシフト電圧Vlsmと基準電圧Vrefとの和の電圧にクランプされる。レベルシフト電圧Vlsmは、図5に示すようにPMOSFET9にI1が流れたときのゲートソース間電圧VGSである。この電圧VGSは、PMOSFET9のしきい値電圧Vgthを電流I1を流すのに必要なオーバードライブ電圧分だけ超過した電圧となる。定電圧回路1を動作させるための電源電圧Vccを得るためには、電源端子8の電圧Vccを所定の範囲の電圧にする必要があり、電源電圧Vccと基準電圧Vrefの差が大きい場合には、クランプ回路2を構成するトランジスタの段数を増やしてレベルシフト電圧を高める方策が必要となるただし、段数が多くなると、トランジスタの温度特性によりクランプ電圧の温度依存性が大きくなるので、定電圧回路1が動作する最小の電源電圧Vccになるように段数を選定するのが好ましい。本実施例1では、増幅器7がVrefVlsmの電源電圧で正常に動作する構成であるため、PMOSFET9のみでクランプ回路を構成している。ここで、この発明の基準電圧回路100の動作について説明する。高電圧電源Vcchから電流供給回路3を介して定電圧回路2の電源端子8に電圧Vccが印加される。この電圧Vccはクランプ回路2にも印加される。定電圧回路1が動作を開始し、定電圧回路1にIoが流れ、定電圧回路1の出力端子4から基準電圧Vrefが出力される。この基準電圧VrefをPMOSFET9のゲート端子Gに与える。この基準電圧Vrefは定電圧回路1を構成する増幅器7と抵抗R11、R21、R22、および、ダイオードD11、D12、D21、D22により決定される。PMOSFET9のゲート端子Gに基準電圧Vrefが印加されると、電源電圧Vccと基準電圧Vrefの差がPMOSFET9のゲート端子GとソースS間にゲートソース間電圧VGSとして印加されて、PMOSFET9が導通を開始しI1が流れる。ここで、I1とIoの和はJ-FET12で制御されたプルアップ電流Ipuになる。PMOSFET9が導通を開始すると、クランプ回路2はソースフォロアとして動作し、上述のようにPMOSFET9のゲートソース間電圧VGSはPMOSFET9のしきい値電圧VgthとI1=Ipu-I0を流すためのオーバードライブ電圧の和となる。そして、この和の電圧がレベルシフト電圧Vlsmとなり、PMOSFET9のしきい値電圧Vgth,IpuおよびI0が一定の値であるので、レベルシフト電圧Vlsmも一定の電圧となる。クランプ電圧Vsは基準電圧VrefとVlsmの和であるので、クランプ電圧Vsも高電圧電源5の電圧Vcchに依存しない一定の電圧になる。そして、定電圧回路1の電源電圧Vccはこのクランプ電圧Vsでクランプされ、高電圧電源5の電圧Vcchに依存しない。この基準電圧回路100では、電流供給回路3を構成する素子に高耐圧素子が必要となるが、定電圧回路1とクランプ回路2は低耐圧素子で構成できるので、定電圧回路1に高耐圧素子を用いて高電圧駆動できる基準電圧回路にした場合に比べると、回路面積を小さくできる。例えば、定電圧回路1に高耐圧素子を用いたときには、3個のPMOSFET13,14,15と2個のpnpトランジスタ16,17の5個を高耐圧素子にして、さらに位相補償容量Ccも高耐圧化しなければならない。一方、電流供給回路3では、2個のPMOSFET10,11と1個のJ-FET12で3個の高耐圧素子で済み、回路面積を半減することができる。前記したように、電流供給回路3とクランプ回路2を従来の定電圧回路51に付加することにより、高電圧電源5で駆動でき、電圧変動が小さく、回路面積が縮小化できて製造コストの低減が図れる基準電圧回路100を提供することができる。つぎに、図2の定電圧回路1およびクランプ回路2のそれぞれの回路構成が異なる場合の基準電圧回路200~400について、以下の実施例で説明する。図6および図7は、この発明の第2実施例の基準電圧回路200の構成であり、図6は全体の回路図、図7は図6の増幅器の回路図である。図2、図4との違いは、クランプ回路2aの回路構成PMOSFET9aのゲートとドレインが短絡され、そのドレインに2段のpnpトランジスタ19が接続し、2段のpnpトランジスタ19のゲートが定電圧回路1aの出力端子4に接続している点。なお、2段のpnpトランジスタ19はエミッタフォロア回路を構成している。、および、増幅器7aの回路構成増幅器7におけるPMOSFET15で構成されたソース接地増幅段を、ダーリントン接続されたnpnトランジスタ21,22によるエミッタフォロアに変更し、位相補償容量Ccを不要にした点。であり、定電圧回路の動作原理は同様である。ここで、クランプ回路2aの回路構成の変更は、増幅器7から増幅器7aへの回路構成変更に伴い、要求される電源電圧Vccが増加したことに対応するためのものである。なお、図6の回路構成にすることにより、出力端子4に接続する図示しない負荷に大きな電流が流れる場合であっても、図2の場合と比べ、基準電圧Vrefの電圧変動を小さく抑えることできる。クランプ回路2aにおいて、レベルシフト電圧VlsはPMOSFET9aにI1が流れたときのレベルシフト電圧Vlsm=PMOSFET9aのゲートソース間電圧VGSと2段のpnpトランジスタ19にI1が流れたときのレベルシフト電圧Vlsb=2段のpnpトランジスタのベースエミッタ間電圧VBEの和となる。図8は、2段のpnpトランジスタ19のエミッタ電流とベースエミッタ間電圧の関係を示す図である。2段のpnpトランジスタ19のベースエミッタ間電圧VBEは、2段のpnpトランジスタ19に流れたI1で2段のpEnB接合に生じた順電圧降下であり、これが2段のpnpトランジスタ19からなるエミッタフォロア回路によるレベルシフト電圧Vlsbとなる。従って、クランプ電圧Vsは、定電圧回路1aから出力される基準電圧VrefとPMOSFET9aにI1が流れたときのゲートソース間電圧レベルシフト電圧Vlsmおよび2段のpnpトランジスタのベースエミッタ間電圧レベルシフト電圧Vlsbで決まる電圧である。このクランプ電圧Vsで定電流回路1aの電源電圧Vccはクランプされ一定電圧となる。この定電圧回路1aを電流供給回路3を介さないで直接高電圧電源5で駆動しようとすると、増幅器7aを構成している2個のPMOSFET13、14と4個のpnpトランジスタ16、17、21、22を全て高耐圧素子にしなければならない。本発明の基準電圧回路200を適用することで、これらの6個の素子は低耐圧素子でよくなり、回路面積を半減することができる。図9は、この発明の第3実施例の基準電圧回路300の回路図である。この定電圧回路1bは3個のPMOSFET23,24,25と2個のNMOSFET26,27と抵抗R41、R51、および、ダイオードD31、D32、D41、D42、D51、D52で構成されている。ここでは、説明を簡単にするため、PMOSFET23,24,25、および、NMOSFET26,27のサイズは、それぞれ等しいものとする。そのため、ミラー回路を構成するPMOSFET23,24、25には等しい電流が流れる。この電流値は、NMOSFET26,27のソース電位、すなわち、D31、D32の直列接続回路に掛かる電圧と、R41、D41、D42の直列接続回路に掛かる電圧が等しくなるような値に制御される。さらに、PMOSFET25から出力される電流が、R51、D51、D52の直列接続回路に流れ、基準電圧Vrefを生成する。ここで、抵抗R41、R51、および、ダイオードD31、D32、D41、D42、D51、D52の諸元を適切な値一例では、R41=12kΩ、R51=150kΩ、D41とD42の接合面積は、D31、D32、D51、D52の接合面積の5倍に調整することにより、定電圧回路1bの出力端子4から出力される基準電圧Vrefは、電源電圧や温度に依存しない一定の電圧になる。定電圧回路1bは、VrefVlsmの電源電圧で十分に動作可能であるため、これに対応するクランプ回路2は1個のPMOSFET9で構成され図2の場合と同じにしてある。この場合もクランプ回路2により定電圧電源1bの電源電圧Vccはクランプ電圧Vs=VrefVlsmにクランプされる。図10は、この発明の第4実施例の基準電圧回路400の回路図である。この定電圧回路1cは1個のデプレッション型NMOSFETノーマリーオン型nチャネルMOSFET28と1個のエンハンスメント型NMOSFET29で構成されている。ここで、ゲートとソースが接続されてゲートソース間電圧VGSがゼロとなっているデプレッション型NMOSFET28は定電流源として動作し、エンハンスメント型NMOSFET29はこの電流を基準電圧に変換する負荷として動作する。両者の温度依存性が打ち消し合うように、サイズを調整することにより、温度依存性の小さな定電圧を得ることができる。定電圧回路1cは、VrefVlsmの電源電圧で十分に動作可能であるため、これに対応するクランプ回路2は1個のPMOSFET9で構成され図2の場合と同じにしてある。この場合もクランプ回路2により定電圧電源1cの電源電圧Vccはクランプ電圧Vs=VrefVlsmにクランプされる。上述の各実施例で、クランプ回路2はPMOSFET9を使うものとしたが、PMOSFET9をエミッタ端子が電源端子8に接続されるpnpトランジスタに置き換えてもよい。その場合、クランプ回路2におけるレベルシフト量Vlsmは当該pnpトランジスタのエミッタベース間電圧になる。さらに、当該pnpトランジスタはダーリントントランジスタであってもよいし、電源端子8とpnpトランジスタのエミッタ端子の間にダイオードやゲートとドレインが短絡されたPMOSFETを接続するようにしてもよい。また、クランプ回路2aについては、2段のpnpトランジスタをPMOSFETに置き換えてもよい。その場合、ゲートとドレインが短絡されたPMOSFETを1つではなく複数直列接続して、トータルのレベルシフト量を確保するようにすればよい。さらに、ゲートとドレインが短絡されたPMOSFETをダイオードに置き換えてもよい。図17および図18~図20は、この発明の第5実施例の基準電圧回路の構成図であり、図17は要部ブロック図を、図18~図20は基準電圧回路600の具体的な回路図をそれぞれ示すものである。図18~図20と図6の違いは、ダイオードD11,D12、D21,D22をベース端子とコレクタ端子を短絡させたnpnトランジスタQ08,Q09,Q10,Q11に変更した点、図6で示していない起動回路32を示した点、電流供給回路31の具体的な回路カレントミラー回路A37とJFET38を示した点、および、クランプ回路2aをクランプ回路36の構成に変更した点である。図17では、図6の増幅器7aを差動増幅器33とバッファ回路34に分割して示している。ここでは、差動増幅器33の消費電流をIa、バッファ回路34の消費電流をIbで示しており、本実施例においては、IaとIbの和が図6のIoに相当する。また、図19に示す差動増幅器33の電源端子8a電圧Vcca、図20に示すバッファ回路34の電源端子8b電圧をVccbは共通になっており、これらが図6の定電圧回路の電源端子8の一部に相当する。また、図17では、図6の定電圧回路1aの抵抗R11,R21,R22と、ダイオードD11,D12、D21,D22に相当する部分をまとめて、基準電圧回路コア35として示している。尚、図18~図20は、基準電圧回路600を3分割した回路であり、図18が左側の回路図、図19は中央の回路図、図20は右側の回路図である。それぞれの図において、矢印の先に付した記号アルファベット同士が互いに接続する。図18において、カレントミラー回路A37はpチャネルMOSFETであるM01,M02,M03で構成される。また、電流供給回路31は、カレントミラー回路A37のM01,M03およびJFET38接合型電界効果トランジスタで構成され、従来は図示されていない起動回路32が図示されている。図19において、差動増幅器33はpチャネルMOSFETであるM04、M05、npnトランジスタであるQ03,Q04,Q05で構成される。このM04、M05、Q03,Q04,Q05は図7中の符号の13,14,16,17,18にそれぞれ対応する。図20において、バッファ回路34はダーリントン接続されたnpnトランジスタQ06,Q07で構成され、図7中の符号の21,22に対応する。基準電圧回路コア35は、基準電圧回路600の出力電圧を決定する部分であり、抵抗R11,R21,R22とベース端子とコレクタ端子が短絡されたnpnトランジスタであるQ08,Q09、Q10,Q11で構成され、Q08,Q09、Q10,Q11は図6のD11,D12、D21,D22にそれぞれ対応する。クランプ回路36は、差動増幅器33の出力にゲート端子を接続したpチャネルMOSFETであるM06のみで構成されている。M06のドレイン端子は定電圧回路の電源端子すなわち、差動増幅器33およびバッファ回路34の電源端子8a、8bに接続され、M06のソース端子は接地端子に接続されている。図18において、JFET38のゲートは図示しないが、ゲートはGNDと接続して定電圧であるため、JFET38のソースドレイン電圧が変化しても流れる電流はほぼ一定であり、定電流素子として機能させている。起動回路32の役割は、差動増幅器33を構成するQ03,Q04、Q05に電流が流れず、基準電圧Vrefが低い状態で静定することを防止することである。このような状態では、Q02に電流が流れていないため、M02のドレイン電流は、Q01のベース端子を持ち上げ、Q01に電流を流し込もうとする。Q01に電流が流れるとその電流がQ06のベースに注入され、その結果、Q06、Q07を介して基準電圧回路コア35に電流が供給されてVrefが上昇し、これと同時に、Q02もベース電位が上昇し、コレクタ電流が流れる。Q02のコレクタ電流がM02のドレイン電流を超えると、Q01のベース電位が低下し、Q01は遮断されるこの時点で、Vrefは差動増幅器33で制御されている。nチャネルMOSFETであるM07は、Q02のコレクタ電位が低下し、飽和領域に入ることを防止する目的で設けられているQ02が飽和領域で動作すると、Q02のベース電流が増加することで、Vrefに影響を与えるため。これにより、Q02のコレクタ電流のうち、M02のドレイン電流を除く電流がM07を介して供給され、Q02のコレクタ電位の低下を、Vref-Vgs7Vgs7:M07に該電流を流すために必要なゲート―ソース間電圧に抑えるため、Q02のコレクタ-エミッタ間電圧Vce2の飽和を防止することができる。図17および図18~図20において、基準電圧回路コア35は、抵抗R11と非線形素子であるnpnトランジスタのQ08,Q09の直列回路および抵抗R21,R22と非線形素子であるnpnトランジスタのQ10、Q11の直列回路によって構成されている。差動増幅器33は、npnトランジスタであるQ03、Q04、Q05およびpチャネルMOSFETであるM04、M05で構成されている。差動増幅器33は、npnトランジスタであるQ06、Q07のエミッタフォロアで構成されたバッファ回路34を介して、基準電圧回路コア35のV1とV2が等しくなるV1とV2が仮想短絡される動作点に基準電圧回路の出力電圧基準電圧Vrefを制御する。基準電圧Vrefは、基準電圧回路コア35に使用する抵抗の抵抗値およびnpnトランジスタの面積のみで決まり、これらの値を適切に調整することにより、基準電圧Vrefの温度変化を小さくすることができる。ここで、差動増幅器33およびバッファ回路34の電源は、JFET38およびカレントミラー回路A37PチャネルMOSFETであるM01、M02、M03により構成からなる電流供給回路31と、pチャネルMOSFETであるM06からなるクランプ回路36によって構成される。クランプ回路36は、電流供給回路31が供給するプルアップ電流Ipuのうち、差動増幅器33およびバッファ回路34で消費されない余分な余剰電流を引き抜くことで、差動増幅器33の電源電圧を高電圧ではない概ね一定値に維持する。このため、差動増幅器33は、高耐圧素子を使用せずに構成可能となり、回路面積を削減することができる。さらに、基準電圧回路600の高電圧電源5の電圧Vcchが変化しても、差動増幅器33の電源端子8aの電圧Vccaは変化しないため、基準電圧Vrefの電源電圧Vcch依存性を小さくできる。尚、クランプ回路36では、差動増幅器33の出力電圧Vaoが基準電圧Vrefに対してバッファ回路34を構成するnpnトランジスタQ06,Q07のベース―エミッタ間電圧の和だけ高い電圧となることを利用し、図6のクランプ回路2aの構成に比べて、pnpトランジスタ19を2つ削減している本実施例のように、クランプ回路を基準電圧を直接用いて動作させるだけでなく、基準電圧と相関のある電圧を用いて動作させることも、本発明の範疇に含まれる。基準電圧回路600では、プルアップ電流IpuはJFET38によって生成されている。基準電圧回路コア35が必要とする電流Irが正の温度特性を有するのに対して、JFET38の電流は負の温度特性を有し、さらに、JFET38の製造プロセスばらつきも比較的大きいため、この基準電圧回路600では設計時に注意が必要になる。そのため、基準電圧回路600では、プルアップ電流Ipuの値は、温度やプロセス変動によるマージンを見込んで、差動増幅器33とバッファ回路34の消費電流の合計IaIbよりも十分に大きな値とする必要がある。一方、余った余剰電流は、クランプ回路36を介してGNDへと捨てているため、消費電流が増えてしまう。これを解決する方策をつぎの実施例6で説明する。図21および図22~図24は、この発明の第6実施例の基準電圧回路の構成図であり、図21は基準電圧回路700の要部ブロック図を、図22~図24は基準電圧回路700の具体的な回路図をそれぞれ示すものである。尚、図22~図24は、基準電圧回路700を3分割した回路であり、図22が左側の回路図、図23は中央の回路図、図24は右側の回路図である。それぞれの図において、矢印の先に付した記号アルファベット同士が互いに接続する。図21~図24の基準電圧回路700と図17~図20の基準電圧回路500との違いは、クランプ回路46の構成およびバッファ回路44の電源端子8bが直接、高電圧電源5に接続している点と、基準電圧回路コア45に流れる電流Irに応じてプルアップ電流Ipuを生成するカレントミラー回路B47bが追加されている点である。また、電流供給回路41はカレントミラー回路A47a,カレントミラー回路B47bおよびJFET48により構成されている。図24において、クランプ回路46は、差動増幅器43の出力Vaoをゲート端子に接続したpチャネルMOSFETであるM11のみで構成されており、そのドレイン端子およびソース端子は、差動増幅器43の電源8aと基準電圧回路の出力端子4とにそれぞれ接続されている。これにより、プルアップ電流Ipuのうち、差動増幅器43が消費しない電流余剰電流Ipu-Ia=クランプ電流I1は、M11を介して基準電圧回路コア45へと供給される。この時、差動増幅器43の電源端子の電圧Vccaは、この余剰電流Ilを流すのに必要なM11のゲート-ソース間電圧|Vgs11|分だけ、差動増幅器43の出力電圧Vaoよりも高い電圧Vao|Vgs11|にクランプされる。なお、ここで示したクランプ回路46の構成は一例であり、プルアップ電流Ipuの余剰電流を基準電圧回路コア45に流すことにより、差動増幅器43の電源電圧Vccaを差動増幅器43が正常に動作する範囲に維持するものであれば、他の回路構成でもよい。バッファ回路44を構成するQ06、Q07のコレクタ端子は高電圧電源5に直接接続されており、高電圧電源5からバッファ回路43を経由して基準電圧回路コア45に電流を供給するようになっている。これにより、基準電圧回路コア45に必要な電流Irのうち、クランプ回路46を介して供給されない不足分は、バッファ回路44から供給される。なお、ここで示したバッファ回路44の構成は一例であり、差動増幅器43の出力電圧Vaoに応じて高電圧電源5から基準電圧回路コア45へと供給する電流Ibが調整できるものであれば、他の回路構成でもよい。この基準電圧回路700において、プルアップ電流Ipuは、差動増幅器43の消費電流Iaよりも大きく、また、基準電圧回路コア45が必要とする電流Irと電流Iaの和よりも小さくする必要がある。本実施例において、差動増幅器43の利得が十分に高く、V1=V2の仮想接地が成立しているとする。また、図24において、R11=R12であるとすると、抵抗R11,R21の両端電圧が等しいため、R11に流れる電流とR21に流れる電流は、それぞれ0.5Irで等しくなる。また、Q05とQ11のエミッタ面積比が1:5図23および図24中の×1と×5は、Q05とQ11のエミッタ面積の比が1:5であることを表わすであるとすると、Ia=0.2×0.5×Ir=0.1Irとなり、Ipu=Ia=0.1Irが差動増幅器43が正常に動作する下限の電流値となる。一方、IpuがIaIr=1.1Irを超えると、差動増幅器43によって基準電圧Vrefが制御できなくなり、基準電圧回路700が正常に動作しなくなる。したがって、基準電圧回路700を正常に動作させるためには、0.1Ir<Ipu<1.1Irを常に満たすように、プルアップ電流Ipuを設定する必要がある。本実施例では、温度やプロセスの変動が有っても、IpuとIrの間に存在する制約条件を容易に満たすことができる回路として、IpuとIrと比例させる回路を開示している。以下では、これに関して説明する。まず、図22において、起動回路42は図8の起動回路32と同じ構成であるが、M07のドレイン端子の接続相手が異なっている。図22~図24の基準電圧回路700において、pチャネルMOSFETであるM08、M09、M10で構成されるカレントミラー回路B47bは、M07のドレイン電流をゲート端子とドレイン端子が接続されているM08で受け、これと比例する電流を、M09,M10のドレイン端子から出力している。また、M10のドレイン端子は、カレントミラー回路A47aの入力端子M01のドレイン端子とM01,M02,M03のゲート端子が接続された端子に接続されており、定電流源として動作するJFET48に対して優先的に電流を供給する構成となっている。したがって、M07のドレイン電流が増加し、M10のドレイン電流が増加すると、M03のドレイン電流が減少する。ここで、カレントミラー回路A,B47a,47bにおける各pチャネルMOSFETのミラー比を適切に設定すれば、最終的に、カレントミラー回路A47aの電流が0になり、Q02のコレクタ電流が全てM07を経由して、カレントミラー回路B47bに供給される状態へと静定させることが可能である。この時、カレントミラー回路A47aのM02のドレイン電流と、カレントミラー回路B47bのM09のドレイン電流の和がプルアップ電流Ipuであるから、前者が0となり、後者がIrに比例する電流本実施例では、Q02とQ09のエミッタ面積比が1:1なので、0.5Irとなるため、IpuはIrに比例することになる。さらに、カレントミラー回路A,B47a,47bの各pチャネルMOSFETのミラー比と、IrおよびIpuの関係について説明する。ここでは、M01に対するM02,M03のミラー比をa2,a3とし、M08に対するM09,M10のミラー比をa9,a10とする。また、JFET48に流れる定電流をI00とする。まず、M07が導通して、M08に電流が供給されるためには、a3I00<0.5Irを満たすように設計する必要がある。ただし、a3は起動不良を起こさない程度に大きくしておく。M08に電流が供給されると、M10を介してカレントミラー回路A47aに供給される電流が減少し、この結果、M03のドレイン電流が減少することで、M08に流れる電流がさらに増加していく。ここで、a100.5Ir≧Iooとなるように、a10を設定すれば、カレントミラー回路A47aに供給される電流が0となる状態に静定する。この時、M08には、Q02のコレクタ電流Ic2本実施例では=0.5Ir全てが供給されており、Ipu=a09Ic2となる。a09の値は、Ipuが所定の範囲本実施例では、0.1Ir<Ipu<1.1Irとなるように設定する。また、a02に関しては、カレントミラー回路B47bに流れる電流が増加することでIpuの減少が起きないよう、a02=a09/a10に設定しておくとよい。これは、以下の理由による。すなわち、トランジスタM08に流れる電流をI8とすると、電流Ipuに関し、次式が成り立つ。Ipu=a09I8a02I00-a10I8=a02I00a09-a02a10I8これより、a02=a09/a10としておけば、電流IpuがI8の影響を受けることがなくなる。図22~図24の基準電圧回路700では、クランプ回路46の電流が、GNDでなく基準電圧回路コアへ45と流れるため、図19~図21の基準電圧回路600と比べて、消費電流を小さくすることができる。また、プルアップ電流Ipuを基準電圧回路コア45の消費電流Irの増減に対応して増減させる回路を用いることで、図22~図24の基準電圧回路700で生じる、IpuとIrに関する制約条件を満たすことも容易である。なお、参考までに示すと、トランジスタM01~M03,M08~M10に流れる電流をそれぞれI1~I3,I8~I10とすると、以下の式が成り立つ。但し、電流I1~I3,I8~I10は一方向にしか流れないのでI1≧0,I2≧0,I3≧0,I8≧0,I9≧0,I10≧0という制約条件があり、これらの電流が順方向に流れない領域では値をゼロとおく必要がある。I3I8=KIrQ02に流れる電流、K=0.5I1I10=I00I2=a2I1I3=a3I1I9=a9I8I10=a10I8これらの式より以下の式が成り立つ。I1=I00-a10KIr/1-a3a10I8=KIr-a3I00/1-a3a10Ipu=I2I9=a2I1a9I8={a2-a3a9I00a9-a2a10KIr}/1-a3a10"