"供給されたクロック信号に基づいて動作可能な内部回路と、水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路と、上記内部回路が正常に動作可能な周波数のクロック信号を形成するための内蔵発振器と、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路と、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路と、を含む半導体集積回路装置。上記制御回路は、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記内部回路に供給される異常発振検出信号をアサートする請求項1記載の半導体集積回路装置。上記異常発振検出信号を外部出力可能な端子を備えた請求項2記載の半導体集積回路装置。水晶振動子には、決められた周波数の3倍や5倍の周波数でも発振する機能がある。これをオーバートーン発振という。半導体集積回路装置に外付けされた水晶振動子を使用した水晶発振回路においてオーバートーン発振が生じた場合、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、オーバートーン発振等に起因して正常時よりも高くなる。かかる場合には、半導体集積回路装置の内部回路が暴走状態に陥るおそれがある。しかしながら従来の技術においては、はんだ接続の不良などによって水晶振動子の接続端子がはずれたり、この接続端子と他の信号端子との接触などに起因して水晶発振回路の発振動作が停止する場合については考慮されているものの、水晶振動子のオーバートーン発振等に起因して、水晶発振回路の発振周波数が正常時よりも上昇した場合については考慮されていない。このため、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、オーバートーン発振等に起因して正常時よりも高くなった場合には、半導体集積回路装置の内部回路が暴走状態に陥るおそれがある。本発明の目的は、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、正常時よりも高くなった場合の上記内部回路の暴走を回避するための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、供給されたクロック信号に基づいて動作可能な内部回路と、水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路と、上記内部回路が正常に動作可能な周波数のクロック信号を形成するための内蔵発振器とを設ける。また、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路を設ける。さらに、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路を設ける。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、オーバートーン発振等に起因して正常時よりも高くなった場合の上記内部回路の暴走を回避するための技術を提供することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係る半導体集積回路装置1は、供給されたクロック信号に基づいて動作可能な内部回路17と、水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路11と、上記内部回路が正常に動作可能な周波数のクロック信号を形成するための内蔵発振器14とを含む。また半導体集積回路装置1は、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路13を含む。さらに半導体集積回路装置1は、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路16を含む。上記の構成によれば、異常高速発振検出信号がハイレベルにアサートされた場合に、制御回路の制御により、水晶発振回路から出力されるクロック信号に代えて、内部発振器から出力されるクロック信号が選択されてそれが内部回路に供給される。このため、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、オーバートーン発振などで正常時よりも高くなった場合の上記内部回路の暴走を回避することができる。2上記1において、上記制御回路は、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記内部回路に供給される異常発振検出信号HOADをアサートするように構成することができる。これにより、水晶発振回路の異常発振時において、内部回路を適切な状態に制御することが可能となる。3上記2において、上記異常発振検出信号を外部出力可能な端子20を設けることができる。これにより、この半導体集積回路装置が搭載されたユーザシステムにおいて、半導体集積回路装置を適切な状態に制御することが可能となる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には、本発明にかかる半導体集積回路装置の構成例が示される。図1に示される半導体集積回路装置1は、特に制限されないが、水晶発振回路11、異常低速発振検出回路12、異常高速発振検出回路13、内蔵発振器14、セレクタ15、制御回路16、内部回路17を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。半導体集積回路装置1には、端子18,19,20が設けられている。端子18,19は、水晶発振回路11に結合される。また端子18,19には、半導体集積回路装置1がユーザシステムのボードに搭載された状態で、水晶振動子21が接続される。水晶発振回路11は、端子18,19を介して水晶振動子21が結合されることで所定周波数のクロック信号CLK1を形成する。このクロック信号CLK1は、異常低速発振回路12、異常高速発振回路13及びセレクタ15に伝達される。異常低速発振検出回路12は、水晶発振回路11の状態が異常低速発振状態になったことを検出して異常低速発振検出信号LOADを例えばハイレベルにアサートする。異常高速発振検出回路13は、水晶発振回路11の状態が異常高速発振状態になったことを検出して異常高速発振検出信号HOADを例えばハイレベルにアサートする。内蔵発振器14は、内部回路が正常に動作可能な周波数のクロック信号CLK2を形成する。セレクタ15は、水晶発振回路11で形成されたクロック信号CLK1と、内蔵発振器14で形成されたクロック信号CLK2とを選択的に後段の内部回路17に供給する。内部回路17は、特に制限されないが、CPU中央処理装置やその周辺回路を含み、セレクタ15を介して入力されたクロック信号CLK1又はCLK2に同期して所定の信号処理を実行する。制御回路16は、異常低速発振検出信号LOADや常高速発振検出信号HOADに基づいてセレクタ15の選択動作を制御する。すなわち、制御回路16は、異常低速発振検出信号LOAD及び常高速発振検出信号HOADの双方がローレベルの場合には、水晶発振回路11から出力されたクロック信号CLK1を選択的に内部回路17に供給するように、セレクタ15を制御する。これに対して、制御回路16は、異常低速発振検出信号LOAD又は異常高速発振検出信号HOADがハイレベルにアサートされた場合には、水晶発振回路11から出力されるクロック信号CLK1に代えて、内部発振器14から出力されるクロック信号CLK2を選択してそれを内部回路17に供給するように、セレクタ15を制御する。さらに、制御回路16は、異常低速発振検出信号LOAD又は異常高速発振検出信号HOADがローレベルにアサートされた場合に、異常発振検出信号AODSをハイレベルにアサートする。この異常発振検出信号AODSは内部回路17に伝達されるとともに、端子20を介して外部出力可能とされる。上記の構成において、内蔵発振器14は、水晶発振回路11が動作している期間、水晶発振回路11とは独立して発振動作を行っている。水晶振動子21の接続端子がはずれたり、この接続端子と他の信号端子との接触などに起因して水晶発振回路11の発振動作が停止され、あるいは異常低速発振状態になった場合、その状態が異常低速発振検出回路12によって検出され、異常低速発振検出信号LOADがハイレベルにアサートされる。また、水晶発振回路11で得られるクロック信号が、オーバートーン発振などで、内部回路17の正常動作の周波数範囲よりも上昇した場合、その状態が異常高速発振検出回路13によって検出され、異常高速発振検出信号HOADがハイレベルにアサートされる。異常低速発振検出信号LOADがハイレベルにアサートされた場合、又は異常高速発振検出信号HOADがハイレベルにアサートされた場合、制御回路16は、水晶発振回路11から出力されるクロック信号CLK1に代えて、内部発振器14から出力されるクロック信号CLK2を選択してそれを内部回路17に供給する。内部発振器14から出力されるクロック信号CLK2は、内部回路17が正常に動作可能な周波数のクロック信号とされるので、そのようなクロック信号CLK2が供給された内部回路17は、正常に動作する。また、制御回路16によって異常発振検出信号AODSがハイレベルにアサートされることによって、内部回路17におけるCPUは、水晶発振回路11の異常発振状態を把握し、内部回路17を適切な状態に制御することができる。ここで、水晶発振回路11が水晶発振回路11がオーバートーン発振などで異常高速発振状態になった場合、内部回路17は、高速な周波数に追従できないため暴走状態となるおそれがあるし、水晶振動子21の接続端子がはずれたり、この接続端子と他の信号端子との接触などに起因して水晶発振回路11の発振動作が停止され、あるいは異常低速発振状態になった場合にも、不安定なクロック信号により暴走状態となるおそれがある。しかし、図1に示される構成によれば、異常低速発振検出信号LOAD又は異常高速発振検出信号HOADがハイレベルにアサートされた場合に、制御回路16の制御により、水晶発振回路11から出力されるクロック信号CLK1に代えて、内部発振器14から出力されるクロック信号CLK2が選択されてそれが内部回路17に供給されるため、内部回路17は正常に動作する。また、異常発振検出信号AODSが、端子20を介して外部出力可能とされるため、ユーザシステムによって半導体集積回路装置1を適切な状態に制御することが可能となる。図2には、異常高速発振検出回路13の構成例が示される。分周器131が設けられ、この分周器131は、入力されたクロック信号CLK1を1/nに分周する。フリップフロップ回路133が設けられ、このフリップフロップ回路133のクロック端子CKには、分周器131の分周出力が伝達される。フリップフロップ回路133のリセット端子RSTには、リセット信号RSTSが伝達される。フリップフロップ回路133の出力端子OUTからの出力信号がインバータ132を介してフリップフロップ回路133のフィードバック端子FBINに伝達されることで、チャタリング防止が図られている。フリップフロップ回路133の出力は、インバータ137に伝達されるとともに、インバータ134及びノアゲート136を介してバッファ138に伝達される。ノアゲート136には、インバータ135を介してリセット信号RSTSが伝達される。インバータ137及びバッファ138は、この常高速発振検出回路13内の他のデバイスに比べて駆動能力が低く抑えられている。また、インバータ137の出力側ノードN2や、バッファ138の出力側ノードN3には、キャパシタ139,140が設けられている。このキャパシタ139,140の他方の端子は低電位側電源Vssに結合される。ノアゲート141が設けられ、このノアゲート141によって、インバータ137の出力とバッファ138の出力とのノア論理が得られる。ノアゲート141の出力側ノードN4は、後段のpチャネル型MOSトランジスタ142に伝達される。このpチャネル型MOSトランジスタ142のソース電極は高電位側電源Vddに結合される。pチャネル型MOSトランジスタ142には、nチャネル型MOSトランジスタ143が直列接続される。このnチャネル型MOSトランジスタ143のゲート電極には所定のバイアス電圧nbiasが供給される。nチャネル型MOSトランジスタ143のソース電極は、低電位側電源Vssに結合される。pチャネル型MOSトランジスタ142とnチャネル型MOSトランジスタ143との直列接続ノードN5にはキャパシタ144が接続される。このキャパシタ144の他端は低電位側電源Vssに結合される。またノードN5には、pチャネル型MOSトランジスタ145が設けられる。このpチャネル型MOSトランジスタ145のソース電極は高電位側電源Vddに結合される。pチャネル型MOSトランジスタ145のゲート電極には、リセット信号RSTSが伝達され、リセット信号RSTSがローレベルにされた状態リセット状態で、ノードN5が高電位側電源Vddのレベルにプリチャージされるようになっている。さらにノードN5は、コンパレータ146の反転入力端子-に結合されている。コンパレータ146の非反転入力端子-には、所定のリファレンス電圧vrefが印加され、コンパレータ146において、ノードN5の電位とリファレンス電圧vrefとの比較が行われるようになっている。コンパレータ147の後段には、フリップフロップ回路147が設けられている。フリップフロップ回路147のクロック端子CKには、分周器131の分周出力が伝達される。フリップフロップ回路147のリセット端子RSTには、リセット信号RSTSが伝達される。フリップフロップ回路147の出力端子OUTからの出力信号がインバータ148を介してフリップフロップ回路147のフィードバック端子FBINに伝達されることで、チャタリング防止が図られている。また、インバータ148の出力はバッファ149を介して出力される。このバッファ149の出力信号が異常高速発振検出信号HOADとされる。尚、フリップフロップ回路133,147は、特に制限されないが、pチャネル型MOSトランジスタ151,152、nチャネル型MOSトランジスタ153,154,155が結合されて成る。図3及び図4には、図2に示される常高速発振検出回路13における主要部の動作タイミングが示される。半導体集積回路1への電源投入時にリセット信号RSTSがローレベルにされる。このとき、異常高速発振検出信号HOADはローレベルとなる。そしてリセット信号RSTSがローレベルにされることで、リセット状態が解除されると、分周器131の出力に応じて、フリップフロップ回路133からクロック信号が出力され、それにより、ノードN1の論理レベルが変化される。インバータ137及びバッファ138は、この常高速発振検出回路13内の他のデバイスに比べて駆動能力が低く抑えられ、また、インバータ137の出力側ノードN2や、バッファ138の出力側ノードN3には、キャパシタ139,140が設けられることで、ノードN2,N3の電位変化は、フリップフロップ回路133から出力されたクロック信号の周波数に応じて異なる。つまり、フリップフロップ回路133から出力されたクロック信号の周波数が高くなるほど、ノードN2,N3の電位の変化幅が小さくなる。例えば、フリップフロップ回路133から出力されたクロック信号の周波数が比較的低い場合には、図3に示されるように、ノードN2,N3の電位の変化幅が大きいため、ノードN5の電位は、リファレンス電圧vrefよりも低くなることはない。この場合、コンパレータ146の出力によってノードN6はローレベルとされるので、異常高速発振検出信号HOADもローレベルとされる。これに対して、フリップフロップ回路133から出力されたクロック信号の周波数が比較的高い場合には、図4に示されるように、ノードN2,N3の電位の変化幅が小さくなる。つまり、ノードN2,N3の電位は、低電位側電源Vssレベルから大きく変化することはない。これにより、キャパシタ144への充電が十分に行われなくなるので、ノードN5の電位が低下される。そしてノードN5の電位がリファレンス電圧vrefよりも低くなると、コンパレータ146の出力によってノードN6はハイレベルとされるので、異常高速発振検出信号HOADもハイレベルとされる。このようにして水晶発振回路11の異常高速発振状態を検出することができる。尚、インバータ137、バッファ138の駆動能力や、キャパシタ139,140の静電容量値、リファレンス電圧vrefの値などは、内部回路17の正常動作の周波数範囲に基づいて決定することができる。実施の形態1によれば、以下の作用効果を奏する。1異常低速発振検出信号LOAD又は異常高速発振検出信号HOADがハイレベルにアサートされた場合に、制御回路16の制御により、水晶発振回路11から出力されるクロック信号CLK1に代えて、内部発振器14から出力されるクロック信号CLK2が選択されてそれが内部回路17に供給されるため、内部回路17の暴走を回避することができる。2異常発振検出信号AODSが内部回路17に供給されるため、水晶発振回路11の異常発振時において、内部回路17を適切な状態に制御することが可能となる。3異常発振検出信号AODSが、端子20を介して外部出力可能とされるため、この半導体集積回路装置1が搭載されたユーザシステムにおいて、半導体集積回路装置1を適切な状態に制御することが可能となる。4内蔵発振器14や制御回路16は、水晶発振回路11で得られたクロック信号を用いないで動作する構成とされるため、水晶発振回路11の異常発振時において、内蔵発振器14や制御回路16の暴走を回避することができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。"