金属-絶縁体-半導体電界効果トランジスタを含む半導体素子であって、前記金属-絶縁体-半導体電界効果トランジスタは、第1導電型のボディ領域と、前記ボディ領域の少なくとも一部に接触する第2導電型のソース領域と、前記ボディ領域の一部分によって前記ソース領域から分離された第2導電型のドリフト領域と、前記ソース領域と前記ドリフト領域との間に位置する前記ボディ領域の前記一部分の表面と接する第2導電型のチャネル層と、を有するワイドバンドギャップ半導体、前記チャネル層の表面と接する絶縁膜、前記絶縁膜を介して前記チャネル層に対向するゲート電極、前記ソース領域に接触するソース電極、および前記ドリフト領域に電気的に接続されたドレイン電極と、を備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をVds、前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、前記金属-絶縁体-半導体電界効果トランジスタのゲート閾値電圧をVth、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、Vgs≧Vthの場合、前記金属-絶縁体-半導体電界効果トランジスタは、前記チャネル層を介して前記ドレイン電極と前記ソース電極との間を導通し、0ボルト≦Vgs<Vthの場合、前記金属-絶縁体-半導体電界効果トランジスタは、前記順方向に電流を流さず、Vds<0ボルトのとき、前記ソース電極から前記チャネル層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsが0ボルトのとき、前記ボディ領域の前記一部分と前記チャネル層との間のpn接合により前記チャネル層の少なくとも一部には厚さ方向の全体にわたって空乏化された厚さDcの空乏層が形成され、かつ、前記ボディ領域の前記一部分には前記pn接合の接合面から厚さDbの空乏層が形成され、前記ワイドバンドギャップ半導体の誘電率をεs、前記絶縁膜の誘電率および厚さを、それぞれ、εiおよびDi、DcとDbの和をDs、前記ダイオードの立ち上がり電圧の絶対値をVf0とするとき、Ds<Diεs/εi2/Vf0-1が満たされる、半導体素子。前記ワイドバンドギャップ半導体は炭化珪素から形成されており、前記ボディ領域のドーパント濃度をNb、前記チャネル層のドーパント濃度Ncとするとき、Vf0<1ボルト、Ds<2Di、Nb>1×1017cm3、およびNc>1×1017cm3が満たされる、請求項1に記載の半導体素子。前記ボディ領域のドーパント濃度をNb、前記チャネル層のドーパント濃度Nc、前記pn接合のビルトインポテンシャルをPbi、電荷素量をqとすると、1εs/εiDi/Ds>2/Pbi-0.5q/εsNbDbDb2Dc-NcDc2>2が満たされる、請求項2に記載の半導体素子。前記ワイドバンドギャップ半導体は炭化珪素から形成されており、前記ボディ領域のドーパント濃度をNb、前記チャネル層のドーパント濃度Ncとするとき、Vf0<0.5ボルト、Ds<2/3Di、Nb>1×1018cm3、およびNc>1×1018cm3が満たされる、請求項1に記載の半導体素子。前記ボディ領域のドーパント濃度をNb、前記チャネル層のドーパント濃度Nc、前記PN接合のビルトインポテンシャルをPbi、電荷素量をqとすると、1εs/εiDi/Ds>2/Pbi-0.5q/εsNbDbDb2Dc-NcDc2>4が満たされる、請求項4に記載の半導体素子。Dsは14nmよりも大きい、請求項1から5のいずれかに記載の半導体素子。NbおよびNcのうちの少なくとも一方が1.4×1019cm3以下である、請求項1から6のいずれかに記載の半導体素子。前記ワイドバンドギャップ半導体は炭化珪素から形成されており、Dsは50nmよりも小さい、請求項1に記載の半導体素子。上記、高耐圧、大電流用に使用される、Si半導体素子パワーデバイスのMISFET、IGBTをスイッチング素子として用いて、インバータなどの電力変換回路を作ると、例えばモータの巻き線などのL負荷に対する出力である場合は、上記スイッチング素子と並列させてダイオードを付加する必要があった。これは、スイッチング回路において、本来のスイッチング動作時と逆の極性の電圧が印加された状態で電流を流す必要があるからである。ここで、600V以上の耐圧を有するダイオードは、通常のショットキーダイオードの耐圧が低いために、pn接合ダイオードを利用する必要があった。pnダイオードに電流が流れている間には、pn接合からマイノリティーキャリアがダイオードのnドリフト層に注入される。このダイオード動作後にすぐに逆バイアスの電圧が印加されると、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。マイノリティーキャリアの寿命を短くするために、粒子線照射等による結晶欠陥導入による再結合の促進が行われているが、リカバリー時間を十分小さくして、損失が問題とならない程度にするまでの課題解決には至っていない。また、電流が少ない場合は、従来のpn接合ダイオードの代わりに上述の擬似ショットキーダイオードを用いれば、マイノリティーキャリアの注入が起こらないため、上記リカバリーの問題は解決できるが、電流が例えば10A以上に大きくなると、擬似ショットキーダイオードであっても寄生のボディダイオードに電流が流れ、ボディダイオードのpn接合からマイノリティーキャリアがnドリフト層に注入され、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。また、この擬似ショットキーダイオードはコストも高く、工業的に広く使用されるまでには至っていない。ここで、背景技術で述べたMISFETのボディダイオードを利用してダイオード電流を流すと、回路を構成する素子数が減りコストも抑えられ有効であるが、次に述べる種々の問題が発生する。特に高耐圧、大電流のスイッチングにおいて、ボディダイオードをONさせて電流を流すとMISFETのpn接合からマイノリティーキャリアがnドリフト層120に特に多く注入され、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。MISFETのプロセスは複雑であるため、ボディダイオードへの従来のpn接合ダイオードのような結晶欠陥導入などによるマイノリティーキャリアの寿命制御が難しく、リカバリー時間が長く、リカバリー損失も非常に大きいことが普通であり、問題であった。更に、上記MISFETと擬似ショットキーダイオードを一体化することも考えられるが、MISFET動作と擬似ショットキーダイオードを同一の構造において達成することは不可能であり、報告も無い。単にMISFETとして動作する微小素子と擬似ショットキーダイオードとして動作する微小素子を並列に並べて一体化した構造しかできず、小型化が難しく問題であった。実際には、スイッチング素子としてのMISFETと、ダイオードとしての擬似ショットキーダイオードとの素子の面積を足した総面積をさほど低減できない。炭化珪素半導体素子によって形成されたMISFETと擬似ショットキーダイオードはすでに報告がある特許文献3が、MISFET動作と擬似ショットキーダイオード動作は、素子構造においてトレードオフの関係にあることが述べられている。つまり、上述のSi半導体に関しての説明でも有るように、同一の構造において、MISFET動作と擬似ショットキーダイオードを工業的に使えるような高性能で実現することは不可能であることが述べられている。上述の縦型のMISFETの構造を用いてダイオード動作をさせる擬似ショットキーダイオードに関しては、Siの素子特許文献2およびSiCの素子特許文献3に関して、既に開示がある。これらのダイオードは、順方向電流の電気特性ダイオード動作時に対して正方向の電流が流れ出すソース-ドレイン電圧:Vf0を設計できることは開示されている特許文献3の[0097]段落。つまり、pnダイオードのビルトインポテンシャルよりも小さいソース-ドレイン電圧:Vf0で、ダイオード電流を流すことが出来る。この上述の縦型のMISFETの構造を用いてダイオード動作をさせる擬似ショットキーダイオードは、併合しきい電圧調整/SIRチャネル層を設計し、ソース-ゲート間に電圧を印加することにより、本来のMISFETとしても機能させることが出来ることも特許文献3の[0100]段落に開示されている。この特許におけるチャネル層の濃度と膜厚の制御範囲は、1×1015~5×1017cm3、0.05~1μmの範囲特許文献3の[0101]段落であり、MISFET調整機能の用件と逆方向伝導SIR機能の用件がトレードオフの関係にあると開示している。つまり、この先行例で開示されている構造においては、チャネル層として厚さが0.05μm以上、濃度がn型で5×1017cm3以下の膜が用いられており、上述のSi半導体のMISFETまたは擬似ショットキーダイオードの構造の延長で素子が形成されていることを示している。本発明は、上記事情に鑑みてなされたものであり、その主な目的は、トランジスタ特性を有しつつも、ダイオードとしても機能しつつ、トランジスタの閾値電圧と、ダイオードの立ち上がり電圧がトレードオフにならない半導体素子を提供することにある。本発明の半導体素子は、金属-絶縁体-半導体電界効果トランジスタを含む半導体素子であって、前記金属-絶縁体-半導体電界効果トランジスタは、第1導電型のボディ領域と、前記ボディ領域の少なくとも一部に接触する第2導電型のソース領域と、前記ボディ領域の一部分によって前記ソース領域から分離された第2導電型のドリフト領域と、前記ソース領域と前記ドリフト領域との間に位置する前記ボディ領域の前記一部分の表面と接する第2導電型のチャネル層とを有するワイドバンドギャップ半導体、前記チャネル層の表面と接する絶縁膜、前記絶縁膜を介して前記チャネル層に対向するゲート電極、前記ソース領域に接触するソース電極、および前記ドリフト領域に電気的に接続されたドレイン電極を備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をVds、前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、前記金属-絶縁体-半導体電界効果トランジスタのゲート閾値電圧をVth、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、Vgs≧Vthの場合、前記金属-絶縁体-半導体電界効果トランジスタは、前記チャネル層を介して前記ドレイン電極と前記ソース電極との間を導通し、0ボルト≦Vgs<Vthの場合、前記金属-絶縁体-半導体電界効果トランジスタは、前記順方向に電流を流さず、Vds<0ボルトのとき、前記ソース電極から前記チャネル層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsが0ボルトのとき、前記ボディ領域の前記一部分と前記チャネル層との間のpn接合により前記チャネル層の少なくとも一部には厚さ方向の全体にわたって空乏化された厚さDcの空乏層が形成され、かつ、前記ボディ領域の前記一部分には前記pn接合の接合面から厚さDbの空乏層が形成され、前記ワイドバンドギャップ半導体の誘電率をεs、前記絶縁膜の誘電率および厚さを、それぞれ、εiおよびDi、DcとDbの和をDs、前記ダイオードの立ち上がり電圧の絶対値をVf0とするとき、Ds<Diεs/εi2/Vf0-1が満たされる。ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、前記ボディ領域のドーパント濃度をNb、前記チャネル層のドーパント濃度Ncとするとき、Vf0<1ボルト、Ds<2Di、Nb>1×1017cm3、およびNc>1×1017cm3が満たされる。ある実施形態において、前記ボディ領域のドーパント濃度をNb、前記チャネル層のドーパント濃度Nc、前記pn接合のビルトインポテンシャルをPbi、電荷素量をqとすると、1εs/εiDi/Ds>2/Pbi-0.5q/εsNbDbDb2Dc-NcDc2>2が満たされる。ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、前記ボディ領域のドーパント濃度をNb、前記チャネル層のドーパント濃度Ncとするとき、Vf0<0.5ボルト、Ds<2/3Di、Nb>1×1018cm3、およびNc>1×1018cm3が満たされる。ある実施形態において、前記ボディ領域のドーパント濃度をNb、前記チャネル層のドーパント濃度Nc、前記PN接合のビルトインポテンシャルをPbi、電荷素量をqとすると、1εs/εiDi/Ds>2/Pbi-0.5q/εsNbDbDb2Dc-NcDc2>4が満たされる。ある実施形態において、Dsは14nmよりも大きい。ある実施形態において、NbおよびNcのうちの少なくとも一方が1.4×1019cm3以下である。ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、Dsは50nmよりも小さい。本発明によれば、ダイオード電流をpn接合からなるボディダイオードに殆ど流れることなく安定に動作する縦型のMISFETを提供可能とする。以下、本発明による半導体素子の実施形態を説明する。まず、図1を参照しながら、本実施形態における半導体素子の構成例を説明する。本実施形態の半導体素子は、炭化珪素半導体素子パワー半導体デバイスであり、金属-絶縁体-半導体電界効果トランジスタMISFET1000を含む。MISFETの代表的な例がMOSFETである。MISFET1000の炭化珪素半導体部分は、図1に示すように、第1導電型のボディ領域130と、ボディ領域130の少なくとも一部に接触する第2導電型のソース領域140と、ボディ領域130の一部分によってソース領域140から分離された第2導電型のドリフト領域120と、ソース領域140とドリフト領域120との間に位置するボディ領域130の前記一部分の表面と接する第2導電型のチャネル層150とを有する。MISFET1000は、さらに、チャネル層150の表面と接する絶縁膜160、絶縁膜160を介してチャネル層150に対向するゲート電極165、ソース領域140に接触するソース電極145を備えている。本実施形態では、上記のドリフト領域120などを有する炭化ケイ素半導体部分は、第2導電型の炭化珪素半導体基板110によって支持され、基板110の裏面にはドレイン電極170が設けられている。ドレイン電極170は、ドリフト領域120と電気的に接続される。本明細書では、ソース電極145の電位を基準とするドレイン電極170の電位をVds、ソース電極145の電位を基準とするゲート電極165の電位をVgs、MISFET1000のゲート閾値電圧をVth、ドレイン電極170からソース電極145へ流れる電流の向きを順方向、ソース電極145からドレイン電極170へ流れる電流の向きを逆方向と定義する。Vgs≧Vthの場合、MISFET1000は、チャネル層150を介してドレイン電極170とソース電極145との間を導通する。一方、0ボルト≦Vgs<Vthの場合、MISFET1000は、順方向に電流を流さず、Vds<-Vf0ボルトのとき、ソース電極145からチャネル層150を介してドレイン電極170へ逆方向に電流を流すダイオードとして機能する。逆方向にダイオードが電流を流すとき、ダイオードにとっては順方向電流が流れることは言うまでもない。以下、本明細書では、トランジスタがOFFのときに、チャネル層150を介してソース電極145からドレイン電極170へ電流を流すダイオードをチャネルダイオードと称する。本発明のチャネルダイオードは、擬似ショットキーダイオードと同様に、小電流の場合にpn接合のボディダイオードに電流が流れないことは言うまでも無いが、大電流になってもpn接合のボディダイオードに電流が流れない、従来のSiの擬似ショットキーダイオードには無い特徴がある。ソース電極145の電位を基準とするゲート電極165の電位Vgsが0ボルトのとき、ボディ領域130の前記一部分とチャネル層150との間のpn接合により、チャネル層150のうち、チャネル層150の主面に垂直な方向からの平面視における少なくとも一部には、厚さ方向の全体にわたって空乏化された厚さDcの空乏層が形成される。また、このとき、ボディ領域130の前記一部分にはpn接合の接合面から厚さDbの空乏層が形成される。本実施形態では炭化珪素半導体であるワイドバンドギャップ半導体の誘電率をεs、絶縁膜160の誘電率および厚さを、それぞれ、εiおよびDi、DcとDbの和をDs、前記ダイオードの立ち上がり電圧の絶対値をVf0とするとき、本実施形態の半導体素子では、Ds<Diεs/εi2/Vf0-1が満たされる。ここで、ダイオードの立ち上がり電圧は、ソース電極145に対するドレイン電極170の電位を0ボルトから低下させていくときにソース電極145からドレイン電極170に電流が流れ始める電位の大きさである。Vf0以上の順方向電圧がダイオードに印加されると、ダイオードを順方向電流が流れる。この順方向電流は、上述の定義にしたがえば、半導体素子にとっては逆方向に流れる電流である。図2は、Vgs=0ボルトのときに、図1の破線部で囲む領域MOS型構造部に形成される空乏層を模式的に示す拡大図である。図2に示すように、ボディ領域130とチャネル層150との間のpn接合によりチャネル層150の厚さ方向の全体にわたって空乏化された厚さDcの空乏層が形成され、ボディ領域130にはpn接合の接合面から厚さDbの空乏層が形成される。このように、本実施形態における半導体素子は、第2導電型の炭化珪素半導体基板110と、基板110の表面上に形成された第2導電型の炭化珪素により構成されるドリフト領域120とを含んでいる。第2導電型のドリフト領域120は、基板110上に形成された炭化珪素層のうち、第1導電型のボディ領域130が形成された部分以外の部分第2導電型部分から構成されている。便宜的に、ドリフト領域120およびボディ領域130が形成される炭化珪素層をドリフト層と称する場合がある。本実施形態の炭化珪素半導体基板110は、n基板nSiC基板であり、ドリフト領域120は、n領域である。すなわち、本実施形態では、第2導電型がn型、第1導電型がp型である。n型とp型とは相互に入れ替わっても良い。なお、n又はnの符号における上付き文字の又は-の表記は、不純物の相対的な濃度を表している。nはnよりもn型ドーパント濃度が高いことを意味し、nはnよりもn型ドーパント濃度が低いことを意味している。上述のように、ドリフト層には、第1導電型のpボディ領域130が形成され、pボディ領域130内には、第2導電型のソース領域140が形成されている。ソース領域140はn型である。pボディ領域130は、pボディ層と称される場合がある。また、pボディ領域130は、pベース領域と称される場合がある。pボディ領域130にはp型のpコンタクト領域132が形成されている。ソース領域140上にはソース電極145が形成されている。ソース電極145は、nソース領域140およびpコンタクト領域132の表面に形成され、nソース領域140およびpコンタクト領域132の両方と電気的に接触している。pコンタクト領域132は、さらにpボディ領域130とも電気的に接触している。なお、pボディ領域130のドーパント濃度が十分に高い場合には、pコンタクト領域132を省略して、ソース電極145がpボディ領域130と直接接する構成であってもよい。nドリフト領域120の表面部のうち、pボディ領域130に挟まれた領域は、JunctionField-EffectTransistor領域121として機能する。この領域はドリフト領域120からなるため、JFET領域121における抵抗低減のために、第2導電型のドーパントここではn型をイオン注入等により導入し、ドリフト領域120の他の部分よりもドーパント濃度を高くしてもよい。ドリフト領域120上には、n型のチャネル層150がpボディ領域130およびnソース領域140の少なくとも一部に接して形成されている。本実施形態におけるチャネル層150は、pボディ領域130およびnソース領域140が形成されたドリフト層の上に、例えばエピタキシャル成長によって形成されている。チャネル層150は、図7cに例示されているように、pボディ領域130の上部にn型不純物を注入して形成した領域であってもよい。チャネル層150の上にはゲート絶縁膜160が形成されている。ゲート絶縁膜160の上にはゲート電極165が形成されている。基板110の裏面には、ドレイン電極170が形成されている。本発明者等は、MISFETのチャネル周辺の構造におけるFET動作と擬似ショットキーダイオード動作を詳細に解析することにより、下記の動作原理を発見し、この発見に基づいて、MISFETかつダイオードとして動作可能な新しい半導体素子を発明した。すなわち、ダイオードに順方向電流が流れ出すドレイン電極―ソース電極間の最低電圧Vf0に関して一般式後述する式7を導出した。更に、MISFET動作として重要な、トランジスタをONさせるゲート電極への印加電圧VthとVf0の関係に関して、一般式後述する式8を導出し、MISFETの動作とダイオードの動作とがトレードオフとならずに両方成り立つ構造を見出した。以下、本発明の動作原理を説明する。前述したように、ソース電極145の電位を基準とするゲート電極165の電位Vgsが0ボルトのとき、ボディ領域130とチャネル層150との間のpn接合によりチャネル層150の少なくとも一部は厚さ方向の全体にわたって空乏化された厚さDcの空乏層が形成される図2。また、このとき、ボディ領域130にはpn接合の接合面から厚さDbの空乏層が形成される。したがって、半導体中に形成される空乏層の合計厚さDsは、以下の式で表される。MISFETのチャネル層150の周辺の空乏層に関して、下記の関係が成り立つことが必要である。ここで、Emaxは、半導体中でアバランシェによる電流が発生せずにpn接合をリーク電流が流れない最大電界である。また、Pbiは、半導体のpn接合のビルトインポテンシャルである。この式を変形すると、以下の式が得られる。この式2’に、Si半導体の物性値Pbi=1V、Emax=0.3×106Vを代入すると、2Pbi/Emax=6.7×106cm=約70nmが得られる。したがって、以下の式が成立する。ここで、電荷素量qを1.6×1019クーロン、チャネル層のドーパント濃度をNcとすると、pn接合部に形成される最も大きな電界Eは、ポアソンの式から以下の式で表される。この電界EがEmaxよりも小さくなるためには、以下の関係が成立するように、NcおよびDsを設定する必要がある。Si半導体の場合において、Dsを70nm程度に設定すると、上式の右辺は、約2×1017cm3である。したがって、NcSiは、約2×1017cm3よりも小さい必要がある。Si半導体において、厚さが70nmよりも薄くドーパント濃度が約2×1017cm3よりも高いチャネル層を形成した場合、ソース電極145の電位を基準とするゲート電極165の電位Vgsが0ボルトのとき、チャネル層に電流を流さない状態を作ることが困難である。このチャネル層の厚さおよびドーパント濃度として容認される範囲は、上述の従来技術について説明したように、Siチャネル層として厚さが0.1μm100nm以上、ドーパント濃度がn型で2×1017cm3以下の層が用いられてきた特許文献1ことと矛盾しない。すなわち、チャネル層の周辺での、われわれの空乏層の機能に関する考察が、従来のSi素子に関するノウハウによる設計指針と矛盾しないことが明らかとなった。本発明者等が上記の考察をSiCに適用した結果、従来のSi半導体のチャネル層が満たすべき厚さおよびドーパント濃度の範囲から外れる領域でチャネル層150を形成することにより、半導体素子を安定動作させることができることを見出した。SiC半導体の物性値Pbi=約3V、Emax=約3×106Vを前述の式2および式5へ代入すると、以下の式が得られる。DsSiC>2×106cm=20nm式3’NcSiC<7×1018cm3式5’ここで、チャネル層のドーパント濃度Ncは厚さ方向に均一であると仮定し、ボディ領域のドーパント濃度Nbがチャネル層のドーパント濃度Ncよりも十分に高い場合を想定している。したがって、空乏層はボディ領域の側では薄く形成され、空乏層の厚さDsは、チャネル層の厚さDcにほぼ等しいと考えることができる。上記の考察によれば、Si系の半導体素子で必要とされていたチャネル層の厚さ約70nmよりも薄いチャネル層でもSiC系の半導体素子では動作可能であることがわかる。また、Si系の半導体素子で超えてはいけないとされていたチャネル層のドーパント濃度2×1017cm3よりも高いドーパント濃度のチャネル層でもSiC系の半導体素子では動作可能であることもわかる。ここで、前述の仮定が成立せず、DcとDbとがほぼ等しい場合を考える。例えば、ボディ領域のドーパント濃度Nbとチャネル層のドーパント濃度Ncとが同じオーダーの大きさを有する場合である。Ds=DcDbなので、DcとDbとがほぼ等しいとすると、Ncは上記値の2倍の値でも、安定した動作が実現可能になる。すなわち、式5’から、Nc、Nb<1.4×1019cm3でも、安定に機能することがわかる。つまり、NcおよびNbのうちの少なくとも一方が、1.4×1019cm3未満であれば、SiCは半導体として安定に機能する。また、上述のDsに関しては、pn接合の空乏層におけるポテンシャルドロップが半導体のpn接合のビルトインポテンシャルバンドギャップに対応に一致するまで広がった場合を考えている。本発明のチャネル層とボディ領域との間のpn接合のポテンシャルドロップは、ソース電極とゲート電極との間に電圧を印加しない場合、ノーマリーオンではないので、半導体SiCpn接合のビルトインポテンシャルバンドギャップに対応よりも小さい。一方、Vf0は充分低く、大電流をチャネルダイオードに流した場合でもボディダイオードに電流が流れないようにするために、ポテンシャルドロップは2V以上にすることが好ましい。この場合、Dsの下限値は20nmの2/3の値となる。したがって、以下の式が成立する。DsSiC>14nm本発明者等は、MOS型のダイオードにおいて、チャネル層表面酸化膜界面におけるポテンシャルドロップPdが以下のようにあらわされることを見出した。また、発明者の検討によると、PdとVf0の関係は、下記のようにあらわされる。Vf0=Pbi-Pdしたがって、以下の式が成立する。MISFETに電流が流れ出すゲートしきい電圧Vthは、Vf0の関数として、下記のようにあらわされることがわかった。なお、εiおよびDiは、それぞれ、絶縁膜160の誘電率および厚さである。ここで使われるDsは、電圧Vthが印加された状態での半導体の空乏層の厚さであり、正確には、上記式7のDcDbとは異なる。しかし、pボディ領域の濃度Nbが十分に高い領域では、誤差はわずかで、ほぼDs=DcDbとして計算してよいことを確認している。MISFET動作において求められる安全動作の条件は、Vthを正の値のある値以上に設定することである。例えばパワーエレクトロニクス回路で用いられるMISFETなどのスイッチング素子のゲート閾値電圧Vthは通常2Vより大きい電圧が求められる。この2V以下の閾値電圧Vthを有する素子は、スイッチング動作に伴って発生するノイズにより、電流の誤動作スイッチング動作が起こってしまい、安全動作を保障できない。一方、ダイオードに順方向電流が流れ出すドレイン電極-ソース電極間の最低電圧Vf0をある値以下に設定することが必要である。特に、スイッチング素子として機能する場合に想定される大電流が、ダイオードとして機能した場合に逆方向に流れても、ダイオードの立ち上がり電圧Vf0が1Vより小さい値に設定されていると、寄生のボディダイオードに電流を殆ど流さない構成を実現できる。通常、MISFETのスイッチング電流正方向の電流は、半導体素子からの発熱の問題等を考慮して、正方向のフォワード電圧Vfが2Vより小さくなるように制限される。電圧Vfは、MISFETのスイッチング電流とON抵抗との積により定まる電圧降下。インバータ動作時に、この電流がダイオード電流として導通する。このため、ダイオード電流のフォワード電圧逆方向のVfは、上記正方向のVf2V未満にVf0を足した値となる。この値は、Vf0が1V未満であれば、3V未満に制限される。3V未満のダイオードのフォワード電圧は、例えば炭化珪素のpn接合のビルトインポテンシャル約3Vと同等またはそれ以下である。したがって、Vf0が1Vより小さい値であれば、電流は寄生のボディダイオードをほとんど流れない。MISFET動作から要求されるVth>2Vの要件と、ダイオード動作から要求されるVf0<1Vの要件を考慮すると、式8から以下の式が導出される。上記の式9を変形すると、以下の式9’が得られる。この式9’におけるVthが2Vより大きい値になるには、以下の式を満たすようにDsを設定する必要がある。DiおよびVf0の設定値は、本発明の半導体素子を用いるときの状況によって変化し得る。このため、本発明の半導体素子では、与えられたDiおよびVf0に基づいて、上記の式9を満足するようにDsを設定することが本質的に重要である。Vf0が1V未満のとき、上記の式は、以下の式に変形できる。半導体を炭化珪素、絶縁膜を酸化珪素とする炭化珪素のMISFETにおいては、εs/εi~2.2であるので、以下の式が成立する。通常の炭化珪素半導体素子は、20Vのゲート電圧で駆動されるため、Diは70nmに設定されるのが普通であり、Dsは下記範囲が良好である。Vth>2V、Vf0<1Vの条件のもとで、式9を一般化して書くと、下記の式が得られる。式9から明らかなように、上式の最も左の項はVth/Vf0に等しく、またVf0は、式13の真ん中の項の分母に等しい。このため、Vth>2Vであれば、式13の左側の不等式が成立する。また、Vf0<1Vであれば、式7から、式13の真ん中の項の分母が1よりも小さくなるため、その項は2/1=2よりも大きくなり、式13の右側の不等式が成立する。ここで、Vth>2Vのまま、ダイオードをさらに高性能化し、Vf0<0.5Vとすると、式10の代わりに以下の式が成立する。Vf0<0.5Vとすれば、トランジスタがOFFのときに、ソース電極145からドレイン電極170へ電流を流すためにソースドレイン間に印加する電圧を0.5V以下にできる。したがって、SiCのショットキーバリアダイオード素子Vf0=約0.8Vを用いた場合よりも低いソースドレイン間電圧でダイオード電流を流すことが可能になる。Diを70nmに設定すると、Dsについて以下の式が得られる。Vth>2V、Vf0<0.5Vの条件のもとで、式9を一般化して書くと、下記の式が得られる。式9から明らかなように、上式の最も左の項はVth/Vf0に等しく、またVf0は、式16の真ん中の項の分母に等しい。このため、Vth>2Vであれば、式16の左側の不等式が成立する。また、Vf0<0.5Vであれば、式7から、式16の真ん中の項の分母が0.5よりも小さくなるため、その項は2/0.5=4よりも大きくなり、式16の右側の不等式が成立する。次に、図3aからdを参照しながら、チャネル層のドーパント濃度Ncおよび厚さDcによってVthおよびVf0がどのように変化するかを説明する。図3aの左側のグラフは、Nb=1020cm3の場合における、NcとVthおよびVf0との関係を示している。ここで、Ncは、1016cm3から1020cm3まで5段階で桁数を変化させている。グラフの縦軸はVf0、横軸はVthである。グラフ中には、Vf0=0.5V、1Vを示す直線と、Vth=2Vを示す直線とが記載されている。一方、図3aの右側のグラフは、Nb=1020cm3の場合における、DcとVthおよびVf0との関係を示している。ここで、Dcは、10nm、50nm、100nm、500nm、1000nmである。このグラフの縦軸もVf0、横軸はVthである。このグラフ中にも、Vf0=0.5V、1Vを示す直線と、Vth=2Vを示す直線とが記載されている。図3b、図3c、図3dのグラフは、それぞれ、図3aのグラフに対応している。図3b、図3c、図3dのグラフは、それぞれ、Nbが、1019cm3、1018cm3、1017cm3である点で異なる。VthとVf0は、新たに導出された式7および式8により求めた。Nbが1017cm3の場合は、図3dから、チャネル層のドーパント濃度Ncと厚さDcがどのような値をとっても、Vth>2VとVf0<1Vを同時に満たす条件は存在しないことがわかる。Nbが1018cm3の場合は、図3cから、Vth>2VとVf0<1Vを同時に満たすチャネルの濃度と厚さは存在するが、Vth>2VとVf0<0.5Vを同時に満たすチャネルの濃度と厚さは存在しないことがわかる。Nbが1019cm3の場合は、図3bから、Vth>2VとVf0<0.5Vを同時に満たすチャネルの濃度と厚さが存在することがわかる。Vth>2VとVf0<1Vを同時に満たすためには、式10、式11、式12、および、Nb>1017cm3、Nc>1017cm3が成立する必要がある。一方、Vth>2VとVf0<0.5Vを同時に満たすためには、式14、式15、および、Nb>1018cm3、Nc>1018cm3以下の式が成立する必要がある。次に、図4aからcを参照して、Vf0を1Vとした場合のNcに対するDc、Vthの依存性を説明する。図4aは、Di=70nm、Nb=1×1019cm3との場合における、Vf0=1VとなるDcのNc依存性範囲は従来例で示される最高濃度よりも少し高いNb=1×1018cm3まで示しているを示すグラフである。グラフの縦軸がDc、横軸がNcである。なお、横軸の数値は、10の指数を示している。例えば、16は、1×1016cm3を意味し、16.5は、1×10165cm3を意味する。これらの横軸の数値の意味は、以下に説明する図4b、cでも同様である。図4aのグラフには、厚さが50nmを示す水平ラインが記載されている。従来、チャネル層の厚さDcは、50nm以上の値に設定されるのが通常であった。Ncが小さくなるほど、Dcを大きくする必要がある。このDcの値以上図4aのプロット点よりも上の領域において、Vf0<1Vとなり、ダイオード動作として本出願の目的を達成できることを意味する。図4bは、Di=70nm、Nb=1×1019cm3との場合における、上記Vf0=1VとなるDcとした場合のVthのNc依存性を示すグラフである。グラフの縦軸がVth、横軸がNcである。グラフには、Vth=2Vを示す水平ラインが記載されている。Vf0=1Vを満たしかつ、Vthを2Vよりも大きくにするには、Ncを約1×1017cm3よりも高い値に設定するべきことがわかる。図4cは、図4aの一部と図4bの一部とを併せて記載したグラフである。このグラフの左側縦軸はDc、右側縦軸はVth、横軸はNcである。図4cからわかるように、Vf0=1VとなるDcが50nmより厚く、かつ、Vthが2Vより大きい領域の内部にプロットされている点が存在する。このことは、同時に満たすことの出来る領域がある。Vf0=1Vの場合、チャネル層の厚さDcを50nm以上に設定しても、Vth>2Vを実現できることを意味している。次に、図5を参照して、Vf0を0.5Vとした場合のNcに対するDc、Vthの依存性を説明する。図5a、b、cは、それぞれ、図4a、b、cに対応するグラフである。図5aからわかるように、チャネル層の厚さDcを厚くし50nmより大きい領域で、Vf0=0.5Vを満たすことは出来る。しかし、図5bからわかるように、Vf0=0.5Vを満たすチャネル層の厚さDcで、図5のNcの濃度領域で、Vth>2Vの領域にプロットされる点は存在しない。したがって、チャネル層の厚さDcが50nmより大きく、Ncが1×1018cm3よりも小さい領域では、Vf0=0.5V、Vth>2Vの両方を達成することはできない。新たに導出された式9、13により、Vf0=0.5Vとすることが出来るNcとDcの関係、および、上記NcとDcのときのVthを図6に示す。図6のグラフの縦軸はチャネル層の厚さDc、横軸はチャネル層のドーパント濃度Ncである。横軸の数値は、10の指数を示している。例えば、18は、1×1018cm3を意味する。図6より、Dc<50nm、Nc>1×1018cm3であれば、Vth>2Vとなる領域を形成することが出来ることがわかった。以上の説明からわかるように、Vth>2Vを満足させながら、ダイオードの立ち上がり電圧Vf0を0.5V以下に低下させるには、チャネル層の厚さとドーパント濃度を適切な範囲に設定すればよいことがわかる。チャネル層の厚さDcが50nmよりも小さいことが好ましく、40nm以下であることが更に好ましい。以上、Vth>2Vを満足させながら、Vf0を0.5V以下に低下させる条件を詳細に説明してきた。本発明は、Vth>2Vを満足させながら、Vf0を0.5Vと1.0Vとの間に値に設定する場合にも適用可能である。以下、Vf0が0.6V~0.9Vの範囲内の値に設定するときの条件例を示す。表1におけるVth/Vfoの下限値は、式13、16における最も右側の数値に相当する。上記実施の形態においては、プレーナ構造を有するMISFETを含む半導体素子について説明したが、本発明の半導体素子は、トレンチ構造を有するMISFETを含む半導体素子であってもよい。炭化珪素SiCに関して詳しく説明したが、炭化珪素と同様にGaNなどの他のワイドギャップ半導体でも、本発明は実現できる。