"第1入力端子と第2入力端子と出力端子とコンデンサとpMOSトランジスタとnMOSトランジスタと第1スイッチと第2スイッチと第3スイッチを備えており、第1入力端子とコンデンサの一方の電極の間に第1スイッチが挿入されており、第2入力端子とコンデンサの前記一方の電極の間に第2スイッチが挿入されており、pMOSトランジスタは高電位側の電源線に接続されており、nMOSトランジスタは低電位側の電源線に接続されているとともに、pMOSトランジスタとnMOSトランジスタは直列に接続されており、pMOSトランジスタとnMOSトランジスタの接続点が出力端子に接続されており、pMOSトランジスタのゲートに、pMOSトランジスタのソースドレイン間の通電電流を一定電流以下に制限する所定電圧が印加され、コンデンサの他方の電極がnMOSトランジスタのゲートに接続されており、コンデンサの前記他方の電極と出力端子の間に第3スイッチが挿入されており、第2スイッチと第3スイッチが導通して第1スイッチが非導通となる状態と、第1スイッチが導通して第2スイッチと第3スイッチが非導通となる状態が交互に繰り返されることを特徴とするチョッパ型コンパレータ。特許文献1の技術では、チョッパ型コンパレータ21の動作に伴って生じる電圧降下の有無によって、比較結果が不正確となることを防止する。すなわち、コンデンサ8に入力電圧Vinに対応する値を保存するサンプリング時には電圧降下が生じるのに、コンデンサ8に基準電圧Vrefに対応する値を伝達する比較時には電圧降下が生じないことから発生するずれに対策する。しかしながら、サンプリング時と比較時で電源電圧VDDが変化することに対しては対策していない。本発明では、サンプリング時と比較時で電源電圧VDDが変化したときにも、比較結果を誤らないチョッパ型コンパレータを実現する。本明細書で開示するチョッパ型コンパレータは、図1に例示するように、第1入力端子2と、第2入力端子4と、出力端子6と、コンデンサ8と、pMOSトランジスタ10と、nMOSトランジスタ12と、第1スイッチ14と、第2スイッチ16と、第3スイッチ18と、所定ゲート電圧端子22を備えている。第1入力端子2とコンデンサ8の一方の電極8aの間に第1スイッチ14が挿入されている。第2入力端子4とコンデンサ8の一方の電極8aの間に第2スイッチ16が挿入されている。pMOSトランジスタ10は高電位VDD側の電源線に接続されており、nMOSトランジスタ12は低電位Vss側の電源線に接続されており、しかもpMOSトランジスタ10とnMOSトランジスタ12は直列に接続されている。pMOSトランジスタ10とnMOSトランジスタ12の接続点が出力端子6に接続されている。pMOSトランジスタ10のゲートは所定ゲート電圧端子22に接続されており、pMOSトランジスタ10のソースゲート間には、pMOSトランジスタ10のソースドレイン間を流れる通電電流を一定電流以下に制限する所定ゲート電圧が印加されている。コンデンサの他方の電極8bは、nMOSトランジスタ12のゲートに接続されている。コンデンサ8の他方の電極8bと出力端子6の間に第3スイッチ18が挿入されている。図1Aに例示するように、第2スイッチ16と第3スイッチ18が導通して第1スイッチ14が非導通となる状態と、図1Bに例示するように、第1スイッチ14が導通して第2スイッチ16と第3スイッチ18が非導通となる状態が交互に繰り返される。図6は、横軸に経過時間をとったタイミングチャートを示している。aは、電源電圧VDDが時間に対して変化する一例を示している。図示の場合、時刻t0における電源電圧VDDt0よりも、時刻t1における電源電圧VDDt1の方が上昇した場合を例示している。bは、第1スイッチ14と、第2スイッチ16と、第3スイッチ18の状態を切り換えるクロック信号を例示している。クロック信号CKがハイの間は、図1Aに示すように、第2スイッチ16と第3スイッチ18が導通して第1スイッチ14が非導通となり、クロック信号CKがローの間は、図1Bに示すように、第1スイッチ14が導通して第2スイッチ16と第3スイッチ18が非導通となる。図6cは、第1入力端子2に入力している基準電圧Vrefと、第2入力端子4に入力している入力電圧Vinの関係を例示している。この場合、基準電圧Vrefが入力電圧Vinよりも高い場合を例示している。基準電圧Vrefや入力電圧Vinは、図示しないローパスフィルタで処理されており、電源電圧VDDが時間に対して変化しても、基準電圧Vrefや入力電圧Vinは変化しない。ローパスフィルタで、電源電圧VDDの変化による影響を排除している。図6dは、コンデンサ8の一方の電極8aの電圧Vaを例示している。クロックCKがハイで図1Aの状態では、入力電圧Vinが電極8aに印加される。クロックCKがローで図1Bの状態では、基準電圧Vrefが電極8aに印加される。図6では、基準電圧Vrefが入力電圧Vinよりも高い場合を例示している。電圧Vaの変動幅は、基準電圧Vrefと入力電圧Vinの差に等しい。図6eは、コンデンサ8の他方の電極8bの電圧Vbを例示している。電極8a、8b間の電位差は維持される。電圧Vbは電圧Vaの変化に追従して変化する。電圧Vbの変動幅は電圧Vaの変動幅に等しい。図6のhの破線Vthは、直列に接続されているpMOSトランジスタ10とnMOSトランジスタ12以下ではcMOSというの双方のゲートに、電極8bの電圧Vbを加える従来方式による場合のcMOSの閾値電圧を示している。従来方式によると、図6のhの破線Vthに示すように、電源電圧VDDの変化に追従して閾値電圧Vthが変動してしまう。図11のAは、従来のcMOSによる場合の閾値電圧Vthを示している。閾値電圧Vthは、電源電圧VDDと貫通電流ICの影響を受ける。図11のBの関係が成立していると、閾値電圧Vthに貫通電流ICが影響するのを防止できる。前記した特許文献1の技術では、図11のBの関係を利用して閾値電圧Vthに貫通電流ICが影響するのを防止する。図11のCは、図11のBの関係を利用して閾値電圧Vthに貫通電流ICが影響するのを防止した場合の閾値電圧Vthを示している。特許文献1の技術によっても、閾値電圧Vthが電源電圧VDDの変動の影響を受けることが確認できる。閾値電圧Vthが電源電圧VDDの変動の影響を受けて図6のhの破線Vthに例示するように変動すると、出力端子6の電圧は、図6iに示すものとなってしまう。cに示すように、Vref>Vinであるにもかかわらず、従来方式のコンパレ-タによると、出力端子6に、Vref<Vinであるとする比較結果を示すレベルの電圧を出力してしまうi-1。これは正しくない。本発明では、直列に接続されているpMOSトランジスタ10とnMOSトランジスタ12の双方のゲートに、電極8bの電圧Vbを加える方式をとらない。電極8bの電圧Vbは、nMOSトランジスタ12のゲートにのみ入力する。pMOSトランジスタ10には、pMOSトランジスタ10のソースドレイン間の通電電流を一定電流以下に制限する所定のゲート電圧Vcを印加する。そのために、pMOSトランジスタ10のソースドレイン間には、ソースゲート間電圧Vcで決められる飽和電流以上は流れない。すなわち、pMOSトランジスタ10のソースドレイン間電圧が上昇しても、pMOSトランジスタ10のソースドレイン間には飽和電流しか流れず、その飽和電流はソースゲート間電圧Vcで決められる。pMOSトランジスタ10のソースゲート間に所定のゲート電圧Vcを印加しておけば、そのゲート電圧Vcで規定される飽和電流以上の電流がpMOSトランジスタ10のソースドレイン間に流れることがない。この方式をとると、pMOSトランジスタ10とnMOSトランジスタ12の直列回路で構成される反転回路の閾値電圧Vthは、電源電圧VDDの変動の影響を受けない。図11のDは、この場合の閾値Vthを示している。電源電圧VDDは影響しない。貫通電流ICの影響までは除去できないが、pMOSトランジスタ10で貫通電流ICの大きさが規制されているので、貫通電流ICの影響は小さい。したがって、図6に示すように、電源電圧VDDが低い時タイミングt0における閾値電圧Vtht0と、電源電圧VDDが高い時タイミングt1における閾値電圧Vtht1は、ほとんど等しい。したがって、出力端子6の電圧は、図6のfに示すものとなる。図6のgに示すように、Vref>Vinであることを示す比較結果を正しく出力する。図6のiに例示した誤判定結果i-1を出力することがない。本明細書に開示されている技術では、直列に接続されているpMOSトランジスタ10とnMOSトランジスタ12の双方のゲートに、コンデンサ8の電極8bの電圧Vbを加える方式をとらない。代わって、pMOSトランジスタ10のソースゲート間に、pMOSトランジスタ10のソースドレイン間を流れる電流を一定電流以下に制限する所定のゲート電圧Vcを印加する。この場合、電源電圧VDDが変動しても、pMOSトランジスタ10とnMOSトランジスタ12の直列回路で構成される反転回路の閾値電圧Vthは変動しない。この結果、電源電圧VDDの変動が、電圧Vbと閾値電圧Vthを比較することの意味を変えることがない。コンデンサ8の電極8aに入力電圧Vinを入力しておくタイミングと、コンデンサ8の電極8aに基準電圧Vrefを入力して比較するタイミングの間で電源電圧VDDが変化しても、入力電圧Vinと基準電圧Vrefの大小関係を誤判定した結果を出力することがない。下記で説明する実施例の主要な特長を以下に例示する。特長1第1入力端子に基準電圧Vrefが入力する。第2入力端子に基準電圧Vrefとの大小関係を比較する電圧Vinが入力する。特長2pMOSトランジスタとnMOSトランジスタの直列回路が、多段に設けられている。実施例1図1に示すように、実施例1のチョッパ型コンパレータ24は、第1入力端子2と、第2入力端子4と、出力端子6と、コンデンサ8と、pMOSトランジスタ10と、nMOSトランジスタ12と、第1スイッチ14と、第2スイッチ16と、第3スイッチ18と、所定ゲート電圧端子22を備えている。第1入力端子2には、基準電圧Vrefが入力される。第2入力端子4には入力電圧Vinが入力される。チョッパ型コンパレータ24は、基準電圧Vrefと入力電圧Vinの大小関係を比較し、Vin<Vrefであれば、出力端子6にローの電圧を出力し、Vin>Vrefであれば、出力端子6にハイの電圧を出力する。第1入力端子2とコンデンサ8の第1電極8aの間に第1スイッチ14が挿入されている。第2入力端子4とコンデンサ8の第1電極8aの間に第2スイッチ16が挿入されている。第1スイッチ14と第2スイッチ16の双方が同時にオンすることはない。第1スイッチ14がオンすれば、コンデンサ8の第1電極8aの電圧は基準電圧Vrefとなり、第2スイッチ16がオンすれば、コンデンサ8の第1電極8aの電圧は入力電圧Vinとなる。pMOSトランジスタ10とnMOSトランジスタ12は直列に接続されている。pMOSトランジスタ10は高電位VDD側の電源線に接続されており、nMOSトランジスタ12は低電位Vss側の電源線に接続されている。pMOSトランジスタ10とnMOSトランジスタ12の接続点が出力端子6に接続されている。pMOSトランジスタ10のゲートは所定ゲート電圧端子22に接続されている。pMOSトランジスタ10のゲートには、pMOSトランジスタ10のソースドレイン間の通電電流を一定電流以下に制限する所定ゲート電圧が印加されている。nMOSトランジスタ12のゲートは、コンデンサの第2電極8bに接続されている。また、コンデンサ8の第2電極8bと出力端子6の間に、第3スイッチ18が挿入されている。図1Aに例示するように、第2スイッチ16と第3スイッチ18が導通して第1スイッチ14が非導通となる状態と、図1Bに例示するように、第1スイッチ14が導通して第2スイッチ16と第3スイッチ18が非導通となる状態が交互に繰り返される。図6は、横軸に経過時間をとったタイミングチャートを示している。aは、電源電圧VDDが時間に対して変化する一例を示している。図示の場合、時刻t0における電源電圧VDDt0よりも、時刻t1における電源電圧VDDt1の方が上昇した場合を例示している。bは、第1スイッチ14と、第2スイッチ16と、第3スイッチ18の状態を切り換えるクロック信号を例示している。クロック信号CKがハイの間は、図1Aに示すように、第2スイッチ16と第3スイッチ18が導通して第1スイッチ14が非導通となり、クロック信号CKがローの間は、図1Bに示すように、第1スイッチ14が導通して第2スイッチ16と第3スイッチ18が非導通となる。図6cは、第1入力端子2に入力している基準電圧Vrefと、第2入力端子4に入力している入力電圧Vinの関係を例示している。この場合、基準電圧Vrefが入力電圧Vinよりも高い場合を例示している。図6dは、コンデンサ8の第1電極8aの電圧Vaを例示している。クロックCKがハイで図1Aの状態では、入力電圧Vinが第1電極8aに印加される。クロックCKがローで図1Bの状態では、基準電圧Vrefが第1電極8aに印加される。図6では、基準電圧Vrefが入力電圧Vinよりも高い場合を例示している。電圧Vaの変動幅は、基準電圧Vrefと入力電圧Vinの差に等しい。図3のグラフ34は、pMOSトランジスタ10とnMOSトランジスタ12の直列回路で構成される反転回路の両ゲートに第2電極8bの電圧Vbを加える従来方式による場合の閾値電圧を示している。従来方式によると、グラフ34に示すように、電源電圧VDDの変化に追従して閾値電圧Vthが変動してしまう。図11のAとCからも、閾値電圧Vthが電源電圧VDDの変化に追従して変化することが確認できる。図5は、従来のコンパレータの特性図を示している。電源電圧VDDが低いタイミングt0における閾値Vthと、電源電圧VDDが上昇したタイミングt1における閾値Vthが相違する。Vin<Vrefであっても、その差がVthとVthの差よりも小さければ、タイミングt0では出力端子6の電圧はローとなり、タイミングt1では出力端子6の電圧がハイとなってしまう。図6のhの破線Vthは、反転回路の閾値電圧Vthが電源電圧VDDの変化に追従して変化する場合を例示している。その場合、出力端子6の電圧は、図6iに示すものとなってしまう。Vin<Vrefであるにもかかわらず、従来方式のコンパレ-タによると、出力端子6の電圧がハイとなったりローとなったりする。誤判定する。図3のグラフ32は、pMOSトランジスタ10のソースゲート間に所定電圧Vcを印加し、第2電極8bの電圧VbをnMOSトランジスタ12のゲートにのみ加える場合の、反転回路の閾値電圧を示している。この場合の閾値電圧Vthは、電源電圧VDDの変化に抗してほとんど変化しない。図11Dからも、閾値電圧Vthが電源電圧VDDの影響を受けないことが確認される。図4は、本実施例のコンパレータの特性図を示している。電源電圧VDDが低いタイミングt0における閾値Vthと、電源電圧VDDが上昇したタイミングt1における閾値Vthはほぼ一致している。タイミングt0でもタイミングt1でも、出力端子6の電圧は、基準電圧Vrefが入力電圧Vinよりも高いか低いかの結果を正確に示している。出力端子6の電圧は、図6fに示すものとなる。図6gに示すように、Vref>VinであるのかVref<Vinのあるのかを示す比較結果を正しく出力する。図7は、タイミングチャートの別例を示している。Aは実施例のコンパレータのタイミングチャートを示し、Bは従来のコンパレータのタイミングチャートを示している。従来のコンパレータでは、比較結果が不安定に変動する70の変化参照。図7Aに示す場合、上記の不安定性がない。第2実施例図8は、pMOSとnMOSの直列回路で構成される反転回路40,42を2段に設けた場合を例示し、図9は反転回路50,52,54を3段に設けた場合を例示している。反転回路の段数を選択することによって、出力端子6に出力するハイ電圧とロー電圧の電圧差を調整することができる。実際の回路では、電圧Vbが閾値Vthを越えて変化したときに、出力電圧Voutが明確に切り換わらないことがある。すなわち、図4と図5の特性図ではほぼ垂直な線が、実際には傾斜線となっていることがある。反転回路の段数を増加させることによって、垂直線に近づけることができる。電圧Vbが閾値Vthを越えて変化したときに、出力電圧がハイとローの間で明確に変化するコンパレータとすることができる。本実施例のコンパレータは、通電電流を制限するpMOSを利用することから、比較結果を誤ることがないばかりか、貫通電流を抑制することから消費電力を抑制するのにも有利である。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで実施例を例示するものである。"