"半導体基板の主表面において、所定の領域に形成された素子分離絶縁膜と、前記素子分離絶縁膜によって規定された素子形成領域と、前記素子形成領域に形成された、1対のソースドレイン領域およびゲート電極を含む電界効果トランジスタと、前記素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する抵抗素子と、少なくとも前記抵抗本体を覆う、第1絶縁膜および前記第1絶縁膜上に形成された第2絶縁膜を含む遮蔽膜とを備え、前記遮蔽膜の前記第1絶縁膜は、前記抵抗素子の前記ポリシリコン膜の側面上に位置する第1部分と、前記側面から前記素子分離絶縁膜の上面に沿って前記側面から遠ざかる方向に延在する第2部分とを備え、前記遮蔽膜の前記第2絶縁膜は、前記第1絶縁膜の前記第1部分および前記第2部分を覆うように位置し、前記電界効果トランジスタは、前記ゲート電極の側壁上に、前記第2絶縁膜と同じ層から形成された側壁絶縁膜を含む、半導体装置。前記遮蔽膜は、前記抵抗本体と前記第1絶縁膜との間に介在する第3絶縁膜を含む、請求項1記載の半導体装置。前記コンタクト領域では、所定の前記不純物濃度よりも高い不純物濃度を有する高濃度領域が形成された、請求項1または2に記載の半導体装置。前記コンタクト領域では、第1金属シリサイド膜が形成され、前記素子形成領域では、前記1対のソースドレイン領域の表面に第2金属シリサイド膜が形成された、請求項1~3のいずれかに記載の半導体装置。前記コンタクト領域に位置する前記ポリシリコン膜の部分の厚さは、前記抵抗本体に位置する前記ポリシリコン膜の部分の厚さよりも薄い、請求項1~4のいずれかに記載の半導体装置。半導体基板の主表面において、所定の領域に形成された素子分離絶縁膜と、前記素子分離絶縁膜によって規定された素子形成領域と、前記素子形成領域に形成された、1対のソースドレイン領域およびゲート電極を含む電界効果トランジスタと、前記素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する抵抗素子と、少なくとも前記抵抗本体を覆う、第1絶縁膜および前記第1絶縁膜上に形成された第2絶縁膜を含む遮蔽膜と、前記抵抗素子の前記ポリシリコン膜の側面上に形成された第3絶縁膜とを備え、前記遮蔽膜の前記第2絶縁膜は、前記ポリシリコン膜の前記側面上に位置して前記第3絶縁膜を覆う部分を備え、前記電界効果トランジスタは、前記ゲート電極の側壁上に、前記第2絶縁膜と同じ層から形成された側壁絶縁膜を含む、半導体装置。前記抵抗素子は、互いに所定の間隔を隔てて複数配置され、前記遮蔽膜は、複数の前記抵抗素子を連続して覆うように形成された、請求項1~6のいずれかに記載の半導体装置。半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する工程と、前記素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する工程と、前記ポリシリコン膜に、前記抵抗素子として所定の抵抗値にするための不純物濃度を有する第1不純物を注入する工程と、前記ポリシリコン膜を、前記抵抗素子として所定の形状にパターニングする工程と、所定の形状にパターニングされた前記ポリシリコン膜を覆うように、第1絶縁膜を形成する工程と、前記第1絶縁膜のうち、前記ポリシリコン膜の上面上に位置する部分から前記ポリシリコン膜の側面上に位置する部分および前記素子分離絶縁膜の上面に沿って前記側面から遠ざかる方向に延在する部分を残して、他の領域に位置する部分を除去する工程と、前記素子形成領域にゲート電極を形成する工程と、前記第1絶縁膜および前記ゲート電極を覆うように、第2絶縁膜を形成する工程と、前記ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、前記第2絶縁膜上に第1レジストパターンを形成する工程と、前記第1レジストパターンをマスクとして前記第2絶縁膜および前記第1絶縁膜にエッチングを施すことにより、前記抵抗本体を覆う前記第1絶縁膜および前記第2絶縁膜の部分を残して、前記抵抗素子のコンタクト領域が形成されることになる前記ポリシリコン膜の部分を露出するとともに、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記抵抗本体を覆う、少なくとも前記第1絶縁膜および前記第2絶縁膜の部分を第1注入マスクとし、前記ゲート電極および前記側壁絶縁膜を第2注入マスクとして、前記第1不純物の前記不純物濃度よりも高い不純物濃度を有する所定の導電型の第2不純物を注入することにより、露出した前記ポリシリコン膜の部分に前記コンタクト領域として高濃度領域を形成し、前記素子形成領域では、前記ゲート電極を挟んで1対のソースドレイン領域を形成する工程と、を備えた、半導体装置の製造方法。前記ポリシリコン膜を形成する工程と、前記ポリシリコン膜に前記不純物を注入する工程との間に、前記ポリシリコン膜に熱酸化処理を施すことにより第3絶縁膜を形成する工程を備え、前記第1絶縁膜は、前記第3絶縁膜の表面上に前記第3絶縁膜に接するように形成される、請求項8記載の半導体装置の製造方法。前記ポリシリコン膜の部分に高濃度領域を形成する工程では、前記第1注入マスクとして、前記第1絶縁膜および前記第2絶縁膜の部分を覆うように第2レジストパターンがさらに形成される、請求項8記載の半導体装置の製造方法。露出した前記ポリシリコン膜の部分の表面に、前記コンタクト領域として、さらに第1金属シリサイド膜を形成するとともに、前記素子形成領域に露出した前記ソースドレイン領域の表面に第2金属シリサイド膜を形成する工程を備えた、請求項8~10のいずれかに記載の半導体装置の製造方法。前記第1不純物を注入する工程では、前記第1不純物は、前記ポリシリコン膜の表面に対して斜めに注入される、請求項8~11のいずれかに記載の半導体装置の製造方法。半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する工程と、前記素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する工程と、前記ポリシリコン膜に熱酸化処理を施すことにより第1絶縁膜を形成する工程と、前記ポリシリコン膜に、前記抵抗素子として所定の抵抗値にするための不純物濃度を有する第1不純物を注入する工程と、前記ポリシリコン膜および前記第1絶縁膜を、前記抵抗素子として所定の形状にパターニングする工程と、所定の形状にパターニングされた前記ポリシリコン膜に熱酸化処理を施すことにより、少なくとも前記ポリシリコン膜の側面に第2絶縁膜を形成する工程と、前記素子形成領域にゲート電極を形成する工程と、前記ポリシリコン膜を覆う前記第1絶縁膜および前記第2絶縁膜、ならびに、前記ゲート電極を覆うように、第3絶縁膜を形成する工程と、前記ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、前記第3絶縁膜上に第1レジストパターンを形成する工程と、前記第1レジストパターンをマスクとして前記第3絶縁膜および前記第1絶縁膜にエッチングを施すことにより、前記抵抗本体を覆う前記第3絶縁膜および前記第1絶縁膜の部分を残して、前記抵抗素子のコンタクト領域が形成されることになる前記ポリシリコン膜の部分を露出するとともに、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記抵抗本体を覆う、前記第1絶縁膜および前記第3絶縁膜の部分を第1注入マスクとし、前記ゲート電極および前記側壁絶縁膜を第2注入マスクとして、前記第1不純物の前記不純物濃度よりも高い不純物濃度を有する所定の導電型の第2不純物を注入することにより、露出した前記ポリシリコン膜の部分に前記コンタクト領域として高濃度領域を形成し、前記素子形成領域では、前記ゲート電極を挟んで1対のソースドレイン領域を形成する工程と、を備えた、半導体装置の製造方法。上述した半導体装置では次のような問題点があった。ポリシリコン膜に不純物を注入することによって高濃度領域を形成する際には、抵抗本体となるポリシリコン膜の部分は所定の注入マスクによって覆われる。ところが、比較的高濃度の不純物が注入マスクを突き抜けて、抵抗本体となるポリシリコン膜の部分に注入されることがある。ポリシリコン膜には、所定の抵抗値になるように、すでに所定量の不純物が注入されている。このため、抵抗本体となるポリシリコン膜の部分には、比較的高濃度の不純物が付加的に注入されることになり、抵抗素子としての抵抗値がばらつくことが想定される。本発明はそのような問題点を解決するためになされたものであり、その目的は、抵抗素子の抵抗値のばらつきが抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。本発明の一実施の形態に係る半導体装置は、素子分離絶縁膜と素子形成領域と電界効果トランジスタと抵抗素子と遮蔽膜とを備えている。素子分離絶縁膜は、半導体基板の主表面において所定の領域に形成されている。素子形成領域は、素子分離絶縁膜によって規定されている。電界効果トランジスタは、素子形成領域に形成され、1対のソースドレイン領域およびゲート電極を含む。抵抗素子は、素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する。遮蔽膜は、少なくとも抵抗本体を覆う、第1絶縁膜および第1絶縁膜上に形成された第2絶縁膜を含む。遮蔽膜の第1絶縁膜は、抵抗素子のポリシリコン膜の側面上に位置する第1部分と、側面から素子分離絶縁膜の上面に沿って側面から遠ざかる方向に延在する第2部分とを備えている。遮蔽膜の第2絶縁膜は、第1絶縁膜の第1部分および第2部分を覆うように位置している。電界効果トランジスタは、ゲート電極の側壁上に、第2絶縁膜と同じ層から形成された側壁絶縁膜を含む。本発明の他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する。素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する。ポリシリコン膜に、抵抗素子として所定の抵抗値にするための不純物濃度を有する第1不純物を注入する。ポリシリコン膜を、抵抗素子として所定の形状にパターニングする。所定の形状にパターニングされたポリシリコン膜を覆うように、第1絶縁膜を形成する。第1絶縁膜のうち、ポリシリコン膜の上面上に位置する部分からポリシリコン膜の側面上に位置する部分および素子分離絶縁膜の上面に沿って側面から遠ざかる方向に延在する部分を残して、他の領域に位置する部分を除去する。素子形成領域にゲート電極を形成する。第1絶縁膜およびゲート電極を覆うように、第2絶縁膜を形成する。ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、第2絶縁膜上に第1レジストパターンを形成する。第1レジストパターンをマスクとして第2絶縁膜および第1絶縁膜にエッチングを施すことにより、抵抗本体を覆う第1絶縁膜および第2絶縁膜の部分を残して、抵抗素子のコンタクト領域が形成されることになるポリシリコン膜の部分を露出するとともに、ゲート電極の側壁に側壁絶縁膜を形成する。抵抗本体を覆う、少なくとも第1絶縁膜および第2絶縁膜の部分を第1注入マスクとし、ゲート電極および側壁絶縁膜を第2注入マスクとして、第1不純物の不純物濃度よりも高い不純物濃度を有する所定の導電型の第2不純物を注入することにより、露出したポリシリコン膜の部分にコンタクト領域として高濃度領域を形成し、素子形成領域では、ゲート電極を挟んで1対のソースドレイン領域を形成する。本発明の一実施の形態に係る半導体装置では、遮蔽膜により所定の不純物濃度を有する抵抗本体の抵抗値のばらつきが抑制される。本発明の他の実施の形態に係る半導体装置の製造方法によれば、第1注入マスクにより、抵抗本体となるポリシリコン膜の部分への注入の突き抜けが抑制されて、抵抗本体の抵抗値のばらつきが抑制される。実施の形態1本発明の実施の形態1に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。なお、製造工程を含む、以下の各実施の形態では、CMOS電界効果トランジスタとして、PMOS電界効果トランジスタを代表に挙げて説明する。図1に示すように、P型のシリコン基板SUBの主表面における所定の領域に、たとえば、フィールド酸化膜等の素子分離絶縁膜IRを形成することにより、素子形成領域EFが規定される。その素子形成領域に、N型ウェル領域NWが形成される。また、他の素子形成領域図示せずには、P型ウェル領域図示せずが形成される。次に、素子分離絶縁膜IRおよび素子形成領域EFを覆うように、膜厚約150nm程度のポリシリコン膜PSが形成される。次に、ポリシリコン膜PSに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図2に示すように、ポリシリコン膜PSの全面に、たとえば、P型の不純物として、BF2が所定の注入条件注入エネルギ:約40KeV、ドーズ量:約1×1013cm2のもとで注入される矢印Y1。次に、所定の写真製版処理を施すことにより、ポリシリコン膜PSを抵抗素子として所定の形状にパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、ポリシリコン膜PSにエッチングが施される。こうして、図3に示すように、素子分離絶縁膜IR上に、抵抗素子となるポリシリコン膜PSAが形成される。次に、ポリシリコン膜PSAを覆うように、たとえば、TEOSTetraEthylOrthoSilicateglass膜等による膜厚約10nm程度のCVDChemicalVaporDeposition酸化膜図示せずが形成される。次に、所定の写真製版処理を施すことにより、CVD酸化膜をポリシリコン膜PSAを被覆する膜として残すためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、CVD酸化膜にエッチングを施すことにより、レジストパターンの直下に位置するCVD酸化膜の部分を残して、他の領域に位置するCVD酸化膜の部分が除去される。こうして、図4、図5および図6に示すように、ポリシリコン抵抗となるポリシリコン膜PSAを覆うようにCVD酸化膜ZF1が形成される。レジストパターンをマスクとして形成されたCVD酸化膜ZF1は、ポリシリコン膜PSAの上面から側面にわたり、上面と側面を連続的に覆っている。さらに、CVD酸化膜ZF1は、ポリシリコン膜PSAの側面を覆う部分から素子分離絶縁膜IRの上面に沿って、ポリシリコン膜PSAの側面から遠ざかる方向に延在する。次に、図7に示すように、素子形成領域EFの表面にゲート酸化膜GZが形成される。そのゲート酸化膜GZに接するように、N型のポリシリコン膜PSNが形成される。そのN型のポリシリコン膜PSNに接するように、タングステンシリサイド膜MSが形成される。そのタングステンシリサイド膜MSに接するようにCVD酸化膜CFが形成される。次に、所定の写真製版処理を施すことにより、ゲート電極をパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、CVD酸化膜CF、タングステンシリサイド膜MS、N型のポリシリコン膜PSNにエッチングが施される。こうして、図8に示すように、素子形成領域EFにゲート電極GEが形成される。このとき、抵抗素子となるポリシリコン膜PSAは、CVD酸化膜ZF1によって覆われているため、ゲート電極GEをパターニングする間に、ポリシリコン膜PSAがエッチングされることはない。次に、図9に示すように、ゲート電極GEおよびポリシリコン膜PSAを覆うように、膜厚約70nm程度のCVD酸化膜ZF2が形成される。次に、所定の写真製版処理を施すことにより、ポリシリコン膜PSAの一部を覆うレジストパターンRM図10参照が形成される。レジストパターンRMは、抵抗素子としてコンタクト領域が形成されるポリシリコン膜PSAの部分を露出して、抵抗本体となるポリシリコン膜PSAの部分を覆うように形成される。次に、図10に示すように、レジストパターンRMをマスクとして、露出したCVD酸化膜ZF2にエッチング処理ドライエッチングを施すことにより、ゲート電極GEの側壁には側壁酸化膜SWが形成される。一方、ポリシリコン膜PSA上では、図11、図12および図13に示すように、抵抗本体となるポリシリコン膜PSAの部分を覆うCVD酸化膜ZF1およびCVD酸化膜ZF2のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、CVD酸化膜ZF1およびCVD酸化膜ZF2の部分が除去されて、ポリシリコン膜PSAが露出する。このエッチングにより、コンタクト領域が形成される領域に位置するポリシリコン膜の部分の膜厚は、抵抗本体となるポリシリコン膜の部分の膜厚よりも薄くなる。CVD酸化膜ZF2は、ポリシリコン膜PSAの側面を覆うCVD酸化膜ZF1の部分と、素子分離絶縁膜IRの上面に沿って側面から遠ざかる方向に延在するCVD酸化膜ZF1の部分とを覆うように、残される。なお、レジストパターンRMの位置によって、図14に示すように、CVD酸化膜ZF2は、その端が、CVD酸化膜ZF1の端と実質的に同じ位置か、それよりも内側に位置するように形成される場合もある。次に、図15に示すように、たとえば、P型の不純物として、BF2を所定の注入条件注入エネルギ:約50KeV、ドーズ量:約4×1015cm2のもとで注入矢印Y2することにより、素子形成領域EFでは、P型のソースドレイン領域SDが形成される。一方、ポリシリコン膜PSAには、P型の高濃度領域HCが形成される。このとき、抵抗本体となるポリシリコン膜PSAの部分は、所定の膜厚のCVD酸化膜ZF1とCVD酸化膜ZF2によって覆われていることで、不純物がCVD酸化膜ZF1,ZF2を突き抜けて、ポリシリコン膜PSAに注入されることが抑制される。次に、図16に示すように、サリサイドプロセスにより、シリコンSiが露出するポリシリコン膜PSAの表面には、コバルトシリサイド膜等の金属シリサイド膜MSRが形成される。高濃度領域HCと金属シリサイド膜MSRにより、配線プラグ等が電気的に接続される、抵抗素子のコンタクト領域が形成される。こうして、抵抗素子としてポリシリコン抵抗PRが形成される。一方、素子形成領域EFの表面ソースドレイン領域SDの表面には、金属シリサイド膜MSTが形成される。こうして、素子形成領域EFでは、電界効果トランジスタTPMOS電界効果トランジスタが形成される。次に、図17に示すように、ゲート電極GE電界効果トランジスタTおよびポリシリコン抵抗PRを覆うように、膜厚約200nm程度の層間酸化膜IZ1が形成される。その層間酸化膜IZ1を覆うように、さらに、膜厚約700nm程度の層間酸化膜IZ2が形成される。次に、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン図示せずが形成される。そのレジストパターンをマスクとして層間酸化膜IZ2,IZ1にエッチングを施すことにより、図18に示すように、電界効果トランジスタTPMOS電界効果トランジスタのソースドレイン領域SD金属シリサイド膜MSTを露出するコンタクトホールCHTと、ポリシリコン抵抗PRのコンタクト領域金属シリサイド膜MSRを露出するコンタクトホールCHRが形成される。次に、図19に示すように、コンタクトホールCHT内にプラグPGTが形成される。また、コンタクトホールCHR内にプラグPGRが形成される。次に、層間酸化膜IZ2上に、プラグPGTに電気的に接続される金属配線MTが形成される。また、プラグPGRに電気的に接続される金属配線MRが形成される。この後、2層目の金属配線あるいは3層目の金属配線いずれも図示せず等が、必要に応じて形成されることになる。こうして、半導体装置の主要部分が形成される。抵抗素子としてのポリシリコン抵抗と電界効果トランジスタとを備えた半導体装置では、特に、ポリシリコン抵抗は、所望の抵抗値となるように、あらかじめ所定濃度の不純物が注入注入Aされたポリシリコン膜に対し、コンタクト領域が形成される領域にさらに高い濃度の不純物を注入注入Bすることによって形成される。注入Bは、抵抗本体となるポリシリコン膜の部分を注入マスクによって覆った状態で行われる。ポリシリコン抵抗として抵抗値を変動させないためには、この注入Bの際に、不純物が注入マスクを突き抜けて、抵抗本体となるポリシリコン膜の部分に注入されないことが求められる。上述した半導体装置では、抵抗本体となるポリシリコン膜の部分を覆うCVD酸化膜ZF1とCVD酸化膜ZF2が注入マスクとなる。CVD酸化膜ZF1とCVD酸化膜ZF2とは、それぞれCVD法によって形成される。これにより、CVD酸化膜ZF1,ZF2の膜厚として、不純物がCVD酸化膜ZF1,ZF2を突き抜けない所定の膜厚に容易に設定することができる。すなわち、ポリシリコン抵抗を含む半導体装置の種々の構造に対して、CVD酸化膜の膜厚を変えるだけで不純物の突き抜けを容易に阻止することができる。ここで、比較例として、抵抗素子として、所定の形状にパターニングされたポリシリコン膜に熱酸化処理を施すことによって酸化膜熱酸化膜を形成したポリシリコン抵抗の場合について説明する。この場合には、まず、図20、図21および図22に示すように、ポリシリコン膜CPSAの上面から内部に向かって酸化膜CTOが形成される。一方、ポリシリコン膜CPSAの側面からも、内部に向かって酸化膜CTOが形成される。このため、ポリシリコン膜CPSAの側面部分では、上述した半導体装置のように、ポリシリコン膜CPSAの側面から素子分離絶縁膜IRの上面に沿って、側面から遠ざかる方向に延在する酸化膜の部分はない。次に、酸化膜CTOを覆うようにCVD酸化膜が形成され、図10に示す工程に対応する所定のエッチング処理を施すことにより、図23、図24および図25に示すように、注入マスクとなる酸化膜CTO,CVD酸化膜CZF2の部分を残して、コンタクト領域が形成される領域に位置する酸化膜CTO,CVD酸化膜CZF2の部分が除去される。その後、図15に示す工程に対応する所定の注入を行うことで、比較例に係るポリシリコン抵抗が形成される。比較例に係るポリシリコン抵抗では、ポリシリコン膜CPSAに熱酸化処理を施すことによって、ポリシリコン膜CPSAの表面から内部に向かって酸化が進むことになる。このため、所定の形状にパターニングされたポリシリコン膜CPSAの表面が酸化されてしまい、抵抗素子としての抵抗値が変わってしまうことが想定されるため、酸化膜CTOの膜厚には限界がある。このため、注入Bに対応する注入の際に、不純物が注入マスクを突き抜けることが想定される。これに対して、上述した半導体装置では、ポリシリコン抵抗となるポリシリコン膜が熱酸化されず、CVD酸化膜ZF1,ZF2の膜厚を制御すればよく、注入Bの際に、不純物が注入マスクを突き抜けることを阻止して、ポリシリコン抵抗の抵抗値のばらつきを抑制することができる。上述した半導体装置における抵抗素子と比較例に係る抵抗素子との構造的な違いとして、次のような違いがある。すなわち、上述した半導体装置における抵抗素子のCVD酸化膜ZF1では、ポリシリコン膜PSAの側面から素子分離絶縁膜IRの上面に沿って、側面から遠ざかる方向に延在するCVD酸化膜ZF1の部分が存在するのに対して、比較例に係る抵抗素子における酸化膜では、そのような素子分離絶縁膜IRの上面に沿って延在する部分はない。なお、不純物の突き抜けという点に関して、抵抗素子として所望の抵抗値にするための不純物をポリシリコン膜に注入する際に、そのポリシリコン膜を突き抜けて、素子形成領域に不純物が注入されてしまうことが想定される。この場合には、図26に示すように、電界効果トランジスタPMOS電界効果トランジスタが形成される素子形成領域FEに、P型の不純物が付加的に注入されて、N型ウェル領域NW等の不純物濃度が変わってしまうことになる。このため、PMOS電界効果トランジスタとしての電気的特性が変動することになる。このような不純物の突き抜けを抑制するために、ポリシリコン膜の表面に対して斜めに不純物を注入することが望ましい。この場合には、図27に示すように、不純物の注入角度入射角度をθに設定することによって、ポリシリコン膜中を不純物が斜めに進む距離Dθ分、深さ方向の距離D0を短く斜めに進む距離Dθ×cosθすることができる。これにより、不純物がポリシリコン膜を突き抜けてしまうのを阻止して、電界効果トランジスタのしきい値電圧の変動を抑制することができる。この手法は、他の実施の形態に係る半導体装置についても適用が可能である。実施の形態2本発明の実施の形態2に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。前述した図1に示す工程と同様の工程を経た後、図28に示すように、熱酸化処理を施すことにより、ポリシリコン膜PSの表面に膜厚約20nmの酸化膜熱酸化膜TOが形成される。ポリシリコン膜PSの表面が酸化膜TOによって覆われることで、次に行われるイオン注入の際に、クロスコンタミを防止することができる。また、その後の工程の不純物の混入による影響を防止することができる。次に、ポリシリコン膜PSに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図29に示すように、ポリシリコン膜PSの全面に、たとえば、P型の不純物として、BF2が所定の注入条件注入エネルギ:約40KeV、ドーズ量:約1×1013cm2のもとで注入される矢印Y1。次に、所定の写真製版処理を施すことにより、ポリシリコン膜PSを抵抗素子として所定の形状にパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、酸化膜TOおよびポリシリコン膜PSにエッチングが施される。こうして、図30に示すように、素子分離絶縁膜IR上に、抵抗素子となるポリシリコン膜PSAが形成される。そのポリシリコン膜PSAの上面には、パターニングされた酸化膜TOAが位置している。次に、ポリシリコン膜PSAを覆うように、TEOS膜等による膜厚約10nm程度のCVD膜図示せずが形成され、そのCVD酸化膜に所定の写真製版処理を施すことにより、CVD酸化膜をポリシリコン膜PSAを被覆する膜として残すためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、CVD酸化膜にエッチングを施すことにより、レジストパターンの直下に位置するCVD酸化膜の部分を残して、他の領域に位置するCVD酸化膜の部分が除去される。こうして、図31に示すように、ポリシリコン抵抗となるポリシリコン膜PSAおよび酸化膜TOAを覆うようにCVD酸化膜ZF1が形成される。次に、図7および図8に示す工程と同様の工程を経て、図32に示すように、素子形成領域EFにゲート電極GEが形成される。このとき、抵抗素子となるポリシリコン膜PSAは、酸化膜TOAおよびCVD酸化膜ZF1によって覆われているため、ゲート電極GEをパターニングする間に、ポリシリコン膜PSAがエッチングされることはない。次に、図9に示す工程と同様の工程を経て、図33に示すように、レジストパターンRMをマスクとして、露出したCVD酸化膜ZF2にエッチング処理ドライエッチングを施すことにより、ゲート電極GEの側壁には側壁酸化膜SWが形成される。一方、ポリシリコン膜PSA上では、抵抗本体となるポリシリコン膜PSAの部分を覆う、酸化膜TOA、CVD酸化膜ZF1およびCVD酸化膜ZF2のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、酸化膜TOA、CVD酸化膜ZF1およびCVD酸化膜ZF2のそれぞれの部分が除去されて、ポリシリコン膜PSAが露出する。次に、図34に示すように、たとえば、P型の不純物として、BF2を所定の注入条件注入エネルギ:約50KeV、ドーズ量:約4×1015cm2のもとで注入矢印Y2することにより、素子形成領域EFでは、P型のソースドレイン領域SDが形成される。一方、ポリシリコン膜PSAには、P型の高濃度領域HCが形成される。このとき、抵抗本体となるポリシリコン膜PSAの部分は、酸化膜TOA、CVD酸化膜ZF1およびCVD酸化膜ZF2からなる所定の膜厚の積層膜によって覆われていることで、不純物がその積層膜酸化膜TOA、CVD酸化膜ZF1、CVD酸化膜ZF2を突き抜けて、ポリシリコン膜PSAに注入されることが抑制される。その後、図16~図19に示す工程と同様の工程を経て、図35に示すように、半導体装置の主要部分が完成する。なお、図19に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。前述したように、抵抗素子としてポリシリコン抵抗には、コンタクト領域となる領域に高濃度の不純物を注入注入Bする際に、不純物が注入マスクを突き抜けて、所定濃度の不純物が注入注入Aされたポリシリコン膜に注入されないことが求められる。不純物が注入マスクを突き抜けないようにするには、CVD酸化膜ZF1等の膜厚を厚くすればよい。ところが、CVD酸化膜ZF1をパターニングする際のオーバエッチングによっては、CVD酸化膜ZF1の膜厚を厚くするのに限界がある。上述した半導体装置のポリシリコン抵抗では、所定の形状にパターニングされる前のポリシリコン膜を熱酸化することによって酸化膜TOAを形成することで、より確実に、不純物の突き抜けを阻止することができる。このことについて、具体的に説明する。まず、抵抗素子となるポリシリコン膜の上に形成されるCVD酸化膜ZF1の膜厚を約10nmとし、CVD酸化膜ZF2の膜厚を約70nmとして、注入マスクとなるCVD酸化膜の総膜厚を80nmとする。また、注入による不純物の分布を正規分布とし、平均飛程をRpとし、標準偏差をΔRpとすると、P型の不純物の注入による射影飛程は、次の式で表される。射影飛程=Rp3×ΔRpここで、注入エネルギ50KeVにてBF2をシリコン酸化膜に注入した場合のRp、ΔRpの数値として、Rp=0.03377μmおよびΔRp=0.01563μmを代入すると、射影飛程は、約81nm0.081μmになる。この射影飛程内に含まれる注入量は、全注入量の99.74に相当する。そうすると、ドーズ量4×1015cm2にてBF2を注入した場合には、残りの0.26に相当する1×1013cm2のBF2は、酸化膜CVD酸化膜を突き抜けてポリシリコン膜に注入されることになる。抵抗素子として、たとえば、BF2をドーズ量1×1014cm2以上にてポリシリコン膜に注入することによって形成される比較的低抵抗の抵抗素子の場合には、1×1013cm2程度のBF2の突き抜け量は問題にはならない。一方、たとえば、BF2をドーズ量1×1013cm2程度にてポリシリコン膜に注入することによって形成される比較的高抵抗の抵抗素子の場合には、1×1013cm2程度のBF2の突き抜け量は、ポリシリコン膜に注入されたBF2の注入量と同レベルになる。このため、注入Aによって抵抗素子の抵抗値を決定することができず、抵抗素子の抵抗値がばらつくことになる。このような、不純物の突き抜けを阻止する方策の一つとして、CVD酸化膜ZF1の膜厚を厚くする手法がある。上述したように、CVD酸化膜ZF1は、ポリシリコン膜を覆う部分を残して他の領域に位置する部分が除去される。このとき、CVD酸化膜ZF1の膜厚が厚くなるほど、CVD酸化膜ZF1をパターニングする際のオーバエッチング量が増加する。このため、図36および図37に示すように、素子形成領域FEとの境界に位置する素子分離絶縁膜IRの部分では、点線枠A内に示すように、素子分離絶縁膜IRの表面が、素子形成領域FEシリコン基板の表面よりも下方へ下がってしまい、素子形成領域FEと素子分離絶縁膜IRとの境界に段差が生じることが想定される。そのような状態でゲート酸化膜が形成されると、段差が生じた部分に露出するシリコン基板の部分に形成されるゲート酸化膜の部分図39の点線枠A内には、より大きな応力ストレスを受けることになる。このため、図38および図39に示すように、そのようなゲート酸化膜GZの上にゲート電極GEが形成された電界効果トランジスタでは、ゲート酸化膜GZの信頼性が損なわれ、ひいては、電界効果トランジスタとしての信頼性も損なわれることが想定される。上述した半導体装置では、所定の形状にパターニングする前のポリシリコン膜に熱酸化処理を施すことによって、所定の厚みの酸化膜TOが形成される。このため、CVD酸化膜ZF1の膜厚を抑えながら酸化膜TOの膜厚を調整することによって、酸化膜TOA、CVD酸化膜ZF1およびCVD酸化膜ZF2からなる積層膜の総膜厚をより厚くすることができる。これにより、CVD酸化膜ZF1のパターニングの際のオーバエッチング量を抑えながら、不純物の突き抜けを確実に阻止することができる。ここで、酸化膜TOの膜厚を約20nmとし、CVD酸化膜ZF1の膜厚を約10nmとし、CVD酸化膜ZF2の膜厚を約70nmとして、注入マスク酸化膜TOCVD酸化膜ZF1CVD酸化膜ZF2の総膜厚を100nmとする。前述した条件と同様の条件のもとで射影飛程を求めると、射影飛程は、約100nm0.1μmになる。そうすると、射影飛程内に含まれる注入量と全注入量との関係から、8×1010cm2のBF2が、注入マスクを突き抜けてポリシリコン膜に注入されることになる。一方、ポリシリコン膜に注入されるBF2の一部は、酸化膜TOの一部に取り込まれるものの、これを無視できると仮定すると、ポリシリコン膜中のBF2は、1×1013cm2程度になる。そうすると、注入マスクを突き抜けてポリシリコン膜に注入されるBF2の量8×1010cm2は、このポリシリコン膜中のBF2の量1×1013cm2の0.008倍となって、注入マスクを突き抜けてポリシリコン膜に注入されるBF2の量はほぼ無視できるほど少ないレベルであることがわかる。しかも、上述したように、酸化膜TOを形成する分CVD酸化膜ZF1の膜厚を抑えることができて、CVD酸化膜ZF1のオーバエッチングに起因するゲート酸化膜の信頼性の低下を抑制することができる。実施の形態3実施の形態2では、CVD酸化膜ZF1の膜厚を抑えるために、抵抗素子の形状にパターニングする前のポリシリコン膜に熱酸化処理を施して酸化膜TOを形成した半導体装置について説明した。熱酸化処理を施すことによって、ポリシリコン膜は熱酸化されて膜厚が変動してしまうことになる。この膜厚の変動を、抵抗素子としての抵抗値の許容範囲内に止めておくには、熱酸化処理に限界がある。ここでは、熱酸化処理に限界がある場合に、レジストパターンを注入マスクに加えた半導体装置について説明する。前述した図1~図13実施の形態1に示す工程と同様の工程を経た後、図40に示すように、抵抗本体となるポリシリコン膜PSAの部分を覆うCVD酸化膜ZF1およびCVD酸化膜ZF2のそれぞれの部分を残して、コンタクト領域が形成される領域に位置するポリシリコン膜PSAの部分が露出される。次に、図41に示すように、所定の写真製版処理を施すことにより、レジストパターンRMIが形成される。レジストパターンRMIは、ポリシリコン膜PSAを覆うCVD酸化膜ZF1およびCVD酸化膜ZF2を覆い、コンタクト領域が形成される部分を露出するように形成される。次に、たとえば、P型の不純物として、BF2を所定の注入条件注入エネルギ:約50KeV、ドーズ量:約4×1015cm2のもとで注入矢印Y2:注入Bすることにより、素子形成領域EFでは、P型のソースドレイン領域SDが形成される。一方、ポリシリコン膜PSAには、P型の高濃度領域HCが形成される。このとき、抵抗本体となるポリシリコン膜PSAの部分は、CVD酸化膜ZF1,ZF2に加えてレジストパターンRMIによって覆われていることで、不純物がCVD酸化膜ZF2,ZF1を突き抜けて、ポリシリコン膜PSAに注入されることが抑制される。次に、図42に示すように、サリサイドプロセスにより、シリコンSiが露出するポリシリコン膜PSAの表面には、コバルトシリサイド膜等の金属シリサイド膜MSRが形成され、素子形成領域EFの表面ソースドレイン領域SDの表面には、金属シリサイド膜MSTが形成される。その後、図17~図19に示す工程と同様の工程を経て、図43に示すように、半導体装置の主要部分が完成する。なお、図19に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。上述した半導体装置では、注入マスクとしてCVD酸化膜ZF1,ZF2に加えてレジストパターンRMIによって覆われていることで、注入Bの際に、不純物がCVD酸化膜ZF1等を突き抜けるのを確実に阻止することができる。ここで、レジストパターンRMIは、CVD酸化膜ZF1,ZF2の全面を覆う必要がある。このため、レジストパターンRMIは、マスクのずれを考慮して、CVD酸化膜ZF1,ZF2の平面パターンよりも大きい平面パターンをもって形成される。図44に示すように、高濃度領域HCが形成される領域は、レジストパターンRMIの位置によって決められる。レジストパターンRMIの位置ずれによっては、高濃度領域HCが形成される部分と、CVD酸化膜ZF1,ZF2の直下に位置する、抵抗本体となるポリシリコン膜PSAの部分との間に位置するポリシリコン膜PSAの部分ポリシリコン膜RRが、抵抗成分になってしまう。上述した半導体装置では、図45に示すように、露出したポリシリコン膜RRおよび高濃度領域HCの表面には金属シリサイド膜MSRが形成される。金属シリサイド膜MSRのシート抵抗は10Ω/□程度である。一方、ポリシリコン膜RRのシート抵抗は、数百Ω/□~数KΩ/□程度である。したがって、金属シリサイドのシート抵抗の方がポリシリコン膜RRのシート抵抗よりも低い。ポリシリコン膜RRの不純物濃度が低くなると、金属シリサイド膜MSRとポリシリコン膜RRとのオーミック性能が低下し、界面抵抗が高くなることが想定される。ここで、ポリシリコン膜RRの長さが0.2μm程度であり、抵抗としての幅が2μm程度であれば、抵抗値の増加による影響は小さいと考えられる。また、高濃度領域HCに形成される金属シリサイド膜MSRの面積は、ポリシリコン膜RRに形成される金属シリサイド膜MSRの面積よりも大きく、プラグPGと高濃度領域HCとの接触面積よりも大きい。このため、高濃度領域HCを含め、露出したポリシリコン膜PSAに金属シリサイド膜MSRが形成されることで、レジストパターンRMIの位置ずれに対して、抵抗素子の抵抗値のばらつきを抑えるのに寄与することができる。したがって、上述した半導体装置では、注入Bにおける注入マスクとして、CVD酸化膜ZF1,ZF2に加えてレジストパターンRMIが形成されることで、不純物の注入マスクの突き抜けを阻止することができるとともに、レジストパターンRMIを形成する際の位置にずれに起因する抵抗値のばらつきも抑えることができる。実施の形態4本発明の実施の形態4に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。まず、図1に示す工程と同様の工程を経た後、図46に示すように、熱酸化処理を施すことにより、ポリシリコン膜PSの表面に膜厚約20nmの酸化膜熱酸化膜TOが形成される。次に、ポリシリコン膜PSに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図47に示すように、ポリシリコン膜PSの全面に、たとえば、P型の不純物として、BF2が所定の注入条件注入エネルギ:約40KeV、ドーズ量:約1×1013cm2のもとで注入される矢印Y1。次に、所定の写真製版処理を施すことにより、ポリシリコン膜PSを抵抗素子として所定の形状にパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、酸化膜TOおよびポリシリコン膜PSにエッチングが施される。こうして、図48に示すように、素子分離絶縁膜IR上に、抵抗素子となるポリシリコン膜PSAが形成される。そのポリシリコン膜PSAの上面には、パターニングされた酸化膜TOAが位置している。次に、図49に示すように、ゲート酸化処理熱酸化処理を施すことにより、素子形成領域EFには、膜厚約10nmのゲート酸化膜GZが形成される。このとき、素子分離絶縁膜IR上のポリシリコン膜PSAでは、熱酸化によって、ポリシリコン膜PSAの側面が酸化される。このとき、酸化膜TOAとポリシリコン膜PSAとの界面からも酸化が進み、酸化膜TORが形成される場合がある。ポリシリコン膜PSAの上面上に位置する酸化膜酸化膜TOA,TORの膜厚は、ポリシリコン膜PSAの側面上に位置する酸化膜酸化膜TORの膜厚よりも厚くなる。次に、図7および図8に示す工程と同様の工程を経て、図50に示すように、素子形成領域EFにゲート電極GEが形成される。このとき、抵抗素子となるポリシリコン膜PSAは、酸化膜TOA,TORによって覆われているため、ゲート電極GEをパターニングする間に、ポリシリコン膜PSAがエッチングされることはない。次に、図9に示す工程と同様の工程を経て、図51に示すように、レジストパターンRMをマスクとして、露出したCVD酸化膜ZF2にエッチング処理ドライエッチングを施すことにより、ゲート電極GEの側壁には側壁酸化膜SWが形成される。一方、ポリシリコン膜PSA上では、抵抗本体となるポリシリコン膜PSAの部分を覆う、酸化膜TOR,TOAおよびCVD酸化膜ZF2のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、酸化膜TOR,TOAおよびCVD酸化膜ZF2の部分が除去されて、ポリシリコン膜PSAが露出する。次に、図52に示すように、たとえば、P型の不純物として、BF2を所定の注入条件注入エネルギ:約50KeV、ドーズ量:約4×1015cm2のもとで注入矢印Y2:注入Bすることにより、素子形成領域EFでは、P型のソースドレイン領域SDが形成される。一方、ポリシリコン膜PSAには、P型の高濃度領域HCが形成される。このとき、抵抗素子として実質的に機能するポリシリコン膜PSAの部分は、酸化膜TOR,TOAおよびCVD酸化膜ZF2からなる所定の膜厚の積層膜によって覆われていることで、不純物がその積層膜酸化膜TOR,TOAおよびCVD酸化膜ZF2を突き抜けて、ポリシリコン膜PSAに注入されることが抑制される。その後、図16~図19に示す工程と同様の工程を経て、図53に示すように、半導体装置の主要部分が完成する。なお、図19に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。上述した半導体装置では、ポリシリコン膜PSAを覆うようにパターニングされるCVD酸化膜ZF1を形成することなく、熱酸化処理によってポリシリコン膜PSAを覆うように酸化膜TOR,TOAが形成される。このため、CVD酸化膜ZF1をパターニングするためのマスクが不要になる。また、上述した半導体装置では、注入Bにおける注入マスクとして、ポリシリコン膜PSAの上面上に酸化膜TOAに加えて酸化膜TORが形成されていることで、不純物の注入マスクの突き抜けを阻止することができる。実施の形態5ここでは、各実施の形態の半導体装置に適用される、抵抗素子の配置パターンと金属配線の配置パターンについて説明する。第1例まず、半導体装置として一つの抵抗素子ポリシリコン抵抗を備えている場合について説明する。この場合には、図54および図55に示すように、ポリシリコン抵抗の配置パターンとして、本来のポリシリコン抵抗PRを挟み込むように、ダミーのポリシリコン抵抗DPRが配置されている。一つのポリシリコン抵抗PRが孤立パターンとして形成される場合と、複数のポリシリコン抵抗が所定の間隔をもって形成される場合とでは、後者の方が、パターニングの精度が向上してより設計パターンに近い仕上がり形状になる。このため、一つのポリシリコン抵抗の場合には、これを所定の間隔を隔てて挟み込むようにダミーのポリシリコン抵抗DPRを配置することによって、精度形状、抵抗値のより高いポリシリコン抵抗PRが得られる。引き出し配線として、そのポリシリコン抵抗PRの一方のコンタクト領域には金属配線TMR1が電気的に接続され、他方のコンタクト領域には金属配線TMR2が電気的に接続される。第2例半導体装置として複数の抵抗素子ポリシリコン抵抗を備えている場合について説明する。この場合には、図56および図57に示すように、ポリシリコン抵抗の配置パターンとして、複数の一連のポリシリコン抵抗PRを挟み込むように、ダミーのポリシリコン抵抗DPRが配置されている。複数のポリシリコン抵抗が配置される場合、特に、両端に位置するポリシリコン抵抗のパターニング精度を確保する必要がある。そのため、一方の端に位置するポリシリコン抵抗に対して、ダミーのポリシリコン抵抗が配置され、他方の端に位置するポリシリコン抵抗に対して、ダミーのポリシリコン抵抗が配置される。本来のポリシリコン抵抗PRは、互いに所定の間隔を隔てて配置されて、金属配線MRによって電気的に直列に接続される。引き出し配線として、一方の端に位置するポリシリコン抵抗PRのコンタクト領域に、金属配線TMR1が電気的に接続され、他方の端に位置するポリシリコン抵抗PRのコンタクト領域に、金属配線TMR2が電気的に接続される。また、複数のポリシリコン抵抗PRを配置する場合には、注入Bを行う際の注入マスクとなるCVD酸化膜ZF1,ZF2は、ダミーのポリシリコン抵抗DPRを含み、一連のポリシリコン抵抗PR,DPRを全体的に連続して覆うようにパターニングすることで、各ポリシリコン抵抗ごとにCVD酸化膜ZF1,ZF2をパターニングする場合と比べて、省スペース化を図ることができる。これにより、レイアウトの面積を削減することができ、半導体装置の小型化に寄与することができる。なお、上述した各半導体装置では、素子分離絶縁膜として、フィールド酸化膜を例に挙げて説明したが、素子分離絶縁膜としては、フィールド酸化膜に限られず、たとえば、トレンチ分離酸化膜でもよい。また、注入の条件や膜厚の数値等は例示であって、これらに限定されるものではない。今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。"