複数のメモリセルユニットを含むメモリアレイであって、前記アレイは、複数の高度レベルの複数のワード線と、各レベルを通る複数の平面と、を含み、前記複数の平面に沿った、前記複数の個々のメモリセルユニットの面積は、複数のワード線、複数のビット線ならびに前記複数のメモリセルユニットによって消費される複数の空間に呼応して、4F2よりも小さい、ことを特徴とするメモリアレイ。前記複数の平面に沿った前記複数の個々のメモリセルユニットの前記面積は、複数のワード線、複数のビット線、ならびに前記複数のメモリセルユニットによって消費される複数の空間に呼応して、2F2である、ことを特徴とする請求項1に記載のメモリアレイ。前記複数のメモリセルユニットは相変化材料を含み、複数のワード線と複数のビット線との直間にあり、前記複数のワード線と複数のビット線との直間の材料のみが、前記相変化材料である、ことを特徴とする請求項1に記載のメモリアレイ。第一の水平方向に沿って伸長する複数のグローバルビット線であって、前記複数のグローバルビット線は、第一の高度レベルにおける第一系列と、前記第一の高度レベルとは異なる第二の高度レベルにおける第二系列とを含み、前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線と互い違いに存在する、複数のグローバルビット線と、前記複数のグローバルビット線と垂直に伸長する複数の垂直ローカルビット線と、前記第一の水平方向と垂直な第二の水平方向に沿って伸長する複数のワード線であって、前記複数のワード線は、複数の垂直列と複数の水平行とを含む二次元アレイに積層され、前記ワード線アレイの前記複数の垂直列は、二つ以上のワード線を含み、前記複数の垂直ローカルビット線は、複数の垂直ローカルビット線が、前記ワード線アレイの隣接する複数の垂直列の間に存在するように、前記ワード線アレイを通って伸長する、複数のワード線と、前記複数のワード線と、前記複数の垂直ローカルビット線との間のメモリセル材料であって、前記メモリセル材料は、前記複数のメモリセルユニットの複数のメモリセルを形成し、複数の個々のメモリセルは、ワード線/グローバルビット線の組み合わせによって一意的にアドレスされる、メモリセル材料と、を含む、ことを特徴とする請求項1に記載のメモリアレイ。前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線とは逆の側の前記複数のワード線上に存在する、ことを特徴とする請求項4に記載のメモリアレイ。前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線と共通の側の前記複数のワード線上に存在する、ことを特徴とする請求項4に記載のメモリアレイ。第一の水平方向に沿って伸長する複数のグローバルビット線であって、前記複数のグローバルビット線は、第一の高度レベルにおける第一系列と、前記第一の高度レベルとは異なる第二の高度レベルにおける第二系列とを含み、前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線と互い違いに存在する、複数のグローバルビット線と、前記複数のグローバルビット線と垂直に伸長する複数の垂直ローカルビット線と、前記第一の水平方向とは垂直な第二の水平方向に沿って伸長する複数のワード線であって、前記複数のワード線は、複数の垂直列と複数の水平行とを含む二次元アレイに積層され、前記ワード線アレイの前記複数の垂直列は、二つ以上のワード線を含み、前記複数の垂直ローカルビット線は、複数の垂直ローカルビット線が、前記ワード線アレイの隣接する複数の垂直列の間に存在するように、前記ワード線アレイを通って伸長する、複数のワード線と、前記複数のワード線と前記複数の垂直ローカルビット線との直間のメモリセル材料であって、前記メモリセル材料は、ワード線/グローバルビット線の組み合わせによって一意的にアドレスされる複数のメモリセルを形成する、メモリセル材料と、を含む、ことを特徴とするメモリアレイ。前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線とは逆の側の前記複数のワード線上に存在する、ことを特徴とする請求項7に記載のメモリアレイ。前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線の真上に存在する、ことを特徴とする請求項8に記載のメモリアレイ。前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線の真上には存在しない、ことを特徴とする請求項8に記載のメモリアレイ。前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線と共通の側の前記複数のワード線上に存在する、ことを特徴とする請求項7に記載のメモリアレイ。前記メモリセル材料は、前記複数のワード線と前記複数の垂直ローカルビット線との直間のみの材料である、ことを特徴とする請求項7に記載のメモリアレイ。前記メモリセル材料は相変化材料である、ことを特徴とする請求項12に記載のメモリアレイ。複数の非線形アクセスデバイスは、前記メモリセル材料とともに、前記複数のワード線と前記複数のビット線との直間にある、ことを特徴とする請求項7に記載のメモリアレイ。複数のオボニック閾値スイッチは、前記メモリセル材料とともに、前記複数のワード線と前記複数のビット線との直間にある、ことを特徴とする請求項7に記載のメモリアレイ。複数の非線形アクセスデバイスは、前記複数のグローバルビット線と前記複数の垂直ローカルビット線との直間にある、ことを特徴とする請求項7に記載のメモリアレイ。複数のオボニック閾値スイッチは、前記複数のグローバルビット線と前記複数の垂直ローカルビット線との直間にある、ことを特徴とする請求項7に記載のメモリアレイ。複数のビット線コームであって、前記複数の個々のコームは、水平に伸長するグローバルビット線と、前記グローバルビット線に電気的に接続され、垂直に伸長する複数のビット線ピラーとを含み、前記複数のビット線コームは、第一系列および第二系列を含み、前記第二系列は、前記第一系列に対して垂直にオフセットされ、前記第一系列の前記複数のビット線コームは、前記第二系列の前記複数のビット線コームと互い違いになって、垂直に伸長する複数のビット線ピラーの千鳥状配列を形成し、前記水平に伸長する複数のグローバルビット線は、お互いに対して並行している、複数のビット線コームと、前記複数のグローバルビット線に直交して伸長する複数のワード線であって、前記複数のワード線は、複数の垂直列と複数の水平行とを含む二次元アレイに積層され、前記ワード線アレイの前記複数の垂直列は、二つ以上のワード線を含み、複数のビット線ピラーが前記ワード線アレイの隣接する複数の垂直列の間にあるように、前記複数のビット線ピラーは、前記ワード線アレイを通って伸長する、複数のワード線と、前記複数のワード線と前記複数のビット線ピラーとの直間のメモリセル材料であって、前記メモリセル材料は、ワード線/グローバルビット線の組み合わせによって一意的にアドレスされる複数のメモリセルを形成する、メモリセル材料と、を含む、ことを特徴とするメモリアレイ。前記第一系列の複数のビット線コームの前記複数の垂直ピラーは、前記複数のグローバルビット線から下方へ伸長し、前記第二系列の複数のビット線コームの前記複数の垂直ピラーは、前記複数のグローバルビット線から上方へ伸長する、ことを特徴とする請求項18に記載のメモリアレイ。前記第一系列の複数のビット線コームの個々の複数のグローバルビット線は、前記第二系列の複数のビット線コームの個々の複数のグローバルビット線の真上にある、ことを特徴とする請求項19に記載のメモリアレイ。前記第一系列の複数のビット線コームの個々の複数のグローバルビット線は、前記第二系列の複数のビット線コームの個々の複数のグローバルビット線の真上からオフセットされる、ことを特徴とする請求項19に記載のメモリアレイ。前記第一系列および第二系列の複数のビット線コームの前記複数の垂直ピラーは、前記複数のグローバルビット線から上方へ伸長する、ことを特徴とする請求項18に記載のメモリアレイ。前記複数のビット線コームの前記複数の垂直ピラーは、前記複数のグローバルビット線にオーム性接続される、ことを特徴とする請求項18に記載のメモリアレイ。前記複数のビット線コームの前記複数の垂直ピラーは、電圧の増加に対して非線形に応答する複数のアクセスデバイスを介して、前記複数のグローバルビット線に接続される、ことを特徴とする請求項18に記載のメモリアレイ。前記複数のビット線コームの前記複数の垂直ピラーは、複数のオボニック閾値スイッチを介して、前記複数のグローバルビット線に接続される、ことを特徴とする請求項18に記載のメモリアレイ。個々の垂直ピラーに関連付けられた複数のメモリセルの前記メモリセル材料は、前記垂直ピラーの表面に隣接していない、ことを特徴とする請求項18に記載のメモリアレイ。前記メモリセル材料は相変化材料である、ことを特徴とする請求項26に記載のメモリアレイ。個々の垂直ピラーに関連付けられた複数のメモリセルの前記メモリセル材料は、前記垂直ピラーの表面に隣接する、ことを特徴とする請求項18に記載のメモリアレイ。前記メモリセル材料は相変化材料である、ことを特徴とする請求項28に記載のメモリアレイ。幾つかの実施形態は、クロスポイントメモリセルが、従来のメモリアレイで達成されるよりも、さらに密接に充填される可能性のある新規のメモリアレイを含む。例示的な実施形態は、図4-図10に関連して記述される。例示的な実施形態のメモリアレイ100が、図4-図6に示される。図4の上面図は、メモリアレイ100が、第一の水平方向に沿って伸長する、複数のグローバルビット線110-118を含み、かつ、グローバルビット線と直交して伸長する複数のワード線120-125を含むことを示す。図5の断面側面図は、図4のワード線が、実際にはワード線積層の最上部の系列であることを示し、図5は、ワード線の二つの下方の系列を示す。系列のうちの一つの内のワード線は、ワード線120a―125aとラベルされ、他の系列におけるワード線は、ワード線120b-125bとラベルされる。したがって、図5の断面図においては、18本のワード線が示される。18本のワード線は、3つのワード線列および6つのワード線行を有する二次元ワード線アレイを形成する。二次元ワード線アレイは、異なる多様な二次元ワード線アレイのうちの一実施例である。このようなワード線アレイは、概して、アレイの各行における少なくとも二つのワード線と、アレイの各列における少なくとも二つのワード線とを有する。図4-図6は、垂直ビット線ピラー160-182が、グローバルビット線から上方に伸長することを示す。ビット線ピラーは、ワード線アレイを通って伸長し、かつ、このようなワード線アレイの隣接する列の間にある。ワード線、ビット線および垂直ビット線ピラーは、例えば、種々の金属、金属含有化合物および導電性を有するようにドープされた半導体材料のうちの一つ以上などの、電気的に導電性の材料を含む。メモリセル材料45ラベルされたうちの幾つかのみは、ワード線と垂直ビット線ピラーとの間に提供され、アクセスデバイス46ラベルされたうちの幾つかのみは、ワード線と垂直ビット線ピラーとの間に提供される。ワード線と垂直ビット線ピラーとの間に提供されるメモリセル材料およびアクセスデバイスは、メモリセル47ラベルされたうちの幾つかのみをともに形成する。図4-図6の例示的な実施形態のメモリセル材料45およびアクセスデバイス46は、背景技術で上述された、従来技術のメモリセル材料45およびアクセスデバイス46と同等であってもよい。メモリセル材料は、単一の均質な組成であるものとして示されているが、幾つかの用途においては、複数の個別の組成を含んでもよい。また、アクセスデバイスは、単一の均質な組成を含むものとして示されているが、アクセスデバイスは、多数の個別の組成を含んでもよいし、しばしば二つ以上の異なる材料を含む。さらには、単一のアクセスデバイスのみが各メモリセルに示されているが、個々のメモリセルに複数のアクセスデバイスが存在する可能性がある。また、メモリセル材料は、垂直ビット線ピラーに隣接して示され、アクセスデバイスはワード線に隣接して示されているが、メモリセル材料とアクセスデバイスの相対的な位置は、逆であってもよい。図6の断面図は、グローバルビット線110-118のうちの幾つかが、グローバルビット線のうちの他のものとは異なる高度レベルに形成されることを示す。特に、グローバルビット線は、ある高度レベルに形成されるビット線110、112、114、116および118を含む第一系列と、異なる高度レベルに形成されるビット線111、113、115および117を含む第二系列とを含む。第一系列のグローバルビット線は、図6に示されるように、第二系列のグローバルビット線と互い違いに存在する。動作においては、個々の各メモリセルは、グローバルビット線とワード線の組み合わせによって、一意的にアドレスされてもよい。例えば、グローバルビット線116とワード線121との間の電圧差は、ワード線121が垂直ビット線ピラー175を横切る交点に位置するメモリセルにアクセスするために使用されてもよい。このようなアクセスは、メモリセルを特定のデータ格納状態に置くことによって、メモリセルへと書き込みを行うために、かつ、メモリセルのデータ格納状態を確認することによってメモリセルからの読み出しを行うために、使用されてもよい。図5の二次元ワード線アレイ内のワード線は、複数の高度平面150-152に配置されるものとして考えられてもよい。したがって、図4の上面図は、ワード線アレイの最上部の高度平面152を示すものとして考えられてもよい。メモリアレイは、高度平面150-152を含むものとして考えられてもよく、メモリアレイの各メモリユニットは、このようなメモリユニットを含む高度平面に沿った面積を有するものと考えられてもよい。面積は、メモリアレイを形成するために使用される、最小フィーチャ寸法Fによって記述されてもよい。このような最小フィーチャ寸法は、メモリアレイが絶対的な最小寸法で作製される場合には、ビット線の幅、ワード線の幅、垂直ビット線ピラーの幅、ならびにビット線とワード線との間の空間の幅である。グローバルビット線用に複数の高度レベルの使用することによって、図4-図6の例示的な実施形態のメモリアレイのメモリユニットを、図1-図3で記述された従来技術のメモリアレイのメモリユニットよりも密接に充填することが可能になる。図4の上面図は、例示的な実施形態のメモリアレイのメモリユニットのうちの一つの周囲の長方形の周囲長を示す。このような周囲長は、寸法2Fの二側面と、寸法Fの二側面とを有する。したがって、メモリユニットは、約2F2の高度平面に沿った面積を有する。面積は、絶対的に2F2ではなく、約2F2であるものとして記述される。なぜなら、示された周囲長は、メモリセル材料45およびアクセスデバイス46が無視できる寸法であることを仮定しているからである。メモリセル材料45およびアクセスデバイス46は、ある物理的寸法を有するため、メモリユニットセルの平面面積は、2F2に近づくが、数学上の絶対的な意味において、2F2ではない。あるいは、メモリセルユニットの平面面積は、メモリセル材料とアクセスデバイスが無視される場合には、2F2であると考えられてもよい。言い換えると、ワード線、ビット線および各メモリセルユニットによって消費される空間に呼応して2F2であると考えられてもよい。図7は、図4-図6のメモリアレイに類似する、例示的な実施形態のメモリアレイの三次元図であり、読者がこのようなメモリアレイを想像することを支援しうる。図4-図6のコンポーネントをラベルするために使用されたものと同一の番号が、図7のコンポーネントをラベルするために使用される。ワード線120-125の位置は、矢印によって示されるが、ワード線は、図面を簡略化するために示されていない。図7の実施形態は、メモリセル材料45が図7の垂直ビット線ピラーに隣接し、図4-図6の実施形態においてはこのような垂直ピラーには隣接していないという点で、図4-図6の実施形態とは異なっている。したがって、図7は、図4-図6とは、わずかに異なる実施形態を示す。図7の実施形態は、垂直ビット線ピラーに隣接する材料を含むアクセスデバイス46をも示す。さらに他の実施形態においては、メモリセル材料は、垂直ピラーに隣接してもよいが、アクセスデバイスの材料は、このようなピラーに隣接していない。図4-図7の実施形態は、メモリアレイの個々のメモリセル47におけるメモリセル材料45に隣接するアクセスデバイス46を有する。したがって、各メモリセルユニットは、メモリセル材料とアクセスデバイスとを含む。他の実施形態においては、アクセスデバイスは、メモリセルユニットの寸法をさらに減少させるために、個々のメモリセルユニットから除去されてもよい。特に、アクセスデバイスは、個々のメモリセルユニットに配置されるのではなく、垂直ピラーとグローバルビット線との間の位置に配置されてもよい。したがって、図5の断面は、垂直ビット線ピラー170-172がグローバルビット線114にオーミックに接続オーム性接続される一実施形態を示す。他の実施形態においては、このような垂直ビット線ピラーは、電圧の増加に対して非線形に応答するアクセスデバイス例えば、オボニック閾値スイッチなどを通して、グローバルビット線へと接続されてもよい。図8は、図5の断面に類似する断面図を示すが、メモリアレイ100aがグローバルビット線114と垂直ビット線ピラー170-172との間に直接配置されるアクセスデバイス46を有する一実施形態を示す。図8の実施形態は、このようなメモリセルからアクセスデバイスを除去することによって、メモリセル47の寸法を都合よく減少させる。図8の実施形態においては、ワード線例えば、120-125と垂直ビット線ピラー例えば、170-172の間の材料のみが、メモリセル材料45である。図4-図7は、全てのグローバルビット線が、二次元ワード線アレイの同一側面上にある実施形態を示す特に、二次元アレイは、図5に示されたワード線120-125、120a-125aおよび120b-125bを含む。他の実施形態においては、グローバルビット線のうちの幾つかは、グローバルビット線のうちの他方に対して、ワード線アレイの逆側にあってもよい。図9は、グローバルビット線のうちの幾つかが、二次元ワード線アレイのうちのある側面にあり、グローバルビット線のうちの他方がワード線アレイの逆側にあるメモリアレイ200の三次元図を示す。図4-図7を記述するために上述されたものと同一の番号づけが、図9を記述するために使用される。ワード線120-125、120a-125aおよび120b-125bは、図面を簡略化するために、図9においては全ては示されていない。その代わりに、ワード線121、121a、121bのみが示され、ワード線120、122、123、124および125の位置は矢印で示される。図9の実施形態は、グローバルビット線のうちの他方とは異なる高度レベルに形成された幾つかのグローバルビット線110-118を有するものとして考えられてもよい。特に、グローバルビット線は、ある高度レベル特に、示された実施形態においてはワード線の下に形成されたビット線112、114および116を含む第一系列と、異なる高度レベル特に、示された実施形態においては、ワード線の上に形成された、ビット線111、113、115および117を含む第二系列とを含む。図9に示されるように、第一系列のグローバルビット線は、第二系列のグローバルビット線と互い違いに存在する。図9の実施形態においては、第一系列のグローバルビット線が、第二系列のグローバルビット線の真上にならないように、第一系列のグローバルビット線は、第二系列のグローバルビット線から、水平面上でオフセットされるずらされる。他の実施形態においては、メモリアレイ300に関連して図10に示されるように、第一系列のグローバルビット線は、第二系列のグローバルビット線の真上であってもよい。ワード線は、図面を簡略化するために、図10には示されていない。しかしながら、ワード線120-125の位置は矢印によって示される。図9および図10の実施形態は、図4-図6の実施形態と同様に、個々のメモリセルユニットの平面面積が、ワード線、ビット線ならびに個々のメモリセルユニットによって消費される空間に呼応して、2F2であるようなアレイを形成する。アクセスデバイスは、示された図9および図10の実施形態のメモリセルにおいて存在してもよいし、または、図8の実施形態と類似する他の実施形態においては、垂直ビット線ピラーとグローバルビット線との間に存在してもよい。グローバルビット線とそこに接触する垂直ピラーとの組み合わせは、コーム櫛に類似する構造を形成すると考えられてもよい。図4-図7の実施形態においては、このようなコームは、お互いに高度に対してオフセットされる、二つの系列内に存在するものと考えられ、ある系列は、グローバルビット線110、112、114、116および118を含み、他の系列は、グローバルビット線111、113、115および117を含む。両系列のコームは、お互いに対して並行し、同一の方向に伸長する垂直ピラーを全て有する。対称的に、図9および図10の実施形態においては、ある系列のコームは、上方に伸長する垂直ピラーを有し、他の系列のコームは、下方に伸長する垂直ピラーを有する。例えば、図10の実施形態は、第一系列のコーム内にグローバルビット線111、113、115および117を有し、第二系列のコーム内にグローバルビット線112、114、116および118を有する。第一系列は、グローバルビット線118ならびにそこに接触する垂直ピラー180、181および182によって例示され、第二系列は、グローバルビット線117ならびにそこに接触する垂直ピラー178および179の組み合わせによって例示される。第一系列のコームは、上方に伸長する垂直ピラーを有し、第二系列は下方に伸長する垂直ピラーを有する。本明細書で記述されたメモリアレイは、集積回路へと組み込まれてもよく、したがって、幾つかの用途における半導体基板によって支持されてもよい。メモリアレイは、任意の適切な処理によって形成されてもよい。図面における種々の実施形態の具体的な位置は、例示の目的のみのためのものであって、実施形態は、ある用途においては、示された位置から回転されてもよい。本明細書で提供された記述、およびそれに続く請求項は、構造が図面のうちで、具体的にどの位置にあるかどうか、もしくはその位置に対して回転されるかどうかに関わらず、種々のフィーチャ間の記述された関係を有する任意の構造に関連する。ある構成要素が層、領域もしくは基板として、別の構成要素に対して接触してagainstいるものとして言及される場合には、他の構成要素と直接接触する可能性があるか、または、介在構成要素が存在してもよい。対称的に、ある構成要素が、別の構成要素に対して直接接触してdirectlyagainstいると言及されるときには、介在構成要素は存在しない。ある構成要素が、別の構成要素に対して接続されるconnectedか、または結合されるcoupledものとして言及されるときには、他の構成要素に対して、直接接続されるもしくは結合されるか、または、介在構成要素が存在してもよい。対称的に、ある構成要素が別の構成要素に対して直接接続されるdirectlyconnectedか直接結合されるdirectlycoupledものとして言及される場合には、介在構成要素は存在しない。真上にdirectlyoverという用語は、構造の垂直配値を示すために使用され、ある構造が別の構造の上に存在することを単に示す用語上にoverとは区別される。したがって、第一の構造が第二の構造上にある場合には、第一の構造と第二の構造との間に存在する可能性のある任意の横方向の変位とは関係なく、第一の構造は、第二の構造上に存在する。第一の構造が第二の構造と垂直に配列される場合には、第一の構造は、第二の構造の真上にある。一つ以上の物体が、一組の構造の直間にdirectlybetween存在するものとして言及される場合には、直間にという用語は、一つ以上の物体が、二つの構造の間の間隙内に挟まれていることを示すものとして使用される。上述された実施形態は、例えば、コンピュータ、自動車、飛行機、時計、携帯電話などの電子システムにおいて使用されてもよい。