CPUとメモリとの間のデータ転送を実施するインターフェース回路であって、前記CPUから出力された要求アドレスと当該要求アドレスをインクリメントすることで生成されたアドレスとをリードアドレスとして出力するリードアドレス生成部と、前記メモリから読み出されたリードデータを正転して出力するかまたは反転して出力するかを示す反転情報が予め格納されており、前記リードアドレスに対応したリードデータの反転情報を出力する反転情報生成部と、前記反転情報生成部から出力された現在の反転情報と、一つ前の反転信号とに基づき反転信号を出力する演算回路と、前記演算回路から出力された反転信号に応じて、前記メモリから読み出されたリードデータを正転または反転して出力するデータ正転/反転部と、を備えるインターフェース回路。前記反転情報生成部は、n番目nは正の整数とするのリードアドレスに対応するリードデータからn1番目のリードアドレスに対応するリードデータに遷移する際に、遷移するビットの数がN/2Nは2以上の整数とするよりも大きい場合に前記n1番目のリードアドレスに対応するリードデータを反転して出力することを示す反転情報を格納する、請求項1に記載のインターフェース回路。前記データ正転/反転部は、n番目nは正の整数とするのリードアドレスに対応するリードデータが正転で出力され、且つn1番目のリードアドレスに対応する反転情報が正転である場合は、当該n1番目のリードアドレスに対応するリードデータを正転で出力し、n番目nは正の整数とするのリードアドレスに対応するリードデータが正転で出力され、且つn1番目のリードアドレスに対応する反転情報が反転である場合は、当該n1番目のリードアドレスに対応するリードデータを反転して出力する、請求項1または2に記載のインターフェース回路。前記データ正転/反転部は、n番目nは正の整数とするのリードアドレスに対応するリードデータが反転で出力され、且つn1番目のリードアドレスに対応する反転情報が正転である場合は、当該n1番目のリードアドレスに対応するリードデータを反転で出力し、n番目nは正の整数とするのリードアドレスに対応するリードデータが反転で出力され、且つn1番目のリードアドレスに対応する反転情報が反転である場合は、当該n1番目のリードアドレスに対応するリードデータを正転して出力する、請求項1乃至3のいずれか一項に記載のインターフェース回路。前記反転情報生成部は、前記リードアドレスがジャンプアドレスか否かを示すジャンプアドレス判定情報と、当該ジャンプアドレスに対応したリードデータを正転して出力するかまたは反転して出力するかを示す反転情報とを予め格納しており、前記データ正転/反転部は、前記リードアドレスがジャンプアドレスである場合、前記演算回路から出力された反転信号に応じて、前記メモリから読み出されたリードデータを正転または反転して出力する、請求項1乃至4のいずれか一項に記載のインターフェース回路。前記インターフェース回路は状態遷移判定部を更に備え、前記状態遷移判定部は、前記リードアドレスがジャンプアドレスではない場合、現在のリードデータと一つ前に出力されたリードデータとを比較し、前記現在のリードデータにおける遷移するビットの数がN/2Nは2以上の整数とするよりも大きい場合に前記現在のリードデータを反転して出力する、請求項5に記載のインターフェース回路。前記状態遷移判定部は、前記リードアドレスがジャンプアドレスではない場合、現在のリードデータと一つ前に出力されたリードデータとを比較し、前記現在のリードデータにおける遷移するビットの数がN/2Nは2以上の整数とする以下である場合に前記現在のリードデータを反転しないで出力する、請求項6に記載のインターフェース回路。前記インターフェース回路は更に、前記反転情報生成部から出力された前記ジャンプアドレス判定情報に応じて制御信号を出力する制御信号生成部と、前記制御信号に応じて、前記データ正転/反転部から出力されたリードデータおよび前記状態遷移判定部から出力されたリードデータのいずれかを選択する第1のセレクタと、前記制御信号に応じて、前記演算回路から出力された前記反転信号および前記状態遷移判定部から出力された反転信号のいずれかを選択する第2のセレクタと、を備える請求項6または7に記載のインターフェース回路。前記インターフェース回路は更に、前記リードアドレス生成部から出力された一つ前のリードアドレスを保持するリードアドレス保持回路を備え、前記反転情報生成部は、前記リードアドレス保持回路に保持されている前記一つ前のリードアドレスと前記リードアドレス生成部から出力された現在のリードアドレスとに基づき前記現在のリードアドレスに対応したリードデータの反転情報を出力する、請求項1乃至8のいずれか一項に記載のインターフェース回路。前記演算回路は排他的論理和演算が可能な論理回路である、請求項1乃至9のいずれか一項に記載のインターフェース回路。CPUとメモリとの間におけるデータ転送方法であって、前記CPUから出力された要求アドレスと当該要求アドレスをインクリメントすることで生成されたアドレスとをリードアドレスとして出力し、前記メモリから読み出されたリードデータを正転して出力するかまたは反転して出力するかを示す反転情報のうち、前記リードアドレスに対応したリードデータの反転情報を出力し、前記反転情報と一つ前の反転信号とに基づき反転信号を生成し、前記生成された反転信号に応じて前記メモリから読み出されたリードデータを正転または反転して出力する、データ転送方法。前記反転情報は、n番目nは正の整数とするのリードアドレスに対応するリードデータからn1番目のリードアドレスに対応するリードデータに遷移する際に、遷移するビットの数がN/2Nは2以上の整数とするよりも大きい場合に前記n1番目のリードアドレスに対応するリードデータを反転して出力することを示す反転情報である、請求項11に記載のデータ転送方法。前記リードアドレスがジャンプアドレスか否かを示すジャンプアドレス判定情報と、当該ジャンプアドレスに対応したリードデータを正転して出力するかまたは反転して出力するかを示す反転情報とを予め格納し、前記リードアドレスがジャンプアドレスである場合、前記反転信号に応じて前記メモリから読み出されたリードデータを正転または反転して出力する、請求項11または12に記載のデータ転送方法。前記リードアドレスがジャンプアドレスではない場合、現在のリードデータと一つ前に出力されたリードデータとを比較し、前記現在のリードデータにおける遷移するビットの数がN/2Nは2以上の整数とするよりも大きい場合に前記現在のリードデータを反転して出力する、請求項13に記載のデータ転送方法。前記リードアドレスがジャンプアドレスではない場合、現在のリードデータと一つ前に出力されたリードデータとを比較し、前記現在のリードデータにおける遷移するビットの数がN/2Nは2以上の整数とする以下である場合に前記現在のリードデータを反転しないで出力する、請求項14に記載のデータ転送方法。前記一つ前のリードアドレスと前記現在のリードアドレスとに基づき前記現在のリードアドレスに対応したリードデータの反転情報を出力する、請求項11乃至15のいずれか一項に記載のデータ転送方法。CPUとメモリとの間でデータ転送を行う際に、メモリまでの配線長が長いとデータリードに要する遅延が大きくなり、スループットが低下するという問題がある。この問題を解決する技術として、CPUからの要求アドレスに対して連続するアドレスを先読みアドレスとして生成し、先読みアドレスに対応するデータを先読みデータとして格納する回路をCPU近傍に配置する技術がある。この技術により、CPUからの要求アドレスに対する応答データのスループットを向上させることができる以降、先読みデータ格納技術ともいう。図15は、先読みデータ格納技術を説明するためのブロック図である。図15に示すように、CPU101は要求アドレスおよび要求アドレスの出力を知らせるリクエスト信号106以下、要求アドレスリクエスト信号106とも記載するをアクセス制御部103に出力する。アクセス制御部103は、送信アドレスインクリメント信号107をリードアドレス生成部104に出力する。リードアドレス生成部104は、要求アドレスを含むリードアドレス108つまり、要求アドレスと要求アドレスをインクリメントしたアドレスをメモリ102に出力する。メモリ102は、リードアドレス108により読み出されたリードデータ109をフリップフロップ回路以下、FF回路とも記載する105に出力する。FF回路105はリードデータを送信データ110としてアクセス制御部103に出力する。アクセス制御部103は、FF回路105から送られる送信データ110を順次格納する。すなわち、アクセス制御部103には先読みデータが格納される。そして、アクセス制御部103はCPUの要求アドレスに対応したリードデータ応答データおよび応答データの出力を知らせる応答信号111以下、応答データ応答信号111とも記載するをCPU101に出力する。図16は、背景技術で説明したデータ反転方式特許文献1参照と、図15に示した先読みデータ格納技術とを組み合わせた技術を説明するためのブロック図であり、CPUとメモリとの間のデータ転送を実施するインターフェース回路を示している。また、図17は、図16に示したインターフェース回路の動作を示すフローチャートである。図16、図17に示すように、CPU101は要求アドレスリクエスト信号131をアクセス制御部121に出力するステップS101。アクセス制御部121は、送信アドレスインクリメント信号132をリードアドレス生成部122に出力するステップS102。リードアドレス生成部122は、要求アドレスを含むリードアドレス133つまり、要求アドレスと要求アドレスをインクリメントしたアドレスをメモリ102に出力するステップS103。メモリ102は、リードアドレス133により読み出されたリードデータ134をFF回路123に出力するステップS104。FF回路123はリードデータ135を状態遷移判定部124に出力する。状態遷移判定部124は、現在のリードデータ135と一つ前に出力された送信データ正転/反転後のリードデータ136とを比較しステップS105、現在のリードデータ135における遷移するビットの数がN/2Nは2以上の整数とするよりも大きいか否か判断するステップS106。状態遷移判定部124は、現在のリードデータ135における遷移するビットの数がN/2よりも大きくない場合つまり、N/2以下の場合、現在のリードデータ135を反転しないつまり、正転の状態でリードデータ137をFF回路125に出力するステップS107。このとき、状態遷移判定部124は、反転信号138として現在のリードデータ135を反転しないことを示す信号0をFF回路126に出力する。一方、状態遷移判定部124は、現在のリードデータ135における遷移するビットの数がN/2よりも大きい場合、現在のリードデータ135を反転したリードデータ137をFF回路125に出力するステップS108。このとき、状態遷移判定部124は、反転信号138として現在のリードデータ135を反転したことを示す信号1をFF回路126に出力する。FF回路125は、送信データ136を状態遷移判定部124およびアクセス制御部121に出力する。また、FF回路126は、反転信号139をアクセス制御部121に出力する。アクセス制御部121は、FF回路125から送られる送信データ136および当該送信データに対応する反転信号139を格納するステップS109。すなわち、アクセス制御部121には、先読みデータ先読みアドレスに対応したリードデータとして送信データ136が格納される。このとき、アクセス制御部121は、反転信号139が1であれば送信データ136を反転して管理し、反転信号139が0であれば送信データ136を反転せずに管理する。その後、ステップS103~S109の動作を繰り返す。つまり、リードアドレス生成部122においてリードアドレス133をインクリメントすることで生成し、このリードアドレス133に対応する送信データリードデータ136および当該送信データに対応する反転信号139を順次格納する。そして、アクセス制御部121はCPUの要求アドレスに対応したリードデータ応答データおよび応答データの出力を知らせる応答信号140をCPU101に出力するステップS110。ここで、状態遷移判定部124は、同期回路ではなく組み合わせ回路で構成されるものとし図17のフローを実現する回路構成である、状態遷移判定部124の入力から出力までの遅延は1クロックの遅延に収まるものとして、その前後にFF回路123、125、126を配置する。また、図16において、応答データ140は要求アドレス131に等しいアドレスによってメモリ102から読み出されたデータであって、CPU101から要求アドレスリクエスト信号131が出力されないかぎりは、アクセス制御部121からは応答データ応答信号140が出力されることはないものとする。また、CPU101から要求アドレスリクエスト信号131が出力された後では、アクセス制御部121から応答データ応答信号140が出力されることがないかぎりは、CPU101からは次の要求アドレスリクエスト信号131が出力されることはないものとする。図18は、CPU101から出力された要求アドレスとそれに対応する応答データを示す表である。図19は、リードアドレス133、送信データ正転/反転後のリードデータ136、および反転信号139を示す表である。要求アドレス131の一つのアドレス値であるアドレスAに対応するリードデータをAと表わすものとする。新しいリードデータがAである場合、一つ前のリードデータと状態遷移の判定を行い図17のステップS106、正転/反転の処理ステップS107、S108を行ったリードデータつまり、送信データをAと表わすものとする。このときの正転/反転の有無を示す反転信号をaと表わすものとする。リードアドレスAに対して、1ずつインクリメントされるリードアドレスをリードアドレスA1、A2と表記し、これらのリードアドレスをシーケンシャルアドレスと称す。アクセス制御部121とリードアドレス生成部122は、要求アドレスに対して、5までのシーケンシャルアドレスを生成するものとする。リセット直後あるいは前の要求アドレスから5よりも離れている要求アドレスの場合、要求アドレスAに対してA1、A2、A3、A4、A5のシーケンシャルアドレスを先読みアドレスとして発生する。そして、これらのアドレスA、A1、A2、A3、A4、A5をリードアドレス133としてメモリ102に出力する。メモリ102からは、リードアドレスに対応するデータA、A1、A2、A3、A4、A5がリードデータ134として出力される。アクセス制御部121は、要求アドレスAに対する送信データAおよび反転信号aが入力されると、データ取得後直ちにCPU101に応答データAを出力する。また、送信データ136であるA1、A2、A3、A4、A5、および反転信号139であるa1、a2、a3、a4、a5に基づいて、先読みデータA1、A2、A3、A4、A5を格納する。CPU101からの要求アドレス131が、格納してある先読みデータのアドレスに一致した場合には、直ちにアドレスに対応した先読みデータを出力する。上記の動作を図20のタイミングチャートに示す。また、図21のタイミングチャートに示すように、アクセス制御部121が要求アドレスAに対して応答データAを返した後の次の要求アドレスがA1であった場合、アクセス制御部121は格納してあった先読みデータA1を応答データとして直ちに出力する。そして、要求アドレスA1に対して5までのシーケンシャルアドレスを満たすべく、先読みアドレスA6のデータリードを発生させる。要求アドレスA1に対して応答データA1を返し、次の要求アドレスがA5であった場合、アクセス制御部121は格納してあった先読みデータA5を応答データとして直ちに出力する。そして、要求アドレスA5に対して5までのシーケンシャルアドレスを満たすべく先読みアドレスを生成させる。しかし、A6はすでに先読みアドレスを生成させてあるので、先読みアドレスA7、A8、A9、A10のデータリードを発生させる。このように、要求アドレスに対して5以内のアドレスを先読みアドレスとし、当該先読みアドレスに対応する先読みデータをアクセス制御部121に格納しておくことでCPU101に対する応答のスループットを向上させることが出来る。ここで、要求アドレスに対して5までの先読みアドレスを生成させる例において、前の要求アドレスから先読みアドレス範囲である5よりも離れた要求アドレスはジャンプアドレスと呼ぶものとする。5を超える要求アドレスであるジャンプアドレスに関しては新たにメモリ102からデータをリードしなくてはならず、スループットの向上の効果が得られない。なお、図20、図21に示すタイミングチャートは、図16に示したインターフェース回路のメインクロックの動作を時間経過として横軸に示し、インターフェース回路内の各信号を縦に並べてクロックに同期した信号変化を示したものである。また、図20、図21に示すタイミングチャートは、CPU101から要求アドレス131が出力されてから、CPU101に応答データ140が入力されるまでの動作を示している。ここで、アクセス制御部121に要求アドレス131が入力されてから送信アドレスインクリメント信号132が出力されるまでに、1クロックを要するものとする。リードアドレス生成部122に送信アドレスインクリメント信号132が入力されてからリードアドレス133が出力されるまでに、1クロックを要するものとする。メモリ102にリードアドレス133が入力されてからリードデータ134が出力されるまでに半クロックを要するものとし、クロックの立下りに同期して動作するものとする。FF回路123、125、126はクロックの立ち上がりに同期して動作するものとする。アクセス制御部121に送信データ136および反転信号139が入力されてから応答アドレス140が出力されるまでに、1クロックを要するものとする。CPU101から要求アドレス131が出力され、それに対する応答データ140が出力され、次の要求アドレス131をCPU101が出力するまで、3クロックを要するものとする。次に、本発明の課題について説明する。上記で説明した技術では、CPU101からの要求アドレスが、初回の要求アドレスとして初めて出力された場合や、アクセス制御部121に格納された先読みデータの先読みアドレスと一致しない要求アドレスが入力された場合、メモリ102から新規にデータを読み出してCPU101にデータを出力する必要がある。この場合は、CPU101へのデータ出力のスループットが最も遅くなるワーストパスを構成することになり、メモリ101からの読み出しデータ幅が大きい場合にはデータ送信におけるデータ出力のスループットが悪化するという問題がある。以下で具体的に説明する。図17のステップS105~S108において、リードデータの各ビットと、前の出力済みのリードデータの各ビットをそれぞれ比較し、互いに対応するビットどうしで状態遷移があるかどうかを判定している。そして、状態遷移のあるビット位置の数がデータビット数の半数を超えている否かで、リードデータを正転して出力するか、反転して出力するかを決定しているステップS106~S108。これにより、反転信号138の状態も決定される。このステップS105~S108を回路として実現する場合、リードデータと前の出力済みのリードデータとの間で、互いに対応するビットどうしを入力としたXOReXclusiveOR:排他的論理和演算を行う必要がある。そして、XOR演算出力を加算し、加算結果がデータビット数の半数を超えるか判定をすることで、状態遷移のあるビット位置の数がデータビット数の半数を超えるか否かを調べることができる。XOR演算出力の加算においては、3つあるいは2つの演算出力を加算して2ビットの加算結果とし、加算結果の2ビットを2ビット2ビットの加算器に入力して3ビットの加算結果とし、加算結果の3ビットを3ビット3ビットの加算器に入力して4ビットの加算結果とするように、順次加算を行って加算のビット数を上げて行く。そして、最終の加算結果がデータビット数の半数を超えるか否かを判定する。データ幅が8ビットである場合は、11111111のように1ビット1ビット、2ビット2ビット、3ビット3ビットとなり、3段の加算器で4ビットの加算結果を得る。しかし、例えばデータ幅が192ビットである場合には、1ビット1ビット1ビット、2ビット2ビット、、7ビット7ビットとなり、7段の加算器で8ビットの加算結果を得る。データ幅が128ビットの場合でも1ビット1ビット、2ビット2ビット、、7ビット7ビットとなり、7段の加算器で8ビットの加算結果を得る。このように、データ幅が大きい場合には加算器の段数が大きくなり、演算入力から演算出力までのゲート段数が大きくなるため回路遅延も大きくなる。また、同期回路において組み合わせ回路部分の遅延がクロック周期に収まらない場合、回路を分断してクロック周期内の遅延部分ごとにFF回路を配置することになり、クロック単位で遅延が悪化し、スループットが悪化する。即ち、リードデータの各ビットと、前の出力済みのリードデータの各ビットをそれぞれ比較し、互いに対応するビットどうしで状態遷移があるかどうかを判定する回路を実装する場合、データ幅が大きいと回路遅延が悪化し、スループットが悪化するという問題がある。図16に示したインターフェース回路において、図17のステップS105~S108を実現する回路が状態遷移判定部124である。図16に示したインターフェース回路では、状態遷移判定部124にリードデータが入力されてから正転/反転後のリードデータを出力するまでの遅延を1クロック以内に収まることを前提として、状態遷移判定部124の前後にFF回路123、125、126を配置している。しかしながら、もし状態遷移判定部124における遅延が1クロック以内に収まらない場合、状態遷移判定部124を分断して更にFF回路を配置する必要があり、FF回路の段数が増加し、スループットが更に悪化する。本発明にかかるインターフェース回路は、CPUとメモリとの間のデータ転送を実施するインターフェース回路であって、前記CPUから出力された要求アドレスと当該要求アドレスをインクリメントすることで生成されたアドレスとをリードアドレスとして出力するリードアドレス生成部と、前記メモリから読み出されたリードデータを正転して出力するかまたは反転して出力するかを示す反転情報が予め格納されており、前記リードアドレスに対応したリードデータの反転情報を出力する反転情報生成部と、前記反転情報生成部から出力された現在の反転情報と一つ前の反転信号と、に基づき反転信号を出力する演算回路と、前記演算回路から出力された反転信号に応じて、前記メモリから読み出されたリードデータを正転または反転して出力するデータ正転/反転部と、を備える。本発明にかかるインターフェース回路では、メモリから読み出されたリードデータを正転して出力するかまたは反転して出力するかを示す反転情報が予め格納された反転情報生成部と、反転情報生成部から出力された現在の反転情報と一つ前の反転信号とに基づき反転信号を出力する演算回路と、演算回路から出力された演算結果に応じて、メモリから読み出されたリードデータを正転または反転して出力するデータ正転/反転部と、を設けている。このようにメモリと並列して反転情報生成部を設けることで、メモリからリードデータが出力されることを待つことなく、つまり、メモリからリードデータが出力されるタイミングと同じタイミングでリードデータの反転情報を取得することができる。よって、データ正転/反転部においてリードデータを直ちに正転/反転させて送信データとして出力することができるので、CPUとメモリとの間のデータ転送のスループットを向上させることができる。本発明にかかるデータ転送方法は、CPUとメモリとの間におけるデータ転送方法であって、前記CPUから出力された要求アドレスと当該要求アドレスをインクリメントすることで生成されたアドレスとをリードアドレスとして出力し、前記メモリから読み出されたリードデータを正転して出力するかまたは反転して出力するかを示す反転情報のうち、前記リードアドレスに対応したリードデータの反転情報を出力し、前記反転情報と一つ前の反転信号とに基づき反転信号を生成し、前記生成された反転信号に応じて前記メモリから読み出されたリードデータを正転または反転して出力する。本発明にかかるデータ転送方法では、メモリからリードデータが出力されることを待つことなく、つまり、メモリからリードデータが出力されるタイミングと同じタイミングでリードデータの反転情報を取得することができる。よって、リードデータを直ちに正転/反転させて送信データとして出力することができるので、CPUとメモリとの間のデータ転送のスループットを向上させることができる。本発明により、CPUとメモリとの間のデータ転送のスループットを向上させることが可能なインターフェース回路およびデータ転送方法を提供することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は本実施の形態にかかるインターフェース回路を説明するためのブロック図である。本実施の形態にかかるインターフェース回路3は、CPU1とメモリ2との間に設けられており、CPU1とメモリ2との間のデータ転送を実施する回路である。なお、インターフェース回路3の各構成要素にはクロック信号が供給されており、各構成要素はこのクロック信号と同期して動作する。インターフェース回路3は、アクセス制御部11、リードアドレス生成部12、反転情報生成部13、XOR回路演算回路14、データ正転/反転部15、およびFF回路16、17を有する。アクセス制御部11は、CPU1から出力された要求アドレスおよび要求アドレスの出力を知らせるリクエスト信号50以下、要求アドレスリクエスト信号50とも記載するを入力し、送信アドレスインクリメント信号51をリードアドレス生成部12に出力する。また、アクセス制御部11は、FF回路16から出力された送信データ正転/反転後のリードデータ58およびFF回路17から出力された反転信号55を入力し、送信データ58および当該送信データに対応する反転信号55を順次格納する。すなわち、アクセス制御部11には、先読みデータとして送信データ58が格納される。このとき、アクセス制御部11は、反転信号55が1であれば送信データ58を反転したデータとして管理し、反転信号55が0であれば送信データ58を正転したデータとしてつまり、反転せずに管理する。そして、アクセス制御部11はCPU1の要求アドレスに対応したリードデータ応答データおよび応答データの出力を知らせる応答信号59以下、応答データ応答信号59とも記載するをCPU1に出力する。リードアドレス生成部12は、アクセス制御部11から出力された送信アドレスインクリメント信号51を入力し、要求アドレスを含むリードアドレス52つまり、要求アドレスと要求アドレスをインクリメントしたアドレスを、メモリ2および反転情報生成部13に出力する。反転情報生成部13には、メモリ2から読み出されたリードデータ54を正転して出力するかまたは反転して出力するかを示す反転情報が予め格納されている。そして、リードアドレス52に対応したリードデータの反転情報53をXOR回路14に出力する。この反転情報を用いることで、n番目nは正の整数とするのリードアドレスに対応するリードデータからn1番目のリードアドレスに対応するリードデータに遷移する際に、遷移するビットの数がN/2Nは2以上の整数とするよりも大きい場合に、n1番目のリードアドレスに対応するリードデータを反転して出力することを示すことができる。反転情報は、例えば図18、図19に示したリードアドレスおよびリードデータにおいて、現在のリードデータと一つ前のリードデータとを比較し、現在のリードデータにおける遷移するビットの数がN/2Nは2以上の整数とするよりも大きいか否かをシミュレーションすることで予め作成することができる。図4は、本実施の形態にかかるインターフェース回路3における、リードアドレス52、リードデータ54、および反転情報53を示す表である。図4では、CPU1から出力された要求アドレス50とそれに対応する応答データ59が返された場合のリードアドレス52、リードデータ54、および反転情報53を示している。ここで、リードアドレスA、A1に対してメモリ2が出力するリードデータ54をA、A1と、反転情報生成部13が出力する反転情報53をa、a1と表す。反転情報生成部13は、例えば図4に示すようなリードアドレスと反転情報とを対応づけたテーブルを備えており、このテーブルを用いることでリードアドレス52に対応する反転情報を出力することができる。XOR回路14は、反転情報生成部13から出力された現在の反転情報53と、一つ前の反転信号55とのXOR演算を実施し、当該演算結果56以下では、反転信号56と記載する場合もあるをデータ正転/反転部15およびFF回路17に出力する。データ正転/反転部15は、XOR回路14から出力された演算結果56に応じて、メモリ2から読み出されたリードデータ54を正転または反転してFF回路16に出力する。具体的には、データ正転/反転部15は、n番目nは正の整数とするのリードアドレスに対応するリードデータが正転で出力され、且つn1番目のリードアドレスに対応する反転情報が正転である場合は、当該n1番目のリードアドレスに対応するリードデータを正転で出力する。また、n番目nは正の整数とするのリードアドレスに対応するリードデータが正転で出力され、且つn1番目のリードアドレスに対応する反転情報が反転である場合は、当該n1番目のリードアドレスに対応するリードデータを反転して出力する。同様に、データ正転/反転部15は、n番目nは正の整数とするのリードアドレスに対応するリードデータが反転で出力され、且つn1番目のリードアドレスに対応する反転情報が正転である場合は、当該n1番目のリードアドレスに対応するリードデータを反転で出力する。また、n番目nは正の整数とするのリードアドレスに対応するリードデータが反転で出力され、且つn1番目のリードアドレスに対応する反転情報が反転である場合は、当該n1番目のリードアドレスに対応するリードデータを正転して出力する。FF回路16は、データ正転/反転部15から出力された送信データ正転/反転後のリードデータ57をアクセス制御部11に出力する。FF回路17は、XOR回路14から出力された演算結果56を反転信号55としてアクセス制御部11およびXOR回路14に出力する。ここで、XOR回路14に出力される反転信号55は一つ前の反転信号に対応する。次に、本実施の形態にかかるインターフェース回路の動作について説明する。図2は、本実施の形態にかかるインターフェース回路の動作を説明するためのフローチャートである。以下の説明では、リードアドレス、リードデータ、および反転情報が図3に示すような値である場合を例として説明する。なお、本実施の形態にかかるインターフェース回路では、例えばリードデータを正転して出力することを示す反転情報を0、リードデータを反転して出力することを示す反転情報を1とする。まず、CPU1が要求アドレスAおよびリクエスト信号50をアクセス制御部11に出力するステップS10。次に、アクセス制御部11が送信アドレスインクリメント信号51をリードアドレス生成部12に出力するステップS11。その後、リードアドレス生成部12は、要求アドレスAと当該要求アドレスAをインクリメントしたアドレスA1、A2、A3、A4、およびA5をリードアドレス52として、反転情報生成部13およびメモリ2に順次出力するステップS12。なお、本実施の形態では、リードアドレス生成部12はリードアドレスとして6つのアドレスつまり、要求アドレスA1つインクリメントして作成したアドレス5つを出力しているが、リードアドレス生成部12が出力するリードアドレスの数は任意に設定することができる。メモリ2は、リードアドレス生成部12から出力されたリードアドレス52Aに対応するリードデータ5400000000をデータ正転/反転部15に出力するステップS13。また、反転情報生成部13はリードアドレス生成部12から出力されたリードアドレス52Aに対応する反転情報530をXOR回路14に出力するステップS14。XOR回路14は、反転情報生成部13から出力された現在の反転情報530と、一つ前の反転信号55とのXOR演算を実施し、当該演算結果56をデータ正転/反転部15およびFF回路17に出力するステップS15、S16。なお、リードアドレスAは初期のリードアドレスであるので、XOR回路14は正転を示す反転信号560をデータ正転/反転部15およびFF回路17に出力する。データ正転/反転部15は、反転信号56が0であるので送信データ57として正転したデータそのままのデータ00000000をFF回路16に出力するステップS17。アクセス制御部11は、FF回路16から出力された送信データ5800000000およびFF回路17から出力された反転信号550を入力し、送信データ5800000000および当該送信データに対応する反転信号550を格納する。このとき、アクセス制御部11は、反転信号55が0であるので送信データ58を反転せずに管理する。そして、アクセス制御部11はCPU1の要求アドレスAに対応した応答データ00000000および応答データの出力を知らせる応答信号59をCPU1に出力するステップS19。このとき、リードアドレス生成部12からは順次リードアドレスが出力されており、ステップS12~S19が繰り返されている。すなわち、リードアドレス生成部12は、リードアドレス52Aを出力した後、リードアドレス52A1を出力するステップS12。メモリ2は、リードアドレス生成部12から出力されたリードアドレス52A1に対応するリードデータ5411111111をデータ正転/反転部15に出力するステップS13。また、反転情報生成部13はリードアドレス生成部12から出力されたリードアドレス52A1に対応する反転情報531をXOR回路14に出力するステップS14。XOR回路14は、反転情報生成部13から出力された現在の反転情報531と、一つ前の反転信号550とのXOR演算を実施し、当該演算結果56をデータ正転/反転部15およびFF回路17に出力するステップS15、S16。このとき、反転情報生成部13から出力された現在の反転情報53は1であり、一つ前の反転信号55は0であるので、XOR回路14は反転信号56として1を出力する。データ正転/反転部15は、反転信号56が1であるので送信データ57として11111111を反転したデータである00000000をFF回路16に出力するステップS17。アクセス制御部11は、FF回路16から出力された送信データ5800000000およびFF回路17から出力された反転信号551を入力し、送信データ5800000000および当該送信データに対応する反転信号551を格納する。このとき、アクセス制御部11は、反転信号55が1であるので送信データ58を反転して管理する。同様に、リードアドレス生成部12は、リードアドレス52A1を出力した後、リードアドレス52A2を出力するステップS12。メモリ2は、リードアドレス生成部12から出力されたリードアドレス52A2に対応するリードデータ5410001000をデータ正転/反転部15に出力するステップS13。また、反転情報生成部13はリードアドレス生成部12から出力されたリードアドレス52A2に対応する反転情報531をXOR回路14に出力するステップS14。XOR回路14は、反転情報生成部13から出力された現在の反転情報531と、一つ前の反転信号551とのXOR演算を実施し、当該演算結果56をデータ正転/反転部15およびFF回路17に出力するステップS15、S16。このとき、反転情報生成部13から出力された現在の反転情報53は1であり、一つ前の反転信号55は1であるので、XOR回路14は反転信号56として0を出力する。データ正転/反転部15は、反転信号56が0であるので送信データ57として10001000を正転したデータ10001000をFF回路16に出力するステップS17。アクセス制御部11は、FF回路16から出力された送信データ5810001000およびFF回路17から出力された反転信号550を入力し、送信データ5810001000および当該送信データに対応する反転信号550を格納する。このとき、アクセス制御部11は、反転信号55が0であるので送信データ58を反転せずに管理する。以降、リードアドレス生成部12から出力されたリードアドレス52A3、A4、A5についても同様である。次に、本実施の形態にかかるインターフェース回路の動作について、図5に示すタイミングチャートを用いて説明する。T1のタイミングで、CPU1からアクセス制御部11に要求アドレス50としてAが出力される。T2のタイミングで、アクセス制御部11はリードアドレス生成部12に送信アドレス51としてAを出力する。T3のタイミングで、アクセス制御部11はリードアドレス生成部12にインクリメント信号51を出力する。また、T3のタイミングで、リードアドレス生成部12は反転情報生成部13およびメモリ2に、リードアドレス52としてAを出力する。その後、T4のタイミングで、メモリ2からデータ正転/反転部15にリードデータ54としてAが出力され、反転情報生成部13からXOR回路14に反転情報53としてaが出力される。T6のタイミングで、FF回路16から送信データ58としてAが、FF回路17から反転信号55としてaがそれぞれ出力される。ここで、Aは、リードアドレスAに対応する、正転/反転の処理ステップS15~S18を行った後のリードデータ送信データである。そして、T7のタイミングで、アクセス制御部11からCPU1に応答データ59としてAが出力される。このとき、T5のタイミングにおいて、リードアドレス生成部12からリードアドレスA1が送信され、図2のステップS12からステップS18の動作がFF回路16、17の動作と並行して繰り返される。以降の動作についても同様である。図16に示したインターフェース回路では、状態遷移判定部124を設けているため、CPUとメモリとの間のデータ転送のスループットを向上することができないという問題があった。これに対して本実施の形態にかかるインターフェース回路では、図16に示した状態遷移判定部124を用いるのではなく、メモリ2から読み出されたリードデータ54を正転して出力するかまたは反転して出力するかを示す反転情報53が予め格納された反転情報生成部13と、反転情報生成部13から出力された現在の反転情報53と、一つ前の反転信号55とに基づき新たに反転信号55を出力する演算回路14と、演算回路14から出力された演算結果56に応じて、メモリ2から読み出されたリードデータ54を正転または反転して出力するデータ正転/反転部15と、を設けている。本実施の形態にかかるインターフェース回路では、このようにメモリ2と並列して反転情報生成部13を設けることで、メモリ2からリードデータ54が出力されることを待つことなく、つまり、メモリ2からリードデータ54が出力されるタイミングと同じタイミングでリードデータ54の反転情報53を取得することができる図5のT4参照。よって、データ正転/反転部15においてリードデータ54を直ちに正転/反転させて送信データ58として出力することができる。したがって、本実施の形態にかかるインターフェース回路により、CPUとメモリとの間のデータ転送のスループットを向上させることができる。また、図16に示したインターフェース回路では、状態遷移判定部124の手前にFF回路123を設ける必要があったため、インターフェース回路のスループットが悪化するという問題があった。つまり、図16に示したインターフェース回路を用いた場合は、本実施の形態にかかるインターフェース回路を用いた場合と比べて、CPUとの応答の度に1クロックずつ遅延するという問題があった。これに対して本実施の形態にかかるインターフェース回路では、メモリ2とデータ正転/反転部15との間にFF回路を設ける必要がないので、図16に示すインターフェース回路と比べて、1クロック分スループットを向上させることができる。すなわち、図20に示したタイミングチャートでは、CPU101が要求アドレス131を出力した後、CPU101に応答データ140が入力されるまでに、5クロック必要であった。これに対して本実施の形態にかかるインターフェース回路では、図5に示すようにCPU1が要求アドレス50を出力した後、CPU1に応答データ59が入力されるまでに、4クロック必要であり、図16に示したインターフェース回路と比べて1クロック分スループットを向上させることができる。以上で説明したように、本実施の形態にかかる発明によりCPUとメモリとの間のデータ転送のスループットを向上させることが可能なインターフェース回路およびデータ転送方法を提供することができる。実施の形態2次に、本発明の実施の形態2について説明する。図6は本発明の実施の形態2にかかるインターフェース回路を説明するためのブロック図である。本実施の形態にかかるインターフェース回路4は、CPU1とメモリ2との間に設けられており、CPU1とメモリ2との間のデータ転送を実施する回路である。なお、インターフェース回路4の各構成要素にはクロック信号が供給されており、各構成要素はこのクロック信号と同期して動作する。インターフェース回路4は、アクセス制御部21、リードアドレス生成部22、反転情報生成部23、制御信号生成部24、XOR回路演算回路25、データ正転/反転部26、FF回路27、31、32、状態遷移判定部28、およびセレクタ29、30を有する。アクセス制御部21は、CPU1から出力された要求アドレスリクエスト信号70を入力し、送信アドレスインクリメント信号71をリードアドレス生成部22に出力する。また、アクセス制御部21は、FF回路31から出力された送信データ正転/反転後のリードデータ81およびFF回路32から出力された反転信号77を入力し、送信データ81および当該送信データに対応する反転信号77を順次格納する。すなわち、アクセス制御部21には、先読みデータとして送信データ81が格納される。このとき、アクセス制御部21は、反転信号77が1であれば送信データ81を反転したデータとして管理し、反転信号77が0であれば送信データ81を正転したデータとしてつまり、反転せずに管理する。そして、アクセス制御部21はCPU1の要求アドレスに対応したリードデータ応答データおよび応答データの出力を知らせる応答信号86をCPU1に出力する。リードアドレス生成部22は、アクセス制御部21から出力された送信アドレスインクリメント信号71を入力し、要求アドレスを含むリードアドレスつまり、要求アドレスと要求アドレスをインクリメントしたアドレスを、メモリ2および反転情報生成部23に出力する。反転情報生成部23には、メモリ2から読み出されたリードデータ76を正転して出力するかまたは反転して出力するかを示す反転情報が予め格納されている。そして、リードアドレス72に対応したリードデータの反転情報75をXOR回路25に出力する。反転情報は、例えば図18、図19に示したリードアドレスおよびリードデータにおいて、現在のジャンプアドレスに対応するリードデータと一つ前のリードアドレスに対応するリードデータとを比較し、現在のジャンプアドレスに対応するリードデータにおける遷移するビットの数がN/2Nは2以上の整数とするよりも大きいか否かをシミュレーションすることで予め作成することができる。図8は、本実施の形態にかかるインターフェース回路4における、リードアドレス72、リードデータ76、および反転情報75を示す表である。図8では、CPU1から出力された要求アドレス70とそれに対応する応答データ86が返された場合のリードアドレス72、リードデータ76、および反転情報75を示している。図8に示すように、本実施の形態にかかるインターフェース回路4では、ジャンプアドレスであるリードアドレスB、C、D、E、Fに対応する反転情報b、c、d、e、fのみが反転情報生成部23に格納されている。また、本実施の形態にかかるインターフェース回路4が備える反転情報生成部23には、リードアドレス72がジャンプアドレスか否かを示すジャンプアドレス判定情報73が予め格納されている。そして、反転情報生成部23はリードアドレス72に対応したジャンプアドレス判定情報73を制御信号生成部24に出力する。図9は、ジャンプアドレス、反転情報、およびジャンプアドレス判定情報を示す表である。例えば、反転情報生成部23は図9に示すようなテーブルを備えており、このテーブルを用いることでリードアドレス72がジャンプアドレスであるか否かを示すジャンプアドレス反転情報と、当該ジャンプアドレスに対応する反転情報を出力することができる。なお、図9において、ジャンプアドレス判定情報1は当該リードアドレスがジャンプアドレスであることを示している。XOR回路25は、反転情報生成部13から出力された現在の反転情報75と、一つ前の反転信号77とのXOR演算を実施し、当該演算結果78以下では、反転信号78と記載する場合もあるをデータ正転/反転部26およびセレクタ30に出力する。データ正転/反転部26は、XOR回路25から出力された演算結果78に応じて、メモリ2から読み出されたリードデータ76を正転または反転してセレクタ29に出力する。なお、データ正転/反転部26の動作は実施の形態1の場合と基本的には同様である。FF回路27は、メモリ2から読み出されたリードデータ76をリードデータ80として状態遷移判定部28に出力する。状態遷移判定部28は、現在のリードデータ80と一つ前に出力されたリードデータ81とを比較する。そして、現在のリードデータ80における遷移するビットの数がN/2Nは2以上の整数とするよりも大きい場合、現在のリードデータ80を反転した送信データ82をセレクタ29に出力する。一方、現在のリードデータ80における遷移するビットの数がN/2Nは2以上の整数とするよりも大きくない場合つまり、N/2以下の場合、現在のリードデータ80を反転することなく正転の状態で送信データ82としてセレクタ29に出力する。このとき、状態遷移判定部28は現在のリードデータ80が正転/反転されて出力されたことを示す反転信号83をセレクタ30に出力する。つまり、状態遷移判定部28は現在のリードデータ80が反転されて出力された場合は1を、現在のリードデータ80が反転されないで出力された場合つまり、正転の場合は0を、それぞれ出力する。制御信号生成部24は、反転情報生成部23から出力されたジャンプアドレス判定情報73に応じて制御信号74を出力する。セレクタ第1のセレクタ29は、制御信号74に応じて、データ正転/反転部26から出力された送信データ79および状態遷移判定部28から出力された送信データ82のいずれかを選択し、選択された送信データ84をFF回路31に出力する。セレクタ第2のセレクタ30は、制御信号74に応じて、XOR回路25から出力された反転信号78および状態遷移判定部28から出力された反転信号83のいずれかを選択し、選択された反転信号85をFF回路32に出力する。例えば、制御信号生成部24は、反転情報生成部23から出力されたジャンプアドレス判定情報73が0である場合、制御信号74として0を出力する。セレクタ29は、制御信号74が0の場合、状態遷移判定部28から出力された送信データ82を選択し、選択された送信データ82をFF回路31に出力する。セレクタ30は、制御信号74が0の場合、状態遷移判定部28から出力された反転信号83を選択し、選択された反転信号85をFF回路32に出力する。一方、制御信号生成部24は、反転情報生成部23から出力されたジャンプアドレス判定情報73が1である場合、制御信号74として1を出力する。セレクタ29は、制御信号74が1である場合、データ正転/反転部26から出力された送信データ79を選択し、選択された送信データ84をFF回路31に出力する。セレクタ30は、制御信号74が1である場合、XOR回路25から出力された反転信号78を選択し、選択された反転信号85をFF回路32に出力する。FF回路31は、セレクタ29から出力された送信データ84を送信データ81としてアクセス制御部21および状態遷移判定部28に出力する。FF回路32は、セレクタ30から出力された反転信号85を反転信号77としてアクセス制御部21およびXOR回路25に出力する。次に、本実施の形態にかかるインターフェース回路の動作について説明する。図7は、本実施の形態にかかるインターフェース回路の動作を説明するためのフローチャートである。以下では、CPU1から要求アドレスとして要求アドレスAが出力された場合を例として説明する。まず、CPU1が要求アドレスAおよびリクエスト信号70をアクセス制御部21に出力するステップS30。次に、アクセス制御部21が送信アドレスインクリメント信号71をリードアドレス生成部22に出力するステップS31。その後、リードアドレス生成部22は、要求アドレスAと当該要求アドレスAをインクリメントしたアドレスA1、A2、A3、A4、およびA5をリードアドレス72として、反転情報生成部23およびメモリ2に順次出力するステップS32。なお、本実施の形態では、リードアドレス生成部12はリードアドレスとして6つのアドレスつまり、要求アドレスA1つインクリメントして作成したアドレス5つを出力しているが、リードアドレス生成部22が出力するリードアドレスの数は任意に設定することができる。メモリ2は、リードアドレス生成部22から出力されたリードアドレス72Aに対応するリードデータ76をデータ正転/反転部26およびFF回路27に出力するステップS33。また、反転情報生成部23はリードアドレス72Aに対応する反転情報75をXOR回路25に、リードアドレス72Aがジャンプアドレスであるか否かを示すジャンプアドレス判定情報73を制御信号生成部24に、それぞれ出力するステップS34。ここで、リードアドレス72がAでありジャンプアドレスであるので、ジャンプアドレス判定情報73として1が出力される。リードアドレス72がジャンプアドレスである場合ステップS35:Yes、制御信号生成部24は制御信号74として1をセレクタ29、30に出力する。このとき、セレクタ29はデータ正転/反転部26から出力された送信データ79を、セレクタ30はXOR回路25から出力された反転信号78を、それぞれ選択する。XOR回路25は、反転情報生成部75から出力された現在の反転情報75と、一つ前の反転信号77とのXOR演算を実施し、当該演算結果78をデータ正転/反転部26およびセレクタ30に出力するステップS36。データ正転/反転部26は、反転信号56が0である場合は、送信データとしてリードデータを正転したデータそのままのデータを出力する。このとき、セレクタ30には反転信号78として0が出力されるステップS37。一方、データ正転/反転部26は、反転信号56が1である場合は、送信データとしてリードデータを反転したデータを出力する。このとき、セレクタ30には反転信号78として1が出力されるステップS38。アクセス制御部21は、FF回路31から出力された送信データ81およびFF回路32から出力された反転信号77を入力し、送信データ81および当該送信データに対応する反転信号77を格納するステップS43。また、リードアドレス生成部22から、要求アドレスAをインクリメントしたアドレスであるA1が出力されるとステップS32、メモリ2は、リードアドレス生成部22から出力されたリードアドレス72A1に対応するリードデータ76をデータ正転/反転部26およびFF回路27に出力するステップS33。また、反転情報生成部23はリードアドレス72A1に対応する反転情報75をXOR回路25に、リードアドレス72A1がジャンプアドレスであるか否かを示すジャンプアドレス判定情報73を制御信号生成部24に、それぞれ出力するステップS34。ここで、リードアドレス72はA1でありジャンプアドレスではないので、ジャンプアドレス判定情報73として0が出力される。リードアドレス72がジャンプアドレスではない場合ステップS35:No、制御信号生成部24は制御信号74として0をセレクタ29、30に出力する。このとき、セレクタ29は状態遷移判定部28から出力された送信データ82を、セレクタ30は状態遷移判定部28から出力された反転信号83を、それぞれ選択する。状態遷移判定部28は、現在のリードデータ80と一つ前に出力されたリードデータ81とを比較するステップS39。そして、現在のリードデータ80における遷移するビットの数がN/2Nは2以上の整数とするよりも大きくない場合ステップS40:No、現在のリードデータ80を正転したつまり、反転しない送信データ82をセレクタ29に出力するステップS41。このとき、状態遷移判定部28は現在のリードデータ80が正転されて出力されことを示す反転信号830をセレクタ30に出力する。一方、現在のリードデータ80における遷移するビットの数がN/2Nは2以上の整数とするよりも大きい場合ステップS40:Yes、現在のリードデータ80を反転した送信データ82をセレクタ29に出力するステップS42。このとき、状態遷移判定部28は現在のリードデータ80が反転されて出力されことを示す反転信号831をセレクタ30に出力する。アクセス制御部21は、FF回路31から出力された送信データ81およびFF回路32から出力された反転信号77を入力し、送信データ81および当該送信データに対応する反転信号77を格納するステップS43。以降、リードアドレス生成部22からリードアドレスが出力される度にステップS32~S43の動作が繰り返される。そして、アクセス制御部21はCPU1の要求アドレスに対応した応答データおよび応答データの出力を知らせる応答信号86をCPU1に出力するステップS44。次に、本実施の形態にかかるインターフェース回路の動作について、図10に示すタイミングチャートを用いて説明する。T11のタイミングで、CPU1からアクセス制御部21に要求アドレス70としてAが出力される。T12のタイミングで、アクセス制御部21はリードアドレス生成部22に送信アドレス71としてAを出力する。T13のタイミングで、アクセス制御部21はリードアドレス生成部22にインクリメント信号71を出力する。また、T13のタイミングで、リードアドレス生成部22は反転情報生成部23およびメモリ2にリードアドレス72としてAを出力する。その後、T14のタイミングで、メモリ2からデータ正転/反転部26およびFF回路27にリードデータ76としてAが出力され、反転情報生成部23からXOR回路25に反転情報75としてaが出力され、反転情報生成部23から制御信号生成部24にジャンプアドレス判定情報73として1が出力される。T15のタイミングで、FF回路27からリードデータ80としてAが出力される。また、T15のタイミングで、制御信号74として1が出力され、送信データ81としてAが、反転信号77としてaが出力される。ここで、Aは、リードアドレスAに対応する、正転/反転の処理を行ったリードデータ送信データである。そして、T16のタイミングで、アクセス制御部21からCPU1に応答データ86としてAが出力される。このとき、T15のタイミングにおいて、リードアドレス生成部22からリードアドレスA1が送信され、図7のステップS39~S42の動作がステップS36~S38の動作と並行して繰り返される。以降の動作についても同様である。図10のタイミングチャートに示すように、リードアドレス72がジャンプアドレスである場合、リードデータ76はデータ正転/反転部26によって正転/反転処理が行われ、セレクタ29によって選択されてFF回路31に出力され、送信データ81として出力される。一方、リードアドレス72がジャンプアドレスでない場合、FF回路27から出力されたリードデータ80と送信データ81とが状態遷移判定部28に入力されて、正転/反転処理が行われ、セレクタ回路29によって選択されてFF回路31に出力され、送信データ81として出力される。リードアドレス72がジャンプアドレスとジャンプアドレスでない場合では、リードアドレス72が出力されてから送信データ81が出力されるまでのパスとそのスループットが異なる。つまり、リードアドレス72がジャンプアドレスの場合は、リードアドレス72がジャンプアドレスでない場合と比べて、送信データ81が1クロック早く出力される。すなわち、図10のタイミングチャートにおいて、リードアドレス72がジャンプアドレスの場合は、T13のタイミングでリードアドレスAが出力された1クロック後T15に送信データAが出力されている。これに対して、リードアドレス72がジャンプアドレスではない場合は、T15のタイミングでリードアドレスA1が出力された2クロック後T17に送信データA1が出力されている。なお、反転信号77についても送信データ81の場合と同様である。また、図10において、例えば図9の表に無いジャンプアドレスが発生した場合、反転情報生成部23は、その出力であるジャンプアドレス判定情報73として0を出力する。そして、制御信号生成部24は制御信号74として0を出力し、状態遷移判定部28から出力された送信データ82がセレクタ29で選択されるように、また反転信号83がセレクタ30で選択されるように、セレクタ29、30を制御する。以上で説明した本実施の形態にかかるインターフェース回路4では、スループットを改善するパスをジャンプアドレスに限定することで、反転情報生成部23に格納する情報量を減少させることができ、ハードウェア量を節約することができる。すなわち、本実施の形態にかかるインターフェース回路4では、反転情報生成部23に格納されているリードアドレスと一致したアドレス、即ちジャンプアドレスに限定してスループットを改善している。つまり、CPU1から要求があったジャンプアドレスに対しては、直ちに応答データを返すことができるパスデータ正転/反転部26を含むパスを使用している。一方、CPU1から直接要求されていない先読みアドレスであるシーケンシャルアドレスについては、スループットを改善するパスを使用していない。スループットを改善するパスには、入力されるリードアドレスに対して予め反転情報、ジャンプアドレス判定情報を持たせたテーブルが必要である。このとき、スループットを改善するパスをジャンプアドレスに限定することで、反転情報生成部23に格納する情報量を減少させることができ、ハードウェア量を節約することができる。また、反転情報生成部23に格納される反転情報を生成できない場合は、ジャンプアドレス判定情報73として0を出力することで、スループットが改善されないパス状態遷移判定部28を含むパスを使用することができる。これにより、要求データの状態遷移数を低減させることができ、データ送信における消費電流を低減させることができる。ここで、反転情報を生成できない場合とは、CPU1の動作において、条件分岐の分岐先が同じアドレスになる場合であって新しいリードアドレスが同一でも直前のリードアドレス、リードデータが異なる場合や、何箇所かのジャンプ先がデータに依存するような場合のようにシミュレーションで予め動作が求められない場合や、シミュレーションによる動作のもれがある場合などである。以上で説明したように、本実施の形態にかかる発明においても、CPUとメモリとの間のデータ転送のスループットを向上させることが可能なインターフェース回路およびデータ転送方法を提供することができる。実施の形態3次に、本発明の実施の形態3について説明する。図11は本発明の実施の形態3にかかるインターフェース回路を説明するためのブロック図である。本実施の形態にかかるインターフェース回路5では、リードアドレス52を入力するFF回路36を設け、反転情報生成部37がFF回路36の出力90を入力している点が、実施の形態1にかかるインターフェース回路3と異なる。これ以外は、実施の形態1にかかるインターフェース回路3と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。図11に示した本実施の形態にかかるインターフェース回路5では、図1に示したインターフェース回路3の反転情報生成部13を反転情報生成部37とし、リードアドレス52を入力するFF回路リードアドレス保持回路36を設けている。そして、FF回路36の出力を反転情報生成部37に入力することで、ジャンプ前のアドレスを含む直前のリードアドレスを反転情報生成部37に入力することができる。反転情報生成部37は、一つ前のリードアドレス90と現在のリードアドレス52を入力することで、反転情報53を生成することができる。これ以外は、実施の形態1にかかるインターフェース回路3と同様であるので、重複した説明は省略する。異なる複数のアドレスから同一のアドレスにジャンプするような場合、ジャンプ先のジャンプアドレスを用いただけでは反転情報を生成することができない。本実施の形態にかかるインターフェース回路5では、FF回路36を設け、当該FF回路36の出力を反転情報生成部37に入力している。そして、一つ前のリードアドレス90と現在のリードアドレス52を用いて反転情報53を生成している。よって、異なる複数のアドレスから同一のアドレスにジャンプした場合であっても、リードデータの反転情報を区別することができるので、反転情報生成部37は正確な反転情報やジャンプアドレス判定情報を出力することができる。よって、異なる複数のアドレスから同一のアドレスにジャンプするような場合であっても、インターフェース回路のスループットを改善することができる。なお、本実施の形態は実施の形態2にかかるインターフェース回路にも適用することができる。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。