負の第1の電位を生成する第1の電位生成回路と、電源電位を降圧した正の第2の電位を生成する第2の電位生成回路と、を有する電源回路と、前記第1の電位と第3の電位とが供給され、端子切替信号に基づいて前記第1の電位及び前記第3の電位の少なくとも一方を出力する駆動回路と、前記駆動回路の出力に応じて複数の高周波端子のいずれか1つに共通端子を接続するスイッチ部と、前記第2の電位生成回路の出力と前記第1の電位生成回路の出力との間に接続され、ダイオード接続された第1のトランジスタを有し、前記第1の電位と前記第2の電位との電位差を分割する分割回路と、前記第1のトランジスタとカレントミラーを構成する第2のトランジスタを有し、前記分割回路が分割した電位と基準電位との電位差が小さくなるように前記第1の電位を制御する増幅回路と、を有する第1の電位制御回路と、を備えた半導体スイッチ。前記基準電位は、接地電位であることを特徴とする請求項1記載の半導体スイッチ。前記基準電位は、前記端子切替信号に応じて接地電位または前記接地電位と異なる電位に変化する請求項1または2に記載の半導体スイッチ。前記分割回路は、前記第1のトランジスタに直列に接続された第1の抵抗を有し、前記第1の電位と前記第2の電位との電位差を1対1に分割することを特徴とする請求項1~3のいずれか1つに記載の半導体スイッチ。前記第1の電位生成回路は、動作モードとスリープモードの機能を有し、前記第1の電位制御回路は、前記スリープモードのとき、前記第2の電位から供給される電流を遮断する請求項1~4のいずれか1つに記載の半導体スイッチ。前記第1の電位生成回路は、前記スリープモードのとき前記第1の電位の生成を停止する請求項5記載の半導体スイッチ。前記第1の電位生成回路は、前記スリープモードのとき発振を停止するリングオシレータと、前記リングオシレータの出力に接続された出力バッファと、前記スリープモードのとき前記出力バッファの入力を前記第2の電位または接地電位に保持する電位保持回路と、を有する請求項6記載の半導体スイッチ。電波を放射するアンテナと、送信信号を変調して前記アンテナを介して送信する送信回路と、前記アンテナを介して受信した高周波信号を復調する受信回路と、前記アンテナが前記共通端子に接続され、前記送信回路と前記受信回路とがそれぞれ前記高周波端子に接続され、前記アンテナを前記送信回路または前記受信回路に切替えて接続する請求項1~7のいずれか1つに記載の半導体スイッチと、前記半導体スイッチに前記端子切替信号を出力する無線制御回路と、を備えた無線機器。本発明の実施形態は、高周波特性を改善した半導体スイッチ及び無線機器を提供する。実施形態によれば、電源回路と、駆動回路と、スイッチ部と、第1の電位制御回路と、を備えた半導体スイッチが供給される。前記電源回路は、負の第1の電位を生成する第1の電位生成回路と、電源電位を降圧した正の第2の電位を生成する第2の電位生成回路と、を有する。前記駆動回路は、前記第1の電位と第3の電位とが供給され、端子切替信号に基づいて前記第1の電位及び前記第3の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて複数の高周波端子のいずれか1つに共通端子を接続する。前記第1の電位制御回路は、前記第2の電位生成回路の出力と前記第1の電位生成回路の出力との間に接続される。前記第1の電位制御回路は、ダイオード接続された第1のトランジスタを有し、前記第1の電位と前記第2の電位との電位差を分割する分割回路と、前記第1のトランジスタとカレントミラーを構成する第2のトランジスタを有し、前記分割回路が分割した電位と基準電位との電位差が小さくなるように前記第1の電位を制御する増幅回路と、を有する。以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。まず、第1の実施形態について説明する。図1は、第1の実施形態に係る半導体スイッチを例示するブロック図である。半導体スイッチ1は、スイッチ部3、スイッチ部3に制御信号を出力する駆動回路4、端子切替信号INをデコードするインタフェース回路5、制御信号の電位である第1の電位Vnと内部回路用の第2の電位Vdd1とを生成する電源回路破線6で囲んだ部分、及び第1の電位Vnを安定化する第1の電位制御回路10を備えている。半導体スイッチ1は、端子切替信号INに応じて、共通端子ANTと複数の高周波端子RF1~RF6との間の接続を切り替えるSP6TSinglePole6Throwのスイッチである。スイッチ部3は、駆動回路4から出力される制御信号に応じて、共通端子ANTを、複数の高周波端子RF1~RF6のいずれか1つに接続する。スイッチ部3は、例えば、SOI基板破線2で囲んだ部分上に設けられたSOI構造のMOSFETにより構成される。スイッチ部3の構成及び動作については、図2、図3及び図4において説明する。駆動回路4は、インタフェース回路5を介して入力された端子切替信号INに応じて、スイッチ部3の接続を切替える制御信号を生成する。駆動回路4は、例えば、レベルシフタにより構成される。駆動回路4には、オフ電位Voffとして第1の電位Vn、オン電位Vonとして正の電位が供給される。ここで、オフ電位Voffは、制御信号のローレベルの電位である。オフ電位Voffは、例えば、スイッチ部3の各FETのゲートに印加して各FETをオフさせ、かつ、高周波信号が重畳してもオフの状態を十分維持できる電位である。また、オン電位Vonは、制御信号のハイレベルの電位である。オン電位Vonは、例えば、スイッチ部3の各FETのゲートに印加して各FETをオンさせ、かつ、そのオン抵抗が十分小さい値になる電位である。なお、半導体スイッチ1においては、オン電位Vonとして電源電位Vddが、高電位電源端子9を介して駆動回路4に供給される。インタフェース回路5は、外部から入力される端子切替信号INをデコードして、デコードされた信号D1~D6を駆動回路4に出力する。なお、インタフェース回路5に入力する端子切替信号INは、パラレルデータ及びシリアルデータのいずれでもよい。駆動回路4及びインタフェース回路5の構成及び動作については、図5、図6において説明する。電源回路6は、電源電位Vddから負の第1の電位Vnを生成する第1の電位生成回路7と、電源電位Vddを降圧した第2の電位Vdd1とを生成する第2の電位生成回路11とを備えている。第1の電位Vnは、SOI基板2上に設けられた電源回路6から低電位電源端子9aを介して駆動回路4に供給される。第2の電位Vdd1は、内部回路用の電源として、第1の電位制御回路10に供給される。なお、第2の電位生成回路11は、例えばシリーズレギュレータなどの定電圧電源回路である。また、電源電位Vddが変動する場合や内部回路の耐圧よりも高い電源電位Vddの供給を許容する場合など、電源電位Vddを降圧して一定の正電位を生成する内部電源回路が必要とされる場合がある。このような場合、第2の電位生成回路11は、内部電源回路として用いることができる。また、第1の電位生成回路7の構成及び動作については、図7において説明する。第1の電位制御回路10は、第2の電位Vdd1及び第1の電位Vnを供給され、内部の基準電位に基づいて第1の電位Vnを安定化して、製造ばらつきなどによる第1の電位Vnの変動を抑制する。なお、第1の電位制御回路10の構成及び動作については、図8において説明する。半導体スイッチ1は、端子切替信号INに応じて、共通端子ANTと高周波端子RF1~RF6との間の接続を切り替えるSP6TSinglePole6Throwのスイッチである。また、スイッチ部3は、多ポートを有し、マルチモードマルチバンドの無線機器などに用いることができる。なお、以下の説明においては、SP6Tスイッチを例示して説明するが、他の構成のスイッチに対しても同様に適用でき、wPkTwは自然数、kは2以上の自然数スイッチを構成することもできる。次に各部の構成及び動作について説明する。図2は、第1の実施形態におけるスイッチ部を例示する回路図である。スイッチ部3aは、共通端子ANTと、複数の高周波端子RF1~RF6と、の端子間の接続を切替えるSP6Tスイッチである。共通端子ANTと各高周波端子RF1、RF2、RF3、RF4、RF5、RF6との間には、それぞれ第1のスイッチ素子13a、13b、13c、13d、13e、13fが接続されている。第1のスイッチ素子13a、13b、13c、13d、13e、13fをそれぞれオンさせることにより、共通端子ANTと各高周波端子RF1、RF2、RF3、RF4、RF5、RF6との間が導通する。第1のスイッチ素子13aにおいては、n段nは自然数のスルーFETT11、T12、...、T1nが直列に接続されている。スルーFETT11、T12、...、T1nの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Con1aが入力される。第1のスイッチ素子13b、13c、13d、13e、13fは、それぞれ第1のスイッチ素子13aと同一構成である。第1のスイッチ素子13b、13c、13d、13e、13fには、それぞれ制御信号Con2a、Con3a、Con4a、Con5a、Con6aが入力される。各高周波端子RF1、RF2、RF3、RF4、RF5、RF6と接地GNDとの間には、それぞれ第2のスイッチ素子14a、14b、14c、14d、14e、14fが接続されている。第2のスイッチ素子14a、14b、14c、14d、14e、14fは、第1のスイッチ素子13a、13b、13c、13d、13e、13fがそれぞれオフのときに各高周波端子RF1、RF2、RF3、RF4、RF5、RF6に流れる漏洩電流を接地GNDに逃がして、各高周波端子RF1、RF2、RF3、RF4、RF5、RF6間のアイソレーションを改善する。第2のスイッチ素子14aにおいては、m段mは自然数のシャントFETS11、S12、...、S1mが直列に接続されている。シャントFETS11、S12、...、S1mの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Con1bが入力される。第2のスイッチ素子14b、14c、14d、14e、14fは、それぞれ第2のスイッチ素子14aと同一構成である。第2のスイッチ素子14b、14c、14d、14e、14fには、それぞれ制御信号Con2b、Con3b、Con4b、Con5b、Con6bが入力される。例えば、以下のように制御すると、高周波端子RF1と共通端子ANTとの間が導通する。高周波端子RF1と共通端子ANTとの間の第1のスイッチ素子13aをオンとし、高周波端子RF1と接地GNDとの間の第2のスイッチ素子14aをオフとする。すなわち、第1のスイッチ素子13aの各スルーFETT11、T12、...、T1nをすべてオンとし、第2のスイッチ素子14aの各シャントFETS11、S12、...、S1mをすべてオフとする。同時に、他の各高周波端子RF2、RF3、RF4、RF5、RF6と共通端子ANTとの間の第1のスイッチ素子13b、13c、13d、13e、13fをすべてオフとし、他の各高周波端子RF2、RF3、RF4、RF5、RF6と接地GNDとの間の第2のスイッチ素子14b、14c、14d、14e、14fをすべてオンとする。すなわち、第1のスイッチ素子13b、13c、13d、13e、13fの各スルーFETをすべてオフとし、第2のスイッチ素子14b、14c、14d、14e、14fの各シャントFETをすべてオンとする。上記の場合、制御信号Con1aはオン電位Von、制御信号Con2b、Con3b、Con4b、Con5b、Con6bはオン電位Von、制御信号Con1bはオフ電位Voff、制御信号Con2a、Con3a、Con4a、Con5a、Con6aはオフ電位Voffに設定される。上記のとおり、オン電位Vonは、各FETが導通状態となり、かつ、そのオン抵抗が十分小さい値になる電位である。オフ電位Voffは、各FETが遮断状態となり、かつ、RF信号が重畳しても遮断状態を十分維持できる電位である。オン電位Vonが所望の電位例えば、2.4Vよりも低いと導通状態のFETのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のFETで発生する歪オン歪が増大する。また、オフ電位Voffが所望の電位よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のFETで生成する歪オフ歪が増大する。しかし、オフ電位Voffが負側に大きすぎてもオフ歪が劣化する。オフ電位Voffには、最適点が存在する。半導体スイッチ1のような多ポートスイッチにおいては、オン状態の第1のスイッチ素子は1つであるのに対し、オフ状態の第1のスイッチ素子はポート数-1個だけ存在するためオフ歪が問題となる。例えば、GSMGlobalSystemforMobilecommunications登録商標方式においては、入力電力の許容最大値は35dBmと大きく、この時の高調波歪を抑制することは重要である。高調波歪の規定値として例えば、-80dBc以下であることが要求される。図3は、第1の実施形態におけるスイッチ部の3次高調波歪のオフ電位Voff依存性を例示する特性図である。図3においては、入力電力Pinが35dBm、周波数が900MHzのとき、すなわちGSM方式における最大入力電力時の3次高調波歪のオフ電位Voff依存性を表している。なお、スイッチ部3aのスルーFET及びシャントFETの段数は、n=m=16段である。オフ電位Voffが-1.4Vのとき、3次高調波歪は最小値-81dBcになる。オフ電位Voffが最適値から変動すると、3次高調波歪などのオフ歪は劣化する。したがって、電源回路6は、第1の電位Vnとして最適値のオフ電位Voffを生成する必要がある。なお、UMTSUniversalMobileTelecommunicationsSystem方式など、入力電力が低いときは、3次高調波歪が最低となるオフ電位Voffは、正側にシフトする。図4は、入力電力Pinを変えたときの3次高調波歪のオフ電位Voff依存性を例示する特性図である。図4に表したように、入力電力Pinを小さくしていくと、3次高調波歪が最小になるオフ電位Voffが正側、すなわち電位の高い方へとシフトしていく。例えば、UMTS方式における最大入力電力時の3次高調波歪は、オフ電位Voffが-0.8Vのとき最小になる。図5は、第1の実施形態におけるインタフェース回路及び駆動回路を例示する回路図である。図5に表したように、インタフェース回路5aは、入力された端子切替信号INをデコードする。半導体スイッチ1においては、SP6Tのスイッチ部3を備えている。そのため、インタフェース回路5aは、3ビットの端子切替信号INをデコードしている。ここで、端子切替信号INは、LSB側から、それぞれIN1、IN2、IN3の3ビットで構成されている。また、インタフェース回路5aは、6ビットの信号D1LSB、D2、D3、D4、D5、D6MSBを出力する。インタフェース回路5aでデコードされた信号デコード信号D1~D6は、駆動回路4に入力される。なお、端子切替信号INとして、6ビットの信号が入力される場合、またはスイッチ部3の端子数が2つの場合は、インタフェース回路5aは不要である。また、図5においては、端子切替信号INがパラレル信号の場合の構成を例示しているが、シリアル信号の場合についても同様に構成することができる。なお、インタフェース回路5aには電源電位Vddが供給される。しかし、端子切替信号INの論理レベルの電位によっては、インタフェース回路5aに、第2の電位Vdd1を電源電位として供給してもよい。駆動回路4は、6つのレベルシフト回路12a~12fで構成される。図1に表したように駆動回路4の高電位電源端子9は電源端子8に接続されている。そのため、駆動回路4には、高電位電源端子9を介して、正の電位として電源電位Vddが供給される。また、駆動回路4には、低電位電源端子9aを介して、負の第1の電位Vnが供給される。レベルシフト回路12a~12fは、デコード信号D1~D6を入力し、ハイレベルが電源電位Vdd第3の電位、ローレベルが第1の電位Vnにレベルシフトして制御信号Con1a~Con6a、Con1b~Con6bとして出力する。レベルシフト回路12aは、デコード信号D1~D6のLSBである信号D1を入力して、制御信号Con1a、Con1bを出力する。レベルシフト回路12b~12fは、それぞれ、デコード信号D1~D6の1ビットを入力して、制御信号Con2a、Con2b~Con6a、Con6bを出力する。図6は、レベルシフト回路を例示する回路図である。図6においては、駆動回路4を構成するレベルシフト回路12aを例示している。駆動回路4を構成する他のレベルシフト回路12b~12fは、レベルシフト回路12aと同様に構成される。レベルシフト回路12aにおいては、CMOScomplementarymetaloxidesemiconductorのインバータ15は、デコード信号のLSBである信号D1の反転信号D1-を生成する。信号D1、D1-は、差動信号として、一対のNチャンネル型MOSFET以下、NMOSN11、N12と、一対のPチャンネル型MOSFET以下、PMOSP11、P12に入力される。PMOSP11、P12のゲートには、それぞれ信号D1-、D1が入力される。PMOSP11、P12のそれぞれのソースには、高電位電源端子9を介して、電源電位Vddが供給される。また、PMOSP11のドレインは、NMOSN11のドレインと接続される。PMOSP11のドレイン及びNMOSN11のドレインから、制御信号Con1aが出力される。PMOSP12のドレインは、NMOSN12のドレインと接続される。PMOSP12のドレイン及びNMOSN12のドレインから、制御信号Con1bが出力される。制御信号Con1a、Con1bは、差動信号として、レベルシフト回路12aから出力される。NMOSN11、N12のソースは、それぞれ低電位電源端子9aに接続されている。NMOSN11のゲートは、NMOSN12のドレインと接続される。NMOSN12のゲートは、NMOSN11のドレインと接続される。制御信号Con1aは、第1のスイッチ素子13aのスルーFETの各ゲートに供給される。制御信号Con1bは、第2のスイッチ素子14aのシャントFETの各ゲートに供給される。各ゲートは、端子切替信号ININ1~IN3に応じて、オン電位Vonまたはオフ電位Voffになる。例えば、信号D1がローレベル0Vとすると、制御信号Con1bの電位は、電源電位Vddと等しくなり例えば、2.4V、制御信号Con1aの電位は、第1の電位Vnと等しくなる例えば、-1.5V。レベルシフト回路12aは、オン電位Vonとして電源電位Vdd例えば、2.4V、オフ電位Voffとして第1の電位Vn例えば、-1.5Vを出力する。なお、レベルシフト回路12aとしては、ハイレベルが電源電位Vdd、ローレベルが0Vであるデコード信号D1、D1-を、ハイレベルが電源電位Vdd、ローレベルが第1の電位Vnの制御信号Con1a、Con1bにレベルシフトできればよい。レベルシフト回路12aは、図6に表した構成でなくてもよく、他の構成でもよい。レベルシフト回路12b~12fについても同様である。図7は、第1の実施形態における電源回路の第1の電位生成回路を例示する回路図である。図7に表したように、第1の電位生成回路7は、発振回路16、チャージポンプ17、ローパスフィルタ18で構成されている。発振回路16は、奇数段のインバータで構成されたリングオシレータ41、出力バッファ42、バイアス回路43とで構成され、差動クロック信号CK、CK-を出力する。バイアス回路43は、リングオシレータ41及び出力バッファ42にバイアスを供給する。バイアス回路43の抵抗R2は、リングオシレータ41及び出力バッファ42に流れる電流を規定している。チャージポンプ17は、直列接続した3つのダイオードと、各ダイオード間に一端が接続された2つのコンデンサとを有する。直列接続した3つのダイオードのカソード側は、接地GNDに接続され、アノード側は、ローパスフィルタ18に接続されている。各コンデンサの他端には、発振回路16から差動クロック信号CK、CK-が交互に供給されている。差動クロック信号CK、CK-による電荷の蓄積、移動によりチャージポンプ17に負の電圧が生成される。ローパスフィルタ18は、抵抗とコンデンサで構成され、チャージポンプ17の出力のノイズを除去する。低電位電源端子9aに接続されたローパスフィルタ18の出力コンデンサCnの接地GNDに対する端子電圧が、第1の電位Vnになる。なお、本実施形態においては、第1の電位生成回路7が電源端子8に接続され、電源電位Vddを供給する構成を例示したが、内部の電源電位、例えば第2の電位Vdd1を供給してもよい。以下に説明する他の実施形態についても同様である。また、負の第1の電位Vnを生成する第1の電位生成回路7について説明したが、同様に電源電位Vddよりも高い正の電位を生成する電位生成回路を構成することもできる。図8は、第1の実施形態における第1の電位制御回路を例示する回路図である。第1の電位制御回路10は、第1の電位Vnと第2の電位Vdd1との電位差を分割して電位V1として出力する分割回路破線20で囲んだ部分と、電位V1と基準電位Vrefとの電位差の大きさ絶対値が小さくなるように第1の電位Vnを制御する増幅回路21とで構成されている。分割回路20は、直列に接続された分割素子B1、B2とで構成される。分割素子B1の一端に第2の電位Vdd1が供給され、分割素子B1の他端は分割素子B2の一端に接続され、分割素子B2の他端は、低電位電源端子9aに接続される。分割素子B1の他端と分割素子B2の一端との接続点22に、第2の電位Vdd1と第1の電位Vnとの電位差を分割した電位V1が生成される。増幅回路21は、差動増幅回路23と、ソースフォロワ回路24とを有し、電流出力タイプのボルテージフォロワ回路を構成している。差動増幅回路23の反転入力端子-には、分割した電位V1が入力され、非反転入力端子には、基準電位Vrefとして、接地電位0Vが入力される。差動増幅回路23の出力は、ソースフォロワ回路24に入力される。また、差動増幅回路23には、電源電位として第2の電位Vdd1と第1の電位Vnとが供給されている。ソースフォロワ回路24は、NMOSN1と、ダイオードDi1、Di2とを有している。NMOSN1のゲートは、差動増幅回路23の出力に接続され、ドレインには、第2の電位Vdd1が供給され、ソースは、ダイオードDi1のアノードに接続される。ダイオードDi1のカソードは、ダイオードDi2のアノードに接続され、ダイオードDi2のカソードは、低電位電源端子9aに接続される。ソースフォロワ回路24は、低電位電源端子9aに接続された第1の電位生成回路7及び駆動回路4を負荷とするソースフォロワになっている。そして、ソースフォロワ回路24の出力電位である第1の電位Vnは、分割素子B2を介して、増幅回路21の反転入力端子-に帰還される。したがって、第1の電位制御回路10は、電流出力タイプのボルテージフォロワ回路として動作し、分割素子B1、B2のインピーダンスをそれぞれB1、B2とすると、低電位電源端子9aの第1の電位Vnを、Vn=-B2/B1×Vdd1となるように制御する。例えば、第2の電位Vdd1が1.4V、分割素子B1、B2のインピーダンスをB1=B2とすると、第1の電位Vnは-1.4Vになる。また、ダイオードDi1、Di2は、NMOSN1のソース電位を正側にレベルシフトすることにより、NMOSN1のゲート電位、すなわち差動増幅回路23の出力電位を接地電位0V近傍にレベルシフトしている。その結果、ダイオードDi1、Di2が無い場合と比較して、第1の電位Vnの制御範囲を広げることができる。分割素子B1、B2が線形抵抗素子で製造プロセスのばらつきの影響を同時に受けるとすると、インピーダンスの比B1/B2は、製造プロセスのばらつきによらず一定となる。また、第2の電位生成回路11を例えばバンドギャップレファレンス回路を用いた定電圧電源回路とすれば、第2の電位Vdd1の変動は極めて小さくなる。その結果、第1の電位Vnの製造プロセスの影響による変動を抑制することができる。なお、第1の電位制御回路10においては、ダイオードDi1、Di2が2段の構成を例示しているが、第1の電位Vn、第2の電位Vdd1、NMOSN1のしきい値電圧の各値に応じて、差動増幅回路23の出力電位が接地電位0V近傍となるように段数を設定する。また、ダイオードDi1、Di2としては、例えばPN接合ダイオード、FETのダイオード接続を用いることができる。次に比較例について説明する。図9は、比較例のクランプ回路の回路図である。クランプ回路19は、ダイオード接続された2つのNMOSで構成され、低電位電源端子9aと接地との間に接続され、NMOSのしきい値電圧に基づいて第1の電位Vnをクランプする。例えば、GSM方式においては、第1の電位Vn=-1.4Vに設定することで、3次高調波歪を最低にすることができるため、NMOSのしきい値電圧を0.7Vに設定する。しかし、製造プロセルのばらつきなどの影響でNMOSのしきい値電圧などはばらつくため、クランプ回路19を用いた場合、第1の電位Vnのクランプ電位は変動することになる。クランプ回路19においては、2段の直列接続したNMOSで構成されているため、各NMOSのしきい値電圧のばらつきの2倍の電圧だけばらつくことになる。例えば、しきい値電圧のばらつきが±0.1Vとすれば、第1の電位Vnのばらつきは±0.2V程度となり、図3から3次高調波歪は2dB程度劣化することになる。これに対して、本実施形態においては、第1の電位制御回路10の増幅回路21が、増幅回路21が第1の電位Vnと第2の電位Vdd1との電位差を分割した電位V1と基準電位Vrefとの電位差の大きさが小さくなるように第1の電位Vnを制御する。その結果、製造プロセスのばらつきの影響による第1の電位Vnの変動が抑制され、3次高調波歪の劣化を抑制することができる。また、本実施形態においては、第1の電位制御回路10の基準電位Vrefは、接地電位0Vであるため、バンドギャップレファレンス回路などの基準電位Vrefを生成する回路を必要としない。その結果、消費電力の増加を抑制することができる。次に、第2の実施形態について説明する。図10は、第2の実施形態における第1の電位制御回路を例示する回路図である。図10に表したように、本実施形態は、上記の第1の実施形態と比較して、第1の電位制御回路の構成が異なっている。すなわち、本実施形態においては、上記の第1の実施形態における第1の電位制御回路10の替わりに、第1の電位制御回路10aが設けられる。本実施形態に係る半導体スイッチ1aの第1の電位制御回路10a以外の構成は、第1の実施形態に係る半導体スイッチ1と同様である。第1の電位制御回路10aは、第1の実施形態における第1の電位制御回路10と比較して、分割回路20と、増幅回路21及び差動増幅回路23の構成が異なっている。すなわち、第1の電位制御回路10aにおいては、分割回路20の替わりに分割回路破線20aで囲んだ部分が設けられている。また、差動増幅回路23の替わりに、差動増幅回路破線23aで囲んだ部分が設けれ、増幅回路21aは、差動増幅回路23aとソースフォロワ回路24とで構成される。分割回路20aは、抵抗R21と第1のトランジスタN5とで構成された分割素子B1aと、抵抗R22と第1のトランジスタN6とで構成された分割素子B2aとを有している。第1のトランジスタN5のゲートとドレインとは、抵抗R21の一端に接続され、抵抗R21の他端には、第2の電位Vdd1が供給される。また、第1のトランジスタN5のソースは、抵抗R22の一端に接続され、抵抗R22の他端は、第1のトランジスタN6のゲート及びドレインに接続される。第1のトランジスタN6のソースは、低電位電源端子9aに接続される。第1のトランジスタN5のソースと抵抗R22の一端との接続点22に、第2の電位Vdd1と第1の電位Vnとの電位差を分割した電位V1が出力される。なお、抵抗R21、R22は同種類の抵抗であり、抵抗R21の抵抗値は、抵抗R22の抵抗値と等しく設定されている。また、第1のトランジスタN6はNMOSであり、第1のトランジスタN5、N6は、しきい値電圧などの素子定数が同一に設定されている。その結果、電位V1は、第1の電位Vnと第2の電位Vdd1との電位差を等分した値になる。差動増幅回路23aは、NMOSN2、N3で構成された差動対と、PMOSP1、P2で構成されたカレントミラーを有している。また、第2のトランジスタN4は、分割回路20の第1のトランジスタN6とカレントミラーを構成するNMOSであり、NMOSN2、N3の差動対に定電流を供給する。すなわち、PMOSP1のソースには第2の電位Vdd1が供給され、ゲートはPMOSP2のゲートに接続され、ドレインはNMOSN2のドレインに接続される。PMOSP2のソースには第2の電位Vdd1が供給され、ゲートはPMOSP2のドレイン及びNMOSN3のドレインに接続される。NMOSN2のソースとNMOSN3のソースは、第2のトランジスタN4のドレインに接続される。NMOSN2のゲートは接続点22に接続され、NMOSN2のゲートには、分割回路20aで分割した電位V1が入力される。また、NMOSN3のゲートには、基準電位Vrefとして接地電位0Vが入力される。第2のトランジスタN4のゲートは、分割回路20aの第1のトランジスタN6のドレインに接続され、ソースは、低電位電源端子9aに接続される。差動増幅回路23aは、電位V1と基準電位Vref=0との電位差を増幅して、NMOSN2のドレインに出力する。差動増幅回路23aの出力、すなわちNMOSN2のドレイン電位は、ソースフォロワ回路24に入力される。第1の電位制御回路10aは、電流出力タイプのボルテージフォロワ回路として動作し、分割素子B1a、B2aのインピーダンスが等しいため、低電位電源端子9aの第1の電位Vnを、Vn=-Vdd1となるように制御する。なお、第2の電位Vdd1は、3次高調波歪が最低になる第1の電位Vnの絶対値に等しくするのが望ましい。例えば第2の電位Vdd1を1.4Vに設定すると、第1の電位Vnは-1.4Vになり、GSM方式に最適な値になる。本実施形態においては、増幅回路21aのバイアス回路として分割回路20aを用いており、第1のトランジスタN6とカレントミラーを構成する第2のトランジスタN4が増幅回路21aに定電流を生成している。その結果、バイアス回路を別途設ける必要がなく、必要なレイアウト面積が小さくなるとともに、第1の電位生成回路7に流れるバイアス電流を低減することができる。第1の電位制御回路10aは、第1の電位Vnを安定化するため常時動作しており、第2の電位生成回路11及び第1の電位生成回路7に電流が流れている。例えばチャージポンプを用いた第1の電位生成回路は、電流供給能力が低く、バイアス電流でも負担になる可能性がある。しかし、第1の電位制御回路10aは、第1の電位生成回路7に流れるバイアス電流を低減できるため、消費電流の増大やノイズ発生の可能性を低減することができる。また、分割素子B1a、B2aのインピーダンスを小さくして、第1の電位Vnの変動に対する応答を速くすると、バイアス電流が増加し、第1の電位生成回路7の負担が増加する。しかし、本実施形態においては、分割回路20aの分割素子B1a、B2aに第1のトランジスタN5、N6がそれぞれ設けられているため、抵抗R21、R22のそれぞれの両端の電圧を低下させることができる。その結果、分割回路20aの消費電流を低減することができ、例えば1μA程度とすることができ、第1の電位生成回路7のチャージポンプ17に負担を与えることはない。上記以外の効果については、第1の実施形態と同様である。次に、第3の実施形態について説明する。図11は、第3の実施形態に係る半導体スイッチを例示するブロック図である。図12は、第3の実施形態における第1の電位制御回路を例示する回路図である。本実施形態は、上記の第1及び第2の実施形態と比較して、第1の電位制御回路の構成が異なっている。すなわち、本実施形態においては、上記の第2の実施形態における第1の電位制御回路10aの替わりに、第1の電位制御回路10bが設けられる。本実施形態に係る半導体スイッチ1bの第1の電位制御回路10b以外の構成は、第2の実施形態に係る半導体スイッチ1aと同様である。なお、高周波端子RF1~RF4はGSM方式、高周波端子RF5、RF6はUMTS方式にそれぞれ設定されている。第1の電位制御回路10bは、第2の実施形態における第1の電位制御回路10aと比較して、増幅回路21a、ソースフォロワ回路24の構成が異なる。すなわち、第1の電位制御回路10bにおいては、ソースフォロワ回路24の替わりにソースフォロワ回路破線24aで囲んだ部分が設けられ、増幅回路21bは、差動増幅回路23aとソースフォロワ回路24aとで構成される。また、第1の電位制御回路10bは、基準電位生成回路破線25で囲んだ部分が追加されている。基準電位生成回路25には、インタフェース回路5により、端子切替信号INをデコードされた信号D5、D6が入力される。ソースフォロワ回路24aは、第2の実施形態におけるソースフォロワ回路24と比較して、ダイオードDi2が削除されている点が異なる。すなわち、ソースフォロワ回路24aにおいては、レベルシフト用のダイオードDi1が、NMOSN1のソースと低電位電源端子9aと間に接続されている。第1の電位制御回路10bは、基準電位Vrefが端子切替信号INに応じて変化する構成のため、レベルシフト用のダイオードDi1で構成されている。基準電位生成回路25は、デコード信号D5、D6の論理和を生成する論理和回路OR26と、OR26の出力電位を分割して基準電位Vrefを生成する分割抵抗R23、R24を有する。なお、分割抵抗R23、R24は同種類の抵抗であり、分割比は、製造プロセスのばらつきや温度による抵抗値の変動の影響を受けない。OR26には、電源電位として第2の電位Vdd1と接地電位0Vとが供給されている。OR26は、デコード信号D5、D6の少なくとも1つハイレベルのとき、すなわち、UMTS方式の高周波端子RF5またはRF6が選択されているとき、ハイレベルとして第2の電位Vdd1を出力する。このとき、分割抵抗R23、R24は、第2の電位Vdd1を分割した電位を基準電位Vrefとして出力する。第2の電位Vdd1は、定電圧に安定化されているため、基準電位Vrefは、製造プロセスのばらつきや温度による影響を受けない。また、デコード信号D5、D6のいずれもがローレベルのとき、すなわちGSM方式の高周波端子RF1~RF4が選択されているとき、OR26は、ローレベルとして接地電位0Vを出力する。このとき、分割抵抗R23、R24は、基準電位Vrefとして、接地電位0Vを出力する。第1の電位Vnは、Vn=-Vdd12×Vrefになる。例えば、上記と同様に第2の電位Vdd1が1.4Vとすると、基準電位Vrefが0.3Vのとき、第1の電位Vnは、UMTS方式に最適な-0.8Vになる。また、基準電位Vrefが接地電位0Vのときは、第1の電位Vnは、-1.4Vである。したがって、GSM方式の高周波端子RF1~RF4が選択されたとき、第1の電位Vnは-1.4Vになり、UMTS方式の高周波端子RF5、RF6が選択されたとき、第1の電位Vnは、-0.8Vになる。本実施形態においては、端子切替信号INに応じて、第1の電位Vnを高周波信号の通信方式の最適値に設定している。その結果、3次高調波歪の増加を抑制して高周波特性を改善することができる。上記以外の効果については、第1の実施形態と同様である。次に、第4の実施形態について説明する。図13は、第4の実施形態に係る半導体スイッチを例示するブロック図である。図13に表したように、第4の実施形態は、第1の実施形態と比較して、インタフェース回路5と電源回路6と、第1の電位制御回路10の構成が異なっている。すなわち、第4の実施形態においては、第1の実施形態におけるインタフェース回路5と電源回路6と第1の電位制御回路10の替わりに、それぞれインタフェース回路5bと電源回路破線6aで囲んだ部分と第1の電位制御回路10cが設けられている。スイッチ部3及び駆動回路4については、第1の実施形態と同様である。半導体スイッチ1cは、第1~第3の実施形態と同様に動作する通常の動作モードの機能と、電源回路6aの第1の電位Vnを供給する電流供給能力が通常の動作モードよりも小さいスリープモードの機能とを有している。図14は、第4の実施形態におけるインタフェース回路を例示する回路図である。図14に表したように、インタフェース回路5bは、外部から入力される端子切替信号INをデコードして、デコードされた信号D1~D6を駆動回路4に出力し、モード信号Enを第1の電位制御回路10cと電源回路6aとに出力する。信号D1~D6は、第1の実施形態と同様であり、スイッチ部3における共通端子ANTと複数の高周波端子RF1~RF6との間の接続を切り替える信号である。モード信号Enは、半導体スイッチ1cを通常の動作モードまたはスリープモードに切替える信号であり、動作モードのときハイレベル、スリープモードのときローレベルになる。なお、インタフェース回路5bは、動作モードまたはスリープモードに切替えるモード信号Enを3ビットの端子切替信号INからデコードしているが、端子切替信号INと独立した1ビットのモード信号Enを入力してもよい。また、インタフェース回路5bとして、端子切替信号INがパラレル信号の場合の構成を例示したが、シリアル信号の場合についても同様に構成することができる。また、インタフェース回路5bには電源電位Vddが供給される。しかし、端子切替信号INの電位によっては、インタフェース回路5bに、第2の電位Vdd1を電源電位として供給してもよい。電源回路6aは、電源電位Vddから負の第1の電位Vnを生成する第1の電位生成回路7aと、電源電位Vddを降圧した第2の電位Vdd1を生成する第2の電位生成回路11とを備えている。第1の電位Vnは、SOI基板2上に設けられた電源回路6aから低電位電源端子9aを介して駆動回路4に供給される。第2の電位Vdd1は、内部回路用の電源として、第1の電位制御回路10cに供給される。なお、第2の電位生成回路11は、第1の実施形態と同様である。図15は、第4の実施形態における第1の電位生成回路を例示する回路図である。第1の電位生成回路7aは、第1の実施形態における第1の電位生成回路7と比較して、バイアス回路43を有する発振回路16の替わりに、バイアス回路43aを有する発振回路16aが設けられている。チャージポンプ17、ローパスフィルタ18、リングオシレータ41、出力バッファ42については、第1の実施形態と同様である。バイアス回路43aは、インタフェース回路5aでデコードされたモード信号Enを入力して、モード信号Enがハイレベルのとき、すなわち通常の動作モードのとき、リングオシレータ41及び出力バッファ42にバイアスを供給する。また、モード信号Enがローレベルのとき、すなわちスリープモードのときは、バイアス電流を遮断して、リングオシレータ41の発振を停止する。なお、バイアス回路43aの抵抗R2は、動作モードのリングオシレータ41及び出力バッファ42に流れる電流を規定している。第1の電位生成回路7aは、スリープモードのとき、発振回路16aが発振を停止するため、チャージポンプ17は動作を停止し、第1の電位Vnを生成しない。その結果、第1の電位生成回路7aの消費電力が抑制される。また、ローパスフィルタ18の出力コンデンサCnは、第1の電位Vnに充電されている。その結果、低電位電源端子9aと接地との間にリーク電流が流れると出力コンデンサCnが放電し、第1の電位Vnが上昇して、接地電位に近づく。図16は、第4の実施形態における第1の電位制御回路を例示する回路図である。図16に表したように、第1の電位制御回路10cは、第2の実施形態における第1の電位制御回路10aと比較して、分割回路20aと、増幅回路21aの構成が異なっている。すなわち、第1の電位制御回路10cにおいては、分割回路20aの替わりにスリープモードのとき電流が遮断される分割回路破線20bで囲んだ部分が設けられている。また、増幅回路21aに、差動増幅回路23a及びソースフォロワ回路24の電流をスリープモードのとき遮断する遮断トランジスタP3を追加した増幅回路21bが設けられている。遮断トランジスタP3のゲートには、モード信号Enをインバータで反転した信号En-が入力される。分割回路20bにおいては、分割回路20aの分割素子B1a、B2aの替わりに、それぞれ分割素子B1b、B2bが設けられている。また、分割素子B1b、B2bは、分割素子B1a、B2aにそれぞれ遮断トランジスタP4、PMOSP5が追加されて構成されている。遮断トランジスタP4は、分割素子B1bにおいて直列に挿入されている。遮断トランジスタP4のゲートには、モード信号Enをインバータで反転した信号En-が入力される。PMOSP5は、分割素子B2bにおいて直列に挿入されている。PMOSP5のゲートには、第1の電位Vnが供給される。なお、遮断トランジスタP3、P4は、PMOSであり、PMOSP5は、遮断トランジスタP3、P4と電気的特性が揃えられたペア性を有する素子である。PMOSP5は、分割素子B1b、B2bのインピーダンスを等しくするために設けられている。モード信号Enがハイレベルのとき、すなわち通常の動作モードのとき、遮断トランジスタP3、P4はオンする。また、PMOSP5は、第1の電位生成回路7aが第1の電位Vnを生成するとオンする。その結果、第1のトランジスタN6を有する分割回路20bに電流が流れ、分割素子B1b、B2bの接続点に第2の電位Vdd1と第1の電位Vnとの電位差を分割した電位V1が出力される。また、第2のトランジスタN4を有する増幅回路21bに電流が流れ、第1の電位Vnは、基準電位Vref=0に対して、Vn=-Vdd1に安定化される。また、モード信号Enがローレベルのとき、すなわちスリープモードのとき、遮断トランジスタP3、P4はオフする。その結果、第1のトランジスタN6を有する分割回路20bの電流と第2のトランジスタN4を有する増幅回路21bの電流とがそれぞれ遮断される。すなわち、第1の電位制御回路10cは、第2の電位Vdd1の供給が遮断されて、低電位電源端子9aと第1の電位制御回路10cとの間は、ハイインピーダンス状態になり、リーク電流が抑制される。本実施形態においては、スリープモードのとき、第1の電位生成回路7aの発振回路16aが発振を停止して第1の電位Vnの生成を停止する。その結果、消費電力を低減することができる。また、本実施形態においては、スリープモードのとき、第1の電位制御回路10cは、第2の電位Vdd1の供給が遮断されて、低電位電源端子9aに接続された第1の電位制御回路10cがハイインピーダンス状態になる。その結果、リーク電流が抑制され、第1の電位Vnは、出力コンデンサCnにより直前の動作モードにおける電位値に維持されるため、スリープモードから動作モードに切り替わる際に第1の電位Vnが定常値に達するのに要する時間ウェークアップ時間をほぼゼロにできる。また、本実施形態における通常の動作モードの動作は、第2の実施形態と同様であり、上記以外の本実施形態の効果は、第2の実施形態と同様である。次に、第5の実施形態について説明する。図17は、第5の実施形態における第1の電位生成回路の発振回路を例示する回路図である。図17に表したように、第5の実施形態は、第4の実施形態と比較して、第1の電位生成回路7aの発振回路16aの構成が異なる。すなわち、発振回路16bにおいては、発振回路16aのバイアス回路43aの替わりにバイアス回路43bが設けられている。これ以外については、第5の実施形態は、第4の実施形態と同様である。バイアス回路43bは、バイアス回路43aに抵抗値が抵抗R2よりも大きい抵抗R1が追加されている。バイアス回路43bは、モード信号Enに応じて、リングオシレータ41及び出力バッファ42の電流値を、通常の動作モードとスリープモードとで切替えている。すなわち、バイアス回路43bは、動作モードのとき、抵抗R1、R2を並列接続した合成抵抗により規定される電流をリングオシレータ41及び出力バッファ42に流す。また、バイアス回路43bは、スリープモードのとき、抵抗R1で規定される電流をリングオシレータ41及び出力バッファ42に流す。例えば、スリープモードにときの電流を通常の動作モードのときの約1/10にする。その結果、スリープモードのときの第1の電位生成回路の電流供給能力は、通常の動作モードのときの電流供給能力よりも小さくなる。本実施形態においては、スリープモードにときに第1の電位生成回路が動作を停止する場合と比較すると、スリープモードにおける消費電力が増加する。しかし、本実施形態は、第1の電位制御回路10cがハイインピーダンス状態となってもわずかに残る低電位電源端子9aのリーク電流リークパスに対して、第1の電位Vnの低下を補償することができる。すなわち、極めて長い時間、例えば1sが経過しても、リーク電流による出力コンデンサCnの放電を補償することができる。その結果、長い期間スリープモードにされた後に動作モードに切り替えられた場合のウェークアップ時間を短縮し、ほぼゼロにすることができる。また、本実施形態における通常の動作モードの動作は、第2の実施形態と同様であり、上記以外の本実施形態の効果は、第2の実施形態と同様である。次に、第6の実施形態について説明する。図18は、第6の実施形態における第1の電位生成回路の発振回路を例示する回路図である。図18に表したように、第6の実施形態は、第4の実施形態と比較して、第1の電位生成回路7aの発振回路16aの構成が異なる。すなわち、発振回路16cは、発振回路16aの出力バッファ42の替わりに出力バッファ42aが設けられ、さらに出力バッファ42aの入力をスリープモードのときにハイレベルに保持する電位保持回路44が追加されている。これ以外については、第6の実施形態は、第4の実施形態と同様である。出力バッファ42aは、発振回路16aの出力バッファ42と比較して、バイアス回路43aにより電流が制御されない電源直結型である点が異なる。すなわち、出力バッファ42は、バイアス回路43aで電流を制御することができる電流制御型で構成されていた。これに対して、本実施形態における出力バッファ42aは、電源直結型で構成されているため、電流供給能力が高く、電源を投入してから第1の電位Vnが定常値に達するまでの時間スタートアップ時間を短くすることができる。電位保持回路44は、スリープモードのときに出力バッファ42aの入力をプルアップする。リングオシレータ41の出力は、スリープモードのときハイインピーダンス状態になり出力電位が不定になるため、電位保持回路44により、出力バッファ42aの入力を安定させる。その結果、出力バッファ42aの入力は、ハイレベルに固定され、出力バッファ42aに貫通電流が流れるのを防止している。なお、本実施形態における電位保持回路44は、PMOSであり、ゲートには、モード信号Enが入力されている。しかし、電位保持回路は、スリープモードのときに出力バッファ42aの入力をハイレベルまたはローレベルに固定できればよく、NMOSなどでプルダウンしてもよい。また、本実施形態における発振回路16cは、バイアス回路43aを有する構成を例示している。しかし、バイアス回路43aの替わりにバイアス回路43bが設けられてもよい。本実施形態の上記以外の効果については、第2の実施形態と同様である。次に、第7の実施形態について説明する。図19は、第7の実施形態に係る半導体スイッチを例示するブロック図である。図19に表したように、第7の実施形態は、第4の実施形態と比較して、駆動回路4及び電源回路6aの構成が異なり、また第2の電位制御回路28が追加されている点が異なっている。すなわち、第7の実施形態においては、駆動回路4及び電源回路6aの替わりに、それぞれ駆動回路4a及び電源回路破線6bで囲んだ部分が設けられている。スイッチ部3、インタフェース回路5bについては、第4の実施形態と同様である。半導体スイッチ1dは、通常の動作モードの機能と、電源回路6bにおける第1の電位Vn及び第3の電位Vpを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。駆動回路4aは、第1の実施形態における駆動回路4と比較して、高電位電源端子9に正の電源電位として第3の電位Vpが供給される点が異なる。図20は、レベルシフト回路を例示する他の回路図である。図20に表したように、レベルシフト回路45には、高電位電源端子9を介して正の第3の電位Vpが供給され、低電位電源端子9aを介して負の第1の電位Vnが供給される。駆動回路4aは、例えばレベルシフト回路45と同一回路の6つのレベルシフト回路で構成され、デコード信号D1~D6をそれぞれ入力して、制御信号Con1a、Con1b~Con6a、Con6bを出力する。レベルシフト回路45は、第1のレベルシフト回路46と第2のレベルシフト回路47とを有する。第1のレベルシフト回路46は、一対のNMOSN11、N12と、一対のPMOSP11、P12とを有する。第2のレベルシフト回路47は、一対のPMOSP21、P22と、一対のNMOSN23、N24とを有する。NMOSN11、N12のソースは、それぞれ接地に接続されている。NMOSN11のゲートにはデコード信号D1が入力される。NMOSN12のゲートには、インバータ15を介してデコード信号D1を反転した信号D1-が入力される。NMOSN11、N12のドレインは、それぞれPMOSP11、P12のドレインと接続されている。PMOSP11、P12のそれぞれのソースには、高電位電源端子9を介して、第3の電位Vpが供給される。PMOSP11のゲートは、PMOSP12のドレインと接続され、これらは第1のレベルシフト回路46の差動出力の一方のラインOUT1Bに接続されている。PMOSP12のゲートは、PMOSP11のドレインと接続され、これらは第1のレベルシフト回路46の差動出力の他方のラインOUT1Aに接続されている。上記ラインOUT1A、OUT1Bはそれぞれ第2のレベルシフト回路47のPMOSP21、P22のゲートに接続される。ラインOUT1A、OUT1Bを介して第1のレベルシフト回路46の出力は、第2のレベルシフト回路47へ入力される。PMOSP21、P22のそれぞれのソースには、高電位電源端子9を介して、第1の電位Vpが供給される。PMOSP21のドレインは、NMOSN23のドレインと接続され、これらの接続ノードから、制御信号Con1aが出力される。PMOSP22のドレインはNMOSN24のドレインと接続され、これらの接続ノードから、制御信号Con1bが出力される。制御信号Con1a、Con1bのハイレベルの電位としてオン電位Von、ローレベルの電位としてオフ電位Voffが、スイッチ部3のスルーFET、シャントFETのゲートに供給される。第1のレベルシフト回路46は、入力のハイレベルがVdd1、ローレベルが0Vであるデコード信号D1を、ハイレベルが第3の電位Vp、ローレベルが0V接地電位の差動信号として出力する。すなわち、ハイレベルの電位を第3の電位Vpに変換する。また第2のレベルシフト回路47は、その出力レベルをハイレベルが第3の電位Vp、ローレベルが第1の電位Vnの差動信号として出力する。すなわちローレベルの電位を第1の電位Vnに変換する。レベルシフト回路45は、入力のハイレベルがVdd1、ローレベルが0Vであるデコード信号D1を、ハイレベルが第3の電位Vp、ローレベルが第1の電位Vnの差動信号として出力する。すなわち、入力されたハイレベル及びローレベルの電位をそれぞれ第3の電位Vp、第1の電位Vnに変換する。なお、レベルシフト回路45としては、ハイレベルがVdd1、ローレベルが0Vであるデコード信号D1を、ハイレベルが第3の電位Vp、ローレベルが第1の電位Vnの制御信号Con1a、Con1bにレベルシフトできればよい。レベルシフト回路45は、図20に表した構成でなくてもよく、他の構成でもよい。デコード信号D2~D6をレベルシフトして制御信号Con2a、Con2b~Con6a、Con6bを出力する他のレベルシフト回路についても同様である。図21は、第7の実施形態における第3の電位生成回路を例示する回路図である。図21に表したように、第3の電位生成回路27は、チャージポンプ17a、ローパスフィルタ18aを有している。ローパスフィルタ18aは、第4の実施形態における第1の電位生成回路7aのローパスフィルタ18と同様である。チャージポンプ17aは、第1の電位生成回路7aのチャージポンプ17と比較して、ダイオードの向きと数が異なっている。すなわち、チャージポンプ17aは、直列接続した5つのダイオードと、各ダイオード間に一端が接続された4つのコンデンサとを有する。直列接続した5つのダイオードのアノード側は、接地され、カソード側は、ローパスフィルタ18aに接続されている。各コンデンサの他端には、発振回路16aから差動クロック信号CK、CK-が交互に供給されている。なお、ダイオード及びコンデンサの数は、生成する電位に応じて任意数とすることができる。第1の電位生成回路7aと同様に、差動クロック信号CK、CK-による電荷の蓄積、移動によりチャージポンプ17aに正の電位が生成される。ローパスフィルタ18aは、抵抗とコンデンサで構成され、チャージポンプ17aの出力のノイズを除去する。高電位電源端子9に接続されたローパスフィルタ18aの出力コンデンサCpの接地に対する端子電圧が、第3の電位Vpになる。電源端子8から供給される電源電位Vddは、例えば2.3Vであり、第3の電位Vpは、例えば3.4Vである。第3の電位生成回路27には、第1の電位生成回路7aの発振回路16cで生成されたクロック信号CK、CK-が入力されるため、スリープモードのとき第3の電位生成回路27は、第3の電位Vpの生成を停止する。図22は、第7の実施形態における第2の電位制御回路を例示する回路図である。図22に表したように、第2の電位制御回路28は、第3の電位Vpを分割する分割回路48、高電位電源端子9と接地と間の電流を制御する電流制御回路49、増幅回路60を有している。分割回路48は、高電位電源端子9と接地との間に遮断トランジスタN36を介して接続され、抵抗R31~33とダイオードDi31~Di33と遮断トランジスタN36とを有している。直列に接続された抵抗とダイオードとを1つのユニットとして、複数のユニットと遮断トランジスタN36とが直列に接続される。すなわち、直列に接続された抵抗R31とダイオードDi31、直列に接続された抵抗R32とダイオードDi32、直列に接続された抵抗R33とダイオードDi33、との3つのユニットと遮断トランジスタN36とが高電位電源端子9と接地との間に接続される。抵抗R33とダイオードDi33のユニットの電位が、第3の電位Vpを分割した電位として、増幅回路60の非反転入力端子に入力される。なお、抵抗R31~R33の各抵抗値は、等しく設定され、ダイオードDi31~Di33は電気的特性が揃えられている。電流制御回路49は、高電位電源端子9と接地GNDとの間に遮断トランジスタN35を介して接続され、NMOSN31~N34を有している。NMOSN31~N33は、それぞれダイオード接続され、また互いに直列に接続されている。NMOSN34は、直列に接続されたNMOSN31~N33と遮断トランジスタN35との間に接続される。NMOSN34のゲートは、増幅回路60の出力に接続され、NMOSN1の電流が、増幅回路60により制御される。増幅回路60の反転入力端子には、基準電位Vrefが入力される。遮断トランジスタN35、N36のゲートには、モード信号Enが入力される。通常の動作モードのとき、すなわちモード信号Enがハイレベルのとき、遮断トランジスタN35、N36はオンする。したがって、動作モードのとき、増幅回路60は、非反転入力端子に入力される第3の電位Vpを分割した電位が、基準電位Vrefと等しくなるように、NMOSN34のゲート電位を制御して電流制御回路49に流れる電流を制御する。その結果、第3の電位Vpは、Vp=3×Vrefとなるように安定化される。例えば、基準電位Vrefが、1.14Vのとき、第3の電位Vpは、3.42Vになる。なお、遮断トランジスタN35、N36のオン抵抗は、抵抗R31~R33の抵抗値と比較して十分に小さい。また、スリープモードのとき、すなわち、モード信号Enがローレベルのとき、遮断トランジスタN35、N36はオフし、高電位電源端子9に接続された第2の電位制御回路28がハイインピーダンス状態になる。その結果、第2の電位制御回路28を介して、高電位電源端子9から接地に流れる電流は遮断され、高電位電源端子9のリーク電流が抑制される。また、上記のとおり、スリープモードのときは、低電位電源端子9aに接続された第1の電位制御回路10cがハイインピーダンス状態になる。その結果、第1の電位制御回路10cを介して、接地から低電位電源端子9aに流れる電流は遮断され、低電位電源端子9aのリーク電流が抑制される。このように、本実施形態においては、スリープモードのとき、第1の電位生成回路7aの発振回路16aが発振を停止して第1の電位Vn及び第3の電位Vpの生成を停止する。その結果、消費電力を低減することができる。また、本実施形態においては、スリープモードのとき、低電位電源端子9aに接続された第1の電位制御回路10cと高電位電源端子9に接続された第2の電位制御回路28とがハイインピーダンス状態になり、低電位電源端子9aと高電位電源端子9のリーク電流が抑制される。その結果、第1の電位Vn及び第3の電位Vpは、それぞれ出力コンデンサCn、Cpにより直前の動作モードにおける電位値に維持され、スリープモードから動作モードに切り替わる際に第1の電位Vn及び第3の電位Vpが定常値に達するのに要する時間ウェークアップ時間をほぼゼロにできる。また、本実施形態においては、電源端子8から供給される正の電源電位Vddよりも高い第3の電位Vpを高電位電源端子9に供給しているため、スイッチ部3の挿入損失を低減することができる。本実施形態における上記以外の通常の動作モードの動作は、第4の実施形態と同様であり、上記以外の本実施形態の効果は、第4の実施形態と同様である。なお、本実施形態においては、第4の実施形態における発振回路16aを用いた構成を例示したが、発振回路16aの替わりに第5の実施形態における発振回路16b、または第6の実施形態における発振回路16cを設けてもよい。次に、第8の実施形態について説明する。図23は、第8の実施形態に係る半導体スイッチを例示するブロック図である。図23に表したように、第8の実施形態は、第7の実施形態と比較して、電源投入検出回路29が追加されている点が異なっている。スイッチ部3、駆動回路4a、インタフェース回路5b、電源回路6b、第1の電位制御回路10c及び第2の電位制御回路28については、第7の実施形態と同様である。半導体スイッチ1eは、通常の動作モードの機能と、電源回路6bにおける第1の電位Vn及び第3の電位Vpを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。電源投入検出回路29は、第2の電位生成回路11により生成された第2の電位Vdd1を入力して電源投入を検出し、モード信号Enを電源投入時にマスクした出力信号S1を出力する回路である。電源投入検出回路29の出力信号S1は、第1の電位制御回路10c及び第2の電位制御回路28のモード信号Enとして、第1の電位制御回路10c及び第2の電位制御回路28に供給される。図24は、第8の実施形態における電源投入検出回路を例示する回路図である。図24に表したように、電源投入検出回路29は、電源投入時に第2の電位Vdd1を抵抗とコンデンサとで積分し、2段のインバータで構成されたバッファを介して、電源投入を検出する。そして、検出された電源投入信号S2とモード信号Enとの論理積を生成して、信号S1として出力する。電源投入検出回路29は、電源投入直後から抵抗とコンデンサとの時定数で定まる時間T1までの間は、電源投入信号S2としてローレベルを出力し、信号S1としてモード信号Enのレベルによらずローレベルを出力する。また、電源投入検出回路29は、電源投入から時間T1の後は、電源投入信号S2としてハイレベルを出力し、信号S1としてモード信号Enを出力する。なお、電源端子8に外部から供給される電源電位Vddは、電源投入時に極めて緩やかに上場し、立上がり時間が大きくなる可能性がある。その場合、抵抗とコンデンサとで構成された積分回路が応答せず電源投入を検出できない可能性がある。これに対して、第2の電位Vdd1の立上がり時間は一般に短いため、抵抗とコンデンサとで構成された積分回路は、第2の電位Vdd1の立上がりに応答して、電源投入を検出できる。そこで、電源投入検出回路29は、電源投入を検出するために、第2の電位Vdd1の立上がりを積分している。また、上記のとおり、本実施形態においては、第1の電位制御回路10c及び第2の電位制御回路28のモード信号Enとして、電源投入検出回路29の出力信号S1が入力される。電源投入直後から時間T1までの間は、信号S1はローレベルのため、第1の電位制御回路10c及び第2の電位制御回路28は、ハイインピーダンス状態になり、これらの回路によるリーク電流は生じない。その結果、時間T1を適切に設定することにより、第1の電位制御回路10c及び第2の電位制御回路28を設けたことによるスタートアップ時間の増加を抑制することができる。なお、本実施形態におけるスタートアップ時間は、電源を投入してから第1の電位Vn及び第3の電位Vpが所定の値に達する時間である。また、本実施形態の上記以外の効果は、第7の実施形態の効果と同様である。次に、第9の実施形態について説明する。図25は、第9の実施形態に係る半導体スイッチを例示するブロック図である。図25に表したように、第9の実施形態は、第7の実施形態と比較して、第2の電位制御回路28の構成が異なっている。すなわち、第9の実施形態においては、第2の電位制御回路28の替わりに第2の電位制御回路28aが設けられている。スイッチ部3、駆動回路4a、インタフェース回路5b、電源回路6b及び第1の電位制御回路10cについては、第7の実施形態と同様である。半導体スイッチ1fは、通常の動作モードの機能と、電源回路6bにおける第1の電位Vn及び第3の電位Vpを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。第2の電位制御回路28aは、第7の実施形態における第2の電位制御回路28に電源投入時にモード信号Enをマスクした出力信号S3を出力する機能が追加されている。第2の電位制御回路28aの出力信号S3は、第1の電位制御回路10cのモード信号Enとして第1の電位制御回路10cに供給される。図26は、第9の実施形態における第2の電位制御回路を例示する回路図である。図26に表したように、第2の電位制御回路28aは、第2の電位制御回路28に、比較回路61と論理積回路AND62とが追加され、遮断トランジスタN35、N36のゲートには、AND62を介してモード信号Enが入力される。また、抵抗R32は、直列接続された抵抗R32a、R32bで構成されている。抵抗R32a、R32bは、抵抗R32の電位をさらに分割して、抵抗R33の電位として増幅回路60の非反転入力端子に入力される電位よりも少しだけ高い電位を生成して、比較回路61の非反転入力端子に供給する。また、比較回路61の反転入力端子には、基準電位Vrefが入力される。比較回路61は、非反転入力端子の電位が、反転入力端子の電位よりも高いときハイレベルを出力し、低いときローレベルを出力する。比較回路61の出力信号S4は、AND62に入力される。AND62は、モード信号Enと比較回路61の出力信号S4との論理積を生成し、第2の電位制御回路28aの出力信号S3として出力する。また、出力信号S3は、遮断トランジスタN35、N36のゲートに入力される。通常の動作モードのとき、すなわちモード信号Enがハイレベルのときは、比較回路61の出力信号S4が、第2の電位制御回路28aの出力信号S3として出力される。また、スリープモードのとき、すなわちモード信号Enがローレベルのときは、第2の電位制御回路28aは、比較回路61の出力信号S4のレベルによらず、出力信号S3としてローレベルを出力する。図27は、第9の実施形態における第2の電位制御回路の主要な信号を例示するタイミングチャートであり、aは第3の電位Vp、bは第2の電位制御回路の出力信号S3である。図27に表したように、モード信号Enがハイレベルのときは、電源投入直後に第3の電位Vpが3×Vrefよりも少しだけ低い電位に上昇するまで図27a、第2の電位制御回路28aの非反転入力端子の電位は、基準電位Vrefよりも低い。その結果、第2の電位制御回路28aは、出力信号S3としてローレベルを出力する図27b。また、第3の電位Vpが3×Vrefよりも少しだけ低い電位に達すると図27a、第2の電位制御回路28aは、出力信号S3としてハイレベルを出力する図27b。このように、第2の電位制御回路28aは、動作モードのとき、すなわちモード信号Enがハイレベルのとき、第3の電位Vpが、電源投入直後から第3の電位Vpが3×Vrefよりも少しだけ低い電位に上昇するまで出力信号S3としてローレベルを出力する。そして、第3の電位Vpが3×Vrefよりも少しだけ低い電位よりも上昇すると、出力信号S3としてハイレベルを出力する。出力信号S3は、遮断トランジスタN35、N36のゲートに入力されるため、第2の電位制御回路28aは、電源投入直後の出力信号S3がローレベルの期間は、電流が遮断され、ハイインピーダンス状態になる。その結果、高電位電源端子9のリーク電流が抑制され、第2の電位制御回路28を設けたことによるスタートアップ時間の増加を抑制することができる。また、上記のとおり、出力信号S3は、第1の電位制御回路10cのモード信号Enとして第1の電位制御回路10cに供給されているため、出力信号S3がローレベルの期間は、第1の電位制御回路10cは、電流が遮断され、ハイインピーダンス状態になる。その結果、低電位電源端子9aのリーク電流が抑制され、第1の電位制御回路28を設けたことによるスタートアップ時間の増加を抑制することができる。また、本実施形態の上記以外の効果は、第7の実施形態の効果と同様である。次に、第10の実施形態について説明する。図28は、第10の実施形態における第1のトランジスタの等価回路図である。図29は、第10の実施形態における第1のトランジスタのレイアウトを例示する平面図である。本実施形態は、上記の第1、第2及び第3の実施形態と比較して、第1のトランジスタの構成が異なっている。すなわち、本実施形態においては、上記の第2の実施形態における第1のトランジスタN5が、一対のトランジスタ51、52で構成され、第1のトランジスタN6が、一対のトランジスタ53、54で構成されている。本実施形態に係る半導体スイッチの第1のトランジスタN5、N6以外の構成は、第2の実施形態に係る半導体スイッチ1aと同様である。第1のトランジスタN5は、並列に接続された一対のトランジスタ51、52で構成される。また、第1のトランジスタN6は、並列に接続された一対のトランジスタ53、54で構成される。トランジスタ52は、一対のトランジスタ53と54との間に設けられ、トランジスタ53は、一対のトランジスタ51と52との間に設けられている。すなわち、一対のトランジスタ51、52、一対のトランジスタ53、54は、それぞれ並行に配置される。そして、トランジスタ51のゲートは、ゲート配線N5gを介してトランジスタ52のゲートに接続される。トランジスタ51のソースは、ソース配線N5sを介してトランジスタ52のソースに接続される。トランジスタ51のドレインは、ドレイン配線N5dを介してトランジスタ52のドレインに接続される。また、トランジスタ53のゲートは、ゲート配線N6gを介してトランジスタ54のゲートに接続される。トランジスタ53のソースは、ソース配線N6sを介してトランジスタ54のソースに接続される。トランジスタ53のドレインは、ドレイン配線N6dを介してトランジスタ54のドレインに接続される。本実施形態は、第1のトランジスタN5が一対のトランジスタ51、52に、第1のトランジスタN6が一対のトランジスタ53、54にそれぞれ分散配置されている。その結果、製造プロセスのばらつきや温度の変化による素子特性の変動の影響が低減され、3次高調波歪の増加を抑制して高周波特性を改善することができる。なお、図29に表したライアウトは、例示であり、他のレイアウトも可能である。例えば第1のトランジスタN5、N6をそれぞれ点対称に配置した4つのトランジスタに分散配置してもよい。また、配線は、トランジスタの電極間を接続できればよく、他のレイアウトでもよい。次に、第11の実施形態について説明する。図30は、第11の実施形態に係る無線機器を例示するブロック図である。図30に表したように、無線機器30は、半導体スイッチ1b、アンテナ31、送受信回路32a、32b、無線制御回路33を備える。半導体スイッチ1bについては、第3の実施形態に係る半導体スイッチ1bと同様であり、端子切替信号INにより共通端子ANTと、6つの高周波端子RF1~RF6との間の接続を切り替える。また、上記のとおり半導体スイッチ1bにおいては、第1の電位制御回路10bには、端子切替信号INのデコード信号D1~D6のうちMSB側のD5、D6のみが入力される。したがって、第1の電位制御回路10bは、端子切替信号INが5、6の規定値のときにそれ以外のときとは異なる動作をし、共通端子ANTと高周波端子RF5または、共通端子ANTと高周波端子RF6との間の接続が切り替わったときの3次高調波歪の増加が抑制される。共通端子ANTは、アンテナ31に接続される。高周波端子RF1~RF6は、送受信回路32a、32bに接続される。アンテナ31は、携帯電話の無線通信、例えばGSM方式及びUMTS方式に対応した帯域、例えば、800M~2GHzの高周波信号を送受信する。送受信回路32aは、送信回路34a、34b、受信回路35a、35bを有し、GSM方式の高周波信号を送受信する。送信回路34aは、音声信号、映像信号、2値データなどの情報からなる送信信号をGSM方式の高周波信号に変調して半導体スイッチ1bの高周波端子RF1に出力する。送信回路34bは、送信信号をGSM方式の高周波信号に変調して半導体スイッチ1bの高周波端子RF2に出力する。受信回路35aは、高周波端子RF3から入力されるGSM方式の高周波信号を受信して、音声信号、映像信号、2値データなどの情報からなる受信信号に復調する。受信回路35bは、高周波端子RF4から入力されるGSM方式の高周波信号を受信して、受信信号を復調する。送受信回路32bは、送信回路36a、36b、受信回路37a、37b、デュプレクサ38a、38bを有し、UMTS方式の高周波信号を送受信する。送信回路36aは、送信信号をUMTS方式の高周波信号に変調してデュプレクサ38aを介して高周波端子RF5に出力する。受信回路37aは、デュプレクサ38aを介して高周波端子RF5から入力されるUMTS方式の高周波信号を受信し受信信号に復調する。送信回路36bは、送信信号をUMTS方式の高周波信号に変調してデュプレクサ38bを介して高周波端子RF6に出力する。受信回路37bは、デュプレクサ38bを介して高周波端子RF6から入力されるUMTS方式の高周波信号を受信し受信信号に復調する。無線制御回路33は、半導体スイッチ1bに端子切替信号INを出力して半導体スイッチ1bの端子間の接続を制御する。また、送受信回路32a、32bを制御する。すなわち、送信回路34a、34b、36a、36b、受信回路35a、35b、37a、37bを制御する。例えば、送受信回路32aの送信回路34aを用いて送信する場合、無線制御回路33は、半導体スイッチ1bに端子切替信号INを出力して、共通端子ANTと半導体スイッチ1bの高周波端子RF1とを接続する。上記のとおり、半導体スイッチ1bにおいては、共通端子ANTと高周波端子RF1~RF4とのいずれかが接続された場合に、第1の電位制御回路10bは、第1の電位VnをGSMの最適値である-1.4Vに制御する。その結果、電力が大きいGSM方式に最適な第1の電位Vnに制御され、3次高調波歪の増加が抑制される。また、半導体スイッチ1bにおいては、共通端子ANTと高周波端子RF5または共通端子ANTと高周波端子RF6とが導通状態になった場合、第1の電位制御回路10bは、第1の電位VnをUMTSの最適値である-0.8Vに制御する。その結果、電力の比較的小さいUMTS方式に最適な第1の電位Vnになる。そのため、無線機器30によれば、半導体スイッチ1bの3次高調波歪の増加を抑制して、GSM方式、UMTS方式の高周波信号をそれぞれアンテナ31から送信することができる。なお、本実施形態は、第2の実施形態に係る半導体スイッチ1bをGSM方式及びUMTS方式に用いた構成について説明した。しかし、他の実施形態に係る半導体スイッチを用いてもよい、また、他の無線通信の方式に用いることもできる。また、本実施形態に係る無線機器30においては、変調及び復調が、それぞれ送信回路34a、34b、36a、36b及び受信回路35a、35b、37a、37bで行われる。しかし、共通の変復調回路を設け、送信回路に変調信号を出力し、また受信回路から入力した信号を復調する構成としてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。