"不揮発性メモリと、ダイナミックランダムアクセスメモリと、スタティックランダムアクセスメモリと、前記不揮発性メモリと前記ダイナミックランダムアクセスメモリ及び前記スタティックランダムアクセスメモリとの間でアクセスを行う制御回路とを含むメモリモジュールであって、前記メモリモジュールの外部からダイナミックランダムアクセスメモリヘアクセスするためのダイナミックランダムアクセスメモリインターフェースと、スタティックランダムアクセスメモリヘアクセスするためのスタティックランダムアクセスメモリインターフェースとを有し、前記ダイナミックランダムアクセスメモリは、複数のメモリインターフェースを装備し、前記ダイナミックランダムアクセスメモリが装備する前記複数のメモリインターフェースは、前記ダイナミックランダムアクセスメモリインターフェースと、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリに情報を転送するためのインターフェースである不揮発性メモリインターフェースとを含み、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリに転送された情報は、前記ダイナミックランダムアクセスメモリインターフェースから出力され、前記不揮発性メモリから前記スタティックランダムアクセスメモリに転送された情報は、前記スタティックランダムアクセスメモリインターフェースから出力されることを特徴とするメモリモジュール。請求項1において、電源投入直後、前記不揮発牲メモリの所定のアドレス領域のデータをスタティックランダムアクセスメモリへ転送することを特徴とするメモリモジュール。請求項1において、電源投入直後、前記不揮発性メモリの所定のアドレス領域のデータをダイナミィックランダムアクセスメモリへ転送することを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリと前記ダイナミックランダムアクセスメモリとの間のデータ転送は、前記ダイナミックランダムアクセスメモリインターフェースからの命令によって行われることを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリと前記スタティックランダムアクセスメモリとの間のデータ転送は、前記スタティックランダムアクセスメモリインターフェースからの命令によって行われることを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリから前記スタティックランダムアクセスメモリおよびダイナミックランダムアクセスメモリへのデータ転送は、エラー訂正されたデータを転送することを特徴とするメモリモジュール。請求項1において、前記スタティックランダムアクセスメモリおよびダイナミックランダムアクセスメモリから前記不揮発性メモリへのデータ転送は、アドレス代替処理が行われることを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリには、ブートプログラムを保持することを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリへ動作電源が投入された初期に転送されるデータの範囲を示す転送範囲データが、前記不揮発性メモリに保持されていることを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリと前記ダイナミッグランダムアクセスメモリは同程度のメモリ容量であり、前記スタティックランダムアクセスメモリは不揮発性メモリの11000以下のメモリ容量であることを特徴とするメモリモジュール。請求項1において、前記メモリモジュール内部で前記ダイナミックランダムアクセスメモリのデータ保持動作を行うことを特徴とするメモリモジュール。請求項1において、前記メモリモジュールの外部よりのアクセスが第1優先、前記メモリモジュール内部でのダイナミックランダムアクセスメモリのデータ保持動作を第2優先、前記不揮発性メモリとスタティックランダムアクセスメモリおよびダイナミックランダムアクセスメモリとの間のデータ転送を第3優先とすることを特徴とするメモリモジュール。請求項1において、前記ダイナミックランダムアクセスメモリはクロック同期型DRAMであり、前記メモリモジュール外部からの前記不揮発性メモリおよび前記ダイナミックランダムアクセスメモリへのアクセスはクロック同期型DRAMのインターフェースであることを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリはNAND型フラッシュメモリであり、前記ダイナミックランダムアクセスメモリはクロック同期型DRAMであることを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリはAND型フラッシュメモリであり、前記ダイナミックランダムアクセスメモリはクロック同期型DRAMであることを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリは、エラー検出とエラー訂正およびアドレス代替処理を行うことを特徴とするメモリモジュール。請求項1において、前記ダイナミックランダムアクセスメモリは、前記メモリモジュール外部からのアクセスを処理するための制御回路と、前記不揮発性メモリへ主体的にアクセスを行うための制御回路を装備するダイナミックランダムアクセスメモリであることを特徴とするメモリモジュール。請求項1において、前記ダイナミックランダムアクセスメモリは、前記不揮発性メモリに対して、主体的にアクセスを行う制御回路と、従属的にアクセスを処理する回路とを装備することを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリはスタティックランダムアクセスメモリとエラー検出訂正回路とアドレス代替処理回路を装備していることを特徴とするメモリモジュール。請求項1において、前記不揮発性メモリは、複数のメモリインターフェースを装備することを特徴とするメモリモジュール。不揮発性メモリと、ダイナミックランダムアクセスメモリと、スタティックランダムアクセスメモリと、前記不揮発性メモリと前記ダイナミックランダムアクセスメモリ及び前記スタティックランダムアクセスメモリとの間でアクセスを行う制御回路とを含むメモリモジュールと情報処理装置とを有し、前記情報処理装置は、スタティックメモリインターフェースを介して、前記メモリモジュール内の前記不揮発性メモリからスタティックランダムアクセスメモリに転送された情報の読み出しを行い、ダイナミックランダムアクセスメモリインターフェースを介して前記メモリモジュール内の前記不揮発性メモリからダイナミックランダムアクセスメモリに転送された情報の読み出しを行い、前記ダイナミックランダムアクセスメモリは、複数のメモリンターフェースを装備し、前記ダイナミックランダムアクセスメモリが装備する前記複数のメモリインターフェースは、前記ダイナミックランダムアクセスメモリインターフェースと、前記不揮発性メモリから前記ダイナミックランダムアクセスメモリに情報を転送するためのインターフェースである不揮発性メモリインターフェースとを含むこと特徴とするメモリシステム。本願発明者等は、本願に先立って携帯電話及びそれに使用されるフラッシュメモリとSRAMとが1パッケージに実装されたメモリモジュールとその動作について検討を行った。図32に示すように現在、携帯電話には情報処理装置PRCとメモリモジュールMCMが使用されている。情報処理装置PRCは中央演算装置CPUとSRAMコントローラから構成される。メモリモジュールMCMはNOR型フラッシュメモリNORFLASHとSRAMから構成される。情報処理装置PRCはSRAMインターフェースSRAMIFでメモリモジュールMCMにアクセスを行い、データの読み出しおよび書き込みを行う。電源投入後、情報処理装置PRCは、NOR型フラッシュメモリNORFLASHに格納されているブートデータを読み出し、自らを立ち上げる。その後、情報処理装置PRCはNOR型フラッシュメモリNORFLASHより必要に応じてアプリケーションプログラムを読みだし、中央演算装置CPUで実行する。SRAMはワークメモリとして機能し、中央演算装置CPUでの演算結果などが保存される。近年、携帯電話が取り扱うアプリケーション、データ、ワークエリアは携帯電話に付加される機能音楽やゲーム等配信等が増えるにつれて大きくなり、より大きな記憶容量のフラッシュメモリやSRAMが必要と予想される。さらに最近の携帯電話は高機能化が目覚しく、高速かつ大容量メモリのニーズが高まっている。現在、携帯電話に用いられているNOR型フラッシュメモリは、NOR構成と呼ばれるメモリアレイ方式を用いたNOR型フラッシュメモリである。NOR型は、メモリセルアレイの寄生抵抗を小さく抑えたアレイ構成であり、並列接続したメモリセル2個につき1個の割合でメタルビット線コンタクトを設けることで低抵抗化を図っている。このため、読み出し時間は約80nsとSRAMの読み出し時間とほぼ同等にすることができる。しかし、その反面、セル2個につき1個のコンタクトを設ける必要があるため、コンタクト部のチップ面積に占める割合が高く、1ビットのメモリセル当たりの面積が大きくなり、大容量化には対応仕切れないという課題がある。また、代表的な大容量フラッシュメモリには、メモリアレイにAND構成を用いているAND型フラッシュメモリとNAND構成を用いているNAND型フラッシュメモリがある。これらのフラッシュメモリは、16~128個のセルに対し1個のビット線コンタクトを設けるため、高密度のメモリアレイを実現できる。したがって、1ビットのメモリセル当たりの面積をNOR型フラッシュメモリより小さくでき、大容量化に対応できる。しかし、その反面、最初のデータを出力するまでの読み出し時間が、約25μsから50μsと遅く、SRAMとの整合性が取れないことが判明した。そこで本発明の目的の一つは、記憶容量が大きくかつ高速読み出し、書き込みが可能なROMとRAMを含むメモリシステムを提供することである。本発明の代表的な手段を示せば以下の通りである。情報処理装置と、フラッシュメモリと、SRAMと、複数のメモリバンクから構成されたDRAMを一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と、封止体と封止体外部との接続を行うための電極を設ける。この際に、情報処理装置からのフラッシュメモリ内のデータの読み出し要求に対する読み出し時間を高速化するため、SRAMとDRAMおよびフラッシュメモリにメモリコントローラを接続し、メモリコントローラによりフラッシュメモリからSRAMへあるいはSRAMからフラッシュメモリへデータ転送を行い、また、フラッシュメモリからDRAMへ、あるいはDRAMからフラッシュメモリへのデータ転送を行う。電源投入後及び転送命令が生じた際にはSRAMおよびDRAMへフラッシュメモリのデータの少なくとも一部をメモリコントローラにより転送する制御を行うとよい。また、前記メモリコントトローラでフラッシュメモリとDRAM間のデータ転送を行っている間でも、前記情報処置装置よりDRAMへ読出し及び書きこみのアクセスを受付け、高速にデータの読出し及び書きこみが行われるように制御しても良い。前記半導体装置内部でフラッシュメモリとDRAM間のデータ転送はバックグランドで行えるようにすると良い。さらに、前記メモリコントローラは、電源投入後のフラッシュメモリからDRAMへのデータ転送の際にDRAMのリフレッシュ制御もおこなう。フラッシュメモリからDRAMへのデータ転送の際には、DRAMに対してオートリフレッシュを行い、データ転送が終了したら、セルフリフレッシュ状態にし、その後、半導体装置外からのセルフリフレッシュ解除命令でセルフリフレッシュ状態を解除するように制御すると良い。また前記情報処理装置からのオートリフレッシュによって、前記メモリコントローラによるオートリフレッシュを中止するように制御しても良い。以上説明したように本発明によって得られる効果は以下の通りである。第1に、電源投入時にブートプログラムをFLASHからSRAMへ自動転送することで、携帯機器は、SRAMのブートプログアムを読み出し、すばやくが立ちあがることができる。第2に、電源投入時に必要なプログラムをFLASHからDRAMへ自動転送することで、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため携帯機器の高性能化が図れる。第3に、本発明に係るメモリシステムを適用したメモリモジュールではFLASHの一部のデータ、あるいは全データをコピーできる領域をDRAM内に確保し、あらかじめFLASHからDRAMへデータを転送しておくことで、DRAMと同等の速度でFLASHのデータ読み出しや書きこみができる。第4に、本メモリモジュールの内部で、FALSHからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。第5に、本メモリモジュールでは大容量のDRAMを用いるため、FLASHのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。第6に、本メモリモジュール内部でのロード命令やストア命令によるFLASH-DRAM間のデータ転送中であっても、これらのデータ転送を意識することなくメモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。第7に、メモリモジュール内部でオートリフレッシュは、電源投入後のFLASHからDRAMへの初期プログラムの転送開始からメモリモジュールの外部から、オートリフレッシュ命令が入力されるまで行うことによって、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。また、電源投入後のFLASHからDRAMへの初期プログラムの転送が終了した後に、DRAMをセルフリフレッシュ状態にすることで、メモリモジュール外部よりセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でDRAMのデータを保持することができる。第8に、一般的なインターフェースであるSRAMインターフェースを通じてブートデータや自動転送領域指定データをFLASHの初期プログラム領域へ書き込み、電源投入直後のブート方法やデータ転送領域を変えることができるため、携帯機器の要求に応じて柔軟に対応でき、高機能化が図れる。第9に、複数の半導体チップを一つの封止体に実装することによって実装面積の小さなシステムメモリモジュールを提供できる。以下、本発明の実施の形態例につき添付図面を参照しながら詳細に説明する。実施の形態例において各ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような1個の半導体基板上に形成される。<実施の形態例1>図1は本発明を適用した第1の実施の形態例である情報処理装置CHIP4MSとメモリモジュールMMとから構成されるメモリシステムを示したものである。以下におのおのについて説明する。メモリモジュールMMはCHIP1FLASHとCHIP2CTL_LOGICとCHIP3DRAMとから構成される。CHIP1FLASHは不揮発性メモリである。不揮発性メモリにはROMリードオンリーメモリ、EEPROMエレクトリカリイレーサブルアンドプログラマブルROM、フラッシュメモリ等を用いることができる。本実施の形態例ではフラッシュメモリを例に説明する。特に限定しないが、CHIP1FLASHとして用いられる典型的な不揮発性メモリは、NANDインターフェースをNANDIF装備している大容量フラッシュメモリであり、約128Mbitの大きな記憶容量をもち、読み出し時間読み出し要求からデータが出力されるまでの時間は約25μsから100μsと比較的遅い。CHIP3DRAMはダイナミックランダムアクセスメモリで内部構成やインターフェースの違いから、EDOExtendedDataOut、SDRAMSynchronousDRAM、DDRDoubleDataRate等様々な種類がある。メモリモジュールMMにはいずれのDRAMでも用いることができる。本実施の形態例ではSDRAMを例に説明する。特に限定しないが、CHIP3DRAMとして用いられる典型的なSDRAMは約256Mbitの大きな記憶容量をもち、読み出し時間は約35nsから55ns程度である。CHIP2CTL_LOGICは、CHIP1FLASHとSRAMおよびCHIP3DRAMとのデータ転送を制御する制御回路である。SRAMはスタティックランダムアクセスメモリで内部構成やインターフェースの違いから非同期型スタティックランダムアクセスメモリ、クロック同期型スタティックランダムアクセスメモリなど様々な種類がある。メモリモジュールMMにはいずれのスタティックランダムアクセスメモリでも用いることができるが、本実施の形態例では非同期型スタティックランダムアクセスメモリを例に説明する。特に限定しないが、本実施の形態例で用いられるSRAMの記憶容量は約64kbitで、読み出し時間は約80nsである。CHIP1FLASHとCHIP2CTL_LOGIC間のデータ転送はNANDインターフェースNANDIFで行われ、CHIP2CTL_LOGICとCHIP3DRAMとのデータ転送はSDRAMインターフェースSDRAMIFで行われる。情報処理装置CHIP4MSは中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される。SRAMコントローラはSRAMインターフェースSRAMIFでSRAMへアクセスを行い、データの読み書きを行う。DRAMコントローラはSDRAMインターフェースSDRAMIFでCHIP2CTL_LOGICを介してCHIP3DRAMへアクセスを行いデータの読み書きを行う。CHIP1FLASHは、特に限定しないが、初期プログラム領域、メインデータ領域に分かれている。初期プログラム領域内には、電源投入直後に、情報処理装置CHIP4MSを立ち上げるためのブートデータとSDRAMへ転送するメインデータ領域内のデータ範囲を示す自動転送領域指定データとリフレッシュ制御選択データが格納されている。CHIP3DRAMは、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はFLASHからのデータをコピーするためのメモリとして利用される。SRAMは、特に制限はないが、ブート領域とバッファ領域とに分かれており、ブート領域は、情報処理装置CHIP4MSを立ち上げるためのブートデータの格納用として、バッファ領域はCHIP1FLASHとSRAM間のデータ転送を行うためのバッファメモリとして利用される。CHIP2CTL_LOGICは、メモリマネージメント回路MU、コマンドアドレス発生回路CMAD、アクセス調停回路ARB、初期化回路INT、リフレッシュ制御回路REF、データバッファBUF、SRAMインターフェースSRAMIFからアクセスできるコントロールレジスタSREGおよびSDRAMインターフェースからアクセスできるコントロールレジスタDREG、フラッシュ制御回路FCON、エラー検出訂正回路ECC、代替処理回路REPから構成される。CHIP1FLASHのアドレスとCHIP3DRAMのコピー領域、SRAMのブート領域およびバッファ領域のアドレスとの対応付けは、CHIP2CTL_LOGICのメモリマネージメント回路MUによって決めることができる。例えば、一般的にCHIP3DRAMは4つのメモリバンクバンク0~3から構成されており、特に限定はしないが、メモリマネージメント回路でCHIP3DRAMのコピー領域をバンク0及びバンク1に割り当て、ワーク領域はバンク2及びバンク3に割り当てることも可能である。以下に本メモリシステムの動作を説明する。情報処理装置CHIP4MS、CHIP3DRAM、CHIP2CTL_LOGICおよびCHIP1FLASHへ電源投入を行うと、フラッシュ制御回路FCONは、CHIP1FLASHの初期プログラム領域のデータを読み出し、エラー検出訂正回路ECCにて、エラーがあるかどうかをチェックする。エラーがなければ、直接SRAMへ転送し、エラーがあれば訂正を行い、SRAMへ転送する。このように、電源投入直後にブートデータをCHIP1FLASHからSRAMに自動転送することにより、情報処理装置CHIP4MSはこのブートデータを読み出し、すばやく自らを立ち上げることができる。情報処理装置CHIP4MSが立ち上げを行っている間に、初期化回路INTはCHIP3DRAMの初期化シーケンスを行う。フラッシュ制御回路FCONは自動転送領域指定データをSRAMより読み出し、このデータに示されている範囲のCHIP1FLASHのメインデータ領域のデータを順に読み出し、エラー検出訂正回路ECCにてエラーがあるかどうかをチェックする。エラーがなければ、直接データバッファBUFへ転送し、エラーがあれば訂正を行い、データバッファBUFへ転送する。コマンドアドレス発生回路CMADはデータバッファBUFに保持されているデータを順にCHIP3DRAMへ転送する。データ転送が開始されると、リフレッシュ制御回路REFはCHIP3DRAMのデータを保持するためにコマンドアドレス発生回路CMADを介してCHIP3DRAMへオートリフレッシュコマンドを発行する。データ転送が終了した時点でアクセス調停回路は、コントロールレジスタDREGに対してデータ転送の完了を示す転送完了フラグを書き込む。情報処理装置CHIP4MSはSDRAMインターフェースSDRAMIFでコントロールレジスタDREGへアクセスを行い、コントロールレジスタDREG内の転送完了フラグを読み出すことによって、電源投入直後のデータ転送が完了したことを知ることができる。CHIP3DRAMは、定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つため、リフレッシュ制御回路REFは、電源投入時のCHIP1FLASHからCHIP3DRAMへのデータ転送が開始されると、CHIP3DRAMに対してオートリフレッシュ動作を行う。さらに、データ転送が完了した後、リフレッシュ制御選択データをSRAMより読み出す。リフレッシュ制御選択データがHighの場合は、情報処理装置CHIP4MSからCHIP2CTL_LOGICへオートリフレッシュ命令あるいはセルフリフレッシュ命令が入力すると、リフレッシュ制御回路REFはオートリフレッシュ動作を中止し、リフレッシュ動作によるデータ保持は情報処理装置CHIP4MSからの制御に移る。また、リフレッシュ制御選択データがLowの場合は、データ転送が完了した後、リフレッシュ制御回路はCHIP3DRAMに対してセルフリフレッシュ動作を行いCHIP3RAMのデータを保持する。セルフリフレッシュ状態では、通常のオートリフレッシュ動作より低電力でデータを保持することができる。リフレッシュ制御回路REFによるセルフリフレッシュ状態は、情報処理装置CHIP4MSから、セルフリフレッシュ解除命令が入力されると、セルフリフレッシュ状態は解除され、それと同時に、リフレッシュ動作によるデータ保持は情報処理装置CHIP4MSからの制御に移る。このように、電源投入直後にブートデータをCHIP1FLASHからSRAMに自動転送することにより、情報処理装置CHIP4MSは、このブートデータを読み出し、すばやく自らを立ち上げることができる。さらに、情報処理装置CHIP4MSが立ち上げを行っている間に、CHIP1FLASHのデータをCHIP3DRAMへ自動転送することにより、情報処理装置CHIP4MSが立ちあがった時点で、すぐにメモリモジュールMMへアクセスすることができるため高性能化が図れる。電源投入時の動作シーケンスが終了した後のCHIP1FLASHとCHIP3DRAM間のデータ転送は、情報処理装置CHIP4MSがコントロールレジスタDREGへアクセスし、ロード命令やストア命令コードを書きこむことで行われる。ロード命令によりCHIP1FLASHのメインデータ領域のデータをCHIP3DRAMのコピー領域に転送でき、ストア命令によりCHIP3DRAMのコピー領域のデータをCHIP1FLASHのメインデータ領域へ転送できる。情報処理装置CHIP4MSがSDRAMインターフェースSDRAMIFからコントロールレジスタDREGへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、CHIP1FLASHのデータの内、ロード開始アドレスから転送サイズ分までのデータがCHIP3DRAMのコピー領域へ転送される。最初に、フラッシュ制御回路FCONは、CHIP1FLASHに対して順に読み出し動作を行う。CHIP1FLASHから読み出されたデータに誤りが無ければ、直接、データを転送データバッファBUFへ転送し、誤りがあれば、エラー検出訂正回路ECCで訂正し、転送データバッファBUFへ転送する。コマンドアドレス発生回路CMADはデータバッファBUFに保持されているデータを順にCHIP3DRAMへ転送する。情報処理装置CHIP4MSがSDRAMインターフェースSDRAMIFからコントロールレジスタDREGへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、CHIP3DRAMのコピー領域のうちストア開始アドレスから転送サイズ分までのデータがCHIP1FLASHへ転送される。最初に、コマンドアドレス発生回路CMADは、SDRAMインターフェースSDRAMIFから、読み出し命令とアドレスをCHIP3DRAMへ発行し、データを読み出す。CHIP3DRAMから読み出されたデータは、データバッファBUFへ転送される。フラッシュ制御回路FCONは、データバッファBUFへ転送されたデータを読出し、CHIP1FLASHに対して書き込みを行う。代替処理回路REPは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、CHIP1FLASHにあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。代替え処理を行った際は、不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったかというアドレス情報を保持し管理する。なお、図1ではエラー検出訂正回路ECCと代替処理回路REPは、制御回路CHIP2CTL_LOGICに設けたが、もちろんCHIP1FLASHに設けて、FLASH側でエラー訂正を行って、そのデータを制御回路CHIP2CTL_LOGICを介してCHIP3DRAM側に転送し、また、CHIP3DRAM側からCHIP1FLASH側へ転送するデータをCHIP1FLASH側で代替処理を行い、書き込む構成としても良い。電源投入時の動作シーケンスが終了した後のCHIP1FLASHとSRAM間のデータ転送は、情報処理装置CHIP4MSがコントロールレジスタSREGへアクセスし、ロード命令やストア命令コードを書きこむことで行われる。ロード命令によりCHIP1FLASHのデータをSRAMのバッファの領域に転送でき、ストア命令によりSRAMのバッファ領域のデータをCHIP1FLASHのへ転送できる。情報処理装置CHIP4MSがSRAMインターフェースSRAMIFからコントロールレジスタSREGへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、CHIP1FLASHのロード開始アドレスから転送データサイズ分のデータが読み出され、SRAMのバッファ領域へ転送される。最初に、フラッシュ制御回路FCONは、CHIP1FLASHに対して順に読み出し動作を行う。CHIP1FLASHから読み出されたデータに誤りが無ければ、直接、データをSRAMのバッファ領域へ転送し、誤りがあれば、エラー検出訂正回路ECCで訂正し、SRAMのバッファ領域へ転送する。ロード命令によるCHIP1FLASHとSRAM間のデータ転送と同様に、情報処理装置CHIP4MSがSRAMインターフェースSRAMIFからコントロールレジスタSREGへストア命令コードとストア開始アドレスと転送データサイズを書き込むと、SRAMのバッファ領域のストア開始アドレスから転送データサイズ分のデータが、CHIP1FLASHへ書きこまれる。最初にフラッシュ制御回路FCONは、SDRAMのバッファ領域のデータを読出し、CHIP1FLASHに対して書き込みを行う。代替処理回路REPは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、CHIP1FLASHにあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。代替え処理を行った際は、不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったかというアドレス情報を保持し管理する。このように、SRAMIFでSRAMのバッファ領域を介してブートデータや自動転送領域指定データをFLASHの初期プログラム領域へ書き込み、電源投入直後のブート方法やデータ転送領域を変えることができるため、携帯機器の要求に応じて柔軟に対応でき、高機能化が図れる。情報処理装置CHIP4MSがCHIP3DRAMのコピー領域へアクセスする場合は、SDRAMインターフェースによりCHIP2CTL_LOGICに対して、CHIP3DRAMのコピー領域を選択するアドレスと読み出し命令や書き込み命令を入力する。その後CHIP2CTL_LOGICは入力されたの命令やアドレスに従って、CHIP3DRAMのコピー領域からデータの読み出しや書きこみを行う。このように、CHIP3DRAMのコピー領域にCHIP1FLASHのデータは保持されているため、CHIP3DRAMへアクセスし、データの読みだしおよび書き込みを行うことによってCHIP1FLASHのデータの読み出し及び書きこみ時間はDRAMと同等となる。CHIP3DRAMのワーク領域からの読み出しや書き込みも、コピー領域へのアクセスと同じ手続きで行われる。情報処理装置CHIP4MSがSRAMへアクセスする場合は、SDRAMインターフェースによりSRAMに対して、アドレスと読み出し命令や書き込み命令を入力する。その後、SRAMは、これらの命令やアドレスに従って、データの読み出しや書きこみを行う。これによって、情報処理装置CHIP4MSは電源投入直後に、CHIP1FLASHからSRAMへ転送し、保持されているブートデータを読み出し、すばやく自らの立ち上げを行うことができる。さらに、情報処理装置CHIP4MSはSRAMのバッファ領域を介してCHIP1FLASHへプログラムの変更をしたり、また、プログラムの内容を読み出し、確認することができるため、携帯機器の要求に合わせて柔軟に対応することができる。メモリマネージメント回路MUで、CHIP3DRAMのコピー領域をバンク0及びバンク1に割り当て、ワーク領域はバンク2及びバンク3に割り当てたとする。ロード命令やストア命令によるCHIP3DRAMのバンク0アクセスが生じている時、情報処理装置CHIP4MSのSDRAMインターフェースからCHIP3DRAMのバンク3へのアクセスが生じた場合、制御回路CHIP2CTL_LOGICは、ロード命令やストア命令によるCHIP3DRAMへのアクセスを一時、停止し、情報処理装置CHIP4MSからのアクセスを優先させる。このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開する。このように、ロード命令やストア命令によるCHIP1FLASHとCHIP3DRAMとの間のデータ転送中であっても、これらのデータ転送を意識することなく、情報処理装置CHIP4MSからCHIP3DRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。云いかえれば、ロード命令やストア命令によるCHIP1FLASHとCHIP3DRAMとの間のデータ転送をバックグランドで実行でき、必要なデータを必要な時間までに前もってCHIP3DRAMへ転送したり、CHIP1FLASHへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。以上説明した様に、本発明によるメモリモジュールではSRAMインターフェースおよびSDRAMインターフェース方式を踏襲し、電源投入直後にCHIP1FLASH内のブートデータをSRAMに自動転送することにより、情報処理装置CHIP4MSはこのブートデータですばやく自らを立ち上げることができる。さらに、情報処理装置CHIP4MSが立ち上げを行っている間に、CHIP1FLASHのデータをCHIP3DRAMへ自動転送することにより、情報処理装置CHIP4MSが立ちあがった時点で、すぐにメモリモジュールMMへアクセスすることができるため高性能化が図れる。CHIP1FLASH内のデータをコピーできる領域をCHIP3DRAM内に確保し、電源投入直後あるいはロード命令によりあらかじめCHIP1FLASHからCHIP3DRAMへデータを転送しておくことで、DRAMと同程度の速度でFLASHのデータを読み出すことができる。FLASHへデータを書く際は、いったんデータをDRAMに書き込み、必要に応じてストア命令によりFLASHへ書き戻すことができるため、データの書き込み速度もDRAMと同等となる。メモリモジュールMMの内部で、FALSHからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。SRAMのバッファ領域を介してCHIP1FLASHのプログラムの変更をしたり、また、プログラムの内容を読み出し、確認することができるため、携帯機器の要求に合わせて柔軟に対応することができる。さらに、大容量のDRAMを用いるため、FLASHのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。図2は、メモリマネージメント回路MUによるメモリマップの一例を示したものである。本実施の形態例では、特に限定されないが、不揮発性メモリの記憶領域が128Mbit4Mbit4Mbitは代替領域、DRAMの記憶領域が256Mbit、SRAMが8kbit、コントロールレジスタSREGおよびDREGのそれぞれが1kbitであるメモリモジュールを例に代表的なメモリマップを説明する。図2では、SDRAMインターフェースSRAMIFおよびSRAMインターフェースSRAMIFを通じて入力したアドレスを元に、メモリマネージメント回路MUがコントロールレジスタDREG1kb、DRAMのワーク領域WK128Mbit、DRAMのコピー領域CP128Mbit、FLASHの128Mbitにアドレスを変換したメモリマップを示す。特に制限はないが、メモリマップのアドレス空間の下部から、SRAM、コントロールレジスタSREG、DRAMのバンク0BANK0、バンク1BANK1、バンク2BANK2、バンク3BANK3、コントロールレジスタDREGがマッピングされている。SRAMは、ブート領域SBootとバッファ領域SBUFに分かれている。DRAMのバンク0BANK0及びバンク1BANK1はコピー領域CPに、バンク2BANK2及びバンク3BANK3はワーク領域WKにマッピングされている。コピー領域CPは、FLASHのデータが転送され保持される領域である。ワーク領域WKは、ワークメモリとして利用される領域である。また、バンク1BANK1のコピー領域CPには初期自動転送領域CIPが含まれている。FLASHは、メインデータ領域FM、初期プログラム領域Fbootおよび代替領域FREPとに分かれている。また、FLASHのメインデータ領域FMには、電源投入時にDRAMへ自動転送される初期自動転送領域IPが含まれている。FLASHのメインデータ領域FMには、プログラムやデータが格納されている。また、FLASHは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域FREPはこのように不良となった初期プログラム領域Fbootやメインデータ領域FMのデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、FLASHが保証する信頼性が確保できるように決めると良い。FLASHのメインデータ領域FMおよび代替領域FREP内のデータは、SDRAMインターフェースSDRAMIFからのロード命令により、DRAMのコピー領域CPへ転送される。電源投入時のFLASHからDRAMへのデータ転送について説明する。FLASHの初期プログラム領域FBootには、電源投入時にFLASHからDRAMへ自動転送する初期自動転送領域IPの範囲を示す自動転送領域指定データが格納されている。電源投入後、先ず、FLASHの初期プログラム領域FBoot内のデータを読み出し、エラー訂正回路ECCによってエラーがあるかどうかをチェックし、エラーがなければ、直接、SRAMのブート領域SBootへ転送される。エラーがあれば、エラーを訂正されたデータが、SRAMのブート領域SBootへ転送される。次に、自動転送領域指定データに示されているFLASHの初期自動転送領域IP内のデータがDRAMの初期自動転送領域CIPへ転送される。ロード命令によるFLASHからDRAMへのデータ転送を説明する。SDRAMインターフェースSDRAMIFからコントロールレジスタDREGにロード命令と、転送開始のアドレスと転送データサイズ1ページが書きこまれる。そうすると、制御回路CHIP2CTL_LOGICはFLASHのメインデータ領域FMのデータを読出し、メモリマネージメント回路MUが設定したメモリマップに従い、DRAMのコピー領域へ1ページ分のデータを転送する。FLASHからデータを読み出す際は、FLASHのデータはエラー訂正回路ECCによってエラーがあるかどうかをチェックされ、エラーがなければ、直接、DRAMのコピー領域CPへ転送される。エラーがあれば、エラー訂正されたデータが、DRAMのコピー領域CPへ転送される。ストア命令によるDRAMからFLASHへのデータ転送を説明する。SDRAMインターフェースSDRAMIFからコントロールレジスタDREGにストア命令と転送開始アドレスと転送データサイズ1ページを書きこむ。そうすると、制御回路CHIP2CTL_LOGICはDRAMのコピー領域のデータを読出し、メモリマネージメント回路MUが設定したメモリマップに従い、FLASHのメインデータ領域へ1ページ分のデータを転送する。FLASHへデータを書きこむ際、代替処理回路REPは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、FLASHの代替領域FREP内のアドレスを選択し、データを書き込む。次に、DRAMからのデータの読み出しについて説明する。SDRAMインターフェースSDRAMIFから、FLASHのメインデータ領域のデータが保持されているDRAMのバンク0BANK0内のアドレスとリード命令が入力されると、DRAMのバンク0BANK0内のアドレスを選択し、データを読み出すことができる。つまり、FLASHのデータをDRAMと同じ速度で読み出すことができる。他のバンクバンク1、バンク2、バンク3についても同様にデータを読み出すことができる。次に、DRAMへのデータの書きこみについて説明する。SDRAMインターフェースSDRAMIFから、DRAMのバンク1BANK1内のアドレスと書き込み命令が入力されると、DRAMのバンク1BANK1内のアドレスを選択し、データを書きこむことができる。DRAMのバンク1BANK1のデータは必要に応じてストア命令によってFLASHへ書き戻すことができるため、FLASHのデータをFLASHのデータをDRAMと同じ速度で書きこむことができる。他のバンクバンク3、バンク2、バンク0についても同様にデータを書きこむことができる。図3-aおよび図3-bは、CHIP2CTL_LOGICの電源投入時の初期シーケンスを示す。まず、図3-aを説明する。T1の期間PONで電源投入を行い、T2の期間RSTでリセットを行う。リセットが解除された次のT3の期間BLDでFLASHの初期プログラム領域FBootのデータをSRAMのブート領域SBootへ転送する。T4DINITでDRAMに対して初期化を行い、T5の期間ALDでFLASHの初期自動転送領域IPのデータをDRAMの初期自動転送領域CIPへ転送する。初期自動転送領城CIPへの転送が開始されてからリフレッシュ制御回路REFがオートリフレッシュを行う。初期自動転送領域CIPへの転送が終了した後は、この転送が完了したことを示す転送完了フラグをコントロールレジスタDREGに書き込む。、T6の期間IDLE以降はDRAMはアイドル状態となり、情報処理装置CHIP4MSのSDRAMインターフェースSDRAMIFからアクセスを受け付けることができる。T7AREFの期間に情報処理装置CHIP4MSからオートリフレッシュ命令が入力するとCHIP2はリフレッシュ制御回路REFによるオートリフレッシュを、これ以降中止し、リフレッシュ動作によるデータ保持は情報処理装置CHIP4MSからのリフレッシュ制御に自動的に移る。このように、CHIP2CTL_LOGIC内部からのリフレッシュ制御を気にすることなく、情報処理装置CHIP4MSからアクセスすることができる。図3-bでは、T6の期間でリフレッシュ制御回路REFがセルフリフレッシュ命令によりDRAMをセルフリフレッシュ状態にする。セルフリフレッシュ状態にすることによって、T5の期間ALDでDRAMへ転送したデータを低電力で保持することができる。セルフリフレッシュ状態では、通常のオートリフレッシュ動作より低電力でデータを保持することができる。T8の期間SREXでセルフリフレッシュ状態を解除するため情報処理装置CHIP4MSからセルフリフレッシュ解除命令が入力されると、セルフリフレッシュ状態が解除され、T8の期間IDLE以降では、DRAMはアイドル状態となり、データ読み出しや書き込みのアクセスを受け付けることができる。またリフレッシュ動作によるデータ保持は情報処理装置CHIP4MSからの制御に自動的に移る。Flashの初期プログラム領域FBoot内のリフレッシュ制御選択データがHighの場合は図3-aのシーケンスとなり、Lowの場合は図3-bのシーケンスとなる。また、リフレッシュ制御選択専用の入力端子PSQを設けて、たとえば入力端子PSQが電源端子に接続される場合、図3-aの初期シーケンスを選択でき、また、入力端子PSQが接地端子に接続される場合は図3-bの初期シーケンスを選択できるようにしても良い。図4は、図3に示すT3の期間DINTで、汎用SDRAMに対して行う初期化の一例を示すフローチャートである。このDRAMの初期化では、DRAMに対し全バンクプリチャージSTEP1:ABPを行い、次に、オートリフレッシュSTEP2:AREF、最後にモードレジスタセットSTEP3:MRSETを行う。特に限定はしないが、モードレジスタセットSTEP3:MRSETでは、バースト長BLを4に、キャスレイテンシCLを2に設定する例を示している。図5は、従来の汎用SDRAMに、拡張モードレジスタEMREGを追加し、セルフリフレッシュ時のデータ保持領域の変更や最大保証温度の変更、出力バッファのドライブ能力の変更等を可能としたSDRAMに対して、T3の期間DINTで行う初期化の一例を示すフローチャートである。このDRAMの初期化では、DRAMに対し全バンクプリチャージSTEP1:ABPを行い、次に、オートリフレッシュSTEP2:AREFを行う。そしてモードレジスタセットSTEP3:MRSETを行い、最後に拡張モードレジスタセットSTEP4:EMRSETを行う。特に限定しないが、モードレジスタセットSTEP3:MRSETでは、バースト長BLを4に、キャスレイテンシCLを2に設定し、拡張モードレジスタセットSTEP4:EMRSETでは、セルフリフレッシュ時のDRAMのデータ保持領域を全バンクにRet=Allbanks、最大保証温度を85°CにTemp=85°C、出力バッファのドライブ能力をノーマルにDrv=Normal設定する例を示している。図6は、電源投入後の図3のT3の期間BLDで行うFLSAHからSRAMへのデータ転送についての一例を示すフローチャートである。電源投入後、制御回路CHIP2は、FLASHから初期プログラム領域FBootのデータを読み出すSTEP1。読み出したデータにエラーがあるかをチェックSTEP2し、エラーがあればエラーを訂正しSTEP3、エラーがなければ直接、SRAMのブート領域SBootへ転送するSTEP4。図7は、電源投入後の図3のT5の期間ALDで行うFLSAHの初期自動転送領域IPからDRAMの初期自動転送領域CIPへのデータ転送についての一例を示すフローチャートである。電源投入後、制御回路CHIP2は、FLASHからデータを読み出すSTEP1。読み出したデータにエラーがあるかをチェックSTEP2し、エラーがあればエラーを訂正しSTEP3、エラーがなければ直接、データバッファBUFへ転送するSTEP4。データバッファBUFへ書きこまれたデータをDRAMへ書きこむ際、DRAMに対してリフレッシュ要求が発生しているかをチェックしSTEP5、リフレッシュ要求があれば、リフレッシュ動作を行いSTEP6、その後、データをDRAMに書きこむSTEP7。リフレッシュ要求がなければ、すぐにデータをDRAMに書きこむSTEP7。データバッファBUFの内のデータがすべてDRAMへ書きこまれたかをチェックしSTEP8、すべて書きこまれていなければ、STEP5からSTEP8を繰り返す。次に、FLASHの初期自動転送領域IPのデータがすべてDRAMへ書きこまれたかをチェックするSTEP9。すべて書きこまれていなければSTEP1からSTEP9を繰り返す。FLASHの初期自動転送領域IPのデータがすべてDRAMへ書きこまれていれば、コントロールレジスタDREGへ、このデータ転送が完了したことを示す値を書きこむSTEP10。リフレッシュ制御回路REFは、図3のT4の期間ALDでのDRAMの初期化後、DRAMに対してオートリフレッシュ命令を発行し、情報処理装置CHIP4MSからオートリフレッシュ命令やセルフリフレッシュ命令が入力するまで、DRAMのデータ保持を行う。図8は、ロード命令によって実行されるFLASHからDRAMへのデータ転送を示すフローチャートである。情報処理装置CHIP4MSからロード命令とアドレスがCHIP2CTL_LOGICへ入力するとSTEP1、FLASHから入力アドレスに対応したデータを読み出すSTEP2。読み出したデータにエラーがあるかをチェックSTEP3し、エラーがあればエラーを訂正しSTEP4、データバッファBUFへ書きこむSTEP5。エラーがなければ直接、データバッファBUFへ書きこむSTEP5。データバッファBUFへ書きこまれたデータをDRAMへ書きこむ前に情報処理装置CHIP4MSからDRAMに対して読出し、書き込み、リフレッシュ等の命令が発生しているかをチェックしSTEP6、命令があれば、その命令を実行しSTEP7、その後、DRAMへデータの書きこみを開始するSTEP8。命令がなければ、すぐにDRAMへデータの書き込みを開始するSTEP8。次に、データバッファBUFからDRAMへデータがすべて書きこまれたかをチェックするSTEP9。データがすべて書きこまれていない場合、つまり、まだ書き込み中の際に、情報処理装置CHIP4MSからDRAMに対して読出し、書き込み、リフレッシュ等の命令が発生したかどうかをチェックしSTEP10、これら命令が発生した場合は、データバッファBUFからDRAMへの書き込み動作を一時的に停止しSTEP11、これら命令を実行するSTEP12。これら命令が終了したかをチェックしSTEP13、終了していなければSTEP11とSTEP13を繰り返す。終了していれば、データバッファBUFからDRAMへの書き込み動作を再開するSTEP8。データバッファBUFからDRAMへデータがすべて書きこまれたら、コントロールレジスタDREGに、データ転送が終了したことを示す値を書きこむSTEP14。図9は、ストア命令によって実行されるDRAMからFLASHへのデータ転送を示すフローチャートである。情報処理装置CHIP4M8からストア命令とアドレスが入力すると、CHIP2は、内部で、ストア命令に従い、DRAMからデータを読み出す手続きを行うSTEP1。ストア命令による、DRAMからのデータ読出しを開始する前に、情報処理装置CHIP4MSからの読出し、書き込み、リフレッシュ等の命令が実行されているかをチェックSTEP2する。これらの命令が実行されていなければ、ストア命令による、DRAMからのデータ読出しを開始するSTEP5。実行されていれば、ストア命令の実行を一時、停止しSTEP3、現在、実行している命令が、完了したかチェックするSTEP4。完了していなければストア命令の実行を停止しておくSTEP3。完了していれば、ストア命令によるDRAMからのデータ読出しを開始し、DRAMより読み出したデータをデータバッファBUFに書き込むSTEP5。ストア命令によりDRAMから読み出したデータのデータバッファBUFへの書き込みが終了したかをチェックしSTEP6する。書き込みを終了しておらず、書き込みが続いている際には、情報処理装置CHIP4MSから読出し、書き込み、リフレッシュ等の命令が発生したかをチェックしSTEP7、これらの命令が発生した場合、DRAMからのデータの読出し動作を一時的に停止しSTEP8、前記命令を実行するSTEP9。前記命令が終了したかをチェックしSTEP10、終了していなければSTEP8とSTEP10を繰り返し、終了すればDRAMからの読み出し動作を再開し、読み出したデータをデータバッファBUFへ書き込むSTEP5。データバッファBUFのデータのFLASHへの書き込みSTEP11の際は、DRAMから読み出され、データバッファBUFへ転送されたデータをFLASHへ書きこむ。FLASHへの書き込みが成功したかをチェックしSTEP12、失敗した場合は代替用の他のアドレスを選択しSTEP13、再度、FLASHへ書き込みSTEP11を行う。成功した場合は、ストア命令によるデータの転送が完了したかをチェックしSTEP11、完了していなければFLASHへの書き込みSTEP11を継続し、完了していれば、コントロールレジスタDREGへデータ転送が終了したことを示す値を書きこむSTEP15。図10は、ロード命令SLoadによって実行されるFLASHからSRAMへのデータ転送を示すフローチャートである。情報処理装置CHIP4MSからロード命令とアドレスがCHIP2へ入力するとSTEP1、FLASHから入力アドレスに対応したデータを読み出すSTEP2。読み出したデータにエラーがあるかをチェックSTEP3し、エラーがあればエラーを訂正しSTEP4、SRAMへ書きこむSTEP5。エラーがなければ直接、SRAMへ書きこむSTEP5。ロード命令によるSRAMへの書き込みが終了したかどうかチェックしSTEP6、終了していなければ、STEP5とSTEP6を繰り返す。完了すればコントロールレジスタSREGへ、データ転送が終了したことを示す値を書きこむSTEP7。図11は、ストア命令によって実行されるSRAMからFLASHへのデータ転送を示すフローチャートである。情報処理装置CHIP4MSからストア命令とアドレスがCHIP2へ入力するとSTEP1、SRAMからデータを読み出しSTEP2、FLASHへ書き込むSTEP3。FLASHへの書き込みが成功したかをチェックしSTEP4、失敗した場合は代替用の他のアドレスを選択しSTEP5、再度、FLASHへ書き込みSTEP4を行う。成功した場合は、ストア命令によるデータの転送が終了したかをチェックしSTEP6、完了していなければ、STEP2からSTEP6を繰り返す。終了していれば、コントロールレジスタSREGへデータ転送が終了したことを示す値を書きこむSTEP7。図12は、本メモリモジュールMMを構成する図1に示したCHIP1FLASHとして用いるNANDインターフェースNANDIFNAND型フラッシュメモリの一例を示すブロック図である。動作ロジックコントローラL-CONT、制御回路CTL、入出力コントロール回路I/O-CONT、ステータスレジスタSTREG、アドレスレジスタADREG、コントロールレジスタCOMREG、レディビジー回路R/B、高電圧発生回路VL-GEN、ローアドレスバッファROW-BUF、ローアドレスデコーダーROW-DEC、カラムバッファCOL-BUF、カラムデーコーダCOL-DEC、データレジスタDATA-REG、センスアンプSENSE-AMP、メモリアレイMAから構成されている。CHIP1FLASHの動作は、従来から一般的に使用されているNAND型フラッシュメモリと同様である。図13に、CHIP1を構成するNAND型フラッシュメモリからのデータ読み出し動作を示す。チップイネーブル信号F-/CEがLOWに、コマンドラッチイネーブル信号F-CLEがHighになり、ライトイネーブル信号F-/WEが立ち上がった時、入出力信号F-IO0~F-IO15より読み出し命令の命令コードRcodeを入力する。その後、アドレスラッチイネーブル信号F-ALEがHighとなり、2番目と3番目と4番目のライトイネーブル信号F-/WEの立ち上がりで、入出力信号F-IO0~F-IO7よりページアドレスを入力する。入力したページアドレスに対応する1ページ分のデータが、メモリアレイMAからデータレジスタDATA-REGに転送される。データがメモリアレイMAからデータレジスタDATA-REGに転送されている間は、フラッシュメモリはビジーとなり、レディビジー回路R/Bは、レディ/ビジィ信号F-R/BをLowにする。データ転送が終了したら、リードイネーブル信号F-/REの立下りに同期して、データレジスタDATA-REG内のデータが8ビットずつ順に読み出され、入出力信号F-IO0~F-IO7より出力される。図14は、本メモリモジュールMMのCHIP1FLASHに、ANDインターフェースANDIFを装備したAND型フラッシュメモリを用いた場合の構成例を示す図である。ANDインターフェースANDIFを装備したAND型フラッシュメモリを用いた場合でも本メモリシステムは実現できる。図15に、本メモリモジュール内のCHIP1に用いられるAND型フラッシュメモリのブロック図の一例を示す。AND型フラッシュメモリのCHIP1FLASHは、コントロール信号バッファC-BUF、コマンドコントローラC-CTL、マルチプレクサMUX、データインプットバッファDI-BUF、インプットデータコントローラIDC、セクタアドレスバッファSA-BUF、XデコーダX-DEC、メモリアレイMAANDTYPE、YアドレスカウンタY-CTF、YデコーダY-DEC、センスアンプ回路Y-GATE/SENSAMP、データレジスタDataRegister、データアウトプットバッファDO-BUFの各ブロックから構成されている。CHIP1の動作は、従来から一般的に使用されているAND型フラッシュメモリと同様である。このCHIP1FLASHによって本実施の形態例のメモリモジュールが構成できる。図16にCHIP1を構成するAND型FLASHメモリからのデータ読み出し動作を示す。チップイネーブル信号F-/CEがLOW、コマンドデータイネーブル信号F-CDEがLOWになり、ライトイネーブル信号F-/WEが立ち上がった時、入出力信号F-IO0~F-IO7より読み出し命令の命令コードRcodeを入力する。2番目と3番目のライトイネーブル信号F-/WEの立ち上がりで入出力信号F-IO0~F-IO7よりセクタアドレスを入力する。入力したセクタアドレスに対応する1ページ分のデータが、メモリアレイMAからデータレジスタDataRegisterに転送される。データがメモリアレイMAANDTYPEからデータレジスタDataRegisterに転送されている間は、FLASHはビジーとなり、F-R/Bはレディ/ビジィ信号をLowにする。データ転送が終了したら、シリアルクロック信号F-SCの立ち上がりに同期し、データレジスタDATA-REG内のデータが8ビットずつ順に読み出され、入出力信号F-IO0~F-IO7より出力される。以上説明した様に、本発明によるメモリモジュールではSRAMインターフェースおよびSDRAMインターフェース方式を踏襲し、電源投入直後にCHIP1FLASH内のブートデータをSRAMに自動転送することにより、情報処理装置CHIP4MSはこのブートデータですばやく自らを立ち上げることができる。さらに、情報処理装置CHIP4MSが立ち上げを行っている間に、CHIP1FLASHのデータをCHIP3DRAMへ自動転送することにより、情報処理装置CHIP4MSが立ちあがった時点で、すぐにメモリモジュールMMへアクセスすることができるため高性能化が図れる。ロード命令やストア命令によるCHIP1FLASHとCHIP3DRAMとの間のデータ転送をバックグランドで実行できるため、メモリモジュール外部からのアクセスを意識することなく、必要なデータを必要な時間までに前もってCHIP3DRAMへ転送したり、CHIP1FLASHへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。CHIP1FLASH内のデータをコピーできる領域をCHIP3DRAM内に確保し、電源投入直後あるいはロード命令によりあらかじめCHIP1FLASHからCHIP3DRAMへデータを転送しておくことで、DRAMと同程度の速度でFLASHのデータを読み出すことができる。FLASHへデータを書く際は、いったんデータをDRAMに書き込み、必要に応じてストア命命によりFLASHへ書き戻すことができるため、データの書き込み速度もDRAMと同等となる。メモリモジュールMMの内部で、FALSHからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。SRAMのバッファ領域を介してCHIP1FLASHのプログラムの変更をしたり、また、プログラムの内容を読み出し、確認することができるため、携帯機器の要求に合わせて柔軟に対応することができる。さらに、大容量のDRAMを用いるため、FLASHのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。<実施の形態例2>図17は本発明を適用した第2の実施形態である。メモリモジュールMM1と情報処理装置CHIP4MSとから構成されるメモリシステムの実施形態を示したものである。以下におのおのについて説明する。メモリモジュールMM1はCHIP1FLASHとCHIP2CTL_LOGIC1とCHIP3DRAM1とから構成される。CHIP1FLASHは、不揮発性メモリであり、特に限定しないが、NANDインターフェースをNANDIF装備している大容量フラッシュメモリとして説明を行う。CHIP1FLASHは約128Mbitの大きな記憶容量をもち、読み出し時間読み出し要求からデータが出力されるまでの時間は約25μsから100μsと比較的遅い。CHIP3DRAM1は、CHIP2CTL__LOGIC1とのデータ転送を行うためのインターフェースと情報処理装置CHIP4MSとのデータ転送を行うためのインターフェースを装備しているDRAMである。情報処理装置CHIP4MSとのデータ転送を行うためのインターフェースは、非同期型およびクロック同期型のDRAMインターフェースがあり、メモリモジュールMM1にはいずれのインターフェースでも用いることができる。本実施の形態例ではクロック同期型のDRAMインターフェースで、典型的に用いられているSynchronousDRAMのSDRAMインターフェースSDRAMIFを例に説明する。CHIP3DRAMとCHIP2CTLLOGIC1とのデータ転送を行うためのインターフェースは、フラッシュメモリインターフェースであり、フラッシュメモリのインターフェースには、いわゆる、ANDインターフェースANDIFとNANDインターフェースNANDIFがあり、本実施の形態例ではどちらも用いることができる。本実施の形態例ではCHIP3DRAMとCHIP2CTLLOGIC1とのデータ転送を行うためのインターフェースはNANDインターフェースとしてとして説明する。次にCHIP3DRAM1の構成を説明する。CHIP3DRAMは、データを保持するメモリバンクB0,B1,B2,B3と、このメモリバンクへのデータの読み出し、書き込みを制御する制御回路DCTL1から構成される。制御回路DCTL1は、コマンドデコーダCDEC、アクセス調停回路ARB、メモリマネージメント回路DMU、初期化回路INT、リフレッシュ制御回路REF、データバッファBUF、コントロールレジスタDREG、モードレジスタMR、拡張モードレジスタEMR、FLASHインターフェース回路FIFから構成される。メモリマネージメント回路DMUによって、CHIP1FLASHは、特に限定しないが、初期プログラム領域とメインデータ領域とに分けられており、CHIP3DRAM1は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はFLASHからのデータをコピーするためのメモリとして利用される様に管理されている。CHIP3DRAM1のメモリバンクB0とB1をコピー領域にB2とB3をワーク領域として割り当てることもできる。CHIP2CTL_LOGIC1は、SRAM、コントロールレジスタSREG、フラッシュ制御回路FCON、エラー検出訂正回路ECC、代替処理回路REP、メモリマネージメント回路SMUから構成され、CHIP1FLASHとCHIP3DRAM1とのデータ転送を制御する。メモリマネージメント回路SMUによって、SRAMは、特に制限はないが、ブート領域とバッファ領域とに分けられており、ブート領域は、情報処理装置CHIP4MSを立ち上げるためのブートデータの格納用として、バッファ領域はCHIP1FLASHとSRAM間のデータ転送を行うためのバッファメモリとして利用されるように管理されている。また、CHIP1FLASHとCHIP2CTL_LOGIC1間のデータ転送はNANDインターフェースNANDIFで行われ、CHIP2CTL_LOGICとCHIP3DRAMとのデータ転送はSDRAMインターフェースSDRAMIFで行われる。また、情報処理装置CHIP4MSとのデータ転送はSRAMインターフェースSRAMIFで行われる。情報処理装置CHIP4MSは中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される。SRAMコントローラはSRAMインターフェースSRAMIFでCHIP2のSRAMへアクセスを行い、データの読み書きを行う。DRAMコントローラはSDRAMインターフェースSDRAMIFでCHIP3DRAMへ直接アクセスを行いデータの読み書きを行う。このように、本実施の形態例では、CHIP3DRAM1はSDRAMインターフェースSDRAMIFとNANDインターフェースNANDIFの複数のインターフェースを装備することにより情報処理装置CHIP4MSとCHIP3DRAM1はSDRAMインターフェースSDRAMIFで、間にチップを介することなくダイレクトに接続できるので、より高速にデータの読み出しを行うことができる。さらに、CHIP3DRAMとCHIP2CTL_LOGIC1との間はNANDインターフェースNANDIFで接続されており、接続配線数が少なくなり、低コスト化が可能となる。次に、本実施の形態例の動作を説明する。電源が投入されると、CHIP1FLASH、CHIP2CTL_LOGIC1およびCHIP3DRAM1は、それぞれ自らを初期状態に設定する。次に、フラッシュ制御回路FCONは、CHIP1FLASHの初期プログラム領域FBootのデータを読み出し、エラー検出訂正回路ECCにて、エラーがあるかどうかをチェックする。エラーがなければ、直接SRAMのブート領域SBootへ転送し、エラーがあれば訂正を行い、SRAMのブート領域へ転送する。情報処理装置CHIP4MSは、SRAMのブート領域へ格納されたブートデータを読み出して、自らの立ち上げを行う。また、初期化回路INTは、CHIP3DRAM1の初期化シーケンスとして、モードレジスタMR、拡張モードレジスタEMRへ所望の値を設定する。情報処理装置CHIP4MSが自らの立ち上げを行っている間、フラッシュ制御回路FCONが、FLASHインターフェース回路FIFを通じてCHIP3DRAM1へSRAMのブート領域への転送が終了したことを伝えると、CHIP3DRAM1は、FLASHインターフェースFIFを通じて、フラッシュ制御回路FCONへCHIP1FLASHからCHIP3DRAM1へのデータ転送を指示する。その後、フラッシュ制御回路FCONはCHIP1FLASHのメインデータ領域のデータを順に読み出し、エラー検出回路ECCにてエラーがあるかどうかをチェックする。エラーがなければ、直接データバッファBUFへ転送し、エラーがあれば訂正を行い、FLASHインターフェース回路FIFを通じて、データバッファBUFへ転送する。コマンドデコーダーCDECはデータバッファBUFに保持されているデータを順にコピー領域に割り当てられているメモリバンク0B0へ転送する。データ転送が開始されると、リフレッシュ制御回路はメモリバンク0B0へ転送されたデータを保持するため、リフレッシュ動作を行う。情報処理装置CHIP4MSより、SRAMインターフェースSRRAMIFから、CHIP2CTL_LOGIC1のコントロールレジスタSREGへロード命令が書き込まれると、CHIP1FLASHのメインデータ領域のデータが、SRAMのバッファ領域へ転送される。また、ストア命令がコントロールレジスタSREGへ書き込まれると、SRAMのバッファ領域のデータがCHIP1FLASHのメインデータ領域へ転送される。情報処理装置CHIP4MSより、SDRAMインターフェースSDRRAMIFから、CHIP3DRAMのコントロールレジスタDREGへロード命令が書き込まれると、CHIP1FLASHのメインデータ領域のデータが、CHIP2を経由し、CHIP3DRAM1のコピー領域へ転送される。またストア命令がコントロールレジスタDREGへ書き込まれると、CHIP3DRAM1のコピー領域のデータがCHIP2を経由してCHIP1FLASHのメインデータ領域へ書き込まれる。情報処理装置CHIP4MSより、SDRAMインターフェースSDRRAMIFで、CHIP3DRAMのメモリバンク0B0に保持されているCHIP1FLASHデータの読み出し命令とアドレスを入力すると、アクセス調停回路ARBは、情報処理装置CHIP4MSからの読み出し命令を常に優先させ、ロード命令やストア命令によって、CHIP1とCHIP3との間にデータ転送が発生していれば、これを停止する。その後、コマンドデコーダーCDECは、この読み出し命令を解読し、メモリバンク0B0からデータを読み出し、SDRAMインターフェースを通じて出力する。また、本メモリモジュールMM1のCHIP1FLASHに、ANDインターフェースANDIFを、CHIP3DRAM1とCHIP2CTL_LOGIC1とのデータ転送にANDインターフェースANDを用いた場合においてもの本メモリシステムを実現できるのは言うまでもない。この様に、アクセス調停回路ARBとコマンドデーコーダーCDECをCHIP3DRAM1の中に組み込むことにより、メモリバンクB0,B1,B2,B3へのアクセスがすばやく行え、CHIP1FLASH1データを高速に読み出すことができる。さらに、CHIP3DRAM1はSDRAMインターフェースSDRAMIFとNANDインターフェースNANDIFを装備しているため、SDRAMインターフェースSDRAMIFは直接、情報処理装置CHIP4MSへ接続でき、情報処理装置CHIP4MSとCHIP3DRAMとの間に、チップを介さずにデータ転送が行えるため、高速にデータを読み出すことができる。<実施の形態例3>図18は本発明を適用した第3の実施形態である。メモリモジュールMM2と情報処理装置CHIP4MSとから構成されるメモリシステムの実施形態を示したものである。以下におのおのについて説明する。メモリモジュールMM2はCHIP1FLASH2とCHIP2CTL_LOGIC2とCHIP3DRAM2とから構成される。CHIP1FLASH2は、不揮発性メモリであり、特に限定しないが、NANDインターフェースをNANDIF装備している大容量フラッシュメモリである。CHIP1FLASH2は、データを保持する不揮発性メモリアレイMA、不揮発性メモリアレイからのデータの読み出しおよび書き込みを制御する制御回路FCTL、エラー検出訂正回路ECC、代替処理回路REPから構成される。メモリアレイMAの構成には、NAND構成とAND構成があり、双方の構成を用いることができる。CHIP3DRAM2は、CHIP1FLASH2とデータ転送を行うためのインターフェースと情報処理装置CHIP4MSとのデータ転送を行うためのインターフェースを装備しているDRAMである。情報処理装置CHIP4MSとのデータ転送を行うためのインターフェースは、非同期型およびクロック同期型のDRAMインターフェースがあり、メモリモジュールMM2にはいずれのインターフェースでも用いることができる。本実施の形態例ではクロック同期型のDRAMインターフェースで、典型的に用いられているSynchronousDRAMのSDRAMインターフェースSDRAMIFを例に説明する。CHIP3DRAM2とCHIP1FLASH2とのデータ転送を行うためのインターフェースは、フラッシュメモリインターフェースであり、フラッシュメモリのインターフェースには、ANDインターフェースANDIFとNANDインターフェースNANDIFがあり、本実施の形態例ではどちらも用いることができる。本実施の形態例では、CHIP3DRAMとCHIP1FLASH2とのデータ転送を行うためのインターフェースはNANDインターフェースとして説明を行う。次にCHIP3DRAM2の構成を説明する。CHIP3DRAM2は、データを保持するメモリバンクB0,B1,B2,B3と、このメモリバンクへのデータの読み出し、書き込みを制御する制御回路DCTL2から構成される。制御回路DCTL2は、コマンドデコーダCDEC、アクセス調停回路ARB、メモリマネージメント回路DMU、初期化回路INT、リフレッシュ制御回路REF、データバッファBUF、コントロールレジスタDREG、モードレジスタMR、拡張モードレジスタEMR、フラッシュ制御回路DFCONから構成される。メモリマネージメント回路DMUによって、CHIP1FLASH2は、特に限定しないが、初期プログラム領域とメインデータ領域とに分けられており、CHIP3DRAM2は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はFLASHからのデータをコピーするためのメモリとして利用される様に管理されている。CHIP3DRAM2のメモリバンクB0とB1をコピー領域にB2とB3をワーク領域として割り当てることもできる。CHIP2CTL_LOGIC2は、SRAM、コントロールレジスタSREG、フラッシュ制御回路SFCON、メモリマネージメント回路SMUから構成され、CHIP1FLASH2とのデータ転送を制御する。メモリマネージメント回路SMUによって、SRAMは、特に制限はないが、ブート領域とバッファ領域とに分けられており、ブート領域は、情報処理装置CHIP4MSを立ち上げるためのブートデータの格納用として、バッファ領域はCHIP1FLASH2とSRAM間のデータ転送を行うためのバッファメモリとして利用されるように管理されている。また、CHIP1FLASH2とCHIP2CTL_LOGIC2間のデータ転送はNANDインターフェースNANDIFで行われ、情報処理装置CHIP4MSとのデータ転送はSRAMインターフェースSRAMIFで行われる。情報処理装置CHIP4MSは中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される。SRAMコントローラSRCはSRAMインターフェースSRAMIFでCHIP2CTL_LOGIC2のSRAMへアクセスを行い、データの読み書きを行う。DRAMコントローラSDCはSDRAMインターフェースSDRAMIFでCHIP3DRAM2へ直接アクセスを行いデータの読み書きを行う。このように、本実施の形態例では、CHIP1FLASH2は、エラー検出訂正回路ECC、代替処理回路REPを内臓するため、データ読み出し時のエラー検出とエラー訂正を高速で行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化が図れる。さらに、CHIP3DRAM2は、SDRAMインターフェースSDRAMIFとNANDインターフェースNANDIFを装備し、NANDインターフェースはNANDIFで直接CHIP1FLASH2へ接続でき、また、SDRAMインターフェースSDRAMIFは直接、情報処理装置CHIP4MSへ接続できるため、より高速にデータを読み出すことができる。次に、本実施の形態例の動作を説明する。電源が投入されると、CHIP1FLASH2、CHIP2CTL_LOGIC2およびCHIP3DRAM2は、それぞれ自らを初期状態に設定する。次に、フラッシュ制御回路SFCONは、CHIP1FLASH2の初期プログラム領域のデータを読み出しSRAMのブート領域へ転送する。CHIP1FLASH2は、データの読み出し時には、内蔵されたエラー検出訂正回路ECCによって高速に、データのエラー検出とエラー訂正が行われる。情報処理装置CHIP4MSは、SRAMのブート領域へ格納されたブートデータを読み出して、自らの立ち上げを行う。また、初期化回路INTは、CHIP3DRAM2の初期化シーケンスとして、モードレジスタMR、拡張モードレジスタEMRへ所望の値を設定する。情報処理装置CHIP4MSが自らの立ち上げを行っている間、フラッシュ制御回路SCONが、転送終了信号TCを通じてCHIP3DRAM2へSRAMのブート領域への転送が終了したことを伝える。その後、CHIP3DRAM2のフラッシュ制御回路DFCONはCHIP1FLASH2のメインデータ領域のデータを順に読み出し、データバッファBUFへ転送する。コマンドデコーダーCDECはデータバッファBUFに保持されているデータを順にコピー領域に割り当てられているメモリバンク0B0へ転送する。データ転送が開始されると、リフレッシュ制御回路はメモリバンクに転送されたデータを保持するため、リフレッシュ動作を行う。情報処理装置CHIP4MSより、SRAMインターフェースSRRAMIFから、CHIP2CTL_LOGIC2のコントロールレジスタSREGへロード命令が書き込まれると、CHIP1FLASH2のメインデータ領域のデータが、SRAMのバッファ領域へ転送される。また、ストア命令がコントロールレジスタSREGへ書き込まれると、SRAMのバッファ領域のデータがCHIP1FLASH2のメインデータ領域へ転送される。CHIP1FLASH2への、データの書き込み時には、内蔵されたアドレス代替処理回路REPによって、高速に、書き込みが成功したかどうかがチェックされ、成功すれば書き込みを終了し、書き込みが失敗した時には、FLASHの代替領域FREP内のアドレスを選択し、データを書き込む。情報処理装置CHIP4MSより、SDRAMインターフェースSDRRAMIFから、CHIP3DRAMのコントロールレジスタDREGへロード命令が書き込まれると、CHIP1FLASH2のメインデータ領域のデータが、直接、CHIP3DRAM2のコピー領域へ転送される。またストア命令がコントロールレジスタDREGへ書き込まれると、CHIP3DRAM2のコピー領域のデータが直接、CHIP1FLASH2のメインデータ領域へ書き込まれる。情報処理装置CHIP4MSより、SDRAMインターフェースSDRRAMIFで、CHIP3DRAM2のメモリバンク0B0に保持されているCHIP1FLASH2データの読み出し命令とアドレスを入力すると、アクセス調停回路ARBは、情報処理装置CHIP4MSからの読み出し命令を常に優先させ、ロード命令やストア命令によって、CHIP1FLASH2とCHIP3DRAM2との間にデータ転送が発生していれば、これを停止する。その後、コマンドデコーダーCDECは、この読み出し命令を解読し、メモリバンク0B0からデータを読み出し、SDRAMインターフェースを通じて出力する。また、本メモリモジュールMM2のCHIP1FLASH2とCHIP3DRAM2とのデータ転送にANDインターフェースANDを用いた場合においてもの本メモリモジュールを実現できるのは言うまでもない。このように、本実施の形態例では、CHIP1FLSH2は、エラー検出訂正回路ECC、代替処理回路REPを内臓するため、データ読み出し時のエラー検出とエラー訂正を高速で行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化が図れる。さらに、CHIP3DRAM2は、SDRAMインターフェースSDRAMIFとNANDインターフェースNANDIFを装備し、NANDインターフェースはNANDIFで直接CHIP1FLASH2へ接続でき、また、SDRAMインターフェースSDRAMIFは直接、情報処理装置CHIP4MSへ接続できるため、より高速にデータを読み出すことができる。図19は、本メモリモジュールMM2を構成する図18に示したCHIP1FLASH2として用いるフラッシュメモリの一例を示すブロック図である。コントロール信号バッファCSB、リード/プログラム/消去制御回路RPEC、セクターアドレスバッファSABUF、XデコーダーX-DEC、マルチプレクス回路MLP、YアドレスカウンタYAC、データ入力バッファDIBUF、入力データ制御回路IDC、データ出力バッファDOBUF、YデコーダーY-DEC、Yゲート回路Y-GT、データレジスタDTREG、メモリアレイMAから構成されている。図20に、CHIP1FLASH2のフラッシュメモリからのデータ読み出し動作を示す。チップイネーブル信号F-/CEがLOWに、コマンドラッチイネーブル信号F-CLEがHighになり、ライトイネーブル信号F-/WEが立ち上がった時、入出力信号F-IO1~F-IO8より読み出し命令の命令コードRcodeを入力する。その後、アドレスラッチイネーブル信号F-ALEがHighとなり、ライトイネーブル信号F-/WEの立ち上がりエッジで、入出力信号F-IO1~F-IO8よりアドレスCA1、CA2、SA1、SA2を入力する。CA1とCA2によりスタートアドレスが指定され、SA1とSA2によりセクタアドレスが指定される。入力したセクターアドレスに対応する1セクタ分のデータがメモリアレイMAからデータレジスタDTREGに転送される。データがメモリアレイMAからデータレジスタDTREGに転送されている間は、フラッシュメモリはビジーとなり、レディビジー回路R/Bは、レディ/ビジィ信号F-R/BをLowにする。データレジスタDTREGへのデータ転送が終了したら、リードイネーブル信号F-/REに同期して、データレジスタDTREG内のデータが、入力したスタートアドレスから順に16ビットずつ読み出され、入出力信号F-IO1~F-IO16より出力される。<実施の形態例4>図21は本発明を適用した第4の実施形態である。メモリモジュールMM3と情報処理装置CHIP4MSとから構成される情報処理装置の実施形態を示したものである。以下におのおのについて説明する。メモリモジュールMM3はCHIP1FLASH3とCHIP3DRAM3とから構成される。CHIP1FLASH3は、不揮発性メモリであり、特に限定しないが、NANDインターフェースをNANDIF装備している大容量フラッシュメモリである。CHIP1FLASH3は、データを保持する不揮発性メモリアレイMA、不揮発性メモリアレイMAからSRAMへのデータ転送を制御する転送制御回路FCTL3、エラー検出訂正回路ECC、代替処理回路REP、SRAM、コントロールレジスタSREG、メモリマネージメント回路SMUから構成される。メモリマネージメント回路SMUによって、SRAMは、特に制限はないが、ブート領域とバッファ領域とに分けられており、ブート領域は、情報処理装置CHIP4MSを立ち上げるためのブートデータの格納用として、バッファ領域はCHIP1FLASH3の不揮発性メモリアレイMAとSRAM間のデータ転送を行うためのバッファメモリとして利用されるように管理されている。メモリアレイMAの構成には、主にNAND構成とAND構成があり、どちらの構成も用いることができる。CHIP3DRAM3は、CHIP1FLASH3とデータ転送を行うためのインターフェースと情報処理装置CHIP4MSとのデータ転送を行うためのインターフェースを装備しているDRAMである。情報処理装置CHIP4MSとのデータ転送を行うためのインターフェースは、非同期型およびクロック同期型のDRAMインターフェースがあり、メモリモジュールMM2にはいずれのインターフェースでも用いることができる。本実施の形態例ではクロック同期型のDRAMインターフェースで、典型的に用いられているSynchronousDRAMのSDRAMインターフェースSDRAMIFを例に説明する。CHIP3DRAM3とCHIP1FLASH3とのデータ転送を行うためのインターフェースは、フラッシュメモリインターフェースであり、フラッシュメモリのインターフェースには、ANDインターフェースANDIFとNANDインターフェースNANDIFがあり、本実施の形態例ではどちらも用いることができる。本実施の形態例では、CHIP3DRAM3とCHIP1FLASH3とのデータ転送を行うためのインターフェースはNANDインターフェースとして説明を行う。次にCHIP3DRAM3の構成を説明する。CHIP3DRAM3は、データを保持するメモリバンクB0,B1,B2,B3と、このメモリバンクへのデータの読み出し、書き込みを制御する制御回路DCTL3から構成される。制御回路DCTL3は、コマンドデコーダCDEC、アクセス調停回路ARB、メモリマネージメント回路DMU、初期化回路INT、リフレッシュ制御回路REF、データバッファBUF、コントロールレジスタDREG、モードレジスタMR、拡張モードレジスタEMR、フラッシュ制御回路DFCONから構成される。メモリマネージメント回路DMUによって、CHIP1FLASH3は、特に限定しないが、初期プログラム領域とメインデータ領域とに分けられており、CHIP3DRAM3は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はCHIP1FLASH3からのデータをコピーするためのメモリとして利用される様に管理されている。CHIP3DRAM3のメモリバンクB0とB1をコピー領域にB2とB3をワーク領域として割り当てることもできる。情報処理装置CHIP4MSは中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される。SRAMコントローラはSRAMインターフェースSRAMIFでCHIP1FLASH3のSRAMへアクセスを行い、データの読み書きを行う。DRAMコントローラはSDRAMインターフェースSDRAMIFでCHIP3DRAM3へ直接アクセスを行いデータの読み書きを行う。このように、本実施の形態例では、CHIP1FLASH3はSRAM、エラー検出訂正回路ECC、代替処理回路REPを内臓するため、不揮発性メモリアレイとSRAM間のデータ転送を高速に行える。CHIP3DRAM3は、SDRAMインターフェースSDRAMIFとNANDインターフェースNANDIFを装備し、NANDインターフェースはNANDIFで直接CHIP1FLASH2へ接続でき、また、SDRAMインターフェースSDRAMIFは直接、情報処理装置CHIP4MSへ接続できるため、より高速にデータを読み出すことができる。さらに、本メモリシステムを実現するためチップ数を削減できるため、低電力化、低コスト化が可能となる。次に、本実施の形態例の動作を説明する。電源が投入されると、CHIP1FLASH3およびCHIP3DRAM3は、それぞれ自らを初期状態に設定する。次に、転送制御回路FCTL3は、不揮発性メモリアレイMAの初期プログラム領域のデータを読み出しSRAMのブート領域へ転送する。CHIP1FLASH3の不揮発性メモリアレイMAからのデータの読み出し時には、内蔵されたエラー検出訂正回路ECCによって高速に、データのエラー検出とエラー訂正が行われる。情報処理装置CHIP4MSは、SRAMのブート領域へ格納されたブートデータを読み出して、自らの立ち上げを行う。また、初期化回路INTは、CHIP3DRAM3の初期化シーケンスとして、モードレジスタMR、拡張モードレジスタEMRへ所望の値を設定する。情報処理装置CHIP4MSが自らの立ち上げを行っている間、転送制御回路FCTL3が、転送終了信号TCを通じてSRAMのブート領域への転送が終了したことを伝える。その後、CHIP3DRAM3のフラッシュ制御回路DFCONは、転送制御回路FCTL3を介して不揮発性メモリアレイMAのメインデータ領域のデータを順に読み出し、データバッファBUFへ転送する。コマンドデコーダーCDECはデータバッファBUFに保持されているデータを順にコピー領域に割り当てられているメモリバンク0B0へ転送する。データ転送が開始されると、リフレッシュ制御回路はメモリバンクに転送されたデータを保持するため、リフレッシュ動作を行う。情報処理装置CHIP4MSより、SRAMインターフェースSRRAMIFから、CHIP1FLASH3のコントロールレジスタSREGへロード命令が書き込まれると、不揮発性メモリアレイMAに保持されているメインデータ領域のデータが、SRAMのバッファ領域へ転送される。また、ストア命令がコントロールレジスタSREGへ書き込まれると、SRAMのバッファ領域のデータが不揮発性メモリアレイMAのメインデータ領域へ転送される。不揮発性メモリアレイMAへの、データの書き込み時には、内蔵されたアドレス代替処理回路REPによって、高速に、書き込みが成功したかどうかがチェックされ、成功すれば書き込みを終了し、書き込みが失敗した時には、CHIP1FLASH3の代替領域FREP内のアドレスを選択し、データを書き込む。情報処理装置CHIP4MSより、SDRAMインターフェースSDRAMIFから、CHIP3DRAMのコントロールレジスタDREGへロード命令が書き込まれると、CHIP1FLASH3のメインデータ領域のデータが、直接、CHIP3DRAM3のコピー領域へ転送される。またストア命令がコントロールレジスタDREGへ書き込まれると、CHIP3DRAM3のコピー領域のデータが直接、CHIP1FLASH3のメインデータ領域へ書き込まれる。情報処理装置CHIP4MSより、SDRAMインターフェースSDRAMIFで、CHIP3DRAM3のメモリバンク0B0に保持されているCHIP1FLASH3データの読み出し命令とアドレスを入力すると、アクセス調停回路ARBは、情報処理装置CHIP4MSからの読み出し命令を常に優先させ、ロード命令やストア命令によって、CHIP1FLASH3とCHIP3DRAM3との間にデータ転送が発生していれば、これを停止する。その後、コマンドデコーダーCDECは、この読み出し命令を解読し、メモリバンク0B0からデータを読み出し、SDRAMインターフェースを通じて出力する。また、本メモリモジュールMM3のCHIP1FLASH3とCHIP3DRAM3とのデータ転送にANDインターフェースANDIFを用いた場合においても、本メモリモジュールを実現できるのは言うまでもない。このように、本実施の形態例では、CHIP1FLASH3はSRAM、エラー検出訂正回路ECC、代替処理回路REPを内臓するため、不揮発性メモリアレイとSRAM間のデータ転送を高速に行える。CHIP3DRAM3は、SDRAMインターフェースSDRAMIFとNANDインターフェースNANDIFを装備し、NANDインターフェースはNANDIFで直接CHIP1FLASH3へ接続でき、また、SDRAMインターフェースSDRAMIFは直接、情報処理装置CHIP4MSへ接続できるため、より高速にデータを読み出すことができる。さらに、本メモリシステムを実現するためのチップ数を削減できるため、低電力化、低コスト化が可能となる。<実施の形態例5>図22は本発明を適用した第5の実施形態である。メモリモジュールMM3と情報処理装置CHIP4MSとから構成される情報処理装置の実施形態を示したものである。以下におのおのについて説明する。メモリモジュールMM3はCHIP1FLASH4とCHIP3DRAM4とから構成される。CHIP1FLASH4は、不揮発性メモリであり、特に限定しないが、NANDインターフェースをNANDIF装備している大容量フラッシュメモリである。CHIP1FLASH4は、データを保持する不揮発性メモリアレイMA、転送制御回路FCTL4、エラー検出訂正回路ECC、代替処理回路REPから構成される。メモリアレイMAの構成には、主にNAND構成とAND構成があり、どちらの構成も用いることができる。CHIP3DRAM4は、CHIP1FLASH4とデータ転送を行うためのインターフェースと情報処理装置CHIP4MSとのデータ転送を行うためのインターフェースを装備しているDRAMである。情報処理装置CHIP4MSとのデータ転送を行うためのインターフェースは、非同期型およびクロック同期型のDRAMインターフェースがあり、メモリモジュールMM4にはいずれのインターフェースでも用いることができる。本実施の形態例ではクロック同期型のDRAMインターフェースで、典型的に用いられているSynchronousDRAMのSDRAMインターフェースSDRAMIFを例に説明する。CHIP3DRAM4とCHIP1FLASH4とのデータ転送を行うためのインターフェースは、フラッシュメモリインターフェースであり、フラッシュメモリのインターフェースには、ANDインターフェースANDIFとNANDインターフェースNANDIFがあり、本実施の形態例ではどちらも用いることができる。本実施の形態例では、CHIP3DRAM4とCHIP1FLASH4とのデータ転送を行うためのインターフェースはNANDインターフェースとして説明を行う。次にCHIP3DRAM4の構成を説明する。CHIP3DRAM4は、データを保持するメモリバンクB0,B1,B2,B3と、このメモリバンクへのデータの読み出し、書き込みを制御する制御回路DCTL4から構成される。制御回路DCTL4は、コマンドデコーダCDEC、アクセス調停回路ARB、メモリマネージメント回路DMU、初期化回路INT、リフレッシュ制御回路REF、データバッファBUF、コントロールレジスタDREG、モードレジスタMR、拡張モードレジスタEMR、フラッシュ制御回路DFCON、SRAMから構成される。メモリマネージメント回路DMUによって、CHIP1FLASH4は、特に限定しないが、初期プログラム領域とメインデータ領域とに分けられており、CHIP3DRAM4は、特に制限はないが、ワーク領域とコピー領域とに分かれており、ワーク領域はプログラム実行時のワークメモリとして、コピー領域はFLASHからのデータをコピーするためのメモリとして利用される様に管理されている。CHIP3DRAM4のメモリバンクB0とB1をコピー領域にB2とB3をワーク領域として割り当てることもできる。さらに、SRAMはブート領域とバッファ領域とに分けられており、ブート領域は、情報処理装置CHIP4MSを立ち上げるためのブートデータの格納用として、バッファ領域はCHIP1FLASH4の不揮発性メモリアレイMAとSRAM間のデータ転送を行うためのバッファメモリとして利用されるように管理されている。情報処理装置CHIP4MSは中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される。DRAMコントローラはSDRAMインターフェースSDRAMIFでCHIP3DRAM4のSRAMおよびメモリバンクB0,B1,B2,B3へアクセスを行いデータの読み書きを行う。このように、本実施の形態例では、CHIP1FLASH4は、エラー検出訂正回路ECC、代替処理回路REPを内臓するため、データ読み出し時のエラー検出とエラー訂正を高速で行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化が図れる。CHIP3DRAM4は、SDRAMインターフェースSDRAMIFとNANDインターフェースNANDIFを装備し、NANDインターフェースはNANDIFで直接CHIP1FLASH4へ接続でき、また、SDRAMインターフェースSDRAMIFは直接、情報処理装置CHIP4MSへ接続できるため、より高速にデータを読み出すことができる。本メモリシステムを実現するためのチップ数を削減できるため、低電力化、低コスト化が可能となる。さらに、SDRAMインターフェースのみで、本メモリシステムは動作するため、情報処理装置CHIP4MSとの接続端子を少なくでき、更なる低電力化、低コスト化が可能である。次に、本実施の形態例の動作を説明する。電源が投入されると、CHIP1FLASH4およびCHIP3DRAM4は、それぞれ自らを初期状態に設定する。次に、フラッシュ制御回路DFCONは、不揮発性メモリアレイMAの初期プログラム領域のデータを読み出しSRAMのブート領域へ転送する。CHIP1FLASH4の不揮発性メモリアレイMAからのデータの読み出し時には、内蔵されたエラー検出訂正回路ECCによって高速に、データのエラー検出とエラー訂正が行われる。情報処理装置CHIP4MSは、SDRAMインターフェースSDRAMIFでSRAMのブート領域へ格納されたブートデータを読み出して、自らの立ち上げを行う。また、初期化回路INTは、CHIP3DRAM4の初期化シーケンスとして、モードレジスタMR、拡張モードレジスタEMRへ所望の値を設定する。次に、CHIP3DRAM4のフラッシュ制御回路DFCONは、転送制御回路FCTL4を介して不揮発性メモリアレイMAのメインデータ領域のデータを順に読み出し、データバッファBUFへ転送する。コマンドデコーダーCDECはデータバッファBUFに保持されているデータを順にコピー領域に割り当てられているメモリバンク0B0へ転送する。データ転送が開始されると、リフレッシュ制御回路REFはメモリバンク0B0に転送されたデータを保持するため、リフレッシュ動作を行う。情報処理装置CHIP4MSより、SDRAMインターフェースSDRAMIFから、CHIP1FLASH4のコントロールレジスタSREGへロード命令が書き込まれると、不揮発性メモリアレイMAに保持されているメインデータ領域のデータが、SRAMのバッファ領域へ転送される。また、ストア命令がコントロールレジスタSREGへ書き込まれると、SRAMのバッファ領域のデータが不揮発性メモリアレイMAのメインデータ領域へ転送される。不揮発性メモリアレイMAへの、データの書き込み時には、内蔵されたアドレス代替処理回路REPによって、高速に、書き込みが成功したかどうかがチェックされ、成功すれば書き込みを終了し、書き込みが失敗した時には、CHIP1FLASH4の代替領域FREP内のアドレスを選択し、データを書き込む。情報処理装置CHIP4MSより、SDRAMインターフェースSDRAMIFから、CHIP3DRAM4のコントロールレジスタDREGへロード命令が書き込まれると、CHIP1FLASH4のメインデータ領域のデータがCHIP3DRAM4のコピー領域へ転送される。またストア命令がコントロールレジスタDREGへ書き込まれると、CHIP3DRAM4のコピー領域のデータが直接、CHIP1FLASH4のメインデータ領域へ書き込まれる。情報処理装置CHIP4MSより、SDRAMインターフェースSDRAMIFで、CHIP3DRAM4のメモリバンク0B0に保持されているCHIP1FLASH4データの読み出し命令とアドレスを入力すると、アクセス調停回路ARBは、情報処理装置CHIP4MSからの読み出し命令を常に優先させ、ロード命令やストア命令によって、CHIP1FLASH4とCHIP3DRAM4との間にデータ転送が発生していれば、これを停止する。その後、コマンドデコーダーCDECは、この読み出し命令を解読し、メモリバンク0B0からデータを読み出し、SDRAMインターフェースを通じて出力する。また、本メモリモジュールMM4のCHIP1FLASH4とCHIP3DRAM4とのデータ転送にANDインターフェースANDIFを用いた場合においても、本メモリモジュールを実現できるのは言うまでもない。このように、本実施の形態例では、CHIP1FLSH4は、エラー検出訂正回路ECC、代替処理回路REPを内臓するため、データ読み出し時のエラー検出とエラー訂正を高速で行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化が図れる。CHIP3DRAM2は、SDRAMインターフェースSDRAMIFとNANDインターフェースNANDIFを装備し、NANDインターフェースはNANDIFで直接CHIP1FLASH4へ接続でき、また、SDRAMインターフェースSDRAMIFは直接、情報処理装置CHIP4MSへ接続できるため、より高速にデータを読み出すことができる。本メモリシステムを実現するためのチップ数を削減できるため、低電力化、低コスト化が可能となる。さらに、SDRAMインターフェースのみで、本メモリシステムは動作するため、情報処理装置CHIP4MSとの接続端子を少なくでき、更なる低電力化、低コスト化が可能である。図23は、本実施例での、メモリマネージメント回路DMUによるメモリマップの一例を示したものである。本実施の形態例では、特に限定されないが、不揮発メモリの記憶領域が128Mbit4Mbit4Mbitは代替領域、DRAMの記憶領域が256Mbit、SRAMが8kbit、コントロールレジスタSREGおよびDREGのそれぞれが1kbitであるメモリモジュールを例に代表的なメモリマップを説明する。SDRAMインターフェースSDRAMIFから入力したアドレスを元に、メモリマネージメント回路DMUは、コントロールレジスタDREG1kb、DRAMのワーク領域WK128Mbit、DRAMのコピー領域CP128Mbit、コントロールレジスタSREG、SRAM、FLASHの128Mbitへのアドレスを変換したメモリマップを示す。特に制限はないが、メモリマップのアドレス空間の下部から、SRAM、コントロールレジスタSREG、DRAMのバンク0BANK0、バンク1BANK1、バンク2BANK2、バンク3BANK3、コントロールレジスタDREGがマッピングされている。SRAMは、ブート領域SBootとバッファ領域SBUFに分かれている。DRAMのバンク0BANK0及びバンク1BANK1はコピー領域CPに、バンク2BANK2及びバンク3BANK3はワーク領域WKにマッピングされている。コピー領域CPは、FLASHのデータが転送され保持される領域である。ワーク領域WKは、ワークメモリとして利用される領域である。また、バンク1BANK1のコピー領域CPには初期自動転送領域CIPが含まれている。FLASHは、メインデータ領域FM、初期プログラム領域Fbootおよび代替領域FREPとに分かれている。また、FLASHのメインデータ領域FMには、電源投入時にDRAMへ自動転送される初期自動転送領域IPが含まれている。FLASHのメインデータ領域FMには、プログラムやデータが格納されている。また、FLASHは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域FREPはこのように不良となった初期プログラム領域Fbootやメインデータ領域FMのデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、FLASHが保証する信頼性が確保できるように決めると良い。電源投入後、先ず、FLASHの初期プログラム領域FBoot内のデータはSRAMのブート領域SBootへ転送される。情報処理回路CHIP4MSは、SDRAMインターフェースSDRAMIFでSRAMのブート領域SBootのデータを読み出し、自らを立ち上げる。次に、FLASHの初期自動転送領域IPのデータはDRAMの初期自動転送領域CIPへ転送される。ロード命令LoadによるFLASHからDRAMへのデータ転送を説明する。SDRAMインターフェースSDRAMIFから、コントロールレジスタDREGにロード命令が書きこまれると、メモリマネージメント回路MUが設定したメモリマップに従い、FLASHのメインデータ領域のデータがDRAMのコピー領域へ転送される。ストア命令StoreによるDRAMからFLASHへのデータ転送を説明する。SDRAMインターフェースSDRAMIFから、コントロールレジスタDREGにストア命令が書きこまれると、メモリマネージメント回路MUが設定したメモリマップに従い、DRAMのコピー領域のデータがFLASHのメインデータ領域へ転送される。次に、DRAMからのデータの読み出しについて説明する。SDRAMインターフェースからDRAMのバンク0BANK0内のアドレスとリード命令が入力されると、DRAMのバンク0BANK0内のアドレスを選択し、データを読み出すことができる。つまり、FLASHのデータをDRAMと同じ速度で読み出すことができる。他のバンクバンク1、バンク2、バンク3についても同様にデータを読み出すことができる。次に、DRAMへのデータの書きこみについて説明する。SDRAMインターフェースからDRAMのバンク1BANK1内のアドレスと書き込み命令が入力されると、DRAMのバンク1BANK1内のアドレスを選択し、データを書きこむことができる。つまり、FLASHのデータをDRAMと同じ速度で書きこむことができる。他のバンクバンク3、バンク2、バンク0についても同様にデータを書きこむことができる。ロード命令SLoadによるFLASHからSRAMへのデータ転送を説明する。SDRAMインターフェースSDRAMIFから、コントロールレジスタSREGにロード命令SLoadが書きこまれると、メモリマネージオント回路DMUが設定したメモリマップに従い、FLASHのデータがSRAMのバッファ領域へ転送される。ストア命令SStoreによるSRAMからFLASHへのデータ転送を説明する。SDRAMインターフェースSDRAMIFから、コントロールレジスタSREGにストア命令が書きこまれると、メモリマネージメント回路DMUが設定したメモリマップに従い、SRAMのバッファ領域のデータがFLASHへ転送される。次に、SRAMからのデータの読み出しについて説明する。SDRAMインターフェースから、SRAMを選択するアドレスとリード命令が入力されると、SRAMを選択し、データを読み出すことができる。次に、SRAMへのデータの書きこみについて説明する。SDRAMインターフェースからSRAMを選択するアドレスと書き込み命令が入力されると、SRAMを選択し、データを書き込むことができる。このように、すべてのデータ転送は、SDRAMインターフェースSDRAMIFによって行われる。<実施の形態例6>図24は本発明を適用した第6の実施形態である。メモリモジュールMM5と情報処理装置CHIP4MSとから構成されるメモリシステムの実施形態を示したものである。以下におのおのについて説明する。メモリモジュールMM5はCHIP1FLASH4とCHIP2DRAM4、CHIP3DRAM4とから構成される。CHIP1FLASH4は、図22で説明した不揮発性メモリと同様のメモリであり、NANDインターフェースをNANDIF装備している。CHIP2DRAM4とCHIP3DRAM4は、まったく同じDRAMであり、図22で説明したDRAMに、マスター選択信号MSLを付加したDRAMである。DFCONはCHIP1FLASH4とのデータ転送を制御するフラッシュ制御回路である。本メモリモジュールMM5はDRAMの記憶容量を増やす目的でDRAMを2チップ用いている実施例である。CHIP2DRAM4およびCHIP3DRAM4とCHIP1FLASH4との間のデータ転送はNANDインターフェースNANDIFで行われ。また、CHIP2DRAM4およびCHIP3DRAM4と情報処理装置CHIP4MSとの間のデータ転送はSDRAMインターフェースSDRAMIFで行われる。マスター選択信号MSLは、CHIP2DRAM4およびCHIP3DRAM4が、主体的にCHIP1FLASH4へアクセスを行うのかどうかを選択する信号である。CHIP2DRAM4ではマスター選択信号MSLを電源端子VDDに接続し、主体的にCHIP1FLASH4へアクセスするマスターDRAMとなる。CHIP3DRAM4ではマスター選択信号MSLを接地端子VSS0Vに接続し、主体的にCHIP1FLASH4へは主体的にアクセスしないスレーブDRAMとなる。マスターDRAMとなったCHIP2DRAM4では、フラッシュ制御回路DFCONがCHIP1FLASH4とのデータ転送のために制御信号を発生する。スレーブDRAMとなったCHIP2DRAM4では、CHIP2DRAM4内のフラッシュ制御回路DFCONはCHIP1FLASH4とのデータ転送のために制御信号やデータを発生せず、CHIP2DRAM4のフラッシュ制御回路DFCONが発生する制御信号を用いて、CHIP1FLASH4とのデータ転送を行う。フラッシュメモリへ主体的にアクセスするマスターDRAMが複数あると、フラッシュメモリへの制御信号が競合状態となり、フラッシュメモリとDRAMとの間のデータ転送がうまくいかず、複数のDRAMチップを用て記憶容量を増大することが困難となる。本実施の形態によれば、マスター選択信号MSLを設けることによって、マスターDRAMとスレーブDRAMを選択でき、複数のDRAMチップを用いて記憶容量を増大することができるため、携帯機器の要求に柔軟に対応できる。<実施の形態例7>図25は本発明における第7の実施の形態例を示したものである。図25aは上面図であり、図25bは上面図に示したA-A’線に沿った部分の断面図である。本実施の形態のマルチチップモジュールは、ボールグリッドアレイBGAによって装置に実装する基盤例えばガラスエポキシ基板でできたプリント回路ボードPCB上に、CHIPM1、CHIPM2が搭載されている。CHIPM1は不揮発性メモリで、CHIPM2はDRAMである。本マルチチップモジュールにより、図21で示すメモリモジュールMM3および、図22で示すメモリモジュールMM4を1つの封止体に集積できる。CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続されている。CHIPM1とCHIPM2はボンディングワイヤPATH3で接続される。チップの搭載された基盤PCBの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバーCOVERを使用しても良い。本実施の形態例ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小きなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基盤PCB間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。<実施の形態例8>図26は本発明における第8の実施の形態例を示したものである。図26aは上面図であり、図26bは上面図に示したA-A’線に沿った部分の断面図である。本実施の形態のマルチチップモジュールは、ボールグリッドアレイBGAによって装置に実装する基盤例えばガラスエポキシ基板でできたプリント回路ボードPCB上に、CHIPM1、CHIPM2、CHIPM3が搭載されている。CHIPM1は不揮発性メモリ、CHIP2MはDRAMである。CHIP3Mは、中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置、あるいはCHIP1MとCHIP2Mのデータ転送を制御する制御回路である。本マルチチップモジュールにより、図1で示すメモリモジュールMM、図14で示すメモリモジュールMM、図17で示すメモリモジュールMM1、図18で示すメモリモジュールMM2、図21で示すメモリシステム、図22でメモリシスを1つの封止体に集積できる。CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続されている。CHIPM1とCHIPM2はボンディングワイヤPATH3で接続される。また、CHIPM3の実装および配線にボールグリッドアレイが用いられている。本実装方法では3チップを積層することができるので実装面積を小さく保つことができる。さらに、CHIPM3と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。<実施の形態例9>図27は本発明に係るマルチチップモジュールの第9の実施の形態例を示したものである。図27aは上面図であり、図27bは上面図に示したA-A’線に沿った部分の断面図である。本実施の形態のメモリモジュールは、ボールグリッドアレイBGAによって装置に実装する基盤例えばガラスエポキシ基板でできたプリント回路ボードPCB上に、CHIPM1、CHIPM2、CHIPM3、CHIPM4が搭載されている。CHIPM1は不揮発性メモリ、CHIPM3はDRAMである。CHIPM2はCHIPM1とCHIPM2のデータ転送を制御する制御回路であり、CHIPM4は中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置である。本実装方法では、図1で示すメモリシステム、図14で示すメモリシステムモジュール、図17で示すメモリシステムおよび図18で示すメモリシステムを1つの封止体に集積できる。CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH4で接続され、CHIPM3と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続されている。CHIPM1とCHIPM3はボンディングワイヤPATH3で接続され、CHIPM2とCHIPM3はボンディングワイヤPATH5で接続される。CHIPM4の実装および配線にボールグリッドアレイBGAが用いられている。本実装方法ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。チップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。さらに、CHIPM4と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。<実施の形態例10>図28は本発明に係るメモリシステムの第10の実施の形態例を示したものである。図28aは上面図であり、図28bは上面図に示したA-A’線に沿った部分の断面図である。本実施の形態のメモリモジュールは、ボールグリッドアレイBGAによって装置に実装する基盤例えばガラスエポキシ基板でできたプリント回路ボードPCB上に、CHIPM1、CHIPM2、CHIPM3が搭載されている。CHIPM1は不揮発性メモリ、CHIPM2およびCHIPM3はDRAMである。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。本実装方法では、図24で示すモジュールMM5を1つの封止体に集積できる。CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続され、CHIPM3と基盤PCB上のボンディングパットはボンディングワイヤPATH3で接続されている。本実施の形態例ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。<実施の形態例11>図29は本発明に係るメモリシステムの第11の実施の形態例を示したものである。図29aは上面図であり、図29bは上面図に示したA-A’線に沿った部分の断面図である。本実施の形態のメモリモジュールは、ボールグリッドアレイBGAによって装置に実装する基盤例えばガラスエポキシ基板でできたプリント回路ボードPCB上に、CHIPM1、CHIPM2、CHIPM3、CHIPM4が搭載されている。CHIPM1は不揮発性メモリ、CHIPM2およびCHIPM3はDRAMである。CHIPM4は中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置である。本マルチチップモジュールでは、図24で示すメモリシステムを1つの封止体に集積できる。CHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、CHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続され、CHIPM3と基盤PCB上のボンディングパットはボンディングワイヤPATH3で接続されている。CHIPM4の実装および配線にボールグリッドアレイBGAが用いられている。本実施の形態例ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。CHIPM4と基盤間とのボンディングは不要となりボンディング配線の本数を削減することができるため組み立て工数を削減できる上、より信頼性の高いマルチチップモジュールが実現できる。<実施の形態例12>図30に、本発明に係るメモリモジュールを利用した携帯電話機の第12の実施の形態例を示す。携帯電話は、アンテナANT、無線ブロックRF、ベースバンドブロックBB、音声コーデックブロックSP、スピーカーSK、マイクロホンMK、プロセッサCPU、液晶表示部LCD、キーボードKEYおよび本発明のメモリモジュールMEMで構成される。通話時の動作を説明する。アンテナANTを通って受信された音声は無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理おこない、音声コーデックブロックSPへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーSKに出力すると、スピーカーから相手の声が聞こえる。携帯電話機から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。メモリモジュールMEMには、基本プログラム、アプリケーションプログラムメール、Webブラウザ、音楽再生、ゲームなどが格納されている。キーボードより、Webブラウザの起動を指示すると、メモリモジュールMEM内のFLASHに格納されているWebブラウザのプログラムが、同じメモリモジュール内のDRAMへと転送される。DRAMへの転送が終了するとプロセッサCPUはDRAM内のWebブラウザのプログラムを実行し、液晶表示LCDにWebララウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードKEYより指示すると、音楽データは、アンテナANTを通って受信され、無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理おこなう。最終的に、デジタル信号化された音楽デーたはメモリモジュールMEMのDRAMへ一旦、格納され、FLASHへと転送される。次に、キーボードKEYより、音楽再生プログラムの起動を指示するとメモリモジュールMEM内のFLASHに格納されている音楽再生プログラムが、同じメモリモジュール内のDRAMへと転送される。DRAMへの転送が終了するとプロセッサCPUはDRAM内の音声再生プログラムを実行し、液晶表示LCDに音楽再生プログラムが表示される。キーボードKEYより、DRAMへダウンロードした音楽データを聞くための指示を行うと、プロセッサCPUは音楽再生プログラムを実行し、DRAMに保持している音楽データを処理し、最終的にスピーカーSKから音楽が聞こてくる。このとき、本発明のメモリモジュールは大容量のDRAMを用いているため、Webブラウザと音楽再生プログラムはDRAMに保持されており、どちらのプログラムもCPUによって同時に実行されている。さらに、電子メールプログラムを起動し、電子メールプログラム、メールの送受信も同時にできる。Webのブラウザを停止した場合でも、メモリモジュール内のDRAMには保持しているため、再起動時はすぐに起動することができる。キーボードより電源遮断の指示が入力されると、メモリモジュールは、SRAMのみ動作させ、最低限のデータ時保持を行い、消費電力を極端に小さくできる。このように、本発明に係るメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケーションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。<実施の形態例13>図31に、本発明に係るメモリシステムを利用した携帯電話機の第13の実施の形態例を示す。携帯電話は、アンテナANT、無線ブロックRF、ベースバンドブロックBB、音声コーデックブロックSP、スピーカーSK、マイクロホンMK、プロセッサCPU、液晶表示部LCD、キーボードKEYおよび、プロセッサCPUとメモリモジュールMEMを1つの封止体に集積した本発明のメモリシステムSLで構成される。本発明のメモリシステムSLでを用いることによって、部品点数を削減できるため、低コスト化ができ、携帯電話の信頼性が向上する、携帯電話機を構成する部品の実装面積を小さくでき、携帯電話小型化ができる。"