複数のメモリセルが配列されたメモリセルアレイと、前記複数のメモリセルに接続された複数の信号線と、前記メモリセルアレイの周辺に配され、前記複数の信号線に接続された複数の信号線引き出し部と、を備え、前記複数の信号線引き出し部のそれぞれは、上面及び側面が保護膜で覆われたプラグを電極として有することを特徴とする半導体記憶装置。前記複数の信号線は、複数のビット線と、前記複数のビット線に交差する複数のワード線と、を含み、前記複数の信号線引き出し部は、前記メモリセルアレイの第1の側に隣接して配され、前記複数のビット線に接続された複数のビット線引き出し部と、前記メモリセルアレイの第2の側に隣接して配され、前記複数のワード線に接続された複数のワード線引き出し部と、を含むことを特徴とする請求項1に記載の半導体記憶装置。前記プラグは、前記信号線引き出し部に接続された信号線に沿った方向の幅が前記信号線に交差する方向の幅より広いことを特徴とする請求項1又は2に記載の半導体記憶装置。前記ビット線引き出し部における前記プラグは、前記ビット線引き出し部に接続されたビット線に沿った方向の幅が前記ビット線に交差する方向の幅より広く、前記ワード線引き出し部における前記プラグは、前記ワード線引き出し部に接続されたワード線に沿った方向の幅が前記ワード線に交差する方向の幅より広いことを特徴とする請求項2に記載の半導体記憶装置。1つの実施形態は、例えば、信号線の波形を観測するための電極を容易に設けることができる半導体記憶装置を提供することを目的とする。1つの実施形態によれば、メモリセルアレイと、複数の信号線と、複数の信号線引き出し部とを備えた半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。複数の信号線は、複数のメモリセルに接続されている。複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。複数の信号線引き出し部のそれぞれは、プラグを電極として有する。プラグは、上面及び側面が保護膜で覆われている。以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態第1の実施形態にかかる半導体記憶装置100について図1及び図2を用いて説明する。図1は、半導体記憶装置100の構成を示す図である。図2は、メモリセルアレイ1の構成を示す図である。半導体記憶装置100は、メモリセルアレイ1、複数のワード線WL1~WL3、ワード線ドライバ3、複数のビット線BL1、BL2、カラム制御回路4、ロウ制御回路2、を備える。メモリセルアレイ1では、図2に示すように、複数のメモリセルMCが3次元的に配列されている。すなわち、複数のワード線WL11~WL13と複数のビット線BL11~BL13との交差する位置に複数のメモリセルMCが2次元的に配列されている。同様に、複数のビット線BL11~BL13と複数のワード線WL21~WL23との交差する位置に複数のメモリセルMCが2次元的に配列されている。このように2次元的な配列メモリ層が積層されることで3次元的な配列が実現されている。メモリセルMCは、例えば、抵抗変化層及びダイオード層が積層されたものであってもよい。すなわち、半導体記憶装置100は、クロスポイント型のメモリセルアレイ1を有するReRAMResistanceRandomAccessMemoryであってもよい。図2に示す複数のワード線WL11~WL33は、複数のメモリセルMCの間を行ロウに沿った方向へ延びている。図1に示すロウ制御回路2及びワード線ドライバ3は、メモリセルアレイ1のワード線WLの延在方向に隣接する位置に設けられている。ロウ制御回路2は、ワード線ドライバ3を介してワード線WLを駆動する。例えば、ロウ制御回路2は、ワード線ドライバ3を介して、ワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しに必要な電圧を印加する。なお、ワード線ドライバ3は、後述のようにワード線の信号を引き出すためのワード線引き出し領域を含む。図2に示す複数のビット線BL11~BL23は、複数のメモリセルMCの間を列カラムに沿った方向へ延びている。図1に示すカラム制御回路4、ビット線ドライバ5、及びセンスアンプ6は、メモリセルアレイ1のビット線BLの延在方向に隣接する位置に設けられている。カラム制御回路4は、ビット線ドライバ5を介してビット線BLを駆動する。例えば、カラム制御回路4は、ビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しを行う。また、カラム制御回路4は、センスアンプ6を介して、読み出されたデータを増幅してデータ入出力バッファ7へ出力させる。なお、ビット線ドライバ5は、後述のようにビット線の信号を引き出すためのビット線引き出し領域を含む。データ入出力バッファ7は、外部のホスト図示せずに外部I/O線を介して接続され、書き込みデータデータ信号の受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ7は、受け取った書き込みデータデータ信号をカラム制御回路4に送り、カラム制御回路4から読み出したデータを受け取って外部に出力する。アドレスバッファ10は、外部から供給されたアドレス信号を、ステートマシン9からの指令に応じてカラム制御回路4およびロウ制御回路2に送る。コマンドインターフェイス8は、ホストから供給されたコマンド信号を受け、データ入出力バッファ7に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン9に転送する。ステートマシン9は、この不揮発性記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理などを行う。また、外部のホストは、ステートマシン9が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン9によってパルス生成回路11が制御される。この制御により、パルス生成回路11は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路4およびロウ制御回路2で選択された任意の配線へ転送することが可能である。次に、信号線引き出し領域の断面構成について図3を用いて説明する。信号線引き出し領域は、上記のように、ビット線ドライバ5内のビット線引き出し領域と、ワード線ドライバ3内のワード線引き出し領域とを含む。図3aは、図1のY-Y’断面図であり、ビット線引き出し領域の断面構成を示す図である。図3bは、図1のX-X’断面図であり、ワード線引き出し領域の断面構成を示す図である。図3aに示すように、ビット線引き出し領域には、複数のフックアップ複数のビット線引き出し部FA1~FA4が配されている。すなわち、複数のフックアップFA1~FA4は、メモリセルアレイ1のビット線BLの延在方向第1の側に隣接するビット線ドライバ5内に設けられている図1参照。複数のフックアップFA1~FA4は、複数のビット線BL1~BL4に接続されている。フックアップFA1では、配線層M0の導電パターンM01、プラグ層V1のプラグV11、配線層M1の導電パターンM11、プラグ層V2のプラグV21、プラグ層ZCのプラグZC1、配線層WL3の導電パターン、プラグ層V3のプラグV31が順に積層されている。各プラグ層は、例えば、タングステンを主成分とする金属で形成されている。各配線層は、例えば、アルミニウムを主成分とする金属で形成されている。プラグZC1は、上部と下部との間にビット線BL1が接続されている。これにより、フックアップFA1は、ビット線BL1の信号を垂直方向に引き回してプラグV31へ引き出すことができるようになっている。すなわち、プラグV31は、上面及び側面が保護膜PFで覆われた検査用電極として設けられており、ビット線BL1が不良ビットに接続されていることが分かった場合にFIBFocusedIonBeamにより選択的に露出され、その上にプローブ用の電極が形成される図6、図7参照。同様に、他のフックアップFA2~FA4は、それぞれ、ビット線BL2~BL4に接続され、ビット線BL2~BL4の信号を引き回してプラグV32~V34へ引き出すことができるようになっている。図3bに示すように、ワード線引き出し領域には、複数のフックアップ複数のワード線引き出し部FA5、FA6が配されている。すなわち、複数のフックアップFA5、FA6は、メモリセルアレイ1のワード線WLの延在方向第2の側に隣接するワード線ドライバ3内に設けられている図1参照。複数のフックアップFA5、FA6は、複数のワード線WL1~WL3に接続されている。フックアップFA5では、配線層M0の導電パターンM05、プラグ層V1のプラグV15、配線層M1の導電パターンM15、プラグ層V2のプラグV25、プラグ層ZCのプラグZC5、配線層WL3の導電パターン、プラグ層V3のプラグV35が順に積層されている。各プラグ層は、例えば、タングステンを主成分とする金属で形成されている。各配線層は、例えば、アルミニウムを主成分とする金属で形成されている。プラグZC5は、上部と下部との間にワード線WL3が接続され、下部とプラグV25との間にワード線WL1が接続され、上部とプラグV35との間にワード線WL3が接続されている。これにより、フックアップFA5は、ワード線WL1又はWL3の信号を垂直方向に引き回してプラグV35へ引き出すことができるようになっている。すなわち、プラグV35は、上面及び側面が保護膜PFで覆われた検査用電極として設けられており、ワード線WL1又はWL3が不良ビットに接続されていることが分かった場合にFIBFocusedIonBeamにより選択的に露出され、その上にプローブ用の電極が形成される図6、図7参照。同様に、他のフックアップFA6は、ワード線WL2に接続され、ワード線WL2の信号を引き回してプラグV36へ引き出すことができるようになっている。次に、信号線引き出し領域のレイアウト構成について図4及び図5を用いて説明する。信号線引き出し領域は、上記のように、ビット線ドライバ5内のビット線引き出し領域と、ワード線ドライバ3内のワード線引き出し領域とを含む。図4は、図1のY-Y’に沿った部分の平面図であり、ビット線引き出し領域のレイアウト構成を示す図である。図5は、図1のX-X’に沿った部分の平面図であり、ワード線引き出し領域のレイアウト構成を示す図である。図4に示すように、ビット線引き出し領域では、複数のフックアップFA1~FA4は、接続されるべきビット線BL11、BL21、BL31、BL41と、それに隣接するビット線BL12、BL22、BL32、BL42との間に配されている。複数のフックアップFA1~FA4は、接続されるべきビット線BL11、BL21、BL31、BL41に沿って配列されている。すなわち、ビット線BL11、BL21、BL31、BL41は、それぞれ、例えば逆L字型の接続用パターンBL11a、BL21a、BL31a、BL41aを介してプラグZC1、ZC2、ZC3、ZC4の上部と下部との間に接続されている。また、フックアップFA1~FA4では、プラグZC1、ZC2、ZC3、ZC4に重なる位置に、それぞれ、プラグV31、V32、V33、V34が配されている。このように、検査用電極としての各プラグV31~V34は、平面視において、両側のビット線BL11~BL41、BL12~BL42と干渉しない位置に配されている。なお、ビット線BL11~BL41は、平面視において互いに重なる位置を延びている。同様に、ビット線BL12~BL42は、平面視において互いに重なる位置を延びている。図5に示すように、ワード線引き出し領域では、複数のフックアップFA5、FA6は、接続されるべきワード線WL11、WL21、WL31と、それに隣接するワード線WL12、WL22、WL32との間に配されている。複数のフックアップFA5、FA6は、接続されるべきワード線WL11、WL21、WL31に沿って配列されている。すなわち、ワード線WL11、WL21、WL31は、それぞれ、例えば横L字型の接続用パターンWL11a、WL21a、WL31aを介してプラグZC5、ZC6の上部と下部との間に接続されている。また、フックアップFA5、FA6では、プラグZC5、ZC6に重なる位置に、それぞれ、プラグV35、V36が配されている。このように、検査用電極としての各プラグV35、V36は、平面視において、両側のワード線WL11~WL31、WL12~WL32と干渉しない位置に配されている。なお、ワード線WL11~WL31は、平面視において互いに重なる位置を延びている。同様に、ワード線WL12~WL32は、平面視において互いに重なる位置を延びている。次に、第1の実施形態による効果を明確化するために、検査用電極としてのプラグV31~V34、V35、V36を用いてビット線やワード線の波形を観測する際の手順について図6及び図7を用いて説明する。半導体記憶装置100のメモリセルアレイ1内に不良ビット不良メモリセルが発見されたら、その不良ビットに接続されたビット線及びワード線を特定する。例えば、図6に示すメモリセルMC34が不良ビットであることが分かった場合、不良ビットに接続されているのがビット線BL4及びワード線WL3であることを特定する。半導体記憶装置100をFIBFocusedIonBeam装置のチャンバー内にセットする。そして、図6に示すように、ビット線BL4に接続されたフックアップFA4のプラグV34に対応した加工箇所を見つけて、その加工箇所にFIBを照射して、プラグV34が見えるまで保護膜PFをエッチングする。これにより、プラグV34を選択的に露出する穴H1を形成する。次に、ワード線WL3に接続されたフックアップFA5のプラグV35に対応した加工箇所を見つけて、その加工箇所にFIBを照射して、プラグV35が見えるまで保護膜PFをエッチングする。これにより、プラグV35を選択的に露出する穴H2を形成する。さらに、図7に示すように、FIBにより穴H1に導電物質を埋め込んでプラグV34の上にプローブ用電極EL1を形成する。同様に、FIBにより穴H2に導電物質を埋め込んでプラグV35の上にプローブ用電極EL2を形成する。これらの導電物質は、例えば、モリブデンを主成分とする金属を用いる。そして、プローブ用電極EL1、EL2にピコプローブの針を当てて、ビット線BL4及びワード線WL3の波形を観測する。例えば、メモリセルMC34にフォーミングバイアスを印加し、その後、メモリセルMC34のセット状態やリセット状態にして電流を読み出して不良原因等について検査を行う。なお、図6及び図7では、ビット線及びワード線の波形を観測する場合について例示的に示しているが、バイアスやテストパターン等をチップのパッドから与えてやり、そのときのビット線及びワード線の一方の波形を観測することで検査を行ってもよい。ここで、仮に、図10に示すように、各フックアップFA901~FA906が最上の配線層M2における導電パターンM921~M926を検査用電極として有する場合について考える。この場合、メモリセルの微細化が進み、ビット線やワード線のスペースが狭くなってくると、ビット線引き出し領域では、図11に示すように、検査用電極としての各導電パターンM921~M924は、平面視において、両側のビット線BL11~BL41、BL12~BL42と干渉する位置に配されることになるので、デザインルールを満たすことができなくなる傾向にある。微細化に伴い導電パターンM921~M924間の縦方向の配置も難しくなる。検査用電極としての各導電パターンM921~M924をデザインルール違反の状態で無理やり配置するような加工を行うと、間違って両側のビット線BL11~BL41、BL12~BL42とショートするような加工ミスが発生する可能性がある。すなわち、メモリセルの微細化が進むと、両側のビット線BL11~BL41、BL12~BL42のスペースが狭くなるので、検査用電極としての各導電パターンM921~M924を設けることが困難になる。同様に、ワード線引き出し領域でも、図12に示すように、検査用電極としての各導電パターンM925、M926は、平面視において、両側のワード線WL11~WL31、WL12~WL32と干渉する位置に配されることになるので、デザインルールを満たすことができなくなる傾向にある。微細化に伴い導電パターンM925、M926の横方向の配置も難しくなる。検査用電極としての各導電パターンM925、M926をデザインルール違反の状態で無理やり配置するような加工を行うと、間違って両側のワード線WL11~WL31、WL12~WL32とショートするような加工ミスが発生する可能性がある。すなわち、メモリセルの微細化が進むと、両側のワード線WL11~WL31、WL12~WL32のスペースが狭くなるので、検査用電極としての各導電パターンM925、M926を設けることが困難になる。それに対して、第1の実施形態では、ビット線引き出し領域における各フックアップFA1~FA4が、上面及び側面が保護膜PFで覆われたプラグV31~V34を検査用電極として有する。これにより、図4に示すように、検査用電極としての各プラグV31~V34は、平面視において、両側のビット線BL11~BL41、BL12~BL42と干渉しない位置に配されることになるので、デザインルールを容易に満たすことができる。また、ワード線引き出し領域における各フックアップFA5、FA6は、上面及び側面が保護膜PFで覆われたプラグV35、V36を検査用電極として有する。これにより、図5に示すように、検査用電極としての各プラグV35、V36は、平面視において、両側のワード線WL11~WL31、WL12~WL32と干渉しない位置に配されることになるので、デザインルールを容易に満たすことができる。このように、第1の実施形態によれば、ビット線やワード線などの信号線の波形を観測するための検査用電極を容易に設けることができる。また、第1の実施形態では、図4に示すように、ビット線引き出し領域における検査用電極としての各プラグV31~V34は、最上の配線層M2における導電パターンM921~M924を検査用電極とする場合図11に比べて、隣接する検査用電極との間隔が十分に確保できている。これにより、検査が行われる際に、1つのプラグの上にプローブ用電極が形成された際にそのプローブ用電極が隣接するプラグにまで接触しないようにすることが容易である。また、ワード線引き出し領域における検査用電極としての各プラグV35、V36は、最上の配線層M2における導電パターンM925、M926を検査用電極とする場合図12に比べて、隣接する検査用電極との間隔が十分に確保できている。これにより、検査が行われる際に、1つのプラグの上にプローブ用電極が形成された際にそのプローブ用電極が隣接するプラグにまで接触しないようにすることが容易である。なお、第1の実施形態では、半導体記憶装置100がReRAMである場合について例示的に説明したが、半導体記憶装置100は他のタイプの半導体記憶装置であってもよい。例えば、半導体記憶装置100は、DRAMDynamicRandomAccessMemory、NAND型フラッシュメモリ、FeRAMFerroelectricRandomAccessMemory、MRAMMagnetoresistiveRandomAccessMemory、PRAMなどPhaseChangeRandomAccessMemoryを含む。第2の実施形態次に、第2の実施形態にかかる半導体記憶装置200について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。半導体記憶装置200では、各フックアップにおける検査用電極としての各プラグの平面形状は、そのフックアップに接続された信号線に沿った方向の幅が信号線に交差する方向の幅より広い。具体的には、図8に示すように、ビット線引き出し領域では、フックアップFA201~FA204が、それぞれ、検査用電極としてのプラグV231~V234を有する。各プラグV231~V234は、平面視において、フックアップFA201~FA204に接続されたビット線BL11~BL41に沿った方向の幅が、ビット線BL11~BL41に交差する方向の幅より広い。同様に、図9に示すように、ワード線引き出し領域では、フックアップFA205、FA206が、それぞれ、検査用電極としてのプラグV235、V236を有する。各プラグV235、V236は、平面視において、フックアップFA205、FA206に接続されたワード線WL11~WL31に沿った方向の幅が、ワード線WL11~WL31に交差する方向の幅より広い。このように、第2の実施形態では、各フックアップにおける検査用電極としての各プラグの平面形状は、そのフックアップに接続された信号線に沿った方向の幅が信号線に交差する方向の幅より広い。これにより、検査用電極と両側のビット線又はワード線とのスペースを確保しながら、平面視における各プラグの面積を容易に増加できる。このため、検査が行われる際に、プラグとその上に形成されるプローブ用電極との接触面積を増加させることができるので、ビット線やワード線などの信号線の波形を観測する際の精度をさらに向上できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。