化学的感応性トランジスタChemFETである唯一のトランジスタと、唯一の行ラインと、唯一の列ラインとを備える、化学的検出画素。前記化学的感応性トランジスタが、フローティングゲートを有する電界効果トランジスタである、請求項1に記載の化学的検出画素。前記化学的感応性電界効果トランジスタのドレインが、前記行ラインに連結され、前記化学的感応性トランジスタのソースが、前記列ラインに連結される、請求項2に記載の化学的検出画素。前記ChemFETのドレインが、前記列ラインに連結され、前記ChemFETのソースが、前記行ラインに連結される、請求項2に記載の化学的検出画素。前記ChemFETが、固定電圧に連結された該ChemFETのドレインと、電流源を介して接地された該ChemFETのソースとを有する、ソースフォロワモードで構成され、該ChemFETの該ソースが出力線に連結される、請求項2に記載の化学的検出画素。化学的感応性トランジスタChemFETである唯一のトランジスタ;唯一の行ライン;および唯一の列ラインをそれぞれが備える、複数の化学的感応性画素と、読み出しスイッチとを備える、化学的検出画素アレイであって、該ChemFETが、フローティングゲートを有する電界効果トランジスタであり、かつ該ChemFETのドレインが該行ラインに連結され、該ChemFETのソースが該列ラインに連結される、化学的検出画素アレイ。前記読み出しスイッチが、列読み出しスイッチである、請求項6に記載の化学的検出画素アレイ。前記列読み出しスイッチが、前記アレイ内の画素の列を接地するための第1のスイッチを備える、請求項7に記載の化学的検出画素アレイ。前記列読み出しスイッチが、前記アレイ内の画素の列を基準電圧にプリチャージするための第1のスイッチを含む、請求項7に記載の化学的検出画素アレイ。化学的感応性トランジスタChemFETである唯一のトランジスタ;唯一の行ライン;および唯一の列ラインをそれぞれが備える、複数の化学的感応性画素と、読み出しスイッチとを備える、化学的検出画素アレイであって、該ChemFETが、フローティングゲートを有する電界効果トランジスタであり、かつ該ChemFETのドレインが該列ラインに連結され、該ChemFETのソースが該行ラインに連結される、化学的検出画素アレイ。前記読み出しスイッチが、列読み出しスイッチである、請求項10に記載の化学的検出画素アレイ。前記列読み出しスイッチが、前記アレイ内の画素の列を接地するための第1のスイッチを備える、請求項10に記載の化学的検出画素アレイ。複数の画素を備える、画素アレイであって、各画素が、フローティングゲートと、固定電圧ラインに連結されたソースとを有する、唯一の化学的感応性電界効果トランジスタChemFET;および該ChemFETのドレインに連結されたカスコードデバイスを備え、該カスコードデバイスが、該ChemFETのドレインゲート間寄生容量を打ち消すように構成される、画素アレイ。前記カスコードデバイスが、ChemFETでない第2のトランジスタを備える、請求項13に記載の画素アレイ。前記第2のトランジスタが、バイアス電圧に連結されたゲートと、前記ChemFETの前記ドレインに連結されたソースと、電流源を介して固定電圧ラインに連結されたドレインとを有する、請求項14に記載の画素アレイ。複数の画素を備える、画素アレイであって、各画素が、フローティングゲートと、固定電圧ラインに連結されたソースとを有する、唯一の化学的感応性電界効果トランジスタChemFET;および該画素アレイに連結されたカスコードデバイスを備え、該カスコードデバイスが、該ChemFETの利得を制御するように構成される、画素アレイ。前記カスコードデバイスが、バイアス電圧ラインに連結されたゲートを有する非ChemFETトランジスタと、前記画素アレイ内の列の末端における前記ChemFETのドレインに連結されたソースと、電流源を介して固定電圧ラインに連結されたドレインとを備える、請求項16に記載の画素アレイ。唯一の化学的感応性トランジスタと、唯一の非化学的感応性トランジスタを備える選択装置とを備える、化学的感応性画素。前記選択装置が行選択装置である、請求項18に記載の化学的感応性画素。前記化学的感応性トランジスタがイオン感応性電界効果トランジスタISFETである、請求項18に記載の化学的感応性画素。複数の化学的感応性画素を備える、化学的感応性画素アレイであって、各画素が、唯一の化学的感応性電界効果トランジスタChemFETと、唯一の非化学的感応性トランジスタを備える選択装置とを備える、化学的感応性画素アレイ。複数の前記ChemFETが、共通ドレインを共有する、請求項21に記載の化学的感応性画素アレイ。複数の前記ChemFETが、複数対のChemFETを備え、かつ各対のChemFETが共通ドレインを共有する、請求項21に記載の化学的感応性画素アレイ。複数の前記ChemFETが、複数対のChemFETを備え、かつ各対のChemFETがソース接地を共有する、請求項21に記載の化学的感応性画素アレイ。化学的感応性画素アレイに連結された入力線と、第1の電荷ポンプと、出力線とを備える、回路であって、該化学的感応性画素アレイが複数の化学的感応性画素を備え、各画素が化学的感応性トランジスタを備える、回路。前記複数の化学的感応性画素の各画素が、1トランジスタ画素である、請求項25に記載の回路。前記複数の化学的感応性画素の各画素が、2トランジスタ画素である、請求項25に記載の回路。以下のステップを含む、方法:化学的感応性画素アレイに入力線を連結するステップであって、該アレイが複数の化学的感応性画素を備え、各画素が化学的感応性トランジスタを備える、ステップ;および該入力線と出力線との間に第1の電荷ポンプを設けるステップ。前記複数の化学的感応性画素の各画素が、1トランジスタ画素である、請求項28に記載の方法。前記複数の化学的感応性画素の各画素が、2トランジスタ画素である、請求項28に記載の方法。以下のステップを含む、出力線を有する化学的感応性画素アレイに連結された電荷ポンプを操作する方法であって、該アレイが複数の化学的感応性画素を備え、各画素が化学的感応性トランジスタを備える、前記方法:第1の位相信号を受信するステップと、該第1の位相信号を受信するステップに応答して、複数のコンデンサを並列配置に接続するステップであって、該複数のコンデンサ各々の1つの端子が、該化学的感応性画素アレイの該出力線に連結される、ステップと、第2の位相信号を受信するステップと、該第2の位相信号を受信するステップに応答して、該複数のコンデンサを直列配置に再接続するステップであって、該直列配置の末端におけるコンデンサの1つの端子が、該化学的感応性画素アレイの該出力線に連結され、前記直列配置の末端における前記1つのリードコンデンサは、前記複数のコンデンサの他のいずれにも接続されない、ステップ。前記第1の位相信号および第2の位相信号は、前記電荷ポンプに連結されたタイミング回路により生成される、請求項31に記載の方法。読み出し回路と、IS電極と、前記IS電極に電荷結合された少なくとも2つの電極と、該読み出し回路に連結される、電荷-電圧変換のためのフローティングディフュージョンノードとを備える、イオン感応性IS蓄積画素回路。前記少なくとも2つの電極のうちの1つが、電荷パケットのための障壁として機能する基準電極である、請求項33に記載のIS蓄積画素回路。前記少なくとも2つの電極のうちの1つが、電荷パケットのためのウェルとして機能する基準電極である、請求項33に記載のIS蓄積画素回路。前記読み出し回路が、前記フローティングディフュージョンノードおよび第1の列ラインの両方に連結されたソースと第2の列ラインに連結されたドレインとを有する唯一のトランジスタを備える、請求項33に記載のIS蓄積画素回路。少なくとも2つのIS蓄積画素回路を備える、画素アレイであって、各IS蓄積画素回路が、読み出し回路と、IS電極と、該IS電極に電荷結合された少なくとも2つの電極と、該読み出し回路に連結される、電荷-電圧変換のためのフローティングディフュージョンノードとを備える、画素アレイ。前記読み出し回路が、前記フローティングディフュージョンノードおよび第1の列ラインの両方に連結されたソースと、第2の列ラインに連結されたドレインとを有する、唯一のトランジスタを備える、請求項37に記載の画素アレイ。前記読み出し回路が2つだけのトランジスタを備え、かつ、該2つのトランジスタが、リセットトランジスタおよびソースフォロワトランジスタを備える、請求項37に記載の画素アレイ。IS電極と、該IS電極に電荷結合された少なくとも2つの電極と、電荷-電圧変換のためのフローティングディフュージョンノードと、該フローティングディフュージョンノードに連結されたソース、および固定電圧に連結されたドレインを有する、リセットトランジスタと、該リセットトランジスタの該ソースに連結されたドレインを有する転送トランジスタとを備える、イオン感応性IS蓄積画素回路。以下を備える、画素アレイ:IS電極と、該IS電極に電荷結合された少なくとも2つの電極と、電荷-電圧変換のためのフローティングディフュージョンノードと、該フローティングディフュージョンノードに連結されたソース、および固定電圧に連結されたドレインを有する、リセットトランジスタと、該リセットトランジスタの該ソースに連結されたドレインを有する、転送トランジスタとをそれぞれが備える、少なくとも2つのイオン感応性蓄積画素回路;ならびに該少なくとも2つのイオン感応性蓄積画素回路のソースに連結されたゲートを有するソースフォロワトランジスタと、行ラインに連結されたゲート、該ソースフォロワトランジスタのソースに連結されたドレイン、および列ラインに連結されたソースを有する、行選択トランジスタとを備える、読み出し回路。IS電極と、該IS電極に電荷結合された少なくとも2つの電極と、電荷-電圧変換のためのフローティングディフュージョンノードと、該フローティングディフュージョンノードに連結されたドレインを有する、転送トランジスタとを備える、イオン感応性IS蓄積画素回路。以下を備える、画素アレイ:IS電極と、該IS電極に電荷結合された少なくとも2つの電極と、電荷-電圧変換のためのフローティングディフュージョンノードと、該フローティングディフュージョンノードに連結されたドレインを有する転送トランジスタとをそれぞれが備える、少なくとも2つのイオン感応性蓄積画素回路;ならびに該転送トランジスタの該ドレインに連結されたソースを有する、リセットトランジスタと、該転送トランジスタの該ドレインに連結されたゲートを有する、ソースフォロワトランジスタと、行ラインに連結されたゲート、該ソースフォロワトランジスタのソースに連結されたドレイン、および列ラインに連結されたソースを有する、行選択トランジスタとを備える、読み出し回路。詳細な説明1トランジスタ画素アレイフローティングゲートFGトランジスタを、ゲート電極に接近するイオンを検出するために用いてもよい。アドレス指定可能な読み出しのためのアレイの中に配置することができる画素を形成するために、トランジスタを、他のトランジスタにより構成してもよい。最も単純な形式において、補助的なトランジスタを、アレイの読み出し用のフローティングゲートトランジスタを分離し選択するために、単独で用いる。フローティングゲートトランジスタは、化学的感応性トランジスタ、より具体的には、化学的感応性電界効果トランジスタChemFETであってもよい。ChemFETは、標準相補性金属酸化膜半導体CMOS処理を用いて製造された、自己整合ソースおよびドレインインプラントを含む金属酸化膜半導体電界効果トランジスタMOSFETにより設計されてもよい。ChemFETは、イオン感応性FETISFETであってもよいし、PMOSまたはNMOSデバイスであってもよい。画素サイズを最小寸法にし、且つ操作を最も簡単な形式にするために、補助的なトランジスタを省いて、1トランジスタを用いてイオン感応性電界効果トランジスタISFETを形成してもよい。この1トランジスタまたは1T画素は、ドレイン電流を列の電圧に変換することにより、利得を供給することができる。トランジスタの端子間の寄生オーバーラップ容量は、利得を制限する。キャパシタンス比は、また、受け入れがたい変更を引き起こさずに、必要な電流を吸い込むことができる行選択ラインの使用を正当化する、一貫した画素間利得整合および相対的に一定の電流操作を可能にする。このデリバティブは、読み出しの間に使用可能なカスコード型トランジスタを通じて、プログラマブル利得の増加を可能にする。構成可能な画素を、ソース接地読み出しとソースフォロワ読み出しの双方を可能にするように、作成することができる。図1は、本発明の1つの実施形態による1Tイオン感応性画素を示す。図示するように、画素100は、唯一のトランジスタ101と、唯一の行ラインRと、唯一の列ラインCとを有してもよい。この実施形態において、標準CMOSプロセスを用いて動作するp型エピタキシャル基板のnチャネルMOSFETNMOSトランジスタとして、トランジスタ101を示す。NMOSが本発明の例としてのみ用いられ、トランジスタ101が同様にPMOSであってもよいことは、理解すべきである。好適なデバイスとしてのNMOSまたはPMOSの選択は、デバイスが所定のプロセスのために上面バルクコンタクトを必要としないかに左右される。典型的には、下層にあるP基板が、各々の画素位置におけるバルクコンタクトを配線する必要無しに画素のアレイ上のバルクをバイアスするので、P-エピタクシ層エピウェハと呼ぶを有するPウェハを用いる場合にはNMOSが好適である。したがって、小さい画素ピッチが必要とされる場合、グローバルなバルクコンタクトは、1T画素の使用に魅力的な組み合わせである。トランジスタ101のフローティングゲートGは、電極が捕獲電荷それは他のすべての端子も基板電位へとバイアスされているときの基板とほぼ同じ電位にあるように、適切に放電されてもよいを含んでいてもよい。行ラインRを、トランジスタ101のドレインDに容量的に連結してもよく、列ラインを、トランジスタ101のソースSに連結してもよい。ドレインゲート間オーバーラップキャパシタンスCgdを、ゲートGとドレインDとの間に形成してもよい。画素100は、行ラインRからアドレス指定可能であってもよく、行ラインは、列電流すなわち、トランジスタ101のドレインソース間電流を供給し、フローティングゲートにおける電位を高める。図3に示すもののような1トランジスタ画素アレイにおいて、特定の行のためのFGノードを高めることにより、行選択を促進してもよい。1つの実施形態において、画素の読み出しは、以下に記載される競争式回路である。図2は、本発明の1つの実施形態による1T画素の断面図を示す。p型半導体内のn型インプラントを用いて形成されたドレインDおよびソースSを有することにより、nチャネルFET装置を用いて1T画素内のトランジスタを形成してもよい。図示するように、トランジスタは、フローティングゲートGと、ドレインDと、ソースSとを有してもよい。ソースSは、列ラインCに連結されてもよく、ドレインDは、行ラインRに連結されてもよい。低濃度ドープドレインLDD領域は、ドレインゲート間オーバーラップキャパシタンスCgdおよび/またはゲートソース間オーバーラップキャパシタンスCgsを生じうる。1つの実施形態において、1Tイオン画素100は、列ラインバイアスに電流源を供給しながら、同時に行選択ラインRをフローティングゲートGにブートストラップすることにより作動してもよい。最も簡単な形式において、このブートストラップは、いかなる追加のコンデンサも付加せずに生じる。ドレインゲート間オーバーラップキャパシタンスCgdは、図1および図2に示すように、必要な容量結合を自然に形成してもよい。容量結合を増加させるために、必要に応じて、行選択金属ラインは、フローティング金属電極に対する追加の金属コンデンサを形成することができ、または、より有効なソース/ドレイン拡張はイオン注入により作ることができる。図3は、本発明の1つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を示す。アレイ300は1T画素の任意のサイズのアレイに拡張する可能性があるが、説明のために、アレイ300の4つの1T画素301、302、303、および304を、2行×2列に配置して示す。1T画素は、図1に示すものと同様であってもよい。画素301および302のドレインを、行ラインR0に連結し、画素301および302のソースを、列ラインC0およびC1にそれぞれ連結する。画素303および304のドレインを、行ラインR1に連結し、画素303および304のソースを、列ラインC0およびC1にそれぞれ連結される。画素アレイは、電流源により負荷をかけられ得るが、最も簡単な具体化には、列ラインを基板電位などの低電位にプリチャージする単一スイッチを単に使用する。列読み出しスイッチ305を、列ラインC0に連結し、列読み出しスイッチ306を、列ラインC1に連結する。列読み出しスイッチ305は、スイッチSaと、スイッチSbと、電流源Isourceと、コンデンサCwとを備える。列ラインをプリチャージし、且つサンプル間の列ラインを迅速に初期化するために、スイッチSaを用いる。列ライン上で読み取られるアナログ値をサンプリングし保持するために、スイッチSbを用いる。場合により、画素がバイアス下で保持される一方で画素がアナログデジタル変換器を通じてデジタルに変換されるならば、サンプリングコンデンサもスイッチSbも必要としない。スイッチSaは、列ラインC0を接地するために用いられる。列ラインスイッチSbが開いた後、サンプルはキャパシタに保持され、列ラインの終値は、競争式winnertake-allモードに従って回路が動作するのですなわち、結果の電圧は読み出し回路に連結されたISFETの最大電圧を表現する、コンデンサによってサンプリングされるように、動作中の行によってほぼ完全に決定される。列読み出し回路306も同様に機能する。この画素の動作は、任意の画素の信号範囲が、ソースフォロワの電源電圧または読み出し範囲と比較して小さいという事実に左右される。例えば、有用な信号範囲は、わずか100mVであってもよく、電源電圧は、3.3Vであってもよい。行が選択されているとき、他のすべての行ラインを負論理電圧VLで保持する一方で、R線を、正論理電圧VHに駆動する。任意の画素の読み出しの間に列ラインC上の公称電圧とほぼ等しくなるように、電圧VLを選択する。信号範囲が小さいので、この電圧は、この例において100mVの範囲内で認識される。したがって、すべての非アクティブの画素のドレインソース間電圧を、常に小さい値に固定する。非アクティブの画素のゲートソース間電圧がデバイスの閾値に近い場合、この点は極めて重要である。VHに駆動された行に関して、その行に対するFG電圧は、VHに行ラインが移行するときに生じるブートストラップのために、他の行よりも著しく高い。列ラインスイッチSbが開いた後、回路が競争式モードに従って動作するので、列ラインの終値は、動作中の行によってほぼ完全に決定される。信号値を歪ませる可能性がある他の行からの2つの電流源一方は電流を付加し、もう一方は電流を減じるがあり、これらの源を生じる他の行からの際立った干渉を伴わない、画素を読み取るのに有効な十分なブートストラップがあるべきである。どれだけのブートストラップが必要かを判定するための分析は、以下の通りである。画素がサンプリングされる時までに、デバイスは、例えば約100mV/ディケードのトランスコンダクタンス傾斜を有するサブスレッショルド領域の動作を始める。これはゲート電圧の100mVごとの変化を意味し、電流は10倍ずつ変化する。効果的に単一画素を読み取るために、列ラインの電流の99がアクティブな行に帰着可能であり、1のみが非アクティブの行に帰着可能であるように歪み電流、基準を設定する。ここから、どれだけのブートストラップが必要かを判定できる。画素アレイの2つの行のみに対して、サブスレッショルド傾斜によれば、フローティングゲート電圧の200mVの差分が必要である。約100mVの信号範囲も計上する必要があるので、合計の必要量は、約300mVである。10行ある場合、非アクティブの行から10倍の拠出がある可能性がある。したがって、追加の100mVは必要である。アレイが100行に増加される場合、さらに100mVが必要である。アレイが10n行に増加される場合、300100×nmVが必要である。例として、10000104行の画素アレイは、合計700mV300100×4のブートストラップのみを必要とする。ブートストラップの量は、ゲートおよびドレインのオーバーラップ容量から得ることができる。より多くのキャパシタンスが必要な場合、追加の結合がマスクレイアウト内で促進され得る。上記の分析は、読み出し電流を拠出する画素のみに当てはまる。画素は、また列ラインから離れた電流を使用し、非アクティブ化された行ラインを通じて、それを吸い込むことができる。非アクティブ化された行ラインが、ほぼ列ラインのレベルに設定されるので、この電流引き込みは最小限になるが、これはまだ、定量化され制御されるべきである。これを達成するために、列ラインの最終電流を、一定レベルを超えて減少させるべきではない。これは、1μAなどの小電流シンクを列にかけることにより保証される。W/L長さに対する幅比が1の場合、その閾値でバイアスされるトランジスタが、約0.1μAの飽和電流を有する。この電流は、ゲートソース間電圧が100mV低減するごとに10倍減少する。電流の1未満の拠出が必要とされる場合、行の画素数が10nである場合、閾値電圧を100100×nmV下回る非アクティブの画素のVGSを維持する必要がある。したがって、10000行の画素アレイに関しては、閾値を500mV下回るVGSに保つ必要がある。典型的な3.3VのNMOSトランジスタは、600mVのVTを有する。したがって、VGSは非アクティブの画素のために100mV未満であるべきである。行R線および列C線が0Vであるとき、FGが0Vの公称電圧を有すると想定すると、この条件は、FGへのRおよびCの結合でさえ満たされる。FGが0Vよりも大きな公称電圧を有する場合例えば捕獲電荷により、列ラインがFGの100mV以内のレベルに達するために、より多くのブートストラップが必要である。公称のFG電圧が十分に低い限り、歪み電流を最小化する第2の基準は限定因子でない。最後に、画素が列ライン上の測定可能な電圧を生成することができるように、ブリーディング電流に一致する列ライン上の電流を生じるためには、十分なブートストラップが必要である。VGが名目上0vである場合、ブートストラップのために700mVが必要である。したがって、600mVもの大きなVTを有するNMOSに関しては、必要なブートストラップの量は、VTによって単純に制限される。マージンを有する画素を読み出すために、ブートストラップのための有効なターゲットは1Vである。これは、変動のために300mVの範囲を残す。1Vのブートストラップを得ることは3.3Vの電源の範囲内で実用的である。列読み出しからの電流は、すべて行ラインを通じて分散される。列電流が著しい場合も、これは、行ラインの電圧の著しい降下を引き起こす。電圧降下は、ブートストラップレベルに影響を与えるが、ドレイン電圧における変動が二次効果だけを有するので、ソースフォロワの読み出しに有害ではない。画素は複数サンプルで読み出されるので、オフセットは、降下が画素の感応性に影響を与えないように相殺される。最適化がいずれかのために行われない限り、ソースフォロワ読み出しとソース接地読み出しの両方のために、同じレイアウトを用いることができることは留意するべきである。必要な調節のみが、列回路にある。これは柔軟な読み出しアーキテクチャをなし、いずれかの読み出し方法を、必要な信号範囲に応じて用いてもよい。信号が高利得を必要とする場合、ソース接地モードを用いるべきである。その逆に、ソースフォロワモードを用いてもよい。図4は、本発明の1つの実施形態による1T画素のソースフォロワ構成を示す。ソースフォロワモードは、バッファ付きの読み出しを有し、電圧モードで動作し、1未満の利得を有する。図示されるように、唯一のトランジスタ401を、そのゲートGにおいて入力電圧Viに、そのドレインDにおいて固定電圧に連結してもよい。トランジスタ401のソースSを、電流源Isourceを介して接地する。出力電圧Voを、トランジスタ401のソースから得てもよい。結合キャパシタンスCcが、トランジスタ401の入力とゲートとの間に存在してもよく、寄生キャパシタンスCgdが、トランジスタ401のゲートGとドレインDとの間に存在してもよく、寄生キャパシタンスCgsが、トランジスタ401のゲートとソースSとの間に存在してもよい。以下の分析は、ソースフォロワ読み出しの利得のために定められる。図4を参照すると、回路Gの利得はVo/Viとして定義できる。参照画素を用いて、システムの電極を、Vo/Vi=Gのように利得を測定するために掃引してもよい。パラメータGの測定値この例において0.65であるを用いて、Cc対Cgdの比を決定してもよい。後で論じるように、この比がソース接地モードにおける利得を決定するであろう。ソースフォロワの入力容量は、Ci=CgdCgsl-Asfであり、Asfはソースフォロワの利得である。基板効果により、Asfは、約0.85である。FETの入力電圧に関する容量分圧器は、Cc/CiCcであり、したがって、Cc/CiCc=G/Asfである。CgsがCgdよりも約3~5倍大きく、Asfが約0.85であるので、Ciは、ほぼ2Cgdである。したがって、Cc=2CgdG/Asf-Gである。この例において、Cc対Cgdの比は、約6.5である。1つの実施形態において、本発明は、ソース接地構成により読み出すことによって電圧利得を取得する。画素サイズの低減と信号レベルの増加の両方を得ることが望ましい。本発明は、他の画素設計における補助的なトランジスタを省き例えば、以下で論じる2Tおよび3T、これらの目的を両方とも得るために、選択ラインとしてISFETのソースを用いる。ソース接地モードは、利得モードおよび電流モードである。図5Aは本発明の1つの実施形態による1Tソース接地イオン感応性画素を示す。図示するように、画素500は、唯一のトランジスタ501と、唯一の行ラインRと、唯一の列ラインCとを有してもよい。トランジスタ501は、この実施形態における標準CMOSプロセスを用いて使用可能なp型エピタキシャル基板のnチャネルMOSFETNMOSトランジスタとして示されるそれは同様にpチャネルMOSFETであってもよい。NMOSデバイスは、典型的には、前面バルクコンタクトを必要としないPエピウェハでの使用が好まれる。技術的に、PMOSは、Nエピウェハで使用できるが、この構成は、一般的に標準CMOSプロセスでは生成されない。行ラインRは、トランジスタ501のソースSに連結されてもよく、列ラインは、トランジスタ501のドレインDに連結されてもよい。行選択は、ソース電圧のための経路のスイッチを入れることによって容易になり、画素の読み出しは、ドレインを通じてである。本発明の1つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を図6に示す。アレイ600は、4つの1Tソース接地画素601、602、603、および604を有する。1T画素は、図5Aに示すものと同様であってもよい。この例において、画素を2行×2列に配置する。画素601および602のドレインは、列ラインC0に連結され、画素601および602のソースは、行ラインR0およびR1にそれぞれ連結される。画素603および604のドレインは、列ラインC1に連結され、画素603および604のソースは、行ラインR0およびR1にそれぞれ連結される。列読み出しスイッチ605は、列ラインC0に連結され、列読み出しスイッチ606は、列ラインC1に連結される。列読み出しスイッチ605は、スイッチSaと、スイッチSbと、抵抗器Rと、コンデンサCw0とを備える。列読み出しスイッチ606は、スイッチSaと、スイッチSbと、抵抗器Rと、コンデンサCw1とを備える。スイッチSaは、列ラインの電圧を固定電圧に例えば3.3Vの電源にプルダウンしてもよい。列ラインスイッチSbが開くとき、スイッチSbがコンデンサCw0と同調して、サンプルホールド回路として機能するので、列ラインの終値をアクティブな行が決定する。画素アレイには、抵抗器などの有限出力抵抗または別の負荷装置を有する電流源が負荷をかけることができる。通常、行選択ラインは、正論理電圧VHに保持される。読み出しのために行が選択されるとき、その行選択ラインは、VLにローレベルにプルダウンされる。VLの値を、公称電流レベルが約1μAであるように設定する。FGが標準よりも100mV高い値を有すれば、この10倍の電流が列ライン上に生じる。FGの値が標準よりも100mV低ければ、電流は10倍低い電流であろう。列ラインの信号のセトリング時間は、信号依存である。電圧利得は、Rの値の選択により得られ、プログラマブル利得を得る構成が可能である。例えば、Rが100kオームである場合、100mVは、出力において1Vになる。実回路は、含まれる寄生容量のために、ごく単純な共通ソース増幅器よりも複雑である。FGノードは駆動されないものの、むしろ出力に容量的に連結されるので、利得を制限するフィードバックメカニズムがある。この制限は、ゲートドレイン間キャパシタンスに対するFGノードでの全キャパシタンスとほぼ等しい。この比は、約3であってもよい。ソースおよびドレイン拡張を低減するために、念入りなマスク処理により、10倍などのような高い利得を得るように設計される可能性がある。図7Aは、本発明の1つの実施形態による1Tソース接地画素の断面図を示す。p型半導体内のn型インプラントを用いて形成されたドレインDおよびソースSを有することにより、nチャネルFET装置を用いて1T画素内のトランジスタを形成してもよい。図示するように、トランジスタは、フローティングゲートGと、ドレインDと、ソースSとを有してもよい。ソースSを、行ラインRに連結してもよく、ドレインDを、列ラインCに連結してもよい。低濃度ドープドレインLDD領域は、ゲートソース間オーバーラップキャパシタンスCgsおよびドレインゲート間オーバーラップキャパシタンスCgdを生じうる。LDD領域によって生み出されたオーバーラップキャパシタンスは、デバイスに対してドレインにおけるLDDインプラントをスキップすることによって低減することができる。図7Bは、本発明の1つの実施形態による1Tソース接地画素の断面図を示す。図7Bは、存在しないLDD領域とともにドレインノードを示す。この存在しない領域は、キャパシタンスを低減し、利得を増加させる。これはLDDインプラントをマスクすることを通じて得ることができ、標準CMOS処理により実現することができる。行選択ラインからソース電流を供給しなければならないので、図5Aに示す1T画素において、信号の変動による電流の変動は、電圧の変動を引き起こすと考えられる。これらの変動は、測定結果を歪める可能性がある。したがって、行選択ラインは、低抵抗であるべきであるし、そのラインのためのドライバは、また、電流負荷とは無関係の安定したソース電圧を供給するべきである。これが可能でない場合には、列ラインから電流を供給することができ、以下に記載する図10Aに示すように、第2の選択トランジスタを、ソース接地読み出しのための2T画素を形成するために付加することができる。利得が寄生オーバーラップキャパシタンスによって制限されているので、用いるべき最良の負荷は、高出力抵抗のトランジスタにより実現した電流源であることが予想される。この場合、利得がコンデンサ比を通じて得られるので、相対的に定電流は、すべてのデバイス内で維持される。電流をすべて伝える1行選択ラインでさえもソースにおける電圧変動が最小であるので、これは1T構成を実現可能にする。ソース接地読み出し構成の画素を、図5Bに示す。トランジスタは、負電圧利得により増幅器を形成する。この負電圧利得は、利得を制御するために寄生コンデンサにより自然フィードバックループを形成する。増幅器のオープンループ利得は、A=gmroであり、gmは、トランスコンダクタンスである。値Aは、典型的には、定められたバイアス条件およびプロセス技術に対して100よりも大きい。図5Cに示すように、ソース接地等価回路は、フィードバックキャパシタンスCgdと、結合キャパシタンスCcおよびCgsとを有する。ループ利得と比較してAが大きいので、マイナス入力端子を、仮想接地ノードとして考慮に入れてもよく、回路の利得は、Vo/Vi=-Cc/Cgdのように決定してもよい。この比がソースフォロワ構成の分析または測定値から分かるので、利得を約6.5になるように決定してもよい。しかしながら、ソースフォロワと比較して、利得は、Vo/Vi=2/Asf-Gである。この例において、10の利得は、ソースフォロワ構成にわたって実現される。この利得の下限は、ソースフォロワの入力キャパシタンスがもっぱらCgdによる、且つAsfが1に等しいと想定することによって、与えられる。この場合、利得は、約3である。これらの条件のどちらも現実的ではないので、利得は、常にこの数を超えるものと予想される。したがって、画素のソースフォロワ構成の利得が分かっている場合、この画素のソース接地構成の利得も分かる。さらに、より高い利得が、より感応性の画素になる。これは、ソース接地構成を好ましいものにする。フリッカノイズは、少数キャリアと同一形式のチャネルドーピングを用いることによって低減することができる。例えば、n型インプラントを有するNMOSは、埋込チャネルトランジスタを生成する。デバイスの仕事関数をシフトするために、Pゲート電極を用いることができる。カスコード型列回路を有する1トランジスタ画素アレイ1トランジスタ画素の1つの派生物は、読み出しの間に使用可能なカスコード型トランジスタを通じてプログラマブル利得の増加を可能にする。図5Bに示すように、ソース接地読み出しの利得がCgdキャパシタンスによって制限されているので、このキャパシタンスを低下させることは利得を増加させる可能性がある。図8は、カスコード型行選択装置を有するソース接地画素を示す。図示するように、トランジスタ801を、ソース接地画素例えば図5Bに示す回路に付加してもよい。トランジスタ801のゲートを、電圧Vbに連結してもよく、トランジスタ801のソースを、トランジスタ501のドレインに連結してもよい。出力電圧Voを、トランジスタ801のドレインから得てもよい。カスコードは、フィードバックループからCgdキャパシタンスを効果的に取り除き、それを極めて小さいCdsに置換する。ループ利得に類似した利得それは100を超え得るが、その結果、達成可能である。高利得および可変利得を、画素の外側のカスコードデバイスを列ラインに導くことによって、1T構成内に生じてもよい。図9は、カスコード型列回路を有する1トランジスタ画素アレイを示す。これは、高利得を可能にし、1つの画素当たり1トランジスタのみにより画素ピッチを最小化することをさらに可能にする。図示した画素アレイは、直列に接続する多くの1トランジスタ画素例えば500を有する列であり、アレイのベースにおいてカスコードデバイスを有する。カスコードデバイスは、トランジスタ901を備えてもよい。トランジスタ901のゲートを、バイアス電圧Vbに連結してもよく、トランジスタ901のソースを、トランジスタ501のドレインに連結してもよく、トランジスタ901のドレインを、電流源を介して固定電圧に連結してもよい。出力電圧Voを、トランジスタ901のドレインから得てもよい。アレイが多くの列を有してもよいことは、理解するべきである。この場合、カスコードは、画素のドレインを、入力の範囲にわたって十分に安定した電圧で残存するようにする。これにより、画素は、電流の変化のほぼすべてを、アレイのベースにおけるカスコードデバイスを通じておよび電流負荷に押し上げる。これは、Cdsから負のフィードバックを低減するさもなければ利得を制限する。電流負荷が無限の出力抵抗を有し、FGノードに対する結合コンデンサが事実上ないとすれば、画素の利得は、ここでは-gmlrO11gm2rO2であり、gmlは、列ラインのベースにおけるカスコードデバイスのトランスコンダクタンス、gm2は、画素のトランスコンダクタンス、rO1およびrO2は、ドレインにおいて見られるような小信号出力抵抗である。出力抵抗の値は、チャネル長変調によって決定する。チャネル長変調の影響が最小化されるので、より長いゲート長は、高出力抵抗を生じる。この利得が非常に大きいので、電流源出力抵抗図9にRadjとして示すの変動によってこれを制限し構成することができる。これは、簡易な1トランジスタ画素を維持しながら、列レベルにおけるプログラマブル利得を可能にする。そして、画素の利得は、RLがRadjの調整値である場合、負荷抵抗RLがカスコード構成の出力抵抗よりも非常に小さいと想定して、-gm2RLによって設定される。利得は、ここでは、1~100またはそれ以上の範囲内に構成可能で、且つプログラミング可能である。例えば、バイアス電流が約5μAである場合、画素のトランスコンダクタンスは、約50μA/Vであり、20Kオームの負荷抵抗が、1の利得のために必要とされる。10の利得は、200Kオームの負荷および2Mオームの負荷による100の利得により得られる。列ラインにおけるカスコードデバイスの影響を実現するための多くの方法がある。カスコードの主な目的は、NMOSトランジスタとして図901に示すように、画素の電流レベルの主として独立した電位に、列ラインが固定されるということである。高利得を有する差動増幅器は、この条件をより精密に維持するために適用することができる。このアプローチは、利得が改善されたカスコードと呼ばれる。1Tトランジスタおよび2Tトランジスタを実現するために、様々なレイアウト選択を行うことができる。画素のサイズを低減するために、隣接する画素のソースおよびドレインを共有することができる。このように、1行の選択ラインが、一度で2行を作動させる。これは、行配線を低減し、その結果、所定の列ピッチについて、2列を一度に読み出す。このようなスキームを、図10Aおよび図10Bに示す。図示するように、画素アレイ1000は、トランジスタ1001、1002、1003、および1004を一列に備える。1001のソースを、行ラインR2に連結し、1004のソースを、行ラインR0に連結する。トランジスタ1001、1002は、ミラーM1を形成してもよく、トランジスタ1003および1004は、ミラーM2を形成してもよい。1001および1002のドレインを、列ラインCAに連結し、1003および1004のドレインを、列ラインCBに連結する。1つの実施形態において、列ライン上に定電圧を維持するトランジスタを制御するために、カスコードデバイスは、フィードバック内の差動増幅器により利得改善される。2トランジスタ画素アレイ画素アレイにおいて、行選択装置を、選択および分離のために用いてもよい。行選択ラインがアクティブであるとき、行選択装置MOSFETは、閾値電圧を超えるゲート電圧によりチャネルを形成し、スイッチのようにはたらく。行選択が非アクティブ化されるとき、チャネルが縮小される。行選択装置が実際に完全にはオンまたはオフにならないことに留意することは重要である。それはスイッチを近似するのみである。ゲートが行選択トランジスタのソースよりも実質的にローレベルにあるとき、有効な分離は得られ、アクティブな行選択を有する画素は、非アクティブ化された画素から入力なしで効果的に読み取ることができる。画素のアレイ内の多くの行により、各々の行選択装置について所定のレベルの分離を得ることが必要である。すなわち、行選択装置のための要件は、行の数に左右される。図11は、本発明の1つの実施形態による2トランジスタ2T画素を示す。図示されるように、2T画素1100は、ISFET1101と、行選択装置1102とを備える。画素1100において、ISFET1101のソースを、列ラインCbに連結し、行選択装置1102のドレインを、列ラインCtに連結し、ISFET1101のドレインを、行選択装置1102のソースに連結する。行選択装置1102のゲートを、行ラインRに連結する。ISFET1101および行選択装置1102の両方をNMOSとして示すが、他の型のトランジスタを同様に用いてもよい。2T画素をソース接地読み出しモードとして構成してもよいが、2T画素1100をソースフォロワ読み出しモードとして構成する。図12A~図12Hに、本発明の実施形態による、さらなる2T画素構成を示す。これらの図において、BEとは基板効果を有するすなわち、ISFETトランジスタ型式がpチャネルとnチャネルMOSのどちらであるかに応じて基板端子がアナログ電源電圧またはアナログ接地電圧に接続されるので、ISFETには基板効果があることを表す。基板端子がトランジスタのソース端末に接続される場合、基板効果が除外される。PRは逆の位置におけるPMOSデバイスすなわち、画素回路トポロジー内のpチャネルISFETおよび行選択装置の位置を逆にしたまたは配置を入れ替えたことを表す。PNRは逆の位置におけるPMOS/NMOSデバイスすなわち、画素回路トポロジー内のpチャネルISFETおよびnチャネル行選択装置の位置を逆にしたまたは配置を入れ替えたことを表す。図12Aは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELの両方は、行選択装置のドレイン端子に連結したISFETのソース端末を有するpチャネルMOSトランジスタである。ISFETのドレイン端子を、アナログ接地電圧に接続し、行選択装置のソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Voutは、行選択装置のソース端末から読み出される。図12Bは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELの両方は、基板効果を除外するために基板端子に接続され、且つ行選択装置のドレイン端子にも接続された、ISFETのソース端末を有するpチャネルMOSトランジスタである。ISFETのドレイン端子を、アナログ接地電圧に接続し、行選択装置のソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Voutは、行選択装置のソース端末から読み出される。図12Cは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELの両方は、行選択装置のソース端末に接続されたISFETのドレイン端子を有するpチャネルMOSトランジスタである。行選択装置のドレイン端子を、アナログ接地電圧に接続し、ISFETのソース端末を、電流源に接続する。出力電圧VoutはISFETのソース端末から読み出される。図12Dは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELの両方は、行選択装置のソース端末に接続されたISFETのドレイン端子を有するpチャネルMOSトランジスタである。行選択端子のドレインは、アナログ接地電圧に接続され、ISFETのソース端末は、画素にバイアス電流を供給する電流源に接続される。出力電圧VoutはISFETのソース端末から読み出される。ISFETのソース端末は、基板効果を除外するために基板端子に接続される。図12Eは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELは、相互に接続するそれらのソース端末をそれぞれ有するpチャネルおよびnチャネルMOSトランジスタである。ISFETのドレイン端子は、アナログ接地電圧に接続され、行選択装置のドレインは、画素にバイアス電流を供給する電流源に接続される。出力電圧Voutは、行選択装置のドレイン端子から読み出される。図12Fは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELは、相互に接続するそれらのソース端末をそれぞれ有するpチャネルおよびnチャネルMOSトランジスタである。ISFETのドレイン端子は、アナログ接地電圧に接続され、行選択装置のドレインは、画素にバイアス電流を供給する電流源に接続される。出力電圧Voutは、行選択装置のドレイン端子から読み出される。ISFETのソース端末は、基板効果を除外するために基板端子に接続される。図12Gは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELは、相互に連結するそれらのドレイン端子をそれぞれ有するpチャネルおよびnチャネルMOSトランジスタである。行選択装置のソース端末を、アナログ接地電圧に接続し、ISFETのソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Voutは、ISFETのソース端末から読み出される。図12Hは、本発明の1つの実施形態による2T画素を示す。図示するように、ISFETおよび行選択装置SELは、相互に連結するそれらのドレイン端子をそれぞれ有するpチャネルおよびnチャネルMOSトランジスタである。行選択装置のソース端末を、アナログ接地電圧に接続し、ISFETのソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Voutは、ISFETのソース端末から読み出される。ISFETのソース端末は、基板効果を除外するために基板端子に接続される。図13A~図13Dは、本発明の実施形態によるソース接地2Tセル構成を示す。図13Aおよび図13Bにおいて、ISFETおよび行選択装置の双方は、nチャネルMOSトランジスタである。図13Cおよび図13Dにおいて、ISFETおよび行選択装置の双方は、pチャネルMOSトランジスタである。図13Aにおいて、ISFETのソース端末は、アナログ接地電源に接続され、画素にバイアス電流を供給する行選択装置のドレイン端子は、電流源に接続される。行選択装置のソース端末およびISFETのドレイン端子は、相互に接続される。出力電圧Voutは、行選択装置のドレイン端子から読み出される。図13Bにおいて、行選択装置のソース端末を、アナログ接地電源に接続し、ISFETのドレイン端子を、画素にバイアス電流を供給する電流源に接続する。行選択装置のドレイン端子およびISFETのソース端末は、相互に接続される。出力電圧Voutは、ISFETのドレイン端子から読み出される。図13Cにおいて、ISFETのソース端末は、アナログ電源電圧に接続され、行選択装置のドレイン端子は、画素にバイアス電流を供給する電流源に接続される。行選択装置のソース端末およびISFETのドレイン端子は、相互に接続される。出力電圧Voutは、行選択装置のドレイン端子から読み出される。図13Dにおいて、行選択装置のソース端末は、アナログ電源電圧に接続され、ISFETのドレイン端子は、画素にバイアス電流を供給する電流源に接続される。ISFETのソース端末および行選択端子のドレイン端子は、相互に接続される。出力電圧Voutは、ISFETのドレイン端子から読み出される。図14Aは、本発明の1つの実施形態による2T画素アレイを示す。説明のために、8つの2T画素は、2列に配置されて示される但し、2T画素アレイ1400は、任意のサイズの2T画素のアレイに拡張する可能性がある。各列ピッチは、3つの列ラインcb[0]、ct[0]、およびcb[1]を含む。行ラインrs[0]、rs[1]、rs[2]およびrs[3]は、すべての列に平行に接続する。行選択装置1401RSおよびISFET1401ISは、1401RSのドレインに接続された1401ISのソースを有する、1つの2T画素を形成してもよい。1401RSのソースを、列ラインcb[0]に接続し、1401ISのドレインを、列ラインct[0]に接続する。1401RSのゲートを、行ラインrs[0に接続する。この画素は、列ラインct[0]に接続された1401ISおよび1402ISのドレインと、行ラインrs[1]に接続された1402RSのゲートとを有する、1402ISおよび1402RSを備える画素においてミラーリングされる。1402ISおよび1402RSを備える画素は、行ラインcb[1]に接続された1402RSおよび1403RSのソースと、行ラインrs[2]に連結された1403RSのゲートとを有する、1403ISおよび1403RSを備える画素においてミラーリングされる。1403ISおよび1403RSを備える画素は、行ラインct[0]に接続された1403ISおよび1404ISのドレインと、行ラインrs[3]に連結された1404RSのゲートと、列ラインcb[0]に連結された1404RSのソースとを有する、1404ISおよび1404RSを備える画素においてミラーリングされる。図14に示す実施形態において、ISデバイスの各々は、ISFETであり、RSデバイスの各々は、列選択デバイスである。1405RSおよび1405ISから構成される画素と、1406RSおよび1406ISから構成される画素と、1407RSおよび1407ISから構成される画素と、1408RSおよび1408ISから構成される画素とを含む右の列は、上記と同じ方式で、列トレースcb[2]、ct[1]、およびcb[3]に実質的に連結される。図14Bおよび図14Cは、本発明の1つの実施形態による2×2の2T画素アレイのためのレイアウトを示す。2×2の2T画素アレイは、画素アレイ1400の一部であってもよい。図14Bは、1401RS、1401IS、1402RSおよび1402ISのためのポリシリコンゲートを、連続的な拡散浸透層1410上に配置し、1405RS、1405IS、1406RSおよび1406ISのためのポリシリコンゲートを、連続的な拡散浸透層1412上に配置してもよいことを示す。1つの実施形態において、連続的な拡散浸透層1410および1412は、画素アレイの最上部から画素アレイの最下部まで及んでもよい。すなわち、拡散浸透層は、画素アレイ内で不連続性を有さなくてもよい。図14Cは、ISFET1401IS、1402IS、1405IS、および1406ISのためのマイクロウェルを配置する場所を示す。マイクロウェルを、ISFETによって解析してもよい分析用溶液を保持するために用いてもよい。図14Cに示すように、1つの実施形態において、マイクロウェルは、各々、六角形の形状を有し、ハニカム状に積層してもよい。さらに、1つの実施形態において、コンタクトを、ゲート構造上に直接配置してもよい。すなわち、ISFETは、薄い酸化物上のコンタクトに設けられたポリシリコンゲートを有してもよい。連続的な拡散、共有されるコンタクト、ミラーリングされた画素、および物理的列ごとに1つのct列最上部ラインおよび2つのcb列最下部ラインを有するので、画素アレイ1400は高密度である。グローバルなバルクコンタクトを、P-エピタクシ領域を有するPウェハを用いることによって実現してもよい。画素アレイ1400の配置は、高速演算を提供する。行ラインrs[0]およびrs[1]は、相互に選択され、cb[0]およびcb[1]を介して読み出される。これは、各列が2倍高速になることを可能にして、単一の読み出しのために使用可能にされた画素数が2倍および連続的なアレイの寄生負荷が2分の1になることにより、4倍速い読み出しをもたらす。1つの実施形態において、全アレイは、上半分と下半分とに分離される。これは、画素数の読み出しが一度に最上部および最下部の両方からの2倍および連続的なアレイの寄生負荷が2分の1になることにより、さらに4倍速い読み出し時間をもたらす。したがって、連続的なアレイを選択した1行にわたる速度の増加分のトータルは、16倍である。1つの実施形態において、画素アレイの上部半分および下部半分の双方は、読み出しの間に同時に作動させてもよい。これは、上半分と下半分との間の読み出しの多重化を可能にすることができる。例えば、一方の半分は、洗浄wash例えば、画素デバイス上のウェルから反応物質をフラッシングするをすることができ、他方の半分は、読み出しを実行することができる。他方の半分が一旦読み出されたら、2つの半分のための読み出しが切り替えられる。1つの実施形態において、2T画素設計は、図11~図14に記載したような1つの化学的感応性トランジスタおよび1つの列選択デバイスではなく、2つの化学的感応性トランジスタ例えばISFETを組み込むことができる。双方の化学的感応性トランジスタまたはISFETは、NMOSまたはPMOSデバイスであり得るし、ソースフォロワまたはソース接地の読み出しモードで構成できる。このような2T画素の可能な用途とは、特定の分析物に対する第1の化学的感応性トランジスタの感応性が、第2の化学的感応性トランジスタの感応性と異なる場合であり得、これは、ローカル/画素内の差動測定法の実施を可能にする。あるいは、双方の化学的感応性トランジスタが特定の分析物に対して同じ感応性を有してもよく、これは、ローカル/画素内の平均値測定の実施を可能にする。これらは、この実施形態のための可能な用途の例のうちの2つであり、本明細書の記載に基づいて、当業者は、2つの化学的感応性トランジスタ例えばISFETを組込む2T画素設計の他の用途を認識するであろう。1つの実施形態において、列回路は、サンプリング回路にソースフォロワモードまたはソース接地モードのいずれかにおいて、ソース側またはドレイン側の列選択のいずれかを行うことができるように、列ラインを取り替えることを可能にする。容量電荷ポンプ上記のもののような1つ以上のトランジスタを備える化学的感応性画素から出力電圧を増幅するために、1つ以上の電荷ポンプを用いてもよい。図15は、本発明の1つの実施形態による、2倍の電圧利得を有する容量電荷ポンプを示す。電荷ポンプ1500は、φ1スイッチ1501、1502、1503および1504と、φ2スイッチ1505および1506と、コンデンサ1507および1508とを備えてもよい。Vref1およびVref2は、出力信号の所望のDCオフセットを取得するために設定され、その両方は、ブースト段階の間に出力の飽和を回避するために選択される。電荷ポンプの動作は、タイミング信号が制御してもよく、タイミング信号は、タイミング回路が供給してもよい。時間t0においては、スイッチはすべてオフである。時間t1において、φ1スイッチ1501、1502、1503および1504がオンになる。トラック位相が始まってもよい。イオン感応性画素に由来しうる入力電圧Vinは、コンデンサ1507および1508を充電し始めてもよい。時間t2においては、φ1スイッチ1501、1502、1503および1504がオフになり、コンデンサ1507および1508は、Vin-Vref1まで充電される。時間t3においては、φ1スイッチ1501、1502、1503および1504がオフのままである一方で、φ2スイッチ1505および1506は、オンになる。ブースト位相が始まってもよい。コンデンサ1507は、コンデンサ1508を通じて放電し始めてもよい。コンデンサは、トラック位相の間は並列でブースト位相の間は直列であり、且つ全電荷が一定のままで全キャパシタンスがブースト位相の間に半分にされるので、全キャパシタンスにわたる電圧は2倍になり、VoutはVinのほぼ2倍なる。次工程から利得回路を切り離すために、ソースフォロワSFを用いてもよい。電荷ポンプ1500は、仮想接地を設けるために、ノイズの多い増幅器なしで、2倍の利得を供給できる。図16は、本発明の1つの実施形態による電荷ポンプを示す。時間t0において、スイッチはすべてオフである。時間t1において、φ1スイッチ1501、1502、1503、1504、1601および1602がオンになる。トラック位相が始まってもよい。入力電圧Vinそれはイオン感応性画素に由来しうるは、コンデンサ1507、1508および1604を充電し始めてもよい。時間t2においては、φ1スイッチ1501、1502、1503、1504、1601および1602が、オフになり、コンデンサ1507、1508および1604は、Vin-Vref1に充電される。時間t3においては、φ1スイッチ1501、1502、1503、1504、1601および1602が、オフのままである一方で、φ2スイッチ1505および1603はオンになる。ブースト位相が始まってもよい。コンデンサ1507は、コンデンサ1508および1604を通じて放電し始めてもよく、コンデンサ1508は、コンデンサ1604を通じて放電し始めてもよい。コンデンサは、トラック位相の間は並列でブースト位相の間は直列であり、且つ全電荷が一定のままで全キャパシタンスがブースト位相の間に3分割されるので、全キャパシタンスにわたる電圧は3倍になり、VoutはVinのほぼ3倍になる。図17は、本発明の1つの実施形態による電荷ポンプの1つの実施形態を示す。図15内の示される2つの電荷ポンプ1500は直列に接続され、これにより利得パイプラインを可能にしかつ入力電圧Vinを4倍に増幅する。利得をさらに増加させるために、付加的な直列電荷ポンプを付加することができる。多段電荷ポンプにおいて、コンデンサ値は、段から段まで同じサイズである必要がない。コンデンサによって消費された全領域が利得の平方により増加することが認められ得る。場合によりこの特徴は、領域利用率、消費電力、およびスループットに関して望ましくない可能性があるが、適切なコンデンササイズを用いたときに、イオン感応性画素によって生じる全ノイズおよび関連する流体のノイズが、電荷ポンプKT/Cノイズよりも大きな場合には、電荷ポンプをこれらの不利益なしで用いることができる。図18は、本発明の1つの実施形態による電荷ポンプの1つの実施形態を示す。ソースフォロワSFPとスイッチφfbとを含むフィードバック経路が電荷ポンプ1500に付加され、これは、電荷ポンプの入力に出力Voutを戻す。時間t0においては、スイッチはすべてオフである時間t1において、スイッチφspはオンであり、電荷ポンプ1500の入力に入力電圧Vinを供給する。時間t2から時間t5まで、図15に関して先に記載されたように、電荷ポンプ1500は、出力電圧Voutを2Vin-Vref1まで押し上げるように動作する。時間t6からt7まで、スイッチφfbがオンであり、もとの電荷ポンプ1500の入力に出力電圧2Vin-Vref1を戻し、第1のサイクルは終わる。第2のサイクルの間、電荷ポンプ1500は出力電圧を22Vin-Vref1増幅する。そのプロセスは、各々のサイクルの間に出力を増幅しながら、繰り返される。CCD系マルチトランジスタ能動画素センサアレイ搬送波の閉じ込めおよび分離の両方を容易にするために、イオン感応性MOS電極を、隣接電極に電荷結合する。イオン濃度の測定は、各々の画素において生じ、且つ電位障壁およびウェルによって閉じ込めた離散的な電荷パケットによって行う。イオン感応性電極は、障壁レベルまたは電位ウェルのいずれかとして、作用することができる。電荷ドメインでの動作は、以下の事項を含む但し限定はされないいくつかの有効性を与える。1各々の画素内の複数の電荷パケットの蓄積を通じて信号レベルおよび改善された信号対ノイズを増加させる。2MOS検知および基準構造の優れた閾値整合。3フリッカノイズの低減。4グローバルスナップショット動作。電極に隣接するイオンを検出するために、フローティング電極を用いる。アドレス指定可能な読み出しのためにアレイの中に配置することができる画素を形成するために、電極を、他の電極および他のトランジスタに電荷結合する。別の電極の中に、またはフローティングディフュージョンFDノードの上に、または直接列ライン上に蓄積する電荷によって、利得を取得することが可能である。画素サイズの低減だけでなく信号レベルの増加も、両方とも得ることが望ましい。画素サイズを低減するために、補助的なトランジスタを省いてもよく、一定の活性化および非活性化シーケンスを有する電荷蓄積ノードが用いられてもよい。イオン感応性IS蓄積画素は、以下の概念のうちのいくつかを含んでいる。1.電極はIS電極に電荷結合される。2.電荷パケットのための搬送波電子または正孔のソース。3.電荷パケットのために障壁またはウェルとして作用する基準電極。4.電荷-電圧変換のためのフローティングディフュージョンノード。5.アドレス指定可能な読み出しのために、バッファリングおよび分離を与えるための補助的なトランジスタ。6.用途に左右される、いくつかまたはすべての補助的なトランジスタを省くためのシーケンス。基本IS蓄積画素を図19に示す。電荷蓄積は、読み出しの時に局所的に、または個別の蓄積時間の間に大域的に、生じる可能性がある。図19に示す実施形態は、3トランジスタ3電極3T3Eの画素である。3トランジスタは、リセットトランジスタRTと、ソースフォロワ1901と、行選択トランジスタRSとを含む。3つの電極は、電極VSと、電極VRと、イオン感応性電極1902とを含む。画素は、また、転送ゲートTXを含む。また、同時の蓄積および読み出しを可能にするための追加素子を有するIS蓄積画素を構成することが可能である。これは、プロセスをパイプライン処理するために、例えばさらに2つの電極を付加することによって、行うことができる。基本構成において、リセットRT制御ゲートのソースに接続されるフローティングディフュージョンノード上に、電荷を蓄積する。ロールシャッター操作において、フローティングディフュージョンFDをCD=VDDにリセットする。そして、行を選択し、行選択RSによって作動させたソースフォロワを介して行を読み出す。次に、寄生コンデンサを放電したFDノード上に、電荷を蓄積する。そして、第2のサンプルを得る。サンプル間の差分は、イオン濃度を表現する。サンプルは、相対的に早く関連づけられ、時間内に得られる。したがって、読み出し回路の熱ノイズが除去され、1/fノイズが低減される。グローバルなシャッタモードで動作するために、すべてのFDノードをVDDに同時にリセットする。そして、各々の分離されたFDノード上に、電荷を蓄積する。蓄積の後、RSゲートを作動させることによって、各行を選択する。信号値は、ソースフォロワの負荷をもつ列ライン上に読み出される。次に、再び画素をリセットし、サンプリングする。サンプル間の差分は、イオン濃度を表現する。二重サンプリングを通じて、1/fノイズを低減する。しかしながら、リセット値が時間内に相関しないので、熱のリセットノイズは除外されない。熱ノイズは、サンプリングの前にサブスレッショルドリセットによるリセット動作に従うことによって、電力の半分に低減することができる。一般に、熱ノイズは、電荷蓄積により、信号とローレベルとに比較される。グローバルなシャッタを有する相関リセットスキームは、他の構成においても使用可能である。基本電荷蓄積スキームを、表面電位図を用いて、図20に示す。読み出しのためにトランジスタのみが用いられるので、電極のみを示す。これらのシーケンスの各々において、電位の増加は、電子を含む電位ウェルを示すのに一般的であるように示す。電荷蓄積の4サイクルを、図20のA~Qに示す。まず、すべての電荷をIS電極下のチャネルから取り除き、FDの高電位を用いて、チャネルを完全に使い尽くすA。次に、TXゲートは、閉じ込め障壁を生成する低電位に移行するB。IS電極におけるイオン濃度に比例した電荷パケットを生じるために、充填および流出の操作を用いるC-D。次のサイクルにおいて、電子により、放電するFDノードに、この電荷パケットを移送する。図は、FDノード上に蓄積する電子を示すが、電圧は、実際には減少している。多くのサイクル後、図20のE~Qに示すように、信号対ノイズ比は、改善されており、信号は、利得とともに読み出され得る。信号を増幅するために、何百~何百万ものサイクルを用いることができる。他の実施形態において、電極の順序を切り替えてもよく、および/または、ウェルではなく障壁としてIS電極を用いてもよい。画素の大型アレイを作動させるために、この蓄積ラインに、トランジスタを付加してもよい。補助的なトランジスタを、速度を増加させるために用いる。しかしながら、トランジスタが蓄積ラインの全画素アレイを作動させるのに必要ではないことは、留意するべきである。それどころか、トランジスタが必要でないように、アレイを分割することができる。1つの実施形態において、FDノードを列ラインに接続する。画素を読み出す前に、列ラインをVDDにリセットする。そして、列ライン上にその行のために直接蓄積する電荷によって、行を選択する。多くのサイクルの後、列は、イオン濃度に比例する値まで放電する。列ラインのキャパシタンスが行の合計数に左右されるので、必要とする蓄積量は、行の数に左右される。タイミングを拡張可能にするために、アレイをサブアレイに分割することができる。例えば、100行ごとに、その結果グローバルなアレイに接続されるローカルソースフォロワバッファを含むことができる。この階層的アプローチは、高速読み出しにより大量の画素アレイを得るために、すべての読み出しスキームとともに一般に用いることができる。搬送波の熱活性のために、電荷パケットをノイズなしで生成することができない。各充填および流出操作は、KTCフローティングディフュージョンコンデンサ内の熱ノイズに比例した電荷誤差を生じるここで、Cはイオン感応性電極の領域のCox倍に等しい。充填操作の間、電荷は、電子のソースと閉じ込めウェルとの間を自由に流れることができる。しかしながら、流出操作の間、デバイスはサブスレッショルドモードに入り、搬送波は、主として一方向のみへの拡散によって移行し、これによって抵抗性チャネルの熱ノイズの半分がもたらされる。したがって、qが1個の電子の電荷をクーロン1.6×10e-19で表現する場合には、各々の電荷パケットについて電子の全ノイズは、sqrtKTC/2/qである。電子内の信号は、VC/qに等しい。nサイクルの後の信号対ノイズ比は、V×sqrt2nC/KTに等しい。蓄積サイクル数の平方根によって、信号対ノイズ比が改善することに留意されたい。小信号レベルについては、蓄積量は、VR基準電極とイオン感応性電極との間の閾値ずれに制限されると考えられる。すべての画素内に基準電極があり、且つ電極が電荷結合されるので、各々の電極対の間の相対的な閾値ずれは小さい。この差分は約1mVであると仮定して、1000蓄積サイクル以上が実現可能であるべきであって、それによって、30倍超に信号対ノイズを改善する。例として、信号が1mVであり、電極面積がCox=5fF/μm2をもつ1平方ミクロンである場合、1000サイクル後の信号対ノイズ比は、50対1である。その結果、信号レベルが1Vに達するので、他のノイズ源が関連しないものと推測する。明確にするために、支配的なノイズは、単純に周知の電荷パケット熱ノイズである。図21および図22は、2トランジスタのみを有するIS蓄積画素を示す。行を読み出した後、非活性化シーケンスを用いることにより、選択トランジスタを省く。非アクティブ化するために、FDノードは放電され、これによりFDノードの電位を低減し、その行のためのソースフォロワを停止させる。図22の画素のための表面電位図を、図23に示す。図24は、2トランジスタおよび4電極を有するIS蓄積画素を示す。この画素は、同じFDノードにおいて充填および流出の電荷パケットおよび読み出しすべてを生成する。第4の電極は、グローバルシャッター作用及び関連する二重サンプリングを可能にする。高速の読み出しのために、電荷蓄積が1/fノイズ拠出を十分に低減するならば、シングルサンプリングを用いることができる。図25は、図24の画素の基本操作のための表面電位図を示す。図26は、1トランジスタおよび3電極を有するIS蓄積画素を示す。チャネルを枯渇させ、同じノードから供給することができる。この画素は、電荷結合に左右され、信号範囲は、他の画素のための信号範囲よりも低い。いくつかの設計置換は、所望の動作モードに依存して可能である。CCDチャネルは、表面モードであり、好ましくは0.13μm未満の標準CMOSテクノロジで形成される。表面を閉じ込め、且つ他の欠陥を回避するために、追加のインプラントを付加することができる。チャネルストップおよびチャネルを、ドナーおよびアクセプタ不純物のインプラントから形成することができる。動作モードのために最適な電位プロファイルを生成するために、チャネルを複数のインプラントから作ることができる。図27は、3トランジスタ3T能動画素センサの1つの実施形態を示す。3トランジスタは、リセットトランジスタ2701、ソースフォロワ2702、および行選択スイッチ2703である。リセットトランジスタ2701は、リセット信号RSTによって制御されるゲートと、画素のフローティングディフュージョンFDに連結されたソースと、固定電圧に接続されたドレインとを有する。ソースフォロワ2702は、リセットトランジスタ2701のソースに接続されたそのゲートと、固定電圧に接続されたそのドレインとを有する。行選択トランジスタ2703は、行ラインに接続されたそのゲートと、固定電圧に接続されたそのドレインと、列に接続されたそのソースとを有する。画素と相互に作用する他の電極は、転送ゲートTGと、イオン選択電極ISEと、入力制御ゲートICGと、入力拡散IDとを含む。これらの3つの構成要素は、図19のVS、VRおよびTXと同一の方法で動作される電荷結合電極を形成する。図28は、3T能動画素センサの別の実施形態を示す。図28のセンサと図27に示すセンサとの間の相違は、センサ2800が第2の入力制御ゲートICG2を有するということであり、それは、イオン感応性電極の近くに電位障壁に対するさらなる制御を可能にする。図29は、信号の変動を除去するために用いてもよいサンプルホールド回路を有する3T能動画素センサの1つの実施形態を示す。図示するように、行選択トランジスタ2703のゲートは、行選択シフトレジスタによって与えられるRowSelm信号によって制御される。行選択トランジスタ2703のソースを、電流シンクISink2902と列バッファ2903とに連結する。電流シンクISink2902は、電圧VB1によってバイアスされてもよく、列バッファそれは増幅器であってもよいは、電圧VB2によってバイアスされてもよい。サンプルホールド回路2901は、スイッチSHと、スイッチCALと、コンデンサCshと、増幅器Ampとを含んでもよい。入力されたスイッチSHは、列バッファ2903の出力に連結され、その出力は、スイッチCAL、コンデンサCshのアッパー部および増幅器アンプの入力を介して、電圧VREFに連結される。増幅器は、電圧VB2によってバイアスされる。増幅器の出力を、列選択シフトレジスタからの信号ColSelnによって制御されたスイッチ2904に連結する。スイッチ2904の出力は、出力端子Voutに到達する前に、出力バッファ2905によってバッファリングされる。出力バッファは、電圧VB3によってバイアスされる。図30は、相関二重サンプリング回路を有する3T能動画素センサの1つの実施形態を示す。図30のセンサと図29のセンサとの間の最も顕著な相違は、列バッファ2903から信号を測定するために、前者が相関二重サンプリング回路3001を用いるということである。相関二重サンプリング回路3001の増幅器は、その第1の入力において、スイッチSHおよびコンデンサCinを介して列バッファ2903の出力を受信する。増幅器は、第2の入力において基準電圧VREFを受信し、電圧VB2によってバイアスされる。リセットスイッチRSTおよびコンデンサCfは、増幅器により平行に連結される。図31は、4つの画素アレイのために用いられる2.5T能動画素センサの1つの実施形態を示す。画素の各々は、それ自身の転送トランジスタTX1、TX2、TX3、およびTX4と、それ自身のリセットトランジスタとを有する。各々の転送トランジスタのドレインを、同じ画素内のリセットトランジスタのソースに連結し、各々の転送トランジスタのソースを、ソースフォロワのゲートに連結する。図32は、4つの画素アレイのための1.75T能動画素センサの1つの実施形態を示す。画素の各々は、それ自身の転送トランジスタを有する。各々の転送トランジスタのソースを、同じ画素のフローティングディフュージョンに連結し、各々の転送トランジスタのドレインを、センサのリセットトランジスタRSTのドレインに連結する。本発明のいくつかの実施形態を、本明細書に具体的に示し、記載した。但し、本発明の変更および変形物が、上記の教示により網羅されることは、十分に理解されるであろう。他の例において、実施形態を不明瞭にしないように、周知の操作、構成部品および回路は、詳細に記載していない。本明細書に開示された特定の構造的機能的な詳細は、典型的なものであり得、必ずしも実施形態の範囲を限定しないことは、十分に理解され得る。例えば、いくつかの実施形態は、NMOSにより記載される。当業者は、同様にPMOSを用いてもよいことを十分に理解するであろう。当業者は、本発明が様々な形式により実現されてもよいし、且つ様々な実施形態が単独でまたは組み合わせて実行されてもよいことを、前述の説明から十分に理解できる。したがって、本発明の実施形態は、その特定の例に関連して記載されているが、他の変更が図面、明細書および添付の特許請求の範囲に関する研究に熟練した実施者には明らかであるので、本発明の実施形態および/または方法の真の範囲を、そのように限定するべきでない。様々な実施形態を、ハードウェア要素、ソフトウェア要素、またはその両方の組み合わせを用いて実行してもよい。ハードウェア要素の例は、プロセッサ、マイクロプロセッサ、回路、回路素子例えば、トランジスタ、抵抗器、キャパシタ、誘導子など、集積回路、特定用途向けICASIC、プログラマブルロジックデバイスPLD、デジタル信号プロセッサDSP、フィールドプログラマブルゲートアレイFPGA、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含んでもよい。ソフトウェアの例は、ソフトウエアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械語プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、プロシージャ、ソフトウェアインターフェース、アプリケーションプログラムインターフェースAPI、命令セット、コンピューティングコード、計算機コード、コードセグメント、計算機コードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせを含んでもよい。1つの実施形態がハードウェア要素および/またはソフトウェア要素を用いて実行されるかどうかの判定は、所望の電算機の速度、電力レベル、耐熱性、処理サイクル量、入力データ速度、出力データ速度、メモリリソース、データバス速度、および他の設計または性能の制約などのいくつかの要素によって変動し得る。いくつかの実施形態について、例えば、実施形態による方法および/または操作をもしマシンにより実行されるのであればマシンに実行させることができる命令または命令セットを格納できるコンピュータ読み取り可能な媒体または物品を用いて実行してもよい。このようなマシンは、例えば、任意の好適な処理プラットフォーム、コンピューティングプラットフォーム、コンピュータ装置、処理デバイス、コンピューティングシステム、処理システム、コンピュータ、プロセッサなども含み、ハードウェアおよび/またはソフトウェアの任意の適切な組み合わせを用いて実行されてもよい。コンピュータ読み取り可能な媒体または物品は、例えば、任意の好適な型のメモリユニット、メモリデバイス、メモリ物品、メモリ媒体、ストレージデバイス、ストレージ物品、記憶媒体および/またはストレージ装置例えば、リムーバブルメディアまたは非リムーバブルメディア、消去可能メディアまたは非消去可能メディア、書き込み可能メディアまたは再書き込み可能メディア、デジタルメディアまたはアナログメディア、ハードディスク、フロッピーディスク、コンパクトディスクを使った読み出し専用メモリCD-ROM、書き込み可能コンパクトディスクCD-R、再書き込み可能コンパクトディスクCD-RW、光ディスク、磁気媒体、光磁気媒体、リムーバブルメモリカードまたはディスク、各種ディジタルバーサタイルディスクDVD、テープ、カセットなどを含んでもよい。命令は、任意の好適なハイレベル、ローレベル、オブジェクト指向、ビジュアル、コンパイル済みおよび/または翻訳済みのプログラミング言語を用いて実行される、ソースコード、コード、翻訳済みコード、実行可能コード、静的コード、動的コード、暗号化コードなどの任意の好適な型のコードを含んでもよい。