第1の半導体からなる半導体基板上に絶縁膜を介して貼り合わせられた第2の半導体からなる第2の半導体層に一導電型のMIS電界効果トランジスタが設けられ、前記半導体基板上に一部に空孔を有する前記絶縁膜を介して、前記半導体基板より選択的にエピタキシャル成長して設けられた、少なくとも前記第1の半導体を含む第1の半導体層に反対導電型のMIS電界効果トランジスタが設けられていることを特徴とする半導体装置。前記第1の半導体層は、前記空孔直上の概略チャネル領域が設けられている半導体層部と、前記絶縁膜直上の概略ソースドレイン領域が設けられている半導体層部からなり、前記概略チャネル領域が設けられている半導体層部の格子定数が、前記概略ソースドレイン領域が設けられている半導体層部の格子定数より小さいことを特徴とする請求項1に記載の半導体装置。前記第1の半導体層の一部の直下に設けられる空孔の替りにも前記第2の半導体層が設けられていることを特徴とする請求項1に記載の半導体装置。前記第1の半導体はシリコンであり、前記第2の半導体はゲルマニウムであることを特徴とする請求項1に記載の半導体装置。第1の半導体からなる第1の半導体基板上に絶縁膜を介して第2の半導体からなる第2の半導体基板を貼り合わせ、薄膜化し、選択的に島状に分離することにより前記第2の半導体からなる第2の半導体層を形成し、しかる後に前記第1の半導体基板から選択的に縦垂直方向及び横水平方向エピタキシャル成長することにより一部に空孔を有する前記絶縁膜上に前記第1の半導体を含む第1の半導体層を形成したことを特徴とする半導体装置の製造方法。本発明が解決しょうとする課題は、従来例に示されるように、1SIMOX法によりSOI構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。2大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと。3歪みSi層においては電子と正孔の移動度を増す面方位が異なり、PチャネルMIS電界効果トランジスタの正孔の移動度を増す面方位ではNチャネルMIS電界効果トランジスタの電子の移動度が低下してしまうこと。4MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。等の問題が顕著になりつつあり、現状技術により微細な歪みSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。上記課題は、第1の半導体Siからなる半導体基板Si上に絶縁膜を介して貼り合わせられた第2の半導体Geからなる第2の半導体層Geに一導電型PチャネルのMIS電界効果トランジスタが設けられ、前記半導体基板上に一部に空孔を有する前記絶縁膜を介して、前記半導体基板より選択的にエピタキシャル成長して設けられた第1の半導体層歪みSi層を左右から挟んだSiGe層からなる半導体層に反対導電型NチャネルのMIS電界効果トランジスタが設けられている本発明の半導体装置によって解決される。以上説明のように本発明によれば、単結晶Ge基板を貼り合わせたSi基板を使用して、容易なプロセスにより、Si基板上に絶縁膜を介して、2つの異なる半導体層単結晶Ge層及び単結晶歪みSi層を左右から挟んだSiGe層を形成でき、この2つの半導体層にそれぞれPチャネルMIS電界効果トランジスタあるいはNチャネルMIS電界効果トランジスタを形成することが可能で、完全空乏型のSOI構造のMIS電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、貼り合わせGe層第2の半導体層及び歪みSi層を左右から挟んだSiGe層第1の半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。またPチャネルのMIS電界効果トランジスタにおいては、貼り合わせた単結晶のGe層にチャネル領域を形成でき、NチャネルのMIS電界効果トランジスタにおいては、下地の絶縁膜のない空孔直上の結晶性が良好な単結晶歪みSi層にのみチャネル領域を形成できるため、安定した特性を持つBOSDOLESOI構造呼称の詳細は後述に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOS型の半導体集積回路を形成することが可能である。また正孔の移動度を大幅に向上できるGe層Si層に形成する場合の5倍程度にPチャネルのMIS電界効果トランジスタを形成でき、電子の移動度を高められる歪みSi層を挟んだSiGe層にNチャネルのMIS電界効果トランジスタを形成できるため、他方のMIS電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なCMOSを得ることが可能である。またNチャネルのMIS電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のSOI構造に比較し、大幅に低減することが可能である。またNチャネルのMIS電界効果トランジスタを形成した歪みSi層直下に放熱用の空孔を設けることにより、NチャネルのMIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つCMOS型の半導体集積回路を得ることができる。本発明者は当該技術を絶縁膜上の貼り合わせ及び2段階横水平方向エピタキシャル半導体層BondingSemiconductorandDoubleLateralEpitaxialSemiconductorOnInsulator構造と命名し、以後この技術をBOSDOLESOIボスドールソイと略称する。シリコンSi基板上にシリコン窒化膜及びシリコン酸化膜を介して貼り合わせられ、薄膜化され、島状に絶縁分離されたGe層第2の半導体層が設けられ、このGe層上にゲート絶縁膜を介してゲート電極が設けられ、ゲート電極の側壁にサイドウォールが設けられ、Ge層にはサイドウォールに自己整合してp型のソースドレイン領域が設けられたPチャネルのMIS電界効果トランジスタを形成し、一方、Si基板上にシリコン窒化膜及び一部に空孔を有するシリコン酸化膜を介して、空孔直上の歪みSi層を挟み、左右にSiGe層を有する構造からなるエピタキシャル半導体層第1の半導体層が島状に絶縁分離されて設けられ、歪みSi層直上にゲート絶縁膜を介してゲート電極が設けられ、ゲート電極の側壁にサイドウォールが設けられ、SiGe層にはゲート電極に自己整合してn型ソースドレイン領域及びサイドウォールに自己整合してn型ソースドレイン領域がそれぞれ設けられ、歪みSi層には概略チャネル領域が形成されたLDD構造からなるNチャネルのMIS電界効果トランジスタを形成した高移動度を有するCMOS型の半導体集積回路を形成したものである。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図12は本発明の半導体装置における第1の実施例で、図1は模式側断面図、図2~図12は製造方法の工程断面図である。図1はシリコンSi基板を使用し、BOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は50nm程度のシリコン窒化膜Si3N4、3は200nm程度のシリコン酸化膜SiO2、4は50nm程度の素子分離領域のシリコン窒化膜Si3N4、5は空孔、6は1017cm-3程度のp型の横水平方向エピタキシャルSiGe層、7は1017cm-3程度のp型の横水平方向エピタキシャル歪みSi層、8は1017cm-3程度のn型の貼り合わせGe層、9は埋め込みシリコン酸化膜SiO2、10は1020cm-3程度のn型ソース領域、11は5×1017cm-3程度のn型ソース領域、12は5×1017cm-3程度のn型ドレイン領域、13は1020cm-3程度のn型ドレイン領域、14は1020cm-3程度のp型ドレイン領域、15は1020cm-3程度のp型ソース領域、16は5nm程度のゲート酸化膜HfO2、17は長さ35nm程度、厚さ100nm程度のゲート電極WSi/polySi、18は25nm程度のサイドウォールSiO2、19は400nm程度の燐珪酸ガラスPSG膜、20は20nm程度のシリコン窒化膜Si3N4、21は10nm程度のバリアメタルTiN、22は導電プラグW、23は500nm程度の層間絶縁膜SiOC、24は10nm程度のバリアメタルTaN、25は500nm程度のCu配線Cuシード層含む、26は20nm程度のバリア絶縁膜Si3N4を示している。同図においては、p型のシリコン基板1の左半分には、p型のシリコン基板1上にシリコン窒化膜Si3N42が設けられ、シリコン窒化膜Si3N42上には、一部に空孔5を有するシリコン酸化膜SiO23が設けられ、シリコン酸化膜SiO23上には、空孔5直上のp型の歪みSi層7を挟み、左右にp型のSiGe層6を有する構造からなる半導体層横水平方向のエピタキシャル成長で形成した第1の半導体層が島状に絶縁分離されて設けられている。p型の歪みSi層7の直上にはゲート酸化膜HfO216を介してゲート電極WSi/polySi17が設けられ、ゲート電極17の側壁にはサイドウォール18が設けられ、p型のSiGe層6には、概略n型ソースドレイン領域11、12及びn型ソースドレイン領域10、13が設けられ、p型の歪みSi層7には、概略チャネル領域が設けられており実際にはn型ソースドレイン領域11、12が若干横方向拡散されているが、少なくとも空孔5の直上部のp型の歪みSi層7は下層のシリコン酸化膜の影響のない単結晶シリコン層になっている。、n型ソースドレイン領域10、13には、それぞれバリアメタルTiN21を有する導電プラグW22を介してバリアメタルTaN24を有するCu配線25が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。一方、p型のシリコン基板1の右半分には、p型のシリコン基板1上にシリコン窒化膜Si3N42が設けられ、シリコン窒化膜Si3N42上には、シリコン酸化膜SiO23が設けられ、シリコン酸化膜SiO23上には、貼り合わせられ、島状に絶縁分離されたn型のGe層8第2の半導体層が設けられている。n型のGe層8の一部上にはゲート酸化膜HfO216を介してゲート電極WSi/polySi17が設けられ、ゲート電極17の側壁にはサイドウォール18が設けられ、n型のGe層8にはサイドウォール18に自己整合してp型ソースドレイン領域14、15が設けられ、p型ソースドレイン領域14、15には、それぞれバリアメタルTiN21を有する導電プラグW22を介してバリアメタルTaN24を有するCu配線25が接続されているPチャネルのMIS電界効果トランジスタが形成されている。ゲート電極17にもCu配線25が接続されているが、図1では省略されている。したがって、単結晶Ge基板を貼り合わせたSi基板を使用して、容易なプロセス製造方法は別途詳述するにより、Si基板上に絶縁膜を介して、2つの異なる半導体層単結晶Ge層及び単結晶歪みSi層を挟んだSiGe層を形成でき、この2つの半導体層にそれぞれPチャネルMIS電界効果トランジスタあるいはNチャネルMIS電界効果トランジスタを形成することが可能で、完全空乏型のSOI構造のMIS電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、貼り合わせGe層第2の半導体層及び歪みSi層を挟んだSiGe層第1の半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。またPチャネルのMIS電界効果トランジスタにおいては、貼り合わせた単結晶のGe層にチャネル領域を形成でき、NチャネルのMIS電界効果トランジスタにおいては、下地の絶縁膜のない空孔直上の結晶性が良好な単結晶歪みSi層にのみチャネル領域を形成できるため、安定した特性を持つBOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOS型の半導体集積回路を形成することが可能である。また正孔の移動度を大幅に向上できるGe層Si層に形成する場合の5倍程度にPチャネルのMIS電界効果トランジスタを形成でき、電子の移動度を高められる歪みSi層を挟んだSiGe層にNチャネルのMIS電界効果トランジスタを形成できるため、他方のMIS電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なCMOSを得ることが可能である。またNチャネルのMIS電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のSOI構造に比較し、大幅に低減することが可能である。またNチャネルのMIS電界効果トランジスタを形成した歪みSi層直下に放熱用の空孔を設けることにより、NチャネルのMIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つCMOS型の半導体集積回路を得ることができる。次いで本発明に係る半導体装置における第1の実施例の製造方法について図2~図12及び図1を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。図2化学気相成長により、n型のGe基板8上に200nm程度のシリコン酸化膜SiO23を成長する。次いで化学気相成長により、シリコン窒化膜Si3N42を50nm程度成長する。次いで上下を反対にして、900°C以下で熱処理し、p型のSi基板1上にシリコン酸化膜SiO23及びシリコン窒化膜Si3N42を成長させたn型のGe基板8を貼り合わせる。次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、n型のGe基板8を50nm程度に薄膜化する。図3次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、n型のGe基板8を選択的に異方性ドライエッチングし、n型のGe層8を形成する。次いでレジスト図示せずを除去する。次いで化学気相成長により、シリコン窒化膜Si3N44を50nm程度成長する。次いで化学的機械研磨し、n型のGe層8上のシリコン窒化膜Si3N44を除去し、平坦化する。こうしてn型のGe層8第2の半導体層は島状に絶縁分離される。図4次いで化学気相成長により、5nm程度のシリコン酸化膜SiO227を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO227、シリコン窒化膜Si3N44、シリコン酸化膜SiO23及びシリコン窒化膜Si3N42を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図5次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSiGe層28を成長する。次いで化学的機械研磨し、シリコン酸化膜SiO227の平坦面より突出したp型の縦垂直方向エピタキシャルSiGe層28を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜29を成長する。図6次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO227及びシリコン窒化膜Si3N44を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したp型の縦垂直方向エピタキシャルSiGe層28の側面にp型の横水平方向エピタキシャルSiGe層6Ge濃度30程度を成長し、開孔部を埋め込む。ここで残されたシリコン窒化膜Si3N44は素子分離領域となる。次いでp型の横水平方向エピタキシャルSiGe層6の表面を800°C程度で酸化し、5nm程度のシリコン酸化膜SiO230を成長する。図7次いでシリコン酸化膜SiO227及びシリコン酸化膜SiO230をマスク層として、タングステン膜29及びp型の縦垂直方向エピタキシャルSiGe層28を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン酸化膜SiO29を成長する。次いでシリコン窒化膜Si3N44、p型の横水平方向エピタキシャルSiGe層6及びn型のGe層8の平坦面上のシリコン酸化膜SiO29、シリコン酸化膜SiO227及びシリコン酸化膜SiO230を化学的機械研磨CMPし、シリコン酸化膜SiO29を開孔部に平坦に埋め込む。開孔部幅は100nm程度なのでシリコン酸化膜SiO29は十分に埋め込める。この領域も素子分離領域の一部となる。図8次いで化学気相成長により、100nm程度のシリコン酸化膜SiO231を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO231、p型の横水平方向エピタキシャルSiGe層6及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。次いでレジスト図示せずを除去する。図9次いで露出したp型の横水平方向エピタキシャルSiGe層6の側面間にp型の横水平方向エピタキシャルSi層を成長し、下部に空孔5を有するp型の横水平方向エピタキシャル歪みSi層7を形成する。この際、空孔5直上は下地の影響が全くない単結晶シリコン層となる。この歪みSi層7を左右から挟んだSiGe層6からなる構造の半導体層が第1の半導体層となる。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO231を異方性ドライエッチングし、n型のGe層8の一部に開孔部を形成する。次いでレジスト図示せずを除去する。図10次いで化学気相成長により、5nm程度のゲート酸化膜HfO216を成長する。次いで化学気相成長により、50nm程度の多結晶シリコン膜polySiを成長する。次いでスパッタにより、50nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨し、シリコン酸化膜SiO231上のタングステンシリサイド膜WSi、多結晶シリコン膜polySi及びゲート酸化膜HfO2を除去し、p型の横水平方向エピタキシャル歪みSi層7及びn型のGe層8の開孔部に平坦に埋め込む。図11次いでシリコン酸化膜SiO231をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、p型の横水平方向エピタキシャル歪みSi層7に閾値電圧制御用の硼素のイオン注入をおこなう。連続してレジスト図示せず及びゲート電極WSi/polySi17をマスク層として、n型ソースドレイン領域11、12形成用の燐のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、ゲート電極WSi/polySi17の側壁にのみサイドウォールSiO218を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず、サイドウォールSiO218及びゲート電極WSi/polySi17をマスク層として、n型ソースドレイン領域10、13形成用の砒素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、n型のGe層8に閾値電圧制御用の硼素のイオン注入をおこなう。連続してレジスト図示せず、サイドウォールSiO218及びゲート電極WSi/polySi17をマスク層として、p型ソースドレイン領域14、15形成用の硼素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、n型ソースドレイン領域11、12、n型ソースドレイン領域10、13及びp型ソースドレイン領域14、15を形成する。図12次いで化学気相成長により、400nm程度のPSG膜19を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N420を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N420及びPSG膜19を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN21を成長する。次いで化学気相成長により、タングステンW22を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN21を有する導電プラグW22を形成する。図1次いで化学気相成長により、500nm程度の層間絶縁膜SiOC23を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC23を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N420がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN24を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN24を有するCu配線25を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N426を成長し、本願発明のBOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOS型の半導体集積回路を完成する。図13は本発明の半導体装置における第2の実施例の模式側断面図で、シリコンSi基板を使用し、BOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~16、18~26は図1と同じ物を、32はポリサイドゲート電極CoSi2/polySi、33はサリサイド層CoSi2を示している。同図においては、ポリサイドゲート電極CoSi2/polySi及びメタルソースドレインとなるサリサイド層CoSi2が形成されていること以外は図1とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。図14は本発明の半導体装置における第4の実施例で、シリコンSi基板を使用し、BOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~16、18~26は図1と同じ物を、34は燐珪酸ガラスPSG膜、35はゲート電極Alを示している。同図においては、燐珪酸ガラスPSG膜が2層に形成されていること及びゲート電極が低抵抗のAlにより形成されていることいわゆるダマシンプロセスにより形成以外は図1とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のAlによりゲート電極の抵抗を低減できるため、より高速化が可能である。図15は本発明の半導体装置における第4の実施例の模式側断面図で、シリコンSi基板を使用し、BOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~5、8~26は図1と同じ物を、36はp型の横水平方向エピタキシャルSi層、37はp型の横水平方向エピタキシャルSi層を示している。同図においては、NチャネルMIS電界効果トランジスタにおいて、半導体層がエピタキシャルSi層のみで形成されていること以外は図1とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや簡単になるが、歪みSi層を使用しないため、高速性がやや劣ることになる。図16は本発明の半導体装置における第5の実施例の模式側断面図で、シリコンSi基板を使用し、BOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~6、8~26は図1と同じ物を、38はp型の横水平方向エピタキシャルSiGe層、39はp型の縦垂直方向エピタキシャル歪みSi層を示している。同図においては、NチャネルMIS電界効果トランジスタにおいて、SiGe層上に歪みSi層を積層させた半導体層が形成されていること及びその関連上ゲート電極の厚みが薄く形成されていること以外は図1とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。本実施例においては製造方法がやや複雑になるが、第1の実施例と同様の効果を得ることができる。図17~図29は本発明の半導体装置における第6の実施例で、図17は模式側断面図、図18~図29は製造方法の工程断面図である。図17は本発明の半導体装置における第6の実施例の模式側断面図で、シリコンSi基板を使用し、BOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~5、8~16、18~26は図1と同じ物を、34、35は図14と同じ物を、40はシリコン酸化膜SiO2、41はシリコン窒化膜Si3N4、42はp型の横水平方向エピタキシャル歪みSi層、43はp型の横水平方向エピタキシャルSi層、44はp型化された貼り合わせGe層を示している。同図においては、NチャネルMIS電界効果トランジスタにおいて、ゲート電極直下部の歪みSi層直下部に、空孔の替りにp型化された貼り合わせGe層が設けられ、歪みSi層に歪みを与えていること、Ge層の両側に空孔が形成されていること、歪みSi層の両側にはSiGe層の替りにSi層が設けられていること、素子分離領域の一部がシリコン窒化膜Si3N4の替りにシリコン酸化膜SiO2とシリコン窒化膜Si3N4の2層から形成されていること、NチャネルMIS電界効果トランジスタの構造に関連してPチャネルMIS電界効果トランジスタのゲート電極の厚みが厚く形成されていること、燐珪酸ガラスPSG膜が2層に形成されていること及びゲート電極が低抵抗のAlにより形成されていることいわゆるダマシンプロセスにより形成以外は図1とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のAlによりゲート電極の抵抗を低減できること、下層のGe層から歪みSi層の格子定数をより広げることが可能で、さらに電子の移動度を増加させることができること等により、さらなる高速化が可能である。次いで本発明に係る半導体装置における第6の実施例の製造方法について図18~図29及び図17を参照して説明する。第1の実施例に示される図2の工程をおこなった後、次の図18の工程をおこなう。図18次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、n型のGe基板8を選択的に異方性ドライエッチングし、n型のGe層8を形成する。次いでレジスト図示せずを除去する。次いで化学気相成長により、シリコン窒化膜Si3N44を50nm程度成長する。次いで化学的機械研磨し、n型のGe層8上のシリコン窒化膜Si3N44を除去し、平坦化する。こうしてGe層8第2の半導体層は島状に絶縁分離される。この際、NチャネルMIS電界効果トランジスタを形成する箇所にもn型のGe層8は形成される。図19次いで化学気相成長により、5nm程度のシリコン酸化膜SiO240を成長する。次いで化学気相成長により、45nm程度のシリコン窒化膜Si3N441を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、PチャネルMIS電界効果トランジスタを形成する箇所のn型のGe層8に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、NチャネルMIS電界効果トランジスタを形成する箇所のn型のGe層8をp型化するための硼素のイオン注入をおこなう。熱処理後p型化されたGe層44となる。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N441、シリコン酸化膜SiO240、シリコン窒化膜Si3N44、シリコン酸化膜SiO23及びシリコン窒化膜Si3N42を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図20次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSi層45を成長する。次いで化学的機械研磨し、シリコン窒化膜Si3N441の平坦面より突出したp型の縦垂直方向エピタキシャルSi層45を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜29を成長する。図21次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N441及びシリコン酸化膜SiO240を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したp型の縦垂直方向エピタキシャルSi層45の側面にp型の横水平方向エピタキシャル歪みSi層42を成長し、開孔部を埋め込む。次いでp型の横水平方向エピタキシャル歪みSi層42の表面を800°C程度で酸化し、5nm程度のシリコン酸化膜SiO230を成長する。図22次いでシリコン窒化膜Si3N441及びシリコン酸化膜SiO230をマスク層として、タングステン膜29及びp型の縦垂直方向エピタキシャルSi層45を順次異方性ドライエッチングし、開孔部を形成する。この際、p型のシリコン基板1も若干エッチングされるが、特に問題はない。次いで化学気相成長により、60nm程度のシリコン酸化膜SiO29を成長する。次いでシリコン窒化膜Si3N441及びp型の横水平方向エピタキシャル歪みSi層42の平坦面上のシリコン酸化膜SiO29及びシリコン酸化膜SiO230を化学的機械研磨CMPし、シリコン酸化膜SiO29を開孔部に平坦に埋め込む。開孔部幅は100nm程度なのでシリコン酸化膜SiO29は十分に埋め込める。この領域も素子分離領域の一部となる。図23次いで化学気相成長により、5nm程度のシリコン酸化膜SiO246を成長する。次いで化学気相成長により、100nm程度のシリコン窒化膜Si3N447を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N447、シリコン酸化膜SiO246、p型の横水平方向エピタキシャル歪みSi層42及びp型化されたGe層44を順次異方性ドライエッチングし、階段状の開孔部を形成する。図24次いで露光描画装置による通常のリソグラフィー技術を利用し、左半分を覆うレジストNチャネルMIS電界効果トランジスタを形成する箇所、図示せず及び前工程のレジスト図示せずをマスク層として、シリコン窒化膜Si3N441及びシリコン酸化膜SiO240を順次異方性ドライエッチングする。PチャネルMIS電界効果トランジスタを形成する箇所次いで両方のレジスト図示せずを除去する。図25次いで露出したp型の横水平方向エピタキシャル歪みSi層42の両側面にp型の横水平方向エピタキシャルSi層43を成長する。この際、p型の横水平方向エピタキシャルSi層43の一部の下部、即ちp型化されたGe層44の両側に空孔5が形成される。ここでNチャネルMIS電界効果トランジスタを形成する箇所に残されたシリコン窒化膜Si3N447及びシリコン酸化膜SiO246、PチャネルMIS電界効果トランジスタを形成する箇所に残されたシリコン窒化膜Si3N447、シリコン酸化膜SiO246、シリコン窒化膜Si3N441及びシリコン酸化膜SiO240はそれぞれダミーゲート電極及びダミーゲート酸化膜となる。図26次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、p型の横水平方向エピタキシャル歪みSi層42に閾値電圧制御用の硼素のイオン注入をおこなう。連続してレジスト図示せず及びダミーゲート電極47をマスク層として、n型ソースドレイン領域11、12形成用の燐のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、ダミーゲート電極及びダミーゲート酸化膜40、41、46、47の側壁にのみサイドウォールSiO218を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず、サイドウォールSiO218及びダミーゲート電極47をマスク層として、n型ソースドレイン領域10、13形成用の砒素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず、サイドウォールSiO218及びダミーゲート電極41、46、47をマスク層として、p型ソースドレイン領域14、15形成用の硼素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域11、12、n型ソースドレイン領域10、13及びp型ソースドレイン領域14、15を形成する。図27次いで化学気相成長により、150nm程度のPSG膜34を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで残されたシリコン窒化膜Si3N447、シリコン酸化膜SiO246、シリコン窒化膜Si3N441及びシリコン酸化膜SiO240を順次異方性ドライエッチングし、p型の横水平方向エピタキシャル歪みSi層42及びn型のGe層8上に開孔部を形成する。図28次いで化学気相成長により、5nm程度のゲート酸化膜HfO216を成長する。次いでスパッタにより、150nm程度のアルミニウムAl35を成長する。次いで化学的機械研磨し、PSG膜34上のアルミニウムAl35及びゲート酸化膜HfO2を除去し、p型の横水平方向エピタキシャル歪みSi層42及びn型のGe層8の開孔部に平坦に埋め込む。図29次いで化学気相成長により、300nm程度のPSG膜19を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N420を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N420、PSG膜19及びPSG膜34を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN21を成長する。次いで化学気相成長により、タングステンW22を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN21を有する導電プラグW22を形成する。図17次いで化学気相成長により、500nm程度の層間絶縁膜SiOC23を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC23を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N420がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN24を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN24を有するCu配線25を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N426を成長し、本願発明のBOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOS型の半導体集積回路を完成する。図30は本発明の半導体装置における第7の実施例の模式側断面図で、シリコンSi基板を使用し、BOSDOLESOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~4、8~16、18~26は図1と同じ物を、34、35は図14と同じ物を、40~42は図17と同じ物を、48はp型の横水平方向エピタキシャルSiGe層を示している。同図においては、p型の横水平方向エピタキシャルSi層43の替りにp型の横水平方向エピタキシャルSiGe層48が形成されていること及び両側に空孔をもたないGe層44が形成されていること以外は図17とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のAlによりゲート電極の抵抗を低減できること、下層のGe層及び両側のSiGe層から歪みSi層の格子定数をさらに広げることが可能で、さらなる電子の移動度を増加させることができること等により、さらなる高速化が可能である。また上記実施例においては、シリコン基板にゲルマニウムGe基板を貼り合わせる場合を説明しているが、ゲルマニウムGe基板に限らず、正孔の移動度が高い半導体であればどのような半導体基板を貼り合わせてもよく、また化合物半導体基板を貼り合わせても本願発明は成立する。また半導体層を成長させる場合は、通常の化学気相成長によるばかりでなく、ECRプラズマCVD法によっても、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。