"電源電圧線またはグランド線にサージ電圧が加えられたときに、前記サージ電圧を放電する保護回路と、内部回路と電源電圧線およびグランド線とを接続または分離するためのスイッチと、前記スイッチを制御する制御回路とを備え、前記保護回路、前記スイッチ、および前記制御回路は、厚膜トランジスタで構成され、前記内部回路は、薄膜トランジスタで構成され、前記制御回路は、前記電源電圧線または前記グランド線にサージ電圧が加えられたときに、前記スイッチをオフにする、半導体集積回路。前記制御回路は、前記電源電圧線または前記グランド線にサージ電圧が加えられたときに、前記保護回路が前記放電動作をする前に前記スイッチをオフにする、請求項1記載の半導体集積回路。前記制御回路は、前記電源電圧線または前記グランド線にサージ電圧が加えられたときに、前記保護回路が前記放電動作を完了した後に前記スイッチをオンにする、請求項2記載の半導体集積回路。前記スイッチは、前記電源電圧線に接続され、前記電源電圧線に加えられたサージ電圧から前記内部回路を保護するための第1導電型の第1のMOSトランジスタと、前記グランド線に接続され、前記グランド線に加えられたサージ電圧から前記内部回路を保護するための第2導電型の第2のMOSトランジスタとを含む、請求項1記載の半導体集積回路。前記保護回路は、前記電源電圧線と前記グランド線との間に接続され、抵抗素子および容量素子が直列接続された時定数回路と、前記電源電圧線と前記グランド線との間に設けられ、第2導電型の第3のMOSトランジスタと、前記第3のMOSトランジスタのゲート電圧を制御する第1のインバータとを含み、前記第1のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記時定数回路の前記抵抗素子と前記容量素子の接続ノードと接続し、前記制御回路は、前記第1のMOSトランジスタのゲート電圧を制御する第2のインバータと、前記第2のMOSトランジスタのゲート電圧を制御する第3のインバータとを含み、前記第2のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記接続ノードと接続し、前記第3のインバータは、前記電源電圧線と前記グランド線の間に接続され、前記第2のインバータの出力と接続する、請求項4記載の半導体集積回路。前記第2のインバータの閾値は、前記第1のインバータの閾値よりも小さい、請求項5記載の半導体集積回路。前記保護回路は、前記電源電圧線と前記グランド線との間に接続され、抵抗素子および容量素子が直列接続された時定数回路と、前記電源電圧線と前記グランド線との間に設けられ、第2導電型の第3のMOSトランジスタと、前記第3のMOSトランジスタのゲート電圧を制御する第1のインバータとを含み、前記第1のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記時定数回路の前記抵抗素子と前記容量素子の接続ノードと接続し、前記制御回路は、前記第1のMOSトランジスタのゲート電圧を制御するシュミットトリガ回路と、前記第2のMOSトランジスタのゲート電圧を制御する第2のインバータとを含み、前記シュミットトリガ回路は、前記電源電圧線と前記グランド線の間に接続され、入力が前記接続ノードと接続し、前記第2のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記シュミットトリガ回路の出力と接続する、請求項4記載の半導体集積回路。前記保護回路は、前記電源電圧線と前記グランド線との間に接続され、抵抗素子および容量素子が直列接続された時定数回路と、前記制御回路は、前記第1のMOSトランジスタのゲート電圧を制御する第1のインバータと、前記第2のMOSトランジスタのゲート電圧を制御する第2のインバータとを含み、前記第1のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記時定数回路の前記抵抗素子と前記容量素子の接続ノードと接続し、前記第2のインバータは、厚膜トランジスタ領域で用いられる相対的に高電圧が供給される電源端子と前記グランド線の間に接続され、前記第1のインバータの出力と接続される、請求項4記載の半導体集積回路。前記制御回路は、さらに、前記第1のMOSトランジスタのウエル電圧を制御するウエル電位制御回路を含み、前記ウエル電位制御回路は、前記第1のMOSトランジスタをオフにするときには、前記第1のMOSトランジスタのウエルと前記電源電圧線とを接続させ、前記第1のMOSトランジスタをオンにするときには、前記第1のMOSトランジスタのウエルと前記電源端子とを接続させる、請求項8記載の半導体集積回路。前記スイッチは、前記電源電圧線に接続され、前記電源電圧線に加えられたサージ電圧から前記内部回路を保護するための、第1導電型の第1のMOSトランジスタおよび第2導電型の第2のMOSトランジスタで構成されるトランスファゲートと、前記グランド線に接続され、前記グランド線に加えられたサージ電圧から前記内部回路を保護するための第2導電型の第3のMOSトランジスタとを含む、請求項1記載の半導体集積回路。前記保護回路は、前記電源電圧線と前記グランド線との間に接続され、抵抗素子および容量素子が直列接続された時定数回路と、前記制御回路は、前記第1のMOSトランジスタのゲート電圧を制御する第1のインバータと、前記第2のMOSトランジスタのゲートおよび前記第3のMOSトランジスタのゲート電圧を制御する第2のインバータとを含み、前記第1のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記時定数回路の前記抵抗素子と前記容量素子の接続ノードと接続し、前記第2のインバータは、厚膜トランジスタ領域で用いられる相対的に高電圧が供給される電源端子と前記グランド線の間に接続され、入力が前記第1のインバータの出力と接続される、請求項10記載の半導体集積回路。しかしながら、特許文献1では、電源電圧線のみが外部サージから保護され、電源電圧線とグランド線の両方を保護することができない。それゆえに、本発明の目的は、電源電圧線とグランド線の両方を外部サージから保護することができる半導体集積回路を提供することである。本発明の一実施形態の半導体集積回路は、電源電圧線またはグランド線にサージ電圧が加えられたときに、サージ電圧を放電する保護回路と、内部回路と電源電圧線およびグランド線とを接続または分離するためのスイッチと、スイッチを制御する制御回路とを備え、保護回路、スイッチ、および制御回路は、厚膜トランジスタで構成され、内部回路は、薄膜トランジスタで構成される。制御回路は、電源電圧線またはグランド線にサージ電圧が加えられときに、スイッチをオフにする。本発明の一実施形態によれば、電源電圧線とグランド線の両方を外部サージから保護することができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]全体構成図1は、半導体チップの全体の構成を表わす図である。半導体チップは、コア領域61とIO領域62で構成される。IO領域62には、電源セル67および電源セル68が配置される。電源セル67は、外部から電圧VDDたとえば、1.0VおよびVSS0Vを受けて、電源電圧線63およびグランド線64を通じて薄膜トランジスタで構成されるコア領域内部領域61内の内部回路に供給する。電源セル68は、外部から与えられる電圧VCCたとえば、3.0VおよびVSSQ0Vを受けて、電源電圧線66およびグランド線65を通じて厚膜トランジスタで構成されるIO領域62内の回路に供給する。図2は、電源セル67の構成を説明するための図である。電源セル67は、GCNMOSGateCoupledNMOS回路70と、制御回路71と、スイッチ72とを含む。GCNMOS回路70は、電源電圧線63またはグランド線64にサージ電圧が加えられたときに、サージ電圧を放電する。スイッチ72は、電源電圧線63およびグランド線64とコア領域61内の内部回路とを接続または分離する。制御回路71は、スイッチ72の導通を制御する。制御回路71は、サージ電圧が電源電圧線63またはグランド線64に加えられたときに、スイッチ72をオフにして、コア領域61の内部回路を保護するために、電源電圧線63およびグランド線64とコア領域61の内部回路とを分離する。スイッチ72は、サージ電圧が電源電圧線63またはグランド線64に加えられていないときに、スイッチ72をオンにしてコア領域61の内部回路に電圧を供給するために、電源電圧線63およびグランド線64とコア領域61の内部回路とを接続する。構成図3は、図2に示すGCNMOS回路、制御回路、およびスイッチの詳細な構成を表わす図である。図3を参照して、GCNMOS回路1は、時定数回路11、サージ放電用NMOSトランジスタN6、サージ放電用NMOSトランジスタN6のゲート制御用インバータ12、サージ放電用NMOSトランジスタN6のウエル制御用インバータ13、および保護ダイオードD1で構成される。時定数回路11は、電源電圧線63とグランド線64の間に設けられ、直列接続された抵抗素子R1と容量素子C1で構成される。なお、抵抗素子はMOS抵抗、容量素子はMOS容量でよい。ゲート制御用インバータ12は、PMOSトランジスタP1とNNOSトランジスタN1で構成される。ゲート制御用インバータ12の入力であるPMOSトランジスタP1のゲートおよびNMOSトランジスタN1のゲートは、時定数回路11の抵抗素子R1と容量素子C1との接続ノードND1に接続される。PMOSトランジスタP1のソースおよびウエルが、電源電圧線63に接続される。NMOSトランジスタN1のソースおよびウエルがグランド線64に接続される。ゲート制御用インバータ12の出力であるPMOSトランジスタP1のドレインおよびNMOSトランジスタN1のドレインは、NMOSトランジスタN6のゲートに接続される。ウエル制御用インバータ13は、PMOSトランジスタP2とNNOSトランジスタN2で構成される。ウエル制御用インバータ13の入力であるPMOSトランジスタP1のゲートおよびNMOSトランジスタN1のゲートは、時定数回路11のノードND1に接続される。PMOSトランジスタP2のソースおよびウエルが、電源電圧線63に接続される。NMOSトランジスタN2のソースおよびウエルがグランド線64に接続される。ウエル制御用インバータ13の出力であるPMOSトランジスタP2のドレインおよびNMOSトランジスタN2のドレインは、NMOSトランジスタN6のウエルに接続される。NMOSトランジスタN6は、ドレインが電源電圧線63に接続され、ソースがグランド線64に接続され、ゲートがゲート制御用インバータ12の出力に接続され、ウエルがウエル制御用インバータ13の出力に接続される。保護ダイオードD1は、電源電圧線63とグランド線64の間に接続される。制御回路71は、ゲート制御用インバータ4およびゲート制御用インバータ5で構成される。ゲート制御用インバータ4は、PMOSトランジスタP3とNNOSトランジスタN3で構成される。ゲート制御用インバータ4の入力であるPMOSトランジスタP3のゲートおよびNMOSトランジスタN3のゲートは、時定数回路11のノードND1に接続される。PMOSトランジスタP3のソースおよびウエルが、電源電圧線63に接続される。NMOSトランジスタN3のソースおよびウエルがグランド線64に接続される。ゲート制御用インバータ4の出力であるPMOSトランジスタP3のドレインおよびNMOSトランジスタN3のドレインは、PMOSトランジスタP5のゲートと、ゲート制御用インバータ5の入力であるPMOSトランジスタP4のゲートおよびNMOSトランジスタN4のゲートに接続される。ゲート制御用インバータ5は、PMOSトランジスタP4とNNOSトランジスタN4で構成される。ゲート制御用インバータ5の入力であるPMOSトランジスタP4およびNMOSトランジスタN4のゲートは、ゲート制御用インバータ4の出力であるPMOSトランジスタP3のドレインおよびNMOSトランジスタN3のドレインに接続される。PMOSトランジスタP4のソースおよびウエルが、電源電圧線63に接続される。NMOSトランジスタN4のソースおよびウエルがグランド線64に接続される。ゲート制御用インバータ5の出力であるPMOSトランジスタP4のドレインおよびNMOSトランジスタN4のドレインは、NMOSトランジスタN5のゲートに接続される。スイッチ72は、電源側サージ保護用PMOSトランジスタP5およびGND側サージ保護用NMOSトランジスタN5で構成される。サージ保護用PMOSトランジスタP5のドレイン、ソースおよびウエルは、電源電圧線63に接続され、ゲートがインバータ4の出力に接続される。サージ保護用NMOSトランジスタN5のドレイン、ソースおよびウエルは、グランド線64に接続され、ゲートがインバータ5の出力に接続される。GCNMOS回路1、制御回路71、およびスイッチ72を構成するトランジスタは、厚膜トランジスタで構成される。電源端子Aは、外部から入力される電源電圧VDDを電源電圧線63に供給する。GND端子Bは、外部から入力される接地電圧VSSをグランド線64に供給する。電源電圧線63とグランド線64は、スイッチ72を介して薄膜トランジスタで構成されるコア領域61の内部回路21に電源電圧VDDおよび接地電圧VSSを供給する。ゲート制御用インバータ4の閾値は、ゲート制御用インバータ12およびウエル制御用インバータ13の閾値よりも小さく設定される。これによって、電源電圧線63にサージ電圧が加えられたときに、NチャネルMOSトランジスタN6がオンとなる前に、PチャネルMOSトランジスタP5をオフにし、NチャネルMOSトランジスタN5をオフにすることができるので、NチャネルMOSトランジスタN6を通じてサージ電圧が電源電圧線63からグランド線64に放電する前に、電源電圧線63およびグランド線64と内部回路21とを分離することができる。また、サージ電圧が放電された後、NチャネルMOSトランジスタN6がオフとなった後で、PチャネルMOSトランジスタP5をオンにし、NチャネルMOSトランジスタN5をオンにすることができるので、NチャネルMOSトランジスタN6を通じてサージ電圧が電源電圧線63からグランド線64に放電された後に、電源電圧線63およびグランド線64と内部回路21とを接続することができる。電源端子Aに正電圧のサージが印加された場合の動作電源端子Aに正のサージ電圧が印加された場合、図4aに示すように、電源電圧線63の電圧は増加する。サージ電圧によって時定数回路11のノードND1の電圧は、電源電圧線63に対してC×R分だけ遅れて増加する。ここで、Cは、容量C1の容量値であり、Rは、抵抗R1の抵抗値である。その結果、電源電圧線63の電圧図4bの1に示すとノードND1の電圧図4bの2に示すとの間の電圧差ΔVが大きくなる。電圧差ΔVが大きくなると、インバータ12を構成するPMOSトランジスタP1がオンになる。PMOSトランジスタP1がオンになると、インバータ12の出力電圧、すなわち、NMOSトランジスタN6のゲート電圧は、図4cに示すように、増加する。同様に、電圧差ΔVが大きくなると、インバータ13を構成するPMOSトランジスタP2がオンになる。PMOSトランジスタP2がオンになると、インバータ13の出力電圧、すなわち、NMOSトランジスタN6のウエル電圧は、増加する。以上の結果、図4dに示すように、電源電圧線63からグランド線64へNMOSトランジスタN6を通じて電流が流れる。これによって、電源電圧線63に印加されたサージ電圧が放電される。同様に、電圧差ΔVが大きくなると、インバータ4を構成するPMOSトランジスタP3がオン、NMOSトランジスタN3がオフになり、インバータ5を構成するNMOSトランジスタN4がオン、PMOSトランジスタP4がオフになる。その結果、電源側サージ保護用PMOSトランジスタP5がオフ、GND側サージ保護用NMOSトランジスタN5がオフとなり、サージ電圧が薄膜トランジスタ領域6に流入するのが防止される。サージ電圧の放電が完了すると、電圧差ΔVが減少し、PMOSトランジスタP1およびPMOSトランジスタP2はオフになる。その結果、インバータ12の出力電圧およびインバータ13の出力電圧、すなわち、NMOSトランジスタN6のゲート電圧およびウエル電圧は、減少し、NMOSトランジスタN6がオフとなる。また、電圧差ΔVが減少すると、PMOSトランジスタP3がオフ、NMOSトランジスタN3がオンとなり、NMOSトランジスタN4がオフ、PMOSトランジスタP4がオンとなる。その結果、電源側サージ保護用PMOSトランジスタP5がオン、GND側サージ保護用NMOSトランジスタN5がオンとなり、薄膜トランジスタ領域6へ電源電圧VDDとグランド電圧VSSが供給される。電源端子Aに負のサージ電圧が印加された場合の動作電源端子Aに負のサージ電圧が印加された場合は、GCNMOS回路1内の保護ダイオードD1を介してグランド線64へ放電する。GND端子Bに正電圧のサージが印加された場合の動作GND端子Bに正のサージ電圧が印加された場合は、電源端子Aに負のサージ電圧が印加された場合と同様に、保護ダイオードD1を介して電源電圧線63へ放電する。GND端子Bに負電圧のサージが印加された場合の動作GND端子Bに負のサージ電圧が印加された場合は、電源端子Aに正のサージ電圧が印加された場合と同様の動作によって、薄膜トランジスタ領域6へのサージ流入を防ぐ。効果以上のように、本実施の形態によれば、従来薄膜トランジスタで構成されていたGCNMOS回路を厚膜トランジスタに変更したことによって、サージ電圧が高い電圧の場合でも、GCMOS回路内のトランジスタが破壊されないようにすることができる。さらに、厚膜トランジスタで構成したGCNMOS回路をそのまま薄膜トランジスタ領域に接続したのでは、耐圧の低い薄膜トランジスタ領域6がサージ電圧によって破壊されるため、本実施の形態では、厚膜トランジスタのサージ保護用MOSトランジスタ2および3をGCNMOS回路1と薄膜トランジスタで構成されるコア領域61の間に配置することとした。また、サージ保護用MOSトランジスタ2および3の動作をGCNMOS回路1と連動させることにより、GCNMOS回路1がサージを放電している間は、サージ保護用MOSトランジスタ2および3がオフとなり、薄膜トランジスタ領域にサージ流入を確実に防ぐことができる。また、サージ保護用MOSトランジスタ2および3のゲート電圧制御用に独立してインバータ4および5を配置することにより、これらのインバータの閾値を調整することによって、サージ保護用MOSトランジスタ2および3をサージ放電用NMOSトランジスタN6よりも早くオフにさせ、かつ遅くオンさせることができる。また、本実施の形態では、電源端子AおよびGND端子Bのどちらの端子にサージが流入してもサージを防ぐことができる。[第2の実施形態]構成図5は、第2の実施形態のGCNMOS回路、制御回路、およびスイッチの詳細な構成を表わす図である。図5の構成が図3の構成と相違する点は、制御回路71を制御隘路171に変更した点である。具体的には、PMOSトランジスタP5のゲート制御用インバータ4をヒステリシス特性を持つシュミットトリガ回路54に変更した点である。シュミットトリガ回路54は、接続関係および入出力の論理は、インバータ4と同様である。インバータ4の閾値は、入力電圧の大きさが増加する時と減少する時とで同一であったが、シュミットトリガ回路54の閾値は、入力電圧の大きさが増加する時と減少する時とで異なる。図6は、シュミットトリガ回路のヒステリシス特性を説明するための図である。図6aは、電源電圧線63にサージ電圧が加わったときの電源電圧線63の電圧1に示すと、ノードND1の電圧2に示すの電圧差ΔVを表わす図である。図6bは、インバータ12の入出力特性を表わす図である。図6bに示すように、インバータ12では、出力電圧VoutがLレベルのときに、入力電圧Vin=ΔVが増加して閾値Vt1を越えたときに、出力電圧VoutがHレベルとなる。また、出力電圧VoutがHレベルのときに、入力電圧Vin=ΔVが減少して閾値Vt1を越えたときに、出力電圧VoutがLレベルとなる。図6cは、シュミットトリガ回路54の入出力特性を表わす図である。図6cに示すように、シュミットトリガ回路54では、出力電圧VoutがLレベルのときに、入力電圧Vin=ΔVが増加して閾値Vt2aを越えたときに、出力電圧VoutがHレベルとなる。また、出力電圧VoutがHレベルのときに、入力電圧Vin=ΔVが減少して閾値Vt2bを越えたときに、出力電圧VoutがLレベルとなる。図6dは、閾値Vt1、Vt2a、Vt2bと、NMOSトランジスタN6がオンする時間およびPMOSトランジスタP5がオフする時間を説明するための図である。図6dに示すように、ΔVは急峻に立ち上がるため、閾値Vt1とVt2aが多少相違していても、NMOSトランジスタN6がオンになるタイミングおよびPMOSトランジスタP5のオフになるタイミングはほぼ同じである。したがって、閾値Vt2aをVt1と同じ値にする。一方、閾値Vt2bは閾値Vt1よりも低く設定することによって、PMOSトランジスタP5がオンになるタイミングをNMOSトランジスタN6がオフになるタイミングよりも後にする。これによって、コア領域6の内部回路21へのサージ電圧の流入を確実に防止する。効果以上のように、本実施の形態では、電源側サージ保護用PMOSトランジスタP5のゲート制御用インバータ4をヒステリシス特性をもつシュミットトリガ回路54に変更することにより、PMOSトランジスタP5がオンになるタイミングをNMOSトランジスタN6がオフになるタイミングよりも後にすることによって、サージ電圧の流入を確実に防ぐことができる。また、第1の実施形態では、インバータ5の閾値をインバータ12の閾値よりも低くすることによって、サージ電圧の流入を防止することとしたが、雑音による誤動作が起こり、通常動作時に、コア領域の内部回路へ電源電圧および接地電圧を正常に供給することができなくなる可能性があるが、本実施の形態では、そのような誤動作を排除することができる。[第3の実施形態]構成図7は、第3の実施形態のGCNMOS回路、制御回路、およびスイッチの詳細な構成を表わす図である。図7の構成が図3の構成と相違する点は、以下である。図7では、制御回路71とスイッチ72をそれぞれ、制御回路271とスイッチ272に変更している。具体的には、電源側サージ保護用素子をトランスファゲート52に変更し、GND側サージ保護用NMOSトランジスタN5のゲート制御用インバータ55のソース側電源を厚膜トランジスタ領域で使用する高電圧VCCに変更する。以下、トランスファゲート52およびゲート制御用インバータ55について説明する。トランスファゲート52は、図3のPMOSトランジスタP5と、NMOSトランジスタN7で構成される。NMOSトランジスタN7のドレインおよびソースは、電源電圧線63に接続され、ウエルがグランド線64に接続され、ゲートがインバータ55の出力であるPMOSトランジスタP4のドレインおよびNMOSトランジスタN4のドレインに接続される。ゲート制御用インバータ55は、PMOSトランジスタP4とNNOSトランジスタN4で構成される。ゲート制御用インバータ55の入力であるPMOSトランジスタP4のゲートおよびNMOSトランジスタN4のゲートは、ゲート制御用インバータ4の出力であるPMOSトランジスタP3のドレインおよびNMOSトランジスタN3のドレインに接続される。PMOSトランジスタP4のソースおよびウエルが、電源端子Cに接続される。NMOSトランジスタN4のソースおよびウエルがグランド線64に接続される。ゲート制御用インバータ55の出力であるPMOSトランジスタP4のドレインおよびNMOSトランジスタN4のドレインは、NMOSトランジスタN5のゲートおよびNMOSトランジスタN7のゲートに接続される。ここで、電源端子Cには、厚膜トランジスタ領域で使用する高電圧すなわち、VCCが供給される。電源端子Aに正電圧のサージが印加された場合の動作電源端子Aに正のサージ電圧が印加された場合、電源電圧線63の電圧は増加する。サージ電圧によって時定数回路11のノードの電圧は、電源電圧線63に対してC×R分だけ遅れて増加する。その結果、電源電圧線63の電圧とノードND1の電圧との間の、電圧差ΔVが大きくなる。電圧差ΔVが大きくなると、インバータ12を構成するPMOSトランジスタP1がオンになる。PMOSトランジスタP1がオンになると、インバータ12の出力電圧、すなわち、NMOSトランジスタN6のゲート電圧は、増加する。同様に、電圧差ΔVが大きくなると、インバータ13を構成するPMOSトランジスタP2がオンになる。PMOSトランジスタP2がオンになると、インバータ13の出力電圧、すなわち、NMOSトランジスタN6のウエル電圧は、増加する。以上の結果、電源電圧線63からグランド線64へNMOSトランジスタN6を通じて電流が流れる。これによって、電源電圧線63に印加されたサージ電圧が放電される。同様に、電圧差ΔVが大きくなると、インバータ4を構成するPMOSトランジスタP3がオン、NMOSトランジスタN3がオフになり、インバータ5を構成するNMOSトランジスタN4がオン、PMOSトランジスタP4がオフになる。その結果、トランスファゲート52を構成するPMOSトランジスタP5およびNMOSトランジスタN7がオフ、GND側サージ保護用NMOSトランジスタN5がオフとなり、サージ電圧が薄膜トランジスタ領域6に流入するのを防ぐ。サージ電圧の放電が完了すると、電圧差ΔVは減少し、PMOSトランジスタP1およびPMOSトランジスタP2はオフになる。その結果、インバータ12の出力電圧およびインバータ13の出力電圧、すなわち、NMOSトランジスタN6のゲート電圧およびウエル電圧は、減少し、NMOSトランジスタN6がオフとなる。また、電圧差ΔVが減少すると、PMOSトランジスタP3がオフ、NMOSトランジスタN3がオンとなり、NMOSトランジスタN4がオフ、PMOSトランジスタP4がオンとなる。その結果、トランスファゲート52を構成するPMOSトランジスタP5およびNMOSトランジスタN7がオンとなり、GND側サージ保護用NMOSトランジスタN5がオンとなり、薄膜トランジスタ領域6へ電源電圧VDDとグランド電圧VSSが供給される。ここで、インバータ55の出力は、電源端子Cと接続されるので、インバータ55から高電圧VCCがNMOSトランジスタN5およびNMOSトランジスタN7に供給されるので、NMOSトランジスタN5およびNMOSトランジスタN7のオン抵抗を小さくすることができる。効果以上のように、本実施の形態によれば、薄膜トランジスタ領域に電源電圧とGND電圧を供給する際に、電源側サージ保護用トランスファゲート52のNMOSトランジスタN7とGND側サージ保護用NMOSトランジスタN5のゲート電位を厚膜トランジスタ領域で使用する高電位に設定することにより、トランジスタN5,N7のオン抵抗を下げることができる。その結果、電源電圧とGND電圧の供給を容易にする。[第4の実施形態]構成図8は、第4の実施形態のGCNMOS回路、制御回路、およびスイッチの詳細な構成を表わす図である。図8の構成が図3の構成と相違する点は、以下である。図8では、制御回路71とスイッチ72をそれぞれ、制御回路371とスイッチ372に変更している。具体的には、電源側サージ保護用PMOSトランジスタP5のウエルにウエル電位を制御するウエル電位制御回路7を接続し、GND側サージ保護用NMOSトランジスタN5のゲート制御用インバータ55のソース側電源を厚膜トランジスタ領域で使用する高電圧VCCに変更する。以下、ゲート制御用インバータ55およびウエル電位制御回路7について説明する。ゲート制御用インバータ55は、PMOSトランジスタP4とNNOSトランジスタN4で構成される。ゲート制御用インバータ55の入力であるPMOSトランジスタP4のゲートおよびNMOSトランジスタN4のゲートは、ゲート制御用インバータ4の出力であるPMOSトランジスタP3のドレインおよびNMOSトランジスタN3のドレインに接続される。PMOSトランジスタP4のソースおよびウエルが、電源端子Cに接続される。NMOSトランジスタN4のソースおよびウエルがグランド線64に接続される。ゲート制御用インバータ55の出力であるPMOSトランジスタP4のドレインおよびNMOSトランジスタN4のドレインは、NMOSトランジスタN5のゲートおよびNMOSトランジスタN7のゲートに接続される。ここで、電源端子Cには、厚膜トランジスタ領域で使用する高電圧すなわち、VCCが供給される。ウエル電位制御回路7は、PMOSトランジスタP6およびPMOSトランジスタP7で構成される。PMOSトランジスタP7は、PMOSトランジスタP5のウエルと、電源端子Cとの間に設けられる。PMOSトランジスタP7のゲートは、ゲート制御用インバータ4の出力に接続され、ウエルが電源端子Cに接続される。PMOSトランジスタP6は、PMOSトランジスタP5のウエルと、電源電圧線63との間に設けられる。PMOSトランジスタP6のゲートは、ゲート制御用インバータ55の出力に接続され、ウエルが電源端子Cに接続される。このような構成によって、ウエル電位制御回路7は、PMOSトランジスタP5がオンになるときすなわち、インバータ4の出力がLレベルで、インバータ55の出力がHレベルには、PMOSトランジスタP5のウエルと電源端子Cとを接続させる。また、ウエル電位制御回路7は、PMOSトランジスタP5がオフになるすなわち、インバータ4の出力がHレベルで、インバータ55の出力がLレベルときには、PMOSトランジスタP5のウエルと電源電圧線63とを接続させる。電源端子Aに正電圧のサージが印加された場合の動作電源端子Aに正のサージ電圧が印加された場合、電源電圧線63の電圧は増加する。サージ電圧によって時定数回路11のノードの電圧は、電源電圧線63に対してC×R分だけ遅れて増加する。その結果、電源電圧線63の電圧とノードND1の電圧との間の、電圧差ΔVが大きくなる。電圧差ΔVが大きくなると、インバータ12を構成するPMOSトランジスタP1がオンになる。PMOSトランジスタP1がオンになると、インバータ12の出力電圧、すなわち、NMOSトランジスタN6のゲート電圧は、増加する。同様に、電圧差ΔVが大きくなると、インバータ13を構成するPMOSトランジスタP2がオンになる。PMOSトランジスタP2がオンになると、インバータ13の出力電圧、すなわち、NMOSトランジスタN6のウエル電圧は、増加する。以上の結果、電源電圧線63からグランド線64へNMOSトランジスタN6を通じて電流が流れる。これによって、電源電圧線63に印加されたサージ電圧が放電される。同様に、電圧差ΔVが大きくなると、インバータ4を構成するPMOSトランジスタP3がオン、NMOSトランジスタN3がオフになり、インバータ5を構成するNMOSトランジスタN4がオン、PMOSトランジスタP4がオフになる。その結果、PMOSトランジスタP5がオフ、GND側サージ保護用NMOSトランジスタN5がオフとなり、サージ電圧が薄膜トランジスタ領域6に流入するのを防ぐ。また、PMOSトランジスタP7がオフ、PMOSトランジスタP6がオンとなるので、PMOSトランジスタP5のウエルは、第1の実施形態と同様に、電源電圧線63と接続する。サージ電圧の放電が完了すると、電圧差ΔVは減少し、PMOSトランジスタP1およびPMOSトランジスタP2はオフになる。その結果、インバータ12の出力電圧およびインバータ13の出力電圧、すなわち、NMOSトランジスタN6のゲート電圧およびウエル電圧は、減少し、NMOSトランジスタN6がオフとなる。また、電圧差ΔVが減少すると、PMOSトランジスタP3がオフ、NMOSトランジスタN3がオンとなり、NMOSトランジスタN4がオフ、PMOSトランジスタP4がオンとなる。その結果、PMOSトランジスタP5がオンとなり、GND側サージ保護用NMOSトランジスタN5がオンとなり、薄膜トランジスタ領域6へ電源電圧VDDとグランド電圧VSSが供給される。ここで、インバータ55の出力は、電源端子Cと接続されるので、インバータ55から高電圧VCCがNMOSトランジスタN5に供給されるので、NMOSトランジスタN5のオン抵抗を小さくすることができる。また、PMOSトランジスタP6がオフで、PMOSトランジスタP7がオンとなるので、PMOSトランジスタP5のウエルに電源端子Cからの高電圧VCCが供給され、PMOSトランジスタP5のオン抵抗を小さくすることができる。効果以上のように、本実施の形態によれば、ウエル電位制御回路7によって、サージ電圧が印加してサージ放電用NMOSトランジスタN6が動作している間は、電源側サージ保護用PMOSトランジスタP5のウエル電位は、電源電圧線63の電位になる。その結果、電源側サージ保護用PMOSトランジスタP5のゲートとウエルが同電位になり、薄膜トランジスタ領域にサージが流入されるのを防ぐことができる。また、サージ放電用NMOSトランジスタN6がオフとなり、電源端子Aから薄膜トランジスタ領域に電位を供給する場合は、電源側サージ保護用PMOSトランジスタP5のウエル電位を従来の厚膜トランジスタ領域で使用する高電圧VCCにすることにより、電源側サージ保護用PMOSトランジスタP5のオン抵抗を下げ、電源電圧の供給を容易にすることができる。GND側サージ保護用NMOSトランジスタN5とゲート制御用インバータ55については、第3の実施形態と同様である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"