"シーケンシャルな複数の第1のデータビットをそれぞれ伝送する複数の第1のデータ線と、シーケンシャルな複数の第2のデータビットをそれぞれ伝送する複数の第2のデータ線と、シーケンシャルな複数の第3のデータビットをそれぞれ伝送する複数の第3のデータ線と、アドレス情報に従って前記複数の第1のデータ線から供給された前記複数の第1のデータビットの順序を並べ替えて、前記複数の第2のデータビットとして前記複数の第2のデータ線へ供給するBOC回路と、所定の条件に従って、前記複数の第2のデータ線から供給された前記複数の第2のデータビットを互いに独立して反転または非反転して前記複数の第3のデータビットとして前記複数の第3のデータ線へ供給するDBI回路と、を備える半導体装置。更に、シーケンシャルな複数の第4のデータビットをそれぞれ伝送する複数の第4のデータ線を備え、前記DBI回路は、更に、前記反転の情報を示す判定ビットを生成して前記複数の第4のデータビットとして前記複数の第4のデータ線へ供給する、請求項1に記載の半導体装置。更に、前記複数の第1のデータ線及び前記複数の第2のデータ線を、ライト制御信号に対応して接続するバイパス回路を備え、前記BOC回路は、リード制御信号に対応して前記並べ替えを実行する、請求項1または2に記載の半導体装置。前記DBI回路は、同時に供給される複数の前記第2のデータビットのうち第1の論理レベルであるものの個数が所定値以上であるか否かに応じて、同時に出力される複数の前記第3のデータビットを反転する、請求項1乃至3のいずれか一項に記載の半導体装置。前記DBI回路は、同時に供給される複数の前記第2のデータビットのうち第1の論理レベルであるものの個数が所定値以上である場合に、第1の論理レベルとなるDBIデータを生成する多数決回路と、前記DBIデータが前記第1の論理レベルであるか否かに応じて、前記同時に出力される複数の前記第3のデータビットを反転する反転処理回路と、を含む、請求項4に記載の半導体装置。前記所定値は、前記同時に供給される複数の前記第2のデータビットの半数より大きい、請求項4に記載の半導体装置。前記BOC回路は、前記複数の第2のデータ線ごとに設けられる複数の選択回路を含み、前記複数の選択回路のそれぞれは、前記複数の第1のデータ線のうちの少なくとも一部のそれぞれと、対応する前記第2のデータ線との間に設けられた複数のトランスファーゲートを有し、前記アドレス情報に従って、該複数のトランスファーゲートのうちのひとつを導通状態とするとともに、他を非導通状態とする、請求項1乃至6のいずれか一項に記載の半導体装置。前記半導体装置は、更に、複数のバンクと、前記アドレス情報を受ける第1のパッド群と、前記複数の第3のデータビットを出力する複数の第2のパッド群とを備え、前記複数のバンクはそれぞれ、前記半導体装置の第2の方向の一端寄りに配置された第1のメモリアレイと、該半導体装置の第2の方向の他端寄りに配置された第2のメモリアレイとを含み、前記第1及び第2のパッド群は、前記第1のメモリアレイと前記第2のメモリアレイの間に位置する配線エリア内に配置される、請求項1乃至7のいずれか一項に記載の半導体装置。前記複数の第2のパッド群は、更に、前記複数の第4のデータビットを出力する、請求項8に記載の半導体装置。前記半導体装置は、更に、前記BOC回路及び前記DBI回路を含み、かつ前記配線エリアの一部に設けられる中央制御回路を備える、請求項8又は9に記載の半導体装置。前記第1のパッド群と前記第2のパッド群とは、前記中央制御回路を挟んで前記第2の方向と垂直な第1の方向の互いに反対側に配置される、請求項10に記載の半導体装置。前記複数のバンクは、前記半導体装置の前記第1の方向の一端側に位置する第1のバンク群と、前記半導体装置の前記第1の方向の他端側に位置する第2のバンク群とからなり、前記半導体装置は、更に、前記中央制御回路と前記第1のバンク群とを接続する複数の第5のデータ線と、前記中央制御回路と前記第2のバンク群とを接続する複数の第6のデータ線と、を備え、前記中央制御回路は、前記アドレス情報に応じて前記複数の第5及び第6のデータ線のいずれか一方を前記複数の第1のデータ線に接続するマルチプレクサを含む、請求項10に記載の半導体装置。前記半導体装置は、更に、前記複数の第1のデータビットを供給する複数のバンクを備え、前記複数の第2のデータ線は、前記複数の第1のデータ線よりも短い、請求項1乃至7のいずれか一項に記載の半導体装置。前記半導体装置は、更に、前記複数の第3のデータビットを出力する複数の第2のパッド群を備え、前記複数の第2のデータ線は、前記複数の第3のデータ線よりも短い、請求項8に記載の半導体装置。メモリアレイと、前記メモリアレイから読み出された複数の第1のリードデータの順序を入れ替えて、複数の第2のリードデータとして出力するBOC回路と、前記BOC回路から供給された前記複数の第2のリードデータを所定の条件に従って反転して複数の第3のリードデータとして出力するDBI回路と、前記DBI回路から供給された前記複数の第3のリードデータを出力する複数のデータ入出力端子と、を備える半導体装置。前記複数の第1のリードデータ乃至前記複数の第3のリードデータのそれぞれは、前記複数のデータ入出力端子毎に対応するシーケンシャルな複数の第1のビットと、前記複数のデータ入出力端子の幅に対応するパラレルな複数の第2のビットと、のマトリックスな複数のビットで構成され、前記BOC回路は、前記複数の第1のビットの順序を入れ替え、前記DBI回路は、前記複数の第2のビットを、前記複数の第1のビット毎に、互いに独立して反転する、請求項15に記載の半導体装置。更に、DBI端子を備え、前記DBI回路は、前記複数の第3のリードデータが反転されているか否かを示すDBIデータを生成し、前記DBI端子へ出力する、請求項15または16に記載の半導体装置。前記複数の第2のリードデータは、前記複数のデータ入出力端子のそれぞれに対応してシーケンシャルな複数のビットに割り当てられ、前記BOC回路は、前記複数のデータ入出力端子毎に、前記シーケンシャルな複数のビットの順序を入れ替える処理を行う、請求項15乃至17のいずれか一項に記載の半導体装置。前記DBI回路は、前記複数のデータ入出力端子から同時に出力されるパラレルな複数のリードデータのうち第1の論理レベルであるものの個数が所定値以上であるか否かに応じて、該パラレルな複数のリードデータを反転する、請求項17に記載の半導体装置。DDR4のDRAMには、それぞれ上述したBOC及びDBIを実現するBOC回路及びDBI回路が設けられる。リード時には、メモリアレイから読み出された64ビットのリードデータは、64本のバス線からなるリードライトバスRWBUS_ARAYを介して、まずDBI回路に供給される。DBI回路は、こうして供給される64ビットのリードデータを必要に応じて反転し、8ビットのDBIデータを付加してBOC回路に出力する。BOC回路は、カラムアドレスY0,Y1,Y2に応じて、64ビットのリードデータと8ビットのDBIデータからなる計72ビットのデータの出力順を入れ替え、リードライトバスRWBUS_DQ及びリードライトバスRWBUS_DBIを介して、データ入出力回路に出力する。この構成では、8個のデータ入出力端子とDBI端子とからなる9個の出力端子ごとにBOC回路を設ける必要がある。つまり、9個のBOC回路が必要となる。BOC回路は多数の転送ゲートを必要とするため、9個ものBOC回路9番目のBOC回路を設ける必要があることは、回路面積の増大につながる。また、消費電力も大きくなるので、BOC回路の削減が求められる。本発明による半導体装置は、シーケンシャルな複数の第1のデータビットをそれぞれ伝送する複数の第1のデータ線と、シーケンシャルな複数の第2のデータビットをそれぞれ伝送する複数の第2のデータ線と、シーケンシャルな複数の第3のデータビットをそれぞれ伝送する複数の第3のデータ線と、アドレス情報に従って前記複数の第1のデータ線から供給された前記複数の第1のデータビットの順序を並べ替えて、前記複数の第2のデータビットとして前記複数の第2のデータ線へ供給するBOC回路と、所定の条件に従って、前記複数の第2のデータ線から供給された前記複数の第2のデータビットを互いに独立して反転または非反転して前記複数の第3のデータビットとして前記複数の第3のデータ線へ供給するDBI回路と、を備える半導体装置である。本発明の他の一側面による半導体装置は、メモリアレイと、前記メモリアレイから読み出された複数の第1のリードデータの順序を入れ替えて、複数の第2のリードデータとして出力するBOC回路と、前記BOC回路から供給された前記複数の第2のリードデータを所定の条件に従って反転して複数の第3のリードデータとして出力するDBI回路と、前記DBI回路から供給された前記複数の第3のリードデータを出力する複数のデータ入出力端子と、を備える半導体装置である。また、本発明のさらに他の一側面によるデータ処理システムは、上記のような半導体装置と、該半導体装置を制御するコントローラとを備える、データ処理システムである。本発明によれば、メモリアレイから供給されたデータは、BOC回路、DBI回路の順序を介して処理される。よって、反転の情報を示す判定ビットDBIデータがBOC回路を通過しないので、その分、BOC回路の個数を減ずることが可能になる。したがって、回路面積の縮小及び消費電力の低減が実現される。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明による半導体装置は、シーケンシャルな順序付けられた複数の第1のデータビットメモリセルからプリフェッチされた64ビット分のリードデータをそれぞれ伝送する複数の第1のデータ線dwbus_inと、シーケンシャルな複数の第2のデータビットをそれぞれ伝送する複数の第2のデータ線dwbus-outと、シーケンシャルな複数の第3のデータビットをそれぞれ伝送する複数の第3のデータ線RWBUS_DQと、シーケンシャルな複数の第4のデータビットをそれぞれ伝送する複数の第4のデータ線RWBUS_DBIと、を有する。そしてさらに、本発明による半導体装置は、アドレス情報に従って複数の第1のデータ線から供給された複数の第1のデータビットリードデータDQの順序を並べ替えて、複数の第2のデータビットとして複数の第2のデータ線へ供給するBOC回路と、所定の条件に従って、複数の第2のデータ線から供給された複数の第2のデータビットを反転して複数の第3のデータビットとして複数の第3のデータ線へ供給すると共に、反転の情報反転したか否かを示す情報を示す判定ビットDBIデータを生成して複数の第4のデータビットとして複数の第4のデータ線へ供給するDBI回路とを備える。これによれば、DBIデータがBOC回路を通過しないので、その分、BOC回路の個数を減ずることが可能になる。具体的には8個で足りる。したがって、回路面積の縮小及び消費電力の低減が実現される。図1は、本発明の原理を説明するための模式図である。本発明による半導体装置1は、図1に示すように、メモリアレイ11、BOC回路17、DBI回路18、入出力回路19を備える。同図に示すように、BOC回路17は2個の入出力ノード17a,17bを有し、DBI回路18は3個の入出力ノード18a~18cを有している。なお、以下では、z[x:0]、z[y]という表記を用いることがある。前者は、構成zが0番目からx番目までのx1個あることを示し、後者は、複数ある構成zのうちy番目のものであることを示している。メモリアレイ11は、64本のデータバスdrwbus_in[63:0]第1のデータ線を介して、BOC回路17の入出力ノード17aと接続される。BOC回路17の入出力ノード17bとDBI回路18の入出力ノード18aとは、64本のデータバスdrwbus_out[63:0]第2のデータ線によって互いに接続される。DBI回路18の入出力ノード18bは、64本のリードライトバスRWBUS_DQ[63:0]第3のデータ線によって、入出力回路19と接続される。DBI回路18の入出力ノード18cは、8本のリードライトバスRWBUS_DBI[7:0]第4のデータ線によって、入出力回路19と接続される。入出力回路19は、8個のデータ入出力端子54[7:0]DQ0~DQ7と、1個のDBI端子55とを介して、外部のコントローラと接続される。つまり、データバスdrwbus_out第2のデータ線は、データバスdrwbus_in第1のデータ線よりも短い。更に、データバスdrwbus_out第2のデータ線は、RWBUS_DQ第3のデータ線よりも短い。つまり、BOC回路17及びDBI回路18が隣接して配置されることによって、関連する多くの信号線を効率的に処理している。後述する図5に詳細が示される。以下、メモリアレイ11からデータを読み出す場合リード時に着目して説明する。図2aは、メモリアレイ11内のメモリセルからプリフェッチされ、データバスdrwbus_in[63:0]に1ビットずつ供給される64ビット分のリードデータDQ[63:0]を示している。この64ビット分のリードデータDQ[63:0]は、同図にも示すように、8個のデータ入出力端子54[7:0]DQ0~DQ7のそれぞれから、出力順nにシーケンシャルな8ビット例えば、0~7が出力される。シーケンシャルな8ビットは、バーストデータと呼ばれる。他方、出力順nのそれぞれから、8個のデータ入出力端子54[7:0]DQ0~DQ7に対応するパラレルな8ビット例えば、0,8,16,24,32,40,48,56が出力される。パラレルな8ビットは、I/O幅を示す。後述する図2b、図3a、及び図3bにおいても同様である。よって、64ビット分のリードデータDQ[63:0]は、時間軸を示す出力順nと、同時に出力するI/O幅と、で示されるマトリックスな複数のビットで構成されている。なお、図2aでは、m番目のデータ入出力端子54[m]からn番目に出力されるリードデータDQを、リードデータDQ[8mn]としている。ただし、m,nはそれぞれ0~7の整数である。リードデータDQ[8mn]は、メモリアレイ11からプリフェッチされた後、データバスdrwbus_in[8mn]を介してBOC回路17に供給される。BOC回路17は、外部のコントローラの指定に従ってリードデータDQ[63:0]の順序出力順を並べ替える回路である。BOC回路17はデータ入出力端子54ごとに設けられ、出力するデータ入出力端子54を変える機能は有しない。図2bは、BOC回路17による並び替えの例を示す図である。この例では、並び替え前の出力順をkとすると、n=0,1,2,3,4,5,6,7のそれぞれに対して、k=7,4,5,6,3,0,1,2が対応している。並び替え後のリードデータDQ[8mn]=並び替え前のリードデータDQ[8mk]は、データバスdrwbus_out[8mn]を介してDBI回路18に供給される。DBI回路18は、データバスdrwbus_out[63:0]から供給されるリードデータDQ[63:0]を、所定の条件に従って反転する回路である。反転は、パラレルな8ビット毎バーストデータの列毎に処理される。具体的には、以下の処理を出力順nの値D0~D7ごとに行う。すなわち、DBI回路18はまず、データバスdrwbus_out[80n]~[87n]から供給される8ビット分のリードデータDQ[80n]~[87n]を取得する。そして、これらのうち0となっているものの個数が5個以上となっている場合に、取得した8ビット分のリードデータすべてを反転する。データの反転及び非反転は、出力順nの値D0~D7毎に独立して制御される。図3aは、DBI回路18に供給されるリードデータDQ[63:0]の具体例を示している。この例では、nの値が0から1増えるごとに、各nに対応する8個のリードデータDQ[80n]~[87n]のうち0となっているリードデータの個数が、0から1ずつ増えていくようにしている。したがって、この例では、n≧5の場合に、0となっているリードデータの個数が5以上となる。図3bは、図3aに示したリードデータDQ[63:0]がDBI回路18によって反転された後の状態を示している。この例ではn≧5の場合に0となっているリードデータの個数が5以上となることから、DBI回路18は、n≧5の場合にリードデータを反転する。その結果、0となっているリードデータの個数は、いずれのnについても半数以下4個以下となっている。DBI回路18は、また、反転の情報反転したか否かを示す情報を示す判定ビットDBIデータDBI[7:0]を生成する機能も有する。DBIデータDBIは、出力順nの値ごとに生成される。具体的なDBIデータDBI[7:0]の値は、図3bに示すように、リードデータを反転したnについては1、反転していないnについては0とすることが好適である。DBI回路18を通過したリードデータDQ[8mn]は、リードライトバスRWBUS_DQ[8mn]に供給される。また、DBI回路18は、生成したDBIデータDBI[n]を、それぞれリードライトバスRWBUS_DBI[n]に出力する。入出力回路19は、8個のデータ入出力端子54[m]m=0~7それぞれに8ビット分n=0~7のリードデータDQ[8mn]を割り当て、データ入出力端子54間でタイミングを合わせて、n=0からn=7まで順次連続して外部に出力バースト出力する回路である。また、入出力回路19は、リードデータDQ[8mn]の出力とタイミングを合わせて、DBIデータDBI[n]をDBI端子55から外部に出力する機能も有する。このように、半導体装置1では、BOC回路17と入出力回路19の間にDBI回路18を設けている。これにより、DBIデータがBOC回路17を通過することがなくなるので、半導体装置1では、DBIデータの順序を並べ替えるためのBOC回路17を設ける必要がない。したがって、DBIデータの順序を並べ替えるためのBOC回路を設ける背景技術に比べ、回路面積の縮小及び消費電力の低減が実現される。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図4は、本発明の好ましい実施の形態による半導体装置1の構成を示すブロック図である。本実施形態による半導体装置1はDDR4型のSDRAMであり、外部端子として、クロック端子51a,51b、コマンド端子52、アドレス端子53、データ入出力端子54、DBI端子55、データストローブ端子56、及び電源端子57を備えている。クロック端子51a,51bは、それぞれ外部クロック信号CK,/CKが供給される端子である。供給された外部クロック信号CK,/CKは、入力回路60を介して、タイミング発生回路61及びDLL回路62に供給される。なお、本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号である。したがって、外部クロック信号CK,/CKは互いに相補の信号である。タイミング発生回路61は、外部クロック信号CK,/CKに基づいて単相の内部クロック信号ICLKを生成し、半導体装置1内部の各回路に供給する。DLL回路62は、外部クロック信号CK,/CKを受けて、外部クロック信号CK,/CKに対して位相制御され、かつデューティー制御された内部クロック信号LCLKOETを生成するクロック生成回路である。生成された内部クロック信号LCLKOETは、後述する制御回路30及び入出力回路19,86に供給される。コマンド端子52は、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、オンダイターミネーション信号ODTなどの各種コマンド信号CMDが供給される端子である。これらのコマンド信号CMDは、入力ラッチ回路63を介してコマンドデコーダ64に供給される。コマンドデコーダ64は、入力されたコマンド信号CMDから各種内部コマンドを生成し、半導体装置1内部の各回路に供給する回路である。ここで生成される各種内部コマンドには、リードモードへのエントリを指示するリードコマンドREAD、ライトモードへのエントリを指示するライトコマンドWRITE、オンダイターミネーションのオンオフを示すオンダイターミネーションコマンドODT、リード時のカラムスイッチ12の動作を制御する制御コマンドCYCLKTRead、ライト時のカラムスイッチ12の動作を制御する制御コマンドCYCLKTWrite、リード時のRWBUS制御回路16、BOC回路17、DBI回路18、入出力回路19等の動作タイミングを制御する制御コマンドDRCLKT、ライト時のRWBUS制御回路16、スイッチ20、DBI回路18、入出力回路19等の動作タイミングを制御する制御コマンドDWCLKTが含まれる。アドレス端子53はアドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、入力ラッチ回路65を介してラッチ回路66に供給される。アドレス信号ADDには、ロウアドレスX0~X11、カラムアドレスY0~Y9,Y11、及びバンクアドレスBAが含まれる。ラッチ回路66は、入力ラッチ回路65に供給されたアドレス信号ADDをラッチし、ロウアドレスX0~X11及びバンクアドレスBAを救済回路73に、カラムアドレスY0~Y9,Y11及びバンクアドレスBAを救済回路71に、それぞれ供給する。また、ラッチ回路66は、バンクアドレスBA及びカラムアドレスY0,Y1,Y2を、後述する制御回路30に供給する。半導体装置1がモードレジスタセットにエントリしている場合には、外部のコントローラから入力されるアドレス信号ADDはモードレジスタ69に供給され、これによってモードレジスタ69の記憶内容が更新される。モードレジスタ69が記憶する情報には、使用するデータ入出力端子54の本数に関連する動作モード信号PBX8Bが含まれる。動作モード信号PBX8Bによって示されるデータ入出力端子54の使用本数は、4本×4動作又は8本×8動作のいずれかである。動作モード信号PBX8Bは、後述する制御回路30によって取り出される。ロウアドレス及びカラムアドレスはそれぞれ、メモリアレイ11内のワード線WLとビット線BLを特定してアクセス対象のメモリセルを確定するアドレスである。また、メモリアレイ11は、後述するように16個のバンクに分割配置されており、バンクアドレスBAは、それらのひとつを特定するアドレスである。メモリアレイ11内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図4では、1本のワード線WL、1本のビット線BL、及び1個のメモリセルMCのみを示している。ビット線BLは、センス回路81内の対応するセンスアンプSAに接続されている。救済回路73は、バンクアドレスBAごとに、不良ワード線WLに対応するロウアドレスと、その置き換え先となるワード線WLに対応するロウアドレスとを対応付けて記憶している。この記憶は、アンチヒューズ素子又はヒューズ素子によって実現される。X系制御回路72は、リードコマンドREAD又はライトコマンドWRITEが活性化されると、救済回路73にロウアドレスを出力するよう指示する。救済回路73は、この指示を受け、ラッチ回路66より供給されるロウアドレスを、ラッチ回路66より供給されるバンクアドレスBAに対応するロウデコーダXデコーダ80に出力する。ただし、ラッチ回路66より供給されるロウアドレスが不良ワード線WLに対応するロウアドレスとして記憶されているものである場合、供給されたロウアドレスではなく、置き換え先となるワード線WLに対応するロウアドレスをロウデコーダ80に出力する。ロウデコーダ80は、こうして入力されたロウアドレスに基づき、メモリアレイ11に含まれるいずれかのワード線WLを選択する。選択されたワード線WLに接続されるメモリセルMCでは、セルキャパシタがビット線BLに接続される。救済回路71は、バンクアドレスBAごとに、不良ビット線BLに対応するカラムアドレスと、その置き換え先となるビット線BLに対応するカラムアドレスとを対応付けて記憶している。この記憶も、アンチヒューズ素子又はヒューズ素子によって実現される。Y系制御回路70は、リードコマンドREAD又はライトコマンドWRITEが活性化されると、救済回路71にカラムアドレスを出力するよう指示する。救済回路71は、この指示を受け、ラッチ回路66より供給されるカラムアドレスを、ラッチ回路66より供給されるバンクアドレスBAに対応するカラムデコーダYデコーダ82に出力する。ただし、ラッチ回路66より供給されるカラムアドレスが不良ビット線BLに対応するカラムアドレスとして記憶されているものである場合、供給されたカラムアドレスではなく、置き換え先となるビット線BLに対応するカラムアドレスをカラムデコーダ82に出力する。カラムデコーダ82は、こうして入力されたカラムアドレスに基づいてカラム選択信号メモリアレイ11に含まれるいずれかのビット線BLを選択するための信号を生成し、カラムデコーダ82内のカラムスイッチ12に出力する。カラムスイッチ12は、入力されたカラム選択信号により選択されたビット線BLと、相補のメインI/O線MIOT/Bとを接続する。選択されたビット線BLに対応するセンスアンプSAは、相補のメインI/O線MIOT/Bを介して、メインアンプ回路84内のメインアンプ13に接続される。半導体装置1には、リフレッシュカウンタ74も設けられる。リフレッシュカウンタ74は、ロウアドレスを自動的に生成する回路である。リフレッシュ動作時には、リフレッシュカウンタ74により生成されたロウアドレスが救済回路73に供給され、このロウアドレスにより特定されるメモリセルMCのリフレッシュ動作が行われる。データ入出力端子54はリードデータDQの出力及びライトデータDQの入力を行うための端子であり、半導体装置1には8個のデータ入出力端子54[7:0]が設けられる。×8動作を行う場合には、半導体装置1は、8個のデータ入出力端子54[7:0]すべてを用いて、8ビットのデータを同時に入力又は出力する。一方、×4動作を行う場合には、4個のデータ入出力端子54[3:0]のみを用いて、4ビットのデータを同時に入力又は出力する。DBI端子55はDBIデータの出力及び入力を行うための端子であり、同時に1ビットを入力又は出力可能に構成される。メモリアレイ11からデータ入出力端子54までのリードデータDQの転送経路には、メモリアレイ11側から順に、センス回路81、カラムデコーダ82、メインアンプ回路84、中間バッファ15、RWBUS制御回路16、BOC回路17、DBI回路18、及び入出力回路19が配置される。一方、データ入出力端子54からメモリアレイ11までのライトデータDQの転送経路には、データ入出力端子54側から順に、入出力回路19、DBI回路18、スイッチ20、RWBUS制御回路16、中間バッファ15、メインアンプ回路84、カラムデコーダ82、及びセンス回路81が配置される。入出力回路19がデータ入出力端子54からライトデータDQを取り込むタイミングは、データストローブ端子56から入出力回路86を介して供給される相補のデータストローブ信号DQS,/DQSによって制御される。リード時の入出力回路86は、データ出力の動作基準となる相補のデータストローブ信号DQS,/DQSを生成し、データストローブ端子56から外部に出力する。制御回路30は、コマンドデコーダ64からリードコマンドREAD、ライトコマンドWRITE、オンダイターミネーションコマンドODT、制御コマンドCYCLKTRead、制御コマンドCYCLKTWrite、制御コマンドDRCLKT、及び制御コマンドDWCLKTを、ラッチ回路66からバンクアドレスBA及びカラムアドレスY0,Y1,Y2を、モードレジスタ69から動作モード信号PBX8Bをそれぞれ受け取り、これらに基づいてカラムスイッチ12、RWBUS制御回路16、BOC回路17、DBI回路18、及び入出力回路19の動作を制御する回路である。カラムスイッチ12に関して、制御回路30は、16個のバンクのうちバンクアドレスBAによって選択されるバンクに含まれるカラムスイッチ12を活性化し、その他のカラムスイッチ12を非活性とする。これにより、バンクアドレスBAによって選択されたバンクのメモリアレイ11のみが、後述するリードライトバスRWBUS_ARAYに接続される。また、制御回路30は、リード時には制御コマンドCYCLKTReadに応じてカラムスイッチ12の動作タイミングを制御し、ライト時には制御コマンドCYCLKTWriteに応じてカラムスイッチ12の動作タイミングを制御する。また、制御回路30は、次の各信号を生成することによって、カラムスイッチ12以外の上記各回路の動作を制御する。すなわち、制御回路30は、バンクアドレスBAに応じて、左側バンク有効化信号BA_le及び右側バンク有効化信号BA_riのいずれか一方を活性化する。また、制御回路30は、制御コマンドDWCLKTに基づいてライト制御クロック信号DWCLKを生成するとともに、制御コマンドDRCLKTに基づいてライト制御クロック信号DRCLKを生成する。また、制御回路30は、ライトコマンドWRITEが活性化されたことに応じてライト制御信号WTを活性化し、リードコマンドREADが活性化されたことに応じてリード制御信号RDを活性化する。さらに、制御回路30は、動作モード信号PBX8Bにより×8動作が示されている場合にDBIイネーブル信号DBI_enを活性化し、×4動作が示されている場合にDBIイネーブル信号DBI_enを非活性化する。以上の各信号の詳細については、後述する。電源端子57は、外部電源電圧VDD,VSSが供給される端子である。内部電圧発生回路90は、これら外部電源電圧VDD,VSSに基づいて各種の内部電圧を生成し、半導体装置1内部の各回路に供給する。以上が本実施の形態による半導体装置1の全体構成である。次に、半導体装置1を構成する各回路の平面的な配置について説明する。図5は、半導体装置1の平面図である。本実施の形態による半導体装置1は、それぞれ同図に示すメモリアレイ11-0~11-15を含む16個のバンクを備えて構成される。メモリアレイ11-0~11-15はそれぞれ、半導体装置1のy方向第2の方向の一端寄り図面上側に配置された部分第1のメモリアレイと、半導体装置1のy方向の他端寄り図面下側に配置された部分第2のメモリアレイとの2つの部分からなる。各部分はそれぞれ、半導体装置1のx方向の一端図面左側から他端図面右側に向かって、バンク順に1列に配置される。図面下側に配置された各メモリアレイの部分と、図面上側に配置された各メモリアレイの部分との間には、各種回路及び配線を配置するための配線エリアAAが設けられる。配線エリアAAには、メモリアレイごとのメインアンプ13-0~13-15、BOC回路17図4などを含む中央制御回路2、コマンドデコーダ64図4などを含む入力回路3、それぞれDQ0~DQ7に対応する8個のデータ入出力端子54、及びDBI端子55などが配置される。メインアンプ13-0~13-15はそれぞれ、メモリアレイ11-0~11-15に対応するメインアンプである。メインアンプ13-0~13-15も、各メモリアレイの部分に対応して、図面上側と図面下側とに分かれて配置される。メインアンプ13-0~13-15はそれぞれ、64本図面上側32本図面下側32本のメインI/O線MIOT/Bによって、対応するメインアンプと接続される。中央制御回路2は、配線エリアAAの中央付近に配置される。中央制御回路2には、図4に示したRWBUS制御回路16、BOC回路17、DBI回路18、及び制御回路30が含まれる。RWBUS制御回路16は、64本のリードライトバスRWBUS_ARAYを介して、メインアンプ13-0~13-15と接続される。リードライトバスRWBUS_ARAYは、64本の左側リードライトバスRWBUS_ARAY_le第5のデータ線と64本の右側リードライトバスRWBUS_ARAY_ri第6のデータ線とから構成される。64本の左側リードライトバスRWBUS_ARAY_leはそれぞれ、中央制御回路2から半導体装置1のx方向第1の方向の一端図面左側に向かって直線状に延伸する部分を有し、その途中でメインアンプ13-0~13-7と接続されている。同様に、64本の右側リードライトバスRWBUS_ARAY_riはそれぞれ、中央制御回路2から半導体装置1のx方向の他端図面右側に向かって直線状に延伸する部分を有し、その途中でメインアンプ13-8~13-15と接続されている。このように、各メインアンプは互いに共通のリードライトバスRWBUS_ARAYに接続されるが、バンクアドレスBAにより選択されるメモリアレイ11以外は、上述したように制御回路30によってリードライトバスRWBUS_ARAYから切り離されるので、RWBUS制御回路16に同時に接続されるメインアンプは1つだけである。64本の左側リードライトバスRWBUS_ARAY_leのそれぞれは、メインアンプ13-4が接続される部分と、メインアンプ13-5が接続される部分との間に、中間バッファ15を有している。同様に、64本の右側リードライトバスRWBUS_ARAY_riのそれぞれは、メインアンプ13-11が接続される部分と、メインアンプ13-12が接続される部分との間に、中間バッファ15を有している。中間バッファ15を設けるのは、リードライトバスRWBUS_ARAYを通過中に信号が減衰してしまうのを防止するためである。入力回路3は、中央制御回路2から見て半導体装置1のx方向の一端寄り図面左側に配置される。図5には明示していないが、配線エリアAA内の入力回路3の近傍には、アドレス端子53に接続されるアドレスパッド群、コマンド端子52に接続されるコマンドパッド群などからなる第1のパッド群が配置される。入力回路3は、図4に示した入力ラッチ回路65及びラッチ回路66を含んでおり、図5に示すように、バンクアドレスBA及びカラムアドレスY0,Y1,Y2などを中央制御回路2に供給する役割を果たす。8個あるデータ入出力端子54及びDBI端子55は、中央制御回路2から見て半導体装置1のx方向の他端寄り図面右側に配置される。図5には明示していないが、各データ入出力端子54及びDBI端子55の近傍には、図4に示した入出力回路19のうちそれぞれに対応する部分が配置され、さらに、各データ入出力端子54及びDBI端子55それぞれに接続されるDQパッド群からなる第2のパッド群も配置される。各データ入出力端子54は、それぞれ8本のリードライトバスRWBUS_DQを介して、中央制御回路2内のDBI回路18と接続される。また、DBI端子55は、8本のリードライトバスRWBUS_DBIを介して、中央制御回路2内のDBI回路18と接続される。図6は、中央制御回路2の一部分の内部構成を示すブロック図である。同図中に示した左側バンク有効化信号BA_le、右側バンク有効化信号BA_ri、ライト制御クロック信号DWCLK、リード制御クロック信号DRCLK、ライト制御信号WT、リード制御信号RD、及びDBIイネーブル信号dbi_enは、上述したように、制御回路30によって生成される信号である。RWBUS制御回路16は、64本のデータバスdrwbus_inと接続される入出力ノード16aを有している。また、RWBUS制御回路16には、制御回路30から、左側バンク有効化信号BA_le、右側バンク有効化信号BA_ri、ライト制御クロック信号DWCLK、及びリード制御クロック信号DRCLKが供給される。RWBUS制御回路16は、これら制御回路30から供給される信号に基づいて、64本のデータバスdrwbus_inと、64本の左側リードライトバスRWBUS_ARAY_le及び64本の右側リードライトバスRWBUS_ARAY_riのいずれか一方とを接続する回路マルチプレクサである。図7は、RWBUS制御回路16の回路図である。同図に示すように、RWBUS制御回路16では、入出力ノード16aと左側リードライトバスRWBUS_ARAY_leとの間に設けられた選択回路16bと、入出力ノード16aと右側リードライトバスRWBUS_ARAY_riとの間に設けられた選択回路16cとを有している。なお、同図には明記していないが、選択回路16bは64本の左側リードライトバスRWBUS_ARAY_leごとに設けられ、選択回路16cは64本の右側リードライトバスRWBUS_ARAY_riごとに設けられる。選択回路16bは、図7に示すように、インバータ回路100le,101leと、NAND回路102le,103leとによって構成される。同様に、選択回路16cは、インバータ回路100ri,101riと、NAND回路102ri,103riとによって構成される。NAND回路102le,102riには、ライト制御クロック信号DWCLKが供給される。一方、NAND回路103le,103riには、リード制御クロック信号DRCLKが供給される。また、NAND回路102le,103leには左側バンク有効化信号BA_leが、NAND回路102ri,103riには右側バンク有効化信号BA_riが、それぞれさらに供給される。NAND回路102le,102ri,103le,103riの出力信号は、反転されたうえで、それぞれインバータ回路100le,100ri,101le,101riに供給される。インバータ回路100leの出力端とインバータ回路101leの入力端とは、対応する左側リードライトバスRWBUS_ARAY_leに共通に接続される。また、インバータ回路100leの入力端とインバータ回路101leの出力端とは、対応するデータバスdrwbus_inに共通に接続される。同様に、インバータ回路100riの出力端とインバータ回路101riの入力端とは、対応する右側リードライトバスRWBUS_ARAY_riに共通に接続される。また、インバータ回路100riの入力端とインバータ回路101riの出力端とは、対応するデータバスdrwbus_inに共通に接続される。以上の構成により、左側リードライトバスRWBUS_ARAY_le及び右側リードライトバスRWBUS_ARAY_riのうち、バンクアドレスBAによって選択されたメモリアレイ11に対応する一方が、ライト時にはインバータ回路100le又はインバータ回路100riを介して、リード時にはインバータ回路101le又はインバータ回路101riを介して、データバスdrwbus_inに接続されることになる。これにより、バンクアドレスBAによって選択されたメモリアレイ11が、64本のデータバスdrwbus_inと接続されることになる。図6に戻る。BOC回路17は8個のBOC回路17-0~17-7からなり、それぞれに8本のデータバスdrwbus_in及び8本のデータバスdrwbus_outが接続される。具体的には、BOC回路17-0にはデータバスdrwbus_in[7:0]及びデータバスdrwbus_out[7:0]が、BOC回路17-1にはデータバスdrwbus_in[15:8]及びデータバスdrwbus_out[15:8]がそれぞれ接続される。その他のBOC回路17-2~17-7についても同様である。また、中央制御回路2には、BOC回路17に代えてスイッチ20を経由してデータバスdrwbus_inとデータバスdrwbus_outとを接続するバイパス回路も設けられる。各BOC回路17-0~17-7にはカラムアドレスY0,Y1,Y2及びリード制御信号RDが供給され、スイッチ20にはライト制御信号WTが供給される。各BOC回路17-0~17-7は、リード制御信号RDが活性化されている場合にのみ動作するよう並べ替えを実行するよう構成される。一方、スイッチ20は、ライト制御信号WTが活性化されている場合にのみ動作するよう信号を通過させるよう構成される。したがって、BOC回路17はリード時のみ有効となり、ライト時には、ライトデータはスイッチ20を経由するバイパス回路を通り、BOC回路17はスキップされる。図8は、BOC回路17-0の回路図である。同図には示していないが、BOC回路17-1~17-7も同様の構成を有している。図8に示すように、BOC回路17-0は8個の選択回路17-0[7:0]を有している。各選択回路17-0[7:0]は、それぞれ8本のデータバスdrwbus_in[7:0]すべてと、データバスdrwbus_out[7:0]のうちの対応する1本とに接続される。各選択回路17-0[7:0]はそれぞれ、この8本のデータバスdrwbus_in[7:0]のうちのいずれか1本をカラムアドレスY0,Y1,Y2に応じて選択し、対応するデータバスdrwbus_out[7:0]に接続する機能を有している。以下、選択回路17-0[0]に着目して詳しく説明する。図8に示すように、選択回路17-0[0]には、カラムアドレスY2と、アドレス情報Y00,Y01,Y10,Y11とが供給される。アドレス情報Y00,Y01,Y10,Y11は、制御回路30図4から供給されるカラムアドレスY0,Y1に基づいて、BOC回路17内で生成される情報である。図9は、アドレス情報Y00,Y01,Y10,Y11を生成する回路の回路図である。同図に示すように、BOC回路17はNAND回路110~113を有している。NAND回路110には、カラムアドレスY0,Y1が供給される。NAND回路111には、カラムアドレスY0とカラムアドレスY1の反転信号とが供給される。NAND回路112には、カラムアドレスY0の反転信号とカラムアドレスY1とが供給される。NAND回路113には、カラムアドレスY0,Y1それぞれの反転信号が供給される。これらの構成により、アドレス情報Y00,Y01,Y10,Y11はそれぞれ、カラムアドレスY0,Y1の組み合わせが1,1,1,0,0,1,0,0であるときに0、それ以外のときに1となる。選択回路17-0[0]の説明に戻る。図10は、選択回路17-0[0]の回路図である。同図に示すように、選択回路17-0[0]には選択信号sel0~sel3が供給される。選択信号sel0~sel3は選択回路17-0[0]内の図示しない回路によって生成される信号であり、その値の組み合わせは、アドレス情報Y00,Y01,Y10,Y11の値の組み合わせと一対一に対応付けて予め決定されている。表1は、この対応付けの一例である。この例では、例えばアドレス情報Y00,Y01,Y10,Y11が0,1,1,1である場合、選択信号sel0~sel3は1,1,1,0となる。選択回路17-0[7:0]は、それぞれが表1のような対応付けを記憶しており、入力されたアドレス情報Y00,Y01,Y10,Y11に対応付けられた選択信号sel0~sel3を読み出して、以下で説明する処理のために使用する。図10に示すように、選択回路17-0[0]は、トランスファーゲート120[7:0],123,124と、インバータ回路121,122,125とを有している。各トランスファーゲートは、並列に接続されたP型チャネルMOSトランジスタ及びN型チャネルMOSトランジスタによって構成される。トランスファーゲート120[0]を構成するP型チャネルMOSトランジスタ及びN型チャネルMOSトランジスタの各ゲートには、それぞれ選択信号sel0及び選択信号sel0の反転信号が供給される。したがって、トランスファーゲート120[0]は、選択信号sel0の論理レベルが0である場合に導通状態となり、1である場合に非導通状態となる。他のトランスファーゲート120についても同様である。結果だけ述べると、トランスファーゲート120[1]及びトランスファーゲート120[5]は、選択信号sel1の論理レベルが0である場合に導通状態となり、1である場合に非導通状態となる。トランスファーゲート120[2]及びトランスファーゲート120[6]は、選択信号sel2の論理レベルが0である場合に導通状態となり、1である場合に非導通状態となる。トランスファーゲート120[3]及びトランスファーゲート120[7]は、選択信号sel3の論理レベルが0である場合に導通状態となり、1である場合に非導通状態となる。トランスファーゲート120[4]は、トランスファーゲート120[0]と同じく、選択信号sel0の論理レベルが0である場合に導通状態となり、1である場合に非導通状態となる。トランスファーゲート120[7:0]の入力端には、それぞれデータバスdrwbus_in[7:0]が接続される。一方、トランスファーゲート120[3:0]の出力端は、インバータ回路121を介してトランスファーゲート123の入力端に共通に接続される。また、トランスファーゲート120[7:4]の出力端は、インバータ回路122を介してトランスファーゲート124の入力端に共通に接続される。選択信号sel0~sel3は、表1にも例示したように、いずれか1つのみが0、他の3つが1となるように構成される。したがって、トランスファーゲート123の入力端には、データバスdrwbus_in[3:0]のうちのひとつのみが接続される。同様に、トランスファーゲート124の入力端には、データバスdrwbus_in[7:4]のうちのひとつのみが接続される。トランスファーゲート123を構成するP型チャネルMOSトランジスタ及びN型チャネルMOSトランジスタの各ゲートには、それぞれカラムアドレスY2及びカラムアドレスY2の反転信号Y2Bが供給される。したがって、トランスファーゲート123は、カラムアドレスY2の論理レベルが0である場合に導通状態となり、1である場合に非導通状態となる。一方、トランスファーゲート124を構成するP型チャネルMOSトランジスタ及びN型チャネルMOSトランジスタの各ゲートには、それぞれカラムアドレスY2の反転信号Y2B及びカラムアドレスY2が供給される。したがって、トランスファーゲート124は、カラムアドレスY2の論理レベルが1である場合に導通状態となり、0である場合に非導通状態となる。トランスファーゲート123,124の出力端はインバータ回路125の入力端に共通に接続される。インバータ回路125にはリード制御クロック信号DRCLKの反転信号が供給されており、インバータ回路125は、リード制御クロック信号DRCLKに応じたタイミングで、トランスファーゲート123,124の出力端をデータバスdrwbus_out[0]に接続する。以上の構成により、例えばアドレス情報Y00,Y01,Y10,Y11と選択信号sel0~sel3とを表1に示すように対応付けた場合、データバスdrwbus_out[0]は、カラムアドレスY0,Y1,Y2の組み合わせごとに、次の表2に示されるデータバスdrwbus_inに接続されることになる。このように、選択回路17-0[0]によれば、8本のデータバスdrwbus_in[7:0]のうちのいずれか1本を、カラムアドレスY0,Y1,Y2に応じてデータバスdrwbus_out[0]に接続することが実現される。このように、選択回路17-0[0]はデータバスdrwbus_out[0]に供給するデータを制御する回路である。これに対し、他の選択回路17-0[7:1]は、それぞれデータバスdrwbus_out[7:1]に供給するデータを制御する。したがって、選択信号sel0~sel3とアドレス情報Y00,Y01,Y10,Y11の対応付けを選択回路17-0[7:0]ごとに異ならせ、データバスdrwbus_out[7:0]に供給されるデータが互いに重複しないようにすることで、データ入出力端子54[0]からバースト出力される8ビットのリードデータDQの出力順を、カラムアドレスY0,Y1,Y2に応じて入れ替えることBOCが実現される。図6に戻る。DBI回路18は、64本のデータバスdrwbus_out[63:0]と、64本のリードライトバスRWBUS_DQ[63:0]と、8本のリードライトバスRWBUS_DBI[7:0]とに接続される。DBI回路18は、リード時には、データバスdrwbus_out経由で入力されてきたリードデータDQを所定の条件に従って反転するとともに、反転の情報を示すDBIデータを生成する役割を果たす。一方、ライト時には、リードライトバスRWBUS_DBI経由で外部から入力されてきたDBIデータに従い、リードライトバスRWBUS_DQ経由で外部から入力されてきたリードデータDQのうち反転されているものを再反転して元に戻す処理を行う。以下、リード時にかかる構成について説明する。図11は、DBI回路18の回路図である。DBI回路18はバースト出力の出力順ごとに1つの内部回路を有して構成され、同図には、このうち0番目の出力順に対応する内部回路のみを示している。なお、他の出力順に対応する内部回路の構成も同様である。また、図11にはリードにかかる構成のみを示しており、ライトにかかる構成は省略している。図2を参照して説明したように、0番目の出力順に対応するリードデータは、リードデータDQ[800]~DQ[870]リードデータDQ[0]~DQ[56]の8個である。図11に示すように、DBI回路18は、多数決回路18dと多数決回路18eとによって構成される。まず、多数決回路18dについて説明すると、多数決回路18dは、NAND回路130,132,134,136,174,175と、NOR回路131,133,135,137,141,143,144,145,149,151,152,153,154,155,156,158,159,160と、インバータ回路138,139,140,142,146,147,148,150,157,161と、OR回路170,171,172,173,176とを有して構成される。以下、これらの接続について説明する。NAND回路130の入力端には、データバスdrwbus_out[56]及びデータバスdrwbus_out[48]が接続されるとともに、DBIイネーブル信号dbi_enが供給される。NOR回路131の入力端には、データバスdrwbus_out[56]及びデータバスdrwbus_out[48]が接続されるとともに、DBIイネーブル信号dbi_enの反転信号が供給される。NAND回路132の入力端には、データバスdrwbus_out[40]及びデータバスdrwbus_out[32]が接続されるとともに、DBIイネーブル信号dbi_enが供給される。NOR回路133の入力端には、データバスdrwbus_out[40]及びデータバスdrwbus_out[32]が接続されるとともに、DBIイネーブル信号dbi_enの反転信号が供給される。NAND回路134の入力端には、データバスdrwbus_out[24]及びデータバスdrwbus_out[16]が接続されるとともに、DBIイネーブル信号dbi_enが供給される。NOR回路135の入力端には、データバスdrwbus_out[24]及びデータバスdrwbus_out[16]が接続されるとともに、DBIイネーブル信号dbi_enの反転信号が供給される。NAND回路136の入力端には、データバスdrwbus_out[8]及びデータバスdrwbus_out[0]が接続されるとともに、DBIイネーブル信号dbi_enが供給される。NOR回路137の入力端には、データバスdrwbus_out[8]及びデータバスdrwbus_out[0]が接続されるとともに、DBIイネーブル信号dbi_enの反転信号が供給される。NAND回路130の出力信号は、インバータ回路138及びNOR回路141,143に供給される。NOR回路131の出力信号は、インバータ回路140及びNOR回路144,145に供給される。NAND回路132の出力信号は、インバータ回路139及びNOR回路141,144に供給される。NOR回路133の出力信号は、インバータ回路142及びNOR回路143,145に供給される。NAND回路134の出力信号は、インバータ回路146及びNOR回路149,151に供給される。NOR回路135の出力信号は、インバータ回路148及びNOR回路152,153に供給される。NAND回路136の出力信号は、インバータ回路147及びNOR回路149,152に供給される。NOR回路137の出力信号は、インバータ回路150及びNOR回路141,153に供給される。NOR回路154の入力端には、インバータ回路138,139の各出力信号が供給される。NOR回路155の入力端には、インバータ回路140,142及びNOR回路141の各出力信号が供給される。NOR回路156の入力端には、NOR回路143,144の各出力信号が供給される。インバータ回路157の入力端には、NOR回路145の出力信号が供給される。NOR回路158の入力端には、インバータ回路146,147の各出力信号が供給される。NOR回路159の入力端には、インバータ回路148,150及びNOR回路149の各出力信号が供給される。NOR回路160の入力端には、NOR回路151,152の各出力信号が供給される。インバータ回路161の入力端には、NOR回路153の出力信号が供給される。OR回路170の入力端には、NOR回路154及びインバータ回路161の各出力信号が供給される。OR回路171の入力端には、NOR回路155,160の各出力信号が供給される。OR回路172の入力端には、インバータ回路157及びNOR回路158の各出力信号が供給される。OR回路173の入力端には、NOR回路156,159の各出力信号が供給される。NAND回路174の入力端には、OR回路170,171の各出力信号が供給される。NAND回路175の入力端には、NOR回路172,173の各出力信号が供給される。最後に、OR回路176の入力端には、NAND回路174,175の各出力信号が供給され、OR回路176の出力信号は、出力順0番目に対応するDBIデータDBI[0]となる。以上説明した多数決回路18dの構成により、DBIデータDBI[0]の論理レベルは、出力順0番目に対応する8個のリードデータDQ[800]~[870]のうち論理レベルが0のものが5個以上ある場合半数より多い場合に必ず0となり、3個以下である場合半数より少ない場合に必ず1となる。0のものが4個である場合半数ちょうどである場合には、DBIデータDBI[0]の論理レベルは0となる場合もあれば1となる場合もあるが、0のものが4個である場合には1のものも4個であり、DBIによってリードデータを反転させても0の個数が変化することはないので、特に問題とはならない。次に、多数決回路18eについて説明する。多数決回路18eは、図11に示すように、XNOR回路180~187と、インバータ回路188,190~198とを有している。XNOR回路180~187の入力端には、それぞれデータバスdrwbus_out[87]~[80]が供給されるとともに、DBIデータDBI[0]が供給される。インバータ回路188の入力端には、DBIデータDBI[0]が供給される。XNOR回路180~187及びインバータ回路188の各出力信号は、それぞれインバータ回路190~198に供給される。インバータ回路190~198の出力端は、それぞれリードライトバスRWBUS_DQ[87]~[80]及びリードライトバスRWBUS_DBI[0]に供給される。インバータ回路190~198には、図11に示すように、リード制御クロック信号DRCLKの反転信号が供給される。これにより、インバータ回路190~198はそれぞれ、リード制御クロック信号DRCLKが活性化されている場合に、対応するリードライトバスに、対応するXNOR回路又はインバータ回路の出力信号の反転信号を出力する。以上の構成により、多数決回路18eは、DBIデータDBI[0]が1であるときには、データバスdrwbus_out[800]~[870]のデータをそのまま、それぞれリードライトバスRWBUS_DQ[80]~[87]に供給する。一方、DBIデータDBI[0]が0であるときには、データバスdrwbus_out[800]~[870]のデータを反転したうえで、それぞれリードライトバスRWBUS_DQ[80]~[87]に供給する。これにより、同時に出力される8ビットDQ0~DQ7分のリードデータの中の5ビット以上が0である場合に、8ビットすべてを反転させることDBIが実現される。以上、図5に示した各回路の具体的な構成及び機能について説明した。次に、半導体装置1の動作について、動作波形図を参照しながら説明する。図12は、半導体装置1のリード時の動作波形図である。同図には、リードコマンドREADを2回連続して外部から半導体装置1に供給した例を示している。以下、図4も参照しながら説明する。図12に示すように、外部のコントローラからアドレス信号ADD及びリードコマンドREADが供給されると、アドレス信号ADDに含まれるバンクアドレスBAに対応するメインアンプ13が活性化され、対応するメモリアレイ11から、リードライトバスRWBUS_ARAYにリードデータDQ[63:0]が供給される。リードデータDQ[63:0]は、RWBUS制御回路16を経てデータバスdrwbus_in[63:0]に供給される。そして、BOC回路17によってデータ入出力端子54ごとにリードデータの出力順が入れ替えられ、データバスdrwbus_out[63:0]に出力される。続いてリードデータDQ[63:0]は、DBI回路18によって、同時に出力される8ビットDQ0~DQ7分のリードデータの中の5ビット以上が0であるように変換され、リードライトバスRWBUS_DQ[63:0]に出力される。このとき同時に、DBI回路18は、リードデータを反転したか否かを示すDBIデータDBI[7:0]を生成し、リードライトバスRWBUS_DBI[7:0]に出力する。こうして各リードライトバスに出力されたリードデータDQ[63:0]及びDBIデータDBI[7:0]は入出力回路19に供給され、図12に示すように、所定のリードレイテンシ図12では7としている。の後、外部クロックCKに同期して、対応するデータ入出力端子54又はDBI端子55から8ビットずつバースト出力される。以上説明したように、本実施の形態による半導体装置1によれば、BOC回路17と入出力回路19の間にDBI回路18を設けたことから、DBIデータの順序を並べ替えるためのBOC回路17が必要なくなっている。ここで、本発明の優位性を示すため、発明者が検討した比較例としての半導体装置の構成について説明する。図13は、比較例による半導体装置200を示す図である。同図は、本実施の形態による半導体装置1を示す図6に対応している。図13に示すように、半導体装置200では、DBI回路202がBOC回路202とRWBUS制御回路201の間に設けられる。この構成では、図13にも示すように、DBI回路202とBOC回路202との間にデータバスdrwbus_dbiを設け、BOC回路202内に9個目のBOC回路202-8を設ける必要がある。DBI回路202は、リードライトバスデータバスdrwbus_in[63:0]の64ビットのデータから、出力順nのそれぞれに対応したDBIデータ8ビットを生成する。このDBIデータもBOC回路202でデータの並び替えを行なう必要があるため、BOC回路202内に9個目のBOC回路202-8を設ける必要がある。これらは、本実施の形態による半導体装置1では必要のないものである。データバスdrwbus_dbi及びBOC回路202-8があることで、半導体装置200では、半導体装置1に比べて回路面積と消費電力が大きくなっている。このように、本実施の形態による半導体装置1では、比較例による半導体装置200に比べ、回路面積の縮小及び消費電力の低減が実現される。図14は、本実施の形態による半導体装置1を用いたデータ処理システム800の構成を示すブロック図である。図14に示すように、データ処理システム800は、データプロセッサ820コントローラ、本実施の形態による半導体装置1であるDRAM1、ストレージデバイス840、I/Oデバイス850、及びROM860が、システムバス810を介して相互に接続された構成を有している。データプロセッサ820は、DRAM1に外部クロック信号CK,/CKを供給するとともに、DRAM10のデータ入出力部図8の出力信号リードデータDQを受け取り、受け取ったリードデータDQに応じた処理を実行する機能を有する。具体的なデータプロセッサ820としては、例えば、マイクロプロセッサMPU、ディジタルシグナルプロセッサDSPなどを用いることができる。なお、データプロセッサ820とDRAM10とは、システムバス810を介さずにローカルなバスによって互いに接続されていても構わない。ストレージデバイス840としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどを用いることができる。また、I/Oデバイス850としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどを用いることができる。なお、I/Oデバイス850は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。図14には、簡単のためシステムバス810が1組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに複数のシステムバス810が設けられていても構わない。また、ストレージデバイス840、I/Oデバイス850、及びROM860は、必ずしも必須の構成要素ではない。さらに、図13に示す各構成要素は簡単のため1つずつ描かれているが、本発明がこれに限定されるものではなく、1又は2以上の構成要素がそれぞれ複数個ずつ設けられていても構わない。以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。また、本発明のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。本発明は、次のように構成することも可能であるので、以下に付記する。本発明の一側面によるデータ処理システムは、シーケンシャルな複数の第1のデータビットをそれぞれ伝送する複数の第1のデータ線と、シーケンシャルな複数の第2のデータビットをそれぞれ伝送する複数の第2のデータ線と、シーケンシャルな複数の第3のデータビットをそれぞれ伝送する複数の第3のデータ線と、アドレス情報に従って前記複数の第1のデータ線から供給された前記複数の第1のデータビットの順序を並べ替えて、前記複数の第2のデータビットとして前記複数の第2のデータ線へ供給するBOC回路と、所定の条件に従って、前記複数の第2のデータ線から供給された前記複数の第2のデータビットを互いに独立して反転または非反転して前記複数の第3のデータビットとして前記複数の第3のデータ線へ供給するDBI回路と、を備える半導体装置と、該半導体装置を制御するコントローラとを備える、データ処理システムである。上記データ処理システムは、前記半導体装置は、動作モードを示す動作モード信号を記憶するモードレジスタを有し、前記DBI回路は、前記動作モード信号によって示される動作モードに応じて反転処理を行い、前記コントローラは、前記動作モード信号を前記モードレジスタに設定する、こととしてもよい。"