"矩形の半導体基板上に、複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記複数の走査線の各1本と前記複数のデータ線の各1本に各々が接続された複数の画素と、を含む画素回路と、前記半導体基板の少なくとも一辺に沿って形成された複数のパッドを含む入力パッド部と、前記入力パッド部の複数のパッドを介して入力された画像データ、制御信号及びクロック信号を含む差動信号をシングルエンド信号に変換し、前記画像データ及び前記制御信号をパラレル信号に変換する高速シリアルインターフェース回路と、前記高速シリアルインターフェース回路からの前記画像データ、前記制御信号及び前記クロック信号に基づいて階調データを生成するロジック回路と、前記ロジック回路からの前記階調データに基づいて、前記複数のデータ線を駆動するデータ線駆動回路と、高速シリアルインターフェース回路からの前記制御信号に基づいて前記複数の走査線を駆動する走査線駆動回路と、を有し、前記半導体基板の少なくとも一辺と前記画素回路との間で、前記半導体基板の少なくとも一辺側から順に、前記入力パッド部、前記高速シリアルインターフェース回路及び前記ロジック回路が配置され、前記ロジック回路と前記画素回路との間に、前記データ線駆動回路及び前記走査線駆動回路の一方が配置されることを特徴とするアクティブマトリクス基板。請求項1において、前記半導体基板の少なくとも一辺は、前記半導体基板の短辺であることを特徴とするアクティブマトリクス基板。請求項2において、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記データ線駆動回路は、前記半導体基板の長辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の短辺と平行に配置され、前記ロジック回路は、前記ロジック回路と前記画素回路との間に配置される第1ロジック回路と、前記前記半導体基板の長辺と前記データ線駆動回路との間に配置される第2ロジック回路とを含むことを特徴とするアクティブマトリクス基板。請求項2において、前記画素回路は、前記複数の走査線が前記半導体基板の短辺と平行に配置され、前記複数のデータ線が前記半導体基板の長辺と平行に配置され、前記データ線駆動回路は、前記画素回路と前記ロジック回路との間に前記半導体基板の短辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の長辺と平行に配置されることを特徴とするアクティブマトリクス基板。請求項2において、前記画素回路は、前記複数の走査線が前記半導体基板の短辺と平行に配置され、前記複数のデータ線が前記半導体基板の長辺と平行に配置され、前記入力パッド部は第1,第2入力パッド部を含み、前記高速シリアルインターフェース回路は第1,第2高速シリアルインターフェース回路を含み、前記ロジック回路は第1,第2ロジック回路を含み、前記データ線駆動回路は第1,第2データ線駆動回路を含み、前記半導体基板の第1短辺と前記画素回路との間で、前記半導体基板の前記第1短辺側から順に、前記第1入力パッド部、前記第1高速シリアルインターフェース回路、前記第1ロジック回路及び前記第1データ線駆動回路が配置され、前記半導体基板の第2短辺と前記画素回路との間で、前記半導体基板の前記第2短辺側から順に、前記第2入力パッド部、前記第2高速シリアルインターフェース回路、前記第2ロジック回路及び前記第2データ線駆動回路が配置されることを特徴とするアクティブマトリクス基板。請求項1において、前記半導体基板の少なくとも一辺は、前記半導体基板の長辺であることを特徴とするアクティブマトリクス基板。請求項6において、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記データ線駆動回路は、前記画素回路と前記ロジック回路との間に前記半導体基板の長辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の短辺と平行に配置されることを特徴とするアクティブマトリクス基板。請求項6において、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記入力パッド部は第1,第2入力パッド部を含み、前記高速シリアルインターフェース回路は第1,第2高速シリアルインターフェース回路を含み、前記ロジック回路は第1,第2ロジック回路を含み、前記データ線駆動回路は第1,第2データ線駆動回路を含み、前記半導体基板の第1長辺と前記画素回路との間に、前記半導体基板の前記第1長辺側から順に、前記第1入力パッド部、前記第1高速シリアルインターフェース回路、前記第1ロジック回路及び前記第1データ線駆動回路が配置され、前記半導体基板の第2長辺と前記画素回路との間に、前記半導体基板の前記第2長辺側から順に、前記第2入力パッド部、前記第2高速シリアルインターフェース回路、前記第2ロジック回路及び前記第2データ線駆動回路が配置されることを特徴とするアクティブマトリクス基板。請求項1乃至8のいずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板の前記複数の画素と対向する共通電極を有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に配置される電気光学素子と、を有することを特徴とする電気光学装置。請求項9に記載の電気光学装置を有することを特徴とする電子機器。特許文献1の図2でも、入出力端子パッド部は基板の長辺と平行に配置され、上述した自由度のないレイアウトを採用している。これとは異なり特許文献2の図16では、入出力端子パッド部は基板の短辺と平行に配置されているが、入出力端子パッド部の全長は表示部画素回路の長辺よりも長く、基板が大型化している。本発明の幾つかの態様は、画素回路、駆動回路及び高速シリアルインターフェース等を同一基板に形成して基板上での入力パッド部や各種回路のレイアウトの自由度を高め、しかも高速シリアルインターフェースを採用しながらも熱源による表示品質の低下を防止できるアクティブマトリクス基板、電気光学装置及び電子機器等を提供できる。1本発明の一態様は、矩形の半導体基板上に、複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記複数の走査線の各1本と前記複数のデータ線の各1本に各々が接続された複数の画素と、を含む画素回路と、前記半導体基板の少なくとも一辺に沿って形成された複数のパッドを含む入力パッド部と、前記入力パッド部の複数のパッドを介して入力された画像データ、制御信号及びクロック信号を含む差動信号をシングルエンド信号に変換し、前記画像データ及び前記制御信号をパラレル信号に変換する高速シリアルインターフェース回路と、前記高速シリアルインターフェース回路からの前記画像データ、前記制御信号及び前記クロック信号に基づいて階調データを生成するロジック回路と、前記ロジック回路からの前記階調データに基づいて、前記複数のデータ線を駆動するデータ線駆動回路と、高速シリアルインターフェース回路からの前記制御信号に基づいて前記複数の走査線を駆動する走査線駆動回路と、を有し、前記半導体基板の少なくとも一辺と前記画素回路との間で、前記半導体基板の少なくとも一辺側から順に、前記入力パッド部、前記高速シリアルインターフェース回路及び前記ロジック回路が配置され、前記ロジック回路と前記画素回路との間に、前記データ線駆動回路及び前記走査線駆動回路の一方が配置されるアクティブマトリクス基板に関する。本発明の一態様では、インターフェースとして高速シリアルインターフェースを用いることで、入力パッド部に必要なパッド数はデータ線の本数よりも格段に少なくて済む。このため、入力パッド部の全長は画素回路の長辺よりも短くできる。それにより、入力パッド部を矩形の半導体基板の長辺に沿って常に配置する硬直化したレイアウトに限らず、半導体基板の任意の少なくとも一辺に配置しても基板の大型化を伴わないレイアウトが可能になり、レイアウトの自由度が広がる。高速シリアルインターフェース回路は、例えば400MHz等で高速駆動とすると、受信回路1個あたりで数アンペアの差動信号が流れ、熱源として無視できなくなる。この熱源とり得る高速シリアルインターフェース回路を、画素回路から遠ざけて配置することができる。画素回路と高速シリアルインターフェース回路との間には、ロジック回路と、データ線駆動回路及び走査線駆動回路の一方とが介在するからである。それにより、熱源が与える電気光学素子の特性への悪影響を低減でき、表示品質の面内均一性を高めることができる。2本発明の一態様では、前記半導体基板の少なくとも一辺は、前記半導体基板の短辺とすることができる。高速シリアルインターフェース回路を用いることで入力パッド部に必要なパッド数はデータ線の本数よりも格段に少なくなる結果、入力パッド部を半導体基板の短辺に沿って配置するレイアウトとしても、特許文献1の図16とは異なり、基板の大型化を伴わない。3本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記データ線駆動回路は、前記半導体基板の長辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の短辺と平行に配置され、前記ロジック回路は、前記ロジック回路と前記画素回路との間に配置される第1ロジック回路と、前記前記半導体基板の長辺と前記データ線駆動回路との間に配置される第2ロジック回路とを含むことができる。第1ロジック回路は、半導体基板の短辺と平行に配置されるので、半導体基板の長辺と平行に配置される場合と比較すると、半導体基板の短辺と平行な方向例えばY方向とするでの全長が短くなる分だけ、Y方向と直交するX方向の寸法が大きくなる。ロジック回路を第1,第2ロジック回路の2つに分割することにより、第1ロジック回路のX方向の寸法を過度に大きくすることなく、熱源となる高速シリアルインターフェース回路をX方向にて画素回路から遠ざけることができる。4本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の短辺と平行に配置され、前記複数のデータ線が前記半導体基板の長辺と平行に配置され、前記データ線駆動回路は、前記ロジック回路と隣接して前記半導体基板の短辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の長辺と平行に配置することができる。このようなレイアウトでも、特許文献1の図16とは異なり基板の大型化を伴わず、熱源となる高速シリアルインターフェース回路を画素回路から遠ざけることができる。5本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の短辺と平行に配置され、前記複数のデータ線が前記半導体基板の長辺と平行に配置され、前記入力パッド部は第1,第2入力パッド部を含み、前記高速シリアルインターフェース回路は第1,第2高速シリアルインターフェース回路を含み、前記ロジック回路は第1,第2ロジック回路を含み、前記データ線駆動回路は第1,第2データ線駆動回路を含み、前記半導体基板の第1短辺と前記画素回路との間で、前記半導体基板の前記第1短辺側から順に、前記第1入力パッド部、前記第1高速シリアルインターフェース回路、前記第1ロジック回路及び前記第1データ線駆動回路が配置され、前記半導体基板の第2短辺と前記画素回路との間で、前記半導体基板の前記第2短辺側から順に、前記第2入力パッド部、前記第2高速シリアルインターフェース回路、前記第2ロジック回路及び前記第2データ線駆動回路が配置されても良い。こうすると、熱源となる第1,第2高速シリアルインターフェース回路を、画素回路に対して分散配置できるので、画素回路に対して偏った熱源の影響を弱めることができる。6本発明の一態様では、前記半導体基板の少なくとも一辺は、前記半導体基板の長辺とすることができる。この場合には、高速シリアルインターフェース回路を用いることで入力パッド部に必要なパッド数はデータ線の本数よりも格段に少なくなる利点をレイアウト上で生かすことができないが、数あるレイアウトの一つとして採用できる。このレイアウトでも、画素回路と高速シリアルインターフェース回路との間には、ロジック回路と、データ線駆動回路及び走査線駆動回路の一方とが介在する。よって、熱源が与える電気光学素子の特性への悪影響を低減でき、表示品質の面内均一性を高めることができる。7本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記データ線駆動回路は、前記ロジック回路と隣接して前記半導体基板の長辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の短辺と平行に配置することができる。このレイアウトも、数あるレイアウトの一つとして採用できる。また、熱源となる高速シリアルインターフェース回路と画素回路との間には、ロジック回路及びデータ線駆動回路が介在され、熱源となる高速シリアルインターフェース回路を画素回路から遠ざけることができる。8本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記入力パッド部は第1,第2入力パッド部を含み、前記高速シリアルインターフェース回路は第1,第2高速シリアルインターフェース回路を含み、前記ロジック回路は第1,第2ロジック回路を含み、前記データ線駆動回路は第1,第2データ線駆動回路を含み、前記半導体基板の第1長辺と前記画素回路との間に、前記半導体基板の前記第1長辺側から順に、前記第1入力パッド部、前記第1高速シリアルインターフェース回路、前記第1ロジック回路及び前記第1データ線駆動回路が配置され、前記半導体基板の第2長辺と前記画素回路との間に、前記半導体基板の前記第2長辺側から順に、前記第2入力パッド部、前記第2高速シリアルインターフェース回路、前記第2ロジック回路及び前記第2データ線駆動回路が配置されても良い。この場合も、熱源となる第1,第2高速シリアルインターフェース回路を、画素回路に対して分散配置できるので、画素回路に対して偏った熱源の影響を弱めることができる。9本発明の他の態様は、上述したアクティブマトリクス基板と、前記アクティブマトリクス基板の前記複数の画素と対向する共通電極を有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に配置される電気光学素子と、を有する電気光学装置を定義している。10本発明のさらに他の態様は、上述の電気光学装置を有する電子機器を定義している。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.第1実施形態1.1.アクティブマトリクス基板上のレイアウト図1は、本発明の第1実施形態に係るアクティブマトリクス基板の概略平面図である。各種回路が形成されるアクティブマトリクス基板のベースはシリコン基板広義には半導体基板であり、シリコン基板10上に画素回路20と他の各種回路が形成される。シリコン基板10は矩形に形成され、互いに平行な第1,第2長辺12A,12Bと、互いに平行な第1,第2短辺14A,14Bを輪郭線として有する。シリコン基板10上にて最大面積を占める画素回路20も矩形に形成され、画素回路20の長辺はシリコン基板10の第1,第2長辺12A,12Bと平行である。画素回路20は、複数の走査線22と、複数の走査線22と交差する複数のデータ線24と、複数の走査線22の各1本と複数のデータ線24の各1本に各々が接続された複数の画素26とを含む。図1では、複数の走査線22はシリコン基板10の第1,第2長辺12A,12Bと平行に配置され、複数のデータ線24がシリコン基板10の第1,第2短辺14A,14Bと平行に配置されている。複数の画素26は、薄膜トランジスタTFT等で形成される画素スイッチと、保持容量とを含むことができる。シリコン基板10には、画素回路20の他に、画素回路20駆動に必要な次の各種回路等が形成される。入力パッド部30は、シリコン基板10の少なくとも一辺例えば第1短辺12Aに沿って形成された複数のパッドを含む。高速シリアルインターフェース回路40は、入力パッド部30の複数のパッドを介して入力された差動信号をシングルエンド信号のパラレル信号に変換する。ロジック回路50図1では第1,第2ロジック回路50A,50Bは、高速シリアルインターフェース回路からのデータに基づいて階調データを生成する。データ線駆動回路60は、ロジック回路50からの階調データに基づいて複数のデータ線24を駆動する。走査線駆動回路70図1では第1,第2走査線駆動回路70A,70Bは、高速シリアルインターフェース回路40からの水平垂直同期信号に基づいて複数の走査線22を駆動する。データ線駆動回路60は、画素回路20のY方向の例えば一端の第1長辺12A側にて、シリコン基板10の第1長辺12Aと平行に配置される。シリコン基板10の第1長辺12Aとデータ線駆動回路60との間には、第2ロジック回路50Bが配置される。走査線駆動回路70は、シリコン基板10の第1,第2短辺14A,14Bと平行に配置され、図1では第1,第2走査線駆動回路70A,70Bが画素回路20のX方向での両側に配置されている。第1走査線駆動回路70Aは複数の走査線22の一部を駆動し、第2走査線駆動回路70Bは複数の走査線22の他の一部を駆動する。ここで、図1に示すレイアウトでは、シリコン基板10の少なくとも一辺例えば第1短辺14Aと画素回路20との間で、第1短辺14A側から順に、入力パッド部30、高速シリアルインターフェース回路40、第1ロジック回路50A及び第1走査線駆動回路70Aが配置されている。このようなレイアウトによれば、次の効果を奏することができる。先ず、インターフェースとして高速シリアルインターフェース回路40を用いることで、入力パッド部30に必要なパッド数はデータ線24の本数よりも格段に少なくて済むため、特許文献1の図16とは異なり、入力パッド部30の全長は画素回路20の長辺よりも短くできる。このため、入力パッド部30を図1に示すようにシリコン基板10の第1短辺14Aと平行に配置しても、シリコン基板10は大型化しない。それにより、特許文献1の図2に示す従来の多くの液晶表示装置のレイアウト以外の回路レイアウトが可能になり、レイアウトの自由度が広がる。次に、シリコン基板10上に画素回路20の他に各種回路30~70を搭載しながら、熱源となる高速シリアルインターフェース回路40を画素回路20から遠ざけて配置することができる。画素回路20と高速シリアルインターフェース回路40との間には、第1ロジック回路50Aと第1走査線駆動回路70Aが介在するからである。ここで、アクティブマトリクス基板と対向基板との間に液晶を封入して形成される液晶表示装置広義には電気光学装置では、画素回路20の領域に形成される表示画面の近くに発熱源が配置されると、発熱源に近い箇所にて液晶の応答速度が速くなる。液晶の応答速度が変わると色の見え方が異なり、面内での表示品質の均一性が損なわれる。本実施形態では、熱源となる高速シリアルインターフェース回路40を画素回路20から遠ざけて配置することで、表示品質の面内均一性を高めることができる。しかも、図1のレイアウトによれば、第1ロジック回路50Aはシリコン基板10の第1短辺14Aと平行に配置されるので、第1,第2長辺12A,12Bと平行に配置される場合と比較すると、Y方向の全長が短くなる分だけX方向の寸法が大きくなる。本実施形態では、ロジック回路50を第1,第2ロジック回路50A,50Bの2つに分割している。それにより、第1ロジック回路50AのX方向の寸法を過度に大きくすることなく、熱源となる高速シリアルインターフェース回路40を画素回路20から遠ざけることができる。次に、シリコン基板10上に設けられる他の回路及びパッド等について説明する。先ず、画素回路20のY方向にてデータ線駆動回路60とは反対側に、テスト回路80を設けることができる。さらに、シリコン基板10上には複数のテストパッド82が設けられる。テスト回路80は、複数のデータ線24を選択的に複数のテストパッド82に接続して、例えばテスト信号を画素26の保持容量に書き込み、それを読み出して検査するものである。次に、シリコン基板10の複数の箇所に、温度センサー84を設けることができる。このアクティブマトリクス基板を用いたプロジェクターでは、ランプの光が熱源となり、上述した通り画質に悪影響を及ぼす。プロジェクターでは風量を変え、あるいは水冷のパワーを変えて熱を逃がしており、その調整のために画素周辺と熱源である高速シリアルインターフェース回路40の近くにも温度センサー84を設けている。シリコン基板21には、図示しない対向基板と接続するための複数の接続部86が設けられる。この接続部86は、シリコン基板10に設けた例えばAlパッドであり、対向基板上に設けられる透明電極ITOパッドとの間に銀の素材を用いて接続される。対向基板にはITOから成る共通電極COMが設けられる。この共通電極を、Alパッド86-Au銀-ITOパッドから成る銀点パッドを介して駆動するためのCOMプリバッファー88が、シリコン基板10上に設けられている。1.2.高速シリアルインターフェース回路図2は、図1に示す高速シリアルインターフェース回路40を概略的に示している。高速シリアルインターフェース回路40では、高速シリアルバス及び入力パッド部30を介して送られてきた3チャンネルの差動信号D0/D0-、D1/D1-、D2/D2-をレシーバー回路42A~42Cでシングルエンドの出力信号に変換し、さらにシリアル/パラレル変換回路44でパラレル信号に変換する。クロック受信用のレシーバー回路42Dは、差動信号CLK/CLL-をシングルエンドの出力信号に変換してPLL回路46に出力する。ここで、図示しない送信側の高速シリアルインターフェース回路では、例えばR,G,Bの3色に対応する画像データTX_R、TX_G、TX_Bと、垂直同期信号TX_VSと、水平同期信号TX_HSと、データイネーブル信号TX_DEと、をシリアルデータに変換した後、トランスミッター回路で3チャンネルの差動信号D0/D0-、D1/D1-、D2/D2-、として出力する。なお、垂直同期信号TX_VSと、水平同期信号TX_HSと、データイネーブル信号TX_DE等を制御信号と称する。また、クロック信号TX_PCLKは、トランスミッター回路から差動信号CLK/CLK-として出力される。よって、図2に示す受信側の高速シリアルインターフェース回路40でも、送信側データに対応する画像データRX_R、RX_G、RX_Bと、垂直同期信号RX_VSと、水平同期信号RX_HSと、データイネーブル信号RX_DEと、クロック信号TX_PCLKとを出力することができる。図3に、入力パッド部30を介してレシーバー回路42A~42Bに入力される差動信号の構成と、PLL回路44で生成される多相クロックの一例を示す。差動信号D0によって、クロック信号CLKの1周期の期間に、R7~R0、VS、CPからなる10bitのデータが送られるが、これらのデータは、多相クロックCLK0~CLK9CLK3~CLK8は図示していないの立ち上がりエッジEG0~EG9EG3~EG8は図示していないに同期して、シリアル/パラレル変換回路44でパラレル信号に変換される。また、PLL回路46からはクロック信号RX_PCLKが出力される。高速シリアルインターフェース回路40からの画像データRX_R、RX_G、RX_Bと、データイネーブル信号RX_DEと、水平同期信号RX_HSと、クロック信号RX_PCLKは、ロジック回路50第1,第2ロジック回路50A,50Bに入力され。高速シリアルインターフェース回路40からの水平同期信号RX_HSと、垂直同期信号RX_VSとは、走査線駆回路70第1,第2走査線駆動回路70A,70Bに入力される。1.3.ロジック回路及びデータ線駆動回路図4に、図1のロジック回路50及びデータ線駆動回路60の構成例を示す。ロジック回路50は、例えば、シフトレジスター51、ラインラッチ52、53、多重化回路54及びマルチプレクス駆動制御部55を含んでいる。ロジック回路50はロジック信号を出力するものである。ロジック信号に基づいて動作するデータ線駆動回路60は、例えば、基準電圧発生回路61、DAC62データ電圧生成回路、データ線駆動バッファー63を含んでいる。シフトレジスター51は、クロック信号RX_CLKに同期して隣接するフリップフロップにデータイネーブル信号RX_DEを順次シフトする。ラインラッチ52には、例えば18ビット6ビット階調データ×3RGB各色単位で画像データ階調データRX_R、RX_G、RX_Bが入力される。ラインラッチ52は、この階調データを、シフトレジスター51で順次シフトされたデータイネーブル信号RX_DEに同期してラッチする。ラインラッチ53は、高速シリアルインターフェース回路40から供給される水平同期信号RX_HSに同期して、ラインラッチ52でラッチされた1水平走査単位の階調データをラッチする。多重化回路54は、ラインラッチ53において各データ線に対応してラッチされた3本のデータ線分の階調データを時分割多重する。マルチプレクス駆動制御部55は、データ電圧供給線の時分割タイミングを規定するマルチプレクス制御信号を生成し、1水平走査期間内に、マルチプレクス制御信号RSEL、GSEL、BSELを順番にアクティブにする。多重化回路54は、マルチプレクス制御信号に基づいて、階調電圧を時分割でデータ電圧供給線に供給するように多重化を行う。なお、マルチプレクス制御信号は、液晶パネルのデマルチプレクサーにも供給される。基準電圧発生回路61は、例えば64種類の基準電圧を生成する。基準電圧発生回路61によって生成された64種類の基準電圧は、DAC62に供給される。DAC62は、多重化回路54からのデジタルの階調データに基づいて、基準電圧発生回路61からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を各データ線に出力する。データ線駆動バッファー63は、複数のデータ線24毎に設けられたボルテージフォロワ接続の演算増幅器OPCが、DAC62からのデータ電圧をバッファリングしてデータ線24に出力し、データ線24を駆動する。なお、ロジック回路50を構成する各回路51~55を2分割して、信号上流側の回路を第1ロジック回路50Aとし、信号下流側の回路を第2ロジック回路50Bとすることができる。あるいは、ロジック回路50を、高速シリアルインターフェース回路40からのデータをマルチ数分または出力の奇数と偶数とに分けてデータ伝送する第1ロジック回路50Aと、図4に示す各回路51~55から成る第2ロジック回路50Bとに分割しても良い。2.第2実施形態図5は、本発明の第2実施形態に係るアクティブマトリクス基板の概略平面図である。図5は、図1とは異なり、複数の走査線22はシリコン基板10の第1,第2短辺14A,14Bと平行に配置され、複数のデータ線24がシリコン基板10の第1,第2長短辺12A,12Bと平行に配置されている。このために、ロジック回路50は図1のように第1,第2ロジック回路50A,50Bに分割されずに、シリコン基板10の短辺14Aと平行に配置されている。データ線駆動回路60は、シリコン基板10の第1短辺14Aと平行に、画素回路20とロジック回路50との間に配置されている。また、第1,第2走査線駆動回路70A,70Bは、シリコン基板10の第1,第2長辺12A,12Bと平行に、画素回路20のY方向での両側に配置されている。テスト回路80は、シリコン基板10の第2短辺14Bと平行に、画素回路20のX方向にてデータ線駆動回路60とは反対側に配置されている。図5に示す第2実施形態でも、図1に示す第1実施形態と同様な効果を奏することができる。つまり、高速シリアルインターフェース回路40を用いることで、パッド数を削減した入力パッド部30をシリコン基板10の第1短辺14Aに沿って配置するレイアウトを採用できる。また、熱源となる高速シリアルインターフェース回路40と画素回路20との間には、ロジック回路50及びデータ線駆動回路60が介在され、熱源となる高速シリアルインターフェース回路40を画素回路20から遠ざけることができる。ただし、ロジック回路50が分割されないので、シリコン基板10のX方向の寸法は、図1よりも拡大する。なお、図5において走査線駆動回路70を第1,第2走査線駆動回路70A,70Bに分割しなくても良い。図1とは異なり走査線駆動回路70をシリコン基板10の第1,第2長辺と平行に配置できる結果、走査線駆動回路70の全長を長くでき、片側にのみ配置で切るからである。また、走査線22の寸法が短くなるので、片側にのみ走査線駆動回路70を配置しても、寄生抵抗などに起因した信号波形の劣化は生じ難い。3.第3実施形態図6は、本発明の第3実施形態を示している。図6は、図5に示す入力パッド部30を第1,第2入力パッド部30A,30Bに分割し、高速シリアルインターフェース回路40を第1,第2高速シリアルインターフェース回路40A,40Bに分割し、ロジック回路50を、第1,第2ロジック回路50A,50Bに分割し、データ線駆動回路60を第1,第2データ線駆動回路60A,60Bに分割している。第1入力パッド部30A、第1高速シリアルインターフェース回路40A、第1ロジック回路50A及び第1データ線駆動回路60Aは、図2及び図4に示す回路によって複数のデータ線24の一部を駆動する。第2入力パッド部30A、第2高速シリアルインターフェース回路40B、第2ロジック回路50B及び第2データ線駆動回路60Bは、図2及び図4に示す回路によって複数のデータ線24の他の一部を駆動する。そして、シリコン基板10の第1短辺14Aと画素回路20との間に、シリコン基板10の第1短辺14A側から順に、第1入力パッド部30A、第1高速シリアルインターフェース回路40A、第1ロジック回路50A及び第1データ線駆動回路60Aが配置される。同様に、シリコン基板10の第2短辺14Bと画素回路20との間に、シリコン基板10の第2短辺14B側から順に、第2入力パッド部30B、第2高速シリアルインターフェース回路40B、第2ロジック回路50B及び第2データ線駆動回路60Bが配置される。こうすると、熱源となる第1,第2高速シリアルインターフェース回路40A,40Bを、画素回路20を中心として線対称で分散配置できるので、画素回路20に対して偏った熱源の影響を弱めることができる。しかも、第1,第2高速シリアルインターフェース回路40A,40Bにより分割された熱源は、それぞれ介在する回路50A及び60A、または50B及び60Bにより、画素回路20から遠ざけられる。なお、図6においても、図5と同じ理由により、走査線駆動回路70を第1,第2走査線駆動回路70A,70Bに分割しなくても良い。4.第4実施形態図7は、本発明の第4実施形態を示している。図7では、複数の走査線22はシリコン基板10の第1,第2長辺12A,12Bと平行に配置され、複数のデータ線24がシリコン基板10の第1,第2短辺14A,14Bと平行に配置されている。この点で、図7は図1と同様であり、図5及び図6とは異なる。図7が図1と異なる点は、入力パッド部30の複数のパッドが配列される方向が、図1のように第1短辺14Aと平行ではなく、第1長辺12Aと平行である点である。従って、図7では、シリコン基板10の第1長辺12Aと画素回路20との間で、第1長辺12A側から順に、入力パッド部30、高速シリアルインターフェース回路40、ロジック回路50及びデータ線駆動回路60が配置されている。この場合も、高速シリアルインターフェース回路40を用いることで入力パッド部30のパッド数を削減できる。ただし、第1~第3実施形態のように入力パッド部30を第1短辺14Aに沿って配置するレイアウトは、図7では採用されていない。しかし、第1~第4実施形態のように多くのバリエーションで回路レイアウトが実現できたのは、シリコン基板10上に高速シリアルインターフェース回路40を形成したことに起因している。図7の実施形態でも、熱源となる高速シリアルインターフェース回路40と画素回路20との間には、ロジック回路50及びデータ線駆動回路60が介在され、熱源となる高速シリアルインターフェース回路40を画素回路20から遠ざけることができる。5.第5実施形態図8は、本発明の第5実施形態を示している。図8では、図7に示す入力パッド部30を第1,第2入力パッド部30A,30Bに分割し、高速シリアルインターフェース回路40を第1,第2高速シリアルインターフェース回路40A,40Bに分割し、ロジック回路50を、第1,第2ロジック回路50A,50Bに分割し、データ線駆動回路60を第1,第2データ線駆動回路60A,60Bに分割している。第1ロジック回路50Aはさらに、第1-1ロジック回路50A-1と第1-2ロジック回路50A-2に分割され、第2ロジック回路50Bはさらに、第2-1ロジック回路50B-1と第2-2ロジック回路50B-2に分割されている。また、テスト回路80も、第1,第2テスト回路80A,80Bに分割されている。第1入力パッド部30A、第1高速シリアルインターフェース回路40A、第1ロジック回路50A及び第1データ線駆動回路60Aは、図2及び図4に示す回路によって複数のデータ線24の一部を駆動する。第2入力パッド部30A、第2高速シリアルインターフェース回路40B、第2ロジック回路50B及び第2データ線駆動回路60Bは、図2及び図4に示す回路によって複数のデータ線24の他の一部を駆動する。そして、シリコン基板10の第1長辺12Aと画素回路20との間に、第1長辺12A側から順に、第1入力パッド部30A、第1高速シリアルインターフェース回路40A、第1ロジック回路50A第1-1ロジック回路50A-1及び第1データ線駆動回路60Aが配置される。第1ロジック回路50Aが第1-1ロジック回路50A-1と第1-2ロジック回路50A-2に分割される場合には、第1-2ロジック回路50A-2は、第1高速シリアルインターフェース回路40AとX方向にて隣接して配置できる。第1テスト回路80Aは、第1データ線駆動回路60AとX方向にて隣接して配置することができる。また、シリコン基板10の第2長辺12Bと画素回路20との間に、第2長辺12B側から順に、第2入力パッド部30B、第2高速シリアルインターフェース回路40B、第2ロジック回路50B第2-1ロジック回路50B-1及び第2データ線駆動回路60Bが配置される。第2ロジック回路50Bが第2-1ロジック回路50B-1と第2-2ロジック回路50B-2に分割される場合には、第2-2ロジック回路50B-2は、第2高速シリアルインターフェース回路40BとX方向にて隣接して配置できる。第2テスト回路80Bは、第2データ線駆動回路60BとX方向にて隣接して配置することができる。第5実施形態によれば、第4実施形態の効果を奏することができる上に、第3実施形態の効果も奏することができる。つまり、熱源となる第1,第2高速シリアルインターフェース回路40A,40Bを、画素回路20を中心として線対称で分散配置できるので、画素回路20に対して偏った熱源の影響を弱めることができる。しかも、第1,第2高速シリアルインターフェース回路40A,40Bにより分割された熱源は、それぞれ介在する回路50A50A-1及び60A、または50B50B-1及び60Bにより、画素回路20から遠ざけられる。6.電気光学装置電気光学装置である液晶表示装置100は、図9に示すアクティブマトリクス基板110と、アクティブマトリクス基板110の複数の画素26を含む画素回路20と対向する共通電極図示せずを有する対向基板120とを含む。2つの基板110,120を、例えば図示しないスペーサーを介して対向配置し、2つの基板110,120間に液晶電気光学素子を封入して、液晶表示装置100が形成される。2つの基板110,120は、アクティブマトリクス基板110に設けられた複数のAlパッド86と、対向基板120側のITOパッドとを銀素材で接続した銀点パッドを介して電気的に接続される。それにより、図1等に示すCOM駆動バッファー88が複数の銀点パッドを介して、対向基板120に形成された共通電極COMを駆動できる。7.電子機器図10のプロジェクター200は、ライトバルブとして機能する液晶表示装置100を含んで構成される。液晶表示装置100は、大別して液晶パネル112とその駆動回路114を含む。プロジェクター200は、液晶表示装置100に加えて、表示情報出力源210、表示情報処理回路220、クロック発生回路230及び電源回路240を含んで構成される。表示情報出力源210は、ROMReadOnlyMemory及びRAMRandomAccessMemory、光ディスク装置等のメモリー、画像信号を同調して出力する同調回路等を含み、クロック発生回路230からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路220に出力する。表示情報処理回路220は、増幅極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示情報処理回路220は、上述した送信側の高速シリアルインターフェース回路を含み、シリアルバスを介して、画像データやクロック等を差動信号として液晶表示装置100に伝送する。電源回路240は、上述の各回路に電力を供給する。なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できる。例えば、データ信号線及び走査信号線の駆動方式は、図2及び図3に示す画像データ、制御信号及びクロック信号に基づいて駆動するものに限らない。例えば特開2007-148417号公報、特開2001-100707号公報または特願2010-202172号に記載された等間隔サブフレーム駆動方式を採用し、その駆動に必要な画像データ、制御信号及びクロック信号差動信号として入力するものであっても良い。"