"基板120の表面215上に取外し可能なカバー195、195’、195’’を設置するステップであって、前記基板は前記表面上に位置決めされる第1の半導体チップ110を含み、前記第1の半導体チップは第1の側壁170を含み、前記取外し可能なカバーは前記第1の側壁に対向して位置決めされる第2の側壁200を含むステップと、前記第1の半導体チップと前記表面との間に第1のアンダーフィル155を設置するステップであって、前記第2の側壁は、前記第1のアンダーフィルの流れに対する障壁を提供するステップと、を含む製造方法。前記取外し可能なカバーは、前記第1のアンダーフィルが設置された後に前記表面から取り外される、請求項1の方法。前記取り外しは、前記取外し可能なカバーを持ち上げる、または分解するステップを含む、請求項2の方法。前記第1の半導体チップに対して電気試験を実行するステップを含む、請求項2の方法。前記取外し可能なカバーを取り外すステップと、前記第1の半導体チップに隣接する前記表面上に第2の半導体チップ115を取り付けるステップとを含む、請求項1の方法。前記第2の半導体チップは、前記第1のアンダーフィルに当接する第3の側壁190を含む、請求項5の方法。前記第2の半導体チップと前記表面との間に第2のアンダーフィル180を設置するステップを含む、請求項6の方法。前記基板は、半導体チップを含む、請求項1の方法。前記基板は、キャリア基板およびインターポーザの内の1つを備える、請求項1の方法。基板120’の表面上に取外し可能なカバー195’’’’’を設置するステップであって、前記基板は前記表面上に位置決めされる第1の半導体チップ110を含み、前記第1の半導体チップは第1の側壁170および前記第1の側壁に隣接する第2の側壁295を含み、前記カバーは前記第1の側壁に対向して位置決めされる第3の側壁305および前記第2の側壁に対向して位置決めされる第4の側壁300を含むステップと、前記第1の半導体チップと前記表面との間に第1のアンダーフィルを設置するステップであって、前記第3の側壁および前記第4の側壁は前記第1のアンダーフィルの流れに対する障壁を提供するステップと、を含む製造方法。前記取外し可能なカバーは、前記第1のアンダーフィルが設置された後に前記表面から取り外される、請求項10の方法。前記取り外しは、前記取外し可能なカバーを持ち上げる、または分解するステップを含む、請求項11の方法。前記第1の半導体チップに対して電気試験を実行するステップを含む、請求項11の方法。前記取外し可能なカバーを取り外すステップと、前記第1の半導体チップに隣接する前記表面に第2の半導体チップを取り付けるステップとを含む、請求項10の方法。前記基板は、キャリア基板およびインターポーザの内の1つを備える、請求項10の方法。表面215を含む基板120と、前記表面上に位置決めされ、第1の側壁170を含む第1の半導体チップ110と、前記表面上に位置決めされる取外し可能なカバー195、195’、195’’であって、前記第1の側壁に対向して位置決めされる第2の側壁200を含む取外し可能なカバーと、を備える装置。前記第1の半導体チップと前記表面との間に第1のアンダーフィル155を備え、前記第2の側壁は、前記第1のアンダーフィルの流れに対する障壁となる、請求項16の装置。前記第1の半導体チップは第3の側壁を備え、前記取外し可能なカバーは、前記第3の側壁に対向して位置決めされる第4の側壁を備える、請求項16の装置。表面215を含む基板120と、前記表面上に位置決めされ、第1の側壁170を含む第1の半導体チップ110と、前記第1の半導体チップと前記表面との間に位置決めされているアンダーフィル155であって、前記第1の側壁から離れる方向に向く第2の側壁175を有する隅肉165を含むアンダーフィル155と、前記表面上に位置決めされ、前記第2の側壁に当接する第3の側壁190を含む、第2の半導体チップ115と、を備える装置。表面215を含む基板120と、前記表面上に位置決めされ、第1の側壁170を含む第1の半導体チップ110と、前記第1の半導体チップと前記表面との間に位置決めされているアンダーフィル155であって、前記第1の側壁から離れる方向に向き、且つ、前記第1の側壁と実質的に平行な第2の側壁175を有する隅肉165を含むアンダーフィル155と、前記表面上に位置決めされ、前記第2の側壁に面する第3の側壁190を含む第2の半導体チップ115と、を備える装置。表面215を含む基板120と、前記表面上に位置決めされ、第1の側壁170を含む第1の半導体チップ110と、前記第1の側壁から離れる方向に向き、且つ、前記第1の側壁に実質的に平行な第2の側壁190を有する隅肉165を含み、前記第1の半導体チップと前記表面との間に位置決めされているアンダーフィル155であって、前記第1の側壁に対向して位置決めされる第2の側壁200を含む取外し可能なカバー195、195’、195’’を前記基板の前記表面上に設置し、前記第1の半導体チップと、前記第2の側壁が前記第1のアンダーフィルの流れに対する障壁を提供する前記表面との間に設置されることによって位置決めされるアンダーフィルと、前記表面上に位置決めされ、前記第2の側壁に面する第3の側壁190を含む第2の半導体チップ115と、を備える装置。上述された従来のマルチチップモジュールを製作するための従来の方法は、2つの半導体チップの内の第1の半導体チップをインターポーザ上にフリップチップマウントすることと、第1の取り付けられたチップとインターポーザとの間にアンダーフィルを供給することを含む。アンダーフィルは、チップとインターポーザとの間で側面方向に移動し、熱硬化時に、半導体チップの外縁を越えて広がる隅肉を生じさせる。その後、第2の半導体チップがインターポーザにフリップチップマウントされ、第2のアンダーフィルが、第2の取り付けられた半導体チップとインターポーザとの間に位置決めされる。第2の熱硬化に続き、第2のアンダーフィルが、第2の半導体チップの外縁を超えて広がり、通常、第1の半導体チップの第1のアンダーフィルの隅肉に当たる別の隅肉を生じさせる。上述された従来のマルチチップモジュールを製造するための従来の設計規則のセットは、アンダーフィル材料層隅肉のそれぞれの幅を構成しなければならない。したがって、隅肉自体が、2つの隣接する半導体チップ間の最小許容空間に対する制約を提示する。半導体チップおよびパッケージの設計の多くの態様と同様に、モジュールの半導体チップ間の導電性経路等の導体構造の小型化に対する制約は、信号待ち時間の、ならびにおそらく抵抗損失および回線長に関連する他の問題点に起因する電力消費量の削減量に対する制限を提示する。本発明は、上記不利な点の内の1つまたは複数の影響を克服する、または削減するものを提供することを目的とする。本発明の実施形態の一態様に従って、基板の表面上に取外し可能なカバーを設置することを含む製造方法が提供される。基板は、当該基板の表面上に位置決めされる第1の半導体チップを含む。第1の半導体チップは、第1の側壁を含む。取外し可能なカバーは、第1の側壁に対向して位置決めされる第2の側壁を含む。第1のアンダーフィルは、第1の半導体チップと、第2の側壁が第1のアンダーフィルの流れに対する障壁を提供する表面との間に設置される。本発明の実施形態の別の態様に従って、基板の表面上に取外し可能なカバーを設置することを含む製造方法が提供される。基板は、当該基板の表面上に位置決めされる第1の半導体チップを含む。第1の半導体チップは、第1の側壁、および第1の側壁に隣接する第2の側壁を含む。カバーは、第1の側壁に対向して位置決めされる第3の側壁、および第2の側壁に対向して位置決めされる第4の側壁を含む。第1のアンダーフィルは、第1の半導体チップと、第3の側壁および第4の側壁が第1のアンダーフィルの流れに対する障壁を提供する表面との間に設置される。本発明の実施形態の別の態様に従って、表面を有する基板を含む装置が提供される。第1の半導体チップは、基板の表面上に位置決めされており、第1の側壁を含む。アンダーフィルは、第1の半導体チップと基板の表面との間に位置決めされ、第1の側壁に背を向ける第2の側壁を有する隅肉を含む。第2の半導体チップは、基板の表面上に位置決めされており、第2の側壁に当接する第3の側壁を含む。本発明の実施形態の別の態様に従って、表面を有する基板を含む装置が提供される。第1の半導体チップは、基板の表面上に位置決めされており、第1の側壁を含む。アンダーフィルは、第1の半導体チップと基板の表面との間に位置決めされ、第1の側壁に背を向け、第1の側壁に実質的に平行な第2の側壁を有する隅肉を含む。第2の半導体チップは、基板の表面上に位置決めされており、第2の側壁に面する第3の側壁を含む。本発明の実施形態の別の態様に従って、表面を有する基板を含む装置が提供される。第1の半導体チップは、基板の表面上に位置決めされており、第1の側壁を含む。アンダーフィルは、第1の半導体チップと基板の表面との間に位置決めされており、第1の側壁に背を向け、第1の側壁に実質的に平行な第2の側壁を有する隅肉を含む。アンダーフィルは、取外し可能なカバーが、第1の側壁に対向して位置決めされる第2の側壁を含む、基板の表面上に取外し可能なカバーを設置することと、第1の半導体チップと、第2の側壁が第1のアンダーフィルの流れに対する障壁を提供する表面との間にアンダーフィルを設置することによって位置決めされる。第2の半導体チップは、基板の表面上に位置決めされており、第2の側壁に面する第3の側壁を含む。本発明の上述の優位点、および他の優位点は、以下の発明を実施するための形態を読み、図面を参照すると明らかになるであろう。多様なマルチチップスタック配設が開示される。2つ以上の半導体チップが、半導体チップ、インターポーザ、キャリア基板、または何か他のものであってよい基板上にスタックされる。第2の半導体チップおよびおそらく他のものを取り付ける前に、取外し可能なカバーは、第1の取り付けられたチップとインターポーザとの間に設置されるアンダーフィルの側面方向の流れに対する障壁として機能するために、第1の取り付けられたチップの側壁近くのインターポーザの上に位置決めされる。アンダーフィル隅肉形成を制約することによって、チップ対チップの間隔を削減して、付随する待ち時間を改善することができる。ここで追加の詳細を説明する。以下に説明される図面では、複数の図で同一の要素が表示される場合、一般的に参照番号が繰り返される。ここで、図面、特に図1を参照すると、図1には基板25の上に取り付けられる2つの半導体チップ15および20を含む例示的な従来の半導体チップデバイス10の断面図が示されている。基板25は、例示的な実施形態ではインターポーザであるが、キャリア基板または何らかの他のタイプの基板である可能性がある。複数のシリコン貫通ビアTSV30が、インターポーザ25内に形成され、何らかの形式の入力/出力構造に接続されてもよく、インターポーザ25がデバイス不図示の一部と電気的にインターフェースを取ることができる。半導体チップ15は、はんだバンプ35を経由してTSV30の内のいくつかに電気的に接続されてよく、半導体チップ20は、はんだバンプ40の別のグループを経由してTSV30の内の他のいくつかに接続されてよい。インターポーザ25は、しばしばシリコンから構築される。半導体チップ15とインターポーザ25との間の差動CTEの影響を小さくするために、アンダーフィル材料45が半導体チップ15とインターポーザ25との間に導入される。通常、アンダーフィル45の供給は、何らかの幅X1を有する隅肉50を残す毛細管流動を手段とする。半導体チップ20とインターポーザ25との間の空間は、同様に、側面方向の寸法がX2の隅肉60を有するアンダーフィル55で充填される。半導体チップ15およびアンダーフィル45は、通常、最初にインターポーザ25上に位置決めされ、次いで1回または複数回の電気試験が実行されて、半導体15とインターポーザ25の両方の動作を検証する。その後、半導体チップ20およびアンダーフィル55は、インターポーザ25上に位置決めされ、追加の電気試験が実行される。しかしながら、隅肉50および60の側面方向の寸法X1およびX2は、半導体チップ15と20との間の最小間隔X3を制約する。最小間隔X3の大きさに応じて、チップ15および20と、インターポーザ25との間の電源、接地、および信号に対応するためのインターポーザ25におけるまたはインターポーザ25内のどちらかでの電気的な経路設定が制約されることがある。図1に示されている、半導体チップ15および20を取り付けること、ならびにアンダーフィル45および55の供給のための例示的な従来のプロセスは、ここで、処理ステップを受けるインターポーザ25ならびに半導体チップ15および20の連続的な断面図である図2および図3を参照することによって理解され得る。最初に図2を参照すると、半導体チップ15は、従前にインターポーザ25にフリップチップマウントされている。この段階では、アンダーフィル45は、半導体チップ15とインターポーザ25との間の隙間65の中にアンダーフィル45を分散するために使用される、何らかの適切なアプリケータ70および毛管現象によって供給される。アンダーフィル45は、次いで、隅肉50の最終的な幅X1を確立する熱硬化を受ける。この段階で、半導体チップ20もインターポーザ25にフリップチップマウントされてよい。半導体チップ20がインターポーザ25にフリップチップマウントされるのであれば、この段階で、または後の段階で、半導体チップ20は、半導体チップ15からの計画された最小間隔X3で取り付けられる。次に、図3に示されるように、アンダーフィル55が、アプリケータ70により半導体チップ20とインターポーザ25との間の隙間75内に供給される。最終的に、および熱硬化の後で、隅肉60が側面方向寸法X2で配置される。ここでも、最小間隔X3は、それぞれの隅肉50および60の予想される幅X1およびX2に対応するように設計されている。インターポーザ上の2つの半導体チップの間にはるかに小さい最小間隔を提供する半導体チップデバイス100の例示的な実施形態は、断面図である図4を参照することによって理解され得る。半導体チップ装置100は、インターポーザ120の上に取り付けられる半導体チップ110および115を含む。インターポーザ120は、同様に、キャリア基板またはある種類のまたは別の種類の回路基板であってよい、回路基板125に取り付けられてよい。本明細書に説明される取り付け構造および技法は、いずれかの特定の種類の半導体デバイスに限られていない。したがって、半導体チップ110および115は、たとえばマイクロプロセッサ、グラフィックプロセッサ、複合マイクロプロセッサ/グラフィックプロセッサ、特定用途向け集積回路、メモリデバイス、レーザ等のアクティブ光デバイス等の電子機器で使用される無数の異なるタイプの回路装置の内のいずれかであってよく、シングルコアもしくはマルチコアであってよく、または追加のダイスを用いて側面方向にさらにスタックされてもよい。さらに、半導体チップ110および115の内の一方または両方は、いくつかの論理回路を備えた、または備えていないインターポーザとして構成される可能性がある。したがって、用語チップはインターポーザを含み、逆もまた同様である。半導体チップ15および155は、シリコンまたはゲルマニウム等のバルク半導体、もしくはシリコンオンインシュレータ材料等の絶縁体材料上の半導体、もしくはさらに他のタイプの材料から構築されてよい。インターポーザ120は、さまざまな構成をとってよい。通常、構成される場合、インターポーザ120は、半導体チップ110および115の熱膨張率CTEに近いCTEを有し、かつ電気的な経路設定のための複数の内部導体配線およびビアを含む材料複数の場合があるの基板から成ってもよい。シリコン、ゲルマニウム等の多様な半導体材料、または二酸化ケイ素、テトラエチルオルソシリケート等の絶縁体材料さえも使用されてもよい。シリコンは、好ましいCTEおよび成熟した製作プロセスの幅広い可用性という優位点を有する。言うまでもなく、インターポーザは、他の半導体チップ110および115等の集積回路としても製作される可能性がある。どちらの場合でも、インターポーザ120は、ウェハレベルプロセスまたはチップレベルプロセスで製作される可能性がある。実際に、半導体チップ110および115の一方または他方は、ウェハレベルまたはチップレベルのどちらかに基づいて製作され、次いで個片化され、ウェハから個片化されていないインターポーザ30に取り付けられる可能性がある。半導体チップ110および115ならびに回路基板125と電気的にインターフェースをとるために、インターポーザ120は、複数のTSV130を備えてよい。TSV130は、所望により、複数の回線およびトレース、ならびに相互接続ビアから成る多層金属化構造を伴ってよい不可視。実際に、インターポーザ120と関連付けられる電気インターフェース構造は、多種多様の構成をとってよい。この実例的な実施形態では、半導体チップ110は、導電バンプ、導電柱等であってよい複数の相互接続構造135を経由してTSV130に接続されてよい。半導体チップ115は、同様に導電バンプ、導電ピラー等であってよい複数の相互接続構造140を経由してTSV130のいくつかに接続されてよい。回路基板125と電気的にインターフェースをとるために、インターポーザ120は複数の入力/出力構造143を備えてよい。入力/出力構造143は、導電バンプ、導電ピラー等であってよい。このインターポーザ120と回路基板125との間の差動CTEの有害な影響を小さくするために、アンダーフィル材料145は、インターポーザ120と回路基板125との間で供給されてよい。回路基板125には複数の入力/出力構造が備えられており、電気インターフェースに、別の回路基板または他のデバイス不図示等の別の回路デバイスを提供してもよい。この実例的な実施形態の入力/出力装置は、ソルダボール150のボールグリッドアレイから成る。ただし、ピングリッドアレイ、ランドグリッドアレイ等の実質的には任意の他のタイプの相互接続構造、または任意の他のタイプのインターフェース構造が使用されてよい。同様に、回路基板125は、さまざまな構成をとってよい。本例では、半導体チップパッケージ基板、回路カード、または実質的に任意の他のタイプのプリント基板を含む。回路基板125にはモノリシック構造が使用される可能性があるが、より典型的な構成はビルドアップ設計を活用するであろう。この点については、1つまたは複数のビルドアップ層がその上に形成され、追加の1つまたは複数のビルドアップ層がその下に形成される回路基板125は、中央コアから成ってよい。コア自体は、1つまたは複数の層のスタックから構成されてよい。半導体チップパッケージ基板として実装される場合、回路基板125の層の数は4から16以上に変わることができる。ただし、4未満も使用されてよい。いわゆるコアレス設計も使用されてよい。回路基板125の層は、金属相互接続に組み入れられている、多様な周知のエポキシ等の絶縁材料から成ってよい。ビルドアップ以外の多層構成が使用される可能性がある。任意選択で、回路基板125は、周知のセラミックまたはパッケージ基板もしくは他のプリント基板に適切な他の材料から成ってよい。回路基板125には、半導体チップ110および115と、たとえば別の回路基板等の別のデバイスとの間で電力、接地、および信号の転送を提供するために、多くの導体トレースおよびビア、ならびに他の構造体不図示が備えられる。半導体チップ110とインターポーザ120との間の差動CTEの影響に対処するために、アンダーフィル材料155が、半導体チップ110とインターポーザ120との間の隙間160内に供給される。アンダーフィル155は、半導体チップ110の側壁170に近接する相対的に狭い隅肉165だけを含む。隅肉165は、相対的に垂直な側壁175を有してよい。半導体チップ115は、同様に、チップ115とインターポーザ120との間の隙間185で供給されるアンダーフィル180を備える。アンダーフィル155および180を位置決めするための例示的な技法のために、アンダーフィル155は、相対的に狭い隅肉165だけを含み、アンダーフィル180は半導体チップ115の側壁190に近接して実質的に何の隅肉も含まない。これは、半導体チップ110および115を非常に狭い間隔X4で互いに近接して位置決めできるようにする利点を有する。たとえば図1、図2、および図3に示されている最小間隔X3に比してはるかに狭い間隔X4は、インターポーザ120と関連付けられた電気経路の付随する短縮を生じさせることができ、したがって待ち時間を短縮し、電気低性能を上げることができる。アンダーフィル145、155、および180は、シリカ充填剤を含むもしくは含まないエポキシ樹脂等の周知のエポキシ材料およびフェノール樹脂等から構成されてよい。2つの例は、Namicsから入手可能な8437-2型および2BD型である。インターポーザ120に半導体チップ110を取り付け、アンダーフィル155を位置決めするための例示的な方法は、図5、図6、および図7を参照し、最初に断面図である図5を参照することによって理解され得る。図5は、半導体チップ110がインターポーザ120に取り付けられ、相互接続構造135を経由してインターポーザ120と電気的にインターフェースがとられた後のインターポーザ120を示している。この段階で、TSV130は、周知の技法を使用してすでにインターポーザ125内に確立されている場合がある。相互接続構造135の構成に応じて、半導体チップ110のインターポーザ120への取り付けは、再流動化プロセスを含み、相互接続構造135と関連付けられたどのようなはんだも一時的に液体化してよい。この段階で、半導体チップ110とインターポーザ120との間の隙間160は開いている。図4に示される、以後に供給されたアンダーフィル155が相対的に狭い隅肉で、および任意選択で、図4に示される相対的に垂直な側壁170とセットアップできるようにするために、カバー195はインターポーザ120上に取り外し自在に位置決めされ、側面方向セットは、図4に示される半導体チップ110,115間の好ましい空間X4に一致し、半導体チップ110の側壁170から離れている。カバー195は図5に示されるように簡略なボックスであってもよいし、または以後の図で示されるような無数の他の配設のいずれかであってもよい。カバー195の重要な特徴は、半導体チップ110の側壁170に面する側壁200である。側壁200は、チップ110の側壁170から離れる方向へのアンダーフィルの側面方向の移動に対する障壁として機能する。図4に示されるアンダーフィル材料155の以後の塗布の間にカバー195を定位置に保持するために、さまざまな技法が使用されてよい。たとえば、カバー195は、その自重によって単に定位置に保持されるだけでよい。任意選択で、カバー195は、1つまたは複数の強磁性物質から構築され、次いで永久磁石または電磁石であってよい磁石205によって定位置に保持されてよい。磁石205は、インターポーザ120の下面210を背にして位置決めされ、インターポーザ120の上面215に向かってカバー195を引っ張るために使用されてよい。アンダーフィル155は、著しい接着特性を有してよい。したがって、カバー195は、テフロン登録商標等の適切な物質で覆われて、事後のアンダーフィル取り外しを容易にしてよい。カバー195の追加の詳細は、インターポーザ120、半導体チップ110、およびカバー195の斜視図である図6を参照することによって理解され得る。相互接続構造135のいくつかが見えることに留意されたい。ここで、半導体チップ110は、長さまたは幅であってよい寸法Y1を有してよい。カバー195は、半導体チップ110の側面方向寸法Y1にほぼ等しく、またはおそらく半導体チップ110の側面方向寸法Y1よりも大きくあるべき対応寸法Y2を有することが望ましい。寸法Y2のこの選択は、供給および以後の熱硬化の間における、半導体チップ110の側壁170から離れるいかなるアンダーフィルの不必要な側面方向の移動も妨げる。ここで図5と同様の断面図である図7に注目する。カバー195が定位置にある状態で、アンダーフィル155は、適切なアプリケータ220を経由して供給されてよい。アンダーフィル155は毛管作用によって隙間160の中に進むが、カバー195の壁200によって半導体チップ110の側壁170を越える移動から制約される。このようにして、アンダーフィル155は、所望される側面方向寸法X4の隅肉165と、任意選択の垂直側壁175とで形を成す。この段階で、隅肉165が配置されるように、アンダーフィル155上で適切な硬化プロセスが実行されてよい。側壁175は、任意選択で、半導体チップ110の側壁170に実質的に平行である。ここで、図8も参照すると、図7に示されているカバー195が取り外されてよく、半導体チップ110および/またはインターポーザ120は試験装置230を手段として電気試験に供される。ここで、試験装置230は、概略で、接続235を経由してインターポーザ120に接続されて示されている。接続235が概略表現であり、1本のプローブピン、複数のプローブピン、回路基板上のソケット接続、または実質的には任意の他のタイプの電気的インターフェースであってよいことが理解されるべきである。同様に、試験装置230は、集積回路を試験するために使用される、コンピュータ、特定用途向け集積回路、または実質的に任意の他の診断装置であってよい。試験の目標は、処理のこの段階で、半導体チップ110および/またはインターポーザ120に欠陥があるかどうかを確定することである。半導体チップ110および/またはインターポーザ120がこの段階で欠陥を有する場合、次いで半導体チップ110および/またはインターポーザ120のどちらかが、必要に応じて再加工または廃棄されてよい。次に、図9に示されるように、半導体チップ115は、側壁190がアンダーフィル155の隅肉165に当接するように、インターポーザ120にフリップチップマウントされてよい。これは、半導体チップ110と115との間に上述された所望される側面方向寸法X4を確立する。相互接続構造140は、その構成に応じて、必要な場合、再流動化プロセスを受けてよい。次に、図10に示されるように、アンダーフィル180が、アプリケータ220を介して半導体チップ115とインターポーザ120との間の隙間185内に供給されてよい。アンダーフィル180は、それがアンダーフィル155の隅肉165に当接するまで、毛管作用を手段として隙間185に沿って進む。この段階で、インターポーザ120ならびに半導体チップ110および115は、ここでも図8に示される試験装置230に接続され、電気試験が実行され、半導体チップ115の適切性を確証してよい。このようにして、所望される短い間隔X4が半導体チップ110と115との間に確立されるだけではなく、さらに半導体チップ110およびインターポーザ120の信頼性が、ステップを実行し、半導体チップ115を取り付けることに関連する材料を消費する前に確証される場合がある。上記に提案されるように、図4、図5、図6および図7に示されているカバー195の重要な特徴は、アンダーフィル155の隅肉165の過剰な側面方向の移動に対する障壁として働く側壁200である。その障壁特長は、図4、図5、図6および図7の実例的な実施形態のボックスにより提供されるが、当業者は、多種多様な代替構造が使用されてよいことを理解するであろう。たとえば、図11に絵を用いて示されるように、カバー195’は、半導体チップ110の側面方向寸法Y1に一致するまたはY1を超える側面方向寸法Y2を有する単純な壁として構成されてよい。カバー195’は、ここに開示されている技法のどれかによってインターポーザ120に固定されてよい。ここでも、カバー195’は、所望される間隔X4を介して半導体チップ110の側壁170から側面方向に偏位される。カバーの別の実例的な代替実施形態195’’は、図11と同様の斜視図である図12を参照することによって理解され得る。この実例的な実施形態では、半導体チップ110は、本明細書で他の箇所に説明されるようにインターポーザに取り付けられる。ただし、この実例的な実施形態のカバー195’’は、開放端部250のあるボックス状の構造として構成される。この種の配設は、たとえば空間的に構成されなければならないインターポーザ120の領域255に近接して表面実装型の構造不図示がある場合に望ましいことがある。カバー195’’は、半導体チップ110の側面方向寸法Y1に一致するまたはY1を超える側面方向寸法を有する。カバー195’’は、ここに開示されている技法のどれかを手段としてインターポーザ120に固定されてよい。ここでも、カバー195’’は、所望される間隔X4を経由して半導体チップ110の側壁170から側面方向に偏位される。カバーの別の例示的な代替実施形態195’’’は、図11と同様の斜視図である図13を参照することによって理解され得る。この実例的な実施形態では、半導体チップ110は、インターポーザ120に取り付けられて示されている。ただし、この実例的な実施形態のカバー195’’’は、半導体チップ110の側壁170から離れるアンダーフィルの過剰な側面方向の移動に対する上述された障壁を提供するように設計される側壁255を含むフレーム状の構造として構成される。ここでも、カバー195’’’は、本明細書に説明される方法のどれかによってインターポーザ120に取り外し自在に固定されてよい。カバー195’’’は、半導体チップ110の側面方向寸法Y1に一致するまたは側面方向寸法Y1を超える側面方向寸法を有する。カバー195’’’は、ここに開示されている技法のどれかを手段としてインターポーザ120に固定されてよい。ここでも、カバー195’’’は、所望される間隔X4を経由して半導体チップ110の側壁170から側面方向に偏位される。カバー195’’’は、インターポーザ120の構造を修正することによってインターポーザ125に固定されてよい。この点で、断面14-14で取られる図13の断面図である図14に注目する。ここで、インターポーザ120は、カバー195’’’の側壁255の厚さに対応する大きさに作られた適切な幅で形成されるトレンチ260を備えてよい。トレンチ260は、任意のアンダーフィル材料の供給および/または硬化中にカバー195’’’に対して力がかけられても好ましい間隔X4が維持されるように、カバー195’’’の側面方向の移動を制約する。トレンチ260は、周知のリソグラフィック技法およびエッチング技法、レーザ切断、または他の材料形成技法等の多様な周知の材料整形技法によって形成されてよい。カバー195、195’、195’’または他の開示されている実施形態の何れも適切なトレンチ260と併せて使用されてよいことが理解されるべきである。開示されている実施形態の技術的な目標は、半導体チップ110のためのアンダーフィル155の供給および硬化に続いてインターポーザから取り外し可能であるカバーを活用することである。上記に開示された実施形態では、カバーはインターポーザの上に一時的に設置され、その後、カバーの完全性を破壊することなく持ち上げられる。しかしながら、当業者は、分解される、または他の方法でインターポーザから取り除かれてよいなんらかの形の材料を活用することによって上述された障壁機能性を与えるために適切なカバーが提供されてよいことを理解する。かかるカバーを活用するための例示的な方法は、図15および図16を参照することによって理解され得る。最初に図15を参照すると、図15は、インターポーザ120に取り付けられ、インターポーザ120に本明細書の他の箇所で一般に説明されるインターフェース構造135によって固定される半導体チップ110の断面図である。ここで、例示的な代替カバー195’’’’は、インターポーザ120の表面215に取り付けられ、好ましい最小間隔X4分、半導体チップ110の側壁170から側面方向に離される。しかしながら、カバー195’’’’は、分解できる、または別の方法で破壊的な技法または半破壊的な技法の何れかを使用してインターポーザ120から取り除くことができる1つまたは複数の物質から成ってよい。カバー195’’’’の例示的な材料は、たとえばネガ型フォトレジスト、刺激に応えて相変化する準安定物質、または陽極酸化された炭素さえも含む。カバー195’’’’は、図15に示されるように相対的に嵩のある膜として取り付けられてよい。アプリケータ220を介したアンダーフィル155の供給および適切な硬化プロセスに続き、カバー195’’’’の側壁265に当接する、上述された隅肉165が確立されてよい。次に、図16に示されるように、カバー195’’’’は、半導体チップ110に隣接して別の半導体チップを取り付けることを予想して、カバー195’’’’を分解する、または他の方法で破壊するために、記号270で概略的に表わされる刺激にさらされてよい。ここで、刺激270は、カバー195’’’’の構成および感度に応じてさまざまな形をとってよい。たとえば、刺激270は、容易にカバー195’’’’を破壊できる溶媒またはエッチング液の導入であってよい。カバー195’’’’が相変化物質から構成される場合には、刺激は、たとえば放射線または材料195’’’’をそれ自体でまたはフォトレジスト現像液または他の物質等の別の溶媒の導入を手段として破壊させる他の何らかの刺激である場合がある。カバー195’’’’が取り外された後、インターポーザ120は、本明細書の他の箇所に説明されるように数種の試験および別の半導体チップの取り付けを経ることがある。さらに別の代替例では、カバー195’’’’は、図17に示される適切なリフトテープ275を手段としてインターポーザ120から持ち上げられてよい。他の開示された実施形態と同様に、カバー195’’’’は、半導体チップ110の側壁170から必須側面間隔X4をもってインターポーザ120の表面215に取り付けられてよい。リフトオフテープ270が引っ張られると、カバー195’’’’はインターポーザ120の表面215から持ち上げられてよい。その後、インターポーザ120および半導体チップ110は、本明細書の他の箇所に説明されるように電気試験および追加の半導体チップの取り付けを受けてよい。マルチチップデバイスは、3つ以上の半導体チップで構成されてよい。この状況では、適切なカバーは、所与の半導体チップから、追加の半導体チップが取り付けられる予定である領域の中に流れ込むアンダーフィルの側面方向の制約を可能にするように形作られてよい。かかる設計特徴を組み込んだ例示的な代替実施形態は、斜視図である図18を参照することによって理解され得る。ここで、インターポーザ120’は、インターポーザ120’に取り付けられた半導体チップ110を有する。しかしながら、インターポーザ120’は、2つ以上の半導体チップ不図示の取付けのために予定される領域280および290を有する。したがって、任意のアンダーフィルが半導体チップ110の側壁170および隣接する側壁295から離れて進むことから制約できることが望ましい。したがって、カバー195’’’’’は、それぞれ、半導体チップ110の側壁295および170に面するように構成される側壁300および305をもって製作されてよい。このようにして、アンダーフィルは、アンダーフィルの供給および硬化の間に側壁300および305の存在によって制約される。いうまでもなく、多くの他のさらに複雑な形状が、カバー195’’’’’のために使用されてよい。トレンチおよび磁石等の本明細書に開示される他の特長の何れも、この実施形態とともに使用されてよい。本明細書に開示される例示的な実施形態の何れも、たとえば、半導体、磁気ディスク、光ディスク、または他の記憶媒体等のコンピュータ可読媒体に配置される命令で、もしくはコンピュータデータ信号として実現される場合がある。命令またはソフトウェアは、本明細書に開示される回路構造を合成および/またはシミュレーションする機能を有してよい。例示的な実施形態では、CadenceAPD、CadenceSpectra、Encore等の電子設計自動化プログラムが開示された回路構造を合成するために使用されてよい。結果として生じるコードは、開示されている回路構造を製作するために使用されてよい。本発明は、多様な修正形態および代替形式の影響を受けやすいが、特定の実施形態は、図面中の例によって示され、本明細書に詳細に説明された。しかしながら、本発明が開示されている特定の形に制限されることが意図されていないことが理解されるべきである。むしろ、本発明は、以下の添付特許請求の範囲によって定められる本発明の精神および範囲に含まれるすべての修正形態、均等物、および代替を包含することを目的とする。"