基板の上に非プレーナ型トランジスタフィンを形成することと、前記非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することと、前記非プレーナ型トランジスタゲート及び前記非プレーナ型トランジスタフィンの上に誘電体材料層をコンフォーマルに堆積させることと、前記非プレーナ型トランジスタゲートの側壁に隣接する前記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを実質的に同時に形成するとともに、前記非プレーナ型トランジスタフィンに隣接する前記誘電体材料層を実質的に同時に除去することと、を含む、方法。前記非プレーナ型トランジスタゲートの側壁に隣接する前記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを実質的に同時に形成するとともに、前記非プレーナ型トランジスタフィンに隣接する前記誘電体材料層を実質的に同時に除去することは、前記非プレーナ型トランジスタゲートの上部に近接する前記誘電体材料層の一部の上にキャップ構造を形成することと、前記非プレーナ型トランジスタフィンに隣接する前記誘電体材料層の一部を指向性エッチングすることと、を含む、請求項1に記載の方法。前記誘電体材料層の一部の上にキャップ構造を形成することは、前記誘電体材料層の上に犠牲層を形成することと、前記犠牲層を凹状にして、前記誘電体材料層の一部を露出させることと、前記誘電体材料層の露出された前記一部のエッチング特性を変質させることと、前記犠牲層を除去することと、前記誘電体材料層の前記変質した部分を除去することと、を含む、請求項2に記載の方法。前記誘電体材料層の露出された前記一部のエッチング特性を変質させることは、前記誘電体材料層の露出された前記一部にイオンをドープすることを含む、請求項3に記載の方法。前記誘電体材料層の前記イオンがドープされた部分をアニールすることを更に含む、請求項4に記載の方法。前記非プレーナ型トランジスタゲートに隣接してソース/ドレイン構造を形成することを更に含む、請求項1に記載の方法。ソース/ドレイン構造を形成することは、前記非プレーナ型トランジスタフィンの一部にドーパントを注入することを含む、請求項6に記載の方法。前記非プレーナ型トランジスタフィンの一部にドーパントを注入することは、前記非プレーナ型トランジスタフィンの前記一部にP型ドーパントを注入することを含む、請求項7に記載の方法。前記非プレーナ型トランジスタフィンの一部にドーパントを注入することは、前記非プレーナ型トランジスタフィンの前記一部にN型ドーパントを注入することを含む、請求項7に記載の方法。ソース/ドレイン構造を形成することは、前記非プレーナ型トランジスタフィンの一部を除去し、前記一部をソース/ドレイン構造と置き換えることを含む、請求項6に記載の方法。前記ソース/ドレイン構造を置き換えることは、シリコン含有ソース/ドレイン構造をエピタキシャル形成することを含む、請求項10に記載の方法。基板の上に非プレーナ型トランジスタフィンを形成することと、前記非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することと、前記非プレーナ型トランジスタゲート及び前記非プレーナ型トランジスタフィンの上に誘電体材料層を堆積させることと、前記非プレーナ型トランジスタゲートに隣接する前記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを形成することと、前記非プレーナ型トランジスタゲートに隣接する前記誘電体材料層の一部から非プレーナ型トランジスタフィンスペーサーを形成することと、前記非プレーナ型トランジスタフィンスペーサーの間から前記非プレーナ型トランジスタフィンの少なくとも一部を除去することと、前記非プレーナ型トランジスタゲートスペーサーを除去することなく前記非プレーナ型トランジスタフィンスペーサーを除去することと、を含む方法。非プレーナ型トランジスタゲートスペーサーを形成することと非プレーナ型トランジスタフィンスペーサーを形成することとは、実質的に同時に行われる、請求項12に記載の方法。前記非プレーナ型トランジスタフィンの少なくとも一部を除去することは、前記非プレーナ型トランジスタフィンの少なくとも一部をエッチングすることを含む、請求項12に記載の方法。前記非プレーナ型トランジスタフィンスペーサーを除去することは、前記非プレーナ型トランジスタフィンスペーサーの内面及び外面を非指向性エッチングすることを含む、請求項12に記載の方法。前記非プレーナ型トランジスタフィンの前記除去された部分の代りにソース/ドレイン構造を形成することを更に含む、請求項12に記載の方法。前記ソース/ドレイン構造を形成することは、前記非プレーナ型トランジスタフィンの前記除去された部分の代りにシリコン含有ソース/ドレイン構造をエピタキシャル形成することを含む、請求項16に記載の方法。少なくとも1つの非プレーナ型トランジスタフィンと、前記少なくとも1つの非プレーナ型トランジスタフィンの上に形成された少なくとも1つの非プレーナ型トランジスタゲートであって、前記少なくとも1つの非プレーナ型トランジスタゲートに隣接するスペーサーを備える、少なくとも1つの非プレーナ型トランジスタゲートと、前記少なくとも1つの非プレーナ型トランジスタゲートに隣接する少なくとも1つのソース/ドレイン構造であって、前記少なくとも1つのソース/ドレイン構造に隣接するスペーサーがない、少なくとも1つのソース/ドレイン構造と、を具備する非プレーナ型トランジスタ。前記少なくとも1つのソース/ドレイン構造は、ドーパントが注入された前記少なくとも1つの非プレーナ型トランジスタフィンの一部を含む、請求項18に記載の非プレーナ型トランジスタ。前記ドーパントが注入された前記少なくとも1つの非プレーナ型トランジスタの前記一部は、P型ドーパントが注入された前記非プレーナ型トランジスタフィンの一部を含む、請求項19に記載の非プレーナ型トランジスタ。前記ドーパントが注入された前記少なくとも1つの非プレーナ型トランジスタの前記一部は、N型ドーパントが注入された前記非プレーナ型トランジスタフィンの一部を含む、請求項19に記載の非プレーナ型トランジスタ。前記ソース/ドレイン構造は、エピタキシャル形成されたシリコン含有ソース/ドレイン構造を含む、請求項18に記載の非プレーナ型トランジスタ。以下の詳細な説明では、請求項に係る主題を実施することができる具体的な実施形態を例として示す添付図面を参照する。これらの実施形態は、当業者が本主題を実施するのを可能にするのに十分に詳細に記載されている。様々な実施形態は、異なっていても、必ずしも相互に排他的であるとは限らないことが理解されるべきである。例えば、1つの実施形態に関連する、本明細書に記載された特定の特徴、構造又は特性を、請求項に係る主題の趣旨及び範囲から逸脱することなく他の実施形態で実施することができる。本明細書において1つの実施形態又は一実施形態と言及する場合、それは、その実施形態に関連して記載された特定の特徴、構造又は特性が、本発明の範囲に包含される少なくとも1つの実施態様に含まれることを意味する。したがって、1つの実施形態又は一実施形態においてという句が用いられる場合、それは、必ずしも同じ実施形態を指すとは限らない。さらに、各開示された実施形態における個々の要素の位置又は配置を、請求項に係る主題の趣旨及び範囲から逸脱することなく変更することができることが理解されるべきである。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではなく、主題の範囲は、適切に解釈される添付の特許請求の範囲と、添付の特許請求の範囲に権利が与えられる均等物の全範囲とによってのみ定義される。図面において、幾つかの図を通して、同様の数字は同じか若しくは同様の要素又は機能を指し、図面に記載される要素は、必ずしも互いに正確な縮尺であるとは限らず、むしろ、個々の要素は、本明細書の文脈においてそれらの要素をより容易に理解するために、拡大又は縮小されている場合がある。トライゲートトランジスタ及びFinFET等、非プレーナ型トランジスタの製造では、非プレーナ型半導体本体を使用して、ゲート長が非常に小さい例えば約30nm未満の完全空乏化が可能なトランジスタを形成することができる。これらの半導体本体は、概してフィン状であり、したがって、一般にトランジスタフィンと呼ばれる。例えば、トライゲートトランジスタでは、トランジスタフィンは、バルク半導体基板又はシリコンオンインシュレーター基板の上に形成された上面及び2つの対向する側壁を有している。半導体本体の上面及び側壁に、ゲート誘電体を形成することができ、半導体本体の上面上のゲート誘電体の上に、かつ半導体本体の側壁の上のゲート誘電体に隣接して、ゲート電極を形成することができる。したがって、ゲート誘電体及びゲート電極が半導体本体の3つの面に隣接しているため、3つの別個のチャネル及びゲートが形成される。3つの別個のチャネルが形成されているため、トランジスタがオンとなるときに半導体本体を完全に空乏化させることができる。FinFETトランジスタに関しては、ゲート材料及び電極は半導体本体の側壁にのみ接触し、それにより、トライゲートトランジスタの場合の3つではなく2つの別個のチャネルが形成される。本明細書の実施形態は、非プレーナ型トランジスタ内のソース/ドレイン構造の形成に関し、非プレーナ型トランジスタフィンからソース/ドレイン構造を形成するため、又はソース/ドレイン構造を形成するように非プレーナ型トランジスタフィンを適切な材料と置き換えるために、非プレーナ型トランジスタからフィンスペーサーが除去される。図1は、基板102の上に形成された少なくとも1つの非プレーナ型トランジスタフィン112と非プレーナ型トランジスタフィン112の上に形成された少なくとも1つの非プレーナ型トランジスタゲート122とからなる、トライゲートトランジスタとして示されている非プレーナ型トランジスタ100の斜視図である。本開示の一実施形態では、基板102を単結晶シリコン基板とすることができる。基板102を、シリコンオンインシュレーターSOI、ゲルマニウム、ガリウムヒ素、インジウムアンチモン、テルル化鉛、インジウムヒ素、インジウムリン、ガリウムヒ素、ガリウムアンチモン等のような他のタイプの基板とすることもでき、それらのうちの任意のものをシリコンと結合することができる。図1に示すように、非プレーナ型トランジスタフィン112は、上面114と一対の横方向に対向する側壁、すなわち第1の側壁116及び対向する第2の側壁118とを有することができ、非プレーナ型トランジスタゲート122は、上面134と一対の横方向に対向する側壁、すなわち第1の側壁136及び対向する第2の側壁138とを有することができる。図1に更に示すように、トランジスタフィン上面114の上に又は上面114に隣接して、かつ第1のトランジスタフィン側壁116及び対向する第2のトランジスタフィン側壁118の上に又は側面116及び側壁118に隣接してゲート誘電体層124を形成することにより、非プレーナ型トランジスタフィン112の上にトランジスタゲート122を作ることができる。ゲート誘電体層124の上に又はゲート誘電体層124に隣接してゲート電極126を形成することができる。本開示の1つの実施形態では、トランジスタフィン112は、トランジスタゲート122に対して実質的に垂直な方向に延びている。ゲート誘電体層124を、限定されないが、二酸化ケイ素SiO2、酸窒化ケイ素SiOxNy、窒化ケイ素Si3N4、並びに酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化アルミニウムランタン、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム及び亜鉛ニオブ酸鉛等の高誘電率highk誘電体材料を含む、任意の周知のゲート誘電体材料から形成することができる。さらに、ゲート誘電体層124を、当業者には理解されるように、ゲート電極材料を化学気相成長法CVD、物理気相成長法PVD、原子相成長法ALD等で堆積させ、その後、周知のフォトリソグラフィ技術及びエッチング技術によってゲート電極材料をパターニングすることによる等、周知の技術によって形成することができる。ゲート電極126を、任意の適切なゲート電極材料から形成することができる。本開示の一実施形態において、ゲート電極126を、限定されないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物及び金属酸化物を含む材料から形成することができる。さらに、ゲート電極126を、当業者に理解されるように、ゲート電極材料をブランケット堆積させ、その後、周知のフォトリソグラフィ技術及びエッチング技術によってゲート電極材料をパターニングすること等、周知の技術によって形成することができる。ゲート電極126の反対側に、ソース領域及びドレイン領域図示せずを形成することができる。1つの実施形態において、ソース領域及びドレイン領域を、後述するように、トランジスタフィン112をドープすることによって形成することができる。別の実施形態において、ソース構造及びドレイン構造を、後述するように、トランジスタフィン112の一部を除去し、これらの部分を適切な材料複数の場合もあると置き換えてソース構造及びドレイン構造を形成することによって、形成することができる。図2~図13は、矢印Aに沿った図1の非プレーナ型トランジスタゲート122の側断面図と、矢印Bに沿った図1の非プレーナ型トランジスタフィン112の側断面図とを示す。図2に示すように、非プレーナ型トランジスタゲート122及び非プレーナ型トランジスタフィン112を覆うように、図1の非プレーナ型トランジスタ100の上に誘電体材料層142をコンフォーマルに堆積させることができる。当業者には周知であるように、コンフォーマルに堆積した材料は、コーティングされている物体の露出面全ての上に実質的に同じ厚さで堆積している。誘電体材料層142を、当該技術分野において周知である任意の適切な技術によってコンフォーマルに堆積させることができる、限定されないが二酸化ケイ素SiO2、酸窒化ケイ素SiOxNy、窒化ケイ素Si3N4及び高誘電率誘電体材料を含む、任意の周知のゲート誘電体材料から形成することができる。図3に示すように、図2の誘電体材料層142を、適切なエッチング液を用いて指向性エッチング矢印150として示すにより、かつ非プレーナ型トランジスタゲート上面134に近接する誘電体材料層142の一部を除去する任意の周知の技術によりエッチングして、基板102に隣接する誘電体材料層142を実質的に除去しながら、非プレーナ型トランジスタゲート側壁136及び138に隣接するスペーサー144を形成し、同時に非プレーナ型トランジスタフィン側壁116及び118にスペーサー146を形成することができる。当業者には周知であるように、特定の軸に沿って材料をエッチングするように指向性エッチングを行うことができる。当業者に更に周知であるように、スペーサー例えば要素144及び146は、トランジスタ等の超小型電子素子内の導電性構造の側壁に隣接して、それらの導電性構造を電気的に絶縁するために形成された、薄い誘電体材料層である。後に形成されるソース構造及びドレイン構造以降、まとめてソース/ドレイン構造と呼ぶからの非プレーナ型トランジスタゲート122の分離を画定するために、非プレーナ型トランジスタゲートスペーサー144は必要であるが、後述するように、非プレーナ型トランジスタフィンスペーサー146の形成は、ソース/ドレイン構造の所望の画定及び形成を妨げる可能性があり、又は非プレーナ型トランジスタフィン112のソース/ドレイン構造への所望の変化を妨げる可能性がある。図4~図9は、非プレーナ型トランジスタゲートスペーサー144を除去することなく非プレーナ型トランジスタフィンスペーサー146を除去するプロセスの1つの実施形態を示す。図4に示すように、誘電体材料層142の上に、二酸化ケイ素の化学気相成長で形成された層等、キャップ材料層152を形成することができる。図5に示すように、犠牲層154を、キャップ材料層152の上に形成することができ、キャップ材料層152の一部158を露出させるように凹状にすることができる。犠牲層154の凹状化を、ドライエッチング等の任意のエッチング技術によって達成することができる。図6に示すように、キャップ材料層152の露出部158を、矢印156として示す、高用量イオン注入等で、そのエッチング特性を変化させるように変質させることができる。高用量イオン注入では、注入用量は、キャップ材料層152の注入部の組成が変化するように十分高くなければならない。図7に示すように、犠牲層154を、アッシング及びそれに続く洗浄ステップ並びに高温アニール注入されたイオンを取り込むため等によって除去することができ、変質していないキャップ材料152を、エッチング等によって除去して、非プレーナ型トランジスタゲート上面134に近接する非プレーナ型トランジスタゲート122の上部166に近接してキャップ構造164を形成することができる。当業者には理解されるように、キャップ構造164を、フォトレジスト材料等、任意の適切な材料とすることができることが理解される。図8に示すように、誘電体材料層142に対して指向性エッチング矢印168によって示すを行うことにより、基板102に向かう方向にエッチングすることができる。こうした指向性エッチング168では、誘電体材料層142が基板102及び非プレーナ型トランジスタフィン112に隣接しつつ、キャップ構造164が、非プレーナ型トランジスタゲート122に隣接する誘電体材料層142を保護する。これにより、図9に示すように、誘電体材料層142の実質的に全てが非プレーナ型トランジスタフィン112から除去されて、非プレーナ型トランジスタゲート122に隣接する誘電体材料層142の部分が残ることができる。非プレーナ型トランジスタフィン112から誘電体材料層142の部分が除去されると、図10に示すように、非プレーナ型トランジスタフィン112の少なくとも一部にドーパントを注入して矢印172で示すソース/ドレイン構造174を形成することができる。当業者に理解されるように、ドーパント注入は、半導体材料に、その導電性及び電子特性を変化させる目的で不純物を導入するプロセスである。これは、一般に、まとめてドーパントと呼ばれるP型イオン例えばホウ素又はN型イオン例えばリンのいずれかのイオン注入によって達成される。図10に更に示すように、非プレーナ型トランジスタフィン112の一様なドーピングを達成するために、ドーパントを、非プレーナ型トランジスタフィン112の両側から角度をなしてトランジスタフィン112内に注入する172ことができる。別の実施形態では、図11に示すように、非プレーナ型トランジスタフィン112図9を参照を、エッチング等、当該技術分野において周知の任意の技術によって除去することができる。1つの実施形態では、非プレーナ型トランジスタフィン112を、臭化水素、三フッ化窒素及び六フッ化硫黄等のガスを用いるプラズマエッチングプロセスにより、又は水酸化アンモニウム、水酸化カリウム、水酸化テトラメチルアンモニウム等のような溶液を用いるウェットエッチングにより除去することができる。非プレーナ型トランジスタフィン112が除去されると、図12に示すように、ソース/ドレイン構造182をその適所に形成することができる。限定されないが堆積プロセス、リソグラフィプロセス及びエッチングプロセスを含む任意の周知の製造プロセスにより、ソース/ドレイン構造182を製造することができる。1つの実施形態では、ソース/ドレイン構造182は、エピタキシャル成長したシリコン、シリコンゲルマニウム、シリコン/ゲルマニウム/錫、ゲルマニウム、炭化ケイ素等とすることができ、前述したようにホウ素又はリン等のドーパントを含むことができる。当業者には理解されるように、ソース/ドレイン構造182の製造に使用される材料を、この材料が使用される非プレーナ型トランジスタ100図1を参照に対して実質的に最適な性能を有するように設計することができる。更に別の実施形態では、図3で開始して、図13に示すように、非プレーナ型トランジスタフィンスペーサー146の間から非プレーナ型トランジスタフィン112を除去して、エッチング等、当該技術分野において周知である任意の技術によって開口148を形成することができる。非プレーナ型トランジスタフィン112図3を参照が除去されると、図14に示すように、開口148図13を参照内に適切なソース/ドレイン材料を配置してソース/ドレイン構造184を形成することができる。図14から見ることができるように、ソース/ドレイン構造184の寸法は、非プレーナ型トランジスタ100図1を参照の性能に対して最適ではない可能性がある元の非プレーナ型トランジスタフィン112の寸法によって、実質的に制約される。したがって、ソース/ドレイン構造を形成する前に、非プレーナ型トランジスタフィンスペーサー146を除去することができる。図15に示すように、非プレーナ型トランジスタゲートスペーサー144及び非プレーナ型トランジスタフィンスペーサー146に対して非指向性エッチング矢印192によって示すを行うことができる。当業者には周知であるように、非指向性エッチングは、実質的に同じ速度でエッチングされるように材料の露出面全てをエッチングすることができる。非指向性エッチング192は、非プレーナ型トランジスタフィンスペーサー146の内面146bすなわち開口148内とともに外面146aをエッチングするため、非プレーナ型トランジスタフィンスペーサー146は、非プレーナ型トランジスタゲートスペーサー144の外面144aしかエッチングされない非プレーナ型トランジスタゲートスペーサー144よりも高速なエッチングで除去される。したがって、図16に示すように、非プレーナ型トランジスタフィンスペーサー146図15を参照は除去することができるが、非プレーナ型トランジスタゲートスペーサー144は、薄くなるだけで依然として存在することができる。図16に示すように、非プレーナ型トランジスタフィンスペーサー146図15を参照が除去されると、図12に関して示し考察したように、ソース/ドレイン構造182を形成することができる。本明細書の非プレーナ型トランジスタを形成する1つのプロセスの一実施形態を、図17の流れ図200に示す。ブロック210に定義するように、基板の上に非プレーナ型トランジスタフィンを形成することができる。ブロック220に定義するように、非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することができる。ブロック230に定義するように、非プレーナ型トランジスタゲート及び非プレーナ型トランジスタフィンの上に、誘電体材料層をコンフォーマルに堆積させることができる。ブロック240に定義するように、非プレーナ型トランジスタゲートに隣接する誘電体材料層の一部をスペーサーになるように形成することができる。ブロック250に定義するように、非プレーナ型トランジスタゲートスペーサーの形成と同時に、非プレーナ型トランジスタフィンに隣接する誘電体材料の一部を除去することができる。そして、ブロック260に定義するように、非プレーナ型ソース/ドレイン構造を形成することができる。本明細書の非プレーナ型トランジスタを形成する1つのプロセスの一実施形態を、図18の流れ図300に示す。ブロック310に定義するように、基板の上に非プレーナ型トランジスタフィンを形成することができる。ブロック320に定義するように、非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することができる。ブロック330に定義するように、非プレーナ型トランジスタゲート及び非プレーナ型フィンの上に、誘電体材料層をコンフォーマルに堆積させることができる。ブロック340に定義するように、非プレーナ型ゲートに隣接する誘電体材料層の一部を、非プレーナ型ゲートスペーサーになるように形成することができ、非プレーナ型トランジスタフィンに隣接する誘電体材料層の一部を、非プレーナ型フィンスペーサーになるように同時に形成することができる。ブロック350に定義するように、非プレーナ型トランジスタフィンを除去することができる。ブロック360に示すように、非プレーナ型トランジスタフィンを除去した後に、非プレーナ型トランジスタフィンスペーサーを除去することができる。ブロック370に示すように、非プレーナ型トランジスタフィンスペーサーを除去した後に、非プレーナ型ソース/ドレイン構造を形成することができる。本明細書の主題は、必ずしも図1~図18に示す具体的な応用形態に限定されないことが理解される。当業者には理解されるように、本主題を、他の超小型電子素子製造の用途に適用することができる。さらに、本手段を、超小型電子素子製造分野以外の任意の適切な用途において使用することもできる。このように本発明の実施形態を詳細に説明したが、添付の特許請求の範囲によって定義される発明は、上記説明に示される特定の詳細によって限定されるべきではなく、このとき、本発明の多くの変形形態が、本発明の趣旨又は範囲から逸脱することなくあり得ることが理解される。