"二次電池と、該二次電池に対して充放電すべき外部の電気機器との通信を制御する通信制御部と、前記電気機器との間で認証を行う認証部とを備えるパック電池における前記認証部で認証に係る信号を前記電気機器と授受する方法において、前記通信制御部との間にシリアル通信線を用意し、該シリアル通信線及び前記通信制御部を介して前記信号を授受することを特徴とする信号授受方法。請求項1に記載の信号授受方法を用い、前記通信制御部で1及び0を伝送するパルスの幅が相異なる伝送符号形式によって第1ビット列を前記認証部に伝送する方法であって、レジスタを用意しておき、前記第1ビット列を、NRZ形式によって伝送されるべき第2ビット列に変換し、変換した第2ビット列を前記レジスタに格納し、前記NRZ形式によって1及び0を伝送するパルス幅夫々の計時を繰り返し、計時の都度、前記レジスタに格納された第2ビット列のうちの順次異なる1ビットの値に対応するように、前記シリアル通信線の伝送レベルを異ならせることを特徴とするビット列の伝送方法。変換した第2ビット列を、該第2ビット列の先頭ビットがMSB又はLSBとなるように前記レジスタに格納し、計時を開始する都度、前記レジスタのMSB又はLSBに格納されたビットの値に応じて、前記シリアル通信線の伝送レベルを異ならせ、伝送レベルを異ならせた後に前記レジスタを1ビットだけ左シフト又は右シフトさせることを特徴とする請求項2に記載のビット列の伝送方法。メモリを用意しておき、所定ビット数からなり、前記伝送符号形式によって伝送されるべき複数のビット列の夫々を、前記NRZ形式によって伝送されるべきビット列に変換し、前記複数のビット列の夫々を、変換したビット列に対応付けて前記メモリに記憶し、前記第1ビット列のビット数が前記所定ビット数より多い場合、前記第1ビット列を前記所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記メモリに記憶されているビット列を読み出し、読み出したビット列を連結して第2ビット列の一部又は全部とすることを特徴とする請求項2又は3に記載のビット列の伝送方法。前記第1ビット列のビット数が所定数であり、前記第2ビット列の先頭ビットが調歩同期方式のスタートビットに対応し、調歩同期方式のストップビットに対応するビットを、前記レジスタの前記第2ビット列が格納された位置に続く位置に格納することを特徴する請求項2から4の何れか1項に記載のビット列の伝送方法。二次電池と、該二次電池に対して充放電すべき外部の電気機器との通信を制御する通信制御部と、前記電気機器との間で認証を行う認証部とを備えるパック電池において、前記通信制御部及び認証部間を接続するシリアル信号線を備え、前記認証部は、前記シリアル通信線及び通信制御部を介して認証に係る信号を前記電気機器と授受するようにしてあることを特徴とするパック電池。前記通信制御部は、レジスタと、1及び0を伝送するパルスの幅が相異なる伝送符号形式によって伝送される第1ビット列を、NRZ形式によって伝送されるべき第2ビット列に変換する変換手段と、該変換手段が変換した第2ビット列を前記レジスタに格納する格納手段と、前記NRZ形式によって1及び0を伝送するパルス幅夫々の計時を繰り返す計時手段と、該計時手段による計時の都度、前記レジスタに格納された第2ビット列のうちの順次異なる1ビットの値に対応するように、前記シリアル通信線の伝送レベルを異ならせる伝送手段とを備えることを特徴とする請求項6に記載のパック電池。前記格納手段は、前記変換部が変換した第2ビット列を、該第2ビット列の先頭ビットがMSB又はLSBとなるように前記レジスタに格納するようにしてあり、前記伝送手段は、前記計時手段が計時を開始する都度、前記レジスタのMSB又はLSBに格納されたビットの値に応じて、前記シリアル通信線の伝送レベルを異ならせるようにしてあり、前記伝送手段が伝送レベルを異ならせた後に前記レジスタを1ビットだけ左シフト又は右シフトさせる手段を備えることを特徴とする請求項7に記載のパック電池。所定ビット数からなり、前記伝送符号形式によって伝送されるべき複数のビット列の夫々を、前記NRZ形式によって伝送されるべきビット列に対応付けて記憶する記憶手段を備え、前記変換手段は、前記第1ビット列のビット数が前記所定ビット数より多い場合、前記第1ビット列を前記所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記記憶手段に記憶されているビット列を読み出し、読み出したビット列を連結して第2ビット列の一部又は全部とするようにしてあることを特徴とする請求項7又は8に記載のパック電池。前記第1ビット列のビット数が所定数であり、前記第2ビット列の先頭ビットが調歩同期方式のスタートビットに対応し、調歩同期方式のストップビットに対応するビットを、前記レジスタの前記第2ビット列が格納された位置に続く位置に格納する手段を備えることを特徴する請求項7から9の何れか1項に記載のパック電池。しかしながら、特許文献2に開示された技術では、電子機器の充電回路と電池パックの通信制御部とを接続する第1の通信線とは別に、電子機器の制御回路と電池パックの認証ICとが第2の通信線で接続されるため、回路が高価で煩雑となる問題があった。本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、認証機能を有するパック電池に接続される信号線を削減することが可能な信号授受方法、ビット列の伝送方法及びパック電池を提供することにある。本発明に係る信号授受方法は、二次電池と、該二次電池に対して充放電すべき外部の電気機器との通信を制御する通信制御部と、前記電気機器との間で認証を行う認証部とを備えるパック電池における前記認証部で認証に係る信号を前記電気機器と授受する方法において、前記通信制御部との間にシリアル通信線を用意し、該シリアル通信線及び前記通信制御部を介して前記信号を授受することを特徴とする。本発明に係るビット列の伝送方法は、上述の信号授受方法を用い、前記通信制御部で1及び0を伝送するパルスの幅が相異なる伝送符号形式によって第1ビット列を前記認証部に伝送する方法であって、レジスタを用意しておき、前記第1ビット列を、NRZ形式によって伝送されるべき第2ビット列に変換し、変換した第2ビット列を前記レジスタに格納し、前記NRZ形式によって1及び0を伝送するパルス幅夫々の計時を繰り返し、計時の都度、前記レジスタに格納された第2ビット列のうちの順次異なる1ビットの値に対応するように、前記シリアル通信線の伝送レベルを異ならせることを特徴とする。本発明に係るビット列の伝送方法は、変換した第2ビット列を、該第2ビット列の先頭ビットがMSB又はLSBとなるように前記レジスタに格納し、計時を開始する都度、前記レジスタのMSB又はLSBに格納されたビットの値に応じて、前記シリアル通信線の伝送レベルを異ならせ、伝送レベルを異ならせた後に前記レジスタを1ビットだけ左シフト又は右シフトさせることを特徴とする。本発明に係るビット列の伝送方法は、メモリを用意しておき、所定ビット数からなり、前記伝送符号形式によって伝送されるべき複数のビット列の夫々を、前記NRZ形式によって伝送されるべきビット列に変換し、前記複数のビット列の夫々を、変換したビット列に対応付けて前記メモリに記憶し、前記第1ビット列のビット数が前記所定ビット数より多い場合、前記第1ビット列を前記所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記メモリに記憶されているビット列を読み出し、読み出したビット列を連結して第2ビット列の一部又は全部とすることを特徴とする。本発明に係るビット列の伝送方法は、前記第1ビット列のビット数が所定数であり、前記第2ビット列の先頭ビットが調歩同期方式のスタートビットに対応し、調歩同期方式のストップビットに対応するビットを、前記レジスタの前記第2ビット列が格納された位置に続く位置に格納することを特徴する。本発明に係るパック電池は、二次電池と、該二次電池に対して充放電すべき外部の電気機器との通信を制御する通信制御部と、前記電気機器との間で認証を行う認証部とを備えるパック電池において、前記通信制御部及び認証部間を接続するシリアル信号線を備え、前記認証部は、前記シリアル通信線及び通信制御部を介して認証に係る信号を前記電気機器と授受するようにしてあることを特徴とする。本発明に係るパック電池は、前記通信制御部は、レジスタと、1及び0を伝送するパルスの幅が相異なる伝送符号形式によって伝送される第1ビット列を、NRZ形式によって伝送されるべき第2ビット列に変換する変換手段と、該変換手段が変換した第2ビット列を前記レジスタに格納する格納手段と、前記NRZ形式によって1及び0を伝送するパルス幅夫々の計時を繰り返す計時手段と、該計時手段による計時の都度、前記レジスタに格納された第2ビット列のうちの順次異なる1ビットの値に対応するように、前記シリアル通信線の伝送レベルを異ならせる伝送手段とを備えることを特徴とする。本発明に係るパック電池は、前記格納手段は、前記変換部が変換した第2ビット列を、該第2ビット列の先頭ビットがMSB又はLSBとなるように前記レジスタに格納するようにしてあり、前記伝送手段は、前記計時手段が計時を開始する都度、前記レジスタのMSB又はLSBに格納されたビットの値に応じて、前記シリアル通信線の伝送レベルを異ならせるようにしてあり、前記伝送手段が伝送レベルを異ならせた後に前記レジスタを1ビットだけ左シフト又は右シフトさせる手段を備えることを特徴とする。本発明に係るパック電池は、所定ビット数からなり、前記伝送符号形式によって伝送されるべき複数のビット列の夫々を、前記NRZ形式によって伝送されるべきビット列に対応付けて記憶する記憶手段を備え、前記変換手段は、前記第1ビット列のビット数が前記所定ビット数より多い場合、前記第1ビット列を前記所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記記憶手段に記憶されているビット列を読み出し、読み出したビット列を連結して第2ビット列の一部又は全部とするようにしてあることを特徴とする。本発明に係るパック電池は、前記第1ビット列のビット数が所定数であり、前記第2ビット列の先頭ビットが調歩同期方式のスタートビットに対応し、調歩同期方式のストップビットに対応するビットを、前記レジスタの前記第2ビット列が格納された位置に続く位置に格納する手段を備えることを特徴する。本発明にあっては、認証部及び通信制御部の間に設けられたシリアル通信線と通信制御部とを介して、認証部と電気機器とが認証に係る信号を授受する。これにより、通信制御部と電気機器との間で授受される信号に、認証に係る信号が含まれることとなる。つまり、パック電池の認証部と電気機器とが直接的に信号のやりとりを行わないため、その分だけパック電池及び電気機器間の信号線の数が削減される。本発明にあっては、1及び0を伝送するパルスの幅が相異なる伝送符号形式によって通信制御部から認証部に伝送すべき第1ビット列を、前記パルスの幅が等しいNRZ形式によって伝送されるべき第2ビット列に変換し、変換した第2ビット列をレジスタに格納しておく。そして、NRZ形式によって1及び0を伝送する各パルスの幅を決めるための計時を繰り返し、計時の都度、レジスタに格納されている第2ビット列のうちの順次異なる1ビットの値が1及び0の何れであるかに応じて、認証部に出力される信号の伝送レベルがHレベル及びLレベル負論理の場合は夫々逆のレベルとなるようにする。これにより、第2ビット列をNRZ形式によって伝送した場合のシリアル通信線のパルス波形が、第1ビット列を認証部特有の伝送符号形式によって伝送した場合のシリアル通信線のパルス波形と一致するようになる。本発明にあっては、変換した第2ビット列のMSB又はLSBと、該第2ビット列が格納されたレジスタのMSB又はLSBとが一致するようにしておく。そして、計時を開始する都度、レジスタのMSB又はLSBに格納されているビットの値が1及び0の何れであるかに応じて、認証部に出力される信号の伝送レベルがHレベル及びLレベル負論理の場合は夫々逆のレベルとなるようにした後に、レジスタを1ビット分左シフト又は右シフトさせる。これにより、第2ビット列の各ビットを伝送すべきパルスの幅が一定であることから、第2ビット列が格納されたレジスタを一定の時間間隔で1ビットずつシフトし、夫々のシフト前にMSB又はLSBに格納されているビットの値を、シリアル通信線の出力レベルを決定付けるレジスタに設定するだけで、第2ビット列が認証部に伝送される。本発明にあっては、前記伝送符号形式によって伝送されるべく想定された所定ビット数からなる複数のビット列の夫々を、前記NRZ形式によって伝送されるべきビット列に変換すると共に、変換されたビット列を変換前のビット列の夫々に対応付けてメモリに記憶しておく。そして、前記伝送符号形式によって認証部に伝送すべき第1ビット列のビット数が所定ビット数より多い場合について、第1ビット列を所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記メモリに記憶されているビット列を読み出し、読み出したビット列を連結して第2ビット列の一部又は全部とする。第1ビット列のうち、所定ビット数のビット列によって分割されずに残されたビット又はビット列は、例えばビット毎に変換されて第2ビット列の他の一部となるように連結される。これにより、第1ビット列のビット数が大きい場合であっても、所定ビット数ずつまとめて変換されて連結されるため、第2ビット列への変換が高速且つ容易に行える。本発明にあっては、第1ビット列のビット数が所定数であり、且つ、第1ビット列を第2ビット列に変換したときに第2ビット列の先頭ビットが調歩同期方式のスタートビットに対応するような伝送符号形式で第1ビット列が伝送される。そして、前記レジスタに第2ビット列を格納した後に、格納された第2ビット列の末尾に連結されるようにストップビットを格納する。これにより、先頭ビットがスタートビットに対応する第2ビット列及びストップビットがレジスタに全て格納された後に、調歩同期方式に準拠する第2ビット列の伝送が開始されるため、第2ビット列を調歩同期方式に準拠して伝送する処理の負荷が軽減される。本発明によれば、通信制御部と電気機器との間の通信によって、認証部と電気機器とが認証に係る信号を授受する。従って、認証機能を有するパック電池に接続される信号線を削減することが可能となる。以下、本発明をその実施の形態を示す図面に基づいて詳述する。図1は、本発明の実施の形態に係るパック電池の構成例を示すブロック図である。図中10はパック電池であり、パック電池10は、パーソナルコンピュータPC、携帯端末等の電気機器20に着脱可能に装着される。パック電池10は、例えばリチウムイオン電池からなる電池セル111,112,113,121,122,123,131,132,133を3個ずつ順に並列接続してなる電池ブロック11,12,13を、この順番に直列接続してなる二次電池1を備える。二次電池1は、電池ブロック13の正極及び電池ブロック11の負極が夫々正極端子及び負極端子となるようにしてある。電池ブロック11,12,13の電圧は、夫々独立してA/D変換部4のアナログ入力端子に与えられ、デジタルの電圧値に変換されてA/D変換部4のデジタル出力端子から、マイクロコンピュータからなる制御部5に与えられる。A/D変換部4のアナログ入力端子には、二次電池1に密接して配置されており、サーミスタを含む回路によって二次電池1の温度を検出する温度検出器3の検出出力と、二次電池1の負極端子側の充放電路に介装されており、二次電池1の充電電流及び放電電流を検出する抵抗器からなる電流検出器2の検出出力とが与えられている。これらの検出出力は、デジタルの検出値に変換されてA/D変換部4のデジタル出力端子から制御部5に与えられる。二次電池1の正極端子側の充放電路には、充電電流及び放電電流を夫々遮断するPチャネル型のMOSFET71,72からなる遮断器7が介装されている。MOSFET71,72は、ドレイン電極同士を突き合わせて直列に接続してある。MOSFET71,72夫々のドレイン電極及びソース電極間に並列接続されているダイオードは、寄生ダイオードボディダイオードである。制御部5は、CPU51を有し、CPU51は、プログラム等の情報を記憶するROM52、一時的に発生した情報を記憶するRAM53、各種時間を計時するタイマ54、及びパック電池10内の各部に対して入出力を行うI/Oポート55と互いにバス接続されている。I/Oポート55は、A/D変換部4のデジタル出力端子、MOSFET71,72夫々のゲート電極、電気機器20が有する制御電源部充電部21と通信する通信部9、及び電気機器20との間で認証を行う認証IC6に接続されている。I/Oポート55及び認証IC6間は、シリアル通信線で接続されている。ROM52は、EEPROMElectricallyErasableProgrammableROM又はフラッシュメモリからなる不揮発性メモリである。ROM52には、プログラムの他に、電池容量の学習値、充放電のサイクル数、設定電圧、設定電流及び各種設定データが記憶される。CPU51は、ROM52に予め格納されている制御プログラムに従って、演算及び入出力等の処理を実行する。例えば、CPU51は、250ms周期で電池ブロック11,12,13の電圧値と、二次電池1の充放電電流の検出値とを取り込み、取り込んだ電圧値及び検出値に基づいて二次電池1の残容量を積算してRAM53に記憶させる。CPU51は、また、残容量のデータを生成し、生成したデータを通信部9の図示しないレジスタに書き込むことによって、残容量のデータを通信部9から出力する。遮断器7は、通常の充放電時にI/Oポート55からMOSFET71,72のゲート電極にLロウレベルのオン信号が与えられることにより、MOSFET71,72夫々のドレイン電極及びソース電極間が導通するようになっている。二次電池1の充電電流を遮断する場合、I/Oポート55からMOSFET71のゲート電極にHハイレベルのオフ信号が与えられることにより、MOSFET71のドレイン電極及びソース電極間の導通が遮断される。同様に二次電池1の放電電流を遮断する場合、I/Oポート55からMOSFET72のゲート電極にHハイレベルのオフ信号が与えられることにより、MOSFET72のドレイン電極及びソース電極間の導通が遮断される。二次電池1が適当に充電された状態にある場合、遮断器7のMOSFET71,72は共にオンしており、二次電池1は放電及び充電が可能な状態となっている。電気機器20は、制御電源部21に接続された端末部22を備える。制御電源部21は、図示しない商用電源より電力を供給されて端末部22を駆動すると共に、二次電池1の充放電路に充電電流を供給する。制御電源部21は、また、商用電源から電力の供給が絶たれた場合、二次電池1の充放電路から供給される放電電流により、端末部22を駆動する。制御電源部21が充電する二次電池1がリチウムイオン電池の場合は、例えば、定電流MAX電流0.5~1C程度定電圧MAX4.2~4.4V/電池セル程度充電が行われ、二次電池1の電池電圧が所定値以上、及び充電電流が所定値以下の条件のときに満充電状態とされる。制御電源部21及び通信部9間では、制御電源部21をマスタに、通信部9を含む制御部5をスレーブにしてSMBusSystemManagementBus方式等の通信方式による通信が行われる。シリアルクロックSCLは制御電源部21から供給され、シリアルデータSDAは制御電源部21及び通信部9間で双方向に授受される。本実施の形態では、制御電源部21が通信部9を2秒周期でポーリングして通信部9の前記レジスタの内容を読み出す。このポーリングにより、例えば、二次電池1の残容量のデータが、通信部9から制御電源部21に2秒周期で受け渡され、電気機器20が有する図示しない表示器に残容量の値として表示される。尚、上述したポーリング周期の2秒は、制御電源部21で決められる値である。認証IC6は、制御部5のI/Oポート55と通信部9とを介し、電気機器20の制御電源部21との間で認証のための通信を行う。パック電池10の認証は、制御電源部21が主体となって試行される。その際、認証IC6及びI/Oポート55間では、認証に係るデータが所定ビット数例えば13ビットからなるビット列に区切られ、区切られた各ビット列が、認証IC6の仕様に定められた伝送符号形式によって順次伝送される。これに対し、制御部5及び制御電源部21間では、前述した残容量のデータと同様の手順にて認証に係るデータが授受される。先ず、パック電池10の認証について説明する。図2は、パック電池10の認証に係る制御電源部21及び認証IC6の処理手順を示すフローチャートである。制御電源部21及び認証IC6の夫々には、予め共通鍵が書き込まれている。図2に示す処理は、制御電源部21及び認証IC6が夫々備える図示しないマイクロコンピュータによって実行される。パック電池10が電気機器20に装着された場合、図示しないバッテリコネクト端子の電圧変化が制御電源部21に検出されて、制御電源部21側の処理が起動される。パック電池10側の処理は適宜起動されている。認証に係る手順では、制御電源部21から制御部通信制御部5へチャレンジコードが送信され、制御部通信制御部5から制御電源部21へレスポンスコードが送信される。その際に、制御部通信制御部5から認証IC6へは、チャレンジコードが送信され、認証IC6から制御部通信制御部5へは、レスポンスコードが送信される。これらのコードは、2進法の数字を表す信号であるので、制御電源部21と、制御部通信制御部5との間の通信では、上述のSMBus方式等の通信方式によって授受される。以下では、認証IC6と制御部通信制御部5との通信について説明する。最初に制御電源部21は、疑似乱数を生成しS21、生成した疑似乱数をチャレンジコードとして制御部通信制御部5経由で認証IC6に送信するS22。次いで、制御電源部21は、送信したチャレンジコードを共通鍵で暗号化しS23、図示しないメモリに記憶する。その後、制御電源部21は、制御部通信制御部5を経由して認証IC6からレスポンスコードを受信したか否かを判定しS24、受信するまで待機するS24:NO。一方の認証IC6は、チャレンジコードを受信したか否かを判定しS11、受信するまで待機しているS11:NO。チャレンジコードを受信した場合S11:YES、認証IC6は、受信したチャレンジコードを共通鍵で暗号化しS12、暗号化したチャレンジコードをレスポンスコードとして制御部通信制御部5経由で制御電源部21に送信したS13後に、図2の処理を終了する。他方の制御電源部21がレスポンスコードを受信した場合S24:YES、制御電源部21は、受信したレスポンスコードと、暗号化して記憶したチャレンジコードとが一致するか否かを判定しS25、一致する場合S25:YES、認証に成功した旨をメモリに設定してS26図2の処理を終了する。2つのコードが一致しない場合S27、制御電源部21は、認証に失敗した旨をメモリに設定してS27図2の処理を終了する。尚、認証に成功した場合、制御電源部21はパック電池10に対する充放電を通常とおりに行う。認証に失敗した場合、制御電源部21はパック電池10に対する充放電を行わないようにすると共に、端末部22に認証失敗の旨を送信して警告を表示させるようにしてある。以下では、伝送符号形式によって符号化されたパルスと、パルスによって伝送されるビット列とについて説明する。図3のAは認証IC6の仕様に定められた伝送符号形式によって符号化されたパルスの例を示す説明図、Bは前記伝送符号形式に従うAのパルスによって伝送される第1ビット列を示す説明図この第1ビット列が、送受信される上述のコードである、CはAのパルスをNRZ形式によるパルスと見た場合に伝送されるべき第2ビット列を示す説明図である。換言すれば、認証IC6の仕様に定められた伝送符号形式によって符号化された図3Aに示すパルスを、図3Cの1、0信号から生成することができる。図3Aの縦軸はパルスの伝送レベルH/Lレベルを表し、横軸は時間tを表す。認証IC6の仕様に定められた伝送符号形式では、以下の調歩同期方式に準拠する規約に従ってパルスが符号化されるが、認証IC6及びI/Oポート55間の通信に用いられる伝送符号形式はこれに限定されるものではない。a1回に伝送されるビット列の長さは、13ビットとする。但し、図3では簡単のためにビット列の長さを8ビットとして示す。bビット毎、即ち0又は1のデータ毎にパルスの伝送レベルを反転させる。c1のデータを伝送するパルスの幅は、0のデータを伝送するパルスの幅の2倍とする。この倍数は3以上であってもよいdスタートビット及びストップビットの伝送レベルは、ビット列が伝送されていないアイドル状態での伝送レベルを反転させたものとする。eビット列の先頭ビットを伝送するパルスが、スタートビットを兼用するものとする。fストップビットのパルス幅は、1のデータを伝送するパルスの幅と同じとする。具体的に、図3Bに示す第1ビット列01001000がMSBから伝送される様子を、1ビットずつ順を追って説明する。アイドル状態での伝送レベルがHレベルであるから、時刻T0からT1までの伝送レベルがLレベルとなっているビットがスタートビットとなる。従って、第1ビット列のMSBのデータここでは0であるが、1でもよいは、常にLレベルで伝送される。本実施の形態では、時刻T0からT1までの時間が100μsである。次に、第1ビット列のMSBから2ビット目のデータ1が時刻T1で伝送され始める時に、伝送レベルが反転されてHレベルとなる。このHレベルは時刻T2まで200μsの間継続される。時刻T2では、3ビット目のデータ0が伝送され始める時に伝送レベルが反転されてLレベルとなり、その100μs後の時刻T3では、4ビット目のデータ0が伝送され始める時に伝送レベルが反転されてHレベルとなる。時刻T3から100μs後の時刻T4では、5ビット目のデータ1が伝送され始める時に伝送レベルが反転されてLレベルとなり、このLレベルが時刻T5まで200μs間継続される。時刻T5では、6ビット目のデータ0が伝送され始める時に伝送レベルが反転されてHレベルとなり、その100μs後の時刻T6では、7ビット目のデータ0が伝送され始める時に伝送レベルが反転されてLレベルとなる。時刻T6の100μs後の時刻T7では、8ビット目のデータ0が伝送され始める時に伝送レベルが反転されてHレベルとなり、その100μs後の時刻T8では、ストップビットが伝送され始める時に、伝送レベルが反転されてLレベルとなる。ストップビットは200μs間継続され、時刻T9で伝送レベルがHレベルに戻されてアイドル状態となる。尚、図3のように第1ビット列のビット数が8ビットの場合、MSBのデータが常にLレベルで伝送されるため、LSBのデータは常にHレベルで伝送される。但し、実際には第1ビット列のビット数が13ビットであるため、LSBのデータは常にLレベルで伝送される。以上のように符号化された図3Aのパルスを、NRZ形式によって符号化されたパルスと見た場合、図3Aのパルスによって伝送されるべきビット列は、図3Bの第1ビット列に含まれるデータ1が2ビットのデータ1に変換された第2ビット列0110100101となる図3C参照。つまり、第1ビット列を変換した第2ビット列のデータをNRZ形式によって符号化することにより、図3Aに示すパルスが得られる。具体的には、制御部通信制御部5が受信したチャレンジコードを第1ビット列とし、これに対応した第2ビット列から図3Aに示すようなパルスを生成して、制御部通信制御部5から認証IC6へと送信する。また、認証IC6から制御部通信制御部5へは、レスポンスコードとして図3Aに示すようなパルスが送信される。そして、このようなパルスを第1ビット列の信号に変換して、制御部通信制御部5から制御電源部21へと送信する。尚、本実施の形態ではストップビットを伝送するパルスのレベルは常にLレベルであり、パルス幅が200μsであるから、ストップビットは、第2ビット列に続くべき2ビットのデータ00に置き換えられる。但し、認証IC6の仕様に定められた伝送符号形式でストップビットが用いられない場合は、第2ビット列に続くべきデータを例えば1又は11としておくことにより、NRZ形式によって符号化されたパルスとして、ストップビット1又は11が伝送されるようにすることができる。さて、制御部5から認証IC6に向かうシリアル通信線の伝送レベルは、I/Oポート55の出力レジスタにデータを書き込むことによって設定される。第1ビット列から変換された第2ビット列のデータと2ビットのデータ00とは、予めCPU51の図示しない汎用レジスタに格納されている。第2ビット列を、NRZ形式によって図3Aに示すパルスに符号化して調歩同期方式に準拠するように伝送する処理では、前記汎用レジスタに格納されたデータが、MSBから1ビットずつ順に100μs置きに前記出力レジスタに書き込まれる。ここでは、第2ビット列の先頭データがスタートビットに対応しており、第2ビット列にストップビットが連結されて汎用レジスタに格納されているから、特にスタートビット及びストップビットが区別されることなく処理される。尚、図3Aに示すパルスを受信した認証IC6では、スタートビットが伝送される先頭のパルスの幅が100μsであることから、スタートビットと同じパルスで伝送される先頭データが0として受信される。その後順次7ビット実際には12ビットのデータが受信された後にストップビットに対応するパルスが受信されるため、ストップビットが1のデータとして受信されることはない。以下では、第1ビット列を所定ビット数ずつまとめて第2ビット列に変換する方法について説明する。図4は、第1ビット列に連続して含まれる4ビットのデータを、第2ビット列の一部に変換する例を示す図表である。図4では、左端のデータから先に伝送されるものとして表してある。4ビットの2値データは16種類存在するから、図4では16とおりの変換例が漏れなく示されている。図4に示す第1ビット列の各一部は、上述したb及びcの規約に従って第2ビット列の一部に変換され、変換された第2ビット列の一部が、変換前の第1ビット列の一部に夫々対応付けられてRAM53に記憶されている。上述したように、第1ビット列の先頭データは常にLレベルで伝送されるから、変換された第2ビット列の先頭データが常に0となる。また、第1ビット列が符号化される毎に伝送レベルが反転するため、第1ビット列のうちの先頭の4ビットが第2ビット列の一部に変換された場合は、変換されたビット列の最終ビットが常に1となる。第1ビット列の先頭から5ビット目から8ビット目までが第2ビット列の一部に変換された場合も同様である以下同様。このような変換テーブルを利用して第1ビット列を次々と第2ビット列の一部に変換することにより、変換処理の負荷が軽減される。以下では、上述したパック電池10の制御部5の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ROM52に予め格納された制御プログラムに従ってCPU51により実行される。図5は、本発明に係るパック電池10で第1ビット列を第2ビット列に変換するCPU51の処理手順を示すフローチャートである。図5の処理は、制御部5から認証IC6に伝送すべきデータが発生した場合、発生したデータが、13ビット長の第1ビット列に区切られる都度起動される。ビット数が13ビットに満たないデータについては、図5に示す処理と同様に変換テーブルを用いて4ビットずつ変換し、変換されなかった1~3ビットを1ビットずつ変換してもよいし、短いデータ用の変換テーブルを用いて変換するようにしてもよい。図5の処理が起動された場合、CPU51は、発生した第1ビット列を、CPU51が有する第1レジスタに格納しS31た後、第1レジスタを3ビットだけ左シフトするS32。これにより、13ビット長の第1ビット列のMSBが、第1レジスタのMSBと一致するように格納される。次いで、CPU51は、RAM53に記憶するビット数に13を書き込むS33。その後、CPU51は、RAM53に記憶したビット数が4以上であるか否かを判定しS34、4以上である場合S34:YES、第1レジスタの上位4ビットのビット列に基づいて、図4に示す変換テーブルを検索するS35。そして、CPU51は、検索したビット列に対応付けてRAM53に記憶されている第2ビット列の一部を読み出しS36、読み出したビット列を、CPU51が有する第2レジスタに左詰めにしてMSBから追加格納するS37。追加格納に際しては、格納されたビット数の累計が併せて記憶されるものとする。その後、CPU51は、RAM53に記憶したビット数から4を減算してS38、ステップS34に処理を戻す。ステップS34でビット数が4以上ではない場合S34:NO、CPU51は、残りのビットここではLSBの1ビットを上述したb及びcの規約に従って変換しS41、変換したビット残りのビット数が複数の場合はビット列を前記第2レジスタに追加格納するS42。更に、CPU51は、ストップビットのデータ00を第2レジスタに追加格納してS43図5の処理を終了する。次に、第2レジスタに格納したデータの送信について説明する。図6は、変換された第2ビット列のデータを認証IC6に向けて伝送するCPU51の処理手順を示すフローチャートである。図6の処理は、図5の処理が終了する都度起動される。図6の処理が起動された場合、CPU51は、RAM53に記憶するビット数に、第2ビット列に追加格納された累計のビット数を書き込むS51。その後、CPU51は、タイマ54を用いて、調歩伝送方式のボーレートに応じたビット幅の計時を開始するS52。更に、CPU51は、第2レジスタのMSBに格納されているデータのビット値0又は1を、シリアル通信線の伝送レベルを決定付けるI/Oポート55の出力レジスタに設定しS53た後に、第2レジスタを1ビットだけ左シフトするS54。その後、CPU51は、タイマ54による計時が終了したか否かを判定しS55、計時が終了するまで待機しているS55:NO。タイマ54による計時が終了した場合S55:YES、CPU51は、RAM53に記憶したビット数から1を減算しS56、ビット数が0になったか否かを判定するS57。ビット数が0になっていない場合S57:NO、CPU51はステップS52に処理を戻す。一方ビット数が0になった場合、CPU51は図6の処理を終了する。以上のように本実施の形態によれば、認証IC及び制御部の間に設けられたシリアル通信線と制御部とを介して、認証ICと電気機器とが認証に係る信号を授受するため、制御部と電気機器との間で授受される信号に、認証に係る信号が含まれることとなる。従って、認証機能を有するパック電池に接続される信号線を削減することが可能となる。また、1及び0の夫々を伝送するパルスの幅が200μs及び100μsとされる伝送符号形式によって制御部から認証ICに伝送すべき第1ビット列を、前記パルスの幅が等しいNRZ形式によって伝送されるべき第2ビット列に変換し、変換した第2ビット列を第2レジスタに格納しておく。そして、NRZ形式によって1及び0を伝送する各パルスの幅を決めるための計時を繰り返し、計時の都度、第2レジスタに格納されている第2ビット列のうちの順次異なる1ビットの値が1及び0の何れであるかに応じて、認証ICに出力される信号の伝送レベルがHレベル及びLレベルとなるようにする従って、第2ビット列をNRZ形式によって伝送した場合のシリアル通信線のパルス波形を、第1ビット列を認証IC特有の伝送符号形式によって伝送した場合のシリアル通信線のパルス波形と一致させることが可能となる。更に、変換した第2ビット列のMSBと、該第2ビット列が格納された第2レジスタのMSBとが一致するようにしておく。そして、計時の開始毎に、第2レジスタのMSBに格納されているビットの値が1及び0の何れであるかに応じて、認証ICに出力される信号の伝送レベルがHレベル及びLレベルとなるようにした後に、第2レジスタを1ビット分左シフトさせる。従って、第2ビット列の各ビットを伝送すべきパルスの幅が100μsと一定であることから、第2ビット列が格納された第2レジスタを100μsの時間間隔で1ビットずつシフトし、夫々のシフト前にMSBに格納されているビットの値を、シリアル通信線の出力レベルを決定付けるI/Oレジスタの出力レジスタに設定するだけで、第2ビット列を認証ICに伝送することが可能となる。更にまた、認証IC特有の伝送符号形式によって伝送されるべく想定された4ビット長の複数ビット列の夫々を、前記NRZ形式によって伝送されるべきビット列に変換すると共に、変換されたビット列を変換前のビット列の夫々に対応付けてRAMに記憶しておく。そして、前記伝送符号形式によって認証ICに伝送すべき第1ビット列のビット数が4ビットより多い場合について、第1ビット列を4ビット長のビット列に分割し、分割したビット列の夫々に対応付けてRAMに記憶されているビット列を読み出し、読み出したビット列を第2レジスタに追加格納して第2ビット列の一部とする。第1ビット列のうち、4ビット長のビット列によって分割されずに残されたビット又はビット列は、ビット毎に変換されて第2レジスタに追加格納される。従って、第1ビット列のビット数が4以上の場合、変換テーブルが参照されることによって4ビットずつまとめて変換されて連結されるため、第2ビット列への変換を高速且つ容易に行うことが可能となる。更にまた、第1ビット列のビット数が例えば8ビット又は13ビットで固定されており、第1ビット列を第2ビット列に変換したときに、第2ビット列の先頭ビットが調歩同期方式のスタートビットに対応するような伝送符号形式で第1ビット列が伝送される。そして、第2レジスタに第2ビット列を格納した後に、格納された第2ビット列の末尾に連結されるようにストップビットのデータ00を追加格納する。従って、先頭ビットがスタートビットに対応する第2ビット列及びストップビットが第2レジスタに全て格納された後に、調歩同期方式に準拠する第2ビット列の伝送が開始されるため、第2ビット列を調歩同期方式に準拠して伝送する処理の負荷を軽減することが可能となる。尚、本実施の形態にあっては、第1ビット列から変換された第2ビット列のMSBと、該第2ビット列が格納された第2レジスタのMSBとが一致するようにしたが、これに限定されるものではなく、第2ビットのMSB以下の各ビットが、第2レジスタのLSBから右詰めに格納されるようにしてもよい。この場合、NRZ形式による各パルスの幅の計時を開始する毎に、第2レジスタのLSBに格納されているビットの値を、I/Oポート55の出力レジスタに設定し、その後第2レジスタを1ビットだけ右シフトすればよい。また、本実施の形態にあっては、第2ビット列が格納された第2レジスタを左シフトする前に、第2レジスタのMSBに格納されているビットの値をI/Oポート55の出力レジスタに設定したが、これに限定されるものではない。例えば、第2レジスタを左シフトした後に、溢れたビットの値をI/Oポート55の出力レジスタに設定するようにしてもよい。更に、本実施の形態にあっては、制御部5から認証IC6に対して調歩同期方式に準拠する伝送を行う際に、アイドル状態をHレベルとし、スタートビット及びストップビットをLレベルとしたが、これに限定されるものではなく、アイドル状態をLレベルとし、スタートビット及びストップビットをHレベルとして伝送するようにしてもよい。更にまた、本実施の形態にあっては、第1ビット列を第2ビット列に変換した後に、NRZ形式によるパルスを制御部5から認証IC6に伝送する場合について説明した。一方、認証IC6から制御部5に伝送されたビット列を受信する場合は、制御部5に十分な受信バッファを用意しておき、認証IC6からNRZ形式によるパルスが伝送されるものとし、1信号分の全ビット列を受信した後に、受信バッファ内のビット列を第2ビット列とみなして第1ビット列に逆変換すればよい。この場合にも、図4に示す変換テーブルを利用することができる。今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。"