第1の半導体層中に形成された第1のESD保護ダイオードであって、第1の表面と、前記第1の表面と対向する第2の表面と、を有する第1の半導体層と、前記第1の半導体層の前記第2の表面上に電気的に接続するように設けられた第1の電極と、前記第1の半導体層の前記第1の表面に形成されたn形の第2の半導体層と、前記第2の半導体層の表面上に電気的に接続するように設けられた第2の電極と、を積層方向に有する第1のESD保護ダイオードと、前記第1の半導体層の第1の表面に形成されたキャパシタであって、前記第1の電極と、前記第1の半導体層と、前記第1の半導体層の表面上に形成された第1の誘電体膜と、前記第1の誘電体膜上に形成され、前記第2の電極と電気的に接続された第3の電極と、を積層方向に有する第1のキャパシタと、前記第1の半導体層上に設けられた抵抗体であって、前記第1の半導体層上に設けられた抵抗層と、前記抵抗層の一端上に電気的に接続されるように設けられ、かつ前記第1のESD保護ダイオードの前記第2の電極と電気的に接続された第4の電極と、前記抵抗層の前記一端とは反対側の他端上に電気的に接続されるように設けられた第5の電極と、を有する抵抗体と、を備えたことを特徴とするEMIフィルタ。前記第1の半導体層はp形の導電形を有することを特徴とする請求項1記載のEMIフィルタ。前記抵抗層は、第1の絶縁膜を介して前記第1の半導体層の前記第1の表面上に形成されたポリシリコンであることを特徴とする請求項1または2に記載のEMIフィルタ。前記抵抗体を覆うように前記第1の絶縁膜上に形成された第2の絶縁膜をさらに備え、前記第2の絶縁膜は、前記第4の電極と前記抵抗体を電気的に接続するための第1の開口部を有することを特徴とする請求項1~3のいずれか1つに記載のEMIフィルタ。前記第1の半導体層の前記第1の表面において、前記第2の半導体層よりも前記第1の表面から前記第1の半導体層の内部へ延伸し、かつ、前記第2の半導体層の外周端部に沿って環状に形成されたn形の第3の半導体層をさらに備えたことを特徴とする請求項1~4のいずれか1つに記載のEMIフィルタ。前記第1の絶縁膜は、前記第3の半導体層の表面上に沿った縁を有する第2の開口部を有し、前記第2の電極は、前記第2の開口部において前記第2の半導体層と電気的に接続されていることを特徴とする請求項5記載のEMIフィルタ。前記第1の絶縁膜は、前記第1の半導体層の前記第1の表面上に第3の開口部をさらに有し、前記第3の開口部において、前記誘電体膜を介して前記第1の半導体層の前記第1の表面上に前記第3の電極が形成されていることを特徴とする請求項1~6のいずれか1つに記載のEMIフィルタ。前記第1の半導体層中に形成された第2のESD保護ダイオードであって、前記第1の電極と、前記第1の半導体層と、前記第1の半導体層の第1の表面に形成されたn形の第4の半導体層と、前記第4の半導体層の表面上に電気的に接続し、前記第5の電極と電気的に接続するように設けられた第6の電極と、を積層方向に有する第2のESD保護ダイオードと、前記第1の半導体層の第1の表面に形成されたキャパシタであって、前記第1の電極と、前記第1の半導体層と、前記第1の半導体層の表面上に形成された第2の誘電体膜と、前記第2の誘電体膜上に形成され、前記第6の電極と電気的に接続された第7の電極と、を積層方向に有する第2のキャパシタと、をさらに備えたことを特徴とする請求項1~7のいずれか1つに記載のEMIフィルタ。前記第1の誘電体膜は、前記第1の絶縁膜よりも高い誘電率を有することを特徴とする請求項3~8のいずれか1つに記載のEMIフィルタ。前記第1の誘電体膜と前記第1の絶縁膜とは、同じ絶縁体材料により形成され、前記第1の誘電体膜は、前記第1の絶縁膜よりも薄いことを特徴とする請求項3~9のいずれか1つに記載のEMIフィルタ。前記第1の絶縁膜と前記第2の絶縁膜とは、同じ絶縁体材料により形成されていることを特徴とする請求項4~10のいずれか1つに記載のEMIフィルタ。前記第1のESD保護ダイオードは、n形の前記第2の半導体層と前記第1の半導体層との間に、さらに第1のp形ウェル層を有し、n形の前記第2の半導体層は、前記第1のp形ウェル層を介して、前記第1の半導体層の前記第1の表面に形成され、前記第1の半導体層はn形の導電形を有することを特徴とする請求項1記載のEMIフィルタ。前記第1の半導体層中に形成された第2のESD保護ダイオードであって、前記第1の電極と、前記第1の半導体層と、前記第1の半導体層の第1の表面に第2のp形ウェル層を介して形成されたn形の第4の半導体層と、前記第4の半導体層の表面上に電気的に接続し、前記第5の電極と電気的に接続するように設けられた第6の電極と、を積層方向に有する第2のESD保護ダイオードと、前記第1の半導体層の第1の表面に形成されたキャパシタであって、前記第1の電極と、前記第1の半導体層と、前記第1の半導体層の表面上に形成された第2の誘電体膜と、前記第2の誘電体膜上に形成され、前記第6の電極と電気的に接続された第7の電極と、を積層方向に有する第2のキャパシタと、をさらに備えたことを特徴とする請求項12記載のEMIフィルタ。前記第5の電極に電気的に接続される第1の端子と、前記第2の電極に電気的に接続される第2の端子と、前記第1の電極に電気的に接続される第3の端子と、をさらに備えたことを特徴とする請求項1~13のいずれか1つに記載のEMIフィルタ。前記第1の端子は、第1のリードで形成され、前記第2の端子は、第2のリードで形成され、前記第3の端子は、前記第1の電極を介して前記第1の半導体層が搭載されたベッドで形成されたことを特徴とする請求項14記載のEMIフィルタ。EMIフィルタが形成された半導体素子の小型化を図る。本発明の実施形態のEMIフィルタは、第1のESD保護ダイオードと、第1のキャパシタと、抵抗体と、を備える。第1のESDダイオードは、第1の半導体層中に形成され、第1の電極と、第1の半導体層と、第1の半導体層の第1の表面に形成されたn形の第2の半導体層と、第2の半導体層の表面上に電気的に接続するように設けられた第2の電極と、を積層方向に有する。第1のキャパシタは、第1の半導体層表面に形成され、第1の電極と、第1の半導体層と、第1の半導体層の表面上に形成された第1の誘電体膜と、第1の誘電体膜上に形成され第2の電極と電気的に接続された第3の電極と、を積層方向に有する。抵抗体は、第1の半導体層上に形成され、第4の電極と第5の電極とを有する。第4の電極は、抵抗体の一端上に電気的に接続されるように設けられ、かつ第1のESD保護ダイオードの第2の電極と電気的に接続される。第5の電極は、一端とは反対側の抵抗体の他端上に電気的に接続されるように設けられる。以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。半導体としては、シリコンを一例に説明するが、SiCやGaNなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。n形の導電形をn、n、n-で表記した場合は、この順にn形不純物濃度が低いものとする。p形においても同様に、p、p、p-の順にp形不純物濃度が低いものとする。ESD保護ダイオードとは、少なくとも一方向にp-n接合による逆方向耐圧ブレークダウン電圧を有し、この逆方向耐圧以上の大きさのサージ電圧が印加されたときに、ブレークダウンによりサージ電圧をバイパスするというESD保護機能を有するものである。一方向に逆方向耐圧を有するものを、片方向ESD保護ダイオードと称し、一方向とその逆の方向とのそれぞれに逆方向耐圧を有するものを双方向ESD保護ダイオードと称することとする。第1の実施形態図1及び図2を用いて、本発明の第1の実施形態に係るEMIフィルタを説明する。図1は、第1の実施形態に係るEMIフィルタの要部模式上面図である。図2は、本実施形態に係るEMIフィルタの図1のaA-A線における要部模式断面図、bB-B線における要部模式断面図である。本実施形態に係るEMIフィルタ100は、p形半導体層第1の半導体層1、アノード電極第1の電極30、第1のダイオード第1のESD保護ダイオードD1、第2のダイオード第2のESD保護ダイオードD2、第1のキャパシタC1、第2のキャパシタC2、及び抵抗体Rを備える。p形半導体層1は、p形不純物を含むシリコンで形成され、第1の表面と、第1の表面に対向する第2の表面と、を有する。p形半導体層1は、後述するように、第1のダイオードD1及び第2のダイオードD2の共通のアノード層である。アノード電極30は、p形半導体層1の第2の表面に電気的に接続するように板状に形成される。アノード電極30は、例えば、金、金-錫合金、または金-ゲルマニウム合金等が用いられるが、他の金属材料でも可能である。本実施形態における第1のESD保護ダイオードD1及び第2のESD保護ダイオードD2は、積層方向に1つのp-n接合を有する片方向ESD保護ダイオード片方向にのみ逆方向耐圧を有するダイオードである。第1のn形カソード層2An形の第2の半導体層が、p形半導体層1の第1の表面に選択的に設けられる。第1のn形カソード層2Aは、例えば、p形半導体層1の第1の表面にn形不純物のイオン注入及びその後の熱処理を実施することにより、拡散層として形成されることができる。第1のn形カソード層2Aは、後述するように第1のダイオードD1のカソード層である。第1のn形ガードリング層n形の第3の半導体層3Aが、第1のn形半導体層2Aの外周端部縁に沿って隣接して環状に設けられる。第1のn形ガードリング層3Aは、第1のn形カソード層2Aよりも、p形半導体層1の第1の表面から内部に深く延伸して形成される。第1のn形ガードリング層3Aは、例えば、第1のn形カソード層2Aに外周端部に沿って環状に選択的にn形不純物をイオン注入し、その後熱処理を実施することで形成されることができる。第2のn形カソード層2Bn形の第4の半導体層が、p形半導体層1の第1の表面に選択的に設けられる第1のn形カソード層2Aと同様なので図示省略。第2のn形カソード層2Bは、第1のn形カソード層2Aとは、間にp形半導体層1を介して離間して設けられる。第2のn形カソード層2Bは、第1のn形カソード層2Aと同様に、p形半導体層1の第1の表面へのn形不純物のイオン注入及びその後の熱処理を実施することにより、拡散層として形成されることができる。第2のn形カソード層2Bは、後述するように第2のダイオードD2のカソード層である。第2のn形ガードリング層n形の第5の半導体層3Bが、第2のn形カソード層2Bの外周端部縁に沿って隣接して環状に設けられる。第2のn形ガードリング層3Bは、第1のn形ガードリング層3Aと同様に、第2のn形カソード層2Bよりも、p形半導体層1の第1の表面から内部に深く延伸して形成される。第2のn形ガードリング層3Bは、第1のn形ガードリング層3Aと同様に、第2のn形カソード層2Bの外周端部に沿って環状に選択的にn形不純物をイオン注入し、その後熱処理を実施することで形成することができる。第1の絶縁膜4が、p形半導体層1の第1の表面上に設けられる。第1の絶縁膜4は、例えば、熱酸化、またはCVD法により形成されたシリコン酸化膜SiO2で形成することが可能である。シリコン酸化膜以外にも、シリコン窒化膜Si3N4、シリコン酸窒化膜SiON、アルミナAl2O3などの他の絶縁体を用いることも可能である。抵抗体Rが、所定の抵抗値を有するように、第1の絶縁膜4上に形成される。抵抗体Rの抵抗層は、例えば、ポリシリコン5で形成することができ、抵抗値は、抵抗層すなわちポリシリコン5の寸法または、ポリシリコン5中の不純物濃度により所望の値に設定することが可能である。第2の絶縁膜6が、ポリシリコン5を覆うように第1の絶縁膜4上に設けられる。第2の絶縁膜6は、例えば、シリコン窒化膜Si3N4で形成することができるが、第1の絶縁膜と同じ絶縁体の材料とすることも可能である。または、第1の絶縁膜と同様に、シリコン酸化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。第2の絶縁膜6は、第1の開口部7Aをポリシリコン5の一端上に有する。第1の開口部7Aには、ポリシリコン5が露出する。第1の抵抗電極14第4の電極が、第1の開口部7A内のポリシリコン5上に形成され、ポリシリコン5の一端と電気的に接続される。抵抗体Rは、少なくとも、ポリシリコン5、第1の抵抗電極及び後述の第2の抵抗電極により形成される。第2の開口部8Aが、第2の絶縁膜6及び第1の絶縁膜4を貫通して、第1のn形カソード層2A及び第1のn形ガードリング層3Aを露出するように設けられる。第2の開口部8Aの縁は、第1のn形ガードリング層3Aの表面に沿って形成される。第1のカソード電極11第2の電極が、第2の開口部8A内に露出した、第1のn形カソード層2Aと第1のn形ガードリング層3Aとに電気的に接続するように、第2の開口部8A内の第1のn形カソード層2A及び第1のn形ガードリング層3A上に少なくとも形成される。第1のカソード電極11は、配線パターン15により第1の抵抗電極14と電気的に接続される。第1のダイオードD1は、アノード電極30、p形半導体層1、第1のn形カソード層2A、及び第1のカソード電極11が、p形半導体層1の第1の表面に垂直な方向積層方向に積層された構造により形成され、p形半導体層1中に設けられる。第3の開口部9Aが、第2の絶縁膜6及び第1の絶縁膜4を貫通して、p形半導体層1の第1の表面を露出するように設けられる。第1の誘電体膜10Aが、第3の開口部9A内に露出したp形半導体層1の第1の表面上に設けられる。第1のキャパシタ電極12第3の電極が、第1の誘電体膜10Aの上に設けられる。第1のキャパシタC1は、アノード電極30、p形半導体層1、第1の誘電体膜10、及び第1のキャパシタ電極12が、p形半導体層1の第1の表面に垂直な方向積層方向に積層された構造により形成され、p形半導体層の第1の表面に形成される。すなわち、第1のキャパシタC1は、第1の誘電体膜10Aをp形半導体層第1の半導体層1と第1のキャパシタ電極12とで挟むことによりキャパシタンスを有する。第1のキャパシタ電極12は、配線パターン13により、第1のカソード電極11と電気的に接続される。ここで、第1の誘電体膜10Aは、誘電率が高い高誘電率膜Highk膜が望ましく、例えば、窒素添加ハフニウムシリケート膜HfSiONを用いることができる。しかしながら、第1及び第2の絶縁膜と同様に、高誘電率膜よりも誘電率が低い、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの通常の絶縁体を用いることも可能である。後述するように、誘電率が低いことにより、EMIフィルタの小型化の効果は低減されるが、それでも、EMIフィルタは十分に小型化される。また、図2b中、第1の誘電体膜10Aは、第3の開口部9A内のp型半導体層1の第1の表面上とともに第3の開口部9Aに隣接する第2の絶縁膜6上に設けられているが、少なくとも、第3の開口部9A内のp型半導体層1の第1の表面上に形成されていればよい。第2の絶縁膜6は、さらに、第4の開口部7Bをポリシリコン5の前述の一端とは反対側の他の一端上に有する。第4の開口部7Bには、第1の開口部7Aと同様に、ポリシリコン5が露出する。第2の抵抗電極24第5の電極が、第2の開口部7B内のポリシリコン5上に形成され、ポリシリコン5の他の一端と電気的に接続される。すなわち、抵抗体Rは、第1の抵抗電極14と第2の抵抗電極24とを両端に有する。第2の抵抗電極24は第1の端子T1に電気的に接続され、第1の抵抗電極14は第2の端子T2に電気的に接続される。第1の端子T1は入力端子、第2の端子は出力端子として用いることができるが、逆に用いることも可能である。アノード電極30は、図示しない第3の端子T3に電気的に接続される。第3の端子T3は、接地電位が与えられる。第5の開口部8Bが、第2の絶縁膜6及び第1の絶縁膜4を貫通して、第2のn形カソード層2B及び第2のn形ガードリング層3Bを露出するように設けられる図示省略。第5の開口部8Bの縁は、第2のn形ガードリング層3Bの表面に沿って形成される。第2のカソード電極21第6の電極が、第5の開口部8B内に露出した、第2のn形カソード層2Bと第2のn形ガードリング層3Bとに電気的に接続するように、第5の開口部8B内の第2のn形カソード層2B及び第2のn形ガードリング層3B上に少なくとも形成される。第2のカソード電極21は、配線パターン25により第2の抵抗電極24と電気的に接続される。第2のダイオードD2は、アノード電極30、p形半導体層1、第2のn形カソード層2B、及び第2のカソード電極21が、p形半導体層1の第1の表面に垂直な方向積層方向に積層された構造により形成され、p形半導体層1中に設けられる。第6の開口部9Bが、第2の絶縁膜6及び第1の絶縁膜4を貫通して、p形半導体層1の第1の表面を露出するように設けられる。第2の誘電体膜10Bが、第6の開口部9B内に露出したp形半導体層1の第1の表面上に設けられ。第2のキャパシタ電極22第7の電極が、第2の誘電体膜10Bの上に設けられる。第2のキャパシタC2は、アノード電極30、p形半導体層1、第2の誘電体膜10B、及び第2のキャパシタ電極22が、p形半導体層1の第1の表面に垂直な方向積層方向に積層された構造により形成され、p形半導体層1の第1の表面に形成される。すなわち、第2のキャパシタC2は、第2の誘電体膜10Bをp形半導体層1と第2のキャパシタ電極22とで挟むことによりキャパシタンスを有する。第2のキャパシタ電極12は、配線パターン23により、第2のカソード電極と電気的に接続される。ここで、第2の誘電体膜10Bは、第1の誘電体膜10Aと同様に、誘電率が高い高誘電率膜Highk膜が望ましく、例えば、窒素添加ハフニウムシリケート膜HfSiONを用いることができる。しかしながら、第1及び第2の絶縁膜と同様に、高誘電率膜よりも誘電率が低い、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの通常の絶縁体を用いることも可能である。後述するように、誘電率が低いことにより、EMIフィルタの小型化の効果は低減されるが、それでも、EMIフィルタは十分に小型化される。また、図2b中、第2の誘電体膜10Bは、第6の開口部9B内のp型半導体層1の第1の表面上とともに第6の開口部9Bに隣接する第2の絶縁膜6上に設けられているが、少なくとも、第6の開口部9B内のp型半導体層1の第1の表面上に形成されていればよい。第1のカソード電極11、第1のキャパシタ電極12、第1の抵抗電極14、第2の抵抗電極24、第2のカソード電極21、第2のキャパシタ電極22、及び配線パターン13、15、23、25は、例えばアルミニウムまたは銅により形成され、同一工程で一体的に形成されることができる。図3は、本実施形態に係るEMIフィルタ100の等価回路図である。EMIフィルタ100は、第1の端子T1、第2の端子T2、及び第3の端子T3を備える。第1の端子T1は、入力端子として用いられ、第2の端子2は出力端子として用いられる。これらの端子は、勿論逆に用いることも可能である。端子T3は、接地電位GNDアースに接続される。抵抗体Rは、その両端が第1の端子T1と第2の端子T2に、それぞれ、第2の抵抗電極24及び第1の抵抗電極14により電気的に接続される。第1のダイオードD1と第1のキャパシタC1は、アノード電極30を共有し、それぞれの一端が第3の端子T3に電気的に接続される。第1のダイオードD1の他端は、第1のカソード電極11により第2の端子T2に電気的に接続される。第1のキャパシタC1の他端は、第1のキャパシタ電極12により第2の端子T2に電気的に接続される。これにより、第2の端子T2と第3の端子T3との間に、第1のダイオードD1と第1のキャパシタC1とは、並列に電気的に接続される。第2のダイオードD2と第2のキャパシタC2は、アノード電極30を共有し第1のダイオードD1と第1のキャパシタC1とも共有、それぞれの一端が第3の端子T3に電気的に接続される。第2のダイオードD2の他端は、第2のカソード電極21により第1の端子T1に電気的に接続される。第2のキャパシタC2の他端は、第2のキャパシタ電極22により第1の端子T1に電気的に接続される。これにより、第1の端子T1と第3の端子T3との間に、第2のダイオードD2と第2のキャパシタC2とは、並列に電気的に接続される。上記のように電気的に接続されることで、EMIフィルタ100は、抵抗と、抵抗の両端に接続されたキャパシタと、により構成されたπ型のローパスフィルタを有する。以下、本実施形態に係るEMIフィルタ100の動作と特徴を説明する。EMIフィルタ100の第1の端子T1を入力端子に、第2の端子T2を出力端子に用いることで、ローパスフィルタとして機能する。EMIフィルタ100は、第1の端子T1から入力された入力信号の高調波成分を除去して、第2の端子T2から出力信号を出力する。ローパスフィルタの遮断周波数カットオフ周波数は、抵抗とキャパシタの積により決まる。本実施形態に係るEMIフィルタ100は、ローパスフィルタのキャパシタとして、第1のダイオードD1と第1のキャパシタC1との並列構造及び第2のダイオードD2と第2のキャパシタC2との並列構造を有している。すなわち、第1及び第2の両ダイオードのp-n接合によるキャパシタンスとこれらにそれぞれ並列接続される第1及び第2のキャパシタのキャパシタンスとの和で、ローパスフィルタのキャパシタンスを構成している。また、EMIフィルタ100は、第1及び第2のダイオードをキャパシタの一部に用いることで、第1の端子T1に入ったサージ電圧を、第1及び第2のダイオードを介して第3の端子T3にバイパスするESD保護機能を備える。第1のダイオードD1及び第2のダイオードD2は、それぞれ、第1のESD保護ダイオード及び第2のESD保護ダイオードである。第1の端子に負のサージ電圧が印加されると、第1及び第2のダイオードD1、D2は順バイアス状態となり、順方向動作電圧以上の大きさの負のサージ電圧は第3の端子にバイパスされる。また、第1の端子に正のサージ電圧が印加されると、第1及び第2のダイオードD1、D2は逆バイアス状態となる。第1及び第2のダイオードD1、D2の逆方向耐圧ブレークダウン電圧を超える大きさの正のサージ電圧が第1の端子T1に印加されると、第3の端子にバイパスされる。このように、第1及び第2のダイオードD1、D2は、片方向に耐圧を有するESD保護ダイオードとして動作する。第1のESD保護ダイオード及び第2のESD保護ダイオードの耐圧は、それぞれ、第1のダイオードD1及び第2のダイオードD2の逆方向耐圧ブレークダウン電圧である。このESD保護ダイオードの耐圧は、求められるESD保護ダイオードの仕様に応じて設定されるものであり、耐圧が大きいほど、EMIフィルタの第2の端子T2から出力される信号の電圧が大きくなる。ここで、EMIフィルタ100と同じ抵抗体Rを有し、第1及び第2のダイオードだけでキャパシタを構成した比較例のEMIフィルタを考える。すなわち、本実施形態に係るEMIフィルタ100において、第1のキャパシタC1及び第2のキャパシタC2を有さないEMIフィルタ101を考える図示省略。比較例のフィルタ101では、本実施形態に係るEMIフィルタ100と比べて、第1及び第2のダイオードD1、D2のp-n接合によるキャパシタンスが、第1及び第2のキャパシタC1、C2のキャパシタンスの分だけ大きくなる必要がある。ローパスフィルタとして、抵抗値が100Ωでキャパシタンスが20pFの場合を一例に説明する。比較例に係るEMIフィルタ101では、第1及び第2のそれぞれのダイオードが20pFのキャパシタンスを有するように同じ面積のダイオードを設けたところ、IEC61000-4-2規格におけるESD耐量がそれぞれ25kVであった。このときの、比較例に係るEMIフィルタ101の各ダイオードの面積は、135μm×200μm=27000μm2であった。一般にEMIフィルタでは、ESD耐量は8kVあれば十分であるので、上記ESD耐量は、マージンが十分にありすぎる。これに対して、本実施形態に係るEMIフィルタ100では、第1及び第2のダイオードD1、D2のESD耐量が必要な8kVになるように、第1及び第2のダイオードD1、D2の面積を比較例に係るEMIフィルタ101のダイオードの1/3=9000μm2とした。それぞれのダイオードのキャパシタンスが20pF×2/3の量だけ減少するので、第1のキャパシタC1及び第2のキャパシタC2がそれぞれこのキャパシタンスを有するように形成した。並行平板キャパシタのキャパシタンスCは、比誘電率をεS、真空の誘電率をε0、誘電体の面積をS、誘電体の厚さをdとすれば、C=εSε0S/d1と表される。第1及び第2のキャパシタC1、C2は、高誘電率のHfSiONにより構成されている。HfSiONの非誘電率は約12、真空の誘電率は8.8×10-12とし、HfSiONの厚さが3nmで形成されれば、第1のキャパシタC1及び第2のキャパシタC2の面積は、それぞれ、1式より、約380μm2となる。すなわち、EMIフィルタ100では、第1のダイオードD1の面積と第1のキャパシタC1の面積の和は、約9000μm2約380μm2であり、これは、比較例の第1のダイオードの面積約27000μm2の約35である。従って、EMIフィルタを構成するキャパシタの占める面積比較例に係るEMIフィルタ101ではダイオードが占める面積、本実施形態に係るEMIフィルタ100ではダイオードとこれに並列接続するキャパシタとが占める面積で比較して、本実施形態に係るEMIフィルタ100の大きさは、比較例に係るEMIフィルタ101の大きさの約35に小型化が可能である。実際には、抵抗体Rの占める面積と、その他の領域の面積があるので、ここまで小型化されないが、小型化の指標にはなる。なお上記は、第1及び第2のキャパシタを構成する第1及び第2の誘電体膜10A、10Bが、HfSiONの場合で説明した。第1及び第2の誘電体膜10A、10Bが、例えばSi3N4比誘電率:7.5とした場合の場合は、本実施形態に係るEMIフィルタ100のキャパシタの占める面積は、比較例に係るEMIフィルタ101のキャパシタの占める面積の約36であり、HfSiONの場合とほぼ同様に小型化が達成可能である。また、SiO2比誘電率:3.9の場合は、約38に小型化が可能である。以上示したように、第1及び第2のキャパシタを構成する第1及び第2の誘電体膜の誘電率が高い方が、EMIフィルタ100を小型化する際に有利である。しかしながら、誘電率が低い誘電体膜でも十分に小型化の効果が得られる。すなわち、本実施形態に示したように、抵抗部とキャパシタ部で構成されるEMIフィルタを形成する際に、キャパシタ部を、半導体層中に形成されたESD保護ダイオードと半導体層の表面に形成されたキャパシタとが並列に接続された構造で形成することによって、フィルタ特性を維持しつつESD保護機能を備えたEMIフィルタの小型化が実現可能である。なお、上記誘電体膜の材料、厚さ、面積は、一例であり、フィルタ特性に応じて変更可能であることは勿論のことである。また、第1及び第2の誘電体膜の厚さは、第1及び第2のキャパシタ電極とp型半導体層1との間に、十分なキャパシタンスを有する必要から、第1の絶縁膜の厚さと比べて十分薄い必要がある。一方、第1の絶縁膜は、p型半導体層との間にキャパシタンスを有することは望ましくないので、第1及び第2の誘電体膜と比べて十分厚くする必要がある。以後説明する実施形態においても同様である。また、第1の絶縁膜4と第1及び第2の誘電体膜10A、10Bとが、同じ材料を用いて設けられる場合は、第2の絶縁膜6及び第1の絶縁膜4を貫通する第3及び第6の開口部9A、9Bを形成する代わりに、第2の絶縁膜6を貫通し第1の絶縁膜4中に達し、第1の絶縁膜4を所定の膜厚だけ残すリセスを形成してもよい。ここで、リセス内に所定の膜厚に薄くされた絶縁膜4上に、第1及び第2のキャパシタ電極を形成することで、これらのキャパシタ電極とp型半導体層1との間に挟まれ所定の膜厚に薄くされた絶縁膜4の部分が、前述の第1のキャパシタ及び第2のキャパシタとして機能するようにしてもよい。ここで、第1の絶縁膜4の所定の膜厚とは、第1及び第2のキャパシタ電極とp形半導体層1との間にキャパシタンスを有するのに十分薄い膜厚である。例えば、数nm~数十nm程度である。なお、EMIフィルタ100において、第3及び第6の開口部9A、9B内のp型半導体層1上に設けられた第1及び第2の絶縁膜10A、10Bを第1の絶縁膜4と同じ絶縁体または誘電体材料とした場合は、構造的には、第2の絶縁膜6を貫通し第1の絶縁膜4中に達する上記リセスを形成した場合のEMIフィルタと同じ構造である。以後説明する実施形態においても同様である。本実施形態のEMIフィルタ100は、抵抗と抵抗の両端に接続されたキャパシタとにより構成されたπ型のローパスフィルタである場合で説明した。しかしながら、本実施形態のEMIフィルタ100中の、第1のダイオードD1及び第1のキャパシタC1を有しない構造、または、第2のダイオードD2及び第2のキャパシタC2を有しない構造である、Γ型のローパスフィルタを備えるEMIフィルタにおいても、同様に本実施形態に係る効果を得ることが可能であることは勿論である。さらに、これらΓ型のローパスフィルタを第1の端子T1と第2の端子T2との間に多段に接続した構造のEMIフィルタに対しても、同様の効果が得られる。以後説明する実施形態においても同様である。また、上記EMIフィルタ100は、さらに、第1の端子及び第2の端子としてリードを有し、第3の端子としてベッドを有していてもよい。この場合、p形半導体層1は、アノード電極30を介してベッド上に搭載され、ベッドと電気的に接続される。抵抗体Rの第1の抵抗電極が、第2の端子となる第2のリードに電気的に接続される。抵抗体Rの第2の抵抗電極が、第1の抵抗端子となる第1のリードに電気的に接続される。第1及び第2の抵抗電極と第2及び第1のリードとのそれぞれの間の電気的接続は、ボンディングワイヤを介して実施されてもよく、アルミニウムまたは銅で形成された短冊状のストラップを介して実施されてもよい。以後説明する実施形態においても同様である。第2の実施形態次に、本発明の第2の実施形態に係るEMIフィルタ200を図4及び図5を用いて説明する。第2の実施形態に係るEMIフィルタ200の要部模式上面図は図1と同様である。図4は、第2の実施形態に係るEMIフィルタの図1のaA-A線における要部模式断面図、及びbB-B線における要部模式断面図である。図5は、第2の実施形態に係るEMIフィルタの等価回路図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。図4a及びbに示したように、本実施形態に係るEMIフィルタ200は、第1の実施形態に係るEMIフィルタ100において、p形アノード層1の代わりにn形カソード層41を第1の半導体層として用い、n形カソード層41と第1のn形カソード層2Aとの間に第1のp形アノード層第1のp形ウェル層42Aが設けられる。すなわち、第1のn形カソード層2Aが、第1のp形アノード層42Aを介してn形カソード層41第1の半導体層の第1の表面に形成される。第1のp形アノード層第1のp形ウェル層42Aは、例えば、n形カソード層41第1の半導体層の第1の表面にp形不純物のイオン注入及びその後の熱処理の実施により形成される。その後、第1のn形カソード層2Aが、第1のp形アノード層第1のp形ウェル層42Aの表面にn形不純物のイオン注入及びその後の熱処理の実施により形成される。これにより、n形カソード層第1の半導体層41中に、第1のn形カソード層2A第2の半導体層と第1のp形アノード層第1のp形ウェル層42Aとから構成された第1のダイオードD1と、第1のp形アノード層第1のp形ウェル層42Aとn形カソード層第1の半導体層41とから構成された第3のダイオードD3が形成される。第1のダイオードD1と第3のダイオードD3とは、互いに逆向きに積層方向に直列接続されることにより、第1の双方向ESD保護ダイオード第1のESD保護ダイオードを構成する。詳細な説明及び図示は省略するが、同様に、n形カソード層41と第2のn形カソード層2Bとの間に第2のp形アノード層第2のp形ウェル層42Bが設けられる。すなわち、第2のn形カソード層2Bが、第2のp形アノード層第2のp形ウェル層42Bを介してn形カソード層41第1の半導体層の第1の表面に形成される。第2のp形アノード層第2のp形ウェル層42Bは、例えば、n形カソード層41第1の半導体層の第1の表面にp形不純物のイオン注入及びその後の熱処理の実施により形成される。その後、第2のn形カソード層2Bが、第2のp形アノード層第2のp形ウェル層42Bの表面にn形不純物のイオン注入及びその後の熱処理の実施により形成される。これにより、n形カソード層第1の半導体層41中に、第2のn形カソード層2B第4の半導体層と第2のp形アノード層第2のp形ウェル層42Bとから構成された第2のダイオードD2と、第2のp形アノード層第2のp形ウェル層42Bとn形カソード層第1の半導体層41とから構成された第4のダイオードD4が形成される。第2のダイオードD2と第4のダイオードD4とは、互いに逆向きに積層方向に直列接続されることにより、第2の双方向ESD保護ダイオード第2のESD保護ダイオードを形成する。図5に本実施形態に係るEMIフィルタ200の等価回路図を示す。第1の実施形態に係るEMIフィルタ100では、第1のESD保護ダイオードは、第1のダイオードD1により構成され、第2のESD保護ダイオードは、第2のダイオードD2により構成されている。これにより、第1の実施形態に係るEMIフィルタ100は、正のサージ電圧に対して耐圧を有するESD保護機能を備えている。これに対して、本実施形態に係るEMIフィルタ200では、上記構成により、第1のESD保護ダイオードは、第1のダイオードD1とこれに逆向きに直列接続された第3のダイオードD3により構成された双方向ESD保護ダイオードであり、第2のESD保護ダイオードは、第2のダイオードD2とこれに逆向きに直列接続された第4のダイオードD4とにより構成された双方向ESD保護ダイオードである。すなわち、第1及び第2のESD保護ダイオードは、それぞれ、積層方向にn-p-n接合を有する双方向ESD保護ダイオードである。これにより、本実施形態に係るEMIフィルタ200は、正のサージ電圧及び負のサージ電圧に対しても、それぞれ耐圧を有する双方向ESD保護機能を備える。第1の端子T1に印加された正のサージ電圧に対しては、第1のダイオードD1及び第2のダイオードD2の逆方向耐圧ブレークダウン電圧を超える大きさのサージ電圧が、第1のESDダイオード及び第2のESD保護ダイオードにより第3の端子にバイパスされる。第1の端子T1に印加された負のサージ電圧に対しては、第3のダイオードD3及び第4のダイオードD4の逆方向耐圧ブレークダウン電圧を超える大きさのサージ電圧が、第1のESD保護ダイオード及び第2のESD保護ダイオードにより第3の端子にバイパスされる。本実施形態のように、第1のESD保護ダイオード及び第2のESD保護ダイオードが双方向ESD保護ダイオードである場合は、正のサージ電圧に対する耐圧は、第1のダイオードD1及び第2のダイオードD2の耐圧できまり、負のサージ電圧に対する耐圧は、第3のダイオードD3及び第4のダイオードD4の耐圧できまる。これらの耐圧は、第1のESD保護ダイオード及び第2のESD保護ダイオードに求められる仕様に応じて適宜設定されればよい。本実施形態に係るEMIフィルタ200においても、第1の実施形態に係るEMIフィルタ100と同様に、第1及び第2のESD保護ダイオードのそれぞれに、第1のキャパシタC1及び第2のキャパシタC2が並列接続されることにより、EMIフィルタ200のキャパシタ部を構成する。このため、第1の実施形態と同様に、フィルタ特性を維持しつつ、ESD保護機能を備えたEMIフィルタの小型化が実現可能である。以上説明した実施例においては、第1のESD保護ダイオード及び第2のESD保護ダイオードが、片方向に耐圧を有するESD保護ダイオードの例と双方向に耐圧を有する双方向ESD保護ダイオードの例で説明された。本発明の効果はこれらに限定されることなく、第1のESD保護ダイオード及び第2の保護ダイオードは、少なくとも一方向に所定の耐圧以上の電圧が印加されたときにオン状態の動作をすればい。すなわち、第1のESD保護ダイオード及び第2のESD保護ダイオードは、1つのp-n接合、1つのn-p-n接合または、p-n-p接合、または、複数のp-n接合を有する片方向または双方向のツェナーダイオードであればよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。