nビットのデジタルデータを被変換データとする抵抗ストリング型D/Aコンバータ回路であって、第1の抵抗ストリング部と、第2の抵抗ストリング部と、データ反転回路と、出力選択スイッチと、変換されたアナログ電圧を出力する第1の出力端子及び第2の出力端子とを備え、前記第1の抵抗ストリング部及び前記第2の抵抗ストリング部は、n-1ビットの入力データに応じたアナログ電圧を夫々前記第1の出力端子及び前記第2の出力端子に対して出力し、前記データ反転回路は、n-1ビットの入力データが変動するとき前記第1の抵抗ストリング部と前記第2の抵抗ストリング部との夫々の出力の電圧変動の方向が逆となるように制御し、前記出力選択スイッチは、前記被変換データの所定ビットの0と1の切り替わりにより、前記第1の出力端子及び前記第2の出力端子に対して、前記第1の抵抗ストリング部の出力電圧及び前記第2の抵抗ストリング部の出力電圧を切り替えて出力することを特徴とする抵抗ストリング型D/Aコンバータ回路。前記第1と第2の抵抗ストリング部は、夫々2n-1個の抵抗が直列に接続されて形成されており、各抵抗の接続点には、該接続点の電圧を取り出すためのスイッチが接続され、更に、前記第1の抵抗ストリング部の一端は、第1の基準電圧の入力端子と接続され、前記第2の抵抗ストリング部の一端は、前記第1の基準電圧より低い第2の基準電圧の入力端子と接続され、前記第1の抵抗ストリング部の他端と前記第2の抵抗ストリング部の他端とが、接続され、更に、前記被変換データのデジタルのコードに応じて前記スイッチを選択して、前記第1の抵抗ストリング部からのアナログ電圧出力と、前記第2の抵抗ストリング部からのアナログ電圧出力を、出力させるデコーダを備えることを特徴とする請求項1に記載の抵抗ストリング型D/Aコンバータ回路。前記スイッチ関しては、前記第1の基準電圧の入力端子側から数えて2n-1番目の抵抗と2n-11番目の抵抗との間を境界として、上側半分と下側半分を折り返した位置のものが同時にオンすることを特徴する請求項2に記載の抵抗ストリング型D/Aコンバータ回路。本発明は、シングル出力の抵抗ストリング型D/Aコンバータと略同等の素子数とセル面積を保ちながら、差動出力電圧を得られる抵抗ストリング型D/Aコンバータを提供することを目的とする。本発明は、上記の目的を達成するために為されたものである。本発明に係る抵抗ストリング型D/Aコンバータ回路は、nビットのデジタルデータを被変換データとする抵抗ストリング型D/Aコンバータ回路であって、第1の抵抗ストリング部と、第2の抵抗ストリング部と、データ反転回路と、出力選択スイッチと、変換されたアナログ電圧を出力する第1の出力端子及び第2の出力端子とを備え、前記第1の抵抗ストリング部及び前記第2の抵抗ストリング部は、n-1ビットの入力データに応じたアナログ電圧を夫々前記第1の出力端子及び前記第2の出力端子に対して出力し、前記データ反転回路は、n-1ビットの入力データが変動するとき前記第1の抵抗ストリング部と前記第2の抵抗ストリング部との夫々の出力の電圧変動の方向が逆となるように制御し、前記出力選択スイッチは、前記被変換データの所定ビットの0と1の切り替わりにより、前記第1の出力端子及び前記第2の出力端子に対して、前記第1の抵抗ストリング部の出力電圧及び前記第2の抵抗ストリング部の出力電圧を切り替えて出力する。本発明を利用することにより、同程度の分解能を有するシングル出力の抵抗ストリング型D/Aコンバータと比較して、素子数を僅かに増加させることで、略同等の回路面積でありながら、差動出力電圧信号を得ることができる。この差動出力電圧信号は、差動入出力増幅回路における反転信号及び非反転信号に対して夫々加えられるべきDCオフセット電圧となり得る。また、本発明に係る抵抗ストリング型D/Aコンバータは、一連の抵抗体を使用しているのでコモンモード雑音を低減できる。以下、図面を参照して、本発明に係る好適な実施形態を説明する。なお、本明細書中では、例えば、/D5は、D5の反転信号であることを表している。1.第1の実施形態1.1.抵抗ストリング型D/Aコンバータの構成図1は、本発明の第1の実施形態に係る抵抗ストリング型D/Aコンバータの回路図である。図11は、被変換データData0~Data5が入力するデータ反転回路11及び出力切替回路12の回路図を示している。図12は、データ反転回路11及び出力切替回路12が出力するデータD0~D5、/D5を入力してD/A変換を行い更に差動出力する抵抗ストリング型D/Aコンバータの本体部の回路図を示している。被変換データData0~Data5のうち、Data5が最上位ビットMSBであり、Data0が最下位ビットLSBである。第1の実施形態に係る抵抗ストリング型D/Aコンバータは、入力される被変換データData0~Data5に応じてデジタルアナログ変換を行い、デジタルアナログ変換後の出力電圧を差動出力端子OUT、OUTBから出力する。出力OUTと出力OUTBは、図42に示すように、一方が階段状に単調増加し他方が階段状に単調減少する、相補的な電圧を夫々出力する。図12に示す抵抗ストリング型D/Aコンバータの本体部においては、高電位側基準電圧入力端子VRTと低電位側基準電圧入力端子VRBの間で、26個即ち、64個の抵抗が直列に接続され、それぞれの抵抗の間には、そのノード電圧を取り出すためのスイッチSW1A~SW32A、SW1B~SW32Bが接続されている。このように26個即ち、64個の抵抗が直列に接続されて形成される抵抗ストリング部は、回路的には連続した一本の抵抗体とみなされ得る。ここで、半導体集積回路のレイアウト面積の制約から、抵抗体は折り返されて行列状に配置されている。これにより、行、列それぞれの位置を上位ビット及び下位ビットのデコードの結果として選択することで、所定の電圧が差動出力端子OUT、OUTBから取り出される。図12に示すように抵抗ストリング部抵抗体を折り返して配置していることにより、低電位側基準電圧入力端子VRB側から見て奇数番目の行と偶数番目の行とにおいて電圧の大小関係が左右逆転してしまう。即ち、奇数番目の行では図1の左に進む程、電位が高くなるが、偶数番目の行では図1の右に進む程、電位が高くなる。よって、選択されている行が奇数番目のものか偶数番目のものかによって列の選択位置を入れ替えるために、下位ビットデータ反転回路16が用意されている。図22は、下位ビット反転回路16の回路図の例である。この下位ビットデータ反転回路16により、データD3が0のときと1のときの下位ビットデコーダ15の出力データL7~L0の並びが反転することで、抵抗間のノード電圧の大小関係の反転に対応している。つまり、入力データに対して出力データの大小関係を反転させる回路となっている。図53に示す表においては、下位ビット反転回路16及び下位ビットデコーダ15への、入力データD0~D3と出力データL0~L7の関係を示している。なお、上位ビットのデコードの結果は、個々の抵抗の間に接続されるスイッチを選択することで反映される。下位ビットのデコードの結果は、各列に一つ備わるスイッチS00~S07、S10~S17を選択することで反映される。スイッチS00、S10のゲートには下位ビットデコーダ15の出力データL0が、スイッチS01、S11のゲートには出力データL1が、スイッチS02、S12のゲートには出力データL2が、スイッチS03、S13のゲートには出力データL3が、スイッチS04、S14のゲートには出力データL4が、スイッチS05、S15のゲートには出力データL5が、スイッチS06、S16のゲートには出力データL6が、スイッチS07、S17のゲートには出力データL7が、夫々繋がっている。特に、本実施形態の抵抗ストリング型D/Aコンバータでは、高電位側基準電圧入力端子VRTに近い抵抗R1A~抵抗R32Aと、それら抵抗の間に接続するスイッチSW1A~スイッチSW32Aと、列ごとに設定されるスイッチSW10、SW11SW17とは、第1の抵抗ストリング部17を構成している。更に、低電位側基準電圧入力端子VRBに近い抵抗R1B~抵抗R32Bと、それら抵抗の間に接続するスイッチSW1B~スイッチSW32Bと、列ごとに設定されるスイッチSW00、SW01SW07とは、第2の抵抗ストリング部18を構成している。後で説明するように、第1の抵抗ストリング部17の形成する電圧は、内部ノードMB1の電位として表れ、第2の抵抗ストリング部18の形成する電圧は、内部ノードMB0の電位として表れる。第1の抵抗ストリング部17の形成する電圧は、被変換データData0~Data5が00hから3Fhへと変化していくと、図41に示すように、中央まで単調に減少し、中央以降単調に増加する。第2の抵抗ストリング部18の形成する電圧は、被変換データData0~Data5が00hから3Fhへと変化していくと、同様に図41に示すように、中央まで単調に増加し、中央以降単調に減少する。本実施形態の抵抗ストリング型D/Aコンバータは、被変換データData0~Data5の00hと3Fhの中央即ち、1Fhと20Fhの間において、内部ノードMB0の出力と、内部ノードMB1の出力とを切り替えることにより、図42に示すような、一方が階段状に単調増加し他方が階段状に単調減少する、相補的な電圧出力である、出力OUTと出力OUTB即ち、差動出力電圧を形成する。この切り替えは、後で説明する出力選択スイッチ19が、被変換データData5の非反転データD5及び反転データ/D5とに基づいて行う。1.2.抵抗ストリング型D/Aコンバータの動作図面に従って、第1の実施形態に係る抵抗ストリング型D/Aコンバータの動作を説明する。まず、被変換データData0~Data5はデータ反転回路11に入力され、データ反転回路11はデータD0~D4を出力する。図21は、データ反転回路11の回路図の例を示している。データ反転回路11は、最上位の被変換データData5が0であれば、下位の被変換データData0~Data4をそのまま出力し、最上位の被変換データData5が1であれば、下位の被変換データData0~Data4を反転させて出力する回路である。データ反転回路11の出力するデータのうち、データD0~D2は、下位ビットデータ反転回路16を経て下位ビットデコーダ15に入力されてデコードされる。ここで、図22は、下位ビット反転回路16の回路図であり、図53に示す表は、下位ビット反転回路16及び下位ビットデコーダ15への、入力データD0~D3と出力データL0~L7の関係を示す表である。よって、図53に示すように、L0~L7のいずれかがHigh出力となり、スイッチS10~S17のうちの一つ、及びスイッチS00~S07のうちの一つが、オンすることで、第1の抵抗ストリング部17からの列即ち、電圧、及び、第2の抵抗ストリング部18からの列即ち、電圧を選択する。一方、データ反転回路11の出力するデータのうち、データD3、D4は、上位ビットデコーダ13に入力されデコードされる。ここで、図51に示す表は、上位ビットデコーダ13への入力データD3、D4と出力データG0~G3の関係を示す表である。よって、図51に示すように、上位ビットデコーダ13の出力データG0~G3のいずれかがHighとなり、第1の抵抗ストリング部17のスイッチ、及び第2の抵抗ストリング部18のスイッチにおいて、夫々1行分即ち、8個分オンとなる。このような1行分のオン動作と、入力データD0~D4による下位ビットデータ反転回路16下位ビットデコーダ15の動作とによって、図12における内部ノードMB1の出力電圧は第1の抵抗ストリング部17からの電圧となり、内部ノードMB0の出力電圧は第2の抵抗ストリング部18からの電圧となる。ここで、図12に示す第1の抵抗ストリング部17におけるノード2が、第1の抵抗ストリング部17内の最小電位VRT-VRB/2を示すノードとなる。同様に、図12に示す第2の抵抗ストリング部18におけるノード1が、第2の抵抗ストリング部18内の最大電位VRT-VRB/2-1LSBを示すノードとなる。なお、1LSBは、図12に示すように、一つの抵抗に対応する電位差である。更に、被変換データData0~Data5が、00hから3Fhまで変動する場合の、第1の抵抗ストリング部17の内部ノードMB1の電位変動と、第2の抵抗ストリング部18の内部ノードMB0の電位変動とを、図41に示している。内部ノードMB1の電位は、被変換データData0~Data5が00hから3Fhへと変化していくと、1LSBずつ、中央まで単調に階段状に減少し、中央以降単調に階段状に増加する。内部ノードMB0の電位は、被変換データData0~Data5が00hから3Fhへと変化していくと、1LSBずつ、中央まで単調に階段状に増加し、中央以降単調に階段状に減少する。内部ノードMB0の電位は、入力データ被変換データData0~Data5が00hから増加するにつれて1LSBずつ増加する。このとき、内部ノードMB1の電位は、VRTの電位から1LSBずつ減少する。被変換データData0~Data5が1Fhから20hに移るとき、被変換データData5が0から1に変化する。そうすると、データ反転回路11の作用により、下位ビットデコーダ15は、被変換データData0~Data5が00hから1Fhまで変動するときと逆の出力を、被変換データData0~Data5の20hから3Fhの間に、行う図53参照。このとき、内部ノードMB0の電位は、1LSBずつ減少し、内部ノードMB1の電位は、VRTの電位から1LSBずつ増加する。よって、図41に示すような、電位の変動を行うことになる。次に、被変換データData5によって、出力選択スイッチ19内のスイッチのオンオフが制御される。つまり、被変換データData5が0のとき出力切替回路12図23参照により出力されるデータD5、/D5が0、1となり、スイッチSWA0、SWA1がオフしスイッチSWB0、SWB1がオンする。被変換データData5が1のとき出力切替回路12図23参照により出力されるデータD5、/D5が1、0となり、スイッチSWA0、SWA1がオンしスイッチSWB0、SWB1がオフする。これにより、内部ノードMB0、MB1の電圧の出力先が、被変換データData5によって、出力端子OUTと出力端子OUTBとのいずれかに切り替わり、図42に示すように、出力端子OUTは、VRBの電位からVRT-1LSBの電位まで、出力することが可能となる。出力端子OUTBは、VRT-1LSBからVRBまで、出力することが可能となる。また、VOUT=OUT-OUTBとD/Aコンバータの出力電圧を定義すると、図43に示すように、出力電圧VOUTは、-VRT-VRB1LSB/2からVRT-VRB-1LSB/2まで、変動することになる。なお、図23は、出力切替回路12の回路図の例であり、被変換データData5をそのままデータD5として出力し、同時に反転させてデータ/D5として出力する回路である。また、図12に示すように、第1の抵抗ストリング部17と第2の抵抗ストリング部18は、両者の境となる中心横線AA’に関して、対称に配置されている。つまり、被変換データData0~Data5に応じてオンする電圧選択のためのスイッチは、低電位側基準電圧入力端子VRT側から数えて32=26-1番目の抵抗と33=26-11番目の抵抗を境にして、下側半分と上側半分を折り返した位置のものが同時にオンすることになる。以上のように構成された抵抗ストリング型D/Aコンバータを動作することにより、入力するデジタルデータの値に比例した相補的な二つのアナログ電圧を得ることができる。1.3.抵抗ストリング型D/Aコンバータの具体的動作具体的に、被変換データData0~Data5が、1Fh、20h、21hと変化したときの、第1の実施形態に係る抵抗ストリング型D/Aコンバータの動作について説明する。1被変換データData0~Data5が1Fhの場合。まず、被変換データData0~Data5が1Fhのとき、Data0~Data4は1であり、Data5は0である。下位ビットデコーダ15の出力は、図53の表に示すように、L0=Highその他の出力L1~L7はLowとなり、スイッチS00、及びスイッチS10がオン状態となる。一方、上位ビットデコーダ13の出力は、図51の表に示すように、G03=Highとなり、第1の抵抗ストリング部17のスイッチSW25A、SW26ASW32Aの8個、及び、第2の抵抗ストリング部18のスイッチSW25B、SW26BSW32Bの8個が、同時にオン状態となる。これら上位ビットデコーダ13及び下位ビットデコーダ15により、内部ノードMB0は、ノード1の電位になり、内部ノードMB1は、ノード2の電位となる。また、被変換データData5が0であるので、出力選択スイッチ19における、スイッチSWB0及びスイッチSWB1がオンとなり、出力端子OUTにはノード1の電位が、出力端子OUTBにはノード2の電位が、それぞれ出力される。2被変換データData0~Data5が20hの場合。被変換データData0~Data5が20hのとき、Data0~Data4は0であり、Data5は1である。ここで、被変換データData5が1である場合、データ反転回路11によって、データD0~D4=Highとなる図21参照ため、下位ビットデコーダ15の出力は、L0=Highその他の出力L1~L7はLowのままである。上位ビットデコーダ13の出力も、データD3、D4の値が共にHighのままであるので、G03=Highである。被変換データData5が0から1に変わったため、出力選択スイッチ19への入力データD5、/D5の極性が反転する。その結果、出力端子OUTにはノード2の電圧が、出力端子OUTBにはノード1の電圧が、それぞれ出力される。3被変換データData0~Data5が21hの場合。さらに被変換データData0~Data5が21hになった場合、下位ビットデコーダ15の出力は、L1=Highその他の出力L0、L2~L7はLowとなり、スイッチS01、及びスイッチS11がオン状態になる。これにより、それぞれの出力電圧は抵抗一つ分、つまり1LSB分だけ変動する。以上のことから、被変換データが00hから3Fhまで段階的に変化する場合、第1の抵抗ストリング部17の選択電圧ノードMB1の電位は、被変換データが00hのときVRT-1LSBの電位であり、1FhのときVRT-VRB/2の電位となる。また、20hのときもVRT-VRB/2の電位となり、3FhのときVRT-1LSBの電位に戻る。このことは、図41の上部グラフに示されている。同様に、第2の抵抗ストリング部18の選択電圧ノードMB0の電位は、00h及び3FhのときVRBの電位であり、1Fh及び20hのときVRT-VRB/2-1LSBの電位となる。このことは、図41の下部グラフに示されている。被変換データの最上位ビットData5の状態によって、出力選択スイッチ19により、MB0とMB1とを切り替えることで、出力端子OUT、及び、出力端子OUTBの出力が、夫々、VRBからVRT-1LSBまで、及び、VRT-1LSBからVRBまで変動する。このことは、図42のグラフに示されている。このように、本発明を利用することにより、同じ分解能を有するシングル出力の抵抗ストリング型D/Aコンバータと比較して、素子数を僅かに増加させれば、略同等の回路面積でありながら、差動出力電圧信号を得ることができる。図3に示すような差動入出力増幅回路を用いた演算増幅回路3において、その出力電圧のDCオフセット電圧が可変である回路を構成する場合、演算増幅回路3に加算回路2を付加し、その加算回路2内で、通常、DCオフセット電圧調整用電圧源抵抗ストリング型D/Aコンバータ1が用いられる。この場合、差動入出力増幅回路3では、反転信号及び非反転信号INM、IMPに対して夫々にDCオフセット電圧が加えられるが、図3に示すように、加算回路2内に本発明に係るD/Aコンバータ1を一つ設ければ、差動出力信号により、二つのDCオフセット電圧を形成することができる。このとき、加算回路2の全体の面積を削減することができる。同時に、加算回路2における回路電流も削減できる。以上のように、第1の実施形態に係る抵抗ストリング型D/Aコンバータは、第1の抵抗ストリング部17、第2の抵抗ストリング部18、データ反転回路11、及び、出力選択スイッチ19を備える、6ビットの抵抗ストリング型D/Aコンバータである。この抵抗ストリング型D/Aコンバータにおいて、第1の抵抗ストリング部17及び第2の抵抗ストリング部18は、5即ち、6-1ビットの入力データに応じたアナログ電圧を出力するものであり、且つ、下位5ビットの入力データが変動するとき第1の抵抗ストリング部17と第2の抵抗ストリング部18との電圧変動方向が逆である。更に、データ反転回路11は、被変換データ25-1と被変換データ25との間を境界として、下位5ビットの被変換データを反転させて第1の抵抗ストリング部17及び第2の抵抗ストリング部18に出力する。更に、出力選択スイッチは、最上位の被変換データの0と1の切り替わりにより、二つの出力端子に対して、第1の抵抗ストリング部17のアナログ電圧出力と、第2の抵抗ストリング部18のアナログ電圧出力とを切り替える。このように抵抗ストリング型D/Aコンバータを構成することにより、入力するデジタルデータの値に比例した相補的な二つのアナログ電圧差動出力電圧を得ることができる。2.その他の実施形態以上の第1の実施形態では、6ビットのデジタルデータを被変換データとするD/Aコンバータを示しているが、本発明に係る抵抗ストリング型D/Aコンバータの被変換データ入力データは、6ビットに限定されるものではなく、それ以外のビット数のデータを被変換データ入力データとして扱う抵抗ストリング型D/Aコンバータにおいても、本発明を実現することは当然ながら可能である。例えば、被変換入力データがnビットであれば、第1の抵抗ストリング部と第2の抵抗ストリング部は、夫々、2n-1個の抵抗が直列に接続されて形成されればよい。下位n-1ビットの入力データが変動するとき第1の抵抗ストリング部と第2の抵抗ストリング部との電圧変動方向は逆となるように構成されればよい。更に、データ反転回路は、被変換データ2n-1-1と被変換データ2n-1との間を境界として、下位n-1ビットの被変換データを反転させて出力するものであればよい。