"一導電型の半導体材料層上方に形成された層に孔を形成する工程と、前記孔の側壁に導電材料よりなる第1の電極を形成する工程と、第1の電極の内壁に第1の絶縁膜を形成する工程、および前記第1の絶縁膜に接して前記孔内にゲート電極を埋設する工程と、を有することを特徴とする半導体装置の製造方法。前記ゲート電極は、前記半導体材料層上に形成されたチャネル領域と第2の絶縁膜を介して接している請求項1に記載の半導体装置の製造方法。前記一導電型の半導体材料層表面に他導電型不純物拡散層を形成した後に、前記他導電型不純物拡散層の一部と前記第2の絶縁膜を介して接するように前記ゲート電極を配置する請求項2に記載の半導体装置の製造方法。前記他導電型不純物拡散層は、スリットを介して第1の他導電型不純物拡散層と第2の他導電型不純物拡散層に分離され、前記ゲート電極は、第1、第2の他導電型不純物拡散層および前記スリット上方にまたがるように配置される請求項3に記載の半導体装置の製造方法。前記他導電型不純物拡散層は、前記一導電型の半導体材料層表面にライン状の他導電型不純物拡散層を形成する工程と、前記ライン状の他導電型不純物拡散層と交わる方向に溝を形成して、溝内の他導電型不純物拡散層を除去する工程と、を有する工程で第1の他導電型不純物拡散層と第2の他導電型不純物拡散層に分離され、前記ゲート電極は、前記第1、第2の他導電型不純物拡散層に第2の絶縁膜を介して接するように前記溝内に形成される請求項3に記載の半導体装置の製造方法。前記ゲート電極底面の平面形状は、その頂点が丸みを帯びた多角形である請求項1に記載の半導体装置の製造方法。前記ゲート電極底面の平面形状は、円または楕円である請求項1に記載の半導体装置の製造方法。第1の電極の内壁と前記半導体材料層上に形成されたチャネル領域表面に絶縁膜を形成することで前記第1,第2の絶縁膜を同時に形成する工程を有する請求項2に記載の半導体装置の製造方法。前記絶縁膜を形成する工程の前に、前記チャネル領域を露出させる工程を有する請求項8に記載の半導体装置の製造方法。前記一導電型の半導体材料層表面上方に第1の材料よりなり、第1の方向に延在する複数のラインパターンを形成する工程と、前記ラインパターンの側壁に絶縁材料よりなる膜を形成し、絶縁分離サイドウォール膜を形成する工程と、前記絶縁分離サイドウォール膜に挟まれた凹部に第2の材料を埋め込む工程と、前記第1の方向と異なる第2の方向に延在する複数のラインパターンをマスクとして前記第1および第2の材料を選択的に除去して第1および第2の材料よりなるライン状パターンを形成する工程と、を含み、前記絶縁分離サイドウォール膜と前記ライン状パターンとで囲まれた孔を形成する請求項1に記載の半導体装置の製造方法。前記孔内に形成されたゲート電極膜をエッチバックして前記ゲート電極の上端の高さを前記絶縁分離サイドウォール膜の上端の高さよりも低くする工程と、前記絶縁分離サイドウォール膜で挟まれた凹部を絶縁材料で埋め込み、埋め込み絶縁層を形成する工程と、前記埋め込み絶縁層をエッチバックして前記埋め込み絶縁層の上端の高さを前記絶縁分離サイドウォール膜の上端の高さよりも低くして、前記第1の電極の一部を露出させる工程と、前記絶縁分離サイドウォール膜で挟まれた凹部を導電材料で埋め込み、前記第1の電極と接続する導電ラインを形成する工程と、を有する請求項10に記載の半導体装置の製造方法。一導電型の半導体材料層表面のチャネル領域上方に第2の絶縁膜を介して形成されたゲート電極と、前記ゲート電極の上方に前記ゲート電極と一体形成されたキャパシタ電極部と、前記キャパシタ電極部の側面を囲むように第1の絶縁膜を介して形成された第1の電極と、を有することを特徴とする半導体装置。前記一導電型の半導体材料層表面には他導電型不純物拡散層を有し、前記他導電型不純物拡散層は、ソース電極およびドレイン電極を形成している請求項12に記載の半導体装置。前記他導電型不純物拡散層は、スリットを介して第1の他導電型不純物拡散層と第2の他導電型不純物拡散層に分離され、前記ゲート電極は、第1、第2の他導電型不純物拡散層および前記スリット上方にまたがるように配置されている請求項13に記載の半導体装置。前記ゲート電極底面の平面形状は、その頂点が丸みを帯びた多角形である請求項12に記載の半導体装置。第1,第2の絶縁膜は同一の材料からなる請求項12に記載の半導体装置。前記ソース電極、前記ドレイン電極、前記ゲート電極、第1の電極よりなるメモリセルはマトリクス配列され、第1の方向に配置された複数のメモリセルはその第1の電極が同一の信号線に接続されており、第2の方向に配置された複数のメモリセルは、そのソース電極およびドレイン電極が直列接続され、その一端はビット線、他端は制御線にそれぞれ接続されている請求項13に記載の半導体装置。前記ゲート電極に複数の情報に対応する複数のプログラム状態を設定可能である請求項17に記載の半導体装置。複数の半導体装置が組み込まれたメモリカードであって、前記半導体装置の少なくとも一つは、一導電型の半導体材料層表面のチャネル領域上方に第2の絶縁膜を介して形成されたゲート電極と、前記ゲート電極の上方に前記ゲート電極と一体形成されたキャパシタ電極部と、前記キャパシタ電極部の側面を囲むように第1の絶縁膜を介して形成された第1の電極と、を有することを特徴とするメモリカード。ストレージデバイスと、データプロセッサと、前記ストレージデバイスと前記データプロセッサとを接続するバスと、を備えるデータ処理システムであって、前記ストレージデバイスおよび前記データプロセッサの少なくとも一つは、一導電型の半導体材料層表面のチャネル領域上方に第2の絶縁膜を介して形成されたゲート電極と、前記ゲート電極の上方に前記ゲート電極と一体形成されたキャパシタ電極部と、前記キャパシタ電極部の側面を囲むように第1の絶縁膜を介して形成された第1の電極と、を有することを特徴とするデータ処理システム。しかしながら、特許文献1では、フローティングゲートに空洞を形成し、隣接セルのフローティングゲート間で対向する面の面積を減ずる技術が開示されているが、空洞を形成する加工技術が複雑で難しく、できあがりの形状がばらつくという問題があった。さらに微細化が進むと機械的強度を維持するために空洞を設けることが困難になるという問題があった。また、非特許文献1では、隣接セルのフローティングゲート間の絶縁膜の一部に空洞を設けることで隣接セルのフローティングゲート間の結合容量を減ずる技術が開示されているが、均一な空洞を再現性よく加工する技術は難しく、微細化が進むと隣接セルのフローティングゲート間も狭くなることから所定の間隔の空洞を確保することは難しく、結果として効果が小さくなるという問題があった。特許文献2では、フローティングゲートのうち、ゲート電極部分と、その上方にコントロールゲートとの間で容量素子を形成する部分とが別々に形成されており、この両者を電気的に接続する工程が必須である。半導体チップ上のメモリセルのビット数は極めて膨大であるため、メモリセル内のこのような電気的接続個所の存在は歩留まりを低下させる大きな要因となり好ましくない。さらに、この電気的接続箇所を設けるため、孔内にIPD膜を成膜した後、孔底のIPD膜をエッチング除去する必要があり、孔側壁に露出しているIPD膜がダメージを受ける。このため、そのままでは実用に耐えないことから、一旦犠牲IPD膜を形成し、第3の導電層を成膜後に犠牲IPD膜を除去して形成されるスリット内に改めてIPD膜を充填している。このような狭いスリット内へ、良質な膜を充填することは非常に困難であり、また、ボイドが形成されると容量値が大きく変化するという問題があった。さらに、孔底の絶縁膜の除去が不十分になると、電気的接続箇所の電気抵抗異常やオープン不良などに起因する歩留まり低下をまねく。本発明による半導体装置は、一導電型の半導体材料層表面のチャネル領域上方に第2の絶縁膜を介して形成されたゲート電極と、前記ゲート電極の上方に前記ゲート電極と一体形成されたキャパシタ電極部と、前記キャパシタ電極部の側面を囲むように第1の絶縁膜を介して形成された第1の電極と、を有することを特徴とする。本発明による半導体装置の製造方法は、一導電型の半導体材料層上方に形成された層に孔を形成する工程と、前記孔の側壁に導電材料よりなる膜を形成し、第1の電極を形成する工程と、第1の電極の内壁に第1の絶縁膜を形成する工程、および前記第1の絶縁膜に接して前記孔内にゲート電極を埋設する工程と、を有することを特徴とする。本発明によれば、歩留まりや信頼性の低下を招くことなく、隣接セルのフローティングゲート間の結合容量を小さくすることができ、隣接セルの書き込み情報の影響を小さくした状態でフローティングゲートの電位を制御することが可能となり、動作余裕度が格段に増す。本発明の基本形態は、ゲート電極を形成するゲート電極部、ゲート電極部上方に一体形成され、キャパシタを形成するキャパシタ電極部よりなるゲート電極を有し、隣接するゲート電極間に導電層を配置することで隣接するゲート電極間の結合容量を格段に減ずるものである。実施例では、ゲート電極と一体形成されたキャパシタ電極部側面を第1の電極で囲むことで隣接するゲート電極間の結合容量を減らすことができると同時に、ゲート電極と第1の電極との間の結合容量を増加させることができる。本発明による半導体装置は、ゲート電極部とキャパシタ電極部とは一体形成されており、ゲート電極は、特許文献2に開示されるような導体層間を電気的接続する構造を含まない。このため、接続部の電気抵抗異常やオープン不良などに起因する歩留まり低下をまねくことがない。本発明による半導体装置の製造方法は、チャネル領域上方に形成した層に孔を設け、孔の内壁に、順次、第1の電極層、絶縁層、ゲート電極層を積層することで、ゲート電極のキャパシタ電極部側面を第1の電極で囲む構造を得るものである。本発明によれば非常に微細な構造を極めて簡単に得ることができる。特に第1の電極層は孔の側壁にコンフォーマルな導電層を成膜して形成するサイドウォール膜を用いることから、ゲート電極のキャパシタ電極部を極めて薄い導電層で確実に囲むように第1の電極を形成することができる。特許文献2では、コントロールゲートとなる第2の導電層に孔を設けてその内壁に絶縁層、キャパシタ電極部を形成し、リソグラフィー技術で第2の導電層をパターニングして配線を形成すると共に、コントロールゲートを形成する。孔と配線パターンとは目合わせずれがあるので孔の外側のコントロールゲート幅は極限まで薄くすることはできない。また、配線の電気抵抗値を下げるためにも孔の外側のコントロールゲート幅は細くすることはできない。従って、コントロールゲート幅は広くする必要があり、微細化する際に問題となる。以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。まず、本発明の実施形態による半導体装置についてNAND型フラッシュメモリセルを搭載したNAND型フラッシュメモリを例として用い、詳細に説明する。実施例1図1aは本発明の一実施形態例による半導体装置の平面図、図1bはA-A’断面図、図1cはB-B’断面図であり、4x2ビットのNAND型フラッシュメモリセルが示されている。シリコン基板1主表面にX方向に延在する素子分離領域2が設けられ、素子分離領域2に挟まれた活性領域上には、フローティングゲートFG13、第1の電極であるコントロールゲートCG電極10およびソースドレイン不純物拡散層3よりなるNAND型フラッシュメモリセルが4個直列接続されている。FG13は多結晶シリコンなど導電材料よりなる柱状電極であり、ゲート電極部13aと、ゲート電極部13aと一体形成されたキャパシタ電極部13bとを有し、ソースドレイン不純物拡散層3に設けられたスリット3a上方に絶縁膜12トンネル絶縁膜を介して形成されている。FG13のキャパシタ電極部13b側面は絶縁膜12ゲート電極間絶縁膜を介して周囲を囲むように多結晶シリコンや金属など導電材料よりなる筒状のCG電極10で覆われている。CG電極10は酸化シリコン膜などよりなる絶縁層4によりシリコン基板1と絶縁されている。CG電極10、FG13および絶縁膜12よりなる容量素子部は絶縁分離サイドウォール膜6Sで規定される孔の中に形成され、容量素子間は絶縁分離サイドウォール膜6Sによって絶縁されている。絶縁分離サイドウォール膜6Sで規定された孔の内壁に薄いサイドウォール状に設けられた導電膜によりCG電極10が形成され、その内壁に絶縁膜12が形成され、さらにその内側の孔に埋め込まれた柱状の電極によりFG13が形成されている。FG13の上部には埋め込み絶縁層14が設けられている。埋め込み絶縁層14の上にはY方向に延在する導電層よりなるコントロールゲート駆動信号線15が設けられCG電極10と接続されている。コントロールゲート駆動信号線15は埋め込み絶縁層14によりFG13と絶縁されている。以上説明したように、本実施形態では、ゲート電極部13aと、ゲート電極部13aと一体形成されたキャパシタ電極部13bとを有するFG13のキャパシタ電極部13b側面がCG電極10により囲むように覆われており、隣接するFG13の間に導電層が配置されているため、従来のNAND型フラッシュメモリセル構造と比較して隣接セルのFG13との間の容量結合が格段に小さく抑えられている。この結果、隣接セルの書き込みデータの影響を受けることなく、フローティングゲートの電位制御を精密に行うことが可能となり、広い動作余裕度が得られ、特に多値情報を書き込む場合には安定した動作が可能となる。FG13のゲート電極部13aとキャパシタ電極部13bは一体形成されており、フローティングゲートは導体層間を電気的接続する構造を含まない。また、コントロールゲートはサイドウォール状に形成されており、極めて薄くでき、メモリセルの微細化に有利である。トンネル絶縁膜とゲート電極間絶縁膜は同一工程で成膜された同一組成を有する膜が用いられている。また、コントロールゲート駆動信号線15間の絶縁膜6Sもサイドウォール状に形成されており、ボーイング形状がほとんどなく、ばらつきの少ない絶縁膜が得られる。このように、絶縁分離サイドウォール膜6Sに挟まれた孔の内壁にCG電極10、絶縁膜12、FG13が形成され、絶縁分離サイドウォール膜6Sに挟まれ、Y方向に延在する溝内に導電材料が埋め込まれ、コントロールゲート駆動信号線15が形成されている。次に、本実施形態例による半導体装置の製造方法について詳細に説明する。図2~図12は、本発明の実施例1による半導体装置の製造プロセスを説明するための図である。このうち、図2a~図12aは平面図、図2b~図12bはA-A’断面図、図2c~図12cはB-B’断面図である。本実施例による半導体装置の製造プロセスでは、図2a、b、cに示すように、まず、p型のシリコン基板1表面の素子分離形成領域に溝を形成し、酸化シリコン膜などの絶縁膜で埋め込むことで素子分離領域2を形成する。次に活性領域表面に砒素などをイオン注入することでn型の不純物拡散層3を形成する。後にフローティングゲートを配置する場所にはn型の不純物拡散層3にスリット3aを設け、スリットを挟んでソースとドレインとなるように不純物拡散層3は分離されている。不純物拡散層3はフローティングゲートを形成する前に形成する。スリット3aは例えば10nmとする。これは周辺回路のMOSトランジスタのチャネル長に比べて短い値である。その後、絶縁層4、絶縁層4とは異なる材料よりなる材料層5を順次成膜する。例えば絶縁層4、材料層5はそれぞれ酸化シリコン層、多結晶シリコン層とすることができる。材料層5は窒化シリコン層など絶縁材料でもよい。エッチングレート比が十分でない場合は絶縁層4と材料層5の間に薄いエッチングストッパー層図示せずを設けてもよい。図3a、b、cに示すように、材料層5をフォトリソグラフィー技術およびドライエッチング技術を用いて選択的にエッチングすることでY方向に延在するパターン5Aを形成する。パターン5Aはスリット3aの真上に一つおき、すなわち、X方向にメモリセルのピッチの2倍のピッチで配列される。ここでは開口幅の比較的広い溝パターンに形成していることから、ボーイング形状の少ないパターン形成することができる。場合によっては、ドライエッチングやウェットエッチングを追加することで寸法調整してもよい。次に、全面に例えば窒化シリコン膜6を成膜する。図4a、b、cに示すように、窒化シリコン膜6をコンフォーマルに成膜した後、異方性エッチングを用いてエッチバックすることで、パターン5Aの側壁のみに残し、Y方向に延在する絶縁分離サイドウォール膜6Sを形成する。次に、全面に多結晶シリコン7を成膜してパターン5Aで挟まれた凹部を埋め込んだ後、CMP技術を用いて表面を平坦化する。さらに、ドライエッチングにより、図5a、b、cに示すように、絶縁分離サイドウォール膜6Sの上部より所定の高さだけ低い高さまで、パターン5Aおよび多結晶シリコン7をエッチバックしてパターン5B、多結晶シリコン7Aとする。これにより、Y方向に延在するコントロールゲート駆動信号線形成用溝8が形成される。絶縁分離サイドウォール膜6Sの代わりに通常のリソグラフィー技術で材料層5にコントロールゲート駆動信号線形成用溝を設けてもよい。この場合は材料層5上にハードマスク層を設ける。次に、図6a、b、cに示すように、X方向に延在するフォトレジストパターンまたはハードマスクパターン図示せずをマスクとしてパターン5B、多結晶シリコン7Aを選択的にエッチング除去し、メモリセルを形成するための孔9を形成する。孔9のX方向の2辺は窒化シリコン膜絶縁分離サイドウォール膜6S、Y方向の2辺は多結晶シリコンパターン5Cおよび多結晶シリコン7Bよりなる。次に、図7a、b、cに示すように、孔9の内壁に導電材料よりなるサイドウォール膜を形成する。材料としては、例えば多結晶シリコンを用いる。全面に薄膜を成膜後、異方性エッチングを用いてエッチバックすることで得られる。このようにして非常に薄い筒状の形状をしたCG電極10が形成される。CG電極10で囲まれた孔を孔11とする。次に、図8a、b、cに示すように、CG電極10をマスクとして孔11の底に露出する絶縁層4を選択的にエッチング除去することで不純物拡散層3に挟まれたスリット3aが形成された領域を含むシリコン基板1の表面を露出させる。この時、スリット3aは必ずしも全体が露出する必要はなく、少なくとも一部が露出すればよい。エッチング後の孔を孔11’とする。次に、図9a、b、cに示すように、全面に薄い絶縁膜12を成膜する。孔11’の底部の露出したシリコン基板1の表面に形成された薄い絶縁膜12は後に絶縁膜12の上に形成されるフローティングゲートに電子を注入する際にトンネル絶縁膜として働く部分である。また、孔11’の側壁に形成された薄い絶縁膜12は後に形成されるフローティングゲートと孔11の内壁に形成されているCG電極10との間でキャパシタを形成するゲート電極間絶縁膜となる。すなわち、フラッシュメモリデバイスとして動作するのに必要な容量比を決定する2つの容量値、CG電極10とフローティングゲートとの間の容量値と、フローティングゲートとシリコン基板1のチャネル領域との間の容量値とを決めている誘電体膜はどちらも薄い絶縁膜12であって、同一工程で同時に成膜する。従来のメモリセル構造ではこれら絶縁膜は同一工程で成膜不可能であった。同一工程で同時に成膜しているので膜の構造組成はもちろんのこと、製造プロセスのゆらぎやばらつきに起因する膜の特性も同一になるようにすることが容易である。このことから、所望の容量比はメモリセル形成用の孔9の形状や寸法孔の底面積や高さを管理することで再現性よく得られる。その結果、フローティングゲートの電位制御を精密に行うことが可能となるため広い動作余裕度が得られ、特に多値情報を書き込む場合には安定した動作が可能となる。薄い絶縁膜12の成膜方法としては、従来トンネル絶縁膜を形成する方法として知られた技術が適用可能である。例えば、LPCVD法で窒化シリコン膜を成膜した後、ドライ酸化処理を行う例がある。この場合は、絶縁膜12は図8b、cに示されているようにシリコン基板1表面から孔11’側壁にいたるまで絶縁層4の側壁も含め、連続した膜となる。一方、CG電極10が多結晶シリコンで形成されている場合、NO雰囲気中で熱処理することでCG電極10とシリコン基板1表面を酸窒化してSiONを形成する方法がある。この場合、多結晶シリコン表面と単結晶シリコン基板表面とで成膜速度は同等であり、膜の特性についてもほぼ同一な膜が得られる。また、この場合、絶縁膜12は、図10に示すように、CG電極10の側壁に形成される第1の絶縁膜12aとシリコン基板1表面に形成される第2の絶縁膜12bとなり、連続していない。なお、多結晶シリコンである5C、7B表面は同様に酸窒化され、窒化シリコンである絶縁分離サイドウォール膜6S表面も若干酸化されるが、酸化シリコンである絶縁層4および素子分離領域2はほとんど影響を受けない。次に、図11a、b、cに示すように、孔11’の中に導電材料を埋め込む。例えば多結晶シリコンを成膜した後、エッチバックしてFG13を形成する。この時、多結晶シリコンの上面の高さは孔11’の開口部から少々低くなるところまでエッチバックする。その後、酸化シリコン膜などの絶縁材料を成膜してFG13上部に埋め込み絶縁層14を形成する。次に、図12a、b、cに示すように、埋め込み絶縁層14をエッチバックすることでFG13上部に埋め込み絶縁層14を残し、CG電極10を露出させる。次に、コントロールゲート駆動信号線形成用溝8内にバリアメタル、シード層図示せずを成膜した後に導電材料で埋め込む。CMPにより表面の導電材料を除去することでコントロールゲート駆動信号線15を形成するとCG電極10と接続され、図1a、b、cに示すデバイスが完成する。コントロールゲート駆動信号線15は、周辺回路領域のダマシンプロセスで形成される金属配線図示せずと同時に形成することも可能である。本実施形態例の製造方法は、まず、シリコン基板上に形成された活性領域にソースドレインとなる不純物を導入し、次に、Y方向に延在する絶縁分離サイドウォール膜により規定されたコントロールゲート駆動信号線形成用溝の底部をX方向に延在するラインアンドスペースパターンを用いて選択的にエッチングすることでコントロールゲート駆動信号線形成用溝の底部にNAND型フラッシュメモリセル形成用の孔を形成する。この孔の内壁に導電材料よりなるサイドウォールを形成することでコントロールゲート電極を形成する。コントロールゲート電極で囲まれた孔の底部を選択的にエッチング除去することでシリコン基板上に形成された活性領域表面を露出させた後、露出したシリコン基板活性領域表面およびコントロールゲート電極表面に薄い絶縁膜を同時に形成し、孔を導電材料で埋め込むことで、ゲート電極部とキャパシタ電極部とを一体とするフローティングゲートを形成する。以上により、NAND型フラッシュメモリセルを得る。さらに、NAND型フラッシュメモリセル上方にあるコントロールゲート駆動信号線形成用溝を導電材料で埋め込むことでコントロールゲート駆動信号線が完成する。本実施形態例では、従来のNAND型フラッシュメモリセルのようにゲート電極をマスクとして用いてゲート電極に自己整合させてソースドレインとなる不純物拡散層を形成するのではなく、ソースドレインとなる不純物拡散層を先に形成した後に、コントロールゲートおよびフローティングゲートを形成することで、コントロールゲートやフローティングゲートの平面形状にかかわらず、独立にソースドレインとなる不純物拡散層の形状を決定、採用することができる。また、非常に高さの高いフローティングゲートに挟まれた狭い領域にイオン注入する工程を必要としないことから、シリコン基板表面に十分な不純物を導入できないことに起因するソースドレイン領域の電気抵抗増大の問題も排除できる。図1bに示す不純物拡散層3のスリット3aは、周辺回路を構成するMOSトランジスタ図示せずのソースドレイン不純物拡散層の間隔よりも小さくすることができる。NAND型フラッシュメモリデバイスの場合、複数のメモリセルトランジスタが直列に接続され、その直列回路の両端に駆動電圧が与えられることから、1個のメモリセルのソースドレイン不純物拡散層間に印加される電圧は小さくなる。そのため、周辺回路を構成するMOSトランジスタよりも格段にソースドレイン不純物拡散層の間隔は小さくできる。一方、ソースドレイン不純物拡散層の間隔を小さくすることで、メモリセルがONの場合とOFFの場合の電流差を大きくすることができることから、センスアンプでデータを読み出す際の動作余裕度が広くなる。本実施形態例によるNAND型フラッシュメモリセルの製造方法は、先にコントロールゲート電極を形成した後、フローティングゲート形成用導電層を後から成膜する特徴を有する。また、シリコン基板上に形成された材料層にコントロールゲート駆動信号線形成用溝およびNAND型フラッシュメモリセル形成用の孔を形成した後は、その孔の内壁にコントロールゲート電極用導電材料膜を成膜する工程からフローティングゲートを完成する工程まで、フォトマスクを用いてパターン形成するリソグラフィー工程も、導電層間の電気的接続を形成する工程も含まないという特徴を有している。これらのことは、目合わせずれに起因する不具合や、導電層間介在層起因の電気抵抗異常やオープン不良が発生する可能性を完全に排除できる。さらに、製造工程数が少なく、シリコン基板全面成膜工程、全面エッチング工程から構成されることは極めて加工が容易であることを意味する。コントロールゲート電極がサイドウォール膜からなり、この膜厚は電気的特性を満たす限り極限まで薄くできることから、コントロールゲート電極の平面占有面積は最も小さくできる。このことは、NAND型フラッシュメモリセルの微細化に好適である。本実施形態例によるNAND型フラッシュメモリセルの製造方法は、フローティングゲート、チャネル間のトンネル絶縁膜とフローティングゲート、コントロールゲート間のゲート電極間絶縁膜とを同一工程で成膜するところに特徴を有する。フローティングゲートの電位は、コントロールゲートに与える電位とフローティングゲート-チャネル間の容量値と、フローティングゲート-コントロールゲート間の容量値の比で制御するが、従来技術では、トンネル絶縁膜とゲート電極間絶縁膜とを同一工程で成膜することはできなかった。同一工程で成膜することで、トンネル絶縁膜とゲート電極間絶縁膜とをほぼ同一組成またはほぼ同一構造の膜とすることが可能となり、容量比のゆらぎ、ばらつきを格段に抑えることが可能となる。その結果、フローティングゲートの電位制御の精度が格段に向上する。これは、1ビットのメモリセルに複数の情報を記憶させる場合に特に有利である。本実施形態例によるNAND型フラッシュメモリセルは、異なるコントロールゲート駆動信号線に接続され、互いに隣接するNAND型フラッシュメモリセルのX方向のコントロールゲート電極間が絶縁分離サイドウォール膜で分離されているところに特徴を有する。また、異なるコントロールゲート駆動信号線間も同様に絶縁分離サイドウォール膜でX方向に分離されている。コントロールゲート駆動信号線の側面の位置とNAND型フラッシュメモリセルのコントロールゲート電極の外壁面の位置とが自己整合的に一致するようになされている。より具体的には、第1の方向Y方向に延在する第1のラインアンドスペースパターンをなすコントロールゲート駆動信号線形成用溝を形成し、次に、第1の方向と交差する第2の方向X方向に延在する第2のラインアンドスペースパターンを用いて両パターンが重なる領域にNAND型フラッシュメモリセル形成用孔を形成している。この時、第1のラインアンドスペースパターンのライン部とスペース部を構成している材料として異なる材料を選択することで実現している。また、ライン部はサイドウォール膜そのものを用いて形成している。他の製造方法としては第1のラインアンドスペースパターンのライン部にハードマスク層を形成し、これをマスクとして下地をエッチング除去しコントロールゲート駆動信号線形成用溝を形成した後、このハードマスク層を残したまま、第2のラインアンドスペースパターンを用いて両パターンが重なる領域にNAND型フラッシュメモリセル形成用孔を形成してもよい。ここで、サイドウォール膜よりなるハードマスクを用いてもよい。コントロールゲート駆動信号線の側面の位置とNAND型フラッシュメモリセルのコントロールゲート電極の外壁面の位置が一致するようになされ、これら両者の間に目合わせずれやエッチングによるエッジ位置ずれ等の可能性が完全に排除されることから、パターンマージンを設ける必要がなく、NAND型フラッシュメモリセルの微細化に好適である。さらにサイドウォール膜を適用することでリソグラフィー技術の解像限界とは関係なく、リーク電流など電気的特性や信頼性等の観点から限界まで微細化が可能となり、NAND型フラッシュメモリセルの微細化に好適である。一般に、微細なメモリセルマトリクスを有する半導体装置のパターン形成は、パターンの周期性を利用して解像限界近いパターンを形成する。この時、メモリセルマトリクスの端は周期性がとぎれることから、パターン幅が変化したり、パターンくずれをおこしたりする場合がある。また、微細な深い溝のエッチング加工についてはボーイング形状になりやすいなど断面形状に関する不具合が発生する場合がある。このような場合は、上記製造方法のうち、第1のラインアンドスペースパターンのライン部をサイドウォール膜そのものを用いて形成することでこれらの問題点の抑制が可能である。特にコントロールゲート制御信号の場合、高い電圧が印加されるため局所的に絶縁膜の薄い場所があると信頼性の不具合につながる。これに対し、絶縁分離サイドウォール膜の膜厚の制御は比較的容易である。次に、本実施形態例の変形例について説明する。実施例2図13~図16は、本発明の実施例2による半導体装置の製造プロセスを説明するための図である。このうち、図13a~図16aは平面図、図13b~図16bはA-A’断面図、図13c~図16cはB-B’断面図である。図2に示す工程の後、図13に示すように、材料膜5を選択的にエッチング除去してNAND型フラッシュメモリセル形成用孔17をソースドレイン不純物拡散層3に形成された各スリット3a上に形成する。例えば矩形、多角形、円または楕円形状をしたホールパターンがアレイ配置されたフォトマスクを用いて、材料層5にパターンエッジの角が丸みを帯びたなめらかな曲線をなす孔を形成している。ここで、材料層5としては、窒化シリコン膜からなるエッチングストッパー膜5aと酸化シリコン膜からなるコア層5bを形成し、コア層5b上に窒化シリコン膜からなるハードマスク層16を形成した。図14は、実施例1の図7~図8に示す工程と同様の工程により、孔17側壁にCG電極10をサイドウォール状に形成し、CG電極10をマスクに絶縁層4をエッチングして孔11Aを形成した状態を示している。さらに、図15は、実施例1の図9、図11に示す工程と同様の工程により、絶縁膜12トンネル絶縁膜、ゲート電極間絶縁膜、FG13および埋め込み絶縁層14を形成してNAND型フラッシュメモリセルを形成した状態を示す。ゲート電極部とキャパシタ電極部とを一体形成したフローティングゲートのゲート電極部の底面形状は、パターンエッジが、その角が丸みを帯びたなめらかな曲線をなす形状をしている。ゲート電極部はシリコン基板上に形成された不純物拡散層3のスリット部3aの上方にあり、スリット部3aで分離された2つの不純物拡散層領域に跨るように配置されている。また、ゲート電極部とスリット部とで形成されているチャネル領域幅はシリコン基板上に帯状に形成された活性領域の幅よりも狭く設定されている。孔17のパターンエッジの角を丸める方法としては、リソグラフィー工程以外では、例えばエッチング工程、成膜工程でも丸めることが可能である。従って、孔17のパターン形成方法としてはフォトリソグラフィーを用いて1回露光でパターン形成する以外には、X方向に配列されたラインアンドスペースパターンとY方向に配列されたラインアンドスペースパターンを有するフォトマスクによる2回露光を用いてパターン形成してもよい。また、コアパターンの側壁に形成したサイドウォール膜をハードマスクとして解像限界以下の幅のパターン形成法を用いてもよい。最後に、図16に示すように、ハードマスク層16を除去した後、コントロールゲート駆動信号線15用の導電膜を形成し、Y方向に延在する配線パターンにパターニングすることで、実施例2に係るNAND型フラッシュメモリが完成する。実施例2によるNAND型フラッシュメモリでは、ゲート電極部とキャパシタ電極部とを一体形成したフローティングゲートのゲート電極部の底面形状は、パターンエッジが、その角が丸みを帯びたなめらかな曲線をなす形状をしている。ゲート電極部の底面形状は、円や楕円を含む。ゲート電極部とキャパシタ電極部とは一体形成されていることからキャパシタ電極部の断面形状もゲート電極部の底面形状と相似である。このようなNAND型フラッシュメモリセルは、フローティングゲートのキャパシタ電極部表面がなめらかなため、フローティングゲート、コントロールゲート間に設けられたゲート電極間絶縁膜中での局所的電界集中を緩和することが可能となり、フローティングゲートに注入した電荷のリークなど、局所的電界集中に起因する不具合を抑制できる。また、実施例2によるNAND型フラッシュメモリは、ゲート電極部の幅がシリコン基板上に帯状に形成された活性領域の幅より狭く設定できることから、フローティングゲートのゲート電極部の底面面積を小さくすることができ、フローティングゲートとチャネル領域との間の容量値を小さく抑えることが可能となる。つまり、NAND型フラッシュメモリの動作に必要な容量比を得るために必要なフローティングゲートの高さを低くすることができ、加工が容易になる。また、ゲート電極部の底面面積を小さくすることはフローティングゲートの平面占有面積を小さくすることにつながり、製造コストを削減できる。NAND型フラッシュメモリセルの書き込みデータを読み出す方式がNAND型フラッシュメモリセルのON/OFFを検出する方式の場合は、ゲート電極部はシリコン基板上に形成された不純物拡散層のスリット部の上方にあり、スリット部で分離された2つの不純物拡散層領域に跨るように配置されている必要がある。これに対し、NAND型フラッシュメモリセルの書き込みデータを読み出す方式がNAND型フラッシュメモリセルのコンダクタンスを検出する方式の場合は、帯状の活性領域はNAND型フラッシュメモリセル領域において不純物拡散層にスリット部は必要ない。いずれの場合でもゲート電極部の幅は活性領域の幅よりも狭くても動作する。前者の場合はゲート部とスリット部との重なった領域がチャネル領域であり、ゲート電極部幅はチャネル領域幅となる。従来のNAND型フラッシュメモリは、コントロールゲートおよびフローティングゲートを形成した後にこれらをマスクとして隣接するシリコン基板表面に不純物を導入することでこれらのエッジと整合させてソースドレイン領域を形成していたため、本発明のようにゲート電極部の幅をシリコン基板上に帯状に形成された活性領域の幅より狭くすることは不可能であった。また、少なくとも活性領域上のゲート電極の底面形状は矩形である必要があった。これに対し、実施例2では、ソースドレイン領域を先に形成したのち、フローティングゲートとコントロールゲートを後から形成するため、フローティングゲートのゲート電極部の底面は矩形である必要が無く、丸や楕円形状も適用可能となり、さらに、一般のゲート電極のように活性領域の端から端まで跨るように形成する必要もない。実施例3次に、本発明に係る実施形態の他の変形例について説明する。図17および図18は、本発明に係る半導体装置の製造プロセスの他の変形例を説明するための図である。このうち、図17aおよび図18aは平面図、図17bおよび図18bはA-A’断面図、図17cおよび図18cはB-B’断面図である。図17a、b、cに示すように、まず、p型のシリコン基板1表面の素子分離形成領域に溝を形成し、酸化シリコン膜などの絶縁膜で埋め込むことで素子分離領域2を形成する。次に素子分離領域2で挟まれた活性領域表面に例えば砒素をイオン注入してスリットのない連続したライン状のソースドレイン不純物拡散層3を形成する。その後、実施例1の図2~図8に示した工程と同様の工程の後、CG電極10をマスクとして絶縁層4を選択的にエッチング除去することでシリコン基板1の表面を露出させる。引き続き、CG電極10をマスクとして露出したシリコン基板1をエッチングして溝を形成する。この時、溝の底部はソースドレイン不純物拡散層3よりも深い位置まで達するようにすることで連続したライン状のソースドレイン不純物拡散層3を分離する。その後、実施例1の図9~図12に示した工程と同様の工程を経て図18a、b、cに示すNAND型フラッシュメモリセルが完成する。本実施例による半導体装置は、シリコン基板表面に設けられた溝の中に絶縁膜を介して形成されたフローティングゲートのゲート電極部と、一対のソースドレイン不純物拡散層とを有する。このフローティングゲートはシリコン基板表面上に延在しゲート電極部と一体形成されたキャパシタ電極部を有し、キャパシタ電極部は絶縁膜を介して形成されたコントロールゲートとキャパシタを形成していることを特徴とする。本実施例による半導体装置の製造方法は、シリコン基板上の活性領域のフローティングゲート形成領域のシリコン基板表面を選択的に露出した後、引き続き露出したシリコン基板をエッチングすることで溝を形成するところに特徴を有する。この溝を形成する工程により、予めシリコン基板表面上活性領域に形成されたライン状の不純物拡散層を分離することで、自己整合してソースドレイン不純物拡散層を形成できる。つまり、予めシリコン基板表面に不純物を導入しておいて、後からフローティングゲートを形成する工程でゲート電極部のエッジに自己整合したソースドレイン不純物拡散層を形成するところに特徴を有する。予め不純物をシリコン基板表面に導入することで、従来のNAND型フラッシュメモリセルでシリコン基板表面に十分不純物が導入できないことに起因してソースドレイン不純物拡散層の抵抗が高くなる問題は回避可能である。次に、本発明を適用した好適なNAND型フラッシュメモリの構成と動作について簡単に説明する。図19は、本発明の一実施形態によるNAND型フラッシュメモリ50の概略を示すブロックダイヤグラムである。NAND型フラッシュメモリセルアレイ51は複数のNAND型フラッシュメモリセルストリングがアレイ配置されたものからなり、NAND型フラッシュメモリセルストリングは、複数のNAND型フラッシュメモリセルの直列回路と、その一端に接続されたストリング選択トランジスタSSTと、その他端に接続されたグラウンド選択トランジスタGSTとを含む。NAND型フラッシュメモリセルの直列回路の一端はゲートにストリング選択ラインSSLが接続されたストリング選択トランジスタSSTを介してビット線BLmに接続され、他端はゲートにグラウンド選択ラインGSLが接続されたグラウンド選択トランジスタGSTを介してセルソースラインCSLに接続されている。NAND型フラッシュメモリセルのコントロールゲートはワードラインWLnに接続されている。ローデコーダー回路RD53は、外部アドレス端子から入力された外部アドレスをラッチするアドレスバッファラッチ回路ABL56から出力される外部アドレスに基づきストリング選択ラインSSL、グラウンド選択ラインGSL、セルソースラインCSL、ワードラインWL0~WLnを駆動する。多値電圧発生回路MVGC52は、離散的な複数のデータに対応する離散的な複数の電圧を出力する回路でローデコーダー回路53に接続されている。センスアンプ/書き込み消去制御回路SA/WECC54はビットラインBL0~BLmに接続され、アドレスバッファラッチ回路56から出力される外部アドレスを受け取り、デコード信号を出力するカラムデコーダー回路CD55と、外部データ入出力端子に接続されるデータ入出力回路I/O57に接続されている。消去動作はコントロールゲートを接地電位とし、メモリセル基板に消去電圧、例えば19Vを印加することでフローティングゲートに保持されている電子を除去する。プログラム動作はメモリセル基板を接地電位とし、コントロールゲートにプログラム電圧を印加することでトンネル電流によりフローティングゲートに電子を注入する。この結果、フラッシュメモリセルトランジスタのしきい値電圧Vtは上昇する。読み出し動作は選択されたフラッシュメモリセルのコントロールゲートには所定の読み出し電圧を印加し、非選択のフラッシュメモリセルのコントロールゲートにはフローティングゲートのプログラム状態にかかわらず全てのセルがON状態となるような電圧を印加する。選択されたメモリセルストリングが接続されたビットラインに接続されたセンスアンプにより選択されたメモリセルストリングに電流が流れるか否かを判定することで選択フラッシュメモリセルのフローティングゲートのプログラム状態が読み出される。この時、プログラム動作を複数回に分割して各プログラム動作の後にコントロールゲートに所定の電圧V1を印加した状態で読み出し動作を行い電流が流れるか否か判定を行うことで選択メモリセルのしきい値が所定の値に到達しているか否かをテストし、フローティングゲートのプログラム状態を検証する。テストの結果、選択メモリセルのしきい値が所定の値に到達していない場合は次のプログラム動作に入り、以降これを複数回繰り返し、テスト結果が選択メモリセルのしきい値が所定の値に到達していることを示した場合にプログラム動作を終了する。この時、コントロールゲートに印加した電圧V1に対応するフローティングゲートの電位をVt1とすると、メモリセルのしきい値がVt1となるようなフローティングゲートのプログラム状態が得られる。同様にコントロールゲートに印加する電圧をV1とは異なる電圧V2を印加することで対応する選択メモリセルのしきい値Vt2となるフローティングゲートのプログラム状態が得られる。このようにして、1ビットのフラッシュメモリセルに対して複数のプログラム状態を設定することが可能である。複数のプログラム状態に対して複数の記憶情報を対応させることで、1ビットのフラッシュメモリセルのフローティングゲートに複数の情報に対応する複数のプログラム状態を設定可能である。本実施形態によると、1ビットのフラッシュメモリセルに対して複数のプログラム状態を設定することが可能である。本実施形態によるNAND型フラッシュメモリセルを搭載することで、コントロールゲートに印加する電圧に対応するフローティングゲートの電位を、隣接メモリセルのプログラム状態によらず、精度良く制御できるため、1ビットのフラッシュメモリセルに対して複数のプログラム状態を設定する際に広い動作マージンが得られる。図20は本発明によるNAND型フラッシュメモリを用いたメモリカードの構成を示す。メモリカード200は複数のNAND型フラッシュメモリデバイス100が搭載されている。NAND型フラッシュメモリデバイス100は、例えば図19に示すNAND型フラッシュメモリ50を含み、図1に示すNAND型フラッシュメモリセルを搭載している。同様に本発明によるNAND型フラッシュメモリ50はマルチチップパッケージに搭載することも可能である。図21は本発明によるNAND型フラッシュメモリを用いたデータ処理システム400の構成を示すブロック図である。図21に示すデータ処理システム400は、データプロセッサ420と、図19に示すNAND型フラッシュメモリ50、図20に示すNAND型フラッシュメモリデバイス100又はメモリカード200を含むストレージデバイス430がシステムバス410を介して相互に接続された構成を有している。データプロセッサ420としては、例えば、マイクロプロセッサMPU、ディジタルシグナルプロセッサDSPなどが挙げられるが、これらに限定されない。図21においては簡単のため、1本のシステムバス410を介してデータプロセッサ420とNAND型フラッシュメモリデバイス100を含むストレージデバイス430とが接続されているが、システムバス410を介さずにローカルなバスによってこれらが接続されていてもよい。また、NAND型フラッシュメモリ50、NAND型フラッシュメモリデバイス100は、システムバス410に接続された他の半導体装置図示せずに混載されていてもよい。同様にNAND型フラッシュメモリ50又はNAND型フラッシュメモリデバイス100は、データプロセッサ420に混載されていてもよい。図21に示すデータ処理システム400は、I/Oデバイス440、リードオンリーメモリROM450、ランダムアクセスメモリRAM460がシステムバス410に接続されているが、これらは必ずしも必須の構成要素ではない。また、ストレージデバイス430には、ハードディスク等の他のストレージデバイスが含まれていてもよい。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"