"第1外部端子および第2外部端子と、前記第1および第2外部端子の間に接続されるコア回路と、前記第1および第2外部端子との間に接続されるバイポーラトランジスタ静電気放電ESDクランプとを備える電子組立体において、前記バイポーラトランジスタ静電気放電ESDクランプは、前記第1外部端子に電気的に接続される第1ドーパント濃度のエミッタ領域と、前記第2外部端子に電気的に接続される第2ドーパント濃度のコレクタ領域と、前記エミッタ領域と前記コレクタ領域の間に配置される第3ドーパント濃度のベース領域と、前記ベース領域と前記コレクタ領域の間に配置される第4ドーパント濃度のさらなる領域であって、上方の誘電体-半導体界面まで延伸している、さらなる領域とを備え、前記ベース領域は前記さらなる領域との間に第1ドーパント境界を有し、前記コレクタ領域は前記さらなる領域との間に第2ドーパント境界を有し、前記第1および前記第2ドーパント境界の少なくとも1つが、前記誘電体半導体界面下の距離YY>0において最大ドーパント濃度を有する、電子組立体。Yは、Y≧0.1マイクロメートルを満たす、請求項1に記載の組立体。前記第1および前記第2ドーパント境界は、前記誘電体半導体界面下の距離として、それぞれY1およびY2の最大ドーパント濃度を有し、ここで、Y1>0およびY2>0である、請求項1に記載の組立体。前記ベース領域および前記コレクタ領域は前記さらなる領域より高濃度にドープされる、請求項1に記載の組立体。前記ベース領域のピークドーパント濃度および前記コレクタ領域の前記ピークドーパント濃度は、少なくとも5倍だけ、前記さらなる領域の平均ドーパント濃度を超える、請求項4に記載の組立体。前記ベース領域のピークドーパント濃度および前記コレクタ領域の前記ピークドーパント濃度が、少なくとも10倍だけ、前記さらなる領域の平均ドーパント濃度を超える、請求項5に記載の組立体。前記エミッタ領域および前記ベース領域は互いに実質的に短絡される、請求項1に記載の組立体。前記第1および前記第2ドーパント境界は、前記さらなる領域を介して最小距離Dをもって離隔し、ここで、最小距離Dは前記誘電体半導体界面下に深さY>0の位置に生じる、請求項1に記載の組立体。前記バイポーラトランジスタ静電気放電ESDクランプは、Dによって実質的に決定されるアバランシェトリガ電圧Vt1を有するために適切である、請求項8に記載の組立体。バイポーラトランジスタ静電気放電ESDクランプを製造するための方法において、第1表面までそれぞれ延伸している、第1および第2ドーパント濃度の、第1導電型または第2導電型の第1領域を有する半導体基板を設けるステップと、前記第1表面から前記第1領域に延伸し第1横方向境界を有する、第3導電型の第3ドーパント濃度の第1ウェル領域を形成するステップと、前記第3導電型とは反対の第4導電型を第4ドーパント濃度で有し、前記第1ウェル領域まで延伸し前記第1横方向境界から第5ドーパント濃度の前記第1領域の中間部分を横切る最小距離Dをもって離隔した第2横方向境界を有する、第2ウェル領域を形成するステップと、少なくとも前記中間部分の上方に誘電体半導体界面を形成するステップとを備え、i前記最小距離Dは距離Y>0をもって前記誘電体半導体界面下に配置され、または、ii前記第3および前記第4ドーパント濃度が少なくとも5倍だけ前記誘電体半導体界面下の距離Y>0における第5ドーパント濃度を超える、または、iiiiおよびiiの両方である、方法。Yは、Y≧0.1マイクロメートルを満たす、請求項10に記載の組立体。Yは、Y≧0.2マイクロメートルを満たす、請求項1に記載の組立体。前記第3および前記第4ドーパント濃度が少なくとも10倍だけ前記誘電体半導体界面下の距離Yの第5ドーパント濃度を超える、請求項10に記載の方法。前記半導体基板を設けるステップは、第1表面まで延伸する、互いに水平方向において接する第1または第2導電型の第1および第2領域を有する半導体基板を備えるステップを含み、前記第1ウェル領域を形成するステップにおいて、第3導電型を第3ドーパント濃度で有する前記第1ウェル領域が、前記第1表面から互いに水平方向において接する前記第1および第2領域まで延伸することによって、第1ウェル領域は前記第1領域に第1横方向境界を有し、前記第2領域に第2横方向境界を有し、前記第2ウェル領域を形成するステップにおいて、前記第3導電型とは反対の第4導電型を有し互いに離間し、それぞれが前記第1および第2領域まで延伸する複数の第2ウェル領域を形成し、前記第1および第2ウェル領域は前記第1横方向境界から、前記第5ドーパント濃度の前記第1領域の前記中間部分を横切って距離Dをもって離間している第3横方向境界を有し、前記第2ウェル領域のうちの第2領域は前記第2横方向境界から前記第5ドーパント濃度の前記第1領域の中間部分を横切って距離DRをもって離間している第4横方向境界を有し、誘電体半導体界面を形成するステップは、前記第1中間部分の上方に誘電体半導体界面を形成し、前記第2中間部分の上方に誘電体半導体界面を形成し、前記距離Dおよび前記DRはそれぞれ深さYD>0およびYDR>0をもって前記誘電体半導体界面下に配置される、請求項10に記載の方法。前記Dおよび前記DRは等しい、請求項14に記載の方法。前記第2ウェル領域の互いに離間した前記第1および前記第2領域に第4導電型の第3および第4コンタクト領域、および前記第3導電型の第1および第2コンタクト領域を設けるステップであって、前記第1および前記第3コンタクト領域は、互いに接続され、前記バイポーラトランジスタ静電気放電ESDクランプの第1端子に接続され、前記第2および前記第4領域は互いに接続され、前記バイポーラトランジスタ静電気放電ESDクランプの第2端子に接続される、ステップをさらに備える、請求項14に記載の方法。第1表面を有する基板に形成され、第1および第2端子に接続されるバイポーラトランジスタ静電気放電ESDクランプにおいて、前記第1端子に接続されるエミッタ、前記第2端子に接続されるコレクタ、前記エミッタとコレクタの間に配置されるベース、および、前記ベースおよび前記コレクタより低濃度にドープされ、前記ベースと前記コレクタの間に接続される中間半導体部分とを備え、少なくとも前記中間半導体部分が誘電体半導体界面または前記第1表面の近傍まで延伸し、前記中間半導体部分が、前記ベースとの間に第1界面および前記誘電体半導体界面から広がれる前記コレクタとの間に第2界面を有し、前記第1および前記第2界面が、前記誘電体半導体界面よりも下方の距離Y>0に配置される最小離間距離Dを有する、バイポーラトランジスタ静電気放電ESDクランプ。Y≧0.1マイクロメートル、請求項17に記載のESDクランプ。前記ベースの下にあり、前記コレクタにオーミックコンタクトによって接続される埋込層領域をさらに備える、請求項17に記載のESDクランプ。前記中間半導体部分は少なくとも5倍だけ前記ベースおよび前記コレクタより低濃度にドープされる、請求項17に記載のESDクランプ。本発明を添付の図面を参照して説明する。図において同様な数字は同様な要素を示す。以下の詳細な説明は、例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。説明を簡潔かつ明確にするために、図面は構造の一般的態様を示しており、周知の特徴や製造技術の詳細は、発明の外延を不要に不明りょうとしないために省略されている。さらに、図中の各要素は必ずしも縮尺通りに描かれていないこともある。例えば、図中のいくつかの要素や領域の大きさは他の要素や領域と比較して誇張されていることもある。発明の実施形態の理解を促進するためである。明細書および特許請求の範囲内の第1の、第2の、第3の、第4のなどの用語があるとすれば、必ずしも特定の連続または時系列を説明するためではなく、同様の要素を区別するために使用されていることがある。このように使用された用語は、本明細書に記載された本発明の実施形態が例えば、本明細書で図示あるいは記載されたもの以外の順序の動作または使用が可能であるように、適当な状況で交換可能であることを理解されたい。さらに、備える、含む、有するという用語およびあらゆるその変形は、要素のリストを備えた工程、方法、物体、または装置が必ずしもこれらの要素に限られるわけでないが、明示的には挙げられていない、またはこのような工程、方法、物体、または装置に固有である他の要素を含むことができるように、非排他的包含を含むことを意図している。明細書および特許請求の範囲内の左、右、中、外、前、後、上側に、下側に、上部、底部、上に、下に、上、下などの用語は、もしあれば、必ずしも空間における永久的な位置を説明するためではなく、相対位置を説明するために使用されている。本明細書に記載された本発明の実施形態は、例えば、本明細書に図示あるいは記載されたもの以外の配向で使用することもできることを理解されたい。本明細書で使用する結合されたという用語は、電気的または非電気的に、直接または間接的に接続されていると定義される。結合パッドという用語は単数でも複数でも、デバイス上のあらゆるタイプの電気接続位置のことを言うことを意図しており、ワイヤまたは他のリード上の溶接またはハンダ付けによる電気接続に適切なものに単に限るものではない。本明細書に記載される半導体という用語には、単一結晶、多結晶または非晶質半導体のいずれをも含み、IV族半導体、非IV族半導体、有機および無機半導体などの合成半導体を含むことを意図する。さらに、基板および半導体基板は、これらのものを含み、単一結晶構造、多結晶構造、非晶質構造、薄膜構造、積層構造、セミコンダクタオンインシュレータSOI構造、およびこれらのものの組み合わせに限定されない。半導体という用語はSCと省略される。説明のために、限定するものを意図しなく、半導体デバイスおよび作成方法はシリコン半導体に対して記載されるが、当業者が他の半導体材料を使用され得ることを理解される。また、様々なデバイスタイプおよび/またはドープされるSC領域はN型またはP型と識別され得るが、これは説明のためであり、制限することを意図するものではなく、このような識別は第1導電型または反対の第2導電型の一般的な説明によって交換され、ここで、第1導電型はN型またはP型であり、第2導電型はP型またはN型である。図1は、回路20の簡略的概略図を示している。ESPクランプ21はICの例えば、入力/出力I/O端子22と接地または共通端子23との間に配置されて、ICの他のデバイス、すなわち、I/Oおよび共通端子22、23に接続される回路コア24を保護する。当業者が、ESDクランプ21はICのいかなる端子にわたって配置される可能であり、I/O端子が、入力または出力端子以外のいかなる端子を含むことを意図することを理解される。さらに、図1のブロック21に示されるツェナーダイオードはESDブロック21の電圧制限機能を識別するために設けられており、必ずしもツェナーダイオードが存在することを意図しない。ESD保護に使用される構造または素子に対して、デバイス、クランプおよびトランジスタは同義的に使用される。図2はI/O端子22、23の間にて、エミッタ26、コレクタ27、ベース28および内部抵抗29を有するバイポーラトランジスタ25を採用するESDクランプ21の内部部品を示す簡略的概略図である。端子22、23の間の電圧が所定制限値を超える時、バイポーラトランジスタ25がオンになり、端子22、23の間の電圧を、回路コア24を損傷し得るレベルより好適に低く制限する。図3は、図2のデバイス21のような通常な静電気放電ESD保護デバイスの搬送線パルス電流I対電圧Vの簡略的プロット30を示す。印加される電圧が増加されるほど、トリガ電圧31が電圧Vt1になるまでに非常に少ない電流が流れる。動作状態にトリガされた後、ESDデバイスは導通状態になり、電流は、電流Ihおよび電圧Vhを有する保持点32まで増加する。電圧ソースの内部インピーダンスに依存して、電流および電圧が電流It2および電圧Vt2での点33までさらに増加することが可能であり、これを超える場合、損傷を与える故障が起こることが可能であり、電圧減少に伴い、電流がさらに増加する。関連する半導体SCデバイスまたは非SCデバイスまたは集積回路ICすなわち、保護される素子または回路コア24が通常動作電圧Voを有する通常動作の間には、静電気放電ESD保護デバイスは、静止状態のままであり、過度の電圧にまで上昇する時、オンになることによって、保護される素子の損害を防止することが意図される。ESDデバイスのトリガ電圧Vt1は、保護される素子の通常DC動作電圧の最大値VoMAXを超える値となるべきであり、そうでなければESDデバイスが保護される素子の通常動作に干渉することとなる。さらに、Vt1は、例えば、保護される素子に損傷を与えるために十分大きな電圧であって、本明細書において保護される素子の降伏電圧VTRPEBDと呼ぶ、電圧VTR通常は過渡的な電圧より小さくあるべきである。よって、ESDデバイスは、VoMAX<Vt1<VTRPEBDとなるように設計されるべきである。ICまたは電子組立体の様々な端子が保護されるように、SCダイには多数のESDクランプ21を設けることが一般的である。いくつかESDクランプのVt1値は同一であるか、あるいは狭い所定範囲内にあるようにすることが一般的には重要である。図2のバイポーラトランジスタ25がESDクランプ21に使用される時、トリガ電圧Vt1はトランジスタ24のベースコレクタ間隔によって大きく影響される。あいにく、同一マスク形状および寸法を使用して同一SCウェハまたはダイにいくつかのクランプトランジスタ25が同時に製造されたとしても、例えば、ウェハまたはダイ上におけるトランジスタ25の位置や方向によって、SCウェハおよび/またはダイの異なる部分のベースコレクタ間隔は有意に異なっていることがある。例えば、ICウェハまたはダイ上でのクランプデバイスの相対位置に依存して、これが、公称では同一のクランプデバイスのVt1が同一ICの異なる領域によって異なっている可能性がある。このVt1の多様性以降において△Vt1と呼ぶが製造歩留まりを有害的に影響し、望ましくない。従来技術においても、△Vt1を最小化するために様々な工程の変更が使用されたが、このような変更はしばしば、製造コストの望ましくない増加または他の困難を伴う。したがって、特定のICダイまたはウェハ上におけるESDクランプの相対位置または方向に関わらず、より一貫したトリガ電圧Vt1で動作する改良されるESDクランプを提供する必要、すなわち、△Vt1を最小化することに対する必要が引き続きある。さらに、ESDクランプおよびICの関連される回路コアを形成する製造工程を有意に変更すること、改良されたESDクランプを得られることが望ましい。さらに、本発明の所望特徴は、添付される図および本発明の背景技術に関連して本発明の詳細説明および請求項から明確になる。図4は、本発明の一実施形態にしたがって、半導体基板に実装されるESDクランプトランジスタ70の簡略的断面図を示す。トランジスタ70は、埋込層領域73例えばN型、NBL73として省略されるを有する基板72例えばP型に形成される。NBL73の上方には、NBL73から上部表面71まで広がる領域74がある。使用可能な工程および同時に作成される所望デバイスによって、領域74は、N型またはP型のいずれであってもよい。よって、領域74は複数の図においてN/Pと示され、いずれの導電型を使用してもよいことを指示する。望ましい実施形態において、P型が使用される。領域74内部には、下方の半導体と、領域762内のコンタクト領域80例えば、Nを備えたウェル領域761,762例えばN型、全体的に76と呼ばれると、横方向界面すなわち境界751を有するウェル領域75例えばP型との界面791を有する浅溝誘電体分離STI領域79がある。さらに、N領域86がNウェル領域762と電気接続するように設けられ、その横方向界面すなわち境界861がPウェル領域75の界面751に対向して距離Dをもって離間している。Pウェル領域75とオーミックコンタクトを取るために、ドープされるコンタクト領域77例えば、PがPウェル領域75に設けられる。Pウェル領域75のドープ領域78例えばNがトランジスタ70のエミッタとして機能する。Pウェル領域75がトランジスタ70のベースとして機能する。Nコンタクト領域80を有するNウェル領域86,762がトランジスタ70のコレクタとして機能する。領域74の中間部分85は、距離Dをもって離間している界面または境界751、861との間に設けられる。以下に説明されるように、領域74の中間部分85は隣接する領域75,86より低濃度にドープされる。トランジスタ70の端子22,23の間に印加される電圧がアバランシェ条件に接近するほど、N型であるかP型であるかに関わらず、より低濃度にドープされる中間部分85がフリーキャリアで実質的に空乏化され、ベースコレクタ間隔を有効に画成する。よって、説明を簡潔するために、部分85がN型かP型かに関わらず、境界751,861の間の中間部分85を横切る距離Dは本明細書において、ベースコレクタ間隔という。誘電体層81は表面例えば、界面71に便宜的に備えられ、誘電体層81の開口がベースコンタクト領域77、エミッタ領域78およびコレクタコンタクト領域80まで延伸する。導体82がコレクタコンタクト領域80とオーミックコンタクトし、導体83がベースコンタクト領域77およびエミッタ領域78とオーミックコンタクトし、コンタクト領域77、78を互いに接続する。トランジスタ70の導体72はESDクランプ21図2を参照の端子22および回路20図1を参照に便宜的に接続され、トランジスタ70の導体83はESDクランプ21の端子23および回路20に便宜的に接続される。Pウェルベース領域75およびコレクタ領域86は一般に、距離Dをもって離隔している境界または界面751,861の間に配置される領域74の中間部分85よりも、少なくとも5倍、より好適には10倍、好適は50~400倍の濃度でドープされる。様々な領域の相対的ドーピングは図7~18に関連してより詳細に説明される。端子22,23の間に十分大きな電圧が印加される時、ベース領域75、86の中間部分85がフリーキャリアで空乏化され、距離Dがベースコレクタ間隔を示す。印加電圧がVt1まで増加されると、アバランシェ降伏が、Pウェル75の境界または界面751とさらなるN領域86の境界または界面861との間の領域84の中間部分85の距離Dにわたって生じる。よって、トランジスタ70にアバランシェ降伏を生じさせる電圧Vt1はコレクタN領域86の界面または境界861とベースPウェル領域75の界面または境界751との間の間隔寸法Dに依存し、境界または界面751、861との間の間隔寸法DはVt1を調整するために使用される可能である。間隔寸法Dが大きいほど、Vt1はより高く、間隔寸法Dが小さいほど、Vt1は小さい。Pウェルベース領域75およびさらなるN領域86のドーピングプロファイル例えば、界面または境界751、861の形状および/またはドーピング濃度を調整することによって、アバランシェ降伏領域84は、STI領域79の半導体/誘電体界面791下の特定深さY>0で起こるように制限されることが可能であり、間隔寸法Dの制御されない変化△Dによるトリガ電圧Vt1の△Vt1が有意に減少され得る。これは、図6および図7~18を参照して、より詳細に説明される。図5は、図4の単極性単方向ESDクランプ70と同様に半導体基板72例えばP型に実装される、本発明のさらなる実施形態による両極性双方向ESDクランプ700の簡略的断面図を示す。両極性ESDクランプ700は図1のESDクランプ21’として設けられてもよい。ESDクランプ700は、図4に関連して説明されるESDトランジスタ70と、中心平面701によって水平方向にミラーリングまたは投影される図4のESDトランジスタ70と同一タイプのESDトランジスタ70R例えば、図5の右とを組み合わせて設ける。図4のESDトランジスタ70の様々な領域の説明は図5に適用される。図5の左側のESDトランジスタ70に関連して同一符号が使用され、トランジスタ70の等しい領域と比較して平面701によって水平方向に投影またはミラーリングされることを指示するために、図5の右のトランジスタ70Rに関連して同様な符号はRの追加をもって変更されている。よって、図5のESDトランジスタ70図4のESDトランジスタ70と同様には、境界または界面751を有するPウェル領域75、Nウェル領域761,762総括して76と呼ぶ、P領域77、N領域78、N/P領域74の中間部分85のアバランシェ領域84、境界または界面861を備えたさらなるN領域86、界面791を有するSTI領域79、誘電体層81、導電性ベースエミッタコンタクト導体83および界面751,861との間のベースコレクタ間隔寸法Dを有する。コンタクト導体83はGNDまたは共通端子23図1を参照に便宜的要件に応じてコンタクトする。ESDトランジスタ70Rは、対応する領域75R、751R,761R,762R,76R,77R,78R,84R,85R,74R,86R,861R,79R,81R,83Rおよびトランジスタ70の相当する領域とミラー構成の界面751R、861Rの間のベースコレクタ間隔寸法DRを有する。基板72およびNBL73は共通である。トランジスタ70のNウェルコレクタ領域762およびトランジスタ70RのNウェルコレクタ領域762Rは中心平面701の周りで結合される。ベースエミッタコンタクト導体83Rは図1のI/O端子22に接続される。コレクタ領域762および762Rが結合されるので、図4のデバイス70の導体82は図5のデバイス700の構成に必要とされないが、他の実施形態に含んでもよい。同じ理由のために、図4のデバイス70のNコレクタコンタクト領域80および80Rは便宜的に省くが、他の実施形態では含んでもよい。互いに背面を接するESDクランプトランジスタ70,70Rは、図1の回路20のESDクランプ21’双方向に両極性を与える。端子23に対してI/O端子22に正電圧が印加される場合、トランジスタ70Rは順方向にバイアスされ、トランジスタ70は逆バイアスされ、間隔寸法Dがトリガ電圧Vt1を実質的に決定する。負電圧は端子23に対してI/O端子22に印加される時、トランジスタ70は順方向にバイアスされ、トランジスタ70Rは逆バイアスされ、間隔寸法DRがトリガ電圧Vt1Rを実質的に決定する。DおよびDRが同一であるか、または異なるかによって、順方向または逆方向トリガ電圧Vt1およびVT1Rは同一であるか、または異なる。どちらの構造も有用である。寸法Dの回避できない変化によるVt1の変化が減少され得ることの説明は図4に示されるタイプの単極性単方向ESDクランプ21に関連して説明されるが、当業者が説明に基づいてこのような改良は図5の両極性双方向ESDクランプ21’に適用することができる。深さYの説明は図5も同様な深さY、YRに適用される。図6は、ベースコレクタの水平方向間隔寸法Dマイクロメートルの関数として、ダイの4つの異なる位置における、ESDクランプトランジスタのトリガ電圧の最大値Vt1および同一の4つの位置のうちのトリガ電圧Vt1の最小値との間の差△Vt1MAXボルトの簡略的プロット64を示す。トレース65、66、67、68の各々が異なる工程条件に相当し、アバランシェ領域84の異なる深さYに寄与する。プロット64のトレース65、66は、図4のアバランシェ降伏領域84の深さYが相対的に浅く、よって、上にあるSTI領域79の界面791に近い実施形態に相当する。プロット64のトレース67、68は、アバランシェ降伏領域84がSTI領域79の界面791より低い半導体領域74の中間部分85のバルク領域内にあることを保障するためにアバランシェ降伏領域84の深さYが調整されている実施形態に相当する。アバランシェ降伏領域84が、バルク領域74内で、上にあるSTI領域79の界面791に近くなく配置することを保障するために備えられた境界または界面751、861に関連するドーピングプロファイルは、トランジスタ70が製造される工程を示す図7~17および界面791下の領域74の中間部分85のドープされる領域75、86界面の境界751、861の詳細を示す図18に関連して説明される。図7~17は、本発明のさらなる実施形態による、製造の様々な工程108~118の間における、図4ESDクランプ70および得られる構造208~218の追加の構造の詳細を含めて示す、簡略的断面図である。ドーピングレベルおよび/またはドーピング量は、発明を限定するものではなく望ましい実施形態によって図8~18の説明に含まれる。イオン注入はデバイス70以内の様々な領域の望ましい方法であるが、これに限定されるべきものではなく、当技術分野に周知のドーピング方法も使用されてもよい。フォトレジストは、イオン注入ドーピングとともに適切なマスキング材料であり、特に記載される限り、発明を限定することを意図しない。当業者であれば、ドーパントおよび所望ドーピング方法に依存して当技術分野の他のタイプのマスキング層または材料を使用され得ることを理解することができる。同様に、シリコン半導体を用いた製造工程は発明を限定するものではなく例示の目的で示される。当業者であれば、デバイス70およびデバイス700内の様々な領域の半導体材料、ドーパント、ドーピング方法、ドーピングレベルおよび/またはドーズ量、ならびに寸法の選択のバリエーションは、特定デバイスに所望の特徴に依存して実行されること理解される。様々な領域を把握するためには図4を参照されたい。図7の製造工程108を参照する。半導体基板72i例えばP型が設けられる。下部721は好適には5E18cm-3にボロンがドープされ、上部表面724を有する上部例えば、EPI-1は好適には2E15cm-3にボロンがドープされる。EPI-Iと呼ばれる上部722は好適にはエピタキシャル成長によって形成される。EPI-I層722の厚さ723は約7~8マイクロメートルの範囲に便宜に応じて設定されるが、より厚い、あるいは薄い厚も使用され得る。他の実施形態において、初期SC基板72iは他の方法によって形成され得る。いずれの構成も有用である。構造208が得られる。図8の製造工程109を参照する。閉鎖部分901および開口部分902を有するマスク90が構造208の表面724上に付着される。基板72iにNBL領域73を形成するために、注入Aは開口部分902を通して設けられる。シリコンSCに関しては、アンチモンがNBL層73の適切なドーパントである。約1E19cm-3のピークドーパント濃度および表面724の下方、約1~2マイクロメートルの範囲の厚さ731を好適に用いることができるが、他のドーパント、濃度および深さも使用されてもよい。構造209が得られる。図9の製造工程110を参照する。マスク90が除去され、約3~4マイクロメートルの厚さ741の第2エピタキシャル層740はNBL73を備えた基板72iの上方の表面724に好適に形成される。EPI-2層740は上述に記載されるようにN型またはP型にドープされ、約2E15cm-3のドーパント濃度となるように便宜的に成長されるが、より大きいまたは小さなドーピングレベルおよび厚さが使用されてもよい。好適な実施形態において、P型ドーピングのためにボロンが使用されるが、他のドーパントも使用され得る。EPI-2層740は上面71およびデバイス70のN/P領域74を備える。誘電体を実質的に充填する深溝分離DTI領域は当技術分野で周知である方法の使用によって、表面71からP型下部721へ記載の位置において実質的に延伸するように設けられる。DTI領域792は、DTI792との間のEPI-2領域740に後で形成されるESDトランジスタ70と、同一基板のDTI領域792の外側に横方向に配置される他のデバイスまたは素子との間の横方向電気分離を与える。基板72と呼ばれる構造210が生じる。当業者であれば、構造210として示される基板72は他の方法および他の手順で形成され得ることを理解する。例えば、これを制限するものではなく、DTI領域792は、図示される工程の前または後の製造工程の他の工程で形成され得る。図10の製造工程111を参照する。閉鎖部分911および開口912、913を有するマスク91は基板72のEPI-2層740の表面71の上方に付着される。境界927-1とともにNウェル領域926、927を形成するために、Nタイプ注入Bが開口912、913を通して与えられる。リンおよびヒ素はこのようなNウェル領域に対して適切なドーパントである。約1E18cm-3の範囲のピークヒ素濃度は表面71、またはその近傍において望ましい。約1~2E17cm-3のピーク濃度が表面71の下方約0.5マイクロメートルに配置され、EPI-2層740の厚さ741の25~75の合計の深さ928を有することは望ましいが、他のドーパントおよびドーピング濃度および深さも使用され得る。構造211が得られる。図11の製造工程112を参照する。深さ792、および下方の誘電体/半導体界面791を有する、従来の浅溝誘電体分離STI領域79は、従来技術の周知手段を用いて構造211の表面71の指示される位置に望ましく形成される。深さ792は通常、約0.05~2マイクロメートルの範囲にあり、より好適には約0.2~0.5マイクロメートル、最適には約0.36マイクロメートルであるが、より厚いまたは薄いSTI領域も使用され得る。SC基板72の表面71を再び露出するためにSTI形成の後、表面は便宜に応じて平坦化される。構造212が得られる。STI領域79は望ましいが、他の実施形態において、それは省いてもよく、界面791は、上にある表面誘電体との界面と考えられる。図12の製造工程113を参照する。マスク92は、閉鎖部分921および開口922を有する表面71の上に付着される。Nウェル領域927の境界927-1に対向して水平方向の境界または界面751で指示される位置でPウェル75を形成するために、例えば、ボロンのP型チェーン注入Cはマスク92の開口922を通して与えられる。後に説明するように、図10~13の界面または境界927-1が図4および図14~18の境界または界面861に相当する。Pウェル75は好適には、表面71からEPI-2厚さ741の約30~70の深さ752を有する。ピークドーパント濃度として、約1E17cm-3~1E18cm-3の範囲、好適には約4E17cm-3~8E17cm-3の範囲が有用であり、表面71から約0.5~0.9マイクロメートルの深さが有用であるが、より深いまたは浅い深さ、より大きいまたは小さなドーパント濃度および他のドーパントも使用され得る。つまり、Pウェル75の界面または境界751のピークドーピング濃度は、深さY>0マイクロメートルで配置されることは有用であり、深さY≧0.1マイクロメートルは便利であり、深さY≧0.2マイクロメートルはより好ましく、界面791の界面791の下例えば、STI領域79から深さY≧0.3マイクロメートルで望ましい。STI領域79の代わりに、および/または省いて、表面誘電体例えば、図4または18の誘電体81によって交換される実施形態において、界面791は、表面誘電体またはパッシベーション層と幅Dの下にある半導体を囲まれる中間部分85との間の界面を意味することが把握される。注入BおよびCの望ましいチェーン注入の詳細は後に記載する表1,2に示される。表1,2および図18の説明を参照して上記に説明したように、注入BおよびCの組み合わせが、アバランシェ領域84を界面791の下方にて距離791をもって領域74図4を参照しての中間部分85のバルク内に配置されるように、ドーピングプロファイルまたは境界751,861を生じる。表1,2で識別されるチェーン注入は望ましいが、上述に記載されるように得られるドーピングプロファイルがアバランシェ領域84を深さYに有用に配置する限り、他のドーパント、濃度および深さも使用される可能である。このような構成がベースコレクタ寸法Dの位置方向に関する特性バラツキを著しく減少し、よって、トリガ電圧Vt1の方位変化を実質的に減少する。構造213が得られる。図13の製造工程114を参照する。マスク92を除去し、閉鎖部分831および開口932、933を有するマスク93で交換される。トランジスタ70に関連するNウェル領域936、937を形成するために、Nタイプ注入Dは開口932,933を通して与えられる。望ましい実施形態において、マスク93の開口932はマスク91の開口912と実質的に一致する。また、望ましい実施形態において、マスク93の開口933はより狭く、マスク91の開口913内に配置されるが、さらなる実施形態において、他の幅を有してもよい。開口932,933を有するマスク93および注入Dの目的は製造工程11のNウェル領域926、927を広がってNウェル領域936,937を形成し、NBL73と電気的オーミックコンタクトを形成する。リンは、Nウェル領域936,937を形成するための注入Dの適切なドーパントである。表面71下の第1深さにおける約5E17cm-3~2E18cm-3の範囲の第1ピーク濃度は、約0.3~1マイクロメートルの範囲で有用であり、約0.75マイクロメートルで望ましく、第2ピーク濃度は、約4E17cm-3~1E18cm-3の範囲で有用である。表面71の下の第2深さにおけるドーピングは約1.5~2マイクロメートルの範囲であり、約1.8マイクロメートルは望ましく、上述に記載される総合深さは、Nウェル領域936、937をNBL73に電気的に接続するように十分である。しかしながら、他の実施形態において、他のドーパントおよびドーパント濃度および深さも使用され得る。構造214が得られる。Nウェル936、937が図4のデバイス70のNウェル761、762全体的に76と呼ばれるに相当し、以下に識別される。図13に形成されるNウェル937を横方向に超えて広がる図12に形成される横方向境界または界面927-1を有するNウェル927の部分が、横方向境界861を有する図4のさらなるN領域86に相当し、以下に識別される。製造工程113、114は順序的に実行されてもよく、製造工程111、112の前または後に実行されてもよい。図14の製造工程115を参照する。マスク層93は除去され、シリサイド形成される半導体後で堆積されると半導体表面71の露出される部分との間およびSC表面71の下にある部分と優れたオーミックコンタクトを保障するシリサイドを形成するために、後に堆積される半導体が望ましいシリサイドブロック領域941との間の開口942の反応を防止するための望ましい位置にシリサイドブロック領域941を備えるために、シリサイドブロック層94は表面71の上方に形成およびパターン化される。望ましい実施形態において、シリサイドブロック94が望ましく、表面71上にある約10~20ナノメートルのシリコン酸化物の第1層、第1層上に約40~80ナノメートルの窒化シリコンの第2層を備えるが、他の材料および厚は他の実施形態に使用され得る。構造215が得られる。シリサイドブロック領域941の備えることは望ましいが、さらなる実施形態に除いてもよい。したがって、後の図15~17において、シリサイドブロック領域941は製造工程118で表面誘電体層81に含まれるので、シリサイドブロック領域941は図4に示されず鎖線によって指示される。図15の製造工程116を参照する。マスク95は表面71およびシリサイドブロック領域941の上方に付着される。マスク95は、注入Eを用いて形成されるオーミックコンタクト領域の所望位置例えば、Nに相当する閉鎖部分951および開口952,953を有する。Nタイプ注入Eは開口952,953を通して与えられ、ここで、Nドープされるオームエミッタ領域78は開口952を通して形成され、Nドープされるオームコレクタコンタクト領域80は開口953を通して形成される。例えば、約1E20cm-3またはそれより高いピーク濃度、約0.3マイクロメートルの深さを有する相対的浅い高くにドープされるN領域を備えるように注入Eのドーパント、エネルギーおよびドーズ量が選択されるが、他のドーパント、濃度および深さも使用され得る。構造216が得られる。図16の製造工程117を参照する。マスク95が除去され、閉鎖部分861および、注入Fを用いて例えば、Pドープされるオーミックコンタクト領域77の所望位置に相当する開口962を備えて形成されるマスク96が形成される。Pタイプ注入Fが備えられ、ここで、Pドープされるオーミックコンタクト領域77は開口962を通して形成される。例えば、1E20cm-3またはそれより高くのピーク濃度、約0.2マイクロメートルの深さを有するホウ素ドーパントを採用するように注入Fのドーパント、エネルギーおよび量を選択されるが、他のドーパント、濃度および深さも使用され得る。構造217が得られる。図17の製造工程18を参照する。マスク96が除去され、従来技術に周知な手段および方法を用いてオーム電気的コンタクトの実行は望ましく、端子23、22に接続され、導体82、83がそれに印加される位置でドープされるコンタクト領域77、78、80の部分を露出するために、誘電体層81が印加およびパターン化される。構造218が得られる。ESDクランプ70は実質的に完成される。製造工程108から118が、図4の単極性単方向クランプトランジスタ70の形成が示されるが、当業者が本明細書に基づいて、図5に示される相対的距離および相互接続されるクランプトランジスタ70とクランプトランジスタ70Rと同時に形成されるように適切な変化されるマスク開口と図8~18を関連して説明される同一製造工程と同様に図5の両極性双方向クランプ700を作成され得ることを理解される。図18は、図4のESDトランジスタ70以内アバランシェ降伏領域84を囲む領域90をより詳細に示す、簡略的断面図である。縦軸深さおよび横線横方向の距離は任意単位で示される。なぜならば、図18の目的は特定デバイスの断面図を示すことを意図しないが、本明細書に記載される構造および方法が、誘電体半導体界面791の下の距離Yにアバランシェ領域84を生じる最小有効距離D’距離Dと同様にによって離隔される有効境界751’、861’境界751、861と同様にを有したドープ領域75,85,86を備えることを概念的に示す。図18の有効境界751’、861’および有効距離D’は、図4~5,14~17の幾何学的境界751、861および距離Dと異なり、ここで、以下に説明するように、有効境界751’、861’および有効距離D’は領域75,85,86の相対的ドーピングレベルの影響を考える。トレース91がアバランシェ領域84の付近のPウェル75の有効境界または界面751’の概略を示し、トレース92が、最小有効距離D’によって離隔されるアバランシェ領域84の付近のさらなる領域86の有効境界または界面861’の概略を示す。アバランシェ領域84は、有効境界751’、861’が最小有効分離距離D’を有する位置で有効境界751’、861’との間に実質的に配置されるより軽くドープされる領域85に生じる。所与の印加電圧において、アバランシェ条件を寄与する電界はD’がより小さいほど、大きい。隣接する領域75、86の一方または両方の相対的ドーピングがベースコレクタ間隔のドーピングより大きいか、またはその両方の時、D’はより小さい。他の事は同一である限り、領域75,86の相対的ドーピングは領域85に近い場合、空乏化される領域が隣接領域75,86に伸長して有効距離D’およびVt1が増加され、一方、隣接する領域75、86のドーピング対ベースコレクタ領域85が増加するほど、有効距離D’およびVt1が減少される。シミュレーションが、有効ドーピングプロファイルまたは領域75および86の境界751’、861’がこのような深さで大体向いているピークドーパント濃度を備えるまたは少なくとも1つのピークドーパント濃度が、最小有効距離D’によって分離される統一または他のドーパント濃度を向く時、説明される実施形態のアバランシェ領域84が距離Yによって界面791の下に起こることを指示する。以下の表1,2は、図18に示される好ましい構造を生じる注入ドーピング条件を指示し、図6のトレース67、68を備える。表1に示されるより望ましくないドーピング条件が、最適より下の構造を備え、図6のトレース65、66を生じる。図6および表1の両方を参照して、高注入エネルギーを有する注入条件が、図18に示される好ましい有効境界または界面曲線751’、861’を備え、△Vt1MAXのより小さな値を示す図6のトレース67および68を生じる。一方、より低い注入エネルギーおよびより浅いドープされる領域を用いる構造および作成方法が、△Vt1MAXのより高い値を有する図6のトレース65、66を生じる。表1は6列および6行を有する。行1がコラム1~6を識別する。列1が、列2~6で代表されるデータに相当する図6のトレースを識別する。行2が、ドーパントが注入される注入ドーパントヒ素またはリン31およびエネルギーの列2~6の各々を識別する。列2~6の行3~6が、平方センチメートル当たりイオンの量および通常表面に対してイオンビームの角度を識別する。例えば、行3の列3において、エントリ3.8E147°が、列3の行2に示されるエネルギー通常表面に対して7度に印加される列3の行2に示されるドーパントイオンの3.8E14cm-2の量を示す。Pウェル75を形成する注入条件は表1のすべてのテストで同一である。注入Cに使用されるチェーン注入は表2に示す。他の注入が低エネルギーおよびドーパントを使用して誘電体半導体界面791上のSTI領域79内に残るので、表2の注入1,2のみは、アバランシェ領域84の所望深さY>0を達成する説明に関連する。他の実施形態において、このような低エネルギー注入は除いてもよい。図6とともに表1,2のデータを参照して、多くの情報が得られる。例えば、低注入エネルギーを用いてより浅い注入を得れば、間隔寸法Dの広い範囲にわたって△Vt1MAXを有したトレース65,66図6を生じることは明確である。△Vt1MAXがより大きい図6のトレース66によって示すように、同一の相対的低エネルギーでは、注入角度をゼロに減少すると例えば、テーブル1の行3状況がより悪くなる。また、より低いエネルギー量で同様の注入条件の結果と比較すると、低いエネルギー量を増加させることテーブルIの行6、列2は、同様な優れた結果を生じず、例えば、行5に相当する図6のトレース67の条件で最も好ましい結果が得られる。誘電体半導体界面791下の深さY>0、好適には深さY≧0.1マイクロメートル、さらに好適には深さY≧0.2マイクロメートル、最適には深さY≧0.3マイクロメートルに設けられる図4~5の構造を、最小有効分離距離D’よって、アバランシェ領域84を備えるドーピング条件と組み合わせることによって△Vt1MAXの減少が得られる。これは当技術分野の飛躍的な進歩、重大な進歩である。第1実施形態は、第1外部端子23および第2外部端子22と、前記第1および第2外部端子23,22の間に接続されるコア回路24と、前記第1および第2外部端子との間に接続されるバイポーラトランジスタ静電気放電ESDクランプ21,21’,70,700とを備える電子組立体20において、前記バイポーラトランジスタ静電気放電ESDクランプ21,21’,70,700は、前記第1外部端子23に電気的に接続される第1ドーパント濃度のエミッタ領域78と、前記第2外部端子22に電気的に接続される第2ドーパント濃度のコレクタ領域86と、前記エミッタ領域と前記コレクタ領域の間に配置される第3ドーパント濃度のベース領域75と、前記ベース領域75と前記コレクタ領域86の間に配置される第4ドーパント濃度のさらなる領域85であって、上方の誘電体-半導体界面まで延伸している、さらなる領域とを備え、前記ベース領域75は前記さらなる領域85との間に第1ドーパント境界751を有し、前記コレクタ領域85は前記さらなる領域86との間に第2ドーパント境界861を有し、前記第1および前記第2ドーパント境界の少なくとも1つが、前記誘電体半導体界面下の距離YY>0において最大ドーパント濃度を有する、電子組立体20を要旨とする。さらなる実施形態によると、Yは、Y≧0.1マイクロメートルである。またさらなる実施形態にしたがって、第1ドーパント境界751および第2ドーパント境界861が、誘電体半導体界面791下のそれぞれの距離Y1およびY2で最大ドーパント濃度を有し、ここで、Y1>0およびY2>0.またさらなる実施形態にしたがって、ベース領域75およびコレクタ領域86はさらなる領域85よりドープされる。またさらなる実施形態にしたがって、ベース領域75のピークドーパント濃度およびコレクタ領域86のピークドーパント濃度が、少なくとも5倍によってさらなる領域85の平均ドーパント濃度を超える。またさらなる実施形態にしたがって、ベース領域75のピークドーパント濃度およびコレクタ領域86のピークドーパント濃度が、少なくとも10倍によってさらなる領域85の平均ドーパント濃度を超える。またさらなる実施形態にしたがって、エミッタ領域78およびベースコンタクト領域77は互いに実質的に短絡される。別の実施形態にしたがって、第1ドーパント境界751および第2ドーパント境界861はさらなる領域85を通して最小距離Dによって分離され、ここで、最小距離Dが、誘電体半導体界面791下の深さY>0で起こる。また別のさらなる実施形態にしたがって、バイポーラトランジスタ静電気放電ESDクランプ21、21’、70、700は、Dによって実質的に決定されるアバランシェトリガ電圧Vt1を有するように適している。第2実施形態は、バイポーラトランジスタ静電気放電ESDクランプ21、21’、70、700を製造するための方法において、第1表面71までそれぞれ延伸している、第1および第2ドーパント濃度の、第1導電型または第2導電型の第1領域74を有する半導体基板72を設けるステップと、前記第1表面から前記第1領域74に延伸し第1横方向境界927-1,861を有する、第3導電型の第3ドーパント濃度の第1ウェル領域762,86を形成するステップと、前記第3導電型とは反対の第4導電型を第4ドーパント濃度で有し、前記第1ウェル領域まで延伸し前記第1横方向境界から第5ドーパント濃度の前記第1領域の中間部分85を横切る最小距離Dをもって離隔した第2横方向境界751を有する、第2ウェル領域75を形成するステップと、少なくとも前記中間部分85の上方に誘電体半導体界面791を形成するステップとを備え、i前記最小距離Dは距離Y>0をもって前記誘電体半導体界面下に配置され、または、ii前記第3および前記第4ドーパント濃度が少なくとも5倍だけ前記誘電体半導体界面下の距離Y>0における第5ドーパント濃度を超える、または、iiiiおよびiiの両方である、方法を要旨とする。またさらなる実施形態によると、Y≧0.1マイクロメートルである。またさらなる実施形態によると、Y≧0.2マイクロメートルである。また別のさらなる実施形態によると、第3および第4ドーパント濃度が、少なくとも10倍によって誘電体半導体界面791下の距離Yで第5ドーパント濃度を超える。また別のさらなる実施形態によると、前記半導体基板72を設けるステップは、第1表面71まで延伸する、互いに水平方向において接する第1または第2導電型の第174および第2領域74Rを有する半導体基板を備えるステップを含み、前記第1ウェル領域762,86を形成するステップにおいて、第3導電型を第3ドーパント濃度で有する前記第1ウェル領域762,86;762R,86Rが、前記第1表面から互いに水平方向において接する前記第174および第2領域74Rまで延伸することによって、第1ウェル領域は前記第1領域74に第1横方向境界861を有し、前記第2領域74Rに第2横方向境界861Rを有し、前記第2ウェル領域を形成するステップにおいて、前記第3導電型とは反対の第4導電型を有し互いに離間し、それぞれが前記第174および第2領域74Rまで延伸する複数の第2ウェル領域75,75Rを形成し、前記第1および第2ウェル領域は前記第1横方向境界から、前記第5ドーパント濃度の前記第1領域の前記中間部分85を横切って距離Dをもって離間している第3横方向境界751を有し、前記第2ウェル領域のうちの第2領域75Rは前記第2横方向境界から前記第5ドーパント濃度の前記第1領域74Rの前記第2の中間部分85Rを横切って距離DRをもって離間している第4横方向境界751Rを有し、誘電体半導体界面を形成するステップは、前記第1中間部分の上方に誘電体半導体界面791を形成し、前記第2中間部分85Rの上方に誘電体半導体界面791Rを形成し、前記距離Dおよび前記DRはそれぞれ深さYD>0およびYDR>0をもって前記誘電体半導体界面下に配置されることを要旨とする。別の実施形態によると、DおよびDRは実質的に等しい。別のさらなる実施形態において、前記の方法は、前記第2ウェル領域の互いに離間した前記第175および前記第2領域75Rに第4導電型の第377および第477Rコンタクト領域、および前記第3導電型の第178および第278Rコンタクト領域を設けるステップであって、前記第178および前記第3コンタクト領域77は、互いに接続され、前記バイポーラトランジスタ静電気放電ESDクランプの第1端子に接続され、前記第2および前記第4領域は互いに接続され、前記バイポーラトランジスタ静電気放電ESDクランプの第2端子に接続される、ステップをさらに備えることを要旨とする。第3実施形態は、第1表面を有する基板に形成され、第1および第2端子に接続されるバイポーラトランジスタ静電気放電ESDクランプにおいて、前記第1端子に接続されるエミッタ、前記第2端子に接続されるコレクタ、前記エミッタとコレクタの間に配置されるベース、および、前記ベースおよび前記コレクタより低濃度にドープされ、前記ベースと前記コレクタの間に接続される中間半導体部分とを備え、少なくとも前記中間半導体部分が誘電体半導体界面または前記第1表面の近傍まで延伸し、前記中間半導体部分が、前記ベースとの間に第1界面および前記誘電体半導体界面から広がれる前記コレクタとの間に第2界面を有し、前記第1および前記第2界面が、前記誘電体半導体界面よりも下方の距離Y>0に配置される最小離間距離Dを有する、バイポーラトランジスタ静電気放電ESDクランプを要旨とする。またさらなる実施形態によると、クランプが、ベース75下に埋め込まれ、コレクタにオーム接続される層領域をさらに備える。またさらなる実施形態にしたがって、中間半導体部分85は、少なくとも5倍だけベースおよびコレクタ86より少なくドープされる。少なくとも1つの代表的な実施形態及び製造方法について、本発明を上記詳細な説明において提示したが、多くの種々の変形が存在することを認識し得る。また、代表的な実施形態又は複数の代表的な実施形態は例示であり、本発明の範囲、適用可能性、又は構成を何ら限定するものではないことを認識し得る。むしろ、上記詳細な説明は、本発明の実施形態例を実現するための便利なロードマップを当業者に提供するものであり、添付の特許請求の範囲の記載及びそれらの合法的な等価物である本発明の範囲から逸脱することなく、代表的な一実施形態において述べられた要素の機能及び構成は種々に変更し得ることを理解し得る。"