2つの電極を具備する半導体素子が半導体層に形成され平面視において略矩形形状である能動領域の外側に、平面視において当該能動領域を取り囲む略矩形環形状の周辺領域を具備する半導体装置であって、前記周辺領域において、前記略矩形形状の1辺側において一端が前記2つの電極の一方と接続され、前記1辺と平行な前記略矩形環形状の外側の1辺側に向かって延伸し、当該外側の1辺側で他端が前記2つの電極の他方と接続される複数の多結晶シリコン層が、前記半導体層との間に絶縁層を挟んで形成され、前記多結晶シリコン層は、長手方向が前記略矩形形状の1辺との間でなす角度がθ0<θ<90°となる直線形状とされて延伸する傾斜部を具備し、当該傾斜部において複数のpn接合が前記長手方向とpn接合界面とが垂直になるように形成され、複数の前記多結晶シリコン層において前記傾斜部が平行に形成された構成を具備することを特徴とする半導体装置。前記傾斜部において、前記pn接合界面が長手方向において周期的に形成された構成を具備することを特徴とする請求項1に記載の半導体装置。複数の前記多結晶シリコン層における前記傾斜部が平行とされた箇所において、前記pn接合界面が同一の直線を構成するように形成されたことを特徴とする請求項1又は2に記載の半導体装置。前記複数の多結晶シリコン層は、前記略矩形形状における交差する2辺に対応した2つの前記傾斜部を具備すると共に、当該2つの前記傾斜部の間に、曲線形状で90°向きを変える曲線部を具備し、2つの前記傾斜部の各々と前記曲線部との間に、前記交差する2辺の各々と平行に直線状に延伸する2つの平行部を具備することを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。隣接する前記複数の多結晶シリコン層の曲線部は、それぞれ異なる曲率半径をもち略同一の曲率中心をもつ円弧形状を具備することを特徴とする請求項4に記載の半導体装置。隣接する前記複数の多結晶シリコン層の曲線部は、略同一の曲率半径をもちそれぞれ異なる曲率中心をもつ円弧形状を具備することを特徴とする請求項4に記載の半導体装置。前記平行部において、pn接合が、前記平行部が延伸する方向とpn接合界面とが垂直になるように形成されたことを特徴とする請求項4から請求項6までのいずれか1項に記載の半導体装置。前記半導体素子はパワーMOSFETMetalOxideSemiconductorFieldEffectTransistor、又はIGBTInsulatedGateBipolarTransistorであることを特徴とする請求項1から請求項7までのいずれか1項に記載の半導体装置。前記2つの電極の一方は、前記パワーMOSFETにおけるソース電極、又は前記IGBTにおけるエミッタ電極であり、前記2つの電極の他方は、前記パワーMOSFETにおけるドレイン電極、又は前記IGBTにおけるコレクタ電極であることを特徴とする請求項8に記載の半導体装置。前記半導体素子における前記2つの電極間の耐圧をVds、1本の多結晶シリコン層において形成されたpn接合の数をNz、当該pn接合のブレークダウン電圧をVzとした場合に、Vds<Vz×Nzとされたことを特徴とする請求項9に記載の半導体装置。前記2つの電極の一方は、前記パワーMOSFETにおけるゲート電極、又は前記IGBTにおけるゲート電極であり、前記2つの電極の他方は、前記パワーMOSFETにおけるドレイン電極、又は前記IGBTにおけるコレクタ電極であることを特徴とする請求項8に記載の半導体装置。前記半導体素子における前記2つの電極間の耐圧をVds、1本の多結晶シリコン層において形成されたpn接合の数をNz、当該pn接合のブレークダウン電圧をVzとした場合に、Vds>Vz×Nzとされたことを特徴とする請求項11に記載の半導体装置。上記のガードリングを用いた構成においては、半導体層とその中に形成されたガードリング逆導電型層との界面に空乏層が形成され、特にこの空乏層が横方向に存在することが電界強度の緩和に寄与する。しかしながら、半導体層や逆導電型層において空乏化していない領域は、電界強度の緩和には寄与しない。このため、こうした逆導電型層を用いて電界強度を緩和する場合には、本来電界強度の緩和に寄与しない領域も同時形成される。このため、電界強度の緩和に必要となるためにガードリングが占める面積は大きくなる。すなわち、充分な耐圧を確保するためには、ガードリングを広い面積にわたり形成することが必要であった。すなわち、パワー半導体素子において、周辺の電界強度を緩和する構造を小さな面積で実現することは困難であった。本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。本発明は、上記課題を解決すべく、以下に掲げる構成とした。本発明の半導体装置は、2つの電極を具備する半導体素子が半導体層に形成され平面視において略矩形形状である能動領域の外側に、平面視において当該能動領域を取り囲む略矩形環形状の周辺領域を具備する半導体装置であって、前記周辺領域において、前記略矩形形状の1辺側において一端が前記2つの電極の一方と接続され、前記1辺と平行な前記略矩形環形状の外側の1辺側に向かって延伸し、当該外側の1辺側で他端が前記2つの電極の他方と接続される複数の多結晶シリコン層が、前記半導体層との間に絶縁層を挟んで形成され、前記多結晶シリコン層は、長手方向が前記略矩形形状の1辺との間でなす角度がθ0<θ<90°となる直線形状とされて延伸する傾斜部を具備し、当該傾斜部において複数のpn接合が前記長手方向とpn接合界面とが垂直になるように形成され、複数の前記多結晶シリコン層において前記傾斜部が平行に形成された構成を具備することを特徴とする。本発明の半導体装置は、前記傾斜部において、前記pn接合界面が長手方向において周期的に形成された構成を具備することを特徴とする。本発明の半導体装置は、複数の前記多結晶シリコン層における前記傾斜部が平行とされた箇所において、前記pn接合界面が同一の直線を構成するように形成されたことを特徴とする。本発明の半導体装置において、前記複数の多結晶シリコン層は、前記略矩形形状における交差する2辺に対応した2つの前記傾斜部を具備すると共に、当該2つの前記傾斜部の間に、曲線形状で90°向きを変える曲線部を具備し、2つの前記傾斜部の各々と前記曲線部との間に、前記交差する2辺の各々と平行に直線状に延伸する2つの平行部を具備することを特徴とする。本発明の半導体装置において、隣接する前記複数の多結晶シリコン層の曲線部は、それぞれ異なる曲率半径をもち略同一の曲率中心をもつ円弧形状を具備することを特徴とする。本発明の半導体装置において、隣接する前記複数の多結晶シリコン層の曲線部は、略同一の曲率半径をもちそれぞれ異なる曲率中心をもつ円弧形状を具備することを特徴とする。本発明の半導体装置は、前記平行部において、pn接合が、前記平行部が延伸する方向とpn接合界面とが垂直になるように形成されたことを特徴とする。本発明の半導体装置において、前記半導体素子はパワーMOSFETMetalOxideSemiconductorFieldEffectTransistor、又はIGBTInsulatedGateBipolarTransistorであることを特徴とする。本発明の半導体装置において、前記2つの電極の一方は、前記パワーMOSFETにおけるソース電極、又は前記IGBTにおけるエミッタ電極であり、前記2つの電極の他方は、前記パワーMOSFETにおけるドレイン電極、又は前記IGBTにおけるコレクタ電極であることを特徴とする。本発明の半導体装置は、前記半導体素子における前記2つの電極間の耐圧をVds、1本の多結晶シリコン層において形成されたpn接合の数をNz、当該pn接合のブレークダウン電圧をVzとした場合に、Vds<Vz×Nzとされたことを特徴とする。本発明の半導体装置において、前記2つの電極の一方は、前記パワーMOSFETにおけるゲート電極、又は前記IGBTにおけるゲート電極であり、前記2つの電極の他方は、前記パワーMOSFETにおけるドレイン電極、又は前記IGBTにおけるコレクタ電極であることを特徴とする。本発明の半導体装置は、前記半導体素子における前記2つの電極間の耐圧をVds、1本の多結晶シリコン層において形成されたpn接合の数をNz、当該pn接合のブレークダウン電圧をVzとした場合に、Vds>Vz×Nzとされたことを特徴とする。本発明は以上のように構成されているので、パワー半導体素子において、周辺の電界強度を緩和する構造を小さな面積で実現することができる。以下、本発明の実施の形態となる半導体装置につき説明する。この半導体装置は、パワーMOSFETであり、特に、パワーMOSFETの能動領域ゲートやゲート下のチャンネルが形成される領域の周囲において、電位勾配電界強度が局所的に高くなる箇所が発生しにくい構造が形成される。図1は、このパワーMOSFET半導体装置10の上面から見た構成図である。このパワーMOSFET10は略矩形体形状をなしており、その中央部に平面視において略矩形形状の能動領域Pが形成されている。能動領域Pにおいては、半導体層50の上に複数のゲート電極20が形成され、ゲート電極20の周囲には、ゲート電極20と絶縁されたソース電極30が形成されている。複数のゲート電極20は、ゲート接続電極21によって並列に接続されている。一方、下面側の全面には、ドレイン電極が形成されている。これにより、能動領域Pにおいては並列に接続された複数のパワーMOSFET素子半導体素子が形成されている。なお、ここでは、ソース電極30の外形が能動領域Pの形状と等しくなっている。図2は、図1におけるA-A方向ゲート電極20の長手方向に垂直な方向の断面図である。このパワーMOSFET素子は、プレーナゲート型であり、半導体層の表面に、ゲート酸化膜を介してゲートが形成される。この構造における半導体層50はシリコンで形成され、ドレインとして機能するn不純物濃度の高いn型基板51上に、n-不純物濃度の低いn型層52が形成されている。n-層52の上にはゲート酸化膜60を介してゲート電極20が形成されている。ゲート電極20は例えば導電性の多結晶シリコンで構成することができる。ゲート電極20の両側の半導体層50n-層52中にはp層53が形成されており、p層53の中にはソースとして機能するn層54が更に形成されている。また、この構造の上面には、ゲート電極20と絶縁されるように、層間絶縁層61を介してソース電極30が形成されている。ソース電極30は、n層54及びp層53の表面と接続されている。一方、n基板51の下面にはドレイン電極40が形成されている。また、前記の通り、上面側では、層間絶縁層61によってソース電極30との間の絶縁性が確保される状態で、ゲート接続電極21が形成されている。この構造においては、ソース電極30、ドレイン電極40、ゲート接続電極21をMOSFETの3つの電極端子として、その動作をすることができる。特に、ソース電極30とドレイン電極40の間には高電圧が印加され、大電流が流される。なお、上記の各層の製造方法や各電極の材料等は、通常知られるものと同様である。また、上記の構造は通常のプレーナゲート型のMOSFETと同様である。図1に示されるように、平面視において能動領域Pを取り囲む略矩形環形状の周辺領域Qが形成されている。このパワーMOSFET10の構造において特徴的なのは、周辺領域Q中の構造である。図1における周辺領域Q内の領域Xの詳細の上面図を図3に、そのC-C方向の断面図を図4に示す。領域Xは、図1における能動領域Pの下辺側の周辺領域Qの一部である。この領域Xの図3における上側には、前記の通り、n層54及びp層53に接続されたソース電極30が形成されている。一方、図3における下側端部側には、端部n層55が形成され、この端部n層55には端部ドレイン電極41が形成されている。端部ドレイン電極41の電位は、n-層52と同電位となり、この電位はドレイン電極40と同一である。すなわち、領域Xの上下端部にはそれぞれソース電極30と端部ドレイン電極41が設けられる。これらの間の電位差はこのパワーMOSFET10の動作時におけるソースドレイン間の電位差となる。一方、図3、4に示されるように、周辺領域Qにおいては、半導体層50との間に周辺層間絶縁層絶縁層62を介して複数の多結晶シリコン層70が、ソース電極30から端部ドレイン電極41の間にかけて設けられる。多結晶シリコン層70には、その長手方向が図3における水平方向略矩形形状の能動領域Pの1辺を構成する直線の方向から傾斜した傾斜角θ、0<θ<90°傾斜部が設けられている。また、複数の多結晶シリコン層70における傾斜部の長手方向は互いに平行とされる。この多結晶シリコン層70は、能動領域Pに対応する略矩形形状の1辺側図3中上側において、パワーMOSFET素子を構成する2つの電極ソース電極30、ドレイン電極40の一方であるソース電極30と接続される。また、この多結晶シリコン層70は、傾斜部を介して、周辺領域Qに対応した略矩形環形状の外側の1辺前記の略矩形形状の1辺に平行側に延伸する。この外側の1辺側で、2つの電極の他方である端部ドレイン電極41と接続される。なお、図3においては、ソース電極30、端部ドレイン電極41、多結晶シリコン層70以外の構成要素周辺層間絶縁層62等は記載を省略している。また、後述するように、多結晶シリコン層70の一端は、ソース電極30ではなく、ゲート電極20ゲート接続電極21に接続される場合もある。多結晶シリコン層70の傾斜部においては、導電性のp型領域71と、導電性のn型領域72とが長手方向に交互に多数形成されている。p型領域71、n型領域72においては、多結晶シリコン層70の厚さ方向にわたりそれぞれp型、n型の導電型とされている。図3に示されるように、平面視において、p型領域71とn型領域72の境界で構成されるpn接合界面は周期的に構成される。また、このpn接合界面は多結晶シリコン層70の傾斜部の長手方向と垂直とされ、隣接する多結晶シリコン層70間においては、p型領域71同士、n型領域72同士が隣接するように設定される。このため、隣接する多結晶シリコン層70におけるpn接合界面は同一直線を構成するように設定される。パワーMOSFET10の動作時における多結晶シリコン層70の作用について説明する。まず、多結晶シリコン層70の両端部はそれぞれソース電極30ソース、端部ドレイン電極41ドレインと同電位とされる。このため、動作時における多結晶シリコン層70の両端部間の電位差は大きくなる。しかしながら、この両端部間には多数のpn接合が等間隔で形成されており、このpn接合の中には必ず逆バイアスとなる箇所が1周期中に発生するため、各pn接合がブレークダウンしない状態では、電位差の方向によらず、多結晶シリコン層70中を流れる電流は無視できる。すなわち、この多結晶シリコン層70を絶縁体とみなすことができる。ただし、この多結晶シリコン層70においては、逆バイアスとなったpn接合の間はほぼ同電位とみなせるため、ソース電極30と端部ドレイン電極41間の電位が、逆バイアスとなったpn接合あるいは空乏層によって多数に均等に分割される。一方、図4に示されるように、多結晶シリコン層70、多結晶シリコン層70下の周辺層間絶縁層絶縁層62、半導体層50p層53によってMOS構造が形成される。このため、半導体層50p層53の表面電位は、多結晶シリコン層70の局所的な電位によって制御される。多結晶シリコン層70の傾斜部においては、長手方向において電位が均等に分割されるため、p層53の表面電位も均等に分割される。このため、多結晶シリコン層70の長手方向においては、半導体層50における局所的な電界集中は抑制される。この構成の傾斜部が平行に多数設けられており、図1における領域Xにおいては、半導体層50の表面の大半で上記の状況が起こる。このため、半導体層50の全面において、電界集中を抑制することができる。また、各傾斜部に設けられているpn接合の数が多いほどこの効果が大きくなることは明らかである。仮に多結晶シリコン層70の長手方向が図3における垂直方向能動領域の端部を構成する直線の方向と垂直な方向となっていた場合には、1本の多結晶シリコン層70が短くなり、pn接合の数を確保するためには、p型領域71、n型領域72を充分に小さくすることが必要となる。しかしながら、p型領域71、n型領域72の大きさは、リソグラフィの精度や不純物の拡散の度合いによって制限されるため、p型領域71、n型領域72を小さくすることは困難である。これに対して、図3の構成においては、多結晶シリコン層70に設けられた傾斜部の長手方向を、水平方向からわずかに傾斜した方向とすることによって、個々の多結晶シリコン層70を長く設定し、かつp型領域71、n型領域72を大きく長く設定した場合でも、pn接合の数を確保することが可能である。また、多結晶シリコン層70は短い間隔で平行に多数設けられるため、実質的には周辺領域Qの大部分は多結晶シリコン層70で覆われる。このため、周辺領域Qにおける半導体層50p層53の電位は多結晶シリコン層70で設定され、電界集中が抑制される。また、p型領域71とn型領域72の境界のpn接合界面は、多結晶シリコン層70の長手方向と垂直となる構成が好ましい。pn接合界面の方向と多結晶シリコン層70の長手方向との間の関係が異なる場合において多結晶シリコン層70にバイアスが印加された場合の状況を模式的に示したのが図5である。ここで、不純物濃度は特にn型領域72において高くなっているものとする。このため、バイアス印加時には空乏層73は不純物濃度の低いp型領域71側に主に形成される。pn接合の逆方向特性ブレークダウン特性は、この空乏層73の形態の影響を大きく受ける。図5a上側に示されるように、pn接合界面が多結晶シリコン層70の長手方向と垂直に形成され、図中右上側に-側、左下側に側のバイアスが印加された場合においては、図5a下側に示されるように、空乏層73はpn接合界面が延伸する方向の両側多結晶シリコン層70両側面側で対称に形成される。多結晶シリコン層70傾斜部の長手方向に沿ったこの空乏層73の長さをD0とする。一方、pn接合が多結晶シリコン層70の長手方向と垂直に形成されていない場合における同様の状況を図5bに示す。この場合には、不純物濃度が高いn型領域72と、多結晶シリコン層70の側面との関係がpn接合が延伸する方向の両側で対称でないために、図5aとは状況が異なる。図5bの下側に示されるように、pn接合の左上則端部側においては、pn接合の右上側にはn型領域72が存在していない。空乏層73はpn接合の両側におけるドナーとアクセプタの総量が均等となるように形成されるため、この状態で平衡状態で空乏層73が形成されるためには、空乏層73は左上則端部で短くなる。多結晶シリコン層70の長手方向に沿ったこの空乏層73の左上則端部の長さをD1とする。一方、右下則端部においては、これと逆の状態となっているため、空乏層73は右下則端部で長くなる。多結晶シリコン層70の長手方向に沿ったこの空乏層73の右下則端部の長さをD2とすると、D2>D1となる。一方、左上則端部と右下則端部の中間における状況は図5aの場合と変わらないため、多結晶シリコン層70の長手方向に沿った空乏層73の長さはD0となる。すなわち、D1<D0<D2となった形態で空乏層73が形成される。空乏層73の両端に印加される電圧は左則端部から右則端部にかけて図5aの場合と同様であるため、空乏層73の長さが最も短い長さD1の箇所においては最も電界強度が高まり、ブレークダウンしやすくなる。このため、図5bの構成の場合には、左上則端部でブレークダウンしやすくなり、多結晶シリコン層70の耐圧が低くなる。これに対して、図5aのようにpn接合を多結晶シリコン層70の長手方向と垂直に形成した場合には、こうした非対称性は発生しないため、耐圧を高くすることができる。なお、図3における多結晶シリコン層70の上下方向の長さソースドレイン間距離をLとし、多結晶シリコン層70の水平方向からの傾斜角をθとした場合、多結晶シリコン層70の長手方向における長さはL/sinθとなる。1本の多結晶シリコン層70におけるpn接合の数をNz、pn接合の周期をZpと、単一のpn接合の耐圧をVz、要求されるソースドレイン間の耐圧をVdsとした場合、Vds/Vz≒Nzとなる。すなわち、この条件が満たされるようにNzを設定すればよい。前記の通り、Nzを大きくするためには、θを小さくするただしθ≠0ことが有効である。すなわち、sinθ<L/ZpNzとすればよい。なお、上記の多結晶シリコン層70においては、多結晶シリコン層70を絶縁体として用いている、すなわち、パワーMOSFETの通常動作時において両端部間において流れる電流が無視できる構成とすることが好ましい。このためには、p型領域71とn型領域72とでサイリスタが構成されないようにp型領域71の長さを設定することが好ましい。なお、図1における能動領域Pの上辺側の周辺領域Qの構成は図3を時計回りに180°回転させた構成であり、能動領域Pの左辺側の周辺領域Qの構成は図3を時計回りに90°、能動領域Pの右辺側の周辺領域Qの構成は図3を時計回りに270°回転させた構成となる。図1における周辺領域Q内の領域Yの詳細の上面図を図6に示す。領域Yは、図1における能動領域Pの下辺側の周辺領域Qと、能動領域Pの左辺側の周辺領域Qとの接続部分である。なお、図示を省略しているが、領域Yにおいても、図4の場合と同様に、多結晶シリコン層70と半導体層50との間には周辺層間絶縁層絶縁層62が形成されている。領域Yの上側の領域における構成は、図3の構成を時計回りに90°回転させた構成となる。このため、複数の多結晶シリコン層70は、領域Yにおいて延伸する方向が変化する。ただし、多結晶シリコン層70が曲がる際には、電界集中を発生しやすい鋭角的な部分が発生しない構成とされる。このため、図6中右側から前記の傾斜角θで延伸した多結晶シリコン層70は、図6中における水平方向能動領域の端部を構成する直線と平行な方向に一旦向きを変えた平行部を設け、その後に所定の曲率半径をもって図6中の上側に90°向きを変えた曲線部を設けている。図6においては、角部で最も外側となる多結晶シリコン層70における平行部をS、曲線部をBで示している。周辺領域Qの左辺側では、これらの多結晶シリコン層70は、能動領域Pの左辺と平行とされた平行部を挟んで、能動領域Pの左辺を構成する直線と傾斜角θとされて延伸する傾斜部が設けられている。各多結晶シリコン層70は、図6中の左下で円弧形状で90°向きを変える曲線部を具備する。この曲線部の曲率は、内側の多結晶シリコン層70から外側の多結晶シリコン層70に向かって大きくなるように設定されている。この際、各々の曲率中心は図6中のXで示される一定の箇所となるように設定される。この際、曲線部にpn接合を形成した場合には、図5bと同様の状況が発生しやすくなるため、この曲線部にはn型領域72を形成しないことが好ましい。このため、この曲線部はp型領域72のみで構成される。このため、各多結晶シリコン層70の曲線部は均一な電位となる。この電位は、各多結晶シリコン層70においてソース電極30から端部ドレイン電極41に至るまでの電位がpn接合によって分割された電位となる。半導体層50p層53の表面電位はこの電位に応じた値となり、各多結晶シリコン層70の曲線部の直下では一定となる。上記の構成の多結晶シリコン層70により、半導体層50p層53の表面電位を制御し、電界集中を抑制することができる。ここで、前記の通り、多結晶シリコン層70に傾斜部を形成することにより、多数のpn接合を多結晶シリコン層70中に形成することができる。これにより、能動領域Pの周辺の周辺領域Qの幅が狭い場合においても、周辺領域Q中において半導体層50の表面電位が制御される点を多数設けることができる。このため、従来のガードリングを用いた構成と比べて、電界強度の緩和を行う周辺領域Qの面積を小さくすることができ、チップ全体の面積を小さくすることができる。上記の構成を製造するに際しては、多結晶シリコン層70は、ゲート酸化膜60を形成した後にゲート電極20と同時に多結晶シリコンで形成することができる。この際、周辺領域Qにおいて更に酸化膜を局所的に追加して形成することにより、多結晶シリコン層70下の酸化膜厚とゲート電極20下の酸化膜厚を異ならせることができる。その後の多結晶シリコン層70のパターニングは、ゲート電極20と同時に行うことができる。また、p層53はホウ素等のイオン注入によって形成するが、この際に多結晶シリコン層70にもこのイオン注入が同時に行われる設定とすれば、多結晶シリコン層70全体をp型化することができる。同様に、n層54は燐等のイオン注入によって形成するが、この際に多結晶シリコン層70におけるn型領域72に対応する領域に選択的にイオン注入が同時に行われる設定とすれば、多結晶シリコン層70においてp型領域71、n型領域72を形成することができる。この際、隣接する多結晶シリコン層70傾斜部におけるpn接合界面が同一直線を形成する構成とすれば、周辺領域Qにおいてn型領域72を形成するためのマスクは、単純なラインスペースのパターンとなる。このため、この製造が特に容易であり、各n型領域72を小さくすることも特に容易となる。なお、端部n層55もn層54と同時に形成することができる。また、層間絶縁層61と多結晶シリコン層70上の周辺層間絶縁層62は同時に形成することができる。層間絶縁層61、周辺層間絶縁層62に開口を形成した後で、ソース電極30、ゲート接続電極21、端部ドレイン電極41をAl等の材料で同時に形成することができる。一方、下面側においては、同様にAl等の材料でドレイン電極40を形成することができる。このように、このパワーMOSFET10においては、通常の構造をもつパワーMOSFET素子が能動領域Pに形成され、このパワーMOSFET素子を形成するための製造プロセスで、同時に上記の周辺領域Qの構造を形成することができる。すなわち、低コストで上記のパワーMOSFET10を製造することが可能である。なお、多結晶シリコン層70の構成は、上記の他にも適宜設定が可能である。例えば、多結晶シリコン層70におけるpn接合の構成は、電界強度が緩和されるように適宜設定することが可能であり、このためにはpn接合の周期性を部分的に崩すことが有効な場合もある。図7は、このために、図3の構成と比べて、多結晶シリコン層70の傾斜部におけるソース電極30に近い領域において、n型領域72を2本ずつ減少させた構成である。前記の通り、n型領域72をイオン注入によって形成することができるが、イオン注入の条件等を変更することなしに、n型領域72のパターンマスクパターンを変更することによって、こうした微調整を行うことができ、半導体層50中の電界分布を容易に最適化することができる。また、多結晶シリコン層70の曲線部の構成についても様々な設定が可能である。例えば、領域Yにおける構成を、図8のようにすることもできる。この例の場合には、各多結晶シリコン層70の向きが90°変わる箇所における曲率半径を一定としている。このため、各多結晶シリコン層70の曲率中心は、図8におけるXで示されるように、内側の多結晶シリコン層70においては内側に、外側の多結晶シリコン層70においては外側となるように設定される。前記の通り、各多結晶シリコン層70の曲線部分にはpn接合が形成されないために、この曲線部分は同電位となる。このため、半導体層50における電界集中が発生しにくいように、これらの形状を適宜設定することが可能である。すなわち、上記のパワーMOSFET10においては、4つの角部に対応する箇所における多結晶シリコン層70の形状を適宜設定することによって、半導体層50における角部近辺の電界分布を最適化することができる。また、図6に示されるように、多結晶シリコン層70においては、傾斜部θ≠0°が平行部θ=0°を介して曲線部に接続される。前記の通り、曲線部にはpn接合を形成しないことが好ましいが、この平行部にpn接合を形成することによって、平行部の直下における半導体層50の電位分布や曲線部の電位を設定することができる。図9は、この構成の一例を示す図である。ここでは、多結晶シリコン層70における左端側の平行部と、右端側の平行部に、n型領域72が追加して形成されている。平行部も傾斜部と同様に直線形状であるため、pn接合界面をこれらの直線と垂直に形成することが可能であり、傾斜部と同様に電位を調整することが可能である。図5aの場合と同様に、これによる多結晶シリコン層70中における電界集中は生じにくい。上記の例においては、多結晶シリコン層70周辺領域Qによって半導体層50の電位分布が調整され、パワーMOSFETのソースSとドレインD間の耐圧が向上する。一方、多結晶シリコン層70を、ソースドレイン間に接続されたツェナーダイオードの直列接続と考えることもできる。この場合、上記のパワーMOSFETの等価回路は図10aに示される通りとなる。すなわち、ソース電極端子Sとドレイン電極端子D間にツェナーダイオードZDが接続されている。ただし、このツェナーダイオードは、多数のツェナーダイオードが交互方向に直列に接続されて構成されている。この構成においては、前記の通り、このパワーMOSFET10の耐圧は周辺領域Qを設けることによって向上するが、高電圧印加時におけるソースドレイン間のブレークダウンが最終的にどの構成要素で発生するかは、適宜設定することができる。すなわち、このブレークダウンが、1能動領域PにおけるパワーMOSFET素子において発生する、あるいは2周辺領域Qにおける多結晶シリコン層70で発生する、という2つの設定をすることが可能である。2の場合には、周辺領域QがパワーMOSFET10における保護素子としても機能する。ブレークダウンを、1能動領域PにおけるパワーMOSFET素子において発生させる場合においては、前記の通り、このパワーMOSFET素子の耐圧をVdsとした場合に、Vdsを多結晶シリコン層70がブレークダウンする電圧Vz×Nzよりも低く設定すればよい。すなわち、Vds<Vz×Nzとすることにより、ブレークダウンを能動領域PにおけるパワーMOSFET素子において発生させることができる。前記の通り、この条件を満たすNzを得るためには、傾斜角θを、sinθ<L/ZpNzとなる設定とすればよい。この耐圧Vdsは周辺領域Qの存在によって向上していることは前記の通りである。逆に、パワーMOSFET素子を保護するという観点からは、2周辺領域Qにおける多結晶シリコン層70でブレークダウンを発生させる構成が有効である。こうした特性は、このパワーMOSFET10を例えばエンジンの点火用のスイッチング素子として用いる場合には特に好ましい。この場合の目安としては、前記の場合と逆に、Vds>Vz×Nzとなる。ただし、この場合には、多結晶シリコン層70に流れる過電流を、ソース電極端子Sには流さず、ゲート電極端子Gに流すことが使用上好ましい場合もある。この場合の等価回路構成は、図10bの通りとすることができる。すなわち、前記の例では、ツェナーダイオードZDの一端がソース電極端子Sに接続されたのに対し、この一端をゲート電極端子Gに接続される。具体的には、前記の例ではソース電極30に接続されていた多結晶シリコン層70の一端を、代わりにゲート接続電極21に接続する。パワーMOSFETの通常使用時においては、ソース電極端子Sが接地電位、ドレイン電極端子Dが高電位、ゲート電極端子Gが接地電位に近い低電位制御電位、となるため、この場合においても、前記の耐圧向上の効果が同様に得られることは明らかである。すなわち、同様の耐圧向上の効果が得られる上に、周辺領域Qが保護素子として機能し、かつ保護素子に流れた過電流をゲート電極端子Gに流すことができる。以上の設定において、多結晶シリコン層70における単一のpn接合の耐圧Vzは調整が容易ではないが、Nzの設定は、n型領域72のパターニングの調整、すなわち、n型領域72の形成時のマスクパターンによって容易に行うことができる。従って、マスクパターン以外、例えばイオン注入条件等を行うことなしに、上記の12の設定を容易に行うことができる。なお、上記の例においては、能動領域Pの4辺全てに対応して上記の構成の多結晶シリコン層が設けられた場合について記載したが、特に電界集中が問題になる箇所においてのみ局所的に上記の構成の多結晶シリコン層を設けてもよい。また、上記の構成において、半導体層や多結晶シリコン層におけるp型とn型とを逆転させても同様の効果を奏することは明らかである。また、多結晶シリコン層におけるp型領域とn型領域の形成方法についても任意である。また、上記の構成においては、能動領域Pにプレーナ型のパワーMOSFET素子が形成されるものとしたが、トレンチ型のパワーMOSFET素子、あるいはIGBTInsulatedGateBipolarTransistor素子等を形成した場合でも、同様の効果を奏することは明らかである。IGBTの場合には、図2、4の構成における下面側にコレクタ層となるp層を設け、下面側にコレクタ電極を形成する以外は上記と同様であり、特に上面側の構成は同様である。この場合、上記のパワーMOSFETにおけるゲート電極、ソース電極、ドレイン電極を、IGBTにおけるゲート電極、エミッタ電極、コレクタ電極、にそれぞれ置換すれば、同様の効果を奏することは明らかである。多結晶シリコン層の接続を、図10abの等価回路が実現されるように行うことができることも同様であり、その効果も同様である。