"半導体ナノワイアを形成する工程と、前記半導体ナノワイアの側面を覆う絶縁層を形成して前記絶縁層で被覆された被覆ナノワイアを形成する工程と、基板の上のゲート電極形成領域の上に下部ゲート電極を形成する工程と、前記下部ゲート電極の上に前記被覆ナノワイアを交差させて配置する工程と、前記被覆ナノワイアを配置した前記基板の前記ゲート電極形成領域の上に、前記被覆ナノワイアに交差して前記下部ゲート電極に重なる上部ゲート電極を形成する工程と、前記被覆ナノワイアの両端部の前記絶縁層を除去する工程と、前記絶縁層を除去することで露出した前記半導体ナノワイアの両端部にソース電極およびドレイン電極を接続して形成する工程とを少なくとも備えることを特徴とする電界効果トランジスタの製造方法。請求項1記載の電界効果トランジスタの製造方法において、前記上部ゲート電極は、前記下部ゲート電極との交差領域上の前記被覆ナノワイアの側部周面を被覆する状態に形成することを特徴とする電界効果トランジスタの製造方法。請求項1または2記載の電界効果トランジスタの製造方法において、同一方向に延在する複数の前記ゲート電極形成領域を備え、複数の前記ゲート電極形成領域の各々に前記下部ゲート電極を形成し、複数の前記下部ゲート電極に交差して前記被覆ナノワイアを配置し、前記被覆ナノワイアに交差して複数の前記下部ゲート電極の各々に重なる複数の前記上部ゲート電極を形成することを特徴とする電界効果トランジスタの製造方法。基板の上のゲート電極形成領域の上に形成された下部ゲート電極と、前記下部ゲート電極の上に交差して配置され、前記下部ゲート電極との交差部の側面が絶縁層で被覆された半導体ナノワイアと、前記半導体ナノワイアを配置した前記基板の前記ゲート電極形成領域の上に、前記半導体ナノワイアに前記絶縁層を介して交差して前記下部ゲート電極に重なる状態に形成された上部ゲート電極と、前記半導体ナノワイアの両端部に各々接続するソース電極およびドレイン電極とを少なくとも備えることを特徴とする電界効果トランジスタ。請求項4記載の電界効果トランジスタにおいて、前記上部ゲート電極は、前記下部ゲート電極との交差領域上の前記半導体ナノワイアの側部周面を前記絶縁層を介して被覆する状態に形成されていることを特徴とする電界効果トランジスタ。請求項4または5記載の電界効果トランジスタにおいて、同一方向に延在する複数の前記ゲート電極形成領域を備え、複数の前記ゲート電極形成領域の各々に形成されて前記被覆ナノワイアに交差する複数の前記下部ゲート電極と、前記被覆ナノワイアに交差して複数の前記下部ゲート電極の各々に重なって形成された複数の前記上部ゲート電極とを備えることを特徴とする電界効果トランジスタ。しかしながら、上述したFETは、製造が容易ではないという問題がある。まず、非特許文献1に示されたナノワイアを立てた状態で用いる縦型のGAAgateallaroundFETでは、まず、ゲート電極を形成しから、絶縁膜でナノワイア全体を基板ごと埋め込む。次に、エッチングによって、ゲート電極は露出させずにナノワイア上部のみを露出させ、この露出部に蒸着法などにより金属を堆積してドレイン電極を形成している。このように、素子を作製する際の工程が複雑である。また、量子ドットをナノワイア中に形成するために必要となる複数のゲート電極を単一のナノワイア上に形成しようとすると、上下のゲート電極間の絶縁を保ちつつ上述したプロセスを複数回繰り返し、最終的には横方向へ配線をとりだすことになる。このようなプロセスは、容易ではない。また、非特許文献2に示された横型GAAFETの作製では、まず、ナノワイア全体を絶縁膜Al2O3ならびに単一のゲート電極Alで覆い、これを別の基板に転写する。次に、別の基板に転写した状態で、上面からのウェットエッチングによって一部のゲート電極を除去してゲート電極の幅ゲート長を所定の寸法とする。また、基板に転写した状態で、上面からのウェットエッチングにより、ソースドレイン領域となる部分のAlとAl2O3とを除去し、除去により露出したナノワイアの部分にTiなどの金属を堆積してソースドレイン電極を形成している。この方法では、基板から見てナノワイアの上面と下面ではウェットエッチングの量が異なるため、ナノワイア全周にわたって誤差10nm程度で均一なゲート長を実現することは不可能であり、量子ドット形成に必要な数10nm幅の複数のゲート電極を精度よく形成することは困難である。本発明は、以上のような問題点を解消するためになされたものであり、チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているFETが、より容易に高い精度で製造できるようにすることを目的とする。本発明に係る電界効果トランジスタの製造方法は、半導体ナノワイアを形成する工程と、半導体ナノワイアの側面を覆う絶縁層を形成して絶縁層で被覆された被覆ナノワイアを形成する工程と、基板の上のゲート電極形成領域の上に下部ゲート電極を形成する工程と、下部ゲート電極の上に被覆ナノワイアを交差させて配置する工程と、被覆ナノワイアを配置した基板のゲート電極形成領域の上に、被覆ナノワイアに交差して下部ゲート電極に重なる上部ゲート電極を形成する工程と、被覆ナノワイアの両端部の絶縁層を除去する工程と、絶縁層を除去することで露出した半導体ナノワイアの両端部にソース電極およびドレイン電極を接続して形成する工程とを少なくとも備える。上記電界効果トランジスタの製造方法において、上部ゲート電極は、下部ゲート電極との交差領域上の被覆ナノワイアの側部周面を被覆する状態に形成するとよい。また、同一方向に延在する複数のゲート電極形成領域を備え、複数のゲート電極形成領域の各々に下部ゲート電極を形成し、複数の下部ゲート電極に交差して被覆ナノワイアを配置し、被覆ナノワイアに交差して複数の下部ゲート電極の各々に重なる複数の上部ゲート電極を形成するようにしてもよい。また、本発明に係る電界効果トランジスタは、基板の上のゲート電極形成領域の上に形成された下部ゲート電極と、下部ゲート電極の上に交差して配置され、下部ゲート電極との交差部の側面が絶縁層で被覆された半導体ナノワイアと、半導体ナノワイアを配置した基板のゲート電極形成領域の上に、半導体ナノワイアに絶縁層を介して交差して下部ゲート電極に重なる状態に形成された上部ゲート電極と、半導体ナノワイアの両端部に各々接続するソース電極およびドレイン電極とを少なくとも備える。上記電界効果トランジスタにおいて、上部ゲート電極は、下部ゲート電極との交差領域上の半導体ナノワイアの側部周面を、絶縁層を介して被覆する状態に形成されているとよい。また、同一方向に延在する複数のゲート電極形成領域を備え、複数のゲート電極形成領域の各々に形成されて被覆ナノワイアに交差する複数の下部ゲート電極と、被覆ナノワイアに交差して複数の下部ゲート電極の各々に重なって形成された複数の上部ゲート電極とを備えるようにしてもよい。以上説明したように、本発明によれば、被覆ナノワイアに交差して下部ゲート電極に重なる上部ゲート電極を形成するようにしたので、チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているFETが、より容易に高い精度で製造できるようになるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。図1A~図1Hは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。図1A,図1C,図1D,図1E,図1G,図1Hは、斜視図であり、図1B,図1Fは、一部断面図である。まず、図1Aに示すように、半導体ナノワイア101を形成する。例えば、InAsからなる成長基板151の上に、径が数10nmのAuなどの金属微粒子触媒不図示を配置し、ここに、トリメチルインジウムTMInおよびアルシンAsH3を供給し、VLSVaporliquidsolid法などを用いることで、InAsからなる半導体ナノワイア101が形成できる非特許文献3参照。また、金属微粒子触媒を使用することなく、パタニングした酸化膜を用いて選択成長を行うなど、別の手法を用いて半導体ナノワイアを形成してもよい非特許文献1参照。次に、図1Bに示すように、半導体ナノワイア101の側面周面を覆う絶縁層102を形成して絶縁層102で被覆された被覆ナノワイア103を形成する。例えば、前述したように、成長基板151にInAsからなる半導体ナノワイア101が形成されている状態で、原子層堆積AtomicLayerDepositionALD法を用い、ゲート特性の向上に適した高誘電率を有するAl2O3、HfO2などの絶縁層102を、半導体ナノワイア101を覆って形成すればよい。よく知られているように、ALD法は、原料となる有機化合物の1分子層を形成対象の表面に吸着させることによる成膜方法であり、均一な厚さの層を三次元形状の表面に形成することが可能である。このALD法によれば、半導体ナノワイア101のすべての側面に絶縁層102を形成することが容易である。なお、ALD法に限るものではなく、スパッタ法を用いることで、半導体ナノワイア101の側面を覆う状態に絶縁層102を形成することも可能である。次に、図1Cに示すように、基板121の上のゲート電極形成領域の上に下部ゲート電極122を形成する。下部ゲート電極122は、一方向に延在する短冊状に形成すればよい。図1Cでは、下部ゲート電極122とともに、下部ゲート電極122に接続する端子123を同時に形成した状態を示している。基板121は、例えば、表面に酸化シリコンなどの絶縁膜が形成されたシリコン基板を用いればよい。基板121は、必ずしも導電性を備えている必要はない。下部ゲート電極122の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、基板121の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、層厚10nm程度にTi層およびAu層を堆積する。この後、先に形成してあるレジストパターンを除去すれば、下部ゲート電極122,端子123が形成できる。ここで、ゲート電極形成領域との相対的な位置関係が既知の合わせマーク不図示を、基板121に形成しておき、この合わせマークを基準とし、基板121の平面上で設計された箇所ゲート電極形成領域に、上述したレジストパターンを形成すればよい。このようにすることで、ゲート電極形成領域に合わせて下部ゲート電極122が形成できる。これは、リソグラフィー技術の露光において、一般に用いられている方法である。次に、図1Dに示すように、下部ゲート電極122の上に被覆ナノワイア103を交差させて配置する。例えば、被覆ナノワイア103が形成されている成長基板151を、下部ゲート電極122が形成されている基板121に押し付けることで、成長基板151上の被覆ナノワイア103を、基板121に転写することで、被覆ナノワイア103を基板121の上に配置すればよい。また、複数の被覆ナノワイア103を成長基板151より分離し、これらをアルコールなどの溶媒中に入れ、ここに超音波を印加することで分散させた分散液を作製し、この分散液を基板121に滴下し、溶媒を蒸発させることで、被覆ナノワイア103を基板121の上に配置してもよい。このように基板121の上に配置した複数の被覆ナノワイア103のいずれかが、下部ゲート電極122の上に交差して配置されるようになる。なお、図1Dでは、基板121の上の他の領域に配置されているナノワイアについては省略して図示していない。次に、図1Eに示すように、被覆ナノワイア103を配置した基板121のゲート電極形成領域の上に、被覆ナノワイア103に交差して下部ゲート電極122に重なる上部ゲート電極124を形成する。下部ゲート電極122および上部ゲート電極124に対して被覆ナノワイア103が交差する交差領域では、半導体ナノワイア101の側部周面が絶縁層102で覆われている。従って、下部ゲート電極122および上部ゲート電極124は、絶縁層102を介して半導体ナノワイア101と交差していることになる。上部ゲート電極124の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、被覆ナノワイア103が下部ゲート電極122と交差して配置されている基板121の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、電極材料を堆積する。この後、先に形成してあるレジストパターンを除去すれば、上部ゲート電極124が形成できる。上述した上部ゲート電極124の形成においても、基板121に形成されている前述した合わせマークを基準とし、基板121の平面上で設計された箇所ゲート電極形成領域に、上述したレジストパターンを形成すればよい。このようにすることで、ゲート電極形成領域に既に形成されている下部ゲート電極122に合わせて上部ゲート電極124が形成できる。このような合わせマークを用いた位置合わせは、一般に、ずれ量が10nm以下の高精度に行うことができる。ここで、上述した電極材料の堆積を、複数の方向から蒸着することで、図1Fの断面図に示すように、下部ゲート電極122との交差領域上の被覆ナノワイア103の側部周面を、上部ゲート電極124で被覆する状態に形成できる。ここで、上部ゲート電極124が、下部ゲート電極122との交差領域上の被覆ナノワイア103の側部周面を被覆する状態とは、交差領域において、下部ゲート電極122との接触領域以外の被覆ナノワイア103の側部周面を、上部ゲート電極124で覆っている状態である。例えば、上記電極材料の蒸着において、被覆ナノワイア103の径と同程度の厚さに、電極材料を被覆ナノワイア103の側面方向の2方向から、基板121の平面に対して斜めに蒸着すればよい。なお、以上の電極形成工程は、複数のゲート電極について同時に行うことも容易である。次に、図1Gに示すように、被覆ナノワイア103の両端部の絶縁層102を除去し、半導体ナノワイア101を露出させる。露出させる領域以外を覆うレジストパターンを基板121の上に形成し、この状態で、被覆ナノワイア103の両端部の絶縁層102をエッチング除去すればよい。例えば、アルカリ性のエッチング液を用いることで、Al2O3からなる絶縁層102を選択的にエッチングできる。また、アルゴンイオンスパッタリングなどのドライエッチングにより絶縁層102を除去してもよい。次に、図1Hに示すように、絶縁層102を除去することで露出した半導体ナノワイア101の両端部にソース電極125およびドレイン電極126を接続オーミックコンタクトして形成する。例えば、上述した一部の絶縁層102の除去に用いたレジストパターンを除去せずに、この上より金属材料を蒸着し、この後、レジストパターンをリフトオフすれば、ソース電極125およびドレインで極126が形成できる。以上の製造過程により、図1Hに示すように、下部ゲート電極122および上部ゲート電極124よりなる単一のゲート電極を半導体ナノワイア101に対してGAA構造とした横型のFETが得られる。図2は、このFETを走査型電子顕微鏡で観察した結果を示す写真である。このFETは、基板121の上のゲート電極形成領域の上に形成された下部ゲート電極122と、下部ゲート電極122の上に交差して配置され、下部ゲート電極122との交差部の側面が絶縁層102で被覆された半導体ナノワイア101と、半導体ナノワイア101を配置した基板121のゲート電極形成領域の上に、半導体ナノワイア101に絶縁層102を介して交差して下部ゲート電極122に重なる状態に形成された上部ゲート電極124と、半導体ナノワイア101の両端部に各々接続するソース電極125およびドレイン電極126とを備える。また、本実施の形態では、上部ゲート電極124は、下部ゲート電極122との交差領域上の半導体ナノワイア101の側部周面を、絶縁層102を介して被覆する状態に形成されている。このFETでは、ソースドレイン電極間に一定のドレイン電圧を印加してドレイン電流を流しておき、ゲート電極にゲート電圧を印加することにより、ドレイン電流を変調するFET動作が可能となる。ゲート電極をGAA構造にしているいため、ドレイン電流が0に近づくピンチオフ領域近傍で、ゲート電圧の変化に対して急峻にドレイン電流が変化する。上述した実施の形態によれば、下部ゲート電極122および上部ゲート電極124を重ねて1つのゲート電極としているので、例えば、上部ゲート電極124を、下部ゲート電極122との交差領域上の被覆ナノワイア103の側部周面を被覆する状態に形成すれば、ゲート電極をGAA構造とすることが容易である。また、下部ゲート電極122および上部ゲート電極124は、よく知られたリソグラフィー技術などのパターニング技術により、数nmの位置合わせ精度および寸法精度で容易に作製可能である。このように、本実施の形態によれば、チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているFETが、より容易に高い精度で製造できるようになる。なお、ゲート電極は1つに限るものではなく、被覆ナノワイアに対し、複数の下部ゲート電極および上部ゲート電極の組を形成し、複数のゲート電極を備えるようにしてもよい。例えば、図3に示すように、被覆ナノワイア103に交差する下部ゲート電極122a,下部ゲート電極122b,上部ゲート電極124a,および上部ゲート電極124bを形成すればよい。このようにすることで、下部ゲート電極122aおよび上部ゲート電極124aとからなるゲート電極と、下部ゲート電極122bおよび上部ゲート電極124bからなるゲート電極とが、被覆ナノワイア103に交差して形成できる。この場合、2本のゲート電極をバイアスすることにより、2つのゲート電極で挟まれた領域の半導体ナノワイアに、量子ドットを形成することができる。ゲート電極は2つに限らず、図4に示すように、5つのゲート電極を備えるようにしてもよい。図4は、5つのゲート電極を被覆ナノワイア半導体ナノワイアに交差させたGAA構造のFETを走査型電子顕微鏡で観察した結果を示す写真である。図4において、各ゲート電極のパターン幅ゲート長は、40nmであり、各ゲート電極の間隔は80nmとしている。複数のゲート電極を用いることで、複数の量子ドットを用いた多機能デバイスの実現も可能となる。以上に説明したように、本発明によれば、ゲート特性の優れたたGAA構造の横型ナノワイアFETを実現できる。また、ゲート電極の数には上限がないため、量子ドットを用いたより高機能なデバイスも実現可能である。以下、ナノワイアを用いたFETなどのスピントロニクスデバイスについて説明する。このスピントロニクスデバイスでは、固体中のスピン軌道相互作用をゲート電極の電場電界により変調することで、ソースドレイン間のコンダクタンスを制御している。固体中のスピン軌道相互作用は、結晶構造の非対称性や量子井戸などの人工構造における非対称性に由来する相対論的効果で、後者をラシュバ効果と呼ぶ。スピン軌道相互作用は、InAsなどの狭バンドギャップ半導体で大きな値を持つ。ラシュバ効果は電子の運動方向と電場に垂直な有効磁場を発生し、電子のスピンを回転させる。この大きさを外部からゲート電圧などで変調できる。例えば、図5の斜視図でバンドギャップエネルギーの状態を示す量子井戸構造の場合、2つの障壁層502,504に挟まれた井戸層503に形成される2次元電子ガス505の電子スピンの状態を、ゲート電極501に印加するゲート電圧により変調できる。このため、ラッシュバ効果は、スピントランジスタなどのスピントロニクスデバイスへの応用が期待されている。ここで、弱反局在として現れるスピン軌道相互作用について簡単に説明する。図6に示すように、位相のコヒーレンスは保たれているが、散乱体としての複数の不純物601が存在し、伝導中に電子が多数回の散乱をうけるdiffusiveな系においては、互いに時間反転対称性を有する時計周りの軌道点線と反時計回りの軌道実線が原点で量子干渉する。なお、図6において、太い矢印は、電子スピンの状態を示している。このため、一般に、磁気伝導度は0磁場で極小値をとる弱局在。ところが、スピン軌道相互作用の強い系においては、磁気伝導度は、逆に極大値をとる弱反局在。ゲート電圧でラシュバ効果を変調すると、上述した両者の間で移り変わり、また、より弱反局在ピークが強くなる。例えば、InAsからなる半導体ナノワイアを用いたFETでは、図7のaおよびbに示すように、ゲート電圧の違いにより、磁場横軸に対するコンダクタンス縦軸の関係が変化する非特許文献4参照。例えば、InAsは伝導帯が表面近傍で下に曲がって電子がたまっている。このような伝導帯端の状態内部電場Eをゲート電圧で変えると図8、ラシュバ効果が変調される。上述したラッシュバ効果の変調は、GAA構造とすることで、より効率的に行えるようになる。例えば、図9のaに示すように、InAsからなる半導体ナノワイア801に対し、一方の側に平板状のゲート電極802を設ける場合、半導体ナノワイア801のゲート電極802の側の下面とこれより離れる上面とで、逆向きに内部電場が変調される。これに対し、図9のbに示すように、半導体ナノワイア811の側面を取り巻くようにゲート電極812を設けることで、半導体ナノワイア811の側面全域で内部電荷が増大するようになり、より効率的となる非特許文献5参照。前述した図1Hを用いて説明した本実施の形態における電界効果トランジスタにおいて、ゲート電圧を変化させたときの磁場とソースドレイン間コンダクタンスとの関係は、図10のaに示すように変化する。また、図10のbに丸で示すように、ゲート電圧の印加により誘起した電場Eindに対してスピン軌道長縦軸が変化する。図10のbにおける点線は、図9のaを用いて説明した形態のFETの場合を示しており非特許文献6参照、これに対し、丸で示すGAA構造のFETでは、誘起された電場に対してより急速に、スピン軌道長が短くなり、スピン軌道相互作用が強くなっていることがわかる。このように、GAA構造とすることで、より効率の高いラッシュバ効果が実現でき、スピントロニクスデバイスヘの応用が期待できる。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、ゲート電極の形成において、蒸着法に限るものではなく、スパッタ法により電極材料を堆積するようにしてもよい。また、下部ゲート電極と上部ゲート電極とは、同じ材料から構成してもよく、異なる材料から構成してもよい。また、上述した実施の形態では、半導体ナノワイアとしてInAsを用いるようにしたが、これに限るものではない。上述した高効率なラッシュバ効果による変調は、ナノワイアおよびGAA構造とした形状に起因するものであり、他の半導体を用いるようにしても同様である。"