第1導電型の半導体基板と、前記半導体基板の一方の主面側に形成された第1半導体領域と、前記半導体基板の前記一方の主面側に形成された前記第1半導体領域とは異なる第2半導体領域と、前記第1半導体領域に接続され、前記第2半導体領域上を通過するように配置された配線層と、前記半導体基板の前記一方の主面側を覆い、少なくとも前記配線層と前記第2半導体領域との間に配置される絶縁膜と、一端が前記配線層に接続されると共に、他端が前記第1半導体領域よりも電位の低い端子に接続され、且つ前記配線層と前記半導体基板との間において前記配線層を少なくとも1回以上横切る構成で前記絶縁膜内に配置される抵抗層と、を備え、前記抵抗層は、前記配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されていることを特徴とする半導体装置。前記抵抗層は、前記半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される前記抵抗層において、前記配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されていることを特徴とする請求項1に記載の半導体装置。前記抵抗層は、前記配線層を横切る位置以外に配置される第1抵抗層と、前記配線層を横切る位置に配置される第2抵抗層とを備え、前記第1抵抗層の上面よりも前記第2抵抗層の上面の方が下方位置に配置されていることを特徴とする請求項1又は請求項2に記載の半導体装置。前記抵抗層は、CrSiを主体として構成されていることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。前記第1半導体領域は、第1導電型で構成され、前記第2半導体領域は、第2導電型で構成されており、前記第1半導体領域と前記第2半導体領域の間の領域に配置される制御端子をさらに備え、前記制御端子は、前記抵抗層の他端と接続されていることを特徴とする請求項1から請求項4のいずれか一項に記載の半導体装置。上述の特許文献1~3の構成によれば、抵抗層よりも下層側の領域半導体領域の電界の集中を抑制することができるという上述の効果は得られるものの、高電位を外部に引き出す配線層高電圧の配線層とその下方を横切る抵抗層との間の絶縁膜の耐圧が問題となりうる。例えば、その横切る部分において、抵抗層が高電圧の配線層に近い位置に配置される場合には、高電圧配線層と抵抗層との間の絶縁膜部分の耐圧が確保されず、高電圧の配線層と抵抗層との間で破壊が生じるといった問題があった。本発明は、上述した課題を解決するためになされたものであり、半導体装置において、高電圧の配線層とその下方を横切るように配置された抵抗層との間の絶縁膜の耐圧を確保し、この配線層と抵抗層との間で破壊が起きるのを抑制することを目的とする。上記目的を達成するため、請求項1の発明は、第1導電型の半導体基板と、前記半導体基板の一方の主面側に形成された第1半導体領域と、前記半導体基板の前記一方の主面側に形成された前記第1半導体領域とは異なる第2半導体領域と、前記第1半導体領域に接続され、前記第2半導体領域上を通過するように配置された配線層と、前記半導体基板の前記一方の主面側を覆い、少なくとも前記配線層と前記第2半導体領域との間に配置される絶縁膜と、一端が前記配線層に接続されると共に、他端が前記第1半導体領域よりも電位の低い端子に接続され、且つ前記配線層と前記半導体基板との間において前記配線層を少なくとも1回以上横切る構成で前記絶縁膜内に配置される抵抗層と、を備え、前記抵抗層は、前記配線層を横切る部位の上面が他の部位前記配線層を横切らない部位よりも下方位置となる配線層と抵抗層との間にある絶縁膜の厚さが厚くなるように段差状に形成されていることを特徴とする。請求項2の発明は、請求項1に記載の半導体装置において、前記抵抗層は、前記半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される前記抵抗層において、前記配線層を横切る部位の上面が他の部位よりも下方位置となる配線層と抵抗層との間にある絶縁膜の厚さが厚くなるように段差状に形成されていることを特徴とする。請求項3の発明は、請求項1又は請求項2に記載の半導体装置において、前記抵抗層は、前記配線層を横切る位置以外に配置される第1抵抗層と、前記配線層を横切る位置に配置される第2抵抗層とを備え、前記第1抵抗層の上面よりも前記第2抵抗層の上面の方が下方位置に配置されて配線層と抵抗層との間にある絶縁膜の厚さが厚くなるいることを特徴とする。請求項4の発明は、請求項1から請求項3のいずれか一項に記載の半導体装置において、前記抵抗層は、CrSiを主体として構成されていることを特徴とする。請求項5の発明は、請求項1から請求項4のいずれか一項に記載の半導体装置において、前記第1半導体領域は、第1導電型で構成され、前記第2半導体領域は、第2導電型で構成されており、前記第1半導体領域と前記第2半導体領域の間の領域に配置される制御端子をさらに備え、前記制御端子は、前記抵抗層の他端と接続されていることを特徴とする。請求項1の発明に係る半導体装置では、半導体基板の一方の主面側に、第1半導体領域および第2半導体領域が形成されており、この第1半導体領域に接続され第2半導体領域上を通過するように配線層が配置されている。また、配線層と第2半導体領域との間には絶縁膜が配置されている。さらに、この絶縁膜内には、一端が高電位側となる配線層に接続されると共に、他端が第1半導体領域よりも電位の低い端子低電位側に接続され、且つ配線層と半導体基板との間において配線層を少なくとも1回以上横切る構成で抵抗層が配置されている。このように、高電位側となる配線層と低電位側となる端子とが抵抗層によって電気的に接続されており、配線層を少なくとも1回以上横切るように抵抗層が配置されているため、配線層に高電圧が印加されても、端子側から配線層側に向かい電位が徐々に高くなる配線層を横切る回数に応じて電位が階段状に変化する。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。さらに、この抵抗層は、配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、配線層を横切る部位において、抵抗層と配線層との間の絶縁膜の膜厚を大きく取ることができ、抵抗層と配線層との距離を離すことができるため、絶縁膜の耐圧を確保することができ、この配線層と抵抗層との間で破壊が起きるのを抑制することができる。請求項2の発明では、抵抗層は、半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層において、配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差各階段の高さを制御することができる。すなわち、抵抗層の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。請求項3の発明では、抵抗層は、配線層を横切る位置以外に配置される第1抵抗層と、配線層を横切る位置に配置される第2抵抗層とを備えている。そして、第1抵抗層の上面よりも第2抵抗層の上面の方が下方位置に配置されている。このように、抵抗層が第1抵抗層と第2抵抗層とから構成されていれば、第2抵抗層を第1抵抗層よりも半導体基板寄りの所定位置に形成することで、比較的容易に段差を形成することができる。請求項4の発明では、抵抗層は、CrSiを主体として構成されている。このように、抵抗層は、抵抗の温度依存性の変化が小さく比較的抵抗率の大きな金属であるCrSiを主体として構成されているため、高温で高い抵抗値を維持することができ、発熱損失を抑えることができる。請求項5の発明では、第1半導体領域は、第1導電型で構成され、第2半導体領域は、第2導電型で構成されており、第1半導体領域と第2半導体領域の間の領域に配置される制御端子をさらに備えている。そして、この制御端子は、抵抗層の他端と接続されている。この構成によれば、制御端子近傍での耐圧の低下をより確実に抑制することができ、例えば、IGBTやパワーMOSFET等において制御端子近傍に設けられる絶縁膜等の破壊をより抑えることができる。[第1実施形態]以下、本発明の半導体装置を具現化した第1実施形態について、図面を参照して説明する。図1は、第1実施形態に係る半導体装置を平面視したときの各層の配置関係を概略的に示す説明図である。図2は、図1のA-A断面概略図である。図3は、図1のB-B断面概略図である。図4は、第1抵抗層と第2抵抗層との接続の様子を説明する説明図である。図5は、第3配線層と第4配線層の配置の様子を説明する説明図である。図6は、第2抵抗層に制御端子を兼用した構成を説明する説明図である。図7は、図6の構成において、第1抵抗層と第2抵抗層との接続の様子を説明する説明図である。図2及び図3に示すように、本実施形態の半導体装置1は、IGBTとして構成されるものであり、N型シリコンにて構成されたSOISiliconOnInsulator層2とP型の支持基板3とが埋込酸化膜4を介して接合されたSOI基板5を用いて形成されている。本実施形態のSOI基板5は、例えば、SOI層2の厚さを15μm、埋込酸化膜4の厚さを5μm、支持基板3の厚さを700μmとして構成することができる。なお、SOI層2は第1導電型の半導体基板の一例に相当する。SOI層2は、N型のシリコン層としてSOI基板5の主面側図2において上側に配置されており、支持基板3に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板3上に堆積したりすることによって形成することができる。このSOI層2は、複数のトレンチ分離部6すなわち、多重トレンチにより他の素子と絶縁分離されている。各トレンチ分離部6は、SOI層2の表面から埋込酸化膜4に達するトレンチ7とトレンチ7内を充填するように埋め込まれた埋込膜8例えば、SiO2などの酸化膜とによって構成されている。SOI層2の表層には、第1導電型N型の半導体領域を主体として構成される第1半導体領域10と、第2導電型P型の半導体領域を主体として構成される第2半導体領域11と、第1半導体領域10と第2半導体領域11との間の領域に配置される制御端子12例えば、ゲート端子等とが形成されている。また、第1半導体領域10にはコレクタ領域が形成されており、第2半導体領域11にはエミッタ領域が形成されている。なお、第1半導体領域10及び第2半導体領域11は、それぞれ単一の領域から構成されていてもよく、複数の領域から構成されていてもよい。さらに、第1半導体領域10と第2半導体領域11との間の領域には、高電圧印加時にSOI層2と制御端子12間の破壊を防止するためのLOCOSLocalOxidationofSilicon酸化膜13が形成されており、このLOCOS酸化膜13を介して制御端子12膜厚350nm±50nmがSOI層2上に配置されている。なお、図1中の符号13aは、LOCOSエッジを示している。また、制御端子12は、第1半導体領域よりも電位の低い端子の一例に相当する。このSOI層2上には、さらに当該SOI層表面を覆うように、主にSOGSpinOnGlass膜とTEOSテトラエトキシシラン膜とから構成される絶縁膜14が形成されている。そして、SOI層2上には、この絶縁膜14を間に介してSOI層2側から順に、第1配線層20、第2配線層21、第3配線層22が形成されている。各配線層はAlを主体として構成されている。また、各配線層の厚さは、例えば、第1配線層20を450±50nm、第2配線層21を900±100nm、第3配線層22を1300±130nmとして構成することができる。絶縁膜14中にはビア24、コンタクト29が貫通形成されており、このビア24、コンタクト29によって各配線層が電気的に接続されている。第1配線層20は、ビア24、コンタクト29を介して、第1半導体領域10及び第2半導体領域11と電気的に接続されている。なお、積層方向絶縁膜14の厚さ方向の所定位置には、各配線層によって複数の配線パターンが形成されており、第1半導体領域10と第2半導体領域11とは異なる配線パターンに接続されて電気的に分離されている。また、第3配線層22は、図1~3に示すように、第2半導体領域11上を通過するように配置されており、第1半導体領域10に接続されている。さらに、図5に示すように、第3配線層22と略同一面上に、この第3配線層22を囲むように第4配線層23が配置されている。第4配線層23は第2半導体領域11に接続されており、第3配線層22よりも電位が低くなるように設定されている。なお、第3配線層22は、第2半導体領域上を通過するように配置された配線層の一例に相当する。また、図1及び図5では、第1半導体領域10、第2半導体領域11及び制御端子12等を省略して示している。さらに、絶縁膜14中には抵抗層25が設けられており、図1に示すように、SOI基板5の主面に沿った方向SOI基板5の面内方向に渦巻き状に構成されている。この渦巻き状に形成される抵抗層25の一端渦巻きの始点は、第1半導体領域10と電気的に接続されており、抵抗層25の他端渦巻きの終点は第1半導体領域10よりも電位の低い端子となる制御端子12と電気的に接続されている図示略。また、この抵抗層25は、CrSiを主体として構成される第1抵抗層25aと、第1抵抗層25aに接続されると共に第1抵抗層25aよりも厚く構成された第2抵抗層25bとから構成されている。図1に示すように、第1抵抗層25aは第3配線層22と重ならない位置に配置されており、抵抗層25の大部分が第1抵抗層25aで構成されている。また、図5に示すように、第1抵抗層25aは一部が第4配線層23と重なる位置に配置されている。そして、第1抵抗層25aは、図3に示すように、TiW膜27膜厚87.5±13.5nm及びAl膜28膜厚200±50nmを介して第2配線層21に電気的に接続されている。第1抵抗層25aは、高い抵抗値を確保するためにできるだけ薄く形成することが望ましいが、歩留まり性段差等での断切れによる不具合など等との兼ね合いから、本実施形態では、例えば、9~15nm程度好ましくは12nmの厚さで形成されている。第2抵抗層25bは、図1及び図2に示すように、渦巻き状に構成される抵抗層25の各周回において、高電位側となる第3配線層22を横切る位置すなわち、第3配線層22と重なる位置にそれぞれ配置されている。この第2抵抗層25bは、例えば第1配線層20と兼用することができすなわち、第1配線層20と同じ材質、同じ膜厚で構成することができ、図1及び図2に示すように、第1配線層20を第1抵抗層25aと接合可能な位置に引き回すことで第2抵抗層25bとして構成することができる。このように構成することで、第2抵抗層25bと第1配線層20とを同一工程で形成することができ、半導体装置1の製造工程を簡易化できる。また、第2抵抗層25bは、図4に示すように、第2配線層21及びビア24等を介して第1抵抗層25aと電気的に接続されている。そして、図4に示すように、抵抗層25は、第3配線層22を横切る部位第2抵抗層25aの上面が他の部位第1抵抗層25aよりも下方位置すなわち、SOI層2寄りとなるように段差状に形成されている。より具体的には、第3配線層22を横切る各部位での抵抗層25第2抵抗層25b上に設けられる絶縁膜14の厚さH1は、第3配線層22を横切らない部位に設けられる抵抗層25第1抵抗層25a上に設けられる絶縁膜14の厚さH2よりも大きくなるように構成されている。また、図6に示すように、第2抵抗層25bには、制御端子12を第1抵抗層25aと接合可能な位置に引き回して兼用することもできる。この場合、第2抵抗層25bは、図7に示すように、第1配線層20、第2配線層21及びビア24等を介して第1抵抗層25aと電気的に接続される。このように、第2抵抗層25bを制御端子12と同じ材質、同じ膜厚で構成することで、第2抵抗層25bと制御端子12とを同一工程で形成することができ、半導体装置1の製造工程を簡易化できる。なお、第2抵抗層25bと第3配線層22との間は1.3μm以上離れていることが好ましく、このように構成することで、第3配線層22に450V前後の高い電圧が印加されても耐圧の低下をより抑制することができる。上述のように構成される本実施形態の半導体装置1は、図8のような横型のIGBT絶縁ゲートバイポーラトランジスタに適用してもよい。図8は、第1実施形態に係る半導体装置1をIGBTに適用した一例である。なお、図8は、図1のB-B断面と同様に半導体装置1を切断した断面を表している。IGBT50は、図8に示すように、SOI層2の表層に、Nウェル領域40と、Nウェル領域40内に形成されるP-領域46と、P-領域46内に形成されるP領域45とを備えており、P-領域46とP領域45とはビア24、コンタクト29等を介して第3配線層22と接続されている。また、第3配線層22には、第2配線層21及びビア24等を介して第1抵抗層25aの一部渦巻き状に構成される第1抵抗層25aの内側の一部が接続されている。さらに、SOI層2の表層には、2つのN領域41と、各N領域41内に形成されるP領域44と、P領域44内に形成されるN領域42及びP領域45とを備え、それぞれ第4配線層23と接続されている。さらに、P領域44は、制御端子12と接続されているとともに、ビア24、第1配線層20及び第2配線層21等を介して第1抵抗層25aの一部渦巻き状に構成される第1抵抗層25aの外側の一部と接続されている。このように、構成することで、IGBT50の耐圧の低下を効果的に抑制することができる。以上説明したように、本第1実施形態に係る半導体装置1では、SOI基板5の一方の主面側に、第1半導体領域10および第2半導体領域11が形成されており、この第1半導体領域10に接続され第2半導体領域11上を通過するように第3配線層22が配置されている。また、第3配線層22と第2半導体領域11との間には絶縁膜14が配置されている。さらに、この絶縁膜14内には、一端が高電位側となる第3配線層22に接続されると共に、他端が第1半導体領域10よりも電位の低い端子低電位側に接続され、且つ第3配線層22とSOI層2との間において第3配線層22を少なくとも1回以上横切る構成で抵抗層25が配置されている。このように、高電位側となる第3配線層22と低電位側となる端子とが抵抗層25によって電気的に接続されており、第3配線層22を少なくとも1回以上横切るように抵抗層25が配置されているため、第3配線層22に高電圧が印加されても、端子側から第3配線層22側に向かい電位が徐々に高くなる第3配線層22を横切る回数に応じて電位が階段状に変化する。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。さらに、この抵抗層25は、第3配線層22を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、第3配線層22を横切る部位において、抵抗層25と第3配線層22との間の絶縁膜14の膜厚を大きく取ることができ、抵抗層25と第3配線層22との距離を離すことができるため、絶縁膜14の耐圧を確保することができ、この第3配線層22と抵抗層25との間で破壊が起きるのを抑制することができる。また、抵抗層25は、SOI基板5の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層25において、第3配線層22を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層25の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差各階段の高さを制御することができる。すなわち、抵抗層25の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。さらに、抵抗層25は、第3配線層22を横切る位置以外に配置される第1抵抗層25aと、第3配線層22を横切る位置に配置される第2抵抗層25bとを備えている。そして、第1抵抗層25aの上面よりも第2抵抗層25bの上面の方が下方位置に配置されている。このように、抵抗層25が第1抵抗層25aと第2抵抗層25bとから構成されていれば、第2抵抗層25bを第1抵抗層25aよりもSOI層2寄りの所定位置に形成することで、比較的容易に段差を形成することができる。また、第1半導体領域10は、第1導電型で構成され、第2半導体領域11は、第2導電型で構成されており、第1半導体領域10と第2半導体領域11の間の領域に配置される制御端子12をさらに備えている。そして、この制御端子12は、抵抗層25の他端と接続されている。この構成によれば、制御端子12近傍での耐圧の低下をより確実に抑制することができ、例えば、IGBTやパワーMOSFET等において制御端子12近傍に設けられる絶縁膜14等の破壊をより抑えることができる。次に、本発明の第1実施形態における変形例に係る半導体装置1について、図9を参照して説明する。本第1実施形態における変形例では、抵抗層25は、第3配線層22を横切る部位と他の部位とが共にCrSiを主体として構成されている点が、上記第1実施形態にて述べた半導体装置1と主に異なる。したがって、第1実施形態の半導体装置1と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。図9は、第1実施形態の変形例に係る半導体装置1の構成概要を示す説明図である。図9は、図1のA-A断面と同様に半導体装置1を切断した断面を表している。第1実施形態の変形例に係る半導体装置1は、上述した第1実施形態と同様に、絶縁膜14中に抵抗層25が設けられており、SOI基板5の主面に沿った方向SOI基板の面内方向に渦巻き状に構成されている。この渦巻き状に形成される抵抗層25の一端渦巻きの始点は、第1半導体領域10に接続されており、抵抗層25の他端渦巻きの終点は第1半導体領域10よりも電位の低い端子となる制御端子12に接続されている図示略。そして、抵抗層25はCrSiを主体として構成されており、図9に示すように、第3配線層22を横切る各部位が他の部位すなわち、第3配線層22を横切らない部位よりもSOI層2寄りに形成されている。すなわち、抵抗層25は、第3配線層22を横切る各部位の上面が他の部位よりも下方位置となるように段差状に形成されている。より具体的には、第3配線層22を横切る各部位での抵抗層25上に設けられる絶縁膜14の厚さH1は、第3配線層22を横切らない部位に設けられる抵抗層25上に設けられる絶縁膜14の厚さH2図3参照よりも大きくなるように構成されている。抵抗層25は、例えば、SOI層2の表層に、第1半導体領域10、第2半導体領域11、制御端子12、LOCOS酸化膜13及び絶縁膜14をPVDやCVDなどの方法によって形成した後に、絶縁膜14の所定部位にエッチングなどの方法によって凹部を形成し、この絶縁膜14上にCrSiを主体とした材料を堆積させることで形成することができる。この構成においても、第3配線層22を横切る部位において、抵抗層25と第3配線層22との間の絶縁膜14の膜厚を大きく取ることができ、抵抗層25と第3配線層22との距離を離すことができるため、絶縁膜14の耐圧をより確保することができ、この第3配線層22と抵抗層25との間で破壊が起きるのをより抑制することができる。さらに、本変形例では、抵抗層25は、CrSiを主体として構成されている。このように、抵抗層25は、抵抗の温度依存性の変化が小さく比較的抵抗率の大きな金属であるCrSiを主体として構成されているため、高温で高い抵抗値を維持することができ、発熱損失を抑えることができる。[第2実施形態]次に、本発明の第2実施形態に係る半導体装置1について、図10及び図11を用いて説明する。本第2実施形態では、第3配線層22を横切る部位に設けられる抵抗層25の形状が、上記第1実施形態にて述べた半導体装置1と主に異なる。したがって、第1実施形態の半導体装置1と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。図10Aは、第2実施形態に係る半導体装置の構成概要を示す説明図であり、図10Bは、図10Aのαで示した領域を拡大した図である。図11Aは、第2実施形態に係る半導体装置の構成概要を示す説明図であり、図11Bは、図11Aのβで示した領域を拡大した図である。本第2実施形態では、制御端子12は、例えば、多結晶シリコンを主体として構成されており、さらに、抵抗層25は、この制御端子12と同じ材質で構成されている。そして、抵抗層25は、上述の第1実施形態と同様に、SOI基板5の主面に沿った方向SOI基板5の面内方向に渦巻き状に構成されている。図10は、図1のC-C断面から見た本第2実施形態の半導体装置1を表しており、抵抗層25は、図10に示すように、第3配線層22を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。より具体的には、図10Bに示すように、第3配線層22を横切る各部位での抵抗層25上に設けられる絶縁膜14の厚さH1は、第3配線層22を横切らない部位に設けられる抵抗層25上に設けられる絶縁膜14の厚さH2よりも大きくなるように構成されている。すなわち、第3配線層22を横切る各部位の絶縁膜14の厚さH1は、段差の高さH3だけ、他の部位よりも厚く構成されている。抵抗層25は、例えば、制御端子12と同一工程で、制御端子12と同じ材料をLOCOS酸化膜13上に堆積させた後、第3配線層22を横切る各部位にエッチングなどの方法によって所定の深さの凹部を設けることで形成することができる。また、抵抗層25は、図11に示すように、抵抗層25の下方に凹みを設けることで、段差状に構成されていてもよい。この場合、例えば、LOCOS酸化膜13の所定部位にエッチングなどの方法によって所定の厚さの凹みを設けた後に、制御端子12と同じ材料を堆積させることで形成することができる。このように、第2実施形態に係る半導体装置1によれば、SOI基板5の一方の主面側に、第1半導体領域10および第2半導体領域11が形成されており、この第1半導体領域10に接続され第2半導体領域11上を通過するように第3配線層22が配置されている。また、第3配線層22と第2半導体領域11との間には絶縁膜14が配置されている。さらに、この絶縁膜14内には、一端が高電位側となる第3配線層22に接続されると共に、他端が第1半導体領域10よりも電位の低い端子低電位側に接続され、且つ第3配線層22とSOI層2との間において第3配線層22を少なくとも1回以上横切る構成で抵抗層25が配置されている。このように、高電位側となる第3配線層22と低電位側となる端子とが抵抗層25によって電気的に接続されており、第3配線層22を少なくとも1回以上横切るように抵抗層25が配置されているため、第3配線層22に高電圧が印加されても、端子側から第3配線層22側に向かい電位が徐々に高くなる第3配線層22を横切る回数に応じて電位が階段状に変化する。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。さらに、この抵抗層25は、第3配線層22を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、第3配線層22を横切る部位において、抵抗層25と第3配線層22との間の絶縁膜14の膜厚を大きく取ることができ、抵抗層25と第3配線層22との距離を離すことができるため、絶縁膜14の耐圧を確保することができ、この第3配線層22と抵抗層25との間で破壊が起きるのを抑制することができる。また、抵抗層25は、SOI基板5の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層25において、第3配線層22を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層25の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差各階段の高さを制御することができる。すなわち、抵抗層25の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。[第3実施形態]次に、本発明の第3実施形態に係る半導体装置1について、図12を参照して説明する。本第3実施形態では、トリミング用抵抗素子60をさらに備える点が上記第1実施形態にて述べた半導体装置1と主に異なる。したがって、第1実施形態の半導体装置1と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。図12は、第3実施形態に係る半導体装置1の構成概要を示す説明図である。なお、図12は、図1のB-B断面と同様に半導体装置1を切断した断面を表している。第3実施形態の半導体装置1では、レーザビームを照射するなどの方法によってトリミングにより抵抗値を調整可能なトリミング用抵抗素子60を備えている。そして、トリミング用抵抗素子60は、CrSiを主体として構成されており、第1抵抗層25aと同一面上に形成されている。このように、第3実施形態に係る半導体装置1によれば、第1抵抗層25aの少なくとも一部とトリミング用抵抗素子60とを共通の材料で構成することができるため、第1抵抗層25aとトリミング用抵抗素子60との製造工程成膜プロセスを共通化することで半導体装置1の製造工程を簡易化でき、製造コストを抑えることができる。[他の実施形態]本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。上記各実施形態では、半導体装置1をIGBT50に適用した例を示したが、これに限らず、LDMOS横方向拡散MOSトランジスタ、FWDフリーホイールダイオード等に適用することができる。図13は、本発明の半導体装置1をLDMOS52に適用した一例を示している。図13に示すように、LDMOS52は、SOI層2の表層に、Nウェル領域40と、Nウェル領域40内に形成されるN-領域43と、N-領域43内に形成されるN領域42とを備えており、N-領域43とN領域42とはビア24を介して第3配線層22と接続されている。また、第3配線層22には、第2配線層21及びビア24を介して第1抵抗層25aの一部渦巻き状に構成される第1抵抗層25aの内側の一部が接続されている。さらに、SOI層2の表層には、P領域44と、P領域44に隣接して形成されるP-領域46と、P-領域46内に形成されるP領域45と、P-領域46内にP領域45と隣接して形成されるN領域42とを備え、P領域45は第4配線層23と接続されている。また、P領域45はビア24、第1配線層20及び第2配線層21を介して第1抵抗層25aの一部渦巻き状に構成される第1抵抗層25aの外側の一部と接続されている。このように構成することで、LDMOS52の耐圧の低下を効果的に抑制することができる。また、図14は、本発明の半導体装置1をFWD54に適用した一例を示している。図14に示すように、FWD54は、SOI層2の表層に、Nウェル領域40と、Nウェル領域40内に形成される2つのN領域42と、Nウェル領域40内に形成される2つのN領域42の間に形成されるP領域45とを備えており、2つのN領域42及びP領域45は、ビア24を介して第3配線層22と接続されている。また、第3配線層22には、第2配線層21及びビア24を介して第1抵抗層25aの一部渦巻き状に構成される第1抵抗層25aの内側の一部が接続されている。さらに、SOI層2の表層には、P領域44と、P領域44に隣接して形成されるP-領域46と、P-領域46内に形成されるP領域45とを備え、P-領域46は第4配線層23と接続されている。また、P-領域46はビア24、第1配線層20及び第2配線層21を介して第1抵抗層25aの一部渦巻き状に構成される第1抵抗層25aの外側の一部と接続されている。このように構成することで、FWD54の耐圧の低下を効果的に抑制することができる。上記第1実施形態において、第3配線層22を横切る部位における第3配線層22と抵抗層25との間にある絶縁膜14の厚さを、第3配線層22を横切らない部位よりも厚くする構成は、上記に限定されず、例えば、図15~17に示す構成としてもよい。なお、図15~17は、図1のC-C断面と同様に半導体装置1を切断した断面を表している。図15に示すように、第2抵抗層25bに制御端子12を引き回して兼用し、第3配線層22を横切る部位を避けるように、第1配線層20、第2配線層21等を配置することで、抵抗層25と第3配線層22との間の絶縁膜14の膜厚を大きく取ることができる。また、図16に示すように、第2抵抗層25bに第1配線層20を引き回して兼用し、第3配線層22を横切る部位を避けるように、第2配線層21等を配置する構成としてもよい。さらに、図17に示すように、抵抗層25において、第3配線層22を横切る部位と他の部位とを共にCrSiを主体として構成し、第3配線層22を横切る部位の下方に凹みを設け段差状にすることによっても、この部位での抵抗層25と第3配線層22との間の絶縁膜14の膜厚を大きく取ることができる。