"出力ノードを介して直列に接続され、前記出力ノードにドライバ信号を出力するための第一および第二トランジスタを有するドライバ回路と、制御信号に基づき前記第一および第二トランジスタを制御するためのドライバ制御回路と、前記出力ノードと前記第一および第二トランジスタの制御電極との間に介在するキャパシタ群を有し前記ドライバ信号をスルーレート制御するためのキャパシタ回路と、を備え、前記制御信号は前記第一トランジスタを制御する第一制御信号と前記第二トランジスタを制御する第二制御信号とを含み、前記ドライバ制御回路は、前記ドライバ信号が安定状態である場合には前記第一制御信号に応じて前記ドライバ信号を固定させるように動作する第一固定回路と、前記ドライバ信号が安定状態である場合には前記第二制御信号に応じて前記ドライバ信号を固定させるように動作する第二固定回路とを有する出力バッファ回路。出力ノードを介して直列に接続され、前記出力ノードにドライバ信号を出力するための第一および第二トランジスタを有するドライバ回路と、制御信号に基づき前記第一および第二トランジスタを制御するためのドライバ制御回路と、前記出力ノードと前記第一および第二トランジスタの制御電極との間に介在するキャパシタ群を有し前記ドライバ信号をスルーレート制御するためのキャパシタ回路と、を備え、前記ドライバ回路は、前記ドライバ信号が第二電源電位より大きくなった場合には前記ドライバ信号に等しい電位を前記第一トランジスタの制御電極に与える電位制御回路を有する出力バッファ回路。請求項2に記載の出力バッファ回路であって、前記ドライバ回路は、一端電極が前記第一トランジスタの制御電極に他端電極が前記ドライバ制御回路にそれぞれ接続された第三トランジスタと、一方制御電極が第二電源電位に一端電極が前記第一トランジスタの制御電極に他端電極が前記出力ノードにそれぞれ接続された第四トランジスタとをさらに有し、前記第三トランジスタは、前記ドライバ信号が第二電源電位より大きくなった場合には前記ドライバ信号に等しい電位を前記電位制御回路により制御電極に与えられ、前記第四トランジスタは、前記ドライバ信号が第二電源電位より大きくなった場合には前記ドライバ信号に等しい電位を前記電位制御回路により他方制御電極に与えられる出力バッファ回路。請求項3に記載の出力バッファ回路であって、前記ドライバ回路は、制御電極が第二電源電位に一端電極が前記第二トランジスタの一端電極に他端電極が前記出力ノードにそれぞれ接続された第五トランジスタをさらに有する出力バッファ回路。請求項3又は請求項4に記載の出力バッファ回路であって、前記ドライバ回路は、一端電極が前記キャパシタ回路に他端電極が前記出力ノードにそれぞれ接続された第六トランジスタをさらに有し、前記第六トランジスタは、前記ドライバ信号が第二電源電位より大きくなった場合には前記ドライバ信号に等しい電位を前記電位制御回路により制御電極に与えられる出力バッファ回路。請求項5に記載の出力バッファ回路であって、前記ドライバ回路は、制御電極および一端電極が第二電源電位に他端電極が前記キャパシタ回路に接続された第七トランジスタをさらに有する出力バッファ回路。特許文献1では、キャパシタCFを出力用PMOSトランジスタP1のゲートに接続する前段階で、ゲートに接続するキャパシタCFの電位が、出力用NMOSトランジスタN1のゲート電位電源電位-NMOS閾値電圧Vthnであることを期待している。しかし、入力ノードviに入力される制御信号が間欠などによりLレベルの時間が長くなった場合には、キャパシタCFの電位は、トランジスタのリークなどにより、出力用NMOSトランジスタN1のゲート電位電源電位-NMOS閾値電圧Vthnにならない。すなわち、キャパシタCFの電位は、出力用NMOSトランジスタN1のゲート電位電源電位となってしまうので、遅延をあまり短縮できないという問題点があった。同様に、特許文献1では、キャパシタCFを出力用NMOSトランジスタN1のゲートに接続する前段階で、ゲートに接続するキャパシタCFの電位が、出力用PMOSトランジスタP1のゲート電位グランド電位PMOS閾値電圧Vthpであることを期待している。しかし、入力ノードviに入力される制御信号が間欠などによりHレベルの時間が長くなった場合には、キャパシタCFの電位は、トランジスタのリークなどにより、出力用PMOSトランジスタP1のゲート電位グランド電位となってしまうので、遅延をあまり短縮できないという問題点があった。また、L期間が長い信号やH期間が長い信号が入力ノードviに入力されることによって、出力遅延が変わるという問題点があった。本発明はこれらの問題点を解決するためになされたものであり、出力遅延を短縮できる出力バッファ回路を提供することを目的とするものである。本発明に係る出力バッファ回路は、出力ノードを介して直列に接続され、前記出力ノードにドライバ信号を出力するための第一および第二トランジスタを有するドライバ回路と、制御信号に基づき前記第一および第二トランジスタを制御するためのドライバ制御回路と、前記出力ノードと前記第一および第二トランジスタの制御電極との間に介在するキャパシタ群を有し前記ドライバ信号をスルーレート制御するためのキャパシタ回路と、を備え、前記制御信号は前記第一トランジスタを制御する第一制御信号と前記第二トランジスタを制御する第二制御信号とを含み、前記ドライバ制御回路は、前記ドライバ信号が安定状態である場合には前記第一制御信号に応じて前記ドライバ信号を固定させるように動作する第一固定回路と、前記ドライバ信号が安定状態である場合には前記第二制御信号に応じて前記ドライバ信号を固定させるように動作する第二固定回路とを有する。本発明に係る出力バッファ回路は、出力ノードを介して直列に接続され、前記出力ノードにドライバ信号を出力するための第一および第二トランジスタを有するドライバ回路と、制御信号に基づき前記第一および第二トランジスタを制御するためのドライバ制御回路と、前記出力ノードと前記第一および第二トランジスタの制御電極との間に介在するキャパシタ群を有し前記ドライバ信号をスルーレート制御するためのキャパシタ回路と、を備え、前記制御信号は前記第一トランジスタを制御する第一制御信号と前記第二トランジスタを制御する第二制御信号とを含み、前記ドライバ制御回路は、前記ドライバ信号が安定状態である場合には前記第一制御信号に応じて前記ドライバ信号を固定させるように動作する第一固定回路と、前記ドライバ信号が安定状態である場合には前記第二制御信号に応じて前記ドライバ信号を固定させるように動作する第二固定回路とを有する。従って、ドライバ信号の切り替え速度を上げ出力遅延を低減できる。<実施の形態1>図1は、実施の形態1に係るスルーレート制御型の出力バッファ回路100の構成を示す回路図である。図1に示されるように、出力バッファ回路100は、ドライバ回路10と、ドライバ回路10を制御するためのドライバ制御回路20と、ドライバ回路10ドライバ制御回路20間に介在しスルーレートを制御するためのキャパシタ回路30とを備えている。また、図2は、図1に示されるドライバ制御回路20の詳細な構成を示す回路図である。図1に示されるように、ドライバ回路10は、PMOSトランジスタmp1とNMOSトランジスタmn1とを備えている。また、ドライバ制御回路20は、定電流源Is1,Is2とPMOSトランジスタmp2とNMOSトランジスタmn2とインバータinv1とを備えている。また、キャパシタ回路30は、キャパシタC1,C2とインバータinv3,inv4とPMOSトランジスタmp4,mp5とNMOSトランジスタmn4,mn5とを備えている。図2に示されるように、定電流源Is1は、PMOSトランジスタmp10a,mp11aとNMOSトランジスタmn10a,mn10bとインバータinv2とを備えており、定電流源Is2は、PMOSトランジスタmp20a,mp20bとNMOSトランジスタmn21a,mn22aとを備えている。図1において、PMOSトランジスタmp1のソースは電源電位第二電源電位に接続されている。PMOSトランジスタmp1のドレインはノードOUTでNMOSトランジスタmn1のドレインおよびキャパシタC1の一端に接続されている。NMOSトランジスタmn1のソースはグランド電位第一電源電位に接続されている。PMOSトランジスタmp2のソースは電源電位に接続されている。PMOSトランジスタmp2のドレインは、ノードPで、定電流源Is1NMOSトランジスタmn10bのドレインとキャパシタ回路30PMOSトランジスタmp4のソースおよびNMOSトランジスタmn4のドレインとPMOSトランジスタmp1のゲートとに接続されている。信号Penは、PMOSトランジスタmp2のゲートと定電流源Is1インバータinv2の入力部とキャパシタ回路30インバータinv3の入力部およびNMOSトランジスタmn4のゲートとに入力される。信号Bias1は、定電流源Is1PMOSトランジスタmp10aのゲートに入力される。NMOSトランジスタmn2のソースはグランド電位に接続されている。NMOSトランジスタmn2のドレインは、ノードNで、定電流源Is2PMOSトランジスタmp20bのドレインとキャパシタ回路30PMOSトランジスタmp5のドレインおよびNMOSトランジスタmn5のソースとNMOSトランジスタmn1のゲートとに接続されている。信号Nenは、インバータinv1の入力部と定電流源Is2NMOSトランジスタmn21aのゲートとキャパシタ回路30インバータinv4の入力部およびNMOSトランジスタmn5のゲートとに入力される。インバータinv1の出力部はNMOSトランジスタmn2のゲートに接続されている。信号Bias2は、定電流源Is2NMOSトランジスタmn22aのゲートに入力される。キャパシタC1の他端は、ノードAで、キャパシタC2の一端とPMOSトランジスタmp4のドレインとPMOSトランジスタmp5のソースとNMOSトランジスタmn4のソースとNMOSトランジスタmn5のドレインとに接続されている。キャパシタC2の他端はインバータinv3の出力部およびPMOSトランジスタmp4のゲートに接続されている。インバータinv4の出力部はPMOSトランジスタmp5のゲートに接続されている。図2において、PMOSトランジスタmp10aのソースは電源電位に接続されている。PMOSトランジスタmp10aのドレインはPMOSトランジスタmp11aのソースに接続されている。PMOSトランジスタmp11aのゲートはインバータinv2の出力部に接続されている。PMOSトランジスタmp11aのドレインはノード11でNMOSトランジスタmn10aのドレインとNMOSトランジスタmn10aのゲートとNMOSトランジスタmn10bのゲートとに接続されている。NMOSトランジスタmn10aのソースおよびNMOSトランジスタmn10bのソースはグランド電位に接続されている。また、NMOSトランジスタmn22aのソースはグランド電位に接続されている。NMOSトランジスタmn22aのドレインはNMOSトランジスタmn21aのソースに接続されている。NMOSトランジスタmn21aのドレインはノード21でPMOSトランジスタmp20aのドレインとPMOSトランジスタmp20aのゲートとPMOSトランジスタmp20bのゲートとに接続されている。PMOSトランジスタmp20aのソースおよびPMOSトランジスタmp20bのソースは電源電位に接続されている。なお、図1においては示されていないが、ノードOUTには、キャパシタ容量性負荷が接続されている。図3は、図1において、キャパシタ回路30に代えて、キャパシタCP1,CN1のみからなるキャパシタ回路30’を備えた出力バッファ回路100’の構成を比較用に示す回路図である。キャパシタ回路30’において、キャパシタCP1,CN1それぞれの一端は、ノードOUTで互いに接続されている。また、キャパシタCP1の他端はノードPでPMOSトランジスタmp1のゲートとPMOSトランジスタmp2のドレインとに接続されている。また、キャパシタCN1の他端はノードNでNMOSトランジスタmn1のゲートとNMOSトランジスタmn2のドレインとに接続されている。このような構成においては、PMOSトランジスタmp1のゲートおよびNMOSトランジスタmn1のゲートは、それぞれ、定電流源Is1,Is2を介して制御されるが、定電流源の動作に時間がかかるので、遅延が大きくなってしまう場合がある。一方、図1に示されるような構成においては、PMOSトランジスタmp1のゲートおよびNMOSトランジスタmn1のゲートは、それぞれ、定電流源Is1,Is2に加えて、PMOSトランジスタmp4,mp5およびNMOSトランジスタmn4,mn5を介して信号Pen,Nenにより制御される。これにより、以下に説明するように、遅延を低減することが可能となる。次に、出力バッファ回路100の動作について説明する。最初に、出力バッファ回路100において、ノードP,N,OUTの電位が安定した状態における動作について説明する。まず、信号PenがLレベル且つ信号NenがHレベルになった場合について説明する。信号PenがLレベルになると、PMOSトランジスタmp2が導通するので、ノードPはHレベルとなる。従って、PMOSトランジスタmp1が遮断する。このとき、PMOSトランジスタmp4およびNMOSトランジスタmn4は遮断するので、ノードPはノードAと電気的に隔てられる。また、PMOSトランジスタmp11aが遮断するので、NMOSトランジスタmn10a,mn10bからなるミラー回路P側ミラー回路には電流は流れないすなわち、定電流源Is1は遮断する。信号NenがHレベルになると、NMOSトランジスタmn21aが導通するので、PMOSトランジスタmp20a,mp20bからなるミラー回路N側ミラー回路により、信号Bias2に基づきNMOSトランジスタmn22aを流れる電流に比例した電流がPMOSトランジスタmp20bに流されるすなわち定電流源Is2は導通する。従って、ノードNがHレベルとなるので、NMOSトランジスタmn1が導通する。よって、ノードOUTがLレベルとなる。このとき、NMOSトランジスタmn2は遮断するので、ノードNがグランド電位に接続されることはない。また、このとき、PMOSトランジスタmp5およびNMOSトランジスタmn5は導通するので、ノードNはノードAと電気的に結ばれる。これにより、ノードAの電位はHレベルとなる。すなわち、キャパシタC1は、一端がノードOUTでLレベルとなり、他端がノードAでHレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタC2は、一端がノードAでHレベルとなり、他端がインバータinv3の出力部でHレベルとなるので、比較的に少ない電荷を蓄積する。次に、信号PenがHレベル且つ信号NenがLレベルになった場合について説明する。信号NenがLレベルになると、NMOSトランジスタmn2が導通するので、ノードNはLレベルとなる。従って、NMOSトランジスタmn1が遮断する。このとき、PMOSトランジスタmp5およびNMOSトランジスタmn5は遮断するので、ノードNはノードAと電気的に隔てられる。また、NMOSトランジスタmn21aが遮断するので、PMOSトランジスタmp20a,mp20bからなるN側ミラー回路には電流は流れないすなわち、定電流源Is2は遮断する。信号PenがHレベルになると、PMOSトランジスタmp11aが導通するので、NMOSトランジスタmn10a,mn10bからなるP側ミラー回路により、信号Bias1に基づきPMOSトランジスタmp10aを流れる電流に比例した電流がNMOSトランジスタmn10bに流されるすなわち定電流源Is1は導通する。従って、ノードPがLレベルとなるので、PMOSトランジスタmp1が導通する。よって、ノードOUTがHレベルとなる。このとき、NMOSトランジスタmp2は遮断するので、ノードPが電源電位に接続されることはない。また、このとき、PMOSトランジスタmp4およびNMOSトランジスタmn4は導通するので、ノードPはノードAと電気的に結ばれる。これにより、ノードAの電位はLレベルとなる。すなわち、キャパシタC1は、一端がノードOUTでHレベルとなり、他端がノードAでLレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタC2は、一端がノードAでLレベルとなり、他端がインバータinv3の出力部でLレベルとなるので、比較的に少ない電荷を蓄積する。以上のように、図1に示される出力バッファ回路100においては、互いに反転の関係にある信号Pen,Nenを入力して、ノードP,Nの論理レベルを互いに等しくなるように設定し、このノードP,Nの電位を用いて、ドライバ回路10におけるノードOUTの電位を設定している。この動作は、図3に示される出力バッファ回路100’においても同様であるが、図1は、図3に比較して、ノードAを有しノードAとノードP,Nとの導通を信号Pen,Nenでそれぞれ制御する点が異なっている。すなわち、図1においては、信号Pen,Nenは、PMOSトランジスタmp2、NMOSトランジスタmn2、および定電流源Is1,Is2のみならず、キャパシタ回路30にも入力される。従って、信号Pen,Nenが切り替わった直後において、定電流源Is1,Is2が追従しきれず未だ切り替わっていない場合にも、以下に述べるようにキャパシタ回路30を用いてノードP,Nの電位を切り替える。これにより、遷移状態におけるノードP,Nの切り替え速度すなわノードOUTの切り替え速度を上げ、遅延を低減することが可能となる。次に、出力バッファ回路100において、信号Pen,Nenが切り替わった直後の遷移状態における動作について説明する。まず、信号PenがLレベルからHレベルに切り替わり信号NenがHレベルからLレベルに切り替わった直後の動作について説明する。信号Pen,Nenが切り替わった直後において、定電流源Is1が追従しきれずまた切り替わっていない場合には、ノードPは未だHレベルのままであるので、ノードOUTはLレベルのままである。この状態で、信号Pen,Nenの切り替えに追従して、インバータinv3,inv4の出力部およびPMOSトランジスタmp4,mp5およびNMOSトランジスタmn4,mn5が切り替わったすなわち、PMOSトランジスタmp4およびNMOSトランジスタmn4が導通しPMOSトランジスタmp5およびNMOSトランジスタmn5が遮断したとすると、切り替え前にHレベルのノードNに接続されていたノードAは、切り替えによりHレベルのノードPへ接続される。これと同時に、インバータinv3の出力部がHレベルからLレベルに切り替わっているので、キャパシタC2を介して、ノードAもHレベルからLレベルに切り替えられる。このとき、キャパシタC1に蓄積されていた電荷の一部がキャパシタC2に移動するが、ノードAにおける電圧降下値は、移動する電荷量に基づき定められる。また、上述したようにノードAはノードPへ接続されるので、ノードPの電位はノードAと等しくなるまで引き下げられ、Lレベルへ遷移する。同時に、PMOSトランジスタmp2が遮断するとともにNMOSトランジスタmn2が導通するので、ノードNはグランド電位に接続されLレベルとなる。その後、定電流源Is1が導通するとともに定電流源Is2が遮断するので、ノードPの電位は、定電流源Is1によっても、Lレベルへ引き下げられる。次に、信号PenがHレベルからLレベルに切り替わり信号NenがLレベルからHレベルに切り替わった直後の動作について説明する。信号Pen,Nenが切り替わった直後において、定電流源Is2が追従しきれずまた切り替わっていない場合には、ノードNは未だLレベルのままであるので、ノードOUTはHレベルのままである。この状態で、信号Pen,Nenの切り替えに追従して、インバータinv3,inv4の出力部およびPMOSトランジスタmp4,mp5およびNMOSトランジスタmn4,mn5が切り替わったすなわち、PMOSトランジスタmp4およびNMOSトランジスタmn4が遮断しPMOSトランジスタmp5およびNMOSトランジスタmn5が導通したとすると、切り替え前にLレベルのノードPに接続されていたノードAは、切り替えによりLレベルのノードNへ接続される。これと同時に、インバータinv3の出力部がLレベルからHレベルに切り替わっているので、キャパシタC2を介して、ノードAもLレベルからHレベルに切り替えられる。このとき、キャパシタC1に蓄積されていた電荷の一部がキャパシタC2に移動するが、ノードAにおける電圧上昇値は、移動する電荷量に基づき定められる。また、上述したようにノードAはノードNへ接続されるので、ノードNの電位はノードAと等しくなるまで引き上げられ、Hレベルへ遷移する。同時に、PMOSトランジスタmp2が導通するとともにNMOSトランジスタmn2が遮断するので、ノードPは電源電位に接続されHレベルとなる。その後、定電流源Is1が遮断するとともに定電流源Is2が導通するので、ノードNの電位は、定電流源Is2によっても、Hレベルへ引き上げられる。すなわち、PMOSトランジスタmp1、NMOSトランジスタmn1、キャパシタC1、キャパシタC2、信号Pen、信号Nen、およびノードOUTは、それぞれ、本発明に係る、第一トランジスタ、第二トランジスタ、主キャパシタ、補助キャパシタ、第一制御信号、第二制御信号、および出力ノードとして機能する。また、キャパシタC1,C2は本発明に係るキャパシタ群を構成し、ノードOUTから出力される信号は本発明に係るドライバ信号として機能する。以上のように、信号Pen,Nenが切り替えられると、ノードP,Nの電位はキャパシタC1,C2間で移動する電荷量に基づき変化する。従って、このノードP,Nの電位の変化がPMOSトランジスタmp1およびNMOSトランジスタmn1の閾値に相当するようにキャパシタC1,C2の容量比を定めることにより、信号Pen,Nenが切り替わってからノードOUTの電位が切り替わるまでの遅延を低減することが可能となる。図4~5は、図1に示される出力バッファ回路100における各信号および各ノードの電位のシミュレーション波形を示すタイミングチャートである。このシミュレーションは、電源電位が3.3V、PMOSトランジスタの閾値電圧PMOS閾値電圧Vthpが-0.65V、NMOSトランジスタの閾値電圧NMOS閾値電圧Vthnが0.65V、ノードOUTに接続される図示しないキャパシタの容量が50pF、キャパシタC1,C2の容量比が1:2という条件で行った。この条件においては、信号PenがLレベルからHレベルに切り替わった直後にノードPは3.3Vから2V付近に高速に変化しており、信号NenがLレベルからHレベルに切り替わった直後にノードNは0Vから1.1V付近に高速に変化している。このように、本実施の形態に係る出力バッファ回路100においては、信号Pen,Nenを、定電流源Is1,Is2のみならずキャパシタ回路30にも直接に入力する。従って、図3に示されるように信号Pen,Nenを定電流源Is1,Is2のみに入力させる場合に比べて、ノードOUTから出力されるドライバ信号の切り替え速度を上げ出力遅延を低減できるという効果を奏する。上述したように、特許文献1では、出力ノードvoから例えばHレベルのドライブ信号を出力させる場合には、入力ノードviに入力される制御信号においてLレベルの時間が長くなると、遅延をあまり短縮できないという問題点があった。本実施の形態に係る出力バッファ回路100では、ノードOUTから例えばHレベルのドライブ信号を出力させる場合には、ノードAをノードPに接続させる前段階において、ノードAはノードNに接続されHレベルであり、キャパシタC1の一端はノードOUTに接続されLレベルであり、キャパシタC2の他端はインバータinv3の出力部に接続されHレベルである。従って、キャパシタC1,C2の電位はリーク等の影響を受けないので、ノードAがノードPに接続されたときのノードPの電位は常に一定となる。従って、入力ノードViに入力される制御信号の波形に拘わらず一定の出力遅延が実現できる。また、本実施の形態に係る出力バッファ回路100においては、ノードOUTの電位をキャパシタC1,C2を介してノードP,Nに帰還するので、特許文献1と同様に、ノードOUTに接続される図示しないキャパシタの負荷に依存しない所定のスルーレートを設定することができる。なお、上述においては、図1を用いて、キャパシタC2の他端に信号Penの反転信号を入力させる場合について説明したが、これに限らず、キャパシタC2の他端には、信号Penの反転信号に限らず信号Nenを入力させてもよい。また、図1に示されるキャパシタC1,C2は、半導体基板上に形成できるものであれば、種類は問わない。従って、キャパシタC1,C2は、ゲート酸化膜を一端とし残る一端を拡散層で構成するものであってもよく、あるいはMOSトランジスタのゲート制御電極または一方制御電極を一端とし残る一端をソース、ドレイン、バックゲート他方制御電極に接続した構造を有するものであってもよく、あるいは2枚の金属膜の間に薄いシリコン酸化膜を挟んだMIMMetalInsulatorMetal構造を有するものであってもよい後述するキャパシタCP1,CP2,CN1,CN2についても同様。また、上述においては、図2に示されるような定電流源Is1を用いる場合について説明したが、これに限らず、定電流源Is1は、NMOSトランジスタにおいてソースをグランド電位に接続しドレインをノードPに接続しゲートに信号Penを入力するように構成してもよい。また、定電流源Is2は、PMOSトランジスタにおいてソースを電源電位に接続しドレインをノードNに接続しゲートに信号Nenの反転信号を入力するように構成してもよい実施の形態2以降についても同様。<実施の形態2>実施の形態1に係る図1の出力バッファ回路100においては、キャパシタC1,C2は、常にノードPまたはノードNに接続されているわけではない。従って、例えば信号PenがLレベルからHレベルに切り替わり信号NenがHレベルからLレベルに切り替わるときには、ノードNがHレベルに確定しているすなわちノードAがHレベルに確定している必要がある。従って、信号Pen,Nenの周波数が高い場合には、ノードNの電位が追従できずHレベルに確定する前に信号Pen,Nenが切り替わるので、遅延値が変動する場合がある。図6は、実施の形態2に係るスルーレート制御型の出力バッファ回路100aの構成を示す回路図である。図6は、図1において、キャパシタ回路30に代えてキャパシタ回路30aを設けたものである。キャパシタ回路30aは、キャパシタCP1,CP2,CN1,CN2とインバータinv5とからなる。キャパシタ回路30aにおいて、キャパシタCP1,CN1それぞれの一端は、ノードOUTで互いに接続されている。また、キャパシタCP1の他端はノードPで、PMOSトランジスタmp1のゲートとPMOSトランジスタmp2のドレインとキャパシタCP2の一端とに接続されている。キャパシタCP2の他端にはインバータinv5の出力部が接続されており、インバータinv5の入力部には信号Penが入力される。また、キャパシタCN1の他端はノードNで、NMOSトランジスタmn1のゲートとNMOSトランジスタmn2のドレインとキャパシタCN2の一端とに接続されている。キャパシタCN2の他端には信号Nenが入力される。すなわち、図6は、図3において、キャパシタCP1の他端にキャパシタCP2の一端を接続しキャパシタCP2の他端に信号Penの反転信号を入力させるとともに、キャパシタCN1の他端にキャパシタCN2の一端を接続しキャパシタCN2の他端に信号Nenを入力させたものである。図6においては、図1,3と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。次に、出力バッファ回路100aの動作について説明する。なお、各ノードの電位が安定した状態においてキャパシタ回路30a以外の回路は出力バッファ回路100と同様の動作を行うので、ここでは詳細な説明は省略し、信号PenがLレベル且つ信号NenがHレベルになった場合における各ノードおよび各キャパシタの状態についてのみ説明する。このとき、キャパシタCP1は、一端がノードOUTでLレベルとなり、他端がノードPでHレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタCP2は、一端がノードPでHレベルとなり、他端がインバータinv5の出力部でHレベルとなるので、比較的に少ない電荷を蓄積する。また、キャパシタCN1は、一端がノードOUTでLレベルとなり、他端がノードNでHレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタCN2は、一端がノードNでHレベルとなり、他端が信号NenでHレベルとなるので、比較的に少ない電荷を蓄積する。次に、出力バッファ回路100aにおいて、信号Pen,Nenが切り替わった直後の遷移状態における動作について説明する。まず、信号PenがLレベルからHレベルに切り替わり信号NenがHレベルからLレベルに切り替わった直後の動作について説明する。信号Pen,Nenが切り替わった直後において、定電流源Is1が追従しきれずまた切り替わっていない場合には、ノードPは未だHレベルのままであるので、ノードOUTはLレベルのままである。この状態で、信号Pen,Nenの切り替えに追従して、インバータinv5の出力部がHレベルからLレベルに切り替わったとすると、キャパシタCP1に蓄積されていた電荷の一部がキャパシタCP2に移動する。これにより、ノードPがHレベルからLレベルへ遷移する。ノードPにおける電圧降下値は、移動する電荷量に基づき定められる。同時に、PMOSトランジスタmp2が遮断するとともにNMOSトランジスタmn2が導通するので、ノードNはグランド電位に接続されLレベルとなる。その後、定電流源Is1が導通するとともに定電流源Is2が遮断するので、ノードPの電位は、定電流源Is1によっても、Lレベルへ引き下げられる。次に、信号PenがHレベルからLレベルに切り替わり信号NenがLレベルからHレベルに切り替わった直後の動作について説明する。信号Pen,Nenが切り替わった直後において、定電流源Is2が追従しきれずまた切り替わっていない場合には、ノードNは未だLレベルのままであるので、ノードOUTはHレベルのままである。この状態で、信号Nenの切り替えに追従して、キャパシタCN1に蓄積されていた電荷の一部がキャパシタCN2に移動する。これにより、ノードNがLレベルからHレベルへ遷移する。ノードNにおける電圧上昇値は、移動する電荷量に基づき定められる。同時に、PMOSトランジスタmp2が導通するとともにNMOSトランジスタmn2が遮断するので、ノードPは電源電位に接続されHレベルとなる。その後、定電流源Is1が遮断するとともに定電流源Is2が導通するので、ノードNの電位は、定電流源Is2によっても、Hレベルへ引き上げられる。すなわち、キャパシタCP1、キャパシタCN1、キャパシタCP2、キャパシタCN2は、それぞれ、本発明に係る第一乃至第四キャパシタとして機能する。上述したように、実施の形態1に係る出力バッファ回路100では、ノードOUTから例えばHレベルのドライブ信号を出力させる場合には、ノードAをノードPに接続させる前段階において、ノードAはノードNに接続され電源電位レベルであることを期待している。しかしながら、出力されるドライブ信号の周波数が高くなると、ノードNの電位は電源電位レベルに達しない図5の期間T2。このため、ノードAの電位も電源電位レベルより低くなるので、信号PenがLレベルからHレベルに切り替わり信号NenがHレベルからLレベルに切り替わりノードAがノードPに接続されたときに、ノードPは所望の電位より低くなる。従って、ノードOUTの出力を遅延させたり、ひいてはスルーレートに影響を与えたりする場合があった。一方、本実施の形態に係る出力バッファ回路100aによれば、ノードOUTからHレベルのドライブ信号を出力させる場合には、前段階においてはノードPの電位はHレベルであるので、信号PenがLレベルからHレベルに切り替わり信号NenがHレベルからLレベルに切り替わったときのノードPの電位は常に一定となる。従って、出力されるドライブ信号の周波数が高くなった場合においても、所望のスルーレートを保ちつつ一定の出力遅延が実現できるLレベルのドライブ信号を出力させる場合についても同様。このように、本実施の形態に係る出力バッファ回路100aにおいては、キャパシタCP1,CP2はノードPに、CN1,CN2はノードNに、常に接続されている。従って、実施の形態1の効果に加えて、信号Pen,Nenの周波数が高い場合にも遅延値を安定させることができるという効果を奏する。なお、キャパシタCP1,CP2の容量比およびキャパシタCN1,CN2の容量比は、電源電位およびMOSトランジスタの閾値電圧に合わせて定めればよい。例えば、電源電位が3.3V、PMOSトランジスタの閾値電圧PMOS閾値電圧Vthpが-0.65V、NMOSトランジスタの閾値電圧NMOS閾値電圧Vthnが0.65Vという条件においては、キャパシタCP1,CP2の容量比およびキャパシタCN1,CN2の容量比は、1:2から1:4までの範囲程度に定めればよい実施の形態3以降においても同様。<実施の形態3>実施の形態2に係る図6の出力バッファ回路100aにおいては、キャパシタCP2,CN2は、ノードOUTに接さないのでスルーレート制御には用いられない。しかし、キャパシタCP2,CN2は、ノードOUTに接するように配置されることによりスルーレート制御に用いられてもよい。図7は、実施の形態3に係るスルレート型の出力バッファ回路100bの構成を示す回路図である。図7は、図1において、キャパシタ回路30に代えてキャパシタ回路30bを設けたものである。キャパシタ回路30bは、キャパシタCP1,CP2,CN1,CN2とインバータinv5とPMOSトランジスタmp6,mp7とNMOSトランジスタmn6,mn7とからなる。キャパシタ回路30bにおいて、キャパシタCP1,CP2,CN1,CN2それぞれの一端は、ノードOUTで互いに接続されている。また、キャパシタCP1の他端はノードPで、PMOSトランジスタmp1のゲートとPMOSトランジスタmp2のドレインとPMOSトランジスタmp6のソースとに接続されている。また、キャパシタCP2の他端は、ノードBで、PMOSトランジスタmp6のドレインおよびNMOSトランジスタmn6のドレインに接続されている。また、PMOSトランジスタmp6のゲートおよびNMOSトランジスタmn6のゲートは、インバータinv5の出力部に接続されており、インバータinv5の入力部には信号Penが入力される。NMOSトランジスタmn6のソースはグランド電位に接続されている。また、キャパシタCN1の他端はノードNで、NMOSトランジスタmn1のゲートとNMOSトランジスタmn2のドレインとNMOSトランジスタmn7のソースとに接続されている。また、キャパシタCN2の他端は、ノードCで、PMOSトランジスタmp7のドレインおよびNMOSトランジスタmn7のドレインに接続されている。また、PMOSトランジスタmp7のゲートおよびNMOSトランジスタmn7のゲートは、信号Nenが入力される。PMOSトランジスタmp7のソースは電源電位に接続されている。すなわち、図7は、図6において、キャパシタCP1,CP2およびキャパシタCN1,CN2を並列に接続させ、それぞれの他端をPMOSトランジスタmp6またはNMOSトランジスタmn7に接続するとともに、NMOSトランジスタmn6を介してグランド電位に接続またはPMOSトランジスタmp7を介して電源電位に接続させたものである。図7においては、図1,6と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。次に、出力バッファ回路100bの動作について説明する。なお、各ノードの電位が安定した状態においてキャパシタ回路30b以外の回路は、出力バッファ回路100と同様の動作を行うので、ここでは詳細な説明は省略し、信号PenがLレベル且つ信号NenがHレベルになった場合における各ノードおよび各キャパシタの状態についてのみ説明する。このとき、キャパシタCP1は、一端がノードOUTでLレベルとなり、他端がノードPでHレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタCP2は、一端がノードOUTでLレベルとなり、他端がグランド電位に接続されLレベルとなるので、比較的に少ない電荷を蓄積する。また、キャパシタCN1は、一端がノードOUTでLレベルとなり、他端がノードNでHレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタCN2は、一端がノードOUTでLレベルとなり、他端がノードNでHレベルとなるので、比較的に多くの電荷を蓄積する。次に、出力バッファ回路100bにおいて、信号Pen,Nenが切り替わった直後の遷移状態における動作について説明する。まず、信号PenがLレベルからHレベルに切り替わり信号NenがHレベルからLレベルに切り替わった直後の動作について説明する。信号Pen,Nenが切り替わった直後において、定電流源Is1が追従しきれずまた切り替わっていない場合には、ノードPは未だHレベルのままであるので、ノードOUTはLレベルのままである。この状態で、信号Pen,Nenの切り替えに追従して、インバータinv5の出力部およびPMOSトランジスタmp6,mp7およびNMOSトランジスタmn6,mn7が切り替わったすなわち、PMOSトランジスタmp6,mp7が導通しNMOSトランジスタmn6,mn7が遮断したとすると、切り替え前にグランド電位に接続されていたノードBは切り替えによりHレベルのノードPに接続され、切り替え前にHレベルのノードNに接続されていたノードCは切り替えにより電源電位に接続される。このとき、キャパシタCP1に蓄積されていた電荷の一部がキャパシタCP2に移動するが、ノードBにおける電圧上昇値は、移動する電荷量に基づき定められる。また、上述したようにノードBはノードPへ接続されるので、ノードPの電位はノードBと等しくなるまで引き下げられ、Lレベルへ遷移する。同時に、PMOSトランジスタmp2が遮断するとともにNMOSトランジスタmn2が導通するので、ノードNはグランド電位に接続されLレベルとなる。その後、定電流源Is1が導通するとともに定電流源Is2が遮断するので、ノードPの電位は、定電流源Is1によっても、Lレベルへ引き下げられる。次に、信号PenがHレベルからLレベルに切り替わり信号NenがLレベルからHレベルに切り替わった直後の動作について説明する。信号Pen,Nenが切り替わった直後において、定電流源Is2が追従しきれずまた切り替わっていない場合には、ノードNは未だLレベルのままであるので、ノードOUTはHレベルのままである。この状態で、信号Pen,Nenの切り替えに追従して、インバータinv5の出力部およびPMOSトランジスタmp6,mp7およびNMOSトランジスタmn6,mn7が切り替わったすなわち、PMOSトランジスタmp6,mp7が遮断しNMOSトランジスタmn6,mn7が導通したとすると、切り替え前にLレベルのノードPに接続されていたノードBは切り替えによりグランド電位に接続され、切り替え前に電源電位に接続されていたノードCは切り替えによりLレベルのノードNに接続される。このとき、キャパシタCN1に蓄積されていた電荷の一部がキャパシタCN2に移動するが、ノードCにおける電圧上昇値は、移動する電荷量に基づき定められる。また、上述したようにノードCはノードNへ接続されるので、ノードNの電位はノードCと等しくなるまで引き上げられ、Hレベルへ遷移する。同時に、PMOSトランジスタmp2が導通するとともにNMOSトランジスタmn2が遮断するので、ノードPは電源電位に接続されHレベルとなる。その後、定電流源Is1が遮断するとともに定電流源Is2が導通するので、ノードNの電位は、定電流源Is2によっても、Hレベルへ引き上げられる。図7に示される出力バッファ回路100bにおいては、キャパシタCP2,CN2をノードOUTに接するように配置しているので、キャパシタCP1,CN1のみならずキャパシタCP2,CN2もスルーレート制御に用いることが可能となる。すなわち、出力バッファ100bにおいては、実施の形態3に係る図6のキャパシタCP1あるいはCN1と同一の容量を、キャパシタCP1,CP2の容量の和あるいはキャパシタCN1,CN2の容量の和で実現すればよい。従って、実施の形態2に比べて、キャパシタのレイアウト面積を低減することが可能となる。このように、本実施の形態に係る出力バッファ回路100bにおいては、キャパシタCP2,CN2を、ノードOUTに接するように配置することによりスルーレート制御に用いている。従って、実施の形態2の効果に加えて、キャパシタのレイアウト面積を低減できるという効果を奏する。<実施の形態4>図8は、実施の形態4に係るスルーレート制御型の出力バッファ回路100cの構成を示す回路図である。図8は、図7において、キャパシタ回路30bに代えてキャパシタ回路30cを設けたものである。図8に示されるキャパシタ回路30cは、図7に示されるキャパシタ回路30bにおいて、PMOSトランジスタmp7のソースおよびNMOSトランジスタmn6のソースをノードOUTで互いに接続したものである。図8においては、図7と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。図8においては、上述したように、信号PenがLレベル且つ信号NenがHレベルになった場合には、ノードOUTがLレベルとなるので、NMOSトランジスタmn6のソースをLレベルとし導通させることができる。このとき、PMOSトランジスタmp7は遮断するので、ソースがLレベルとなっても問題はない。また、信号PenがHレベル且つ信号NenがLレベルになった場合には、ノードOUTがHレベルとなるので、PMOSトランジスタmp7のソースをHレベルとし導通させることができる。このとき、NMOSトランジスタmn6は遮断するので、ソースがHレベルとなっても問題はない。このように、本実施の形態に係る出力バッファ回路100cは、実施の形態3と同様の効果を奏する。<実施の形態5>実施の形態1に係る図2のドライブ回路10においては、PMOSトランジスタmp10a,mp11aおよびNMOSトランジスタmn10aがいずれも導通している場合や、NMOSトランジスタmn22a,21aおよびPMOSトランジスタmp20aがいずれも導通している場合に、これらを貫通して電源電位からグランド電位に電流が流れてしまうことがある。図9は、実施の形態5に係るドライバ制御回路20aの構成を示す回路図である。図9は、図2において、PMOSトランジスタmp10,mp11,mp12,mp20cおよびNMOSトランジスタmn10c,mn20,mn21,mn22を加えるとともに、信号Penが入力されるインバータinv2をPMOSトランジスタmp11aのゲートに代えてPMOSトランジスタmp12のゲートに接続させ、さらに信号NenをNMOSトランジスタmn21aのゲートに代えてNMOSトランジスタmn20のゲートに入力させたものである。なお、以下では、図1の出力バッファ回路100においてドライバ制御回路20に代えてドライバ制御回路20aを用いた場合について説明するが、これに限らず、図3の出力バッファ回路100’や、図6の出力バッファ回路100a、図7の出力バッファ回路100b、図8の出力バッファ回路100c等においてドライバ制御回路20aを用いてもよい。図9において、PMOSトランジスタmp10のソースは電源電位に接続されている。PMOSトランジスタmp10のドレインはPMOSトランジスタmp11のソースに接続されている。PMOSトランジスタmp10のゲートはPMOSトランジスタmp10aのゲートに接続されている。PMOSトランジスタmp11のドレインはノード10でPMOSトランジスタmp12のソースとPMOSトランジスタmp11のゲートとPMOSトランジスタmp11aのゲートとに接続されている。PMOSトランジスタmp12のドレインは、ノードOUTでNMOSトランジスタmn20のドレインに接続されている。また、NMOSトランジスタmn22のソースはグランド電位に接続されている。NMOSトランジスタmn22のドレインはNMOSトランジスタmn21のソースに接続されている。NMOSトランジスタmn22のゲートはNMOSトランジスタmn22aのゲートに接続されている。NMOSトランジスタmn21のドレインはノード20でNMOSトランジスタmn20のソースとNMOSトランジスタmn21のゲートとNMOSトランジスタmn21aのゲートとに接続されている。NMOSトランジスタmn10cのドレインは、ノードPでPMOSトランジスタmp2のドレインに接続されている。NMOSトランジスタmn10cのソースは、グランド電位に接続されている。PMOSトランジスタmp20cのドレインは、ノードNでNMOSトランジスタmn2のドレインに接続されている。PMOSトランジスタmp20cのソースは、電源電位に接続されている。なお、図9において、NMOSトランジスタmn10cおよびPMOSトランジスタmp20cは、それぞれ、NMOSトランジスタmn10bおよびPMOSトランジスタmp20bに比較して十分に小さいドライブ能力を有するものとする。すなわち、NMOSトランジスタmn10cは、信号PenがHレベルで出力バッファ回路100が安定状態となった場合に、導通することによりノードPをグランド電位に接続しLレベルに固定するためのものである。また、PMOSトランジスタmp20cは、信号NenがHレベルで出力バッファ回路100が安定状態となった場合に、導通することによりノードNを電源電位に接続しHレベルに固定するためのものである。また、図9においては、図1と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。次に、ドライバ制御回路20に代えてドライバ制御回路20aを備える出力バッファ回路100の動作について説明する。最初に、出力バッファ回路100において、ノードP,N,OUTの電位が安定した状態における動作について説明する。まず、信号PenがLレベル且つ信号NenがHレベルになった場合について説明する。信号PenがLレベルになると、PMOSトランジスタmp2が導通するので、ノードPはHレベルとなる。従って、PMOSトランジスタmp1が遮断する。このとき、PMOSトランジスタmp4およびNMOSトランジスタmn4は遮断するので、ノードPはノードAと電気的に隔てられる。また、PMOSトランジスタmp12が遮断するので、PMOSトランジスタmp11,mp11aからなるミラー回路第二P側ミラー回路およびNMOSトランジスタmn10a,mn10bからなるミラー回路P側ミラー回路には電流は流れないすなわち、定電流源Is1は遮断する。なお、このとき、NMOSトランジスタmn10cは遮断するので、ノードPがグランド電位に接続されることはない。また、PMOSトランジスタmp12は遮断するので、ノードOUTはノード10と電気的に隔てられる。信号NenがHレベルになると、PMOSトランジスタmp20cが導通するので、ノードNはHレベルとなる。従って、NMOSトランジスタmn1が導通する。よって、ノードOUTがLレベルとなる。このとき、NMOSトランジスタmn2は遮断するので、ノードNがグランド電位に接続されることはない。また、このとき、PMOSトランジスタmp5およびNMOSトランジスタmn5は導通するので、ノードNはノードAと電気的に結ばれる。これにより、ノードAの電位はHレベルとなる。なお、このとき、NMOSトランジスタmn20が導通するが、ノードOUTはLレベルであるので、NMOSトランジスタmn21,mn21aからなるミラー回路第二N側ミラー回路およびPMOSトランジスタmp20a,mp20bからなるミラー回路N側ミラー回路には電流は流れないすなわち定電流源Is2は遮断する。次に、信号PenがHレベル且つ信号NenがLレベルになった場合について説明する。信号NenがLレベルになると、NMOSトランジスタmn2が導通するので、ノードNはLレベルとなる。従って、NMOSトランジスタmn1が遮断する。このとき、PMOSトランジスタmp5およびNMOSトランジスタmn5は遮断するので、ノードNはノードAと電気的に隔てられる。また、NMOSトランジスタmn20が遮断するので、NMOSトランジスタmn21,mn21aからなる第二N側ミラー回路およびPMOSトランジスタmp20a,mp20bからなるN側ミラー回路には電流は流れないすなわち、定電流源ls2は遮断する。なお、このとき、PMOSトランジスタmp20cは遮断するので、ノードNが電源電位に接続されることはない。また、NMOSトランジスタmn20は遮断するので、ノードOUTはノード20と電気的に隔てられる。信号PenがHレベルになると、NMOSトランジスタmn10cが導通するので、ノードPはLレベルとなる。従って、PMOSトランジスタmp1が導通する。よって、ノードOUTがHレベルとなる。このとき、PMOSトランジスタmp2は遮断するので、ノードPが電源電位に接続されることはない。また、このとき、PMOSトランジスタmp4およびNMOSトランジスタmn4は導通するので、ノードPはノードAと電気的に結ばれる。これにより、ノードAの電位はLレベルとなる。なお、このとき、PMOSトランジスタmp12が導通するが、ノードOUTはHレベルであるので、PMOSトランジスタmp11,mp11aからなる第二P側ミラー回路およびNMOSトランジスタmn10a,mn10bからなるP側ミラー回路には電流は流れないすなわち定電流源Is1は遮断する。以上のように、本実施の形態に係る図9のドライブ制御回路20aは、実施の形態1に係る図2のドライブ制御回路20とは異なり、安定状態においては、定電流源Is1,Is2はいずれも遮断しており、NMOSトランジスタmn10cまたはPMOSトランジスタmp20cにより、ノードPまたはノードNの電位が固定される。従って、実施の形態1に係る図2のドライブ制御回路20に比べて、PMOSトランジスタmp10a,mp11aおよびNMOSトランジスタmn10aがいずれも導通している期間やNMOSトランジスタmn22a,21aおよびPMOSトランジスタmp20aがいずれも導通している期間を短くできるので、これらを貫通して電源電位からグランド電位に流れる電流を低減することが可能となる。すなわち、NMOSトランジスタmn10cおよびPMOSトランジスタmp20cは、それぞれ、本発明に係る第一固定回路および第二固定回路として機能する。また、後述するように定電流源Is1,Is2は遷移状態においては導通しノードPまたはノードNの電位を設定するが、上述したように安定状態への移行に伴い定電流源Is1,Is2を遮断することにより、PMOSトランジスタmp1またはNMOSトランジスタmn1をドライブする能力を弱めることが可能となる。これにより、出力波形のオーバーシュートまたはアンダーシュートを抑制することが可能となる。次に、出力バッファ回路100において、信号Pen,Nenが切り替わった直後の遷移状態における動作について説明する。まず、信号PenがLレベルからHレベルに切り替わり信号NenがHレベルからLレベルに切り替わった直後の動作について説明する。信号Pen,Nenが切り替わった直後において、定電流源Is1が追従しきれずまた切り替わっていない場合には、ノードPは未だHレベルのままであるので、ノードOUTはLレベルのままである。このとき、PMOSトランジスタmp12が導通するので、PMOSトランジスタmp11,mp11aからなる第二P側ミラー回路およびNMOSトランジスタmn10a,mn10bからなるP側ミラー回路により、信号Bias1に基づきPMOSトランジスタmp10を流れる電流に比例した電流がPMOSトランジスタmp10aに流され、PMOSトランジスタmp10aを流れる電流に比例した電流がNMOSトランジスタmn10bに流されるすなわち定電流源Is1は導通する。これにより、ノードPの電位は引き下げられ、Lレベルへ遷移する。ノードPがLレベルとなりPMOSトランジスタmp1が導通するとノードOUTの電位がHレベルとなるので、やがてPMOSトランジスタmp10には電流が流れなくなり定電流源Is1が遮断する実際には、ノードOUTの電位が電源電位に到達する前に定電流源Is1が遮断する。次に、信号PenがHレベルからLレベルに切り替わり信号NenがLレベルからHレベルに切り替わった直後の動作について説明する。信号Pen,Nenが切り替わった直後において、定電流源Is2が追従しきれずまた切り替わっていない場合には、ノードNは未だLレベルのままであるので、ノードOUTはHレベルのままである。このとき、NMOSトランジスタmn20が導通するので、NMOSトランジスタmn21,mn21aからなる第二N側ミラー回路およびPMOSトランジスタmp20a,mp20bからなるN側ミラー回路により、信号Bias2に基づきNMOSトランジスタmn22を流れる電流に比例した電流がNMOSトランジスタmn22aに流され、NMOSトランジスタmn22aを流れる電流に比例した電流がPMOSトランジスタmp20bに流されるすなわち定電流源Is2は導通する。これにより、ノードNの電位は引き上げられ、Hレベルへ遷移する。ノードNがHレベルとなりNMOSトランジスタmn1が導通するとノードOUTの電位がLレベルとなるので、やがてNMOSトランジスタmn22には電流が流れなくなり定電流源Is2が遮断する実際には、ノードOUTの電位がグランド電位に到達する前に定電流源Is1が遮断する。このように、本実施の形態に係るドライブ制御回路20aでは、安定状態においては、PMOSトランジスタmp10a,mp11aおよびNMOSトランジスタmn10aを貫通する電流やNMOSトランジスタmn22a,21aおよびPMOSトランジスタmp20aを貫通する電流は流れない。従って、実施の形態1に係る図2のドライブ制御回路20に比べて、不要な電流を低減することが可能となる。また、本実施の形態に係るドライブ制御回路20aでは、安定状態への移行に伴い定電流源Is1,Is2を遮断することにより、PMOSトランジスタmp1またはNMOSトランジスタmn1をドライブする能力を弱めている。従って、実施の形態1に係る図2のドライブ制御回路20に比べて、出力波形のオーバーシュートまたはアンダーシュートを抑制することができる。<実施の形態6>実施の形態1~5においては、互いに反転の関係にある信号Pen,Nenを入力することにより、ノードOUTから信号を出力させる場合について説明した。しかし、ATA/ATAPIなどのプロトコルにおいては、ノードOUTから出力バッファ回路に信号が入力される場合がある。このとき、出力バッファ回路においては、信号Pen,NenをいずれもLレベルとすることにより、PMOSトランジスタmp1およびNMOSトランジスタmn1を遮断し、ノードOUTをハイインピーダンス状態とする。これらのプロトコルの規格に基づき入力される信号は、電源電位3.3V±0.8Vより高い5.5VDCので、出力バッファ回路は、より高耐圧であることが必要とされる。図10は、実施の形態6に係るドライバ回路10aの構成を示す回路図である。図10に示されるように、ドライバ回路10aは、電位制御回路11,12と、PMOSトランジスタmp1,mp30,mp36とNMOSトランジスタmn0,mn1,mn30とを備えている。また、図11は、図10に示される電位制御回路11の詳細な構成を示す回路図であり、図12は、図10に示される電位制御回路12の詳細な構成を示す回路図である。電位制御回路11は、通常は電源電位をノードFに出力しノードOUTに印加される電位が電源電位を超えた場合にのみノードOUTに印加される電位をノードFに出力する回路である。電位制御回路12は、通常はグランド電位をノードDに出力しノードOUTに印加される電位が電源電位を超えた場合にのみノードOUTに印加される電位をノードDに出力する回路である。なお、ドライバ回路10aは、図1の出力バッファ回路100に限らず、図3の出力バッファ回路100’や、図6の出力バッファ回路100a、図7の出力バッファ回路100b、図8の出力バッファ回路100c等において用いてもよい。図11に示されるように、電位制御回路11は、PMOSトランジスタmp32,mp33,mp34を備えている。また、図12に示されるように、電位制御回路12は、NMOSトランジスタmn32,mn33およびPMOSトランジスタmp35を備えている。図10~12において、PMOSトランジスタmp1のソースは電源電位に接続されている。PMOSトランジスタmp1のドレインはノードOUTでPMOSトランジスタmp36のドレインとNMOSトランジスタmn0のドレインと電位制御回路11PMOSトランジスタmp33のドレインおよびPMOSトランジスタmp32のゲートと電位制御回路12PMOSトランジスタmp35のソースとに接続されている。PMOSトランジスタmp1のゲートはノードP2でNMOSトランジスタmn30の一端とPMOSトランジスタmp30の一端とPMOSトランジスタmp36のソースとに接続されている。PMOSトランジスタmp1のバックゲートはノードFで電位制御回路11PMOSトランジスタmp32のドレイン、PMOSトランジスタmp32のバックゲート、PMOSトランジスタmp33のバックゲート、PMOSトランジスタmp34のドレイン、およびPMOSトランジスタmp34のバックゲートと電位制御回路12PMOSトランジスタmp35のバックゲートとPMOSトランジスタmp30のバックゲートとPMOSトランジスタmp36のバックゲートに接続されているなお、図10においては、図示の都合上、ノードFの接続関係を一部省略している。NMOSトランジスタmn30の他端は、ノードPでPMOSトランジスタmp30の他端に接続されている。PMOSトランジスタmp30のゲートは、ノードDで電位制御回路11PMOSトランジスタmp34のゲートと電位制御回路12PMOSトランジスタmp35のドレインおよびNMOSトランジスタmn32のドレインとに接続されている。NMOSトランジスタmn0のソースは、NMOSトランジスタmn1のドレインに接続されている。NMOSトランジスタmn1のソースはグランド電位に接続されている。NMOSトランジスタmn1のゲートはノードNに接続されている。PMOSトランジスタmp33,mp35,mp36のゲートとNMOSトランジスタmn0,mn30,mn32,mn33のゲートとは電源電位に接続されている。PMOSトランジスタmp32,mp34のドレインは電源電位に接続されている。NMOSトランジスタmn33のソースはグランド電位に接続されている。NMOSトランジスタmn33のドレインはNMOSトランジスタmn32のソースに接続されている。図10においては、図1と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。まず、図11に示される電位制御回路11および図12に示される電位制御回路12の動作について説明する。図11において、ノードOUTがグランド電位である場合には、ノードDはLレベルであり、PMOSトランジスタmp33は遮断し、PMOSトランジスタmp32は導通し、PMOSトランジスタmp34は導通する。従って、ノードFは電源電位レベルHレベルとなる。次に、ノードOUTが上昇し電源電位-PMOS閾値電圧Vthpまでの場合例えば、電源電位が3.3V、Vthp=-0.7V、ノードOUTの電位が3.7Vの場合には、ノードDはLレベルであり、PMOSトランジスタmp33は遮断し、PMOSトランジスタmp32は遮断し、PMOSトランジスタmp34は導通する。従って、ノードFは電源電位レベルHレベルとなる。さらに、ノードOUTが上昇し電源電位-PMOS閾値電圧Vthpを超えた場合には、ノードDはHレベルであり、PMOSトランジスタmp33は導通し、PMOSトランジスタmp32は遮断し、PMOSトランジスタmp34は遮断する。従って、ノードFはノードOUTに印加される電位レベルHレベルとなる。これにより、電位制御回路11を、通常は電源電位レベルHレベルをノードFに出力しノードOUTに印加される電位が電源電位を超えた場合にノードOUTに印加される電位をノードFに出力するように動作させることが可能となる。図12において、ノードOUTがグランド電位である場合には、PMOSトランジスタmp35は遮断し、NMOSトランジスタmn32は導通し、NMOSトランジスタmn33は導通する。従って、ノードDはグランド電位レベルLレベルとなる。次に、ノードOUTが上昇し電源電位PMOS閾値電圧Vthpを超えた場合には、PMOSトランジスタmp35は導通し、NMOSトランジスタmn32は導通し、NMOSトランジスタmn33は導通する。上述したように、NMOSトランジスタmn32,mn33の電流駆動能力はPMOSトランジスタmp36より十分に小さいので、ノードDはノードOUTに印加される電位レベルHレベルとなる。これにより、電位制御回路12を、通常はLレベルをノードDに出力しノードOUTに印加される電位が電源電位を超えた場合にノードOUTに印加される電位をノードDに出力するように動作させることが可能となる。次に、図10に示されるドライバ回路10aの動作について説明する。信号Pen,NenがいずれもLレベルになると、PMOSトランジスタmp1およびNMOSトランジスタmn1が遮断され、ノードOUTがハイインピーダンス状態となる。上述したように、ノードOUTには、信号が入力されるときに高電圧5.5Vが印加されるが、このような場合には、図1に示されるドライバ回路100等のようにPMOSトランジスタmp1のゲートのみに電源電位を印加する構成では、PMOSトランジスタmp1を確実に遮断できない場合がある。ドライバ回路10aにおいては、図1に示されるドライバ回路100等とは異なり、PMOSトランジスタmp1のバックゲートを電位制御回路11により電位が制御されるノードFに接続することにより、ノードOUTに印加される電位が電源電位を超えた場合にノードOUTに印加される電位をPMOSトランジスタmp1のバックゲートに印加する。また、ドライバ回路10aにおいては、PMOSトランジスタmp36のソースをノードP2でPMOSトランジスタmp1のゲートに接続するとともに、PMOSトランジスタmp36のドレインをノードOUTに接続している。従って、PMOSトランジスタmp36は、ノードOUTに印加される電位が電源電位を超えた場合には、導通するので、ノードOUTに印加される電位がPMOSトランジスタmp1のゲートに印加される。すなわち、ドライバ回路10aにおいては、ノードOUTに印加される電位が電源電位を超えた場合に、ノードOUTに印加される電位をPMOSトランジスタmp1のバックゲートおよびゲートに印加することにより、PMOSトランジスタmp1を確実に遮断することを可能としている。また、ドライバ回路10aにおいては、図1に示されるドライバ回路100等とは異なり、PMOSトランジスタmp1とノードPとの間に、PMOSトランジスタmp30およびNMOSトランジスタmn30から構成されるスイッチを介在させている。上述したように、ノードOUTに印加される電位が電源電位を超えた場合には、ノードD,Fは、それぞれ、電位制御回路12,11によりノードOUTに印加される電位と等しくなる。従って、このとき、PMOSトランジスタmp30は遮断する。NMOSトランジスタmn30は、ゲートが電源電位に接続されているので導通はするが、ドレインソース間電圧VDSがゲート電位VGS-NMOS閾値電圧Vthnより大きいときは、ハイインピーダンス状態となる。従って、ノードOUTに印加される電位が電源電位を超えた場合には、電源電位レベルであるノードPとノードOUTに等しい電位すなわち電源電位より高い電位を有するノードP2との間には電流は流れない。このように、PMOSトランジスタmp1において、ゲートをノードPに直接に接続せずノードP2でゲート電位を印加することにより、PMOSトランジスタmp1のゲートに電源電位より高い電位を印加し確実に遮断することが可能となる。また、ドライバ回路10aにおいては、図1に示されるドライバ回路100等とは異なり、ノードOUTとNMOSトランジスタmn1との間に、NMOSトランジスタmn0を介在させている。通常、出力耐圧に合わせた耐圧のトランジスタ例えば3.3Vに対し、その耐圧を超える電位例えば5.5Vを直接NMOSトランジスタmn1に入力すると、ドレインソース間電圧VDSやドレインゲート間電圧VGDが耐圧を超えて5.5Vとなり、過ストレスによるトランジスタの故障や寿命の劣化を引き起こすという問題があった。これに対して、NMOSトランジスタmn0を介在させることにより、NMOSトランジスタmn0は、ゲートが電源電位に接続されているので導通はするが、ノードOUTの電位がゲート電位VGS電源電圧-NMOS閾値電圧Vthnより大きいとき、NMOSトランジスタmn0のドレインソース間に流すことのできる電流IDSは飽和特性を示す。従って、ノードOUTに印加される電位が電源電圧を超えた場合には、NMOSトランジスタmn1のドレインには電源電圧を超えた電位は印加されない。これにより、NMOSトランジスタmn1のドレインソース間電圧VDSは電源電圧程度、ドレインゲート間電圧VGDは電源電圧程度の電位差にとどまるので、ノードOUTからトランジスタに印加されるバイアスがその耐圧を超えるような場合でも、過ストレスによるトランジスタの故障や寿命の劣化を防ぐことができる。また、NMOSトランジスタmn0自身においても、ドレインソース間電圧VDSはノードOUTの電位-電源電位付近、ゲートドレイン間電圧VGDはノードOUTの電位-電源電位となるので、ノードOUTからトランジスタに印加されるバイアスがその耐圧を超えるような場合でも、過ストレスによるトランジスタの故障や寿命の劣化を防ぐことができる。すなわち、PMOSトランジスタmp30、PMOSトランジスタmp36、およびNMOSトランジスタmn0は、それぞれ、本実施の形態に係る第三乃至第五トランジスタとして機能する。このように、本実施の形態に係るドライバ回路10aにおいては、ノードOUTの電位が電源電位より高い場合には、その電位をPMOSトランジスタmp1のゲートおよびバックゲートに印加する。従って、電源電位より高い電位を有する信号をノードOUTから出力バッファ回路に入力される場合においても、PMOSトランジスタmp1を確実に遮断することができる。また、本実施の形態に係るドライバ回路10aにおいては、ノードOUTとNMOSトランジスタmn1との間に、NMOSトランジスタmn0を介在させている。従って、電源電位より高い電位を有する信号がノードOUTから出力バッファ回路に入力される場合においても、NMOSトランジスタmn1を確実に遮断することができる。<実施の形態7>実施の形態6に係る図10のドライバ回路10aにおいては、ノードOUTから入力される信号は、キャパシタ回路30が内蔵するキャパシタに直接に与えられる。しかし、高耐圧を有さないキャパシタ例えば、上述したような、MOSトランジスタのゲートを一端とし残る一端をソース、ドレイン、バックゲートに接続した構造を有するキャパシタを用いる場合には、ノードOUTから入力される信号は、直接にキャパシタに与えるのではなく、高電位を遮断するスイッチを介してキャパシタに与えられてもよい。図13は、実施の形態7に係るドライバ回路10bの構成を示す回路図である。図13は、図10において、ノードOUTから入力される信号を、PMOSトランジスタmp31およびNMOSトランジスタmn31から構成されるスイッチを介してノードOUT’でキャパシタ図13においては図示しないに与えるとともに、ノードOUT’にPMOSトランジスタmp37を接続させたものである。図13において、NMOSトランジスタmn31の一端はノードOUTでPMOSトランジスタmp31の一端に接続されている。NMOSトランジスタmn31の他端はノードOUT’でPMOSトランジスタmp31の他端とPMOSトランジスタmp37のドレインとに接続されている。PMOSトランジスタmp31のゲートはノードDに接続されている。PMOSトランジスタmp31のバックゲートはノードFに接続されている。PMOSトランジスタmp37のゲートおよびNMOSトランジスタmn31のゲートは電源電位に接続されている。PMOSトランジスタmp37のソースは電源電位に接続されている。図13においては、図10と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。ドライバ回路10bにおいては、ノードOUTに印加される電位が電源電位を超えた場合には、ノードD,Fは、それぞれ、電位制御回路12,11によりノードOUTに印加される電位と等しくなる。従って、このとき、PMOSトランジスタmp31は遮断する。NMOSトランジスタmn31は、ゲートが電源電位に接続されているので導通はするが、ドレインソース間電圧VDSがゲート電圧VGS-NMOS閾値電圧Vthnより大きいときは、ハイインピーダンス状態となる。従って、ノードOUTに印加される電位が電源電位を超えた場合には、ノードOUT’の電位が電源電位レベル以下であれば、ノードOUT’とノードOUTとの間には電流は流れない。また、ノードOUT’もハイインピーダンス状態である場合には、導通したPMOSトランジスタmp37によりノードOUT’が電源電位に接続される。すなわち、PMOSトランジスタmp37は、電源電位ノードOUT間に配置されたダイオードとして機能し、ノードOUT,OUT’の両方がハイインピーダンス状態である場合においても、ノードOUTからノードOUT’に高電位が伝わることを防いでいる。すなわち、PMOSトランジスタmp31およびPMOSトランジスタmp37は、それぞれ、本実施の形態に係る第五乃至第六トランジスタとして機能する。このように、本実施の形態に係るドライバ回路10bでは、ノードOUTとキャパシタ回路30に内蔵されるキャパシタとの間にノードOUT’を設け、ノードOUTの電位が電源電位より高い場合には、ノードOUT’の電位を電源電位に設定する。従って、キャパシタが高耐圧を有さない場合においても、キャパシタに高電圧が印加されることを防ぐことができる。"