半導体基板に設けられた第1導電型の第1拡散領域と、前記半導体基板に設けられ、前記第1拡散領域に電気的に接合された第1導電型の複数の第2拡散領域と、前記第1拡散領域の上部に設けられて、前記複数の第2拡散領域の各々の間を電気的に分離する絶縁領域と、を有し、前記第1拡散領域は感磁部であり、前記複数の第2拡散領域の各々は前記感磁部に対する入出力端子部であり、前記複数の第2拡散領域の各々における第1導電型の不純物濃度は、前記絶縁領域の底部を基点に深さ方向で0μm以上、0.2μm以下の範囲内で、5×1017個/cm3以上、3×1019個/cm3以下であることを特徴とするホール素子。前記第1拡散領域の拡散深さは、0.6μm以上、1.1μm以下であることを特徴とする請求項1に記載のホール素子。前記第1導電型はN型であり、前記複数の第2拡散領域の各々に含まれる第1導電型の不純物は、リンであることを特徴とする請求項1又は請求項2に記載のホール素子。半導体基板に第1導電型の不純物を導入して、第1導電型の第1拡散領域を形成する工程と、前記半導体基板に第1導電型の不純物を導入して、前記第1拡散領域に電気的に接合された第1導電型の複数の第2拡散領域を形成する工程と、前記複数の第2拡散領域の各々の間を電気的に分離する絶縁領域を前記半導体基板に形成する工程と、を備え、前記第1拡散領域は感磁部であり、前記複数の第2拡散領域の各々は前記感磁部に対する入出力端子部であり、前記複数の第2拡散領域を形成する工程では、前記複数の第2拡散領域の各々における第1導電型の不純物濃度を、前記絶縁領域の底部を基点に深さ方向で0μm以上、0.2μm以下の範囲内で、5×1017個/cm3以上、3×1019個/cm3以下にすることを特徴とするホール素子の製造方法。請求項1から請求項3の何れか一項に記載のホール素子と、前記半導体基板に設けられた第1導電型のMOSトランジスタと、を備え、前記複数の第2拡散領域の各々の前記半導体基板表面からの深さは、前記MOSトランジスタが有するソース又はドレインの前記半導体基板表面からの深さよりも深いことを特徴とする半導体装置。一般に、サンプルアンドホールド回路を構成するトランジスタは、寄生抵抗と寄生容量を低減するため、そのソース及びドレインは、基板表面から深さ0.1μm以下で、かつ不純物濃度が1×1020個/cm3以上となるように不純物が導入されている。ホール素子とサンプルアンドホールド回路を集積化してホールセンサーホールICを形成した場合、トランジスタのソース及びドレインと、ホール素子の入出力端子部は共用される即ち、同一プロセスで同時に形成される。そして、ホール素子のオフセット電圧Voは±5mVと大きい。通常、サンプルアンドホールド回路でオフセット電圧Voを低減する場合、その入力範囲は、ホール素子の出力電圧Vhとオフセット電圧Voの和VhVo以上の大きさに設定する必要がある。ホール素子のオフセット電圧Voが増大すると、出力飽和を避けるため初段増幅の利得を抑えなければならない等の回路上の制約が生じて、そのままではオフセット除去後の出力精度が損なわれるため、結果として補償回路の追加などでコストが上昇するという課題があった。また、ホール素子を構成する拡散領域の外周に、この拡散領域より深い溝を形成する場合は、トランジスタ及びホール素子の拡散領域の深さよりも溝を深くしなければならないため、より長い加工時間を要して、コストが増大するという課題があった。そこで、本発明は、このような事情に鑑みてなされたものであって、コストの増大を抑えつつ、ホール素子のオフセット電圧Voを低減することができるようにしたホール素子及びその製造方法と、半導体装置の提供を目的とする。上記課題を解決するために、本発明者は、ホール素子の感磁部に電気的に接合される入出力端子部について、その不純物の濃度分布を、従来考慮されることのなかった深さで、所定の濃度となるように規定することで、ホール素子のオフセット電圧を低減することができる、ということを見出した。即ち、本発明の一態様に係るホール素子は、半導体基板に設けられた第1導電型の第1拡散領域と、前記半導体基板に設けられ、前記第1拡散領域に電気的に接合された第1導電型の複数の第2拡散領域と、前記第1拡散領域の上部に設けられて、前記複数の第2拡散領域の各々の間を電気的に分離する絶縁領域と、を有し、前記第1拡散領域は感磁部であり、前記複数の第2拡散領域の各々は前記感磁部に対する入出力端子部であり、前記複数の第2拡散領域の各々における第1導電型の不純物濃度は、前記絶縁領域の底部を基点に深さ方向で0μm以上、0.2μm以下の範囲内で、5×1017個/cm3以上、3×1019個/cm3以下であることを特徴とする。ここで、本発明の第1導電型はN型又はP型の一方である。このような構成であれば、オフセット電圧の低減を目的に、例えば補償回路やホール素子の拡散領域よりも深い溝等、特別な回路構造を追加する必要がない。従って、コストの増大を抑えつつ、ホール素子のオフセット電圧を低減することができる。なお、本発明の第1拡散領域としては、例えば、後述する第1のN型拡散領域10が該当する。第1拡散領域としては、例えば、後述する第2のN型拡散領域20が該当する。絶縁領域としては、例えば、後述するSTI領域30が該当する。また、上記のホール素子において、前記第1拡散領域の拡散深さは、0.6μm以上、1.1μm以下であることを特徴としてもよい。また、上記のホール素子において、前記第1導電型はN型であり、前記複数の第2拡散領域の各々に含まれる第1導電型の不純物は、リンであることを特徴としてもよい。本発明の別の態様に係るホール素子の製造方法は、半導体基板に第1導電型の不純物を導入して、第1導電型の第1拡散領域を形成する工程と、前記半導体基板に第1導電型の不純物を導入して、前記第1拡散領域に電気的に接合された第1導電型の複数の第2拡散領域を形成する工程と、前記複数の第2拡散領域の各々の間を電気的に分離する絶縁領域を前記半導体基板に形成する工程と、を備え、前記第1拡散領域は感磁部であり、前記複数の第2拡散領域の各々は前記感磁部に対する入出力端子部であり、前記複数の第2拡散領域を形成する工程では、前記複数の第2拡散領域の各々における第1導電型の不純物濃度を、前記絶縁領域の底部を基点に深さ方向で0μm以上、0.2μm以下の範囲内で、5×1017個/cm3以上、3×1019個/cm3以下にすることを特徴とする。本発明のさらに別の態様に係る半導体装置は、上記のホール素子と、前記半導体基板に設けられた第1導電型のMOSトランジスタと、を備え、前記複数の第2拡散領域の各々の前記半導体基板表面からの深さは、前記MOSトランジスタが有するソース又はドレインの前記半導体基板表面からの深さよりも深いことを特徴とする。本発明によれば、コストの増大を抑えつつ、ホール素子のオフセット電圧を低減することができる。以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。1実施形態図1a及びbは、本発明の実施形態に係る半導体装置100の構成例を示す平面図と、この平面図をA-B線で切断した断面図である。図1a及びbに示すように、この半導体装置100は、例えば、同一の半導体基板1に設けられたホール素子50とMOSトランジスタ60とを備える。これらの中で、ホール素子50は、例えば、半導体基板1に設けられた第1のN型拡散領域10と、半導体基板1に設けられ、第1のN型拡散領域10に電気的に接合された第2のN型拡散領域20と、半導体基板1に設けられたシャロートレンチ酸化膜以下、STI領域ともいう。30と、を有する。半導体基板1は、例えばP型のシリコン基板P-Subである。また、第1のN型拡散領域10は、ホール素子50の感磁部として機能する部分である。図1aに示すように、この第1のN型拡散領域10の平面視による形状即ち、平面形状は例えば正方形である。第2のN型拡散領域20は、上記の感磁部に対して入出力端子部として機能する部分であり、例えば上記の正方形の四隅にそれぞれ配置されている。この四隅に配置されている4つの第2のN型拡散領域20の各々は、図1bに示すように、断面視で第1のN型拡散領域以下、N領域ともいう。10上に位置するN領域21と、このN領域21上に位置するN領域22とを含む構成となっている。なお、N領域10、N領域21、N領域22について、マイナス-、プラスの各記号は不純物濃度の大小を示している。具体的には、N領域10よりもN領域21の方がN型の不純物濃度が高く、N領域21よりもN領域22の方がN型の不純物濃度が高い。STI領域30は、ホール素子50とMOSトランジスタ60との間を電気的に分離するものである。また、このSTI領域30は、ホール素子50内において、複数の第2のN型拡散領域20の各々の間を電気的に分離するものでもある。図1a及びbに示すように、このSTI領域30によって第1のN型拡散領域10はその上方が覆われている。一方、MOSトランジスタ60は、ホール素子50の周辺回路の一部である。半導体基板1には例えばP型ウェル領域70が形成されており、このP型ウェル領域70にMOSトランジスタ60が形成されている。このMOSトランジスタ60は、P型ウェル領域70の表面上に形成されたゲート絶縁膜図示せずと、このゲート絶縁膜上に形成されたゲート電極61と、ゲート電極61の両側に設けられた絶縁性のサイドウォール63と、ゲート電極61及びサイドウォール63の両側下の半導体基板1即ち、P型ウェル領域70に形成されたLDDLightlyDopedDrain構造のソース65及びドレイン67と、を有する。ソース65及びドレイン67は例えばN型である。ところで、この半導体装置100において、STI領域30の、半導体基板1の表面即ち、基板表面1aからの深さは、例えば0.3μmである。また、複数の第2のN型拡散領域20の各々におけるN型不純物濃度は、基板表面1aを基点に深さ方向即ち、基板裏面1bに向かう方向で0.3μm以上、0.5μm以下の範囲内で、5×1017個/cm3以上、3×1019個/cm3以下となっている。つまり、複数の第2のN型拡散領域20の各々におけるN型不純物濃度は、STI領域30の底部30bを基点にすると、深さ方向で0μm以上、0.2μm以下の範囲内で、5×1017個/cm3以上、3×1019個/cm3以下となっている。これにより、ホール素子50のオフセット電圧Voの低減効果が生じる。この点については、後述の第1~第7実施例で、実験データを示して説明する。次に、この半導体装置100の製造方法について説明する。図2a~cは、本発明の実施形態に係る半導体装置100の製造方法を示す断面図である。図2aに示すように、まず始めに、半導体基板1上に既知のプロセス技術にて、深さ0.3μmのSTI領域30を形成する。次に、半導体基板1上に厚み9nmの保護酸化膜図示せずを形成し、リソグラフィー法を用いて、半導体基板1上を第1のレジスト図示せずで被覆する。ここで、第1のレジストで被覆される領域は、例えば、第1のN型拡散領域の形成予定位置を除く、全ての領域である。第1のレジストで被覆した後、加速エネルギーが700keV、面密度が1×1012個/cm2の条件で、第1のN型拡散領域の形成予定位置にリンをイオン注入する。イオン注入後、第1のレジストを酸素プラズマ除去法などで除去する。その後、1200°Cの熱処理を施す。これにより、第1のN型拡散領域即ち、感磁部10を半導体基板1に形成する。この条件で形成される第1のN型拡散領域10の基板表面1aから底部10bまでの深さは約1μmである。具体的には、0.6μmから1.1μmの範囲である。次に、リソグラフィー法を用いて、半導体基板1上を第2のレジスト図示せずで被覆する。ここで、第2のレジストで被覆される領域は、例えば、第2のN型拡散領域の形成予定位置と、Pウェル領域の形成予定位置とを除く、全ての領域である。第2のレジストで被覆した後、所定の条件この条件については、具体的な数値の例を下記の第1実施例~第7実施例で示す。で、第2のN型拡散領域の形成予定位置にリンをイオン注入する。さらに、P型ウェル領域を形成するためのボロン等のイオン注入を行う。その後、イオン注入によるダメージ回復用の熱処理を施す。これにより、図2bに示すように、N領域21とP型ウェル領域70とを半導体基板1に形成する。この後、さらに既知のプロセス技術にて、MOSトランジスタ60のゲート酸化膜とゲート電極及びLDD領域を順次形成する。次に、砒素を加速エネルギー40keV、面密度3×1015個/cm2の条件でイオン注入し、リンを加速エネルギー60keV、面密度1×1014個/cm2の条件でイオン注入する。その後、イオン注入によるダメージ回復用の熱処理を施す。これにより、図2cに示すように、N領域21とN領域22とを含む第2のN型不純物領域即ち、入出力端子部20と、MOSトランジスタ60のソース65及びドレイン67とを、半導体基板1に形成する。その後、半導体基板1上に相関絶縁膜等を形成し、既知のプロセス技術にて配線加工を施す。これにより、半導体装置100が完成する。1.1第1実施例次に、N領域21を形成するためのイオン注入の条件について、具体的に説明する。この第1実施例では、上記の実施形態に係る製造方法において、半導体基板1を第2のレジストで被覆した後、加速エネルギーが360keV、面密度が2×1013個/cm2である第1の条件と、加速エネルギー100keV、面密度が1.5×1012個/cm2である第2の条件とで、第2のN型拡散領域の形成予定位置にリンをイオン注入する。ここでは、第1の条件によるリンのイオン注入と、第2の条件によるリンのイオン注入とを、例えば、イオン注入装置のチャンバー内で連続して行う。さらに、P型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図2bに示したように、半導体基板1にN領域21とP型ウェル領域70とを形成する。これ以降の工程は、上記の実施形態で説明した通りである。この第1実施例では、既知のプロセス技術にて配線加工を施した後、オフセット電圧Voを測定した。図3は、ホール素子50のオフセット電圧Voの測定方法を示す模式図である。ここでは、図3に示すように、1辺が60μm角のホール素子50を4個用意し、これらを平面視で縦横2個ずつ40μmの間隙を設けて配置する。そして、各ホール素子50の対向する端子対即ち、平面視で、正方形の対角線上で対向する一対の入出力端子部20に、各々のホール素子50毎に90度ずつ回転する方向で1Vの電圧を印加して、残りの端子対の間で生じるオフセット電圧Voを測定した。図4aは、本発明の第1実施例における第2のN型拡散領域20の深さ方向の濃度分布を示す図である。この図4aにおいて、横軸は基板表面からの深さを示し、縦軸はN型不純物の濃度を示す。また、図中の枠線は、本発明が規定する濃度分布の範囲即ち、基板表面を基点とした場合に、深さ方向で0.3μm以上、0.5μm以下の範囲内で、N型不純物の濃度が5×1017個/cm3以上、3×1019個/cm3以下を示す。なお、この図4aにおける横軸と縦軸及び枠線の説明は、後述する図5~図10、図12の各図のaにおいても同じである。図4bは、本発明の第1実施例におけるホール素子50のオフセット電圧Voのバラツキを示す図である。この図4bにおいて、横軸はホール素子50のオフセット電圧Voを示し、縦軸はホール素子50の個数を示す。なお、この図4bにおける横軸と縦軸及び枠線の説明は、後述する図5~図10、図12の各図のbにおいても同じである。図4aに示すように、この第1実施例によれば、第2のN型拡散領域20におけるN型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図4bに示すように、この第1実施例によれば、オフセット電圧Voのバラツキは±2mV以内であった。1.2第2実施例この第2実施例は、第1実施例で説明したイオン注入の条件を変更したものである。即ち、上記の実施形態に係る製造方法において、半導体基板1を第2のレジストで被覆した後、加速エネルギーが700keV、面密度が1×1014個/cm2である第1の条件と、加速エネルギー180keV、面密度が1×1014個/cm2である第2の条件で、第2のN型拡散領域の形成予定位置にリンをイオン注入する。ここでも、第1の条件によるイオン注入と、第2の条件によるイオン注入とを、例えば、イオン注入装置のチャンバー内で連続して行う。さらに、P型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図2bに示したように、半導体基板1にN領域21とP型ウェル領域70とを形成する。これ以降の工程は、上記の実施形態で説明した通りである。この第2実施例においても、既知のプロセス技術にて配線加工を施した後、図3に示した方法でオフセット電圧Voを測定した。図5aは、本発明の第2実施例における第2のN型拡散領域20の深さ方向の濃度分布を示す図である。図5bは、本発明の第2実施例におけるホール素子50のオフセット電圧Voのバラツキを示す図である。図5aに示すように、この第2実施例によれば、第2のN型拡散領域20におけるN型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図5bに示すように、この第2実施例によれば、オフセット電圧Voのバラツキは±2mV以内であった。1.3第3実施例この第3実施例も、第1実施例で説明したイオン注入の条件を変更したものである。即ち、上記の実施形態に係る製造方法において、半導体基板1を第2のレジストで被覆した後、加速エネルギーが180keV、面密度が2×1014個/cm2の条件で、第2のN型拡散領域の形成予定位置にリンをイオン注入する。ここでは、第1実施例、第2実施例と異なり、イオン注入の条件は1種類である。つまり、第1の条件と第2の条件とによるイオン注入ではなく、単一の条件によるイオン注入である。次に、P型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図2bに示したように、半導体基板1にN領域21とP型ウェル領域70とを形成する。これ以降の工程は、上記の実施形態で説明した通りである。この第3実施例においても、既知のプロセス技術にて配線加工を施した後、図3に示した方法でオフセット電圧Voを測定した。図6aは、本発明の第3実施例における第2のN型拡散領域20の深さ方向の濃度分布を示す図である。図6bは、本発明の第3実施例におけるホール素子50のオフセット電圧Voのバラツキを示す図である。図6aに示すように、この第3実施例によれば、第2のN型拡散領域20におけるN型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図6bに示すように、この第3実施例によれば、オフセット電圧Voのバラツキは±2mV以内であった。1.4第4実施例この第4実施例も、第1実施例で説明したイオン注入の条件を変更したものである。即ち、上記の実施形態に係る製造方法において、半導体基板1を第2のレジストで被覆した後、加速エネルギーが180keV、面密度が4×1014個/cm2の条件で、第2のN型拡散領域の形成予定位置にリンをイオン注入する。この第4実施例は、第3実施例と同じように単一の条件によるイオン注入である。次に、P型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図2bに示したように、半導体基板1にN領域21とP型ウェル領域70とを形成する。これ以降の工程は、上記の実施形態で説明した通りである。この第4実施例においても、既知のプロセス技術にて配線加工を施した後、図3に示した方法でオフセット電圧Voを測定した。図7aは、本発明の第4実施例における第2のN型拡散領域20の深さ方向の濃度分布を示す図である。図7bは、本発明の第4実施例におけるホール素子50のオフセット電圧Voのバラツキを示す図である。図7aに示すように、この第4実施例によれば、第2のN型拡散領域20におけるN型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図7bに示すように、この第4実施例によれば、オフセット電圧Voのバラツキは±2mV以内であった。1.5第5実施例この第5実施例も、第1実施例で説明したイオン注入の条件を変更したものである。即ち、上記の実施形態に係る製造方法において、半導体基板1を第2のレジストで被覆した後、加速エネルギーが180keV、面密度が9×1014個/cm2の条件で、第2のN型拡散領域の形成予定位置にリンをイオン注入する。この第5実施例も、第3、第4実施例と同じように単一の条件によるイオン注入である。次に、P型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図2bに示したように、半導体基板1にN領域21とP型ウェル領域70とを形成する。これ以降の工程は、上記の実施形態で説明した通りである。この第5実施例においても、既知のプロセス技術にて配線加工を施した後、図3に示した方法でオフセット電圧Voを測定した。図8aは、本発明の第5実施例における第2のN型拡散領域20の深さ方向の濃度分布を示す図である。図8bは、本発明の第5実施例におけるホール素子50のオフセット電圧Voのバラツキを示す図である。図8aに示すように、この第5実施例によれば、第2のN型拡散領域20におけるN型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図8bに示すように、この第5実施例によれば、オフセット電圧Voのバラツキは±2mV以内であった。1.6第6実施例この第6実施例も、第1実施例で説明したイオン注入の条件を変更したものである。即ち、上記の実施形態に係る製造方法において、半導体基板1を第2のレジストで被覆した後、加速エネルギーが100keV、面密度が4×1014個/cm2の条件で、第2のN型拡散領域の形成予定位置にリンをイオン注入する。この第6実施例も、第3~第5実施例と同じように単一の条件によるイオン注入である。次に、P型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図2bに示したように、半導体基板1にN領域21とP型ウェル領域70とを形成する。これ以降の工程は、上記の実施形態で説明した通りである。この第6実施例においても、既知のプロセス技術にて配線加工を施した後、図3に示した方法でオフセット電圧Voを測定した。図9aは、本発明の第6実施例における第2のN型拡散領域20の深さ方向の濃度分布を示す図である。図9bは、本発明の第6実施例におけるホール素子50のオフセット電圧Voのバラツキを示す図である。図9aに示すように、この第6実施例によれば、第2のN型拡散領域20におけるN型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図9bに示すように、この第6実施例によれば、オフセット電圧Voのバラツキは±2mV以内であった。1.7第7実施例この第7実施例も、第1実施例で説明したイオン注入の条件を変更したものである。即ち、上記の実施形態に係る製造方法において、半導体基板1を第2のレジストで被覆した後、加速エネルギーが260keV、面密度が4×1014個/cm2の条件で、第2のN型拡散領域の形成予定位置にリンをイオン注入する。この第7実施例も、第3~第6実施例と同じように単一の条件によるイオン注入である。次に、P型ウェル領域を形成するためのボロン等のイオン注入を行ったのち、注入ダメージ回復用の熱処理を施す。これにより、図2bに示したように、半導体基板1にN領域21とP型ウェル領域70とを形成する。これ以降の工程は、上記の実施形態で説明した通りである。この第7実施例においても、既知のプロセス技術にて配線加工を施した後、図3に示した方法でオフセット電圧Voを測定した。図10aは、本発明の第7実施例における第2のN型拡散領域20の深さ方向の濃度分布を示す図である。図10bは、本発明の第7実施例におけるホール素子50のオフセット電圧Voのバラツキを示す図である。図10aに示すように、この第7実施例によれば、第2のN型拡散領域20におけるN型不純物の濃度は、本発明が規定する枠線の範囲内であった。また、図10bに示すように、この第7実施例によれば、オフセット電圧Voのバラツキは±2mV以内であった。1.8比較例次に、本発明の比較例について説明する。図11は、本発明の比較例に係る半導体装置200の構成例を示す断面図である。図11に示すように、この比較例に係る半導体装置200は、本発明の実施形態に係る半導体装置100と異なり、N領域21が設けられていない。このような構造は、上記の実施形態に係る製造方法において、N領域21を形成するためのイオン注入を行わないことで形成することができる。即ち、比較例では、上記の実施形態で説明した製造方法において、半導体基板1を第2のレジストで被覆した後、N領域21を形成するためのイオン注入を行うことなく、P型ウェル領域を形成するためのボロン等のイオン注入を行う。その後、注入ダメージ回復用の熱処理を施す。これにより、図11に示すように、半導体基板1にP型ウェル領域70を形成する。これ以降の工程は、上記の実施形態で説明した通りである。この比較例においても、既知のプロセス技術にて配線加工を施した後、図3に示した方法でオフセット電圧Voを測定した。図12aは、本発明の比較例における第2のN型拡散領域20の深さ方向の濃度分布を示す図である。図12bは、本発明の比較例におけるホール素子50のオフセット電圧Voのバラツキを示す図である。図12aに示すように、この比較例によれば、N領域22と、その直下におけるN型不純物の濃度は、本発明が規定する枠線の範囲外であった。また、図12bに示すように、この比較例によれば、オフセット電圧Voのバラツキは±2mVよりも大きく、±5mV以内であった。1.9まとめ表1は、本発明の第1~第7実施例と比較例とを対比した表である。この表1において、第1の条件第2の条件は、上述したようにN領域21を形成するためのイオン注入の条件のことを示す。また、濃度分布とは、深さ方向におけるN型不純物の濃度分布のことを示す。この濃度分布が、基板表面1aを基点とした場合に、深さ方向で0.3μm以上、0.5μm以下の範囲内で、5×1017個/cm3以上、3×1019個/cm3以下つまり、図5~図10、図12の各図のaに示した枠線の範囲内であれば、枠内と表記し、この範囲外にあれば枠外と表記した。Voバラツキは、オフセット電圧Voのバラツキのことを示す。表1に示すように、不純物濃度の分布を枠内とするためには、N領域21を形成するためのイオン注入工程が必要である。また、このイオン注入工程により、不純物濃度の分布が枠内にあれば、ホール素子50のオフセット電圧Voのバラツキを低減することができる。以上説明したように、本発明の実施形態によれば、第2のN型拡散領域20におけるN型不純物の濃度分布を所定の深さで、所定の濃度となるように即ち、基板表面を基点とした場合に、深さ方向で0.3μm以上、0.5μm以下の範囲内で、5×1017個/cm3以上、3×1019個/cm3以下となるように規定する。これにより、ホール素子50のオフセット電圧Voを低減することができ、そのばらつきを小さくすることができる。従来の技術と比べて、オフセット電圧Voの低減を目的に、例えば補償回路や拡散領域よりも深い溝等、特別な回路構造を追加する必要がないため、コストの増大を抑えつつ、ホール素子50のオフセット電圧Voを低減することができる。2その他の実施形態なお、上記の実施形態では、本発明をホール素子50と周辺回路とを混載した半導体装置に適用する場合について説明した。しかしながら、本発明はこれに限られることはない。本発明は、個別部品所謂、ディスクリートとしてのホール素子50にも適用可能である。この場合は、図1a及びbに示した半導体基板1において、周辺回路を構成するMOSトランジスタ等は存在しない構成となる。このような場合であっても、上記の実施形態と同様に、コストの増大を抑えつつ、ホール素子のオフセット電圧Voを低減することができる。また、上記の実施形態では、本発明の第1導電型がN型である場合について説明した。しかしながら、本発明はこれに限られることはない。第1導電型はP型であってもよい。この場合は、上記の実施形態において、N型がP型になると共にP型がN型になり、N型のホール素子50はP型のホール素子となる。この場合も、上記の実施形態と同様に、コストの増大を抑えつつ、P型のホール素子のオフセット電圧Voを低減することができる。