"制御電極を有する半導体チップと、前記半導体チップの表面に設けられ、当該表面にかかる応力を検出する応力検出用素子とを備え、前記応力検出用素子で検出された応力に基づいて、前記制御電極に印加される制御信号を制御する、半導体装置。請求項1に記載の半導体装置であって、平面視において前記半導体チップの中央部にかかる応力を検出する前記応力検出用素子が、第1応力検出用素子として設けられ、平面視において前記半導体チップの外周部にかかる応力を検出する前記応力検出用素子が、第2応力検出用素子として設けられ、前記第1応力検出用素子で検出された応力と、前記第2応力検出用素子で検出された応力との差分が所定の閾値を超えた場合に、前記制御信号を制御する、半導体装置。請求項2に記載の半導体装置であって、前記半導体チップは平面視矩形状を有し、前記第2応力検出用素子は前記半導体チップのコーナ部に設けられている、半導体装置。請求項1乃至請求項3のいずれかに記載の半導体装置であって、前記応力検出用素子は、前記半導体チップの通電が行われる前後のそれぞれにおいて前記応力を検出し、前記通電の前後のそれぞれにおいて前記応力検出用素子で検出された応力同士の差分が所定の閾値を超えた場合に、前記制御信号を制御する、半導体装置。請求項1乃至請求項4のいずれかに記載の半導体装置であって、前記応力検出用素子は、前記半導体チップの表面にかかる応力に応じて抵抗が変化するピエゾ抵抗素子を含む、半導体装置。請求項5に記載の半導体装置であって、前記ピエゾ抵抗素子は、N型不純物が注入された拡散層を有する、半導体装置。請求項5に記載の半導体装置であって、前記ピエゾ抵抗素子は、P型不純物が注入されたポリシリコン層を有する、半導体装置。請求項1に記載の半導体装置であって、前記半導体チップは、平面視において、前記半導体チップの中央部を分担する中央部制御電極と、当該中央部半導体チップの外周部を分担する外周部制御電極とを含み、前記中央部制御電極に対応する前記応力検出用素子が、第1応力検出用素子として設けられ、前記外周部制御電極に対応する前記応力検出用素子が、第2応力検出用素子として設けられる、半導体装置。請求項1乃至請求項8のいずれかに記載の半導体装置であって、前記半導体チップの裏面とはんだを介して接合された金属製のベース板と、前記ベース板との間に前記半導体チップを内包する樹脂モールドとをさらに備える、半導体装置。請求項1乃至請求項9のいずれかに記載の半導体装置であって、前記半導体チップは、IGBTまたはパワーMOSFETを含む、半導体装置。請求項1乃至請求項9のいずれかに記載の半導体装置であって、前記半導体チップは、ダイオードを含む、半導体装置。a請求項2に記載の半導体チップが形成されたウェハを準備する工程を備え、前記第2応力検出用素子は前記ウェハのダイシングラインの表面に形成され、b前記工程a後、半導体チップを試験する工程と、c前記工程b後、前記ウェハを前記ダイシングラインにおいてダイシングする工程とをさらに備える、半導体装置の試験方法。さて、半導体チップにおいては、その電気的特性を向上させるために、半導体チップを薄厚化する技術が主流となってきている。しかしながら、半導体チップの薄厚化を行うと、半導体チップにかかる応力の面内でのばらつきが影響して、面内における電気的特性のばらつきが大きくなってしまう。そして、電気的特性のばらつきが大きくなると、半導体チップに部分的に大きな電流が流れることから、大きな電流が流れる部分での発熱が大きくなり、半導体装置の寿命が短くなることがあった。また、高温保持試験やパワーサイクル試験での品質劣化が応力によるものか、チップ製造における不良によるものかを区別することができなかった。そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体チップに部分的に大きな電流が流れるのを抑制するともに、試験における応力の影響を排除可能な技術を提供することを目的とする。本発明に係る半導体装置は、制御電極を有する半導体チップと、前記半導体チップの表面に設けられ、当該表面にかかる応力を検出する応力検出用素子とを備える。そして、上述の半導体装置は、前記応力検出用素子で検出された応力に基づいて、前記制御電極に印加される制御信号を制御する。本発明によれば、応力検出用素子で検出された半導体チップの応力に基づいて、スイッチング素子のゲート信号を制御する。したがって、半導体チップの大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。よって、当該部分における発熱が大きくなるのを抑制することができることから、寿命を長くすることができる。<実施の形態1>まず、本発明の実施の形態1に係る半導体装置について説明する前に、これと関連する半導体装置以下、関連半導体装置と呼ぶについて説明する。この関連半導体装置は、低損失で、かつ大電流を制御する代表的なIGBTInsulatedGateBipolarTransistorを含む半導体チップを備えているものとする。このIGBTは、半導体チップとなるウェハの表面側にゲート電極及びエミッタ電極を有し、裏面側にコレクタ電極を有する。次に、一般的なIGBTがターンオンする際の動作について説明する。ゲート-エミッタ間に十分な正の電圧例えば15Vが印加されると、IGBTを構成する表面のMOSFETがターンオンする。このとき、コレクタ側のP層と、それよりも表面側に設けられたドリフト層のN-層との間が順バイアスとなり、P層からN-層へ正孔が注入される。そして、N-層へ注入された正孔のプラス電荷と同じ数の電子が、N-ドリフト層に集中し、N-ドリフト層の低抵抗化電導度変調が生じ、IGBTは電流を通すオン状態となる。次に、IGBTがターンオフする際の動作について説明する。ゲート-エミッタ間に、上述の正の電圧よりも低下させると、上述のMOSFETがターンオフする。このとき、コレクタ側のP層からの正孔注入が停止して、N-ドリフト層が空乏化し、すでに注入されていた正孔はエミッタ側へ流出し、IGBTは電流を遮断するオフ状態となる。上述のオン状態でのN-ドリフト層の低抵抗化電導度変調が、デバイスの低抵抗化を意味し、そのときのコレクタ-エミッタ間の電圧はオン電圧もしくはVCEsatと呼ばれる。上述のターンオンからターンオフに切り替わるときの残留正孔の電流は、電力の無駄な消費、いわゆるスイッチングロスとなる。したがって、IGBTの低抵抗化を行うために、正孔と電子以下総称してキャリアと呼ぶこともあるを、N-ドリフト層内に多く注入させると、ターンオフに切り替わるときにはキャリアの残留によるスイッチングロスが増すことになる。つまり、このオン電圧の低下と、スイッチングロスの低下との間にはトレードオフの関係が存在する。そこで、このようなトレードオフ特性を改善するために、関連半導体装置においては、微細化技術を用いて半導体チップにおけるトランジスタセルの密度を向上させたり、半導体チップ半導体基板を薄厚化したりすることが行われている。具体的には、半導体チップを薄厚化すると、コレクタ-エミッタ間の抵抗オン電圧が下がり、通電時のロスを低減することが可能となる。以上のことから、通電時のロスを低減し、電気的特性を向上させる観点からは、半導体チップ半導体基板を薄厚化することが望ましい。しかし、半導体チップを薄くすると、半導体チップをパッケージに組込む工程、組込み完了後のはんだ付け、及び、樹脂モールド封止を行ったときに、半導体チップに生じる応力が大きくなる。このことは、例えば非特許文献1電気学会合同研究会資料、パワーデバイス電気的特性の機械応力依存、2006年、p3136に記載されている。その結果、以下で説明するように、半導体チップに係る応力が、その電気的特性に顕著に影響することになる。図16は、組み立て過程のはんだ付けが行われた後の半導体チップにかかる応力を示す図である。この図に示されるように、半導体チップが組み立て用のベース板上に置かれ、はんだが溶融している250°Cの状態では、半導体チップにかかる応力はゼロであるが、はんだが冷却され凝固していくにしたがって、応力この場合は圧縮応力が大きくなっていく。図17は、はんだ付けが行われた半導体チップにかかる応力の大きさをシミュレーションにて解析した結果を示す分布図である。この図17の左側の図は、正方形状矩形状の半導体チップ図17の右側の図を上下及び左右で分割した場合に、左上に位置する1/4の半導体チップについての応力の分布を示している。つまり、この図17の左側の図においては、右下側が半導体チップの中央部に対応しており、応力が等圧線のように示されている。この図に示されるように、半導体チップ面内でかかる応力は均一ではなく、半導体チップの中央部が最も応力ここでは圧縮応力が大きく、半導体チップの外周部に向かうに従い応力は低下する。なお、ここでは図示しないが、他の部分右上、左下、右下に位置する1/4の半導体チップについても同様である。図18は、応力が半導体チップの電気的特性に与える影響を示す図である。この図は、例えば、500Mpa程度の応力が半導体チップにかかれば、その半導体チップのオン電圧は3以上変動することを意味している。図19は、オン電圧の変動によって半導体チップのコレクタ-エミッタ間に流れる電流値の変化を示す図である。この図は、例えば、半導体チップにおいて高い圧縮応力を受ける中央部のIGBTでは150Aの電流が流れるのに対し、低い圧縮応力を受ける外周部のIGBTでは、130Aの電流しか流れないことを意味している。以上のことから分かるように、半導体チップの薄厚化を行った場合には、半導体チップの中央部に大きな応力がかかり、半導体チップ面内での応力のばらつきが大きくなるつく結果、半導体チップ面内でのオン電圧のばらつきが大きくなってしまうことがあった。しかも、応力が変動すると、オン電圧だけでなく、ゲート閾値電圧Vthも変動する。このように、半導体チップ面内での電気的特性オン電圧、ゲート閾値電圧がばらつくと、半導体チップに部分的に大きな電流が流れてしまい、大きな電流が流れる部分での発熱が大きくなる。その結果、この場合には半導体装置の寿命が短くなることがあるという問題があった。そこで、本実施の形態に係る半導体装置においては、この問題を解決することが可能となっている。以下、当該半導体装置について詳細に説明する。図1は、本発明の実施の形態1に係る半導体装置が備える半導体チップの構成を示す上面図である。この図に示されるように、この半導体装置は、制御電極であるゲート電極8を有する半導体チップ1を備えている。なお、ここでは、説明の便宜上、半導体チップ1は、ゲート電極5を有するIGBTを含んでいるものとする。半導体チップ1は、その外周部においてIGBTの耐圧を保持する終端領域2と、当該終端領域2に囲まれ、IGBTが形成されたトランジスタセル領域3とを備えている。なお、本実施の形態では、半導体チップ1は、平面視においてX軸方向に伸びる二辺と、Y軸方向に伸びる二辺とを有する正方形状矩形状を有している。トランジスタセル領域3の表面側には、IGBTのエミッタ電極4及び上述のゲート電極5が配設され、トランジスタセル領域3の裏面側には、IGBTのコレクタ電極6が配設されている。半導体チップ1トランジスタセル領域3の表面には、当該表面にかかる応力を検出する応力検出用素子7が設けられている。本実施の形態では、この応力検出用素子7は、半導体チップ1の中央部に囲まれている。上述したように、半導体チップ1の中央部には比較的大きな応力がかかることから、応力検出用素子7を当該中央部に形成することにより、半導体チップ1の表面にかかる応力を良好な感度で検出することができる。なお、応力検出用素子7は、エミッタ電極4、ゲート電極5及びコレクタ電極6とは電気的に絶縁した状態となっている。応力検出用素子7は、半導体チップ1の中央部の表面にかかる応力に応じて抵抗が変化するピエゾ抵抗素子7a,7bを含んでいる。このうち、ピエゾ抵抗素子7aはX軸方向に沿った応力を検出し、ピエゾ抵抗素子7bはY軸方向に沿った応力を検出する。したがって、応力検出用素子7は、X軸方向及びY軸方向の各々の方向に沿った応力を検出することが可能となっている。図2は、ピエゾ抵抗素子7a,7bとして用いられるピエゾ抵抗素子の構成を示す図である。この図2に示されるピエゾ抵抗素子は、平面視において上側及び下側において折り返しを有することにより、縦方向の全長が比較的長くなっている。したがって、当該ピエゾ抵抗素子は、一方向図2における縦方向の感度が高くなっている。本実施の形態では、図2に係るピエゾ抵抗素子が、感度が高い一方向をX軸方向に一致させて、ピエゾ抵抗素子7aとして設けられ、図2に係るピエゾ抵抗素子が、感度が高い一方向をY軸方向に一致させて、ピエゾ抵抗素子7bとして設けられている。図3は、ピエゾ抵抗素子7a,7bにかかる応力と、その抵抗値の変化率との関係を示す図である。この関係を予め取得しておけば、ピエゾ抵抗素子7a,7bの抵抗の変化率を測定することで、半導体チップ1にかかる応力を測定することができる。図1に示される半導体チップ1には、ピエゾ抵抗素子7a,7b応力検出用素子7の抵抗値を測定するための端子8,9,10が設けられている。ここでは、例えば、端子8はグランド端子であり、端子9はX軸方向の応力を検出するピエゾ抵抗素子7aの抵抗測定端子であり、端子10はY軸方向の応力を検出するピエゾ抵抗素子7bの抵抗測定端子である。図4は、本実施の形態に係る半導体装置の回路構成を示す図である。この図に示すように、本実施の形態に係る半導体装置は、負荷部11と、電源12と、制御部13と、スイッチング素子14とが設けられている。本実施の形態では、負荷部11及びスイッチング素子14は半導体チップ1を構成し、スイッチング素子14及びそのゲート電極は、上述のIGBT及びゲート電極5であるものとする。図4に示されるように、負荷部11の一端は電源12と接続されており、負荷部11の他端はスイッチング素子14のコレクタと接続されている。スイッチング素子14のゲート電極は制御部13と接続されており、スイッチング素子14のエミッタは接地されている。スイッチング素子14は、後述する制御部13からのゲート信号に基づいて、半導体チップ1の負荷部11の通電を制御する。本実施の形態に係る半導体装置は、応力検出用素子7で検出された応力に基づいて、スイッチング素子14のゲート電極制御電極に印加されるゲート信号制御信号を制御する。なお、ここでいうゲート信号の制御は、ゲート信号の大きさの変更、または、ゲート信号の停止を含むものとする。本実施の形態では、この制御は、制御部13によって行われる。以下、この制御部13について詳細に説明する。本実施の形態に係る制御部13は、応力検出用素子7での応力に対応する抵抗変化を電圧変化ΔVとして取得する応力取得部13aを備えている。図4の左下には、応力取得部13aの具体的な回路構成の一例が示されている。制御部13は、応力取得部13aを用いて、ピエゾ抵抗素子7a,7bの抵抗値の変化を、例えば電流通電させた状態での電圧変化としてモニタリングすることが可能となっている。制御部13は、応力取得部13aで取得された電圧変化ΔVが、ある一定電圧変化量閾値電圧を超えた場合、つまり、応力検出用素子7で検出された応力が所定の閾値を超えた場合に、スイッチング素子14のゲート信号を制御する。本実施の形態では、制御部13は、ピエゾ抵抗素子7a,7bのいずれか一方の電圧変化が、ある一定電圧変化量閾値電圧を超えた場合に、スイッチング素子14のゲート信号を制御する。以上のような本実施の形態に係る半導体装置によれば、応力検出用素子7で検出された半導体チップ1の応力に基づいてゲート信号を制御する。したがって、半導体チップ1の大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。よって、当該部分における発熱が大きくなるのを抑制することができることから、寿命を長くすることができる。また、半導体チップ1が通電動作中であっても、半導体チップ1にかかる応力を測定することができることから、大電流スイッチング時など過渡的に応力が変化する場合に有効である。また、本実施の形態に係る半導体装置によれば、制御信号制御をしながら試験を行うことができるので、当該試験における応力による影響を排除することができる。なお、本実施の形態では、応力検出用素子7は、ピエゾ抵抗素子7a,7bを含む。したがって、半導体チップ1を製作するフローにおいて、応力検出用素子7も並行して製作することができることから、製造を簡素化することができる。なお、本実施の形態では、半導体チップ1はIGBTを含むものとして説明したが、これに限ったものではなく、パワーMOSFETを含んでもよいし、ダイオードを含んでもよい。これらの場合であっても、上述と同様の効果を得ることができる。なお、本実施の形態に係る半導体チップ1は、パワーデバイスチップに限ったものではなく、LSIなどのチップであってもよい。<実施の形態2>図5は、本発明の実施の形態2に係る半導体装置が備える半導体チップの構成を示す上面図である。なお、本実施の形態に係る半導体装置において、実施の形態1に係る半導体装置の構成要素と類似するものについては同じ符号を付すものとし、以下、実施の形態1と大きく異なる部分を中心に説明する。図5に示されるように、本実施の形態では、平面視において半導体チップ1の中央部にかかる応力を検出する上述の応力検出用素子7が、第1応力検出用素子7-1として設けられている。また、平面視において半導体チップ1の外周部にかかる応力を検出する上述の応力検出用素子7が、第2応力検出用素子7-2として設けられている。この第2応力検出用素子7-2は、半導体チップ1のコーナ部に設けられている。第1及び第2応力検出用素子7-1,7-2の各々は、IGBTの主電極であるエミッタ電極4、ゲート電極5及びコレクタ電極6とは電気的に絶縁した状態となっている。同図5に示される半導体チップ1には、第1応力検出用素子7-1のピエゾ抵抗素子7-1a,7-1bの抵抗値、及び、第2応力検出用素子7-2のピエゾ抵抗素子7-2a,7-2bの抵抗値を測定するための端子24,25,26,27,28が設けられている。ここでは、例えば、端子24はグランド端子であり、端子25はX軸方向の応力を検出するピエゾ抵抗素子7-1aの抵抗測定端子であり、端子26はY軸方向の応力を検出するピエゾ抵抗素子7-1bの抵抗測定端子である。同様に、端子27はX軸方向の応力を検出するピエゾ抵抗素子7-2aの抵抗測定端子であり、端子28はY軸方向の応力を検出するピエゾ抵抗素子7-2bの抵抗測定端子である。図6は、本実施の形態に係る半導体装置の回路構成を示す図である。この半導体装置は、第1応力検出用素子7-1で検出された応力と、第2応力検出用素子7-2で検出された応力との差分が所定の閾値を超えた場合に、スイッチング素子14のゲート電極に印加されるゲート信号を制御する。なお、ここでいうゲート信号の制御は、ゲート信号の大きさの変更、または、ゲート信号の停止を含むものとする。本実施の形態では、この制御は、制御部13によって行われる。以下、この制御部13について詳細に説明する。本実施の形態に係る制御部13は、第1応力検出用素子7-1での応力に対応する抵抗変化を電圧変化ΔV1として取得する応力取得部13bと、第2応力検出用素子7-2での応力に対応する抵抗変化を電圧変化ΔV2として取得する応力取得部13cとを備えている。図6の左下及び右下には、応力取得部13b,13cの具体的な回路構成の一例がそれぞれ示されている。制御部13は、応力取得部13b,13cを用いて、ピエゾ抵抗素子7-1a,7-1b,7-2a,7-2bの抵抗値の変化を、例えば電流通電させた状態での電圧変化としてモニタリングすることが可能となっている。制御部13は、応力取得部13bで取得された電圧変化ΔV1と、応力取得部13cで取得された電圧変化ΔV2との差分|ΔV1-ΔV2|が、ある一定電圧変化量閾値電圧を超えた場合に、スイッチング素子14のゲート信号を制御する。つまり、制御部13は、第1応力検出用素子7-1で検出された応力と、第2応力検出用素子7-2で検出された応力との差の差分が、所定の閾値を超えた場合に、スイッチング素子14のゲート信号を制御する。本実施の形態では、制御部13は、ピエゾ抵抗素子7-1a,7-1b,7-2a,7-2bの電圧のうち、同一方向に沿った応力に係る電圧同士の差分が、ある一定電圧変化量閾値電圧を超えた場合に、スイッチング素子14のゲート信号を制御する。例えば、半導体チップ1の中央部に設けられたX軸方向のピエゾ抵抗素子7-1aの電圧と、半導体チップ1の外周部に設けられたX軸方向のピエゾ抵抗素子7-2aの電圧との差分が、ある一定電圧変化量閾値電圧を超えた場合に、スイッチング素子14のゲート信号を制御する。以上のような本実施の形態に係る半導体装置によれば、半導体チップ1が通電動作中であっても、半導体チップ1にかかる応力を測定することができる。また、半導体チップ1面内での応力を測定することができることから、電気的特性のばらつきを抑制することができる。つまり、半導体チップ1の大きな応力がかかる部分に、大きな電流が流れるのを、実施の形態1よりも確実に抑制することができる。また、本実施の形態では、第2応力検出用素子7-2が、半導体チップ1のコーナ部に設けられている。このコーナ部には、上述したように大きな応力がかかることから、半導体チップ1面内での応力のばらつきを検出する感度を高めることができる。<実施の形態3>実施の形態1では、応力検出用素子7は、半導体チップ1の通電動作中において、半導体チップ1にかかる応力を検出することにより、半導体チップ1の電気的特性のばらつき等を抑制することを目的とした。それに対し、本発明の実施の形態3では、応力検出用素子7は、半導体チップ1の通電動作中ではなく、半導体チップ1の通電が行われる前後のそれぞれにおいて応力を検出する。例えば、半導体チップ1の通電が行われる前に、応力検出用素子7のピエゾ抵抗素子7a,7bの抵抗値つまり応力を測定した後、半導体チップ1の通電を伴う信頼性試験、例えば、長時間通電試験やパワーサイクル試験を行う。そして、その試験後に、応力検出用素子7のピエゾ抵抗素子7a,7bの抵抗値つまり応力を測定する。そして、その通電の前後のそれぞれにおいて応力検出用素子7で検出された応力同士の差分が所定の閾値を超えた場合に、スイッチング素子14のゲート信号を制御する。このような本実施の形態に係る半導体装置によれば、信頼性試験等において半導体チップ1と基板とを接合するはんだにクラックが入った場合、その際に生じる応力の急峻な変化を検出することができる。したがって、当該はんだにクラックが入ったか否かを感知することができる。また、応力差がある一定値を超えた場合には、製品寿命と判断することができる。また、信頼性試験における品質劣化が応力によるものか、チップ製造における不良によるものかを区別することができる。なお、ここでは、実施の形態1に適用した場合について説明したが、実施の形態2に適用しても同様の効果を得ることができる。<実施の形態4>図7は、ピエゾ抵抗素子が有する抵抗の種類と、その抵抗係数との関係を示す図である。この図において、抵抗係数が大きければ大きいほど、感度が高いことを意味する。これまでの実施の形態においては、応力検出用素子7,7-1,7-2以下応力検出用素子7等と呼ぶに含まれるピエゾ抵抗素子7a,7b,7-1a,7-1b,7-2a,7-2b以下ピエゾ抵抗素子7a等と呼ぶについては詳細に述べなかった。本発明の実施の形態4では、ピエゾ抵抗素子7a等の構成が特定されている。図7に示されるように、ピエゾ抵抗素子7a等が、N型不純物が注入された拡散層32を有する場合には、応力検出感度が高くなる。したがって、本実施の形態4では、ピエゾ抵抗素子7a等は、N型不純物が注入された拡散層32を有している。例えば、図8に示されるように、半導体チップ1が設けられた、P型シリコンからなるウェハ31表面に、N型不純物を注入して拡散層32を形成し、その拡散層32上に絶縁膜33を形成し、拡散層32を部分的に露出する穴を絶縁膜33に形成することにより、ピエゾ抵抗素子7a等を形成する。また、図7に示されるように、ピエゾ抵抗素子7a等が、P型不純物が注入されたポリシリコン層36を有する場合には、応力検出感度が高くなる。したがって、本実施の形態では、ピエゾ抵抗素子7a等は、P型不純物が注入されたポリシリコン層36を有している。例えば、図9に示されるように、半導体チップ1が設けられた、シリコンからなるウェハ31表面上に、絶縁膜35を介してP型不純物がドープされたポリシリコン層36を形成し、それを囲う絶縁膜35を形成し、当該ポリシリコン層36を部分的に露出する穴を上側の絶縁膜35に形成することにより、ピエゾ抵抗素子7a等を形成する。図10は、上述の拡散層32を有するピエゾ抵抗素子7a等の抵抗値と温度との関係を示す図であり、図11は、上述のポリシリコン層36を有するピエゾ抵抗素子7a等の抵抗値と温度との関係を示す図である。上述の拡散層32を有するピエゾ抵抗素子7a等では、拡散層32は接続を持つため、図10に示されるように、250°C以上の高温状態での抵抗の温度依存性が多少不安定となる。それに対し、上述のポリシリコン層36を有するピエゾ抵抗素子7a等では、拡散層32のように接合を持たないので、図11に示されるように、250°C以上の高温状態での抵抗の温度依存性が安定する。したがって、拡散層32を有するピエゾ抵抗素子7a等では、例えば、高温状態での応力評価モールド形成、はんだ付け、高温信頼性試験において応力検出感度の向上が見込まれる。<実施の形態5>図12は、本発明の実施の形態5に係る半導体装置が備える半導体チップの構成を示す上面図である。なお、本実施の形態に係る半導体装置において、実施の形態1に係る半導体装置の構成要素と類似するものについては同じ符号を付すものとし、以下、実施の形態1と大きく異なる部分を中心に説明する。図12に示されるように、本実施の形態に係る半導体チップ1は、平面視において、半導体チップ1の中央部に設けられた中央部半導体チップ1a中央部側のトランジスタセル領域3と、当該中央部半導体チップ1aの外周部に設けられた外周部半導体チップ1b外周部側のトランジスタセル領域3とを含んでいる。そして、半導体チップ1は、これに合わせて、中央部半導体チップ1aを分担する中央部セル対応ゲート電極5a中央部制御電極と、外周部半導体チップ1bを分担する外周部セル対応ゲート電極5b外周部制御電極とを含んでいる。また、本実施の形態では、中央部セル対応ゲート電極5aに対応し、中央部半導体チップ1aにかかる応力を検出する応力検出用素子が、第1応力検出用素子7-3として設けられている。また、外周部セル対応ゲート電極5bに対応し、外周部半導体チップ1bかかる応力を検出する応力検出用素子が、第2応力検出用素子7-4として設けられている。この第2応力検出用素子7-4は、半導体チップ1のコーナ部に設けられている。第1及び第2応力検出用素子7-3,7-4の各々は、IGBTの主電極であるエミッタ電極4、ゲート電極55a,5b及びコレクタ電極6とは電気的に絶縁した状態となっている。同図12に示される半導体チップ1には、第1応力検出用素子7-3のピエゾ抵抗素子7-3a,7-3bの抵抗値、及び、第2応力検出用素子7-4のピエゾ抵抗素子7-4a,7-4bの抵抗値を測定するための端子41,42,43,44,45が設けられている。ここでは、例えば、端子41はグランド端子であり、端子42はX軸方向の応力を検出するピエゾ抵抗素子7-3aの抵抗測定端子であり、端子43はY軸方向の応力を検出するピエゾ抵抗素子7-3bの抵抗測定端子である。同様に、端子44はX軸方向の応力を検出するピエゾ抵抗素子7-4aの抵抗測定端子であり、端子45はY軸方向の応力を検出するピエゾ抵抗素子7-4bの抵抗測定端子である。本実施の形態では、中央部半導体チップ1aに対応する負荷部11の通電を制御するスイッチング素子14が、第1スイッチング素子14aとして設けられ、外周部半導体チップ1bに対応する負荷部11の通電を制御するスイッチング素子14が、第2スイッチング素子14bとして設けられている。そして、第1応力検出用素子7-3で検出された応力に基づいて、第1スイッチング素子14aのゲート信号を制御するとともに、第2応力検出用素子7-4で検出された応力に基づいて、第2スイッチング素子14bのゲート信号を制御する。つまり、本実施の形態では、図4に示した回路が2つ並存しているものとなっている。以上のような本実施の形態に係る半導体装置によれば、半導体チップ1面内の応力に応じて変動する電気的特性のばらつきを、より確実に抑制することができる。したがって、半導体チップ1の特定部において大きな電流が流れるのを、実施の形態1よりも確実に抑制することができる。<実施の形態6>図13は、本発明の実施の形態6に係る半導体装置の一部の構成を示す断面図である。図に示されるように、当該半導体装置は、半導体チップ1の裏面とはんだ61を介して接合された金属製ここでは銅製のベース板62と、ベース板62との間に半導体チップ1を内包する樹脂モールド63とを備えている。なお、ここでは、便宜上、半導体チップ1と接続されるワイヤーボンドは省略している。図14は、図13に示される構成を形成する工程と、半導体チップ1にかかる応力圧縮応力との関係を示す図である。この図14に示されるように、ベース板62、はんだ61及び半導体チップ1の互いの強度差によって生じる応力と、樹脂モールド63及び半導体チップ1の互いの強度差によって生じる応力とが累積されて非常に強い応力となる。それに対し、これまでの実施の形態で説明した半導体装置によれば、上述したように、半導体チップ1の大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。したがって、本実施の形態のように、半導体チップ1に強い応力が生じる構成には特に有効である。<実施の形態7>本発明の実施の形態7では、半導体装置の試験方法に関するものである。ここでは、まず、実施の形態2に係る半導体チップ1に類似する、本実施の形態に係る半導体チップ1が形成されたウェハを準備する。図15は、当該ウェハを示す図である。この図に示されるように、本実施の形態では、第2応力検出用素子7-2は、ウェハのダイシングライン71の表面に形成されている。また、本実施の形態では、上述の端子24,72,28も、ダイシングライン71の表面に形成されている。本実施の形態は、上述のウェハを準備した後、半導体チップ1を試験する。その試験後に、ウェハをダイシングライン71においてダイシングする。以上のような本実施の形態に係る半導体装置の試験方法によれば、第2応力検出用素子7-2を、無効領域であるダイシングライン71の表面に形成する。したがって、面積効率を向上させることができる。なお、本実施の形態では、端子73,74,75もダイシングライン71の表面に形成することから、面積効率をより向上させることができる。"