"第1の配線、第2の配線、第3の配線、第4の配線と、複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、前記第1乃至第3の配線は平行であり、前記第1の配線と前記第4の配線は直交し、前記記憶セルの少なくとも1つは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび第1のキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートは前記第1の配線に接続し、前記第1のキャパシタの他方の電極は前記第2の配線に接続し、前記第1のトランジスタのソースおよび前記第2のトランジスタのソースは前記第4の配線に接続し、前記第2のトランジスタのドレインは前記第3の配線に接続し、前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、前記第1乃至第3の配線は平行であり、前記第1の配線と前記第4の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび第1のキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートは前記第1の配線に接続し、前記第1のキャパシタの他方の電極は前記第2の配線に接続し、前記第1のトランジスタのソースおよび前記第2のトランジスタのソースは前記第4の配線に接続し、前記第2のトランジスタのドレインは前記第3の配線に接続し、前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび第2のキャパシタの一方の電極に接続し、前記第3のトランジスタのゲートは前記第3の配線に接続し、前記第3のトランジスタのソースおよび前記第4のトランジスタのソースは前記第4の配線に接続し、前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線、第5の配線、第6の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、前記第1乃至第5の配線は平行であり、前記第1の配線と前記第6の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび第1のキャパシタの一方の電極に接続し、前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび第2のキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートは前記第1の配線に接続し、前記第1のキャパシタの他方の電極は前記第2の配線に接続し、前記第3のトランジスタのゲートは前記第3の配線に接続し、前記第2のキャパシタの他方の電極は前記第4の配線に接続し、前記第2のトランジスタのドレインおよび前記第4のトランジスタのドレインは前記第5の配線に接続し前記第1のトランジスタのソース、前記第2のトランジスタのソース、前記第3のトランジスタのソースおよび前記第4のトランジスタのソースは前記第6の配線に接続し、前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、前記第1乃至第4の配線は平行であり、前記第1の配線と前記第5の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極および前記第3のトランジスタのソースに接続し、前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび第2のキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートは前記第1の配線に接続し、前記第1のキャパシタの他方の電極は前記第2の配線に接続し、前記第3のトランジスタのゲートは前記第3の配線に接続し、前記第2のキャパシタの他方の電極は前記第4の配線に接続し、前記第2のトランジスタのドレインは前記第4のトランジスタのソースに接続し、前記第1のトランジスタの導電型は前記第3のトランジスタの導電型と同じであり、前記第2のトランジスタの導電型は前記第4のトランジスタの導電型と同じであり、前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、前記第1乃至第3の配線は平行であり、前記第1の配線と前記第4の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極および前記第3のトランジスタのソースに接続し、前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび前記第2のキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートは前記第1の配線に接続し、前記第1のキャパシタの他方の電極および前記第3のトランジスタのゲートは前記第2の配線に接続し、前記第2のキャパシタの他方の電極は前記第3の配線に接続し、前記第2のトランジスタのドレインは前記第4のトランジスタのソースに接続し前記第1のトランジスタの導電型は前記第3のトランジスタの導電型と同じであり、前記第2のトランジスタの導電型は前記第4のトランジスタの導電型と同じであり、前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。前記第2のトランジスタの導電型がPチャネル型であることを特徴とする請求項1乃至5に記載の半導体メモリ装置。上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを必要十分に満たすものはなかった。メモリ装置においては、低消費電力が求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、メモリ装置においては、書き換え回数の制限がないことが好ましく、10億回以上の書き換えができることが望まれる。もちろん、集積度の高いことも必要である。この点、DRAMは常時、リーク電流を生じ、リフレッシュをおこなっているため消費電力の点で難があった。一方、SRAMでは、1つの記憶セルに6つのトランジスタを有するため集積度を上げられないという別の問題がある。また、FGNVMにおいては消費電力や集積度の点では問題はなかったが、書き換え回数が10万回以下であった。上記に鑑み、記憶セルで記憶保持のために使用される電力をDRAMよりも削減すること、記憶セルに用いるトランジスタの数を5つ以下とすること、書き換え回数を100万回以上とすること、という3つの条件を同時に克服することが第一の課題となる。また、電力の供給がない状態で、データを10時間以上、好ましくは、100時間以上保持することと、書き換え回数を100万回以上とすること、という2つの条件を同時に克服することが第二の課題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の90となる時間と定義する。本発明では、上記の課題に加えて、新規の半導体装置、特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置の駆動方法、特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置の作製方法、特に、半導体メモリ装置の作製方法を提供することを課題とする。本発明は、上記の課題の少なくとも一を解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。また、本明細書では、マトリクスにおいて直交するとは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、マトリクスにおいて平行であるとは、2つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。本発明の一態様は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ読み出しトランジスタおよび、キャパシタで1つの記憶セルを構成する。読み出しトランジスタの導電型は書き込みトランジスタの導電型と異なるものとする。例えば、書き込みトランジスタがNチャネル型であれば、読み出しトランジスタはPチャネル型とする。また、これらに接続する配線として、書き込みワード線、ビット線、読み出しワード線という少なくとも3種類の配線を用意する。そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、キャパシタの他方の電極を読み出しワード線に接続する。書き込みトランジスタのオフ状態Nチャネル型にあっては、ゲートの電位がソース、ドレインのいずれよりも低い状態でのソースとドレイン間のリーク電流は、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-21A以下、あるいは85°Cで1×10-20A以下であることが望ましい。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、酸化物半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタの材料として、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが3電子ボルト以上、好ましくは、3電子ボルト以上3.6電子ボルト未満であるものが望ましい。また、電子親和力が4電子ボルト以上、好ましくは、4電子ボルト以上4.9電子ボルト未満であるものが望ましい。特に、ガリウムとインジウムを有する酸化物は、本発明の目的には好適である。このような材料において、さらに、ドナーあるいはアクセプタに由来するキャリア濃度が1×10-14cm-3未満、好ましくは、1×10-11cm-3未満であるものが望ましい。読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また、読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイッチングスピードが10nsec以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流ゲートとソースあるいはゲートとドレイン間のリーク電流が極めて低いことが求められ、また、キャパシタも内部リーク電流電極間のリーク電流が低いことが求められる。いずれのリーク電流も、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-21A以下であることが望ましい。また、読み出しトランジスタのゲートの電位は、読み出しワード線の電位に応じて変化するが、その結果、読み出しトランジスタのゲート容量が変動することがある。すなわち、読み出しトランジスタがオフ状態である場合より、オン状態である場合の方がゲート容量が大きくなることがある。ゲート容量の変動が、キャパシタの容量よりも大きいと、記憶セルを動作させる上で問題を生じる。したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは2倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は10fF以下とすることが望ましい。書き込みワード線、ビット線、読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線とビット線は直交し、書き込みワード線と読み出しワード線は平行であることが望ましい。図1Aに、上記の構造を有する記憶セルの例を図示する。ここでは、第n行第m列の記憶セルを例にして説明する。n、mは自然数とすればよい。図1Aでは、書き込みトランジスタWTrn,mと読み出しトランジスタRTrn,mとキャパシタCn,mからなる記憶セルが示されている。ここで、書き込みトランジスタWTrn,mのドレインは読み出しトランジスタRTrn,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタWTrn,mのゲートは書き込みワード線Qnに、書き込みトランジスタWTrn,mのソースと読み出しトランジスタRTrn,mのソースはビット線Rmに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。また、読み出しトランジスタRTrn,mのドレインはバイアス線Snに接続されている。図1Aでは、書き込みワード線Qnと読み出しワード線Pn、バイアス線Snは平行である。そして、書き込みワード線Qnとビット線Rmは直交する。図1Bは第n行第m列n、mは2以上の自然数の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり3本、1列あたり1本の配線が必要であるので、N行M列のマトリクスでは3NM本の配線が必要である。図1Aに示す記憶セルでは、書き込みワード線Qnに適切な電位を与えることによって、書き込みトランジスタWTrn,mをオン状態とする。その際のビット線Rmの電位により、書き込みトランジスタWTrn,mのドレインに電荷が注入される。この際の電荷の注入量は、ビット線Rmの電位、読み出しトランジスタRTrn,mのゲート容量、キャパシタCn,mの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。次に、書き込みワード線Qnに別の適切な電位を与えることによって、書き込みトランジスタWTrn,mをオフ状態とする。この場合でも、書き込みトランジスタWTrn,mのドレインの電荷はそのまま保持される。読み出す際には、読み出しワード線Pn、バイアス線Sn等に適切な電位を与え、読み出しトランジスタRTrn,mがどのような状態となるかをモニターすることによって、書き込まれたデータを知ることができる。上記構成において、隣接する行でバイアス線を共有してもよい。図5に、上記の構造を有する記憶セルの例を図示する。ここでは、第2n-1行第m列の記憶セルと隣接する第2n行第m列n、mは自然数の記憶セルを例にして説明する。図5では、書き込みトランジスタWTr2n-1,mと読み出しトランジスタRTr2n-1,mとキャパシタC2n-1,mからなる第2n-1行第m列の記憶セルと、書き込みトランジスタWTr2n,mと読み出しトランジスタRTr2n,mとキャパシタC2n,mからなる第2n行第m列の記憶セルが示されている。書き込みトランジスタWTr2n-1,mのドレインは読み出しトランジスタRTr2n-1,mのゲートおよびキャパシタC2n-1,mの一方の電極に接続されている。同様に、書き込みトランジスタWTr2n,mのドレインは読み出しトランジスタRTr2n,mのゲートおよびキャパシタC2n,mの一方の電極に接続されている。さらに、書き込みトランジスタWTr2n-1,mのゲートは書き込みワード線Q2n-1に、書き込みトランジスタWTr2n,mのゲートは書き込みワード線Q2nに、キャパシタC2n-1,mの他方の電極は読み出しワード線P2n-1に、キャパシタC2n,mの他方の電極は読み出しワード線P2nに、読み出しトランジスタRTr2n-1,mのドレインと読み出しトランジスタRTr2n,mのドレインはバイアス線Snに、書き込みトランジスタWTr2n-1,mのソース、書き込みトランジスタWTr2n,mのソース、読み出しトランジスタRTr2n-1,mのソース、読み出しトランジスタRTr2n,mのソースはビット線Rmに、それぞれ接続されている。以上から明らかなように、2行あたり5本、1列あたり1本の配線が必要であるので、2N行M列のマトリクスでは5NM本の配線が必要である。図1の半導体メモリ装置では、同じ規模のマトリクスで6NM本の配線が必要である。このように、隣接する行でバイアス線を共有することにより、図1の構成よりも配線数を減らすことができる。また、上記図1の構成におけるバイアス線を隣接する書き込みワード線で代用してもよい。図6Aに、上記の構造を有する記憶セルの例を図示する。ここでは、第n行第m列n、mは自然数の記憶セルを例にして説明する。図6Aでは、書き込みトランジスタWTrn,mと読み出しトランジスタRTrn,mとキャパシタCn,mからなる記憶セルが示されている。書き込みトランジスタWTrn,mのドレインは読み出しトランジスタRTrn,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタWTrn,mのゲートは書き込みワード線Qnに、書き込みトランジスタWTrn,mのソースと読み出しトランジスタRTrn,mのソースはビット線Rmに、読み出しトランジスタRTrn,mのドレインは1行下の書き込みワード線Qn1に、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図6Bは第n行第m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり2本、1列あたり1本の配線が必要であるので、マトリクスの端の部分も考慮すると、N行M列のマトリクスでは2NM1本の配線が必要である。このように、図1の構成におけるバイアス線を隣接する書き込みワード線で代用することにより、図1の構成よりも、さらに配線数を減らすことができる。本発明の別の一態様は、上記図1に用いるものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は互いに異なるものとし、例えば、書き込みトランジスタがNチャネル型であれば読み出しトランジスタはPチャネル型である。すなわち、第1の書き込みトランジスタのドレインは第1のキャパシタの一方の電極、および第1の読み出しトランジスタのゲートに接続し、第2の書き込みトランジスタのドレインは第2のキャパシタの一方の電極、および第2の読み出しトランジスタのゲートに接続する。また、第1の書き込みトランジスタのドレインは第2の書き込みトランジスタのソースと接続し、第1の読み出しトランジスタのドレインは第2の読み出しトランジスタのソースと接続する。さらに、第1の書き込みトランジスタのゲートは、第1の書き込みワード線に、第2の書き込みトランジスタのゲートは、第2の書き込みワード線に、第1のキャパシタの他方の電極は、第1の読み出しワード線に、第2のキャパシタの他方の電極は、第2の読み出しワード線に、それぞれ接続する。また、第1の書き込みトランジスタのソースと第1の読み出しトランジスタのソースはビット線に接続してもよい。なお、第1の書き込みトランジスタのソースとビット線の間、あるいは、第1の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、1つ以上のトランジスタが挿入されてもよい。第1の書き込みワード線、第2の書き込みワード線、第1の読み出しワード線、第2の読み出しワード線は、互いに平行であり、また、ビット線とは直交する。図16Aに、上記の構造を有する記憶ユニットの例を図示する。ここで示される記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各1つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタWTr1と読み出しトランジスタRTr1とキャパシタC1からなる第1の記憶セル、書き込みトランジスタWTr2と読み出しトランジスタRTr2とキャパシタC2からなる第2の記憶セル、書き込みトランジスタWTr3と読み出しトランジスタRTr3とキャパシタC3からなる第3の記憶セル、という3つの記憶セルよりなる記憶ユニットが示されている。それぞれの記憶セルにおける書き込みトランジスタのドレインはキャパシタの一方の電極と読み出しトランジスタのゲートに接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードF1、F2、F3という。書き込みトランジスタWTr1のドレインは書き込みトランジスタWTr2のソースと接続し、読み出しトランジスタRTr1のドレインは読み出しトランジスタRTr2のソースと接続する。さらに、書き込みトランジスタWTr2のドレインは書き込みトランジスタWTr3のソースと接続し、読み出しトランジスタRTr2のドレインは読み出しトランジスタRTr3のソースと接続する。この例では、読み出しトランジスタRTr3のドレインはバイアス線Sに接続される。読み出しトランジスタRTr3のドレインとバイアス線Sの間に1つ以上のトランジスタを有してもよい。また、書き込みトランジスタWTr1のソースと読み出しトランジスタRTr1のソースは、ビット線Rと接続する。書き込みトランジスタWTr1、WTr2、WTr3のゲートは、それぞれ、書き込みワード線Q1、Q2、Q3に接続する。キャパシタC1、C2、C3の他方の電極は、読み出しワード線P1、P2、P3に接続する。書き込みワード線Q1、Q2、Q3と、読み出しワード線P1、P2、P3は互いに平行であり、また、ビット線Rと直交する。なお、バイアス線Sを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは、直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。このように、3つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。図16Aでは記憶ユニットに3つの記憶セルを設ける例を示したが、1つの記憶ユニットをより多くの記憶セルで構成してもよい。例えば、1つの記憶ユニットを16個、32個といった記憶セルで構成してもよい。このような構造は、フラッシュメモリのNAND構造と同様のものである。図16Aのように記憶セルを直列に接続することにより、より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。例えば、最小加工線幅をFとしたときに、半導体メモリ装置における単位記憶セルあたりの面積を12F2、あるいはそれ以下まで低減できる。図16Aに示す回路図は、半導体メモリ装置に用いられる1つの記憶ユニットであるが、半導体メモリ装置は、これらの記憶ユニットをマトリクス状に構成して得られる。図19にその例を示す。ここでは、第n行第m-1列、第n行第m列、第n行第m1列、第n行第m2列、第n1行第m-1列、第n1行第m列、第n1行第m1列、第n1行第m2列、という8つの記憶ユニット、24個の記憶セルが示されている。第n行第m列の記憶ユニットには、書き込みワード線Q1n、Q2n、Q3n、読み出しワード線P1n、P2n、P3n、バイアス線Sn、ビット線Rmが設けられる。他の記憶ユニットでも同様である。本発明の別の一態様は、図16Aに示されるものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。すなわち、第1の書き込みトランジスタのドレインは第1のキャパシタの一方の電極、および第1の読み出しトランジスタのゲートに接続し、第2の書き込みトランジスタのドレインは第2のキャパシタの一方の電極、および第2の読み出しトランジスタのゲートに接続し、第3の書き込みトランジスタのドレインは第3のキャパシタの一方の電極、および第3の読み出しトランジスタのゲートに接続する。また、第1の書き込みトランジスタのドレインは第2の書き込みトランジスタのソースと接続し、第1の読み出しトランジスタのドレインは第2の読み出しトランジスタのソースと接続する。同様に、第2の書き込みトランジスタのドレインは第3の書き込みトランジスタのソースと接続し、第2の読み出しトランジスタのドレインは第3の読み出しトランジスタのソースと接続する。さらに、第1の書き込みトランジスタのゲートは、第1の書き込みワード線に、第1のキャパシタの他方の電極と第2の書き込みトランジスタのゲートは、第2の書き込みワード線に、第2のキャパシタの他方の電極と第3の書き込みトランジスタのゲートは、第3の書き込みワード線に接続する。また、第1の書き込みトランジスタのソースと第1の読み出しトランジスタのソースはビット線に接続してもよい。なお、第1の書き込みトランジスタのソースとビット線の間、あるいは、第1の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、1つ以上のトランジスタが挿入されてもよい。第1の書き込みワード線、第2の書き込みワード線、第3の書き込みワード線は、互いに平行であり、また、ビット線とは直交する。図16Bに、上記の構造を有する記憶ユニットの例を図示する。図16Bでは、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各1つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタWTr1と読み出しトランジスタRTr1とキャパシタC1からなる第1の記憶セル、書き込みトランジスタWTr2と読み出しトランジスタRTr2とキャパシタC2からなる第2の記憶セル、書き込みトランジスタWTr3と読み出しトランジスタRTr3とキャパシタC3からなる第3の記憶セル、という3つの記憶セルよりなる記憶ユニットが示されている。それぞれの記憶セルにおける書き込みトランジスタのドレインとキャパシタの一方の電極、読み出しトランジスタのゲートは接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードF1、F2、F3という。書き込みトランジスタWTr1のドレインは書き込みトランジスタWTr2のソースと接続し、読み出しトランジスタRTr1のドレインは読み出しトランジスタRTr2のソースと接続する。さらに、書き込みトランジスタWTr2のドレインは書き込みトランジスタWTr3のソースと接続し、読み出しトランジスタRTr2のドレインは読み出しトランジスタRTr3のソースと接続する。この例では、読み出しトランジスタRTr3のドレインはバイアス線Sに接続される。読み出しトランジスタRTr3のドレインとバイアス線Sの間に1つ以上のトランジスタを有してもよい。また、書き込みトランジスタWTr1のソースと読み出しトランジスタRTr1のソースは、ビット線Rと接続する。書き込みトランジスタWTr1、WTr2、WTr3のゲートは、それぞれ、書き込みワード線Q1、Q2、Q3に接続する。キャパシタC1、C2の他方の電極も、それぞれ、書き込みワード線Q2、Q3に接続する。また、キャパシタC3の他方の電極は、読み出しワード線Pに接続する。書き込みワード線Q1、Q2、Q3、読み出しワード線Pは互いに平行であり、また、ビット線Rと直交する。なお、バイアス線Sを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。図16Aに示される記憶ユニットと同様に、3つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。加えて、図16Bに示される構成では、図16Aに示される構成で必要な読み出しワード線の一部を書き込みワード線で代用することによる面積の削減効果もある。以上のような効果により、例えば、半導体メモリ装置における単位記憶セルあたりの面積を9F2、あるいはそれ以下まで低減できる。以上、課題解決手段としていくつかの構成を示したが、本明細書では、それ以外の解決手段も開示している。また、上記の構成やその他の本明細書に開示された解決手段に、当業者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段は上記の3つの構成に限られるものではない。上記の構成のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも書き込みトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。すなわち、上記の構成の半導体メモリ装置は実質的に書き換えの制限がない。また、データの保存できる期間に関しても、上記の構成の半導体メモリ装置は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を10時間以上、好ましくは100時間以上保持できる。さらには、条件を改善することにより、1ヶ月以上、あるいは1年以上保持できる。リークにより電荷が減少した場合は、従来のDRAMと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、1ヶ月に1度とか1年に1度とかとなる。従来のDRAMで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。なお、上記の構成の半導体メモリ装置では、データを読み出す操作により、データが消えることがない。従来、このような特徴はSRAMで実現できるものであったが、上記の構成の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のSRAMより少なく、5つ以下、典型的には2つである。しかも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。集積度に関しては、上記の構成の半導体メモリ装置では、記憶セルに必要な容量の絶対値を低減させることができる。例えば、DRAMにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、少なくとも30fFの容量が必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと1つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。そのため、DRAMでは特殊な形状や材料を用いて大きな容量を形成する必要があった。これに対し、上記の構成の半導体メモリ装置では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、そのことは読み出しトランジスタのゲート容量が小さくなることを意味するので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。さらに、上記の構成を有する半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない。FGNVMのうち、いわゆるフラッシュメモリ特にNANDは集積度の点でSRAMやDRAMより有利であったが、一部でもデータの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、上記の構成を有する半導体メモリ装置では行ごとの書き込み書き換えであるので、必要最小限の操作で完了する。また、FGNVMにおいては、書き込み時のフローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、4段階2ビット程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。これに対し、上記の構成を有する構成では、キャパシタへの電荷の蓄積が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを0.5ボルト以下にできる。このため、より狭い電圧範囲において、より多くのデータを1つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、4ビット16段階のデータの書き込みや読み出しに際して、使用する電圧を10ボルト以下とできる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう。実施の形態1本実施の形態では、図4を用いて、図1AおよびBに示す半導体メモリ装置の動作の例について説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタ等のさまざまな特性によって、あるいは実施者の都合によって変更される。また、図1に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTrn,mはNチャネル型、読み出しトランジスタRTrn,mをPチャネル型とする。書き込みトランジスタWTrn,mは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになる電流を流すとし、それ以外はオフである電流を流さないとする。また、読み出しトランジスタRTrn,mは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになる電流を流すとし、それ以外はオフである電流を流さないとする。また、読み出しトランジスタRTrn,mのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCn,mの容量に比べて無視できるものとする。さらに、書き込みトランジスタWTrn,mの寄生容量や読み出しトランジスタRTrn,mの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図4では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途、図中に記載することがある。書き込み時には、図4Aに示すように、読み出しワード線Pnとバイアス線Snの電位を0Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。そして、書き込みワード線Qnの電位を、4Vとすると、書き込みトランジスタWTrn,mがオンとなり、書き込みトランジスタWTrn,mのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rmの電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。一方、この段階では読み出しトランジスタRTrn,mのゲートの電位は、書き込みトランジスタWTrn,mのドレインの電位と等しい。すなわち、読み出しトランジスタRTrn,mのゲートの電位は0V以上であり、読み出しトランジスタRTrn,mのソースすなわち、ビット線Rmの電位と同じである。また、読み出しトランジスタRTrn,mのドレインすなわち、バイアス線Snの電位は0Vである。したがって、読み出しトランジスタRTrn,mのゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタRTrn,mはオフ状態である。このようにして、データを書き込むことができる。なお、書き込み時を含めて、可能な限り、読み出しトランジスタRTrn,mをオフ状態とすることは、読み出しトランジスタRTrn,mのゲートからソース、あるいはゲートからドレインへのリーク電流を低減する上で効果がある。一般に、このようなリーク電流は、オン状態で増加し、オフ状態では非常に少なくなる。このようなリーク電流は、キャパシタCn,mに保持された電荷の漏れであるので、その量が多ければ、データの保持時間の減少を意味する。本実施の形態では、読み出しトランジスタRTrn,mがオンとなるのは、読み出し時のみであるため、データの保持の面で優れている。次に、第n行以外の行の書き込みをおこなう場合には、図4Bに示すように、書き込みワード線Qnの電位を、-3Vとする。また、読み出しワード線Pnの電位を3V、バイアス線Snの電位を0Vとする。一方、ビット線Rmの電位は、書き込みのおこなわれる行に書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとる。書き込みトランジスタWTrn,mのドレインの電位は、読み出しワード線PnとキャパシタCn,mを介して接続しているため、読み出しワード線Pnの電位の変動すなわち、図4Aの0Vから図4Bの3Vへの上昇により、3V上昇する。すなわち、書き込まれたデータに応じて、3V、4V、5V、6Vのいずれかの値となる。また、この状態では、書き込みトランジスタWTrn,mのソースビット線Rmの電位0~3Vや書き込みトランジスタWTrn,mのドレインの電位3~6Vよりも、書き込みトランジスタWTrn,mのゲートの電位-3Vが低いため、書き込みトランジスタWTrn,mはオフとなる。さらに、読み出しトランジスタRTrn,mのソースすなわち、ビット線Rmの電位0~3Vの電位や読み出しトランジスタRTrn,mのドレインすなわち、バイアス線Snの電位0Vよりも、読み出しトランジスタRTrn,mのゲートの電位3~6Vが高いため、読み出しトランジスタRTrn,mはオフとなる。次に、読み出しについて説明する。図4Cに示すように、書き込みワード線Qnとバイアス線Snの電位を-3Vとする。また、読み出しワード線Pnの電位を0Vとする。この状態では、書き込みトランジスタWTrn,mのドレインの電位は、書き込まれたデータに応じて、0V、1V、2V、3Vのいずれかとなり、ビット線Rmの電位が-3V以上0V以下にあれば、書き込みトランジスタWTrn,m、読み出しトランジスタRTrn,mともオフである。すなわち、読み出さない行については、このようにして、書き込みトランジスタ、読み出しトランジスタをオフとする。一方、読み出す行については、読み出しワード線Pnの電位を-3Vとする。これによって、読み出しトランジスタRTrn,mのゲートの電位は、書き込まれたデータに応じて、-3V、-2V、-1V、0Vのいずれかとなる。また、ビット線Rmの電位は-3Vとする。このとき、バイアス線Snの電位が-3Vであれば、読み出しトランジスタRTrn,mはオフである。しかし、図4Dに示すように、バイアス線Snの電位が-2Vになれば、読み出しトランジスタRTrn,mのゲートの電位が-3Vであれば、読み出しトランジスタRTrn,mはオン状態となる。読み出しトランジスタRTrn,mがオン状態となることにより、ビット線Rmに電流が流れるので、これを検知することによって、読み出しトランジスタRTrn,mがオン状態であることを知ることができる。あるいは、ビット線Rmの終端がキャパシタであるならば、当初の電位-3Vは、バイアス線Snの電位に近づくので、やはり、読み出しトランジスタRTrn,mがオン状態であることを知ることができる。同様に、図4Eに示すように、バイアス線Snの電位が、-1Vになれば、読み出しトランジスタRTrn,mのゲートの電位が、-3Vと-2Vの場合には、読み出しトランジスタRTrn,mはオンとなる。また、図4Fに示すように、バイアス線Snの電位が、0Vになれば、読み出しトランジスタRTrn,mのゲートの電位が、-3Vと-2Vと-1Vの場合には、読み出しトランジスタRTrn,mはオンとなる。バイアス線の電位を0Vにしても、読み出しトランジスタRTrn,mがオフのままであれば、読み出しトランジスタRTrn,mのゲートの電位は、0Vであったと推測できる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrn,mのゲート容量をキャパシタCn,mの容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTrn,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTrn,mのゲートの電位はその影響を受ける。読み出しトランジスタRTrn,mのゲート容量のキャパシタCn,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタCn,mの容量は読み出しトランジスタRTrn,mのゲート容量の2倍以上とするとよい。なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ多値のデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。実施の形態2本実施の形態では、実施の形態1に示した、半導体メモリ装置への書き込み方法や読み出し方法について、各種配線に与える信号のタイミングについて説明する。まず、書き込み方法について、図2を用いて説明する。実施の形態1で説明したように、ビット線、Rm-1、Rm、Rm1、にはデータに応じた信号を印加する。ここでは、ビット線の電位はVRM以上VRH以下となるものとする。また、書き込む記憶セルのある行の書き込みワード線例えば、Qnには、書き込みトランジスタがオンとなるような信号が、順次、与えられ、また、同じ行の読み出しワード線例えば、Pnとバイアス線例えば、Snには、それぞれが適切な電位となるような信号が与えられる。このときの書き込みワード線の電位をVQH、読み出しワード線の電位をVPM、バイアス線の電位をVSMとする。一方、それ以外の行の書き込みワード線には、書き込みトランジスタがオフとなるような信号が与えられ、また、読み出しワード線とバイアス線には、それぞれが適切な電位となるような信号が与えられる。このときの書き込みワード線の電位をVQL,読み出しワード線の電位をVPM、バイアス線の電位をVSHとする。ここで、読み出しトランジスタをオフとするためには、読み出しワード線の電位VPHは、VPMVRH-VRM以上であること、および、バイアス線の電位VSHは、VRMVPH-VPM以下であることが好ましい。例えば、ビット線の電位が、VRM、VRMα、VRM2α、VRM3αα>0の4段階の値を取るとすれば、VRH=VRM3α、であるので、読み出しワード線の電位VPHは、VPM3α以上であることが好ましい。実施の形態1では、VRM=0[V]、α=1[V]、VPM=0[V]、VSM=0[V]、VPH=3[V]、VSH=0[V]であり、上記の条件を満たす。実施の形態1では、バイアス線の電位VSM、VSHは、書き込みの際、常に0Vに保持されていたすなわち、VSM=VSH=0が、当該行にデータ書き込む場合と、書き込まない場合とで変動させてもよい。以上を考慮した信号のタイミングチャートを図2に示す。図2は、書き込みワード線Qn-1、Qn、Qn1、ビット線Rm-1、Rm、Rm1、読み出しワード線Pn-1、Pn、Pn1に印加するパルスの例を示す。パルスの波高や振幅の大きさは概念的なものである。パルスの持続時間は書き込みトランジスタの特性を考慮して決定すればよい。図では、書き込みワード線Qn-1、Qn、Qn1に印加される各パルスが重ならないようにしているが、例えば、書き込みワード線Qn-1にパルスが印加される時間の一部が書き込みワード線Qnにパルスが印加される時間と重なってもよい。また、VQLは、書き込みトランジスタのしきい値以下であることが必要であり、実施の形態1では、-3ボルトとした。また、VQHは書き込みトランジスタのしきい値以上であることが必要であり、実施の形態1では、4ボルトとした。しかし、これら以外の値を取ることも可能である。ビット線Rm-1、Rm、Rm1に印加される信号は複数のパルスからなり、その高さは、さまざまとすることができる。ここでは、VRM、VRMα、VRM2α、VRM3αα>0という4段階とする。これらのパルスは書き込みワード線のパルスと完全に同期するのではなく、書き込みワード線のパルスが開始して、一定の時間τ1をおいた後、開始することが好ましく、また、書き込みワード線のパルスが終了した後、一定の時間τ2をおいた後、終了することが好ましい。ここで、τ1<τ2あるいはτ1>τ2としてもよいが、回路設計上、τ1=τ2となるように設定することが好ましい。また、読み出しワード線Pn-1、Pn、Pn1に印加するパルスも書き込みワード線に印加されるパルスに同期させるか、少し遅らせればよい。なお、書き込みトランジスタのドレインの電位を、確実に設定した値とするためには、読み出しワード線Pn-1、Pn、Pn1に印加するパルスは、同じ行の書き込みワード線に印加されるパルスが終了した後、一定の時間を経過した後に、終了することが好ましい。このようにして、各記憶セルの書き込みトランジスタのドレインの電位が決定される。この電位により、各書き込みトランジスタのドレインに生じる電荷量が決定される。ここで、電位VRL、VRLα、VRL2α、VRL3αに対応する電荷量を、それぞれ、Q0、Q1,Q2,Q3とすると、各記憶セルの電荷量は、表1のようになる。書き込みトランジスタとして、オフ状態でのソースとドレイン間のリーク電流が少ないものを用いることにより、これらの電荷は、この半導体メモリ装置への電源供給が停止された後でも、相当の長時間10時間以上にわたって保持されうる。次に読み出し方法について、図3AおよびBを用いて説明する。図3Bでは、読み出しをおこなうための方法の一例の原理を示す。図3B示すように、ビット線Rmの終端部には、キャパシタ13、キャパシタ13の電極の電位を測定する手段11、キャパシタ13に電位を与える手段12、スイッチ14が設けられている。最初、スイッチ14をオン状態として、キャパシタ13に電位を与える手段12により、キャパシタ13の記憶セル側の電極図の上側の電位すなわち、ビット線Rmの電位をある特定の電位VRLとする。そして、スイッチ14をオフ状態とする。その後、何らかの事情により、ビット線Rmの電位が変動すれば、キャパシタの電極の電位を測定する手段11により、電位の変動が観測できる。一連の操作が終了すれば、再度、ビット線Rmの電位をVRLとする。読み出しをおこなう行では、読み出しトランジスタが、バイアス線の電位によってオンとなったり、オフとなったりする。例えば、図3Aに示すように、バイアス線Sn-1、Sn、Sn1に3種類の高さVS1、VS2、VS3のパルスを順次入力する。実施の形態1において、図4D乃至Fに関連して説明したことから明らかなように、読み出しトランジスタのゲートの電位とバイアス線の電位に応じて、読み出しトランジスタはオン状態、オフ状態を取りうる。ここでは、高さVS1のパルスでは、記憶セルに保持された電荷がQ0の場合に、読み出しトランジスタがオンとなり、高さVS2のパルスでは、記憶セルに保持された電荷がQ0とQ1の場合に、読み出しトランジスタがオンとなり、高さVS3のパルスでは、記憶セルに保持された電荷がQ0、Q1、Q2の場合に、読み出しトランジスタがオンとなるものとする。読み出しトランジスタがオンとなれば、ビット線の電位が、バイアス線の電位に近づく、あるいは同一となる。この変動を図3Bのキャパシタの電極の電位を測定する手段11で測定することにより、読み出しトランジスタがオンとなったか否かを観測できる。例えば、同じ記憶セルに3種類の高さの異なるパルスが印加されると、その記憶セルに保持されていた電荷がQ0であれば、すべての高さのパルスに応答して、キャパシタの電位が変動する。すなわち、3回のパルスが観測される。しかし、その記憶セルに保持されていた電荷がQ1であれば、一番低いパルスには応答せず、残りの2回のパルスに応答するので、2回のパルスが観測される。同様に、その記憶セルに保持されていた電荷がQ2であれば、一番高いパルスにのみ応答するので、1回のパルスが観測され、その記憶セルに保持されていた電荷がQ3であれば、どのパルスにも応答せず、1回もパルスが観測されない。このように、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き込まれていた情報を知ることができる。例えば、図3Aによれば、第n1行第m-1列の記憶セルは、一連の読み出しにおいて、3回パルスを発生させている。これは、保持されていた電荷がQ0であったために、バイアス線Snに印加されるすべてのパルスに応答して、オン状態となり、ビット線Rmの電位がバイアス線Snの電位と同じあるいはそれに近い値となったためである。逆に、第n行第m列の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セルの電荷量がQ3と最も多かったため、もっとも高いVS3のパルスでもオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集計すると表2のようになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができる。以上の例では、行ごとに順次、データを読み出す例を示したが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。なお、上記のように発生するパルスの数により記憶セルに保持されていた電荷量を知る以外に、直接、電圧を測定して知ることもできる。例えば、図3Cのように、読み出しワード線Pnの電位を-3V、書き込みワード線Qnの電位を-3Vとすると、書き込みトランジスタWTrn,mはオフ状態であり、読み出しトランジスタRTrn,mのゲートの電位は、-3V以上0V以下となる。また、ビット線Rmの終端には図3Bのキャパシタ13が接続され、ビット線Rmの電位は0Vであったとする。また、当初、バイアス線Snの電位は0Vであったとすると、この状態では、読み出しトランジスタRTrn,mのゲートの電位が-3V、-2V、-1Vであれば、読み出しトランジスタRTrn,mはオン状態であるが、ソースとドレインの電位が等しいため、電流は流れない。また、読み出しトランジスタRTrn,mのゲートの電位が0Vであれば、読み出しトランジスタRTrn,mはオフ状態である。次に、バイアス線Snの電位を-3Vまで下げると、読み出しトランジスタRTrn,mのゲートの電位が0V以外の場合に、読み出しトランジスタRTrn,mのソースとドレイン間に電流が流れる。ただし、ビット線Rmの終端がキャパシタ13であるので、ビット線Rmの電位が一定の値となると電流は流れなくなる。例えば、読み出しトランジスタRTrn,mのゲートの電位が、-2Vであったとすると、ビット線Rmの電位は0Vから低下する。ビット線Rmの電位が-1Vになった段階では、読み出しトランジスタRTrn,mのゲートの電位-2Vがソースの電位-1Vより1Vだけ低いので読み出しトランジスタRTrn,mはオン状態である。しかし、さらにビット線Rmの電位が低下すると、読み出しトランジスタRTrn,mのゲートの電位-2Vとソースの電位ビット線Rmの電位で-1V未満との差が1V未満となるためオフ状態となる。その結果、ビット線Rmの電荷量が変化せず、ビット線Rmの電位はほぼ一定となる。この場合、ビット線Rmの電位は-1Vより低いが、-2Vまで下がる前に読み出しトランジスタRTrn,mがオフとなるため、ビット線Rmの電位は-2V以上-1V未満である。このときのビット線Rmの電位は、図3Bの電位を測定する手段11によって検出できる。すなわち、ビット線Rmの電位が-2V以上-1V未満であれば、読み出しトランジスタRTrn,mのゲートの電位は、-2Vであったと推測でき、このことから、この記憶セルに書き込まれたデータを知ることができる。同様に、読み出しトランジスタRTrn,mのゲートの電位が-3V、-1Vであれば、ビット線Rmの電位は、それぞれ、-3V以上-2V未満、-1V以上0V未満である。読み出しトランジスタRTrn,mのゲートの電位が0Vであれば、読み出しトランジスタRTrn,mはオフ状態を保つため、ビット線Rmの電位は0Vから変化しない。このようにしても、書き込み時の電荷量を知ることができる。実施の形態3本実施の形態では、実施の形態1および2で説明した半導体メモリ装置の形状や作製方法の例について説明する。本実施の形態では、書き込みトランジスタWTrは、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタRTrとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタWTrは読み出しトランジスタRTrの上に積層して設けられる。すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタRTrとし、その上に、酸化物半導体を用いたトランジスタを形成して、これを書き込みトランジスタWTrとする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の基板上に設けることも可能である。図7に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図7Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域102を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域106a、106bを形成し、その一部は、読み出しトランジスタRTrのソース、ドレインとなる。導電性領域106bの一部はバイアス線となる。導電性領域106a、106bは読み出しトランジスタRTrの読み出しゲート110で分離されている。導電性領域106aには第1接続電極111が設けられる。図7Bは、図7Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域112と第1配線114a、114bを形成する。ここでは、第1配線114aは書き込みワード線、第1配線114bは読み出しワード線となる。第1配線114aの一部は酸化物半導体領域112と重なって、書き込みトランジスタWTrのゲート電極となる。また、酸化物半導体領域112は、下層の読み出しゲート110と接続する。第1配線114bは、読み出しゲート110との重なりの部分において、キャパシタを形成する。また、酸化物半導体領域112から上層例えば、ビット線への接続のための第2接続電極117が設けられている。読み出しゲート110としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Wが酸化物半導体の電子親和力φ酸化物半導体の導電帯の下限と真空準位の間のエネルギー差とほぼ同じか小さい材料が挙げられる。すなわち、W<φ0.3[電子ボルト]の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。図7AおよびBを重ね合わせると、図7Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第2配線118ビット線等も図示してある。なお、図7A乃至Cの点A、点Bは同じ位置を示すものである。このような素子のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を10nm以上0.1μm以下、チャネル長を10nm以上0.1μm以下とすると好ましい。以下、上記の構造の半導体メモリ装置の作製方法について説明する。図8および図9は図7の点Aと点Bを結ぶ断面である。本実施の形態では、基板として、n型の単結晶シリコン基板を用いるが、p型の単結晶シリコン基板にn型のウェルを形成し、その上に本実施の形態のトランジスタを設けてもよい。以下、図の番号にしたがって、作製工程を説明する。<図8A>まず、公知の半導体製造技術を用いて、n型の単結晶シリコン基板101上に、図8Aに示すように、素子分離領域102,p型にドーピングされたシリコン等よりなる導電性領域106a、106b、第1ゲート絶縁膜103、ダミーゲート104、第1層間絶縁物107を形成する。図8Aでは、ダミーゲート104が2カ所表示されているが、図7から明らかなように、これらは、ひと続きのものである。ダミーゲート104の側面には、図8Aに示すようにサイドウォールを設けてもよい。ダミーゲート104としては、多結晶シリコンを用いるとよい。第1ゲート絶縁膜103の厚さはリーク電流を抑制するために厚さ10nm以上であることが好ましい。また、ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、第1ゲート絶縁膜103の誘電体として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。導電性領域106a、106bには、その表面にシリサイド領域105a、105bを設けて導電性を高める構造としてもよい。また、図7Aに関連して、説明したように、導電性領域106bはバイアス線の一部となる。第1層間絶縁物107は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。最上層の膜は、スピンコーティング法によって平坦な膜とすると、その後の工程で有利である。例えば、第1層間絶縁物107として、プラズマCVD法による窒化珪素膜を形成し、その上にスピンコーティング法により得られる平坦な酸化シリコン膜を形成した多層膜を用いてもよい。<図8B>第1層間絶縁物107の表面が十分に平坦である場合には、ドライエッチング法により、第1層間絶縁物107をエッチングし、ダミーゲート104の上面が現れた時点でドライエッチングをやめる。ドライエッチング法の代わりに化学的機械的研磨CMP法を用いてもよいし、最初にCMP法で第1層間絶縁物107の表面を平坦にした後、ドライエッチング法で、さらにエッチングを進めてもよい。あるいは逆に、ドライエッチング法である程度、層間絶縁物をエッチングした後、CMP法で平坦化処理してもよい。かくして、平坦な表面を有する第1層間絶縁物107aを得る。<図8C>次に、ダミーゲート104を選択的にエッチングして、開口部108を形成する。ダミーゲート104の材料として多結晶シリコンを使用している場合には、2乃至40、好ましくは、20乃至25のTMAH水酸化テトラメチルアンモニウムを用いればよい。また、平坦な表面を有する第1層間絶縁物107aに、シリサイド領域105aに達する開口部109も形成する。<図8D>単層あるいは多層の導電性材料の膜を堆積する。導電性材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。また、この導電膜は、読み出しトランジスタここではPチャネル型のゲート電極でもあるので、そのしきい値を決定する上でも、仕事関数等の物性値が適切なものが好ましい。ひとつの材料で、これら2つの要件を満たせない場合は多層の膜にして、それぞれの条件を満足するようにすればよい。例えば、導電性材料として窒化チタンと窒化タンタルの多層膜を用いるとよい。次に、導電性材料の膜をCMP法で平坦化しつつエッチングする。この作業は、平坦な表面を有する第1層間絶縁物107aが現れた時点で停止するとよい。かくして、図8Dに示すように、読み出しトランジスタの読み出しゲート110、第1接続電極111が形成される。その後、平坦な表面を有する第1層間絶縁物107aの表面付近に含まれる水素を低減させるために、フッ素を含むプラズマによる表面処理をおこなう。平坦な表面を有する第1層間絶縁物107aの水素濃度が十分に低ければ、その処理は必要ない。平坦な表面を有する第1層間絶縁物107aの表面から100nmの領域における水素濃度は1×1018cm-3未満、好ましくは、1×1016cm-3未満とするとよい。<図9A>厚さ3乃至30nmの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体はガリウムとインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、1×1018cm-3未満、好ましくは1×1016cm-3未満とするとよい。この酸化物半導体膜をエッチングして島状の酸化物半導体領域112を形成する。半導体特性を改善するため酸化物半導体領域112に熱処理を施してもよい。かくして、読み出しゲート110と酸化物半導体領域112および第1接続電極111と酸化物半導体領域112が接触する構造が得られる。その後、第2ゲート絶縁膜113をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、第2ゲート絶縁膜113の厚さは10nm以上が好ましく、また、ゲート絶縁膜中の水素濃度は、1×10-18cm-3未満、好ましくは、1×1016cm-3未満とするとよい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。これらの単層膜のみならず多層膜を用いてもよい。第2ゲート絶縁膜113は、読み出しゲート110と第1配線114bとで形成されるキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が10以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも酸化物半導体領域112の特性を改善するため熱処理をしてもよい。<図9B>導電性材料により第1配線114a書き込みワード線と第1配線114b読み出しワード線を形成する。第1配線114aの一部は酸化物半導体を用いたトランジスタのゲート電極となる。第1配線114a、114bの材料としては、その仕事関数が酸化物半導体の電子親和力より0.5電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、p型シリコン等である。読み出しゲート110と第1配線114bの間には、第2ゲート絶縁膜113を誘電体とするキャパシタが形成される。このキャパシタの容量は読み出しゲート110と第1配線114bの重なりで定義されるが、その重なった部分の面積は100nm2以上0.01μm2以下とすることが好ましい。図9Bでは、第1接続電極111の一端と書き込みトランジスタのゲート電極である第1配線114aの一端、および、読み出しゲート110の一端と第1配線114aの他端がちょうど一致するように示されている。しかしながら、実際には、マスクあわせの精度により、第1配線114aは、図より左側第1接続電極111側あるいは右側読み出しゲート110側にずれることがある。その場合、ずれた方と反対側では、第1配線114aと、第1接続電極111あるいは読み出しゲート110のいずれか一方の電極との間がオフセット状態となるため、オン状態でのトランジスタの抵抗が高くなる。それを防止するには、第1配線114aの幅を大きくして、少々のずれでも重なるようにする方法が考えられるが、第1配線114aと第1接続電極111や読み出しゲート110との寄生容量が生じるので、高速な動作をおこなうには不利である。また、配線の幅を大きくすることはデザインルールの縮小にも反する。これらの問題を解決するためには、酸化物半導体領域に第1配線114aをマスクとして自己整合的にn型の領域を形成すればよい。そのためには、公知のイオン注入法を用いて、酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄い第2ゲート絶縁膜113,酸化物半導体領域112に注入するには、硼素よりも原子量の大きいリンが望ましい。これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の水素の濃度は好ましくは、0.1以下とする。水素は酸化物半導体のドナーとなることが知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が酸化物半導体中を移動して、素子の信頼性を低下させる。酸化物半導体では、注入されたイオンが酸素と結合するため、酸素欠損が生じて、n型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても高い導電性を得られることにある。かくして、酸化物半導体領域112中にn型の導電性を示す領域115aおよび115bが形成される。これらの領域のキャリア電子濃度が1×10-19cm-3以上となるようにイオン注入条件を設定することが好ましい。以上で、基本的な素子構造は完成する。<図9C>その後、単層もしくは多層の薄膜よりなる第2層間絶縁物116を形成する。そして、その表面を平坦化して、n型の導電性を示す領域115aに達するコンタクトホールを形成し、第2接続電極117を埋め込む。その後、第2配線118ビット線を形成する。同様な配線を、第1配線114a、114bと平行に形成してもよい。かくして、図9Cに示されるように、書き込みトランジスタ119、読み出しトランジスタ120、キャパシタ121を有する半導体メモリ装置の記憶セルが作製される。実施の形態4本実施の形態では、図5に示した半導体メモリ装置の例について、図10を用いて説明する。本実施の形態では、書き込みトランジスタWTrは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタRTrとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタWTrは読み出しトランジスタRTrの上に積層して設けられる。すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタRTrとし、その上に、酸化物半導体を用いたトランジスタを形成して、これを書き込みトランジスタWTrとする。なお、本実施の形態では、読み出しトランジスタRTrとして単結晶シリコン半導体を用いる例について説明するが、それ以外の半導体を用いることも可能である。図10に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図10Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。図10Aにおいて点線で囲まれた領域200aおよび200bは、それぞれひとつの記憶セルの占有する領域を示す。例えば、領域200aは、図5の第2n-1行第m列の記憶セルの占有する領域に相当し、領域200bは図5の第2n行第m列の記憶セルの占有する領域に相当する。基板上には素子分離領域202が形成される。また、基板上には、導電性の材料やドーピングされたシリコンを用いて導電性領域206a、206bを形成する。その一部は、読み出しトランジスタRTrのドレイン、ソースとなる。導電性領域206aから続く配線はバイアス線、Sn、Sn1、となる。導電性領域206a、206bは読み出しゲート210で分離されている。導電性領域206bには第1接続電極211が設けられ、上層の回路と接続する。図10Bは、図10Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域212と、導電性材料によって、第1配線214が形成される。第1配線214は、例えば、書き込みワード線、Q2n-1、Q2n、Q2n1、、読み出しワード線、P2n-1、P2n、P2n1、となる。書き込みワード線の一部は酸化物半導体領域212と重なって、書き込みトランジスタWTrのゲート電極となる。また、酸化物半導体領域212は、下層の読み出しゲート210と接続する。読み出しワード線は、読み出しゲート210との重なる部分において、キャパシタを形成する。酸化物半導体領域212は、第1接続電極211によって、読み出しトランジスタRTrのソース導電性領域206bと接続する。また、酸化物半導体領域212から上層ビット線への接続のための第2接続電極217が設けられている。第2接続電極217は、下層と酸化物半導体領域212とを結ぶ第1接続電極211と同じ位置に設けると、記憶セルの面積を縮小する上で好ましい。図10AおよびBを重ね合わせると、図10Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される導電性材料を用いた第2配線218も図示してある。第2配線218は、ビット線、Rm-1、Rm、Rm1、となり、第2接続電極217で、酸化物半導体領域212に接続する。以上のような構造の半導体メモリ装置の作製には、実施の形態3で示した方法を用いればよい。実施の形態5本実施の形態では、実施の形態1とは異なる方法で、図1AおよびBに示す半導体メモリ回路を動作させる例について、図11を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタ等のさまざまな特性によって、あるいは実施者の都合によって変更される。ここでは、書き込みトランジスタWTrn,mはNチャネル型、読み出しトランジスタRTrn,mをPチャネル型とする。書き込みトランジスタWTrn,mは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTrn,mは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTrn,mのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCn,mの容量に比べて無視できるものとする。さらに、書き込みトランジスタWTrn,mの寄生容量や読み出しトランジスタRTrn,mの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図11では、オン状態であるトランジスタは記号に丸印を、オフ状態であるトランジスタは記号に×印を重ねて表記する。特定の条件でオンになるものについては、別途、図中に記載することもある。<図11A>第n行への書き込み書き込み時には、図11Aに示すように、読み出しワード線Pnとバイアス線Snの電位を0Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。そして、書き込みワード線Qnの電位を、4Vとすると、書き込みトランジスタWTrn,mがオンとなり、書き込みトランジスタWTrn,mのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rmの電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。一方、この段階では読み出しトランジスタRTrn,mのゲートの電位は、書き込みトランジスタWTrn,mのドレインの電位と等しい。すなわち、読み出しトランジスタRTrn,mのゲートの電位は0V以上であり、読み出しトランジスタRTrn,mのソースすなわち、ビット線Rmの電位と同じである。また、読み出しトランジスタRTrn,mのドレインすなわち、バイアス線Snの電位は0Vである。したがって、読み出しトランジスタRTrn,mのゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタRTrn,mはオフ状態である。このようにして、データを書き込むことができる。<図11B>第n行以外の行への書き込み次に、第n行以外の行の書き込みをおこなう場合には、図11Bに示すように、書き込みワード線Qnの電位を、0Vとする。また、読み出しワード線Pnの電位を3V、バイアス線Snの電位を0Vとする。一方、ビット線Rmの電位は、書き込みのおこなわれる行に書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとる。書き込みトランジスタWTrn,mのドレインの電位は、読み出しワード線PnとキャパシタCn,mを介して接続しているため、読み出しワード線Pnの電位の変動すなわち、図11Aの0Vから図11Bの3Vへの上昇により、3V上昇する。すなわち、書き込まれたデータに応じて、3V、4V、5V、6Vのいずれかの値となる。また、この状態では、書き込みトランジスタWTrn,mのソースビット線Rmの電位0~3Vや書き込みトランジスタWTrn,mのドレインの電位3~6Vよりも、書き込みトランジスタWTrn,mのゲートの電位が低いため、書き込みトランジスタWTrn,mはオフとなる。さらに、読み出しトランジスタRTrn,mのソースビット線Rmの電位0~3Vや読み出しトランジスタRTrn,mのドレインバイアス線Snの電位0Vよりも、読み出しトランジスタRTrn,mのゲートの電位が高いため、読み出しトランジスタRTrn,mはオフとなる。<図11C>読み出し次に、読み出しについて説明する。図11Cに示すように、書き込みワード線Qnの電位を、0Vとする。また、読み出しワード線Pn、バイアス線Snの電位を、3Vとする。この状態では、書き込みトランジスタWTrn,mのドレインの電位は、書き込まれたデータに応じて、3V、4V、5V、6Vのいずれかとなり、ビット線Rmの電位が0V以上3V以下にあれば、書き込みトランジスタWTrn,m、読み出しトランジスタRTrn,mともオフである。すなわち、読み出さない行については、このようにして書き込みトランジスタ、読み出しトランジスタをオフとする。<図11D>読み出し一方、読み出す行については、バイアス線Snの電位を3ボルトよりも大きくする。例えば、図11Dに示すように、バイアス線Snの電位が4Vのとき、読み出しトランジスタRTrn,mのゲートの電位が3Vであれば、読み出しトランジスタRTrn,mはオンとなる。あらかじめ、ビット線の電位を3Vとしておけば、ビット線Rmに電流が流れるので、これを検知することによって、読み出しトランジスタRTrn,mがオン状態であることを知ることができる。あるいは、ビット線Rmの終端がキャパシタであるならば、バイアス線Snの電位に近づくので、やはり、読み出しトランジスタRTrn,mがオン状態であることを知ることができる。<図11E>読み出し同様に、図11Eに示すように、バイアス線Snの電位が、5Vになれば、読み出しトランジスタRTrn,mのゲートの電位が3Vと4Vであれば、読み出しトランジスタRTrn,mはオンとなる。<図11F>読み出しまた、図11Fに示すように、バイアス線Snの電位が、6Vになれば、読み出しトランジスタRTrn,mのゲートの電位が3Vと4Vと5Vであれば、読み出しトランジスタRTrn,mはオンとなる。バイアス線Snの電位を6Vにしても、読み出しトランジスタRTrn,mがオフのままであれば、書き込みトランジスタWTrn,mのドレインの電位=読み出しトランジスタRTrn,mのゲートの電位は、6Vであったと推測できる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。本実施の形態では、上記の説明のように、書き込みおよび読み出しにおいて、正の電位のみを用いておこなうことができる。上記の説明では、寄生容量や読み出しトランジスタRTrn,mのゲート容量をキャパシタCn,mの容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTrn,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTrn,mのゲートの電位がその影響を受ける。読み出しトランジスタRTrn,mのゲート容量のキャパシタCn,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタCn,mの容量は読み出しトランジスタRTrn,mのゲート容量の2倍以上とするとよい。実施の形態6本実施の形態では、図5に示す半導体メモリ回路を動作させる例について、図12および図13を用いて説明する。ここでは、書き込みトランジスタWTr2n-1,mおよびWTr2n,mはNチャネル型、読み出しトランジスタRTr2n-1,mおよびRTr2n,mはPチャネル型とする。書き込みトランジスタWTr2n-1,m、WTr2n,mは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr2n-1,m、RTr2n,mは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr2n-1,m、RTr2n,mのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCn,mの容量に比べて無視できるものとする。さらに、書き込みトランジスタWTr2n-1,m、WTr2n,mの寄生容量や読み出しトランジスタRTr2n-1,m、RTr2n,mの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図12および図13では、オン状態であるトランジスタは記号に丸印を、オフ状態であるトランジスタは記号に×印を重ねて表記する。特定の条件でオンになるものについては、別途記載することもある。<図12A>第2n-1行への書き込み第2n-1行への書き込み時には、図12Aに示すように、読み出しワード線P2n-1、書き込みワード線Q2n、バイアス線Snの電位を0Vとする。読み出しワード線P2nの電位は3Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。なお、このときの書き込みトランジスタWTr2n,mのドレインの電位は、3Vとする。そして、書き込みワード線Q2n-1の電位を、4Vとすると、書き込みトランジスタWTr2n-1,mがオンとなり、書き込みトランジスタWTr2n-1,mのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rmの電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。一方、この段階では読み出しトランジスタRTr2n-1,mのゲートの電位は、書き込みトランジスタWTr2n-1,mのドレインの電位と等しい。すなわち、読み出しトランジスタRTr2n-1,mのゲートの電位は0V以上であり、読み出しトランジスタRTr2n-1,mのソースすなわち、ビット線Rmの電位と同じである。また、読み出しトランジスタRTr2n-1,mのドレインすなわち、バイアス線Snの電位は0Vである。したがって、読み出しトランジスタRTr2n-1,mのゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタRTr2n-1,mはオフ状態である。さらに、書き込みトランジスタWTr2n,mのゲートの電位0Vは、そのソースすなわち、ビット線Rmの電位0V以上3V以下やドレインの電位3Vよりも低いので、書き込みトランジスタWTr2n,mはオフ状態である。また、読み出しトランジスタRTr2n,mのゲートすなわち、書き込みトランジスタWTr2n,mのドレインの電位3Vは、そのソースすなわち、ビット線Rmの電位0V以上3V以下やドレインの電位0Vよりも高いので、やはり、オフ状態である。このようにして、第2n-1行の記憶セルにデータを書き込むことができる。<図12B>第2n行への書き込み次に、第2n行の書き込みをおこなう場合には、図12Bに示すように、書き込みワード線Q2n-1および読み出しワード線P2nの電位を、0Vとする。また、読み出しワード線P2n-1の電位を3V、バイアス線Snの電位を0Vとする。一方、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとる。書き込みトランジスタWTr2n-1,mのドレインの電位は、読み出しワード線P2n-1とキャパシタC2n-1,mを介して接続しているため、読み出しワード線P2n-1の電位の変動すなわち、図12Aの0Vから図12Bの3Vへの上昇により、3V上昇する。すなわち、書き込まれたデータに応じて、3V、4V、5V、6Vのいずれかの値となる。そして、書き込みワード線Q2nの電位を、4Vとすると、書き込みトランジスタWTr2n,mがオンとなり、書き込みトランジスタWTr2n,mのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rmの電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。一方、この段階では読み出しトランジスタRTr2n,mのゲートの電位は、書き込みトランジスタWTr2n,mのドレインの電位と等しい。すなわち、読み出しトランジスタRTr2n,mのゲートの電位は0V以上であり、読み出しトランジスタRTr2n,mのソースすなわち、ビット線Rmの電位と同じである。また、読み出しトランジスタRTr2n,mのドレインすなわち、バイアス線Snの電位は0Vである。したがって、読み出しトランジスタRTr2n-1,mのゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタRTr2n,mはオフ状態である。また、書き込みトランジスタWTr2n-1,m、読み出しトランジスタRTr2n-1,mもオフ状態である。このようにして、第2n行の記憶セルにデータを書き込むことができる。<図12C>他の行への書き込み次に、上記以外の行の書き込みをおこなう場合には、図12Cに示すように、書き込みワード線Q2n-1、Q2nの電位を、0Vとする。また、読み出しワード線P2n-1、P2nの電位を3V、バイアス線Snの電位を0Vとする。一方、ビット線Rmの電位は、書き込みのおこなわれる行に書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとる。書き込みトランジスタWTr2n,mのドレインの電位は、読み出しワード線P2nとキャパシタC2n,mを介して接続しているため、読み出しワード線P2nの電位の変動すなわち、図12Bの0Vから図12Cの3Vへの上昇により、3V上昇する。すなわち、書き込まれたデータに応じて、3V、4V、5V、6Vのいずれかの値となる。書き込みトランジスタWTr2n-1,mのドレインの電位も同様に3V、4V、5V、6Vのいずれかの値となる。また、この状態では、書き込みトランジスタWTr2n-1,mおよびWTr2n,mのソースビット線Rmの電位0~3Vや書き込みトランジスタWTr2n-1,mおよびWTr2n,mのドレインの電位3~6Vよりも、書き込みトランジスタWTr2n-1,mおよび書き込みトランジスタWTr2n,mのゲートの電位0Vが低いため、書き込みトランジスタWTr2n-1,mおよびWTr2n,mはオフとなる。さらに、読み出しトランジスタRTr2n-1,mおよびRTr2n,mのソースビット線Rmの電位0~3Vや読み出しトランジスタRTr2n-1,mおよびRTr2n,mのドレインバイアス線Snの電位0Vよりも、読み出しトランジスタRTr2n-1,mおよびRTr2n,mのゲートの電位3~6Vが高いため、読み出しトランジスタRTr2n-1,mおよび読み出しトランジスタRTr2n,mはオフとなる。<図13A>読み出し次に、読み出しについて説明する。図13Aに示すように、読み出しワード線P2n-1、P2nの電位を0V、書き込みワード線Q2n-1、Q2n、バイアス線Snの電位を、-3Vとする。この状態では、読み出しトランジスタRTr2n-1,m、RTr2n,mのゲートの電位は、書き込まれたデータに応じて、0V、1V、2V、3Vのいずれかとなる。ビット線Rmの電位が-3V以上0V以下であれば、書き込みトランジスタWTr2n-1,m、WTr2n,m読み出しトランジスタRTr2n-1,m、RTr2n,mともオフである。すなわち、読み出さない行については、このようにして、当該行のトランジスタをオフとする。<図13B>第2n行の読み出し[1]次に、読み出しワード線P2nの電位を-3V、ビット線Rmの電位を-3Vとする。この結果、読み出しトランジスタRTr2n,mのゲートの電位は、書き込まれたデータに応じて、-3V、-2V、-1V、0Vのいずれかとなる。この状態では、書き込みトランジスタWTr2n,m、読み出しトランジスタRTr2n,mともオフである。しかしながら、バイアス線Snの電位を変動させると、読み出しトランジスタRTr2n,mをオン状態とすることもできる。例えば、図13Bに示すように、バイアス線Snの電位が、-2Vになれば、読み出しトランジスタRTr2n,mのゲートの電位が、-3Vの場合には、読み出しトランジスタRTr2n,mはオンとなる。<図13C>第2n行の読み出し[2]同様に、図13Cに示すように、バイアス線Snの電位が、-1Vになれば、読み出しトランジスタRTr2n,mのゲートの電位が、-3Vと-2Vの場合には、読み出しトランジスタRTr2n,mはオンとなる。<図13D>第2n行の読み出し[3]また、図13Dに示すように、バイアス線Snの電位が、0Vになれば、読み出しトランジスタRTr2n,mのゲートの電位が、-3Vと-2Vと-1Vの場合には、読み出しトランジスタRTr2n,mはオンとなる。バイアス線Snの電位を0Vにしても、読み出しトランジスタRTr2n,mがオフのままであれば、読み出しトランジスタRTr2n,mのゲートの電位は、0Vであったと推測できる。同様に、第2n-1行の記憶セルのデータも読み出すことができる。以上の例では、4段階のデータ2ビットを書き込み読み出しの例を示したが、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrn,mのゲート容量をキャパシタCn,mの容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。実施の形態7本実施の形態では、図6AおよびBに示す半導体メモリ回路を動作させる例について、図14および図15を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。ここでは、書き込みトランジスタWTrをNチャネル型、読み出しトランジスタRTrをPチャネル型とする。書き込みトランジスタWTrは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上電位が高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTrは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTrのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCの容量に比べて無視できるものとする。さらに、書き込みトランジスタWTrの寄生容量や読み出しトランジスタRTrの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図14および図15では、オン状態であるトランジスタは記号に丸印を、オフ状態であるトランジスタは記号に×印を重ねて表記する。特定の条件でオンになるものについては、別途、記載する。以下の説明では、第n-1行第m列の記憶セルと第n行第m列の記憶セルに注目して説明する。<図14A>第n-1行への書き込み第n-1行の記憶セルへの書き込み時には、図14Aに示すように、読み出しワード線Pn-1と書き込みワード線Qn、Qn1の電位を0V、読み出しワード線PnとPn1の電位を4Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。また、書き込みトランジスタWTrn,mのドレインすなわち、読み出しトランジスタRTrn,mのゲートの電位は、当初、4V以上7V以下であったとする。そして、書き込みワード線Qn-1の電位を、4Vとすると、書き込みトランジスタWTrn-1,mがオンとなり、書き込みトランジスタWTrn-1,mのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rmの電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。一方、この段階では読み出しトランジスタRTrn-1,mのゲートの電位は、書き込みトランジスタWTrn-1,mのドレインの電位と等しい。すなわち、読み出しトランジスタRTrn-1,mのゲートの電位は、読み出しトランジスタRTrn-1,mのソースすなわち、ビット線Rmの電位と同じである。また、読み出しトランジスタRTrn-1,mのドレインすなわち、書き込みワード線Qnの電位は0Vである。したがって、読み出しトランジスタRTrn-1,mのゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタRTrn-1,mはオフ状態である。なお、書き込みトランジスタWTrn,mのゲートの電位0Vは、そのソースすなわち、ビット線Rmの電位0~3V、ドレイン4~7Vと同じか低いので書き込みトランジスタWTrn,mはオフ状態であり、読み出しトランジスタRTrn,mのゲートの電位4~7Vは、そのソースすなわち、ビット線Rmの電位0~3V、ドレインすなわち、書き込みワード線Qn1の電位0Vより高いので読み出しトランジスタRTrn,mもオフ状態である。このようにして、第n-1行の記憶セルにデータを書き込むことができる。<図14B>第n行への書き込み第n行の記憶セルへの書き込み時には、図14Bに示すように、読み出しワード線Pnと書き込みワード線Qn-1、Qn1の電位を0V、読み出しワード線Pn-1とPn1の電位を4Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。読み出しワード線Pn-1の電位が4V上昇したため、読み出しトランジスタRTrn-1,mのゲートすなわち、書き込みトランジスタWTrn-1,mのドレインの電位も同様に上昇し、4V以上7V以下となる。そして、書き込みワード線Qnの電位を、4Vとすると、書き込みトランジスタWTrn,mがオンとなり、書き込みトランジスタWTrn,mのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rmの電位に近づく。ここでは、ビット線Rmの電位と等しくなるものとする。一方、この段階では読み出しトランジスタRTrn,mのゲートの電位は、書き込みトランジスタWTrn,mのドレインの電位と等しい。すなわち、読み出しトランジスタRTrn,mのゲートの電位は、読み出しトランジスタRTrn,mのソースすなわち、ビット線Rmの電位と同じである。また、読み出しトランジスタRTrn,mのドレインすなわち、書き込みワード線Qn1の電位は0Vである。したがって、読み出しトランジスタRTrn,mのゲートの電位ビット線Rmの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタRTrn,mはオフ状態である。なお、書き込みトランジスタWTrn-1,mのゲートの電位0Vは、そのソースすなわち、ビット線Rmの電位0~3V、ドレイン4~7Vと同じか低いので書き込みトランジスタWTrn-1,mはオフ状態であり、読み出しトランジスタRTrn-1,mのゲートの電位4~7Vは、そのソースすなわち、ビット線Rmの電位0~3V、ドレインすなわち、書き込みワード線Qnの電位4Vと同じか高いのでオフ状態である。このようにして、第n行の記憶セルにデータを書き込むことができる。<図14C>第n1行への書き込み第n1行の記憶セルへの書き込み時には、図14Cに示すように、読み出しワード線Pn1と書き込みワード線Qn-1、Qnの電位を0V、読み出しワード線Pn-1とPnの電位を4Vとする。また、ビット線Rmの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。読み出しワード線Pnの電位が4V上昇したため、読み出しトランジスタRTrn,mのゲートすなわち、書き込みトランジスタWTrn,mのドレインの電位も同様に上昇し、4V以上7V以下となる。そして、書き込みワード線Qn1の電位を、4Vとすることによって、第n1行の記憶セルにデータを書き込める。この段階では書き込みトランジスタWTrn,mのゲートの電位0Vは、そのドレインの電位4~7Vやソースすなわち、ビット線Rmの電位0~3Vと等しいか低いので、書き込みトランジスタWTrn,mはオフ状態である。また、読み出しトランジスタRTrn,mのゲートの電位4~7Vはそのドレインすなわち、書き込みワード線Qn1の電位4Vやソースすなわち、ビット線Rmの電位0~3Vと等しいか高いので読み出しトランジスタRTrn,mもオフ状態である。さらに、書き込みトランジスタWTrn-1,mのゲートの電位0Vは、そのソースすなわち、ビット線Rmの電位0~3V、ドレイン4~7Vと同じか低いので書き込みトランジスタWTrn-1,mはオフ状態であり、読み出しトランジスタRTrn-1,mのゲートの電位4~7Vは、そのソースすなわち、ビット線Rmの電位0~3V、ドレインすなわち、書き込みワード線Qnの電位0Vより高いのでオフ状態である。このようにして、第n1行の記憶セルにデータを書き込むことができる。<図14D>その他の行への書き込み上記以外の行の記憶セルへの書き込み時には、図14Dに示すように、書き込みワード線Qn-1、Qn、Qn1の電位を0V、読み出しワード線Pn-1、Pn、Pn1の電位を4Vとする。また、ビット線Rmの電位は、書き込みのおこなわれる行に書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。この状態では書き込みトランジスタWTrn,mのゲートの電位0Vは、そのドレインの電位4~7Vやソースすなわち、ビット線Rmの電位0~3Vと等しいか低いので、書き込みトランジスタWTrn,mはオフ状態である。また、読み出しトランジスタRTrn,mのゲートの電位4~7Vはそのドレインすなわち、書き込みワード線Qn1の電位0Vやソースすなわち、ビット線Rmの電位0~3Vより高いので読み出しトランジスタRTrn,mもオフ状態である。さらに、書き込みトランジスタWTrn-1,mのゲートの電位0Vは、そのソースすなわち、ビット線Rmの電位0~3V、ドレイン4~7Vと同じか低いので書き込みトランジスタWTrn-1,mはオフ状態であり、読み出しトランジスタRTrn-1,mのゲートの電位4~7Vは、そのソースすなわち、ビット線Rmの電位0~3V、ドレインすなわち、書き込みワード線Qnの電位0Vより高いのでオフ状態である。<図15A>読み出し次に、読み出しについて説明する。以下では、第n行の記憶セルの読み出しについて説明するが、それ以外の行の記憶セルの読み出しについても同様におこなうことができる。図15Aに示すように、書き込みワード線Qn-1、Qn、Qn1の電位を0Vとする。また、読み出しワード線Pn-1、Pn、Pn1の電位を、3Vとする。この状態では、書き込みトランジスタWTrn,mのドレインの電位は、書き込まれたデータに応じて、3V、4V、5V、6Vのいずれかとなり、ビット線Rmの電位が0V以上3V以下であれば、書き込みトランジスタWTrn,m、読み出しトランジスタRTrn,mともオフである。同様に、書き込みトランジスタWTrn-1,m、読み出しトランジスタRTrn-1,mもオフである。すなわち、読み出さない行については、このようにして書き込みトランジスタ、読み出しトランジスタをオフとする。<図15B>読み出し一方、読み出す行については、読み出しワード線Pnの電位を3ボルトよりも小さくする。例えば、図15Bに示すように、ビット線Rmの電位を3Vとした状態で、読み出しワード線Pnの電位を2Vにする。このとき、読み出しトランジスタRTrn,mのゲートの電位は、2V以上5V以下となり、中でも、2Vの場合は、ソースすなわち、ビット線Rmの電位3Vより低いので、読み出しトランジスタRTrn,mはオンとなる。書き込みの際には、0V、1V、2V、3Vの4種類の電位が与えられたが、ここで、オンになるのは、書き込みの際に0Vの電位が与えられた場合である。読み出しトランジスタRTrn,mがオンとなったことは、他の実施例の場合と同様に、様々な方法で知ることができる。<図15C>読み出し同様に、図15Cに示すように、読み出しワード線Pnの電位が、1Vになれば、読み出しトランジスタRTrn,mのゲートの電位は、1V以上4V以下となる。そのうち、1Vと2Vの場合には、読み出しトランジスタRTrn,mはオンとなる。ここで、オンになるのは、書き込みの際に0Vまたは1Vの電位が与えられた場合である。<図15D>読み出しまた、図15Dに示すように、読み出しワード線Pnの電位が、0Vになれば、読み出しトランジスタRTrn,mのゲートの電位は、0V以上3V以下となる。そのうち、0Vと1Vと2Vの場合には、読み出しトランジスタRTrn,mはオンとなる。ここで、オンになるのは、書き込みの際に0V、1V、2Vの電位が与えられた場合である。読み出しワード線Pnの電位を0Vにしても、読み出しトランジスタRTrn,mがオフのままであれば、読み出しトランジスタRTrn,mのゲートの電位は、3Vであったと推測できる。これは、書き込みの際に3Vの電位が与えられた場合である。以上の過程において、書き込みトランジスタWTrn,m、WTrn-1,m、読み出しトランジスタRTrn-1,mはオフ状態を保つ。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrn,mのゲート容量をキャパシタCn,mの容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。実施の形態8本実施の形態では、図16Aに示す半導体メモリ回路の動作の例について、図17および図18を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図16Aに示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTr1、WTr2、WTr3をNチャネル型、読み出しトランジスタRTr1、RTr2、RTr3をPチャネル型とする。また、書き込みトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか低い方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか高い方の電位より1V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCの容量に対して無視できるものとする。さらに、書き込みトランジスタWTrの寄生容量や読み出しトランジスタRTrの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図17および図18では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、図中に別途記載することもある。以下の例では、バイアス線Sの電位は常時0Vであるとする。最初に、この記憶ユニットへの書き込みについて説明する。書き込みは、一番右の記憶セルから始める。書き込み時には、図17Aに示すように、読み出しワード線P1、P2、P3の電位を0Vとする。また、ビット線Rの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。そして、書き込みワード線Q1、Q2、Q3の電位を、4Vとすると、書き込みトランジスタWTr1、WTr2、WTr3がオンとなり、書き込みトランジスタWTr3のドレインの電位すなわち、ノードF3の電位はビット線Rの電位に近づく。ここでは、ビット線Rの電位と等しくなるものとする。一方、この段階では、読み出しトランジスタRTr1、RTr2、RTr3はオフ状態である。そして、図17Bに示すように、書き込みワード線Q3の電位を0Vとする。すると、書き込みトランジスタWTr3はオフとなるため、ノードF3には、直前のビット線Rの電位が保持される。このようにして、一番右側の記憶セルにデータを書き込むことができる。次に、中央の記憶セルにデータを書き込む。図17Bの状態では、ノードF2の電位は、ビット線Rの電位と等しくなる。そして、書き込みワード線Q2の電位を0Vとする図17C参照と、書き込みトランジスタWTr2がオフとなるので、ノードF2では、直前のビット線Rの電位が保持される。このようにして、中央の記憶セルにデータを書き込むことができる。このようにして、すべての記憶セルにデータを書き込むことができる。当該記憶ユニット内に書き込む作業を必要としない場合当該記憶ユニット以外の記憶ユニットにデータを書き込む場合等は、図17Dに示すように、読み出しワード線P1の電位を3Vとするとよい。このときノードF1の電位は、3V以上6V以下となる。ビット線Rの電位は0V以上3V以下であるので、読み出しトランジスタRTr1はオフ状態を保つことができる。次に読み出しについて図18を用いて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図18Aに示すように、書き込みワード線Q1、Q2、Q3の電位を0V、読み出しワード線P1、P2、P3の電位を4Vとする。こうすると、書き込みトランジスタWTr1、WTr2、WTr3はオフとなる。また、ノードF1、F2、F3の電位は、4V以上7V以下である。そして、ビット線Rの電位は、後で説明するように0V以上4V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3はオフを維持できる。当該記憶ユニットの読み出しをおこなうには、図18Bに示すように、書き込みワード線Q1、Q2、Q3の電位を0V、読み出しワード線P1、P2、P3の電位を0Vとする。また、ビット線の電位を4Vとする。このときには、書き込みトランジスタWTr1、WTr2、WTr3はオフとなるが、ノードF1、F2、F3の電位が0V以上3V以下であり、読み出しトランジスタRTr1、RTr2、RTr3はオンとなる。このため、ビット線Rとバイアス線Sの間に電流が流れる。もし、ビット線Rの終端がキャパシタであれば、ビット線Rとバイアス線Sの間に電流が流れると、当初の電位4Vは、バイアス線Sの電位0Vに近づくこととなる。最終的な電位は、ノードF1、F2、F3の電位の最小値で決まるが、いずれにせよ、ビット線Rの電位は0V以上4V以下で変動することとなる。以下では、記憶ユニットのうち、中央の記憶セルのデータを読み出すものとする。図18Cに示すように読み出しワード線P2の電位を1Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて1V、2V、3V、4Vのいずれかとなる。ここで、ノードF2の電位が4Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。この段階で、ノードF2の電位が4Vであるのは、書き込みの時にビット線の電位が3Vであった場合である。すなわち、読み出しワード線P2の電位を1Vとしたときに読み出しトランジスタRTr2がオフであれば、書き込みの時にビット線Rの電位が3Vであったとわかる。このようにして、保持されているデータの値を知ることができる。さらに、図18Dに示すように読み出しワード線P2の電位を2Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて2V、3V、4V、5Vのいずれかとなる。ここで、ノードF2の電位が4Vか5Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。このことを検知してデータの値を知ることができる。すなわち、この段階で、読み出しトランジスタRTr2のゲートの電位が4Vあるいは5Vであるのは、書き込みの時にビット線Rの電位が2Vあるいは3Vであった場合であり、読み出しワード線P2の電位が1Vすなわち、図18Cの状態では、オン状態であったのに、2Vになるとオフ状態となった場合には、書き込みの時にビット線Rの電位が2Vであったときである。同様に、図18Eに示すように読み出しワード線P2の電位を3Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて3V、4V、5V、6Vのいずれかとなる。ここで、ノードF2の電位が4Vか5V、6Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。すなわち、書き込みの時にビット線の電位が1V、2V、3Vのいずれかであった場合である。書き込みの時にビット線の電位が0Vであった場合には、読み出しワード線P2の電位を3Vとした場合、ノードF2の電位は3Vであり、依然としてオンである。すなわち、読み出しワード線P2の電位が3Vでもビット線Rとバイアス線Sの間に電流が流れる場合は、書き込みの時にビット線の電位が0Vであったとわかる。以上は、読み出しワード線P2の電位を段階的に変化させてデータの値を知る方法であるが、電位を測定することによってもデータの値を知ることもできる。例えば、図18Fに示すように、ビット線の端にキャパシタを設け、記憶セル側の電位を0Vとしておく。また、書き込みワード線Q1、Q2、Q3と読み出しワード線P1、P3の電位を-3Vとする。この状態では、ノードF1、F3とも電位は-3V以上0V以下であるため、ノードF2の電位を適切なものとすることにより、読み出しトランジスタRTr1、RTr2、RTr3をオンとし、ビット線Rの電位をバイアス線Sの電位0Vと近づけることができる。例えば、ノードF2が0V以下であれば、ビット線Rのキャパシタの電位は0V以上1V未満となる。はじめに、読み出しワード線P2を3Vとすると、ノードF2の電位は3V以上6V以下であるので、この段階では読み出しトランジスタRTr2はオフである。しかし、次に読み出しワード線P2の電位を0Vに下げると、ノードF2の電位は0V以上3V以下となり、読み出しトランジスタRTr2はオンとなる。先に説明したように、ノードF2の電位が0Vであれば、ビット線Rのキャパシタの電位は0V以上1V未満となる。ここで、ノードF2の電位が0Vとなるのは、書き込み時のビット線の電位が0Vであった場合である。同様に、ノードF2の電位が1Vであれば、ビット線Rのキャパシタの電位は1V以上2V未満、ノードF2の電位が2Vであれば、ビット線Rのキャパシタの電位は2V以上3V未満、ノードF2の電位が3Vであれば、ビット線Rのキャパシタの電位は3V以上4V未満となる。そして、それぞれの場合において、書き込み時のビット線の電位が特定できる。すなわち、ビット線Rのキャパシタの電位を測定することにより、ノードF2の電位を知ることができ、そのことから、書き込み時のビット線の電位を知ることができる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrn,mのゲート容量をキャパシタCn,mの容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTrn,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTrn,mのゲートの電位はその影響を受ける。読み出しトランジスタRTrn,mのゲート容量のキャパシタCn,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタCn,mの容量は読み出しトランジスタRTrn,mのゲート容量の2倍以上とするとよい。実施の形態9本実施の形態では、実施の形態8で説明した半導体メモリ装置の形状や作製方法の例について説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。なお、詳細な作製方法等に関しては、公知の半導体製造技術あるいは実施の形態3を参照するとよい。図22に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニットは4つの記憶セルを有する。図22Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域302を形成する。基板上には、導電性の材料シリサイド等やドーピングされたシリコンを用いた導電性領域306を形成する。導電性領域306の一部は、読み出しトランジスタのソース、ドレインとなる。また、導電性領域306の一部はバイアス線Sの一部ともなる。導電性領域306は読み出しトランジスタの読み出しゲート310で分離されている部分もある。導電性領域306の一部には第1接続電極311が設けられる。導電性領域306を用いて、バイアス線Sを形成すると集積度を高めることができる。しかしながら、その場合には、バイアス線Sは、書き込みワード線、読み出しワード線と平行であるすなわち、ビット線と直交することが好ましい。なお、図に示すように、バイアス線Sを隣接する記憶ユニットバイアス線Sをはさんで右側の記憶ユニットと共有することにより集積度を高められる。読み出しゲート310や第1接続電極311の材料としては、実施の形態3あるいは図8に記載される読み出しゲート110や第1接続電極111に用いるような材料を用いればよい。図22Bは、図22Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域312と複数の第1配線314を形成する。第1配線314は、書き込みワード線Q1、Q2、Q3、Q4、あるいは読み出しワード線P1、P2、P3、P4となる。第1配線314の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域312は、下層の読み出しゲート310と接触する。第1配線314の一部は、読み出しゲート310と重なり、キャパシタを形成する。また、酸化物半導体領域312の一部には、上層例えば、ビット線Rへの接続のための第2接続電極317が設けられている。図22AおよびBを重ね合わせると、図22Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第2配線318も図示してある。第2配線318の一部はビット線Rとなる。なお、図22A乃至Cの点A、点Bは同じ位置を示すものである。図22においては、導電性領域306の幅、第1配線314は最小加工線幅Fで加工する。すなわち、線幅および線間隔はFである。その場合、単位記憶セルの大きさは12F2となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セルあたりの面積は12F2より大きくなる。図22に示す記憶ユニットには、4つの記憶セルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面積は12F2に近づく。実施の形態10本実施の形態では、図16Bに示す半導体メモリ回路の動作の例について、図20および図21を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図16Bに示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTr1、WTr2、WTr3をNチャネル型、読み出しトランジスタRTr1、RTr2、RTr3をPチャネル型とする。また、書き込みトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCの容量に対して無視できるものとする。さらに、書き込みトランジスタWTrの寄生容量や読み出しトランジスタRTrの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図20および図21では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、図中に別途記載することもある。以下の例では、バイアス線Sの電位は常時0Vであるとする。書き込みは、一番右の記憶セルから始める。書き込み時には、図20Aに示すように、書き込みワード線Q1、Q2、Q3の電位を4V、読み出しワード線Pの電位を-4Vとする。また、ビット線Rの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。この状態では、書き込みトランジスタWTr1、WTr2、WTr3がオンとなり、ノードF3の電位はビット線Rの電位に近づく。ここでは、ビット線Rの電位と等しくなるものとする。一方、この段階では、読み出しトランジスタRTr1、RTr2、RTr3はオフ状態である。そして、図20Bに示すように、書き込みワード線Q3の電位を-4Vとする。すると、書き込みトランジスタWTr3はオフとなるため、ノードF3では直前のビット線Rの電位が保持される。このようにして、一番右側の記憶セルにデータを書き込むことができる。次に、中央の記憶セルにデータを書き込む。図20Bの状態で、ノードF2の電位は、ビット線Rの電位と等しくなる。そして、書き込みワード線Q2の電位を-4Vとする図20C参照と、書き込みトランジスタWTr2がオフとなり、ノードF2では直前のビット線Rの電位が保持される。このようにして、中央の記憶セルにデータを書き込むことができる。以下、同様に順にデータを書き込み、すべての記憶セルにデータを書き込むことができる。当該記憶ユニット内に書き込む作業を必要としない場合は、図20Dに示すように、書き込みワード線Q1、Q2、Q3の電位を0V、読み出しワード線Pの電位を0Vとするとよい。このときノードF1の電位は、4V以上7V以下となる。ビット線Rの電位は0V以上3V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3はオフ状態を保つことができる。次に読み出しについて図21を用いて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図21Aに示すように、書き込みワード線Q1、Q2、Q3の電位を0V、読み出しワード線Pの電位を0Vとする。こうすると、書き込みトランジスタWTr1、WTr2、WTr3はオフとなる。また、ノードF1、F2、F3の電位は、4V以上7V以下である。そして、ビット線Rの電位は、後で説明するように0V以上4V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3はオフを維持できる。当該記憶ユニットの読み出しをおこなうには、図21Bに示すように、書き込みワード線Q1、Q2、Q3の電位を-4V、読み出しワード線Pの電位を-4Vとする。また、ビット線の電位を4Vとする。このときには、書き込みトランジスタWTr1、WTr2、WTr3はオフとなる。また、ノードF1、F2、F3の電位が0V以上3V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3はオンとなる。このため、ビット線Rとバイアス線Sの間に電流が流れる。もし、ビット線Rの終端がキャパシタであれば、ビット線Rとバイアス線Sの間に電流が流れると、当初の電位4Vは、バイアス線Sの電位0Vに近づくこととなる。最終的な電位は、ノードF1、F2、F3の電位の最小値で決まるが、いずれにせよ、ビット線Rの電位は0V以上4V以下で変動することとなる。以下では、記憶ユニットのうち、中央の記憶セルのデータを読み出すものとする。図21Cに示すように書き込みワード線Q3の電位を-3Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて1V、2V、3V、4Vのいずれかとなる。ここで、ノードF2の電位が4Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。この段階で、ノードF2の電位が4Vであるのは、書き込みの時にビット線の電位が3Vであった場合である。すなわち、書き込みワード線Q3の電位を1Vとしたときに読み出しトランジスタRTr2がオフであれば、書き込みの時にビット線Rの電位が3Vであったとわかる。このようにして、データの値を知ることができる。さらに、図21Dに示すように書き込みワード線Q3の電位を-2Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて2V、3V、4V、5Vのいずれかとなる。ここで、ノードF2の電位が4Vか5Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。ノードF2の電位が4Vか5Vとなるのは、書き込み時のビット線の電位が2Vか3Vであった場合である。同様に、図21Eに示すように書き込みワード線Q3の電位を-1Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて3V、4V、5V、6Vのいずれかとなる。ここで、ノードF2の電位が4Vか5V、6Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。すなわち、書き込みの時にビット線の電位が1V、2V、3Vのいずれかであった場合である。書き込みの時にビット線の電位が0Vであった場合には、書き込みワード線Q3の電位を-1Vとした場合、ノードF2の電位は3Vであり、依然としてオンのままである。すなわち、書き込みワード線Q3の電位が-1Vでもビット線Rとバイアス線Sの間に電流が流れる場合は、書き込みの時にビット線Rの電位が0Vであったとわかる。なお、実施の形態8で、図18Fを用いて説明したのと同様な手法で、電位を測定することによっても多値のデータを読み出すことができる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrn,mのゲート容量をキャパシタCn,mの容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTrn,mのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTrn,mのゲートの電位はその影響を受ける。読み出しトランジスタRTrn,mのゲート容量のキャパシタCn,mの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタCn,mの容量は読み出しトランジスタRTrn,mのゲート容量の2倍以上とするとよい。実施の形態11本実施の形態では、実施の形態10で説明した半導体メモリ装置の形状や作製方法の例について説明する。図23に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニットは4つの記憶セルを有する。図23Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域402を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域406を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域406の一部はバイアス線Sの一部となる。導電性領域406は読み出しトランジスタの読み出しゲート410で分離されている部分がある。導電性領域406の一部には第1接続電極411が設けられる。本実施の形態では、第1接続電極411を隣接する記憶ユニットと共有することにより集積度を高められる。読み出しゲート410や第1接続電極411の材料としては、実施の形態9に示した読み出しゲート310や第1接続電極311の条件を満たすものを用いればよい。図23Bは、図23Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域412と複数の第1配線414を形成する。第1配線414は、書き込みワード線Q1、Q2、Q3、Q4、あるいは読み出しワード線Pとなる。第1配線414の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域412は、下層の読み出しゲート410と接触する。第1配線414の一部は、読み出しゲート410と重なり、キャパシタを形成する。また、酸化物半導体領域412には、上層例えば、ビット線Rへの接続のための第2接続電極417が設けられる。図23AおよびBを重ね合わせると、図23Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される第2配線418も図示してある。第2配線418の一部はビット線Rとなる。図23A乃至Cの点A、点Bは同じ位置を示すものである。図23においては、導電性領域406の幅は最小加工線幅Fで加工する。すなわち、線幅および線間隔はFである。その場合、単位記憶セルの大きさは9F2となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セルあたりの面積は9F2より大きくなる。図23に示す記憶ユニットには、4つの記憶セルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面積は9F2に近づく。以下、上記の構造の半導体メモリ装置の作製方法について説明する。図24は図23の点Aと点Bを結ぶ工程断面図である。以下、図の番号にしたがって、作製工程を説明する。<図24A>まず、公知の半導体製造技術を用いて、n型の単結晶シリコン基板401上に、素子分離領域402、p型にドーピングされたシリコン領域による導電性領域406、第1ゲート絶縁膜403、ダミーゲート404、第1層間絶縁物407を形成する。ダミーゲート404の側面には、図に示すようにサイドウォールを設けてもよい。導電性領域406には、その表面にシリサイド領域を設けて導電性を高める構造としてもよい。<図24B>実施の形態3で説明した方法を用いて、読み出しトランジスタの読み出しゲート410、第1接続電極411を埋め込み形成した後、酸化物半導体領域412を形成する。ここでは、酸化物半導体領域の厚さを30~50nmと、その後に形成する第2ゲート絶縁膜413の厚さの10nmよりも数倍大きくするため、段差を緩和する目的で、酸化物半導体領域412の端部をテーパー状に加工する。酸化物半導体領域の端でのテーパー角は30度ないし60度とするとよい。<図24C>導電性材料により複数の第1配線414を形成する。第1配線414は、書き込みワード線Q1、Q2、Q3等となる。書き込みワード線Q1、Q2、Q3の一部は酸化物半導体を用いたトランジスタのゲート電極となる。さらに、n型の導電性を示す領域415、第2層間絶縁物416、第2接続電極417、第2配線418を形成する。第2配線418はビット線Rである。かくして、図24Cに示されるように、書き込みトランジスタ419a、419b、読み出しトランジスタ420、キャパシタ421を有する半導体メモリ装置の記憶セルが作製される。図に示されるように、書き込みワード線Q2は、キャパシタ421の電極および書き込みトランジスタ419bのゲート電極として形成される。キャパシタ421の部分すなわち、書き込みワード線Q2と読み出しゲート410に挟まれた部分の酸化物半導体領域412はドーピングされていないが、その厚さが50nm以下であるので、半分以上の部分は弱いn型の導体として機能する。"