"互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1容量素子および第2容量素子と、入力端子および出力端子とを備え、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第2トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記出力端子に電気的に接続されているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1容量素子および第2容量素子と、入力端子および出力端子とを備え、前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第2トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記出力端子に電気的に接続されているインバータ回路。前記第2容量素子は、前記第1トランジスタのゲート側に挿入されており、前記第2容量素子の容量は、前記第1容量素子の容量よりも大きくなっている請求項1または請求項2に記載のインバータ回路。前記第1容量素子および前記第2容量素子のそれぞれの容量は、以下の式を満たす請求項3に記載のインバータ回路。CbVdd-Vss/CaCb>Vth2Ca:前記第1容量素子の容量Cb:前記第2容量素子の容量Vdd:前記第2電圧線の電圧Vss:前記第1電圧線の電圧Vth2:前記第2トランジスタの閾値電圧前記第1電圧線および前記第3電圧線は、互いに同電位となっている請求項1ないし請求項4のいずれか一項に記載のインバータ回路。前記第2電圧線は、前記第1電圧線および前記第3電圧線の電圧よりも高電圧を出力する電源に接続されている請求項5に記載のインバータ回路。前記入力端子に入力された信号電圧の波形を鈍らせた電圧を前記第3トランジスタのゲートに入力する遅延素子をさらに備えた請求項1ないし請求項4のいずれか一項に記載のインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、入力端子および出力端子と、前記入力端子に電気的に接続された第1端子、前記出力端子に電気的に接続された第2端子、および前記第2トランジスタのゲートに電気的に接続された第3端子を有し、前記第1端子に立下り電圧または立上がり電圧が入力されている時に前記第2端子のトランジェントを前記第3端子のトランジェントよりも緩やかにする制御素子とを備え、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、入力端子および出力端子と、前記入力端子に電気的に接続された第1端子、前記出力端子に電気的に接続された第2端子、および前記第2トランジスタのゲートに電気的に接続された第3端子を有し、前記第1端子に立下り電圧または立上り電圧が入力されている時に前記第2端子のトランジェントを前記第3端子のトランジェントよりも緩やかにする制御素子とを備え、前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続されているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子および第2容量素子と、第1入力端子、第2入力端子、第3入力端子および出力端子とを備え、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記第2入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、前記第2入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第1容量素子および前記第2容量素子は、前記第2入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記第1入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第3入力端子を介して当該第7トランジスタのゲートに入力される信号に応じて前記第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子および第2容量素子と、第1入力端子、第2入力端子、第3入力端子および出力端子とを備え、前記第1トランジスタでは、ゲートが前記第1入力端子に電気的に接続され、ドレインまたはソースが第1電圧線に電気的に接続され、ドレインおよびソースのうち前記第1電圧線に未接続の端子が前記出力端子に電気的に接続され、前記第2トランジスタでは、ゲートが前記第7トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第2電圧線に電気的に接続され、ドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタでは、ゲートが前記第2入力端子に電気的に接続され、ドレインまたはソースが第3電圧線に電気的に接続され、ドレインおよびソースのうち前記第3電圧線に未接続の端子が前記第5トランジスタのゲートに電気的に接続され、前記第4トランジスタでは、ゲートが前記第2入力端子に電気的に接続され、ドレインまたはソースが第4電圧線に電気的に接続され、ドレインおよびソースのうち前記第4電圧線に未接続の端子が前記第5トランジスタのドレインまたはソースである第1端子に電気的に接続され、前記第1容量素子および前記第2容量素子は、前記第2入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、前記第5トランジスタでは、ゲートが前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち前記第1端子とは異なる端子が第5電圧線に電気的に接続され、前記第6トランジスタでは、ゲートが前記第1入力端子に電気的に接続され、ドレインまたはソースが第6電圧線に電気的に接続され、ドレインおよびソースのうち前記第6電圧線に未接続の端子が前記第2トランジスタのゲートに電気的に接続され、前記第7トランジスタでは、ゲートが前記第3入力端子に電気的に接続され、ドレインまたはソースが前記第1端子に電気的に接続され、ドレインおよびソースのうち前記第1端子に未接続の端子が前記第2トランジスタのゲートに電気的に接続されているインバータ回路。前記第2容量素子は、前記第5トランジスタのゲート側に挿入されており、前記第2容量素子の容量は、前記第1容量素子の容量よりも大きくなっている請求項10または請求項11に記載のインバータ回路。前記第1容量素子および前記第2容量素子のそれぞれの容量は、以下の式を満たす請求項12に記載のインバータ回路。CbVdd2-Vss/CaCb>Vth5Ca:前記第1容量素子の容量Cb:前記第2容量素子の容量Vdd2:前記第5電圧線の電圧Vss:前記第4電圧線の電圧Vth5:前記第5トランジスタの閾値電圧前記第1電圧線、前記第3電圧線、前記第4電圧線および前記第6電圧線は、互いに同電位となっている請求項10ないし請求項13のいずれか一項に記載のインバータ回路。前記第2電圧線および前記第5電圧線は、前記第1電圧線、前記第3電圧線、前記第4電圧線および前記第6電圧線の電圧よりも高電圧を出力する電源に接続されている請求項14に記載のインバータ回路。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1容量素子および第2容量素子と、入力端子および出力端子とを有し、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第2トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記出力端子に電気的に接続されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1容量素子および第2容量素子と、入力端子および出力端子とを有し、前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第2トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記出力端子に電気的に接続されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、入力端子および出力端子と、前記入力端子に電気的に接続された第1端子、前記出力端子に電気的に接続された第2端子、および前記第2トランジスタのゲートに電気的に接続された第3端子を含み、前記第1端子に立下り電圧または立上がり電圧が入力されている時に前記第2端子のトランジェントを前記第3端子のトランジェントよりも緩やかにする制御素子とを有し、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、入力端子および出力端子と、前記入力端子に電気的に接続された第1端子、前記出力端子に電気的に接続された第2端子、および前記第2トランジスタのゲートに電気的に接続された第3端子を有し、前記第1端子に立下り電圧または立上り電圧が入力されている時に前記第2端子のトランジェントを前記第3端子のトランジェントよりも緩やかにする制御素子とを有し、前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子および第2容量素子と、第1入力端子、第2入力端子、第3入力端子および出力端子とを有し、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記第2入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、前記第2入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第1容量素子および前記第2容量素子は、前記第2入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記第1入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第3入力端子を介して当該第7トランジスタのゲートに入力される信号に応じて前記第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子および第2容量素子と、第1入力端子、第2入力端子、第3入力端子および出力端子とを備え、前記第1トランジスタでは、ゲートが前記第1入力端子に電気的に接続され、ドレインまたはソースが第1電圧線に電気的に接続され、ドレインおよびソースのうち前記第1電圧線に未接続の端子が前記出力端子に電気的に接続され、前記第2トランジスタでは、ゲートが前記第7トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第2電圧線に電気的に接続され、ドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタでは、ゲートが前記第2入力端子に電気的に接続され、ドレインまたはソースが第3電圧線に電気的に接続され、ドレインおよびソースのうち前記第3電圧線に未接続の端子が前記第5トランジスタのゲートに電気的に接続され、前記第4トランジスタでは、ゲートが前記第2入力端子に電気的に接続され、ドレインまたはソースが第4電圧線に電気的に接続され、ドレインおよびソースのうち前記第4電圧線に未接続の端子が前記第5トランジスタのドレインまたはソースである第1端子に電気的に接続され、前記第1容量素子および前記第2容量素子は、前記第2入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、前記第5トランジスタでは、ゲートが前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち前記第1端子とは異なる端子が第5電圧線に電気的に接続され、前記第6トランジスタでは、ゲートが前記第1入力端子に電気的に接続され、ドレインまたはソースが第6電圧線に電気的に接続され、ドレインおよびソースのうち前記第6電圧線に未接続の端子が前記第2トランジスタのゲートに電気的に接続され、前記第7トランジスタでは、ゲートが前記第3入力端子に電気的に接続され、ドレインまたはソースが前記第1端子に電気的に接続され、ドレインおよびソースのうち前記第1端子に未接続の端子が前記第2トランジスタのゲートに電気的に接続されている表示装置。ところで、アクティブマトリクス方式の表示装置では、信号線DTLを駆動する水平駆動回路図示せずや、各画素113を順次選択する書き込み走査回路図示せずは、いずれも基本的にシフトレジスタ図示せずを含んで構成されており、画素113の各列または各行に対応して、1段ごとにバッファ回路図示せずを備えている。例えば、書き込み走査回路内のバッファ回路は、典型的には、2つのインバータ回路を直列に接続して構成されている。ここで、インバータ回路は、例えば、図37に示したように、2つのnチャネルMOS型のトランジスタTr11,Tr12が直列接続された単チャネル型の回路構成となっている。図37に記載のインバータ回路200は、ローレベルの電圧が印加される低電圧配線L1と、ハイレベルの電圧が印加される高電圧配線L2との間に挿入されている。高電圧配線L2側のトランジスタTr12のゲートが高電圧配線L2に接続されており、低電圧配線L1側のトランジスタTr11のゲートが入力端子INに接続されている。さらに、トランジスタTr11とトランジスタTr12との接続点Cが出力端子OUTに接続されている。インバータ回路200では、例えば、図38に示したように、入力端子INの電圧入力電圧VinがVssとなっている時、出力端子OUTの電圧出力電圧VoutがVddとはならず、Vdd-Vthとなってしまう。つまり、出力電圧Voutには、トランジスタTr12の閾値電圧Vthが含まれており、出力電圧Voutは、トランジスタTr12の閾値電圧Vthのばらつきの影響を大きく受けてしまう。そこで、例えば、図39のインバータ回路300に示したように、トランジスタTr12のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vdd以上の電圧Vdd2≧VddVthが印加される高電圧配線L3にゲートを接続することが考えられる。また、例えば、図40のインバータ回路400に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタTr12のゲートと高電圧配線L2との間にトランジスタTr13を挿入し、トランジスタTr13のゲートを高電圧配線L2に接続するとともに、トランジスタTr12のゲートとトランジスタTr13のソースとの接続点Dと、接続点Cとの間に容量素子C10を挿入した回路構成が考えられる。しかし、図37、図39、図40のいずれの回路においても、入力電圧Vinがハイとなっている時、つまり、出力電圧Voutがローとなっている時まで、トランジスタTr11,Tr12を介して、高電圧配線L2側から低電圧配線L1側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図37、図39、図40の回路においては、例えば、図38Bの破線で囲んだ箇所に示したように、入力電圧VinがVddとなっている時、出力電圧VoutがVssとはならず、出力電圧Voutの波高値がばらついてしまう。その結果、画素回路112内の駆動トランジスタTr100の閾値補正や移動度補正が画素回路112ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという問題があった。なお、上述の問題は、表示装置の走査回路に限って生じるものではなく、他のデバイスにおいても同様に生じ得るものである。本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えつつ、出力電圧のばらつきをなくすことの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。本発明の第1のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1容量素子および第2容量素子と、入力端子および出力端子とを備えたものである。ここで、第1トランジスタは、入力端子の電圧入力電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、当該第2トランジスタのゲート電圧と、出力端子の電圧出力電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、入力電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第3電圧線との電気的な接続を継断するようになっている。第1容量素子および第2容量素子は、入力端子と第2トランジスタのゲートとの間に直列に挿入されており、第1容量素子と第2容量素子との電気的な接続点が、出力端子に電気的に接続されている。本発明の第1の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第1のインバータ回路と同一の構成要素を含んでいる。本発明の第1のインバータ回路および第1の表示装置では、第2トランジスタのゲートと第3電圧線との間には、入力電圧と第3電圧線の電圧との電位差に応じてオンオフ動作する第3トランジスタが設けられている。さらに、第2トランジスタのソースと第1電圧線との間には、入力電圧と第1電圧線の電圧との電位差に応じてオンオフ動作する第1トランジスタが設けられている。これにより、例えば、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第2トランジスタのゲートには、第1容量素子および第2容量素子が直列接続されており、出力端子には、第1容量素子および第2容量素子が並列接続されているので、出力端子の方が、第2トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第2トランジスタのゲート-ソース間電圧が第2トランジスタの閾値電圧よりも大きくなり、第2トランジスタがオンし、その直後に第1トランジスタおよび第3トランジスタがオフする。このとき、出力電圧が第2電圧線側の電圧となる。また、例えば、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第1トランジスタおよび第3トランジスタがオンし、その直後に第2トランジスタがオフする。このとき、出力電圧が第1電圧線側の電圧となる。本発明の第2のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1容量素子および第2容量素子と、入力端子および出力端子とを備えたものである。ここで、第1トランジスタのゲートは入力端子に電気的に接続され、第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、第1トランジスタのドレインおよびソースのうち第1電圧線に未接続の端子は出力端子に電気的に接続されている。第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、第2トランジスタのドレインおよびソースのうち第2電圧線に未接続の端子は出力端子に電気的に接続されている。第3トランジスタのゲートは入力端子に電気的に接続され、第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、第3トランジスタのドレインおよびソースのうち第3電圧線に未接続の端子は第2トランジスタのゲートに電気的に接続されている。第1容量素子および第2容量素子は、入力端子と第2トランジスタのゲートとの間に直列に挿入されており、第1容量素子と第2容量素子との電気的な接続点が、出力端子に電気的に接続されている。本発明の第2の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第2のインバータ回路と同一の構成要素を含んでいる。本発明の第2のインバータ回路および第2の表示装置では、第2トランジスタのゲートと第3電圧線との間には、ゲートが入力端子に接続された第3トランジスタが設けられている。さらに、第2トランジスタのソースと第1電圧線との間には、ゲートが入力端子に接続された第1トランジスタが設けられている。これにより、例えば、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第2トランジスタのゲートには、第1容量素子および第2容量素子が直列接続されており、出力端子には、第1容量素子および第2容量素子が並列接続されているので、出力端子の方が、第2トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第2トランジスタのゲート-ソース間電圧が第2トランジスタの閾値電圧よりも大きくなり、第2トランジスタがオンし、その直後に第1トランジスタおよび第3トランジスタがオフする。このとき、出力電圧が第2電圧線側の電圧となる。また、例えば、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第1トランジスタおよび第3トランジスタがオンし、その直後に第2トランジスタがオフする。このとき、出力電圧が第1電圧線側の電圧となる。本発明の第3のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、入力端子および出力端子と、制御素子とを備えたものである。この制御素子は、入力端子に電気的に接続された第1端子と、出力端子に電気的に接続された第2端子と、第2トランジスタのゲートに電気的に接続された第3端子とを有している。この制御素子は、第1端子に立下り電圧または立上がり電圧が入力されている時に第2端子のトランジェントを第3端子のトランジェントよりも緩やかにするようになっている。ここで、第1トランジスタは、入力端子の電圧入力電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、当該第2トランジスタのゲート電圧と、出力端子の電圧出力電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、入力電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第3電圧線との電気的な接続を継断するようになっている。本発明の第3の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第3のインバータ回路と同一の構成要素を含んでいる。本発明の第3のインバータ回路および第3の表示装置では、第2トランジスタのゲートと第3電圧線との間には、入力電圧と第3電圧線の電圧との電位差に応じてオンオフ動作する第3トランジスタが設けられている。さらに、第2トランジスタのソースと第1電圧線との間には、入力電圧と第1電圧線の電圧との電位差に応じてオンオフ動作する第1トランジスタが設けられている。これにより、第1トランジスタ~第3トランジスタがnチャネル型である場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が短くなる。一方、第1トランジスタ~第3トランジスタがpチャネル型である場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明の第3のインバータ回路および第3の表示装置では、制御素子において、第1端子が入力端子に電気的に接続され、第2端子が出力端子に電気的に接続され、第3端子が第2トランジスタのゲートに電気的に接続されており、第1端子に立下り電圧または立上り電圧が入力されている時に第2端子のトランジェントが第3端子のトランジェントよりも緩やかとなる。これにより、第1トランジスタ~第3トランジスタがnチャネル型である場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第2トランジスタのゲート-ソース間電圧が第2トランジスタの閾値電圧よりも大きくなり、第2トランジスタがオンし、その直後に第1トランジスタおよび第3トランジスタがオフする。このとき、出力電圧が第2電圧線側の電圧となる。さらに、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第1トランジスタおよび第3トランジスタがオンし、その直後に第2トランジスタがオフする。このとき、出力電圧が第1電圧線側の電圧となる。一方、第1トランジスタ~第3トランジスタがpチャネル型である場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第2トランジスタのゲート-ソース間電圧が第2トランジスタの閾値電圧よりも大きくなり、第2トランジスタがオンし、その直後に第1トランジスタおよび第3トランジスタがオフする。このとき、出力電圧が第2電圧線側の電圧となる。さらに、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第1トランジスタおよび第3トランジスタがオンし、その直後に第2トランジスタがオフする。このとき、出力電圧が第1電圧線側の電圧となる。本発明の第4のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、入力端子および出力端子と、制御素子とを備えたものである。この制御素子は、入力端子に電気的に接続された第1端子と、出力端子に電気的に接続された第2端子と、第2トランジスタのゲートに電気的に接続された第3端子とを有している。この制御素子は、第1端子に立下り電圧または立上り電圧が入力されている時に第2端子のトランジェントを第3端子のトランジェントよりも緩やかにするようになっている。ここで、第1トランジスタのゲートは入力端子に電気的に接続され、第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、第1トランジスタのドレインおよびソースのうち第1電圧線に未接続の端子は出力端子に電気的に接続されている。第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、第2トランジスタのドレインおよびソースのうち第2電圧線に未接続の端子は出力端子に電気的に接続されている。第3トランジスタのゲートは入力端子に電気的に接続され、第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、第3トランジスタのドレインおよびソースのうち第3電圧線に未接続の端子は第2トランジスタのゲートに電気的に接続されている。本発明の第4の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第4のインバータ回路と同一の構成要素を含んでいる。本発明の第4のインバータ回路および第4の表示装置では、第2トランジスタのゲートと第3電圧線との間には、ゲートが入力端子に接続された第3トランジスタが設けられている。さらに、第2トランジスタのソースと第1電圧線との間には、ゲートが入力端子に接続された第1トランジスタが設けられている。これにより、第1トランジスタ~第3トランジスタがnチャネル型である場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が短くなる。一方、第1トランジスタ~第3トランジスタがpチャネル型である場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に、第1トランジスタおよび第3トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第2トランジスタのゲートおよびソースが第1電圧線および第3電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明の第4のインバータ回路および第4の表示装置では、制御素子において、第1端子が入力端子に電気的に接続され、第2端子が出力端子に電気的に接続され、第3端子が第2トランジスタのゲートに電気的に接続されており、第1端子に立下り電圧が入力されている時に第2端子のトランジェントが第3端子のトランジェントよりも緩やかとなる。これにより、第1トランジスタ~第3トランジスタがnチャネル型である場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第2トランジスタのゲート-ソース間電圧が第2トランジスタの閾値電圧よりも大きくなり、第2トランジスタがオンし、その直後に第1トランジスタおよび第3トランジスタがオフする。このとき、出力電圧が第2電圧線側の電圧となる。さらに、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第1トランジスタおよび第3トランジスタがオンし、その直後に第2トランジスタがオフする。このとき、出力電圧が第1電圧線側の電圧となる。一方、第1トランジスタ~第3トランジスタがpチャネル型である場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移する時に第2トランジスタのゲート-ソース間電圧が第2トランジスタの閾値電圧よりも大きくなり、第2トランジスタがオンし、その直後に第1トランジスタおよび第3トランジスタがオフする。このとき、出力電圧が第2電圧線側の電圧となる。さらに、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時に第1トランジスタおよび第3トランジスタがオンし、その直後に第2トランジスタがオフする。このとき、出力電圧が第1電圧線側の電圧となる。ところで、本発明の第1ないし第4のインバータ回路ならびに第1ないし第4の表示装置において、入力端子に入力された信号電圧の波形を鈍らせた電圧を第3トランジスタのゲートに入力する遅延素子をさらに設けてもよい。このようにした場合には、第1トランジスタのゲートに入力される信号よりも遅延した信号が第3トランジスタのゲートに入力されるので、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時またはローからハイに変移する時に第2トランジスタのゲート-ソース間電圧が第2トランジスタの閾値電圧を超えるまでの時間を短縮することができる。本発明の第5のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタを備えたものである。このインバータ回路は、さらに、第1容量素子および第2容量素子と、第1入力端子、第2入力端子、第3入力端子および出力端子とを備えている。第1トランジスタは、第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、当該第2トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、第2入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのゲートと第3電圧線との電気的な接続を継断するようになっている。第4トランジスタは、第2入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのソースまたはドレインである第1端子と第4電圧線との電気的な接続を継断するようになっている。第1容量素子および第2容量素子は、第2入力端子と第5トランジスタのゲートとの間に直列に挿入されている。第1容量素子と第2容量素子との電気的な接続点が、第1端子に電気的に接続されている。第5トランジスタは、第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と第1端子との電気的な接続を継断するようになっている。第6トランジスタは、第1入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第6電圧線との電気的な接続を継断するようになっている。第7トランジスタは、第3入力端子を介して当該第7トランジスタのゲートに入力される信号に応じて第1端子と第2トランジスタのゲートとの電気的な接続を継断するようになっている。本発明の第5の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第5のインバータ回路と同一の構成要素を含んでいる。本発明の第5のインバータ回路および第5の表示装置では、第5トランジスタのゲートと第3電圧線との間には、第2入力端子の電圧と第3電圧線の電圧との電位差に応じてオンオフ動作する第3トランジスタが設けられている。また、第5トランジスタの第1端子と第4電圧線との間には、第2入力端子の電圧と第4電圧線の電圧との電位差に応じてオンオフ動作する第4トランジスタが設けられている。これにより、例えば、第3トランジスタおよび第4トランジスタのそれぞれのゲートがハイからローに変移する時に、第3トランジスタおよび第4トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第5トランジスタのゲートおよびソースが第3電圧線および第4電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第3トランジスタおよび第4トランジスタのそれぞれのゲートがローからハイに変移する時に、第3トランジスタおよび第4トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第5トランジスタのゲートおよびソースが第3電圧線および第4電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、入力端子と第5トランジスタのゲートとの間に、互いに直列に接続された第1容量素子および第2容量素子が挿入されている。さらに、第5トランジスタのソースが、第1容量素子と第2容量素子との間に電気的に接続されている。これにより、第5トランジスタのソースには、第1容量素子および第2容量素子が並列接続され、第5トランジスタのゲートには、第1容量素子および第2容量素子が直列接続されるので、第5トランジスタのソースの方が、第5トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第3トランジスタおよび第4トランジスタのそれぞれのゲートがハイからローに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧よりも大きくなり、第5トランジスタがオンし、その直後に第4トランジスタがオフする。このとき、第7トランジスタがオフしているので、第5トランジスタの第1端子の電圧が徐々に上昇する。その後、例えば、第5トランジスタの第1端子の電圧が所定の大きさとなった時に、第1トランジスタおよび第6トランジスタのそれぞれのゲートがハイからローに変移する。これにより、第1トランジスタおよび第6トランジスタがオフする。続いて、例えば、第7トランジスタがオンする。これにより、第5トランジスタの第1端子と、第2トランジスタのゲートとが互いに容量結合するので、第2トランジスタのゲート電圧が一気に上昇し、第2トランジスタがオンするとともに第1トランジスタがオフする。その結果、出力電圧が第2電圧線側の電圧となる。また、例えば、第1トランジスタ、第3トランジスタ、第4トランジスタおよび第6トランジスタのそれぞれのゲートがローからハイに変移する時に第1トランジスタ、第3トランジスタ、第4トランジスタおよび第6トランジスタがオンし、その直後に第2トランジスタおよび第5トランジスタがオフする。その結果、出力電圧が第1電圧線側の電圧となる。本発明の第6のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタを備えたものである。このインバータ回路は、さらに、第1容量素子および第2容量素子と、第1入力端子、第2入力端子、第3入力端子および出力端子とを備えている。第1トランジスタでは、ゲートが第1入力端子に電気的に接続され、ドレインまたはソースが第1電圧線に電気的に接続され、ドレインおよびソースのうち第1電圧線に未接続の端子が出力端子に電気的に接続されている。第2トランジスタでは、ゲートが第7トランジスタのドレインまたはソースに接続され、ドレインまたはソースが第2電圧線に電気的に接続され、ドレインおよびソースのうち第2電圧線に未接続の端子が出力端子に電気的に接続されている。第3トランジスタでは、ゲートが第2入力端子に電気的に接続され、ドレインまたはソースが第3電圧線に電気的に接続され、ドレインおよびソースのうち第3電圧線に未接続の端子が第5トランジスタのゲートに電気的に接続されている。第4トランジスタでは、ゲートが第2入力端子に電気的に接続され、ドレインまたはソースが第4電圧線に電気的に接続され、ドレインおよびソースのうち第4電圧線に未接続の端子が第5トランジスタのドレインまたはソースである第1端子に電気的に接続されている。第1容量素子および第2容量素子は、第2入力端子と第5トランジスタのゲートとの間に直列に挿入されている。第1容量素子と第2容量素子との電気的な接続点が、第1端子に電気的に接続されている。第5トランジスタでは、ゲートが第3トランジスタのドレインおよびソースのうち第3電圧線に未接続の端子に電気的に接続され、ドレインおよびソースのうち第1端子とは異なる端子が第5電圧線に電気的に接続されている。第6トランジスタでは、ゲートが第1入力端子に電気的に接続され、ドレインまたはソースが第6電圧線に電気的に接続され、ドレインおよびソースのうち第6電圧線に未接続の端子が第2トランジスタのゲートに電気的に接続されている。第7トランジスタでは、ゲートが第3入力端子に電気的に接続され、ドレインまたはソースが第1端子に電気的に接続され、ドレインおよびソースのうち第1端子に未接続の端子が第2トランジスタのゲートに電気的に接続されている。本発明の第6の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第6のインバータ回路と同一の構成要素を含んでいる。本発明の第6のインバータ回路および第6の表示装置では、第5トランジスタのゲートと第3電圧線との間には、ゲートが第2入力端子に接続された第3トランジスタが設けられている。さらに、第5トランジスタの第1端子と第4電圧線との間には、ゲートが第2入力端子に接続された第4トランジスタが設けられている。これにより、例えば、第3トランジスタおよび第4トランジスタのそれぞれのゲートがハイからローに変移する時に、第3トランジスタおよび第4トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第5トランジスタのゲートおよびソースが第3電圧線および第4電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第3トランジスタおよび第4トランジスタのそれぞれのゲートがローからハイに変移する時に、第3トランジスタおよび第4トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第5トランジスタのゲートおよびソースが第3電圧線および第4電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第5トランジスタのゲートには、第1容量素子および第2容量素子が直列接続されており、第5トランジスタのソースには、第1容量素子および第2容量素子が並列接続されているので、第5トランジスタのソースの方が、第5トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第3トランジスタおよび第4トランジスタのそれぞれのゲートがハイからローに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧よりも大きくなり、第5トランジスタがオンし、その直後に第4トランジスタがオフする。このとき、第7トランジスタがオフしているので、第5トランジスタの第1端子の電圧が徐々に上昇する。その後、例えば、第5トランジスタの第1端子の電圧が所定の大きさとなった時に、第1トランジスタおよび第6トランジスタのそれぞれのゲートがハイからローに変移する。これにより、第1トランジスタおよび第6トランジスタがオフする。続いて、例えば、第7トランジスタがオンする。これにより、第5トランジスタの第1端子と、第2トランジスタのゲートとが互いに容量結合するので、第2トランジスタのゲート電圧が一気に上昇し、第2トランジスタがオンするとともに第1トランジスタがオフする。その結果、出力電圧が第2電圧線側の電圧となる。また、例えば、第1トランジスタ、第3トランジスタ、第4トランジスタおよび第6トランジスタのそれぞれのゲートがローからハイに変移する時に第1トランジスタ、第3トランジスタ、第4トランジスタおよび第6トランジスタがオンし、その直後に第2トランジスタおよび第5トランジスタがオフする。その結果、出力電圧が第1電圧線側の電圧となる。本発明の第1ないし第4のインバータ回路ならびに第1ないし第4の表示装置によれば、第1トランジスタと第2トランジスタとが同時にオンしている期間がほとんどないようにしたので、第1トランジスタおよび第2トランジスタを介して、電圧線同士の間を流れる電流貫通電流はほとんど存在しない。これにより、消費電力を抑えることができる。また、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移したときに出力電圧が第2電圧線側の電圧または第1電圧線側の電圧となり、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がローからハイに変移したときに出力電圧が上記とは逆側の電圧となるようにしたので、出力電圧のばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。さらに、本発明の第1ないし第4のインバータ回路ならびに第1ないし第4の表示装置において、入力端子に入力された信号電圧の電圧波形を鈍らせた電圧を第3トランジスタのゲートに入力するようにした場合には、第1トランジスタおよび第3トランジスタのそれぞれのゲート電圧がハイからローに変移する時またはローからハイに変移する時に第2トランジスタのゲート-ソース間電圧が第2トランジスタの閾値電圧を超えるまでの時間を短縮することができる。これにより、回路動作を高速化することができる。本発明の第5および第6のインバータ回路ならびに第5および第6の表示装置によれば、第1トランジスタと第2トランジスタとが同時にオンしたり、第4トランジスタと第5トランジスタとが同時にオンしたりしている期間がほとんどないようにしたので、第1トランジスタおよび第2トランジスタを介したり、第4トランジスタおよび第5トランジスタを介したりして、電圧線同士の間を流れる電流貫通電流はほとんど存在しない。これにより、消費電力を抑えることができる。また、第1トランジスタ、第3トランジスタ、第4トランジスタおよび第6トランジスタのそれぞれのゲート電圧がハイからローに変移したときに出力電圧が第2電圧線側の電圧または第1電圧線側の電圧となり、第1トランジスタ、第3トランジスタ、第4トランジスタおよび第6トランジスタのそれぞれのゲート電圧がローからハイに変移したときに出力電圧が上記とは逆側の電圧となるようにしたので、出力電圧のばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。さらに、本発明の第5および第6のインバータ回路ならびに第5および第6の表示装置では、第1トランジスタおよび第6トランジスタのゲートに入力する電圧よりも位相の早い電圧を用いて、第5トランジスタの第1端子の電圧をあらかじめ高い電圧としておき、第7トランジスタを介した容量結合によって第2トランジスタのゲート電圧を一気に上昇させることで、第6トランジスタのゲート電圧のトランジェントを早くすることが可能である。これにより、これにより、回路動作を高速化することができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態図1~図82.第2の実施の形態図9~図133.上記各実施の形態の変形例図14~図174.第3の実施の形態図18~図255.上記第3の実施の形態の変形例図26~図286.適用例図29~図35<1.第1の実施の形態>構成図1は、本発明の第1の実施の形態に係るインバータ回路1の全体構成の一例を表したものである。図2A,Bは、図1のインバータ回路1の入出力信号波形の一例を表したものである。インバータ回路1は、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Bを出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一チャネル型の3つのトランジスタTr1,Tr2,Tr3を備えたものである。インバータ回路1は、上記の3つのトランジスタTr1,Tr2,Tr3の他に、2つの容量素子C1,C2と、入力端子INおよび出力端子OUTとを備えており、3Tr2Cの回路構成となっている。トランジスタTr1が本発明の第1トランジスタの一具体例に相当し、トランジスタTr2が本発明の第2トランジスタの一具体例に相当し、トランジスタTr3が本発明の第3トランジスタの一具体例に相当する。また、容量素子C1が本発明の第1容量素子の一具体例に相当し、容量素子C2が本発明の第2容量素子の一具体例に相当する。トランジスタTr1,Tr2,Tr3は、例えば、nチャネルMOS型の薄膜トランジスタTFTである。トランジスタTr1は、例えば、入力端子INの電圧入力電圧Vinと低電圧線L1の電圧との電位差またはそれに対応する電位差に応じて、出力端子OUTと低電圧線L1との電気的な接続を継断するようになっている。トランジスタTr1のゲートが入力端子INに電気的に接続されている。トランジスタTr1のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタTr1のソースおよびドレインのうち低電圧線L1に未接続の端子が出力端子OUTに電気的に接続されている。トランジスタTr2は、当該トランジスタTr2のゲート電圧Vg2と、出力端子OUTの電圧出力電圧Voutとの電位差またはそれに対応する電位差に応じて高電圧線L2と出力端子OUTとの電気的な接続を継断するようになっている。トランジスタTr2のゲートがトランジスタTr3のソースまたはドレインに電気的に接続されている。トランジスタTr2のソースまたはドレインが出力端子OUTに電気的に接続されており、トランジスタTr2のソースおよびドレインのうち出力端子OUTに未接続の端子が高電圧線L2に電気的に接続されている。トランジスタTr3は、入力電圧Vinと低電圧線L1の電圧との電位差またはそれに対応する電位差に応じてトランジスタTr2のゲートと低電圧線L1との電気的な接続を継断するようになっている。トランジスタTr3のゲートが入力端子INに電気的に接続されている。トランジスタTr3のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタTr3のソースおよびドレインのうち低電圧線L1に未接続の端子がトランジスタTr2のゲートに電気的に接続されている。つまり、トランジスタTr1,Tr3は互いに同一の電圧線低電圧線L1に接続されており、各トランジスタTr1,Tr3のソースおよびドレインのうち低電圧線L1側の端子は、互いに同電位となっている。低電圧線L1が本発明の第1電圧線、第3電圧線の一具体例に相当し、高電圧線L2が本発明の第2電圧線の一具体例に相当する。高電圧線L2は、低電圧線L1の電圧よりも高電圧一定電圧を出力する電源図示せずに接続されており、高電圧線L2の電圧は、インバータ回路1の駆動時にVddとなっている。低電圧線L1は、高電圧線L2の電圧よりも低電圧一定電圧を出力する電源図示せずに接続されており、低電圧線L1の電圧は、インバータ回路1の駆動時に電圧Vss<Vddとなっている。容量素子C1,C2は、入力端子INとトランジスタTr2のゲートとの間に直列に挿入されている。容量素子C1と容量素子C2との電気的な接続点Aが、出力端子OUTに電気的に接続されている。容量素子C1はトランジスタTr2のゲート側に挿入されており、容量素子C2はトランジスタTr1のゲート側に挿入されている。容量素子C2の容量は、容量素子C1の容量よりも大きくなっている。容量素子C1,C2のそれぞれの容量は、以下の式1を満たしていることが好ましい。容量素子C1,C2が式1を満たすならば、後述するように、入力電圧Vinが立ち下がった時、トランジスタTr2のゲート-ソース間電圧をその閾値電圧Vth2以上とすることができ、出力電圧Voutがローからハイに変移することができる。なお、Caは容量素子C1の容量であり、Cbは容量素子C2の容量である。また、式1において、Vddは、高電圧線L2の電圧であり、Vssは、低電圧線L1の電圧である。CbVdd-Vss/CaCb>Vth2...1ところで、インバータ回路1は、従来のインバータ回路図37のインバータ回路200との関係では、出力段のトランジスタTr1,Tr2と入力端子INとの間に、制御素子10およびトランジスタTr3を挿入したものに相当する。ここで、制御素子10は、例えば、図1に示したように、入力端子INに電気的に接続された第1端子P1、出力端子OUTに電気的に接続された第2端子P2、およびトランジスタTr2のゲートに電気的に接続された第3端子P3を有している。制御素子10は、さらに、例えば、図1に示したように、容量素子C1,C2を含んで構成されている。制御素子10は、例えば、第1端子P1に立下り電圧が入力されている時に第2端子P2のトランジェントを第3端子P3のトランジェントよりも緩やかにするようになっている。具体的には、制御素子10は、例えば、入力端子INに立下り電圧が入力されている時にトランジスタTr2のソース出力端子OUT側の端子のトランジェントをトランジスタTr2のゲートのトランジェントよりも緩やかにするようになっている。なお、制御素子10の動作説明は、下記のインバータ回路1の動作説明と併せて行うものとする。動作次に、図3~図8を参照しつつ、インバータ回路1の動作の一例について説明する。図3は、インバータ回路1の動作の一例を表す波形図である。図4~図8は、インバータ回路1の一連の動作の一例を表す回路図である。まず、入力電圧VinがハイVddの時、トランジスタTr1,Tr3がオン状態となっており、トランジスタTr2のゲート電圧Vg2およびソース電圧Vs2が低電圧線L1の電圧=Vssに充電されている図3、図4。そのため、トランジスタTr2はオフ状態となっておりゲート-ソース間電圧Vgs2=0Vでオフする場合、電圧Vssが出力電圧Voutとして出力されている。このとき、容量素子C2には、Vdd-Vssという電圧が充電されている。次に、入力電圧VinがハイVddからローVssに変化低下する時、トランジスタTr1,Tr2のゲート電圧Vg1,Vg2もVddからVssに変化低下する図3、図5。これにより、トランジスタTr1のゲート電圧の変化が容量素子C2を介してトランジスタTr2のソース出力端子OUTに伝播し、トランジスタTr2のソース電圧Vs2出力電圧VoutがΔV1’だけ変化低下する。さらに、トランジスタTr1のゲート電圧の変化が容量素子C1,C2を介してトランジスタTr2のゲートにも伝播し、トランジスタTr2のゲート電圧Vg2がΔV2’だけ変化低下する。しかし、この時、トランジスタTr1,Tr3がオンしている。そのため、低電圧線L1からトランジスタTr2のソース出力端子OUTおよびトランジスタTr2のゲートに向かって電流が流れるので、その電流がそれらをVssに充電しようとする。ここで、トランジスタTr1,Tr3のゲート電圧はVddからVssに変化低下していくので、トランジスタTr1,Tr3のオン抵抗が徐々に大きくなり、トランジスタTr2のソース出力端子OUTおよびゲートを低電圧線L1の電圧に充電するのに要する時間が長くなる。さらに、トランジスタTr2のソース出力端子OUTおよびゲートから見える全容量を比較すると、トランジスタTr2のソース出力端子OUTには容量素子C1,C2が並列接続され、トランジスタTr2のゲートには容量素子C1,C2が直列接続されている。このことから、トランジスタTr2のソース出力端子OUTの方が、トランジスタTr2のゲートよりも、トランジェントが遅くなる。その結果、トランジスタTr2のソース出力端子OUTを低電圧線L1の電圧に充電するのに要する時間の方がトランジスタTr2のゲートを低電圧線L1の電圧に充電するのに要する時間よりも長くなる。また、入力電圧VinがVssVth1以上となっており、さらに、VssVth3以上となっている場合は、トランジスタTr1,Tr3は線形領域で動作する。なお、Vth1はトランジスタTr1の閾値電圧であり、Vth3はトランジスタTr3の閾値電圧である。一方、入力電圧VinがVssVth1未満となっており、さらに、VssVth3未満となっている場合は、トランジスタTr1,Tr3は飽和領域で動作する。従って、トランジスタTr2のソース出力端子OUTおよびゲートには、図5に示したような電流が流れるが、トランジスタTr1,Tr3は、それぞれの点を電圧Vssに充電することができない。最終的に、入力電圧VinがVddからVssになった時、トランジスタTr2のゲート-ソース間電圧Vgs2はΔV1-ΔV2となる図3、図6。このとき、トランジスタTr2のゲート-ソース間電圧Vgs2がトランジスタTr2の閾値電圧Vth2よりも大きくなった時点で、トランジスタTr2がオンし、高電圧線L2から電流が流れ始める。トランジスタTr2がオンしている時は、トランジスタTr2のソース電圧Vs2出力電圧Voutは、トランジスタTr1に加えて、トランジスタTr2によっても上昇する。また、トランジスタTr2のゲート-ソース間には容量素子C1が接続されているので、ブートストラップが生じ、トランジスタTr2のゲート電圧Vg2も、トランジスタTr2のソース電圧Vs2出力電圧Voutの上昇に連動して上昇する。その後、トランジスタTr2のソース電圧Vs2出力電圧Voutおよびゲート電圧Vg2がVss-Vth1以上となり、さらに、Vss-Vth3以上となった時点で、トランジスタTr1,Tr3がオフし、トランジスタTr2のソース電圧Vs2出力電圧Voutおよびゲート電圧Vs2がトランジスタTr2のみによって上昇する。一定時間経過後、トランジスタTr2のソース電圧Vs2出力電圧VoutがVddとなり、出力端子OUTからはVddが出力される図3、図7。そして、さらに一定時間経過後、入力電圧VinがローVssからハイVddに変化上昇する図3、図8。このとき、入力電圧VinがVssVth1よりも低くなっており、さらに、VssVth3よりも低くなっている段階では、トランジスタTr1,Tr3はオフしている。そのため、容量素子C1,C2を介したカップリングがトランジスタTr2のソース出力端子OUTおよびゲートに入力され、トランジスタTr2のソース電圧Vs2出力電圧Voutおよびゲート電圧Vg2が上昇する。その後、入力電圧VinがVssVth1以上となり、さらに、VssVth2以上となると、トランジスタTr1,Tr3がオンする。そのため、トランジスタTr2のソース出力端子OUTおよびゲートに向かって電流が流れるので、その電流がそれらをVssに充電しようとする。ここで、トランジスタTr1,Tr3のゲート電圧はVssからVddに変化上昇していくので、トランジスタTr1,Tr3のオン抵抗が徐々に小さくなり、トランジスタTr2のソース出力端子OUTおよびゲートを低電圧線L1の電圧に充電するのに要する時間が相対的に短くなる。最終的に、トランジスタTr2のソース電圧Vs2出力電圧Voutおよびゲート電圧Vg2がVssとなり、出力端子からはVssが出力される図3、図4。以上のようにして、本実施の形態のインバータ回路1では、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Bが出力端子OUTから出力される。効果ところで、例えば、図37に示したような従来のインバータ回路200は、2つのnチャネルMOS型のトランジスタTr11,Tr12が直列接続された単チャネル型の回路構成となっている。インバータ回路200では、例えば、図38に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd-Vthとなってしまう。つまり、出力電圧Voutには、トランジスタTr12の閾値電圧Vthが含まれており、出力電圧Voutは、トランジスタTr12の閾値電圧Vthのばらつきの影響を大きく受けてしまう。そこで、例えば、図39のインバータ回路300に示したように、トランジスタTr12のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vdd2=VddVthが印加される高電圧配線L3にゲートを接続することが考えられる。また、例えば、図40のインバータ回路400に示したようなブートストラップ型の回路構成が考えられる。しかし、図37、図39、図40のいずれの回路においても、入力電圧Vinがハイとなっている時、つまり、出力電圧Voutがローとなっている時まで、トランジスタTr11,Tr12を介して、高電圧配線L2側から低電圧配線L1側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図37、図39、図40の回路においては、例えば、図38Bの破線で囲んだ箇所に示したように、入力電圧VinがVddとなっている時、出力電圧VoutがVssとはならず、出力電圧Voutの波高値がばらついてしまう。そのため、例えば、これらのインバータ回路を、アクティブマトリクス方式の有機EL表示装置におけるスキャナに用いた場合には、画素回路内の駆動トランジスタの閾値補正や移動度補正が画素回路ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという。一方、本実施の形態のインバータ回路1では、トランジスタTr2のゲートと低電圧線L1との間、さらにトランジスタTr2のソースと低電圧線L1との間には、入力電圧Vinと低電圧線L1の電圧との電位差に応じてオンオフ動作するトランジスタTr1,Tr3が設けられている。これにより、トランジスタTr1,Tr3のそれぞれのゲート電圧がハイVddからローVssに変移低下する時に、トランジスタTr1,Tr3のそれぞれのオン抵抗が徐々に大きくなり、トランジスタTr2のゲートおよびソースが低電圧線L1の電圧に充電されるのに要する時間が長くなる。さらに、トランジスタTr1,Tr3のそれぞれのゲート電圧がローVssからハイVddに変移上昇する時に、トランジスタTr1,Tr3のそれぞれのオン抵抗が徐々に小さくなり、トランジスタTr2のゲートおよびソースが低電圧線L1の電圧に充電されるのに要する時間が短くなる。また、本実施の形態のインバータ回路1では、トランジスタTr2のゲートには、容量素子C1,C2が直列接続されており、トランジスタTr2のソースには、容量素子C1,C2が並列接続されている。これにより、トランジスタTr2のソースの方がトランジスタTr2のゲートよりも、トランジェントが遅くなる。その結果、トランジスタTr1,Tr3のそれぞれのゲート電圧がハイVddからローVssに変移低下する時にトランジスタTr2のゲート-ソース間電圧Vgs2がトランジスタTr2の閾値電圧Vth2よりも大きくなり、トランジスタTr2がオンし、その直後にトランジスタTr1,Tr3がオフする。つまり、入力電圧Vinの変化が、容量素子C1,C2を介してトランジスタTr2のゲートおよびソースに入力され、トランジェントの差によってゲート-ソース間電圧Vgs2が閾値電圧Vth2よりも大きくなると、トランジスタTr2がオンし、その直後にトランジスタTr1,Tr3がオフする。このとき、出力電圧Voutが高電圧線L2側の電圧となる。また、トランジスタTr1,Tr3のそれぞれのゲート電圧がローVssからハイVddに変移上昇する時にトランジスタTr1,Tr3がオンし、その直後にトランジスタTr2がオフする。このとき、出力電圧Voutが低電圧線L1側の電圧となる。このように、本実施の形態のインバータ回路1では、トランジスタTr1とトランジスタTr2とが同時にオンしている期間がほとんどないようにした。これにより、トランジスタTr1,Tr2を介して、高電圧線L2と低電圧線L1との間を流れる電流貫通電流はほとんど存在しないので、消費電力を抑えることができる。また、トランジスタTr1,Tr3のそれぞれのゲート電圧がハイVddからローVssに変移低下したときに出力電圧Voutが高電圧線L2側の電圧となり、トランジスタTr1,Tr3のそれぞれのゲート電圧がローVssからハイVddに変移上昇したときに出力電圧Voutが低電圧線L1側の電圧となるようにした。これにより、出力電圧Voutのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。<2.第2の実施の形態>構成図9は、本発明の第2の実施の形態に係るインバータ回路2の全体構成の一例を表したものである。インバータ回路2は、上記実施の形態のインバータ回路1と同様、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Bを出力端子OUTから出力するものである。インバータ回路2は、遅延素子3を備えている点で、上記実施の形態のインバータ回路1の構成と相違する。そこで、以下では、上記実施の形態との相違点を主に説明し、上記実施の形態との共通点の説明を適宜省略するものとする。遅延素子3は、入力端子INに入力された信号電圧の電圧波形を鈍らせた電圧をトランジスタTr3のゲートに入力するものである。遅延素子3は、入力端子INとトランジスタTr3のゲートの間に設けられており、例えば、電圧波形の立ち下がりを、入力端子OUTに入力された信号電圧の電圧波形の立ち下がりよりも緩やかにした電圧をトランジスタTr3のゲートに入力するようになっている。なお、遅延素子3は、電圧波形の立ち下がりだけでなく、立ち上がりについても、入力端子OUTに入力された信号電圧の電圧波形の立ち上がりよりも緩やかにするようになっていてもよい。ただし、その場合には、遅延素子3は、立ち下がりの方が立ち上がりよりも、より緩やかになるように、入力端子OUTに入力された信号電圧の電圧波形を鈍らせるようになっている。遅延素子3は、例えば、図10A~Dに示した回路構成となっている。図10Aにおいては、遅延素子3は、容量素子C30を含んで構成されている。容量素子C30の一端がトランジスタTr3のゲートに電気的に接続されており、容量素子C30の他端が低電圧線L1に電気的に接続されている。図10Bにおいては、遅延素子3はトランジスタTr31を含んで構成されている。トランジスタTr31は、トランジスタTr1,Tr2,Tr3のチャネル型と同一チャネル型のトランジスタであり、例えば、nチャネルMOS型のTFTである。トランジスタTr31のソースまたはドレインがトランジスタTr3のゲートに電気的に接続されている。トランジスタTr31のソースおよびドレインのうちトランジスタTr3のゲートに未接続の端子が入力端子INに電気的に接続されている。トランジスタTr31のゲートは高電圧線L30に電気的に接続されている。高電圧線L30は、トランジスタTr31をオンオフ動作させるパルス信号を出力する電源図示せずに電気的に接続されている。図10Cにおいては、遅延素子3は、上述のトランジスタTr31と、トランジスタTr32とを含んで構成されている。トランジスタTr32は、トランジスタTr1,Tr2,Tr3のチャネル型と同一チャネル型のトランジスタであり、例えば、nチャネルMOS型のTFTである。トランジスタTr32のゲートおよびソースがトランジスタTr3のゲートに電気的に接続されており、トランジスタTr32のドレインが入力端子INに電気的に接続されている。図10Dにおいては、遅延素子3は、上述のトランジスタTr31と、上述の容量素子C30とを含んで構成されている。動作効果図11は、インバータ回路2の動作の一例を表したものである。なお、図11には、遅延素子3として、図10Dに示した回路構成を有するものが用いられたときの波形が示されている。インバータ回路2の基本的な動作は、図3~図8に示すものと同様である。図3~図8に示すものと相違する箇所は、入力電圧VinがハイVddからローVssに変移低下するときと、ローVssからハイVddに変移上昇するときにある。なお、Vg3は、トランジスタTr3のゲート電圧である。また、Vth3は、トランジスタTr3の閾値電圧である。入力電圧VinがハイVddからローVssに変移低下するとき、トランジスタTr1,Tr3のゲート電圧はVddからVssへ変化する。第1の実施の形態のインバータ回路1では、この電圧変化が、容量素子C2を介してトランジスタTr2のソースへΔV1という電圧変化を生じさせ、さらに容量素子C1,C2を介してトランジスタTr2のゲートへΔV2という電圧変化を生じさせていた。ここで、トランジスタTr2のゲートにΔV2というカップリング量が入力されていたのは、トランジスタTr3のゲート電圧VがVddからVssに低下してゆき、その結果、トランジスタTr3のオン抵抗が徐々に増加し、トランジスタTr2のゲートをVssに充電するトランジェントが遅くなるからである。換言すると、トランジスタTr2のゲートにΔV2というカップリング量が入力されるのは、カップリングが入力されるタイミングでトランジスタTr3がオンからオフに切り替わるからである。一方、本実施の形態では、遅延素子3によって、入力端子INに入力された信号電圧を図12に示したように鈍らせた信号電圧がトランジスタTr3のゲートに入力される。これにより、トランジスタTr3のオフ点オンとオフが切り替わる点が、入力電圧VinをそのままトランジスタTr3のゲートに入力した場合と比べて遅くなる。つまり、トランジスタTr3は、容量素子C2を介したカップリングが入力されるタイミングでもオンしていることになる図13。そのため、最終的にトランジスタTr2のゲートに入力されるカップリング量ΔV2を従来よりも小さくすることができ図11C、トランジスタTr2のゲートソース間電圧Vgs2を大きくすることが可能となる。その結果、インバータ回路2の高速化が実現できる。本実施の形態では、入力電圧VinがローVssからハイVddに変移上昇する場合でも、トランジスタTr3のゲートには、遅延素子3によって、入力端子INに入力された信号電圧を図12に示したように鈍らせた信号電圧が入力される。そのため、トランジスタTr3のオフ点が遅くなるので、トランジスタTr1がオンした後にトランジスタTr3がオンすることとなり、出力電圧Voutが遷移状態である時に高電圧線L2から低電圧線L1へ電流貫通電流が流れる可能性がある。しかし、実際には、トランジスタTr3のオンする動作点と、トランジスタTr2のゲートに入力される信号電圧の波形とを考えると、トランジスタTr3のゲートに入力される信号電圧の遅延によっても、図12に示すように立ち上りにおいてはトランジスタTr3をオンする時間は殆ど変わらず、逆に立ち下がりにおいてはオフする時間が大きく変化する。そのため、上述した貫通電流が流れる期間は非常に微小であり、インバータ回路2の消費電力は、インバータ回路1の消費電力とあまり変わらない。ところで、第1の実施の形態では、トランジスタTr2のソースおよびゲートに、入力電圧Vinの変化に起因するカップリングを入力し、トランジスタTr2のソースおよびゲートにおけるトランジェントの差を利用して、トランジスタTr2のゲート-ソース間電圧Vgs2をトランジスタTr2の閾値電圧Vth2以上の値にしている。このとき、出力端子OUTには、高電圧線L2側の電圧が出力電圧Voutとして出力されるが、出力端子OUTのトランジェントは、トランジスタTr2のゲート-ソース間電圧Vgs2に大きく依存する。つまり、トランジスタTr2のゲート-ソース間電圧Vgs2が早く大きくなる場合は、出力電圧Voutが早く立ち上がり、トランジスタTr2のゲート-ソース間電圧Vgs2がゆっくり大きくなる場合は、出力電圧Voutの立ち上がりもゆっくりとなる。そこで、インバータ回路1を高速化する際にはトランジスタTr2のゲート-ソース間電圧Vgs2を早く立ち上げればよいことになるが、その方法として、例えば、容量素子C2の容量を大きくすることが考えられる。しかし、容量素子C2の容量を大きくした場合には、インバータ回路1の占有面積が大きくなってしまう。その結果、例えば、有機EL表示装置において、容量素子C2の容量を大きくしたインバータ回路1をスキャナなどに用いた場合は、表示パネルにおいて周囲額縁の占有面積が大きくなってしまい、狭額縁化を阻害してしまう虞がある。また、容量素子C2の容量を大きくした場合には、トランジスタTr2のソース出力端子OUTに、ΔV1よりも大きな電圧変化が生じるが、その分、トランジスタTr2のゲートにも、ΔV2よりも大きな電圧変化が生じる。その結果、トランジスタTr2のゲート-ソース間電圧Vgs2は、容量素子C2の容量を大きくした割りに、ΔV1-ΔV2とさほど変わらない値となってしまい、容量素子C2の容量増大がインバータ回路1の高速化にあまり寄与しない。一方、本実施の形態では、遅延素子3によって、入力端子INに入力された信号電圧を図12に示したように鈍らせた信号電圧がトランジスタTr2のゲートに入力される。これにより、容量素子C2の容量を増大させることなく、インバータ回路2の高速化が実現できる。<3.上記各実施の形態の変形例>上記各実施の形態では、トランジスタTr1,Tr2,Tr3が、nチャネルMOS型のTFTにより形成されていたが、例えば、pチャネルMOS型のTFTにより形成されていてもよい。ただし、この場合には、高電圧線L2と低電圧線L1との位置関係が入れ替わり、さらに、トランジスタTr1,Tr2,Tr3がローVssからハイVddに変移上昇する時の過渡応答と、トランジスタTr1,Tr2,Tr3がハイVddからローVssに変移下降する時の過渡応答とが互いに逆となる。また、上記第2の実施の形態では、遅延素子3を用いて、入力端子INに入力された信号電圧を図12に示したように鈍らせた信号電圧をトランジスタTr3のゲートに入力するようにしていたが、他の方法を用いてそのような信号をトランジスタTr3のゲートに入力するようにしてもよい。例えば、図14のインバータ回路4に示したように、入力端子IN2を入力端子INとは別個に設け、入力端子IN2とトランジスタTr3のゲートとを互いに電気的に接続し、図15Bに示したような信号を外部から入力端子IN2に入力するようにしてもよい。また、上記第2の実施の形態およびその変形例では、入力電圧VinがローVssからハイVddに変移上昇する場合に、高電圧線L2から低電圧線L1へ電流貫通電流が流れる可能性があるが、それを改善する素子を新たに付加するようにしてもよい。例えば、図16、図17に示したように、さらにトランジスタTr10を設けるようにしてもよい。なお、トランジスタTr10は、トランジスタTr1,Tr2,Tr3のチャネル型と同一チャネル型のトランジスタであり、例えば、nチャネルMOS型のTFTである。トランジスタTr10はトランジスタTr3と並列に接続されており、かつトランジスタTr10のゲートが入力端子INに接続されている。このようにした場合には、入力電圧VinがハイVddからローVssに変移低下する際は、トランジスタTr3のオン期間が長くなり、逆に入力電圧VinがローVssからハイVddに変移上昇する際は、遅延のない入力電圧VinによってトランジスタTr10をトランジスタTr3に先駆けてオンすることができる。その結果、貫通電流を低減することができる。<4.第3の実施の形態>構成図18は、本発明の第3の実施の形態に係るインバータ回路5の全体構成の一例を表したものである。図19は、図18のインバータ回路5の入出力信号波形の一例を表したものである。インバータ回路5は、入力端子INに入力されたパルス信号の信号波形例えば図19Aをほぼ反転させたパルス信号例えば図19Dを出力端子OUTから出力するものである。インバータ回路5は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一チャネル型の7つのトランジスタTr1~Tr7を備えたものである。インバータ回路5は、上記の7つのトランジスタTr1~Tr7の他に、2つの容量素子C1,C2と、3つの入力端子IN1~IN3と、出力端子OUTとを備えており、7Tr2Cの回路構成となっている。トランジスタTr1が本発明の第1トランジスタの一具体例に相当し、トランジスタTr2が本発明の第2トランジスタの一具体例に相当し、トランジスタTr3が本発明の第3トランジスタの一具体例に相当する。トランジスタTr4が本発明の第4トランジスタの一具体例に相当し、トランジスタTr5が本発明の第5トランジスタの一具体例に相当する。トランジスタTr6が本発明の第6トランジスタの一具体例に相当し、トランジスタTr7が本発明の第7トランジスタの一具体例に相当する。また、容量素子C1が本発明の第1容量素子の一具体例に相当し、容量素子C2が本発明の第2容量素子の一具体例に相当する。トランジスタTr1~Tr7は、例えば、nチャネルMOS型の薄膜トランジスタTFTである。トランジスタTr1は、例えば、入力端子IN1の電圧入力電圧Vin1と低電圧線L1の電圧との電位差またはそれに対応する電位差に応じて、出力端子OUTと低電圧線L1との電気的な接続を継断するようになっている。トランジスタTr1のゲートが入力端子IN1に電気的に接続されている。トランジスタTr1のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタTr1のソースおよびドレインのうち低電圧線L1に未接続の端子が出力端子OUTに電気的に接続されている。トランジスタTr2は、当該トランジスタTr2のゲート電圧Vg2と、出力端子OUTの電圧出力電圧Voutとの電位差またはそれに対応する電位差に応じて高電圧線L2と出力端子OUTとの電気的な接続を継断するようになっている。トランジスタTr2のゲートがトランジスタTr6のソースまたはドレインに電気的に接続されている。トランジスタTr2のソースまたはドレインが出力端子OUTに電気的に接続されており、トランジスタTr2のソースおよびドレインのうち出力端子OUTに未接続の端子が高電圧線L2に電気的に接続されている。トランジスタTr3は、入力端子IN2の電圧入力電圧Vin2と低電圧線L1の電圧との電位差またはそれに対応する電位差に応じてトランジスタTr5のゲートと低電圧線L1との電気的な接続を継断するようになっている。トランジスタTr3のゲートが入力端子IN2に電気的に接続されている。トランジスタTr3のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタTr3のソースおよびドレインのうち低電圧線L1に未接続の端子がトランジスタTr5のゲートに電気的に接続されている。トランジスタTr4は、入力電圧Vin2と低電圧線L1の電圧との電位差またはそれに対応する電位差に応じてトランジスタTr5のソースまたはドレイン以下、端子Bという。と低電圧線L1との電気的な接続を継断するようになっている。トランジスタTr4のゲートが入力端子IN2に電気的に接続されている。トランジスタTr4のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタTr4のソースおよびドレインのうち低電圧線L1に未接続の端子がトランジスタTr5の端子Bに電気的に接続されている。トランジスタTr5は、当該トランジスタTr5のゲート電圧Vg5と端子Bの電圧との電位差またはそれに対応する電位差に応じて高電圧線L3と端子Bとの電気的な接続を継断するようになっている。トランジスタTr5のゲートがトランジスタTr3のソースおよびドレインのうち低電圧線L1に未接続の端子に電気的に接続されている。トランジスタTr5の端子BがトランジスタTr4のソースおよびドレインのうち低電圧線L1に未接続の端子に電気的に接続されており、トランジスタTr5のソースおよびドレインのうち端子Bとは異なる端子が高電圧線L3に電気的に接続されている。トランジスタTr6は、入力電圧Vin1と低電圧線L1の電圧との電位差またはそれに対応する電位差に応じてトランジスタTr2のゲートと低電圧線L1との電気的な接続を継断するようになっている。トランジスタTr6のゲートが入力端子IN1に電気的に接続されている。トランジスタTr6のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタTr6のソースおよびドレインのうち低電圧線L1に未接続の端子がトランジスタTr2のゲートに電気的に接続されている。つまり、トランジスタTr1,Tr3,Tr4,Tr6は互いに同一の電圧線低電圧線L1に接続されている。従って、各トランジスタTr1,Tr3,Tr4,Tr6のソースおよびドレインのうち低電圧線L1側の端子は、互いに同電位となっている。トランジスタTr7は、入力端子IN3を介して当該トランジスタTr7のゲートに入力される電圧入力電圧Vin3に応じてトランジスタTr5の端子BとトランジスタTr2のゲートとの電気的な接続を継断するようになっている。トランジスタTr7のゲートが入力端子IN3に電気的に接続されている。トランジスタTr7のソースまたはドレインがトランジスタTr5の端子Bに電気的に接続されており、トランジスタTr7のソースおよびドレインのうち端子Bに未接続の端子がトランジスタTr2のゲートに電気的に接続されている。低電圧線L1が本発明の第1電圧線、第3電圧線、第4電圧線、第6電圧線の一具体例に相当する。高電圧線L2が本発明の第2電圧線の一具体例に相当し、高電圧線L3が本発明の第5電圧線の一具体例に相当する。高電圧線L2,L3は、低電圧線L1の電圧よりも高電圧一定電圧を出力する電源図示せずに接続されている。高電圧線L2の電圧は、インバータ回路1の駆動時にVddとなっており、高電圧線L3の電圧は、インバータ回路1の駆動時にVddよりも高い電圧Vdd2となっている。なお、高電圧線L3の電圧は、インバータ回路1の駆動時にVddVth2よりも高い電圧となっていることが好ましい。低電圧線L1は、高電圧線L2,L3の電圧よりも低電圧一定電圧を出力する電源図示せずに接続されており、低電圧線L1の電圧は、インバータ回路1の駆動時に電圧Vss<Vddとなっている。容量素子C1,C2は、入力端子IN2とトランジスタTr5のゲートとの間に直列に挿入されている。容量素子C1と容量素子C2との電気的な接続点Aが、トランジスタTr5の端子Bつまり、トランジスタTr5とトランジスタTr4との接続点に電気的に接続されている。容量素子C1はトランジスタTr5のゲート側に挿入されており、容量素子C2はトランジスタTr4のゲート側に挿入されている。容量素子C2の容量は、容量素子C1の容量よりも大きくなっている。容量素子C1,C2のそれぞれの容量は、以下の式2を満たしていることが好ましい。容量素子C1,C2が式2を満たすならば、入力電圧Vin2が立ち下がった時、トランジスタTr5のゲート-ソース間電圧をその閾値電圧Vth5以上とすることができ、出力電圧Voutがローからハイに変移することができる。なお、式2において、Vdd2は、高電圧線L3の電圧であり、Vssは、低電圧線L1の電圧である。CbVdd2-Vss/CaCb>Vth5...2ところで、インバータ回路5の前段は、従来のインバータ回路図37のインバータ回路200との関係では、トランジスタTr4,Tr5と入力端子IN2との間に、制御素子10およびトランジスタTr3を挿入したものに相当する。ここで、制御素子10は、例えば、図18に示したように、入力端子IN2に電気的に接続された第1端子P1、トランジスタT7に電気的に接続された第2端子P2、およびトランジスタTr5のゲートに電気的に接続された第3端子P3を有している。制御素子10は、さらに、例えば、図18に示したように、容量素子C1,C2を含んで構成されている。制御素子10は、例えば、第1端子P1に立下り電圧が入力されている時に第2端子P2のトランジェントを第3端子P3のトランジェントよりも緩やかにするようになっている。具体的には、制御素子10は、例えば、入力端子IN2に立下り電圧が入力されている時にトランジスタTr5のソーストランジスタTr7側の端子のトランジェントをトランジスタTr5のゲートのトランジェントよりも緩やかにするようになっている。なお、制御素子10の動作説明は、下記のインバータ回路5の動作説明と併せて行うものとする。動作次に、図19~図28を参照しつつ、インバータ回路5の動作の一例について説明する。図19は、インバータ回路5の動作の一例を表す波形図である。図20~図28は、インバータ回路5の一連の動作の一例を表す回路図である。まず、入力電圧Vin1,Vin2がハイVddの時、トランジスタTr1,Tr3,Tr4,Tr6がオン状態となっており、トランジスタTr2,Tr5のゲート電圧Vg2,Vg5およびソース電圧Vs2,Vs5が低電圧線L1の電圧=Vssに充電されている図19、図20。そのため、トランジスタTr2,Tr5はオフ状態となっておりゲート-ソース間電圧Vgs2,Vgs5=0Vでオフする場合、電圧Vssが出力電圧Voutとして出力されている。このとき、容量素子C2には、Vdd-Vssという電圧が充電されている。また、トランジスタTr5のソース電圧Vs5とトランジスタTr2のゲート電圧Vg2はそれぞれ、トランジスタTr4,Tr6によってVssとなっているので、トランジスタTr7がオンオフを繰り返しても各ノードの電位に変化はない。次に、入力電圧Vin1がハイVddとなっており、トランジスタTr7がオフしている時に、入力電圧Vin2がハイVddからローVssに変化低下する図19、図21。これにより、トランジスタTr3,Tr4のゲート電圧の変化が容量素子C2を介してトランジスタTr5のソース端子Bに伝播し、トランジスタTr5のソース電圧Vs5がΔV1’だけ変化低下する。さらに、トランジスタTr5のゲート電圧Vg5の変化が容量素子C1,C2を介してトランジスタTr5のゲートにも伝播し、トランジスタTr5のゲート電圧Vg5がΔV2’だけ変化低下する。しかし、この時、トランジスタTr3,Tr4がオンしている。そのため、低電圧線L1からトランジスタTr5のソース端子BおよびトランジスタTr5のゲートに向かって電流が流れるので、その電流がそれらをVssに充電しようとする。ここで、トランジスタTr3,Tr4のゲート電圧はVddからVssに変化低下していくので、トランジスタTr3,Tr4のオン抵抗が徐々に大きくなり、トランジスタTr5のソース端子Bおよびゲートを低電圧線L1の電圧に充電するのに要する時間が長くなる。さらに、トランジスタTr5のソース端子Bおよびゲートから見える全容量を比較すると、トランジスタTr5のソース端子Bには容量素子C1,C2が並列接続され、トランジスタTr5のゲートには容量素子C1,C2が直列接続されている。このことから、トランジスタTr5のソース端子Bの方が、トランジスタTr5のゲートよりも、トランジェントが遅くなる。その結果、トランジスタTr5のソース端子Bを低電圧線L1の電圧に充電するのに要する時間の方がトランジスタTr5のゲートを低電圧線L1の電圧に充電するのに要する時間よりも長くなる。また、入力電圧Vin2がVssVth3以上となっており、さらに、VssVth4以上となっている場合は、トランジスタTr3,Tr4は線形領域で動作する。なお、Vth3はトランジスタTr3の閾値電圧であり、Vth4はトランジスタTr4の閾値電圧である。一方、入力電圧Vin2がVssVth3未満となっており、さらに、VssVth4未満となっている場合は、トランジスタTr3,Tr4は飽和領域で動作する。従って、トランジスタTr5のソース端子Bおよびゲートには、図21に示したような電流が流れるが、トランジスタTr3,Tr4は、それぞれの点を電圧Vssに充電することができない。最終的に、入力電圧Vin2がVddからVssになった時、トランジスタTr5のゲート-ソース間電圧Vgs5はΔV1-ΔV2となる図19、図22。このとき、トランジスタTr5のゲート-ソース間電圧Vgs5がトランジスタTr5の閾値電圧Vth5よりも大きくなった時点で、トランジスタTr5がオンし、高電圧線L3から電流が流れ始める。トランジスタTr5がオンしている時は、トランジスタTr5のソース電圧Vs5は、トランジスタTr4に加えて、トランジスタTr5によっても上昇する。また、トランジスタTr5のゲート-ソース間には容量素子C1が接続されているので、ブートストラップが生じ、トランジスタTr5のゲート電圧Vg5も、トランジスタTr5のソース電圧Vs5の上昇に連動して上昇する。その後、トランジスタTr5のソース電圧Vs5およびゲート電圧Vg5がVss-Vth3以上となり、さらに、Vss-Vth4以上となった時点で、トランジスタTr3,Tr4がオフし、トランジスタTr5のソース電圧Vs5およびゲート電圧Vs5がトランジスタTr5のみによって上昇する。一定時間経過後、トランジスタTr5のソース電圧Vs5がVdd2となった段階で、入力電圧Vin1がハイVddからローVssに変化低下する図19、図23。このとき、トランジスタTr7はオフしているので、トランジスタTr2のゲート電圧Vg2はVssのままとなり、出力電圧Voutは依然としてVssのままである。次に、トランジスタTr7がオンする図24。このとき、入力電圧Vin1,Vin2は共にローVssとなっており、トランジスタTr1,Tr3,Tr4,Tr6はオフしているので、トランジスタTr5のソース端子BとトランジスタTr2のゲートとで容量結合が起こる。ここで、トランジスタTr5のソース端子Bには容量素子C1,C2が並列接続されているので、その容量値は大きい。一方、トランジスタTr2のゲートにはトランジスタの寄生容量が接続されているのみである。そのため、容量結合によってトランジスタTr2のゲート電圧Vg2はVssから大きく上昇し、トランジスタTr5のソース電圧Vs5はVdd2から減少する。その結果、トランジスタTr2がオンするとともに、トランジスタTr2のゲート-ソース間電圧が大きくなり、出力電圧VoutがVssからVddへ変化する。また、トランジスタTr7がオンしている間は、トランジスタTr5によってトランジスタTr2のゲート電圧も増加を続ける。一定時間経過後、トランジスタTr7がオフし、トランジスタTr5のソース端子BとトランジスタTr2のゲートは電気的に切り離される図25。その結果、トランジスタTr2のゲート電圧はVxのままで変化しないが、トランジスタTr5のソース電圧は上昇し、再びVdd2となる。その後、トランジスタTr7が再びオンすると、容量結合によってトランジスタTr2のゲート電圧Vg2が上昇する。しばらくの間、これを繰り返すことで、最終的にトランジスタTr2のゲート電圧Vg2とトランジスタTr5のソース電圧Vs5が互いに同一の電圧Vdd2となる。その後、入力電圧Vin1,Vin2がローVssからハイVddに変化上昇する図19。すると、トランジスタTr1,Tr3,Tr4,Tr6がオンし、各ノードがVssに充電される。最終的に、トランジスタTr2,Tr5がオフ状態となり、出力電圧VoutにはVssが出力される。以上のようにして、本実施の形態のインバータ回路5では、入力端子IN1に入力されたパルス信号の信号波形例えば図19Aをほぼ反転させたパルス信号例えば図19Dが出力端子OUTから出力される。効果本実施の形態のインバータ回路5では、トランジスタTr1,Tr2が同時にオンしたり、トランジスタTr4,Tr5が同時にオンしたりしている期間がほとんどないようにした。これにより、トランジスタTr1,Tr2およびトランジスタTr4,Tr5を介して、高電圧線L2,L3と低電圧線L1との間を流れる電流貫通電流はほとんど存在しないので、消費電力を抑えることができる。また、トランジスタTr1,Tr3,Tr4,Tr6のそれぞれのゲート電圧がハイVddからローVssに変移低下したときに出力電圧Voutが高電圧線L2側の電圧となり、トランジスタTr1,Tr3,Tr4,Tr6のそれぞれのゲート電圧がローVssからハイVddに変移上昇したときに出力電圧Voutが低電圧線L1側の電圧となるようにした。これにより、出力電圧Voutのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。また、本実施の形態のインバータ回路5では、トランジスタTr1,Tr6のゲートに入力する電圧入力電圧Vin1よりも位相の早い電圧入力電圧Vin2を用いて、トランジスタTr5のソース電圧Vs5をあらかじめ高い電圧Vdd2としておき、トランジスタTr7を介した容量結合によってトランジスタTr2のゲート電圧を一気に上昇させることで、トランジスタTr2のゲート電圧Vg2のトランジェントを早くしている。これにより、インバータ回路5の高速化が可能となる。次に、上述の方法でインバータ回路5を高速化することによるメリットについて、比較例と対比しつつ説明する。図41は、比較例に係るインバータ回路500の全体構成の一例を表したものである。図42は、図41のインバータ回路500の入出力電圧波形の一例を表したものである。インバータ回路500は、入力端子INに入力されたパルス信号の信号波形例えば図42Aをほぼ反転させたパルス信号例えば図42Bを出力端子OUTから出力するものである。インバータ回路500は、互いに同一のチャネル型の5つのトランジスタTr11~Tr15と、2つの容量素子C11,C12と、入力端子INおよび出力端子OUTとを備えており、5Tr2Cの回路構成となっている。次に、図43~図49を参照しつつ、インバータ回路500の動作の一例について説明する。図43は、インバータ回路500の動作の一例を表す波形図である。図44~図49は、インバータ回路500の一連の動作の一例を表す回路図である。まず、入力電圧VinがハイVddの時、トランジスタTr11,Tr13,Tr14がオンする。すると、トランジスタTr12のゲート電圧Vg12およびソース電圧Vs12が低電圧線L1の電圧=Vssに充電され、さらに、トランジスタTr15のゲート電圧Vg15およびソース電圧Vs15が低電圧線L1の電圧=Vssに充電される図43、図44。これにより、トランジスタTr12がオフするとともに、トランジスタTr15がオフし、電圧Vssが出力電圧Voutとして出力される。このとき、容量素子C12には、Vdd-Vssという電圧が充電される。次に、入力電圧VinがハイVddからローVssに変化低下する時、トランジスタTr11,Tr13,Tr14のゲート電圧Vg11,Vg13,Vg14もVddからVssに変化低下する図43、図45。これにより、トランジスタTr11のゲート電圧Vg11の変化が容量素子C12を介してトランジスタTr12のゲートに伝播し、トランジスタTr12のゲート電圧Vg12がΔV1’だけ変化低下する。さらに、トランジスタTr11のゲート電圧Vg11の変化が容量素子C11,C12を介してトランジスタTr15のゲートにも伝播し、トランジスタTr15のゲート電圧Vg15がΔV2’だけ変化低下する。しかし、この時、トランジスタTr13,Tr14がオンしている。そのため、低電圧線L1からトランジスタTr15のソースおよびゲートに向かって電流が流れるので、その電流がそれらをVssに充電しようとする。ここで、トランジスタTr13,Tr14のゲート電圧Vg13,Vg14はVddからVssに変化低下していくので、トランジスタTr13,Tr14のオン抵抗が徐々に大きくなり、トランジスタTr15のソースおよびゲートを低電圧線L1の電圧に充電するのに要する時間が長くなる。さらに、トランジスタTr15のソースおよびゲートから見える全容量を比較すると、トランジスタTr15のソースには容量素子C11,C12が並列接続され、トランジスタTr15のゲートには容量素子C11,C12が直列接続されている。このことから、トランジスタTr15のソースの方が、トランジスタTr15のゲートよりも、トランジェントが遅くなる。その結果、トランジスタTr15のソースを低電圧線L1の電圧に充電するのに要する時間の方がトランジスタTr15のゲートを低電圧線L1の電圧に充電するのに要する時間よりも長くなる。また、入力電圧VinがVssVth13以上となっており、さらに、VssVth14以上となっている場合は、トランジスタTr13,Tr14は線形領域で動作する。なお、Vth13はトランジスタTr13の閾値電圧であり、Vth14はトランジスタTr14の閾値電圧である。一方、入力電圧VinがVssVth13未満となっており、さらに、VssVth14未満となっている場合は、トランジスタTr13,Tr14は飽和領域で動作する。従って、トランジスタTr15のソースおよびゲートには、図45に示したような電流が流れるが、トランジスタTr13,Tr14は、それぞれの点を電圧Vssに充電することができない。最終的に、入力電圧VinがVddからVssになった時、トランジスタTr15のゲート-ソース間電圧Vgs15はΔV1-ΔV2となる図43、図46。このとき、トランジスタTr15のゲート-ソース間電圧Vgs15がトランジスタTr15の閾値電圧Vth15よりも大きくなった時点で、トランジスタTr15がオンし、高電圧線L3から電流が流れ始める。トランジスタTr15がオンしている時は、トランジスタTr15のソース電圧Vs15は、トランジスタTr14に加えて、トランジスタTr15によっても上昇する。また、トランジスタTr15のゲート-ソース間には容量素子C1が接続されているので、ブートストラップが生じ、トランジスタTr15のゲート電圧Vg15も、トランジスタTr15のソース電圧Vs15の上昇に連動して上昇する。その後、トランジスタTr15のソース電圧Vs15およびゲート電圧Vg15がVss-Vth13以上となり、さらに、Vss-Vth14以上となった時点で、トランジスタTr13,Tr14がオフし、トランジスタTr15のソース電圧Vs15およびゲート電圧Vg15がトランジスタTr15のみによって上昇する。一定時間経過後、トランジスタTr15のソース電圧Vs15トランジスタTr12のゲート電圧Vg12がVssVth12以上となると、トランジスタTr12がオンし、高電圧線L2から電流が流れ始める図43、図47。なお、Vth12はトランジスタTr12の閾値電圧である。その結果、出力端子OUTの電圧Voutは、Vssから徐々に上昇する。トランジスタTr12のゲート電圧Vg12は、最終的には、トランジスタTr15からの電流によって、高電圧線L3の電圧まで上昇する図43、図48。ここで、高電圧線L3の電圧は、インバータ回路500の駆動時には、VddVth12よりも大きなVdd2となっているので、トランジスタTr12は、高電圧線L2の電圧であるVddを出力端子OUTに出力する。その結果、出力端子OUTからはVddが出力される図43、図48。そして、さらに一定時間経過後、入力電圧VinがローVssからハイVddに変化上昇する図43、図49。このとき、入力電圧VinがVssVth13よりも低くなっており、さらに、VssVth14よりも低くなっている段階では、トランジスタTr13,Tr14はオフしている。そのため、容量素子C1,C2を介したカップリングがトランジスタTr15のソースおよびゲートに入力され、トランジスタTr15のソース電圧Vs15およびゲート電圧Vg15が上昇する。その後、入力電圧VinがVssVth11、VssVth13およびVssVth14以上となると、トランジスタTr11,Tr13,Tr14がオンする。そのため、トランジスタTr12のソース出力端子OUT、ならびにトランジスタTr15のソースおよびゲートに向かって電流が流れるので、その電流がそれらをVssに充電しようとする。ここで、トランジスタTr11,Tr13,Tr14のゲート電圧Vg11,Vg13,Vg14はVddからVssに変化上昇していくので、トランジスタTr11,Tr13,Tr14のオン抵抗が徐々に小さくなり、トランジスタTr12,Tr15のソースおよびゲートを低電圧線L1の電圧に充電するのに要する時間が相対的に短くなる。最終的に、トランジスタTr12のソース電圧Vs12、ならびにトランジスタTr15のソース電圧Vs15およびゲート電圧Vg15がVssとなり、出力端子OUTからはVssが出力される図43、図44。以上のようにして、比較例に係るインバータ回路500では、入力端子INに入力されたパルス信号の信号波形例えば図43Aをほぼ反転させたパルス信号例えば図43Bが出力端子OUTから出力される。ところで、上記のインバータ回路500では、トランジスタTr5のゲートおよびソースに入力されるカップリング量は、C12、C11を介して入力される電圧と、トランジスタTr15のゲートおよびソースに接続されているトランジスタによって充電される電圧との和となる。そのため、入力電圧Vinの波形が鈍って入力された場合、前述のトランジスタによって各ノードが充電される時間が長くなってしまうので、トータルのカップリング量が小さくなる。その結果、トランジスタTr12のゲート電圧Vg12の増加は緩やかになってしまい、それに応じて出力電圧Voutも緩やかに変化してしまう。つまり、出力電圧Voutのオン時間ハイとなっている時間が入力電圧Vinの鈍りの影響を大きく受けてしまう。従って、上記のインバータ回路500を、例えば、画素回路の書き込みトランジスタの制御ラインWSラインの駆動回路に用いた場合には、前述の入力電圧Vinの鈍りによってトランジスタTr11のオン時間が変化してしまい、書き込みトランジスタに正常に信号電圧が書き込めなくなる可能性がある。一方、本実施の形態のインバータ回路5では、上述した方法によってトランジスタTr2のゲート電圧のトランジェントを早くしているので、入力電位Vin1,Vin2の鈍りによって出力電圧Voutのオン時間が変化しない。そのため、インバータ回路5を、画素回路の書き込みトランジスタの制御ラインWSラインの駆動回路に用いた場合に、入力電圧Vin1,Vin2の鈍りによってトランジスタTr1のオン時間は変化しないので、書き込みトランジスタに正常に信号電圧を書き込むことができる。<5.上記第3の実施の形態の変形例>上記実施の形態のインバータ回路5において、例えば、図26に示したように、トランジスタTr2のゲートと、トランジスタTr2のソース出力端子OUT側の端子との間に、容量素子C3が設けられていてもよい。このようにした場合には、トランジスタTr5に接続していた高電圧線L3を、高電圧線L2に置き換えることが可能となる。つまり、容量素子C3を設けることにより、トランジスタTr2,Tr5を互いに同一の電圧線高電圧線L2に接続することが可能となる。このとき、各トランジスタTr2,Tr5のソースおよびドレインのうち高電圧線L2側の端子は、互いに同電位となる。次に、図26に記載のインバータ回路5の動作について説明する。なお、図26に記載のインバータ回路5の動作は図18に記載のインバータ回路5の動作と大きくは変わらないので、以下では、図18に記載のインバータ回路5の動作と異なる部分について説明する。入力電圧Vin1がハイからローに変化した後にトランジスタTr7をオンすることで、トランジスタTr2のゲートとトランジスタTr5のソース端子Bとの間に容量結合が発生し、トランジスタTr2のゲート電圧がVxとなる。このとき、トランジスタTr2のゲート-ソース間電圧は容量素子C3に保持され、その値がトランジスタTr2の閾値電圧Vth2よりも大きければ、図27に示したように電流が流れ、出力電圧Voutは増加を開始する。トランジスタTr2のゲート-ソース間には前述のように容量素子C3が接続されており、出力電圧Voutの増加によってトランジスタTr2のゲート電圧も増加を開始する。ここで、オン状態のトランジスタTr7のゲートに与えられる電圧がVddとなっている。そのため、トランジスタTr2のゲート電圧、トランジスタTr5のソース電圧がVdd-Vth7よりも大きくなった場合、トランジスタTr7は自動的にオフし、トランジスタTr2のゲートおよびソースの電圧は増加を続け、最終的に出力電圧VoutとしてVddが出力される図28。本変形例では、上記第3の実施の形態と同様、入力端子IN1にVddが印加された時に出力電圧VoutとしてVssが出力され、入力端子IN1にVssが印加された時に出力電圧VoutとしてVddが出力される。また、高電圧線L2から低電圧線L1に流れる貫通電流をなくすことができ、インバータ回路5の低消費電力化を実現することができる。さらに、本変形例では、インバータ回路5に入力される電圧は少なくともVddとVssの2種のみでよいので、入力電圧Vin1,Vin2よりも高電圧の電源が必要にならず、狭額縁化、高歩留まり化が可能である。また、本変形例では、入力電圧Vin1よりも位相の早い入力電圧Vin2を用いて、トランジスタTr5のソース電圧をあらかじめ高電圧としておき、トランジスタTr7を介した容量結合によってトランジスタTr2のゲート電圧を上昇させることでトランジスタTr2のゲート電圧のトランジェントを早くすることができる。その結果、インバータ回路5の高速化が可能となる。また、入力電位Vin1,Vin2の鈍りによって出力電圧Voutのオン時間が変化しないので、画素回路の書き込みトランジスタの制御ラインWSラインの駆動回路に用いた場合に、入力電圧Vin1,Vin2の鈍りによってトランジスタTr1のオン時間は変化しないので、書き込みトランジスタに正常に信号電圧を書き込むことができる。<3.適用例>図29は、上記実施の形態およびその変形例に係るインバータ回路1の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110と、表示パネル110を駆動する駆動回路120とを備えている。表示パネル110が本発明の表示部の一具体例に相当し、駆動回路120が本発明の駆動部の一具体例に相当する。表示パネル110表示パネル110は、複数の表示画素114が2次元配置された表示領域110Aを有しており、各表示画素114が駆動回路120によって駆動されることにより、表示領域110Aに映像を表示するものである。各表示画素114は、互いに隣り合う3つの画素113R,113G,113Bからなる。なお、以下では、各画素113R,113G,113Bの総称として画素113を適宜、用いるものとする。画素113Rは、有機EL素子111Rおよび画素回路112を含んで構成されている。画素113Gは、有機EL素子111Gおよび画素回路112を含んで構成されている。画素113Bは、有機EL素子111Bおよび画素回路112を含んで構成されている。有機EL素子111Rは赤色光を発する有機EL素子であり、有機EL素子111Gは緑色光を発する有機EL素子であり、有機EL素子111Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子111R,111G,111Bの総称として有機EL素子111を適宜、用いるものとする。図30は、表示領域110A内の回路構成の一例を、後述の書込線駆動回路124の一例と共に表したものである。表示領域110A内には、複数の画素回路112が個々の有機EL素子111と対となって2次元配置されている。各画素回路112は、例えば、有機EL素子111に流れる電流を制御する駆動トランジスタTr100と、信号線DTLの電圧を駆動トランジスタTr100に書き込む書き込みトランジスタTr200と、保持容量Csとによって構成されたものであり、2Tr1Cの回路構成となっている。駆動トランジスタTr100および書き込みトランジスタTr200は、例えば、nチャネルMOS型の薄膜トランジスタTFTにより形成されている。駆動トランジスタTr100または書き込みトランジスタTr200は、例えば、pチャネルMOS型のTFTであってもよい。表示領域110Aにおいて、複数の書込線WSLが行状に配置され、複数の信号線DTLが列状に配置されている。なお、書込線WSLが本発明の走査線の一具体例に相当する。表示領域110Aには、さらに、複数の電源線PSL電源電圧の供給される部材が書込線WSLに沿って行状に配置されている。各信号線DTLと各書込線WSLとの交差点近傍には、画素113が1つずつ設けられている。各信号線DTLは、後述の信号線駆動回路123の出力端と、書き込みトランジスタTr200のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線WSLは、後述の書込線駆動回路124の出力端と、書き込みトランジスタTr200のゲート電極に接続されている。各電源線PSLは、後述の電源線駆動回路125の出力端と、駆動トランジスタTr100のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタTr200のドレイン電極およびソース電極のうち信号線DTLに未接続の方の電極は、駆動トランジスタTr100のゲート電極と、保持容量Csの一端に接続されている。駆動トランジスタTr100のドレイン電極およびソース電極のうち電源線PSLに未接続の方の電極と保持容量Csの他端とが、有機EL素子111のアノード電極図示せずに接続されている。有機EL素子111のカソード電極は、例えば、グラウンド線GNDに接続されている。駆動回路120次に、駆動回路120内の各回路について、図29、図30、図31を参照して説明する。なお、図31は、同期信号の波形の一例と、駆動回路120から各書込線WSLに出力される電圧波形の一例とを表したものである。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124および電源線駆動回路125を有している。また、駆動回路120は、上記実施の形態およびその変形例における各種電源具体的には低電圧線L1および高電圧線L2,L3,L4等に接続された電源も有している。タイミング生成回路121は、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125が連動して動作するように制御するものである。タイミング生成回路121は、例えば、外部から入力された同期信号120Bに応じて同期して、上述した各回路に対して制御信号121Aを出力するようになっている。映像信号処理回路122は、外部から入力された映像信号120Aに対して所定の補正を行うと共に、補正した後の映像信号122Aを信号線駆動回路123に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。信号線駆動回路123は、制御信号121Aの入力に応じて同期して、映像信号処理回路122から入力された映像信号122Aを各信号線DTLに印加して、選択対象の画素113に書き込むものである。なお、書き込みとは、駆動トランジスタT100のゲートに所定の電圧を印加することを指している。信号線駆動回路123は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各列に対応して、1段ごとにバッファ回路図示せずを備えている。この信号線駆動回路123は、制御信号121Aの入力に応じて同期して、各信号線DTLに対して、例えば、2種類の電圧Vofs、Vsigを出力可能となっている。具体的には、信号線駆動回路123は、各画素113に接続された信号線DTLを介して、書込線駆動回路124により選択された画素113へ2種類の電圧Vofs、Vsigを順番に供給するようになっている。ここで、オフセット電圧Vofsは、信号電圧Vsigの値に依らず一定電圧値となっている。また、信号電圧Vsigは、映像信号122Aに対応する電圧値となっている。信号電圧Vsigの最小電圧はオフセット電圧Vofsよりも低い電圧値となっており、信号電圧Vsigの最大電圧はオフセット電圧Vofsよりも高い電圧値となっている。書込線駆動回路124は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各行に対応して、1段ごとにバッファ回路2を備えている。バッファ回路2は、上述したインバータ回路1を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路124は、制御信号121Aの入力に応じて同期して、各書込線WSLに対して、2種類の電圧Vdd、Vssを出力可能となっている。具体的には、書込線駆動回路124は、各画素113に接続された書込線WSLを介して、駆動対象の画素113へ2種類の電圧Vdd、Vssを供給し、書き込みトランジスタT200を制御するようになっている。例えば、図31に示したように、制御信号121Aとして、クロックckと、スキャンパルスspが入力されると、書込線駆動回路124は、複数の書込線WSLに対して、波高値がVddで、幅が2Hのパルスを含む電圧Vsi1≦i≦N、iおよびNは正の整数を、パルスの位相を1Hずつずらしながら順番に出力するようになっている。ここで、電圧Vddは、書き込みトランジスタT200のオン電圧以上の値となっている。電圧Vddは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路124から出力される電圧値である。電圧Vssは、書き込みトランジスタT200のオン電圧よりも低い値となっており、かつ、電圧Vddよりも低い値となっている。電源線駆動回路125は、例えばシフトレジスタ図示せずを含んで構成されており、例えば、画素113の各行に対応して、1段ごとにバッファ回路図示せずを備えている。この電源線駆動回路125は、制御信号121Aの入力に応じて同期して、2種類の電圧VccH、VccLを出力可能となっている。具体的には、電源線駆動回路125は、各画素113に接続された電源線PSLを介して、駆動対象の画素113へ2種類の電圧VccH、VccLを供給し、有機EL素子111の発光および消光を制御するようになっている。ここで、電圧VccLは、有機EL素子111の閾値電圧と、有機EL素子111のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧VccHは、有機EL素子111の閾値電圧と、有機EL素子111のカソードの電圧とを足し合わせた電圧以上の電圧値である。次に、本適用例の表示装置100の動作消光から発光までの動作の一例について説明する。本適用例では、駆動トランジスタTr100の閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子111の発光輝度を一定に保つようにするために、閾値電圧Vthや移動度μの変動に対する補正動作が組み込まれている。図32は、画素回路112に印加される電圧波形の一例と、駆動トランジスタTr100のゲート電圧Vgおよびソース電圧Vsの変化の一例とを表したものである。図32Aには信号線DTLに、信号電圧Vsigと、オフセット電圧Vofsが印加されている様子が示されている。図32Bには書込線WSLに、書き込みトランジスタTr200をオンする電圧Vddと、書き込みトランジスタTr200をオフする電圧Vssが印加されている様子が示されている。図32Cには電源線PSLに、電圧VccHと、電圧VccLが印加されている様子が示されている。さらに、図32D,Eには、電源線PSL、信号線DTLおよび書込線WSLへの電圧印加に応じて、駆動トランジスタTr100のゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。Vth補正準備期間まず、Vth補正の準備を行う。具体的には、書込線WSLの電圧がVoffとなっており、電源線DSLの電圧がVccHとなっている時つまり有機EL素子111が発光している時に、電源線駆動回路125が電源線DSLの電圧をVccHからVccLに下げるT1。すると、ソース電圧VsがVccLとなり、有機EL素子111が消光する。その後、信号線DTLの電圧がVofsとなっている時に書込線駆動回路124が書込線WSLの電圧をVofsからVonに上げ、駆動トランジスタTr100のゲートをVofsとする。最初のVth補正期間次に、Vthの補正を行う。具体的には、書込みトランジスタTr200がオンしており、信号線DTLの電圧がVofsとなっている間に、電源線駆動回路125が電源線DSLの電圧をVccLからVccHに上げるT2。すると、駆動トランジスタTr100のドレイン-ソース間に電流が流れ、ソース電圧Vsが上昇する。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げるT3。すると、駆動トランジスタTr100のゲートがフローティングとなり、Vthの補正が休止する。最初のVth補正休止期間Vth補正が休止している期間中は、例えば、先のVth補正を行った行画素とは異なる他の行画素において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先のVth補正を行った行画素において、ソース電圧VsがVofs-Vthよりも低いので、Vth補正休止期間中にも、先のVth補正を行った行画素において、駆動トランジスタTr100のドレイン-ソース間に電流が流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。2回目のVth補正期間次に、Vth補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書込線駆動回路124が書込線WSLの電圧をVofsからVonに上げ、駆動トランジスタTr100のゲートをVofsにするT4。このとき、ソース電圧VsがVofs-Vthよりも低い場合Vth補正がまだ完了していない場合には、駆動トランジスタTr100がカットオフするまでゲート-ソース間電圧VgsがVthになるまで、駆動トランジスタTr100のドレイン-ソース間に電流が流れる。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げるT5。すると、駆動トランジスタTr100のゲートがフローティングとなるので、ゲート-ソース間電圧Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。なお、このVth補正期間において、保持容量CsがVthに充電され、ゲート-ソース間電圧VgsがVthとなった場合には、駆動回路120は、Vth補正を終了する。しかし、ゲート-ソース間電圧VgsがVthにまで到達しない場合には、駆動回路120は、ゲート-ソース間電圧VgsがVthに到達するまで、Vth補正と、Vth補正休止とを繰り返し実行する。書き込みμ補正期間Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げT6、駆動トランジスタTr100のゲートを信号線DTLに接続する。すると、駆動トランジスタTr100のゲート電圧Vgが信号線DTLの電圧Vsigとなる。このとき、有機EL素子111のアノード電圧はこの段階ではまだ有機EL素子111の閾値電圧Velよりも小さく、有機EL素子111はカットオフしている。そのため、電流は有機EL素子111の素子容量図示せずに流れ、素子容量が充電されるので、ソース電圧VsがΔVxだけ上昇し、やがてゲート-ソース間電圧VgsがVsigVth-ΔVxとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタTr100の移動度μが大きい程、ΔVxも大きくなるので、ゲート-ソース間電圧Vgsを発光前にΔVxだけ小さくすることにより、画素113ごとの移動度μのばらつきを取り除くことができる。発光期間最後に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げるT7。すると、駆動トランジスタTr100のゲートがフローティングとなり、駆動トランジスタTr100のドレイン-ソース間に電流が流れ、ソース電圧Vsが上昇する。その結果、有機EL素子111に閾値電圧Vel以上の電圧が印加され、有機EL素子111が所望の輝度で発光する。表示装置100では、上記のようにして、各画素113において画素回路112がオンオフ制御され、各画素113の有機EL素子111に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル110の表示領域110Aにおいて画像が表示される。ところで、本適用例では、例えば、書込線駆動回路124内のバッファ回路6は、上述したインバータ回路1,2,4,5を複数含んで構成されている。これにより、バッファ回路6内を流れる貫通電流はほとんど存在しないので、バッファ回路6の消費電力を抑えることができる。また、バッファ回路6の出力電圧のばらつきが少ないので、画素回路112内の駆動トランジスタTr100の閾値補正や移動度補正の、画素回路112ごとのばらつきを低減することができ、さらには画素113ごとの輝度のばらつきを低減することができる。また、本適用例において、書込線WSLごとにインバータ回路5を設けた場合に、書込線駆動回路124が、例えば、i段目iは正の整数の書込線WSLに対応するインバータ回路5の入力端子IN1に対して入力電圧Viniを入力するともに、i-x段目xはiよりも小さな正の整数の書込線WSLに対応するインバータ回路5の入力端子IN1に対して入力した入力電圧Vini-xを、i段目の書込線WSLに対応するインバータ回路5の入力端子IN2に対して入力電圧Vini-xを入力するようになっていてもよい。例えば、図33、図34に示したように、xが1となっていてもよい。次に、図33、図34に記載のインバータ回路5の基本的な動作について説明する。なお、図33、図34に記載のインバータ回路5の動作は図18に記載のインバータ回路5の動作と大きくは変わらないので、以下では、図18に記載のインバータ回路5の動作と異なる部分について説明する。図33、図34に記載のインバータ回路5では、入力電圧Vini-1がローからハイに変化するタイミングの方が入力端子Viniがローからハイに変化するタイミングよりも早くなっている点が、図18に記載のインバータ回路5の動作と主に異なっている。このようなタイミングとなっている場合には、例えば、図35に示したように、トランジスタTr5のソース端子Bの電圧が、トランジスタTr2のゲート電圧よりも先にVssとなる。図35には、入力電圧Vini-1がローからハイに変化する時に、トランジスタTr7がオフしている場合が例示されている。なお、入力電圧Vini-1がローからハイに変化する時に、トランジスタTr7がオンしている場合には、入力電圧Vini-1がローからハイに変化した時に、トランジスタTr5のソース端子Bの電圧と、トランジスタTr2のゲート電圧とが同時にVssとなる。このとき、トランジスタTr1はオフしているので、出力電圧VoutにはVddが出力される。以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記適用例では、上記各実施の形態およびその変形例に係るインバータ回路1,2,4,5が書込線駆動回路124の出力段に用いられていたが、書込線駆動回路124の出力段の代わりに、電源線駆動回路125の出力段に用いられていてもよいし、書込線駆動回路124の出力段と共に、電源線駆動回路125の出力段に用いられていてもよい。なお、上記各実施の形態およびその変形例に係るインバータ回路1,2,4,5を電源線駆動回路125の出力段に用いる場合には、例えば、低電圧線L1に対して、電圧VccLを出力する電源図示せずを接続し、高電圧線L2,L3に対して、電圧VccHを出力する電源図示せずを接続し、高電圧線L4に対して、電圧VccHよりも高い電圧を出力する電源図示せずを接続すればよい。"