ワイヤードループプラントに送信機を結合する結合構成であって、第1の送信機Aから第1の差動モード信号VA、-VAが供給される第1の対の入力端子1、2を備え、第1の対の出力端子3、4に対して第1の増幅された差動モード信号VA’、-VA’を出力するように構成された第1の増幅ユニットAMP2Aと、第2の送信機Bから第2の差動モード信号VB、-VBが供給される第2の対の入力端子11、12を備え、第2の対の出力端子13、14に対して第2の増幅された差動モード信号VB’、-VB’を出力するように構成された第2の増幅ユニットAMP2Bと、前記第1の対の出力端子に結合された第3の対の入力端子101、102を備え、第1のワイヤ対L1に結合される第3の対の出力端子103、104に前記第1の増幅された差動モード信号を通すように構成された第1の結合ユニットCOUP2Aと、前記第2の対の出力端子に結合された第4の対の入力端子111、112を備え、第2のワイヤ対L2に結合される第4の対の出力端子113、114に前記第2の増幅された差動モード信号を通すように構成された第2の結合ユニットCOUP2Bとを備え、前記結合構成が、前記第1の差動モード信号に第1のコモン信号VCを加え、それによって第1のコモンおよび差動モード信号VAVC、-VAVCを生み出すように構成された第1の加算器Σ1A、Σ2Aと、前記第1のコモン信号の相補である第2のコモン信号-VCを前記第2の差動モード信号に加え、それによって第2のコモンおよび差動モード信号VB-VC、-VB-VCを生み出すように構成された第2の加算器Σ1B、Σ2Bとをさらに備え、前記第1および前記第2の増幅ユニットが、その入力端子のそれぞれの端子上に存在する入力信号を個々に均等に増幅するようにさらに構成され、それによって、前記第1および前記第2の対の出力端子に対してそれぞれ第1および第2の増幅されたコモンおよび差動モード信号VA’VC’、-VA’VC’、VB’-VC’、-VB’-VC’が生み出され、前記第1および前記第2の結合ユニットが、その入力端子および出力端子のそれぞれの端子間に容量結合C3A、C4A、C3B、C4Bを備え、それによって前記第1および前記第2の増幅されたコモンおよび差動モード信号をそれぞれ前記第1および前記第2のワイヤ対に通す、結合構成。前記第1および前記第2のコモン信号が、第3の送信機Cからの第3の差動モード信号VC、-VCに相当する、請求項1に記載の結合構成。前記第1および前記第2の加算器が、それぞれ前記第1および前記第2の送信機の一部を形成し、前記第1および前記第2の送信機が、それぞれ前記第1および前記第2のコモンおよび差動モード信号を直接出力するようにさらに構成される、請求項1に記載の結合構成。請求項1から3のいずれかに記載の結合構成を含む、回線終端ユニット。請求項1から4のいずれかに記載の結合構成を含む、アクセスノード。本発明の目的は、ファントムモード伝送のためのより安価でコンパクトな設計を実現することである。本発明の第1の態様によれば、ワイヤードループプラントに送信機を結合する結合構成は:-第1の送信機から第1の差動モード信号が供給される第1の対の入力端子を備え、第1の対の出力端子に対して第1の増幅された差動モード信号を出力するように構成された第1の増幅ユニットと、-第2の送信機から第2の差動モード信号が供給される第2の対の入力端子を備え、第2の対の出力端子に対して第2の増幅された差動モード信号を出力するように構成された第2の増幅ユニットと、-前記第1の対の出力端子に結合された第3の対の入力端子を備え、第1のワイヤ対に結合される第3の対の出力端子に前記第1の増幅された差動モード信号を通すように構成された第1の結合ユニットと、-前記第2の対の出力端子に結合された第4の対の入力端子を備え、第2のワイヤ対に結合される第4の対の出力端子に前記第2の増幅された差動モード信号を通すように構成された第2の結合ユニットとを備え、前記結合構成が:-前記第1の差動モード信号に第1のコモン信号を加え、それによって第1のコモンおよび差動モード信号を生み出すように構成された第1の加算器と、-前記第1のコモン信号と相補的である第2のコモン信号を前記第2の差動モード信号に加え、それによって第2のコモンおよび差動モード信号を生み出すように構成された第2の加算器とをさらに備え、前記第1および前記第2の増幅ユニットが、その入力端子のそれぞれの端子上に存在する入力信号を個々に均等に増幅するようにさらに構成され、それによって、前記第1および前記第2の対の出力端子に対してそれぞれ第1および第2の増幅されたコモンおよび差動モード信号を生み出し、前記第1および前記第2の結合ユニットが、その入力端子および出力端子のそれぞれの端子間に容量結合を備え、それによって前記第1および前記第2の増幅されたコモンおよび差動モード信号をそれぞれ前記第1および前記第2のワイヤ対に通す。増幅ステージの前に相補的差動信号にコモンモード信号を加え、コモンモード信号と差動モード信号の両方が増幅されるように2つの信号のそれぞれを個々に等しく増幅することにより両方の入力上に存在するどんなコモンモード信号も除去する一方で、その2つの入力端子間の差を増幅するだけの差動増幅器に対して、さらには線路のチップおよびリングに対する増幅器出力の容量性結合により、プリント板アセンブリPBA上のラインドライバのために使用されるまとまった構成要素の数が著しく削減され、それによって線路終端ユニットのBOMが削減され、ファントムモード伝送をさらにサポートしながら、機器当たりの線路密度の増大が可能となる。また、説明でさらに述べられるように、そのような結合構成によって消費される合計電力もかなり低減される。本発明の一実施形態では、前記第1および前記第2のコモン信号は、第3の送信機からの第3の差動モード信号に相当する。加算器は、通常の送信機の出力端子に結合された第1の入力端子と、ファントムモード送信機の出力端子に結合された第2の入力端子とを有する。通常の送信機とファントムモード送信機はどちらも、完全平衡差動信号を生成する。本発明の一実施形態では、前記第1および前記第2の加算器は、それぞれ前記第1および前記第2の送信機の一部を形成し、前記第1および前記第2の送信機は、それぞれ前記第1および前記第2のコモンおよび差動モード信号を直接出力するようにさらに構成される。この実施形態では、ファントムモード送信機の出力が、デジタル領域で差動モード信号にコモンモード信号として加えられ、それによってファントムモード伝送のためのコモンモード構成要素を備える第1および第2の送信機の出力で不平衡信号が生み出される。この実施形態は、DACステージがファントムモード送信機にとってもはや必要ではないという点、およびBOMおよび消費電力がさらなる範囲で削減されるという点で特に有利である。さらなる特徴的な実施形態が添付の特許請求の範囲で述べられる。図3および図4に関連して行われる一実施形態の以下の説明を参照することにより、本発明の上記および他の目的ならびに特徴がより明らかとなり、本発明自体を最もよく理解されよう。図3では、以下を備える本発明による第1の結合構成が示されている:-第1の伝送線路L1に第1の送信機Aを結合する第1の送信経路、-第2の伝送線路L2に第2の送信機Bを結合する第2の送信経路、および-線路L1とL2の両方を介するファントムモード伝送のために第3の送信機Cを結合する第3の送信経路。結合構成はまた、線路L1およびL2から差動モード信号とコモンモード信号をどちらも受信し、さらなる処理増幅、復調、復号化などのために受信した信号をそれぞれの受信機に供給するための対応する受信経路図示せずをも備えることができる。3つの送信機A、B、およびCが、DACDACA、DACB、DACCに結合されたDSPDSPA、DSPB、およびDSPCをそれぞれ備えるものとして示されているが、本発明は、この特定の実施形態に限定されるべきではなく、代替のアナログまたはデジタル送信機実施態様に区別なく適用することができる。送信機A、B、およびCは、出力端子対に対して差動モード信号および完全平衡信号VAt、-VAt、VBt、-VBt、およびVCt、-VCtをそれぞれ出力し、tは、信号の時間依存性を表す以下では時間依存性は省略される。結合構成は、以下の機能ブロックを備える:-2つの入力端子および1つの出力端子をそれぞれ備える4つの加算器Σ1A、Σ2A、Σ1B、およびΣ2B、-2つの入力端子1および2ならびに2つの出力端子3および4を備える第1の増幅ユニットAMP2A、-2つの入力端子11および12ならびに2つの出力端子13および14を備える第2の増幅ユニットAMP2B、-2つの入力端子101および102ならびに2つの出力端子103および104を備える第1の結合ユニットCOUP2A、および-2つの入力端子111および112ならびに2つの出力端子113および114を備える第2の結合ユニットCOUP2B。送信機Aの2つの出力端子は、2つの加算器Σ1AおよびΣ2Aの入力端子にそれぞれ結合される。送信機Bの2つの出力端子は、2つの加算器Σ1BおよびΣ2Bの入力端子にそれぞれ結合される。送信機Cの第1の出力端子は、2つの加算器Σ1AおよびΣ2Aの入力端子に結合され、送信機Cの第2の出力端子は、2つの加算器Σ1BおよびΣ2Bの入力端子に結合される。加算器Σ1A、Σ2A、Σ1B、およびΣ2Bは、その2つの入力端子上に存在する信号を足し合わせ、この2つの信号の和を出力端子に対して出力するためのものである。基本電子回路による加算器Σ1A、Σ2A、Σ1B、およびΣ2Bの実施は、当技術分野で知られている。加算器Σ1A、Σ2A、Σ1B、およびΣ2Bの出力端子は、増幅ユニットAMP2AおよびAMP2Bの入力端子1、2、11、および12にそれぞれ結合され、信号VAVC、-VAVC、VB-VC、および-VB-VCをそれぞれ出力する。増幅ユニットAMP2AおよびAMP2Bの出力端子3、4、13、および14は、結合ユニットCOUP2AおよびCOUP2Bの入力端子101、102、111、および112にそれぞれ結合される。結合ユニットCOUP2Aの出力端子103および104は、線路L1のチップL1-TおよびリングL1-Rにそれぞれ結合される。結合ユニットCOUP2Aの出力端子113および114は、線路L2のチップL2-TおよびリングL2-Rにそれぞれ結合される。増幅ユニットAMP2AおよびAMP2Bは、それぞれの入力端子1、2および11、12の対に印加されるコモンモード信号と差動モード信号のどちらも増幅するように構成される。このことは、各信号成分を実質的に同一の増幅利得で個々に増幅することによって達成される。したがって、第1の増幅ユニットAMP2Aは、第1の加算器Σ1Aによって出力される信号VAVCを増幅し、それによって増幅された信号としてVA’VC’を生み出す、入力端子1と出力端子3との間の第1の増幅器AMP2A1と、第2の加算器Σ2Aによって出力される信号-VAVCを増幅し、それによって増幅された信号として-VA’VC’を生み出す、入力端子2と出力端子4との間の第2の増幅器AMP2A2とを備える。同様に、第2の増幅ユニットAMP2Bは、第3の加算器Σ1Bによって出力される信号VB-VCを増幅し、それによって増幅された信号としてVB’-VC’を生み出す、入力端子11と出力端子13との間の第3の増幅器AMP2B1と、第4の加算器Σ2Bによって出力される信号-VB-VCを増幅し、それによって増幅された信号として-VB’-VC’を生み出す、入力端子12と出力端子14との間の第4の増幅器AMP2B2とを備える。加入者ループのチップおよびリングなどの、ワイヤ対の一方のワイヤをそれぞれが駆動する、任意の2つの信号をV1tおよびV2tと表す。各ワイヤを介する信号は、差動モード信号Vdtおよびコモンモード信号Vctに分解することができる。V1t=VctVdt/21V2t=Vct-Vdt/22上式で、Vdt=V1t-V2t3、増幅器AMP2A1、AMP2A2、AMP2B1、およびAMP2B2のコモン利得係数をGと表す。第1の増幅ユニットAMP2Aの入力端子対1、2および出力端子対3、4上にそれぞれ存在するコモンモード信号および差動モード信号をV1c、V1dおよびV1c’、V1d’と表す。第2の増幅ユニットAMP2Bの入力端子対11、12および出力端子対13、14上にそれぞれ存在するコモンモード信号および差動モード信号をV2c、V2dおよびV2c’、V2d’と表す。以下を得る。V1d=VAVC--VAVC=2×VA5V1c=VAVC-VAVC/2=VC6V2d=VB-VC--VB-VC=2×VB7V2c=VB-VC-VB-VC/2=-VC8同様に、以下を得る。V1d’=VA’VC’--VA’VC’=2×VA’=G×VAVC-G×-VAVC=G×VAVC--VAVC=G×V1d9V1c’=VA’VC’-VA’VC’/2=VC’=G×VAVCG×-VAVC/2=G×VAVC-VAVC/2=G×V1c10V2d’=VB’-VC’--VB’-VC’=2×VB’=G×VB-VC-G×-VB-VC=G×VB-VC--VB-VC=G×V2d11V2c’=VB’-VC’-VB’-VC’/2=-VC’=G×VB-VCG×-VB-VC/2=G×VB-VC-VB-VC/2=G×V2c12したがって、増幅ユニットAMP2AおよびAMP2Bの入力端子対上に存在するコモンモード信号と差動モード信号はどちらも、同一の利得Gで増幅される。個々の増幅器AMP2A1、AMP2A2、AMP2B1、およびAMP2B2の利得係数は、例えば構成要素不整合のために、必ずしも等しい必要はないが、高いコモンモード-差動モードおよび差動モード-コモンモード除去比を達成するように、可能な限り近くで整合すべきである。実際、増幅器AMP2A1およびAMP2A2のそれぞれの利得係数をG1およびG2と表す。G2=G1ΔGと書くことができ、V1d’=2×VA’=G1×VAVC-G1ΔG×-VAVC=G1×VAVC--VAVCΔG×VA-VC=G1×V1dΔG×V1d/2-V1c=G1ΔG/2×V1d-ΔG×V1c13V1c’=VC’=G1×VAVCG1ΔG×-VAVC/2=G1×VAVC-VAVC/2ΔG/2×VC-VA=G1ΔG/2×V1c-ΔG/4×V1d14式を見て分かるように、増幅ユニットAMP2Aによって出力される差動モード電圧V1d’は、差動モード入力電圧とコモンモード入力電圧のどちらにも依存する。同様に、増幅ユニットAMP2Aによって出力されるコモンモード電圧V1c’は、コモンモード入力電圧と差動モード入力電圧のどちらにも依存する。したがって、増幅ユニットAMP2Aのコモンモード-差動モード結合および差動モード-コモンモード結合を低減するように、ΔG、すなわち2つの増幅器AMP2A1とAMP2A2との間の利得不整合を低減するよう注意すべきである。同じ理由が、必要な変更を加えて、第2の増幅ユニットAMP2Bにも当てはまる。結合ユニットCOUP2AおよびCOUP2Bは、その入力端子からその出力端子にコモンモード信号と差動モード信号のどちらも通すように構成される。このことは、容量性結合によって達成される。結合ユニットCOUP2Aは、入力端子101と出力端子103との間の第1のコンデンサC3Aと、入力端子102と出力端子104との間の第2のコンデンサC4Aとを備える。同様に、結合ユニットCOUP2Bは、入力端子111と出力端子113との間の第3のコンデンサC3Bと、入力端子112と出力端子114との間の第4のコンデンサC4Bとを備える。コンデンサC3A、C4A、C3B、およびC4Bは、それぞれの入力端子101、102、111、および112に印加されたそれぞれの信号VA’VC’、-VA’VC’、VB’-VC’、および-VB’-VC’に対する一次高域フィルタとして振る舞い、それによって、それぞれの出力端子103、104、113、および114上でフィルタ処理済みコモンモードおよび差動モード信号VA’’VC’’、-VA’’VC’’、VB’’-VC’’、および-VB’’-VC’’が生み出される。こうしたフィルタ処理済み信号は、最終的には線路L1およびL2のチップおよびリングを駆動する。抵抗器および/またはコンデンサおよび/またはインダクタなどの追加の構成要素をコンデンサC3A、C4A、C3B、およびC4Bに追加して、フィルタ特性を改善することができ、例えば増幅ユニットAMP2AおよびAMP2B内の非線型性のためにPOTS帯域内に存在する可能性のある望ましくない低周波数信号を除去する三次高域フィルタを例えば設計することができる。大部分はC3AとC4Aのキャパシタンス不整合のために、コモンモード-差動モードおよび差動モード-コモンモード結合が最終COUP2Aコンデンサ結合ステージにも存在する。増幅ステージおよび結合ステージの欠陥は、完璧に整合された構成要素を用いた綿密なハードウェア設計によって、および/またはフィードバックループまたは補償回路によって対処することができる。上述のコモンモード-差動モードおよび差動モード-コモンモード結合のために最終的に通常のチャネルに漏れるファントムチャネル信号の一部は、通常のチャネルに対する信号プリコーディングまたは信号後処理によってさらに打ち消すことができ、逆も同様である。通常のチャネルとファントムチャネルとの間のクロストークキャンセルのための方法が、MethodandApparatusforDSLCommunicationという名称の欧州特許出願第2091196号で説明されている。図4では、本発明による結合構成の第2の実施形態が示されており、有利には、加算器Σ1A、Σ2A、Σ1B、およびΣ2Bが、送信機Aおよび送信機B内で、より具体的にはDACDACAおよびDACB内に移動されている。送信機CのDACはもはや必要ではなく、PBAから取り除くことができ、それによって余分な出費を抑える。より具体的には、DACDACAは、2つの入力端子および2つの出力端子を備え、第1の入力端子がDSPAの出力に結合され、出力端子対上で差動モード信号として出力される第1のデジタルサンプルが供給され、第2の入力端子がDSPCの出力に結合され、出力端子対上でコモンモード信号として出力される第2のデジタルサンプルが供給される。同様に、DACDACBは、2つの入力端子および2つの出力端子を備え、第1の入力端子がDSPBの出力に結合され、出力端子対上で差動モード信号として出力される第1のデジタルサンプルが供給され、第2の入力端子がDSPCの出力に結合され、出力端子対上でコモンモード信号として反転され出力される第2のデジタルサンプルが供給される。この実施形態では、DACDACAは、第1のサンプルから2つの相補的デジタル信号、すなわちVAおよび-VAを生成し、アナログ-デジタル変換の前にそれぞれの相補的デジタル信号に第2のデジタルサンプル、すなわちVCを加えるように構成され、それによって出力端子対上に不平衡および非対称信号、すなわちVAVCおよび-VAVCを生み出す。同様に、DACDACBは、第1のサンプルから2つの相補的デジタル信号、すなわちVBおよび-VBを生成し、アナログ-デジタル変換の前にそれぞれの相補的デジタル信号に第2のデジタルサンプルを反転し、すなわち-VCを加えるように構成され、それによって出力端子対上に不平衡および非対称信号、すなわちVB-VCおよび-VB-VCを生み出す。増幅ユニットAMP2AおよびAMP2Bならびに結合ユニットCOUP2AおよびCOUP2Bは変更されない。従来技術の解決策は、完全な送信チャネル図2のDSPCプロセッサ、DACC変換器、およびAMP1C増幅器を使用して、2つの相補的コモンモード信号VC’、-VC’として差動信号を各撚線対L1およびL2上に1つ配置する。こうした構成要素は電力を消費する。本発明に従って増幅器およびDACの数を削減することにより、電力が節約される。しかし、増幅器数を3つから2つに削減することAMP1Cの除去によって達成される電力節約は、増幅器によって消費される電力の33を節約するわけではない。差動モード信号およびコモンモードモード信号のどちらも生成する2つの残りの増幅器AMP1AおよびAMP1Bは、より多くの電力を出力する必要があり、したがってより多くの電力を消費する。DSL応用例では、ラインドライバの供給電圧は、平方自乗平均RMS電力の最大5倍または6倍のクレストピークを送達するように十分な高さでなければならない。クレストピークは非常にまれであり、所望のビットエラー率BERに応じて、差動チャネルVA’、-VA’またはVB’、-VB’およびファントムチャネルVC’、-VC’上で同時に生じる確率を無視することができる。したがって、差動モード信号とコモンモード信号のどちらも出力する増幅器の電源を、RMS電力と、例えば1つのクレストピークとの和を生成するのに必要な供給電圧に限定することができる。これは、差動モード信号のみについて必要となる供給電圧の約120となり、増幅器区間のみについて最小20の電力削減が得られる。さらに、図4の実施形態で示されるように第3のDACDACCをなくすことによってさらなる電力削減を達成することができる。本発明による結合構成は通常、線路終端ユニットの一部を形成し、線路終端ユニットは、加入者構内からの伝送線路が終端する1つの機器である。この機器は、加入者にネットワークアクセスを提供するアクセスノードの一部を形成する。アクセスノードの例は、DSLAM、イーサネット登録商標アクセスブリッジ、IPアクセス、またはエッジルータなどである。アクセスノードは、中央位置例えば、電話局、または加入者構内により近いリモート位置例えば、ストリートキャビネットに常駐することができる。備えるという用語が続いて列挙される手段に制限されると解釈すべきでないことに留意されたい。したがって、手段AおよびBを備えるデバイスという表現の範囲は構成要素AおよびBのみからなるデバイスに限定されるべきではない。これは、本発明に関しては、デバイスの関連する構成要素がAおよびBであることを意味する。結合されるという用語が直接接続のみに限定されると解釈すべきではないことにさらに留意されたい。したがって、デバイスBに結合されたデバイスAという表現が、デバイスAの出力がデバイスBの入力に直接接続される、および/またはその逆であるデバイスもしくはシステムに限定されるべきではない。これは、Aの出力とBの入力との間、および/またはその逆の間に経路が存在することを意味し、経路は他のデバイスまたは手段を含む経路でよい。説明および図面は本発明の原理を示すに過ぎない。したがって、本明細書では明示的に説明または図示していないが、本発明の原理を実施し、本発明の趣旨および範囲内に含まれる様々な構成を当業者は考案できることを理解されよう。さらに、本明細書で列挙されるすべての例は、本発明の原理および当技術分野を推進するために本発明等によって与えられる概念を読者が理解するのを助ける教育目的のものに過ぎず、そのような具体的に列挙される例および条件に限定されないものとして解釈すべきことが原理的に明白に意図される。さらに、本発明の原理、態様、および実施形態、ならびにその特定の例を列挙する本明細書のすべての陳述は、その均等物を包含するものとする。図に示される様々な要素の機能は、専用ハードウェア、ならびに適切なソフトウェアに関連してソフトウェアを実行することのできるハードウェアの使用によって実現することができる。プロセッサによって実現されるとき、その機能は、単一の専用プロセッサ、単一の共用プロセッサ、または一部を共用することのできる複数の個々のプロセッサによって実現することができる。さらに、プロセッサは、ソフトウェアを実行することができるハードウェアだけを指すと解釈されるべきではなく、限定はしないが、デジタル信号プロセッサDSPハードウェア、ネットワークプロセッサ、特定用途向け集積回路ASIC、フィールドプログラマブルゲートアレイFPGAなどを暗黙的に含むことができる。読取り専用メモリROM、ランダムアクセスメモリRAM、および不揮発性ストレージなどの従来型および/またはカスタム型の他のハードウェアも含めることができる。