電圧制御発振器を含むPLL回路と、前記電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、前記電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、前記PLL回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えることを特徴とするクロック供給回路。前記自己発振型バッファ回路を複数含み、前記自己発振型バッファ回路はそれぞれ前記発振制御電圧に基づいてクロックを出力する請求項1のクロック供給回路。さらに、前記リファレンスクロックを受け付け、受け付けた前記リファレンスクロックをバッファし、前記自己発振型バッファ回路に出力するクロックバッファ回路を含む請求項1又は2のクロック供給回路。前記クロックバッファ回路を複数含み、前記複数のクロックバッファ回路と前記自己発振型バッファ回路がそれぞれ対応して接続されている請求項3のクロック供給回路。前記複数のクロックバッファ回路は、前記リファレンスクロックに対して並列に接続されている請求項4のクロック供給回路。さらに、前記リファレンスクロックを差動クロックに変換するシングル差動変換バッファを含み、前記自己発振型バッファ回路は差動クロックを出力する請求項1乃至5のいずれか一に記載のクロック供給回路。前記自己発振型バッファ回路が出力するクロックの周波数は、前記リファレンスクロックの周波数よりも高い請求項1又は6のいずれか一に記載のクロック供給回路。前記PLL回路に含まれる低域濾波器の出力電圧を前記発振制御電圧とする請求項1乃至7のいずれか一に記載のクロック供給回路。前記自己発振型バッファ回路は前記電圧制御発振器のレプリカ回路である請求項1乃至8のいずれか一に記載のクロック供給回路。請求項1乃至9のいずれか一に記載のクロック供給回路を備えることを特徴とする半導体集積回路。さらに、前記自己発振型バッファ回路が出力するクロックによって動作する内部回路を含み、前記自己発振型バッファ回路と前記内部回路は、バッファを介さずに接続されている請求項10の半導体集積回路。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、半導体集積回路の動作クロックは年々上昇している。さらに、同一の半導体集積回路内に複数の動作モジュールを集積化するシステムLSIが広く使用されている。その結果、同一の半導体集積回路内に高速なクロックを必要とする動作モジュール内部回路が複数存在することになる。これらの内部回路にはクロック供給回路からクロックの供給が行なわれる。また、複数の内部回路にクロックを供給する際にはクロックバッファが必要になることが多い。図2は、複数の内部回路にクロックを供給する半導体集積回路の内部構成の一例を示す図である。内部回路50乃至53は、クロック供給源60が出力する差動クロックを動作クロックとする回路である。内部回路とクロック供給源60が近接していれば、クロック供給源60が出力するクロックを直接、内部回路に供給することが可能である。しかし、複数の内部回路が同一の半導体集積回路内に存在すると、全ての内部回路をクロック供給源60の近傍に配置することは不可能である。そのため、内部回路とクロック供給源60の間にクロックバッファCB01乃至CB06を挿入することになる。ここで、クロック供給源60が供給するクロックが高速であると、高速なクロックを鈍りなく内部回路に供給するためには消費電力が高いクロックバッファCB01乃至CB06を使用する必要がある。さらに、クロックバッファ間の配線も高速なクロックを伝達できる必要があり伝送路の周波数帯域を確保する必要があり、クロックバッファ間の配線を長くできず、必要なクロックバッファの数が増加してしまう。その結果、さらに消費電力が増加してしまう。以上のように、高速なクロックを内部回路に供給するためには解決すべき問題点が存在する。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。本発明の第1の視点によれば、電圧制御発振器を含むPLL回路と、前記電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、前記電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、前記PLL回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えるクロック供給回路が提供される。本発明の第2の視点によれば、上述のクロック供給回路を備える半導体集積回路が提供される。本発明の各視点によれば、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、提供される。初めに、図1を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、高速なクロックを内部回路に供給するためには、消費電力の高いクロックバッファを必要とするといった問題がある。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。そこで、一例として図1に示すクロック供給回路を提供する。図1に示すクロック供給回路は、電圧制御発振器を含むPLL回路と、電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、PLL回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えている。自己発振型バッファ回路はPLL回路に含まれる電圧制御発振器を疑似したレプリカ回路とする。すると、自己発振型バッファ回路と電圧制御発振器に与える発振制御電圧を共通にすることで、両回路の発振周波数を略同一にできる。さらに、自己発振型バッファ回路の供給するクロックを受けて動作する内部回路と自己発振型バッファ回路を近接させれば、高速なクロックを内部回路の近傍で生成することになり自己発振型バッファ回路と内部回路の間のクロックバッファを削減できる。その結果、高消費電力のクロックバッファが削減でき、高速なクロックを低消費電力で供給することができる。[第1の実施形態]次に、本発明の第1の実施形態について、図面を用いてより詳細に説明する。図3は、本実施形態に係るクロック供給回路1を含む半導体集積回路の一例を示す図である。図3に示す半導体集積回路は、クロック供給回路1と、内部回路2乃至5から構成されている。内部回路2乃至5は、クロック供給回路1が供給する差動クロックHCLKP及びHCLKNで動作する回路である。クロック供給回路1は、単相クロックLCLKを受け付け、単相クロックLCLKよりも高速な差動クロックHCLKP及びHCLKNを供給する回路である。クロック供給回路1は、PLL回路10と、シングル差動変換バッファ20と、差動クロックバッファ30乃至33と、自己発振型バッファ40乃至43から構成されている。単相クロックLCLKは、PLL回路10及びシングル差動変換バッファ20に入力される。シングル差動変換バッファ20は、単相クロックLCLKを正相クロックLCLKP及び逆相クロックLCLKNに変換し、差動クロックバッファ30に出力する。正相クロックLCLKP及び逆相クロックLCLKNの周期は、単相クロックLCLKと同一のため、差動クロックHCLKP及びHCLKNの周期よりも長い。差動クロックバッファ30は、受け付けた差動クロックLCLKP及びLCLKNを自己発振型バッファ40及び差動クロックバッファ31に出力する。同様に、差動クロックバッファ31乃至33は、前段の差動クロックバッファが出力する差動クロックLCLKP及びLCLKNを自己発振型バッファ及び次段の差動クロックバッファに出力する。なお、差動クロックバッファ33より先の差動クロックバッファは存在しないため、差動クロックバッファ33は自己発振型バッファ43に対してのみ差動クロックLCLKP及びLCLKNを出力する。自己発振型バッファ40乃至43は、差動クロックバッファ30乃至33が出力する差動クロックLCLKP及びLCLKNとPLL回路10の電圧制御信号VCNTを受け付ける。自己発振型バッファ40乃至43は、それぞれ対応する内部回路2乃至5に、差動クロックHCLKP及びHCLKNを出力する。PLL回路10は、単相クロックLCLKを受け付け、電圧制御信号VCNTを出力する。PLL回路10は、自己発振型電圧制御発振器VCO101と、分周器DIV102と、周波数比較器PHD103と、低域濾波器LFP104から構成されている。自己発振型電圧制御発振器101は、低域濾波器104が出力する電圧制御信号VCNTに基づいてクロックの周波数を変更する回路である。分周器102は、自己発振型電圧制御発振器101が出力するクロックの周波数を分周する回路である。周波数比較器103は、単相クロックLCLKと分周器102が出力するクロックの同期を検出する。なお、単相クロックLCLKは、PLL回路10におけるリファレンスクロックに相当する。これらの信号が同期していなければ、低域濾波器104が出力する電圧制御信号VCNTを上昇又は下降させる信号を低域濾波器104に対して出力する。低域濾波器104は、周波数比較器103の出力からノイズを除去し、電圧制御信号VCNTとして自己発振型電圧制御発振器101及び自己発振型バッファ40乃至43に出力する次に、自己発振型電圧制御発振器101について説明する。図4は、自己発振型電圧制御発振器101の内部構成の一例を示す図である。図4に示す自己発振型電圧制御発振器101は、自己発振型電圧制御発振回路1011と出力バッファ回路1012から構成されている。自己発振型電圧制御発振回路1011は、電圧制御信号入力端子Vinから電圧制御信号VCNTを受け付ける。自己発振型電圧制御発振回路1011は、電圧制御信号VCNTに基づいて自己発振し、差動クロックを出力バッファ回路1012に出力する。出力バッファ回路1012は、自己発振型電圧制御発振回路1011が差動クロックを反転増幅して出力する。その際の出力端子として、正相クロック出力端子VoutP及び逆相クロック出力端子VoutNを使用する。自己発振型電圧制御発振回路1011は、Nチャンネル型MOSトランジスタNM01乃至NM04と、Pチャンネル型MOSトランジスタPM01及びPM02と、抵抗R01と、インダクタL01から構成されている。Nチャンネル型MOSトランジスタNM01及びNM02のソース端子は互いに共通接続され、接地端子GNDと接続されている。Nチャンネル型MOSトランジスタNM01のゲート端子は、Nチャンネル型MOSトランジスタNM02のドレイン端子と接続されている。Nチャンネル型MOSトランジスタNM02のゲート端子は、Nチャンネル型MOSトランジスタNM01のドレイン端子と接続されている。Nチャンネル型MOSトランジスタNM01のドレイン端子は、Pチャンネル型MOSトランジスタPM01のドレイン端子、インダクタL01の一端と、Nチャンネル型MOSトランジスタNM03のゲート端子と接続されている。なお、本接続点をノードS1と定める。同様に、Nチャンネル型MOSトランジスタNM02のドレイン端子は、Pチャンネル型MOSトランジスタPM02のドレイン端子、インダクタL01の他の一端と、Nチャンネル型MOSトランジスタNM04のゲート端子と接続されている。本接続点をノードS2と定める。Nチャンネル型MOSトランジスタNM03のドレイン端子、ソース端子、バックゲート端子は共通接続されている。Nチャンネル型MOSトランジスタNM04も同様に、ドレイン端子、ソース端子、バックゲート端子は共通接続されている。Nチャンネル型MOSトランジスタNM03及びNM04の共通接続された端子は、互いに接続され、抵抗R01を介して電圧制御信号入力端子Vinと接続されている。Pチャンネル型MOSトランジスタPM01及びPM02のソース端子は互いに共通接続され、電源電圧端子VDDに接続されている。Pチャンネル型MOSトランジスタPM01のゲート端子は、Pチャンネル型MOSトランジスタPM02のドレイン端子と接続されている。Pチャンネル型MOSトランジスタPM02のゲート端子は、Pチャンネル型MOSトランジスタPM01のドレイン端子と接続されている。自己発振型電圧制御発振回路1011は、ノードS1及びS2を出力端子として、出力バッファ回路1012に差動クロックを出力する。Nチャンネル型MOSトランジスタNM03及びNM04は、ゲート端子とバックゲート端子間を容量とする可変容量素子として振る舞い、インダクタL01と発振回路を構成することによって差動クロックを生成する。さらに、電源電圧端子VDD及び接地端子GNDから電源電圧の供給を受けることで発振を継続する。また、電圧制御信号VCNTを変化させることで、Nチャンネル型MOSトランジスタNM03及びNM04のゲートバックゲート間電圧が変化し、Nチャンネル型MOSトランジスタNM03及びNM04の容量値が変化する。その結果、電圧制御信号VCNTにより発振周波数を変化させることができる。出力バッファ回路1012は、Nチャンネル型MOSトランジスタNM05及びNM06と、Pチャンネル型MOSトランジスタPM03及びPM04から構成されている。Nチャンネル型MOSトランジスタNM05及びNM06のソース端子は互いに共通接続され、接地端子GNDと接続されている。Nチャンネル型MOSトランジスタNM05のゲート端子は、ノードS1及びPチャンネル型MOSトランジスタPM03のゲート端子と接続されている。Nチャンネル型MOSトランジスタNM05のドレイン端子は、PM03のドレイン端子と接続されている。同様に、Nチャンネル型MOSトランジスタNM06のゲート端子は、ノードS2及びPチャンネル型MOSトランジスタPM04のゲート端子と接続され、ドレイン端子はPM04のドレイン端子と接続されている。Pチャンネル型MOSトランジスタPM03及びPM04のソース端子は互いに共通接続され、電源電圧端子VDDに接続されている。Pチャンネル型MOSトランジスタPM03のゲート端子は、ノードS1とNチャンネル型MOSトランジスタNM05のゲート端子と接続されている。同様に、Pチャンネル型MOSトランジスタPM04のゲート端子は、ノードS2とNチャンネル型MOSトランジスタNM06のゲート端子と接続されている。Nチャンネル型MOSトランジスタNM06及びPチャンネル型MOSトランジスタPM04のドレイン端子の接続点を正相クロック出力端子VoutPとする。Nチャンネル型MOSトランジスタNM05及びPチャンネル型MOSトランジスタPM03のドレイン端子の接続点を逆相クロック出力端子VoutNとする。出力バッファ回路1012は、ノードS2の電圧を反転して正相クロック出力端子VoutPから出力し、ノードS1の電圧を反転して逆相クロック出力端子VoutNから出力する。次に、自己発振型バッファ40乃至43について説明する。なお、自己発振型バッファ40乃至43の構成は同一であるため、自己発振型バッファ40について説明し、自己発振型バッファ42及び43の説明は省略する。図5は、自己発振型バッファ40の内部構成の一例を示す図である。自己発振型バッファ40は、自己発振型電圧制御バッファ回路401と、出力バッファ回路402から構成される。自己発振型電圧制御バッファ回路401は、電圧制御信号入力端子Vinから電圧制御信号VCNTを受け付ける。また、差動クロックバッファ30が出力する正相クロックLCLKPをクロック入力端子ICLKPで受け付け、逆相クロックLCLKNをクロック入力端子ICLKNで受け付ける。出力バッファ回路402は、自己発振型電圧制御バッファ回路401が出力した高速な差動クロックを正相クロック出力端子VoutP及び逆相クロック出力端子VoutNから出力する。自己発振型電圧制御バッファ回路401は、電圧制御信号VCNTに基づいて自己発振すると共に、クロック入力端子ICLKP及びICLKNで受け付けた差動クロックLCLKP及びLCLKNに同期した差動クロックを出力する。即ち、クロック入力端子ICLKP及びICLKNで受け付けた差動クロックLCLKP及びLCLKNにより、Nチャンネル型MOSトランジスタNM07及びNM08とPチャンネル型MOSトランジスタPM05及びPM06のオンオフを制御することで、インダクタL02とNチャンネル型MOSトランジスタNM07及びNM08で構成する発振回路の状態を決定する。自己発振型電圧制御バッファ回路401は、Nチャンネル型MOSトランジスタNM07乃至NM10と、Pチャンネル型MOSトランジスタPM05及びPM06と、抵抗R02と、インダクタL02から構成されている。自己発振型電圧制御バッファ回路401は自己発振型電圧制御発振回路1011のレプリカ回路である。自己発振型電圧制御発振回路1011と自己発振型電圧制御バッファ回路401の相違点は、Nチャンネル型MOSトランジスタNM07乃至NM08とPチャンネル型MOSトランジスタPM05及びPM06のゲート端子の接続が異なる点である。自己発振型電圧制御バッファ回路401においては、Nチャンネル型MOSトランジスタNM08のゲート端子とPチャンネル型MOSトランジスタPM06のゲート端子を接続し、この接続点をクロック入力端子ICLKPと接続する。同様に、Nチャンネル型MOSトランジスタNM07のゲート端子とPチャンネル型MOSトランジスタPM05のゲート端子を接続し、この接続点をクロック入力端子ICLKNと接続する。上述のように、自己発振型電圧制御発振回路1011と自己発振型電圧制御バッファ回路401の相違点は、Nチャンネル型MOSトランジスタNM07及びNM08とPチャンネル型MOSトランジスタPM05及びPM06のゲート端子の接続が異なるのみであり、他の説明を省略する。自己発振型電圧制御バッファ回路401も、自己発振型電圧制御発振回路1011と同様に、Nチャンネル型MOSトランジスタNM09及びNM10のゲートバックゲート間電圧を変化させることで容量値が変化し、電圧制御信号VCNTにより発振周波数を変化させることができる。このように、自己発振型電圧制御発振回路1011と自己発振型電圧制御バッファ回路401は、電圧制御信号VCNTに基づいて自己発振する点で共通する。さらに、両回路のトランジスタのサイズやインダクタのインダクタンス等を同一とすることによって、電圧制御信号VCNTを入力すれば同一の周期を持った差動クロックの出力が可能になる。出力バッファ回路402は、Nチャンネル型MOSトランジスタNM11及びNM12と、Pチャンネル型MOSトランジスタPM07及びPM08から構成されている。出力バッファ回路402と出力バッファ回路1012は同一の構成のため説明を省略する。次に、図3に示すクロック供給回路1の動作について説明する。図3に示すPLL回路10の分周器102の分周率をN、PLL回路10に入力する単相クロックLCLKリファレンスクロックの周波数をFrとする。すると、PLL回路10内部の自己発振型電圧制御発振器101はFr×Nの周波数で発振する。また、自己発振型バッファ40乃至43は自己発振型電圧制御発振器101のレプリカ回路であって、自己発振型電圧制御発振器101と自己発振型バッファ40乃至43に入力している電圧制御信号VCNTは共通しているため、自己発振型電圧制御発振器101と自己発振型バッファ40乃至43の固有周波数は一致する。従って、自己発振型バッファ40乃至43もFr×Nの周波数を持った差動クロックHCLKP及びHCLKNが出力できる。自己発振型バッファ40乃至43が出力する差動クロックHCLKP及びHCLKNは、差動クロックLCLKP及びLCLKNに同期して出力される。なお、本実施形態では、4個の内部回路に高速なクロックを供給する場合を説明したが、これに限定する趣旨ではない。高速なクロックの供給が必要な内部回路に合わせて、自己発振型バッファを用意することで任意の個数の内部回路に容易に対応可能である。以上のように、PLL回路10の自己発振型電圧制御発振器101のレプリカ回路である自己発振型バッファ40乃至43を用いることで高速なクロックの伝送を低消費電力で可能にする。自己発振型バッファ40乃至43を内部回路2乃至5の近傍に配置することによって、半導体集積回路内の高速なクロックの配線は短くなる。そのため、半導体集積回路内のクロック配線における高速なクロックを伝達する必要がある配線の比率は低下する。従って、高速なクロックを長距離配線する場合には多数のクロックバッファが必要であったが、これらのバッファが不要となる。一方、高速なクロックを伝達する配線が短くなったことに対応して、低速なクロックを伝達する配線は長くなるが、低速なクロックを伝達するため高消費電力のクロックバッファは不要である。さらに、低速なクロックを伝送するため、クロックバッファ間の距離を長くすることができるクロックバッファが削減できる。これらの結果、クロック供給回路1を使用することで、高速なクロックを低消費電力で内部回路に供給することでできる。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。図6は、本実施形態に係るクロック供給回路1aを含む半導体集積回路の一例を示す図である。図6において図3と同一構成要素には、同一の符号を表し、その説明を省略する。クロック供給回路1とクロック供給回路1aとの相違点は、差動クロックバッファ30乃至33と自己発振型バッファ40乃至41との接続である。クロック供給回路1においては、シングル差動変換バッファ20が出力する差動クロックLCLKP及びLCLKNに対して差動クロックバッファ30乃至33を直列に接続している。クロック供給回路1aにおいては、差動クロックLCLKP及びLCLKNに対して差動クロックバッファ30乃至33を並列に接続している。クロック供給回路1のような接続では、内部回路2乃至5に供給する差動クロックHCLKP及びHCLKNのタイミングは差動クロックバッファ30乃至33によりずれてしまう。しかし、クロック供給回路1aにおいては、内部回路2乃至5に供給する差動クロックHCLKP及びHCLKNのタイミングを一致させることができる。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、Nチャンネル型MOSトランジスタとPチャンネル型MOSトランジスタを入れ替えても、電源等の接続を適宜変更すれば対応可能である。即ち、Nチャンネル型MOSトランジスタを第1導電型トランジスタ、Pチャンネル型MOSトランジスタを第2導電型トランジスタと捉えることができる。