"入力電圧に応じて第1の電流を生成する第1の電流生成部と、前記入力電圧に応じて第2の電流を生成する第2の電流生成部と、を有するトランスコンダクタンス回路と、前記第1の電流に応じた第1の出力電圧を、第1の出力端子から出力する第1の負荷部を有する第1の負荷回路と、前記第2の電流に応じた第2の出力電圧を、第2の出力端子から出力する第2の負荷部を有する第2の負荷回路と、を備え、前記トランスコンダクタンス回路、前記第1の負荷回路および前記第2の負荷回路の少なくとも1つは、下記1式のパラメータPが低減されるようにインピーダンスを調整するインピーダンス調整部を有することを特徴とする半導体集積回路。P=Z01Z04-Z02Z031ここで、Z01は前記第1の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Z02は前記第2の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Z03は前記第1の負荷回路のインピーダンス、Z04は前記第2の負荷回路のインピーダンス。前記インピーダンス調整部は、前記第1の電流生成部、前記第2の電流生成部、前記第1の負荷部および前記第2の負荷部のうちの少なくとも1つと接続される抵抗、コイルまたはコンデンサであることを特徴とする請求項1に記載の半導体集積回路。前記第1の負荷部は、電源端子と前記第1の出力端子との間に接続される第1のコイルを有し、前記第2の負荷部は、前記電源端子と前記第2の出力端子との間に接続される第2のコイルを有し、前記第1の電流生成部は、前記第1の出力端子と接地端子との間に縦続接続される第1のトランジスタ、第2のトランジスタおよび第3のコイルと、前記入力電圧が入力される入力端子と前記第2のトランジスタの制御端子との間に接続される第4のコイルと、前記第2のトランジスタの制御端子と、前記第2のトランジスタおよび前記第3のコイルの接続ノードとの間に接続される第1のコンデンサと、を有し、前記第2の電流生成部は、前記第2の出力端子と前記接地端子との間に縦続接続される第3および第4のトランジスタおよび第5のコイルと、前記第1および第2のトランジスタの接続ノードと前記第4のトランジスタの制御端子との間に接続される第2のコンデンサと、前記第4のトランジスタの制御端子と、前記第4のトランジスタおよび前記第5のコイルの接続ノードとの間に接続される第3のコンデンサと、を有することを特徴とする請求項1または2に記載の半導体集積回路。前記第1の負荷回路は、前記第1のコイルと並列接続される抵抗素子を有し、前記トランスコンダクタンス回路は、前記第3および第4のトランジスタの接続ノードと、前記接地端子との間に接続される第4のコンデンサを有することを特徴とする請求項3に記載の半導体集積回路。アンテナで受信した受信信号を増幅する半導体集積回路と、前記増幅された受信信号を復調する復調回路と、前記復調された受信信号を処理して外部へ出力する出力信号処理回路と、を備え、前記半導体集積回路は、前記受信信号の入力電圧に応じて第1の電流を生成する第1の電流生成部と、前記入力電圧に応じて第2の電流を生成する第2の電流生成部と、を有するトランスコンダクタンス回路と、前記第1の電流に応じた第1の出力電圧を、第1の出力端子から出力する第1の負荷部を有する第1の負荷回路と、前記第2の電流に応じた第2の出力電圧を、第2の出力端子から出力する第2の負荷部を有する第2の負荷回路と、を備え、前記トランスコンダクタンス回路、前記第1の負荷回路および前記第2の負荷回路の少なくとも1つは、下記2式のパラメータPが低減されるようにインピーダンスを調整するインピーダンス調整部を有することを特徴とする受信装置。P=Z01Z04-Z02Z032ここで、Z01は前記第1の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Z02は前記第2の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Z03は前記第1の負荷回路のインピーダンス、Z04は前記第2の負荷回路のインピーダンス。低コストかつノイズの影響を受けにくい半導体集積回路およびこれを用いた受信装置を提供する。実施形態によれば、半導体集積回路は、トランスコンダクタンス回路と、第1の負荷回路と、第2の負荷回路とを備える。前記トランスコンダクタンス回路、前記第1の負荷回路および前記第2の負荷回路の少なくとも1つは、下式のパラメータPが低減されるようにインピーダンスを調整するインピーダンス調整部を有する。P=Z01Z04-Z02Z03。ここで、Z01は前記第1の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Z02は前記第2の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Z03は前記第1の負荷回路のインピーダンス、Z04は前記第2の負荷回路のインピーダンス。以下、半導体集積回路および受信装置の実施形態について、図面を参照しながら具体的に説明する。第1の実施形態図1は、第1の実施形態に係る受信装置100の概略ブロック図である。受信装置100は、LNA半導体集積回路2と、LOLocalOscillator信号生成部3と、復調回路4と、出力信号処理回路5とを備えている。受信装置100は、例えば無線LANLocalAreaNetwork機器に搭載され、アンテナ1が受信した電波信号を処理して外部に出力するものである。LNA2はアンテナ1が受信した電波信号を増幅する。LO信号生成部3は電波信号を復調する基準となるLO信号を生成する。LO信号の周波数は、例えば2.5GHzである。復調回路4は、このLO信号に基づき、増幅された電波信号を復調する。より具体的には、復調回路4は、ミキサ4a、VGAVariableGainAmplifier4b、ADCAnalogtoDigitalConverter4cおよび復調部4dを有する。ミキサ4aはLNA2により増幅された電波信号の周波数変換を行う。VGA4bは周波数変換された電波信号を増幅する。ADC4cは電波信号をデジタル信号に変換する。復調部4dは変換された電波信号を復調する。出力信号処理回路5は復調された信号を処理して外部に出力する。復調部4dや出力信号処理回路5等はデジタル回路であり、これらの回路で発生したノイズが受信装置100内部の配線間カップリングなどを介してLNA2に伝搬し、LNA2の電源電圧が変動する。LNA2は受信装置100のフロントエンドに設けられるため、LNA2がノイズの影響を受けると、受信装置100全体のノイズ特性が劣化してしまう。例えば、LNA2に何らの対策も施さないと、LNA2の電源電圧変動除去比PowerSupplyRejectionRatio:以下PSRR、後に詳述が-20dB、VGA4bの利得が70dBである場合、LNA2の電源電圧の変動がわずか1mVであっても、出力信号の変動は0.3V3dBmとなり、所望波が大きく劣化してしまう。また、ピン数の増加やチップ面積の増大を抑制するためには、LNA2は単相入力の回路であることが望ましい。そこで、本実施形態では、単相入力信号から差動出力信号を生成する単相差動変換機能を持つLNA2において、PSRRを改善する。図2は、第1の実施形態に係るLNA2の内部構成の一例を示す概略ブロック図である。LNA2は、電流生成部11a,11bおよびインピーダンス調整部11cを有するトランスコンダクタンス回路11と、負荷部12aおよびインピーダンス調整部12bを有する負荷回路第1の負荷回路12と、負荷部13aおよびインピーダンス調整部13bを有する負荷回路第2の負荷回路13とを備えている。トランスコンダクタンス回路11と負荷回路12との接続ノードである正出力端子第1の出力端子14から見たトランスコンダクタンス回路11のインピーダンスをZ01、トランスコンダクタンス回路11と負荷回路13との接続ノードである負出力端子第2の出力端子15から見たトランスコンダクタンス回路11のインピーダンスをZ02、負荷回路12のインピーダンスをZ03、負荷回路13のインピーダンスをZ04とする。インピーダンス調整部11c,12b,13bはインピーダンスZ01~Z04を後述するように調整するものである。なお、図2ではトランスコンダクタンス回路11および負荷回路12,13のすべてがインピーダンス調整部を有する例を示しているが、これらのうちの少なくとも1つがインピーダンス調整部を有していればよい。トランスコンダクタンス回路11は入力端子16から入力される入力電圧Vinに応じた差動の電流信号Ioutp,Ioutnを生成する。より具体的には、電流生成部11aは電流信号Ioutp=gmpVinを正出力端子14側に、電流生成部11bは電流信号Ioutn=gmnVinを負出力端子15側にそれぞれ生成する。ここで、gmp,gmnはそれぞれ、電流生成部11a,11bのトランスコンダクタンスである。負荷回路12,13は電源端子17から電源電圧Vddが供給され、正出力端子14から正出力電圧Voutpを、負出力端子15から負出力電圧Voutnをそれぞれ出力する。電源電圧Vddには図1の出力信号処理回路5等から受ける電源ノイズVnoiseが重畳されることがある。入力電圧Vinに対する電圧利得Vgainは以下のようになる。電源ノイズVnoise=0とすると、小信号等化回路により、インピーダンスZ01,Z03は正出力端子14と接地端子との間の並列接続とみなすことができ、これらに電流Ioutpが流れるため、正出力電圧Voutpは下記1式で表される。VoutpIoutpgmpVin1ここで、//は並列接続を表す。同様に負出力電圧Voutnは下記2式で表される。VoutnIoutngmnVin2よって、電圧利得Vgainは下記3式で表される。VgainVingmpgmn3一方、電源電圧の変動に対する出力信号電圧の変動であるPSRRは以下のようになる。入力電圧Vin=0とし、電源ノイズVnoiseに対する正出力電圧Voutpおよび負出力電圧Voutnは下記4,5式で表される。VoutpZ01Vnoise4VoutnZ02Vnoise5正出力電圧Voutpと負出力電圧Voutnとの差をとってもキャンセルされない値が出力信号のノイズとなる。したがって、PSRRは下記6式で表される。このPSRRが小さいほど、電源電圧のノイズの影響を受けにくく、特に、下記7式を満たす場合、PSRRをゼロにすることができる。Z01Z04Z02Z0307インピーダンスZ01~Z04は複素数であるため、Z01Z04の絶対値および位相と、Z02Z03の絶対値および位相がそれぞれ等しくなるよう、インピーダンス調整部によりインピーダンスZ01~Z04の少なくとも1つを調整すればよい。厳密に等しくするのが困難な場合でも、パラメータP=Z01Z04-Z02Z03が小さくなるよう、インピーダンス調整部を設ければよい。図3aは、LNA2の一例を示す回路図である。同図のLNA2はトランスコンダクタンス回路11および負荷回路12内にインピーダンス調整部11c,12bをそれぞれ設ける例である。なお、同bはインピーダンス調整部11c,12bを設けない比較例である。負荷回路12内の負荷部12aは電源端子17と正出力端子14との間に接続されるコイルL1を有する。インピーダンス調整部12bはコイルL1と並列接続される抵抗R1を有する。また、負荷回路13は電源端子17と負出力端子15との間に接続されるコイルL2を有する。トランスコンダクタンス回路11内の電流生成部11aは、正出力端子14と接地端子との間に縦続接続されるNMOSNtypeMetalOxideSemiconductorトランジスタM3,M1およびコイルL3と、入力端子16とNMOSトランジスタM1のゲートとの間に接続されるコイルL5と、NMOSトランジスタM1のゲートとソースとの間に接続されるコンデンサC2を有する。電流生成部11bは、負出力端子15と接地端子との間に縦続接続されるNMOSトランジスタM4,M2およびコイルL4と、NMOSトランジスタM3,M1の接続ノードとNMOSトランジスタM2のゲートとの間に接続されるコンデンサC1と、NMOSトランジスタM2のゲートとソースとの間に接続されるコンデンサC3とを有する。インピーダンス調整部11cはNMOSトランジスタM4,M2の接続ノードと接地端子との間に接続されるコンデンサC4を有する。NMOSトランジスタM3,M4は所定の直流バイアスVb3が印加され、電流Ioutp,Ioutnを供給する。コイルL5およびコンデンサC2は入力インピーダンスを例えば50Ωに整合する。コイルL5の一端には所定の直流バイアスVb1が印加され、これに入力電圧Vinが重畳される。コンデンサC1はNMOSトランジスタM2のゲートへの直流成分をカットする。コンデンサC3はコンデンサC2と対称に設けられる。コイルL3,L4は回路の線形性を向上させる。インピーダンス調整部11cとしてコンデンサC4を挿入することにより、インピーダンスZ02の絶対値が減少するとともに位相が減少する。また、インピーダンス調整部12bとして抵抗R1を挿入することにより、インピーダンスZ03の絶対値が減少する。したがって、例えばコンデンサC4でZ01Z04の位相とZ02Z03の位相とが等しくなるよう調整し、さらに、抵抗R1でこれらの絶対値が等しくなるよう調整すればよい。コンデンサC4を挿入することで、正出力端子14側の回路との対称性もよくなる。図4は、図3のLNA2の特性を示すシミュレーション結果である。図4a1,b1,c1はインピーダンス調整部11c,12bを設けた図3aのLNA2、同a2,b2,c2は設けない図3bの回路のシミュレーション結果をそれぞれ示している。デジタル回路を2.5GHzで動作させることを想定し、この周波数においてPSRRが小さくなるようコンデンサC4および抵抗R1の値を調整している。図4a1,a2の縦軸は出力電圧Voutp,Voutnの絶対値をdBV表示したものであり、横軸は電源ノイズVnoiseの周波数fである。インピーダンス調整部を設けない図4a2では周波数2.5GHzでVoutpの絶対値とVoutnの絶対値とが大きく異なっているが、インピーダンス調整部を設けた図4a1では、周波数2.5GHzで絶対値をほぼ等しくすることができている。図4b1,b2の縦軸は出力電圧Voutp,Voutnの位相であり、横軸は電源ノイズVnoiseの周波数fである。図4b2では周波数2.5GHzでVoutpの位相とVoutnの位相とが大きく異なっているが、図4b1では、周波数2.5GHzで位相をほぼ等しくすることができている。図4c1,c2の縦軸はPSRRのdB表示であり、横軸は電源ノイズVnoiseの周波数fである。同図に示すように、インピーダンス調整部を設けることにより、周波数2.5GHzでのPSRRを40dB以上改善できている。LNA2の具体的な回路構成には種々の変形が考えられるが、例えば負荷回路12内に設けるインピーダンス調整部12bは、負荷部12aと並列に抵抗、コイルまたはコンデンサを接続することが考えられる。図5は、負荷回路12にインピーダンス調整部12bを設けたLNA2の概略ブロック図である。上述のように、インピーダンス調整部12bを負荷部12aと並列に接続する。負荷部12aおよびインピーダンス調整部12bは、例えば抵抗、コイルまたはコンデンサである。負荷部12aのインピーダンスをZ0、インピーダンス調整部12bのインピーダンスをZa3とすると、負荷回路12のインピーダンスZ03は下記8式で表される。Z03Z0Za38図6は、負荷部12aにインピーダンス調整部12bを接続することによる、インピーダンスZ03の変化をまとめた図である。負荷回路12aおよびインピーダンス調整部12bが抵抗、コイルおよびコンデンサのいずれであっても、インピーダンス調整部12bを並列に接続することにより、インピーダンスZ03の絶対値はインピーダンス調整部12bを設けない場合より減少する。負荷部12aが抵抗である場合、インピーダンス調整部12bを設けない場合の位相は0であるが、インピーダンス調整部12bとしてコイルを接続することにより位相は増加し、コンデンサを接続することにより位相は減少する。また、抵抗を接続しても位相は変化しない。負荷部12aがコイルである場合、インピーダンス調整部12bを設けない場合の位相は正であるが、インピーダンス調整部12bとして抵抗またはコンデンサを接続することにより位相は減少する。また、コイルを接続しても位相は変化しない。負荷部12aがコンデンサである場合、インピーダンス調整部12bを設けない場合の位相は負であるが、インピーダンス調整部12bとして抵抗またはコイルを接続することにより位相は増加する。また、コンデンサを接続しても位相は変化しない。このように、インピーダンス調整部12bとして抵抗、コイルおよびコンデンサのいずれかを接続した簡易な回路で、負荷回路12のインピーダンスを調整できる。もちろん、トランスコンダクタンス回路11や負荷回路13にインピーダンス調整部11c,13bを設ける場合も同様である。トランスコンダクタンス回路11にインピーダンス調整部11cを設ける場合、図3のように、回路の対称性を考慮するのが望ましい。以下、LNA2の変形例を示す。以下の回路図ではインピーダンス調整部を図示していないが、これらの各回路のトランスコンダクタンス回路11、負荷回路12,13の少なくとも1つにインピーダンス調整部を接続して、上記7式を満たすようにすればよい。図7は、LNA2の第1の変形例の回路図である。同図のトランスコンダクタンス回路11の電流生成部11aは、正出力端子14と接地端子との間に接続されるNMOSトランジスタM11を有する。電流生成部11bは、負出力端子15と接地端子との間に接続されるNMOSトランジスタM12と、正出力端子14とNMOSトランジスタM12のゲートとの間に接続されるコンデンサC11とを有する。図8は、LNA2の第2の変形例の回路図である。同図のトランスコンダクタンス回路11の電流生成部11aは、正出力端子14と接地端子との間に接続されるNMOSトランジスタM13およびコイルL1を有する。電流生成部11bは、負出力端子15と接地端子との間に接続されるNMOSトランジスタM14と、入力端子16とNMOSトランジスタM14のゲートとの間に接続されるコンデンサC12とを有する。図9は、LNA2の第3の変形例の回路図である。同図の負荷回路12は電源端子17と正出力端子14との間に並列接続されるコイルL11および抵抗R11を有する。負荷回路13は電源端子17と負出力端子15との間に並列接続されるコイルL12および抵抗R12を有する。図10は、LNA2の第4の変形例の回路図である。同図の負荷回路12は電源端子17と正出力端子14との間に接続される抵抗R13を有する。負荷回路13は電源端子17と負出力端子15との間に接続される抵抗R14を有する。図9の各素子に加え、電流生成部11aは正出力端子14と接地端子との間に接続されるコンデンサC01を有し、電流生成部11bは負出力端子15と接地端子との間に接続されるコンデンサC02を有する。その他、図7~図10の各回路を適宜入れ替えるなど、種々の変形が考えられる。このように、第1の実施形態では、LNA2にインピーダンス調整部を設け、各部のインピーダンスZ01~Z04が上記7式を満たすように調整する。そのため、PSRRを低減することができる。また、LNA2は単相入力の回路であるため、低コストで実現できる。第2の実施形態上述した第1の実施形態はインピーダンス値が固定のインピーダンス調整部を設けるものであった。これに対し、以下に説明する第2の実施形態では、インピーダンスが可変のインピーダンス調整部を設けるものである。図11は、第2の実施形態に係るLNA21の内部構成の一例を示す概略ブロック図である。図11では、図2と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。LNA21のインピーダンス調整部111c,121b,131bには制御信号V1~V3がそれぞれ入力される。制御信号V1~V3により、インピーダンス調整部111c,121b,131bのインピーダンスを可変制御できる。図2と同様に、トランスコンダクタンス回路111および負荷回路121,131のうちの少なくとも1つが、制御信号が入力されるインピーダンス調整部を有していればよい。インピーダンス調整部を設けて上記7式を満たすよう予め図2のLNA2を設計したとしても、素子ばらつきや温度変動により各部のインピーダンスが変動して上記7式を満たさなくなることがある。本実施形態では、このような場合でも、制御信号V1~V3によりインピーダンス調整部のインピーダンスを可変制御し、インピーダンスの変動を補正することでPSRRを低減できる。図12は、LNA21の一例を示す回路図である。図3aとの違いは、コンデンサC4に代えてバラクタ容量C41を設け、抵抗R1に代えてPMOSトランジスタM5を設けた点である。バラクタ容量C41は制御信号V1に応じて容量が変化する可変容量であり、PMOSトランジスタM5はゲートに入力される制御信号V2に応じて抵抗が変化する可変抵抗である。図13は、図12のLNA21の特性を示すシミュレーション結果であり、縦軸はPSRRのdB表示であり、横軸は制御電圧V2である。素子ばらつきがないとした場合の、種々の制御電圧V1に対してPSRRをシミュレーションしたものである。V1=0.6V不図示,V2=0.45Vに設定することで、PSRRを最も小さく-33.9dBすることができる。図14は、素子ばらつきがある場合のPSRRのモンテカルロシミュレーション結果である。縦軸はPSRRのdB表示であり、横軸は試行番号である。同図では、V1=0.6V,V2=0.45Vとして40回試行を行っている。同図に示すように、素子ばらつきがあるとPSRRが上昇することがあり、例えば試行番号10ではPSRR=-14dBまで上昇してしまう。そこで、制御電圧V1,V2を変化させて、インピーダンスを最適化する。図15は、試行番号10のLNA21の特性を示すシミュレーション結果であり、縦軸および横軸は図13と同様である。V1=1.2V不図示,V2=0.345Vとすることで、同図に示すように、PSRR=-51.9dBに改善される。このように、インピーダンス調整部のインピーダンスを可変制御することで、素子ばらつき等でインピーダンスが変動した場合でも、PSRRを低減できる。以下、インピーダンスを可変制御できるインピーダンス調整部の例をいくつか示す。図16は、LNA21の第1の変形例の回路図である。同図のインピーダンス調整部111cでは、縦続接続されるコンデンサC5およびスイッチSW1と、コンデンサC6およびスイッチSW2と、コンデンサC7およびスイッチSW3が、正出力端子15と接地端子との間に接続される。スイッチSW1~SW3は制御信号V11~V13に応じて制御される。図17は、LNA21の第2の変形例の回路図である。同図のインピーダンス調整部131bは、電源端子17と負出力端子15との間に縦続接続される抵抗R22とスイッチSW4とを有する。スイッチSW4は制御信号V2に応じて制御される。図18は、LNA21の第3の変形例の回路図である。同図のインピーダンス調整部121bは、電源端子17と正出力端子14との間に縦続接続されるコイルL11およびスイッチSW5を有し、インピーダンス調整部131bは、電源端子17と負出力端子15との間に縦続接続されるコイルL21およびスイッチSW6を有する。スイッチSW5,SW6は制御信号V2,V3に応じて制御される。図16~図18に示すように、制御信号V1~V3に応じてスイッチをオンオフ制御することにより、インピーダンスを可変制御できる。このように、第2の実施形態では、インピーダンスが可変なインピーダンス調整部を設ける。そのため、素子ばらつき等に起因して各部のインピーダンスが変動した場合でも上記7式を満たすようインピーダンスを調整してPSRRを低減できる。第3の実施形態第3の実施形態は、第2の実施形態における制御信号を自動的に設定するものである。図19は、第3の実施形態に係る受信装置101の概略ブロック図である。図19では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図19の受信装置101は、検出回路6と、制御回路7とをさらに備えている。また、LNA21は図11に示すものであり、制御信号に応じてインピーダンスが可変制御されるインピーダンス調整部を少なくとも1つ有する。検出回路6は出力信号処理回路5の出力信号の劣化を検出する。制御回路7は、出力信号の劣化が抑制されるよう、LNA21の制御信号を設定する。制御回路7は、例えば、全制御信号をあらゆる値に設定し、その中で出力信号の劣化が最も抑制される値を、最終的に設定する。あるいは、制御回路7は、まずインピーダンスの絶対値を調整し、その後、位相を調整してもよい。制御回路7は、例えば受信装置101の出荷時に制御信号の設定を行ってもよいし、電源投入ごとに行ってもよい。また、常時出力信号の劣化を監視し、リアルタイムに制御信号を更新してもよい。このように、第3の実施形態では、検出回路6および制御回路7を設けるため、自動的にインピーダンスを調整することができる。図3等のLNAは一例に過ぎず、種々の変形が可能である。例えば、MOSトランジスタの少なくとも一部を、バイポーラトランジスタやBi-CMOS等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にしたLNAを構成してもよい。この場合も基本的な動作原理は同じである。本発明に係るLNAや受信装置は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、本発明に係るLNAや受信装置は、プリント基板等にディスクリート部品を用いて実装してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。なお、請求項1に記載の半導体集積回路において、前記インピーダンス調整部は、制御信号に応じてインピーダンスを調整可能であってもよい。前記インピーダンス調整部は、ゲートに前記制御信号が入力されるMOSトランジスタであるか、前記制御信号に応じて容量値が制御されるバラクタ容量であってもよい。前記インピーダンス調整部は、抵抗、コイルまたはコンデンサと、前記抵抗、コイルまたはコンデンサと縦続接続され、前記制御信号により制御されるスイッチと、を有してもよい。また、請求項5の受信装置において、前記出力信号処理回路の出力信号の劣化を検出する検出回路と、前記劣化が小さくなるよう、前記制御信号を設定する制御回路と、を備えていてもよい。"