バーストフレームを含むバースト信号を処理するバースト信号処理装置において、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出するバーストデリミタ検出手段と、バースト信号で、バーストフレームが開始する第1のタイミングを保持するタイミング保持手段と、バースト信号を、第1の転送速度の系列から第2の転送速度の系列に変換して出力する変換出力手段と、上記タイミング保持手段が保持した第1のタイミングから、少なくとも上記バーストデリミタ検出手段により当該バーストフレームを構成するバーストデリミタが検出された第2のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御する同期制御手段とを有することを特徴とするバースト信号処理装置。上記第1のタイミングから、当該バーストフレームを構成するバースト信号の受信状態が所定以上良好と判定可能となった第3のタイミングまでの間、上記バーストデリミタ検出手段によるバーストデリミタ部の検出処理を停止させるバーストデリミタ検出制御手段を更に備えることを特徴とする請求項1に記載のバースト信号処理装置。上記第3のタイミングは、第1のタイミングから一定時間経過した後のタイミングであることを特徴とする請求項2に記載のバースト信号処理装置。複数の子局通信装置から、バーストフレームを含むバースト信号を受信する親局通信装置において、請求項1~3のいずれかに記載のバースト信号処理装置を用いて、受信したバースト信号に含まれるバーストフレームのデータを読み込むことを特徴とする親局通信装置。バーストフレームを含むバースト信号を処理するバースト信号処理方法において、バーストデリミタ検出手段、タイミング保持手段、変換出力手段、同期制御手段を有し、上記バーストデリミタ検出手段は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出し、上記タイミング保持手段は、バースト信号で、バーストフレームが開始する第1のタイミングを保持し、上記変換出力手段は、バースト信号を、第1の転送速度の系列から第2の転送速度の系列に変換して出力し、上記同期制御手段は、上記タイミング保持手段が保持した第1のタイミングから第2のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御することを特徴とするバースト信号処理方法。ところで、従来のEPONにおいて、IEEE802.3ahに準拠した伝送速度1.25GbpsのONUと、IEEE802.3avに準拠した伝送速度10.3125GbpsのONUを、同じ伝送路光ファイバに共存させた場合、OLT側では、2種類の速度の入力信号に対応する必要がある。そして、従来のOLTでは、上り信号に2種類の速度の入力信号が混在する場合に、無信号領域の判定は可能であっても、有信号領域については、時分割多重による2種類の信号の混在等により信号の歪み等が発生すると正確に受信することができない場合があった。そのため、歪みを含むバースト信号で構成されたバーストフレームを入力しても、同期の誤りが発生する頻度を低減することができるバースト信号処理装置例えば、バースト同期回路、親局通信装置例えば、OLT及びバースト信号処理方法が望まれている。第1の本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理装置において、1バースト信号から、バーストフレームを構成するバーストデリミタ部を検出するバーストデリミタ検出手段と、2バースト信号で、バーストフレームが開始する第1のタイミングを保持するタイミング保持手段と、3バースト信号を、第1の転送速度の系列から第2の転送速度の系列に変換して出力する変換出力手段と、4上記タイミング保持手段が保持した第1のタイミングから、少なくとも上記バーストデリミタ検出手段により当該バーストフレームを構成するバーストデリミタが検出された第2のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御する同期制御手段とを有することを特徴とする。第2の本発明は、複数の子局通信装置から、バーストフレームを含むバースト信号を受信する親局通信装置において、第1の本発明のバースト信号処理装置を用いて、受信したバースト信号に含まれるバーストフレームのデータを読み込むことを特徴とする親局通信装置。第3の本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理方法において、1バーストデリミタ検出手段、タイミング保持手段、変換出力手段、同期制御手段を有し、2上記バーストデリミタ検出手段は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出し、3上記タイミング保持手段は、バースト信号で、バーストフレームが開始する第1のタイミングを保持し、4上記変換出力手段は、バースト信号を、第1の転送速度の系列から第2の転送速度の系列に変換して出力し、5上記同期制御手段は、上記タイミング保持手段が保持した第1のタイミングから第2のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御することを特徴とする。本発明によれば、歪みを含むバースト信号で構成されたバーストフレームを入力しても、同期の誤りが発生する頻度を低減することができるバースト信号処理装置を提供することができる。A主たる実施形態以下、本発明によるバースト信号処理装置、親局通信装置、及びバースト信号処理方法の一実施形態を、図面を参照しながら詳述する。なお、この実施形態の親局通信装置は、OLTである。また、この実施形態のバースト信号処理装置は、第1のバースト信号処理部である。A-1実施形態の構成図2は、この実施形態の光通信ネットワークシステム1の全体構成を示すブロック図である。光通信ネットワークシステム1には、OLT2及び、n個のONU33-1~3-nが配置されている。なお、配置されるONU3の数は限定されないものである。OLT2と各ONU3との間は、光スプリッタ5複数分岐としても良いにより分岐された光ファイバ4で接続されている。すなわち、OLT2と各ONU3によりPONが形成されている。図2では、OLT2は、図示しない上位側ネットワークと接続しており、各ONU3は図示しない下位側ネットワークユーザネットワークと接続しているものとする。すなわち、光通信ネットワークシステム1では、OLT2及びONU3により、図示しない下位側ネットワークと、図示しない上位側ネットワークの間のデータ伝送を行っている。また、ONU3-1~3-Nの中には、IEEE802.3ahに対応したONU3通信速度が1.25GbpsのONUと、IEEE802.3avに対応したONU3通信速度が10.3125Gbpsに対応したONUとが混在しているものとする。なお、それぞれのONU3は、IEEE802.3ah又はIEEE802.3avのいずれかに対応した既存のONUを適用することができるため、詳しい説明は省略する。次に、OLT2の内部構成について説明する。図1は、OLT2の機能的構成について示したブロック図である。OLT2は、各ONU3からの上り方向のバースト信号を受信処理する構成として、光電気変換部21、第1のバースト信号処理部22、第1のデータ処理部23、上位側インタフェース24、第2のバースト信号処理部25、及び第2のデータ処理部26を有している。なお、OLTにおけるデータ処理や信号処理については、全て専用チップ論理回路等のハードウェアを用いて構成するようにしても良いし、一部についてプロセッサにプログラムを実行させることによりソフトウェア的に構成するようにしても良い。図1では、OLT2が備える構成のうち、ONU3からの上り信号を受信して処理する構成のみを示しているが、実際には、下り信号を送出する構成も備えているものとする。すなわち、OLT2は、IEEE802.3avに対応したONU3へ向けて信号送出する第1の信号送信部図示せずと、IEEE802.3ahに対応したONU3へ向けて信号送出する第2の信号送信部図示せずとを備えているものとする。光電気変換部21は、光ファイバ4から入力された光信号バースト光信号を電気信号に変換し、第1のバースト信号処理部22及び第2のバースト信号処理部25に供給する。なお、第1のバースト信号処理部22及び第2のバースト信号処理部25に供給される電気信号は、同じものであるものとする。第2のバースト信号処理部25は、光電気変換部21により変換された電気信号に含まれる信号のうち、IEEE802.3ahに対応したONU通信速度が1.25GbpsのONUから送出されたバースト信号を処理して、第2のデータ処理部26に供給するものである。そして、第2のバースト信号処理部25は、バースト同期回路251及びシリアルパラレル変換部252を有している。第2のバースト信号処理部25については、既存のIEEE802.3ahに対応したOLTと同様のものを適用することができるため詳しい説明は省略する。第2のデータ処理部26は、第2のバースト信号処理部25から供給された信号データに基づいたデータ処理例えば、上位側インタフェース24へのフレーム転送処理等を行う。また、第2のデータ処理部26は、少なくともIEEE802.3ahに対応したONU3を対象とする通信制御処理も行うものとする。上位側インタフェース24は、第1のデータ処理部23又は第2のデータ処理部26から供給されたフレームイーサネット登録商標フレームを、図示しない上位側ネットワークに向けて送出するものである。図1では、説明を簡易にするために、第1のデータ処理部23又は第2のデータ処理部26と上位側インタフェース24とは直接接続されているが、例えばブリッジ処理部レイヤ2スイッチを介して接続するようにしても良い。上位側インタフェース24の種類は限定されないものであるが、例えば、既存の10GbEGigabitEthernetのインタフェース等を適用するようにしても良い。また、上位側インタフェース24は、複数の物理ポートにより構成するようにしても良く、その接続構成は限定されないものである。第1のバースト信号処理部22は、光電気変換部21により変換された電気信号に含まれる信号のうち、IEEE802.3avに対応したONU通信速度が10.3125Gbpsに対応したONUから送出されたバースト信号を処理して、第1のデータ処理部23に供給するものである。そして、第1のバースト信号処理部22は、バースト同期回路221、シリアルパラレル変換部222、及びデリミタ同期回路223を有している。図3は、バースト同期回路221の機能的構成について示したブロック図である。バースト同期回路221は、リミッタ増幅回路221a、及びCDR回路221bを有している。なお、本発明のバースト同期回路221には、非特許文献2に記載されたバースト同期回路と異なりゲート回路が備えられていないものとする。バースト同期回路221としては、既存のIEEE802.3avに対応したOLTにおいてバースト信号受信に用いられるものと同様のものを適用することができる。バースト同期回路221は、光電気変換部21から供給された電気信号アナログ信号を、ディジタル信号化以下、Vcdr_data信号S1と呼ぶして、シリアルパラレル変換部222に供給する処理を行う。また、バースト同期回路221は、Vcdr_data信号S1のクロック信号以下、Vcdr_clock信号S2と呼ぶを再生し、シリアルパラレル変換部222に供給する。シリアルパラレル変換部222は、シリアル形式のVcdr_data信号S1を、所定のパラレル形式の信号以下、Vcdr_data信号S3と呼ぶに変換して、デリミタ同期回路223に供給する。また、シリアルパラレル変換部222は、Vcdr_clock信号S2に基づいて、Vcdr_data信号S3に対応するクロック信号以下、Vcdr_clock信号S4と呼ぶを生成して、デリミタ同期回路223に供給する。なお、シリアルパラレル変換部222は、IEEE802.3avに対応したOLTでバースト信号受信用いられるものと同様のものを適用することができる。図4は、デリミタ同期回路223の機能的構成について示したブロック図である。デリミタ同期回路223は、Vcdr_data信号S3及びVcdr_clock信号S4から、バーストデリミタ領域及びエンドオブバースト領域のタイミングを検出して、バーストフレームのデータ領域バーストデリミタ領域とエンドオブバースト領域との間の信号に基づくデータを、第1のデータ処理部23に取得させる処理以下、デリミタ同期と呼ぶ等を行うものである。デリミタ同期回路223は、バーストデリミタ検出部223a、エンドオブバースト検出部223b、速度変換部223c、及びリセット信号生成部223dを有している。バーストデリミタ検出部223aは、バーストデリミタBurstDelimiterを検出する機能を担っている。また、バーストデリミタ検出部223aは、リセット信号生成部223dからの制御信号に従った動作を行うが、この処理については、後述する動作説明において詳述する。バーストデリミタ検出部223aは、受信したビットパターンVcdr_data信号S3のビットパターンと、バーストデリミタ領域を構成する所定のビットパターンとを比較し、一致した場合、あるいは、誤りビット数が規定より少ない場合には、バーストデリミタ領域を検出する。なお、バーストデリミタ検出部223aが、バーストデリミタを検出する構成としては、既存のIEEE802.3avに対応したOLTのバースト信号受信で用いられるものと同様のものを適用することができる。エンドオブバースト検出部223bは、エンドオブバーストEndofBurstを検出する機能を担っている。なお、エンドオブバースト検出部223bが行うエンドオブバーストを検出する構成としては、既存のIEEE802.3avに対応したOLTのバースト信号受信で用いられるものと同様のものを適用することができる。また、エンドオブバースト検出部223bは、自装置におけるデリミタ同期処理バーストフレームの同期処理を管理する機能も担っている。エンドオブバースト検出部223bは、例えば、リセット信号生成部223dからの制御信号に従って、速度変換部223cを制御することによりデリミタ同期処理の管理を行う。エンドオブバースト検出部223bによるデリミタ同期処理の管理については、後述する動作説明において詳述する。速度変換部223cは、PON上で用いられる伝送路周波数の系列から、第1のデータ処理部23で用いられるMACMediaAccessControlレートの周波数の系列の速度変換を行う。速度変換部223cは、Vcdr_data信号S3及びVcdr_clock信号S4について、速度変換処理して、Vcdr_data信号S8及びVcdr_clock信号S9を得て、第1のデータ処理部23に供給する。例えば、Vcdr_data信号S3が1クロックで64ビット転送可能で、161.1328MHzのパラレル信号であり、Vcdr_data信号S8が1クロックで66ビット転送可能で、156.25MHzのパラレル信号であった場合には、速度変換部223cは、それらの仕様に従った信号の変換処理を行う。なお、速度変換部223cによる上述の速度変換処理自体については、既存のIEEE802.3avに対応したOLTでバースト信号を受信するものと同様のものを適用することができる。また、速度変換部223cは、エンドオブバースト検出部223bの制御に応じた動作を行うが、この動作については、後述する動作説明において詳述する。リセット信号生成部223dは、後述する第1のデータ処理部23のバーストリセット生成部231から供給される制御信号に従って、バーストデリミタ検出部223a及びエンドオブバースト検出部223bを制御するための制御信号を生成して供給するものである。リセット信号生成部223dによる制御内容については、後述する。第1のデータ処理部23は、デリミタ同期回路223から供給されたVcdr_data信号S8デリミタ同期処理されたデータ信号及びVcdr_clock信号S9に基づいたデータ処理例えば、上位側へのフレーム転送処理等を行う。なお、第1のデータ処理部23が行うバーストフレームに係るデータ処理自体については、既存のIEEE802.3avに対応したOLTと同様の処理を適用することができる。また、第1のデータ処理部23は、少なくともIEEE802.3avに対応したONU3を対象とする通信制御処理も行っているものとする。第1のデータ処理部23は、例えば、制御対象のONU3に対して、MPCPMultiPointControlProtocol制御等を行い、制御対象のONU3の上りフレームの送出タイミングOLT2へのフレームの到達タイミングの制御等を行うものとする。具体的には、OLT2第1のデータ処理部23からは、図示しない下り信号送信部を介して、制御対象の各ONU3に、上りフレームの送出タイミングに関する情報Starttime及びLengthの値を含むGATE信号のフレームが送信される。制御対象の各ONU3では、このGATE信号に従ったタイミングで、OLT2に対して上りフレームの送信が開始される。すなわち、第1のデータ処理部23では、各ONU3からの上りフレームバーストフレームの先頭がOLT2に到達するタイミングが把握されている。そして、OLT2において、第1のデータ処理部23ではIEEE802.3avに対応したONU3が制御対象となっており、第2のデータ処理部26では、IEEE802.3ahに対応したONU3が制御対象となっている。すなわち、第1のデータ処理部23と第2のデータ処理部26とで、それぞれ制御対象のONU3に対するMPCP制御を行っている。OLT2では、各ONU3からのバーストフレームが衝突しないように、各ONU3へ上りフレームの送信タイミングを制御する必要がある。具体的には、第1のデータ処理部23と第2のデータ処理部26とで連携して、各ONU3からのバーストフレームが衝突しないように、各ONU3へ上りフレームの送信タイミングの決定が行われるようにしても良い。なお、OLT2における各ONU3への通信制御の方式については、バーストフレームの衝突が起こらないように成されていれば、その具体的な方式は限定されないものである。そして、バーストリセット生成部231は、制御対象のONU3IEEE802.3avに対応したONU3から、バーストフレームの到達するタイミングが到来する際に、その先頭のタイミングを、第1のバースト信号処理部22リセット信号生成部223dに、通知する。具体的には、バーストリセット生成部231は、バーストリセット信号S5により、バーストフレームの到達する先頭の周辺のタイミングを通知する。バーストリセット生成部231が行う処理については、後述する動作説明で詳述する。A-2実施形態の動作次に、以上のような構成を有するこの実施形態のOLT2の動作実施形態のバースト信号処理方法を説明する。以下に示すデリミタガード信号S6は、リセット信号生成部223dが、バーストデリミタ検出部223a及びエンドオブバースト検出部223bを制御するための制御信号を示すものとする。また、ロックステータス信号S7は、ここでは、エンドオブバースト検出部223bで生成される信号であり、エンドオブバースト検出部223bの後段の処理構成速度変換部223c及び第1のデータ処理部23に対して、バースト同期デリミタ同期について同期状態又は非同期状態に制御するための制御信号である。図5は、第1のバースト信号処理部22の動作について示したタイミングチャートである。図5aは、光電気変換部21に入力されるバースト光信号のレベルについて示している。また、図5bは、Vcdr_data信号S1におけるビット誤り率の遷移について示している。さらに、図5cは、バーストリセット信号S5のレベルの遷移について示している。さらにまた、図5dは、デリミタガード信号S6のレベルの遷移について示している。また、図5eは、ロックステータス信号S7のレベルの遷移について示している。ここでは、光電気変換部21には、図5aに示すように、図6に示すIEEE802.3avに従った構造のバースト信号バーストフレームが入力されるものとする。そして、光電気変換部21では、入力された光信号について電気信号に変換され、第1のバースト信号処理部22のバースト同期回路221に入力される。そして、バースト同期回路221では、入力された電気信号に基づいて、データ及びクロック再生の処理CDR処理が行われて、Vcdr_data信号S1及びVcdr_clock信号S2が取得され、取得された信号が、シリアルパラレル変換部222に入力される。この実施形態のバースト同期回路221には、特許文献2の記載技術のようにゲート回路が含まれていないため、信号が不安定な領域ではビット誤り率の大きい信号が出力される場合がある。そして、シリアルパラレル変換部222では、入力されたシリアル信号Vcdr_data信号S1及びVcdr_clock信号S2が、パラレル信号Vcdr_data信号S3及びVcdr_clock信号S4に変換され、デリミタ同期回路223に供給される。そして、デリミタ同期回路223では、デリミタ同期処理等が行われることになる。図5では、まず、タイミングT1の時点で、第1のデータ処理部23において、制御対象のONU3IEEE802.3avに対応したONU3のいずれかから、バーストフレーム先頭が到達するレーザオン領域の開始することが予測されているものとする。そして、タイミングT1の時点で、第1のデータ処理部23のバーストリセット生成部231から、デリミタ同期回路223のリセット信号生成部223dへ、バーストリセット信号S5を用いてバースト信号バーストフレームの到達開始のタイミングが通知される。具体的には、バーストリセット生成部231から、図5に示すようなパルス信号により、バースト信号バーストフレームの到達開始のタイミングが通知されるものとする。なお、図5では、実際にバーストフレームのレーザオン領域が開始されるのはタイミングT1の後のタイミングT2の時点として図示している。そして、リセット信号生成部223dでは、バーストリセット信号S5をトリガにして、デリミタガード信号S6をLowレベルからHighレベルへ遷移させ、バーストデリミタ検出部223a及びエンドオブバースト検出部223bへ供給する。図5に示すように、リセット信号生成部223dでは、デリミタガード信号S6を通常時Lowレベルに設定しており、バーストリセット信号S5をトリガにしてHighレベルに遷移させるように構成されているものとする。そして、デリミタガード信号S6がHighレベルに遷移すると、バーストデリミタ検出部223aでは、バーストデリミタの検索動作を一次停止するものとする。そして、デリミタ同期回路223において、タイミングT2の時点から、バーストフレームのレーザオン領域が始まり、タイミングT3の時点で、レーザオン領域の期間が終了し、SyncPattern領域が始まったものとする。そして、タイミングT5の時点で、リセット信号生成部223dにより、デリミタ同期回路223で受信されるSyncPattern領域のビットパターンの受信状況が所定以上に良好になったと判定されたものとする。そして、タイミングT5SyncPattern領域のビットパターンの受信状況が所定以上に良好になったと判定されたタイミングの時点で、リセット信号生成部223dは、デリミタガード信号S6をHighレベルからLowレベルに遷移させる。ここで、SyncPattern領域のビットパターンの受信状況が所定以上に良好になったと判定とは、例えば、データVcdr_data信号S3とクロックVcdr_clock信号S4再生が安定し、ビット誤りが小さくなったと判定できるタイミングであるものとする。そして、シンクパターン領域のクロックとデータ再生が安定したか否かとは、例えば、バーストデリミタ検出部223aにおいて、Vcdr_data信号S3から、所定のシンクパターンを、所定の回数以上正常誤り率が所定以下の場合も正常とみなすようにしても良いに検出できた場合としても良い。また、デリミタ同期回路223では、シンクパターン領域が始まってから所定時間以上経過した場合に、シンクパターン領域のクロックとデータ再生が安定したとみなすようにしても良い。図5では、実際にシンクパターン領域のクロックとデータ再生が安定し、ビット誤り率が小さくなったのは、タイミングT5より前のタイミングT4の時点として図示している。一方、エンドオブバースト検出部223bでは、デリミタガード信号S6がHighレベルにアサートされると、ロックステータス信号S7について、ロック状態同期状態を示すHighレベルから、アンロック状態非同期状態を示すLowレベルに遷移させる。そして、その後、デリミタガード信号S6がLowレベルとなり、かつ、バーストデリミタ検出部223aによりバーストデリミタが検出されたタイミング図5ではタイミングT7となると、エンドオブバースト検出部223bは、ロックステータス信号S7について、Lowレベルアンロック状態からHighレベルロック状態に遷移させる。エンドオブバースト検出部223bでは、上述のように、デリミタ領域及びエンドオブデリミタ領域の検出状況、及び、バーストデリミタ検出部223aに応じて、速度変換部223cに供給するロックステータス信号S7を遷移させている。すなわち、エンドオブバースト検出部223bでは、ロックステータス信号S7により、速度変換部223cのデリミタ同期バーストフレームの同期の状態を制御している。IEEE802.3avでは、バーストデリミタは66ビットであり、161.1328MHzのパラレル信号換算で1クロック幅となる。よって、デリミタ同期回路223では、バーストデリミタの次のクロックであるデータ領域の先頭でロックステータス信号がHighレベルロック状態に遷移することになる。そして、速度変換部223cでは、ロックステータス信号S7がLowレベルアンロック状態の状態の場合には、Vcdr_data信号S3に対する速度変換処理をアンロック状態非同期状態に制御する。例えば、速度変換部223cは、アンロック状態非同期状態では、第1のデータ処理部23へのデータVcdr_data信号S8供給を行わないようにしても良い。また、速度変換部223cでは、エンドオブバースト検出部223bから供給されたロックステータス信号S7についても、Vcdr_data信号S3からVcdr_data信号S8への速度変換に対応するように速度変換処理同期処理を行って、ロックステータス信号S10を生成し、第1のデータ処理部23に供給する。なお、ロックステータス信号S10は、従来のIEEE802.3avに対応したOLTのバースト信号受信において、デリミタ同期回路からデータ処理部に供給されるロックステータス信号と同様の役割を果たすものである。そして、その後、エンドオブバースト検出部223bは、エンドオブバーストを検出すると図5ではタイミングT9の時点、ロックステータス信号S7について、HighレベルからLowレベルに遷移させる。なお、その後、エンドオブバースト検出部223bは、バースト信号について無信号領域を検知したタイミングでロックステータス信号S7について、LowレベルからHighレベルに遷移させるようにしても良い。A-3実施形態の効果この実施形態によれば、以下のような効果を奏することができる。上記の実施形態の第1のバースト信号処理部22では、デリミタガード信号S6の立ち上がりエッジ時のロックステータス信号S7のクリア動作アンロック状態に制御することにより、バーストフレームに対する誤ったデリミタ同期が行われる頻度を低減することができる。また、第1のバースト信号処理部22では、デリミタガード信号S6がHighレベルの間すなわち、バーストフレームの先頭から、SyncPattern領域のクロックとデータ再生が安定したと見なすことができるまでの間は、バーストデリミタ検出部223aによるバーストデリミタ検出が一次停止されるため、誤同期が発生する頻度を低減することができる。一方、第2のバースト信号処理部25側では、対応する通信速度が1.25GbpsIEEE802.3ahとなっており、対応する通信速度がより高速な10.3125GbpsIEEE802.3avのバースト信号を受信しても、対応するバースト信号よりも狭いクロック幅約10分の1の幅の信号が混在するだけなので、ディジタル信号に変換する際の動作に支障をきたす恐れが少ない。しかし、第1のバースト信号処理部22側では、対応する通信速度10.3125GbpsIEEE802.3avとなっており、対応する通信速度がより低速な1.25GbpsIEEE802.3ahのバースト信号を受信すると、対応するバースト信号よりも広いクロック幅の信号が混在することになる。そこで、第1のバースト信号処理部22では、そのような場合でも謝ったバーストフレームの同期が発生する頻度を低減することができる構成としている。B他の実施形態本発明は、上記の実施形態に限定されるものではなく、以下に例示するような変形実施形態も挙げることができる。B-1上記の実施形態のOLTは、IEEE802.3ah及びIEEE802.3avの両方に対応したものとして説明したが対応する仕様の種類の組合せや数は限定されないものである。例えば、上記の実施形態のOLTで、第2のバースト信号処理部について、IEEE802.3ah以外の他のPONの仕様に対応させたり、さらに他のPONの仕様のバースト信号処理部を追加するようにしても良い。他のPONの仕様としては限定されないものであるが、例えば、さらに速度の遅い既存のEPONを適用するようにしても良い。また、例えば、上記の実施形態のOLTからIEEE802.3ahに対応する構成第2のバースト信号処理部や第2のデータ処理部等を省略して、IEEE802.3avだけに対応させるようにしても良い。この場合、そのOLTは、既存のIEEE802.3avに対応するOLTでバースト信号を受信する部分の構成を、本発明のバースト信号処理装置第1のバースト信号処理部に置き換えたものとなる。B-2上記の実施形態では、PONの伝送路光ファイバ上で、10.3125GbpsIEEE802.3avと、1.25GbpsIEEE802.3ahの2種類の通信速度のバースト信号が混在する環境で正確なバーストフレームの同期を実現することを目的として、OLTに本発明のバースト信号処理装置第1のバースト信号処理部を適用している。しかし、本発明のバースト信号処理装置は、上記の実施形態の環境に限定されず、その他の要因例えば、光ファイバや信号自体の品質等により歪を含むバースト信号の処理に適用しても好適である。B-3上記の実施形態では、本発明のバースト信号処理装置第1のバースト信号処理部が対応するのは、IEEE802.3avの規定に従ったバーストフレームであるものとして説明した。しかし、同様の形式図6に示す形式のバーストフレームであれば、IEEE802.3av以外の規定に従ったバーストフレームの処理に本発明のバースト信号処理装置を適用するようにしても良い。