RFチョークとバイパスコンデンサとを有するバイアス回路において、少なくとも下面もしくはその内部にグランド電極が形成された誘電体基板と、前記誘電体基板の表面に形成された入力端子及び出力端子と、前記誘電体基板内もしくは表面に形成され、一端が前記入力端子に接続され、且つ、他端が前記出力端子に接続され、前記RFチョークを形成するRFチョーク形成電極と、前記誘電体基板内もしくは表面に、前記グランド電極に対向して形成され、且つ、一端が前記出力端子に接続され、前記バイパスコンデンサを形成するためのコンデンサ形成電極とを有することを特徴とするバイアス回路。請求項1記載のバイアス回路において、前記RFチョーク形成電極は、ミアンダ状の概λ/4線路にて構成されていることを特徴とするバイアス回路。請求項1記載のバイアス回路において、前記RFチョーク形成電極は、前記誘電体基板内もしくは表面の複数の形成面にそれぞれ形成された複数のストリップラインと、前記複数のストリップラインを接続する1以上のビアホールとでコイル状に形成されたインダクタパターンにて構成されていることを特徴とするバイアス回路。請求項1記載のバイアス回路において、前記RFチョーク形成電極は、前記誘電体基板内もしくは表面の形成面にスパイラルもしくはミアンダ状の線路で形成されたインダクタパターンにて構成されることを特徴とするバイアス回路。請求項1~4のいずれか1項に記載のバイアス回路において、前記誘電体基板はセラミックスにて構成され、前記誘電体基板のうち、前記コンデンサ形成電極と前記グランド電極間の部分が、少なくとも前記RFチョーク形成電極の周りの部分よりも比誘電率の高いセラミックスにて構成されていることを特徴とするバイアス回路。請求項1~5のいずれか1項に記載のバイアス回路において、前記コンデンサ形成電極は、前記誘電体基板の下面の面積の30~90の面積を有することを特徴とするバイアス回路。請求項1~6のいずれか1項に記載のバイアス回路において、前記RFチョーク形成電極の厚みが前記コンデンサ形成電極の厚みよりも大きいことを特徴とするバイアス回路。本発明は、このような課題を考慮してなされたものであり、バイアス回路を1つのチップにて構成することができ、バイアス回路を組み込んだ通信機器や電子機器の小型化を促進させることができるバイアス回路を提供することを目的とする。本発明に係るバイアス回路は、RFチョークとバイパスコンデンサとを有するバイアス回路において、少なくとも下面もしくはその内部にグランド電極が形成された誘電体基板と、前記誘電体基板の表面に形成された入力端子及び出力端子と、前記誘電体基板内もしくは表面に形成され、一端が前記入力端子に接続され、且つ、他端が前記出力端子に接続され、前記RFチョークを形成するRFチョーク形成電極と、前記誘電体基板内に、前記グランド電極に対向して形成され、且つ、一端が前記出力端子に接続され、前記バイパスコンデンサを形成するためのコンデンサ形成電極とを有することを特徴とする。本発明において、前記RFチョーク形成電極は、ミアンダ状の概λ/4線路にて構成されていることを特徴とする。本発明において、前記RFチョーク形成電極は、前記誘電体基板内もしくは表面の複数の形成面にそれぞれ形成された複数のストリップラインと、前記複数のストリップラインを接続する1以上のビアホールとでコイル状に形成されたインダクタパターンにて構成されていることを特徴とする。本発明において、前記RFチョーク形成電極は、前記誘電体基板内もしくは表面の形成面にスパイラルもしくはミアンダ状の線路で形成されたインダクタパターンにて構成されることを特徴とする。本発明において、前記誘電体基板はセラミックスにて構成され、前記誘電体基板のうち、前記コンデンサ形成電極と前記グランド電極間の部分が、少なくとも前記RFチョーク形成電極の周りの部分よりも比誘電率の高いセラミックスにて構成されていることを特徴とする。本発明において、前記コンデンサ形成電極は、前記誘電体基板の下面の面積の30~90の面積を有することを特徴とする。本発明において、前記RFチョーク形成電極の厚みが前記コンデンサ形成電極の厚みよりも大きいことを特徴とする。本発明に係るバイアス回路は、バイアス回路を1つのチップにて構成することができ、本発明に係るバイアス回路を組み込んだ通信機器や電子機器の小型化を実現することができる。以下、本発明に係るバイアス回路の実施の形態例を図1~図16を参照しながら説明する。先ず、第1の実施の形態に係るバイアス回路以下、第1バイアス回路10Aと記すの等価回路は、図1に示すように、FET電界効果トランジスタ等にて構成された高周波増幅器12の出力と出力整合回路14間の第1信号ライン16に対して電源回路18からの直流バイアス電圧を印加する回路であり、第1信号ライン16の接点16aと電源回路18間に接続されたRFチョーク20と、RFチョーク20と電源回路18間の第2信号ライン22の接点22aと接地グランド間に接続されたバイパスコンデンサ24とを有する。そして、第1バイアス回路10Aは、図2及び図3に示すように、誘電体基板30と、入力端子32と、出力端子34と、RFチョーク形成電極36と、コンデンサ形成電極38とを有する。誘電体基板30は、複数の誘電体層が積層されて構成され、第1側面12aに入力端子32が形成され、第1側面12aと対向する第2側面12bに出力端子34が形成され、少なくとも下面にグランド電極40が形成されている。図2及び図3の例では、グランド電極40を誘電体基板30の下面から側面にかけて形成し、入力端子32及び出力端子34との間に絶縁用の隙間が形成されている。RFチョーク形成電極36は、図1のRFチョーク20を形成するための電極であり、この例では、ミアンダ状の概λ/4線路にて構成され、一端が入力端子32に接続され、他端が出力端子34に接続されている。概λ/4線路の概は、理想的にはλ/4であるが、製造ばらつき等によって物理長や電気長が変動する場合があるため、それを考慮したものである。コンデンサ形成電極38は、図1のバイパスコンデンサ24を形成するための電極であり、この例では、面積の広い矩形状の電極にて構成されている。このコンデンサ形成電極38は、誘電体基板30の下面の面積の30~90の面積を有する。そして、誘電体基板30はセラミックスにて構成され、誘電体基板30のうち、コンデンサ形成電極38とグランド電極40間の部分が他の部分よりも比誘電率の高いセラミックスにて構成されている。次に、第1バイアス回路10Aの作り方を図4A~図11を参照しながら説明する。先ず、第1バイアス回路10Aは、複数の誘電体層を積層して図4に示すような第1セラミック積層体50Aを作製し、その後、この第1セラミック積層体50Aの表面に入力端子32、出力端子34及びグランド電極40を形成した後、焼成することで構成される。第1セラミック積層体50Aのセラミック部分が誘電体基板30となる。一例として図4では11枚の誘電体層第1誘電体層S1~第11誘電体層S11を積層した例を示す。電極層を有する誘電体層を作る場合は、例えば図5Aに示すように、電極層52をゲルキャスト用スラリーで被覆し、スラリーを硬化させて電極層52を有する誘電体層54aとする場合や、図5Bに示すように、セラミックグリーンシート上に電極層52を形成して電極層52を有する誘電体層54bとする場合等がある。電極層52を有しない誘電体層を作る場合は、例えば図5Cに示すように、ゲルキャスト用スラリーを硬化させて誘電体層54cとする場合や、セラミックグリーンシートを使用して誘電体層54dとする場合等がある。ここで、図5Aに示す電極層52をゲルキャスト用スラリーで被覆して硬化させて電極層52を有する誘電体層54aとする場合について図6A~図9Bを参照しながら説明する。なお、電極層52の数やパターン形状は様々な態様が想定されるため、説明を簡単にするために、代表的に2つの電極層52が形成された場合を想定して説明する。先ず、図6Aに示すように、フィルム60上に導体ペースト62を印刷法によってパターン形成した後、硬化してフィルム60上に電極層52を形成する。フィルム60は、表面にシリコーン離型剤がコートされたPETポリエチレンテレフタレートである。導体ペースト62の加熱硬化時における収縮、歪を抑制するために、予めフィルム60に温度150°Cで10分以上のアニール処理を施すことが好ましい。その後、図6Bに示すように、フィルム60を鋳込み型64内に設置し、スラリー66を鋳込み型64内に鋳込んだ後に、硬化室温硬化や乾燥硬化等する。これによって、図6Cに示すように、電極層52を有する誘電体層54aが得られる。この場合、図7Aに示すように、フィルム60上に誘電体層54aが設置された状態になっているため、誘電体層54aをフィルム60から離型することによって、図7Bに示すように、電極層52が埋設された誘電体層54aが得られる。この場合、スラリー66に熱硬化性樹脂前駆体を含んでいるため、スラリー66の硬化時における乾燥収縮に伴う電極層52の周りの部分の変形は小さい。従って、誘電体層54aのうち、電極層52の周りの部分の変形も小さく、誘電体層54aの一主面電極層52の一主面が露出された面の平滑性も良好となる。誘電体層54aの鋳込み型64からの離型性を良好にするために、図8A~図9Bに示すようにしてもよい。すなわち、図8Aに示すように、フィルム60上に導体ペースト62を印刷法によってパターン形成した後、硬化してフィルム60上に電極層52を形成する。その後、図8Bに示すように、電極層52が形成されたフィルム60を鋳込み型64内に設置する際に、フィルム60と他のフィルム68とを電極層52が形成された面と他のフィルム68とを対向させ、さらに、フィルム60と他のフィルム68の間にスペーサ70を挟んで設置する。そして、スペーサ70にて形成される空間内にスラリー66を流し込んだ後に硬化して、誘電体層54aを得るようにしてもよい図8C参照。この場合、図9Aに示すように、誘電体層54aがフィルム60、他のフィルム68及びスペーサ70にて囲まれた状態となっているため、誘電体層54aが鋳込み型64に不要に付着することなく、簡単に鋳込み型64から離型することができる。さらに、電極層52が形成されるフィルム60の表面に塗布された剥離剤の剥離力と、他のフィルム68の表面に塗布された剥離剤の剥離力とを異なるようにすれば、必ずどちらかのフィルム60又は68が剥がれ易くなり、フィルム60又は68からの離型も容易になる。図9Bに、フィルム60、他のフィルム68及びスペーサ70から誘電体層54aを離型した状態を示す。一方、図5Cに示すゲルキャスト用スラリーを硬化させて電極層52を有しない誘電体層54cとする場合は、図10Aに示すように、フィルム60を鋳込み型64内に設置し、スラリー66を鋳込み型64内に鋳込んだ後に、図10Bに示すように、スラリー66を硬化室温硬化や乾燥硬化等する。その後、フィルム60を離型することによって、図10Cに示すように、電極層52を有しない誘電体層54cが得られる。なお、この誘電体層54cについても、図8A~図9Bの作製方法を採用してもよい。図5Bに示す電極層52を有する誘電体層54bは、セラミックグリーンシート上に電極層52を形成することから、電極層52の厚みを厚くした場合、その上に積層されるセラミックグリーンシートに電極層52のパターンに沿った凹凸ができ、平坦性が損なわれる。それに対して、図5Aに示す電極層52を有する誘電体層54aは、電極層52を誘電体層54a内に埋め込む形にするため、電極層52の厚みを厚くしても平坦性を確保することができる。その結果、図5Bの場合と比して、抵抗値の低減化、導体損失の低減化、高周波特性の向上を容易に図ることができる。そして、これら電極層52を有する誘電体層54a及び54b並びに電極層52を有しない誘電体層54c及び54dを適宜組み合わせることで、図4に示す第1セラミック積層体50Aを作製する。以下に、第1セラミック積層体50Aを構成するための誘電体層の組合せの例を示す。1-a第3誘電体層S3及び第9誘電体層S9を図5Aに示す電極層52を有する誘電体層54aにて構成し、その他の誘電体層を図5Cに示す電極層52を有しない誘電体層54cにて構成する。この場合、RFチョーク形成電極36及びコンデンサ形成電極38の厚みを共に厚くすることができる。1-b第2誘電体層S2及び第8誘電体層S8を図5Bに示す電極層52を有する誘電体層54bにて構成し、その他の誘電体層を図5Dに示す電極層52を有しない誘電体層54dにて構成する。この場合、セラミックグリーンシートに電極層52を形成したり、セラミックグリーンシートを積層する等の簡便な製法で作ることができる。但し、誘電体層の平坦性を確保するために、RFチョーク形成電極36及びコンデンサ形成電極38の厚みを1-aの場合よりも厚くすることができない。1-c第3誘電体層S3及び第9誘電体層S9を図5Aに示す電極層52を有する誘電体層54aにて構成し、その他の誘電体層を図5Dに示す電極層52を有しない誘電体層54dにて構成する。この場合、RFチョーク形成電極36及びコンデンサ形成電極38の厚みを共に厚くすることができる。しかも、その他の誘電体層をセラミックグリーンシートを積層すればよいため、1-aの場合よりも製造工程を簡略化することができる。1-d第2誘電体層S2を図5Bに示す電極層52を有する誘電体層54bにて構成し、第1誘電体層S1、第3誘電体層S3~第7誘電体層S7をそれぞれ図5Dに示す電極層52を有しない誘電体層54dにて構成し、第9誘電体層S9を図5Aに示す電極層52を有する誘電体層54aにて構成し、第8誘電体層S8、第10誘電体層S10及び第11誘電体層S11をそれぞれ図5Cに示す電極層52を有しない誘電体層54dにて構成する。この場合、RFチョーク形成電極36の厚みをコンデンサ形成電極38よりも厚くすることができ、RFチョーク20の寄生抵抗値の低減化、導体損失の低減化、高周波特性の向上を容易に図ることができる。1-e1-dにおいて、図11に示すように、第8誘電体層S8を図5Aに示す電極層52を有する誘電体層54aにて構成すると共に、第9誘電体層S9の電極層52と第8誘電体層S8の電極層52とをそれぞれ対向させて電極層52の厚みを2倍にする。1-dの場合よりもさらにRFチョーク形成電極36の厚みを厚くすることができるため、寄生抵抗値の低減化、導体損失の低減化、高周波特性の向上をさらに促進させることができる。上述した1-a~1-eはあくまでも一例であり、その他、様々な組み合わせが考えられることはもちろんである。そして、図4及び図11に示す第1セラミック積層体50Aにおいて、コンデンサ形成電極36とグランド電極40間の第1誘電体層S1及び第2誘電体層S2の比誘電率を他の誘電体層の比誘電率以上にする。例えば第1誘電体層S1~第7誘電体層S7の比誘電率を例えば80とし、第8誘電体層S8~第11誘電体層S11の比誘電率を例えば7とする。もちろん、第1誘電体層S1及び第2誘電体層S2の比誘電率を例えば80とし、第3誘電体層S3~第11誘電体層S11の比誘電率を7にしてもよい。コンデンサ形成電極38にて構成されるバイパスコンデンサ24は、発振防止に使用されることから、大容量であることが必要である。第1バイアス回路10Aでは、上述のように、比誘電率の異なる誘電体層を積層し、しかも、コンデンサ形成電極38が誘電体基板30の下面の面積の30~90の面積を有することから、1つの誘電体基板30にRFチョーク形成電極36と共にコンデンサ形成電極38を形成しても、発振防止用として十分に機能することができるバイパスコンデンサ24を構成することができる。すなわち、キャパシタンス、インダクタンス以外の抵抗電極、誘電体層等の損失抵抗の和が低減された低ESRのバイパスコンデンサ24を実現させることができる。また、RFチョーク形成電極36の周囲の比誘電率が低く設定され、しかも、上述したように、RFチョーク形成電極36の厚みを厚くすることができるため、寄生容量、寄生抵抗を大幅に低減することができ、RFチョーク形成電極36の物理長を短くすることが可能となり、誘電体基板30のサイズの小型化を図ることができる。このように、第1バイアス回路10Aにおいては、1つの誘電体基板30に、RFチョーク20を構成するRFチョーク形成電極36と、バイパスコンデンサ24を構成するコンデンサ形成電極38とを内層したので、第1バイアス回路10A自体の小型化を図ることができ、該第1バイアス回路10Aを組み込んだ通信機器や電子機器の小型化も促進させることができる。なお、上述の例では、グランド電極40を誘電体基板30の少なくとも下面に形成した場合を示したが、その他、誘電体基板30内に形成するようにしてもよい。また、RFチョーク形成電極36及びコンデンサ形成電極38を誘電体基板30内に形成した例を示したが、誘電体基板30の表面に形成するようにしてもよい。次に、第2の実施の形態に係るバイアス回路以下、第2バイアス回路10Bと記すについて、図12~図14を参照しながら説明する。この第2バイアス回路10Bは、上述した第1バイアス回路10Aと同様の構成を有するが、RFチョーク形成電極36が、コイル状に形成されたインダクタパターンを有する点で異なる。すなわち、RFチョーク形成電極36は、誘電体基板30内の第1形成面に形成され、一端が入力端子32に接続された第1ストリップライン36aと、誘電体基板30内の第2形成面に形成され、一端が出力端子34に接続された第2ストリップライン36bと、これら第1ストリップライン36a及び第2ストリップライン36bとを接続するビアホール36cとによってコイル状に形成されたインダクタパターンにて構成されている。この第2バイアス回路10Bにおいても、第1バイアス回路10Aと同様に、複数の誘電体層を積層して図14に示すような第2セラミック積層体50Bを作製し、その後、この第2セラミック積層体50Bの表面に入力端子32、出力端子34及びグランド電極40を形成した後、焼成することで構成される。第2セラミック積層体50Bのセラミック部分が誘電体基板30となる。一例として図14に11枚の誘電体層第1誘電体層~第11誘電体層を積層した例を示す。この場合も、これら電極層52を有する誘電体層54a及び54b並びに電極層52を有しない誘電体層54c及び54dを適宜組み合わせることで、図14に示す第2セラミック積層体50Bを作製する。以下に、第2セラミック積層体50Bを構成するための誘電体層の組合せの例を示す。なお、ビアホール36cは、公知の方法にて形成することができ、例えば電極層52を有しない誘電体層54c又は54dに対してパンチで貫通孔を開け、該貫通孔に導電層を充填することによって形成することができる。2-a第3誘電体層S3、第7誘電体層S7及び第9誘電体層S9を図5Aに示す電極層52を有する誘電体層54aにて構成し、その他の誘電体層を図5Cに示す電極層52を有しない誘電体層54cにて構成する。2-b第2誘電体層S2及び第8誘電体層S8を図5Bに示す電極層52を有する誘電体層54bにて構成し、第7誘電体層S7を図5Aに示す電極層52を有する誘電体層54aにて構成し、その他の誘電体層を図5Dに示す電極層52を有しない誘電体層54dにて構成する。2-c第3誘電体層S3、第7誘電体層S7及び第9誘電体層S9を図5Aに示す電極層52を有する誘電体層54aにて構成し、その他の誘電体層を図5Dに示す電極層52を有しない誘電体層54dにて構成する。2-d第2誘電体層S2を図5Bに示す電極層52を有する誘電体層54bにて構成し、第1誘電体層S1、第3誘電体層S3~第6誘電体層S6をそれぞれ図5Dに示す電極層52を有しない誘電体層54dにて構成し、第7誘電体層S7及び第9誘電体層S9を図5Aに示す電極層52を有する誘電体層54aにて構成し、第8誘電体層S8、第10誘電体層S10及び第11誘電体層S11をそれぞれ図5Cに示す電極層52を有しない誘電体層54cにて構成する。上述した2-a~2-dはあくまでも一例であり、その他、様々な組み合わせが考えられることはもちろんである。この第2バイアス回路10Bにおいても、図14に示す第2セラミック積層体50Bにおいて、コンデンサ形成電極36とグランド電極40間の第1誘電体層S1及び第2誘電体層S2の比誘電率を他の誘電体層の比誘電率以上にする。例えば第1誘電体層S1~第6誘電体層S6の比誘電率を例えば80とし、第7誘電体層S7~第11誘電体層S11の比誘電率を例えば7とする。もちろん、第1誘電体層S1及び第2誘電体層S2の比誘電率を例えば80とし、第3誘電体層S3~第11誘電体層S11の比誘電率を7にしてもよい。このように、第2バイアス回路10Bにおいても、比誘電率の異なる誘電体層を積層し、しかも、コンデンサ形成電極38が誘電体基板30の下面の面積の30~90の面積を有することから、1つの誘電体基板30にRFチョーク形成電極36と共にコンデンサ形成電極38を形成しても、発振防止用として十分に機能することができるバイパスコンデンサ24を構成することができる。すなわち、キャパシタンス、インダクタンス以外の抵抗電極、誘電体層等の損失抵抗の和が低減された低ESRのバイパスコンデンサを実現させることができる。また、RFチョーク形成電極36の周囲の比誘電率が低く設定され、しかも、上述したように、RFチョーク形成電極36に厚みを厚くすることができるため、寄生容量、寄生抵抗を大幅に低減することができ、RFチョーク形成電極36の物理長を短くすることが可能となり、誘電体基板30のサイズの小型化を図ることができる。このように、第2バイアス回路10Bにおいても、1つの誘電体基板30に、RFチョーク20を構成するRFチョーク形成電極36と、バイパスコンデンサ24を構成するコンデンサ形成電極38とを内層したので、第2バイアス回路10B自体の小型化を図ることができ、該第2バイアス回路10Bを組み込んだ通信機器や電子機器の小型化も促進させることができる。また、RFチョーク形成電極36をコイル状のインダクタパターンにて構成したので、1GHz以下の低域において、サイズの小型化を図ることができる。次に、第3の実施の形態に係るバイアス回路以下、第3バイアス回路10Cと記すについて、図15及び図16を参照しながら説明する。この第3バイアス回路10Cは、上述した第2バイアス回路10Bと同様の構成を有するが、図15及び図16に示すように、コンデンサ形成電極38の上方に内層電極80が形成されている点で異なる。この内層電極80は、グランド電極40のうち、誘電体基板30の側面に形成された部分GND面に接続されている。また、この内層電極80は、GND面と接続される部分が凹凸構造となっており、側面全体が接続されるのではなく、局所的にGND面に接続される形態となっている。すなわち、デラミ防止用の電極構造となっている。ここで、内層電極80の作用について説明すると、先ず、幅の広いコンデンサ形成電極38を例えばセラミックグリーンシート上に形成し、さらに、コンデンサ形成電極38の上層及び下層にそれぞれ複数のセラミックグリーンシートを積層した場合、その後の焼成時において、電極層コンデンサ形成電極38とセラミック誘電体層との収縮率の違いからコンデンサ形成電極38と誘電体層との間に層間剥離現象、すなわち、デラミネーションが発生するおそれがある。そこで、この第3バイアス回路10Cでは、上述した内層電極80を形成するようにしたので、電極層とセラミックとの収縮率との差が打ち消し合うようになり、結果的にデラミネーションの発生が抑制されることとなる。従来例ガラスエポキシFR-4比誘電率=4.7、波長短縮率=0.536を用いたプリント基板PCB上にλ/4線路とセラミックチップコンデンサを配置したバイアス回路を作製した。作製したバイアス回路の等価回路は図1に示した通りである。高周波増幅器12の中心周波数として750MHzを想定して、回路設計を行った。電極厚みは50μm、電極幅は1mmである。λ/4線路長は53.2mmとなり、作製したバイアス回路の基板のフットプリントはは30mm×40mmとなった。図1に示すとおり、作製したバイアス回路に高周波増幅器12、出力整合回路14、及び電源回路18を接続した。電源回路から給電されるバイアス電圧を28Vと設定したところ、CW及びW-CDMA変調モード共に、所望の効率、出力が得られた。実施例図2に示すバイアス回路をゲルキャスト法を用いて作製した。バイアス回路は、複数の誘電体層を積層してセラミック積層体を作製し、その後、このセラミック積層体の表面に入力端子32、出力端子34及びグランド電極40を形成した後、焼成することで構成される。こうして得られたセラミック積層体が図2に示す誘電体基板30となる。具体的には、電極層を有する誘電体層は、次の手順で作製した。すなわち、フィルム上に導体ペーストを印刷法によってパターン形成した後、硬化してフィルム上に電極層を形成した。フィルムは、表面にシリコーン離型剤がコートされたPETポリエチレンテレフタレートである。導体ペーストの加熱硬化時における収縮、歪を抑制するために、予めフィルムに温度150°Cで10分以上のアニール処理を行った。その後、フィルムを鋳込み型内に設置し、熱硬化性樹脂前駆体を含んだスラリーを鋳込み型内に鋳込んだ後に、硬化した。フィルム上に誘電体層が設置された状態になっているため、誘電体層をフィルムから離型することによって、電極層が埋設された誘電体層を得た。一方、電極層を有しない誘電体層は、フィルムを鋳込み型内に設置し、スラリーを鋳込み型内に鋳込んだ後に、スラリーを硬化し、その後フィルムを離型することにより得た。このような電極層を有する誘電体層と電極層を有しない誘電体層を積層することで、最終的に図3に示すバイアス回路を得た。この際、図3に示すコンデンサ形成電極とグランド電極間の誘電体層の比誘電率を80、コンデンサ形成電極より上部の誘電体層の比誘電率を7とした。設計周波数は従来例と同様に750MHzであり、電極厚みは80μmである。得られたバイアス回路のフットプリントは6.5x5.2mmであり、従来例と比較してバイアス回路のフットプリントを約1/35に縮小することが出来た。これは、ゲルキャスト法を用いた高比誘電率セラミック誘電体層を用い、図2に示すとおりλ/4線路とコンデンサを立体的に配置をしたために、回路の小型化が可能となったためである。図1に示すとおり、作製したバイアス回路に高周波増幅器12、出力整合回路14、及び電源回路18を接続した。電源回路から給電されるバイアス電圧を28Vに設定したところ、CW及びWCDMA変調モード共に、所望の効率、出力が得られた。