"第1導電型のワイドバンドギャップ半導体層の一方の主面側に、第2導電型の半導体基板と、該第2導電型の半導体基板を貫通して前記第1導電型のワイドバンドギャップ半導体層に達する複数のトレンチと、該複数のトレンチ底部に前記第1導電型のワイドバンドギャップ半導体層と接触してショットキー接合を形成する金属膜とを備え、該ショットキー接合が形成されている領域に対向する他方の主面側領域に、MOSゲート構造を含む活性領域と、該活性領域の外周を取り巻く耐圧構造領域と、該耐圧構造領域を取り巻き前記他方の主面から前記第2導電型の半導体基板に達するとともに内部に絶縁膜が充填されるトレンチ分離層とを備えることを特徴とするワイドバンドギャップ逆阻止MOS型半導体装置。前記第1導電型のワイドバンドギャップ半導体層の他方の主面に形成されるMOSゲート構造を含む活性領域の表面から表面と45度以上の角度をなして投影される範囲の前記第1導電型のワイドバンドギャップ半導体層の領域に、該第1導電型のワイドバンドギャップ半導体層の一方の主面側から前記トレンチが配設されていることを特徴とする請求項1記載のワイドバンドギャップ逆阻止MOS型半導体装置。前記第1導電型のワイドバンドギャップ半導体層が炭化珪素半導体層であり、第2導電型の半導体基板が第2導電型炭化珪素半導体基板であることを特徴とする請求項2記載のワイドバンドギャップ逆阻止MOS型半導体装置。第2導電型の炭化珪素半導体基板の不純物濃度が第1導電型の炭化珪素半導体層の不純物濃度より高いことを特徴とする請求項3記載のワイドバンドギャップ逆阻止MOS型半導体装置。前記第1導電型のワイドバンドギャップ半導体層が窒化ガリウム半導体層であり、前記第2導電型の半導体基板が第2導電型のシリコン半導体基板であることを特徴とする請求項2記載のワイドバンドギャップ逆阻止MOS型半導体装置。前記窒化ガリウム半導体層と前記第2導電型のシリコン半導体基板の間に窒化アルミニウム層をバッファ層として挟まれていることを特徴とする請求項5記載のワイドバンドギャップ逆阻止MOS型半導体装置。MOS型半導体装置がMOSFETまたはMISFETであることを特徴とする請求項1乃至6のいずれか一項に記載のワイドバンドギャップ逆阻止MOS型半導体装置。第1に、従来、逆阻止能力を有する単体のスイッチング素子としてSiを使用した逆阻止IGBTが知られている。耐圧が600V,1200V級のシリコン半導体ではシリコン基板の厚さは、通常、それぞれ約100μm,200μmである。そのため、耐圧が高くなると、オン電圧-スイッチング損失などとの間のトレードオフ特性が悪化し、例えばマトリックスコンバーターなどに適用した場合に効率が低下する、あるいは、素子サイズが大きくなり、実用性が損なわれるなどの問題が生じ易い。第2に、Siの逆阻止IGBTにおいては、逆耐圧を実現するために、n型ドリフト層を表面から裏面まで到達する深さ、例えば前述の100μm、200μmという深いp型層を拡散形成する必要がある。このような深い拡散には高温と100時間を超える拡散時間が必要なため、n型ドリフト層内に欠陥が形成されやすく、また素子作成のリードタイムが長くなり効率が悪い。第3に、SiCやGaNの半導体は、Si半導体と比較してバンドギャップが広いことに起因して、順方向に電流を流す際に大きなビルトイン電位を発生する。その結果、耐圧600V,1200V級のパワーデバイスとした場合は、オン電圧が高くなり実用的ではない。第4に、600V,1200V級のSiCやGaNのMOSFETやJ-FETに逆阻止能力を持たせる場合、10μm以下、15μmと薄いn型ドリフト層半導体基板の厚さに直接ショットキー接合を形成する必要があり、ウェハプロセスにおける取り扱いの困難がある。第5に、前記特許文献2に記載の構成のように、Si基板層の裏面からGaN層に到達する深いトレンチをほり、ショットキー接合となる金属電極を埋設するのでは、GaN層中に欠陥が多く、十分な耐圧を得ることが困難である、などの問題がある。本発明の目的は、SiCやGaNなどのワイドバンドギャップ半導体材料を主要な半導体基板として用いた場合に、パワーデバイスとして十分な大電流を低オン電圧で流すことができ、高信頼性の逆阻止電圧能力逆耐圧を備えるワイドバンドギャップ逆阻止MOS型半導体装置を提供することにある。本発明は、前記発明の目的を達成するために、第1導電型のワイドバンドギャップ半導体層の一方の主面側に、第2導電型の半導体基板と、該第2導電型の半導体基板を貫通して前記第1導電型のワイドバンドギャップ半導体層に達する複数のトレンチと、該複数のトレンチ底部に前記第1導電型のワイドバンドギャップ半導体層と接触してショットキー接合を形成する金属膜とを備え、該ショットキー接合が形成されている領域に対向する他方の主面側領域に、MOSゲート構造を含む活性領域と、該活性領域の外周を取り巻く耐圧構造領域と、該耐圧構造領域を取り巻き前記他方の主面から前記第2導電型の半導体基板に達するとともに内部に絶縁膜が充填されるトレンチ分離層とを備えるワイドバンドギャップ逆阻止MOS型半導体装置とする。前記第1導電型のワイドバンドギャップ半導体層の他方の主面に形成されるMOSゲート構造を含む活性領域の表面から表面と45度以上の角度をなして投影される範囲の前記第1導電型のワイドバンドギャップ半導体層の領域に、該第1導電型のワイドバンドギャップ半導体層の一方の主面側から前記トレンチが配設されているワイドバンドギャップ逆阻止MOS型半導体装置とすることが好ましい。前記第1導電型のワイドバンドギャップ半導体層が炭化珪素半導体層であり、第2導電型の半導体基板が第2導電型炭化珪素半導体基板であることが好ましい。また、第2導電型の炭化珪素半導体基板の不純物濃度が第1導電型の炭化珪素半導体層の不純物濃度より低いことがより好ましい。前記第1導電型のワイドバンドギャップ半導体層が窒化ガリウム半導体層であり、前記第2導電型の半導体基板が第2導電型のシリコン半導体基板であるワイドバンドギャップ逆阻止MOS型半導体装置とすることもできる。前記窒化ガリウム半導体層と前記第2導電型のシリコン半導体基板の間に窒化アルミニウム層をバッファ層として挟まれている構成が好ましい。本発明にかかるMOS型半導体装置はMOSFETまたはMISFETであることが望ましい。本発明によれば、SiCやGaNなどのワイドバンドギャップ半導体材料を主要な半導体基板として用いた場合に、パワーデバイスとして十分な大電流を低オン電圧で流すことができ、高信頼性の逆阻止電圧能力を備えるワイドバンドギャップ逆阻止MOS型半導体装置を提供することができる。以下、本発明のワイドバンドギャップ逆阻止MOS型半導体装置の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下、本発明の実施の形態について、図1~図6を参照して詳細に説明する。図1は、本発明にかかる第1の実施の形態の逆阻止炭化珪素SiCMOSFETの要部断面図である。図1に示すように、第1の実施の形態のSiC逆阻止MOSFETはp型SiC基板100と、その一方の主面に接して積層される前記基板100より低濃度のn型SiC層1とを備えている。このn型SiC層1の表面層には後述するMOSゲート構造が形成され、このMOSゲート構造上には層間絶縁膜BPSG9を介してn型ソース領域5、p型ベース領域2、p型ボディ領域6表面に接続されるソース電極10で被覆される。さらに、このp型SiC基板100は、他方の主面から前記低濃度n型SiC層1に達する深さのトレンチ101を有する。このトレンチ101の内面には導電膜として金属膜102が形成され、さらに、高不純物濃度のアモルファスシリコン層103が内部に充填されている。第1の実施の形態では金属膜102はn型SiC層1とショットキー接合を形成するショットキー電極として機能する。このショットキー電極としてはチタンTiを用い、その後ニッケルと金Ni-Auをメッキした。前記高不純物濃度のアモルファスシリコン層103の代わりにSiCと線膨張係数の近い金属や半田でトレンチ内を充填してもよい。次に、本発明のSiC逆阻止MOSFETの製造方法を説明する。図2から図6は、それぞれ本発明の第1の実施の形態のSiC逆阻止MOSFETの製造工程の要部断面図である。まず、基板として75mm径、300μm厚で、p型で主面が0001Si面である4H-SiC基板100を準備し、この上に、周知の技術であるCVD化学的気相成長法によってn型SiC層1をエピタキシャル成長によって形成する図2。不純物濃度は1.8×1016cm3とした。シリコン材料としてはシランSiH4ガス、炭素材料としてはプロパンC3H8ガスを用いた。また、n型化するために、ドーパント材料としてアルシンAsH3およびスチビンSbH3ガスを用いた。そのn型SiC層1の表面にフォトリソグラフィを用いて所定のパターンを形成し、Alイオンを600°Cで1×1015cm2程度照射し、パターンを除去した後に、1700°Cで2分程度RTAラピッドサーマルアニールを行うことで活性化させ、選択的なp型SiC領域2を形成する図3。次にCVD化学的気相成長法によってドーパントガスとしてトリメチルインジウムInCH33を用いて5×1015cm3の不純物濃度となるようにp型SiC層3をエピタキシャル成長によって全面に堆積する。次に、p型SiC層3の主面にフォトリソグラフィ工程、高温イオン注入工程、RTA工程を用いて、n型J-FET領域4、n型ソース領域5、p型コンタクト領域6を所定の領域に形成する図3。これらn型J-FET領域4、n型ソース領域5、p型コンタクト領域6の不純物濃度は、それぞれ順に約2×1016cm3,約3×1020cm3,約1×1019cm3とする。n型J-FET領域4およびp型コンタクト領域6のイオン注入は、加速エネルギーを40keVから460keVまで変化させることで深い領域までイオン種が到達されるように行う。1700°C2分のRTAの後に、図4に示すように、SiCを酸化雰囲気で熱処理することでゲート絶縁膜7を70nmの厚さで形成する。その上にCVD法によって高不純物濃度ポリシリコンを0.5μmの厚さで形成する。フォトリソグラフィ工程およびエッチング工程によって所定のパターン形状にエッチングしてゲート電極8とすることにより前記MOSゲート構造とする。その後、CVD法によって厚さ1.0μmのBPSGBoroPhosphoSilicateGlass膜9を層間絶縁膜として形成し、フォトリソグラフィ工程およびエッチング工程によって所要のパターン形状とする。なお、この第1の実施の形態ではゲート絶縁膜7としてシリコン酸化膜を用いたが、たとえば窒化シリコン膜等、シリコン酸化膜以外の絶縁膜を用いても何ら問題もない。また、ソース電極10としてニッケルNiとチタンTiの積層膜をn型ソース領域5とp型コンタクト領域6の表面にオーミック接触するように形成する図4。次に、厚さ300μmのp型SiC基板100を裏面からバックグラインドして50μmに減厚する。SiC基板の厚さは300μmであるので、この第1の実施の形態では、その後の裏面からのトレンチエッチング工程の所要時間を短縮するためにバックグラインドをするが、元の基板厚さが前記300μmより十分に薄い場合、例えば、50μmに近い厚さの場合にはバックグラインド工程を省略してもよい。次に、バックグラインドした面にアルミニウム膜を1.5μm程度の厚さに堆積し、フォトリソグラフィ工程およびエッチング工程によって、10μmおきに5μm幅の図示しないアルミニウムマスクをストライプ状に形成する。このアルミニウムマスクをエッチングマスクとして用いて裏面からトレンチエッチングし、p型SiC基板100の裏面にトレンチパターンを形成する。この時、図5に示すように、トレンチエッチングの深さを、n型SiC層1に達する深さとすることにより、トレンチ101の先端底部にn型SiC層1が現れるようにする。その後、アルミニウムマスク図示しないを除去し、図6に示すように、p型SiC基板100の裏面からTi膜102および高不純物濃度アモルファスシリコン103をこの順に蒸着し、トレンチ101内にTi膜102を介して高不純物濃度アモルファスシリコン103を埋め込む。さらに、ドレイン電極12としてNi膜、Au膜を蒸着によって形成する。トレンチ101内面に形成された前記Ti膜102とn型SiC層1とがショットキー接合を形成する。このショットキー接合がドレイン電極12とソース電極10との間にドレイン電極側が負の電位になるような電圧が印加された場合に、逆電圧を負担する。このように、この第1の実施の形態にかかるSiC逆阻止MOSFETではp型SiC基板100の裏面にn型SiC層1に達する深さのトレンチ101を形成し、トレンチ101の先端底部で、n型SiC層1とショットキー接合を形成するTi膜を備えているので、複数のトレンチ101間のショットキー接合の無い間隔が広くなっても、有効な逆耐圧を得ることができるメリットを有する。図7に、本発明の第1の実施形態のSiC逆阻止MOSFETの耐圧構造部203および活性領域200の一部を含むチップ端部側の概略断面図を示す。図8は、前記図7のSiC逆阻止MOSFETのチップ全体をp型SiC基板100中A-A線で切断した断面図である。図7に示すように、p型ベース領域2の開口部19と、最も外周側に形成されたトレンチ101とを結ぶ点線15と表面とのなす角度が45度以上となるようにすることで、外周側のMOSゲート構造に電流が集中しないようにすることが可能となる。前記図8は最も外周側に形成されたトレンチ101とp型ベース領域2の開口部19とを結ぶ点線15と表面とのなす角度が45度の場合のA-A線断面図である。しかし、前記点線15と、表面とのなす角度を点線15aのように90度以上例えば135度として、図7に示す最外周トレンチ101の内側の領域202が、主電流の流れる活性領域200より小さくなるようにしてもかまわない図示せず。活性領域200の外周を取り巻くように耐圧構造部203が形成される。この耐圧構造部203はp型接合終端伸張領域22a、22bからなるJTEJunctionTerminationExtensionと耐圧構造部の基板表面を保護する絶縁保護膜9aを備えている。この耐圧構造部203のさらに外周に接する部分に、n型SiC層1の主面他方の主面からp型SiC基板100に到達する深さのトレンチ分離層20を形成し、このトレンチを囲うようにp型層26をトレンチ内の側壁及び底面への斜めイオン注入および熱処理によって形成し、このトレンチ分離層20の内部を絶縁膜21で充填する。さらに、トレンチ分離層20に接するようにJTEJunctionTerminationExtension:p型接合終端伸張領域22b22を形成して接合をチップの内側方向に伸張させる。このようなトレンチ分離層20と電界緩和構造を形成することで、空乏層を延び易くして逆耐圧を向上させるとともに、チップに切断するためのダイシング時に発生する結晶欠陥に空乏層が直接接触しなくなる。その結果、高信頼性の逆耐圧を保持することができる。なお、SiC-p型ベース領域2の外周に接しチップの外側方向に接合を伸張させるJTE22であるp型接合終端伸張領域22aは順耐圧を向上させるための電界緩和構造である。前記トレンチ分離層20に関して、さらに詳細説明すると、ウェハをチップ状態に切断するために、素子端部201でダイシングして切断する際に、素子端部201の切断面近傍にはダイシングによるクラック等のダメージによって結晶欠陥が多数発生する。その結晶欠陥に空乏層がかかるともれ電流が発生し、十分な逆耐圧が得られない。そこで、前述のように切断面の内側にトレンチ分離層20を設けることにより、ダイシングの際に発生するクラックをトレンチ分離層20の内側へ進行しないようにストップさせることができる。従って、トレンチ分離層20の内側に延びる空乏層を結晶欠陥領域に及ばないようにすることができ、もれ電流を極めて少なく逆耐圧特性を得ることができるのである。このような構造にすることで本発明の第1の実施の形態にかかる縦型のSiC逆阻止MOSFETが完成する。図9、図10は前述の第1の実施の形態にかかるSiC逆阻止MOSFETの順逆耐圧特性ならびにオン時の電流電圧特性I-V特性を示した図である。本発明の第1の実施形態の順方向耐圧は約750V、逆方向耐圧図示せずは約800Vであり、600V耐圧素子として十分な阻止特性を示していることが分かる。今回の測定に用いた素子のチップサイズは5mm×5mm、定格電流を50A活性領域面積=0.2cm2、定格電流密度=250A/cm2とした。また、比較のために、通常の定格電圧600Vで定格電流50A定格電流密度200A/cm2のシリコン逆阻止IGBTのオン時の電流電圧特性も図10に示す。図11、図12はそれぞれ、比較のために用いたシリコン逆阻止IGBTの活性領域700およびその外周を取り巻く耐圧構造領域701の要部断面図である。図11に示すように、活性領域700は、n型ドリフト層300の主面に形成されるp型ベース領域301と、このp型ベース領域301の表面層に形成されるn型エミッタ領域303を備える。p型ベース領域301は活性領域700内に島状またはストライプ状の平面パターンで複数設けられる。複数のp型ベース領域301内のn型エミッタ領域303の表面とn型ドリフト層300の表面の間のp型ベース領域301の表面上には、ゲート絶縁膜304を介してポリシリコンなどからなるゲート電極305が形成されるMOSゲート構造がそれぞれ形成される。このゲート絶縁膜とゲート電極は、隣り合うp型ベース領域301に対しては共通のMOSゲート構造となる。n型エミッタ領域303とp型ボディ領域302の表面には共通に導電接触するエミッタ電極310が形成される。n型ドリフト層300の他方の主面にはコレクタ領域308とコレクタ電極312が形成される。このシリコン逆阻止IGBTの活性領域700の外周を取り巻いて、図12に示すように耐圧構造部701が形成される。この耐圧構造部701は活性領域700の外周に複数の環状に形成されたFLRFieldLimitedRing320などの電界緩和機構を有する。FLR320の表面には絶縁保護膜307が形成される。この耐圧構造部701の外側の素子終端部702には、表面から裏面側のコレクタ領域308に達する深さに形成されたp型接合分離領域321が形成されている。n型ドリフト層300の厚さは、耐圧600V級のシリコン逆阻止IGBTの場合、約100μmである。本発明の第1の実施の形態のSiC逆阻止MOSFETの125°Cにおけるターンオフ特性は、Eoff=1.9mJ、シリコン逆阻止IGBTはEoff=2.0mJであった。SiC逆阻止MOSFETのオン電圧は1.62Vと、シリコン逆阻止IGBTの2.20Vと比較して十分に低い値が得られており、低損失化が実現できることを確認した。さらに、前述のように低オン電圧化されていることから、基板の裏面にトレンチを設け、このトレンチの底部でショットキー接合を形成しかつドレイン電極とする構造であっても、有効な縦型のスイッチングデバイスとして十分に機能していることが分かる。図13は、本発明の第2の実施の形態のSiC逆阻止MOSFETの要部断面図である。このSiC逆阻止MOSFETは、前記図1に示したSiC逆阻止MOSFETのSiC-p型基板100をn型基板400とその主面にSiC-p型エピタキシャル層401を積んだものに代えたものである。図14は、本発明の第3の実施の形態のSiC逆阻止MOSFETの要部断面図である。このSiC逆阻止MOSFETは、前記図1に示したSiC逆阻止MOSFETのSiC-p型基板100をSi-p基板500に代えたものである。図15は、本発明の第4の実施の形態のSiC逆阻止MOSFETの要部断面図である。このSiC逆阻止MOSFETは、前記図13に示したSiC逆阻止MOSFETのSiC-n型基板400およびこのn型SiC基板400の主面に形成されたSiC-p型エピタキシャル層をSi-n基板600およびSi-p型エピタキシャル層601に代えたものである。このように、SiCをエピタキシャル成長可能な基板材料であって、n型ドリフト層1に接する層がp型半導体層であれば、基板層およびp型層はどのようなものであってもかまわない。また、半導体層としてSiCの代わりにGaNを適用しても同様の効果が得られる。"