"単一インダクタ多出力DC/DC変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換する単一インダクタ多出力DC/DC変換回路と、該単一インダクタ多出力DC/DC変換回路の前記出力信号を入力し、該単一インダクタ多出力DC/DC変換回路を制御するΔΣ変調回路とを備えていることを特徴とするスイッチング電源回路。前記ΔΣ変調回路が、フィードフォワード型ΔΣ変調回路であることを特徴とする請求項1に記載のスイッチング電源回路。前記フィードフォワード型ΔΣ変調回路の信号伝達関数が1であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする請求項2に記載のスイッチング電源回路。前記単一インダクタ多出力DC/DC変換回路が、単一インダクタn出力DC/DC変換回路であって、該単一インダクタn出力DC/DC変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をn個の前記フィードフォワード型ΔΣ変調回路に出力するn個のエラーアンプと、前記n個のフィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項2又は3に記載のスイッチング電源回路。前記フィードフォワード型ΔΣ変調回路の次数が1次であることを特徴とする請求項2,3又は4に記載のスイッチング電源回路。前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項5に記載のスイッチング電源回路。前記減算器が、第1のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、前記積分器が、第2のスイッチと容量と第1の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第1の抵抗と前記積分器の出力が入力される第2の抵抗と第2の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つの第3のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第3のスイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成するものであることを特徴とする請求項6に記載のスイッチング電源回路。前記フィードフォワード型ΔΣ変調回路の次数が2次であることを特徴とする請求項2,3又は4に記載のスイッチング電源回路。前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる1段目の積分器と、該1段目の積分器の出力側に接続された2段目の積分器と、該2段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器からの出力信号を前記加算器に直接入力する第2のフィードフォワードパスとを備えていることを特徴とする請求項8に記載のスイッチング電源回路。前記減算器が、第1のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、前記1段目の積分器が、第2のスイッチと第1の容量と第1の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記1段目の積分器が、第3のスイッチと第2の容量と第2の演算増幅器とを備え、前記1段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第1のフィードフォワードパスより入力される第1の抵抗と前記1段目の積分器の出力が第2のフィードフォワードパスより入力される第2の抵抗と前記2段目の積分器の出力が入力される第3の抵抗と第3の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つの第4のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第4のスイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成することを特徴とする請求項9に記載のスイッチング電源回路。前記フィードフォワード型ΔΣ変調回路の次数がN次Nは3以上の整数あることを特徴とする請求項2,3又は4に記載のスイッチング電源回路。前記フィードフォワード型ΔΣ変調回路が、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、該N段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器から前記N-1段目までの出力信号を前記加算器に直接入力する第1乃至第N-1のフィードフォワードパスとを備えていることを特徴とする請求項11に記載のスイッチング電源回路。しかしながら、上述した特許文献1に記載のDC/DCコンバータは、単一インダクタ多出力DC/DCコンバータではない。また、特許文献2に記載の単一インダクタ多出力電源装置は、PWM信号によりスイッチング素子のオンオフを制御しており、入力信号や負荷に変動があったとき、定常状態に収束するまでの応答速度が遅いという問題があった。また、多出力DC/DCコンバータにおいて、時分割で行っている複数の出力の昇降圧動作を一つの出力端子の出力電圧の昇降圧動作から他の出力端子の出力電圧の昇降圧動作に切り替えたとき、前の昇降圧動作時にインダクタに充電した充電電流が、他の出力端子に漏れるという問題がある。すなわち、一つの出力端子に転送すべき充電電流が、他の出力端子に転送されるクロスレギュレーションの影響が大きいという問題がある。また、上述した特許文献3に記載のΔΣ変調器を用いたスイッチング電源は、単一インダクタ多出力DC/DCコンバータではない。また、上述した特許文献4乃至7に記載のΔΣ変調器は、DC/DC変換回路を備えたスイッチング電源回路に適用することについては何ら開示されていない。つまり、上述した各特許文献のいずれにもΔΣ変調制御を用いた単一インダクタ多出力DC/DC変換回路を備えてなるスイッチング電源回路については何ら開示されていない。本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ΔΣ変調制御を用いた単一インダクタ多出力DC/DC変換回路を備えてさらなる早い応答速度を実現し、かつクロスレギュレーションの影響を小さくするようにしたスイッチング電源回路を提供することにある。本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、単一インダクタ多出力DC/DC変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換する単一インダクタ多出力DC/DC変換回路と、該単一インダクタ多出力DC/DC変換回路の前記出力信号を入力し、該単一インダクタ多出力DC/DC変換回路を制御するΔΣ変調回路とを備えていることを特徴とする。また、請求項2に記載の発明は、請求項1に記載の発明において、前記ΔΣ変調回路が、フィードフォワード型ΔΣ変調回路であることを特徴とする。また、請求項3に記載の発明は、請求項2に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が1であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする。また、請求項4に記載の発明は、請求項2又は3に記載の発明において、前記単一インダクタ多出力DC/DC変換回路が、単一インダクタn出力DC/DC変換回路であって、該単一インダクタn出力DC/DC変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をn個の前記フィードフォワード型ΔΣ変調回路に出力するn個のエラーアンプと、前記n個のフィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。また、請求項5に記載の発明は、請求項2,3又は4に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が1次であることを特徴とする。また、請求項6に記載の発明は、請求項5に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。また、請求項7に記載の発明は、請求項6に記載の発明において、前記減算器が、第1のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、前記積分器が、第2のスイッチと容量と第1の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第1の抵抗と前記積分器の出力が入力される第2の抵抗と第2の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つの第3のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第3のスイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成するものであることを特徴とする。また、請求項8に記載の発明は、請求項2,3又は4に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が2次であることを特徴とする。また、請求項9に記載の発明は、請求項8に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる1段目の積分器と、該1段目の積分器の出力側に接続された2段目の積分器と、該2段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器からの出力信号を前記加算器に直接入力する第2のフィードフォワードパスとを備えていることを特徴とする。また、請求項10に記載の発明は、請求項9に記載の発明において、前記減算器が、第1のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、前記1段目の積分器が、第2のスイッチと第1の容量と第1の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記1段目の積分器が、第3のスイッチと第2の容量と第2の演算増幅器とを備え、前記1段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第1のフィードフォワードパスより入力される第1の抵抗と前記1段目の積分器の出力が第2のフィードフォワードパスより入力される第2の抵抗と前記2段目の積分器の出力が入力される第3の抵抗と第3の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つの第4のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第4のスイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成することを特徴とする。また、請求項11に記載の発明は、請求項2,3又は4に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がN次Nは3以上の整数あることを特徴とする。また、請求項12に記載の発明は、請求項11に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、該N段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器から前記N-1段目までの出力信号を前記加算器に直接入力する第1乃至第N-1のフィードフォワードパスとを備えていることを特徴とする。本発明によれば、ΔΣ変調制御を用いた単一インダクタ多出力DC/DC変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路を得ることができる。また、時分割で行っている複数の出力の昇降圧動作を一つの出力端子の出力電圧の昇降圧動作から他の出力端子の出力電圧の昇降圧動作に切り替えたとき、クロスレギュレーションにより他の出力端子の出力電圧に変動があっても、パルス密度変調信号により、高速で応答できるためクロスレギュレーションの影響が小さいという効果を奏する。本発明に係るスイッチング電源回路の実施例について説明する前に、まず従来から用いられていたPWM制御によるスイッチング電源回路について以下に説明する。図2a乃至cは、従来から用いられていたPWM制御によるスイッチング電源回路を説明するための図で、図2aはスイッチング電源回路の全体構成図、図2bは、ノコギリ波とエラーアンプ誤差増幅器の関係を示す図、図2cは、PWM回路の出力信号を示す図である。PWM制御は、スイッチング周波数がノコギリ波の周波数で決定され、パルス幅はエラーアンプの出力の大きさにより決定され、パルスの数はスイッチング周波数で決定される。図2aにおいて、入力電圧がDC/DC変換回路DC/DCコンバータ101に入力されると、入力電圧が昇圧もしくは降圧されて、出力電圧が出力される。その出力電圧がエラーアンプ102に入力され、所望の出力電圧からの誤差に対応する出力信号がPWM回路105に出力される。そして、PWM回路105を構成するコンパレータ103によってノコギリ波発生回路104からのノコギリ波とエラーアンプ102からの出力信号とが比較される。ここで、ノコギリ波とエラーアンプの出力の関係は、例えば、図2bのようになる。つまり、スイッチング周期ごとにエラーアンプ102の出力信号は変化し、PWM回路105の出力信号は、図2cのような、パルス幅の異なる信号が出力される。ここで、パルス幅はスイッチング電源回路の出力電圧の所望の出力電圧からの誤差に対応する。ドライブ回路106を介して、DC/DC変換回路101でパルス幅に応じたスイッチング動作が行われ、入力電圧を昇圧もしくは降圧した出力電圧が、スイッチング電源回路の出力電圧として得られる。このような構成のスイッチング電源回路を高いスイッチング周波数で動作させた場合には、PWM回路105の出力信号のパルス数が多くなり、スイッチングによる損失スイッチングロスが生じて、高効率化は図れないが、高速過渡応答が得られる。これに対して、低いスイッチング周波数で動作させた場合には、PWM回路105の出力信号のパルス数が少なくなり、高効率化は図れるが、高速過渡応答が得られない。このように、従来のPWM制御によるスイッチング電源回路では、高効率化と高速過渡応答とをスイッチング周波数で解決することは困難であった。スイッチング電源回路の要求される高効率化と高速過渡応答についてさらに具体的に動作説明する。図3a乃至cは、DC/DC変換回路に対する制御回路の動作を説明するための図で、図3aは、DC/DC変換回路の一例である昇圧boost;ブーストコンバータの回路構成図で、図3bは、過渡状態と定常状態における出力電圧の関係を示す図で、図3cは、DC/DC変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。まず、図3aを参照して、昇圧コンバータの構成と動作を説明する。昇圧コンバータは、DC/DC変換回路101と制御回路107とで構成されている。制御回路107は、図2aにおけるエラーアンプ102とPWM回路105とドライブ回路106を含んでいる。また、制御回路107及び入力電圧Vin以外はDC/DC変換回路101を示している。DC/DC変換回路101におけるスイッチS1,S2は、MOSトランジスタ等で構成される。本説明では、スイッチS1,S2はNチャネルMOSトランジスタで構成されているものとする。つまり、スイッチS1,S2はハイレベルの制御信号が入力されると、オン導通して、ローレベルの制御信号が入力されると、オフ遮断される。また、スイッチS1,S2にはそれぞれ互いに極性が異なるスイッチング信号が制御回路107より与えられる。出力電圧の所望の値からの誤差に対応するPWM信号がスイッチS1に与えられ、反転したPWM信号がスイッチS2に与えられる。PWM信号がハイレベルのとき、スイッチS1はオンし、スイッチS2はオフする。スイッチS1がオンすることで、インダクタLに入力電圧Vinが印加され、インダクタLに充電電流が充電される。次に、PWM信号がローレベルになったとき、スイッチS1はオフし、スイッチS2はオンする。スイッチS2がオンすることで、インダクタLに充電された充電電流が容量Coutに流れ、容量Coutに電荷が蓄えられ、昇圧された出力電圧Voutが出力される。ここで、PWM信号のパルス幅が小さい程、インダクタLに充電される充電電流が小さくなるので、昇圧電圧は低くなる。一方、PWM信号のパルス幅が大きい程、インダクタLに充電される充電電流が大きくなるので、昇圧電圧は高くなる。パルス幅は、出力電圧Voutに応じて決まる。つまり、過渡状態である電源投入直後は、パルス幅が相対的に大きくなり、定常時は、パルス幅が相対的に小さくなる。上述のように、出力電圧Voutから所望の出力電圧の誤差に応じて制御回路107は、誤差に対応したパルス幅のPWM信号を生成して、スイッチS1、S2に出力する。次に、図3b,cを参照して、高効率化と高速過渡応答について以下に説明する。図3bは、DC/DC変換回路が昇圧動作を開始して、出力電圧Voutが一定値所望の出力電圧に収束するまでの様子を表す図である。出力電圧Voutは、一定値に収束するまでの過渡状態、一定値に収束してからの定常状態の2つの状態がある。図3cは、周波数が低いときと、高いときのPWM信号を例示した図である。昇圧コンバータが、昇圧動作を開始して、一定値に収束するまでの過渡状態を短くするためには、周波数が高いPWM信号でスイッチングする必要がある。つまり、周波数が高いほど、スイッチS1,S2におけるスイッチング回数が多くなり、インダクタLから容量Coutへの充電回数が多くなるので、高速で定常状態に収束する。よって、高速で定常状態に収束するためには、PWM信号の周波数を高くすればよい。ところが、PWM信号の周波数を高くすると、スイッチS1,S2での損失が大きくなる。つまり、高効率化が図れなくなる。一方、スイッチS1,S2での損失を小さくし、高効率化を図るためには、PWM信号の周波数を低くする必要がある。すなわち、スイッチS1,S2におけるスイッチング回数を少なくすることで、損失が小さくなる。つまり、高効率化が図れる。ところが、PWM信号の周波数を低くすると、スイッチS1,S2におけるスイッチング回数が少なくなり、インダクタLから容量Coutへの充電回数が少なくなるので、定常状態に収束するまでの時間が長くなる。つまり、過渡状態が長くなる。このように、スイッチング電源回路の高速過渡応答と高効率化はトレードオフの関係にあり、周波数が固定であると、いずれか一方の要求しか達成できない。また、これらの要求に対して、高いスイッチング周波数での動作高速過渡応答の改善や低いスイッチング周波数での動作高効率化の改善は、周波数を可変にして行なう必要があった。つまり、従来では、高速過渡応答と高効率化をスイッチング周波数のみで解決しており、これでは回路規模増大を招き、大変困難を伴うものであった。そこで、ΔΣ変調方式の採用が検討されてきた。本発明に係るフィードフォワードFF型ΔΣ変調回路を用いたDC/DC変換回路を備えたスイッチング電源回路を説明する前に、PWM制御によるDC/DC変換回路とフィードバックFB型ΔΣ変調制御によるDC/DC変換回路を用いたスイッチング電源回路について以下に説明する。図4a,bは、PWM制御とFB型ΔΣ変調制御との特徴を比較するための構成ブロック図で、図4aは、PWM制御を用いたスイッチング電源回路の構成図、図4bは、FB型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。なお、制御回路112は、エラーアンプ102とFB型ΔΣ変調回路111とドライブ回路106を含んでいる。図4aにおいて、入力電圧がDC/DC変換回路101に入力されると、その出力電圧がエラーアンプ102とPWM回路105とドライブ回路106を介してPWM制御され、DC/DC変換回路101から出力電圧を得る。このPWM制御の特徴は、上述のように、出力電圧から所望の出力電圧までの誤差に比例して、パルス幅が変化するPWM信号をPWM回路105からドライブ回路106を介してDC/DC変換回路101に出力することである。一方、図4bにおいて、入力電圧がDC/DC変換回路101に入力されると、その出力電圧がエラーアンプ102とFB型ΔΣ変調制御回路111とドライブ回路106を介してFB型ΔΣ変調制御され、DC/DC変換回路101から出力電圧を得る。このFB型ΔΣ変調制御の特徴は、出力電圧から所望の出力電圧までの誤差に比例して、パルス密度が変化するパルス密度変調信号ΔΣ変調信号をFB型ΔΣ変調回路111からドライブ回路106を介してDC/DC変換回路101に出力することである。次に、フィードバックFB型ΔΣ変調制御の特徴について説明する。図5a,bは、FB型ΔΣ変調制御についての説明図で、図5aは、FB型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、図5bは、FB型ΔΣ変調回路の出力信号を示す図である。図5aにおいて、エラーアンプ102の出力信号はDC/DC変換回路101の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号であり、FB型ΔΣ変調回路111に出力される。そして、FB型ΔΣ変調回路111は、誤差信号の大きさに応じたパルス密度のパルス密度変調信号を出力する。つまり、FB型ΔΣ変調回路111の出力信号は、図5bのように示される。FB型ΔΣ変調回路111の入力信号、すなわち、誤差信号が常に小さいとき定常状態では、パルス密度が相対的に薄くなり低いスイッチング周波数、高効率化が図れる。一方、FB型ΔΣ変調回路111の入力信号が常に大きいとき過渡状態では、パルス密度が相対的に濃くなり高いスイッチング周波数、高速過渡応答が図れる。次に、フィードバックFB型ΔΣ変調回路111の回路構成とその入出力特性について以下に説明する。図6a乃至cは、FB型ΔΣ変調回路の回路構成とその入出力特性を示す図で、図6aはFB型ΔΣ変調回路の回路構成図、図6bは、入力信号に対する出力信号を示す図、図6cは、積分器出力を示す図である。まず、図6aを参照して、FB型ΔΣ変調回路111の回路構成について説明する。FB型ΔΣ変調回路111は、減算器121と積分器122と量子化器A/Dコンバータ;ADC123とDACD/Aコンバータ124とから構成されている。FB型ΔΣ変調回路111は、スイッチを含み入力信号と出力信号をD/A変換した信号との差分をとる減算器121と、スイッチ、容量、演算増幅器を含み、差分を積分した差分積分信号を出力する積分器122と、コンパレータ、フリップフロップを含み、量子化基準信号しきい値とで差分積分信号の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器123と、2つの基準信号Vref、-Vrefを選択する2つのスイッチを含み、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC124を備える構成とすることで、パルス密度変調信号を生成する。また、このような構成により、FB型ΔΣ変調回路111を備えたスイッチング電源回路は、従来のPWM回路を備えたスイッチング電源回路と比べて、サンプリング周波数が固定であるので、回路規模が小さくできるとともに、高速過渡応答と高効率化を可能としている。FB型ΔΣ変調回路111は、スイッチをオンオフし、電荷を転送するための2つのフェーズ、Ph1フェーズ1とPh2フェーズ2がある。図6aにおいて、Ph1と図示したスイッチは、Ph1においてオンし、Ph2と図示したスイッチは、Ph2においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ph1とPh2は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのPh1と一つのPh2が存在する。次に、図6b、cを参照して、FB型ΔΣ変調回路111の動作を説明する。まず、FB型ΔΣ変調回路111は、上述のように、エラーアンプ102が出力するDC/DC変換回路101の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。Ph1において、入力信号が積分器122の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。Ph2において、DAC124の出力信号が積分器122の入力側容量に印加され、DAC124の出力信号に応じた電荷が転送される。ここで、減算器121は、入力側とDAC124の出力は結線されているので、Ph1で入力信号により蓄えた電荷から、Ph2でDAC124の出力信号に応じた電荷を減算した電荷が、積分器122の入力側容量に蓄えられる。つまり、FB型ΔΣ変調回路111の入力信号と出力信号との減算が行われ、差分信号が生成される。積分器122の入力側容量の電荷は、Ph2において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。図6bは、FB型ΔΣ変調回路111の入力信号と出力信号を例示した波形で、図6cは、差分積分信号を例示した波形である。また、入力信号が0より小さいときの波形を表している。まず、図6bに示す様に、最初のサンプリング周期において、出力信号は、ローレベルであり、その出力信号に対応するDAC124の出力信号は、-Vrefであり、入力信号との差分は正の値となる。よって、図6cに示す様に、差分積分信号は、正の傾きをもつ一次関数波形となる。次に、差分積分信号は、量子化器123のコンパレータに入力され、量子化基準信号と差分積分信号が大小比較されて、フリップフロップに入力される。図6aにおいて、量子化基準信号は、0Vグラウンドである。そして、Ph1になったとき、フリップフロップは、差分積分信号と量子化基準信号しきい値との大小比較結果を1ビットの量子化信号として出力する。つまり、量子化器123は、差分積分信号が0V以上のとき、ハイレベルを出力し、0Vより小さいとき、ローレベルを出力する。図6cにおいて、最初のサンプリング周期の最後の時点で、差分積分信号は、量子化基準信号と等しくなるので、コンパレータはハイレベルを出力し、次のサンプリング周期次のPh1になったとき、量子化器123は、ハイレベルの量子化信号を出力する。量子化信号は、DAC124のスイッチに入力される。DAC124において、量子化信号がハイレベルのとき、基準信号Vrefが選択され、量子化信号がローレベルのとき、基準信号-Vrefが選択される。そして、次のサンプリング周期において、量子化信号は、ハイレベルであるので、入力信号との差分は負の値となる。よって、図6cに示す様に、差分積分信号は、負の傾きをもつ一次関数波形となる。したがって、量子化器123におけるコンパレータの出力はローレベルとなり、さらに次のサンプリング周期になったとき、量子化信号はローレベルとなる。このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。図6bに例示した波形において、7サンプリング周期に3つのパルスが存在する。FB型ΔΣ変調回路111の入力信号が図示した値よりも小さくなる誤差が大きくなると、パルス密度は濃くなりパルスの数が増え、図示した値よりも大きくなる誤差が小さくなると、パルス密度は薄くなるパルスの数が減る。また、上述した動作により、入力信号が0Vより小さいとき、パルス密度変調信号は、一回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が0Vより大きいとき、パルス密度変調信号は、一回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。このようにして、FB型ΔΣ変調回路111を備えたスイッチング電源回路は、従来のPWM回路を備えたスイッチング電源回路と比べて、回路規模が小さくなるとともに、高速過渡応答と高効率化を可能としている。以上が、FB型ΔΣ変調回路111の動作説明である。図7a乃至cは、FB型ΔΣAD変調回路の構成ブロック図と伝達特性を説明するための図で、図7aは、FB型ΔΣAD変調回路のブロック図、図7bは、伝達特性を示す図、図7cは、信号伝達関数STF;SignalTransferFunctionとノイズ伝達関数NTF;NoiseTransferFunctionの関係式を示している。図7aに示すように、低い周波数の信号を通過させる積分器LPF122と、量子化器ADC;アナログ/デジタル変換回路123と、DACデジタル/アナログ変換回路124と、アナログ信号を減算して出力する減算器121とを備えている。減算器121の出力は、積分器122に入力され、積分器122の出力は、量子化器123に入力されている。また、DAC124は、量子化器123の出力をアナログ信号に変換して積分器122にフィードバックするように、量子化器123と減算器121との間に設けられている。減算器121は、FB型ΔΣAD変調器の入力信号から、DAC124の出力を減算して出力する。すなわち、図7aの積分器122、量子化器123、DAC124、減算器121はそれぞれ、図6aの積分器122、量子化器123、DAC124、減算器121に対応する。次に、FB型ΔΣAD変調回路の動作について説明する。まず、アナログ信号が入力されると、積分器122によって、低い周波数のアナログ信号が出力され、量子化器123によって、積分器122から出力されたアナログ信号がデジタル信号に変換され、減算器121で入力信号との差分をとるために、フィードバックするために、デジタル信号がDAC124に入力される。DAC124では、入力された量子化器123の出力を、アナログ信号に変換して、減算器121に入力し、入力となるアナログ信号から、DAC124の出力を減算して、積分器122にフィードバックする。そして、積分器122の出力が、量子化器123によってデジタル信号に変換されて、FB型ΔΣAD変調器の出力としてデジタル信号パルス密度変調信号が出力される。なお、FB型ΔΣ変調回路の出力信号により、図4bに示したDC/DC変換回路101でスイッチング動作を行ったときのDC/DC変換回路101の出力電圧波形は図17aに示され、その拡大図は図18aに示されている。FB型ΔΣ変調回路は、積分器の出力を量子化器で量子化するため、量子化器において量子化ノイズEZが加わる。すなわち、図7aの入力から出力までの伝達特性は、図7bに示すようになる。図7bより伝達関数を求めると、図7cのようになる。図7cに示すように、Z変換した出力デジタル信号YZは、YZ=HZXZ/1HZ1EZ/1HZとなる。信号伝達関数STFSignalTransferFunctionは、STFZ=HZ/1HZであり、ノイズ伝達関数NTFNoiseTransferFunctionは、NTFZ=1/1HZである。なお、XZはZ変換した入力アナログ信号であり、HZは積分器の伝達関数である。また、オーバーサンプリングとノイズ伝達関数により量子化ノイズEZはノイズシャイプされ高SNDRSignaltoNoiseplusDistortionRatio;信号対雑音歪電力比を実現する。しかしながら、積分器122の伝達関数は、1次の場合には、HZ=Z1/1-Z1であるので、信号伝達関数は、STFZ=Z1となって1クロック1サンプリング周期遅れる。また、ノイズ伝達関数は、NTFZ=1-Z1となり、1次の微分特性となる。ここで示されているフィルタ回路の次数は1次である。フィルタの次数は、その伝達関数の遅延演算子Z1の最大のべき数である。図8は、2次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器131の出力は、1段目の積分器132に入力され、1段目の積分器132の出力は、減算器133及び2段目の積分器134を介して量子化器135に入力されている。また、DAC136は、量子化器135の出力をアナログ信号に変換して2段目の積分器134にフィードバックするとともに、DAC137は、量子化器135の出力をアナログ信号に変換して1段目の積分器132にフィードバックする。減算器131は、ΔΣAD変調回路の入力となるアナログ信号から、DAC137の出力を減算して出力し、減算器133は、ΔΣAD変調回路の入力となるアナログ信号から、DAC136の出力を減算して出力する。1段目の積分器132の出力をZ変換すると、y1Z=Z1XZZ11-Z1EZで示される。また、量子化器135の出力をZ変換すると、YZ=Z1XZ1-Z12EZで示される。すなわち、2次フィードバック型ΔΣ変調回路の信号伝達関数は、STFZ=Z1であり、1クロック1サンプリング周期遅れる。ノイズ伝達関数は、NTFZ=1-Z12となり、2次の微分特性となる。以上、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路を説明する前に、従来から用いられていたPWM回路を用いたスイッチング電源回路及び従来から用いられていたフィードバック型ΔΣ変調回路を用いたスイッチング電源回路について説明した。図9a,bは、単一インダクタ2出力DC/DC変換回路を説明するための図で、図9aは、従来の2出力DC/DC変換回路、図9bは、単一インダクタ2出力DC/DC変換回路を示している。従来の2出力DC/DC変換回路141a,141bは、インダクタLが2個必要であり、サイズもコストも大きい。これに対して、単一インダクタ2出力DC/DC変換回路142は、インダクタLが1個であり、サイズもコストも小さい。図9aに示すように、電子機器における各電子部品は、駆動するための電源電圧が異なるので、単一のバッテリーで電力を供給するためには、単一のバッテリーの電圧から各電子部品を駆動するための電源電圧を生成するDC/DC変換回路が、電子部品ごとに必要となる。ところが、電子部品ごとにDC/DC変換回路を用意することは、部品数の増加を招くという問題がある。そこで、電子部品ごとにDC/DC変換回路を用意するのではなく、図9bに示すように、インダクタを共有化、つまり、単一のインダクタで構成し、複数の電源電圧を生成する多出力電源装置が必要になる。つまり、単一インダクタ多出力SI-SIMOSingleInductor-SingleInput,MultipleOutputDC/DC変換回路が有用である。図10a,bは、単一インダクタ2出力DC/DC変換回路の原理図で、図10aは、2出力昇圧コンバータの回路構成図、図10bは、そのインダクタ電流波形を示している。まず、図10aに示した2出力昇圧コンバータの構成を説明する。図10aに示した2出力昇圧コンバータは、インダクタLとスイッチS1~S3と容量C1,C2と負荷抵抗R1,R2とを備えている。インダクタLの一端には、入力電圧Vinが与えられ、インダクタの他端はスイッチS1~S3の一端に共通接続される。スイッチS1の他端は、グラウンドに接地されている。スイッチS2は、容量C1と抵抗R1の一端に接続され、2出力のうち第1の出力電圧Vout1が得られる。スイッチS3の他端は、容量C2と抵抗R2の一端に接続され、2出力のうち第2の出力電圧Vout2が得られる。そして、容量C1,C2と抵抗R1,R2の他端は、それぞれグラウンドに接地されている。次に、図10aに示した2出力昇圧コンバータの動作を説明する。2出力昇圧コンバータは、2つの出力電圧Vout1,Vout2を得るために、容量C1,C2に電荷を充電する期間を2つ設けて、インダクタを時分割して利用することで、充電を行う。すなわち、2つの期間のうち1つ目の期間第1の期間では、第1の出力電圧Vout1を得るための昇圧動作を行い、2つの期間のうち2つ目の期間第2の期間では、第2の出力電圧Vout2を得るための昇圧動作を行う。まず、第1の期間において、スイッチS3はオフし、スイッチS1,S2のオンオフで昇圧動作を行う。最初にスイッチS1がオンし、スイッチS2がオフして、インダクタLに充電電流が充電される。次に、スイッチS1がオフし、スイッチS2がオンして、インダクタLに充電された充電電流が容量C1に放電され、容量C1は充電される。そして、第1の出力電圧Vout1が得られる。次に、第2の期間において、スイッチS2はオフし、スイッチS1,S3のオンオフで昇圧動作を行う。最初にスイッチS1がオンし、スイッチS3がオフして、インダクタLに充電電流が充電される。次に、スイッチS1がオフし、スイッチS3がオンして、インダクタLに充電された充電電流が容量C2に放電され、容量C2は充電される。そして、第2の出力電圧Vout2が得られる。このときのインダクタLに流れる充電電流ILの波形を図10bに例示する。例示した波形は、スイッチS1~S3をPWM信号によりスイッチング動作を行ったときの波形であり、安定した定常状態における波形である。このような回路によってインダクタを時分割して利用することで、2つの出力を得ることができる。図11a,bは、多出力DC/DC変換回路におけるクロスレギュレーションの影響を説明するための図で、図11aは、PWM制御方式の場合、図11bは、ΔΣ変調方式の場合を示している。多出力電源において、片方の出力で負荷変動が生じると、他方の出力電圧が変動する現象をクロスレギュレーションという。つまり、複数の出力を取り出す場合、ある出力が他の出力に与える影響である。例えば、PWM制御を使うフライバック方式のコンバータの場合、軽負荷時には1次側FETのオン期間の幅を狭めて出力を制御する。そのため、2次巻き線に電圧が発生する期間も短くなる。複数の2次巻き線から巻き数に応じた異なる電圧を取り出す場合、電圧制御を行っている出力の負荷に応じて他の出力電圧が大きく変動してしまう。2次側にレギュレータ回路を追加すれば、システム全体としてのクロスレギュレーション特性の改善が可能だが、部品点数が増えるのでコストが上がってしまうという問題がある。また、図10aに示す非絶縁型の2出力DC/DCコンバータについても、同様に、片方の出力で負荷変動が生じると、スイッチに与えるPWM信号のパルス幅が変動する。例えば、第1の出力電圧側の負荷が重負荷になったとき、第1の期間において、スイッチS1,S2に与えられるPWM信号のパルス幅は大きくなる。すなわち、インダクタに充電される充電電流ILは大きくなる。そして、充電電流ILが容量C1に全て放電される前に、第2の期間に移行するため、第2の期間において、放電されなかった充電電流ILが容量C2に一部充電され、第2の出力電圧Vout2に変動が生じるという問題がある。第1の出力電圧Vout1側の負荷が重負荷になり、第2の出力電圧Vout2が定常状態のときのクロスレギュレーションの様子を図11a,bに示す。図11aに示すように、PWM制御方式の場合には、図10aに示したS1からS3のスイッチ操作に対してVout1とVout2とのクロスレギュレーションが大である。これに対して、図11bに示すように、ΔΣ変調方式の場合には、Vout1とVout2とのクロスレギュレーションが小である。したがって、この種のクロスレギュレーションを良好にするためには、ΔΣ変調方式を用いることが有効であることが分かる。以下、図面を参照して本発明の実施例について説明する。図12は、本発明に係るΔΣ変調制御を用いた単一インダクタ2出力DC/DC変換回路を備えたスイッチング電源回路を説明するための回路構成図で、ΔΣ変調制御を2出力昇圧コンバータに適用した場合の回路構成図である。図中符号150は単一インダクタ2出力DC/DC変換回路デュアル昇圧コンバータ、151は第1のエラーアンプ誤差増幅器、152は第2のエラーアンプ誤差増幅器、153は第1のΔΣ変調回路、154は第2のΔΣ変調回路、155はドライブ回路を示している。なお、2出力昇圧コンバータ150については、図10aに示した2出力昇圧コンバータと同様である。本発明に係るスイッチング電源回路は、単一インダクタ2出力DC/DC変換回路150と、第1出力を入力する第1のエラーアンプ151と、この第1のエラーアンプ151に接続された第1のΔΣ変調回路153と、第2出力を入力する第2のエラーアンプ152と、この第2のエラーアンプ152に接続された第2のΔΣ変調回路154と、第1のΔΣ変調回路153の出力と第2のΔΣ変調回路154の出力が接続されたドライバ回路155とから構成されている。つまり、本発明に係るスイッチング電源回路は、ΔΣ変調制御を用いた単一インダクタ2出力DC/DC変換回路150を備えたもので、入力信号を2つの出力信号に変換する単一インダクタ2出力DC/DC変換回路150と、この単一インダクタ2出力DC/DC変換回路150に接続されて出力信号をΔΣ変調制御する2つのΔΣ変調回路153,154とを備えている。入力電圧が単一インダクタ2出力DC/DC変換回路150に入力されると、その出力電圧が第1及び第2のエラーアンプ151,152と第1及び第2のΔΣ変調回路153,154とドライブ回路155を介してΔΣ変調制御され、単一インダクタ2出力DC/DC変換回路150から出力電圧を得る。このΔΣ変調制御の特徴は、パルス密度変調信号が、出力信号の所望の電圧からの誤差に比例してパルス密度が変化することである。図12に示した本発明のスイッチング電源回路の動作を以下に説明する。本発明のスイッチング電源回路は、2つの出力電圧Vout1,Vout2を得るために、容量Cout1,Cout2に電荷を充電する期間を2つ設けて、インダクタを時分割して利用することで、充電を行う。すなわち、2つの期間のうち1つ目の期間第1の期間では、第1の出力電圧Vout1を得るための昇圧動作を行い、2つの期間のうち2つ目の期間第2の期間では、第2の出力電圧Vout2を得るための昇圧動作を行う。まず、第1の期間において、スイッチS3はオフし、スイッチS1,S2のオンオフで昇圧動作を行う。最初にスイッチS1がオンし、スイッチS2がオフして、インダクタLに充電電流が充電される。次に、スイッチS1がオフし、スイッチS2がオンして、インダクタLに充電された充電電流が容量Cout1に放電され、容量Cout1は充電される。そして、インダクタLの充放電の動作を1つの期間の間、繰り返すことで、第1の出力電圧Vout1が得られる。つまり、1つの期間の間、複数のパルスがスイッチS1,S2に入力されて、昇圧動作が行われる。次に、第2の期間において、スイッチS2はオフし、スイッチS1,S3のオンオフで昇圧動作を行う。最初にスイッチS1がオンし、スイッチS3がオフして、インダクタLに充電電流が充電される。次に、スイッチS1がオフし、スイッチS3がオンして、インダクタLに充電された充電電流が容量Cout2に放電され、容量Cout2は充電される。そして、インダクタLに充電された充電電流が容量Cout2に放電され、第2の出力電圧Vout2が得られる。つまり、1つの期間の間、複数のパルスがスイッチS1,S2に入力されて、昇圧動作が行われる。このときの第1及び第2の期間におけるインダクタLに流れる充電電流ILの波形、スイッチS1~S3に与えられるパルス密度変調信号の波形を図11bに例示する。例示した波形は、スイッチS1~S3をパルス密度変調信号によりスイッチング動作を行ったときの波形であり、第1の出力が重負荷になり、第2の出力が定常状態における波形である。図11bに示すように、第1の期間において、重負荷であるので、スイッチS1,S2のパルス密度は濃くなり、昇圧される。第2の期間において、第1の期間の残留した充電電流ILが第2出力にクロスレギュレーションされ、余分に容量Cout2に充電が行われるが、本発明のスイッチング電源回路は、ΔΣ変調制御であり、パルス密度変調信号によりスイッチングを行っているため、第2の出力電圧Vout2がクロスレギュレーションにより変動してもすぐに、パルス密度を調整して、所定の電圧にすることができる。つまり、PWM制御の場合、第1出力において負荷変動が生じ、第2出力が定常状態のとき、1つの期間において1つのパルスしかないので、クロスレギュレーションの影響に対して、パルス幅を調整して所定の電圧にするのに、次の第2の期間まで待たなければならないので、クロスレギュレーションの影響が大きくなる。それに対して、ΔΣ制御の場合、パルス密度、すなわち、一定期間におけるパルスの数で出力電圧を制御するので、変動が生じても、次の第2の期間を待たずに、その変動量に応じてパルス密度を調整することができる。図11bでは、第2の期間において、第2の出力電圧Vout2の変動に応じてパルス密度が薄くなる様子を示している。したがって、本発明のスイッチング電源回路は、クロスレギュレーションの影響が小さくすることができる。以上が、本発明のスイッチング電源回路の動作説明である。なお、S2とS3が同時にオンすると、出力電圧が短絡してしまうのでドライブ回路155の構成は注意が必要である。図13a乃至cは、図12におけるドライブ回路の具体的な回路構成図で、図13aは、ΔΣ変調回路の出力を受けて各スイッチ操作をする概念図、図13bは、ドライブ回路の回路構成図、図13cは、真理値表を示している。ドライブ回路は、第1のΔΣ変調回路153の出力信号MO1、第2のΔΣ変調回路154の出力信号MO2、選択信号SELを入力し、スイッチS1~S3にパルス密度変調信号を出力する。選択信号SELは、第1の期間、第2の期間を決める信号である。第1の期間は、論理値が0ローレベルのときで、第2の期間は、論理値が1ハイレベルのときである。選択信号SELが0のとき、第1のΔΣ変調回路153の出力信号MO1はイネーブルされ、第2のΔΣ変調回路154の出力信号MO2はディスイネーブルされる。そして、スイッチS1には、第1のΔΣ変調回路153の出力信号MO1が出力され、スイッチS2には、第1のΔΣ変調回路153の出力信号MO1を反転した信号が出力され、スイッチS3には、0が出力される。選択信号SELが1のとき、第1のΔΣ変調回路153の出力信号MO1はディスイネーブルされ、第2のΔΣ変調回路154の出力信号MO2はイネーブルされる。そして、スイッチS1には、第2のΔΣ変調回路154の出力信号MO2が出力され、スイッチS2には、0が出力され、スイッチS3には、第2のΔΣ変調回路154の出力信号MO2を反転した信号が出力される。このようにして、S2とS3が同時にオンすることなく、第1のΔΣ変調回路153の出力信号MO1と第1のΔΣ変調回路154の出力信号MO2とを時分割して、スイッチS1~S3に与えることができる。このように、位相差を持ったサンプリング周波数のパルス選択信号SELにより、Vout1とVout2の制御を行う。なお、図14は、図13bに示したドライブ回路を介して得られた本発明のスイッチング電源回路の出力のシミュレーション結果を示す図である。以上は、単一インダクタ2出力DC/DC変換回路を用いた場合について説明したが、単一インダクタ多出力DC/DC変換回路を用いることも可能である。つまり、単一インダクタ多出力DC/DC変換回路として、単一インダクタn出力DC/DC変換回路を用いる場合には、この単一インダクタn出力DC/DC変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をn個のΔΣ変調回路に出力するn個のエラーアンプと、n個のΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路が必要になる。以下に、本発明に用いられるΔΣ変調回路として、1次フィードフォワードFF型ΔΣ変調回路及び2次フィードフォワードFF型ΔΣ変調回路について説明する。図15a乃至cは、本発明に係るスイッチング電源回路に用いられる1次フィードフォワードFF型ΔΣ変調回路を説明するための図で、図15aは、1次フィードフォワード型ΔΣ変調回路の構成ブロック図、図15bは、伝達特性を示す図、図15cは、信号伝達関数STF;SignalTransferFunctionとノイズ伝達関数NTF;NoiseTransferFunctionの関係式を示している。図15aに示すように、特定の周波数のアナログ信号を通過させる積分器LPF162と加算器163とADCアナログ/デジタル変換回路164とDACデジタル/アナログ変換回路165とアナログ信号を減算して出力する減算器161とを備えている。つまり、図15aに示すように、フィードフォワード型ΔΣ変調回路は、特定の周波数の入力アナログ信号を通過させる積分器162と、この積分器162に接続された加算器163と、この加算器163に接続された量子化器ADC;アナログ/デジタル変換回路164と、この量子化器164に接続され、この量子化器164のデジタル信号をアナログ信号に変換して積分器162にフィードバックするDACデジタル/アナログ変換回路165と、入力アナログ信号からDAC165から出力されたアナログ信号を減算する減算器161と、入力アナログ信号を直接加算器163に入力させるフィードフォワードパスaとを備えている。FF型ΔΣ変調回路は、積分器162の出力を量子化器で量子化するため、量子化器において量子化ノイズEZが加わる。すなわち、図15aの入力から出力までの伝達特性は、図15bに示すようになる。図15bより伝達関数を求めると、図15cのようになる。図15cに示すように、Z変換した出力デジタル信号YZは、YZ=XZ1EZ/1HZとなり、積分器の伝達関数HZは、1次の場合には、HZ=Z1/1-Z1であるので、信号伝達関数は、STFZ=1となり、パルス密度変調信号は遅延しない。また、ノイズ伝達関数は、NTFZ=1-Z1となり、1次の微分特性となる。つまり、図7cに示した信号伝達関数は、STFZ=Z1となり1クロック1サンプリング周期遅れるのに対して、図15cに示した信号伝達関数は、STFZ=1となり、パルス密度変調信号は遅延しない。つまり、FB型ΔΣAD変調回路よりもFF型ΔΣ変調回路の方が、パルス密度変調信号に遅延が生じないので、応答速度が改善されていることが分かる。つまり、フィードフォワード型ΔΣ変調回路の信号伝達関数が1であり、このフィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されるという効果を奏する。図16は、図15aに示した1次フィードフォワード型FF型ΔΣ変調回路の具体的な回路構成図である。1次FF型ΔΣ変調回路は、減算器161と積分器162と加算器163と量子化器A/Dコンバータ;ADC164とDACD/Aコンバータ165とから構成されている。1次FF型ΔΣ変調回路は、第1のスイッチを含み入力信号と出力信号をD/A変換した信号との差分をとる減算器161と、第2のスイッチと容量と第1の演算増幅器を備え、差分を積分した差分積分信号を出力する積分器162と、入力信号がフィードフォワードパスaより入力される第1の抵抗と積分器162の出力が入力される第2の抵抗と第2の演算増幅器と帰還抵抗とを備えた加算器163と、コンパレータとフリップフロップとを備え、量子化基準信号しきい値と加算器163の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器164と、2つの基準信号Vref、-Vrefを選択する2つの第3のスイッチを備え、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第3のスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC165を備える構成とすることで、パルス密度変調信号を生成する。1次FF型ΔΣ変調回路は、FB型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための2つのフェーズ、Ph1フェーズ1とPh2フェーズ2がある。図16において、Ph1と図示したスイッチは、Ph1においてオンし、Ph2と図示したスイッチは、Ph2においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ph1とPh2は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのPh1と一つのPh2が存在する。まず、1次FF型ΔΣ変調回路は、上述のように、エラーアンプ151,152が出力するDC/DC変換回路150の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。Ph1において、入力信号が積分器162の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスaにより直接加算器163に入力される。Ph2において、DAC165の出力信号が積分器162の入力側容量に印加され、DAC165の出力信号に応じた電荷が転送される。ここで、減算器161は、入力側とDAC165の出力が結線されているので、Ph1で入力信号により蓄えた電荷から、Ph2でDAC165の出力信号に応じた電荷を減算した電荷が、積分器162の入力側容量に蓄えられる。つまり、1次FF型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。積分器162の入力側容量の電荷は、Ph2において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器163において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。そして、加算信号は、量子化器164のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、0Vグラウンドである。そして、Ph1になったとき、フリップフロップは、差分積分信号と量子化基準信号しきい値との大小比較結果を1ビットの量子化信号として出力する。つまり、量子化器164は、差分積分信号が0V以上のとき、ハイレベルを出力し、0Vより小さいとき、ローレベルを出力する。量子化信号は、DAC165のスイッチに入力される。DAC165において、量子化信号がハイレベルのとき、基準信号Vrefが選択され、量子化信号がローレベルのとき、基準信号-Vrefが選択される。そして、次のサンプリング周期において、量子化信号をD/A変換した信号は、入力信号から減算器161により減算される。このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。1次FF型ΔΣ変調回路の入力信号が小さくなる誤差が大きくなると、パルス密度は濃くなりパルスの数が増え、大きくなる誤差が小さくなると、パルス密度は薄くなるパルスの数が減る。また、上述した動作により、入力信号が0Vより小さいとき、パルス密度変調信号は、1回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が0Vより大きいとき、パルス密度変調信号は、1回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。以上が、1次FF型ΔΣ変調回路の動作説明である。FF型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。さらに、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路において遅延に起因する発振ループが形成されず、リップルが小さくなるという効果を奏する。つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が0になるような量子化信号、すなわち、パルス密度信号が遅延することなくDC/DC変換回路電圧コンバータ部に反映されるので、量子化信号が反映されるまでの間、DC/DC変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。結果、スイッチング電源回路の出力信号にリップルは小さくなる。図17a,bは、従来のフィードバックFB型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、1次フィードフォワードFF型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図で、図18a,bは、その拡大図である。図18aに示したFB型ΔΣ変調回路の出力電圧波形のリップルripple;脈動成分が大きいのに対して、図18bに示した1次FF型ΔΣ変調回路の出力電圧波形のリップルが小さいことがわかる。図19は、本発明に係るスイッチング電源回路に用いられる2次フィードフォワードFF型ΔΣ変調回路を説明するための構成ブロック図である。特定の周波数のアナログ信号を通過させる1段目の積分器172と2段目の積分器173と加算器174と量子化器ADC175とDAC176とアナログ信号を減算して出力する減算器171とを備えている。つまり、2次フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる1段目の積分器172と、この1段目の積分器172に接続された2段目の積分器173と、この2段目の積分器173に接続された加算器174と、この加算器174に接続された量子化器ADC;アナログ/デジタル変換回路175と、この量子化器175に接続され、この量子化器175のデジタル信号をアナログ信号に変換して1段目の積分器172にフィードバックするDACデジタル/アナログ変換回路176と、入力アナログ信号からDAC176より出力されたアナログ信号を減算する減算器171と、入力アナログ信号を直接加算器174に入力させる第1のフィードフォワードパスaと、1段目の積分器172からの出力信号を加算器174に直接入力する第2のフィードフォワードパスbとを備えている。1段目の積分器172をZ変換した出力は、y1Z=Z11-Z1EZで示される。また、量子化器175をZ変換した出力は、YZ=XZ1-Z12EZで示される。つまり、信号伝達関数は、STFZ=1で遅延がなく、ノイズ伝達関数は、NTFZ=1-Z12で2次の微分特性である。図20は、図19に示した2次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。2次FF型ΔΣ変調回路は、減算器171と積分器172と積分器173と加算器174と量子化器A/Dコンバータ;ADC175とDACD/Aコンバータ176とから構成されている。2次FF型ΔΣ変調回路は、第1のスイッチを含み入力信号と出力信号をD/A変換した信号との差分をとる減算器171と、第2のスイッチと第1の容量と第1の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器172と、第3のスイッチと第2の容量と第3の演算増幅器とを備え、積分器172の出力を積分する積分器173と、入力信号がフィードフォワードパスaより入力される第1の抵抗と積分器172の出力がフィードフォワードパスbより入力される第2の抵抗と積分器173の出力が入力される第3の抵抗と第3の演算増幅器と帰還抵抗とを備えた加算器174と、コンパレータとフリップフロップとを備え、量子化基準信号しきい値と加算器174の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器175と、2つの基準信号Vref、-Vrefを選択する2つの第4のスイッチを備え、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第4のスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC176を備える構成とすることで、パルス密度変調信号を生成する。2次FF型ΔΣ変調回路は、1次FF型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための2つのフェーズ、Ph1フェーズ1とPh2フェーズ2がある。図20において、Ph1と図示したスイッチは、Ph1においてオンし、Ph2と図示したスイッチは、Ph2においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ph1とPh2は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのPh1と一つのPh2が存在する。まず、2次FF型ΔΣ変調回路は、上述のように、エラーアンプ151,152が出力するDC/DC変換回路150の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。Ph1において、入力信号が積分器172の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスaにより直接加算器174に入力される。Ph2において、DAC176の出力信号が積分器172の入力側容量に印加され、DAC176の出力信号に応じた電荷が転送される。ここで、減算器171は、入力側とDAC176の出力が結線されているので、Ph1で入力信号により蓄えた電荷から、Ph2でDAC176の出力信号に応じた電荷を減算した電荷が、積分器172の入力側容量に蓄えられる。つまり、2次FF型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。積分器172の入力側容量の電荷は、Ph2において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、積分器173に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスbにより直接加算器174に入力される。加算器174において、フィードフォワードパスa及びbより伝達された信号と積分器173の出力信号とが加算されて、加算信号が出力される。そして、加算信号は、量子化器175のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、0Vグラウンドである。そして、Ph1になったとき、フリップフロップは、差分積分信号と量子化基準信号しきい値との大小比較結果を1ビットの量子化信号として出力する。つまり、量子化器175は、差分積分信号が0V以上のとき、ハイレベルを出力し、0Vより小さいとき、ローレベルを出力する。量子化信号は、DAC176のスイッチに入力される。DAC176において、量子化信号がハイレベルのとき、基準信号Vrefが選択され、量子化信号がローレベルのとき、基準信号-Vrefが選択される。そして、次のサンプリング周期において、量子化信号をD/A変換した信号は、入力信号から減算器171により減算される。このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。2次FF型ΔΣ変調回路の入力信号が小さくなる誤差が大きくなると、パルス密度は濃くなりパルスの数が増え、大きくなる誤差が小さくなると、パルス密度は薄くなるパルスの数が減る。また、上述した動作により、入力信号が0Vより小さいとき、パルス密度変調信号は、一回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が0Vより大きいとき、パルス密度変調信号は、一回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。以上が、2次FF型ΔΣ変調回路の動作説明である。2次FF型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。また、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されない。つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が0になるような量子化信号、すなわち、パルス密度信号が遅延することなくDC/DC変換回路電圧コンバータ部に反映されるので、量子化信号が反映されるまでの間、DC/DC変換回路が余分に昇圧もしくは降圧することがない。よって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。さらに、ノイズ伝達関数が2次の微分特性を有するので、信号帯域低周波帯域におけるSNDRがさらに高くなるので、1次FF型ΔΣ変調器を用いたスイッチング電源回路よりもリップルが小さくなるという効果を奏する。すなわち、量子化ノイズがより高周波帯域にシェーピングされるため、DC/DC変換回路におけるインダクタと容量とで形成されるリアクタンスフィルタによって、量子化ノイズを減衰させることができる。したがって、スイッチング電源回路の出力信号にリップルはさらに小さくなる。図21a,bは、従来のフィードバックFB型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、2次フィードフォワードFF型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図で、図22a,bは、その拡大図である。図22aに示したFB型ΔΣ変調回路の出力電圧波形のリップルripple;脈動成分が大きいのに対して、図22bに示した2次FF型ΔΣ変調回路の出力電圧波形のリップルが極めて小さいことがわかる。また、図18bに示した1次FF型ΔΣ変調回路の出力電圧波形のリップリよりも、図22bに示した2次FF型ΔΣ変調回路の出力電圧波形のリップルの方が小さいことはわかる。つまり、1次FF型ΔΣ変調回路よりも2次FF型ΔΣ変調回路のリップルの方が改善されていることが分かる。以上は、2次FF型ΔΣ変調回路について説明したが、N次FF型ΔΣ変調回路について、図示していないが以下に説明する。フィードフォワード型ΔΣ変調回路が、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、このN段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して1段目の積分器にフィードバックするデジタル/アナログ変換回路と、入力アナログ信号からデジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第1のフィードフォワードパスと、1段目の積分器からN-1段目までの出力信号を加算器に直接入力する第1乃至第N-1のフィードフォワードパスとを備えている。このように、N次の場合も、1次や2次の場合と同様に、フィードフォワードパスがN個あり、積分器が初段からN段まで、N個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、DACに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。伝達関数は、1次と2次の場合と同様に導かれ、次式となる。YZ=XZ1-Z1NEZすなわち、STFとNTFはそれぞれ以下の式で表される。STF=1NTF=1-Z1Nこの式から分かるように、STFは、遅延がなく、NTFはN次の微分特性を有する。したがって、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。つまり、リップルをさらに低減できるという効果を奏する。以上のように、スイッチング電源回路の高性能化の要求に対して高効率化及び高速過渡応答をΔΣ変調制御により実現でき、小型化及び低コスト化を図るようにし、クロスレギュレーションの影響を小さくした単一インダクタ多出力DC/DC変換回路を備えたスイッチング電源回路を実現することが可能になった。"