第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する変化点識別手段と、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する選択手段とを備えたことを特徴とするタイミング調整回路。第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における変化点を識別する変化点識別手段と、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する遅延信号を選択する選択手段とを備えたことを特徴とするタイミング調整回路。第一の伝搬路を介して並列に与えられる複数pのパルス信号に並行して順次遅延を与え、複数p組の複数Nの遅延信号を生成する遅延手段と、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数p組の複数Nの遅延信号の瞬時値をラッチングし、前記複数p組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する変化点識別手段と、前記複数p組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する1つの遅延信号を選択する選択手段とを備えたことを特徴とするタイミング調整回路。第一の伝搬路を介して並列に与えられる複数pのパルス信号に並行して順次遅延を与え、複数p組の複数Nの遅延信号を生成する遅延手段と、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数p組の複数Nの遅延信号の瞬時値をラッチングし、前記複数p組の複数Nの遅延信号の瞬時値の時系列上における変化点を並行して識別する変化点識別手段と、前記複数p組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する1つの遅延信号を選択する選択手段とを備えたことを特徴とするタイミング調整回路。請求項3または請求項4に記載のタイミング調整回路において、前記信号は、前記第二の伝搬路を介して並列に与えられる複数qの信号であり、前記変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数pq組の複数Nの遅延信号の瞬時値をラッチングし、前記複数pq組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別し、前記選択手段は、前記複数pq組の複数Nの遅延信号から、前記1つの遅延信号を選択することを特徴とするタイミング調整回路。ところで、上述した従来の技術が適用された電子機器や半導体装置では、以下の条件~が確度高く成立しなければ、性能や信頼性が損なわれる可能性が高かった。データとクロック信号との引き渡しに供される配線等の伝搬遅延時間の差や偏差が十分な精度で圧縮される。これらのデータおよびクロックの生成や出力源の特性が高い精度で既定の値に設定される。上記データおよびクロックの生成や出力源の特性が、経年と、温度等の環境条件の変動との双方に対して揃っている。また、これらの条件~は、特に、高速に作動すべきD/Aコンバータの実現を阻む要因であるために、回路やパターンの伝搬所要時間に応じたクロック信号の位相のシフトと、半導体チップ上のレイアウトや配線の制約との何れをも併せて確度高く解消しあるいは大幅に緩和できる技術が強く要望されていた。しかし、上記条件~は、実際には、コスト、実装性、消費電力、熱設計、小型化、軽量化等の制約に阻まれ、容易には実現され難かった。本発明は、伝搬路の配置、経路および特性と、環境条件および経年とに対して安価にかつ柔軟に適応可能なタイミング調整回路を提供することを目的とする。請求項1に記載の発明では、遅延手段は、第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する。選択手段は、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する。すなわち、第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。請求項2に記載の発明では、遅延手段は、第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における変化点を識別する。選択手段は、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する遅延信号を選択する。すなわち、第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。請求項3に記載の発明では、遅延手段は、第一の伝搬路を介して並列に与えられる複数pのパルス信号に並行して順次遅延を与え、複数p組の複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数p組の複数Nの遅延信号の瞬時値をラッチングし、前記複数p組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する。選択手段は、前記複数p組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する1つの遅延信号を選択する。すなわち、第一の伝搬路を介して引き渡されるパルス信号が複数p本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。請求項4に記載の発明では、遅延手段は、第一の伝搬路を介して並列に与えられる複数pのパルス信号に並行して順次遅延を与え、複数p組の複数Nの遅延信号を生成する。変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数p組の複数Nの遅延信号の瞬時値をラッチングし、前記複数p組の複数Nの遅延信号の瞬時値の時系列上における変化点を並行して識別する。選択手段は、前記複数p組の複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点と、前記パルス信号と前記信号との間に確保されるべき遅延量の差との和に、前記時系列上で対応する1つの遅延信号を選択する。すなわち、第一の伝搬路を介して引き渡されるパルス信号が複数p本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。請求項5に記載の発明では、請求項3または請求項4に記載のタイミング調整回路において、前記信号は、前記第二の伝搬路を介して並列に与えられる複数qの信号である。前記変化点識別手段は、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数pq組の複数Nの遅延信号の瞬時値をラッチングし、前記複数pq組の複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を並行して識別する。前記選択手段は、前記複数pq組の複数Nの遅延信号から、前記1つの遅延信号を選択する。すなわち、第一の伝搬路と第二の伝搬路とを介してそれぞれ引き渡されるパルス信号と信号との何れもが複数本あり、しかも、その第一の伝搬路と第二の伝搬路との伝搬遅延時間に差や偏差があり、かつ上記遅延手段、変化点識別手段および選択手段の特性が環境条件、電源電圧、経年等に応じて変化し得る場合であっても、これらの第一の伝搬路と第二の伝搬路とをそれぞれ介して引き渡されるパルス信号と信号との間における時間軸上のズレは、構成が大幅に複雑化することなく安定に低く維持される。本発明が適用されたシステム、装置、回路および半導体装置では、所望の性能、特性および機能が安価にかつ好適に維持される。したがって、本発明が適用されたシステム、装置、回路および半導体装置では、実装、レイアウトおよびコストにかかわる制約に阻まれることなく、高い性能および信頼性が実現される。以下、図面に基づいて本発明の実施形態について詳細に説明する。図1は、本発明の一実施形態を示す図である。図において、第一のブロック10と第二のブロック20とは、共通の半導体チップ上に配置される。第一のブロック10には、第一の回路以下、送信側回路という。11が配置され、その送信側回路11のクロック端子には、クロック信号が入力される。また、送信側回路11の出力には、上記クロック信号に同期した直列のビット列を示すデータ信号が出力される。このようなデータ信号は、第一のブロック10および第二のブロック20と共に共通の半導体チップ上に形成された第一の伝搬路以下、データ伝搬路という。31を介して第二のブロック20に引き渡される。さらに、上記クロック信号は、第一の伝搬路31と同様に、第一のブロック10および第二のブロック20と共に共通の半導体チップ上に形成された第二の伝搬路32以下、クロック伝搬路という。32を介して、その第二のブロック20に引き渡される。一方、第二のブロック20には、以下の要素が配置される。データ伝搬路31を介して引き渡されたデータ信号に所定の処理を施す第二の回路以下、受信側回路という。21所定の段数Nに亘って縦続接続され、かつクロック伝搬路32を介して引き渡されたクロック信号が初段に入力された非反転ゲート221~22N非反転ゲート221~22Nの格段の出力にそれぞれD端子が接続され、かつデータ伝搬路31を介して引き渡されたデータ信号がクロック端子に共通に接続されたD形フリップフロップ231~23NこれらのD型フリップフロップ231~23Nの非反転出力Qにそれぞれ接続された個別の入力端子を有するデコーダ24デコーダ24の出力に接続された制御端子と、非反転ゲート221~22Nの出力に個別に接続された第1ないし第Nの端子と、これらの第1ないし第Nの端子の何れにも接続可能であって受信側回路21のクロック端子に接続された共通接点とを有するセレクタ25図2は、本実施形態の動作タイミングチャートである。以下、図1および図2を参照して本実施形態の動作を説明する。送信側回路11は、クロック信号に同期したデータ信号を生成し、データ伝搬路31を介して第二のブロック20にそのデータ信号を引き渡す。なお、データ信号については、以下では、RZ信号として生成されると仮定する。また、クロック信号は、送信側回路11に入力されつつ、クロック伝搬路32を介して第二のブロック20にも引き渡される。第二のブロック20では、非反転ゲート221~22Nは、上記クロック信号にN段に亘って順次遅延を与えることにより、時間軸上における立ち上がりまたは立ち下がりの時点が異なるN個のクロック信号以下、第1ないし第Nのクロック信号という。を生成する。D型フリップフロップ231~23Nは、受信回路21に入力されるデータ信号の立ち上がりの時点における上記第1ないし第Nのクロック信号の論理値V1~VNをラッチする。デコーダ24は、これらの論理値V1~VNの組み合わせをデコードするクロック信号のデューティー比および周期との相関判定を行うことにより、以下の要件の全てを満たす時点で立ち上がる立ち下がる特定のクロック信号非反転ゲート221~22Nの何れかによって出力されるを識別する。時系列クロック信号の立ち上がりの時点の列上で、上記データ信号の論理値dが0から1に変化した時点図2に後続して立ち上がる図2。受信側回路21がデータ信号を確度高く取り込むために確保されるべきセットアップタイムtsupが確保される図2。セレクタ25は、非反転ゲート221~22Nの内、このようにして識別された時点に対応する何れか1つの非反転ゲート以下、特定の非反転ゲートという。によって出力されるクロック信号以下、特定のクロック信号という。を選択して受信側回路21に与える。すなわち、受信側回路21は、データ伝搬路31とクロック伝搬路32との伝搬遅延時間に相違や偏差があり、あるいはこれらの伝搬遅延時間に温度、電源電圧、経年等とに応じた変動が生じた場合であっても、データ信号に精度よく同期したクロック信号が第一のブロック10から安定に供給される。したがって、本実施形態によれば、以下の項目の如何にかかわらず、受信側回路21は、データ信号に所望の処理を確度高く安定に施すことができる。半導体チップ上における第一のブロック10送信側回路11と第二のブロック20受信側回路21との配置データ伝搬路31とクロック伝搬路31との配置、特性の相違および偏差第一のブロック10と第二のブロック20とにそれぞれ配置された回路および素子の特性とこれらの特性の偏差また、本実施形態によれば、従来例に比べて上記~にかかわる制約が大幅に緩和され、しかも、回路規模が比較的大きいPLL回路やFIFOが備えられることなく構成されるため、従来例に比べて、コスト、実装性、消費電力、熱設計、小型化、軽量化等の制約に阻まれることなく、多様な装置やシステムに柔軟に適用可能となる。なお、本発明では、既述のデータ信号が複数p本のデータ伝搬路を介して引き渡される場合であっても、同様に適用可能である。また、このような場合には、本実施形態は、図1に示す構成に限定されず、例えば、図3に示すように、以下の通りに構成されてもよい。図1に二点鎖線枠で示すタイミングデコーダに代えて、上記複数pのデータ伝搬路に個別に対応した複数のタイミングデコーダ20TD1~20TDpが備えられる。これらのタイミングデコーダ20TD1~20TDpによってそれぞれ出力される第1ないし第Nのクロック信号に個別に対応したNp個の接点を有するセレクタ25Aが、図1に示すセレクタ25に代えて備えられる。上記タイミングデコーダ20TD1~20TDpによって個別に識別されたクロック信号を総合的に勘案することにより、上記Np個のクロック信号タイミングデコーダ20TD1~20TDpによってそれぞれ出力される第1ないし第Nのクロック信号の内、第二の回路21に引き渡されるべき特定のクロック信号を特定すると共に、セレクタ25Aに指示する総合判定部20TJが備えられる。さらに、本実施形態は、既述のクロック信号は、複数p本のデータ伝搬路を介して引き渡されるべきワード、バイト、キャラクタ等の単位に同期したp本の同期信号であってもよい。また、本実施形態では、データ信号に同期し、かつ立ち上がりが適切なクロック信号が受信側回路21に与えられている。しかし、本発明は、このような構成に限定されず、例えば、クロック信号に同期し、かつ前縁後縁の時点が適切であるデータ信号を受信側回路21に与えるためにも、同様に適用可能である。さらに、本発明は、半導体チップ上に配置された異なる回路ブロックの間におけるディジタル信号の引き渡しに限定されず、例えば、以下の何れの間における多様なディジタル信号の引き渡しにも同様に適用可能である。モジュールやパッケージの構成要素として共通のプリント基板上に配置された異なる回路の間シェルフ棚やラック架の構成要素として共通のシェルフや装置に配置された異なるモジュールやパッケージの間また、本実施形態では、データ信号は、クロック信号に同期したRZ信号として送信側回路11から受信側回路21に引き渡されている。しかし、本発明は、このようなデータ信号が既述のRZ信号に代わるNRZ信号やスプリットフェーズ信号マンチェスターコードである場合であっても、同様に適用可能である。さらに、本実施形態は、図1または図3に示す構成に限定されず、例えば、以下に列記する事項の全てまたは任意の一部が当てはまるように構成されてもよい。セレクタ2525Aの接点に与えられる1組の第1ないし第Nのクロック信号が、図1または図3に示すタイミングデコーダに個別に備えられ、かつ縦続接続されたN段の非反転ゲートとは別に備えられたN段の非反転ゲートによって与えられる。図3に示すタイミングデコーダ20TD1~20TDpに個別に備えられ、かつ縦続接続されたN段の非反転ゲートの各段の遅延量が共通に設定され、さらに、セレクタ25Aが図1に示すセレクタ25で代替されると共に、そのセレクタ25に与えられる第1ないし第Nのクロック信号は、タイミングデコーダ20TD1~20TDpの何れか1つに備えられたN段の非反転ゲートによって与えられる。上記、に記載のN段の非反転ゲートの何れも、縦続接続された順序に共通の遅延量必ずしも一定でなくてもよい。を有する。また、本実施形態では、第1のブロック10から第2のブロック20に対する引き渡しの対象は、既述のデータ信号と、そのデータ信号とのビット同期の基準となるクロック信号となっている。しかし、本発明は、このようなデータ信号とクロック信号との対に限定されず、互いの同期関係が所望の精度で担保され、かつ引き渡されるべき多様な複数の信号一部がアナログ信号であったり、アナログ信号がディジタル信号に重畳された信号を含む。の引き渡しにも、同様に適用可能である。さらに、本実施形態では、クロック信号のデューティ比は、図2に示すように50パーセントでなくてもよく、各タイミングデコーダに備えられたデコーダによって行われるデコード処理と、そのデコード処理に基づくクロック信号の識別とが可能であるならば、如何なるものであってもよい。また、本発明は、上述した実施形態に限定されず、本発明の範囲において多様な実施形態の構成が可能であり、構成要素の全てまたは一部に如何なる改良が施されてもよい。