"マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、前記画素アレイの行単位に設けられ、対となる2行間に設けられたゲート線と、前記画素アレイの列単位に設けられ、列ごとに反対極性の電圧を供給する複数のソース線と、前記対となる2行間に設けられ、画素の両側のソース線のいずれかを選択する信号を供給する左右選択線と、直列に接続され、ゲートが前記左右選択線に接続された第1のnチャネルトランジスタおよびpチャネルトランジスタ、およびこれらの接続点と液晶素子間に接続され、ゲートが液晶素子に対応するゲート線に接続された第2のnチャネルトランジスタとを備えたアクティブマトリクス型液晶表示装置。前記直列接続されたnチャネルトランジスタとpチャネルトランジスタは隣接するソース線間に接続されたことを特徴とする請求項1に記載のアクティブマトリクス表示装置。前記直列接続されたnチャネルトランジスタとpチャネルトランジスタは隣接する列の反対導電型トランジスタと直列接続され、これらの接続点とこれら隣接列間に存在するソース線との間に対応する行のゲート線にゲートが接続されたnチャネルトランジスタを備えたことを特徴とする請求項1に記載のアクティブマトリクス表示装置。前記ゲート線は水平走査期間ごとに隣接行に活性状態が移動し、前記左右選択線の状態は列走査期間ごとに交番するように制御されるものであることを特徴とする請求項1ないし3のいずれかに記載のアクティブマトリクス表示装置。マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、前記画素アレイ全体に設けられた対向電極と、前記画素アレイの複数の行単位に設けられたゲート線と、前記画素アレイの複数の列単位に設けられたソース線と、前記ゲート線にゲートが接続され、前記ゲート線が活性化されたときは前記ソース線のうちの選択されたものから対応する前記液晶素子を電圧を印加する薄膜トランジスタ回路と、前記トランジスタと前記液晶素子との接続点と前記対向電極間に設けられた補助容量と、を備え、前記薄膜トランジスタ回路は、各画素について対応するソース線と液晶素子間に複数のトランジスタを直列接続して構成されたことを特徴とするアクティブマトリクス型液晶表示装置。前記ゲート線は、対となる隣接行に対応する2本がゲート線対となって前記隣接行間に配置されたことを特徴とする請求項5に記載のアクティブマトリクス表示装置。前記トランジスタ回路の直列接続された複数のトランジスタは、前記画素アレイにおいて、1つの対角線位置に存在するものは、2つともnチャネルトランジスタ、他の対角線位置に存在するものは1つがnチャネルトランジスタで他の1つがpチャネルトランジスタであり、前記2つのトランジスタの一方のゲートは前記ゲート線対の一方に、2つのトランジスタの他方のゲートは前記ゲート線対の他方にそれぞれ接続されたことを特徴とする請求項6に記載のアクティブマトリクス型液晶表示装置。前記ゲート線対には、前記対となる2行が選択されるときには、その1方は水平走査期間ごとにハイレベルが印加され、他方には1行分の水平走査期間終了後にハイからロウあるいはその逆のレベル変化を生じ、このハイからロウあるいはその逆のレベル変化は垂直走査期間ごとに交換されるような制御が行われるとともに、前記対向電極は、1水平走査期間ごとに低レベルと高レベルとを交番するように制御されることを特徴とする請求項6に記載のアクティブマトリクス型液晶表示装置。マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、前記画素アレイ全体に設けられた対向電極と、前記画素アレイの行単位に設けられ、対となる2行間に設けられたゲート線と、前記画素アレイの列単位に設けられ、列ごとに反対極性の電圧を供給する複数のソース線と、前記対となる2行間に設けられ、画素の両側のソース線のいずれかを選択する信号を供給する左右選択線と、直列に接続され、ゲートが前記左右選択線に接続された第1のnチャネルトランジスタおよびpチャネルトランジスタ、およびこれらの接続点と液晶素子間に接続され、ゲートが液晶素子に対応するゲート線に接続された第2のnチャネルトランジスタと、前記第2のnチャネルトランジスタと前記液晶表示素子との接続点と前記対向電極間に設けられた補助容量とを備えたアクティブマトリクス型液晶表示装置。前記直列接続されたnチャネルトランジスタとpチャネルトランジスタは隣接するソース線間に接続されたことを特徴とする請求項9に記載のアクティブマトリクス表示装置。前記直列接続されたnチャネルトランジスタとpチャネルトランジスタは隣接する列の反対導電型トランジスタと直列接続され、これらの接続点とこれら隣接列間に存在するソース線との間に対応する行のゲート線にゲートが接続されたnチャネルトランジスタを備えたことを特徴とする請求項9に記載のアクティブマトリクス表示装置。前記ゲート線は水平走査期間ごとに隣接行に活性状態が移動し、前記左右選択線の状態は列走査期間ごとに交番するように制御されるものであることを特徴とする請求項9ないし11のいずれかに記載のアクティブマトリクス表示装置。マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、前記画素アレイの複数の行単位に設けられたゲート線と、前記画素アレイの複数の列単位に設けられたソース線と、前記ゲート線にゲートが接続され、前記ゲート線が活性化されたときは前記ソース線のうちの選択されたものから対応する前記液晶素子を電圧を印加する薄膜トランジスタ回路と、前記薄膜トランジスタ回路と前記液晶表示素子の接続ノードに接続された補助容量と、この補助容量に接続された対向電極とを備え、前記対向電極は、前記液晶素子の書き込み中に前記補助容量により多くの電荷が蓄積され、前記書き込み終了後に前記液晶表示素子の接続ノードの電位の絶対値を増加させるようにその電位が変動されるものであることを特徴とするアクティブマトリクス型表示装置。しかしながら、特許文献1に記載のものは、行選択制御は通常と同様に容易であり、ドット反転と同様の画質を得ることはできるが、ゲート配線を1列ごとに2行間で蛇行させなければならず、製造上の困難性があるとともに不要な寄生容量が発生しやすいという問題がある。本発明は、このような従来の問題を解決するためになされたもので、行間あるいは列間反転と同様の制御を行いながら、ドット反転の画質が得られ、かつ製造も容易で、消費電力を低減することのできる液晶表示装置およびその制御方法を提供することを目的とする。本発明の第1の態様によれば、マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、前記画素アレイの行単位に設けられ、対となる2行間に設けられたゲート線と、前記画素アレイの列単位に設けられ、列ごとに反対極性の電圧を供給する複数のソース線と、前記対となる2行間に設けられ、画素の両側のソース線のいずれかを選択する信号を供給する左右選択線と、直列に接続され、ゲートが前記左右選択線に接続された第1のnチャネルトランジスタおよびpチャネルトランジスタ、およびこれらの接続点と液晶素子間に接続され、ゲートが液晶素子に対応するゲート線に接続された第2のnチャネルトランジスタとを備えたアクティブマトリクス型液晶表示装置が提供される。本発明の第2の態様によれば、マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、前記画素アレイ全体に設けられた対向電極と、前記画素アレイの複数の行単位に設けられたゲート線と、前記画素アレイの複数の列単位に設けられたソース線と、前記ゲート線にゲートが接続され、前記ゲート線が活性化されたときは前記ソース線のうちの選択されたものから対応する前記液晶素子を電圧を印加する薄膜トランジスタ回路と、前記トランジスタと前記液晶素子との接続点と前記対向電極間に設けられた補助容量と、を備え、前記薄膜トランジスタ回路は、各画素について対応するソース線と液晶素子間に複数のトランジスタを直列接続して構成されたことを特徴とするアクティブマトリクス型液晶表示装置が提供される。本発明の第3の態様によれば、マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、前記画素アレイ全体に設けられた対向電極と、前記画素アレイの行単位に設けられ、対となる2行間に設けられたゲート線と、前記画素アレイの列単位に設けられ、列ごとに反対極性の電圧を供給する複数のソース線と、前記対となる2行間に設けられ、画素の両側のソース線のいずれかを選択する信号を供給する左右選択線と、直列に接続され、ゲートが前記左右選択線に接続された第1のnチャネルトランジスタおよびpチャネルトランジスタ、およびこれらの接続点と液晶素子間に接続され、ゲートが液晶素子に対応するゲート線に接続された第2のnチャネルトランジスタと、前記第2のnチャネルトランジスタと前記液晶表示素子との接続点と前記対向電極間に設けられた補助容量とを備えたアクティブマトリクス型液晶表示装置が提供される。本発明の第4の態様によれば、マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、前記画素アレイの複数の行単位に設けられたゲート線と、前記画素アレイの複数の列単位に設けられたソース線と、前記ゲート線にゲートが接続され、前記ゲート線が活性化されたときは前記ソース線のうちの選択されたものから対応する前記液晶素子を電圧を印加する薄膜トランジスタ回路と、前記薄膜トランジスタ回路と前記液晶表示素子の接続ノードに接続された補助容量と、この補助容量に接続された対向電極とを備え、前記対向電極は、前記液晶素子の書き込み中に前記補助容量により多くの電荷が蓄積され、前記書き込み終了後に前記液晶表示素子の接続ノードの電位の絶対値を増加させるようにその電位が変動されるものであることを特徴とするアクティブマトリクス型表示装置が提供される。本発明の第1の態様では、ゲート線を液晶表示素子に接続するトランジスタを各画素について複数とし、これを選択的に制御することにより、行間交流制御により行列間交流制御と同じ画質を得ることが可能となり、また、同じ画質ならばクロック周波数を低下させることができるため、消費電力を低下させることができる。本発明の第2及び第3の態様では、ソース線の極性を列ごとに交番させておき、複数のトランジスタから成るトランジスタ回路中でゲート線により駆動されるトランジスタを適宜選択することにより、列間交流制御により行列間制御と同じ画質を得ることが可能となり、また、同じ画質ならばクロック周波数を低下させることができるため、消費電力を低下させることができる。本発明の第4の態様では、薄膜トランジスタ回路と液晶表示素子の接続ノードに接続された補助容量をその対向電極の電位を変動させることにより、液晶素子の書き込み中に補助容量により多くの電荷が蓄積され、書き込み終了後に液晶表示素子の接続ノードの電位の絶対値を増加させるようにその電位を変動させるため、より低い電圧で液晶の書き込みが可能となって消費電力を低下させることができる。以下、図面を参照しながら、本発明の実施の形態のいくつかを詳細に説明する。図1は本発明の第1の実施の形態にかかる液晶表示装置における画素部内の制御回路の構成を示す回路図である。図1には、4行3列分の制御回路が示され、隣接する2行の間には2本1組のゲート線GaNとGbNの組および次のGaN1とGbN1の組が示されている。ここでは、左上の2行2列分の構成につき説明する。液晶1MNはnチャネルトランジスタ3MNおよびこれに直列に接続されたnチャネルトランジスタ5MNを介してソース線SMに接続されており、トランジスタ3MNのゲートはゲート線GaNに、トランジスタ5MNのゲートはゲート線GbNに接続されている。次の行の液晶2MNにはnチャネルトランジスタ4MNおよびこれに直列に接続されたpチャネルトランジスタ6MNを介してソース線SMに接続されており、トランジスタ4MNのゲートはゲート線GaNに、トランジスタ6MNのゲートはゲート線GbNに接続されている。次の列では、液晶1M1Nはnチャネルトランジスタ3M1Nおよびこれに直列に接続されたpチャネルトランジスタ5MNを介してソース線SM1に接続されており、トランジスタ3M1Nのゲートはゲート線GaNに、トランジスタ5M1Nのゲートはゲート線GbNに接続されている。次の行の液晶2M1Nにはnチャネルトランジスタ4M1Nおよびこれに直列に接続されたnチャネルトランジスタ6M1Nを介してソース線SM1に接続されており、トランジスタ4MNのゲートはゲート線GaNに、トランジスタ6MNのゲートはゲート線GbNに接続されている。従来の液晶表示装置では、製法上の制約から、pチャネルトランジスタが用いられることはなかったが、近年低温ポリシリコン技術が用いられるようになった結果、pチャネルトランジスタの形成が可能になったものである。図2および図3はこのような回路においてソース線およびゲート線に印加される電圧波形を示す波形図であり、図3は図2の一垂直走査期間フィールド期間後の電圧波形を示す。図2および図3に示されるように、ソース電位は一水平走査期間ごとに交番する。まず、図2に示すように、ゲート線GaNとGbNが共にハイのときはnチャネルトランジスタ3MNおよびこれに直列に接続されたnチャネルトランジスタ5MNが導通するため液晶1MNに正のソース電圧が印加される。このとき隣接列では次の行の液晶2M1Nに正のソース電圧が印加される。次の水平走査期間では、ゲート線GaNはハイ、ゲート線GbNはロウとなるため、nチャネルトランジスタ5MNが遮断される一方でpチャネルトランジスタ6MNが導通し、液晶2MNには負のソース電圧が印加される。隣接列では、前の行の液晶1M1Nに負のソース電圧が印加される。次の水平走査期間では駆動されるゲート線が次のGaN1とGbN1の組に移行し、以下順次すべてのゲート線で同様の動作が繰り返される。したがって、正のソース電圧が印加される液晶と負のソース電圧が印加される液晶はそれぞれ千鳥配置となる。図3に示す次の垂直走査期間では、ゲート線Gbの電位が反転される。この結果、各液晶に印加される電圧極性は図2の場合とは全く反対になる。このように、各画素内で液晶とゲート配線間に2つのトランジスタを直列に配設し、隣接行および列については一方を2つともnチャネル、他方を2つのうち一つをpチャネルとすることにより、複雑なゲート配線や、特殊な液晶の接続を必要とすることなく、行列間交流型の液晶駆動を行うことができる。図4は、図1に示した構成の変形例を示すもので、ゲート線と液晶の間に3つの直列接続されたトランジスタを設けた構成を採用する。すなわち、図1に示した構成に加えて、nチャネルトランジスタ5MNとソース線SMとの間にnチャネルトランジスタ7MNが接続され、pチャネルトランジスタ6MNとソース線SMとの間にnチャネルトランジスタ8MNが接続されている。追加されたnチャネルトランジスタ7MNおよび8MNのゲートは、トランジスタ3MNおよびトランジスタ4MNのゲートと同様にゲート線GaNに接続されている。このような構成は隣接列でも同様となっている。図4に示した構成では、pチャネルトランジスタは安定に形成可能な2つのnチャネルトランジスタの間に介在するため、誤動作が少ない。図5は図4で追加した2つのトランジスタを1つのトランジスタで兼用させたもので、図4におけるnチャネルトランジスタ7MNは省略され、トランジスタ5MNもトランジスタ8MNに直列接続されている。この実施例では、図4の場合よりもトランジスタの数が一つ少ないにもかかわらず安定動作を期待できる。以上の実施例は行間交流を例にとって説明したが、列間交流の場合にも可能である。図6は列間交流を実現する構成の一例を示す回路図であり、ここではn~n3行m~m2列の構成が示されているが、特にn~n1行m~m1列について詳細に説明する。まずm列n行について見ると、ソース線Smと次列のソース線Sm1の間にnチャネルトランジスタ12mnおよびpチャネルトランジスタ14mnが直列接続され、これらのゲートは左右選択線L/Rに接続されている。トランジスタ12mnとトランジスタ14mnとの接続ノードと液晶11mn間にはnチャネルトランジスタ13mnが接続され、そのゲートはゲート線Gnに接続されている。同じ列の次の行では、ソース線Smと次列のソース線Sm1の間にpチャネルトランジスタ12mn1およびpチャネルトランジスタ14mn1が直列接続され、これらのゲートは左右選択線L/Rに接続されている。トランジスタ12mn1とトランジスタ14mn1との接続ノードと液晶11mn1間にはnチャネルトランジスタ13mn1が接続され、そのゲートはゲート線Gn1に接続されている。隣接するm1列についてはn行では、ソース線Sm1と次列のソース線Sm2の間にnチャネルトランジスタ12m1nおよびpチャネルトランジスタ14m1nが直列接続され、これらのゲートは左右選択線L/Rに接続されている。トランジスタ12m1nとトランジスタ14m1nとの接続ノードと液晶11m1n間にはnチャネルトランジスタ13m1nが接続され、そのゲートはゲート線Gnに接続されている。同じ列の次の行では、ソース線Sm1と次列のソース線Sm2の間にpチャネルトランジスタ12m1n1およびnチャネルトランジスタ14m1n1が直列接続され、これらのゲートは左右選択線L/Rに接続されている。トランジスタ12m1n1とトランジスタ14m1n1との接続ノードと液晶11m1n1間にはnチャネルトランジスタ13m1n1が接続され、そのゲートはゲート線Gn1に接続されている。次にこの回路の制御につき、図7および図8を参照して説明する。図7はある垂直走査期間、図8はその次の垂直走査期間における、左右選択線とゲート線に印加される波形を示す。左右選択線L/Rは液晶に印加されるソース電圧を液晶の左右いずれのソース線から供給を受けるかを決定する信号を供給する。すでに説明したように、2つのソース線間に直列接続されたnチャネルトランジスタとpチャネルトランジスタは行毎に反対位置に配置される。図7に示すように、L/R線がハイであるときには、n行ではトランジスタ12がオンとなって左側のソース線と接続されるのに対し、n1行ではトランジスタ14がオンとなって右側のソース線と接続される。左側のソース線Smには常に正のソース電位が、右側のソース線Sm1には常に負のソース電位が与えられため、液晶11mnにはゲート線Gnがハイのときに正のソース電位が印加され、液晶11mn1にはゲート線Gn1がハイのときに負のソース電位が印加される。隣接列について見ると、同様に左側のソース線から電位を供給されるため、液晶11mm1nには負のソース電位が印加され、液晶11m1n1には正のソース電位が印加される。このように水平走査期間の経過とともに、正電位と負電位の液晶が千鳥状に分布することになる。次に、図8に示すように、左右選択線L/Rをロウにすると、pチャネルトランジスタがオンとなるため、各液晶で接続されるソース線が図7の場合とは左右逆になり、液晶に印加される電位の極性は反転する。このようにして、行間交流の場合と同様に、複雑なゲート配線や、特殊な液晶の接続を必要とすることなく、行列間交流型の液晶駆動を行うことが可能となる。図9は図6に示した実施例の変形例であり、基本構成は図トランジスタ12および14をソース線に接続せずに共通接続し、その共通接続点とソース線との間にnチャネルトランジスタ15を接続し、そのゲートをゲート線に接続したものであり、トランジスタ15、12,13あるいは15,14,13の3つのトランジスタを介する径路で液晶に電圧が印加される。この実施例では図6に示した回路と比べてより誤動作が少なく、リーク電流を減少できることから消費電力をさらに減少させることができる。図10は図1に示した実施態様の更なる変形例を示すもので、図1において説明した基本の4つの画素について示しており、同じ構成要素には同じ参照符号を付けて詳細な説明を省略する。この実施の形態では、左上の画素では、nチャネルトランジスタ3MNと液晶の接続点に接続された補助容量9MNが積極的に利用され、この補助容量の他方側は対向電極CNに接続されている。隣接列においても同様に補助容量9M1Nは対向電極CNに接続されている。また、隣接行においても、同様に補助容量10MNおよび10M1Nの他方側も対向電極CNに接続されている。また、この実施の形態でも図1の場合と同様に、ソース線には水平走査期間ごとに反転した電位が与えられる。図11を参照して、図10の構成における動作を説明する。ゲート線GaおよびGbが共にハイである期間に対向電極CNは一旦負側に引き下げられる。液晶と補助容量の接続ノードをPで表すと、最初の水平走査期間にP1ノードにはソース線SMより電圧が供給され、液晶1MNへの書き込みが行われると共に、補助容量9MNも充電される。次の水平走査期間ではゲート線GbNがロウとなることにより、補助容量9MNに蓄積された電荷が液晶1MNに供給され、P1ノードの電位はさらに上昇する。この現象はキックバックと称される。一方、隣接列の画素では、ゲート線GbNがロウとなってpチャネルトランジスタ5M1Nがオンとなってソース線GbNより負の電圧が供給され、液晶1M1Nへの書き込みが行われるとともに補助容量9M1Nが負側に充電される。この水平走査期間の終了時点で対向電極CNの電位はゼロとなるため、P1ノードの電位はピーク値から少し低下したレベルで安定し、P2ノードの電位は書き込み開始時よりもさらに低下したレベルで安定する。このような動作はいわゆる容量性駆動である。垂直走査期間の終了時にはP1とP2は全く逆の動作を行うことになるが、図11から明らかなように、正側と負側の書き込み開始時の電圧差に比べて安定時の電圧差が大きく、よりコントラストの高い高品位の画質が得られるとともに、同じ画質ならば、ソース線に供給する電圧の絶対値を下げることができ、低消費電力化も実現できる。なお、この実施の形態においては、容量性駆動を隣接部分で共通に行う点に特徴がある。図12は図6で説明した実施例の変形例で、図6と同じ構成要素には同じ参照番号を付してその説明を省略する。図6の構成と異なるところは、ゲート線のレベルに応じてスイッチングされ、左右のソース線のいずれかの電圧を液晶に印加するトランジスタ13と液晶の接続ノードに一端が接続された補助容量16を有していることと、ゲート線が設けられている行間部分の次の行間部分に2本の対向電極が配設されており、この対向電極に補助容量が接続されている点である。具体的には、n行とn1行との間にはこれらに対応した2本の対向電極CnおよびCn1が配設されており、対向電極Cnには補助容量16mnと16mn1とが接続され、対向電極Cn1には補助容量16m1nと16m1n1とが接続されている点である。この構成の動作は基本的に図6の場合と同様で、容量性駆動を組み合わせることによって、さらに低電力消費での列間交流制御で行列間交流制御の場合と同様の画質を得ることができる。以上説明したような容量性駆動を隣接部分で共通に行うことは、図1あるいは図6に示した特殊な制御で行列間交流を実現した構成のみでなく、従来通常に行われている行間交流、列間交流、行列間交流の各制御に適用しても消費電力を減少させることが可能となる。図13は通常の行間交流制御の場合に適用した実施例を示す回路図である。基本となる4つの画素についてのみ説明すると、液晶素子21mnはゲートがゲート線GNに接続されたnチャネルトランジスタ22mnを介してソース線Snされており、トランジスタ22と液晶素子21の接続ノードには補助容量23mnが接続され、他端は対向電極CNに接続されており、この接続関係はこれに隣接する他の3画素でも同じ構成となっている。この実施例では行間交流を行う構成となっており、n行の液晶素子がすべて正側に駆動されるとき、n1行の液晶表示素子はすべて負側に駆動される。そして、2つの行で共通に補助電極に接続された対向電極に対して特殊な駆動を行っている。図14はこのような対向電極に対する駆動の様子を示すもので、最初の水平走査期間の間、n行の液晶素子を正側に駆動するためにn行のトランジスタを導通するようにゲート線GNにハイ電圧が供給され、対向電極CNでは基準レベルよりも引き下げておく。これによりP1ノードのレベルが上昇して液晶素子への書き込みが行われると共に補助容量23MNが充電される。この期間、N1行ではノードP2のレベルが低下する。次の水平走査期間では、ゲート線GN1にハイ電圧が供給されるが、対向電極CNのレベルも正側に反転させる。これにより、P1ノードの電位はさらに上昇すると共に、P2ノードの電位は負側の書き込み電位となり、補助容量23MN1も負側に充電される。このため、ゲート線GN1が基準電位に戻ったときに補助容量23MN1はP2電位をさらに低下させる。垂直走査期間経過後ゲート線GN、GN1には先に説明したのと同様なハイレベル信号が現れるが、今度はP2が正側、P1が負側に駆動される。このように対向電極の電位をゲート線の選択に同期させて振らせることにより、補助容量の充電を利用して液晶駆動ノードの電位を大きく変化させることができ、逆に同じ振幅ならば全体の電位を低下させて消費電力を低下させることができる。図15は列間交流制御に適用した実施例を説明する回路図である。図13の場合との違いは、2行1列ごとに対向電極の制御が分割されている点である。すなわち、図15に示すように、m列のn行およびn1行の画素部の補助容量23mnと23mn1は対向電極CNに接続され、m1列のn行およびn1行の画素部の補助容量23m1nと23m1n1は対向電極CN1に接続されている。この構成の動作は図16で説明されており、ゲート線GNをハイにすることによりノードP1のレベルを上昇させると共にノードP2のレベルを低下させることによってそれぞれ液晶素子への書き込みを行い、次の水平走査期間ではゲート線GN1をハイにすることによりノードP3のレベルを上昇させると共にノードP4のレベルを低下させてそれぞれ液晶素子の書き込みを行う。この時点で対向電極CNの電位を上昇させ、対向電極CN1の電位を低下させることにより、すでにハイレベルにあるノードP1およびP3の電位はさらに上昇し、すでにローレベルにあるノードP2およびP4の電位はさらに低下する。垂直走査期間経過後ゲート線GNGN1にハイレベルを与えることにより、列単位で正負を交換する列間交流が実現できる。図17は行列間交流制御に適用した実施例を説明する回路図である。この構成自体は図15と全く同じであるので、詳細な説明は省略する。図18はその動作を示す波形図であり、図16の列間交流の場合との相違は、ゲート線の活性化に同期させて対向電極の極性を正負間で交換している点である。これによる液晶素子接続ノードの電位変化は図11で説明したのと全く同じである。以上のように、液晶素子とその選択トランジスタの接続ノードに接続された補助容量を対向電極の電圧制御により充放電させることにより、より低い動作電圧で確実な液晶への書き込みが可能になる。以上の説明した各実施例は限定的なものではなく、本発明の精神を逸脱することなく、当業者が想到できるあらゆる変形例にも適用できるものである。"