表面を第1面とする半導体基板と、前記半導体基板の前記第1面側に設けられた溝部と、前記溝部の側面の一つである第2面に面し、少なくとも一部が前記第1面および前記第2面の交線と平行な方向に延在する第1導電型のソース領域と、前記溝部のうち前記第2面と反対の第3面に面し、少なくとも一部が前記第1面および前記第3面の交線と平行な方向に延在して設けられ、前記ソース領域よりも低濃度の第1導電型のドリフト領域と、前記ドリフト領域を介して前記溝部の反対側に位置し、前記ドリフト領域と接するように設けられ、前記ドリフト領域よりも高濃度の第1導電型のドレイン領域と、前記半導体基板に設けられ、平面視で前記ソース領域と前記ドリフト領域で挟まれたチャネル領域と、前記溝部の前記側面のうち前記第2面および前記第3面に交わる方向の面である第4面と接するとともに、前記第1面上のうち少なくとも前記チャネル領域と接するように設けられた第1ゲート絶縁層と、前記第1ゲート絶縁層上に設けられたゲート電極と、を備え、前記溝部は前記ドリフト領域よりも深く形成されている半導体装置。請求項1に記載の半導体装置において、前記第1面および前記第2面の交線と平行な方向に直列に配置され、互いに離間して設けられた複数の前記溝部を備え、前記チャネル領域は、隣接する前記溝部の間に形成されている半導体装置。請求項1または2に記載の半導体装置において、前記ゲート電極に接し、平面視で前記ドリフト領域と重なるように設けられたフィールドプレート電極をさらに備え、前記第1ゲート絶縁層のうち、前記ドリフト領域上に接する部分の膜厚は、前記チャネル領域上に接する部分よりも厚い半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記ゲート電極は、前記溝部の前記第3面から離間して設けられている半導体装置。請求項4に記載の半導体装置において、前記第3面と接し、前記第1ゲート絶縁層よりも厚い第2ゲート絶縁層をさらに備える半導体装置。請求項4に記載の半導体装置において、前記第1ゲート絶縁層はさらに前記第3面に接して設けられ、前記第1ゲート絶縁層のうち前記第3面側と接する第2ゲート絶縁層をさらに備える半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記半導体基板の前記第1面側に設けられ、平面視で前記ドリフト領域と重なるように設けられ、前記第3面から離間して設けられた素子分離領域をさらに備え、前記ドリフト領域は、前記素子分離領域のうち前記第3面側の側面および底面と接している半導体装置。請求項1~7のいずれか一項に記載の半導体装置において、前記半導体基板の前記第1面側に設けられた素子分離領域をさらに備え、前記溝部の深さは前記素子分離領域と等しい半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、前記半導体基板の少なくとも前記第1面側は、III族窒化物半導体層であり、前記ソース領域、前記チャネル領域、前記ドリフト領域および前記ドレイン領域は、前記III族窒化物半導体層に形成されている半導体装置。請求項9に記載の半導体装置において、前記チャネル領域の不純物濃度は、1×10-16atoms/cm3以下である半導体装置。請求項9または10に記載の半導体装置において、前記III族窒化物半導体層は、真性半導体である半導体装置。請求項9~11のいずれか一項に記載の半導体装置において、前記ソース領域、前記ドリフト領域および前記ドレイン領域は、n型であり、当該n型の不純物は、Siである半導体装置。請求項12に記載の半導体装置において、前記III族窒化物半導体層のうち、前記ソース領域および前記ドレイン領域の間に位置する部分には、p型の不純物領域が形成されていない半導体装置。請求項8~13のいずれか一項に記載の半導体装置において、前記半導体基板のうち、前記III族窒化物半導体層は、下地基板上に設けられ、当該下地基板は、Si基板、サファイア基板、SiC基板またはGaN基板である半導体装置。請求項8~14のいずれか一項に記載の半導体装置において、前記ソース領域から前記ドレイン領域に向かう方向は、[2-1-10]方向または[01-10]方向である半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、前記半導体基板は、Si基板である半導体装置。請求項16に記載の半導体装置において、前記ソース領域から前記ドレイン領域に向かう方向は、[100]方向または[110]方向である半導体装置。半導体基板の第1面側に、溝部を形成する溝部形成工程と、前記溝部の側面の一つである第2面に面し、少なくとも一部が前記第1面および前記第2面の交線と平行な方向に延在する位置に、第1導電型の不純物を注入してソース領域を形成する工程と、前記溝部のうち前記第2面と反対の第3面から離間する位置に、第1導電型の不純物を注入してドレイン領域を形成する工程と、前記ドレイン領域と接するとともに前記第3面に面し、少なくとも一部が前記第1面および前記第3面の交線と平行な方向に延在する位置に、前記ソース領域および前記ドレイン領域よりも低濃度の第1導電型の不純物を注入して、ドリフト領域を形成する工程と、前記溝部の前記側面のうち前記第2面と前記第3面に交わる方向の面である第4面と接するとともに、前記第1面上のうち少なくとも平面視で前記ソース領域と前記ドリフト領域で挟まれたチャネル領域と接するように、第1ゲート絶縁層を形成する工程と、前記第1ゲート絶縁層上にゲート電極を形成する工程と、を備え、前記溝部形成工程において、前記溝部を前記ドリフト領域よりも深く形成する半導体装置の製造方法。しかし、上記した特許文献に記載の技術では、半導体装置を高耐圧化させるために不十分であった。本発明によれば、表面を第1面とする半導体基板と、前記半導体基板の前記第1面側に設けられた溝部と、前記溝部の側面の一つである第2面に面し、少なくとも一部が前記第1面および前記第2面の交線と平行な方向に延在する第1導電型のソース領域と、前記溝部のうち前記第2面と反対の第3面に面し、少なくとも一部が前記第1面および前記第3面の交線と平行な方向に延在して設けられ、前記ソース領域よりも低濃度の第1導電型のドリフト領域と、前記ドリフト領域を介して前記溝部の反対側に位置し、前記ドリフト領域と接するように設けられ、前記ドリフト領域よりも高濃度の第1導電型のドレイン領域と、前記半導体基板に設けられ、平面視で前記ソース領域と前記ドリフト領域で挟まれたチャネル領域と、前記溝部の前記側面のうち前記第2面および前記第3面に交わる方向の面である第4面と接するとともに、前記第1面上のうち少なくとも前記チャネル領域と接するように設けられた第1ゲート絶縁層と、前記第1ゲート絶縁層上に設けられたゲート電極と、を備え、前記溝部は前記ドリフト領域よりも深く形成されている半導体装置が提供される。本発明によれば、半導体基板の第1面側に、溝部を形成する溝部形成工程と、前記溝部の側面の一つである第2面に面し、少なくとも一部が前記第1面および前記第2面の交線と平行な方向に延在する位置に、第1導電型の不純物を注入してソース領域を形成する工程と、前記溝部のうち前記第2面と反対の第3面から離間する位置に、第1導電型の不純物を注入してドレイン領域を形成する工程と、前記ドレイン領域と接するとともに前記第3面に面し、少なくとも一部が前記第1面および前記第3面の交線と平行な方向に延在する位置に、前記ソース領域および前記ドレイン領域よりも低濃度の第1導電型の不純物を注入して、ドリフト領域を形成する工程と、前記溝部の前記側面のうち前記第2面と前記第3面に交わる方向の面である第4面と接するとともに、前記第1面上のうち少なくとも平面視で前記ソース領域と前記ドリフト領域で挟まれたチャネル領域と接するように、第1ゲート絶縁層を形成する工程と、前記第1ゲート絶縁層上にゲート電極を形成する工程と、を備え、前記溝部形成工程において、前記溝部を前記ドリフト領域よりも深く形成する半導体装置の製造方法が提供される。本発明によれば、溝部がドリフト領域よりも深く形成されている。ゲート電極は、第1ゲート絶縁層を介して、溝部の第4面、および半導体基板の第1面上のうち平面視でチャネル領域と重なるように設けられている。これにより、溝部のうちドリフト領域よりも深い部分まで、ゲート電極によるポテンシャルが形成される。このゲート電極によるポテンシャルによって、ソース領域およびドレイン領域の間の電界がドリフト領域からチャネル領域に回り込むことを抑制することができる。したがって、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。本発明によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1~図5を用い、第1の実施形態に係る半導体装置10について説明する。この半導体装置10は、以下の構成を備えている。溝部300は、半導体基板100の第1面31側に設けられている。第1導電型のソース領域110は、溝部300の側面の一つである第2面32に面し、少なくとも一部が第1面31および第2面32の交線と平行な方向に延在している。第1導電型のドリフト領域140は、溝部300のうち第2面32の反対の第3面33に面し、少なくとも一部が第1面31および第3面33の交線と平行な方向に延在して設けられており、ソース領域110よりも低濃度に形成されている。第1導電型のドレイン領域120は、ドリフト領域140を介して溝部300の反対側に位置し、ドリフト領域140と接するように設けられ、ドリフト領域140よりも高濃度に形成されている。チャネル領域130は、半導体基板100に設けられ、平面視でソース領域110とドリフト領域140で挟まれた領域に形成されている。第1ゲート絶縁層200は、溝部300の側面のうち第2面32と第3面33に交わる方向の面である第4面34と接するとともに、第1面31上のうち少なくともチャネル領域130と接するように設けられている。ゲート電極400は、第1ゲート絶縁層200上に設けられている。また、溝部300はドリフト領域140よりも深く形成されている。以下、詳細を説明する。まず、図1を用い、半導体装置10の概略について、説明する。図1は、第1の実施形態に係る半導体装置10の構成を示す鳥瞰図である。図1のように、半導体装置10は、横型MOSFETである。この半導体装置10は、たとえば、10V以上1000V未満の電圧が印加される電源用ICとして用いられる。具体的には、半導体装置10は、たとえば、コンピュータ、車載用電子機器、民生用電子機器または通信機器などの電源ICに用いられる。また、後述するドリフト領域140のうちソース領域110からドレイン領域120に向かう方向の長さ、不純物濃度等の構成によっては、1000V以上の高電圧が印加することが可能な電力機器および輸送機器向け等の電力変換機にも用いることができる。ここで、半導体基板100の表面を第1面31とする。第1の実施形態では、たとえば、半導体基板100の少なくとも第1面31側は、III族窒化物半導体からなるIII族窒化物半導体層104である。半導体基板100は、たとえば、下地基板102と、III族窒化物半導体からなるIII族窒化物半導体層104とを備えている。III族窒化物半導体層104は、下地基板102の第1面31上に設けられている。下地基板102は、たとえば、Si基板、サファイア基板、SiC基板またはGaN基板バルクGaN基板である。好ましくは、下地基板102は、たとえば、Si基板である。これにより、半導体装置10を製造する際に、Si系の半導体製造装置を流用することができる。下地基板102とIII族窒化物半導体層104との間には、バッファ層不図示が設けられていてもよい。バッファ層は、下地基板102とIII族窒化物半導体層104との格子定数の差に基づいて、適切な材料が用いられる。具体的には、バッファ層は、たとえば、AlGaN層、またはその積層構造である。半導体基板100の第1面31側、すなわちIII族窒化物半導体層104には、ソース領域110、チャネル領域130後述、ドリフト領域140、およびドレイン領域120が形成されている。これにより、横型MOSFETが形成されている。ここで、III族窒化物半導体は、Si系の半導体装置と比較して、高い耐圧性と、飽和ドリフト速度を有している。これにより、高耐圧で低損失なスイッチング素子を形成することができる。具体的には、III族窒化物半導体層104は、たとえば、GaN層である。また、III族窒化物半導体層104の面方位のうち、半導体基板100の法線方向第1面31の面方位は、たとえば0001c-面である。ここで、III族窒化物半導体層104にFETが形成されている場合、当該FETは、nチャネル型である。ただし、pチャネル型であってもよい。III族窒化物半導体層104は、たとえば、真性半導体である。言い換えれば、III族窒化物半導体層104のうち、ソース領域110、ドリフト領域140、およびドレイン領域120以外の領域には、不純物が注入されていない。すなわち、当該領域には、p型不純物領域が形成されていない。また、少なくともチャネル領域130の不純物濃度は、たとえば、1×1016atoms/cm3以下である。このような場合に、後述する半導体装置10の構成を備えていることにより、顕著に高耐圧化させることができる。また、ソース領域110、ドリフト領域140、およびドレイン領域120は、たとえば、n型である。すなわち、上記した第1導電型とは、たとえばn型である。当該n型の不純物は、たとえば、Siである。これにより、III族窒化物半導体層104において、容易にnチャネル型FETを形成することができる。なお、以下において、半導体基板100とした場合には、特に断りのない限り、半導体基板100のうちのIII族窒化物半導体層104であることを含んでいる。また、第1導電型は、n型であるとする。ここで、溝部300は、半導体基板100の第1面31側に形成されている。また、溝部300は、たとえば、矩形状である。溝部300の側面のうち、ソース領域110側の面を第2面32とする。また、第2面32と反対側の面であり、ドリフト領域140側の面を第3面33とする。さらに、第2面32および第3面33に交わる方向の面を第4面34とする。なお、第4面34は、対向する二つの面をともに第4面34であるとする。そのほか、溝部300は、たとえば、台形状、ひし形または多角形状であってもよい。この場合、第2面32、第3面33または第4面34がそれぞれ複数あってもよい。その場合、それぞれの面は、隣接する不純物領域またはチャネル領域130によって定義されるものとする。半導体基板100には、第2面32に面するように、ソース領域110が形成されている。一方、第3面33側には、ドリフト領域140およびドレイン領域120がこの順で形成されている。第1ゲート絶縁層200は、たとえば、溝部300の内部、および第1面31上に設けられている。また、ゲート電極400は、第1ゲート絶縁層200を介して、溝部300の第4面34、および半導体基板100の第1面31上のうち平面視でチャネル領域130と重なるように設けられている。この点については、さらに次において説明する。次に、図2を用い、半導体装置10の各構成について詳細を説明する。図2は、第1の実施形態に係る半導体装置10の構成を示す図である。図2aは、半導体基板100の第1面31側から見た、半導体装置10の構成を示す上面図である。そのうち、太実線は、溝部300を示している。また、図2a中において第1ゲート絶縁層200は省略している。図2bは、図1または図2aの矢印側から見たB-B線断面図である。図2cは、図1または図2aのA-A線断面図である。図2c中において、ドリフト領域140の下限を点線で示している。図2aのように、n型のソース領域110は、溝部300の第2面32に面し、少なくとも一部が第1面31および第2面32の交線と平行な方向に延在している。ここでいうソース領域110が第2面32に面している状態とは、ソース領域110のうち溝部300側の側面が、第2面32に面している対向していることをいう。すなわち、ソース領域110が第2面32に面している状態とは、たとえば、ソース領域110が第2面32と接している状態を含む。また、当該状態とは、たとえば、ソース領域110が第2面32から離間して、当該第2面32に対向している状態であってもよい。また、当該状態とは、ソース領域110のうち溝部300側の全側面が第2面32に面していない状態であってもよく、ソース領域110のうち溝部300側の一部が第2面32に面している状態であればよい。また、ここでいうソース領域110のうち、少なくとも一部が第1面31および第2面32の交線と平行な方向に延在している状態とは、ソース領域110のうち全体が第1面31および第2面32の交線と平行な方向に延在している状態だけでなく、ソース領域110のうち一部が第1面31および第2面32の交線と平行な方向に延在している状態を含んでいる。ソース領域110は、平面視で第2面32に垂直な方向に延在していてもよい。また、溝部300が平面視でソース領域110側に入り込んでいてもよい。ドリフト領域140は、溝部300の第3面33に面し、少なくとも一部が第1面31および第3面33の交線と平行な方向に延在している。ここでいうドリフト領域140が第3面33に面している状態とは、上述したように、ソース領域110と第2面32との関係と同様である。また、ドレイン領域120のうち、少なくとも一部が第1面31および第3面33の交線と平行な方向に延在している状態についても、上述したように、ソース領域110と、第1面31および第2面32の交線との関係と同様である。ここでは、n型のドリフト領域140は、たとえば、平面視でソース領域110から溝部300の幅だけ離間して設けられている。一方で、溝部300は、平面視でドリフト領域140の一部にまで入り込んでいてもよい。言い換えれば、ドリフト領域140のうちソース領域110側の端部は、平面視で溝部300の第3面33よりもソース領域110側に配置されていてもよい。半導体基板100のうち平面視でソース領域110およびドリフト領域140に挟まれた領域には、チャネル領域130が形成されている。ここでいうチャネル領域130とは、ソース領域110とドリフト領域140との間でキャリアが伝導する領域のことをいう。n型のドレイン領域120は、ドリフト領域140を介して溝部300の反対側に位置している。また、ドレイン領域120は、ドリフト領域140と接している。反対に、ドレイン領域120が、直接、チャネル領域130に接する部分はない。また、半導体基板100の少なくとも第1面31側がIII族窒化物半導体層104である場合、ソース領域110からドレイン領域120に向かう方向は、[2-1-10]方向または[01-10]方向である。ここでは、ソース領域110からドレイン領域120に向かう方向とは、いわゆるチャネル長方向である。または、第1の実施形態では、ソース領域110からドレイン領域120に向かう方向とは、溝部300の第4面34と平行な方向である。後述するように、溝部300は、半導体基板100の第1面31側をエッチングすることにより形成されている。このように結晶軸方位と平行に溝部300の側面を形成することにより、III族窒化物半導体層104に、容易に矩形状の溝部300を形成することができる。また、原子レベルで平坦な第4面34を形成することができる。したがって、後述するゲート電極400による電界が溝部300の第4面34において局所的に集中することを抑制することができる。ゲート電極400は、第1ゲート絶縁層200を介して、溝部300の第4面34、および半導体基板100の第1面31上のうち平面視でチャネル領域130と重なるように設けられている。なお、ゲート電極400は溝部300の内部全体に設けられていてもよい。ここでは、ゲート電極400は、たとえば、溝部300の第2面32、第3面33、第4面34および底面上に設けられている。また、ゲート電極400の材料は、たとえば、Alおよび/またはTiNである。チャネル領域130のうち、ソース領域110からドリフト領域140に向かう方向の長さは、所望のオン抵抗、オフ抵抗またはドレインソース間電流の大きさなどによって決定される。具体的には、チャネル領域130のうちソース領域110からドリフト領域140に向かう方向の長さは、たとえば、100nm以上10μm未満である。ドリフト領域140のうちソース領域110からドレイン領域120に向かう方向の長さについても、所望のオン抵抗、オフ抵抗またはドレインソース間電流の大きさなどによって決定される。具体的には、ドリフト領域140のうち、ソース領域110からドレイン領域120に向かう方向の長さは、たとえば、100nm以上10μm未満である。図2bのように、ソース領域110は、たとえば、平面視だけでなく深さ方向においても、溝部300の第2面32と接している。ここで、ソース領域110等の不純物が導入された領域は、たとえば、n型不純物をイオン注入することにより形成されている。また、ここでいうソース領域110等の不純物が導入された範囲は、半導体基板100のうち不純物濃度が1×1016atoms/cm3以上である領域をいう。言い換えれば、不純物が導入された範囲は、半導体基板100の不純物濃度に対して、10倍以上高い濃度である領域をいう。なお、当該領域の不純物濃度が半導体基板100の不純物濃度に対して差が無い場合は、不純物が導入された範囲は最も不純物濃度が高い場所を頂点としたガウス分布であると仮定したときに頂点からσまでここでのσは標準偏差の意の領域であってもよい。なお、上記した不純物が導入された範囲の定義は、ソース領域110、ドリフト領域140、およびドレイン領域120について適用される。また、当該定義は、不純物が導入された領域のうち、上記した平面視での長さ、半導体基板100の第1面31と垂直の方向における深さに対して適用される。ドリフト領域140も、たとえば、平面視だけでなく深さ方向においても、溝部300の第3面33と接している。ドリフト領域140は、ソース領域110よりも低濃度に形成されている。ここで、ドリフト領域140の下限は、たとえば、ドリフト領域140の不純物濃度が第1面31側の不純物濃度よりも104以上低い位置である。また、ドリフト領域140は、たとえば、ソース領域110よりも浅く形成されている。具体的には、ドリフト領域140の深さは、たとえば100nm以上500nm未満である。また、溝部300は、ドリフト領域140よりも深く形成されている。これにより、後述するように、溝部300のうちドリフト領域140よりも深い部分まで、ゲート電極400により電界が形成される。したがって、ドリフト領域140からチャネル領域130に回り込んで延びる電界を抑えることができる。なお、溝部300は、たとえば、ソース領域110に比較しても深く形成されていてもよい。また、溝部300は、たとえば、ドリフト領域140よりも1.5倍以上深く形成されていることが好ましい。具体的には、溝部300の深さは、たとえば150nm以上750nm未満である。これにより、さらに確実に、上記した回り込み電界を抑制することができる。溝部300の第2面32および第3面33は、たとえば第1面31に対して垂直に設けられている。これにより、平面視でのチャネル領域130の面積を小さくすることができる。なお、溝部300の第2面32および第3面33は、第1面31に対して鋭角または鈍角で接していてもよい。ドレイン領域120は、たとえば、ドリフト領域140よりも深く形成されている。一方で、後述するように、ドレイン領域120は、ドリフト領域140よりも浅く形成されていてもよい。また、ドレイン領域120は、ソース領域110と同様にして、ドリフト領域140よりも不純物濃度が高い。ソース領域110およびドレイン領域120の不純物濃度は、ドリフト領域140よりも10倍以上高いことが好ましい。具体的には、ソース領域110およびドレイン領域120の不純物濃度が1×1021atoms/cm3以上であるとき、ドリフト領域140の不純物濃度は1×1020atoms/cm3未満であることが好ましい。これにより、ソースドレイン間電圧によって電界が集中することを抑制することができる。図2cのように、第1ゲート絶縁層200は、溝部300の側面のうち第4面34と接するとともに、第1面31上のうち少なくともチャネル領域130と接するように設けられている。ここで、第4面34が複数ある場合は、第1ゲート絶縁層200の一部が第4面34に接していればよい。また、上述のように、ゲート電極400は、第1ゲート絶縁層200上に設けられている。また、ゲート電極400は、溝部300の第2面32、第3面33および第4面34に直接接していない。図2bのように、第1ゲート絶縁層200は、たとえば、さらに溝部300の第2面32および第3面に接して設けられていてもよい。これにより、ゲート電極400が、直接、ソース領域110およびドリフト領域140に接することがない。すなわち、ゲート電極による電界によって、ゲートドリフト間で電流がリークすることを抑制することができる。ここでは、第1ゲート絶縁層200は、たとえば、第1面31、溝部300の第2面32、第3面33、第4面34および底面に接して設けられている。言い換えれば、たとえば、ソース領域110またはドリフト領域140は、第1ゲート絶縁層200を介してゲート電極400と接している。ここで、第1ゲート絶縁層200は、たとえば、スパッタにより形成されたSiO2、SiN、Al2O3である。そのほか、ゲート絶縁層200は、Ta2O5などの高誘電率材料により形成されていてもよい。ここでは、溝部300は、たとえば、複数形成されている。複数の溝部300は、たとえば、第1面31および第2面32の交線と平行な方向に配置され、互いに離間して設けられている。チャネル領域130は、隣接する溝部300の間に形成されている。言い換えれば、複数の溝部300は、チャネル幅方向に並んで配置されている。ここでいうチャネル幅方向とは、第2面32と平行の方向である。または、チャネル幅方向とは、半導体基板100の第1面31と平行で、且つ、ソース領域110およびドレイン領域120間の距離が最小となる方向のことである。このように、チャネル幅方向には、溝部300が形成された部分と、溝部300が形成されていない部分とが設けられている。これにより、溝部300のうちドリフト領域140よりも深い部分を複数形成することにより、ドリフト領域140からチャネル領域130に回り込んで延びる電界を抑える部分を増加させることができる。すなわち、ドリフト領域140からチャネル領域130に回り込んで延びる電界を抑制する効果を向上させることができる。溝部300のうちチャネル幅方向の幅は100nm以上500nm未満である。当該幅が上記下限値以上であることにより、確実に電界を抑制する効果を得ることができる。また、当該幅が上記上限値未満であることにより、溝部300が設けられていることによってオン抵抗が高くなることを抑制することができる。また、溝部300が複数設けられている場合、溝部300の間隔は100nm以上500nm未満である。当該幅が上記下限値以上であることにより、溝部300の間隔が狭いことによってオン抵抗が高くなることを抑制することができる。また、当該幅が上記上限値未満であり、且つ、溝部300が隣接して設けられていることにより、さらに電界を緩和させることができる。次に、図3および図4を用い、半導体装置10の全体構造について説明する。図3は、第1の実施形態に係る半導体装置の構成を示す平面図である。図4は、第1の実施形態に係る半導体装置の構成を示す断面図である。そのうち、図4aは、図3のC-C線断面図である。また、図4bは、図3のD-D線断面図である。図3のように、ソース電極440およびドレイン電極460の配線は、たとえば、平面視で櫛歯型に設けられ、それぞれ離間して交互に設けられている。ゲート電極400は、たとえば、平面視で櫛歯型に設けられ、ソース電極440およびドレイン電極460の間に設けられている。ゲート電極400は、ソース電極440およびドレイン電極460とそれぞれ離間して設けられている。また、矩形状の溝部300は、平面視でゲート電極400と平行に並んで形成されている。半導体基板100の第1面31側には、素子分離領域280が設けられている。素子分離領域280は、たとえば、複数の素子領域を区画するために設けられている。ここでは、たとえば、平面視で上記横型MOSFETが形成された領域を囲むように設けられている。同一の半導体基板100のうち他の素子領域に、制御用ICが形成されていてもよい。また、素子分離領域280の深さは溝部300と等しくてもよい。これにより、溝部300と素子分離領域280を同時に形成することができる。すなわち製造工程を簡略化することができる。素子分離領域280は、たとえば、STIShallowTrenchIsolationである。具体的には、素子分離領域280は、たとえばSiO2である。または、素子分離領域280は、たとえば、半導体基板100を高抵抗化する不純物を注入して活性化させない方法により形成してもよい。ここでいう半導体基板100を高抵抗化する不純物とは、電子およびホールの両方を補償する不純物のことである。図4aは、溝部300が形成された領域を示している。図4aのように、ゲート電極400および第1ゲート絶縁層200を覆うように、第1層間絶縁層520が設けられていてもよい。第1層間絶縁層520は、たとえば、SiO2、SiN、SiON、SiOC、SiOCH、SiCOHまたはSiOFなどである。ソース電極440およびドレイン電極460は、たとえば、一端が半導体基板100の第1面31と接するビア符号不図示と、当該ビアの他端と下面が接する配線符号不図示と、を備えている。ソース電極440のビアは、平面視でソース領域110と重なるように設けられ、第1層間絶縁層520、第1ゲート絶縁層200を貫通してソース領域110に接続している。また、ドレイン電極460のビアは、平面視でドレイン領域120と重なるように設けられ、第1層間絶縁層520、第1ゲート絶縁層200を貫通してドレイン領域120に接続している。ここでは、ソース電極440およびドレイン電極460の配線は、たとえば、同一の配線層に形成されている。また、ソース電極440、ドレイン電極460の材料は、たとえば、AlまたはTiNなどである。一方で、ゲート電極400の配線符号不図示は、紙面と垂直の方向に延伸している。当該ゲート電極400の配線は、たとえば、ソース電極440およびドレイン電極460の配線が設けられた配線層と異なる配線層に形成されている。なお、図1および図2では、ドレイン領域120は、たとえば、ドリフト領域140よりも深く形成されている場合を示したが、図4のように、ドレイン領域120は、たとえば、ドリフト領域140よりも浅く形成されていてもよい。このとき、たとえば、ドレイン領域120の下面は、ドリフト領域140と接している。また、ドリフト領域140は、平面視でドレイン領域120と重なるように設けられている。なお、ドレイン領域120の深さに関わらず、ドレイン領域120が溝部300またはチャネル領域130に接する部分は形成されていない。図4bは、溝部300が形成されていない領域を示している。図4bのように、第1ゲート絶縁層200は、半導体基板100の第1面31の全体に形成されている。溝部300が形成されていない部分のうち、ソース領域110およびドリフト領域140の間に、チャネル領域130が形成されている。ゲート電極400は、平面視でチャネル領域130と重なるように設けられている。次に、図5を用い、第1の実施形態に係る半導体装置10の回路について説明する。図5は、第1の実施形態に係る半導体装置10の構成を示す回路図である。図5のように、第1の実施形態の半導体装置10は、たとえば、DC―DCコンバータである。この回路は、たとえば、降圧型のコンバータである。この半導体装置10は、たとえば、DC-DCコントローラIC800、2つのnチャネルFET11、インダクタ820およびコンデンサ840を備えている。2つのnチャネルFET11は、VINとGNDとの間に直列に接続されている。また、このnチャネルFET11は、たとえば、図1で示されたFETである。nチャネルFET11のゲート電圧は、DC-DCコントローラIC800によって制御されている。2つのnチャネルFET11の間からは、インダクタ820を介してVOUTが取り出される。なお、インダクタ820とVOUTとの間は、コンデンサ840を介してGNDに接続されている。また、DC-DCコントローラIC800は、たとえば、VINから入力されたDC信号をパルスに変換する。変換したパルスにより、nチャネルFET11は、インダクタ820にエネルギーを蓄え、次いでそのエネルギーをVOUTに放出するという動作を交互に繰り返す。第1の実施形態によれば、nチャネルFET11は、安定的にスイッチング機能を発揮することができる。次に、図6~図12を用い、第1の実施形態に係る半導体装置10の製造方法について説明する。図6~図12は、第1の実施形態に係る半導体装置10の製造方法を説明するための鳥瞰図である。第1の実施形態に係る半導体装置10の製造方法は、以下の工程を備えている。まず、半導体基板100の第1面31側に、溝部300を形成する溝部形成工程。次いで、溝部300の側面の1つである第2面32に面し、少なくとも一部が第1面31および第2面32の交線と平行な方向に延在する位置に、第1導電型の不純物を注入してソース領域110を形成する。次いで、溝部300のうち第2面32の反対の第3面33から離間する位置に、第1導電型の不純物を注入してドレイン領域120を形成する。次いで、ドレイン領域120するとともに第3面33に面し、少なくとも一部が第1面31および第3面33の交線と平行な方向に延在する位置に、ソース領域110およびドレイン領域120よりも低濃度の第1導電型の不純物を注入して、ドリフト領域140を形成する。次いで、溝部300の側面のうち第2面32と第3面33に交わる方向の面である第4面34と接するとともに、第1面31上のうち少なくとも平面視でソース領域110とドリフト領域140で挟まれたチャネル領域130と接するように、第1ゲート絶縁層200を形成する。次いで、第1ゲート絶縁層200上にゲート電極を形成する。ここで、溝部形成工程において、溝部300をドリフト領域140よりも深くなるように形成する。以下、詳細を説明する。図6のように、まず、半導体基板100を準備する。図6では省略しているが、半導体基板100は、図1で示したように、下地基板102の第1面31上にIII族窒化物半導体層104を備えている。ここでは、III族窒化物半導体層104は、たとえば、GaNである。次いで、半導体基板100上に、第1マスク層620を形成する。さらに、第1マスク層620上に、第2マスク層640を形成する。ここでは、第1マスク層620および第2マスク層640は、たとえば、それぞれ、SiO2、SiNである。なお、第1マスク層620および第2マスク層640を、たとえば、CVDChemicalVaporDepositionまたはスパッタなどにより形成する。一方で、たとえば、半導体基板100の表面を酸化することにより第1マスク層620を形成してもよい。具体的には、第1マスク層620は、たとえばGa2O3である。次いで、図7のように、第2マスク層640上に、フォトレジスト層不図示を形成する。次いで、露光および現像により、平面視で溝部300の形成領域に、フォトレジスト層の開口部不図示を形成する。次いで、RIEReactiveIonEtchingにより、開口部に露出した、第1マスク層620、第2マスク層640および半導体基板100の第1面31をエッチングする。エッチングガスとして、たとえば、塩素系のガスを用いる。具体的には、エッチングガスは、たとえばCl2、BCl3である。これにより、半導体基板100の第1面31側に溝部300を形成する溝部形成工程。この溝部形成工程において、溝部300をドリフト領域140よりも深くなるように形成する。言い換えれば、後述するドリフト領域140を形成する工程において、ドリフト領域140を溝部300よりも浅くなるように形成する。次いで、たとえば、アッシングなどにより、フォトレジスト層を除去する。以上の工程により、たとえば、溝部300のうちソース領域110からドレイン領域120に向かう方向の長さここでいう第4面34の長さがたとえば100nm以上10μm未満となるように、溝部300を形成する。次いで、図8のように、たとえば、CVDにより、溝部300内に第1マスク層620を埋め込む。このとき、溝部300内に埋め込む材料は、第1マスク層620でなくてもよい。他の例としては、溝部300内に埋め込む材料は、たとえば、第2マスク層640とエッチング選択性のある材料であればよい。次いで、プラズマエッチングまたはウエットエッチングにより、選択的に第2マスク層640を除去する。次いで、図9のように、第2マスク層640上に、再度、フォトレジスト層700を形成する。次いで、露光および現像により、溝部300の側面のひとつである第2面32に面し、少なくとも一部が第1面31および第2面32の交線と平行な方向に延在する位置、および平面視で溝部300のうち第2面32の反対の第3面33から離間する位置に、フォトレジスト層700の開口部符号不図示を形成する。すなわち、ソース領域110およびドレイン領域120の形成領域に、フォトレジスト層700の開口部を形成する。次いで、当該開口部に、n型の不純物としてSiを注入する。これにより、第2面32に面し、少なくとも一部が第1面31および第2面32の交線と平行な方向に延在する位置に、ソース領域110を形成する。ここでは、第2面32に接するように、ソース領域110を形成する。また、溝部300のうち第2面32の反対の第3面33から離間する位置に、ドレイン領域120を形成する。このとき、たとえば、ソース領域110およびドレイン領域120が溝部300よりも浅く形成されるように、不純物注入量、加速電圧等を調整する。次いで、たとえば、アッシングなどにより、フォトレジスト層700を除去する。次いで、図10のように、第1マスク層620上に、再度、フォトレジスト層700を形成する。次いで、露光および現像により、ドレイン領域120と接するとともに第3面33に面し、少なくとも一部が第1面31および第3面33の交線と平行な方向に延在する位置に、フォトレジスト層700の開口部符号不図示を形成する。次いで、当該開口部に、n型の不純物としてSiを注入する。このドリフト領域140を形成する工程において、ドリフト領域140を溝部300よりも浅くなるように、加速電圧等を調整する。また、このとき、当該開口部に、ソース領域110およびドレイン領域120よりも低濃度の第1導電型の不純物を注入する。これにより、ドレイン領域120と接するとともに第3面33に面し、少なくとも一部が第1面31および第3面33の交線と平行な方向に延在する位置に、ドリフト領域140を形成する。以上の工程により、平面視でソース領域110およびドリフト領域140で挟まれた領域に、チャネル領域130を形成する。チャネル領域130の長さがたとえば100nm以上10μm未満となるように、チャネル領域130を形成する。また、ドリフト領域140のうちソース領域110からドレイン領域120に向かう方向の長さがたとえば100nm以上10μm未満となるように、ドリフト領域140を形成する。以上の工程において、ソース領域110およびドレイン領域120をドリフト領域140よりも先に形成する場合を説明したが、ドリフト領域140をソース領域110およびドレイン領域120より先に形成してもよい。次いで、たとえば、アッシングなどにより、フォトレジスト層700を除去する。さらに、プラズマエッチングまたはウエットエッチングにより、第1マスク層620を除去する。ここで、たとえば、700°C以上1300°C未満でアニール処理を行うことにより、ソース領域110、ドリフト領域140およびドレイン領域120に注入された不純物を活性化させる。これにより、注入されたイオンと結晶構成原子とを置換させることができる。また、イオン注入でダメージを受けた半導体基板100の結晶性を回復させることができる。なお、半導体基板100の第1面31が第1マスク層620で覆われた状態でアニール処理を行ってもよい。これにより、第1面31側がIII族窒化物半導体層104である場合に、半導体基板100の窒素が抜けることを抑制することができる。次いで、図11のように、たとえば、スパッタにより、少なくとも溝部300の側面のうち第2面32と第3面33に交わる方向の面である第4面34と接するとともに、第1面31上のうち少なくとも平面視でソース領域110とドリフト領域140で挟まれたチャネル領域130と接するように、第1ゲート絶縁層200を形成する。第1ゲート絶縁層200をスパッタにより形成することにより、膜質の良い第1ゲート絶縁層200を形成することができる。第1ゲート絶縁層200として、たとえば、SiO2、SiN、Al2O3を成膜する。このようにして、第4面34と接するとともに、第1面31上のうち少なくとも平面視でソース領域110とドリフト領域140で挟まれたチャネル領域130と接するように、第1ゲート絶縁層200を形成する。ここでは、たとえば、第1面31、溝部300の第2面32、第3面33、第4面34および底面に接するように、第1ゲート絶縁層200を形成する。次いで、図12のように、スパッタにより、第1ゲート絶縁層200上に金属膜を形成する。たとえば、金属膜として、Alおよび/またはTiNを成膜する。次いで、当該金属膜上にフォトレジスト層不図示を形成する。露光および現像により、溝部300の第4面上、および平面視でチャネル領域130と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層700をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、第1ゲート絶縁層200上にゲート電極400を形成する。次いで、先に示した図4のように、たとえば、CVDにより、第1ゲート絶縁層200、ゲート電極400上に、第1層間絶縁層520を形成する。第1層間絶縁層520として、たとえば、SiO2、SiN、SiON、SiOC、SiOCH、SiCOHまたはSiOFを成膜する。次いで、RIEにより、平面視でソース領域110に重なる位置に、第1層間絶縁層520および第1ゲート絶縁層200を貫通して半導体基板100の第1面31に接するように、ソース電極440のビアホール不図示を形成する。同時に、RIEにより、平面視でドレイン領域120に重なる位置に、第1層間絶縁層520および第1ゲート絶縁層200を貫通して半導体基板100の第1面31に接するように、ドレイン電極460のビアホール不図示を形成する。次いで、たとえば、スパッタにより、ソース電極440並びにドレイン電極460のビアホールのうち側面並びに底面、および第1層間絶縁層520上に、金属を形成する。これにより、ソース電極440およびドレイン電極460のビアホールの内部に、金属を埋め込む。具体的には、スパッタにより、Alおよび/またはTiNなどを成膜する。次いで、CMPChemicalMechanicalPolishingにより、第1層間絶縁層520上を平坦化する。これにより、ソース電極440のビアおよびドレイン電極460のビアを形成する。その後、ダマシン法により、第1層間絶縁層520上に、多層配線構造不図示を形成してもよい。また、多層配線構造の最上層に、電極パッド不図示を形成してもよい。以上により、第1の実施形態に係る半導体装置10を得ることができる。次に、図13~図15を用い、第1の実施形態の効果について説明する。図13~図15は、第1の実施形態の効果を説明するための図である。ここで、比較例として、溝部300が形成されていない半導体装置10を考える。比較例の半導体装置10において、その他の構成は、第1の実施形態と同様であるとする。図13は、ドリフト領域140およびチャネル領域130の境界付近のポテンシャル等高線についてシミュレーションした結果を示している。なお、図13は、溝部300の第4面34の法線方向から見た図である。図13aは比較例の場合であり、図13bは第1の実施形態の場合を示している。いずれの場合も、ゲート電極400およびソース電極440を0V、ドレイン電極460を100Vとしている。すなわち、ゲートがオフのときを示している。図13のように、いずれの場合においても、ポテンシャル等高線は、高電圧であるドレイン領域120側からドリフト領域140に向けて、緩やかに緩和されながら、ゲート電極400直下のチャネル領域130まで広がっている。図13aの比較例の場合では、ドリフト領域140およびチャネル領域130の境界付近のうちゲート電極400付近のポテンシャルは、2~3Vである。このように、比較例では、ゲートがオフのとき、ドリフト領域140およびチャネル領域130の境界付近のうちゲート電極400付近に、電界が集中しやすい。このため、当該部分に電界が集中して、半導体装置10が絶縁破壊を起こす可能性がある。一方、図13bの第1の実施形態の場合では、チャネル領域130のうちドリフト領域140からソース領域11に向かうポテンシャル等高線が広がりにくくなっている。ドリフト領域140およびチャネル領域130の境界付近のうちゲート電極400付近のポテンシャルは、1~2Vである。すなわち、第1の実施形態の場合における当該領域のポテンシャルは、比較例の場合よりも小さくなっている。第1の実施形態のように溝部300が設けられていることにより、溝部のうちドリフト領域よりも深い部分まで、ゲート電極400によるポテンシャルが形成される。このゲート電極400によるポテンシャルによって、ソース領域110およびドレイン領域120の間の電界がドリフト領域140からチャネル領域130に回り込むことを抑制することができる。したがって、ドリフト領域140およびチャネル領域130の境界付近のうちゲート電極400付近に、当該電界が集中することを緩和することができる。図14は、ドリフト領域140およびチャネル領域130の境界の断面におけるポテンシャル等高線についてシミュレーションした結果を示している。なお、図14は、溝部300の第3面33の法線方向から見た図である。図14のうち横軸は、チャネル幅方向の座標を示している。一方、図14のうち縦軸は第1面31を0とした深さ方向の座標を示している。図14aは比較例の場合であり、図14bは第1の実施形態の場合を示している。いずれの場合も、ゲート電極400およびソース電極440を0V、ドレイン電極460を100Vとしている。図14aの比較例の場合では、ポテンシャル等高線が第1面31と平行に分布している。また、とりわけ第1面31付近のポテンシャル等高線が密になっている。深さ-0.15μm付近のポテンシャルは、3V以上である。このように、ゲート電極400直下の領域の電位と、ゲート電極400の電位ここでは0Vとの電位差が大きいほど、第1ゲート絶縁層200界面付近での電界集中が強くなる。したがって、比較例では、上述の絶縁破壊が発生する可能性がある。一方、図14bの第1の実施形態の場合では、ポテンシャル等高線が溝部300の形状に合わせて緩やかに分布している。また、深さ-0.15μm付近のポテンシャルは、最大でも2.5V以下である。すなわち、第1の実施形態の場合における当該領域のポテンシャルは、比較例の場合よりも小さくなっている。また、第1の実施形態では、第1面31付近のポテンシャル等高線が、比較例よりも疎になっている。第1の実施形態のように溝部300が設けられていることにより、第1ゲート絶縁層200付近第1面31付近に、ソース領域110およびドレイン領域120の間の電界が集中することを緩和することができる。さらに、溝部300が複数設けられていることにより、ソース領域110およびドレイン領域120の間の電界を緩和する効果を向上させることができる。図15は、ドリフト領域140の深さを30nmとしたときのドリフト領域140およびチャネル領域130の境界における電界の大きさについてシミュレーションした結果を示している。図15のうち横軸は、第1面31を0とした深さ方向の座標を示している。一方、図15のうち縦軸は電界の大きさを示している。図15のように、溝部300の深さがドリフト領域140よりも深いほど、電界が緩和される傾向にある。溝部300の深さがドリフト領域140よりも浅い場合、ドリフト領域140からソース領域110に向かう電界が溝部300の下側を回りこんでチャネル領域130側に延伸してしまう。一方、溝部300の深さがドリフト領域140よりも深い場合、上述のように、ゲート電極400によるポテンシャルによって、ソース領域110およびドレイン領域120の間の電界がドリフト領域140からチャネル領域130に回り込むことを抑制することができる。以上のように、第1の実施形態によれば、溝部300がドリフト領域140よりも深く形成されている。ゲート電極400は、第1ゲート絶縁層200を介して、溝部300の第4面34、および半導体基板100の第1面31上のうち平面視でチャネル領域130と重なるように設けられている。これにより、溝部300のうちドリフト領域140よりも深い部分まで、ゲート電極400によるポテンシャルが形成される。このポテンシャルによって、ソース領域110およびドレイン領域120の間の電界がドリフト領域140からチャネル領域130に回り込むことを抑制することができる。さらに、第1の実施形態によれば、第1導電型の不純物領域のみを形成することにより、半導体装置10を高耐圧化させることができる。ここで、たとえば、不純物領域を形成する半導体層がn型およびp型の両方の導電性を制御できる場合、ソース領域110またはドレイン領域120の下方に、これらと逆の導電型のハロー領域またはポケット領域とも呼ばれるなどを形成する場合がある。この場合、ハロー領域が設けられていることにより、ドレインソース間のパンチスルーを抑制することができる。したがって、ソース領域110またはドレイン領域120の近傍に、これらと逆導電型の不純物領域を形成することによって、半導体装置10内の電界を緩和することが可能となる。しかし、導電制御が困難な半導体材料である場合、ソース領域110またはドレイン領域120と逆導電型の不純物領域を設けることは困難である可能性がある。そこで、第1導電型の不純物領域のみにより第1の実施形態のような構成を形成することにより、導電制御が困難な半導体材料であっても半導体装置10を安定的に高耐圧化させることができる。たとえば、上述のように、半導体基板100が、導電制御が困難なIII族窒化物半導体層104等を含む場合に特に有効である。よって、第1の実施形態によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置10を提供することができる。第2の実施形態図16は、第2の実施形態に係る半導体装置10の構成を示す鳥瞰図である。第2の実施形態は、フィールドプレート電極420が設けられている点を除いて、第1の実施形態と同様である。以下、詳細を説明する図16のように、平面視でドリフト領域140の一部と重なるように、フィールドプレート電極420が設けられている。フィールドプレート電極420は、平面視でドリフト領域140のうちチャネル領域130側からドリフト領域140の中央部まで重なるように設けられている。フィールドプレート電極420には、ゲート電極400およびドレイン電極460間の電圧以内の電圧が印加される。また、フィールドプレート電極420は、たとえばゲート電極400と接している。具体的には、フィールドプレート電極420は、たとえばゲート電極400と一体として形成されている。なお、フィールドプレート電極420は、ゲート電極400と分離して形成されていてもよい。たとえば、フィールドプレート電極420は、ソース電極440と接して設けられていてもよい。この場合、フィールドプレート電極420は、ゲート電極400と異なる電圧が印加されてもよい。当該フィールドプレート電極420は、ゲート電極400およびチャネル領域130の間よりも第1面31から離間している。ここでは、第1ゲート絶縁層200のうちフィールドプレート電極420が平面視でドリフト領域140と重なる部分の厚さは、平面視でチャネル領域130と重なる部分よりも厚い。または、第1ゲート絶縁層200上のうちフィールドプレート電極420が平面視でドリフト領域140と重なる部分に、材質の異なる絶縁層が設けられていてもよい。図16の半導体装置10の製造方法は、たとえば以下のような工程を備えている。図11まで第1の実施形態と同様の工程を行う。次いで、図11において、最終的な平面視でチャネル領域130と重なる部分の第1ゲート絶縁層200よりも厚く、第1ゲート絶縁層200を形成する。このとき、平面視でフィールドプレート電極420が形成される部分の厚さに、第1ゲート絶縁層200を形成する。第1ゲート絶縁層200上に、フォトレジスト層を形成する。次いで、露光および現像により、少なくともフィールドプレート電極420が平面視でドリフト領域140と重なる領域に、フォトレジスト層が残存するようにパターニングする。次いで、ウエットエッチングまたはプラズマエッチングにより、所望の第1ゲート絶縁層200の厚さまでエッチングする。次いで、たとえば、アッシングなどにより、フォトレジスト層を除去する。次いで、たとえば、スパッタにより、ゲート電極400と一体としてフィールドプレート電極420を形成する。このとき、平面視でドリフト領域140の一部と重なるように、フィールドプレート電極420を形成する。これ以降の工程は、第1の実施形態と同様である。第2の実施形態によれば、平面視でドリフト領域140の一部と重なるように、フィールドプレート電極420が設けられている。第2の実施形態では、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態によれば、ドリフト領域140のうち平面視でフィールドプレート電極420と重なる部分に、当該ドリフト領域140よりも低濃度の不純物領域が形成されている場合と同等の効果を得ることができる。これにより、チャネル領域130およびドレイン領域120との間の電界を段階的に緩和することができる。したがって、さらに高耐圧化した半導体装置10を提供することができる。第3の実施形態図17は、第3の実施形態に係る半導体装置10の構成を示す断面図である。また、当該断面図は、図1のB-B線の矢印側から見た断面図に対応している。第3の実施形態は、以下の点を除いて、第1の実施形態と同様である。半導体基板100の第1面31側に設けられ、平面視でドリフト領域140と重なるように設けられ、第3面33から離間して設けられた素子分離領域280をさらに備えている。ドリフト領域140は、素子分離領域280のうち第3面33側の側面および底面と接している。以下、詳細を説明する。図17のように、半導体基板100の第1面31側には、素子分離領域280が設けられている。素子分離領域280は、平面視でドリフト領域140と重なるように設けられている。また、素子分離領域280は、溝部300の第3面33から離間して設けられている。素子分離領域280は、たとえば平面視でチャネル領域130と平行に並んで設けられている。素子分離領域280は、平面視で溝部300が形成されていない領域まで連続して設けられている。素子分離領域280は、たとえば、STIShallowTrenchIsolationである。具体的には、素子分離領域280は、たとえばSiO2である。半導体基板100がSiである場合、素子分離領域280は、たとえばLOCOSLocalOxidationofSiliconであってもよい。素子分離領域280は、そのほか、複数の素子領域を区画するために設けられている。素子分離領域280は、平面視でドリフト領域140と重なる領域以外にも設けられていてもよい。溝部300の深さは素子分離領域280と等しい。これにより、溝部300と素子分離領域280を同時に形成することができる。すなわち製造工程を簡略化することができる。ドリフト領域140のうち溝部300の第3面33と接するまたは面する部分の深さは、溝部300よりも浅い。これにより、溝部300によって、電界がドリフト領域からチャネル領域に回り込んで延びることを抑制することができる。素子分離領域280および溝部300間の距離は、たとえば50nm以上5μm未満である。素子分離領域280および溝部300間の距離が上記範囲であることにより、電界が溝部300の下面を回りこんでドリフト領域140からチャネル領域130に回り込んで延びることを抑制することができる。ドリフト領域140は、素子分離領域280のうち第3面33側の側面および底面と接している。ドリフト領域140は、たとえば素子分離領域280よりも溝部300から離間した位置でドレイン領域120と接している。また、ドリフト領域140は、たとえばドレイン領域120の下面と接している。次に、図18~図20を用い、第3の実施形態に係る半導体装置10の製造方法について説明する。図18~図20は、第1の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第3の実施形態に係る半導体装置10の製造方法は、素子分離領域280を形成する点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図18aのように、イオン注入により、半導体基板100の第1面31側に、ソース領域110、ドリフト領域140およびドレイン領域120を形成する。このうちドリフト領域140については、二回イオン注入することにより形成してもよい。次いで、アニール処理を行うことにより、ソース領域110、ドリフト領域140およびドレイン領域120に注入された不純物を活性化させる。図18bのように、第1マスク層620および第2マスク層640を形成する。次いで、フォトレジスト層をパターニングする。次いで、RIEにより、第1マスク層620、第2マスク層640および半導体基板100の第1面31をエッチングする。これにより、半導体基板100の第1面31側に、溝部300と、素子分離領域280を形成するための開口部320とを形成する。このとき、開口部320は、素子分離領域280の深さが溝部300と等しくなるように形成される。図19aのように、CVDにより、少なくとも開口部320に絶縁層282を埋め込む。絶縁層282は、たとえばSiO2である。ここでは、たとえば開口部320および溝部300に絶縁層282を埋め込む。図19bのように、CMPにより、第2マスク層640の上面が露出するまで、半導体基板100の第1面31上を平坦化する。次いで、第2マスク層640を除去する。次いで、第1マスク層620上に、フォトレジスト層不図示を形成する。次いで、平面視で素子分離領域280と重なる領域が残存するように、フォトレジスト層をパターニングする。次いで、フォトレジスト層の開口部に露出した第1マスク層620および絶縁層282をエッチングする。次いで、アッシングなどにより、フォトレジスト層を除去する。このようにして、素子分離領域280を形成する。なお、当該溝部300および素子分離領域280を形成する工程は、別々に行ってもよい。また当該溝部300および素子分離領域280を形成する工程は、上記した不純物領域を形成する工程よりも前に行ってもよい。次いで、図20aのように、半導体基板100の第1面31側に、第1ゲート絶縁層200を形成する。このとき、素子分離領域280上に、第1ゲート絶縁層200を形成してもよい。次いで、図20bのように、第1ゲート絶縁層200上に金属膜を形成する。次いで、当該金属膜をパターニングすることにより、ゲート電極400を形成する。以降の工程は、第1の実施形態と同様である。第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態によれば、素子分離領域280は、平面視でドリフト領域140と重なるように設けられている。当該素子分領域280が形成されていない場合と比較して、ドレイン領域120からチャネル領域130までの実効的な距離が長い。これにより、平面視でのソース領域110およびドレイン領域120間の距離が短い配置において、高耐圧な半導体装置10を得ることができる。すなわち平面視での面積が小さく、かつ高耐圧な半導体装置10を得ることができる。第3の実施形態では素子分離領域280がSTIである場合を説明したが、上述のように半導体基板100がSiである場合は、LOCOSであってもよい。この場合、以下のようにして、素子分離領域280を形成する。まず、上記した素子分離領域280を形成する工程において、平面視で素子分離領域280が形成される領域以外をマスク層たとえばSiNを形成する。次いで、熱酸化を行う。これにより、素子分離領域280を形成する。次いで、マスク層を除去する。その他の工程は、上記工程と同様である。第4の実施形態図21は、第4の実施形態に係る半導体装置10の構成を示す断面図である。第4の実施形態は、ゲート電極400が溝部300の第3面33から離間して設けられている点を除いて、第1の実施形態、または第3の実施形態の一部と同様である。図21のように、第1の実施形態と同様にして、ソース領域110、チャネル領域130、ドリフト領域140およびドレイン領域120が形成されている。第1ゲート絶縁層200は、たとえば平面視でドリフト領域140から離間して設けられている。ゲート電極400は、第1ゲート絶縁層200上に設けられている。ゲート電極400は、溝部300の第3面33から離間して設けられている。また、ゲート電極400は、平面視でドリフト領域140から離間して設けられている。半導体基板100の第1面31上および溝部300の一部には、第2ゲート絶縁層220が設けられている。第2ゲート絶縁層220は、溝部300の第3面33と接している。第2ゲート絶縁層220には、平面視で溝部300の第3面33から離間した位置に開口部符号不図示が設けられている。当該開口部に、ゲート電極400および第1ゲート絶縁層200が設けられている。ここでは、第2ゲート絶縁層220うち少なくとも第3面33と接する部分は、ゲート電極400と接している。これにより、ゲート電極400は、平面視でドリフト領域140から離間している。第2ゲート絶縁層220は、たとえば第1ゲート絶縁層200と異なる材料により形成されている。具体的には、第2ゲート絶縁層220は、たとえばSiNである。または、第2ゲート絶縁層220は第1ゲート絶縁層200と同じ材料により形成されていてもよい。この場合、第1ゲート絶縁層200は、平面視で第2ゲート絶縁層220と重なるように設けられていてもよい。第2ゲート絶縁層220うち少なくとも第3面33と接する部分の膜厚は、たとえば第1ゲート絶縁層200よりも厚い。これにより、容易にゲート電極400を平面視でドリフト領域140から離間して形成することができる。次に、図22~図23を用い、第4の実施形態に係る半導体装置10の製造方法について説明する。図22~図23は、第4の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第4の実施形態に係る半導体装置10の製造方法は、ゲート電極400を溝部300の第3面33から離間して形成する点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図22aのように、第1の実施形態と同様にして、図10までの工程を行う。次いで、図22bのように、たとえば、CVDにより、半導体基板100の第1面31上および溝部300の内部に、第2ゲート絶縁層220を形成する。ここでは、たとえば、第1ゲート絶縁層200よりも厚く2ゲート絶縁層220を形成する。図23aのように、プラズマエッチングまたはウエットエッチングにより、第2ゲート絶縁層220のうち平面視で溝部300の第3面33から離間した位置に開口部320を形成する。次いで、図23bのように、少なくとも開口部320の内部に、第1ゲート絶縁層200を形成する。ここでは、第2ゲート絶縁層220上および開口部320の内部を覆うように、第1ゲート絶縁層200を形成する。次いで、チャネル領域130以外の第1ゲート絶縁層200を除去する。なお、第1ゲート絶縁層200は、第2ゲート絶縁層220上に設けられたままでもよい。次いで、図21のように、第1ゲート絶縁層200上および第2ゲート絶縁層220上に金属膜を形成する。次いで、当該金属膜をパターニングして、平面視でチャネル領域130と重なる位置にゲート電極400を形成する。このとき、ゲート電極400を平面視で溝部300の第3面33から離間するように形成する。以降の工程は第1の実施形態と同様である。第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態によれば、ゲート電極400が溝部300の第3面33から離間して設けられている。上述のように、ゲート電極400およびドリフト領域140の間において、電界が集中しやすい。このため、ゲート電極400が溝部300の第3面33から離間していることにより、当該ゲート電極400およびドリフト領域140の間において電界が集中することを抑制することができる。したがって、さらに半導体装置10を高耐圧化させることができる。第5の実施形態図24は、第5の実施形態に係る半導体装置10の構成を示す断面図である。第5の実施形態は、ゲート電極400および溝部300の第3面33の間に空隙符号不図示が設けられている点を除いて、第1の実施形態および第4の実施形態と同様である。図24のように、第4の実施形態と同様に、ゲート電極400が溝部300の第3面33から離間して設けられている。第5の実施形態では、ゲート電極400および溝部300の第3面33の間に空隙符号不図示が設けられている。第2ゲート絶縁層220うち少なくとも第3面33と接する部分は、ゲート電極400から離間している。言い換えれば、溝部300のうちソース領域110からドレイン領域120の方向の長さは、ゲート電極400のうち当該方向の長さと、第2ゲート絶縁層220の厚さとを足した長さよりも長い。ここでは、第2ゲート絶縁層220には、平面視でゲート電極400よりも広い開口部符号不図示が形成されている。当該開口部には、第1ゲート絶縁層200が設けられている。ゲート電極400および第1ゲート絶縁層200を覆うように、第1層間絶縁層520が設けられていてもよい。このとき、ゲート電極400および溝部300の第3面33の間には、第1層間絶縁層520のボイド上記した空隙が形成されていてもよい。なお、空隙には、第1層間絶縁層520が埋め込まれていてもよい。第5の実施形態によれば、第1の実施形態および第4の実施形態と同様の効果を得ることができる。さらに、第5の実施形態によれば、ゲート電極400および溝部300の第3面33の間に空隙符号不図示が設けられている。第2ゲート絶縁層220うち少なくとも第3面33と接する部分は、ゲート電極400から離間している。これにより、ゲート電極400およびドリフト領域140の間において、電界が集中することを確実に抑制することができる。第6の実施形態第6の実施形態は、半導体基板100がSiである点を除いて、第1の実施形態と同様である。第6の実施形態のうち、断面視での構造は、第1の実施形態と同様である。第6の実施形態では、半導体基板100は、たとえば、Si基板である。第1の実施形態と異なり、半導体基板100に、材質の異なる半導体層は形成されていない。すなわち、半導体基板100の表面近傍に、直接、横型MOSFETが形成されている。また、第1導電型がn型であり、半導体装置10がnチャネルFETを含む場合は、半導体基板100は、たとえば、p型Si基板である。一方、第1導電型がp型であり、半導体装置10がpチャネルFETを含む場合は、半導体基板100はn型Si基板であってもよい。また、ソース領域110およびドレイン領域120の下方に、これらと逆の導電型のハロー領域不図示がさらに形成されていてもよい。ゲート電極400、ソース電極440およびドレイン電極460は、第1の実施形態と同様に、たとえば、スパッタにより、Alおよび/またはTiNなどによって形成されていてもよい。または、これらの電極は、ダマシン法によってCuを埋め込むことにより形成されていてもよい。また、これらの電極は、CVDによってWを埋め込むことにより形成してもよい。また、半導体基板100がSiである場合、ソース領域110からドレイン領域120に向かう方向いわゆるチャネル長方向は、[100]または[110]である。これにより、結晶面が露出した平坦な第4面34を形成することができる。第6の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに第6の実施形態によれば、半導体基板100はSi基板である。これにより、半導体基板100のコストを低減し、安価に半導体装置10を提供することができる。また、制御用ICを同一チップ上に作り込むことができる。これにより、より広い範囲の製品形態に半導体装置10を適用することができる。また、半導体基板100に含まれる欠陥を低減して、基板耐圧を向上させた半導体装置10を提供することができる。第7の実施形態図25は、第7の実施形態に係る半導体装置10の構成を示す断面図である。第7の実施形態は、第2ゲート絶縁層220は第1ゲート絶縁層200を介して第3面33と接している点を除いて、第1の実施形態、または第5の実施形態と同様である。第7の実施形態では、半導体基板100は、たとえば、Si基板である。半導体基板100には、ソース領域110、チャネル領域130、ドリフト領域140およびドレイン領域120が形成されている。第1ゲート絶縁層200は、半導体基板100の第1面31および溝部300の内部に接して設けられている。ここで、第1ゲート絶縁層200は、第3面33に接している。第2ゲート絶縁層220は第1ゲート絶縁層200を介して第3面33と接している。言い換えれば、第2ゲート絶縁層220は、第1ゲート絶縁層200のうち第3面33と接している部分に接するように設けられている。次に、第7の実施形態に係る半導体装置10の製造方法について概略を説明する。第7の実施形態に係る半導体装置10の製造方法は、以下の点を除いて、第1の実施形態および第4の実施形態と同様である。第4の実施形態と同様にして、図22aまでを行う。次いで、半導体基板100上の全面に第1ゲート絶縁層200を形成する。次いで、第1ゲート絶縁層200上に、第2ゲート絶縁層220を形成する。次いで、RIEにより、第2ゲート絶縁層220のうちチャネル領域130と重なる部分に開口部不図示を形成する。これにより、当該開口部に第1ゲート絶縁層200を露出させる。以降の工程は、第1の実施形態および第4の実施形態と同様である。第7の実施形態によれば、第1の実施形態または第4の実施形態と同様の効果を得ることができる。さらに第7の実施形態のように、半導体基板100の材質に応じて、第1ゲート絶縁層200を第2ゲート絶縁層220よりも先に形成することもできる。以上、第6および第7の実施形態において、半導体基板100がSi基板である場合を説明したが、この場合において第1~第5の実施形態の構成を適用してもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。