"PWM信号に基づいてモータを駆動する駆動回路に対し、入力信号のデューティ比に応じた前記PWM信号を出力するPWM信号出力回路であって、前記モータが回転を開始する際の第1の期間において、第1のデューティ比の前記PWM信号を出力する第1出力部と、前記第1の期間に続く第2の期間において、前記モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、前記モータのモータコイルに流れる電流を増加させた後に減少させるべくデューティ比が第2のデューティ比に向かって上昇した後に前記第2のデューティ比から低下する前記PWM信号を出力する第2出力部と、前記第2の期間が経過した後において、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、前記モータコイルに流れる電流を増加させた後に減少させるべくデューティ比が前記入力信号のデューティ比に向かって上昇した後に前記入力信号のデューティ比から低下する前記PWM信号を出力する第3出力部と、を備えることを特徴とするPWM信号出力回路。請求項1に記載のPWM信号出力回路であって、前記モータが回転を開始した後に、前記速度信号に基づいてカウント値を更新するカウンタを更に備え、前記第1出力部は、前記カウント値が前記第1の期間が終了したことを示す第1のカウント値となるまで、前記第1のデューティ比の前記PWM信号を出力し、前記第2出力部は、前記カウント値が前記第1のカウント値となってから前記第2の期間が終了したことを示す第2のカウント値となるまで、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、デューティ比が前記第2のデューティ比に向かって上昇した後に前記第2のデューティ比から低下する前記PWM信号し、前記第3出力部は、前記カウント値が前記第2のカウント値となると、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、デューティ比が前記入力信号のデューティ比に向かって上昇した後に前記入力信号のデューティ比から低下する前記PWM信号を出力すること、を特徴とするPWM信号出力回路。請求項1または請求項2に記載のPWM信号出力回路であって、前記第2出力部は、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、デューティ比が0から前記第2のデューティ比に向かって上昇した後に前記第2のデューティ比から低下する前記PWM信号を出力し、前記第3出力部は、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、デューティ比が0から前記入力信号のデューティ比に向かって上昇した後に前記入力信号のデューティ比から低下する前記PWM信号を出力すること、を特徴とするPWM信号出力回路。請求項1~請求項3の何れか一項に記載のPWM信号出力回路であって、前記第1のデューティ比は100であること、を特徴とすることPWM信号出力回路。特許文献1に開示されたモータ駆動回路は、モータを確実に回転させるために、長い時間、例えばデューティ比が100のPWM信号に基づいてモータを駆動する。このため、モータの起動時においては、例えば相切り替えのタイミングでモータに流れる電流が急激に変化し、モータが回転する際の騒音が大きくなる傾向がある。また、相切り替えの際の電流が急激に変化すると、結果的にトルクの効率も悪化してしまう。本発明は上記課題を鑑みてなされたものであり、モータ駆動回路に対し、モータに流れる電流が急激に変化することを抑制しつつ静かにモータを回転させることができるPWM信号出力回路を提供することを目的とする。上記目的を達成するため、本発明の一つの側面に係る、PWM信号に基づいてモータを駆動する駆動回路に対し、入力信号のデューティ比に応じた前記PWM信号を出力するPWM信号出力回路であって、前記モータが回転を開始する際の第1の期間において、第1のデューティ比の前記PWM信号を出力する第1出力部と、前記第1の期間に続く第2の期間において、前記モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、前記モータのモータコイルに流れる電流を増加させた後に減少させるべくデューティ比が第2のデューティ比に向かって上昇した後に前記第2のデューティ比から低下する前記PWM信号を出力する第2出力部と、前記第2の期間が経過した後において、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、前記モータコイルに流れる電流を増加させた後に減少させるべくデューティ比が前記入力信号のデューティ比に向かって上昇した後に前記入力信号のデューティ比から低下する前記PWM信号を出力する第3出力部と、を備える。モータ駆動回路に対し、モータに流れる電流が急激に変化することを抑制しつつ静かにモータを回転させることができるPWM信号出力回路を提供することができる。本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。図1は、本発明の一実施形態であるモータ駆動IC10の構成を示す図である。モータ駆動IC10は、モータ11の回転速度が、マイコン不図示から出力されるPWM信号INのデューティ比に応じた回転速度となるよう、モータ11を駆動する回路である。モータ駆動IC10は、コンパレータ20、駆動信号出力回路21、Hブリッジ回路22、及び端子A,B,PIN,CIN,OUT1,OUT2を含んで構成される。モータ11は、例えば、冷却用のファンを回転させるための単相のファンモータである。ホール素子12は、モータ11におけるロータ不図示の回転位置に応じたホール信号VH1,VH2を端子A,Bに出力する。コンパレータ20は、ホール信号VH1,VH2のレベルを比較し、モータ11の回転速度に応じて周期が変化するFGFrequencyGenerator信号を生成する。FG信号速度信号は、ホール信号VH1のレベルがホール信号VH2のレベルより高くなるとローレベル以下、Lレベルとなり、ホール信号VH1のレベルがホール信号VH2のレベルより低くなるとハイレベル以下、Hレベルとなる。駆動信号出力回路21PWM信号出力回路は、端子CINを介して入力される所定周期のクロック信号CLK1、端子PINを介して入力されるPWM信号IN、及びFG信号に基づいて、Hブリッジ回路25を制御するための駆動信号Vdr1~Vdr4を出力する。Hブリッジ回路22駆動回路は、PMOSトランジスタ30,31、NMOSトランジスタ32,33を含んで構成される。PMOSトランジスタ30及びNMOSトランジスタ32の接続点は、端子OUT1に接続され、PMOSトランジスタ31及びNMOSトランジスタ33の接続点は、端子OUT2に接続される。そして、Hブリッジ回路25の各トランジスタがオン、オフされると、モータ11のモータコイルLに流れる駆動電流Idrは、端子OUT1から端子OUT2、または端子OUT2から端子OUT1へと流れる。==駆動信号出力回路21について==図2に示す駆動信号生成回路21は、アップカウンタ40、制御回路41、PWM信号生成回路42,44、デューティ比検出回路43、セレクタ45、デューティ比変化回路46、及びHブリッジ制御回路47を含んで構成される。アップカウンタ40は、FG信号の立ち上がりエッジごとにカウント値CNTを1だけインクリメントする。なお、アップカウンタ40のカウント値CNTは、例えば、モータ駆動ICが起動されるとリセットされる。このため、モータ11が停止している状態からモータ11が回転を開始してFG信号が発生すると、カウント値CNTは増加する。制御回路41は、モータ11が回転を開始する際の期間Tx第1の期間に信号stsp1を出力し、期間Txに続く期間Ty第2の期間に信号stsp2を出力する。さらに、制御回路41は、期間Tyが終了すると信号stsp3を出力する。具体的には、制御回路41は、モータが回転を開始してからカウント値CNTが、例えば5第1のカウント値となるまでの期間Txには、信号stsp1を出力する。そして、制御回路41は、カウント値CNTが、5となってから例えば17第2のカウント値となるまでの期間Tyには、信号stsp2を出力し、カウント値CNTが17となると、信号stsp2を出力する。PWM信号生成回路42第1出力部は、信号stsp1が出力されている期間Txにおいて、Hレベルのデューティ比以下、単にデューティ比と称するが100第1のデューティ比であるPWM信号を生成する。デューティ検出回路43は、入力されるPWM信号INのデューティ比が100であるか否かを検出する。具体的には、デューティ検出回路43は、PWM信号INの立ち上がりエッジを所定期間検出しないと、PWM信号INのデューティ比が100であることを検出する。PWM信号生成回路44は、例えば、デューティ比が99である所定周期のPWM信号を生成する。セレクタ45は、信号stsp2が入力されるか、PWM信号INのデューティ比が100であることが検出されると、B入力に入力されるデューティ比が99第2のデューティ比のPWM信号を出力する。また、セレクタ23は、信号stsp3が入力されている間に、PWM信号INのデューティ比が100でないことが検出されると、A入力に入力されるPWM信号INを出力する。したがって、セレクタ45からは、常にデューティ比が99以下のPWM信号S1が出力されることになる。デューティ比変化回路46は、PWM信号S1のデューティ比を変化させて出力する。具体的には、デューティ比変化回路46は、FG信号の論理レベルが変化すると、デューティ比が、0からPWM信号S1のデューティ比に向かって段階的に増加し、その後段階的に低下するPWM信号S2を出力する。なお、アップカウンタ40、制御回路41、PWM信号生成回路44、セレクタ45及びデューティ比変化回路46は、第2出力部に相当し、アップカウンタ40、制御回路41、セレクタ45及びデューティ比変化回路46は、第3出力部に相当する。また、アップカウンタ40は、カウンタに相当する。<<デューティ比変化回路46の詳細>>図3は、駆動信号生成回路46の第1の実施形態の構成を示す図である。デューティ比変化回路46aは、分周回路50、FGカウンタ51、モード信号出力回路52、及びPWM信号生成回路53を含んで構成される。分周回路50は、クロック信号CLK1を例えば128分周したクロック信号CLK2を生成する。FGカウンタ51は、FG信号がHレベル及びLレベルとなる夫々の期間TA、つまり、FG信号がほぼ半周期となる期間を検出する。モード信号出力回路52は、FGカウンタ51で検出された期間TAを3つの期間T1~T3に分割し、夫々の期間を示すモード信号MODE1~MODE3を出力する。なお、期間T1は、駆動電流Idrを段階的に増加させる期間であり、期間T2は、駆動電流Idrを一定とする期間であり、期間T3は、駆動電流Idrを段階的に減少させる期間である。PWM信号生成回路53は、デューティ比が、期間T1において段階的に増加し、期間T2においてPWM信号S1のデューティ比となり、期間T3において段階的に減少するようなPWM信号S2を生成する。つまり、PWM信号生成回路53は、期間TAにおいて、駆動電流Idrが増加した後に減少するようなPWM信号S2を出力する。なお、PWM信号生成回路53は、期間TAが経過すると、例えばデューティ比0のPWM信号S2を出力する。<FGカウンタ51の詳細>FGカウンタ51は、例えば、図4に示すように、エッジ検出回路100、遅延回路101、アップカウンタ102、及びレジスタ103を含んで構成される。エッジ検出回路100は、FG信号の立ち上がりエッジ、及び立下りエッジを検出し、エッジパルスVe1を出力する。遅延回路101は、所定時間だけエッジパルスVe1を遅延させ、エッジパルスVe2として出力する。なお、遅延回路71における遅延時間は、クロック信号CLK2の周期より十分短くなるよう設計されている。アップカウンタ102は、クロック信号CLK2に基づいてアップカウントし、エッジパルスVe1が入力されると、カウント値をレジスタ103に格納する。また、アップカウンタ102のカウント値は、エッジパルスVe2が入力されるとリセットされる。このため、例えば、図5に示すように、エッジパルスVe1が出力される毎に、FG信号のHレベルの期間を示すカウント値、または、FG信号のLレベルの期間を示すカウント値がレジスタ103に格納される。なお、ここでは、アップカウンタ102のカウント値をカウント値fg_cntとし、レジスタ103に格納されるカウント値をカウント値fg_regとする。また、カウント値fg_regは、アップカウンタ102がカウント値を格納する度に更新される。<モード信号出力回路52の詳細>モード信号出力回路52は、例えば、図6に示すように、期間TAを3つの期間T1~T3に分割し、夫々の期間を示すモード信号MODE1~MODE3を出力する。モード信号出力回路52は、図7に示すように、開始値算出回路110、レジスタ111、及びモード信号生成回路112を含んで構成される。開始値算出回路110は、期間TAを示すカウント値fg_regから、期間T2、期間T3の夫々が開始される際のカウント値を算出する。具体的には、例えば、期間T1、期間T2、期間T3の比率が1:1:2となるように期間TAを分割する場合、期間T2の開始を示すカウント値CNT1は、1/4×fg_regとなり、期間T3の開始を示すカウント値CNT2は、1/2×fg_regとなる。したがって、開始値算出回路110は、例えば、カウント値fg_regを1ビット右シフトしてカウント値CNT2を算出し、カウント値fg_regを2ビット右シフトしてカウント値CNT1を算出する。また、開始値算出回路110は、モード信号MODE1が出力されている際、つまり期間T1の間には、期間T2の開始を示すカウント値CNT1をレジスタ111に格納する。さらに、開始値算出回路110は、モード信号MODE2が出力されている際には、カウント値CNT2をレジスタ111に格納し、モード信号MODE3が出力されている際には、カウント値fg_regをレジスタ111に格納する。なお、レジスタ111のカウント値mode_regは、カウント値が格納される度に更新される。モード信号生成回路112は、FG信号のカウント値fg_cntと、カウント値mode_regとを比較し、比較結果に応じたモード信号を出力する。また、モード信号生成回路112は、エッジ信号Ve1が入力されると、つまり、カウント値fg_cntがゼロとなると、モード信号MODE1を生成する。そして、カウント値fg_cntがインクリメントされて、カウント値CNT1となると、モード信号生成回路112は、モード信号MODE2を生成する。さらに、カウント値fg_cntがインクリメントされて、カウント値CNT2となると、モード信号生成回路112は、モード信号MODE3を生成する。図8は、モード信号出力回路52の動作を説明するための図である。なお、ここでは、カウント値fg_regを例えば16として説明する。このため、期間T2が開始する際のカウント値CNT1は、41/4×fg_regとなり、期間T3が開始する際のカウント値CNT2は、81/2×fg_regとなる。まず、エッジパルスVe1が出力されると、モード信号MODE1が生成され、カウント値mode_regとして4が設定される。したがって、カウント値fg_cntが4となるまでは、期間T1を示すモード信号MODE1が出力される。つぎに、カウント値fg_cntが4となると、モード信号はMODE2に変化するとともに、カウント値mode_regは8に変更される。したがって、カウント値fg_cntが8となるまでは、期間T2を示すモード信号MODE2が生成される。そして、カウント値fg_cntが8となると、期間T3を示すモード信号MODE3が生成される。このように、モード信号出力回路52は、期間TAを3つの期間T1~T3に分割し、夫々の期間に応じたモード信号MODE1~MODE3を出力する。<PWM信号生成回路53の詳細>PWM信号生成回路53は、期間検出回路60、パルス数計算回路61、演算回路62、及び信号生成回路63を含んで構成される。期間検出回路60は、入力されるPWM信号S1の周期と、PWM信号S1の1周期におけるHレベルの期間とを検出する。なお、期間検出回路60は、例えば、FGカウンタ51と同様に、クロック信号CLK1に同期してカウント値を変化させるカウンタ不図示を用いて、PWM信号S1の周期等を検出する。また、期間検出回路60は、検出したPWM信号S1の周期をカウント値wcntとして出力し、検出したPWM信号S1の1周期におけるHレベルの期間をカウント値hcntとして出力する。パルス数計算回路61は、期間T1,T3の夫々において、PWM信号生成回路53が出力できるPWM信号S2のパルス数を計算する。本実施形態のPWM信号S2は、期間TAをカウントする際のクロック信号CLK2に同期して生成される。このため、パルス数計算回路61は、期間T1に出力できるPWM信号S2のパルス数cslp_reg0を、期間TAの全体のパルス数を示すカウント値fg_regに、期間T1の比率を乗算して算出する。また、パルス数計算回路61は、期間T3に出力できるPWM信号S2のパルス数cslp_reg2を、カウント値fg_regに期間T3の比率を乗算して算出する。なお、このパルス数cslp_reg0は、FGカウンタ51における期間T1におけるカウント値fg_cntの変化量と等しくなり、パルス数cslp_reg3は、期間T3におけるカウント値fg_cntの変化量と等しくなる。演算回路62は、期間T1~T3の夫々におけるPWM信号S2のデューティ比D1~D3を、クロック信号CLK2に同期して計算する。具体的には、演算回路62は、期間T1におけるデューティ比D1を、カウント値fg_cntが変化する毎に下記の式1に基づいて計算する。D1=duty/cslp_reg0×fg_cnt1なお、ここで、duty=hcnt/wcntである。式1から明らかなように、期間T1が開始し、カウント値fg_cntがインクリメントされるとデューティD1は増加する。また、式1において、cslp_reg0は、期間T1が終了するまでのカウント値fg_cntの変化量である。したがって、期間T1が終了すると、デューティ比D1は、D1=dutyとなる。また、演算回路62は、期間T2におけるデューティ比D2を、式2に基づいて算出する。D2=duty2さらに、演算回路62は、期間T3におけるデューティ比D3を、カウント値fg_cntが変化する毎に式3に基づいて算出する。D3=duty-duty/cslp_reg2×fg_cnt-CNT23なお、カウント値CNT2は、期間T3が開始される際のカウント値fg_cntの値であり、例えば1/2×fg_regである。このため、カウント値fg_cntがインクリメントされると、デューティ比D3は低下する。さらに、式3において、cslp_reg2は、期間T3が終了するまでのカウント値fg_cntの変化量である。したがって、カウント値fg_cntがfg_regとなると、デューティ比D3は、D3=0となる。ところで、期間T3は、過去にFGカウンタ51に入力されたFG信号に基づいて算出された期間であり、カウント値fg_cntは、現在FGカウンタ51に入力されているFG信号のカウント値である。このため、例えば、期間T3が終了しても、モード信号MODE3が出力され続け、カウント値fg_cntはインクリメントされ続けることがある。このような場合、カウント値fg_cntはインクリメントされ続けるため、デューティD3は、負の値になってしまう。そこで、演算回路62は、例えば、デューティD3の計算結果が負の値となると、デューティ比D3として0を出力する。つまり、式3の値が負となると、D3=04となる。なお、演算回路62は、式1、3の計算を実行する際には、計算精度を向上させるために、デューティ比を示す値hcnt/wcntと、カウント値fg_cntとの積を除算処理の前に行っている。信号生成回路63は、演算回路62で得られたデューティ比D1~D3のPWM信号S2を、クロック信号CLK2に同期して生成する。ここで、図9を参照しつつ、信号生成回路63で生成されるPWM信号S2の波形の一例について説明する。図9は、現在FGカウンタ51に入力されているFG信号がHレベルとなる期間と、過去に検出された期間TAとが等しい場合の一例である。なお、ここでは、図8の場合と同様に、期間TAを示すカウント値fg_regを例えば16とし、期間T2が開始する際のカウント値CNT1を41/4×fg_regとし、期間T3が開始する際のカウント値CNT2を81/2×fg_regとする。このため、cslp_reg0は4となり、cslp_reg2は8となる。さらに、duty=hcnt/wcnt=40であることとする。期間T1におけるデューティ比D1は、前述の式1の各変数に値を代入することにより、式5に示すようになる。D1=40/4×fg_cnt5したがって、まず、カウント値fg_cntが0~4となるまで、デューティ比D1は段階的に増加する。また、カウント値fg_cntがインクリメントして4となると、期間T2が開始される。期間T2におけるデューティ比D2は、式2から明らかなように一定40である。そして、カウント値fg_cntがインクリメントして8となると、期間T3が開始される。期間T3におけるデューティ比D3は、式3の各変数に値を代入することにより、式6に示すようになる。D3=40-40/8×fg_cnt-86したがって、カウント値fg_cntが9~16となるまで、デューティ比D3は段階的に減少する。このように、PWM信号S2のデューティ比は徐々に増加して一定となり、その後、徐々に減少する。なお、図9では、現在FGカウンタ51に入力されているFG信号がHレベルとなる期間と、過去に検出された期間TAとが等しい場合を説明したが、他の場合も同様である。例えば、現在のFG信号がHレベル、又はLレベルとなる期間が、過去に検出された期間TAより短い場合、FG信号の論理レベルが変化したタイミングでデューティ比はD1となる。一方、現在のFG信号がHレベル、又はLレベルとなる期間が、過去に検出された期間TAより長い場合、デューティ比が低下して0となると、次にFG信号の論理レベルが変化するまで0が維持される。<Hブリッジ制御回路54の詳細>図2に示すHブリッジ制御回路47は、信号stsp1~stsp3、FG信号、PWM信号S2,S3に基づいて、駆動信号Vdr1~Vdr4を生成し、Hブリッジ回路22を制御する。Hブリッジ制御回路47は、FG信号がHレベルの場合、駆動電流Idrが端子OUT1から端子OUT2へと流れるようにHブリッジ回路25を制御する。具体的には、Hブリッジ制御回路47は、信号stsp1が入力されている間は、NMOSトランジスタ33をオンし、PMOSトランジスタ31、及びNMOSトランジスタ32をオフするとともに、PMOSトランジスタ30をPWM信号S3に基づいてスイッチングする。つまり、FG信号がHレベルで信号stsp1が入力されている間は、PMOSトランジスタ30、及びNMOSトランジスタ33がオンし続けるフルオン状態となる。また、Hブリッジ制御回路47は、信号stsp2,3が入力されている間は、NMOSトランジスタ33をオンし、PMOSトランジスタ31、及びNMOSトランジスタ32をオフするとともに、PMOSトランジスタ30をPWM信号S2に基づいてスイッチングする。一方、Hブリッジ制御回路47は、FG信号がLレベルの場合、駆動電流Idrが端子OUT2から端子OUT1へと流れるようにHブリッジ回路25を制御する。具体的には、Hブリッジ制御回路47は、信号stsp1が入力されている間は、NMOSトランジスタ32をオンし、PMOSトランジスタ30、及びNMOSトランジスタ33をオフするとともに、PMOSトランジスタ31をPWM信号S3に基づいてスイッチングする。つまり、FG信号がLレベルで信号stsp1が入力されている間は、PMOSトランジスタ31、及びNMOSトランジスタ32がオンし続けるフルオン状態となる。また、Hブリッジ制御回路47は、信号stsp2,3が入力されている間は、NMOSトランジスタ32をオンし、PMOSトランジスタ30、及びNMOSトランジスタ33をオフするとともに、PMOSトランジスタ31をPWM信号S2に基づいてスイッチングする。<<モータ駆動IC10の動作の一例>>図10は、モータ駆動IC10が起動する際のモータ駆動IC10における主要な波形を示す図である。なお、ここでは、時刻t0にモータ駆動IC10が起動されると、起動回路不図示がモータ11の回転を開始する。また、PWM信号INのデューティ比は50であることとする。時刻t0にモータ駆動IC10が起動された後にモータ11の回転が開始されると、信号stsp1が生成されるため、デューティ比が100のPWM信号S3が生成される。そして、モータ11の回転が開始され、時刻t1にFG信号がHレベルに変化すると、Hブリッジ回路22は、デューティ比が100のPWM信号S3で駆動される。このため、駆動電流Idrは、図11に示すように急激に増加する。なお、ここでは、端子OUT1から端子OUT2へと流れる電流を正の電流としている。その後、時刻t10となりFG信号の論理レベルがLレベルに変化すると、駆動電流Idrは急激に減少して負の方向に流れる。なお、時刻t11以降も、時刻t1~時刻t10までの際の動作が繰り返される。このように、信号stsp1が生成されている間、つまり、モータ11の回転が開始される際の期間Txにおいては、大きな駆動電流Idrの向きがFG信号に応じて変化することになる。そして、時刻t2に信号stsp2が生成されると、Hブリッジ回路22は、デューティ比が0から99まで上昇した後に低下するPWM信号S2に基づいて駆動される。この結果、図12の時刻t2~時刻t20に示すように、PWM信号S2のデューティ比が段階的に高くなると、駆動電流Idrは徐々に増加し、PWM信号S2のデューティ比が一定となると、駆動信号Idrの変化も抑制される。そして、PWM信号S2のデューティ比が段階的に低くなると、駆動電流Idrは徐々に減少する。したがって、PWM信号S2のデューティ比に応じて緩やかに変化する駆動電流Idrが流れることになる。また、時刻t20~時刻t21においては、FG信号がLレベルとなるため、時刻t2~時刻t20の間に流れる電流と同様の駆動電流Idrが負の方向に流れる。このように、信号stsp2が生成されている間期間Tyには、相切り替えのタイミングで駆動電流Idrの値が抑制され、その後駆動電流Idrの値が増加される。したがって、本実施形態では、モータ11に流れる駆動電流Idrが急激に変化することを抑制しつつ、静かにモータ11を回転させることができる。また、時刻t3に信号stsp3が生成されると、PWM信号S2のデューティ比は、0から入力されるPWM信号INのデューティ比である50まで上昇した後に低下する。この結果、モータ11は、入力されるPWM信号INのデューティ比に応じた回転速度で回転することになる。なお、時刻t3以降の駆動電流Idrの波形は、図12に示す波形と同様に変化する。ただし、時刻t3以降は、PWM信号S2のデューティ比は、0から50までしか上昇しないため、駆動電流Idrの電流値は、時刻t2~t3までの電流値より小さくなる。なお、ここでは、時刻t2~時刻t3までの間と、時刻t3以降において、期間T1~T3の比率を一定としたが、これに限られない。例えば、図13に示すように、期間Tyにおいては、期間T1~T3のうち、期間T2の占める割合を増加させても良い。具体的には、信号stsp2が出力されている間は、モード信号生成回路52は、期間TAにおいて期間T2の占める割合が大きし、信号stsp2が出力されると、モード信号生成回路52は、期間TAにおいて期間T2の占める割合を小さくしても良い。このように期間Tyにおける期間T2の割合を大きくすると、より滑らかにモータ11を回転させることができる。なお、図13を実現させるためには、例えば、信号stsp2,stsp3に基づいて、モード信号出力回路52の開始値算出回路110に、異なる値の開始値を算出させればよい。==デューティ比変化回路46b第2の実施形態について==図14は、デューティ比変化回路46の第2の実施形態の構成を示す図である。なお、図3と図14とで同一の符号の付されたブロックは同じである。図14のデューティ比変化回路46bでは、PWM信号生成回路53の代わりに、PWM信号生成回路200が用いられている。PWM信号生成回路200は、入力されるPWM信号S1と同期したPWM信号S4を生成する回路であり、期間検出回路60、パルス数カウンタ300、演算回路310、及び信号生成回路320を含んで構成される。なお、期間検出回路60は、図3に示したブロックと同様であるため説明は省略する。パルス数カウンタ300は、期間T1,T3の夫々に入力されるPWM信号S1のパルス数をカウントする。そして、パルス数カウンタ300は、期間T1にカウントされるPWM信号S1のパルス数を、aslp_reg0とし、期間T3にカウントされるPWM信号S1のパルス数を、aslp_reg2として演算回路310に出力する。なお、aslp_reg0は、期間T1におけるパルス数カウンタ300のカウント値slp_cntの変化量であり、aslp_reg2は、期間T3におけるパルス数カウンタ300のカウント値slp_cntの変化量である。また、パルス数カウンタ300は、例えば、エッジパルスVe1が入力されるとリセットされ、MODE信号3が入力されるとカウント値slp_cntとして1が設定される。演算回路310は、期間T1~T3の夫々におけるPWM信号S4の1周期におけるHレベルの期間H1~H3を、PWM信号S1に同期して計算する。具体的には、演算回路310は、期間T1におけるHレベルの期間H1を、カウント値slp_cntが変化する毎に下記の式7に基づいて計算する。H1=hcnt/aslp_reg0×slp_cnt7式7から明らかなように、期間T1が開始し、カウント値slp_cntがインクリメントされるとHレベルの期間H1は増加する。また、式7において、aslp_reg0は、期間T1が終了するまでのカウント値slp_cntの変化量である。したがって、期間T1が終了すると、Hレベルの期間H1は、H1=hcntとなる。また、演算回路310は、期間T2におけるHレベルの期間H2を、式8に基づいて算出する。H2=hcnt8さらに、演算回路310は、期間T3におけるHレベルの期間H3を、カウント値slp_cntが変化する毎に式9に基づいて算出する。H3=hcnt-hcnt/aslp_reg2×slp_cnt9このため、カウント値slp_cntがインクリメントされると、Hレベルの期間H3は低下する。さらに、式9において、aslp_reg2は、期間T3が終了するまでのカウント値slp_cntの変化量である。したがって、カウント値slp_cntが、期間T3が終了する際のaslp_reg2となると、Hレベルの期間H3は、H3=0となる。ただし、図3の回路と同様に、モード信号MODE3が出力され続け、カウント値slp_cntはインクリメントされ続けることがある。このような場合、カウント値slp_cntはインクリメントされ続けるため、Hレベルの期間H3は、負の値になってしまう。そこで、演算回路62は、例えば、Hレベルの期間H3の計算結果が負の値となると、Hレベルの期間H3として0を出力する。つまり、式9の値が負となると、H3=010となる。なお、演算回路310は、式7、9の計算を実行する際には、計算精度を向上させるために、Hレベルの期間を示す値hcntと、カウント値slp_cntとの積を除算処理の前に行っている。信号生成回路320は、期間T1~T3の夫々で計算されたHレベルの期間H1~H3のPWM信号S4を、PWM信号S1に同期して生成する。ここで、図15を参照しつつ、信号生成回路320で生成されるPWM信号S4の波形の一例について説明する。なお、ここでは、期間T1におけるPWM信号S1のパルス数aslp_reg0を4とし、期間T3におけるPWM信号S1のパルス数aslp_reg2を8とする。また、PWM信号S1のHレベルの期間を示すカウント値hcntは、80であり、1周期の期間を示すカウント値wcntは、160であることとする。つまり、PWM信号S1のデューティ比は50である。さらに、ここでは、実際にFG信号がHレベルとなる期間は、期間TAと同じであることとする。まず、期間T1におけるHレベルの期間H1は、前述の式7の各変数に値を代入することにより、式11に示すようになる。H1=80/4×slp_cnt11したがって、まず、カウント値slp_cntが0~4となるまで、Hレベルの期間H1は段階的に増加する。また、期間T2におけるHレベルの期間H2は、式9から明らかなように一定80である。そして、期間T3が開始されると、期間T3におけるHレベルの期間H3は、式9の各変数に値を代入することにより、式12に示すようになる。H3=80-80/8×slp_cnt12このため、カウント値slp_cntが1~8となるまで、Hレベルの期間H3は段階的に減少する。また、PWM信号S3及びPWM信号S1の周期は等しいため、Hレベルの期間H1~H3が変化すると、PWM信号S3のデューティ比も、同様に変化する。この結果、PWM信号S3のデューティ比は徐々に増加して一定50となり、その後、徐々に減少する。このように、図14に示すデューティ比変化回路46bを用いた場合も、図3に示すデューティ比変化回路46aを用いた場合と同様に駆動電流Idrが変化する。このため、デューティ比変化回路46bを用いた場合も、図10と同様の波形を得ることができる。以上、本実施形態のモータ駆動IC10について説明した。例えば図10、及び図12に示すように、モータ11が起動される際の期間Tyにおいては、相切り替えの際に流れる駆動電流Idrは小さい。したがって、モータ11に流れる駆動電流Idrが急激に変化することを抑制しつつ、静かにモータ11を回転させることができる。さらに、本実施形態では、相切り替えの際に駆動電流Idrが小さいため、トルクの効率を向上させることができる。また、期間Tx、期間Tyを、例えば所定の期間例えば、Tx,Ty=10msとしても良いが、このような場合、モータ11の種類等によっては、十分に回転数が上昇せず、滑らかに回転を開始させることができないことがある。本実施形態では、期間Tx,TyをFG信号に基づいて定めている。このため、本実施形態では、モータ11の回転速度を所望の回転速度まで滑らかに変化させることができる。また、デューティ比変化回路46aは、FG信号の論理レベルが変化すると、デューティ比が0となるPWM信号S2を生成する。このため、相切り替えのタイミングで、駆動電流Idrを0とすることがでるため、モータ11に流れる駆動電流Idrが急激に変化することを確実に抑制できる。また、期間Txにおいては、Hブリッジ回路22は、デューティ比が100のPWM信号S3に基づいて駆動される。このため、本実施形態では、確実にモータ11を停止している状態から、回転している状態へと変化させることができる。なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。なお、モータ11はファンモータであることとしたが、例えば振動モータであってもよい。仮にモータ11が振動モータであっても、相切り替えの際の駆動電流Idrの変化を抑制できるため、騒音を小さくすることができる。例えば期間Txには、Hブリッジ回路22が、デューティ比が100のPWM信号S3に基づいて駆動されることとしたが、これに限られるものでは無い。期間Txにおいては、モータ11の回転が開始可能なデューティ比例えば、50でHブリッジ回路22が駆動されれば良い。また、期間Tyにおいては、PWM信号S2のデューティ比を99まで上昇させたが、これに限られるものでは無い。例えば、期間Tyにおいて、PWM信号S2のデューティ比を例えば50まで上昇させることとしても良い。ただし、この場合には、デューティ比が50のPWM信号を生成する回路不図示を別途駆動信号出力回路21に設ける必要がある。さらに、この場合には、セレクタ45に、例えば信号stsp2が入力された際に、デューティ比が50のPWM信号をPWM信号S1として出力させる必要がある。このような場合であっても、本実施形態と同様の効果を得ることができる。"