センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された1個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するAD変換器と、前記AD変換器により変換された複数のデジタル値を平均化するデジタル演算回路とを備えたことを特徴とする静電容量検出回路。センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された1個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の出力を平均化するアナログ演算回路とを備えたことを特徴とする静電容量検出回路。センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された1個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第1電圧及び第2電圧をこの順番で印加する駆動回路と、前記第1電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出した後、前記第2電圧の印加により前記静電容量に蓄積された電荷を前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第1デジタル値に変換した後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第2デジタル値に変換するAD変換器と、前記AD変換器により変換された複数の第1デジタル値を平均化した第1検出電圧と、前記複数の第2デジタル値を平均化した第2検出電圧との差を求めることにより前記静電容量の容量値を推定するデジタル演算回路とを備えたことを特徴とする静電容量検出回路。センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された1個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第1電圧及び第2電圧をこの順番で印加する駆動回路と、前記第1電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出した後、前記第2電圧の印加により前記静電容量に蓄積された電荷を前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第1サンプリング値を生成し、前記駆動回路が前記ドライブラインに前記第2電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第2サンプリング値を生成するサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた複数の第1サンプリング値を平均化した第1検出電圧と、前記サンプリング容量回路によりサンプリングされた複数の第2サンプリング値を平均化した第2検出電圧との差を求めることにより前記静電容量の容量値を推定するアナログ演算回路とを備えたことを特徴とする静電容量検出回路。第1センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記第1センスラインに接続された1個以上の第1静電容量と、第2センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第2センスラインに接続された1個以上の第2静電容量との容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記第1及び第2静電容量に蓄積された電荷を前記第1及び第2センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するAD変換器と、前記AD変換器により変換された複数のデジタル値を平均化するデジタル演算回路とを備えたことを特徴とする静電容量検出回路。第1センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記第1センスラインに接続された1個以上の第1静電容量と、第2センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第2センスラインに接続された1個以上の第2静電容量との容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記第1及び第2静電容量に蓄積された電荷を前記第1及び第2センスラインを通してそれぞれ読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の差動出力を平均化するアナログ演算回路とを備えたことを特徴とする静電容量検出回路。第1センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記第1センスラインに接続された1個以上の第1静電容量と、第2センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第2センスラインに接続された1個以上の第2静電容量との容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第1電圧及び第2電圧をこの順番で印加する駆動回路と、前記第1電圧の印加により前記第1及び第2静電容量に蓄積された電荷をそれぞれ前記第1及び第2センスラインを通して読み出した後、前記第2電圧の印加により前記第1及び第2静電容量に蓄積された電荷をそれぞれ前記第1及び第2センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第1デジタル値に変換した後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第2デジタル値に変換するAD変換器と、前記AD変換器により変換された複数の第1デジタル値を平均化した第1検出電圧と、前記複数の第2デジタル値を平均化した第2検出電圧との差を求めることにより前記静電容量の容量値を推定するデジタル演算回路とを備えたことを特徴とする静電容量検出回路。第1センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記第1センスラインに接続された1個以上の第1静電容量と、第2センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第2センスラインに接続された1個以上の第2静電容量との容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第1電圧及び第2電圧をこの順番で印加する駆動回路と、前記第1電圧の印加により前記第1及び第2静電容量に蓄積された電荷をそれぞれ前記第1及び第2センスラインを通して読み出した後、前記第2電圧の印加により前記第1及び第2静電容量に蓄積された電荷をそれぞれ前記第1及び第2センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの第1差動出力を複数回サンプリングした後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの第2差動出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の第1差動出力を平均化した第1検出電圧と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の第2差動出力を平均化した第2検出電圧との差を求めることにより前記静電容量の容量値を推定するアナログ演算回路とを備えたことを特徴とする静電容量検出回路。前記AD変換器は、非周期的なサンプリングタイミングにより前記センスアンプの出力または差動出力をサンプリングする請求項1、3、5及び7のいずれかに記載の静電容量検出回路。前記サンプリング容量回路は、非周期的なサンプリングタイミングにより前記センスアンプの出力または差動出力をサンプリングする請求項2、4、6及び8のいずれかに記載の静電容量検出回路。前記センスアンプは、集積化されており、前記センスラインに接続された入力端子を有する請求項1~8の何れかに記載の静電容量検出回路。請求項11に記載の静電容量検出回路を備え、前記センスラインと前記ドライブラインと前記静電容量とは、タッチパネルを構成し、前記タッチパネルに重ねられているか、前記タッチパネルを内蔵した表示パネルをさらに備えたことを特徴とする電子機器。しかしながら、静電容量C1~C4をリセットし、駆動電圧Vin1~Vin4により静電容量C1~C4を再充電して静電容量C1~C4の電荷をセンスアンプ2で読み出すという処理は、ドライブラインDL1~DL4、センスラインSLの電圧を変化させるため、この電圧変化が収束するまでにはそれらのラインの持つ時定数で律捉された時間がかかり、容量値の推測に求められる限られた時間内に行える平均化の回数が不足するという課題があった。本発明の目的は、静電容量をリセットし、駆動電圧により再充電してセンスアンプで読み出すための処理時間を短縮することができる静電容量検出回路及び電子機器を提供することにある。本発明に係る静電容量検出回路は、センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された1個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するAD変換器と、前記AD変換器により変換された複数のデジタル値を平均化するデジタル演算回路とを備えたことを特徴とする。この特徴により、出力をサンプリングする瞬間にセンスライン寄生容量Cpを介して混入するノイズ成分が平均化され、信号対ノイズ比の向上が可能である。そして、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理時間を短縮することができる。本発明に係る他の静電容量検出回路は、センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された1個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の出力を平均化するアナログ演算回路とを備えたことを特徴とする。この特徴により、出力をサンプリングする瞬間にセンスライン寄生容量Cpを介して混入するノイズ成分が平均化され、信号対ノイズ比の向上が可能である。そして、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングするので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理時間を短縮することができる。また、AD変換を介さずにアナログ回路により平均化するため、量子化ノイズの混入を排除することができる。本発明に係るさらに他の静電容量検出回路は、センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された1個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第1電圧及び第2電圧をこの順番で印加する駆動回路と、前記第1電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出した後、前記第2電圧の印加により前記静電容量に蓄積された電荷を前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第1デジタル値に変換した後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第2デジタル値に変換するAD変換器と、前記AD変換器により変換された複数の第1デジタル値を平均化した第1検出電圧と、前記複数の第2デジタル値を平均化した第2検出電圧との差を求めることにより前記静電容量の容量値を推定するデジタル演算回路とを備えたことを特徴とする。この特徴により、第1の検出電圧をサンプリングする瞬間にセンスライン寄生容量Cpを介して混入するノイズ成分が平均化され、さらに第2の検出電圧をサンプリングする瞬間にセンスライン寄生容量Cpを介して混入するノイズ成分も平均化されるため、第1の検出電圧と第2の検出電圧の差に含まれるノイズ成分が減少し、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第1デジタル値に変換した後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第2デジタル値に変換するので、駆動端子を第1の駆動電圧または電圧の組と、第2の駆動電圧または電圧の組により駆動することを複数回繰り返す構成よりも処理時間を短縮することができる。本発明に係るさらに他の静電容量検出回路は、センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された1個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第1電圧及び第2電圧をこの順番で印加する駆動回路と、前記第1電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出した後、前記第2電圧の印加により前記静電容量に蓄積された電荷を前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第1サンプリング値を生成し、前記駆動回路が前記ドライブラインに前記第2電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第2サンプリング値を生成するサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた複数の第1サンプリング値を平均化した第1検出電圧と、前記サンプリング容量回路によりサンプリングされた複数の第2サンプリング値を平均化した第2検出電圧との差を求めることにより前記静電容量の容量値を推定するアナログ演算回路とを備えたことを特徴とする。この特徴により、第1の検出電圧をサンプリングする瞬間にセンスライン寄生容量Cpを介して混入するノイズ成分が平均化され、さらに第2の検出電圧をサンプリングする瞬間にセンスライン寄生容量Cpを介して混入するノイズ成分も平均化されるため、第1の検出電圧と第2の検出電圧の差に含まれるノイズ成分が減少し、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第1サンプリング値を生成し、前記駆動回路が前記ドライブラインに前記第2電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第2サンプリング値を生成するので、駆動端子を第1の駆動電圧または電圧の組と、第2の駆動電圧または電圧の組により駆動することを複数回繰り返す構成よりも処理時間を短縮することができる。また、AD変換を介さずにアナログ回路により平均化するため、量子化ノイズの混入を排除することができる。本発明に係るさらに他の静電容量検出回路は、第1センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記第1センスラインに接続された1個以上の第1静電容量と、第2センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第2センスラインに接続された1個以上の第2静電容量との容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記第1及び第2静電容量に蓄積された電荷を前記第1及び第2センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するAD変換器と、前記AD変換器により変換された複数のデジタル値を平均化するデジタル演算回路とを備えたことを特徴とする。この特徴により、出力をサンプリングする瞬間にセンスライン寄生容量CpAおよびCpBを介して混入するノイズ成分が平均化され、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングするので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理を短縮することができる。本発明に係るさらに他の静電容量検出回路は、第1センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記第1センスラインに接続された1個以上の第1静電容量と、第2センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第2センスラインに接続された1個以上の第2静電容量との容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記第1及び第2静電容量に蓄積された電荷を前記第1及び第2センスラインを通してそれぞれ読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の差動出力を平均化するアナログ演算回路とを備えたことを特徴とする。この特徴により、出力をサンプリングする瞬間にセンスライン寄生容量CpAおよびCpBを介して混入するノイズ成分が平均化され、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングするので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理時間を短縮することができる。また、AD変換を介さずに平均化するため、量子化ノイズの混入を排除することができる。本発明に係るさらに他の静電容量検出回路は、第1センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記第1センスラインに接続された1個以上の第1静電容量と、第2センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第2センスラインに接続された1個以上の第2静電容量との容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第1電圧及び第2電圧をこの順番で印加する駆動回路と、前記第1電圧の印加により前記第1及び第2静電容量に蓄積された電荷をそれぞれ前記第1及び第2センスラインを通して読み出した後、前記第2電圧の印加により前記第1及び第2静電容量に蓄積された電荷をそれぞれ前記第1及び第2センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第1デジタル値に変換した後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第2デジタル値に変換するAD変換器と、前記AD変換器により変換された複数の第1デジタル値を平均化した第1検出電圧と、前記複数の第2デジタル値を平均化した第2検出電圧との差を求めることにより前記静電容量の容量値を推定するデジタル演算回路とを備えたことを特徴とする。この特徴により、第1の検出電圧をサンプリングする瞬間にセンスライン寄生容量CpAおよびCpBを介して混入するノイズ成分が平均化され、さらに第2の検出電圧をサンプリングする瞬間にセンスライン寄生容量CpAおよびCpBを介して混入するノイズ成分も平均化されるため、第1の検出電圧と第2の検出電圧の差に含まれるノイズ成分が減少し、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第1デジタル値に変換した後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第2デジタル値に変換するので、駆動端子を第1の駆動電圧対または電圧対の組と、第2の駆動電圧対または電圧対の組により駆動することを複数回繰り返す構成よりも処理時間を短縮することができる。本発明に係るさらに他の静電容量検出回路は、第1センスラインに交差する1本以上のドライブラインに一端が接続され、他端が前記第1センスラインに接続された1個以上の第1静電容量と、第2センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第2センスラインに接続された1個以上の第2静電容量との容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第1電圧及び第2電圧をこの順番で印加する駆動回路と、前記第1電圧の印加により前記第1及び第2静電容量に蓄積された電荷をそれぞれ前記第1及び第2センスラインを通して読み出した後、前記第2電圧の印加により前記第1及び第2静電容量に蓄積された電荷をそれぞれ前記第1及び第2センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの第1差動出力を複数回サンプリングした後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの第2差動出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の第1差動出力を平均化した第1検出電圧と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の第2差動出力を平均化した第2検出電圧との差を求めることにより前記静電容量の容量値を推定するアナログ演算回路とを備えたことを特徴とする。この特徴により、第1の検出電圧をサンプリングする瞬間にセンスライン寄生容量CpAおよびCpBを介して混入するノイズ成分が平均化され、さらに第2の検出電圧をサンプリングする瞬間にCpAおよびCpBを介して混入するノイズ成分も平均化されるため、第1の検出電圧と第2の検出電圧の差に含まれるノイズ成分が減少し、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記第1電圧を印加している間に、前記センスアンプの第1差動出力を複数回サンプリングした後、前記駆動回路が前記第2電圧を印加している間に、前記センスアンプの第2差動出力を複数回サンプリングするので、駆動端子を第1の駆動電圧対または電圧対の組と、第2の駆動電圧対または電圧対の組により駆動することを複数回繰り返す構成よりも処理時間を短縮することができる。また、AD変換を介さずに平均化するため、量子化ノイズの混入を排除することができる。本発明に係る静電容量検出回路では、前記AD変換器は、非周期的なサンプリングタイミングにより前記センスアンプの出力または差動出力をサンプリングすることが好ましく、前記サンプリング容量回路は、非周期的なサンプリングタイミングにより前記センスアンプの出力または差動出力をサンプリングすることが好ましい。上記構成により、平均化により効果的にノイズを削減することができる。本発明に係る静電容量検出回路では、前記センスアンプは、集積化されており、前記センスラインに接続された入力端子を有することが好ましい。上記構成により、センスアンプが集積化されるので、よりコンパクトな静電容量検出回路を得ることができる。本発明に係る電子機器は、本発明に係る静電容量検出回路を備え、前記センスラインと前記ドライブラインと前記静電容量とは、タッチパネルを構成し、前記タッチパネルに重ねられているか、前記タッチパネルを内蔵した表示パネルをさらに備えたことを特徴とする。この特徴により、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも静電容量検出の処理時間を短縮した電子機器を得ることができる。本発明に係る静電容量検出回路は、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換する。このため、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理時間を短縮することができる。本発明の静電容量検出回路に関する実施の一形態について図1~図9に基づいて説明すれば以下のとおりである。実施の形態1静電容量検出回路1の構成シングルエンド、シングルサンプリング図1は、実施の形態1に係る静電容量検出回路1の構成を示す回路図である。静電容量検出回路1は、センスラインSLに交差するドライブラインDL1~DL4にそれぞれ一端が接続され、他端がセンスラインSLに接続された静電容量C1~C4の容量値を推定するためのデータを取得する。静電容量検出回路1は、駆動回路8を備えている。駆動回路8は、ドライブラインDL1~DL4に電圧Vin1~Vin4を印加する。センスラインSLには、センスライン寄生容量Cpが存在する。センスライン寄生容量Cpには、外部からノイズNZが印加される。静電容量検出回路1には、センスアンプ2が設けられている。センスアンプ2は、電圧Vin1~Vin4の印加により静電容量C1~C4に蓄積された電荷を、センスラインSLを通して読み出す。センスアンプ2は、オペアンプ10を有している。オペアンプ10の非反転入力端子はセンスラインSLに接続されており、反転入力端子は基準電圧Vrに接続されている。センスアンプ2には、オペアンプ10の非反転入力端子とオペアンプ10の出力とに接続された積分容量Cf及びスイッチSWRが互いに並列に設けられている。センスアンプ2は、集積化されており、センスラインSLに接続された入力端子9を有している。静電容量検出回路1は、AD変換器3を備えている。AD変換器3は、駆動回路8がドライブラインDL1~DL4に電圧Vin1~Vin4を印加している間に、センスアンプ2の出力を複数回繰り返してサンプリングし、サンプリング毎にデジタル値に変換する。AD変換器3には、擬似乱数発生回路7が接続されている。擬似乱数発生回路7は、AD変換器3のサンプリング周期を制御するために、予め定められた範囲内の乱数を生成してAD変換器3に供給する。静電容量検出回路1には、デジタル演算回路4が設けられている。デジタル演算回路4は、AD変換器3により変換された複数のデジタル値を平均化する。静電容量検出回路1の動作静電容量C1、C2、C3、及びC4のセンスラインSLと繋がらない方の端子に、ドライブラインDL1~DL4を通して電圧Vin1、Vin2、Vin3、及びVin4を印加して、そのときのセンスアンプ2の出力電圧をAD変換器3により複数回繰り返して読み出すことで容量C1、C2、C3、及びC4の値を推定するためのデータを得る。センスラインSLの電荷をリセットするため、まずスイッチSWRを閉じて、ドライブラインDL1~DL4への印加電圧Vin1=Vin2=Vin3=Vin4=0とする。AD変換器3による読み出しの繰り返し回数は、実際には、駆動方式や外来ノイズの状況、必要とされるS/Nにより、数回から1000回以上まで多様な数値を取り得る。指やペンのタッチ位置を検出するために必要とされるS/N比を実現でき、かつ一回のタッチ位置検出に許容される時間内に完了できる適切な繰り返し回数を選ぶ。その後、時刻t0においてスイッチSWRを開き、さらにその後、駆動電圧をVin1=Vd、Vin2=Vin3=Vin4=0にして出力が収束した後の時刻tにおける出力電圧値は、Voutt=-{VdC1Vnt-Vnt0Cp}/CfVr...式1、となり、Vnt-Vnt0というノイズで決まる誤差を許容すると静電容量C1の値を推定できる。ノイズ電圧Vnのrms二乗平均平方根、RootMeanSquare値をVn_rmsとすると、Vnt-Vnt0のrms値は2Vn_rmsである。ここで、ノイズによる誤差を削減するために、駆動電圧をVin1=Vd、Vin2=Vin3=Vin4=0にして、出力が収束した後の出力電圧を時刻t11、t12、...t1nにおいてAD変換器3によりn回繰り返してサンプリングしてデジタル値に変換し、デジタル演算回路4によりそれらのデジタル値の加算平均Vout_aveを求めると、Vout_ave=-{nVdC1Vnt11Vnt12Vnt1n-nVnt0Cp}/nCfVr、となる。この加算平均値に含まれるノイズの項、Vnt11Vnt12Vnt1n/nはサンプル間のノイズ電圧Vnt11、Vnt12、...Vnt1nに相関が無ければ、rms値においてノイズ電圧Vnのrms値の1/sqrtnに小さくなるため、Vouttでは2Vn_rmsであったノイズのrms値が、Vn_aveではサンプリング回数nを大きくすると、Vn_rmsまで削減可能である。一般に寄生容量Cpを介してセンスラインSLに影響するノイズ電圧Vnは、液晶ディスプレイの表示画面に依存してランダムな変化があり、サンプル間の相関は小さいことが期待される。しかしながら、ノイズ電圧が液晶ディスプレイの画面走査の周期で周期的に変動したり、あるいは、タッチパネルを操作する人体を介して混入する外部の周期的変動ノイズの場合には、周期的なサンプリングではサンプル間の相関が大きくなることもあり得る。この様な場合でも、平均化により効果的にノイズ量を削減するために、擬似乱数発生回路7によりサンプリングの時刻を非周期的にすることが推奨される。静電容量検出回路1の他の駆動方法静電容量検出回路1の他の駆動方法による容量値の推定方法を以下に説明する。上述した駆動方法と同様に、センスラインSLの電荷をリセットするため、まずスイッチSWRを閉じて、ドライブラインDL1~DL4への印加電圧Vin1=Vin2=Vin3=Vin4=0とする。その後、時刻t01においてスイッチSWRを開き、さらにその後、Vin1、Vin2、Vin3、Vin4=Vd、Vd、Vd、Vdを印加した時の出力を時刻t1でサンプリングした値をVoutt1とすると、Voutt1=-VdC1C2C3C4/Cf-Vnt1-Vnt01Cp/CfVr...式2、となる。次に、センスラインSLの電荷をリセットするため、スイッチSWRを閉じて、ドライブラインDL1~DL4への印加電圧Vin1=Vin2=Vin3=Vin4=0とする。その後、時刻t02においてスイッチSWRを開き、さらにその後、Vin1、Vin2、Vin3、Vin4=Vd、-Vd、Vd、-Vdを印加した時の出力を時刻t2でサンプリングした値をVoutt2とすると、Voutt2=-VdC1-C2C3-C4/Cf-Vnt2-Vnt02Cp/CfVr...式3、となる。次に、センスラインSLの電荷をリセットするため、スイッチSWRを閉じて、ドライブラインDL1~DL4への印加電圧Vin1=Vin2=Vin3=Vin4=0とする。その後、時刻t03においてスイッチSWRを開き、さらにその後、Vin1、Vin2、Vin3、Vin4=Vd、Vd、-Vd、-Vdを印加した時の出力を時刻t3でサンプリングした値をVoutt3とすると、Voutt3=-VdC1C2-C3-C4/Cf-Vnt3-Vnt03Cp/CfVr...式4、となる。次に、センスラインSLの電荷をリセットするため、スイッチSWRを閉じて、ドライブラインDL1~DL4への印加電圧Vin1=Vin2=Vin3=Vin4=0とする。その後、時刻t04においてスイッチSWRを開き、さらにその後、Vin1、Vin2、Vin3、Vin4=Vd、-Vd、-Vd、Vdを印加した時の出力を時刻t4でサンプリングした値をVoutt4とすると、Voutt4=-VdC1-C2-C3C4/Cf-Vnt4-Vnt04Cp/CfVr...式5、となる。そして、式2、式3、式4、及び式5で得られた電圧値の4つの線形和を以下のように求める。Voutt1Voutt2Voutt3Voutt4=-4VdC1/Cf-Vnt1Vnt2Vnt3Vnt4Cp/CfVnt01Vnt02Vnt03Vnt04Cp/Cf4Vr...式6、Voutt1-Voutt2Voutt3-Voutt4=-4VdC2/Cf-Vnt1-Vnt2Vnt3-Vnt4Cp/CfVnt01-Vnt02Vnt03-Vnt04Cp/Cf...式7、Voutt1Voutt2-Voutt3-Voutt4=-4VdC3/Cf-Vnt1Vnt2-Vnt3-Vnt4Cp/CfVnt01Vnt02-Vnt03-Vnt04Cp/Cf...式8、Voutt1-Voutt2-Voutt3Voutt4=-4VdC4/Cf-Vnt1-Vnt2-Vnt3Vnt4Cp/CfVnt01-Vnt02-Vnt03Vnt04Cp/Cf...式9、これらの演算結果により、ノイズ電圧Vntに依存した誤差を許容すれば、静電容量C1、C2、C3、C4を推定することが可能である。ノイズ電圧を削減するためには、出力Voutt1、Voutt2、Voutt3、及びVoutt4を得るためのサンプリングをそれぞれAD変換器3により複数回繰り返し行ってデジタル値に変換し、デジタル演算回路4によりそれらのデジタル値の加算平均Vout_ave1、Vout_ave2、Vout_ave3、及びVout_ave4を求めて、式6、式7、式8、及び式9における出力Voutt1、Voutt2、Voutt3、Voutt4を置き換えることでノイズを小さくすることが可能である。この場合も、平均化により効果的にノイズ量を削減するために、擬似乱数発生回路7によりサンプリングの時刻をランダム化することが推奨される。静電容量検出回路1Aの構成シングルエンド、シングルサンプリング図2は、実施の形態1に係る他の静電容量検出回路1Aの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。静電容量検出回路1Aは、複数個のサンプリング電圧の加算平均をアナログ回路により求める場合の回路例を示しており、AD変換器3、デジタル演算回路4の代わりにサンプリング容量回路5A、積分器6Aを備えている。サンプリング容量回路5Aは、サンプリング容量Csを有している。サンプリング容量Csの一方の端子にはスイッチSW1及びSW3が接続されており、他方の端子にはスイッチSW2及びSW4が接続されている。スイッチSW1は、サンプリング容量Csの一方の端子の接続を、センスアンプ2の出力と基準電圧Vrとの間で切り替える。スイッチSW2は、サンプリング容量Csの他方の端子の接続を、基準電圧Vrとセンスアンプ2の出力との間で切り替える。スイッチSW3は、サンプリング容量Csの一方の端子と積分器6Aとの間の接続をオンオフする。スイッチSW4は、サンプリング容量Csの他方の端子と積分器6Aとの間の接続をオンオフする。サンプリング容量回路5Aには、擬似乱数発生回路7Aが設けられている。擬似乱数発生回路7Aは、スイッチSW1~SW4の動作周期を制御するために、予め定められた範囲内の擬似乱数を生成してサンプリング容量回路5Aに供給する。積分器6Aは、オペアンプ11を有している。オペアンプ11の非反転入力端子は、サンプリング容量回路5AのスイッチSW3に接続されている。オペアンプ11の反転入力端子は、基準電圧Vr及びサンプリング容量回路5AのスイッチSW4に接続されている。積分器6Aには、オペアンプ11の非反転入力端子及びオペアンプ11の出力に接続されて互いに並列に配置された積分容量Cint及びスイッチSWR_intが設けられている。静電容量検出回路1Aの動作サンプリング容量回路5Aに設けられたサンプリング容量Csが、センスアンプ2の出力電圧Voutを、時刻t1、t2、...tnにおいてサンプリングして積分容量Cintに積分することで、平均化された出力電圧Vout_ave={Voutt1Voutt2Vouttn}Cs/Cint、が得られる。AD変換でデジタル化する図1に示す構成と比較して、量子化ノイズの混入が無いという優位性がある。実施の形態2静電容量検出回路1Bの構成シングルエンド、CDS図3は、実施の形態2に係る静電容量検出回路1Bの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。静電容量検出回路1Bは、駆動回路8Bとセンスアンプ2BとAD変換器3Bとデジタル演算回路4Bとを備えている。静電容量検出回路1Bの動作静電容量C1、C2、C3、C4のセンスラインSLと繋がらない方の端子に電圧Vin1、Vin2、Vin3、Vin4を印加して、そのときのセンスアンプ2Bの出力電圧を複数回繰り返して読み出すことで静電容量C1、C2、C3、及びC4を推定するためのデータを得る。センスラインSLの電荷をリセットするため、まずスイッチSWRを閉じて、ドライブラインDL1~DL4への印加電圧Vin1=Vin2=Vin3=Vin4=0とする。その後、時刻t0においてスイッチSWRを開き、さらにその後、駆動電圧を第1の駆動電圧の組Vin1=Vin11、Vin2=Vin21、Vin3=Vin31、Vin4=Vin41にして、出力が収束した後の時刻t1における出力電圧値は、Voutt1=-Vin11C1Vin21C2Vin31C3Vin41C4/Cf-Vnt1-Vnt01Cp/CfVrVoff...式10、となる。ここで、Voffはセンスアンプ2Bの入力オフセット電圧である。次に、駆動電圧を第2の駆動電圧の組Vin1=Vin12、Vin2=Vin22、Vin3=Vin32、Vin4=Vin42にして、出力が収束した後の時刻t2における出力電圧値は、Voutt2=-Vin12C1Vin22C2Vin32C3Vin42C4/Cf-Vnt2-Vnt01Cp/CfVrVoff...式11、となる。式10と式11とより、Vout_cds=Voutt2-Voutt1=-{Vin12-Vin11C1Vin22-Vin21C2Vin32-Vin31C3Vin42-Vin41C4-Vnt2-Vnt1Cp/Cf、となる。これは、相関2重サンプリングの原理により、時刻t1におけるノイズと時刻t2におけるノイズとに含まれる相関成分をキャンセルすることを目的としている。Vout_cdsに含まれるノイズの項であるVnt2-Vnt1は、時刻t1と時刻t2におけるノイズに相関があればキャンセルされる。また、上の式には表記していないが、センスアンプ2Bのノイズも時刻t1と時刻t2で相関のある部分はキャンセルされる。特に、センスアンプ2Bの入力オフセットのように時間変動のないノイズは完全にキャンセルされる。複数のセンスアンプ2Bを並列して使う場合には、個々のセンスアンプ2Bの入力オフセット電圧のばらつきが問題になるため、相関2重サンプリングの採用が望ましい。ここで、第1の駆動電圧を加えた時の出力電圧をAD変換器3Bにより複数回繰り返してサンプリングしてデジタル演算回路4Bにより加算平均を取ると、式10より、加算平均値は、Vout_ave1=-Vin11C1Vin21C2Vin31C3Vin41C4/Cf-Vnt1_ave-Vnt01Cp/CfVrVoff...式12、となる。ここでVnt1_aveは、第1の印加電圧を加えた状態で複数回サンプリングした時のノイズVntの加算平均を表す。さらに、第2の印加電圧を加えた時の出力電圧をAD変換器3Bにより複数回サンプリングしてデジタル演算回路4Bにより加算平均を取ると、式11より、加算平均値は、Vout_ave2=-Vin12C1Vin22C2Vin32C3Vin42C4/Cf-Vnt2_ave-Vnt01Cp/CfVrVoff...式13、となる。ここでVnt2_aveは、第2の印加電圧を加えた状態で複数回サンプリングした時のノイズVntの加算平均を表す。デジタル演算回路4Bにより式12、式13で表わされる加算平均値の差をとると、Vout_cds_ave=Vout_ave2-Vout_ave1=-{Vin12-Vin11C1Vin22-Vin21C2Vin32-Vin31C3Vin42-Vin41C4-Vnt2_ave-Vnt1_aveCp/Cf、となる。Vnt1_ave、Vnt2_aveともに、サンプル間の相関が小さければVnt1、Vnt2と比較して小さくなることが期待される。この場合でも、平均化により効果的にノイズ量を削減するために、擬似乱数発生回路7により、サンプリングの時刻をランダム化することが推奨される。静電容量検出回路1Cの構成シングルエンド、CDSAD変換によるノイズの混入を排除するためには、加算平均値の求める演算と二つの加算平均の差を求める演算とをアナログ回路で行うことも好ましい。これは図4に示す回路により以下のような動作で実現が可能である。図4は、実施の形態2に係る他の静電容量検出回路1Cの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。静電容量検出回路1Cは、AD変換器3B、デジタル演算回路4Bの代わりにサンプリング容量回路5C、積分器6Cを備えている。静電容量検出回路1Cの動作まず、第1の駆動電圧の組でドライブラインDL1~DL4を駆動している状態でのセンスアンプ2Bの出力をサンプリング容量Csにより複数回繰り返してサンプリングして積分器6Cにより積分容量Cintで積分する。この時のサンプリングは、スイッチSW1をセンスアンプ2Bの出力Voutに接続し、スイッチSW2を基準電圧Vrに接続することで行う。次に、第2の駆動電圧の組でドライブラインDL1~DL4を駆動している状態でのセンスアンプ2Bの出力をサンプリング容量Csにより複数回繰り返してサンプリングするが、この時のサンプリングは、スイッチSW1を基準電圧Vrに接続し、スイッチSW2を出力Voutに接続することで行う。この結果として、積分器6Cの出力は下記のように表わされ、第1の駆動電圧印加時のセンスアンプ2Bの出力の加算平均と、第2の駆動電圧印加時のセンスアンプ2Bの出力の加算平均との差が得られる。Vout_cds_ave=[{Voutt11Voutt12...Voutt1n}-{Voutt21Voutt22...Voutt2n}]Cs/nCint実施の形態3静電容量検出回路1Dの構成差動図5は、実施の形態3に係る静電容量検出回路1Dの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。静電容量検出回路1Dは、センスラインSLASLBに交差するドライブラインDL1~DL4にそれぞれ一端が接続され、それぞれ他端がセンスラインSLASLBに接続された静電容量C1A~C4A、C1B~C4Bの容量値を推定するためのデータを取得する。静電容量検出回路1Dは、駆動回路8を備えている。駆動回路8は、ドライブラインDL1~DL4に電圧Vin1~Vin4を印加する。センスラインSLASLBには、それぞれセンスライン寄生容量CpACpBが存在する。センスライン寄生容量CpACpBには、それぞれ外部からノイズNZANZBが印加される。静電容量検出回路1Dには、センスアンプ2Dが設けられている。センスアンプ2Dは、電圧Vin1~Vin4の印加により静電容量C1A~C4Aに蓄積された電荷及び静電容量C1B~C4Bに蓄積された電荷を、センスラインSLASLBを通して読み出す。センスアンプ2Dは、差動オペアンプ11Dを有している。差動オペアンプ11Dの非反転入力端子はセンスラインSLBに接続されており、反転入力端子はセンスラインSLAに接続されている。センスアンプ2Dには、差動オペアンプ11Dの非反転入力端子と差動オペアンプ11Dの一方の出力とに接続された積分容量CfB及びスイッチSWRBが互いに並列に設けられており、差動オペアンプ11Dの反転入力端子と差動オペアンプ11Dの他方の出力とに接続された積分容量CfA及びスイッチSWRAが互いに並列に設けられている。静電容量検出回路1Dは、AD変換器3Dを備えている。AD変換器3Dは、駆動回路8がドライブラインDL1~DL4に電圧Vin1~Vin4を印加している間に、センスアンプ2Dの一対の出力を複数回繰り返してサンプリングし、サンプリング毎にデジタル値に変換する。AD変換器3Dには、擬似乱数発生回路7が接続されている。擬似乱数発生回路7は、AD変換器3Dのサンプリング周期を制御するために、予め定められた範囲内の乱数を生成してAD変換器3Dに供給する。静電容量検出回路1Dには、デジタル演算回路4Dが設けられている。デジタル演算回路4Dは、AD変換器3Dにより変換された複数のデジタル値を平均化する。静電容量検出回路1Dの動作差動図5は、センスラインSLAとセンスラインSLBとに繋がった静電容量対C1A、C1B、C2A、C2B、C3A、C3B、C4A、C4Bの容量差C1A-C1B、C2A-C2B、C3A-C3B、C4A-C4Bを推定する場合の回路例を示している。センスラインSLAとセンスラインSLBとの電荷をリセットするため、スイッチSWRAとSWRBとを閉じて、ドライブラインDL1~DL4への印加電圧をVin1=Vin2=Vin3=Vin4=0とする。その後、時刻t0においてスイッチSWRAとスイッチSWRBとを開き、さらにその後、駆動電圧Vin1、Vin2、Vin3、Vin4を与えて出力が収束した後のセンスアンプ2Dの出力電圧値をAD変換器3Dで複数回繰り返してサンプリングしてデジタル化し、それをデジタル演算回路4Dにより平均化して出力の推定値を得る。この平均化により、センスラインSLASLBに形成された寄生容量CpAおよびCpBを介したノイズ電圧Vn、Vn’の影響を軽減することができる。具体的には、サンプリング時刻tにおけるセンスアンプ2Dの差動出力電圧Vout_dtは、Vout_dt=-{Vin1C1A-C1BVin2C2A-C2BVin3C3A-C3BVin4C4A-C4BVnt-Vnt0Cp-Vn’t-Vn’t0Cp’}/CfA、と表される。ただし、CfA=CfBとしている。従って、n回サンプリングしたVout_dを加算平均すると、サンプル毎のノイズ電圧Vnに相関が無く、かつサンプル毎のノイズ電圧Vn’に相関が無ければVntCp-Vn’tCp’は1/sqrtnに小さくなり、信号対ノイズ比が改善する。この場合も、平均化により効果的にノイズ量を削減するために、サンプリングの時刻をランダム化することが推奨される。静電容量検出回路1Eの構成差動図6は、実施の形態3に係る他の静電容量検出回路1Eの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。静電容量検出回路1Eは、AD変換器3D、デジタル演算回路4Dの代わりにサンプリング容量回路5E、積分器6Eを備えている。サンプリング容量回路5Eは、サンプリング容量CsACsBを有している。サンプリング容量CsAの一方の端子は、スイッチSW2と基準電圧Vcとの接続を切り替えるスイッチSW4に接続されている。スイッチSW2は、オペアンプ11Dの一方の出力と他方の出力とのいずれかにスイッチSW4を接続する。サンプリング容量CsAの他方の端子は、基準電圧Vcと積分器6Eとのいずれかに接続を切り替えるスイッチSW6に接続されている。サンプリング容量CsBの一方の端子は、スイッチSW1と基準電圧Vcとの接続を切り替えるスイッチSW3に接続されている。スイッチSW1は、オペアンプ11Dの一方の出力と他方の出力とのいずれかにスイッチSW3を接続する。サンプリング容量CsBの他方の端子は、基準電圧Vcと積分器6Eとのいずれかに接続を切り替えるスイッチSW5に接続されている。積分器6Eは、オペアンプ11Eを有している。オペアンプ11Eの非反転入力端子は、サンプリング容量回路5EのスイッチSW5に接続されている。オペアンプ11Eの反転入力端子は、サンプリング容量回路5EのスイッチSW6に接続されている。積分器6Eには、オペアンプ11Eの非反転入力端子及びオペアンプ11の一方の出力に接続されて互いに並列に配置された積分容量CintB及びスイッチSWR_intBと、オペアンプ11Eの反転入力端子及びオペアンプ11の他の出力に接続されて互いに並列に配置された積分容量CintA及びスイッチSWR_intAとが設けられている。静電容量検出回路1Eの動作差動図6は、加算平均を求める演算を、AD変換器3Dを使わずに行う回路の例を示している。センスアンプ2Dの差動出力をサンプリング容量対CsACsBにより複数回繰り返してサンプリングし、積分器6Eで積分することで加算平均された電圧が出力として得られる。実施の形態4静電容量検出回路1Fの構成差動CDL図7は、実施の形態4に係る静電容量検出回路1Fの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。静電容量検出回路1Fは、AD変換器3D、デジタル演算回路4Dの代わりにAD変換器3F、デジタル演算回路4Fを備えている。静電容量検出回路1Fの動作差動CDL図7は、センスラインSLAとセンスラインSLBとに繋がった静電容量対C1A、C1B、C2A、C2B、C3A、C3B、C4A、C4Bの容量差C1A-C1B、C2A-C2B、C3A-C3B、C4A-C4Bを推定する場合の回路例を示している。センスラインSLAとセンスラインSLBとの電荷をリセットするため、スイッチSWRAとSWRBとを閉じて、ドライブラインDL1~DL4への印加電圧をVin1=Vin2=Vin3=Vin4=0とする。その後、時刻t0においてスイッチSWRAとSWRBとを開き、さらにその後、第1の駆動電圧Vin1=Vin11、Vin2=Vin21、Vin3=Vin31、Vin4=Vin41でドライブラインDL1~DL4を駆動してセンスアンプ2Dの差動出力の収束値をAD変換器3Fで複数回繰り返してサンプリングおよびデジタル化して、それらをデジタル演算回路4Fにより加算平均してデジタル出力Dout_1=-{Vin11C1A-C1BVin21C2A-C2BVin31C3A-C3BVin41C4A-C4BVnt1_ave-Vnt0Cp-Vn’t1_ave-Vn’t0Cp’}/CfVoff、を得る。ここで、Voffはセンスアンプ2Dの入力オフセット電圧であり、Vnt1_aveは第1の駆動電圧を加えた状態で複数回繰り返してサンプリングした時のノイズVntの加算平均、Vn’t1_aveは第1の駆動電圧を加えた状態で複数回繰り返してサンプリングした時のノイズVn’tの加算平均を表す。次に、第2の駆動電圧Vin1=Vin12、Vin2=Vin22、Vin3=Vin32、Vin4=Vin42でドライブラインDL1~DL4を駆動してセンスアンプ2Dの差動出力の収束値をAD変換器3Fで複数回サンプリングおよびデジタル化して、それらをデジタル演算回路4Fにより加算平均してデジタル出力Dout_2=-{Vin12C1A-C1BVin22C2A-C2BVin32C3A-C3BVin42C4A-C4BVnt2_ave-Vnt0Cp-Vn’t2_ave-Vn’t0Cp’}/CfAVoffを得る。ここで、Vnt2_aveは第2の駆動電圧を加えた状態で複数回繰り返してサンプリングした時のノイズVntの加算平均、Vn’t2_aveは第2の駆動電圧を加えた状態で複数回サンプリングした時のノイズVn’tの加算平均を表す。デジタル演算回路4Fにより、Dout_2からDout_1を減算して、Dout_2-Dout_1=-{Vin12-Vin11C1A-C1BVin22-Vin21C2A-C2BVin32-Vin31C3A-C3BVin42-Vin41C4A-C4B}Vnt2_ave-Vnt1_aveCpA-Vn’t2_ave-Vn’t1_aveCpB}/CfA、となる。したがって、相関2重サンプリングと加算平均によりノイズが有効に減少することが期待できる。静電容量検出回路1Gの構成差動CDL図8は、実施の形態4に係る他の静電容量検出回路1Gの構成を示す回路図である。静電容量検出回路1Gは、AD変換器3F、デジタル演算回路4Fの代わりにサンプリング容量回路5G、積分器6Gを備えている。静電容量検出回路1Eの動作差動図8は加算平均と相関2重サンプリングにかかわる演算処理をAD変換器を使わずにアナログ回路で行う場合の回路例を示している。センスアンプ2Dの差動出力をサンプリング容量対CsACsBにより複数回繰り返してサンプリングし、積分器6Gで積分することで加算平均された電圧が出力として得られる。実施の形態5携帯電話機60の構成図9は、実施の形態5に係る携帯電話機60の構成を示すブロック図である。携帯電話機60は、CPU65と、RAM73と、ROM72と、カメラ66と、マイクロフォン67と、スピーカ68と、操作キー69と、表示パネル70と、表示制御回路71と、タッチパネルシステム61とを備えている。各構成要素は、相互にデータバスによって接続されている。CPU65は、携帯電話機70の動作を制御する。CPU65は、たとえばROM72に格納されたプログラムを実行する。操作キー69は、携帯電話機60のユーザによる指示の入力を受ける。RAM73は、CPU65によるプログラムの実行により生成されたデータ、または操作キー69を介して入力されたデータを揮発的に格納する。ROM72は、データを不揮発的に格納する。また、ROM72は、EPROMErasableProgrammableReadOnlyMemoryやフラッシュメモリなどの書込みおよび消去が可能なROMである。なお、図9には示していないが、携帯電話機60が、他の電子機器に有線により接続するためのインターフェイスIFを備える構成としてもよい。カメラ66は、ユーザの操作キー69の操作に応じて、被写体を撮影する。なお、撮影された被写体の画像データは、RAM73や外部メモリたとえば、メモリカードに格納される。マイクロフォン67は、ユーザの音声の入力を受付ける。携帯電話機60は、当該入力された音声アナログデータをデジタル化する。そして、携帯電話機60は、通信相手たとえば、他の携帯電話機にデジタル化した音声を送る。スピーカ68は、たとえば、RAM73に記憶された音楽データなどに基づく音を出力する。タッチパネルシステム61は、タッチパネル62と静電容量または静電容量差を検出する静電容量検出回路1とタッチ位置検出回路64とを有している。CPU65は、タッチパネルシステム61の動作を制御する。CPU65は、例えばROM72に記憶されたプログラムを実行する。RAM73は、CPU65によるプログラムの実行により生成されたデータを揮発的に格納する。ROM72は、データを不揮発的に格納する。表示パネル70は、表示制御回路71により、ROM72、RAM73に格納されている画像を表示する。表示パネル70は、タッチパネル62に重ねられているか、タッチパネル62を内蔵している。本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。