"基板内に形成された第1導電型のウェルと、前記ウェル上にゲート絶縁膜を介して配置されるゲート電極と、前記基板内に配置される第2導電型のソース領域及びドレイン領域と、前記基板内に前記ソース領域と隣接して配置され、前記ウェルに電気的に接続される第1導電型のウェルタップと、前記ウェルと前記ウェルタップに接し、前記ウェルよりも不純物濃度が高く、第1導電型を有するポケット領域と、を備えた半導体装置。前記ウェルタップは、前記ポケット領域の上に配置される請求項1に記載の半導体装置。前記ポケット領域の不純物濃度は、前記ウェルの不純物濃度の2~10倍の範囲内にある請求項1又は2に記載の半導体装置。前記ウェルタップの不純物濃度は、前記ポケット領域の不純物濃度よりも高い請求項1~3の何れか一項に記載の半導体装置。前記ソース領域と前記ポケット領域との間に、前記ソース領域よりも不純物濃度が低く、第2導電型を有するエクステンション領域を備える請求項1~4の何れか一項に記載の半導体装置。基板内に配置された第1導電型のウェル上に、ゲート絶縁膜及びゲート電極を形成し、前記ゲート電極の一方の側の前記基板内に、第1導電型の不純物を注入して、前記ウェルよりも不純物濃度の高いポケット状領域を形成し、前記ポケット状領域における前記ゲート電極とは反対側の部分に、前記ポケット状領域の深さよりも浅く第1導電型の不純物を注入して、ウェルタップを形成し、前記ウェルタップと前記ゲート電極との間の前記ポケット状領域の部分に前記ポケット状領域の深さよりも浅く第2導電型の不純物を注入してソース領域を形成すると共に、前記ゲート電極の他方の側の前記基板内に、第2導電型の不純物を注入して、ドレイン領域を形成する、半導体装置の製造方法。前記ポケット状領域を形成する際には、前記基板の前記ウェル内に、前記ウェルよりも浅く第1導電型の不純物を注入して、前記ポケット状領域を形成する請求項6に記載の半導体装置の製造方法。トランジスタ100には、図1に示すように、ソース領域115と、ドレイン領域116と、P型第1ウェル113及びP型第2ウェル114とによって、NPN型の寄生バイポーラトランジスタが形成される。そして、トランジスタ100の動作中に、P型第1ウェル113及びP型第2ウェル114とP型のウェルタップ119との間に流れる電流が増加すると、主に抵抗率の高いP型第2ウェル114に基づく抵抗Rによって、P型第1ウェル113の電位が上昇する。その結果、寄生バイポーラトランジスタが導通状態となる。そして、トランジスタ100のソースドレイン間には、チャネル領域以外にも、P型第1ウェル113又はP型第2ウェル114を流れる電流が生じることになる。この電流は、ゲート電圧によっては制御されないので、トランジスタ100が設計通りに動作しないおそれが生じる。このように、トランジスタ100の動作が不安定になることは、トランジスタ100に大電流が流れる電源用のICに使用する場合に特に問題となる。そこで、本明細書では、安定に動作する半導体装置を提供することを目的とする。本明細書に開示する半導体装置の一形態によれば、基板内に形成された第1導電型のウェルと、上記ウェル上にゲート絶縁膜を介して配置されるゲート電極と、上記基板内に配置される第2導電型のソース領域及びドレイン領域と、上記基板内に上記ソース領域と隣接して配置され、上記ウェルに電気的に接続される第1導電型のウェルタップと、上記ウェルと上記ウェルタップに接し、上記ウェルよりも不純物濃度が高く、第1導電型を有するポケット領域と、を備える。また、本明細書に開示する半導体装置の製造方法の一形態によれば、基板内に配置された第1導電型のウェル上に、ゲート絶縁膜及びゲート電極を形成し、上記ゲート電極の一方の側の上記基板内に、第1導電型の不純物を注入して、上記ウェルよりも不純物濃度の高いポケット状領域を形成し、上記ポケット状領域における上記ゲート電極とは反対側の部分に、上記ポケット状領域の深さよりも浅く第1導電型の不純物を注入して、ウェルタップを形成し、上記ウェルタップと上記ゲート電極との間の上記ポケット状領域の部分に上記ポケット状領域の深さよりも浅く第2導電型の不純物を注入してソース領域を形成すると共に、上記ゲート電極の他方の側の上記基板内に、第2導電型の不純物を注入して、ドレイン領域を形成する。上述した本明細書に開示する半導体装置の一形態によれば、安定に動作する。また、上述した本明細書に開示する半導体装置の製造方法の一形態によれば、安定に動作する半導体装置が得られる。本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。以下、本明細書で開示する半導体装置の好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。図2は、本明細書に開示する半導体装置の一実施形態を示す図である。半導体装置10は、Nチャネルの電界効果型トランジスタである。半導体装置10は、基板11上の素子分離層26,27によって画成された素子領域に配置される。半導体装置10は、基板11内に形成されたP型第1ウェル13及びP型第2ウェル14を備える。P型第1ウェル13は、P型第2ウェル14内に閾値を調整するための不純物が注入されて形成されたもので、P型第2ウェル14の上に配置され得る。従って、P型第1ウェル13の抵抗率は、P型第2ウェル14よりも低くなっている。P型第1ウェル13上には、ゲート絶縁膜17を介して、ゲート電極18が配置される。ゲート電極18の両側には、側壁18a、18bが配置される。半導体装置10は、ゲート電極18及びゲート絶縁膜17を挟んで基板11内に対向して配置されるN型の導電性を有するソース領域15及びドレイン領域16を備える。また、半導体装置10は、基板11内にソース領域15と隣接して配置され、P型第1ウェル13又はP型第2ウェル14の電位を取り出すP型のウェルタップ19を備える。ウェルタップ19は、ソース領域15に対して、ゲート電極18とは反対側に位置する。ウェルタップ19は、一方の境界がソース領域15と接しており、他方の境界が素子分離層27と接している。ウェルタップ19とソース領域15とは、いわゆるバッティングコンタクトbuttingcontact:境界接合している。P型第1ウェル13とソース領域15及びウェルタップ19との間には、ポケット領域20が配置される。ポケット領域20は、P型の導電性を有し、P型第1ウェル13よりも不純物濃度が高い。ポケット領域20は、ゲート絶縁膜17の下から、素子分離層27まで延びている。ポケット領域20は、P型第1ウェル13とウェルタップ19に接している。ポケット領域20は、半導体装置10の導通状態において、キャリアがソース領域15とドレイン領域16との間を流れる際のオン抵抗を低減すると共に、閾値電圧を調整するために配置される。ウェルタップ19は、ポケット領域20における素子分離層27側の部分の上に配置される。ウェルタップ19は、ポケット領域20を介して、P型第1ウェル13と電気的に接続される。また、ウェルタップ19は、ポケット領域20及びP型第1ウェル13を介して、P型第2ウェル14と電気的に接続される。ウェルタップ19の不純物濃度は、ポケット領域20の不純物濃度よりも高いことが、ウェルタップ19の抵抗率を下げて、P型第1ウェル13又はP型第2ウェル14の電位を取り出す上で好ましい。また、半導体装置10は、ソース領域15とポケット領域20との間に、ソース領域15よりも不純物濃度が低く、N型の導電性を有するソースエクステンション領域15aを備える。ソースエクステンション領域15aは、ゲート絶縁層17の下から、ソース領域15のウェルタップ19側の端まで延びている。また、トランジスタ100は、ドレイン領域16とP型第1ウェル13との間に、ドレイン領域16よりも不純物濃度が低く、N型の導電性を有するドレインエクステンション領域16aを備える。ドレインエクステンション領域16aは、ゲート絶縁層17の下から、素子分離層26まで延びている。ソースエクステンション領域15a及びソースエクステンション領域15aは、閾値電圧を適切な範囲に調節するために配置され得る。図2に示す例では、ウェルタップ19とポケット領域20との境界の位置は、ソース領域15とソースエクステンション領域15aとの境界の位置と一致しているが、これらの位置は一致していなくても良い。P型第2ウェル14の下には、半導体装置10と他の素子領域とを電気的に絶縁するためのN型ウェル12が配置される。N型ウェル12は、素子分離層27の下から素子領域の外に向かって延びている。素子分離層27の外側には、N型ウェル12の電位を取り出すためのN型のウェルタップ21が配置される。ドレイン領域16及びゲート電極18及びソース領域15及びP型のウェルタップ19及びN型のウェルタップ21上には、図示しないコンタクトとの接触抵抗を小さくするためのシリサイド層22,23,24、25が配置される。ドレイン領域16及びゲート電極18は、それぞれ、シリサイド層22,23及びコンタクトを介して、上層の配線に接続され得る。ソース領域15及びウェルタップ19は、共通のシリサイド層24及びコンタクトを介して、例えば、グランドに接続され得る。ウェルタップ21は、シリサイド層25及びコンタクトを介して、例えば、電源に接続され得る。上述したように、半導体装置10では、ウェルタップ19が、P型第1ウェル13よりも抵抗率の低いポケット領域20を介して、P型第1ウェル13と電気的に接続している。また、半導体装置10には、図2に示すように、ソース領域15と、ドレイン領域16と、P型第1ウェル13とによって、NPN型の寄生バイポーラトランジスタが形成される。そして、半導体装置10の動作中に、P型第1ウェル13とウェルタップ19との間には、電流が、主に抵抗率の低いポケット領域20を通って流れることになる。半導体装置10の動作中に、P型第1ウェル13とP型のウェルタップ19との間に流れる電流が増加すると、主にポケット領域20に基づく抵抗Rによって、P型第1ウェル13の電位が上昇する。しかし、ポケット領域20の抵抗率は、P型第1ウェル13又はP型第2ウェル14の抵抗率よりも低いので、P型第1ウェル13の電位の上昇が抑えられる。また、ウェルタップ19とP型第1ウェル13とが、ポケット領域20を介して電気的に接続しているので、図1に示す例よりも、ウェルとウェルタップ間を流れる電流の経路が短くなるため、P型第1ウェル13の電位の上昇を更に抑制することができる。従って、半導体装置10では、半導体装置10の動作中に、寄生バイポーラトランジスタが導通状態になることが防止される。ポケット領域20の不純物濃度は、P型第1ウェル13の不純物濃度の2~10倍の範囲内にあることが好ましい。ポケット領域20の不純物濃度が、P型第1ウェル13の不純物濃度よりも、2倍以上であることにより、ポケット領域20の抵抗率を下げて、寄生バイポーラトランジスタが導通状態になることを防止できる。また、ポケット領域20の不純物濃度が、P型第1ウェル13の不純物濃度よりも、10倍以下であることにより、半導体装置10のオン抵抗及び閾値電圧を適切な範囲に設定することができる。上述した本実施形態の半導体装置10によれば、寄生バイポーラトランジスタが導通状態になることを防止できるので、半導体装置10のソースドレイン間に流れる電流がゲート電圧によって制御されるため、安定に動作する。また、半導体装置10によれば、図1の例に示す場合よりも、素子分離層の数が少ないので、素子領域の寸法を低減することができる。次に、上述した実施形態の半導体装置の変型例1及び変型例2を、図面を参照して以下に説明する。図3Aは、本明細書に開示する半導体装置の変型例1を示す図である。変型例1の半導体装置10は、ソースエクステンション領域及びドレインエクステンション領域を備えていない。ポケット領域20は、ソール領域15と直に接している。本変型例のその他の構造は、上述した実施形態と同様である。図3Bは、本明細書に開示する半導体装置の変型例2を示す図である。変型例2の半導体装置10は、ソースエクステンション領域及びドレインエクステンション領域と、P型第1ウェルとを備えていない。ポケット領域20は、P型第2ウェル14と直に接している。本変型例のその他の構造は、上述した実施形態と同様である。上述した実施形態及びその変型例では、半導体装置がNチャネルの電界効果型トランジスタであったが、半導体装置はPチャネルの電界効果型トランジスタであっても良い。この場合には、ソース領域及びドレイン領域はP型の導電性を有し、第1ウェル及び第2ウェル及びポケット領域及びソース領域と隣接するウェルタップは、それぞれ、N型の導電性を有することになる。次に、上述した実施形態の半導体装置の製造方法の好ましい一実施形態を、図面を参照して、以下に説明する。まず、図4Aに示すように、基板11上に、保護層50が形成される。保護層50は、後の工程において基板11が損傷することを防止する。基板11としては、例えば、P型の導電性を有するシリコン基板を用いることができる。保護層50の形成材料として、例えば、酸化珪素を用いることができる。酸化珪素である保護層50は、例えば、ドライ酸化法を用いて、基板温度を500°Cにして、10nmの厚さで形成され得る。次に、図4Bに示すように、第1マスク層51が、保護層50上に形成される。第1マスク層51の形成材料として、例えば、窒化珪素を用いることができる。窒化珪素である第1マスク層51は、例えば、ジクロルシラン及びアンモニアガスをプロセスガスとするCVD法を用いて、基板温度を750°Cにして、112nmの厚さで形成され得る。次に、図5Cに示すように、第2マスク層52が、第1マスク層51上に形成される。第2マスク層52の形成材料として、例えば、ポリシリコンを用いることができる。第2マスク層52の厚さとしては、例えば、150nmにすることができる。次に、パターニングされた第3マスク層53が、第2マスク層52上に形成される。パターニングされた第3マスク層53は、素子分離層を形成するためのパターンを有する。そして、図5Dに示すように、この第3マスク層53をマスクとして、第2マスク層52及び第1マスク層51がエッチングされて、エッチングされた部分に保護層50が露出する。第2マスク層52及び第1マスク層51のエッチングには、例えば、ドライエッチングを用いることができる。次に、図6Eに示すように、パターニングされた第2マスク層52及び第1マスク層51をマスクとして、保護層50及び基板11がエッチングされて、溝T1,T2が形成される。第3マスク層53は、このエッチングにより除去される。保護層50及び基板11のエッチングには、例えば、ドライエッチングを用いることができる。溝T1,T2の深さとしては、例えば、280nmとすることができる。次に、図6Fに示すように、溝T1,T2内に絶縁層54が形成される。絶縁層54は、第2マスク層52上にも形成され得る。絶縁層54の形成材料としては、例えば、酸化珪素を用いることができる。絶縁層54の厚さとしては、例えば、溝T1,T2の底から475nmとすることができる。絶縁層54の形成方法としては、例えば、プラズマCVD法を用いることができる。次に、図7Gに示すように、基板11上の絶縁層54の部分が、第2マスク層52及び第1マスク層51及び保護層50と共に除去されて、素子分離層26,27が形成される。絶縁層54等の除去には、例えば、CMP法を用いることができる。次に、図7Hに示すように、素子領域が形成される部分に開口を有するようにパターニングされた第4マスク層55が基板11上に形成される。そして、まず、第4マスク層55をマスクとして、P型の導電性を有する不純物イオンが基板11内に注入されて、P型第2ウェル14が形成される。P型の導電性を有する不純物としては、例えば、ボロンを用いることができる。P型の導電性を有する不純物イオンの基板11内への注入には、例えば、イオンの入射エネルギーを420keVとして、1.40×1013/cm2の濃度で行うことができる。次に、第4マスク層55をマスクとして、P型の導電性を有する不純物イオンが基板11内に注入されて、P型第1ウェル13が形成される。P型第1ウェル13は、P型第2ウェル14よりも浅い位置に形成される。P型の導電性を有する不純物としては、例えば、ボロンを用いることができる。P型の導電性を有する不純物イオンの基板11内への注入には、例えば、イオンの入射エネルギーを150keVとして、6.40×1013/cm2の濃度で行うことができる。更に、第4マスク層55をマスクとして、N型の導電性を有する不純物イオンが基板11内に注入されて、N型ウェル12が形成される。N型ウェル12は、P型第2ウェル14よりも深い位置に形成される。また、N型ウェル12は、素子分離層26,27の下まで延在するように形成される。N型の導電性を有する不純物としては、例えば、リンを用いることができる。N型の導電性を有する不純物イオンの基板11内への注入には、例えば、イオンの入射エネルギーを2MeVとして、2.0×1013/cm2の濃度で行うことができる。そして、第4マスク層55が除去される。次に、図8Iに示すように、N型のウェルタップが形成される領域に開口を有するようにパターニングされた第5マスク層56が基板11上に形成される。そして、第5マスク層56をマスクとして、N型の導電性を有する不純物イオンが基板11内に注入されて、N型ウェル12が、素子分離層27の下の部分から素子分離層27と隣接した基板11の表面まで延びる。N型の導電性を有する不純物としては、例えば、リンを用いることができる。N型の導電性を有する不純物イオンの基板11内への注入には、例えば、イオンの入射エネルギーを480keVとして、1.16×1013/cm2の濃度で行うことができる。そして、第5マスク層56が除去される。次に、図8Jに示すように、ゲート絶縁層57が基板11上に形成される。ゲート絶縁層57の形成材料としては、例えば、酸化珪素を用いることができる。酸化珪素であるゲート絶縁層57は、例えば、ドライ酸化法を用いて、15.6nmの厚さで形成され得る。そして、ゲート電極層58が、ゲート絶縁層57上に形成される。ゲート電極層58の形成材料として、例えば、ポリシリコンを用いることができる。ポリシリコンであるゲート電極層58は、例えば、CVD法を用いて、105nmの厚さで形成され得る。更に、保護層59が、ゲート電極層58上に形成される。保護層59の形成材料として、例えば、酸化珪素を用いることができる。酸化珪素である保護層59は、例えば、CVD法を用いて、30nmの厚さで形成され得る。次に、図9Kに示すように、ゲート電極が形成される部分に対応するようにパターニングされた第6マスク層60が、保護層59上に形成される。次に、図9Lに示すように、第6マスク層60をマスクとして、保護層59及びゲート電極層58及びゲート絶縁層57がエッチングされて、ゲート電極18及びゲート絶縁膜17が形成される。このエッチング方法としては、例えば、ドライエッチングを用いることができる。そして、第6マスク層60及びゲート電極18上の保護層59が除去される。次に、図10Mに示すように、ポケット領域が形成される領域に開口を有するようにパターニングされた第7マスク層61が、基板11上に形成される。そして、第7マスク層61及びゲート電極18をマスクとして、P型の導電性を有する不純物イオンが基板11内に注入されて、ポケット状領域20aが形成される。ポケット状領域20aの不純物濃度は、P型第1ウェル13よりも高くなるように、不純物イオンが注入される。また、ポケット状領域20aを形成する際には、基板11のP型第1ウェル13内に、P型第1ウェル13よりも浅くP型の不純物イオンを注入して、ポケット状領域20aが形成される。P型の導電性を有する不純物としては、例えば、ボロンを用いることができる。P型の導電性を有する不純物イオンの基板11内への注入には、例えば、イオンの入射エネルギーを17keVとして、3.6×1013/cm2の濃度で行うことができる。そして、第7マスク層61が除去される。次に、図10Nに示すように、ソースエクステンション領域及びドレインエクステンション領域が形成される部分に開口を有するようにパターニングされた第8マスク層62が、基板11上に形成される。そして、第8マスク層62及びゲート電極18をマスクとして、N型の導電性を有する不純物イオンが基板11内に注入されて、ソースエクステンション領域15a及びドレインエクステンション領域16aが形成される。ソースエクステンション領域15aは、ポケット状領域20a内に、ポケット状領域20aよりも浅くN型の不純物イオンを注入して形成される。また、ドレインエクステンション領域16aは、P型第1ウェル13内に、P型第1ウェル13よりも浅くN型の不純物イオンを注入して形成される。N型の導電性を有する不純物としては、例えば、リンを用いることができる。N型の導電性を有する不純物イオンの基板11内への注入には、例えば、イオンの入射エネルギーを40keVとして、3.2×1013/cm2の濃度で行うことができる。そして、第8マスク層62が除去される。次に、図11Oに示すように、側壁層63が、ゲート電極18及び基板11上に形成される。側壁層63の形成材料として、例えば、酸化珪素を用いることができる。酸化珪素である側壁層63は、例えば、CVD法を用いて、基板温度を500~600°Cにして、90nmの厚さで形成され得る。次に、図11Pに示すように、側壁層63がエッチングされて、ゲート電極18の両側に側壁18a、18bが形成される。次に、図12Qに示すように、P型のウェルタップが形成される部分に開口を有するようにパターニングされた第9マスク層64が基板11上に形成される。そして、第9マスク層64をマスクとして、ポケット状領域20aにおけるゲート電極18とは反対側の部分に、ポケット状領域20aの深さよりも浅くP型の不純物イオンを注入して、P型のウェルタップ19が形成される。P型の導電性を有する不純物としては、例えば、ボロンを用いることができる。P型の導電性を有する不純物イオンの基板11内への注入には、例えば、まず、ボロンイオンの入射エネルギーを8keVとして、1.0×1013/cm2の濃度で行う。続いて、ゲルマニウムイオンの入射エネルギーを10keVとして、5.0×1013/cm2の濃度で行う。更に、ボロンイオンの入射エネルギーを4keVとして、4.0×1013/cm2の濃度で行うことができる。ウェルタップ19の不純物濃度は、ポケット状領域20aの不純物濃度よりも高くなる。そして、第9マスク層64が除去される。次に、図12Rに示すように、ソース領域及びドレイン領域及びN型のウェルタップが形成される部分に開口を有するようにパターニングされた第10マスク層65が、基板11上に形成される。そして、第10マスク層65及びゲート電極18及び側壁18a、18bをマスクとして、ウェルタップ19とゲート電極18との間のポケット状領域20aの部分にポケット状領域20aの深さよりも浅くN型の不純物イオンを注入してソース領域15が形成される。また、ソース領域15の形成と共に、ゲート電極18の他方の側の基板11内に、N型の不純物イオンを注入して、ドレイン領域16が形成される。更に、ソース領域15及びドレイン領域16の形成と共に、素子分離層27と隣接するN型ウェル27の部分に、N型の不純物イオンをN型ウェル27よりも浅く注入して、N型のウェルタップ21が形成される。このN型の不純物イオンの注入では、ゲート電極18にもイオンが注入される。ここで、ソース領域15を形成する際には、ソースエクステンション領域15a内に、ソースエクステンション領域15aよりも浅くN型の不純物イオンを注入して、ソース領域15が形成される。また、ドレイン領域16を形成する際には、ドレインエクステンション領域16a内に、ドレインエクステンション領域16aよりも浅くN型の不純物イオンを注入して、ドレイン領域16が形成される。N型の導電性を有する不純物としては、例えば、リンを用いることができる。N型の導電性を有する不純物イオンの基板内への注入には、例えば、まず、リンイオンの入射エネルギーを15keVとして、5.0×1013/cm2の濃度で行う。更に、リンイオンの入射エネルギーを8keVとして、8.0×1015/cm2の濃度で行うことができる。そして、第10マスク層65が除去される。このようにして、ポケット状領域20aにおけるソース領域15及びソースエクステンション領域15a及びウェルタップ19を除いた部分が、ポケット領域20となる。次に、図13Sに示すように、メタル層66が、ドレイン領域16及びゲート電極18及びソース領域15及びP型のウェルタップ19及びN型のウェルタップ21を覆うように基板11上に形成される。メタル層66の形成材料としては、例えば、コバルトを用いることができる。メタル層66の形成方法としては、例えば、スパッタリング法を用いることができる。メタル層66の厚さとしては、例えば、5nmとすることができる。次に、メタル層66が形成された基板11が加熱されて、ドレイン領域16及びゲート電極18及びソース領域15及びP型のウェルタップ19及びN型のウェルタップ21それぞれの表面の部分がメタル層66と反応する。本実施形態では、メタル層66と反応した部分が、シリサイド化される。この熱処理は、例えば、基板11の温度を700°Cにして行うことができる。そして、共晶化していないメタル層66の部分が除去されて、図13Tに示すように、シリサイド層22,23,24,25が形成される。このようにして、図2に示す半導体装置が得られる。シリサイド層24は、ソース領域15と、このソース領域15とバッティングコンタクトするウェルタップ19とを覆うように形成される。更に、図13Tに示すように、保護層28が、ゲート電極18及び側壁18a、18b等を覆うように、基板11上に形成される。保護層28の形成材料としては、例えば、窒化珪素を用いることができる。保護層28の形成方法としては、例えば、CVD法を用いることができる。保護層28の厚さとしては、例えば、80nmとすることができる。そして、図13Tに示すように、絶縁層29が、保護層28上に形成される。絶縁層29の形成材料としては、例えば、酸化珪素を用いることができる。絶縁層29の形成方法としては、例えば、CVD法を用いることができる。絶縁層29の厚さとしては、例えば、745nmとすることができる。然る後に、図14Uに示すように、シリサイド層22,23,24,25と電気的に接続するコンタクト30a、30b、30c、30d、30eが絶縁層29内に形成される。そして、コンタクト30a、30b、30c、30d、30e上に、配線40a、40b、40c、40dが形成される。配線40cは、コンタクト30c、30dと接続する。本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。以上の上述した各実施形態に関し、更に以下の付記を開示する。付記1基板内に形成された第1導電型のウェルと、前記ウェル上にゲート絶縁膜を介して配置されるゲート電極と、前記基板内に配置される第2導電型のソース領域及びドレイン領域と、前記基板内に前記ソース領域と隣接して配置され、前記ウェルに電気的に接続される第1導電型のウェルタップと、前記ウェルと前記ウェルタップに接し、前記ウェルよりも不純物濃度が高く、第1導電型を有するポケット領域と、を備えた半導体装置。付記2前記ウェルタップは、前記ポケット領域の上に配置される付記1に記載の半導体装置。付記3前記ポケット領域の不純物濃度は、前記ウェルの不純物濃度の2~10倍の範囲内にある付記1又は2に記載の半導体装置。付記4前記ウェルタップの不純物濃度は、前記ポケット領域の不純物濃度よりも高い付記1~3の何れか一項に記載の半導体装置。付記5前記ソース領域と前記ポケット領域との間に、前記ソース領域よりも不純物濃度が低く、第2導電型を有するエクステンション領域を備える付記1~4の何れか一項に記載の半導体装置。付記6基板内に配置された第1導電型のウェル上に、ゲート絶縁膜及びゲート電極を形成し、前記ゲート電極の一方の側の前記基板内に、第1導電型の不純物を注入して、前記ウェルよりも不純物濃度の高いポケット状領域を形成し、前記ポケット状領域における前記ゲート電極とは反対側の部分に、前記ポケット状領域の深さよりも浅く第1導電型の不純物を注入して、ウェルタップを形成し、前記ウェルタップと前記ゲート電極との間の前記ポケット状領域の部分に前記ポケット状領域の深さよりも浅く第2導電型の不純物を注入してソース領域を形成すると共に、前記ゲート電極の他方の側の前記基板内に、第2導電型の不純物を注入して、ドレイン領域を形成する、半導体装置の製造方法。付記7前記ポケット状領域を形成する際には、前記ウェル内に、前記ウェルよりも浅く第1導電型の不純物を注入して、前記ポケット状領域を形成する付記6に記載の半導体装置の製造方法。"