"半導体基板の表面に形成されたウェル領域と、前記半導体基板の表面に形成され、底部が前記ウェル領域内に位置する溝状の分離部であって、前記ウェル領域と電気的に接続された導体配線と、前記底部に前記導体配線を埋め込む絶縁膜とを有する分離部と、前記分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域と、前記素子形成領域に配置された半導体素子と、を有することを特徴とする半導体装置。前記半導体基板の表面からその厚み方向の下側に向かって形成されると共に、前記ウェル領域の一部を囲むように区画するトレンチ部であって、底部が前記ウェル領域内に位置する溝状のトレンチ部を更に有し、前記分離部は、前記トレンチ部内の前記底部に設けられた前記導体配線と、前記トレンチ部内を前記半導体基板の表面から埋め込むように設けられた前記絶縁膜とによって構成され、前記導体配線は、前記トレンチ部の内壁面を介して前記ウェル領域と電気的に接続されていることを特徴とする請求項1に記載の半導体装置。前記素子形成領域において、前記トレンチ部の内壁面に接するように形成された、前記ウェル領域と同じ導電型の拡散層を更に有し、前記導体配線は、前記拡散層を通して前記ウェル領域に電気的に接続されていることを特徴とする請求項2に記載の半導体装置。前記分離部は、前記ウェル領域に複数の前記素子形成領域を区画し、隣り合う前記素子形成領域の間には、前記トレンチ部の少なくとも一部が位置し、前記導体配線の少なくとも一部は、前記トレンチ部の互いに対向する2つの内壁側面を介して、前記隣り合う素子形成領域に電気的に接続されることを特徴とする請求項3に記載の半導体装置。前記導体配線は、前記トレンチ部の1つの内壁側面を介して、前記素子形成領域に電気的に接続されることを特徴とする請求項2に記載の半導体装置。前記トレンチ部の底部には、前記トレンチ部の一方の内壁側面から内壁底面を通って前記一方の内壁側面に対向する他方の内壁側面上まで連続して設けられた底部絶縁膜が設けられ、前記導体配線は前記底部絶縁膜上に設けられることを特徴とする請求項4又は5に記載の半導体装置。前記素子形成領域には、MOSトランジスタが設けられることを特徴とする請求項1~6の何れか1項に記載の半導体装置。前記半導体基板上に区分けされるセルトランジスタ領域と、前記素子形成領域を有する周辺トランジスタ領域とを更に有し、前記セルトランジスタ領域は、縦型のMOSトランジスタと、前記半導体基板の内部に埋め込まれて、前記縦型のMOSトランジスタのソース及びドレインの一方に電気的に接続された埋め込みビット線と、前記ソース及びドレインの他方に電気的に接続されたキャパシタと、を有し、前記縦型のMOSトランジスタ、埋め込みビット線及びキャパシタは、DRAMを構成し、前記周辺トランジスタ領域は、前記素子形成領域内に、プレーナ型のMOSトランジスタを有することを特徴とする請求項1~7の何れか1項に記載の半導体装置。前記素子形成領域において、前記半導体基板の厚み方向における、前記MOSトランジスタのソース及びドレインと前記導体配線間の最短距離は、20μm以上であることを特徴とする請求項7又は8に記載の半導体装置。更に、前記半導体基板内の前記素子形成領域以外の領域に、前記半導体基板の表面に設けられた浅溝素子分離領域を有し、前記分離部は、前記浅溝素子分離領域にまで延在して設けられ、前記導体配線は、前記浅溝素子分離領域において、給電用コンタクトに接続されることを特徴とする請求項1~9の何れか1項に記載の半導体装置。前記導体配線は、前記ウェル領域と同じ導電型の不純物が導入された多結晶シリコン、高融点金属シリサイド、及び、バリアメタル層と金属層の積層体からなる群から選ばれた材料を含むことを特徴とする請求項1~10の何れか1項に記載の半導体装置。半導体基板の表面に形成されたウェル領域と、前記ウェル領域内の前記半導体基板の表面よりも深い位置に配置され、前記ウェル領域の電位を固定する導体配線と、前記導体配線の上面から前記半導体基板の表面までの領域に形成された絶縁膜と、前記導体配線および前記絶縁膜を有する分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域と、前記素子形成領域に配置された半導体素子と、を有することを特徴とする半導体装置。半導体基板の表面にウェル領域を形成する工程と、前記半導体基板の表面に形成され、底部が前記ウェル領域内に位置する溝状の分離部であって、前記ウェル領域と電気的に接続された導体配線と、前記底部に前記導体配線を埋め込む絶縁膜とを有する分離部を形成する工程と、前記分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域に半導体素子を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記分離部を形成する工程は、前記半導体基板内に第1の開口部を形成する工程と、前記第1の開口部の内壁側面上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜をマスクに用いたエッチングにより、前記第1の開口部を前記半導体基板の厚み方向に伸長させてトレンチ部を形成する工程と、前記トレンチ部の第1の絶縁膜で覆われていない内壁面上に、第2の絶縁膜を形成する工程と、前記トレンチ部の底部内に、前記第2の絶縁膜の一部を露出させるように多結晶シリコンを埋め込む工程と、露出した前記第2の絶縁膜の一部を除去して、前記ウェル領域の一部を露出させる工程と、前記露出したウェル領域の一部、及び前記多結晶シリコン内に、前記ウェル領域と同じ導電型の不純物を注入することによりそれぞれ、前記拡散層及び導体配線の一部を形成する工程と、前記トレンチ部内の前記導体配線の一部上に更に導体配線を形成する工程と、前記トレンチ部内の前記導体配線上に絶縁膜を形成する工程と、を有することを特徴とする請求項13に記載の半導体装置の製造方法。前記分離部を形成する工程は、前記半導体基板内に第1の開口部を形成する工程と、前記第1の開口部の内壁側面上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜をマスクに用いたエッチングにより、前記第1の開口部を前記半導体基板の厚み方向に伸長させてトレンチ部を形成する工程と、前記トレンチ部の第1の絶縁膜で覆われていない内壁面上に、第2の絶縁膜を形成する工程と、前記トレンチ部内を前記半導体基板の表面から埋め込むように、多結晶シリコンを形成する工程と、前記半導体基板上に、前記多結晶シリコンの一部の上に開口を有するマスクを設ける工程と、前記マスクを用いた異方性エッチングにより前記トレンチ部内に埋め込んだ多結晶シリコンの一部を除去して、前記トレンチ部の互いに対向する2つの内壁側面のうち一方の内壁側面上の第2の絶縁膜を露出させる工程と、前記露出した第2の絶縁膜を除去して、前記ウェル領域の一部を露出させる工程と、前記露出したウェル領域の一部、及び前記多結晶シリコン内に、前記ウェル領域と同じ導電型の不純物を注入することによりそれぞれ、拡散層及び導体配線の一部を形成する工程と、前記トレンチ部内の導体配線の一部上に更に導体配線を形成する工程と、前記トレンチ部内の前記導体配線上に絶縁膜を形成する工程と、を有することを特徴とする請求項13に記載の半導体装置の製造方法。前記分離部を形成する工程は、前記半導体基板内に第1の開口部を形成する工程と、前記第1の開口部の内壁側面上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜をマスクに用いて、前記第1の開口部の内壁底面の下のウェル領域内に不純物を注入することにより、拡散層を形成する工程と、前記第1の絶縁膜をマスクに用いたエッチングにより、前記第1の開口部を前記半導体基板の厚み方向に伸長させてトレンチ部を形成する工程と、前記トレンチ部の内壁面の全面に第2の絶縁膜を形成する工程と、前記トレンチ部の底部内に、前記半導体基板の厚み方向において前記拡散層よりも下方に位置するように導体配線の一部を形成する工程と、露出した前記第2の絶縁膜を除去して、前記拡散層を露出させる工程と、前記トレンチ部内の導体配線の一部上に更に導体配線を形成する工程と、前記トレンチ部内の前記導体配線上に絶縁膜を形成する工程と、を有することを特徴とする請求項13に記載の半導体装置の製造方法。更に、前記ウェル領域の一部に、MOSトランジスタを形成する工程を有することを特徴とする請求項16に記載の半導体装置の製造方法。前記半導体基板内に第1の開口部を形成する工程において、前記第1の開口部の形成と同時に、前記半導体基板において前記ウェル領域の一部以外の領域に第2の開口部を形成し、前記第1の開口部の内壁側面上に第1の絶縁膜を形成する工程において、前記第1の開口部の内壁側面上への第1の絶縁膜の形成と同時に、前記第2の開口部の内壁側面上に第1の絶縁膜を形成し、前記拡散層を形成する工程において、前記拡散層の形成と同時に、前記第2の開口部の内壁側面上の第1の絶縁膜をマスクに用いて、前記第2の開口部の内壁底面の下の領域内に不純物を注入することにより埋め込みビット線を形成し、前記トレンチ部を形成する工程において、前記トレンチ部の形成と同時に、前記第1の絶縁膜をマスクに用いたエッチングにより、前記第2の開口部を前記半導体基板の厚み方向に伸長させて第3の開口部を形成し、前記第2の絶縁膜を形成する工程において、前記トレンチ部の内壁面上への第2の絶縁膜の形成と同時に、前記第3の開口部内を絶縁材料で埋め込むことを特徴とする請求項16又は17に記載の半導体装置の製造方法。更に、前記埋め込みビット線にソース及びドレインの一方が電気的に接続されるように縦型のMOSトランジスタを形成する工程と、前記ソース及びドレインの他方が電気的に接続されるようにキャパシタを形成する工程と、を有することを特徴とする請求項18に記載の半導体装置の製造方法。前記半導体基板の厚み方向における、前記MOSトランジスタのソース及びドレインと前記導体配線間の最短距離は、20μm以上であることを特徴とする請求項19に記載の半導体装置の製造方法。しかしながら、特許文献1のように従来のウェル給電領域を設けた半導体装置では、素子形成のための活性領域とは別にウェル給電用の拡散領域が必要であり、素子面積縮小の妨げとなっていた。この場合、同一ウェル層の電位を固定するウェル給電の数を減らすことで素子面積の縮小を図れるが、活性領域間でウェル電位にばらつきが生じ易くなる。例えば、給電部から遠い活性領域ほどウェル抵抗によってウェル電位が下がり、ノイズの影響を受け易くなる。即ち、各活性領域でウェル電位を正常に固定するには、ウェル給電を大幅に減らすことはできなかった。以上のように、素子面積の縮小と素子特性の安定性を両立するのは困難であった。また、隣接する活性領域間を正常に絶縁分離するためにはある程度の幅と深さが必要となり、やはり素子面積縮小の妨げとなっていた。一実施形態は、半導体基板の表面に形成されたウェル領域と、前記半導体基板の表面に形成され、底部が前記ウェル領域内に位置する溝状の分離部であって、前記ウェル領域と電気的に接続された導体配線と、前記底部に前記導体配線を埋め込む絶縁膜とを有する分離部と、前記分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域と、前記素子形成領域に配置された半導体素子と、を有することを特徴とする半導体装置に関する。他の実施形態は、半導体基板の表面に形成されたウェル領域と、前記ウェル領域内の前記半導体基板の表面よりも深い位置に配置され、前記ウェル領域の電位を固定する導体配線と、前記導体配線の上面から前記半導体基板の表面までの領域に形成された絶縁膜と、前記導体配線および前記絶縁膜を有する分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域と、前記素子形成領域に配置された半導体素子と、を有することを特徴とする半導体装置に関する。他の実施形態は、半導体基板の表面にウェル領域を形成する工程と、前記半導体基板の表面に形成され、底部が前記ウェル領域内に位置する溝状の分離部であって、前記ウェル領域と電気的に接続された導体配線と、前記底部に前記導体配線を埋め込む絶縁膜とを有する分離部を形成する工程と、前記分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域に半導体素子を形成する工程と、を有することを特徴とする半導体装置の製造方法に関する。分離部の底部に導体配線を埋め込む絶縁膜を有することにより、ウェル給電領域の面積を縮小して、半導体装置の微細化を行うことができる。分離部の底部でウェル領域への給電を行うため、素子形成領域間のウェル電位のばらつきを抑制できる。素子形成領域間は、絶縁膜で電気的に分離されるため、トレンチ部の幅を細くすることができる。半導体装置は、半導体基板の表面に形成されたウェル領域の一部である素子形成領域を囲むように区画する溝状の分離部を有する。この分離部は半導体基板の表面に形成され、分離部の底部は、ウェル領域内に位置する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜を有する。半導体装置の製造方法では、半導体基板の表面にウェル領域を形成した後、分離部を形成する。また、分離部に囲まれるようにして区画されたウェル領域の一部である素子形成領域に半導体素子を形成する。このように、分離部の底部において導体配線を埋め込む絶縁膜を有することにより、ウェル給電領域の面積を縮小して、半導体装置の微細化を行うことができる。複数の素子形成領域へ給電を行う場合、分離部の底部でウェル領域への給電を行うため、素子形成領域間のウェル電位のばらつきを抑制することができる。また、素子形成領域間は、絶縁膜で電気的に分離されるため、分離部の幅を細くすることができる。以下に、図面を参照して、本発明の実施形態を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。第1実施形態図1乃至図3を用いて、nチャネルMOSトランジスタを複数、作製した本実施形態の半導体装置について説明する。本実施形態では、平面的に見て、図1に示すように、活性領域1に形成されるMOSトランジスタ領域素子形成領域を取り囲むように、斜線で示されたウェル給電領域9が配置される。また、ウェル給電領域9の一部は素子分離領域2にも配置される。なお、図1では、活性領域1と素子分離領域3の境界3は、破線で示している。それぞれのMOSトランジスタ領域には、n型多結晶シリコン膜、窒化チタンおよびタングステン膜から構成されるゲート電極4それぞれのトランジスタ毎にa,b,cの記号を付加しているが配置され、トランジスタ領域にp型チャネル領域5それぞれのトランジスタ毎にa,b,cの記号を付加しているが形成される。ゲート電極4の無いトランジスタ領域には、ソース及びドレインとなるn型拡散層6それぞれのトランジスタ毎にa,b,cの記号を付加しているが形成される。ゲート電極4への給電は、素子分離領域2に設けられたゲートコンタクト7それぞれのトランジスタ毎にa,b,cの記号を付加しているから行われる。また、ソース及びドレインとなるn型拡散層6への給電は、コンタクト8それぞれのトランジスタ毎にa,b,cの記号を付加しているから行われる。また、本実施形態では、図1のA-A断面を示した図2に示すように、半導体基板11の主表面側に形成されたp型ウェル層12にはトランジスタ間に位置する溝状の分離部9が形成される。本実施形態では、分離部9の一例として、半導体基板11の表面からその厚み方向の下側に向かって形成されると共に、ウェル領域の一部を囲むように区画するトレンチ部を挙げて説明する。トレンチ部9の底部には、p型多結晶シリコンから成る導体配線15が埋め込まれている。また、上記導体配線15とp型ウェル層12を有する半導体基板11との間には、p型ウェル層と同じ導電型の不純物が高濃度に導入されたp型領域拡散層17が形成される。上記導体配線15は、上記トレンチ部9の内壁側面を介して、p型ウェル層12と電気的に接続された構造となっている。すなわち、p型ウェル層12への給電は、上記導体配線15から、p型ウェル層12内の拡散層17を介して行われる。この拡散層17は、トレンチ部9で区画されたp型ウェル層12の外周を一周するように連続して設けられている。また、トレンチ部9の拡散層17に接する内壁側面も、p型ウェル層12の外周を一周して囲んでいる。上記溝9内の、導体配線15上には絶縁膜18が埋め込まれており、この絶縁膜18の部分が素子分離として作用する。トレンチ部9の底部内壁上には、底部絶縁膜16が形成されており、この部分もMOSトランジスタ間の素子分離として作用する。それぞれのトランジスタ素子は、ソース及びドレイン用のn型拡散層6、シリコン酸化膜から成るゲート絶縁膜13、上記積層膜のゲート電極4、および、シリコン酸化膜から成る層間絶縁膜14内に形成されたコンタクト8によって構成されている。本実施形態では、図1のB-B断面を示した図3に示すように、上記導体配線15が埋め込まれたトレンチ部9は、素子分離領域2の浅溝素子分離領域19まで形成する。また、上記導体配線15も浅溝素子分離領域19まで形成し、上記導体配線15への給電用コンタクト10は上記浅溝素子分離領域19上に形成されている。なお、上記において、上記導体配線は、p型ウェル層と同じ導電型の不純物が導入された多結晶シリコン、高融点金属シリサイド、バリアメタル層と金属層の積層体からなる群から選ばれた材料を含むことができる。以上に記載した半導体装置の製造方法を、図4乃至図13を用いて、より詳細に説明する。なお、図4以降のA図とB図は、ぞれぞれ、図1に示したA-A断面とB-B断面に対応する断面図を表す。まず、図4に示すように、シリコン基板11の主表面に、深さ300nmの浅溝素子分離領域19を形成した。この浅溝素子分離領域19は、シリコン基板のエッチングによる溝形成と、溝へのシリコン酸化膜の埋め込みにより形成した。この形成方法は、通常の方法であるので詳細は割愛する。次に、深さ500nmの領域に1×1017/cm3~3×1017/cm3程度の濃度で、ボロンが導入されたp型ウェル層12を形成した。上記ボロン導入は、通常のイオン注入により実施するが、上記濃度のp型ウェル層の形成は、イオン注入条件エネルギーと注入量の種々の組み合わせで実現できるので、ここでは詳細な条件は割愛する。次に、図5に示すように、熱酸化により薄い5nmシリコン酸化膜21と、CVD法により厚い35nmシリコン窒化膜22から成るマスクを用いて、シリコンエッチングを行い、p型ウェル層12内に第1の溝第1の開口部9aを形成した。この時、第1の溝9aの幅は50nmとし、深さは100nmとした。上記MOSトランジスタ同士を素子分離する所定の深さの第1の溝9aを形成した。なお、上記第1の溝9aの一部は上記浅溝素子分離領域19まで形成した。次に、図6に示すように、上記第1の溝9aの内壁にシリコン酸化膜23を、熱酸化により5nmの厚さで形成した。次いで、第1の絶縁膜であるシリコン窒化膜24を、CVD法により5nmの厚さで形成した。この後、エッチバックにより、上記第1の溝9aの側壁にサイドウォールを形成した。その後、このサイドウォールのシリコン窒化膜24をマスクとして、上記第1の溝より深い第2の溝トレンチ部9を形成した。ここで、第2の溝9の幅は40nmとし、第1の溝よりも追加して深くした分の溝9の深さは100nmとした。その結果、溝9全体の深さは、200nmとした。なお、上記第2の溝9の一部は上記浅溝素子分離領域19まで形成した。次に、図7に示すように、上記溝9の内壁に、第2の絶縁膜であるシリコン酸化膜16を、熱酸化法により5nm形成した。次いで、上記第1の導体配線材料である多結晶シリコン25を、CVD法を用いて堆積した。その後、ドライエッチングにより、第1の導体配線材料を、上記シリコン窒化膜24が形成された深さよりも深い部分まで後退させた。ここでは、シリコン窒化膜24が形成された深さより50nm深い部分まで後退させた。次に、図8に示すように、上記シリコン酸化膜第2の絶縁膜16の一部を除去して、シリコン基板11を露出させた。この際、エッチングレートの違いから、シリコン窒化膜24及び多結晶シリコン25は除去されずに残留する。次いで、通常のプラズマドープ法により、露出したシリコン基板11と上記多結晶シリコン25内にボロンを導入し、多結晶シリコン25を導体配線の一部として形成し、シリコン基板11にはp型拡散層17を形成した。ここで、ボロン濃度は1×1020/cm3程度とし、横方向広がりは10nm程度とした。次に、図9に示すように、CVD法を用いて多結晶シリコン15を堆積膜厚で50nmして第2の溝9内に埋め込み、ボロンを5keV、1×1015atoms/cm2の条件で注入し、1000°C、10秒の熱処理により、ボロンを溝底部の多結晶シリコン25内にまで拡散させた。次いで、ドライエッチングにより上記p型多結晶シリコン15を、上記シリコン窒化膜24が形成された深さより浅い部分まで後退させて、導体配線を完成させた。ここでは、上記シリコン窒化膜24の下部より30nm上部まで多結晶シリコン15を後退させた。なお、多結晶シリコン15の後退量を減らすことにより、例えば、上記シリコン窒化膜24の下部より50nm上部まで後退させると、前述より素子分離能力が向上する。しかし、上記後退量を減らしすぎると、この後、形成されるトランジスタのn型拡散層6とp型多結晶シリコン15が近づくことでGIDLが増加することとなる。このため、n型拡散層6との深さに応じて、上記後退量を設定する必要がある。例えば、n型拡散層6の深さよりも20nm以上、深い部分まで後退させるのが妥当である。次に、図10に示したように、第2の溝9内を完全に埋め込むように、CVD法により、シリコン酸化物絶縁膜18を埋め込んだ後、CMPにより平坦化した。以上のようにして、導体配線15と、導体配線15上に絶縁膜18を形成した。その後、図11に示したように、上記薄い10nmシリコン酸化膜21と、厚い100nmシリコン窒化膜22とから成るマスクを除去した。この後、半導体基板の表面に、ゲート絶縁膜として熱酸化により2nmのゲート酸化膜20を形成した。次いで、CVD法により、n型多結晶シリコン膜4150nm、窒化チタン膜425nmおよびタングステン膜4350nmから構成されるゲート電極4を形成した。なお、n型多結晶シリコンにはリンが4×1020/cm3の注入量で導入されている。次に、図12に示すように、ゲート電極上に形成したシリコン窒化膜2650nm厚をマスクに用いたドライエッチングにより、ゲート電極4を加工した。この後、ゲート電極の側壁に、5nmのシリコン酸化膜図示していないをCVD法により形成した。この後、砒素を15keVで1×1015atoms/cm2の条件でイオン注入をした。次に、900°C,10sの熱処理によりソース及びドレインとなるn型拡散層6を形成した。次に、図13に示すように、層間絶縁膜14としてのシリコン酸化膜を、CVD法により300nmの厚さで堆積した。この後、通常のフォトエッチング技術によりコンタクト穴を形成し、次に、この穴に、金属をCVD法により埋め込んでプラグコンタクト7、8、10を形成した。なお、コンタクト穴での金属埋め込みでは、まず、5nmのチタン膜を、次に5nmの窒化チタン膜を、最後に膜厚で50nm相当のタングステンを埋め込んだ。この後、上記シリコン窒化膜26をストッパとしたCMPにより、これらの金属膜を平坦化してプラグ形成を行った。なお、コンタクトの種類は、ソース及びドレイン用のコンタクト穴8、ゲート電極用のコンタクト穴7、および、上記浅溝素子分離領域19内に形成された溝埋め込み導体配線15からウェル給電を行うためのコンタクト穴10である。その後、各コンタクトに導体配線を接続して所望の半導体素子を作製した。上記のように本実施形態によれば、トランジスタ間にウェル給電領域を設けることができるので、上記活性領域とウェル給電領域との間の素子分離に必要な面積と、ウェル給電領域に必要な面積とを不要にすることができる。ただし、この場合、浅溝素子分離領域19上でのウェル給電コンタクト10の形成に必要な面積は必要となるが、その面積は、上記不要となった分の面積に比べれば小さいものであるため、問題ない。また、トランジスタ間の素子分離を、STIなどで形成した浅溝素子分離領域で行おうとすると、浅溝素子分離領域の深さが300nmである場合、絶縁膜の埋め込み特性から100nmの溝幅が必要となる。即ち、浅溝素子分離領域に必要な幅は100nmとなる。ここで、絶縁膜の埋め込み特性は、アスペクト比3以下の場合に埋め込みが可能であるとした。これに対して、本実施形態では、導体配線15の上面がシリコン基板11の表面から70nmの深さで、さらに溝9形成用のマスク厚がトータル40nmである。このため、導体配線15上への絶縁膜18の埋め込みは、溝幅40nmで溝深さ110nmとなり、アスペクトは3以下となる。従って、本実施例での最初の溝形成の幅が50nmであることからトランジスタ間の素子分離幅は50nmであり、浅溝素子分離領域の約半分の幅に縮小することができる。さらに、トランジスタを囲むようにウェル給電用の導体配線15があるため、ウェル濃度で決まるウェル抵抗に比べて、約10分の1の導体配線抵抗となり、ノイズの影響を軽減できる。なお、本実施形態では、トレンチ部で囲むことにより区画するウェル層として、p型ウェル層を例に挙げて説明したが、トレンチ部で囲まれるウェル層はn型ウェル層であっても良い。この場合、拡散層17も、ウェル層と同じ導電型のn型とする。また、図1は、ウェル給電領域9及びウェル層12の配置の一例を示したものであって、ウェル給電領域9及びウェル層12の配置は、図1に記載のものに限定されない。第2の実施形態上記第1の実施形態では、図2に記載のように、ウェル給電領域9の両側の側面部にウェルと同じ導電型の拡散層17を形成した。これに対して、第2の実施形態では、図14に示すように、第1の実施形態とは異なり、両端のウェル給電領域9については、ウェルと同じ導電型の拡散層17を片側の側面部にしか形成しない点が異なる。以下、本実施形態の作製工程を説明する。なお、各構造は機能的には第1の実施形態と同じであるので割愛する。まず、第1の実施形態で説明した図6の工程までは、第1の実施形態と同じである。次に、図15に示すように、上記溝9の内壁に第2の絶縁膜であるシリコン酸化膜16を、熱酸化法により5nmの厚さで形成した。次いで、上記第1の導体配線材料である多結晶シリコン25を、CVD法により50nm堆積し、CMPにより平坦化した。次に、図16に示した平面図のように、図中の太い実線31で囲まれた部分が開口したようなレジストマスク32を、通常のフォトリソグラフィー技術により形成した。具体的には、図17に示した断面図のように、マスク32を形成した。このマスク32は、図16に示したように、両端の溝9については第1の導体配線材料25の表面の一部の上に開口を有し、それ以外の溝9については第1の導体配線材料25の全部の表面上に開口を有する。次に、図18に示したように、マスク32の無い部分に関して、異方性ドライエッチングにより、第1の導体配線材料25を、上記シリコン窒化膜24が形成された深さよりも深い部分まで後退させた。ここでは、シリコン窒化膜24が形成された深さよりも50nm深い部分まで後退させた。この際、両端の溝9については第1の導体配線材料25の表面の一部のみ後退し、それ以外の溝9については第1の導体配線材料25の表面全部が後退した。このため、両端の溝9については、互いに対向する2つの内壁側面のうち一方の内壁側面上に設けたシリコン酸化膜16のみが露出した。一方、それ以外の溝9については、互いに対向する2つの内壁側面上に設けたシリコン酸化膜16が露出した。次に、図19に示すように、上記シリコン酸化膜16を除去し、シリコン基板11を露出させた。この際、両端の溝9については、一方の内壁側面上に設けたシリコン酸化膜16のみが除去され、この一方の内壁側面を構成するシリコン基板11のみが露出した。一方、それ以外の溝9については、互いに対向する2つの内壁側面上に設けたシリコン酸化膜16が除去され、2つの内壁側面を構成するシリコン基板11が露出した。次いで、通常のプラズマドープ法により、露出シリコン基板11と上記多結晶シリコン25内にボロンを導入して、多結晶シリコン25を導体配線の一部として形成し、シリコン基板11にp型拡散層17を形成した。ここで、ボロン濃度は1×1020/cm3程度で、横方向広がりは10nm程度である。次に、図20に示すように、多結晶シリコン15を、CVD法により堆積膜厚で50nmさせて、溝9内に埋め込んだ。この後、ボロン15を5keV、1×1015atoms/mc2の条件でイオン注入し、1000°C、10秒の熱処理により、ボロンを溝底部まで拡散させた。次に、図21に示すように、上記p型多結晶シリコン15と上記多結晶シリコン25とを同時に、上記シリコン窒化膜24が形成された深さよりも浅い部分までドライエッチングにより後退させて、導体配線を完成させた。ここでは、上記シリコン窒化膜24の下部より30nm上部まで多結晶シリコン15を後退させた。なお、多結晶シリコン15の後退量を減らすことにより、例えば、上記シリコン窒化膜24の下部より50nm上部まで後退させると、前述より素子分離能力が向上する。しかし、上記後退量を減らしすぎると、この後、形成されるn型拡散層6とp型多結晶シリコン15が近づくことでGIDLが増加するため、n型拡散層6との深さに応じて、上記後退量を設定する必要がある。例えば、n型拡散層6の深さより20nm以上、深い部分まで後退させるのが妥当である。次に、図22に示したように、第2の溝9を完全に埋め込むように、シリコン酸化物18を、CVD法により埋め込んだ後、CMPにより平坦化した。以上のように、上記導体配線15と、導体配線15上に絶縁膜18を形成した。その後の工程は、上記第1の実施形態で説明した図11乃至図13の工程と同じにした。上記のように本実施例によれば、第1の実施形態の効果の他に、ウェルと同じ導電型の拡散層17分だけ面積縮小に効果がある。第3の実施形態本発明を、DRAMのセルトランジスタの埋め込みビット線形成と、周辺トランジスタのウェル給電領域を同時に作製する構造および工程に適用した第3の実施形態について、以下に説明する。まず、セルトランジスタ領域50と周辺トランジスタ領域51の代表的な構造部分を抜き出した平面図を図23に示す。セルトランジスタ領域50では、埋め込みビット線領域52と、セルトランジスタのチャネルが形成されるピラー53四角の太線53と、セルトランジスタのゲート電極54破線:ワード線54とで構成する。一方、周辺トランジスタ領域51では、溝埋め込みウェル給電部55と、ゲート電極56と、ソース及びドレイン用の拡散層57と、拡散層57へのコンタクト58とで構成する。図23に示した平面図のB-B断面図を図24に示す。まず、図24A及びDは、図23の一部を拡大した図である。図24AのB-B断面図を図24B、図24AのC-C断面図を図24Cに示して、セルトランジスタの構造について述べる。セルトランジスタは、縦型のMOSトランジスタである。このセルトランジスタは、ピラー53のチャネル部59と、チャネル部59の下部に形成された埋め込みビット線52用の拡散層60と、チャネル部59の上部に形成された拡散層61と、ピラー53を囲むゲート絶縁膜62と、ピラー53の側壁に形成されたゲート電極54ワード線54とで構成される。そして、図24Bに示すように、各セルトランジスタの埋め込みビット線52用の拡散層60は、溝に埋め込まれた第2の絶縁物63により分離され、各トランジスタのチャネル部59は、上記第2の絶縁物63と、溝に埋め込まれた第1の絶縁膜64と、ピラー53側壁の絶縁膜65とにより分離される。また、図24Cに示すように、各トランジスタのゲート電極54ワード線54は、図示していないが、第1の絶縁物で分離されている。そして、図24B、Cに示すように、各トランジスタの上部の拡散層61は、電荷を蓄積するキャパシタ66に接続されている。一方、図24DのB-B断面図を図24Eに示して、周辺トランジスタの構造について述べる。ゲート電極67とゲート絶縁膜68と拡散層69とで構成される周辺トランジスタは、拡散層69と反対の導電型のウェル層70の上部に形成されている。そして、ウェル層70の電位は、トランジスタを取り囲むように形成された溝71に埋め込まれたウェル給電電極72に接するウェル層と同じ導電型の拡散層73を介して供給される。なお、ウェル給電電極72は、溝71の底部に形成された底部絶縁膜74に囲まれた領域72aと、上記拡散層73に接した領域72bとで構成される。ウェル給電電極72より上部の溝71には、上記セルトランジスタ構造で説明した溝に埋め込まれた第1の絶縁物64と絶縁膜65の他に、絶縁膜75が形成されている。また、図24Eには図示していないが、拡散層69へのコンタクトは層間絶縁膜に形成されるプラグ電極を介して行われる。以上の第3の実施形態の製造工程を以下に述べる。なお、図25以降では、A図がセルトランジスタ部の平面図、B図がセルトランジスタ部の断面図、C図が周辺トランジスタ部の平面図、D図が周辺トランジスタ部の断面図を表す。まず、図25に示すように、シリコン基板76の表面に、熱酸化により10nmのシリコン酸化膜77を形成した。次に、CVD法により、100nmのシリコン窒化膜78を形成した後、埋め込みビット線領域52と溝埋め込みウェル給電部55が露出するように、通常のフォトエッチング技術により、シリコン窒化膜78およびシリコン酸化膜77を加工した。この後、シリコン窒化膜78を加工マスクとして、シリコン基板76内に埋め込みビット線用溝第2の開口部79とウェル給電用溝第1の開口部80を、ドライエッチングにより形成した。ここで、埋め込みビット線用溝79の幅および深さは50nmおよび150nmとした。また、ウェル給電用溝80の幅および深さは120nmおよび150nmとした。なお、セルトランジスタ部のシリコン基板の表面側には、濃度が1×1017/cm3程度で、深さがおよそ1μmのp型ウェル層76aが形成されている。また、周辺トランジスタ部のシリコン基板の表面側には、濃度が3×1017/cm3程度で、深さが1.2μmのn型ウェル層76bが形成されている。つぎに、図26に示すように、熱酸化により、埋め込みビット線用溝79とウェル給電用溝80の側壁および底部に、5nmのシリコン酸化膜81を形成した。次に、図27に示すように、CVD法により、10nmのシリコン窒化膜第1の絶縁膜82を形成した。この後、シリコン窒化膜82をエッチバックして、それぞれの溝側壁に、上記シリコン窒化膜82のサイドウォールを形成した。なお、上記エッチバックでは、それぞれの溝底部に形成したシリコン酸化膜81もエッチングした。次に、図28に示すように、砒素を10keVで1×1014atoms/cm2のイオン注入を実施したのち、1000°C、60秒の熱処理を行って、それぞれの溝の底部に、n型の埋め込みビット線83およびn型のウェル給電拡散層84を形成した。なお、ウェル給電用の溝幅が広いため、イオン注入効率が良く、ウェル給電拡散層84の方がより高濃度で、より拡散広がりが大きくなった。次に、図29に示すように、シリコン窒化膜78おとびシリコン窒化膜82を加工マスクとしたドライエッチングにより、シリコン基板76内に埋め込みビット線用の第2溝第3の開口部79aとウェル給電用の第2溝本実施形態では、分離部の一例であるトレンチ部となる80aを形成した。ここで、埋め込みビット線用の第2溝79aの幅および深さは、それぞれ25nmおよび100nmとした。また、ウェル給電用の第2溝80aの幅および深さは、それぞれ95nmおよび100nmとした。次に、図30に示すように、熱酸化により、埋め込みビット線用の第2溝79aとウェル給電用の第2溝80aのシリコン露出部分に、5nmのシリコン酸化膜第2の絶縁膜を形成した。この後、CVD法により、上記溝内に20nmのシリコン酸化膜第2の絶縁膜を埋め込んだ図では、上記2種類のシリコン酸化膜を同じ層85で示した。この時、埋め込みビット線用の溝79aは上記シリコン酸化膜85により完全に埋め込まれ、ウェル給電用溝80aは上記シリコン酸化膜85で覆われた構造となった。次に、図31に示すように、CVD法により、30nmの多結晶シリコン膜86を堆積した。この後、CMPを実施して、ウェル給電用溝80a内を完全に多結晶シリコン86で埋め込んだ。次に、図32に示すように、多結晶シリコン86を180nm分だけエッチバックした。次に、図33に示すように、上記シリコン酸化膜85をエッチングして、ウェル給電拡散層84が形成されたシリコン基板76を露出させた。次いで、通常のプラズマドープ法により、露出したシリコン基76と上記多結晶シリコン86内にリンを導入し、多結晶シリコン86を導体配線の一部として形成し、シリコン基板11にはn型拡散層84を形成した。次に、図34に示すように、CVD法により、50nmの多結晶シリコン膜87を堆積し、多結晶シリコン膜87中にリンを10keVで2×1015atoms/cm2の条件でイオン注入した。この後、1000°Cで60秒の熱処理を行って、ウェル給電用溝80aに埋め込まれた多結晶シリコン86および87にリンを拡散させた。その後、上記と同様にCMPを実施した後、多結晶シリコン87を120nm分だけエッチバックして、導体配線を完成させた。次に、図35に示すように、CVD法により、30nmのシリコン酸化膜88を堆積した。この後、CMPを実施して、ウェル給電用溝80上部にシリコン酸化膜88を埋め込み、絶縁膜88を形成した。次に、図36に示すように、セルトランジスタ部50にピラー53を形成するために、A図に示すように、埋め込みビット線52の方向に対して垂直方向にライン状のレジストマスク89を形成し、また、周辺部51では全体が覆われるようにマスク89を形成した。その後のセルトランジスタ図24に示した構造のゲート電極54ワード線54形成までの作製工程図は示さないが、以下の工程順で作製する。まず、セル部50のシリコン酸化膜85をエッチングして、シリコン基板76の表面から140nm、深い部分まで後退させた。次に、セルトランジスタ部50のシリコン窒化膜78および82をエッチングしてシリコン基板76の表面から140nm深い部分まで後退させた。その後、上記マスク89を除去した後、シリコン酸化膜77およびシリコン基板76をエッチングして、シリコン基板76の表面から140nm深い部分まで後退させた。その後、露出したシリコン基板76の表面を熱酸化して、6nmのシリコン酸化膜62ゲート絶縁膜62を形成した。その後、5nmの窒化チタン膜および20nmのタングステン膜から成るゲート電極膜54を堆積したのち、ゲート電極膜54をエッチングして、シリコン基板76表面から30nm深い部分まで後退させて、ゲート電極54ワード線54を形成した。次に、図37に示すように、CVD法により、50nmのシリコン酸化膜90を堆積させて、セルトランジスタ部50のゲート電極54間にシリコン酸化膜90を埋め込んだ。この後、セル部50の上記シリコン酸化膜90を70nm分だけドライエッチングして、シリコン窒化膜78および82を露出させた。次に、図38に示すように、シリコン窒化膜78および82をドライエッチングし、シリコン窒化膜78は完全に除去した。次に、図39に示すように、砒素を10keVで1×1014atoms/cm2の条件でイオン注入し、900°Cで10秒の熱処理を行って、ピラー53の上部にn型拡散層61を形成した。次に、図40に示すように、通常のキャパシタ製造方法により、上記n型拡散層61の上部にキャパシタ66を形成した。なお、本発明の趣旨は、キャパシタの製造方法には何等関わりがないので、ここではその製造方法を割愛する。なお、以降の工程では、セルトランジスタ部50を絶縁膜などで保護している。次に、図41に示すように、周辺トランジスタ部51のシリコン酸化膜90を除去し、その後、図42に示すようにシリコン窒化膜78を除去した。シリコン窒化膜78除去の際、シリコン窒化膜82の上部も除去された。次に、図43に示すように、シリコン酸化膜77を除去した後、熱酸化により、3nmのゲート酸化膜68を形成した。次に、CVD法により、ボロンドープされたp型で50nmの多結晶シリコン膜、5nmの窒化タングステン膜および50nmのタングステン膜の3層から成るゲート電極67を形成した。最後に、ボロンを5keVで1×1015atoms/cm2の条件でイオン注入し、950°Cで10秒熱処理してp型拡散層69を形成した。なお、この後、層間絶縁膜形成、コンタクト穴形成、電極導体配線形成を実施するが、通常の工程であるので、ここでは説明を割愛する。上記のように、第3の実施形態では、埋め込みビット線52と溝埋め込みウェル給電部を同時に作製できるので、工程を簡略化できる。なお、本実施形態では、周辺トランジスタ部51はn型ウェルとしたが、図44のように、p型ウェル層91にも適用できる。例えば、ウェル給電拡散層84形成のためのドーピングや、ウェル給電部92に埋め込む多結晶シリコン86および87へのドーピングの際に、n型ウェル領域93にはn型ドーパントを、また、p型ウェル領域91にはp型ドーパントをイオン注入するように注入マスクを工夫すれば良い。また、場合によっては、図45のように、n型の深いウェル層94と同電位となるn型ウェル層にはそのウェル給電用溝95を、p型ウェル層91に形成するウェル給電用溝92より深くしても良い。"