ゲートにワード線がそれぞれ接続され、直列接続された複数のセルトランジスタと、前記ワード線を駆動する第1ドライバおよび第2ドライバと、前記第1ドライバを複数の前記ワード線のうちの第1群に共通に電気的に接続し、選択されるワード線によらずに前記第2ドライバを前記複数のワード線のうちの前記第1群と異なり且つ前記第1群のワード線と同じ本数を有する第2群に共通に電気的に接続する、接続モジュールと、を具備することを特徴とする半導体記憶装置。前記第1群のワード線が、選択されたワード線から所定数のワード線以上離れており、連続して並ぶ複数のワード線を含み、前記第2群のワード線が、選択されたワード線から所定数のワード線以上離れており、連続して並ぶ複数のワード線を含む、ことを特徴とする、請求項1の半導体記憶装置。電気的に接続されているワード線を駆動する複数の第3ドライバをさらに具備し、前記接続モジュールが、前記複数の第3ドライバを前記複数のワード線のうちの前記第1および第2群と異なり且つ選択されたワード線を含む第3群のワード線と一対一で電気的に接続し、前記接続モジュールが、前記複数のワード線の各々のための複数の接続回路を含み、前記複数の接続回路の一部の各々が、選択されたワード線に基づいて、対応するワード線を前記複数の第3ドライバの1つおよび前記第1ドライバの一方に電気的に接続し、前記複数の接続回路の残りの一部の各々が、選択されたワード線に基づいて、対応するワード線を前記複数の第3ドライバの1つおよび前記第2ドライバの一方に電気的に接続する、ことを特徴とする、請求項2の半導体記憶装置。前記接続モジュールが、選択されたワード線を特定するための信号に基づいて、前記複数の接続回路を制御するための信号を生成するロジック回路を具備する、ことを特徴とする、請求項3の半導体記憶装置。高速動作が可能な半導体記憶装置を提供しようとするものである。一実施形態による半導体記憶装置は、半導体記憶装置は、ゲートにワード線がそれぞれ接続され、直列接続された複数のセルトランジスタと、ワード線を駆動する第1ドライバよび第2ドライバと、接続モジュールと、を具備する。接続モジュールは、前記第1ドライバを複数の前記ワード線のうちの第1群に共通に電気的に接続し、選択されるワード線によらずに前記第2ドライバを前記複数のワード線のうちの前記第1群と異なり且つ前記第1群のワード線と同じ本数を有する第2群に共通に電気的に接続する。まずNAND型フラッシュメモリの参考例について説明する。メモリセルにアクセスする際、アクセス対象のページに関連するワード線が選択される。一方、選択ワード線以外のワード線にも様々な電圧が印加されることがある。そのために、複数のドライバが設けられる。各ドライバは、選択ワード線だけでなく、非選択ワード線にも様々な電圧を印加する。各ドライバが、どの値の電圧を印加するか、いくつのワード線の駆動を受け持つかは、ドライバとワード線の構成に依存する。同じ電圧を印加される複数ワード線は、1つのドライバによって共通に駆動されることが考えられる。各ドライバと、このドライバによって駆動される複数ワード線との組合せは多岐に亘る。どのワード線が選択された場合であっても、非選択ワード線の各々には予め定められた電圧が印加される必要がある。その実現のために、どのワード線が選択されているかに応じて、1つのドライバによって駆動されるワード線の本数が変動するという構成があり得る。このような技術に基づくと、1つのドライバによって駆動されるワード線の本数の変動が当該ドライバに対する負荷容量の変化に繋がる。例えば、共に駆動される複数ワード線の本数が多いと、これらワード線の充電および放電に多くの時間を要する。この結果、同じ電圧印加されるべき複数ワード線の間であっても、充電および放電に要する時間がばらつく。以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。また、以下に例示する各機能ブロックが、以下の具体例のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。図1は、本発明の一実施形態に係る半導体記憶装置の機能ブロックを概略的に示している。図1に示されるように、実施形態に係る半導体記憶装置1は、メモリセルアレイ2、およびそれ以外の周辺ユニット接続ユニット3を含む。周辺ユニットモジュール3は、半導体記憶装置1のメモリセルアレイ2以外の部分に相当する。周辺ユニット3は、ビット線コントローラ11、カラムデコーダ12、ロウデコーダ13、ワード線ドライバユニットモジュール14、ワード線スイッチユニットモジュール15、ワード線コントローラ16、制御ユニットモジュール17を含んでいる。メモリセルアレイ2は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線WL、ビット線BL等を含んでいる。ブロックは、複数のページから構成され、ページは複数のメモリセルからなる。ページは、複数のメモリセルによるビットからなる記憶空間を指すこともある。ブロックおよびページについては後に詳述する。メモリセルアレイ2のビット線BLおよびワード線WLは、それぞれビット線コントローラ11およびロウデコーダ13と接続されている。ビット線コントローラ11は、ビット線BLを介してメモリセルアレイ2内のメモリセルのデータを読み出し、ビット線BLを介してメモリセルアレイ2内のメモリセルの状態を検出する。また、ビット線コントローラ11は、ビット線BLを介してメモリセルアレイ2内のメモリセルに書き込みプログラム電圧を印加してメモリセルにデータを書き込む。ビット線コントローラ11は、カラムデコーダ12と接続されている。カラムデコーダ12は、カラムアドレスCOL_ADDRESSに基づいて、特定のビット線を選択する。カラムアドレスCOL_ADDRESSは、半導体記憶装置1の外部からの信号Addressに基づいて制御ユニット17によって生成される。ビット線コントローラ11はセンスアンプ等を含んでいる。ビット線コントローラ11にメモリセルから読み出されたデータDATAは、データ入出力端子から半導体記憶装置1の外部へ出力される。同様に、ビット線コントローラ11は、データ入出力端子を介して半導体記憶装置1の外部からのデータDATAを受け取る。ロウデコーダ13は、ロウアドレスROW_ADDRESSに基づいてメモリセルアレイ2内の特定のワード線WLを選択する。ロウアドレスROW_ADDRESSは、信号Addressに基づいて制御ユニット17によって生成される。また、ロウデコーダ13は、読み出し、書き込み、あるいは消去に必要な様々な値の電圧をワード線スイッチユニット15を介してワード線ドライバユニット14から受け取る。ロウデコーダ13は、これらの電圧を、特定の複数ワード線に印加する。ワード線ドライバユニット14は、半導体記憶装置1の外部からの電圧Vss、Vccを受け取って、読み出し、書き込み、あるいは消去に必要な様々な電圧を生成する。ワード線ドライバユニット14は、複数のドライバを含んでいる。ワード線ドライバユニット14の出力は、ワード線スイッチユニット15と接続されている。ワード線スイッチユニット15は、ワード線コントローラ16の制御に基づいて、ワード線ドライバユニット14の特定のドライバを特定のワード線WLに接続する。ワード線ドライバユニット14、ワード線スイッチユニット15、ワード線コントローラ16については後に詳述する。半導体記憶装置1は、また、アドレスAddressおよび制御信号Controlを含む種々の信号を受け取る。制御ユニット17は、これらの信号を受け取り、半導体記憶装置1の制御に用いる。制御ユニット17は、ビット線コントローラ11、カラムデコーダ12、ロウデコーダ13、ワード線ドライバユニット14、ワード線コントローラ16を制御する。図2および図3は、ブロックBlockの構成例を示している。図2には、1つのブロックBlockのみが描かれている。図2および図3に示されるように、ブロックBlockは、ワード線方向WL_Directionに沿って並ぶ複数のメモリセル列メモリセルユニットMUを含んでいる。メモリセル列MUは、ビット線方向BL_Directionに沿って延びる。メモリセル列MUは、NANDストリングと、選択トランジスタS1、S2と、から構成される。NANDストリングは、電流経路ソース/ドレインSD同士が相互に直列接続されている複数個例えば32個のメモリセルトランジスタMTからなる。選択ランジスタS1、S2は、NANDストリングの両端にそれぞれ接続される。選択トランジスタS2の電流経路の他端はビット線BLに接続され、選択トランジスタS1の電流経路の他端はソース線SLに接続されている。ワード線WL0~WL31は、WL方向に延び、同じ行に属する複数のメモリセルトランジスタMTに接続される。セレクトゲート線SGDは、WL方向に沿って延び、ブロック内の全選択トランジスタS2に接続されている。セレクトゲート線SGSは、WL方向に沿って延び、ブロック内の全選択トランジスタS1に接続されている。同じワード線WLと接続されている複数のメモリセルトランジスタMTによるビットの集まりはページを構成する。ページごとにデータが読み出しおよび書き込みされる。1つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、1つのワード線に複数ページが割り当てられる。メモリセルMTは、ビット線BLとワード線WLとの各交点に設けられる。メモリセルMTは、半導体基板内に形成されたウェル上に設けられる。メモリセルMTは、ウェル上に積層されたトンネル絶縁膜図示せず、電荷蓄積層としての浮遊電極フローティングゲート電極FG、ゲート間絶縁膜図示せず、制御電極コントロールゲート電極CGワード線WL、ソース/ドレイン領域SDを有する。メモリセルMTの電流経路であるソース/ドレインは、隣接するメモリセルMTのソース/ドレインに直列接続されている。選択トランジスタS1、S2は、半導体基板上に積層されたゲート絶縁膜図示せず、ゲート電極SGS、SGD、ソース/ドレイン領域SDを含んでいる。次に、図4を参照して、ワード線ドライバユニット14について説明する。図4は、一実施形態に係るワード線ドライバユニット14の具体例を示している。図4に示されるように、ワード線ドライバユニット14は、複数のワード線ドライバを含んでいる。より具体的には、ワード線ドライバユニット14は、少なくともワード線ドライバXおよびワード線ドライバYを含んでいる。さらに、ワード線ドライバユニット14は、例えば8つのワード線ドライバA1~A8、および例えば8つのワード線ドライバB1~B8を含んでいる。ワード線ドライバA1~A8、B1~B8、X、およびYは、みな同じ構成を有する。ただし、ワード線ドライバA1~A8の出力は、それぞれWL_driver_A1~WL_driver_A8として引用される。また、ワード線ドライバB1~B8の出力は、それぞれWL_driver_B1~WL_driver_B8として引用される。以下、ワード線ドライバA1~A8を個別に特定する必要がない場合、いずれか1つの代表としてまたは総体としてワード線ドライバAと記載する。同様に、ワード線ドライバB1~B8を個別に特定する必要がない場合、ワード線ドライバBと記載する。ワード線ドライバA、B、X、およびYの各々は、複数のドライバ21を含んでいる。各ドライバ21は、電圧VccおよびVssを用いて、特定の値の電圧、例えば8V、10V等を出力する。各ドライバ21は、複数のスイッチ22のうちの1つの一端と接続されている。各スイッチ22は、例えばn型のMOSFETmetaloxidesemiconductorfieldeffecttransistorから構成され、制御ユニット17によってオン/オフされる。各スイッチ22の他端は、出力端23に共通に接続されている。制御ユニット17によって選択されたドライバ21からの電圧が出力端23に現れる。こうして、複数の電圧値のうちの選択された電圧が出力端23に表れる。さらに、ワード線ドライバA、B、X、およびYが個別に制御されることによって、ワード線ドライバA、B、X、およびYの各出力端23に相違する値の電圧を生じさせることが可能である。さらに、ワード線ドライバA1~A8が個別に制御されることによって、ワード線ドライバA1~A8の各々の出力端23に生じる電圧は個別に選択されることが可能である。同様に、ワード線ドライバB1~B8が個別に制御されることによって、ワード線ドライバB1~B8の各々の出力端23に生じる電圧は個別に選択されることが可能である。次に、図5を参照してワード線スイッチユニット15について説明する。図5は、一実施形態に係るワード線スイッチユニット15の具体例を示している。図5に示されるように、ワード線スイッチユニット15は、スイッチ回路S11~S18、S21~S28、S31~S38、S41~48を含んでいる。スイッチ回路S11~S18、S21~S28、S31~S38、S41~48は、全て同じ構成を有する。ただし、各スイッチ回路は、相違するノードに接続されている。以下、スイッチ回路S11~S18、S21~S28、S31~S38、S41~48同士を個別に特定する必要がない場合は、いずれか1つの代表としてまたは総体としてスイッチ回路Sと記載する。スイッチ回路Sは、一端同士を接続された2つのスイッチ31、32を有する。スイッチ31、32は、例えばn型のMOSFETからなる。スイッチ31、32の相互接続ノードは、スイッチ回路Sの出力を形成する。スイッチ31、32の各他端は、スイッチ回路Sの入力を形成する。以下、便宜上、スイッチ31、32の各々の他端を第1入力、第2入力とそれぞれ称する。スイッチ31、32の各々の制御ノードも第1制御入力、第2制御入力とそれぞれ称する。制御ノードは、スイッチ31、32がNMOSFETである場合、ゲート電極である。スイッチ回路S11~S18の各第1入力は、ワード線ドライバA1~A8の出力WL_driver_A1~WL_driver_A8をそれぞれ受け取る。一方、スイッチ回路S11~S18の各第2入力はみな、ワード線ドライバXの出力WL_driver_Xを受け取る。スイッチ回路S11~S18の各第1制御入力はみな、信号CTL_AB1を受け取る。スイッチ回路S11~S18の各第2制御入力はみな、信号CTL_XY1を受け取る。スイッチ回路S11~S18は、それぞれ信号WL0in~WL7inを出力する。スイッチ回路S21~S28の各第1入力は、ワード線ドライバB1~B8の出力WL_driver_B1~WL_driver_B8をそれぞれ受け取る。一方、スイッチ回路S21~S28の各第2入力はみな、ワード線ドライバYの出力WL_driver_Yを受け取る。スイッチ回路S21~S28の各第1制御入力はみな、信号CTL_AB2を受け取る。スイッチ回路S21~S28の各第2制御入力はみな、信号CTL_XY2を受け取る。スイッチ回路S21~S28は、それぞれ信号WL8in~WL15inを出力する。スイッチ回路S31~S38の各第1入力は、ワード線ドライバA1~A8の出力WL_driver_A1~WL_driver_A8をそれぞれ受け取る。一方、スイッチ回路S31~S38の各第2入力はみな、ワード線ドライバXの出力WL_driver_Xを受け取る。スイッチ回路S31~S38の各第1制御入力はみな、信号CTL_AB3を受け取る。スイッチ回路S31~S38の各第2制御入力はみな、信号CTL_XY3を受け取る。スイッチ回路S31~S38は、それぞれ信号WL16in~WL23inを出力する。スイッチ回路S41~S48の各第1入力は、ワード線ドライバB1~B8の出力WL_driver_B1~WL_driver_B8をそれぞれ受け取る。一方、スイッチ回路S41~S48の各第2入力はみな、ワード線ドライバYの出力WL_driver_Yを受け取る。スイッチ回路S41~S48の各第1制御入力はみな、信号CTL_AB4を受け取る。スイッチ回路S41~S48の各第2制御入力はみな、信号CTL_XY4を接受け取る。スイッチ回路S41~S48は、それぞれ信号WL24in~WL31inを出力する。次に、図6を参照して、ワード線コントローラ16について説明する。図6は、一実施形態に係るワード線コントローラの具体例を示している。ワード線コントローラ16は、図6に示される構成を有し、信号CTL_AB1、CTL_AB2、CTL_AB3、CTL_AB4、CTL_XY1、CTL_XY2、CTL_XY3、CTL_XY4を生成する。図6に示されるように、ワード線コントローラ16は、直列接続されたインバータIV1、IV2を含んでいる。インバータIV1は、信号SWCTL1を受け取る。インバータIV1の出力は、信号CTL1nとして機能するとともに、インバータIV2に供給される。インバータIV2の出力は、信号CTL1として機能する。ワード線コントローラ16は、また、直列接続されたインバータIV3、IV4を含んでいる。インバータIV3は、信号SWCTL2を受け取る。インバータIV3の出力は、信号CTL2nとして機能するとともに、インバータIV4に供給される。インバータIV4の出力は、信号CTL2として機能する。信号CTL2は、直列接続されたインバータIV11、IV12を経て信号CTL_AB1として機能する。信号CTL2nは、直列接続されたインバータIV13、IV14を経て信号CTL_XY1として機能する。信号CTL1およびCTL2nはNANDゲートND1に供給される。NANDゲートND1の出力は、信号CTL_AB2として機能するとともにインバータIV21に供給される。インバータIV21の出力は信号CTL_XY2として機能する。信号CTL1nおよびCTL2はNANDゲートND2に供給される。NANDゲートND2の出力は、信号CTL_AB3として機能するとともにインバータIV31に供給される。インバータIV31の出力は信号CTL_XY3として機能する。信号CTL1は、直列接続されたインバータIV41、IV42を経て信号CTL_AB4として機能する。信号CTL1nは、直列接続されたインバータIV43、IV44を経て信号CTL_XY4として機能する。信号SWCTL1およびSWCTL2は、制御ユニット17から供給される。制御ユニット17は、選択されたワード線WLに基づいて、信号SWCTL1およびSWCTL2の論理を制御する。次に、図7を参照して、ロウデコーダ13について説明する。図7は、一実施形態に係るロウデコーダ13の具体例を示している。ロウデコーダ13は、複数のスイッチ41と、ブロックデコーダ42を有する。ロウデコーダ13は、NANDストリング中のメモリセルの個数本例では32個と同数のスイッチ41を有する。スイッチ41は、例えばn型のMOSFETからなる。各スイッチ41の一端は、信号WL0in~WL31inを受け取る。信号WL0in~WL31inをそれぞれ受け取る各スイッチ41の他端は、信号WL0out~WL31outをそれぞれ出力する。信号WL0out~WL31outは、ワード線WL0~WL31に供給される。各スイッチ41の制御ノードゲートは、ブロックデコーダ42と接続されている。ロウデコーダ13は、ブロックデコーダ42からブロック選択信号を各スイッチ41に転送する。ブロックデコーダ42は、制御ユニット17からロウアドレスROW_ADDRESSを受け取り、このロウアドレスROW_ADDRESSに基づき、ブロック選択信号を出力する。このブロック選択信号に基づいて、複数のスイッチ41は、ブロック毎に一括してオンまたはオフ状態となる。次に、このような構成の半導体記憶装置の動作について図8および図9を参照して説明する。図8は、一実施形態に係る、各ワード線とワード線ドライバとの選択ワード線に応じた接続を示している。図8において、横方向に沿って並ぶワード線は、選択されたワード線を示している。一方、縦方向には、ある選択されたワード線に応じて各ワード線がどのワード線ドライバに接続されるかを示している。例えばワード線WL5が選択される場合、ワード線WL0~WL7はワード線ドライバAにより駆動され、ワード線WL8~WL15はワード線ドライバBにより駆動され、ワード線WL16~W23はワード線ドライバXにより駆動され、ワード線WL24~WL31はワード線ドライバYにより駆動される。制御ユニット17は、アドレスAddressから選択ワード線を知得し、選択ワード線に基づいて信号SWCTL1およびSWCTL2の論理を決定する。具体的には、制御ユニット17は、図8に示されるように、ワード線WL0~WL14のいずれかが選択される場合ケース51、信号SWCTL1およびSWCTL2をそれぞれ0無効論理および1有効論理に設定する。また、制御ユニット17は、ワード線WL15~WL22のいずれかが選択される場合ケース52、信号SWCTL1およびSWCTL2の両方を0に設定する。さらに、制御ユニット17は、ワード線WL23~WL31のいずれかが選択される場合ケース53、信号SWCTL1およびSWCTL2をそれぞれ1および0に設定する。上記のように、ケース51、52、53に基づいて信号SWCTL1およびSWCTL2の論理の組合せが定まる。そして、信号SWCTL1およびSWCTL2の論理に基づいて、ワード線コントローラ16によって、特定の論理の信号CTL_AB1~CTL_AB4およびCTL_XY1~CTL_XY4が生成される。図9は、SWCTL1およびSWCTL2の論理の組合せに基づいた信号CTL_AB1~CTL_AB4およびCTL_XY1~CTL_XY4の論理を示している。図9に示されるように、信号SWCTL1およびSWCTL2がそれぞれ0および1の場合ケース51の場合、信号CTL_AB1~信号CTL_AB4はそれぞれ1、1、0、0であり、信号CTL_XY1~信号CTL_XY4はそれぞれ0、0、1、1である。この論理に応じてワード線スイッチユニット15が動作して、各ワード線WLはワード線ドライバA、B、X、およびYの特定の1つの出力と電気的に接続される。具体的には、ワード線ドライバの出力WL_driver_A1~A8が、図5の出力WL1in~WL8inとしてそれぞれ選択され、図7のロウデコーダ13を介してワード線WL0~WL7にそれぞれ電気的に接続される。同様に、ワード線ドライバの出力WL_driver_B1~B8は、ワード線WL8~WL15にそれぞれ電気的に接続される。ワード線ドライバの出力WL_driver_Xは、ワード線WL16~WL23に共通に電気的に接続される。ワード線ドライバの出力WL_driver_Yは、ワード線WL24~WL31に共通に電気的に接続される。この状態が、図8に視覚的に示されている。すなわち、ケース51においては、WL0~WL7はワード線ドライバAにより駆動され、WL8~WL15はワード線ドライバBにより駆動され、WL16~WL23はワード線ドライバXにより駆動され、WL24~WL31はワード線ドライバYにより駆動される。ワード線ドライバAは、上記のように8つのワード線ドライバA1~A8を含んでいる。したがって、ワード線ドライバA1~A8によってそれぞれ駆動されるワード線WL0~WL7は、その電位を個別に制御されることが可能である。同様に、ワード線ドライバB1~B8によってそれぞれ駆動されるワード線WL8~WL15は、その電位を個別に制御されることが可能である。したがって、本実施形態を、非選択ワード線同士の間でも相違する電位を印加する技術と組み合わることが可能である。一方、1つのワード線ドライバXによって駆動されるワード線WL16~WL23は、同じ電位に制御される。同様に、1つのワード線ドライバYによって駆動されるワード線WL24~WL31は、同じ電位に制御される。このように、1つのワード線ドライバXまたはYによって駆動されるワード線WLの本数は、1つのワード線ドライバ当たり8本である。すなわち、複数ワード線WLを駆動するワード線ドライバXおよびYは、いずれも、同じ数本例では8のワード線WLを駆動する。同様に、図9に示されるように、信号SWCTL1およびSWCTL2がともに0の場合ケース52の場合、信号CTL_AB1~信号CTL_AB4はそれぞれ0、1、1、0であり、信号CTL_XY1~信号CTL_XY4はそれぞれ1、0、0、1である。この結果、図8に示されるように、WL0~WL7はワード線ドライバXにより駆動され、WL8~WL15はワード線ドライバBにより駆動され、WL16~WL23はワード線ドライバAにより駆動され、WL24~WL31はワード線ドライバYにより駆動される。ケース51の場合と同様に、複数ワード線WLを駆動するワード線ドライバXおよびYは、いずれも、同じ数本例では8のワード線を駆動する。さらに、図9に示されるように、信号SWCTL1およびSWCTL2がそれぞれ1および0の場合ケース53の場合、信号CTL_AB1~信号CTL_AB4はそれぞれ0、0、1、1であり、信号CTL_XY1~信号CTL_XY4はそれぞれ1、1、0、0である。この結果、図8に示されるように、WL0~WL7はワード線ドライバXにより駆動され、WL8~WL15はワード線ドライバYにより駆動され、WL16~WL23はワード線ドライバAにより駆動され、WL24~WL31はワード線ドライバBにより駆動される。複数ワード線WLを駆動するワード線ドライバXおよびYは、いずれも、同じ数本例では8のワード線を駆動する。ここまでの説明でも触れ、また図8からも明らかなように、ケース51~53のいずれであるかによらず、複数ワード線WLを駆動するワード線ドライバXおよびYは、いずれも、同じ数のワード線を駆動する。このため、選択ワード線によらずに、ワード線ドライバXおよびYは、いずれも同じ数のワード線を駆動する。一方、本実施形態とは異なる方法で、複数ワード線が1つのワード線ドライバによって駆動されることも可能性として考えられる。具体的には、例えば、1つのワード線ドライバとそれによって駆動されるワード線との組合せが固定される。この方法を、本例および図8の条件に当てはめると、ワード線WL0~WL15は、共通に駆動される際は常に、あるワード線ドライバαにより駆動される。一方、ワード線WL16~WL31は、別のワード線ドライバβにより駆動される。このような組み合わせであると、ワード線ドライバαおよびβは、選択ワード線に応じて相違する本数のワード線を駆動することになる。具体的には、ワード線ドライバαは、ワード線WL15~WL22が選択される場合は8本のワード線WL0~WL7を駆動し、ワード線WL23~WL31が選択される場合は16本のワード線WL0~WL15を駆動する。ワード線ドライバβについても同様である。この結果、ワード線ドライバに対する負荷容量が変動し、ワード線の充電および放電時間がばらつく。そのような現象があると、半導体記憶装置の各部同士のタイミングは、最も遅い充電および放電のケースに基づいて決定されることになり、速い充電および放電のケースの動作タイミングは、遅いケースのものに制限される。これに対して、本実施形態によれば、複数ワード線を駆動するワード線ドライバは、選択ワード線によらずに同じ本数のワード線を駆動する。なお、ここまでの記述では、実施形態の説明のために、様々な具体例が用いられている。しかしながら、実施形態はこのような具体例に制限されない。例えば、上記の説明は、NANDストリングが32個のメモリセルトランジスタMTを有する例に関し、その例に基づいて、制御信号SWCTL1およびSWCTL2が用いられている。しかしながら、より多くのメモリセルトランジスタを含むNANDストリングに本実施形態を適用することが可能である。そのためには、例えば、複数ワード線を駆動するワード線ドライバの個数を上記の例の2個より多くすることが可能である。それに伴って、制御信号SWCTL1およびSWCTL2に加えて、さらなる制御信号を用いることが可能である。このような複数の制御信号の論理の組合せを適切に選択して、任意の数のメモリセルトランジスタを有するNANDストリングを含む半導体記憶装置が、複数ワード線を駆動するワード線ドライバが選択ワード線によらずに同じ本数のワード線を駆動するように構成されることが可能である。その際、ワード線スイッチユニット15およびワード線コントローラ16は、必要に応じて本明細書に開示の原理に基づいて適切に修正される。また、どの非選択ワード線が共通のワード線ドライバで駆動されるかも上記の例に限られない。例えば、本例では、選択ワード線から7~8本超のワード線だけ離れた非選択ワード線が共通のワード線ドライバで駆動される。この本数は、選択ワード線に隣接するいくつのワード線の電位が細かく制御されるかに依存する。したがって、この制御の相違に基づいて、7~8本と異なる本数であっても構わない。また、個別に電位を制御可能なワード線ドライバとして、ワード線ドライバAおよびBが設けられているが、このような区分は必須ではない。周辺ユニット接続ユニット2特にワード線スイッチユニット15が、各ワード線WLを、複数ワード線WLを駆動する1つワード線ドライバ上記の例ではワード線ドライバXまたはYおよび1つのワード線を駆動する1つのワード線ドライバ上記の例ではワード線ドライバAまたはBの一方に接続可能な構成を有していれば良い。さらに、ワード線ドライバA1~A8が8個であること、およびワード線ドライバB1~B8が8個であることは、NANDストリングが32個のメモリセルトランジスタMTを含むことおよび4種のワード線ドライバA、B、X、およびYの使用に少なくとも一部起因する。すなわち、32本のワード線の駆動が、4種のワード線ドライバA、B、X、およびYによって分担されることから、各ワード線ドライバA、B、X、およびYは8本のワード線を駆動する。そして、ワード線ドライバAは、各ワード線を個別に駆動できる必要があることから、8つのワード線ドライバA1~A8を含んでいる。同様に、ワード線ドライバBは、各ワード線WLを個別に駆動できる必要があることから、8つのワード線ドライバB1~B8を含んでいる。したがって、NANDストリングが32個以外の数のメモリセルトランジスタMTを含む例では、ワード線ドライバAおよびBに含まれるワード線ドライバの個数は8個とは異なり得、実施形態は上記の例に限定されない。同様に、ワード線ドライバXおよびYの各々により共通に駆動されるワード線WLの本数も8本に限定されない。以上説明したように、実施形態に係る半導体記憶装置では、複数ワード線を駆動するワード線ドライバは、選択ワード線によらずに同じ本数のワード線を駆動する。このため、このようなワード線ドライバに対する負荷容量は、選択ワード線によらず一定である。このため、負荷容量のばらつきによるワード線の充電および放電時間のばらつきは生じず、速い動作が可能であるのに遅い動作に制限されることが回避され、全体として高速動作が可能である。その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。