"不揮発性記憶装置をプログラミングする方法であって、一群の接続された不揮発性記憶素子に接続された、選択ワード線と、この選択ワード線に隣接する非選択ワード線と、他の非選択ワード線とを含む一組のワード線の電圧を引き上げるステップと、前記一組のワード線の電圧を引き上げた後、前記選択ワード線をプログラム電圧に更に引き上げるステップと、前記一組のワード線の電圧を引き上げた後、前記選択ワード線を前記プログラム電圧に引き上げる前記ステップと同時に、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに更に引き上げるステップと、を含み、前記プログラム電圧により前記不揮発性記憶素子の少なくとも一つがプログラミングを受ける、方法。前記一群の接続された不揮発性記憶素子に接続された前記一組のワード線の電圧を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線の電圧を第1の電圧に増加させるステップと、前記他の非選択ワード線の電圧を前記第1の電圧に増加させるステップと、を含み、前記選択ワード線に隣接する前記非選択ワード線を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線を前記第1の電圧よりも大きい第2の電圧に引き上げるステップを含む、請求項1に記載の方法。前記選択ワード線に隣接する前記非選択ワード線を引き上げる前記ステップは、プログラミング中のプログラムディスターブを回避するために、前記選択ワード線に隣接する前記非選択ワード線を第2の電圧に引き上げるステップと、その後、前記選択ワード線に隣接する前記非選択ワード線をパス電圧に引き下げるステップと、を含む、請求項1に記載の方法。前記一群の接続された不揮発性素子に接続された前記一組のワード線の電圧を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線を前記プログラム電圧より低い中間電圧に引き上げるステップと、前記選択ワード線に隣接する前記非選択ワード線を前記中間電圧に引き上げる前記ステップと同時に、前記他の非選択ワード線を前記プログラム電圧よりも低いパス電圧に引き上げるステップと、前記選択ワード線に隣接する前記非選択ワード線を前記中間電圧に引き上げる前記ステップと同時に、前記選択ワード線を前記プログラム電圧よりも低いレベルに引き上げるステップと、を含む、請求項1に記載の方法。前記一群の接続された不揮発性素子に接続された前記一組のワード線の電圧を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線を第1の電圧に増加させるステップと、前記他の非選択ワード線の電圧を前記第1の電圧よりも大きい第2の電圧に増加させるステップと、を含み、前記選択ワード線に隣接する前記非選択ワード線の電圧を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線を前記第2の電圧よりも大きい第3の電圧に引き上げるステップを含み、前記方法は更に、前記選択ワード線に隣接する前記非選択ワード線の電圧を前記第2の電圧に引き下げて、プログラミングの間、前記選択ワード線に隣接する前記非選択ワード線を前記第2の電圧に保持するステップを含む、請求項1に記載の方法。前記選択ワード線に隣接する前記非選択ワード線を引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線を第1のレベルに引き上げて保持するステップと、前記選択ワード線に隣接する前記非選択ワード線を前記第1のレベルから第2のレベルに引き上げてこの第2のレベルに保持するステップと、前記選択ワード線に隣接する前記非選択ワード線を前記第2のレベルから第3のレベルに上げてこの第3のレベルに保持するステップと、を含む、請求項1に記載の方法。前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線の電圧を所定の量だけ増加させるステップを含み、この所定の量はワード線の位置の関数である請求項1から6のいずれか一項に記載の方法。前記一組のワード線の電圧を引き上げる前記ステップと、前記選択ワード線を引き上げる前記ステップと、前記選択ワード線に隣接する前記非選択ワード線を引き上げる前記ステップは、一連のサイクルで繰り返され、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる前記ステップは、前記選択ワード線に隣接する前記非選択ワード線の電圧を所定の量だけ引き上げるステップを含み、この所定の量は連続するサイクルにおいて増加し、前記プログラム電圧は連続するサイクルにおいて増加する、請求項1から7のいずれか一項に記載の方法。前記一組のワード線の電圧を引き上げた後、前記選択ワード線を前記プログラム電圧に引き上げる前記ステップと同時に、前記選択ワード線に隣接するワード線の隣の前記非選択ワード線を一又は複数の電圧レベルに引き上げるステップを更に含む、請求項1から8のいずれか一項に記載の方法。複数の不揮発性記憶素子と、これら複数の不揮発性記憶素子に接続されており、プログラミング処理のために、選択ワード線、この選択ワード線に隣接する非選択ワード線、及び他の非選択ワード線を含む、複数のワード線と、前記複数の不揮発性記憶素子に接続された複数のビット線と、前記ワード線及び前記ビット線を介して前記複数の不揮発性記憶素子と連通する一又は複数の管理回路と、を含み、前記一又は複数の管理回路は前記ワード線の電圧を引き上げ、前記ワード線の電圧を引き上げた後に前記一又は複数の管理回路は前記選択ワード線をプログラム電圧に引き上げ、前記ワード線の電圧を引き上げた後に前記一又は複数の管理回路は前記選択ワード線を前記プログラム電圧に引き上げると同時に前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる、不揮発性記憶装置。前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を第1の電圧に引き上げることにより、かつ、前記他の非選択ワード線を前記第1の電圧よりも大きい第2の電圧に引き上げることにより、前記ワード線の電圧を引き上げ、前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記第2の電圧に引き上げることにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる、請求項10に記載の不揮発性記憶装置。前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を第1の電圧に引き上げることにより、かつ、前記他の非選択ワード線を前記第1の電圧に引き上げることにより、前記ワード線の電圧を引き上げ、前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記第1の電圧よりも大きい第2の電圧に引き上げることにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに上げる、請求項10に記載の不揮発性記憶装置。前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を第1の電圧に引き上げて保持することと、前記選択ワード線に隣接する前記非選択ワード線を前記第1のレベルから第2のレベルに引き上げて保持することと、前記選択ワード線に隣接する前記非選択ワード線を前記第2のレベルから第3のレベルに引き上げることとにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げる、請求項10に記載の不揮発性記憶装置。前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を第1の電圧に引き上げることにより、かつ、前記他の非選択ワード線の電圧を前記第1の電圧よりも大きい第2の電圧に引き上げることにより、前記ワード線の電圧を引き上げ、前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記第2の電圧よりも大きい第3の電圧に引き上げることにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げ、前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記第2の電圧に引き下げ、プログラミングの間、前記選択ワード線に隣接する前記非選択ワード線を前記第2の電圧に保持する、請求項10に記載の不揮発性記憶装置。前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線の電圧を所定の量だけ引き上げることによって前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げ、前記所定の量はワード線の位置の関数である、請求項10に記載の不揮発性記憶装置。前記一又は複数の管理回路は、前記選択ワード線に隣接する前記非選択ワード線を前記プログラム電圧より低い中間電圧に引き上げることと、前記選択ワード線に隣接する前記非選択ワード線を前記中間電圧に引き上げるのと同時に前記他の非選択ワード線をパス電圧に引き上げることと、前記選択ワード線に隣接する前記非選択ワード線を前記中間電圧に引き上げるのと同時に前記選択ワード線を前記プログラム電圧より低いレベルに引き上げることとにより、前記ワード線の電圧を引き上げる、請求項10に記載の不揮発性記憶装置。前記一又は複数の管理回路は一連のサイクルにおいて、前記ワード線の電圧を繰り返し引き上げ、前記選択ワード線をプログラム電圧に繰り返し引き上げ、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに繰り返し引き上げ、前記一又は複数の管理回路は、所定の量だけ前記選択ワード線に隣接する前記非選択ワード線を引き上げることにより、前記選択ワード線に隣接する前記非選択ワード線を一又は複数の電圧レベルに引き上げ、前記所定の量は連続するサイクルにおいて増加し、前記プログラム電圧は連続するサイクルにおいて増加する、請求項10から16のいずれか一項に記載の不揮発性記憶装置。前記複数の不揮発性記憶素子はNAND型フラッシュメモリデバイスであり、このNAND型フラッシュメモリデバイスは、選択されたNAND型フラッシュメモリデバイスを含み、前記選択ワード線は前記選択されたNAND型フラッシュメモリデバイスに接続されており、前記選択ワード線を前記プログラム電圧に引き上げることに応じて、前記選択されたNAND型フラッシュメモリデバイスはその閾値電圧を変化させる、請求項10から17のいずれか一項に記載の不揮発性記憶装置。隣接するワード線の同期結合によってより速いプログラミング速度及び/又はより正確なプログラミングを達成することができる、不揮発性記憶装置をプログラミングするための処理を開示する。例えば、選択ワード線例えば、プログラミングのために選択された一又は複数のメモリセルに接続されたワード線及びこれに隣接するワード線のために最適化された波形を使用することができ、これは、まず両ワード線を一又は複数の中間レベルに引き上げ、同時に、選択ワード線及びこれに隣接するワード線を個々の目標レベルに引き上げるものである。本願に開示される技術を実行可能な不揮発性記憶システムの一例は、2つの選択ゲートの間に複数のトランジスタの直列接続を含むNAND構造を用いるフラッシュメモリシステムである。直列に接続されたトランジスタと選択ゲートは、NANDストリングと呼ばれる。図1は、1つのNANDストリングを示す平面図である。図2は、その等価回路である。図1と図2に示すNANDストリングは、ドレイン側選択ゲート120とソース側選択ゲート122の間に挟まれている、直列に接続されている4つのトランジスタ100、102、104及び106を有する。選択ゲート120は、ビットコンタクト126を介してNANDストリングをビット線に接続している。選択ゲート122は、NANDストリングをソース線128に接続している。選択ゲート120は、選択線SGDに適切な電圧を加えることによって制御される。選択ゲート122は、選択線SGSに適切な電圧を加えることによって制御される。トランジスタ100、102、104、及び106の夫々は、制御ゲートとフローティングゲートを有している。例えば、トランジスタ100は、制御ゲート100CGとフローティングゲート100FGを備えている。トランジスタ102は、制御ゲート102CGとフローティングゲート102FGを備えている。トランジスタ104は、制御ゲート104CGとフローティングゲート104FGを備えている。トランジスタ106は、制御ゲート106CGとフローティングゲート106FGを備えている。制御ゲート100CGはワード線WL3に接続されており、制御ゲート102CGはワード線WL2に接続されており、制御ゲート104CGはワード線WL1に接続されており、制御ゲート106CGはワード線WL0に接続されている。図1と図2は、NANDストリング内の4個のメモリセルを示しているが、4個のメモリセルの使用は単に一例として提示されている点に留意されたい。NANDストリングは、4個よりも少ない、或いは、4個よりも多いメモリセルを有していてよい。例えば、NANDストリングによっては8個、16個、32個、64個、128個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するNANDストリングにも限定されない。一実施形態は、66個のメモリセルを備えたNANDストリングを使用する。66個のメモリセルのうち、64個のメモリセルはデータを記憶し、メモリセルの2個はデータを記憶しないためダミーメモリセルとされる。NAND構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのNANDストリングを含んでいる。各NANDストリングは、選択線SGSによって制御されるソース選択ゲートによって共通ソース線に接続されているとともに、選択線SGDによって制御されるドレイン選択ゲートによって関連するビット線に接続されている。各ビット線とそのビット線にビット線コンタクトを介して接続されている夫々のNANDストリングは、メモリセルアレイの列を構成する。ビット線は、複数のNANDストリングによって共有されている。典型的には、ビット線は、ワード線と直交する方向でNANDストリングの頂部を通っており、1のセンスアンプと接続されている。NAND型のフラッシュメモリ及びそれらの動作に関連する例は、以下の米国特許/特許出願に記載されており、それらの引用文献は、その全体が参照により本明細書に組み込まれる。米国特許第5,570,315号、米国特許第5,774,397号、米国特許第6,046,935号、米国特許第6,456,528号、及び、米国特許出願公開第US2003/0002348号。NAND型フラッシュメモリに加えて、他の種類の不揮発性記憶装置もまた用いることができる。例えば、不揮発性装置は、電荷を蓄える誘電体層を用いたメモリセルによって製造されてもよい。前述した導電性のフローティングゲート素子の代わりに、誘電体層が用いられる。誘電体記憶素子を用いたメモリ装置が、NROM:ANovelLocalizedTrapping,2-BitNonvolatileMemoryCell、IEEEElectronDeviceLetters、21巻、11号、2000年11月、543から545ページに、Eitanらによって開示されている。ONO誘電層は、ソース拡散領域とドレイン拡散領域の間のチャンネルを横切って伸びている。あるデータビットの電荷がドレインに近接した誘電層内に局在し、他のデータビットの電荷がドレインに近接した誘電層内に局在する。例えば、米国特許第5,768,192号及び6,011,725号では、2つの酸化シリコン層に挟まれたトラップ用の誘電層を有する不揮発性メモリセルが開示されている。マルチステートのデータ記憶は、誘電層内の空間的に離れた電荷蓄積領域の2値の状態を、別々に読み出すことで行われる。MONOS又はTANOS型の構成あるいはナノ結晶に基づく不揮発性記憶装置も利用できる。他のタイプの不揮発性記憶装置も使用できる。図3は、メモリセル例えば、NAND型マルチステートフラッシュメモリの1ページに対して読み出し及びプログラミングを行う、読み出し/書き込み回路を備える不揮発性記憶デバイス210を示している。メモリデバイス210は、1つ以上のメモリダイ又はチップ212を有していてもよい。メモリダイ212は、メモリセルの2次元又は3次元のアレイ200、制御回路220、及び、読み出し/書き込み回路230Aと230Bを有する。一実施形態では、様々な周辺回路によるメモリアレイ200へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセス線及び回路の密度が半分に低減される。読み出し/書き込み回路230A及び230Bは、複数のセンスブロック300を有しており、それらのセンスブロック300によって1ページのメモリセルを並列に読み出し又はプログラムすることができる。メモリアレイ200は、行デコーダ240Aと240Bを介したワード線と、列デコーダ242Aと242Bを介したビット線によってアドレス指定される。典型的な実施形態では、コントローラ244は、1つ以上のメモリダイ212のような同じメモリデバイス210例えば、取り外し可能なストレージカード又はパッケージ内に含まれる。命令及びデータは、線232を介してホストとコントローラ244の間で転送され、また、線234を介してコントローラと1つ以上のメモリダイ212の間で転送される。制御回路220は、読み出し/書き込み回路230Aと230Bと協調して、メモリアレイ200に対してメモリ動作を実行する。制御回路220は、ステートマシン222、オンチップアドレスデコーダ224、及び電力制御モジュール226を有している。ステートマシン222は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ224は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ240A、240B、242A及び242Bによって用いられるハードウェアアドレスとの間にアドレスインタフェースを提供する。電力制御モジュール226は、メモリ動作中のワード線及びビット線に供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール226は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。制御回路220は、列デコーダ242A及び242Bだけでなく行デコーダ240A及び240Bにアドレス線ADDRを提供する。列デコーダ242A及び242Bは、データI/Oと表示された信号線を介してコントローラ244にデータを提供する。一実施形態において、コントローラ244はメモリチップ212とは異なるダイあるいは集積回路に実装される。いくつかの実施形態では、コントローラ244はホスト及び制御回路220更にはデコーダに接続されている。いくつかの実施形態では、コントローラ244は読み出し/書き込み回路に接続されている。一実施形態において、制御回路220、電力制御回路226、デコーダ回路224、ステートマシン回路222、デコーダ回路242A、デコーダ回路242B、デコーダ回路240A、デコーダ回路240B、読み出し/書き込み回路230A、読み出し/書き込み回路230B、及び/もしくはコントローラ244のうちの1つ又は任意の組み合わせは一又は複数の管理回路と呼ばれ得る。一又は複数の管理回路は本明細書中に記載された処理を行う。図4は、メモリアレイ200の例示的な構成を示す。一実施形態においては、メモリセルのアレイは、メモリセルの多数のブロック例えば、ブロック0~1023、又は別の量のブロックに区分される。フラッシュメモリシステムでは一般的であるが、ブロックは消去の単位である。すなわち、各ブロックは、同時に消去される最小数のメモリセルを含む。他の消去単位も採用してもよい。ブロックは、ビット線たとえば、ビット線BL0~BL69,623及びワード線WL0、WL1、WL2、WL3を介してアクセスされる一組のNANDストリングを含む。図4は、直列接続されることでNANDストリングを構成している4つのメモリセルを示している。各NANDストリングに4つのセルが含まれることが示されているが、4つよりも多いセル又は少ないセルを使用してもよいたとえば、16、32、64、128又は別の数のメモリセルがNANDストリング上にあってもよい。NANDストリングの1つの端子は選択ゲートドレイン線SGDに接続されたドレイン選択ゲートを介して対応するビット線に接続されており、別の端子は選択ゲートソース線SGSに接続されたソース選択ゲートを介してソース線に接続されている。各ブロックは、一般的に、多数のページに区分されている。一実施形態において、ページがプログラミングの単位である。他のプログラミング単位を採用してもよい。一又は複数ページのデータは、一般的に、メモリセルの1つの行に記憶される。例えば、一又は複数ページのデータは、共通ワード線に接続されたメモリセルに記憶されてもよい。ページは、一又は複数のセクターを記憶することができる。セクターは、ユーザーデータ及びオーバーヘッドデータシステムデータとも呼ばれるを含む。ユーザーデータのセクターは、例えば512バイトであり、磁気ディスクドライブのセクターのサイズに対応する。また、種々のサイズのブロック、ページ、及びセクターを採用することができる。さらに、ブロックは69624本、又はこれより多い、又はこれより少ないビット線を有しうる。図5は、センスモジュール480と呼ばれるコア部と、共通部490とに仕切られた個々のセンスブロック300のブロック図である。一実施形態において、各ビット線に対する個別のセンスモジュール480と、一組の複数のセンスモジュール480に対する1つの共通部490とがある。一例においては、センスブロックは1つの共通部490と8つのセンスモジュール480を含む。グループ内のセンスモジュールの各々は、データバス472を介して関連する共通部と通信する。一例が米国特許出願公開第2006/0140007号に開示されており、その全体が参照によって本明細書に組み込まれる。センスモジュール480は、接続されたビット線の伝導電流が所定のレベルより高いか低いかを判断するセンス回路470を有する。一部の実施形態では、センスモジュール480は、一般にセンスアンプと呼ばれる回路を含む。また、センスモジュール480は、接続されたビット線上の電圧状態を設定するために使用されるビット線ラッチ482を含む。たとえば、ビット線ラッチ482にラッチされた所定の状態によって、メモリセルをプログラミングからロックアウトするために、接続されたビット線が、プログラム抑止を指定する状態たとえば、Vddにプルされる。共通部490は、プロセッサ492、一組のデータラッチ494、及び、一組のデータラッチ494とデータバス420の間に接続されているI/Oインターフェース496を備えている。プロセッサ492は計算を実行する。例えば、その機能の1つは、検出されたメモリセルに記憶されるデータを特定し、特定したデータを一組のデータラッチに記憶することである。一組のデータラッチ494は、読出し動作中にプロセッサ492によって特定されたデータビットを記憶するために使用される。また、一組のデータラッチ494は、プログラム動作中にデータバス420からインポートされるデータビットを記憶するために使用される。インポートされたデータビットは、メモリにプログラムすることが意図された書込みデータを表わす。I/Oインターフェース496は、データラッチ494とデータバス420の間のインターフェースを提供する。読出し中又は検出中に、システムの動作は、アドレス指定されたメモリセルに対する種々の制御ゲート電圧の供給を電力制御226を用いて制御するステートマシン222の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧を順次印加するときに、センスモジュール480はこれらの電圧の1つでトリップすることがあり、出力がバス472を介してセンスモジュール480からプロセッサ492に提供される。その時点で、プロセッサ492は、センスモジュールがトリップしたことと入力線493を介したステートマシンからの印加制御ゲート電圧に関する情報とを考慮することによって、結果として得られるメモリ状態を判断する。その後、プロセッサ492は、メモリ状態に関する2進コードを計算し、結果として得られたデータビットをデータラッチ494に記憶する。コア部の別の実施形態においては、ビット線ラッチ482は、2つの役目、すなわち、センスモジュール480の出力をラッチするラッチとしての機能と上記のビット線ラッチとしての機能の両方を果たす。一部の実施例が複数のプロセッサ492を含むことが予想される。一実施形態においては、各プロセッサ492は、出力線の各々がともにワイヤードOR接続されるような出力線図5では図示省略を含む。一部の実施形態においては、出力線はワイヤードOR線に接続される前に反転される。この構成は、ワイヤードOR線を受けるステートマシンがプログラムされているすべてのビットが所望レベルに達したことを判断することができるので、プログラム検証処理中にプログラミング処理が終了したことを素早く判断することができる。例えば、各ビットがその所望レベルに達すると、そのビットに対する論理0がワイヤードOR線に送られる又は、データ1が反転される。すべてのビットがデータ0を出力すると又は、データ1が反転されると、ステートマシンはプログラミング処理を終了すべきことを認識する。各プロセッサが8つのセンスモジュールと通信する実施形態においては、ステートマシンは一部の実施形態においてワイヤードOR線を場合によっては8回読み出す必要があるか、又は、ステートマシンがワイヤードOR線を1回読み出すだけで済むように、関連するビット線の結果を蓄積する論理がプロセッサ492に追加される。データラッチスタック494は、センスモジュールに対応するデータラッチのスタックを含んでいる。一実施形態においては、1つのセンスモジュール480当たり3個の又は、4個、又は別の数のデータラッチがある。一実施形態において、ラッチは各々が1ビットである。プログラム中又は検証中に、プログラムされるべきデータは、データバス420から一組のデータラッチ494に記憶される。検証処理中に、プロセッサ492は所望のメモリ状態に対する検証されるメモリ状態をモニタする。2つの状態が一致していると、プロセッサ492は、ビット線がプログラム抑止を示す状態となるようにビット線ラッチ482を設定する。これによって、ビット線に結合されているメモリセルは、その制御ゲートでプログラミングパルスを受けても、さらにプログラムされることが抑止される。他の実施形態においては、プロセッサは最初にビット線ラッチ482をロードし、検出回路は検証処理中にこれを抑止値に設定する。一部の実施形態においてただし、必須ではないが、データラッチはシフトレジスタとして実現され、これによって、シフトレジスタに記憶された並列データがデータバス420用のシリアルデータに変換され、かつ、この逆の変換が行われる。好ましい一実施形態においては、メモリセルの読出し/書込みブロックに対応するすべてのデータラッチは一緒にリンクされてブロックシフトレジスタを形成する場合があり、これによって、データのブロックがシリアル転送によって入力又は出力されるようになる。特に、読出し/書込みモジュールのバンクは、データラッチのセットの各々が読出し/書込みブロック全体に対してシフトレジスタの一部であるかのように順次データをデータバス内に、又は、データバスからシフトするように調整される。検出動作及びセンスアンプに関するさらなる情報は、12004年3月25日に公開されたNon-VolatileMemoryAndMethodWithReducedSourceLineBiasErrorsと題する米国特許出願公開第2004/0057287号、22004年6月10日に公開されたNon-VolatileMemoryAndMethodwithImprovedSensingと題する米国特許出願公開第2004/0109357号、3米国特許出願公開第2005/0169082号、42005年4月5日に出願された発明者JianChenによるCompensatingforCouplingDuringReadOperationsofNon-VolatileMemoryと題する米国特許出願公開第2006/0221692号、及び52005年12月28日に出願された発明者SiuLungChan及びRaul-AdrianCerneaによるReferenceSenseAmplifierForNon-VolatileMemoryと題する米国特許出願公開第2006/0158947号に開示されている。ここに掲げた5つの特許文献はすべて、その全体が参照によって本明細書に組み込まれる。成功したプログラミング処理検証を伴うの終わりには、メモリセルの閾値電圧は適宜、プログラムされたメモリセルのための一又は複数の閾値分布内にあるか、消去されたメモリセルのための閾値分布内にあるべきである。図6は、各メモリセルが2ビットのデータを記憶する際のメモリセルアレイのための閾値電圧分布データ状態に対応するの例を示している。しかしながら、他の実施形態では各メモリセルにつき2ビットのデータよりも多くても少なくてもよい例えば、各メモリセルにつき3ビット、4ビットあるいはそれ以上。本明細書において記載した技術は各メモリセルにおいて特定のビット数に限定されない。図6は、消去されたメモリセルのための第1の閾値電圧分布Eを示している。プログラムされたメモリセルのための3つの閾値電圧分布A、B及びCも表されている。一実施形態において、E分布における閾値電圧は負であり、A、B及びC分布における閾値電圧は正である。図6のそれぞれ異なる閾値電圧分布は、一組のデータビットのために予め決められた値に対応している。メモリセルにプログラムされたデータと、メモリセルの閾値電圧レベルとの間の具体的な関係は、メモリセルのために採用されたデータ符号化方式に依存する。例えば、米国特許第6,222,762号及び米国特許出願公開第2004/0255090号参照によりその全体が本明細書に組み込まれるは、マルチステートフラッシュメモリセルのための様々なデータ符号化方式を記載している。一実施形態においては、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に1つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。一例では、11が閾値電圧範囲E状態Eに割り当てられ、10が閾値電圧範囲A状態Aに、00が閾値電圧範囲B状態Bに、01が閾値電圧範囲C状態Cに割り当てられる。しかしながら、他の実施形態においてはグレイコードは用いられない。図6は4つの状態を示しているが、本発明はこれら以外の複数の状態4つの状態よりも多い又は少ない状態の構成を含むことができる。図6は、メモリセルからデータを読み出すための、3つの読み出し基準電圧読み出し比較レベル若しくは読み出し比較値とも呼ばれるであるVra,Vrb及びVrcを示している。所定のメモリセルの閾値電圧がVra,Vrb及びVrcよりも高いか低いかをテストすることによって、このシステムはメモリセルがどの状態にあるかを判定することができる。例えば、メモリセルがVraよりも低い閾値電圧を有する場合、これは状態Eにあると推定される。メモリセルがVrbより低くかつVraより高い閾値電圧を有する場合、これは状態Aにあると推定される。メモリセルがVrcより低くかつVrbより高い閾値電圧を有する場合、これは状態Bにあると推定される。メモリセルがVrcより高い閾値電圧を有する場合、これは状態Cにあると推定される。図6は、3つの検証基準電圧検証比較値若しくは検証比較レベルとも呼ばれるであるVva,Vvb及びVvcも示している。メモリセルを状態Aにプログラミングする際、このシステムは、このメモリセルがVvaよりも高いあるいは同等の閾値電圧を有するかをテストする。メモリセルを状態Bにプログラミングする際、このシステムは、これらのメモリセルがVvbよりも高いあるいは同等の閾値電圧を有するかをテストする。メモリセルを状態Cにプログラミングする際、このシステムは、これらのメモリセルがVvcよりも高いあるいは同等の閾値電圧を有するかをテストする。一実施形態において、フルシーケンスプログラミングとして知られるように、メモリセルは消去状態Eからプログラムされた状態プログラム状態A、B又はCのいずれかに直接プログラムすることができる。例えば、プログラムされるべき一群のメモリセルは、この全てのメモリセルが消去状態Eになるようにまず消去される。次に、メモリセルを状態A,B又はCに直接プログラムするためにプログラミング処理が用いられる。いくつかのメモリセルが状態Eから状態Aにプログラムされる間、他のメモリセルは状態Eから状態Bへ、及び/又は状態Eから状態Cへプログラムされる。図7は、2つの異なるページ下位ページ及び上位ページのデータを記憶するマルチステートメモリセルをプログラムする二段階の技術の一例を示している。4つの状態、すなわち状態E11、状態A10、状態B00及び状態C01が表されている。状態Eでは、両方のページが1を記憶している。状態Aでは、下位ページが0を記憶し、上位ページが1を記憶している。状態Bでは、両方のページが0を記憶している。状態Cでは、下位ページが1を記憶し、上位ページが0を記憶している。特定のビットパターンを各状態に割り当てたが、異なるビットパターンを割り当てることも可能である。第1プログラミング段階において、メモリセルの閾値電圧レベルは、下位論理ページにプログラムされるべきビットに応じて設定される。このビットが論理1である場合、閾値電圧は変化せず、なぜなら各メモリセルは先に消去された結果、適切な状態にあるからである。しかしながら、プログラムされるべきビットが論理0である場合、セルの閾値レベルは状態Aに増加される矢504で示される。これで第1プログラミング段階が完了する。第2プログラミング段階において、メモリセルの閾値電圧は上位論理ページにプログラムされるビットに応じて設定される。上位論理ページビットが論理1を記憶すべきである場合、プログラミングは生じず、なぜなら、下位ページのビットのプログラミングに依ってメモリセルは状態E又はAのいずれかにあるからである両方とも上位ページのビットは1である。上位ページのビットが論理0となるべきである場合、閾値電圧はシフトする。第1段階でメモリセルが消去状態Eのままである場合、第2段階において閾値電圧を状態Cに上げるようにメモリセルがプログラムされる矢502によって表される。第1プログラミング段階の結果、メモリセルが状態Aにプログラムされた場合には、閾値電圧を状態Bに上げるようにメモリセルは第2段階において更にプログラムされる矢506によって表される。第2段階の結果は、下位ページのデータを変更することなしに上位ページの論理0を記憶するように指定された状態にメモリセルをプログラムすることである。一実施形態において、ページ全体を埋めるのに十分なデータが書き込まれる場合には、フルシーケンス書き込みを行うようにシステムを設定することができる。ページ全体に対して十分なデータが書き込まれない場合には、プログラミング処理は、受信したデータで下位ページをプログラムすることができる。後続するデータが受信されると、このシステムは今度は上位ページをプログラムする。更に別の実施形態において、このシステムは下位ページをプログラムするモードにおいて書き込みを始めることができ、一のワード線全体又はその大部分のメモリセルを満たすのに十分なデータが続いて受信される場合に、フルシーケンスプログラミングモードに移行する。係る実施形態についての更なる詳細が米国特許出願第2006/0126390号に開示されている参照によりその全体を本明細に組み込まれる。図8A~Cは不揮発性メモリをプログラミングするための別の多段階プログラミング処理を記載している。図8A~Cの処理は、どの特定のメモリセルについても、以前のページのために隣接するメモリセルに書き込みをした後に、特定のページに関して特定のメモリセルに書き込むことによって、フローティングゲート間結合floatinggatetofloatinggatecouplingを減少させる。図8A~Cで教示される処理の実施の一例において、不揮発性メモリセルは、4つのデータ状態を用いてメモリセルごとに2ビットのデータを記憶する。例えば、状態Eは消去状態であり、状態A、B及びCはプログラム状態であると仮定する。図9は、状態と、記憶されたデータとの間の関係の一例を示している。状態Eはデータ11を記憶している。状態Aはデータ01を記憶している。状態Bはデータ00を記憶している。状態Cはデータ10を記憶している。これはグレイコードの一例である。物理的なデータ状態へのデータの他の符号化エンコーディングも使用することができる。各メモリセルは2ページのデータを記憶する。参照として、これらのデータのページは上位ページ及び下位ページと呼ばれるしかしながら他の表示もなされ得る。図8A~Cの処理における状態Aに関し、上位ページはデータ0を記憶し、下位ページはデータ1を記憶する。状態Bに関し、両方のページがデータ0を記憶する。状態Cに関し、下位ページはデータ0を記憶し、上位ページはデータ1を記憶する。図8A~Cのプログラミング処理は二段階プログラミング処理である。しかしながら、図8A~Cの処理は三段階処理や四段階処理などを実施するためにも使用することができる。第1段階において、下位ページがプログラムされる。下位ページがデータ1を維持すべき場合、メモリセルは状態Eを維持する。下位データが0にプログラムされるべきである場合、メモリセルの閾値電圧は、このメモリセルが状態B’にプログラムされるように引き上げられる。図8Aは状態Eから状態B’までのメモリセルのプログラミングを示している。図8Aに表される状態B’は暫定状態Bである。よって、検証点はVvbよりも低いVvb’として表される。一実施形態において、一のメモリセルが状態Eから状態B’にプログラムされた後、そのNANDストリングにおいてこれに隣接するワード線WLn1上のメモリセルがその下位ページに対してプログラムされる。隣接するメモリセルをプログラミングした後、フローティングゲート間結合効果によって先にプログラムされたメモリセルの見かけの閾値電圧が上がり得る。これは、状態B’の閾値電圧分布を図8Bの閾値電圧分布520で表されるものに拡張する効果がある。閾値電圧分布のこの見かけの拡張は上位ページをプログラムする際に矯正される。図8Cは上位ページをプログラミングする処理を表している。メモリセルが消去状態Eにあり上位ページが1を維持すべきである場合、メモリセルは状態Eを維持する。メモリセルが状態Eにありその上位ページデータが0にプログラムされるべきである場合、このメモリセルの閾値電圧はメモリセルが状態Aとなるように引き上げられる。メモリセルが中間閾値電圧分布520にあって、上位ページのデータが1を維持すべきである場合、このメモリセルは最終状態Cにプログラムされる。メモリセルが中間閾値電圧分布520にあって、上位ページデータが0を維持すべきである場合、このメモリセルは状態Bにプログラムされる。図8A~Cに表される処理は、フローティングゲート間結合効果を減少させ、なぜなら、隣接するメモリセルの上位ページのプログラミングのみが所定のメモリセルの見かけの閾値電圧に影響するからである。図8A~Cは4つのデータ状態及び2ページのデータに関する例を挙げているが、図8A~Cに教示されるコンセプトは、4つの状態よりも多い若しくは少ない状態並びに2ページではないページ数を伴う他の実施形態にも適用可能である。図8A~Cのプログラミング処理についての更なる詳細は米国特許第7,196,928号に記載されている参照により本明細書に組み込まれる。図10は、図3のシステム又はその他のシステムなど、不揮発性メモリを動作させる処理の一実施形態を記述するフローチャートである。ステップ600では、データをプログラムする要求が受信される。要求は、ホストか別の装置かコントローラからなされ得る。要求はコントローラ、制御回路、ステートマシン、又は他の装置にて受信され得る。要求に応じて、コントローラは、ステップ602において、データを記憶するために使用するフラッシュメモリセルのブロックを決定する。データは、ステップ604において、本明細書に記述するプログラミング処理又は他のプログラミング処理のいずれかを用いて、決定されたブロックにプログラムされる。プログラムされたデータは、ステップ606において、1回又は複数回読み出される。ステップ604と606の間に点線があるが、これは、これらのステップの間に経過する時間が予測不可能であるためであり、ステップ606は、ステップ604に応答して実施されるものではない。ステップ606は、データの読出し要求やその他の事象に応答して実施される。図11は、ブロック内のメモリセルをプログラムするプログラミング処理を記述するフローチャートである。図11の処理は、図10のステップ604の一実施形態である。図11のステップ632では、メモリセルがプログラミングに先立ってブロックやその他の単位で消去される。メモリセルは、p型ウェルを十分な期間にわたって消去電圧たとえば、20Vに上昇させ、ソース線及びビット線をフローティング状態とするとともに、選択されたブロックのワード線を接地することによって消去される。よって、強力な電場が、選択されたメモリセルのトンネル酸化物層に印加され、典型的にはファウラーノルドハイムトンネリング機構によってフローティングゲートの電子が基板側に放出されることによって選択されたメモリセルが消去される。電子がフローティングゲートからp型ウェル領域に移動するので、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、個々のブロック、又は、別のメモリセル単位で実行されうる。消去するための他の技術も使用され得る。図11のステップ634では、消去されたメモリセルの閾値電圧分布を狭めるためにソフトプログラミングが実施される。一部のメモリセルは、消去処理の結果として必要以上に深く消去された状態にある可能性がある。ソフトプログラミング処理では、深く消去されたメモリセルの閾値電圧を消去された状態の有効範囲におけるより高い閾値電圧に移動するためにプログラミングパルスを印加することができる。ステップ636において、ブロックのメモリセルが本明細書に記述されるようにプログラムされる。図11の処理は、上記の様々な回路を用いてステートマシン、コントローラ又はステートマシンとコントローラを組み合わせたものの指示で行うことができる。例えば、コントローラはデータをプログラムするためにコマンド及びデータをステートマシンに出し得る。それに応じて、ステートマシンはプログラミング処理を行うために上記の回路を作動し得る。図12は、共通するワード線に接続された一又は複数のメモリセルにプログラミングを行うための処理の一実施形態を記載するフローチャートである。メモリセルの1ブロックをプログラミングする際に、図12の処理はこのブロックの各ワード線に対して一又は複数回行われる。図12の処理は図11のステップ636の間に一又は複数回行われ得る。例えば、図12の処理は、メモリセルを状態Eから状態A、B又はCのいずれかに直接プログラムするのに使用することができる例えばフルシーケンスプログラミング。あるいは、図12の処理は図7若しくは図8A~Cの処理又は他のプログラミング方式の処理の複数の段階のうちの一段階又は各段階を行うために使用され得る。例えば、図8A~Cの処理を行う際、メモリセルのいくつかを状態Eから状態B’にプログラミングすることを含む第1段階を実行するために図12の処理が使用される。図12の処理は、メモリセルのいくつかを状態Eから状態Aに、かつ状態B’から状態B及びCにプログラミングすることを含む第2段階を実行するために再び使用され得る。典型的には、プログラム処理中に制御ゲートに印加されるプログラム電圧は、一連のプログラムパルスとして印加される。プログラミングパルス間には、検証を行うための一組の一又は複数の検証パルスがある。多くの実施形態において、プログラムパルスの強度は各連続パルスに伴い、予め決められた1ステップサイズだけ増加される。図12のステップ770において、プログラミング電圧Vpgmは開始強度例えば~12Vから16V又は他の適当なレベルに初期化され、ステートマシン222によって保持されるプログラムカウンタPCは1に初期化される。ステップ772において、プログラム信号Vpgmのプログラムパルスは選択ワード線プログラミングのために選択されたワード線に印加される。一実施形態において、プログラミング中の一群のメモリセルは全て同じワード線選択ワード線に接続されている。非選択ワード線は、プログラムディスターブを回避するために公知のブースティング方式を行うため一又は複数のブースティング電圧例えば~9ボルトを受ける。本明細書において記載される技術において使用することができる多くの異なるブースティング方式がある。非選択ワード線にブースティング電圧を印加するために、ステップ772は隣接する非選択ワード線の電圧にステップを付けることを含む。すなわち、選択ワード線の隣の非選択ワード線は、まず一又は複数の中間電圧に引き上げられ、次にそれらの一又は複数のブースティング電圧に引き上げられる。プログラム電圧も中間電圧にまず上げられ、次に隣接する非選択ワード線と同時に目標プログラム電圧に引き上げられる。更なる詳細は図13~17に関して説明される。一実施形態において、あるメモリセルがプログラムされるべきである場合、これに対応するビット線は接地される。一方、このメモリセルがその現在の閾値電圧を維持すべきである場合、これに対応するビット線はプログラミングを防ぐためにVddに接続される。ステップ772において、選択ワード線に接続されたプログラムされるべきメモリセルの全てが同時にプログラムされるように、プログラムパルスがこの選択ワード線に接続された全てのメモリセルに印加される。すなわち、それらは同時にあるいは重複する時間の間にプログラムされる。このようにして、選択ワード線に接続されたメモリセルの全ては、プログラミングからロックアウトされていない限り、それらの閾値電圧変化を同時に有することになる。ステップ774において、しかるべきメモリセルは、一又は複数の検証動作を行うためにしかるべき一組の目標レベルを使用して検証される。各メモリセルはその目標に到達したことを検証された場合、更なるプログラミングからロックアウトされる。更なるプログラミングからメモリセルをロックアウトするための一実施形態は、対応するビット線電圧を例えばVddに引き上げることである。ステップ776において、全てのメモリセルが目標閾値電圧に到達したか否かが決定される。到達している場合には、全ての選択メモリセルがプログラムされているとともに目標状態が検証されているため、プログラム処理が完了し成功している。ステップ778において合格ステータスが通知される。ステップ776において、全てのメモリセルが目標閾値電圧に到達していないと判断された場合、プログラム処理はステップ780へ進む。ステップ780において、このシステムは、まだ各自の目標閾値電圧分布に到達していないメモリセルの数をカウントする。すなわち、システムは、検証処理に不合格となったセルの数をカウントする。このカウントするステップは、ステートマシン、コントローラ、又は他のロジックによって行うことができる。一実施態様では、センスブロック300の各々図3参照は、各セルの状態合格/不合格を記憶することができる。これらの値は、デジタルカウンタを用いてカウントすることができる。前述した通り、複数のセンスブロックの多くは、共にワイヤードOR配線論理和接続された出力信号を有している。従って、1本のラインをチェックすることで、セルの大きなグループの何れのセルも検証に不合格になっていないことを判明させることができる。一緒にワイヤードOR接続される複数のラインを適切に編成することによって例えば、2分木binarytreeのような構造、不合格となったセルの数を測定するために二分探索方法binarysearchmethodを用いることができる。このようにして、少数のセルが不合格になった場合には、カウントするステップは迅速に完了する。多数のセルが不合格になった場合には、カウントするステップには長時間かかる。更なる情報は、参照することにより本明細書に組み込まれる、米国特許公報2008/0126676号に記載されている。他の方法として、センスアンプの各々が、関連するセルが不合格になった場合にアナログ電圧又は電流を出力することができる。そして、アナログ電圧又は電流の加算回路を、不合格となったセルの数をカウントするために用いることができる。一実施形態では、直近の検証ステップで不合格となり、現在プログラムされるメモリセルの総数を反映する、1つのカウント総計値が存在する。他の実施形態では、データ状態の各々について、別個のカウント値が保持される。ステップ782では、ステップ780からのカウントが、予め定められた限界値以下であるか否かが判断される。一実施形態では、予め定められた限界値は、メモリセルのページに対する読み出し処理の間にECCによって訂正された、ビットの数である。不合格セルの数が予め定められた限界値以下である場合には、プログラミング処理を終了することができ、ステップ778で合格の状態が通知される。この状況では、読み出し処理においてECCを用いて、完全にプログラムされていない残りの僅かなメモリセルを訂正することができるように、十分な数のメモリセルが正常にプログラムされている。ステップ780が各セクター、各目標データ状態又は他のユニットにおいて不合格のセルの数を計測し、ステップ782においてそれらの計測値が個々に又は集合して閾値と比較される実施形態もある。他の実施形態では、予め定められた限界値は、将来のエラーを許容するために、読み出し処理の間にECCによって訂正できるビットの数よりも小さくできる。1ページの全てのメモリセルよりも少ないメモリセルにプログラミングする場合、又は、1つのデータ状態又は全ての状態よりも少ない状態に対してカウントを比較する場合、予め定められた限界値は、メモリセルのページに対する読み出し処理の間にECCによって訂正できるビットの数の一部比例配分pro-rata又は非比例配分notpro-rataにすることができる。一部の実施形態では、限界値は予め定められない。代わりに、ページに対して既にカウントされた誤りの数、プログラム-消去サイクルの実行数、温度、又は他の基準に基づいて、限界値は変化する。不合格のセルの数が予め定められた限界値よりも少なくない場合には、プログラミング処理はステップ784へ進み、プログラムカウンタPCがプログラム限度値PLに対してチェックされる。プログラム限度値の一例は20である。しかしながら、これ以外の値の使用も可能である。プログラムカウンタPCがプログラム限度値PLよりも小さくない場合には、プログラム処理は失敗したと見なされ、ステップ788において不合格の状態が通知される。プログラムカウンタPCがプログラム限度値PLよりも小さい場合には、処理はステップ786へ進む。ステップ786において、プログラムカウンタPCが1増加され、プログラム電圧Vpgmが次の大きさに増大される。例えば、次のパルスは、前のパルスよりも1ステップサイズ例えば、0.1-0.4ボルトのステップサイズだけ大きくても良い。ステップ786の後、処理はステップ772へ戻り、別のプログラムパルスが選択ワード線に印加される。検証動作例えばステップ774及び読み出し動作の間、選択ワード線はあるレベルにある電圧が印加され、このレベルは、関係するメモリセルの閾値電圧が係るレベルに到達したか否かを判定するために、各読み出し動作のために特定されるレベル例えば、Vra,Vrb,及びVrc又は検証動作のために特定されるレベル例えば、Vva,Vvb,及びVvcである。ワード線に電圧を印加した後に、メモリセルの伝導電流は、このメモリセルがワード線に印加された電圧に応じてオンになったか否かを判定するために測定される。この測定によって伝導電流が所定の値よりも大きいと評価された場合、メモリセルがオンになっており、かつワード線に印加された電圧がメモリセルの閾値電圧よりも大きいとみなされる。伝導電流がこの所定の値よりも大きいと評価されなかった場合、メモリセルがオンになっておらず、かつワード線に印加された電圧がメモリセルの閾値電圧よりも小さいとみなされる。読み出し動作又は検証動作の間にメモリセルの伝導電流を測定する方法は数多くある。一例において、メモリセルの伝導電流は、センスアンプにおいて専用のコンデンサを充電又は放電する速度によって測定される。別の実施例において、選択メモリセルの伝導電流によって、このメモリセルを含むNANDストリングがこれに対応するビット線を放電する。ビット線の電圧は、放電されたか否かを見るために所定の時間の経過後に測定される。本明細書において記載された技術は、検証読み出しの技術分野において公知である異なる方法によって使用され得る。検証読み出しについての更なる情報は次の特許文献において記載されている参照によりその全体を本明細書に組み込む。1米国特許出願公開第US2004/0057287号、2米国特許出願公開第2004/0109357号、3米国特許出願第2005/0169082号、4米国特許出願公開第2006/0221692号。上記に記載の消去、読み出し、及び検証動作は、公知の技術によって行われる。よって、説明した詳細の多くは当業者によって変更可能である。他の公知の消去、読み出し、検証技術も使用することができる。図13は、図12に表された処理のステップ772の間の様々な信号の挙動を表すタイミング図である。すなわち、このタイミング図は、選択ワード線へのプログラミングパルスの印加と、非選択ワード線へのブースティング電圧の印加を示している。図13は8つの信号を示している。すなわち、BL_sel,BL_unsel,SGD,WLn,WLn1/WLn-1,WL_unsel,SGS及びソースである。上述のように、図12のプログラミング処理は特定の一のワード線に沿うメモリセルをプログラムするために使用される。任意のプログラミング処理において、選択ワード線に接続されたメモリセルのいくつかがプログラミングのために選択され、選択ワード線に接続されたメモリセルのいくつかはプログラミングのために選択されないということが考えられる。信号BL_selは、プログラミングのために選択されたメモリセルのビット線の電圧である。信号BL_unselは、プログラミングのために選択されていないメモリセルのためのビット線電圧である。SGDはドレイン側の選択ゲート信号である。SGSは、ソース側の選択ゲート信号である。WLnは、プログラミングのために選択されたワード線の電圧である。WLn1/WLn-1は、WLnに隣接する2つのワード線である。すなわち、WLn1は、WLnの一方に隣接しており、WLn1はWLnの他方に隣接している。例えば、プログラミングのために選択されたワード線がワード線WL2である場合、隣接するワード線はWL1及びWL3である。信号WL_unselは、隣接するワード線以外の、プログラムのために選択されていない他のワード線である。ソースは共通するソース線である図4を参照。図13の処理は、全ての表示された信号がゼロボルトで開始される。時間t1において、BL_selはVDD例えば3~5ボルトに引き上げられ、BL_unselはVssゼロボルトを維持し、SGDはVDDに引き上げられ、SGSはVssを維持し、ソース線はVDDに引き上げられる。更に、t1において、全てのワード線の電圧は一又は複数の異なるレベルに引き上げられる。図13の実施形態において、WLnはVpass例えば約9ボルトしかしながら他の値を使用することもできるに引き上げられ、隣接するワード線WLn1/WLn-1はVint典型的にはVpassよりも低い中間電圧に引き上げられ、他の非選択ワード線WL_unselはVpassに引き上げられる。一実施形態において、Vintはある定数以下、Δと称するだけVpassよりも低い。一例では、Δは2ボルトである。t1にて様々なワード線電圧を引き上げた後、これらの電圧は上記の個々のレベルにて一定の時間、保持される。上記のように、図12のプログラミング処理の各サイクルにおいて、Vpgmの強度は増加する。いくつかの実施形態では、Vpassはプログラミング処理全体を通して一定のままである。他の実施形態において、VpassはVpgmが増加するごとに増加する。いくつかの実施形態では、Δは、プログラミング処理を構成する複数のサイクルの各サイクルにおいてVpassが増加するときはVintも増加するように一定のままである。他の実施形態において、Vintは、プログラミング処理を構成する複数のサイクルの各サイクルにおいてVpassが増加するときも一定のままである。時間t2において、選択ワード線WLnはVpassからVpgmに引き上げられる。t2においても、隣接するワード線WLn1/WLn-1はVintからVpassに電圧を引き上げられる。一実施形態において、WLn1/WLn-1は、WLnの電圧の引き上げに伴って同時に引き上げられる。同時という用語の使用は、隣接するワード線の電圧の引き上げが選択ワード線の電圧の引き上げと時間的に重複することを意味する。しかしながら、隣接するワード線の電圧の引き上げは、選択ワード線の電圧の引き上げとは異なる時間で始まっても終わってもよい。プログラムパルスの印加はt2とt3の間にある。時間t3において、信号BL_sel,SGD,WLn,WLn1/WLn-1,WL_unsel及びソースはゼロボルトに引き下げられる。t2において隣接するワード線WLn1/WLn-1の立ち上がりエッジ遷移のために、これらの隣接するワード線はWLnに容量結合を与え、結果としてWLnへの容量ブーストとなる。この容量ブーストによって、WLnはより迅速にその目標電圧に到達することができる。従って、ワード線においてワード線ドライバとは反対側のメモリセルはより迅速に上昇する。隣接するワード線が許容可能なパス電圧Vpassに引き上げられるため、プログラムディスターブのインパクトは最小限となる。更に、選択ワード線が時間t1においてVintではなくVpassに引き上げられるので、選択ワード線は目標Vpgmにより迅速に到達する。一実施形態において、隣接するワード線のためのワード線ドライバはブロックの側部に交互に配置される。例えば、全ての偶数のワード線は左側に配置されたワード線ドライバを有し、全ての奇数のワード線は右側に配置されたワード線ドライバを有する。このことは、上述の容量結合の効果を高める。隣接するワード線の容量結合を用いる上記実施形態により、より速いプログラミングが可能になる。例えば、プログラムパルスの幅は、自然なVt分布を増加させることなく短くすることができる。いくつかの実施形態では、全てのワード線ドライバはメモリアレイの同じ側部にある。隣接するワード線WLn1及びWLn-1が同じ中間電圧ではなく異なる中間電圧にされることは可能であり、また、時間t2にて異なるVpass電圧にされることも可能であることに留意されたい。同様に、他の非選択ワード線WL_unselは同じVpassに引き上げられなくてもよい。これらのワード線のそれぞれを異なるVpassに引き上げることもできる。上記説明において、一組の隣接するワード線は、選択ワード線の各側部に各1本が隣接するワード線を含む。別の実施形態において、一組の隣接するワード線は、信号WLn1/WLn-1がWLn1,WLn2,WLn-1及びWLn-2に与えられるように選択ワード線の両側にそれぞれ2以上のワード線を含むことができる。一組の隣接するワード線は、選択ワード線の両側にそれぞれ3つ以上あってもよい。選択ワード線WLnにプログラム電圧を印加することで、一又は複数の選択メモリセルがプログラミングされる。同様に、様々なブースティング信号例えばVpassの使用は、プログラムディスターブを減少させ、よってプログラミングを支援するように働く。図14は、図12に表された処理のうちステップ772の別の実施形態を実施する間の様々な信号の挙動を表すタイミング図である。すなわち、図14のタイミング図は、選択ワード線にプログラミングパルスを印加し、非選択ワード線にブースティング電圧を印加する別の実施形態である。信号BL_sel,BL_unsel,SGD,SGS及びソースは図13と同様に挙動する。図14の実施形態において、選択ワード線WLn、隣接するワード線WLn1/WLn-1、及び他の非選択ワード線WL_unselは全て時間t1にてVpassLに引き上げられる。他の非選択ワード線WL_unselは時間t3までVpassLに維持される。時間t2において、選択ワード線WLnはその特定のサイクルのためにVpgmに引き上げられ、隣接するワード線WLn1/WLn-1はVpassHに引き上げられる。VpassHは図13のVpassに類似し、VpassLは図13のVintに類似する。図14の処理と図13の処理との違いは、図13では他の非選択ワード線WL_unselが時間t1にてより高いパス電圧に引き上げられることである。図14の実施形態において、他の非選択ワード線はより低いパス電圧VpassLに引き上げられ、プログラミングパルスの間、そこで維持される。図14の環境の利点の一つは、他の非選択ワード線は使用電力が少ないことである。図15は、図12に表された処理のうちステップ772の別の実施形態を実施する間の様々な信号の挙動を表すタイミング図である。すなわち、図15のタイミング図は別の実施形態を実施する間の選択ワード線へのプログラミングパルスの印加及び非選択ワード線へのブースティング電圧の印加を示している。信号BL_sel,BL_unsel,SGD,SGS,ソース,WLn及びWL_unselは図13と同じ挙動である。図15と図13との相違は、隣接するワード線WLn1/WLn-1の挙動である。図15において、隣接するワード線は、複数のステップにおいてVintからVpassに引き上げられ、この電圧は各ステップにおいて一定の時間保持される。例えば、時間t1において、隣接するワード線WLn1/WLn-1はゼロボルトからVint1に引き上げられる第1中間電圧。時間t2において、隣接するワード線の電圧をVint2第2中間電圧にまず引き上げ、この電圧を一定の時間Vint2に保持し、次にこの電圧をVint3第3中間電圧に引き上げ、電圧を一定の時間Vint3に保持し、最後にこの電圧をVpassに引き上げることによって、隣接するワード線をVint1からVpassに引き上げる。図15は隣接するワード線WLn1/WLn-1のための3つの中間電圧を示しているが、4つ以上又は2つ以下の中間電圧が使用されてもよい。一実施形態において、Vint1とVpassとの差は約2ボルトであって、Vint2及びVint3はVint1とVpassとの間に等しく間隔があけられている。図16は、図12に表された処理のうちステップ772の別の実施形態を実施する間の様々な信号の挙動を表すタイミング図である。すなわち、図16のタイミング図は、別の実施形態における選択ワード線へのプログラミングパルスの印加及び非選択ワード線へのブースティング電圧の印加を示している。信号BL_sel,BL_unsel,SGD,WL_unsel,SGS,及びソースは図13と同じ挙動である。図16と図13との相違は、時間t2において、選択ワード線WLn及び隣接するワード線WLn1/WLn-1が図13よりも徐々に目標電圧それぞれ、VpgmとVpassに引き上げられることである。図17は、図12に表された処理のうちステップ772の別の実施形態の実施の間の様々な信号の挙動を表すタイミング図である。すなわち、このタイミング図は、別の実施形態における選択ワード線へのプログラミングパルスの印加及び非選択ワード線へのブースティング電圧の印加を示している。信号BL_sel,BL_unsel,SGD,WLn,WL_unsel,SGS,及びソースは図13と同じ挙動である。図17と図13との相違は、時間t2において、隣接するワード線WLn1/WLn-1がVpassよりも高い電圧に引き上げられることである。例えば、図17は、WLn1/WLn-1が時間t2の少し後にVpass_Peakに引き上げられることを示している。Vpass_Peakに到達した後、隣接するワード線はVpassに引き下げられる。時間t3にて全ての信号がゼロボルトに引き下げられる。図18は、共通するワード線に接続された複数のメモリセルのプログラミングを行うための処理の一実施形態を記載するフローチャートである。図18の処理は図11のステップ636の間に一又は複数回行われ得る。図18の処理は図12の処理に類似している。図12の処理と図18の処理に共通するステップは同じ参照符号を有している。これらの2つの処理の相違は、図18の処理はステップ800及び802を含むことを含む。図18の実施形態は二組の特徴を有する。一組の特徴は、プログラミングパラメータがどのワード線がプログラミングされるかに基づいて変化することを含む。例えば、ステップ800ステップ770よりも前は、どのワード線がプログラムされるかに基づいて様々なプログラミングパラメータを設定することを含む。上述のように、図18のプログラミング処理は、共通するワード線に接続された複数のメモリセルをプログラムするのに使用される。図18のプログラミング処理は一のブロックに対して複数回行われ、これには各ワード線に対して一又は複数回行われることが含まれる。どのワード線がプログラムされるかに依って、様々なプログラミングパラメータが変更され得る。変更され得るプログラミングパラメータの一例はVintとVpassの間のΔである。いくつかの実施形態では、NANDストリングの末端部近くではワード線間により多くのスペースがあり、一方、NANDストリングの中間部ではワード線は互いにより密接している。ワード線間の距離が広い場合、容量結合は弱くなり得、よって、Δを大きくする必要があり得る。いくつかの実施形態では、ワード線はNANDストリングの末端部近くのものがより太く、一方、他の実施形態では、ワード線はNANDストリングの中間部のものがより太い。ワード線が太い場合、容量結合はより大きくなり得、よって、Δをより小さくすることができる。ワード線の数に基づいてΔを変更するのを選択する際に他の要因も使用され得る。Δの変更に加えて、様々なワード線電圧を引き上げるタイミングはワード線の数に基づいて変更し得る。従って、特定のワード線に対する図18の処理の開始時に、様々なパラメータがステップ800において設定される。上述のように、図12及び18のプログラミング処理は、一組のサイクルを行うことを含み、これには、各サイクルが1ステップサイズだけ例えば0.1~0.5ボルトプログラム電圧Vpgmを引き上げることを伴う。いくつかの実施形態では、Vpassも1ステップサイズだけ増加され得る。他の実施形態では、Vpassは1ステップサイズ分増加しない。いくつかの実施形態では、ΔはVpgmが増加するごとに増加し得る。例えば、ステップ802ステップ786の後でステップ772の前に行われるにおいて、プログラミングのために使用されるパラメータのうち一又は複数のものがVpgmの強度に基づいて変更され得る。変更され得るパラメータの一例は、VintとVpassの間のΔである。いくつかの実施形態では、ΔはVpgmが変化するたびに変化する。他の実施形態では、Δは、Vpgmの変更が数多くあった後に変化する。他の実施形態では、Δは、Vpgmが特定の閾値強度に到達した後に変化する。他の実施形態では、ΔはVpgmの数学的関数、又はVpgm及びワード線数の数学的関数として設定され得る。別の実施形態において、Δを設定するために使用される数学的関数において他のデータを考慮に入れることができる。図18の処理のいくつかの実施形態では、ステップ800が行われ、ステップ802が行われない。他の実施形態において、ステップ802が行われ、ステップ800が行われない。他の実施形態では、ステップ800及び802の両方が行われる。ステップ800及び802以外の図18のステップは、図12と同じであり、同様に行われる。図13~17はいずれも図18のステップ772を実施するために使用され得る。一実施形態は、一群の接続された不揮発性記憶素子に接続された一組のワード線の電圧を引き上げることを含む。この一組のワード線は、選択ワード線と、この選択ワード線に隣接する非選択ワード線と、他の非選択ワード線とを含む。この一組のワード線の電圧を引き上げた後、この処理は選択ワード線をプログラム電圧に更に引き上げ、これと同時にこの選択ワード線に隣接する非選択ワード線を一又は複数の電圧レベルに引き上げる。プログラム電圧によって、不揮発性記憶素子の少なくとも一つがプログラミングを受ける。一実施形態は、複数の不揮発性記憶素子と、この複数の不揮発性記憶素子に接続されたワード線と、この複数の不揮発性記憶素子に接続されたビット線と、これらのワード線及びビット線を介してこの複数の不揮発性記憶素子と連通する一又は複数の管理回路と、を含む。プログラミング処理のために、ワード線は、選択ワード線と、この選択ワード線に隣接する非選択ワード線と、他の非選択ワード線とを含む。一又は複数の管理回路はワード線の電圧引き上げる。ワード線の電圧を引き上げた後、この一又は複数の管理回路は、選択ワード線をプログラム電圧に引き上げ、これと同時にこの選択ワード線に隣接する非選択ワード線を一又は複数の電圧レベルに引き上げる。一実施形態は、a選択ワード線をこの選択ワード線のための中間レベルに引き上げるステップと、bこの選択ワード線に隣接するワード線を、この選択ワード線に隣接するワード線のための一又は複数の中間レベルに引き上げるステップと、c他の非選択ワード線を、プログラムディスターブを減少させる一又は複数のプログラミング支援レベルに引き上げるステップと、dステップa~cの後に、前記選択ワード線を現在のプログラミングレベルに引き上げるステップと、eステップdと同時に、前記選択ワード線に隣接するワード線を1ステップだけ引き上げるステップと、を含む。上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。"