"メモリセル領域の半導体基板に形成された素子分離用の溝に埋め込み絶縁膜を埋め込んで設けられた素子分離領域と、前記素子分離領域によって区画された前記半導体基板の活性領域と、前記素子分離領域と前記活性領域とに亘って形成されたゲート電極溝の底部に設けられた埋め込みゲート電極と、前記ゲート電極溝を埋め込むとともに前記埋め込みゲート電極の上部に設けられたキャップ絶縁膜と、前記半導体基板上に絶縁層を介して設けられたビット線と、前記絶縁層を貫通するように設けられた容量コンタクトと、を備え、前記容量コンタクトは、前記半導体基板の表面と直交する方向に延在する柱状部と、前記柱状部の下方に設けられるとともに当該柱状部が延在する方向と直交する方向に延在する板状部と、を有し、前記板状部の底面と前記素子分離領域及び前記キャップ絶縁膜によって区画された前記活性領域の表面とが全面で接触するように設けられていることを特徴とする半導体装置。前記容量コンタクトは、平面視した際に前記柱状部の底面と前記板状部の上面とが一部で重なるように設けられていることを特徴とする請求項1に記載の半導体装置。前記容量コンタクトの上面が、前記ビット線上に設けられたカバー絶縁膜の上面よりも低い位置となるように設けられていることを特徴とする請求項1又は2に記載の半導体装置。前記容量コンタクトは、前記柱状部の上面及び前記板状部の底面以外の全ての表面が、同一種類の絶縁材料からなる絶縁膜で覆われていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記埋め込み絶縁膜、前記キャップ絶縁膜及び前記カバー絶縁膜が、前記絶縁材料からなることを特徴とする請求項4に記載の半導体装置。前記ビット線の上面、下面及び側面が前記絶縁材料で覆われていることを特徴とする請求項4又は5に記載の半導体装置。前記絶縁材料が、シリコン窒化膜であることを特徴とする請求項4乃至6のいずれか一項に記載の半導体装置。前記容量コンタクトプラグが、ドープドポリシリコン膜で一体形成されていることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記柱状部は、平面視した際の断面形状が矩形であることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記柱状部の下端側の一部が、前記絶縁層を貫通することを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。前記板状部は、前記活性領域と前記絶縁層との間に設けられていることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。前記板状部の上面と前記埋め込み絶縁膜の上面とが、略同一の高さとされていることを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。前記板状部の厚さが、前記半導体基板の表面からの前記埋め込み絶縁膜の上面の高さと略同一であることを特徴とする請求項1乃至12のいずれか一項に記載の半導体装置。メモリセル領域の半導体基板の表面に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜をマスクとして前記半導体基板に素子分離用の溝を形成した後、埋め込み絶縁膜を埋め込んで素子分離領域を形成する工程と、前記素子分離領域及び前記活性領域の表面に、第2の絶縁膜を形成する工程と、前記素子分離領域と、当該素子分離領域によって区画された前記半導体基板の活性領域とに亘ってゲート電極溝を形成した後、前記ゲート電極溝の底部に埋め込みゲート電極を形成するとともに当該ゲート電極溝の上部にキャップ絶縁膜を形成する工程と、前記活性領域の上面にビットコンタクト及びビット線を形成する工程と、前記半導体基板上に絶縁層を形成する工程と、前記絶縁層を貫通するように、容量コンタクトを形成する工程と、を備え、前記容量コンタクトを形成する工程が、前記絶縁層を貫通する貫通孔を形成する工程と、前記貫通孔の底面から露出する前記第2の絶縁膜を除去して、前記第1の絶縁膜の上面の少なくとも一部を露出する開口部を形成する工程と、前記開口部から前記第1の絶縁膜を選択的に除去する工程と、前記半導体基板の表面から前記開口部を介して前記貫通孔に導体を充填して一括形成する工程と、を有することを特徴とする半導体装置の製造方法。前記埋め込み絶縁膜、前記キャップ絶縁膜を、前記第2の絶縁材料で形成することを特徴とする請求項14に記載の半導体装置の製造方法。前記埋め込み絶縁膜の上面を前記第1の絶縁膜の上面と略同一の高さとなるように形成することを特徴とする請求項14又は15に記載の半導体装置の製造方法。前記第1及び第2の絶縁膜をマスクとして、前記ゲート電極溝を形成することを特徴とする請求項14乃至16のいずれか一項に記載の半導体装置の製造方法。前記キャップ絶縁膜の上面を前記第2の絶縁膜の上面と略同一の高さとなるように形成することを特徴とする請求項14乃至17のいずれか一項に記載の半導体装置の製造方法。前記第1の絶縁材料としてシリコン酸化膜を、前記第2の絶縁材料としてシリコン窒化膜を、それぞれ用いることを特徴とする請求項14乃至18のいずれか一項に記載の半導体装置の製造方法。前記導体がドープドポリシリコンであることを特徴とする請求項14乃至19のいずれか一項に記載の半導体装置の製造方法。図45に示すように、従来の埋め込みゲート型トランジスタの上方には、例えばシリンダ型等の縦型のキャパシタ248が設けられ、半導体基板表面を覆う層間絶縁膜を貫通して設けられた容量コンタクト244によってトランジスタのソース領域201cとキャパシタ248とが接続される。しかしながら、DRAMの微細化にともなって埋め込みゲート電極219及びビット227の間隔が狭くなり、容量コンタクト244の底面と半導体基板表面の活性領域201cとの接触領域212の面積が非常に狭くなるため、容量コンタクト244と半導体基板表面の活性領域201cとの接続を低抵抗で形成することが困難になるという問題があった。また、図45に示すように、容量コンタクト244と埋め込みゲート電極219とは平面視した際に一部重ね合わさるように配置されるため、容量コンタクト244のコンタクトホール形成の際に半導体基板表面よりも深くエッチングし過ぎると、容量コンタクトパターンの下方に設けられている埋め込みゲート電極219のキャップ絶縁膜がエッチングされて、容量コンタクト244と埋め込みゲート電極219とがショートするおそれもある。さらに、生産コストを低減するためには、メモリセル領域の埋め込みゲート型トランジスタと、周辺回路領域の周辺回路用トランジスタとを同時に形成していく必要がある。本発明の半導体装置は、メモリセル領域の半導体基板に形成された素子分離用の溝に埋め込み絶縁膜を埋め込んで設けられた素子分離領域と、前記素子分離領域によって区画された前記半導体基板の活性領域と、前記素子分離領域と前記活性領域とに亘って形成されたゲート電極溝の底部に設けられた埋め込みゲート電極と、前記ゲート電極溝を埋め込むとともに前記埋め込みゲート電極の上部に設けられたキャップ絶縁膜と、前記半導体基板上に絶縁層を介して設けられたビット線と、前記絶縁層を貫通するように設けられた容量コンタクトと、を備え、前記容量コンタクトは、前記半導体基板の表面と直交する方向に延在する柱状部と、前記柱状部の下方に設けられるとともに当該柱状部が延在する方向と直交する方向に延在する板状部と、を有し、前記板状部の底面と前記素子分離領域及び前記キャップ絶縁膜によって区画された前記活性領域の表面とが全面で接触するように設けられていることを特徴とする。本発明の半導体装置によれば、容量コンタクトが鉛直方向に延在する柱状部と、この柱状部の下方に設けられるとともに水平方向に延在する板状部とを有する構成となっている。そして、上記板状部の底面と、素子分離領域及びキャップ絶縁膜によって区画された活性領域の表面とが、全面で接触するように設けられている。このように、容量コンタクトと活性領域との接触面積を最大限に確保することにより、容量コンタクトと活性領域とを低抵抗で接続することができる。したがって、接続信頼性の高い半導体装置を提供することができる。以下、本発明を適用した一実施形態である半導体装置について、図面を参照して詳細に説明する。本実施形態では、例えば半導体装置としてDRAMDynamicRandomAccessMemoryに、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。先ず、本発明を適用した一実施形態であるDRAM半導体装置の構成について説明する。本実施形態のDRAMは、図1に示すメモリセル領域と、図示略の周辺回路領域とから構成されている。図1に示すように、本実施形態のDRAM半導体装置60のメモリセル領域には、シリコン基板半導体基板1に形成されたSTIトレンチ素子分離用の溝5に埋め込み窒化シリコン膜埋め込み絶縁膜を埋め込んで設けられたSTI素子分離膜9からなる素子分離領域に囲まれて区画された活性領域1Aが、所定方向に所定間隔で複数形成されている。また、活性領域1Aを縦断するように、ワード線となる埋め込みゲート電極19A及び素子分離用の埋め込み配線19Bが所定方向図1中に示すX方向に延在されており、この所定の間隔で埋め込み形成されている。さらに、埋め込みゲート電極19A及び埋め込み配線19Bが延在する方向と直交する方向図1中に示すY方向に、複数のビット線27が延在されており、所定の間隔で配置されている。そして、埋め込みゲート電極19Aと活性領域1Aとが交差する領域にそれぞれメモリセルが形成されている。埋め込みゲート電極ワード線19A及び埋め込み配線19Bは、同一の構造を有しているが、機能が異なっている。ここで、埋め込みゲート電極19Aがメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線19Bは、所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域1A上で隣接するトランジスタ間は、素子分離用の埋め込み配線19Bを所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ48が設けられている。それらのキャパシタ48は、図1に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔で配置されている。なお、本実施形態のDRAM60は、図1に示すように、6F2セル配置Fは最小加工寸法とされている。次に、本実施形態のDRAM60を構成するメモリセル領域について説明する。本実施形態のDRAM60を構成するメモリセル領域には、上述したように複数のメモリセルが形成されている。図2の左図に示すように、本実施形態のメモリセルは、ワード線19Aが半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ48、配線層50が形成された積層構造体である。埋め込みゲート型トランジスタは、図2の左図に示すように、表層がシリコンからなるシリコン基板半導体基板1と、図1中に示すSTI素子分離膜9から構成される素子分離領域によって区画形成された活性領域1Aと、素子分離領域と活性領域1Aとに亘って形成されたWLトレンチゲート電極溝15の底部にゲート絶縁膜16を介して埋め込み形成された埋め込みゲート電極19A及び埋め込み配線19Bと、WLトレンチ15の内部で埋め込みゲート電極19A及び埋め込み配線19Bの上面を保護するキャップ絶縁膜20Aと、一対の埋め込みゲート電極19A間の活性領域1Aの表面と接続されるビットコンタクト27A及びビット線27と、シリコン基板1上に設けられた第1層間絶縁膜32及び第2層間絶縁膜40と、第1及び第2層間絶縁層32,40を貫通するように設けられた容量コンタクトプラグ44と、から概略構成されている。また、埋め込みゲート型トランジスタは、埋め込みゲート電極19Aと埋め込み配線19Bとの間の活性領域1Aにそれぞれイオンを注入することによって形成された図示略の不純物拡散層を備えており、上記不純物拡散層と上記容量コンタクトプラグ44とが接続されている。本実施形態のDRAM60において、容量コンタクトプラグ44は、シリコン基板1側から第1容量コンタクトプラグ容量コンタクト39Aと第2容量コンタクトプラグ43Aとが積層された積層構造体ハイブリッドプラグである。第1容量コンタクトプラグ39Aは、ドープドポリシリコン膜から構成されている。一方、第2容量コンタクトプラグ43Aは、例えば、コバルトシリサイド層シリサイド層、窒化タングステン層及びタングステン層からなるメタル膜から構成されている。ここで、本実施形態のDRAM60では、図2の左図に示すように、第1容量コンタクトプラグ39Aが、シリコン基板1の表面と直交する方向に延在する柱状部39aと、この柱状部39aの下方に設けられるとともに柱状部39aが延在する方向と直交する方向すなわち、シリコン基板1の表面と平行方向に延在する板状部39bと、を有している。そして、この板状部39bの底面と、素子分離領域及びキャップ絶縁膜20Aによって区画された活性領域1Aの容量コンタクト接触領域1a或いは1cの表面と、が全面で接触するように設けられていることを特徴としている。したがって、図1に示すように、平面視した際にビット線27が活性領域1Aの容量コンタクト接触領域1a及び1cと重なるように配置されているために、ビット線27,27間から容量コンタクト接触領域1a及び1cの一部のみが露出しているにすぎないにも関わらず、容量コンタクトプラグ44を構成する板状部39bの底面全体と活性領域1Aの容量コンタクト接触領域1a或いは1cの表面全体とを接触させて接続することができる。なお、容量コンタクト接触領域1a及び1cとは、図1に示すように、STI素子分離膜9からなる素子分離領域によって区画された活性領域1Aの表面であって、埋め込みゲート電極19Aと埋め込み配線19Bとによって区画された活性領域1Aの表面である。また、この容量コンタクト接触領域1a及び1cとなる活性領域1Aの表面近傍には、ドレインとなる不純物拡散層が設けられている。第1容量コンタクトプラグ39Aは、柱状部39aの上面及び板状部39bの底面以外の全ての表面が、シリコン窒化膜からなる絶縁膜で覆われている。さらに、第1容量コンタクトプラグ39Aの上面すなわち、柱状部39aの上面が、ビット線27上に設けられたカバー絶縁膜26Aの上面よりも低い位置となるように設けられている。柱状部39aは、平面視した際の断面形状が矩形である図1中に示す符号44の形状を参照。また、柱状部39aの下端側の少なくとも一部が、ガード窒化シリコン膜絶縁膜12Aを貫通するように設けられている。板状部39bは、活性領域1Aの容量コンタクト接触領域1a或いは1cとガード窒化シリコン膜12Aとの間に設けられている。また、板状部39bは、平面視した際の断面形状が、図1に示すように、STI素子分離膜9からなる素子分離領域及びキャップ絶縁膜20Aによって区画された活性領域1Aの容量コンタクト接触領域1cの形状すなわち、略平行四辺形と同一となっている。なお、板状部39bの上面と埋め込み窒化シリコン膜埋め込み絶縁膜7Aの上面とが、略同一の高さとされている。すなわち、板状部39bの厚さは、シリコン基板1の表面からの埋め込み窒化シリコン膜7Aの上面の高さと略同一とされている。第1容量コンタクトプラグ39Aを構成する柱状部39aと板状部39bとは、図1に示すように、平面視した際に柱状部39aの底面と板状部39bの上面とが一部で重なるように設けられている上記重なり部分は、図1中に示す符号12Bを参照。埋め込みゲート型トランジスタには、ビット線27を被覆する第2層間絶縁層40上にキャパシタ48が設けられている。そして、埋め込みゲート型トランジスタの不純物拡散層が形成された活性領域1Aとキャパシタ48とが、容量コンタクトプラグ44を介して接続されている。ここで、キャパシタ48は、キャパシタ用下部電極45、容量絶縁膜46及び上部電極47から構成されている。本実施形態では、キャパシタ48として、キャパシタ用下部電極45の内壁及び外壁を電極として利用するクラウン型キャパシタを一例として記載しているが、これに限定されるものではない。例えば、下部電極の内壁のみを電極として利用するシリンダ型に変更することも可能である。配線層50は、上記キャパシタ48上に第3層間絶縁膜49を介して設けられている。本実施形態では、配線層50が1層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層及び層間絶縁膜から構成される多層配線構造に変更することも可能である。本実施形態のDRAM60を構成する周辺回路領域には、図2中の右図に示すように、シリコン基板1上に周辺ゲート絶縁膜10を介して設けられた周辺ゲート電極29と、この周辺ゲート電極29を被覆する第1層間絶縁層32と、を少なくとも有する周辺回路用トランジスタが形成されている。また、本実施形態のDRAM60では、図2中の左図及び右図に示すように、第3層間絶縁膜49が、メモリセル領域及び周辺回路領域にわたってシリコン基板1上に設けられている。そして、この第3層間絶縁膜49上には、メモリセル領域及び周辺回路領域にそれぞれ配線層50が設けられている。すなわち、メモリセル領域及び周辺回路領域の配線層50は、同一階層同一配線高さに設けられている。なお、メモリセル領域及び周辺回路領域の配線層50は、同一の材料構成とされている。以上説明したように、本実施形態のDRAM半導体装置60によれば、図2中の左図に示すように、容量コンタクトプラグ44を構成する第1容量コンタクトプラグ39Aが、シリコン基板1の表面と直交する方向に延在する柱状部39aと、この柱状部39aの下方に設けられるとともに柱状部39aが延在する方向と直交する方向に延在する板状部39bと、を有しており、この板状部39bの底面と、素子分離領域及びキャップ絶縁膜20Aによって区画された活性領域1Aの容量コンタクト接触領域1a或いは1cの表面と、が全面で接触して接続されている。このため、接触面積を最大限に確保して、容量コンタクトプラグ44と活性領域1Aとを低抵抗で接続することができる。これにより、キャパシタに蓄えられた電荷量、信号量を確実に伝達することができるため、DRAM60の接続信頼性を高めることができる。また、本実施形態のDRAM60では、図2中の左図に示すように、容量コンタクト接触領域1a,1c上に、窒化シリコン膜からなるガード窒化シリコン膜第2の絶縁膜12Aが設けられている。このガード窒化シリコン膜12Aの上面は、キャップ絶縁膜20Aの上面と略同一の高さとされている。また、ガード窒化シリコン膜12Aには、容量コンタクトホール38の上側領域36と下側領域37とを連通する開口部12Bが設けられている。そして、この開口部12Bを介して下側領域37の全部と上側領域36の一部を充填するように、ドープドポリシリコン膜からなる第1容量コンタクトプラグ39Aが一体形成されている。したがって、図2中の左図に示すように、第1容量コンタクトプラグ39Aは、容量コンタクト接触領域1a,1cと接続される下側領域37と、サイドウォール35Aの内側の空間である上側領域36とで異なった形状となっているが、当該第1容量コンタクトプラグ39A自身において抵抗が高い部分が存在しない。さらに、STI素子分離膜9を構成する埋め込み窒化シリコン膜7Aの上面図2中の左図には図示されず及びキャップ絶縁膜20Aの上面は、いずれもシリコン基板1の活性領域1Aの表面よりも高い位置となるように構成されている。これにより、容量コンタクトホール38の下側領域37の側面が埋め込み窒化シリコン膜7A及びキャップ絶縁膜20Aによって覆われるとともに、上面がガード窒化シリコン膜12Aによって覆われる構成となっている。一方、容量コンタクトホール38の上側領域36の内側は、サイドウォール35Aによって覆われている。そして、埋め込み窒化シリコン膜7A、キャップ絶縁膜20A、絶縁層12A及びサイドウォール35Aの全てが窒化シリコン膜で構成されている。したがって、容量コンタクトホール38の上側領域36及び下側領域37の内側の全てが窒化シリコン膜で覆われる構成、すなわち、第1容量コンタクトプラグ39Aの上面及び底面を除く全ての表面が、同一種の絶縁材料で覆われる構成となっている。これにより、容量コンタクトプラグ44と、埋め込みゲート電極19A、埋め込み配線19B及びビット線27とが確実に絶縁されるため、これらが互いに接触してショートするおそれがない。また、ポリシリコン層39Aの上面は、ビット線27の上側に設けられたキャップ絶縁膜26Aの上面よりも低い位置となるように設けられている。これにより、隣接するポリシリコン層39A同士が互いに接触してショートするおそれがない。さらに、本実施形態のDRAM60では、ビットコンタクト27Aが設けられている箇所以外のビット線27の周囲が、窒化シリコン膜で覆われる構成となっている。したがって、図1に示すように、容量コンタクトプラグ44第1容量コンタクトプラグ39Aの底面と容量コンタクト接触領域1aあるいは1cの表面とが全体で接触するために、第1容量コンタクトプラグ39Aの一部がビット線27の下方に潜り込んだ場合であっても、ビット線27の全周囲が窒化シリコン膜で保護されているため、容量コンタクトプラグ44とビット線27とが互いに接触してショートするおそれがない。続いて、上記構成を有するDRAM半導体装置60の製造方法について、図3A~図38A、図3B~図35B及び図3C~図35Cを参照しながら説明する。ここで、図3A~図38Aは、本実施形態のDRAMの製造方法を説明するための図であり、左図は図1に示すA-A’線に沿った断面すなわち、活性領域の延在方向であって、活性領域上の断面を、右図は周辺回路領域の断面をそれぞれ示している。また、図3B~図35Bは、本実施形態のDRAMの製造方法を説明するための図であり、左図は図1中に示すX1-X1’線に沿った断面すなわち、埋め込みゲート電極19Aの延在方向であって、ゲート電極19Aと埋め込み配線19Bとの間の断面を、右図は図1中に示すX2-X2’線に沿った断面すなわち、埋め込みゲート電極19Aの延在方向であって、ゲート電極19A上の断面をそれぞれ示している。さらに、図3C~図35Cは、本実施形態のDRAMの製造方法を説明するための図であり、左図は図1中に示すY1-Y1’線に沿った断面すなわち、ビット線27の延在方向であって、ビット線27間の断面を、右図は図1中に示すY2-Y2’線に沿った断面すなわち、ビット線27の延在方向であって、ビット線27上の断面をそれぞれ示している。本実施形態のDRAM半導体装置60の製造方法は、メモリセル領域の半導体基板の表面に第1の絶縁膜を形成する工程と、上記第1の絶縁膜をマスクとして半導体基板に素子分離用の溝を形成した後、埋め込み絶縁膜を埋め込んで素子分離領域を形成する工程と、素子分離領域及び活性領域の表面に第2の絶縁膜を形成する工程と、素子分離領域と当該素子分離領域によって区画された半導体基板の活性領域とに亘ってゲート電極溝を形成した後、ゲート電極溝の底部に埋め込みゲート電極を形成するとともに当該ゲート電極溝の上部にキャップ絶縁膜を形成する工程と、活性領域の上面にビットコンタクト及びビット線を形成する工程と、半導体基板上に絶縁層を形成する工程と、絶縁層を貫通するように、容量コンタクトを形成する工程と、を備えて概略構成されることを特徴としている。以下、各工程について詳細に説明する。第1の絶縁膜の形成工程図3A、図3B及び図3Cに示すように、先ず、例えばP型のシリコン基板半導体基板1の表面に、メモリセル領域及び周辺回路領域に亘って、酸化シリコンSiO2第1の絶縁材料からなる犠牲酸化シリコン膜第1の絶縁膜2を形成する。犠牲酸化シリコン膜2の厚さは、例えば約20nmとする。なお、犠牲酸化シリコン膜2は、後述する容量コンタクトの形成工程において、容量コンタクトとシリコン基板1の活性領域との接触面積を拡大するための犠牲層として除去される。次に、図4A、図4B及び図4Cに示すように、メモリセル領域を覆うフォトレジストパターン3をリソグラフィによって形成する。次に、図5A、図5B及び図5Cに示すように、フォトレジストパターン3をマスクとして周辺回路領域の犠牲酸化シリコン膜2を除去した後、フォトレジストパターン3を除去する。これにより、図5A中の右図に示すように、周辺回路領域のシリコン基板1の表面が露出する。素子分離領域の形成工程次に、シリコン基板1の表面に、活性領域1Aを分離するための素子分離領域を形成する。素子分離領域の形成は、先ず、プラズマCVD法によってメモリセル領域及び周辺回路領域の全面に非晶質カーボン膜を形成する。次に、図6A~図6Cに示すように、メモリセル領域では、リソグラフィとドライエッチング法により活性領域1Aを覆う非晶質カーボン膜4のマスクパターンを形成する。一方、図6A中の右図に示すように、周辺回路領域では、STI素子分離領域となるシリコン基板1の表面が露出する。なお、本実施形態であるDRAM60の製造方法の説明において、ドライエッチングに関して特に説明がない限り、異方性ドライエッチングを意味している。次に、図7A、図7B及び図7Cに示すように、非晶質カーボン膜4のマスクパターンを用いてシリコン基板1を例えば約250nmエッチングして、STIトレンチ素子分離用の溝5を形成する。ここで、図7A中の右図に示すように、周辺回路領域では非晶質カーボン膜4のマスクパターンによってシリコン基板1の表面が直接エッチングされる。これに対して、図7B及び図7Cに示すように、メモリセル領域ではシリコン基板1の表面に犠牲酸化シリコン膜2が介在しているため、非晶質カーボン膜4マスクパターンが犠牲酸化シリコン膜2に転写され、この犠牲酸化シリコン膜2に転写されたマスクパターンによってSTIトレンチ5A5が形成される。したがって、メモリセル領域のSTIトレンチ5Aと周辺回路領域のSTIトレンチ5B5とは同時に形成されるが、周辺回路領域のSTIトレンチ5Bの方がメモリセル領域のSTIトレンチ5Aよりも約30nm程度深く形成される。次に、図8A、図8B及び図8Cに示すように、非晶質カーボン膜4のマスクパターンを除去する。次に、STIトレンチ55A、5Bから露出しているシリコン基板の表面に、熱酸化法によって例えば厚さが約2nmのライナー酸化シリコン膜6を形成する。次いで、CVD法によって窒化シリコン膜7を、メモリセル領域及び周辺回路領域に亘るシリコン基板1上に形成する。この窒化シリコン膜7は、メモリセル領域のSTIトレンチ5Aを埋め込む厚さとなるように設定する。例えば、メモリセル領域のSTIトレンチ5Aの幅が40nmの場合には、20nmより厚く、好ましくは30nm幅の半分の1.5倍とする。一方、図8Aの右図に示すように、周辺回路領域では、STIトレンチ5Bの幅が広いため、メモリセル領域のSTIトレンチ5Aを埋め込む厚さに設定された窒化シリコン膜7ではSTIトレンチ5Bは完全に埋め込まれないでトレンチが残存する。次に、周辺回路領域に残存しているSTIトレンチ5Bを埋め込むように、例えばHDP-CVD法により酸化シリコン膜を全面に形成する。次いで、CMP法によって平坦化し、図9A中の右図に示すように、周辺回路領域に埋め込み酸化シリコン膜8を形成する。これにより、周辺回路領域のSTI素子分離膜は、ライナー酸化シリコン膜6、窒化シリコン膜7、埋め込み酸化シリコン膜8の3層の膜として形成される。なお、図9B及び図9Cについてはそれぞれ図8B及び図8Cと同じであるため、図示及び説明を省略する。次に、図10A、図10B及び図10Cに示すように、窒化シリコン膜7のシリコン基板1の表面に露出している部分を、熱燐酸を用いたウェットエッチングによって選択的に除去する。これにより、メモリセル領域のSTIトレンチ5A内に、埋め込み窒化シリコン膜埋め込み絶縁膜7Aが形成される。ここで、熱燐酸を用いたウェットエッチングの際、図10B及び図10Cに示すように、メモリセル領域において、犠牲酸化シリコン膜2の上面2aと埋め込み窒化シリコン膜7Aの上面7aとが、略同一の高さとなるようにエッチングする。ここで、略同一とは、埋め込み窒化シリコン膜7Aの上面7aが犠牲酸化シリコン膜2の上面2aより5nm低い範囲までを含むものとする。なお、このウェットエッチングにおける熱燐酸の温度は、例えば約140~160°Cの範囲で行なう。上記範囲では、エッチング速度を0.5~3nm/minと低速度にすることができ、高精度エッチングが可能となるため、上記の略同一の高さとなるようなエッチング制御が容易となる。このように、メモリセル領域のSTIトレンチ5Aを埋め込み窒化シリコン膜7Aで埋設することにより、素子分離領域を構成するSTI素子分離膜9を形成する。また、図1、図10B及び図10Cに示すように、この素子分離領域によって、シリコン基板1に活性領域1Aが区画形成される。ここで、メモリセル領域においては犠牲酸化シリコン膜2に転写されたマスクパターンによってSTIトレンチ5Aが形成されるため、活性領域1Aの上面にのみ犠牲酸化シリコン膜22Aが存在することとなる。なお、図10B及び図10Cに示すように、STI素子分離膜9は、ライナー酸化シリコン膜6及び埋め込み窒化シリコン膜7Aの2層膜で形成される。一方、図10Aの右図に示すように、周辺回路領域では活性領域1Aの表面の窒化シリコン膜が除去され、STIトレンチ5の内壁を覆うために形成したライナー酸化シリコン膜6の上面6aが露出する。次に、メモリセル領域及び周辺回路領域にそれぞれSTI素子分離膜を形成した後、メモリセル領域においては所定の領域にpウエル、nウエルを形成するためのイオン注入を行うとともに、周辺回路領域においては、周辺回路用トランジスタのチャネルドープ用のイオン注入を行う。周辺回路領域の保護膜の形成工程次に、メモリセル領域において埋め込みゲート電極を形成する前に、周辺回路領域に保護膜を形成する。この保護膜は、メモリセル領域における埋め込みゲート電極を形成する工程からビットコンタクト及びビット線を形成する工程までのあいだ、周辺回路領域の活性領域1Aを保護するために設けられるものである。具体的には、図10A中の右図に示すように、先ず、周辺回路領域において活性領域1Aの表面に露出している酸化シリコン膜6の上面6aを一旦除去した後、活性領域1A上に再度酸化シリコン膜を成膜して周辺ゲート絶縁膜10を形成する図11A中の右図を参照。次に、図11A、図11B及び図11Cに示すように、CVD法によって厚さ約20nmの非晶質シリコンからなる第1のシリコン膜11をメモリセル領域及び周辺回路領域の全面に形成する。次に、リソグラフィ法により周辺回路領域のみを覆うフォトレジストパターン図示せずを形成し、このフォトレジストパターンから露出するメモリセル領域の第1のシリコン膜11をドライエッチング法により除去する。ここで、メモリセル領域のシリコン膜11のドライエッチングを行う際、犠牲酸化シリコン膜2及び埋め込み窒化シリコン膜7Aに対して選択的に除去する図12A中の左図、図12B及び図12Cを参照。次いで、メモリセル領域に対して、ウエル形成およびシリコン基板1の表面に形成するLDD用のイオン注入を行う。その後、周辺回路領域に設けられたフォトレジストパターンを除去することにより、図12A中の右図に示すように、周辺回路領域にのみ第1のシリコン膜保護膜11を設ける。第2の絶縁膜の形成工程次に、図13A、図13B及び図13Cに示すように、メモリセル領域及び周辺回路領域に亘ってシリコン基板1の表面すなわち、素子分離領域及び活性領域の表面に窒化シリコン第2の絶縁材料からなる窒化シリコン膜第2の絶縁膜12を形成する。窒化シリコン膜12は、CVD法により厚さが約20nmとなるように形成する。この窒化シリコン膜12は、後述する工程において犠牲酸化シリコン膜2を除去する際、ガード窒化シリコン膜12Aとして犠牲酸化シリコン膜2の上面のエッチストッパーとなる。次いで、窒化シリコン膜12上に、例えばCVD法により厚さが約70nmの酸化シリコン膜からなるハード酸化シリコン膜13を形成する。このハード酸化シリコン膜13は、ワード線用のトレンチを形成する際、エッチングのハードマスクとして用いる。埋め込みゲート電極の形成工程次に、埋め込みゲート電極ワード線を形成する。埋め込みゲート電極の形成は、先ず、図14A中の左図、図14B及び図14Cに示すように、メモリセル領域にリソグラフィ法を用いてワード線埋め込み用のトレンチとなるWLトレンチゲート電極溝を形成するためのフォトレジストマスク14を形成する。一方、図14A中の右図に示すように、周辺回路領域はフォトレジストマスク14で覆われる。次に、図15A、図15B及び図15Cに示すように、フォトレジストマスク14を用いてハード酸化シリコン膜13をドライエッチングする。次いで、フォトレジストマスク14を除去した後、パターンが転写されたハード酸化シリコン膜13A13をマスクとして、ガード窒化シリコン膜12、犠牲酸化シリコン膜2及びシリコン基板1を順次ドライエッチングした後、これらをマスクとしてWLトレンチゲート電極溝15を形成する。ここで、WLトレンチ15の深さは、例えばシリコン基板1の表面から約200nmとする。また、このWLトレンチ15は、活性領域1Aと交差する所定の方向例えば、図1中のX方向に延在するライン状のパターンとして形成される。本実施形態ではWLトレンチ15のY方向の幅を50nmとしている。なお、ハード酸化シリコン膜13をドライエッチングする場合、ハード酸化シリコン膜13とフォトレジストマスク14との間に材質の異なる材料で構成される第2のハードマスクをさらに設けても良い。この場合、フォトレジストマスク14のパターンを第2のハードマスクに転写した後、この第2のハードマスクを用いてハード酸化シリコン膜13をエッチングする。次に、図16A、図16B及び図16Cに示すように、WLトレンチ15内に露出しているシリコン基板1の表面に、厚さ約4nmの酸化シリコン膜からなるゲート絶縁膜16を熱酸化法により形成する。次いで、WLトレンチ15が埋まらないように、厚さ約5nmの窒化チタン膜17をCVD法により形成する。さらに、WLトレンチ15内を埋めるとともに基板表面が平坦となるように、厚さ約40nmのタングステン膜18をメモリセル領域及び周辺回路領域の全面に形成する。上述のように、WLトレンチ15のY方向の幅を50nmとしているので窒化チタン膜17を5nm形成した段階でWLトレンチ15内に残存する空間のY方向の幅は40nmとなっている。したがって、この状態で厚さ約40nmのタングステン膜18を全面に形成すると、残存している空間は完全にタングステン膜で埋設される。次に、図17A、図17B及び図17Cに示すように、その上面が半導体基板の上面から130nm低い位置となるように、タングステン膜18及び窒化チタン膜17をドライエッチング法によりエッチバックする。このようにして、WLトレンチ15の底部に埋設された埋め込みゲート電極ワード線19A及び埋め込み配線19Bを形成する。ここで、金属系材料のドライエッチングには塩素プラズマを用いるため、WLトレンチ15内において、埋め込みゲート電極19Aの上面より上方の側壁に露出する酸化シリコン膜ゲート絶縁膜16はほとんどエッチングされないで残存させることができる。この、WLトレンチ15内の側壁に露出して残存するゲート絶縁膜16は、後の工程となる犠牲酸化シリコン膜第1の絶縁膜2AをDHFによるウェットエッチングにて選択的に除去する工程において、その上面が一部露出してエッチングされる。しかしながら、ゲート絶縁膜16の厚さが4nmと薄く、且つ、窒化シリコン膜からなるキャップ絶縁膜20Aと活性領域の半導体基板に挟まれたスリット状の構成となっているので、そのエッチング量はわずかであり問題とならない。問題とはならないが、このゲート絶縁膜16のエッチングをより抑制するために、ゲート電極19Aを形成した段階でWLトレンチ15内の側壁に露出している酸化シリコン膜を除去し、それによって側壁に露出した半導体基板の表面に新たな窒化シリコン膜を形成しても良い。新たな窒化シリコン膜の形成には、全面に4nmの窒化シリコン膜を形成した後、全面エッチバックする方法を用いる。このような構成とすれば、犠牲酸化膜2Aをエッチング除去する段階では、犠牲酸化膜2Aのいかなる部分にも酸化シリコン膜が接していない状態となるので、本実施形態の容量コンタクトプラグの形成をより確実に行うことができる。キャップ絶縁膜の形成工程次に、WLトレンチ15の上部すなわち、埋め込みゲート電極19A及び埋め込み配線19Bの上部にキャップ絶縁膜を形成する。キャップ絶縁膜の形成は、先ず、図18A、図18B及び図18Cに示すように、WLトレンチ15を埋め込むように、厚さ約40nmの窒化シリコン膜20をCVD法により形成する。次に、図19A、図19B及び図19Cに示すように、窒化シリコン膜20を選択的にエッチバックして、WLトレンチ15を埋め込むと同時に埋め込みゲート電極19A及び埋め込み配線19Bの上面を保護するための窒化シリコンからなるキャップ絶縁膜20Aを形成する。ここで、窒化シリコン膜20のエッチバック処理は、メモリセル領域において、活性領域1Aの上方に形成されたガード窒化シリコン膜12Aの上面12aと、キャップ絶縁膜20Aの上面20aとが、実質的に略同一の高さとなるようにエッチングする。なお、実質的に略同一の高さとは、キャップ絶縁膜20Aの上面20aが、ガード窒化シリコン膜12Aの上面12aより5nm低い範囲までを含むものである。窒化シリコン膜20のエッチバック処理は、熱燐酸によるウェットエッチング法により行なう。また、このエッチングにおける熱燐酸の温度は、上述したSTI素子分離膜9の形成時と同様に、約140~160°Cの範囲で行なう。次に、図20A、図20B及び図20Cに示すように、メモリセル領域及び周辺回路領域に残存しているハード酸化シリコン膜13及びパターンが転写されたハード酸化シリコン膜13Aを、フッ酸含有溶液DHFを用いたウェットエッチングによって除去する。この段階において、図20A中の左図すなわち、活性領域の延在方向であって、活性領域上の断面に示すように、活性領域1Aの表面領域であるビットコンタクト接触領域1b及び容量コンタクト接触領域1a,1cの各領域の表面を覆う犠牲酸化シリコン膜2Aは、いずれも両側の側面がWLトレンチ15を埋設するキャップ絶縁膜20Aを構成する窒化シリコン膜と接している。また、各犠牲酸化シリコン膜2Aは、いずれも上面がガード窒化シリコン膜12Aと接触し、下面はシリコン基板活性領域1Aの各接触領域1a,1b,1cと接している。また、図20B中の左図すなわち、埋め込みゲート電極19Aの延在方向であって、ゲート電極19Aと埋め込み配線19Bとの間の断面に示すように、容量コンタクト接触領域1a及び1d図1参照の各領域の表面を覆う犠牲酸化シリコン膜2Aは、図1中に示すX方向に対向する側面がSTI素子分離膜9を構成する埋め込み窒化シリコン膜7Aと接している。また、各犠牲酸化シリコン膜2Aは、いずれも上面がガード窒化シリコン膜12Aと接触し、下面はシリコン基板活性領域1Aの各接触領域1a,1dと接している。さらに、図20C中の左図すなわち、図1に示すように、ビット線27の延在方向であって、ビット線27間となる断面に示すように、ビットコンタクト接触領域1b及び容量コンタクト接触領域1cの各領域の表面を覆う犠牲酸化シリコン膜2Aは、いずれもY方向に対向する側面がWLトレンチ15を埋設するキャップ絶縁膜20Aを構成する窒化シリコン膜と接している。また、各犠牲酸化シリコン膜2Aは、いずれも上面がガード窒化シリコン膜12Aと接触し、下面はシリコン基板活性領域1Aの各接触領域1b,1cと接している。更にまた、図20C中の右図すなわち、図1に示すように、ビット線27の延在方向であって、ビット線27上となる断面に示すように、ビットコンタクト接触領域1bの表面を覆う犠牲酸化シリコン膜2Aは、Y方向に対向する側面の一方がWLトレンチ15を埋設するキャップ絶縁膜20Aを構成する窒化シリコン膜と接しており、他方が上記キャップ絶縁膜20Aと接する前にSTI素子分離膜9を構成する埋め込み窒化シリコン膜7Aと接している。また、各犠牲酸化シリコン膜2Aは、いずれも上面がガード窒化シリコン膜12Aと接触し、下面はシリコン基板活性領域1Aの接触領域1bと接している。このように、活性領域1A上の全ての犠牲酸化シリコン膜2Aは、側面の全てと上面とを窒化シリコン膜で、下面をシリコン基板で囲まれた状態となっている。ビットコンタクト及びビット線の形成工程次に、メモリセル領域において、ビットコンタクト及びビット線を同時に形成する。具体的には、先ず、図21A、図21B及び図21Cに示すように、リソグラフィ法により、メモリセル領域のビットコンタクト開口部と周辺回路領域とを露出させるフォトレジスト21を形成する。ビットコンタクト開口部を形成するためのフォトレジスト21の開口パターン22は、ビットコンタクト開口部がガード窒化シリコン膜12AのY方向の幅よりも広く、両端部がWLトレンチ15上に位置するように形成する。また、フォトレジスト21の開口パターン22は、図1中に示すX方向にライン状のパターンとして形成され、複数のビットコンタクト開口部を一括して含むように形成される。このように、ビットコンタクト開口部をライン状パターンとして一括して形成することにより、個々のビットコンタクトを独立したホールパターンで形成する場合と比較してリソグラフィの困難さを回避することができる。次に、図22A中の左図、図22B及び図22Cに示すように、メモリセル領域内において、フォトレジスト21の開口パターン22から露出しているガード窒化シリコン膜12A及びキャップ絶縁膜20Aの一部をドライエッチング法により除去してビットコンタクト開口パターン23として転写し、このビットコンタクト開口パターン23からビットコンタクト接触領域1b上の犠牲酸化シリコン膜2Aの上面を露出させる。同時に、図22A中の右図に示すように、周辺回路領域では窒化シリコン膜12を除去してシリコン膜11の表面を露出させる。次に、図23A、図23B及び図23Cに示すように、フォトレジスト21を除去した後、ビットコンタクト開口パターン23から上面が露出しているビットコンタクト接触領域1b上の犠牲酸化シリコン膜2Aを選択的に除去する。これにより、ビットコンタクト接触領域1bすなわち、シリコン基板表面が露出してビットコンタクト開口部が形成される。ここで、犠牲酸化シリコン膜2Aの選択的な除去には、フッ化水素HF含有溶液によるウェットエッチングを用いる。このように、STIトレンチ5及びWLトレンチ15の形成の際にマスクの一部として用いた犠牲酸化シリコン膜2Aのうち、ビットコンタクト接触領域1b上だけを選択的に除去できるため、フォトレジスト21の開口パターン22を形成するためのリソグラフィの段階で開口パターン22の位置合わせずれが生じても、シリコン基板のコンタクト部分すなわち、ビットコンタクト接触領域1bに自己整合でビットコンタクト開口部を形成することができる。次に、図24A、図24B及び図24Cに示すように、メモリセル領域及び周辺回路領域に亘って、厚さ約30nmのシリコン膜からなる第2のシリコン膜24、厚さ約40nmのメタル膜からなるゲートメタル膜25及び厚さ約50nmの窒化シリコン膜からなるカバー窒化シリコン膜カバー絶縁膜26をCVD法により全面に順次形成する。なお、ビットコンタクト接触領域1b上のビットコンタクト開口部は、第2のシリコン膜24及びゲートメタル膜25によって埋設される。また、ゲートメタル膜25を構成するメタル膜は、厚さ約5nmの窒化タングステン膜の上に厚さ約35nmのタングステン膜を形成した積層膜で構成される。次に、図25A、図25B及び図25Cに示すように、リソグラフィとドライエッチング法とにより、カバー窒化シリコン膜26、ゲートメタル膜25、第2のシリコン膜24を順次エッチングして、メモリセル領域にはビットコンタクト27A及びビット線27を、周辺回路領域には周辺回路用トランジスタのゲート電極となる周辺ゲート電極ゲート電極29を同時に形成する。なお、周辺回路領域に形成されていた第1のシリコン膜11と第2のシリコン膜24とが一体化して新たにシリコン膜28となる。絶縁層の形成工程次に、シリコン基板上に絶縁層を形成する。絶縁層の形成は、図26A、図26B及び図26Cに示すように、先ず、ビット線27及び周辺ゲート電極29の側壁に露出しているシリコン膜28及びゲートメタル膜25Bを覆うように、メモリセル領域及び周辺回路領域の全面に第1ライナー窒化シリコン膜30を形成する。具体的には、ALD法により、厚さ約5nmとなるように形成する。その後、図26A中の右図に示すように、周辺回路領域において、周辺ゲート電極29をマスクとして不純物イオンの注入を行なう。これにより、周辺回路用トランジスタのソース領域及びドレイン領域となる不純物拡散層31,31を形成する。次に、図27A、図27B及び図27Cに示すように、メモリセル領域のビット線27及び周辺回路領域の周辺ゲート電極29を覆うように第1層間絶縁膜32を形成する。第1層間絶縁膜32としては、SOGSpinOnGlass法やCVD法で形成する酸化シリコン膜を用いる。次いで、第1層間絶縁膜32上に、ハードマスクとなるシリコン膜33を形成する。さらに、シリコン膜33上に、容量コンタクトを形成するためのフォトレジストの開口パターン34をリソグラフィ法によって形成する。ここで、容量コンタクト形成用の開口パターン34は、図1中に示すX方向に延在するラインパターンとして一括形成する。したがって、図27Bに示すように、容量コンタクト形成用の開口パターン34の領域中には、シリコン膜33の全面が露出することになる。容量コンタクトの形成工程次に、容量コンタクトを形成する。ここで、本実施形態のDRAM60の製造方法は、容量コンタクトの形成工程が、容量コンタクトホールを形成する工程と、容量コンタクトホール内に導体を充填する工程と、を備えて概略構成されている。また、容量コンタクトホールを形成する工程は、絶縁層を貫通するように、貫通孔を形成する工程と、貫通孔の底面から露出する第2の絶縁膜を除去して、第1の絶縁膜の上面の少なくとも一部を露出する開口部を形成する工程と、貫通孔の側面と開口部の側面及び底面とにわたって、第2の絶縁材料からなる被膜を形成する工程と、開口部の底面の前記被膜を除去するとともに、当該開口部から第1の絶縁膜を選択的に除去する工程と、を有することを特徴としている。容量コンタクトホールの形成工程容量コンタクトホールの形成は、先ず、絶縁層32を貫通する貫通孔を形成する。具体的には、図28A、図28B及び図28Cに示すように、先ず、フォトレジストをマスクとしてシリコン膜33をドライエッチングし、開口パターン34を転写するシリコン膜パターン33A。ここで、開口パターン34は、埋め込みゲート電極19Aと同一の方向図1中に示すX方向に延在するライン状のパターンを用いることができる。次に、フォトレジストを除去した後、シリコン膜パターン33Aをハードマスクとして第1層間絶縁膜32を選択的にドライエッチングする。これにより、シリコン膜パターン33Aのライン状パターンが第1層間絶縁膜32に転写される。そして第1層間絶縁膜32のドライエッチングを進めていくと、ビット線27が露出し、ビット線27の上面よりも下側部分にビット線27に幅方向が規制された貫通孔32Aが自己整合的に形成される。この貫通孔32Aの底面から、第1ライナー窒化シリコン膜30を露出させる。次に、図29A中の左図、図29B中の左図及び図29C中の左図に示すように、貫通孔32Aの底面から露出した第1ライナー窒化シリコン膜30の上面とガード窒化シリコン膜第2の絶縁膜12A12との積層膜をドライエッチングして、ガード窒化シリコン膜12A12に開口部12Bを形成する。このドライエッチングの際、埋め込みゲート電極19A上のキャップ絶縁膜20Aの一部図29B中の右図及び図29C中の左図を参照及びビット線27上のカバー窒化シリコン膜カバー絶縁膜26Aの一部図29A中の左図及び図29C中の右図を参照も同時にエッチングされる。この開口部12Bから、容量コンタクト接触領域1a,1c,1dの上面を覆う犠牲酸化シリコン膜2Aの上面の一部が露出する。次に、図30A、図30B及び図30Cに示すように、メモリセル領域及び周辺回路領域にわたって全面に、第2ライナー窒化シリコン膜被膜35を形成する。第2ライナー窒化シリコン膜35の形成は、ALDにより窒化シリコン膜の厚さが約5nmとなるように行なう。これにより、貫通孔32Aの側面と開口部12Bの側面及び底面とにわたって、窒化シリコンからなる被膜が形成される。次に、図31A、図31B及び図31Cに示すように、ドライエッチング法により第2ライナー窒化シリコン膜35をエッチングする。これにより、第1層間絶縁膜32の貫通孔32A内の側壁とガード窒化シリコン膜12A12の開口部12B内の側壁とに亘って、第2ライナー窒化シリコン膜35からなるサイドウォール35Aが形成される。また、上記エッチングにより、ガード窒化シリコン膜12A12の開口部12Bの底面を覆う第2ライナー窒化シリコン膜35が除去されて、犠牲酸化シリコン膜2Aの上面の一部が再び露出する。次に、図32A、図32B及び図32Cに示すように、ガード窒化シリコン膜12A12の開口部12Bから表面が露出している犠牲酸化シリコン膜第1の絶縁膜2AをDHFによるウェットエッチングにて選択的に除去する。ここで、上記ウェットエッチングは等方性エッチングであるため、容量コンタクト接触領域1a,1c及び1dのシリコン基板表面を覆うように形成されている犠牲酸化シリコン膜2Aを全て除去することができる。これにより、容量コンタクト接触領域1a,1c及び1dの上方には、犠牲酸化シリコン膜2Aが除去されて形成された空間が出現する。このようにして、第1層間絶縁膜32の貫通孔32A内の側壁とガード窒化シリコン膜12A12の開口部12B内の側壁とに亘って形成されたサイドウォール35A内の空間である上側領域36と、犠牲酸化シリコン膜2Aが除去されて形成された空間である下側領域37と、からなる容量コンタクトホール38を形成する。なお、本実施形態のDRAM60の製造方法において、容量コンタクト接触領域1a,1c及び1d図1参照のシリコン基板表面を覆う全ての犠牲酸化シリコン膜2Aは、X方向に対向する2つの側面がSTI素子分離膜9を構成する窒化シリコン膜からなる埋め込み絶縁膜7Aと接しており、Y方向に対向する2つの側面がWLトレンチ5を埋設する窒化シリコン膜からなるキャップ絶縁膜20Aと接している。また、いずれの犠牲酸化シリコン膜2Aにおいても、上面がガード窒化シリコン膜と接し、下面がシリコン基板と接している。したがって、犠牲酸化シリコン膜2Aが除去されて形成された空間である容量コンタクトホール38の下側領域37は、上面と側面の全てとを窒化シリコン膜で、下面をシリコン基板で囲まれた状態となっている。また、容量コンタクトホール38の上側領域36は、X方向に対向する2つの側面がビット線27の側面に形成された窒化シリコン膜からなるサイドウォール35Aと接しており、Y方向に対向する2つの側面が第1層間絶縁膜32の貫通孔32A内の側壁に形成された窒化シリコン膜からなるサイドウォール35Aと接している。ここで、窒化シリコン膜はDHFではエッチングされないため、犠牲酸化シリコン膜2Aのみを選択的に除去することができる。すなわち、平面視した場合において容量コンタクトホール38の上側領域36と下側領域37とが重なる位置に設けられたガード窒化シリコン膜12A12の開口部12Bを介して、容量コンタクト接触領域1a,1c及び1dの上面を覆う犠牲酸化シリコン膜2Aを全て除去することができる。したがって、後の工程で形成される容量コンタクトを容量コンタクト接触領域1a,1c及び1dの上面の全てと接触させることができるため、コンタクト抵抗を低減させることができる。なお、第1層間絶縁膜32は、側壁が窒化シリコン膜からなるサイドウォール35Aで覆われ、上面がハードマスクとして用いたシリコン膜33Aで覆われているため、犠牲酸化シリコン膜2Aのウェットエッチングの際にエッチングされることがない。導体の充填工程次に、容量コンタクトホール38内にドープドポリシリコン導体を充填して第1容量コンタクトプラグ容量コンタクトを形成する。先ず、図33A、図33B及び図33Cに示すように、メモリセル領域及び周辺回路領域にわたって、不純物をドープしたドープドシリコン膜39を全面に形成する。ここで、ドープドポリシリコン膜39は、活性領域1Aの表面すなわち、容量コンタクト接触領域1a,1c及び1dからガード窒化シリコン膜12A12の開口部12Bを介して容量コンタクトホール38内に充填される。また、容量コンタクトホール38の上側領域36にドープドポリシリコンが充填されて柱状部39aが形成され、下側領域37ドープドポリシリコンが充填されて板状部39bが形成される。なお、ドープドシリコン膜39は、厚さが約70nmとなるようにCVD法により行なう。また、ドープする不純物として、リンやヒ素を用いることができる。次に、図34A、図34B及び図34Cに示すように、CMP法によりドープドシリコン膜39及びサイドウォール35Aの一部を、第1層間絶縁膜32の表面が露出するまで研磨除去する。次いで、ドライエッチング法により第1層間絶縁膜32で覆われていない部分のカバー窒化シリコン膜26Aの上面よりも低い位置となるまでドープドシリコン膜39をエッチバックする。このようにして、ドープドポリシリコンからなる第1容量コンタクトプラグ39Aを一括形成する。次に、図35A、図35B及び図35Cに示すように、第1容量コンタクトプラグ39Aの上面を覆うように、SOG法やCVD法を用いて酸化シリコン膜からなる第2層間絶縁膜40をメモリセル領域及び周辺回路領域に亘って全面に形成する。なお、以降の工程の説明では、図1中に示すA-A’断面及び周辺回路領域についてのみ説明し、その他の方向の断面については説明を省略する。次に、図36A中の左図に示すように、リソグラフィとドライエッチング法とによりメモリセル領域における第2層間絶縁膜40にコンタクトホール41を形成する。一方、図36A中の右図に示すように、周辺回路領域における第2層間絶縁膜40にはコンタクトホール42を形成する。次いで、メモリセル領域及び周辺回路領域に亘って、それぞれコンタクトホール41,42の内部を埋め込むようにメタル膜43を全面に形成する。メタル膜43は、例えば、コバルトシリサイド、窒化タングステン及びタングステンからなる積層膜で構成する。次に、図37A中の左図に示すように、メモリセル領域においてはリソグラフィとドライエッチング法とによりメタル膜43からなる第2容量コンタクトプラグ43Aを形成する。このようにして、メモリセル領域においては、第1容量コンタクトプラグ39Aと第2容量コンタクトプラグ43Aとからなる容量コンタクトプラグ44を形成する。また、図37A中の右図に示すように、周辺回路領域においては周辺コンタクトプラグ43B及び周辺メタル配線43Cを形成する。キャパシタ及び配線層の形成工程次に、図38A中の左図に示すように、メモリセル領域において第2層間絶縁膜40上にキャパシタ用下部電極45、容量絶縁膜46及び上部電極47を順次形成してキャパシタ48を形成する。次いで、メモリセル領域のキャパシタ48及び周辺回路領域の周辺メタル配線43Cを覆うように、メモリセル領域及び周辺回路領域に亘って全面に第3層間絶縁膜49を形成する。さらに、第3層間絶縁膜49上に配線層50を形成する。このようにして、本実施形態のDRAM60が完成する。以上説明したように、本実施形態のDRAM半導体装置60の製造方法によれば、活性領域1A容量コンタクト接触領域1a,1c及び1dの表面を覆う全ての犠牲酸化シリコン膜2Aは、全ての側面が窒化シリコン膜からなる埋め込み絶縁膜7A及び窒化シリコン膜からなるキャップ絶縁膜20Aと接するとともに、上面がガード窒化シリコン膜12Aと接し、下面が活性領域1Aと接するように形成する構成となっている。そして、窒化シリコン膜がエッチングされず、酸化シリコン膜のみを選択的にエッチング可能なエッチャント例えば、DHF等を用いることにより、犠牲酸化シリコン膜2Aのみをエッチング除去することができる。すなわち、平面視した際に、容量コンタクトホール38の上側領域36と下側領域37とが重なる位置に設けられたガード窒化シリコン膜12Aの開口部12Bを介して、容量コンタクト接触領域1a,1c及び1dの上面を覆う犠牲酸化シリコン膜2Aを全て選択的に除去することができる。そして、容量コンタクトホール38にドープドポリシリコンを埋め込むことにより、上側領域36に柱状部39aを、下側領域37に板状部39bを、連続して一体的に形成することができる。したがって、第1容量コンタクトプラグ39Aを構成する板状部39bの底面と容量コンタクト接触領域1a,1c及び1dの上面とを全面で接触させることができるため、コンタクト抵抗を低減させることができる。また、犠牲酸化シリコン膜2Aが除去されて形成された空間である容量コンタクトホール38の下側領域37は、上面及び側面の全てが窒化シリコン膜で、下面をシリコン基板で囲まれた状態とすることができる。一方、容量コンタクトホール38の上側領域36は、窒化シリコン膜からなるサイドウォール35Aと接した状態とすることができる。そして、容量コンタクトホール38の下側領域37と上側領域36とをガード窒化シリコン膜12Aの上面の一部又は全部に形成した開口部12Bを介して連通させるため、ドープドポリシリコンからなる第1容量コンタクトプラグ39Aを一括形成することができる。本実施形態のDRAM60の製造方法によれば、犠牲酸化シリコン膜2をマスクとしてSTIトレンチ5を形成する。これにより、STI素子分離膜9が形成される領域上の犠牲酸化シリコン膜2が除去されるため、活性領域1A上にのみ犠牲酸化シリコン膜2Aを形成することができる。また、犠牲酸化シリコン膜22A及び窒化シリコン膜12をマスクとしてWLトレンチを形成することにより、活性領域1Aを容量コンタクト接触領域1a,1c及び1dとビットコンタクト接触領域1bとに区画することができるとともに、これらの接触領域1a~1dの表面を覆う犠牲酸化シリコン膜2Aと、この犠牲酸化シリコン膜2Aの上面を保護するガード窒化シリコン膜12Aとを一括して形成することができる。本実施形態のDRAM60の製造方法によれば、埋め込み窒化シリコン膜7Aの上面7aを犠牲酸化シリコン膜2Aの上面2aと略同一の高さとなるように形成し、キャップ絶縁膜20Aの上面20aをガード窒化シリコン膜12Aの上面12aと略同一の高さとなるように形成するとともに、埋め込み窒化シリコン膜7A及びキャップ絶縁膜20Aを、窒化シリコン膜で形成する構成となっている。これにより、犠牲酸化シリコン膜2Aの側面及び上面を窒化シリコン膜で覆うことができる。本実施形態のDRAM60の製造方法によれば、メモリセル領域にビットコンタクト27A及びビット線27を形成するとともに、周辺回路領域に周辺ゲート電極29を同時に形成するとともに、メモリセル領域及び周辺回路領域にわたって第3層間絶縁膜49の上方に配線層50を一括形成することができる。このように、メモリセル領域の埋め込みゲート型トランジスタと、周辺回路領域の周辺回路用トランジスタとを同時に形成することができるため、生産コストを低減することができる。また、埋め込みゲート電極19A及び埋め込み配線19Bを形成する前に周辺回路領域に第1のシリコン膜11を形成することにより、この第1のシリコン膜11によって、メモリセル領域において埋め込みゲート電極19Aの形成からビット線27を形成する前までの間、周辺回路領域を保護することができる。また、第1のシリコン膜11及び第2のシリコン膜24として同じシリコン膜を用いているため、メモリセル領域にビットコンタクト27A及びビット線27を形成すると同時に、周辺回路領域に周辺ゲート電極29を形成する際に第1のシリコン膜11を除去することなく、第1のシリコン膜11と第2のシリコン膜24との積層膜シリコン膜28を周辺ゲート電極29の一部として用いることができる。なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態のDRAMでは、メモリセル領域の埋め込みゲート型トランジスタと、周辺回路領域の周辺回路用トランジスタとを同時に形成する際、メモリセル領域において埋め込みゲート電極19Aの形成からビット線27を形成する前までの間、周辺回路領域を保護する保護膜として、シリコン膜からなる第1のシリコン膜11を用いる例を示したが、本発明はこれに限定されるものではなく、他の材質からなる保護膜を適用することができる。具体的には、周辺回路領域を保護する保護膜として、金属膜を用いるDRAM半導体装置の製造方法の構成を例示することができる。上記構成を有するDRAM半導体装置の製造方法の他の例について、図39A~図44Aを参照しながら説明する。ここで、図39A~図44Aは、本発明の他の例のDRAMの製造方法を説明するための図であり、左図はメモリセル領域における活性領域の延在方向であって、活性領域上の断面を、右図は周辺回路領域の断面をそれぞれ示している。なお、DRAMの製造方法の他の例によって製造されるDRAM半導体装置は、上述した実施形態のDRAM60と同様に、ワード線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ、配線層が形成された積層構造体であり、埋め込みゲート型トランジスタのビット線及び周辺回路用トランジスタの周辺ゲート電極の構成以外については上記実施形態と同一である。すなわち、DRAMの製造方法の他の例は、周辺回路領域の保護膜の形成工程、ビットコンタクト及びビット線の形成工程以外の工程については、上記実施形態の製造方法と同一である。したがって、以下の説明においては、上記実施形態の半導体装置の製造方法と同一の構成部分については同じ符号に100を加えた符号を付すると共に説明を省略する。本発明を適用した他の例であるDRAM半導体装置の製造方法は、第1の絶縁膜の形成工程図3A~図5Aを参照及び素子分離領域の形成工程図6A~図10Aまでは、上記実施形態と同一である。周辺回路領域の保護膜の形成工程次に、図39A中の右図に示すように、周辺回路領域において活性領域101Aの表面に露出している酸化シリコン膜106の上面106aを除去する。次に、図40Aに示すように、露出された活性領域101A上に周辺ゲート絶縁膜151を形成する。ここで、周辺ゲート絶縁膜151は、シリコン酸窒化膜SiON、酸化ハフニウム膜HfO、ハフニウムシリケート膜HfSiO、窒化ハフニウムアルミネート膜HfAlON等の高誘電体膜HighK膜を、ALD法等の成膜法により形成する。次に、図41Aに示すように、CVD法によって厚さ約20nmの窒化チタンTiNからなる金属膜152をメモリセル領域及び周辺回路領域の全面に形成する。次に、リソグラフィ法により周辺回路領域のみを覆うフォトレジストパターン図示せずを形成し、このフォトレジストパターンから露出するメモリセル領域の金属膜152をドライエッチング法により除去する。その後、周辺回路領域に設けられたフォトレジストパターンを除去することにより、図41A中の右図に示すように、周辺回路領域にのみ金属膜保護膜152を設ける。なお、続く第2の絶縁膜の形成工程図14A~図17A及びキャップ絶縁膜の形成工程図18A~図20Aは、上記実施形態と同一である。ビットコンタクト及びビット線の形成工程次に、上記実施形態と同様に、メモリセル領域において、ビットコンタクト開口パターン123からビットコンタクト接触領域101b上の犠牲酸化シリコン膜102Aの上面を露出させる図21A及び図22Aを参照。これと同時に、周辺回路領域では金属膜152の表面を露出させる。次に、ビットコンタクト開口パターン123から露出する犠牲酸化シリコン膜102Aを選択的に除去し、ビットコンタクト接触領域101bを露出させてビットコンタクト開口部を形成する図23Aを参照。次に、図42Aに示すように、メモリセル領域及び周辺回路領域に亘って、厚さ約40nmのタングステンWからなるゲートメタル膜153及び厚さ約50nmの窒化シリコン膜からなるカバー窒化シリコン膜カバー絶縁膜126をCVD法により全面に順次形成する。なお、タングステンの下に、シリサイドTiSi2、WSi2などやバリヤメタルTiN、WNなどを形成した積層膜からなるゲートメタル膜153とすることもできる。なお、ビットコンタクト接触領域101b上のビットコンタクト開口部は、カバー窒化シリコン膜126によって埋設される。次に、図43Aに示すように、リソグラフィとドライエッチング法とにより、カバー窒化シリコン膜126、ゲートメタル膜153を順次エッチングして、メモリセル領域にはビット線127を、周辺回路領域には周辺回路用トランジスタの周辺ゲート電極ゲート電極129を同時に形成する。なお、周辺ゲート電極129は、周辺回路領域に形成されていた金属膜152とゲートメタル膜153とが一体化した新たな金属膜から構成される。このようにして、メモリセル領域にはビットコンタクト127A及びビット線127を、周辺回路領域には周辺ゲート電極129を同時に形成する。これ以降の工程は、上記実施形態と同様に行なうことにより、図44Aに示すように、埋め込みゲート型トランジスタ及び周辺回路用トランジスタを同時に形成する。本例で説明したように、周辺回路領域の保護膜の形成工程において、高誘電体膜HighK膜からなる周辺ゲート絶縁膜151を形成するため、この周辺ゲート絶縁膜151上に直接金属膜152を形成することができる。これにより、上記実施形態における第1のシリコン膜11よりも薄い膜厚で周辺回路領域を保護することができる。したがって、メモリセル領域と周辺回路領域との段差を軽減することができるため、以降の各工程の加工が容易となる。また、メモリセル領域におけるビットコンタクト及びビット線の形成工程において、シリコン膜を形成せずに、タングステンからなるゲートメタル膜153を直接形成するため、周辺回路領域において保護膜として用いた金属膜152を除去することなく、ゲートメタル膜153と一体化させて周辺ゲート電極129とすることができる。"