"半導体基板内に設けられ、第1の素子分離絶縁膜によって囲まれた第1のアクティブ領域を含むメモリセルアレイと、前記半導体基板内に設けられ、第2の素子分離絶縁膜によって囲まれた複数の第2のアクティブ領域を含むトランジスタ領域と、前記第1のアクティブ領域上の第1のゲート絶縁膜と、前記第1のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第1の絶縁体と、前記第1の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、前記第2のアクティブ領域上に設けられる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上の第1の電極層と、を含む、前記トランジスタ領域内の第1のトランジスタと、を具備し、前記第2の素子分離絶縁膜は、第1の膜と、前記第1の膜と前記第2のアクティブ領域との間の第2の膜とを含み、前記第1の膜の上面は、前記第2の膜の上面よりも、前記半導体基板の底部側に位置している、ことを特徴とする半導体メモリ。前記第1のトランジスタのチャネル幅方向において、前記第1の膜は、前記第2の膜を挟んで前記第2のアクティブ領域に隣り合う、ことを特徴とする請求項1に記載の半導体メモリ。前記第1のトランジスタのチャネル長方向において、前記第1の膜は、前記第2の膜を挟んで前記第2のアクティブ領域に隣り合う、ことを特徴とする請求項1又は2に記載の半導体メモリ。前記第1のトランジスタは、前記第1の電極層上に設けられ、第1の開口部を有する第2の絶縁体を介して前記第1の電極層上に設けられる第2の電極層と、をさらに含み、前記第2の電極層は、トランジスタのチャネル幅方向において前記第1の電極層上から前記第2の素子分離絶縁膜上に延在し、前記第1の膜は、前記第2の電極層の下方に配置されている、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体メモリ。半導体基板上に、第1の層を形成する工程と、半導体基板内に、第1の素子分離絶縁膜によって囲まれる第1のアクティブ領域と、第2の素子分離絶縁膜によって囲まれる第2のアクティブ領域と、を形成する工程と、前記第1の素子分離絶縁膜の上面及び前記第2の素子分離絶縁膜内の第1の部分を露出させ、前記第1の部分と前記第2のアクティブ領域との間の前記第2の素子分離絶縁膜内の第2の部分を覆う第1のマスクを前記半導体基板上に形成する工程と、前記第1のマスク層に基づく前記第1及び前記第2の素子分離絶縁膜に対するエッチングによって、前記第1の素子分離絶縁膜の上面を、前記半導体基板の底部側へ後退させ、前記第1の部分の上面を、前記半導体基板の底部側へ後退させる工程と、前記第1及び第2のアクティブ領域内の前記第1の層上の絶縁体上に、第2の層を形成する工程と、前記第1の層、前記絶縁体及び前記第2の層を加工して、電荷蓄積層と制御ゲート電極とを有するメモリセルを前記第1のアクティブ領域内に形成し、下部電極層と上部電極層とを含むトランジスタを前記第2のアクティブ領域内に形成する工程と、を具備することを特徴とする半導体メモリの製造方法。素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる半導体メモリを提供する。本実施形態の半導体メモリは、半導体基板内に設けられ、第1の素子分離絶縁膜によって囲まれた第1のアクティブ領域を含むメモリセルアレイと、前記半導体基板内に設けられ、第2の素子分離絶縁膜によって囲まれた複数の第2のアクティブ領域を含むトランジスタ領域と、前記第1のアクティブ領域上の第1のゲート絶縁膜と、前記第1のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第1の絶縁体と、前記第1の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、前記第2のアクティブ領域上に設けられる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上の第1の電極層と、を含む、前記トランジスタ領域内の第1のトランジスタと、を具備し、前記第2の素子分離絶縁膜は、第1の膜と、前記第1の膜と前記第2のアクティブ領域との間の第2の膜とを含み、前記第1の膜の上面は、前記第2の膜の上面よりも、前記半導体基板の底部側に位置している。以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。[実施形態]1第1の実施形態図1乃至図15を参照して、第1の実施形態の半導体メモリについて説明する。a構成図1を用いて、第1の実施形態の半導体メモリの全体構成について、説明する。例えば、本実施形態の半導体メモリは、フラッシュメモリである。図1は、フラッシュメモリのメモリセルアレイ2近傍の構成を示す模式図である。図1に示されるように、フラッシュメモリは、メモリセルアレイ2、ロウ制御回路3、カラム制御回路4、ソース線ドライバ5を、1つのチップ半導体基板10内に、含んでいる。メモリセルアレイ2は、各々がデータ保持可能な複数のメモリセルMCを含んでいる。メモリセルMCは、電荷の保持が可能な電荷蓄積層と、制御ゲート電極と、を含む電界効果トランジスタである。本実施形態のフラッシュメモリは、例えば、NAND型フラッシュメモリである。図1に示されるメモリセルアレイ2は、アレイ状に配置された複数のメモリセルユニットMUを含んでいる。各メモリセルユニットMUは、複数のメモリセルMCと2つのセレクトトランジスタSTとから形成される。1つのメモリセルユニットMU内のメモリセルMCの個数は、2個以上であれば特に限定されず、8個、16個、32個、64個、128個、256個等でもよい。1つのメモリセルユニットMU内において、複数のメモリセルMCの電流経路は、直列に接続されている。以下では、電流経路が直列接続された複数のメモリセルからなる構成のことを、NANDストリングメモリセルストリングとよぶ。NANDストリングは、セレクトトランジスタST1,ST2間に、配置されている。NANDストリングの一端は、セレクトトランジスタST1の電流経路の一端に接続され、NANDストリングの他端は、セレクトトランジスタST2の電流経路の一端に接続されている。メモリセルMCの制御ゲート電極は、ワード線WLに接続されている。同一のロウに配列されたメモリセルMCの制御ゲート電極は、共通のワード線WLに接続される。同一のロウに配列されたセレクトトランジスタST1,ST2のゲートは、それぞれセレクトゲート線SGDL,SGSLに共通接続されている。セレクトトランジスタST1の電流経路の他端ドレインは、1本のビット線BLに接続される。同一のカラムに配列されたメモリセルユニットMUは、共通のビット線BLに接続される。セレクトトランジスタST2の電流経路の他端ソースは、ソース線SLに接続される。同一のロウに配列されたメモリセルユニットMUは、共通のソース線SLに接続されている。ロウ制御回路3は、外部から入力されたアドレスに応じて、メモリセルアレイ2のロウを選択する。ロウ制御回路3は、ロウデコーダ31と、ワード線ドライバ33とを含んでいる。ロウデコーダ31は、外部からのロウアドレス信号をデコードし、そのデコード信号を、ワード線ドライバ33に転送する。ワード線ドライバ33は、ゲートが共通の転送ゲート線TGLに接続されたトランスファゲートトランジスタTGD,TGS及び複数の電界効果トランジスタHTを含んでいる。共通の転送ゲート線TGLには、2つのトランスファゲートトランジスタTGD,TGSが接続されている。一方のトランスファゲートトランジスタTGDの電流経路の一端は、メモリセルユニットMUのドレイン側のセレクトゲート線SGDLに接続されている。他方のトランスファゲートトランジスタTGSの電流経路の一端は、メモリセルユニットMUのソース側のセレクトゲート線SGSLに接続されている。共通の転送ゲート線TGLには、メモリセルユニットMUに接続されているワード線WLと同数の複数の電界トランジスタHTが接続されている。電界効果トランジスタHTのゲートは、転送ゲート線TGLに接続されている。電界効果トランジスタHTの電流経路の一端は、ワード線WLに接続されている。ワード線ドライバ33内において、ワード線に接続された電界効果トランジスタHTに、10Vから25V程度の電圧をワード線WLに印加するために、高耐圧トランジスタが用いられている。プログラム電圧のような所定の電圧は、高耐圧トランジスタのチャネルを経由して、各ワード線WLに印加される。例えば、ワード線WLに印加される電圧は、チャージポンプ回路によって、生成される。カラム制御回路4は、カラムデコーダ41及びセンスアンプ回路43を含んでいる。カラムデコーダ41は、外部からのカラムアドレス信号をデコードし、そのデコード信号を、センスアンプ回路43へ転送する。センスアンプ回路43は、データの読み出し時、読み出し対象のメモリセルが記憶するデータに応じたビット線の電位変動を、検知及び増幅する。また、センスアンプ回路43は、データの書き込み時、所定の電位をビット線に転送する。センスアンプ回路43は、例えば、複数の電界効果トランジスタを含んでいる。センスアンプ回路43が含む電界効果トランジスタは、主に、低耐圧トランジスタから構成される。低耐圧トランジスタLTのしきい値電圧は、高耐圧トランジスタHTのしきい値電圧より小さい。例えば、センスアンプ回路43は、データを一時的に保持するためのラッチを有している。ソース線ドライバ5は、メモリセルアレイの動作に応じて、ソース線SLの電位レベルを制御する。メモリセルアレイ2、ロウ/カラム制御回路3,4及びソース線ドライバ5の動作は、ステートマシン図示せずによって制御される。ステートマシンは、ホストやメモリコントローラなどの外部装置からの要求に基づいて、メモリセルアレイ2及びチップ10内の複数の回路3,4,5の動作を、管理及び制御する。本実施形態において、ロウ制御回路3、カラム制御回路4及びソース線ドライバ5のように、フラッシュメモリに含まれるメモリセルアレイ2以外の回路のことを、周辺回路とよぶ。フラッシュメモリのチップ半導体基板内において、周辺回路が形成される領域のことを周辺回路領域とよぶ。また、周辺回路を構成する低耐圧トランジスタ及び高耐圧トランジスタを区別しない場合には、それらのトランジスタのことを、周辺トランジスタとよぶ。メモリセルアレイ2及び周辺回路3,4,5は、共通の半導体基板半導体チップ10内に設けられている。そして、メモリセルアレイ2内の構成素子及び周辺回路3,4,5内の構成素子は、共通の製造プロセスを用いて、実質的に同時に形成される。図2乃至図5を用いて、本実施形態のフラッシュメモリの構造について、説明する。図2は、本実施形態のフラッシュメモリが含む構成要素を説明するための平面図である。図2のaは、メモリセルアレイ2の平面レイアウトを示している。図2のbは、周辺回路領域内の低耐圧トランジスタLTの平面レイアウトを示している。図2のcは、周辺回路領域内の高耐圧トランジスタHTの平面レイアウトを示している。図3は、メモリセルアレイ2及びメモリセルMCの断面図である。図3のaは、図2のaのIIIA-IIIA線に沿う断面構造を示している。図3のbは、図2のaのIIIB-IIIB線に沿う断面構造を示している。図4は、周辺回路領域内の低耐圧トランジスタLTの断面図である。図4のaは、図2のbのIVA-IVA線に沿う断面構造を示している。図4のbは、図2のbのIVB-IVB線に沿う断面構造を示している。図5は、周辺回路領域内の高耐圧トランジスタHTの断面図である。図5のaは、図2のcのVA-VA線に沿う断面構造を示している。図5のbは、図2のcのVB-VB線に沿う断面構造を示している。以下では、周辺回路領域のうち、低耐圧トランジスタが形成される領域LAのことを、低耐圧トランジスタ形成領域LAとよび、高耐圧トランジスタが形成される領域HAのことを、高耐圧トランジスタ形成領域HAとよぶ。尚、これらの形成領域LA,HAを区別しない場合には、周辺トランジスタ形成領域とよぶ。図2及び図3を用いて、メモリセルアレイ2、メモリセルMC及びセレクトトランジスタSTの構造について、説明する。図2のa、図3のa及び図3のbに示されるように、メモリセルアレイ2内には、複数の素子分離領域STIと複数のアクティブ領域AAとが設けられている。メモリセルアレイ2内において、アクティブ領域AAは、トランジスタのチャネル長方向カラム方向、y方向に延在する。トランジスタのチャネル幅方向ロウ方向、x方向に隣接するアクティブ領域AA間に、素子分離領域STIが設けられている。チャネル長方向に延在するアクティブ領域AAとチャネル長方向に延在する素子分離領域STIとによって、メモリセルアレイ2の半導体基板10内に、ラインアンドスペースのレイアウトが、形成される。メモリセルアレイ2の半導体基板10の表層部内に、p型ウェル領域12が設けられている。メモリセルMC及びセレクトトランジスタSTは、p型ウェル領域12内のアクティブ領域AA内に設けられている。上述のように、メモリセルMCは、電荷蓄積層と制御ゲート電極とを含む電界効果トランジスタである。電荷蓄積層21は、p型ウェル領域12の表面上のゲート絶縁膜20上に、設けられている。ゲート絶縁膜20は、データ書き込み時においてメモリセルMCのトンネル絶縁膜として機能する。ゲート絶縁膜20は、シリコン酸化膜、シリコン酸窒化膜、又は、高誘電率絶縁膜Highk膜の少なくとも1つを含む単層膜又は多層膜から形成される。電荷蓄積層21は、ゲート絶縁膜トンネル絶縁膜20上に設けられている。電荷蓄積層21は、例えば、ポリシリコン層や電荷トラップ型の絶縁膜から形成される。以下において、ポリシリコン層から形成される電荷蓄積層21のことを、浮遊ゲート電極21とよぶ。チャネル幅方向に隣接するメモリセルMCにおいて、各メモリセルMCの浮遊ゲート電極21は、素子分離領域STI内に埋め込まれた素子分離絶縁膜19によって、電気的に分離されている。メモリセルアレイ2内において、素子分離絶縁膜19の上面は、半導体基板10の表面に対して垂直方向において、浮遊ゲート電極21の上面よりも、半導体基板10の底部側へ後退されている。これによって、浮遊ゲート電極21は、浮遊ゲート電極21の上部側の側面の一部が、素子分離絶縁膜19と接触しない構造になる。素子分離絶縁膜19の上面は、ほぼ平坦である。ゲート間絶縁膜22は、浮遊ゲート電極21上に設けられている。ゲート間絶縁膜22は、例えば、シリコン酸化膜、シリコン酸窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造例えば、ONO膜や、高誘電率絶縁膜から形成される。ゲート間絶縁膜22は、それらの膜を用いた単層膜でもよいし、多層膜でもよい。制御ゲート電極23は、ゲート間絶縁膜22を介して、浮遊ゲート電極21上に、積層されている。制御ゲート電極23は、浮遊ゲート電極21の上面及び浮遊ゲート電極21のチャネル幅方向の側面に対向している。制御ゲート電極23が、浮遊ゲート電極21の上面に加えて、浮遊ゲート電極21の側面を覆うことによって、メモリセルMCの制御ゲート電極23と浮遊ゲート電極21との間のカップリング比が向上される。尚、素子分離領域内において、制御ゲート電極23は、ゲート間絶縁膜22を介して、素子分離絶縁膜19上に設けられている。制御ゲート電極23は、例えば、チャネル幅方向に延在し、チャネル幅方向に配列している複数のメモリセルMCに共有されている。制御ゲート電極23は、ワード線WLとして機能する。例えば、制御ゲート電極23は、導電性のポリシリコン層の単層構造でもよし、シリサイド層の単層構造もよいし、ポリシリコン層とシリサイド層との積層構造ポリサイド構造でもよい。尚、制御ゲート電極23は、金属層の単層構造、又は、金属層を含む多層構造でもよい。共通のアクティブ領域AA内の複数のメモリセルMCは、チャネル長方向に互いに隣接するメモリセル間でソース/ドレインを共有することによって電流経路が直列に接続されている。これによって、複数のメモリセルを含むNANDストリングが形成されている。例えば、p型ウェル領域12内に、メモリセルMCのソース/ドレインとしての拡散層ソース/ドレイン拡散層26が形成されている。拡散層26は、例えば、n型の不純物半導体層である。隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域となる。但し、メモリセルMCにおいて、ソース/ドレイン拡散層26は、形成されない場合もある。尚、メモリセルMCは、MONOS構造のゲート構造を有してもよい。この場合、電荷蓄積層21は、シリコン窒化膜のように、電子に対するトラップ準位を含む絶縁膜から形成される。絶縁体22は、ブロック絶縁膜とよばれる。セレクトトランジスタST1,ST2は、メモリセルユニットMUに対応するアクティブ領域AAの一端及び他端に設けられている。メモリセルユニットMU内の2つのセレクトトランジスタSTのゲート構造は、実質的に同じである。そのため、図2及び図3において、NANDストリングのドレイン側のセレクトトランジスタST1のみを図示し、NANDストリングのソース側のセレクトトランジスタの図示は省略する。以下では、ドレイン側及びソース側のセレクトトランジスタST1,ST2を区別しない場合には、セレクトトランジスタSTと表記する。セレクトトランジスタSTは、メモリセルMCと実質的に同時に形成される。セレクトトランジスタSTのゲート絶縁膜20Aは、ウェル領域12の表面上に設けられている。ゲート絶縁膜20Aは、メモリセルMCのトンネル絶縁膜20と同時に形成される。この場合、ゲート絶縁膜20Aは、トンネル絶縁膜20と同じ材料から形成され、トンネル絶縁膜20と同じ膜厚を有する。セレクトトランジスタSTのゲート電極は、下部電極21Aと上部電極層23Aとを含む積層ゲート構造を有している。ゲート絶縁膜20A上には、セレクトトランジスタSTの下部電極層21Aが設けられている。下部電極層21Aは、浮遊ゲート電極21と同時に形成される。それゆえ、下部電極層21Aは、浮遊ゲート電極21と同じ材料ポリシリコンから形成され、浮遊ゲート電極21と同じ膜厚を有する。下部電極層21A上に、開口部OPを有する絶縁体22Aが、設けられている。絶縁体22Aは、ゲート間絶縁膜22と同じ材料から形成され、ゲート間絶縁膜22と実質的に同じ膜厚を有する。以下では、セレクトトランジスタSTの積層された電極層間の絶縁体ゲート間絶縁膜22A内に開口部OPを形成する工程を、EI工程とよぶ。また、EI工程によって形成される開口部OPが設けられる領域EAのことを、EI領域とよぶ。例えば、EI工程によって、開口部OPの形成位置に対応するように、下部電極層21Aがエッチングされ、下部電極層21Aの上面が窪む。この場合、下部電極層21Aの断面形状は、凹型形状になる。セレクトトランジスタSTの上部電極層23Aは、絶縁体22A上に設けられ、絶縁体22Aを挟んで、下部電極層21A上に積層されている。上部電極層23Aは、絶縁体22Aの開口部OPを介して、下部電極層2Aに電気的に接続されている。上部電極層23Aは、制御ゲート電極23と実質的に同時に形成される。上部電極層23Aは、制御ゲート電極23と同じ材料から形成され、制御ゲート電極23と実質的に同じ膜厚を有する。セレクトトランジスタSTの上部電極層23Aは、チャネル幅方向に延在し、チャネル幅方向に配列している複数のセレクトトランジスタに共有されている。上部電極層23Aは、セレクトゲート線として機能する。ウェル領域12内において、セレクトトランジスタSTのソース/ドレインとしての拡散層26Aが、設けられている。セレクトトランジスタSTの2つの拡散層26Aのうち、一方の拡散層26は、NANDストリングの終端のメモリセルMCのソース/ドレインと共有される。これによって、セレクトトランジスタSTが、NANDストリングの電流経路に直列に接続され、メモリセルユニットが形成される。また、各セレクトトランジスタSTの2つの拡散層26Aのうち、他方の拡散層26Aは、コンタクトプラグCPに接続される。このコンタクトプラグCP1を介して、メモリセルユニットMUの一端は、ビット線BLに接続され、メモリセルユニットのMUの他端は、ソース線SLに接続される。半導体基板10上には、メモリセルMC及びセレクトトランジスタSTを覆うように、層間絶縁膜80,81が設けられている。層間絶縁膜80,81は、例えば、シリコン酸化膜である。コンタクトプラグCP1は、層間絶縁膜80内に形成されたコンタクトホール内に形成される。コンタクトプラグCP1は、セレクトトランジスタSTのソース/ドレイン拡散層26Aの上面に接触する。層間絶縁膜80上及びコンタクトプラグCP1上には、金属層M0が設けられている。金属層M0は、コンタクトプラグCP1に電気的に接続されている。コンタクトプラグCP1が、メモリセルユニットMUのドレイン側のセレクトトランジスタSTに接続されている場合、ビアプラグVPが、金属層M0に接続される。ビアプラグVPは、層間絶縁膜81内のコンタクトホールに、埋め込まれる。チャネル長方向に延在するビット線BLが、層間絶縁膜81上及びビアプラグVP上に設けられている。ビット線BLは、ビアプラグVP、金属層中間金属層M0及びコンタクトプラグCPを介して、ドレイン側のセレクトトランジスタST1に接続されている。メモリセルユニットMUのソース側において、ソース側のセレクトトランジスタ図示せずは、層間絶縁膜80内に埋め込まれたコンタクトプラグ図示せずに接続され、そのコンタクトプラグは、中間金属層M0と同じ配線レベルの金属層に接続されている。その金属層が、ソース線として機能し、チャネル幅方向に延在する。本実施形態において、配線レベルとは、半導体基板の表面を基準とした基板表面に対して垂直方向の位置高さを示している。チャネル長方向に配列された2つのメモリセルユニットにおいて、2つのドレイン側セレクトトランジスタST1が、コンタクトプラグCP1を挟んでチャネル長方向に対向するように、メモリセルユニットMUがアクティブ領域AA上にそれぞれ形成される。2つのドレイン側セレクトトランジスタST1が、プラグCP1,VP及び金属層M0,M1を共有する。また、ソース側セレクトトランジスタST2においても、コンタクトプラグを挟んでチャネル長方向に対向する2つのセレクトトランジスタST2が、プラグ及び金属層を共有する。セレクトトランジスタSTのゲート構造は、上部電極層23Aが、絶縁体22Aに形成された開口部OPを貫通して下部電極層21Aに接触する点が、メモリセルMCのゲート構造と相違する。これによって、セレクトトランジスタSTにおいて、上部電極層SGは、下部電極層21Aに電気的に接続されている。例えば、セレクトトランジスタSTのチャネル長は、メモリセルMCのチャネル長よりも大きい。図2、図4及び図5を用いて、周辺トランジスタの構造について、説明する。上述のように、周辺回路は、周辺トランジスタとして、低耐圧トランジスタLT及び高耐圧トランジスタHTを含んでいる。周辺トランジスタは、エンハンスメント型でもよいし、デプレッション型でもよい。例えば、エンハンスメント型の周辺トランジスタにおいて、低耐圧トランジスタLTは、絶対値で0Vから7V程度のしきい値電圧で駆動し、高耐圧トランジスタHTは、絶対値で10Vから30V程度のしきい値電圧で駆動する。周辺トランジスタLT,HTは、セレクトトランジスタSTと類似したゲート構造を有する。図2のb、図4のa及び図4のbに示されるように、低耐圧トランジスタLTは、素子分離領域STILによって定義されたアクティブ領域AAL内に、設けられている。四角形状の平面形状のアクティブ領域AALは、素子分離領域STILに取り囲まれている。また、図2のc、図5のa及び図5のbに示されるように、高耐圧トランジスタHTは、素子分離領域STIHによって定義されたアクティブ領域AAH内に、設けられている。四角形状の平面形状のアクティブ領域AAHは、素子分離領域STIHに取り囲まれている。低耐圧トランジスタLTが設けられるアクティブ領域AAL内には、ウェル領域12Lが設けられている。低耐圧トランジスタLTがnチャネル型であるかpチャネル型であるかに応じて、ウェル領域12Lの導電型は、p型かn型のいずれか一方に設定される。例えば、高耐圧トランジスタHTが設けられるアクティブ領域AAH内には、ウェル領域が設けられていない。アクティブ領域AAHは、導電性を付与するための不純物をほとんど含まない真性領域である。但し、高耐圧トランジスタHTのアクティブ領域AAH内に、メモリセルアレイ2内や低耐圧トランジスタ形成領域LA内のウェル領域12,12Lの不純物濃度よりも低い不純物濃度のウェル領域が、設けられてもよい。低耐圧及び高耐圧トランジスタLT,HTのゲート絶縁膜20L,20Hは、アクティブ領域ウェル領域AAL,AAHの表面上に、設けられている。低耐圧トランジスタLTのゲート絶縁膜20Lは、例えば、メモリセルMC及びセレクトトランジスタSTのゲート絶縁膜20,20Aと実質的に同時に形成される。この場合、低耐圧トランジスタLTのゲート絶縁膜20Lは、メモリセルMC及びセレクトトランジスタSTのゲート絶縁膜20,20Aと同じ材料から形成され、ゲート絶縁膜20,20Aと同じ膜厚を有する。高耐圧トランジスタHTのゲート絶縁膜20Hは、メモリセルMC、セレクトトランジスタST及び低耐圧トランジスタLTのゲート絶縁膜20,20A,20Lより厚い膜厚を有する。これによって、高耐圧トランジスタHTは、他のトランジスタMC,ST,LTに比較して高い絶縁耐圧が、確保される。高耐圧トランジスタHTのゲート絶縁膜20Hは、メモリセルMC、セレクトトランジスタST又は低耐圧トランジスタLTのゲート絶縁膜20,20A,20Lと、異なる工程で形成される。高耐圧トランジスタHTのゲート絶縁膜20Hは、他のトランジスタMC,ST,LTのゲート絶縁膜20,20A,20Lと異なる材料から形成されてもよい。尚、低耐圧トランジスタLTのゲート絶縁膜20Lの膜厚は、メモリセルMC及びセレクトトランジスタSTのゲート絶縁膜20,20Aの膜厚より厚くてもよい。低耐圧トランジスタLTのゲート絶縁膜20Lの膜厚が、メモリセルMCのゲート絶縁膜20の膜厚より厚い場合、低耐圧トランジスタLTのゲート絶縁膜20Lは、メモリセルMCのゲート絶縁膜20と異なる工程で形成される。また、低耐圧トランジスタLTのゲート絶縁膜20Lの材料は、メモリセルMC及びセレクトトランジスタSTのゲート絶縁膜20,20Aと異なる材料でもよい。例えば、低耐圧トランジスタLTのゲート絶縁膜20Lの膜厚は、5nmから10nm程度に設定され、高耐圧トランジスタHTのゲート絶縁膜20Hの膜厚は、30nmから100nm程度に設定されている。低耐圧/高耐圧トランジスタLT,HTのゲート電極LG,HGは、ゲート絶縁膜20L,20H上に、それぞれ設けられている。低耐圧/高耐圧トランジスタLT,HTのゲート電極LG,HGは、セレクトトランジスタSTと同様に、下部電極層21L,21Hと上部電極層23L,23Hとが、開口部OPを有する絶縁体22L,22Hを挟んで積層されたゲート構造を有している。低耐圧/高耐圧トランジスタLT,HTのゲート電極LG,HGの下部電極層21L,21Hは、ゲート絶縁膜20L,20H上に、それぞれ設けられている。下部電極層21L,21Hは、メモリセルMCの電荷蓄積層21と同じ構成膜厚、材料を有する。メモリセルMCが浮遊ゲート電極を電荷蓄積層21として用いている場合、下部電極層21L,21Hには、ポリシリコン層が用いられる。例えば、低耐圧/高耐圧トランジスタLT,HTのゲート電極LG,HGにおいて、チャネル幅方向における下部電極層21Hの側面は、素子分離絶縁膜19X,19Zの側面に接触している。低耐圧/高耐圧トランジスタLT,HTの下部電極層21L,21H上に、開口部OPを有する絶縁体22L,22Hが設けられている。絶縁体22L,22Hには、メモリセルMCの絶縁体ゲート間絶縁膜、ブロック絶縁膜22と同じ構成膜厚、材料の膜が、用いられている。絶縁体22L,22Hの開口部OPは、EI工程によって形成される。低耐圧/高耐圧トランジスタLT,HTのゲート電極LG,HGの上部電極層23L,23Hは、絶縁体22L,22Hを介して、下部電極層21L,21H上に積層されている。上部電極層23L,23Hの一部分が、開口部OPを貫通して、下部電極層21L,21Hに接続されている。上部電極層23L,23Hは、メモリセルMCの制御ゲート電極23と同じ構成膜厚、材料を有する。上部電極層23L,23Hは、半導体層例えば、導電性ポリシリコン層の単層構造でもよいし、導電層例えば、シリサイド層又は金属層の単層構造でもよいし、半導体層と導電層との積層構造でもよい。尚、本実施形態において、周辺トランジスタLT,HTのゲート電極LG,HGにおいて、上部電極層23L,23Hと下部電極層21L,21Hとが、絶縁体22L,22Hの開口部を介して接続される構造が示されている。但し、周辺トランジスタLT,HTは、上部電極層と下部電極層とが絶縁体22L,22Hによって分割されない構造でもよい。つまり、周辺トランジスタLT,HTのゲート電極は、連続した1つの層から形成されてもよい。この場合、周辺トランジスタLT,HTのゲート電極は、ゲート間絶縁膜と同じ材料の絶縁体を含まない。また、周辺トランジスタLT,HTのゲート電極において、上部電極層と下部電極層との間の絶縁体22L,22Hは、開口部を有さなくともよい。図2、図4及び図5に示されるように、低耐圧/高耐圧トランジスタLT,HTの上部電極層23L,23Hは、トランジスタのチャネル幅方向においてアクティブ領域AAH内から素子分離領域STIH内に引き出されている。素子分離領域STIH内に引き出された上部電極層23L,23Hの部分は、絶縁体22L,22Hを挟んで、素子分離絶縁膜19X,19Zの上方に配置されている。素子分離絶縁膜19X,19Zの上方の上部電極層23L,23Hの部分のことを、ゲートフリンジ部とよぶ。ゲートフリンジ部は、トランジスタLT,HTのチャネル幅方向において、素子分離絶縁膜19X,19Z上に設けられている。ゲートフリンジ部とトランジスタのゲート電極LG,HGとは、1つの導電体として連続しており、ゲートフリンジ部は、ゲート電極HGと電気的に接続されている。高耐圧トランジスタHTは、高い絶縁耐圧を確保し、かつ、書き込み電圧のような高い電圧例えば、25Vをワード線WLに転送するために、セレクトトランジスタST及び低耐圧トランジスタLTより大きなゲート長チャネル長及びゲート幅チャネル幅を有する。拡散層26L,26Hが、低耐圧/高耐圧トランジスタLT,HTのソース及びドレインとして、アクティブ領域AAL,AAH内に、それぞれ設けられている。拡散層26Lの導電型は、低耐圧/高耐圧トランジスタLT,HTがpチャネル型であるかnチャネル型であるかに応じて、適宜設定される。拡散層26L,26Hに、コンタクトプラグCPP1L,CPP1Hが、それぞれ接続される。コンタクトプラグCPP1L,CPP1Hは、層間絶縁膜80内に形成されたコンタクトホール内に埋め込まれている。コンタクトプラグCPP1L,CPP1H上及び層間絶縁膜80上に、配線MP1L,MP1Hがそれぞれ設けられている。配線MP1L,MP1Hは、メモリセルアレイ2内の中間配線M0と同じ配線レベルに位置している。配線MP1L,MP1Hは、所定の回路を形成するために、ビアプラグ図示せずを介して、上層の配線レベルに設けられた配線図示せずに接続される。また、低耐圧/高耐圧トランジスタHG,LTのゲート電極LG,HGに、コンタクトプラグCPP2L,CPP2Hがそれぞれ接続されている。コンタクトプラグCPP2L,CPP2Hには、配線MP2L,MP2Hがそれぞれ接続されている。素子分離領域STIL,STIH内には、STI構造の素子分離溝が形成され、その溝内には、素子分離絶縁膜19X,19Zが設けられている。素子分離絶縁膜19X,19Zは、メモリセルアレイ2内の素子分離絶縁膜19と同じ材料が用いられている。例えば、素子分離絶縁膜19,19X,19Zには、粘性の高い材料が用いられている。本実施形態のフラッシュメモリにおいて、周辺トランジスタ形成領域LA,HAの素子分離領域STILは、2つの領域を含んでいる。図2のb及び図4に示されるように、低耐圧トランジスタ形成領域LAの素子分離領域STILは、2つのアクティブ領域AAL間に設けられている。素子分離領域STILは、2つのアクティブ領域AALを電気的に分離している。素子分離領域STILは、第1の領域SS1と第2の領域SS2とを含んでいる。第1の領域SS1は、素子分離領域STILの中央部に設けられている。第2の領域SS2は、アクティブ領域AALに隣接している。第2の領域SS2は、第1の領域SS1とアクティブ領域AALとの間に設けられている。素子分離領域STIL内において、第1の領域SS1は、素子分離領域STILの延在方向に交差する方向において、2つの第2の領域SS2に挟まれている。素子分離領域STIL内の第1及び第2の領域SS1,SS2内において、素子分離絶縁膜19Xとして絶縁膜アイソレーション膜ともよぶ190,195がそれぞれ設けられている。第1及び第2の領域SS1,SS2内のアイソレーション膜190,195の材料は、互いに同じ材料である。例えば、アイソレーション膜190,195の材料には、ポリシラザンなどの塗布法によって形成される絶縁体が用いられている。但し、TEOS膜などの他の絶縁体が、アイソレーション膜190,195及び素子分離絶縁膜に用いられてもよい。例えば、半導体基板10の表面に対して垂直方向膜の積層方向において、第1の領域SS1内の第1のアイソレーション膜第1の膜190の上面は、第2の領域SS2内の第2のアイソレーション膜第2の膜195の上面よりも、半導体基板10の底部側素子分離絶縁膜19Zの底部側へ後退している。半導体基板10の表面に対して垂直方向において、半導体基板10の表面を高さの基準として、第1のアイソレーション膜190の上面の高さは、第2のアイソレーション膜195の上面の高さよりも、低くなっている。アイソレーション膜190,195の上部の高さの違いに起因して、素子分離絶縁膜19Xの上面に段差が生じる。例えば、第1のアイソレーション膜中央部ともよぶ190の上面は、第1の領域SS1と第2の領域SS2の境界から第1の領域SS1の中央部に向かって、半導体基板10の底部側に段階的に下降傾斜している。第1のアイソレーション膜190の上部は、ゲートフリンジ部の底部よりも、半導体基板10の底部側に位置している。第1のアイソレーション膜190の上部は、下部電極層21Lの上部よりも、半導体基板10の底部側に位置している。第1のアイソレーション膜190の上面が半導体基板10の底部側へ後退していることによって、低耐圧トランジスタLTの素子分離絶縁膜19Zの上部に、溝窪みRC1が形成されている。溝19の深さは、第1の領域SS1と第2の領域SS2の境界から第2の領域の中央部に向かって、なだらかに変化し、第1の領域SS1の中央部近傍で、最も深くなっている。溝RC1の底部アイソレーション膜190の上面は湾曲し、所定の曲率を有している。溝RC1の断面形状は、半楕円形状を有している。例えば、半導体基板10の表面に対して垂直方向において、第1のアイソレーション膜190の上面の最深部溝RC1の最深部の位置は、トランジスタLTの下部電極層21Lの上部と底部との間に高さに位置している。尚、半導体基板10の表面に対して垂直方向において、第1のアイソレーション膜190の上面の最深部溝RC1の最深部の位置は、下部電極層21Lの底部よりも半導体基板10の底部側に位置していてもよいし、トランジスタLTのゲート絶縁膜20Lの底部よりも半導体基板10の底部側に位置してもよい。半導体基板10の表面に対して垂直方向において、第1のアイソレーション膜190の底部の位置は、第2のアイソレーション膜195の底部の位置と実質的に一致している。第2の領域SS2内の第2アイソレーション膜195は、アクティブ領域AALの側面に隣接している。第2のアイソレーション膜隣接部ともよぶ195の上面の高さは、例えば、半導体基板10の表面に対して平行方向において一定になっている。基板表面に対して垂直方向において、第2のアイソレーション膜195の上面の高さは、下部電極層21Lの上部とほぼ同じ位置に設定されている。第2のアイソレーション膜195は、アクティブ領域AALの側面及びチャネル幅方向におけるチャネル領域の側面を覆っている。また、第2のアイソレーション膜195は、チャネル幅方向において下部電極層21Lの側面を覆っている。第2のアイソレーション膜195の上面上には、ゲートフリンジ部が設けられている。第2のアイソレーション膜195の上面の一部ゲートフリンジ部に覆われていない部分は、層間絶縁膜80に接触している。但し、フラッシュメモリの製造工程中のエッチングによって、第2のアイソレーション膜195の上面も、ゲートフリンジ部に対して自己整合的に半導体基板10の底部側へ後退し、アクティブ領域AALに接するアイソレーション膜195の上面に、溝が形成される場合もある。この場合、第2のアイソレーション膜195の上部の溝の深さは、第1のアイソレーション膜190の上部の溝19の深さより、小さい。第1のアイソレーション膜190の膜厚平均値は、第2のアイソレーション膜195の膜厚よりも薄い。例えば、第1のアイソレーション膜190の幅は、第2のアイソレーション膜195の幅よりも大きい。本実施形態において、第1の領域SS1と第2の領域SS2との境界は、素子分離絶縁膜19Xの中央部のアイソレーション膜190の上面の落ち込みが開始する部分である。例えば、第1のアイソレーション膜190内の溝RC1内には、トランジスタLTのゲート電極LGの構成部材が設けられている。図4に示される例では、第1のアイソレーション膜190内の溝RC1内に、絶縁体22D及び導電体23Dが設けられている。溝RC1内の絶縁体22Dは、メモリセルMCのゲート間絶縁膜22と同じ材料を含む。溝RC1内の導電体23Dは、メモリセルMCの制御ゲート電極23と同じ材料を含む。溝RC1内の導電体23Dは、トランジスタLTのゲート電極LGから電気的に分離されている。絶縁体22D及び導電体23Dのことを、ダミー層とよぶ。ダミー層22D,23Dは、フラッシュメモリの動作に寄与する機能を有していない。ダミー層22D,23Dは、第1のアイソレーション膜190上に設けられていなくてもよい。第1のアイソレーション膜190上に、ダミー層22D,23Dが設けられない場合、層間絶縁膜80が、第1のアイソレーション膜190上に設けられる。例えば、素子分離絶縁膜19Xの溝RC1内に、層間絶縁膜80が埋め込まれ、アイソレーション膜190の上面は、層間絶縁膜80に接触する。例えば、高耐圧トランジスタ形成領域HA内の素子分離領域STIH内において、素子分離絶縁膜19Zが設けられている。素子分離絶縁膜19Zは溝を有さず、素子分離絶縁膜19Zの上面は、平坦になっている。例えば、素子分離絶縁膜19Zの上面は、層間絶縁膜80に接触している。半導体基板10の表面に対して垂直方向において、第2のアイソレーション膜195の上面の位置は、高耐圧トランジスタ形成領域HA内の素子分離絶縁膜19Zの上面の位置に、ほぼ一致している。尚、メモリセルアレイ2内、低耐圧トランジスタ形成領域LA内、及び、高耐圧トランジスタ形成領域HA内において、半導体基板表面に対して垂直方向における素子分離絶縁膜19,19X190,195,19Zの底部素子分離溝の底部は、実質的に同じ位置高さに設定されている。以上のように、本実施形態のフラッシュメモリにおいて、メモリセルアレイ2と同じ半導体基板内の周辺トランジスタ形成領域ここでは、低耐圧トランジスタ形成領域は、2つの領域SS1,SS2を含む素子分離領域STILによって、アクティブ領域が定義されている。その素子分離領域STILの素子分離絶縁膜19Xは、上面の位置高さが互いに異なる複数の絶縁膜アイソレーション膜190,195を含む。素子分離領域STILの中央部第1の領域SS1内の第1のアイソレーション膜195の上面は、その中央部SS1の第1のアイソレーション膜190とアクティブ領域AALとの間の領域SS2に設けられた第2のアイソレーション膜195の上面よりも半導体基板10の底部側に位置している。半導体基板10の表面を高さの基準として、素子分離領域STILの中央部の第1のアイソレーション膜195の上面は、アクティブ領域AALに隣接した第2のアイソレーション膜195の上面よりも低い位置に、配置されている。第1及び第2のアイソレーション膜190,195の底部の位置は、ほぼ一致している。素子分離領域STILの中央領域SS1の第1のアイソレーション膜190の膜厚は、アクティブ領域AALに隣接するアイソレーション膜195の膜厚より薄い。素子分離絶縁膜の応力が、アクティブ領域に印加されることによって、アクティブ領域内に結晶欠陥が生じる可能性がある。この結晶欠陥は、アクティブ領域間に埋め込まれる埋め込み材素子分離絶縁膜の総量体積や膜厚に依存して、発生する。本実施形態のように、素子分離領域STI内の素子分離絶縁膜19Xの上面の一部分が半導体基板10の底部側へ後退するように、素子分離絶縁膜としての絶縁体が素子分離絶縁溝内に設けられる。これによって、本実施形態のフラッシュメモリは、素子分離領域STIL内において素子分離絶縁膜の上面が平坦になるように絶縁体が素子分離溝内に満たされる場合に比較して、素子分離領域STIL内の素子分離絶縁膜の体積を減少できる。その結果として、周辺トランジスタ形成領域LAにおいて、アクティブ領域AALに印加される素子分離絶縁膜19Zからの応力圧縮応力が小さくなる。それゆえ、本実施形態のフラッシュメモリにおいて、素子分離絶縁膜からの応力に起因するアクティブ領域半導体領域AAL内の結晶欠陥の発生が、抑制される。したがって、本実施形態のフラッシュメモリは、例えば、電界効果トランジスタのジャンクションリークのような、結晶欠陥に起因した素子特性の劣化を、低減できる。また、アクティブ領域AALに隣接した第2のアイソレーション膜195の上面は、素子分離領域STILの中央部の第1のアイソレーション膜190とは異なって、半導体基板10の底部側へ後退されない。第2のアイソレーション膜195の上部上面の位置は、例えば、下部電極層21Lの上部の位置とほぼ一致している。このように、素子分離絶縁膜19Xにおいて、アクティブ領域AALに隣接するアイソレーション膜195の上面の高さが半導体基板10に後退しないことによって、チャネル領域及びソース/ドレイン領域に対する製造工程例えば、後工程中に生じる不純物イオンの吸出しや付き抜けを防止できる。その結果として、本実施形態のフラッシュメモリは、トランジスタの特性劣化を、抑制できる。後述のように、周辺トランジスタ形成領域LA,HAにおいて、素子分離絶縁膜19Xの中央部アイソレーション膜190の上面を、半導体基板10の底部側へ後退させる工程素子分離絶縁膜19X内に溝RC1を形成する工程は、フラッシュメモリの構成部材を加工するための工程と共通化される。それゆえ、本実施形態のフラッシュメモリは、その製造工程において、素子分離絶縁膜19X内の第1のアイソレーション膜190の上面の位置を、アクティブ領域AALに隣接する第2のアイソレーション膜195の上面の位置より低くするための工程を、別途に追加する必要はない。したがって、本実施形態のフラッシュメモリは、丈夫に段差を有する素子分離絶縁膜を形成するために、フラッシュメモリの製造工程が増加することはない。第1の領域SS1内の素子分離絶縁膜19Xに対するエッチングによって、素子分離絶縁膜19Xの体積が小さくされる。この場合、素子分離領域STILのレイアウトに沿って、素子分離絶縁膜19Xの上面をエッチングすればよい。それゆえ、本実施形態のフラッシュメモリは、比較的容易なレイアウト及び製造工程によって、素子分離絶縁膜19Xの体積を小さくできる。さらに、本実施形態のフラッシュメモリは、素子分離絶縁膜に対するエッチングによって、素子分離絶縁膜の体積が削減される。それゆえ、素子分離絶縁膜の体積の減少量を、エッチングによって調整できる。したがって、本実施形態のフラッシュメモリは、素子分離絶縁膜の体積の減少量の増大、素子分離絶縁膜による絶縁耐圧の確保、及び、素子間の電気的な分離を、両立できる。尚、本実施形態においては、低耐圧トランジスタ形成領域LAの素子分離領域STIL内に、上面の高さが互いに異なる第1及び第2のアイソレーション膜190,195が設けられている場合について述べた。しかし、高耐圧トランジスタ形成領域HAの素子分離領域STIH内に、第1及び第2のアイソレーション膜190,195が設けられてもよい。また、低耐圧トランジスタ形成領域LAと高耐圧トランジスタ形成領域HAとの両方において、素子分離領域STIL,STIH内に、第1及び第2のアイソレーション膜190,195が設けられてもよい。これらの場合においても、上述と同様の効果が得られる。以上のように、第1の実施形態の半導体メモリによれば、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、第1の実施形態の半導体メモリによれば、製造工程の増加無しに、動作特性の劣化を抑制できる。b製造方法図3乃至図15を用いて、第1の実施形態の半導体メモリの製造方法について、説明する。<製造方法1>図3乃至図13を参照して、本実施形態のフラッシュメモリの製造方法1について、説明する。図6及び図7を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図6は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図7は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図6のa及び図7のaは、メモリセルの断面工程図を示している。図6のb及び図7のbは、周辺トランジスタの断面工程図を示している。以下では、周辺トランジスタとして、低耐圧トランジスタを例示して、本実施形態のフラッシュメモリの製造方法について述べる。但し、本実施形態で述べる製造方法は、フラッシュメモリが含む低耐圧トランジスタに対する製造工程に限定されず、フラッシュメモリが含む高耐圧トランジスタに対する製造工程でもよい。図6及び図7に示されるように、メモリセルアレイ2及び低耐圧トランジスタ形成領域LAにおいて、例えば、イオン注入法によって、所定の不純物濃度のウェル領域12,12Lが、半導体基板1例えば、シリコン基板内に、それぞれ形成される。例えば、高耐圧トランジスタ形成領域内には、ウェル領域が形成されず、不純物をほとんど含まない真性領域が、高耐圧トランジスタ形成領域内に設けられる。又は、高耐圧トランジスタ形成領域のウェル領域の不純物濃度が、メモリセルアレイ2又は低耐圧トランジスタ形成領域LA内のウェル領域12,12Lの不純物濃度より低くなるように、高耐圧トランジスタ形成領域のウェル領域が形成される。高耐圧トランジスタ形成領域の半導体基板10表面上に、高耐圧トランジスタのゲート絶縁膜としてのシリコン酸化膜が、例えば、熱酸化法によって、形成される。この熱酸化工程によってメモリセルアレイ2内及び低耐圧トランジスタ形成領域LA内に形成された酸化膜は、フォトリソグラフィ技術及びRIEReactiveIonEtching法を用いて、除去される。メモリセルアレイ2及び低耐圧トランジスタ形成領域LAにおいて露出した半導体基板1表面上に、例えば、熱酸化処理によって、酸化膜20,20Lが、形成される。メモリセルアレイ2内に形成された酸化膜は、メモリセルのゲート絶縁膜トンネル絶縁膜20、セレクトトランジスタSTゲート絶縁膜20となる。低耐圧トランジスタ形成領域LA内に形成された酸化膜20Lは、低耐圧トランジスタのゲート絶縁膜20Lとなる。メモリセルアレイ2及び周辺トランジスタ形成領域LA内において、酸化膜20,20L上に、ポリシリコン層電荷蓄積層21Zが、例えば、CVDChemicalVaporDeposition法によって、堆積される。ポリシリコン層21Zは、メモリセルの浮遊ゲート電極、セレクトトランジスタST及び周辺トランジスタの下部電極層として用いられる。ポリシリコン層21Z上に、ハードマスクとしてのシリコン窒化膜90が、例えば、CVD法によって堆積される。シリコン窒化膜90は、リソグラフィー技術及びRIEReactiveIonEtching法によって、アクティブ領域の形状に対応するように、パターニングされる。そして、メモリセルアレイ2及び周辺トランジスタ形成領域LAにおいて、所定の形状にパターニングされたシリコン窒化膜90をマスクに用いて、ポリシリコン層21Z、酸化膜20,20L及び半導体基板10が、例えば、RIE法によって、順次エッチングされる。これによって、半導体基板10内に、トレンチ素子分離溝が形成される。メモリセルアレイ2内において、ライン状のアクティブ領域AAが形成される。アクティブ領域及び素子分離溝は、トランジスタのチャネル長方向カラム方向に延在する。アクティブ領域AA及び素子分離溝によって、メモリセルアレイ2内にラインアンドスペースのレイアウトが、半導体基板10内に形成される。周辺トランジスタ形成領域LA内において、素子分離絶縁溝が、アクティブ領域を取り囲むように形成される。それゆえ、周辺トランジスタ形成領域LA内において、矩形状のアクティブ領域AAL,AAHが、それぞれ形成される。例えば、低耐圧トランジスタ形成領域LAのアクティブ領域の面積は、高耐圧トランジスタ形成領域のアクティブ領域の面積より小さい。例えば、低耐圧トランジスタ形成領域LAの素子分離溝の幅は、高耐圧トランジスタ形成領域の素子分離溝の幅よりも小さい。素子分離溝によって露出した半導体基板アクティブ領域上に、自然酸化膜図示せず又は保護膜図示せずが形成される場合がある。尚、メモリセルアレイ2のアクティブ領域AAは、側壁転写プロセスによって、加工されてもよい。図8及び図9を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図8は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図9は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図8のa及び図9のaは、メモリセルアレイ2の断面工程図を示している。図8のb及び図9のbは、周辺トランジスタの断面工程図を示している。図8及び図9に示されるように、ポリシリコン層21Z上のシリコン窒化膜ハードマスクが除去された後、絶縁体例えば、シリコン酸化物が、例えば、塗布法又はCVD法によって、素子分離溝内及びポリシリコン膜21Z上に形成される。例えば、絶縁体には、粘性の高い材料例えば、ポリシラザンが用いられる。絶縁体の上面に対して、例えば、ポリシリコン層21Xの上面をストッパとして、エッチバック又はCMP法による平坦化処理が施される。これによって、STI構造の素子分離絶縁膜例えば、シリコン酸化膜19Zが、半導体基板10内の素子分離溝内に、形成される。ポリシリコン膜21Zの上面は、露出する。例えば、素子分離絶縁膜19Zの上面の高さは、ポリシリコン層21Zの上面の高さと、ほぼ一致している。図10及び図11を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図10は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図11は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図10のa及び図11のaは、メモリセルアレイ2の断面工程図を示している。図10のb及び図11のbは、周辺トランジスタの断面工程図を示している。図10及び図11に示されるように、絶縁体が素子分離溝内に埋め込まれた後、メモリセルアレイ2内の素子分離絶縁膜19の上部に対して、エッチバックが施される。エッチバックによって、メモリセルアレイ2内において、素子分離絶縁膜19の上部が、ポリシリコン層21Zの上部より、半導体基板10の底部側へ後退される。素子分離絶縁膜19の上部の高さは、ポリシリコン層21Zの上部の高さより低くなる。素子分離絶縁膜19の上部の高さは、ポリシリコン層21Zの底部の高さより高くなる。メモリセルアレイ2内において、チャネル幅方向ロウ方向、x方向におけるポリシリコン層21Zの側面が、露出する。本実施形態において、メモリセルアレイ2内の素子分離絶縁膜19の上面を後退させるためのエッチバック工程のことを、EB工程とよぶ。EB工程において、例えば、周辺回路領域のポリシリコン層21Z及び素子分離絶縁膜19Xは、マスク層例えば、レジストマスク91によって、覆われている。本実施形態において、低耐圧トランジスタ形成領域LA上のレジストマスク91内に、素子分離絶縁膜19Xの上部が露出するように、開口部が形成されている。レジストマスク91の開口部は、素子分離絶縁膜19Xのうちアクティブ領域AALに隣接する部分の上部がマスク91によって、覆われるように、フォトリソグラフィ技術によって形成されている。レジストマスク91の開口部は、素子分離絶縁膜19Xの上部の中央部を露出させるように、パターニングされている。素子分離領域の幅方向におけるレジストマスク91の開口部の寸法は、素子分離絶縁膜19Xの幅よりも小さく設定されている。EB工程において、低耐圧トランジスタ形成領域LA内の素子分離絶縁膜19Xの上面が、メモリセルアレイ2内の素子分離絶縁膜19の上面がエッチングされるのと同時に、パターニングされたレジストマスク91に基づいて、エッチングされる。それゆえ、図10及び図11に示されるように、レジストマスク91の開口部に対応するように、低耐圧トランジスタ形成領域LA内の素子分離絶縁膜19Xの上部に、溝RC1が形成される。素子分離絶縁膜19Xにおいて、アクティブ領域AALに隣接する部分195は、レジストマスク91に覆われている。それゆえ、アクティブ領域AALの側面に隣接する部分195の素子分離絶縁膜19Xの上面は、半導体基板10の底部側へ後退しない。その部分195の上面の高さは、ポリシリコン層21Zの上面の高さと実質的に同じになっている。開口部を介して露出する素子分離絶縁膜19Xの中央部190の上面は、半導体基板10の底部側へ後退する。中央部190の上面は、半導体基板10の底部側へ向かってなだらかに段階的に下降している。中央部190の上面がなだらかに変化するのは、素子分離領域の幅が、他の素子形成領域例えば、高耐圧トランジスタ形成領域における素子分離領域の幅に比較して、大きいからである。半導体基板10表面に対して垂直方向において、中央部190の上面の位置は、アクティブ領域AALに隣接する部分195の上面の位置よりも、半導体基板10側に設定されている。溝RC1の最深部における中央部190の上面の高さは、アクティブ領域AALに隣接する部分195の上面の高さよりも低い。例えば、溝RC1の最深部における中央部190の上面の高さは、ポリシリコン層21の上部と底部との間の高さに位置するように、素子分離絶縁膜19Xがエッチングされる。ただし、溝RC1の最深部における中央部190の上面の高さは、ポリシリコン層21Zの底部又はゲート絶縁膜20Lの底部の高さより、低くなるように、素子分離絶縁膜19Xの上面がエッチングされてもよい。このように、素子分離絶縁膜19Xが、上部の高さが互いに異なる第1及び第2アイソレーション膜中央部及び隣接部190,195を含むように、素子分離領域STIL内に形成される。第2のアイソレーション膜195は、素子分離領域STILのうちアクティブ領域AALに隣接した第2の領域SS2内に、形成されている。第1のアイソレーション膜190は、素子分離領域STILのうち中央領域SS1内に設けられている。第1の領域SS1は、2つのアクティブ領域間の素子分離領域STILの幅方向において、2つの第2の領域SS2に挟まれている。第1の領域SS1と第2の領域SS2との境界は、素子分離絶縁膜19Xの中央部のアイソレーション膜190の上面の落ち込みが開始する部分である。このように、素子分離領域内の中央部のアイソレーション膜19Xの上面がエッチングされることによって、素子分離絶縁膜19Xの体積は、減少する。その結果として、アクティブ領域AALに印加される素子分離絶縁膜19Xの応力を、緩和できる。例えば、周辺回路領域のうち高耐圧トランジスタ形成領域の素子分離領域及びアクティブ領域の上面は、レジストマスク91によって覆われている。この場合、高耐圧トランジスタ形成領域内の素子分離絶縁膜19Zの上面は、エッチングされず、半導体基板10の底部側へ後退しない。但し、低耐圧トランジスタ形成領域LAに対するエッチングと同様に、高耐圧トランジスタ形成領域内の素子分離絶縁膜に対しても、エッチングを施し、上面の高さが互いに異なる第1及び第2アイソレーション膜190,195を、高耐圧トランジスタ形成領域内の素子分離領域内に形成してもよい。図12及び図13を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図12は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図13は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図12のa及び図13のaは、メモリセルアレイの断面工程図を示している。図13のb及び図13のbは、低耐圧トランジスタの断面工程図を示している。メモリセルアレイ2及び周辺トランジスタ形成領域LA内において、メモリセルのゲート間絶縁膜を形成するための絶縁体22Zが、例えば、CVD法によって、ポリシリコン層21Z及び素子分離絶縁膜19,19X上に、形成される。絶縁体22Zは、シリコン酸化膜、シリコン酸化膜とシリコン窒化膜とを含む多層膜、高誘電率絶縁膜highk膜の単層膜、又は、高誘電率絶縁膜を含む多層膜のいずれか1つからなる。図13のaに示されるように、メモリセルアレイ2内において、絶縁体22Zは、ポリシリコン層21Zの上面だけでなく、ポリシリコン層21Zの側面上に、設けられている。図13のbに示されるように、低耐圧トランジスタ形成領域LA内において、絶縁体22Zは、素子分離絶縁膜19Xの溝RC1の形状に沿って、素子分離絶縁膜19Xが含むアイソレーション膜190,195の上面上に、堆積される。セレクトトランジスタ及び周辺トランジスタの形成領域において、絶縁体22Z内に開口部を形成するためのエッチング工程EI工程とよぶが実行される。これによって、セレクトトランジスタ及び周辺トランジスタの形成領域において、開口部OPが絶縁体22Z内に形成される。形成された開口部OPを介して、絶縁体22Zの下方のポリシリコン層21Zの上面が露出する。絶縁体22Z上に、導電層23Zが、例えば、CVD法によって、形成される。導電層23Xは、メモリセルの制御ゲート電極及び各トランジスタのゲート電極の上部電極層として、用いられる。導電層23Zは、絶縁体22Zの開口部OPを介して、下層のポリシリコン層21Zに接触する。例えば、図13のbに示されるように、低耐圧トランジスタ形成領域LA内において、素子分離絶縁膜19Xの溝RC1内に、導電層23Zが満たされる。この後、導電層23Z上にマスク層図示せずが堆積される。フォトリソグラフィ技術及びRIE法によって、所定のゲートパターンに対応するように、マスク層が、パターニングされる。パターニングされたマスク層に基づいて、各トランジスタのゲート電極を形成するための各層21Z,22Z,23Zが、RIE法を用いて、ゲート加工される。導電層23Z、絶縁体ゲート間絶縁膜22Z及びポリシリコン層21Zが、順次、エッチングされる。尚、メモリセルアレイ2内の積層体は、側壁転写プロセスによって、加工されてもよい。これによって、図3乃至図5に示されるように、メモリセルアレイ、低耐圧トランジスタ領域及び高耐圧トランジスタ領域内のそれぞれにおいて、所定のゲートパターンを有するゲート電極21,23,21A,23A,LG,HGが、形成される。メモリセルアレイ2内において、メモリセルMC及びセレクトトランジスタSTのゲート電極21,23,21A,23A,は、ラインアンドスペースのレイアウトを有するように、形成されている。周辺トランジスタ形成領域HA,LA内において、トランジスタHT,LTのゲート電極HG,LGは、トランジスタのチャネル幅方向において互い対向する素子分離絶縁膜19X,19Zにまたがるように、形成されている。それゆえ、高耐圧及び低耐圧トランジスタHT,LTのゲート電極HG,LGの一端及び他端としてのゲートフリンジ部が、素子分離絶縁膜15H,15L上に設けられている。形成されたゲート電極21,23,21A,23A,LG,HGをマスクに用いて、半導体基板10内に、ソース/ドレインとしての拡散層26,26A,26L,26Hが、それぞれ形成される。例えば、各トランジスタMC,ST,HT,LTのゲート電極HG,LGの側面上に、側壁絶縁膜図示せずが形成される。ゲート電極21,23,21A,23A,LG,HG上のマスク層が除去された後、ゲート電極21,23,HG,LG上を覆うように、層間絶縁膜80が、半導体基板10上に堆積される。例えば、上部電極層23,23A,23L,23Hの上面が露出するように、層間絶縁膜80の上部が、除去される。露出したゲート電極の上面に、金属膜が堆積され、ゲート電極の上面と金属膜とに対するシリサイド処理が施される。これによって、金属膜とゲート電極の上面のポリシリコン層とが化学反応シリサイド反応し、シリサイド層が形成される。そして、コンタクトプラグCP1,CPP1L,CPP2L,CPP1H,CPP2Hが、拡散層26,26A,26L,26H及びゲート電極23,23A,LG,HGに接続されるように、層間絶縁膜80内に形成されたコンタクトホール内に埋め込まれる。さらに、多層配線技術によって、層間絶縁膜80,81、配線M0,MP1L,MP2L,MP1H,MP2H、ビアプラグVP及びビット線BLが順次形成される。以上の製造工程によって、本実施形態のフラッシュメモリが形成される。尚、図3乃至図13においては、低耐圧トランジスタ形成領域LAを例示して、周辺トランジスタのアクティブ領域を取り囲む素子分離絶縁膜の形成工程について述べた。但し、図3乃至図13に示される形成工程は、高耐圧トランジスタ形成領域のアクティブ領域を取り囲む素子分離絶縁膜の形成工程にも、適用できる。周辺トランジスタが、pチャネル型であっても、nチャネル型であっても、上述の製造工程と実質的に同じ工程で、形成できる。また、周辺トランジスタが、エンハンスメント型であっても、デプレッション型であっても、上述の製造工程と実質的に同じ工程で、形成できる。本実施形態の半導体メモリ例えば、フラッシュメモリの製造方法において、メモリセルアレイと同じ半導体基板10内に、周辺トランジスタ形成領域が形成される。本実施形態において、周辺トランジスタ形成領域のアクティブ領域AALを定義する素子分離領域STIL内に、上面の位置高さが互いに異なる複数の絶縁膜アイソレーション膜190,195を含む素子分離絶縁膜19Xが、形成される。半導体基板10の表面を高さの基準として、素子分離領域STILの中央部第1の領域SS1内のアイソレーション膜190の上面が、アクティブ領域AALに隣接する領域SS2に設けられた第2のアイソレーション膜195の上面よりも低い位置になるように、素子分離絶縁膜19Xが形成される。このように、本実施形態のフラッシュメモリの製造方法において、素子分離領域STI内の素子分離絶縁膜19Xの上面の一部分が半導体基板10の底部側へ後退するように、素子分離絶縁膜19Xが含んでいるアイソレーション膜190が、素子分離絶縁溝内に形成される。これによって、素子分離領域STIL内において素子分離絶縁膜の上面が平坦になるように絶縁体が素子分離溝内を満たす場合に比較して、素子分離領域STIL内の素子分離絶縁膜19Xの体積を減少できる。その結果として、周辺トランジスタ形成領域LAにおいて、アクティブ領域AALに印加される素子分離絶縁膜19Xからの応力が小さくなる。それゆえ、アクティブ領域AALにおける応力に起因する結晶欠陥の発生が、低減される。したがって、本実施形態のフラッシュメモリの製造方法によれば、例えば、電界効果トランジスタのジャンクションリークのような、結晶欠陥に起因した素子特性の劣化を低減できる半導体回路例えば、メモリを、形成できる。また、アクティブ領域AALに隣接した第2のアイソレーション膜195の上面は、素子分離領域の中央部の第1のアイソレーション膜190とは異なって、半導体基板10の底部側へ後退されない。例えば、半導体基板10表面に対して垂直方向において、第2のアイソレーション膜195の上面の位置は、下部電極層21Lの上面の位置とほぼ一致している。このように、本実施形態のフラッシュメモリの製造方法において、素子分離絶縁膜19Xが含んでいるアクティブ領域AALに隣接したアイソレーション膜絶縁体195が、アクティブ領域AALの側面を覆っていることによって、チャネル領域及びソース/ドレイン領域に対して製造工程例えば、後工程中に生じる不純物イオンの吸出しや付き抜けを防止できる。その結果として、本実施形態のフラッシュメモリの製造方法によれば、トランジスタの特性劣化を抑制したメモリを形成できる。周辺トランジスタ形成領域ここでは、低耐圧トランジスタ形成領域LA内において、素子分離絶縁膜19Xの中央部アイソレーション膜190の上面を半導体基板側へ後退させる工程素子分離絶縁膜19X内に溝RC1を形成する工程は、フラッシュメモリの構成部材を加工するための工程と共通化される。本例では、アイソレーション膜190の上面をアクティブ領域AALに接するアイソレーション膜195の上面よりも半導体基板の底部側へ後退させる工程は、メモリセルアレイ2内の素子分離絶縁膜19の上面を電荷蓄積層の上面よりも半導体基板10の底部側へ後退させる工程と共通化されている。それゆえ、本実施形態のフラッシュメモリの製造方法によれば、素子分離絶縁膜19X内の第1のアイソレーション膜190の上面の位置を第2のアイソレーション膜195の上面の位置より低くするための工程を、別途に追加する必要はない。したがって、本実施形態のフラッシュメモリの製造方法は、フラッシュメモリの製造工程が増加することはない。本実施形態のフラッシュメモリの製造方法において、第1の領域SS1内の素子分離絶縁膜19Xに対するエッチングによって、素子分離絶縁膜19Xの体積が小さくされる。この場合、素子分離領域STILのレイアウトに沿って、素子分離絶縁膜19Xの上面をエッチングすればよい。それゆえ、本実施形態のフラッシュメモリの製造方法は、比較的容易なレイアウトに基づいて、素子分離絶縁膜19Xの体積を小さくできる。さらに、本実施形態のフラッシュメモリの製造方法は、素子分離絶縁膜に対するエッチングによって、素子分離絶縁膜の体積を削減する。それゆえ、素子分離絶縁膜の体積の減少量を、エッチングによって調整できる。したがって、本実施形態のフラッシュメモリは、素子分離絶縁膜の体積の減少量の増大、素子分離絶縁膜による絶縁耐圧の確保、及び、素子間の電気的な分離を、両立できる。以上のように、第1の実施形態の半導体メモリの製造方法1によれば、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる半導体メモリを形成できる。また、第1の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制した半導体メモリを提供できる。<製造方法2>図14及び図15を用いて、第1の実施形態の半導体メモリの製造方法2について、説明する。尚、ここで述べる製造方法2において、上述の製造方法1と同じ工程に関しては、詳細な説明及び図示を省略する。上述の製造方法1において、周辺トランジスタ形成領域例えば、低耐圧トランジスタ形成領域LAの素子分離絶縁膜19Xが含む第1のアイソレーション膜190の上面は、メモリセルアレイ2内の素子分離絶縁膜19の上面に対するエッチバック工程EB工程と共通の工程で、半導体基板10の底部側へ後退された。しかし、以下のように、低耐圧トランジスタ形成領域LAにおける下部電極層21Zと上部電極層23Zとの間の絶縁体22Zに開口部OPを形成するエッチング工程EI工程と共通の工程によって、素子分離絶縁膜19Xが含む第1のアイソレーション膜190の上面は、半導体基板10の底部側へ後退されてもよい。図14を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図14は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図14のaは、メモリセルアレイの断面工程図を示している。図14のbは、周辺トランジスタここでは、低耐圧トランジスタの断面工程図を示している。図14に示されるように、図6乃至図9に示される工程と実質的に同じ工程によって、ゲート絶縁膜20,20L、ポリシリコン層電荷蓄積層21Zが、半導体基板10上に形成される。素子分離溝が、フォトリソグラフィ技術及びRIE法を用いて、半導体基板10内に形成される。その素子分離溝内に、絶縁体19,19Zが充填される。ポリシリコン層の上面を覆う絶縁体が除去された後、低耐圧トランジスタ形成領域LA内のポリシリコン層21Zの上面上及び素子分離絶縁膜19Zの上面上に、マスク層例えば、レジストマスクが、形成される。メモリセルアレイ2の上面は、レジストマスクに覆われずに、素子分離絶縁膜19の上面が露出される。低耐圧トランジスタ形成領域LAを覆うマスク層が形成された後、EB工程が実行される。EB工程によって、メモリセルアレイ2内の素子分離絶縁膜19の上面が、選択的にエッチングされる。これによって、素子分離絶縁膜19の上面は、ポリシリコン層21Zの上面よりも半導体基板10の底部側へ後退する。このとき、低耐圧トランジスタ形成領域LA内の素子分離絶縁膜19Zの上面は、マスク層によって覆われているため、低耐圧トランジスタ形成領域LA内の素子分離絶縁膜19Zの上面は、EB工程によって、半導体基板10の底部側へ後退しない。マスク層が除去された後、ゲート間絶縁膜としての絶縁体22Zが、ポリシリコン層21Z及び素子分離絶縁膜19,19Z上に、堆積される。上記のように、低耐圧トランジスタ形成領域LA内の素子分離絶縁膜19Zの上面は、EB工程によって、エッチングされない。それゆえ、図14のbに示されるように、低耐圧トランジスタ形成領域LA内において、ほぼ平坦な上面の素子分離絶縁膜19Z上に、絶縁体22Zが、堆積される。制御ゲート電極及び上部電極層の構成部材の一部としての導電層25Zが、例えば、CVD法によって、絶縁体22Z上に、堆積される。導電層25Z上に、マスク層例えば、シリコン窒化膜95が堆積される。図15を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図15は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図15のaは、メモリセルアレイの断面工程図を示している。図15のbは、低耐圧トランジスタの断面工程図を示している。図15に示されるように、セレクトトランジスタ及び周辺トランジスタの形成領域内において、絶縁体22Z内に開口部を形成するために、マスク層95の所定の位置に、開口部が形成される。開口部を有するマスク層95に基づいて、導電層25Z及び絶縁体22Zが、EI工程によって、エッチングされる。この際、図15のbに示されるように、低耐圧トランジスタ形成領域LA内の素子分離絶縁膜19X上方において、開口部が、マスク層95内に形成される。開口部の幅は、素子分離絶縁膜の幅より小さく設定されている。マスク層95の開口部が素子分離絶縁膜19Xの中央部190の上方に形成され、素子分離絶縁膜19Xのアクティブ領域AALに隣接する部分195の上方は、マスク層95によって覆われている。それゆえ、EI工程によって、素子分離絶縁膜19X上の導電層及び絶縁体が除去され、素子分離絶縁膜19Xの露出部分は、エッチングされる。これによって、マスク層95の開口部の位置に対応する素子分離絶縁膜19Xの部分190は、マスク層95に覆われている素子分離絶縁膜19Xの部分195よりも、半導体基板10の底部側へ後退する。これによって、素子分離領域の中央部190の上面の高さがアクティブ領域に隣接する部分195の上面の高さより低くなっている素子分離絶縁膜19Xを、低耐圧トランジスタ形成領域LA内の素子分離領域STIL内に、形成できる。素子分離絶縁膜19Xの中央部190の上面がエッチングされることによって、素子分離絶縁膜19Xの体積は、減少する。マスク層95が除去された後、制御ゲート電極及び上部電極層の構成部材の一部としての導電層が、導電層25Z上、ポリシリコン層21Z上、素子分離絶縁膜19X上に堆積される。そして、製造方法1で述べた工程と実質的に同様の工程によって、ゲート加工が実行され、メモリセル及びトランジスタのゲート電極が形成される。形成されたゲート電極に対して自己整合的に、ソース/ドレイン拡散層が、半導体基板10内に形成される。そして、層間絶縁膜、プラグ及び配線が、多層配線技術によって形成される。以上の工程によって、本実施形態のフラッシュメモリが形成される。このように、図14及び図15に示されるフラッシュメモリの製造方法2においても、メモリセル及び周辺トランジスタの形成工程と共通の工程によって、素子分離絶縁膜19Xの体積を減少でき、アクティブ領域AALに印加される素子分離絶縁膜19Xに起因する応力を、低減できる。それゆえ、その応力に起因して、アクティブ領域AAL内に結晶欠陥が発生するのを、抑制できる。また、上述のように、アクティブ領域AALに隣接する素子分離絶縁膜の部分195は、エッチングされずに、その部分195の上面はポリシリコン層浮遊ゲート電極及び下部電極層の上面と実質的に同じ高さに、維持される。それゆえ、アクティブ領域AALにおける不純物イオンの吸出しや付きぬけを防止できる。以上のように、本実施形態のフラッシュメモリの製造方法2によれば、上述の製造方法1と同様の効果が得られる。以上のように、本実施形態のフラッシュメモリの製造方法2によれば、上述の製造方法1と同様の効果が得られる。したがって、第1の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制した半導体メモリを提供できる。2第2の実施形態図16を参照して、第2の実施形態の半導体メモリについて、説明する。ここでは、第1の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。メモリセル及びセレクトトランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。図16は、第2の実施形態のフラッシュメモリの構造を説明するための図である。図16のaは、本実施形態のフラッシュメモリが含んでいる周辺トランジスタ例えば、低耐圧トランジスタのチャネル長方向に沿う断面を示す図である。図16のbは、本実施形態のフラッシュメモリが含んでいる周辺トランジスタのチャネル幅方向に沿う断面を示す図である。図16に示されるように、素子分離絶縁膜19Xの第1のアイソレーション膜190と第2のアイソレーション195との境界において、第1のアイソレーション膜190の上面の高さが、急峻に鋭角的に、又は、ほぼ垂直に変化してもよい。この場合、素子分離絶縁膜19Xの溝RC2の断面形状は、矩形状になっている。例えば、矩形状の溝RC2内に、ダミー層22D,23Dが、設けられている。溝RC2内において、ダミー層の絶縁体22Dは、凹型の断面形状を有し、ダミー層の導電体23Dは、矩形状の断面形状又は下向きに凸型の断面形状を有している。この場合のように、素子分離領域の中央部のアイソレーション膜190の上面の高さとアクティブ領域SSLに隣接するアイソレーション膜195の上面の高さとが急峻に変化する場合おいても、第1の実施形態と同様に、素子分離絶縁膜19の体積を小さくできる。それゆえ、素子分離絶縁膜19Xの応力に起因してアクティブ領域AAL内に結晶欠陥が生じるのを低減できる。また、アイソレーション膜195が、下部電極層21L及びアクティブ領域AALの側面を覆っていることにより、アクティブ領域AALに対する不純物イオンの吸出しや付き抜けを防止できる。例えば、本実施形態のフラッシュメモリにおいて、互いに隣接するアイソレーション膜190,195の上面の高さを急峻に変化させるために、製造工程を変更する必要はない。例えば、素子分離領域SITLを挟んで隣接するアクティブ領域AAL間の間隔、つまり、素子分離絶縁膜19Xの幅を縮小することで、深さが急峻に変化する溝RC2を、素子分離絶縁膜19Xの上面に形成できる。このように、第2の実施形態のフラッシュメモリは、第1の実施形態と同様に、メモリの製造工程が、増加されることもない。尚、ゲート加工後に、周辺トランジスタ形成領域に選択的にエッチングを施して、素子分離絶縁膜19Xの中央部の上面を、半導体基板10の底部側へ後退させてもよい。以上のように、第2の実施形態のフラッシュメモリによれば、第1の実施形態と同様に、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、第2の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制できる半導体メモリを、提供できる。3第3の実施形態図17を参照して、第3の実施形態の半導体メモリについて、説明する。ここでは、第1及び第2の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。メモリセル及びセレクトトランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。図17は、第3の実施形態のフラッシュメモリの構造を説明するための図である。図17のaは、本実施形態のフラッシュメモリが含んでいる周辺トランジスタ例えば、低耐圧トランジスタのチャネル長方向に沿う断面を示す図である。図17のbは、本実施形態のフラッシュメモリが含んでいる周辺トランジスタのチャネル幅方向に沿う断面を示す図である。図17に示されるように、第1のアイソレーション膜190の上面が後退することによって形成される素子分離絶縁膜19内の溝RC1の内部は、導電体又は絶縁体によって満たされなくともよい。この場合、溝RC1の内部は、空気が満たされた状態又は真空状態となる。すなわち、溝RC1内部は、エアギャップAGとなる。例えば、エアギャップ空隙、キャビティともよばれるAG上を覆うように、ダミー層22D,23Dが設けられている。但し、ダミー層22D,23Dは、素子分離絶縁膜19上から除去されてもよい。この場合、層間絶縁膜80が、エアギャップAG上及びアイソレーション膜195上に設けられる。例えば、素子分離絶縁膜19Xの溝RC1内のエアギャップAGは、粘性の高い材料が素子分離絶縁膜19X上に形成される場合や、素子分離絶縁膜19Xの溝RC1のアスペクト比が大きい場合に、形成される。エアギャップAGが、素子分離絶縁膜19内の溝RC1内に、設けられる場合、溝RC1内部が絶縁体や導電体で満たされる場合に比較して、アクティブ領域AALに印加される応力をさらに低減できる。したがって、素子分離絶縁膜19Xの応力に起因してアクティブ領域AAL内に結晶欠陥が生じるのを抑制できる。尚、図17において、半楕円形の断面形状の溝RC1が素子分離絶縁膜19に設けられた例が示されているが、第2の実施形態のような矩形状の溝RC2が素子分離絶縁膜19内に設けられた場合においても、その溝RC2内にエアギャップAGを設けることができる。以上のように、第3の実施形態の半導体メモリによれば、第1及び第2の実施形態と同様に、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、第3の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制できる半導体メモリを提供できる。4第4の実施形態図18及び図19を参照して、第4の実施形態の半導体メモリについて、説明する。ここでは、第1乃至第3の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。メモリセル及びセレクトトランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。図18は、第4の実施形態のフラッシュメモリの構造を説明するための図である。図18のaは、本実施形態のフラッシュメモリが含んでいる周辺トランジスタ例えば、低耐圧トランジスタの平面レイアウトを示す図である。図18のbは、本実施形態のフラッシュメモリが含んでいる周辺トランジスタのチャネル幅方向に沿う断面を示す図である。周辺トランジスタを用いて回路例えば、CMOSインバータが形成される場合、図18及び図19に示されるように、チャネル幅方向に隣接する2つの周辺トランジスタ例えば、低耐圧トランジスタLT1,LT2のゲート電極LGが、互いに接続される場合がある。この場合、ゲート電極LGが含む上部電極層23Lが、素子分離領域STILを挟んでチャネル幅方向に対向する2つのアクティブ領域AAL1,AAL2をまたがるように、形成される。上電電極層23Lは、互いに異なるアクティブ領域AAL内の2つの下部電極層21Lに接続されている。上部電極層23LLは、素子分離領域STIL及び2つのアクティブ領域AAL1,AAL2を、チャネル幅方向に延在する。上部電極層23LLは、素子分離絶縁膜19Xのアイソレーション膜190,195上に設けられる。例えば、上部電極層23LLの底部と素子分離領域STIL1中央部のアイソレーション膜190の上面との間に、エアギャップAGが設けられる。上部電極層23LLとアイソレーション膜190の上面との間に、ゲート間絶縁膜22Zと同じ構成の絶縁体22Zが設けられている。ただし、上部電極層23LL及び絶縁体22Lが、アイソレーション膜190,195の上面の違い段差に起因した溝RC1内に、設けられてもよい。図18に示される構造の場合、アイソレーション膜190の上面は、EB工程によって半導体基板10の底部側へ後退される。図18に示される構造のように、上部電極層23LLが、隣接するアイソレーション膜195よりも半導体基板10の底部側に後退した上面を有するアイソレーション膜190上に設けられた場合においても、素子分離絶縁膜19Xの応力に起因してアクティブ領域AAL内に結晶欠陥が生じるのを抑制できる。例えば、アイソレーション膜190,195の上面の違いに起因して、上部電極層23LLが、アイソレーション膜190上方溝RC1上方で、半導体基板10の底部側へたわむ場合がある。図19は、第4の実施形態の半導体メモリが含んでいる周辺トランジスタ例えば、低耐圧トランジスタの平面レイアウトの変形例を示す図である。上記のように、素子分離絶縁膜19Xの溝RC1上方における上部電極層23LLのたわみ、及び、このたわみに起因した上部電極層23LLの断線を抑制するために、素子分離領域STILと上部電極層23LLとの交差位置において、上面が低い第1のアイソレーション膜190が、設けられなくともよい。この場合、素子分離領域STILと上部電極層23LLとの交差位置以外において、アクティブ領域に隣接するアイソレーション膜195の上面によりも上面が低いアイソレーション膜190が、素子分離領域STIL内に設けられている。それゆえ、本実施形態のフラッシュメモリは、素子分離絶縁膜の全体において上面が平坦になっている構造に比較して、素子分離領域STILと上部電極層23LLとの交差位置において第3のアイソレーション膜RC1の上面が平坦であっても、素子分離絶縁膜19Xの体積は、減少する。それゆえ、素子分離絶縁膜19Xの圧力に起因してアクティブ領域AAL内に結晶欠陥が発生するのを、抑制できる。さらに、上部電極層23LLの下方に上面が平坦な領域素子分離絶縁膜が、形成されるため、素子分離絶縁膜19Xの上面の段差に起因した上部電極層23LLの断線を、抑制できる。以上のように、第4の実施形態の半導体メモリによれば、第1乃至第3の実施形態と同様に、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、第4の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制した半導体メモリを提供できる。5変形例図20及び図21を参照して、実施形態の半導体メモリ例えば、フラッシュメモリの変形例について、説明する。図20のa、b及び図21は、周辺トランジスタ形成領域例えば、低耐圧トランジスタ形成領域の平面レイアウトを示す図である。例えば、第1及び第2のアイソレーション膜を有する素子分離絶縁膜19Xにおいて、上面が半導体基板側に後退した第1のアイソレーション膜190は、アクティブ領域AAHの四方全体を取り囲むように設けられずともよい。図20のaに示される例において、トランジスタのチャネル長方向において、第2のアイソレーション膜隣接部195の上面より半導体基板10の底部側に位置する上面を有する第1のアイソレーション膜190中央部は、素子分離絶縁膜19X内に、設けられていない。トランジスタのチャネル幅方向において隣接するアクティブ領域AAL間の素子分離領域内に、第1のアイソレーション膜190が素子分離絶縁膜19X内に、設けられている。トランジスタのチャネル長方向において隣接するアクティブ領域AAL間の素子分離領域内に、第1のアイソレーション膜190は、設けられていない。トランジスタのチャネル長方向においてアクティブ領域AAL及びソース/ドレイン領域S/Dに隣接する素子分離絶縁膜19Zの上面は、例えば、図5に示される素子分離絶縁膜19Zと同様に、平坦である。図20のaに示される構造において、第1のアイソレーション膜190及び素子分離絶縁膜19内の溝RC1は、チャネル長方向に直線状に延在する平面形状を有する。例えば、ソース/ドレイン領域内の結晶欠陥に比較して、チャネル領域内の結晶欠陥が、トランジスタの特性劣化に大きな影響を及ぼす場合がある。それゆえ、図20のbに示されるように、素子分離領域STIL内において、第2のアイソレーション膜195を挟んでチャネル領域ゲート電極に隣り合う部分にのみ、第1のアイソレーション膜190を選択的に形成してもよい。この場合、素子分離領域STIL内において、第1のアイソレーション膜190及び素子分離絶縁膜19Xの溝RC1の平面形状は、矩形状になる。例えば、複数の矩形状の第1のアイソレーション膜190が、チャネル幅方向に配列される。この場合、矩形状の第1のアイソレーション膜190とアクティブ領域AALとが、チャネル幅方向に交互に配列されたレイアウトを有する。図21に示されるように、図20のaに示される例とは反対に、トランジスタのチャネル長方向において隣接するアクティブ領域AAL間の素子分離領域内にのみ、第1のアイソレーション膜190が設けられてもよい。図21に示される構造において、第1のアイソレーション膜190及び素子分離絶縁膜19X内の溝RC1は、トランジスタのチャネル幅方向に直線状に延在する平面形状を有する。この場合、トランジスタのチャネル幅方向においてアクティブ領域及びチャネル領域に隣接する素子分離領域内において、素子分離絶縁膜19Zの上面は、例えば、図5に示される素子分離絶縁膜19Zと同様に、平坦である。また、第2のアイソレーション膜195を挟んでソース/ドレイン領域S/Dに隣り合う領域にのみ、矩形状の第1のアイソレーション膜190が設けられてもよい。アクティブ領域チャネル領域に圧縮応力又は引っ張り応力が印加されることによって、トランジスタの特性が改善される場合がある。それを考慮して、図20及び図21に示されるように、第2のアイソレーション膜195の上面より半導体基板10の底部側に位置する上面を有する第1のアイソレーション膜190を、素子分離領域STIL内の所定の位置に選択的に設けてもよい。尚、図20及び図21に示される各構造は、周辺トランジスタの素子分離絶縁膜を覆うマスクの開口部の形成位置を、適宜設定することによって、EB工程又はEI工程において、それぞれ形成できる。図20及び図21に示される変形例の各構造においても、第1乃至第4の実施形態の半導体メモリと同様に、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、実施形態の変形例の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制する半導体メモリを提供できる。[その他]上述の実施形態及において、NAND型フラッシュメモリを例示して、実施形態に係る半導体メモリについて説明した。但し、実施形態に係る半導体メモリは、NAND型フラッシュメモリに限定されず、電荷蓄積層を含む積層ゲート構造のメモリセル及び周辺トランジスタを含んでいる半導体メモリであれば、他の半導体メモリでもよい。上述の実施形態において、メモリモリセルと周辺トランジスタとが共通の工程で形成される製造方法について述べたが、第1のアイソレーション膜及びアクティブ領域と第1のアイソレーション膜との間の第2のアイソレーション膜を含む素子分離絶縁膜19Xが、メモリセル及び周辺トランジスタの形成工程と共通の工程で形成されるのであれば、メモリセルと周辺トランジスタとが共通の工程で形成されなくともよい。また、本実施形態で述べた素子分離絶縁膜の構造は、半導体メモリに適用されることに限定されない。例えば、ロジック回路やアナログ回路において、アクティブ領域を囲む素子分離絶縁膜19Xが、第1のアイソレーション膜及びアクティブ領域と第1のアイソレーション膜との間の第2のアイソレーション膜とを含み、第1のアイソレーション膜の上面が第2のアイソレーション膜の上面よりも半導体基板側に位置してもよい。これらのメモリ及び半導体集積回路においても、上述の実施形態と同様の効果が得られる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"