"非反転入力端子及び反転入力端子を有するコンパレータと、接地された第1の電極と第2の電極とを有する第1のキャパシタを備え、第1の定電流による上記第1のキャパシタの充電時の第2の電極の電圧を第1の出力電圧として出力する第1の電流電圧変換回路と、上記第1の出力電圧と、所定の基準電圧とのうちの一方の電圧を上記コンパレータの非反転入力端子に出力するマルチプレクサと、所定の電源電圧を出力する電源に接続された第1の電極と第2の電極とを有する第2のキャパシタを備え、第2の定電流による上記第2のキャパシタの放電時の第2の電極の電圧を第2の出力電圧として上記コンパレータの反転入力端子に出力する第2の電流電圧変換回路とをそれぞれ備えた第1及び第2のクロック発生サブ回路と、上記第1及び第2のクロック発生サブ回路を制御する制御回路とを備えた弛張発振回路であって、上記制御回路は、比較電圧発生期間において、上記第1のキャパシタの第2の電極を接地し、上記基準電圧を上記コンパレータの非反転入力端子に出力するように上記マルチプレクサを制御し、上記第2のキャパシタの第2の電極を上記基準電圧より高くかつ上記電源電圧以下の所定のリセット電圧にリセットした後、上記第2のキャパシタを上記第2の定電流で放電するように制御し、上記コンパレータからの出力信号のレベルが反転したときの上記第2の出力電圧を上記コンパレータの比較電圧として保持し、クロック発生期間において、上記第1の出力電圧を上記コンパレータの非反転入力端子に出力するように上記マルチプレクサを制御し、上記コンパレータからの出力信号のレベルが反転するまで、上記第1のキャパシタを上記第1の定電流で充電し、上記制御回路は、上記第1及び第2のクロック発生サブ回路のうちの一方が上記比較電圧発生期間であるとき他方が上記クロック発生期間でありかつ上記第1及び第2のクロック発生サブ回路が上記比較電圧発生期間とクロック発生期間とを交互で繰り返すように制御し、上記第1及び第2のクロック発生サブ回路の各コンパレータからの出力信号に基づいてクロックを発生することを特徴とする弛張発振回路。上記第1の電流電圧変換回路は、上記第1のキャパシタの第2の電極に接続され、上記第1のキャパシタを上記第1の定電流で充電するか否かを切り替える第1のスイッチと、上記第1のキャパシタに並列に接続された第2のスイッチとを備え、上記第2の電流電圧変換回路は、上記第2のキャパシタの第2の電極に接続され、上記第2のキャパシタを上記第2の定電流で放電するか否かを切り替える第3のスイッチと、上記第2のキャパシタに並列に接続された第4のスイッチとを備え、上記制御回路は、上記比較電圧発生期間において、a上記第1のスイッチを上記第1のキャパシタの充電を禁止するように制御しかつ上記第2のスイッチをオンし、上記第3のスイッチを上記第2のキャパシタの放電を禁止するように制御しかつ上記第4のスイッチをオンし、b上記第3のスイッチを上記第2のキャパシタを放電するように制御しかつ上記第3のスイッチをオフし、c上記コンパレータからの出力信号のレベルが反転したとき、上記第3のスイッチを上記第2のキャパシタの放電を禁止するように制御しかつ上記第4のスイッチをオフし、上記クロック発生期間において、d上記第1のスイッチを上記第1のキャパシタを充電するように制御しかつ上記第2のスイッチをオフすることを特徴とする請求項1記載の弛張発振回路。上記制御回路は、上記第1及び第2のクロック発生サブ回路からの各出力信号に対して否定論理積演算を行うナンドゲートと、上記ナンドゲートからの出力信号の各立ち下がりエッジを検出し、当該検出された各立ち下がりエッジのタイミングに基づいて上記クロックを発生するフリップフロップとを備えたことを特徴とする請求項1又は2記載の弛張発振回路。上記第1及び第2のクロック発生サブ回路の第1及び第2のキャパシタの各容量値は実質的に互いに等しい値に設定され、上記第1及び第2の定電流の各電流値は実質的に互いに等しい値に設定されたことを特徴とする請求項1乃至3のうちのいずれか1つに記載の弛張発振回路。上記比較電圧は、上記基準電圧と上記コンパレータの誤差電圧とを含むことを特徴とする請求項1乃至4のうちのいずれか1つに記載の弛張発振回路。しかしながら、非特許文献1によれば、コンパレータの遅延に起因するクロック周波数の変動を抑制できなかった。また、非特許文献2によれば、新たに積分回路を用いたために、積分回路に使用されるオペアンプのオフセット電圧によりクロック周波数が変動するという課題があった。さらに、積分回路において比較的高い抵抗値を有する抵抗を用いる必要があるため、回路面積を削減できなかった。本発明の目的は以上の問題点を解決し、従来技術に比較して周波数が一定のクロックを発生できる弛張発振回路を提供することにある。本発明に係る弛張発振回路は、非反転入力端子及び反転入力端子を有するコンパレータと、接地された第1の電極と第2の電極とを有する第1のキャパシタを備え、第1の定電流による上記第1のキャパシタの充電時の第2の電極の電圧を第1の出力電圧として出力する第1の電流電圧変換回路と、上記第1の出力電圧と、所定の基準電圧とのうちの一方の電圧を上記コンパレータの非反転入力端子に出力するマルチプレクサと、所定の電源電圧を出力する電源に接続された第1の電極と第2の電極とを有する第2のキャパシタを備え、第2の定電流による上記第2のキャパシタの放電時の第2の電極の電圧を第2の出力電圧として上記コンパレータの反転入力端子に出力する第2の電流電圧変換回路とをそれぞれ備えた第1及び第2のクロック発生サブ回路と、上記第1及び第2のクロック発生サブ回路を制御する制御回路とを備えた弛張発振回路であって、上記制御回路は、比較電圧発生期間において、上記第1のキャパシタの第2の電極を接地し、上記基準電圧を上記コンパレータの非反転入力端子に出力するように上記マルチプレクサを制御し、上記第2のキャパシタの第2の電極を上記基準電圧より高くかつ上記電源電圧以下の所定のリセット電圧にリセットした後、上記第2のキャパシタを上記第2の定電流で放電するように制御し、上記コンパレータからの出力信号のレベルが反転したときの上記第2の出力電圧を上記コンパレータの比較電圧として保持し、クロック発生期間において、上記第1の出力電圧を上記コンパレータの非反転入力端子に出力するように上記マルチプレクサを制御し、上記コンパレータからの出力信号のレベルが反転するまで、上記第1のキャパシタを上記第1の定電流で充電し、上記制御回路は、上記第1及び第2のクロック発生サブ回路のうちの一方が上記比較電圧発生期間であるとき他方が上記クロック発生期間でありかつ上記第1及び第2のクロック発生サブ回路が上記比較電圧発生期間とクロック発生期間とを交互で繰り返すように制御し、上記第1及び第2のクロック発生サブ回路の各コンパレータからの出力信号に基づいてクロックを発生することを特徴とする。上記弛張発振回路において、上記第1の電流電圧変換回路は、上記第1のキャパシタの第2の電極に接続され、上記第1のキャパシタを上記第1の定電流で充電するか否かを切り替える第1のスイッチと、上記第1のキャパシタに並列に接続された第2のスイッチとを備え、上記第2の電流電圧変換回路は、上記第2のキャパシタの第2の電極に接続され、上記第2のキャパシタを上記第2の定電流で放電するか否かを切り替える第3のスイッチと、上記第2のキャパシタに並列に接続された第4のスイッチとを備え、上記制御回路は、上記比較電圧発生期間において、a上記第1のスイッチを上記第1のキャパシタの充電を禁止するように制御しかつ上記第2のスイッチをオンし、上記第3のスイッチを上記第2のキャパシタの放電を禁止するように制御しかつ上記第4のスイッチをオンし、b上記第3のスイッチを上記第2のキャパシタを放電するように制御しかつ上記第3のスイッチをオフし、c上記コンパレータからの出力信号のレベルが反転したとき、上記第3のスイッチを上記第2のキャパシタの放電を禁止するように制御しかつ上記第4のスイッチをオフし、上記クロック発生期間において、d上記第1のスイッチを上記第1のキャパシタを充電するように制御しかつ上記第2のスイッチをオフすることを特徴とする。また、上記弛張発振回路において、上記制御回路は、上記第1及び第2のクロック発生サブ回路からの各出力信号に対して否定論理積演算を行うナンドゲートと、上記ナンドゲートからの出力信号の各立ち下がりエッジを検出し、当該検出された各立ち下がりエッジのタイミングに基づいて上記クロックを発生するフリップフロップとを備えたことを特徴とする。さらに、上記弛張発振回路において、上記第1及び第2のクロック発生サブ回路の第1及び第2のキャパシタの各容量値は実質的に互いに等しい値に設定され、上記第1及び第2の定電流の各電流値は実質的に互いに等しい値に設定されたことを特徴とする。またさらに、上記弛張発振回路において、上記比較電圧は、上記基準電圧と上記コンパレータの誤差電圧とを含むことを特徴とする。本発明に係る弛張発振回路によれば、制御回路は、比較電圧発生期間においてコンパレータからの出力信号のレベルが反転したときの第2の出力電圧をコンパレータの比較電圧として保持し、クロック発生期間においてコンパレータからの出力信号のレベルが反転するまで第1のキャパシタを第1の定電流で充電する。また、制御回路は、第1及び第2のクロック発生サブ回路のうちの一方が比較電圧発生期間であるとき他方がクロック発生期間でありかつ第1及び第2のクロック発生サブ回路が比較電圧発生期間とクロック発生期間とを交互で繰り返すように制御し、第1及び第2のクロック発生サブ回路の各コンパレータからの出力信号に基づいてクロックを発生する。従って、本発明に係る弛張発振回路によれば、従来技術に比較して周波数が一定のクロックを発生できる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。第1の実施形態.図1は、本発明の第1の実施形態に係るクロック発生回路100の構成を示すブロック図であり、図2は、図1のクロック発生回路100の構成を示す回路図である。また、図3は、図2のTフリップフロップ8の構成を示す回路図であり、図4は、図2のノンオーバーラップ回路9の構成を示す回路図である。図1において、クロック発生回路100は弛張発振回路であって、クロック発生サブ回路1及び2と、制御回路5とを備えて構成される。また、クロック発生サブ回路1は、電流電圧変換回路IVconverterIVC11と、マルチプレクサ12と、電流電圧変換回路11と相補的な構成を有する相補形電流電圧発生回路complementaryIVconverterCIVC13と、コンパレータ14とを備えて構成される。さらに、クロック発生サブ回路2は、電流電圧変換回路21と、マルチプレクサ22と、電流電圧変換回路21と相補的な構成を有する相補形電流電圧発生回路23と、コンパレータ24とを備え、クロック発生サブ回路1と同様に構成される。またさらに、制御回路5は、コンパレータ14からの出力信号Vout1と、コンパレータ24からの出力信号Vout2とに基づいて、詳細後述するように、クロックCLKと、反転クロックCLKと、制御信号φ1a,φ1b,φ2a,φ2b,f1,f2,f3,f4とを発生する。なお、図2に示すように、クロック発生サブ回路1は、バッファ15と、1組のpMOSトランジスタ及びnMOSトランジスタを備えたCMOSComplementaryMetalOxideSemiconductorスイッチ以下、CMOSスイッチという。にてなるスイッチSW17と、インバータ16,17-1,17-2とをさらに備えるが、図1及び以下の各回路図においてその記載を省略している。また、クロック発生サブ回路2は、バッファ25と、CMOSスイッチにてなるスイッチSW27と、インバータ26,27-1,27-2とをさらに備えるが、図1及び以下の各回路図においてその記載を省略している。図2に示すように、電流電圧変換回路11は、CMOSスイッチにてなるスイッチSW11と、nMOSトランジスタにてなるスイッチSW13と、キャパシタC1とを備えて構成される。ここで、キャパシタC1は、接地された第1の電極と第2の電極とを有する。また、スイッチSW11は、キャパシタC1の第2の電極と所定の定電流Irefaを出力する電流源101との間に接続され、キャパシタC1を定電流Irefaで充電するか否かを切り替える。さらに、スイッチSW13はキャパシタC1に並列に接続される。電流電圧変換回路11は、キャパシタC1の両端電圧を出力電圧Vc1としてマルチプレクサ12に出力する。また、図2において、相補形電流電圧変換回路13は、nMOSトランジスタにてなるスイッチSW12と、pMOSトランジスタにてなるスイッチSW14と、キャパシタCsub1とを備えて構成される。ここで、キャパシタCsub1は、所定の電源電圧VDDを出力する電源に接続された第1の電極と第2の電極とを有する。また、スイッチSW12は、キャパシタCsub1の第2の電極と所定の定電流Irefbを出力する電流源102との間に接続され、キャパシタCsub1を定電流Irefbで放電するか否かを切り替える。さらに、スイッチSW14はキャパシタCsub1に並列に接続される。相補形電流電圧変換回路13は、キャパシタCsub1とスイッチSW12との間の接続点の電圧を出力電圧Vsub1としてコンパレータ14の反転入力端子に出力する。さらに、マルチプレクサ12は、CMOSスイッチにてなるスイッチSW15及びSW16を備えて構成される。マルチプレクサ12は、所定の基準電圧Vrefと、電流電圧変換回路11からの出力電圧Vc1とのうちの一方の電圧をコンパレータ14の非反転入力端子に出力する。そして、コンパレータ14からの出力信号は、インバータ17-1及び17-2を介して出力信号Vout1として制御回路5に出力される。さらに、図2において、電流電圧変換回路21は、CMOSスイッチにてなるスイッチSW21と、nMOSトランジスタにてなるスイッチSW23と、キャパシタC2とを備えて電流電圧変換回路11と同様に構成され、出力電圧Vc2を発生してマルチプレクサ22に出力する。また、相補形電流電圧変換回路23は、nMOSトランジスタにてなるスイッチSW22と、pMOSトランジスタにてなるスイッチSW24と、キャパシタCsub2とを備えて相補形電流電圧変換回路13と同様に構成され、出力電圧Vsub2を発生してコンパレータ24の反転入力端子に出力する。さらに、マルチプレクサ22は、CMOSスイッチにてなるスイッチSW25及びSW26を備えてマルチプレクサ12と同様に構成され、基準電圧Vref又は出力電圧Vc2をコンパレータ24の非反転入力端子に出力する。コンパレータ24からの出力信号は、インバータ27-1及び27-2を介して出力信号Vout2として制御回路5に出力される。図2において、制御信号φ1aは、バッファ25を介してスイッチSW15と、スイッチSW21と、スイッチSW26と、スイッチSW27とに出力される。ここで、スイッチSW27はクロック発生回路100の動作中はオンしており、スイッチSW27とインバータ26とにより制御信号φ1aの反転信号が発生され、当該反転信号は、スイッチSW21と、SW26と、SW15とに出力される。これにより、スイッチSW15と、SW21と、SW26とは、ハイレベルの制御信号φ1aに応答してオンする一方、ローレベルの制御信号φ1aに応答してオフする。また、制御信号φ2aは、バッファ15を介してスイッチSW25と、スイッチSW11と、スイッチSW16と、スイッチSW17とに出力される。ここで、スイッチSW17はクロック発生回路100の動作中はオンしており、スイッチSW17とインバータ16とにより制御信号φ2aの反転信号が発生され、当該反転信号は、スイッチSW11と、SW16と、SW25とに出力される。これにより、スイッチSW25と、SW11と、SW16とは、ハイレベルの制御信号φ2aに応答してオンする一方、ローレベルの制御信号φ2aに応答してオフする。さらに、図2において、制御信号f1は、スイッチSW14に出力される。これにより、スイッチSW14はローレベルの制御信号f1に応答してオンする一方、ハイレベルの制御信号f1に応答してオフする。また、制御信号f2は、スイッチSW12に出力される。これにより、スイッチSW12はハイレベルの制御信号f2に応答してオンする一方、ローレベルの制御信号f2に応答してオフする。制御信号f3は、スイッチSW24に出力される。これにより、スイッチSW24はローレベルの制御信号f3に応答してオンする一方、ハイレベルの制御信号f3に応答してオフする。また、制御信号f4は、スイッチSW22に出力される。これにより、スイッチSW22はハイレベルの制御信号f4に応答してオンする一方、ローレベルの制御信号f4に応答してオフする。なお、図2において、定電流Irefaと定電流Irefbとの各電流値は実質的に互いに等しい電流値Irefに設定される。また、キャパシタC1,C2,Csub1及びCsub2の各容量値は実質的に互いに等しい容量値Cに設定される。次に、図5乃至図9を参照して、クロック発生サブ回路1の動作を説明する。なお、図5乃至図8において、プロセスバラツキによるコンパレータ14のオフセット電圧及び遅延に起因する誤差電圧ΔV1を、コンパレータ14の非反転入力端子に接続されかつ誤差電圧ΔV1を出力する電圧源120で示す。クロック発生サブ回路1は、制御回路5からの制御信号φ1a,φ2a,φ2b,f1,f2に従って、以下に説明する比較電圧発生期間とクロック発生期間とを交互で繰り返すように動作する。さらに、比較電圧発生期間は、リセット期間と、誤差電圧検出期間と、比較電圧保持期間とを含む。1比較電圧発生期間中のリセット期間.図5は、図1のクロック発生サブ回路1の比較電圧発生期間中のリセット期間における構成を示す回路図である。図5に示すように、制御回路5は、リセット期間において、スイッチSW13,SW14,SW15をオンし、スイッチSW11,S12をオフするように制御する。従って、キャパシタC1の第2の電極は接地され、キャパシタC1の充電が禁止されるので、電流電圧変換回路11からの出力電圧Vc1はゼロにリセットされる。また、キャパシタCsub1の第2の電極は電源に接続され、キャパシタCsub1の放電が禁止されるので、相補形電流電圧変換回路13からの出力電圧Vsub1は電源電圧VDDにリセットされる。さらに、マルチプレクサ12は、基準電圧Vrefをコンパレータ14の非反転入力端子に出力する。なお、出力電圧Vsub1のリセット時の電圧をリセット電圧という。2比較電圧発生期間中の誤差電圧検出期間.図6は、図1のクロック発生サブ回路1の比較電圧発生期間中の誤差電圧検出期間における構成を示す回路図である。制御回路5はリセット期間の終了後、図6に示すように、誤差電圧検出期間において、スイッチSW12,SW13,SW15をオンし、スイッチSW11,SW14,SW16をオフするように制御する。マルチプレクサ12は、引き続き基準電圧Vrefをコンパレータ14の非反転入力端子に出力する。一方、スイッチSW12がオンしかつスイッチSW14がオフするので、キャパシタCsub1は定電流Irefbで放電する。これに伴い、電流源102によりキャパシタCsub1から電荷が引き抜かれ、出力電圧Vsub1は電源電圧VDDから低下していく。図6において、コンパレータ14がオフセット電圧及び遅延などを有していない理想的なコンパレータである場合、誤差電圧検出期間において出力電圧Vsub1が基準電圧Vrefと一致したとき、コンパレータ14からの出力信号Vout1の電圧レベルはローレベルからハイレベルに切り替わる。しかしながら、実際は、コンパレータ14は製造プロセスのバラツキに起因してオフセット電圧及び遅延時間を有している。このため、出力信号Vout1の電圧レベルが実際に切り替わるときの出力電圧Vsub1はVrefΔV1となる。以下、この電圧VrefΔV1を比較電圧Vcmp1という。3比較電圧発生期間中の比較電圧保持期間.図7は、図1のクロック発生サブ回路1の比較電圧発生期間中の比較電圧保持期間における構成を示す回路図である。制御回路5は、上述した誤差電圧検出期間において、出力信号Vout1の電圧レベルがローレベルからハイレベルに切り替わったことを検出すると、図7に示すように、スイッチSW13,SW15をオンし、スイッチSW11,SW12,SW14,SW16をオフするように制御する。マルチプレクサ12は、引き続き基準電圧Vrefをコンパレータ14の非反転入力端子に出力する。また、スイッチSW12がオフされるので、キャパシタCsub1の放電は禁止される。そして、キャパシタCsub1は、出力信号Vout1の電圧レベルがローレベルからハイレベルに切り替わったタイミングにおける出力電圧Vsub1をコンパレータ14の比較電圧Vcmp1として記憶し保持する。ここで、比較電圧Vcmp1は、基準電圧Vrefを基準として、コンパレータ14の遅延及びオフセット電圧の値に依存して変化する。つまり、比較電圧Vcmp1は、基準電圧Vrefと、プロセスバラツキによるコンパレータ14の非理想的な特性以下、非理想要因ともいう。の情報を含む誤差電圧ΔV1とを含む。4クロック発生期間.図8は、図1のクロック発生サブ回路1のクロック発生期間における構成を示す回路図である。図8に示すように、制御回路5は、クロック発生期間において、スイッチSW11,SW16をオンし、スイッチSW12,SW13,S14,S15をオフするように制御する。従って、マルチプレクサ12は、出力電圧Vc1と、基準電圧Vrefとのうち、出力電圧Vc1をコンパレータ14の非反転入力端子に出力する。さらに、キャパシタC1が電流源101に接続されるため、キャパシタC1は定電流Irefaにより充電される。クロック発生期間において、電流電圧変換回路11からの出力電圧Vc1は0Vから上昇する。このとき、コンパレータ14は誤差電圧ΔV1を有するので、上述した誤差電圧検出期間と同様に、出力電圧Vc1が、比較電圧Vcmp1ではなく基準電圧Vref=Vcmp1-ΔV1に一致したとき、コンパレータ14からの出力信号Vout1の電圧レベルはローレベルからハイレベルに切り替わる。即ち、クロック発生期間においてコンパレータ14の誤差電圧ΔV1は相殺される。制御回路5は、コンパレータ14からの出力信号Vout1の電圧レベルが反転するまでキャパシタC1を定電流Irefaで充電する。図9は、図2のクロック発生サブ回路1の動作を示すタイミングチャートである。図9に示すように、クロック発生サブ回路1は、比較電圧発生期間において基準電圧Vrefとコンパレータ14の誤差電圧ΔV1とを含む比較電圧Vcmp1を発生して保持する。そして、クロック発生期間において、電流電圧変換回路11からの出力電圧Vc1を比較電圧Vcmp1と比較する。従って、クロック発生サブ回路1によれば、コンパレータ14の誤差電圧ΔV1の影響を受けずに、クロック発生期間の開始タイミングから出力電圧Vc1が基準電圧Vrefになるまでの時間すなわち、実質的にキャパシタC1の充電時間である。を計測できる。すなわち、クロック発生期間におけるコンパレータ14からの出力信号Vout1を、コンパレータ14のプロセスバラツキに起因する非理想的な特性の影響を受けることなく、基準電圧Vrefによって制御し、コンパレータ14が理想的な動作を行う場合と等価な動作を実現できる。なお、図1及び図2に示すように、クロック発生サブ回路2において、電流電圧変換回路21は、制御信号φ1a及びφ1bに従って電流電圧変換回路11と同様に動作し、出力電圧Vc2を発生してマルチプレクサ22に出力する。また、マルチプレクサ22は、制御信号φ2a及びφ1aに従ってマルチプレクサ12と同様に動作し、基準電圧Vref又は出力電圧Vc2をコンパレータ24の非反転入力端子に出力する。さらに、相補形電流電圧変換回路23は、制御信号f3及びf4に従って相補形電流電圧変換回路23と同様に動作し、出力電圧Vdub2を発生してコンパレータ24の反転入力端子に出力する。コンパレータ24からの出力信号Vout2は制御回路5に出力される。以下、クロック発生サブ回路2の比較電圧保持モードにおける出力信号Vout2を、比較電圧Vcmp2という。このとき、比較電圧Vcmp2は、基準電圧Vrefとコンパレータ24の誤差電圧ΔV2とを含む。制御回路5は、比較電圧発生期間とクロック発生期間とを交互で繰り返すようにクロック発生サブ回路1を制御する。このとき、クロック発生サブ回路1は、比較電圧発生期間において上述したキャパシタC1の充電時間の計測を行うことができない。このため、クロック発生回路100がクロック発生サブ回路1及び制御回路5しか備えない場合は、クロック発生サブ回路1の比較電圧発生期間において、弛張発振動作に必要なキャパシタC1の充電時間の計測を行えない。そこで、本実施形態において、制御回路5は、クロック発生サブ回路1及び2のうち一方の回路が比較電圧発生期間であるとき他方の回路がクロック発生期間であるように、クロック発生サブ回路1及び2を制御する。すなわち、制御回路5は、クロック発生サブ回路1及び2を相補的に動作するように制御する。これにより、クロック発生サブ回路1及び2は交互にクロック発生期間となるので、クロック発生回路100全体として弛張発振動作を行い、継続的にクロックを発生できる。次に、制御回路5の構成及び動作を具体的に説明する。図2において、制御回路5は、ナンドゲート7と、Tフリップフロップ8と、ノンオーバーラップ回路9と、縦続接続されたインバータ55-1~55-7と、縦続接続されたインバータ65-1~65-7と、縦続接続されたインバータ51-1,51-2と、縦続接続されたインバータ61-1,61-2と、ナンドゲート53,63と、インバータ52,54,62,64とを備えて構成される。クロック発生サブ回路1及び2からの出力信号Vout1及びVout2はナンドゲート7に出力され、ナンドゲート7からの出力信号S7はTフリップフロップ8に出力される。図3において、Tフリップフロップ8は、例えば、非特許文献3に記載されたマスタースレーブ形のパルストリガー式DフリップフロップmasterslavepulsetriggeredDflipflopと同様の構成を有する。Tフリップフロップ8は、直列に接続された2つのDラッチ8-1及び8-2と、インバータ89とを備えて構成される。また、Dラッチ8-1はナンドゲート81~84を備えて構成され、Dラッチ8-2はナンドゲート85~88を備えて構成される。ここで、ナンドゲート81の第1の入力端子及び第2の入力端子は、それぞれDラッチ8-1のデータ入力端子及びイネーブル端子に対応し、ナンドゲート83の出力端子はDラッチ8-1の非反転出力端子に対応する。また、ナンドゲート85の第1の入力端子及び第2の入力端子は、それぞれDラッチ8-2のデータ入力端子及びイネーブル端子に対応し、ナンドゲート87の出力端子はDラッチ8-2の非反転出力端子に対応し、ナンドゲート88の出力端子はDラッチ8-2の反転出力端子に対応する。図3において、ナンドゲート7からの出力信号S7はDラッチ8-1のイネーブル端子に出力されるとともに、インバータ89を介してDラッチ8-2イネーブル端子に出力される。また、Dラッチ8-1からの出力信号はDラッチ8-2のデータ入力端子に出力される。さらに、Dラッチ8-2の非反転出力端子からの出力信号は、クロックCLKとしてノンオーバーラップ回路9及びクロック発生回路100の外部回路に出力される。また、Dラッチ8-2の反転出力端子からの出力信号は、反転クロックCLKbとしてクロック発生回路100の外部回路と、Dラッチ8-1のデータ入力端子と、ノンオーバーラップ回路9とに出力される。また、図3において、ナンドゲート85からの出力信号は、インバータ51-1及び51-2図2参照。を介して制御信号f3として出力される。ナンドゲート86からの出力信号は、インバータ61-1及び61-2図2参照。を介して制御信号f1として出力される。図4において、ノンオーバーラップ回路9は、ノアゲート91,92と、縦続接続されたインバータ93-1~93-4と、縦続接続されたインバータ94-1~94-4とを備えて構成される。ここで、クロックCLKはノアゲート91の第1の入力端子に出力される一方、反転クロックCLKbはノアゲート92の第1の入力端子に出力される。また、ノアゲート91からの出力信号はインバータ93-1~93-4を介して制御信号φ1aとして制御回路5から出力されるとともに、ノアゲート92の第2の入力端子に出力される。さらに、ノアゲート92からの出力信号はインバータ94-1~94-4を介して制御信号φ2aとして制御回路5から出力されるとともに、ノアゲート91の第2の入力端子に出力される。図2において、制御信号φ1aは、インバータ55-1~55-7により遅延されかつ反転され、制御信号φ1bとして制御回路5から出力される。また、制御信号φ2aは、インバータ65-1~65-7により遅延されかつ反転され、制御信号φ2bとして制御回路5から出力される。さらに、図2において、クロック発生サブ回路1からの出力信号Vout1は、インバータ52を介してナンドゲート53の第1の入力端子に入力され、制御信号φ1aはナンドゲート53の第2の入力端子に入力される。そして、ナンドゲート53からの出力信号は、インバータ54を介して制御信号f2として制御回路5から出力される。また、クロック発生サブ回路2からの出力信号Vout2は、インバータ62を介してナンドゲート63の第1の入力端子に入力され、制御信号φ2aはナンドゲート63の第2の入力端子に入力される。そして、ナンドゲート63からの出力信号は、インバータ64を介して制御信号f4として制御回路5から出力される。以上説明したように構成された制御回路5の動作を説明する。図10は、図2のクロック発生回路100の動作を示すタイミングチャートである。図10に示すように、クロックCLKと、制御信号φ1a,φ1b,φ2a,φ2b,f1,f2,f3,f4とは、クロック発生サブ回路1及び2からの出力信号Vout1及びVout2に基づいて、以下のように発生される。1クロックCLK.図10に示すように、Tフリップフロップ8は、ナンドゲート7からの出力信号S7に基づいて、クロック発生サブ回路1及び2のうちの一方の回路が比較電圧保持期間であるときすなわち、当該回路からの出力信号Vout1又はVout2の電圧レベルがハイレベルであるとき。に、他方の回路からの出力信号Vout2又はVout1の立ち上がりエッジを検出し、当該検出された立ち上がりエッジのタイミングにおいてクロックCLKの電圧レベルをハイレベルからローレベルに、又はローレベルかハイレベルに反転させる。2制御信号φ1a,φ2a,φ1b,φ2b図10に示すように、ノンオーバーラップ回路9は、クロックCLK及び反転クロックCLKbに基づいて、反転クロックCLKbの立ち下がりタイミングで立ち下がり、反転クロックCLKbの立ち上がりタイミングより所定の遅延時間だけ遅延したタイミングで立ち上がる制御信号φ1aを発生する。また、ノンオーバーラップ回路9は、クロックCLK及び反転クロックCLKbに基づいて、クロックCLKの立ち下がりタイミングで立ち下がり、クロックCLKの立ち上がりタイミングより所定の遅延時間だけ遅延したタイミングで立ち上がる制御信号φ2aを発生する。さらに、制御回路5は、制御信号φ1aを遅延及び反転させて制御信号φ1bを発生し、制御信号φ2aを遅延及び反転させて制御信号φ2bを発生する。制御信号φ1a,φ2aは、クロック発生サブ回路1及び2におけるクロック発生期間と比較電圧発生期間との間の切り換えタイミングを表す。また、制御信号φ1bは、クロック発生サブ回路2におけるキャパシタC2の充電開始タイミングを表し、制御信号φ2bは、クロック発生サブ回路1におけるキャパシタC1の充電開始タイミングを表す。3制御信号f1,f3.図10に示すように、Tフリップフロップ8は、ナンドゲート7からの出力信号S7に基づいて、クロック発生サブ回路1及び2からの出力信号Vout1及びVout2の各電圧レベルがハイレベルでありかつクロックCLKの立ち下がりエッジを検出したときに、ローレベルの制御信号f1を発生する。また、Tフリップフロップ8は、クロック発生サブ回路1及び2からの出力信号Vout1及びVout2の各電圧レベルがハイレベルでありかつクロックCLKの立ち上がりエッジを検出したときに、ローレベルの制御信号f1を発生する。制御信号f1はクロック発生サブ回路1において出力電圧Vsub1を電源電圧VDDにリセットするリセット期間を表し、制御信号f3はクロック発生サブ回路2において出力電圧Vsub2を電源電圧VDDにリセットするリセット期間を表す。4制御信号f2,f4.図10に示すように、制御回路5は、出力信号Vout1の電圧レベルがローレベルでありかつ制御信号φ1aがハイレベルであることを検出すると、ハイレベルの制御信号f2を発生する。また、制御回路5は、出力信号Vout2の電圧レベルがローレベルでありかつ制御信号φ2aがハイレベルであることを検出すると、ハイレベルの制御信号f4を発生する。制御信号f2はクロック発生サブ回路1の誤差電圧検出期間を表し、制御信号f4はクロック発生サブ回路2の誤差電圧検出期間を表す。なお、本実施形態に係るクロック発生回路100を正常に動作させるためには、クロック発生サブ回路1及び2のうち一方の回路がクロック発生期間である間に、他方の回路は誤差電圧検出期間を終了して比較電圧保持期間で待機している必要がある。すなわち、クロック発生サブ回路1及び2のうち一方の回路のクロック発生期間の期間長は、他方の回路の誤差電圧検出期間の期間長より長い必要がある。従って、定電流Irefaと定電流Irefbとの各電流値が電流値Irefに設定され、キャパシタC1,C2,Csub1及びCsub2の各容量値が容量値Cに設定されているとき、次式が成り立つ必要がある。式1は次式のように変形される。以上説明したように、本実施形態に係るクロック発生回路100は、比較電圧発生期間において基準電圧Vrefとコンパレータ14の誤差電圧ΔV1とを含む比較電圧Vcmp1を発生し、クロック発生期間においてキャパシタC1の充電時の両端電圧Vc1を比較電圧Vcmp1と比較するクロック発生サブ回路1と、クロック発生サブ回路1と同様に構成されたクロック発生サブ回路2と、クロック発生サブ回路1及び2を、一方の回路が比較電圧発生期間であるとき他方の回路がクロック発生期間であるように制御する制御回路5とを備えた。従って、コンパレータ14及び24の遅延及びオフセット電圧の影響を受けずに一定の周波数を有するクロックCLKを発生できる。また、抵抗を用いる必要がないので、非特許文献2記載の弛張発振回路に比較して回路規模を削減できる。なお、電流源101及び102としてより小さい定電流Irefa及びIrefbを出力する電流源を用いることにより、クロック発生回路100の消費電力を削減できる。第1の実施形態の変形例.図11は、本発明の第1の実施形態の変形例に係る電流発生回路である。第1の実施形態では、2個の電流源101及び102を用いて定電流Irefa及びIrefbを発生したが、本発明はこれに限られず、図11の電流発生回路を用いて定電流Irefa及びIrefbを発生してもよい。図11の電流発生回路は、所定の定電流Irefcを発生する電流源103と、nMOSトランジスタMN1,MN2,MN3を備えかつ定電流Irefcに対応する定電流Irefbを発生するカレントミラー回路と、pMOSトランジスタMP1,MP2を備えかつ定電流Irefcに対応する定電流Irefaを発生するカレントミラー回路とを備えて構成される。ここで、2つのカレントミラー回路のミラー比は、定電流Irefa及びIrefbの各電流値が互いに等しくなるように設定される。本変形例によれば、クロック発生回路100の動作に必要とされる電流源の数を1つに削減できる。また、各カレントミラー回路を構成するトランジスタのサイズを適切に設定することで、定電流Irefa及びIrefbの各電流値を制御できる。第2の実施形態.図12は、本発明の第2の実施形態に係るクロック発生回路100Aの構成を示す回路図である。図12のクロック発生回路100Aは、図2のクロック発生回路100に比較して、電流発生サブ回路1及び2に代えて電流発生サブ回路1A及び2Aを備えた点が異なる。第1の実施形態図2参照。において、電流発生サブ回路1のスイッチSW14は、スイッチSW12を介して接地された第1の電極と電源VDDに接続された第2の電極とを有するキャパシタCsub1に並列に接続された。これに対して、図12の電流発生サブ回路1Aにおいて、スイッチSW14と電源VDDとの間に所定の定電流Irefdを出力する電流源105が接続される。すなわち、スイッチSW14は電流源105を介してキャパシタCsub1に並列に接続される。電流発生サブ回路1Aは、これ以外の点については、電流発生サブ回路1と同様に構成される。また、第1の実施形態図2参照。において、電流発生サブ回路1のスイッチSW24は、スイッチSW22を介して接地された第1の電極と電源VDDに接続された第2の電極とを有するキャパシタCsub2に並列に接続された。これに対して、図12の電流発生サブ回路2Aにおいて、スイッチSW24と電源VDDとの間に所定の定電流Irefeを出力する電流源106が接続される。すなわち、スイッチSW24は電流源106を介してキャパシタCsub2に並列に接続される。電流発生サブ回路2Aは、これ以外の点については、電流発生サブ回路2と同様に構成される。電流発生サブ回路1Aのリセット期間において、キャパシタCsub1に電流源105が並列に接続されるので、相補形電流電圧発生回路13からの出力電圧Vsub1は電源電圧VDDより低い所定のリセット電圧にリセットされる。また、電流発生サブ回路2Aのリセット期間において、キャパシタCsub2に電流源106が並列に接続されるので、相補形電流電圧発生回路23からの出力電圧Vsub2は電源電圧VDDより低い所定のリセット電圧にリセットされる。ここで、定電流Irefd及びIrefeの各電流値は互いに等しく、かつ各リセット期間における出力電圧Vsub1及びVsub2が電圧VrefVaとなるように設定される。このため、リセット電圧は電源電圧VDDではなく電圧VrefVaになり、誤差電圧検出期間において、キャパシタCsub1は、出力信号Vout1が電圧VrefVaである状態から放電される。キャパシタCsub2も、キャパシタCsub1と同様に放電される。第1の実施形態では、出力信号Vout1及びVout2は電源電圧VDDにリセットされたので、誤差電圧検出期間の期間長式1の右辺である。は電源電圧VDDに依存し、電源電圧VDDと基準電圧Vrefとは上述した式2を満たす必要があった。一方、本実施形態では式1は次式で表される。式3は次式のように変形される。本実施形態によれば、誤差電圧検出期間の期間長式3の右辺である。は電源電圧VDDに依存しないので、電源電圧VDDと基準電圧Vrefとの間の制約条件を解除でき、電圧Vaを式4を満たすように設定すればよい。このため、基準電圧Vrefによらずに一定のクロック周波数を有するクロックCLKを発生できる。次に、第1の実施形態に係るクロック発生回路100及び第2の実施形態に係るクロック発生回路100Aについて、SPICESimulationProgramwithIntegratedCircuitEmphasisによるシミュレーションを用いて評価を行った結果を説明する。使用した標準CMOSプロセスは、0.18μmCMOSプロセスである。また、電源電圧VDDを1.8Vに設定し、定電流Irefa及びIrefbの各電流値Irefを100nAに設定し、基準電圧Vrefを1.2Vに設定し、キャパシタC1,C2,Csub1,Csub2の各容量値Cを3.09pFに設定した。さらに、図16に示すように、コンパレータ14の非反転入力端子に所定のオフセット電圧Voffを発生する電圧源130を接続することにより、コンパレータ14のオフセット電圧VoffとクロックCLKとの関係を評価した。なお、コンパレータ14とコンパレータ24とは互いに等しいオフセット電圧Voffを有すると仮定し、オフセット電圧Voffを-30mVから30mVまでの間で変化させた。さらに、クロック発生回路100に対してモンテカルロシミュレーションを100回行い、クロックCLKの周波数以下、クロック周波数という。のバラツキ、クロック周波数の温度依存性及びクロック周波数の電源電圧依存性も評価した。また、図13の第1の比較例に係るクロック発生回路100B及び図14の第2の比較例に係るクロック発生回路100Cについても、クロック発生回路100と同様にシミュレーションを行い、クロック発生回路100のシミュレーション結果と比較した。図13は、第1の比較例に係るクロック発生回路100Bの構成を示す回路図である。図13において、クロック発生回路100Bは、コンパレータ14と、Tフリップフロップ8と、ノンオーバーラップ回路9と、キャパシタC1及びC2と、スイッチSW11,SW13,SW21,SW23と、インバータ55-1~55-7及び65-1~65-7とを備えて構成される。クロック発生回路100Bは、クロック発生回路100と比較して、クロック発生期間において、比較電圧Vcmp1及びVcmp2に代えて基準電圧Vrefを用いるように構成した点が異なる。図14は、第2の比較例に係るクロック発生回路100Cの構成を示す回路図であり、図15は、図14のRSフリップフロップ206の構成を示す回路図である。クロック発生回路100Cは、非特許文献4に開示された基準クロック発振回路である。図14において、クロック発生回路100Cは、所定の定電流Irefをそれぞれ発生する電流源201,202と、スイッチSW1,SW2と、キャパシタ205と、コンパレータ203,204と、RSフリップフロップ206とを備えて構成される。また、図15において、RSフリップフロップ206は、ナンドゲート207,208と、インバータ209~212とを備えて構成される。図14において、コンパレータ204は、キャパシタ205とスイッチSW2との間の接続点の電圧Vxを所定の基準電圧VLと比較し、当該比較結果を示す出力信号をRSフリップフロップ206の反転リセット端子に出力する。また、コンパレータ203は、電圧Vxを所定の基準電圧VH>VLと比較し、当該比較結果を示す出力信号をフリップフロップ206の反転セット端子に出力する。RSフリップフロップ206は、非反転出力端子からのクロックCLKを出力する。また、RSフリップからのクロックCLK及び出力信号S206により、スイッチSW1及びSW2は以下のようにオンオフ制御される。また、図14において、RSフリップからのクロックCLK及び出力信号S206により、スイッチSW1及びSW2は以下のようにオンオフ制御される。コンパレータ203からの出力信号の電圧レベルがハイレベルからローレベルになると、スイッチ201はオフするように制御され、かつスイッチ202はオンするように制御される。これに応答して、コンパレータ203からの出力信号の電圧レベルがハイレベルに戻る。また、コンパレータ204からの出力信号の電圧レベルがハイレベルからローレベルになると、スイッチ201はオンするように制御され、かつスイッチ202はオフするように制御される。これに応答して、コンパレータ204からの出力信号の電圧レベルがハイレベルに戻る。なお、コンパレータ203及び204からの各出力信号の電圧レベルが同時にローレベルになることはない。図17は、図2のクロック発生回路100においてコンパレータ14及び24が-30mVのオフセット電圧Voffを有するときのシミュレーションの結果であって、a電流電圧変換回路11からの出力電圧Vc1のグラフであり、bは相補形電流電圧変換回路12からの出力電圧Vsub1のグラフであり、cは電流電圧変換回路21からの出力電圧Vc2のグラフであり、dは相補形電流電圧変換回路22からの出力電圧Vsub2のグラフであり、eはクロック発生回路100からのクロックCLKのグラフである。また、図18は、図2のクロック発生回路100においてコンパレータ14及び24が0mVのオフセット電圧Voffを有するときのシミュレーションの結果であって、a電流電圧変換回路11からの出力電圧Vc1のグラフであり、bは相補形電流電圧変換回路12からの出力電圧Vsub1のグラフであり、cは電流電圧変換回路21からの出力電圧Vc2のグラフであり、dは相補形電流電圧変換回路22からの出力電圧Vsub2のグラフであり、eはクロック発生回路100からのクロックCLKのグラフである。さらに、図19は、図2のクロック発生回路100においてコンパレータ14及び24が30mVのオフセット電圧Voffを有するときのシミュレーションの結果であって、a電流電圧変換回路11からの出力電圧Vc1のグラフであり、bは相補形電流電圧変換回路12からの出力電圧Vsub1のグラフであり、cは電流電圧変換回路21からの出力電圧Vc2のグラフであり、dは相補形電流電圧変換回路22からの出力電圧Vsub2のグラフであり、eはクロック発生回路100からのクロックCLKのグラフである。図17乃至図19に示すように、出力電圧Vc1及びVc2はともに、のこぎり波であって、基準電圧Vref付近で立ち下がることが確認できた。また、オフセット電圧ΔVが大きいほど、比較電圧保持期間における出力電圧Vsub1及びVsub2が高くなることが確認できた。さらに、1クロックサイクルでコンパレータ14及び24のオフセット電圧及び遅延のクロックCLKに対する影響を除去できることが確認できた。なお、図18に示すように、オフセット電圧Voffが0mVのときに、比較電圧保持期間において出力電圧Vsub1及びVsub2は基準電圧Vrefに一致していない。これは、クロック発生回路100は、コンパレータ14及び24による遅延も補正しているためである。図20は、第1の実施形態に係るクロック発生回路100と、第1の比較例に係るクロック発生回路100Bと、第2の比較例に係るクロック発生回路100Cとにおけるオフセット電圧VoffとクロックCLKの周波数との関係のシミュレーション結果を示すグラフである。27°Cにおいてクロック周波数のオフセット電圧依存性を評価した。比較電圧Vcmp1及びVcmp2を用いない第1の比較例に係るクロック発生回路100B及び第2の比較例に係るクロック発生回路100Cの場合、オフセット電圧Voffに対して、クロック周波数が線形に変化していることが確認できた。具体的には、クロック周波数のオフセット電圧Voffに対する変化率は、第1の比較例の場合、80.89/V変動幅は630Hzである。であり、第2の比較例の場合、288.60/V変動幅は2140Hzである。であった。一方、第1の実施形態に係るクロック発生回路100の場合、クロック周波数のオフセット電圧Voffに対する変化率は、0.33/V変動幅は2.7Hzである。であり、第1及び第2の比較例よりも大幅に低減できていることが確認できた。なお、オフセット電圧Voffが0Vのときに、第1の実施形態並びに第1の比較例及び第2の比較例でクロック周波数が異なるのは、第1の実施形態ではコンパレータ14及び24の遅延についてもキャンセルしているためである。図21は、第1の実施形態に係るクロック発生回路100におけるモンテカルロシミュレーション100回の結果であって、クロックCLKの周波数の分布を示すヒストグラムである。温度を27°Cに設定し、クロック周波数のバラツキを評価した。図21に示すように、第1の実施形態において、バラツキを評価する指標である変動係数標準偏差σ/平均値μは、2.3であり、クロック周波数の最小値は12.92kHzであり、クロック周波数の最大値は14.32kHzであった。図22は、第1の実施形態に係るクロック発生回路100と、第1の比較例に係るクロック発生回路100Bと、第2の比較例に係るクロック発生回路100Cとにおける温度とクロックCLKの周波数との関係のシミュレーション結果を示すグラフである。温度を-20°Cから120°Cまでの間で変化させ、クロック周波数の温度依存性を評価した。図22に示すように、第1の実施形態において、温度の上昇とともにクロック周波数が微減する。また、第1の実施形態の場合、クロック周波数の変動幅は80Hzであり、第1の比較例及び第2の比較例に比較して小さくなった。図23は、第1の実施形態に係るクロック発生回路100と、第1の比較例に係るクロック発生回路100Bと、第2の比較例に係るクロック発生回路100Cとにおける電源電圧VDDとクロックCLKの周波数との関係のシミュレーション結果を示すグラフである。電源電圧VDDを1.4Vから1.8Vまで変化させたときのクロック周波数の変動幅を評価した。図23に示すように、第1の実施形態の場合、電源電圧VDDの上昇とともにクロック周波数が微増する。これは、クロック発生回路100のうちのディジタル回路部の遅延の影響が減少したためであると考えられる。また、クロック周波数の変動幅は80Hzであり、ラインレギュレーションlineregulationは1.48/Vであり、第1の比較例及び第2の比較例に比較して小さくなった。以上説明したように、第1の実施形態によれば、コンパレータ14及び24の遅延及びオフセット電圧の影響を除去し、クロック周波数の変動幅を第1の比較例及び第2の比較例に比較して大幅に低減できることを確認できた。図24は、第1の実施形態に係るクロック発生回路100と、第2の実施形態に係るクロック発生回路100Aとにおける基準電圧VrefとクロックCLKの周波数との関係のシミュレーション結果及び理論値を示すグラフである。基準電圧Vrefを0.4Vから1.7Vまで変化させたときのクロック周波数を評価した。第2の実施形態の場合、基準電圧Vrefの制約式2が解除されるので、クロック周波数は理論値Iref/2CVrefとほぼ一致していることが確認できる。一方、第1の実施形態の場合、基準電圧VrefがVDD/2を下回り、式2の条件を満たさなくなるとクロック周波数が理論値と大きく異なる結果となった。"