"半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜の下にある前記半導体層の表面の一部に設けられた第1導電型の第1のチャネル領域と、前記第1のチャネル領域のさらに下の前記半導体層に設けられ、前記半導体層の表面に対してほぼ垂直方向に前記第1のチャネル領域の底部と接し、該第1のチャネル領域の底部とPN接合を形成する前記第1導電型とは異なる導電型である第2導電型の拡散層と、前記第1のチャネル領域の両側にある前記半導体層内にそれぞれ設けられた第1導電型のドレインおよび第2導電型のソースと、前記第1のチャネル領域の前記拡散層側の側面を被覆する側壁絶縁膜とを備えた半導体装置。前記側壁絶縁膜は、前記第1のチャネル領域の前記ソース側の側面と前記ソースとの間に介在していることを特徴とする請求項1に記載の半導体装置。前記第1のチャネル領域と前記ドレインとの間に設けられ、1018cm-3以下の不純物濃度を有する第2のチャネル領域とをさらに備えたことを特徴とする請求項1または請求項2に記載の半導体装置。前記第2導電型の拡散層と前記ドレインとの間に設けられ、1018cm-3以下の不純物濃度を有する第2のチャネル領域をさらに備えたことを特徴とする請求項1から請求項3のいずれかに記載の半導体装置。前記ソースが、前記拡散層であることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜の下にある前記半導体層の表面の一部に設けられた第1導電型の第1のチャネル領域と、前記第1のチャネル領域の他方側にある前記半導体層内に設けられたドレインと、前記第1のチャネル領域のさらに下の前記半導体層に設けられ、前記半導体層の表面に対してほぼ垂直方向に前記第1のチャネル領域の底部と接し、該第1のチャネル領域の底部とPN接合を形成する第2導電型の拡散層と、前記拡散層と前記ドレイン領域との間に設けられ、1018cm-3以下の不純物濃度を有する第2のチャネル領域とを備えた半導体装置。半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜の下にある前記半導体層の表面の一部に設けられた第1導電型の第1のチャネル領域と、前記第1のチャネル領域の他方側にある前記半導体層内に設けられたドレインと、前記第1のチャネル領域のさらに下の前記半導体層に設けられ、前記半導体層の表面に対してほぼ垂直方向に前記第1のチャネル領域の底部と接し、該第1のチャネル領域の底部とPN接合を形成する第2導電型の拡散層と、前記第1導電型の第1のチャネル領域と前記ドレイン領域との間に設けられ、1018cm-3以下の不純物濃度を有する第2のチャネル領域とを備えた半導体装置。縦型PN接合において確実にオン/オフの制御をすることができる半導体装置を提供する。本実施形態による半導体装置は、半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備える。第1導電型の第1のチャネル領域が、ゲート絶縁膜の下にある半導体層の表面の一部に設けられている。第1導電型とは異なる導電型である第2導電型の拡散層が、第1のチャネル領域のさらに下の半導体層に設けられ、半導体層の表面に対してほぼ垂直方向に第1のチャネル領域の底部と接し、該第1のチャネル領域の底部とPN接合を形成する。第1導電型のドレインおよび第2導電型のソースが、第1のチャネル領域の両側にある半導体層内にそれぞれ設けられている。側壁絶縁膜は、第1のチャネル領域の拡散層側の側面を被覆する。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従ったトンネルトランジスタの構成を示す断面図である。本実施形態によるトンネルトランジスタは、例えば、SOISiliconOnInsulatorあるいはSONSiliconOnNothing上に形成される。図1は、SOI上に形成されたトンネルトランジスタを示している。本実施形態によるトンネルトランジスタは、半導体基板10と、埋込み絶縁膜以下、BOXBuriedOxide層ともいう20と、ドレイン層30と、ソース層40と、第1のチャネル領域としてのポケット層50と、拡散層としての第2ソース層60と、第2のチャネル領域としての真性領域70と、ゲート絶縁膜80と、ゲート電極90と、側壁絶縁膜100a、100bとを備えている。ドレイン層30、ソース層40、ポケット層50、第2ソース層60および真性intrinsic領域70は、半導体層としてのSOI層35内に形成されている。半導体基板10、BOX層20およびSOI層35は、SOI基板を構成する。半導体基板10は、例えば、シリコン基板である。BOX層20は、例えば、シリコン酸化膜からなる。SOI層35は、例えば、シリコン単結晶からなる。ゲート絶縁膜80は、SOI層35上に設けられている。ゲート絶縁膜80は、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも誘電率の高いhigh-k膜からなる。ゲート電極90は、ゲート絶縁膜80上に設けられている。ゲート電極90は、例えば、ポリシリコン、金属シリサイドからなる。側壁絶縁膜100aは、ポケット層50の一方の側面、ゲート絶縁膜80の一方の側面およびゲート電極90の一方の側面をそれぞれ被覆している。側壁絶縁膜100bは、ゲート絶縁膜80およびゲート電極90のそれぞれの他方の側面を被覆している。ゲート電極90およびゲート絶縁膜80の下にあるSOI層35の表面は、チャネル領域として機能する。チャネル領域は、ソース側に設けられた第1のチャネル領域としてのポケット層50と、ドレイン側に設けられた第2のチャネル領域としての真性領域70とを含む。ポケット層50は、第1導電型としてのN型半導体からなる。真性領域70は、ポケット層50とドレイン層30との間および第2ソース層60とドレイン層30との間に設けられ、1018cm-3以下の不純物濃度を有する真性半導体領域である。第2ソース層60は、第2導電型としてのP型半導体からなり、ポケット層50の下のSOI層35内に設けられている。ポケット層50および第2ソース層60は、SOI層35あるいは半導体基板10の表面に対してほぼ垂直方向に接し、縦方向のPN接合以下、縦型PN接合ともいう101を形成する。PN接合101の接合面は縦方向図1では上方向を向く。即ち、第2ソース層60の表面はポケット層50の底面と接して縦型PN接合101を形成している。第2ソース層60は、ソース層40とも接している。ドレイン層30およびソース層40は、ポケット層50および真性領域70の両側にあるSOI層35内にそれぞれ設けられている。ドレイン層30はN型半導体層であり、ソース層40はP型半導体層である。ここで、側壁絶縁膜100aは、ポケット層50のソース側の側面とソース層40との間に介在している。これにより、ポケット層50のソース側の側面は、側壁絶縁膜100aと接し、P型のソース層40および第2ソース層60とは接していない。即ち、ポケット層50は、その底面のみにおいて第2ソース層60と接している。従って、ポケット層50の側面には横型PN接合横方向を向く接合面を有するPN接合は形成されず、ポケット層50の底面に縦型PN接合101が形成される。このように、本実施形態によるトンネルトランジスタは、ソース層40とポケット層50の側面との間を側壁絶縁膜100aで分離することによって、チャネル領域に横型PN接合を有さない。これにより、本実施形態によるトンネルトランジスタは、横型PN接合で発生するトンネル電流を防止し、縦型PN接合101におけるトンネル電流によってトランジスタのオン/オフを制御することができる。その結果、S係数を向上させることができる。また、ポケット層50とドレイン層30との間に、真性領域70が設けられている。これにより、トンネルトランジスタがオフのときに、ドレイン電圧を印加しても、縦型PN接合101に電界がかからず、ポケット層50とドレイン層30との間を電気的に分離させることができるので、オフリーク電流を抑制することができる。さらに、第2ソース層60とドレイン層30との間に、真性領域70が設けられている。これより第2ソース層60とドレイン層30の間には、高純度PN接合は形成されず、ドレイン電圧を印加しても、第2ソース層60とドレイン層30との間のPN接合に強い逆方向電界は印加されず、接合リーク電流を抑制することができる。本実施形態によるトンネルトランジスタをオンさせるためには、ゲート電極90に正電圧を印加し、ドレイン層30に正電圧を印加する。ゲート電極90に正電圧を印加することによって、ポケット層50および真性領域70の表面チャネル領域に反転層が形成される。従って、ポケット層50がドレイン層30に電気的に接続される。ゲート電極90に印加された電圧は、縦型PN接合101に電界を与えるので、ポケット層50と第2ソース層60との間にトンネル電流が流れる。またドレイン層30に正電圧を印加することによって、縦型PN接合101に電界を与え、かつトンネル電流は、図1の矢印Aで示すように、ドレイン層30からソース層40へ流れることができる。図2Aから図9は、第1の実施形態によるトンネルトランジスタの製造方法を示す断面図である。まず、CVDChemicalVaporDeposition法を用いて、SOI基板のSOI層35上にシリコン窒化膜32を堆積する。次に、リソグラフィ技術およびRIEReactiveIonEtch法を用いて、真性領域70およびドレイン層30の形成領域以外のSOI層35上にあるシリコン窒化膜32を除去する。次に、シリコン窒化膜32をマスクとして用いて、P型不純物例えば、ボロンをイオン注入する。これにより、図2Aに示すように、縦型PN接合101のうちP型の第2ソース層60が形成される。次に、CVD法を用いて、SOI層35およびシリコン窒化膜32上にシリコン酸化膜33を堆積する。CMPChemicalMechanicalPolishing法を用いて、シリコン窒化膜32の表面が露出するまでシリコン酸化膜33を研磨する。さらに、リソグラフィ技術およびRIE法を用いて、ソース層40の形成領域以外のSOI層35上にあるシリコン酸化膜33を除去する。このとき、シリコン酸化膜33を選択的に加工し、シリコン窒化膜32は残置したままである。これにより、図2Bに示す構造が得られる。次に、CVD法を用いて、シリコン窒化膜34をシリコン窒化膜32、シリコン酸化膜33、SOI層35第2ソース層60上に堆積する。このとき、シリコン窒化膜32とシリコン酸化膜33との間の溝を完全に埋め込まない程度の厚みでシリコン窒化膜34を堆積する。次に、シリコン窒化膜34を異方的にエッチングすることによって、シリコン窒化膜34をシリコン窒化膜32およびシリコン酸化膜33の側面に残す。これにより、図3Aに示す構造が得られる。後述するように、シリコン酸化膜33側にあるシリコン窒化膜34は、側壁絶縁膜100aとなる。次に、図3Bに示すように、エピタキシャル成長法を用いて、SOI層35第2ソース層60が露出している領域にN型不純物を含んだ単結晶シリコンを選択的に成長させる。これにより、ポケット層50が形成される。次に、図4Aに示すように、単結晶シリコンからなるポケット層50の表面を熱酸化することによって、ポケット層50の表面にゲート絶縁膜80を形成する。ゲート絶縁膜80は、CVD法等によって堆積された材料例えば、シリコン酸窒化膜、high-k膜で形成してもよい。この場合、CVD法を用いてシリコン窒化膜32とシリコン酸化膜33との間の溝に埋め込むようにゲート絶縁膜80の材料を堆積し、CMP法を用いてシリコン窒化膜32およびシリコン酸化膜33の表面が露出されるまで研磨する。その後、ゲート絶縁膜80の材料を所望の高さまでエッチングすることによって、ゲート絶縁膜80が得られる。次に、CVD法を用いてシリコン酸化膜37を、シリコン窒化膜32、シリコン酸化膜33、シリコン窒化膜34、および、ゲート絶縁膜80上に堆積する。このとき、シリコン窒化膜32とシリコン酸化膜33との間の溝を完全に埋め込まない程度の厚みでシリコン酸化膜37を堆積する。次に、シリコン酸化膜37を異方的にエッチングすることによって、シリコン酸化膜37は、シリコン窒化膜32およびシリコン酸化膜33の側面のシリコン窒化膜34上に残置される。これにより、図4Bに示す構造が得られる。次に、CVD法を用いて、ゲート電極90の材料としてのポリシリコンをシリコン窒化膜32とシリコン酸化膜33との間の溝を埋め込むように堆積する。CMP法を用いてシリコン窒化膜32およびシリコン酸化膜33の表面が露出するまで、このポリシリコンを研磨する。また、ゲート絶縁膜80をCVD法で堆積させる時に、シリコン窒化膜32およびシリコン酸化膜33の表面を露出するまでCMPは行わず、CVD法を用いてポリシリコンを堆積させ、CMP法を用いてシリコン窒化膜32およびシリコン酸化膜33の表面が露出するまでこのポリシリコンを研磨してもよい。N型不純物をポリシリコンにイオン注入した後、ドライエッチングを用いてポリシリコンの表面をエッチングし、ポリシリコンの表面をシリコン窒化膜32およびシリコン酸化膜33の表面よりも僅かに低くする。これにより、図5Aに示すようにゲート電極90が得られる。次に、CVD法を用いて、シリコン窒化膜38をゲート電極90上に堆積し、CMP法を用いて、シリコン窒化膜38をシリコン窒化膜32およびシリコン酸化膜33の上面が露出されるまで研磨する。これにより、図5Bに示すように、シリコン窒化膜38がゲート電極90の表面を被覆するように形成される。次に、図6Aに示すように、ウェットエッチングにより、シリコン酸化膜33を除去する。このとき、シリコン窒化膜32、34および38が、シリコン酸化膜37、ゲート電極90、ゲート絶縁膜80、ポケット層50を保護する。よって、シリコン酸化膜33のみが選択的に除去される。続いて、シリコン窒化膜32、34および38をマスクとして用いて、SOI層35第2ソース層60内にP型不純物例えば、ボロンを導入する。これにより、図6Aに示すP型のソース層40が形成される。次に、CVD法を用いて、シリコン酸化膜39をソース層40およびシリコン窒化膜32,38上に堆積する。CMP法を用いて、シリコン窒化膜32、38の表面が露出されるまで、シリコン酸化膜39を研磨する。これにより、図6Bに示すように、ソース層40を被覆するシリコン酸化膜39が形成される。次に、シリコン酸化膜39をマスクとして用いて、シリコン窒化膜32,38、および、ドレイン側にあるシリコン窒化膜34をウェットエッチングにより除去する。次に、ドレイン層30の形成領域からチャネル領域へ向かって斜め方向図7Aの矢印の方向にP型不純物例えば、ボロンを導入する。このとき、導入されるP型不純物の濃度は、ポケット層50のN型不純物の濃度と同程度にする。これにより、N型のポケット層50のうちドレイン層30側の一部分が真性半導体領域になる。この真性半導体領域の不純物濃度は、1018cm-3以下となる。この真性半導体領域が図7Aに示すように真性領域70となる。次に、図7Bに示すように、エピタキシャル成長法を用いて、N型不純物例えば、燐、ヒ素を含有した単結晶シリコンをSOI層35上に成長させる。さらに、シリコン酸化膜39、37およびゲート電極90をマスクとして用いて、N型不純物例えば、燐、ヒ素をSOI層35に導入する。これにより、図8Aに示すように、N型のドレイン層30が形成される。次に、CVD法を用いて、シリコン窒化膜41をドレイン層30、ゲート電極90およびシリコン酸化膜39上に堆積する。次に、RIE法を用いて、シリコン窒化膜41を異方的にエッチングすることによって、図8Bに示すように、ゲート電極90のドレイン側の側面にあるシリコン酸化膜37とゲート絶縁膜80の側面とを被覆するシリコン窒化膜41を形成する。尚、後述するように、シリコン窒化膜41は、側壁絶縁膜100bとして機能する。さらに、ウェットエッチングを用いて、シリコン酸化膜39を選択的に除去すると、図9に示す構造が得られる。図9に示すように、シリコン窒化膜34は側壁絶縁膜100aとして機能し、シリコン窒化膜41が側壁絶縁膜100bとして機能する。その後、既知の工程を経て、層間絶縁膜、コンタクト、配線が形成される。これにより、トンネルトランジスタが完成する。尚、図9に示す構造は、図1に示す構造と若干異なるが、動作あるいは機能において両者は同じである。本実施形態によるトンネルトランジスタは、ポケット層50と第2ソース層60との間に縦型PN接合を備えているが、ソース層40とポケット層50との間を側壁絶縁膜100aによって分離しているので、チャネル領域に横型PN接合を含まない。これにより、横型PN接合で発生するトンネル電流の発生を防止し、縦型PN接合101におけるトンネル電流によってトランジスタを確実にオン/オフさせることができる。これは、S係数の向上に繋がる。また、ポケット層50とドレイン層30との間に、真性領域70が設けられている。これにより、トンネルトランジスタがオフ状態であるときにソース-ドレイン間に流れるリーク電流オフリーク電流を抑制することができる。さらに、第2ソース層60とドレイン層30との間に、真性領域70が設けられている。これにより、第2ソース層60とドレイン層30との間の接合リーク電流をも抑制することができる。第1の実施形態の変形例第1の実施形態では、図7Aの工程で斜めイオン注入を用いている。本変形例では、斜めイオン注入を用いずに、第1の実施形態によるトンネルトランジスタを形成する。図2Aから図6Bを参照して説明した工程を経た後、ウェットエッチングによって、シリコン窒化膜32、34、38を除去する。次に、CDEChemicalhDryEtching法を用いて、SOI層35の一部をエッチングする。このとき、ポケット層50および第2ソース層60の一部を横方向にエッチングする。これにより、図10Aに示すように、ゲート絶縁膜80の直下のポケット層50および第2ソース層60の一部が除去される。次に、BOX層20上に残ったSOI層35をシードとしてエピタキシャル成長法により、単結晶シリコンをドレイン層30および真性領域70の形成領域に成長させる。これにより、図10Bに示すように、単結晶シリコン層42がドレイン層30および真性領域70の形成領域に形成される。尚、単結晶シリコン層42は、真性半導体領域であり、その不純物濃度は、1018cm-3以下である。その後、図8Aを参照して説明したように、シリコン酸化膜39、37およびゲート電極90をマスクとして用いて、N型不純物例えば、燐、ヒ素を単結晶シリコン層42に導入する。このとき、斜めイオン注入を用いず、SOI層35の表面に対して垂直方向からイオン注入を行う。これにより、図8Aに示すように、N型のドレイン層30が形成される。その後、図8B~図9を参照して説明した工程を経て、トンネルトランジスタが完成する。本変形例によれば、斜めイオン注入を用いることなく、第1の実施形態によるトンネルトランジスタを形成することができる。さらに、本変形例は、第1の実施形態と同様の効果を得ることができる。第2の実施形態図11は、第2の実施形態に従ったトンネルトランジスタの構造を示す断面図である。第2の実施形態は、真性領域70が設けられていない点で第1の実施形態と異なる。また、第2の実施形態では、ソース層40がポケット層50の下のSOI層35に設けられており、SOI層35の表面に対してほぼ垂直方向にポケット層50の底部と接している。これにより、ソース層40およびポケット層50の底部が縦型PN接合を構成している。即ち、第2の実施形態では、ドラフト層60に代わってソース層40がポケット層50と縦型PN接合を構成している。第2の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。第2の実施形態では、第1の実施形態と同様に、ソース層40とポケット層50の側面との間を側壁絶縁膜100aが分離している。従って、第2の実施形態は、ソース層40とポケット層50の底面との間に縦型PN接合を備えているが、横型PN接合を有さない。これにより、第2の実施形態は、第1の実施形態と同様に、横型PN接合で発生するトンネル電流を防止し、縦型PN接合101におけるトンネル電流によってトランジスタをオン/オフさせることができる。第2の実施形態によるトンネルトランジスタの製造方法は、第1の実施形態によるトンネルトランジスタの製造方法における真性領域70の形成工程を省略すればよい。また、ソース層40の形成工程を変更すればよい。より詳細には、図2Aを参照して説明した工程において、シリコン窒化膜32をマスクとして用いて、P型不純物を導入することによって、第2ソース層60を形成する。図2Bから図5Bを参照して説明した工程を経た後、図6Aにおいて、ソース層40の形成領域に注入されるP型不純物の量を多くし、ソース層40の拡散時間を長くする。あるいは、ソース層40の形成領域からチャネル領域の方向に向かって斜め方向へP型不純物を導入してもよい。そして、図6Bを参照して説明した工程の後、図7Aを参照して説明した斜めイオン注入の工程を省略し、図7Bから図9を参照して説明した工程を実行すればよい。これにより、第2の実施形態によるトンネルトランジスタが形成され得る。第3の実施形態図12は、第3の実施形態に従ったトンネルトランジスタの構造を示す断面図である。第3の実施形態は、第2ソース層60が設けられていない点で第1の実施形態と異なる。また、第3の実施形態では、ソース層40がポケット層50の底面に設けられており、ソース層40およびポケット層50が縦型PN接合101を構成している。第3の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。第3の実施形態では、真性領域70がソース層40とドレイン層30との間、および、ポケット領域50とドレイン層30との間に設けられている。真性領域70は、真性半導体領域であり、その不純物濃度は、1018cm-3以下である。第3の実施形態では、第1の実施形態と同様に、ソース層40とポケット層50の側面との間を側壁絶縁膜100aが分離している。従って、第3の実施形態は、ソース層40とポケット層50の底面との間に縦型PN接合を備えているが、横型PN接合を有さない。これにより、第3の実施形態は、第1の実施形態と同様に、横型PN接合で発生するトンネル電流を防止し、縦型PN接合101におけるトンネル電流によってトランジスタをオン/オフさせることができる。第3の実施形態によるトンネルトランジスタの製造方法は、第1の実施形態によるトンネルトランジスタの製造方法における第2ソース層60の形成工程を省略すればよい。また、ソース層40の形成工程を、第2の実施形態と同様に変更すればよい。より詳細には、図2Aを参照して説明した工程において、SOI層35にP型不純物を導入しない。これにより、SOI層35は、真性半導体領域のまま維持される。尚、シリコン窒化膜32は形成される必要がある。図2Bから図5Bを参照して説明した工程を経た後、図6Aにおいて、ソース層40の形成領域に注入されるP型不純物の量を多くし、ソース層40の拡散時間を長くする。あるいは、ソース層40の形成領域からチャネル領域の方向に向かって斜め方向へP型不純物を導入してもよい。SOI層35は真性半導体領域のまま維持されているので第2ソース層60が形成されていないので、図7Aを参照して説明した斜めイオン注入の工程は不要である。従って、図6Bを参照して説明した工程の後、図7Aを参照して説明した斜めイオン注入の工程を省略する。その後、図7Bから図9を参照して説明した工程を実行すればよい。これにより、第3の実施形態によるトンネルトランジスタが形成され得る。上記第1から第3の実施形態では、N型トンネルトランジスタの実施形態を説明した。しかし、第1から第3の実施形態は、P型トンネルトランジスタにも適用可能である。この場合、第1から第3の実施形態の各構成要素において、P型半導体に代えてN型半導体を用い、N型半導体に代えてP型半導体を用い、P型不純物に代えてN型不純物を用い、N型不純物に代えてP型不純物を用いればよい。"