同期整流型の降圧スイッチングレギュレータの制御回路であって、通常モードにおいてアクティブとなり、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が目標値に近づくようにデューティ比が調節される第1パルス信号を生成する第1コントローラと、軽負荷モードにおいてアクティブとなり、前記スイッチングレギュレータのスイッチングトランジスタおよび同期整流トランジスタを間欠的にスイッチングさせる第2パルス信号を生成する第2コントローラと、通常モードにおいて前記第1パルス信号にもとづいて、軽負荷モードにおいて前記第2パルス信号にもとづいて、前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するドライバと、前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる検出電流を所定の第1しきい値電流と比較し、前記検出電流が前記第1しきい値電流を超えるとアサートされる比較信号を生成する軽負荷検出コンパレータと、を備え、前記比較信号がアサートされるとき通常モードに、前記比較信号がアサートされないとき、前記軽負荷モードに設定されることを特徴とする制御回路。前記軽負荷検出コンパレータは、前記スイッチングトランジスタのオン期間における前記スイッチングトランジスタの電圧降下を、前記第1しきい値電流に応じたしきい値電圧と比較することを特徴とする請求項1に記載の制御回路。前記降圧スイッチングレギュレータの入力電圧よりも前記第1しきい値電流に応じた電位差低いしきい値電圧を生成するしきい値電圧生成回路をさらに備え、前記軽負荷検出コンパレータは、前記スイッチングトランジスタのオン期間における前記スイッチングトランジスタと前記同期整流トランジスタの接続点の電位を、前記しきい値電圧と比較することを特徴とする請求項1に記載の制御回路。前記しきい値電圧生成回路は、前記スイッチングトランジスタと同型の第1トランジスタであって、その第1端子が前記降圧スイッチングレギュレータの入力端子と接続され、その制御端子に、前記スイッチングトランジスタのオン状態における前記スイッチングトランジスタの制御端子の電位が印加された第1トランジスタと、前記第1トランジスタの第2端子に接続され、前記第1しきい値電流に対応する基準電流を生成する電流源と、を含み、前記スイッチングトランジスタの前記第2端子の電位を、前記しきい値電圧として出力することを特徴とする請求項3に記載の制御回路。前記通常モードと前記軽負荷モードに応じて、前記しきい値電流にはヒステリシスが設定されることを特徴とする請求項1から4のいずれかに記載の制御回路。前記軽負荷モードにおいて、前記第2コントローラは、1前記スイッチングトランジスタをオンし、その後前記スイッチングトランジスタに流れる電流が所定の第2しきい値電流に達すると前記スイッチングトランジスタをオフし、2続いて前記同期整流トランジスタをオンし、前記同期整流トランジスタに流れる電流がゼロとなると前記同期整流トランジスタをオフし、3その後、前記スイッチングトランジスタおよび前記同期整流トランジスタを両方オフするように前記第2パルス信号を生成することを特徴とする請求項1から4のいずれかに記載の制御回路。前記制御回路は、1つの半導体基板上に一体集積化されることを特徴とする請求項1から6のいずれかに記載の制御回路。入力端子と接地端子の間に順に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタと、前記スイッチングトランジスタと前記同期整流トランジスタの接続点と出力端子の間に設けられたインダクタと、前記出力端子と接地端子の間に設けられた出力キャパシタと、前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動する請求項1から7のいずれかに記載の制御回路と、を備えることを特徴とする降圧スイッチングレギュレータ。電池電圧を出力する電池と、前記電池電圧を降圧して負荷に供給する請求項8に記載の降圧スイッチングレギュレータと、を備えることを特徴とする電子機器。降圧スイッチングレギュレータ2rの通常モードにおけるスイッチングトランジスタM1と同期整流トランジスタM2のデューティ比は、入力電圧VINと出力電圧VOUTに応じて制御される。具体的には、デューティ比TON/TPは、VOUT/VINで与えられる。TONはスイッチングトランジスタM1のオン時間、TPはスイッチングの周期である。したがって入力電圧VINが低下して出力電圧VOUTに近づくにしたがい、デューティ比が100に近づいていき、同期整流トランジスタM2のオン時間が短くなる。上述のように軽負荷検出コンパレータ40rは、同期整流トランジスタM2のオン時間における電流IM2をしきい値と比較する。ここで軽負荷検出コンパレータ40rの応答速度は有限であり、同期整流トランジスタM2のオン時間が軽負荷検出コンパレータ40rの応答時間より短くなると、軽負荷を検出できなくなる。これは、出力電流IOUTが非常に小さいにもかかわらず通常モードで動作し続け、消費電力が大きくなることを意味する。なお、以上の考察を、本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば上記考察自体が、本出願人がはじめて想到したものである。本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、同期整流型の降圧スイッチングレギュレータにおいて、軽負荷状態を確実に検出可能な制御回路の提供にある。本発明のある態様は、同期整流型の降圧スイッチングレギュレータの制御回路に関する。この制御回路は、通常モードにおいてアクティブとなり、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が目標値に近づくようにデューティ比が調節される第1パルス信号を生成する第1コントローラと、軽負荷モードにおいてアクティブとなり、スイッチングレギュレータのスイッチングトランジスタおよび同期整流トランジスタを間欠的にスイッチングさせる第2パルス信号を生成する第2コントローラと、通常モードにおいて第1パルス信号にもとづいて、軽負荷モードにおいて第2パルス信号にもとづいて、スイッチングトランジスタおよび同期整流トランジスタを駆動するドライバと、スイッチングトランジスタのオン期間においてスイッチングトランジスタに流れる検出電流を所定の第1しきい値電流と比較し、検出電流が第1しきい値電流を超えるとアサートされる比較信号を生成する軽負荷検出コンパレータと、を備える。制御回路は、比較信号がアサートされると通常モードに、比較信号がアサートされないとき、軽負荷モードに設定される。入力電圧が低下して出力電圧に近づくと、スイッチングトランジスタのオン時間が長くなる。この態様によると、スイッチングトランジスタのオン期間にスイッチングトランジスタに流れる電流に応じて、軽負荷状態を検出するため、入力電圧が低くても、十分な検出期間が確保できるため、軽負荷状態を確実に検出できる。軽負荷検出コンパレータは、スイッチングトランジスタのオン期間におけるスイッチングトランジスタの電圧降下を、第1しきい値電流に応じたしきい値電圧と比較してもよい。制御回路は、降圧スイッチングレギュレータの入力電圧よりも第1しきい値電流に応じた電位差低いしきい値電圧を生成するしきい値電圧生成回路をさらに備えてもよい。軽負荷検出コンパレータは、スイッチングトランジスタのオン期間におけるスイッチングトランジスタと同期整流トランジスタの接続点の電位を、しきい値電圧と比較してもよい。しきい値電圧生成回路は、スイッチングトランジスタと同型の第1トランジスタであって、その第1端子が降圧スイッチングレギュレータの入力端子と接続され、その制御端子に、スイッチングトランジスタのオン状態におけるスイッチングトランジスタの制御端子の電位が印加された第1トランジスタと、第1トランジスタの第2端子に接続され、第1しきい値電流に対応する基準電流を生成する電流源と、を含み、スイッチングトランジスタの第2端子の電位を、しきい値電圧として出力してもよい。通常モードと軽負荷モードに応じて、しきい値電流にはヒステリシスが設定されてもよい。この場合、スイッチングトランジスタに流れる電流がしきい値電流付近で変動する場合に、通常モードと軽負荷モードを交互に行き来する発振を抑制できる。軽負荷モードにおいて、第2コントローラは、1スイッチングトランジスタをオンし、その後スイッチングトランジスタに流れる電流が所定の第2しきい値電流に達するとスイッチングトランジスタをオフし、2続いて同期整流トランジスタをオンし、同期整流トランジスタに流れる電流がゼロとなると同期整流トランジスタをオフし、3その後、スイッチングトランジスタおよび同期整流トランジスタを両方オフするように第2パルス信号を生成してもよい。制御回路は、1つの半導体基板上に一体集積化されてもよい。一体集積化とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。本発明の別の態様は、降圧スイッチングレギュレータに関する。降圧スイッチングレギュレータは、入力端子と接地端子の間に順に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタと、スイッチングトランジスタと同期整流トランジスタの接続点と出力端子の間に設けられたインダクタと、出力端子と接地端子の間に設けられた出力キャパシタと、スイッチングトランジスタおよび同期整流トランジスタを駆動する上述のいずれかの制御回路と、を備える。本発明の別の態様は、電子機器に関する。電子機器は、電池電圧を出力する電池と、電池電圧を降圧して負荷に供給する上述の降圧スイッチングレギュレータと、を備える。なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明に係る降圧スイッチングレギュレータによれば、軽負荷状態を確実に検出できる。図3は、実施の形態に係る同期整流型の降圧スイッチングレギュレータ2を搭載した電子機器1の構成を示すブロック図である。電子機器1は、たとえば携帯電話端末やデジタルカメラ、ポータブルオーディオプレイヤであって、降圧型スイッチングレギュレータ2、電池4および負荷6を備える。電池4は、たとえばリチウムイオン電池であり、3~4V程度の電池電圧VBATを出力する。降圧型スイッチングレギュレータ2の入力端子P1には、電池電圧VBAT入力電圧VINともいうが入力される。降圧型スイッチングレギュレータ2は、入力電圧VINを所定の電圧レベルに降圧し、出力端子P2に接続される負荷6に供給する。負荷6は、たとえば1.5V程度の電源電圧で動作するマイクロプロセッサなどを含む。降圧スイッチングレギュレータ2は、制御回路100および出力回路102を備える。出力回路102は、スイッチングトランジスタM1、同期整流トランジスタM2、インダクタL1、出力キャパシタC1を含む。スイッチングトランジスタM1および同期整流トランジスタM2は、入力端子INと接地端子GNDの間に順に接続される。スイッチングトランジスタM1と同期整流トランジスタM2の接続点は、スイッチング端子LXと接続される。本実施の形態においてスイッチングトランジスタM1はPチャンネルMOSFETMetalOxideSemiconductorFieldEffectTransistor、同期整流トランジスタM2はNチャンネルMOSFETであるが、別のトランジスタで構成してもよい。制御回路100は、ひとつの半導体基板に集積化された機能ICIntegratedCircuitであり、スイッチングトランジスタM1、同期整流トランジスタM2は、この制御回路100に内蔵される。出力キャパシタC1は、出力端子P2と接地の間に設けられる。インダクタL1は、出力キャパシタC1の一端と制御回路100のスイッチング端子LXの間に設けられる。制御回路100は、インダクタL1の一端には、スイッチング端子LXに生ずるスイッチング電圧VLXが印加される。制御回路100は、第1コントローラ10、第2コントローラ20、ドライバ30、軽負荷検出コンパレータ40を備える。制御回路100は、通常モードと軽負荷モードが切りかえ可能に構成される。負荷電流IOUTがある程度大きな状態では、制御回路100は通常モードに設定され、負荷電流IOUTが小さい軽負荷状態では、軽負荷モードに設定される。第1コントローラ10は、通常モードにおいてアクティブとなり、スイッチングレギュレータ2の出力電圧VOUTに応じたフィードバック電圧VFBが目標値VREFに近づくようにデューティ比が調節される第1パルス信号SPWMを生成する。第1コントローラ10の構成は特に限定されず、ヒステリシス制御、オン時間固定方式、オフ時間固定式、電圧モード、ピーク電流モード、平均電流モードをはじめとする公知の変調器を用いて構成できる。第2コントローラ20は、軽負荷モードにおいてアクティブとなり、フィードバック電圧VFBが目標値VREFに近づくように、スイッチングレギュレータ2のスイッチングトランジスタM1および同期整流トランジスタM2を間欠的にスイッチングさせるための第2パルス信号SPFMを生成する。第2コントローラ20の構成も特に限定されるものではなく、同期整流型の降圧スイッチングレギュレータにおいて、軽負荷時においてスイッチング周波数を低下させることが可能な変調器を用いて構成できる。ドライバ30は、1通常モードにおいて第1パルス信号SPWMにもとづいて、2軽負荷モードにおいて第2パルス信号SPFMにもとづいて、スイッチングトランジスタM1および同期整流トランジスタM2を駆動する。軽負荷検出コンパレータ40は、スイッチングトランジスタM1のオン期間TONにおいてスイッチングトランジスタM1に流れる検出電流IM1を所定の第1しきい値電流ITH1と比較し、検出電流IM1が第1しきい値電流ITH1を超えるとアサートたとえばハイレベルされる比較信号S1を生成する。制御回路100は、比較信号S1がアサートハイレベルされるとき、言い換えれば検出電流IM1がしきい値電流ITH1を超えるとき、通常モードに設定される。反対に比較信号S1がアサートされないネゲートの状態において、言い換えれば検出電流IM1がしきい値電流ITH1を超えないときに、軽負荷モードに設定される。以上が制御回路100の構成である。続いてその動作を説明する。図4a~hは、図3の降圧型スイッチングレギュレータ2の動作を示す波形図である。図4aは、通常モードにおける第1パルス信号SPWMを示す。図4bは、異なる3つの負荷電流に対応するインダクタ電流IL1~IL3を示す。インダクタ電流ILiの平均値が負荷電流IOUTとなる。図4c、dは、インダクタ電流IL1に対応する検出電流IM1および比較信号S11を、図4e、fは、インダクタ電流IL2に対応する検出電流IM2および比較信号S12を、図4g、hは、インダクタ電流IL3に対応する検出電流IM3および比較信号S13を示す。図4c、eに示すように、負荷電流IOUTがある程度大きい場合、第1パルス信号SPWMの各周期において、検出電流IM1はしきい値電流ITH1を超える。したがって図4d、fに示すように、毎サイクル、比較信号S1はアサートされ、制御回路100は通常モードに設定される。図4gに示すように、負荷電流IOUTが小さくなると、すなわち軽負荷状態となると、検出電流IM1はしきい値電流ITH1より低くなる。その結果、各サイクルにおいて比較信号S1がアサートされなくなり、制御回路100は、軽負荷モードに移行する。軽負荷モードに移行すると、第2パルス信号SPFMによりスイッチングトランジスタM1、同期整流トランジスタM2が駆動される。その結果、軽負荷モードでは、通常モードに比べてスイッチングトランジスタM1、同期整流トランジスタM2のスイッチングの周波数が低下し、効率が改善される。軽負荷モードにおいても軽負荷検出コンパレータ40による検出電流IM1の監視は継続される。そして、検出電流IM1がしきい値電流ITH1を超えると、比較信号S1がアサートされ、通常モードに移行する。以上が制御回路100の基本動作である。この制御回路100によれば、同期整流トランジスタM2に流れる電流ではなく、スイッチングトランジスタM1に流れる電流に応じて、軽負荷の判定を行うことができる。これには、以下の利点がある。第1の利点比較技術に関連して説明したように、降圧スイッチングレギュレータ2の通常モードにおけるスイッチングトランジスタM1と同期整流トランジスタM2のデューティ比は、入力電圧VINと出力電圧VOUTに応じて制御される。具体的には、デューティ比TON/TPは、VOUT/VINで与えられる。同期整流トランジスタM2に流れる電流IM2にもとづいて軽負荷を判定する比較技術では、入力電圧VINが低下して出力電圧VOUTに近づくにしたがい、デューティ比が100に近づいていき、同期整流トランジスタM2のオン時間が短くなり、軽負荷を検出できなくなるおそれがあった。これに対して、図3の制御回路100によれば、入力電圧VINが低下するに従いスイッチングトランジスタM1のオン時間TONが長くなるため、スイッチング周期TPにおける検出期間が長くなり、軽負荷を確実に検出することができる。なお、図3の制御回路100では、入力電圧VINが高くなるほど検出期間は短くなり、検出期間がコンパレータの応答時間よりも短くなる可能性がある。したがって入力電圧VINが高いときには、検出電流IM1がしきい値電流ITH1を超えたことが検出できなくなり、比較信号S1がアサートされなくなるが、この場合、制御回路100は、軽負荷モードに移行することになるため、軽負荷であるにも関わらず通常モードで動作することを防止できる。第2の利点また、図3の制御回路100では、しきい値電流ITH1を任意に設定できるという利点がある。図5は、通常モードIと軽負荷モードIIの効率を示す図である。横軸が負荷電流IOUTを、縦軸が効率を示す。負荷電流IOUTがあるしきい値Iaより大きな領域では、通常モードの方が高効率であり、負荷電流IOUTがしきい値Iaより小さな領域では、軽負荷モードの方が高効率である。ここで、通常モードおよび軽負荷モードの効率はそれぞれ、出力電圧VOUTの目標値、入力電圧VIN、インダクタL1のインダクタンスや出力キャパシタC1の容量値、通常モードにおけるスイッチング周波数などに応じて変化するため、2つの曲線が交差する点におけるしきい値Iaも変化しうる。比較技術では、同期整流トランジスタM2に流れる検出電流IM2がゼロとなると、すなわち、インダクタ電流ILが反転すると軽負荷モードとなる。したがって、比較技術では、図4に示されるしきい値Iaから大きく離れた点で、負荷電流IOUTで軽負荷モードと通常モードが切りかわるおそれがある。これに対して、図3の制御回路100では、しきい値電流ITH1を最適化することにより、図4に示すしきい値Iaに近い負荷電流IOUTにおいて、軽負荷モードと通常モードを切りかえることが可能となり、従来よりも効率を高めることができる。なお、通常モードにおけるしきい値電流ITH1と、軽負荷モードにおけるしきい値電流ITH1を異なる値に設定してもよい。具体的には、通常モードにおけるしきい値電流ITH1を、軽負荷モードにおけるしきい値電流ITH1より低い値とし、しきい値電流ITH1にヒステリシスをもたせることが好ましい。しきい値電流ITH1にヒステリシスをもたせることにより、スイッチングトランジスタM1に流れる検出電流IM1がしきい値電流ITH1付近で変動する場合に、通常モードと軽負荷モードを交互に行き来する発振を抑制できる。続いて、制御回路100の具体的な構成例を説明する。図6は、図3の制御回路100の一部の具体的な構成例を示す回路図である。図6の第1コントローラ10は、ヒステリシス制御の変調器であり、ヒステリシスコンパレータ12を含む。ヒステリシスコンパレータ12は、出力電圧VOUTに応じたフィードバック電圧VFBを、ヒステリシスを有するしきい値電圧VREFと比較し、第1パルス信号SPWMを生成する。第2コントローラ20は、第1コンパレータ22、第2コンパレータ24、第3コンパレータ26、ロジック部28を含む。第1コンパレータ22は、スイッチングトランジスタM1がオン期間において、スイッチングトランジスタM1に流れる検出電流IM1を、第2しきい値電流ITH2と比較し、IM1>ITH2となるとアサートハイレベルとなる比較信号S2を生成する。第2コンパレータ24は、同期整流トランジスタM2のオン期間において、同期整流トランジスタM2に流れる検出電流IM2を所定の第3しきい値電流ITH3と比較し、検出電流IM2が第3しきい値電流ITH3まで低下するとアサートハイレベルされる比較信号S3を生成する。第3しきい値電流ITH3は、好ましくはゼロである。これにより、スイッチングトランジスタM1のオン期間においてインダクタL1に蓄えられたエネルギーを効率的に出力キャパシタC1に供給できる。第3コンパレータ26は、出力電圧VOUTに応じたフィードバック電圧VFBを基準電圧VREFと比較し、VFBがVREFより低くなるとアサートされる比較信号S4を生成する。ロジック部28は、軽負荷モードに移行すると、第2パルス信号SPFMを第1レベルたとえばハイレベルとしてスイッチングトランジスタM1をオン、同期整流トランジスタM2をオフする。そして比較信号S2がアサートされると、第2パルス信号SPFMを第2レベルたとえばローレベルとして、スイッチングトランジスタM1をオフ、同期整流トランジスタM2をオンする。続いて比較信号S3がアサートされると、ハイインピーダンス信号Hi-Zをアサートたとえばハイレベルする。ハイインピーダンス信号Hi-Zがアサートされると、ドライバ30は、スイッチングトランジスタM1と同期整流トランジスタM2を両方オフし、スイッチング端子LXをハイインピーダンス状態とする。その後、比較信号S4がアサートされると、ロジック部28はスイッチングトランジスタM1をオンする。なお第2コントローラ20の構成や動作は、図6のそれには限定されない。図7は、軽負荷検出コンパレータ40の具体的な構成例を示す回路図である。スイッチングトランジスタM1には、検出電流IM1に比例した電圧降下ΔVM1=IM1×RON1が発生する。RON1は、スイッチングトランジスタM1のオン抵抗である。軽負荷検出コンパレータ40は、スイッチングトランジスタM1のオン期間におけるスイッチングトランジスタM1の電圧降下ΔVM1を、第1しきい値電流ITH1に応じたしきい値電圧ΔVTH1と比較する。しきい値電圧生成回路42は、しきい値電圧VTH1を生成する。しきい値電圧VTH1は、入力電圧VINよりも、電位差ΔVTH1分低い電圧である。VTH1=VIN-ΔVTH1...1しきい値電圧生成回路42は、スイッチングトランジスタM1と同型の、すなわちPチャンネルMOSFETの第1トランジスタM3と、電流源46を含む。電流源46は、しきい値電流ITH1に比例した定電流ICを生成する。第1トランジスタM3の第1端子ソースは入力端子INと接続され、その第2端子ドレインには電流源46が接続される。また、第1トランジスタM1の制御端子ゲートには、スイッチングトランジスタM1のオン状態においてスイッチングトランジスタM1のゲートに印加される電圧レベル、すなわち接地電圧0Vが印加される。しきい値電圧生成回路42は、第1トランジスタM3と電流源46の接続点の電位を、しきい値電圧VTH1として出力する。しきい値電圧生成回路42が生成するしきい値電圧VTH1は、式2で与えられる。VTH1=VIN-RON3IC...2ΔVTH1=RON3×IC...3スイッチング端子LXの電位VLXは、式4で与えられる。VLX=VIN-ΔVM1=VIN-RON1×IM1...4電圧コンパレータ44は、しきい値電圧VTH1と、スイッチング端子LXの電位VLXを比較することにより、比較信号S1を生成する。したがって、式5を満たすように定電流ICを設定することにより、検出電流IM1を、しきい値電流ITH1と比較することができるIC=ITH1×RON1/RON3...5スイッチングトランジスタM1のトランジスタサイズが第1トランジスタM3のそれのN倍であるとき、RON1/RON3=1/Nであるから、IC=ITH1/Nとしてもよい。なお、電流検出および比較の方法は、図7には限定されず、別の方法で行ってもよい。たとえばスイッチングトランジスタM1と直列に検出抵抗を設け、その電圧降下をしきい値と比較してもよい。あるいは、スイッチングトランジスタM1に対して、ゲートおよびソースが共通となるように検出用トランジスタを接続し、検出用トランジスタに流れる電流を、しきい値電流ITH1と比較してもよい。なお、図7の軽負荷検出コンパレータ40と同様の回路によって、第2コントローラ20の第1コンパレータ22を構成してもよい。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。実施の形態では、制御回路100を含む降圧スイッチングレギュレータ2により駆動される負荷回路としてマイコンを例に説明したが、これには限定されず、負荷電流が減少し、軽負荷状態で動作するさまざまな負荷回路に対して、駆動電圧を供給することができる。実施の形態では、制御回路100がひとつのLSIに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がLSIの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のLSIにより構成されてもよい。また、本実施の形態において、各信号のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。