M本の入力チャネルのそれぞれを介して送信されてきた複数のパケットのそれぞれを受信するM個の入力端子と、前記受信された複数のパケットのそれぞれに対して所定の処理を施す演算部と、前記M個の入力端子のそれぞれに対応付けられ、M本の出力チャネルのそれぞれと接続されたM個の出力端子とを有する処理装置において、前記所定の処理が施された複数のパケットのそれぞれを記憶するSS>M個の出力バッファと、前記所定の処理が施された複数のパケットのそれぞれを記憶させる出力バッファを、前記S個の出力バッファの中から当該複数のパケットのそれぞれが受信された順番に従って決定し、該決定した出力バッファを識別するとともに、当該パケットを受信した入力端子に対応付けられたバッファ情報を生成する制御部と、前記M個の出力端子のそれぞれに接続されることにより、前記M本の出力チャネルのそれぞれと接続されたM個の出力セレクタと、を有し、前記M個の出力セレクタのそれぞれは、当該出力セレクタに接続された出力端子に対応する入力端子に対応付けられたバッファ情報を前記生成された順番に従って取得し、該取得したバッファ情報にて識別される出力バッファに記憶されているパケットを、当該出力セレクタに接続された出力端子から出力させる処理装置。請求項1に記載の処理装置において、前記S個の出力バッファのうちM個の出力バッファのそれぞれは、前記M個の入力端子のそれぞれと対応付けられており、前記制御部は、前記所定の処理が施された複数のパケットのそれぞれを記憶させる出力バッファを、前記S個の出力バッファのうち当該パケットを受信した入力端子に対応する出力バッファとする処理装置。請求項2に記載の処理装置において、前記制御部は、前記所定の処理が施された複数のパケットのそれぞれを、当該パケットを受信した入力端子に対応する出力バッファに記憶させることができない場合、当該パケットを記憶させる出力バッファを、前記S個の出力バッファのうち前記M個の出力バッファ以外の出力バッファとする処理装置。M本の入力チャネルのそれぞれを介して送信されてきた複数のパケットのそれぞれを受信するM個の入力端子と、前記受信された複数のパケットのそれぞれに対して所定の処理を施す演算部と、前記M個の入力端子のそれぞれに対応付けられ、M本の出力チャネルのそれぞれと接続されたM個の出力端子と、前記所定の処理が施された複数のパケットのそれぞれを記憶するSS>M個の出力バッファと、前記M個の出力端子のそれぞれに接続されることにより、前記M本の出力チャネルのそれぞれと接続されたM個の出力セレクタとを有する処理装置における未稼働時間低減方法であって、前記所定の処理が施された複数のパケットのそれぞれを記憶させる出力バッファを、前記S個の出力バッファの中から当該複数のパケットのそれぞれが受信された順番に従って決定する決定処理と、前記決定した出力バッファを識別するとともに、当該パケットを受信した入力端子に対応付けられたバッファ情報を生成する処理と、前記M個の出力セレクタのそれぞれに接続された出力端子に対応する入力端子に対応付けられたバッファ情報を前記生成された順番に従って取得する処理と、前記取得したバッファ情報にて識別される出力バッファに記憶されているパケットを、当該出力セレクタに接続された出力端子から出力させる処理と、を有する未稼働時間低減方法。請求項4に記載の未稼働時間低減方法において、前記S個の出力バッファのうちM個の出力バッファのそれぞれは、前記M個の入力端子のそれぞれと対応付けられており、前記決定処理では、前記所定の処理が施された複数のパケットのそれぞれを記憶させる出力バッファを、前記S個の出力バッファのうち当該パケットを受信した入力端子に対応する出力バッファとする未稼働時間低減方法。請求項5に記載の未稼働時間低減方法において、前記決定処理では、前記所定の処理が施された複数のパケットのそれぞれを、当該パケットを受信した入力端子に対応する出力バッファに記憶させることができない場合、当該パケットを記憶させる出力バッファを、前記S個の出力バッファのうち前記M個の出力バッファ以外の出力バッファとする未稼働時間低減方法。上述したように、トラフィックシェーパは、受信したパケットをバッファに一時的に記憶させる。例えばチャネル2を介して送信されてきた6番目のパケットは図7aに示すように、時刻9においてトラフィックシェーパにて受信されているが、このパケットは図7dに示すように時刻24にて処理装置から出力されることになる。つまり、トラフィックシェーパを設けることにより、遅延が発生してしまうという問題点がある。また、処理装置とは別にトラフィックシェーパを設けることにより、システム規模が増大してしまう。ここで、処理装置を並列化および多段化した場合を考えてみる。図8は、図6aに示した構成を並列化および多段化した場合の構成の一例を示す図である。図8に示すように複数のトラフィックシェーパが設けられることにより、システム規模や遅延がさらに増大してしまう。また、図7cを参照すると、時刻3、4、8、9においては、トラフィックシェーパからパケットが出力されていない。つまり、パケットが処理装置へ送信されていない。これは、トラフィックシェーパが、チャネル2を介して送信されてきたパケットをバッファに一時的に記憶させることにより、チャネル2を介して送信されるパケットを出力する頻度を抑制したためである。このように、トラフィックシェーパを設けることによって却って、処理装置における未稼働時間が増大してしまう可能性がある。本発明は、複数のチャネルのそれぞれを介して送信される複数のパケットのそれぞれに対して所定の処理を施す際の未稼働時間を低減することができる処理装置および未稼働時間低減方法を提供することを目的とする。上記目的を達成するために本発明の処理装置は、M本の入力チャネルのそれぞれを介して送信されてきた複数のパケットのそれぞれを受信するM個の入力端子と、前記受信された複数のパケットのそれぞれに対して所定の処理を施す演算部と、前記M個の入力端子のそれぞれに対応付けられ、M本の出力チャネルのそれぞれと接続されたM個の出力端子とを有する処理装置において、前記所定の処理が施された複数のパケットのそれぞれを記憶するSS>M個の出力バッファと、前記所定の処理が施された複数のパケットのそれぞれを記憶させる出力バッファを、前記S個の出力バッファの中から当該複数のパケットのそれぞれが受信された順番に従って決定し、該決定した出力バッファを識別するとともに、当該パケットを受信した入力端子に対応付けられたバッファ情報を生成する制御部と、前記M個の出力端子のそれぞれに接続されることにより、前記M本の出力チャネルのそれぞれと接続されたM個の出力セレクタと、を有し、前記M個の出力セレクタのそれぞれは、当該出力セレクタに接続された出力端子に対応する入力端子に対応付けられたバッファ情報を前記生成された順番に従って取得し、該取得したバッファ情報にて識別される出力バッファに記憶されているパケットを、当該出力セレクタに接続された出力端子から出力させる。また、上記目的を達成するために本発明の未稼働時間低減方法は、M本の入力チャネルのそれぞれを介して送信されてきた複数のパケットのそれぞれを受信するM個の入力端子と、前記受信された複数のパケットのそれぞれに対して所定の処理を施す演算部と、前記M個の入力端子のそれぞれに対応付けられ、M本の出力チャネルのそれぞれと接続されたM個の出力端子と、前記所定の処理が施された複数のパケットのそれぞれを記憶するSS>M個の出力バッファと、前記M個の出力端子のそれぞれに接続されることにより、前記M本の出力チャネルのそれぞれと接続されたM個の出力セレクタとを有する処理装置における未稼働時間低減方法であって、前記所定の処理が施された複数のパケットのそれぞれを記憶させる出力バッファを、前記S個の出力バッファの中から当該複数のパケットのそれぞれが受信された順番に従って決定する決定処理と、前記決定した出力バッファを識別するとともに、当該パケットを受信した入力端子に対応付けられたバッファ情報を生成する処理と、前記M個の出力セレクタのそれぞれに接続された出力端子に対応する入力端子に対応付けられたバッファ情報を前記生成された順番に従って取得する処理と、前記取得したバッファ情報にて識別される出力バッファに記憶されているパケットを、当該出力セレクタに接続された出力端子から出力させる処理と、を有する。本発明は以上説明したように構成されているので、処理装置の処理能力を最大限に利用できるように、処理装置が備えるM個の入力端子のそれぞれにおける帯域の平均値の総和をM本のチャネルのそれぞれに分配していることになる。これにより、処理装置における未稼働時間が最小化される。従って、複数のチャネルのそれぞれの帯域がパケットのゆらぎによって変動する場合でも、複数のチャネルのそれぞれを介して送信される複数のパケットのそれぞれに対して所定の処理を施す際の未稼働時間を低減することができる。以下に、本発明の実施の形態について図面を参照して説明する。図1は、本発明の処理装置の実施の一形態の構成を示すブロック図である。本実施形態の処理装置10は図1に示すように、入力端子11-1~11-4と、出力端子12-1~12-4と、入力セレクタ13と、演算部14と、出力バッファスイッチ15と、出力バッファ16-1~16-nと、記憶部17-1~17-4と、出力セレクタ18-1~18-4と、制御部19とを備えている。なお、入力端子、出力端子、記憶部および出力セレクタのそれぞれは、M個備えられており、図1はM=4の場合を一例として示している。また、出力バッファは、SS>M個備えられている。入力端子11-1~11-4のそれぞれは、4本の入力チャネルのそれぞれと接続され、その4本の入力チャネルを介して送信されてきたパケットを受信する。入力端子11-1~11-4のそれぞれは、4本の入力チャネルのそれぞれと対応付けられている。なお、4本の入力チャネルのそれぞれには、チャネル番号が付与されている。従って、入力端子11-1~11-4のそれぞれは、チャネル番号にて識別することが可能となる。ここでは、入力端子11-1がチャネル番号1にて識別され、入力端子11-2がチャネル番号2にて識別され、入力端子11-3がチャネル番号3にて識別され、入力端子11-4がチャネル番号4にて識別されるものとする。出力端子12-1~12-4のそれぞれは、4本の出力チャネルのそれぞれと接続されている。また、出力端子12-1~12-4のそれぞれは、入力端子11-1~11-4のそれぞれと対応付けられている。従って、出力端子12-1~12-4のそれぞれは、入力端子11-1~11-4のそれぞれと同様に、チャネル番号にて識別することが可能となる。ここでは、出力端子12-1がチャネル番号1にて識別され、出力端子12-2がチャネル番号2にて識別され、出力端子12-3がチャネル番号3にて識別され、出力端子12-4がチャネル番号4にて識別されるものとする。つまり、出力端子12-1は入力端子11-1と対応付けられ、出力端子12-2は入力端子11-2と対応付けられ、出力端子12-3は入力端子11-3と対応付けられ、出力端子12-4は入力端子11-4と対応付けられていることになる。なお、以降、入力チャネルと出力チャネルとをまとめていうときは、単にチャネルという。入力セレクタ13は、入力端子11-1~11-4のそれぞれにて受信された複数のパケットのそれぞれを、後述する制御部19からの指示に従って演算部14へ出力する。演算部14は、入力セレクタ13から出力された複数のパケットのそれぞれを受け付ける。そして、演算部14は、受け付けた複数のパケットのそれぞれに対して所定の処理を施して出力バッファスイッチ15へ出力する。出力バッファスイッチ15は、演算部14から出力された複数のパケットのそれぞれを受け付ける。そして、出力バッファスイッチ15は、受け付けた複数のパケットのそれぞれを、出力バッファ16-1~16-nのうち制御部19から指示された出力バッファへ出力する。出力バッファ16-1~16-nのそれぞれは、出力バッファスイッチ15から出力されたパケットを受け付ける。そして、出力バッファ16-1~16-nのそれぞれは、受け付けたパケットを一時的に記憶する。なお、出力バッファ16-1~16-nは、1つのパケットを記憶する容量を持つ。また、出力バッファ16-1~16-nのそれぞれは、バッファ情報であるバッファ番号にて識別される。ここでは、出力バッファ16-1がバッファ番号1にて識別され、出力バッファ16-2がバッファ番号2にて識別され、以降、出力バッファ16-kがバッファ番号kにて識別されているものとする。ここで、あるチャネル番号にて識別される入力端子と、そのチャネル番号と同じバッファ番号にて識別される出力バッファとは対応付けられている。従って、ここでは、チャネル番号1にて識別される入力端子11-1と、バッファ番号1にて識別される出力バッファ16-1とが対応付けられていることになる。また、ここでは、5以上のバッファ番号にて識別される出力バッファには、対応する入力端子がないことになる。また、出力バッファ16-1~16-nのそれぞれに記憶されたパケットは後述する出力セレクタ18-1~18-4のいずれかを介して出力される。このとき、出力バッファ16-1~16-nのそれぞれは、その出力バッファに記憶されているパケットのすべてを出力するまで、その出力セレクタを占有する。記憶部17-1~17-4のそれぞれは、チャネル番号にて識別される。ここでは、記憶部17-1がチャネル番号1にて識別され、記憶部17-2がチャネル番号2にて識別され、記憶部17-3がチャネル番号3にて識別され、記憶部17-4がチャネル番号4にて識別されるものとする。記憶部17-1~17-4のそれぞれは、制御部19から出力されるバッファ番号を受け付ける。そして、記憶部17-1~17-4のそれぞれは、受け付けたバッファ番号を記憶する。なお、記憶部17-1~17-4のそれぞれは、FIFOFirstInFirstOutに従い、制御部19から出力されたバッファ番号を記憶する。つまり、記憶部17-1~17-4のそれぞれは、制御部19から出力された順番を維持しながらバッファ番号を記憶する。これにより、記憶された順番が最も古いものが出力端に記憶されることになる。出力セレクタ18-1~18-4のそれぞれは、出力端子12-1~12-4のそれぞれと接続されている。従って、出力セレクタ18-1~18-4のそれぞれは、出力端子12-1~12-4のそれぞれに接続された4本の出力チャネルのそれぞれと接続されていることになる。また、出力セレクタ18-1~18-4のそれぞれは、記憶部17-1~17-4のそれぞれと接続されている。出力セレクタ18-1~18-4のそれぞれは、その出力セレクタが出力バッファ16-1~16-nのいずれかによって占有されていない場合、記憶部17-1~17-4のうちその出力セレクタに接続された記憶部の出力端に記憶されたバッファ番号を取得する。そして、出力セレクタ18-1~18-4のそれぞれは、出力バッファ16-1~16-nのうち、取得したバッファ番号にて識別される出力バッファに記憶されたパケットを、その出力セレクタに接続された出力端子から出力する。制御部19は、入力端子11-1~11-4にてパケットが受信されたことを検知する。そして、制御部19は、入力端子11-1~11-4のそれぞれにて受信された複数のパケットのそれぞれを、受信された順番に従って演算部14へ出力するように入力セレクタ13へ指示する。また、制御部19は、出力バッファ16-1~16-nの中から所定の処理が施された複数のパケットのそれぞれを記憶させる出力バッファを、それら複数のパケットのそれぞれが受信された順番に従って決定する。そして、制御部19は、決定した出力バッファへパケットを出力するように、出力バッファスイッチ15に指示する。具体的には、制御部19はまず、複数のパケットのそれぞれが受信された入力端子を識別するチャネル番号と同じバッファ番号にて識別される出力バッファが空いているかどうかを確認する。つまり、制御部19は、複数のパケットのそれぞれが受信された入力端子を識別するチャネル番号と同じバッファ番号にて識別される出力バッファに、そのパケットを記憶させることができるかどうかを確認する。確認の結果、複数のパケットのそれぞれが受信された入力端子を識別するチャネル番号と同じバッファ番号にて識別される出力バッファが空いている場合、制御部19は、その出力バッファへパケットを出力するように、出力バッファスイッチ15に指示する。一方、確認の結果、複数のパケットのそれぞれが受信された入力端子を識別するチャネル番号と同じバッファ番号にて識別される出力バッファが空いていない場合、制御部19は、出力バッファ16-1~16-nのうち、チャネル番号と同じバッファ番号にて識別される出力バッファ以外の出力バッファのいずれかが空いているかどうかを確認する。すなわち、本実施形態では、制御部19は、5以上のバッファ番号にて識別される出力バッファのいずれかが空いているかどうかを確認する。確認の結果、出力バッファ16-1~16-nのうち、チャネル番号と同じバッファ番号にて識別される出力バッファ以外の出力バッファのいずれかが空いている場合、制御部19は、その出力バッファへパケットを出力するように、出力バッファスイッチ15に指示する。一方、確認の結果、出力バッファ16-1~16-nのうち、チャネル番号と同じバッファ番号にて識別される出力バッファ以外の出力バッファのいずれも空いていない場合、制御部19は、例えば以下の1~4に示す動作のいずれかを出力バッファスイッチ15を介して実行する。1受信したパケットを破棄する。2チャネル番号と同じバッファ番号にて識別される出力バッファの中から、何らかの方法でいくつかの出力バッファを選択し、選択した出力バッファに記憶されているパケットを破棄する。3チャネル番号と同じバッファ番号にて識別されるすべての出力バッファに記憶されているパケットを破棄する。4任意のバッファ番号を選択し、選択されたバッファ番号にて識別される出力バッファに記憶されたパケットを破棄する。そして、制御部19は、上述した2~4のように、出力バッファに記憶されているパケットを破棄した場合、その出力バッファにパケットを出力するように、出力バッファスイッチ15に指示する。次に、制御部19は、所定の処理が施された複数のパケットのそれぞれが出力バッファ16-1~16-nのいずれかに記憶されると、その出力バッファを識別するバッファ番号を生成する。そして、制御部19は、その複数のパケットのそれぞれが受信された入力端子を識別するチャネル番号にて識別される記憶部に、生成したバッファ番号を、生成した順番に従って出力する。また、制御部19は、出力セレクタ18-1~18-4のそれぞれが出力バッファ16-1~16-nのそれぞれに記憶されたパケットを出力すると、その出力セレクタに接続された記憶部が記憶している出力端のバッファ番号を削除する。図2は、図1に示した処理装置10を並列化および多段化した場合の構成の一例を示す図である。図1に示した処理装置10を並列化および多段化した場合の構成は図2に示すように、図8に示した構成と比較すると、トラフィックシェーパが設けられていない点が異なり、2つの処理装置10が直接接続されている。以下に、上記のように構成された処理装置の動作について説明する。図3は、図1および図2に示した処理装置10の動作を説明するためのフローチャートである。まず、入力端子11-1~11-4のそれぞれは、4本の入力チャネルのそれぞれを介して送信されてきた複数のパケットのそれぞれを受信するステップS1。次に、制御部19は、入力端子11-1~11-4のそれぞれにてパケットが受信されたことを検知する。そして、制御部19は、入力端子11-1~11-4のそれぞれにて受信された複数のパケットのそれぞれを、受信された順番に従って演算部14へ出力するように入力セレクタ13へ指示する。入力セレクタ13は、制御部19からの指示に従い、入力端子11-1~11-4のそれぞれにて受信された複数のパケットのそれぞれを、受信された順番に従って演算部14へ出力する。入力セレクタ13から出力された複数のパケットのそれぞれを受け付けた演算部14は、受け付けた複数のパケットのそれぞれに対して所定の処理の処理を施すステップS2。次に、制御部19は、複数のパケットのそれぞれが受信された入力端子を識別するチャネル番号と同じバッファ番号にて識別される出力バッファが空いているかどうかを確認するステップS3。ステップS3における確認の結果、複数のパケットのそれぞれが受信された入力端子を識別するチャネル番号と同じバッファ番号にて識別される出力バッファが空いている場合、制御部19は、所定の処理が施されたパケットをその出力バッファへ出力するように、出力バッファスイッチ15に指示する。次に、出力バッファスイッチ15は、所定の処理が施されたパケットをその出力バッファへ記憶させるステップS4。次に、制御部19は、出力バッファ16-1~16-nのうち、ステップS4にてパケットを記憶した出力バッファを識別するバッファ番号を生成する。そして、制御部19は、記憶部17-1~17-4のうち、ステップS4にて記憶させたパケットが受信された入力端子を識別するチャネル番号にて識別される記憶部に、生成したバッファ番号を出力する。制御部19から出力されたバッファ番号を受け付けた記憶部17-1~17-4のそれぞれは、FIFOに従い、受け付けたバッファ番号を記憶するステップS5次に、出力セレクタ18-1~18-4のそれぞれは、その出力セレクタが出力バッファ16-1~16-nのいずれかによって占有されていない状態において、記憶部17-1~17-4のうちその出力セレクタに接続された記憶部の出力端に記憶されたバッファ番号を取得するステップS6。そして、出力セレクタ18-1~18-4のそれぞれは、出力バッファ16-1~16-nのうち、取得したバッファ番号にて識別される出力バッファに記憶されたパケットを、その出力セレクタに接続された出力端子から出力するステップS7。ここで、ステップS3における確認の結果、複数のパケットのそれぞれが受信された入力端子を識別するチャネル番号と同じバッファ番号にて識別される出力バッファが空いていない場合、制御部19は、チャネル番号と同じバッファ番号にて識別される出力バッファ以外の出力バッファのいずれかが空いているかどうかを確認するステップS8。ステップS8における確認の結果、チャネル番号と同じバッファ番号にて識別される出力バッファ以外の出力バッファのいずれかが空いている場合、制御部19は、所定の処理が施されたパケットをその出力バッファへ出力するように、出力バッファスイッチ15に指示する。そして、出力バッファスイッチ15は、所定の処理が施されたパケットをその出力バッファへ記憶させるステップS9。そして、ステップS5の動作へ遷移する。一方、ステップS8における確認の結果、チャネル番号と同じバッファ番号にて識別される出力バッファ以外の出力バッファのいずれも空いていない場合、制御部19は、例えば上述した2~4等の動作により、出力バッファ16-1~16-nのうちのいずれかに記憶されているパケットを破棄するステップS10。なお、上述した1のように、受信したパケットを破棄することも可能である。そして、制御部19は、記憶されているパケットを破棄した出力バッファに、所定の処理が施されたパケットを出力するように、出力バッファスイッチ15に指示する。そして、出力バッファスイッチ15は、所定の処理が施されたパケットをその出力バッファへ記憶させるステップS11。そして、ステップS5の動作へ遷移する。次に、図3を参照しながら説明した動作の具体例を示す。図4は、図1および図2に示した処理装置10の動作の具体例を説明するための図であり、aは複数のパケットのそれぞれが処理装置10にて受信された時刻をチャネル毎に示す図、bは出力バッファ16-1~16-nにて記憶されているパケットの数をチャネル毎に示す図、cは所定の処理が施された複数のパケットのそれぞれが処理装置10から出力される時刻をチャネル毎に示す図である。なお、本具体例では、説明をわかりやすくするため、処理装置は、あるパケットに所定の処理を施した副作用を、その後に所定の処理が施されるパケットに残さないものとしている。また、図4は、複数の出力チャネルのいずれも帯域制御がされていない場合を示している。また、図4aに示す複数のパケットのそれぞれが受信された時刻は、比較をしやすいように、図7aに示す複数のパケットのそれぞれが受信された時刻と同じにしている。図4cを参照すると、図7dに示した場合と異なり、チャネル番号2にて識別される入力端子にて受信された2番目および3番目のパケットに所定の処理を施した2つのパケットのそれぞれが時刻4および時刻5で出力されている。つまり、図7に示した場合と比べて遅延が小さくなる。図5は、図1および図2に示した処理装置10の動作の他の具体例を説明するための図であり、aは複数のパケットのそれぞれが処理装置10にて受信された時刻をチャネル毎に示す図、bは出力バッファ16-1~16-nにて記憶されているパケットの数をチャネル毎に示す図、cは所定の処理が施された複数のパケットのそれぞれが処理装置10から出力される時刻をチャネル毎に示す図である。なお、図5は、出力端子12-2に接続された出力チャネルにおいて帯域制御がされている場合を示している。また、図5aに示す複数のパケットのそれぞれが受信された時刻は、比較をしやすいように、図7aに示す複数のパケットのそれぞれが受信された時刻と同じにしている。時刻3において出力端子12-2に接続された出力チャネルにおいて帯域制御が開始されている。この時点では、出力端子12-1~12-4のうち出力端子12-2以外の出力端子に接続された出力チャネルへ出力するパケットがない。そのため、図5cに示すように、時刻3において出力されるパケットはない。出力端子12-2から出力されるはずであったチャネル番号2にて識別される入力端子にて受信された1番目のパケットは、出力バッファ16-2に記憶されている。そして、時刻4以降、チャネル番号2にて識別される入力端子にて受信されたパケットは、受信された順番どおりに出力されている。このように本実施形態において処理装置10は、所定の処理が施された複数のパケットのそれぞれを記憶させる出力バッファを、出力バッファ16-1~16-nの中から当該複数のパケットのそれぞれが受信された順番に従って決定する。また、処理装置10は、決定した出力バッファを識別するとともに、当該パケットを受信した入力端子に対応付けられたバッファ情報を生成する。また、処理装置10は、出力セレクタ18-1~18-4のそれぞれに接続された出力端子に対応する入力端子に対応付けられたバッファ情報を、生成された順番に従って取得する。そして、処理装置10は、取得したバッファ情報にて識別される出力バッファに記憶されているパケットを、当該出力セレクタに接続された出力端子から出力させる。ここで、図2に示したように、図1に示した処理装置10を並列化および多段化した場合、複数の処理装置10間の結線と、最後の処理装置10の入力端子に接続された入力チャネルの帯域とにより、各処理装置10のM個の入力端子のそれぞれにおける帯域の単位時間あたりの平均値がわかる。具体的には、以下に説明するとおりである。まず、複数の処理装置10のうちのある処理装置を処理装置iとし、処理装置iが備えるある入力端子を入力端子aiとし、処理装置i内において入力端子aiに対応する出力端子を出力端子biとする。このとき、入力端子aiにて複数のパケットが受信されたときの帯域をraiとすると、出力端子biにおける帯域は、fraiにて計算される。これを、最後の処理装置10の入力端子から、着目した処理装置10の入力端子まで繰り返し計算することにより、その着目した処理装置10のM個の入力端子のそれぞれにおける帯域の単位時間あたりの平均値がわかる。この場合、処理装置10が備えるM個の入力端子のそれぞれにおける帯域の単位時間あたりの平均値の総和は、複数の処理装置10の接続形態によって異なるが、本実施形態では、処理装置10の処理能力を最大限に利用できるように、この総和をM本のチャネルのそれぞれに分配していることになる。これにより、処理装置10における未稼働時間が最小化される。従って、複数のチャネルのそれぞれの帯域がパケットのゆらぎによって変動する場合でも、複数のチャネルのそれぞれを介して送信される複数のパケットのそれぞれに対して所定の処理を施す際の未稼働時間を低減することができる。また、本実施形態において所定の処理が施されたパケットは、原則としてすぐに出力される。従って、トラフィックシェーパを設けた場合と比較すると、パケットを一時的に記憶する回数を低減することができ、システム規模や遅延の増大を回避することが可能となる。また、処理装置10を並列化および多段化した場合でも図2に示すように、トラフィックシェーパを設ける必要がない。そのため、システム規模や遅延のさらなる増大を回避することが可能となる。また、本実施形態においては、1つの入力チャネルに対して1つの出力バッファが固定的に確保されている。これにより、ある入力端子にて受信されるパケットのゆらぎが大きくなり、かつ、その入力端子に対応する出力端子における帯域が小さくなった場合でも、その入力端子にて受信されるパケットがすべての出力バッファを占有してしまうということがない。すなわち、あるチャネルが他のチャネルに悪影響を及ぼすのを回避することもできる。