"積層された複数の誘電体層を含む積層体と、前記積層体の外周部に配置された入力端子および出力端子と、前記積層体内に設けられた第1の共振器、第2の共振器および第3の共振器とを備えた積層型バンドパスフィルタであって、回路構成上、前記第1ないし第3の共振器のうち、前記第1の共振器は前記入力端子に最も近く、前記第3の共振器は前記出力端子に最も近く、前記第2の共振器は前記第1の共振器と第3の共振器との間に位置し、前記第1の共振器は、第1のインダクタと第1のキャパシタを含み、前記第2の共振器は、第2のインダクタと第2のキャパシタを含み、前記第3の共振器は、第3のインダクタと第3のキャパシタを含み、前記第2のインダクタは、前記第1および第3のインダクタに対して、前記複数の誘電体層の積層方向における異なる位置に配置され、前記第2のインダクタと前記第1のインダクタの間、および前記第2のインダクタと前記第3のインダクタの間には、導体層が存在せず、前記第1ないし第3のキャパシタは、前記第1ないし第3のインダクタに対して、前記積層方向における異なる位置に配置され、前記第2のインダクタは、前記第1および第3のインダクタに比べてインダクタンスが小さく、前記第2のキャパシタは、前記第1および第3のキャパシタに比べてキャパシタンスが大きいことを特徴とする積層型バンドパスフィルタ。前記第1および第3のインダクタは、同じ誘電体層上に配置されていることを特徴とする請求項1記載の積層型バンドパスフィルタ。前記第2のインダクタは、第1の部分と、前記第1の部分に接続された第2の部分および第3の部分を有し、前記第2の部分の一部は前記第1のインダクタの一部に対向し、前記第3の部分の一部は前記第3のインダクタの一部に対向していることを特徴とする請求項1記載の積層型バンドパスフィルタ。前記第2のキャパシタは、前記積層方向における異なる位置に配置された3つ以上の導体層を用いて構成されていることを特徴とする請求項1ないし3のいずれかに記載の積層型バンドパスフィルタ。前記第2の共振器は、更に、前記第2のキャパシタに直列に接続された第4のインダクタを含むことを特徴とする請求項1ないし4のいずれかに記載の積層型バンドパスフィルタ。更に、前記積層体における前記積層方向の一方の端面に配置されたグランド端子と、前記第1ないし第3のインダクタを前記グランド端子に対して電気的に接続するための共通の導電路とを備えたことを請求項1ないし5のいずれかに記載の積層型バンドパスフィルタ。前記共通の導電路は、スルーホールを用いて構成されていることを特徴とする請求項6記載の積層型バンドパスフィルタ。前記共通の導電路は、前記積層体の外周部に配置された導体層を用いて構成されていることを特徴とする請求項6記載の積層型バンドパスフィルタ。積層型バンドパスフィルタでは、小型化、薄型化に伴って、隣接する共振器間の誘導結合が強くなりすぎて、所望のバンドパスフィルタの特性を実現することが困難になるという問題が発生する。また、各共振器として、導体層を用いたインダクタを有するLC共振器を備えた積層型バンドパスフィルタでは、小型化、薄型化しようとすると、インダクタ用の導体層と、キャパシタ用やグランド用の他の導体層との距離が小さくなる。そのため、インダクタ用の導体層より発生されて、隣接する2つの共振器間の誘導結合に寄与する磁界が、他の導体層によって妨げられて、共振器のQが低下するという問題が発生する。スルーホールからなるインダクタを有するLC共振器では、インダクタより発生される磁界が他の導体層によって妨げられにくいため、Qを大きくすることが可能である。しかし、このLC共振器を積層型バンドパスフィルタに用いる場合には、積層型バンドパスフィルタを薄型化しようとすると、インダクタを構成するスルーホールの長さが短くなって、インダクタのインダクタンスが小さくなり、その結果、共振器の所望の共振周波数が得られなくなるという問題が発生する。本発明はかかる問題点に鑑みてなされたもので、その目的は、共振器のQの低下を防止しながら、小型化できるようにした積層型バンドパスフィルタを提供することにある。本発明の積層型バンドパスフィルタは、積層された複数の誘電体層を含む積層体と、積層体の外周部に配置された入力端子および出力端子と、積層体内に設けられた第1の共振器、第2の共振器および第3の共振器とを備えている。回路構成上、第1ないし第3の共振器のうち、第1の共振器は入力端子に最も近く、第3の共振器は出力端子に最も近く、第2の共振器は第1の共振器と第3の共振器との間に位置している。第1の共振器は、第1のインダクタと第1のキャパシタを含み、第2の共振器は、第2のインダクタと第2のキャパシタを含み、第3の共振器は、第3のインダクタと第3のキャパシタを含んでいる。なお、本出願において、回路構成上という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。第2のインダクタは、第1および第3のインダクタに対して、複数の誘電体層の積層方向における異なる位置に配置されている。第2のインダクタと第1のインダクタの間、および第2のインダクタと第3のインダクタの間には、導体層が存在していない。第1ないし第3のキャパシタは、第1ないし第3のインダクタに対して、積層方向における異なる位置に配置されている。第2のインダクタは、第1および第3のインダクタに比べてインダクタンスが小さい。第2のキャパシタは、第1および第3のキャパシタに比べてキャパシタンスが大きい。本発明の積層型バンドパスフィルタにおいて、第1および第3のインダクタは、同じ誘電体層上に配置されていてもよい。また、本発明の積層型バンドパスフィルタにおいて、第2のインダクタは、第1の部分と、第1の部分に接続された第2の部分および第3の部分を有し、第2の部分の一部は第1のインダクタの一部に対向し、第3の部分の一部は第3のインダクタの一部に対向していてもよい。また、本発明の積層型バンドパスフィルタにおいて、第2のキャパシタは、積層方向における異なる位置に配置された3つ以上の導体層を用いて構成されていてもよい。また、本発明の積層型バンドパスフィルタにおいて、第2の共振器は、更に、第2のキャパシタに直列に接続された第4のインダクタを含んでいてもよい。また、本発明の積層型バンドパスフィルタは、更に、積層体における積層方向の一方の端面に配置されたグランド端子と、第1ないし第3のインダクタをグランド端子に対して電気的に接続するための共通の導電路とを備えていてもよい。共通の導電路は、スルーホールを用いて構成されていてもよいし、積層体の外周部に配置された導体層を用いて構成されていてもよい。本発明の積層型バンドパスフィルタでは、第2のインダクタは、第1および第3のインダクタに比べてインダクタンスが小さいことから、第2のインダクタの形状を小さくすることができる。これにより、積層型バンドパスフィルタの小型化が可能になる。また、本発明では、上述のように第2のインダクタが第1および第3のインダクタに比べてインダクタンスが小さいことに加えて、第2のキャパシタが第1および第3のキャパシタに比べてキャパシタンスが大きいことにより、第2の共振器の共振周波数を所望の周波数に合わせることが可能になる。また、本発明では、第2のインダクタが第1および第3のインダクタに比べてインダクタンスが小さいことにより、第2のインダクタと第1のインダクタが近く、第2のインダクタと第3のインダクタが近くても、第2のインダクタと第1のインダクタの間の誘導結合、および第2のインダクタと第3のインダクタの間の誘導結合が、それぞれ強くなりすぎることを防止することができる。これにより、積層型バンドパスフィルタの小型化が可能になる。また、本発明では、第2のインダクタと第1のインダクタの間、および第2のインダクタと第3のインダクタの間には、導体層が存在していない。これにより、第1ないし第3の共振器のそれぞれのQの低下を防止することができる。以上のことから、本発明の積層型バンドパスフィルタによれば、共振器のQの低下を防止しながら、小型化することが可能になるという効果を奏する。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図5を参照して、本発明の第1の実施の形態に係る積層型バンドパスフィルタの回路構成について説明する。本実施の形態に係る積層型バンドパスフィルタ以下、単にバンドパスフィルタと記す。1は、入力端子2と、出力端子3と、第1の共振器4と、第2の共振器5と、第3の共振器6と、3つのキャパシタ17,18,19とを備えている。入力端子2は信号の入力のために用いられる。出力端子3は信号の出力のために用いられる。回路構成上、共振器4,5,6のうち、共振器4は入力端子2に最も近く、共振器6は出力端子3に最も近く、共振器5は共振器4と共振器6との間に位置している。本実施の形態では、特に、共振器4は入力端子2に電気的に接続され、共振器6は出力端子3に電気的に接続されている。隣接する共振器4,5は互いに電磁界結合する。隣接する共振器5,6も互いに電磁界結合する。電磁界結合には、誘導結合と容量結合とが含まれる。第1の共振器4は、互いに電気的に接続された第1のインダクタ11と第1のキャパシタ14を含んでいる。第2の共振器5は、互いに電気的に接続された第2のインダクタ12と第2のキャパシタ15を含んでいる。第3の共振器6は、互いに電気的に接続された第3のインダクタ13と第3のキャパシタ16を含んでいる。第2の共振器5は、更に、第2のキャパシタ15に直列に接続された第4のインダクタ20を含んでいる。インダクタ11,12は互いに誘導結合する。同様に、インダクタ12,13も互いに誘導結合する。図5では、インダクタ11,12間の誘導結合およびインダクタ12,13間の誘導結合を、記号Mを付した曲線で表している。インダクタ11の一端とキャパシタ14,17,19の各一端は、入力端子2に電気的に接続されている。インダクタ11の他端とキャパシタ14の他端はグランドに電気的に接続されている。インダクタ12の一端とキャパシタ15,18の各一端は、キャパシタ17の他端に電気的に接続されている。インダクタ12の他端はグランドに電気的に接続されている。インダクタ20の一端は、キャパシタ15の他端に電気的に接続されている。インダクタ20の他端はグランドに電気的に接続されている。インダクタ13の一端、キャパシタ16の一端、キャパシタ19の他端および出力端子3は、キャパシタ18の他端に電気的に接続されている。インダクタ13の他端とキャパシタ16の他端はグランドに電気的に接続されている。共振器5は、インダクタ11,12が誘導結合することによって共振器4と誘導結合すると共に、キャパシタ17を介して共振器4と容量結合する。また、共振器5は、インダクタ12,13が誘導結合することによって共振器6と誘導結合すると共に、キャパシタ18を介して共振器6と容量結合する。また、隣接しない2つの共振器4,6は、キャパシタ19を介して容量結合する。共振器4,5,6はいずれも、開放端と短絡端とを有する1/4波長共振器であって、キャパシタ14,15,16によってインダクタ11,12,13の物理長を1/4波長よりも短くする効果を用いた1/4波長共振器である。共振器4において、インダクタ11とキャパシタ14との接続点が開放端であり、インダクタ11とキャパシタ14のグランド側の端部が短絡端である。共振器5において、インダクタ12とキャパシタ15との接続点が開放端であり、インダクタ12とインダクタ20のグランド側の端部が短絡端である。共振器6において、インダクタ13とキャパシタ16との接続点が開放端であり、インダクタ13とキャパシタ16のグランド側の端部が短絡端である。インダクタ11のインダクタンスとキャパシタ14のキャパシタンスは、共振器4において所望の共振周波数を実現できるように設定される。インダクタ12,20のインダクタンスとキャパシタ15のキャパシタンスは、共振器5において所望の共振周波数を実現できるように設定される。インダクタ13のインダクタンスとキャパシタ16のキャパシタンスは、共振器6において所望の共振周波数を実現できるように設定される。第2のインダクタ12は、第1のインダクタ11および第3のインダクタ13に比べてインダクタンスが小さい。また、第2のキャパシタ15は、第1のキャパシタ14および第3のキャパシタ16に比べてキャパシタンスが大きい。インダクタ11,13のインダクタンスは等しくてもよい。キャパシタ14,16のキャパシタンスは等しくてもよい。第4のインダクタ20は、それが無い場合に比べて、共振器5において所望の共振周波数を実現するための第2のキャパシタ15のキャパシタンスを小さくする作用を有する。なお、共振器5は、インダクタ20を含んでいなくてもよい。この場合には、共振器5において、インダクタ12とキャパシタ15のグランド側の端部が短絡端となる。本実施の形態に係るバンドパスフィルタ1では、入力端子2に信号が入力されると、そのうちの所定の通過帯域内の周波数の信号が選択的に、出力端子3から出力される。次に、図1ないし図4を参照して、バンドパスフィルタ1の構造の概略について説明する。図1は、バンドパスフィルタ1の主要部分を示す斜視図である。図2は、バンドパスフィルタ1の一部を示す斜視図である。図3は、下側から見たバンドパスフィルタ1の斜視図である。図4は、図1におけるA方向から見たバンドパスフィルタ1の主要部分を示す説明図である。バンドパスフィルタ1は、バンドパスフィルタ1の構成要素を一体化するための積層体30を備えている。後で詳しく説明するが、積層体30は、積層された複数の誘電体層と複数の導体層とを含んでいる。共振器4,5,6は、積層体30内に設けられている。積層体30は、外周部を有する直方体形状をなしている。積層体30の外周部は、上面30Aと、底面30Bと、4つの側面30C~30Fとを含んでいる。上面30Aと底面30Bは互いに反対側を向き、側面30C,30Dも互いに反対側を向き、側面30E,30Fも互いに反対側を向いている。側面30C~30Fは、上面30Aおよび底面30Bに対して垂直になっている。積層体30において、上面30Aおよび底面30Bに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図1および図2では、この積層方向を、記号Tを付した矢印で示している。上面30Aと底面30Bは、積層体30における積層方向Tの両側の端面である。底面30Bは、本発明における積層体における積層方向の一方の端面に対応する。バンドパスフィルタ1は、更に、積層体30の底面30Bに配置されたグランド端子31を備えている。入力端子2と出力端子3は、底面30Bにおいて、グランド端子31を挟む位置に配置されている。バンドパスフィルタ1が実装される実装基板の上面には、入力用導体層、出力用導体層およびグランド用導体層が形成されている。バンドパスフィルタ1は、入力端子2が入力用導体層に電気的に接続され、出力端子3が出力用導体層に電気的に接続され、グランド端子31がグランド用導体層に電気的に接続されるように、底面30Bが実装基板の上面に向いた姿勢で実装基板に実装される。入力用導体層は、入力端子2に入力される入力信号を伝達する。出力用導体層は、出力端子3から出力された出力信号を伝達する。グランド用導体層は、グランドに電気的に接続される。次に、図6および図7を参照して、積層体30について詳しく説明する。図6においてa~eは、それぞれ、積層体30の第1ないし第5の誘電体層の上面を示している。図7においてa~eは、それぞれ、積層体30の第6ないし第9の誘電体層の上面および第10の誘電体層の下面を示している。積層体30において、第1ないし第10の誘電体層は、上からこの順に配置されている。図6aに示した第1の誘電体層41の上面には、導体層411が形成されている。なお、図示しないが、積層体30において、誘電体層41の上には、導体層が形成されていない誘電体層が配置されている。導体層411は、第1の部分411aと、第1の部分411aに接続された第2の部分411bおよび第3の部分411cを有している。部分411a,411b,411cは、それぞれ一方向に長い。部分411a,411b,411cは、誘電体層41の上面の中央において互いに接続されている。図6aにおいて、部分411a,411b,411cの境界を破線で示している。第1の部分411aは、誘電体層41の上面の中央から図6aにおける下方に延び、下端411a1を有している。第2の部分411bは、誘電体層41の上面の中央から図6aにおける左側に延び、第3の部分411cは、誘電体層41の上面の中央から図6aにおける右側に延びている。導体層411の全体は、T字形状を有している。また、誘電体層41には、下端411a1の近傍において第1の部分411aに電気的に接続されたスルーホール414が形成されている。図6bに示した第2の誘電体層42の上面には、導体層421が形成されている。導体層421は、第1の部分421aと、第1の部分421aに接続された第2の部分421bおよび第3の部分421cを有している。部分421a,421b,421cは、それぞれ一方向に長い。部分421a,421b,421cは、誘電体層42の上面の中央において互いに接続されている。図6bにおいて、部分421a,421b,421cの境界を破線で示している。第1の部分421aは、誘電体層42の上面の中央から図6bにおける上方に延び、上端421a1を有している。第2の部分421bは、誘電体層42の上面の中央から図6bにおける左側に延び、第3の部分421cは、誘電体層42の上面の中央から図6bにおける右側に延びている。導体層421の全体は、T字形状を有している。第2の部分421bは、誘電体層41を介して、導体層411の第2の部分411bに対向している。第3の部分421cは、誘電体層41を介して、導体層411の第3の部分411cに対向している。また、誘電体層42には、3つのスルーホール422,423,424が形成されている。スルーホール422,423は、上端421a1の近傍において第1の部分421aに電気的に接続されている。スルーホール424は、導体層421に対して図6bにおける下方に配置されている。図6cに示した第3の誘電体層43の上面には、導体層431が形成されている。導体層431は、第1の部分431aと、第1の部分431aに接続された第2の部分431bおよび第3の部分431cを有している。部分431a,431b,431cは、それぞれ一方向に長い。部分431a,431b,431cは、誘電体層43の上面の中央において互いに接続されている。図6cにおいて、部分431a,431b,431cの境界を破線で示している。第1の部分431aは、誘電体層41の上面の中央から図6cにおける下方に延び、下端431a1を有している。第2の部分431bは、誘電体層43の上面の中央から図6cにおける左側に延び、第3の部分431cは、誘電体層43の上面の中央から図6cにおける右側に延びている。導体層431の全体は、T字形状を有している。第2の部分431bは、誘電体層42を介して、導体層421の第2の部分421bに対向している。第3の部分431cは、誘電体層42を介して、導体層421の第3の部分421cに対向している。また、誘電体層43には、誘電体層42に形成されたスルーホール422,423,424に対応する位置に配置されたスルーホール432,433,434が形成されている。スルーホール432,433は、導体層431に対して図6cにおける上方に配置されている。スルーホール434は、下端431a1の近傍において第1の部分431aに電気的に接続されている。図6dに示した第4の誘電体層44の上面には、導体層441が形成されている。導体層441は、第2のインダクタ12を構成している。導体層441インダクタ12は、第1の部分441aと、第1の部分441aに接続された第2の部分441bおよび第3の部分441cを有している。部分441a,441b,441cは、それぞれ一方向に長い。部分441a,441b,441cは、誘電体層44の上面の中央において互いに接続されている。図6dにおいて、部分441a,441b,441cの境界を破線で示している。第1の部分441aは、誘電体層44の上面の中央から図6dにおける上方に延び、上端441a1を有している。第2の部分441bは、誘電体層44の上面の中央から図6dにおける左側に延び、第3の部分441cは、誘電体層44の上面の中央から図6dにおける右側に延びている。導体層441の全体は、T字形状を有している。第2の部分441bは、誘電体層43を介して、導体層431の第2の部分431bに対向している。第3の部分441cは、誘電体層43を介して、導体層431の第3の部分431cに対向している。また、誘電体層44には、誘電体層43に形成されたスルーホール432,433,434に対応する位置に配置されたスルーホール442,443,444が形成されている。スルーホール442,443は、上端441a1の近傍において第1の部分441aに電気的に接続されている。スルーホール444は、導体層441に対して図6dにおける下方に配置されている。図6eに示した第5の誘電体層45の上面には、導体層451が形成されている。導体層451は、第1のインダクタ11を構成する第1のインダクタ部分451aと、第3のインダクタ13を構成する第3のインダクタ部分451bとを含んでいる。インダクタ部分451a,451bは、図6eにおける上下方向の中央よりも上側であって左右方向の中央の位置において、互いに連結されている。図6eにおいて、インダクタ部分451a,451bの境界を破線で示している。インダクタ部分451aは、上記境界から図6eにおける左方向に延びた後、下方向の延び、更に右方向に延びている。インダクタ部分451bは、上記境界から図6eにおける右方向に延びた後、下方向の延び、更に左方向に延びている。導体層441の第2の部分441bの一部は、誘電体層44を介して第1のインダクタ部分451aの一部に対向している。導体層441の第3の部分441cの一部は、誘電体層44を介して第3のインダクタ部分451bの一部に対向している。また、誘電体層45には、5つのスルーホール452~456が形成されている。スルーホール452,453は、上記境界の近傍において、それぞれインダクタ部分451a,451bに電気的に接続されている。スルーホール454は、誘電体層44に形成されたスルーホール444に対応する位置に配置されている。スルーホール455は、上記境界とは反対側のインダクタ部分451aの端部の近傍においてインダクタ部分451aに電気的に接続されている。スルーホール456は、上記境界とは反対側のインダクタ部分451bの端部の近傍においてインダクタ部分451bに電気的に接続されている。図7aに示した第6の誘電体層46には、誘電体層45に形成されたスルーホール452~456に対応する位置に配置されたスルーホール462~466が形成されている。なお、積層体30において、第6の誘電体層46は複数設けられ、それらが積層されている。図7bに示した第7の誘電体層47の上面には、導体層471が形成されている。また、誘電体層47には、誘電体層46に形成されたスルーホール462~466に対応する位置に配置されたスルーホール472~476が形成されている。図7cに示した第8の誘電体層48の上面には、導体層481A,481Bが形成されている。導体層481Aは、図7cにおける左右方向の中央よりも左側に配置されている。導体層481Bは、図7cにおける左右方向の中央よりも右側に配置されている。また、誘電体層48には、誘電体層47に形成されたスルーホール472~476に対応する位置に配置されたスルーホール482~486が形成されている。スルーホール485,486は、それぞれ導体層481A,481Bに電気的に接続されている。図7dに示した第9の誘電体層49の上面には、グランド用導体層491が形成されている。また、誘電体層49には、誘電体層48に形成されたスルーホール482~486に対応する位置に配置されたスルーホール492~496が形成されている。スルーホール492,493,494は、グランド用導体層491に電気的に接続されている。図7eに示した第10の誘電体層50の下面には、入力端子2と出力端子3とグランド端子31が形成されている。また、誘電体層50には、誘電体層49に形成されたスルーホール492~496に対応する位置に配置されたスルーホール502~506が形成されている。なお、図7eは、第10の誘電体層50、端子2,3,31およびスルーホール502~506を、上から見た状態で表している。スルーホール502,503,504は、グランド端子31に電気的に接続されている。スルーホール505は、入力端子2に電気的に接続されている。スルーホール506は、出力端子3に電気的に接続されている。第10の誘電体層50の下面は、積層体30の底面30Bを構成する。誘電体層の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体30としては、特に、複数の誘電体層の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。また、通過帯域における挿入損失の低減のためには、誘電体層の材料としては、誘電率が大きいものが好ましい。図1は、積層体30内の全ての導体層を示している。図2は、図1のうち、導体層411,421,431,441を省略して示している。スルーホール422,432,442,452,462,472,482,492,502は、直列に接続されて、図1および図2に示したスルーホール列52を構成する。スルーホール423,433,443,453,463,473,483,493,503は、直列に接続されて、図1および図2に示したスルーホール列53を構成する。導体層421,441,451,491およびグランド端子31は、スルーホール列52,53を介して、互いに電気的に接続されている。スルーホール列52,53のうち、導体層441からグランド端子31に至る部分は、第1ないし第3のインダクタ11,12,13をグランド端子31に対して電気的に接続するための共通の導電路を構成している。この共通の導電路は、スルーホールを用いて構成されている。スルーホール414,424,434,444,454,464,474,484,494,504は、直列に接続されて、図1および図2に示したスルーホール列54を構成する。導体層411,431,491およびグランド端子31は、スルーホール列54を介して、互いに電気的に接続されている。スルーホール455,465,475,485,495,505は、直列に接続されて、図1および図2に示したスルーホール列55を構成する。導体層451の第1のインダクタ部分451a、導体層481Aおよび入力端子2は、スルーホール列55を介して、互いに電気的に接続されている。スルーホール456,466,476,486,496,506は、直列に接続されて、図1および図2に示したスルーホール列56を構成する。導体層451の第3のインダクタ部分451b、導体層481Bおよび出力端子3は、スルーホール列56を介して、互いに電気的に接続されている。導体層481Aの一部は、誘電体層48を介して導体層491の一部に対向している。図5に示したキャパシタ14は、導体層481A,491と誘電体層48とによって構成されている。導体層481Bの一部は、誘電体層48を介して導体層491の他の一部に対向している。図5に示したキャパシタ16は、導体層481B,491と誘電体層48とによって構成されている。導体層471は、誘電体層47を介して導体層481Aの一部と導体層481Bの一部とに対向している。図5に示したキャパシタ19は、導体層471,481A,481Bと誘電体層47とによって構成されている。導体層441インダクタ12の第2の部分441bの一部は、誘電体層44を介して、導体層451の第1のインダクタ部分451aインダクタ11の一部に対向している。図5に示したキャパシタ17は、第2の部分441bと第1のインダクタ部分451aと誘電体層44とによって構成されている。また、第2の部分441bと第1のインダクタ部分451aが互いに近いことにより、インダクタ11,12間の誘導結合が実現される。導体層441インダクタ12の第3の部分441cの一部は、誘電体層44を介して、導体層451の第3のインダクタ部分451bインダクタ13の一部に対向している。図5に示したキャパシタ18は、第3の部分441cと第3のインダクタ部分451bと誘電体層44とによって構成されている。また、第3の部分441cと第3のインダクタ部分451bが互いに近いことにより、インダクタ12,13間の誘導結合が実現される。図5に示したキャパシタ15は、積層方向Tにおける異なる位置に配置された3つ以上の導体層を用いて構成されている。本実施の形態では、特に、キャパシタ15は、積層方向Tにおける異なる位置に配置された4つの導体層411,421,431,441を用いて構成されている。より詳しく説明すると、キャパシタ15は、導体層411の第2および第3の部分411b,411cと、導体層421の第2および第3の部分421b,421cと、導体層431の第2および第3の部分431b,431cと、導体層441の第2および第3の部分441b,441cと、誘電体層41,42,43とによって構成されている。第4のインダクタ20は、導体層411の第1の部分411aと導体層431の第1の部分431aとによって構成されている。以上説明したように、本実施の形態に係るバンドパスフィルタ1は、積層された複数の誘電体層を含む積層体30と、積層体30の外周部のうちの底面30Bに配置された入力端子2、出力端子3およびグランド端子31と、積層体30内に設けられた第1の共振器4、第2の共振器5および第3の共振器6とを備えている。回路構成上、第1ないし第3の共振器4,5,6のうち、第1の共振器4は入力端子2に最も近く、第3の共振器6は出力端子3に最も近く、第2の共振器5は第1の共振器4と第3の共振器6との間に位置している。第1の共振器4は、第1のインダクタ11と第1のキャパシタ14を含んでいる。第2の共振器5は、第2のインダクタ12と第2のキャパシタ15と第4のインダクタ20を含んでいる。第3の共振器6は、第3のインダクタ13と第3のキャパシタ16を含んでいる。第2のインダクタ12は、第1および第3のインダクタ11,13に対して、複数の誘電体層の積層方向Tにおける異なる位置に配置されている。本実施の形態では、特に、第1および第3のインダクタ11,13は、同じ誘電体層45上に配置されている。第2のインダクタ12導体層441と第1のインダクタ11導体層451の第1のインダクタ部分451aの間、および第2のインダクタ12導体層441と第3のインダクタ13導体層451の第3のインダクタ部分451bの間には、導体層が存在していない。第1ないし第3のキャパシタ14,15,16は、第1ないし第3のインダクタ11,12,13に対して、積層方向Tにおける異なる位置に配置されている。具体的には、キャパシタ14,16は、インダクタ11,12,13に対して、より底面30Bに近い位置に配置されている。また、キャパシタ15は、インダクタ11,12,13に対して、より上面30Aに近い位置に配置されている。第2のインダクタ12は、第1のインダクタ11および第3のインダクタ13に比べてインダクタンスが小さい。また、第2のキャパシタ15は、第1のキャパシタ14および第3のキャパシタ16に比べてキャパシタンスが大きい。本実施の形態に係るバンドパスフィルタ1では、第2のインダクタ12は、第1および第3のインダクタ11,13に比べてインダクタンスが小さいことから、第2のインダクタ12の形状を小さくすることができる。これにより、バンドパスフィルタ1の小型化が可能になる。なお、第1および第3のインダクタ11,13の形状を小さくすると、それらのインダクタンスが小さくなって、バンドパスフィルタ1の入出力インピーダンスが所望の値よりも小さくなるおそれがある。そのため、第1および第3のインダクタ11,13の形状を小さくすることは好ましくない。これに対し、第2のインダクタ12のインダクタンスを小さくする場合には、バンドパスフィルタ1の入出力インピーダンスを所望の値よりも小さくすることなく、バンドパスフィルタ1の小型化が可能になる。また、第2のインダクタ12を構成する導体層441は、第1の部分441aと、第1の部分441aに接続された第2の部分441bおよび第3の部分441cを有し、全体がT字形状になっている。これにより、導体層441インダクタ12を小さくしながら、インダクタ12のインダクタンスをある程度大きくすることが可能になると共に、第2の部分441bと第3の部分441cをそれぞれインダクタ11,13に近づけることが可能になる。ところで、第1および第3のインダクタ11,13に比べて第2のインダクタ12のインダクタンスを小さくしただけでは、第2の共振器5の共振周波数を所望の周波数に合わせることができなくなるおそれがある。これに対し、本実施の形態では、第2のインダクタ12が第1および第3のインダクタ11,13に比べてインダクタンスが小さいことに加えて、第2のキャパシタ15が第1および第3のキャパシタ14,16に比べてキャパシタンスが大きいことにより、第2の共振器5の共振周波数を所望の周波数に合わせることが可能になる。また、本実施の形態では、第2のキャパシタ15は、積層方向Tにおける異なる位置に配置された3つ以上の導体層を用いて構成されている。これにより、キャパシタ15が2つの導体層を用いて構成されている場合に比べて、容易にキャパシタ15のキャパシタンスを大きくすることが可能になる。また、本実施の形態では、第2の共振器5が、第2のキャパシタ15に直列に接続された第4のインダクタ20を含むことにより、第4のインダクタ20が無い場合に比べて、共振器5において所望の共振周波数を実現するための第2のキャパシタ15のキャパシタンスを小さくすることが可能になる。これにより、第1および第3のキャパシタ14,16に比べて第2のキャパシタ15のキャパシタンスを極端に大きくする必要がなくなる。その結果、第2のキャパシタ15を容易に形成することが可能になる。また、本実施の形態では、第2のインダクタ12が第1および第3のインダクタ11,13に比べてインダクタンスが小さいことにより、第2のインダクタ12と第1のインダクタ11が近く、第2のインダクタ12と第3のインダクタ13が近くても、第2のインダクタ12と第1のインダクタ11の間の誘導結合、および第2のインダクタ12と第3のインダクタ13の間の誘導結合が、それぞれ強くなりすぎることを防止することができる。これにより、バンドパスフィルタ1の小型化が可能になる。また、本実施の形態では、第2のインダクタ12と第1のインダクタ11の間、および第2のインダクタ12と第3のインダクタ13の間には、導体層が存在していない。そのため、インダクタ11,12,13より発生されて隣接する共振器間の誘導結合に寄与する磁界が、導体層によって妨げられることがない。これにより、第1ないし第3の共振器4,5,6のそれぞれのQの低下を防止することができる。以上のことから、本実施の形態に係るバンドパスフィルタ1によれば、共振器4,5,6のQの低下を防止しながら、小型化することが可能になる。ところで、一般的に、積層型バンドパスフィルタでは、各共振器におけるインダクタのグランド側の端部を、積層体の外面に設けられたグランド端子に電気的に接続する必要がある。インダクタのグランド側の端部をグランド端子に電気的に接続する方法には、主に2つの方法がある。第1の方法は、積層体の側面にグランド端子を設けて、積層体の内部に、インダクタのグランド側の端部をグランド端子に接続するための導体部を設ける方法である。第2の方法は、積層体の底面にグランド端子を設けて、積層体の内部に、インダクタのグランド側の端部をグランド端子に接続するためのスルーホールを設ける方法である。積層型バンドパスフィルタの実装面積を小さくするためには、第2の方法の方が有利である。しかし、特に3つ以上の共振器を備えた積層型バンドパスフィルタでは、第2の方法を用いると、スルーホールの数が多くなり、積層型バンドパスフィルタの製造のための工程数が多くなるという問題と、積層体にクラックが発生する等の品質の低下をまねくという問題が発生する。これに対し、本実施の形態に係るバンドパスフィルタ1は、第1ないし第3のインダクタ11,12,13をグランド端子31に対して電気的に接続するための共通の導電路スルーホール列52,53の一部を備えている。この共通の導電路は、スルーホールを含んでいる。本実施の形態によれば、3つのインダクタのグランド側の端部をグランド端子に接続するための3つのスルーホール列を設ける場合に比べて、スルーホールの数を少なくすることができる。その結果、本実施の形態によれば、バンドパスフィルタ1の製造のための工程数が多くなることや、積層体30にクラックが発生する等のバンドパスフィルタ1の品質の低下が生じることを防止することが可能になる。以下、比較例のバンドパスフィルタ101と本実施の形態に係るバンドパスフィルタ1を比較して、バンドパスフィルタ1の効果について更に説明する。始めに、図8を参照して、比較例のバンドパスフィルタ101の回路構成について説明する。図8に示したように、バンドパスフィルタ101は、本実施の形態に係るバンドパスフィルタ1における入力端子2、出力端子3、共振器4,5,6およびキャパシタ17,18,19の代わりに、入力端子102、出力端子103、共振器104,105,106およびキャパシタ117,118,119を備えている。共振器104は、インダクタ111とキャパシタ114を含み、共振器105は、インダクタ112とキャパシタ115を含み、共振器106は、インダクタ113とキャパシタ116を含んでいる。インダクタ111,112,113およびキャパシタ114,115,116は、それぞれ本実施の形態におけるインダクタ11,12,13およびキャパシタ14,15,16に対応する。共振器105は、本実施の形態におけるインダクタ20に対応するインダクタを含んでいない。次に、図9ないし図11を参照して、バンドパスフィルタ101の構造の概略について説明する。図9は、バンドパスフィルタ101の主要部分を示す斜視図である。図10は、図9におけるB方向から見たバンドパスフィルタ101の主要部分を示す説明図である。図11は、図9におけるC方向から見たバンドパスフィルタ101の主要部分を示す説明図である。バンドパスフィルタ101は、積層体130を備えている。積層体130は、積層された複数の誘電体層と複数の導体層とを含んでいる。積層体130は、外周部を有する直方体形状をなしている。積層体30の外周部は、上面130Aと、底面130Bと、4つの側面130C~130Fとを含んでいる。バンドパスフィルタ101は、更に、積層体130の底面130Bに配置されたグランド端子131を備えている。入力端子102と出力端子103は、底面130Bにおいて、グランド端子131を挟む位置に配置されている。次に、図12および図13を参照して、積層体130について説明する。図12においてa~cは、それぞれ、積層体130の第1ないし第3の誘電体層の上面を示している。図13においてa~cは、それぞれ、積層体130の第4および第5の誘電体層の上面ならびに第6の誘電体層の下面を示している。積層体130において、第1ないし第6の誘電体層は、上からこの順に配置されている。図12aに示した第1の誘電体層141の上面には、それぞれ一方向に長い3つの導体層511,512,513が形成されている。なお、図示しないが、積層体130において、誘電体層141の上には、導体層が形成されていない誘電体層が配置されている。また、誘電体層141には、6つのスルーホール611~616が形成されている。スルーホール611,612,613は、それぞれ、導体層511,512,513の一端部の近傍において、導体層511,512,513に電気的に接続されている。スルーホール614,615,616は、それぞれ、導体層511,512,513の他端部の近傍において、導体層511,512,513に電気的に接続されている。図12bに示した第2の誘電体層142には、誘電体層141に形成されたスルーホール611~616に対応する位置に配置されたスルーホール621~626が形成されている。なお、積層体130において、第2の誘電体層142は複数設けられ、それらが積層されている。図12cに示した第3の誘電体層143の上面には、2つの導体層531,532が形成されている。また、誘電体層143には、誘電体層142に形成されたスルーホール621~626に対応する位置に配置されたスルーホール631~636が形成されている。スルーホール632は、導体層531に電気的に接続されている。図13aに示した第4の誘電体層144の上面には、3つの導体層541,542,543が形成されている。導体層542には、スルーホール632が電気的に接続されている。また、誘電体層144には、誘電体層143に形成されたスルーホール631,633~636に対応する位置に配置されたスルーホール641,643~646が形成されている。スルーホール641,643は、それぞれ導体層541,543に電気的に接続されている。図13bに示した第5の誘電体層145の上面には、グランド用導体層551が形成されている。導体層541,542,543は、誘電体層144を介してグランド用導体層551に対向している。グランド用導体層551には、スルーホール644,645,646が電気的に接続されている。また、誘電体層145には、誘電体層144に形成されたスルーホール641,643,645に対応する位置に配置されたスルーホール651,653,655と、スルーホール652が形成されている。スルーホール652,655は、グランド用導体層551に電気的に接続されている。図13cに示した第6の誘電体層146の下面には、入力端子102と出力端子103とグランド端子131が形成されている。また、誘電体層146には、誘電体層145に形成されたスルーホール651,652,653,655に対応する位置に配置されたスルーホール661,662,663,665が形成されている。なお、図13cは、誘電体層146、端子102,103,131およびスルーホール661,662,663,665を、上から見た状態で表している。スルーホール662,665は、グランド端子131に電気的に接続されている。スルーホール661は、入力端子102に電気的に接続されている。スルーホール663は、出力端子103に電気的に接続されている。第6の誘電体層146の下面は、積層体130の底面130Bを構成する。スルーホール611,621,631,641,651,661は、直列に接続されて、図9に示したスルーホール列151を構成する。導体層511,541および入力端子102は、スルーホール列151を介して、互いに電気的に接続されている。スルーホール612,622,632は、直列に接続されて、図9に示したスルーホール列152を構成する。導体層512,531,542は、スルーホール列152を介して、互いに電気的に接続されている。スルーホール613,623,633,643,653,663は、直列に接続されて、図9に示したスルーホール列153を構成する。導体層513,543および出力端子103は、スルーホール列153を介して、互いに電気的に接続されている。スルーホール614,624,634,644は、直列に接続されて、図9に示したスルーホール列154を構成する。導体層511,551は、スルーホール列154を介して、互いに電気的に接続されている。スルーホール615,625,635,645,655,665は、直列に接続されて、図9に示したスルーホール列155を構成する。導体層512,551およびグランド端子131は、スルーホール列155を介して、互いに電気的に接続されている。スルーホール616,626,636,646は、直列に接続されて、図9に示したスルーホール列156を構成する。導体層513,551は、スルーホール列156を介して、互いに電気的に接続されている。図8に示したインダクタ111は、スルーホール列151、導体層511およびスルーホール列154によって構成されている。図8に示したインダクタ112は、スルーホール列152、導体層512およびスルーホール列155によって構成されている。図8に示したインダクタ113は、スルーホール列153、導体層513およびスルーホール列156によって構成されている。図8に示したキャパシタ114は、導体層541,551と誘電体層144とによって構成されている。図8に示したキャパシタ115は、導体層542,551と誘電体層144とによって構成されている。図8に示したキャパシタ116は、導体層543,551と誘電体層144とによって構成されている。図8に示したキャパシタ117は、導体層531,541と誘電体層143とによって構成されている。図8に示したキャパシタ118は、導体層531,543と誘電体層143とによって構成されている。図8に示したキャパシタ119は、導体層532,541,543と誘電体層143とによって構成されている。次に、図14および図15を参照して、比較例のバンドパスフィルタ101と本実施の形態に係るバンドパスフィルタ1について、隣接する共振器間の誘導結合の態様の違いについて説明する。図14は、比較例のバンドパスフィルタ101における隣接する共振器間の誘導結合を示す説明図である。図14において、a,bはそれぞれ誘電体層141,142の上面を示している。図14において、破線の楕円は、隣接する共振器間の誘導結合が強く生じる領域を表している。バンドパスフィルタ101では、導体層511,512間および導体層512,513間のみならず、スルーホール列151,152,153,154,155,156のうち、隣接する2つの共振器に含まれる任意の2つのスルーホール列の間でも誘導結合が生じる。図9に示されるように、スルーホール列151,152,153,154,155,156によって囲まれた空間内には、導体層531,532,541,542,543が存在している。そのため、バンドパスフィルタ101では、隣接する2つの共振器間の誘導結合に寄与する磁界が、導体層531,532,541,542,543によって妨げられて、共振器のQが低下する。図15は、本実施の形態に係るバンドパスフィルタ1における隣接する共振器間の誘導結合および第2のキャパシタ15の電界発生領域を示す説明図である。図15において、a~eは、それぞれ、誘電体層41~45の上面を示している。図15において、破線の楕円は、隣接する共振器間の誘導結合が強く生じる領域を表している。また、図15において、二点鎖線の楕円は、キャパシタ15の電界発生領域を表している。図15d,eに示したように、バンドパスフィルタ1では、導体層441と導体層451の第1のインダクタ部分451aとの間でインダクタ11,12間の誘導結合が生じ、導体層441と導体層451の第3のインダクタ部分451bとの間でインダクタ12,13間の誘導結合が生じる。特に、導体層441の第2の部分441bと導体層451の第1のインダクタ部分451aとの間でインダクタ11,12間の密な誘導結合が生じ、導体層441の第3の部分441cと導体層451の第3のインダクタ部分451bとの間でインダクタ12,13間の密な誘導結合が生じる。導体層441インダクタ12と第1のインダクタ部分451aインダクタ11の間、および導体層441インダクタ12と第3のインダクタ部分451bインダクタ13の間には、導体層が存在していない。そのため、バンドパスフィルタ1では、隣接する共振器間の誘導結合に寄与する磁界が、導体層によって妨げられることがない。これにより、第1ないし第3の共振器4,5,6のそれぞれのQの低下を防止することができる。次に、図16および図17を参照して、比較例のバンドパスフィルタ101と本実施の形態に係るバンドパスフィルタ1の特性を求めたシミュレーションの結果について説明する。このシミュレーションでは、通過帯域がおよそ2.4~2.5GHzとなるようにバンドパスフィルタ101およびバンドパスフィルタ1を設計して、それぞれの通過減衰特性および反射減衰特性を求めた。なお、2.4~2.5GHzという周波数帯域は、無線LANで使用される1つの周波数帯域に対応する。図16は、シミュレーションで求めた比較例のバンドパスフィルタ101の特性の一例を示している。図17は、シミュレーションで求めた本実施の形態に係るバンドパスフィルタ1の特性の一例を示している。図16および図17において、横軸は周波数、縦軸は減衰量である。また、図16および図17において、実線の曲線は通過減衰特性を示し、点線の曲線は反射減衰特性を示している。図16に示した比較例のバンドパスフィルタ101の通過減衰特性では、2.17GHzにおける減衰量は、24.72dB、2.4GHzにおける減衰量は2.861dB、2.5GHzにおける減衰量は2.577dBである。図17に示した本実施の形態に係るバンドパスフィルタ1の通過減衰特性では、2.17GHzにおける減衰量は、24.82dB、2.4GHzにおける減衰量は2.298dB、2.5GHzにおける減衰量は1.749dBである。このように、本実施の形態に係るバンドパスフィルタ1によれば、比較例のバンドパスフィルタ101に比べて、通過減衰特性において、通過帯域2.4~2.5GHzにおける減衰量を小さくすることができる。これは、前述のように、本実施の形態によれば、共振器4,5,6のそれぞれのQの低下を防止することができることによるものである。[第2の実施の形態]次に、本発明の第2の実施の形態に係るバンドパスフィルタについて説明する。本実施の形態に係るバンドパスフィルタ201の回路構成は、第1の実施の形態と同じであり、図5に示した通りである。図18は、バンドパスフィルタ201の主要部分を示す斜視図である。図19は、下側から見たバンドパスフィルタ201の斜視図である。バンドパスフィルタ201は、積層体30を備えている。第1の実施の形態と同様に、積層体30は、外周部を有する直方体形状をなしている。積層体30の外周部は、上面30Aと、底面30Bと、4つの側面30C~30Fとを含んでいる。図19に示したように、本実施の形態では、グランド端子31は、底面30Bと側面30Cとの間の稜線の位置から、底面30Bと側面30Dとの間の稜線の位置にかけて形成されている。バンドパスフィルタ201は、積層体30の外周部のうちの側面30C,30Dに配置された導体層32,33を備えている。導体層32は、上面30Aと側面30Cとの間の稜線の位置から、底面30Bと側面30Cとの間の稜線近傍の位置にかけて形成されている。導体層33は、上面30Aと側面30Dとの間の稜線の位置から、底面30Bと側面30Dとの間の稜線近傍の位置にかけて形成されている。導体層32,33は、グランド端子31に電気的に接続されている。次に、図20および図21を参照して、本実施の形態における積層体30が第1の実施の形態における積層体30と異なる点について説明する。図20においてa~eは、それぞれ、積層体30の第1ないし第5の誘電体層の上面を示している。図21においてa~eは、それぞれ、積層体30の第6ないし第9の誘電体層の上面および第10の誘電体層の下面を示している。図20aに示したように、第1の誘電体層41の上面に形成された導体層411の第1の部分411aは、誘電体層41の上面の中央から図20aにおける下側の端まで延びている。また、誘電体層41にスルーホール414は設けられていない。図20bに示したように、第2の誘電体層42の上面に形成された導体層421の第1の部分421aは、誘電体層42の上面の中央から図20bにおける上側の端まで延びている。また、誘電体層42にスルーホール422,423,424は設けられていない。図20cに示したように、第3の誘電体層43の上面に形成された導体層431の第1の部分431aは、誘電体層43の上面の中央から図20cにおける下側の端まで延びている。また、誘電体層43にスルーホール432,433,434は設けられていない。図20dに示したように、第4の誘電体層44の上面に形成された導体層441の第1の部分441aは、誘電体層44の上面の中央から図20dにおける上側の端まで延びている。また、誘電体層44にスルーホール442,443,444は設けられていない。図20eに示したように、第5の誘電体層45の上面に形成された導体層451のインダクタ部分451a,451bのそれぞれの一部は、誘電体層45の上面において、図20eにおける上側の端まで延びている。また、誘電体層45にスルーホール452,453,454は設けられていない。図21aに示したように、第6の誘電体層46にスルーホール462,463,464は設けられていない。また、図21bに示したように、第7の誘電体層47にスルーホール472,473,474は設けられていない。また、図21cに示したように、第8の誘電体層48にスルーホール482,483,484は設けられていない。図21dに示したように、第9の誘電体層49の上面に形成されたグランド用導体層491は、誘電体層49の上面において、図21dにおける上側の端から下側の端まで延びている。また、誘電体層49にスルーホール492,493,494は設けられていない。図21eに示したように、第10の誘電体層50の下面に形成されたグランド端子31は、誘電体層50の下面において、図21eにおける上側の端から下側の端まで延びている。また、誘電体層50にスルーホール502,503,504は設けられていない。導体層411の第1の部分411a、導体層431の第1の部分431a、導体層491およびグランド端子31は、導体層32に電気的に接続されている。また、導体層421の第1の部分421a、導体層441の第1の部分441a、導体層451のインダクタ部分451a,451b、導体層491およびグランド端子31は、導体層33に電気的に接続されている。なお、導体層32,33は、積層体30を作製した後、積層体30の側面30C,30Dに形成される。本実施の形態では、第1の実施の形態におけるスルーホール列52,53,54は設けられていない。導体層32は、スルーホール列54の代わりとなる導電路を構成する。導体層33は、スルーホール列52,53の代わりとなる導電路を構成する。導体層33のうち、導体層451からグランド端子31に至る部分は、第1ないし第3のインダクタ11,12,13をグランド端子31に対して電気的に接続するための共通の導電路を構成している。このように、本実施の形態では、共通の導電路は、積層体30の外周部に配置された導体層33を用いて構成されている。本実施の形態によれば、第1の実施の形態に比べて、スルーホールの数が少なくなるので、スルーホールに起因したバンドパスフィルタ201の品質の低下をより一層防止することが可能になる。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第1のインダクタと第3のインダクタは、異なる誘電体層上に配置されていてもよい。また、本発明のバンドパスフィルタは、4つ以上の共振器を備えていてもよい。この場合には、第2の共振器が複数存在することになる。"