アクティブマトリクス型の表示装置であって、表示すべき画像を表す信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された、表示すべき画像を形成する複数の画素回路と、前記複数の画素回路に電源電位を供給する複数の電源線と、前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動回路と、前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、前記複数の電源線を駆動する電源制御回路とを備え、前記画素回路は、前記電源線から与えられる電流により駆動される電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線駆動回路により前記走査信号線がアクティブとなるよう駆動されるときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを接続する書き込み制御トランジスタと、前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記走査信号線駆動回路により前記制御線がアクティブとなるよう駆動されるときに前記一方の導通端子と前記電源線とを接続する発光制御トランジスタと、前記駆動用トランジスタの他方の導通端子と制御端子との間に設けられたコンデンサとを含み、前記走査信号線駆動回路は、前記画像が表示される前におけるフレーム期間開始時点後に設定される前記電気光学素子を初期化するための初期化期間、および当該初期化期間後に設定される前記駆動用トランジスタの閾値電圧を補償するための閾値検出期間に、前記複数の走査信号線の少なくとも一部を一括的にアクティブとなるよう駆動するとともに、前記閾値検出期間に、前記複数の制御線の少なくとも一部を一括的にアクティブとなるよう駆動した後、前記画像を表示するために前記複数の走査信号線を選択的に駆動することを特徴とする、表示装置。前記電源制御回路は、前記初期化期間に、前記電気光学素子を初期化するための初期化電位を前記複数の電源線に与え、前記初期化期間以外の期間に、前記電源電位を前記複数の電源線に与え、前記走査信号線駆動回路は、前記初期化期間に、前記複数の制御線の前記少なくとも一部を一括的にアクティブとなるよう駆動することを特徴とする、請求項1に記載の表示装置。前記走査信号線駆動回路は、前記初期化期間および前記閾値検出期間に、前記複数の走査信号線および前記複数の制御線を複数群にグループ化したときの一群の走査信号線および制御線をそれぞれ一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記閾値検出期間とは異なる期間に設定される1以上の異なる初期化期間および異なる閾値検出期間に、前記一群とは異なる一群毎に前記走査信号線および前記制御線をそれぞれ一括的にアクティブとなるよう駆動することを特徴とする、請求項2に記載の表示装置。前記走査信号線駆動回路は、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記画像を表示するために選択的にアクティブとなるよう駆動される走査信号線が選択され終わる毎に、当該走査信号線に対応する制御線をアクティブとなるよう駆動することを特徴とする、請求項3に記載の表示装置。前記複数の電源線は、複数群にグループ化したときの同一群の2つの電源線が隣接しないよう、異なる群毎に1つずつ順に設けられることを特徴とする、請求項3に記載の表示装置。前記複数の電源線のうちの一群に共通的に接続される1つの共通電源線を前記群毎にさらに備え、前記電源制御回路は、前記初期化期間または前記異なる初期化期間に、前記群毎に対応する1つの共通電源線を介して前記初期化電位を前記複数の電源線に与えることを特徴とする、請求項3に記載の表示装置。前記走査信号線駆動回路は、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記閾値検出期間後の時点から前記複数の走査信号線の少なくとも一部が選択され終わる時点までの少なくとも一部の期間、前記少なくとも一部の走査信号線に対応する少なくとも一部の制御線を非アクティブとなるよう駆動した後、当該時点から次の初期化期間の開始時点までの少なくとも一部の期間、前記少なくとも一部の制御線を一括的にアクティブとなるよう駆動することを特徴とする、請求項2に記載の表示装置。前記走査信号線駆動回路は、前記初期化期間および前記閾値検出期間に、前記複数の走査信号線および前記複数の制御線を複数群にグループ化したときの一群の走査信号線および制御線をそれぞれ一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記閾値検出期間とは異なる期間に設定される1以上の異なる初期化期間および異なる閾値検出期間に、前記一群とは異なる一群毎に前記走査信号線および前記制御線をそれぞれ一括的にアクティブとなるよう駆動し、前記異なる閾値検出期間後の時点から前記一群の走査信号線が選択され終わる時点までの少なくとも一部の期間、当該一群の走査信号線に対応する一群の制御線を非アクティブとなるよう駆動した後、当該時点から次の異なる初期化期間の開始時点までの少なくとも一部の期間、前記一群の制御線を一括的にアクティブとなるよう駆動することを特徴とする、請求項7に記載の表示装置。前記複数の制御線のうちの少なくとも一部に共通的に接続される少なくとも1つの共通制御線をさらに備え、前記走査信号線駆動回路は、前記少なくとも1つの共通制御線を駆動することにより、前記制御線を一括的に駆動することを特徴とする、請求項7に記載の表示装置。前記電源制御回路は、前記複数の電源線に前記電源電位のみを与え、映像信号線駆動回路は、前記複数の映像信号線全ての電位を、前記電気光学素子の閾値を超えない電流を流すために前記駆動用トランジスタの制御端子に与えられる基準電位よりも大きいハイレベル電位に設定した後、前記初期化期間内の所定の時点に前記複数の制御線の全てを非アクティブに維持した状態で、前記複数の映像信号線全ての電位を、前記基準電位へ変化させることを特徴とする、請求項1に記載の表示装置。前記電気光学素子と並列に接続される補助コンデンサをさらに備えることを特徴とする、請求項1に記載の表示装置。前記表示すべき画像を表す信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された、表示すべき画像を形成する複数の画素回路と、前記複数の画素回路に電源電位を供給する複数の電源線とを備えるアクティブマトリクス型の表示装置を駆動する方法であって、前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動ステップと、前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動ステップと、前記複数の電源線を駆動する電源制御ステップとを備え、前記画素回路は、前記電源線から与えられる電流により駆動される電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線駆動ステップにより前記走査信号線がアクティブとなるよう駆動されるときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを接続する書き込み制御トランジスタと、前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記走査信号線駆動ステップにより前記制御線がアクティブとなるよう駆動されるときに前記一方の導通端子と前記電源線とを接続する発光制御トランジスタと、前記駆動用トランジスタの他方の導通端子と制御端子との間に設けられたコンデンサとを含み、前記走査信号線駆動ステップでは、前記画像が表示される前におけるフレーム期間開始時点後に設定される前記電気光学素子を初期化するための初期化期間、および当該初期化期間後に設定される前記駆動用トランジスタの閾値電圧を補償するための閾値検出期間に、前記複数の走査信号線の少なくとも一部を一括的にアクティブとなるよう駆動するとともに、前記閾値検出期間に、前記複数の制御線の少なくとも一部を一括的にアクティブとなるよう駆動した後、前記画像を表示するために前記複数の走査信号線を選択的に駆動することを特徴とする、表示装置の駆動方法。図21に示す画素回路80に対して、日本特開2006-215275号公報または日本特開2007-316453号公報に記載された方法を適用すれば、画素回路に接続される配線の本数を削減することができる。しかしながら、この方法で得られた画素回路には、TFTの個数が多いという問題がある。これに対して、図22に示す画素回路90では、TFTの個数は少ない。しかしながら、画素回路90を使用するときには、電源線DSLを制御線WSLと連動して駆動する必要がある。このため、電源制御回路には電源線WSLと同数の出力バッファが必要となる。また、電源線DSLの電位は制御線WSLの選択期間に合わせて短時間で変化する必要があるので、電源制御回路に設ける出力バッファには大きな電流駆動能力が必要となる。したがって、画素回路90には、電源制御回路の回路規模や消費電力が大きくなるという問題がある。また、日本特開2008-33193号公報に記載された方法を適用すれば、補償動作に必要な期間を十分に確保できる反面で構成が複雑となり、その他の従来例のように閾値電圧の補償動作閾値検出とも呼ばれるを選択期間内に行えば、構成を簡易にすることができる反面で、補償動作に必要な期間を十分に確保できないという問題点がある。それ故に、本発明は、画素回路の開口率を大きく保ちつつ、電源制御回路の回路規模や消費電力を小さくし、簡易な構成で閾値検出のための期間を十分に確保することができる表示装置を提供することを目的とする。本発明の第1の局面は、アクティブマトリクス型の表示装置であって、表示すべき画像を表す信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された、表示すべき画像を形成する複数の画素回路と、前記複数の画素回路に電源電位を供給する複数の電源線と、前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動回路と、前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、前記複数の電源線を駆動する電源制御回路とを備え、前記画素回路は、前記電源線から与えられる電流により駆動される電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線駆動回路により前記走査信号線がアクティブとなるよう駆動されるときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを接続する書き込み制御トランジスタと、前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記走査信号線駆動回路により前記制御線がアクティブとなるよう駆動されるときに前記一方の導通端子と前記電源線とを接続する発光制御トランジスタと、前記駆動用トランジスタの他方の導通端子と制御端子との間に設けられたコンデンサとを含み、前記走査信号線駆動回路は、前記画像が表示される前におけるフレーム期間開始時点後に設定される前記電気光学素子を初期化するための初期化期間、および当該初期化期間後に設定される前記駆動用トランジスタの閾値電圧を補償するための閾値検出期間に、前記複数の走査信号線の少なくとも一部を一括的にアクティブとなるよう駆動するとともに、前記閾値検出期間に、前記複数の制御線の少なくとも一部を一括的にアクティブとなるよう駆動した後、前記画像を表示するために前記複数の走査信号線を選択的に駆動することを特徴とする。本発明の第2の局面は、本発明の第1の局面において、前記電源制御回路は、前記初期化期間に、前記電気光学素子を初期化するための初期化電位を前記複数の電源線に与え、前記初期化期間以外の期間に、前記電源電位を前記複数の電源線に与え、前記走査信号線駆動回路は、前記初期化期間に、前記複数の制御線の前記少なくとも一部を一括的にアクティブとなるよう駆動することを特徴とする。本発明の第3の局面は、本発明の第2の局面において、前記走査信号線駆動回路は、前記初期化期間および前記閾値検出期間に、前記複数の走査信号線および前記複数の制御線を複数群にグループ化したときの一群の走査信号線および制御線をそれぞれ一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記閾値検出期間とは異なる期間に設定される1以上の異なる初期化期間および異なる閾値検出期間に、前記一群とは異なる一群毎に前記走査信号線および前記制御線をそれぞれ一括的にアクティブとなるよう駆動することを特徴とする。本発明の第4の局面は、本発明の第3の局面において、前記走査信号線駆動回路は、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記画像を表示するために選択的にアクティブとなるよう駆動される走査信号線が選択され終わる毎に、当該走査信号線に対応する制御線をアクティブとなるよう駆動することを特徴とする。本発明の第5の局面は、本発明の第3の局面において、前記複数の電源線は、複数群にグループ化したときの同一群の2つの電源線が隣接しないよう、異なる群毎に1つずつ順に設けられることを特徴とする。本発明の第6の局面は、本発明の第3の局面において、前記複数の電源線のうちの一群に共通的に接続される1つの共通電源線を前記群毎にさらに備え、前記電源制御回路は、前記初期化期間または前記異なる初期化期間に、前記群毎に対応する1つの共通電源線を介して前記初期化電位を前記複数の電源線に与えることを特徴とする。本発明の第7の局面は、本発明の第2の局面において、前記走査信号線駆動回路は、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記閾値検出期間後の時点から前記複数の走査信号線の少なくとも一部が選択され終わる時点までの少なくとも一部の期間、前記少なくとも一部の走査信号線に対応する少なくとも一部の制御線を非アクティブとなるよう駆動した後、当該時点から次の初期化期間の開始時点までの少なくとも一部の期間、前記少なくとも一部の制御線を一括的にアクティブとなるよう駆動することを特徴とする。本発明の第8の局面は、本発明の第7の局面において、前記走査信号線駆動回路は、前記初期化期間および前記閾値検出期間に、前記複数の走査信号線および前記複数の制御線を複数群にグループ化したときの一群の走査信号線および制御線をそれぞれ一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記閾値検出期間とは異なる期間に設定される1以上の異なる初期化期間および異なる閾値検出期間に、前記一群とは異なる一群毎に前記走査信号線および前記制御線をそれぞれ一括的にアクティブとなるよう駆動し、前記異なる閾値検出期間後の時点から前記一群の走査信号線が選択され終わる時点までの少なくとも一部の期間、当該一群の走査信号線に対応する一群の制御線を非アクティブとなるよう駆動した後、当該時点から次の異なる初期化期間の開始時点までの少なくとも一部の期間、前記一群の制御線を一括的にアクティブとなるよう駆動することを特徴とする。本発明の第9の局面は、本発明の第7の局面において、前記複数の制御線のうちの少なくとも一部に共通的に接続される少なくとも1つの共通制御線をさらに備え、前記走査信号線駆動回路は、前記少なくとも1つの共通制御線を駆動することにより、前記制御線を一括的に駆動することを特徴とする。本発明の第10の局面は、本発明の第1の局面において、前記電源制御回路は、前記複数の電源線に前記電源電位のみを与え、映像信号線駆動回路は、前記複数の映像信号線全ての電位を、前記電気光学素子の閾値を超えない電流を流すために前記駆動用トランジスタの制御端子に与えられる基準電位よりも大きいハイレベル電位に設定した後、前記初期化期間内の所定の時点に前記複数の制御線の全てを非アクティブに維持した状態で、前記複数の映像信号線全ての電位を、前記基準電位へ変化させることを特徴とする。本発明の第11の局面は、本発明の第1の局面において、前記電気光学素子と並列に接続される補助コンデンサをさらに備えることを特徴とする。本発明の第12の局面は、前記表示すべき画像を表す信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された、表示すべき画像を形成する複数の画素回路と、前記複数の画素回路に電源電位を供給する複数の電源線とを備えるアクティブマトリクス型の表示装置を駆動する方法であって、前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動ステップと、前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動ステップと、前記複数の電源線を駆動する電源制御ステップとを備え、前記画素回路は、前記電源線から与えられる電流により駆動される電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線駆動ステップにより前記走査信号線がアクティブとなるよう駆動されるときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを接続する書き込み制御トランジスタと、前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記走査信号線駆動ステップにより前記制御線がアクティブとなるよう駆動されるときに前記一方の導通端子と前記電源線とを接続する発光制御トランジスタと、前記駆動用トランジスタの他方の導通端子と制御端子との間に設けられたコンデンサとを含み、前記走査信号線駆動ステップでは、前記画像が表示される前におけるフレーム期間開始時点後に設定される前記電気光学素子を初期化するための初期化期間、および当該初期化期間後に設定される前記駆動用トランジスタの閾値電圧を補償するための閾値検出期間に、前記複数の走査信号線の少なくとも一部を一括的にアクティブとなるよう駆動するとともに、前記閾値検出期間に、前記複数の制御線の少なくとも一部を一括的にアクティブとなるよう駆動した後、前記画像を表示するために前記複数の走査信号線を選択的に駆動することを特徴とする。上記本発明の第1の局面によれば、初期化電位を与えるための信号線等が不要となって画素回路内の素子数を削減することができるので開口率を下げることがなく、また、電源制御回路を例えば走査信号線が選択される毎に駆動する必要がないので、消費電力を低減することができるとともに、電源制御回路に設けられる出力バッファなどを削減して、電源制御回路の回路規模を小さくすることができる。また、閾値検出期間を適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、閾値検出を確実に行うことができ、閾値補償の精度を向上させることができる。また、選択期間中に閾値検出を行う構成に比べて、画素データの書き込み期間を十分に取ることができる。そのため、書き込み期間が短い、すなわち通常高速で駆動が行われる構成、例えば3次元画像表示装置典型的には3Dテレビなどにおいて特に好適である。上記本発明の第2の局面によれば、電源制御回路の回路規模を小さくでき、消費電力を低減できるほか、初期化期間を適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、駆動能力が比較的小さい電源制御回路においても初期化動作を確実に行うことができる。上記本発明の第3の局面によれば、典型的にはフレーム期間開始時点後典型的には直後に設定される初期化期間および閾値検出期間とは異なる初期化期間および閾値検出期間に初期化および閾値検出される画素回路はフレーム期間の終了時点で発光を停止する必要がないので、当該終了時点まで画像表示のための選択動作を行うことができる。その結果、データの書き込み期間選択期間を十分に長くとることができる。上記本発明の第4の局面によれば、全ての画素回路における発光期間の長さが揃うため、輝度のばらつきを抑えることができる。また、各画素回路は発光期間以外では消灯するので、黒挿入を行う場合と同様に、動画性能を向上させることができる。上記本発明の第5の局面によれば、同一群の2つの電源線が隣接するよう異なる群毎にまとめて設けられる構成であって、例えば画面の上半分と下半分で電源線に流れる電流が大きく異なる場合には、画面の中央で輝度差が発生することがある。しかし、同一群の2つの電源線が隣接しないよう設けられる構成によれば、各電源線に流れる電流の量が複数行でほぼ同じに平均化されるので、画面の中央に発生する可能性のある輝度差を予め防止することができる。上記本発明の第6の局面によれば、共通電源線数と電源制御回路の出力数とが等しくなるので、電源制御回路に設けられる出力バッファなどを削減して、電源制御回路の回路規模を小さくすることができる。上記本発明の第7の局面によれば、閾値検出の終了時点から発光の開始時点までの期間を全行で同一に設定することにより、閾値検出の終了時点から生じるリーク電流を全行の画素回路においてほぼ等しくすることができる。その結果、リーク電流による輝度低下量が全行の画素回路においてほぼ同一となり、結果的に表示ムラを抑制することができる。なお、黒挿入による動画性能の向上効果も上記本発明の第4の局面の場合と同様に得られる。上記本発明の第8の局面によれば、上記本発明の第7の局面における表示ムラの抑制効果を得られるとともに、上記本発明の第3の局面におけるデータの書き込み期間選択期間を十分に長くとることができる効果も得られる。上記本発明の第9の局面によれば、共通制御線数と走査信号線駆動回路の制御信号出力数とが等しくなるので、走査信号線駆動回路の回路規模を小さくすることができ、また走査信号線駆動回路から各制御線までの配線領域面積を小さくすることができる。上記本発明の第10の局面によれば、電源制御回路に設けられる出力は1つであって一定の電源電位を出力するだけで一切駆動されないため、電源制御回路の回路規模を小さくすることができる。上記本発明の第11の局面によれば、電気光学素子と並列に補助コンデンサを付加することにより、電気光学素子の容量値を画素回路に含まれる上記コンデンサの容量値よりも確実に大きく典型的には非常に大きくすることができるので、閾値補償に使用される近似式の近似精度を高め、閾値検出の精度を向上させることができる。上記本発明の第12の局面によれば、上記本発明の第1の局面における効果と同様の効果を表示装置の駆動方法において奏することができる。第1の実施形態図1は、本発明の第1の実施形態に係る表示装置の構成を示すブロック図である。図1に示す表示装置100は、表示制御回路1、ゲートドライバ回路2、ソースドライバ回路3、電源制御回路4、およびm×n個の画素回路10を備えた有機ELディスプレイである。以下、mおよびnは2以上の整数、iは1以上n以下の整数、jは1以上m以下の整数であるとする。表示装置100には、互いに並行なn本の走査信号線Giおよびこれに直交する互いに並行なm本のデータ線Sjが設けられる。m×n個の画素回路10は、走査信号線Giとデータ線Sjの各交差点に対応してマトリクス状に配置される。また、走査信号線Giと並行に、n本の制御線Ei、およびn本の電源線VPiが設けられる。さらに、電源制御回路4と電源線VPiとを接続するための電流供給用幹配線である共通電源線9が設けられる。走査信号線Giおよび制御線Eiはゲートドライバ回路2に接続され、データ線Sjはソースドライバ回路3に接続される。電源線VPiは、共通電源線9を介して電源制御回路4に接続される。画素回路10には、図示しない共通電極により共通電位Vcomが供給される。なお、ここでは電源線VPiの一端が共通電源線9に接続される構成であるが、その両端または3つ以上の接続点で接続される構成であってもよい。表示制御回路1は、ゲートドライバ回路2、ソースドライバ回路3、および電源制御回路4に対して制御信号を出力する。より詳細には、表示制御回路1は、ゲートドライバ回路2に対してタイミング信号OE、スタートパルスYI、およびクロックYCKを出力し、ソースドライバ回路3に対してスタートパルスSP、クロックCLK、表示データDA、およびラッチパルスLPを出力し、電源制御回路4に対して制御信号CSを出力する。ゲートドライバ回路2は、シフトレジスタ回路、論理演算回路、およびバッファいずれも図示せずを含んでいる。シフトレジスタ回路は、クロックYCKに同期してスタートパルスYIを順次転送する。論理演算回路は、シフトレジスタ回路の各段から出力されたパルスとタイミング信号OEとの間で論理演算を行う。論理演算回路の出力は、バッファを経由して、対応する走査信号線Giおよび制御線Eiに与えられる。走査信号線Giにはm個の画素回路10が接続されており、画素回路10は走査信号線Giを用いてm個ずつ一括して選択される。ソースドライバ回路3は、mビットのシフトレジスタ5、レジスタ6、ラッチ回路7、およびm個のD/A変換器8を含んでいる。シフトレジスタ5は、縦続接続されたm個のレジスタを有し、初段のレジスタに供給されたスタートパルスSPをクロックCLKに同期して転送し、各段のレジスタからタイミングパルスDLPを出力する。タイミングパルスDLPの出力タイミングに合わせて、レジスタ6には表示データDAが供給される。レジスタ6は、タイミングパルスDLPに従い、表示データDAを記憶する。レジスタ6に1行分の表示データDAが記憶されると、表示制御回路1はラッチ回路7に対してラッチパルスLPを出力する。ラッチ回路7は、ラッチパルスLPを受け取ると、レジスタ6に記憶された表示データを保持する。D/A変換器8は、データ線Sjに対応して設けられる。D/A変換器8は、ラッチ回路7に保持された表示データをアナログ電圧に変換し、得られたアナログ電圧をデータ線Sjに印加する。電源制御回路4は、制御信号CSに基づき、共通電源線9に電源電位および初期化電位を切り替えて印加する。図1に示すように、すべての電源線VPiは1本の共通電源線9に接続されるので、すべての電源線VPiの電位は、同一のタイミングで電源電位または初期化電位に切り替わる。以下、電源電位はハイレベル電位であり、初期化電位はローレベル電位であるものとする。図2は、画素回路10の回路図である。図2に示すように、画素回路10は、TFT11~13、コンデンサ15、および有機EL素子16を含んでいる。TFT11~13は、いずれも、Nチャネル型トランジスタである。TFT11~13は、それぞれ、書き込み制御トランジスタ、駆動用トランジスタ、および発光制御トランジスタとして機能する。有機EL素子16は、電気光学素子として機能する。なお、本明細書において、電気光学素子とは、有機EL素子の他、FEDFieldEmissionDisplay、LED、電荷駆動素子、液晶、EインクElectronicInkなど、電気を与えることにより光学的な特性が変化する全ての素子をいうものとする。また、以下では電気光学素子として有機EL素子を例示するが、電流量に応じて発光量が制御される発光素子であれば同様の説明が可能である。図2に示すように、画素回路10は、走査信号線Gi、制御線Ei、データ線Sj、電源線VPi、および共通電位Vcomを有する電極に接続される。TFT11の一方の導通端子はデータ線Sjに接続され、他方の導通端子はTFT12のゲート端子に接続される。TFT13のドレイン端子は電源線VPiに接続され、ソース端子はTFT12のドレイン端子に接続される。TFT12のソース端子は、有機EL素子16のアノード端子に接続される。有機EL素子16のカソード端子には、共通電位Vcomが印加される。コンデンサ15は、TFT12のゲート端子とソース端子の間に設けられる。TFT11のゲート端子は走査信号線Giに接続され、TFT13のゲート端子は制御線Eiに接続される。図3は、画素回路10の駆動方法を表すタイミングチャートを示す図である。図3において、VGiはi行目の画素回路に含まれるTFT12のゲート電位を表し、VSiは当該TFT12のソース電位有機EL素子16のアノード電位を表す。画素回路10は、1フレーム期間に1回ずつ、初期化、閾値検出TFT12の閾値検出、書き込み、および発光を行い、発光期間以外では消灯する。なお、発光および消灯するのは有機EL素子16であるが、画素回路10にはこの有機EL素子16が含まれるため、以下では画素回路10が発光または消灯すると表現する。また、フレーム期間とは、1つの画像を表示するための単位期間であって、黒挿入期間等を含んでいてもよく、種々の長さに設定可能である。以下、図3を参照して、1行目の画素回路の動作を説明する。時刻t11より前では、走査信号線G1および制御線E1の電位はローレベルであり、電源線VP1の電位はハイレベルである。時刻t11において、制御線E1の電位はハイレベルに変化しアクティブとなり、電源線VP1の電位はローレベルに変化する以下、電源線VPiのローレベル電位をVP_Lという。電位VP_Lには、十分に低い電位、具体的には、時刻t11直前のTFT12のゲート電位よりも低い電位が使用される。また、このときデータ線Sjには基準電位Vrefが印加されており、この電位がTFT12のゲートに与えられるため、TFT12はオン状態になる。さらに、TFT13もオン状態になるので、TFT12のソース電位VS1は電位VP_Lにほぼ等しくなる。時刻t12において、電源線VP1の電位はハイレベルに変化する。また、このときデータ線Sjには基準電位Vrefが印加されている。この基準電位Vrefは、時刻t12の直後にTFT12がオン状態になり、かつ、時刻t12以降に有機EL素子16に対する印加電圧が発光閾値電圧を超えないように決定される。このため、時刻t12以降、TFT12はオン状態になるが、有機EL素子16の閾値を超えないために電流は流れない。したがって、電源線VP1からTFT13とTFT12を経由してTFT12のソース端子に電流が流れ込み、TFT12のソース電位VS1は上昇する。TFT12のソース電位VS1は、ゲート-ソース間電圧Vgsが閾値電圧Vthに等しくなるまで上昇し、Vref-Vthに到達する。時刻t13において、走査信号線G1の電位はローレベルに変化する。また、制御線E1の電位はローレベルに変化するので、時刻t13以降、TFT13はオフ状態になる。このため、TFT12のソース電位VS1は、ほぼVref-Vthのまま維持される。時刻t14において、走査信号線G1の電位はハイレベルに変化し、データ線Sjの電位図示せずは表示データに応じたレベルになる以下、このときのデータ線Sjの電位をデータ電位Vdat1という。時刻t14以降、TFT11はオン状態になり、TFT12のゲート電位VG1はVrefからVdat1に変化する。時刻t14以降におけるTFT12のゲート-ソース間電圧Vgsは、次式1で与えられる。Vgs={COLED/COLEDCst}×Vdat1-VrefVth...1ただし、上式1において、COLEDは有機EL素子16の容量値であり、Cstはコンデンサ15の容量値である。有機EL素子16の容量値は十分に大きく、COLED≫Cstが成立する。このため、上式1は次式2に変形する近似させることができる。Vgs=Vdat1-VrefVth...2このように、TFT12のゲート電位VG1がVrefからVdat1に変化したときに、TFT12のソース電位VS1はほとんど変化せず、TFT12のゲート-ソース間電圧VgsはほぼVdat1-VrefVthになる。時刻t15において、走査信号線G1の電位はローレベルに変化する。時刻t15以降、TFT11はオフ状態になる。このため、TFT12のゲート-ソース間電圧Vgsは、データ線Sjの電位が変化しても、ほぼVdat1-VrefVthのままである。時刻t16において、制御線E1の電位はハイレベルに変化する。時刻t16以降、TFT13はオン状態になり、TFT12のドレイン端子はTFT13を介して電源線VP1に接続される。このとき電源線VP1の電位はハイレベルであるので、電源線VPiからTFT13とTFT12とを経由して、TFT12のソース端子に電流が流れ、TFT12のソース電位VS1は上昇する。この時点でTFT12のゲート端子はフローティング状態にある。したがって、TFT12のソース電位VS1が上昇すると、TFT12のゲート電位VG1も上昇する。このとき、TFT12のゲート-ソース間電圧Vgsはほぼ一定に保たれる。電源線VPiに印加されるハイレベル電位は、発光期間時刻t16~t17においてTFT12が飽和領域で動作するように決定される。このため、発光期間においてTFT12を流れる電流Iは、チャネル長変調効果を無視すれば、次式3で与えられる。I=1/2W/LμCoxVgs-Vth2...3ただし、上式3において、Wはゲート幅、Lはゲート長、μはキャリア移動度、Coxはゲート酸化膜容量である。そして、上式2と上式3から、次式4が導かれる。I=1/2W/LμCoxVdat1-Vref2...4上式4に示す電流Iは、データ電位Vdat1に応じて変化するが、TFT12の閾値電圧Vthには依存しない。したがって、閾値電圧Vthがばらつく場合や、閾値電圧Vthが経時的に変化する場合でも、有機EL素子16にデータ電位Vdat1に応じた電流を流し、有機EL素子16を所望の輝度で発光させることができる。時刻t17において、制御線E1の電位はローレベルに変化する。時刻t17以降、TFT13はオフ状態になる。このため、有機EL素子16に電流は流れず、画素回路10は消灯する。このように1行目の画素回路は、時刻t11から時刻t12までの期間で初期化を行い、時刻t12から時刻t13までの期間で閾値検出を行い、時刻t14から時刻t15までの期間で書き込みを行い、時刻t16から時刻t17までの期間で発光し、この時刻t16から時刻t17までの期間以外の期間では消灯する。2行目の画素回路は、1行目の画素回路と同じく時刻t11から時刻t12までの期間で初期化を行うとともに、時刻t12から時刻t13までの期間で閾値検出を行い、1行目の画素回路から所定時間Taだけ遅れて、書き込みおよび発光を行う。一般に、i行目の画素回路は、他の行の画素回路と同じ期間で初期化および閾値検出を行い、i-1行目の画素回路から時間Taだけ遅れて、書き込みおよび発光を行う。したがって初期化期間を適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、電源制御回路4aに含まれる出力バッファの電流能力が小さい場合であっても十分に駆動することができる。また、閾値検出期間も適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、閾値検出を確実に行うことができ、閾値補償の精度を向上させることができる。また、選択期間中に閾値検出を行う構成に比べて、画素データの書き込み期間を十分に取ることができる。そのため、書き込み期間が短い、すなわち高速で駆動が行われる構成、例えば3次元画像表示装置典型的には3Dテレビなどにおいても、本発明の構成を容易に適用することができる。次に、本実施形態における電源線の接続状態と、当該電源線により電流を与えられることにより駆動される画素回路10の動作を図4および図5を参照して説明する。図4は、本実施形態に係る表示装置における電源線VPiの接続形態を示す図である。図4に示す表示装置には、電源制御回路4aと電源線VPiとを接続するために、1本の共通電源線111が設けられる。共通電源線111の一端は、電源制御回路4aが有する1個の出力端子に接続され、すべての電源線VPiは共通電源線111に接続される。なお前述したように、この共通電源線111は、電流供給用幹配線であるが、本実施形態ではすべての電源線VPiを電源制御回路4aに共通的に接続することができる配線であれば幹配線でなくてもよく、またその数や電源線VPiとの接続位置は周知のあらゆる構成を適用可能である。図5は、本実施形態に係る表示装置における各行の画素回路10の動作を示す図である。電源制御回路4aは、1フレーム期間の先頭で所定時間だけ共通電源線111にローレベル電位を印加する。このため、すべての行の画素回路は、1フレーム期間の先頭で初期化を行う。次に、この初期化直後にすべての行の画素回路は、閾値検出を行う。続いて、1行目の画素回路が選択され、1行目の画素回路が書き込みを行う。次に2行目の画素回路が選択され、2行目の画素回路が書き込みを行う。以下、同様に、3~n行目の画素回路が行ごとに順に選択され、選択された画素回路が書き込みを行う。各行の画素回路は、閾値検出から書き込み直前までの期間では消灯する。ここで各行の画素回路は同じ時間だけ発光する必要があり、またn行目の画素回路の発光は1フレーム期間の最後までに完了する必要がある。このため、各行の画素回路は、書き込み後に一定時間T1だけ発光し、それ以外では消灯する。一般的な表示装置では、画素回路に対する書き込みは、1フレーム期間かけて行われる。これに対して、図5に示す本実施形態の構成では、約1/2フレームの発光期間を確保するために画素回路に対する書き込みは約1/2フレーム期間かけて行われる。このため、画素回路の走査速度は、通常の約2倍になる。なおこの例では、画素回路の発光期間の長さT1は、約1/2フレーム期間となるが、画素回路の走査速度を通常の約2倍にしたまま、発光期間の長さを1/2フレーム期間よりも短くしてもよい。あるいは、画素回路の走査速度を通常の約2倍より速くして、発光期間の長さを1/2フレーム期間より長くしてもよい。また、図5に示す動作例では、データ書き込み後の近い時点例えば時刻t16で発光期間が開始されるが、この発光期間の開始時点はそれより遅くてもよい。さらに図6に示すように、発光期間の開始時点を全行で揃うように定めてもよい。図6は、各行の画素回路10の動作の別例を示すである。図5と比較すれば分かるように、図6においても画素回路10は、1フレーム期間に1回ずつ、初期化、閾値検出TFT12の閾値検出、書き込み、および発光を行い、発光期間以外では消灯するが、各行の画素回路は、書き込みから各行毎に異なる所定の期間消灯した後、全行の画素回路が同時に一括的に一定時間T1だけ発光し、1フレーム期間の最後言い換えれば次のフレームの初期化直前で同時に消灯する。このように、閾値検出の終了時点から発光の開始時点までの期間を全行で同一に設定すると、表示ムラを抑制することができる。すなわち、図4を示して前述したように、TFT11がオフ状態となるとき、TFT12のゲート-ソース間電圧Vgsは、データ線Sjの電位が変化しても、ほぼVdat1-VrefVthのまま変化しない。しかし、TFT12にはわずかなリーク電流が存在するため、ゲート-ソース間電圧Vgsは、実際には少しずつ低下していく。そこで、全行で同一の閾値検出の終了時点から発光の開始時点までの期間を全行で同一に設定すれば、TFT12に生じるリーク電流を全行の画素回路10においてほぼ同一にすることができるので、リーク電流による輝度低下量が全行の画素回路10においてほぼ同一となり、結果的に表示ムラを抑制することができる。ここで、上記のように初期化、閾値検出、および発光を行う場合、そのタイミングは全ての行で同一となるので、各制御線Eiをアクティブおよび非アクティブにする信号は全て同一となる。したがって、図7に示すように、全ての制御線を接続する共通制御線を設ける構成であってもよい。図7は、上記構成における制御線Eiの接続形態を示す図である。図7に示す表示装置には、走査信号線駆動回路102aと制御線Eiとを接続するために、1本の共通制御線211が設けられる。共通制御線211の一端は、走査信号線駆動回路102aが有する1個の制御信号の出力端子に接続され、すべての制御線Eiは共通制御線211に接続される。なお、この共通制御線211は、すべての制御線Eiを走査信号線駆動回路102aに共通的に接続することができる配線であれば幹配線でなくてもよく、また制御線Eiを複数のグループに分けるときの1つのグループに含まれる全ての制御線Eiに共通的に接続される構成すなわちグループ数だけ設けるなど、その数や制御線Eiとの接続位置は周知のあらゆる配線構成を適用可能である。このように構成すれば走査信号線駆動回路102aの制御信号用出力端子を1つにすることができるため構成を簡単にすることができ、また制御線Eiまでの配線領域面積を小さくすることができる。以上に示すように、本実施形態に係る表示装置100に備えられる電源制御回路4から共通電源線9に初期化電位を印加することにより、電源線VPiから画素回路10に簡単に初期化電位を与えることができる。これにより、初期化電位を与えるための新たな構成が不要となって画素回路10内の素子数を削減することができる。また、電源制御回路4は、全ての電源線VPiに電気的に接続された1つの共通電源線9を駆動する。したがって、電源線VPiを個別に駆動するよりも、電源制御回路4に設ける出力バッファを大幅に削減し、電源制御回路4の回路規模を小さくすることができる。さらに、電源の駆動回数を1フレームで1回とすることができるので、例えば各行数に相当する回数を駆動する場合よりも消費電力を低減することができる。また共通電源線9が1つまたは比較的少ない数であることにより、電源を与えるための配線領域面積を小さくすることができる。なお、このように1つの共通電源線9が全ての電源線VPiに電気的に接続される構成であれば、共通電源線9および電源線VPiの配置構成や接続態様には周知のあらゆる構成を適用可能であり、例えば図8に示す構成であってもよい。図8は、本実施形態に係る表示装置の構成の別例を示すブロック図である。図1に示す構成とは異なり、図8に示す表示装置100に設けられるm本の電源線VPiは、n本の制御線Eiおよび走査信号線Giと並行ではなく、m本のデータ線Sjと並行に設けられる。このように電源線VPiを配置すれば、電源線VPi一本あたりに接続される画素回路10の数を減少させることができ、各画素回路10に与えられるべき電流量の差を小さくすることができる。もっとも、十分に大きい電極幅を確保するためには図1に示す構成がより好適である。また、本実施形態におけるゲートドライバ回路2は、初期化された画素回路10を全て選択し、選択した全画素回路10がTFT12の閾値検出を行うように制御する。さらに、ゲートドライバ回路2は、初期化された画素回路10を行単位で選択し、選択した画素回路10がTFT12の書き込みおよび発光を順に行うように制御する。これにより、TFT12の閾値電圧を補償して、画面を表示することができる。さらに、TFT13は初期化時にオン状態に制御され、初期化時に電源線VPiに初期化電位を印加したときにTFT12のゲート電圧が基準電位Vrefとなるのでオン状態になり、TFT12のソース端子に初期化電位を印加することができる。また、TFT13は、発光時に一定時間だけオン状態になるよう制御される。これにより、画素回路10の発光期間の長さを揃え、輝度のばらつきを抑えることができる。また、画素回路10は発光期間以外では消灯するので、黒挿入を行う場合と同様に、動画性能を向上させることができる。さらにまた、画素回路10に含まれるすべてのトランジスタは、Nチャネル型である。このように画素回路10に含まれるトランジスタを同じ導電型で構成することにより、表示装置のコストを削減することができる。第2の実施形態本発明の第2の実施形態に係る表示装置の構成および動作は、電源線の接続状態および画素回路の動作を除くほか、図1に示す第1の実施形態とほぼ同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。以下、この第2の実施形態における特徴的な構成および動作について説明する。図9は、本発明の第2の実施形態に係る表示装置における電源線VPiの接続形態を示す図である。この表示装置には、電源制御回路4bと電源線VPiとを接続するために、2本の共通電源線121、122が設けられる。共通電源線121、122の一端は、電源制御回路4bが有する2個の出力端子にそれぞれ接続される。電源線VP1~VPn/2は、共通電源線121に接続され、電源線VPn/21~VPnは、共通電源線122に接続される。図10は、本発明の第2の実施形態に係る表示装置における各行の画素回路10の動作を示す図である。電源制御回路4bは、1フレーム期間の先頭で所定時間だけ共通電源線121にローレベル電位を印加し、1/2フレーム期間経過後に所定時間だけ共通電源線122にローレベル電位を印加する。このため、1~n/2行目の画素回路は1フレーム期間の先頭で初期化を行い、n/21~n行目の画素回路は1/2フレーム期間だけ遅れて初期化を行う。1回目の初期化の直後、所定時間だけ1~n/2行目の全ての画素回路が同時に選択され、2回目の初期化の直後、所定時間だけn/21~n行目の全ての画素回路が同時に選択され、選択された画素回路が閾値検出を行う。1回目の閾値検出後に1~n/2行目の画素回路が行ごとに順に選択され、2回目の閾値検出後にn/21~n行目の画素回路が行ごとに順に選択される。選択された画素回路が書き込みを行う。各行の画素回路は、書き込み後に一定時間T2だけ発光し、それ以外では消灯する。この表示装置では、第1の実施形態と同様に、各行の画素回路は同じ時間だけ発光する必要があるが、フレームの先頭で必ず初期化される第1の実施形態の場合とは異なり、n行目の画素回路の発光が1フレーム期間の最後までに完了する必要はない。このことから図10に示す例では、画素回路の走査速度は通常と同じであり、画素回路の発光期間の長さT2は約1/2フレーム期間となる。以上のように、本実施形態の表示装置によれば、第1の実施形態とは異なって画素回路の走査速度を通常と同じにすることができるので、通常の場合と同様の十分な長さの書き込み時間を確保することができる。なお、画素回路の走査速度を通常の速度にしたまま、発光期間の長さを1/2フレーム期間よりも短くしてもよい。あるいは、画素回路の走査速度を通常より速くして、発光期間の長さを1/2フレーム期間より長くしてもよい。また本実施形態の表示装置では、第1の実施形態とは異なって電源制御回路4に設ける出力バッファの個数が2個に増加するので、第1の実施形態の場合よりも電源制御回路4の回路規模は大きくなるが、電源制御回路4に設ける出力バッファの個数は電源線VPiの本数よりも少なくすることができるので、電源制御回路4の回路規模を小さくすることができるといえる。その他、本実施形態の構成によれば、第1の実施形態と同様の効果を奏することができるのみならず、共通電源線121、122に互いに異なるタイミングで初期化電位を印加することにより、画素回路10の選択期間に合わせて好適なタイミングで画素回路10の初期化を行うことができる。さらに共通電源線121、122に対して隣接配置された複数の電源線VPiを接続することにより、画素回路10に対して表示画面内の順序に従って書き込みを行うことができる。第3の実施形態本発明の第3の実施形態に係る表示装置の構成および動作は、電源線の接続状態および画素回路の動作を除くほか、図1に示す第1の実施形態とほぼ同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。以下、この第3の実施形態における特徴的な構成および動作について説明する。図11は、本発明の第3の実施形態に係る表示装置における電源線VPiの接続形態を示す図である。この表示装置には、電源制御回路4cと電源線VPiとを接続するために、2本の共通電源線131、132が設けられる。共通電源線131、132の一端は、電源制御回路4cが有する2個の出力端子にそれぞれ接続される。奇数行目の電源線VP1、VP3、...は共通電源線131に接続され、偶数行目の電源線VP2、VP4、...は共通電源線132に接続される。図12は、この第3の実施形態に係る表示装置における各行の画素回路10の動作を示す図である。電源制御回路4cは、1フレーム期間の先頭で所定時間だけ共通電源線131にローレベル電位を印加し、1/2フレーム期間経過後に所定時間だけ共通電源線132にローレベル電位を印加する。このため、奇数行目の画素回路は1フレーム期間の先頭で初期化を行い、偶数行目の画素回路は1/2フレーム期間だけ遅れて初期化を行う。1回目の初期化の直後、所定時間だけ奇数行目の全ての画素回路が同時に選択され、2回目の初期化の直後、所定時間だけ偶数行目の全ての画素回路が同時に選択され、選択された画素回路が閾値検出を行う。1回目の閾値検出後に奇数行目の画素回路が行ごとに順に選択され、2回目の閾値検出後に偶数行目の画素回路が行ごとに順に選択される。選択された画素回路が書き込みを行う。各行の画素回路は、書き込み後に一定時間T3だけ発光し、それ以外では消灯する。図12に示す例では、画素回路の走査速度は通常と同じであり、画素回路の発光期間の長さT3は約1/2フレーム期間となる。以上のように、本実施形態の表示装置によれば、第2の実施形態と同様、電源制御回路4の回路規模を小さくすることができるといえる。その他、本実施形態の構成によれば、第1の実施形態と同様の効果を奏することができ、また画素回路10に対して表示画面内の順序に従って書き込みを行うことができる。しかしながら、画面の上半分と下半分で輝度が大きく異なる場合など、共通電源線121、122を流れる電流の量が大きく異なる場合には、画面の中央で輝度差が発生することがある。本実施形態に係る表示装置によれば、第2の実施形態の場合とは異なって、共通電源線131、132を流れる電流の量は多くの場合ほぼ同じになるので、画面の中央に発生する可能性のある輝度差を予め防止することができる。第4の実施形態本発明の第4の実施形態に係る表示装置の構成および動作は、電源線の接続状態および画素回路の動作を除くほか、図1に示す第1の実施形態とほぼ同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。以下、この第4の実施形態における特徴的な構成および動作について説明する。図13は、第4の実施形態に係る表示装置における電源線VPiの接続形態を示す図である。この表示装置には、電源制御回路4dと電源線VPiとを接続するために、3本の共通電源線141~143が設けられる。共通電源線141~143の一端は、電源制御回路4dが有する3個の出力端子にそれぞれ接続される。電源線VP1~VPn/3は共通電源線141に接続され、電源線VPn/31~VP2n/3は共通電源線142に接続され、電源線VP2n/31~VPnは共通電源線143に接続される。図14は、第4の実施形態に係る表示装置における各行の画素回路10の動作を示す図である。電源制御回路4dは、1フレーム期間の先頭で所定時間だけ共通電源線141にローレベル電位を印加し、1/3フレーム期間経過後に所定時間だけ共通電源線142にローレベル電位を印加し、さらに1/3フレーム期間経過後に所定時間だけ共通電源線143にローレベル電位を印加する。このため、1~n/3行目の画素回路は1フレーム期間の先頭で初期化を行い、n/31~2n/3行目の画素回路は1/3フレーム期間だけ遅れて初期化を行い、2n/31~n行目の画素回路はさらに1/3フレーム期間だけ遅れて初期化を行う。1回目の初期化後に1~n/3行目の全ての画素回路が同時に選択され、2回目の初期化後にn/31~2n/3行目の全ての画素回路が同時に選択され、3回目の初期化後に2n/31~n行目の全ての画素回路が同時に選択される。選択された画素回路が閾値検出を行う。1回目の閾値検出後に1~n/3行目の画素回路が順に選択され、2回目の閾値検出後にn/31~2n/3行目の画素回路が順に選択され、3回目の閾値検出後に2n/31~n行目の画素回路が順に選択される。選択された画素回路が書き込みを行う。各行の画素回路は、書き込み後に一定時間T4だけ発光し、それ以外では消灯する。図14に示す例では、画素回路の走査速度は通常と同じであり、画素回路の発光期間の長さT4は約2/3フレーム期間となる。なお、共通電源線9の本数pは4以上でもよい。本数pが4以上の場合、電源線VPiの接続形態、および各行の画素回路10の動作は、上記と同様である。また、本数pが3以上の場合には、隣接配置されたn/p本の電源線を同じ共通電源線に接続してもよく、p-1本飛ばしのn/p本の電源線を同じ共通電源線に接続してもよい。例えば、p=3の場合に、電源線VPiを2本飛ばしに選択し、電源線VP1、VP4、...を第1の共通電源線に接続し、電源線VP2、VP5、...を第2の共通電源線に接続し、電源線VP3、VP6、...を第3の共通電源線に接続してもよい。また、p=1の場合には、画素回路10の行に対応してn本の電源線VPiを設ける代わりに、前述した図8に示すように画素回路10の列に対応してm本の電源線を設けてもよい。さらに、p=nの場合には、共通電源線9は実質的に電源線VPiと同一となる。このように共通電源線9の本数p、画素回路10の走査速度、および画素回路10の発光期間の長さは、トレードオフの関係にある。例えば、共通電源線9の本数pを増やせば、画素回路10の走査速度を遅くしたり、画素回路10の発光期間を長くしたりすることができる。ただし、このとき、電源制御回路4に設ける出力バッファの個数が増加し、電源制御回路4の回路規模が増大する。したがって、表示装置の仕様やコストなどを考慮して、これらのパラメータを決定すればよい。以上のように、本実施形態の表示装置によれば、第2の実施形態と同様、電源制御回路4の回路規模を小さくすることができ、その他、第2の実施形態と同様の効果を奏することができる。また第1から第4までの各実施形態において示すように、表示装置100は、マトリクス状に配置された複数の画素回路10と、画素回路10の行に対応して設けられた複数の走査信号線Giおよび制御線Eiと、画素回路10の列に対応して設けられた複数のデータ線Sjと、画素回路10に電源電位を供給するために設けられた複数の電源線VPiと、2本以上の電源線VPiに接続されたpp≧1本の共通電源線9と、走査信号線Giおよび制御線Eiを駆動するゲートドライバ回路2と、データ線Sjを駆動するソースドライバ回路3と、電源線VPiを駆動する電源制御回路4とを備えている。画素回路10は、有機EL素子16電気光学素子と、有機EL素子16を流れる電流の経路上に設けられたTFT12駆動用トランジスタと、TFT12のゲート端子とデータ線Sjとの間に設けられたTFT11書き込み制御トランジスタと、TFT12のドレイン端子と電源線VPiとの間に設けられたTFT13発光制御トランジスタと、TFT12のソース端子とゲート端子との間に設けられたコンデンサ15とを含んでいる。電源制御回路4は、p本の共通電源線9に電源電位および初期化電位を切り替えて印加する。このような構成により上記各効果を奏することができる。第5の実施形態本発明の第5の実施形態に係る表示装置の構成および動作は、映像信号線の電位変化に応じた初期化動作を除くほか、図1に示す第1の実施形態とほぼ同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。以下、この第5の実施形態における特徴的な構成および動作について説明する。図15は、本実施形態における画素回路20の駆動方法を表すタイミングチャートを示す図である。以下、図15を参照して、1行目の画素回路の動作を説明する。なお、図15に示す各記号は図3に示す各記号と同一である。以下、図15を参照して、1行目の画素回路の動作を説明する。本実施形態における電源線VP1の電位は電源電位から変動せず一定である。そのため、この電位は図15には示されていない。時刻t21より前では、走査信号線G1および制御線E1の電位はローレベルである。このため、画素回路10は消灯しており、TFT12のソース電位VS1は、電源線VP1からの電流が流れないことから、有機EL素子16のカットオフ電圧Vth_ELまで引き下げられている。時刻t21において、データ線Sjには所定の初期化用電圧VHが印加される。この初期化用電圧VHは、リセットのための信号電圧であって、後述する電位変化量を生じさせるための予め定められたハイレベルの電圧である。時刻t22において、走査信号線G1の電位はハイレベルとなるため、TFT11がオンすることにより、初期化用電圧VHは、TFT12のゲート電位VG1として書き込まれる。このとき、コンデンサ15により容量結合されたTFT12のソース電位VS1は、一時的に上昇するが、有機EL素子16を介して放電が行われる結果、TFT12のソース電位VS1は、直ちにカットオフ電圧Vth_ELまで引き下げられる。時刻t23において、TFT11をオンしたままで、データ線Sjの電位を初期化用電圧VHから基準電位Vrefまで低下させる。この電位変化は、コンデンサ15を介して容量結合されたTFT12のソース電位を低下させる。すなわち時刻t23以降におけるTFT12のゲート-ソース間電圧Vgsは、次式5で与えられる。Vgs=Vth_EL-Cst/COLEDCst×VH-Vref...5ただし、上式5において、COLEDは有機EL素子16の容量値であり、Cstはコンデンサ15の容量値である。続く時刻t24以降では、第1から第4までの実施形態と同様に、閾値検出、書き込み、および発光がなされるため、以降の説明は省略する。以上のように、本実施形態の表示装置によれば、第1から第4までの実施形態とは異なって電源制御回路4に設ける1つの出力バッファは一定の電源電位を出力するだけで一切駆動されない。したがって、電位を変化させる駆動を行う能力が必要ないので、電源制御回路4の回路規模を小さくすることができる。その他、本実施形態の構成によれば、第1の実施形態と同様の効果を奏することができる。主たる変形例上記第2の実施形態では、上記第1の実施形態と同様に、データ書き込み後の近い時点で発光期間が開始される構成としたが、第1の実施形態において図6を示して別例として説明したように、発光期間の開始時点が1~n/2行目と、n/21~n行目とでそれぞれ揃うように定めてもよい。図16は、上記変形例の構成における制御線Eiの接続形態を示す図である。図16に示す表示装置には、走査信号線駆動回路102bと制御線Eiを接続するために、2本の共通制御線221、222が設けられる。共通制御線221、222の一端は、走査信号線駆動回路102bが有する2個の出力端子にそれぞれ接続される。制御線E1~En/2は共通制御線221に接続され、制御線En/21~Enは共通制御線222に接続される。図17は、この第2の実施形態の変形例に係る表示装置における各行の画素回路10の動作を示す図である。この図17に示す例を図10に示す例と比較すれば分かるように、各行における初期化、閾値検出、および選択については同様であるが、発光期間の開始時点は、図6に示す例のように全行で揃うのではなく、1~n/2行目と、n/21~n行目とでそれぞれ揃う。以上のように、この変形例では、第1の実施形態とは異なって第2の実施形態と同様に画素回路の走査速度を通常と同じにすることができるので、通常の場合と同様の十分な長さの書き込み時間を確保することができる。また、1~n/2行目と、n/21~n行目とにおける各画素回路10におけるTFT12に生じるリーク電流をそれぞれでほぼ同一にすることができるので、リーク電流による輝度低下量が1~n/2行目と、n/21~n行目との画素回路10においてほぼ同一となり、結果的に表示ムラを抑制することができる。さらに、走査信号線駆動回路102bの制御信号用出力端子を2つにすることができるため構成を簡単にすることができ、また共通制御線を2本にすることができるため制御線Eiまでの配線領域面積を小さくすることができる。また上記第3の実施形態においても、上記第1の実施形態と同様に、データ書き込み後の近い時点で発光期間が開始される構成としたが、発光期間の開始時点が偶数行と奇数行とでそれぞれ揃うように定めてもよい。図18は、上記変形例の構成における制御線Eiの接続形態を示す図である。図18に示す表示装置には、走査信号線駆動回路102cと制御線Eiを接続するために、2本の共通制御線231、232が設けられる。共通制御線231、232の一端は、走査信号線駆動回路102cが有する2個の出力端子にそれぞれ接続される。奇数行目の制御線E1、E3、...は共通制御線231に接続され、偶数行目の制御線E2、E4、...は共通制御線232に接続される。図19は、この第3の実施形態の変形例に係る表示装置における各行の画素回路10の動作を示す図である。この図19に示す例を図12に示す例と比較すれば分かるように、各行における初期化、閾値検出、および選択については同様であるが、発光期間の開始時点は、図6に示す例のように全行で揃うのではなく、偶数行目と、奇数行目とでそれぞれ揃う。以上のように、この変形例でも同様に画素回路の走査速度を通常と同じにすることができるので、通常の場合と同様の十分な長さの書き込み時間を確保することができる。また、偶数行目と、奇数行目とにおける各画素回路10におけるTFT12に生じるリーク電流をそれぞれでほぼ同一にすることができるので、リーク電流による輝度低下量がほぼ同一となり、結果的に表示ムラを抑制することができる。さらに、走査信号線駆動回路102cの制御信号用出力端子を2つにすることができるため構成を簡単にすることができ、また共通制御線を2本にすることができるため制御線Eiまでの配線領域面積を小さくすることができる。なお、図13および図14に示す第4の実施形態についても、ここでは詳しい説明を省略するが、上記と同様に発光期間の開始時点を揃えるように制御することができるので、同様の構成により上記と同様の効果を得ることができる。その他の変形例上記第1から第4までの各実施形態において、有機EL素子16の容量値は、コンデンサ15の容量値よりも非常に大きいのが通常であるが、この容量値の差が非常に大きいとは言えない構成例も考えられる。その場合には、前述したように上式1から上式2への変形を行う少なくとも精度よく行うことができないので、TFT12のゲート-ソース間電圧VgsはほぼVdat1-VrefVthになるとは言えなくなる。そこで、図20に示す補助コンデンサ25を介挿する構成が考えられる。図20は、図2に示す画素回路10の回路図の変形例である。図20に示すように、この画素回路20は、図2に示す画素回路10とほぼ同様の構成であるが、有機EL素子16と並行に接続される補助コンデンサ25が新たに設けられている。この補助コンデンサ25の容量値は、有機EL素子16の容量値と、コンデンサ15の容量値とに基づき適宜に定められるが、COLED≫Cstの関係が成立することが望ましい。そうすれば、上式1を上式2に変形することができるので、簡易な計算式で補償精度を向上させることができる。