"設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成するマスクパターン作成ステップを含むことを特徴とするパターン作成方法。設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成するマスクパターン作成ステップと、前記マスクパターンを用いて前記基板上パターンを導出する基板上パターン導出ステップと、導出した基板上パターンと、前記設計パターン間が満たす必要のある相対関係と、に基づいて、前記マスクパターン間に対応する基板上パターン間が前記相対関係を満たすよう前記マスクパターンまたは前記設計パターンを補正するパターン補正ステップと、を含むことを特徴とするパターン作成方法。前記相対関係は、前記設計パターン間の対称性、前記設計パターン間の同一性、前記設計パターン間の長さ、前記設計パターン間の形状、前記設計パターン間のビア数および前記設計パターン間の屈曲数の少なくとも1つを含むことを特徴とする請求項1または2に記載のパターン作成方法。設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成するマスクパターン作成ステップと、作成された前記マスクパターンを用いてマスクを作製するマスク作製ステップと、作製されたマスクを用いて基板上に基板上パターンを形成するパターン形成ステップと、を含むことを特徴とする半導体装置の製造方法。設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成するマスクパターン作成ステップと、前記マスクパターンを用いて前記基板上パターンを導出する基板上パターン導出ステップと、導出した基板上パターンと、前記設計パターン間が満たす必要のある相対関係と、に基づいて、前記マスクパターン間に対応する基板上パターン間が前記相対関係を満たすようプロセス条件を修正するプロセス条件修正ステップと、修正されたプロセス条件を用いて基板上に基板上パターンを形成するパターン形成ステップと、を含むことを特徴とする半導体装置の製造方法。前記プロセス条件は、照明形状または露光ドーズ量の分布であることを特徴とする請求項5に記載の半導体装置の製造方法。本発明が解決しようとする課題は、高歩留まり且つ低コストで半導体装置を製造することができるパターン作成方法および半導体装置の製造方法を提供することである。実施形態によれば、パターン作成方法が提供される。パターン作成方法では、設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成する。以下に添付図面を参照して、実施形態に係るパターン作成方法および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態マスクパターンを作成する際には、所望形状のウエハ上パターンを形成できるよう、リソグラフィシミュレーションが繰り返され、これによりマスクパターンが最適化される。ところが、入力したレイアウト群設計パターンや近接する設計パターンが同じ形状であっても、リソグラフィシミュレーション内で持つグリッド格子点のずれやグリッド転びグリッド誤差が蓄積し、OPCOpticalProximityCorrection後のマスクパターン形状が等しくならない場合がある。そこで、本実施形態では、設計レイアウトを出荷する際に、設計レイアウトとともに設計パターン群の相対関係に対する制約情報以下、相対情報というを示すファイルを出荷する。そして、この相対情報に基づいて、マスクパターンを作成する。例えば、同じマスクパターン形状となるべき1対の設計パターンがある場合、この設計パターンを同一形状のマスクパターンに変換する。図1は、第1の実施形態に係るマスクパターン作成システムの構成を示す図である。マスクパターン作成システム100Aは、マスクパターン作成装置1Aと、設計レイアウト作成装置2と、相対情報作成装置3と、を備えている。設計レイアウト作成装置2は、半導体装置半導体集積回路の設計レイアウト複数からなる設計パターンの形状、寸法、配置位置などのデータを作成するコンピュータなどである。設計レイアウト作成装置2は、後述する制約条件5を満たすよう、設計レイアウトを作成する。制約条件5は、半導体装置が回路機能を満たすために、各設計パターンが満たすべき条件である。設計レイアウト作成装置2は、作成した設計レイアウトを相対情報作成装置3に送る。相対情報作成装置3は、設計レイアウトと、この設計レイアウト内の設計パターンへの制約条件5と、に基づいて、設計パターンに対応するマスクパターンへの相対情報を作成するコンピュータなどである。設計パターンへの制約条件5は、設計パターン間設計ブロック間、回路間、個々のパターン間に対する制約である。また、相対情報は、マスクパターン間またはウエハ上パターン間への制約に関する情報である。本実施形態で用いる相対情報は、マスクパターン間への制約に関する情報である。相対情報作成装置3は、入力部31、制約条件記憶部32、相対情報作成部33、出力部34を有している。入力部31は、各設計パターンへの制約条件5を入力し、制約条件記憶部32に送る。制約条件記憶部32は、制約条件5を記憶するメモリなどである。ここで、制約条件5について説明する。図2は、制約条件の一例を示す図である。制約条件5は、ウエハ上パターン間の相対関係を規定する条件であり、制約名と制約内容とが対応付けされている。制約名としては、例えば、差動対、距離、等遅延配線、等長配線、等設計パラメータ、対称配置、同一形状などがある。差動対は、配線パターン間が差動対として配線されることが求められる制約である。例えば、差動対として機能する回路は、ペア回路の長さ、折れ曲がり数屈曲数、折れ曲がり角度、左右対称性、ビア数などを揃えることにより、対称的に配線する必要がある。距離は、パターンの配線からの距離に関する制約値である。等遅延配線は、バス配線間の伝播遅延をパターン間で合わせるための制約である。等遅延配線では、パターン間の遅延を揃えるため、例えば、パターンの等長、等面積などが規定される。等長配線は、パターンの寸法を同じ長さにする制約である。等設計パラメータは、トランジスタのチャネル長チャネル幅などの設計パラメータを等しくする制約である。トランジスタの特性を揃えるべき素子群においては、製造ばらつきを抑えるためにチャネル長チャネル幅や形状を揃えるなどの留意を払う必要がある。さらに、カレントミラーのように対称性を重視する回路がある。対称配置は、設定した軸に対してパターンを対称に置くことなどにより、パターンを線対称などの対称位置に配置する制約である。同一形状は、パターンとして同一パターン同一形状かつ同一寸法のパターンを配置する制約である。相対情報作成部33は、制約条件5に基づいて各設計パターンに与える制約を抽出し、相対情報を作成する。相対情報作成部33は、例えば、設計レイアウトから抽出された回路パターンの電気的特性に基づいて、回路パターン間の相対的な位置関係と回路特性の依存性との関係を算出し、制約条件5を達成するための相対情報を作成する。例えば、2つの設計パターン例えば、設計パターンAxと設計パターンBxに対して、制約条件5で同一形状の制約が規定されている場合、相対情報作成部33は、この2つの設計パターンAx,Bxと同一形状と、を対応付けた情報を相対情報Ax=Bxとして作成する。出力部34は、設計レイアウトと、相対情報作成部33で作成された相対情報と、をマスクパターン作成装置1Aに出力する。なお、設計レイアウト作成装置2が、相対情報作成装置3の機能を備える構成としてもよい。この場合、設計レイアウト作成装置2は、設計レイアウトの作成処理と相対情報の作成処理を同時に行ってもよい。例えば、設計パターンAx,Bxのパターンデータを作成する際に、この設計パターンAx,Bxに同一形状の制約条件5があれば、設計パターンAx,Bxを同一形状で作成する。そして、設計パターンAx,Bxと同一形状を対応付けした相対情報を作成する。マスクパターン作成装置1Aは、設計レイアウトと相対情報に基づいて、マスクパターンを作成するコンピュータなどである。マスクパターン作成装置1Aは、入力部11、相対情報記憶部12、設計レイアウト記憶部13、マスクパターン作成部14A、出力部15を有している。入力部11は、相対情報作成装置3から送られてくる相対情報を入力して相対情報記憶部12に送る。また、入力部11は、相対情報作成装置3から送られてくる設計レイアウトを入力して設計レイアウト記憶部13に送る。なお、入力部11は、設計レイアウト作成装置2から設計レイアウトを入力してもよい。相対情報記憶部12は、相対情報を記憶するメモリなどであり、設計レイアウト記憶部13は、設計レイアウトを記憶するメモリなどである。マスクパターン作成部14Aは、相対情報および設計レイアウトを用いてマスクパターンを作成する。マスクパターン作成部14Aは、設計データにターゲットMDPマスクデータプロセッシング処理を行うことによってリソグラフィターゲットを作成する。さらに、マスクパターン作成部14Aは、リソグラフィターゲットにOPCを行なうことによってOPC後のマスクパターンを作成する。本実施形態のマスクパターン作成部14Aは、OPC処理を行う際に、相対情報に基づいたマスクパターン作成を行ってもよいし、OPC処理されたマスクパターンに対して相対情報に基づいたマスクパターン補正を行ってもよい。例えば、相対情報が同一形状Ax=Bxであり、且つ設計パターンAx,Bxに対して作成するマスクパターンがマスクパターンAm,Bmの場合、マスクパターン作成部14Aは、マスクパターンAmとマスクパターンBmが同一のマスクパターンとなるよう、マスクパターンAm,Bmを作成する。出力部15は、マスクパターン作成部14Aが作成したマスクパターンを外部装置表示装置や電子線描画装置などに出力する。つぎに、相対情報に基づいたマスクパターン作成処理について説明する。図3は、相対情報に基づいたマスクパターン作成処理の一例を説明するための図である。なお、ここでは相対情報が同一形状である場合について説明する。図3のaは、設計パターンの一例を示している。ここでは、設計パターンが設計パターンA1~H1を含んで構成されている場合を示している。微細なパターンを基板ウエハなど上に露光する際には、光の屈折干渉などの効果光近接効果によって、所望形状のウエハ上パターンを形成できない。このため、所望形状のウエハ上パターンを得ることができるよう、マスク上でパターン補正光近接効果補正OPCされる。図3のbは、相対情報を考慮せずにOPC処理して作成されたマスクパターンA2~H2を示している。マスクパターンA2~H2は、それぞれ、設計パターンA1~H1に対応するマスクパターンである。本実施形態では、OPC処理を行う際に、マスクパターン作成部14Aが、相対情報に基づいたマスクパターン作成を行なう。図3のcは、相対情報に基づいてOPC処理して作成されたマスクパターンを示している。ここでは、相対情報同一形状が、A1=B1=C1=D1、E1=F1、G1=H1である場合について説明する。この場合、設計パターンA1~D1に対応するマスクパターンA3~D3は、同一のマスクパターンとなるよう作成される。同様に、設計パターンE1,F1に対応するマスクパターンE3,F3は、同一のマスクパターンとなるよう作成され、設計パターンG1,H1に対応するマスクパターンG3,H3は、同一のマスクパターンとなるよう作成される。また、マスクパターンを作成する際に、マスクパターンの近傍にSRAFSubResolutionAssistFeaturesなどのダミーパターンを配置してもよい。図3のdは、ダミーパターンを配置して作成されたマスクパターンを示している。本実施形態では、マスクパターン作成部14Aが、マスクパターンの近傍にダミーパターンを配置する場合に、同じ形状であるべきパターン群に、同等のダミーパターンを配置する。ここでのマスクパターン作成部14Aは、設計パターンA1~D1に対応するマスクパターンA3~D3に対し、同一形状のダミーパターンdを同一の相対位置に配置する。換言すると、各マスクパターンと、各マスクパターンの近傍に配置されたダミーパターンdとからなるパターン群が、同一のパターン群となるよう、ダミーパターンdが配置される。例えば、マスクパターンA3とマスクパターンA3の近傍に配置されたダミーパターンdとからなるパターン群が、マスクパターンB3とマスクパターンB3の近傍に配置されたダミーパターンdとからなるパターン群と、同一のパターン群となるよう、ダミーパターンdが配置される。同様に、マスクパターン作成部14Aは、マスクパターンE3,F3に対し、同一形状のダミーパターンdを同一の相対位置に配置し、マスクパターンG3,H3に対し、同一形状のダミーパターンdを同一の相対位置に配置する。これにより、パターン配置の多様性に依存する効果光近接効果などが低減され、ウエハ上パターンの形状バラつきが低減される。したがって、同じ形状のウエハ上パターンを形成することが可能となる。マスクパターン作成システム100Aによるマスクパターンの作成は、例えばウエハプロセスのレイヤ毎に行われる。そして、マスクパターン作成装置1Aで作成されたマスクパターンを用いて半導体装置が製造される。具体的には、作成されたマスクパターンを用いてマスク回路原版が作製され、レジストの塗布されたウエハにマスクを用いて露光が行なわれ、その後ウエハが現像されてウエハ上にレジストパターンが形成される。そして、レジストパターンをマスクとしてレジストパターンの下層側がエッチングされる。これにより、レジストパターンに対応する実パターンがウエハ上に形成される。半導体装置を製造する際には、上述した相対情報の作成処理、マスクパターンの作成処理、露光処理、現像処理、エッチング処理などがレイヤ毎に繰り返される。なお、本実施の形態では、制約情報に従ってラインパターンを配置する場合について説明したが、制約情報に従ってビアやコンタクトなどのホールパターンを配置してもよい。このように、第1の実施形態によれば、相対情報に基づいてマスクパターンを作成するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。第2の実施形態つぎに、図4~図7を用いてこの発明の第2の実施形態について説明する。第2の実施形態では、ウエハ上パターンが相対情報を満たすよう、マスクパターンなどを修正補正する。図4は、第2の実施形態に係るマスクパターン作成システムの構成を示す図である。図4の各構成要素のうち図1に示す第1の実施形態のマスクパターン作成システム100Aと同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。なお、本実施形態で用いる相対情報は、ウエハ上パターン間への制約に関する情報である。マスクパターン作成システム100Bは、マスクパターン作成装置1Bと、設計レイアウト作成装置2と、相対情報作成装置3と、を備えている。マスクパターン作成装置1Bは、入力部11、相対情報記憶部12、設計レイアウト記憶部13、マスクパターン作成部14B、出力部15、判定部41、修正部42を有している。マスクパターン作成部14Bは、設計レイアウトを用いてOPC後のマスクパターンを作成する。マスクパターン作成部14Bは、作成したマスクパターンを判定部41に送る。判定部41は、マスクパターン作成部14Bが作成したマスクパターンを用いてウエハ上にウエハ上パターンを形成した場合に、相対情報を満たすウエハ上パターンを形成できるか否か判定OKまたは判定NGを判定する。本実施形態の判定部41は、相対情報で規定されている設計パターンに対応するマスクパターンに対してパターン判定を行う。なお、判定部41は、全てのマスクパターンに対してパターン判定を行ってもよい。判定部41は、マスクパターンのうちどの箇所が判定NGであるかのパターン判定結果と、マスクパターンと、を修正部42に送る。修正部42は、相対情報を満たすウエハ上パターンを形成できないと判定されたマスクパターンを修正する。修正部42は、相対情報を満たすウエハ上パターンを形成できるようマスクパターンを修正する。修正部42は、修正したマスクパターンを出力部15に送る。修正部42は、判定NGのマスクパターンが無い場合、マスクパターンを修正することなく出力部15に送る。つぎに、相対情報を満たすウエハ上パターンを形成できるか否かの判定処理手順について説明する。図5は、設計レイアウトとウエハ上パターンの関係を説明するための図である。設計レイアウト51は、設計レイアウト作成装置2などによって作成される。マスクパターン作成装置1Bでは、マスクパターン作成部14Bが、設計レイアウト51を用いてマスクパターンを作成する。このとき、マスクパターン作成部14Bは、設計データにターゲットMDP処理を行うことによってリソグラフィターゲットを作成する。さらに、マスクパターン作成部14Bは、リソグラフィターゲットにOPCを行なうことによってOPC後のマスクパターンを作成する。この後、判定部41は、OPC後のマスクパターンを用いてリソグラフィシミュレーションを行い、これにより、ウエハ上パターン52のパターン形状を予測する。そして、判定部41は、ウエハ上パターン52のパターン形状が相対情報を満たしているか否かのパターン判定を行う。つぎに、マスクパターンの修正処理について説明する。図6は、面積の対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。ここでは、相対情報として、マスクパターンの面積を等しくすべき制約が設定されている場合について説明する。マスクパターン作成部14Bは、相対情報で面積を等しくすべき制約が規定されている1対の設計パターンを用いて、1対のマスクパターンR1,R2図示せずを作成する。そして、判定部41は、図6のaに示すように、1対のマスクパターンR1,R2に対応する1対のウエハ上パターンP1,P2をリソグラフィシミュレーションなどによって予測する。例えば、一方のウエハ上パターンP1と線対称なウエハ上パターン理想パターンをウエハ上パターンQ2とする。判定部41は、ウエハ上パターンP2の面積と、ウエハ上パターンQ2の面積と、を比較し、比較したウエハ上パターンP2,Q2間の形状差分面積差分が閾値以下であるか否かを判定する。このとき、判定部41は、判定基準として、ウエハ上パターンP2,Q2の寸法、面積などを用いてもよい。面積差分が所定の基準を満たす場合、判定部41は、このウエハ上パターンP1、P2に対応するマスクパターンR1,R2を使用可能として採用OK判定する。例えば、対称性を要するパターン群に関して、光近接効果等による変形が対称に発生する場合、変形が所定の範囲を逸脱しなければ所望のデバイス性能を満たすので、マスクパターンを修正する必要はない。一方、判定部41は、面積差分が所定の基準を満たさない場合、NG判定する。この場合、修正部42は、面積差分が所定の基準を満たすよう、ウエハ上パターンP2に対応するマスクパターンR2を修正する。例えば、修正部42は、ウエハ上パターンP2の面積が理想パターンであるウエハ上パターンQ2の面積に近付くよう、ウエハ上パターンP2に対応するマスクパターンR2を修正する。なお、判定部41は、ウエハ上パターンP1に対応するマスクパターンR1を修正してもよい。また、判定部41は、ウエハ上パターンP1,P2に対応するマスクパターンR1,R2を両方とも修正してもよい。ウエハ上パターンP2に対応するマスクパターンR2が修正された後、判定部41は、修正後のマスクパターンR1,R2に対応するウエハ上パターンをリソグラフィシミュレーションなどによって予測する。図6のbに示すように、例えば、マスクパターンR2が修正されることにより、ウエハ上パターンP2は、ウエハ上パターンQ2と略同面積のウエハ上パターンP4となる。ウエハ上パターンP1,P4の面積差分が所定の基準を満たす場合、判定部41は、このウエハ上パターンP1、P4に対応するマスクパターンを使用可能として採用する。一方、ウエハ上パターンP1,P4の面積差分が所定の基準を満たさない場合、面積差分が所定の基準を満たすまで、修正部42によるマスクパターンの修正処理、判定部41による面積差分の判定処理が繰り返される。図7は、長さの対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。ここでは、相対情報として、マスクパターンの長さを等しくすべき制約が設定されている場合について説明する。マスクパターン作成部14Bは、相対情報で長さを等しくすべき制約が規定されている1対の設計パターンを用いて、1対のマスクパターンR5,R6図示せずを作成する。そして、判定部41は、図7のaに示すように、1対のマスクパターンR5,R6に対応する1対のウエハ上パターンP5,P6をリソグラフィシミュレーションなどによって予測する。例えば、一方のウエハ上パターンP5と線対称なウエハ上パターン理想パターンをウエハ上パターンQ6とする。判定部41は、ウエハ上パターンP6の長さと、ウエハ上パターンQ6の長さと、を比較し、比較したウエハ上パターンP6,Q6間の長さ差分が閾値以下であるか否かを判定する。判定部41は、例えば、ウエハ上パターンP6,Q6の各面積を各平均幅横幅で除することにより、ウエハ上パターンP6,Q6の長さを算出する。なお、判定部41は、ウエハ上パターンP6,Q6の横幅方向の中心位置を結んだ線分をウエハ上パターンP6,Q6の長さとして算出してもよい。長さ差分が所定の基準を満たす場合、判定部41は、このウエハ上パターンP5,P6に対応するマスクパターンR5,R6を使用可能として採用OK判定する。例えば、対称性を要するパターン群に関して、光近接効果等による変形が対称に発生する場合、変形が所定の範囲を逸脱しなければ所望のデバイス性能を満たすので、マスクパターンを修正する必要はない。一方、判定部41は、長さ差分が所定の基準を満たさない場合、NG判定する。この場合、修正部42は、長さ差分が所定の基準を満たすよう、ウエハ上パターンP6に対応するマスクパターンR6を修正する。例えば、修正部42は、ウエハ上パターンP6の長さが理想パターンであるウエハ上パターンQ6の長さに近付くよう、ウエハ上パターンP6に対応するマスクパターンR6を修正する。なお、判定部41は、ウエハ上パターンP5に対応するマスクパターンR5を修正してもよい。また、判定部41は、ウエハ上パターンP5,P6に対応するマスクパターンR5,R6を両方とも修正してもよい。ウエハ上パターンP6に対応するマスクパターンR6が修正された後、判定部41は、修正後のマスクパターンR5,R6に対応するウエハ上パターンをリソグラフィシミュレーションなどによって予測する。図7のbに示すように、例えば、マスクパターンR6が修正されることにより、ウエハ上パターンP6は、ウエハ上パターンQ6と略同じ長さのウエハ上パターンP7となる。ウエハ上パターンP5,P7の長さ差分が所定の基準を満たす場合、判定部41は、このウエハ上パターンP5,P7に対応するマスクパターンを使用可能として採用する。一方、ウエハ上パターンP5,P7の長さ差分が所定の基準を満たさない場合、長さ差分が所定の基準を満たすまで、修正部42によるマスクパターンの修正処理、判定部41による長さ差分の判定処理が繰り返される。なお、ウエハ上パターンは、リソグラフィシミュレーションの代わりに、ウエハ上への転写実験により導出してもよい。この場合、マスクパターン作成部14Bで作成されたマスクパターンを用いてマスクを作成し、作成したマスクを用いてウエハ上のレジストに露光を行う。そして、ウエハが現像されることによって得られるレジストパターンをウエハ上パターンとし、このウエハ上パターンをSEMScanningElectronMicroscopeなどによってウエハ上パターンが測定される。この測定結果が、ウエハ上パターンとなる。なお、ウエハ上パターンはエッチング後パターンであってもよい。エッチング後パターンは、レジストパターン上からウエハをエッチングした後のパターンである。この場合、例えば、エッチングシミュレーションなどの加工シミュレーションを用いて、エッチング後パターンのパターン形状が算出される。また、ウエハ上への転写実験により得られたレジストパターン上からエッチングを行って、エッチング後のウエハ上パターンを取得してもよい。図6、図7で説明したように、回路的特性を満たさない恐れのあるパターン形状を修正し、またパターンの変形が回路的特性に影響しないパターンをスペック内としているので、製品の歩留りを向上することができる。また、転写実験に用いたマスクがスペック内の場合、マスクを基準外として廃棄せずに半導体装置の製造に用いることができるので、マスクの廃棄を低減することが可能となる。なお、本実施の形態では、相対情報を満たすよう、マスクパターンを修正する場合について説明したが、相対情報を満たすよう、設計レイアウト、照明条件などのプロセス条件を修正してもよい。この場合、修正部42は、設計レイアウトの修正量やプロセス条件の修正量などを算出する。最適化されるプロセス条件は、例えば、光近接効果補正、リソグラフィコンプライアンスチェックなどである。また、最適化されるプロセス条件は、照明形状、照明分布、NA、偏光状態、動的フォーカス設定、マスク種類、露光量、収差、レジスト種、レジスト膜厚、PEBPostExposureBake、現像条件などであってもよい。このように、第2の実施形態によれば、相対情報に基づいてウエハ上パターンを判定するとともに、判定NGの場合には相対情報に基づいてマスクパターンを修正するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。第3の実施形態つぎに、図8および図9を用いてこの発明の第3の実施形態について説明する。第3の実施形態では、マスクパターン作成装置1Bが、ウエハ上パターンが相対情報を満たすよう露光のドーズマップを設定する。したがって、本実施形態で用いる相対情報は、ウエハ上パターン間への制約に関する情報である。図8は、相対情報に基づいたドーズマップ作成処理の処理手順を示すフローチャートである。設計レイアウトが作成された後ステップS10、設計レイアウト内からパターン寸法などの測長箇所が選択されるステップS20。この選択は、所定のプログラムを用いて行ってもよいし、使用者からの指示に従って行ってもよい。例えば、所定幅を有した設計パターンなどが選択される。この後、マスクパターン作成部14Bは、設計レイアウトを用いてマスクパターンを作成し、判定部41は、作成されたマスクパターン寸法の測長を行なうステップS30。そして、判定部41は、マスクパターン寸法の寸法ずれ量分布を算出するステップS40。さらに、判定部41は、MEFMaskErrorFactorsなどを考慮して、ウエハ上パターン寸法の寸法ずれ量分布を算出するステップS50。そして、修正部42は、相対情報に基づいて、露光ドーズ量の分布ドーズマップを設定するステップS60。例えば、電気的に不良となる可能性が所定値よりも高いパターン位置に対して、パターンを太らせるか又は細らせるよう、ドーズマップが設定される。これにより、露光におけるドーズマッピング手法を用いて、露光ドーズの最適化が行なわれる。具体的には、露光面におけるスリット方向におけるドーズばらつき、スキャン方向におけるドーズばらつきが測定され、場所ごとの最適なドーズをマッピングして露光が行なわれるステップS70。従来は、マスクパターン寸法の分布、ウエハ上パターン寸法の分布に基づいてドーズのずれを算出し、露光ドーズを決めていた。このように、回路的に重要な箇所、対称性が求められる箇所を考慮することなく、ドーズを決めていたので、電気特性マージンが不足したり、デバイス特性に不良を生じたりする可能性が高かった。そこで、本実施形態では、回路的に重要な箇所、対称性が求められる箇所を考慮して露光ドーズをマッピングする。このとき、対称性が向上する方向にドーズを調整しておく。これにより、ウエハ上パターンの対称性が向上するので、性能歩留まりを向上させ、チップコストを低減させることが可能となる。つぎに、マスクパターン作成装置1A,1Bのハードウェア構成について説明する。なお、マスクパターン作成装置1A,1Bは、それぞれ同様のハードウェア構成を有しているので、ここではマスクパターン作成装置1Aのハードウェア構成について説明する。図9は、マスクパターン作成装置のハードウェア構成を示す図である。マスクパターン作成装置1Aは、CPUCentralProcessingUnit91、ROMReadOnlyMemory92、RAMRandomAccessMemory93、表示部94、入力部95を有している。マスクパターン作成装置1Aでは、これらのCPU91、ROM92、RAM93、表示部94、入力部95がバスラインを介して接続されている。CPU91は、コンピュータプログラムであるマスクパターン作成プログラム97を用いてパターンの判定を行う。表示部94は、液晶モニタなどの表示装置であり、CPU91からの指示に基づいて、設計パターン、制約条件、相対情報、マスクパターンなどを表示する。入力部95は、マウスやキーボードを備えて構成され、使用者から外部入力される指示情報マスクパターンの作成に必要なパラメータ等を入力する。入力部95へ入力された指示情報は、CPU91へ送られる。マスクパターン作成プログラム97は、ROM92内に格納されており、バスラインを介してRAM93へロードされる。図9では、マスクパターン作成プログラム97がRAM93へロードされた状態を示している。CPU91はRAM93内にロードされたマスクパターン作成プログラム97を実行する。具体的には、マスクパターン作成装置1Aでは、使用者による入力部95からの指示入力に従って、CPU91がROM92内からマスクパターン作成プログラム97を読み出してRAM93内のプログラム格納領域に展開して各種処理を実行する。CPU91は、この各種処理に際して生じる各種データをRAM93内に形成されるデータ格納領域に一時的に記憶させておく。マスクパターン作成装置1Aで実行されるマスクパターン作成プログラム97は、マスクパターン作成部14Aを含むモジュール構成となっており、これらが主記憶装置上にロードされ、これらが主記憶装置上に生成される。なお、マスクパターン作成装置1Bで実行されるマスクパターン作成プログラム97は、マスクパターン作成部14B、判定部41、修正部42を含むモジュール構成となっている。このように、第3の実施形態によれば、ウエハ上パターンが相対情報を満たすよう露光のドーズマップを設定するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。このように第1~第3の実施形態によれば、高歩留まり且つ低コストで半導体装置を製造することができるマスクパターンを作成することが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"