"半導体基板の上方に形成され、前記半導体基板の表面に平行な第1の方向に延伸する複数の第1ワード線と、前記複数の第1ワード線のそれぞれの上方に形成される第1ゲート絶縁膜と、前記第1ゲート絶縁膜の上方に形成され、前記第1の方向と交差し前記半導体基板の表面に平行な第2の方向に延伸する第1チャネルと、前記第1チャネルの上方に形成され、前記第2の方向に延伸する第1抵抗変化素子と、を有し、前記複数の第1ワード線のそれぞれの上方に、前記第1チャネルの一部および前記第1抵抗変化素子の一部が配置されることを特徴とする半導体記憶装置。請求項1において、前記複数の第1ワード線および前記第1チャネルが、ポリシリコン層からなることを特徴とする半導体記憶装置。請求項1において、前記第1チャネルは、複数のポリシリコン層の積層構造からなることを特徴とする半導体記憶装置。請求項1において、前記半導体基板の上方に形成され、前記第1の方向に延伸する第3ワード線をさらに有し、前記第1ゲート絶縁膜および前記第1チャネルは、前記第3ワード線の上方に形成され、前記第1抵抗変化素子は、前記第3ワード線の上方には形成されないことを特徴とする半導体記憶装置。請求項1において、前記第1抵抗変化素子の上方に形成され、前記第1の方向に延伸する複数の第2ワード線と、前記複数の第2ワード線のそれぞれの上方に形成される第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上方に形成され、前記第2の方向に延伸する第2チャネルと、前記第2チャネルの上方に形成され、前記第2の方向に延伸する第2抵抗変化素子と、前記第1チャネルの一端および前記第2チャネルの一端と接続される第1ソース線と、前記第1チャネルの他端および前記第2チャネルの他端と接続される第2ソース線と、をさらに有し、前記複数の第2ワード線のそれぞれの上方に、前記第2チャネルの一部および前記第2抵抗変化素子の一部が配置されることを特徴とする半導体記憶装置。請求項1において、前記複数の第1ワード線のそれぞれの下方に形成され、前記複数の第1ワード線のうち対応するものと電気的に接続され、前記第1の方向に延伸する複数の第1電極をさらに有することを特徴とする半導体記憶装置。請求項1において、前記複数の第1ワード線のそれぞれは、ポリシリコン層と金属層の積層構造からなることを特徴とする半導体記憶装置。請求項1において、前記第1チャネルと前記第1抵抗変化素子との間に形成される拡散防止膜をさらに有することを特徴とする半導体記憶装置。請求項1において、前記第1抵抗変化素子は、複数の抵抗変化材料層の積層構造であることを特徴とする半導体記憶装置。請求項1において、前記第1抵抗変化素子の前記第1の方向における幅が、前記第1チャネルの前記第1の方向における幅より小さいことを特徴とする半導体記憶装置。a半導体基板の上方に、前記半導体基板の表面に平行な第1の方向に延伸する複数の第1ワード線を形成する工程と、b前記複数の第1ワード線のそれぞれの上方に、第1ゲート絶縁膜を形成する工程と、c前記第1ゲート絶縁膜の上方に、前記第1の方向と交差し前記半導体基板の表面に平行な第2の方向に延伸する第1チャネルを形成する工程と、d前記第1チャネルの上方に、前記第2の方向に延伸する第1抵抗変化素子を形成する工程と、を有し、前記工程cにおいて、前記複数の第1ワード線のそれぞれの上方に前記第1チャネルの一部を配置し、前記工程dにおいて、前記複数の第1ワード線のそれぞれの上方に前記第1抵抗変化素子の一部を配置することを特徴とする半導体記憶装置の製造方法。請求項11において、e前記工程cの後かつ前記工程dの前に、前記第1チャネルの上方に犠牲層を形成する工程と、f前記工程eの後かつ前記工程dの前に、前記第1ゲート絶縁膜、前記第1チャネル、および前記犠牲層の側面に層間膜を形成する工程と、をさらに有し、前記工程dにおいて、前記犠牲層を除去し、前記犠牲層の除去された空間に前記第1抵抗変化素子を形成することを特徴とする半導体記憶装置の製造方法。特許文献1に係る発明は、トランジスタと可変抵抗素子との間のコンタクトを形成するための領域が必要であり、セル面積が大きくなる問題がある。具体的には、特許文献1の図5bに記載のように、各トランジスタのゲートWLとコンタクトがチャネルを介さずに基板の上方で導通してしまわないように、ゲートとコンタクトの間には、何らかの手段でスペースを確保する必要がある。例えば特許文献1においては、このスペース確保を、ゲートWLの側面のスペーサで実現している。このスペース確保により、面積ペナルティが発生する。そのため、特許文献1の48段落では1個のメモリセルサイズを4F2にできると主張しているが、実際には1個のメモリセルサイズを4F2にすることが困難である。別の課題として、特許文献1に係る発明は、基板上に形成したトランジスタを選択素子として用いるため、周辺回路をメモリセルとは別領域に設けなくてはならない。その結果、周辺回路でのオーバーヘッドが大きく、チップ面積が大きくなる問題がある。一方、特許文献2に係る発明は、孔の中に選択素子の材料を形成する構造であるため、最小加工寸法が孔に埋め込む材料チャネルや相変化材料の必要膜厚によって制限されてしまう。また、選択素子に対する記憶素子のスケールを自由に設計することが困難であり、選択素子と記憶素子の抵抗比について、設計の自由度が制限されてしまう。以上を踏まえ、本発明の目的は、セル面積やチップ面積の縮小が可能であり、かつ、最小加工寸法がメモリセルを構成する材料の膜厚に制限されず、設計の自由度が担保された不揮発性半導体記憶装置を実現することにある。本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を説明すれば、次のとおりである。すなわち、半導体記憶装置であって、半導体基板の上方に形成され半導体基板の表面に平行な第1の方向に延伸する複数の第1ワード線と、複数の第1ワード線のそれぞれの上方に形成される第1ゲート絶縁膜と、第1ゲート絶縁膜の上方に形成され第1の方向と交差し半導体基板の表面に平行な第2の方向に延伸する第1チャネルと、第1チャネルの上方に形成され第2の方向に延伸する第1抵抗変化素子と、を有し、複数の第1ワード線のそれぞれの上方に第1チャネルの一部および第1抵抗変化素子の一部が配置されることを特徴とする。あるいは、半導体記憶装置の製造方法であって、a半導体基板の上方に半導体基板の表面に平行な第1の方向に延伸する複数の第1ワード線を形成する工程と、b複数の第1ワード線のそれぞれの上方に第1ゲート絶縁膜を形成する工程と、c第1ゲート絶縁膜の上方に第1の方向と交差し半導体基板の表面に平行な第2の方向に延伸する第1チャネルを形成する工程と、d第1チャネルの上方に第2の方向に延伸する第1抵抗変化素子を形成する工程と、を有し、工程cにおいて複数の第1ワード線のそれぞれの上方に第1チャネルの一部を配置し、工程dにおいて複数の第1ワード線のそれぞれの上方に第1抵抗変化素子の一部を配置することを特徴とする。本発明により、半導体記憶装置の記憶密度を増加することができる。本実施の形態で説明する半導体記憶装置の一部の回路図を図1に示す。図1には、例えば、メモリセルMC111が示されており、メモリセルMC111は、選択トランジスタTr111のソース―ドレイン経路と抵抗変化素子Vr111が並列に電気的に接続されている。また、ストリングCH11はメモリセルMC11nn=18を直列に接続することにより構成され、ストリング選択トランジスタTrs11の一端とストリングCH11の一端とが電気的に接続される。ストリング選択トランジスタTrs11の他端はビット線BL1と電気的に接続され、ストリングCH11の他端は共通ソース線CSLと電気的に接続される。ストリング選択トランジスタTrs11はワード線WLs1により制御される。記憶装置の動作方式は、例えばメモリセルMC111を動作させる場合、次のように行う。まず、ストリングCH11を選択するため、ストリング選択トランジスタTrs11がオン状態になる程度の電圧をワード線WLs1に印加し、共通ソース線CSLはグランドとし、ビット線BL1に所望の電圧を印加する。この時、ビット線BL1と電気的に接続される他のストリングCH21は、ストリング選択トランジスタTrs21がオフ状態となる程度の電圧をワード線WLs2に印加することで、ストリングCH21に電流が流れず非選択となる。ストリングCH22は、ストリングCH21と同様に非選択となる。また、ワード線WL1で制御される他のストリング選択トランジスタTrs12はオン状態となるが、ビット線BL2を共通ソース線CSLと等電位にすることで、ストリングCH12に電流が流れず非選択となる。次に、ストリングCH11からメモリセルMC111を選択するため、選択トランジスタTr111がオフ状態になる程度の電圧をワード線WL11に印加し、抵抗変化素子Vr111に電流が流れるようにする。この時、ストリングCH11に含まれる他のメモリセルMC11nn=28は、選択トランジスタTr11nn=28がオン状態になる程度の電圧をワード線WL1nn=28に印加することで選択トランジスタTr11nn=28に電流が流れるため、抵抗変化素子Vr11nn=28に殆ど電流が流れず非選択となる。選択トランジスタのオン状態の抵抗は、抵抗変化素子の状態にかかわらず、抵抗変化素子の抵抗より低く、かつ、トランジスタのオフ状態の抵抗は、抵抗変化素子の状態にかかわらず、抵抗変化素子の抵抗より高い。情報の記憶は、メモリセルMC111を選択した後、抵抗変化素子Vr111に電流を流すことで、素子の抵抗値を変化させることによりなされる。例えば、抵抗変化素子が相変化材料で構成される場合、抵抗変化素子に電流を流すことでジュール熱を発生させて書換えを行う。抵抗変化素子の相状態がアモルファスの場合、高抵抗となり、相状態が結晶の場合、低抵抗となる。抵抗変化素子の相状態をアモルファスにする場合は、相変化材料を融点以上に加熱した後、電流を遮断することで急冷する。抵抗変化素子の相状態を結晶にする場合は、相変化材料を結晶化温度以上に加熱すればよい。情報の読出しは、抵抗変化素子Vr111に流れる電流を読み取ることで行われる。次に、本実施の形態の半導体記憶装置の要部断面図を図2に示す。図2には、本発明の半導体記憶装置を動作させるための周辺回路を含む半導体基板101、ワード線WLs1、ワード線WL1nn=18、共通ソース線CSL、ビット線BL1、ストリング選択トランジスタTrs11、メモリセルMC11nn=18、ゲート絶縁膜である絶縁膜104、チャネルシリコンである第二シリコン105と第三シリコン106、抵抗変化素子108、および、ビット線とチャネルシリコンを電気的に接続させる電極110と電極110b、が図示されている。ここで、半導体基板101の表面に平行な向きにX軸を、半導体基板101の表面に垂直な向きにZ軸を設定した。なお、本明細書では、上方なる語を、Z方向の意味で用いている。図3は、図2に対応する上面図であるが、わかりやすくするためビット線を図示していない。なお、図2は図3のA-A’面における断面図である。ストリング選択トランジスタTrs1は、ワード線WLs1と絶縁膜104と第二シリコン105と第三シリコン106とで構成される。また、例えば、メモリセルMC111は、ワード線WL11、絶縁膜104、第二シリコン105、および、第三シリコン106で構成されるトランジスタ、並びに、抵抗変化素子108で構成される。共通ソース線CSL、ワード線WLs1、および、ワード線WL1nn=18はY方向に延伸し、ビット線BL1およびビット線2はX方向に延伸する。また、ワード線WLs1およびワード線WL1nn=18は2FFは最小加工寸法ピッチでX方向に周期的に配置され、ビット線BL1およびビット線2は2FピッチでY方向に周期的に配置される。電極110bは、ワード線WLs1と電気的に接続されず、電極110の下に各ビット線毎に配置される。また、図示しないが、ワード線WLs1、ワード線WL1nn=18、共通ソース線CSL、並びにビット線BL1は周辺回路と電気的に接続される。ここで、X軸およびZ軸に垂直な向きに、Y軸を設定した。本実施例に係る半導体記憶装置の特徴は以下の通りである。すなわち、半導体基板の上方に形成され前記半導体基板の表面に平行な第1の方向Y方向に延伸する複数のワード線WL1nn=18と、複数のワード線のそれぞれの上方に形成されるゲート絶縁膜104と、ゲート絶縁膜の上方に形成され前記第1の方向と交差し前記半導体基板の表面に平行な第2の方向X方向に延伸するチャネル106と、チャネルの上方に形成され第2の方向に延伸する抵抗変化素子108と、を有し、複数のワード線のそれぞれの上方にチャネルの一部および抵抗変化素子の一部が配置されることを特徴とする。係る特徴を有することによって、本実施例に係る発明は、ワード線、ゲート絶縁膜、および上述のチャネルの一部からなる選択素子と、上述の抵抗変化素子の一部からなる記憶素子によって形成された複数のメモリセルについて、各メモリセル間にコンタクトを形成する必要が無くなる。従って、特許文献1について述べたようなスペース確保の課題が無く、セル面積をより縮小しうる。また、基板上に直接形成した以外のトランジスタを選択素子とすることが可能となる。また、特許文献2とは異なり、各チャネルや抵抗変化材料の膜厚等は、上記特徴を充足する範囲内で自由に設計可能となる。また、本実施例に係るワード線およびチャネルは、ポリシリコンからなることをさらなる特徴とする。係る特徴により、基板に直接形成した周辺回路の上方に、選択素子および抵抗変化素子を形成することができるため、チップ面積の縮小が可能となる。また、本実施例に係るチャネルは、特に複数のポリシリコン層の積層構造105および106であることをさらなる特徴とする。係る特徴により、絶縁膜104を直接加工することが無くなり、より信頼性を向上しうる。また、本実施例に係る半導体記憶装置は、さらにワード線WLsnn=1,2を有し、このワード線WLsnn=1,2の上方には、ゲート絶縁膜およびチャネルは形成されるが、抵抗変化素子は形成されないことをさらなる特徴とする。係る特徴を有することにより、当該ワード線WLsnをメモリセルではなくストリング選択素子として機能させ、同一本のビット線およびソース線に対しより多くのメモリセルを選択動作させることが可能となるため、より記憶密度を向上しうる。次に、図4から図10を用いて、本実施例に係る半導体記憶装置の製造方法について述べる。まず、周辺回路を含む半導体基板101上にCVDChemicalVaporDeposition:化学気相成長法技術を用いて第一シリコン102を成膜する。ここで、第一シリコン102は、例えばリンやホウ素などの不純物を含むシリコンであり、アモルファスとして成膜される。次に、レーザーアニールにより第一シリコン102の結晶化を行い、リソグラフィ技術およびドライエッチング技術を用いて第一シリコン102をパターニングすることにより、図4の断面模式図をえる。図4から、CVD技術を用いて絶縁膜103を第一シリコン102の間に隙間なく埋め込み、CMPChemicalMechanicalPolishing:化学的機械的研磨法技術を用いて絶縁膜103の平坦化を行う。ここで、絶縁膜103は、例えば、シリコン酸化物やシリコン窒化物である。次いで、CVD技術を用いてゲート絶縁膜となる絶縁膜104およびチャネルとなる第二シリコン105を形成することにより、図5に示す断面模式図の構造をえる。ここで、絶縁膜104は、例えば、シリコン酸化物である。また、第二シリコン105は、第一シリコン102と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜される。図5から、リソグラフィ技術およびドライエッチング技術を用いて絶縁膜104および第二シリコン105をパターニングし、CVD技術を用いてチャネルとなる第三シリコン106を成膜する。ここで、第三シリコン106は、第一シリコン102と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜される。次いで、レーザーアニールにより第二シリコン105および第三シリコン106を一括で結晶化することにより、図6に示す断面模式図の構造をえる。図7は、図6から、リソグラフィ技術およびイオン打ち込み法を用いて、第三シリコン106の一部に不純物を導入する工程の断面模式図である。ここで、第三シリコンに打ち込む不純物は、第一シリコンに導入された不純物と同じ型である。イオン打ち込み後、マスク107を除去し、レーザーアニールにより不純物の活性化を行う。なお、第一シリコン102、第二シリコン105、および、第三シリコン106の結晶化は、図7で説明した不純物の活性化と一括で行ってよい。図7で説明した工程の後、リソグラフィ技術およびドライエッチング技術を用いて、第三シリコン106、第二シリコン105、および、絶縁膜104をパターニングすることにより、図8および図9に示す断面模式図の構造をえる。図8のB-B’面における断面図は図9である。図9から、抵抗変化素子108を成膜し、リソグラフィ技術およびドライエッチング技術を用いて抵抗変化素子108をパターニングすることにより、図10に示す断面模式図の構造をえる。ここで、抵抗変化素子108は、例えば、Ge2Sb2Te5などの相変化材料であり、相変化材料の相状態によって抵抗値が異なることを利用して、情報の記憶再生を行うことができる。図10から、CVD技術を用いて層間膜109を成膜、CMP技術を用いて層間膜109を平坦化する。ここで、層間膜109は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜109に孔を形成し、CVD技術を用いて電極110を成膜した後、CMP技術を用いて電極110を平坦化する。さらに、CVD技術を用いて電極111を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極111をパターニングすることにより、図2および図3に示す本実施の形態の半導体記憶装置が製造できる。ここで、電極110および電極111は、例えばタングステンWである。このように、本実施例に係る半導体記憶装置の製造方法は、a半導体基板の上方に、半導体基板の表面に平行な第1の方向に延伸する第1ワード線を形成する工程図4と、b複数のワード線のそれぞれの上方にゲート絶縁膜を形成する工程図5と、cゲート絶縁膜の上方に、第1の方向と交差し前記半導体基板の表面に平行な第2の方向に延伸するチャネルを形成する工程図6と、dチャネルの上方に、第2の方向に延伸する抵抗変化素子を形成する工程図8と、を有し、工程cにおいて、ワード線のそれぞれの上方に第1チャネルの一部を配置し、工程dにおいて、複数の第1ワード線のそれぞれの上方に第1抵抗変化素子の一部を配置することを特徴とする。係る特徴によって、上述した本願発明の構造からなる効果を奏するものである。次に、実施例2に係る半導体記憶装置の構造およびその製造方法について述べる。図4から、絶縁膜103を第一シリコン102の間に隙間なく埋め込み、CMP技術を用いて絶縁膜103を平坦化した後、CVD技術を用いてゲート絶縁膜となる絶縁膜104を形成する。次いで、リソグラフィ技術およびドライエッチング技術を用いて絶縁膜104をパターニングし、CVD技術を用いてチャネルとなる第二シリコン112を形成後、レーザーアニールにより第二シリコン112を結晶化することにより、図11に示す断面模式図の構造をえる。ここで、第二シリコン112は、例えば、第一シリコン102と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜する。本実施例に係る半導体記憶装置の特徴は、絶縁膜104を加工した後に第三シリコンを形成せずに、単層のシリコン層である第二シリコン112でチャネルを形成することである。本構造およびその製造方法は、図6の第二シリコンと第三シリコンとでチャネルを形成する場合と比較して、直接、絶縁膜104を加工するためトランジスタの信頼性が低下するおそれがあるが、単層のシリコンでチャネルを形成するためチャネルのシリコン中に界面が形成されずトランジスタのオン電流を向上できる効果がある。次に、実施例3に係る製造方法について述べる。本実施例においては、図7で説明した工程の後、CVD技術を用いて犠牲層113を成膜し、リソグラフィ技術およびドライエッチング技術を用いて犠牲層113および第三シリコン106および第二シリコン105および絶縁膜104をパターニングすることにより、図12に示す断面模式図の構造をえる。図12の断面方向は図7のB-B’面にあたる。ここで、犠牲層113は、例えば、シリコン窒化物である。図12から、CVD技術を用いて層間膜114を成膜し、CMP技術で層間膜114を平坦化した後、エッチング技術を用いて犠牲層113を除去することにより、図13に示す断面模式図の構造をえる。ここで、層間膜114は絶縁性の材料である。図13から、抵抗変化素子115を成膜し、CMP技術で抵抗変化素子115を平坦化することにより、図14に示す断面模式図の構造をえる。抵抗変化素子115は例えば、Ge2Sb2Te5などの相変化材料である。本実施例に係る製造方法の特徴は、抵抗変化素子115の形成に犠牲層113を用いることにある。すなわち、e工程cの後かつ工程dの前にチャネルの上方に犠牲層を形成する工程と、f工程eの後かつ工程dの前にゲート絶縁膜、第1チャネル、および犠牲層の側面に層間膜を形成する工程と、をさらに有し、工程dにおいて、犠牲層を除去し、犠牲層の除去された空間に前記第1抵抗変化素子を形成することを特徴とする。本製造方法は、図10のリソグラフィ技術およびドライエッチング技術で抵抗変化素子を形成する方法と比較して、製造工数は増えるが、抵抗変化素子115にドライエッチングダメージを発生させない効果と、抵抗変化素子115と第三シリコン106の合わせズレを抑制できる効果があり、記憶装置の書換え特性のバラつきを低減できる。次に、実施例4に係る半導体記憶装置の構造およびその製造方法について述べる。図10から、CVD技術を用いて層間膜109を成膜、CMP技術を用いて層間膜109を平坦化する。ここで、層間膜109は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜109に孔を形成し、CVD技術を用いて電極110を成膜した後、CMP技術を用いて電極110を平坦化する。このようにしてえられる構造を、さらに上層に複数形成した後、CVD技術を用いて電極111を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極111をパターニングすることで図15に示す断面模式図の構造を製造することができる。その結果、本実施例に係る半導体記憶装置は、第1抵抗変化素子の上方に形成され第1の方向に延伸する複数の第2ワード線と、複数の第2ワード線のそれぞれの上方に形成される第2ゲート絶縁膜と、第2ゲート絶縁膜の上方に形成され第2の方向に延伸する第2チャネルと、第2チャネルの上方に形成され第2の方向に延伸する第2抵抗変化素子と、記第1チャネルの一端および第2チャネルの一端と接続される第1ソース線と、第1チャネルの他端および第2チャネルの他端と接続される第2ソース線と、をさらに有し、複数の第2ワード線のそれぞれの上方に第2チャネルの一部および第2抵抗変化素子の一部が配置されることを特徴とする。本構造およびその製造方法は、実施例1と比較して、製造工数は増加するが、記憶密度を増加することができる効果がある。なお、図15において積層数を4とした場合の半導体記憶装置を示したが、積層数は4に限定されず、2以上であれば、記憶密度が増加する効果がある。次に、実施例5に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例においては、図4で説明した構造の形成前に、電極100と電極100aを形成して、図4から図10で説明した製造方法を行うことにより、図16に示す断面模式図の構造をえる。電極100aはY方向に延伸し、2FピッチでX方向に周期的に配置される。電極100は、電極100aとビット線の交点に存在し、第一シリコン102の下に配置される。すなわち、本実施例に係る半導体記憶装置は、複数のワード線のそれぞれの下方に形成され、複数のワード線のうち対応するものと電気的に接続され、第1の方向に延伸する複数の第1電極をさらに有することを特徴とする。本構造およびその製造方法は、実施例1と比較して、製造工数は増加するが、共通ソース線およびワード線の配線抵抗を低減できる効果がある。次に、実施例6に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図16に示した半導体記憶装置の第一シリコン102を第一シリコン102と金属膜116との積層膜とすることにより、図17に示す断面模式図の構造を製造することができる。ここで、金属膜116は、例えばTiNがよい。本構造およびその製造方法は、実施例1と比較して、電極100と金属膜116とが接触するため接触抵抗を低減でき、また、第一シリコン102と電極100との相互拡散を防止でき、さらに、選択素子のゲートのシート抵抗を低減できる効果がある。次に、実施例7に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図10の抵抗変化素子108を、抵抗変化素子108と拡散防止膜108aとの積層膜とすることにより、図18に示す断面模式図の構造を製造できる。ここで、拡散防止膜108aは、熱伝導率がシリコンより低い材料がよく、金属酸化物もしくは金属窒化物もしくは金属酸窒化物がよい。拡散防止膜108aは、情報の読出しの際に抵抗として検出されるため、基板に対して垂直方向の抵抗は十分低い必要があり、かつ基板に対して水平方向の抵抗はリークパスとならないよう十分高い必要がある。従って、拡散防止膜108aの膜厚は十分薄い必要があり、例えば10nm以下が望ましい。本構造およびその製造方法は、実施例1と比較して、抵抗変化素子108と第三シリコン106との相互拡散を妨げるため、記憶素子の書換え回数を向上することができる効果がある。また、抵抗変化素子108がジュール熱により情報の記憶を行う半導体記憶装置の場合、拡散防止膜108aで熱拡散を防止できるため、書換え電流を低減できる効果がある。次に、実施例8に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図10の抵抗変化素子108を、抵抗変化素子1081と抵抗変化素子1082と抵抗変化素子1083との積層膜とすることにより、図19に示す断面模式図の構造を製造できる。本方式のメモリセルは選択トランジスタTrと抵抗変化素子1081と抵抗変化素子1082と抵抗変化素子1083とが並列に接続された構造であり、等価回路図は図20である。本方式の特徴は、各抵抗変化素子の抵抗状態を組み合わせることで多値記憶を可能にすることにある。メモリセルの選択方法は図1で説明した半導体記憶装置と同様である。情報の記憶はメモリセルを選択した後、適切なジュール加熱を行うことにより、複数の抵抗変化素子108110821083の抵抗値をそれぞれ制御する。情報の読出しは、複数の抵抗変化素子の合成抵抗値を電流値で分別する。図21は、記憶情報0~5と各抵抗変化素子108110821083の抵抗および合成抵抗の相対関係を示している。同図における対応関係の特徴は、六つの記憶情報0~5に応じて所望の合成抵抗を実現できるように、各抵抗変化素子108110821083の抵抗の組合せが規定されている点にある。例えば、情報0を記憶する際は、三つの抵抗変化素子108110821083の抵抗状態を全て低抵抗同図、‘L’に制御する。同図では、合成抵抗R0は最も低く、この状態を‘000’で表わす。また別の例では、情報1を記憶する際は、状態‘001’を実現するために、三つの抵抗変化素子108110821083のうち、抵抗変化素子1083のみを高抵抗状態同図では、‘H’と表記に制御して、合成抵抗R0よりも高い合成抵抗R1を得る。更に別の例として、情報5を記憶する際は、状態‘101’を実現するために、三つの抵抗変化素子108110821083の抵抗状態を全て高抵抗に制御して、最も高い合成抵抗R5を得る。本方式は、図4から図10で説明した製造方法と比較して、多値化可能なため記憶密度を増加できる効果がある。本方式において、抵抗変化素子が3つの抵抗変化素子で構成された場合を例に説明したが、n組n≧2の相変化材料で構成すれば、多値化が可能であるため、抵抗変化素子を構成する相変化材料の組数は3つに限定されない。なお、チャネルと各抵抗変化素子の間に、拡散防止膜を配置してよい。次に、実施例9に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図10で形成する抵抗変化素子108を、パターニングするマスクをスリミングし、Y方向に対して最小加工寸法より小さな寸法で抵抗変化素子117を形成することにより、図22に示す断面模式図の構造をえる。次いで、CVD技術を用いて層間膜109を成膜、CMP技術を用いて層間膜109を平坦化する。ここで、層間膜109は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜109に孔を形成し、CVD技術を用いて電極110を成膜した後、CMP技術を用いて電極110を平坦化する。さらに、CVD技術を用いて電極111を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極111をパターニングすることで半導体記憶装置を製造できる。本構造およびその製造方法は、実施例1と比較して、抵抗変化素子117の断面積が小さいため、低電力での動作を可能にする効果がある。以上、本発明の半導体記憶装置を用いることで、メモリセル間のコンタクト形成が不要となるため、セル面積を縮小でき、かつ、メモリセルを層間膜上に形成するため、チップ面積を小さくすることが可能となる。また、最小加工寸法は、メモリセルを構成する材料の膜厚によって制限されないため、リソグラフィ技術の進歩に伴った微細化が可能となる。なお、本実施の形態において、抵抗変化素子は相変化材料に限らず、例えば、ニッケルオキサイドやチタンオキサイドでもよい。本発明の明細書で説明された技術は、矛盾しない範囲において、適宜組み合わせることが可能である。例えば、図15を用いて説明した積層化技術と図19を用いて説明した多値記録の技術とを組み合わせることが可能である。本発明の思想の範囲内において、実施例は適宜変更され得ることは明らかである。"