浮遊ゲートに蓄積する電荷量と対応付けてデータを記憶する複数のフラッシュメモリセルを有するメモリ部と、前記浮遊ゲートに蓄積される電荷量に対応した閾値電圧を読み出すために前記フラッシュメモリセルに複数の所定のハードビット読出電圧と、それぞれの前記ハードビット読出電圧と異なる補間読出電圧と、を印加する制御を行う制御部と、前記ハードビット読出電圧と前記補間読出電圧とを用いて読み出された、前記閾値電圧から決定されたビットデータを反転する補正部と、前記補正部で反転されたビットデータを含めた、前記メモリ部から読み出された所定長のデータ列を、硬判定復号符号により復号処理を行う誤り検出訂正部と、を具備することを特徴とするメモリ装置。前記フラッシュメモリセルが複数ビットのデータを記憶し、前記補正部が前記ハードビット読出電圧の前後で、ビットが反転するビットデータのみを前記反転処理することを特徴とする請求項1に記載のメモリ装置。前記誤り検出訂正部が誤り訂正できなかった訂正失敗回数を積算し記憶する訂正失敗回数記憶部と、前記訂正失敗回数記憶部に記憶される訂正失敗回数と、所定の閾値とを比較し、判定する閾値判定部と、を具備し、前記訂正失敗回数が所定の回数を超えたときに、前記補正部が前記反転処理を開始することを特徴とする請求項2に記載のメモリ装置。前記メモリ部がNAND型フラッシュメモリ部であり、複数の前記フラッシュメモリセルを一括消去する処理単位であるブロック単位で、前記訂正失敗回数記憶部が前記訂正失敗回数を記憶し、前記補正部が、前記ブロック単位で前記反転処理を開始することを特徴とする請求項3に記載のメモリ装置。前記ハードビット読出電圧が高電圧であるほど、前記ハードビット読出電圧と前記補間読出電圧との差が大きいことを特徴とする請求項4に記載のメモリ装置。メモリ部の複数のフラッシュメモリセルのそれぞれの浮遊ゲートに蓄積する電荷量と対応付けて、データを記憶する工程と、前記フラッシュメモリセルに複数の所定のハードビット読出電圧と、それぞれの前記ハードビット読出電圧よりも低電圧の補間読出電圧と、を印加し、前記浮遊ゲートに蓄積される電荷量に対応した閾値電圧を読み出す工程と、前記ハードビット読出電圧と前記補間読出電圧との間の電圧で読み出された前記閾値電圧から決定されたビットデータを反転する工程と、前記反転されたビットデータを含めた、前記メモリ部から読み出された所定長のデータ列を、硬判定復号符号により復号処理を行う工程と、を具備したことを特徴とするメモリ装置の制御方法。本発明の実施の形態は、フラッシュメモリセルが劣化した場合にも、誤り訂正回路の回路面積を増大させることなく誤り訂正を行うことができるメモリ装置を提供することである。実施の形態のメモリ装置は、メモリ部と、制御部と、補正部と、誤り検出訂正部とを具備する。メモリ部は、浮遊ゲートに蓄積する電荷量と対応付けてデータを記憶する複数のフラッシュメモリセルを有する。制御部は、浮遊ゲートに蓄積される電荷量に対応した閾値電圧を読み出すためにフラッシュメモリセルに複数の所定のハードビット読出電圧と、それぞれのハードビット読出電圧と異なる補間読出電圧と、を印加する制御を行う。補正部は、ハードビット読出電圧と補間読出電圧とを用いて読み出された、閾値電圧から決定されたビットデータを反転する。誤り検出訂正部は、補正部で反転されたビットデータを含めた、メモリ部から読み出された所定長のデータ列を、硬判定復号符号により復号処理を行う。以下、図面を参照して本発明の実施の形態について詳細に説明する。第1の実施の形態まず、図1に基づき、第1の実施の形態のメモリ装置2の構成について説明する。図1に示すように、本実施の形態のメモリ装置2は、パソコンまたはデジタルカメラ等のホスト3と着脱可能に接続される記憶媒体であり、例えばメモリカード等の形態である。なお、本実施の形態としてのメモリ装置は、ホストの内部に収納され、ホストの起動データ等を記憶する、いわゆるエンベデッドタイプであってもよく、または半導体ディスク:SSDSolidStateDrive等の形態であってもよい。あるいはメモリ装置2とホスト3とが、例えば携帯音楽プレーヤであるMP3プレーヤ等のメモリシステム1を構成していてもよい。メモリ装置2は、メモリ部30と、メモリコントローラ10とを有する。メモリ部30はNAND型のフラッシュメモリ部であり、単位セルである多数のメモリセル31が、書き込みに用いるビット線不図示および読み出しに用いるワード線32等で接続された構成有する。なお、NAND型フラッシュメモリ部を有するメモリ装置2は、複数のメモリセル31に記憶されたデータを一括して消去することにより構成を簡略化している。このデータを一括消去処理するときの消去単位が図1に模式的に示したブロック33である。一方、メモリ装置2が、複数のメモリセル31に記憶されたデータを読み出す単位はブロック33よりも小さい大きさページと呼ばれる単位である。すなわち、ページは複数のメモリセル31により構成され、ブロック33は複数のページにより構成され、メモリ部30は複数のブロック33により構成されている。メモリコントローラ10は、バス17を介して接続された、ROM13と、制御部であるCPU11と、RAM15と、ホストI/Fインターフェイス12と、記憶する所定長のビットデータからなるデータ列の符号化処理を行い符号化データを出力する符号化器21および記憶された符号化データ列の復号処理を行う復号器22を有する誤り訂正数を増減可能な誤り訂正ECC部20と、NANDI/Fインターフェイス14とを具備する。メモリコントローラ10は、CPU11を用いて、ホストI/F12を介してホスト3とのデータ送受信を、NANDI/F14を介してメモリ部30とのデータ送受信を行う。以上のように、メモリコントローラ10は、複数のメモリセル31を含むメモリセルアレイが複数のブロック33で構成され、それぞれのブロック33がブロック単位で消去可能に構成されたメモリ部30に対して、メモリ部30に記憶するデータを符号化処理および復号化処理をする。次に、図2を用いて、本実施の形態のメモリコントローラ10の構成について、より詳細に説明する。図2に示すように、メモリコントローラ10のECC部20の復号器22は、BCHーECC部40と、補正部41とを具備する。補正部41は、インバータ42と、判定部43と、セレクタ44とを具備する。復号器22の補正部41には、メモリ部30からハードビットHB読出電圧HVで読み出された閾値電圧、厳密には読み出された閾値電圧範囲に応じたビットデータが入力される。このビットデータは、インバータ42およびセレクタ44に入力される。インバータ42は、入力されたビットデータを反転し、セレクタ44に出力する。すなわち、インバータ42は、ビットデータ0が入力されると1を出力し、ビットデータ1が入力されると0を出力する。判定部43には、HB読出電圧HVに加えて、HB読出電圧HVよりも所定の電圧ΔVだけ低い補間読出電圧AVで取得された閾値電圧、厳密には、より狭い閾値電圧範囲情報が入力される。判定部43は、メモリセルの閾値電圧がウィンドウ内か否か、すなわちHB読出電圧HVと補間読出電圧AVとの間に存在するか否かを判定し、判定信号をセレクタ44に出力する。判定部43は閾値電圧がウィンドウ内の場合、判定信号として例えば1をセレクタ44に出力し、ウィンドウ内でない場合、判定信号として0をセレクタ44に出力する。セレクタ44は、判定部43からの判定信号に基づき、読み出されたビットデータまたはインバータ42で反転されたビットデータのいずれか一方を選択し、BCHーECC部40に出力する。具体的には、セレクタ44は、判定信号が0の場合、メモリ部30からHB読出電圧HVで読み出されたビットデータを選択し、判定信号が1の場合、インバータ42で反転されたビットデータを選択する。すなわち、閾値電圧がウィンドウ内のビットデータは0の場合は1に、1の場合は0へと反転処理が行われる。BCHーECC部40は、未反転ビットデータおよび反転ビットデータからなる所定長のデータ列を硬判定復号符号により復号処理を行う。すなわち、BCHーECC部40は、読み出されたビットデータの閾値電圧が全てウィンドウ内でない場合、通常の誤り訂正処理を行い、読み出されたビットデータの閾値電圧のいずれかがウィンドウ内の場合、そのビットデータをインバータ42で反転されたビットデータを含むデータ列の誤り訂正処理を行う。0または1の2値のデータを保持するNAND型フラッシュメモリのフレッシュ時製造時の閾値電圧分布は、例えば図3に示すようになっている。図3において、横軸はメモリセル31の閾値電圧を示し、縦軸はメモリセル31のセル数を示している。図3では、閾値電圧の低い順に、Aレベル、Bレベルとする。例えば、Aレベルのメモリセルが、ビットデータ1を記憶している状態であり、Bレベルのメモリセルが、ビットデータ0を記憶している状態である。NAND型フラッシュメモリの経年劣化時の閾値電圧分布は、例えば図4に示すようになっている。図4に示すように、メモリ部30の複数のメモリセル31は劣化により、閾値電圧分布のピークの低電圧側が広がっていく特性を有している。そのため、Aレベルの高電圧側とBレベルの低電圧側とが相互に重なる。すると、この重なっている部分の閾値電圧で読み出されたビットデータが誤りになる。補間読出電圧AVの設定は、例えば、ブロック単位の複数のメモリセル31の劣化レベルの統計データを取り、HB読出電圧HVと補間読出電圧AVとの間の閾値電圧でビットデータが読み出された場合に、誤り率が50以上となるように設定している。例えばAレベル、Bレベルの閾値電圧分布のピーク電圧をVA、VBとしたとき、HB読出電圧HVと補間読出電圧AVとの差ウィンドウ幅ΔVは、VB-VA×0.02~VB-VA×0.20である。HB読出電圧HVと補間読出電圧AVとによるウィンドウ幅ΔVを狭めることで、誤り率を上げることができる。HB読出電圧HVおよび補間読出電圧AVの設定等は、例えば、メモリコントローラ10内のCPU11の制御によって行われる。図4のAレベルの高電圧側とBレベルの低電圧側とが重なっている部分を拡大した拡大図を図5に示す。この閾値電圧の分布図のエリアを図5に示すように5つのエリアE1~E5に分割する。この分割したエリアE1~E5に分布しているときのレベルは、エリアE1がAレベル、エリアE2~E4がAレベルまたはBレベル、エリアE5がBレベルとなり、誤りとなる可能性があるのはエリアE2、E3およびE4となる。ここで、HB読出電圧HVで読み出したときのレベルは、図6に示すように、エリアE1~E3がAレベル、エリアE4およびE5がBレベルとなる。また、補間読出電圧AVで読み出したときのレベルは、エリアE1およびE2がAレベル、エリアE3~E5がBレベルとなる。エリアE1およびE5では、リードレベルが正しく、誤りがない。エリアE2およびE4では、低い可能性で誤りが含まれる。エリアE3で読み出されたビットデータでは、HB読出電圧HVでの読み出しレベルと補間読出電圧AVでの読み出しレベルとが異なったレベルとなっており、誤りが多く含まれることになる。訂正不可になる場合は、エリアE2、E3およびE4の誤りのビットデータの総数が訂正能力を超えるときである。このとき誤りビットデータの数が最も多いエリアは、エリアE3になる。エリアE3での誤り50より大きい場合、エリアE3のHB読出電圧HVで読み出されたビットデータの値を反転することで、データ列に含まれる誤りビットデータの総数が少なくなり、誤り訂正が可能となる。例えば誤り訂正回路の訂正能力をt=60ビットとした場合について、図7を用いて説明する。エリアE3での読み出しデータ列を100ビットとする。ここでは、図7aに示すように、メモリ部は経年劣化し、エリアE2での誤りが10ビット、エリアE3での誤りが70ビット、エリアE4での誤りが5ビットとすると、誤りビットデータの総数は85ビットとなり、誤り訂正が不可能となる。ここで、エリアE3のビットデータを反転することにより、図7bに示すように、エリアE3での誤りが30ビットとなる。このとき、データ列の誤りビットデータの総数が45ビットとなり、誤り訂正が可能になる。なお、本実施の形態のメモリセル31は、0または1の2値のデータの記憶を行う構成であるが、4値、または8値以上の多値のデータの記憶を行う構成であってもよい。例えば、図8に示す、4値メモリセルでは、Aレベルはデータ11を記憶した状態であり、Bレベルはデータ01を記憶した状態であり、Cレベルはデータ00を記憶した状態であり、Dレベルはデータ10を記憶した状態である。ここで、データ01とはUpperビットが0でLowerビットが1の2ビットデータを示している。ここで、高電圧側に記憶されたデータは、低電圧側に記憶されたデータよりも、劣化レベルが大きくなるため、HB読出電圧HVが高電圧であるほど、HB読出電圧HVと補間読出電圧AVとの差ウィンドウ幅ΔVを大きくすることが好ましい。すなわち、ΔV1>ΔV2>ΔV3であり、例えば、ΔV1=0.75×ΔV2=0.50×ΔV3である。なお、メモリセル31が複数ビットのデータを記憶する多値メモリの場合には、補正部41は、HB読出電圧HVの前後で、ビットが反転するビットデータのみを反転処理すればよい。例えば、HB読出電圧HV3の前後では、記憶されている2ビットデータ11が01に変わる。このため、ビットが反転するUpperビットのみを反転すればよい。次に、図9を用いて、メモリコントローラ10の復号処理について説明する。図9は、メモリコントローラ10の復号処理について説明するためのフローチャートである。まず、HB読出電圧HVの印加により閾値電圧範囲が取得され、対応するハードビットデータが読み出されるステップS1。次に、補間読出電圧AVの印加により、より狭い閾値電圧範囲が取得されるステップS2。読み出したビットデータの閾値電圧が、ウィンドウ内か否かが判定されるステップS3。ウィンドウ内と判定された場合、YESとなり、読み出したビットデータのビット反転処理が実行されステップS4、所定のデータ列に属する全ビットデータの読み出し処理が完了したか否かが判定されるステップS5。一方、ウィンドウ内でないと判定された場合、NOとなり、ステップS5において、全ビットデータの読み出しが完了したか否かが判定される。ステップS5において、所定のデータ列に属する全ビットデータの読み出し処理が完了していないと判定された場合、NOとなり、ステップS1に戻り、同様の処理が繰り返される。一方、ステップS5において、読み出し処理が完了したと判定された場合、YESとなり、ECC処理が実行されステップS6、処理を終了する。以上のように、本実施の形態のメモリ装置2は、経年劣化等により誤り数が誤り訂正能力を超えた場合、HB読出電圧HVで読み出されたビットデータを反転する補正部41を追加することで、既存の誤り訂正回路を変更することなく、訂正数を向上させることができる。よって、本実施の形態のメモリ装置によれば、フラッシュメモリセルが劣化した場合にも、誤り訂正回路の回路面積を増大させることなく誤り訂正を行うことができる。第2の実施の形態次に、第2の実施の形態について説明する。なお、本実施の形態のメモリシステム1aのメモリ装置2aの全体構成は、第1の実施の形態のメモリ装置2と同様のため、説明を省略する。図10は、第2の実施の形態に係るメモリコントローラ10aの詳細な構成を示す図である。なお、図10において図2と同様の構成については、同一の符号を付して説明を省略する。図10に示すように、メモリコントローラ10aは、第1の実施の形態の復号器22に代わり、復号器22aを用いて構成される。復号器22aは、第1の実施の形態の復号器22に対して閾値判定部51が追加されるとともに、BCHーECC部40および補正部41に代わり、それぞれBCHーECC部40aおよび補正部41aを用いて構成される。閾値判定部51には、BCHーECC部40aからの誤り訂正不可信号が入力される。閾値判定部51は、メモリ52を有し、誤り訂正不可信号が入力されると、誤り訂正失敗の回数をカウントアップし、メモリ52に記憶する。このメモリ52に記憶される誤り訂正失敗回数は、メモリセル31のデータを一括消去処理するときの消去単位であるブロック単位の誤り訂正失敗回数である。閾値判定部51は、メモリ52に記憶された誤り訂正失敗の回数が所定の閾値未満の場合、イネーブル信号として0を補正部41aに出力する。一方、閾値判定部51は、メモリ52に記憶された誤り訂正失敗の回数が所定の閾値以上の場合、イネーブル信号として1を補正部41aに出力する。補正部41aは、図2の補正部41に対して、AND回路53が追加され構成されている。AND回路53には、閾値判定部51からのイネーブル信号と判定部43からの判定信号とが入力される。AND回路53は、閾値判定部51からのイネーブル信号と判定部43からの判定信号とのAND演算を行い、演算結果をセレクタ44に出力する。すなわち、AND回路53は、閾値判定部51からのイネーブル信号が1で、かつ判定部43からの判定信号が1読み出されたビットデータの閾値電圧がウィンドウ内の場合、演算結果として1をセレクタ44に出力し、それ以外の場合、演算結果として0をセレクタ44に出力する。セレクタ44は、AND回路53による演算結果が0の場合、メモリ部30からHB読出電圧HVで読み出されたビットデータを選択し、AND回路53による演算結果が1の場合、インバータ42により反転されたビットデータを選択し、BCHーECC部40aに出力する。このように、補正部41aは、誤り訂正失敗の回数が所定の回数以上かつ読み出されたビットデータの閾値電圧がウィンドウ内の場合に、読み出されたデータの反転処理を開始する。この反転処理は、ブロック単位で行われる。次に、図11を用いて、メモリコントローラ10aの復号処理について説明する。図11は、メモリコントローラ10aの復号処理について説明するためのフローチャートである。まず、HB読出電圧HVの印加により閾値電圧範囲が取得され、対応するハードビットデータが読み出されるステップS11。次に、補間読出電圧AVの印加により、より狭い閾値電圧範囲が取得されるステップS12。ECC失敗回数が閾値以上か否かが判定されるステップS13。ECC失敗回数が閾値以上でない場合、NOとなり、ステップS16に進む。ECC失敗回数が閾値以上の場合、YESとなり、読み出したビットデータの閾値電圧が、ウィンドウ内か否かが判定されるステップS14。ウィンドウ内と判定された場合、YESとなり、読み出したビットデータのビット反転処理が実行されステップS15、所定のデータ列に属する全ビットデータの読み出し処理が完了したか否かが判定されるステップS16。一方、ウィンドウ内でないと判定された場合、NOとなり、ステップS16において、全ビットデータの読み出しが完了したか否かが判定される。ステップS16において、所定のデータ列に属する全ビットデータの読み出し処理が完了していないと判定された場合、NOとなり、ステップS11に戻り、同様の処理を繰り返す。一方、ステップS16において、読み出し処理が完了したと判定された場合、YESとなり、ECC処理が実行されステップS17、ECCが失敗したか否かが判定されるステップS18。ECCが失敗していないと判定された場合、NOとなり、処理を終了する。一方、ECCが失敗したと判定された場合、YESとなり、ECC失敗回数がカウントアップされ、カウントアップされたECC失敗回数がメモリ52に保持されステップS19、処理を終了する。以上のように、本実施の形態のメモリ装置2aは、閾値判定部51の閾値判定結果と判定部43の判定結果に基づいて、HB読出電圧HVで読み出されたビットデータの反転処理の開始のタイミングを制御するようにした。この結果、メモリ装置2aは、第1の実施の形態のメモリ装置2よりも、反転処理の開始のタイミングを精度よく検出することができる。なお、本明細書におけるフローチャート中の各ステップは、その性質に反しない限り、実行順序を変更し、複数同時に実行し、あるいは実行毎に異なった順序で実行してもよい。本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。