半導体基板上に積層されたメモリセルが直列接続された第1メモリストリング、第2メモリストリング、及び第3メモリストリングを有するメモリセルアレイと、前記第1乃至第3メモリストリングに接続され、データを転送可能なビット線と、前記第1メモリストリングに接続され、前記第1メモリストリングのデータの読み出し時において、前記ビット線から読み出し電流が流れ込む第1ソース線と、前記第2メモリストリングに接続され、前記第2メモリストリングのデータの読み出し時において、前記ビット線から読み出し電流が流れ込み、前記第1ソース線と電気的に分離された第2ソース線と、前記第3メモリストリングに接続され、前記第3メモリストリングのデータの読み出し時において、前記ビット線から読み出し電流が流れ込み、前記第1、第2ソース線と電気的に分離された第3ソース線と、前記ビット線に接続され、読み出しデータをセンスするセンス回路と、少なくとも前記第1、第2ソース線のいずれかに流れる電流に基づいてリファレンス電流を生成する生成部と、前記リファレンス電流をセンスするリファレンスセンス回路とを具備し、前記センス回路の動作タイミングは、前記リファレンスセンス回路による前記リファレンス電流のセンス動作タイミングに基づいて決定され、前記第1メモリストリングからデータを読み出す際、前記生成部は前記第2ソース線に流れる電流と前記第3ソース線に流れる電流とに基づいて前記リファレンス電流を生成し、前記センス回路は、少なくとも2回のセンス動作によりデータをセンスし、最初のセンス動作で前記メモリセルがオン状態であると判断されたカラムについては、2回目のセンス動作を省略し、前記生成部で生成される前記リファレンス電流の大きさ、及び/または使用される前記リファレンスセンス回路の数は、センス対象となる前記メモリセルの数に応じて可変であることを特徴とする半導体記憶装置。半導体基板上に積層されたメモリセルが直列接続されたメモリストリングを有するメモリセルアレイと、いずれかの前記メモリストリングに接続され、データを転送可能なビット線と、いずれかの前記メモリストリングに接続され、データの読み出し時において、前記ビット線から読み出し電流が流れ込むソース線と、前記ビット線に接続され、読み出しデータをセンスするセンス回路とを具備し、前記センス回路の動作タイミングは、前記ソース線に流れる電流に基づいて決定されることを特徴とする半導体記憶装置。前記メモリセルアレイは、前記ビット線及び第1ソース線に接続された第1メモリストリングと、前記ビット線及び第2ソース線に接続された第2メモリストリングとを備え、前記第2ソース線は前記第1ソース線と電気的に分離され、前記第1メモリストリングからデータを読み出す際における前記センス回路の動作タイミングは、前記第2ソース線に流れる電流に基づいて決定されることを特徴とする請求項2記載の半導体記憶装置。前記メモリセルアレイは、前記ビット線及び第3ソース線に接続された第3メモリストリングを更に備え、前記第3ソース線は前記第1、第2ソース線と電気的に分離され、前記第1メモリストリングからデータを読み出す際における前記センス回路の動作タイミングは、前記第2ソース線に流れる電流と第3ソース線に流れる電流とに基づいて決定されることを特徴とする請求項3記載の半導体記憶装置。前記メモリセルアレイは、第1ソース線に接続された第1メモリストリング及び第2メモリストリングを含む第1セルグループと、第2ソース線に接続された第3メモリストリング及び第4メモリストリングを含む第2セルグループとを備え、前記第1ソース線は前記第2ソース線に電気的に接続され、前記第1、第2メモリストリングは、互いに相補的なデータを保持し、前記第1セルグループからデータを読み出す際における前記センス回路の動作タイミングは、前記第1ソース線に流れる電流と前記第2ソース線に流れる電流とに基づいて決定されることを特徴とする請求項2記載の半導体記憶装置。前記ソース線に流れる電流に基づいてリファレンス電流を生成する生成部と、前記リファレンス電流をセンスするリファレンスセンス回路とを更に備え、前記センス回路の動作タイミングは、前記リファレンスセンス回路による前記リファレンス電流のセンス動作タイミングに基づいて決定され、前記センス回路は、少なくとも2回のセンス動作によりデータをセンスし、最初のセンス動作で前記メモリセルがオン状態であると判断されたカラムについては、2回目のセンス動作を省略し、前記生成部で生成される前記リファレンス電流の大きさ、及び/または使用される前記リファレンスセンス回路の数は、センス対象となる前記メモリセルの数に応じて可変であることを特徴とする請求項2乃至5いずれか1項記載の半導体記憶装置。本実施形態は、動作信頼性を向上出来る半導体記憶装置を提供する。実施形態の半導体記憶装置は、半導体基板上に積層されたメモリセルが直列接続されたメモリストリングを有するメモリセルアレイと、いずれかの前記メモリストリングに接続され、データを転送可能なビット線と、いずれかの前記メモリストリングに接続され、データの読み出し時において、前記ビット線から読み出し電流が流れ込むソース線と、前記ビット線に接続され、読み出しデータをセンスするセンス回路とを具備し、前記センス回路の動作タイミングは、前記ソース線に流れる電流に基づいて決定される。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[第1実施形態]第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型のNAND型フラッシュメモリを例に挙げて説明する。1.半導体記憶装置の構成についてまず、本実施形態に係る半導体記憶装置の構成について説明する。1.1半導体記憶装置の全体構成について図1は、本実施形態に係る半導体記憶装置のブロック図である。図示するように半導体記憶装置1は、メモリセルアレイ10、ロウデコーダ1111-1、11-2、カラムデコーダ1212-1、12-2、センス回路1313-1、13-2、リファレンス電流生成部14、及び制御回路15を備えている。メモリセルアレイ10は、不揮発性のメモリセルが直列接続されたNANDストリング16を複数備えている。NANDストリング16内のメモリセルのゲートには、ワード線図示せずが接続される。またNANDストリング16の一端側のメモリセルのドレインにはビット線BLが接続され、他端側のメモリセルのソースにはソース線SLが接続される。ロウデコーダ11は、メモリセルアレイ10のロウ方向を選択する。換言すれば、データの書き込み時及び読み出し時において、いずれかのワード線を選択し、選択ワード線及び非選択ワード線に、必要な電圧を印加する。なお、ロウデコーダ11-1、11-2はいずれか一方のみが設けられても良い。センス回路13は、ビット線BLに対応して設けられたセンスモジュール20を有する。センスモジュール20は、データの読み出し時には、ビット線BLに読み出されたデータをセンス増幅する。またデータの書き込み時には、書き込みデータをビット線BLに転送する。なお、センス回路13-1、13-2はいずれか一方のみが設けられても良い。カラムデコーダ12は、メモリセルアレイ10のカラム方向を選択する。換言すれば、書き込みデータ及び読み出しデータの転送時において、いずれかのセンスモジュール20を選択する。カラムデコーダ12-1、12-2もいずれか一方のみが設けられても良い。リファレンス電流生成部14は、データの読み出し時において、ソース線SLに流れる電流に基づいてリファレンス電流を生成して、後述するリファレンスセンスモジュール24に供給する。リファレンスセンスモジュール24の数をMMは自然数とすると、生成部14はM×Irefの大きさの電流を生成し、各リファレンスセンスモジュール24にIrefを供給する。制御回路15は、半導体記憶装置1の動作を制御する。より具体的には、制御回路15は、ドライバ回路21、チャージポンプ回路22、アドレスデコーダ23、M個のリファレンスセンスモジュール24、及びセンス制御回路25を備えている。チャージポンプ回路22は、例えば図示せぬステートマシンの命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を生成し、これをドライバ回路21に供給する。ドライバ回路21は、チャージポンプ回路22から供給された電圧のうち、必要な電圧をロウデコーダ11に供給する。そして、ドライバ回路21から供給された電圧が、ロウデコーダ11によってワード線に印加される。アドレスデコーダ23は、図示せぬアドレスバッファからアドレスを受信する。そしてロウアドレスRAをロウデコーダ11に転送し、カラムアドレスCAをカラムデコーダ12に転送する。リファレンスセンスモジュール24は、データの読み出し時において、生成部14の供給するリファレンス電流Irefをセンスする。センス制御回路25は、リファレンスセンスモジュール24におけるセンス動作に基づいて、センス回路13の動作タイミングを制御する。1.2メモリセルアレイ10について次に、上記メモリセルアレイ10の構成の詳細について説明する。図2は、メモリセルアレイ10の回路図である。図示するようにメモリセルアレイは、マトリクス状に配置された複数のNANDストリング16を備えている。NANDストリング16の各々は、例えば8個のメモリセルトランジスタMTMT0~MT7と、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタMT7の電流経路は選択トランジスタST1の電流経路の一端に接続され、他端側のメモリセルトランジスタMT0の電流経路は選択トランジスタST2の電流経路の一端に接続されている。同一行にあるメモリセルトランジスタMTの制御ゲートはワード線WLWL0~WL7のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1、ST2のゲートは、それぞれセレクトゲート線SGD、SGSに共通接続されている。また、メモリセルアレイ10において同一列にある選択トランジスタST1の電流経路の他端はいずれかのビット線BLBL0、BL1、...に共通接続される。更に選択トランジスタST2の電流経路の他端はソース線SLSL0、SL1、...に共通接続される。なお、本実施形態ではソース線SLはそれぞれ電気的に分離されている。以下では、同一行に配列された複数のNANDストリング16の集合をメモリセルグループGPGP0、GP1、...と呼ぶことにする。メモリセルアレイ10内には、メモリセルグループGPがビット線に沿った方向に複数配置されている。データの読み出し及び書き込みは、いずれかのメモリセルグループGPにおける、いずれかのワード線WLに接続された複数のメモリセルトランジスタ単位で行われる。この単位をページと呼ぶ。また、データの消去は複数のメモリセルグループGP単位で行われる。この単位をブロックと呼ぶ。同一のブロック内では、異なるメモリセルグループGP間であっても、ワード線WLは共通に接続されている。つまり、同一ブロック内であれば、あるメモリセルグループGPに属するワード線WL0は、他のメモリセルグループGPに属するワード線WL0と共通に接続されている。他のワード線も同様である。但し、セレクトゲート線SGS、SGDは、同一のブロック内であっても独立している。なお、1つまたは複数のメモリセルグループGPは、同一のソース線SLを共有されている。次に、メモリセルアレイ10の三次元積層構造につき、図3及び図4を用いて説明する。図3及び図4は、メモリセルアレイ10の斜視図及び断面図である。図示するようにメモリセルアレイ10は、半導体基板40上に設けられている。そしてメモリセルアレイ10は、半導体基板40上に順次形成されたバックゲートトランジスタ層L1、メモリセルトランジスタ層L2、選択トランジスタ層L3、及び配線層L4を有する。バックゲートトランジスタ層L1は、バックゲートトランジスタBTとして機能する。メモリトランジスタ層L2は、メモリセルトランジスタMT0~MT7NANDストリング16として機能する。選択トランジスタ層L3は、選択トランジスタST1、ST2として機能する。配線層L4は、ソース線SL及びビット線BLとして機能する。バックゲートトランジスタ層L1は、バックゲート導電層41を有する。バックゲート導電層41は、半導体基板40と平行なロウ方向及びカラム方向に2次元的に広がるように形成されている。バックゲート導電層41は、メモリブロック毎に分断されている。メモリブロックとは、メモリセルグループGPの集合であり、データの消去単位となる。バックゲート導電層41は、例えば多結晶シリコンによって形成される。バックゲート導電層41は、バックゲート線BGとして機能する。またバックゲート導電層41は、図4に示すようにバックゲートホール42を有する。バックゲートホール42は、バックゲート導電層41を掘り込むように形成されている。バックゲートホール42は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。メモリセルトランジスタ層L2は、バックゲート導電層L1の上層に形成されている。メモリセルトランジスタ層L2は、ワード線導電層43a~43dを有する。ワード線導電層43a~43dは、層間絶縁層図示せずを挟んで積層されている。ワード線導電層43a~43dは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層43a~43dは、例えば多結晶シリコンで形成される。ワード線導電層43aはメモリセルトランジスタMT3、MT4の制御ゲートワード線WL3、WL4として機能し、ワード線導電層43bはメモリセルトランジスタMT2、MT5の制御ゲートワード線WL2、WL5として機能し、ワード線導電層43cはメモリセルトランジスタMT1、MT6の制御ゲートワード線WL1、WL6として機能し、ワード線導電層43dはメモリセルトランジスタMT0、MT7の制御ゲートワード線WL0、WL7として機能する。またメモリセルトランジスタ層L2は、図4に示すように、メモリホール44を有する。メモリホール44は、ワード線導電層43a~43dを貫通するように形成されている。メモリホール44は、バックゲートホール42のカラム方向の端部近傍に整合するように形成されている。更にバックゲートトランジスタ層L1及びメモリセルトランジスタ層L2は、図4に示すように、ブロック絶縁層45a、電荷蓄積層45b、トンネル絶縁層45c、及び半導体層46を有する。半導体層46は、NANDストリング16のボディ各トランジスタのバックゲートとして機能する。ブロック絶縁層45aは、図4に示すように、バックゲートホール42及びメモリホール45に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層45bは、ブロック絶縁層45aの側面に、所定の厚みをもって形成されている。トンネル絶縁層45cは、電荷蓄積層45bの側面に、所定の厚みをもって形成されている。半導体層46は、トンネル絶縁層45cの側面に接するように形成されている。半導体層46は、バックゲートホール42及びメモリホール44を埋めるように形成されている。半導体層46は、ロウ方向からみてU字状に形成されている。すなわち半導体層46は、半導体基板40の表面に対して垂直方向に延びる一対の柱状部46aと、一対の柱状部46aの下端を連結する連結部46bとを有する。ブロック絶縁層45a及びトンネル絶縁層45cは、例えば酸化シリコンSiO2で形成される。電荷蓄積層45bは、例えば窒化シリコンSiNで形成される。半導体層46は、多結晶シリコンで形成される。これらのブロック絶縁層45a、電荷蓄積層45b、トンネル絶縁層45c、及び半導体層46は、メモリトランジスタMTとして機能するMONOS型トランジスタを形成する。上記バックゲートトランジスタ層L1の構成を換言すると、トンネル絶縁層45cは、連結部46bを取り囲むように形成されている。バックゲート導電層41は、連結部46bを取り囲むように形成されている。また上記メモリトランジスタ層L2の構成を換言すると、トンネル絶縁層45cは、柱状部46aを取り囲むように形成されている。電荷蓄積層45bは、トンネル絶縁層45cを取り囲むように形成されている。ブロック絶縁層45aは、電荷蓄積層45bを取り囲むように形成されている。ワード線導電層44a~44dは、ブロック絶縁層45a~45c及び柱状部46aを取り囲むように形成されている。選択トランジスタ層L3は、図3及び図4に示すように、導電層47a及び47bを有する。導電層47a及び47bは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層47aと、一対の導電層47bは、カラム方向に交互に配置されている。導電層47aは一方の柱状部46aの上層に形成され、導電層47bは他方の柱状部46aの上層に形成されている。導電層47a及び47bは、多結晶シリコンで形成される。導電層47aは、選択トランジスタST2のゲートセレクトゲート線SGSとして機能し、導電層47bは、選択トランジスタST1のゲートセレクトゲート線SGDとして機能する。選択トランジスタ層L3は、図4に示すように、ホール48a及び48bを有する。ホール48a及び48bは、それぞれ導電層47a及び47bを貫通する。またホール48a及び48bは、それぞれメモリホール44と整合する。選択トランジスタ層L3は、図4に示すように、ゲート絶縁層49a及び49b、並びに半導体層50a及び50bを備えている。ゲート絶縁層49a及び49bは、それぞれホール48a及び48bに面する側壁に形成されている。半導体層50a及び50bは、それぞれゲート絶縁層49a及び49bに接するように、半導体基板40の表面に対して垂直方向に延びる柱状に形成されている。ゲート絶縁層49a及び49bは、例えば酸化シリコンSiO2で形成される。半導体層50a及び50bは、例えば多結晶シリコンで形成される。上記選択トランジスタ層L3の構成を換言すると、ゲート絶縁層49aは、柱状の半導体層50aを取り囲むように形成されている。導電層47aは、ゲート絶縁層49a及び半導体層50aを取り囲むように形成されている。また、ゲート絶縁層49bは、柱状の半導体層50bを取り囲むように形成されている。導電層47bは、ゲート絶縁層49b及び半導体層50bを取り囲むように形成されている。配線層L4は、図3及び図4に示すように、選択トランジスタ層L3の上層に形成されている。配線層L4は、ソース線層51、プラグ層52、及びビット線層53を有する。ソース線層51は、ロウ方向に延びる板状に形成されている。ソース線層51は、カラム方向に隣接する一対の半導体層47aの上面に接するように形成されている。プラグ層52は、半導体層47bの上面に接し、半導体基板40の表面に対して垂直方向に延びるように形成されている。ビット線層53は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層53は、プラグ層52の上面に接するように形成されている。ソース線層51、プラグ層52、及びビット線層53は、例えばタングステンW等の金属で形成される。ソース線層51は、図1及び図2で説明したソース線SLとして機能し、ビット線層53は、ビット線BLとして機能する。図3及び図4に示すNANDストリング16の等価回路を図5に示す。図5の構成は図2のNANDストリングの構成と等価であるが、図2ではバックゲートトランジスタBTの図示を省略している。図示するようにNANDストリング16は、選択トランジスタST1、ST2、メモリセルトランジスタMT0~MT7、及びバックゲートトランジスタBTを備えている。前述の通り、メモリセルトランジスタMTは、選択トランジスタST1、ST2間に直列に接続されている。バックゲートトランジスタBTは、メモリセルトランジスタMT3とMT4との間に直列接続されている。メモリセルトランジスタMTの制御ゲートはワード線WLに接続され、バックゲートトランジスタBTの制御ゲートはバックゲート線BGに接続されている。データの書き込み時及び読み出し時には、バックゲートトランジスタBTは常にオン状態とされている。そして、図3においてロウ方向に沿って配列された複数のNANDストリング16の集合が、図2で説明したメモリセルグループGPに相当する。1.3センス回路13について次に、センス回路13について説明する。図1で説明したように、センス回路13は、ビット線BLに対応付けて設けられた複数のセンスモジュール20を備えている。図6は、センスモジュール20の回路図である。図示するようにセンスモジュール20は、大まかにはnチャネルMOSトランジスタ60、61、センスアンプ63、データラッチ64、及びプルダウン回路65を備えている。トランジスタ60は、ゲートに信号BLSが与えられ、ソースがビット線BLに接続され、ドレインがトランジスタ61のソースに接続されている。トランジスタ60は、センスモジュール20とビット線BLとの間を接続/非接続するためのものである。トランジスタ61は、ゲートに信号BLCが与えられる。トランジスタ61は、データの読み出し時におけるビット線のプリチャージ電位を制御するためのものである。センスアンプ63は、データの読み出し時において、データに応じてメモリセルの流れる電流をセンス増幅する。センスアンプ63は、nチャネルMOSトランジスタ67~69、pチャネルMOSトランジスタ66、70、71、及び容量素子72を備えている。トランジスタ66は、ゲートがノードINVに接続され、ソースに電源電圧Vddが与えられる。トランジスタ67はビット線BLをプリチャージするためのものであり、ゲートに信号BLXが与えられ、ドレインがトランジスタ66のドレインに接続され、ソースがトランジスタ61のドレインに接続される。トランジスタ68は容量素子72を充電するためのものであり、ゲートに信号HH0が与えられ、ドレインがトランジスタ66のソースに接続され、ソースがノードSENに接続される。トランジスタ69は容量素子72を放電するためのものであり、ゲートに信号XX0が与えられ、ドレインがノードSENに接続され、ソースがトランジスタ66のソースに接続される。容量素子72は、ビット線BLのプリチャージの際に充電され、一方電極がノードSENに接続され、他方電極が接地される。トランジスタ70は、読み出しデータをデータラッチ64に格納するためのものであり、ゲートに信号STBが与えられ、ソースに電源電圧Vddが与えられる。トランジスタ71は、読み出しデータが0であるか1であるかをセンスするためのものであり、ゲートがノードSENに接続され、ソースがトランジスタ70のドレインに接続され、ドレインがノードINVに接続される。データラッチ64は、センスアンプ63でセンス増幅された読み出しデータを保持する。データラッチ64は、nチャネルMOSトランジスタ73~76及びpチャネルMOSトランジスタ77~79を備えている。MOSトランジスタ73はノードINVをリセットするためのものであり、ゲートに信号RSTが与えられ、ドレインがノードINVに接続され、ソースが接地される。トランジスタ74、78は第1インバータを構成し、その出力ノードがノードINVであり、入力ノードがノードLATである。またトランジスタ76、79は第2インバータを構成し、その出力ノードがノードLATであり、入力ノードがノードINVである。そしてデータラッチ64は、この第1、第2インバータによってデータを保持する。トランジスタ77は、第1、第2インバータをリセットするためのものであり、ゲートに信号/RSTが与えられ、ソースに電源電圧Vddが与えられ、第1インバータの高電圧電源に接続される。トランジスタ75は、このインバータに、センスアンプでセンスされたデータを取り込むためのものであり、ゲートに信号/STBが与えられ、ソースが接地されれ、第1インバータの低電圧電源に接続される。プルダウン回路65は、ノードINVの電位に応じて、ビット線BLをプルダウンする。プルダウン回路65は、nチャネルMOSトランジスタ80を備える。nチャネルMOSトランジスタ80は、ゲートがノードINVに接続され、ソースが接地され、ドレインがトランジスタ61のドレインに接続されている。1.4リファレンスセンスモジュール24について次に、リファレンスセンスモジュール24について説明する。図1で説明したように、制御回路15にはM個のリファレンスセンスモジュール24が含まれる。図7は、リファレンスセンスモジュール24の回路図である。図示するように、リファレンスセンスモジュール24は、図6で説明したセンスモジュール20において、以下の変更を行ったものである。すなわち、トランジスタ60を廃した。プルダウン回路65を廃した。センスアンプ63において、トランジスタ66を廃した。センスアンプ63において、トランジスタ67のゲートを接地した。ノードINVの信号がセンス制御回路25に出力される。メモリセルからの読み出し電流ではなく、リファレンス電流Irefをセンスする。その他はセンスモジュール20と同じである。なお、リファレンスセンスモジュール24において、センスモジュール20と対応する各信号及びノードには、_Dを付記した。例えば、リファレンスセンスモジュール24のノードSEN_Dは、センスモジュール20のノードSENに対応する。また、信号HH0_D、XX0_D、RST_Dは、信号HH0、XX0、RSTと同じタイミングで遷移する。1.5リファレンス電流生成部14について次に、リファレンス電流生成部14について説明する。図2に示すように、生成部14は、ソース線SL毎に設けられた電流コピー回路90を備えている。電流コピー回路90は、データの読み出し時において、非選択ソース線SLに流れるオフ電流に基づいてリファレンス電流Irefを生成する。また、ソース線SLの電位を制御する。図8は電流コピー回路90の回路図である。図示するように電流コピー回路90は、レギュレータ91及びnチャネルMOSトランジスタ92を備えている。レギュレータ91は、基準電圧Vrefに基づいて、ソース線SLの電圧を制御する。図示するようにレギュレータ91は、nチャネルMOSトランジスタ93及び比較器94を備えている。トランジスタ93は、比較器94の出力ノードにゲートが接続され、対応するソース線SLにドレインが接続され、ソースが接地されている。比較器94は、反転入力端子-に基準電圧Vrefが入力され、非反転入力端子にソース線SLが接続される。そして、基準電圧Vrefとソース線SLとの比較結果に応じてトランジスタ93を制御することにより、ソース線SLの電位をVrefに維持する。トランジスタ92は、比較器94の出力ノードにゲートが接続され、ソースが接地されて、M×Irefのリファレンス電流を発生させる。そして、リファレンス電流Irefを、M個のリファレンスセンスモジュール24の各々に供給する。適切なリファレンス電流Irefの大きさは、例えば次のようにして設定される。まず、メモリセルトランジスタMTあたりのオフ電流ioffは次のように求められる。ioff=×Isrc但し、n1は、メモリセルアレイ10内のソース線SLの数、Npは、ページあたりのメモリセルトランジスタ数、Nsは、ビット線あたりに接続されているNANDストリング16の数、Isrcは、非選択のメモリセルグループGPに接続されるソース線SLに流れる電流である。従って、ビット線あたりのオフ電流Ioffは、次のようになる。Ioff=Ns×ioff=×Isrc但し、ioffは、メモリセルトランジスタMTあたりのオフ電流である。すると、オン電流の最小値Ionminをとすれば、Irefは以下の通りである。Iref=IonIoff/2=a11/2×Ioff=×n1/×Isrc但し、a1は任意の数である。このようなIrefを設定することで、ionとioffとを区別することが可能となる。但し、ionは、メモリセルトランジスタMTあたりのオン電流である。すると、M×Irefの大きさの電流を得るには、トランジスタ93とトランジスタ92のサイズ例えばトランジスタ数またはゲート幅比は、次のようになる。S0:S1=M×/:1但し、S0はトランジスタ93のサイズであり、S1はトランジスタ92のサイズである。従って、例えばa1=3、n1=4、Np=8Kバイト、M=64の場合には、次のようになる。S0:S1=128:1これにより、適切なリファレンス電流が得られる。1.6センス制御回路25についてセンス制御回路25は、センスモジュール20の動作タイミングを制御する。一例として本実施形態では、信号XX0のタイミングを制御する場合を例に挙げる。センス制御回路25は、M個のリファレンスセンスモジュール24から、ノードINV_Dの信号を受信する。そして、M個のノードINV_Dのうち、予め定められた所定の数のノードINV_Dの論理状態が反転L→Hした時に、センスモジュール20のセンス動作を終了させる。換言すれば、信号XX0をデアサート本例ではLレベルとして、ノードSENの放電を終了させる。2.半導体記憶装置の読み出し動作について次に、本実施形態に係る半導体記憶装置の読み出し動作について、リファレンス電流生成部14の動作に着目して、以下説明する。図9は、メモリセルアレイ10及び生成部14の回路図である。以下では、メモリセルグループGP1のワード線WL6からデータを読み出す場合を例に挙げて説明する。図示するように、ロウデコーダ11は、ワード線WL及びセレクトゲート線SGS、SGDに、必要な電圧を印加する。より具体的には、選択ワード線WL6に対して電圧VCGRを印加し、非選択ワード線WL0~WL5及びWL7に対して電圧VREADを印加する。VREADは、保持するデータに関わらずメモリセルトランジスタMTをオンさせる電圧であり、VCGRは、読み出しレベルに応じた電圧である。また、選択メモリセルグループGP1におけるセレクトゲート線SGS、SGDに電圧Vddを印加し、非選択メモリセルグループGP0におけるセレクトゲート線SGS、SGDに0Vを印加する。これにより、選択メモリセルグループGP1の選択トランジスタST1、ST2はオン状態となり、非選択メモリセルグループGP0選択トランジスタST1、ST2はオフ状態となる。なお、非選択メモリセルグループGP0が、選択メモリセルグループGP1と同じブロック内にあれば、図示するように、各ワード線WL0~WL7に印加される電圧は、選択メモリセルグループGP1と同じである。他方、非選択メモリセルグループGP0が、選択メモリセルグループGP1と異なるブロック内にあれば、各ワード線WL0~WL7は電気的にフローティングとされる。更にセンスモジュール20では、トランジスタ60、61、66~69がオン状態とされる。その結果、容量素子72が充電されると共に、ビット線BLがある電位にプリチャージされる。従って、選択ページにおいてメモリセルトランジスタMTがオン状態となれば、セル電流がビット線BLから選択ソース線SL1に流れる。以下、選択ページに接続されたソース線を選択ソース線と呼び、それ以外のソース線を非選択ソース線と呼ぶ。また選択ソース線に流れ込む電流をIslselと呼ぶ。また、非選択ソース線SL0には、非選択のメモリセルグループGP0内のNANDストリング16を流れるオフ電流が流れ込む。この電流をIsluselと呼ぶ。そして、非選択ソース線SL0に対応する電流コピー回路90は、電流Isluselに基づいて、リファレンス電流M×Irefを生成する。そしてリファレンスセンスモジュール24の各々は、ソース線SL0に対応する電流コピー回路90が生成したリファレンス電流Irefをセンスする。なお、選択ソース線SL1に対応する電流コピー回路90は、リファレンスセンスモジュール24の動作には寄与しない。例えば、この電流コピー回路90におけるリファレンス電流生成機能自体がディセーブルとされても良いし、またはリファレンス電流Irefを生成したとしても、リファレンスセンスモジュール24が選択ソース線SL1に対応する電流コピー回路90の生成したリファレンス電流を選択しないようにしても良い。その後、リファレンスセンスモジュール24において、所定の数のノードINV_Dの論理レベルが反転すると、センス制御回路25が信号XX0をLレベルとし、センスが終了する。その後、信号STBをアサートする。これにより、センスモジュール20においてトランジスタ70がオン状態とされ、センスされた読み出しデータがデータラッチ64に転送される。3.本実施形態に係る効果以上のように、本実施形態に係る構成であると、動作信頼性を向上出来る。本効果につき、以下詳細に説明する。3.1NAND型フラッシュメモリの読み出し動作NAND型フラッシュメモリでは、プロセスばらつき、並びに温度及び電源電圧の変動などがあるため、適切な動作をさせるためには、回路設計時に十分なマージンをとる必要がある。しかし近年、微細化や、積層化などの新規構造の導入に伴い、メモリセル性能の制御が非常に難しくなってきており、十分なマージンをとることが難しくなってきている。例えば読み出し動作においては、メモリセルのオン電流が減少する一方、オフリーク電流は増えてきている。そのため十分なオン/オフ比を取ることが困難であり、読み出しマージンを確保することが難しくなってきている。NAND型フラッシュメモリでは、所望のビット線電位の時に流れるセル電流が、あるリファレンス電流より大きいか小さいかをセンスアンプで判定することにより、データを読み出す。この読み出し方式において、読み出しマージンを悪化させる原因となるものとしては、例えば、以下のようなものが挙げられる。ソース線ノイズプロセス、温度、電源の変動によるセンスアンプの特性ばらつきノードSEN電圧判定用のpMOSトランジスタのしきい値ばらつき、など。上記に関しては、例えば以下のような対策が考えられる。すなわち、読み出しにおいては、複数のメモリセルに並列に電流を流し、同時に読み出しを行うので、ソース線に大きな電流が流れる。その結果、ソース線の電位が上昇し、これが読み出しばらつきの要因となる。そこで、読み出しを複数回に分け、大きいセル電流の流れるメモリセルを先に読み出す。そして、読み出しの終了したメモリセルのつながっているビット線をGNDに落とした後、セル電流の小さいメモリセルの読み出しを行う。このようにすることで、セル電流の小さいセルを読み出すときには、大きな電流を流すメモリセルが存在しないため、ソース線を流れる電流が減り、読み出しばらつきが抑えられる。また、ソース電圧を適切な値に制御するようにする方法もある。上記に関しては、例えば以下のような対策が考えられる。センスアンプでは、Vddまで充電していたノードSENの容量をセル電流で放電する。そして、センス終了時点で、ノードSENの電圧がVdd-Vtp以下まで放電されていれば、メモリセルはオンしていたと判断し、Vdd-Vtp以上であれば、メモリセルはオフしていたと判断する。よって、オン電流とオフ電流を判別するリファレンス電流が流れた時にノードSENの電圧がちょうどトリップポイントVdd-Vtpになるように設定すれば、ノードSENの電圧を判定することで、メモリセルのオン/オフ判定が可能になる。しかし実際には、このトリップポイントは、電源電圧Vddの変動や、温度やプロセスばらつきによる閾値Vtpの変動により、ある幅を持っている。そのため、読み出しマージンを確保するためには、これらのばらつきを考慮して、リファレンス電流も幅を持った設定をする必要がある。そのため、結局のところは、オン/オフ比が十分取れていないと、読み出し判定ができなくなる。そこで、ノードSENの電圧判定用のpMOSトランジスタの閾値ばらつきに代表される回路のばらつきを抑えるアイデアとして、リファレンスセンスアンプを利用した方式が提案されている。本方法では、ばらつきに関してセンスアンプと同様の特性を持つリファレンスセンスアンプに、オン電流とオフ電流を判定するセンス電流に等しいリファレンス電流を流す。リファレンス電流により、ノードSENの電位がVdd-Vtp以下に下がれば、そのタイミングを制御回路に送る。そしてこのタイミングに基づいて、センスアンプの制御に必要な信号を生成し、それをセンスアンプに送る。リファレンスセンスアンプから得られたセンス時間は、読み出し動作を行っている時点での温度やプロセスばらつきを考慮して作られるので、これらのばらつきを補償することができる。しかしながら、リファレンス電流は、事前に見積もられたオン/オフ電流の値に基づいて適切だと思われる値を設定しておく必要がある。つまり、プロセスばらつきなどによりセル電流が変動した場合、リファレンス電流もそれに合わせて設定する。また、セル電流の温度特性と同様の温度特性を持たせる必要もある。このように、リファレンスセンスアンプを利用した読み出し方式では、センスアンプのばらつきによりマージンの悪化を抑えることができるが、リファレンス電流を適切な値に設定する難しさがある。すなわち、読み出しマージンを十分に得るには、読み出しデータをセンスする回路の特性ばらつきだけでなく、リファレンス電流のばらつきも考慮しなければならない。しかし、上記の方法であると、仮に回路の特性ばらつきを補償できたとしても、セル電流のばらつきまでは補償出来ない。3.2本実施形態この点、本実施形態であると、上記問題点を解決出来る。すなわち、本実施形態に係る構成であると、センスモジュール20と同一基板上に形成されたリファレンスセンスモジュール24を設けている。当然ながら、プロセスばらつきも含めて回路の特性ばらつきは、センスモジュール20とリファレンスモジュール24とでほぼ等しい。従って、センスモジュール20での特性ばらつきを補償出来る。更に、リファレンス電流Irefを、実際にソース線SLに流れる電流Isluselに基づいて生成する。より具体的には、Isluselを何倍かすることによってリファレンス電流Irefを生成する。従って、リファレンス電流Irefは、電流Isluselと同じばらつきを有する。これは、セル電流Islselのばらつきともほぼ等価である。つまり、セル電流Islselが変動すれば、それと同じようにしてリファレンス電流Irefも変動する。従って、セル電流のばらつきも補償出来る。特に、図3及び図4で説明したような三次元積層型のNAND型フラッシュメモリの場合、平面型の一般的なNAND型フラッシュメモリと異なり、ジャンクションリークが存在しない。つまり、オフリーク電流は、基板に流れ出すことなく、全てソース線SLに流れ込む。そのため、オン/オフ問わず、ソース線SLに流れてくる電流が、ビット線BLを流れている電流の総和ページサイズで割れば、平均値になっている。そして、非選択ブロック非選択メモリセルグループからソース線SLに流れてくる電流は、NANDストリング16のオフリーク電流に、当該ソース線SLに接続されたNANDストリング数をかけたものに等しい。よって、ソース電流を何倍かすれば、ビット線あたりのオフ電流Ioffが分かる。そこで本実施形態では、ビット線あたりのオフ電流Ioffを元にリファレンス電流Irefを生成し、これをリファレンスセンスモジュール24でセンスしている。これにより、読み出しマージンを最大限に確保することが出来る。4.本実施形態の変形例上記実施形態では、リファレンス電流Irefを生成する際、1本の非選択ソース線SLのみを使用する場合を例に説明した。しかし、2本以上の非選択ソース線SLを用いても良い。図10は、このような場合のメモリセルアレイ10及びリファレンス電流生成部14のブロック図である。図示するように、メモリセルグループGP2のあるページが選択され、このメモリセルグループGP2がソース線SL2に接続されていたとする。この場合、ソース線SL2と電気的に分離された2本の非選択ソース線SL0、SL1に流れる電流Isluselを用いてリファレンス電流を生成しても良い。この場合、生成部14にはソース線毎に電流コピー回路90が設けられる。そして、ソース線SL0用の電流コピー回路90は、ソース線SL0に流れる電流Isluselを用いてM/2Irefを生成する。またソース線SL1用の電流コピー回路90は、ソース線SL1に流れる電流Isluselを用いてM/2Irefを生成する。そして、これらの和によってM×Irefが生成され、リファレンスセンスモジュール24の各々にIrefが供給される。もちろん、使用する非選択ソース線の数は3本以上であっても良く、全ての非選択ソース線を用いても良い。使用するソース線の数をkとすれば、各電流コピー回路90ではM/kIrefが生成される。また、使用する非選択ソース線は、選択ページが属するブロックとは別の非選択ブロックで使用されるものであっても良いし、同じブロックで使用されるものであっても良い。[第2実施形態]次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態において、いずれかのメモリセルグループGPをROMフューズとして用いる場合に関する。以下では、上記第1実施形態と異なる点についてのみ説明する。1.第2実施形態の構成及び動作について図11は、本実施形態に係るメモリセルアレイ10及びリファレンス電流生成部14のブロック図であり、メモリセルグループGP1のワード線WL6に接続されたメモリセルからデータを読み出す場合を示している。本実施形態に係る半導体記憶装置の構成及び動作は、第1実施形態とほぼ同じであるが、以下の点が異なる。すなわち、メモリセルアレイ10のいずれかの領域がROMフューズとして用いられる。図11の例では、メモリセルグループGP1がROMフューズとして用いられる。従って、メモリセルグループGP1のページデータは相補的であり、0データを保持するメモリセル数と1データを保持するメモリセル数は等しいまたはほぼ等しい。生成部14は、メモリセルグループGP1からデータが読み出される際には、メモリセルアレイ10内の全ての非選択ソース線に流れる電流Isluselと、選択ソース線SL1に流れる電流Islselとを用いてリファレンス電流Irefを生成する。但し、ROMフューズ以外の領域からデータが読み出される際の動作は、第1実施形態と同様である。2.本実施形態に係る効果以上のように、上記第1実施形態で説明した方法は、ROMフューズの読み出しにも適用することが出来る。またROMフューズの読み出しの際に顕著な効果が得られる。本効果につき、以下説明する。ROMフューズは、半導体装置の各種動作条件等の情報を保持するメモリであり、NAND型フラッシュメモリでは、メモリセルアレイ内のいずれかの領域がROMフューズとして用いられる。例えば電源投入時には、最初にROMフューズからデータが読み出され、この読み出しデータに基づいて各種の設定例えばセンス時間等がなされて、半導体記憶装置は適切なパラメータ下で動作可能となる。つまり、ROMフューズからデータを読み出す際には、各パラメータはまだ最適値とされておらず、特に誤読み出し等の動作エラーが発生しやすい状況であると言うことが出来る。従って、このような際に第1実施形態で説明したリファレンス電流Iref生成方法を適用することが望ましい。これにより、ROMフューズ内のデータを正しく読み出すことが出来る。また、ROMフューズ内のデータは重要なデータであるので、その他のデータに比べて正確に読み出される必要がある。そこでROMフューズでは、1ビットのデータを、同一ページ内の2つの異なるNANDストリングのメモリセルトランジスタに、相補的なデータとして保持する。すなわち、各ページにおいて、0データを保持するメモリセル数と1データを保持するメモリセル数は等しい。よって、選択ソース線図11ではソース線SL1に流れる電流Islselをページサイズで除算すれば、オン電流とオフ電流の平均値が得られる。従って、電流Islselを、リファレンス電流Irefの生成に使用することが出来る。そのため、第1実施形態と異なり、ソース線を電気的に分離する必要が無い。すなわち、図11においてソース線SL0、SL1は共通に接続されていても良い。なお本例において望ましいリファレンス電流の大きさは以下の通りである。Iref=/2このようなIrefを得るには、トランジスタ93とトランジスタ92のサイズ例えばトランジスタ数またはゲート幅比は、次のようになる。S0:S1=M/Np:1前述の通り、S0はトランジスタ93のサイズであり、S1はトランジスタ92のサイズである。従って、例えばNp=8Kバイト、M=64の場合には、次のようになる。S0:S1=1024:1これにより、適切なリファレンス電流が得られる。なお、本実施形態では、Iref生成するために全ての非選択ソース線を用いる場合を例に挙げて説明した。Iref=/2を得るには、全ての非選択ソース線を用いることが望ましい。しかしながら、IrefがIonIoff/2からずれたとしても、そのずれが許容範囲内であれば、必ずしも全ての非選択ソース線を用いる必要は無く、一部の非選択ソース線のみを使う場合であっても良い。[第3実施形態]次に、第3実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1または第2実施形態において、センス対象となるメモリセル数に応じて、リファレンス電流生成部14が生成するリファレンス電流Irefを可変にしたものである。以下では、第1、第2実施形態と異なる点についてのみ説明する。1.半導体記憶装置の構成について図12は、本実施形態に係る電流コピー回路90の回路図である。図示するように、本実施形態に係る電流コピー回路90は、第1実施形態で説明した図8の構成において、トランジスタ92、93をそれぞれ複数のnチャネルMOSトランジスタで形成したものである。トランジスタ92は、nチャネルMOSトランジスタ95を備えている。更にnチャネルMOSトランジスタ96及び97の組を備えている。更に、nチャネルMOSトランジスタ98及び99の組を複数備えている。トランジスタ95、96、98は、ゲートが比較器94の出力ノードに接続され、ドレインが共通接続される。そしてこの共通ノードに流れる電流がM×Irefとなる。トランジスタ95のソースは接地される。トランジスタ97は、ドレインがトランジスタ96のソースに接続され、ソースが接地され、ゲートに信号LSELが入力される。トランジスタ99は、それぞれトランジスタ98に対応付けて設けられ、対応するトランジスタ98のソースにドレインが接続され、ソースが接地され、ゲートに制御信号L<m>mは1~8のいずれかが入力される。トランジスタ93は、nチャネルMOSトランジスタ100及び101の組を備えている。更にnチャネルMOSトランジスタ102及び103の組を複数備えている。トランジスタ100、102は、ゲートが比較器94の出力ノードに接続され、ドレインが共通接続される。そしてこの共通ノードがソース線SLに接続される。トランジスタ101は、ドレインがトランジスタ100のソースに接続され、ソースが接地され、ゲートに信号USELが入力される。トランジスタ103は、それぞれトランジスタ102に対応付けて設けられ、対応するトランジスタ102のソースにドレインが接続され、ソースが接地され、ゲートに制御信号U<m>mは9~16のいずれかが入力される。図12において、各トランジスタ95、96、98、100、102の上に付記した数字1、2、4、8、...は、各トランジスタのサイズ例えばゲート幅、これらのトランジスタを構成するトランジスタ数並列に接続されたトランジスタ数、あるいは電流駆動力を示す。従って、最も大きいトランジスタ98は、最も小さいトランジスタ95の256倍の大きさ電流供給能力を有する。上記構成において、トランジスタ95はデフォルトでイネーブルとされる。これに対してトランジスタ96、98、100、102は、それぞれトランジスタ97、99、101、103によってイネーブル/ディセーブルをスイッチングされる。このスイッチングが、制御信号LSEL、USEL、L<i>、及びU<j>で行われる。制御信号LSEL、USEL<i>、L<i>、及びU<i>は、例えば図示せぬステートマシンによって与えられ、センス対象となるメモリセル数によって制御される。これらの制御信号は、次のようにして与えられる。すなわち、U<m>=N<m>|N<16>L<m>=/N<m>/N<m1>.../N<15>/N<16>USEL=/N<9>/N<10>.../N<15>LSEL=/N<9>/N<10>.../N<15>/N<16>但し、センス対象となるメモリセル数N2を2進数で表現した際の各ビットがN<16>、N<15>、...N<0>である。また/は、反転を意味する。は論理積演算を意味する。更に|は論理和演算を意味する。図13は、図12に示す電流コピー回路90において、センス対象となるメモリセル数N2と、ソース線SLに流れる電流Isrc側とリファレンス電流Irefとの比率との関係を示す表である。図示するように、本例に係る構成であると、145種類のセッティングが可能である。センス対象となるメモリセル数が0~1個の場合、設定1が選択され、ソース電流とリファレンス電流の比率は1:512とされる。すなわち、圧倒的にリファレンス電流の方が大きくされる。センス対象となるメモリセル数が512~1023個の場合、設定10が選択され、ソース電流とリファレンス電流の比率は1:1とされる。センス対象となるメモリセル数が65024~65535個の場合、設定144が選択され、ソース電流とリファレンス電流の比率は127:1とされる。そして、センス対象となるメモリセル数が65536個の場合、設定145が選択され、ソース電流とリファレンス電流の比率は128:1とされる。なお、本実施形態は上記第1実施形態と同様に、a1=3、n1=4、Np=8Kバイト、及びM=64の場合を例に説明している。2.半導体記憶装置の読み出し動作について次に、本実施形態に係る半導体記憶装置の読み出し動作について説明する。図14は読み出し動作のフローチャートであり、図15は読み出し時における各種信号のタイミングチャートである。ただし、信号RSTにより、ノードINVは、あらかじめLレベルにセットされているものとする。図示するように、まずビット線BLがプリチャージされてステップS10、全ビット線BLからデータが読み出されるステップS11。すなわち図15に示すように、時刻t0において、信号BLSがHレベルとされて、センスモジュール20ではトランジスタ60がオン状態とされる。引き続き時刻t1において、信号BLC、BLX、HH0、及びXX0がHレベルとされる。これによりセンスモジュール20では、トランジスタ61、67、68、69がオン状態とされる。初期状態においてノードINVはLレベルであるので、トランジスタ66はオン状態である。従って、ビット線BLがプリチャージされると共に、セル電流がビット線BLからソース線SLに流れる。また、容量素子72が充電されて、ノードSENの電位が上昇する。更にリファレンス電流生成部14は、リファレンス電流Irefを生成する。次に時刻t2において、信号HH0がLレベルとされて、トランジスタ68がオフ状態とされる。その結果、容量素子72が放電されて、ノードSENの電位が低下する。この低下の程度は、メモリセルトランジスタMTがオンしているかオフしているかに依存する。次に時刻t3において、信号XX0がLレベルとされて、トランジスタ69がオフ状態とされる。従って、ノードSENの電位は一定に保たれる。前述の通り、このタイミングはセンス制御回路25によって制御される。その後時刻t4において、信号STBがLレベルとされる。信号STBがLレベルとされることにより、トランジスタ70がオン状態とされ、トランジスタ75がオフ状態とされる。ノードSENのレベルに応じてトランジスタ71がオン状態であれば、ノードINVにはHレベルVddが転送され、トランジスタ71がオフ状態であれば、ノードINVはLレベルを維持する。図15におけるノードSEN、INV、及びビット線BLの電位についての破線は、トランジスタ71がオン状態となった場合、すなわちセル電流が十分に流れた場合を示している。これにより、1回目のセンス動作が完了するステップS12。1回目のセンス動作でノードINVがHレベルになったセンスモジュール20では、トランジスタ66がオフ状態とされ、トランジスタ80がオン状態とされる。これにより、ビット線のプリチャージは停止されると共に、その電位はトランジスタ80によってLレベル例えば0Vに固定される。つまり、メモリセルトランジスタMTがオンしたと判断されたビット線BLがGNDに固定されるステップS13。1回目のセンス動作でノードINVがLレベルを維持したセンスモジュール20では、2回目のセンス動作が行われる。すなわち、信号HH0及びXX0がオン状態とされてノードSENが充電されステップS14、また信号STBがHレベルとされる。その後、1回目のセンス動作と同様の動作が行われる。1回目のセンス動作と異なる点は、2回目のセンス動作中に生成されるリファレンス電流Irefは、2回目のセンス動作対象となったメモリセル数に応じて生成される点であるステップS15。すなわち、センス対象のメモリセル数に応じてトランジスタ92及び/またはトランジスタ93のサイズを変更することにより、Irefを一定に保つ。より具体的には、一般的に2回目のセンス動作でセンス対象となるメモリセル数は、1回目に比べて減少する。従って、トランジスタ92のサイズを大きくし、及び/またはトランジスタ93のサイズを小さくする。これは、センス動作対象のメモリセル数N2に応じて、ステートマシンが制御信号SEL、L<m>、及びU<i>を与えることで行われる。これにより、リファレンス電流Irefを、1回目のセンス動作と2回目のセンス動作とで同じ値となるように制御する。そして、信号STBがLレベルとされて、2回目のセンス動作が完了するステップS16。3.本実施形態に係る効果ソース線電位の上昇に起因する誤読み出しを抑制するためには、読み出しを2回以上に分けて行うことが好ましい。当然ながら、2回目以降の読み出しが必要となるメモリセル数は、データパターンに依存する。そこで本実施形態によれば、1回目のセンス後に引き続きセンスを行う必要のあるメモリセル数をカウントしこれは例えばセンスモジュールでのセンス結果を受けたステートマシン等が行う、そのメモリ数に基づいて生成部14を制御して、適切なリファレンス電流Irefを生成する。より具体的には、2回目のセンス対象となるメモリセル数は1回目に比べて減少するのが一般的であり、これに伴って非選択ソース線に流れる電流Isluselも減少する。そして、この減少分を補償するため、トランジスタ92、93のサイズを可変にしている。これにより、センス対象となるメモリセル数が変化するような場合であっても、常に適切なリファレンス電流を生成出来る。なお、上記説明では、1回目のセンス動作と2回目のセンス動作とでIrefが同一になる場合を説明したが、必ずしも同一である必要は無く、一定の許容範囲内であれば、Irefが変動しても良い。[第4実施形態]次に、第4実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第3実施形態と異なり、センス対象となるメモリセル数に応じて、イネーブルとするリファレンスセンスモジュール24の数を可変にしたものである。以下では、第1~第3実施形態と異なる点についてのみ説明する。1.半導体記憶装置の構成について1.1電流コピー回路90についてまず、電流コピー回路90の構成について図16を用いて説明する。図16は、電流コピー回路90とリファレンスセンスモジュール24の回路図である。図示するように電流コピー回路90は、第3実施形態で説明した図12の構成において、以下の変形を行ったものである。すなわち、トランジスタ93において、トランジスタ100、101を廃した。トランジスタ93において、トランジスタ100の128倍のサイズ電流駆動力を有するトランジスタ102を追加した。トランジスタ103のゲートには、サイズの小さいものから順に信号U<0>~U<7>を入力した。トランジスタ92のサイズは固定であり、そのサイズは、トランジスタ102において最小のものの例えば4倍である。なお、信号U<m>は、例えばステートマシンによって次のように与えられる。すなわち、U<m>=N<m>/N<7>/N<8>.../N<15>/N<16>但し、m=0~6である。更に、U<7>=N<7>|N<8>|...|N<15>|N<16>である。1.2電流コピー回路90とリファレンスセンスモジュール24との接続について図16に示すように、リファレンスセンスモジュール24は、1個、1個、2個、4個、8個、16個、32個、64個、128個、及び256個でグループ化されている。そして、それぞれのグループに対して、MOSトランジスタ110を介して電流Irefが供給される。各トランジスタ110のゲートには、それぞれ信号S0~S9が、例えばステートマシンによって与えられる。ステートマシンは、センス対象となるメモリセル数に応じて、信号S0~S9をHレベルとして、使用するリファレンスセンスモジュール24の数をM’決める。なお、信号S0~S9は以下の通りである。すなわち、S0=/N<7>/N<8>.../N<15>|N<16>S1=N<7>|N<16>S2=N<8>|N<16>S3=N<9>|N<16>S4=N<10>|N<16>S5=N<11>|N<16>S6=N<12>|N<16>S7=N<13>|N<16>S8=N<14>|N<16>S9=N<15>|N<16>すなわち、N<7>=1、またはN<7>~N<16>が全て0の際には、1つのリファレンスセンスモジュール24のみがイネーブルとされる。N<8>~N<16>が1の際には、それぞれ2~256個がイネーブルとされる。N<16>=1の際すなわちN2=65536の際には、全てのリファレンスセンスモジュール24がイネーブルとされる。1.3メモリセル数、リファレンスセンスモジュール数、及び電流の関係について図17は、図16に示す電流コピー回路90及びリファレンスセンスモジュール24において、センス対象となるメモリセル数N2と、使用するリファレンスセンスモジュール24の数M’と、ソース線SLに流れる電流Isrc側とリファレンス電流Irefとの比率との関係を示す表である。図示するように、本例に係る構成であると、639種類のセッティングが可能である。センス対象となるメモリセル数が1個の場合、設定1が選択される。設定1では、リファレンスセンスモジュール24は1個だけが使用される。すなわち、信号S0がHレベルとされ、信号S1~S9はLレベルとされる。そして、ソース電流とリファレンス電流の比率は、トランジスタ93のサイズを制御することにより1:4とされる。メモリセル数が1~255個までは、使用するリファレンスセンスモジュール24は1個だけであり、メモリセル数が増えるにつれて、Isrcの比率が高くなる。メモリセル数が256~383個の場合、設定129が選択される。設定129では、リファレンスセンスモジュール24は2個使用される。すなわち、信号S2がHレベルとされ、信号S0、S1、S3~S9はLレベルとされる。そして、ソース電流とリファレンス電流の比率は128:4とされる。そしてメモリセル数が65536個の場合、設定639が選択される。設定639では、リファレンスセンスモジュール24は512個使用される。すなわち、信号S0~S9の全てがHレベルとされる。そして、ソース電流とリファレンス電流の比率は128:4とされる。なお本実施形態は、上記第3実施形態と異なり、説明の簡単化のために、a1=3、n1=2、Np=8Kバイト、及びM=512の場合を例に説明している。もちろん、ここでのMはリファレンスセンスモジュール24の総数であり、そのうちで使用されるリファレンスセンスモジュール24の数がM’である。2.半導体記憶装置の読み出し動作について次に、本実施形態に係る半導体記憶装置の読み出し動作について説明する。図18は読み出し動作のフローチャートである。図示するように、本実施形態に係るデータ読み出し方法は、第3実施形態で説明した図15において、ステップS15を廃すると共に、2回目のセンスを行う前に、2回目のセンス対象となるメモリセル数に応じて、イネーブルとするリファレンスセンスモジュール24の数、及び/またはトランジスタ93のサイズを変更して、Irefを一定に保つステップS20点である。すなわち、メモリセル数がある一定数図17の例であると255個までは、リファレンスセンスモジュール24の使用数は一定にして、メモリセル数が多いほど、トランジスタ93のサイズを大きくする。すなわち、電流コピー回路90で対応可能な範囲では、電流コピー回路90で対応する。メモリセル数がある一定数を超えると、それ以降はリファレンスセンスモジュール24の数を変更することで対応する。すなわち、メモリセル数が多いほど、リファレンスセンスモジュール24の使用数を増やす。3.本実施形態に係る効果以上のように、本実施形態に係る構成であると、使用するリファレンスセンスモジュール数を変えることで、各リファレンスセンスモジュール24に与えられるIrefの大きさを適切に制御出来、第3実施形態と同様の効果が得られる。なお、上記実施形態の例では、メモリセル数が1~255個の範囲ではリファレンス電流の大きさを変え、メモリセル数がそれ以上の場合に、使用するリファレンスセンスモジュール数を変える場合を例に説明した。しかし、リファレンス電流の大きさは変えることなく、使用するリファレンスセンスモジュール数のみを変える場合であっても良い。あるいは、メモリセル数に応じて、リファレンス電流の大きさと使用するリファレンスセンスモジュール数の両方を同時に変化させる場合であっても良い。これにより、1回目のセンス時と2回目のセンス時とで、リファレンス電流の大きさを実質的に一定とすることが出来る。[変形例等]以上のように、実施形態に係る半導体記憶装置1は、メモリセルアレイ10と、ビット線BLと、ソース線SLと、センス回路13とを備える。メモリセルアレイ10は、半導体基板40上に積層されたメモリセルMTが直列接続されたメモリストリング16を有する。ビット線BLは、いずれかのメモリストリング16に接続され、データを転送可能である。ソース線SLは、いずれかのメモリストリング16に接続され、データの読み出し時において、ビット線BLから読み出し電流が流れ込む。センス回路13は、ビット線BLに接続され、読み出しデータをセンスする。センス回路13の動作タイミングは、ソース線SLに流れる電流に基づいて決定される。これにより、セル電流の変動を考慮してセンス回路の動作タイミングを制御出来、より高精度な動作が可能となる。なお、実施形態は、上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、センス制御回路25がリファレンス電流Irefに基づいて決定する、センスモジュール20の動作タイミングの例は、信号XX0だけでなく、信号STB等であっても良いし、その他のタイミングであっても良い。また、電流コピー回路90内の各トランジスタのサイズにつき具体例を挙げて説明したが、これは一例に過ぎず、必要に応じて適宜設定可能である。これはリファレンスセンスモジュール24の数や、図13及び図17に示した関係についても同様である。更に、上記実施形態では半導体記憶装置として、三次元積層型のNAND型フラッシュメモリを例に挙げて説明したが、これに限定されるものでは無い。すなわち実施形態は、ある方向に沿った配線と、別の方向に沿った配線とが交差する領域にメモリセルが形成されるクロスポイント型の半導体メモリ全般に適用可能である。このような半導体メモリの例としては、他にMRAMMagneticRAMやReRAMResistiveRAM等が挙げられる。また、三次元積層型の半導体メモリだけでなく、半導体基板の平面内にメモリセルが二次元的に配列された従来型のNAND型フラッシュメモリ等にも適用出来る。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。