入力電圧を1ビットにアナログデジタル変換する1ビットA/D変換器をN段ただし、Nは2以上の所定の正整数カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でA/D変換し全体でNビットのA/D変換を行うA/D変換回路であって、前記1ビットA/D変換器は、アナログデジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有する構成とされ、前記1ビットA/D変換器への入力アナログ電圧として第1、第2の入力信号をそれぞれ入力する第1、第2の増幅回路と、前記第1の入力信号と前記第2の入力信号の中間値を入力する第3の増幅回路と、前記第3の増幅回路の出力を入力し正負に応じて2値の信号を出力するコンパレータと、前記コンパレータの出力を選択制御信号として、前記第1乃至第3の増幅回路の3つの出力のうち、前記第3の増幅回路の出力と、前記第1及び第2の増幅回路の一方の出力の2つの出力の第1の組、又は、前記第3の増幅回路の出力と、前記第1及び第2の増幅回路の他方の出力の2つの出力の第2の組を選択し、第1、第2の出力信号として出力するセレクタと、を備え、前記セレクタから出力される前記第1、第2の出力信号が次段の1ビットA/D変換器に第1、第2の入力信号として入力され、前記セレクタは、前記第1の入力信号と前記第2の入力信号の前記中間値を境に、前記1ビットA/D変換器の直流伝達特性が対称に折り返されるように、選択した前記第1又は第2の組の一方の2つの出力の極性を反転した信号を出力する、ことを特徴とするA/D変換回路。前記1ビットA/D変換器の前記セレクタは、前記コンパレータの出力が第1の値のときは、前記第3、第2の増幅回路の出力をそれぞれ前記第1、第2の出力信号として選択し、前記コンパレータの出力が第2の値のときは、前記第3、第1の増幅回路の出力の極性を反転した信号をそれぞれ前記第1、第2の出力信号として選択する、ことを特徴とする請求項1記載のA/D変換回路。前記1ビットA/D変換器の前記第1及び第2の出力信号は、前記入力電圧の前記中心電圧近傍において前記入力電圧が前記中心電圧よりも低いときと高いときとで、それぞれの極性を変えず、前記1ビットA/D変換器の次段の1ビットA/D変換器において、前記第3の増幅回路の出力を入力する前記コンパレータの出力は、前記入力電圧の前記中心電圧を境に値を変えることなく同一値とされる、ことを特徴とする請求項1又は2記載のA/D変換回路。前記セレクタは、MOSトランジスタよりなるトランスファーゲートで構成される、ことを特徴とする請求項1又は2記載のA/D変換回路。前記セレクタは、前記第1乃至第3の増幅回路の出力をそれぞれ入力する第1乃至第3の入力端子と、前記第1及び第2の出力信号を出力する第1及び第2の出力端子と、前記第1及び第2の入力端子と、前記第2の出力端子との間にそれぞれ挿入される第1及び第2のスイッチと、前記第3の入力端子を2分岐させた2つの入力ノードと、前記第1の出力端子との間にそれぞれ挿入される第3及び第4のスイッチと、を備え、前記第1及び第2のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号によって相補的に導通非導通が制御され、前記第3及び第4のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号によって相補的に導通非導通が制御され、前記選択制御信号が第1の値のときは、前記第2及び第4のスイッチが導通し、前記第1及び第3のスイッチは非導通となり、前記第3、第2の増幅回路の出力が前記第1、第2の出力端子からそれぞれ前記第1、第2の出力信号として出力され、前記選択制御信号が第2の値のときは、前記第1及び第3のスイッチが導通し、前記第2及び第4のスイッチは非導通となり、前記第3の増幅回路の出力の極性を反転した信号と、前記第1の増幅回路の出力の極性を反転した信号が、前記第1、第2の出力端子からそれぞれ前記第1、第2の出力信号として出力される、ことを特徴とする請求項1乃至4のいずれか1項に記載のA/D変換回路。前記セレクタは、電源間に縦積みされた複数段の差動対を含む差動回路を備え、前記差動対の電流パスの導通非導通を前記選択制御信号で切り替える、ことを特徴とする請求項1又は2記載のA/D変換回路。前記セレクタは、第1の電源に接続された電流源に、共通に結合されたソースが接続され、前記コンパレータの出力である前記選択制御信号とその相補信号をゲートに入力する第1の差動対トランジスタと、ソースが前記第1の差動対トランジスタの第1の出力に共通に接続され、第1の入力信号とその相補信号をゲートに入力する第2の差動対トランジスタと、ソースが前記第1の差動対トランジスタの第2の出力に共通に接続され、第2の入力信号とその相補信号をゲートに入力する第3の差動対トランジスタと、を備え、前記第2、3の差動対トランジスタの差動出力の第1の出力が第1の抵抗素子を介して第2の電源に接続されるとともに差動出力端子の一方に出力され、前記第2、3の差動対トランジスタの差動出力の第2の出力が第2の抵抗素子を介して前記第2の電源に接続されるとともに差動出力端子の他方に出力される、ことを特徴とする請求項1、2、6のいずれか1項に記載のA/D変換回路。前段の前記1ビットA/D変換器の出力と後段の前記1ビットA/D変換器の入力の間に、クロック信号によりトラックとホールド動作が制御されるトラックホールド回路を備え、複数段カスケード接続された各段の前記1ビットA/D変換器をパイプライン動作させる、ことを特徴とする請求項1乃至7のいずれか1項に記載のA/D変換回路。複数段カスケード接続された1ビットA/D変換器を備え、前記1ビットA/D変換器は、第1乃至第3の差動増幅回路と、前記第3の差動増幅回路の差動出力信号を入力し、前記差動出力信号の値に基づき、2値の信号を出力するコンパレータと、前記第1乃至第3の差動増幅回路の差動出力信号をそれぞれ差動入力する第1乃至第3の差動入力端子と、第1及び第2の差動出力端子とを有するセレクタと、を備え、前記セレクタは、前記コンパレータの出力が第1の値のとき、前記第3の差動入力端子の正転端子と反転端子を、前記第1の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記第2の差動入力端子の正転端子と反転端子を、前記第2の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記コンパレータの出力が第2の値のとき、前記第3の差動入力端子の反転端子と正転端子を、前記第1の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記第1の差動入力端子の反転端子と正転端子を、前記第2の差動出力端子の正転端子と反転端子にそれぞれ接続し、後段の前記1ビットA/D変換器の前記第1、第2の差動増幅回路は、直前の前記1ビットA/D変換器の前記セレクタの前記第1、第2の差動出力端子からの差動信号をそれぞれ入力し、後段の前記1ビットA/D変換器の前記第3の差動増幅回路は、直前の前記1ビットA/D変換器の前記セレクタの前記第1の差動出力端子の正転端子の信号と、直前の前記1ビットA/D変換器の前記セレクタの前記第2の差動出力端子の反転端子の信号を差動入力し、初段の前記1ビットA/D変換器の前記第1、第2の差動増幅回路は、第1、第2の前置差動増幅回路の差動出力端子からの差動出力信号をそれぞれ差動入力し、初段の前記1ビットA/D変換器の前記第3の差動増幅回路は、前記第1の前置差動増幅回路の差動出力端子の正転端子の信号と、前記第2の前置差動増幅回路の差動出力端子の反転端子の信号を差動入力し、前記第1の前置差動増幅回路は、入力信号と第1の参照信号とを差動入力し、前記第2の前置差動増幅回路は、前記入力信号と前記第1の参照信号と異なる電位の第2の参照信号とを差動入力し、前記複数段の1ビットA/D変換器の複数の前記コンパレータの出力信号をA/D変換結果とする、A/D変換回路。クロック信号が第1の値のとき、前段の前記1ビットA/D変換器の前記セレクタの第1、第2の差動出力端子をそれぞれ入力、保持し、次段の前記1ビットA/D変換器に伝達する第1、第2のトラックホールド回路を備えた請求項9記載のA/D変換回路。前記セレクタは、前記第1の差動入力端子の正転端子と反転端子と、前記第2の差動出力端子の反転端子と正転端子の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第1、第2のパストランジスタと、前記第2の差動入力端子の正転端子と反転端子と、前記第2の差動出力端子の正転端子と反転端子の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第3、第4のパストランジスタと、前記第3の差動入力端子の正転端子と反転端子と、前記第1の差動出力端子の正転端子と反転端子の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第5、第6のパストランジスタと、前記第3の差動入力端子の正転端子と反転端子と、前記第1の差動出力端子の反転端子と正転端子の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第7、第8のパストランジスタと、を備えた請求項9記載のA/D変換回路。前記セレクタは、ソースが共通接続され電流源に接続され、選択制御信号を差動入力する第1の差動対と、前記第1の差動対の差動出力に、ソースが接続され、入力される第1、第2の差動信号を差動入力し、それぞれの差動出力が抵抗素子を介して電源に接続された第2、第3の差動対を備える、請求項9記載のA/D変換回路。請求項1乃至12のいずれか1項に記載のA/D変換回路を備えた半導体装置。以下に関連技術の分析を与える。図9に示したA/D変換回路においては、図11C、図12D、図12Fに示すように、各段の1bitA/D変換器10のDC伝達特性入出力特性は、入力電圧に対してノコギリ波のような形状をもった不連続な特性を有している。例えば入力電圧が点Bから点Aの方向に点Cを越える場合、図11Cにおいて、一点鎖線で示すVoaは点Cで0から負値に不連続に変化し、破線で示すVobは、点Cで正値から0に不連続に変化している。図12Dは、2段目の1bitA/D変換器10’における第1乃至第3の増幅回路11、12、13の出力電圧Va2、Vb2、Vc2の入力電圧に対する特性を示す図である。入力電圧が点Bから点Aの方向に点Cを越える場合、一点鎖線で示すVa2は、負値から点Cで0に達し点Cで負値に不連続に変化したのち再び上昇し点Aでゼロクロスする。破線で示すVb2は、点Bでゼロクロスして上昇し点Cで正値から0に不連続に変化したのち再び上昇する。実線で示すVc2は、点Eでゼロクロスして上昇し点Cで正値から負値に不連続に変化したのち上昇し点Dでゼロクロスする。図12Fは、3段目の1bitA/D変換器10’における第1乃至第3の増幅回路11、12、13の出力電圧Va3、Vb3、Vc3の入力電圧に対する特性を示す図である。入力電圧が点Bから点Aの方向に点Cを越える場合、一点鎖線で示すVa3は点E=BC/2で0から負値に不連続に変化したのち再び上昇して点Cで0に達し、点Cで0から負値に不連続に変化したのち再び上昇し点D=CA/2で0に達し、点Dで0から負値に不連続に変化したのち再び上昇し、点Aでゼロクロスする。破線で示すVb3は点Bでゼロクロスして上昇し、点Eで正値から0に不連続に変化したのち再び上昇し、点Cで正値から0に不連続に変化したのち再び上昇し、点Dで正値から0に不連続に変化したのち再び上昇する。実線で示すVc3はBとEの中間点でゼロクロスして正値から負値に不連続に変化したのち再び上昇し、点Eと点Cの中点でゼロクロスし点Cで正値から負値に不連続に変化したのち再び上昇し、点Cと点Dの中点でゼロクロスし点Dで正値から負値に不連続に変化したのち再び上昇し点Dと点Aの中点でゼロクロスしている。上記したように、DC伝達特性入力電圧に対する出力電圧の特性に不連続点高振幅の段差が存在する場合、例えば不連続点付近で入力電圧がばたつくと、1bitA/D変換器10の出力信号が大きく変動することになり、動作が不安定となる。具体的にみてみると、例えば図12Fにおいて、入力電圧が点C、D、Eのいずれかの点を間にして、その両側側と-側の微小範囲でばたつくと、Vc3は正値と負値を行き来し、その結果、LSBであるADOUT3はHigh、Low間でばたつくことになり、不安定な動作となる。同様に、図12Dにおいて、入力電圧が点Cを間にしてその両側側と-側の微小範囲でばたつくと、Vc2は正値と負値を行き来し、その結果、ADOUT2はHigh、Low間でばたつくことになる。さらに、入力電圧が点Cを間にしてその両側側と-側の微小範囲でばたつくと、Vc1も正値と負値を行き来し、その結果、MSBであるADOUT1はHigh、Low間でばたつき、結局、ADOUT1、ADOUT2、ADOUT3がすべて本来の値とは異なった値を出力する場合も生じ得ることになる。A/D変換対象の入力電圧が周波数の高いAC信号あるいは、単発性パルス等過渡信号を高速にA/D変換する時にも、DC伝達特性の不連続性により、上記と同じような、問題が生じる。特に、高速なA/D変換回路において、上記した問題直流DC伝達特性の不連続性からくる不安定な動作は、克服すべき重大な課題となる。したがって、高速動作時にも、安定した動作が可能なA/D変換回路の実現が期待されている。本発明は、上記問題点に鑑みて創案されたものであって、その目的は、直流伝達特性の不連続性からくる不安定な動作を回避するA/D変換回路を提供することにある。本発明によれば、入力電圧を1ビットにアナログデジタル変換する1ビットA/D変換器をN段ただし、Nは2以上の所定の正整数カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でA/D変換し全体でNビットのA/D変換を行うA/D変換回路であって、前記1ビットA/D変換器は、アナログデジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有するA/D変換回路が提供される。本発明において、前記1ビットA/D変換器は、前記1ビットA/D変換器への入力アナログ電圧として第1、第2の入力信号をそれぞれ入力する第1、第2の増幅回路と、前記第1の入力信号と前記第2の入力信号の中間値を入力する第3の増幅回路と、前記第3の増幅回路の出力を入力し正負に応じて2値の信号を出力するコンパレータと、前記コンパレータの出力を選択制御信号として、前記第1乃至第3の増幅回路の3つの出力のうち、前記第3の増幅回路の出力と、前記第1及び第2の増幅回路の一方の出力の2つの出力の第1の組、又は、前記第3の増幅回路の出力と、前記第1及び第2の増幅回路の他方の出力の2つの出力の第2の組を選択し、第1、第2の出力信号として出力するセレクタと、を備え、前記セレクタから出力される前記第1、第2の出力信号が次段の1ビットA/D変換器に第1、第2の入力信号として入力され、前記セレクタは、前記第1の入力信号と前記第2の入力信号の前記中間値を境に、前記1ビットA/D変換器の直流伝達特性が対称に折り返されるように、選択した前記第1又は第2の組の一方の2つの出力の極性を反転した信号を出力する。本発明によれば、該A/D変換回路を搭載した半導体装置が提供される。本発明によれば、直流伝達特性の不連続性からくる不安定な動作を回避するA/D変換回路を実現することができる。本発明のいくつかの好適な態様において、入力電圧を1ビットにアナログデジタル変換する1ビットA/D変換器をN段ただし、Nは2以上の所定の正整数カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でA/D変換し全体でNビットのA/D変換を行うA/D変換回路であって、前記1ビットA/D変換器は、アナログデジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有する。本発明のいくつかの好適な態様において、1ビットA/D変換器は、前記1ビットA/D変換器への入力アナログ電圧として第1、第2の入力信号をそれぞれ入力する第1、第2の増幅回路11、12と、前記第1の入力信号と前記第2の入力信号の中間値を入力する第3の増幅回路13と、前記第3の増幅回路の出力Vcを入力し正負に応じて2値の信号を出力するコンパレータ14と、前記コンパレータ14の出力を選択制御信号として、前記第1乃至第3の増幅回路の3つの出力Va、Vb、Vcのうち、前記第3の増幅回路の出力Vcと、前記第1及び第2の増幅回路の一方の出力の2つの出力の第1の組、又は、前記第3の増幅回路の出力Vcと、前記第1及び第2の増幅回路の他方の出力の2つの出力の第2の組を選択し、第1、第2の出力信号として出力するセレクタ16と、を備え、前記セレクタ16から出力される前記第1、第2の出力信号が次段の1ビットA/D変換器に第1、第2の入力信号として入力される。前記セレクタ16は、前記第1の入力信号と前記第2の入力信号の前記中間値を境に、前記1ビットA/D変換器の直流伝達特性が対称に折り返されるように、選択した前記第1又は第2の組の一方の2つの出力の極性を反転した信号を出力する。前記セレクタ16から出力される前記第1、第2の出力信号Voa、Vobは次段の1ビットA/D変換器の第1、第2の入力信号として入力される。本発明のいくつかの好適な態様において、前記セレクタ16は、前記コンパレータの出力が第1の値のときは、前記第3、第2の増幅回路13、12の出力をそれぞれ前記第1、第2の出力信号として選択し、前記コンパレータの出力が第2の値のときは、前記第3、第1の増幅回路13、11の出力の極性を反転した信号をそれぞれ前記第1、第2の出力信号として選択する構成とされる。本発明のいくつかの好適な態様において、前記1ビットA/D変換器の前記第1及び第2の出力信号は、前記入力電圧の前記中心電圧近傍において前記入力電圧が前記中心電圧よりも低いときと高いときとで、それぞれの極性を変えず、前記1ビットA/D変換器の次段の1ビットA/D変換器において、前記第3の増幅回路13の出力Vc1を入力する前記コンパレータ14の出力が、前記入力電圧の前記中心電圧を境に値を変えることなく同一値とされる構成としてもよい。本発明のいくつかの好適な態様において、前記セレクタは、MOSトランスファーゲートで構成される。本発明のいくつかの好適な態様において、前記セレクタは、前記第1乃至第3の増幅回路の出力Va、Vb、Vcをそれぞれ入力する第1乃至第3の入力端子と、前記第1及び第2の出力信号を出力する第1及び第2の出力端子と、前記第1及び第2の入力端子と、前記第2の出力端子との間にそれぞれ挿入されるトランスファーゲートからなる第1のスイッチ1611、1612及び第2のスイッチ1615、1616と、前記第3の入力端子を2分岐させた2つの入力ノードと、前記第1の出力端子との間にそれぞれ挿入されるトランスファーゲートからなる第3のスイッチ1617、1618及び第4のスイッチ1613、1614と、を備え、前記第1及び第2のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号で相補的に導通非導通が制御され、前記第3及び第4のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号で相補的に導通非導通が制御され、前記選択制御信号が第1の値のときは、前記第2及び第4のスイッチが導通し、前記第1及び第3のスイッチは非導通となり、前記第3、第2の増幅回路の出力Vb、Vcが前記第1、第2の出力端子からそれぞれ前記第1、第2の出力信号として出力され、前記選択制御信号が第2の値のときは、前記第1及び第3のスイッチが導通し、前記第2及び第4のスイッチは非導通となり、前記第3の増幅回路の出力Vbを極性反転した信号と前記第1の増幅回路の出力Vaを極性反転した信号が、前記第1、第2の出力端子からそれぞれ前記第1、第2の出力信号として出力される構成としてもよい。本発明のいくつかの好適な態様において、前記セレクタは、電源間に縦積みされた複数段の差動対を含む差動回路を備え、前記差動対の電流パスの導通非導通を前記選択制御信号で切り替える構成としてもよい。本発明のいくつかの好適な態様において、前記セレクタは、第1の電源GNDに接続された電流源I1に、共通に結合されたソースが接続され、前記コンパレータの出力である前記選択制御信号とその相補信号をゲートに入力する第1の差動対トランジスタMN5、MN6と、ソースが前記第1の差動対トランジスタの第1の出力に共通に接続され、第1の入力信号とその相補信号をゲートに入力する第2の差動対トランジスタMN1、MN2と、ソースが前記第1の差動対トランジスタの第2の出力に共通に接続され、第2の入力信号とその相補信号をゲートに入力する第3の差動対トランジスタMN3、MN4と、を備え、前記第2、3の差動対トランジスタの差動出力の第1の出力が第1の抵抗素子R1を介して第2の電源VDDに接続されるとともに差動出力端子の一方に出力され、前記第2、3の差動対トランジスタの差動出力の第2の出力が第2の抵抗素子R2を介して前記第2の電源に接続されるとともに差動出力端子の他方に出力される回路を含む構成としてもよい。本発明のいくつかの好適な態様において、前段の前記1ビットA/D変換器の出力と後段の前記1ビットA/D変換器の入力の間に、クロック信号によりトラックとホールド動作が制御されるトラックホールドT/H回路を備え、複数段カスケード接続された各段の前記1ビットA/D変換器をパイプライン動作させる構成としてもよい。本発明のいくつかの好適な態様において、複数段カスケード接続された1ビットA/D変換器を備え、前記1ビットA/D変換器は、第1乃至第3の差動増幅回路11、12、13と、前記第3の差動増幅回路の差動出力信号を入力し、前記差動出力信号の値に基づき、2値の信号を出力するコンパレータ14と、前記第1乃至第3の差動増幅回路の差動出力信号をそれぞれ差動入力する第1乃至第3の差動入力端子と、第1及び第2の差動出力端子とを有するセレクタ16と、を備えている。前記セレクタ16は、前記コンパレータ14の出力が第1の値のとき、前記第3の差動入力端子の正転端子と反転端子を、前記第1の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記第2の差動入力端子の正転端子と反転端子を、前記第2の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記コンパレータの出力が第2の値のとき、前記第3の差動入力端子の反転端子と正転端子を、前記第1の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記第1の差動入力端子の反転端子と正転端子を、前記第2の差動出力端子の正転端子と反転端子にそれぞれ接続する構成とされる。後段の前記1ビットA/D変換器の前記第1、第2の差動増幅回路11、12は、直前の前記1ビットA/D変換器の前記セレクタの前記第1、第2の差動出力端子からの差動信号をそれぞれ入力し、後段の前記1ビットA/D変換器の前記第3の差動増幅回路13は、直前の前記1ビットA/D変換器の前記セレクタの前記第1の差動出力端子の正転端子の信号と、直前の前記1ビットA/D変換器の前記セレクタの前記第2の差動出力端子の反転端子の信号を差動入力する。初段の前記1ビットA/D変換器の前記第1、第2の差動増幅回路11、12は、第1、第2の前置差動増幅回路21、22の差動出力端子からの差動出力信号をそれぞれ差動入力し、初段の前記1ビットA/D変換器の前記第3の差動増幅回路13は、前記第1の前置差動増幅回路21の差動出力端子の正転端子の信号と、前記第2の前置差動増幅回路22の差動出力端子の反転端子の信号を差動入力する。前記第1の前置差動増幅回路21は、入力信号と第1の参照信号とを差動入力し、前記第2の前置差動増幅回路22は、前記入力信号と前記第1の参照信号と異なる電位の第2の参照信号とを差動入力する。前記複数段の1ビットA/D変換器の複数の前記コンパレータの出力信号をA/D変換結果とする。本発明のいくつかの好適な態様において、クロック信号が第1の値のとき、前段の前記1ビットA/D変換器の前記セレクタの第1、第2の差動出力端子をそれぞれ入力、保持し、次段の前記1ビットA/D変換器に伝達する第1、第2のトラックホールド回路31、32を備えた構成としてもよい。本発明のいくつかの好適な態様において、前記セレクタは、前記第1の差動入力端子の正転端子と反転端子1601、1602と、前記第2の差動出力端子の反転端子と正転端子1610、1609の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第1、第2のパストランジスタ1611、1612と、前記第2の差動入力端子の正転端子と反転端子1605、1606と、前記第2の差動出力端子の正転端子と反転端子1609、1610の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第3、第4のパストランジスタ1615、1616と、前記第3の差動入力端子の正転端子と反転端子1603、1604と、前記第1の差動出力端子の正転端子と反転端子1607、1608の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第5、第6のパストランジスタ1613、1614と、前記第3の差動入力端子の正転端子と反転端子1603、1604と、前記第1の差動出力端子の反転端子と正転端子1608、1607の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第7、第8のパストランジスタ1617、1618とを備えた構成としてもよい。本発明の動作原理を説明する。本発明においては、第1、第2の増幅回路11、12と、第1、第2の増幅回路の出力の補間値中間値を出力する第3の増幅回路13と、第3の増幅回路の出力の正負によって値の定まる2値信号を出力するコンパレータ14と、第1乃至第3の増幅回路11~13の3つの出力Va、Vb、Vcのうちコンパレータ14の出力値にもとづき、2つの出力を選択するセレクタ16を備え、入力電圧を区間[X-Z]と[Z-Y]ただし、X>Y、Z=XY/2に識別することで、1ビット信号を出力する1bitA/D変換器のDC伝達特性入力電圧に対する出力電圧の直流伝達特性において、セレクタ16の論理構成を、DC伝達特性が点Zにおいて折り返えされ、点Zで対称な特性をもたせるようにしている。本発明によれば、DC伝達特性を区間毎に折り返して例えば中点が頂点となる左右対称の三角波のような特性をもたせることで、関連技術の課題とされていた、DC伝達特性の不連続性段差が解消され、高速で、且つ、安定した動作を可能とするA/D変換回路が実現される。本発明において、セレクタ16をMOSトランジスタを含むトランスファーゲートを用いて構成することで、高速、且つ、安定した動作が可能なA/D変換回路が得られる。高集積、高速化の著しいCMOS半導体装置等に搭載して好適とされる。あるいは、セレクタ16としては、2つの差動増幅回路の電流源を切り換えて構成するCMLCurrentModeLogic型のセレクタを用いて構成することによっても、高速、且つ、安定した動作が可能なA/D変換回路が得られる。また本発明において、各A/D変換回路の段間に、トラック/ホールドT/H回路を挿入し、入力されるクロック信号に同期させて、各段を、順々にパイプライン動作させることにより、高速、且つ、安定した動作が可能なA/D変換回路が得られる。以下、実施例に即して説明する。<実施形態1>図1は、本発明の第1の実施形態の構成を示す図である。図2は、図1の1bitA/D変換器の初段の構成を示す図である。本実施形態においては、1bitA/D変換器10のセレクタ16が、図10に示した1bitA/D変換器10’のセレクタ15と相違しており、これ以外は同一構成である。図10と同様、初段の1bitA/D変換器10は、第1の前置増幅回路21の差動出力Viaとを差動入力して差動増幅する第1の増幅回路11と、第2の前置増幅回路22の差動出力Vibとを差動入力して差動増幅する第2の増幅回路12と、第1の増幅回路11の正転入力端子への入力信号と第2の増幅回路12の反転入力端子○の付いた入力端子への入力信号とを差動入力して差動増幅する第3の増幅回路13補間用増幅回路ともいうと、第3の増幅回路13の差動出力Vcを差動入力し、比較結果を2値論理信号デジタル信号として出力するコンパレータ14と、第1の増幅回路11の差動出力Vaと、第2の増幅回路12の差動出力Vbと、第3の増幅回路13の差動出力Vcとの3つの差動出力を、第1乃至第3の差動入力端子にそれぞれ入力し、1bitA/D変換結果であるコンパレータ14の出力ADOUTに応じて、3つの差動出力Va、Vb、Vcの中から、選択した2つ図3D、図3Eに示すように、例えばVcとVb、又は、-VcVcの極性を反転した信号と-VaVaの極性を反転した信号を、第1、第2の差動出力端子から出力するセレクタ16と、を備えている。第1の前置増幅回路21は、入力電圧VinとタップAの電圧VAの中点電圧VCMAをVCMA=VinVA/2として、正転入力端子にVin=VCMAVin-VA/2、反転入力端子○の付いた入力端子にVA=VCMA-Vin-VA/2を差動入力し、正転出力端子からVCMAOVia/2VCMAOは差動出力の中点電位、反転出力端子○の付いた出力端子からVCMAO-Via/2を差動出力する。この差動出力の差電圧は、VCMAOVia/2-VCMAO-Via/2=Viaとなるただし、第1の前置増幅回路21のゲインを1とする。第2の前置増幅回路22は、入力電圧VinとタップBの電圧VBの中点電圧VCMB=VinVB/2として、正転入力端子にVin=VCMBVin-VB/2、反転入力端子○の付いた入力端子にVB=VCMB-Vin-VB/2を差動入力し、正転出力端子からVCMBOVib/2VCMBOは差動出力の中点電位、反転出力端子○の付いた出力端子からVCMBO-Vib/2を差動出力する。この差動出力の差電圧は、VCMBOVib/2-VCMABO-Vib/2=Vibとなるただし、第2の前置増幅回路22のゲインを1とする。第1、第の前置増幅回路21、22は同一構成とされる第1の増幅回路11は、第1の前置増幅回路21からの差動信号ViaVCM1IVia/2、VCM1I-Via/2を差動入力して差動増幅し第1の差動信号VCM1OVa/2、VCM1O-Va/2を出力し、第1の差動信号の差電圧は、VCM1OVa/2-VCM1O-Va/2=Vaとなるただし、第1の増幅回路11のゲインを1とする。VCM1I、VCM1Oはそれぞれ第1の増幅回路11における差動入力信号、差動出力信号の中点電圧コモンモード電圧である。第2の増幅回路12は、第2の前置増幅回路22からの差動信号Vib差動信号VCM2IVib/2、VCM2I-Vib/2を差動入力して差動増幅し第2の差動信号VCM2OVb/2、VCM2O-Vb/2差電圧Vbを出力する。第2の差動信号の差電圧はVCM2OVb/2-VCM2O-Vb/2=Vbとなるただし、第2の増幅回路12のゲインを1とする。VCM2I、VCM2Oはそれぞれ第2の増幅回路12における差動入力信号、差動出力信号の中点電圧コモンモード電圧である。第3の増幅回路13は、第1の増幅回路11からの正転出力VCM1OVia/2、第2の増幅回路12からの反転出力○の付いた出力からの信号VCM2O-Vib/2=差電圧ViaVib/2を差動入力して差動増幅し、差動信号VCM3OVa/2、VCM3O-Vb/2を出力する。差動出力の差電圧は、VCM3OVa/2-VCM3O-Vb/2=VaVb/2となるただし、第3の増幅回路13のゲインを1とする。VCM3Oは第3の増幅回路13における差動出力信号の中点電圧コモンモード電圧である。第3の増幅回路13は、VaとVbを補間内分比1:1で内分した中間電圧を出力するため、補間用増幅回路と呼ばれる。第1、第2、第3の増幅回路11、12、13は互いに同一構成とされる。なお、図2には、図1における初段の1bitA/D変換器10が示されているが、2段目以降の各1bitA/D変換器10においては、図9に示すように、第1の増幅回路11と第2の増幅回路12は、前段の1bitA/D変換器10のセレクタ16の第1、第2の差動出力端子からの第1、第2の差動出力Voa、Vobをそれぞれ差動入力する。コンパレータ14は、第3の増幅回路13からの差動信号の差電圧Vcの正負に応じて、論理値信号である出力ADOUTとしてHigh/Lowを出力する。セレクタ16は、第1、第2、第3の増幅回路11、12、13の差動出力Va、Vb、Vcを入力する第1、第2、第3の差動入力と、第1、第2の差動出力Voa、Vobを備え、コンパレータ14の出力ADOUTが第1の論理値例えばHighのとき、第3の差動入力を第1の差動出力にストレート接続し、第2の差動入力を第2の差動出力にストレート接続し、コンパレータ14の出力ADOUTが第2の論理値例えばLowのとき、第1の差動入力を第2の差動出力に交差接続し、第3の差動入力を第1の差動出力に交差接続する。図3Aは、本発明の第1の実施形態における入力、出力の伝達特性、図3Bは、比較器コンパレータの出力ADOUTの概要である。図3A、図3Bは、図11A、図11Bと同一である。図3D、図3Eは、図2のセレクタ16の動作を説明する図である。図3A、図3Bに示すように、図2の第3の増幅回路13の出力電圧Vcが負から正に変化する点Cで、コンパレータ14の出力ADOUTはLowからHighとなる。図3Dを参照すると、セレクタ16は、ADOUT=Lowのときは、図11Dのセレクタ15と同様、Vc、Vbが、第1、第2の差動出力Voa、Vobとして出力される。ADOUT=Highのときは、図3Eに示すとおり、セレクタ16は、VcをVoaに交差接続し、VaをVobに交差接続している。すなわち、第3の増幅回路13の差動出力Vcの正転信号を、セレクタ16の第1の差動出力Voaの反転信号、第3の増幅回路13の差動出力Vcの反転信号を、セレクタ16の第1の差動出力Voaの正転信号として出力するように交差接続し、第1の増幅回路11の差動出力Vaの正転信号を、セレクタ16の第2の差動出力Vobの反転信号、第1の増幅回路11の差動出力Vaの反転信号を、セレクタ16の第2の差動出力Vobの正転信号として出力するように交差接続している。すなわち、ADOUT=Highのときは、セレクタ16の第1の差動出力Voaには、Vcを反転させた信号が出力され、セレクタ16の第2の差動出力Vobには、Vaを反転させた信号が出力される。本実施形態においては、セレクタ16の信号選択をこのようにすることで、図3Cに示すように、ゼロクロス点CADOUT=Low/Highの切り替えが行われる点を中心として、DC伝達特性が折り返されるようなDC伝達特性を得ることができる。図3Cにおいて、X軸は入力電圧、Y軸は出力電圧セレクタの出力Voa、Vobである。第3の増幅回路13の出力VcがVc<0のとき、ADOUT=Lowであり、セレクタ16の第1の差動出力Voaには、図3AのVcが出力される。Vc≧0のときは、ADOUT=Highであり、セレクタ16の第1の差動出力Voaには、図3Aの点CからA側のVcの極性を反転した信号が出力される。このため、セレクタ16の第1の差動出力Voaの入力電圧に対するDC伝達特性は、点Cを通るY軸を中心に線対称となるA、Bの中点Cが山型三角波状の頂点となる。第3の増幅回路13の出力VcがVc<0のとき、ADOUT=Lowであり、セレクタ16の第2の差動出力Vobには、図3AのVbが出力され、Vc≧0のときは、ADOUT=Highであり、セレクタ16の第2の差動出力Vobには、図3Aの点CからA側のVaの極性を反転した信号が出力される。このため、セレクタ16の第2の差動出力Voaの入力電圧に対するDC伝達特性は点Cを通るY軸を中心に対称となる点Cが山型の頂点。なお、図3AのVaの点Cにおける値<0の極性を反転した値-Vaが、図3AのVbの点Cにおける値と異なる場合、Vobには点Cのと-側で若干のずれ段差が生じるが、点Cにおいて、-Va、Vbはともに正極性であり、図12Dのような、点Cでの不連続は生じない。このような折返しのDC伝達特性を持つ1bitA/D変換器10は、図1に示すように、N段カスケード接続することによって、全体として、NbitのA/D変換回路を構成することができる。このとき、各段の出力電圧は、図4D、図4Fに示すように、不連続点のない三角波状のDC伝達特性が得られる。図4Dは、図4Aの2段目の1bitA/D変換器10の第1乃至第3の増幅回路11、12、13の差動出力Va2、Vb2、Vc2の入力電圧に対するDC伝達特性を示す図である。図4DのVa2、Vb2は、図3CのVoa、Vobに対応し、それぞれの特性は点Cで左右に対称とされる。図4DのVc2は、Va2、Vb2の中間値であり、その特性は点Cで左右に対称とされる。図4Fは、図4Aの3段目の1bitA/D変換器10の第1乃至第3の増幅回路11、12、13の差動出力Va3、Vb3、Vc3の入力電圧に対するDC伝達特性を示す図である。図4FのVa3、Vb3は、図4AのVoa2、Vob2に対応している。3段目の1bitA/D変換器10の第1の増幅回路11の差動入力Voa2は、ADOUT2がLowVc2<0のとき、Vc2、ADOUT2がHighVc2>=0のとき、-Vc2である。3段目の1bitA/D変換器10の第1の増幅回路11の差動出力Va3は、入力電圧がE=BC/2以下ADOUT2=Lowで、Vc2、入力電圧がEとCの区間ADOUT2=Highで、-Vc2、入力電圧がCとD=CA/2の区間ADOUT2=Highで、-Vc2、入力電圧がD以上ADOUT2=Lowで、Vc2、となる。したがって、Va3は、入力電圧がBとCの電圧範囲区間では、その中点Eを通るY軸を中心として線対称となり、入力電圧がEとDの電圧範囲区間では、その中点Cを通るY軸を中心として線対称となり、入力電圧がCとAの電圧範囲区間では、その中点Dを通るY軸を中心として線対称となる。3段目の1bitA/D変換器10の第2の増幅回路12の差動入力Vob2は、ADOUT2がLowVc2<0のとき、Vb2、ADOUT2がHighVc2>=0のとき、-Va2である。3段目の1bitA/D変換器10の第2の増幅回路12の差動出力Vb3は、入力電圧がE以下ADOUT2=Lowで、Vb2、入力電圧がEとCの電圧範囲区間ADOUT2=Highで、-Va2、入力電圧がCとDの電圧範囲区間ADOUT2=Highで、-Va2、入力電圧がD以上ADOUT2=Lowで、Vb2となる。したがって、Vb3は、入力電圧がBとCの電圧範囲区間では、その中点Eを通るY軸を中心として線対称となり点Eが山の頂点、入力電圧がEとDの電圧範囲区間では、その中点Cを通るY軸を中心として線対称となり点Cが谷底、入力電圧がCとAの電圧区間では、その中点Dを通るY軸を中心として線対称となる点Dが山の頂点。3段目の1bitA/D変換器10の第3の増幅回路13の差動出力Vc3は、Va3とVb3の中間値となり、入力電圧がBとCの電圧範囲区間では、その中点Eを通るY軸を中心として線対称となり点Eが山の頂点、入力電圧がEとDの電圧範囲区間では、その中点Cを通るY軸を中心として線対称となり、入力電圧がCとAの電圧範囲区間では、その中点Dを通るY軸を中心として線対称となる。各段の出力電圧Vcnn=1、2、3に着目すると、関連技術とDC伝達特性は異なるものの、ゼロクロス点はA-B区間を2のN乗分だけ等分するような特性となっており、コンパレータ14によってその正負を判別することで、図5に示すようなNbitのA/D変換結果を出力することが可能となる。N=3とし、入力電圧A-B区間を23=8等分する場合の3ビットデジタル信号ADOUT1、ADOUT2、ADOUT3のコードについて以下に説明する。D=AC/2、E=BC/2として、1入力電圧VinがAD/2以上の場合、ADOUT1、ADOUT2、ADOUT3=1、0、0、2入力電圧Vinが電圧区間[D、AD/2]の場合、ADOUT1、ADOUT2、ADOUT3=1、0、1、3入力電圧Vinが電圧区間[CD/2、D]の場合、ADOUT1、ADOUT2、ADOUT3=1、1、1、4入力電圧Vinが電圧区間[C、CD/2]の場合、ADOUT1、ADOUT2、ADOUT3=1、1、0、5入力電圧Vinが電圧区間[EC/2、C]の場合、ADOUT1、ADOUT2、ADOUT3=0、1、0、6入力電圧Vinが電圧区間[E、EC/2]の場合、ADOUT1、ADOUT2、ADOUT3=0、1、1、7入力電圧Vinが電圧区間[BC/2、E]の場合、ADOUT1、ADOUT2、ADOUT3=0、0、1、8入力電圧VinがBC以下の場合、ADOUT1、ADOUT2、ADOUT3=0、0、0となる。ADOUT1、ADOUT2、ADOUT3は、同時に複数のビットが切り替わることがないグレイコード出力が得られ1ビットのみが変化、高速動作させても安定した動作を行うことができる。なお、デジタルコードをグレイコードから通常のバイナリコードに変換して使用してもよいことは勿論である。図6は、図1、図2を参照して説明した本実施形態のセレクタ16の構成を示す図である。図6を参照すると、セレクタ16は、Vaを差動入力する正転端子1601と反転端子1602と、Vobを差動出力する反転端子1610と正転端子1609間にそれぞれ接続されたnMOSトランジスタ1611、1612と、Vcを差動入力する正転端子1603とVoaを差動出力する正転端子1607と反転端子1608間にそれぞれ接続されたnMOSトランジスタ1613、1618と、Vcを差動入力する反転端子1604とVoaを差動出力する正転端子1607と反転端子1608間にそれぞれ接続されたnMOSトランジスタ1617、1614と、Vbを差動入力する正転端子1605と反転端子1606と、Vobを差動出力する正転端子1609と反転端子1610間にそれぞれ接続されたnMOSトランジスタ1615、1616と、ADOUTの反転信号を入力し反転した信号ADOUTを出力するインバータ17と、を備え、ADOUTの反転信号は、nMOSトランジスタ1613、1614、1615、1611のゲートに接続され、インバータ17の出力ADOUTの反転信号の反転信号、したがってADOUTはnMOSトランジスタ1611、1612、1617、1618のゲートに接続されている。ADOUTがHighのとき、はLowであるため、インバータ17の出力はHighとなり、nMOSトランジスタ1611、1612、1617、1618がオン導通し、Vaの正転端子1601とVobの反転端子1610、Vaの反転端子1602とVobの正転端子1609が接続し、Vcの正転端子1603とVoaの反転端子1608、Vcの反転端子1604とVoaの正転端子1607が接続し、図3Eの接続状態となる。ADOUTがLowのとき、はHighであり、インバータ17の出力はLowとなり、nMOSトランジスタ1613、1614、1615、1616がオンし、Vcの正転端子1603とVoaの正転端子1607、Vcの反転端子1604とVoaの反転端子1608が接続し、Vbの正転端子1605とVobの正転端子1609、Vcの反転端子1606とVobの反転端子1610が接続し、図3Dの接続状態となる。図6に示すように、MOSトランジスタによる単純なトランスファーゲートパストランジスタを組み合わせることでDC伝達特性の折返しを実現することができる。MOSトランジスタのトランスファーゲートで構成した場合は、余分な電力を必要とせず、非常に小さい面積でセレクタ回路を実現できるため、低電力小型化に有利なA/D変換回路を実現できる。図7は、図1、図2を参照して説明した本実施形態のセレクタ15の別の構成を示す図である。差動増幅回路の電流源を切り換えて信号を選択する構成によってもDC伝達特性の折返しを実現することができる。この場合、電力、面積の増加は必須であるが、MOSトランジスタによる単純なトランスファーゲートで構成する場合に比べて、次段の駆動能力が増し、高速動作が期待できる。図7を参照すると、共通接続されたソースが定電流源I1に接続され、ゲートにADOUTとその反転信号を入力するnMOSトランジスタNM5、NM6と、ソースが抵抗R3、R4を介してnMOSトランジスタNM5のドレインに接続され、ゲートにIN1とその反転信号IN1Bを入力するnMOSトランジスタMN1、MN2と、ソースが抵抗R5、R6を介してnMOSトランジスタNM6のドレインに接続され、ゲートにIN2とその反転信号IN2Bを入力するnMOSトランジスタMN3、MN4と、nMOSトランジスタMN1、MN3の共通接続されたドレインと電源VDD間に接続された抵抗R1と、nMOSトランジスタMN2、MN4の共通接続されたドレインと電源VDD間に接続された抵抗R2と、を備えている。図7において、ADOUTがHighのとき、nMOSトランジスタNM5がオンし、nMOSトランジスタNM6はオフし非導通となる、IN1、IN1Bを入力するnMOSトランジスタNM1、NM2のドレイン電圧がOUTB、OUTに出力される。一方、ADOUTがLowのとき、nMOSトランジスタNM6がオンし、nMOSトランジスタNM5がオフし、IN2、IN2Bを入力するnMOSトランジスタNM3、NM4のドレイン電圧がOUTB、OUTに出力される。図7の差動回路差動スイッチを、図6のトランジスタ1611、1612、1615、1616に置き換え、図7のIN1、IN1Bを端子1601、1602に接続してVaを差動入力し、IN2B、IN2を端子1605、1606に接続してVbを差動入力し、OUT、OUTBを端子1609、1610に接続してVobを出力する。さらに、図7の差動回路を、図6のトランジスタ1613、1614、1617、1618に置き換え、図7のIN1、IN1Bを端子1604、1603に接続してVcを差動入力し、IN2B、IN2を端子1603、1604に接続してVcを差動入力し、OUT、OUTBを端子1607、1608に接続してVoaを出力する。<実施形態2>次に、本発明の第2の実施形態を説明する。図8は、本発明の第2の実施形態を構成を示す図である。図8に示すように、本実施形態においては、図1に示したカスケード接続された各1bitA/D変換器10の各段間に、第1、第2のトラックホールド回路T/H回路31、32を設けてクロック信号例えば外部クロック信号に同期させて、各段を順々にパイプライン動作させる。例えば初段の1bitA/D変換器10のセレクタ16の第1の差動出力端子と1段目の1bitA/D変換器10の第1の増幅回路11の差動入力端子の間に、差動入力、差動出力の第1のトラックホールド回路T/H回路31を備え、初段の1bitA/D変換器10のセレクタ16の第2の差動出力端子と1段目の1bitA/D変換器10の第2の増幅回路12の差動入力端子の間に、差動入力、差動出力の第2のトラックホールド回路T/H回路32を備え、これら第1、第2のトラックホールド回路T/H回路31、32は、共通のクロック信号外部クロック:ExternalClockによりトラック/ホールドが制御される。1段目と2段目、2段目と3段目の段間等、他の段間の第1、第2のトラックホールド回路T/H回路31、32も同様な接続構成とされ、全ての段間のトラックホールド回路T/H回路に共通のクロック信号が供給される。これにより、高周波の入力信号に対しても、トラックホールド回路31、32が入力信号をトラッキング追従してホールドするため、より安定したクロック同期のA/D変換回路を実現することができる。トラックホールド回路T/H回路31、32は同一構成とされる。図8では、トラックホールド回路T/H回路31、32の内部構成は図示されていないが、公知の回路等を用いることができる。よく知られているように、トラックホールド回路は、入力と出力間に接続されたスイッチと、スイッチと出力の接続点とグランドGND間に接続された容量サンプリング用の容量からなり、例えばクロック信号がHighのときスイッチがオンして入力電圧をそのまま出力し、クロック信号がLowのときスイッチがオフし、オフとなった時点での入力電圧を保持出力するサンプルホールド回路において、サンプリング時間スイッチのオン時間を大きくとり、例えば入力電圧と出力電圧の差がLSB/2となるまでトラッキングするようにした構成としてもよい。こうすることで、単発信号のサンプリング測定も可能である。あるいは、トラックホールド回路として、サンプルホールド回路のスイッチのオン時間サンプリング時間を短く、サンプリング用の容量を小とし、広帯域化した構成としてもよいことは勿論であるただし、サンプリング用の容量を小とすると、ホールド時における雑音が問題となる場合がある。このように、本実施形態によれば、関連技術で問題とされたDC伝達特性の不連続性が解消されて安定した動作が可能となる。特にタイミングがシビアな高速な動作では有効である。また、この結果出力されるデジタル出力コードは、グレイコード出力となる。デジタルコード出力のCMOSロジック回路を安定且つ高速動作させる上で効果的である。なお、上記実施形態において、図1、図2、図3Dのセレクタ16において、ADOUT=Lowのとき、Voa=-Vb第2の増幅回路12の出力を入力するセレクタ16の第2の差動入力端子の正転入力と第1の差動出力端子の反転入力、セレクタ16の第2の差動入力端子の反転入力と第1の差動出力端子の正転出力を交差接続して、第1の差動出力端子からVbの極性を反転して出力、Vob=-Vc第3の増幅回路13の出力を入力するセレクタ16の第3の差動入力端子の正転入力と第2の差動出力端子の反転入力、セレクタ16の第3の差動入力端子の反転入力と第2の差動出力端子の正転出力を交差接続して、第2の差動出力端子からVcの極性を反転して出力、ADOUT=Highのとき、Voa=Va第1の増幅回路11の出力を入力する第1の増幅回路11の出力を入力するセレクタ16の第1の差動入力端子の正転入力と反転入力を第1の差動出力端子の正転入力と反転入力にストレート接続、Vob=Vc第3の増幅回路13の出力を入力するセレクタ16の第3の差動入力端子の正転入力と反転入力を第2の差動出力端子の正転入力と反転入力にストレート接続としてもよい。上記実施形態で説明したA/D変換装置は、例えばCMOSアナログデジタル混載半導体装置等に実装して好適とされるが、A/D変換装置単体を個別半導体装置として製造してもよいことは勿論である。なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。