"電流供給を行う電源手段と、少なくとも1つのコンデンサ及びスイッチ素子を有する昇圧ブロックと、前記スイッチ素子を制御して、前記電源手段と前記コンデンサとを接続して前記コンデンサを充電し、充電した前記コンデンサの放電を用いて所定の昇圧倍率の昇圧電圧を出力する昇圧回路と、を有し、前記昇圧回路を複数備え、全ての前記昇圧回路の前記出力を入力し、そのうちの1つの前記昇圧回路の前記出力を選択して出力する選択回路を備える電子回路において、前記スイッチ素子を制御し、異なる前記昇圧回路の前記昇圧ブロックを並列接続することで複数の前記昇圧回路の前記出力を組み合わせて前記選択回路に出力させる制御回路を備えたことを特徴とする電子回路。前記制御回路は、昇圧倍率が同一の異なる前記昇圧回路の前記昇圧ブロックを並列接続することを特徴とする請求項1に記載の電子回路。前記昇圧回路は、各々異なる昇圧倍率の昇圧電圧を出力することを特徴とする請求項1又は2に記載の電子回路。ところで、従来技術より知られている複数の昇圧回路を有する電子回路は、被駆動回路の動作タイミングに応じて、昇圧回路を切り替えているが、被駆動回路の動作シーケンスや動作モード以下、駆動モードと称するによっては、一部の昇圧電圧が不要となることがある。このため、該当する昇圧電圧を生成する昇圧回路を停止している場合がある。例えば、液晶表示装置に用いられる電子回路などである。一般的に、複数の駆動モードを有することは、電子回路の応用の幅を広げ、また、互換性を高めることにより、電子回路を半導体チップ化するときにそのチップコストを下げることが可能なので、複数の駆動モードに必要な昇圧回路を予め電子回路に備えておくことが望ましい。一方、昇圧回路は低いオン抵抗が求められるため、回路面積は他の回路ブロックに比べ大きくなり、電子回路を半導体チップ化したときのチップ面積増大をもたらす一因となっている。昇圧電圧の安定性や昇圧能力の確保などの動作マージンを有するように設計すると、回路面積が大きくなってしまい、チップサイズ増大を助長する傾向にあるが、そのような動作マージンとチップサイズとのトレードオフの関係を鑑みて、可能な限りチップコストを抑えるように設計することは難しい。特に、必要な昇圧電圧の数が増加するほど、その傾向は顕著になる。すでに説明したように、電子回路は、被駆動回路の駆動モードによって昇圧回路を停止することがあるが、そのような状態は、停止している昇圧回路は電子回路の構成上無駄になっている状態である。上述のように、チップコストを下げるために、駆動モードに対応して複数の昇圧回路を予め電子回路に設けておくことが望ましいが、それら複数の昇圧回路が、駆動モードによっては停止しているとすると、無駄な面積も多くなるから、チップの面積を有効に活用できていないことになる。特許文献1に示した従来技術は、被駆動回路の電力消費タイミングに同期して複数の昇圧回路を分散動作するものであるから、このような停止している昇圧回路を有効活用することはできない。本発明は、上記の問題を解決するためになされたものである。複数の昇圧回路を有する電子回路にあって、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることで、複数の駆動モードに対応して複数の昇圧回路を予め電子回路に設けるときであっても、無駄な回路面積が無い電子回路を提供することができる。上記目的を達成するために、本発明の電子回路は下記記載の構造を採用する。電流供給を行う電源手段と、少なくとも1つのコンデンサ及びスイッチ素子を有する昇圧ブロックと、そのスイッチ素子を制御して、電源手段とコンデンサとを接続してコンデンサを充電し、充電したコンデンサの放電を用いて所定の昇圧倍率の昇圧電圧を出力する昇圧回路と、を有し、そのような昇圧回路を複数備え、全ての昇圧回路の出力を入力し、そのうちの1つの昇圧回路の出力を選択して出力する選択回路を備える電子回路において、そのスイッチ素子を制御し、異なる昇圧回路の昇圧ブロックを並列接続することで複数の昇圧回路の出力を組み合わせて選択回路に出力させる制御回路を備えたことを特徴とする。このような構成にすることによって、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることができ、無駄な回路面積を無くすことが可能となる。制御回路は、昇圧倍率が同一の異なる昇圧回路の昇圧ブロックを並列接続するようにしてもよい。このような構成にすることによって、昇圧ブロックが余ることなく昇圧回路を並列接続できるので、さらに無駄な回路面積を無くすことが可能となる。昇圧回路は、各々異なる昇圧倍率の昇圧電圧を出力するようにしてもよい。このような構成にすることによって、駆動モードに対応して、様々な昇圧ブロックの組み合わせが可能となり、停止した昇圧回路をさらに有効活用することが可能となる。本発明の電子回路は、休止中の昇圧回路を、動作中の昇圧回路に組み合わせることができる。このような構成とすることによって、動作中の昇圧回路の昇圧能力を向上させることが可能となる。停止した昇圧回路が無駄とならないから、昇圧回路の面積使用効率を増大することが可能となる効果を有する。本発明の電子回路は、複数の昇圧回路を備えて、被駆動回路の駆動モードによって、昇圧回路を停止するとき、停止している昇圧回路を動作している昇圧回路に並列接続する制御回路を有している。次に電子回路の概要を図1及び図2に示す概念図を用いて説明する。説明にあっては、同一の構成には同一の番号を付与するものとし、重複する説明は省略する。まずは図1の例を説明する。図1に示すように、電子回路は、例えば、昇圧倍率が最大4倍の昇圧回路51、最大3倍の昇圧回路53、最大2倍の昇圧回路55の3つの昇圧回路、制御回路70を有しているとする。各昇圧回路は、最大昇圧倍率に必要な数の昇圧ブロック21を各々有している。昇圧ブロック21は、コンデンサとスイッチ素子とを有する回路ブロックである。各昇圧回路には、図示しないが各昇圧ブロックが昇圧した電圧を蓄電する蓄電用コンデンサが搭載されている。この例では、すべての昇圧ブロック21の昇圧倍率は同じである。各昇圧回路は、所定の昇圧サイクルで動作を行う。この昇圧動作中に各昇圧ブロックから出力される電圧を、蓄電用コンデンサに充電する。そして所定の昇圧倍率に達するとこの蓄電用コンデンサから昇圧電圧を取り出す仕組みになっている。ここで、駆動モードによって、4倍昇圧の電圧と2倍昇圧の電圧が必要であったとすると、従来は、最大3倍の昇圧回路53は停止していたが、この最大3倍の昇圧回路53を2倍昇圧に用いるのである。図1に示すように、最大3倍の昇圧回路53を最大2倍の昇圧回路55と並列接続させるように、昇圧回路を構成する昇圧ブロック21のスイッチ素子を制御回路70が制御するのである。例えば、最大3倍の昇圧回路53の昇圧ブロックのうち、2つの昇圧ブロック21で2倍昇圧の電圧を出力するものとすれば、この2つの昇圧ブロック群22を最大2倍の昇圧回路55と並列接続させる。結果として、最大4倍の昇圧回路51からは4倍の昇圧電圧を得て、最大3倍の昇圧回路53及び最大2倍の昇圧回路55から2倍の昇圧電圧を得るのである。このようにすれば、停止している昇圧回路がなくなり、面積の無駄が無いばかりか、2倍の昇圧電圧を得るために、2倍の充電電流により蓄電用コンデンサを充電できるので、昇圧動作開始時において、昇圧電圧に達するまでの時間を短縮でき、また負荷駆動による昇圧電圧の低下時における昇圧電圧の回復時間を短縮などの昇圧時間の短縮が可能という昇圧能力向上のメリットもある。次に、図2の例を説明する。図2に示す例は、すべての昇圧ブロック21の昇圧倍率が同じではない場合である。図2に示すように、最大4倍の昇圧回路51を構成する昇圧ブロック23の昇圧倍率は、他の昇圧ブロック21と異なっており、例えば2倍である。最大4倍の昇圧回路51は、この2つの昇圧ブロック23で最大4倍の昇圧電圧を出力する。ここで、図1の例と同様に、駆動モードによって、4倍昇圧の電圧と2倍昇圧の電圧が必要であったとする。この例では、最大3倍の昇圧回路53を最大4倍の昇圧回路51及び最大2倍の昇圧回路55と並列接続させるように制御回路70が制御するのである。例えば、最大3倍の昇圧回路53の昇圧ブロックのうち、2つの昇圧ブロック21で2倍昇圧の電圧を出力するものとすれば、この2つの昇圧ブロック群22を最大4倍の昇圧回路51と並列接続させ、残りの1つの昇圧ブロック21を最大2倍の昇圧回路55と並列接続させるのである。結果として、最大4倍の昇圧回路51おからは4倍の昇圧電圧を得て、最大2倍の昇圧回路55から2倍の昇圧電圧を得るのであるが、図2に示すように、最大2倍の昇圧回路55と最大3倍の昇圧回路53との昇圧ブロック21同士が並列接続されるので、最大2倍の昇圧回路55が2倍の昇圧電圧を得るために、2倍の充電電流により蓄電用コンデンサを充電できるので、昇圧動作開始時において、昇圧電圧に達するまでの時間を短縮できる。そして、最大3倍の昇圧回路53には、動作を停止している昇圧ブロック21がなくなるので、無駄がない。また、本発明の電子回路では、昇圧回路が停止していなくても、所定の昇圧回路を他の昇圧回路に並列接続するように制御回路が制御することもできる。例えば、昇圧倍率が最大4倍の昇圧回路1つと、最大2倍の昇圧回路2つとの、計3つの昇圧回路を有していたとする。このとき、2つの最大2倍の昇圧回路を並列接続させるように、昇圧回路を構成する昇圧ブロックのスイッチ素子を制御回路が制御するのである。結果として、最大4倍の昇圧回路からは4倍の昇圧電圧を得て、2つの最大2倍の昇圧回路からは2倍の昇圧電圧を得るのである。このようにすれば、昇圧ブロックが余ることなく昇圧回路を並列接続できるので、さらに無駄な回路面積を無くすことができるというメリットもある。以下、図面を用いて本発明を実施するための実施形態を、図を用いて説明する。実施例としては、3つの昇圧回路を有し、この3つの昇圧回路は互いに異なる昇圧倍率の昇圧電圧を出力する例で説明する。また、説明にあっては、図1及び図2を用いた説明と同様に、同一の構成には同一の番号を付与するものとし、重複する説明は省略する。なお、説明は参照する図面を指示して行うが、他の図面も適宜参照されたい。[電子回路の応用例の説明:図1、図2、図3]次に、電子回路の応用例を、主に図3を用いて説明する。図3は電子回路の応用例を説明する回路ブロック図である。電子回路100は、昇圧回路1、3、5と制御回路7と選択回路9a~9nとを有している。200は他の電子回路又は電子機器、例えば、液晶表示パネルの駆動回路である。この駆動回路200には選択回路9a~9nの出力を入力する入力端子11a~11nを有している。図3に示す昇圧回路1、2、3は、図及び図2に示す昇圧回路51、53、55にそれぞれ相当し、制御回路7は同じく制御回路70に相当する。図3は、昇圧回路が3つある場合であり、最大で3種類の昇圧電圧を生成できる。昇圧回路1、3、5の出力は選択回路9a~9nに入力されている。一方、制御回路7の制御信号は、昇圧回路1、3、5と選択回路9a~9nとに入力されている。選択回路9a~9nの出力は駆動回路200の入力端子11a~11nに接続されている。昇圧回路1、3、5の出力は、駆動回路200に入力されて液晶表示パネルを駆動するための複数の電源電圧となる。次に、電子回路100の動作を説明する。昇圧回路1、3、5はスイッチ素子とコンデンサからなる昇圧ブロックを有しており、それらを組み合わせることで昇圧回路を構成している。昇圧回路1、3、5は、制御回路7によって各々昇圧動作を行う。昇圧回路1、3、5の出力と制御回路7の制御信号は、選択回路9に入力されており、選択回路9を制御回路7の制御信号によって、複数の昇圧電圧を切り替えて出力する。図3に示す電子回路100は、昇圧回路を3つ有し、最大3種類の昇圧電圧を作ることができるが、駆動モードによっては、2種類の昇圧電圧のみでよい場合がある。その際、3つの昇圧回路のうち、1つの昇圧回路を休止させてしまうのではなく、制御回路7によって、3つの昇圧回路のうち2つがそれぞれ同じ昇圧電圧を生成するように動作する。例えば、図1及び図2に示すように制御されるのである。このようにすることで、従来では休止していた昇圧回路を有効活用する。休止中の昇圧回路を、動作中の昇圧回路に組み合わせることができ、充電電流の増加により、昇圧電圧到達時間の短縮や負荷駆動による昇圧電圧低下時の回復時間の短縮など、動作中の昇圧回路の動作マージンを拡大させることが可能となり、チップ面積を有効に活用することが可能となるのである。[昇圧回路の動作説明1:図3、図4、図5]次に、図3から図5を用いて昇圧回路1、3、5の構成及び動作について説明する。まず、昇圧回路の構成について説明する。昇圧回路1、3、5は、少なくとも1つのコンデンサ及びスイッチ素子からなる昇圧ブロックを有している。そして、それらを組み合わせることで昇圧回路を構成している。ここでは、昇圧倍数が3倍の昇圧回路と、昇圧倍数が2倍の昇圧回路とに切り替えることができる昇圧ブロックについて、詳細に説明する。図4は、昇圧ブロックの具体的な回路構成について動作を説明する図である。この昇圧ブロックは、NチャネルトランジスタMN1~MN3と、PチャネルトランジスタMP1~MP6と、コンデンサC1~C3とを有している。記号V1は基準電源、V3は昇圧電源、VSSは接地電源である。また、制御信号CNT1~CNT5は、図2の制御回路7の出力信号である制御信号、21はこれらを有する昇圧ブロックである。NチャネルトランジスタMN1~MN3と、PチャネルトランジスタMP1~MP6とは、スイッチ素子であり、例えば、MOSFETで構成することができる。NチャネルトランジスタMN1,MN2のソース端子及びバルク端子は、接地電源VSSに接続し、ゲート端子は制御信号CNT1に接続している。PチャネルトランジスタMP1、MP2のソース端子及びバルク端子は、基準電源V1に接続し、ゲート端子は制御信号CTN2に接続している。コンデンサC1の両端子は、NチャネルトランジスタMN1のドレイン端子とPチャネルトランジスタMP1のドレイン端子とにそれぞれ接続しており、コンデンサC2の両端子は、NチャネルトランジスタMN2のドレイン端子とPチャネルトランジスタMP2のドレイン端子とにそれぞれ接続している。コンデンサC1とNチャネルトランジスタMN1のドレイン端子との接続点に、NチャネルトランジスタMN3のソース端子が接続しており、コンデンサC2とNチャネルトランジスタMN2のドレイン端子との接続点に、NチャネルトランジスタMN3のドレイン端子が接続している。NチャネルトランジスタMN3のバルク端子は接地電源VSSに接続し、ゲート端子は制御信号CNT3に接続している。コンデンサC1とPチャネルトランジスタMP1のドレイン端子との接続点に、PチャネルトランジスタMP3のソース端子が接続しており、コンデンサC2とPチャネルトランジスタMP2のドレイン端子との接続点に、PチャネルトランジスタMP3のドレイン端子が接続している。PチャネルトランジスタMP3のバルク端子は昇圧電源V3に接続し、ゲート端子は制御信号CNT4に接続する。コンデンサC1とPチャネルトランジスタMP1のドレイン端子との接続点に、PチャネルトランジスタMP4のソース端子及びバルク端子が接続しており、コンデンサC2とNチャネルトランジスタMN2のドレイン端子との接続点に、PチャネルトランジスタMP4のドレイン端子が接続している。PチャネルトランジスタMP4のゲート端子は制御信号CNT5に接続している。PチャネルトランジスタMP5のドレイン端子は、コンデンサC1とNチャネルトランジスタMN1のドレイン端子との接続点に接続しており、PチャネルトランジスタMP5のソース端子及びバルク端子は基準電源V1に接続し、ゲート端子は制御信号CNT1に接続している。PチャネルトランジスタMP6のドレイン端子は、コンデンサC2とPチャネルトランジスタMP2のドレイン端子との接続点に接続しており、PチャネルトランジスタMP6のソース端子及びバルク端子は昇圧電源V3に接続し、ゲート端子は制御信号CNT1に接続している。そして、昇圧電源V3と接地電源VSSとの間にコンデンサC3が接続されている。次に、図5を用いて昇圧回路の動作について説明する。図5は、図4に示す昇圧ブロック21を駆動する制御信号CNT1~CNT5のタイムチャートを示す図である。図5aは、昇圧ブロック21が基準電源V1の3倍の昇圧電圧を生成する場合のタイムチャートであり、一方、図5bは、昇圧ブロック21が基準電源V1の2倍の昇圧電圧を生成する場合のタイムチャートである。それぞれ、充電期間と昇圧期間とを交互に繰り返すことで、昇圧電圧を生成する。まず、昇圧ブロック21が3倍の昇圧電圧を生成する場合の動作を説明する。図5aの充電期間では、図4に示すNチャネルトランジスタMN1,MN2と、PチャネルトランジスタMP1,MP2とをオンし、NチャネルトランジスタMN3と、PチャネルトランジスタMP3~MP6とをオフすることで、コンデンサC1,C2は、基準電源V1と接地電源VSSとの間に並列に接続されることになり、充電を行う。続いて、図5aの昇圧期間では、図4に示すNチャネルトランジスタMN1~MN3と、PチャネルトランジスタMP1~MP3とをオフし、PチャネルトランジスタMP4~MP6をオンする。コンデンサC1とコンデンサC2とは、PチャネルトランジスタMP4によって直列に接続される。コンデンサC1の低電圧側は、PチャネルトランジスタMP5により基準電源V1に接続され、コンデンサC2の高電位側は、PチャネルトランジスタMP6により昇圧電源V3に接続される。このため、コンデンサC1とコンデンサC2とにそれぞれ充電された電圧と合わせ、昇圧電源V3には基準電源V1の3倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサC3によって保持される。次に、昇圧ブロック21が2倍の昇圧電圧を生成する場合の動作を説明する。図5bの充電期間では、図4に示すNチャネルトランジスタMN1,MN2と、PチャネルトランジスタMP1,MP2とをオンし、NチャネルトランジスタMN3と、PチャネルトランジスタMP3~MP6とをオフすることで、コンデンサC1,C2は、基準電源V1と接地電源VSSとの間に並列に接続されることになり、充電を行う。なお、この動作は、すでに説明した3倍の昇圧電圧を生成する場合と同じである。続いて、図5bの昇圧期間では、図4に示すNチャネルトランジスタMN1,MN2と、PチャネルトランジスタMP1,MP2,MP4とをオフし、NチャネルトランジスタMN3と、PチャネルトランジスタMP3,MP5,MP6とをオンする。コンデンサC1とコンデンサC2とは、PチャネルトランジスタMP3及びNチャネルトランジスタMN3によって並列に接続される。コンデンサC1,C2の低電圧側は、PチャネルトランジスタMP5により基準電源V1に接続され、コンデンサC1,C2の高電位側は、PチャネルトランジスタMP6により昇圧電源V3に接続される。このため、コンデンサC1,C2に充電された電圧と合わせ、昇圧電源V3には基準電源V1の2倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサC3によって保持される。以上の説明のように、スイッチ素子であるPチャネルトランジスタ及びNチャネルトランジスタをオン又はオフすることで、コンデンサC1及びコンデンサC2を直列又は並列に接続させ、所定の昇圧電圧を得るのである。そして、これらスイッチ素子のオン又はオフの操作により、昇圧電圧を2倍又は3倍に切り替えることができるのである。以上の説明では、コンデンサを2つ使用し、最大3倍の昇圧電圧を生成できる昇圧ブロックを説明したが、コンデンサ及びスイッチ素子を増やすことで、さらに高い昇圧電圧を生成でき、様々な昇圧電圧を生成できる昇圧回路を構成することが可能である。[昇圧回路の動作説明2:図6]次に、図6を用いて昇圧ブロックの別の例を説明する。図6では、昇圧倍数が4倍の昇圧回路と、昇圧倍数が3倍の昇圧回路とに切り替えることができる昇圧ブロックについて、詳細に説明する。図6は、図4で示した昇圧ブロックに、新たな構成要素を追加したものである。この昇圧ブロックの新たな構成要素は、NチャネルトランジスタMN4と、PチャネルトランジスタMP7,MP8と、コンデンサC4とである。そして、25はこれらを有する昇圧ブロックである。NチャネルトランジスタMN4と、PチャネルトランジスタMP7,MP8とは、スイッチ素子であり、例えば、MOSFETで構成することができることも、他のトランジスタと同様である。NチャネルトランジスタMN4のソース端子及びバルク端子は、接地電源VSSに接続し、ゲート端子は制御信号CNT1に接続している。PチャネルトランジスタMP7のソース端子及びバルク端子は、基準電源V1に接続し、ゲート端子は制御信号CTN2に接続している。コンデンサC4の両端子は、NチャネルトランジスタMN4のドレイン端子とPチャネルトランジスタMP7のドレイン端子とにそれぞれ接続している。コンデンサC2とPチャネルトランジスタMP2のドレイン端子との接続点に、PチャネルトランジスタMP8のソース端子及びバルク端子が接続しており、コンデンサC4とNチャネルトランジスタMN4のドレイン端子との接続点に、PチャネルトランジスタMP8のドレイン端子が接続している。PチャネルトランジスタMP8のゲート端子は制御信号CNT1に接続している。PチャネルトランジスタMP6のドレイン端子は、図4と異なり、コンデンサC4とPチャネルトランジスタMP7のドレイン端子との接続点に接続しており、PチャネルトランジスタMP6のソース端子及びバルク端子は昇圧電源V3に接続し、ゲート端子は制御信号CNT1に接続している。次に、図5を用いて昇圧回路の動作について説明する。図5は、図4に示した昇圧ブロック21を駆動する制御信号CNT1~CNT5のタイムチャートを示す図で、図6に示す昇圧ブロック25も同じ制御信号で駆動可能である。図5aは、昇圧ブロック25が基準電源V1の4倍の昇圧電圧を生成する場合のタイムチャートであり、一方、図5bは、昇圧ブロック25が基準電源V1の3倍の昇圧電圧を生成する場合のタイムチャートである。それぞれ、充電期間と昇圧期間とを交互に繰り返すことで、昇圧電圧を生成する。まず、昇圧ブロック25が4倍の昇圧電圧を生成する場合の動作を説明する。図5aの充電期間では、図6に示すNチャネルトランジスタMN1,MN2,MN4と、PチャネルトランジスタMP1,MP2,MP7とをオンし、NチャネルトランジスタMN3と、PチャネルトランジスタMP3~MP6,MP8とをオフすることで、コンデンサC1,C2,C4は、基準電源V1と接地電源VSSとの間に並列に接続されることになり、充電を行う。続いて、図5aの昇圧期間では、図6に示すNチャネルトランジスタMN1~MN4と、PチャネルトランジスタMP1~MP3,MP7とをオフし、PチャネルトランジスタMP4~MP6,MP8をオンする。コンデンサC1とコンデンサC2とコンデンサC4とは、PチャネルトランジスタMP4,MP8によって直列に接続される。コンデンサC1の低電圧側は、PチャネルトランジスタMP5により基準電源V1に接続され、コンデンサC4の高電位側は、PチャネルトランジスタMP6により昇圧電源V3に接続される。このため、コンデンサC1とコンデンサC2とコンデンサC4とにそれぞれ充電された電圧と合わせ、昇圧電源V3には基準電源V1の4倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサC3によって保持される。次に、昇圧ブロック25が3倍の昇圧電圧を生成する場合の動作を説明する。図5bの充電期間では、図6に示すNチャネルトランジスタMN1,MN2,MN4と、PチャネルトランジスタMP1,MP2,MP7とをオンし、NチャネルトランジスタMN3と、PチャネルトランジスタMP3~MP6,MP8とをオフすることで、コンデンサC1,C2,C4は、基準電源V1と接地電源VSSとの間に並列に接続されることになり、充電を行う。なお、この動作は、すでに説明した4倍の昇圧電圧を生成する場合と同じである。続いて、図5bの昇圧期間では、図6に示すNチャネルトランジスタMN1,MN2,MN4と、PチャネルトランジスタMP1,MP2,MP4,MP7とをオフし、NチャネルトランジスタMN3と、PチャネルトランジスタMP3,MP5,MP6,MP8とをオンする。コンデンサC1とコンデンサC2とは、PチャネルトランジスタMP3及びNチャネルトランジスタMN3によって並列に接続される。コンデンサC1,C2の低電圧側は、PチャネルトランジスタMP5により基準電源V1に接続され、コンデンサC1,C2の高電位側は、PチャネルトランジスタMP8により、コンデンサC4の低電位側に接続される。コンデンサC4の高電位側は、PチャネルトランジスタMP6により、昇圧電源V3に接続される。このため、コンデンサC1,C2,C4に充電された電圧と合わせ、昇圧電源V3には基準電源V1の3倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサC3によって保持される。以上の説明では、最大昇圧4倍の場合を説明したが、コンデンサ及びスイッチ素子を増やすことで、さらに高い昇圧電圧を生成でき、様々な昇圧電圧を生成できる昇圧回路を構成することが可能である。[選択回路の説明:図7]次に、図3に示す選択回路9を図7を用いて説明する。まず、選択回路9の構成を説明する。選択回路9は、インバータ24,25,26と、トランスミッションゲートTG1,TG2,TG3とを有している。符号31,33,35は、制御回路7から出力される制御信号である。制御回路7からは制御信号31、33、35が出力しており、インバータとトランスミッションゲートとに接続している。制御信号31は、トランスミッションゲートTG1の正転入力端子及びインバータ24の入力端子に接続している。インバータ24の出力端子は、トランスミッションゲートTG1の反転入力端子に接続している。制御信号33は、トランスミッションゲートTG2の正転入力端子及びインバータ25の入力端子に接続している。インバータ25の出力端子は、トランスミッションゲートTG2の反転入力端子に接続している。制御信号35は、トランスミッションゲートTG3の正転入力端子及びインバータ26の入力端子に接続している。インバータ26の出力端子は、トランスミッションゲートTG3の反転入力端子に接続している。トランスミッションゲートTG1の入力端子は昇圧回路1と接続し、トランスミッションゲートTG2の入力端子は昇圧回路3と接続し、トランスミッションゲートTG3の入力端子は昇圧回路5と接続している。トランスミッションゲートTG1,TG2,TG3の各出力端子は、出力端子99と全て接続している。つまり、各昇圧回路の昇圧出力が各トランスミッションゲートに入力し、各トランスミッションゲートの開閉により出力端子99に各昇圧電圧が出力される。[選択回路の動作説明:図7]次に、選択回路9の動作を引き続き図7を用いて説明する。選択回路9は、昇圧回路1,3,5によって生成された昇圧電圧を、制御回路7の制御信号31,33,35によって選択され、出力端子99に出力する。以下の説明では、昇圧回路1は最大4倍の昇圧電圧、昇圧回路3は最大3倍の昇圧電圧、昇圧回路5は最大2倍の昇圧電圧を生成するものとして説明する。まず、3種類の昇圧電圧、すなわち、4倍、3倍、2倍の昇圧電圧を使用する駆動モードを説明する。昇圧回路1,3,5はそれぞれ異なる昇圧電圧を生成する。次に、制御回路7は、出力する制御信号31,33,35のうち、いずれか1つの制御信号のみハイレベルになるように制御する。このような制御信号を入力された選択回路9は、トランスミッションゲートTG1,TG2,TG3のいずれか1つのみをオンするように動作する。このようにして、選択回路9は、3種類の昇圧電圧のうち、1つの昇圧電圧を選択し、出力端子99に出力する。次に、2種類の昇圧電圧、例えば、4倍、2倍の昇圧電圧を使用する駆動モードを説明する。昇圧回路1は4倍、昇圧回路3は2倍、昇圧回路5は2倍の昇圧電圧を生成するように制御回路7によって制御する。次に、制御回路7は、出力する制御信号33,35は同時にオン又はオフするように制御する。このような制御信号を入力された選択回路9は、トランスミッションゲートTG2,TG3が同時にオン又はオフするように動作する。このようにして、選択回路9は、昇圧回路3,5が同じ2倍の昇圧電圧を生成する駆動モードの場合は、昇圧回路3,5の出力を接続して、出力端子99に出力する。このような構成とすることで、例えば、3倍の昇圧電圧が不要な駆動モードにおいても、最大昇圧倍数3倍の昇圧回路3を、昇圧倍数2倍の昇圧電圧を出力するように制御し、さらに、その昇圧電圧を、最大昇圧倍数2倍の昇圧回路5の昇圧電圧と接続することによって、選択回路9から出力される2倍の昇圧電圧の充電電流の増加が可能となり、昇圧電圧到達時間の短縮や負荷駆動による昇圧電圧低下時の回復時間の短縮など、動作マージンを拡大することができる。制御回路7は、外部からの設定信号または、記憶装置による設定信号に基づき、一般的な論理回路を使うことで、図5に示したような昇圧回路の制御信号及び選択回路の制御信号を生成する。なお、図5では、昇圧期間と充電期間の切り替わりのタイミングは全て同時に切り替わっている例で説明したが、遅延回路などを用いて、切り替わりのタイミングをずらすことで、コンデンサの充電電荷が電源などに逃げることを防ぎ、昇圧効率を上げることも可能である。本発明の電子回路は、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることが可能となる。これにより、昇圧回路の動作マージンの拡大と、半導体チップ化したときのチップ面積を有効活用することができる。"