"導電体からなる第1、第2、第3チップ搭載部と、前記第1、第2、第3チップ搭載部の周囲に配置された複数の外部端子と、第1電界効果トランジスタを含む第1半導体チップと、第2電界効果トランジスタを含む第2半導体チップと、前記第1、第2電界効果トランジスタを駆動する回路を含む第3半導体チップと、前記第1、第2、第3チップ搭載部の一部、前記複数の外部端子の一部および前記第1、第2、第3半導体チップを覆う封止体とを備え、前記第1、第2、第3半導体チップは、それぞれ前記第1、第2、第3チップ搭載部上に配置され、前記複数の外部端子は、前記第1電界効果トランジスタのドレインに第1電源を供給する第1電源端子と、前記第2電界効果トランジスタのソースに、前記第1電源よりも電位の低い第2電源を供給する第2電源端子とを備え、前記第1電界効果トランジスタのソースと、前記第2電界効果トランジスタのドレインとを電気的に接続する第1金属板と、前記第2半導体チップ上から前記第2電源端子に向かって延びるように配置され、前記第2電界効果トランジスタのソースと、前記第2電源端子とを電気的に接続する第2金属板とを備え、前記第2金属板に開口部が形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第2金属板に、複数の前記開口部が形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第2金属板は、前記第2半導体チップ上に配置され、前記第2半導体チップ上のソース電極に接続される第1部分、および前記第1部分から前記第2電源端子に向かって延びる第2部分を有し、前記開口部は、前記第2金属板の前記第1部分に形成されていることを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1部分には、複数の前記開口部が形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記封止体は、第1側面と、前記第1側面に対向する第2側面と、前記第1側面および前記第2側面との間に設けられた第3側面と、前記第3側面に対向する第4側面とを有し、前記第2電源端子の1つは、前記第1側面から露出し、前記第2電源端子の他の1つは、前記第3側面から露出し、前記第2金属板は、前記第2半導体チップ上に配置され、前記第2半導体チップ上のソース電極に接続される第1部分、前記第1部分から前記第2電源端子の1つに向かって延びる第2部分、および前記第1部分から前記第2電源端子の他の一つに向かって延びる第3部分を有し、前記開口部は、前記第2金属板の前記第1部分に形成されていることを特徴とする半導体装置。導電体からなる第1、第2、第3チップ搭載部と、前記第1、第2、第3チップ搭載部の周囲に配置された複数の外部端子と、第1電界効果トランジスタを含む第1半導体チップと、第2電界効果トランジスタを含む第2半導体チップと、前記第1、第2電界効果トランジスタを駆動する回路を含む第3半導体チップと、前記第1、第2、第3チップ搭載部の一部、前記複数の外部端子の一部および前記第1、第2、第3半導体チップを覆う封止体とを備え、前記第1、第2、第3半導体チップは、それぞれ前記第1、第2、第3チップ搭載部上に配置され、前記複数の外部端子は、前記第1電界効果トランジスタのドレインに第1電源を供給する第1電源端子と、前記第2電界効果トランジスタのソースに、前記第1電源よりも電位の低い第2電源を供給する第2電源端子とを備え、前記第1電界効果トランジスタのソースと、前記第2電界効果トランジスタのドレインとを電気的に接続する第1金属板と、前記第2電界効果トランジスタのソースと、前記第2電源端子とを電気的に接続する第2金属板とを備え、前記第2金属板は、前記第2半導体チップ上に配置され、前記第2半導体チップ上のソース電極に接続される第1部分、および前記第1部分から前記第2電源端子に向かって延びる第2部分を有し、前記第2金属板の前記第2部分に、前記第2電源端子から前記第1部分に向かって延びるスリットが形成されていることを特徴とする半導体装置。請求項6記載の半導体装置において、前記封止体は、第1側面と、前記第1側面に対向する第2側面と、前記第1側面および前記第2側面との間に設けられた第3側面と、前記第3側面に対向する第4側面とを有し、前記第2電源端子の1つは、前記第1側面から露出し、前記第2電源端子の他の1つは、前記第3側面から露出し、前記第2金属板の前記第2部分は、前記第2電源端子の1つに向かって延びており、前記第2金属板は、前記第1部分から前記第2電源端子の他の1つに向かって延びる第3部分を有し、前記第2金属板の前記第3部分に、前記第2電源端子の他の1つから前記第1部分に向かって延びるスリットが形成されていることを特徴とする半導体装置。導電体からなる第1、第2、第3チップ搭載部と、前記第1、第2、第3チップ搭載部の周囲に配置された複数の外部端子と、第1電界効果トランジスタを含む第1半導体チップと、第2電界効果トランジスタを含む第2半導体チップと、前記第1、第2電界効果トランジスタを駆動する回路を含む第3半導体チップと、前記第1、第2、第3チップ搭載部の一部、前記複数の外部端子の一部および前記第1、第2、第3半導体チップを覆う封止体とを備え、前記第1、第2、第3半導体チップは、それぞれ前記第1、第2、第3チップ搭載部上に配置され、前記複数の外部端子は、前記第1電界効果トランジスタのドレインに第1電源を供給する第1電源端子と、前記第2電界効果トランジスタのソースに、前記第1電源よりも電位の低い第2電源を供給する第2電源端子とを備え、前記第1電界効果トランジスタのソースと、前記第2電界効果トランジスタのドレインとを電気的に接続する第1金属板と、前記第2半導体チップ上から前記第2電源端子に向かって延びるように配置され、前記第2電界効果トランジスタのソースと、前記第2電源端子とを電気的に接続する第2金属板とを備え、前記第2金属板には、前記第2半導体チップに対向する面に突起部が設けられていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記第2金属板は、導電性の接着層を介して前記第2半導体チップ上のソース電極に接続されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記第2金属板には、前記第2半導体チップに対向する面に複数の前記突起部が形成されていることを特徴とする半導体装置。ところで、本発明者は、上記DC-DCコンバータの構成について検討した。以下は、公知とされた技術ではないが、本発明者によって検討された構成であり、その概要は次のとおりである。本発明者が検討した技術では、DC-DCコンバータを構成するハイサイドスイッチ用のパワーMOSFETが形成された半導体チップと、ロウサイドスイッチ用のパワーMOSFETが形成された半導体チップと、これらのパワーMOSFETの動作を制御する制御回路が形成された半導体チップとが同一のパッケージに封止されている。ハイサイドスイッチ用のパワーMOSFETが形成された半導体チップのソース電極と、ロウサイドスイッチ用のパワーMOSFETが形成された半導体チップのドレイン電極に接続されるダイパッドとは、複数のボンディングワイヤを通じて電気的に接続されている。また、ロウサイドスイッチ用のパワーMOSFETが形成された半導体チップのソース電極と、GND電源用のリードとは、複数のボンディングワイヤを通じて電気的に接続されている。しかし、このような構成を有する半導体装置においては、上記のように複数のボンディングワイヤを用いた接続構成を採用しているので、パッケージ抵抗、ソース電極を形成する金属アルミニウムの拡がり抵抗に伴う導通損失が増大する、という問題があることを本発明者は見出した。そこで、本発明の目的は、半導体装置の電気的特性を向上させることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本発明は、第1、第2および第3半導体チップを同一の封止体に収容する半導体装置において、前記第1半導体チップのソース電極と、前記第2半導体チップのドレイン電極とを第1金属板を通じて電気的に接続し、前記第2半導体チップのソース電極と、外部端子とを第2金属板を通じて電気的に接続する構成を有しており、前記第2金属板は、前記第2半導体チップのソース電極に接続された第1部分と、前記第2半導体チップの1つの角を挟んで交差する2つの辺のうちの一方の辺を跨いで延在する第2部分と、前記第2部分から分かれた状態で、前記2つの辺のうちの他方の辺を跨いで延在する第3部分とを一体的に有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、前記第2金属板は、前記第2半導体チップのソース電極に接続された第1部分と、前記第2半導体チップの1つの角を挟んで交差する2つの辺のうちの一方の辺を跨いで延在する第2部分と、前記第2部分から分かれた状態で、前記2つの辺のうちの他方の辺を跨いで延在する第3部分とを一体的に有することにより、半導体装置の損失を低減できるので、半導体装置の電気的特性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1図1は本実施の形態1の半導体装置を有する非絶縁型DC-DCコンバータ1の一例の回路図、図2は図1の非絶縁型DC-DCコンバータ1の基本動作波形図をそれぞれ示している。この非絶縁型DC-DCコンバータ1は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられており、半導体装置2と、制御回路3と、入力コンデンサCinと、出力コンデンサCoutと、コイルLとを有している。なお、符号のVINは入力電源、GNDは基準電位例えばグランド電位で0V、Ioutは出力電流、Voutは出力電圧を示している。半導体装置2は、2つのドライバ回路DR1,DR2と、2つのパワーMOSFETMetalOxideSemiconductorFieldEffectTransistor:以下、単にパワーMOSと略すQH1,QL1とを有している。このドライバ回路DR1,DR2およびパワーMOSFETQH1,QL1は、1つの同一のパッケージPA内に封止収容されている。ドライバ回路DR1,DR2は、上記制御回路3から供給されたパルス幅変調PulseWidthModulation:PWM信号に応じて、それぞれパワーMOSQH1,QL1のゲート端子の電位を制御し、パワーMOSQH1,QL1の動作を制御する回路である。一方のドライバ回路DR1の出力は、パワーMOSQH1のゲート端子に電気的に接続されている。他方のドライバ回路DR2の出力は、パワーMOSQL1のゲート端子に電気的に接続されている。この2つのドライバ回路DR1,DR2は、同一の半導体チップ4Dに形成されている。なお、VDINはドライバ回路DR1,DR2の入力電源を示している。上記パワーMOSQH1,QL1は、入力電源VINの高電位第1の電源電位供給用の端子第1電源端子ET1と、基準電位第2の電源電位GND供給用の端子第2電源端子ET2との間に直列に接続されている。すなわち、パワーMOSQH1は、そのソースドレイン経路が、入力電源VINの高電位供給用の端子ET1と出力ノード出力端子Nとの間に直列に接続され、パワーMOSQL1は、そのソースドレイン経路が出力ノードNと基準電位GND供給用の端子ET2との間に直列に接続されている。なお、符号のDp1はパワーMOSQH1の寄生ダイオード内部ダイオード、Dp2はパワーMOSQL1の寄生ダイオード内部ダイオードを示している。また、符合のDはパワーMOSQH1,QL1のドレイン、SはパワーMOSQH1,QL1のソースを示している。パワーMOS第1電界効果トランジスタ、パワートランジスタQH1は、ハイサイドスイッチ高電位側:第1動作電圧;以下、単にハイサイドという用の電界効果トランジスタであり、上記コイルLにエネルギーを蓄えるためのスイッチ機能を有している。コイルLは、非絶縁型DC-DCコンバータ1の出力負荷LDの入力に電力を供給する素子である。このハイサイド用のパワーMOSQH1は、上記半導体チップ4Dとは別の半導体チップ4PHに形成されている。また、このパワーMOSFETQH1は、例えばnチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップ4PHの厚さ方向に形成される。この場合、半導体チップ4PHの主面半導体チップ4PHの厚さ方向に直交する面に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。一方、パワーMOS第2電界効果トランジスタ、パワートランジスタQL1は、ロウサイドスイッチ低電位側:第2動作電圧;以下、単にロウサイドという用の電界効果トランジスタであり、制御回路3からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーMOSQL1は、非絶縁型DC-DCコンバータ1の整流用のトランジスタである。このロウサイド用のパワーMOSQL1は、上記半導体チップ4D,4PHとは別の半導体チップ4PLに形成されている。このパワーMOSQL1は、例えばnチャネル型のパワーMOSにより形成されており、上記パワーMOSQH1と同様にチャネルが半導体チップ4PLの厚さ方向に形成される。チャネルが半導体チップ4PLの厚さ方向に形成されるパワーMOSを使用している理由は、図2の非絶縁型DC-DCコンバータ1の基本動作波形に示すように、ロウサイド用のパワーMOSQL1は、そのオン時間電圧を印加している間の時間が、ハイサイド用のパワーMOSQH1のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップ4PLの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップ4PLの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーMOSQL1を、チャネルが半導体チップ4PLの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC-DCコンバータ1に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図2において、Tonはハイサイド用のパワーMOSQH1のオン時のパルス幅、Tはパルス周期を示している。上記制御回路3は、パワーMOSQH1,QL1の動作を制御する回路であり、例えばPWMPulseWidthModulation回路によって構成されている。このPWM回路は、指令信号と三角波の振幅とを比較してPWM信号制御信号を出力する。このPWM信号により、パワーMOSQH1,QL1すなわち、非絶縁型DC-DCコンバータ1の出力電圧すなわち、パワーMOSQH1,QL1の電圧スイッチオンの幅オン時間が制御されるようになっている。この制御回路3の出力は、ドライバ回路DR1,DR2の入力に電気的に接続されている。ドライバ回路DR1,DR2のそれぞれの出力は、それぞれパワーMOSQH1のゲート端子およびパワーMOSQL1のゲート端子に電気的に接続されている。上記入力コンデンサCinは、入力電源VINから供給されたエネルギー電荷を一時的に蓄えて、その蓄えたエネルギーを非絶縁型DC-DCコンバータ1の主回路に供給する電源であり、入力電源VINに並列に電気的に接続されている。上記出力コンデンサCoutは、上記コイルLと負荷LDとを結ぶ出力配線と基準電位GND供給用の端子との間に電気的に接続されている。非絶縁型DC-DCコンバータ1のパワーMOSQH1のソースと、パワーMOSQL1のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードNが設けられている。この出力ノードNは、出力配線を介してコイルLと電気的に接続され、さらに出力配線を介して負荷LDと電気的に接続されている。この負荷LDには、例えばハードディスクドライブHDD、ASICApplicationSpecificIntegratedCircuit、FPGAFieldProgrammableGateArray、拡張カードPCICARD、メモリDDRメモリ、DRAMDynamicRAM、フラッシュメモリ等、CPUCentralProcessingUnit等がある。このような非絶縁型DC-DCコンバータ1では、パワーMOSQH1,QL1で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーMOSQH1がオンの時、端子ET1からパワーMOSQH1を通じて出力ノードNに電流第1電流I1が流れる。一方、ハイサイド用のパワーMOSQH1がオフの時、コイルLの逆起電圧により電流I2が流れる。この電流I2が流れている時にロウサイド用のパワーMOSQL1をオンすることで、電圧降下を少なくすることができる。次に、図3は図1の半導体装置2の外観を形成するパッケージPAの主面側の全体平面図、図4は図3のパッケージPAの裏面側の全体平面図、図5は図3および図4のパッケージPAの側面図をそれぞれ示している。なお、符号Xは第1方向、符号Yは第1方向Xに直交する第2方向を示している。本実施の形態1の半導体装置2は、例えばQFNQuadFlatNonleadedpackage型の面実装型のパッケージ封止体PAを有している。すなわち、パッケージPAは、その外観が、互いに厚さ方向に沿って反対側に位置する主面第1主面および裏面第2主面と、これに交差する側面とで囲まれた薄板状とされている。パッケージPAの主面および裏面の平面形状は、例えば八角形状に形成されている。パッケージPAの材料は、例えばエポキシ系の樹脂からなるが、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。このパッケージPAの側面および裏面外周には、パッケージPAの外周に沿って複数のリード外部端子7Lが露出されている。ここでは、リード7LがパッケージPAの外方に大きく突出することなく形成されている。また、パッケージPAの裏面には、例えば平面略矩形状の3つのダイパッド第1、第2、第3チップ搭載部7D1,7D2,7D3の裏面が露出されている。このうち、ダイパッド7D2の露出面積が最も大きく、次にダイパッド7D1の露出面積が大きい。最も小さいダイパッド7D3の1つの角に当たる部分には、位置決め用のテーパIMインデックスマークが形成されている。ただし、パッケージPAの構成はQFN構成に限定されるものではなく種々変更可能であり、例えばQFPQuadFlatPackage構成やSOPSmallOutlinePackage構成等のような別のフラットパッケージ構成としても良い。QFP構成の場合は、複数のリード7Lが、パッケージPAの四辺側面および裏面外周から外方に大きく突出した状態で露出される。SOP構成の場合は、複数のリード7Lが、パッケージPAの二辺側面および裏面外周から外方に大きく突出した状態で露出される。次に、図6は図1のパッケージPAの内部を透かして見せた全体平面図、図7は図6のX1-X1線の断面図、図8は図6のY1-Y1線の断面図、図9は図1のパッケージPAの内部構成の説明図、図10は図6の金属板を外した状態のパッケージPAの内部を透かして見せた全体平面図、図11は図6の金属板および半導体チップを外した状態のパッケージPAの内部を透かして見せた全体平面図をそれぞれ示している。パッケージPAの内部には、3つのダイパッドタブ、チップ搭載部7D1,7D2,7D3の一部と、そのダイパッド7D1~7D3の各々の主面第1主面上に搭載された上記半導体チップ4PH,4PL,4Dと、2つの金属板8A,8Bと、ボンディングワイヤ以下、単にワイヤというWAと、上記複数のリード7Lの一部と、リード配線配線部7LBとが封止されている。ダイパッド7D1~7D3、上記リード7Lおよび上記リード配線7LBは、例えば42アロイ等のような金属を主材料として形成されている。ダイパッド7D1~7D3、リード7Lおよびリード配線7LBの他の材料として、例えば銅Cuまたは銅の表面に表面から順にニッケルNi、パラジウムPdおよび金Auをメッキしたものを使用しても良い。ダイパッド7D1~7D3は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ダイパッド7D1~7D3は、その各々の中心が、パッケージPAの中心からずれて配置されている。このうち、ダイパッド7D2の全体面積が最も大きく、次にダイパッド7D1の全体面積が大きい。ダイパッド7D1,7D2は、各々の長辺が互いに沿うように配置されている。ダイパッド7D3は、その一つの辺が、ダイパッド7D1の短辺に沿い、かつ、ダイパッド7D3の上記一つの辺に交差する他の一つの辺が、ダイパッド7D2の長辺に沿うように配置されている。このようなダイパッド7D1~7D3の裏面第2主面の一部は、上記のようにパッケージPAの裏面から露出されており、半導体チップ4PH,4PL,4Dの動作時に発生した熱は、主に半導体チップ4PH,4PL,4Dの裏面第2主面からダイパッド7D1~7D3を通じて外部に放熱される。このため、各ダイパッド7D1~7D3は、各半導体チップ4PH,4PL,4Dの面積よりも大きく形成されている。これにより、放熱性を向上させることができる。このようなダイパッド7D1~7D3、リード7Lおよびリード配線7LBの主面において、半導体チップ4D,4PH,4PLが接触される領域、ワイヤWAが接触される領域、金属板8A,8Bが接触される領域図11のハッチングで示す部分には、例えば銀Ag等からなるメッキ層9が形成されている。これにより、ダイパッド7D1~7D3およびリード配線7LBでは、半導体チップ4D,4PH,4PLおよび金属板8A,8Bとダイパッド7D1~7D3およびリード配線7LBとを接続する半田の濡れ拡がりを抑制することができる。これにより、半導体チップ4D,4PH,4PLおよび金属板8A,8Bとダイパッド7D1~7D3およびリード配線7LBとの接着性を向上させることができる。また、ワイヤWAとリード7Lとの圧着の安定性を向上させることができる。なお、ダイパッド7D1~7D3、リード配線7LBおよびリード7Lの主面にメッキ層9を形成しない場合もある。また、リード7LのワイヤWA接触部のみに上記メッキ層9を形成しても良い。また、このダイパッド7D1~7D3、リード配線7LBおよびリード7Lの裏面側の一部は、その総厚が相対的に薄くなっている。このため、パッケージPAの封止材料がダイパッド7D1~7D3、リード配線7LBおよびリード7Lの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッド7D1~7D3、リード配線7LBおよびリード7LとパッケージPAの封止材料との密着性を向上させることができるので、ダイパッド7D1~7D3、リード配線7LBおよびリード7Lの剥離や変形不良を低減または防止することができる。特に最も面積が大きいダイパッド7D2の外周において、リード配線7LBとの対向部および2つのダイパッド7D1,7D3の対向部には凹凸状のパターンが形成されている。これにより、ダイパッド7D2とパッケージPAの封止材料との密着性を向上させることができるので、最も面積が大きいダイパッド7D2の剥離や変形不良を低減または防止することができる。上記ダイパッド7D1は、第1方向Xの長さが、第2方向Yの長さよりも長い平面矩形状に形成されている。ダイパッド7D1の互いに交差する二辺には、その二辺に沿って上記複数のリード7L17Lが一体的に接続されている。この複数のリード7L1には、上記端子ET1が電気的に接続され、上記高電位の入力電源VINが供給されるようになっている。このダイパッド7D1の主面第1主面上には、上記パワートランジスタ用の半導体チップ第1半導体チップ4PHが、その主面第1主面を上に向け、かつ、その裏面第2主面をダイパッド7D1に向けた状態で搭載されている。半導体チップ4PHは、上記半導体チップ第3半導体チップ4Dよりも細長い平面長方形状に形成されており、半導体チップ4PHの長辺がダイパッド7D1の長手方向に沿うように配置されている。半導体チップ4PHの平面積は、半導体チップ4Dの平面積よりも大きい。また、半導体チップ4PHの長辺および短辺の総和は、上記半導体チップ4Dの長辺および短辺の総和よりも大きい。この半導体チップ4PHの裏面の電極は、導電性の接着層11aを介してダイパッド7D1に接合され電気的に接続されている。この半導体チップ4PHの裏面の電極は、上記ハイサイド用のパワーMOSQH1のドレインDに電気的に接続されている。上記接着層11aは、例えば鉛Pb-錫Snの半田または銀Agペーストにより形成されている。また、この半導体チップ4PHの主面第1主面上には、ゲート電極用のボンディングパッド以下、単にパッドという12Gと、ソース電極用のパッド12S1,12S2,12S3とが配置されている。ゲート電極用のパッド12Gは、上記ハイサイド用のパワーMOSQH1のゲート電極に電気的に接続されている。このゲート電極用のパッド12Gは、半導体チップ4PHの長手方向の一端側に配置されている。半導体チップ4PHは、上記ゲート電極用のパッド12Gが上記半導体チップ4D側を向いた状態で配置されている。ゲート電極用のパッド12Gは、複数本のワイヤWAを通じて、後述の半導体チップ4Dの主面のパッド13Aと電気的に接続されている。ワイヤWAは、例えば金Auによって形成されている。上記ソース電極用のパッド12S1,12S2,12S3は、上記ハイサイド用のパワーMOSQH1のソースSに電気的に接続されている。ソース電極用のパッド第1ソース電極領域12S1,12S2は、上記ゲート電極用のパッド12Gやソース電極用のパッド12S3よりも大きく、半導体チップ4PHの長手方向第1方向Xに沿って延在する長方形状に形成されている。一方、ソース電極用のパッド第2ソース電極領域12S3は、上記ゲート電極用のパッド12Gが配置された半導体チップ4PHの長手方向の一端側に配置されている。相対的に大きなパッド12S1,12S2同士は、半導体チップ4PHの最上層の保護膜絶縁膜によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。また、相対的に大きなパッド12S1,12S2と、相対的に小さなパッド12S3とは、半導体チップ4PHの最上層の保護膜絶縁膜によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。ソース電極用のパッド12S1,12S2,12S3すなわち、上記ハイサイド用のパワーMOSQH1のソースSは、上記金属板8Aを通じて、ダイパッド7D2と電気的に接続されている。これにより、ソース電極用のパッド12S1,12S2,12S3とダイパッド7D2とをワイヤによって接続する場合に比べて、半導体チップ4PHでのアルミ拡がり抵抗を低減でき、ハイサイド用のパワーMOSQH1のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。この金属板8Aは、例えば銅CuまたはアルミニウムAl等のような導電性および熱伝導性の高い金属によって形成されている。このように、金Auで形成されるワイヤに代えて、金よりも安価な銅またはアルミニウムで形成される金属板8Aを用いることにより、半導体装置2のコストを低減できる。金属板8Aの第1方向Xおよび第2方向Yの寸法は、ワイヤWAの直径よりも大きい。金属板8Aは、以下のような第1部分8A1と第2部分8A2とを一体的に有している。第1部分8A1は、導電性の接着層11bを介してソース電極用のパッド12S1,12S2と接合され電気的に接続された矩形状の部分である。第1部分8A1は、図8および図9に示すように、断面で見ると、半導体チップ4PHの主面に沿うように平坦に形成されている。第2部分8A2は、第1部分8A1の長辺からその長辺に交差する第2方向Yに沿って延び、半導体チップ4PHの長辺を跨いでダイパッド7D2の一部に重なる位置まで延びている。第2部分8A2の第2方向Yの先端部の裏面は、導電性の接着層11cを介してダイパッド7D2と接合され電気的に接続されている。また、第2部分8A2は、第1部分8A1の長手方向第1方向Xの角から角まで延びている。また、第2部分8A2は、図8および図9に示すように、断面で見ると、半導体チップ4PHとダイパッド7D2との間で、半導体チップ4PHの主面から遠ざかるように第1部分8A1の高さよりも高くなっている。これにより、接着層11bの材料が半導体チップ4PHの側面側に漏れ難くすることができるので、接着層11bの材料による半導体チップ4PHの主面ソースSと裏面ドレインDとの導通不良を低減できる。なお、ここで言う高さは、ダイパッド7D1~7D3の裏面を基準としてそこからパッケージPAの厚さ方向半導体チップ4PHの主面に対して垂直に交差する方向に向かって離れた位置までの距離を言う。また、上記接着層11b,11cは、上記接着層11aと同一材料で形成されている。この金属板8Aは、発熱源となる半導体チップ4PHの主面の一部を覆うように配置されている。これにより、半導体チップ4PHは、金属板8Aおよびダイパッド7D1によって挟み込まれている。すなわち、半導体チップ4PHで生じた熱は、半導体チップ4PHの裏面からダイパッド7D1を通じて放散される他に、半導体チップ4PHの主面から金属板8Aを通じて放散されるようになっている。この結果、半導体チップ4PHで発生した熱の放散性を向上させることができる。ただし、金属板8Aの第1部分8A1の面積は、半導体チップ4PHの主面の面積またはソース電極用のパッド12S1,12S2の配置領域の総面積よりも小さい。そして、金属板8Aは、その第1部分8A1が半導体チップ4PHの主面内に収まり、半導体チップ4PHの外側に、はみ出さないように配置されている。これは、金属板8Aの上記第1部分8A1の面積が、半導体チップ4PHの主面の面積またはソース電極用のパッド12S1,12S2の配置領域の面積よりも大きいと、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。すなわち、金属板8Aの上記第1部分8A1の面積が半導体チップ4PHの主面の面積等よりも大きく、第1部分8A1が半導体チップ4PHの外側に、はみ出すと、金属板8Aの裏面の接着層11bの材料の一部が、半導体チップ4PHの側面側に漏れ、さらには半導体チップの裏面にまで達してしまう。この結果、半導体チップ4PHの主面ソースSと裏面ドレインDとが接着層11bの材料によって導通してしまう問題が生じ易くなるからである。そこで、本実施の形態1では、金属板8Aの上記第1部分8A1の面積を、半導体チップ4PHの主面の面積またはソース電極用のパッド12S1,12S2の配置領域の面積よりも小さくすることにより、接着層11bの材料が半導体チップ4PHの側面側に漏れないようにすることができるので、接着層11bの材料による半導体チップ4PHの主面ソースSと裏面ドレインDとの導通不良を低減できる。また、半導体チップ4PHの四隅が金属板8Aによって覆われないようになっている。すなわち、半導体チップ4PHの四隅の真上には金属板8Aが配置されておらず、半導体チップ4PHの四隅は金属板8Aから露出されている。これにより、金属板8Aの接合後の外観検査において、金属板8Aと半導体チップ4PHとを接続する接続層11bの様子を半導体チップ4PHの4隅で観測することができる。この結果、半導体装置2の信頼性および歩留まりを向上させることができる。これについては後述する。また、金属板8Aは、第2部分8A2の最上部第1部分8A1の高さよりも高い部分が半導体チップ4PHとダイパッド7D2との間に位置するように配置されている。特にその最上部の側面に形成された吊り部8A3が、半導体チップ4PHとダイパッド7D2との間に位置するように配置されている。この吊り部8A3は、金属板フレームと、個々の金属板8Aとを接続し支持する部分である。これは、この吊り部8A3が半導体チップ4PHのパッド12S1,12S2やダイパッド7D2の直上に位置すると、以下のような問題が生じる場合があることを本発明者が初めて見出したことによる。すなわち、吊り部8A3の切断面には切り屑バリが残される場合があるが、吊り部8A3が半導体チップ4PHのパッド12S1,12S2やダイパッド7D2の直上に位置すると、その切り屑がパッド12S1,12S2に当たりパッド12S1,12S2を傷つけたり、その切り屑が金属板8Aとダイパッド7D2との間に入り込み金属板8Aが傾いたりする問題が生じ易くなるからである。そこで、本実施の形態1では、上記のような構成にすることにより、吊り部8A3の切断面に切り屑が残されていたとしても、吊り部8A3の位置がパッド12S1,12S2やダイパッド7D2から遠ざかるので、上記切り屑に起因するパッド12S1,12S2の損傷や金属板8Aのダイパッド7D2に対する傾き不良の発生を低減または防止することができる。また、上記ソース電極用のパッド12S1,12S2,12S3すなわち、上記ハイサイド用のパワーMOSQH1のソースSは、複数のワイヤWAを通じて、上記半導体チップ4Dの主面のパッド13Bと電気的に接続されている。すなわち、ワイヤWAの一端は、ソース電極用のパッド12S3に接合され、ワイヤWAの他端はパッド13Bに接合されている。図9に示すように、ワイヤWAの最上部の高さH1は、金属板8Aの最上部の高さH2よりも高い。ただし、ワイヤWAの最上部の高さを、金属板8Aの最上部の高さよりも低くしても良い。上記ダイパッド7D2は、第1方向Xの長さが、第2方向Yの長さよりも長い平面矩形状に形成されている。ダイパッド7D2には、上記複数のリード7L27Lが一体的に接続されている。この複数のリード7L2には、上記出力ノードNが電気的に接続される。このダイパッド7D2の主面第1主面上には、上記パワートランジスタ用の半導体チップ第2半導体チップ4PLが、その主面第1主面を上に向け、かつ、その裏面第2主面をダイパッド7D2に向けた状態で搭載されている。半導体チップ4PLは、平面長方形状に形成されており、半導体チップ4PLの長辺がダイパッド7D2の長手方向に沿うように配置されている。半導体チップ4PLの平面積は、上記半導体チップ4PHおよび半導体チップ4Dの各々の平面積よりも大きい。また、半導体チップ4PLの長辺および短辺の各々は、上記半導体チップ4PHの長辺および短辺の各々よりも大きい。この半導体チップ4PLの裏面の電極は、導電性の接着層11aを介してダイパッド7D2に接合され電気的に接続されている。この半導体チップ4PLの裏面の電極は、上記ロウサイド用のパワーMOSQL1のドレインDに電気的に接続されている。また、この半導体チップ4PLの主面第1主面上には、ゲート電極用のボンディングパッド以下、単にパッドという15Gと、ソース電極用のパッド15S1,12S2とが配置されている。ゲート電極用のパッド15Gは、上記ロウサイド用のパワーMOSQL1のゲート電極に電気的に接続されている。このゲート電極用のパッド15Gは、半導体チップ4PLの長手方向の一端側の角部近傍に配置されている。半導体チップ4PLは、上記ゲート電極用のパッド15Gが上記半導体チップ4D側を向いた状態で配置されている。ゲート電極用のパッド15Gは、複数本のワイヤWAを通じて、上記半導体チップ4Dの主面のパッド13Cと電気的に接続されている。上記ソース電極用のパッド15S1,15S2は、上記ロウサイド用のパワーMOSQL1のソースSに電気的に接続されている。ソース電極用のパッド第3ソース電極領域15S1は、上記ゲート電極用のパッド15Gやソース電極用のパッド15S2よりも大きく、半導体チップ4PLの短方向第2方向Yに沿って延びる複数の長方形状部分と、半導体チップ4PLの長手方向第1方向Xに沿って延びる長方形状部分とが一体になって平面櫛の歯状に形成されている。一方、ソース電極用のパッド第4ソース電極領域15S2は、上記ゲート電極用のパッド15Gが配置された半導体チップ4PLの長手方向の一端側の角部近傍に配置されている。これらの相対的に大きなパッド15S1と、相対的に小さなパッド15S2とは、半導体チップ4PLの最上層の保護膜絶縁膜によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。ソース電極用のパッド15S1,15S2すなわち、上記ロウサイド用のパワーMOSQL1のソースSは、上記金属板8Bを通じて、リード配線7LBと電気的に接続されている。これにより、ソース電極用のパッド15S1,15S2とリード配線7LBとをワイヤによって接続する場合に比べて、半導体チップ4PLでのアルミ拡がり抵抗を低減でき、ロウサイド用のパワーMOSQL1のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。アルミ拡がり抵抗については後述する。この金属板8Bは、例えば銅CuまたはアルミニウムAl等のような導電性および熱伝導性の高い金属によって形成されている。これにより、金Auで形成されるワイヤに代えて、低コストな銅またはアルミニウムで形成される金属板8Bを用いることにより、半導体装置2のコストを低減できる。金属板8Bの第1方向Xおよび第2方向Yの寸法は、ワイヤWAの直径よりも大きい。また、金属板8Bの平面積は、上記金属板8Aの平面積よりも大きい。金属板8Bは、以下のような第1部分8B1と、第2部分8B2と、第3部分8B3とを一体的に有している。第1部分8B1は、導電性の接着層11bを介してソース電極用のパッド15S1,15S2と接合され電気的に接続された矩形状の部分である。第1部分8B1は、図7に示すように、断面で見ると、半導体チップ4PLの主面に沿うように平坦に形成されている。第2部分8B2および第3部分8B3は、それぞれ第1部分8B1とリード配線7LBとを接続するように設けられている。第2部分8B2は、第1部分8B1の短辺からその短辺に交差直交する第1方向Xに沿って延び、半導体チップ4PLの短辺を跨いでリード配線7LBの一部に重なる位置まで連続的に延びている。この第2部分8B2の第1方向Xの先端部の裏面は、導電性の接着層11cを介してリード配線7LBと接合され電気的に接続されている。また、この第2部分8B2は、上記第1部分8B1の長辺のうち、上記第3部分8B3が形成されていない長辺と上記第1部分8B1の短辺とで挟まれる一方の角から、その第1部分8B1の短辺に沿ってその短辺の途中の位置まで連続的に延びている。すなわち、第2部分8B2は、第1部分8B1の短辺の一方の角から他方の角まで延びていない。これにより、第2部分8B2と第3部分8B3との間に位置する半導体チップ4PLの角部が第2部分8B2によって覆われることなく露出されるようになっている。また、第2部分8B2は、図7、図8および図9に示すように、断面で見ると、半導体チップ4PLとリード配線7LBとの間で、半導体チップ4PLの主面から遠ざかるように第1部分8B1の高さよりも高くなっている。これにより、接着層11bの材料が半導体チップ4PLの側面側に漏れないようにすることができるので、接着層11bの材料による半導体チップ4PLの主面ソースSと裏面ドレインDとの導通不良を低減できる。上記第3部分8B3は、第1部分8B1の長辺からその長辺に交差する第2方向Yに沿って延び、半導体チップ4PLの短辺に交差する長辺を跨いでリード配線7LBの一部に重なる位置まで連続的に延びている。この第3部分8B3の第2方向Yの先端部の裏面は、導電性の接着層11cを介してリード配線7LBと接合され電気的に接続されている。この第3部分8B3は、第1部分8B1の長手方向第1方向Xの一方の角から他方の角の近傍まで延びている。また、第3部分8B3は、図8および図9に示すように、断面で見ると、半導体チップ4PLとリード配線7LBとの間で、半導体チップ4PLの主面から遠ざかるように第1部分8B1の高さよりも高くなっている部分を有している。これにより、接着層11bの材料が半導体チップ4PLの側面側に漏れないようにすることができるので、接着層11bの材料による半導体チップ4PLの主面ソースSと裏面ドレインDとの導通不良を低減できる。なお、ここで言う高さも、ダイパッド7D1~7D3の裏面を基準としてそこからパッケージPAの厚さ方向半導体チップ4PLの主面に対して垂直に交差する方向に向かって離れた位置までの距離を言う。この金属板8Bは、発熱源となる半導体チップ4PLの主面の一部を覆うように配置されている。これにより、半導体チップ4PLは、金属板8Bおよびダイパッド7D2によって挟み込まれている。すなわち、半導体チップ4PLで生じた熱は、半導体チップ4PLの裏面からダイパッド7D2を通じて放散される他に、半導体チップ4PLの主面から金属板8Bを通じて放散されるようになっている。この結果、半導体チップ4PLで発生した熱の放散性を向上させることができる。ただし、金属板8Bの第1部分8B1の面積は、上記と同様の理由から、半導体チップ4PLの主面の面積またはソース電極用のパッド15S1の配置領域の面積よりも小さい。これにより、接着層11bの材料が半導体チップ4PLの側面側に漏れないようにすることができるので、接着層11bの材料による半導体チップ4PLの主面ソースSと裏面ドレインDとの導通不良を低減できる。また、半導体チップ4PLの四隅が金属板8Bによって覆われないようになっている。すなわち、半導体チップ4PLの四隅の真上には金属板8Bが配置されておらず、半導体チップ4PHの四隅は金属板8Bから露出されている。これにより、金属板8Bの接合後の外観検査において、金属板8Bと半導体チップ4PLとを接続する接続層11bの様子を半導体チップ4PLの4隅で観測することができる。この結果、半導体装置2の信頼性および歩留まりを向上させることができる。これについては後述する。また、金属板8Bは、第3部分8B3の最上部第1部分8B1の高さよりも高い部分が半導体チップ4PLとリード配線7LBとの間に位置するように配置されている。特にその最上部の側面に形成された吊り部8B4が、上記と同様の理由から、半導体チップ4PLとリード配線7LBとの間に位置するように配置されている。この吊り部8B4は、金属板フレームと、個々の金属板8Bとを接続し支持する部分である。これにより、吊り部8B4の切断面に切り屑が残されていたとしても、吊り部8B4の位置がパッド15S1やリード配線7LBから遠ざかるので、上記切り屑に起因するパッド15S1の損傷や金属板8Bのリード配線7LBに対する傾き不良の発生を低減または防止することができる。また、上記ソース電極用のパッド15S1,15S2すなわち、上記ロウサイド用のパワーMOSQL1のソースSは、複数のワイヤWAを通じて、上記半導体チップ4Dの主面のパッド13Dと電気的に接続されている。すなわち、ワイヤWAの一端は、ソース電極用のパッド15S2に接合され、ワイヤWAの他端はパッド13Dに接合されている。図9に示すように、このワイヤWAの最上部の高さH1も、金属板8Bの最上部の高さH2よりも高い。ただし、ワイヤWAの最上部の高さを、金属板8Bの最上部の高さよりも低くしても良い。なお、金属板8A,8Bの各部の高さは設計上同じである。上記リード配線7LBは、ダイパッド7D2の1つの角部の近傍に、ダイパッド7D2から離れた状態で隣接して配置されている。リード配線7LBの平面形状は、ダイパッド7D2の1つの角部を挟んで交差する短辺と長辺に沿って延びる平面L字状のパターンとされている。これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。したがって、半導体装置2の電気的特性を向上させることができる。また、リード配線7LBには、複数のリード7L3が一体的に接続されている。この複数のリード7L3には、上記端子ET2が電気的に接続され、上記基準電位GNDが供給されるようになっている。このように複数のリード7L3をリード配線7LBにまとめて接続したことにより、複数のリード7L3が分割されているよりも体積を増加させることができるので、配線抵抗を低減でき、基準電位GNDを強化することができる。このような構成は、ロウサイド用のパワーMOSQL1のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。すなわち、上記のような構成にすることにより、パワーMOSQL1のソース側のオン抵抗を低減できるので、パワーMOSQL1の導通損失を低減できる。したがって、非絶縁型DC-DCコンバータ1の電圧変換効率を向上させることができる。また、基準電位GNDを強化できるので、非絶縁型DC-DCコンバータ1の動作安定性を向上させることができる。さらに、上記ダイパッド7D3は、平面略矩形状に形成されている。このダイパッド7D3には、複数のリード7L4が一体的に接続されている。このダイパッド7D3の主面第1主面上には、上記ドライバ回路DR1,DR2が形成された半導体チップ4Dがその主面第1主面を上に向け、かつ、その裏面第2主面をダイパッド7D3に向けた状態で搭載されている。この半導体チップ4Dも平面矩形状に形成されている。3つの半導体チップ4PH,4PL,4Dは、その各々の中心が、パッケージPAの中心からずれて配置されている。半導体チップ4Dの主面の上記パワーMOSQH2,QL1と接続されるパッド13A~13Dは、半導体チップ4Dの主面において、半導体チップ4PH,4PLのそれぞれと隣接する側の2辺に沿って配置されている。これにより、ワイヤWAの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。また、半導体チップ4Dは、半導体チップ4Dと半導体チップ4PHとの距離が、半導体チップ4Dと半導体チップ4PLとの距離よりも短くなるように配置されている。そして、半導体チップ4Dと半導体チップ4PHパワーMOSQH1のソース、ゲートと電気的に接続するワイヤWAの長さは、半導体チップ4Dと半導体チップ4PLパワーMOSQL1のソース、ゲートとを電気的に接続するワイヤWAよりも短く形成されている。これにより、半導体チップ4PHのスイッチング損失を低減することができる。また、半導体チップ4Dの主面には、上記パッド13A~13Dの他に、ドライバ回路DR1,DR2の各々の信号入力、または信号出力電極用のパッド13Eおよび基準電位GND電極用のパッド13Fが配置されている。このパッド13Eは、複数本のワイヤWAを通じてリード7L57Lと電気的に接続されている。また、パッド13Fは、複数本のワイヤWAを通じて、上記リード7L47Lと電気的に接続されている。上記のような半導体チップ4D,4PH,4PLの平面積の違いは、以下の理由からである。すなわち、ドライバ回路DR1,DR2を有する半導体チップ4Dは、パワーMOSQH1,QL1のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ外形サイズを小さくしたい。これに対し、パワーMOSQH1,QL1では、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ4PH,4PLの外形サイズは、半導体チップ4Dの外形サイズよりも大きく形成されている。さらに、図2に示したように、ロウサイド用のパワーMOSQL1は、ハイサイド用のパワーMOSQH1よりもオン時間が長いため、パワーMOSQL1のオン抵抗は、パワーMOSQH1のオン抵抗よりもさらに低減する必要がある。このため、半導体チップ4PLの外形サイズは、半導体チップ4PHの外形サイズよりも大きく形成されている。次に、上記パワーMOSQH1が形成された半導体チップ4PHの構成を説明する。図12は半導体チップ4PHの最上層を示した全体平面図、図13は半導体チップ4PHの最上の配線層を示した全体平面図、図14は半導体チップ4PHのゲート電極層を示した全体平面図、図15は図14の半導体チップ4PHの領域Aの拡大平面図である。また、図16は図12のX2-X2線の断面図、図17は図12のY2-Y2線の断面図、図18は図16の単位トランジスタセルの拡大断面図、図19は図12のX3-X3線の最上層および最上の配線層の断面図、図20は図19に金属板8AおよびワイヤWAを付加して示した断面図である。なお、符号のGはパワーMOSQH1またはパワーMOSQL1のゲートを示している。また、図13では、図面を見易くするため最上の配線層の配線にハッチングを付した。また、図14および図15では、図面を見易くするためゲート配線およびゲート電極にハッチングを付した。半導体チップ4PHの平面形状は、例えば第1方向Xの長さが第2方向Yの長さよりも長い長方形状とされている。半導体チップ4PHは、素子が形成される主面デバイス形成面:第1主面と、これに対して半導体チップ4PHの厚さ方向に沿って反対側に位置する裏面裏面電極形成面:第2主面とを有している。半導体チップ4PHの最上層には、保護膜18が形成されている。保護膜18は、例えば酸化シリコンSiO2膜および窒化シリコンSi3N4膜の積層膜あるいはその積層膜上にポリイミド膜のような有機膜が積層されることで形成されている。この保護膜18の下層の最上層の配線層には、ゲート配線19Gおよびソース配線19Sが形成されている。このゲート配線19Gおよびソース配線19Sは、例えばチタンタングステンTiW等のようなバリアメタル層とアルミニウムAl等のようなメタル層とを下層から順に積み重ねて形成されている。なお、ゲート配線19Gおよびソース配線19Sにおいて、パッド12G,12S1~12S3の領域以外の部分は、保護膜18によって覆われている。上記保護膜18の一部には、その下層のゲート配線19Gやソース配線19Sの一部が露出されるような開口部20が形成されている。この開口部20から露出するゲート配線19G部分がゲート電極用のパッド12Gであり、開口部20から露出するソース配線19S部分がソース電極用のパッド12S1~12S3である。本実施の形態1では、このようなパッド12G,12S1~12S3の表面金属板8Aが接触する面の全面に金属層21が形成されている。金属層21は、ゲート配線19Gやソース配線19S上に形成された金属層21aと、その上に形成された金属層21bとの積層膜によって形成されている。下層の金属層21aは、例えばニッケルNiからなり、主として下地のゲート配線19Gやソース配線19Sのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層21bは、例えば金Auからなり、主として下地の金属層21aのニッケルの酸化を抑制または防止する機能を有している。金属層21aは、ニッケルに代えてチタンTiによって形成しても良い。また、金属層21bは、金に代えてバナジウムによって形成しても良い。なお、金属層21は、例えば無電解メッキ法により形成されている。この場合、金属層21a,21bは金属のみに反応し、保護膜18とは反応しないので、マスクレスで金属層21a,21bを形成することができる。このような金属層21を設けた理由は、金属層21が形成されていないと、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。すなわち、金属層21が形成されておらず、ゲート配線19Gやソース配線19Sのアルミニウムの表面が開口部20から露出されていると、その露出表面のアルミニウムの表面が酸化される問題である。このようにパッド12S1,12S2の表面が酸化されてしまうと、半田や銀ペースト等からなる上記接着層11bがパッド12S1,12S2に上手く付かなくなり、金属板8Aとパッド12S1,12S2との接着力の低下や金属板8Aとパッド12S1,12S2との接続部分での抵抗値の増大を招く。これに対して、本実施の形態1では、パッド12G,12S1~12S3の表面に金属層21を形成したことにより、ゲート配線19Gやソース配線19Sのアルミニウムの表面の酸化を抑制または防止することができる。このため、パッド12S1,12S2に対する接着層11bの接着性を向上させることができるので、金属板8Aとパッド12S1,12S2との接着力を向上させることができる。また、金属板8Aとパッド12S1,12S2との接続部分での抵抗値の増大を回避することができる。なお、上記半導体チップ4Dのパッド13A~13Fの表面には金属層21が形成されていない。これは、パッド13A~13FにはワイヤWAが接続されるためである。すなわち、ワイヤ接続の場合、パッド13A~13Fの表面に形成された酸化膜を超音波振動等により除去しながらボンディングするため、金属層21を形成する必要がないからである。上記ゲート配線19Gは、ゲートパッド部19G1と、ゲートフィンガ部19G2,19G3とを一体的に有している。ゲートパッド部19G1は、上記パッド12Gが配置される相対的に幅広の領域であり、半導体チップ4PHの長手方向第1方向Xの一端側において、半導体チップ4PHの短方向第2方向Yの中央に配置されている。一方のゲートフィンガ部19G2は、半導体チップ4PHの主面の外周近傍にその外周に沿って形成されている。他方のゲートフィンガ部ゲート配線19G3は、半導体チップ4PHの短方向第2方向Yの中央に半導体チップ4PHの長手方向第1方向Xに沿って延在した状態で形成されている。このゲートフィンガ部19G3の一端はゲートパッド部19G1に接続されているが、他端は上記ゲートフィンガ部19G2から離れた位置で終端している。このようなゲートフィンガ19G2,19G3を設けることにより、パワーMOSQH1のゲート抵抗を低減できるので、非絶縁型DC-DCコンバータ1の大電流化および高周波化に対応可能となっている。このようなゲート配線19Gは、その下層のゲート配線22G1,22G2およびゲート電極22G3に電気的に接続されている。ゲート配線22G1,22G2およびゲート電極22G3は、例えば低抵抗な多結晶シリコンによって一体的に形成され互いに電気的に接続されている。一方のゲート配線22G1は、半導体チップ4PHの主面の外周近傍ゲートフィンガ部19G2の真下にその外周に沿って形成されている。他方のゲート配線22G2は、半導体チップ4PHの短方向第2方向Yの中央上記ゲートフィンガ部19G3の真下に半導体チップ4PHの長手方向第1方向Yに沿って延在した状態で形成されている。ゲート配線22G2の長手方向両端は、ゲート配線22G1と接続されている。上記ゲート電極22G3は、図14および図15に示すように、例えばストライプ状に配置されている。すなわち、半導体チップ4PHの短方向第2方向Yに沿って帯状に延びるゲート電極22G3が、半導体チップ4PHの長手方向第1方向Xに沿って所望の間隔毎に複数並んで配置されている。ただし、ゲート電極22G3の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。各ゲート電極22G3は、その一端が半導体チップ4PHの中央のゲート配線22G2に接続され、他端が半導体チップ4PHの外周のゲート配線22G1に接続されている。この個々のゲート電極22G3は、ハイサイド用のパワーMOSQH1の単位トランジスタセルのゲート電極を形成する部材である。この複数のゲート電極22G3の延在方向半導体チップ4PHの短方向第2方向Yの総和が、パワーMOSQH1のゲート幅チャネル幅になっている。一方、半導体チップ4PHの最上の配線層の上記ソース配線19Sは、半導体チップ4PHの主面上において、上記ゲートパッド部19G1およびゲートフィンガ部19G2,19G3によって取り囲まれた位置に、ゲートパッド部19G1およびゲートフィンガ部19G2,19G3から絶縁された状態で配置されている。上記のようにソース電極用のパッド12S1~12S3は、最上層では保護膜18によって分離されているが、ソース配線19Sを通じて互いに電気的に接続されている。ここで、本実施の形態1では、金属板8Aが接続されるパッド12S1と、ワイヤWAが接続されるパッド12S3との間には保護膜絶縁膜18が設けられている特に図19および図20参照。これは、金属板8AとワイヤWAとが同一パッケージPA内に混在する半導体装置2においては、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。すなわち、金属板8Aが接続されるパッド12S1と、ワイヤWAが接続されるパッド12S3との間に保護膜18が無いと、パッド12S1,12S2に金属板8Aを接合した際に、半田や銀ペースト等の接着層11bが、パッド12S1からパッド12S3に流れ込む。後述のようにワイヤWAは、金属板8Aを接合した後にパッド12S3に接続されるが、そのワイヤWA接続の際に、パッド12S3に接着層11bが存在するとワイヤWAを上手く接続できない。そこで、本実施の形態1では、パッド12S1と、パッド12S3との間に保護膜18を設けることにより、パッド12S1,12S2に接着層11bを介して金属板8Aを接合した際に、その接着層11bがワイヤWA接続用の隣のパッド12S3に流れ込むのを保護膜18によってせき止めることができる。このため、ワイヤWA接続の際に、パッド12S3の露出表面に接着層11bが存在しないようにすることができるので、ワイヤWAをパッド12S3に良好に接続することができる。このため、半導体装置2の歩留まりおよび信頼性を向上させることができる。このような半導体チップ4PHを構成する半導体基板以下、単に基板という4Sは、例えばn型のシリコン単結晶の半導体層4S1と、その上層に形成された、例えばn-型のシリコン単結晶からなるエピタキシャル層4S2とを有している特に図16~図18参照。このエピタキシャル層4S2の主面には、例えば酸化シリコンSiO2等からなるフィールド絶縁膜25が形成されている。このフィールド絶縁膜25とその下層のp型ウエルPWL1とに囲まれた活性領域にパワーMOSQH1を構成する複数の単位トランジスタセルが形成されている。パワーMOSQH1は、複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のパワーMOSで形成されている。トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。上記半導体層4S1およびエピタキシャル層4S2は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板4S半導体チップ4PHの裏面には、ドレイン電極用の裏面電極BEが形成されている。この裏面電極BEは、例えば基板4Sの裏面から順にチタンTi層、ニッケルNi層および金Au層を積み重ねてなり、上記ダイパッド7D1と電気的に接続される。また、エピタキシャル層4S2中に形成されたp型の半導体領域26は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域26の上部に形成されたn型の半導体領域27は、上記単位トランジスタセルのソース領域としての機能を有している。また、基板4Sには、その主面から基板4Sの厚さ方向に延びる溝30が形成されている。溝30は、n型の半導体領域27の上面からn型の半導体領域27およびp型の半導体領域26を貫通し、その下層のエピタキシャル層4S2中で終端するように形成されている。この溝30の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜31が形成されている。また、溝30内には、上記ゲート絶縁膜31を介して上記ゲート電極22G3が埋め込まれている。このゲート電極22G3は、上記のようにゲート配線22G1,22G2と一体的に形成され電気的に接続されている。ゲート配線22G120G2は、それを覆う絶縁膜32に形成されたコンタクトホール33aを通じてゲートフィンガ部19G219G3と電気的に接続されている。一方、上記ソース電極用のパッド12S1~12S3は、絶縁膜32に形成されたコンタクトホール33bを通じてソース用のn型の半導体領域27と電気的に接続されている。また、上記ソース電極用のパッド12S1~12S3は、p型の半導体領域26の上部であってn型の半導体領域27の隣接間に形成されたp型の半導体領域35に電気的に接続され、これを通じてチャネル形成用のp型の半導体領域26と電気的に接続されている。このようなハイサイド用のパワーMOSQH1の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層4S2とソース用のn型の半導体領域27との間をゲート電極22G3の側面すなわち、溝30の側面に沿って基板4Sの厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップ4PHの厚さ方向に沿って形成される。次に、上記パワーMOSQL1が形成された半導体チップ4PLの構成を説明する。図21は半導体チップ4PLの最上層を示した全体平面図、図22は半導体チップ4PLの最上の配線層を示した全体平面図、図23は半導体チップ4PLのゲート電極層を示した全体平面図、図24は図23の半導体チップ4PLの領域Bの拡大平面図をそれぞれ示している。なお、図22では、図面を見易くするため最上の配線層の配線にハッチングを付す。また、図23および図24では、図面を見易くするためゲート配線およびゲート電極にハッチングを付す。また、半導体チップ4PLの断面構成は、上記パワーMOSQH1が形成された半導体チップ4PHと同じなので、半導体チップ4PLの断面構成は上記図16~図20を用いて説明する。すなわち、図21のX4-X4線の断面図は図17と同じである。また、図21のY3-Y3線の断面図は図16と同じである。また、図21のY4-Y4線の断面図は図19および図20と同じである。さらに、ロウサイド用のパワーMOSQL1の単位トランジスタの断面構成は図18と同じである。半導体チップ4PLの平面形状は、例えば第1方向Xの長さが第2方向Yの長さよりも長い長方形状とされている。半導体チップ4PLは、素子が形成される主面デバイス形成面:第1主面と、これに対して半導体チップ4PLの厚さ方向に沿って反対側に位置する裏面裏面電極形成面:第2主面とを有している。半導体チップ4PHの最上層にも、上記と同様の保護膜18が形成されている。この保護膜18の一部には、その下層の最上層の配線層のゲート配線19Gやソース配線19Sの一部が露出されるような開口部20が開口されている。この開口部20から露出するゲート配線19G部分がゲート電極用のパッド15Gであり、開口部20から露出するソース配線19S部分がソース電極用のパッド15S1,15S2である。なお、ゲート配線19Gおよびソース配線19Sにおいて、パッド15G,15S1,15S2の領域以外の部分は、保護膜18によって覆われている。本実施の形態1でも、このようなパッド15G,15S1,15S2の表面金属板8Bが接触する面の全面に上記金属層21が形成されている。このようにパッド15G,15S1,15S2の表面に金属層21を形成したことにより、上記と同様に、半導体チップ4PLにおけるゲート配線19Gやソース配線19Sのアルミニウムの表面の酸化を抑制または防止することができる。このため、パッド15S1に対する接着層11bの接着性を向上させることができるので、金属板8Bとパッド15S1との接着力を向上させることができる。また、金属板8Bとパッド15S1との接続部分での抵抗値の増大を回避することができる。上記半導体チップ4PLのゲート配線19Gは、ゲートパッド部19G1と、ゲートフィンガ部19G2,19G3とを一体的に有している。半導体チップ4PLのゲートパッド部19G1は、上記パッド15Gが配置される相対的に幅広の領域であり、半導体チップ4PLの長辺と短辺とが交差する角部の近傍に配置されている。半導体チップ4PLのゲートフィンガ部19G2は、半導体チップ4PLの主面の外周近傍にその外周に沿って形成されている。また、半導体チップ4PLのゲートフィンガ部19G3は、半導体チップ4PLの主面の長手方向第1方向Xを複数に分割するように、半導体チップ4PLの長手方向に沿って所定の間隔毎に複数配置されている。各ゲートフィンガ部19G3は、半導体チップ4PLの長辺のうち、ゲートパッド部19G1が配置されている側の長辺に沿って延在するゲートフィンガ部19G2の一部から、その向かい側のゲートフィンガ部19G2に向かって半導体チップ4PLの短方向第2方向Yに沿って延在し、その向かい側のゲートフィンガ19G2から離れた位置で終端している。このため、本実施の形態1では、半導体チップ4PH,4PLの各々のゲートフィンガ部19G3が互いに交差直交するような配置になっている。このゲートフィンガ19G2,19G3を設けることにより、ロウサイド用のパワーMOSQL1のゲート抵抗を低減できるので、非絶縁型DC-DCコンバータ1の大電流化および高周波化に対応可能となっている。このような半導体チップ4PLのゲート配線19Gは、上記と同様に、その下層のゲート配線22G1,22G2およびゲート電極22G3に電気的に接続されている。半導体チップ4PLの場合もゲート配線22G1,22G2およびゲート電極22G3の材料は上記したのと同じである。半導体チップ4PLのゲート配線22G1は、半導体チップ4PLの主面の外周近傍ゲートフィンガ部19G2の真下にその外周に沿って形成されている。ゲート配線22G2は、上記ゲートフィンガ部19G3の真下に配置されている。すなわち、ゲート配線22G2は、半導体チップ4PLの主面の長手方向第1方向Xを複数に分割するように、半導体チップ4PLの長手方向に沿って所定の間隔毎に複数配置されている。各ゲート配線22G2は、その長手方向第2方向Yの両端がゲート配線22G1と接続されている。半導体チップ4PLのゲート電極22G3は、図23および図24に示すように、例えばストライプ状に配置されている。すなわち、半導体チップ4PLの長手方向第1方向Xに沿って帯状に延びるゲート電極22G3が、半導体チップ4PLの短方向第2方向Yに沿って所望の間隔毎に複数並んで配置されている。ただし、この場合もゲート電極22G3の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。個々のゲート電極22G3は、ロウサイド用のパワーMOSQL1の単位トランジスタセルのゲート電極を形成する部材である。この複数のゲート電極22G3の延在方向半導体チップ4PLの長手方向第1方向Xの総和が、パワーMOSQL1のゲート幅チャネル幅になっている。一方、半導体チップ4PLの最上の配線層のソース配線19Sは、半導体チップ4PHの主面上において、上記ゲートパッド部19G1およびゲートフィンガ部19G2,19G3によって取り囲まれた位置に、ゲートパッド部19G1およびゲートフィンガ部19G2,19G3から絶縁された状態で配置されている。上記のように半導体チップ4PLのソース電極用のパッド15S1,15S2は、最上層では保護膜18によって分離されているが、ソース配線19Sを通じて互いに電気的に接続されている。金属板8Bが接続されるパッド15S1と、ワイヤWAが接続されるパッド15S2との間に、上記と同様の理由から保護膜絶縁膜18が設けられている特に図19および図20参照。これにより、パッド15S1に接着層11bを介して金属板8Bを接合した際に、その接着層11bがワイヤWA接続用の隣のパッド15S2に流れ込むのを保護膜18によってせき止めることができる。このため、ワイヤWA接続の際に、パッド15S2の露出表面に接着層11bが存在しないようにすることができるので、ワイヤWAをパッド15S2に良好に接続することができる。このため、半導体装置2の歩留まりおよび信頼性を向上させることができる。この半導体チップ4PLを構成する基板4Sは、例えばn型のシリコン単結晶の半導体層4S1と、その上層に形成された、例えばn-型のシリコン単結晶からなるエピタキシャル層4S2とを有している。このエピタキシャル層4S2の主面には、上記と同様のフィールド絶縁膜25が形成されている。このフィールド絶縁膜25とその下層のp型ウエルPWL1とに囲まれた活性領域にパワーMOSQL1を構成する複数の単位トランジスタセルが形成されている。パワーMOSQL1は、複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のパワーMOSで形成されている。トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。上記半導体層4S1およびエピタキシャル層4S2は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板4S半導体チップ4PLの裏面には、ドレイン電極用の裏面電極BEが形成されている。この裏面電極BEは、例えば金Auからなり、上記ダイパッド7D2と電気的に接続される。また、エピタキシャル層4S2中に形成されたp型の半導体領域26は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域26の上部に形成されたn型の半導体領域27は、上記単位トランジスタセルのソース領域としての機能を有している。また、基板4Sには、上記と同様に溝30が形成されている。この溝30の底面および側面には、上記と同様にゲート絶縁膜31が形成されている。また、溝30内には、上記ゲート絶縁膜31を介してロウサイド用のパワーMOSQL1の上記ゲート電極22G3が埋め込まれている。このゲート電極22G3は、上記のようにゲート配線22G1,22G2と一体的に形成され電気的に接続されている。ゲート配線22G120G2は、それを覆う絶縁膜32に形成されたコンタクトホール33aを通じてゲートフィンガ部19G219G3と電気的に接続されている。一方、上記ソース電極用のパッド15S1,15S2は、絶縁膜32に形成されたコンタクトホール33bを通じてソース用のn型の半導体領域27と電気的に接続されている。また、上記ソース電極用のパッド15S1,15S2は、p型の半導体領域26の上部であってn型の半導体領域27の隣接間に形成されたp型の半導体領域35に電気的に接続され、これを通じてチャネル形成用のp型の半導体領域26と電気的に接続されている。このようなロウサイド用のパワーMOSQL1の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層4S2とソース用のn型の半導体領域27との間をゲート電極22G3の側面すなわち、溝30の側面に沿って基板4Sの厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップ4PLの厚さ方向に沿って形成される。ところで、半導体チップ4PHのソース電極用のパッド12S1,12S2とダイパッド7D2とをワイヤで接続し、また、半導体チップ4PLのソース電極用のパッド15S1とリード配線7LBとをワイヤで接続する構成の場合、上記アルミ拡がり抵抗が大きくなるので、ソース配線19Sゲート配線19Gの薄膜化を阻害する問題がある。このアルミ拡がり抵抗とは、アルミニウム等で形成された最上の配線層の配線すなわち、ソース配線19Sおよびゲート配線19Gにおいて、半導体チップ4PH,4PLの主面に沿う方向に形成される抵抗を言う。ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLでは、ワイヤの接続点を半導体チップ4PLの外周よりにしなければならないので、ワイヤの接合点から半導体チップ4PLの中央よりの単位トランジスタまでの距離が長くなり、アルミ拡がり抵抗が特に大きくなってしまう。半導体チップ4PL側で、ワイヤの接合点を半導体チップ4PLの外周よりにしなければならない理由は、ワイヤの接合点を半導体チップ4PLの中央よりにするとワイヤのループが高くなりワイヤがパッケージPAから露出してしまうので、あまりリード配線7LBから遠い位置にワイヤを接続することができないからである。これに対して、本実施の形態1では、ワイヤに代えて金属板8A,8Bを用いるので、アルミ拡がり抵抗を下げることができる。このため、半導体チップ4PH,4PLの最上の配線層の配線すなわち、ソース配線19Sおよびゲート配線19Gの厚さを薄くすることができる。半導体チップ4PH,4PLのソース配線19Sおよびゲート配線19Gの厚さは、下地のゲート配線22G1,22G2およびゲート電極22G3の段差をかくす程度例えば下地の絶縁膜32の厚さ約1μmの厚さは必要であるが、本実施の形態1では、ソース配線19Sおよびゲート配線19Gの厚さZ1を、上記エピタキシャル層4S2の厚さZ2よりも薄くすることができる。なお、エピタキシャル層4S2の厚さZ2は、例えば4μm程度である。このように半導体チップ4PH,4PLのゲート配線19Gおよびソース配線19Sの厚さを薄くすることができることにより、半導体チップ4PH,4PLのゲート配線19Gおよびソース配線19Sの加工工程を容易にすることができるので、半導体装置2のコストを低減できる。また、後述するように、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの上記ゲートフィンガ部19G3の配置の自由度を向上させることができるので、半導体装置2の電気的特性を向上させることができる。次に、上記のような半導体装置2の効果について説明する。図25は、本発明者が検討した半導体装置の全体平面図である。図25でもパッケージPBの内部を透かして見せている。この半導体装置では、半導体チップ4PHのソース電極用のパッド12S1,12S2とダイパッド7D2とを複数のワイヤWBで電気的に接続し、半導体チップ4PLのソース電極用のパッド15s1とリード配線7LBとを複数のワイヤWBで電気的に接続している。それ以外は、半導体装置2と同じである。図26は、本実施の形態1の半導体装置2と図25の半導体装置との電圧変換効率を比較して示したグラフ図である。符号のMは本実施の形態1の半導体装置2、Wは図25の半導体装置の測定結果を示している。試験条件は、入力電源VINが12V、出力電流Ioutが25A、出力電圧Voutが1.3V、動作周波数が1MHzである。本実施の形態1の半導体装置2では、電圧変換効率を図25の半導体装置よりも1.8程度向上させることができた。図27は、本実施の形態1の半導体装置2と図25の半導体装置との損失を比較して示したグラフ図である。試験条件は、図26で示した電圧変換効率の測定の場合と同じである。本実施の形態1の半導体装置2では、損失を図25の半導体装置よりも0.85W程度低減させることができた。次に、図28および図29は、本発明者が検討した他の半導体装置の全体平面図である。図28および図29でもパッケージPC,PDの内部を透かして見せている。なお、図28および図29では半導体チップ4Dを省略している。図28の半導体装置では、半導体チップ4PLに取り付けられた金属板8Cに上記第2部分が無い。それ以外は、半導体装置2と同じである。本発明者の検討によれば、図28の半導体装置の場合は、図25の半導体装置に比較して、オン抵抗を低減できるので、導通損失を低減できたが、図25の半導体装置に比較して、インダクタンスが高くなりスイッチング損失が高くなった。図29の半導体装置では、半導体チップ4PLに取り付けられた金属板8Dに第2部分8D2が一体的に設けられているもののその幅半導体チップ4PLの短方向の長さが本実施の形態1の半導体装置2の金属板8Bの第2部分8B2よりも狭い。それ以外は、半導体装置2と同じである。本発明者の検討によれば、図29の半導体装置の場合は、オン抵抗および導通損失を図28の半導体装置よりも低減できるとともに、インダクタンスおよびスイッチング損失を図25の半導体装置よりも低減できた。さらに、本発明者の検討によれば、実施の形態1の半導体装置2の場合は、オン抵抗および導通損失を図29の半導体装置の場合よりもさらに低減できる上、インダクタンスおよびスイッチング損失を図29の半導体装置の場合よりもさらに低減できた。したがって、本実施の形態の半導体装置2は、動作周波数が高い場合により効果が大きい。次に、図30は、本発明者が検討したさらに他の半導体装置の全体平面図である。図30でもパッケージPEの内部を透かして見せている。なお、図30のX1-X1線の断面図は図7と同じである。また、図30のY1-Y1線の断面図は図8と同じである。半導体チップ4PLに接合された金属板8Eは、第1部分8E1、第2部分8E2、第3部分8E3および第4部分8E4を有している。第1部分8E1、第2部分8E2および第3部分8E3は、上記金属板8Bの第1部分8B1、第2部分8B2および第3部分8B3に相当している。この場合は、第2部分8E2と第3部分8E3とが、それらの間の第4部分8E4を介して連続的に繋がっている。このため、半導体チップ4PLの1つの角部は金属板8Eによって完全に覆われている。この図30の構成の場合、上記図28および図29で説明した検討結果によれば、本実施の形態1の構成の場合よりも、オン抵抗および導通損失を低減できるとともに、インダクタンスおよびスイッチング損失を低減できることが予想される。しかし、図30の構成の場合は、以下のような3つの問題があることを本発明者が初めて見出した。第1の問題は、図30の金属板8Eの構成の場合、半導体チップ4PLの1つの角部破線Eで示す箇所が金属板8Eによって完全に隠れてしまうので、その角部において上記接着層11bの様子を検査することができず、半導体チップ4PL上の短絡不良を見逃す虞があり、半導体装置2の信頼性や量産性が低下する、という問題である。これに対して、本実施の形態1では、図6等に示したように、金属板8Bの第2部分8B2および第3部分8B3が上記のように互いに分かれていて、半導体チップ4PLの角部を覆わないようになっている。このため、本実施の形態1では、半導体チップ4PLの四隅で接着層11bの様子を検査することができるので、短絡不良の発見確率を高めることができる。このため、半導体装置2の信頼性を向上させることができる。また、半導体装置2の量産性を向上させることができる。第2の問題は、図30の金属板8Eの構成の場合、金属板8Eの角部第4部分8E4を連続して凹凸加工するため、半導体チップ4PLとの接続性やリード配線7LBとの接続部の平坦性の確保が難しい、という問題である。これに対して、本実施の形態1では、図6等に示したように、金属板8Bの第2部分8B2および第3部分8B3が上記のように互いに分かれているので、連続的な凹凸加工の必要がない。このため、金属板8Bと半導体チップ4PLとの接続性を向上させることができる。また、金属板8Bにおけるリード配線7LBとの接続部の平坦性をより向上させることができるので、金属板8Bとリード配線7LBとの接続性を向上させることができる。また、半導体装置2の量産性を向上させることができる。第3の問題は、ワイヤに代えて金属板を用いる半導体装置では、金属板8Bの材料Cu等と半導体チップ4PLの材料Si等との熱膨張係数差が大きいので熱により生じる応力の問題が重要な課題の1つであるが、図30の金属板8Eの場合は、第2部分8E2と第3部分8E3とが、それらの間角部の第4部分8E4で連続的に繋がっているため剛性が大きく、温度変化による変形がし難い。このため、金属板8Eと半導体チップ4PLとの接合部接着層11bへの負担が増加する。この結果、応力歪みが高くなり、早期破壊発生の可能性が高くなる。これに対して、本実施の形態1の金属板8Bでは、図6等に示したように、金属板8Bの第2部分8B2および第3部分8B3が上記のように互いに分かれているので、図30のような金属板8Eに比べて変形し易い。このため、金属板8Bと半導体チップ4PLとの接合部接着層11bへの応力を低減できるので、その接合部への負担を低減させることができる。すなわち、応力歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。次に、図31は上記非絶縁型DC-DCコンバータ1を構成する電子部品の実装例の要部平面図、図32は図31の非絶縁型DC-DCコンバータ1を矢印Fで示す方向から見た側面図である。配線基板38は、例えばプリント配線基板からなり、その主面には、パッケージPA,PF,PGおよびチップ部品CA,CB,CCが搭載されている。なお、図31では配線基板38の配線39a~39dの様子が分かるようにパッケージPAを透かして示している。また、図31では図面を見易くするため配線基板38の配線39a~39eにハッチングを付す。パッケージPFには、上記制御回路3が形成され、パッケージPGには、上記負荷LDが形成されている。チップ部品CAには、上記コイルLが形成され、チップ部品CBには、上記入力コンデンサCinが形成され、チップ部品CCには、上記出力コンデンサCoutが形成されている。入力電源VINの供給用の端子ET1は、配線基板38の配線39aを通じてパッケージPAのリード7L1およびダイパッド7D1に電気的に接続されている。基準電位GNDの供給用の端子ET2は、配線基板38の配線39bを通じてパッケージPFのリード7L3に電気的に接続されている。配線39a,39b間には、チップ部品CB入力コンデンサCinが電気的に接続されている。パッケージPA半導体装置2のリード7L5には、配線基板38の配線39cを通じてパッケージPF制御回路3のリード40Lが電気的に接続されている。パッケージPA半導体装置2の出力用の端子であるリード7L2およびダイパッド7D2は、配線基板38の配線39dを通じてチップ部品CAコイルの一端に電気的に接続されている。チップ部品CAコイルの他端は、配線基板38の配線39eに電気的に接続されている。この配線39eには、パッケージPG負荷LDの入力用のリードが電気的に接続されている。パッケージPG負荷LDの基準電位用のリードは、上記配線39bに電気的に接続されている。また、配線39b,39e間には、上記チップ部品CC出力コンデンサCoutが電気的に接続されている。実施の形態2本実施の形態2では、上記金属板8Bの構成が前記実施の形態1と異なる。それ以外の構成は、前記実施の形態1と同じである。図33は本実施の形態2の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図34および図35はそれぞれ図33のX5-X5線およびY5-Y5線の断面図である。まず、本実施の形態2においては、金属板8Bの第1部分8B1の外周に窪み45ハッチングを付すが形成されている。このため、金属板8Bの外周の窪み45の形成領域の厚さは、金属板8Bの第1部分8B1の中央部分の厚さよりも薄くなっている。これにより、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部接着層11bへの負担を低減させることができる。すなわち、応力歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。窪み45は、金属板8Bの上面側半導体チップ4PLとの対向面とは反対側のパッケージPAの封止材料が接する面側に形成するのが好ましい。窪み45を半導体チップ4PLの対向面側に形成すると窪み45に接着層11bが入り込み、窪み45の効果が低減してしまうからである。また、本実施の形態1においては、窪み45が金属板8Bの第1部分8B1の外周の大半の部分に形成されているが、窪み45は、金属板8Bの第1部分8B1の外周の少なくとも一部例えば金属板8Bの長辺のみや角部のみ等に形成するだけでも良い。特に金属板8Bの第1部分8B1の外周の角部四隅は金属板8Bの第1部分8B1の中央から最も遠く、最も大きな応力がかかるので、その角部に窪み45を形成することは応力を緩和する上で好ましい。この窪み45が形成された部分の金属板8Bの厚さは、金属板8Bの厚さの半分またはそれ以下が好ましい。窪み45の断面形状は階段状になっているが、金属板8Bの外周の厚さが金属板8Bの外方に向かって次第に薄くなるようにしても良い。なお、ここでは面積が相対的に大きな金属板8Bの第1部分8B1の外周に窪み45を設けた場合について説明したが、相対的に面積の小さな金属板8Aの第1部分8A1の外周に同様に窪みを形成しても良い。次に、本実施の形態2においては、金属板8Bの第2部分8B2および第3部分8B3に、リード配線7LB側から金属板8Bの第1部分8B1に向かって延びるスリット切り込み、分割溝46が形成されている。このため、第2部分8B2および第3部分8B3は、それぞれ複数の部分に分割されて平面櫛の歯状に形成されている。これにより、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部接着層11bや金属板8Bとリード配線7LBとの接合部接着層11cへの負担を低減させることができる。すなわち、応力歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。ここでは、第3部分8B3の両外側の分割部分の幅第1方向Xの長さが、中央の分割部分の幅第1方向Xの長さに比べて太い場合が例示されている。これは、第3部分8B3において最も外側の分割部分には、吊り部8B3が一体的に形成されているので、吊り部8B3の切断時に受ける力で変形しないように幅を広くして強度を高めたものである。ただし、第3部分8B3の複数の分割部分の幅第1方向Xの長さを全て均等にしても良い。スリット46の深さは、応力緩和の観点からは半導体チップ4PLの外周位置まで入り込んだ方が好ましい。しかし、あまりスリット46を深くすると、インダクタンスやオン抵抗の低減効果を損なう虞があるので、それらを考慮することが好ましい。ここでは、スリット46の先端第1部分8B1に向かう方向の先端が、第2部分8B2および第3部分8B3の上記最上部の途中位置で終端している場合が例示されている。スリット46の深さ第1部分8B1に向かう方向の長さは、少なくとも第2部分8B2および第3部分8B3とリード配線7LBとを接合する接着層11cの盛り上がりによりスリット46が埋まってしまわない程度の深さにすることが好ましい。スリット46が接着層11cにより埋まってしまうと応力緩和の効果が充分得られない虞があるからである。また、スリット46の深さを、第2部分8B2および第3部分8B3の折り曲げ位置第2部分8B2および第3部分8Bをリード配線7LBに接続するために折り曲げる部分の位置よりも深くすることが好ましい。これにより、第2部分8B2および第3部分8B3の折り曲げ部分が細くなるので、第2部分8B2および第3部分8B3の折り曲げを容易にすることができる。次に、本実施の形態2においては、金属板8Bの第1部分8B1に、その上下面を貫通する円形状の複数の穴開口部47Aが形成されている。これにより、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部接着層11bへの負担を低減させることができる。すなわち、応力歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。3つの穴47Aは、金属板8Bに流れる電流IAの流れを阻害しないように、また、金属板8Bを半導体チップ4PL上に搭載する際に金属板8Bを吸着する吸着エリアVAを確保できるように、金属板8Bの第1部分8B1の1つの対角線に沿って所定の間隔毎に並んで配置されている。3つの穴47Aの1つは、金属板8Bの第1部分8B1のほぼ中央に形成されている。他の2つの穴47Aは、金属板8Bの第1部分8B1を4等分したときに、互いに対角に位置する2つのエリアの各々のほぼ中央に形成されている。なお、本実施の形態2では、金属板8Bに、窪み45、スリット46および穴47Aを設けた場合について説明したが、これに限定されるものではなく、金属板8Aに、窪み45、スリット46および穴47Aを設けても良い。また、本実施の形態2では、金属板8A,8Bに、窪み45、スリット46および穴47Aの3つ全てを設ける場合について説明したが、これに限定されるものではなく、金属板8A,8Bに、窪み45、スリット46および穴47Aの少なくとも1つを設けるだけでも良い。実施の形態3本実施の形態3では、上記金属板8Bに形成される応力緩和用の穴の形状が前記実施の形態2と異なる。それ以外の構成は、前記実施の形態1,2と同じである。図36は本実施の形態3の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図37および図38はそれぞれ図36のX6-X6線およびY6-Y6線の断面図である。本実施の形態3においては、金属板8Bの第1部分8B1に、その上下面を貫通する1つの細長い穴開口部47Bが形成されている。穴47Bは、金属板8Bの長手方向第1方向Xをほぼ2分割するように、金属板8Bの第1部分8B1の中央にI字状に配置されている。すなわち、穴47Bは、金属板8Bの長手方向第1方向Xに対して直交する方向第2方向Yに沿って、第1部分8B1の一方の長辺の近傍から他方の長辺の近傍まで細長く延びている。ただし、穴47Bは、金属板8Bを完全に2つに分離してしまうものでなく、金属板8Bにおいて穴47Bの左右の部分は一体的に接続され電気的に接続されている。このような穴47Bを設けることにより、金属板8Bを見かけ上に半分にしたのと同じ状態にすることができるので、金属板8Bと半導体チップ4PLとの接合部接着層11bに加わる熱応力を前記実施の形態2よりも低減できる。すなわち、応力歪みをさらに低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。なお、発明者の実測結果によれば、金属板8Bに比較的大きな穴47Bを設けた場合でも、穴47Bに接着層11bが入り込むため電気的特性に変化はなかった。また、穴47Bに接着層11bが入り込んでも、上記のように応力を下げることができた。実施の形態4本実施の形態4では、上記金属板8Bに形態される応力緩和用の穴の外周に窪みを形成する例を説明する。それ以外の構成は、前記実施の形態1,2,3と同じである。図39は本実施の形態4の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図40および図41はそれぞれ図39のX7-X7線およびY7-Y7線の断面図である。本実施の形態4においては、金属板8Bの第1部分8B1に形成された穴47Bの外周に窪み45が形成されている。この穴47Bの外周の窪み45の形成状態は、前記実施の形態2で説明した第1部分8B1の外周の窪み45の形成状態と同じである。熱応力は金属板8Bの中央から遠いほど大きくなるが、前記実施の形態3のように金属板8Bの長手方向中央に穴47Bを配置した場合、応力測定の基準となる位置は、穴47Bによって分けられる左右の第1部分8B1の各々の中央になる。この観点からすると、穴47Bの外周も、分けられた第1部分8B1の各々の中央から遠い位置になる。そこで、本実施の形態4においては、穴47Bの外周にも窪み45を設けることにより、金属板8Bを前記実施の形態3の場合よりもさらに変形し易くすることができるので、金属板8Bと半導体チップ4PLとの接合部接着層11bに加わる応力をさらに低減させることができる。すなわち、応力歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。実施の形態5本実施の形態5では、金属板8Bに形態される応力緩和用の穴の配置が前記実施の形態3と異なる。それ以外の構成は、前記実施の形態1~3と同じである。図42は本実施の形態5の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図43および図44はそれぞれ図42のX8-X8線およびY8-Y8線の断面図である。本実施の形態5においては、金属板8Bの第1部分8B1に、その上下面を貫通する4つの穴開口部47Cが形成されている。この4つの穴47Cは、金属板8Bの第1部分8B1をほぼ均等に4分割するように、第1部分8B1の中央に十字状に配置されている。すなわち、金属板8Bの第1部分8B1には、第1部分8B1の長手方向第1方向X中央に、その長手方向に対して直交する方向第2方向Yに沿って配置された2つの細長い穴47Cと、第1部分8B1の短方向第2方向Y中央に、その短方向に対して直交する方向第1方向Xに沿って配置された2つの細長い穴47Cとが配置されている。4つの穴47Cの平面形状および平面寸法は互いに等しい。ただし、4つの穴47Cは、金属板8Bを完全に4つに分離してしまうものでなく、金属板8Bの4つの分割部分は一体的に接続され電気的に接続されている。このような十字状の穴47Cを設けることにより、金属板8Bの面積を見かけ上に4分の1にしたのと同じ状態にすることができるので、金属板8Bと半導体チップ4PLとの接合部接着層11bに加わる熱応力を前記実施の形態3よりも低減できる。すなわち、応力歪みをさらに低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。なお、本実施の形態5の場合も、前記実施の形態4と同様に、4つの穴47Cの外周に窪み45を設けても良い。実施の形態6本実施の形態6では、上記金属板の裏面に応力緩和用の凹みを形成する例を説明する。図45は本発明者が検討した金属板8Bの全体平面図、図46は図45のX9-X9線の断面図、図47は図45の矢印Jの方向から見た側面図である。ここでは、金属板8Bの裏面半導体チップ4PLに対向する面に上記応力を緩和するための凹み48Aが形成されている。凹み48Aの平面位置、平面形状および平面寸法は、前記実施の形態3で説明した穴47Bと同じである。この場合の凹み48Aの長手方向の両端は、金属板8Bの短方向の両側面まで達しておらず、その手前で終端している。この場合も前記実施の形態2~5の窪み45と同様の理由から、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部接着層11bに加わる熱応力を低減できる。しかし、この場合は、以下のような問題があることを本発明者は初めて見出した。すなわち、金属板8Bの裏面を半導体チップ4PLの主面に接合する際に凹み48A内の空気が上手く抜けない場合があり、凹み48A内にボイドが形成される場合がある。このため、半導体装置2の電気的特性、信頼性および歩留まりが低下する場合がある。そこで、本実施の形態6では、上記凹み内の空気が抜けるようにした。図48は本実施の形態6の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図49および図50はそれぞれ図48のX10-X10線およびY10-Y10線の断面図、図51は図48等の金属板8Bの要部側面図である。本実施の形態6では、金属板8Bの裏面半導体チップ4PLに対向する面に上記応力を緩和するための凹み48Bが形成されている。凹み48Bの平面位置および幅第1方向Xの長さは、前記実施の形態3で説明した穴47Bと同じである。凹み48Bの深さは、例えば金属板8Bの厚さの半分程度である。この場合も前記実施の形態2~5の窪み45と同様の理由から、金属板8Bが熱応力によって変形し易くなるので、金属板8Bと半導体チップ4PLとの接合部接着層11bに加わる熱応力を低減できる。すなわち、応力歪みをさらに低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。ただし、本実施の形態6では、凹み48Bの長手方向両端が金属板8Bの短方向の両側面を貫通している。これにより、金属板8Bの裏面を半導体チップ4PLの主面に接合する際に、凹み48B内の空気を金属板8Bの側面から外部に逃がすことができる。このため、凹み48B内にボイドが形成されるのを防止できる。したがって、半導体装置2の電気的特性、信頼性および歩留まりを確保することができる。実施の形態7本実施の形態7では、半導体チップの外周の厚さが半導体チップの中央よりも薄く形成されている例を説明する。図52は本実施の形態7の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図53は図52の金属板8A,8Bを外した状態のパッケージPAの内部を透かして見せた全体平面図、図54は図52のX11-X11線の断面図、図55は図52のY11-Y11線の断面図をそれぞれ示している。本実施の形態7の半導体装置2においては、最も大きな半導体チップ4PLの外周に窪み50ハッチングを付すが形成されている。このため、半導体チップ4PLの外周の窪み50の形成領域の厚さは、半導体チップ4PLの中央部分の厚さよりも薄くなっている。これにより、半導体チップ4PLが熱応力によって変形し易くなるので、半導体チップ4PLとダイパッド7D2との接合部接着層11aに加わる応力を低減させることができる。すなわち、応力歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。窪み50は、半導体チップ4PLの主面側ダイパッド7D2との対向面とは反対側のパッケージPAの封止材料が接する面側に形成するのが好ましい。窪み50をダイパッド7D2の対向面側に形成すると窪み50に接着層11aが入り込み、窪み50の効果が低減してしまうからである。また、本実施の形態7においては、窪み50が半導体チップ4PLの外周全体に形成されている図53参照が、窪み50は、半導体チップ4PLの外周の少なくとも一部例えば半導体チップ4PLの長辺のみや角部のみ等に形成するだけでも良い。特に半導体チップ4PLの外周の角部四隅は半導体チップ4PLの主面中央から最も遠く、最も大きな応力がかかるので、その角部に窪み50を形成することは応力を緩和する上で好ましい。この窪み50が形成された部分の半導体チップ4PLの厚さは、半導体チップ4PLの厚さの半分またはそれ以下が好ましい。窪み50の断面形状は階段状になっているが、半導体チップ4PLの外周の厚さが半導体チップ4PLの外方に向かって次第に薄くなるようにしても良い。なお、ここでは面積が相対的に大きな半導体チップ4PLの外周に窪み50を設けた場合について説明したが、相対的に面積の小さな半導体チップ4PHの外周に同様に窪みを形成しても良い。また、本実施の形態7では、前記実施の形態2~6と同様に、金属板8Bの第1部分8B1の外周に窪み45が形成されている。これらの構成以外は、前記実施の形態1と同じである。なお、本実施の形態7においては、前記実施の形態2~6で説明したように、前記スリット46、前記穴47A,47B,47Cおよび前記凹み48A,48Bの少なくとも1つを追加しても良い。次に、上記のような半導体チップ4PLの主面外周の窪み50の形成方法の一例を図56~図58により説明する。図56~図58は窪み50の形成工程中の半導体ウエハの要部断面図を示している。まず、図56に示すように、半導体チップ4PLを形成するための半導体ウエハ4Wをダイシングテープ51に貼り付ける。半導体ウエハ4Wは、複数の半導体チップ4PLの領域が形成された平面略円形状の半導体薄板からなり、その主面半導体チップ4PLの主面を上に向け、その裏面半導体チップ4PLの裏面をダイシングテープ51に向けた状態でダイシングテープ51に貼り付けられている。その後、ダイシング装置のダイシングソー52Aを回転させた状態で半導体ウエハ4Wの主面のダイシングエリアに当てて半導体ウエハ4Wを完全に切断する。続いて、図57に示すように、ダイシングソー52Aよりも幅の広いダイシングソー52Bを回転させた状態で半導体ウエハ4Wの主面のダイシングエリアに当てる。この時、ダイシングソー52A,52Bの切断線は一致している。また、ダイシングソー52Bでは、半導体ウエハ4Wの主面から裏面まで完全に切断せず、その深さが半導体ウエハ4Wの厚さの半分程度になるようにする。なお、ダイシングソー52A,52Bによる切断の順序は逆でも良い。このように歯の幅が異なる2つのダイシングソー52A,52Bを用いてステップダイシング処理を施すことにより、図58に示すように、半導体チップ4PLの外周に窪み50を形成することができる。実施の形態8本実施の形態8では、ハイサイド用のパワーMOSQH1が形成された半導体チップ4PHに接合された金属板8Aの第2部分8A2が複数に分割されている例を説明する。図59は本実施の形態8の半導体装置2のパッケージPAの内部を透かして見せた全体平面図である。なお、図59のX12-X12線の断面図は図37と同じである。また、図59のY12-Y12線の断面図は図38と同じである。本実施の形態8では、ハイサイド用のパワーMOSQH1が形成された半導体チップ4PHに接合された金属板8Aの第2部分8A2に、ダイパッド7D2側から金属板8Aの第1部分8A1に向かって延びるスリット切り込み、分割溝46が形成されている。このため、第2部分8A2は、それぞれ複数の部分に分割されて平面櫛の歯状に形成されている。これにより、金属板8Aが熱応力によって変形し易くなるので、金属板8Aと半導体チップ4PHとの接合部接着層11bおよび金属板8Aとダイパッド7D2との接合部接着層11bに加わる熱応力を低減できるので、それら接合部への負担を低減させることができる。すなわち、応力歪みを低下させることができるので、半導体装置2の信頼性および歩留まりを向上させることができる。これ以外の構成は前記実施の形態1,3と同じである。なお、本実施の形態8においても、金属板8Bの穴47Bの形状を、前記実施の形態2,4~6のようにしても良い。また、半導体チップ4PL,4PHの外周に、前記実施の形態7と同様に窪み50を形成しても良い。実施の形態9本実施の形態9では、上記金属板8A,8Bの裏面に突起を形成する例を説明する。図60は本実施の形態9の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図61は図60のX13-X13線の断面図、図62は図60のY13-Y13線の断面図、図63は図60の金属板8A,8Bの要部拡大断面図である。本実施の形態9では、金属板8A,8Bの裏面半導体チップ4PH,4PLに対向する面に突起53が形成されている。突起53を設けず、接着層11bの自然厚さでは、金属板8A,8Bと半導体チップ4PH,4PLとの対向面間の接着層11bを厚くすることが難しく、接着層11bの厚さが不均一になる場合がある。このため、金属板8A,8Bが半導体チップ4PH,4PLの主面に対して傾いたり、上記のような熱応力によって接着層11bの薄いところから金属板8A,8Bが剥がれたりする場合がある。そこで、本実施の形態9では、金属板8A,8Bの裏面に突起53を設けることにより、接着層11bの厚さを強制的に確保するようにした。これにより、金属板8A,8Bと半導体チップ4PH,4PLとの対向面間の接着層11bを厚くすることができ、接着層11bの厚さを、金属板8A,8Bと半導体チップ4PH,4PLとの対向面内において均一にすることができる。このため、金属板8A,8Bが半導体チップ4PH,4PLの主面に対して傾くのを抑制または防止できる。また、金属板8A,8Bと半導体チップ4PH,4PLとの接着力を向上させることができるので、金属板8A,8Bの剥離を抑制または防止できる。突起53は、金属板8A,8Bの各々の裏面に2個配置されている。各々の金属板8A,8Bにおいて、2個の突起53は、金属板8A,8Bの長手方向の中心線を境にして左右対称に配置されている。また、各々の金属板8A,8Bにおいて、2個の突起53の平面寸法および突出高さは同じである。これにより、金属板8A,8Bが半導体チップ4PH,4PLの主面に対して傾かないようにすることができる。ただし、突起53の数や配置は、これに限定されるものではなく種々変更可能であり、例えば金属板8A,8Bの各々の裏面に配置される突起53の数を3個以上にしても良い。突起53を3個配置する場合は、突起53が、例えば正三角形の各々の角に配置されるようにしても良い。これにより、金属板8A,8Bが互いに交差する方向で支持されるので、金属板8A,8Bを安定した状態で配置できる。このため、金属板8A,8Bの傾きをさらに抑制または防止できる。なお、突起53は、例えばエンボス加工によって形成されている。エンボス加工は、凹凸が互いに逆になっている上型と下型とで金属板8A,8Bを挟み込み圧することによって金属板8A,8Bに凹凸を形成する成形方法である。このエンボス加工に代えて、例えば圧印加工を用いても良い。圧印加工は、一方の型に突起形成用の凹部を持つ上下2つの型で金属板8A,8Bを挟み込んで圧することによって金属板8A,8Bに凹凸を形成する成形方法である。いずれの場合も加工が容易であり、コストの増大を招くこともない。これ以外の構成は前記実施の形態1,3と同じである。なお、本実施の形態9においても、金属板8Bの穴47Bの形状を、前記実施の形態2,4~6のようにしても良い。また、半導体チップ4PL,4PHの外周に、前記実施の形態7と同様に窪み50を形成しても良い。また、前記実施の形態8のように金属板8Aの第2部分8A2を複数個に分割しても良い。実施の形態10本実施の形態10では、ロウサイド用のパワーMOSQL1にショットキーバリアダイオードSchottkyBarrierDiodeSBDを並列に接続した例を説明する。図64は、本実施の形態10の半導体装置2を有する非絶縁型DC-DCコンバータ1の一例の回路図である。本実施の形態10では、半導体装置2のロウサイド用のパワーMOSQL1に並列にショットキーバリアダイオードSBDが電気的に接続されている。すなわち、ショットキーバリアダイオードSBDは、そのアノードが、ロウサイド用のパワーMOSQL1のソースSすなわち、基準電位GND供給用の端子ET2に電気的に接続され、カソードが、ロウサイド用のパワーMOSQL1のドレインDすなわち、半導体装置2の出力配線出力ノードNに電気的に接続されている。ショットキーバリアダイオードSBDは、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PL内に形成されている。ショットキーバリアダイオードSBDの順方向電圧VFは、ロウサイド用のパワーMOSQL1の寄生ダイオードDp2の順方向電圧VFよりも低い。このように、順方向電圧VFが寄生ダイオードDp2よりも低いショットキーバリアダイオードSBDをロウサイド用のパワーMOSQL1に並列に接続することにより、ロウサイド用のパワーMOSQL1をオフにした時のデットタイムの電圧降下を小さくすることができるので、ダイオードの導通損失を低減でき、また、逆回復時間trrの高速化によりダイオードリカバリー損失を低減できる。これ以外の回路構成は、図1および図2で説明したのと同じなので省略する。次に、図65は図64の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図66は図65の金属板8A,8Bを外した状態のパッケージPAの内部を透かして見せた全体平面図である。本実施の形態10では、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLにショットキーバリアダイオードSBD破線で示すが形成されている。これにより、パワーMOSQL1とショットキーバリアダイオードSBDとを接続する配線に寄生する寄生インダクタンスを大幅に低減することができるので、デットタイム期間中に、寄生ダイオードDp2よりもショットキーバリアダイオードSBDに電流が流れるようにすることができる。したがって、ダイオードの導通損失およびリカバリー損失を低減することができるので、非絶縁型DC-DCコンバータ1の電源電圧の変換効率を向上させることができる。また、ショットキーバリアダイオードSBDの効果を充分に発揮できるので、ドライバ回路DR1,DR2が形成された半導体チップ4D内で寄生のnpn型のバイポーラトランジスタがオンしてしまうのを抑制または防止でき、半導体チップ4D内の回路の消費電流の増大を抑制または防止できる。さらに、ショットキーバリアダイオードSBDと、ロウサイド用のパワーMOSQL1とを同じ半導体チップ4PLに形成したことにより、システムを小型化することができる。この場合、半導体チップ4PLのソース電極用のパッド15S1は、ショットキーバリアダイオードSBDのアノード電極でもある。このソース電極とアノード電極との共通電極であるパッド15S1は、金属板8Aに電気的に接続され、これを通じてリード配線7LBと電気的に接続され、さらに基準電位GND用の端子ET2に電気的に接続される。また、ここでは、ショットキーバリアダイオードSBDが、半導体チップ4PLの短方向第2方向Yの中央に配置されている。これにより、ショットキーバリアダイオードSBDとリード配線7LBとの距離が遠くならないようにすることができる。このため、ショットキーバリアダイオードSBDのアノード側の寄生インダクタンスを増加させることもない。また、ショットキーバリアダイオードSBDを半導体チップ4PLの短方向第2方向Yの中央に配置することにより、パワーMOSQL1とリード配線7LBとの距離も遠くならないようにすることができる。このため、パワーMOSQL1のソース側の寄生インダクタンスを増加させることもないので、パワーMOSQL1での損失増加も抑制できる。これ以外の構成は、前記実施の形態1,3と同じである。なお、本実施の形態10においても、金属板8Bの穴47Bの形状を、前記実施の形態2,4~6のようにしても良い。また、半導体チップ4PL,4PHの外周に、前記実施の形態7と同様に窪み50を形成しても良い。また、前記実施の形態8のように金属板8Aの第2部分8A2を複数個に分割しても良い。さらに、前記実施の形態9のように金属板8A,8Bの裏面に突起53を設けても良い。次に、図67は図65の半導体装置2の半導体チップ4PLの最上層を示した全体平面図、図68は図67の半導体チップ4PLの最上の配線層を示した全体平面図、図69は図67の半導体チップ4PLのゲート電極層を示した全体平面図、図70は図67のY15-Y15線の断面図である。なお、図67のX4-X4線の断面図は図17と同じである。また、図67のY3-Y3線の断面図は図16と同じである。さらに、図67のY4-Y4線の断面図は図19および図20と同じである。前記と同様に、半導体チップ4PLの平面形状は、例えば第1方向Xの長さが第2方向Yの長さよりも長い長方形状とされている。この半導体チップ4PLの主面の第2方向Yの中央には、上記ショットキーバリアダイオードSBDの形成領域が第1方向Xに沿って所定の間隔毎に形成されている。各ショットキーバリアダイオードSBDの形成領域は、第2方向Yに延在するゲートフィンガ部19G2,19G3の隣接間に配置されている。このショットキーバリアダイオードSBDの形成領域の第2方向Yの上下には、上記パワーMOSQL1を形成する複数の単位トランジスタセルがショットキーバリアダイオードSBDの形成領域を挟むように配置されている。見方を変えると、半導体チップ4PLの主面のパワーMOSQL1の複数の単位トランジスタセルの形成領域は、上記ショットキーバリアダイオードSBDの形成領域の配置により、第2方向Yの上下に、ほぼ均等に2分割されている。これにより、ショットキーバリアダイオードSBDの形成領域を半導体チップ4PLの一方の辺に偏らせて配置した場合よりも、ショットキーバリアダイオードSBDから最も遠いパワーMOSQL1の単位トランジスタセルまでの距離を短くすることができる。特にパワーMOSQL1の複数の単位トランジスタセルの形成領域を、半導体チップ4PLの短方向で2分割することにより、ショットーバリアダイオードSBDの形成領域を半導体チップ4PLの長手方向中央に、半導体チップ4PLの短方向に沿って延在配置した場合よりも、ショットキーバリアダイオードSBDから最も遠いパワーMOSQL1の単位トランジスタセルまでの距離を短くできる。上記のようにソース電極用のパッド15S1は、ロウサイド用のパワーMOSQL2のソース電極と、ショットキーバリアダイオードSBDのアノード電極との共通電極となっている。すなわち、パッド15S1を形成するソース配線19Sの上記バリアメタル層例えばチタンタングステンは、ショットキーバリアダイオードSBDの形成領域において、絶縁膜32に形成されたコンタクトホール33cを通じてエピタキシャル層4S2の主面と接触しており、そのバリアメタル層とエピタキシャル層4S2との接触部にショットキーバリアダイオードSBDが形成されている。ここでは、エピタキシャル層4S2の不純物濃度が、ショットキーバリアダイオードSBDのリーク電流を低減するため、やや低い濃度例えば5×1015/cm3程度に設定されている。また、半導体チップ4PLの裏面電極BEは、ロウサイド用のパワーMOSQL2のドレイン電極と、ショットキーバリアダイオードSBDのカソード電極との共通電極となっている。これ以外の構成は、前記実施の形態1で説明した構成と同じである。実施の形態11本実施の形態11では、ロウサイド用のパワーMOSが形成された半導体チップ4PLのゲート配線19Gの配置の変形例について説明する。前記実施の形態1~10では、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの主面に、複数の縦長のゲートフィンガ部19G3を半導体チップ4PLの長手方向に沿って配置する場合について説明した。ただし、ゲートフィンガ部19G3の配置は、これに限定されるものではなく、複数の横長のゲートフィンガ部19G3を、半導体チップ4PLの短方向に沿って配置しても良い。この場合、半導体チップ4PLのソース配線19Sがゲートフィンガ部19G3によって半導体チップ4PLの短方向に沿って複数の部分に区分けされるようになり、半導体チップ4PLの短方向に沿って複数のソース電極用のパッド15S1が配置されるようになる。この構成の場合、半導体チップ4PLの長い方向に低抵抗なアルミニウム等からなるゲートフィンガ部19G3を配置できる。また、同じ分割数でも半導体チップ4PLの短方向に区切った方が多結晶シリコンで形成されるゲート電極22G3の長さを短くできる。これらにより、ロウサイド用のパワーMOSQL1のゲート抵抗を低減できるので、ロウサイド用のパワーMOSQL1のスイッチング損失を低減でき、ロウサイド用のパワーMOSQL1のスイッチング速度を向上させることができる。しかし、図25に示したように、半導体チップ4PLのソース電極用のパッド15S1と、リード配線7LBとを複数のワイヤWBで接続する構成の場合は、複数の縦長のゲートフィンガ部19G3を半導体チップ4PLの長手方向に沿って配置することが必須である。これは、ワイヤ接続の場合に、半導体チップ4PLにおいて複数の横長のゲートフィンガ部19G3を半導体チップ4PLの短方向に沿って配置する構成を採用すると、上記アルミ拡がり抵抗が大きくなってしまうからである。アルミ拡がり抵抗が大きくなる理由は、以下のとおりである。すなわち、ワイヤWBの場合、半導体チップ4PLの短方向に沿って配置されたソース電極用のパッド15S1のうち、リード配線7LBに最も近いパッド15S1部分に接続しなければならないので、ワイヤWBの接続位置から最も遠い位置にあるパッド15S1までの距離が長くなる上、ソース配線19Sにおける電流の流れがゲートフィンガ部19G3によって阻害されるからである。ワイヤWBをリード配線7LBに最も近いパッド15S1部分に接続しなければならない理由は、上記のように、ワイヤWBの場合、半導体チップ4PLの短方向に沿って並ぶパッド15S1のうち、リード配線7LBから遠い方向にあるパッド15S1に接続すると、ワイヤWBのループが高くなりワイヤWBの一部がパッケージPAから露出してしまうからである。これに対して、本実施の形態では、上記したように半導体チップ4PLのソース電極用のパッド15S1とリード配線7LBとを金属板8Bによって電気的に接続するので、アルミ拡がり抵抗を低減できる。このため、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの主面に、複数の横長のゲートフィンガ部19G3を、半導体チップ4PLの短方向に沿って配置することができる。図71は本実施の形態11の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図72は図71の金属板8A,8Bを外した状態のパッケージPAの内部を透かして見せた全体平面図である。また、図73は図71および図72の半導体装置2の半導体チップ4PH,4PLの最上の配線層を示した全体平面図、図74は図73の半導体チップ4PH,4PLのゲート電極層と金属板8A,8Bとの位置関係を示した全体平面図、図75は図73の半導体チップ4PH,4PLのゲート電極層を示した全体平面図、図76は図75の領域Kの拡大平面図である。なお、図71のX15-X15線の断面図は図37と同じである。また、図71のY16-Y16線の断面図は図38と同じである。本実施の形態11では、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの主面に、複数の横長のゲートフィンガ部19G3が、半導体チップ4PLの短方向に沿って配置されている。これにより、半導体チップ4PLの長い方向に低抵抗なアルミニウム等からなるゲートフィンガ部19G3を配置できる。また、同じ分割数でも半導体チップ4PLの短方向に区切った方が多結晶シリコンで形成されるゲート電極22G3の長さを短くできる。これらにより、ロウサイド用のパワーMOSQL1のゲート抵抗を低減できるので、ロウサイド用のパワーMOSQL1のスイッチング損失を低減でき、ロウサイド用のパワーMOSQL1のスイッチング速度を向上させることができる。本実施の形態11では、図72および図73に示すように、半導体チップ4PLの主面のソース電極用のパッド15S1が平面櫛歯状に形成されている。ただし、本実施の形態11では、ソース電極用のパッド15S1は、櫛歯の歯に当たる部分が、半導体チップ4PLの長手方向第1方向Xに延在している。また、本実施の形態11では、図73に示すように、半導体チップ4PLの複数のゲートフィンガ部19G3が、半導体チップ4PLの長手方向第1方向Xに沿って延びる横長の形状に形成されており、パッケージPA内の半導体チップ4PH,4PLの各々のゲートフィンガ部19G3が互いに平行に沿うような配置になっている。半導体チップ4PLのゲートフィンガ部19G3は、半導体チップ4PLの主面の短方向第2方向Yを複数部分に分割するように、半導体チップ4PLの短方向に沿って所定の間隔毎に複数配置されている。そして、半導体チップ4PLの各ゲートフィンガ部19G3は、半導体チップ4PLの短辺のうち、ゲートパッド部19G1が配置されている側の短辺に沿って延在するゲートフィンガ部19G2の一部から、その向かい側の短辺のゲートフィンガ部19G2に向かって半導体チップ4PLの長手方向第1方向Xに沿って延在し、その向かい側の短辺のゲートフィンガ19G2から離れた位置で終端している。このため、図74に示すように、金属板8Bの長手方向の一方の短辺図71および図74の右側の短辺は、ゲートフィンガ部19G3と交差直交している。なお、半導体チップ4PLの各ゲートフィンガ部19G3が、半導体チップ4PLの短辺のうち、ゲートパッド部19G1が配置されている側の短辺に沿って延在するゲートフィンガ部19G2の一部から延在している理由は、以下のとおりである。すなわち、半導体チップ4PLの短辺のうち、ゲートパッド部19G1から離れている側の短辺に沿って延在するゲートフィンガ部19G2の一部から延在すると、ゲートパッド部19G1からゲートフィンガ部19G3までの距離が長くなりゲート電流の供給速度が低くなるからである。本実施の形態11の場合、ゲート配線19Gやソース配線19Sの下層のゲート電極層では、図75および図76に示すように、ゲート配線22G2が、半導体チップ4PLの主面の短方向第2方向Yを複数に分割するように、半導体チップ4PLの短方向に沿って所定の間隔毎に複数配置されている。各ゲート配線22G2は、その長手方向第1方向Xの両端が半導体チップ4PLの外周のゲート配線22G1と接続されている。本実施の形態11においても、半導体チップ4PLのゲート電極22G3は、ゲート配線22G1,22G2と一体的に形成され、その配置は、例えばストライプ状に配置されている。ただし、本実施の形態11では、複数のゲート配線22G2で区分けされた各領域において、半導体チップ4PLの短方向第2方向Yに沿って帯状に延びるゲート電極22G3が、半導体チップ4PLの長手方向第1方向Xに沿って所望の間隔毎に複数並んで配置されている。ただし、この場合もゲート電極22G3の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。これ以外の構成は前記実施の形態1,3と同じである。なお、本実施の形態11においても、金属板8Bの穴47Bの形状を、前記実施の形態2,4~6のようにしても良い。また、半導体チップ4PL,4PHの外周に、前記実施の形態7と同様に窪み50を形成しても良い。また、前記実施の形態8のように金属板8Aの第2部分8A2を複数個に分割しても良い。また、前記実施の形態9のように金属板8A,8Bの裏面に突起53を設けても良い。さらに、前記実施の形態10のように半導体チップ4PLにショットキーバリアダイオードSBDを設けても良い。実施の形態12本実施の形態12では、本実施の形態1~11で説明した半導体装置2の製造方法の一例を図77のフロー図に沿って説明する。なお、ここでは、前記実施の形態3で説明した半導体装置2の製造方法を一例として説明する。まず、半導体ウエハを用意する工程100。半導体ウエハは、例えばシリコン単結晶を母材とする平面略円形状の半導体薄板からなり、その厚さ方向に沿って互いに反対側に位置する主面第1主面および裏面第2主面を有している。続いて、ウエハプロセス前工程を経て半導体ウエハに複数の半導体チップの領域を形成する。なお、ここで言う半導体チップは、上記半導体チップ4D,4PH,4PLのことであるが、それぞれの半導体チップ4D,4PH,4PLは別々の半導体ウエハに形成される。また、上記ウエハプロセスは、基板4S1上にエピタキシャル層4S2を形成した半導体ウエハを出発材料として、例えば不純物導入工程、導体膜や絶縁膜の堆積工程、導体膜や絶縁膜のエッチング工程および電極配線の形成工程等を経て、半導体ウエハ上の複数の半導体チップの各々にパッドを形成するまでの工程を言う。その後、半導体チップ4PH,4PLが形成されている半導体ウエハについては、例えば無電解メッキ処理を施すことにより、半導体ウエハの複数の半導体チップ4PH,4PLのパッド12G,12S1,12S2,12S3,15G1,15S1,15S2の表面に、例えばニッケルおよび金のメッキ層を下層から順に形成する。これにより、パッド12G,12S1,12S2,12S3,15G1,15S1,15S2の表面に上記金属層21を形成する工程101。次いで、ダイシングテープを用意する工程102。このダイシングテープの接着面に半導体ウエハの裏面を貼り付ける工程103。続いて、ダイシングテープに貼り付けられた半導体ウエハをダイシング装置に搬入し、個々の半導体チップに分離する工程104。その後、半田ペーストを用意する工程105A。半田ペーストは、例えば鉛-錫-銀-銅合金を主材料として形成されている。また、リードフレーム配線基板、フレーム体を用意する工程106。図78は、上記リードフレーム7の一例の平面図である。リードフレーム7は、例えば42アロイ等からなり、例えば56個4列×14連の単位領域LUが配置されている。各単位領域LUには、1つの半導体装置2を構成するのに必要なダイパッド7D1~7D3、リード7Lおよびリード配線7LBが一体的に配置されている。次いで、リードフレーム7の各単位領域LUのダイパッド7D3上に、上記半田ペーストを介して半導体チップ4Dを搭載する。続いて、リードフレーム7の各単位領域LUのダイパッド7D1上に、上記半田ペーストを介して半導体チップ4PHを搭載する。その後、リードフレーム7の各単位領域LUのダイパッド7D2上に、上記半田ペーストを介して半導体チップ4PLを搭載するダイボンディング工程107。半導体チップ4D,4PH,4PLの搭載順序は種々変更可能である。図79は、上記ダイボンディング工程後のリードフレーム7の単位領域LUの拡大平面図である。リードフレーム7の単位領域LUのダイパッド7D1~7D3上には、半導体チップ4PH,4PL,4Dがその主面を上に向け、かつ、その裏面をダイパッド7D1~7D3に対向させた状態で上記半田ペーストを介して搭載されている。次いで、半田ペーストを用意する工程108A。この半田ペーストは、上記工程105Aで用意したものと同じである。工程105A,108Aで用意された半田ペーストは、上記接着層11a~11cを形成する材料である。また、金属板フレームフレーム体を用意する工程109。図80は、上記金属板フレーム8の一例の平面図である。金属板フレーム8は、例えば銅等からなり、例えば16個1列×16連の単位領域MUが配置されている。各単位領域MUには、1つの半導体装置2を構成するのに必要な金属板8A,8Bが一体的に配置されている。本実施の形態12では、金属板8A,8Bと金属フレーム8とを一体的に接続する吊り部8A3,8B4が、金属板8A,8Bの第1部分8A1,8B1半導体チップ4PH,4PLの主面内に平面的に重なる部分でパッド12S1,12S2,15s1が接続される部分の各々から離れた位置に形成されている。これにより、吊り部8A3,8B4を切断した時にその切断面に切り屑バリが残されていたとしても、吊り部8A3,8B4の位置が半導体チップ4PH,4PLから遠ざかるので、上記切り屑に起因する不具合の発生を低減または防止することができる。また、本実施の形態12では、金属板フレーム8の単位領域MU内での金属板8A,8Bが、互いの長辺を沿わせた状態で、その長辺に交差直交する方向第2方向Yに沿って並んで配置されている。しかも、金属板フレーム8の各単位領域MU内での金属板8A,8Bの配置平面位置関係および隣接間距離は、半導体チップ4PH,4PL上に搭載後の金属板8A,8Bの配置平面位置関係および隣接間距離と同じになっている。次いで、金属板フレーム8の一組の金属板8A,8Bの吊り部8A3,8B4を切断した後、その一組の金属板8A,8Bを真空吸着して、上記リードフレーム7の単位領域LUのダイパッド7D1~7D3上の半導体チップ4PH,4PLの直上に移送する。この時、本実施の形態12では、金属板フレーム8の各単位領域MU内での金属板8A,8Bの配置状態平面位置関係および隣接間距離を維持したまま、分離後の金属板8A,8Bを半導体チップ4PH,4PLの直上に移送する。続いて、金属板8A,8Bと半導体チップ4PH,4PLとの平面位置を合わせた後、半導体チップ4PH,4PH上に、上記半田ペーストを介して金属板8A,8Bの両方を一括して搭載する。このような金属板ボンディング工程をリードフレーム7の単位領域LU毎に実施し、リードフレーム7の全ての単位領域LUの半導体チップ4PH,4PL上に金属板8a,8Bを搭載する工程110。このように、本実施の形態12では、金属板A,8Bの両方を半導体チップ4PH,4PL上に一括して搭載することができるので、金属板8A,8Bを別々に搭載する場合に比べて、金属板8A,8Bの搭載工程の簡略化と時間短縮とを実現することができる。図81は、金属板8A,8B搭載後のリードフレーム7の単位領域LUの拡大平面図を示している。金属板8Aの第1部分8A1の裏面は、上記半田ペーストを介して半導体チップ4PHの主面のソース電極用のパッド12S1,12S2に接着され、金属板8Aの第2部分8A2の先端部分の裏面は、上記半田ペーストを介してダイパッド7D2に接着されている。また、金属板8Bの第1部分8B1の裏面は、上記半田ペーストを介して半導体チップ4PLの主面のソース電極用のパッド15S1に接着され、金属板8Bの第2部分8B2および第3部分8B3の先端部分の裏面は、上記半田ペーストを介してリード配線7LBに接着されている。次いで、リードフレーム7の各単位領域LUの半導体チップ4PH,4PL上に半田ペーストを介して金属板8A,8Bを搭載した後、例えば350度の熱処理を加える。これにより、半導体チップ4PH,4PL,4Dとダイパッド7D1~7D3との間の半田ペーストと、半導体チップ4PH,4PLと金属板8A,8Bとの間の半田ペーストと、金属板8Aとダイパッド7D2との間の半田ペーストと、金属板8Bとリード配線7LDとの間の半田ペーストを一括して溶融し、半導体チップ4PH,4PL,4Dをダイパッド7D1~7D3に固着接合する。また、これと同時に、金属板8A,8Bを半導体チップ4PH,4PL、ダイパッド7D2およびリード配線7LBに固着接合するリフロ工程111A。このように、本実施の形態12では、半導体チップ4PH,4PL,4Dをダイパッド7D1~7D3に固着すると同時に、金属板8A,8Bを半導体チップ4PH,4PLに固着することができるので、半導体装置2の製造時間を短縮することができる。また、熱処理等を低減できるので、半導体装置2の信頼性および歩留まりを向上させることができる。次いで、洗浄処理を施す工程112。ここでは、上記リフロ工程111で生じたフラックスをアルコール溶液等に浸漬することで除去した後、プラズマ洗浄処理を施すことで半導体チップ4Dのパッド13A~13F等やリードフレーム7のリード7Lにおけるワイヤ接続部の金属面を表出させる。続いて、ワイヤWAを用意し工程113、リードフレーム7の各単位領域LU毎に、半導体チップ4Dのパッド13A~13Fと、リードフレーム7のリード7LとをワイヤWAによって接続するワイヤボンディング工程114。図82は、ワイヤWA接続後のリードフレーム7の単位領域LUの拡大平面図を示している。ワイヤWAは、超音波振動を用いてパッド13A~13Fに接続する。ここで、ワイヤWAを接続した後に金属板8A,8Bを半導体チップ4PH,4PLに接続することも考えられるが、そのようにすると、金属板8A,8Bの搭載接続時に金属板8A,8BがワイヤWAに接触してワイヤWAが変形してしまうおそれがある。また、金属板8A,8Bの接続後の上記洗浄処理工程112の際にワイヤWAにストレスが加わり信頼性や歩留まりの観点から好ましくない。これに対して、本実施の形態12では、上記金属板8A,8Bの接続工程111後上記洗浄処理工程112後に、ワイヤWAを接続することにより、金属板8A,8Bの接触に起因するワイヤWAの変形不良を防止できる。また、金属板8A,8Bの接続後の上記洗浄処理の際にはワイヤWAが形成されていないので、洗浄処理工程112時にワイヤWAにストレスが加わることもない。このため、半導体装置2の信頼性および歩留まりを確保することができる。次いで、パッケージPA形成用の樹脂を用意する工程115。この樹脂は、例えばエポキシ系樹脂を主材料とするものである。続いて、その樹脂を用いて、リードフレーム7の複数の単位領域LUの半導体チップ4D,4PH,4PLおよび金属板8A,8Bをトランスファーモールド法によって一括して封止するモールド工程116。図83は、モールド工程116後のリードフレーム7の単位領域LUの拡大平面図を示している。ここでは、リードフレーム7の複数の単位領域LUを一括して封止するが、リードフレーム7の各単位領域LUのパッケージPAは互いに分離している。なお、リードフレーム7の複数の単位領域LUを一体的な樹脂封止体で封止し、後にこれを個々の単位領域LU毎に切断して、個々のパッケージPAを得る方法もある。次いで、パッケージPAに対して熱処理を施した後キュアベーク処理工程117、パッケージPA形成用の樹脂バリ等を除去し、さらに、パッケージPAから露出するリードフレーム7リード7Lの表面に、例えば錫SnおよびビスマスBiを下層から順にメッキする工程118。続いて、パッケージPAの表面の所望の位置に、例えばレーザ等によりマーク等を形成した後工程119、パッケージPAから露出するリード7Lを切断することにより、リードフレーム7から個々のパッケージPAを切り出す工程120。このようにして半導体装置2を製造する。実施の形態13本実施の形態13においては、上記接着層11a~11cの材料として、上記半田ペーストに代えて銀ペーストを用いる場合の半導体装置の製造方法について説明する。図84は、本実施の形態13の半導体装置2の製造フロー図である。本実施の形態13においては、工程105B,108Bにおいて銀ペーストを用意し、ダイボンディングの工程107および金属板ボンディングの工程110においては、上記半田ペーストに代えて銀ペーストを用いる。金属板ボンディングの工程110の後、図77のリフロ工程111Aに代えてキュアベークを施す工程111B。このキュアベークの工程111Bでは、例えば180度~200度程度の熱処理を施すことにより、上記銀ペースト中のエポキシ系樹脂を硬化させて、半導体チップ4PH,4PL,4Dをダイパッド7D1~7D3に固着接合すると同時に、金属板8A,8Bを半導体チップ4PH,4PL、ダイパッド7D2およびリード配線7LBに固着接合する。この場合、図77の洗浄処理の工程112を無くすことができる。このため、半導体装置2の製造時間を前記実施の形態12の場合よりも短縮できる。また、半導体装置2の信頼性および歩留まりを向上させることができる。また、半導体装置2のコストを低減できる。これ以外の工程の順序や内容は前記実施の形態12と同じである。実施の形態14本実施の形態14では、半導体装置2の他の製造方法の一例を図77または図82の製造フロー図に沿って図85~図94により説明する。本実施の形態14では、前記実施の形態12,13と同様に、工程100から工程107を経て、リードフレーム7の各単位領域LUのダイパッド7D1~7D3上に、上記半田ペーストまたは銀ペーストを介して半導体チップ4PH,4PL,4Dを搭載した後、金属板ボンディングの工程110において、以下のようにする。まず、図85~図87に示すように、リードフレーム7のダイパッド7D1,7D2上に搭載された半導体チップ4PH,4PLの主面上に、上記半田ペーストまたは銀ペースト等からなる接着層11bを介して金属板55A,55Bを搭載する。図85は本実施の形態14の半導体装置の製造工程中のリードフレーム7の1つの単位領域の拡大平面図、図86は図85のX16-X16線の断面図、図87は図85のY16-Y16線の断面図を示している。金属板55A,55Bは、例えば銅CuまたはアルミニウムAl等のような導電性および熱伝導性の高い金属によって形成されている。金属板55A,55Bの平面形状は、例えば共に単純な長方形状に形成されている。金属板55A,55Bの厚さは互いに等しいが、平面寸法が異なっており、半導体チップ4PL上の金属板55Bの平面積長手方向および短方向の寸法の方が、半導体チップ4PH上の金属板55Aの平面積長手方向および短方向の寸法よりも大きい。金属板55A,55Bは、その長手方向が半導体チップ4PH,4PLの長手方向と一致するように、半導体チップ4PH,4PLの主面上に搭載されている。金属板55Aの裏面は、接着層11bを介して半導体チップ4PHの主面のソース電極用のパッド12S1,12S2に接着されている。一方、金属板55Bの裏面は、接着層11bを介して半導体チップ4PLの主面のソース電極用の15S1に接着されている。一方の金属板55Aは、その平面寸法平面積が、半導体チップ4PHの平面寸法平面積またはソース電極用のパッド12S1,12S2の配置領域の総面積よりも小さく形成されており、金属板55Aの外周が半導体チップ4PHの外周の外側に、はみ出さず半導体チップ4PHの主面内に収まった状態で搭載されている。また、他方の金属板55Bも、その平面寸法平面積が半導体チップ4PLの平面寸法平面積またはソース電極用のパッド15S1の配置領域の平面積よりも小さく形成されており、金属板55Bの外周が半導体チップ4PLの外側に、はみ出さず半導体チップ4PLの主面内に収まった状態で搭載されている。これは、上記した半導体チップ4PH,4PLの主面ソースSと裏面ドレインDとが接着層11bの材料によって導通してしまう問題を考慮した構成である。すなわち、金属板55A,55Bが半導体チップ4PH,4PLの外側に、はみ出さないことにより、接着層11bの材料が半導体チップ4PH,4PLの側面側に漏れ難くすることができるので、接着層11bの材料による半導体チップ4PH,4PLの主面ソースSと裏面ドレインDとの導通不良を低減できる。このような金属板55A,55Bの搭載工程においては、金属板55A,55Bを別々に吸引して別々に半導体チップ4PH,4PLの主面上に搭載しても良いが、前記実施の形態12,13と同様に、金属板55A,55Bを予め搭載状態と同じ配置で準備しておいて一括して吸引し、リードフレーム7の単位領域LU毎に一括して半導体チップ4PH,4PLの主面上に搭載しても良い。これにより、金属板55A,55Bを別々に搭載する場合に比べて、金属板55A,55Bの搭載工程の簡略化と時間短縮とを実現することができる。なお、この段階の半導体チップ4PHとダイパッド7D1との間および半導体チップ4PLとダイパッド7D2との間の接着層11aは、上記半田ペーストまたは銀ペーストによって形成されている。続いて、図88~図90に示すように、リードフレーム7の単位領域LUの半導体チップ4PH,4PLの主面上の金属板55A,55B上に、上記半田ペーストまたは銀ペースト等からなる接着層11cを介して金属板56A,56B,56Cを搭載する。図88は本実施の形態14の半導体装置の製造工程中のリードフレーム7の1つの単位領域の拡大平面図、図89は図88のX17-X17線の断面図、図90は図88のY17-Y17線の断面図を示している。金属板56Aは、金属板55Aとダイパッド7D2とを電気的に接続する部材である。金属板56Aの一端の裏面は接着層11cを介して金属板55Aに接着され、金属板56Aの他端の裏面は接着層11cを介してダイパッド7D2に接着されている。また、金属板56B,56Cは、金属板55Bとリード配線7LBとを電気的に接続する部材である。金属板56B,56Cの一端の裏面は、裏面は接着層11cを介して金属板55Bに接着され、金属板56B,56Cの他端の裏面は接着層11cを介してリード配線7LBに接着されている。この金属板55B側の2つの金属板56B,56Cは、互いに交差するように配置されている。すなわち、金属板56Bは、半導体チップ4PLの短辺から半導体チップ4PLの長手方向に沿って延在するように配置され、金属板56Cは、半導体チップ4PLの長辺から半導体チップ4PLの短方向に沿って延在するように配置されている。ただし、これら3つの金属板56A~56Cは、全く同一構成のものである。すなわち、金属板56A~56Cの材料は、上記金属板55A,55Bと同じである。また、金属板56A~56Cの外形および寸法長手方向および短方向の寸法、厚さは、平面的にも立体的にも互いに同じである。前記実施の形態1~13では、半導体チップ4PH,4PLの大きさに合わせて別々の外形および寸法の金属板8A,8Bを用意しなければならないのに対して、本実施の形態14では、半導体チップ4PH,4PLの大きさに関わらず、金属板56A~56Cを共通化することができる。これにより、半導体チップ4PHとダイパッド7D2とを金属板で接続し、半導体チップ4PLとリード配線7LBとを金属板で接続する構成を有する半導体装置2の製造工程を簡略化することができる。また、本実施の形態14では、金属板8A,8Bを、半導体チップ4PH,4PLに直接接する金属板55A,55Bと、ダイパッド7D2やリード7Lに直接接する金属板56A~56Cとに分けていることにより、一体型の金属板8A,8Bに比べて、位置合わせ制度を緩和することができる。また、このような金属板56A,56B,56Cは、第1部分56A1,56B1,56C1と、第2部分56A2,56B2,56C2とを一体的に有している。第1部分56A1,56B1,56C1は、導電性の接着層11bを介して金属板8A,8Bと接合される長方形状の部分である。この第1部分56A1,56B1,56C1は、図89および図90に示すように、断面で見ると、半導体チップ4PH,4PLの主面に沿うように平坦に形成されている。第2部分56A2,56B2,56C2は、第1部分56A1,56B1,56C1から各々の方向に半導体チップ4PH,4PLの辺を跨いで延在し、ダイパッド7D2またはリード配線7LBの一部に重なる部分である。この第2部分56A2,56B2,56C2は、図89および図90に示すように、断面で見ると、半導体チップPLと、リード配線7LBとの間で、半導体チップ4PLの主面から遠ざかるように第1部分56A1,56B1,56C1の高さよりも高くなっている。これにより、金属板56A2,56B2,56C2の裏面を、半導体チップ4PH,4PLの主面から離すことができる。このため、金属板56A,56B,56Cの裏面の接着層11cの材料が半導体チップ4PH,4PLの側面側に漏れ難くすることができるので、接着層11cの材料による半導体チップ4PH,4PLの主面ソースSと裏面ドレインDとの導通不良を低減できる。また、この第2部分56A2,56B2,56C2の最上部の側面に、金属板56A~56Cをフレームに支持する吊り部を設けても良い。これにより、その吊り部の切断面に切り屑が残されていたとしても、吊り部の位置がパッド12S1,12S2、ダイパッド7D2またはリード配線7LBから遠ざけることができるので、上記切り屑に起因するパッド12S1,12S2の損傷や金属板56A~56Cのダイパッド7D2およびリード配線7LBに対する傾き不良の発生を低減または防止することができる。なお、ここで言う高さは、ダイパッド7D1~7D3の裏面を基準としてそこからパッケージPAの厚さ方向半導体チップ4PH,4PLの主面に対して垂直に交差する方向に向かって離れた位置までの距離を言う。このような金属板56A~56Cの搭載工程においては、金属板56A~56Cを別々に吸引して別々に金属板55A,55B上に搭載しても良いが、前記実施の形態12,13と同様に、金属板56A~56Cを予め搭載状態と同じ配置で準備しておいて一括して吸引し、リードフレーム7の単位領域LU毎に一括して金属板55A,55B上に搭載しても良い。これにより、金属板56A~56Cを別々に搭載する場合に比べて、金属板56A~55Cの搭載工程の簡略化と時間短縮とを実現することができる。次いで、接着層11a,11b,11cとして半田ペーストを用いた場合は、前記実施の形態12で説明したリフロ工程111Aを施した後、洗浄工程112を施す。一方、接着層11a,11b,11cとして銀ペーストを用いた場合は、前記実施の形態13で説明したキュアベーク工程111Bを施す。ここでは、前記実施の形態12,13と同様に、リフロ工程111Aまたはキュアベーク工程111Bにより、半導体チップ4PH,4PL,4Dをダイパッド7D1~7D3に固着接合し、金属板55A,55Bを半導体チップ4PH,4PLに固着接合し、金属板56A~56Cを金属板55A,55B、ダイパッド7D2およびリード配線7LBに固着接合する。これにより、半導体装置2の製造時間を短縮することができる。また、熱処理等を低減できるので、半導体装置2の信頼性および歩留まりを向上させることができる。続いて、ワイヤWAを用意し工程113、前記実施の形態12,13と同様に、リードフレーム7の各単位領域LU毎に、半導体チップ4Dのパッド13A~13Fと、リードフレーム7のリード7LとをワイヤWAによって接続するワイヤボンディング工程114。図91は、本実施の形態14の場合のワイヤWA接続後のリードフレーム7の単位領域LUの拡大平面図を示している。ここでも、上記金属板55A,55B,56A~56Cの接続工程111A,111Bの後上記洗浄処理工程112の後に、ワイヤWAを接続する。これにより、金属板55A,55B,56A~56Cの接触に起因するワイヤWAの変形不良を防止できる。また、金属板55A,55B,56A~56Cの接続後の上記洗浄処理の際にはワイヤWAが形成されておらず、洗浄処理工程112時にワイヤWAにストレスが加わることもないので、半導体装置2の信頼性および歩留まりを確保することができる。次いで、前記実施の形態12,13と同様に、パッケージPA形成用の樹脂を用意した後工程115、その樹脂を用いて、リードフレーム7の複数の単位領域LUの半導体チップ4D,4PH,4PLおよび金属板55A,55B,56A~56Cをトランスファーモールド法によって一括して封止するモールド工程116。次いで、前記実施の形態12,13と同様に、キュアベーク処理工程117、メッキ処理工程118、マーキング工程119およびフレーム切断工程120を経て半導体装置2を製造する。図92は、本実施の形態14の半導体装置2のパッケージPAの内部を透かして見せた全体平面図、図93は図92のX18-X18線の断面図、図94は図92のY18-Y18線の断面図をそれぞれ示している。ハイサイド用のパワーMOSQH1が形成された半導体チップ4PHの主面のソース電極用のパッド12S1,12S2は、金属板55A,56Aを通じてダイパッド7D2に電気的に接続されている。一方、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの主面のソース電極用のパッド15S1は、金属板55B,56B,56Cを通じてリード配線7LBに電気的に接続されている。上記金属板55A,55Bの厚さは、上記金属板56A~56Cの厚さよりも厚い。これは、金属板55A,55Bには、半導体チップ4PH,4PLのソース電極用のパッド12S1,12S2,15S1における上記アルミ拡がり抵抗を低減する機能を持たせているためである。また、金属板55A,55Bは、金属板56A~56Cを、半導体チップ4PH,4PLの主面から金属板55A,55Bの厚さ分だけ遠ざける機能も有している。これにより、金属板56A,56B,56Cの裏面を、半導体チップ4PH,4PLの主面および側面から遠ざけることができるので、金属板56A,56B,56Cの裏面の接着層11cの材料が半導体チップ4PH,4PLの側面側に漏れ難くすることができる。このため、接着層11cの材料による半導体チップ4PH,4PLの主面ソースSと裏面ドレインDとの導通不良を低減できる。これ以外の構成は前記実施の形態11と同じである。なお、本実施の形態14においても、前記実施の形態1~11で説明した構成を採用しても良い。例えば前記実施の形態1で説明したのと同様に、半導体チップ4PLのゲートフィンガ部19G3の配置を縦長半導体チップ4PLの短方向に長い形状にしても良い。また、前記応力緩和の観点から金属板55A,55B,56A~56Cに、その主裏面間を貫通する穴を設けても良い。この場合の穴の形状は、前記実施の形態2~6等で説明したいずれのものでも良い。また、前記応力緩和の観点から、前記実施の形態2等で説明したのと同様に、金属板55A,55Bの外周や金属板56A~56Cの第1部分56A1,56B1,56C1の外周に、前記窪み45を形成しても良い。また、前記応力緩和の観点から、前記実施の形態7で説明したのと同様に、半導体チップ4PL,4PHの外周に、前記窪み50を形成しても良い。また、前記応力緩和の観点から、前記実施の形態2,8等で説明したのと同様に、金属板56A~56Cの第2部分56A2,56B2,56C2に前記スリット46を設けて複数個に分割しても良い。また、前記実施の形態9で説明したのと同様に、金属板55A,55Bの裏面半導体チップ4PH,4PLの主面との対向面や金属板56A~56Cの裏面金属板55A,55Bとの対向面に、前記突起53を設けても良い。さらに、前記実施の形態10で説明したのと同様に、半導体チップ4PLにショットキーバリアダイオードSBDを設けても良い。実施の形態15図95は図64の半導体装置2の他の例のパッケージPAの内部を透かして見せた全体平面図、図96は図95の金属板8A,8Bを外した状態のパッケージPAの内部を透かして見せた全体平面図、図97は図95の半導体装置2の半導体チップ4PLの最上層を示した全体平面図、図98は図97の半導体チップ4PLの最上の配線層を示した全体平面図である。なお、図95のY6-Y6線の断面図は図38と同じである。また、図95のX13-X13線の断面図は図61と同じである。また、図95のY13-Y13線の断面図は図62と同じである。また、図97のX4-X4線の断面図は図17と同じである。また、図97のY3-Y3線の断面図は図16と同じである。また、図97のY4-Y4線の断面図は図19および図20と同じである。さらに、図97のY15-Y15線の断面図は図70と同じである。また、図97の半導体チップ4PLのゲート電極層は図69と同じなので説明を省略する。金属板8Aの外形は、前記実施の形態8の図59で説明したものと同じである。金属板8Aの裏面半導体チップ4PHの主面との対向面には、前記実施の形態9の図60~図63で説明したのと同様に突起53が形成されている。金属板8Bについては、前記実施の形態9の図60~図62等で説明したものと同じである。本実施の形態15で異なるのは、図96に示すように、ロウサイド用のパワーMOSQL1が形成された半導体チップ4PLの最上層のパッド15S1が複数個ここでは、例えば5個に分割されていることである。各パッド15S1は、半導体チップ4PLの短方向に沿う長さが、半導体チップ4PLの長手方向に沿う長さよりも長い長方形状とされており、半導体チップ4PLの長手方向に沿って並んで配置されている。各パッド15S1の表面には上記と同様に金属層21が形成されている。ただし、各パッド15S1は、最上層では保護膜18によって分離されているものの、前記実施の形態1~10と同様に、図98に示すように、最上の配線層のソース配線19Sにより一体的に接続されている。すなわち、本実施の形態15においても、ゲートフィンガ部19G3の配置自体は、前記実施の形態1~10と同様であり、ソース配線19Sを複数個に分離してしまうものではない。ゲートフィンガ部19G3の一端は、半導体チップ4PLの一方の長辺パッド15Gが配置されている側の長辺のゲートフィンガ部19G2に一体的に接続されているが、ゲートフィンガ部19G3の他端先端は、半導体チップ4PLの他方の長辺のゲートフィンガ部19G2に接続されておらず、そのゲートフィンガ部19G2の手前で終端している。このため、ソース配線19Sの平面形状は前記実施の形態1~10と同様に平面櫛歯状に形成されている。ただし、前記したように、金属板8Bを用いる構造の場合、ソース配線19Sのアルミ拡がり抵抗を下げることができる。また、半導体チップ4PLの外周近傍にワイヤ接続用のパッド領域を配置する必要もない。そこで、本実施の形態15においては、半導体チップ4PLのソース用のパッド15S1を複数個に分割し、各ゲートフィンガ部19G3の先端を可能な限り、その先端の延長線上にあるゲートフィンガ部19G2に近づけるようにしている。すなわち、本実施の形態15においては、ロウサイド側の半導体チップ4PLにおける各ゲートフィンガ部19G3の終端位置を、前記実施の形態1~10の場合よりも遠い位置まで延ばしているので、各ゲートフィンガ部19G3の長さを前記実施の形態1~10の場合よりも長くすることができる。このため、半導体チップ4PLのロウサイド用のパワーMOSQL1のゲート抵抗を低減できるので、スイッチング速度を向上させることができる。したがって、非絶縁型DC-DCコンバータ1の大電流化および高周波化に対応可能となっている。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば前記実施の形態1~15では、トレンチゲート構成のパワーMOS構成とした場合について説明したが、これに限定されるものではなくプレーナ型のパワーMOSを用いても良い。この場合、基板の主面上にゲート絶縁膜を介してゲート電極が配置される。ゲート電極が対向する基板の主面部分にチャネルが形成される。すなわち、動作電流は基板の主面基板の厚さ方向に対して交差する面に沿って流れる部分を有する。また、前記実施の形態1~15では、1つの負荷LDに1つの半導体装置2が接続されている場合について説明したが、これに限定されるものではなく、例えば1つの負荷LDに対して複数個の半導体装置2が並列に接続される場合もある。このような回路システムでは、入力電源電位Vin、基準電位GNDおよび制御回路3は、複数個の半導体装置2に共通とする。このような回路システムでは、パワーMOSQH1,QL1およびドライバ回路DR1,DR2がそれぞれ別々にパッケージングされていると、システム全体の小型化が阻害される。これに対して、本実施の形態で説明した構成では、パワーMOSQH1,QL1、ドライバ回路dr,DR2が同一のパッケージPAに収容されているので、システム全体を小型にすることができる。また、前記実施の形態11等では、ロウサイド側の半導体チップ4PLの主面のパッド15S1を櫛歯状に形成した場合について説明したが、これに限定されるものではなく、前記実施の形態15と同様に同様の理由で、最上層のパッド15S1を複数に分割しても良い。この場合、複数のパッド15S1の各々は、半導体チップ4PLの長手方向に沿って長い長方形状に形成されており、その各々の長辺が沿う状態で半導体チップ4PLの短方向に沿って並んで配置される。ただし、この場合も各パッド15S1は、最上層では保護膜18によって分離されているものの、前記実施の形態15と同様に、最上の配線層のソース配線19Sにより一体的に接続されている。このような構成によれば、前記実施の形態11の場合よりもロウサイド側の半導体チップ4PLにおける各ゲートフィンガ部19G3の長さを前記実施の形態11の場合よりも長くすることができる。このため、半導体チップ4PLのロウサイド用のパワーMOSQL1のゲート抵抗をさらに低減できるので、スイッチング速度をさらに向上させることができる。したがって、非絶縁型DC-DCコンバータ1の大電流化および高周波化に対応可能となっている。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータまたはゲーム機等のような電子機器の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばネットワーク電源システムに用いるDC-DCコンバータにも適用できる。"