ワード単位でアクセス可能で、少なくとも固定レイテンシでアクセス可能な第1アクセスモードと可変レイテンシでアクセス可能な第2アクセスモードによりアクセス可能な不揮発性メモリセルアレイを少なくとも含む不揮発性メモリセルデバイスと、上記第1アクセスモード時に適用される第1アクセス経路と、上記第2アクセスモード時に適用される第2アクセス経路と、上記第1アクセス経路に配置され、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して誤り訂正コードECCを適用した誤り検出処理および訂正処理を行う第1ECC処理部と、上記第2アクセス経路に配置され、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行う第2ECC処理部とを有する不揮発性メモリ。上記第1アクセスモードにおいて、固定時間である読み出し時のアクセスレイテンシは、上記不揮発性メモリセルアレイからの読み出し時間と、上記第1ECC処理部のビット誤り検出時間と、上記第1ECC処理部のビット訂正時間を含む請求項1記載の不揮発性メモリ。上記第1アクセスモードにおいて、上記第1ECC処理部は、書き込み時には生成した第1ECCをデータに付加し、書き込み時のアクセスレイテンシとして、上記第1ECCの生成時間と、上記不揮発性メモリセルアレイへの書き込み時間を含む請求項1記載の不揮発性メモリ。上記第2アクセスモードにおいて、可変である読み出し時のアクセスレイテンシは、最小の場合として、上記不揮発性メモリセルアレイからの読み出し時間と、上記第2ECC処理部のビット誤り検出時間を含み、最大の場合として、上記不揮発性メモリセルアレイからの読み出し時間と、上記第2ECC処理部のビット誤り検出時間と、上記第2ECC処理部のビット訂正時間を含む請求項1記載の不揮発性メモリ。上記第2アクセスモードにおいて、上記第2ECC処理部は、書き込み時には生成した第2ECCをデータに付加し、書き込み時のアクセスレイテンシとして、上記第2ECCの生成時間と、上記不揮発性メモリセルアレイへの書き込み時間を含む請求項1記載の不揮発性メモリ。上記不揮発性メモリセルデバイスにアクセスするインターフェースは、データの授受を監視するハンドシェーク信号による制御が可能で、上記第1アクセスモード時にはハンドシェーク信号による制御を行わず、上記第2アクセスモード時にハンドシェーク信号による制御を行う請求項1記載の不揮発性メモリ。上記第1アクセス経路および上記第2アクセス経路に接続された第1バッファと、上記第2アクセス経路に接続された第2バッファと、を含み、上記第1バッファは、上記不揮発性メモリセルアレイから読み出され上記第1アクセス経路を伝送され第1ECC処理部で処理されたデータ、上記不揮発性メモリセルアレイから読み出され上記第2アクセス経路を伝送されたデータ、上記不揮発性メモリセルアレイに書き込むために上記第1アクセス経路を伝送されたデータ、上記不揮発性メモリセルアレイに書き込むために上記第2アクセス経路を伝送され上記第2バッファおよび上記第2ECC処理部を介したデータのうちの少なくともいずれかのデータを保持し、上記第2バッファは、上記不揮発性メモリセルアレイから読み出され上記第2アクセス経路を伝送され、上記第1バッファに保持され、さらに上記第2ECC処理部で処理されたデータ、上記不揮発性メモリセルアレイに書き込むために上記第2アクセス経路を伝送されたデータのうちの少なくともいずれかのデータを保持する請求項1から6のいずれか一に記載の不揮発性メモリ。上記第1バッファと上記第2バッファが共用され、上記第1バッファが上記第2バッファの機能を併せ持つ請求項7記載の不揮発性メモリ。ホスト装置とのホストインターフェースおよび上記不揮発性メモリセルアレイとのメモリインターフェースを含み、上記不揮発性メモリセルデバイスへのアクセスを制御するメモリコントローラを有し、上記メモリコントローラは、上記第1アクセス経路、上記第2アクセス経路、並びに当該第2アクセス経路に配置された第2ECC処理部および上記第2バッファを含み、上記不揮発性メモリセルデバイスは、上記不揮発性メモリセルアレイ、上記第1アクセス経路、上記第2アクセス経路、当該第1アクセス経路に接続された上記第1ECC処理部、並びに、上記第1アクセス経路および上記第2アクセス経路に接続された上記第1バッファを含む請求項7記載の不揮発性メモリ。ホスト装置とのホストインターフェースを含み、上記不揮発性メモリセルデバイスは、上記不揮発性メモリセルアレイ、上記ホストインターフェース、上記第1アクセス経路、上記第2アクセス経路、当該第1アクセス経路に接続された上記第1ECC処理部、上記第1アクセス経路および上記第2アクセス経路に接続された上記第1バッファ、並びに当該第2アクセス経路に配置された第2ECC処理部および上記第2バッファを含む請求項7または8記載の不揮発性メモリ。ワード単位でアクセス可能で、少なくとも固定レイテンシでアクセス可能な第1アクセスモードと可変レイテンシでアクセス可能な第2アクセスモードによりアクセス可能な不揮発性メモリセルアレイと、上記第1アクセスモード時に適用される第1アクセス経路と、上記第2アクセスモード時に適用される第2アクセス経路と、上記第1アクセス経路に配置され、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに生成した第1ECCを付加第1ECC処理部とを有する不揮発性メモリ。上記第1アクセス経路および上記第2アクセス経路に接続された第1バッファを含み、上記第1バッファは、上記不揮発性メモリセルアレイから読み出され上記第1アクセス経路を伝送され第1ECC処理部で処理されたデータ、上記不揮発性メモリセルアレイから読み出され上記第2アクセス経路を伝送されたデータ、上記不揮発性メモリセルアレイに書き込むために外部の第1アクセス経路を伝送されたデータ、上記不揮発性メモリセルアレイに書き込むために外部の第2アクセス経路を伝送され第2ECC処理が施された入力データのうちの少なくともいずれかのデータを保持する請求項11記載の不揮発性メモリ。ホスト装置とのホストインターフェースと、ワード単位でアクセス可能な不揮発性メモリセルアレイとのメモリインターフェースと、上記ホストインターフェースと上記メモリインターフェース間に接続され、固定レイテンシでアクセス可能な第1アクセスモード時に適用する第1アクセス経路と、上記ホストインターフェースと上記メモリインターフェース間に接続され、可変レイテンシでアクセス可能な第2アクセスモード時に適用する第2アクセス経路と、上記第2アクセス経路に配置され、上記第2アクセスモード時に、上記不揮発性メモリセルアレイから出力され上記メモリインターフェースを介して入力したデータに対して、誤り訂正符号ECCを適用した誤り検出処理および訂正処理を行い、上記ホストインターフェースを通して入力された書き込みデータに第2ECCを付加して、上記メモリインターフェースに出力する第2ECC処理部と、を少なくとも含み、上記第1アクセス経路には、上記第1アクセスモード時に、上記不揮発性メモリセルアレイから出力され第1ECC処理が施され、上記メモリインターフェースを介して入力したデータ、および第1アクセスモード時に、上記ホストインターフェースを通して入力された書き込みデータが伝送されるメモリコントローラ。上記第1アクセス経路に配置され、上記第1アクセスモード時に、上記不揮発性メモリセルアレイから出力され上記メモリインターフェースを介して入力したデータに対して、ECCを適用した誤り検出処理および訂正処理を行い、上記ホストインターフェースを通して入力された書き込みデータに第1ECCを付加して、上記メモリインターフェースに出力する第1ECC処理部を含む請求項13記載のメモリコントローラ。上記ホストインターフェースと上記第2ECC処理部との間の上記第2アクセス経路に接続された第2バッファを含む請求項13記載のメモリコントローラ。上記ホストインターフェースと上記第1ECC処理部との間の上記第1アクセス経路、並びに、上記メモリインターフェースと上記第2ECC処理部との間の上記第2アクセス経路に接続された第1バッファと、上記ホストインターフェースと上記第2ECC処理部との間の上記第2アクセス経路に接続された第2バッファと、を含む請求項14記載のメモリコントローラ。ワード単位でアクセス可能で不揮発性メモリセルアレイにアクセスする際に、固定レイテンシでアクセス可能な第1アクセスモードで第1アクセス経路を介してアクセスする第1アクセスステップと、可変レイテンシでアクセス可能な第2アクセスモードにより第2アクセス経路を介してアクセスする第2アクセスステップと、を含み上記第1アクセスステップにおいては、上記第1アクセス経路に配置され第1ECC処理部で、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第1ECC処理部で生成した第1ECCを付加し、上記第2アクセスステップにおいては、上記第2アクセス経路に配置され第2ECC処理部で、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第2ECC処理部で生成した第2ECCを付加する不揮発性メモリのアクセス方法。ワード単位でアクセス可能で不揮発性メモリセルアレイにアクセスする際に、固定レイテンシでアクセス可能な第1アクセスモードで第1アクセス経路を介してアクセスする第1アクセス処理と、可変レイテンシでアクセス可能な第2アクセスモードにより第2アクセス経路を介してアクセスする第2アクセス処理と、を含み上記第1アクセス処理においては、上記第1アクセス経路に配置され第1ECC処理部で、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第1ECC処理部で生成した第1ECCを付加し、上記第2アクセス処理においては、上記第2アクセス経路に配置され第2ECC処理部で、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第2ECC処理部で生成した第2ECCを付加する不揮発性メモリのアクセス処理をコンピュータに実行させるプログラム。上述したように、XIPに対応するにはNVRAMのワード単位にアクセス可能である特徴を最大限に発揮する必要があるが、上記のようにデータ保持特性を改善するためにECCを付加することは、そのアクセス性能に対して以下のような課題があった。アクセスのレイテンシは固定であることが望ましい。ECC処理によるアクセスのレイテンシへの影響を最小限にすることが望ましい。前者については、メモリインターフェースではハンドシェークを省き、固定レイテンシでアクセスする方が高速である。ハンドシェーク信号をポーリングし、その結果を判断して信号制御に反映することは、アクセスサイクルを増加させる要因になる。後者については、ECC処理に必要とするクロック数が単純に少ない方が好ましいことに加え、ビット誤りの訂正処理が発生した場合には、その分アクセスサイクルを増やす必要があり、前者の課題とも関連性を持つ。また、逆にシーケンシャルアクセスでは、固定アクセスタイムにされたアクセスを複数繰り返した場合には、固定化によるパフォーマンスのオーバーヘッドが累積され、本来のパフォーマンスからの低下が増大する課題も発生する。XIP対応と、シーケンシャルアクセス対応を両立させることにも課題がある。また、上記のようにNANDフラッシュを対象としている場合、書き込みにおいてはページ単位で行う必要があるため、特許文献1の手法を用いてもパフォーマンス改善の効果は得られない。また、特許文献2にも同様の技術が開示されているが、この手法を用いてもパフォーマンス改善の効果を得ることは困難である。本発明は、メモリセルとしてバイト単位のアクセスが可能であり、求められるアクセスに対して最適な単位でECC処理を行うことが可能な不揮発性メモリ、メモリコントローラ、不揮発性メモリのアクセス方法、およびプログラムを提供することにある。本発明の第1の観点の不揮発性メモリは、ワード単位でアクセス可能で、少なくとも固定レイテンシでアクセス可能な第1アクセスモードと可変レイテンシでアクセス可能な第2アクセスモードによりアクセス可能な不揮発性メモリセルアレイを少なくとも含む不揮発性メモリセルデバイスと、上記第1アクセスモード時に適用される第1アクセス経路と、上記第2アクセスモード時に適用される第2アクセス経路と、上記第1アクセス経路に配置され、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して誤り訂正コードECCを適用した誤り検出処理および訂正処理を行う第1ECC処理部と、上記第2アクセス経路に配置され、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行う第2ECC処理部とを有する。本発明の第2の観点の不揮発性メモリは、ワード単位でアクセス可能で、少なくとも固定レイテンシでアクセス可能な第1アクセスモードと可変レイテンシでアクセス可能な第2アクセスモードによりアクセス可能な不揮発性メモリセルアレイと、上記第1アクセスモード時に適用される第1アクセス経路と、上記第2アクセスモード時に適用される第2アクセス経路と、上記第1アクセス経路に配置され、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに生成した第1ECCを付加する第1ECC処理部とを有する。本発明の第3の観点のメモリコントローラは、ホスト装置とのホストインターフェースと、ワード単位でアクセス可能な不揮発性メモリセルアレイとのメモリインターフェースと、上記ホストインターフェースと上記メモリインターフェース間に接続され、固定レイテンシでアクセス可能な第1アクセスモード時に適用する第1アクセス経路と、上記ホストインターフェースと上記メモリインターフェース間に接続され、可変レイテンシでアクセス可能な第2アクセスモード時に適用する第2アクセス経路と、上記第2アクセス経路に配置され、上記第2アクセスモード時に、上記不揮発性メモリセルアレイから出力され上記メモリインターフェースを介して入力したデータに対して、誤り訂正符号ECCを適用した誤り検出処理および訂正処理を行い、上記ホストインターフェースを通して入力された書き込みデータに第2ECCを付加して、上記メモリインターフェースに出力する第2ECC処理部と、を少なくとも含み、上記第1アクセス経路には、上記第1アクセスモード時に、上記不揮発性メモリセルアレイから出力され第1ECC処理が施され、上記メモリインターフェースを介して入力したデータ、および第1アクセスモード時に、上記ホストインターフェースを通して入力された書き込みデータが伝送される。本発明の第4の観点の不揮発性メモリのアクセス方法は、ワード単位でアクセス可能で不揮発性メモリセルアレイにアクセスする際に、固定レイテンシでアクセス可能な第1アクセスモードで第1アクセス経路を介してアクセスする第1アクセスステップと、可変レイテンシでアクセス可能な第2アクセスモードにより第2アクセス経路を介してアクセスする第2アクセスステップと、を含み、上記第1アクセスステップにおいては、上記第1アクセス経路に配置され第1ECC処理部で、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第1ECC処理部で生成した第1ECCを付加し、上記第2アクセスステップにおいては、上記第2アクセス経路に配置され第2ECC処理部で、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第2ECC処理部で生成した第2ECCを付加する。本発明の第5の観点は、ワード単位でアクセス可能で不揮発性メモリセルアレイにアクセスする際に、固定レイテンシでアクセス可能な第1アクセスモードで第1アクセス経路を介してアクセスする第1アクセス処理と、可変レイテンシでアクセス可能な第2アクセスモードにより第2アクセス経路を介してアクセスする第2アクセス処理と、を含み、上記第1アクセス処理においては、上記第1アクセス経路に配置され第1ECC処理部で、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第1ECC処理部で生成した第1ECCを付加し、上記第2アクセス処理においては、上記第2アクセス経路に配置され第2ECC処理部で、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第2ECC処理部で生成した第2ECCを付加する不揮発性メモリのアクセス処理をコンピュータに実行させるプログラムである。本発明によれば、メモリセルとしてバイト単位のアクセスが可能であり、求められるアクセスに対して最適な単位でECC処理を行うことが可能となる。以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態不揮発性メモリの第1の構成例2.第2の実施形態不揮発性メモリの第2の構成例3.第3の実施形態不揮発性メモリの第3の構成例4.第4の実施形態不揮発性メモリの第4の構成例<1.第1の実施形態>図1は、本第1の実施形態に係る不揮発性メモリの構成を示す図である。本第1の実施形態に係る不揮発性メモリ10は、ワード単位でランダムアクセス可能なNVRAMセルアレイを含む不揮発性メモリNVMセルデバイスとしてのNVRAM20、メモリコントローラとしてのNVRAMコントローラ30を有する。不揮発性メモリ10は、メモリコントローラ30を通してNVRAM20にアクセス可能なホスト装置CPU40、およびホスト装置40が直接的にアクセス可能なワークメモリとしてのDRAM50を含んで構成されている。[本実施形態の特徴的な構成および機能]本実施形態の不揮発性メモリ10は、NVRAM20の不揮発性記憶領域に対するアクセスモードとして、XIP用ECC処理を備えた第1アクセスモードと、シーケンシャル用ECC処理を備えた第2アクセスモードを持つことを特徴とする。第1アクセスモードは、たとえばXIP動作時のパフォーマンスオーバーヘッドについて最適化されたアクセスモードであり、固定レイテンシでアクセスが可能である。第2アクセスモードは、シーケンシャルアクセスオーバーヘッドについて最適化されたアクセスモードであり、アクセスレイテンシが変化する。本実施形態の不揮発性メモリ10は、不揮発性記憶領域について、この2つのアクセスモードによって使い分けることで、メモリシステムとしての動作効率を改善できることを特徴とする。第1アクセスモードは、XIP用として、CPU40からワード単位で直接アクセス可能な領域として使用するモードであって、XIPに最適な小さいデータ単位に対してECC処理を行い、ビット誤りの検出処理と訂正処理を行う。さらに、第1アクセスモードは、固定時間のアクセスで完了する仕様である、第1アクセスモードは、ビット誤りが発生していないデータに対しても誤り訂正に必要な分の処理時間を含むことになる。本実施形態では、インターフェースで発生するハンドシェークの処理を不要とすることで、アクセスサイクルを短縮することを特徴とする。第2アクセスモードは、シーケンシャルアクセス用として、第1アクセスモードよりも大きなデータ単位にECC処理を行うため、第1のモードを繰り返してアクセスした場合よりも高速にアクセスが可能となる。また、第1アクセスモードより大きなデータ単位である第2アクセスモードでは、ビット誤りが発生した場合の訂正時間が誤り数が大きいほど長くなるため、ハンドシェークを行うインターフェースを持つことで、アクセス時間を最適化することを特徴とする。[NVRAMおよびメモリコントローラの構成および機能]NVRAM20は、NVRAMセルアレイ21、第1ECC処理部22、第1バッファ23、第1アクセスモード時に適用される第1アクセス経路24、および第2アクセスモード時に適用される第2アクセス経路25を有する。第1アクセス経路24は固定レイテンシでアクセス可能な第1アクセスモード時に適用され、第2アクセス経路25は可変レイテンシでアクセス可能な第2アクセスモード時に適用される。なお、図においては、NVRAMセルアレイ21の入出力は共通のアクセス経路CMPとして示されている。NVRAMセルアレイ21は、不揮発性メモリセルがアレイ状に配列され、NVRAMインターフェース32を介してワード単位バイト単位でアクセス可能な不揮発性ランダムアクセスメモリとして形成されている。NVRAMセルアレイ21は、ホスト装置CPU40からNVRAMコントローラ30を通して、固定レイテンシでアクセス可能な第1アクセスモードと可変レイテンシでアクセス可能な第2アクセスモードによりアクセス可能である。第1ECC処理部22は、第1アクセス経路24に配置され、第1アクセスモード時にNVRAMセルアレイ21から出力された読み出されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行う。第1ECC処理部22は、ECC処理後のデータを第1バッファ23に出力する。第1ECC処理部22は、第1アクセスモード時にNVRAMコントローラ30から転送され、第1バッファ23に保持されたたNVRAMセルアレイ21への書き込みデータに、生成した第1ECCを付加する。第1ECC処理部22は、第1ECCが付加された書き込みデータを第1アクセス経路24を介してNVRAMセルアレイ21に出力する。第1バッファ23は、第1アクセス経路24および第2アクセス経路25に接続されている。第1バッファ23は、NVRAMコントローラ30とのデータの授受が行われるインターフェース側において、第1アクセス経路24および第2アクセス経路25に接続されている。第1バッファ23は、NVRAMセルアレイ21から読み出され第1アクセス経路24を伝送され第1ECC処理部22で処理されたデータ、NVRAMセルアレイ21から読み出され第2アクセス経路25を伝送されたデータを保持する。第1バッファ23は、NVRAMセルアレイ21に書き込むために外部のNVRAMコントローラ30の第1アクセス経路を伝送されたデータを保持する。第1バッファ23は、NVRAMセルアレイ21に書き込むためにNVRAMコントローラ30の第2アクセス経路を伝送され第2ECC処理が施された入力データを保持する。NVRAMコントローラ30は、ホスト装置CPU40とのインターフェースであるCPUホストインターフェース31、およびNVRAM20とのインターフェースであるメモリNVRAMインターフェース32を有する。NVRAMコントローラ30は、第2ECC処理部33、第2バッファ34、第1アクセス経路35、および第2アクセス経路36を有する。第1アクセス経路35および第2アクセス経路36は、CPUインターフェース31とNVRAMインターフェース32との間に並列に配置されている。第1アクセス経路35は固定レイテンシでアクセス可能な第1アクセスモード時に適用され、第2アクセス経路36は可変レイテンシでアクセス可能な第2アクセスモード時に適用される。第2ECC処理部33は、第2アクセス経路36に配置され、第2アクセスモード時にNVRAMセルアレイ21から出力されNVRAMインターフェース32を介して入力したデータに対して、ECCを適用した誤り検出処理および訂正処理を行う。第2ECC処理部33は、ECC処理後のデータを第2バッファ34に出力する。第2ECC処理部33は、第2アクセスモード時にCPU40から転送され、CPUインターフェース31を通して入力された書き込みデータに第2ECCを付加して、第2アクセス経路36を通ししてNVRAMインターフェース32に出力する。第2バッファ34は、CPUインターフェース31と第2ECC処理部33との間の第2アクセス経路36に接続されている配置されている。第2バッファ34は、NVRAMセルアレイ32から読み出され、第2アクセス経路25を伝送され、第1バッファ23に保持され、NVRAMインターフェース32を介して入力され、第2ECC処理部33で処理されたデータを保持する。第2バッファ34は、CPUインターフェース31を通して入力され、NVRAMセルアレイ21に書き込むために第2アクセス経路36を伝送されたデータを保持する。本第1の実施形態においては、第1アクセス経路35には。次のデータが伝送される。第1アクセス経路35には、第1アクセスモード時に、NVRAMセルアレイ21から出力され第1ECC処理部22で第1ECC処理が施され、第1バッファ23に保持され、さらにNVRAMインターフェース32を介して入力してデータが伝送される。第1アクセス経路35には、第1アクセスモード時に、CPUインターフェース31を通して入力された書き込みデータが伝送される。図2は、メモリコントローラとNVRAM間のインターフェースについて説明するための図である。図3AおよびBは、ハンドシェーク信号を用いない固定サイクルを処理する第1インターフェースとハンドシェーク信号を用いた可変サイクルの第2インターフェースの制御信号、データの一例を示すタイミングチャートである。前述したように、NVRAM20にアクセスするインターフェースは、図2に示すように、データの授受を監視するハンドシェーク信号による制御が可能である。本技術では、図3Aに示すように、第1アクセスモード時にはハンドシェーク信号による制御を行わず、第2アクセスモード時には、図3Bに示すように、ハンドシェーク信号、図3Bの例ではビジー信号xBsyによる制御を行う。図4は、ライト書き込み時間の分布について説明するための図である。一般的に、不揮発性メモリセルの書込みに要するビジーBusy時間Program→Verifyの繰り返し回数はある分布を持つ。図4において、横軸はライトビジーWriteBusy時間を示し、縦軸がメモリセル個数を示している。固定サイクルにするには、少なくともオールパスAllPassの時間が必要である。時間Typの時間で書き込みが完了できるセルではΔtはオーバーヘッドとなる。シーケンシャルアクセスを固定サイクルの繰り返しで行うと、このオーバーヘッド分も加算されるため、可変サイクルで実現することが望ましい。また、第1アクセスモードにおいて、固定時間である読み出し時のアクセスレイテンシは、NVRAMセルアレイ21からの読み出し時間と、第1ECC処理部22のビット誤り検出時間と、第1ECC処理部22のビット訂正時間を含む。第1アクセスモードにおいて、書き込み時のアクセスレイテンシとして、第1ECCの生成時間と、NVRAMセルアレイ21への書き込み時間を含む。第2アクセスモードにおいて、可変である読み出し時のアクセスレイテンシは、最小の場合として、NVRAMセルアレイ21からの読み出し時間と、第2ECC処理部33のビット誤り検出時間を含む。第2アクセスモードにおいて、可変である読み出し時のアクセスレイテンシは、最大の場合として、NVRAMセルアレイ21からの読み出し時間と、第2ECC処理部33のビット誤り検出時間と、第2ECC処理部33のビット訂正時間を含む。2アクセスモードにおいて、書き込み時のアクセスレイテンシとして、第2ECCの生成時間と、NVRAMセルアレイ21への書き込み時間を含む。次に、上記構成による動作を説明する。図1の構成では、第1アクセスモードの処理を行うために、NVRAM20内に、第1アクセス経路24に配置された第1ECC処理部22、および第1バッファ23を有する。NVRAM20では、第1ECC処理部22でNVRAMセルアレイ21から出力されたデータに対して直接誤り検出訂正を行い、検出訂正を行ったデータを第1バッファ23に保持する。CPU40は、NVRAMコントローラ30を介して固定レイテンシで第1バッファ23のデータにバイトまたはワード単位でアクセス可能である。第2アクセスモードの処理を行うために、NVRAMコントローラ30に、第2アクセス経路36に配置された第2ECC処理部33、および第2バッファ33を有する。NVRAMコントローラ30では、NVRAMインターフェース32を介して読み出したデータに対して、第2ECC処理部33でデータの誤り検出訂正を行い、検出訂正を行ったデータを第2バッファ34に保持する。NVRAMコントローラ30は、CPU40からの第2アクセスモードでのアクセスに対しては、ハンドシェーク信号を制御する。そして、NVRAMコントローラ30は、NVRAM20へのアクセスと、NVRAM20からNVRAMコントローラ30へのデータ転送と、第2ECC処理部33の処理と、データが第2バッファ34に格納されるまでビジー信号xBsyを出力する。第1アクセスモードではCPU40からプログラム実行やそこに必要となるデータアクセスのために、直接NVRAM20上のデータにアクセスするためのモードであり、データ信頼性を改善するために第1ECCで保護される。第1ECC処理部22は、第1バッファ23のサイズのデータに対して処理を行い、書き込み時には第1ECC処理部22が生成した第1ECCを付加して、NVRAMセルアレイ21へデータを保存する。したがって、NVRAMセルアレイ21としては、第1バッファサイズがアクセスサイズとなるが、第1バッファサイズ上に保存されたデータは、NVRAMインターフェース32を介してバイトあるいはワード単位でアクセス可能である。またそのインターフェースは、アクセスサイクルが固定され、第1バッファ23へのアクセスではNVRAMインターフェース32には、ハンドシェーク信号の制御を必要としない。第1バッファ23のサイズの例としては、CPU40の内部のキャッシュエントリのサイズと一致することが望ましく、一般的な値としては、32バイト、64バイトといった値になる。第2アクセスモードは、CPU40から大量のデータへのアクセスや、ストレージからのデータの転送など、シーケンシャルなアクセスを効率よく行うためのモードであり、データ信頼性を改善するために第2ECCで保護される。第2ECC処理部33は、第2バッファ34のサイズのデータに対して処理を行い、書き込み時には第2ECC処理部33が生成した第2ECCを付加して、NVRAMセルアレイ21にデータを保存する。したがって、第2バッファ34のサイズは、第1バッファ23のサイズの整数倍であることが望ましい。ここでいう第1バッファサイズは、第1ECCを格納する領域まで含めたサイズを指す。第2ECC処理はNVRAMコントローラ30内の第2ECC処理部33で処理されるため、第2バッファ34に読み込まれるデータはNVRAMインターフェース32を介して、複数回の第1バッファへのアクセスによって実行される。このとき、第1アクセスモードにおいて有効だった第1ECCは無効とされ、第1ECC格納用の領域含めたすべてのデータが、NVRAM20のメモリセルから第1バッファ23に読み込まれたあと、NVRAMインターフェース33を介して出力される。NVRAM20から出力されたデータは、NVRAMコントローラ30内で第2ECC処理部33に入力され、ビット誤りの検出、訂正処理が完了後のデータが最終的に第2バッファ34上に格納される。CPU40は、第2バッファ34上のデータにアクセスを行うため、NVRAMコントローラ30に第2アクセスモードで指示を出したあと、すべての処理が完了するまで待つ必要がある。このため、NVRAMコントローラ30のインターフェースに存在するハンドシェーク信号ビジー信号xBsyを監視する。第2バッファ34のサイズとしては、仮想メモリシステムのページサイズに一致することが望ましく、一般的な値としては、2048バイト、4096バイトといった値になる。以上説明したように、本実施形態によれば、メモリセルとしてバイト単位のアクセスが可能であり、求められるアクセスに対して最適な単位でECC処理を行うことが可能となる。NVRAMとしてECCによるデータの信頼性を改善しつつ、高速なランダムアクセス性能を提供する領域と、高速なシーケンシャルアクセス性能を提供する領域を使い分ることが可能であり、高速な不揮発性記メモリを実現することができる。<2.第2の実施形態>図5は、本第2の実施形態に係る不揮発性メモリの構成を示す図である。本第2の実施形態に係る不揮発性メモリ10Aが第1の実施形態に係る不揮発性メモリ10と異なる点は次の通りである。本不揮発性メモリ10Aでは、NVRAM20AにNVRAMコントローラの機能を持たせている。これに対応して、NVRAM20Aに、CPUインターフェース26が配置され、第2アクセスモードに必要となる第2ECC処理部27と第2バッファ28が内蔵されている。NVRAMインターフェース図示せずは、第1アクセスモードではハンドシェーク信号を使用せず、第2アクセスモードではハンドシェーク信号を制御する。第2ECC処理部27よび第2バッファ28の構成および機能は、図1の第2ECC処理部33および第2バッファ34と同様である。第2ECC処理部27および第2バッファ28は、CPUインターフェース26と第1バッファ23との間の第2アクセス経路25に配置されている。本第2の実施形態によれば、上述した第1の実施形態と同様の効果を得ることができる。<3.第3の実施形態>図6は、本第3の実施形態に係る不揮発性メモリの構成を示す図である。本第3の実施形態に係る不揮発性メモリ10Bが第2の実施形態に係る不揮発性メモリ10Aと異なる点は次の通りである。本不揮発性メモリ10Bでは、NVRAM20Bにおいて、NVRAMセルアレイ21、第1ECC処理部22、第1バッファ23、第1アクセス経路24、第2アクセス経路25が複数n個配置されている。そして、第1バッファと第2バッファが共用され、複数の第1バッファ23-1~23-nが第2バッファの機能を併せ持つ。本第3の実施形態では、各第1バッファ21-1~21-nに接続されたNVRAMセルアレイ21-1~21-nが同時並列的に制御されることを特徴とする。そして、NVRAMインターフェースは、第1アクセスモードではハンドシェーク信号を使用せず、第2アクセスモードではハンドシェーク信号を制御する。<4.第4の実施形態>図7は、本第4の実施形態に係る不揮発性メモリの構成を示す図である。本第4の実施形態に係る不揮発性メモリ10Cが第1の実施形態に係る不揮発性メモリ10と異なる点は次の通りである。本不揮発性メモリ10Cでは、NVRAM20CにはNVRAMセルアレイ21のみが配置され、NVRAMコントローラ30Cに第1ECC処理部37および第1バッファ38が配置されている。第1ECC処理部37および第1バッファ38の構成および機能は、図1の第1ECC処理部22および第1バッファ23と同様である。第1ECC処理部37は、第1アクセス経路35に配置され、第1アクセスモード時に、NVRAMセルアレイ21から出力されNVRAMインターフェース32を介して入力したデータに対して、ECCを適用した誤り検出処理および訂正処理を行う。第1ECC処理部37は、CPUインターフェース31を通して入力された書き込みデータに第1ECCを付加して、NVRAMインターフェース32に出力する。第1バッファ38は、CPUインターフェース31と第1ECC処理部37との間の第1アクセス経路35、並びに、NVRAMインターフェース32と第2ECC処理部33との間の第2アクセス経路36に接続されている。本第4の実施形態によれば、上述した第1の実施形態と同様の効果を得ることができる。また、以上詳細に説明した方法は、上記手順に応じたプログラムとして形成し、CPU等のコンピュータで実行するように構成することも可能である。また、このようなプログラムは、半導体メモリ、磁気ディスク、光ディスク、フロッピー登録商標ディスク等の記録媒体、この記録媒体をセットしたコンピュータによりアクセスし上記プログラムを実行するように構成可能である。なお、本技術は以下のような構成もとることができる。1ワード単位でアクセス可能で、少なくとも固定レイテンシでアクセス可能な第1アクセスモードと可変レイテンシでアクセス可能な第2アクセスモードによりアクセス可能な不揮発性メモリセルアレイを少なくとも含む不揮発性メモリセルデバイスと、上記第1アクセスモード時に適用される第1アクセス経路と、上記第2アクセスモード時に適用される第2アクセス経路と、上記第1アクセス経路に配置され、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して誤り訂正コードECCを適用した誤り検出処理および訂正処理を行う第1ECC処理部と、上記第2アクセス経路に配置され、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行う第2ECC処理部とを有する不揮発性メモリ。2上記第1アクセスモードにおいて、固定時間である読み出し時のアクセスレイテンシは、上記不揮発性メモリセルアレイからの読み出し時間と、上記第1ECC処理部のビット誤り検出時間と、上記第1ECC処理部のビット訂正時間を含む上記1記載の不揮発性メモリ。3上記第1アクセスモードにおいて、上記第1ECC処理部は、書き込み時には生成した第1ECCをデータに付加し、書き込み時のアクセスレイテンシとして、上記第1ECCの生成時間と、上記不揮発性メモリセルアレイへの書き込み時間を含む上記1または2記載の不揮発性メモリ。4上記第2アクセスモードにおいて、可変である読み出し時のアクセスレイテンシは、最小の場合として、上記不揮発性メモリセルアレイからの読み出し時間と、上記第2ECC処理部のビット誤り検出時間を含み、最大の場合として、上記不揮発性メモリセルアレイからの読み出し時間と、上記第2ECC処理部のビット誤り検出時間と、上記第2ECC処理部のビット訂正時間を含む上記1から3のいずれか一に記載の不揮発性メモリ。5上記第2アクセスモードにおいて、上記第2ECC処理部は、書き込み時には生成した第2ECCをデータに付加し、書き込み時のアクセスレイテンシとして、上記第2ECCの生成時間と、上記不揮発性メモリセルアレイへの書き込み時間を含む上記1から4のいずれか一に記載の不揮発性メモリ。6上記不揮発性メモリセルデバイスにアクセスするインターフェースは、データの授受を監視するハンドシェーク信号による制御が可能で、上記第1アクセスモード時にはハンドシェーク信号による制御を行わず、上記第2アクセスモード時にハンドシェーク信号による制御を行う上記1から5のいずれか一に記載の不揮発性メモリ。7上記第1アクセス経路および上記第2アクセス経路に接続された第1バッファと、上記第2アクセス経路に接続された第2バッファと、を含み、上記第1バッファは、上記不揮発性メモリセルアレイから読み出され上記第1アクセス経路を伝送され第1ECC処理部で処理されたデータ、上記不揮発性メモリセルアレイから読み出され上記第2アクセス経路を伝送されたデータ、上記不揮発性メモリセルアレイに書き込むために上記第1アクセス経路を伝送されたデータ、上記不揮発性メモリセルアレイに書き込むために上記第2アクセス経路を伝送され上記第2バッファおよび上記第2ECC処理部を介したデータのうちの少なくともいずれかのデータを保持し、上記第2バッファは、上記不揮発性メモリセルアレイから読み出され上記第2アクセス経路を伝送され、上記第1バッファに保持され、さらに上記第2ECC処理部で処理されたデータ、上記不揮発性メモリセルアレイに書き込むために上記第2アクセス経路を伝送されたデータのうちの少なくともいずれかのデータを保持する上記1から6のいずれか一に記載の不揮発性メモリ。8上記第1バッファと上記第2バッファが共用され、上記第1バッファが上記第2バッファの機能を併せ持つ上記7記載の不揮発性メモリ。9ホスト装置とのホストインターフェースおよび上記不揮発性メモリセルアレイとのメモリインターフェースを含み、上記不揮発性メモリセルデバイスへのアクセスを制御するメモリコントローラを有し、上記メモリコントローラは、上記第1アクセス経路、上記第2アクセス経路、並びに当該第2アクセス経路に配置された第2ECC処理部および上記第2バッファを含み、上記不揮発性メモリセルデバイスは、上記不揮発性メモリセルアレイ、上記第1アクセス経路、上記第2アクセス経路、当該第1アクセス経路に接続された上記第1ECC処理部、並びに、上記第1アクセス経路および上記第2アクセス経路に接続された上記第1バッファを含む上記7記載の不揮発性メモリ。10ホスト装置とのホストインターフェースを含み、上記不揮発性メモリセルデバイスは、上記不揮発性メモリセルアレイ、上記ホストインターフェース、上記第1アクセス経路、上記第2アクセス経路、当該第1アクセス経路に接続された上記第1ECC処理部、上記第1アクセス経路および上記第2アクセス経路に接続された上記第1バッファ、並びに当該第2アクセス経路に配置された第2ECC処理部および上記第2バッファを含む上記7または8記載の不揮発性メモリ。11ワード単位でアクセス可能で、少なくとも固定レイテンシでアクセス可能な第1アクセスモードと可変レイテンシでアクセス可能な第2アクセスモードによりアクセス可能な不揮発性メモリセルアレイと、上記第1アクセスモード時に適用される第1アクセス経路と、上記第2アクセスモード時に適用される第2アクセス経路と、上記第1アクセス経路に配置され、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに生成した第1ECCを付加第1ECC処理部とを有する不揮発性メモリ。12上記第1アクセス経路および上記第2アクセス経路に接続された第1バッファを含み、上記第1バッファは、上記不揮発性メモリセルアレイから読み出され上記第1アクセス経路を伝送され第1ECC処理部で処理されたデータ、上記不揮発性メモリセルアレイから読み出され上記第2アクセス経路を伝送されたデータ、上記不揮発性メモリセルアレイに書き込むために外部の第1アクセス経路を伝送されたデータ、上記不揮発性メモリセルアレイに書き込むために外部の第2アクセス経路を伝送され第2ECC処理が施された入力データのうちの少なくともいずれかのデータを保持する上記11記載の不揮発性メモリ。13ホスト装置とのホストインターフェースと、ワード単位でアクセス可能な不揮発性メモリセルアレイとのメモリインターフェースと、上記ホストインターフェースと上記メモリインターフェース間に接続され、固定レイテンシでアクセス可能な第1アクセスモード時に適用する第1アクセス経路と、上記ホストインターフェースと上記メモリインターフェース間に接続され、可変レイテンシでアクセス可能な第2アクセスモード時に適用する第2アクセス経路と、上記第2アクセス経路に配置され、上記第2アクセスモード時に、上記不揮発性メモリセルアレイから出力され上記メモリインターフェースを介して入力したデータに対して、誤り訂正符号ECCを適用した誤り検出処理および訂正処理を行い、上記ホストインターフェースを通して入力された書き込みデータに第2ECCを付加して、上記メモリインターフェースに出力する第2ECC処理部と、を少なくとも含み、上記第1アクセス経路には、上記第1アクセスモード時に、上記不揮発性メモリセルアレイから出力され第1ECC処理が施され、上記メモリインターフェースを介して入力したデータ、および第1アクセスモード時に、上記ホストインターフェースを通して入力された書き込みデータが伝送されるメモリコントローラ。14上記第1アクセス経路に配置され、上記第1アクセスモード時に、上記不揮発性メモリセルアレイから出力され上記メモリインターフェースを介して入力したデータに対して、ECCを適用した誤り検出処理および訂正処理を行い、上記ホストインターフェースを通して入力された書き込みデータに第1ECCを付加して、上記メモリインターフェースに出力する第1ECC処理部を含む上記13記載のメモリコントローラ。15上記ホストインターフェースと上記第2ECC処理部との間の上記第2アクセス経路に接続された第2バッファを含む上記14記載のメモリコントローラ。16上記ホストインターフェースと上記第1ECC処理部との間の上記第1アクセス経路、並びに、上記メモリインターフェースと上記第2ECC処理部との間の上記第2アクセス経路に接続された第1バッファと、上記ホストインターフェースと上記第2ECC処理部との間の上記第2アクセス経路に接続された第2バッファと、を含む上記14のメモリコントローラ。17ワード単位でアクセス可能で不揮発性メモリセルアレイにアクセスする際に、固定レイテンシでアクセス可能な第1アクセスモードで第1アクセス経路を介してアクセスする第1アクセスステップと、可変レイテンシでアクセス可能な第2アクセスモードにより第2アクセス経路を介してアクセスする第2アクセスステップと、を含み上記第1アクセスステップにおいては、上記第1アクセス経路に配置され第1ECC処理部で、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第1ECC処理部で生成した第1ECCを付加し、上記第2アクセスステップにおいては、上記第2アクセス経路に配置され第2ECC処理部で、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第2ECC処理部で生成した第2ECCを付加する不揮発性メモリのアクセス方法。18ワード単位でアクセス可能で不揮発性メモリセルアレイにアクセスする際に、固定レイテンシでアクセス可能な第1アクセスモードで第1アクセス経路を介してアクセスする第1アクセス処理と、可変レイテンシでアクセス可能な第2アクセスモードにより第2アクセス経路を介してアクセスする第2アクセス処理と、を含み上記第1アクセス処理においては、上記第1アクセス経路に配置され第1ECC処理部で、上記第1アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、誤り訂正コードECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第1ECC処理部で生成した第1ECCを付加し、上記第2アクセス処理においては、上記第2アクセス経路に配置され第2ECC処理部で、上記第2アクセスモード時に上記不揮発性メモリセルアレイから出力されたデータに対して、ECCを適用した誤り検出処理および訂正処理を行い、上記不揮発性メモリセルアレイへの書き込みデータに上記第2ECC処理部で生成した第2ECCを付加する不揮発性メモリのアクセス処理をコンピュータに実行させるプログラム。