"半導体基板と、前記半導体基板上に設けられ第1の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であって、前記第1の方向に対して直交する第2の方向に隣接する前記アクティブエリアは互いに半ピッチずつずれて配置されている複数のアクティブエリア列と、前記アクティブエリアのそれぞれに対応して設けられた複数のセルトランジスタと、複数の前記セルトランジスタの一端に電気的に接続された複数の記憶素子と、複数の前記アクティブエリア列のうち前記第2の方向に隣接する第1および第2のアクティブエリア列に対応する複数の前記記憶素子に交互に接続されている上部電極と、前記第1および前記第2のアクティブエリア列に含まれる複数の前記セルトランジスタの他端に電気的に接続されたビット線と、を備えた半導体記憶装置。前記半導体基板の表面上方から見たときに、前記上部電極は、前記第1の方向に延伸しており、前記第1のアクティブエリア列と前記第2のアクティブエリア列との間をジグザグ状に蛇行していることを特徴とする請求項1に記載の半導体記憶装置。前記半導体基板の表面上方から見たときに、前記記憶素子は、前記アクティブエリアの一端に重複するように設けられており、前記半導体基板の面内において均等に配置されていることを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記ビット線は、前記第1および前記第2のアクティブエリア列に対して共有されており、前記第1の方向に延伸するように設けられていることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。前記第2の方向に延伸しており、前記半導体基板の表面上方から見たときに、前記アクティブエリアの中間、または、前記第1の方向に隣接する前記アクティブエリア間を通過して前記第2の方向に延伸していることを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。前記上部電極と前記ビット線との間に電流を流すことによって前記記憶素子にデータを書き込むことを特徴とする請求項1から請求項5のいずれかに記載の半導体記憶装置。記憶素子の加工が容易であり、かつ、記憶素子が安定した特性を有する半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板を備える。複数のアクティブエリア列は、半導体基板上に設けられ第1の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であって、第1の方向に対して直交する第2の方向に隣接するアクティブエリアは互いに半ピッチずつずれて配置されている。複数のセルトランジスタは、アクティブエリアのそれぞれに対応して設けられている。複数の記憶素子は、複数のセルトランジスタの一端に電気的に接続されている。上部電極は、複数のアクティブエリア列のうち第2の方向に隣接する第1および第2のアクティブエリア列に対応する複数の記憶素子に交互に接続されている。ビット線は、第1および第2のアクティブエリア列に含まれる複数のセルトランジスタの他端に電気的に接続されている。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態は、磁気ランダムアクセスメモリMRAM:magneticrandomaccessmemory、抵抗ランダムアクセスメモリReRAM:resistancerandomaccessmemory、相変化ランダムアクセスメモリPRAM:phasechangerandomaccessmemory、強誘電体メモリFeRAM:ferroelectoricrandomaccessmemoryなど様々な種類のメモリに用いることができる。以下の実施形態では、MRAMを抵抗変化型メモリの一例として説明する。MRAMは、トンネル磁気抵抗TMRtunnelingmagnetoresistive効果を利用するMTJmagnetictunneljunction素子を記憶素子として備え、このMTJ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、スピン注入方式でよい。スピン注入方式は、磁化の向きが片方に偏極した電子をMTJ素子に流すことによって、MTJ素子の磁化を直接書き換える方式である。図1は、本発明による実施形態に従ったMARMの構成を示すブロック図である。メモリセルアレイ11内には、複数のメモリセルMCがマトリクス状に二次元配置されている。各メモリセルMCは、MTJ素子およびセルトランジスタCTを含む。MTJ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタCTは、MTJ素子に対応して設けられ、該対応するMTJ素子に電流を流すときに導通状態となるように構成されている。複数のワード線WLはロウ方向に、複数のビット線BLはカラム方向にそれぞれ互いに交差するように配線されている。隣接する2つのビット線BLは対を成しており、メモリセルMCは、ワード線WLとビット線対例えば、第1のビット線BL1、第2のビット線BL2との交点に対応して設けられている。各メモリセルMCのMTJ素子およびセルトランジスタは、ビット線対の間例えば、BL1とBL2との間に直列に接続されている。また、セルトランジスタCTのゲートはワード線WLに接続されている。メモリセルアレイ11のビット線方向の両側には、センスアンプ12およびライトドライバ22が配置されている。センスアンプ12は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ22は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに電流を流すことによってデータを書き込む。メモリセルアレイ11のワード線方向の両側には、ロウデコーダ13およびワード線ドライバ21がそれぞれ配置されている。ワード線ドライバ21は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線WLに電圧を印加するように構成されている。センスアンプ12またはライトドライバ22と外部入出力端子I/Oとの間のデータの授受は、データバス14及びI/Oバッファ15を介して行われる。コントローラ16には、各種の外部制御信号、例えば、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、及び読み出しイネーブル信号/REなどが入力される。コントローラ16は、これらの制御信号に基づいて、入出力端子I/Oから供給されるアドレスAddとコマンドComとを識別する。そして、コントローラ16は、アドレスAddを、アドレスレジスタ17を介してロウデコーダ13及びカラムデコーダ18に転送する。また、コントローラ16は、コマンドComをデコードする。センスアンプ12は、カラムデコーダ18によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ21は、ロウデコーダ13によってデコードされたロウアドレスに従って、選択ワード線WLに電圧を印加することができるように構成されている。コントローラ16は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路19は、各動作に必要な内部電圧例えば、電源電圧より昇圧された電圧を発生するために設けられている。この内部電圧発生回路19も、コントローラ16により制御され、昇圧動作を行い必要な電圧を発生する。図2は、メモリセルMCの書込み動作を示す説明図である。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層F,Pとこれらに挟まれた非磁性層絶縁薄膜Bとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層F,Pの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層Pin層P、トンネルバリア層B、記録層Free層Fを順次積層して構成される。Pin層PおよびFree層Fは、強磁性体で構成されており、トンネルバリア層Bは、絶縁膜例えば、Al2O3,MgOからなる。Pin層Pは、磁化の向きが固定されている層であり、Free層Fは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに反転閾値電極以上の電流を流すと、Pin層Pの磁化の向きに対してFree層Fのそれがアンチパラレル状態AP状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに反転閾値電極以上の電流を流すと、Pin層PとFree層Fとのそれぞれの磁化の向きがパラレル状態P状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流の方向によって異なるデータを書き込むことができる。図3は、本実施形態によるMRAMのメモリセルアレイの平面図である。図4は、図3の4-4線に沿った断面図である。図3に示すように、本実施形態によるMRAMは、アクティブエリアAAと、ワード線WLゲート電極GCと、ビット線BLと、上部電極UEと、MTJ素子と、セルトランジスタCTと、ビアコンタクトV1とを備えている。複数のアクティブエリアAAは、半導体基板10に形成された素子分離領域STIShallowTrenchIsolationによって分離されている。アクティブエリアAAは、第1の方向としてのカラム方向に長辺を有する長方形に形成されており、カラム方向に配列されている。カラム方向に配列された複数のアクティブエリアAAは、アクティブエリア列CAAを構成する。複数のアクティブエリア列CAAは、第1の方向に対して直交する第2の方向としてのロウ方向に配列されストライプ状に形成されている。ロウ方向に隣接する2つのアクティブエリアAAは、カラム方向に互いに半ピッチずつずれて配置されている。1つのアクティブエリアAAのカラム方向のピッチは、アクティブエリアAAの長辺の長さと、カラム方向に隣接するアクティブエリアAA間の間隔アクティブエリアAA間のSTIの幅との和である。また、アクティブエリアAAは、カラム方向に等間隔で配置され、並びに、ロウ方向にも等間隔で配置されている。従って、アクティブエリアAAは、半導体基板10の表面上において千鳥状にレイアウトされている。ワード線WLは、半導体基板10の表面上方から見たときに、アクティブエリアAAの中間、または、カラム方向に隣接するアクティブエリアAA間の素子分離領域STIを通過するように、ロウ方向に延伸している。ワード線WLは、セルトランジスタCTのゲート電極GCとして機能する。あるいは、ワード線WLは、セルトランジスタCTのゲート電極GCに接続されている。ビット線BLは、ワード線WLと直交するようにカラム方向に延伸している。ビット線BLは、ロウ方向に隣接する2つのアクティブエリア列CAAに対応して設けられており、この2つのアクティブエリア列CAAの上方に設けられている。即ち、ビット線BLは、半導体基板10の表面上方から見たときに、この2つのアクティブエリア列CAAに重複している。ビット線BLは、ロウ方向に隣接する第1および第2のアクティブエリア列CAA1、CAA2に含まれる複数のセルトランジスタCTの一方の拡散層ソースまたはドレインにビット線ビアコンタクトV1を介して電気的に接続されている。ビット線BLは、第1および第2のアクティブエリア列CAA1、CAA2に共有されている。セルトランジスタCTは、ワード線WLとアクティブエリアAAとの交点部分に対応して設けられており、各アクティブエリアAAに1つずつ対応して設けられている。記憶素子としてのMTJ素子は、セルトランジスタCTの一端に電気的に接続されている。半導体基板10の表面上方から見たときに、MTJ素子は、アクティブエリアAAの一端に重複するように設けられている。アクティブエリアAAは、カラム方向に等間隔で配置され、ロウ方向にも等間隔で配置されている。尚且つ、ロウ方向に隣接する2つのアクティブエリアAAはカラム方向に互いに半ピッチずつずれて配置されている。従って、MTJ素子は、半導体基板10の面内において均等に配置される。カラム方向に隣接する任意の2つのMTJ素子の間隔はD1である。ロウ方向に隣接する任意の2つのMTJ素子の間隔はD1である。即ち、カラム方向およびロウ方向において隣接する2つのMTJ素子の間隔は等しい。さらに、ロウ方向に隣接する2つのアクティブエリア列CAAにおいて、カラム方向およびロウ方向に対して斜め方向に隣接する任意の2つのMTJ素子の間隔はD2である。このように、本実施形態では、MTJ素子は、半導体基板10の面内のいずれの箇所においても同一の密度で配置されている。上部電極UEは、半導体基板10の表面上方から見たときに、カラム方向に延伸しており、第1のアクティブエリア列CAA1と第2のアクティブエリア列CAA2との間をジグザグ状に蛇行している。これにより、上部電極UEは、第1のアクティブエリア列CAA1および第2のアクティブエリア列CAA2に対応するMTJ素子の上端に交互に接続されている。さらに、上部電極UEは、カラム方向に連続して延伸しており、第2のビット線BL2として機能する。この場合、図3に示す上記ビット線BLは、第1のビット線BL1として機能する。勿論、上部電極UEを第1のビット線BL1とし、図3に示す上記ビット線BLを第2のビット線BL2としてもよい。これにより、上部電極UEとビット線BLとの間に接続されたMTJ素子に電流を流すことができる。図4に示すように、セルトランジスタCTのゲート電極GCは、アクティブエリアAA上に設けられたゲート絶縁膜25上に設けられている。セルトランジスタCTのソースまたはドレイン拡散層30、31は、ゲート電極GCの両側のアクティブエリアAAに設けられている。MTJ素子の下端は、コンタクトプラグCB0を介してセルトランジスタCTの一方の拡散層30に電気的に接続されている。MTJ素子の上端は、上部電極UEに接続されている。セルトランジスタCTの他方の拡散層31は、コンタクトプラグCB1を介してビアコンタクトV1に電気的に接続されており、さらに、ビアコンタクトV1は、ビット線BLに接続されている。従って、ビット線BLは、ビアコンタクトV1およびコンタクトプラグCB1を介してセルトランジスタCTの拡散層31に電気的に接続される。尚、コンタクトプラグCB0、CB1は、ゲート電極GCと電気的に絶縁されている。このようにして、MTJ素子およびセルトランジスタCTは、上部電極UEとビット線BLとの間に直列に接続される。本実施形態では、1つのMTJ素子に対して1つのセルトランジスタCTが電流を流すように構成されている。例えば、図3に示すMTJ素子MTJ0は、MTJ0に対応するセルトランジスタCT0によって駆動される。セルトランジスタCT0は、それぞれワード線WL0に対応している。これにより、ワード線WL0に電圧を印加することによって、セルトランジスタCT0が導通状態となり、MTJ素子MTJ0がビット線BLと上部電極UEとの間に接続される。そして、ビット線BLと上部電極UEとの間に電圧差を印加することによって、MTJ素子MTJ0へ電流を流すことができる。本実施形態によるMRAMでは、アクティブエリアAAはカラム方向およびロウ方向にそれぞれ等間隔で配置され、かつ、ロウ方向に隣接する2つのアクティブエリアAAはカラム方向に互いに半ピッチずつずれて配置されている。さらに、上部電極UEは、ジグザグ状に蛇行するようにカラム方向に延伸しており、第1のアクティブエリア列CAA1および第2のアクティブエリア列CAA2に対応するMTJ素子の上端に交互に接続されている。このような平面レイアウトによって、MTJ素子が均等に配置される。即ち、本実施形態では、MTJ素子は、半導体基板10の面内のいずれの箇所においても同一の密度で配置されている。従って、MTJ素子の大きさおよび形状のプロセスばらつきが抑制され、各MTJ素子がほぼ等しい大きさかつほぼ等しい形状に形成され得る。その結果、MTJ素子の特性ばらつきが抑制され得る。つまり、本実施形態によるMRAMは、MTJ素子を均等に配置することによって、データ読出し時における信号差のばらつきを抑制することができ、かつ、データ書込み時における書込み不良を抑制することができる。本実施形態による平面レイアウトは、図3に示すように、ユニットセルUCのサイズを8F2と小さくすることができる。ここで、FFeatureSizeは、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。次に、図5から図10を参照して、本実施形態によるMRAMの製造方法を説明する。図5Aから図10Bは、本実施形態によるMRAMの製造方法を示す平面図および断面図である。図5から図10のそれぞれのAは平面図を示し、図5から図10のそれぞれBは、B-B線に沿った断面図を示す。まず、図5Aおよび図5Bに示すように、半導体基板10例えば、シリコン基板に素子分離領域STIおよびアクティブエリアAAを形成する。アクティブエリアAAは、図5Aに示すように、長方形を有する短冊状に形成され、カラム方向に長辺を有するように形成される。アクティブエリアAAは、上述の通り、カラム方向に等間隔で配置され、ロウ方向にも等間隔で配置され、かつ、ロウ方向に隣接する2つのアクティブエリアAAはカラム方向に互いに半ピッチずつずれて形成される。尚、カラム方向に配列された複数のアクティブエリアAAは、アクティブエリア列CAAを構成する。次に、図6Aおよび図6Bに示すように、ゲート絶縁膜25およびゲート電極GCワード線WLを形成する。ゲート絶縁膜25は、アクティブエリアAA上に形成される。ゲート絶縁膜25は、例えば、シリコン酸化膜またはシリコン酸化膜よりも誘電率の高いHigh-k膜でよい。ゲート電極GCは、ゲート絶縁膜25上に形成される。ゲート電極GCは、例えば、ドープトポリシリコン、金属、シリサイド等でよい。次に、不純物を導入して拡散層30、31を形成する。次に、ゲート電極GCの側面を絶縁膜27で被覆した後、図7Aおよび図7Bに示すように、ゲート電極GC間にコンタクトプラグCB0、CB1を埋め込む。コンタクトプラグCB0、CB1は、例えば、銅、タングステン等の金属でよい。次に、図8Aおよび図8Bに示すように、コンタクトプラグCB0上にMTJ素子を形成する。尚、図8A以降の平面図では、コンタクトプラグCB0、CB1の図示を便宜的に省略している。MTJ素子は、下部電極図示せず上に形成される。下部電極の材料は、例えば、Ta、Pt、Ir、Ru、Pd、窒化チタン、窒化タングステン、窒化タンタルあるいは、これらの材料の複合膜である。下部電極LE上に、MTJ素子の材料を堆積する。例えば、下部電極LE上に、記録層Fの材料、トンネルバリア膜Bの材料および固定層Pの材料の順番に堆積する。記録層Fおよび固定層Pの材料は、例えば、Co、Fe、Ni、Pt、Fe、Pd、B、Ta、Dy、Tv、Cr等を含む磁性体材料である。トンネルバリア膜の材料は、例えば、酸化マグネシウムである。ハードマスクを用いて、MTJ素子の材料をエッチング加工することによって、MTJ素子が形成される。このとき、MTJ素子は平面レイアウトにおいて均等に配置されているので、ハードマスクを形成するときのリソグラフィが容易である。また、MTJ素子の材料のエッチングは、例えば、RIEReactiveIonEtching、150°C~300°Cの高温RIE、IBEIonBeamEtchingを用いて斜め方向からエッチングする。斜め方向からのエッチングは、エッチング加工時における電界の方向に対して半導体基板10を傾斜させ、かつ、その半導体基板10を回転させながら行うエッチングである。斜め方向からのエッチングにより、MTJ素子の側面に導体である強磁性材料が付着することを防止できる。MTJ素子の材料は、RIE、高温RIE、IBEのうち複数の方法を組み合わせてエッチングしてもよい。本実施形態では、MTJ素子が平面レイアウトにおいて均等に等しい密度で配置されているので、各MTJ素子は、ほぼ等しい大きさかつほぼ等しい形状にエッチングされ得る。従って、各MTJ素子は、ほぼ等しい電気的特性を有することができる。次に、MTJ素子上に層間絶縁膜ILDを堆積し、層間絶縁膜ILDを平坦化する。次に、図9Aおよび図9Bに示すように、MTJ素子上に上部電極UEを形成する。上部電極UEは、上述のとおり、平面レイアウトにおいてジグザグ状に蛇行するように形成される。上部電極UEは、例えば、下部電極の材料と同じ材料でよい。次に、上部電極UE上に層間絶縁膜ILDをさらに堆積し、この層間絶縁膜ILDを平坦化する。その後、図10Aおよび図10Bに示すように、コンタクトプラグCB1上にビアコンタクトV1を形成する。さらに、ビアコンタクトV1上にビット線BLを形成する。これにより、本実施形態によるMRAMが完成する。本実施形態によれば、MTJ素子が平面レイアウトにおいて均等に等しい密度で配置されている。即ち、MTJ素子の密度は、平面レイアウトにおいて偏りがない。従って、斜め方向からのエッチングにおいて、一部のMTJ素子だけが他のMTJ素子の陰になってエッチングされないという事態を抑制することができる。即ち、全てのMTJ素子が同様に均等にエッチングされる。これにより、各MTJ素子は、ほぼ等しい大きさかつほぼ等しい形状にエッチングされるので、各MTJ素子は、ほぼ等しい電気的特性を有することができる。また、一部のMTJ素子のみの強磁性層が短絡するということも抑制できる。さらに、MTJ素子が平面レイアウトにおいて均等に配置されているので、ハードマスクの形成時のリソグラフィが容易になる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"