半導体基板の表面付近に第1導電型の第1拡散層を形成する第1工程と、拡散抵抗体となる前記第1拡散層の第1領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第1領域の表面を保護する絶縁膜である保護絶縁膜を形成する第2工程と、前記第2工程の後、前記第1拡散層の前記第1領域に接する第2領域に前記第1領域よりも高い濃度で前記拡散抵抗体のコンタクト部となる高濃度拡散層を形成する第3工程とを含む拡散抵抗素子の製造方法。前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第1拡散層が形成される領域とは異なる前記半導体基板の領域にMOSトランジスタを製造し、前記第1工程では、前記第1拡散層が形成される領域とは異なる前記半導体基板の領域に、第1導電型の第2拡散層を形成し、前記第1工程後から前記第2工程までには、前記第2拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、前記第2工程では、前記半導体基板上に絶縁膜を形成する工程と、形成した当該絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面にサイドウォールを形成する工程とを含む請求項1に記載の拡散抵抗素子の製造方法。前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第1拡散層が形成される領域とは異なる前記半導体基板の領域にMOSトランジスタを製造し、前記第1工程では、さらに、前記第1拡散層が形成される領域とは異なる前記半導体基板の領域に、第1導電型の第2拡散層を形成し、前記第1工程後から前記第2工程までには、前記第2拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、前記第2工程では、前記半導体基板上に第1絶縁膜を形成する工程と、形成した前記第1絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面に第1サイドウォールを形成する工程と、前記半導体基板の領域にLDD拡散層を形成する工程と、前記半導体基板上方に第2絶縁膜を形成する工程と、形成した前記第2絶縁膜から前記第1サイドウォールの側面に第2サイドウォールを形成する工程とを含む請求項1に記載の拡散抵抗素子の製造方法。前記保護絶縁膜には、少なくともN元素が含まれている請求項1~請求項3のいずれか1項に記載の拡散抵抗素子の製造方法。前記保護絶縁膜は、SiN膜である請求項4に記載の拡散抵抗素子の製造方法。前記第1導電型の拡散層は、p型拡散層である請求項1に記載の拡散抵抗素子の製造方法。前記第1導電型の拡散層には、少なくともB元素が含まれている請求項6に記載の拡散抵抗素子の製造方法。半導体基板と、半導体基板の表面付近に形成された第1導電型の拡散層と、拡散抵抗体となる前記拡散層の第1領域の表面に形成された、層間絶縁膜とは異なる前記第1領域の表面を保護する保護絶縁膜と、前記第1拡散層の前記第1領域に接する第2領域に前記第1領域よりも高い濃度で前記拡散抵抗体のコンタクト部となるよう形成された高濃度拡散層とを備える拡散抵抗素子。前記半導体基板は、さらに、前記拡散層が形成される領域外に、ゲート絶縁膜およびゲート電極の側面にサイドウォールを有するMOSトランジスタとを備え、前記保護絶縁膜は、前記サイドウォールと同一の絶縁材料で形成されている請求項8に記載の拡散抵抗素子。前記サイドウォールは、前記ゲート絶縁膜およびゲート電極の側面に第1絶縁膜からなる第1サイドウォールと、前記第1サイドウォールの側面に第2絶縁膜からなる第2のサイドウォールとで構成され、前記保護絶縁膜は、前記第1絶縁膜で構成されている、請求項9に記載の拡散抵抗素子。前記保護絶縁膜には、少なくともN元素が含まれている請求項8~請求項10のいずれか1項に記載の拡散抵抗素子。前記保護絶縁膜は、SiN膜である請求項11に記載の拡散抵抗素子。前記第1導電型の拡散層は、p型拡散層である請求項8に記載の拡散抵抗素子。前記p型拡散層には、少なくともB元素が含まれている請求項13に記載の拡散抵抗素子。しかしながら、近年のプロセス微細化に伴い、デバイス横方向の縮小と共に縦方向の拡散深さが浅くなり、キャリアの流れる位置がSi表面半導体基板表面に近づく傾向にある。つまり、近年のプロセス微細化に伴い、Si表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等の外乱による影響を受け易くなっているので、従来の拡散抵抗の製造方法では、ノイズ特性や抵抗値バラツキなどのデバイス特性が悪化してしまうという課題がある。例えば、ベース拡散層を拡散抵抗として用いた場合、ベース拡散層を形成後にMOSトランジスタのソースドレイン拡散層のような高濃度の拡散層をイオン注入法により形成する。イオン注入時にはレジストを突き抜ける微量な不純物混入、イオン注入後のレジストを除去時にはレジスト中の不純物のノックオン、さらに、アッシングによるSi表面の掘れ等が外乱となる。近年のプロセス微細化に伴い、これら外乱による影響を受け易くなっているので、拡散抵抗のノイズ特性や抵抗値バラツキのデバイス特性を悪化してしまう。本発明は、上記課題を解決するものであって、ノイズおよび抵抗バラツキが小さな拡散抵抗を提供することを目的とする。本発明の一態様における拡散抵抗素子の製造方法は、半導体基板の表面付近に第1導電型の第1拡散層を形成する第1工程と、拡散抵抗体となる前記第1拡散層の第1領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第1領域の表面を保護する絶縁膜である保護絶縁膜を形成する第2工程と、前記第2工程の後、前記第1拡散層の前記第1領域に接する第2領域に前記第1領域よりも高い濃度で前記拡散抵抗体のコンタクト部となる高濃度拡散層を形成する第3工程とを含む。これにより、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。それにより、例えばTCXOや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。具体的には、1/fノイズは半導体基板表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎなどにより、キャリアが散乱することによって発生する。そこで、拡散抵抗の上部をTEOSやSiN等の絶縁膜で被うことで拡散抵抗体となる領域の表面露出を低減させる。これにより、半導体基板表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等を低減させることができるので、微細化することで拡散深さが浅くなってキャリアの流れが半導体基板表面に近づいても1/fノイズを悪化させることのないノイズ特性に優れた拡散抵抗を実現することができる。つまり、拡散抵抗の上部をTEOSやSiN等の絶縁膜で被うことで拡散抵抗の表面露出を低減させることができるので、デバイス形成後の外乱によるデバイス特性変動を抑制することができる。外乱としては、例えば、拡散抵抗素子とともに形成されるMOSトランジスタの製造工程時に必要となるサイドウォール形成後のアッシングや洗浄、高濃度のソースドレイン注入時の突き抜け、ノックオンによるコンタミなどである。また、好ましくは、前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第1拡散層が形成される領域とは異なる前記半導体基板の領域にMOSトランジスタを製造し、前記第1工程では、前記第1拡散層が形成される領域とは異なる前記半導体基板の領域に、第1導電型の第2拡散層を形成し、前記第1工程後から前記第2工程までには、前記第2拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、前記第2工程では、前記半導体基板上に絶縁膜を形成する工程と、形成した当該絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面にサイドウォールを形成する工程とを含む。これにより、MOSトランジスタのサイドウォールとなる絶縁膜と拡散抵抗素子の保護絶縁膜とを同時に形成するができるので、新たな工程を追加することなく、拡散抵抗の上部を被う絶縁膜を形成できる。また、好ましくは、前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第1拡散層が形成される領域とは異なる前記半導体基板の領域にMOSトランジスタを製造し、前記第1工程では、さらに、前記第1拡散層が形成される領域とは異なる前記半導体基板の領域に、第1導電型の第2拡散層を形成し、前記第1工程後から前記第2工程までには、前記第2拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、前記第2工程では、前記半導体基板上に第1絶縁膜を形成する工程と、形成した前記第1絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面に第1サイドウォールを形成する工程と、前記半導体基板の領域にLDD拡散層を形成する工程と、前記半導体基板上方に第2絶縁膜を形成する工程と、形成した前記第2絶縁膜から前記第1サイドウォールの側面に第2サイドウォールを形成する工程とを含む。これにより、MOSトランジスタのサイドウォールを、第1サイドウォールと第2サイドウォールを持つオフセットサイドウォール構造で形成することができる。ここで、前記保護絶縁膜には、少なくともN元素が含まれているとしてもよい。また、前記保護絶縁膜は、SiN膜であるとしてもよい。それにより、層間膜やパッシベーション膜からのH2やH2O水分の拡散を防ぐことができるので、拡散抵抗素子がアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。また、本発明の一態様における拡散抵抗素子は、半導体基板と、半導体基板の表面付近に形成された第1導電型の拡散層と、拡散抵抗体となる前記拡散層の第1領域の表面に形成された、層間絶縁膜とは異なる前記第1領域の表面を保護する保護絶縁膜と、前記第1拡散層の前記第1領域に接する第2領域に前記第1領域よりも高い濃度で前記拡散抵抗体のコンタクト部となるよう形成された高濃度拡散層とを備える。この構成により、ノイズおよび抵抗バラツキが小さな拡散抵抗を実現することができる。それにより、例えばTCXOや慣性センサなどのアナログ回路を構成する抵抗素子として用いることができる。本発明によれば、ノイズおよび抵抗バラツキが小さな拡散抵抗を実現することができる。以下、本発明の実施の形態について図面を参照して説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。実施の形態1まず、従来の拡散抵抗の製造方法について図を用いて説明する。図1は、従来のBiCMOSで形成されるアナログ回路の上面図の模式図を示す図である。図1に示すアナログ回路は、半導体基板100上にMOSトランジスタ部10とバイポーラトランジスタ部11と拡散抵抗部12とで構成されている。図2A~図2Lは、図1に示すアナログ回路の製造方法を説明するための図である。まず、図2Aに示すように、LOCOSLocalOxidationOfSilicon成長もしくはSTIShallowTrenchIsolationトレンチ分離形成を行うことで例えばSi基板である半導体基板100の表面上に300~500nm程度のフィールド絶縁膜102を形成する。次に、図2Bに示すように、半導体基板100の表面上に拡散炉などにより各種拡散層形成時の保護膜となる15~30nm程度の絶縁膜104を形成する。次に、図2Cに示すように、MOSトランジスタ部10に深いp型ウエル拡散層111を、バイポーラトランジスタ部11に深いn型拡散層121を、n型拡散層121の内側にn型拡散層121よりも浅いp型拡散層112を、拡散抵抗部12にp型拡散層114を、それぞれフォトレジストにてイオン注入を行う領域イオン注入領域ともいう以外の領域を被い、イオン注入法を行って形成する。このとき、p型拡散層112とp型拡散層114とは同時に形成されることが好ましいが、別途形成してもよい。換言すると、半導体基板100の拡散抵抗部12の表面付近に本発明の第1導電型の第1拡散層に相当するp型拡散層114を形成する工程と、p型拡散層114が形成される領域とは異なる半導体基板100の領域に、本発明の第1導電型の第2拡散層に相当するp型ウエル拡散層111を形成する工程とがあり、両者の工程は同時に実行されるとしてよいし、別途実行されるとしてもよい。その他、詳細説明は省略するが、その他のデバイス形成に必要な拡散層を同様にそれぞれイオン注入法で形成した後、拡散炉もしくはRTPRapidthermalProcess法により熱処理を加え、不純物を活性化する。次に、図2Dに示すように、半導体基板100の表面Si表面に保護膜として形成された絶縁膜104をウエットエッチ処理にて除去し、清純なSi表面半導体基板100の表面を露出させる。この際、MOSトランジスタ部10、バイポーラトランジスタ部11および拡散抵抗部12におけるSi表面は露出されている。次に、図2Eに示すように、絶縁膜104が除去された清純なSi表面上に、拡散炉またはRTORapidThermalOxidation法を用いて5~15nm程度のSiO2からなるゲート絶縁膜109を形成する。なお、ゲート絶縁膜109はSiO2からなるのが一般的ではあるが、SiONやHfOxなどからなるとしても構わない。その後、ゲート絶縁膜109上に、LP-CVD法などによりMOSトランジスタ部10のゲートとなる150~300nm程度のポリシリコン膜110を形成する。次に、図2Fに示すように、ポリシリコン膜110をMOSトランジスタ部10のゲート部、図示していないがポリシリコン抵抗部およびポリシリコン容量部等のデバイス形成領域をフォトレジストで被う。その後、RIE等のドライエッチング法によりポリシリコン膜110を除去する。次に、図2Gに示すように、MOSトランジスタ部10のソースドレイン領域を形成する。具体的には、MOSトランジスタ部10において、ポリシリコン膜110をマスクにしてイオン注入法によりLDDLightlyDopedDrain拡散層115を形成する。次に、図2Hに示すように、バイポーラトランジスタ部11のp型拡散層112の内側にp型拡散層112よりも浅いn型拡散層122をフォトレジストにてイオン注入する領域以外の領域を被い、イオン注入法を行うことにより形成する。次に、図2Iに示すように、MOSトランジスタ部10のサイドウォールを形成するため、LP-CVD法等により50~100nm程度の絶縁膜123を形成する。なお、図2Iにおいて、絶縁膜123は、SiO膜、TEOS膜またはSiN膜で構成される単層の場合を図示しているがそれに限らない。SiO、TEOSおよびSiNで構成される積層構造であってもよい。次に、図2Jに示すように、等方性のドライエッチングなどにより絶縁膜123を除去することでMOSトランジスタ部10のゲートの両側に絶縁膜123を残すことで、サイドウォール124を形成する。なお、この際、図2Jに示すようにMOSトランジスタ部10のソースドレイン、バイポーラトランジスタ部11、拡散抵抗部12の表面は、サイドウォール124の形成時に行ったドライエッチングによりオーバーエッチングされており、それらの表面には10nm以下レベルの掘れが発生してしまっている。次に、図2Kに示すように、MOSトランジスタ部10のソースドレイン拡散層および拡散抵抗部12のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入を行う領域以外の領域を被う。その後、1.0×1015/cm2~1.0×1016/cm2程度のイオン注入法を行って高濃度のp型拡散層116を形成する。また、図示してないが半導体基板100上にはp型拡散層116と同様に高濃度のn型拡散層もフォトレジストにてイオン注入を行う領域以外の領域を被って形成されている。最後に、図2Lに示すように、MOSトランジスタ部10のゲートおよびソースドレイン並びに拡散抵抗部12のコンタクト部を形成する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばBPSGBoronPhosphorusSiliconGlassやPSGPhosphorusSiliconGlassで構成される層間絶縁膜113を成長させる。次いで、CMPChemicalMechanicalPolishingなどにより表面を平坦化させ、ドライエッチングによりコンタクトホール117を形成し、CVD法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。このようにして、従来の拡散抵抗を製造することができる。しかしながら、上記従来の製造方法では、プロセス微細化がすすむにつれて、拡散抵抗のノイズ特性や抵抗値バラツキなどの特性が悪化してしまうという課題がある。具体的には、従来の製造方法では、サイドウォール加工後から層間膜成長までの間に拡散抵抗のSi表面が露出されるため、プロセス微細化がすすむにつれて、Si表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等の外乱による影響を受け易くなっている。つまり、プロセス微細化がすすむにつれて、従来の製造方法による拡散抵抗では、ノイズ特性や抵抗値バラツキなどの特性が悪化してしまう。例えば、図2Jに示すサイドウォール124の形成工程において、ドライエッチを行う際のオーバーエッチにより拡散抵抗部12のSi表面に微小なラフネスを発生させてしまう。また、拡散抵抗部12のSi表面が露出しているので、ドライエッチ後のアッシングにおいて、アッシングチャンバの微量なコンタミが拡散抵抗部12の抵抗体表面に打ち込まれてしまう。また、例えば、図2Kに示すMOSトランジスタ部10のソースドレイン形成工程において、拡散抵抗部12はコンタクトが形成される領域以外はレジストに覆われているが、レジストを突き抜けた微量な不純物が表面に打ち込まれたり、レジスト除去のアッシング時にレジスト中の不純物がSi表面に打ち込まれたりするノックオンが発生する。例えば、MOSトランジスタ部10のn型のソースドレインとして高濃度n型拡散層を1.0×1015/cm2~1.0×1017/cm2程度のAsのイオン注入で形成した場合、Si表面には1.0×1018/cm3程度のAsがノックオンによってSi表面に混入してしまう。また、例えば、p型拡散層114を1×1013/cm2~1×1014/cm2程度のBのイオン注入で形成した場合では、ノックオンによるプロファイル変動がない場合に比べて抵抗値ばらつきは4σ=4.6から17.6へ、1/fノイズは約16dBA悪化してしまう。このように、近年のプロセス微細化に伴い、上記の外乱によって、ノイズ特性や抵抗値バラツキなど拡散抵抗のデバイス特性を悪化してしまう。次に、それに対する本発明の実施の形態1における拡散抵抗の製造方法について図を参照しながら説明する。図3は、本発明の実施の形態1におけるBiCMOSで形成されるアナログ回路の上面図の模式図を示す図である。図3に示すアナログ回路は、半導体基板100上にMOSトランジスタ部10とバイポーラトランジスタ部11と拡散抵抗部22とで構成されている。図4A~図4Dは、図3に示すアナログ回路の製造方法を説明するための図である。なお、図1および図2A~図2Kと同様の要素には同一の符号を付しており、詳細な説明は省略する。図4Aに示す工程は、図2A~図2Iに示す工程を経て形成される。図2A~図2Iに示す工程については上述したので、説明を省略する。次に、図4Bに示すように、等方性のドライエッチングなどにより絶縁膜123を除去することでMOSトランジスタ部10のゲートの両側に絶縁膜123を残し、サイドウォール124を形成する。その際、拡散抵抗部22では、後にコンタクトを形成する領域以外の領域をフォトレジストで被うことで拡散抵抗部22の抵抗体表面に絶縁膜123とゲート絶縁膜109とで構成されるカバー膜125を形成する。このように、カバー膜125は、サイドウォール124と同一の絶縁材料を用いて、MOSトランジスタ部10のサイドウォール124と同時に形成することができる。つまり、図4Aに対して新たな工程を追加することなく、拡散抵抗部22の抵抗体上部を被うカバー膜125を形成できるという効果を得ることができる。次に、図4Cに示すように、MOSトランジスタ部10のソースドレイン拡散層および拡散抵抗部22のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入領域以外の領域を被う。その後、イオン注入法にて高濃度のp型拡散層116を形成する。最後、図4D示すように、MOSトランジスタ部10のゲートおよびソースドレイン並びに拡散抵抗部12のコンタクトを形成部する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばBPSGやPSGのような層間絶縁膜113を成長させる。次いで、CMPなどにより表面を平坦化させ、ドライエッチングによりコンタクトホール117を形成し、CVD法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。このようにして、本実施の形態1における拡散抵抗素子を製造することができる。以上、本実施の形態1における拡散抵抗素子の製造方法によれば、半導体基板の表面付近に第1導電型の第1拡散層p型拡散層114を形成し、拡散抵抗体となる第1拡散層の第1領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第1領域の表面を保護する絶縁膜である保護絶縁膜カバー膜125を形成する。その後、第1拡散層の当該第1領域に接する第2領域に当該第1領域よりも高い濃度で拡散抵抗体のコンタクト部となる高濃度拡散層p型拡散層116を形成する。これにより、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。よって、例えばTCXOや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。具体的には、1/fノイズは半導体基板表面Si表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎなどにより、キャリアが散乱することによって発生する。そこで、拡散抵抗体の上部をTEOSやSiN等の絶縁膜カバー膜125で被うことで拡散抵抗体の表面露出を低減させる。これにより、半導体基板表面Si表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等を低減させることができるので、微細化することで拡散深さが浅くなってキャリアの流れが半導体基板表面Si表面に近づいても1/fノイズを悪化させることのないノイズ特性に優れた拡散抵抗を実現することができる。つまり、拡散抵抗の上部をTEOSやSiN等の絶縁膜カバー膜125で被うことで拡散抵抗体の表面露出を低減させることができるので、デバイス形成後の外乱によるデバイス特性変動を抑制することができる。ここで、外乱としては、上述したように、例えば、拡散抵抗素子とともに形成されるMOSトランジスタの製造工程時に必要となるサイドウォール形成後のアッシングや洗浄、高濃度のソースドレイン注入時の突き抜け、ノックオンによるコンタミなどである。また、保護絶縁膜カバー膜125を形成する工程では、半導体基板100上に絶縁膜123を形成する工程と、形成した当該絶縁膜123から、保護絶縁膜カバー膜125を形成するとともに、ゲート電極に相当するポリシリコン膜110の側面およびゲート絶縁膜109の側面にサイドウォール124を形成する。なお、サイドウォール124は、上述したように、SiO膜、TEOS膜またはSiN膜の単層で構成されるとしているがそれに限らない。サイドウォール124は、TEOSとSiNで構成される積層構造であることが好ましい。このように構成することで、SiNによって層間膜やパッシベーション膜からのH2やH2Oの拡散を防ぐことができる。したがって、拡散抵抗素子がTCXOや慣性センサなどのアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。実施の形態2実施の形態2では、実施の形態1におけるMOSトランジスタ部10で構成されるサイドウォール124の構造とは別の構造を備える場合について説明する。具体的には、実施の形態2では、LDD拡散層115の形成前に形成された第1のサイドウォールとLDD拡散層115の形成後に形成された第2のサイドウォールとで構成されるオフセットサイドウォールをMOSトランジスタ部で構成される場合について説明する。図5は、本発明の実施の形態2におけるBiCMOSで形成されるアナログ回路の上面図の模式図を示す図である。図5に示すアナログ回路は、半導体基板100上にMOSトランジスタ部30とバイポーラトランジスタ部11と拡散抵抗部32とで構成されている。図6A~図6Eは、図5に示すアナログ回路の製造方法を説明するための図である。なお、図1、図2A~図2K、図3、図4A~図4Dと同様の要素には同一の符号を付しており、詳細な説明は省略する。まず、図6Aに示す工程は、図2A~図2Fに示す工程を経て形成される。図2A~図2Fに示す工程については上述したので、ここでの説明は省略する。次に、図6Aに示すように、MOSトランジスタ部30の第1のサイドウォールを形成するため、LP-CVD法等により5~20nm程度の絶縁膜216を形成する。次に、図6Bに示すように、等方性のドライエッチングなどにより絶縁膜216を除去することでMOSトランジスタ部30のゲートの両側に絶縁膜216を残し、第1サイドウォール217を形成する。なお、その際、拡散抵抗部32では、後にコンタクトを形成する領域以外の領域をフォトレジストで被うことで拡散抵抗部22の抵抗体表面に絶縁膜216とゲート絶縁膜109とで構成されるカバー膜218を形成する。次に、図6Cに示すように、MOSトランジスタ部30のソースドレイン領域を形成する。具体的には、MOSトランジスタ部30において、ポリシリコン膜110をマスクにしてイオン注入法によりLDD拡散層115を形成する。また、バイポーラトランジスタ部11のp型拡散層112の内側にp型拡散層112よりも浅いn型拡散層122をフォトレジストにてイオン注入領域以外の領域を被い、イオン注入法を行うことにより形成する。次いで、MOSトランジスタ部30の第2のサイドウォールを形成するため、LP-CVD法等により50~100nm程度の絶縁膜211を成長させる。なお、図20では、絶縁膜211はSiO膜、TEOS膜またはSiN膜の単層で構成される場合を示してあるが、それに限らない。絶縁膜211は、TEOSとSiNでの積層構造で構成されるとしても構わない。次に、図6Dに示すように、等方性のドライエッチングなどにより絶縁膜211を除去することでMOSトランジスタ部30のゲートの両側に絶縁膜211を残し、第2サイドウォール219を形成する。この際、図6Dに示すようにMOSトランジスタ部30のソースドレイン、バイポーラトランジスタ部11、拡散抵抗部32の表面は、第2サイドウォール219形成時に行ったドライエッチングによりオーバーエッチングされており、それらの表面には10nm以下レベルの掘れが発生してしまっている。次に、図6Eに示すように、MOSトランジスタ部30のソースドレイン拡散層および拡散抵抗部32のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入を行う領域以外の領域を被う。その後、1.0×1015/cm2~1.0×1017/cm2程度のイオン注入法を行って高濃度のp型拡散層116を形成する。また、図示してないが半導体基板100上にはp型拡散層116と同様に高濃度のn型拡散層もフォトレジストにてイオン注入領域以外の領域を被って形成されている。また、MOSトランジスタ部30のゲートおよびソースドレイン並びに拡散抵抗部32のコンタクトを形成する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばBPSGやPSGのような層間絶縁膜113を成長させる。次いで、CMPなどにより表面を平坦化させ、ドライエッチングによりコンタクトホール117を形成し、CVD法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。このようにして、本実施の形態1における拡散抵抗素子を製造することができる。以上、本実施の形態2における拡散抵抗素子の製造方法によれば、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。それにより、例えばTCXOや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。また、保護絶縁膜カバー膜218を形成する工程では、図6Bおよび図6Cに示すように、半導体基板100上に本発明の第1絶縁膜に相当する絶縁膜216を形成し、形成した第1絶縁膜絶縁膜216から、保護絶縁膜カバー膜218を形成するとともに、ゲート電極に相当するポリシリコン膜110の側面およびゲート絶縁膜109の側面に第1サイドウォール217を形成する。そして、半導体基板100の領域にLDD拡散層115を形成し、半導体基板100上方に第2絶縁膜絶縁膜211を形成し、形成した第2絶縁膜絶縁膜211から第1サイドウォール217の側面に第2サイドウォール219を形成する。つまり、MOSトランジスタ部に構成されるサイドウォールは、LDD拡散層115の形成前に形成された第1のサイドウォールとLDD拡散層115の形成後に形成された第2のサイドウォールとで構成される。このように構成することで、SiNによって層間膜やパッシベーション膜からのH2やH2Oの拡散を防ぐことができる。したがって、拡散抵抗素子がTCXOや慣性センサなどのアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。以上、本発明の拡散抵抗素子および拡散抵抗素子の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。