選択トランジスタを備える機能回路と、前記選択トランジスタのゲートと第1の信号線を介して電気的に接続されるバッファ回路と、を有し、前記バッファ回路は、順に直列接続された第1~第nのインバータと、ブートストラップ回路と、を備え、前記第1のインバータの入力端子は、選択信号が入力される入力信号線が電気的に接続され、前記第nのインバータの出力端子は、前記第1の信号線と電気的に接続され、前記第1~第n―1のインバータのそれぞれの高電位入力端子は、第1の電位が入力される第2の信号線と電気的に接続され、前記第1~第nのインバータのそれぞれの低電位入力端子は、前記第1の電位よりも低い第2の電位が入力される第3の信号線と電気的に接続され、前記ブートストラップ回路は、前記選択信号に応じて、前記第nのインバータの高電位入力端子に前記第1の電位よりも高い第3の電位を出力する、半導体装置。前記ブートストラップ回路は、ダイオードと、容量素子と、第n1のインバータと、を備え、前記ダイオードは、入力端子が前記第2の信号線と電気的に接続され、且つ出力端子が前記第nのインバータの高電位入力端子に電気的に接続され、前記第n1のインバータは、入力端子が前記第n-1のインバータの出力端子と電気的に接続され、且つ高電位入力端子が前記第2の信号線と電気的に接続され、且つ低電位入力端子が前記第3の信号線と電気的に接続され、前記容量素子は、一方の端子が前記第n1のインバータの出力端子と電気的に接続され、且つ他方の端子が前記第nのインバータの高電位入力端子と電気的に接続される、請求項1に記載の、半導体装置。前記半導体装置を構成する前記インバータは、CMOS回路で構成される、請求項1又は請求項2に記載の、半導体装置。前記半導体装置を構成する前記インバータは、nチャネル型のトランジスタで構成される、請求項1又は請求項2に記載の、半導体装置。請求項1乃至請求項4のいずれか一に記載の半導体装置において、前記機能回路は、発光素子を備える、画像表示装置。請求項1乃至請求項4のいずれか一に記載の半導体装置において、前記機能回路は、液晶素子を備える、画像表示装置。請求項1乃至請求項4のいずれか一に記載の半導体装置において、前記機能回路は、記憶素子を備える、記憶装置。請求項5及び請求項6に記載の画像表示装置、並びに請求項7に記載の記憶装置のうちの少なくとも一と、バッテリーと、を備える、電子機器。上述のように、機能回路に含まれる選択トランジスタにはnチャネル型のトランジスタが多く用いられる。しかしながら、選択トランジスタを介して機能素子に所望の電位を書き込む際、選択トランジスタを確実にオン状態とするため、当該選択トランジスタのゲートには、書き込む電位よりも十分高い電位を入力する必要があった。例えば、選択トランジスタのゲートに入力する電位と、書き込むための電位に同じ電位を用いる場合には、選択トランジスタのオン抵抗が十分に低減できずに遅延が生じ、駆動周波数を高速化できない。さらにこのとき、選択トランジスタを介して書き込まれた電位は、当該選択トランジスタのしきい値電圧分低下してしまう場合もある。そのため、当該ゲートに入力する電位を生成する電源回路や、電源回路から当該電位を供給する配線を別途設ける必要があり、電子機器の低消費電力化や小型化を阻害する要因の一つとなっていた。本発明は、このような技術的背景のもとでなされたものである。したがって本発明は、消費電力が低減された、選択トランジスタを備える半導体装置を提供することを課題の一とする。また、電源電位を増やすことなく高速動作が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、上記課題の少なくとも一を解決するものである。上記課題を達成するために、本発明は、選択トランジスタのゲートに接続されるゲート線に接続する、バッファ回路の構成に着眼した。当該バッファ回路に、単一の高電源電位からより高い電位を生成する機能を持たせると共に、選択信号に応じて当該電位を出力可能な構成とすればよい。すなわち、本発明の一態様の半導体装置は、選択トランジスタを備える機能回路と、選択トランジスタのゲートと第1の信号線を介して電気的に接続されるバッファ回路と、を有する。また、バッファ回路は、順に直列接続された第1~第nのインバータと、ブートストラップ回路と、を備える。また第1のインバータの入力端子は、選択信号が入力される入力信号線が電気的に接続され、第nのインバータの出力端子は、第1の信号線と電気的に接続される。さらに第1~第n―1のインバータのそれぞれの高電位入力端子は、第1の電位が入力される第2の信号線と電気的に接続され、第1~第nのインバータのそれぞれの低電位入力端子は、第1の電位よりも低い第2の電位が入力される第3の信号線と電気的に接続される。またブートストラップ回路は、選択信号に応じて、第nのインバータの高電位入力端子に第1の電位よりも高い第3の電位を出力することを特徴とする。このような構成の半導体装置は、バッファ回路を構成する複数のインバータのうち、最も出力側のインバータに入力する高電源電位を、ブートストラップ回路により昇圧することを特徴としている。また当該ブートストラップ回路は、選択信号が入力された時点で昇圧を行い、非選択時には昇圧を行わないため、バッファ回路内の非選択時における消費電力の増大を抑制できる。このようなバッファ回路を用いることにより、単一の高電源電位よりも高い電位をゲート線に入力できる。すなわち、機能回路に選択トランジスタを介して入力する書き込み電位よりも常に高い電位を、選択トランジスタのゲートに入力できる。そのため高速な書き込み動作を実現できる。なお、上記機能回路は、ソース又はドレインの一方に書き込み電位が入力される信号線ソース線が電気的に接続される選択トランジスタと、当該選択トランジスタのソース又はドレインの他方に電気的に接続される機能素子とを有する。当該機能素子は、選択トランジスタを介してソース線から入力される電位によって様々な機能を発現する回路である。例えば機能回路としては、発光素子や液晶素子が適用された画像表示装置における画素や、DRAMやSRAMなどの記憶装置におけるメモリセルに相当する。また、機能素子としては、上記機能回路の選択トランジスタを除いた部分に相当し、例えば発光素子が適用された画像表示装置における、発光素子、保持容量素子、及び電流制御用トランジスタなどからなる回路であり、また記憶装置においては、例えばDRAMにおける容量素子、SRAMにおけるフリップフロップ回路に相当する。また、本発明の他の一態様の半導体装置は、上記半導体装置おけるブートストラップ回路が、ダイオードと、容量素子と、第n1のインバータと、を備える。またダイオードは、入力端子が第2の信号線と電気的に接続され、且つ出力端子が第nのインバータの高電位入力端子に電気的に接続される。また第n1のインバータは、入力端子が第n-1のインバータの出力端子と電気的に接続され、且つ高電位入力端子が第2の信号線と電気的に接続され、且つ低電位入力端子が第3の信号線と電気的に接続される。また容量素子は、一方の端子が第n1のインバータの出力端子と電気的に接続され、且つ他方の端子が第nのインバータの高電位入力端子と電気的に接続されることを特徴とする。バッファ回路内のブートストラップ回路をこのような構成とすることにより、ブートストラップ回路内のインバータに入力される信号がローレベル電位の時、すなわちゲート線が非選択状態である期間に、容量素子を充電しておくことができる。さらに、当該信号がハイレベル電位に推移する、すなわちゲート線が選択状態に推移すると同時に、バッファ回路の最も出力側のインバータに入力する高電源電位を昇圧できるため、急速にゲート線に電源電位よりも高い電位を入力できる。ここで例えば、バッファ回路の出力端子の電位をブートストラップ回路によって昇圧する構成とすることもできるが、その場合、選択信号が入力された直後から、少なくともブートストラップ回路内の容量素子、及びゲート線に接続される選択トランジスタのゲート容量を充電する必要があるため、ゲート線の電位は低い電位から徐々に上昇し、その電位が安定するまでに長い期間を要する。一方、上記構成とすることにより、ゲート線に高い電位を直接入力できるため、極めて短い期間で書き込み動作を開始でき、駆動周波数が向上する。また、本発明の他の一態様の半導体装置は、上記半導体装置においてインバータは、CMOS回路で構成されることを特徴とする。また、本発明の他の一態様の半導体装置は、上記半導体装置においてインバータは、nチャネル型のトランジスタで構成されることを特徴とする。バッファ回路を構成するインバータをCMOS回路で構成すると、消費電力を低減できる。また半導体装置を構成する他のトランジスタと同時にインバータを形成できるため、容易に作製でき好ましい。また特に、インバータをnチャネル型のトランジスタで構成されたNMOS回路で構成する場合は、選択トランジスタと同時に形成できるため工程を簡略化できる。また、本発明の一態様の画像表示装置は、上記半導体装置において、機能回路が発光素子を備えることを特徴とする。また、本発明の他の一態様の画像表示装置は、上記半導体装置において、機能回路が液晶素子を備えることを特徴とする。上述したバッファ回路を、有機EL素子などの発光素子が適用された画像表示装置や、液晶素子が適用された液晶表示装置に適用できる。そのため、低消費電力で且つ駆動周波数が高められた画像表示装置とできる。したがって画素数を増大させられると共に、高速表示に適した画像表示装置を実現できる。また、本発明の一態様の記憶装置は、上記半導体装置において、機能回路が記憶素子を備えることを特徴とする。上述したバッファ回路は選択トランジスタを備える記憶装置に適用できる。したがって低消費電力で、且つ高速動作が実現された記憶装置を実現できる。記憶素子としては、DRAMやSRAMなどの揮発性の記憶素子や、フラッシュメモリなどの不揮発性の記憶素子などが挙げられる。また、本発明の一態様の電子機器は、上記画像表示装置、並びに上記記憶装置のうちの少なくとも一と、バッテリーと、を備えることを特徴とする。また、上述したバッファ回路が適用された画像表示装置や記憶装置を、バッテリーによって電力が供給される携帯機器に適用することにより、駆動期間を延長できるため好ましい。また、電源回路や配線を低減できるため機器の小型化を実現できる。本発明によれば、消費電力が低減された、選択トランジスタを備える半導体装置を提供できる。また、電源電位を増やすことなく高速動作が可能な半導体装置を提供できる。実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現できる。本明細書におけるトランジスタは、IGFETInsulatedGateFieldEffectTransistorや薄膜トランジスタTFT:ThinFilmTransistorを含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを第1電極と呼び、ソース、又はドレインの他方を第2電極とも呼ぶことがある。なお、この際、ゲートについてはゲート又はゲート電極とも呼ぶ。なお、本明細書等において、ダイオードの2つの電極をそれぞれ第1の電極、第2の電極や、第1電極、第2電極、または第1端子、第2端子などと呼ぶことがある。ここで、第1電極から第2電極に向かって電流が流れる向きをダイオードの順方向、その逆を逆方向とする。また、これらの電極の一つを単純に端子や一端、一方などと呼ぶこともある。なお、本明細書等において、インバータの入力側の電極を入力端子または第1端子などと呼び、出力側の電極を、出力端子または第2端子などと呼ぶことがある。また、これらの電極の一つを単純に端子や一端、一方などと呼ぶこともある。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子例えば、配線などのことをいう。したがって、Aが接続されたノードとは、Aと電気的に接続され、且つAと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなどが1個以上配置されていても、Aと同電位と見なせれば同じノードであるとする。実施の形態1本実施の形態では、本発明の一態様の半導体装置の一例として、発光素子が適用された画像表示装置の構成例とその動作例について、図面を参照して説明する。[構成例]図1Aは、表示装置100の概略図を示している。表示装置100は、マトリクス配置された複数の画素102と、第1の駆動回路103と、第2の駆動回路104を備える。また画素102のそれぞれは、少なくとも選択トランジスタ121と、選択トランジスタの第2電極に接続され、且つ少なくとも発光素子を備える機能素子123と、を有する。複数の画素102のうち、行に沿って隣接する複数の画素102のそれぞれの選択トランジスタ121のゲートは、ゲート線GLと電気的に接続されている。また、複数のゲート線GLは、それぞれバッファ回路101に接続されている。それぞれのバッファ回路は、第1の駆動回路103と電気的に接続される。また、複数の画素102のうち、列に沿って隣接する複数の画素102のそれぞれの選択トランジスタ121の第1電極ソース電極またはドレイン電極の一方は、ソース線SLと電気的に接続されている。また、複数のソース線SLのそれぞれは、第2の駆動回路104と電気的に接続されている。第1の駆動回路103は、複数のバッファ回路101に対して選択信号を送信する。選択信号が入力されたバッファ回路101に接続されるゲート線GLが選択されることにより、行に沿って隣接する複数の画素102が選択され、当該画素102の選択トランジスタ121がオン状態となる。また第2の駆動回路104は、複数のソース線SLに対して選択的に書き込み信号を送信する。ここで第1の駆動回路103によって選択されたゲート線GLに電気的に接続された複数の画素102に対して、当該書き込み信号に応じて書き込みを行うことができる。図1Bは、バッファ回路101と、これに電気的に接続される一つの画素102を抜き出した回路図である。バッファ回路101には、高電源電位VDDと、低電源電位VSSが入力される。またバッファ回路101の入力側には、第1の駆動回路103から出力された選択信号INが入力される。また、バッファ回路101の出力側には、ゲート線GLが電気的に接続される。バッファ回路101は、選択信号INに応じて、高電源電位VDDよりも高い電位を生成し、当該電位をゲート線GLに出力できる。バッファ回路は、少なくとも2つの直列接続されたインバータインバータ131及びインバータ133と、ブートストラップ回路111を備える。インバータ133は、入力端子に選択信号INが入力され、高電位入力端子に高電源電位VDDが入力され、低電位入力端子に低電源電位VSSが入力される。また出力端子はブートストラップ回路111、及びインバータ131の入力端子と電気的に接続される。また、インバータ131は、出力端子がゲート線GLと電気的に接続され、高電位入力端子がブートストラップ回路111に電気的に接続され、低電位入力端子に低電源電位VSSが入力される。ブートストラップ回路111には、高電源電位VDD及び低電源電位VSSが入力される。ここで、ブートストラップ回路111は、インバータ133から入力される信号に応じて、インバータ131の高電位入力端子に接続されるノードノードN1に高電源電位VDDよりも高い電位を出力できる。ブートストラップ回路111は、ダイオード113と、インバータ114と、容量素子115と、を有する。ダイオード113は、第1端子に高電源電位VDDが入力され、第2端子が容量素子115の一方の電極、及びインバータ131の高電位入力端子に電気的に接続する。またインバータ114は、入力端子がインバータ133の出力端子に電気的に接続され、出力端子が容量素子115の他方の電極に電気的に接続され、高電位入力端子に高電源電位VDDが入力され、低電位入力端子に低電源電位VSSが入力される。ここで、図1Bにはバッファ回路101として、2つの直列接続されたインバータとブートストラップ回路111を備える構成としたが、3つ以上のインバータが直列接続された構成としてもよい。図2には、インバータ133とブートストラップ回路111との間に、m個のインバータインバータ1351~インバータ135mが直列接続された構成を示している。ここで、直列接続されたm2個のインバータの個数が偶数になるように設定することが好ましい。また、直列接続された複数のインバータは、入力側から出力側にかけて、すなわちインバータ133からインバータ135に向かって、段階的に電流供給能力が高くなるようにすることが好ましい。バッファ回路101の動作については、後に詳細に説明する。図1Bには、画素102の一例を示している。画素102は、選択トランジスタ121と、機能素子123を備える。機能素子123は、発光素子141と、容量素子142と、トランジスタ143を備える。また画素102には、ゲート線GL、ソース線SL、アノード線AL、及びカソード線CLがそれぞれ電気的に接続されている。選択トランジスタ121は、ゲートがゲート線GLと電気的に接続され、第1電極がソース線SLと電気的に接続され、第2電極が容量素子142の一方の電極、及びトランジスタ143のゲートに電気的に接続される。容量素子142は、他方の電極がアノード線ALと電気的に接続される。トランジスタ143は、第1電極が発光素子141の一方の電極に電気的に接続され、第2電極がアノード線ALと電気的に接続される。発光素子141は、他方の電極がカソード線CLと電気的に接続される。ここで、選択トランジスタ121の第2電極と、容量素子142の一方の電極と、トランジスタ143のゲートに接続されるノードをノードN2とする。アノード線ALには、カソード線CLに入力される電位よりも高い電位が入力される。具体的には、発光素子141を発光させる電位差が生じるように、アノード線AL及びカソード線CLの電位を設定する。例えば、アノード線ALには高電源電位VDDが、またカソード線CLには、低電源電位VSSまたはこれよりも低い電位が入力される。トランジスタ143はpチャネル型のトランジスタである。トランジスタ143は、発光素子に流れる電流を制御するために設けられる。容量素子142は、選択トランジスタ121を介してノードN2に書き込まれた電位を保持するために設けられる。ノードN2に保持された電位によりトランジスタ143の流すことのできる電流が制御され、発光素子141の発光が制御される。発光素子141は、一対の電極間に電圧を印加することにより発光する素子である。代表的には、一対の電極間に発光性の有機化合物を含む層が挟持された有機EL素子を用いることができる。また、一対の電極間に発光性の無機化合物を含む層が挟持された無機EL素子や、LED素子などの種々の発光素子を用いることができる。なお、本実施の形態では画素102として、2つのトランジスタと1つの容量素子と、1つの発光素子を組み合わせた構成を例示したが、この構成に限られることなく、様々な構成を採ることができる。例えばトランジスタの特性変動に対する補正回路などを設ける構成としてもよい。また、本構成ではpチャネル型のトランジスタを用いたが、選択トランジスタ121と同様のnチャネル型のトランジスタのみで構成してもよい。ここで、バッファ回路101を、トランジスタを用いて構成する例について説明する。図3Aに、バッファ回路101を構成するインバータインバータ131、インバータ133、及びインバータ114として、nチャネル型のトランジスタとpチャネル型のトランジスタとを組み合わせたCMOS回路を適用した例を示す。ダイオード113は、PN接合ダイオードなどの種々のダイオード特性を示す素子を用いることができるが、ここではダイオード113として、ゲートとソース又はドレインの一方が電気的に接続されたnチャネル型のトランジスタを適用している。このように、バッファ回路101をトランジスタで構成することにより、第1の駆動回路103や第2の駆動回路104、または画素102を構成するトランジスタと同様の構成を用いることができ、作製工程を共通化できるため好ましい。また、インバータにCMOS回路を適用することにより、インバータのリーク電流を低減でき、低消費電力なバッファ回路とすることができる。図3B、及び図3Cには、バッファ回路101をnチャネル型のトランジスタのみで構成した例を示す。図3Bに示す構成では、インバータとして、2つのnチャネル型のトランジスタを組み合わせた構成を適用している。このような構成とすることにより、バッファ回路101の構成を簡略化できるため好ましい。また、図3Cに示す構成では、インバータとして、4つのnチャネル型のトランジスタ、及び一つの容量素子を組み合わせた構成を適用している。このようなインバータの構成は、出力電位が安定するためこのましい。このように、単極性のトランジスタのみでバッファ回路を構成することにより、作製工程を簡略化できるため好ましい。特に、酸化物半導体を半導体層としたトランジスタが適用された画像表示装置においては、このような構成とすると、同一基板上に同時に画素部とバッファ回路を形成できるため好ましい。以上が、表示装置100の構成例についての説明である。[動作例]以下では、表示装置100の動作の一例について説明する。ここでは、上述のCMOS回路が適用された、図4Aに示すバッファ回路101と、バッファ回路101とゲート線GLを介して電気的に接続された一つの画素102を例に挙げて、その動作について説明する。ここで、図4Aに示すバッファ回路101は、図3Aに示したバッファ回路101と同様の構成であり、また画素102は、図1Bに示した画素102と同様の構成である。図4Bは、図4A中の選択信号IN、ノードN1、ゲート線GL、ソース線SL、及びノードN2における電位の時間変化を示すタイミングチャートである。図4B中の期間T0、期間T2、及び期間T4は、選択信号INとしてローレベル電位が入力される期間、すなわちゲート線GLが非選択状態である期間である。一方、期間T1及び期間T3は、選択信号INとしてハイレベル電位が入力される期間、すなわちゲート線GLが選択状態である期間である。まず、非選択状態である期間T0における動作について、図4B及び図5Aを用いて説明する。期間T0では、選択信号INとしてハイレベル電位がインバータ133に入力される。したがって、インバータ133の出力に接続されたインバータ114及びインバータ131には高電源電位VDDが入力される。ここで、ブートストラップ回路111内の容量素子115の一方の電極の電位、すなわちノードN1の電位は、ダイオード113を介して入力された高電源電位VDDに近い電位となる。より具体的には、高電源電位VDDよりもダイオード113のしきい値電圧分だけ低い電位となる。一方、容量素子115の他方の電極には、インバータ114を介して低電源電位VSSが入力される。したがって、非選択状態である期間T0において、容量素子115には当該電位差に応じ充電された状態で保持される。また期間T0では、インバータ131の出力に接続されるゲート線GLには、低電源電位VSSが入力される。したがって、ゲート線GLに接続される各々の画素102の選択トランジスタ121はオフ状態となるため、ソース線SLの電位によらず、ノードN2の電位は変化しない。続いて、期間T0から選択状態である期間T1に移行した際の動作について、図4B及び図5Bを用いて説明する。期間T1に移行すると、選択信号INとしてハイレベル電位がインバータ133に入力される。したがって、インバータ133の出力に接続されたインバータ114及びインバータ131には、低電源電位VSSが入力される。したがって、インバータ114の出力が反転することにより、極めて短い期間で容量素子115の他方の電極の電位が低電源電位VSSから高電源電位VDDに変化する。ここで、期間T0では容量素子115の両電極間に電位差が生じている状態であったため、容量素子115の他方の電極の電位の上昇に伴い、一方の電極の電位、すなわちノードN1の電位が高電源電位VDDよりも高い電位に上昇する。したがって、インバータ131を介してゲート線GLに出力される電位は、高電源電位VDDよりも高い電位となる。ここで、期間T1ではソース線SLに入力される書き込み信号として、高電源電位VDDと等しい電位が入力されたとする。選択トランジスタ121のゲートには、高電源電位VDDよりも十分高い電位が入力されるため、極めてオン抵抗が低い状態であり、ソース線SLに入力される電位に極めて近い電位をノードN2に書き込むことができる。また、選択トランジスタ121を介してソース線SLから容量素子142に流れる電流を大きくできるため、容量素子142を充電する時間、すなわち書き込みに要する時間を極めて短くできる。続いて、期間T1から非選択状態である期間T2に移行する際の動作について説明する。期間T2に移行すると、選択信号INとして再度ローレベル電位がインバータ133に入力される。インバータ133の出力の反転に伴ってインバータ114及びインバータ131の出力が反転し、それぞれ低電源電位VSSが出力される。ここで、期間T1において、容量素子115に蓄積されていた電荷の一部がゲート線GLに流れる電流として失われるため、期間T2に移行した直後ではノードN1の電位が期間T1に移行する直前の電位よりも低下した状態となる。期間T2に移行した直後から、容量素子115の充電が再度開始され、ノードN1の電位が上昇する。ここで、非選択状態である期間T2では、他のゲート線GLに接続される画素102に対して順を追って書き込み動作が行われている。したがって、ある一つのゲート線GLが選択状態となる期間T1の長さに比べて、非選択状態である期間T2の長さは十分に長いものとなる。したがってバッファ回路101は、この非選択状態である期間に容量素子115の充電を完了しておくことができ、昇圧のための期間を別途設ける必要が無いため効率的に動作させることができる。続いて、期間T2から再度選択状態である期間T3に移行する。ここで、期間T3ではソース線SLに入力される書き込み信号として、低電源電位VSSと等しい電位が入力されたとする。この場合においても、選択トランジスタ121のゲートには高電源電位VDDよりも高い電位が入力され、そのオン抵抗が低減されているため、選択トランジスタ121を介してノードN2からソース線SLへの放電に要する時間を極めて短くすることができる。その後、期間T3から再度非選択状態である期間T4に移行する。このようにして、画素102に対する書き込み動作が行われる。以上が表示装置100の動作例についての説明である。なお、ここでは表示装置100の一例として、発光素子を備える表示装置を説明したが、液晶素子を備える表示装置にも、本実施の形態を適用することができる。図6に液晶素子を備えた表示装置のための画素102の構成例を示す。図6に示す画素102は、選択トランジスタ121、容量素子145、及び液晶素子146を備える。また、画素102にはゲート線GL、ソース線SL、及びカソード線CLがそれぞれ電気的に接続されている。なおここでは、容量素子145、及び液晶素子146を含む構成が、機能素子123に相当する。選択トランジスタ121の第2電極は、容量素子145の一方の電極、及び液晶素子146の一方の電極と電気的に接続される。また容量素子145の他方の電極、及び液晶素子146の他方の電極は、カソード線CLと電気的に接続される。液晶素子146は、一対の電極間に液晶材料が挟持された素子である。このような液晶素子146が適用された画素102においても上記と同様に、選択トランジスタ121が選択されオン状態の期間に、ソース線SLから液晶素子146の一方の電極に所定の電位が書き込まれることにより、所定の階調で表示を行うことができる。なおここで、液晶素子146に換えて電気泳動素子やツイストボールなどを用いた場合においても同様の構成とすることができる。以上が液晶素子を備える表示装置についての説明である。このようなバッファ回路101を備える半導体装置は、その書き込みを開始するまでの期間を含め、書き込みに要する期間を極めて短くすることができるため、駆動周波数が高められた半導体装置とすることができる。また、バッファ回路101に接続するゲート線GLの電位に対して、選択状態の期間でのみ昇圧動作を行い、非選択状態である期間では昇圧動作を行わないため、消費電力が低減された半導体装置とすることができる。本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。実施の形態2本発明の一態様は、DRAMやSRAMなどといった種々の記憶装置にも適用することができる。本実施の形態では、本発明の一態様である記憶装置の構成例について、図面を参照して説明する。本発明の一態様の記憶装置は、実施の形態1で例示した選択トランジスタを備える画素を、データを記憶可能なメモリセルに置き換えたものである。以下では、本発明の一態様の記憶装置に適用可能なメモリセルの構成について説明する。なお、通例では同様の作用をもたらす配線などの一部の構成要素の呼称が、表示装置と記憶装置とで異なる場合があるが、ここでは実施の形態1に倣い共通の呼称を用いる。[構成例1]本構成例では、DRAM素子を備える記憶装置について説明する。図7Aに、DRAM素子が適用されたメモリセル151の構成を示す。メモリセル151は、選択トランジスタ121と、容量素子152を備える。ここで、容量素子152を含む構成が機能素子123に相当する。選択トランジスタ121の第2電極は、容量素子152の一方の電極と電気的に接続される。また容量素子152の他方の電極は、カソード線CLと電気的に接続される。メモリセル151は、容量素子152の一方の電極に選択トランジスタ121を介して書き込まれた電位を保持することにより、情報を記憶することができる。メモリセル151に記憶されたデータを読み出すには、選択トランジスタ121をオン状態としたときの、ソース線SLの電位の変化をセンスアンプ等で検出することによりデータを読み出すことができる。なお、DRAMでは読み出しの際に保持されていたデータが消失してしまうため、読み出した後に同一または異なるメモリセルに再度データを書き込むことが好ましい。また、選択トランジスタ121のチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。この様な構成とすることにより、配線数を低減できるため回路を簡略化することができる。さらに、メモリセルもトランジスタと容量素子を一つずつ備えた構成とすることができるため、メモリセルのサイズを縮小することができる。ここで、選択トランジスタ121のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが3.0eV以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流オフ電流を極めて低いものとすることができる。このため、消費電力の小さい半導体装置を実現することができる。また、用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHf、ジルコニウムZr、チタンTi、スカンジウムSc、イットリウムY、ランタノイド例えば、セリウムCe、ネオジムNd、ガドリニウムGdから選ばれた一種、または複数種が含まれていることが好ましい。好ましくは、酸化物半導体膜は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor膜とする。CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、非晶質相に結晶部を有する結晶-非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS膜には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS膜は、粒界に起因する電子移動度の低下が抑制される。CAAC-OS膜に含まれる結晶部は、c軸がCAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、-5°以上5°以下の範囲も含まれることとする。なお、CAAC-OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OS膜に含まれる結晶部のc軸は、CAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。酸化物半導体膜として、CAAC-OS膜を適用する場合、該CAAC-OS膜を形成する方法としては、三つ挙げられる。一つめは、成膜温度を200°C以上450°C以下として酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のc軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。二つめは、酸化物半導体膜を薄い膜厚で成膜した後、200°C以上700°C以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のc軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。三つめは、一層目の酸化物半導体膜を薄く成膜した後、200°C以上700°C以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のc軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。さらに、酸化物半導体膜の形成後において、脱水化処理脱水素化処理を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化し、脱水化処理脱水素化処理によって同時に減少してしまった酸素を酸化物半導体に加える、または過剰な酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。また、本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、または過酸素化処理と記す場合がある。このように、酸化物半導体膜は、脱水化処理脱水素化処理により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、電気的にi型真性化またはi型に限りなく近い酸化物半導体膜とすることができる。このような酸化物半導体膜中には、ドナーに由来するキャリアが極めて少なくゼロに近く、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満、より好ましくは1.45×1010/cm3未満となる。またこのように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。また、85°Cでは、100zA/μm1×10-19A/μm以下、望ましくは10zA/μm1×10-20A/μm以下となる。このように、i型真性化または実質的にi型化された酸化物半導体層を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。このような酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、選択トランジスタ121をオフ状態とすることで、容量素子152に保持される電位を極めて長時間にわたって保持することが可能である。従って、従来のDRAMとくらべて、リフレッシュ動作をなくす、もしくはリフレッシュ動作の間隔を極めて長くすることが可能となる。以上が、DRAM素子が適用された記憶装置の説明である。[構成例2]本構成例では、SRAM素子を備える記憶装置について説明する。図7Bに、SRAM素子が適用されたメモリセル161の構成を示す。メモリセル161は、2つの選択トランジスタ選択トランジスタ121a、選択トランジスタ121bと、2つのインバータインバータ162、インバータ163を備える。また、メモリセル161には、ゲート線GL、2本のソース線ソース線SL1、ソース線SL2アノード線AL、カソード線CLが電気的に接続される。ここで、2つのインバータを含む構成が機能素子123に相当する。選択トランジスタ121aは、ゲートがゲート線GLに電気的に接続し、第1の電極がソース線SL1に電気的に接続し、第2の電極がインバータ162の入力端子、及びインバータ163の出力端子に電気的に接続する。選択トランジスタ121bは、第2の電極がソース線SL2と電気的に接続し、第1の電極がインバータ162の出力端子、及びインバータ163の入力端子に接続する。また、インバータ162とインバータ163のそれぞれは、高電位入力端子がアノード線ALに、低電位入力端子がカソード線CLに電気的に接続する。さらにインバータ162とインバータ163は、一方の出力端子が他方の入力端子に接続する、いわゆるインバータループを構成している。データの書き込みは、ソース線SL1とソース線SL2から、これと接続される選択トランジスタ121a及び選択トランジスタ121bを介して書き込み信号を入力することにより行われる。このとき、ソース線SL1とソース線SL2からは論理反転した信号が入力される。例えば、選択トランジスタ121a及び選択トランジスタ121bをオン状態とし、選択トランジスタ121aを介してソース線SL1からハイレベル電位を、また選択トランジスタ121bを介してソース線SL2からローレベル電位を入力することにより、データが書き込まれる。このとき、インバータ162の入力端子に接続されるノードの電位がハイレベル電位に推移すると共に、インバータ162の出力端子に接続されるノードの電位がローレベル電位に推移する。この状態が保持されることにより、データを記憶することができる。またデータの読み出しは、ソース線SL1及びソース線SL2の他方に、これらと接続される選択トランジスタ121a又は選択トランジスタ121bを介して出力される電位を検出することにより行われる。例えば、選択トランジスタ121a及び選択トランジスタ121bをオン状態としたときに、選択トランジスタ121aを介してソース線SL1に出力される電位と、選択トランジスタ121bを介してソース線SL2に出力される電位を検出することにより、データが読み出される。このような構成とすることにより、メモリセル内に容量素子を用いないため、書込み、読出し動作を極めて高速で行うことが可能となる。以上が、SRAM素子が適用された記憶装置の説明である。[構成例3]本構成例では、上記構成例とは異なる構成の記憶装置について説明する。図8Aには、本構成例で例示するメモリセル171の構成を示す。メモリセル171は、選択トランジスタ121、容量素子172、及びトランジスタ173を備える。またメモリセル171には、ゲート線GL、ソース線SL、カソード線CLに加え、読み出しデータを出力するデータ線DL、及び読み出すメモリセルを選択するための読み出し線RLを有する。ここで、容量素子172及びトランジスタ173を含む構成が機能素子123に相当する。選択トランジスタ121は、ゲートがゲート線GLに電気的に接続し、第1の電極がソース線SLと電気的に接続し、第2の電極が容量素子172の一方の電極、及びトランジスタ173のゲートに電気的に接続する。また、容量素子172は、他方の電極が読み出し線RLに電気的に接続する。また、トランジスタ173は、第1の電極がカソード線CLと電気的に接続し、第2の電極がデータ線DLと電気的に接続する。データの書き込みは、ソース線SLから、選択トランジスタ121を介して容量素子172の第1の電極に接続されるノードに電位を入力することにより行われる。データの読み出しは、データ線DLの電位をセンスアンプなどにより検出することにより行われる。例えば、読み出し動作を行う前に、データ線DLの電位をハイレベル電位にプリチャージしておくことが好ましい。ここで、上記ノードにハイレベル電位が書き込まれている場合には、トランジスタ173がオン状態となり、カソード線CLの電位に近い電位がデータ線DLに出力される。一方、上記ノードにローレベル電位が書き込まれている場合には、トランジスタ173がオフ状態となるため、データ線DLの電位はハイレベル電位のまま変化しない。ここで、一つのデータ線DLに接続された複数のメモリセル171のうち、読み出しを行わないメモリセル171では、読み出し線RLにローレベル電位よりもさらに低い電位例えば負の電源電位を与える。したがって、読み出しを行わないメモリセル171では、容量素子172の第1の電極に接続されるノードに書き込まれた電位によらず、常にトランジスタ173がオフ状態となる。そのため読み出しを行わないメモリセル171は非選択状態となるため、目的のメモリセルのみのデータを読み出すことができる。ここで、図8Bに示すように、トランジスタ173としてpチャネル型のトランジスタを用いる構成とすると、負の電源電位を用いることなく読み出しを行うことができる。図8に示すメモリセル181は、トランジスタ173に換えてpチャネル型のトランジスタ183が適用されている点、またカソード線CLに換えてアノード線ALを用いている点で、上記メモリセル171の構成と相違している。データの読み出しは、まず読み出し動作を行う前にデータ線DLの電位をローレベル電位としておく。容量素子172の第1の電極に接続されるノードに、ハイレベル電位が書き込まれている場合には、トランジスタ183がオフ状態となり、データ線DLの電位はローレベル電位のまま変化しない。一方、当該ノードにローレベル電位が書き込まれている場合には、トランジスタ183がオン状態となり、アノード線ALの電位に近い電位がデータ線DLに出力される。一方、読み出しを行わない他のメモリセル181においては、読み出し線RLにハイレベル電位を与える。したがって、上記ノードに書き込まれた電位によらず、常にトランジスタ183がオフ状態となるため、当該メモリセル181を非選択状態とすることができる。このような構成とすることにより、電源電位を増やすことがないため、回路構成を簡略化できる。ここで、選択トランジスタ121として、構成例1で例示したような極めてオフ電流が低減されたトランジスタを用いることができる。したがって、データの保持期間を極めて長くできるため、不揮発性の記憶装置として用いることができる。以上が本構成例で例示する記憶装置についての説明である。本実施の形態で例示した記憶装置には、実施の形態1で例示したバッファ回路が適用されている。したがって、選択トランジスタのオン抵抗を低く抑えることができるため、書き込みに要する時間が低減され、且つ書き込まれる電位の損失を抑制することができる。さらに、その書き込みを開始するまでの期間を含め、書き込みに要する期間を極めて短くでき、駆動周波数が高められた半導体装置とすることができる。また、バッファ回路に接続するゲート線GLの電位に対して、選択状態の期間でのみ昇圧動作を行い、非選択状態である期間では昇圧動作を行わないため、消費電力が低減された半導体装置とすることができる。本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。実施の形態3上記実施の形態で例示した表示装置や記憶装置は、様々な電子機器に適用することができる。本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図9を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図9Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702内には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現されたノート型のパーソナルコンピュータが実現される。図9Bは、携帯情報端末PDAであり、本体711には、表示部713と、インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現された携帯情報端末が実現される。図9Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現された電子書籍が実現される。図9Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図9Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現された携帯電話機が実現される。図9Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現されたデジタルカメラが実現される。図9Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、前述の実施の形態に示す半導体装置が搭載されている。そのため、低消費電力で、且つ高速動作が実現されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、低消費電力で、且つ高速動作が実現された電子機器が実現される。また、電源回路や配線数を低減できるため、小型化された電子機器が実現される。さらに、バッテリーによって電力が供給される形態とする場合には特に、駆動期間を延長できるために好ましい。本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。本実施例では、本発明の一態様の半導体装置について、その入出力特性について計算した結果について示す。[回路構成]まず、計算に用いた回路の構成について図10を用いて説明する。図10に本実施例で用いた回路構成を示す。回路は、トランジスタ201、トランジスタ202、トランジスタ203、トランジスタ211、トランジスタ212、トランジスタ213、トランジスタ214、容量素子221、容量素子222を有する。また回路は、入力信号INが与えられる端子231、高電源電位VDDが入力される端子232、及び低電源電位VSSが入力される端子233を有する。ここで、トランジスタ201、トランジスタ202、トランジスタ203はpチャネル型のトランジスタであり、トランジスタ211、トランジスタ212、トランジスタ213、トランジスタ214はnチャネル型のトランジスタである。トランジスタ201は、ゲートが端子231及びトランジスタ211のゲートと接続し、第1電極が端子232と接続し、第2電極がトランジスタ211の第1電極、並びにトランジスタ202、トランジスタ212、トランジスタ203、トランジスタ213の各々のゲートと接続する。トランジスタ202は、第1電極が端子232と接続し、第2電極がトランジスタ212の第1電極、容量素子221の他方の電極と接続する。トランジスタ203は、第1電極がトランジスタ214の第2電極、容量素子221の一方の電極と接続し、第2電極がトランジスタ213の第1電極、及び容量素子222の一方の電極と接続する。トランジスタ211は、第2電極が端子233に接続する。トランジスタ212は、第2電極が端子233に接続する。トランジスタ213は、第2電極が端子233に接続する。トランジスタ214は、ゲート及び第1電極が端子232に接続する。容量素子222は、他方の電極が端子233に接続する。ここで、本実施例の計算に用いたトランジスタ特性には、ガラス基板上に転写した単結晶シリコン膜を半導体層に用いた薄膜トランジスタを作製し、その実測から見積もったトランジスタの各種特性値を用いた。トランジスタのしきい値電圧としては、nチャネル型のトランジスタのしきい値電圧を0.45Vとし、pチャネル型のトランジスタのしきい値電圧を-0.82Vとして計算を行った。また、トランジスタのサイズW/L:チャネル長Lに対するチャネル幅Wの比としては、pチャネル型のトランジスタでは、トランジスタ201を基準としたときに、トランジスタ202はその1/8のサイズとし、トランジスタ203はその2倍のサイズとした。一方、nチャネル型のトランジスタでは、トランジスタ211を基準としたときに、トランジスタ212及びトランジスタ214はその1/8のサイズとし、トランジスタ213はその2倍のサイズとした。また、回路内の容量素子の容量の大きさとしては、容量素子221は6.0pFとし、容量素子222は3.0pFとした。また、回路に入力する電位として、高電源電位VDDを3Vとし、低電源電位VSSを0Vとした。また、入力信号INとしては、ハイレベル電位が3V、ローレベル電位が0Vであるパルス信号を用いた。[入出力特性]続いて、図10に示す回路を用いて計算した入出力特性について説明する。本実施例では、端子231にパルス幅が11.54μsec.であるパルス信号を入力したときの、トランジスタ203の第1電極が接続されるノードノードN1と、トランジスタ203の第2電極が接続されるノードノードN2、ゲート線GLに相当における電位の時間変化について計算を行った。図11Aは、端子231に入力した入力信号INの電位の時間変化である。入力信号INは、10μsec.から21.54μsec.の間で3Vの電位が維持されている。図11Bは、ノードN1の電位の時間推移である。ノードN1の電位は、入力信号INが立ち上がる直前まで、約2.9Vの電位が保持されている。また入力信号INの立ち上がりと共に、急速に約4.0Vまで電位が上昇し、保持されている。図11Cは、ノードN2の電位の時間推移である。ノードN2の電位は、入力信号INの立ち上がりと共に急速に0Vから約4.0Vまで電位が上昇し、保持されている。図12A~Cは、それぞれ図11A~Cにおける横軸を拡大した図である。入力信号INの立ち上がりに応じて、ノードN1、及びノードN2の電位はいずれも、約0.1μsec.程度の極めて短い時間で到達電位まで上昇することが分かった。以上の結果から、本発明の一態様の半導体装置は、入力信号が入力された後に極めて短い時間でゲート線GLの電位を高電源電位VDDよりも高い電位に上昇させ、且つこれを維持できることが分かった。したがって、本発明の一態様の半導体装置を用いることにより、低消費電力で、且つ電源電位を増やすことなく高速に書き込み可能な半導体装置を実現できる。本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。