一導電型半導体層と、前記一導電型半導体層の表面に設けられた逆導電型のチャネル層と、該チャネル層を貫通し前記一導電型半導体層に達する深さに設けられ第1方向に延在する複数のストライプ状の第1トレンチと、隣り合う1組の前記第1トレンチとそれぞれT字状に交差して第2方向に延在する第2トレンチと、前記第1トレンチおよび前記第2トレンチの内壁に設けられた第1絶縁膜と、前記第1トレンチおよび前記第2トレンチに埋設されたゲート電極と、前記第1トレンチおよび前記第2トレンチの前記ゲート電極に埋設された第2絶縁膜と、前記第2方向に延在し前記チャネル層表面にストライプ状に設けられた一導電型のソース領域と、を具備することを特徴とする絶縁ゲート型半導体装置。前記ソース領域は前記第2トレンチと隣接して配置されることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。前記1組の第1トレンチは終端部において連続することを特徴とする請求項1または請求項2に記載の絶縁ゲート型半導体装置。前記チャネル層表面に逆導電型のボディ領域が設けられ、該ボディ領域は全ての前記ソース領域の外側を囲んでこれと隣接することを特徴とする請求項3に記載の絶縁ゲート型半導体装置。前記ボディ領域は前記終端部の外側まで設けられることを特徴とする請求項4に記載の絶縁ゲート型半導体装置。前記ゲート引き出し配線は、前記一導電型半導体層の一の辺に沿って一直線状に設けられることを特徴とする請求項1から請求項5のいずれかに記載の絶縁ゲート型半導体装置。前記ゲート引き出し配線上に延在してこれと接続するゲート金属層が設けられ、該ゲート金属層の曲折部は1以下であることを特徴とする請求項6に記載の絶縁ゲート型半導体装置。しかし上記の如く、ストライプ状のトレンチゲートの構造においては、トレンチ内に充填されるポリシリコンにボイドが発生することがわかっており、このボイドの発生は、特性ばらつきオン抵抗ばらつき、閾値電圧Vpばらつき、順方向電圧Vfばらつきなどの原因になっている。また、更なる特性向上を目指して、オン抵抗の低減の要請もある。本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられた逆導電型のチャネル層と、該チャネル層を貫通し前記一導電型半導体層に達する深さに設けられ第1方向に延在する複数のストライプ状の第1トレンチと、隣り合う1組の前記第1トレンチとそれぞれT字状に交差して第2方向に延在する第2トレンチと、前記第1トレンチおよび前記第2トレンチの内壁に設けられた第1絶縁膜と、前記第1トレンチおよび前記第2トレンチに埋設されたゲート電極と、前記第1トレンチおよび前記第2トレンチの前記ゲート電極に埋設された第2絶縁膜と、前記第2方向に延在し前記チャネル層表面にストライプ状に設けられた一導電型のソース領域と、を具備することにより解決するものである。本発明によれば、以下の効果が得られる、第1に、ストライプ状のトレンチゲート第1トレンチにT字状3差路状に交差するトレンチゲート第2トレンチを設けることで、トレンチ内のポリシリコンの埋め込みを良好にし、ボイドの発生を抑えて、特性ばらつきオン抵抗ばらつき、閾値電圧ばらつき、順方向電圧ばらつきを低減することができる。第2に、第2トレンチトレンチゲートを追加することで、ストライプ状のみのトレンチゲートの構造と比較して、総ゲート長を増加できる。具体的には、総ゲート長は、約2.5増加でき、オン抵抗低減に寄与できる。第3に、平面視におけるボディ領域のパターンを外枠部とストライプ部からなるはしご状目の字状パターンにすることにより、素子領域の外周端部においてボディ領域の面積を増加させることができ、アバランシェ耐量を向上させることができる。第4に、ゲート引き出し配線の連結部をチップの一辺に沿って曲折しないような一直線状に設けることにより、周辺領域の面積を縮小し、素子領域の面積の拡大またはチップサイズの小型化が実現する。第5に、ゲート引き出し配線の連結部およびこれに接続するゲート金属層のいずれにおいても、チップのコーナー部で小さい曲率で湾曲する曲折部の形成を回避でき、これによって素子領域の面積の拡大またはチップサイズの小型化が実現する。本発明の実施の形態を、pチャネル型MOSFETを例に図1から図4を参照して説明する。図1は、本実施形態のMOSFET100を示す平面概要図である。MOSFET100のチップを構成する基板SBは、p型シリコン半導体基板ここでは不図示の上にp-型半導体層2を積層してなる。p-型半導体層2は例えば、p型シリコン半導体基板上に例えばエピタキシャル成長などによって形成したシリコン半導体層である。素子領域20一点鎖線は、p-型半導体層2の表面に設けられる。素子領域20上は、MOSFET100のソース領域不図示に接続するソース電極17で覆われる。トレンチ6は、第1トレンチ61と第2トレンチ62と第3トレンチ63を有する。第1トレンチ61は、平面視において第1方向X方向に延在するストライプ状で互いに平行に複数設けられる。第2トレンチ62は、交差部CRにおいて、隣り合う1組の第1トレンチ61を接続するようにそれぞれとT字状に交差してX方向に垂直な第2方向に延在する。第3トレンチ63は、隣り合う1組の第1トレンチ61の終端部を接続するように第2方向に延在する。ゲート電極7は、トレンチ6第1トレンチ61、第2トレンチ62および第3トレンチ63内に埋設される。以下、トレンチ6およびこれに埋設されたゲート電極7を、トレンチゲートTGと総称する場合がある。ソース領域15は、チャネル層表面にp型不純物を拡散した不純物領域であり、Y方向に延在するストライプ状で、複数設けられる。ボディ領域14は、p型半導体層2表面に設けられたn型のチャネル層ここでは不図示の表面にn型不純物を拡散した不純物領域であり、全ての前記ソース領域の外側を囲んでこれと隣接する。また、ボディ領域14は全てのトレンチ6を囲むようにその外側まで設けられる。第3トレンチ63の外側まで設けられる。ボディ領域14は、平面視において額縁状の外枠部14TとY方向に延びるストライプ部14Sからなるはしご状目の字状パターンであり、ソース領域15とボディ領域14はY方向に沿って隣り合い、交互に配置される。尚、図1では便宜上、素子領域20とボディ領域14の大きさを異ならせているが、本実施形態ではボディ領域14外枠部14Tの形成領域までを素子領域20とする。ゲート引き出し配線8は、素子領域20外の基板SBの周辺領域21に配置され、ゲート電極7をn-型半導体層2表面に引き出して、ゲートパッド部28に接続する。ゲート引き出し配線8は、引き出し部81と連結部82からなる。引き出し部81は、一端ここでは右端の第3トレンチ63と連結し、素子領域20のゲート電極7と同様の構成でゲート電極7を素子領域20外に引き出す。すなわち引き出し部81は、基板SBに設けられた第1トレンチ61に不純物をドープしたポリシリコンを埋設してなる。連結部82は、素子領域20外で複数の引き出し部81を接続するように基板SB表面にポリシリコンをパターンニングしてなる。連結部82は平面視において例えば基板SBチップの一辺に沿って、曲折しない一直線状に延在し、隣り合う複数の引き出し部81を連結する。また連結部82の一端は、例えば抵抗体不図示やゲートパッド部28下方に設けられた保護ダイオード不図示を介するなどして、ゲートパッド部28に接続する。また、ゲート引き出し配線8の連結部82上にはこれと接続するゲート金属層18が設けられ、ゲート金属層18は連結部82と重畳するように基板SBの周辺領域21に延在し、ゲートパッド部28に接続する。ゲート電極7は、ゲート引き出し配線8、ゲート金属層18を介して、ゲートパッド部28に接続する。ゲート金属層18の曲折部は1以下であり、ここでは一例としてゲート金属層18は曲折せず、基板SBチップの一辺に沿って一直線状に設けられる。ゲート引き出し配線8の連結部82を半導体基板の一辺に沿って曲折しないような一直線状に設けることにより、チップのコーナー部でこれらの湾曲した曲折部の形成を回避できる。例えば連結部82がチップのコーナー部まで延在し曲折部が存在する場合、素子領域20はその曲折部から所定の距離で離間する必要がある。しかし曲折部が存在しなければ、離間する距離の制約がなくなり、その分、素子領域20を拡張できる。尚、連結部82に接続する抵抗体が存在する場合、抵抗体も曲折させず一直線状とする。またこれにより、ゲート引き出し配線8と重畳して接続するゲート金属層18の曲折部も最小限にすることができる。例えばゲートパッド部28の配置によっては、これと接続するために、ゲート金属層18を曲折させる場合もあるが、チップのコーナー部においてはゲート金属層18は配置されない。ゲート金属層18の曲折部を最小限にすることで、素子領域20を拡張できる。後述するが、本実施形態では、第2トレンチ62または第3トレンチ63によって、全ての第1トレンチ61が接続する構成である。従って、例えば図1のゲートパッド部28付近のように、引き出し部81が接続しない第3トレンチ63が存在しても、全てのゲート電極7にゲート電位を印加できる。又このことから、図1ではチップの右辺の略全体にわたってゲート引き出し配線8およびゲート金属層18を設けているが、これより短く例えばチップ辺の2分の1程度の長さに設けてもよい。ゲート引き出し配線8およびゲート金属層8の配置面積が小さくなると、その分素子領域20を拡大できる。また、引き出し部81は右端の全ての第3トレンチ63と接続する構成であってもよい。図2は、素子領域20の一部平面図であり、図2AはトレンチゲートTGの終端部TRを含む素子領域20の平面図、図2Bは図2Aの拡大図である。図2は、図1に示す素子領域20の上端部および左上コーナー部分を示す。すなわち、図2の最上段に配置されるトレンチゲートTGは、素子領域20の最上段のトレンチゲートTGである。図2Aを参照して、隣り合う2つの第1トレンチ6161a、61bは互いに平行に、例えば0.54μmの離間距離ピッチp1で配置される。素子領域20には複数組の第1トレンチ61が配置され、互いに同等のピッチp1で離間される。第2トレンチ62は、1組の第1トレンチ61において少なくとも1つ設けられる。本実施形態では、一例として1組の第1トレンチ61ごとにそれぞれ複数の第2トレンチ62が設けられる場合を説明する。第2トレンチ62は例えば同等の離間距離ピッチp2で離間される。ここで第2トレンチ62のピッチp2は、第1トレンチ61のピッチp1より大きい。第2トレンチ62は、交差部CRにおいて第1トレンチ61とT字状に交差するので、1組の第1トレンチ6161a、61b間に設けられる第2トレンチ6262aと、1組の第1トレンチ61a、61bにそれぞれ隣り合う第1トレンチ61c、61dに設けられる第2トレンチ6262bとは、互いにピッチp2の2分の1をシフトした状態で配置される。ボディ領域14は、Y方向に延びるソース領域15の両端図2では上下端を囲むように、両端より外側まで設けられる。またX方向に延びるトレンチゲートTGの終端部TRを囲むように、終端部TRの外側まで設けられる。一例として、ボディ領域14は、素子領域20の略全面に1つの連続した領域として不純物が注入され、第1トレンチ61に直交しY方向に延在するストライプ状にソース領域15の不純物が注入されることにより、ソース領域15間にこれと隣接するボディ領域14が配置される構成となっている。つまりボディ領域14は、平面視において額縁状の外枠部14TにY方向のストライプ部14Sの両端が連結した、はしご状目の字状のパターンを有している。外枠部14Tはソース領域15の両端より外側およびトレンチゲートTGの終端部TRの外側に配置される。ボディ領域14のストライプ部14Sとソース領域15は、第1トレンチ61の延在方向と直交するY方向に延在し、隣り合って交互に配置される。第1トレンチ61のX方向に沿う側壁はボディ領域14のストライプ部14Sとソース領域15と交互に隣接する。第2トレンチ62の側壁は、ソース領域15と隣接する。図2Bを参照して、1組の第1トレンチ6161a、61bにおいて、対向する側壁の一部が開口され、その開口部分にY方向に延びる第2トレンチ62の両端部分が連結する。つまり、第2トレンチ62は、第1トレンチ61との交差部CR細丸印において、いずれも十字状に交差することは無く、T字状三差路状に交差する。トレンチ6の内壁はゲート絶縁膜11で被覆される。ゲート絶縁膜11は例えば酸化膜であり、第1トレンチ61、第2トレンチ62および第3トレンチ63の内壁を連続して覆う。尚、トレンチゲートTGにはゲート絶縁膜11も含まれる。そして、トレンチゲートTGは第3トレンチ63によって終端部TRにおいてコの字状U字状に連続する。トレンチゲートTGの終端部TR近傍を除き、ボディ領域14は第2トレンチ62とは隣接せずこれらの間に配置される。トレンチゲートTGの終端部TR近傍では、終端TRに直近の第2トレンチ62と隣接してボディ領域14Tが設けられ、そのボディ領域14Tは終端部TRの外側まで延在して配置される。すなわち、終端部TRに直近の第2トレンチ62では一方の側壁がソース領域15と隣接し、他方の側壁がボディ領域14外枠部14Tと隣接する。本実施形態では、ボディ領域14を平面視においてはしご状のパターンにすることにより、外枠部14Tにおいてボディ領域14の面積を増加できるため、素子領域20の外周端部付近においてボディ領域14の面積を十分確保でき、アバランシェ耐量の向上に寄与できる。更に、隣接する2本の第1トレンチ61と2本の第2トレンチ62とでハッチングで示す1つの領域αが区画される。1つの領域αに対して、2か所でボディ領域14ストライプ部14Sがソース電極17とオーミック接続する。そして、ボディ領域14のストライプ部14Sと隣り合うストライプ部14Sとの距離W1は、ストライプ部14Sから隣り合う第2トレンチ62までの距離W2に対して、1倍から2倍までの距離とする。これによりソース領域15下部のチャネル層4における電位上昇を均一化して、寄生動作の抑制を図っている。尚、マスクによってボディ領域14をはしご状目の字状のパターンに形成不純物のイオン注入し、その間にストライプ状にソース領域15を配置する構成であってもよい。図3および図4を参照して、MOSFET100の断面構造について説明する。図3ABCはそれぞれ図2のa-a線、b-b線、c-c線断面図であり、図4ABCはそれぞれ図2のd-d線、e-e線、f-f線断面図である。図3Aを参照して、基板SBは、p型シリコン半導体基板1上にp-型半導体層例えばp-型シリコンエピタキシャル層2を設けた構成である。ドレイン領域となるp-型半導体層2表面にはn型不純物例えば、リンPの拡散領域であるチャネル層4が設けられる。トレンチ6は、a-a線断面では第1トレンチ61であり、チャネル層4を貫通してp-型半導体層2まで到達させる。第1トレンチ61の内壁にはゲート絶縁膜11を設ける。ゲート絶縁膜11の膜厚は、MOSFET100の駆動電圧に応じて数百Å程度とする。また、第1トレンチ61内部には導電材料を埋設してゲート電極7を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばp型不純物例えばボロンBが導入されている。ボディ領域14は、第1トレンチ61と隣接するチャネル層4表面に設けられ、チャネル層4より不純物濃度が高いn型不純物例えば、リンPの拡散領域である。この断面において第1トレンチ61はボディ領域14と隣接し、第1トレンチ61間にはボディ領域14のみが配置され、ソース領域は配置されない。第1トレンチ61のゲート電極7上には、層間絶縁膜16が埋設される。基板SB表面には、アルミニウムAl等をスパッタして所望の形状にパターンニングしたソース電極17が設けられる。ソース電極17は基板SB表面を略平坦に覆って素子領域20の全面に設けられ、この断面においてはボディ領域14とコンタクトする。また基板SBの裏面にはドレイン電極19が設けられる。図3Bを参照して、b-b線断面においては第1トレンチ61はソース領域15と隣接し、第1トレンチ61間のチャネル層4表面にはソース領域15のみが配置される。ソース領域15は、p型不純物例えばボロンBの拡散領域である。またこの断面においてソース電極17はソース領域15とコンタクトする。尚、製造工程において、例えば素子領域20の略全面にボディ領域14の不純物を注入し、その上にストライプ状にソース領域15の不純物を注入する場合には、ソース領域15の不純物の注入領域ではボディ領域14の不純物が打ち消されるような条件で、イオン注入を行う。これにより、図3Bの如く、ソース領域15の形成深さはボディ領域14の形成深さまで達し、ソース領域15の下方にはボディ領域14は配置されない。図3Cを参照して、c-c線断面においては、第1トレンチ61と、第2トレンチ62が設けられる。また第1トレンチ61と隣接するチャネル層4表面にはソース領域15のみが配置され、ソース電極17とコンタクトする。図4Aを参照して、d-d線断面においては、第2トレンチ62が配置され、第2トレンチ62に隣接するチャネル層4表面にソース領域15が配置される。また隣り合う第2トレンチ62間には、ソース領域15とボディ領域14が交互に隣接して配置される。この断面のように、ボディ領域14間のソース領域15は第1トレンチ61と隣接しない場合もある。ソース電極17は、ソース領域15およびボディ領域14とコンタクトする。また、図4Aの左側の第2トレンチ62は終端部に直近の第2トレンチ62であり、これは一方の側壁がソース領域15と隣接し、他方の側壁がボディ領域14と隣接する。図4Bを参照して、e-e線断面においては、第1トレンチ61のみが配置され、ゲート電極7上で第1トレンチ61内に埋設された層間絶縁膜16によってゲート電極7はソース電極17と絶縁される。図4Cを参照して、f-f線断面においては、第2トレンチ62が配置され、第2トレンチ62に隣接するチャネル層4表面にソース領域15が配置される。またチャネル層4表面にはボディ領域14とソース領域15が交互に隣接して配置され、ソース電極17は、ソース領域15およびボディ領域14とコンタクトする。このような構造を得るための製造方法の一例は以下の通りである。p-型半導体層2にトレンチ6を形成し、トレンチ6にポリシリコンを埋め込んでゲート電極7を形成した後、全面にチャネル層4を形成し、全面にn型不純物をイオン注入する。その後、互いに離間した複数のストライプ状の領域にp型不純物をイオン注入する。そして、n型不純物とp型不純物を拡散して、外枠部とストライプ部を有するはしご状のボディ領域14と、ストライプ部に隣接するソース領域15を形成する。その後、ゲート電極7上に層間絶縁膜16を埋め込み、素子領域20を覆うソース電極17を形成する。このように、本実施形態では、第1トレンチ61をストライプ状に形成し、これらと直交してソース領域15およびボディ領域14ストライプ部14Sを配置する構成である。第1トレンチ61トレンチゲートTGがストライプ状の場合、トレンチゲートTGに沿ったいずれかの領域にソース領域15およびボディ領域14が形成されていればトランジスタ動作が可能である。従って、トレンチゲートが格子状に形成される構造と比較して、ソース領域およびボディ領域を形成するためのマスク合わせの精度に余裕ができ、その分、第1トレンチ61のピッチp1を低減できる。具体的には、格子状のパターンと比較してピッチp1を約3分の1に縮小でき、セルの微細化によるオン抵抗の低減に寄与できる。さらに、層間絶縁膜16をトレンチ6内に埋め込む構成とすることで、層間絶縁膜16が基板SB表面に設けられる場合と比較して、セルの微細化を実現している。加えて、本実施形態では第1トレンチ61にT字状に接続する第2トレンチ62トレンチゲートTGを設ける。これにより、交差部CRにおいてトレンチ6内のポリシリコンは、平面視において直線状に延びる側壁と略直角に曲折する2つの側壁の3つの側壁に沿って成膜される。つまり交差部CRでは、ポリシリコンが3方向から充填される構造となる。従って、ストライプ状のみのトレンチゲートの場合と比較して、ポリシリコンのボイドの発生を防止でき、オン抵抗、閾値電圧Vp、順方向電圧Vfなどの特性を向上できる。第2トレンチ62は、ソース領域15に隣接させ、ボディ領域14のストライプ部14Sに挟まれた領域に配置する。また隣接する第1トレンチ61間でピッチp2が2分の1ずつずれるように交互に配置する。ボディ領域14がコンタクトしないチャネル層4が設けられると、抵抗が上がり、寄生動作ラッチアップが生じるおそれがあるが、本実施形態のパターンによりボディ領域14がコンタクトしないチャネル層4は発生しなくなり寄生動作を抑制できる。第2トレンチ62を設けることにより、ストライプ状のトレンチゲートTGのみの構造と比較して、第2トレンチ62の分のゲート長を増やすことができる。具体的には、ゲート長を約2.5増加でき、これによってもオン抵抗の低減に寄与できる。さらに、素子領域20の外周端部にボディ領域14外枠部14Tを配置することにより、ストライプ状にのみボディ領域を配置する構造と比較してボディ領域14の面積を増加できるので、アバランシェ耐量を向上させることができる。上記の実施形態では隣り合う各組の第1トレンチ61に等しいピッチp2で複数の第2トレンチ62を設け、複数の第2トレンチ62が素子領域20上に均等に配置される場合を例に説明したが、これに限らない。すなわち、例えば、第1トレンチ61の終端部TR付近にのみ、第2トレンチ62を配置する構成であってもよく、ストライプ状のトレンチのみで構成された従来構造と比較してゲート長を増加できる。但し、第1トレンチ61に埋設されるポリシリコンのボイドを低減するのであれば、第1トレンチ61とT字状に交差する第2トレンチ62はある程度の数があった方が好適である。以上、本実施形態では素子領域20にpチャネル型MOSFET100が配置される場合を例に説明したが、これと導電型を逆にしたnチャネル型MOSFETであってもよく、1つのチップにドレインを共通として2つのMOSFETを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。また、トレンチ構造のMOSFETを例に説明したが、ゲート電極7が基板表面に設けられるプレーナ構造であっても同様に実施できる。更に、図4に示すn型シリコン半導体基板1の下層にp型半導体領域を設けた、nチャネル型IGBTInsulatedGateBipolarTransistor又はこれと導電型を逆にしたpチャネル型IGBTであっても同様に実施でき、同様の効果が得られる。