"アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するnn:正の整数、n≧2個の遅延素子を有し、前記n個の遅延素子が円環状に接続され、第1の時刻に前記n個の遅延素子のいずれか1つの遅延素子に入力された前記パルス信号を、少なくとも第2の時刻まで順次伝播させるパルス遅延回路と、前記パルス遅延回路内のいずれか1つの遅延素子の出力信号に基づいて、前記第1の時刻から前記第2の時刻よりも短い第3の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路と、前記カウンタ回路が、前記第3の時刻までカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記第3の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第1の下位ビットラッチ値として出力し、前記第2の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第2の下位ビットラッチ値として出力する下位ビットラッチ回路と、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第1の下位ビットラッチ値と、前記第2の下位ビットラッチ値とに基づいて、前記第1の時刻から前記第2の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、を備えることを特徴とするA/D変換装置。前記デジタル演算回路は、前記上位ビットラッチ値と前記第1の下位ビットラッチ値とに基づいて、前記パルス信号が前記パルス遅延回路内を前記第3の時刻までに伝播した前記遅延素子の個数である第1の計数値を算出し、該算出した第1の計数値と、1より大きくnより小さい所定の係数との積算によって、前記パルス信号が前記パルス遅延回路内を前記第2の時刻までに伝播した前記遅延素子の個数の推定値である第2の計数値を算出し、該算出した第2の計数値と、前記パルス遅延回路内の前記遅延素子の個数と、前記第2の下位ビットラッチ値とに基づいて、前記上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記デジタル出力値を生成する、ことを特徴とする請求項1に記載のA/D変換装置。前記デジタル演算回路は、前記第1の計数値の最大値および最小値を算出し、該算出した第1の計数値の最大値および最小値と、前記所定の係数とをそれぞれ積算することによって前記第2の計数値の最大値および最小値を算出し、該算出した第2の計数値の最大値および最小値と、前記パルス遅延回路内の前記遅延素子の個数と、前記第2の下位ビットラッチ値とに基づいて、前記上位ビット推定値を決定し、該決定した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記デジタル出力値を生成する、ことを特徴とする請求項2に記載のA/D変換装置。前記デジタル演算回路は、前記算出した第2の計数値の最大値および最小値を、それぞれ前記パルス遅延回路内の前記遅延素子の個数で除算したときの商を、それぞれ周回数の最大値および最小値とし、前記算出した第2の計数値の最大値および最小値を、それぞれ前記パルス遅延回路内の前記遅延素子の個数で除算したときの余りを、それぞれ位置の最大値および最小値とし、前記第2の下位ビットラッチ値と、前記位置の最小値または前記位置の最大値とに基づいて、前記上位ビット推定値を、前記周回数の最大値または前記周回数の最小値のいずれか一方に決定する、ことを特徴とする請求項3に記載のA/D変換装置。前記デジタル演算回路は、前記第2の下位ビットラッチ値が、前記位置の最小値以上または前記位置の最大値以上である場合に、前記周回数の最小値を、前記上位ビット推定値に決定し、前記第2の下位ビットラッチ値が、前記位置の最小値よりも小さいまたは前記位置の最大値よりも小さい場合に、前記周回数の最大値を、前記上位ビット推定値に決定する、ことを特徴とする請求項4に記載のA/D変換装置。前記下位ビットラッチ回路が前記パルス遅延回路内を伝播している前記パルス信号の位置を取得したときの誤差の最大値を、前記パルス遅延回路内の前記遅延素子の個数で表した誤差Δmは、0より大きくn-1/2より小さく、前記所定の係数は、n/2Δm1より小さい、ことを特徴とする請求項5に記載のA/D変換装置。アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するnn:正の整数、n≧2個の遅延素子を有し、前記n個の遅延素子が円環状に接続され、前記n個の遅延素子のいずれか1つの遅延素子に入力された前記パルス信号を、順次伝播させるパルス遅延回路に、第1の時刻に前記パルス信号を入力し、少なくとも第2の時刻まで前記パルス信号を順次伝播させるパルス伝播ステップと、前記パルス遅延回路内のいずれか1つの遅延素子の出力信号に基づいて、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路に、前記第1の時刻から前記第2の時刻よりも短い第3の時刻まで、前記パルス信号の周回数をカウントさせるカウントステップと、前記カウンタ回路がカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路に、前記カウンタ回路が前記第3の時刻までカウントした前記周回数を取得させて上位ビットラッチ値として出力させる上位ビットラッチステップと、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を下位ビットラッチ値として出力する下位ビットラッチ回路に、前記第3の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得させて第1の下位ビットラッチ値として出力させ、前記第2の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得させて第2の下位ビットラッチ値として出力させる下位ビットラッチステップと、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第1の下位ビットラッチ値と、前記第2の下位ビットラッチ値とに基づいて、前記第1の時刻から前記第2の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算ステップと、を含むことを特徴とするA/D変換方法。入射光量に応じた光電変換信号を出力する複数の画素が2次元の行列状に配置された画素部と、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するnn:正の整数、n≧2個の遅延素子を有し、前記n個の遅延素子が円環状に接続され、第1の時刻に前記n個の遅延素子のいずれか1つの遅延素子に入力された前記パルス信号を、少なくとも第2の時刻まで順次伝播させるパルス遅延回路と、前記パルス遅延回路内のいずれか1つの遅延素子の出力信号に基づいて、前記第1の時刻から前記第2の時刻よりも短い第3の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路と、前記カウンタ回路が、前記第3の時刻までカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記第3の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第1の下位ビットラッチ値として出力し、前記第2の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第2の下位ビットラッチ値として出力する下位ビットラッチ回路と、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第1の下位ビットラッチ値と、前記第2の下位ビットラッチ値とに基づいて、前記第1の時刻から前記第2の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、を具備したA/D変換装置を、前記画素部の各列に対応したA/D変換回路として複数配置したカラムA/D変換回路と、前記カラムA/D変換回路に備えるそれぞれの前記A/D変換回路に、前記第1の時刻、前記第2の時刻、および前記第3の時刻を表すクロック信号を出力する、クロック生成回路と、を備え、前記カラムA/D変換回路は、前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記A/D変換回路のそれぞれのアナログ入力信号とし、前記クロック生成回路から入力されたクロック信号に応じて、それぞれの前記A/D変換回路が生成したデジタル信号を、該カラムA/D変換回路からの出力信号としてそれぞれ出力する、ことを特徴とする固体撮像装置。パルス位置数値化回路403内に備えたカウンタ4032は、パルス信号Pinがパルス遅延回路401内を周回するたびに、その周回数を計数して電力を消費する。このため、サンプリング期間Tsの期間中は、カウンタ4032が常に電力を消費し続けることになり、カウンタ4032の消費電力が、A/D変換回路400全体の消費電力に大きく影響してしまう。そこで、カウンタ4032の消費電力がサンプリング期間Tsに比例するという関係を利用し、サンプリング期間Tsを短くすることによってカウンタ4032の消費電力を低減させ、A/D変換回路400の消費電力を低減させる方法が考えられる。しかしながら、A/D変換回路400は、サンプリング期間Tsを長くする程、出力するデジタル出力値DTの分解能が高くなるという性質を備えている。そのため、サンプリング期間Tsを短くしてしまうと、カウンタ4032の消費電力を低減させることができる一方、A/D変換回路400が出力するデジタル出力値DTの分解能が低下してしまうという問題がある。本発明は、上記の課題認識に基づいてなされたものであり、出力分解能を犠牲にすることなく、消費電力を低減することができるA/D変換装置、A/D変換方法および固体撮像装置を提供することを目的としている。上記の課題を解決するため、本発明のA/D変換装置は、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するnn:正の整数、n≧2個の遅延素子を有し、前記n個の遅延素子が円環状に接続され、第1の時刻に前記n個の遅延素子のいずれか1つの遅延素子に入力された前記パルス信号を、少なくとも第2の時刻まで順次伝播させるパルス遅延回路と、前記パルス遅延回路内のいずれか1つの遅延素子の出力信号に基づいて、前記第1の時刻から前記第2の時刻よりも短い第3の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路と、前記カウンタ回路が、前記第3の時刻までカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記第3の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第1の下位ビットラッチ値として出力し、前記第2の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第2の下位ビットラッチ値として出力する下位ビットラッチ回路と、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第1の下位ビットラッチ値と、前記第2の下位ビットラッチ値とに基づいて、前記第1の時刻から前記第2の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、を備えることを特徴とする。また、本発明の前記デジタル演算回路は、前記上位ビットラッチ値と前記第1の下位ビットラッチ値とに基づいて、前記パルス信号が前記パルス遅延回路内を前記第3の時刻までに伝播した前記遅延素子の個数である第1の計数値を算出し、該算出した第1の計数値と、1より大きくnより小さい所定の係数との積算によって、前記パルス信号が前記パルス遅延回路内を前記第2の時刻までに伝播した前記遅延素子の個数の推定値である第2の計数値を算出し、該算出した第2の計数値と、前記パルス遅延回路内の前記遅延素子の個数と、前記第2の下位ビットラッチ値とに基づいて、前記上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記デジタル出力値を生成する、ことを特徴とする。また、本発明の前記デジタル演算回路は、前記第1の計数値の最大値および最小値を算出し、該算出した第1の計数値の最大値および最小値と、前記所定の係数とをそれぞれ積算することによって前記第2の計数値の最大値および最小値を算出し、該算出した第2の計数値の最大値および最小値と、前記パルス遅延回路内の前記遅延素子の個数と、前記第2の下位ビットラッチ値とに基づいて、前記上位ビット推定値を決定し、該決定した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記デジタル出力値を生成する、ことを特徴とする。また、本発明の前記デジタル演算回路は、前記算出した第2の計数値の最大値および最小値を、それぞれ前記パルス遅延回路内の前記遅延素子の個数で除算したときの商を、それぞれ周回数の最大値および最小値とし、前記算出した第2の計数値の最大値および最小値を、それぞれ前記パルス遅延回路内の前記遅延素子の個数で除算したときの余りを、それぞれ位置の最大値および最小値とし、前記第2の下位ビットラッチ値と、前記位置の最小値または前記位置の最大値とに基づいて、前記上位ビット推定値を、前記周回数の最大値または前記周回数の最小値のいずれか一方に決定する、ことを特徴とする。また、本発明の前記デジタル演算回路は、前記第2の下位ビットラッチ値が、前記位置の最小値以上または前記位置の最大値以上である場合に、前記周回数の最小値を、前記上位ビット推定値に決定し、前記第2の下位ビットラッチ値が、前記位置の最小値よりも小さいまたは前記位置の最大値よりも小さい場合に、前記周回数の最大値を、前記上位ビット推定値に決定する、ことを特徴とする。また、本発明の前記下位ビットラッチ回路が前記パルス遅延回路内を伝播している前記パルス信号の位置を取得したときの誤差の最大値を、前記パルス遅延回路内の前記遅延素子の個数で表した誤差Δmは、0より大きくn-1/2より小さく、前記所定の係数は、n/2Δm1より小さい、ことを特徴とする。また、本発明のA/D変換方法は、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するnn:正の整数、n≧2個の遅延素子を有し、前記n個の遅延素子が円環状に接続され、前記n個の遅延素子のいずれか1つの遅延素子に入力された前記パルス信号を、順次伝播させるパルス遅延回路に、第1の時刻に前記パルス信号を入力し、少なくとも第2の時刻まで前記パルス信号を順次伝播させるパルス伝播ステップと、前記パルス遅延回路内のいずれか1つの遅延素子の出力信号に基づいて、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路に、前記第1の時刻から前記第2の時刻よりも短い第3の時刻まで、前記パルス信号の周回数をカウントさせるカウントステップと、前記カウンタ回路がカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路に、前記カウンタ回路が前記第3の時刻までカウントした前記周回数を取得させて上位ビットラッチ値として出力させる上位ビットラッチステップと、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を下位ビットラッチ値として出力する下位ビットラッチ回路に、前記第3の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得させて第1の下位ビットラッチ値として出力させ、前記第2の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得させて第2の下位ビットラッチ値として出力させる下位ビットラッチステップと、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第1の下位ビットラッチ値と、前記第2の下位ビットラッチ値とに基づいて、前記第1の時刻から前記第2の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算ステップと、を含むことを特徴とする。また、本発明の固体撮像装置は、入射光量に応じた光電変換信号を出力する複数の画素が2次元の行列状に配置された画素部と、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するnn:正の整数、n≧2個の遅延素子を有し、前記n個の遅延素子が円環状に接続され、第1の時刻に前記n個の遅延素子のいずれか1つの遅延素子に入力された前記パルス信号を、少なくとも第2の時刻まで順次伝播させるパルス遅延回路と、前記パルス遅延回路内のいずれか1つの遅延素子の出力信号に基づいて、前記第1の時刻から前記第2の時刻よりも短い第3の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路と、前記カウンタ回路が、前記第3の時刻までカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記第3の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第1の下位ビットラッチ値として出力し、前記第2の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第2の下位ビットラッチ値として出力する下位ビットラッチ回路と、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第1の下位ビットラッチ値と、前記第2の下位ビットラッチ値とに基づいて、前記第1の時刻から前記第2の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第2の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、を具備したA/D変換装置を、前記画素部の各列に対応したA/D変換回路として複数配置したカラムA/D変換回路と、前記カラムA/D変換回路に備えるそれぞれの前記A/D変換回路に、前記第1の時刻、前記第2の時刻、および前記第3の時刻を表すクロック信号を出力する、クロック生成回路と、を備え、前記カラムA/D変換回路は、前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記A/D変換回路のそれぞれのアナログ入力信号とし、前記クロック生成回路から入力されたクロック信号に応じて、それぞれの前記A/D変換回路が生成したデジタル信号を、該カラムA/D変換回路からの出力信号としてそれぞれ出力する、ことを特徴とする。本発明によれば、A/D変換装置が出力するデジタル出力値の出力分解能を犠牲にすることなく、消費電力を低減することができるという効果が得られる。<第1の実施形態>以下、本発明の実施形態について、図面を参照して説明する。図1は、本第1の実施形態におけるA/D変換回路の概略構成を示したブロック図である。図1に示したA/D変換回路100は、パルス遅延回路101と、バッファ2と、クロック生成回路102と、パルス位置数値化回路103と、を備えている。なお、以下の説明においては、A/D変換回路100に入力されたアナログ入力信号Vinをデジタル出力値Doutに変換するためのサンプリング期間を、Tsとする。パルス遅延回路101は、n個n:正の整数、n≧2の遅延素子が円環状に接続された円環遅延回路である。図1においては、初段の遅延素子1aが、否定論理積ゲートNAND回路などのような、2つの入力端子を有する論理ゲート、その他の段の遅延素子1bが、論理否定ゲートNOT回路などのような、1つの入力端子を有する論理ゲートで構成されている場合を示している。なお、以下の説明において、遅延素子1aと遅延素子1bとを区別しない場合には、単に遅延素子1といい、パルス遅延回路101内の遅延素子1の個数をnとし、単に遅延素子数nという。初段の遅延素子1aには、パルス信号Pinと、最終段の遅延素子1bの出力信号とが入力される。また、次段以降の各遅延素子1bには、前段の遅延素子1の出力信号が入力される。パルス信号Pinが、初段の遅延素子1aに入力されると、パルス遅延回路101内の走行を開始する。このとき、各遅延素子1は、バッファ2を介して印加された駆動電圧の大きさに応じた伝播遅延時間で、入力されたパルス信号Pinを伝播走行させる。なお、各遅延素子1は、バッファ2を介して印加された駆動電圧アナログ入力信号Vinが低いほど入力信号パルス信号Pinを長く遅延させる電圧特性を備えている。各遅延素子1から出力された出力信号は、パルス遅延回路101内を走行したパルス信号Pinの走行位置として、パルス位置数値化回路103に出力される。クロック生成回路102は、パルス信号Pinを生成し、パルス遅延回路101に出力する。また、クロック生成回路102は、1<k<nkは有理数を満たす任意の係数kを設定し、その設定した係数kに基づいて、下位ビットラッチクロックCKL、上位ビットラッチクロックCKM、およびカウンタクロックCKCを生成する。クロック生成回路102は、生成した下位ビットラッチクロックCKL、上位ビットラッチクロックCKM、カウンタクロックCKC、および設定した係数kを、パルス位置数値化回路103に出力する。なお、クロック生成回路102が設定する係数kと、係数kに基づいて生成される下位ビットラッチクロックCKL、上位ビットラッチクロックCKM、およびカウンタクロックCKCに関する詳細な説明は、後述する。パルス位置数値化回路103は、クロック生成回路102から入力された下位ビットラッチクロックCKL、上位ビットラッチクロックCKM、およびカウンタクロックCKCのエッジに同期して、サンプリング期間Ts内にパルス信号Pinが通過したパルス遅延回路101内の遅延素子1の個数を検出する。また、パルス位置数値化回路103は、検出した遅延素子1の個数、およびクロック生成回路102から入力された係数kに基づいて、A/D変換した結果であるデジタル出力値Doutを算出して出力する。パルス位置数値化回路103は、下位ビットラッチエンコーダ回路1031と、カウンタ1032と、上位ビットラッチ回路1033と、デジタル演算回路1034と、を備えている。下位ビットラッチエンコーダ回路1031は、クロック生成回路102から入力された下位ビットラッチクロックCKLの立ち上がりエッジに同期して、パルス遅延回路101内を走行したパルス信号Pinの走行位置を検出する。より具体的には、下位ビットラッチエンコーダ回路1031は、後述するサンプリング時刻Ts/k、およびサンプリング時刻Tsのタイミングで、パルス信号Pinの走行位置を、それぞれ検出する。そして、下位ビットラッチエンコーダ回路1031は、検出したパルス信号Pinの走行位置を、bビットbは正の整数の数値に変換エンコードして、デジタル演算回路1034に出力する。なお、以下の説明においては、下位ビットラッチエンコーダ回路1031からの出力信号を、単に走行位置、または下位ビット出力値という。また、以下の説明においては、サンプリング時刻Ts/kのときに検出したパルス信号Pinの走行位置をm1m1は、0≦m1≦n-1を満たす整数、サンプリング時刻Tsのときに検出したパルス信号Pinの走行位置をm2m2は0≦m2≦n-1を満たす整数とする。カウンタ1032は、クロック生成回路102から入力されたカウンタクロックCKCの立ち上がりエッジに同期して駆動を開始し、カウンタクロックCKCの立ち下がりエッジに同期して駆動を停止する。すなわち、カウンタ1032の駆動は、クロック生成回路102から入力されたカウンタクロックCKCによって制御される。例えば、サンプリング時刻0のときにカウンタクロックCKCが立ち上がり、サンプリング時刻Ts/kのときにカウンタクロックCKCが立ち下がる場合、カウンタ1032の駆動期間は、サンプリング時刻0~サンプリング時刻Ts/kの期間、すなわち、サンプリング期間Tsの1/kの期間となる。また、カウンタ1032は、駆動期間、上述の場合ではサンプリング期間Ts/kの期間内にパルス信号Pinが円環状のパルス遅延回路101内を周回した周回数を取得する。そして、カウンタ1032は、取得した周回数を、aビットaは正の整数の計数値として上位ビットラッチ回路1033に出力する。上位ビットラッチ回路1033は、クロック生成回路102から入力された上位ビットラッチクロックCKMの立ち上がりエッジに同期して、カウンタ1032から出力された計数値、すなわち、カウンタ1032が駆動しているサンプリング期間Ts/kの期間内にパルス遅延回路101を周回したパルス信号Pinの周回数をラッチし、デジタル演算回路1034に出力する。なお、以下の説明においては、上位ビットラッチ回路1033からの出力値を、単に周回数、または上位ビット出力値という。また、以下の説明においては、サンプリング期間Ts/kにおける周回数をr1r1は、0以上の整数とする。デジタル演算回路1034は、下位ビットラッチエンコーダ回路1031から出力されるパルス信号Pinの走行位置m1および走行位置m2と、上位ビットラッチ回路1033から出力されるパルス信号Pinの周回数r1と、パルス遅延回路101内の遅延素子数nと、クロック生成回路102から入力された係数kとの5つの値を取り込む。そして、取り込んだ5つの値に基づいて、サンプリング期間Ts内にパルス信号Pinが伝播した遅延素子1の個数を算出し、算出した遅延素子1の個数を数値化したデジタル出力値Doutを出力する。このようにして、本第1の実施形態のA/D変換回路100では、アナログ入力信号Vinをデジタル出力値Doutに、A/D変換する。なお、デジタル演算回路1034におけるデジタル出力値Doutの算出方法演算処理方法に関する詳細な説明は、後述する。次に、本第1の実施形態のA/D変換回路100におけるA/D変換の動作手順について説明する。以下の説明においては、A/D変換回路100内の構成要素の動作を、サンプリング期間Ts内のサンプリング時刻の経過に沿って説明する。図2は、本第1の実施形態のA/D変換回路100におけるサンプリング時刻とデジタル出力値Doutとの関係、および本第1の実施形態のA/D変換回路100によるアナログデジタル変換動作における各クロック信号のタイミングを示したタイミングチャートである。サンプリング時刻0では、カウンタ1032が、クロック生成回路102から入力されたカウンタクロックCKCの立ち上がりエッジに同期して駆動を開始する。また、このとき、クロック生成回路102は、パルス信号Pinを、パルス遅延回路101内の初段の遅延素子1aに入力する。これにより、パルス信号Pinがパルス遅延回路101内の走行を開始する。このようにして、A/D変換回路100によるA/D変換のサンプリングが開始される。サンプリング時刻Ts/kでは、カウンタ1032が、クロック生成回路102から入力されたカウンタクロックCKCの立ち下がりエッジに同期して駆動を停止する。これにより、カウンタ1032の駆動期間は、サンプリング期間Tsの1/kの期間となる。また、このとき、下位ビットラッチエンコーダ回路1031は、クロック生成回路102から入力された下位ビットラッチクロックCKLの立ち上がりエッジに同期して、パルス信号Pinのパルス遅延回路101内の走行位置を検出し、検出した走行位置m1をデジタル演算回路1034に出力する。また、上位ビットラッチ回路1033は、クロック生成回路102から入力された上位ビットラッチクロックCKMの立ち上がりエッジに同期して、カウンタ1032から出力された駆動期間Ts/kにパルス遅延回路101を周回したパルス信号Pinの周回数を検出し、検出した周回数r1をデジタル演算回路1034に出力する。デジタル演算回路1034は、下位ビットラッチエンコーダ回路1031から入力された走行位置m1、および上位ビットラッチ回路1033から入力された周回数r1が入力されると、入力された走行位置m1、周回数r1、パルス遅延回路101内の遅延素子数n、およびクロック生成回路102が設定した係数kに基づいて、デジタル出力値Doutの演算処理を開始する。サンプリング時刻Ts/kからサンプリング時刻Tsまでの期間では、カウンタ1032は駆動を停止している。なお、パルス信号Pinは、カウンタ1032が停止している期間であっても、パルス遅延回路101内の走行を継続している。サンプリング時刻Tsで、下位ビットラッチエンコーダ回路1031は、クロック生成回路102から入力された下位ビットラッチクロックCKLの立ち上がりエッジに同期して、パルス信号Pinのパルス遅延回路101内の走行位置を検出し、検出した走行位置m2をデジタル演算回路1034に出力する。これにより、A/D変換回路100におけるA/D変換のサンプリングが終了する。デジタル演算回路1034は、下位ビットラッチエンコーダ回路1031から入力された走行位置m2が入力されると、入力された走行位置m2、およびサンプリング時刻Ts/kのときに算出した結果に基づいて、サンプリング期間Ts内にパルス遅延回路101を周回したパルス信号Pinの周回数r2の予測演算処理を行う。そして、予測した周回数r2と、走行位置m2とに基づいて、サンプリング期間Ts内にパルス信号Pinが伝播した遅延素子1の個数を数値化したデジタル出力値Doutを出力する。ここで、デジタル演算回路1034が算出するデジタル出力値Doutについて説明する。図2に示したように、A/D変換回路が出力するデジタル出力値Doutは、サンプリング期間に比例して増加する。そこで、サンプリング時刻Ts/kのときのデジタル出力値DKが既知であれば、サンプリング期間の比からサンプリング期間Tsのときのデジタル出力値DTを予測することができる。すなわち、A/D変換回路100では、サンプリング時刻Ts/kのときに検出した走行位置m1と、周回数r1とに基づいてデジタル出力値DKを算出することによって、デジタル出力値DTを予測することもできる。しかし、図3に示したように、サンプリング期間Ts/kのときのデジタル出力値DKを単純にk倍したデジタル出力値kDKは、サンプリング期間Tsのときのデジタル出力値DTとは正確に一致しない。これは、サンプリング期間が異なると、A/D変換回路の出力分解能が異なってしまうことが原因である。より具体的には、実際のデジタル出力値DTは、図3に示した線Aのように、アナログ入力信号Vinに応じて細かく変化するが、デジタル出力値kDKは、図3に示した線Bのように、係数kの倍数で変化する。すなわち、サンプリング期間Tsのときのデジタル出力値DTは、サンプリング期間が短いサンプリング期間Ts/kのときのデジタル出力値DKに比べて、出力分解能が高い。このため、デジタル出力値kDKは、デジタル出力値DTと正確に一致しないのである。そこで、A/D変換回路100では、サンプリング時刻Ts/kのときに検出した上位ビット出力値r1、下位ビット出力値m1以外に、サンプリング時刻Tsのときに検出した下位ビット出力値m2を含めた計3つの測定結果と、さらに、遅延素子数n、係数kの計2つの数値とを含めた、計5つの値に基づいて、サンプリング時刻Tsのときの上位ビット出力値r2r2は0以上の整数を正確に予測する。そして、上位ビット出力値r2と下位ビット出力値m2とに基づいて、デジタル出力値DTと同等の出力分解能を持つデジタル出力値Doutを算出する。このように、サンプリング時刻Tsのときの上位ビット出力値r2を、実際にカウンタ1032が測定検出せずに予測することができれば、図2に示したように、カウンタ1032を、サンプリング時刻0からTs/kまでの期間だけ駆動させ、サンプリング時刻Ts/kからTsまでの期間は停止させることができる。すなわち、A/D変換回路100では、カウンタ1032の駆動期間を従来のサンプリング期間Tsの1/k倍であるサンプリング期間Ts/kに短縮しつつ、従来のデジタル出力値DTと同等の出力分解能を持つデジタル出力値Doutを算出することができる。そして、カウンタ1032が停止している期間は、カウンタ1032が消費する電力を低減することができる。従って、A/D変換回路100では、サンプリング期間がサンプリング期間Tsであるときの出力分解能を犠牲にすることなく、カウンタ1032の消費電力を従来のA/D変換回路に比べて1/kに低減することができる。なお、カウンタ1032は、サンプリング時刻Ts/kからサンプリング時刻Tsまでの全ての期間で停止している必要はない。例えば、サンプリング時刻Ts/kからサンプリング時刻Tsまでの期間において、予め定められた期間や予め定めたタイミングで、一時的に駆動する構成とすることもできる。すなわち、サンプリング時刻Ts/kからサンプリング時刻Tsまでの期間において、少なくともカウンタ1032が停止している期間があれば、カウンタ1032が停止している期間に応じて、カウンタ1032の消費電力を従来のA/D変換回路よりも低減することができる。<第1の算出方法>次に、本発明の第1の実施形態のA/D変換回路100におけるデジタル出力値Doutの第1の算出方法演算処理方法について説明する。A/D変換回路100では、デジタル演算回路1034が、第1の算出方法によってデジタル出力値Doutを算出する。なお、以下の説明においては、サンプリング期間Tsのときのデジタル出力値DTと同等の出力分解能を持つデジタル出力値Doutを、単にデジタル出力値Doutという。パルス遅延回路101内を走行したパルス信号Pinの走行位置を測定したとき、その測定結果に対して、主に2つの誤差が付加されることが考えられる。1つは量子化誤差である。この量子化誤差は、遅延素子1が1個分の遅延時間、すなわちパルス信号Pinが走行するパルス遅延回路101の1/n周nは遅延素子数の時間に相当する誤差である。また、もう1つは測定誤差である。この測定誤差は、A/D変換回路の電源の揺らぎなどによる測定値のばらつきである。以下の説明する本第1の算出方法においては、A/D変換回路100における測定結果に対して、無視できる程度に小さい測定誤差については考慮せず、量子化誤差のみを考慮した場合におけるデジタル出力値Doutの算出方法について説明する。A/D変換回路100における第1の算出方法では、サンプリング時刻Ts/kのときに、上位ビットラッチ回路1033が上位ビット出力値r1を、下位ビットラッチエンコーダ回路1031が下位ビット出力値m1を、それぞれ正確に測定できた場合、係数kについて、下式1のような条件が存在する。上式1において、kはクロック生成回路102が設定する係数を示し、nはパルス遅延回路101内に備えた遅延素子1の個数遅延素子数を示す。上式1の条件を満たす任意の係数kであれば、第1の算出方法によってデジタル出力値Doutを一意的に算出することができる。ここで、上式1についての証明を行う。サンプリング時刻Ts/kとサンプリング時刻Tsとを比較すると、Ts/k<Tsである。従って、係数kは、k>1となる。また、ここでは、サンプリング時刻Ts/kのときの下位ビット出力値m1に含まれる誤差は、量子化誤差のみとしている。この量子化誤差は、パルス信号Pinが走行するパルス遅延回路101内の1個の遅延素子1の遅延時間であり、この遅延時間をパルス遅延回路101を周回したパルス信号Pinの周回数に換算すると、1/n周である。ここで、サンプリング期間を、サンプリング期間Ts/kからサンプリング期間Tsにするためにk倍すると、下位ビット出力値m1の誤差範囲=1/n周もk倍される。このため、k倍された下位ビット出力値m1の誤差範囲=k/n周が、パルス信号Pinが走行するパルス遅延回路101の1周以上の周回数である場合には、サンプリング時刻Tsの上位ビット出力値r2r2は0以上の整数が複数通り存在してしまい、デジタル算出値Doutを一意的に算出することができない。従って、デジタル算出値Doutを一意的に算出するためには、下式2が成り立たなければならない。係数kが、上式1の条件を満たす任意の値であれば、サンプリング時刻Tsの上位ビット出力値r2が1通りだけ存在するため、デジタル出力値Doutを一意的に算出することができる。従って、測定結果に対して量子化誤差のみを考慮した場合、式1の条件を満たす任意の係数kであれば、デジタル出力値Doutを一意的に算出することができる。次に、本発明の第1の実施形態のA/D変換回路100内のデジタル演算回路1034におけるデジタル出力値Dout算出の処理手順について説明する。図4は、本第1の実施形態のA/D変換回路100におけるデジタル演算回路1034の処理手順を示したフローチャートである。なお、以下の説明においては、パルス信号Pinが伝播したパルス遅延回路101内の遅延素子1の個数を、パルス遅延回路101を周回したパルス信号Pinの周回数に換算した値を伝播周回数という。ただし、伝播した遅延素子1の個数の分解能は、遅延素子1の1個以下の値とする。クロック生成回路102は、A/D変換回路100の動作が開始される前に、上式1の条件1<k<nを満たす任意の係数kの値を、予め設定する。そして、クロック生成回路102は、設定した係数kに基づいた下位ビットラッチクロックCKL、上位ビットラッチクロックCKM、カウンタクロックCKC、およびパルス信号Pinを出力し、A/D変換回路100の動作を開始する。そして、A/D変換回路100のデジタル演算回路1034は、A/D変換回路100の動作中に得られたそれぞれの値に基づいて、図4に示したフローチャートのそれぞれの処理を行う。図4に示した処理Aは、サンプリング時刻Ts/kのときの伝播周回数x1の誤差範囲を求める処理である。処理Aにおいてデジタル演算回路1034は、サンプリング時刻Ts/kのときに、上位ビットラッチ回路1033が取得した上位ビット出力値r1r1は0以上の整数、および下位ビットラッチエンコーダ回路1031が取得した下位ビット出力値m1m1は0≦m1≦n-1を満たす整数に基づいて、サンプリング期間Ts/kのときの伝搬周回数の最小値Min1と最大値Max1とを、下式3によって算出する。これより、サンプリング時刻Ts/kのときの伝播周回数x1x1は0以上の任意の数について、下式4が成り立つ。図4に示した処理Bは、サンプリング時刻Ts/kのときの伝播周回数x1の誤差範囲のk倍となる、サンプリング時刻Tsのときの伝播周回数x2x2は0以上の任意の数の誤差範囲を求める処理である。処理Bにおいてデジタル演算回路1034は、処理Aで算出した最小値Min1と最大値Max1とを用いて、サンプリング期間Tsのときの伝搬周回数の最小値Min2と最大値Max2とを、下式5によって算出する。なお、上式5において仮定した上位ビット出力値r3、下位ビット出力値m3、上位ビット出力値r4、下位ビット出力値m4は、下式6によって算出した値である。なお、上式6において、QUOTIENT[p,q]およびMOD[p,q]は、それぞれp/qの商および余りを算出する関数として表している。また、上位ビット出力値r3、上位ビット出力値r4は、それぞれ0以上の整数、下位ビット出力値m3、下位ビット出力値m4は、それぞれ0≦m3≦n-1、0≦m4≦n-1を満たす整数である。これにより、サンプリング時刻Tsのときの伝播周回数x2x1は0以上の任意の数について、下式7が成り立つ。また、サンプリング時刻Tsのときの伝播周回数x2は、サンプリング時刻Tsのときの上位ビット出力値r2r2は0以上の整数、およびサンプリング時刻Tsのときに下位ビットラッチエンコーダ回路1031が検出した下位ビット出力値m2m2は0≦m2≦n-1を満たす整数を用いて、下式8で表すことができる。なお、A/D変換回路100では、サンプリング時刻Tsのときにカウンタ1032は停止しているため、上位ビットラッチ回路1033は、サンプリング時刻Tsのときの上位ビット出力値r2を取得しない。従って、上位ビット出力値r2は、未知数である。そこで、デジタル演算回路1034は、以下の処理C、処理D、および処理Eによって、サンプリング時刻Tsのときの上位ビット出力値r2を算出し、上式8に示したサンプリング時刻Tsのときの伝播周回数x2を決定する。図4に示した処理Cは、サンプリング時刻Tsのときの下位ビット出力値m2と、上式5および上式6で示した下位ビット出力値m3との大小関係を比較し、未知数である上位ビット出力値r2を選択する処理である。従って、デジタル演算回路1034は、下位ビットラッチエンコーダ回路1031がサンプリング時刻Tsのときの下位ビット出力値m2を取得した後に、処理Cを実行する。デジタル演算回路1034は、処理Cを実行した結果、下位ビット出力値m2が下位ビット出力値m3以上である場合には、次に処理Dを実行し、下位ビット出力値m2が下位ビット出力値m3よりも小さい場合には、次に処理Eを実行する。図4に示した処理Dおよび処理Eは、処理Cの結果に応じて上位ビット出力値r2を決定する処理である。デジタル演算回路1034は、処理Dまたは処理Eによって、サンプリング時刻Tsのときの上位ビット出力値r2を、式5および上式6で示した上位ビット出力値r3、または上位ビット出力値r4のいずれかの値にする。デジタル演算回路1034は、処理Cの結果がTRUE、すなわち、m2≧m3である場合には、処理Dにおいて、上位ビット出力値r3を上位ビット出力値r2とするr2=r3。また、デジタル演算回路1034は、処理Cの結果がFALSE、すなわち、m2<m3である場合には、処理Eにおいて、上位ビット出力値r4を上位ビット出力値r2とするr2=r4。これより、上式8に示したサンプリング時刻Tsの伝播周回数x2が決定される。なお、図4に示した処理Cにおいては、サンプリング時刻Tsのときの下位ビット出力値m2と、上式5および上式6で示した下位ビット出力値m4との大小関係を比較することによって、未知数である上位ビット出力値r2を選択する処理とすることもできる。すなわち、処理Cの判定を行う式の下位ビット出力値m3を、下位ビット出力値m4に変更したm2≧m4を、処理Cの判定を行う式とすることもできる。このとき、デジタル演算回路1034は、下位ビット出力値m2が下位ビット出力値m4以上m2≧m4である場合には、処理Dにおいて、上位ビット出力値r3を上位ビット出力値r2とするr2=r3。また、デジタル演算回路1034は、下位ビット出力値m2が下位ビット出力値m4よりも小さいm2<m4場合には、処理Eにおいて、上位ビット出力値r4を上位ビット出力値r2とするr2=r4。このような処理でも、上式8に示したサンプリング時刻Tsの伝播周回数x2を決定することができる。図4に示した処理Fは、上式8に示したサンプリング時刻Tsの伝播周回数x2に基づいて、デジタル出力値Doutを算出する処理である。処理Fにおいてデジタル演算回路1034は、伝播周回数x2を二値化し、二値化した値を、A/D変換回路100がA/D変換したデジタル出力値Doutとして出力する。このようにして、A/D変換回路100における第1の算出方法では、デジタル演算回路1034が、図4に示した処理手順によってサンプリング時刻Tsのときのデジタル出力値Doutを算出することにより、A/D変換回路100に入力されたアナログ入力信号Vinに応じたデジタル出力値Doutを、一意的に算出することができる。ここで、A/D変換回路100内のデジタル演算回路1034が第1の算出方法によってデジタル出力値Doutを算出する場合の具体的な例について説明する。以下の説明においては、図5に示したA/D変換回路のパルス遅延回路内の遅延素子の構成、およびパルス信号の走行位置の関係を模式的に示した図を参照する。図5では、デジタル演算回路1034によって算出したサンプリング時刻Tsのときの伝播周回数x2の誤差範囲、および伝播周回数x2を示すパルス信号Pinのパルス遅延回路101内の走行位置を模式的に示している。<第1の具体例>まず、本第1の具体例で、クロック生成回路102によって設定された係数kが、上式1に示した係数kの条件1<k<nを満たしている場合について説明する。なお、本第1の具体例では、遅延素子数n=8、係数k=7、上位ビット出力値r1=3、下位ビット出力値m1=5、下位ビット出力値m2=6とする。処理Aにおいては、上式3から、最小値Min1と最大値Max1とについて、下式9が成り立つ。そして、上式4により、サンプリング時刻Ts/kのときの伝播周回数x1について、下式10が成り立つ。処理Bにおいては、上式5および上式6から、上位ビット出力値r3、下位ビット出力値m3、上位ビット出力値r4、下位ビット出力値m4、最小値Min2、および最大値Max2について、下式11が成り立つ。そして、上式7により、サンプリング時刻Tsのときの伝播周回数x2について、下式12が成り立つ。上式12から、サンプリング時刻Tsのときのパルス信号Pinのパルス遅延回路101内の走行位置は、図5aに示したように、25周目の3段目の遅延素子1から26周目の2段目の遅延素子1の範囲であることが予測される。本第1の具体例では、下位ビット出力値m2=6であり、上式11から下位ビット出力値m3=3であることから、処理Cにおいて、m2≧m3が成り立つ。すなわち、処理Cの結果がTRUEである。これにより、処理Dに移行する。そして、処理Dにおいて、上位ビット出力値r3を上位ビット出力値r2とすることにより、上位ビット出力値r2=25となる。これにより、サンプリング時刻Tsの伝播周回数x2は、上式8から、下式13で表される。上式12および上式13から、伝播周回数x2は、図5aに示した25周目の6段目の遅延素子1の位置であると一意的に決定される。そして、処理Fにおいて、上式13に示したサンプリング時刻Tsの伝播周回数x2を二値化することによって、デジタル出力値Doutを算出する。このように、クロック生成回路102によって設定された係数kが、上式1に示した係数kの条件1<k<nを満たしている場合には、伝播周回数x2が、上式13に示した1通りだけ存在するため、伝播周回数x2を一意的に算出することができ、A/D変換回路100がA/D変換したデジタル出力値Doutを一意的に算出することができる。<第2の具体例>次に、本第2の具体例で、クロック生成回路102によって設定された係数kが、上式1に示した係数kの条件1<k<nを満たしていない場合について説明する。なお、本第2の具体例では、遅延素子数n=8、係数k=9、上位ビット出力値r1=2、下位ビット出力値m1=3、下位ビット出力値m2=3とする。処理Aにおいては、上式3から、最小値Min1と最大値Max1とについて、下式14が成り立つ。そして、上式4により、サンプリング時刻Ts/kのときの伝播周回数x1について、下式15が成り立つ。処理Bにおいては、上式5および上式6から、上位ビット出力値r3、下位ビット出力値m3、上位ビット出力値r4、下位ビット出力値m4、最小値Min2、および最大値Max2について、下式16が成り立つ。そして、上式7により、サンプリング時刻Tsのときの伝播周回数x2について、下式17が成り立つ。上式17から、サンプリング時刻Tsのときのパルス信号Pinのパルス遅延回路101内の走行位置は、図5bに示したように、21周目の3段目の遅延素子1から22周目の4段目の遅延素子1の範囲であることが予測される。本第2の具体例では、下位ビット出力値m2=3であり、上式17から下位ビット出力値m3=3であることから、処理Cにおいて、m2≧m3が成り立つ。すなわち、処理Cの結果がTRUEである。これにより、処理Dに移行する。そして、処理Dにおいて、上位ビット出力値r3を上位ビット出力値r2とすることにより、上位ビット出力値r2=21となる。これにより、サンプリング時刻Tsの伝播周回数x2は、上式8から、下式18で表される。上式18から、伝播周回数x2は、図5bに示した21周目の3段目の遅延素子1の位置であると決定される。しかし、上式17および図5bからわかるように、下位ビット出力値m3=3、すなわち、サンプリング時刻Tsのときのパルス信号Pinのパルス遅延回路101内の走行位置が3段目の遅延素子1の位置である場合は、22周目にも存在してしまう。このため、伝播周回数x2は、下式19のように、2通り存在してしまい、伝播周回数x2を一意的に決定することができない。このように伝播周回数x2が2通り存在してしまうのは、クロック生成回路102が予め設定する係数kによりものである。本第2の具体例では、遅延素子数n=8であるのに対して、係数k=9であり、係数kが、上式1に示した係数kの条件1<k<nを満たしていないからである。すなわち、クロック生成回路102によって設定された係数kが、上式1に示した係数kの条件1<k<nを満たしていない場合には、伝播周回数x2が、上式19に示したように2通り存在してしまい、伝播周回数x2を一意的に算出することができない。従って、A/D変換回路100がA/D変換したデジタル出力値Doutを一意的に算出するためには、上式1に示した係数kの条件1<k<nを満たしている必要がある。このように、本第1の実施形態のA/D変換回路100では、第1の算出方法によって、図7に示した従来のA/D変換回路400におけるサンプリング期間Tsのときの出力分解能と同等の出力分解能を持つデジタル出力値Doutを算出することができる。なお、本第1の実施形態のA/D変換回路100における第1の算出方法の説明では、パルス遅延回路101内を走行したパルス信号Pinの走行位置を測定したときの測定結果に付加されると考えられる2つの誤差量子化誤差および測定誤差の内、量子化誤差のみを考慮した場合について説明した。パルス遅延回路101内を走行したパルス信号Pinの走行位置を測定したときの測定結果の誤差として、量子化誤差以外に、さらに測定誤差が付加されている場合には、上式1に示した係数kの条件1<k<nを、測定誤差に対応した条件にすることによって、量子化誤差と測定誤差とを考慮したデジタル出力値Doutを算出することができる。<第2の算出方法>次に、本発明の第1の実施形態のA/D変換回路100におけるデジタル出力値Doutの第2の算出方法演算処理方法について説明する。本第2の算出方法においては、パルス遅延回路101内を走行したパルス信号Pinの走行位置を測定したときの測定結果に対して、量子化誤差と測定誤差との2つの誤差を考慮した場合におけるデジタル出力値Doutの算出方法について説明する。なお、A/D変換回路100では、上述した第1の算出方法と同様に、デジタル演算回路1034が、第2の算出方法によってデジタル出力値Doutを算出する。すなわち、本第2の算出方法によるデジタル出力値Doutの算出でも、デジタル演算回路1034による算出方法演算処理方法が異なるのみで、A/D変換回路100内の各構成要素の動作は同様である。また、本第2の算出方法によってデジタル出力値Doutを算出する場合の処理手順も、図4に示した処理手順と同様である。従って、以下の説明においては、第1の算出方法と同様の各構成要素の動作および処理手順について異なる動作および処理手順のみを説明して、詳細な説明は省略する。A/D変換回路100における第2の算出方法では、係数kについて、下式20のような条件になる。すなわち、第1の算出方法における係数kkは有理数の条件が、下式20に変更される。上式20において、Δmは、下位ビットラッチエンコーダ回路1031が取得した下位ビット出力値m1および下位ビット出力値m2における測定誤差の最大値を、パルス遅延回路101内の遅延素子1の個数で表した測定誤差である。また、測定誤差Δmは、式20の係数kの範囲から、式21を満たしていることが条件になる。クロック生成回路102は、A/D変換回路100の動作が開始される前に、上式20の条件1<k<n/2Δm1を満たす任意の係数kを設定し、その設定した係数kに基づいて、下位ビットラッチクロックCKL、上位ビットラッチクロックCKM、およびカウンタクロックCKCを生成する。そして、クロック生成回路102は、設定した係数k、設定した係数kに基づいた下位ビットラッチクロックCKL、上位ビットラッチクロックCKM、カウンタクロックCKC、およびパルス信号Pinを、パルス位置数値化回路103に出力する。次に、本発明の第1の実施形態のA/D変換回路100内のデジタル演算回路1034における、第2の算出方法によるデジタル出力値Dout算出方法について説明する。A/D変換回路100における第2の算出方法では、サンプリング時刻Ts/kおよびサンプリング時刻Tsのときに下位ビットラッチエンコーダ回路1031が検出した下位ビット出力値m1および下位ビット出力値m2の測定誤差が、最大で±Δm個存在する場合、第2の算出方法における条件として、上式20および上式21のような条件が存在する。すなわち、係数kが上式20の条件を満たす任意の値であり、かつ測定誤差Δmが上式21の条件を満たす測定誤差であれば、第2の算出方法によってデジタル出力値Doutを一意的に算出することができる。ここで、上式20および上式21についての証明を行う。サンプリング時刻Ts/kとサンプリング時刻Tsとを比較すると、Ts/k<Tsであるので、係数kは、k>1となる。そして、第1の算出方法における上式1の条件1<k<nと同様に、サンプリング時刻Ts/kのときの伝播周回数x1の誤差範囲と、サンプリング時刻Tsのときの伝播周回数x2との誤差範囲を考える。サンプリング時刻Ts/kのときの伝播周回数x1の誤差範囲については、上式3および上式4と同様に、下式22が成り立つ。また、サンプリング時刻Tsのときの伝播周回数x2の誤差範囲は、上式5と同様に、上式22の伝播周回数x1の誤差範囲をk倍したものであるため、下式23が成り立つ。上式22および上式23に示したように、サンプリング時刻Ts/kのときの伝播周回数x1の誤差範囲と、サンプリング時刻Tsのときの伝播周回数x2との誤差範囲は、量子化誤差に測定誤差Δmが付加されたものである。サンプリング時刻Tsの伝播周回数x2の誤差範囲が、パルス信号Pinが走行するパルス遅延回路101の1周未満の周回数であれば、デジタル算出値Doutを一意的に算出できる。よって、係数kについては、下式24が成り立つ。このように、パルス遅延回路101内を走行したパルス信号Pinの走行位置を測定したときの測定結果に対して、量子化誤差および測定誤差の2つの誤差を考慮した場合には、上式20の条件を満たす任意の係数k、かつ上式21の条件を満たす測定誤差Δmであれば、第2の算出方法によってデジタル出力値Doutを一意的に算出することができる。そして、デジタル演算回路1034の処理は、係数kの条件を変更するのみで、他の処理や処理手順は、図2に示したタイミングおよび図4に示した処理手順と同様に実行することができる。すなわち、本第2の算出方法では、第1の算出方法における上式1の条件1<k<nを、本第2の算出方法における上式20の条件1<k<n/2Δm1、かつ上式21の条件0<Δm<n-1/2に変更するのみで、第1の算出方法と同様に、デジタル出力値Doutを一意的に算出することができる。このように、本第1の実施形態のA/D変換回路100では、第2の算出方法によって、量子化誤差と測定誤差とを考慮したデジタル出力値Doutを算出することができる。上記に述べたように、本第1の実施形態のA/D変換回路100では、第1の算出方法または第2の算出方法によって、図7に示した従来のA/D変換回路400におけるサンプリング期間Tsのときの出力分解能と同等の出力分解能を持つデジタル出力値Doutを算出することができる。また、さらに、本第1の実施形態のA/D変換回路100では、サンプリング時刻Ts/kからTsまでの期間、カウンタ1032を停止することができる。すなわち、本第1の実施形態のA/D変換回路100では、カウンタ1032の駆動期間を、従来のA/D変換回路におけるカウンタの駆動期間であるサンプリング期間Tsから、その1/k倍となるサンプリング期間Ts/kに短縮することができる。このことにより、本第1の実施形態のA/D変換回路100では、図7に示した従来のA/D変換回路400におけるデジタル出力値DTに対する出力分解能を犠牲にすることなく、カウンタ1032の消費電力を1/kに低減することができる。また、本第1の実施形態のA/D変換回路100では、サンプリング時刻Ts/kからサンプリング時刻Tsまでの期間において、カウンタ1032が停止している期間が存在する。このため、カウンタ1032が取得するパルス信号Pinのパルス遅延回路101内の周回数が、少ない回数になる。すなわち、本第1の実施形態のA/D変換回路100では、カウンタ1032のビット数を、図7に示した従来のA/D変換回路400内のカウンタ4032に比べて少なくすることができる。このことにより、本第1の実施形態のA/D変換回路100では、図7に示した従来のA/D変換回路400よりも、回路規模を削減することができる。<第2の実施形態>以下、本発明の第2の実施形態について説明する。図6は、本発明のA/D変換回路を列毎に複数搭載したカラムA/D変換回路方式の固体撮像装置の概略構成を示したブロック図である。図6に示した固体撮像装置300は、画素部301と、垂直走査回路302と、水平走査回路303と、信号処理回路304と、カラムA/D変換回路305と、制御回路306と、を備えている。なお、図6においては、図1に示した第1の実施形態のA/D変換回路100を、固体撮像装置300に備えた場合の一例を示している。固体撮像装置300は、画素部301の各画素3が発生した光電変換信号に対して信号処理回路304によって各種の信号処理を行い、その後、カラムA/D変換回路305によってA/D変換してデジタル出力値Doutとして出力する。制御回路306は、垂直走査回路302と、水平走査回路303と、信号処理回路304と、カラムA/D変換回路305とを駆動させるための制御信号を出力する。垂直走査回路302は、制御回路306から出力された制御信号に応じて、画素部301内の画素3を画素部301の行単位で選択し、選択した行の各画素3から生成された光電変換信号を信号処理回路304に出力させる。画素部301は、複数の画素3を行方向および列方向の二次元的に配置した画素アレイである。各画素3は、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生し、垂直走査回路302からの選択に応じて、生成した光電変換信号を信号処理回路304に出力する。信号処理回路304は、制御回路306から入力された制御信号に応じて、画素部301から入力された光電変換信号からリセット雑音と1/f雑音とを除去した後、信号を増幅する。信号処理回路304は、増幅した信号をアナログ入力信号VinとしてカラムA/D変換回路305に出力する。カラムA/D変換回路305は、同じ構成のA/D変換回路100を、画素部301の列の数だけ複数備えている。ただし、カラムA/D変換回路305内に備えたA/D変換回路100は、クロック生成回路102をそれぞれ備える構成ではなく、全てのA/D変換回路100に共通のクロック生成回路102を1つのみ備えている。各列に備えたA/D変換回路100のそれぞれは、制御回路306から入力された制御信号に応じて、信号処理回路304から入力されたアナログ入力信号Vinを、A/D変換したデジタル信号を出力する。水平走査回路303は、制御回路306から入力された制御信号に応じて、カラムA/D変換回路305の各A/D変換回路100によってA/D変換されたデジタル信号を、画素部301の列単位で選択し、選択した列のデジタル信号を固体撮像装置300が出力するデジタル出力値Doutとして順次出力する。上記に述べたように、本第2の実施形態の固体撮像装置300では、画素部301の各画素3が生成した光電変換信号に対して信号処理回路304によって各種の信号処理を行って、アナログ入力信号Vinを取得する。その後、カラムA/D変換回路305によってアナログ入力信号VinをA/D変換したデジタル信号を、デジタル出力値Doutとして出力する。このとき、カラムA/D変換回路305内の各A/D変換回路100は、各パルス位置数値化回路103内のカウンタ1032の駆動期間を、従来のA/D変換回路におけるカウンタの駆動期間であるサンプリング期間Tsに対して1/k倍となるサンプリング期間Ts/kに短縮しつつ、従来のA/D変換回路におけるサンプリング期間Tsのときのデジタル出力値と同等の出力分解能を持つデジタル出力値Doutを算出することができる。これにより、カラムA/D変換回路305内の各A/D変換回路100は、従来のA/D変換回路におけるデジタル出力値に対する出力分解能を犠牲にすることなく、各パルス位置数値化回路103内のカウンタ1032の消費電力を1/kに低減することができる。このことにより、本第2の実施形態の固体撮像装置300内のカラムA/D変換回路305は、図7に示した従来のA/D変換回路400を画素部の各列に備えた、図示しない従来のカラムA/D変換回路に比べて、サンプリング期間Tsのときの出力分解能を犠牲にすることなく、全てのカウンタ1032の消費電力を1/kに低減することができる。この消費電力低減の効果は、カラムA/D変換回路方式の固体撮像装置に備えるA/D変換回路の個数、すなわち、カウンタの個数が多くなるほど、より多くの消費電力低減の効果を得ることができる。また、本第2の実施形態の固体撮像装置300では、カラムA/D変換回路305内の各A/D変換回路として、図1に示した第1の実施形態のA/D変換回路100を備えている。A/D変換回路100は、上記に述べたように、カウンタ1032の回路規模を削減した状態でも、図7に示した従来のA/D変換回路400と同等の分解能のデジタル出力値Doutを出力することができる。このことから、本第2の実施形態の固体撮像装置300では、カラムA/D変換回路305の回路規模を削減することができる。この回路規模の削減は、固体撮像装置300のように、狭小な領域内にA/D変換回路を搭載するような場合において有効であり、固体撮像装置300は、回路規模が削減された状態で、従来の固体撮像装置と同等の分解能のデジタル出力値Doutを出力することができる。なお、本第2の実施形態の固体撮像装置300においては、カラムA/D変換回路305内に、同じ構成のA/D変換回路100を、画素部301の列の数だけ複数備える場合について説明したが、画素部301の複数の列毎に1つのA/D変換回路100を複数備える構成とすることもできる。すなわち、A/D変換回路100を画素部301の複数の列で共有する構成とすることもできる。このような構成であっても、同様に、カウンタ1032の消費電力低減の効果を得ることができる。また、本第2の実施形態の固体撮像装置300においては、カラムA/D変換回路305内に、全てのA/D変換回路100に共通のクロック生成回路102を1つのみ備える場合について説明したが、共通のクロック生成回路102を、例えば、制御回路306や、水平走査回路303の中に備える構成とすることもできる。また、共通のクロック生成回路102を、固体撮像装置300の外部の制御装置に備える構成とすることもできる。これにより、従来のカラムA/D変換回路方式の固体撮像装置に対する出力分解能を犠牲にすることなく、固体撮像装置300の回路規模を削減することができる。上記に述べたとおり、本発明を実施するための形態によれば、A/D変換回路におけるパルス遅延回路内の遅延素子の構成、およびサンプリング期間Tsよりも短いサンプリング期間Ts/kで取得した値に基づいて、サンプリング期間Tsにおいて取得する値を予測する。そして、予測した値に基づいて、デジタル出力値Doutを算出する。これにより、A/D変換の精度を下げずに、従来のA/D変換回路におけるサンプリング期間Tsのときの出力分解能と同等の出力分解能を持つデジタル出力値Doutを出力することができる。また、本発明を実施するための形態によれば、A/D変換回路がA/D変換するためのサンプリング期間Tsの内、サンプリング時刻Ts/kからサンプリング時刻Tsまでの期間において、少なくともA/D変換回路内のカウンタの駆動を停止させることができる期間を設けることができる。これにより、従来のA/D変換回路よりもカウンタの消費電力を低減することができる。また、本発明を実施するための形態によれば、カウンタの駆動を停止させることにより、カウンタのビット数を少なくすることができる。これにより、カウンタの回路規模を削減する、すなわち、A/D変換回路の回路規模を削減することができる。また、本発明を実施するための形態によれば、A/D変換回路を固体撮像装置内に搭載した場合に、搭載したそれぞれのA/D変換回路の数に応じて、より多くのカウンタの消費電力低減の効果と、回路規模削減の効果とを得ることができる。これにより、従来の固体撮像装置に対して、デジタル出力値の出力分解能を犠牲にすることなく、回路規模の削減と低消費電力とを実現した固体撮像装置を提供することができる。なお、本実施形態においては、遅延素子1としてNAND回路およびNOT回路を使用した場合の例について説明したが、遅延素子1として使用する回路は、本発明を実施するための形態に限定されるものではない。例えば、遅延素子1として、NOR回路否定論理和ゲート、差動回路など、様々な構成の遅延素子であってもよい。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。"