ベースと、前記ベースの上に形成されているウェル区域と、前記ベースの上に形成されているゲートと、前記ベースの上に形成され、且つ前記ゲートの両側に配置されている第一区域及び第二区域と、前記ベースの上に形成され、且つ前記ゲートが第一区域及び第二区域との側に延伸して形成される第一低濃度不純物ドレイン区域及び第二低濃度不純物ドレイン区域と、前記第一低濃度不純物ドレイン区域に形成されている第一不純物層と、を含むCMOS素子において、前記第一不純物層に注入されているイオンの伝導型と前記第一低濃度不純物区域に注入されているイオンの伝導型とが相違する、ことを特徴とするCMOS素子。前記第二低濃度不純物ドレイン区域に形成されている第二不純物層をさらに含み、且つ前記第二不純物層に注入されているイオンの伝導型と前記第二低濃度不純物区域に注入されているイオンの伝導型とが相違する、ことを特徴とする請求項1に記載のCMOS素子。前記第一不純物層は、前記第一不純物層と前記第一低濃度不純物ドレイン区域との間にP型接合をさらに形成することにより、前記第一低濃度不純物ドレイン区域の不純物の濃度が増えても全空乏化されるように構成されている、ことを特徴とする請求項1に記載のCMOS素子。前記第一不純物層が前記第一低濃度不純物ドレイン区域の表面に形成されている、ことを特徴とする請求項1に記載のCMOS素子。前記第一不純物層が前記第一低濃度不純物ドレイン区域の中間部に形成されている、ことを特徴とする請求項1に記載のCMOS素子。前記第一不純物層が前記第一低濃度不純物ドレイン区域の底部に形成されている、ことを特徴とする請求項1に記載のCMOS素子。前記第一不純物層は、浅く形成される不純物層であり、前記不純物層の不純物の濃度が1016cm-3~1019cm-3である、ことを特徴とする請求項1に記載のCMOS素子。前記第一低濃度不純物ドレイン区域に注入されるイオンは、りんイオンであり、前記第一不純物層に注入されるイオンは、インジウムイオンである、ことを特徴とする請求項1に記載のCMOS素子。前記第一不純物層に注入されるイオンの拡散係数は、前記第一低濃度不純物ドレイン区域に注入されるイオンの拡散係数より小さい、ことを特徴とする請求項8に記載のCMOS素子。CMOS素子の製造方法に使われるプロセスにおいて、前記プロセスは、第一低濃度不純物ドレイン区域を形成した後第一不純物層をさらに形成することであり、且つ前記プロセスは、不純物層において低濃度不純物ドレイン区域に注入されるイオンの伝導型と異なる注入用イオンを選択するステップと、CMOS素子の種類に基づいて前記伝導型を有する特定の注入用イオンを選択するステップと、前記伝導型を有する特定の注入用イオンを使って、イオンの濃度をコントロールすることと、イオンを注入することにより、低濃度不純物ドレイン区域に一層の不純物層を形成するステップと、を含む、CMOS素子の製造方法に使われるプロセス。前記不純物層のイオン濃度と深度は、低濃度不純物ドレイン区域の表面に一層のイオン注入層を形成することによりコントロールする、ことを特徴とする請求項10に記載のプロセス。前記不純物層にイオンを注入する時に使われるマスクプレートと、前記低濃度不純物ドレイン区域にイオンを注入する時に使われるマスクプレートとが同じである、ことを特徴とする請求項10に記載のプロセス。前記不純物層を前記低濃度不純物ドレイン区域の表面に形成する、ことを特徴とする請求項10に記載のプロセス。前記不純物層を前記低濃度不純物ドレイン区域の表面に形成する、ことを特徴とする請求項10に記載のプロセス。前記不純物層を前記低濃度不純物ドレイン区域の表面に形成する、ことを特徴とする請求項10に記載のプロセス。本発明が解決しようとする課題は、従来の技術の問題を解決することができるCMOS素子及びその製造方法を提供することにある。前述した問題を解決するため、次のような相補型金属酸化膜半導体CMOS素子を提供する。本発明のCMOS素子は、ベースと、ベースの上に形成されるウェル区域と、前記ベースの上に形成されているゲートと、を含む。前記CMOS素子は、前記ベースの上に形成され且つ前記ゲートの両側に配置されている第一区域及び第二区域と、前記ベースの上に形成され且つ前記ゲートが第一区域及び第二区域との側に延伸して形成される第一低濃度不純物ドレイン区域及び第二低濃度不純物ドレイン区域と、前記第一低濃度不純物ドレイン区域に形成されている第一不純物層と、をさらに含む。前記第一不純物層に注入されているイオンの伝導型と前記第一低濃度不純物区域に注入されているイオンの伝導型とが相違する。前述した問題を解決するため、次のようなCMOS素子の製造方法に使われるプロセスをさらに提供する。前記プロセスは、第一低濃度不純物ドレイン区域を形成した後第一不純物層をさらに形成することである。前記プロセスは、不純物層において低濃度不純物ドレイン区域に注入されるイオンの伝導型と異なる注入用イオンを選択するステップと、CMOS素子の種類に基づいて前記伝導型を有する特定の注入用イオンを選択するステップと、前記伝導型を有する特定の注入用イオンを使って、イオンの濃度をコントロールすることと、イオンを注入することにより、低濃度不純物ドレイン区域に一層の不純物層を形成するステップと、を含む。上述した本発明のCMOS素子が不純物層をさらに具備するので、不純物の濃度が高い低濃度不純物ドレイン区域を全空乏化させるとともに、降伏電圧に影響を与えることを避けることができる。即ち、不純物層が不純物層と低濃度不純物ドレイン区域との間にP型接合をさらに形成することにより、低濃度不純物ドレイン区域の不純物の濃度が増えても全空乏化されるようにすることができる。また、不純物の濃度が高い低濃度不純物ドレイン区域が素子の電気抵抗を低減して、オン電流を高めることができる。以下、図面に基づいて本発明の実施例について詳しく説明する。図面において、同様な符号は同様又は類似する部品を示す。図1は、本発明の実施例に係るCMOS素子の構造を示す図である。図1に示す通り、本実施例のCMOS素子100は、ベース図示せずと、ベースの上に形成されるウェル区域101と、を含む。前記CMOS素子100は、多結晶シリコンゲート102と、ゲート酸化層103と、ソースドレイン区域104と、第一低濃度不純物ドレイン区域105aと、第二低濃度不純物ドレイン区域105bと、第一オフセットスペーサーoffsetspacer106aと、第二オフセットスペーサー106bと、をさらに含む。前記CMOS素子100は、他の構造をさらに含むか或いは一部の構造を無くすこともできる。前記ベースの材料として、CMOS素子の製造に適用できるすべての材料を用いることができる。例えば、前記ベースとして半導体ベースを用いることができる。例えば、単結晶又は多結晶のシリコン又はシリコンゲルマニウム、無固定形状の構造から形成されるベースである。また、前記ベースとして混合型半導体ベースを用いることもできる。例えば、カーボランダム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム又はアンチモン化ガリウム、合金半導体或いはそれらの組み合わせから構成されるベースである。前記ベースは、シリコンオンインシュレーターSilicononInsulatorをさらに含むことができる。前記ベースは、他の材料を含むか、或いは外部延伸層又は積層を含む多層構造に構成されることもできる。他の材料から構成されるベースを用いても良い。前記ソースドレイン区域104は、第一区域104a例えば、ドレイン区域と第二区域104b例えば、ソース区域と、を含む。第一区域104aと第二区域104bとは、両方とも前記ウェル区域101に形成されている。前記第一オフセットスペーサー106aと第二オフセットスペーサー106bは、前記多結晶シリコンゲート102の両側に形成されて、隔離と保護の作用を奏する。前記第一低濃度不純物ドレイン区域105aと第二低濃度不純物ドレイン区域105bは、前記第一区域104aと前記第二区域104bに沿ってそれぞれ形成され、且つ前記第一区域104aと前記第二区域104bから前記多結晶シリコンゲート102までそれぞれ延伸されている。前記第一低濃度不純物ドレイン区域105aは、第一不純物層107aを含み、前記第二低濃度不純物ドレイン区域105bは、第二不純物層107bを含む。前記第一不純物層107aと第二低濃度不純物ドレイン区域105bは、対応する低濃度不純物ドレイン区域において、各自の低濃度不純物区域に一定の不純物層を注入することにより形成することができる。前記第一不純物層107aと前記第二不純物層107bに注入するイオンの伝導型と、低濃度不純物区域に注入するイオンの伝導型とを、相違にすることができる。前記CMOS素子100は、PMOS素子或いはNMOS素子であることができる。本発明の実施例において、前記CMOS素子100がNMOS素子であり、前記ウェル区域101がP型不純物であり、前記第一低濃度不純物ドレイン区域105aと前記第二低濃度不純物ドレイン区域105bがN型不純物であることができる。この場合、前記第一不純物層107aと前記第二不純物層107bがP型不純物である。具体的には、前記第一低濃度不純物ドレイン区域105a及び/又は前記第二低濃度不純物ドレイン区域105bに注入される導電粒子/イオンがりんであり、前記第一不純物層107a及び/又は及び/又は前記第二不純物層107bに注入される導電粒子/イオンがインジウムである。さらに、二重表面電界低減技術D-RESURFにより、第一低濃度不純物ドレイン区域105aと第二低濃度不純物ドレイン区域105bに一定量のインジウムイオンを注入することができる。これにより、低濃度不純物ドレイン区域に不純物の濃度が前記第一低濃度不純物ドレイン区域105a及び/又は前記第二低濃度不純物ドレイン区域105bより高いP型不純物が形成される。前記第一不純物層107aを形成した場合、第一低濃度不純物ドレイン区域105aとウェル区域101との間には、1つの横方向のPN接合と1つの縦方向PN接合が形成され、第一低濃度不純物ドレイン区域105aと第一不純物層107aとの間には、1つの縦方向PN接合が形成される。即ち、第一低濃度不純物ドレイン区域105aの周辺に、1つの横方向のPN接合と2つの縦方向PN接合とが形成される。前記第一低濃度不純物ドレイン区域105aと前記第一不純物層107aとの間に形成される縦方向PN接合は、前記第一不純物層107aを形成する時に形成されるものである。前記第二不純物層107bを形成した場合、第二低濃度不純物ドレイン区域105bとウェル区域101との間には、1つの横方向のPN接合と1つの縦方向PN接合が形成され、第二低濃度不純物ドレイン区域105bと第二不純物層107bとの間には、1つの縦方向PN接合が形成される。即ち、第二低濃度不純物ドレイン区域105bの周辺に、1つの横方向のPN接合と2つの縦方向PN接合とが形成される。前記CMOS素子100のドレインに正電圧を印加する時、第一低濃度不純物ドレイン区域105aの周辺の3つのPN接合が全部逆バイアスされる。且つオフセットスペーサーが第一低濃度不純物ドレイン区域105aへ拡散して第一低濃度不純物ドレイン区域105aと重なるので、第一低濃度不純物ドレイン区域105aを容易に全空乏化させ、降伏電圧を高めることができる。従来のNMOSCMOS素子と比較すると、本発明のCMOS素子100は、P型不純物層107aをさらに具備し、且つ前記低濃度不純物ドレイン区域105aの不純物の濃度が従来の低濃度不純物ドレイン区域の不純物の濃度より高い。本発明のCMOS素子が不純物層をさらに具備するので、不純物の濃度が高い低濃度不純物ドレイン区域を全空乏化させるとともに、降伏電圧に影響を与えることを避けることができる。即ち、不純物層107aが不純物層と低濃度不純物ドレイン区域との間にP型接合をさらに形成することにより、低濃度不純物ドレイン区域の不純物の濃度が増えても全空乏化されるようにすることができる。また、不純物の濃度が高い低濃度不純物ドレイン区域は、素子の電気抵抗を低減して、オン電流を高めることができる。つまり、前記第一不純物層107aと前記ベースが前記第一低濃度不純物ドレイン区域を全空乏化させることにより、第一低濃度不純物ドレイン区域105aが容易に全空乏化されるようにする。前記第一不純物層107a又は前記第二不純物層107bは、前記第一低濃度不純物ドレイン区域105a又は前記第二低濃度不純物ドレイン区域105bのいずれの区域に形成することができる。即ち、前記第一不純物層107a又は前記第二不純物層107bを、前記第一低濃度不純物ドレイン区域105a又は前記第二低濃度不純物ドレイン区域105bの表面、中間部或いは底部に形成することができる。図2は、異なる低濃度不純物ドレイン区域を具備する本発明のCMOS素子200を示す図である。図2に示す通り、前記CMOS素子100のように本実施例のCMOS素子200は、ベース図示せずと、ベースの上に形成されるウェル区域101と、を含む。また、前記CMOS素子200は、多結晶シリコンゲート102と、ゲート酸化層103と、ソースドレイン区域104と、第一低濃度不純物ドレイン区域105aと、第二低濃度不純物ドレイン区域105bと、第一オフセットスペーサーoffsetspacer106aと、第二オフセットスペーサー106bと、をさらに含む。2つの実施例の相違点は、本実施例のCMOS素子200において、第一不純物層107aがウェル区域101の内に位置するように第一低濃度不純物ドレイン区域105aの表面に形成され、前記第二不純物層がウェル区域101の内に位置するように第二低濃度不純物ドレイン区域105bの表面に形成されていることにある。図3は、異なる低濃度不純物ドレイン区域を具備する本発明のCMOS素子300を示す図である。図3に示す通り、前記CMOS素子100のように本実施例のCMOS素子300は、ベース図示せずと、ベースの上に形成されるウェル区域101と、多結晶シリコンゲート102と、ゲート酸化層103と、ソースドレイン区域104と、第一低濃度不純物ドレイン区域105aと、第二低濃度不純物ドレイン区域105bと、第一オフセットスペーサーoffsetspacer106aと、第二オフセットスペーサー106bと、を含む。2つの実施例の相違点は、本実施例のCMOS素子300において、第一不純物層107aが第一低濃度不純物ドレイン区域105aの底部に形成され、第二不純物層107bが第二低濃度不純物ドレイン区域105bの底部に形成されていることにある。第一低濃度不純物ドレイン区域105a及び/又は第二低濃度不純物ドレイン区域105bにインジウムイオンを注入する量を増加する場合、第一不純物層107a及び/又は第二不純物層107bはベースとともに、第一低濃度不純物ドレイン区域105a及び/又は第二低濃度不純物ドレイン区域105bが全空乏化されるようにこれらの全空乏化速度を増加する。これにより、降伏電圧に影響を与えることを避けることができる。また、低濃度不純物ドレイン区域の不純物の濃度を高めることにより、素子の電気抵抗を低減して、オン電流を高めることができる。従って、前記第一不純物層107a及び/又は第二不純物層107bを不純物の濃度が高い不純物層にすることができる。具多的には、前記不純物の濃度を1016cm-3~1019cm-3にすることができる。NMOS素子を例にして説明する場合、低濃度不純物ドレイン区域に本発明のP型不純物層107a及び/又は107bを形成せず、低濃度不純物ドレイン区域に注入するイオン量を増加する方法だけにより素子の電流を増加しようとする場合、低濃度不純物ドレイン区域を全空乏化させにくくなり、降伏電圧が減り、且つホットキャリア効果が強化される。また、低濃度不純物ドレイン区域に濃度が高いP型不純物層を注入する場合、前記不純物層と低濃度不純物ドレイン区域に形成される縦方向のPN接合により低濃度不純物ドレイン区域が全空乏化されることを強化することができる。従って、低濃度不純物ドレイン区域の濃度が高くなっても、低濃度不純物ドレイン区域が全空乏化されることを確保することができる。即ち、素子の駆動電流を高めるとともに、降伏電圧が変化することと、ホットキャリア効果が強化されることを防ぐことができる。本発明の実施例において、前記第一不純物層107a及び/又は第二不純物層107bは、イオンを注入することにより、前記低濃度不純物ドレイン区域を形成することができる。不純物層に注入するイオンの濃度と深度をコントロールするため、具体的な実施例により不純物層に注入されるイオンの拡散係数を選択しなければならない。例えば、低濃度不純物ドレイン区域に注入されるイオンの拡散係数より小さいか、大きいか或いは等しい拡散係数を選択することができる。例えば、不純物層が浅く形成される実施例において、不純物層に注入されるイオンの拡散係数が低濃度不純物ドレイン区域に注入されるイオンの拡散係数より小さい。NMOS素子である場合、前記低濃度不純物ドレイン区域に注入されるイオンがりんイオン又は他のイオンであり、前記不純物層に注入されるイオンがインジウムイオン又は他のイオンであることができる。低濃度不純物ドレイン区域と、第一不純物層107a及び/又は第二不純物層107bと、にイオンを注入する場合、同一なマスクプレートを使うことができる。この場合、インジウムイオンの拡散係数がりんイオンの拡散係数より遥かに小さいので、低濃度不純物ドレイン区域に深度が非常に浅い第一不純物層107a及び/又は第二不純物層107bを形成することができる。従って、第一不純物層107a及び/又は第二不純物層107bを形成することにより低濃度不純物ドレイン区域に影響を与えることを避けることができる。前述した方法は、PMOS素子にも使うことができる。PMOS素子とNMOS素子の構造が同じであるが、対応する区域に注入されるイオンの伝導型が異なる。具体的に説明すれば、PMOS素子において、低濃度不純物ドレイン区域はP型不純物であり、第一不純物層107a及び/又は第二不純物層107bは、N型不純物である。PMOS素子とNMOS素子の構造が類似し、且つ前述した内容を参照することができるので、ここで再度説明しない。前述したCMOS素子の製造方法において、前記不純物層を形成するプロセスを前記CMOS素子の製造方法に加える場合、現在のCMOS素子の製造方法により前記不純物層を形成することができる。例えば、前記低濃度不純物ドレイン区域を形成した後、イオンを注入することにより低濃度不純物ドレイン区域に一層の不純物層を形成することができる。前記不純物層を形成するためには、まず前記イオンの伝導型を選択する。即ち、前記不純物層に注入するイオンの伝導型と前記低濃度不純物ドレイン区域に注入するイオンの伝導型とが相違するようにする。注入するイオンの種類も選択することができる。例えば、NMOS素子において、低濃度不純物ドレイン区域をN型不純物にし、不純物層をP型不純物にすることができる。つまり、前記低濃度不純物ドレイン区域に注入するイオンがりんイオン又は他のイオンであり、前記不純物層に注入するイオンがインジウムイオン又は他のイオンであることができる。PMOS素子においては、前記低濃度不純物ドレイン区域をP型不純物にし、前記不純物層をN型不純物にすることができる。前記不純物層を形成する場合、次の方法により不純物層に注入されるイオン濃度とイオンの深度をコントロールすることができる。まず、低濃度不純物ドレイン区域の表面に一層のイオン注入層を形成する。次は、前記イオン注入層により、前記不純物層のイオン濃度と注入されるイオンの深度をコントロールすることができる。前記不純物層は、低濃度不純物ドレイン区域のいずれの位置に形成することができる。例えば、低濃度不純物ドレイン区域の表面、中間部或いは底部に形成することができる。次に、不純物層のイオン濃度を要望の範囲にコントロールする。例えば、イオンの濃度を1016cm-3~1019cm-3にする。前述した方法は、PMOS素子にも応用することができる。不純物層に注入されるイオン濃度と深度をコントロールするため、具体的な実施例により不純物層に注入されるイオンの拡散係数を選択する。前記不純物層に注入されるイオンの拡散係数は、低濃度不純物ドレイン区域に注入されるイオンの拡散係数より、小さいか、大きいか或いは等しいことができる。例えば、深度の浅い不純物層を形成するため、不純物層に注入されるイオンの拡散係数を低濃度不純物ドレイン区域に注入されるイオンの拡散係数より小さくする。且つ低濃度不純物ドレイン区域と不純物層にイオンを注入する場合、同一なマスクプレートを使うことができる。本発明のCMOS素子の製造方法において、素子の低濃度不純物ドレイン区域に一層の不純物層を形成し、且つ前記不純物層に注入するイオンの伝導型と前記低濃度不純物ドレイン区域に注入するイオンの伝導型とが相違するようにする。従って、前記CMOS素子のドレインに正電圧を印加する時、前記不純物層と前記低濃度不純物ドレイン区域に縦方向に逆バイアスされるPN接合が形成され、且つ前記不純物層と前記ベースは低濃度不純物ドレイン区域が全空乏化されることを加速化して、低濃度不純物ドレイン区域がより容易に全空乏化されるようにするとともに、降伏電圧が変化することを防ぐことができる。また、低濃度不純物ドレイン区域の不純物の濃度を高めることにより、素子の電気抵抗を低減して、オン電流を高めることができる。また、本発明の製造方法は、現在の製造方法に不純物層にイオンを注入するプロセスを加えることにより実現することができる。即ち、不純物層にイオンを注入するプロセスを現在のCMOS素子の製造方法に加えることができるので、実現する方法が簡単であり、コストが低く、広く応用できる利点を有している。本発明に記載されている実施例は、半導体素子の製造方法だけではなく、MOSFET素子の製造方法にも応用することできる。本発明の要旨或いは特許請求の範囲が定めた範囲において、当業者が容易に想到して得ることができるいろいろな変形例或いは改良例は、すべて本願の特許請求の範囲が定めた範囲に属する。