ベース基板上に、半導体層を形成する工程と、シリコン基板を加熱により酸化して、前記シリコン基板上に熱酸化シリコン層を形成し、前記熱酸化シリコン層が形成された前記シリコン基板にイオンを照射することにより脆化領域を形成する工程と、前記半導体層が形成された前記ベース基板と、前記脆化領域が形成された前記シリコン基板と、を貼り合わせ、貼り合わされた前記ベース基板と前記シリコン基板と、を前記脆化領域において分離させることにより、前記ベース基板上に、前記熱酸化シリコン層を形成する工程と、前記熱酸化シリコン層上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層を低抵抗化することにより、前記半導体層にチャネル領域および一対の低抵抗領域を自己整合的に形成するする工程と、を有することを特徴とする、半導体装置の作製方法。前記貼り合わされた前記ベース基板と前記シリコン基板と、を前記脆化領域において分離させることにより、前記ベース基板上に、前記熱酸化シリコン層を形成する工程において、前記ベース基板上に、前記熱酸化シリコン層およびシリコン層を形成し、前記熱酸化シリコン層上にゲート電極を形成する工程において、前記シリコン層を加工することによりゲート電極を形成する、ことを特徴とする、請求項1に記載の半導体装置の作製方法。基板上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、前記半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、を有することを特徴とする、半導体装置。絶縁層上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、前記半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、を有するトランジスタと、前記一対の低抵抗領域の一方と、前記絶縁層と、前記絶縁層を介して、前記一対の低抵抗領域の一方と重畳する導電層と、を有する容量素子と、を有することを特徴とする、半導体装置。前記ゲート電極は、シリコンを含む、請求項3または請求項4に記載の半導体装置。前記半導体層は、酸化物半導体層である、請求項3乃至請求項5のいずれか一項に記載の半導体装置。前記ゲート絶縁層は、水素濃度が4×1019atoms/cm3以下である、請求項3乃至請求項6のいずれか一項に記載の半導体装置。前記ゲート絶縁層は、ハロゲン濃度が1×1017atoms/cm3以上である、請求項3乃至請求項7のいずれか一項に記載の半導体装置。しかしながら、CVD法やスパッタリング法で形成された酸化シリコン層をゲート絶縁層に用いると、熱酸化シリコン層を用いる場合と比較して、ゲート絶縁層の薄膜化に伴ってゲートリーク電流が増大しやすいという問題が生じる。そこで本発明では、チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供することを目的の一つとする。上記目的を達成するために、本発明の一態様ではチャネル領域にシリコンを含まない材料を用いる半導体装置において、ゲート絶縁層として熱酸化シリコン層を用いることとした。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わせ、ゲート絶縁層として用いる。この方法を適用することで、チャネル領域を形成する半導体層の材料にかかわらず、熱酸化シリコン層をゲート絶縁層として用いることができる。さらに、ゲート電極をマスクとして半導体層を低抵抗化することで、自己整合的に半導体層にチャネル領域および一対の低抵抗領域を形成することができる。また、半導体層に熱酸化シリコン層と共にシリコン層を貼り合わせ、シリコン層をゲート電極として用いることもできる。本発明の一態様は、ベース基板上に、半導体層を形成する工程と、シリコン基板を加熱により酸化して、シリコン基板上に熱酸化シリコン層を形成し、熱酸化シリコン層が形成されたシリコン基板にイオンを照射することにより脆化領域を形成する工程と、半導体層が形成されたベース基板と、脆化領域が形成されたシリコン基板と、を貼り合わせ、貼り合わされたベース基板とシリコン基板と、を脆化領域において分離させることにより、ベース基板上に、熱酸化シリコン層を形成する工程と、熱酸化シリコン層上にゲート電極を形成する工程と、ゲート電極をマスクとして半導体層を低抵抗化することにより、半導体層にチャネル領域および一対の低抵抗領域を自己整合的に形成するする工程と、を有することを特徴とする、半導体装置の作製方法である。また、貼り合わされたベース基板とシリコン基板と、を脆化領域において分離させることにより、ベース基板上に、熱酸化シリコン層を形成する工程において、ベース基板上に、熱酸化シリコン層およびシリコン層を形成し、熱酸化シリコン層上にゲート電極を形成する工程において、シリコン層を加工することによりゲート電極を形成してもよい。本発明の別の一態様は、基板上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有することを特徴とする、半導体装置である。本発明の別の一態様は、絶縁層上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有するトランジスタと、一対の低抵抗領域の一方と、絶縁層と、絶縁層を介して、一対の低抵抗領域の一方と重畳する導電層と、を有する容量素子と、を有することを特徴とする、半導体装置である。また、ゲート電極は、シリコンを含んでいてもよい。また、半導体層は、酸化物半導体層であってもよい。また、ゲート絶縁層は、水素濃度が4×1019atoms/cm3以下であってもよい。また、ゲート絶縁層は、ハロゲン濃度が1×1017atoms/cm3以上であってもよい。本発明の一態様により、チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供することができる。本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置の構造及び作製方法について、図1乃至図4を用いて説明する。<半導体装置の構成>図1は、トランジスタ200の上面図および断面図である。図1Aはトランジスタの上面図であり、図1Bは、図1Aの破線A1-A2に対応する断面図であり、図1Cは、図1Aの破線B1-B2に対応する断面図である。なお、図1Aでは、煩雑になることを避けるため、トランジスタ200の構成要素の一部たとえばゲート絶縁層108aなどを省略している。図1に示すトランジスタ200は、基板100上に設けられた絶縁層102と、絶縁層102上に設けられた低抵抗領域104a1、チャネル領域104a2、および低抵抗領域104a3を有する半導体層104aと、ゲート絶縁層108aと、ゲート電極112aと、を有する。低抵抗領域104a1および低抵抗領域104a3はソース領域またはドレイン領域として機能する。ここでゲート絶縁層108aには、熱酸化シリコン層を用いる。熱酸化シリコン層は結晶性の高いシリコン基板を材料とし、そのシリコン基板の表面から順に酸素が結合して形成されるため、CVD法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な膜となる。そのためゲート絶縁層に熱酸化シリコン層を用いることで、トランジスタ200のゲートリーク電流を抑制することができる。また、CVD法やスパッタリング法などの堆積法と比べ、熱酸化シリコン層は膜中の固定電荷が少なく、水素濃度が低い。特にSIMSSecondaryIonMassSpectrometry、二次イオン質量分析法により測定した膜中の水素濃度は、CVD法、スパッタリング法を用いて形成した酸化シリコン層が4×1019atoms/cm3を超えるのに対して、熱酸化シリコン層は4×1019atoms/cm3以下である。そのため、ゲート絶縁層に熱酸化シリコン層を用いることによって、半導体装置の信頼性を向上させることができる。また熱酸化シリコン層の形成を、ハロゲンを添加した酸化性雰囲気中で行うことによって、熱酸化シリコン層中にハロゲン元素を添加することができる。膜中にハロゲンが含まれることによって、可動イオン例えばナトリウムイオンなどをゲッタリングすることができる。そのため、半導体装置の信頼性を向上させることができる。たとえばハロゲンとして塩素を用いる場合、SIMSにより測定した塩素濃度を1×1017atoms/cm3以上とすることができる。なおゲート絶縁層108aとして、シリコン基板をプラズマ酸化処理することにより形成した酸化シリコン層を用いてもよい。プラズマ酸化処理により、低温で、CVD法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な酸化シリコン層を形成することができる。また、ゲート絶縁層108aの形状について、図1Bでは半導体層104aとゲート絶縁層108aの上面形状が等しくなっているが、これに限定されない。たとえば図2Aのトランジスタ201aようにゲート絶縁層108bとチャネル領域104a2の上面形状が等しくてもよい。またゲート電極112aには、不純物を含むシリコン、シリサイドまたは金属材料を用いる。不純物を含むシリコンとしては、不純物を含んで形成された低抵抗シリコン、または不純物を添加イオンドーピングまたはイオンインプランテーション等して抵抗を下げたシリコンを用いることが好ましい。シリサイドとしては、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、モリブデンシリサイド、タンタルシリサイド、チタンシリサイド、白金シリサイド等を用いることができる。シリサイドを用いることで、低抵抗なゲート電極112aとすることができる。金属材料としては、アルミニウムや銅、チタン、タンタル、タングステン等を用いることができる。金属材料を用いることで、さらに低抵抗なゲート電極112aとすることができる。本実施の形態では、ゲート電極112aとして、不純物を含むシリコンを用いることとする。またゲート電極112aをマスクとして半導体層104aに不純物を添加することで、自己整合的に低抵抗領域104a1および低抵抗領域104a3を形成することができる。そのためゲート電極112aの幅を短くすることで、ゲート電極112aをマスクに自己整合的に形成されるチャネル領域104a2、すなわちトランジスタ200のチャネル長を縮小することができる。また半導体層104aには、シリコンを含まない半導体材料を用いる。たとえばシリコンよりも電界効果移動度の高い、ゲルマニウムGe、ガリウム砒素GaAs、リン化インジウムInPを用いてもよい。またシリコンよりもバンドギャップが広い窒化ガリウムGaNなどの化合物半導体、酸化亜鉛ZnOなどの金属酸化物でなる酸化物半導体などを用いてもよい。中でも酸化物半導体は、スパッタリング法や湿式法印刷法などにより作製可能であり、量産性に優れるといった利点がある。さらに酸化物半導体は、安価で入手しやすいガラス基板上への成膜が可能であり、また集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述した半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能例えば信頼性を向上させるために結晶性の酸化物半導体を得ようとする場合でも、250°Cから800°Cの加熱処理によって結晶性の酸化物半導体を得ることができる。なおシリコンを含まない半導体材料とは、主成分としてシリコンおよびシリコン化合物以外のものを用いた半導体材料をいい、具体的にはシリコンの濃度が10atomic未満である材料をいう。本実施の形態では、シリコンを含まない半導体層104aとして、酸化物半導体を用いることとする。半導体層104aに酸化物半導体を用いる場合、酸化物半導体としては、少なくともインジウムInまたは亜鉛Znを含むことが好ましい。特にInおよびZnを含むことが好ましい。また、それらに加えて、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーを有することが好ましい。スタビライザーとしては、ガリウムGa、スズSn、ハフニウムHfおよびアルミニウムAlの少なくともいずれかを有すればよい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種または複数種を有してもよい。例えば、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物、In-Sn-Zn系酸化物、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系の材料、一元系金属の酸化物であるIn系酸化物、Sn系酸化物、Zn系酸化物などを用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、In、GaおよびZnを主成分として有する酸化物という意味であり、In、GaおよびZnの比率は問わない。また、酸化物半導体として、InMO3ZnOmm>0で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0で表記される材料を用いてもよい。例えば、In:Ga:Zn=3:1:2、In:Ga:Zn=1:1:1またはIn:Ga:Zn=2:2:1の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。または、In:Sn:Zn=1:1:1、In:Sn:Zn=2:1:3またはIn:Sn:Zn=2:1:5の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物のrだけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。しかし、これらに限られず、必要とする半導体特性電界効果移動度、しきい値電圧等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。酸化物半導体をチャネル領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差が0V以下またはしきい値電圧以下のときのドレイン電流とするを十分に低くすることが可能である。例えば、加熱成膜により酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル領域にIn-Ga-Zn系酸化物を用いたトランジスタで、チャネル長が10μm、半導体層の膜厚が30nm、ドレイン電圧が1V~10V程度の範囲である場合、オフ電流を、1×10-13A以下とすることが可能である。またチャネル幅あたりのオフ電流オフ電流をトランジスタのチャネル幅で除した値を1×10-23A/μm10yA/μmから1×10-22A/μm100yA/μm程度とすることが可能である。酸化物半導体は非単結晶であり、結晶性を有することが好ましい。非晶質でも多結晶でもよく、非晶質中に結晶性領域を含むなど、完全な非晶質でなくてもよい。また、酸化物半導体層には、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶を含む酸化物CAAC:CAxisAlignedCrystalともいう。を用いることができる。酸化物半導体層にCAACである酸化物半導体層を用いることで、電界効果移動度が高く、かつ信頼性の高いトランジスタを得ることができる。CAACとは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACを構成する酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる酸化物を挙げることもできる。基板100に用いるものとして、材質などに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板100として用いてもよい。また、炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、窒化ガリウムなどの化合物半導体基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いてもよい。絶縁層102は、半導体層104aとして酸化物半導体を用いる場合は、熱が与えられることにより酸素を放出する絶縁膜であることが好ましい。酸化物半導体と、熱が与えられることにより酸素を放出する絶縁膜とを接して設けることにより、加熱処理の際に、絶縁膜から酸素を放出し酸化物半導体に拡散又は供給させることができる。これにより、酸化物半導体の酸素欠損密度を低減することができる。また絶縁層及び酸化物半導体の界面準位を低減することができる。この結果、トランジスタの動作などに起因して生じうる電荷などが、絶縁層及び酸化物半導体の界面に捕獲されることを抑制することができるため、しきい値電圧がマイナス方向へシフトすることを抑制することができる。熱が与えられることにより酸素を放出する絶縁層102としては、化学量論比を満たす酸素よりも多くの酸素を含む絶縁層を用いることが好ましい。絶縁層102として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。また、半導体層104aとゲート絶縁層108aとの界面は、平坦であることが好ましい。界面が平坦であると、界面状態がよいためトランジスタの特性が向上する。たとえば、JISB0601:2001の算術平均粗さRaが0.2nm以下であることが好ましい。また、基板100が絶縁層102と同様の機能を持つ場合は、図2Bに示すトランジスタ201bのように、絶縁層102をもたない構成としてもよい。絶縁層102を持たない構成とすることで、工程を簡略化することができる。<半導体装置の作製方法>次に、図1に示すトランジスタ200の作製方法について、図3および図4を用いて説明する。なお図2Aおよび図2Bに示すトランジスタ201aおよびトランジスタ201bについては、図1に示すトランジスタ200との構成の違いがそれぞれ、ゲート絶縁層108aおよびゲート絶縁層108bの形状、ならびに絶縁層102の有無のみであるので、下記の記載を参酌して作製することができる。まず、基板100上に、絶縁層102を形成した後、絶縁層102上に半導体層104を形成する図3A-1、図3A-2、図3A-3参照。基板100に用いる材料としては、図1についての記載を参酌することができる。絶縁層102は、スパッタリング法、CVD法等により形成することができる。スパッタリング法を用いて絶縁層102を形成すると、熱が与えられることにより酸素を放出する絶縁層102とすることができる。そのため、半導体層104aに酸化物半導体を用いた半導体装置とする場合に好ましい。絶縁層102は、50nm以上800nm以下、好ましくは200nm以上500nm以下とする。絶縁層102を厚く形成することで、絶縁層102から離脱する酸素の量を増加させることができる。これにより、酸化物半導体の酸素欠損密度を低減することができる。また絶縁層102及び後に形成される酸化物半導体膜との界面における界面準位を低減することができる。絶縁層102は、単層構造でも積層構造でもよい。例えば、酸化シリコン膜を単層で設けてもよいし、酸化アルミニウム膜又は窒化酸化シリコン膜と酸化シリコン膜の積層で設けてもよい。酸化アルミニウム膜及び窒化酸化シリコン膜は、ブロッキング膜として機能させることができる。これにより、基板100に含まれる不純物を酸化アルミニウム膜及び窒化酸化シリコン膜にてブロッキングすることができるため、後に形成される酸化物半導体膜に不純物が混入することを防止することができる。本実施の形態では、絶縁層102としてスパッタリング法で形成した酸化シリコン膜を用いることとする。半導体層104に用いる材料としては、図1についての記載を参酌することができる。半導体層104の形成方法としては、スパッタリング法、蒸着法、CVD法、PLDPulseLaserDeposition法、ALDAtomicLayerDeposition法またはMBEMolecularBeamEpitaxy法などを用いることができる。半導体層104として酸化物半導体を用いる場合、好ましくはスパッタリング法により、基板加熱温度を100°C以上600°C以下、好ましくは150°C以上550°C以下、さらに好ましくは200°C以上500°C以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、1nm以上50nm以下、好ましくは3nm以上30nm以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはCAACが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはCAACが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は30atomic以上、好ましくは50atomic以上、さらに好ましくは80atomic以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。酸化物半導体としてIn-Ga-Zn系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn-Ga-Znターゲットを用いる。また加熱処理によってターゲットにおけるZnの原子数比よりも、成膜した酸化物半導体層におけるZnの原子数比が小さくなる場合がある。そのため、所望の原子数比より、Znの原子数比を大きくしたターゲットを用いてもよい。前述の原子数比を有するIn-Ga-Znターゲットを用いて酸化物半導体を成膜することで、多結晶またはCAACが形成されやすくなる。また、酸化物半導体としてIn-Sn-Zn系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2:2、または20:45:35で示されるIn-Sn-Znターゲットを用いる。また所望の原子数比より、Znの原子数比を大きくしたターゲットを用いてもよい。前述の原子数比を有するIn-Sn-Znターゲットを用いて酸化物半導体を成膜することで、多結晶またはCAACが形成されやすくなる。次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、8N99.999999以上、好ましくは9N99.9999999以上とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも10ppm以上含まれるものとする。ここで、不活性雰囲気とは、窒素、希ガスヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが10ppm未満とする。酸化物半導体は、成膜時の基板加熱に加えて、成膜後の加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。加熱処理を行うことによって、より非晶質領域に対して結晶領域の割合の多い酸化物半導体層とすることができる。加熱処理は、例えば200°C以上基板の歪み点未満で行えばよい。好ましくは、250°C以上450°C以下とする。酸化性雰囲気、不活性雰囲気または減圧雰囲気10Pa以下で行うことが好ましい。処理時間は3分~24時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成することができるが、24時間を超える加熱処理は生産性の低下を招くため好ましくない。ここでは、半導体層104として酸化物半導体を用い、スパッタリング法により、1nm以上50nm以下、好ましくは3nm以上30nm以下の厚さで成膜することとする。半導体層104の表面は平坦であることが好ましい。表面が平坦であると、後の工程で熱酸化シリコン層108と貼り合わせた際の貼り合わせ不良を低減することができる。たとえば、半導体層104のJISB0601:2001の算術平均粗さRaが0.2nm以下であることが好ましい。また最大高低差PVが3nm以下であることが好ましい。また自乗平均面粗さRqRMSともいうが0.3nm以下であることが好ましい。半導体層104としてスパッタリング法により成膜した酸化物半導体を用いると、上記のRa、PV、Rqを満たす半導体層104とすることが可能である。次に、基板100とは別にシリコン基板106を用意し、シリコン基板106上に熱酸化シリコン層108を形成する図3B-1、図3B-2参照。シリコン基板106には、単結晶シリコン基板や多結晶シリコン基板などの高い結晶性を有するシリコンを用いる。また、不純物を含んで製造された低抵抗シリコン基板を用いてもよいし、高抵抗シリコン基板を用いてもよい。高抵抗シリコン基板を用いる場合は、後の工程でゲート電極112aに不純物を十分に添加するか、シリサイド化を行うことが好ましい。また、シリコン基板に代わり、炭化シリコン基板を用いてもよい。シリコン基板106を加熱処理により酸化以降、熱酸化処理というして、熱酸化シリコン層108を形成する。シリコン基板106として高い結晶性を有するシリコンを用いるため、ゲート絶縁層として良質な熱酸化シリコン層108を得ることができる。熱酸化シリコン層108の水素濃度は、SIMSにおいて4×1019atoms/cm3以下とすることができる。熱酸化処理は、ハロゲンを添加した酸化性雰囲気中で行うことが好ましい。たとえば、酸素に対し塩化水素HClを0.5~10atomic好ましくは3atomicの割合で含む雰囲気中で、900°C~1150°Cの温度たとえば950°Cで熱酸化処理を行うとよい。処理時間は0.1~6時間、好ましくは0.5~1時間とすればよい。形成される熱酸化シリコン層108の厚さとしては、3nm~1000nm好ましくは5nm~200nm、例えば100nmの厚さとする。熱酸化シリコン層108中の塩素濃度としては、SIMSにおいて1×1017atoms/cm3以上1×1021atoms/cm3以下が好ましい。塩素原子により、シリコン中の可動イオン例えばナトリウムイオンなどをゲッタリングし、トランジスタの信頼性を向上させることができる。また、熱酸化処理の代わりにプラズマ酸化処理を行って酸化シリコン層を形成してもよい。プラズマ酸化処理の場合、低温で、CVD法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な酸化シリコン層を形成することができる。プラズマ酸化処理としては、酸素または酸化窒素等の酸素原子を含むガスを用いて行う。これに加えて、たとえばヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス、アンモニア、窒素、水素などを含む混合ガスを用いて行ってもよい。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカルOHラジカルを含む場合もあるによって、シリコン層の表面を酸化することにより、ゲート絶縁層として優れた酸化シリコン層が形成できる。本実施の形態では、シリコン基板106に塩化水素を含む雰囲気中で熱酸化処理を行うことにより、熱酸化シリコン層108を形成することとする。従って、熱酸化シリコン層108は、SIMSにおいて塩素原子を1×1017atoms/cm3以上1×1021atoms/cm3以下含有した層となる。なお、熱酸化シリコン層108の表面は平坦であることが好ましい。表面が平坦であると、後の工程で半導体層104と貼り合わせた際の貼り合わせ不良を低減することができる。たとえば、熱酸化シリコン層108のJISB0601:2001の算術平均粗さRaが0.2nm以下であることが好ましい。また最大高低差PVが2nm以下であることが好ましい。また自乗平均面粗さRqRMSともいうが0.2nm以下であることが好ましい。シリコン基板106に熱酸化処理を行って熱酸化シリコン層108を形成することで、上記のRa、PV、Rqを満たす熱酸化シリコン層108とすることが可能である。次に、熱酸化シリコン層108が形成されたシリコン基板106にイオンを照射することにより、シリコン基板106中に脆化領域110を形成する図3B-3参照。例えば、電界で加速されたイオンでなるイオンビームを照射して、シリコン基板106の表面から所定の深さの領域に脆化領域110を形成する。脆化領域110が形成される深さにより、シリコン基板106から分離される半導体層の厚さが決定される。脆化領域110が形成される深さは、熱酸化シリコン層108の厚さを超える必要がある。たとえばシリコン基板106の熱酸化シリコン層108とシリコンの界面から50nm以上1100nm以下の深さ、好ましくは50nm以上300nm以下の深さとすることができる。イオンをシリコン基板106に添加する際には、イオンインプランテーション装置またはイオンドーピング装置を用いることができる。イオンインプランテーション装置は、ソースガスを励起してイオン種を生成し、生成されたイオン種を質量分離して、所定の質量を有するイオン種を被処理物に照射する。イオンドーピング装置は、プロセスガスを励起してイオン種を生成し、生成されたイオン種を質量分離せずに被処理物に照射する。なお、質量分離装置を備えているイオンドーピング装置では、イオンインプランテーション装置と同様に、質量分離を伴うイオンの照射を行うこともできる。イオンドーピング装置を用いる場合、ソースガスとして水素を含むガスを用いることができる。該ガスを用いることによりイオン種としてH、H2、H3を生成することができる。水素ガスをソースガスとして用いる場合には、H3を多く照射することが好ましい。具体的には、イオンビームに、H、H2、H3の総量に対してH3が70以上含まれるようにすることが好ましい。また、H3の割合を80以上とすることがより好ましい。このようにH3の割合を高めておくことで、脆化領域110に1×1020atoms/cm3以上の濃度で水素を含ませることが可能である。これにより、脆化領域110における分離が容易になる。また、H3を多く照射することで、H、H2を照射する場合より短時間で脆化領域110を形成することができる。イオンインプランテーション装置を用いる場合には、質量分離により、H3が照射されるようにすることが好ましい。イオン照射工程のソースガスには水素を含むガスの他に、ヘリウムやアルゴンなどの希ガス、フッ素ガスや塩素ガスに代表されるハロゲンガス、フッ素化合物ガス例えば、BF3などのハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。次に、基板100とシリコン基板106とを貼り合わせる。具体的には、基板100とシリコン基板106とを対向させて、基板100に形成された半導体層104と、シリコン基板106に形成された熱酸化シリコン層108とを貼り合わせる図3C参照。次に、基板100とシリコン基板106とを貼り合わせた後に、貼り合わされた基板100およびシリコン基板106に第1の加熱処理を施して、貼り合わせを強固なものとすることが好ましい。この際の加熱温度は、脆化領域110における分離が進行しない温度とする必要がある。例えば、100°C以上400°C未満、好ましくは300°C以下とする。加熱処理時間については処理時間と貼り合わせ強度との関係から適切な条件を設定すればよい。貼り合わせ強度に問題がない場合には、上記加熱処理は省略すればよい。本実施の形態においては200°C、2時間の加熱処理を施すこととする。次に、第2の加熱処理を行うことにより、シリコン基板106を、脆化領域110において、シリコン層112とシリコン基板106とに分離する図3D参照。第2の加熱処理を行うことで、温度上昇によって脆化領域110に形成されている微小な孔には、イオン照射工程で添加した原子が析出し、微小な孔の内部の圧力が上昇する。圧力の上昇により、脆化領域110の微小な孔に体積変化が起こり、脆化領域110においてシリコン基板106が分離する。熱酸化シリコン層108は基板100に接合しているので、基板100上には熱酸化シリコン層108を介してシリコン基板106から分離されたシリコン層112が形成される。また、ここでの加熱処理の温度は、基板100の歪み点を越えない温度とする。例えば、基板100としてガラス基板を用いる場合には、加熱処理の温度は400°C以上750°C以下とすることが好ましい。本実施の形態においては600°C、2時間の加熱処理を行うこととする。なお、基板100と熱酸化シリコン層108との接合強度の増加のための第1の加熱処理工程と、脆化領域110における分離のための第2の加熱処理工程を連続して行ってもよい。このようにして、基板100上に、絶縁層102、半導体層104、熱酸化シリコン層108およびシリコン層112を形成することができる。このような方法を用いることにより、たとえば半導体材料の種類によってだけでなく、基板の耐熱性の問題から熱酸化を行えない場合でも、熱酸化シリコン層108を基板100上に形成することができる。次に、シリコン層112の一部をエッチングにより加工してゲート電極112aを形成する図4A参照。なおゲート電極112aとしてシリサイドを用いる場合は、たとえばシリコン層112上に金属層を形成した後、熱処理によりシリコン層112と金属層を合金化してシリサイドを形成し、シリサイドを加工してゲート電極112aを形成することができる。また、ゲート電極112aとして金属材料を用いる場合は、たとえばシリコン層112をエッチングまたはCMPにより除去した後、金属層を形成し、金属層を加工してゲート電極112aを形成することができる。次に、半導体層104および熱酸化シリコン層108の一部をエッチングにより加工して、半導体層104aおよびゲート絶縁層108aを形成する図4B参照。次に、ゲート電極112aをマスクとして、半導体層104aに不純物を添加する図4C参照。これにより、半導体層104aに、高濃度に不純物を含む低抵抗領域104a1および低抵抗領域104a3と、不純物を含まないチャネル領域104a2を自己整合的に形成することができる。また、ゲート電極112aを低抵抗化することができる。なお、ゲート絶縁層108aの形状について、図4Cではゲート絶縁層108aと半導体層104aの上面形状が等しくなっているが、これに限定されない。たとえば図2Aのようにゲート絶縁層108aとチャネル領域104a2が同じ上面形状であってもよい。ゲート絶縁層108aとチャネル領域104a2を同じ上面形状とすることで、ゲート絶縁層108aを介することなく、半導体層104aに直接不純物を添加することができる。不純物の添加の方法としては、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、窒素、リン、若しくは砒素などの15族元素、ホウ素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから少なくとも一つを選択することができる。このようにして、チャネル領域にシリコンを含まない半導体材料を用い、ゲート絶縁層108aとして熱酸化シリコン層を用いたトランジスタ200を作製することができる。ゲート絶縁層108aに熱酸化シリコン層を用いることで、トランジスタの微細化に伴いゲート絶縁層が薄膜化した場合でも、ゲートリーク電流を抑制することができる。ゲートリーク電流を抑制することで、高速動作が可能で、且つ消費電力の低い半導体装置を得ることができる。実施の形態2本実施の形態では、実施の形態1と異なる本発明の一態様に係る半導体装置の構造及び作製方法について、図5乃至図7を用いて説明する。半導体装置の構成図5Aは、トランジスタ200および容量素子202を有する記憶素子203の断面図であり、図5Bはその回路図である。記憶素子203は、DRAMDynamicRandomAccessMemoryの素子であり、トランジスタ200の低抵抗領域104a3は、容量素子202の一方の電極を兼ねている。記憶素子203は、トランジスタ200と容量素子202との間に電荷を蓄えることで、データを記憶することができる。導電層150は、絶縁層102の下に、低抵抗領域104a3と少なくとも一部が重畳して設けられる。記憶素子203では、導電層150が容量素子202の電極の一方として機能する。また、トランジスタ200の低抵抗領域104a3が容量素子202の他方の電極として機能する。すなわち、下記のように言い換えることもできる。記憶素子203の容量素子202は、一方の電極として基板100上に設けられた導電層150を有し、誘電体膜として導電層150上の絶縁層102を有する。また他方の電極として、絶縁層102上に設けられ導電層150と重畳する低抵抗領域104a3を有する。記憶素子203のトランジスタ200の構成は、図1についての記載を参酌することができる。また、図2Aまたは図2Bのようなトランジスタの構成としてもよい。容量素子202が有する導電層150、およびトランジスタ200が有する電極116の材料としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いることができる。また、トランジスタ200を覆うように設けられた絶縁層114として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いることができる。特に、絶縁層114に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層114には、これらの材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層114は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層114として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層114は1層としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としてもよい。積層構造とすることで、絶縁層の一部を酸化アルミニウム膜または窒化酸化シリコン膜とし、ブロッキング膜として機能させることができる。これにより不純物の混入を防止することができる。半導体装置の作製方法次に、図5に示す記憶素子203の作製方法について、図6および図7を用いて説明する。まず、基板100上に、導電層150を形成する図6A-1参照。導電層150に用いる材料としては、図5ついての記載を参酌することができる。導電層150の形成方法は特に限定されず、たとえば蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いた後、一部をエッチングにより加工することで形成することができる。次に、基板100および導電層150上に、絶縁層102を形成した後、絶縁層102上に半導体層104を形成する図6A-2、図6A-3参照。なお、半導体層104を形成する前に、絶縁層102をCMPChemicalMechanicalPolishing法などの研磨により平坦化することが好ましい。絶縁層102を平坦化することで、トランジスタ200を平坦な面に形成することができ、トランジスタ200の信頼性および電気的特性を向上させることができる。また絶縁層102および半導体層104については、図3についての記載を参酌することができる。次に、シリコン基板106上に、熱酸化シリコン層108を形成し、イオンを照射することにより脆化領域110を形成する図6B-1、図6B-2および図6B-3参照。次に、基板100とシリコン基板106とを貼り合わせる図6C参照。その後加熱処理を行うことにより、シリコン基板106を、脆化領域110において、シリコン層112とシリコン基板106とに分離する図6D参照。さらにシリコン層112を加工してゲート電極112aを形成する図6E参照。図6B-1乃至図6Eについては、図3A乃至Dおよび図4Aについての記載を参酌することができる。次に、半導体層104および熱酸化シリコン層108を加工して、半導体層104aおよびゲート絶縁層108aを形成する図7A参照。次に、ゲート電極112aをマスクとして、半導体層104aに不純物を添加する図7B参照。図7Aおよび図7Bについては、図4BおよびCについての記載を参酌することができる。次に、ゲート電極112aおよびゲート絶縁層108aを覆うように、絶縁層114を形成する図7C参照。絶縁層114に用いる材料としては、図5についての記載を参酌することができる。また、絶縁層114の形成方法は特に限定されず、CVD法やスパッタリング法により形成することができる。次に、絶縁層114およびゲート絶縁層108aを加工して、半導体層104の低抵抗領域104a1に達するコンタクトホールを形成する図4D参照。なお図4Dではゲート電極112aに達するコンタクトホールを図示していないが、半導体層104の低抵抗領域104a1に達するコンタクトホールと同時に、ゲート電極112aに達するコンタクトホールを形成してもよい。次に、コンタクトホールを介して低抵抗領域104a1に接する電極116を形成する図4E参照。電極116に用いる材料としては、図5についての記載を参酌することができる。電極116の形成方法は特に限定されず、たとえば蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いて導電層を形成した後、導電層を加工して形成することができる。このようにして、チャネル領域にシリコンを含まない半導体材料を用い、ゲート絶縁層として熱酸化シリコン層を用いたトランジスタ200と、容量素子202を有する記憶素子203を作製することができる。実施の形態3本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図8を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図8Aは、ノート型のパーソナルコンピュータであり、筐体301、筐体302、表示部303、キーボード304などによって構成されている。筐体301と筐体302の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図8Bは、タブレット型端末310である。タブレット型端末310は、表示部312を有する筐体311と、表示部314を有する筐体313と、操作ボタン315と、外部インターフェイス316を有する。また、タブレット型端末310を操作するスタイラス317などを備えている。筐体311と筐体313の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された携帯情報端末が実現される。図8Cは、電子ペーパーを実装した電子書籍320であり、筐体321と筐体323の2つの筐体で構成されている。筐体321および筐体323には、それぞれ表示部325および表示部327が設けられている。筐体321と筐体323は、軸部337により接続されており、該軸部337を軸として開閉動作を行うことができる。また、筐体321は、電源331、操作キー333、スピーカー335などを備えている。筐体321、筐体323の少なくとも一つの内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された電子書籍が実現される。図8Dは、携帯電話機であり、筐体340と筐体341の2つの筐体で構成されている。さらに、筐体340と筐体341は、スライドし、図8Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体341は、表示パネル342、スピーカー343、マイクロフォン344、操作キー345、ポインティングデバイス346、カメラ用レンズ347、外部接続端子348などを備えている。また、筐体340は、携帯電話機の充電を行う太陽電池セル349、外部メモリスロット350などを備えている。また、アンテナは、筐体341に内蔵されている。筐体340と筐体341の少なくとも一つの内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された携帯電話機が実現される。図8Eは、デジタルカメラであり、本体361、表示部367、接眼部363、操作スイッチ364、表示部365、バッテリー366などによって構成されている。本体361内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図8Fは、テレビジョン装置370であり、筐体371、表示部373、スタンド375などで構成されている。テレビジョン装置370の操作は、筐体371が備えるスイッチや、リモコン操作機380により行うことができる。筐体371およびリモコン操作機380の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。以下に、実際に各種の方法で酸化シリコン膜を形成し、酸化シリコン膜の水素をはじめとする元素濃度を測定した結果を示す。本実施例では熱酸化処理により酸化シリコン膜を形成した。具体的には、フッ化水素酸により表面の酸化膜を除去したシリコン基板に対し、酸素雰囲気下で950°Cの熱酸化処理を行い、約100nmの酸化シリコン膜を形成した。熱酸化処理により形成した酸化シリコン膜について、SIMSを行った。一次イオンにはセシウムCsを用いた。水素および塩素の濃度、ならびにシリコンの二次イオン強度を図9に示す。横軸に深さ、左の縦軸に水素および塩素の濃度、右の縦軸にシリコンの二次イオン強度を示す。図9中に示すように、酸化シリコン膜のうち界面の影響の少ない部分を定量範囲とした。熱酸化処理により形成した酸化シリコン膜は、水素濃度が2.21×1019atoms/cm3以下であった。本実施例では、塩素を含む雰囲気中で、熱酸化処理により酸化シリコン膜を形成した。具体的には、塩素3atomic、酸素97atomicの雰囲気下で熱酸化処理を行った。その他の条件は実施例1と同様にして行った。塩素を含む雰囲気中で、熱酸化処理により形成した酸化シリコン膜について、実施例1と同様にSIMSを行った結果を、図10に示す。塩素を含む雰囲気中で、熱酸化処理により形成した酸化シリコン膜は、水素濃度が2.37×1019atoms/cm3以下であった。また、塩素濃度は1.78×1017atoms/cm3以上であり、深さが20nm以上80nm以下の部分の平均は、6.48×1018atoms/cm3であった。<比較例1>本比較例では、CVD法により酸化窒化シリコン膜を形成した。具体的には、フッ化水素酸により表面の酸化膜を除去したシリコン基板上に、シランSiH4と亜酸化窒素N2OSiH4/N2O=4/800sccmを用いて、基板温度400°C、電源周波数60MHz、39.99Paの条件で、約100nmの酸化窒化シリコン膜を形成した。CVD法により形成した酸化窒化シリコン膜について、実施例1と同様にSIMSを行った結果を、図11に示す。CVD法により形成した酸化窒化シリコン膜は、水素濃度が2.17×1021atoms/cm3以上であった。<比較例2>本比較例では、スパッタリング法により酸化シリコン膜を形成した。具体的には、シリコン基板上に、アルゴンと酸素Ar/O2=25/25sccmの雰囲気下、0.4Pa、1.5kW、基板温度100°Cの条件で、約200nmの酸化シリコン膜を形成した。スパッタリング法により形成した酸化シリコン膜について、実施例1と同様にSIMSを行った結果を、図12に示す。スパッタリング法により形成した酸化シリコン膜は、水素濃度が4.49×1019atoms/cm3以上であった。以上の実施例1、実施例2、比較例1および比較例2の結果から、熱酸化処理により形成された酸化シリコンは、CVD法やスパッタリング法により形成された酸化シリコンと比較して、水素濃度が低いことが明らかとなった。また、熱酸化処理により形成された酸化シリコンは、膜中の水素濃度が4×1019atoms/cm3以下であることが明らかとなった。