負荷に供給される電源電圧から三角波を生成する三角波生成回路と、前記三角波生成回路により生成される三角波と基準電圧との比較に応じたデューティ比の駆動パルスを前記負荷に供給するパルス駆動回路と、前記電源電圧が増加するに従って前記基準電圧を増加または減少させて前記駆動パルスのデューティ比を減少させる基準電圧生成回路と、を備えた負荷制御装置において、前記電源電圧が所定電圧以下のときに、前記三角波生成回路により生成される三角波の周波数を低くして前記駆動パルスの周波数を低くする周波数調整回路をさらに備えたことを特徴とする負荷制御装置。前記三角波生成回路が、容量と、前記電源電圧に接続された第1入力トランジスタ、前記第1入力トランジスタにカレントミラー接続された第1出力トランジスタ、及び、前記第1入力トランジスタにカレントミラー接続されると共に前記容量に直列接続された第2出力トランジスタ、から構成され、前記第2出力トランジスタに流れる一定の充電電流を前記容量に供給する第1カレントミラー回路と、前記第1出力トランジスタに直列接続された第2入力トランジスタと、前記第2入力トランジスタにカレントミラー接続されると共に前記容量の両端に接続された第3出力トランジスタと、から構成され、前記容量を前記第3出力トランジスタに流れる一定の放電電流で放電させる第2カレントミラー回路と、を有し、前記周波数調整回路が、前記第1入力トランジスタに直列接続された抵抗値が可変な抵抗値可変回路と、前記電源電圧が前記所定電圧以下のときに前記抵抗値可変回路の抵抗値を増加させて前記充電電流及び前記放電電流を減少させ、前記電源電圧が前記所定電圧を超えたときに前記抵抗値可変回路の抵抗値を減少させて前記充電電流及び前記放電電流を増加させる制御回路と、を有することを特徴とする請求項1に記載の負荷制御装置。前記制御回路が、前記電源電圧を分圧する分圧回路と、前記基準電圧生成回路が生成した基準電圧と前記分圧回路により分圧された前記電源電圧の分圧電圧とを比較する比較器と、を有し、前記分圧電圧が前記基準電圧以上のときに前記電源電圧が所定電圧以下であると判断することを特徴とする請求項2に記載の負荷制御装置。そこで、本発明は、高デューティ領域においてデューティ比が不正確になるのを防止することにより、デューティ比の精度を向上させた負荷制御装置を提供することを課題とする。上述した課題を解決するための請求項1記載の発明は、負荷に供給される電源電圧から三角波を生成する三角波生成回路と、前記三角波生成回路により生成される三角波と基準電圧との比較に応じたデューティ比の駆動パルスを前記負荷に供給するパルス駆動回路と、前記電源電圧が増加するに従って前記基準電圧を増加または減少させて前記駆動パルスのデューティ比を減少させる基準電圧生成回路と、を備えた負荷制御装置において、前記電源電圧が所定電圧以下のときに、前記三角波生成回路により生成される三角波の周波数を低くして前記駆動パルスの周波数を低くする周波数調整回路をさらに備えたことを特徴とする負荷制御装置に存する。請求項2記載の発明は、前記三角波生成回路が、容量と、前記電源電圧に接続された第1入力トランジスタ、前記第1入力トランジスタにカレントミラー接続された第1出力トランジスタ、及び、前記第1入力トランジスタにカレントミラー接続されると共に前記容量に直列接続された第2出力トランジスタ、から構成され、前記第2出力トランジスタに流れる一定の充電電流を前記容量に供給する第1カレントミラー回路と、前記第1出力トランジスタに直列接続された第2入力トランジスタと、前記第2入力トランジスタにカレントミラー接続されると共に前記容量の両端に接続された第3出力トランジスタと、から構成され、前記容量を前記第3出力トランジスタに流れる一定の放電電流で放電させる第2カレントミラー回路と、を有し、前記周波数調整回路が、前記第1入力トランジスタに直列接続された抵抗値が可変な抵抗値可変回路と、前記電源電圧が前記所定電圧以下のときに前記抵抗値可変回路の抵抗値を増加させて前記充電電流及び前記放電電流を減少させ、前記電源電圧が前記所定電圧を超えたときに前記抵抗値可変回路の抵抗値を減少させて前記充電電流及び前記放電電流を増加させる制御回路と、を有することを特徴とする請求項1に記載の負荷制御装置に存する。請求項3記載の発明は、前記制御回路が、前記電源電圧を分圧する分圧回路と、前記基準電圧生成回路が生成した基準電圧と前記分圧回路により分圧された前記電源電圧の分圧電圧とを比較する比較器と、を有し、前記分圧電圧が前記基準電圧以上のときに前記電源電圧が所定電圧以下であると判断することを特徴とする請求項2に記載の負荷制御装置に存する。以上説明したように請求項1記載の発明によれば、周波数調整回路が、電源電圧が所定電圧以下のときに、三角波生成回路により生成される三角波の周波数を低くして駆動パルスの周波数を低くする。従って、電源電圧が高くデューティ比が高い高デューティ領域において、駆動パルスのデューティ比を変えずに周波数だけを低くすることができるため、駆動パルスのロー期間が長くなり、立下りと立ち上がりとがつながることがなくなる。結果、高デューティ領域においてデューティ比が不正確になるのを防止することができ、デューティ比の精度を向上させることができる。請求項2記載の発明によれば、制御回路が、電源電圧が所定電圧以下のとき抵抗値可変回路の抵抗値を増加させて充電電流及び放電電流を引き下げ、電源電圧が所定電圧を超えたときに抵抗値可変回路の抵抗値を減少させて充電電流及び放電電流を引き上げるので、第1入力トランジスタに流れる電流を制御するだけで充電電流及び放電電流の双方を制御することができるので、簡単な回路構成で駆動パルスの周波数を低くすることができる。請求項3記載の発明によれば、制御回路が、基準電圧と分圧電圧との比較する比較器を有し、分圧電圧が基準電圧以下のときに電源電圧が所定電圧以下と判断するので、基準電圧を流用することにより簡単な構成で電源電圧が所定電圧以下と判断できる。以下、本発明の負荷制御装置を組み込んだ電源供給回路について図1~図4を参照して説明する。本実施形態では、PWM変調制御により所定の負荷を駆動する負荷制御装置に関して説明する。この負荷制御装置では、電源電圧が増加するに従って負荷に供給する駆動パルスのデューティ比を減少させ、負荷の実行電力が大きく変動しないようにしつつ、電源電圧が所定電圧以下であり高デューティ比の駆動パルスが供給されている間は駆動パルスの周波数を低くして、パルス波形が崩れてデューティ比が不正確になるのを防止する。図1に示すように、電源供給回路1は、ランプなどの負荷2と、この負荷2に電源を供給するためのバッテリ3と、負荷2に対するバッテリ3からの電源電圧の供給を制御する負荷制御装置4と、を備えている。上記負荷制御装置4は、IC化され、電源入力端子TPと、出力端子TOと、グランド端子TGと、制御端子TCと、を備えている。本実施形態では、負荷制御装置4の全部をIC化した例について説明するが、本発明はこれに限ったものではなく、負荷制御装置4の一部のみをIC化してもよい。電源入力端子TPは、バッテリ3のプラス側に接続されている。このバッテリ3のプラス側には、負荷2の一端が接続されている。出力端子TOは、負荷2の他端に接続されている。グランド端子TGは、バッテリ3のマイナス側に接続され、内部ではグランドに接地されている。なお、バッテリ3のマイナス側はグランドに接地されている。制御端子TCには、ECU60からの制御信号が供給される。上記負荷制御装置4は、負荷2に供給される電源電圧VIから三角波を生成する三角波生成回路5と、三角波生成回路5により生成される三角波と基準電圧Vkとの比較に応じたデューティ比の駆動パルスを負荷2に供給するパルス駆動回路6と、電源電圧VIが増加するに従って基準電圧Vkを増加させて駆動パルスのデューティ比を減少させる基準電圧生成回路7と、電源電圧VIが所定電圧VL3以下であり高デューティ比の駆動パルスが出力されているときに、三角波生成回路5により生成される三角波の周波数を低くして駆動パルスの周波数を低くする周波数調整回路8と、を備えている。上記三角波生成回路5は、容量としてのコンデンサC1と、コンデンサC1に一定の充電電流Icを供給する第1カレントミラー回路51と、コンデンサC1を一定の放電電流Idで放電させる第2カレントミラー回路52と、第2カレントミラー回路52による放電時にコンデンサC1の両端電圧VC1が下限値Vaを下回ると第2カレントミラー回路52による放電を停止させ、放電停止中に第1カレントミラー回路51により充電されてコンデンサC1の両端電圧VC1が上限値Vbを上回ると第2カレントミラー回路52による放電を再開させてコンデンサC1を放電させる充放電制御回路53と、を有している。上記コンデンサC1は、その両端電圧VC1が三角波となるように充放電される。このコンデンサC1の一端は、後述する第1、第2カレントミラー回路51、52に接続され、他端はグランドに接続されている。上記第1カレントミラー回路51は、電源電圧VIに接続された第1入力トランジスタQ3と、第1入力トランジスタQ3にカレントミラー接続された第1出力トランジスタQ4と、第1入力トランジスタQ3にカレントミラー接続されると共にコンデンサC1に直列接続された第2出力トランジスタQ5と、から構成されている。上記第1入力トランジスタQ3は、エミッタが電源電圧VIに接続され、コレクタが後述する抵抗R1、R100を介してグランドに接続され、ベース-コレクタ間が接続されている。上記第1、第2出力トランジスタQ4、Q5は、エミッタが第1入力トランジスタQ3のエミッタに接続され、ベースが第1入力トランジスタQ3のベースに接続されている。即ち、トランジスタQ3~Q5は、エミッタ-ベース間電圧が互いに等しくなるように接続されている。これにより、電源電圧VIが供給されて第1入力トランジスタQ3のエミッタ-コレクタ間に電流I3が流れると、第1出力、第2出力トランジスタQ4、Q5のエミッタ-コレクタ間にも電流I3と等しい電流I4、I5が流れる即ち、I3=I4=I5。第2出力トランジスタQ5のコレクタは、コンデンサC1の一端に接続される。これにより、コンデンサC1は、第2出力トランジスタQ5に流れる電流I5である充電電流Icにより充電される。上記第2カレントミラー回路52は、第1出力トランジスタQ4に直列接続された第2入力トランジスタQ6と、第2入力トランジスタQ6にカレントミラー接続された2つの第3出力トランジスタQ8、Q9と、から構成されている。第2入力トランジスタQ6は、コレクタが第1出力トランジスタQ4のコレクタに接続され、エミッタがグランドに接続され、ベース-コレクタ間が抵抗R3を介して接続されている。上記第3出力トランジスタQ8、Q9はそれぞれ、エミッタが第2入力トランジスタQ6のエミッタに接続され、ベースが抵抗R3を介して第2入力トランジスタQ6のベースに接続されている。即ち、トランジスタQ6、Q8及びQ9は、エミッタ-ベース間電圧が互いに等しくなるように接続されている。これにより、第1出力トランジスタQ4からの電流I4が第2入力トランジスタQ6に流れると即ちI4=I6、第3出力トランジスタQ8、Q9にもそれぞれ電流I6と等しい電流I8、I9が流れる即ち、I6=I8=I9。第3出力トランジスタQ8、Q9の双方のコレクタは、コンデンサC1の一端に接続され、双方のエミッタは、コンデンサC1の他端に接続される。これにより、第2カレントミラー回路52は、第3出力トランジスタQ8、Q9にそれぞれ流れる電流I8、I9の合計値=I8I9である放電電流IdでコンデンサC1を放電する。以上のことから明らかなように、放電電流Id=2×I3、充電電流Ic=I3となる。充放電制御回路53は、抵抗R3を介して第2入力トランジスタQ6のベースとエミッタとの間に接続されたトランジスタQ7と、電源電圧VI-グランド間に直列接続された抵抗R10及びトランジスタQ11と、を有している。トランジスタQ7のベースは、抵抗R10及びトランジスタQ11間に接続されている。また、充放電制御回路53は、コンデンサC1の両端電圧VC1三角波が端子に入力され、基準電圧Vt1が-端子に入力されたコンパレータCP1と、電源電圧VIを分圧して基準電圧Vt1としてコンパレータCP1に供給するための抵抗R4及びR5と、抵抗R5に並列接続された抵抗R6及びトランジスタQ10と、を有している。上記抵抗R6及びトランジスタQ10は、互いに直列接続されている。また、上記トランジスタQ10及びQ11のベースはそれぞれ、抵抗R7及びR9を介してコンパレータCP1の出力に接続されている。次に、上記充放電制御回路53の動作について説明する。例えば、コンデンサC1があまり充電されておらず両端電圧VC1がほぼ0のときから考えてみる。当然、両端電圧VC1が基準電圧Vt1よりも小さくなり、コンパレータCP1からローLowが出力される。コンパレータCP1からローが出力されると、トランジスタQ10及びQ11がオフして、トランジスタQ7がオンする。トランジスタQ7がオンすると、第2入力トランジスタQ6がオフして、電流I6は0となる。これにより、第3出力トランジスタQ8及びQ9に流れる電流I8及びI9も0となって、第2カレントミラー回路52による放電が停止され、コンデンサC1は、第1カレントミラー回路51からの充電電流Icにより充電される。一方、トランジスタQ10がオフすると、抵抗R5と抵抗R6との接続が切り離され、基準電圧Vt1は下記の式1に示す値と成る。この式1に示す基準電圧Vt1が三角波の上限値Vbとなる。Vt1=VI×R5/R5R4=Vb...1そして、コンデンサC1が第1カレントミラー回路51からの充電電流Icにより充電された結果、コンデンサC1の両端電圧VC1が上限値Vbを超えると、コンパレータCP1の出力がローからハイhighに切り替わる。コンパレータCP1の出力がローからハイに切り替わると、トランジスタQ10及びQ11がオフからオンに切り替わる。トランジスタQ11がオンすると、トランジスタQ7がオフして、第2入力トランジスタQ6がオンして、電流I6は電流I3と等しくなる。これにより、第3出力トランジスタQ8及びQ9に流れる電流I8及びI9も電流I3と等しくなって、コンデンサC1は第2カレントミラー回路52により放電電流Id=2×I3で放電される。このとき、コンデンサC1は、第1カレントミラー回路51による充電が継続されているため、差し引いて充電電流Icと等しい電流で放電される。一方、トランジスタQ10がオフすると、抵抗R6が抵抗R5に並列接続されるため、基準電圧Vt1は下記の式2に示す値に引き下げられる。この式2に示す基準電圧Vt1が三角波の下限値Vaとなる。Vt1=VI×R5R6/{R5R6R4}=Va<Vb...2なお、R5R6は、抵抗R5と抵抗R6との並列合成抵抗である。その後、コンデンサC1が第2カレントミラー回路52により放電された結果、コンデンサC1の両端電圧VC1が下限値Vaを下回ると、コンパレータCP1からハイからローに切り替わり、第2カレントミラー回路52による放電が停止され、コンデンサC1が充電される。従って、図2Aに示すように、コンデンサC1が充電されているときは上限値Vbが基準電圧Vt1としてコンパレータCP1に供給され、コンデンサC1が放電されているときは下限値Va<Vbが基準電圧Vt1としてコンパレータCP1に供給されるため、コンデンサC1の両端電圧VC1は、下限値Vaと上限値Vbとの間で増減する三角波となる。上記パルス駆動回路6は、図1に示すように、負荷2に対するバッテリ3からの電源電圧VIをオンオフして、負荷2に対して電源電圧VIと同じ高さの駆動パルスを供給するMOSFET61と、三角波生成回路5により生成される三角波と基準電圧Vkとの比較に応じたデューティ比のパルスVoを出力するコンパレータ62と、コンパレータ62からのパルスVo及びECU60からの制御信号が入力されるORゲート63と、ORゲート36から出力されるパルスVoを反転増幅して、MOSFET61のゲートに供給するドライブDRと、を備えている。上記MOSFET61は、Nチャンネルの電界効果トランジスタであり、そのドレインが出力端子TOを介して負荷2に接続され、ソースがグランドに接続されている。上記コンパレータ62は、その-端子に三角波生成回路5により生成された三角波即ちコンデンサC1の両端電圧VC1が入力され、端子に基準電圧生成回路7により生成される基準電圧Vkが入力される。コンパレータ62は、図2Bに示すように、三角波が基準電圧Vkより小さい間はハイとなり、三角波が基準電圧Vkより大きい間はローとなる、パルスVoを出力する。上記ORゲート63には、コンパレータ62からのパルスVoと、ECU60からの制御信号と、がそれぞれ入力される。ORゲート63は、制御信号がハイの間はパルスVoの出力を停止し、制御信号がローになるとその出力からパルスVoを出力する。ORゲート63からパルスVoが出力されると、そのパルスVoはドライブDRにより反転増幅されてMOSFET61のゲートに接続される。よって、図2C及びDに示すように、制御信号がローのとき、パルスVoに対して反転した駆動パルスが負荷2に対して供給される。上記駆動パルスは、基準電圧Vkが増幅するに従って駆動パルスのデューティ比が減少する。上記基準電圧生成回路7は、図1に示すように、電源電圧VI-グランド間に互いに直列接続された抵抗R11及びR12と、上記抵抗R11に並列接続された抵抗R14及びツェナーダイオードZD1と、を備えている。上記抵抗R14及びツェナーダイオードZD1は、互いに直列接続されている。また、上記ツェナーダイオードZD1は、電源電圧VIが予め設定された電圧VL1を超えると電流が流れるようなツェナー電圧Vzのものを用いている。即ち、ツェナー電圧Vzは下記の式3で表される。Vz=VL×{1-R12/R11R12}...3よって、電源電圧VIが電圧VL1より低くツェナーダイオードZD1にツェナー電流が流れない間は、基準電圧Vkは下記の式4に示す値となる。Vk=VI×R12/R11R12...4一方、電源電圧VIが高くなり電圧VL1を超えてツェナー電流が流れて、抵抗R14が抵抗R11に並列接続されるため、基準電圧Vkが増加する。このときの基準電圧Vkについて詳しく説明すると、下記の式5の連立式が成り立つことになる。R11×I11=VI-VkR12×I11I14=VkR14×I14=VI-Vk-Vz...5この式5を解くと、基準電圧Vkが式6で表される。Vk=[R12×{VI×R11R14-Vz×R11}]/[R11×R12R11×R14R12×R14]...6この基準電圧Vkについて図3を用いて説明する。この例では、ツェナー電圧Vzが9VのツェナーダイオードZD1を用いているので、電源電圧VIが10.5V=電圧VL1まではツェナーダイオードZD1にかかる電圧が9Vよりも低く、基準電圧Vkは抵抗R11と抵抗R12との分圧値になっている。この電源電圧VIが電圧VL1以下のときの基準電圧Vkを生成する抵抗R11と抵抗R12との分圧比は、下限値Vaを生成する抵抗R4と抵抗R5R6との分圧比よりも低く設定されている。これにより、電源電圧VIが電圧VL1より低くく、ツェナー電流が流れていない間、基準電圧Vkは、三角波の下限値Vaを超えることがない。一方、電源電圧VIが電圧VL1を超えたときの基準電圧Vkを生成する抵抗R11R14抵抗R11と抵抗R14との並列合成抵抗と抵抗R12との分圧比は、下限値Vaを生成する抵抗R4と抵抗R5R6との分圧比よりも高く設定されている。これにより、電源電圧VIが電圧VL1を超えてツェナー電流が流れると、電源電圧VIに対する基準電圧Vkの傾きが三角波の下限値Vaの傾きよりも大きくなるため、電源電圧VIが電圧VL2=12Vを超えると基準電圧Vkが三角波の下限値Vaより大きくなる。その後、電源電圧VIが増加するに従って基準電圧Vkは、三角波の下限値Vaから離れて上限値Vbに近づく。従って、電源電圧VIが電圧VL2以下のとき、コンパレータ62からのパルスVoは常時ローとなり、負荷2にはデューティ比100の駆動パルスが供給される。電源電圧VIが電圧VL2を超えると、コンパレータ62からパルスVoが出力され、電源電圧VIが増加するに従ってパルスVoのデューティ比が徐々に増加して、駆動パルスのデューティ比が徐々に減少する。また、周波数調整回路8は、図1に示すように、第1入力トランジスタQ3に直列接続された抵抗値が可変な抵抗値可変回路81と、電源電圧VIが所定電圧VL3以下のとき抵抗値可変回路81の抵抗値を増加させて充電電流Ic及び放電電流Idを引き下げ、電源電圧VIが所定電圧VL3を超えたとき抵抗値可変回路81の抵抗値を減少させて充電電流Ic及び放電電流Idを引き上げる制御回路82と、を有している。上記抵抗値可変回路81は、第1入力トランジスタQ3のコレクタ-グランド間に直列接続された抵抗R1及び抵抗R100と、抵抗R100に並列接続されたトランジスタQ100と、から構成されている。制御回路82は、電源電圧VIを分圧する抵抗R101及びR102と、基準電圧生成回路7が生成した基準電圧Vkと抵抗R101及びR102により分圧された電源電圧VIの分圧電圧Vrとを比較する比較器としてのコンパレータCP10と、を有している。上記抵抗R101及びR102は、請求項中の分圧回路を構成し、電源電圧VI-グランド間に互いに直列接続されている。コンパレータCP10は、その-端子に分圧電圧Vrが入力され、端子に基準電圧Vkが入力され、その出力が抵抗R103を介してトランジスタQ100のベースに接続されている。上記分圧電圧Vrを生成する抵抗R101と抵抗R102による分圧比は、上限値Vbを生成する抵抗R4及び抵抗R5の分圧比と、下限値Vaを生成する抵抗R4及び抵抗R5R6の分圧比と、の間に設定される。これにより、図3に示すように、分圧電圧Vrは、三角波の上限値Vb、下限値Vaの間に位置する。さらに、抵抗R101と抵抗R102との分圧比は、電源電圧VIが電圧VL1以下のときの基準電圧Vkを生成している抵抗R11と抵抗R12の分圧比よりも高くなるように設定される。従って、電源電圧VIが低く基準電圧Vkが分圧電圧Vrよりも小さいとコンパレータCP10からはローが出力されて、トランジスタQ100がオフとなり、第1入力トランジスタQ3に流れる電流I3LOは、下記の式7で表される。I3LO=VI-Vf/R1R100...7Vf:第1入力トランジスタQ3のエミッタ-コレクタ間電圧一方、電源電圧VIが上昇して基準電圧Vkが分圧電圧Vrよりも高くなるとコンパレータCP10からはハイHighが出力されて、トランジスタQ100がオンとなり、第1入力トランジスタQ3に流れる電流I3HIは、下記の式8で表される。I3HI=VI-Vf/R1...8上記式7及び8から明らかなようにI3LO<I3HIなので、基準電圧Vkが分圧電圧Vrよりも低いときは基準電圧Vkが分圧電圧Vrよりも高いときに比べてコンデンサC1を充放電する充電電流Ic=I3、放電電流Id=2×I3が小さくなって三角波の周波数が低くなる。上記周波数調整回路8の動作について図3に基づいて説明する。上述したように電源電圧VIが電圧VL2=12Vよりも低いときは基準電圧Vkが三角波の下限値Vaを下回っており、デューティ比100の駆動パルスが出力される。電源電圧VIが上がって電圧VL2=12Vを超えると基準電圧Vkが三角波の下限値Vaを上回ってデューティ比100未満の駆動パルスが出力される。電源電圧VIが上がれば上がるほど基準電圧Vkは三角波の上限値Vbに近づいていくので駆動パルスのデューティ比が低くなる。そして、基準電圧Vkが分圧電圧Vrよりも低く、電源電圧VIが所定電圧VL3=14Vよりも低い間は、コンパレータCP10からはローが出力され、放電電流Id及び充電電流Icが減少し、三角波の周波数が減少するため、駆動パルスの周波数も減少する。一方、基準電圧Vkが分圧電圧Vr以上であり、電源電圧VIが所定電圧VL3以上の間は、コンパレータCP10からはハイが出力され、放電電流Id及び充電電流Icが増加し、三角波の周波数が増加するため、駆動パルスの周波数も減少する。上述した実施形態によれば、周波数調整回路8が、電源電圧VIが所定電圧VL3以下のときに、三角波生成回路5により生成される三角波の周波数を低くして駆動パルスの周波数を低くする。従って、電源電圧VIが高くデューティ比が高い高デューティ領域において、駆動パルスのデューティ比を変えずに周波数だけを低くすることができるため、駆動パルスのロー期間を長くなり、立下りと立ち上がりとがつながることがなくなる。結果、高デューティ領域においてデューティ比が不正確になるのを防止することができ、デューティ比の精度を向上させることができる。上記効果を図4を用いて詳しく説明する。図4は、従来の周波数調整回路8がない負荷制御装置と本発明の周波数調整回路8を備えた負荷制御装置4とにおいて、電源電圧VI=13Vで高デューティ比での駆動パルスの出力波形を示すタイムチャートである。同図Aに示すように、従来は駆動パルスが下がりきっておらず、パルスVoで定めているロー期間が消失しているが、同図Bに示すように、本発明は駆動パルスが0Vまで下がってロー期間が確保されている。周波数が低くなってもデューティ比が同じならば負荷2の電力は同じである。同じデューティ比で周波数が例えば半分になるとロー期間は2倍になるので、MOSFET61のスイッチングをゆっくり行っても、従来のように立ち下がりと立ち上がりとがつながることはなくなり、デューティ比の精度が確保されているのが分かる。単純に周波数を下げてしまうと低デューティ比領域ではロー期間が長くなりすぎて負荷2が例えばランプであった場合にはちらつきといった不快な現象が出てしまう。しかしながら、本実施形態によれば高デューティ領域のみ周波数を下げているので、高デューティ領域ではロー期間が短いので周波数を下げてもちらつきが感じにくい。また、上述した実施形態によれば、制御回路82が、電源電圧VIが所定電圧VL3以下のとき抵抗値可変回路81の抵抗値を増加させて充電電流Ic及び放電電流Idを引き下げ、電源電圧VIが所定電圧VL3を超えたときに抵抗値可変回路81の抵抗値を減少させて充電電流Ic及び放電電流Idを引き上げるので、第1入力トランジスタQ3に流れる電流I3を制御するだけで充電電流Ic及び放電電流Idの双方を制御することができるので、簡単な回路構成で駆動パルスの周波数を低くすることができる。上述した実施形態によれば、制御回路82が、基準電圧Vkと分圧電圧Vrとの比較するコンパレータCP10を有し、分圧電圧Vrが基準電圧Vk以下のときに電源電圧VIが所定電圧VL3以下と判断するので、基準電圧VIを流用することにより簡単な構成で電源電圧VIが所定電圧VL3以下と判断できる。なお、上述した実施形態によれば、コンパレータCP10は分圧電圧Vrと基準電圧生成回路7により生成された基準電圧Vkとを比較していたが、本発明はこれに限ったものではない。例えば、コスト的に問題がなければ定電圧源を設け、この定電圧源により生成された定電圧と電源電圧VIの増加に伴って増加する分圧電圧VrとをコンパレータCP10で比較して、充電電流Ic及び放電電流Idを調整するようにしてもよい。また、上述した実施形態によれば、抵抗値可変回路81は、互いに直列接続された抵抗R1及びR100と、抵抗R100に並列接続されたトランジスタQ100と、で構成していたが、本発明はこれに限ったものではない。抵抗値可変回路81としては、抵抗値を変えることができる他の公知の構成であってもよい。また、上述した実施形態によれば、三角波生成回路5においては第1、第2カレントミラー回路51、52を用いてコンデンサC1を充電していたが、本発明はこれに限ったものではない。例えば、一般的な定電流源を用いて充電してもよいし、放電抵抗を用いて放電してもよい。ただし、この場合、定電流源から出力される定電流と放電抵抗の抵抗値とをそれぞれ別々に制御して放電電流Idと充電電流Icとを変える必要があるため、実施形態のものが好ましい。また、上述した実施形態によれば、電源電圧VIが電圧VL1以下のときの基準電圧Vkを生成する抵抗R11と抵抗R12との分圧比を、下限値Vaを生成する抵抗R4と抵抗R5R6との分圧比よりも低くして、図3に示すように、電源電圧VIが電圧VL1以下のときは基準電圧Vkが三角波の下限値Vaを超えないようにしてデューティ比100の駆動パルスを出力していたが、本発明はこれに限ったものではない。例えば、電源電圧VIが電圧VL1以下のときの基準電圧Vkを生成する抵抗R11と抵抗R12との分圧比を、下限値Vaを生成する抵抗R4と抵抗R5R6との分圧比よりも高くして、図5に示すように、電源電圧VIが電圧VL1以下であっても基準電圧Vkが三角波の下限値Vaを超えるようにしてもよい。この場合、駆動パルスは、電源電圧VIが電圧VL1以下のときは100未満の高デューティ比で一定となり、電源電圧VIが電圧VL1を超えると電源電圧VIの増加に伴ってデューティ比が減少し始める。また、上述した実施形態によれば、MOSFET61は、負荷2とグランドとの間に接続されていたが、本発明はこれに限ったものではない。例えば、図6に示すように、PチャンネルのMOSFET61を用いて、負荷2と電源電圧VIとの間に接続させるようにしてもよい。PチャンネルのMOSFET61を用いる場合、ORゲート63の代わりにNORゲート64を用いれば、図2Bに示すパルスVoに対して図2Dと同様の駆動パルスを負荷2に供給することができる。また、図7に示すように、ツェナーダイオードZD1と抵抗R14をグランド側に接続させて、コンパレータ62の入力を入れ換えるようにしてもよい。上述した実施形態によれば、コンパレータCP3及びCP10にヒステリシスを設けなかったが、ヒステリシスを設けてもよい。また、上述した実施形態によれば、12Vのバッテリ3を例に挙げて説明していたが、24Vや36Vのバッテリ3のシステムにも適用しても良い。また、上述した実施形態によれば、周波数の切り替えが2段階であったが、本発明はこれに限ったものではない。周波数の切り替えとしては3段以上あってもよい。例えば、3段階に周波数を切り替える周波数調整回路8の一例を図8に示す。同図に示すように、図1と同様の構成の周波数調整回路8を複数設ければ周波数の切替を簡単に3段以上にすることができる。また、上述した実施形態によれば、ドライブDRによりパルスVoを反転増幅しているため、図2に示すように、負荷2に対する駆動パルスはコンパレータ62からのパルスVoに対して反転している。このため、基準電圧Vkを増加させて駆動パルスのデューティ比を減少させていたが、本発明はこれに限ったものではない。例えば、ドライブDRにより反転させずにコンパレータ62からのパルスVoと負荷2に対する駆動パルスとのハイローが同じであれば、基準電圧Vkを減少させて駆動パルスのデューティ比を減少させる。また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。