4hSiC基板と、前記基板表面に対して垂直方向にc軸をもち、4hSiCを用いて前記基板の表側に形成されたドリフト領域と、4hSiCを用いて前記ドリフト領域の表側に形成されたベース領域と、4hSiCを用いて前記ベース領域の表側に形成されたソース領域と、4hSiCを用いて前記ソース領域の表側に形成されたソース電極と、前記ベース領域のチャネル領域を覆うトレンチ状のゲート電極と、前記ゲート電極と前記チャネル領域の境界に形成されたゲート絶縁膜と、4hSiCを用いて前記4hSiC基板の裏側に形成されたドレイン領域と、前記ドレイン領域の裏側に形成されたドレイン電極と、前記チャネル領域のc軸に対して垂直な平面上の二軸以上の方向に圧縮応力を印加し、c軸方向に引っ張り応力を印加するトレンチ状の埋め込み酸化膜層とを有することを特徴とする4hSiC半導体素子。請求項1記載の4hSiC半導体素子において、前記トレンチ状の埋め込み酸化膜層は、前記トレンチ状のゲート電極と同じ深さまで形成されることを特徴とする4hSiC半導体素子。請求項1記載の4hSiC半導体素子において、前記トレンチ状の埋め込み酸化膜層は、前記トレンチ状のゲート電極の深さよりも浅く形成されることを特徴とする4hSiC半導体素子。請求項1記載の4hSiC半導体素子において、前記トレンチ状の埋め込み酸化膜層は、前記トレンチ状のゲート電極の深さよりも深く形成されることを特徴とする4hSiC半導体素子。請求項1記載の4hSiC半導体素子において、前記トレンチ状の埋め込み酸化膜層がc軸に対して垂直な平面上において前記ゲート電極の周囲を囲むように形成されることを特徴とする4hSiC半導体素子。請求項5記載の4hSiC半導体素子において、前記トレンチ状の埋め込み酸化膜層が中空の六角形または三角形または円または四角形の形状を有し、前記ゲート電極を囲むように形成されることを特徴とする4hSiC半導体素子。請求項1記載の4hSiC半導体素子において、前記トレンチ状のゲート電極が中空の六角形または三角形または円または四角形の形状を有し、前記ゲート電極の中空層に前記トレンチ状の埋め込み酸化膜層が形成されることを特徴とする4hSiC半導体素子。請求項7記載の4hSiC半導体素子において、前記トレンチ状の埋め込み酸化膜層が六角形または三角形または円または四角形の形状を有することを特徴とする4hSiC半導体素子。請求項1記載の4hSiC半導体素子において、前記トレンチ状の埋め込み酸化膜層と前記ゲート電極が交互に縞状に形成され、前記埋め込み酸化膜層は両側に分岐構造を複数有し、前記複数の分岐構造が前記ゲート電極の周囲を囲む形状を有することを特徴とする4hSiC半導体素子。請求項1に記載の半導体素子が配列された半導体装置において、ゲート電極パットを有し、複数の半導体素子のゲート電極がゲート電極パットに配線を介して電気的に導通されていることを特徴とする半導体装置。請求項1記載の4hSiC半導体素子において、トレンチ状の埋め込み酸化膜層は、熱酸化膜であることを特徴とする4hSiC半導体素子。特許文献1に記載のチャネル移動度を向上させる方法は、一軸方向の応力印加方法のみが記載されている。しかし、特許文献1に記載の方法では、チャネル移動度を十分上げることができない。本発明は、上記に鑑みてなされたものであり、面4hSiC半導体素子のチャネル移動度を向上させることを目的とする。ここで本発明の代表的な手段を説明する。代表的な手段の一つに、基板表面に対して垂直方向にc軸をもつ第1導電型の4hSiC基板の表面に形成された第一導電型ドリフト領域と、前記ドリフト領域に接した4hSiC第二導電型ベース領域と、前記ベース領域に接した4hSiC第一導電型ソース領域と、前記ソース領域にしたソース電極と、前記ベース領域及びソース領域に隣接するトレンチ状のゲート電極と、前記ゲート電極と4hSiCの境界に形成されたゲート絶縁膜と、前記4hSiC基板の裏面に接した第一導電型ドレイン領域と、前記ドレイン領域に接したドレイン電極とを有する4hSiC半導体素子であり、前記ベース領域及びソース領域に隣接するトレンチ状の埋め込み酸化膜層によってc軸に対して垂直な平面上の二軸以上の方向に圧縮応力が、c軸方向に引っ張り応力がチャネル領域に印加されることを特徴とする4hSiC半導体素子がある。本発明によれば、チャネル移動度が高いトレンチ型4hSiC半導体素子及び半導体装置を提供し得る。まず、4hSiCに応力を印加したときのバンドの変位とバンド質量変位について第一原理計算で得られた詳しい解析結果を説明する。4hSiCはc軸を対称軸とした6回対称の結晶構造をもつ。図4に示すように、4hSiCの単位格子は、c軸、c軸に垂直な面上のa軸、a軸と60度の角度をなすb軸からなる基本並進ベクトルで表される。図5と図6に第一原理によるバンド計算で得られた4hSiCに様々な応力印加したときの伝導帯のバンド変位を示す。このうち図5が応力の印加のないときのバンド図である。SiCは間接遷移型半導体なので、価電子帯の上端はΓ点を中心に位置している一方で伝導帯の下端はM点に位置している。この伝導帯のバンドのエネルギーEの波数k依存性は近似的に式1で表される。式1においてk0はM点の波数であり、ΔEは伝導体下端のエネルギーを表すものとする。またαはバンド曲線の傾きを示すパラメータとする。このとき有効質量mは式2で表される。式2に示されるようにαの値が大きいほど、バンド質量は小さい。従ってバンド曲線の傾きが大きいほどバンド質量は小さくなる。図5及び図6のは、実線で表されるのバンド図に、点線で表される応力を印加したときの伝導帯下端のバンド図を重ね合わせて示したものである。なおこの図では4hSiCの結晶格子を10変位させるだけの応力を加えている。まず、にc軸方向への応力印加のもとでのバンド変位を示す。に示すように、c軸方向の引っ張り応力を印加すると、M点の下端でバンド曲線の傾きが大きくなり、バンド質量が小さくなる。これは特許文献1特開2005244180号公報の結果と一致する。次に、、にb軸方向のみに応力を加えたときのバンド変位を示す。このときは、バンド曲線の傾きの大きな変位はない。次に、、にa、b軸方向に対して結晶格子を一様に変位させる応力、つまりc軸と垂直な平面に対する等方的な応力を印加したときのバンド変位を示す。このとき、に示されるように、a、b軸方向への等方圧縮によりバンド曲線の傾きが大きくなる。以上の結果は、c軸方向に引っ張り応力、a、b軸方向に等方圧縮応力を印加すると伝導帯のバンド質量が小さくなることを示している。ここで、にc軸方向に引っ張り応力を印加すると同時にa、b軸方向に等方圧縮応力を印加したときのバンド変位を示す。に示されるように、バンド曲線の傾きはこのとき最も大きくなる。これらの結果は、4hSiCの電子のバンド質量を小さくし、移動度を増加させるためには、c軸方向への引っ張り応力と同時にa、b軸方向に等方的に圧縮応力を印加することが最も効果的であることを示している。このような応力を印加する素子構造を以下の実施例で説明する。図1は第1の実施例による4hSiCトレンチ型パワーMOSFETの断面構造を示す概念図である。図1において、本実施例による4hSiCトレンチ型パワーMOSFETは、ドレイン電極1とドレイン領域2とドリフト領域3とベース領域4とソース領域5とゲート電極6とゲート絶縁膜7と埋め込み酸化膜層8とソース電極9から構成される。ドレイン電極1は、c軸に垂直な面が露出し、接触抵抗を下げるためのシリサイド形成や、Alスパッタリングによるメタル層形成などがされている。ドレイン領域2はドレイン電極面との接触面には接触抵抗を下げるためにn型不純物注入などのされたn型4hSiC基板である。ドリフト領域3はドレイン領域2上に面方位がドレイン領域と同じ4hSiCをエピタキシャル成長で形成したn型半導体領域である。ベース領域4はドリフト領域3上に位置し、トランジスタのn型チャネル領域形成のために4hSiCにp型不純物などの注入をして形成したp型半導体領域である。ソース領域5はベース領域の上にn型不純物を注入して形成したn型半導体領域である。ゲート電極6は、上述したベース領域4、ソース領域5上にドライエッチングなどでc軸に平行にトレンチ形成し、ゲート絶縁膜形成の後、ポリシリコンのCVDまたはアモルファスシリコンのCVD後、熱処理でポリシリコンに変性させるなどで形成した電極領域である。ゲート絶縁膜7は、上述した4hSiCのトレンチ状のゲート電極6と、ベース領域4ならびにソース領域5に挟まれた位置に形成され、ゲート電極加工時のトレンチ形成の後、ウェット酸化、ドライ酸化あるいはSiO2酸化膜CVDなどによって形成される。埋め込み酸化膜層8は、ゲート電極間に位置し、ゲート電極と同様のトレンチエッチングに後にポリシリコンまたは、アモルファスシリコンをCVDによって堆積し、その後熱酸化により酸化膜にするか、あるいはSiO2を直接CVDで堆積させて形成する。ソース電極9は上述した、ソース領域5の上にシリサイド、あるいはメタルスパッタリングなどをすることで、SiCとの接触抵抗を下げるように形成する。図7及び図8に、以上で説明した本発明の4hSiCのトレンチ型パワーMOSFETの埋め込み酸化膜層形成時の形成プロセスフローの一例を示す。図7に示されるように、まず4hSiC基板上にエピタキシャル成長で形成したn型のドリフト層3上に不純物注入によってp型のベース領域4とn型のソース領域5を形成する。次に、図7に示されるように、ドライエッチングなどの方法によってソース領域5ならびにベース領域4を加工してトレンチ形成を行なう。このとき、ゲート電極用のトレンチエッチングと埋め込み酸化膜用のトレンチエッチングは同時に行なうか、あるいは別々に行なう。この次に、図7に示されるように、ポリシリコン、あるいはアモルファスシリコンのCVDなどの方法によりトレンチの穴を塞ぐ。さらに、図8に示されるように、堆積したシリコン層を700度から1000度未満程度の温度の熱酸化でSiO2にした後で、埋め込み酸化膜層8以外をドライエッチング、あるいはドライエッチングとウェットエッチングの組み合わせにより取り去る。この酸化時に、Siの結晶格子間隔が約05nmでSiO2の平均格子間隔も同じく05nm程度なので酸化時に酸素原子が加わる分だけSi→SiO2の組成変化で体積が膨張する。この体積膨張により、4hSiCのベース領域4とソース領域5に応力が加わる。また、図7、図8での埋め込み酸化膜層形成では、直接酸化膜をCVDなどにより堆積させて、後にゲート電極部分はエッチングで取り去っても良い。このときには、非晶質化している埋め込み酸化膜層8は、この後の通常のプロセスで700度から1000度未満程度の熱負荷によって部分的な組成が変化することで膨張し、4hSiCのベース領域4とソース領域5に応力が加わる。埋め込み酸化膜8の深さについては、図8のように、ゲート電極6と同じ深さにすることにより、両者を同一工程で作ることができるが、もし別工程で形成するときは、図9のようにゲート電極6よりも浅くしてもよい。これにより、埋め込み酸化膜層8のトレンチ形成時間を短くし、製造に必要な時間とコストを下げることができる。また、図10に示されるようにゲート電極よりも深くしてもよい。これにより応力がかかり電子の移動度の向上する領域が、ゲート電圧印加によりチャネルが形成されるソース領域とベース領域のみでなく、ドリフト層領域も入ることによりオン抵抗をさらに下げることができる。図8の後は、前述のプロセスによって、ゲート絶縁膜7、ゲート電極6、保護膜などが形成されトレンチ型パワーMOSFETは形成される。第2の実施例では、六角形の単位構造をもつ埋め込み酸化膜層によりチャネル領域に等方的な圧縮応力をかける。図11に第2の実施例をソース電極側から見たときの概念図を示す。図11の5bがソース領域、6bがゲート電極、8bが埋め込み酸化膜層を示している。第2の実施例では、ゲート電極6bと埋め込み酸化膜層8bが中空の六角形の構造を持ち、埋め込み酸化膜層8bが図12に記載された矢印のようにソース領域5bのc軸に対して垂直方向に圧縮応力を印加し、同時にc軸方向に引っ張り応力を印加する。具体的には、SiO2のヤング率は約130GPaで、一方SiCのヤング率は約430GPaなので埋め込み酸化膜層8のSiO2が周囲にSiCに取り囲まれていることで受ける圧縮率の約3割分だけ4hSiCも等方的に圧縮する。またSiCのポアソン比は約014~017程度なのでa、b軸方向に結晶格子の圧縮率の14~17程度分c軸方向の結晶定数は増加する。図13に図11の半導体素子の半導体装置中への配列の一例を示す。図11の素子の単位構造は六角形であるために、図13に示されるように、配列のずれによる隙間を生じることなく配置することができる。なお、図11と図13では、ゲート電極6bの内側はソース領域5bのみとなっているが、図14のように、ここにさらに埋め込み酸化膜層5bを設けて六角形の内外からチャネル領域に圧縮応力をかけてもよい。これにより、応力の等方性は弱くなるが、圧縮応力自体をより効果的にかけられるようになる。なお、図13、図14ではそれぞれの六角形内部のゲート電極6bは互いに分離しているが、さらにこの後の製造工程ではこの上に配線層を配置するなど行って、各ゲート電極を電気的に導通させて、一箇所のゲート電極パッドで電圧を印加できるようにする。これに対して、図15、図16のように上に配線層を設けず、各ゲート電極6bを直接つなげて、図17にあるように一箇所のゲート電極パッド11で電圧を印加できるようにしてもよい。これにより、応力の等方性は弱くなるが、配線層を一層分なくすことにより製造コストを下げることが可能となる。なお各六角形の単位構造同士の、ゲート電極6bの接続方法は図15、図16のように一方向に各列毎接続するのでなく、他の列に接続したり、異なる方向にある素子のゲート電極と接続してもよい。第3の実施例は、第2の実施例と異なり、ゲート電極6dと埋め込み酸化膜層8dが中空の三角形の単位構造を持つ。第3の実施例は、三角形の単位構造をもつ埋め込み酸化膜層によりチャネル領域に等方的な圧縮応力をかける。第3の実施例は、第2の実施例と比べて埋め込み酸化膜層面積のソース領域面積に対する比率を大きくすることができるため、より大きな圧縮応力を印加することができる。この三角形の形状は、より等方的な応力を印加するために正三角形の形状に近づけることが望ましい。なお図18では、三角形の内側部分には埋め込み酸化膜8dは存在しないが、埋め込み酸化膜層8dをゲート電極6dの内部に配置してもよい。また図18ではそれぞれの三角形内部のゲート電極6dは互いに分離しているが、さらにこの後の製造工程でこの上に金属層を配置するなどして各ゲート電極を全て電気的に導通させて、一箇所のゲート電極パッドで電圧を印加できるようにする。これに対して、例えば図19のように上に配線層を設けず、各ゲート電極6eを直接つなげて、第2の実施例の図17にあるような方法で一箇所のゲート電極パッド11で電圧を印加できるようにしてもよい。なお、各三角形の単位構造同士のゲート電極6eの接続方法は、図19のように一方向に各列毎接続するのでなく、他の列に接続したり、異なる方向にある素子のゲート電極と接続してもよい。第4の実施例は、第2、第3の実施例と異なり、ゲート電極6fと埋め込み酸化膜層8fが中空の円形の単位構造を持つ。第4の実施例は、円形の単位構造をもつ埋め込み酸化膜層8fによりチャネル領域に等方的な圧縮応力をかける。第4の実施例は第2、第3の実施例と比べてより等方的に圧縮応力を印加し、電子の移動度を向上させることができる。なお、図20では、円の内側部分には埋め込み酸化膜8dは存在しないが、埋め込み酸化膜層8fをゲート電極6f内部に配置してもよい。また図20ではそれぞれの円形内部のゲート電極6fは互いに分離しているが、さらにこの後の製造工程でこの上に金属層を配置するなどして各ゲート電極6fを全て電気的に導通させて、一箇所のゲート電極パッドで電圧を印加できるようにする。これに対して、例えば、図21のように上に配線層を設けず、各ゲート電極6gを直接つなげて、第2の実施例の図17にあるような方法で一箇所のゲート電極パッド11で電圧を印加できるようにしてもよい。なお各円の単位構造同士の、ゲート電極の接続方法は図21のように一方向に各列毎接続するのでなく、他の列に接続したり、異なる方向にある素子のゲート電極と接続してもよい。第5の実施例は、第2、第3、第4の実施例と異なり、ゲート電極6hと埋め込み酸化膜層8hが中空の四角形の単位構造を持つ。第5の実施例は、四角形の単位構造を持つ埋め込み酸化膜層8hによりチャネル領域に等方的な圧縮応力をかける。第5の実施例は、第2、第3、第4の実施例と異なり、互いに90度で交わる2方向のみの加工で形成できるため、チップ端の配置や加工が容易になる。なお、この四角形は、より等方的な応力を印加するため正方形に近い形にすることが望ましい。なお、図22では、正方形の内側部分には埋め込み酸化膜層8hは存在しないが、埋め込み酸化膜層8hをゲート電極6h内部に配置してもよい。また図22ではそれぞれの四角形内部のゲート電極6hは互いに分離しているが、さらにこの後の製造工程でこの上に金属層を配置するなどして各ゲート電極6hを全て電気的に導通させて、一箇所のゲート電極パッドで電圧を印加できるようにする。これに対して、例えば図23、図24のように上に配線層を設けず、各ゲート電極を直接つなげて、第2の実施例の図17にあるような方法で一箇所のゲート電極パッド11で電圧を印加できるようにしてもよい。なお各四角形の単位構造同士の、ゲート電極の接続方法は図23、図24のように一方向に各列毎接続するのでなく、他の列に接続したり、異なる方向にある素子のゲート電極と接続してもよい。第6の実施例では、図25のようにゲート電極6kと埋め込み酸化膜層8kは交互に縞状に配置され、埋め込み酸化膜層8kは両側に分岐構造を複数有する形状をもつ。第6の実施例では、埋め込み酸化膜層の分岐構造8kがチャネル領域を四方から囲むため、チャネル領域に等方的な圧縮応力を印加することができる。また、第6の実施例では、ゲート電極6kは一端で1つにまとめられて、チップ上のゲートパッドに接続されている。これにより、第6の実施例は、第2、第3、第4、第5の実施例と比べて、従来の構造からのプロセス変更が少なくて済む。なお、本発明で囲む形態について示したがというのは、連続的に囲む必要はなく、二軸以上の方向に分断させた状態で離散的に存在しても囲むように応力がかかれば代替可能である。第7の実施例の半導体装置では、図26に一例を示すように、半導体装置のチップ端にゲートパット11に導通させない模擬ダミーゲート電極12を1列、もしくは数列配置する。チップ端のトランジスタは、埋め込み酸化膜層から有効な応力が印加されない部分があるが、チップ端のトランジスタを導通させないことで、有効な応力が印加されているトランジスタのみを動作させ、素子の耐圧を向上させることができる。また、素子の面上、ソース電極やゲート電極のある面の構造は、第1、第2、第3、第4、第5、第6のいずれの実施例の構造でもよい。