"複数個の薄膜を積層し、前記複数個の薄膜上にマスクを形成し、前記マスクを利用したエッチングを使用して前記複数個の薄膜中少なくとも1つをパターニングし、前記マスクの幅を順次的に拡大し、前記他の幅を有するマスクを利用して前記複数個の薄膜各々をパターニングし、前記パターニングされた複数個の薄膜を階段型構造に形成することを特徴とする方法。前記マスクの幅を順次的に拡大すること各々は、前記マスクを覆うフリースペーサー膜を形成し、前記フリースペーサー膜をエッチングし、前記マスクの少なくとも一側壁にスペーサーを形成することを含むことを特徴とする請求項1に記載の方法。前記フリースペーサー膜を形成することは、少なくとも1つの蒸着成分と少なくとも1つのエッチング成分を有する第1ガスを提供してポリマー膜を蒸着することを含むことを特徴とする請求項2に記載の方法。前記フリースペーサー膜をエッチングして前記スペーサーを形成することは、第2ガスを提供して前記ポリマー膜の一部を除去することを含むことを特徴とする請求項3に記載の方法。前記フリースペーサー膜を蒸着することは、前記第1ガスを提供して前記少なくとも1つのエッチング成分対比前記少なくとも1つの蒸着成分の原子比が1より大きくなるようにすることを特徴とする請求項4に記載の方法。前記フリースペーサー膜をエッチングすることは、前記第2ガスを提供して前記少なくとも1つの蒸着成分対比前記少なくとも1つのエッチング成分の原子比が1より大きくなるようにし、前記フリースペーサー膜を形成することと前記フリースペーサー膜をエッチングすることをインサイチュに進行することを特徴とする請求項5に記載の方法。前記少なくとも1つの蒸着成分は炭素Cと炭素C/水素Hのうち少なくとも1つを含み、前記少なくとも1つのエッチング成分はフッ素Fを含むことを特徴とする請求項6に記載の方法。前記第1ガスはフッ化メチルCH3Fを含み、前記第2ガスはトリフルオロメタンCHF3と4フッ化炭素CF4のうち何れか1つを含むことを特徴とする請求項6に記載の方法。前記第2ガスは酸素O2をさらに含むことを特徴とする請求項8に記載の方法。前記複数個の薄膜各々は複数個の互いに異なる物質膜を含み、そして前記複数個の薄膜を積層することは前記互いに異なる物質膜を交互に積層することを含むことを特徴とする請求項1に記載の方法。複数個の導電膜を積層し、前記複数個の導電膜上にマスクを形成し、少なくとも1つの蒸着成分と少なくとも1つのエッチング成分を含み、前記少なくとも1つのエッチング成分対比前記少なくとも1つの蒸着成分の原子比が1より大きい第1ガスを提供して前記マスクを覆うポリマー膜を蒸着し、前記少なくとも1つの蒸着成分と前記少なくとも1つのエッチング成分を含み、少なくとも1つの蒸着成分対比前記少なくとも1つのエッチング成分の原子比が1より大きい第2ガスを提供して前記ポリマー膜をポリマースペーサーに変形し、前記ポリマー膜を蒸着することと前記ポリマー膜を変形することを数回順次的に進行して前記マスクの幅を順次的に拡大し、そして前記マスクの他の幅を利用して前記複数個の導電膜各々をパターニングすることを含むことを特徴とする階段型構造の形成方法。前記ポリマースペーサーは前記マスクの一側壁と両側壁、そして四側壁のうち何れか1つに形成されることを特徴とする請求項11に記載の階段型構造の形成方法。前記マスクを形成することは、前記複数個の導電膜の中前記マスクに最隣接する何れか1つのセンターを横断する第1フォトレジストパターンと、前記複数個の導電膜の中前記何れか1つの上面のサイド領域を覆う第2フォトレジストパターンと、前記複数個の導電膜の中前記何れか1つのエッジ領域により囲まれたセンター領域を覆う第3フォトレジストとの中少なくとも何れか1つを形成することを含むことを特徴とする請求項11に記載の階段型構造の形成方法。前記第1乃至第3フォトレジストパターンのうち少なくとも何れか1つは前記第1フォトレジストパターンであり、前記ポリマー膜は前記ポリマースペーサーに変形され、前記ポリマースペーサーは前記第1フォトレジストパターンの両側壁の上に配置され、そして前記導電膜の両側領域に階段構造が形成されることを特徴とする請求項13に記載の階段型構造の形成方法。前記第1乃至第3フォトレジストパターンのうち少なくとも何れか1つは前記第2フォトレジストパターンであり、前記ポリマー膜は前記ポリマースペーサーに変形され、前記ポリマースペーサーは前記第2フォトレジストパターンの一側壁の上に配置され、そして前記導電膜の一側領域に階段型構造が形成されることを特徴とする請求項13に記載の階段型構造の形成方法。前記第1乃至第3フォトレジストパターンのうち少なくとも何れか1つは前記第3フォトレジストパターンであり、前記ポリマー膜は前記ポリマースペーサーに変形され、前記ポリマースペーサーは前記第3フォトレジストパターンの四側部上に配置され、そして前記導電膜の四側領域に階段型構造が形成されることを特徴とする請求項13に記載の階段型構造の形成方法。前記ポリマー膜を蒸着することは第1プラズマを利用した蒸着工程を含み、前記第1プラズマはアルゴンAr、窒素N2及びフッ化メチルCH3Fを含み、前記少なくとも1つの蒸着成分は炭素を含み、前記少なくとも1つのエッチング成分はフッ素を含むことを特徴とする請求項11に記載の階段型構造の形成方法。前記ポリマー膜を前記ポリマースペーサーに変形することは第2プラズマを利用した乾燥式エッチング工程を含み、前記第2プラズマはアルゴンAr、窒素N2、酸素O2、及びトリフルオロメタンCHF3と4フッ化炭素CF4のうち何れか1つを含み、前記少なくとも1つの蒸着成分は炭素を含み、前記少なくとも1つのエッチング成分はフッ素を含むことを特徴とする請求項17に記載の階段型構造の形成方法。前記複数個の導電膜の間に複数個の絶縁膜を形成し、そして前記マスクの他の幅を利用し、前記複数個の絶縁膜をパターニングすることをさらに含むことを特徴とする請求項11に記載の階段型構造の形成方法。半導体基板上に下部選択ゲートを形成し、前記下部選択ゲート上に階段型構造になされる複数個のコントロールゲートを形成し、前記複数個のコントロールゲート上に上部選択ゲートを形成し、そして前記複数個のコントロールゲートを貫通して、前記半導体基板と連結される活性ピラーを形成することを含み、前記複数個のコントロールゲートを形成することは、複数個のコントロールゲート膜を積層し、前記複数個のコントロールゲート膜上にマスクを形成し、前記マスクを利用したエッチングを使用して前記複数個のコントロールゲート膜のうち前記マスクに最隣接するコントロールゲート膜をパターニングし、そして前記マスクの幅を順次的に拡大し、前記マスクに最隣接するコントロールゲート膜以後の前記複数個のコントロールゲート膜の各々を前記マスクの他の幅を利用してパターニングし、前記パターニングされたコントロールゲート膜が前記階段型構造を形成し、前記複数個のコントロールゲート各々の一部がワードラインパッドになされることを特徴とする不揮発性メモリー素子の製造方法。前記マスクの幅を順次的に拡大することは、少なくとも1つの蒸着成分と少なくとも1つのエッチング成分を含む第1ガスを提供し、前記マスクを覆うポリマー膜を蒸着し、そして前記少なくとも1つの蒸着成分と前記少なくとも1つのエッチング成分を含む第2ガスの提供によって前記ポリマー膜の一部を除去し、前記マスクの少なくとも一側壁にポリマースペーサーを形成することを含むことを特徴とする請求項20に記載の不揮発性メモリー素子の製造方法。前記第2ガスの提供によって前記ポリマースペーサーを形成することは前記第1ガスの提供によって前記ポリマー膜を形成することとインサイチュに進行し、そして前記第1ガスの提供と前記第2ガスの提供との間に前記少なくとも1つの蒸着成分と前記少なくとも1つのエッチング成分の原子比が異なることを特徴とする請求項21に記載の不揮発性メモリー素子の製造方法。前記第1ガスの中で前記少なくとも1つの蒸着成分の量は、前記少なくとも1つのエッチング成分の量に比べて大きく、そして前記第2ガスの中で前記少なくとも1つのエッチング成分の量は前記少なくとも1つの蒸着成分の量に比べて大きいことを特徴とする請求項22に記載の不揮発性メモリー素子の製造方法。前記少なくとも1つの蒸着成分は炭素Cを含み、前記少なくとも1つのエッチング成分はフッ素Fを含むことを特徴とする請求項21に記載の不揮発性メモリー素子の製造方法。前記第1ガスの提供によって前記ポリマー膜を形成することはプラズマを利用した蒸着工程を含み、前記プラズマは窒素N2、アルゴンAr及びフッ化メチルCH3Fを含み、前記少なくとも1つの蒸着成分は炭素を含み、そして前記少なくとも1つのエッチング成分はフッ素を含むことを特徴とする請求項21に記載の不揮発性メモリー素子の製造方法。前記第2ガスの提供によって前記ポリマースペーサーを形成することはプラズマを利用した乾式エッチング工程を含み、前記プラズマは窒素N2、アルゴンAr、及びトリフルオロメタンCHF3と4フッ化炭素CF4のうち何れか1つを含み、前記少なくとも1つの蒸着成分は炭素を含み、そして前記少なくとも1つのエッチング成分はフッ素を含むことを特徴とする請求項21に記載の不揮発性メモリー素子の製造方法。前記プラズマは酸素O2をさらに含むことを特徴とする請求項26に記載の不揮発性メモリー素子の製造方法。半導体基板上に複数個の絶縁膜と複数個の犠牲膜を交互に積層して複数個の薄膜を含む薄膜構造体を形成し、前記薄膜構造体上にマスクを形成し、前記マスクの幅を順次的に拡大して前記他の幅を有するマスクをエッチングマスクとして利用し、前記複数個の薄膜各々をパターニングし、前記パターニングされた複数個の薄膜を階段構造に形成し、前記複数個の犠牲膜を選択的に除去し、前記絶縁膜の間に複数個のリセス領域を形成し、そして前記リセス領域を導電膜で充填して階段型構造に積層されたゲートを形成することを含むことを特徴とする不揮発性メモリー素子の製造方法。前記マスクの幅を順次的に拡大して前記複数個の薄膜をパターニングすることは、少なくとも1つの蒸着成分と少なくとも1つのエッチング成分を含むガスを提供し、前記マスクを覆うポリマー膜を蒸着し、そしてインサイチュに前記ポリマー膜をエッチングして前記マスクの少なくとも一側壁上にポリマースペーサーを形成することを含み、前記ガスの提供によって前記ポリマー膜を蒸着することでは前記少なくとも1つのエッチング成分対比前記少なくとも1つの蒸着成分の原子比が1より大きく、そして前記ポリマー膜をエッチングすることでは前記少なくとも1つの蒸着成分対比前記少なくとも1つのエッチング成分の原子比が1より大きいことを特徴とする請求項28に記載の不揮発性メモリー素子の製造方法。前記ガスの提供に前記ポリマー膜を蒸着することはフッ化メチルCH3Fを含むプラズマを利用することを含み、前記ポリマー膜をエッチングすることはトリフルオロメタンCHF3及び4フッ化炭素CF4のうち1つを含むプラズマを利用することを含むことを特徴とする請求項29に記載の不揮発性メモリー素子の製造方法。前記複数個の犠牲膜を選択的に除去し、前記複数個のリセス領域を形成することは前記薄膜構造体を一部除去して前記半導体基板と前記基板と最隣接する絶縁膜中1つを露出させるトレンチを形成することを含み、そして前記複数個の犠牲膜を選択的に除去することは前記トレンチを通じて前記薄膜構造体にエッチャントを提供することを含むことを特徴とする請求項28に記載の不揮発性メモリー素子の製造方法。複数個の膜を積層し、前記複数個の膜上に第1マスクを形成し、前記第1マスクを利用して前記複数個の膜のうち第1膜をパターニングし;前記第1マスクの幅を拡大して第2マスクを形成し、そして前記第2マスクを利用して前記複数個の膜のうち第2膜をパターニングすることを含むことを特徴とするパターニング方法。前記第2マスクの幅を拡大して第3マスクを形成し、そして前記第3マスクを利用して第3膜を形成することをさらに含み、前記複数個の膜は3個以上の膜を含むことを特徴とする請求項32に記載のパターニング方法。請求項32に記載のパターニング方法を含む方法によって製造された不揮発性メモリー素子の製造方法。本発明は、従来技術での必要性に応じて案出されたものであり、本発明の目的は不揮発性メモリー素子の製造方法を提供することである。本発明の他の目的は、不揮発性メモリー素子において階段形態のゲートを具現できるパターニング方法を提供することである。本発明の実施形態による階段型構造を形成する方法は、複数個の薄膜を積層し、前記複数個の薄膜上にマスクを形成し、前記マスクを利用したエッチングを使用して前記複数個の薄膜中の少なくとも1つをパターニングし、前記マスクの幅を順次的に拡大し、前記他の幅を有するマスクを利用して前記複数個の薄膜各々をパターニングし、前記パターニングされた複数個の薄膜を階段型構造に形成することを含むことができる。本実施形態の方法において、前記マスクの幅を順次的に拡大することは、前記マスクを覆うフリースペーサー膜を蒸着し、前記フリースペーサー膜をエッチングし、前記マスクの側壁にスペーサーを形成することを含むことができる。本実施形態の方法において、前記フリースペーサー膜を蒸着することは、蒸着成分とエッチング成分が含まれた第1ガスを提供し、前記マスク膜を覆うポリマー膜を蒸着することを含むことができる。本実施形態の方法において、前記フリースペーサー膜をエッチングすることは、前記ガスを提供して前記ポリマー膜の一部を除去することによって、前記マスクの少なくとも一側壁に前記スペーサーを形成することを含むことができる。本実施形態の方法において、前記フリースペーサー膜を蒸着することは、前記蒸着成分の量が前記エッチング成分に比べて多い第1ガスを提供することを含むことができる。本実施形態の方法において、前記フリースペーサー膜をエッチングすることは、前記エッチング成分が前記蒸着成分に比べて多い第2ガスを提供し、前記膜を蒸着することとインサイチュin-situに進行することを含むことができる。本実施形態の方法において、前記蒸着成分は炭素Cと炭素C/水素Hを含み、前記エッチング成分はフッ素Fを含むことができる。本実施形態の方法において、前記第1ガスはフッ化メチルCH3Fを含み、前記第2ガスはトリフルオロメタンCHF3、或いは4フッ化炭素CF4を含むことができる。本実施形態の方法において、前記第2ガスは酸素O2をさらに含むことができる。本実施形態の方法において、前記複数個の薄膜をプレート形状で積層することは、互いに異なる物質膜を交互に反復積層し、前記複数個の薄膜各々を前記互いに異なる物質膜が積層されたプレート形状に形成することを含むことができる。本発明の実施形態による複数個の階段型構造を形成する方法は、複数個のプレート形状を有する導電膜を積層し、前記複数個の中の最上層の導電膜上にマスクを形成し、前記マスクを利用したエッチングを通じて前記最上層導電膜をパターニングし、蒸着成分とエッチング成分が混合されたガスを提供し、前記蒸着成分を前記エッチング成分に比べてさらに多く提供し、前記マスクを覆うポリマー膜を蒸着し、前記ガスを提供し、前記エッチング成分を前記蒸着成分に比べてさらに多く提供して前記前記ポリマー膜を前記マスクに付着されたポリマースペーサーに変形し、前記ポリマー膜を蒸着と前記スペーサーエッチングを順次的に反復して前記マスクを順次的に拡大し、そして前記順次的に拡大されたマスクを利用するエッチングを通じて余りの導電膜を順次的にパターニングして前記導電膜を前記プレート形状から階段型形態に形成することを含むことができる。本発明の他の実施形態の方法において、前記ポリマースペーサーは前記マスクの一側壁と両側壁、或いは四側壁に形成され得る。本発明の他の実施形態の方法において、前記マスクを形成することは、前記最上層導電膜の上面の中のセンター領域を横断する第1フォトレジストパターンと、前記最上層導電膜の上面の中の一側に限定された第2フォトレジストパターンと、前記最上層導電膜の上面の中のエッジ領域により囲まれたセンター領域に限定された第3フォトレジストとの中の少なくとも何れか1つを蒸着することを含むことができる。本発明の他の実施形態の方法において、前記ポリマースペーサーは前記第1フォトレジストパターンの両側壁に形成され、導電膜の両側領域に階段構造が具現され得る。本発明の他の実施形態の方法において、前記ポリマースペーサーは前記第2フォトレジストパターンの一側壁の上に配置され、前記導電膜の一側領域に階段型構造が具現され得る。本発明の他の実施形態の方法において、前記ポリマースペーサーは前記第3フォトレジストパターンの四側部上に配置され、前記導電膜の四側領域に階段型構造が具現され得る。本発明の他の実施形態の方法において、前記ポリマー膜を蒸着することは、前記蒸着成分として、炭素Cを含み、前記エッチング成分としてフッ素Fを含むフッ化メチルCH3Fと、アルゴンAr及び窒素N2が含まれたプラズマを利用する蒸着工程を利用できる。本発明の他の実施形態の方法において、前記ポリマー膜をポリマースペーサーに形成することは、前記蒸着成分として炭素Cを含み、前記エッチング成分としてフッ素Fを含むトリフルオロメタンCHF3、或いは4フッ化炭素CF4と、アルゴンAr、窒素N2及び酸素O2が含まれたプラズマを利用するドライエッチング工程を利用し、前記蒸着工程とインサイチュin-situに進行できる。本発明の他の実施形態の方法において、前記導電膜の間にプレート形状を有する絶縁膜を形成することをさらに含むことができる。前記順次的に拡大されたマスクを利用するエッチングを通じて前記絶縁膜を前記プレート形状から階段型形態に形成できる。本発明の実施形態の方法において、不揮発性メモリー素子の製造方法は、半導体基板上に下部選択ゲートを形成し、前記下部選択ゲート上に階段型構造になされる複数個のコントロールゲートを形成し、前記コントロールゲート上に上部選択ゲートを形成し、そして前記ゲートを貫通して前記半導体基板と連結される活性ピラーを形成することを含み、コントロールゲートを形成することは、前記複数個のコントロールゲート膜をプレート形状に積層し、前記複数個のコントロールゲートの中の最上層のコントロールゲート上にマスクを形成し、前記マスクを利用したエッチングを通じて前記最上層のコントロールゲート膜をパターニングし、前記マスクを順次的に拡大し、そして前記順次的に拡大したマスクを利用したエッチングを通じて余りコントロールゲートをパターニングすることによって、前記プレート形状を前記階段型構造に形成し、前記複数個のコントロールゲート各々にワードラインパッドを定義することを含むことができる。本発明の実施形態の製造方法において、前記マスクの幅を順次的に拡大することは、蒸着成分とエッチング成分が含まれたガスを提供して前記マスクを覆うポリマー膜を蒸着し、そして前記ガスを提供し、前記ポリマー膜の一部を除去することによって前記マスクの少なくとも一側壁にポリマースペーサーを形成することを含むことができる。本発明の実施形態の製造方法において、前記ポリマースペーサーを形成することは前記ポリマー膜を蒸着することとインサイチュに進行し、前記ポリマー膜を蒸着することとは異なるように、前記蒸着及びエッチング成分の量を異なるように設定できる。本発明の実施形態の製造方法において、前記ポリマースペーサーを蒸着することは、前記蒸着成分を前記エッチング成分に比べてさらに多く提供し、前記ポリマースペーサーを形成することは前記エッチング成分を前記蒸着成分に比べてさらに多く提供できる。本発明の実施形態の製造方法において、前記蒸着成分は炭素Cを含み、前記エッチング成分はフッ素Fを含むことができる。本発明の実施形態の製造方法において、前記ポリマー膜を蒸着することは、フッ化メチルCH3F、窒素N2及びアルゴンArを含むプラズマを利用した蒸着工程を利用できる。本発明の実施形態の製造方法において、前記ポリマースペーサーを形成することは前記プラズマに酸素O2がさらに含まれたエッチング工程を利用できる。本発明の他の実施形態の方法において、不揮発性メモリー素子の製造方法は、半導体基板上に絶縁膜と犠牲膜をプレート形状に反復積層して薄膜構造体を形成し、前記薄膜構造体上にマスクを形成し、前記マスクの幅を順次的に拡大し、前記順次的に拡大されるマスクを利用したエッチングを通じて前記薄膜構造体をパターニングして前記プレート形状を階段型形態に形成し、前記犠牲膜を選択的に除去し、前記絶縁膜の間にリセス領域を形成し、そして前記リセス領域に導電膜を満たして階段型構造に積層されたゲートを形成することを含むことができる。本発明の他の実施形態の方法において、前記マスクの幅を順次的に拡大することは、蒸着成分とエッチング成分を含むガスを提供し、前記マスクを覆うポリマー膜を蒸着し、そしてインサイチュで前記ポリマー膜をエッチングして前記マスクの少なくとも一側壁上にポリマースペーサーを形成することを含むことができる。前記ポリマー膜を蒸着する時は、前記蒸着成分を前記エッチング成分に比べてさらに多く提供し、前記ポリマー膜をエッチングする時は、エッチング成分を前記蒸着成分に比べてさらに多く提供できる。本発明の他の実施形態の方法により前記ポリマー膜を蒸着する時は、フッ化メチルCH3Fを含むプラズマを利用し、前記ポリマー膜をエッチングする時は、トリフルオロメタンCHF3、或いは4フッ化炭素CF4を含むプラズマを利用できる。本発明の他の実施形態の方法において、前記リセス領域を形成することは、前記薄膜構造体を一部除去して前記半導体基板、或いは前記絶縁膜中最下層を露出させるトレンチを形成し、そして前記トレンチを通じて前記薄膜構造体にエッチャントを提供して前記犠牲膜を選択的に除去することを含むことができる。本発明のその他の実施形態による階段型構造の形成方法は、複数個の膜を積層し、前記複数個の膜上にマスクを形成し、前記マスクを利用したエッチングを通じて前記複数個の膜の中の少なくとも1つをパターニングし、そして前記マスクの幅を拡大し、前記他の幅を有するマスクを利用して前記複数個の膜各々をパターニングし、前記パターニングされた複数個の膜を階段型構造に形成することを含むことができる。本発明のその他の実施形態による階段型構造の形成方法は、複数個の膜を積層し、前記複数個の膜上にマスクを形成し、少なくとも1つの蒸着成分と少なくとも1つのエッチング成分を含み、前記少なくとも1つのエッチング成分対比前記少なくとも1つの蒸着成分の原子比が1より大きい第1ガスを提供して前記マスクを覆うポリマー膜を蒸着し、前記少なくとも1つの蒸着成分と前記少なくとも1つのエッチング成分を含み、前記少なくとも1つの蒸着成分対比前記少なくとも1つのエッチング成分の原子比が1より大きい第2ガスを提供し、前記ポリマー膜をポリマースペーサーに変形し、前記ポリマー膜を蒸着することと前記ポリマー膜を変形することを数回順次的に進行して前記マスクの幅を順次的に拡大し、そして前記マスクの他の幅を利用して前記複数個の導電膜各々をパターニングすることを含むことができる。本発明のその他の実施形態による不揮発性メモリー素子の製造方法は、半導体基板上に下部選択ゲートを形成し、前記下部選択ゲート上に階段型構造になされる複数個のコントロールゲートを形成し、前記複数個のコントロールゲート上に上部選択ゲートを形成し、そして前記複数個のコントロールゲートを貫通して前記半導体基板と連結される活性ピラーを形成することを含み、前記複数個のコントロールゲートを形成することは、複数個のコントロールゲート膜を積層し、前記複数個のコントロールゲート膜上にマスクを形成し、前記マスクを利用したエッチングを通じて前記複数個のコントロールゲート膜の中前記マスクに最隣接するコントロールゲート膜をパターニングし、前記マスクの幅を順次的に拡大して前記マスクに最隣接するコントロールゲート膜以後の前記複数個のコントロールゲート膜の各々を前記マスクの他の幅を利用してパターニングし、前記パターニングされたコントロールゲート膜が前記階段型構造を形成して前記複数個のコントロールゲート各々の一部がワードラインパッドになされることを含むことができる。本発明のその他の実施形態による不揮発性メモリー素子の製造方法は、半導体基板上に複数個の絶縁膜と複数個の犠牲膜を交互に積層して複数個の薄膜を含む薄膜構造体を形成し、前記薄膜構造体上にマスクを形成し、前記マスクの幅を順次的に拡大して前記他の幅を有するマスクをエッチングマスクに利用して前記複数個の薄膜各々をパターニングし、前記パターニングされた複数個の薄膜を階段構造に形成し、前記複数個の犠牲膜を選択的に除去して前記絶縁膜との間に複数個のリセス領域を形成し、そして前記リセス領域を導電膜で充填して階段型構造に積層されたゲートを形成することを含むことができる。本発明のその他の実施形態によるパターニング方法は、複数個の膜を積層し、前記複数個の膜上に第1マスクを形成し、前記第1マスクを利用して前記複数個の膜の中第1膜をパターニングし、前記第1マスクの幅を拡大して第2マスクを形成し、そして前記第2マスクを利用して前記複数個の膜の中第2膜をパターニングすることを含むことができる。本発明によれば、マスク側壁にスペーサーを付着し、コントロールゲートを階段型構造にパターニングできる。特に、ポリマーを利用してスペーサーを形成する場合、インサイチュ工程が可能であり、工程簡素化及び工程不良を最大限に抑制でき、製造費用を減少させることができる効果がある。以下、本発明によるパターニング方法及びこれを利用した不揮発性メモリー素子の製造方法を添付の図面を参照して詳細に説明する。本発明と従来技術とを比較した利点は添付された図面を参照した詳細な説明と特許請求の範囲を通じて明らかになる。特に、本発明は特許請求の範囲からよく指摘され、明確に請求される。しかし、本発明は添付の図面と関連して次の詳細な説明を参照することによって最もよく理解される。図面において同一の参照符号は多様な図面を通じて同一の構成要素を表す。図1Aは本発明の実施形態による不揮発性メモリー素子を示す斜視図である。図1Aを参照すれば、本発明の実施形態による不揮発性メモリー素子1は、メモリーセルを含むことができるセル領域2と、メモリーセルを動作させる周辺回路を含むことができる周辺領域3とを含むことができる。セル領域2は半導体基板20上からZ方向へ垂直積層されてX-Y平面になされるプレート形状の複数個のコントロールゲート27と、複数個のコントロールゲート27と半導体基板20との間に提供される下部選択ゲート23と、複数個のコントロールゲート27の上に提供された複数個の上部選択ゲート25と、上部選択ゲート25上に積層されてY方向に延長された複数個のビットライン21と、そして半導体基板20上からZ方向へ垂直延長された複数個の活性ピラー29activepillarとを含むことができる。複数個の活性ピラー29の各々は半導体基板20からビットライン21まで延長され、上下部選択ゲート23、25とコントロールゲート27とを貫通するように提供され、チャンネルに使われることができる。半導体基板20はP型シリコン基板であり得る。活性ピラー29は半導体基板20と同一類似の物質で構成され、同一の導電型であり得る。半導体基板20は反対の導電型、たとえばN型のソース20sを含むことができる。周辺領域3は複数個の上部選択ゲート25を上部選択ライン駆動回路図示せずに連結する複数個の第1ライン32と、複数個のコントロールゲート27をワードライン駆動回路図示せずに連結する複数個の第2ライン33と、下部選択ゲート23を下部選択ライン駆動回路図示せずに連結する第3ライン34とを含むことができる。複数個の第1ライン32と複数個の上部選択ゲート25間には、これを電気的に連結する複数個の第1コンタクトプラグ32aが提供され、複数個の第2ライン33と複数個のコントロールゲート27間にはこれを電気的に連結する複数個の第2コンタクトプラグ33aが提供され、第3ライン34と下部選択ゲート23間にはこれを電気的に連結する第3コンタクトプラグ34aが提供されることができる。下部選択ゲート23と上部選択ゲート25のうち何れか1つはX-Y平面になされるプレート形状に提供されることができ、他の1つはX方向に延長された分離型のライン形態で提供されることができる。他の例として、下部選択ゲート23と上部選択ゲート25の各々はX方向に延長された分離型のライン形態で提供されることができる。本実施形態によれば、下部選択ゲート23はX-Y平面になされるプレート形状であり、上部選択ゲート25はX方向に延長された分離型のライン形態であり得る。ゲート23、ゲート25、ゲート27は階段型構造で提供されることができる。前記階段型構造に由来し、複数個の第3コンタクトプラグ34aを複数個のコントロールゲート27に各々連結する領域を提供する複数個のワードラインパッド37が定義できる。本明細書でワードラインパッド37は下層コントロールゲート27の中で上層コントロールゲート27により覆われない、露出された表面に定義することができる。下部選択ラインパッド38は第3コンタクトプラグ34aを下部選択ゲート23に電気的に連結できる。前記階段型構造はコントロールゲート27の左右両側に具現されることができる。図1Bは図1Aのセル領域を示す斜視図であり、図1C及び1Dは図1Bのメモリートランジスターを示す斜視図である。図1Bを参照すれば、活性ピラー29とコントロールゲート27はメモリートランジスター28を定義し、活性ピラー29と下部選択ゲート23は下部選択トランジスター24を定義し、活性ピラー29と上部選択ゲート25は上部選択トランジスター26を定義することができる。本実施形態の不揮発性メモリー素子1は1つの活性ピラー29に形成された複数個のメモリートランジスター28と上下部トランジスター26、24が直列に連結されて1つのセルストリング22を構成するNANDフラッシュNANDFlashメモリー素子であり得る。本実施形態で1つのセルストリング22は4個のメモリートランジスター28を有し、1つのセルストリング22のメモリートランジスター28の数はこれに限定されず、メモリー容量に基づいて任意の個数、たとえば8個、16個、32個等であり得る。活性ピラー29はその断面が円形である円柱形状であり、またはその断面が四角形である四角柱形状などその柱形状は任意であり得る。図1Bは1つのストリングに1つの上部及び下部選択トランジスターを示すが、上下部選択ゲートの各々を1つ以上含むことができる。メモリートランジスター28及び上下部選択トランジスター26、24は活性ピラー29にソース/ドレーンが存在しないいわゆるディプリーションdepletionトランジスターとして提供されることができる。他の例として、メモリートランジスター28及び上下部選択トランジスター26、24は活性ピラー29にソース/ドレーンが存在するいわゆる増加型enhancementトランジスターとして提供されることができる。複数個の活性ピラー29は複数個のコントロールゲート27を貫通するZ方向の軸を有し、これによって、複数個のコントロールゲート27と複数個の活性ピラー29間の交点は3次元的に分布することができる。本発明の実施形態によるメモリートランジスター28は活性ピラー29とコントロールゲート27との間の交点に各々形成されることができる。図1Cを参照すれば、活性ピラー29とコントロールゲート27との間には電荷蓄積膜を含むゲート絶縁膜30が配置されることができる。電荷蓄積膜は、電荷をトラップできる絶縁膜を含むことができる。例えば、ゲート絶縁膜30がシリコン酸化膜とシリコン窒化膜またはシリコン酸化窒化膜とシリコン酸化膜が積層されたいわゆるONO膜である場合、電荷はシリコン窒化膜またはシリコン酸化窒化膜にトラップされて維持され得る。他の例として、電荷蓄積膜は導電体に構成されたフローティングゲートを含むことができる。図1Dを参照すれば、活性ピラー29はその内部に絶縁体39を有するいわゆるマカロニmacaroni形態であり得る。絶縁体39はピラーであり得る。絶縁体39が活性ピラー29の内部を占めるので活性ピラー29は図1Cの構造に比べてより薄い厚さを有することができ、これによりキャリアのトラップサイトtrapsiteを減らすことができる。図1Bをさらに参照すれば、上下部選択トランジスター26、24は図1C、或いは図1Dに示されたように同一類似の構造を有することができる。上下部選択トランジスター26、24のゲート絶縁膜30はシリコン酸化膜やシリコン窒化膜で構成されることができる。図1Eは本発明の実施形態による不揮発性メモリー素子を示す1等価回路図である。図1Eを図1Aのように参照すれば、本発明の実施形態の不揮発性メモリー素子1において、複数個のコントロールゲート27は複数個のワードラインWL0-WL3に相当し、複数個の上部選択ゲート25は複数個のストリング選択ラインSSL0-SSL2に相当し、下部選択ゲート23は接地選択ラインGSLに相当し、半導体基板20のソース20sは共通ソースラインCSLに相当する。セルストリング22は複数個のビットラインBL0-BL2の各々に複数個連結することができる。複数個のコントロールゲート27は各々2次元的に広がる平板型構造になされることができるので、複数個のワードラインWL0-WL3は各々平面構造を有し、セルストリング22に対して、実質的に垂直であり得る。複数個のワードラインWL0-WL3には、複数個のメモリートランジスター28が3次元的に分布され得る。上部選択ゲート25はX方向に延長された分離型配線構造になされることができるので、複数個のストリング選択ラインSSL0-SSL2は複数個のビットラインBL0-BL2をX方向に横断するように配置されることができる。Y方向に配列された複数個のストリング選択ラインSSL0-SSL2は各々X方向に配列された複数個のビットラインBL0-BL2の各々と電気的に連結されるので、1つのセルストリング22が独立的に選択されることができる。本実施形態は3個のビットライン、3個のストリング選択ライン、及び4個のワードラインを説明するが、本発明を本実施形態に限定するのではない。ビットライン、ストリング選択ライン及び/またはワードラインの数は、たとえば1つ及び/または複数個のストリングに含まれたメモリーセルの数によって決定されることができる。下部選択ゲート23は2次元的に広げられる平板型構造になされることができるので、接地選択ラインGSLは平面構造を有し、セルストリング22に対して実質的に垂直であり得る。接地選択ラインGSLは活性ピラー29と半導体基板20間の電気的連結を制御できる。本実施形態の不揮発性メモリー素子1においてプログラム動作は、選択されたワードラインWLと活性ピラー29間に電圧差を設定し、電荷を電荷蓄積膜に注入することによって具現されることができる。一例として、選択されたワードラインWLにプログラム電圧Vprogを印加することによってFNトンネリング現象を利用して活性ピラー29からプログラムしようとするワードラインWLに属するメモリートランジスター28の電荷蓄積膜に電子を注入してプログラムを具現できる。選択されたワードラインWLに印加されたプログラム電圧は非選択ワードラインに属するメモリートランジスターをプログラムするので、ブースティング技術を利用して意図されないプログラムを防止できる。読出動作は読み出そうとするメモリートランジスター28が連結されたワードラインWLに、たとえば0ボルトvoltを設定し、他のワードラインWLには読み出し電圧Vreadを設定する。その結果、読み出そうとするメモリートランジスター28の閾値電圧Vthが0ボルトより大きいか、或いは小さいかに基づいて、ビットラインBLに電流が充電されたのかが決定され、これによってビットラインBLの電流を感知することによって読み出そうとするメモリートランジスター28のデータ情報が読出できる。消去動作はゲート誘導ドレーン漏洩電流GIDLを利用してブロック単位で実行できる。一例として、選択されたビットラインBLと基板20に消去電圧Veraseを印加することによって活性ピラー29の電位を上昇させる。この時、活性ピラー29の電位は若干遅れながら上昇するようにすることができる。これによって下部選択ゲート23の端子でGIDLが発生し、GIDLにより生成された電子は基板20に放出され、生成されたホールは活性ピラー29に放出される。これによって消去電圧Verase近くの電位がメモリートランジスター28のチャンネル、すなわち活性ピラー29に伝達されることができる。この時、ワードラインWLの電位を0ボルトに設定すれば、メモリートランジスター28に蓄積された電子が抜け出すようになってデータ消去が具現されることができる。一方、意図しない消去動作が行なわれないように非選択ブロックのワードラインをフローティングさせ得る。本実施形態による不揮発性メモリー素子1の動作方法は本発明の技術的思想を例示的に説明するためのものであり、本発明の技術的特徴がこれに限定されるのではない。この分野に従事する通常の知識を有する者であれば公知の技術に基づいて前記動作方法の変形を容易に具現することは自明なので、動作方法と関連した本発明の技術的特徴は公示された技術に基づいて多様に変形されて具現できる。図2A乃至図2Hは本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。前記図面では便宜上絶縁膜の図示を省略する。図2Aを参照すれば、半導体基板20を提供できる。半導体基板20は、たとえばP型単結晶シリコンウェハーであり得る。半導体基板20は活性領域20aを定義する素子分離膜図示せずを含むことができる。活性領域20aはソース20sを含むことができる。ソース20sはN型であり得る。図2Bを参照すれば、半導体基板20上に下部選択ゲート23を形成できる。下部選択ゲート23は導電性物質、たとえば多結晶シリコン、或いは金属を蒸着して形成できる。下部選択ゲート23はプレート、或いはライン形態で具現できる。本実施形態によれば下部選択ゲート23は多結晶シリコンを蒸着してプレート形状で形成できる。下部選択ゲート23を貫通して半導体基板20と電気的に連結する複数個の第1ピラー29aを蒸着、或いはエピタキシャルepitaxial工程で形成できる。第1ピラー29aは、たとえばドライエッチングを使用して下部選択ゲート23を貫通し、半導体基板20を開放するホールを形成し、そのホールを導電体及び/または活性ピラーを形成する物質で埋めて形成できる。第1ピラー29aはその断面が円形、楕円形、多角形など任意の形態であり得る。第1ピラー29aは半導体基板20と同一類似の物質で形成できる。一例として、第1ピラー29aは非晶質、単結晶、或いは多結晶シリコンで形成できる。第1ピラー29aと下部選択ゲート23間には第1ゲート絶縁膜が形成されることができ、これによって図1Cに図示されたものと同一類似の構造が具現できる。第1ゲート絶縁膜は、たとえばシリコン酸化膜やシリコン窒化膜を蒸着して形成できる。図2Cを参照すれば、下部選択ゲート23上に複数個のコントロールゲート27を形成できる。コントロールゲート27は下部選択ゲート23と同一類似の物質で形成できる。一例として、コントロールゲート27は多結晶シリコンを蒸着してプレート形状で形成できる。複数個のコントロールゲート27は同一な厚さを有するように形成できる。コントロールゲート27は下部選択ゲート23と同一、或いは異なる厚さを有することができる。複数個のコントロールゲート27を貫通して複数個の第1ピラー29aと連結する複数個の第2ピラー29bを蒸着或いはエピタキシャル工程で形成できる。第2ピラー29bは、たとえばドライエッチングを使用して複数個のコントロールゲート27を貫通して第1ピラー29aを開放するホールを形成し、そのホールを導電体で埋めて形成できる。第2ピラー29bは第1ピラー29aと同一類似の物質で形成できる。一例として、第2ピラー29bは単結晶、或いは多結晶シリコンで形成できる。他の例として、第2ピラー29bは非晶質、単結晶、或いは多結晶シリコン膜内に絶縁膜が形成された図1Dに図示されたようなマカロニ構造で形成できる。第2ピラー29bとコントロールゲート27との間には電荷蓄積膜が含まれた第2ゲート絶縁膜が形成されることができ、これによって図1C、或いは図1Dに図示されたものと同一類似の構造が具現できる。第2ゲート絶縁膜はシリコン酸化膜、シリコン窒化膜、またはシリコン酸化窒化膜、シリコン酸化膜などを順次的に蒸着して3重薄膜構造で形成できる。第2ゲート絶縁膜において、シリコン窒化膜、またはシリコン酸化窒化膜は電荷をトラップして情報を保存する電荷蓄積膜に使われ、2個のシリコン酸化膜中何れか1つはブロッキング絶縁膜に使われ、他の1つはトンネル絶縁膜に使われることができる。他の例として、電荷蓄積膜はシリコン窒化膜の代わりに多結晶シリコンと同一な導電体に構成されたフローティングゲートに代替できる。その他の例として、トンネル絶縁膜はシリコン窒化膜、或いはシリコン酸化膜/シリコン窒化膜で形成され、ブロッキング絶縁膜はシリコン窒化膜、シリコン酸化膜/シリコン窒化膜、アルミニウム酸化膜、或いはこれらの組み合わせで形成できる。図2Dを参照すれば、複数個のコントロールゲート27を階段型構造で形成できる。これによって、複数個のコントロールゲート27の各々にはワードラインパッド37が定義できる。前記階段型構造の具現によって下部選択ゲート23には、下部選択ラインパッド38が定義できる。前記階段型構造の具現は図3B乃至図3Iを参照して説明する。図3A乃至図3Iは、本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。図3Aを参照すれば、下部選択ゲート23上に複数個の絶縁膜47と複数個のコントロールゲート27を交互に形成できる。複数個のコントロールゲート27はプレート形状で形成できる。区分便宜上、複数個のコントロールゲート27を符号27_1乃至27_4で表記する。同様に、複数個の絶縁膜47を符号47_1乃至47_4で表記する。第1コントロールゲート27_1上のフォト工程において、たとえばフォトレジストで構成された第1マスク50を形成できる。第1マスク50は第1コントロールゲート27_1のセンターを横断する形態を有するように形成できる。コントロールゲート27と絶縁膜47は4個ずつ図示されているが、本発明をこれに限定するのではない。一例として、膜の各々の数はメモリーセルストリングのメモリーセルの数によって決定され得る。図3Bを参照すれば、第1マスク50を利用した第1パッドエッチングを使用して第1コントロールゲート27_1をパターニングできる。第1パッドエッチングによって第1絶縁膜47_1も共にパターニングされ、第2コントロールゲート27_2が示され得る。第1パッドエッチングにはドライエッチングを使用することができる。第1コントロールゲート27_1の両側端上面は第1ワードラインパッド37_1で定義される。図3Cを参照すれば、第2コントロールゲート27_2上に第1マスク50を覆う第1膜52を形成できる。第1膜52はポリマーを蒸着して形成できる。一例として、C-H-Fを含むガス、N2及びArを含むプラズマを利用する蒸着工程で第1膜52を形成できる。第1膜52はポリマー、たとえばC及びHを含むカーボン重合体で構成されることができる。図3Dを参照すれば、スペーサーエッチングを使用して第1膜52の一部を除去し、第1マスク50の両側壁に第1スペーサー52sを形成する。第1マスク50と第1スペーサー52sが第2マスク60になされる。前記スペーサーエッチングは第1膜52の形成に必要としたガスを含むプラズマを利用できる。一例として、C-H-Fを含むガス、N2及びArを含むプラズマを利用するドライエッチング工程で第1膜52をスペーサーエッチングし、第1スペーサー52sを具現できる。図3Cのポリマー蒸着工程と図3Dのポリマーエッチング工程とは同一なプラズマを利用できる。したがって、前記ポリマー蒸着及びポリマーエッチング工程はインサイチュに進行することが可能であり、さらにゲート23、27の蒸着及びパッドエッチング工程とインサイチュに進行することが可能である。同一なプラズマでポリマー蒸着とポリマーエッチング工程をインサイチュに進行する場合工程条件を異なるようにすることが効果的な蒸着とエッチングを具現するのに望ましい。効果的なポリマー蒸着及びポリマーエッチングを具現するために、C-H-Fを含むガスの中でCとH、少なくともCはポリマー蒸着に関与し、Fはポリマーエッチングを使用して関与するので、ポリマー蒸着工程ではC及びH、或いはC成分をF成分に比べて高く設定し、ポリマー蒸着工程ではその反対に設定できる。一例として、図3Cのポリマー蒸着工程ではフッ化メチルCH3Fを提供し、図3Dのポリマーエッチング工程ではトリフルオロメタンCHF3、4フッ化炭素CF4、或いはその組み合わせを提供できる。より効果的なポリマーエッチング工程のためにO2がさらに提供できる。選択的にコントロールゲート27の側にパワーをかけてエッチャントetchantの直進性を高めることもさらに効果的なポリマーエッチング工程を具現するのに望ましい。図3Eを参照すれば、第2マスク60を利用した第2パッドエッチングを使用し、第2コントロールゲート27_2及び第2絶縁膜47_2をパターニングできる。これによって第2コントロールゲート27_2の両側端上面は一定の幅を有する第2ワードラインパッド37_2に定義できる。第2ワードラインパッド37_2の幅は第1スペーサー52sの第1幅W1に依存する。したがって、図3Cのポリマー蒸着工程によって形成された第1膜52の厚さこれに追加して、第1マスク50の幅を適切に調節することによって第2ワードラインパッド37_2の幅を決定できる。図3F乃至3Hを参照すれば、図3C乃至図3Eを参照して説明したものと同一類似の工程を利用し、プラズマを利用したポリマー蒸着工程において第2マスク60を覆う第2膜54をポリマーで形成し図3F、前記プラズマを利用したスペーサーエッチング工程において第2膜54の一部を除去することによって第2マスク60の両側壁に第2スペーサー54sを形成して第3マスク70を定義し図3G、第3マスク70を利用した第3パッドエッチングを使用して第3コントロールゲート27_3及び第3絶縁膜47_3を一部除去して第3コントロールゲート27_3の両側端上面を第3ワードラインパッド37_3で定義できる図3H。第3ワードラインパッド37_3の幅は第2スペーサー54sの第2幅W2或いは第2マスク60の幅と第2幅Wに依存する。図3I乃至図3Kを参照すれば、図3C乃至図3Eを参照して説明したバーと同一類似の工程を利用し、プラズマを利用したポリマー蒸着工程において第3マスク70を覆う第3膜56をポリマーで形成し図3I、前記プラズマを利用したスペーサーエッチング工程において第3膜56の一部を除去することによって第3マスク70の両側壁に第3スペーサー56sを形成して第4マスク80を定義し図3J、第4マスク80を利用した第4パッドエッチングを使用して第4コントロールゲート27_4及び第4絶縁膜47_4を一部除去して第4コントロールゲート27_4の両側端上面を第4ワードラインパッド37_4で定義することができる図3K。第4ワードラインパッド37_4の幅は第3スペーサー56sの第3幅W3或いは第4マスク80の幅と第3幅W3に依存する。図3Kに図示されたように、前記第4パッドエッチングによって下部選択ゲート23の両側端上面が露出され、その上面を下部選択ラインパッド38で定義できる。図3Lを参照すれば、第4マスク80をアッシング工程において除去できる。前記一連の工程によれば、階段型構造を有し、複数個のワードラインパッド37を有する垂直積層された複数個のコントロールゲート27が具現できる。絶縁膜47も階段型構造にパターニングできる。前記階段型構造を具現できるパターニング方法によれば、第1マスク50の両側壁に第1スペーサー52sを付着するので、第1マスク50の収縮や膨脹を誘発することがなく、このようなことは第2スペーサー54s及び第3スペーサー56s付着の場合に同一類似するように適用されることができる。したがって、第1乃至第3スペーサー52s、54s、56sの第1乃至第3幅W1-W3を望むサイズ、そして均一に設定できるので複数個のワードラインパッド37の幅を均一に形成できる。さらには、前記パターニング方法は1回のフォト工程に第1マスク50を形成した後、ポリマー蒸着及びポリマーエッチングを使用して複数段たとえば、16段の階段型構造を形成できる。前記パターニング方法においてスペーサー52s-56sの物質はポリマーに限定されず、絶縁膜47と蝕刻選択比がある物質、たとえばシリコン酸化膜、シリコン窒化膜、シリコンカーバイド、或いはこれらの組み合わせを選択できる。他の例として、スペーサー52s-56sの物質として金属、金属酸化膜、金属窒化膜も選択できる。前記パターニング方法は階段型構造のコントロールゲート27を具現することに限定されず、導電膜と電極が積層された階段型構造を具現することに広く使われ得る。図2Eを参照すれば、ゲート23、ゲート27とを横断するスリット19を形成できる。スリット19によってゲート23、ゲート27は両分され、半導体基板20上には2個の素子が具現されることができる。最上層のコントロールゲート27上に複数個の上部選択ゲート25を形成できる。上部選択ゲート25はプレート、或いはライン形態に形成できる。上部選択ゲート25はコントロールゲート27及び/または下部選択ゲート23と同一類似の物質、たとえば多結晶シリコンで形成できる。1つの選択ゲート25は複数個の第2ピラー29bと共通に連結することができる。図2Fを参照すれば、上部選択ゲート25を貫通して複数個の第2ピラー29bと連結する複数個の第3ピラー29cを蒸着或いはエピタキシャル工程で形成できる。第3ピラー29cは、たとえばドライエッチングを使用して上部選択ゲート25を貫通して第2ピラー29bを開放するホールを形成し、そのホールを導電体で充填して形成できる。第3ピラー29cは第1ピラー29a及び/または第2ピラー29bと同一類似の物質で形成できる。一例として、第3ピラー29cは非晶質、単結晶、或いは多結晶シリコンで形成できる。第3ピラー29cと上部選択ゲート25間には第3ゲート絶縁膜図示せずが形成されることができ、これによって図1Cに図示されたものと同一類似の構造が具現されることができる。第3ゲート絶縁膜は、たとえばシリコン酸化膜やシリコン窒化膜を蒸着して形成できる。第1乃至第3ピラー29a-29cは上下連結して活性ピラー29になされる。第1乃至第3ピラー29a-29cは半導体基板20と同一の導電型、たとえばP型を有するように形成されることができる。したがって、半導体基板20と活性ピラー29は等電位を有することができる。図2Gを参照すれば、活性ピラー29と連結する複数個のビットライン21を形成できる。1つのビットライン21はその長さ方向に伸びる複数個の活性ピラー29と共通に連結することができる。ビットライン21の伸張方向と上部選択ゲート23の伸張方向は互いに交差、たとえば直交できる。したがって、複数個のビットライン21と複数個の上部選択ゲート25は互いに横断するように配置されることができる。複数個のビットライン21の中の何れか1つと複数個の上部選択ゲート25の中の何れか1つにより1つのセルストリング22が定義できる。活性ピラー29の中のビットライン21に隣接した領域にドレーンが形成されることができる。活性ピラー29とビットライン21との間にプラグをさらに形成できる。図2Hを参照すれば、複数個の上部選択ゲート25上に複数個の第1コンタクトプラグ32aを形成し、複数個の第1コンタクトプラグ32aに連結する複数個の第1ライン32を形成できる。第1ライン32は上部選択ゲート25を上部選択ライン駆動回路に電気的に連結させることができる。複数個のワードラインパッド37上に複数個の第2コンタクトプラグ33aを形成し、複数個の第2コンタクトプラグ33aに連結する複数個の第2ライン33を形成できる。第2ライン34はコントロールゲート27をワードライン駆動回路に電気的に連結させることができる。下部選択ゲート23の下部選択ラインパッド38上に第3コンタクトプラグ34aを形成し、第3コンタクトプラグ34aに連結される第3ライン34を形成できる。第3ライン34は下部選択ゲート23を下部選択ライン駆動回路に電気的に連結させることができる。第1乃至第3コンタクトプラグ32a、33a、34aは金属を蒸着し、同時に形成できる。類似するように、第1乃至第3ライン32、33、34は金属を蒸着し、同時に形成できる。前記一連の工程によって階段型構造のコントロールゲート27を有する不揮発性メモリー素子1が具現されることができる。図4Aは本発明の他の実施形態による不揮発性メモリー素子を示す斜視図であり、図4B及び図4Cは本発明の他の実施形態による不揮発性メモリー素子の製造方法において、階段型構造を具現する方法を示す斜視図である。図4Aを参照すれば、本発明の他の実施形態の不揮発性メモリー素子1aは第2コンタクトプラグ33aが形成される一側に階段型構造を有する積層された複数個のコントロールゲート27aを含むことができる。それ以外は、図1Aに図示された不揮発性メモリー素子1と同一類似するように構成されることができる。図4B及び図4Cを参照すれば、図3B乃至図3Lを参照して説明したような同一類似の工程において一側に階段型構造を有するコントロールゲート27aを形成できる。一例として、図4Bに図示されたように下部選択ゲート23上に複数個のコントロールゲート27aと複数個の絶縁膜47aをプレート形状に交互に形成し、最上層のコントロールゲート27a上面の中で一側に限定された第1マスク50を形成できる。ポリマー蒸着及びポリマーエッチングを使用して第1マスク50の一側壁にスペーサーを形成した後、パッドエッチングとこのような過程を反復することによって図4Cに図示されたような階段型構造を有するコントロールゲート27aを形成できる。図5Aは本発明のその他の実施形態による不揮発性メモリー素子を示す斜視図であり、図5B及び図5Cは本発明のその他の実施形態による不揮発性メモリー素子の製造方法において、階段型構造を具現する方法を示す斜視図である。図5Aを参照すれば、本発明のその他の実施形態による不揮発性メモリー素子1bは前後左右四側に階段型構造を有するピラミッド形態に積層された複数個のコントロールゲート27bを含むことができる。第2コンタクト33aはコントロールゲート27bの右側ワードラインパッド37a及び前方ワードラインパッド37bに分散されて形成されることができる。コントロールゲート27bの右側に第2ライン33を全て形成するのに困難な問題点がありえる。たとえばコントロールゲート27bの個数が多い場合コントロールゲート27bの右側にあらゆる第2ライン33を形成できる領域が十分に確保されない場合第2ライン33の中の一部をコントロールゲート27bの前方に形成することによって前記困難な点を除去できる。図5B及び図5Cを参照すれば、図3B乃至図3Iを参照して説明したような同一類似の工程を進行し、全ての側面が階段型構造を有するピラミッド型コントロールゲート27bを具現できる。一例として、図5Bに図示されたように下部選択ゲート23上に複数個のコントロールゲート27bと複数個の絶縁膜47bをプレート形状に交互に形成し、最上層のコントロールゲート27a上面の中でエッジに囲まれたセンターに限定された第1マスク50を形成できる。ポリマー蒸着及びポリマーエッチングを使用して第1マスク50の四側壁にスペーサーを形成した後、パッドエッチングする過程を反復することによって順次的に幅が拡大された第1マスク50を形成し、図5Cに図示されたようなピラミッド型コントロールゲート27bを形成できる。図6A乃至図6Mは本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。前記図面で便宜上セル領域の一部を抜粋して図示する。図6Aを参照すれば、絶縁膜120は複数個の絶縁膜121-127を含み、犠牲膜130は複数個の犠牲膜131-136を含むことができる。半導体基板101上に絶縁膜121-127と犠牲膜131-136とを交互に積層し、薄膜構造体100を形成できる。絶縁膜120と犠牲膜130とは蝕刻選択性を有することができるように選択された物質で形成され得る。例えば、絶縁膜120はシリコン酸化膜やシリコン窒化膜で、犠牲膜130はシリコン膜、シリコン酸化膜、シリコン窒化膜、シリコンカーバイドの中から選択された絶縁膜120とは異なる物質であり得る。薄膜構造体100を貫通して半導体基板101を露出させる第1開口部105を形成できる。第1開口部105は四角形、円形、或いは楕円形に形成できる。本明細書では、絶縁膜121-127を積層順序によって第1乃至第7絶縁膜に区分する。犠牲膜131-136もこれと同じように積層順序によって第1乃至第6犠牲膜に区分する。図6Bを参照すれば、薄膜構造体100を覆って第1開口部105の内壁を実質的に共形conformalに覆う半導体膜200を形成し、第1開口部105を満たす第1埋めパターン210を形成できる。半導体膜200は非晶質、単結晶,或いは多結晶シリコン蒸着或いはエピタキシャル工程で形成できる。第1埋めパターン210は半導体膜200が形成された第1開口部105を満たすようにシリコン酸化膜を蒸着して形成できる。或いは第1埋めパターン210はスピン-オン-グラスSOG技術を利用して形成できる。図6Cを参照すれば、半導体膜200をパターニングし、第1開口部105内に互いに分離された半導体パターン205を形成し、半導体パターン205間の第2開口部215を絶縁膜で満たして第2埋めパターン220を形成できる。第2開口部215は半導体基板101を露出させることができる。半導体パターン205は第1開口部105の長軸を横断するマスクを使用し,第1埋めパターン210をパターニングすることによって第1開口部105の内壁に形成された半導体膜200を露出させる第2開口部215を形成し、第2開口部215により露出された半導体膜200をエッチングして形成できる。第2埋めパターン220は第2開口部215を満たす絶縁膜を形成した後薄膜構造体100の上面が露出されるまで、その絶縁膜と半導体膜200を平坦化して形成できる。半導体パターン205は活性ピラーに使われ、活性ピラーは図1Dに図示されたものと同一類似のマカロニ構造を有するようになる。図6Dを参照すれば、薄膜構造体100を構成する薄膜120、薄膜130の一部、或いは全部を貫通するトレンチ230を形成できる。トレンチ230は半導体パターン205から離隔され、犠牲膜130と絶縁膜120の側壁を露出させるライン或いは長方形形態に形成されることができる。トレンチ230は少なくとも第1犠牲膜131、或いは半導体基板101が示されるような深さを有するように形成されることができる。図6Eを参照すれば、トレンチ230によって露出された犠牲膜130を選択的に除去し、絶縁膜121-127の間にリセス領域240を形成できる。リセス領域240はトレンチ230から絶縁膜の121-127の間に延長されたギャップ領域であり、半導体パターン205が露出できる。リセス領域240を形成する段階は絶縁膜120に対してエッチング選択性を有するエッチングレシピを使用し、犠牲膜130を等方的にエッチングする段階を含むことができる。例えば、犠牲膜130がシリコン窒化膜で絶縁膜120がシリコン酸化膜である場合、前記エッチングは燐酸を含むエッチャントを使用して実施できる。図6Fを参照すれば、リセス領域240内に情報格納膜250とゲート260を形成できる。情報格納膜250はトンネル絶縁膜とブロッキング絶縁膜間との間に位置する電荷蓄積膜を含むことができる。電荷蓄積膜はシリコン窒化膜、或いはフローティングゲートを含むことができる。ゲート260は多結晶シリコンや金属を蒸着してプレート形状に形成できる。ゲート260を形成するための蒸着工程においてトレンチ230にも多結晶シリコンや金属が満たされ得る。この場合、トレンチ230に満たされた多結晶シリコン、或いは多結晶シリコンと情報格納膜250などをエッチング工程において除去した後、トレンチ230を絶縁膜で満たして第3埋めパターン267を形成できる。第3埋めパターン267はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、或いはこれらの組み合わせであり得る。ゲート260の中で第1ゲート261は接地選択ラインに使われる下部選択ゲート、第6ゲート266はストリング選択ラインに使われる上部選択ゲート、第2乃至第5ゲート262-265はワードラインに使われるコントロールゲートである。図6Gを参照すれば、プレート形状のゲート260を階段型構造に形成するために図3B乃至図3Iを参照して説明したものと同一類似の工程を利用できる。例えば、第1マスク300を形成できる。例えば、第1マスク300は第7絶縁膜127上に第2埋めパターン220及び第3埋めパターン267を全部覆わないようにフォトレジストで形成できる。図6Hを参照すれば、第1マスク300を利用したドライエッチングを使用して第7絶縁膜127と第2及び第3埋めパターン220、267を一部除去できる。前記エッチングは第6ゲート266が示されることができるように進行できる。この場合第6ゲート266上に形成された情報格納膜250が一部除去できる。第1マスク300の側壁に第1スペーサー302sを形成できる。第1スペーサー302sは第1マスク300によって覆わない第2埋めパターン220及び第3埋めパターン267を覆うように形成できる。第1スペーサー302sは第1マスク300及び第6ゲート266を覆う膜を形成した後、その膜をスペーサーエッチングして形成できる。第1スペーサー302sはフォトレジスト、絶縁膜、或いはポリマーなどで形成できる。本実施形態によれば、図3C及び図3Dでの説明と同一類似するようにCH3Fを含むプラズマを利用したポリマー蒸着で膜を形成し、その膜をCHF3及び/またはCF4を含むプラズマを利用したポリマーエッチングをポリマー蒸着とインサイチュに進行して第1スペーサー302sを形成できる。第1マスク300と第1スペーサー302sは第2マスク310を構成する。図6Iを参照すれば、第2マスク310を利用したドライエッチングを使用して第6ゲート266を一部除去できる。第6ゲート266のエッチングとともに第6絶縁膜126と、第6絶縁膜126の上下面に形成された情報格納膜250も共にエッチングできる。これによって、第5ゲート265が示されることができる。第6ゲート266は上部選択ゲートとして第2埋めパターン220及び第3埋めパターン267によって分離されたライン形態に形成されることができる。本実施形態によれば、上部選択ゲート266をライン形態に形成する工程をスキップできる。図6Jを参照すれば、ポリマー蒸着及びポリマーエッチングを使用して第2マスク310の側壁に第2スペーサー310sを形成できる。第2マスク310と第2スペーサー310sは第3マスク320を構成できる。第3マスク320を利用したドライエッチングを使用し、第5ゲート265を一部除去してワードラインパッド237を定義できる。第5ゲート265エッチングの際第5絶縁膜125と、第5絶縁膜125の上下面に形成された情報格納膜250も共にエッチングできる。これによって、第4ゲート264が示されることができる。図6Kを参照すれば、前記ポリマー蒸着及びポリマーエッチングを使用してマスクを益々拡大させ、その拡大されたマスクを利用したドライエッチングを使用して上部選択ゲート266は分離されたライン形態に形成され、コントロールゲート262-265と下部選択ゲート261は階段型構造に形成されることができる。コントロールゲート262-265各々にはワードラインパッド237が定義され、下部選択ゲート261には下部選択ラインパッド238が定義できる。選択的に、半導体パターン205と第1埋めパターン220とをリセスさせる溝270を形成できる。図6Lを参照すれば、溝270を金属やポリシリコンと同一な導電体で満たして半導体パターン205と接続されるビットラインパッド290を形成できる。他の例として、溝270を形成せずに第1埋めパターン210上に半導体パターン205と接続されるビットラインパッド290を形成できる。図6Mを参照すれば、ビットラインパッド290と接するビットラインプラグ231aと、ビットラインプラグ231aに接するビットライン231を形成できる。ワードラインパッド237に接するコンタクトプラグ233aと、コンタクトプラグ233aに接する複数個のコントロールゲート262-265をワードライン駆動回路に連結する複数個の金属ライン233を形成できる。前記一連の工程に不揮発性メモリー素子1cを具現できる。図面には図示しないが、複数個の上部選択ゲート266を上部選択ライン駆動回路に連結する複数個の金属ラインと、下部選択ゲート261を下部選択ライン駆動回路に連結する金属ラインとをさらに形成できる。ゲート261-266は図3B乃至図3Iのように両側に階段型構造にパターニングされ、或いは図4B及び/または図4Cに図示されたように一側に階段型構造にパターニングされ、或いは図5B及び図5Cに図示されたようにピラミッド型構造にパターニングされ得る。図7A乃至図7Eは本発明の他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。簡潔性のために図6A乃至図6Mと同一な点に対しては詳細な説明は省略する。図7Aを参照すれば、図6A乃至6Cで説明したような同一類似の工程を進行して半導体基板101上に絶縁膜121-127と犠牲膜131-136を交互に積層し、薄膜構造体100を形成し、第2開口部215内に第1埋めパターン210と第2埋めパターン220を形成できる。第1埋めパターン210の両側壁及び下部壁には活性ピラーに活用されるU字形態の半導体パターン205を形成できる。第7絶縁膜127上に第1マスク300を形成できる。一例として、第1マスク300はフォトレジストを蒸着した後パターニングして形成でき、第2埋めパターン220を一部覆う形態を有するようにパターニングされ得る。図7Bを参照すれば、絶縁膜120と犠牲膜130とを階段型構造に形成できる。前記形成過程は図3B乃至図3Iで説明したものと同一類似のマスク拡大工程を利用できる。例えば、第1マスク300を利用したエッチングを使用して第7絶縁膜127を一部除去し、第6犠牲膜136を示すことができる。その次に、第1マスク300の側壁に第1スペーサー302sを付着し、第1マスク300に比べて拡大された第2マスク310を形成できる。第1スペーサー302sは図3C及び図3Dで説明したものと同一類似であるようにポリマー蒸着及びポリマーエッチングをインサイチュに進行して形成できる。第1スペーサー302sは第1マスク300により覆わない第2埋めパターン220の一部を覆うように第6犠牲膜136上にスペーサー形態に形成できる。第2マスク310を利用したエッチングを使用し、第6犠牲膜136と第6絶縁膜126を一部除去し、第5犠牲膜135を示すことができる。前記のようなマスク拡大工程とエッチング工程を反復して絶縁膜120と犠牲膜130を階段型構造に形成できる。本実施形態によれば、階段型構造の犠牲膜130の中で第6犠牲膜136は第2開口部215によって複数個例、3個に分離できる。同様に、階段型構造の絶縁膜120の中で第7絶縁膜127と第6絶縁膜126は第2開口部215によって各々複数個例、3個に分離できる。図7Cを参照すれば、犠牲膜130と絶縁膜120を貫通して第1犠牲膜131、或いは半導体基板101を示すトレンチ230を形成できる。トレンチ230は第2開口部215の延長長さと同一類似の長さを有することができる。これによって、トレンチ230は隣接した2個の第2開口部215間の第6犠牲膜136を2個に分離できる。同様に、トレンチ230は隣接した2個の第2開口部215間の第7絶縁膜127と第6絶縁膜126を各々2個に分離できる。したがって、第6犠牲膜136は4個に分離され、第6絶縁膜126及び第7絶縁膜127も4個に分離できる。本実施形態によれば、犠牲膜130は階段型構造にパターニングの第6犠牲膜136は複数個に分離されたライン形態に形成され、第1乃至第5犠牲膜131-135は階段型にパターニングされたプレート形状に形成されることができる。第6犠牲膜136は第7絶縁膜127により完全に覆われず、一部が露出できる。図7Dを参照すれば、トレンチ230によって露出された犠牲膜130を選択的に除去して絶縁膜の121-127との間にリセス領域240を形成できる。リセス領域240によって半導体パターン205が露出できる。図7Eを参照すれば、リセス領域240内に情報格納膜250とゲート260を形成できる。情報格納膜250はトンネル絶縁膜とブロッキング絶縁膜間にシリコン窒化膜、或いはフローティングゲートのような電荷蓄積膜を含むことができる。ゲート260は多結晶シリコンや金属などを蒸着して形成できる。トレンチ230にも多結晶シリコンや金属などが充填されることができ、これをエッチングを使用して除去し、シリコン酸化膜、シリコン窒化膜、或いはこれらの組み合わせを蒸着してトレンチ230を埋めて第3埋めパターン267を形成できる。続いて、図6lに図示されたように選択的にビットラインパッド290を形成し、図6Mに図示されたようにビットライン231と金属ライン233を形成することによって不揮発性メモリー素子1cを形成できる。本実施形態によれば、ゲート260は図7Cに図示された階段型構造の犠牲膜130を代えて階段型構造に形成されることができる。ゲート260形成過程で上部選択ゲート266は別途の分離工程が必要ではなく、コントロールゲート262-266各々にワードラインパッド237が定義でき、下部選択ゲート261には下部選択ラインパッド238が定義できる。ゲート260は図3Lに図示されたように両側に階段型構造を有し、或いは図4Cのように一側に階段型構造を有し、或いは図5Cのようにピラミッド型構造を有するようにパターニングされ得る。前記階段型構造のゲート260は一例として図8B乃至図8Dに開始されたバーと同一類似の工程に形成できる。図8A乃至図8Dは階段型ゲート形成方法の一例を示す斜視図である。図8Aを参照すれば、図7Bを参照して説明した工程において絶縁膜120と犠牲膜130を階段型構造に形成した後、その階段型にパターニングされた階段型パターン部140を覆うマスク400を形成できる。マスク400はたとえばフォトレジストで形成できる。図8Bを参照すれば、図7Cを参照して説明した工程においてトレンチ230を形成できる。トレンチ230はマスク400まで延長され得る。したがって、トレンチ230形成の際マスク400の一部が除去され、階段型パターン部140側へ後退された陥没部402が形成されることができる。図8Cを参照すれば、図7Dを参照して説明した工程において犠牲膜130を選択的に除去し、リセス領域240が形成されることができる。この時のリセス領域240はマスク400により遮られることができる。したがって、リセス領域240は階段型パターン部140側には開放されず、その反対側には開放された形態を有することができる。図8Dを参照すれば、リセス領域240に情報格納膜250とゲート260を形成できる。特に、リセス領域240に多結晶シリコンや金属などを蒸着する場合、下面階段型構造のゲート261-266が形成されることができる。ゲート260形成過程で上部選択ゲート266は別途の分離工程が必要ではなく、コントロールゲート262-266各々にワードラインパッド237が定義でき、下部選択ゲート261には下部選択ラインパッド238が定義できる。トレンチ230を満たす多結晶シリコンなどをエッチングを使用して除去した後絶縁膜で充填すれば第3埋めパターン267を形成できる。マスク400の陥没部図8Cの402も第3埋めパターン267で充填するので第3埋めパターン267は第7絶縁膜127から突出されて形成されることができる。マスク400はアッシング工程に除去できる。前記一連の工程においてプレート形状の犠牲膜130を階段型構造にパターニングした後階段型構造のゲート260に代えることができる。マスク400を利用して犠牲膜130をゲート260に代える工程は図3L及び/または図4Cの階段型構造を形成したり、図5Cのピラミッド型構造を形成する場合に採択されることができる。図9A乃至図9Gは本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。簡潔性のために図6A乃至図6Mと同一な点に対しては詳細な説明は省略する。図9Aを参照すれば、図6A乃至6Cで説明したバーと同一類似の工程を進行して半導体基板101上に絶縁膜121-127と犠牲膜131-136を交互に積層し、薄膜構造体100を形成できる。第2開口部215内には両側にU字型半導体パターン205が形成された第1埋めパターン210と、第2埋めパターン220を形成できる。第7絶縁膜127上に第1マスク500を形成できる。一例として、第1マスク500はフォトレジストを蒸着した後パターニングし、第2埋めパターン220を全部覆う形態に形成できる。図9Bを参照すれば、第1マスク500を利用したエッチングを使用して第7絶縁膜127と第6犠牲膜136を一部除去できる。これによれば、第7絶縁膜127と第6犠牲膜136は第2開口部215により複数個に分離されたライン形態にパターニングされ得る。第1マスク500の側壁に図3C及び3Dに記載されるようにポリマー蒸着とポリマーエッチングをインサイチュに進行して第1スペーサー502sを付着して第2マスク510を形成できる。第1スペーサー502sは第5犠牲膜135上に形成されることができる。第2マスク510を利用したエッチングを使用して第5犠牲膜135と第6絶縁膜126を一部除去できる。これと共に図3B乃至図3Iで説明したものと同一類似するように絶縁膜120と犠牲膜130を階段型構造に形成できる。図9Cを参照すれば、犠牲膜130と絶縁膜120を貫通して第1犠牲膜131、或いは半導体基板101を示すトレンチ230を形成できる。トレンチ230は第2開口部215の延長長さと同一類似の長さを有することができる。本実施形態によれば、犠牲膜130は階段型構造にパターニングされて第6犠牲膜136は複数個に分離されたライン形態に形成され、第1乃至第5犠牲膜131-135は階段型にパターニングされたプレート形状に形成されることができる。絶縁膜120は犠牲膜130と同一な形態にパターニングされ得る。第6犠牲膜136は第7絶縁膜127により完全に覆うことができる。図9Dを参照すれば、トレンチ230によって露出された犠牲膜130を選択的に除去し、絶縁膜の121-127間にリセス領域240を形成できる。リセス領域240により半導体パターン205が露出できる。図9Eを参照すれば、リセス領域240内に情報格納膜250と導電膜269を形成できる。導電膜269は多結晶シリコンや金属などを蒸着して形成できる。トレンチ230にも多結晶シリコンや金属などが充填され得るが、これをエッチングを使用して除去してシリコン酸化膜、シリコン窒化膜、或いはこれらの組み合わせを蒸着してトレンチ230を充填する第3埋めパターン267を形成できる。導電膜269は第7絶縁膜127に覆われない部分まで拡張され,形成されることができる。したがって、第1乃至第6絶縁膜121-126は導電膜269によって覆われる。第7絶縁膜127上に、たとえばフォトレジストを蒸着してマスク600を形成し、そのマスク600を利用したエッチングを使用して導電膜269を選択的に除去できる。マスク600はアッシング工程に除去できる。図9Fを参照すれば、導電膜269の選択的エッチングによって階段型構造のゲート260が形成されることができる。ゲート260の中で上部選択ゲート266は第2開口部215により分離されたライン形態に形成され、コントロールゲート262-265と下部選択ゲート261は階段型構造を有するプレート形状に形成されることができる。ゲート261-266各々は第2乃至第7絶縁膜122-127各々に覆われて露出されない。第7絶縁膜127上にマスク700を形成できる。このマスク700は第2埋めパターン220の一部を覆わない形態を有するように、たとえばフォトレジストを蒸着及びパターニングして形成できる。このマスク700を利用したエッチングを使用して第2乃至第7絶縁膜122-127を選択的に除去できる。マスク700はアッシング工程で除去できる。図9Gを参照すれば、絶縁膜120の選択的エッチングによってゲート261-266の一部が露出され得る。これによって、コントロールゲート262-265各々にはワードラインパッド237が定義され、下部選択ゲート261には下部選択ラインパッド238が定義できる。ゲート260は図3Lに図示されたように両側に階段型構造を有し、或いは図4Cのように一側に階段型構造を有するか、或いは図5Cのようにピラミッド型構造に形成されることができる。続いて、図6Lに図示されたように選択的にビットラインパッド290を形成し、図6Mに図示されたようにビットライン231と金属ライン233を形成することによって不揮発性メモリー素子1cを形成できる。図10Aは本発明の実施形態による不揮発性メモリー素子を具備したメモリーカードを示す一ブロック図である。図10Aを参照すれば、メモリーカード1200は高容量のデータ格納能力を支援するためにフラッシュメモリー1210を含む。フラッシュメモリー1210は上述した本発明実施形態による不揮発性メモリー素子、たとえば垂直NANDフラッシュメモリー素子を含むことができる。メモリーカード1200はホスト1230HOSTとフラッシュメモリー1210FALSHMEMORYとの間の諸般データ交換を制御するメモリーコントローラ1220MEMORYCONTROLLERを含むことができる。SRAM1221は、中央処理処置1222CPUの動作メモリーとして使われることができる。ホストインターフェース1223HOSTINTERFACEはメモリーカード1200と接続されるホスト1230のデータ交換プロトコルを具備できる。誤謬修正コード1224ECCはフラッシュメモリー1210から読み出されたデータに含まれ得る誤謬を検出及び訂正できる。メモリーインターフェース1225MEMORYINTERFACEはフラッシュメモリー1210とインターフェーシングする。中央処理処置1222CPUはメモリーコントローラ1220のデータ交換のための諸般制御動作を実施する。たとえ、図面には図示しないが、メモリーカード1200はホスト1230HOSTとのインターフェーシングのためのコードデータを保存するROMをさらに含むことができる。図10Bは本発明実施形態による不揮発性メモリー素子を具備した情報処理システムを示す一ブロック図である。図10Bを参照すれば、本発明実施形態による情報処理システム1300は上述した不揮発性メモリー素子、一例として垂直NANDフラッシュメモリー素子を具備したフラッシュメモリーシステム1310を含むことができる。情報処理システム1300はモバイル機器やコンピュータなどを含むことができる。一例として、情報処理システム1300はフラッシュメモリーシステム1310と各々システムバス1360に電気的に連結したモデム1320MODEM、中央処理処置1330CPU、RAM1340、ユーザーインターフェース1350USERINTERFACEとを含むことができる。フラッシュメモリーシステム1310には中央処理処置1330によって処理されたデータまたは外部で入力されたデータが保存されることができる。情報処理システム1300はメモリーカード、半導体ディスク装置SolidStateDisk、カメライメージプロセッサーCameraImageSensor及びその以外の応用チップセットApplicationChipsetに提供されることができる。一例として、フラッシュメモリーシステム1310は半導体ディスク装置SSDで構成されることができ、この場合情報処理システム1300は大容量のデータをフラッシュメモリーシステム1310に安定的に、そして信頼性があるように格納することができる。以上の発明の詳細な説明は開示された実施状態で示す発明を制限しようとする意図でなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合わせ、変更及び環境で使用することができる。添付の請求範囲は他の実施状態も含むと解釈できる。"