"基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第1、第2、第3領域において第1導電型を有するSOI基板を準備する工程と、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程は、SOI基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、前記トレンチを酸化膜で埋める工程、及び前記酸化膜を研磨し部分酸化膜を形成する工程を有し、前記第1領域において、前記シリコン層表面にゲート酸化膜を介し、前記第2領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、前記第3領域を覆い、前記第1領域を露出する第1マスク層を用い、前記第1領域の前記ゲート電極両端部に第2導電型の第1不純物を導入しソース及びドレイン領域を形成する工程と、前記第1領域を覆い、前記第3領域を露出する第2マスク層を用い、第3領域に第1導電型の第2不純物を導入しボディー領域を形成する工程とをさらに備え、前記第1マスク層は、前記第3の領域及び前記第2の領域、並びに前記第2領域における前記ゲート電極の一部を覆うことを特徴とする、半導体装置の製造方法。基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第1、第2、第3領域において第1導電型を有するSOI基板を準備する工程と、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程は、SOI基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、前記トレンチを酸化膜で埋める工程、及び前記酸化膜を研磨し部分酸化膜を形成する工程を有し、前記第1領域において、前記シリコン層表面にゲート酸化膜を介し、前記第2領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、前記第3領域を覆い、前記第1領域を露出する第1マスク層を用い、前記第1領域の前記ゲート電極両端部に第2導電型の第1不純物を導入しソース及びドレイン領域を形成する工程と、前記第1領域を覆い、前記第3領域を露出する第2マスク層を用い、第3領域に第1導電型の第2不純物を導入しボディー領域を形成する工程とをさらに備え、前記第1マスク層は、前記第3領域から第2領域に延び、前記第2領域において、前記ゲート電極の一部を覆うことを特徴とする、半導体装置の製造方法。基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第1、第2、第3領域において第1導電型を有するSOI基板を準備する工程と、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程は、SOI基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、前記トレンチを酸化膜で埋める工程、及び前記酸化膜を研磨し部分酸化膜を形成する工程を有し、前記第1領域において、前記シリコン層表面にゲート酸化膜を介し、前記第2領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、前記第3領域を覆い、前記第1領域を露出する第1マスク層を用い、前記第1領域の前記ゲート電極両端部に第2導電型の第1不純物を導入しソース及びドレイン領域を形成する工程と、前記第1領域を覆い、前記第3領域を露出する第2マスク層を用い、第3領域に第1導電型の第2不純物を導入しボディー領域を形成する工程とをさらに備え、前記第1マスク層は、前記第2領域において、前記部分酸化膜と、前記ゲート電極の一部を覆うことを特徴とする半導体装置の製造方法。請求項1ないし請求項3のうちいずれか1項に記載の半導体装置の製造方法であって、前記シリコン層は、前記第1、第2、第3領域とは異なる第2導電型の第4領域を有し、前記工程では、前記第1マスク層は、前記第4領域を露出し、前記第1不純物は前記第4領域にも導入し、前記工程では、前記第2マスク層は、前記第4領域を覆うことを特徴とする、半導体装置の製造方法。部分分離ボディー固定SOI構造の半導体装置は、ボディー抵抗を精度良く制御してMOSFET等の半導体素子を作成するのが困難であった。以下、その理由を詳述する。図33は従来の部分分離ボディー固定SOI構造の問題点を説明するための断面図である。同図に示すように、シリコン基板図示せず上に存在する埋め込み酸化膜2上にSOI層3が形成され、SOI層3は部分酸化膜31によって素子分離される。部分酸化膜31はその下方にSOI層3の下層部であるウェル領域11を残して形成される。そして、SOI層3のトランジスタ形成領域内にチャネル形成領域7が形成され、チャネル形成領域7上にゲート酸化膜8、ゲート電極9が順次形成される。一方、部分酸化膜31を挟んでチャネル形成領域7と反対側にボディー領域10が設けられ、ウェル領域11はボディー領域10及びチャネル形成領域7とそれぞれ接しているため、ボディー領域10は部分酸化膜31下のウェル領域11を介してチャネル形成領域7と電気的に接続される。MOSトランジスタのソースドレイン領域を形成するには、図33に示すように、ゲート電極9等をマスクとしてS/D用不純物イオン19を注入するが、この際、部分酸化膜31上はマスクしないレジストを形成しないのが一般的である。したがって、ソースドレイン領域形成時にS/D用不純物イオン19の一部が部分酸化膜31下のウェル領域11にも注入されてしまいボディー領域10からチャネル形成領域7に至るウェル領域11の抵抗であるボディー抵抗の抵抗値が高くなり、MOSトランジスタの高速動作が不安定になる恐れがあった。ソースドレイン領域形成時のS/D用不純物イオン19の注入条件は、例えば、Asヒ素を50keV注入エネルギー,4×1015/cm2ドーズ量である。図34はAsの不純物プロファイルを示すグラフである。なお、注入条件は上述した通りである。同図に示すように、26nmを中心に標準偏差σ=8.5nmの不純物プロファイルとなり、飛程51.5nm=263σnmとなる。したがって、部分酸化膜31の膜厚が薄くなって50nm位になると、As不純物がウェル領域11に確実に到達してしまう。また、部分酸化膜31の膜厚が50nmより少し厚く形成した場合も、図34に示すように、不純物プロファイルのテイル部は51.5nmよりもさらに深いため、部分酸化膜31にAsが注入されてしまう危険性は残る。さらに、CoSi2コバルトシリサイド等のシリサイド領域からのリーク電流を減らすべく、Pリンを30~50keV、1×1013/cm2程度で注入するが、PはAsより飛程が深いためウェル領域11に到達する危険性はAsより高くなる。部分酸化膜31がトレンチ分離によって得られる場合、CMPChemicalMechanicalPolish処理によって形成されるため、部分酸化膜31の膜厚がパターン密度やウェハ面内の位置等に依存して大きくばらつき、例えば、±30nmほどばらつく。したがって、部分酸化膜31の形成に際し、上述したバラツキを考慮したマージンを設定しておく必要があるが、確実にソースドレイン領域形成時のAsイオンが部分酸化膜31下のウェル領域11に注入されないように、部分酸化膜31の膜厚を設定すると、図35に示すように、SOI基板表面であるSOI層3の表面からの部分酸化膜31の形成高さである分離段差32が無視できない高さとなる。その結果、ゲート電極9の形成時において、図35に示すように、部分酸化膜31の側面に残33が生じたり、残33が生じないようにゲート形成用のエッチング時間を長くすると、ゲート酸化膜8にダメージが生じてゲート酸化膜8の信頼性が低下する問題があった。図36は従来の部分分離ボディー固定SOI構造の半導体装置の平面図である。同図のC-C断面の断面図が図33となる。ソースドレイン領域形成時のN型不純物注入時は、P型のボディー領域10にN型不純物が注入しないように、ボディー領域10全体を覆ったNブロック領域40がレジスト等によってマスクされる。Nブロック領域40は、チャージアップによってゲート酸化膜8が帯電して静電破壊されることがないように、図36に示すように、ボディー領域10を確実に覆う必要最小限の大きさで形成されるのが一般的であった。一方、ボディー領域10のP型不純物注入時は、N型のドレイン領域5、ソース領域6にP型不純物が注入しないように、ドレイン領域5、ソース領域6全体を覆ったPブロック領域39がレジスト等によってマスクされる。Pブロック領域39は、Nブロック領域40と同様の理由で、図36に示すように、ドレイン領域5,ソース領域6を確実に覆う必要最小限の大きさで形成されるのが一般的であった。上述のように、ソースドレイン領域の形成及びボディー領域の形成はそれぞれNブロック領域40及びPブロック領域39をマスクして実行されるため、Pブロック領域39,Nブロック領域40以外の領域は、N型及びP型の不純物が共に注入されることになる。その結果、前述したように、ボディー領域10とチャネル形成領域7図36では図示せず、図33に示すようにゲート電極9の下方のSOI層3に存在とを電気的に接続するウェル領域11に不純物が注入することにより、ボディー領域10からチャネル形成領域7に至るウェル領域11の抵抗であるボディー抵抗R1の抵抗値が上昇する、ばらつく等の不具合が生じるため、ボディー抵抗R1を精度良く制御することが困難となる問題が生じてしまうのである。ボディー抵抗R1の抵抗値が上昇すると、トランジスタの閾値電圧に変動が生じたりして動作が不安定となってしまう問題点があった。なお、この問題点に関しては、例えば、SMaedaetalIEEETRANSACTIONONELACTRONDEVICESvol45no7pp14791486に開示されている。また、ボディー抵抗はノイズ源となり、トランジスタのノイズを増加させてしまうため、ボディー抵抗が不安定なトランジスタを用いてPLLPhaseLockedLoop等の回路を構成した場合、位相ノイズphasejitterを増加させてしまうなどの問題が生じる。このように、ボディー抵抗を下げて安定に制御することは部分分離ボディー固定SOI構造の半導体装置とって重要事項となる。この発明は上記問題点を解決するためになされたもので、ボディー抵抗の低減化を図った部分分離ボディー固定SOI構造の半導体装置の製造方法を得ることを目的とする。この発明に係る請求項1記載の半導体装置の製造方法は、基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第1、第2、第3領域において第1導電型を有するSOI基板を準備する工程と、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程は、SOI基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、前記トレンチを酸化膜で埋める工程、及び前記酸化膜を研磨し部分酸化膜を形成する工程を有し、前記第1領域において、前記シリコン層表面にゲート酸化膜を介し、前記第2領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、前記第3領域を覆い、前記第1領域を露出する第1マスク層を用い、前記第1領域の前記ゲート電極両端部に第2導電型の第1不純物を導入しソース及びドレイン領域を形成する工程と、前記第1領域を覆い、前記第3領域を露出する第2マスク層を用い、第3領域に第1導電型の第2不純物を導入しボディー領域を形成する工程とをさらに備え、前記第1マスク層は、前記第3の領域及び前記第2の領域、並びに前記第2領域における前記ゲート電極の一部を覆う。この発明に係る請求項2記載の半導体装置の製造方法は、基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第1、第2、第3領域において第1導電型を有するSOI基板を準備する工程と、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程は、SOI基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、前記トレンチを酸化膜で埋める工程、及び前記酸化膜を研磨し部分酸化膜を形成する工程を有し、前記第1領域において、前記シリコン層表面にゲート酸化膜を介し、前記第2領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、前記第3領域を覆い、前記第1領域を露出する第1マスク層を用い、前記第1領域の前記ゲート電極両端部に第2導電型の第1不純物を導入しソース及びドレイン領域を形成する工程と、前記第1領域を覆い、前記第3領域を露出する第2マスク層を用い、第3領域に第1導電型の第2不純物を導入しボディー領域を形成する工程とをさらに備え、前記第1マスク層は、前記第3領域から第2領域に延び、前記第2領域において、前記ゲート電極の一部を覆う。この発明に係る請求項3記載の半導体装置の製造方法は、基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第1、第2、第3領域において第1導電型を有するSOI基板を準備する工程と、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程は、SOI基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、前記第1、第3領域の間の第2領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、前記トレンチを酸化膜で埋める工程、及び前記酸化膜を研磨し部分酸化膜を形成する工程を有し、前記第1領域において、前記シリコン層表面にゲート酸化膜を介し、前記第2領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、前記第3領域を覆い、前記第1領域を露出する第1マスク層を用い、前記第1領域の前記ゲート電極両端部に第2導電型の第1不純物を導入しソース及びドレイン領域を形成する工程と、前記第1領域を覆い、前記第3領域を露出する第2マスク層を用い、第3領域に第1導電型の第2不純物を導入しボディー領域を形成する工程とをさらに備え、前記第1マスク層は、前記第2領域において、前記部分酸化膜と、前記ゲート電極の一部を覆うことを特徴とする半導体装置の製造方法。請求項4の発明は、請求項1ないし請求項3のうちいずれか1項に記載の半導体装置の製造方法であって、前記シリコン層は、前記第1、第2、第3領域とは異なる第2導電型の第4領域を有し、前記工程では、前記第1マスク層は、前記第4領域を露出し、前記第1不純物は前記第4領域にも導入し、前記工程では、前記第2マスク層は、前記第4領域を覆う。この発明における半導体装置の製造方法の第1の態様は、ボディー領域と分離絶縁膜における一部領域とを含むブロック領域を第2導電型の不純物導入を阻止する領域に設定して、SOI層に第2導電型の不純物を導入することにより活性領域を形成するため、ブロック領域下の半導体領域への第2導電型の不純物の注入が確実に回避できる分、ボディー領域から少なくとも1つの素子形成領域に至る半導体領域の抵抗であるボディー抵抗の抵抗値の低減化を図ることができる。半導体装置の製造方法の第2の態様は、第1のレジストによってブロック領域下の半導体領域に第2導電型の不純物が注入されるのを回避することができる。半導体装置の製造方法の第3の態様は、第1のレジスト及びゲート電極によってブロック領域下及びゲート電極下の半導体領域に第2導電型の不純物が注入されるのを回避することができる。半導体装置の製造方法の第4の態様は、第1のレジスト及びゲート電極は、ボディー領域上から少なくとも1つの素子形成領域上に至る領域に連続的に形成されるため、ボディー抵抗の抵抗値のより一層の低減化を図ることができる。半導体装置の製造方法の第5の態様は、ゲート電極によってゲート電極下の半導体領域に第2導電型の不純物が注入されるのを回避することができる。半導体装置の製造方法の第6の態様において、ゲート電極はボディー領域上から少なくとも1つの素子形成領域上に至る領域に形成されるため、ボディー抵抗の抵抗値のより一層の低減化を図ることができる。半導体装置の製造方法の第7の態様は、第2及び第1導電型の不純物の導入を所望する領域に第1及び第2の開口部をそれぞれ有する、開口優先マスク方式の第1及び第2のレジストを用いて行うことにより、第2及び第1導電型の不純物の導入時に第2及び第1導電型の不純物が半導体領域に導入されることが回避できる分、ボディー抵抗の抵抗値の低減化を図ることができる。半導体装置の製造方法の第8の態様における第2のレジストの第2の開口部は、実質的にボディー領域上にのみ設けられる開口部を含むため、第1導電型の不純物の導入時に分離絶縁膜の大部分の領域において、第1導電型の不純物が導入されてしまうことはない。半導体装置の製造方法の第9の態様における第2のレジストの第2の開口部は、ボディー領域及び分離絶縁膜上の一部上に設けられる開口部を含むため、第1導電型の不純物の導入時に第2の開口部下の半導体領域に第1導電型の不純物を導入することにより、ボディー抵抗の抵抗値の低減化を図ることができる。この効果は第2の開口部下の分離絶縁膜に第1導電型の不純物が導入される不具合よりも十分大きい。半導体装置の製造方法の第10の態様は、半導体領域におけるボディー領域上から少なくとも1つの素子形成領域上に至る領域に第2の開口部から第1導電型の不純物が注入されるため、ボディー抵抗の抵抗値のより一層の低減化を図ることができる。半導体装置の製造方法の第11の態様は、第1及び第2のレジストに第1及び第2のダミー開口部を設ける分、第1及び第2のレジストの形成面積の縮小を図ることができる。半導体装置の製造方法の第12の態様は、第1及び第2のダミー開口部を同じ位置及び形状で形成することにより、第1第2ののダミー開口部を有するダミーパターンを第1及び第2のレジスト用に共通使用することができる。半導体装置の製造方法の第13の態様は、第1及び第2のレジストの形成面積を第1及び第2のダミー領域に第1及び第2のダミー開口部を設ける分、それぞれのレジスト形成面積を小さくすることができる。さらに、第1及び第2のダミー開口部を介して第1及び第2導電型の不純物を導入して形成される第1及び第2のダミー領域は、それぞれ一方の導電型の不純物しか導入されないため、第1及び第2導電型の不純物が共に注入されることに伴う不具合は生じない。<基本構造>図1~図3はこの発明の基本となる部分分離ボディー固定SOI構造の半導体装置の構成を示す図である。図1及び図2は断面図、図3は平面図であり、図3のA-A断面及びB-B断面がそれぞれ図1及び図2となる。これらの図に示すように、シリコン基板1、埋め込み酸化膜2及びSOI層からなるSOI構造の半導体装置におけるSOI層3の各トランジスタ形成領域は下層部にウェル領域11,12が形成される部分酸化膜31によって分離される。すなわち、NMOSトランジスタ間を分離する部分酸化膜31の下層にp型のウェル領域11が形成され、PMOSトランジスタ間を分離する部分酸化膜31の下層にn型のウェル領域12が形成され、NMOSトランジスタ,PMOSトランジスタ間を分離する部分酸化膜31分離絶縁膜の下層にp型のウェル領域11NMOSトランジスタ形成領域側及びn型のウェル領域12PMOSトランジスタ形成領域側が形成される。図3に示すように、ウェル領域11はNMOSトランジスタ群のドレイン領域5及びソース領域6を囲うように形成され、ウェル領域12はPMOSトランジスタ群のドレイン領域5及びソース領域6を囲うように形成される。また、本基本構造ではSOI層3上を層間絶縁膜4で覆っている。本基本構造において、部分酸化膜31によって他のトランジスタから分離される1単位のMOSトランジスタは、SOI層3中に形成されるドレイン領域5、ソース領域6及びチャネル形成領域7、チャネル形成領域7上に形成されるゲート酸化膜8、ゲート酸化膜8上に形成されるゲート電極9から構成される。また、層間絶縁膜4上に形成された配線層22は、層間絶縁膜4中に設けられたコンタクト21を介してドレイン領域5あるいはソース領域6と電気的に接続される。なお、コンタクト21は大きく描かれているが、小さい穴を複数開口してコンタクトを作製してもよい。また、図2及び図3に示すように、SOI層3中のウェル領域11の間にボディー領域10が形成され、ボディー領域10は隣接するウェル領域11に接している。そして、層間絶縁膜4上に形成された配線層25は、層間絶縁膜4中に設けられたボディーコンタクト23を介してボディー領域10と電気的に接続される。また、層間絶縁膜4上に形成された配線層26は、層間絶縁膜4中に設けられたゲートコンタクト24を介してゲート電極9と電気的に接続される。このように、本基本構造の半導体装置では、図1~図3に示すように、素子分離領域の部分酸化膜31がSOI層3の下部にまで到達せず、分離対象となるトランジスタのチャネル形成領域と同一の導電型の不純物が導入されたウェル領域11,12が部分酸化膜31の下層に設けられている。したがって、各トランジスタの基板電位の固定を、配線層25、ボディーコンタクト23、高濃度のボディー領域10及びウェル領域11を介して外部から行うことができる。なお、PMOSトランジスタ側も同様に、ボディー領域を介して各トランジスタの基板電位を固定することができる。以下、図1~図3を参照してその詳細を説明する。埋め込み酸化膜2の膜厚は例えば100~500nm程度であり、SOI層3の膜厚は30~200nm程度である。チャネル形成領域7は、例えば、1017~1018/cm3程度の第1導電型の不純物NMOSではp型不純物、PMOSではn型不純物の導入によって形成される。ドレイン領域5及びソース領域6はチャネル形成領域7と隣接して、例えば1019~1021/cm3程度の第2導電型の不純物NMOSではn型不純物、PMOSではp型不純物の導入によって形成される。隣接するトランジスタ間を分離する部分酸化膜31はSOI層3の下層部をウェル領域形成用に例えば10~100nm程度残して形成される。そして、酸化膜分離用の部分酸化膜31の下部にはチャネル形成領域と同じ導電型のウェル領域11,12たとえば1017~5×1018/cm3の不純物濃度、不純物濃度はチャネル形成領域と同じかそれ以上、濃度が高いほどパンチスルーが防止でき分離性能は良くなるが設けられている。また、ボディー領域10は、図2に示すように、隣接するウェル領域11と同じ導電型で1019~1021/cm3の高濃度の不純物が導入される。<MOSトランジスタの基本製造方法>図4~図9は部分分離ボディー固定SOI構造の半導体装置の基本製造方法を示す断面図である。まず、図4に示すように、酸素イオン注入によって埋め込み酸化膜2を形成するSIMOX法などにより形成した、シリコン基板1、埋め込み酸化膜2及びSOI層3からなるSOI基板を出発材料とする。通常、SOI層3の膜厚は50~200nm、埋め込み酸化膜2の膜厚は100~400nmになる。そして、図5に示すように、SOI基板上に、20nm程度の酸化膜141と200nm程度の窒化膜142を順次堆積した後、パターニングしたレジスト143をマスクとして分離領域をパターニングし、窒化膜142、酸化膜141、SOI層3の3多層膜を、SOI層3の下層部が残存するようにエッチングして複数の部分トレンチ144を形成する。次に、図6に示すように、500nm程度の酸化膜を堆積し、通常のトレンチ分離と同様の手法でCMP処理により窒化膜142の途中まで研磨し、その後、窒化膜142、酸化膜141の除去を行うことにより、部分酸化膜31及びその下のSOI層3ウェル領域11,12が形成された構造を得ることができる。その後、選択的に不純物を注入する等の既存のCMOSトランジスタ形成方法を用いて、SOI層3のNMOS形成領域をN型領域に、PMOS形成領域をP型領域にする。そして、図7に示すように、部分酸化膜31によってNMOS及びPMOS領域がそれぞれMOSトランジスタ単位に素子分離された各領域にゲート酸化膜8及びゲート電極9を選択的に形成する。その後、図8に示すように、PMOSトランジスタ形成領域側のソースドレイン領域形成予定領域上及びNMOSトランジスタ側のボディー領域形成予定領域上にレジスト15を形成し、これらの領域をマスクした上でN型不純物イオン17を注入することにより、NMOS領域にドレイン領域5,ソース領域6、PMOS領域にボディー領域図示せずをそれぞれ同時に形成する。そして、図9に示すように、レジスト15を除去した後、NMOSトランジスタ側のドレイン領域5,ソース領域6上及びPMOSトランジスタ側のボディー領域図示せず上にレジスト16を形成し、これらの領域をマスクした上でP型不純物イオン18を注入することにより、PMOS領域にドレイン領域5,ソース領域6、NMOS領域にボディー領域図示せずをそれぞれ同時に形成する。<実施の形態1>図10はこの発明の実施の形態1である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、Pブロック領域39は、従来同様、ドレイン領域5,ソース領域6の形成予定領域を確実に覆うべく必要最小限の大きさで形成されているに対し、Nブロック領域41は、ボディー領域10の形成予定領域を確実に覆うとともに、ゲート電極9の長手方向ゲート幅方向延長線上にある一部領域をゲートコンタクト領域9cに向けて延長したゲート方向延長領域41aを有している。なお、Pブロック領域39は図9のP型不純物イオン18の注入時におけるレジスト形成領域を示し、Nブロック領域41は図8のN型不純物イオン17の注入時におけるレジスト形成領域を示している。図11は実施の形態1のブロックレジスト形成時における断面構造を示す断面図であり、図10のC-C断面に相当する。同図に示すように、Nブロックレジスト51は、従来のNブロック領域40よりもゲート電極9方向に延びたNブロック領域41上に形成されている。同様にして、Pブロックレジスト59はPブロック領域39上に形成されている。なお、図11では、Nブロックレジスト51及びPブロックレジスト59を便宜上共に図示しているが、実際には、Nブロックレジスト51及びPブロックレジスト59は同時に存在することはなく、図7~図9で示した製造方法において、Nブロックレジスト51は図8で示す工程時に設けられ、Pブロックレジスト59は図9で示す工程時に設けられる。図11に示すように、Nブロック領域41のゲート方向延長領域41aによって、ゲート電極9の長手方向延長線上においてN型及びP型の不純物が共に注入される恐れのあるウェル領域11である高抵抗形成領域が、従来の高抵抗形成領域A1から高抵抗形成領域A2に狭めることができる。このように、ゲート方向延長領域41a下のウェル領域11には、N型の不純物が注入されることはなくなる。すなわち、ゲート方向延長領域41a下のウェル領域11はN型不純物が混入しないP型不純物領域となるため、その分、ボディー抵抗の抵抗値を下げるとともにばらつきを抑制することができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、Nブロック領域41を従来のNブロック領域から変化させた実施の形態1の製造方法を行うことによって、製造工程数が従来から増えることはない。図12は一般的な部分分離ボディー固定SOI構造の半導体装置を示す断面図である。同図に示すように、SOI層3の膜厚が100nmの時、部分酸化膜31をトレンチエッチングで50nm掘り、SOI層3の表面から30nm突出する分離段差が設けられるように部分酸化膜31を形成する場合を仮定する。なお、図12の例ではゲート電極9の側面にサイドウォール13を形成した構造を示している。CMP処理図6の工程時のばらつきを考慮すると、±30nm程度の分離段差は変動する。したがって、部分酸化膜31の膜厚は80±30nm、すなわち、50~110nmで変化し、最悪の場合に50nmの膜厚となり、N型不純物が部分酸化膜31に注入されてしまいボディー抵抗が減少してしまう状況になる。しかしながら、実施の形態1の製造方法によれば、そのような場合でも、ゲート方向延長領域41a下のウェル領域11にはN型不純物は注入されないため、上記不具合を改善できる。図13は部分酸化膜の落ち込み現象を示す説明図である。一般に、部分酸化膜31内でN型及びP型の不純物が共に打ち込まれた領域はウェットエッチング処理時に他の領域より早く削れる性質を有するため、図13に示すように、膜厚が薄くなる落ち込み現象が生じる。なお、図13において酸化膜4a,シリコン窒化膜4bは層間絶縁膜4を形成する層であり、シリコン窒化膜13bはサイドウォール13を構成する層である。なお、ウェットエッチング処理としては、希フッ酸HF処理、アンモニアNH4OH、過酸化水素水H2O2、純水H2Oの混合液を洗浄液として使用するAPMAmmoniaHydrogenPeroxideMixture洗浄等が挙げられ、例えば、希フッ酸HF処理はサイドウォール13を構成するTEOS酸化膜の除去時等に行われる。その結果、空乏層の伸び37が発生する分、ウェル領域11の実効的膜厚が薄くなるため、ボディー抵抗が高くなってしまう問題がある。したがって、落ち込み現象は可能な限り抑制することが望まれる。図14は従来の製造方法で製造される部分分離ボディー固定SOI構造の半導体装置の断面構造を示す断面図である。図14は図36のC-C断面に相当する。同図に示すように、サイドウォール13がTEOS酸化膜13a及びシリコン窒化膜13bによって形成され、層間絶縁膜4が酸化膜4a、シリコン窒化膜4b及び酸化膜4cによって形成される。図14に示すように、Nブロック領域40のみがN型不純物の注入からマスクされるため、部分酸化膜31の大部分においてN型不純物が注入されてしまい、領域A5~A7で上述した落ち込み現象が発生してしまう。図15は実施の形態1の製造方法で製造される部分分離ボディー固定SOI構造の半導体装置の断面構造を示す断面図である。図15は図10のC-C断面に相当する。図15に示すように、Nブロック領域40よりゲート方向延長領域41a分広いNブロック領域41がN型不純物の注入からマスクされるため、領域A5及びA7で従来同様、上述した落ち込み現象が発生してしまうが、領域A6はゲート方向延長領域41aによってN型不純物の注入からマスクされるため、落ち込み現象を回避させることができる。すなわち、Nブロックレジスト51下の部分酸化膜31はN型不純物を含まないN型不純物未入領域となるため、領域A6には落ち込み現象は生じない。このように、実施の形態1の製造方法は落ち込み現象を従来より抑制することができる分、ボディー抵抗の抵抗値の低減化を図ることができる。なお、図10では、NMOS領域におけるPブロック領域39及びNブロック領域41を示したが、同様にして、PMOS領域において、ボディー形成予定領域上にNブロック領域41と等価なPブロック領域を形成し、ソースドレイン形成予定領域上にPブロック領域39と等価なNブロック領域を形成すれば、同等の効果を得ることができる。<実施の形態2>図16はこの発明の実施の形態2である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、Nブロック領域42は、ボディー領域10の形成予定領域を確実に覆うとともに、ゲート電極9の長手方向延長線上ある一部領域をゲートコンタクト領域9cに向けて延長し、一部がゲートコンタクト領域9cと重複するゲート方向延長領域42aを有している。なお、Pブロック領域39は図9のP型不純物イオン18の注入時におけるレジスト形成領域を示し、Nブロック領域42は図8のN型不純物イオン17の注入時におけるレジスト形成領域を示している。また、他の構成は図10で示した実施の形態1と同様である。図17は実施の形態2のブロックレジスト形成時における断面構造を示す断面図であり、図16のC-C断面に相当する。同図に示すように、Nブロックレジスト52は、ゲート電極9に重なり領域A3で重複したNブロック領域42上に形成されている。また、Pブロックレジスト59はPブロック領域39上に形成されている。図17に示すように、ウェル領域11において、ゲート電極9の長手方向延長線上におけるボディー抵抗経路36では、N型及びP型の不純物が共に注入される恐れのある高抵抗形成領域が実質的に存在しなくなる。すなわち、ゲート電極9の長手方向延長線上において、ボディー領域10からトランジスタ形成領域を構成するチャネル形成領域7に至るウェル領域11がN型不純物が混入しないP型不純物領域となる。なぜならば、ゲート電極9は通常、200nm程度の膜厚があり、50keVで注入されるAsや40keVで注入されるP等の不純物注入をゲート電極9によって確実にブロックすることができるため、ゲート電極9の長手方向延長線上におけるウェル領域11はNブロックレジスト52及びゲート電極9によってN型の不純物の注入から確実にブロックされる。したがって、ゲート電極9の長手方向延長線上におけるウェル領域11にはN型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができる。加えて、実施の形態2では、ボディー抵抗経路36に高抵抗形成領域が存在しなくなる分、ボディー抵抗の低減化効果を実施の形態1以上に得ることができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、Nブロック領域42を従来のNブロック領域から変化させて実施の形態2の製造方法を行うことによって、製造工程数が従来から増えることはない。図18は実施の形態2の製造方法で製造される部分分離ボディー固定SOI構造の半導体装置の断面構造を示す断面図である。図18は図16のC-C断面に相当する。図18に示すように、Nブロック領域40よりゲート方向延長領域42a分広いNブロック領域42とゲート電極9下の領域がN型不純物の注入からマスクされるため、領域A5では落ち込み現象が発生してしまうが、領域A6及びA7はゲート方向延長領域42aによってN型不純物の注入からマスクされるため、落ち込み現象を回避させることができる。すなわち、Nブロックレジスト52及びゲート電極9下であるボディー領域10上からチャネル形成領域7上に至る部分酸化膜31の領域がN型不純物未入領域となるため、領域A6及びA7に落ち込み現象は生じない。このように、実施の形態2の製造方法は落ち込み現象を実施の形態1より抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。図19は実施の形態2の製造方法で製造される部分分離ボディー固定SOI構造の半導体装置の断面構造を示す断面図である。図19は図16のD-D断面に相当する。同図に示すように、ゲート電極9及びサイドウォール1313a,13bによってマスクされていない部分酸化膜31の領域A4に落ち込み現象が発生する。なお、図16では、NMOS領域におけるPブロック領域39及びNブロック領域42を示したが、実施の形態1と同様、PMOS領域に同等なブロック領域を形成すれば、同等の効果を得ることができる。<実施の形態3>図20はこの発明の実施の形態3である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、Nブロック領域43は、ボディー領域10の形成予定領域を確実に覆うとともに、ゲート電極9側の全領域をゲートコンタクト領域9cに向けて延長し、ゲートコンタクト領域9cと一部重複するように設けている。なお、Pブロック領域39は図9のP型不純物イオン18の注入時におけるレジスト形成領域を示し、Nブロック領域43は図8のN型不純物イオン17の注入時におけるレジスト形成領域を示している。また、他の構成は図16で示した実施の形態2と同様である。実施の形態3の製造方法では、実施の形態2と同様、ウェル領域11におけるボディー抵抗経路にはN型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができ、ボディー抵抗の低減化効果を実施の形態1以上に得ることができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、Nブロック領域43を従来のNブロック領域から変化させて実施の形態3の製造方法を行うことによって、製造工程数が従来から増えることはない。さらに、実施の形態3の製造方法は、実施の形態2と同様の理由で、落ち込み現象を実施の形態1より抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。なお、図20では、NMOS領域におけるPブロック領域39及びNブロック領域43を示したが、実施の形態1及び実施の形態2と同様、PMOS領域に同等なブロック領域を形成すれば、同等の効果を得ることができる。<実施の形態4>図21はこの発明の実施の形態4である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、Nブロック領域44は、ボディー領域10の形成予定領域を確実に覆うとともに、ゲート電極9側の全領域をゲートエクステンション領域9dに向けて延長し、ゲートエクステンション領域9dと一部重複するように設けている。なお、Pブロック領域39は図9のP型不純物イオン18の注入時におけるレジスト形成領域を示し、Nブロック領域44は図8のN型不純物イオン17の注入時におけるレジスト形成領域を示している。また、他の構成は図16で示した実施の形態2と同様である。実施の形態4の製造方法では、実施の形態2及び実施の形態3と同様、ウェル領域11におけるボディー抵抗経路にはN型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができ、ボディー抵抗の低減化効果を実施の形態1以上に得ることができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、Nブロック領域44を従来のNブロック領域から変化させて実施の形態4の製造方法を行うことによって、製造工程数が従来から増えることはない。さらに、実施の形態4の製造方法は、実施の形態2と同様の理由で、落ち込み現象を実施の形態1より抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。なお、図21では、NMOS領域におけるPブロック領域39及びNブロック領域44を示したが、実施の形態1~実施の形態3と同様、PMOS領域に同等なブロック領域を形成すれば、同等の効果を得ることができる。<実施の形態5>図22はこの発明の実施の形態5である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、実施の形態5では実施の形態1~実施の形態4で用いたゲート電極9に代えてゲート電極とゲート配線との機能を有するゲート配線部14を設けており、ゲート配線部14は、ドレイン領域5,ソース領域6間のチャネル形成領域7図示せず上からボディー領域10方向に延在し、途中で折れ曲がって形成されている。Nブロック領域45は、ボディー領域10の形成予定領域を確実に覆うとともに、Pブロック領域39側の全領域をゲート配線部14に向けて延長し、ゲート配線部14と一部重複するように設けている。なお、Pブロック領域39は図9のP型不純物イオン18の注入時におけるレジスト形成領域を示し、Nブロック領域45は図8のN型不純物イオン17の注入時におけるレジスト形成領域を示している。また、他の構成は図16で示した実施の形態2と同様である。実施の形態5の製造方法では、実施の形態2~実施の形態4と同様、ウェル領域11におけるボディー抵抗経路にはN型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができ、ボディー抵抗の低減化効果を実施の形態1以上に得ることができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、Nブロック領域45を従来のNブロック領域から変化させて実施の形態5の製造方法を行うことによって、製造工程数が従来から増えることはない。さらに、実施の形態5の製造方法は、実施の形態2と同様の理由で、落ち込み現象を実施の形態1より抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。なお、図22では、NMOS領域におけるPブロック領域39及びNブロック領域45を示したが、実施の形態1~実施の形態4と同様、PMOS領域に同等なブロック領域を形成すれば、同等の効果を得ることができる。<実施の形態6>図23はこの発明の実施の形態6である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、Nブロック領域40は、ボディー領域10の形成予定領域を覆うべく必要最小限の大きさで形成されている。一方、ゲート電極9はボディー領域10方向に大きく延長して形成されるゲートエクステンション領域9eを有している。なお、他の構成は、図10で示した実施の形態1と同様である。実施の形態6の製造方法では、実施の形態1と同様、ゲートエクステンション領域9e下のウェル領域11にはN型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができ、ボディー抵抗の低減化効果を実施の形態1と同様に得ることができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、Nブロック領域40を従来のNブロック領域から変化させることがないため、実施の形態6の製造方法を行うことによって、製造工程数が従来から増えることはない。さらに、実施の形態6の製造方法は、実施の形態1と同様、ゲートエクステンション領域9e下の部分酸化膜31が不純物未入領域となり、落ち込み現象を抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。また、図23の一点鎖線に示すように、ゲートエクステンション領域9fをNブロック領域40に一部重複するまで延長して形成することにより、実施の形態2~実施の形態4と同様、ウェル領域11におけるボディー抵抗経路にはN型の不純物が注入されることは確実になくなるため、ボディー抵抗の低減化効果を実施の形態1以上に得ることができる。なお、図23では、NMOS領域におけるゲートエクステンション領域9e,9fを示したが、PMOS領域に同等なゲートエクステンション領域を有するゲート電極を形成すれば、同等の効果を得ることができる。また、ゲートエクステンション領域9e,9fが存在することにより、ゲートエクステンション領域9e,9f下の部分酸化膜31がゲート電極9形成後のウェットエッチング処理で薄くなることがない分、ボディー抵抗経路36となるウェル領域がゲート電圧の影響を受けてボディー抵抗が変動する度合を軽減することができる。<実施の形態7>実施の形態1~実施の形態6では、不純物の注入を阻止することを目的にソースドレイン領域、ボディー領域上を主としたブロック領域上にレジストを形成するという、遮蔽優先マスクを採用している。遮蔽優先マスクは、レジスト形成面積を必要最小限に抑えて、不純物イオン注入時におけるゲート酸化膜等の静電破壊を防ぐことを主眼として今日まで一般的に使用されている。遮蔽優先マスクの設計方法は下記の,に分類される。不純物の注入を阻止すべき領域をCAD等で設計し、当該領域をそのままマスク上の遮光部としたマスク正マスクを用い、ポジ型レジストを露光する。不純物の注入を阻止すべき領域をCAD等で設計し、当該領域以外の領域を遮光部としたマスク反マスクを用い、ネガ型レジストを露光する。しかしながら、近年、イオン注入技術が向上し、イオン注入時にチャージアップを補償すべくエレクトロンシャワー等の処理を行うことにより、上述した静電破壊が生じにくくなってきている。そこで、レジスト面積が大きくなるものの、不純物を注入したい領域を主として開口部を設ける開口優先マスクを採用したのが実施の形態7の製造方法である。開口優先マスクの設計方法は下記の,に分類される。不純物を注入すべき領域をCAD等で設計後、反マスクを作成してそれを用いポジ型レジストを露光する。不純物を注入すべき領域をCAD等で設計後、正マスクを作成してそれを用いネガ型レジストを露光する。図24はこの発明の実施の形態7である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、ソースドレイン領域5,6にN型の不純物を注入すべく必要最小限の領域にN注入領域60を設け、ボディー領域10にP型の不純物を注入すべく必要最小限の領域にP注入領域46を設けている。なお、P注入領域46は図9のP型不純物イオン18の注入時におけるレジスト開口領域を示し、N注入領域60は図8のN型不純物イオン17の注入時におけるレジスト開口領域を示している。図25は実施の形態7のP注入レジスト形成時における断面構造を示す断面図であり、図24のE-E断面に相当する。同図に示すように、P注入レジスト61は、P注入領域46のみ開口されて形成される。図26は実施の形態7のN注入レジスト形成時における断面構造を示す断面図であり、図24のE-E断面に相当する。同図に示すように、N注入レジスト62は、N注入領域60のみ開口されて形成される。なお、P注入レジスト61は図9で示す工程時に設けられ、N注入レジスト62は図8で示す工程時に設けられる。図25及び図26に示すように、P注入レジスト61及びN注入レジスト62によってマスクされることにより、ウェル領域11の大部分はP型及びN型の不純物が共に注入されることはなくなるため、ボディー抵抗の抵抗値を下げるとともにばらつきを抑制することができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、遮蔽優先マスクを開口優先マスクに変更した実施の形態7の製造方法を行うことによって、製造工程数が従来から増えることはない。さらに、部分酸化膜31の大部分領域A12に対応する部分にはN型及びP型の不純物が共に注入されないため、部分酸化膜31には落ち込み現象はほとんど生じない。したがって、実施の形態7の製造方法は落ち込み現象をより一層抑制することができ、ボディー抵抗の抵抗値の低減化を図ることができる。<実施の形態8>図27はこの発明の実施の形態8である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、ボディー領域10にP型の不純物を注入すべく必要最小限の領域に加え、ゲート電極9の長手方向延長線上ある一部領域をゲートコンタクト領域9cに向けて延長してP注入領域47を形成している。なお、P注入領域47は図9のP型不純物イオン18の注入時におけるレジスト開口領域を示し、N注入領域60は図8のN型不純物イオン17の注入時におけるレジスト開口領域を示している。図28は実施の形態8のP注入レジスト形成時における断面構造を示す断面図であり、図27のE-E断面に相当する。同図に示すように、P注入レジスト63は、P注入領域47のみ開口されて形成される。なお、P注入レジスト63は図9で示す工程時に設けられる。なお、N注入レジスト形成時における断面構造は図26で示した実施の形態7と同様である。図28に示すように、P注入レジスト63によってマスクされることにより、ウェル領域11の大部分はN型の不純物が注入されることはなくなるため、ボディー抵抗の抵抗値を下げるとともにばらつきを抑制することができる。さらに、図28に示すように、P型不純物イオン66を積極的に部分酸化膜31下のウェル領域11に注入することにより、ウェル領域11のP型不純物濃度を高め、ボディー抵抗の抵抗値の低減化を積極的に図ることができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、遮蔽優先マスクを開口優先マスクに変更した実施の形態8の製造方法を行うことによって、製造工程数が従来から増えることはない。さらに、部分酸化膜31の大部分はN注入レジスト62によってN型の不純物が注入されない。一方、P型の不純物は部分酸化膜31の大部分に注入されるが、ウェル領域11にP型の不純物が注入されることによるボディー抵抗の抵抗値低減効果が大きいため、P型の不純物が部分酸化膜31の大部分に注入されることによる落ち込み現象を加味しても、ボディー抵抗の抵抗値の低減化を図ることができる。また、実施の形態8のP注入領域47を実施の形態7のP注入領域46より大きくする分、レジスト形成面積を実施の形態7より小さくできる。なお、図27の一点鎖線に示すように、ゲートコンタクト領域9cと一部重複するようにP注入領域48を形成しても良い。この場合、ボディー抵抗の抵抗値の低減化をより一層図ることができる。<実施の形態9>図29はこの発明の実施の形態9である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、ボディー領域10にP型の不純物を注入すべく必要最小限の領域に加え、ゲート電極9の長手方向延長線上ある一部領域をゲートエクステンション領域9dに向けて延長し、ゲートエクステンション領域9dと一部重複するP注入領域49を形成している。なお、P注入領域49は図9のP型不純物イオン18の注入時におけるレジスト開口領域を示し、N注入領域60は図8のN型不純物イオン17の注入時におけるレジスト開口領域を示している。実施の形態9の製造方法では、実施の形態8同様の効果によって、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、実施の形態8の製造方法と同様、製造工程数が従来から増えることはない。また、実施の形態9のP注入領域49を実施の形態7のP注入領域46より大きくする分、レジスト形成面積を実施の形態7より小さくできる。<実施の形態10>図30はこの発明の実施の形態10である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、実施の形態10では、実施の形態5と同様、ゲート電極9に代えてゲート電極とゲート配線との機能を有するゲート配線部14を設けており、ゲート配線部14は、ドレイン領域5,ソース領域6間のチャネル形成領域7図示せず上からボディー領域10方向に延在し、途中で折れ曲がって形成されている。一方、ボディー領域10にP型の不純物を注入すべく必要最小限の領域に加え、N注入領域60側の一部領域をゲート配線部14に向けて延長し、ゲート配線部14と一部重複するようにP注入領域50設けている。なお、P注入領域50は図9のP型不純物イオン18の注入時におけるレジスト開口領域を示し、N注入領域60は図8のN型不純物イオン17の注入時におけるレジスト開口領域を示している。実施の形態10の製造方法では、実施の形態8同様の効果によって、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、実施の形態8の製造方法と同様、製造工程数が従来から増えることはない。また、実施の形態10のP注入領域50を実施の形態7のP注入領域46より大きくする分、レジスト形成面積を実施の形態7より小さくできる。<実施の形態11>図31はこの発明の実施の形態11である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、ソースドレイン領域5,6にN型の不純物を注入すべく必要最小限の領域にN注入領域60を設け、ボディー領域10にP型の不純物を注入すべく必要最小限の領域にP注入領域46を設けている。一方、ゲート電極9はボディー領域10方向に大きく延長して形成されるゲートエクステンション領域9eを有している。なお、他の構成は、図24で示した実施の形態7と同様である。実施の形態11の製造方法では、実施の形態7と同様の効果によって、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、実施の形態7の製造方法と同様、製造工程数が従来から増えることはない。また、図31の一点鎖線に示すように、ゲートエクステンション領域9fをP注入領域46に一部重複するまで延長して形成しても良い。この方法により、ゲートエクステンション領域9fとP注入領域46との重なり部分の部分酸化膜31の膜厚の減少をなくすことができ、ボディー抵抗を低く安定させることができる。また、ゲートエクステンション領域9eを形成した場合でも、ゲートエクステンション領域9e下の部分酸化膜31がゲート電極9形成後のウェットエッチング処理で薄くなることがない分、ボディー抵抗経路36となるウェル領域がゲート電圧の影響を受けてボディー抵抗が変動する度合を軽減することができる。<実施の形態12>図32はこの発明の実施の形態12である部分分離ボディー固定SOI構造の半導体装置の製造方法を示す平面図である。同図に示すように、ソースドレイン領域5,6にN型の不純物を注入すべく必要最小限の領域にN注入領域60を設け、ボディー領域10にP型の不純物を注入すべく必要最小限の領域に加え、ゲート電極9の長手方向延長線上ある一部領域をゲートコンタクト領域9cに向けて延長してP注入領域47を形成している。さらに、Pダミー領域73にN型の不純物を注入すべく必要最小限の領域にダミーN注入領域71を設け、Nダミー領域74にP型の不純物を注入すべく必要最小限の領域にダミーP注入領域72を設けている。なお、N注入領域60及びダミーN注入領域71は図8のN型不純物イオン17の注入時における第1のレジストの開口領域を示しP注入領域47及びダミーP注入領域72は図9のP型不純物イオン18の注入時における第2のレジストの開口領域を示している。実施の形態12の製造方法では、実施の形態7と同様の効果によって、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定SOI構造の半導体装置を得ることができる。加えて、実施の形態7の製造方法と同様、製造工程数が従来から増えることはない。さらに、ダミーN注入領域71及びダミーP注入領域72を設ける分、レジスト形成面積をより一層小さくすることができる。ゲート酸化膜8等がチャージアップによって静電破壊される危険性を実施の形態7~実施の形態11以上に抑制することができる。さらに、ダミーN注入領域71及びダミーP注入領域72は、Pダミー領域73及びNダミー領域74例えば、CMP用にパターン密度の均一化を図るべく形成されるの生成ルールと同様に矩形状に自動的に生成すれば良いため、比較的簡単に設計することができる。なお、図32で示した例では、ダミーN注入領域71及びダミーP注入領域72を第1及び第2のレジスト用に分けて設けたが、第1及び第2のレジスト間で同じ位置及び形状でダミー注入領域を設け、ダミーNP双方注入領域として共有するようにしても良い。ただし、ダミー領域にN型及びP型の不純物を共に注入するとシリサイド領域の剥離等の不具合が生じる恐れがあるため、図32に示すように、ダミーN注入領域71及びダミーP注入領域72を重複することなく分けて設けることにより、ダミー領域にはN型及びP型の不純物のうち一方のみが注入される方が望ましい。"