"ディスプレイを動作させる方法であって、データローディング段階中に画素のアレイにおける画素の複数の行内の画素に画像データをロードするステップと、更新段階中に少なくとも2つの行および少なくとも2つの列内の画素を作動させるステップと、ランプ照明段階中に少なくとも1つのランプを照明させて前記作動された画素を照明し、前記ディスプレイ上に画像を形成するステップとを含み、前記更新段階は、前記ローディング段階および前記照明段階の少なくとも一方と時間が部分的に重畳する方法。前記ランプ照明段階は、ランプ出力の少なくとも1ビットについて前記データローディング段階と時間が完全に重畳する、請求項1に記載の方法。前記更新段階は、複数の更新信号を送るステップを含む、請求項1に記載の方法。前記更新段階は、第1の副段階および第2の副段階を含む、請求項3に記載の方法。前記複数の更新信号のうちの第1の更新信号は、前記第1の副段階および前記第2の副段階に対応する第1の信号段階および第2の信号段階をさらに備え、前記データローディング段階は時間が前記第1の更新信号の前記第1の信号段階の送信と重畳する、請求項4に記載の方法。前記第1の信号段階はリセット段階に対応する、請求項5に記載の方法。前記第1の副段階および前記第2の副段階に対応する第1の信号段階および第2の信号段階を有する前記複数の更新信号のうちの第2の更新信号をさらに備え、前記ランプ照明段階は、前記第1の更新信号の前記第2の信号段階と前記第2の更新信号の前記第1の信号段階の両方を送るステップと時間が重畳する、請求項5に記載の方法。前記複数の更新信号の少なくとも1つは、前記更新段階の電気的設定副段階および機械的反応副段階に対応する第1の信号段階および第2の信号段階を含む、請求項3に記載の方法。前記データローディング段階は、前記機械的反応副段階と時間が重畳する、請求項8に記載の方法。シャッタ遷移段階中にシャッタを移動させるステップをさらに含み、前記ランプ照明段階は、前記シャッタ遷移段階と時間が部分的に重畳する、請求項1に記載の方法。前記ランプ照明段階は、リセット段階中のシャッタ遷移と重畳する、請求項10に記載の方法。前記データローディング段階は、前記更新段階の終了時および前記ランプ照明段階の開始時と時間が重畳する、請求項1に記載の方法。前記ローディング段階、前記作動段階、および前記照明段階の各々はすべて、互いに時間が少なくとも部分的に重畳する、請求項1に記載の方法。前記ローディング段階、前記更新段階、および前記照明段階の少なくとも1つは、少なくとも1つの他の段階と時間が部分的に重畳する、請求項1に記載の方法。前記ディスプレイは、透明基板上に組み立てられる、請求項1に記載の方法。前記ディスプレイは、MEMS光変調器のアレイを備える、請求項1に記載の方法。前記ディスプレイは、シャッタ方式光変調器のアレイを備える、請求項1に記載の方法。本発明の一態様によれば、ディスプレイを動作させる方法は、データローディング段階中に画素のアレイにおける画素の複数の行内の画素に画像データをロードするステップと、更新段階中に少なくとも2つの行および少なくとも2つの列内の画素を作動させるステップと、ランプ照明段階中に少なくとも1つのランプを照明させて作動された画素を照明し、ディスプレイ上に画像を形成するステップとを含み、更新段階は、ローディング段階および照明段階の少なくとも一方と時間が部分的に重畳する。ある実施形態では、ランプ照明段階は、ランプ出力の少なくとも1ビットについてデータローディング段階と時間が完全に重畳する。ある実施形態では、更新段階は、複数の更新信号を送るステップを含む。一態様では、更新段階は、第1の副段階および第2の副段階を含む。一態様では、複数の更新信号のうちの第1の更新信号は、第1の副段階および第2の副段階に対応する第1の信号段階および第2の信号段階をさらに含み、データローディング段階は時間が第1の更新信号の第1の信号段階と重畳する。一態様では、第1の信号段階はリセット段階に対応する。一実施形態では、この方法は、第1の副段階および第2の副段階に対応する第1の信号段階および第2の信号段階を有する複数の更新信号のうちの第2の更新信号を含み、ランプ照明段階は、第1の更新信号の第2の信号段階と第2の更新信号の第1の信号段階の両方と時間が重畳する。一態様では、第1の信号段階は、更新段階の電気的設定副段階に対応し、第2の信号段階は、更新段階の機械的反応副段階に対応する。一態様では、データローディング段階は、機械的反応副段階と時間が重畳する。一実施形態では、この方法は、シャッタ遷移段階中にシャッタを移動させるステップを含み、ランプ照明段階は、シャッタ遷移段階と時間が部分的に重畳する。一態様では、ランプ照明段階は、リセット段階中のシャッタ遷移と重畳する。一実施形態では、データローディング段階は、更新段階の終了時およびランプ照明段階の開始時と時間が重畳する。一実施形態では、ローディング段階、更新段階、および照明段階の各々はすべて、互いに時間が少なくとも部分的に重畳する。一実施形態では、ローディング段階、更新段階、および照明段階の少なくとも1つは、少なくとも1つの他の段階と時間が部分的に重畳する。一態様では、ディスプレイは、透明基板上に組み立てられる。一態様では、ディスプレイは、MEMS光変調器のアレイを含む。一態様では、ディスプレイは、シャッタ方式光変調器のアレイを含む。上記の説明は、以下の図面を参照する本発明についての以下の詳細な説明から容易に理解されよう。本発明を完全に理解できるように、次に、画像を表示する装置および方法を含む例示的な実施形態について説明する。しかし、当業者には、本明細書において説明するシステムおよび方法が、対処中の用途に対して適宜適合され修正されてよく、かつ本明細書において説明するシステムおよび方法が、他の適切な用途に使用されてよく、かつそのような他の追加および修正が本発明の範囲から逸脱しないことが理解されよう。図1Aは、本発明の例示的な実施形態による直視型MEMS方式ディスプレイ装置100の概略図である。ディスプレイ装置100は、行列状に配置された複数の光変調器102a~102d総称的に光変調器102を含む。ディスプレイ装置100では、光変調器102aおよび102dは開状態であり、光を通過させる。光変調器102bおよび102cは閉状態であり、光の通過を妨げる。ディスプレイ装置100は、光変調器102a~102dの状態を選択的に設定することによって、ランプ105によって照明される場合にバックライト付きディスプレイ用の画像104を形成するのに利用することができる。別の実装形態では、装置100は、装置の前方から生じる周囲光を反射することによって画像を形成してもよい。別の実装形態では、装置100は、ディスプレイの前方に位置するランプ、すなわちフロントライトからの光を反射することによって画像を形成してもよい。閉状態および開状態の一方では、光変調器102は、光路における光に干渉し、たとえば、制限なしに、光の特性または経路を遮断、反射、吸収、フィルタリング、偏光、回折、またはその他の方法で変更する。ディスプレイ装置100では、各光変調器102は、画像104内の画素106に対応する。他の実装形態では、ディスプレイ装置100は、複数の光変調器を利用して画像104内の画素106を形成してもよい。たとえば、ディスプレイ装置100は、3つの色特異的color-specific光変調器102を含んでもよい。ディスプレイ装置100は、特定の画素106に対応する1つまたは複数の色特異的光変調器102を選択的に開くことによって、画像104内に色画素106を生成してもよい。別の実施例では、ディスプレイ装置100は、画像104にグレースケールを実現する画素106当たり2つ以上の光変調器102を含む。画像に関して、画素は、画像の解像度によって形成される最小の絵素に相当する。ディスプレイ装置100の構造構成要素に関して、語画素は、画像の単一の画素を形成する光を変調するのに利用される機械的構成要素と電気的構成要素の組合せを指す。ディスプレイ装置100は、撮像光学機器を必要としないという点で直視型ディスプレイである。ユーザは、ディスプレイ装置100を直接見ることによって画像を見る。代替実施形態では、ディスプレイ装置100は投影ディスプレイに組み込まれる。そのような実施形態では、ディスプレイは、スクリーンまたは壁に光を投影することによって画像を形成する。投影用途では、ディスプレイ装置100は、投影される画像104よりも実質的に小さい。直視型ディスプレイは透過モードまたは反射モードのいずれかで動作してもよい。透過ディスプレイでは、光変調器が、ディスプレイの後方に位置するランプから発された光をフィルタリングまたは選択的に遮断する。ランプからの光は、任意に光導波路またはバックライトに注入される。透過直視型ディスプレイ実施形態は、透明基板またはガラス基板上に構成され、光変調器を含む1枚の基板がバックライトの真上に位置するサンドイッチ組立体構成を容易にする。いくつかの透過ディスプレイ実施形態では、カラーフィルタ材料を各変調器102に関連付けることによって色特異性光変調器が作製される。他の透過ディスプレイ実施形態では、後述のように、それぞれの異なる原色を有するランプに交互に照明させることによりフィールド順次カラー方法を使用することによって色を生成することができる。白熱灯、蛍光灯、レーザ、発光ダイオードLED、または当業者に知られている任意の他の適切な光源を制限なしに含むいくつかの異なる種類のランプをディスプレイに使用してもよい。また、複数のランプを、複数のランプを含む単一の組立体として組み合わせてもよい。たとえば、赤色LED、緑色LED、および青色LEDの組合せを、小形半導体チップ内の白色LEDと組み合わせるかあるいはこの白色LEDの代わりに使用するか、あるいは小形マルチランプパッケージとして組み付けてもよい。同様に、各ランプを4色LEDの組立体、たとえば赤色LED、黄色LED、緑色LED、および青色LEDの組合せの代わりとしてもよい。各光変調器102は、シャッタ108と開口109とを含む。画像104内の画素106を照明するとき、シャッタ108は、光が開口109を通過して観察者の方へ送られるように位置する。画素106を照明しないようにするとき、シャッタ108は、光が開口109を通過するのを妨げるように位置する。開口109は、反射材料または光吸収材料を貫通するようにパターン化された開口部によって形成されている。ディスプレイ装置は、基板に接続されるとともにシャッタの移動を制御するために光変調器に接続された制御マトリックスも含む。制御マトリックスは、画素行当たり少なくとも1つの書込み許可配線110スキャンライン配線とも呼ばれると、画素列ごとの1つのデータ配線112と、すべての画素または少なくともディスプレイ装置100内の複数の列と複数の行の両方における画素に共通の電圧を供給する1つの共通配線114とを含む、一連の電気配線たとえば、配線110、112、および114を含む。適切な電圧書込み許可電圧Vweが印加されたことに応答して、所与の画素行用の書込み許可配線110が、新しいシャッタ移動命令を受け入れるように行中の画素を用意する。データ配線112は、新しい移動命令をデータ電圧パルスの形で伝達する。データ配線に印加されたデータ電圧パルスは、いくつかの実装形態では、シャッタの静電移動に直接寄与する。他の実装形態では、データ電圧パルスは、スイッチ、たとえば、通常データ電圧よりも高い別個の作動電圧の光変調器102への印加を制御するトランジスタまたは他の非線形回路要素を制御する。これらの作動電圧を印加すると、シャッタ108が静電駆動されて移動する。図1Bはディスプレイ装置100のブロック図150である。図1Aおよび図1Bを参照する。ディスプレイ装置100は、ブロック図150に示されているような上述のディスプレイ装置100の素子だけでなく、複数のスキャンドライバ152書込み許可電圧源とも呼ばれると複数のデータドライバ154データ電圧源とも呼ばれるとを含む。スキャンドライバ152は、スキャンライン配線110に書込み許可電圧を印加する。データドライバ154は、データ配線112にデータ電圧を印加する。ディスプレイ装置のいくつかの実施形態では、データドライバ154は、特に画像104のグレースケールがアナログ的に得られる場合に光変調器にアナログデータ電圧を供給するように構成される。アナログ動作では、光変調器102は、様々な中間電圧がデータ配線112を通して印加されるときに、シャッタ108において様々な中間開状態が生じ、したがって、画像104内に様々な中間照明状態すなわちグレースケールが生じるように設計される。他の場合には、データドライバ154は、縮小セットの2つ、3つ、または4つのデジタル電圧レベルのみを制御マトリックスに印加するように構成される。これらの電圧レベルは、各シャッタ108に開状態または閉状態のいずれかをデジタル的に設定するように設計される。スキャンドライバ152とデータドライバ154はデジタルコントローラ回路156コントローラ156とも呼ばれるに接続されている。コントローラ156は、入力画像信号157を処理してディスプレイ100の空間アドレス指定機能およびグレースケール機能に適切なデジタル画像フォーマットに変換する受信処理モジュール158を含む。各画像の画素位置およびグレースケールデータはフレームバッファ159に記憶され、したがって、データを必要に応じてデータドライバ154に供給することができる。データは、ほぼ連続的にデータドライバ154に送られ、行ごとおよび画像フレームごとにグループ分けされた所定のシーケンスとして構成される。データドライバ154は、直並列データ変換器、レベルシフティング、および用途によってはデジタルアナログ電圧変換器を含んでもよい。ディスプレイ装置100は任意に、共通電圧源とも呼ばれる1組の共通ドライバ153を含む。いくつかの実施形態では、共通ドライバ153は、たとえば一連の共通配線114に電圧を供給することによって、光変調器のアレイ103内のすべての光変調器にDC共通電位を供給する。他の実施形態では、共通ドライバ153は、コントローラ156からのコマンドに従って、光変調器のアレイ103に電圧パルスまたは信号、たとえばアレイ103の複数の行および列におけるすべての光変調器の同時作動を駆動および/または開始することのできるグローバル作動パルスを発行する。それぞれの異なる表示機能用のすべてのドライバたとえば、スキャンドライバ152、データドライバ154、および共通ドライバ153に対して、コントローラ156内のタイミング制御モジュール160が時刻同期をとる。モジュール160からのタイミングコマンドは、ランプドライバ168を介した赤色ランプ、緑色ランプ、および青色ランプ、ならびに白色ランプそれぞれ162、164、166、および167の照明と、画素のアレイ103内の特定の行の書込み許可および順序付けと、データドライバ154からの電圧の出力と、光変調器を作動させる電圧の出力とを調和させる。コントローラ156は、アレイ103内の各シャッタ108を新しい画像104に適切な照明レベルに再設定することのできる順序付け方式またはアドレス指定方式を決定する。適切なアドレス指定技術、画像形成技術、およびグレースケール技術の詳細は、参照により全体が本明細書に組み込まれている米国特許出願第11/326696号明細書および米国特許出願第11/643042号明細書に記載されている。新しい画像104を周期間隔に設定してもよい。たとえば、ビデオディスプレイの場合、カラー画像104またはビデオフレームが10ヘルツから300ヘルツの範囲の周波数でリフレッシュされる。いくつかの実施形態では、アレイ103に対する画像フレームの設定とランプ162、164、および166の照明との同期がとられ、それによって、交互に代わる画像フレームが、赤色、緑色、および青色のような、交互に代わる一連の色によって照明される。それぞれの色ごとの画像フレームをカラーサブフレームと呼ぶ。フィールド順次カラー方法と呼ばれるこの方法では、カラーサブフレームが20Hzを超える周波数で交互に表示される場合、人間の脳は交互に代わるフレーム画像を平均化し、様々な連続した色を有する画像を認識する。代替実装形態では、原色を有する4つ以上のランプを、赤色、緑色、および青色以外の原色を使用するディスプレイ装置100において使用してもよい。いくつかの実装形態では、ディスプレイ装置100がシャッタ108を開状態と閉状態とにデジタル的に切り替えるように設計され、コントローラ156は、各画像フレーム間のアドレス指定順序および/または時間間隔を決定し、適切なグレースケールを有する画像104を生成する。特定のフレームにおいてシャッタ108が開かれる時間を調節することによって可変レベルのグレースケールを生成するプロセスを時分割グレースケールと呼ぶ。時分割グレースケールの一実施形態では、コントローラ156は、シャッタ108が開状態のままでいられる期間または各フレーム内の時間を、その画素の所望の照明レベルまたはグレースケールに応じて求める。他の実装形態では、コントローラ156は、画像フレームごとに、アレイ103の複数の行および列に複数のサブフレーム画像を設定し、かつコントローラは、各サブフレーム画像が、グレースケール用の符号語内に使用されるグレースケール値または有意値に比例して照明される持続時間を変更する。たとえば、一連のサブフレーム画像の照明時間をバイナリ符号化系列1、2、4、8に比例して変更することができる。次に、アレイ103内の各画素用のシャッタ108を、グレーレベルの画素のバイナリ符号化語内の対応する位置の値に応じてサブフレーム内で開状態または閉状態に設定する。他の実装形態では、コントローラは、特定のサブフレーム画像に望ましいグレースケール値に比例してランプ162、164、および166からの光の強度を変更する。シャッタ108のアレイから色およびグレースケールを形成するのにいくつかの混成技術も利用可能である。たとえば、上述の時分割技術を画素当たりに複数のシャッタ108を使用する技術と組み合わせてもよく、あるいは特定のサブフレーム画像用のグレースケールを、サブフレームタイミングとランプ強度の両方を組み合わせることによって確立してもよい。これらの実施形態およびその他の実施形態の詳細は、上述の米国特許出願第11/643042号明細書に記載されている。いくつかの実装形態では、画像状態104に関するデータが、コントローラ156により、スキャンラインとも呼ばれる個々の行を順次アドレス指定することによって変調器アレイ103にロードされる。シーケンス内の行またはスキャンラインごとに、スキャンドライバ152が、アレイ103のその行用の書込み許可配線110に書込み許可電圧を印加し、その後データドライバ154が、所望のシャッタ状態に対応するデータ電圧を、選択された行における列ごとに供給する。このプロセスは、アレイ内のすべての行に対してデータがロードされるまで繰り返される。いくつかの実装形態では、データローディングに関して選択される行のシーケンスは線形であり、アレイ内を1番上から1番下まで進行する。他の実装形態では、選択される行のシーケンスは、視覚的アーチファクトを最低限に抑えるために疑似ランダム化される。他の実装形態では、順序付けが各ブロックによって構成され、あるブロックについては、画像状態104のある部分のみに関するデータが、たとえば、シーケンス内のアレイの5行目おきの行のみをアドレス指定することによってアレイにロードされる。いくつかの実装形態では、アレイ103に画像データをロードするプロセスがシャッタ108を作動させるプロセスと時間的に分離される。これらの実装形態では、変調器アレイ103はアレイ103内の画素ごとのデータメモリ要素を含んでよく、制御マトリックスは、共通ドライバ153からのトリガ信号を伝達し、メモリ要素に記憶されているデータに従って各シャッタ108の同時作動を開始するグローバル作動配線を含んでもよい。多くが米国特許出願第11/643042号明細書に記載されている様々なアドレス指定シーケンスをタイミング制御モジュール160によって調和させることができる。代替実施形態では、画素のアレイ103および画素を制御する制御マトリックスを矩形の行列以外の構成に配置してもよい。たとえば、各画素を六角形アレイまたは曲線行列に配置してもよい。一般に、本明細書では、語スキャンラインは、書込み許可配線を共有する複数の画素を指すものとする。ディスプレイ100は、タイミング制御モジュール160、フレームバッファ159、スキャンドライバ152、データドライバ154、ならびにドライバ153および168を含む複数の機能ブロックで構成されている。各ブロックは、区別可能なハードウェア回路および/または実行可能なコードのモジュールを表すものと理解することができる。いくつかの実装形態では、各機能ブロックは、回路基板および/またはケーブルによって互いに接続されたそれぞれの異なるチップまたは回路として設けられる。あるいは、これらの回路の多くは、同じガラス基板またはプラスチック基板上に画素アレイ103と一緒に製造されてもよい。他の実装形態では、ブロック図150における複数の回路、ドライバ、プロセッサ、および/または制御機能を、後で画素アレイ103を保持する透明基板に直接結合される単一のシリコンチップ内に一緒に集積してもよい。コントローラ156は、コントローラ156内で実施されるアドレス指定アルゴリズム、色アルゴリズム、および/またはグレースケールアルゴリズムを特定の用途の要件に応じて変更するのを可能にするプログラミングリンク180を含む。いくつかの実施形態では、プログラミングリンク180は、周囲光センサまたは周囲温度センサのような環境センサから情報を伝達し、それによって、コントローラ156は環境条件に応じて撮像モードまたはバックライトパワーを調整することができる。コントローラ156は、ランプに必要であるとともに光変調器の作動に必要なパワーを供給する電力供給入力182も備える。ドライバ152、153、154、および/または168は、必要に応じて、182の入力電圧を、シャッタ108の作動またはランプ162、164、166、および167などのランプの照明に十分な様々な電圧に変換するためのDC-DC変換器を含むかあるいはそのようなDC-DC変換器に関連付けられてもよい。フィールド色順次/時分割グレースケール人間の脳は、たとえば20Hzを超える周波数で急激に変化する画像を見たことに応答して、対応する期間内に表示される画像の組合せである画像を知覚するように画像同士を平均化する。この現象を利用すれば、当技術分野においてフィールド色順次と呼ばれる技術を使用して、ディスプレイの画素ごとに単一の光変調器のみを使用しつつ、カラー画像を表示することができる。ディスプレイにフィールド色順次技術を使用すると、カラーフィルタおよび画素当たりに複数の光変調器が不要になる。フィールド色順次が可能なディスプレイでは、表示すべき画像フレームが、各々が元の画像フレームの特定の色成分たとえば、赤色、緑色、または青色に対応するいくつかのサブフレーム画像に分割される。ディスプレイの光変調器は、サブフレーム画像ごとに、色成分の画像への寄与度に対応する状態に設定される。次いで、光変調器は、対応する色のランプによって照明される。サブ画像は、脳が一連のサブフレーム画像を単一の画像として知覚するのに十分な周波数たとえば、60Hzを超える周波数で順次表示される。サブフレームを生成するのに使用されるデータは、様々なメモリ構成要素に分割されることが多い。たとえば、ディスプレイによっては、ディスプレイの所与の行用のデータが、その行専用のシフトレジスタに維持される。画像データは、固定クロックサイクルに応じて、各シフトレジスタに入り、そのシフトレジスタから出てディスプレイのその行における対応する列の光変調器に移る。図1Cは、たとえば、図1Bにおいて説明したMEMS直視型ディスプレイによって、本発明の例示的な実施形態に従って実施することのできるフィールド色順次を使用して画像を表示する表示プロセスに対応するタイミング図である。図1Cのタイミング図を含む、本明細書に含まれている各タイミング図は、以下の規則に従っている。各タイミング図の上部は光変調器アドレス指定イベントを示す。下部はランプ照明イベントを示す。アドレス指定部分は、時間的に間隔を置いて描かれている対角線によってアドレス指定イベントを示している。各対角線は、データが光変調器のアレイの各行に一度に1行ずつロードされる一連の個々のデータローディングイベントに対応する。ディスプレイに含まれる変調器をアドレス指定し駆動するのに使用される制御マトリックスに応じて、各ローディングイベントに、所与の行の光変調器が作動するのを可能にする待機時間が必要になることがある。いくつかの実装形態では、光変調器のアレイの作動前に光変調器のアレイのすべての行がアドレス指定される。光変調器のアレイの最後の行へのデータのローディングが完了した後、すべての光変調器が実質的に同時に作動される。ランプ照明イベントは、ディスプレイに含まれるランプの各色に対応するパルス列によって示されている。各パルスは、対応する色のランプが照明させられ、それによって直前のアドレス指定イベントにおいて光変調器のアレイにロードされたサブフレーム画像を表示することを示している。所与の画像フレームの表示における第1のアドレス指定イベントが開始する時間は、各タイミング図においてAT0として示されている。大部分のタイミング図では、この時間は、ディスプレイによって受け取られた各ビデオフレームが開始される前に電圧パルスvsyncが検出された直後の時間である。以後の各アドレス指定イベントが生じる時間はAT1、AT2、、、ATn-1として示されており、この場合、nは画像フレームを表示するのに使用されるサブフレーム画像の数である。いくつかのタイミング図においては、対角線にはさらに、光変調器のアレイにロードされるデータを示すように符号が付けられている。たとえば、図1Cのタイミング図では、D0は、あるフレーム用の光変調器のアレイに最初にロードされるデータを表し、Dn-1は、そのフレーム用の光変調器のアレイに最後にロードされるデータを表す。図1Dのタイミング図では、各アドレス指定イベント中にロードされるデータはカラーサブフレーム画像に対応する。図1Dは、画像フレームの3つの色成分赤色、緑色、および青色の各々用の4つのサブフレーム画像を表示することによって画像フレームが表示される符号化時分割グレースケール表示プロセスに対応するタイミング図である。所与の色の表示される各サブフレーム画像は、前のサブフレーム画像と同じ強度で2分の1の期間にわたって表示され、それによって、サブフレーム画像のバイナリグレースケール符号化方式を実現する。サブフレーム画像ごとにアレイにロードされるデータはサブフレームデータセットと呼ばれ、図1Dの例では、サブフレームデータセットはビットプレーンと呼ばれる。ビットプレーンは、画像フレーム内のある色成分用のグレースケール符号化語の単一の有意値に対応するディスプレイの複数の列および複数の行における画素のデータを含む。バイナリ符号化方式の例では、各ビットプレーンは、色およびグレースケールに関する符号化語の単一のバイナリビットに対応するアレイデータを含む。画像フレームの表示は、vsyncパルスが検出されたときに開始する。メモリ位置M0から記憶されている第1のサブフレームデータセットR3は、時間AT0から開始するアドレス指定イベントにおいて光変調器のアレイ103にロードされる。次に、時間LT0において赤色ランプが照明させられる。LT0は、光変調器のアレイ103内の各行がアドレス指定され、その行に含まれる光変調器が作動した後に生じる時間として選択される。時間AT1において、直視型ディスプレイのコントローラ156は、赤色ランプを消灯するとともに光変調器のアレイ103への次のビットプレーンR2のローディングを開始する。このビットプレーンはメモリ位置M1から記憶される。このプロセスは、すべてのビットプレーンが表示されるまで繰り返される。たとえば、時間AT4において、コントローラ156は赤色ランプを消灯し、光変調器のアレイ103への最上位緑色ビットプレーンG3のローディングを開始する。同様に、時間LT6において、コントローラ156は、緑色ランプを再び消灯される時間AT7までオンにする。タイミング図中のvsyncパルス同士の間の期間は、フレーム時間を示す記号FTによって示されている。いくつかの実装形態では、アドレス指定時間AT0、AT1などとランプ時間LT0、LT1などは、16.6ミリ秒のフレーム時間FT内に1色当たり4つのサブフレーム画像を実現し、すなわち60Hzのフレームレートに従うように設計される。他の実装形態では、33.3ミリ秒のフレーム時間FT内に1色当たり4つのサブフレーム画像を実現し、すなわち30Hzのフレームレートに従うように時間値を変更してもよい。他の実装形態では、24Hz程度の低いフレームレートを使用するかあるいは100Hzを超えるフレームレートを使用してもよい。図1Dのタイミング図によって示されている符号化時分割グレースケールの特定の実装形態では、コントローラは、表示すべき各色用の光変調器のアレイ103に4つのサブフレーム画像を出力する。4つのサブフレーム画像の各々の照明は2進級数1、2、4、8に従って重み付けされる。したがって、図1Dのタイミング図における表示プロセスでは、色ごとにグレースケール用の4桁二値語が表示され、すなわち、1色当たりに4つのサブ画像しかローディングされないにもかかわらず色ごとに16個の異なるグレースケールレベルを表示することができる。図1Dのタイミングの実装形態は、色同士を組み合わせることによって、4000個よりも多くの異なる色を表示することができる。MEMS光変調器図2Aは、本発明の例示的な実施形態による図1AのMEMS方式ディスプレイ装置100に組み込むのに適した例示的なシャッタ方式光変調器200の斜視図である。シャッタ方式光変調器200シャッタ組立体200とも呼ばれるは、アクチュエータ204に結合されたシャッタ202を含む。アクチュエータ204は、2007年9月18日に出願された米国特許第7271945号明細書に記載された2つの別個の適合電極ビームアクチュエータ205アクチュエータ205から形成されている。シャッタ202は一方の側においてアクチュエータ205に結合されている。アクチュエータ205は、シャッタ202を、表面203の上方において、表面203に実質的に平行な運動面内を横方向に移動させる。シャッタ202の反対側は、アクチュエータ204によって加えられる力に対抗する復元力を加えるばね207に結合されている。各アクチュエータ205は、シャッタ202をロードアンカー208に連結する適合ロードビーム206を含む。ロードアンカー208は、適合ロードビーム206と一緒に、機械的支持体として働き、シャッタ202を表面203の近くに懸垂した状態に維持する。ロードアンカー208は、適合ロードビーム206およびシャッタ202を表面203に物理的に連結し、ロードビーム206をバイアス電圧、場合によってはグランドに電気的に接続する。各アクチュエータ205は、各ロードビーム206に隣接して位置する適合駆動ビーム216も含む。各駆動ビーム216は、一方の端部の所で、各駆動ビーム216に共有される駆動ビームアンカー218に結合されている。各駆動ビーム216の他方の端部は自由に動く。各駆動ビーム216は、駆動ビーム216の自由端部およびロードビーム206の固定端部の近くにおいてロードビーム206に最も近くなるように湾曲している。表面203は、光を通過させるための1つまたは複数の開口211を含む。シャッタ組立体200が、たとえばシリコンで作られた不透明基板上に形成される場合、表面203は基板の表面であり、開口211は、基板に穴のアレイをエッチングすることによって形成される。シャッタ組立体200が、たとえば、ガラスまたはプラスチックで作られた透明基板上に形成される場合、表面203は、基板上に付着させた遮光層の表面であり、開口は、表面203に穴211のアレイをエッチングすることによって形成される。開口211は、概ね円形、楕円形、多角形、蛇行形状、または不規則形状であってもよい。動作時には、光変調器200を組み込んだディスプレイ装置は、駆動ビームアンカー218を介して駆動ビーム216に電位を加える。ロードビーム206に第2の電位を印加してもよい。結果として得られる駆動ビーム216とロードビーム206との電位差によって、駆動ビーム216の自由端がロードビーム206の固定端部の方へ引かれ、ロードビーム206のシャッタ端部が駆動ビーム216の固定端部の方へ引かれ、それによって、シャッタ202が横方向に駆動アンカー218の方へ駆動される。適合部材206はばねとして働き、したがって、ビーム206および216の両端間の電圧を除去すると、ロードビーム206がシャッタ202をその最初の位置に押し戻し、ロードビーム206に蓄積していた応力を解放する。シャッタ組立体200は、弾性シャッタ組立体とも呼ばれ、電圧が除去された後でシャッタをその休止位置または弛緩位置に戻すための、ばねのような受動復元力を組み込んでいる。いくつかの弾性復元機構および様々な静電継手を静電アクチュエータに組み込むように設計するかあるいは静電アクチュエータと連動するように設計することができ、シャッタ組立体200に示されている適合ビームは一例に過ぎない。他の実施例は、参照により全体が本明細書に組み込まれている米国特許第7271945号明細書および米国特許出願第11/326696号明細書に記載されている。たとえば、開動作状態と閉動作状態との急激な遷移を優先し、多くの場合、シャッタ組立体の双安定動作特性またはヒステレシス動作特性を実現する、非線形性の高い電圧ずれ応答を実現することができる。アナロググレースケール動作に好ましい場合がある、より増分的な電圧ずれ応答およびかなり低減されたヒステレシスを有する他の静電アクチュエータを設計してもよい。弾性シャッタ組立体内のアクチュエータ205は、閉位置または作動位置と弛緩位置とに切り替わって動作すると言える。しかし、設計者は、アクチュエータ205がその弛緩位置にあるときはいつでも、シャッタ組立体200が光を通過させる開状態と光を遮断する閉状態のいずれかになるように開口211を配置することを選択してもよい。例示のために、本明細書において説明する弾性シャッタ組立体は弛緩状態において開かれるように設計されていると仮定する。多くの場合、制御電子機器がシャッタを開状態および閉状態の各々に静電駆動することができるように、開アクチュエータと閉アクチュエータの2重セットをシャッタ組立体の一部として設けることが好ましい。ディスプレイ装置100は、代替実施形態では、上述のシャッタ組立体200のような、横シャッタ方式光変調器以外の光変調器を含む。たとえば、図2Bは、本発明の例示的な実施形態による、図1AのMEMS方式ディスプレイ装置100の代替実施形態に組み込むのに適したローリングアクチュエータシャッタ方式光変調器220の断面図である。参照により全体が本明細書に組み込まれる、ElectricDisplayDeviceという名称の米国特許第5233459号明細書およびSpatialLightModulatorという名称の米国特許第5784189号明細書にさらに記載されているように、ローリングアクチュエータ方式光変調器は、固定電極の反対側に配置され、電界が印加されたときに好ましい方向に移動してシャッタを形成するように付勢される可動電極を含む。一実施形態では、光変調器220は、基板228と絶縁層224との間に配置された平面電極226と、絶縁層224に取り付けられた固定端部230を有する可動電極222とを含む。印加された電圧が存在しない場合、可動電極222の可動端部232は、自由に固定端部230の方へ丸まり、丸まった状態を形成する。電極222と電極226の間に電圧を印加すると、可動電極222が展開し、絶縁層224にぴったりと接し、それによって、可動電極222は、光が基板228を透過するのを妨げるシャッタとして働く。可動電極222は、電圧が除去された後で弾性復元力によって丸まった状態に戻る。丸まった状態への付勢は、可動電極222を異方性応力状態を含むように製造することによって実現することができる。図2Cは、例示的な非シャッタ方式MEMS光変調器250の断面図である。光タップ変調器250は、本発明の例示的な実施形態による、図1AのMEMS方式ディスプレイ装置100の代替実施形態に組み込むのに適している。参照により全体が本明細書に組み込まれている、MicromechanicalOpticalSwitchandFlatPanelDisplayという名称の米国特許第5771321号明細書にさらに記載されているように、全内部反射減衰原則に従って光タップが作用する。すなわち、光252が光導波路254に導入され、干渉を受けることなく、光252の大部分は、全内部反射のために、光導波路254からその前面または背面を通過して漏れることができない。光タップ250は、タップ部材256が光導波路254に接触したことに応答して、タップ部材256に隣接する光導波路254の表面に入射した光252がタップ部材256を通過して光導波路254から観察者の方へ漏れ、それによって画像の形成に寄与するほど高い屈折率を有するタップ部材256を含む。一実施形態では、タップ部材256は、可撓性の透明材料のビーム258の一部として形成される。各電極260は、ビーム258の一方の側の一部を被覆している。光導波路254上に互いに向かい合う電極260が配置されている。電極260同士の間に電圧を印加することによって、光導波路254に対するタップ部材256の位置を、光導波路254から光252を選択的に抽出するように調節してもよい。図2Dは、本発明の様々な実施形態に含めるのに適した例示的な第2の非シャッタ方式MEMS光変調器の断面図である。具体的には、図2Dは、エレクトロウェッティング方式光変調器アレイ270の断面図である。エレクトロウェッティング方式光変調器アレイ270は、本発明の例示的な実施形態による、図1AのMEMS方式ディスプレイ装置100の代替実施形態に組み込むのに適している。光変調器アレイ270は、光学キャビティ274上に形成された複数のエレクトロウェッティング方式光変調器セル272a~272d総称的にセル272を含む。光変調器アレイ270は、セル272に対応する1組のカラーフィルタ276も含む。各セル272は、水または他の透明な導電性流体もしくは極性流体の層278と、光吸収オイルの層280と、透明電極282たとえば、インジウムスズ酸化物から作られる、光吸収オイルの層280と透明電極282との間に位置する絶縁層284とを含む。そのようなセルの例示的な実装形態が、2005年5月19日に公開され、DisplayDeviceという名称を有し、米国特許出願公開第2005/0104804号明細書に記載されている。本明細書に記載された実施形態では、電極がセル272の背面の一部を占有する。光変調器アレイ270はまた、光導波路288と、光294を光導波路288に導入する1つまたは複数の光源292とを含む。光導波路の背面上の、前向き反射層290の近くに一連の光リダイレクタ291が形成されている。光リダイレクタ291は、拡散反射器または鏡面反射体であってもよい。変調アレイ270は、セル272ごとに1つの開口を有する一連の開口としてパターン化された開口層286を含み、光線294をセル272に通過させて観察者の方へ送る。一実施形態では、開口層286は、パターン化された開口を除いて光が通過するのを妨げるように光吸収材料で構成されている。別の実施形態では、開口層286は、表面開口を通過しない光を光導波路288の後部の方へ反射する反射材料で構成されている。反射光は、光導波路に戻った後、前向き反射層290によってさらに再循環することができる。動作時には、セルの電極282に電圧を印加すると、セル内の光吸収オイル280がセル272の一部に流入するかあるいはその部分に溜まる。その結果、光吸収オイル280はもはや、反射開口層286に形成された開口を光が通過するのを妨げなくなるたとえば、セル272bおよび272cを参照されたい。開口の所で光導波路288から漏れた光は次いで、セルを通過し、1組のカラーフィルタ276内の対応するカラーたとえば、赤色、緑色、または青色フィルタを通過して漏れ、画像内にカラー画素を形成することができる。電極282を接地すると、光吸収オイル280がセル272a内のその以前の位置に戻り、反射開口層286の開口を覆い、反射開口層286を通過しようとするあらゆる光294を吸収する。ローラ方式光変調器220、光タップ250、およびエレクトロウェッティング方式光変調器アレイ270は、本発明の様々な実施形態に含めるのに適したMEMS光変調器の唯一の例ではない。他のMEMS光変調器が存在してよく、かつ他のMEMS光変調器を本発明に有効に組み込めることが理解されよう。米国特許第7271945号明細書および米国特許出願第11/326696号明細書は、適切なグレースケールを有する画像、多くの場合動画を生成するようにシャッタのアレイを制御マトリックスを介して制御するのを可能にする様々な方法について説明している。場合によっては、制御は、ディスプレイの周囲のドライバ回路に接続された行配線および列配線の受動マトリックスアレイによって実現される。他の場合には、アレイの各画素内に切替え素子および/またはデータ記憶素子を含めていわゆる能動マトリックスディスプレイの速度、グレースケール、および/または電力拡散性能を向上させるのが適切である。図3Aは、本発明の例示的な実施形態による、図1AのMEMS方式ディスプレイ装置100に組み込まれた光変調器を制御するのに適した制御マトリックス300の概略図である。図3Bは、本発明の例示的な実施形態による、図3Aの制御マトリックス300に接続されたシャッタ方式光変調器のアレイ320の斜視図である。制御マトリックス300は、画素のアレイ320アレイ320をアドレス指定することができる。各画素301は、アクチュエータ303によって制御される、図2Aのシャッタ組立体200のような弾性シャッタ組立体302を含む。各画素は、開口324を含む開口層322も含む。シャッタ組立体302およびその変形例のようなシャッタ組立体のさらなる電気的な説明および機械的な説明は、米国特許第7271945号明細書および米国特許出願第11/326696号明細書に記載されている。代替制御マトリックスの説明も、米国特許出願第11/607715号明細書に記載されている。制御マトリックス300は、シャッタ組立体302が形成された基板304の表面上に、拡散電気回路または薄膜蒸着電気回路として製造される。制御マトリックス300は、制御マトリックス300内の画素301の行ごとのスキャンライン配線306と、制御マトリックス300内の画素301の列ごとのデータ配線308とを含む。各スキャンライン配線306は、画素301から成る対応する行内の各画素301に書込み許可電圧源307を電気的に接続している。各データ配線308は、画素301から成る対応する列内の各画素301にデータ電圧源Vd源309を電気的に接続している。制御マトリックス300では、データ電圧Vdが、シャッタ組立体302を作動させるのに必要なエネルギーの大部分を供給する。したがって、データ電圧源309は作動電圧源としても働く。図3Aおよび図3Bを参照する。制御マトリックス300は、画素のアレイ320内の画素301ごとまたはシャッタ組立体302ごとに、トランジスタ310とキャパシタ312とを含む。各トランジスタ310のゲートは、アレイ320内の、画素301が配置された行のスキャンライン配線306に電気的に接続されている。各トランジスタ310のソースは、対応するデータ配線308に電気的に接続されている。各シャッタ組立体302のアクチュエータ303は2つの電極を含む。各トランジスタ310のドレーンは、対応するキャパシタ312の一方の電極、および対応するアクチュエータ303の一方の電極に並列に電気的に接続されている。キャパシタ312の他方の電極およびシャッタ組立体302内のアクチュエータ303の他方の電極は、共通電位またはグランド電位に接続されている。代替実装形態では、トランジスタ310を半導体ダイオードおよび/または金属-絶縁体-金属サンドイッチ型切替え素子と交換してもよい。動作時には、画像を形成するために、制御マトリックス300が、各スキャンライン配線306にVweを印加することによってアレイ320内の各行を順次書込み許可する。書込み許可された行については、行内の画素301のトランジスタ310のゲートにVweを印加すると、データ配線308を通しトランジスタ310を通して電流を流しシャッタ組立体302のアクチュエータ303に電位を印加することが可能になる。行が書込み許可されている間、データ電圧Vdがデータ配線308に選択的に印加される。アナロググレースケールを実現する実装形態では、各データ配線308に印加されるデータ電圧が、書込み許可されたスキャンライン配線306とデータ配線308の交差点に配置された画素301の所望の明るさに対して変更される。デジタル制御方式を実現する実装形態では、データ電圧として、比較的低い電圧すなわち、グランドに近い電圧またはVat作動しきい値電圧を満たすかもしくは超えるような電圧が選択される。データ配線308にVatを印加したことに応答して、対応するシャッタ組立体302内のアクチュエータ303が作動し、シャッタ組立体302内のシャッタを開く。データ配線308に印加された電圧は、制御マトリックス300が行へのVweの印加を停止した後でも画素301のキャパシタ312に格納されたままになる。したがって、待機して、シャッタ組立体302が作動するのに十分な時間にわたって行上に電圧Vweを保持することが不要になり、このような作動は、行から書込み許可電圧が除去された後に開始することができる。キャパシタ312は、アレイ320内のメモリ素子としても働き、画像フレームを照明するのに必要な期間にわたって作動命令を記憶する。アレイ320の画素301と制御マトリックス300は基板304上に形成される。アレイは、基板304上に配置され、アレイ320内のそれぞれの画素301用の1組の開口324を含む、開口層322を含む。開口324は、各画素内のシャッタ組立体302に揃えられている。一実装形態では、基板304は、ガラスまたはプラスチックのような透明材料で作られる。別の実装形態では、基板304は、不透明材料で作られるが、開口324を形成するように穴がエッチングされる。シャッタ組立体302の各構成要素は、制御マトリックス300と同時に加工されるか、あるいは同じ基板上で以後の加工ステップにおいて加工される。制御マトリックス300内の電気構成要素は、液晶ディスプレイ用の薄膜トランジスタアレイの製造と同様に多数の薄膜技術を使用して製造される。利用可能な技術は、参照により本明細書に組み込まれているDenBoer、ActiveMatrixLiquidCrystalDisplaysElsevier,Amsterdam,2005に記載されている。シャッタ組立体は、マイクロマシーニング技術と同様の技術を使用して製造されるかあるいはマイクロメカニカルすなわち、MEMSデバイスを製造することによって製造される。適用可能な多数の薄膜MEMS技術が、参照により本明細書に組み込まれているRai-Choudhuryed.、HandbookofMicrolithography,MicromachiningMicrofabricationSPIEOpticalEngineeringPress,Bellingham,Wash,1997に記載されている。ガラス基板上に形成されるMEMS光変調器に固有の製造技術は、参照により全体が本明細書に組み込まれている米国特許出願第11/361785号明細書および米国特許出願第11/731628号明細書に記載されている。たとえば、これらの出願に記載されているように、シャッタ組立体302は、化学蒸着プロセスによって蒸着された非晶質シリコンの薄膜から形成されてもよい。シャッタ組立体302は、アクチュエータ303とともに双安定性を有してもよい。すなわち、シャッタは、シャッタをいずれの位置に保持するにも電力がほとんどまたはまったく必要とされない少なくとも2つの均衡位置たとえば、開位置または閉位置に存在してもよい。特に、シャッタ組立体302は機械的に双安定性を有してもよい。シャッタ組立体302のシャッタが所定の位置に設定された後、その位置を保持するのに電気エネルギーも保持電圧も必要とされない。シャッタ組立体302の物理的要素に対する機械的応力によってシャッタを所定の位置に保持してもよい。シャッタ組立体302は、アクチュエータ303とともに電気的な双安定性を有してもよい。電気的な双安定性を有するシャッタ組立体では、閉じられたアクチュエータに印加された場合にシャッタは開かれている場合も閉じられている場合もある、対抗する力がシャッタに加えられる場合でも、アクチュエータを閉状態に保持し、かつシャッタを所定の位置に保持する、シャッタ組立体の作動電圧よりも低い様々な電圧がある。シャッタ方式光変調器200内のばね207のようなばねによって対抗する力を加えても、あるいは開かれたまたは閉じられたアクチュエータのような対抗するアクチュエータによって対抗する力を加えてもよい。光変調器アレイ320は、画素当たりに単一のMEMS光変調器を有するように示されている。各画素に複数のMEMS光変調器を設け、それによって、各画素にバイナリのオン光学状態またはオフ光学状態以上の可能性をもたらす他の実施形態も可能である。画素に複数のMEMS光変調器が設けられ、各光変調器に関連付けられた各開口34の面積が等しくない、ある形態の符号化領域分割グレースケールが可能である。他の実施形態では、光変調器アレイ320内のシャッタ組立体302をローラ方式光変調器220、光タップ250、またはエレクトロウェッティング方式光変調器アレイ270、ならびに他のMEMS方式光変調器と置き換えてもよい。図4Aおよび図4Bは、本発明の様々な実施形態に含めるのに適した代替シャッタ方式光変調器シャッタ組立体400を示している。光変調器400はデュアルアクチュエータシャッタ組立体の一例であり、図4Aに開状態で示されている。図4Bは、閉状態のデュアルアクチュエータシャッタ組立体400の図である。シャッタ組立体400は、上記で参照した米国特許出願第11/251035号明細書に詳細に記載されている。シャッタ組立体200とは異なり、シャッタ組立体400は、シャッタ406の各側にアクチュエータ402および404を含んでいる。各アクチュエータ402および404は独立に制御される。第1のアクチュエータ、すなわちシャッタ開アクチュエータ402は、シャッタ406を開く働きをする。第2の対抗アクチュエータ、すなわちシャッタ閉アクチュエータ404は、シャッタ406を閉じる働きをする。どちらのアクチュエータ402および404も適合ビーム電極アクチュエータである。アクチュエータ402および404は、実質的に、シャッタが懸垂される開口層407に平行な平面内で、シャッタ406を駆動することによってシャッタ406を開閉する。シャッタ406は、アクチュエータ402および404に取り付けられたアンカー408によって開口層407から短い距離だけ上方に懸垂されている。シャッタ406の両端にその運動軸に沿って取り付けられた支持体を含めることによって、シャッタ406の面外運動が低減され、運動が実質的に基板に平行な平面に制限される。図3Aの制御マトリックス300と同様に、シャッタ組立体400と一緒に使用するのに適した制御マトリックスは、対抗するシャッタ開アクチュエータ402およびシャッタ閉アクチュエータ404の各々に1つのトランジスタおよび1つのキャパシタを含んでもよい。シャッタ406は、光が通過することのできる2つのシャッタ開口412を含む。開口層407は1組の3つの開口409を含む。図4Aでは、シャッタ組立体400が開状態にあり、そのため、シャッタ開アクチュエータ402が作動しており、シャッタ閉アクチュエータ404がその弛緩位置にあり、開口412の中心線と開口409の中心線が一致している。図4Bでは、シャッタ組立体400が閉状態に移動しており、そのため、シャッタ開アクチュエータ402がその弛緩位置にあり、シャッタ閉アクチュエータ404が作動しており、シャッタ406の遮光部はすでに、開口409を通る光の通過を妨げる所定の位置にある点線で示されている。各開口はその周囲に少なくとも1つの縁部を有する。たとえば、矩形の開口409は4つの縁部を有する。開口層407に円形、楕円形、卵形、またはその他の曲線状の開口が形成される代替実装形態では、各開口は、単一の縁部のみを有してよい。他の実装形態では、各開口を分離したり、数学的な意味で互いに素にしたりする必要はなく、その代わりに連結してもよい。すなわち、開口の各部または形作られた各部分が各シャッタとの対応を維持してもよいが、開口の連続的な単一の周縁が複数のシャッタによって共有されるようにこれらの部分のいくつかを互いに連結してもよい。様々な出射角度を有する光を開状態の開口412および409を通過させるには、開口層407の開口409の対応する幅またはサイズよりも大きな幅またはサイズをシャッタ開口412が有すると有利である。閉状態において光が漏れるのを効果的に防ぐには、シャッタ406の遮光部が開口409と重なり合うことが好ましい。図4Bは、シャッタ406内の遮光部の縁部と開口層407に形成された開口409の1つの縁部との間の事前に定められたオーバーラップ416を示している。静電アクチュエータ402および404は、その電圧ずれ挙動がシャッタ組立体400に双安定性を付与するように設計されている。シャッタ開アクチュエータおよびシャッタ閉アクチュエータの各々について、アクチュエータが閉じられている間に印加された場合にシャッタは開かれている場合も閉じられている場合もある、対抗するアクチュエータに作動電圧が加えられた後でも、アクチュエータを閉状態に保持し、かつシャッタを所定の位置に保持する、作動電圧よりも低い様々な電圧がある。そのような対抗する力に対してシャッタの位置を維持するのに必要な最小電圧を維持電圧Vmと呼ぶ。図4Cは、互いに向かい合う第1および第2のアクチュエータを含む非シャッタ方式MEMS光変調器450の断面図である。光変調器450は、全内部反射減衰の原則に従って動作する2段アクチュエータ光タップとも呼ばれる。2段アクチュエータ光タップは、上記に参照した米国特許第5771321号明細書に記載された光タップ変調器250の変形例である。2段アクチュエータ光タップ450は、干渉がない場合には、光の大部分が、全内部反射のために前面または背面から漏れることができない光導波路454を備える。光タップ450はまた、カバーシート452と可撓性の膜またはタップ部材456とを含む。タップ部材456は、タップ部材456が光導波路454に接触したことに応答して、タップ部材456に隣接する光導波路454の表面に当たった光が、光導波路454からタップ部材456を通って観察者の方へ漏れ、それによって画像の形成に寄与するように十分に高い屈折率を有する。タップ部材456は、可撓性の透明材料で形成されている。電極460がタップ部材456に結合されている。光タップ450は電極462および464も含む。電極460と電極462の組合せは第1のアクチュエータ470を構成し、電極460と電極464の組合せは第2の対向するアクチュエータ472を構成している。第1のアクチュエータ470に電圧を印加することによって、タップ部材456を光導波路454の方へ移動させることができ、それによって、光を光導波路454から抽出するのが可能になる。第2のアクチュエータ472に電圧を印加することによって、タップ部材を光導波路454から引き離すことができ、それによって、光導波路454からの光の抽出が制限される。アクチュエータ470および472は、その電圧ずれ挙動が光タップ450に電気的双安定性をもたらすように設計されている。第1および第2のアクチュエータの各々について、作動電圧よりも低い様々な電圧が存在し、アクチュエータが閉状態にある間にそれらの電圧が印加された場合、向かい合うアクチュエータに作動電圧が印加された後でも、アクチュエータが閉状態に保持され、タップ部材が所定の位置に維持される。このような対抗する力に対してタップ部材を所定の位置に維持するのに必要な最低電圧を維持電圧Vmと呼ぶ。電気的双安定性は、アクチュエータを横切る静電力が位置と電圧の強力な関数であることによって生じる。光変調器400および450内のアクチュエータのビームはキャパシタプレートとして働く。キャパシタプレート同士の間の力は1/d2に比例し、この場合、dはキャパシタプレート同士の間の局所離隔距離である。閉状態のアクチュエータでは、アクチュエータビーム同士の間の局所離隔距離は非常に短い。したがって、小さい電圧を印加すると、閉状態のアクチュエータのアクチュエータビーム同士の間に比較的強い力を生じさせることができる。その結果、Vmのような比較的小さい電圧は、他の部材が閉状態のアクチュエータに対抗する力を加える場合でも、アクチュエータを閉状態に維持することができる。たとえば、それぞれシャッタを開閉するための互いに向かい合う2つのアクチュエータを構成する400および450などの光変調器では、変調器の平衡位置が、各アクチュエータの両端間の電圧差の複合効果によって決定される。言い換えれば、すべての3つの端子たとえば、シャッタ開駆動ビーム、シャッタ閉駆動ビーム、およびシャッタ/ロードビームの電位と変調器の位置を変調器の平衡力を決定するものとみなさなければならない。電気的双安定システムの場合、1組の論理規則によって安定状態を記述することができ、これらの論理規則を使用して変調器の信頼できるアドレス指定方式またはデジタル制御方式を開発することができる。一例としてシャッタ方式光変調器400を参照すると、これらの論理規則は以下の通りである。Vsをシャッタビームまたはロードビーム上の電位とする。Voをシャッタ開駆動ビーム上の電位とする。Vcをシャッタ閉駆動ビーム上の電位とする。表現/Vo-Vs/をシャッタとシャッタ開駆動ビームとの電圧差の絶対値を指すものとする。Vmを維持電圧とする。Vatを作動しきい値電圧、すなわち、向かい合う駆動ビームにVmを加えないときにアクチュエータを作動させるのに必要な電圧とする。VmaxをVoおよびVcの最高許容電位とする。Vm<Vat<Vmaxとする。そして、VoおよびVcがVmaxよりも小さい値に維持されると仮定する。1./Vo-Vs/<Vmおよび/Vc-Vs/<Vmである場合、シャッタは弛緩してその機械的ばねの平衡位置に移動する。2./Vo-Vs/>Vmおよび/Vc-Vs/>Vmである場合、シャッタは移動せず、すなわち、開状態または閉状態のいずれか、つまり、前回の作動イベントによって確立されたいずれかの位置に保持される。3./Vo-Vs/>Vatおよび/Vc-Vs/<Vmである場合、シャッタは開位置に移動する。4./Vo-Vs/<Vmおよび/Vc-Vs/>Vatである場合、シャッタは閉位置に移動する。規則1に従うと、各アクチュエータ上の電圧差が零に近くなり、シャッタが弛緩する。多くのシャッタ組立体では、機械的に弛緩した位置は部分的にしか開閉されず、したがって、アドレス指定方式ではこの電圧状態を避けることが好ましい。規則2の条件では、アドレス指定方式にグローバル作動関数を含めることが可能である。維持電圧Vm以上であるビーム電圧差をもたらすシャッタ電圧を維持することによって、意図しないシャッタの動きが生じる恐れなしに、アドレス指定シーケンスの間にシャッタ開電位およびシャッタ閉電位の絶対値を広い電圧範囲にわたって変更するかあるいは切り替えることができる。規則3および規則4の条件は一般に、シャッタの双安定作動を確実に実現するためにアドレス指定シーケンスの間に目標とされる条件である。維持電圧差Vmを作動しきい値電圧Vatのある部分として設計または表現してもよい。有効な双安定度が得られるように設計されたシステムの場合、維持電圧はVatの20から80の間の範囲に存在してもよい。これによって、システムにおける電荷の漏れまたは寄生電圧の変動によって設定された保持電圧がその維持範囲から逸脱すること、すなわち、シャッタの意図しない作動を生じさせる可能性のある逸脱が確実に防止される。システムによっては、VmがVatの2~98の範囲にわたって存在する例外的な程度の双安定性またはヒステリシスを実現してもよい。しかし、これらのシステムでは、利用可能なアドレス指定作動時間内にV<Vmの電極電圧条件を確実に確立できるように配慮しなければならない。図5Aは、本発明の例示的な実施形態による、ディスプレイ装置100に含めるのに適した代替制御マトリックス500を示している。制御マトリックス500は、2段アクチュエータシャッタ組立体512を含む画素504のアレイを制御する。シャッタ組立体400などの2段アクチュエータシャッタ組立体は、別個のシャッタ開アクチュエータおよびシャッタ閉アクチュエータを含むシャッタ組立体である。図5Aには1つの画素504しか示されていないが、制御マトリックスには、一部が図3Aの制御マトリックス300によって示されているように、同様の画素の多数の行および列が設けられかつ組み込まれていることを理解されたい。また、制御マトリックスを任意の適切な種類のディスプレイ変調器と一緒に使用してもよい。2段アクチュエータ変調器および単段アクチュエータ変調器、ならびに非シャッタ方式変調器と、変調器200、220、250、270、400、および450のようなMEMS変調器およびアクチュエータは、本発明の範囲内の特定の例である。液晶変調器またはプラズマ放出に基づくディスプレイも本発明の範囲内である。制御マトリックス500は、制御マトリックス内の画素504の列ごとに列ライン配線502を含む。シャッタ組立体512内のアクチュエータには電気的双安定性または機械的双安定性のいずれかを有させてもよい。光制御マトリックス500は、画素当たりに単一のMEMS光変調器を有するように示されている。各画素に複数のMEMS光変調器が設けられ、それによって、各画素において単なるバイナリのオン光学状態およびオフ光学状態以上の状態が可能になる他の実施形態が考えられる。画素に複数のMEMS光変調器が設けられ、各光変調器に関連する開口の面積が互いに等しくない、ある形態の符号化された領域分割グレースケールが可能である。制御マトリックス500は、本明細書ではグローバルラインと呼ばれ、ディスプレイ全体に共通し、行列状に配置された複数の同一の画素で構成された複数のラインを含む。これらのグローバルラインは、作動ライン配線506と、共通ライン配線518と、シャッタライン配線520と、更新ライン配線522とを含む。いくつかの実施形態では、これらのグローバルラインは、ディスプレイ全体にわたって1つのノードとして動作される。たとえば、ディスプレイ全体にわたる更新ノード全体またはディスプレイ全体にわたる作動ノード全体が同時に変更される。いくつかの実施形態では、これらのグローバルライン配線を画素副群にグループ分けしてもよい。たとえば、画素の各奇数番号行にグローバルラインが接続されてもよく、画素のグローバルラインの各偶数番号行が、奇数番号行が偶数番号行とは独立に動作するように別個に接続されてもよい。制御マトリックス500は、画素の各行構成に固有の行ライン524と、画素の各列構成に固有の列ライン502とを含む。制御マトリックス内の各画素504は、データローディングトランジスタ534と、データ記憶キャパシタ538と、更新トランジスタ536と、アクチュエータノード540および542と、デュアルインバータラッチとを含む。制御マトリックス500では、データ記憶キャパシタ538が共通ライン配線518に接続されている。しかし、いくつかの実施形態では、データ記憶キャパシタ538をシャッタライン配線520に接続してもよい。いくつかの実施形態では、共通ライン配線518が次の行の行配線524として働き、したがって、共通ライン配線518が完全になくなる。デュアルインバータラッチは、トランジスタ526および530で構成された第1のインバータと、トランジスタ528および532で構成された第2のインバータとを含む。シャッタ組立体512は、シャッタ組立体200のアクチュエータ204と同様であり、アクチュエータノード540および542に連結された静電アクチュエータを含む。充電電圧またはVatとも呼ばれる作動電圧以上である電圧差がアクチュエータとシャッタとの間に印加されたときに、シャッタ組立体を、光を通過させる開状態、または光の通過を妨げる閉状態に駆動することができる。制御マトリックス500は、2つの相補型のトランジスタ、すなわちp-チャネルトランジスタとn-チャネルトランジスタの両方を使用する。したがって、制御マトリックスを相補MOS制御マトリックスまたはCMOS制御マトリックスと呼ぶ。データローディングトランジスタ534、更新トランジスタ536、ならびに交差結合インバータの下部トランジスタ530および532はnMOS型のトランジスタで構成されているが、交差結合インバータの上部トランジスタ526および528はpMOS型のトランジスタで構成されている。当業者には、他の実装形態では、CMOSトランジスタの種類を逆にするすなわち、pMOSとnMOSを切り替えるか、あるいは他の種類のトランジスタすなわち、BJT、JFET、または他の適切な種類のトランジスタを使用してもよいことが認識されよう。いくつかの実施形態では、作動ライン506は、Vat以上に維持される電圧源に接続される。シャッタライン520はグランド電位の近くに維持される。いくつかの実施形態では、シャッタ極性を全作動電圧すなわち、約25ボルトに維持してもよい。ある実施形態では、シャッタの極性を必要に応じて1つまたは複数の電位間で周期的に交互に切り替えてもよい。たとえば、シャッタを各々の全ビデオフレームの後に25ボルトと0ボルトとで交互に切り替えるか、あるいは他の場合にそれよりも高いかあるいは低い頻度で切り替えてもよい。シャッタライン配線520に必要な電圧を加えることによってシャッタ極性を調節してもよい。いくつかの実施形態では、シャッタ電位を交互に切り替えるのに応じてデータの極性も交互に切り替えられる。各アクチュエータノード540および542は、そのそれぞれのトランジスタ526および528のオン/オフ状態に応じて作動ライン506に接続される。たとえば、左側のアクチュエータノード540に接続されたトランジスタ526がオン状態であるとき、電荷が作動ライン506からアクチュエータノード540に流れることができる。次いで、約Vatの電圧がアクチュエータノード540に接続されたアクチュエータとシャッタシャッタは共通電位にあると仮定するとの間に印加され、シャッタがその所望の状態に駆動される。トランジスタ526がオフ状態であり、トランジスタ528がオン状態であるときに、同様のプロセスが実施され、シャッタが逆の状態に駆動される。いくつかの実施形態では、約Vatの電圧がアクチュエータノード540に接続されたアクチュエータに印加され、同様の電圧がシャッタに印加され、シャッタとアクチュエータとの間に0V電位が形成される。制御マトリックス500はデータ記憶キャパシタ538を含む。後述のように、キャパシタ538は、格納されている電荷によって、コントローラ156などのコントローラから送られたデータ命令たとえば開または閉をデータローディング動作またはデータ書込み動作の一部として画素504に記憶する。キャパシタ538に格納された電圧は、制御マトリックス500のデュアルインバータラッチのラッチ状態の一部を決定する。データロード動作の間、アレイの各行はアドレス指定シーケンスにおいて書込み許可される。制御マトリックス500内の電圧源不図示は、選択された行に対応する行ライン配線524に書込み許可電圧を印加する。書込み許可された行の行ライン配線524に電圧を印加すると、対応する行ライン内の画素504のデータローディングトランジスタ534がオンになり、それによって、画素が書込み許可される。画素504の選択された行が書込み許可されると、データ電圧源が、制御マトリックス500内の画素504の各列に対応する列配線502に適切なデータ電圧を印加する。それによって、列配線502に印加された電圧がそれぞれの画素504のデータ記憶キャパシタ538に格納される。ある実施形態では、列配線502に印加される電圧は負であっても正であってもよいたとえば、-5ボルト~5ボルトの範囲。制御マトリックス500内の画素をアドレス指定する方法が、図5Bに示されている方法550によって示されている。方法550は3つの一般的なステップで進行する。まず、データローディングステップ552において、データが行ごとに各画素にロードされる。次に、ラッチ状態更新ステップ554において、各画素のラッチが、記憶されているデータに少なくとも部分的に基づいて正しい状態に設定される。最後に、シャッタ作動ステップ556において、シャッタが作動される。より詳細に言えば、方法550のフレームアドレス指定サイクルは、作動ライン506が、シャッタを確実に、適切なアクチュエータノードに作動させるのに必要な全電圧Vatを有する保持データ状態から開始するステップ558。たとえば、この電圧は約20V~30Vであってもよい。制御マトリックス500は次いで、制御マトリックス内の各画素504を一度に1行ずつアドレス指定することによってデータローディングステップ552を進めるステップ556~570。制御マトリックス500は、特定の行をアドレス指定するときに、対応する行ライン配線524に電圧を印加し、事実上データローディングトランジスタ534を導電オン状態に切り替えることによって第1の行ラインを書込み許可するステップ556。次いで、決定ブロック560において、制御マトリックス500は、書込み許可された行内の画素504ごとに、次の状態において画素504を開状態にする必要があるかそれとも閉状態にする必要があるかを判定する。たとえば、ステップ560において、書込み許可された行内の画素504ごとに、その画素を後にその現在の状態から変更すべきかそれとも同じ状態に維持するかを判定する。画素504を開状態にすべきである場合、制御マトリックス500は、特定のデータ電圧Vd、たとえば1.5Vを、その画素504が配置された列に対応する列配線502にロードするステップ562。画素504を閉状態にすべきである場合、制御マトリックス500は、特定のデータ電圧Vd、たとえば-1.5Vを、その画素504が配置された列に対応する列配線502にロードするステップ564。次いで、列配線502に印加され、シャッタの次の状態に対応するデータ電圧Vdが、選択された画素504のデータ記憶キャパシタ538に電荷によって格納されるステップ568。次に、行ライン524から電圧が除去されステップ570、事実上、データローディングトランジスタ534が非導電オフ状態に切り替えられる。データローディングトランジスタ534がオフ状態に設定された後、列ライン502が、次の選択された行内の画素のデータ電圧Vdをロードする準備が整う。データ電圧Vdは、行ライン524がオフにされたときに有効であるかぎり任意の時間に設定されてもよく、したがって、データローディングトランジスタ534が非導電状態になったときにデータ記憶キャパシタ538上に正しいデータが存在する。データローディングステップ552の間、更新ライン522はイナクティブであり、それによって、交差結合インバータラッチのトランジスタ526~532によって保持されている現在の状態からデータ記憶キャパシタ538が分離される。書込み許可された行のスキャンライン配線524にVweを印加すると、対応するスキャンライン内の画素512用のすべての書込み許可トランジスタ534がオンになる。制御マトリックス500は、制御マトリックス500内の所与の行のすべての列に対して、その行が書込み許可されている間に同時にデータ電圧を選択的に印加する。選択された行内のキャパシタ538にすべてのデータが記憶された後ステップ560~ステップ568、制御マトリックス500は、選択されたスキャンライン配線を接地させステップ570、次の書込み用のスキャンライン配線を選択する。次いで、データローディングプロセスに対する制御は、次の選択された行を書込み許可するためのステップ566に戻る。制御マトリックス500内のすべての行のキャパシタに情報が記憶された後、決定ブロック582がトリガされ、グローバル更新シーケンスに進む。データローディングステップ552において選択された行内のキャパシタ538にデータが記憶された後ステップ566~ステップ570、制御マトリックス500はラッチ更新ステップ554を進めて、画素の一部またはバンクあるいはディスプレイ全体を次の保持状態に更新する。更新ラッチシーケンスは、作動ライン506上の電圧を低下させるかあるいは共通ライン518上の電圧に近くすることによって、方法550のステップ572から開始する。これによって、アクチュエータノード540および542の両方の電圧が共通ライン518と同じ電圧に近くなる。次に、ステップ574において、更新ライン522がアクティブ化され、それによって更新トランジスタ536が導電オン状態に切り替えられ、記憶されているデータがデータ記憶キャパシタ538から交差結合インバータラッチのトランジスタ526~532に渡される。作動ライン506の電圧が共通ライン518の電圧にされたステップ572後に更新ライン522がアクティブ化されるステップ574のが早過ぎた場合、次の状態データの記憶されている次の状態が、減衰するのに十分な時間がなかったラッチの現在の状態データによって破壊されることがある。この必要な非オーバーラップ時間は、回路寄生、トランジスタしきい値電圧、キャパシタサイズ、および記憶されているデータ電圧レベルの関数であってよい。たとえば、ステップ572とステップ574の間に必要な減衰は約10μsであってよいが、この減衰時間はディスプレイに応じてこれよりもかなり長いかあるいは短い場合がある。ステップ576において、ラッチトランジスタを動作させるほど高い中間電圧たとえば、インバータトランジスタ526および530または528および532のしきい値電圧の和にほぼ等しい電圧。このレベルは、著しく低く、必要なタイミングの詳細、寄生電荷注入、詳細なトランジスタ特性などによって制限されることがあるが作動ライン506に印加される。ステップ576において作動ライン506に印加された中間電圧は、次の状態にラッチするのに使用される電力を最低限に抑える働きをする。ある実施形態では、交差結合インバータラッチは、過渡スイッチング電力全体を低下させるために確実に実施できるほど低い中間電圧レベルで実施される。ステップ574およびステップ576では、データ記憶キャパシタ538に記憶されているデータが画素504の交差結合インバータにラッチされる。ステップ576は、ステップ574において更新ライン522をアクティブ化させるのと同時に実施されても、その前に実施されても、その後に実施されてもよい。たとえば、ある実施形態では、ステップ576において作動ライン506に中間電圧を印加することは、完全に、ステップ574およびステップ578において生成された更新パルスまたはステップ576において生成された中間電圧パルスが更新電圧パルスと部分的または全体的に重なり合うことができるようになった後に行われてもよい。いくつかの実施形態では、交差結合インバータラッチの次の状態の制御が、特にデータラッチの寄生キャパシタンスが低い場合には2つの状態が重なり合うことによって実行される。最後に、ステップ578において更新ライン522がイナクティブ化され、それによって、更新トランジスタ536が非導電オフ状態に切り替えられ、データ記憶キャパシタ538が画素504の交差結合インバータラッチから分離される。更新ライン522をイナクティブ化することによってステップ578、作動ラインを全電圧に上昇させるステップ580前に、データ記憶キャパシタ538を全作動電圧まで充電させないことによって顕著な電力が節約される。一方、更新トランジスタ536をまったく有さないことも可能である。この場合、データローディング動作は、データが行ごとにロードされるときにラッチ状態を直接変更する。これは、作動ノードを同時に適切な中間レベルに低下させるか、あるいは約0に低下させ、次いで行ごとに中間レベルに低下させ、データ電圧を低下させてラッチ状態を決定するか、またはデータローディング動作全体にわたってディスプレイ全体の作動ノードを適切な中間レベルに低下させることによって行うことができ、あるいは電力は重要ではない場合、または電力が二次的な問題になるほど作動電圧が低い場合、データ電圧を全作動電圧レベル以上にして、作動ノードを全Vacに維持することによって、ラッチを所望の状態にすることができる。また、更新トランジスタ536をなくすことによって、レイアウト面積を節約することができる。ステップ554でデータが送られ、ラッチ状態が更新された後、制御マトリックス500は、シャッタ作動ステップ556を進めて、シャッタ組立体512の各シャッタをそれらの次の状態に移動させる。シャッタ作動ステップ556は、ステップ580において作動ライン506を全電圧に上昇させることを含む。全電圧は、シャッタを一方の側または他方の側に作動させ、かつシャッタを次のフレームアドレス指定サイクルまでその位置に保持するのに必要な電圧であってよい。ラッチ状態がラッチ状態更新ステップ554中の早い時間に設定されたので、作動ライン506から各インバータ内の2つのトランジスタ526および530または528および532を直列に通過する導電パスはない。したがって、シャッタキャパシタンスおよび様々な寄生キャパシタンスの作動を充電することを目的とした電流のみが流れることができ、電力の散逸が最低限に抑えられる。ステップ556においてシャッタが作動した後、方法550は画素アドレス指定サイクルの開始時に戻る。制御マトリックス500内の交差結合インバータラッチの作用によって、ラッチの次の状態に達するのに必要な時間は1シャッタ遷移時間に過ぎない。ディスプレイ制御の従来の方法では、ディスプレイ全体を完全に更新するには2シャッタ遷移時間が必要である。余分なシャッタ遷移のためのこの時間差は、多数のディスプレイ更新が1ビデオフレーム時間で行われるより複雑な表示アルゴリズムについては顕著である場合がある。また、制御マトリックス500は、一方のアクチュエータのみがシャッタに引き付けられ、他方のアクチュエータは引き付けられない保持データ状態を生成する。このことは、誤ったシャッタ状態を防止する助けになる。ある実施形態では、2重電圧レベル作動動作を近似し、交差結合インバータラッチのラッチング動作が低電圧で実施されるほど低速で作動ライン506の電圧を立ち上がらせることによって交差結合インバータ内のラッチング遷移を低減させ、したがって、電力を節約することが可能である。作動ノード電圧レベルに対する更新信号のタイミングによって、データ記憶キャパシタ538の過度の充電を抑制して、より低電力の動作を確実に行うことができる。図6は、本発明の例示的な実施形態による、ディスプレイ装置100に含まれるさらに別の適切な制御マトリックス2440である。制御マトリックス2440は、2段アクチュエータシャッタ組立体2444すなわち、シャッタ開アクチュエータとシャッタ閉アクチュエータの両方を含むシャッタ組立体を含む画素2442のアレイを制御する。シャッタ組立体2444内のアクチュエータは、電気的双安定性または機械的双安定性のいずれかを有してもよい。制御マトリックス2440は、図5Aの制御マトリックス500と類似している。どちらの制御マトリックスも、2段アクチュエータシャッタ組立体に使用されるにもかかわらず、単一の列ライン配線、単一のデータロードトランジスタ、および単一のデータ記憶キャパシタを利用する。しかし、制御マトリックス2440は、2重インバータラッチの代わりに、シャッタ組立体を作動させる際に使用される共通駆動配線2462を備える。制御マトリックス2440において示される例では、共通駆動配線2462はシャッタ組立体2444のシャッタ開アクチュエータに電気的に接続されている。シャッタ組立体2444内のアクチュエータは、電気的双安定性または機械的双安定性のいずれかを有してもよい。しかし、本発明の範囲から逸脱せずに任意の種類のMEMSシャッタアクチュエータ組立体を使用してもよい。また、制御マトリックスを他の適切なディスプレイ変調器に使用してもよい。変調器200、220、250、270、400、および450を制限なしに使用してもよく、液晶変調器およびプラズマ放出変調器を使用してもよい。制御マトリックス2440は、制御マトリックス2440内の画素2442の行ごとにスキャンライン配線2446を含む。制御マトリックス2440は、充電配線2450と、グローバル作動配線2454と、シャッタ共通配線2455とをさらに含む。配線2450、2454、2455、および2462は、アレイ内の複数の行および複数の列の画素2442同士の間で共有される。一実装形態以下に詳しく説明する実装形態では、配線2450、2454、2455、および2462は、制御マトリックス2440内のすべての画素2442間で共有される。制御マトリックス内の各画素2442は、図5Aにおいて説明したように、シャッタ充電トランジスタ2456と、シャッタ放電トランジスタ2458と、シャッタ書込み許可トランジスタ2457と、データ記憶キャパシタ2459とを含む。制御マトリックス2440において示される実施例では、シャッタ放電トランジスタのドレーンがシャッタ組立体2444のシャッタ閉アクチュエータに接続されている。図5Aの制御マトリックス500と比較すると、充電トランジスタ2456は、異なる回路接続によって充電配線2450に配線されている。シャッタを配線506などの作動配線に接続する2重インバータの代わりに、充電トランジスタ2456のゲート端子がトランジスタ2456のドレーン端子と一緒に充電配線2450に直接接続されている。動作時には、充電トランジスタ2456は、電流を1方向にしか流すことができないダイオードとして動作する。制御マトリックス2440内の画素をアドレス指定し作動させる方法が、図7に示されている方法2470によって例示されている。方法2470は、3つの一般的なステップで進行する。まず、データローディング動作が実施され、データ記憶キャパシタ2459にデータを記憶することによってマトリックスが行ごとにアドレス指定される。一般的な第2のステップでは、ステップ2488において、1つには充電配線2450に電圧Vatを印加することによってすべてのアクチュエータが同時にリセットされる。ステップ2488は、グローバル更新段階の第1の副段階と呼ばれることもある。最後に、ステップ2492~ステップ2494において、aグローバル作動配線2454によってトランジスタ2458を選択的に作動させ、かつb共通駆動配線2462とシャッタ共通配線2455との電位差を作動電圧Vatよりも大きくなるように変更することによって画像が設定される。ステップ2492~2494をグローバル更新段階の第2の副段階と呼ぶこともある。動作時に、制御マトリックスは、シャッタ組立体2442の両端間の電圧の極性を周期的に反転させるために、有利なことに、2つの制御論理を切り替える。説明を明確にするために、次に制御方法2470の詳細について、第1の制御論理のみに関して説明する。この第1の制御論理では、シャッタ共通配線2455の電位が、常にグランド電位に近い値に維持される。シャッタは、充電配線2450または共通駆動配線2462のいずれかまたは両方の両端間に直接電圧Vatを印加することによって開状態または閉状態のいずれかに保持される。図7の説明を完了してから説明する第2の制御論理では、シャッタ共通配線が電圧Vatに保持され、充電配線2450と共通駆動配線2462のいずれかまたは両方をグランドに維持することによって作動状態が維持される。方法2470の第1の制御論理についてより具体的に説明する。方法2470のフレームアドレス指定サイクルは、グローバル作動配線2454に電圧Voffが印加されたときに開始するステップ2472。配線2454上の電圧Voffは、キャパシタ2459に電圧が格納されているかどうかにかかわらず放電トランジスタ2458がオンにならないように設計されている。制御マトリックス2440は次いで、制御マトリックス内の画素2442ごとに一度に1行ずつデータローディング動作を進めるステップ2474~ステップ2484。制御マトリックス2440は、特定の行をアドレス指定するときに、対応するスキャンライン配線2446に電圧Vweを印加することによって第1のスキャンラインを書込み許可するステップ2474。次いで、決定ブロック2476において、制御マトリックス2440は、書込み許可された行内の画素2442ごとに、その画素2442を開状態にする必要があるかそれとも閉状態にする必要があるかを判定する。たとえば、リセットステップ2488において、すべてのシャッタを一次的に閉じるべきである場合、決定ブロック2476において、書込み許可された行内の画素2442ごとに、その画素を後に開状態にすべきか否かが判定される。画素2442を開状態にすべきである場合、制御マトリックス2440は、その画素2442が配置された列に対応するデータ配線2448にデータ電圧Vd、たとえば5Vを印加するステップ2478。それによって、データ配線2448に加えられた電圧Vdが、選択された画素2442のデータ記憶キャパシタ2459に電荷によって格納されるステップ2479。決定ブロック2476において、画素2442を閉状態にすべきであると判定された場合、対応するデータ配線2448が接地されるステップ2480。この実施例におけるステップ2488の後の一時的なまたはリセット位置はシャッタ閉位置として定義されるが、2488の後のリセット位置がシャッタ開位置である代替シャッタ組立体を設けてもよい。このような代替的な場合に配置、ステップ2478においてデータ電圧Vdを印加すると、シャッタが開く。書込み許可された行のスキャンライン配線2446にVweを印加すると、対応するスキャンライン内の画素2442用のすべての書込み許可トランジスタ2457がオンになる。制御マトリックス2440は、制御マトリックス2440内の所与の行のすべての列に対して、その行が書込み許可されている間に同時にデータ電圧を選択的に印加する。選択された行内のキャパシタ2459にすべてのデータが記憶された後ステップ2479およびステップ2481、制御マトリックス2440は、選択されたスキャンライン配線を接地させステップ2482、次の書込み用のスキャンライン配線を選択するステップ2485。制御マトリックス2440内のすべての行のキャパシタに情報が記憶された後、決定ブロック2484がトリガされ、グローバル更新シーケンスが開始する。作動シーケンスは、グローバル更新シーケンスとも呼ばれ、方法2470のステップ2486から開始し、作動電圧Vat、たとえば40Vが充電配線2450に印加される。ステップ2486の結果として、制御マトリックス2440内のすべてのシャッタ組立体2444のすべてのシャッタ閉アクチュエータに同時に電圧Vatが印加される。次に、ステップ2487において、共通駆動配線2462上の電位が接地される。この第1の制御論理シャッタ共通電位2455がグランドに近い値に保持されるでは、共通駆動配線2462が接地されたことによって、すべてのシャッタ組立体2444のすべてのシャッタ開アクチュエータにわたる電圧降下が維持電圧Vmよりも実質的に小さい値に低減される。制御マトリックス2440は次いで、すべてのアクチュエータが作動するステップ2488のに十分な期間にわたってこれらの作動電圧をステップ2486およびステップ2487から引き続き維持する。方法2470において示される実施例では、ステップ2488はすべてのアクチュエータを初期状態にリセットし閉じる働きをする。しかし、リセットステップ2488がすべてのシャッタを開く働きをする方法2470の代替方法が考えられる。この場合、共通駆動配線2462はすべてのシャッタ組立体2444のシャッタ閉アクチュエータに電気的に接続される。次のステップ2490では、制御マトリックスは充電配線2450を接地する。シャッタ組立体2444内のシャッタ閉アクチュエータ上の電極は、充電配線2450が接地され、充電トランジスタ2456がオフにされた後に電荷を格納するキャパシタンスを生成する。格納された電荷は、維持電圧Vmを超える電圧をシャッタ閉アクチュエータの両端間に維持する働きをする。すべてのアクチュエータが、Vmを超える電圧によって作動され閉位置に保持された後、キャパシタ2459に記憶されているデータを利用して、指定されたシャッタ組立体を選択的に開くことによって制御マトリックス2440内に画像を設定することができるステップ2492~ステップ2494。まず、グローバル作動配線2454上の電位がグランドに設定されるステップ2492。ステップ2492は、キャパシタ2459にデータ電圧が格納されているかどうかに応じて放電スイッチトランジスタ2458がオンになるのを可能にする。これによって、キャパシタ2459に電圧が格納されている画素の場合、シャッタ組立体2444のシャッタ閉アクチュエータに格納されている電荷はグローバル作動配線2454を通じて散逸することができる。次にステップ2493において、共通駆動配線2462上の電圧が、作動電圧Vatに戻されるか、あるいは共通駆動配線2462とシャッタ共通配線2455との電位差が作動電圧Vatよりも大きくなるように設定される。これによって、画素を選択的に作動させる条件が設定された。これによって、キャパシタ2459に電荷または電圧Vdが格納されている画素の場合、シャッタ閉アクチュエータの両端間の電圧差は維持電圧Vmよりも低くなり、一方、共通駆動2462に結合されたシャッタ開アクチュエータの両端間の電圧はVatになる。これによって、ステップ2494においてこれらの選択されたシャッタが開く。キャパシタ2459に電荷が格納されていない画素の場合、トランジスタ2458はオフのままであり、シャッタ閉アクチュエータの両端間の電圧差は維持電圧Vmよりも大きい値に維持される。これによって、シャッタ開アクチュエータの両端間に電圧Vatが印加されているにもかかわらず、シャッタ組立体2444はステップ2494において作動せず、閉じられたままになる。制御マトリックス2440は、ステップ2492およびステップ2493の後に設定された電圧を、ステップ2494の間、選択されたすべてのアクチュエータが作動するのに十分な期間にわたって維持し続ける。ステップ2494の後、各シャッタはアドレス指定された状態であり、すなわち、アドレス指定作動方法2470の間に印加されたデータ電圧によって指示された位置にある。後続のビデオフレームにおける画像を設定するときには、プロセスが再びステップ2472から開始する。代替実施形態では、ステップ2487がステップ2486の前に実施されるようにシーケンスにおけるステップ2486およびステップ2487の位置を切り替えてもよい。方法2470では、ステップ2488からステップ2494の間の時間、すなわち観察者に画像情報を提示できない時間の間に、すべてのシャッタが同時に閉じられる。しかし、方法2470は、データ記憶キャパシタ2459およびグローバル作動配線2454を使用してトランジスタ2458のタイミング制御を実施することによって、このむだ時間またはリセット時間を最短に抑えるように設計される。ステップ2472の動作によって、アドレス指定シーケンスステップ2474~ステップ2485中に、シャッタ組立体にただちに作動作用をもたらすことなく、所与の画像フレーム用のすべてのデータをキャパシタ2459に書き込むことができる。シャッタ組立体2444は、アドレス指定が完了するまで前の画像フレームにおいて割り当てられた位置にロックされたままであり、ステップ2488において一様に作動またはリセットされる。グローバル作動ステップ2492は、データ記憶キャパシタ2459からデータを同時に送出するのを可能にし、したがって、すべてのシャッタ組立体を同時にその次の画像状態にすることができる。前述の制御マトリックスと同様に、取り付けられたバックライトの動作を各フレームのアドレス指定と同期させてもよい。方法2470のアドレス指定シーケンスにおいて実現される最短のむだ時間を活用するには、照明にオフにするコマンドをステップ2482からステップ2486の間に発行することができる。次いで、ステップ2494の後に照明を再びオンにしてもよい。フィールド色順次方式では、ステップ2484の後にある色を有するランプをオフにしてもよく、一方、同じ色または異なる色のいずれかを有するランプがステップ2494の後にオンにされる。他の実装形態では、行および列のそれぞれの異なる領域またはグループを順に更新すると有利であることがあるので、画素のアレイ全体のうちの選択された部分に図7の方法2470を適用することが可能である。この場合、いくつかの異なる充電配線2450、グローバル作動配線2454、および共通駆動配線2462をアレイの選択された部分に経路指定して、アレイのそれぞれの異なる部分を選択的に更新し作動させてもよい。上述のように、制御マトリックス2440内の画素2442をアドレス指定するときには、データ電圧Vdが作動電圧Vatよりも著しく低くてもよいたとえば、5V対40V。作動電圧Vatがフレーム当たりに一度印加され、一方、データ電圧Vdはフレーム当たりに制御マトリックス2440内の行の数と同じ回数だけ各データ配線2448に印加することができるので、制御マトリックス2440などの制御マトリックスは、データ電圧を作動電圧としても働けるほど高くする必要がある制御マトリックスと比べて実質的な量の電力を節約することができる。図6の実施形態がn-チャネルMOSトランジスタの使用を仮定していることが理解されよう。p-チャネルトランジスタを使用する他の実施形態が考えられ、その場合、バイアス電位VatおよびVdの相対符号が逆になる。代替実装形態では、記憶キャパシタ2459および書込み許可トランジスタ2457を当技術分野において公知のDRAM回路またはSRAM回路のような代替データメモリ回路によって置き換えてもよい。代替実装形態では、半導体ダイオードおよび/または金属絶縁体金属サンドイッチ型薄膜を制御マトリックス2440内のトランジスタの代わりにスイッチとして使用してもよい。これらの置換の例は、参照により全体が本明細書に組み込まれる米国特許出願第11/326696号明細書に記載されている。上述のように、シャッタ組立体2442のアクチュエータの両端間の電圧の符号を周期的にあるいはときどき反転すると有利である。米国特許出願第11/326696号明細書は、2つの制御論理を使用して極性を周期的に反転させ動作電圧の平均をDC0Vにすることについて説明している。第2の制御論理において極性反転を実現するには、図7の方法2470に関して図示説明した電圧割当てのいくつかを変更する。ただし、制御ステップの順序は同じである。第2の制御論理では、シャッタ共通配線2455上の電位が第1の制御論理の場合とは異なりグランドに近い電圧ではなくVatに近い電圧に維持される。第2の制御論理では、ステップ2478において、論理がシャッタ組立体を開くように設定され、データ配線2448がVdに設定されるのではなく接地される。ステップ2480において、論理がシャッタ組立体を閉じるように設定され、データ配線が電圧Vdに設定される。ステップ2486は同じであるが、ステップ2487において、第2の制御論理では、共通駆動配線がグランドではなく作動電圧Vatに設定される。したがって、第2の制御論理におけるステップ2487の終了時には、シャッタ共通配線2455、共通駆動配線2462、および充電配線2450の各々が同じ電圧Vatに設定される。画像設定シーケンスは次いで、ステップ2492においてグローバル作動配線2454を接地させ、このことは、この第2の論理では、キャパシタ2459の両端間に電圧Vdが格納されたシャッタのみを閉じる効果をする。第2の制御論理におけるステップ2493では、共通駆動配線2462が接地される。このことは、ステップ2492において作動しなかったあらゆるシャッタを作動させ開く効果を有する。したがって、第2の制御論理ではステップ2494において発現された論理状態が反転され、極性も事実上反転される。制御マトリックス2440は、フレームごとに、あるいはサブフレーム画像ごとに、あるいは何らかの他の周期に従って、たとえば毎秒に一度制御論理を切り替えてもよい。時間の経過とともに、充電配線2450およびシャッタ共通配線2455によってシャッタ組立体2444に印加される正味電位は平均で0Vになる。作動とランプ照明の調和を図るアルゴリズムあるアルゴリズムを使用して、ある画素アドレス指定段階、回路駆動段階、およびランプ照明段階を重畳させることによってディスプレイデバイスの効率を向上させてもよい。表示輝度および電力効率のような点が向上するだけでなく、このような重畳アルゴリズムではディスプレイを時間に対してより効率的にアドレス指定し作動させることができるので、三次元画像の表示に使用される両目用の画像を作成する追加的な時間が得られる。このようなアルゴリズムについて以下に、参照により本明細書に組み込まれている米国特許出願第11/811842号明細書、米国特許出願第12/652477号明細書、米国特許出願第11/643042号明細書、および米国特許出願第11/326900号明細書に開示されているような上述の回路に関して説明する。以下のアルゴリズムの利益を被るこのような回路の2つの実施例が上記に、S-ラッチドライブと呼ばれる図5Aの制御マトリックス500およびハイブリッドドライブと呼ばれる図6の制御マトリックス2440として記載されている。当業者には、参照された特許出願に開示された回路だけでなく他の回路に後述のアルゴリズムを適用してもよいことが理解されよう。また、当業者には、本明細書において説明するアルゴリズムをMEMSシャッタだけでなく他の光変調器を駆動するのに使用してもよいことが理解されよう。たとえば、エレクトロウェッティング光変調器、光タップ光変調器、およびLCD光変調器のような他の光変調器を本明細書において説明するアルゴリズムと組み合わせて使用してもよい。図8Aは、本発明の例示的な実施形態による、画像生成の段階図800である。段階図800は、データロード段階802と、グローバル更新段階804と、ランプ照明段階806とを含む。画像書込み動作は、表示されるビットごとのこの3つの独立した段階から成る。各段階のタイミングおよび制御は、たとえば図1Bのディスプレイ装置100内のコントローラ156によって実施される。データロード段階802には、1ビットのデータをディスプレイの各画素のメモリにロードするのに必要な一定の時間がある。データは、所望のシャッタ位置が開位置であるかそれとも閉位置であるかに応じて1または0であってもよい。グローバル更新段階GUP804には、シャッタをデータロードによって示されるように新しい位置に移動させるのに必要な一定の時間がある。この時間の長さは、シャッタが開位置から閉位置にあるいは閉位置から開位置に移動する速度によって決まる。この段階に必要な時間は、基本的な回路およびシャッタの物理的な構成によって決まる。グローバル更新段階804は、1つまたは複数の副段階と、1つまたは複数の異なるグローバル更新信号の送信とを含んでもよい。このような回路の2つの実施例が、本明細書ではS-ラッチドライブと呼ばれる図5Aの制御マトリックス500および本明細書ではハイブリッドドライブと呼ばれる図6の制御マトリックス2440によって示されている。ハイブリッドドライブでは、グローバル更新段階804が2つの副段階に分割される。第1の段階の間に、あらゆるシャッタが閉位置に移動するよう命令を受ける。第2の段階の間に、シャッタは、画素上にロードされるデータに応じて開位置に移動するよう命令を受ける。たとえば、データが1である場合、シャッタは開位置に移動する。データが0である場合、シャッタは閉位置のままである。この動作方式の結果として、グローバル更新段階104の持続時間は、シャッタが状態を切り替えるのに必要な時間の約2倍である。S-ラッチドライブでは、グローバル更新段階804は、1つの段階または副段階のみから成ってもよい。シャッタは、画素上にロードされるデータに応じて開位置または閉位置に移動するよう命令を受ける。たとえば、データが1である場合、シャッタは、その前の状態に応じて開位置のままでいるかあるいは開位置に移動する。データが0である場合、シャッタは、その前の状態に応じて閉位置のままでいるかあるいは閉位置に移動する。この動作方式の結果として、S-ラッチ駆動回路のグローバル更新段階804の持続時間は、シャッタが状態を切り替えるのに必要な時間に等しい。したがって、S-ラッチドライブは、特にシャッタ速度が遅い場合に、グローバル更新段階804時間をずっと短くし、それによってLEDデューティサイクルを向上させる。ランプ照明段階806は、1つまたは複数のランプR、G、もしくはB、またはそれらの組合せをオンにしてディスプレイを照明してもよい時間を示す。代替実施形態では、他の色もしくはランプ白色、シアン、紫、およびマゼンタを制限なく含むまたはそれらの組合せを照明してもよい。白熱灯、蛍光灯、レーザ、発光ダイオードLED、または当業者に知られている適切な任意の他の光源を制限なしに含むいくつかの異なる種類のランプをディスプレイに使用してもよい。たとえば、照明段階は、図1Bのディスプレイ装置100内のランプ162~167のうちの1つまたは複数を照明することを含んでもよい。持続時間は、表されているビットに応じて可変である。持続時間の互いに対する相対的な重みはバイナリであっても非バイナリであってもよい。各ビット時間は、ある数のグレースケール輝度レベル通常、8ビットまたは255グレーレベルを示すように計算される。フィールド色順次アルゴリズムの例は、上記に図1Cおよび1Dに関して記載されている。グレースケール技術は、参照により全体が本明細書に組み込まれている米国特許出願第11/643042号明細書に詳しく記載されている。第11/643042号明細書出願は、詳細な画像を生成するための技術について説明している。RGBカラーの各ビットは、1つの画像フレームを生成するためのアルゴリズムにおいて慎重に構成される。画像生成のフレームレートは、フリッカーのない画像を生成するほど速くする必要がある。通常、そのようなレートは、標準的なディスプレイの場合60Hzである。機械的に作動するディスプレイは、ビット分割およびそのような他の方法を実行する能力に応じて、フリッカーを伴わない動作を45Hzでも実行することができる。フレーム内の総ランプ照明時間LEDデューティサイクルは、良好な低電力の表示動作が可能なように最適化されることが好ましい。フレーム内の総照明時間LEDデューティサイクルは、ディスプレイの輝度を決定する時間である。ランプデューティサイクルが長いほど、ディスプレイの輝度が高くなる。ランプデューティサイクルは電力と輝度に影響を与える。ランプデューティサイクルが電力に影響を与える理由は、電気的刺激に対するランプの光学的応答が線形ではないことである。これは出力係数が1よりも小さいべき法則である。したがって、ランプを低電流およびパルス輝度で駆動すると、電力がより効率的に使用される。ランプデューティサイクルを向上させると、ランプ出力同士の間に長い消去時間がなくなることに伴って画像性能が向上する。このような消去時間は、動画偽輪郭DFCおよび色割れのような画像アーチファクトを悪化させることがある。また、ディスプレイサイズが大きくなり解像度が高くなると、データロード時間とシャッタ走行時間の両方が著しく長くなり、それによってフレーム時間内でランプを照明させたままにしておくことができる時間が短くなるため、ランプデューティサイクルを向上させることは重要である。図8Aの段階図800は、ディスプレイシステムを駆動する最も基本的な方法を表している。段階図800に示されているアルゴリズムは、ランプデューティサイクルがかなり小さいので非常に非効率的である。図8Bのタイミング図820は、結果として短いランプデューティサイクルが得られるこの非効率的な駆動方法に対応する。図8Bのタイミング図820は、ディスプレイ出力822、シャッタ遷移824、シャッタ位置826、ランプ出力828、グローバル更新830、およびデータロード832に関する情報を含む。シャッタ遷移情報824は、遅延時間852およびシャッタ切替え期間854を含む。タイミング図820に示されているように、1つまたは複数のシャッタが、シャッタ切替え時間854中に閉じてグローバル更新830の段階2838の間に再び開いてもよい。ランプ出力情報828は、赤色ビット840と、緑色ビット842と、青色ビット850とを含む。グローバル更新830は、第1の信号段階836と第2の信号段階838に分割された第1の更新信号と、第1の信号段階846と第2の信号段階848に分割された第2の更新信号とを含む。当業者には、グローバル更新830に含まれる更新信号が必要に応じて2つよりも多くてもあるいは2つよりも少なくてもよいことが理解されよう。データロード情報132は、1を表すデータ信号834と0を表すデータ信号844とを含む。当業者には、図8Bおよびそれ以後の図に1および0と示されたデータ信号が、例示的な例であり、データロード段階832中に送ることのできるデータの種類を制限するものではないことが理解されよう。たとえば、データロード段階832の間に、特に各データロード信号834および844において、アレイ全体における1つまたは複数の画素あるいは画素の行に複数組のデータを送ってもよい。たとえば、データ834および844をロードするのに必要な時間の間に、0と1の両方またはその組合せを1つまたは複数の画素あるいは画素のアレイ全体に送ってもよい。図7のハイブリッド駆動アドレス指定方法2470を参照する。データロード信号834および844は、アレイ内の行ごとにデータをロードするための対応するステップの順次反復を含む、ステップ2474とステップ2485の間のデータローディングステップを表すものであってよい。ランプ出力828は、システムの残りの部分と同期するバックライトの出力である。シャッタ位置826はシャッタ遷移824同士の間に示されている。タイミング図820は、上記に図6および図7に関して詳しく説明したハイブリッド回路を駆動することに対応する。この実施例では、シャッタは、シャッタ位置情報826によって示されているように開位置から開始する。アドレス指定サイクルの開始時には、データ信号834によってディスプレイにデータがロードされる。タイミング図820において、データ信号834は開シャッタ状態に対応する1データを表している。データ信号834が適用される持続時間は、段階図800のデータロード段階802を表している。段階図800に示されているアルゴリズムに表されている次の段階は、グローバル更新段階804である。グローバル更新段階804は、グローバル更新信号によって開始される。ある実施形態では、グローバル更新段階804は、データロード段階802が完全に終了するまで開始しない。この実施例ではハイブリッドドライブが使用されるので、グローバル更新信号は2つの信号段階836および838に分割される。上述のように、グローバル更新836の段階1の間に、ディスプレイのすべてのシャッタがリセットされるかあるいは閉状態に駆動される。グローバル更新信号の信号段階1は、アドレス指定方法2470のステップ2486~ステップ2490に対応する段階であってもよい。この遷移は、シャッタが開状態から閉状態に移動することを示す部分854によってシャッタ遷移情報824に示されている。グローバル更新838の信号段階2の間に、シャッタは、データロード段階802の間にロードされたデータによって示される状態に駆動される。グローバル更新信号の信号段階2は、アドレス指定方法2470のステップ2492~ステップ2494に対応する段階であってもよい。タイミング図820の実施例では、信号段階2の間に、シャッタは、データ信号834において受け取られた1データに対応する開状態に駆動される。グローバル段階836の信号段階1および2が開始してからシャッタが移動する854までの間に、遅延時間152がある。したがって、グローバル更新段階804の持続時間は2Xシャッタ遅延時間852シャッタ切替え時間854である。段階図800に示されているアルゴリズム例の最後の段階は、ランプ照明段階806である。ある実施形態では、ランプ照明段階806は、グローバル更新段階804が完全に終了し、シャッタがその意図された状態に移動した後に開始する。タイミング図820に示されている実施例では、シャッタは開状態に移動しており、それによって、ランプ出力842によって表された緑色光に対応するランプ照明が表示される。ランプ出力842の持続時間は、それが表すビットの結果である。タイミング図820に示されているアルゴリズムシーケンスの作用は、シャッタが閉じられてから青色が送られていないのでオレンジ色が表示されることである。タイミング図820に示されている実施例では、ランプ出力142が終了した後次のデータ信号844がアサートされる。シャッタは、データ信号844が次のフレームアドレス指定サイクルのデータロード段階においてローディングを終了するまで開状態のままである。タイミング図820に示されているように、ランプがオフにされるがシャッタは開いたままである大きなランプ消去時間856はない。このようなランプ消去時間では、ランプデューティサイクルが短く、したがって、ディスプレイデバイスの動作が非効率的である。図9Aは、本発明の例示的な実施形態による、画像生成の別の段階図900である。段階図900は、段階図800のアルゴリズムに対してランプデューティサイクルを向上させる、ディスプレイ装置を駆動するための表示アルゴリズムを表している。段階図900は、ランプ照明段階902と、データロード段階904と、グローバル更新段階906と、データロード段階910と、ランプ照明段階908とを含む。段階図900では、データロード段階とランプ照明段階が重畳している。たとえば、データロード段階904は時間がランプ照明段階902と重畳している。同様に、データロード段階910は時間がランプ照明段階908と重畳している。ある実施形態では、ランプ照明が行われている間に表示すべき画素の画素メモリに次のビットのデータをロードしてもよい。段階図900によって示されているアルゴリズムは、グローバル更新段階が実施されるまでデータをシャッタを作動させずにメモリに保持できるようにディスプレイのバックプレーンに特殊な回路設計を必要とする。たとえば、上記に図6および図7に関して説明したハイブリッド駆動回路2440を使用してディスプレイを駆動してもよい。ハイブリッド回路2440では、次の画像フレームに備えてデータ記憶キャパシタ2459にデータをロードしてもよい。ある実施形態では、グローバル作動配線2454に電圧Voffが印加されるかぎり、キャパシタ2459に記憶されているデータがシャッタの移動に影響を与えることはない。ある実施形態では、方法2470のステップ2492に示されているように配線2454上の電圧がグランドに設定されたときに初めて、シャッタはキャパシタ2459に記憶されているデータに従って更新サイクルにおける移動を開始する。図5Aおよび図5Bに関して説明したS-ラッチ駆動回路500は、データロード段階とランプ照明段階が重畳するディスプレイを駆動するのに使用できる制御マトリックスの別の実施例である。S-ラッチ回路2440では、次の画像フレームに備えてデータ記憶キャパシタ538にデータをロードしてもよい。ある実施形態では、更新配線522に電圧Voffが印加されるかぎり、キャパシタ538に記憶されているデータがラッチの状態を変更することも、あるいはシャッタの移動に影響を与えることもない。ある実施形態では、方法550のステップ574において更新がアクティブ化されたときに初めて、シャッタはキャパシタ538に記憶されているデータに従って更新サイクルにおける移動を開始する。図9Bは、本発明の例示的な実施形態による、図9Aの段階図に対応する画像生成に関するタイミング図920を示している。タイミング図920は、ランプ出力940、942、950がデータ信号934、944、952と重畳していることを除いて、図8Bのタイミング図に類似している。タイミング図820と同様に、データ信号934および図10B~図13Bに示されている同様のデータ信号は、複数の画素、複数の行、および/またはディスプレイ内の光変調器のアレイ全体にデータをロードするのに必要な期間を表す信号であってもよい。タイミング図920では、データ信号934は赤色ランプ出力940の下方で完全に赤色ランプ出力940に覆われているビット長が大きいため。このため、タイミング図920に示されている実施例と比べてランプデューティサイクルを向上させることができる。ビット長がより短い緑色出力942および青色出力950の場合、データロード段階持続時間が緑色ランプ出力942および青色ランプ出力950よりも長く、したがって、グローバル更新段階906が開始する前にランプ消去間隔954、956を挿入しなければならない。そのため、適切な色深度を定める多数の短いビットがある場合、顕著なランプデューティサイクルが失われる。図10Aは、本発明の例示的な実施形態による、画像生成に関する別の段階図1000である。段階図1000は、段階図800および900のアルゴリズムに対してランプデューティサイクルを向上させる、ディスプレイ装置を駆動するための表示アルゴリズムを表している。段階図1000は、ランプ照明段階1002と、データロード段階1004と、グローバル更新段階1006と、ランプ照明段階1008とを含む。段階図1000では、データロード段階1004がランプ照明段階1002とグローバル更新段階1006の両方とが重畳している。段階図1000に示されているアルゴリズムは、図3Bに関して説明したように上記に図6および図7に関して詳しく説明したハイブリッド駆動回路上で実施されてもよい。図10Bは、本発明の例示的な実施形態による、図10Aの段階図に対応する画像生成のタイミング図1020を示している。タイミング図1020は、データロード信号1034、1044、1052がランプ出力1040、1042、1050およびグローバル更新信号1036、1046、1054の第1の段階と重畳していることを除いて、図9Bのタイミング図920と同様である。グローバル更新信号1036、1046、1054の第1の信号段階では、ハイブリッドドライブの回路更新信号2454がイナクティブであり、したがって、画素メモリがシャッタにすでにロードされているシャッタ状態を定めるデータと相互作用することはない。グローバル更新信号の第1の信号段階は、変調器リセット段階およびアドレス指定方法2470のステップ2486~ステップ2490に対応する段階であってもよい。その結果、シャッタ電位ならびにシャッタの走行および位置に影響を与えずにデータを画素メモリにロードすることができる。データロード信号1034、1044、1052がグローバル更新信号1036、1046、1054の第1の信号段階と重畳するので、タイミング図820および920に示されている消去時間がなくなる。ランプ消去時間がなくなるので、データロード段階1004が著しく長い状況でも、ランプデューティサイクルが著しく改善される。タイミング図1020に示されている例示的なアルゴリズムでは、ランプ照明段階1002はグローバル更新段階1006と重畳せず、グローバル更新信号1036はカラービット1040全体が表示されるまでアサートされない。図11Aは、本発明の例示的な実施形態による、画像生成に関する別の段階図1100を示している。ある実施形態では、段階図1100は、S-ラッチ駆動回路を使用してディスプレイ装置を駆動するための表示アルゴリズムを表している。S-ラッチ駆動回路500は、上記に図5Aおよび図5Bに関してより詳しく記載されている。段階図1100は、ランプ照明段階1102と、データロード段階1104と、グローバル更新段階1106と、データロード段階1108と、ランプ照明段階1110とを含む。段階図1000と同様に、段階図1100は、データロード段階1108がランプ照明段階1110とグローバル更新段階1106の両方と重畳することを含む。以下に図11Bに関して説明するように、段階図1100に示されているアルゴリズムをS-ラッチ駆動回路上で実施してもよい。図11Bは、本発明の例示的な実施形態による、図11Aの段階図に対応する画像生成のタイミング図1120を示している。タイミング図1120は、図10Bのタイミング図1020に類似しているが、図5Aの回路500のようなS-ラッチ駆動回路上で、図5Bの方法550を使用して実施されてもよい。S-ラッチドライブにおいて、方法550ではラッチ更新ステップ554と呼ばれる、データをシャッタノード上にラッチすることに必要な短い期間の後で、グローバル更新段階1106の残りの部分の間にデータを画素メモリにロードしてもよい。グローバル更新段階1106は、S-ラッチ駆動回路の場合には、シャッタがグローバル更新段階1106の間に1回しか走行しない開位置から閉位置へあるいは閉位置から開位置へあるいは開位置または閉位置に留まるのでハイブリッドドライブと比べてずっと小さい段階であってよい。したがって、ある実施形態では、S-ラッチ駆動回路に使用されるグローバル更新信号1136、1148、1154は2つの別個の段階を必要とせず、したがって、持続時間が短い。ある実施形態では、S-ラッチドライブの回路更新信号がアクティブであるのは、ラッチ更新ステップの間の短い期間、すなわち、方法550のステップ574とステップ578の間の期間だけである。その後、シャッタ作動ステップ556の間、画素データ記憶キャパシタ画素メモリを構成するはもはやシャッタと電気的に連絡しない。したがって、作動ステップ556の間、シャッタの移動を妨害せずに記憶キャパシタにデータをロードすることができる。ラッチ更新ステップ554は、データ更新ステップ574~578を含み、グローバル更新信号の電気的設定段階と呼ばれることもある。いくつかの実施形態では、電気的設定段階の間、ランプはオン状態のままであってよく、一方、データローディング信号はイナクティブのままである。方法550のシャッタ作動ステップ556は、グローバル更新信号の機械的反応段階と呼ばれることもある。いくつかの実施形態では、機械的反応段階の間、ランプはオフ状態のままであり、一方、データローディングを続行してもよい。機械的反応段階とデータローディング段階は時間的に重畳してもよい。タイミング図1120では、データロード信号1138、1144、1152がランプ出力1142、1146、1150およびグローバル更新信号1136、1148、1154と重畳している。データロード信号1134、1144、1152とグローバル更新信号1136、1146、1154が重畳する結果として、次のグローバル更新信号の前のランプ消去時間は不要になる。したがって、データロード段階1138、1144、1152が著しく長い状況でもランプデューティサイクルが著しく向上する。さらに、グローバル更新段階1106の持続時間がハイブリッド駆動回路と比べて短いので、S-ラッチはハイブリッドドライブと比べてずっと長いランプデューティサイクルを実現する。タイミング図1120に示されている例示的なアルゴリズムでは、ランプ照明段階1102はグローバル更新段階1106と重畳せず、グローバル更新信号1136はカラービット1140全体が表示されるまでアサートされない。図12Aは、本発明の例示的な実施形態による、画像生成に関する別の段階図1200を示している。段階図1200は、段階図1000のアルゴリズムに対してランプデューティサイクルを向上させるディスプレイ装置を駆動するための表示アルゴリズムを表している。段階図1200は、ランプ照明段階1202と、データロード段階1204と、グローバル更新段階1206と、ランプ照明段階1208とを含む。段階図1200では、各データロード段階1204と、ランプ照明段階1202と、グローバル更新段階1206とが重畳している。図6および図7に関して説明する回路2440のようなハイブリッド駆動回路上で、段階図1200に示されているアルゴリズムを実施してもよい。シャッタ動作の間に、シャッタは光を遮断するかあるいは光を通過させる。ディスプレイは、シャッタと下方の開口プレート長穴がある程度重畳するように設計されている。このことは、軸外し光漏れを低減させ、適切な軸外しコントラストを実現する。この重畳によって、シャッタがその走行時間の約20分走行するまでシャッタの移動が光透過率の変化として記録されることはない。この走行時間の間、光学信号は変化しない。たとえば、閉じられたシャッタは依然として閉じられているように見え、開かれたシャッタは依然として光学的に開かれているように見える。このシャッタ走行時間は、グローバル更新段階1206の一部であるが、ランプ照明段階1202の一部として使用することができ、それによってさらなるランプデューティサイクルをもたらす。段階図1200に示されているアルゴリズムを画像の光学品質すなわち、コントラストおよび色に影響を与えずにハイブリッド回路に適用することができる。図12Bは、本発明の例示的な実施形態による、図12Aの段階図に対応する画像生成のタイミング図1220を示している。タイミング図1220は、ランプ信号1240、1242、1250がグローバル更新信号1236、1238、1246、1248、1254、1256の段階1と段階2の両方と重畳していることを除いて、図10Bのタイミング図1020と同様である。グローバル更新信号1236、1246、1254の信号段階1は、この段階ではすべてのシャッタが閉位置に移動するように動作する。信号段階1は、グローバル更新信号のリセット段階、すなわち方法2470のステップ2486~ステップ2488を構成してもよい。この場合、シャッタは、閉位置まで移動する間、依然として画像の形成に寄与する同じ色の、有意の量の光を透過させることができる。したがって、グローバル更新信号1236、1246、1254の段階1の間ランプ照明をオン状態に維持することができ、かつランプ照明はディスプレイの輝度をさらに高くすることができる。グローバル更新信号1238、1248、1256の信号段階2では、開位置へ移動する必要のあるシャッタが、その画素用にロードされたデータに基づいて開位置に駆動される方法2470のステップ2490~ステップ2494。シャッタが閉状態にあるとき、シャッタからの光漏れは最低限に抑えられる。したがって、閉じられたシャッタの性能に影響を与えずにすなわち、光漏れなしにランプを再びオン状態に切り替えることができる。その結果、開状態に駆動されている特定のシャッタについて、シャッタが閉状態から開状態に遷移する間にさらなる光透過を実現することができる。ランプ照明段階1202、1208がグローバル更新段階1206と重畳する結果として光透過量が増大すると、図10Bのタイミング図1020と比べてランプデューティサイクルを向上させることができる。図13Aは、本発明の例示的な実施形態による、画像生成に関する別の段階図1300である。段階図1300は、図5Aの回路500のようなS-ラッチ駆動回路を使用し、かつ図5Bの方法550を使用してディスプレイ装置を駆動するための表示アルゴリズムを表している。段階図1300は、ランプ照明段階1302と、データロード段階1304と、グローバル更新段階1306と、データロード段階1308と、ランプ照明段階1310とを含む。段階図1200と同様に、段階図1300では、データロード段階1308がランプ照明段階1310とグローバル更新段階1306の両方と重畳している。以下に図13Bに関して説明するように、段階図1300に示されているアルゴリズムをS-ラッチ駆動回路上で実施してもよい。図13Bは、本発明の例示的な実施形態による、図13Aの段階図に対応する画像生成のタイミング図1320を示している。タイミング図1320は、図12Bのタイミング図1220に類似しているが、図5Aの回路500のようなS-ラッチ駆動回路上で、図5Bの方法550を使用して実施されてもよい。タイミング図1320では、ランプ出力1340、1342、1350がグローバル更新信号1336、1346、1354の開始時の短い期間と重畳している。タイミング図1320に示されている一実施形態では、ランプ出力1340、1342、および1350はアドレス指定方法550のラッチ更新ステップ554と重畳してもよい。しかし、S-ラッチドライブに関するある実施形態では、シャッタ走行段階中の光透過によって表示コントラストおよび表示色が劣化する可能性があるので、タイミング図1220においてハイブリッドドライブに関して説明したように、シャッタ遷移時間中のさらなるランプ重畳は不可能である。具体的には、シャッタ遷移中にランプを照明させる場合、あるフレームから次のフレームへと、開位置から閉じている画素を通して光が漏れるが、閉位置のままである画素からは漏れない。同様に、前の状態において開いていた画素は、閉状態から開状態に遷移する画素よりも多くの光を放出する。同じ状態である画素から出力される光のこの差によって上述の画像劣化が生じる。遷移時間中にはランプを照明させることができないにもかかわらず、駆動方式の互いに異なる段階をさらに重畳させることによってランプデューティサイクルを向上させることができ、あるいはシャッタ速度が遅くデータロード時間が長い場合でもランプデューティサイクルを節約することができる。以下のデータ表は、216ppiの3.7VGAディスプレイの場合にハイブリッド駆動回路とS-ラッチ駆動回路の両方に上述のような重畳アルゴリズムを使用したときのランプデューティサイクルの向上レベルに関するデータを示している。上記の表に示されているように、シャッタ速度が150μsecのハイブリッドドライブのランプデューティサイクルは、重畳アルゴリズムを使用したときに45から66に向上し、シャッタ速度が230μsecのハイブリッドドライブ上で重畳アルゴリズムを使用したときには11から44に向上する。また、重畳アルゴリズムを使用したときに、S-ラッチは、ハイブリッドドライブと比べて顕著なランプデューティサイクルの向上を示す。シャッタ速度が150μsecのS-ラッチドライブに重畳アルゴリズムを使用すると、ランプデューティサイクルは76になり、シャッタ速度が300μsecのときには、ランプデューティサイクルは51になる。本発明は、その趣旨または基本的な特徴から逸脱せずに他の特定の形態で具体化されてもよい。したがって、前述の実施形態は、あらゆる点において、本発明を限定するものではなく、例示的なものとみなされるべきである。"