少なくとも同時にアクセス可能な2つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、アドレス情報を受け取る第1の受取手段と、アクセス動作に関する命令を受け取る第2の受取手段と、前記第1の受取手段で受け取られた行アドレス情報をデコードし、当該デコード結果に基づきワード線を選択するワード線選択手段と、前記第2の受取手段で受け取られた命令に基づき前記ワード線選択手段を制御する制御手段とを有し、前記制御手段は、第1の読み出し命令に応じて前記ワード線選択手段に第1の読出し動作を実行させ、第2の読出し命令に応じて前記ワード線選択手段に第2の読出し動作を実行させ、前記第1の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn1またはn-1番目のワード線を選択し、前記第2の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn番目のワード線を選択する、半導体記憶装置。n番目のワード線とn1またはn-1番目のワード線は、前記2つのメモリバンク間の行方向において隣接する、請求項1に記載の半導体記憶装置。前記制御手段は、前記第1の受取手段で受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定し、当該列アドレスの範囲に含まれると判定したとき、第1の読み出し命令に応じて前記ワード線選択手段に前記第1の読出し動作を実行させる、請求項1または2に記載の半導体記憶装置。前記制御手段は、列アドレス情報が他方のメモリバンクの列アドレス範囲に含まれていないと判定したとき、第1の読み出し命令に応じることなく前記ワード線選択手段に前記第2の読出し動作を実行させる、請求項1ないし3いずれか1つに記載の半導体記憶装置。半導体記憶装置はさらに、各メモリバンクとビット線を介して接続された第1および第2のページバッファを含み、第1および第2のページバッファは、前記第1の読出し動作または第2の読出し動作で読み出されたデータを保持する、請求項1ないし3いずれか1つに記載の半導体記憶装置。半導体記憶装置はさらに、列アドレス信号をデコードし、当該デコード結果に基づき前記第1または第2のページバッファ内のデータを選択する列選択手段とを有する、請求項1ないし4いずれか1つに記載の半導体記憶装置。半導体記憶装置は、NAND型のフラッシュメモリである、請求項1ないし6いずれか1つに記載の半導体記憶装置。請求項1ないし7いずれか1つに記載の半導体記憶装置と、前記半導体記憶装置に接続されたメモリコントローラとを含む、メモリシステム。少なくとも同時にアクセス可能な2つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、行アドレス情報をデコードし当該デコード結果に基づきワード線を選択するワード線選択手段とを有する半導体記憶装置において実行される読出しプログラムであって、受け取られた読出し命令が第1の読み出し命令または第2の読み出し命令に該当するか否かを識別するステップと、第1の読出し命令であると識別されたとき、前記ワード線選択手段に第1の読出し動作を実行させ、第2の読出し命令であると識別されたとき、前記ワード線選択手段に第2の読出し動作を実行させるステップとを含み、前記第1の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn1またはn-1番目のワード線を選択し、前記第2の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn番目のワード線を選択する、読出しプログラム。前記読出しプログラムはさらに、受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定するステップと、列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれると判定したとき、第1のフラグ情報を設定し、当該列アドレスの範囲に含まれないと判定したとき、第2のフラグ情報を設定するステップとを含み、前記第1の読出し動作は、前記第1の読出し命令でありかつ前記第1のフラグ情報が設定されたときに実行され、前記第2の読出し動作は、前記第1の読出し命令でありかつ前記第2のフラグ情報が設定されたときに実行される、請求項9に記載の読出しプログラム。少なくとも同時にアクセス可能な2つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、行アドレス情報をデコードし当該デコード結果に基づきワード線を選択するワード線選択手段とを有する半導体記憶装置における読出し方法であって、受け取られた読出し命令が第1の読み出し命令または第2の読み出し命令に該当するか否かを識別するステップと、第1の読出し命令であると識別されたとき、前記ワード線選択手段に第1の読出し動作を実行させ、第2の読出し命令であると識別されたとき、前記ワード線選択手段に第2の読出し動作を実行させるステップとを含み、前記第1の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn1またはn-1番目のワード線を選択し、前記第2の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn番目のワード線を選択する、読出し方法。前記読出し方法はさらに、受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定するステップと、列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれると判定したとき、第1のフラグ情報を設定し、当該列アドレスの範囲に含まれないと判定したとき、第2のフラグ情報を設定するステップとを含み、前記第1の読出し動作は、前記第1の読出し命令でありかつ前記第1のフラグ情報が設定されたときに実行され、前記第2の読出し動作は、前記第1の読出し命令でありかつ前記第2のフラグ情報が設定されたときに実行される、請求項11に記載の読出し方法。近年、SPISerialperipheralInterfaceのアプリケーションを持つフラッシュメモリでさえ、512Mb、1Gb若しくはそれ以上の高集積化が要求されている。それと同時に、メモリ単価の低価格化も求められている。このような問題は、NAND型のフラッシュメモリでも同じである。NAND型のフラッシュメモリは、アレイサイズを最小化しても、アドレス遷移は、依然としてNOR型のメモリよりも遅い。それ故、連続的なラップアラウンドの読出し動作において問題が生じる。図9は、ラップアラウンドの読出し動作の例を示している。ラップアラウンドの読出しでは、例えば、図9aに示すようにアレイMAおいてnページワード線が選択され、nページから読出されたデータがページバッファPBに転送され、次に、図9bに示すようにページバッファPBに保持されたデータがシーケンシャルに外部へ転送される。そして、図9cに示すように次のn1ページが選択され、n1ページから読出されたデータがページバッファPBへ転送され、図9dに示すようにページバッファPBに保持されたデータがシーケンシャルに外部へ転送される。このように、n1ページのデータは、nページのデータの読出しが終了するまで待たなければならない。つまり、nページの読出しデータがシーケンシャルに出力されるほぼ終了の時点から、次のn1ページの選択されるためである。仮に、nページに含まれるデータに関連する管理データD1が、n1ページに存在する場合には、管理データD1を得るまでの待ち時間が大きくなってしまう。本発明の目的は、上記従来の課題を解決し、データの読出しをフレキシブルにかつ高速に行うことができる半導体記憶装置を提供することを目的とする。本発明に係る半導体記憶装置は、少なくとも同時にアクセス可能な2つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続されたメモリセルアレイと、アドレス情報を受け取る第1の受取手段と、アクセス動作に関する命令を受け取る第2の受取手段と、前記第1の受取手段で受け取られた行アドレス情報をデコードし、当該デコード結果に基づきワード線を選択するワード線選択手段と、前記第2の受取手段で受け取られた命令に基づき前記ワード線選択手段を制御する制御手段とを有し、前記制御手段は、第1の読み出し命令に応じて前記ワード線選択手段に第1の読出し動作を実行させ、第2の読出し命令に応じて前記ワード線選択手段に第2の読出し動作を実行させ、前記第1の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn1またはn-1番目のワード線を選択し、前記第2の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn番目のワード線を選択する。好ましくはn番目のワード線とn1またはn-1番目のワード線は、前記2つのメモリバンク間の行方向において隣接する。好ましくは、前記制御手段は、前記第1の受取手段で受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定し、当該列アドレスの範囲に含まれると判定したとき、第1の読み出し命令に応じて前記ワード線選択手段に前記第1の読出し動作を実行させる。さらに好ましくは前記制御手段は、列アドレス情報が他方のメモリバンクの列アドレス範囲に含まれていないと判定したとき、第1の読み出し命令に応じることなく前記ワード線選択手段に前記第2の読出し動作を実行させる。半導体記憶装置はさらに、各メモリバンクとビット線を介して接続された第1および第2のページバッファを含み、第1および第2のページバッファは、前記第1の読出し動作または第2の読出し動作で読み出されたデータを保持する。半導体記憶装置はさらに、列アドレス信号をデコードし、当該デコード結果に基づき前記第1または第2のページバッファ内のデータを選択する列選択手段とを有する。本発明に係る読出しプログラムは、少なくとも同時にアクセス可能な2つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、行アドレス情報をデコードし当該デコード結果に基づきワード線を選択するワード線選択手段とを有する半導体記憶装置において実行されるものであって、受け取られた読出し命令が第1の読み出し命令または第2の読み出し命令に該当するか否かを識別するステップと、第1の読出し命令であると識別されたとき、前記ワード線選択手段に第1の読出し動作を実行させ、第2の読出し命令であると識別されたとき、前記ワード線選択手段に第2の読出し動作を実行させるステップとを含み、前記第1の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn1またはn-1番目のワード線を選択し、前記第2の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn番目のワード線を選択する。好ましくは前記読出しプログラムはさらに、受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定するステップと、列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれると判定したとき、第1のフラグ情報を設定し、当該列アドレスの範囲に含まれないと判定したとき、第2のフラグ情報を設定するステップとを含み、前記第1の読出し動作は、前記第1の読出し命令でありかつ前記第1のフラグ情報が設定されたときに実行され、前記第2の読出し動作は、前記第1の読出し命令でありかつ前記第2のフラグ情報が設定されたときに実行される。本発明に係る読出し方法は、少なくとも同時にアクセス可能な2つのメモリバンクを有し、各メモリバンクは行列状に配列された複数のメモリセルを含み、各行のメモリセルのゲートは対応するワード線にそれぞれ共通に接続され、各列のメモリセルは対応するビット線にそれぞれ接続された、メモリセルアレイと、行アドレス情報をデコードし当該デコード結果に基づきワード線を選択するワード線選択手段とを有する半導体記憶装置におけるものであって、受け取られた読出し命令が第1の読み出し命令または第2の読み出し命令に該当するか否かを識別するステップと、第1の読出し命令であると識別されたとき、前記ワード線選択手段に第1の読出し動作を実行させ、第2の読出し命令であると識別されたとき、前記ワード線選択手段に第2の読出し動作を実行させるステップとを含み、前記第1の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn1またはn-1番目のワード線を選択し、前記第2の読出し動作は、一方のメモリバンクのn番目のワード線を選択し、かつ他方のメモリバンクのn番目のワード線を選択する。好ましくは前記読出し方法はさらに、受け取られた列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれるか否かを判定するステップと、列アドレス情報が他方のメモリバンクの列アドレスの範囲に含まれると判定したとき、第1のフラグ情報を設定し、当該列アドレスの範囲に含まれないと判定したとき、第2のフラグ情報を設定するステップとを含み、前記第1の読出し動作は、前記第1の読出し命令でありかつ前記第1のフラグ情報が設定されたときに実行され、前記第2の読出し動作は、前記第1の読出し命令でありかつ前記第2のフラグ情報が設定されたときに実行される。本発明によれば、第1および第2の読出し動作を選択的に用いることで、フレキシブルな読出しを行うことができ、かつデータの読出しを高速化することができる。次に、本発明の実施の形態について図面を参照して詳細に説明する。図1は、本発明の実施例に係るNAND型の半導体メモリの模式的な構成を示すブロック図である。本実施例の半導体メモリ10は、行列状に配列された複数のメモリセルを有するメモリアレイ100と、外部入出力端子I/Oに接続され入出力データを保持する入出力バッファ110と、入出力バッファ110からのアドレスデータを受け取るアドレスレジスタ120と、入出力されるデータを保持するデータレジスタ130、入出力バッファ110からのコマンドデータを受け取り、コマンドに基づき各部を制御するコントローラ140と、アドレスレジスタ120からの行アドレス情報Axをデコードしデコード結果に基づきブロックの選択およびワード線の選択を行うワード線選択回路150と、ワード線選択回路150によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ/センス回路160と、アドレスレジスタ120からの列アドレス情報Ayをデコードし当該デコード結果に基づきビット線を選択する選択回路170と、データの読出し、プログラムおよび消去のために必要な電圧を生成する内部電圧発生回路180とを含んで構成される。外部入出力端子I/Oは、複数の端子を含み、これら複数の端子は、、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子を共用することができ、外部制御信号として、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号を入力し、レディービジー信号を出力する。本実施例のメモリアレイ100は、同時にアクセス可能な2つのメモリバンク100L、100Rを含んでいる。便宜上、図面の左側のメモリバンクをLまたは左側、右側のメモリバンクをRまたは右側として区別する。各メモリバンク100L、100Rは、実質的に同様のセルレイアウト構成を有し、すなわち、メモリバンク100Lは、列方向にm個のブロックBLK1、BLK2、、BLKm1を有し、メモリバンク100Rは、列方向にm個のブロックBLK1、BLK2、、BLKm1を有する。図2は、図1に示すメモリアレイ100のメモリバンク100Lの典型的な回路構成を示している。メモリバンク100Lは、ビット線BL方向に複数のブロック1、BLK2、BLKmを有し、1つのブロックは、nビットのビット線BLに接続される。1つのメモリブロックBLK1は、複数のメモリセルを直列に接続したNANDセルユニット以下、セルユニットNUというを複数含み、これらのセルユニットNUが行方向に配置される。図の例では、1つのセルユニットNUは、複数の直列に接続されたメモリセルMCiと、その両端に接続された選択トランジスタTR1、選択トランジスタTR2とを含んで構成され、1つのセルユニットNUは、対応するビット線BLに接続される。選択トランジスタTR1のドレインは、ビット線BLに接続され、選択トランジスタTR2のソースは、共通ソース線SLに接続されている。セルユニットNU内のメモリセルMCiの制御ゲートは、それぞれ対応するワード線WLiに接続される。選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSにそれぞれ接続されている。図の例では、1つのブロック内にn個のセルユニットNUが形成され、ブロック内の1つのワード線を共有する複数のメモリセルの集合は、1ページを構成する。つまり、片側の1ページは、nビットである。また、ワード線WLと選択ゲート線SGD、SGSを共有するn個のセルユニットNUの集合は、データ消去の単位であるブロックを構成する。なお、ワード線選択回路150は、ブロックを選択するとき、当該ブロックの選択ゲート信号SGS、SGDにより選択トランジスタTR1、TR2をオンする。また、図示しないが、メモリバンク100Rは、メモリバンク100Lと同様のアレイ構成を有する。好ましくは、アレイ100は、1つのシリコン基板内に形成され、各ブロックは1つのウエル内に形成される。メモリセルMCiは、電気的書き換え可能な不揮発性メモリセルであり、典型的に、フローティングゲート浮遊ゲートとコントロールゲート制御ゲートの積層構造を持つトランジスタにより構成され、そのフローティングゲートに電荷を蓄積することにより、データの記憶を行う。具体的に、フローティングゲートが多くの電子を蓄積したときのしきい値が高い状態と、電子を放出したときのしきい値が低い状態とにより、2値データを記憶することができる。また、フローティングゲートに蓄積される電子の量を更に細かく制御することにより、1つのメモリセルに多値データを記憶することもできる。メモリバンク100Lの各セルユニットNUに接続されたビット線BL1、BL1、、BLn、BLn1は、ビット線選択回路を介してページバッファ/センス回路160のセンスアンプ回路SA1、SA2、SAn、SAn1に接続される。ビット線選択回路は、奇数ビット線および偶数ビット線を選択するための奇数ビット線選択トランジスタTRoおよび偶数ビット線選択トランジスタTReを含む。奇数ビット線とそれに対応するセンス回路SA1、SA3、SAnとの間には、奇数ビット線選択トランジスタTRoが接続され、奇数ビット線選択トランジスタTRoは、そのゲートに接続された奇数ビット線選択信号BLSoよってオン/オフが制御される。偶数ビット線とそれに対応するセンス回路SA0、SA2、SAn2との間には、偶数ビット線選択トランジスタTReが接続され、偶数ビット線トランジスタTReは、そのゲートに接続された偶数ビット線選択信号BLSeによってオン/オフが制御される。偶数ビット線および奇数ビット線選択信号BLSe、BLSoは、コントローラ140または列選択回路170によって駆動され、これらの選択信号BLSo、BLSeがHレベルに駆動されたとき、偶数および奇数ビット選択線トランジスタTRe、TRoがオンし、センスアンプ回路は、ビット線から読み出されたデータをセンスし、またメモリセルに書込むデータを保持するためのページバッファを構成する。ここには図示しないが、メモリバンク100Rも同様に、nビットのページバッファ/センス回路160に接続される。再び図1を参照すると、入出力バッファ110は、アドレスデータ120、データレジスタ130およびコントローラ140との間でデータを転送する。図示しないメモリコントローラから送信されたコマンド、データ、アドレス情報は、入出力バッファ110を介してコントローラ140、アドレスレジスタ120、データレジスタ130へ供給される。また、読出し時には、ページバッファ/センス回路160から読み出されたデータがデータレジスタ130を介して入出力バッファ110へ転送される。コントローラ140は、入出力バッファ110から受け取ったコマンドデータに基づき読出し、プログラムや消去等のシーケンスを制御する。コマンドデータは、例えば、読出し命令、プログラム命令、消去命令、チップイネーブル信号CE、書込みイネーブル信号WE、読み出しイネーブル信号RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等を含む。例えば、コントローラ140は、コマンドデータに基づきアドレス情報と書込みデータを判別して、前者をアドレスレジスタ120を介してワード線選択回路150や列選択回路170に転送し、後者をデータレジスタ130を介してページバッファ/センス回路160に転送する。ワード線選択回路150は、アドレスレジスタ120からの行アドレス情報の上位ビットをデコードし、そのデコード結果に基づき選択ゲート信号SGS、SDSにより選択トランジスタTR1、TR2をオンにすることにより行われる。これにより、左右のメモリバンク100L、100Rの同一行方向にある一対のブロックが同時に選択される。さらにワード線選択回路150は、行アドレス情報の残りのビットをデコードし、そのデコード結果に基づき選択された一対のブロック内のワード線を選択し、選択されたワード線や非選択のワード線に所望の電圧を印加する。これにより、2つのメモリバンク100L、100R内の選択された一対のブロック内のそれぞれのページが選択される。つまり、ワード線選択回路150は、2ページを同時にアクセスする。本実施例では、ワード線選択回路150は、コントローラ140からの制御信号C1に応じて異なる読出し動作を行う。好ましい例では、メモリコントローラ図示しないは、半導体メモリ10に対して2種類の読出し命令を発することができる。第1の読み出し命令は、フレキシブルページ選択であり、これは、選択された一対のブロックにおいて隣接する行のページを選択させる。第2の読出し命令では、従前より行われているノーマルな選択であり、選択された一対のブロックにおいて同一行のページを選択させる。ページバッファ/センス回路160は、図1に示すように、データレジスタ130に接続され、読み書き命令に従い、読み出したデータをデータレジスタ130へ転送し、またはデータレジスタ130から転送された書込みデータを受け取る。列選択回路170は、アドレスレジスタ120からの列アドレス情報Ayをデコードし、デコード結果に基づき、ページバッファ/センス回路160に保持されたデータまたはビット線を選択する。内部電圧発生回路180は、コントローラ140の制御により、各アクセス動作に必要な内部電圧を発生する。例えば、選択されたワード線に印加する書込み電圧Vpgm、プログラム時に非選択ワード線に印加するパス電圧Vpass、読み出し時に非選択ワード線および選択ゲート線に与えられる読出しパス電圧Vread、消去時にセルアレイが形成されたPウェルに与えられる消去電圧Versなどを発生する。なお、選択ゲート線にパス電圧Vpass、Vreadとは異なる、選択トランジスタを十分にオンにできる別の駆動電圧Vsgを与える場合には、更にVsg発生回路が用意される。書込み電圧Vpgmは、チャネルが0Vに設定された選択メモリセルにおいて、FNトンネリングによりチャンネルからフローティングゲートに電子を注入させるに必要な電圧である。書込みパス電圧Vpassおよび読み出しパス電圧Vreadは、非選択メモリセルを記憶されたデータによらずオンさせるに必要な電圧である。これらのパス電圧Vpass、Vreadおよび駆動電圧Vsgは、選択トランジスタを十分にオンさせるに必要な電圧である。内部電圧発生回路180から動作モードに応じて出力される書込み電圧Vpgm、書込みパス電圧Vpass、読み出しパス電圧Vread、駆動電圧Vsgは、入力されたアドレス情報と動作モードに応じて、ワード線選択回路150で選択され、メモリセルアレイの対応するワード線や選択ゲート線SGS、SDSに与えられる。例えば、図2のブロックBLK1のワード線WL30のページを読出すとき、選択されたワード線WL30には0V、非選択のワード線WL30には45Vの読出しパス電圧Vreadが印加され、選択ゲート線SGDには45Vが印加され、選択ゲートSGSには45Vが印加され、共通ソース線SLには0Vが印加される。また、ワード線WL30のページへの書込みが行われるとき、選択されたワード線WL30には15~20Vの書込み電圧Vpgmが印加され、非選択ワード線には10Vのパス電圧Vpassが印加され、選択ゲート線SGDにはVccが印加され、選択ゲートSGSには0Vが印加され、共通ソース線SLには0Vが印加される。図3の表は、消去、書込みおよび読出し動作時の電圧条件の一例を示している。Fは、フローティングである。図4は、本実施例のワード線選択回路150の一部を示している。ワード線選択回路150は、行ドレス情報Axをデコードするデコード部152と、デコード部152のデコード結果に基づきブロックを選択するブロック選択部154L、154Rと、デコード部152のデコード結果に基づきワード線を駆動するワード線駆動部156L、156Rとを備えている。ブロック選択部154L、154Rは、メモリバンク100L、100Rに含まれるいずれかのブロックを選択するために、ゲート選択信号SGD、SGSを介して選択トランジスタTR1、TR2をオンにする。これにより、選択されたブロック内のn個のセルユニットNUがビット線BL1、BL2、BLn1に接続される。さらに、上記したようにコントローラ140は、第1の読出し命令のとき、すなわちフレキシブルページ読出しのとき、フラグを論理1に設定し、第2の読出し命令のとき、すなわちノーマルなページ読出しのとき、フラグを論理0に設定する。制御信号C1は、設定されたフラグを反映した値をデコード部152に供給する。デコード部152は、フラグ1の制御信号C1を受けたとき、フレキシブルページ読出しを実行する。図5は、フレキシブルページ読出しの例を示している。デコード部152は、選択されたブロックBLK1においてn番目のワード線を選択し、選択されたブロックBLK1においてn1番目のワード線を選択する。これに応答してワード線駆動部156Lは、n番目のワード線に0Vを印加し、非選択のワード線に読出しパス電圧Vreadとして45Vを印加し、ワード線駆動部156Rは、n1番目のワード線に0Vを印加し、非選択のワード線に読出しパス電圧Vreadとして45Vを印加する図3のテーブルを参照。デコード部152は、フラグ0の制御信号を受けたとき、通常のページ読出しを実行する。図5bは、通常のノーマルなページ読出しの例を示しており、選択されたブロックBLK1、BLK1において、それぞれn番目のワード線を選択し、ワード線駆動部156L、156Rがn番目のワード線に0Vを印加し、非選択ワード線に45Vを印加する。デコード部152は、例えば、制御信号C1により制御されるカウンタを含み、制御信号C1が論理1である場合には、選択されたブロックBLK1で選択されるワード線の順番を、1つインクリメントするか、もしくは1つデクリメントさせ、制御信号C1が論理0である場合には、カウンタによるインクリメントまたはデクリメントを停止させるように構成することができる。勿論、デコード部152は、カウンタ以外の回路構成を用いて、n1またはn-1の隣接するワード線への切替を行うようにしてもよい。また、ここでは、右側ページの順番をn1またはn-1に変更するようにしたが、左側ページの順番をn1またはn-1に変更するようにしてもよい。次に、本発明の実施例による半導体メモリの読出し動作を、図6のフローチャートを参照して説明する。先ず、コントローラ140は、コマンドラッチイネーブル信号に応答して受け取った読出しコマンド00hを解読しS101、次に、アドレスラッチイネーブル信号に応答して列アドレスおよび行アドレスをアドレスレジスタ120にセットするS102。次に、コントローラ140は、受け取った列アドレス情報Ayが、メモリバンク100Lの左側ページの列アドレス範囲000000FFに属するか否かを判定するS103。コントローラ140は、列アドレスが左側ページに属すると判定した場合には、フラグ=0に設定しS104、属しないと判定した場合、言い換えれば、読出しの列アドレスが右側ページに属すると判定した場合には、フラグ=1を設定するS105。次に、コントローラ140は、読出しモードをプリセットするS106。次に、コントローラ140は、コマンドラッチイネーブル信号に応答して読出し開始コマンドを受け取りS107、当該コマンドが第1の読出し命令3hであるか、第2の読出し命令30hであるかを判定しS108、第2の読出し命令30hであるとき、ワード線選択回路150のワード線のアドレスをセットするS109。すなわち、コントローラ140は、左側ページおよび右側ページのn番目のワード線を選択するS110。一方、第1の読出し命令であるとき、ワード線選択回路150は、制御信号C1に基づき、左側ページのn番目のワード線を選択し、右側ページのn1番目のワード線を選択するS112。ワード線の選択により、左右ページの読出しが行われるS113。ページバッファに転送されたデータは、ページアドレスをインクリメントすることにより順次シーケンシャルにデータレジスタ130へ転送される。図7は、本実施例によるフレキシブルページ読出しの動作を示し、図8は、ノーマルなページ読出し動作を示す。図7aには、メモリバンク100L、100Rの各ページが256バイトを有する例が示されている。ラップアラウンドの読出し動作において、レイテンシィが512バイトに設定されているとき、ページバッファに格納された2ページ分のデータがシーケンシャルに外部に転送される。ここで、行アドレスをセットし、メモリバンク100L、Rから選択されたページをページバッファに転送するための時間は、約12μsであり、ページバッファから1バイトのデータをトグル出力するときの周波数が50MHzであれば、512バイトの出力に10μsを要する。従って、図7cに示すように、選択されたページの読出しには、約22μsを要する。図7bは、フレキシブルページ読出しにおいて、左側ページが2ページを選択され、右側ページが1ページ目を選択された例を示している。仮に、列アドレス0140からデータの読出しを行う場合であっても、図7dに示すように、データの読出しに要する時間は、22μsである。図8、bの読出しは、図7a、bに対応する。図8bに示すように、1ページ目から2ページ目までのラップアラウンドの読出しを行う場合には、図8dに示すように、1ページ目の読出しに12μsを要し、仮に、ページアドレス0140からシーケンシャルなデータ出力を行うと仮定するとそれに3.5μsを要し、次の2ページ目の読出しに12μsを要し、そのデータ出力に5μsを要することになり、10.5μsだけ余分に時間がかかってしまう。このように本発明の実施例の半導体メモリでは、フレキシブルページ読出しまたはノーマルページ読出しを選択的に実行可能とすることで、ページ読出しの高速化を図ることができる。上記実施例では、フレキシブルページ読出しにおいて、nページとこれに隣接するn1ページを選択する例を示したが、これ以外にも、nページとn2ページのような組合せであってもよい。上記実施例では、2つのメモリバンクを同時にアクセスする例を示したが、同時にアクセスするメモリバンクの数は、これ以上であってもよい。例えば、4つのメモリバンクを同時にアクセス可能なフラッシュメモリにおいて、フレキシブルページ読出しを行う場合には、それぞれが異なるページとなるように、nページ、n1ページ、n2ページ、n3ページとしてもよいし、一部のページが重複するように、nページ、nページ、n1ページ、n1ページとなる組合せであってもよい。ページの組合せは適宜選択できるようにしてもよい。本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。