薄膜トランジスタの半導体層に用いられる酸化物であって、前記酸化物は、Zn、Sn、およびSiを含むことを特徴とする薄膜トランジスタの半導体層用酸化物。半導体層用酸化物に含まれるZnおよびSnの含有量原子をそれぞれ、[Zn]および[Sn]としたとき、[Zn]/[Zn][Sn]の比は0.8以下である請求項1に記載の酸化物。半導体層用酸化物に含まれるSiの含有量原子を[Si]とすると、[Si]/[Zn][Sn][Si]の比は0.01以上0.30以下である請求項1または2に記載の酸化物。請求項1~3のいずれかに記載の酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタ。前記半導体層の密度は5.8g/cm3以上である請求項4に記載の薄膜トランジスタ。請求項1~3のいずれかに記載の酸化物を形成するためのスパッタリングターゲットであって、Zn、Sn、およびSiを含むことを特徴とするスパッタリングターゲット。スパッタリングターゲットに含まれるZnおよびSnの含有量原子をそれぞれ、[Zn]および[Sn]としたとき、[Zn]/[Zn][Sn]の比は0.8以下である請求項6に記載のスパッタリングターゲット。スパッタリングターゲットに含まれるSiの含有量原子を[Si]とすると、[Si]/[Zn][Sn][Si]の比は0.01以上0.30以下である請求項6または7に記載のスパッタリングターゲット。上述したようにZTOなどの酸化物半導体では、TFT素子の保護膜絶縁膜形成プロセスの際、半導体層が導体化して安定したスイッチング挙動が得られないという問題がある。本発明は上記事情に鑑みてなされたものであり、その目的は、ZTO系酸化物半導体を備えた薄膜トランジスタのスイッチング特性に優れており、特に保護膜形成やソース-ドレイン電極形成などによるTFT特性の劣化を抑制し得、良好なTFT特性を安定して得ることが可能であり、しかも低コストで歩留まり向上も実現可能な、薄膜トランジスタ半導体層用酸化物、および上記酸化物の成膜に用いられるスパッタリングターゲット、並びに当該酸化物を用いた薄膜トランジスタを提供することにある。上記課題を解決することのできた本発明に係る薄膜トランジスタの半導体層用酸化物は、Zn、Sn、およびSiを含むところに要旨を有するものである。本発明の好ましい実施形態において、半導体層用酸化物に含まれるZnおよびSnの含有量原子をそれぞれ、[Zn]および[Sn]としたとき、[Zn]/[Zn][Sn]の比は0.8以下である。本発明の好ましい実施形態において、半導体層用酸化物に含まれるSiの含有量原子を[Si]とすると、[Si]/[Zn][Sn][Si]の比は0.01以上0.30以下である。本発明には、上記酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタも包含される。上記半導体層の密度は、5.8g/cm3以上であることが好ましい。また、上記課題を解決し得た本発明のスパッタリングターゲットは、上記のいずれかに記載の酸化物を形成するためのスパッタリングターゲットであって、Zn、Sn、およびSiを含むところに要旨を有するものである。本発明の好ましい実施形態において、スパッタリングターゲットに含まれるZnおよびSnの含有量原子をそれぞれ、[Zn]および[Sn]としたとき、[Zn]/[Zn][Sn]の比は0.8以下である。本発明の好ましい実施形態において、スパッタリングターゲットに含まれるSiの含有量原子を[Si]とすると、[Si]/[Zn][Sn][Si]の比は0.01以上0.30以下である。本発明によれば、薄膜トランジスタのスイッチング特性に優れた半導体層用ZTO系酸化物が得られた。本発明の半導体層用酸化物を用いれば、酸化物半導体膜上に保護膜を成膜する際、プラズマダメージによる酸素欠損や保護膜からの水素拡散などによるTFT特性の劣化を抑制し、良好な特性を安定して得ることが可能な薄膜トランジスタを提供することができる。その結果、上記薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。本発明者らは、ZnおよびSnを含む酸化物Zn-Sn-OをTFTの活性層半導体層に用いたときのTFT特性特に保護膜形成後のTFT特性を向上させるため、種々検討を重ねてきた。その結果、ZTO中にSiを含む酸化物Zn-Sn-Si-OをTFTの半導体層に用いれば所期の目的が達成されることを見出し、本発明を完成した。後記する実施例に示すように、Zn-Sn-Si-Oを酸化物半導体に用いたTFTは、Siを添加しない従来のZn-Sn-Oを用いた場合に比べ、特に保護膜形成後のTFT特性に極めて優れていることが分った。すなわち、本発明に係る薄膜トランジスタTFTの半導体層用酸化物は、Zn、Sn、およびSiを含むところに特徴がある。本明細書では、本発明の酸化物をZTO-SiまたはZTOSiで表わす場合がある。まず、本発明の酸化物を構成する母材成分である金属ZnおよびSnについて説明する。上記金属Zn、Snについて、各金属間の比率は、これら金属を含む酸化物Zn-Sn-Oがアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。結晶相が形成されると、トランジスタ特性のばらつきが大きくなるなどの問題が生じる。ここで、半導体層用酸化物に含まれるZnおよびSnの含有量原子をそれぞれ、[Zn]および[Sn]としたとき、[Zn]/[Zn][Sn]の好ましい比以下、Zn比で代表させる場合がある。は0.8以下であり、これにより、保護膜成膜後も所望のTFT特性が得られる。一方、上記比が小さくなるとエッチング性が低下するなどの問題があるため、上記比を0.2以上とすることが好ましい。上記比は、0.3以上0.75以下であることがより好ましい。本発明の酸化物は、Zn-Sn-O中にSiを含有するところに特徴がある。Siの添加により、プラズマダメージによって形成される酸化物表面の酸素欠陥や、保護膜からの水素拡散などによるTFT特性の劣化を抑制することができ、保護膜形成後も良好な特性を維持することができる。具体的には、共有結合性が強い元素であり、且つ、ZnやSnと比較して酸素と強く結合するSiを添加することにより、酸化物半導体層の構造が安定化するものと推測される。また、Siの添加により不純物導入による移動度の低下も抑えられるようになる。Zn-Sn-O系酸化物半導体に不純物が混入すると、不純物散乱により電子の平均自由工程が短くなるため、不純物量の増加に伴って移動度が低下する。しかし、Zn-Sn-O系酸化物半導体にSiを添加した本発明のZn-Sn-Si-O酸化物半導体を用いれば、後記する実施例に示すように移動度の低下が起こり難く、高い移動度を維持したまま上記効果上述した酸素欠陥や水素拡散の防止効果を発揮することができる。本発明の酸化物ZTO-Siを構成する全金属元素Zn、Sn、Siに含まれるSiの好ましい比率[Si]/[Zn][Sn][Si]以下、Si比で代表させる場合がある。は、保護膜形成の成膜条件やキャリア密度などを考慮して決定され得るが、おおむね、0.01以上0.30以下であることが好ましい。なお、上記Si比が多すぎると、半導体中のキャリア密度の低下、または移動度が低下するため、オン電流が減少し易くなるため、上記Si比のより好ましい上限は0.2以下であり、更に好ましくは0.1以下である。なお、本発明において、移動度の好ましい範囲は線形領域にて10cm2/Vs以上であり、より好ましくは13cm2/Vs以上、更に好ましくは15cm2/Vs以上である。以上、本発明の酸化物について説明した。上記酸化物は、スパッタリング法にてスパッタリングターゲット以下ターゲットということがある。を用いて成膜することが好ましい。塗布法などの化学的成膜法によって酸化物を形成することもできるが、スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、所望の酸化物と同一組成の薄膜を形成することができる。具体的にはターゲットとして、Zn、Sn、Siを含む酸化物ターゲット、好ましくは上記Zn比や上記Si比率が適切に制御されたターゲットを用いることができる。あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法Co-Sputter法を用いても成膜しても良く、放電の際にそれぞれのターゲットにかかる投入電力密度を調整することによって所望の組成の酸化物半導体膜を成膜することができる。あるいは、例えばZnOのターゲットと、SnO2のターゲットと、Siを含有するSiO2などのターゲットの三つを用意し、コスパッタ法によって所望とするZn-Sn-Si-Oの酸化物膜を成膜することができる。上記ターゲットは、例えば粉末焼結法によって製造することができる。上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、酸素添加量を適切に制御して行なうことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が1015~1016cm3となるように酸素量を添加することが好ましい。本実施例における酸素添加量は添加流量比でO2/ArO2=2とした。また、上記酸化物をTFTの半導体層としたときの、酸化物半導体層の好ましい密度は5.8g/cm3以上であるが、このような酸化物を成膜するためには、スパッタリング成膜時のガス圧、スパッタリングターゲットへの投入パワー、基板温度などを適切に制御することが好ましい。例えば成膜時のガス圧を低くするとスパッタ原子同士の散乱がなくなって緻密高密度な膜を成膜できると考えられるため、成膜時の全ガス圧は、スパッタの放電が安定する程度で低い程良く、おおむね0.5~5mTorrの範囲内に制御することが好ましく、1~3mTorrの範囲内であることがより好ましい。また、投入パワーは高い程良く、おおむねDCまたはRFにて2.0W/cm2以上に設定することが推奨される。成膜時の基板温度も高い程良く、おおむね室温~200°Cの範囲内に制御することが推奨される。上記のようにして成膜される酸化物の好ましい膜厚は30nm以上200nm以下であり、より好ましくは30nm以上150nm以下である。本発明には、上記酸化物をTFTの半導体層として備えたTFTも包含される。TFTは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極、保護膜絶縁膜を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。ここで、上記酸化物半導体層の密度は5.8g/cm3以上であることが好ましい。酸化物半導体層の密度が高くなると膜中の欠陥が減少して膜質が向上し、また原子間距離が小さくなるため、TFT素子の電界効果移動度が大きく増加し、電気伝導性も高くなり、光照射に対するストレスへの安定性が向上する。上記酸化物半導体層の密度は高い程良く、より好ましくは5.9g/cm3以上であり、更に好ましくは6.0g/cm3以上である。なお、酸化物半導体層の密度は、後記する実施例に記載の方法によって測定したものである。以下、図1を参照しながら、上記TFTの製造方法の実施形態を説明する。図1および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図1には、ボトムゲート型構造のTFTを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のTFTであっても良い。図1に示すように、基板1上にゲート電極2およびゲート絶縁膜3が形成され、その上に酸化物半導体層4が形成されている。酸化物半導体層4上にはソースドレイン電極5が形成され、その上に保護膜絶縁膜6が形成され、コンタクトホール7を介して透明導電膜8がドレイン電極5に電気的に接続されている。基板1上にゲート電極2およびゲート絶縁膜3が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極2およびゲート絶縁膜3の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極2として、電気抵抗率の低いAlやCuの金属、これらの合金を好ましく用いることができる。また、ゲート絶縁膜3としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Al2O3やY2O3などの酸化物や、これらを積層したものを用いることもできる。次いで酸化物半導体層4を形成する。酸化物半導体層4は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたDCスパッタリング法またはRFスパッタリング法により成膜することが好ましい。あるいは、コスパッタ法により成膜しても良い。酸化物半導体層4をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層4の膜質改善のために熱処理プレアニールを行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。プレアニールの後、ソースドレイン電極5を形成する。ソースドレイン電極5の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極2と同様AlやCuなどの金属または合金を用いても良いし、後記する実施例のように純Tiを用いても良い。ソースドレイン電極5の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成することができる。あるいは、上記のようにリフトオフ法によって電極を形成するのではなく、予め所定の金属薄膜をスパッタリング法によって形成した後、パターニングによって電極を形成する方法もあるが、この方法では、電極のエッチングの際に酸化物半導体層にダメージが入るため、トランジスタ特性が低下する。そこで、このような問題を回避するために酸化物半導体層の上に予め保護膜を形成した後、電極を形成し、パターニングする方法も採用されており、後記する実施例では、この方法を採用した。次に、酸化物半導体層4の上に保護膜絶縁膜6をCVDChemicalVaporDeposition法によって成膜する。酸化物半導体層4の表面は、CVDによるプラズマダメージによって容易に導通化してしまうおそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。ため、上記問題を回避するため、後記する実施例では、保護膜の成膜前にN2Oプラズマ照射を行った。N2Oプラズマの照射条件は、前述した非特許文献1に記載の条件を採用した。次に、常法に基づき、コンタクトホール7を介して透明導電膜8をドレイン電極5に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソースドレイン電極で例示したものを用いることができる。以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。実施例1前述した方法に基づき、図1に示す薄膜トランジスタTFTを作製し、保護膜形成前後のTFT特性を評価した。まず、ガラス基板コーニング社製イーグル2000、直径100mm×厚さ0.7mm上に、ゲート電極としてTi薄膜を100nm、およびゲート絶縁膜SiO2200nmを順次成膜した。ゲート電極は純Tiのスパッタリングターゲットを使用し、DCスパッタ法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrにて成膜した。また、ゲート絶縁膜はプラスマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:100W、成膜温度:300°Cにて成膜した。次に、表1および表2に記載の種々の組成の酸化物薄膜を、スパッタリングターゲット後記する。を用いてスパッタリング法によって成膜した。酸化物薄膜としては、Zn-Sn-O中にSiを含むZTO-Si本発明例のほか、比較のため、Siを含まないZTO従来例、およびSiの代わりにNiを含むZTO-Ni比較例も成膜した。スパッタリングに使用した装置は株アルバック製CS-200であり、スパッタリング条件は以下のとおりである。基板温度:室温ガス圧:5mTorr酸素分圧:O2/ArO2=2膜厚:50nm使用ターゲットサイズ:φ4インチ×5mmZn-Sn-O従来例の成膜に当たっては、Zn:Snの比原子比が6:4の酸化物ターゲットZn-Sn-OとZnOの酸化物ターゲットを同時放電するCo-Sputter法を用いて成膜した。また、Zn-Sn-Si-OまたはZn-Sn-Ni-Oの成膜に当たっては、上記ZTOの成膜に用いたターゲット[すなわち、Zn:Snの比原子比が6:4である酸化物ターゲットZTOとZnOのターゲット]と、SiO2またはNiOの酸化物ターゲットとを用い、同時放電するCo-Sputter法を用いて成膜した。なお、Zn-Sn-Si-O中のSi比、またはZn-Sn-Ni-O中のNi比は、Si比またはNi比が表1または表2に記載の範囲となるように投入電力密度を調整した。このようにして得られた酸化物薄膜中の金属元素の各含有量は、XPSX-rayPhotoelectronSpectroscopy法によって分析した。詳細には、最表面から1nm程度深さまでの範囲をArイオンにてスパッタリングした後、下記条件にて分析を行なった。X線源:AlKαX線出力:350W光電子取り出し角:20°上記のようにして酸化物薄膜を成膜した後、フォトリソグラフィおよびウエットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学製ITO-07Nを使用した。本実施例では、実験を行なった酸化物薄膜について光学顕微鏡観察によりウェットエッチング性を評価した。評価結果より実験を行なった全ての組成でウエットエッチングによる残渣はなく、適切にエッチングできたことを確認している。酸化物半導体膜をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気圧下にて、350°Cで1時間行なった。次に、純Tiを使用し、リフトオフ法によりソースドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ti薄膜をDCスパッタリング法により成膜膜厚は100nmした。ソースドレイン電極用Ti薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン中で超音波洗浄器にかけて不要なフォトレジストを除去し、TFTのチャネル長を10μm、チャネル幅を200μmとした。このようにしてソースドレイン電極を形成した後、酸化物半導体層を保護するための保護膜を形成した。保護膜として、SiO2膜厚200nmとSiN膜厚200nmの積層膜合計膜厚400nmを用いた。上記SiO2およびSiNの形成は、サムコ製PD-220NLを用い、プラズマCVD法を用いて行なった。本実施例では、N2Oガスによってプラズマ処理を行った後、SiO2膜、およびSiN膜を順次形成した。SiO2膜の形成にはN2OおよびSiH4の混合ガスを用い、SiN膜の形成にはSiH4、N2、NH3の混合ガスを用いた。いずれの場合も成膜パワーを100W、成膜温度を150°Cとした。次にフォトリソグラフィ、およびドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。次に、DCスパッタリング法を用い、キャリアガス:アルゴンおよび酸素ガスの混合ガス、成膜パワー:200W、ガス圧:5mTorrにてITO膜膜厚80nmを成膜し、図1のTFTを作製した。このようにして得られた各TFTについて、以下のようにして、保護膜形成前後における1トランジスタ特性ドレイン電流-ゲート電圧特性、Id-Vg特性、2しきい値電圧、3S値、および4電界効果移動度を測定した。本実施例では、図2に示すように6インチ基板面内φ=150mmの9箇所について下記1~4の測定を行ったときの最小値と最大値を求め、基板面内のばらつきを評価した。1トランジスタ特性の測定トランジスタ特性の測定はNationalInstruments社製4156Cの半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。ソース電圧:0Vドレイン電圧:10Vゲート電圧:-30~30V測定間隔:1V2しきい値電圧Vthしきい値電圧とは、おおまかにいえば、トランジスタがオフ状態ドレイン電流の低い状態からオン状態ドレイン電流の高い状態に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の1nA付近であるときの電圧をしきい値電圧と定義し、各TFT毎のしきい値電圧を測定した。3S値S値は、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値とした。4電界効果移動度電界効果移動度は、TFT特性からVg>Vd-Vthである線形領域にて導出した。線形領域ではVg、Vdをそれぞれゲート電圧、ドレイン電圧、Idをドレイン電流、L、WをそれぞれTFT素子のチャネル長、チャネル幅、Ciをゲート絶縁膜の静電容量、μFEを電界効果移動度は以下の式から導出される。本実施例では、線形領域を満たすゲート電圧付近におけるドレイン電流-ゲート電圧特性Id-Vg特性の傾きから電界効果移動度μFEを導出した。これらの結果を表1および2、並びに図3および図4に示す。これらの表には移動度判定の欄を設け、移動度の最小値が10cm2/Vs以上であり、且つ、最大値と最小値の差が6以下の範囲に抑えられて基板面内ばらつきが小さいものを○と評価し、それ以外のものを×とした。更に、Vthについて、これらの表にVthばらつきの欄を設け、各例について最大値と最小値の差を記入すると共に、Vthばらつき判定の欄を設け、上記Vthばらつきが10以下であって基板面内ばらつきが小さいものを○と評価し、それ以外のものを×とした。また、これらの表の最右欄に総合判定の欄を設け、いずれの特性もすべて良好なものに○を付け、いずれか一つでも劣るものに×を付けた。まず、表1について考察する。表1は、[Zn][Sn]に対する[Zn]の原子比Zn比がすべて0.60一定の例である。このうちNo.1および3は、従来のZTOSiの添加なしを用いた例であり、No.1は保護膜の成膜前、No.3は保護膜の成膜後の結果を示している。また、No.10は、Siの代わりにNiを添加した例である。まず、従来のZTOを用いたときは、No.1および3に示すように保護膜の成膜前後で移動度の大きな変化は見られなかったが、保護膜成膜後のS値としきい値電圧Vthは大きくばらつき、或る箇所ではVthが-30V未満と、スイッチング素子として機能しない箇所が見られたVthばらつき判定×。更に上記の試料Zn比=0.60を用い、保護膜成膜前後におけるTFT特性の基板面内分布変化を調べた結果を図3に示す。図3aは保護膜成膜前の結果を示すグラフであり、前述した表1のNo.1に対応する。図3bは保護膜成膜後の結果を示すグラフであり、前述した表1のNo.3に対応する。図3において、図中の番号は、図2の測定箇所ポイント1~9を示す。図3aに示すように保護膜の成膜前では、ゲート電圧Vgが-30Vから30Vへ変化するに伴い、ドレイン電流Idが8桁程度増加しており、良好なスイッチング特性を示していることがわかる。また、基板面内の特性分布についても、しきい値電圧は-5~-2Vの範囲におさまっていた。一方、保護膜の成膜後は図3bに示すように、TFT特性は基板面内で大きくばらついており、ポイント7~9のように良好なスイッチング特性を示すものもあるが、ポイント1~3ではスイッチング特性を全く示さず、酸化物半導体層が導体化していることが分かる。これは、保護膜成膜時のプラズマ照射によって酸化物半導体表面が損傷したためと推察される。これに対し、Siを含有し、[Zn][Sn][Si]に対する[Si]の原子比Si比が本発明の好ましい範囲0.01以上0.30以下を満足するものは、表1、更には図4後記する。に示すように、保護膜の成膜前後ですべて良好な特性を示した。詳細には、No.2保護膜の成膜前およびNo.4保護膜の成膜後は、上記Si比が0.05の例であるが、表1に示すように保護膜成膜前後で移動度およびS値の大きな変化は見られず良好な値を示すと共に、保護膜成膜後のしきい値電圧Vthも、-2~-10Vの範囲内であり、スイッチング素子として有用であることが分かった。同様にSi比を本発明の好ましい範囲で変化させたNo.5~8保護膜成膜後についても、いずれの特性も良好であることが分かった。なお、上記No.5~8については、保護膜成膜前のデータを示していないが、いずれも良好な特性を有することを確認している。一方、上記のSi比が本発明の好ましい上限0.30を超えるNo.9は、Vthばらつきは抑制されたが、移動度が低下した。また、Siの代わりにNiを添加したNo.10は、移動度が低く、Vthばらつきも大きい。図4は、Si比=0.05の試料を用い、前述した図3と同様にして保護膜成膜前後におけるTFT特性の基板面内分布変化を調べた結果を示す。図4aは保護膜成膜前の結果を示すグラフであり、前述した表1のNo.2に対応する。図4bは保護膜成膜後の結果を示すグラフであり、前述した表1のNo.4に対応する。図4において、図中の番号は、図2の測定箇所ポイント1~9を示す。図4bと、Siを添加しない前述した図3bを対比すると明らかなように、Siの添加によって保護膜成膜後の基板面内ばらつきが解消され、いずれの箇所でも良好なスイッチング特性を有することが分かる。また、保護膜成膜後のTFT特性は、保護膜形成前[図4a]と殆ど遜色のないものであることも分かった。上記の結果より、ZTO中にSiを好ましい範囲で添加することにより、高い移動度などを具備したまま、特に保護膜成膜後のVthばらつきが有効に抑えられることが分かった。すなわち、Siの添加は、ZTO系酸化物半導体の構造安定に大きく寄与しており、酸素欠損が生成し易い保護膜成膜プロセスにおいてもTFT特性の劣化が生じないことが確認された。次に表2について考察する。表2には、上記Si比を全て0.05一定とし、Zn比を表2に示すように変化させた例について、保護膜成膜後の結果を示している。表2中、-は測定不能を意味する。表2に示すように、Zn比が本発明の好ましい範囲0.8以下に制御されたNo.1~5は、いずれも良好な特性を示している。これに対し、Zn比が本発明の好ましい上限を超えるNo.6では、移動度が低くスイッチング特性を示さなかった。これは、Zn比が大きくなるとZnの結晶相が形成され、キャリア濃度を安定して制御できないためと推察される。次に図5について考察する。図5は、Siの添加量が移動度に及ぼす影響を調べた結果を示すグラフである。ここでは、比較のため、Siの代わりにNiを添加したときの結果も示している。詳細には、ZTOに添加する元素をX元素X元素=SiまたはNiとしたとき、[Zn][Sn][X]に占める[X]の原子比X比を、図5に示すように変化させたときの、保護膜成膜後の移動度μを、上記と同様にして測定した。なお、Zn比はいずれも0.6である。ここでは、移動度μ≧10cm2/Vsを合格目安としている。図5に示すように、Niを添加した場合は、Ni比が増加するにつれ、移動度が急激に低下した。これは、酸化物半導体中に含まれるNiがキャリアを散乱する不純物として働いているためと推察される。これに対し、Siを添加した場合は、Si比が増加するにつれ、移動度は低下する傾向が見られたが、移動度の低下度合いはNiに比べて著しく小さく、Si比を、本発明の好ましい上限である0.3に高めても移動度は合格目安の10cm2/Vsを下回らないことが分かった。これは、Siが電子の動きを妨げない安定な格子位置に配置され、キャリアの散乱が小さく移動度を低下させ難いためと考えられる。以上の実験結果を総合的に勘案すると、X元素としてSiを添加し、Si比およびZn比を好ましい範囲に制御することにより、保護膜成膜後も高い移動度が得られ、基板面内ばらつきが少ない良好なTFTが得られることが実証された。なお、Siを添加した酸化物は、ウエットエッチング加工も良好に行なわれたことから、アモルファス構造であると推察される。実施例2本実施例では、表1のNo.4に対応する組成の酸化物[Zn-Sn-5atSi-O、[Zn]:[Sn]=6:4、Zn比=[Zn]/[Zn][Sn]=0.6、Si比=[Si]/[Zn][Sn][Si]=0.05を用い、スパッタリング成膜時のガス圧を1mTorr、または5mTorrに制御して得られた酸化物膜膜厚100nmの密度を測定した。更に、前述した実施例1と同様にして作成したTFTについて、キャリア移動度電界効果移動度は、以下の式を用いて移動度を算出した。本実施例ではこのようにして得られる飽和移動度が5cm2/Vs以上のものを合格とした。更に、ストレス試験光照射負バイアスを印加後のしきい値電圧の変化量ΔVthを調べた。これらの測定方法は、以下のとおりである。酸化物膜の密度の測定酸化物膜の密度は、XRRX線反射率法を用いて測定した。詳細な測定条件は以下のとおりである。分析装置:株リガク製水平型X線回折装置SmartLabターゲット:Cu線源:Kα線ターゲット出力:45kV-200mA測定試料の作製ガラス基板上に各組成の酸化物を下記スパッタリング条件で成膜した膜厚100nm後、前述した実施例1のTFT製造過程におけるプレアニール処理を模擬して、当該プレアニール処理と同じ熱処理を施したしたものを使用スパッタガス圧:1mTorrまたは5mTorr酸素分圧:O2/ArO2=2成膜パワー密度:DC2.55W/cm2熱処理:大気雰囲気にて350°Cで1時間ストレス耐性の評価:ストレスとして光照射負バイアスを印加本実施例では、実際のパネル駆動時の環境ストレスを模擬して、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い400nm程度を選択した。ゲート電圧:-20V基板温度:60°C光ストレス波長:400nm照度TFTに照射される光の強度:0.1μW/cm2光源:OPTOSUPPLY社製LEDNDフィルターによって光量を調整ストレス印加時間:3時間詳細には、ストレス印加前後のしきい値電圧Vthを上記の方法に基づき、測定し、その差ΔVthを測定した。これらの結果を表3に示す。表3より、本発明で規定するX群元素のSiを含む表3の酸化物は、いずれも5.8g/cm3以上の高い密度が得られた。詳細には、ガス圧=5mTorrのときNo.2の膜密度は5.8g/cm3であったのに対し、ガス圧=1mTorrのときNo.1の膜密度は6.2g/cm3であり、ガス圧力が低くなるにつれ、より高い密度が得られた。また、膜密度の上昇に伴い、ストレス試験によるしきい値電圧シフト量ΔVthの絶対値も減少した。以上の実験結果より、酸化物膜の密度はスパッタリング成膜時のガス圧によって変化し、当該ガス圧を下げると膜密度が上昇し、これに伴って電界効果移動度も大きく増加し、ストレス試験光照射負バイアスストレスにおけるしきい値電圧シフト量ΔVthの絶対値も減少することが分かった。これは、スパッタリング成膜時のガス圧を低下させることにより、スパッタリングされた原子分子の動乱が抑えられ、膜中の欠陥が少なくなって移動度や電気伝導性が向上し、TFTの安定性が向上したためと推察される。