チャネル領域を有する基板と、前記チャネル領域の上方に位置するゲート電極と、前記基板内で前記チャネル領域に隣接して形成されているソース領域およびドレイン領域とを備え、前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する1つのスペーサの少なくとも一方の下方に延在している先端領域を有し、前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が50原子パーセントを超え、ホウ素濃度は1E20cm-3を超えるホウ素ドープゲルマニウム層を有するトランジスタデバイス。前記トランジスタデバイスは、プレナー型またはフィンFETのPMOSトランジスタの一方である請求項1に記載のトランジスタデバイス。金属-ゲルマニウム化物のソースコンタクトおよびドレインコンタクトをさらに備える請求項1または2に記載のトランジスタデバイス。前記ソース領域および前記ドレイン領域の上方に設けられている層間誘電体をさらに備える請求項1から3のいずれか一項に記載のトランジスタデバイス。前記基板と前記ホウ素ドープゲルマニウム層との間に設けられているバッファをさらに備える請求項1から4のいずれか一項に記載のトランジスタデバイス。前記バッファは、ゲルマニウム濃度が前記基板に適合するベースレベル濃度から95原子パーセントを超える高濃度まで漸次変化している請求項5に記載のトランジスタデバイス。前記高濃度は、純ゲルマニウムを反映する請求項6に記載のトランジスタデバイス。前記バッファは、ホウ素濃度が前記基板に適合するベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化する請求項5から7のいずれか一項に記載のトランジスタデバイス。前記ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分と、その上のホウ素ドープゲルマニウムキャップとを備える二層構造である請求項1から8のいずれか一項に記載のトランジスタデバイス。前記ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が前記基板に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化し、前記ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が95原子パーセントを超える請求項9に記載のトランジスタデバイス。前記ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が前記基板に適合するベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化する請求項9または10に記載のトランジスタデバイス。前記ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、前記トランジスタデバイスはさらに、前記ホウ素ドープシリコンゲルマニウム部分と前記ホウ素ドープゲルマニウムキャップとの間に第2のバッファを備え、前記第2のバッファは、ゲルマニウム濃度が前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化し、ホウ素濃度は、前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化する請求項9に記載のトランジスタデバイス。前記トランジスタデバイスは、Rext値が100オームμm未満である請求項9から12のいずれか一項に記載のトランジスタデバイス。チャネル領域を有する基板と、前記チャネル領域の上方に位置するゲート電極と、前記基板内に形成され、前記チャネル領域に隣接するソース領域およびドレイン領域と、金属-ゲルマニウム化物のソースコンタクトおよびドレインコンタクトとを備え、前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する1つのスペーサの少なくとも一方の下方に延在する先端領域を有し、前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が50原子パーセントを超え、ホウ素濃度が2E20cm-3を超えるホウ素ドープゲルマニウム層を有するトランジスタデバイス。前記基板と前記ホウ素ドープゲルマニウム層との間にバッファをさらに備え、前記バッファは、ゲルマニウム濃度が前記基板に適合するベースレベル濃度から95原子パーセントを超える高濃度まで漸次変化し、ホウ素濃度が前記基板に適合するベースレベル濃度から2E20cm-3を超える高濃度まで漸次変化する請求項14に記載のトランジスタデバイス。前記ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分と、その上のホウ素ドープゲルマニウムキャップとを含む二層構造である請求項14または15に記載のトランジスタデバイス。前記ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が前記基板に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化し、前記ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が95原子パーセントを超える請求項16に記載のトランジスタデバイス。前記ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が前記基板に適合するベースレベル濃度から2E20cm-3を超える高濃度まで漸次変化する請求項17に記載のトランジスタデバイス。前記ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、前記トランジスタデバイスはさらに、前記ホウ素ドープシリコンゲルマニウム部分と前記ホウ素ドープゲルマニウムキャップとの間に薄いバッファを備え、前記薄いバッファは、ゲルマニウム濃度が前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化し、ホウ素濃度は、前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から2E20cm-3を超える高濃度まで漸次変化し、前記薄いバッファの厚みは、100オングストローム未満である請求項16に記載のトランジスタデバイス。トランジスタデバイスの製造方法であって、チャネル領域を有する基板を用意する段階と、前記チャネル領域の上方にゲート電極を設ける段階と、前記基板内に前記チャネル領域に隣接してソース領域およびドレイン領域を形成する段階とを備え、前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する一のスペーサの少なくとも一方の下方に延在している先端領域を含み、前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が50原子パーセントを超えており、ホウ素濃度が1E20cm-3を超えているホウ素ドープゲルマニウム層を含む製造方法。前記基板と前記ホウ素ドープゲルマニウム層との間にバッファを設ける段階をさらに備え、前記バッファは、ゲルマニウム濃度が前記基板に適合するベースレベル濃度から95原子を超える高濃度まで漸次変化し、ホウ素濃度が前記基板に適合するベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化する請求項20に記載の製造方法。前記ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分とその上に設けられるホウ素ドープゲルマニウムキャップとを含む二層構造を持つ請求項20または21に記載の製造方法。前記ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が前記基板に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化し、前記ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が95原子パーセントを超えている請求項22に記載の製造方法。前記ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり前記製造方法はさらに、前記ホウ素ドープシリコンゲルマニウム部分と前記ホウ素ドープゲルマニウムキャップとの間に第2のバッファを設ける段階を備え、前記第2のバッファは、ゲルマニウム濃度が前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化しており、ホウ素濃度は、前記ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化している請求項22に記載の製造方法。前記ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が前記基板に適合しているベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化している請求項24に記載の製造方法。高濃度のホウ素ドープゲルマニウムを含むソース領域およびドレイン領域を持つトランジスタデバイスを形成する方法を開示する。当該方法は、例えば、自己整合性エピタキシャル先端部SETトランジスタを発展させて、一軸性ひずみの理論上の限界に非常に近づくために利用される。一部の実施形態によると、このためには、ソース領域およびドレイン領域、そして、対応する先端領域において、選択的エピタキシャル堆積によって可能となる、インサイチュホウ素ドープゲルマニウムを利用する。他の実施形態によると、選択的エピタキシャル堆積を用いて、ホウ素ドープシリコンゲルマニウムの上方を、ソース/ドレインおよび対応する先端領域において、高濃度ホウ素ドープゲルマニウム層で覆った二層構造を形成する。この場合、ゲルマニウム濃度は、例えば、20原子パーセントから100原子パーセントの範囲内であってよく、ホウ素濃度は、例えば、1E20cm-3から2E21cm-3の範囲内であるとしてよい例えば、ゲルマニウム濃度が50原子パーセントを超え、ホウ素濃度が2E20cm-3を超える。ゲルマニウム濃度および/またはホウ素濃度が漸次変化している薄いバッファを任意で、下方に位置している基板材料に対して、ホウ素ドープゲルマニウム層と共に、界面層として利用するとしてよい。同様に、二層構造の場合、ゲルマニウム濃度および/またはホウ素濃度が傾きを持つ薄いバッファを、ホウ素ドープゲルマニウムキャップと共に、シリコンゲルマニウム層に対して界面層として利用することができる。さらに別の実施形態によると、ホウ素ドープゲルマニウムまたはシリコンゲルマニウム層自体は、任意で設けられるバッファと同様に、ゲルマニウムおよび/またはホウ素の濃度を漸次変化させるとしてよい。このような場合はいずれも、ホウ素の拡散処理がゲルマニウム内で抑制されている濃度が高くなるほど、抑制が強くなるので、高濃度のホウ素をゲルマニウムにドープすることができ、先端部の急峻性を劣化させることなく寄生抵抗を低くすることができる。また、ショットキバリアの高さが低くなることから、接触抵抗が低減される。このような方法は、例えば、プレナー型または非プレナー型のフィンFETトランジスタデバイスで具現化され得る。<概論>公知であるが、金属酸化膜半導体MOSトランジスタは、短チャネル効果SCEを改善しつつトランジスタの総抵抗を低減するように設計されているソース先端領域およびドレイン先端領域を含むとしてよい。従来技術によると、これらの先端領域は、基板のうち、ホウ素または炭素等のドーパントが注入拡散処理を利用して注入される部分である。ソース先端領域は、ソース領域とチャネル領域との間の領域に形成される。同様に、ドレイン先端領域は、ドレイン領域とチャネル領域との間の領域に形成される。このような従来の処理技術で得られる先端領域は、トランジスタのゲート誘電体層の下方での拡散の程度が最小限に抑えられている。より詳細に説明すると、図1Aは、基板102上に形成されている従来のMOSトランジスタ100Aを示す図である。ソース領域110およびドレイン領域112は通常、ホウ素等のドーパントを基板に注入した後、または、基板をエッチングした後、シリコンまたはシリコンゲルマニウム材料ゲルマニウム濃度は、10原子パーセントから40原子パーセントの範囲内をエピタキシャル堆積させることによって形成される。ゲートスタック122は、トランジスタ100Aのチャネル領域120の上方に形成される。さらに図から分かるように、ゲートスタック122は、ゲート誘電体層106およびゲート電極104を含み、スペーサ108がゲートスタック122に隣接して形成されている。場合によっては、技術ノードに応じて、スペーサ108は、約10ナノメートルnmから20nmの距離を、ゲート誘電体層106の端部と、ソース領域110およびドレイン領域112のそれぞれの端部との間に、設ける。この空間内において、ソース先端領域110Aおよびドレイン先端領域112Aが形成される。図から分かるように、注入拡散処理で得られる先端領域110A/112Aは、スペーサ108に重なっており、ゲート誘電体層106とも、10nm未満の距離で、重なっているか、または、その下方で拡散しているとしてよい。注入拡散処理で得られる先端領域110A/112Aを形成する場合、ホウ素または炭素等のドーパントは、ソース領域110およびドレイン領域112に注入される。トランジスタ100Aはこの後、アニーリングされて、ドーパントをチャネル領域120に向けて拡散させる。斜めイオン注入処理もまた、さらにドーパントをゲート誘電体層106とソース/ドレイン領域110/112との間の領域に注入するために利用され得る。残念なことに、先端領域110A/112Aの形状、スペーサ108の下方においてドーパントが貫通する距離、および、先端領域110A/112Aの濃度の漸次変化率等は、基板材料内でのドーパントの拡散特性に応じて決まる。例えば、先端領域の濃度は、ソース/ドレイン領域110/112に隣接した部分では高く、チャネル領域120に隣接した部分では低い。需要は高いが、ドーパントをチャネル領域120に入れることなく、チャネル領域120に近接した部分でのドーパント濃度を非常に高くすることは略不可能に等しい。さらに、ソース領域110およびドレイン領域112は、ドーパントがチャネル領域120に入ってしまう可能性があるので、チャネル領域120の近くに移動させることはできない。このため、ソース領域110およびドレイン領域112とチャネル領域120との距離をどの程度まで小さくできるかについて限界があり、ゲート長のスケーリングが制限されてしまう。図1Bは、本発明の実施形態に応じたソースエピタキシャル先端部およびドレインエピタキシャル先端部本明細書では、概してエピ先端部と記載するを含むMOSデバイス100Bの一例を示す図である。さらに詳細に説明すると、MOSトランジスタ100Bは、アンダーカットエッチングを利用して、ソース領域110およびドレイン領域112を、スペーサ108の下方まで延在するようにしており、場合によっては、ゲート誘電体層106の下方にまで延在させている。ソース/ドレイン領域110/112のうちスペーサ108および、場合によって、ゲート誘電体層106の下方に延在している部分は、本明細書において、ソースエピ先端部110Bおよびドレインエピ先端部112Bと呼ばれる。ソースエピ先端部110Bおよびドレインエピ先端部112Bは、図1Aを参照しつつ説明した注入/拡散処理で得られる先端領域110A/112Aに代わるものである。本発明の実施形態によると、ソース/ドレイン領域110/112およびソース/ドレインエピ先端部110B/112Bは、例えば、基板102をエッチングすることによって形成され得る。基板102のエッチングとは、図1Bに示すように、スペーサ108および、場合によっては、ゲート誘電体層106の下方を除去することと、選択的エピタキシャル堆積を利用してインサイチュホウ素ドープゲルマニウムを設けるか、または、上部を高濃度ホウ素ドープゲルマニウムで覆ったホウ素ドープシリコンゲルマニウムSiGeを設けて、ソース/ドレイン領域110/112およびソース/ドレインエピ先端部110B/112Bを充填することとを含む。尚、エピタキシャル充填は、図1Bにさらに示すように、基板102の表面に対して隆起させるとしてもよい。本発明の一部の実施形態によると、基板の組成、および、デバイス構造の異なる層同士の間でミスフィット転移が抑制される程度等に応じて、グレーデッドバッファを構造の1以上の位置において利用するとしてよい。例えば、基板102は、シリコン基板であってよく、または、シリコンオンインシュレータSOI基板のシリコン膜であってよく、または、シリコン、シリコンゲルマニウム、ゲルマニウムおよび/または第III-V族化合物半導体を含む多層基板であってよい。このため、一例として、シリコンまたはシリコンゲルマニウムの基板102を備える実施形態において、インサイチュホウ素ドープゲルマニウムを用いてソース/ドレイン領域110/112およびソース/ドレインエピ先端部110B/112Bを充填し、下方に位置する基板102と、上方に位置するホウ素ドープゲルマニウムとの間にバッファを設けるとしてよい。このような実施形態において、バッファは、ゲルマニウム組成が、下方に位置するシリコン基板またはシリコンゲルマニウム基板に適合するベースレベル濃度から、最高で100原子パーセントまたは、略100原子パーセント、例えば、90原子パーセントまたは95原子パーセントまたは98原子パーセントを超えるまで漸次変化しているグレーデッドホウ素ドープまたは、真性シリコンゲルマニウム層であるとしてよい。一の具体的な実施形態によると、ゲルマニウム濃度は、40原子パーセント以下から98原子パーセントを超えるまでの範囲内で変動する。このバッファにおけるホウ素濃度は、例えば、高レベルまたは高純度で一定とすることができる。例えば、下方に位置する基板と同じ、または、当該基板に適合するベース濃度から、所望の高濃度例えば、1E20cm-3または5E20cm-3を超える濃度までの範囲内で一定とするとしてよい。尚、本明細書で用いる場合、適合という用語は、必ずしも濃度レベルが重なることを必要とするものではない例えば、下方にある基板のゲルマニウム濃度は、0原子パーセントから20原子パーセントであるとしてよく、バッファの最初のゲルマニウム濃度は、30原子パーセントから40原子パーセントであってよい。また、本明細書で用いる場合、濃度レベルについて一定という用語は、比較的不変の濃度レベルを意味するものとする例えば、ある層の最低濃度レベルが当該層の最高濃度レベルの10以内であることを意味する。より一般的には、一定濃度レベルとは、意図的に漸次変化させた濃度レベルが存在しないことを意味するものとする。バッファの厚みは、バッファ層が緩衝している濃度の範囲等に応じて変わるとしてよいが、一部の実施形態によると、30オングストロームÅから120Å、例えば、50Åから100Å例えば、60Åまたは65Åの範囲内である。この開示内容に鑑みて考えると、このようなグレーデッドバッファはショットキバリアの高さを低くするという利点がある。これに代えて、下方に位置する基板102と上方に位置するホウ素ドープゲルマニウムとの間に薄いバッファを利用するのではなく、ホウ素ドープゲルマニウム層自体が同様の濃度の漸次変化を持つように構成する。例えば、一実施形態例によると、ホウ素ドープゲルマニウム層は、ゲルマニウム濃度が、下方に位置する基板に適合するベースレベル濃度例えば、30原子パーセントから70原子パーセントの範囲内から100原子パーセントまで漸次変化するように構成されているとしてよい。このような一部の実施形態によると、このホウ素ドープゲルマニウム層内のホウ素濃度は、例えば、下方に位置する基板と同等の、または、当該基板に適合するベース濃度から、所望の高濃度例えば、1E20cm-3を超える濃度までの範囲内で変動するとしてよい。シリコンまたはシリコンゲルマニウムの基板102と、ソース/ドレイン領域110/112およびソース/ドレインエピ先端部110B/112Bを充填するインサイチュホウ素ドープSiGeおよびホウ素ドープゲルマニウムキャップ層から成る二層構造とを備える別の実施形態では、バッファは、ホウ素ドープSiGe層と、上方に位置するホウ素ドープゲルマニウムキャップ層との間に設けるとしてよい。このような一実施形態によると、ホウ素ドープSiGe層は、ゲルマニウム濃度が一定であり例えば、30原子パーセントから70原子パーセントの範囲内、バッファは、下方に位置するホウ素ドープSiGe層に適合するベースレベル濃度から100原子パーセントまたは、略100原子パーセント、例えば、90原子パーセント、または、95原子パーセント、または、98原子パーセントを超える濃度までゲルマニウム濃度が漸次変化している薄いSiGe層例えば、30Åから120Å、例えば、50Åから100Åであってよい。このような場合、このバッファにおけるホウ素濃度は、例えば、高レベルで一定としてもよいし、または、例えば、下方に位置するSiGe層と同等の、または、当該SiGe層に適合するベース濃度から、所望の高濃度例えば、1E20cm-3、2E20cm-3、3E20cm-3、4E20cm-3、または、5E20cm-3を超える濃度までの範囲内で変動するとしてよい。これに代えて、二層構造を構成する2つの層の間に薄いバッファを利用するのではなく、ホウ素ドープSiGe層自体が同様の濃度の漸次変化を持つように構成するとしてよい。例えば、一実施形態例によると、ホウ素ドープSiGe層を、ゲルマニウム濃度が、下方に位置する基板に適合するベースレベル濃度例えば、30原子パーセントから70原子パーセントの範囲内から100原子パーセントまたは、上述したように略100原子パーセントまで漸次変化するように構成するとしてよい。このホウ素ドープSiGe層内のホウ素濃度は、例えば、高レベルで一定とするとしてもよいし、または、例えば、下方に位置する基板と同様の、または、当該基板に適合するベース濃度から所望の高濃度例えば、1E20cm-3を超える濃度までの範囲内で変動させるとしてもよい。このため、プレナー型および非プレナー型のフィンFETトランジスタデバイス用のSETアーキテクチャが得られる。このようなデバイスは、例えば、ダミーゲート酸化膜、薄いスペーサ、および、等方性アンダーカットエッチングまたは、単結晶基板においてファセットフィンリセスを形成するアンモニアエッチング、または、フィンリセスを形成するためのその他の適切なエッチング等の従来のプロセスを用いて一部分を形成するとしてよい。一部の実施形態によると、この後で選択エピタキシャル堆積を利用して、インサイチュホウ素ドープゲルマニウムを設けるか、または、完全歪みホウ素ドープシリコンゲルマニウム層の上を高濃度でホウ素をドープした純ゲルマニウムで被覆した構造を設けて、先端部およびソース/ドレイン領域の両方を形成する。任意で、上述したようなバッファを利用するとしてもよい。このような実施形態では、ホウ素が堆積時において完全に活性であるので、P型のソースおよびドレインPSD用の注入処理または高温拡散アニーリングが必要なくなる。任意の適切な高kリプレースメント置換金属ゲートReplacementMetalGate:RMG処理フローを利用するとしてもよい。この場合、ダミーゲート酸化膜に代えて高k誘電体を利用する。例えば、ニッケル、ニッケル-白金、または、チタンのシリサイド化は、ゲルマニウムのプリアモルファス化注入処理の有無に関わらず、低抵抗ゲルマニウム化合物を形成するために利用することができる。上述したように、このような実施形態は、SETトランジスタデバイスアーキテクチャを発展させて、一軸性ひずみの理論上の限界近くまで到達させる。本明細書で記載する技術は、例えば、任意の技術ノード例えば、90nm、65nm、45nm、32nm、22nm、14nmおよび10nmのトランジスタ、および、それ未満を改善するべく適用され得ると共に、本願で請求する発明は、このような特定のノードまたは特定の範囲のデバイス構成に限定されるものではない。本開示を鑑みれば、他の利点は明らかである。例えば、本発明の実施形態に応じたソースエピ先端部110Bおよびドレインエピ先端部112Bは、ソース領域110およびドレイン領域112と同じプロセスで形成することができるので、処理時間が短縮され得ることに留意されたい。また、従来の注入/拡散処理で得られる先端領域とは異なり、本発明の実施形態に応じた構成を持つソース/ドレインエピ先端部110B/112Bの格子パラメータは、チャネル領域120内でひずみを発生させ、正孔の移動度が高くなるので、チャネル内の抵抗が低くなる。本発明の一部の実施形態に係るSETアーキテクチャの別の利点としては、ソース/ドレインエピ先端部110Bおよび112Bと、チャネル領域120を形成する基板102材料との間の界面が、急峻である点が挙げられる。例えば、当該界面の一方の側において、エピタキシャル堆積させたホウ素ドープゲルマニウムB:Ge材料例えば、Bの濃度は2E20cm-3または5E20cm-3を超えるが設けられており、当該界面の他方の側には、チャネル領域120を形成する基板材料例えば、シリコンゲルマニウムまたはその他の適切な基板材料が設けられている。この構造によって、エピタキシャルソース/ドレインエピ先端部110B/112Bは、高濃度にホウ素がドープされ、高濃度のゲルマニウムを含む材料を、チャネル領域120の非常に近接させることが可能となる。エピタキシャルソース/ドレインエピ先端部110B/112Bに含まれるホウ素は、略全て、または、全てがエピ先端部の内部に残り、チャネル領域120内に拡散することはない。ソースエピ先端部110Bおよびドレインエピ先端部112Bを形成する際に利用され得る従来の方法は、考慮すべき点がある。具体的には、図1Bおよび図1Cを参照しつつ説明すると、従来のアンダーカットエッチング技術は、アンダーカット領域について弾痕状のプロフィールが形成される可能性がある。このような場合、基板材料は、ゲート誘電体層106のすぐ隣りの部分がエッチングされるよりも、ゲート誘電体層106の下方で短距離にわたってエッチングされる方が多い。このため、ソースエピ先端部110Bおよびドレインエピ先端部112Bはそれぞれ、この弾痕状のプロフィールに応じた形状となり、チャネル領域120内に形成するひずみが最適なものにならないとしてよい。さらに、従来のアンダーカットエッチング技術のばらつきは、形成されるソースエピ先端部110Bおよびドレインエピ先端部112Bのばらつきとなって現れる可能性がある。ソースエピ先端部110Bおよびドレインエピ先端部112Bの従来の形成方法に係る別の問題として、図1Bおよび図1Cに示すように、スペーサの厚みがアンダーカットエッチングに与える影響が挙げられる。図1Bを参照すると、MOSトランジスタ100Bは、オフセットスペーサ108が第1の厚みx1を持つものとして図示されている。スペーサ108、および、ゲート誘電体層106の一部をアンダーカットする基板エッチングを実行して、ソースエピ先端部110Bおよびドレインエピ先端部112Bを形成していた。アンダーカット間UC間距離114によって、ソースエピ先端部110Bとドレインエピ先端部112Bとが分離されている。図1Cを参照すると、MOSトランジスタ100Cは、厚みがx2であるオフセットスペーサ108を持つものとして図示されている。ここにおいて、厚みx2は、図1Bに示すスペーサ108の厚みx1よりもはるかに大きい。このため、基板エッチングを実行すると、スペーサ108の厚みが大きいのでアンダーカットエッチングが押し出され、ソース/ドレインエピ先端部110B/112Bは、トランジスタ100Cのチャネル領域120から離れた位置に形成されることになる。このため、基板エッチングによってアンダーカットされるMOSトランジスタ100Cの下方の表面積が小さくなる。したがって、MOSトランジスタ100C用のUC間距離116は、MOSトランジスタ100BのUC間距離114よりもはるかに大きくなる。このようにUC間距離を変更することによって、MOSトランジスタの駆動電流を大きく変化させる。図1Dは、公知の方法を用いて形成されたデバイスにおいて、スペーサの厚みがUC間距離与える影響を示すグラフである。当該グラフで得られた、ライン118で表すデータは、スペーサの厚みが大きくなるにつれて、UC間距離も同様に大きくなり、駆動電流の変化が大きくなることを示している。通常、スペーサの厚みが1ナノメートル大きくなるにつれて、UC間距離は約2nm大きくなる。このため、従来の方法を用いてソース/ドレインエピ先端部を形成することは、少なくとも一部のケースにおいて、オフセットスペーサの厚みがMOSデバイスの性能に与える影響を大きくすることになる。この開示内容を鑑みると分かるように、本発明の一部の実施形態は、この問題に対処する、自己整合型で、エピタキシャルに堆積されるソース先端部およびドレイン先端部を形成する方法を提供する。<アーキテクチャおよび方法>図2は、本発明の実施形態に係る、自己整合しているソースエピ先端部およびドレインエピ先端部を持つMOSトランジスタを構築する方法200を示す図である。図3Aから図3Jは、方法200を実行した場合に、一部の実施形態に応じて形成される構造の例を示す図である。図から分かるように、方法200は、PMOSトランジスタ等のMOSデバイスが上方に形成され得る半導体基板を用意する段階202から開始される。半導体基板は、例えば、バルクシリコン構成またはシリコンオンインシュレータ構成で実現するとしてよい。他の実施例では、半導体基板は、別の材料を用いて形成するとしてよい。そのような材料としては、シリコンと組み合わせても組み合わせなくてもよく、例えば、ゲルマニウム、シリコンゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、または、アンチモン化ガリウム等であってよい。より一般的には、半導体デバイスを構築する基礎として機能し得る材料であればどのような材料でも本発明の実施形態に応じて利用することができる。方法200は続いて、半導体基板上にゲートスタックを形成する段階204に進む。ゲートスタックは、従来と同じ方法で形成することもできるし、または、任意の適切なカスタマイズされた方法を利用して形成することもできる。本発明の一部の実施形態では、ゲートスタックは、ゲート誘電体層およびゲート電極層を堆積した後にパターニングすることによって、形成するとしてよい。例えば、一例を挙げると、ゲート誘電体層は、化学気相成長CVD法、原子層堆積ALD法、スピンオン堆積SOD法、または、物理気相成長PVD法等の従来の堆積プロセスを用いて、半導体基板に全面堆積するとしてよい。別の堆積技術も同様に利用するとしてよく、例えば、ゲート誘電体層は熱成長させるとしてもよい。ゲート誘電体材料は、例えば、二酸化シリコンまたは高k誘電材料等の材料で形成するとしてよい。高kゲート誘電材料の例としては、例えば、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、および、鉛亜鉛ニオブ酸塩が挙げられる。一部の具体的な実施形態例によると、高kゲート誘電体層は、厚みが約5Åから約200Å例えば、20Åから50Åであってよい。概して、ゲート誘電体層の厚みは、ゲート電極を、隣接するソースコンタクトおよびドレインコンタクトから電気的に分離するために十分な厚さにする必要がある。別の実施形態によると、高kゲート誘電体層に対して追加の処理を実行するとしてよい。例えば、高k材料の品質を改善するべくアニーリングプロセスを実行するとしてよい。続いて、ALD法、CVD法またはPVD法等の同様の堆積方法を利用してゲート電極材料をゲート誘電体層上に堆積させるとしてよい。このような一部の具体的な実施形態によると、ゲート電極材料はポリシリコンまたは金属層であってよいが、他の適切なゲート電極材料を利用することもできる。ゲート電極材料は、通常はリプレースメント金属ゲートRMGプロセスのために後に除去する犠牲材料であり、一部の実施形態例によると厚みは50Åから500Å例えば、100Åの範囲内である。この後、図3Aに示すように、従来のパターニングプロセスを実行して、ゲート誘電体層およびゲート電極層の一部分をエッチングで除去し、ゲートスタックを形成するとしてよい。図3Aは、上方にゲートスタックを形成する基板300を示す図である。本実施形態例から分かるように、ゲートスタックは、ゲート誘電体層302高kゲート誘電体材料であってよいと、犠牲ゲート電極304とを備える。具体的な一例を挙げると、ゲートスタックは、二酸化シリコンのゲート誘電体層302と、ポリシリコンのゲート電極304とを含む。ゲートスタックはさらに、処理の際に所与の利点または用途があるゲートハードマスク層306を含むとしてよい。ゲートハードマスク層306は、例えば、後に行われるイオン注入プロセスからゲート電極304を保護する。ハードマスク層306は、通常のハードマスク材料、例えば、二酸化シリコン、窒化シリコンおよび/またはその他の従来の誘電体材料を用いて形成されるとしてよい。さらに図2を参照しつつ説明すると、ゲートスタックが形成された後、方法200は、イオン注入プロセスを続けて行い、基板にドーパントを注入する段階206を実行することによって、基板のうちゲートスタックに隣接する部分を高濃度にドープする。イオン注入処理で利用されるドーパントは、例えば、注入対象の基板材料のエッチングレートを高める機能に基づいて選択することができる。イオン注入プロセス用に選択される特定のドーパントは、基板材料および後に行われるエッチングプロセスで利用されるエッチャントに応じて決まるとしてよい。基板のエッチングレートを高めるために選択される特定のドーパントとしては、例えば、炭素、リンおよびヒ素が挙げられる。例えば、炭素を、ドーズ量を1×1014原子/cm3から1×1016原子/cm3の範囲内に設定し、注入エネルギーを5キロ電子ボルトkeVと15keVとの間に設定して、利用するとしてよい。リンの場合は、ドーズ量を1×1014原子/cm3から5×1015原子/cm3の範囲内に設定し、注入エネルギーを1keVと5keVとの間に設定して、利用するとしてよい。ヒ素の場合は、ドーズ量を1×1014原子/cm3から5×1015原子/cm3の範囲内に設定し、注入エネルギーを2keVと5keVとの間に設定して、利用するとしてよい。他の適切なドーパントおよびドーズ量は、本開示から明らかになるであろう。一部の実施形態によると、イオン注入は実質的に垂直方向つまり、基板に垂直な方向に行われる。一方、他の実施形態では、イオン注入処理の少なくとも一部分は、ゲートスタックの下方にイオンを注入するべく、斜め方向に行われる。尚、ハードマスク306は、ゲート電極304の材料がドープされないようにするべく利用されるとしてよい。続いて、方法200は、ドーパントをさらに基板内に入れて、イオン注入処理中に基板に与えられたダメージを減らすべく、基板をアニーリングする段階207に進む。一部の実施形態によると、注入する段階206およびその後のアニーリングする段階207を実行することによって、例えば、2nmと20nmとの間の基板の深さまでイオンを入れるとしてよい。アニーリングする段階207は、例えば、摂氏700°Cと摂氏1100°Cとの間の温度で、最高で60秒以下例えば、5秒の期間にわたって、実行するとしてよい。以上から分かるように、アニーリング温度およびアニーリング時間は、拡散レート、基板材料、利用したドーパントおよび所望の最終的なドーパント濃度等に応じて、実施形態毎に異なるとしてよい。図3Bは、イオン注入拡散処理が終わった後の基板300を示す図である。本実施形態例で示すように、イオン注入プロセスによって、形成中のMOSトランジスタについて、ゲート誘電体層302に隣接して2つのドープ領域308が形成される。ドープ領域308は、適切なエッチャントに暴露すれば、エッチングレートが周囲の基板材料のエッチングレートより高くなる。ドープ領域308のうち一方は、自己整合型のエピ先端部を含むソース領域の一部として機能する。他方のドープ領域308は、自己整合型のエピ先端部を含むドレイン領域の一部として機能する。図示した実施形態例では、ドープ領域308のうち一部分が、ゲート誘電体層302の下方に位置している。尚、ドープ領域308のサイズは、深さも含め、形成中のMOSトランジスタの要件に応じて決まるとしてよい。続いて、方法200は、ゲートスタックの両側にスペーサを形成する段階208に続く。スペーサは、例えば、酸化シリコン、窒化シリコンまたはその他の適切なスペーサ材料等、従来の材料を用いて形成されるとしてよい。スペーサの幅は通常、形成中のMOSトランジスタの設計要件に応じて選択するとしてよい。しかし、一部の実施形態によると、スペーサの幅は、ソースエピ先端部およびドレインエピ先端部を形成するために発生する設計上の制約の影響を受けない。図3Cは、実施形態例に応じた、スペーサ310がゲート電極層304およびゲート誘電体層302の両側に形成されている基板300を示す図である。図2をさらに参照して説明を続けると、方法200は続いて、基板のドープ領域をドライエッチングする段階210を実行し、対応するエピ先端部を含むソース/ドレイン領域を形成する孔部を形成する。図3Dが最も分かりやすいが、エッチングで形成された孔部は通常、ゲートスタックに隣接しており、エピ先端部用領域は実質的に、ソース/ドレイン用孔部領域の延長部分である。一部の実施形態例によると、エッチングで形成される孔部は、50nmと1500nmとの間の深さになるように形成されるとしてよく、ドープ領域よりも深いとしてよい。より一般的には、エッチング深さは、所望のMOSデバイス性能に基づき、必要に応じて設定することができる。一部の実施形態によると、ドライエッチングプロセスは、ドープ領域のエッチングレートを高めるべくイオン注入処理で利用されるドーパントを補完するエッチャントレシピを利用することができるので、エッチングプロセスによって、基板300の残りの部分よりも早いレートでドープ領域から基板材料を除去することができる。一部の実施形態によると、これは、スペーサ310およびゲート誘電体層302をアンダーカットしているドープ領域の一部分を含むので、トランジスタの先端部を自己整合させることができる。ドープ領域のエッチングレートを高めることによって、スペーサの厚み、ドライエッチングプロセスのばらつきおよびその他の処理変動等が実質的にUC間距離に影響を与えることなく、エッチングされたソースおよびドレインの先端部用孔部は、スペーサ310およびゲート誘電体層302をアンダーカットすることが可能となる。一部の実施形態によると、ドライエッチングプロセスは、プラズマ反応器で発生する塩素化化学反応を利用するとしてよい。一部の具体的な実施形態によると、エッチャントレシピは、NF3およびCl2と、バッファガスまたはキャリアガスとして利用されるアルゴンまたはヘリウムとを含むとしてよい。一部のこのような実施形態によると、活性エッチャント種の流量は、例えば、50SCCM立法センチメートル毎分と200SCCMとの間で変動するとしてよく、キャリアガスの流量は、例えば、150SCCMと400CCMとの間で変動するとしてよい。一部の実施形態によると、高エネルギープラズマは、100W未満の低いRFバイアスと共に、例えば、700Wから1100Wの範囲内の電力で利用するとしてよい。一部の実施形態によると、反応器圧は、約1パスカルPaから約2Paの範囲内であるとしてよい。別の具体的な実施形態例によると、エッチャント物質は、HBrおよびCl2の組み合わせを含むとしてよい。一部のこのような実施形態によると、エッチャント種の流量は、例えば、40SCCMと100SCCMとの間で変動するとしてよい。一部の実施形態によると、高エネルギープラズマは、100W未満の低いRFバイアスと共に、約600Wから約1000Wの範囲内の電力で利用するとしてよく、反応器圧は、約0.3Paから約0.8Paの範囲内で変動するとしてよい。さらに別の実施形態例によると、エッチャント物質は、ArおよびCl2の組み合わせを含むとしてよい。一部のこのような実施形態によると、エッチャント種の流量は、例えば、40SCCMと80SCCMとの間で変動するとしてよい。一部のこのような実施形態によると、約100Wと200Wとの間の高いRFバイアスと共に約400Wから約800Wの範囲内の電力で中程度のエネルギーを持つプラズマを利用するとしてよく、反応器圧は、約1Paから約2Paの範囲内であるとしてよい。上記の実施形態例のそれぞれのドライエッチング処理時間は、例えば、最大で1枚の基板当たり60秒であるとしてよいが、所望のエッチング深さおよびエッチャント等に応じて変動するとしてよい。上記から明らかであるが、このようなエッチング処理パラメータは変更するとしてもよい。図3Dは、本発明の一部の実施形態に係る、ドライエッチングプロセスを実行した後の基板300を示す図である。同図から分かるように、ソース領域用孔部312およびドレイン領域用孔部314が形成されている。また、ソース先端部用孔部312Aおよびドレイン先端部用孔部314はそれぞれ、上述したようにドープ領域に対するエッチング処理210によって、孔部312および314の延長部分として形成されている。尚、スペーサ310の厚みは、エッチング処理210においてドープ領域のエッチングレートを高めるような構成のドーパントおよびエッチャントレシピを利用するので、ソース先端部用孔部312Aおよびドレイン先端部用孔部314Aのエッチングに与える影響を最小限に抑える役割を持つ。ドライエッチングプロセスが完了した後、さらに図2を参照しつつ説明すると、本実施形態例に係る方法は、ソース領域用孔部312およびソースエピ先端部用孔部312A、ならびに、ドレイン領域用孔部314およびドレインエピ先端部用孔部314を洗浄すると共にさらにエッチングするべく、ウェットエッチングする段階212を続いて行う。ウェットエッチング処理212は、従来のウェットエッチング物質またはカスタマイズされたウェットエッチング物質を利用して実行され得るものであり、炭素、フッ素、クロロフルオロカーボン、および、酸化シリコン等の酸化物等の汚染物質を除去して、後にさらに処理を実行する表面を洗浄するために利用され得る。さらに、単結晶シリコン基板を仮定すると、ウェットエッチング212はさらに、<111>結晶面および<001>結晶面に沿って基板の一部分を薄く除去して、高品質のエピタキシャル堆積が行える円滑な表面を得るために利用されるとしてよい。一部の例によると、基板のうちエッチングで除去される薄い部分は、例えば、厚みが最大で5nmであり、残留している汚染物質も除去するとしてよい。図3Eが最も分かりやすいが、ウェットエッチング処理212は、ソース領域用孔部312およびエピ先端部領域312Aの端部、ならびに、ドレイン領域用孔部314およびエピ先端部領域314Aを、<111>結晶面および<001>結晶面に追従させる。さらに、ソースエピ先端部領域312Aおよびドレインエピ先端部領域314Aは、従来の処理とは異なり、弾痕状のプロフィールを持たないことに留意されたい。ウェットエッチングプロセスが完了した後、さらに図2を参照しつつ説明すると、方法200は、インサイチュホウ素ドープゲルマニウム場合によっては、間に薄いバッファを介在させることもある、または、ホウ素ドープシリコンゲルマニウムを高濃度ホウ素ドープゲルマニウム層で覆った構造によって、ソース/ドレイン用孔部および対応する先端部用孔部にエピタキシャルに堆積を行う段階214に続く。一部の実施形態によると、このようなエピタキシャル堆積処理によって、対応するエピ先端部用領域を含むソースおよびドレイン用孔部を1回のプロセスで充填する。CVD法またはその他の適切な堆積方法を利用して、堆積処理214を実行するとしてよい。例えば、堆積処理214は、CVD反応器、LPCVD反応器、または、超高真空CVDUHVCVDで実行されるとしてよい。一部の例によると、反応器温度は、例えば、摂氏600度と摂氏800度との間であってよく、反応器圧は、例えば、1Torrと760Torrとの間であってよい。キャリアガスは、例えば、水素またはヘリウムを適切な流量、例えば、10SLMと50SLMとの間の流量で供給することを含むとしてよい。一部の具体的な実施形態によると、堆積処理は、H2で希釈されたGeH4等のゲルマニウムソース前駆体ガス例えば、GeH4を1から5で希釈するとしてよいを用いて実行するとしてよい。例えば、希釈されたGeH4は、1の濃度、および、50SCCMと300SCCMとの間の範囲内の流量で利用されるとしてよい。ホウ素のインサイチュドープの場合、希釈したB2H6を利用するとしてよい例えば、B2H6はH2で1から5で希釈するとしてよい。例えば、希釈したB2H6は、3の濃度で、10SCCMと100SCCMとの間の範囲内の流量で利用されるとしてよい。一部の例によると、堆積処理の選択性を高めるべく、エッチング剤を追加するとしてもよい。例えば、HClまたはCl2は、例えば、50SCCMと300SCCMとの間の範囲内の流量で追加されるとしてよい。本発明の一部の実施形態例によると、図3Fが最も分かりやすいが、対応する先端部用領域312A/314Aを含むソース/ドレイン領域用孔部312/314は、インサイチュホウ素ドープゲルマニウムで充填されているので、MOSトランジスタ316のソース領域318エピ先端部318Aを含むおよびドレイン領域320ドレインエピ先端部320Aを含むを基板300に形成している。一部のこのような実施形態によると、ホウ素ドープゲルマニウムは、ホウ素濃度が5E20cm-3を超えており、例えば、2E21cm-3以上である。一部の具体的な実施形態によると、ホウ素ドープゲルマニウム堆積層の厚みは、例えば、50nmから500nm例えば、120nmの範囲内で変動するとしてよいが、本開示を鑑みれば他の層厚も利用可能なことは明らかである。上述したように、一部のこのような実施形態は、純ゲルマニウム層と基板との間に薄いバッファ層を含むとしてよい。例えば、図3Fに示す実施形態例を続いて参照すると、ソースバッファ313およびドレインバッファ315は、インサイチュホウ素ドープゲルマニウムを堆積させる前に、堆積させる。一部のこのような実施形態によると、バッファ313および315は、ゲルマニウム濃度が、下方に位置する基板300材料に適合するベースレベル濃度から100原子パーセントまたは、上述したように、略100原子パーセントまで漸次変化しているグレーデッドホウ素ドープシリコンゲルマニウム層であってよい。バッファ313および315の厚みは、バッファの濃度変動範囲および下方に位置する基板300の構成等に応じて決まる。シリコンゲルマニウム基板を備える一実施形態例によると、バッファの厚みは、2nmから10nmの範囲内で変動するが、他の適切な厚みを利用することもできる。一の具体的な実施形態によると、バッファ313および315内のホウ素濃度は、例えば、下方に位置するシリコンゲルマニウム基板に適合するベース濃度から、所望の濃度例えば、1E20cm-3を超える濃度で2E21cm-3までの濃度までの範囲内で変動するとしてよく、2つの具体的な実施形態では、2E20cm-3を超える濃度または5E20cm-3を超える濃度とする。より一般的には、ホウ素濃度は、本開示から明らかであるように、所望の伝導性を実現するべく、必要に応じて調整することができる。本発明の他の実施形態例に応じて、図3Gが最も分かりやすいが、ソース領域用孔部312/ドレイン領域用孔部314は、対応する先端部用領域312A/314Aと共に、インサイチュホウ素ドープシリコンゲルマニウムで充填して、MOSトランジスタ316のソース領域318エピ先端部318Aを含むおよびドレイン領域320ドレインエピ先端部320Aを含むを基板300に形成する。ホウ素ドープシリコンゲルマニウムを充填した部分をこの後、高濃度ホウ素ドープゲルマニウム層で被覆して、ソースキャップ317およびドレインキャップ319を設ける。このような一部の二層構造の実施形態において、ホウ素ドープシリコンゲルマニウムで充填した部分は、1以上の層でエピタキシャルに堆積させるとしてもよく、ゲルマニウム濃度が30原子から70原子パーセントの範囲内、または、それ以上である。上述したように、SiGe充填部分のこのゲルマニウム濃度は、一定であるとしてもよいし、または、ベースレベル基板300近傍から高レベル例えば、50原子パーセントを超える濃度、純ゲルマニウムキャップ317/319に近い濃度まで増加するように漸次変化させるとしてもよい。このような一部の実施形態によると、ホウ素濃度は、1E20cm-3を超えているとしてよく、例えば、5E20cm-3または2E21cm-3よりも高い濃度であるとしてよく、基板300近傍のベースレベルから高レベル例えば、1E20cm-3または2E20cm-3または3E20cm-3等を超える濃度、キャップ317/319近傍まで増加するように漸次変化させるとしてもよい。ホウ素ドープSiGe層のゲルマニウム濃度が一定である実施形態において、薄いグレーデッドバッファを用いて、上述したように、ホウ素ドープSiGe層とホウ素ドープGeキャップ層との界面を改善するとしてもよい。一部の具体的な実施形態によると、ホウ素ドープSiGe堆積層または、複数の層の集合318/320の厚みは、例えば、50nmから250nmの範囲内で変動し例えば、60nm、純ゲルマニウムキャップ317/319は、厚みが、例えば、50nmから250nmの範囲内例えば、50nmであるとしてよいが、本開示から明らかなように、別の実施形態では他の層を含みキャップ層の厚みを変更するとしてもよい。一部の実施形態によると、周期的な堆積-エッチング処理において孔部はスペーサの下方に形成されるとしてよいことに留意されたい。このような孔部も、エピタキシャルキャップ層例えば、ホウ素ドープゲルマニウムキャップ317/319と同じ組成を持つとしてよいによって埋め戻すことができる。本開示から明らかであるが、図3Fおよび図3Gに示す実施形態を参照しつつ説明するように、高いゲルマニウム濃度例えば、50原子パーセントを超える濃度から純ゲルマニウムおよび高いホウ素濃度例えば、1E20cm-3を超える濃度を組み合わせることで、PMOSSETトランジスタデバイスにおけるソース領域およびドレイン領域ならびに対応する先端部領域における導電性を大幅に高めることができる。さらに、前述したように、ホウ素拡散は純ゲルマニウムによって十分に抑制されているので、堆積させたストレッサ膜のホウ素濃度が高いにも関わらず、後に熱アニーリングを行っても、SCEの劣化という悪影響を受けない。接触面でのゲルマニウムの濃度を高くしていることによって、バリアの高さを低くすることも可能になる。一部の実施形態例によると、ゲルマニウム濃度が95原子パーセントを超えて純ゲルマニウム100原子パーセントまでの範囲内にある場合、このような利点が得られるとしてよい。図3Fおよび図3Gにさらに図示しているように、注入拡散技術を利用して形成されるので先端領域とチャネル領域との間には明確な境界が無い従来のソース先端領域およびドレイン先端領域と異なり、MOSトランジスタ316の自己整合型のソースエピ先端部およびドレインエピ先端部は、急峻な境界を持つ。言い換えると、ソース/ドレインエピ先端部とチャネル領域との間の界面は、明確ではっきりと画定されている。当該界面の一方の側には、高濃度ホウ素ドープゲルマニウム層図3Fの層318/320または図3Gのキャップ317/319があり、当該界面の他方の側には、チャネル領域を構成している基板300の材料である。ソース/ドレインエピ先端部318A/320A内のホウ素は、略全てまたは完全にエピ先端部内に留まり、チャネル領域に拡散することはないので、従来技術に比べて、高濃度ホウ素ドープゲルマニウム材料をチャネル領域に非常に近接させて配置することが可能となる。例えば、一部の具体的な実施形態において、ソース/ドレインエピ先端部318A/320Aは、10nmを超えた距離にわたって、ゲート誘電体層302をアンダーカットするとしてよい。これによって、チャネル領域を短くすることなくゲート長を縮小することが可能になる。また、チャネル領域に比較的近接させてソースエピ先端部およびドレインエピ先端部を形成することで、チャネルに係る静水圧応力を大きくする。この応力によって、チャネル内の応力が大きくなるので、チャネル内の移動度が高くなり、駆動電流が大きくなる。この応力はさらに、ソースエピ先端部およびドレインエピ先端部のゲルマニウム濃度を大きくすることによって増加させることができる。これは、先端領域が通常はチャネル領域に対するひずみを発生させることがない拡散処理に比べると改善された点である。ソース領域およびドレイン領域が本発明の実施形態に応じて充填されると、さまざまな従来のMOS処理を実行してMOSトランジスタ316の製造を完成させることができる。このような従来のMOS処理は、例えば、リプレースメントゲート酸化膜処理、リプレースメント金属ゲート処理、アニーリング、および、シリサイド化処理であり、さらにトランジスタ316を修正して、および/または、必要な電気配線を実現するとしてよい。例えば、ソース/ドレイン領域を対応する先端部と共にエピタキシャル成膜した後、さらに図2を参照すると、方法200は、トランジスタ316の上方に層間誘電体ILDを成膜する段階216を続いて実行するとしてよく、その後で、一般的に行われているようにILD層を平坦化するとしてよい。ILD層は、集積回路構造用の誘電体層に適応可能な公知の材料を用いて形成するとしてよく、例えば、低k誘電体材料を用いて形成するとしてよい。このような誘電体材料は、例えば、二酸化シリコンSiO2および炭素ドープ酸化物CDO等の酸化物、窒化シリコン、パーフルオロシクロブタンまたはポリテトラフルオロエチレン等の有機ポリマー、フルオロシリケートガラスFSG、および、シルセスキオキサン、シロキサンまたはオルガノシリケートガラス等のオルガノシリケートを含む。一部の構成例によると、ILD層は、誘電率をさらに低減するべく、孔等の空隙が設けられているとしてよい。図3Hは、成膜された後に平坦化されてハードマスク306となったILD層322の一例である。続いて、リプレースメント金属ゲート処理が利用される本発明の一部の実施形態によると、方法200は、従来行われているように、エッチング処理を用いてゲートスタック高kゲート誘電体層302、犠牲ゲート電極304、および、ハードマスク層306を含むを除去する段階218を続いて行う。別の実施例では、犠牲ゲート304のみを除去する。図3Iは、このような一実施形態において、ゲートスタックがエッチングで除去されると形成されるトレンチ開口を示す図である。ゲート誘電体層を除去する場合、当該方法は、トレンチ開口に新しいゲート誘電体層を堆積させる段階220を続いて行うとしてよい。上述したような任意の適切な高k誘電体材料、例えば、酸化ハフニウムを利用するとしてよい。同じ堆積処理をさらに利用するとしてよい。ゲート誘電体層のリプレースメントは、例えば、ドライエッチング処理およびウェットエッチング処理を適用した際に元のゲート誘電体層が受けたダメージに対処するため、および/または、低k誘電体材料または犠牲誘電体材料に代えて高kゲート誘電体材料またはその他の所望のゲート誘電体材料を設けるために利用するとしてよい。方法200はこの後、金属ゲート電極層をトレンチ内およびゲート誘電体層上に堆積させる段階222に続くとしてよい。従来の金属堆積処理、例えば、CVD法、ALD法、PVD法、無電解メッキまたは電気メッキを用いて、金属ゲート電極層を形成するとしてよい。金属ゲート電極層は、例えば、P型の仕事関数の金属を含むとしてよく、例えば、ルテニウム、パラジウム、白金、コバルト、ニッケル、および、導電性の金属酸化物、例えば、酸化ルテニウムを含むとしてよい。一部の構成例によると、2以上の金属ゲート電極層を堆積させるとしてよい。例えば、ある仕事関数の金属を堆積させた後、適切な金属ゲート電極充填金属、例えば、アルミニウムを堆積させるとしてよい。図3Jは、一実施形態に応じて、トレンチ開口内に堆積させた高kゲート誘電体層324および金属ゲート電極326の一例を示す図である。ソースコンタクトおよびドレインコンタクトのメタライゼーション処理は、シリサイド化処理を利用して実行することができる一般的には、コンタクト金属を成膜した後アニーリングを行う。例えば、ニッケル、アルミニウム、ニッケル-白金またはニッケル-アルミニウムまたはニッケルおよびアルミニウムのその他の合金、または、チタンのシリサイド化は、ゲルマニウムプリアモルファス化注入処理の有無にかかわらず、低抵抗ゲルマニウム化物を形成するために利用することができる。ホウ素ドープゲルマニウムエピタキシャル層によって、金属ゲルマニウム化物例えば、ニッケルゲルマニウムの形成が可能になる。このゲルマニウム化物によって、従来の金属-シリサイドシステムに比べて、ショットキバリアの高さを大きく低減することが可能になると共に、コンタクト抵抗Rextを含むを改善することができる。例えば、従来のトランジスタは通常、ソース/ドレインSiGeエピタキシャル処理を利用する。この場合、ゲルマニウム濃度は30原子パーセントから40原子パーセントの範囲内である。このような従来のシステムでは、エピタキシャル/シリサイド界面抵抗によって限定されて、Rext値が約140オームμmとなっており、高い値であるので、将来のゲートピッチスケーリングで問題となり得る。本発明の一部の実施形態では、PMOSデバイスのRextを大幅に改善している例えば、約半分に改善されており、Rextは約70オームμmとなっているので、PMOSデバイスのスケーリングを推し進めることが簡単になる。このように、本発明の実施形態に係る高濃度ホウ素ドープゲルマニウムで形成されるソース/ドレインを備えるトランジスタは、ソース/ドレインエピ先端部とチャネル領域との間の界面において、ホウ素濃度が1E20cm-3を超え、ゲルマニウム濃度が50原子パーセントを超えて純ゲルマニウム100原子パーセントまたはその近傍までの範囲内にあり、Rext値は100オームμm未満となり、場合によっては90オームμm未満となり、場合によっては80オームμm未満となり、場合によっては75オームμm未満となり、それ以下ともなる。したがって、ホウ素ドープゲルマニウムの量を増やす例えば、ホウ素ドープゲルマニウム、または、ゲルマニウムキャップを備えるホウ素ドープシリコンゲルマニウムの量ことによって、MOSトランジスタの総抵抗を低減し、チャネルひずみを増加させる自己整合型のソースエピ先端部およびドレインエピ先端部を開示した。一部のこのような実施形態によると、ソースエピ先端部およびドレインエピ先端部は、弾痕状のプロフィールを持たず、チャネル領域とソース/ドレイン領域との間には急峻な境界が形成され、および/または、ドープ濃度が容易に制御されるので、ソース-ドレインプロフィールがより最適化される。さらに、一部の実施形態に応じてドーパントおよびエッチャントレシピの適切な組み合わせを選択することによって、ソースエピ先端部およびドレインエピ先端部は、スペーサの厚みに実質的に影響されることなく、エッチングすることができる。このような自己整合型処理は、処理ばらつきを最小限に抑えつつ、望ましい場合には、性能を向上させるために利用することができる。<フィンFET構成>公知であるが、フィンFETは、半導体材料から成る薄い長尺形状部材一般的には、フィンと呼ばれるの周囲を取り囲むように構築されるトランジスタである。当該トランジスタは、標準的な電界効果トランジスタFETノード、例えば、ゲート、ゲート誘電体、ソース領域およびドレイン領域を含む。デバイスの導電チャネルは、ゲート誘電体の下方にフィンの外側に設けられる。具体的には、電流は、フィンの側壁基板表面に対して垂直な面およびフィンの上部基板表面に平行な面の両方に沿って流れる。この構成の導電チャネルは実質的に、フィンの外側領域、平坦領域、つまり、3つの異なる領域に沿って設けられるので、このようなフィンFET構成は、トライゲートフィンFETと呼ばれることもある。他の種類のフィンFET構成もまた利用可能であり、例えば、いわゆるダブルゲートフィンFETも利用され得る。ダブルゲートフィンFETでは、導電チャネルは主に、フィンの2つの側壁に沿ってのみフィンの上部に沿っては設けられてない設けられる。図4は、本発明の一実施形態に応じて構成されたトライゲートアーキテクチャの一例を示す斜視図である。図から分かるように、トライゲートデバイスは、半導体本体または半導体フィン260点線で示すを有する基板400を備える。半導体フィン260は、基板400から延伸して、分離領域710、720を貫通している。ゲート電極340は、フィン260の3つの面に沿って形成されており、3つのゲートを形成している。ハードマスク410は、ゲート電極340の上部に形成されている。ゲートスペーサ460、470は、ゲート電極340の互いに対向する側壁に形成されている。ソース領域は、凹状ソース界面266上およびフィン260の一の側壁上に形成されているエピタキシャル領域531を含み、ドレイン領域は、凹状ソース界面266上およびフィン260の対向する側壁上に形成されている不図示エピタキシャル領域531を含む。キャップ層541は、エピタキシャル領域531上に堆積させる。一実施形態によると、分離領域710、720は、一般的な技術を利用して形成されるシャロートレンチアイソレーションSTI領域である。例えば、基板200をエッチングしてトレンチを形成した後、酸化物材料をトレンチに堆積させてSTI領域を形成する。分離領域710、720は、任意の公知の絶縁材料、例えば、SiO2で形成されるとしてよい。基板102に関する上記の説明は、本例でも同じである例えば、基板400は、シリコン基板またはSOI基板または多層基板であってよい。本開示から明らかであるが、従来の処理および形成技術を用いてトライゲートトランジスタ構造を製造することができる。しかし、本発明の一実施形態例によると、エピタキシャル領域531およびキャップ層541の二層構造は、インサイチュホウ素ドープシリコンゲルマニウムおよびこれを覆う高濃度ホウ素ドープゲルマニウムキャップを利用して実現することができる。任意で、この2層の間にはゲルマニウムグレーデッドバッファおよび/またはホウ素グレーデッドバッファを形成する。上述したように、このようなバッファは、凹状ソース界面266内のエピタキシャル領域531のために堆積させたホウ素ドープSiGeに適合するベースレベルゲルマニウム/ホウ素濃度から、高濃度ホウ素ドープゲルマニウムキャップ541まで漸次変化させるために利用されるとしてよい。これに代えて、ゲルマニウムおよび/またはホウ素の濃度の漸次変化は、介在するグレーデッドバッファ構成ではなく、エピタキシャル領域531自体の内部で実現することもできる。さらに想到するであろうが、トライゲート構成に代わるものとして、誘電体/分離層をフィン260の上部に含むダブルゲートアーキテクチャが挙げられることに留意されたい。図5は、本発明の一実施形態例に応じて構成される自己整合型のソースエピ先端部およびドレインエピ先端部を利用することで実現可能な改善点を説明するためのグラフである。ライン500は、本明細書で説明した技術を利用して構築されたMOSデバイスについて得られたデータを示す。同図から分かるように、ライン118でデータが表されている従来の処理を用いて形成されたデバイスに比べて、スペーサの厚みがUC間距離に与える影響がはるかに小さくなっている。図6Aおよび図6Bはさらに、本発明の一実施形態例に応じて構成された自己整合型のソースエピ先端部およびドレインエピ先端部を用いることで可能となる改善点をさらに説明するための図である。具体的には、図6Aは、ショットキバリアNiGeダイオードの測定結果漏れ対電圧を示す図であり、ニッケル-ゲルマニウム仕事関数は非常にP型であるGe価電子帯の約85mV上ことが分かる。図6Bは、本発明の一部の実施形態例に係る、このようなゲルマニウム化物材料を利用すること、および、ショットキバリアの高さが改善されることによって、従来のSiGeソース/ドレインを持つPMOSデバイスに比べて、Rextが半分以下に改善されることが分かるシミュレーションデータを示す図である。公知であるが、ショットキバリアの高さは、半導体-金属接合を超えて導通する際の整流バリアである。ショットキバリアの高さは、半導体-金属界面における金属のフェルミ準位と半導体の多数キャリアバンド端との間でエネルギー位置が不一致であることを反映している。P型半導体-金属界面の場合、ショットキバリアの高さは、金属のフェルミ準位と半導体の価電子帯の最高値との間の差分である。このように、本開示を鑑みれば明らかであるが、本明細書に記載する本発明のさまざまな実施形態は、トランジスタのスケーリングに関する問題の幾つかを解決するために用いることが出来、例えば、ピッチおよび電力供給Vccのスケーリングを可能のままチャネル移動度を向上させ、ソース/ドレインおよびコンタクト抵抗を低減し、チャネルの急峻性を改善し、特に、プレナー型および非プレナー型のアーキテクチャにおいてサリサイドとソース/ドレインとの間のバリアの高さを小さくして総寄生抵抗を最小限に抑える。本開示を参照すれば、数多くの実施形態に想到することは明らかであろう。本発明の一実施形態例によると、トランジスタデバイスが提供される。当該デバイスは、チャネル領域を含む基板を備える。当該デバイスはさらに、チャネル領域の上方にゲート電極を備え、ゲート電極とチャネル領域との間にはゲート誘電体層が設けられ、ゲート電極の側面にはスペーサが設けられる。当該デバイスはさらに、基板内にチャネル領域に隣接させて形成されているソース領域およびドレイン領域を含み、ソース領域およびドレイン領域はそれぞれ、ゲート誘電体層および/またはスペーサのうち対応する一のスペーサの下方に延在している先端領域を含む。ソース領域およびドレイン領域は、ゲルマニウム濃度が50原子パーセントを超えており、ホウ素濃度が1E20cm-3を超えているホウ素ドープゲルマニウム層を含む。このような一例では、当該デバイスは、プレナー型またはフィンFET型のPMOSトランジスタのいずれか一方である。別の一例では、当該デバイスは、金属-ゲルマニウム化物のソースコンタクトおよびドレインコンタクトを含むとしてよい。別の一例によると、当該デバイスは、ソース領域およびドレイン領域の上方に層間誘電体を含むとしてよい。別の一例によると、当該デバイスは、基板とホウ素ドープゲルマニウム層との間にバッファを備えるとしてよい。一のこのような具体例によると、バッファは、ゲルマニウム濃度が基板に適合するベースレベル濃度から95原子を超える高濃度までの間で漸次変化する。別の具体的な一例を挙げると、バッファは、ホウ素濃度が基板に適合するベースレベル濃度から1E20cm-3を超える高濃度までの間で漸次変化する。別の具体的な実施形態によると、ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分とその上に設けられるホウ素ドープゲルマニウムキャップとを含む二層構造を持つ。このような具体的な一例によると、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が基板に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化し、ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が95原子パーセントを超えている。別の具体的な一例によると、ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が基板に適合しているベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化している。別の具体的な例によると、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、当該デバイスはさらに、ホウ素ドープシリコンゲルマニウム部分とホウ素ドープゲルマニウムキャップとの間にバッファを含む。バッファは、ゲルマニウム濃度がホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化しており、ホウ素濃度は、ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化している。別の具体的な例では、当該トランジスタは、Rext値が100オームμm未満である例えば、Rext=70オームμm、±10。以上から明らかであるが、ホウ素濃度は、所望の導電率等に応じて高く設定することができ、一部のこのような例では、2E20cm-3または3E20cm-3または4E20cm-3または5E20cm-3、2E21cm-3を超える濃度である。本発明の別の実施形態は、トランジスタデバイスを提供する。この例では、当該デバイスは、チャネル領域と、当該チャネル領域の上方に位置するゲート電極とを有する基板を備える。ゲート電極とチャネル領域との間にゲート誘電体層が設けられており、ゲート電極の側面にはスペーサが設けられている。当該デバイスはさらに、基板内にチャネル領域に隣接して形成されているソース領域およびドレイン領域を備える。ソース領域およびドレイン領域はそれぞれ、ゲート誘電体層および/またはスペーサのうち対応する一のスペーサの下方に延在している先端領域を含む。ソース領域およびドレイン領域は、ゲルマニウム濃度が50原子パーセントを超えており、ホウ素濃度が2E20cm-3を超えているホウ素ドープゲルマニウム層を含む。当該デバイスはさらに、金属-ゲルマニウム化物のソースコンタクトおよびドレインコンタクトを備える。一部のこのような例では、当該デバイスはさらに、基板とホウ素ドープゲルマニウム層との間にバッファを備えるとしてよい。バッファは、ゲルマニウム濃度が基板に適合するベースレベル濃度から95原子を超える高濃度までの間で漸次変化し、ホウ素濃度が基板に適合するベースレベル濃度から2E20cm-3を超える高濃度までの間で漸次変化する。他の例では、ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分とその上に設けられるホウ素ドープゲルマニウムキャップとを含む二層構造を持つ。一部の具体的な例では、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が基板に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化し、ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が95原子パーセントを超えている。一部の具体的な実施形態によると、ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が基板に適合しているベースレベル濃度から2E20cm-3を超える高濃度まで漸次変化している。他の具体的な例では、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、当該デバイスはさらに、ホウ素ドープシリコンゲルマニウム部分とホウ素ドープゲルマニウムキャップとの間に薄いバッファを含む。バッファは、ゲルマニウム濃度がホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化しており、ホウ素濃度は、ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から2E20cm-3を超える高濃度まで漸次変化している。バッファの厚みは、100オングストローム未満である。本発明の別の実施形態は、トランジスタデバイスの製造方法を提供する。当該方法は、チャネル領域を持つ基板を用意する段階と、チャネル領域の上方にゲート電極を設ける段階とを備える。ゲート電極とチャネル領域との間にはゲート誘電体層が設けられており、ゲート電極の側面にはスペーサが設けられている。当該方法は続いて、基板内にチャネル領域に隣接させてソース領域およびドレイン領域を形成する段階を備える。ソース領域およびドレイン領域はそれぞれ、ゲート誘電体層および/またはスペーサのうち対応する一のスペーサの下方に延在している先端領域を含む。ソース領域およびドレイン領域は、ゲルマニウム濃度が50原子パーセントを超えており、ホウ素濃度が1E20cm-3を超えているホウ素ドープゲルマニウム層を含む。一部のこのような実施形態によると、当該方法はさらに、基板とホウ素ドープゲルマニウム層との間にバッファを設ける段階を備える。バッファは、ゲルマニウム濃度が基板に適合するベースレベル濃度から95原子を超える高濃度までの間で漸次変化し、ホウ素濃度が基板に適合するベースレベル濃度から1E20cm-3を超える高濃度までの間で漸次変化する。他の実施形態では、ホウ素ドープゲルマニウム層は、ホウ素ドープシリコンゲルマニウム部分とその上に設けられるホウ素ドープゲルマニウムキャップとを含む二層構造を持つ。このような一例では、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が基板に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化し、ホウ素ドープゲルマニウムキャップは、ゲルマニウム濃度が95原子パーセントを超えている。別のこのような例では、ホウ素ドープシリコンゲルマニウム部分は、ゲルマニウム濃度が一定であり、当該方法はさらに、ホウ素ドープシリコンゲルマニウム部分とホウ素ドープゲルマニウムキャップとの間にバッファを設ける段階を備える。バッファは、ゲルマニウム濃度がホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から50原子パーセントを超える高濃度まで漸次変化しており、ホウ素濃度は、ホウ素ドープシリコンゲルマニウム部分に適合するベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化している。一部のこのような例では、ホウ素ドープシリコンゲルマニウム部分は、ホウ素濃度が基板に適合しているベースレベル濃度から1E20cm-3を超える高濃度まで漸次変化している。本発明の実施形態例に係る上記の説明は、例示および説明のために記載したに過ぎない。上記の説明は、開示した特定の形態に本発明を限定するものではなく、全てを網羅したものでもない。本開示を参照すれば、多くの点で変形および変更が可能である。例えば、本発明の一部の実施形態はゲルマニウムのインサイチュホウ素ドープを利用するが、他の実施形態では真性ゲルマニウムを利用して、堆積させた後にホウ素の注入およびアニーリングを実行して所望のホウ素ドープ濃度を実現するとしてもよい。さらに、一部の実施形態は、本明細書で上述した方法で製造されたソース領域およびドレイン領域を含むとしてよい例えば、ゲルマニウム濃度が50原子パーセントを超え、ホウ素濃度が1E20cm-3を超えるが、従来の処理を用いて例えば、注入処理およびアニーリング処理ソース領域およびドレイン領域の先端部を形成するとしてもよい。このような実施形態では、先端部は、ソース/ドレイン領域の本体部分よりもゲルマニウムおよび/またはホウ素の濃度が低くなるとしてよいが、用途によってはこれでよい場合もある。さらに別の実施形態では、ソース領域およびドレイン領域の先端部のみでゲルマニウムおよびホウ素の濃度を高くするとしてよく、ソース領域およびドレイン領域の本体部分は、ゲルマニウム/ホウ素の濃度が従来通り、または、これより低いとしてよい。本発明の範囲はこのような詳細な説明によって限定されるものではなく、添付した請求項によって定義されるものとする。