半導体メモリのリフレッシュを実行するか否かを指定するリフレッシュ発行要求を出力するリフレッシュ要求部と、前記リフレッシュ発行要求と、前記半導体メモリに対するアクセス要求及びアクセス対象のアドレスとを受け取り、前記リフレッシュ発行要求がリフレッシュの実行を示す第1リフレッシュ発行要求の場合、前記半導体メモリに対してリフレッシュ要求を出力し、リフレッシュを実行しないことを示す第2リフレッシュ発行要求の場合、前記半導体メモリに対して前記アクセス要求及び前記アドレスを出力する調停部とを具備し、前記リフレッシュ要求部は、前記半導体メモリの第1アドレスに対する第1アクセス要求を受け取ると、前記第1アドレスが含まれる第1アドレス領域に対する第1アクセス間隔の期間を過ぎるまで、マスク信号を出力するマスク部と、前記マスク信号を受け取る場合、前記第2リフレッシュ発行要求を前記調停部に出力し、前記マスク信号を受け取らない場合、所定の間隔で前記第1リフレッシュ発行要求を前記調停部に出力する要求部とを備えるメモリアクセス制御回路。請求項1に記載のメモリアクセス制御回路であって、前記マスク部は、前記第1アクセス要求と前記第1アドレスとを受け取ると、前記第1アドレスが含まれる前記第1アドレス領域と、前記第1アドレス領域に対する前記第1アクセス間隔と、前記第1アドレス領域に対する第1アクセス回数を出力する予測テーブル格納部と、前記第1アクセス回数が所定の回数を超えたか否かを判定する回数判定部と、前記第1アクセス回数が前記所定の回数を超えた場合、前記第1アクセス間隔の期間を過ぎるまで、前記マスク信号を前記要求部に出力するマスク信号生成部とを備えるメモリアクセス制御回路。請求項2に記載のメモリアクセス制御回路であって、前記予測テーブル格納部は、複数のアドレス領域と、前記複数のアドレス領域の各々に対するアクセス回数と、複数のアドレス領域の各々に対するアクセス間隔とを関連付けた予測テーブルを有し、前記予測テーブル格納部は、前記第1アクセス要求と前記第1アドレスとを受け取ると、前記予測テーブルを参照して、前記第1アドレスが含まれる前記第1アドレス領域を抽出し、前記第1アドレス領域に対する前回の第2アクセス要求と前記第1アクセス要求との前記第1アクセス間隔を算出し、前記第1アドレス領域に対するアクセス回数を1つ増加して前記第1アクセス回数とするメモリアクセス制御回路。請求項1乃至3の何れか一項に記載のメモリアクセス制御回路であって、前記要求部は、前記所定の間隔で、前記半導体メモリに対するリフレッシュの生成要求を出力するリフレッシュ生成カウンタと、前記リフレッシュの生成要求を受け取る毎に、蓄積数としてカウントする蓄積部と、前記マスク信号を受け取る場合であって、前記蓄積数が所定の範囲内であるときは、前記第2リフレッシュ発行要求を前記調停部に出力し、前記蓄積数が所定の範囲外であるときは、前記第1リフレッシュ発行要求を前記調停部に出力する蓄積数判定部とを備え、前記蓄積部は、前記調停部が前記リフレッシュ要求を前記半導体メモリに出力した場合、前記蓄積数を1つ減らすメモリアクセス制御回路。半導体メモリの第1アドレスに対する第1アクセス要求を受け取るステップと、前記第1アクセス要求及び前記第1アドレスに基づいて、前記半導体メモリのリフレッシュを実行するか否かを指定するリフレッシュ発行要求を出力するステップと、前記リフレッシュ発行要求に応じて、前記第1アクセス要求及び前記第1アドレス、又はリフレッシュ要求を、前記半導体メモリに対して出力するステップとを具備し、前記リフレッシュ発行要求を出力するステップは、前記第1アドレスが含まれる第1アドレス領域に対する第1アクセス間隔の期間を過ぎるまで、マスク信号を出力するステップと、前記マスク信号に応じて、前記リフレッシュ発行要求を出力するステップとを備え、前記マスク信号に応じて、前記リフレッシュ発行要求を出力するステップは、前記マスク信号を受け取らない場合、所定の間隔でリフレッシュの実行を示す第1リフレッシュ発行要求を出力するステップと、前記マスク信号を受け取る場合、リフレッシュを実行しないことを示す第2リフレッシュ発行要求を出力するステップとを含み、前記半導体メモリに対して出力するステップは、前記第1リフレッシュ発行要求を受け取る場合、前記リフレッシュ要求を出力し、前記第2リフレッシュ発行要求を受け取る場合、前記第1アクセス要求及び前記第1アドレスを出力するステップを備えるメモリアクセス制御方法。請求項5に記載のメモリアクセス制御方法であって、前記マスク信号を出力するステップは、前記第1アクセス要求と前記第1アドレスとを受け取ると、前記第1アドレスが含まれる前記第1アドレス領域と、前記第1アドレス領域に対する前記第1アクセス間隔と、前記第1アドレス領域に対する第1アクセス回数を出力するステップと、前記第1アクセス回数が所定の回数を超えたか否かを判定するステップと、前記第1アクセス回数が前記所定の回数を超えた場合、前記第1アクセス間隔の期間を過ぎるまで、前記マスク信号を出力するステップとを含むメモリアクセス制御方法。請求項6に記載のメモリアクセス制御方法であって、前記第1アクセス回数を出力するステップは、複数のアドレス領域と、前記複数のアドレス領域の各々に対するアクセス回数と、複数のアドレス領域の各々に対するアクセス間隔とを関連付けた予測テーブルを参照して、前記第1アドレスが含まれる前記第1アドレス領域を抽出するステップと、前記第1アドレス領域に対する、前回の第2アクセス要求と前記第1アクセス要求との前記第1アクセス間隔を算出するステップと、前記第1アドレス領域に対するアクセス回数を1つ増加して前記第1アクセス回数とするステップとを含むメモリアクセス制御方法。請求項5乃至7の何れか一項に記載のメモリアクセス制御方法であって、前記マスク信号に応じて、前記リフレッシュ発行要求を出力するステップは、前記所定の間隔で、前記半導体メモリに対するリフレッシュの生成要求を出力するステップと、前記リフレッシュの生成要求を受け取る毎に、蓄積数を1つ増加するステップと前記リフレッシュ要求が前記半導体メモリに出力する毎に、前記蓄積数を1つ減らすステップとを更に含み、前記マスク信号を受け取る場合、リフレッシュを実行しないことを示す前記第2リフレッシュ発行要求を出力するステップは、前記蓄積数が所定の範囲内であるときは、前記第2リフレッシュ発行要求を出力し、前記蓄積数が所定の範囲外であるときは、前記第1リフレッシュ発行要求を出力するステップを含むメモリアクセス制御方法。DRAMに対するアクセス要求が連続して発行される場合でも、レーテンシを悪化させることなくアクセス要求とリフレッシュとを効率良く実行することは重要である。例えば、特許文献1の技術では、DRAMアクセスとリフレッシュとが競合して、リフレッシュが待たされた場合、DRAMアクセスの終了後にリフレッシュが発行される。しかし、リフレッシュが発行されると、リフレッシュが完了するまで、即ち、少なくとも最短リフレッシュ間隔の期間、次のDRAMアクセスは待たされることになる。ここで、2つの連続して発行されるDRAMアクセスを考えると、1つ目のDRAMアクセスの終了後にリフレッシュが実行されると、2つ目のDRAMアクセスは連続しているにも係わらず待たされることになる。このように、2つの連続するDRAMアクセスに対して、2つ目のDRAMアクセスの前にリフレッシュが実行されてしまうと、レーテンシが悪化するという問題が生じる。以下に、発明を実施するための形態実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明のメモリアクセス制御回路1は、リフレッシュ要求部20と、調停部30とを具備する。リフレッシュ要求部20は、半導体メモリ3のリフレッシュを実行するか否かを指定するリフレッシュ発行要求130を出力する。調停部30は、リフレッシュ発行要求130と、半導体メモリ3に対するアクセス要求101及びアクセス対象のアドレス102とを受け取り、リフレッシュ発行要求130がリフレッシュの実行を示す第1リフレッシュ発行要求130の場合、半導体メモリ3に対してリフレッシュ要求を出力し、リフレッシュを実行しないことを示す第2リフレッシュ発行要求130の場合、半導体メモリ3に対してアクセス要求101及びアドレス102を出力する。リフレッシュ要求部20は、マスク部40と、要求部60とを備える。マスク部40は、半導体メモリ3の第1アドレス102に対する第1アクセス要求101を受け取ると、第1アドレス102が含まれる第1アドレス領域TAAに対する第1アクセス間隔CAIの期間を過ぎるまで、マスク信号110を出力する。要求部60は、マスク信号110を受け取る場合、第2リフレッシュ発行要求130を調停部30に出力し、マスク信号110を受け取らない場合、所定の間隔で第1リフレッシュ発行要求130を調停部30に出力する。本発明のメモリアクセス制御方法は、半導体メモリ3の第1アドレス102に対する第1アクセス要求101を受け取るステップと、第1アクセス要求101及び第1アドレス102に基づいて、半導体メモリ3のリフレッシュを実行するか否かを指定するリフレッシュ発行要求130を出力するステップと、リフレッシュ発行要求130に応じて、第1アクセス要求101及び第1アドレス102、又はリフレッシュ要求を、半導体メモリ3に対して出力するステップとを具備する。リフレッシュ発行要求130を出力するステップは、第1アドレス102が含まれる第1アドレス領域TAAに対する第1アクセス間隔CAIの期間を過ぎるまで、マスク信号110を出力するステップと、マスク信号110に応じて、リフレッシュ発行要求130を出力するステップとを備える。マスク信号110に応じて、リフレッシュ発行要求130を出力するステップは、マスク信号110を受け取らない場合、所定の間隔でリフレッシュの実行を示す第1リフレッシュ発行要求130を出力するステップと、マスク信号110を受け取る場合、リフレッシュを実行しないことを示す第2リフレッシュ発行要求130を出力するステップとを含む。半導体メモリ3に対して出力するステップは、第1リフレッシュ発行要求130を受け取る場合、リフレッシュ要求を出力し、第2リフレッシュ発行要求130を受け取る場合、第1アクセス要求101及び第1アドレス102を出力するステップを備える。本発明のメモリアクセス制御回路は、半導体メモリに対するアクセス要求が連続して発行される場合でも、アクセス要求とリフレッシュとを効率良く実行することができる。以下、添付図面を参照して本発明の実施の形態によるメモリアクセス制御回路を説明する。第1の実施の形態図1は、本発明の第1の実施の形態によるメモリアクセス制御回路1の構成を示すブロック図である。図1を参照すると、メモリアクセス制御回路1は、ホストI/Finterface10と、リフレッシュ要求部20と、調停部30とを具備する。メモリアクセス制御部1は、ホストI/F10を介して上位システム2と接続され、調停部30を介してDDR3-SDRAMDouble-Data-Rate3SynchronousDynamicRandomAccessMemoryなどの半導体メモリであるメモリデバイス3と接続される。ホストI/F10は、AXIAdvancedExtensibleInterfaceやAHBAdvancedHigh-performanceBusなどのバスインターフェース100によって上位システム2と接続される。ホストI/F10は、上位システム2からDRAMアクセス要求101と、アクセス対象のアドレスであるターゲットアドレス102とを受け取り、リフレッシュ要求部20及び調停部30に出力する。詳細には、ホストI/F10は、DRAMアクセス要求101をリフレッシュ要求部20及び調停部30に出力し、DRAMアクセス要求101に同期させて、ターゲットアドレス102をリフレッシュ要求部20及び調停部30に出力する。リフレッシュ要求部20は、DRAMアクセス要求101とターゲットアドレス102とに基づいて、メモリデバイス3のリフレッシュを実行するか否かを指定するリフレッシュ発行要求130を生成し、調停部30に出力する。以降の説明では、リフレッシュ発行要求130は、1がリフレッシュの実行を示し、0がリフレッシュを実行しないことを示すとする。リフレッシュ要求部20の詳細は後述する。調停部30は、バス接続150によってメモリデバイス3と接続される。調停部30は、ホストI/F10からメモリデバイス3に対するDRAMアクセス要求101及びターゲットアドレス102を受け取る。また、調停部30は、リフレッシュ要求部20からリフレッシュ発行要求130を受け取る。調停部30は、DRAMアクセス要求101と、リフレッシュ発行要求130とが競合した場合、リフレッシュ発行要求130の状態に基づいて、メモリデバイス3に出力する。ここでは、調停部30は、リフレッシュの実行を示すリフレッシュ発行要求130を最優先で処理することが好ましい。つまり、調停部30は、1のリフレッシュ発行要求130を受け取る場合、メモリデバイス3に対してリフレッシュ要求を出力し、0のリフレッシュ発行要求130を受け取る場合、メモリデバイス3に対してDRAMアクセス要求101及びターゲットアドレス102を出力する。リフレッシュ要求部20は、メモリデバイス3のリフレッシュをどのタイミングで行うかを制御している。リフレッシュ要求部20の詳細を説明すると、リフレッシュ要求部20は、マスク部40と、間隔設定部50と、要求部60とを備える。マスク部40は、メモリデバイス3のターゲットアドレス102に対するDRAMアクセス要求101を受け取る。マスク部40は、そのターゲットアドレス102の含まれるアドレス領域に対して、次のDRAMアクセス要求101が高い確率で発生する可能性のある期間を過ぎるまで、メモリデバイス3をリフレッシュしないようにする。詳細には、マスク部40は、そのアドレス領域に対するアクセス間隔アクセス間隔についての詳細は後述するを過ぎるまで、0のリフレッシュ発行要求130を出力させるための、リフレッシュ発行マスク信号110を要求部60に出力する。以降の説明では、リフレッシュ発行マスク信号110は、1が0のリフレッシュ発行要求130を出力させることを示し、0が1のリフレッシュ発行要求130を出力させることを示すとする。言い換えると、リフレッシュ発行マスク信号110がアクティブなとき、リフレッシュの実行を示す1のリフレッシュ発行要求130がマスクされる。間隔設定部50は、設定された所定の間隔通常平均リフレッシュ発行間隔64msec/8192=7.8usectREFI毎に、リフレッシュを要求する間隔を示すリフレッシュ間隔設定120を要求部60に出力する。要求部60は、リフレッシュ発行マスク信号110の1又は0の状態に応じて、リフレッシュ間隔設定120で設定された所定の間隔で、リフレッシュ発行要求130を調停部30に出力する。詳細には、要求部60は、0のリフレッシュ発行マスク信号110を受け取る場合、所定の間隔で1のリフレッシュ発行要求130を調停部30に出力する。一方、要求部60は、1のリフレッシュ発行マスク信号110を受け取る場合、0のリフレッシュ発行要求130を調停部30に出力する。つまり、マスク部40のリフレッシュ発行マスク信号110が、メモリデバイス3のリフレッシュをどのタイミングで行うかを制御している。図2は、マスク部40の構成を示すブロック図である。図2を参照すると、マスク部40は、予測テーブル格納部41と、回数判定部42と、マスク信号生成部43とを備える。予測テーブル格納部41は、予測テーブルを有する。図3は、予測テーブル格納部41が有する予測テーブルである。図3を参照すると、予測テーブルは、複数のアドレス領域ターゲットアドレス領域TAAと、複数のアドレス領域の各々に対する最新のアクセス間隔アクセス間隔CAIと、複数のアドレス領域の各々に対するアクセス回数発生回数OCTとを関連付けて格納する。アクセス間隔CAIには、同じアドレス領域に対する連続した2つのアクセスの間隔、特に最新の2つのアクセスの間隔が格納される。発生回数OCTには、同じアクセス領域に対するアクセス回数が格納される。尚、予測テーブルの行数は多ければ多いほど、即ち、ターゲットアドレス領域TAAを細かく設定すればするほど、1つのターゲットアドレス領域TAAに対するアクセス間隔CAIの精度は高くなる。しかし、予測テーブルの行数は、ハードウェア容量とのトレードオフで決定される。また、予測テーブル格納部41は、DRAMアクセス要求101を観測するため、高速な動作が要求される。そのため、予測テーブル格納部41はSRAMまたはF/Fで構成されることが好ましい。予測テーブル格納部41は、ホストI/F10からDRAMアクセス要求101と、ターゲットアドレス102とを受け取ると、予測テーブルを更新し、ターゲットアドレス102が含まれるターゲットアドレス領域TAAと、ターゲットアドレス領域TAAに対するアクセス間隔CAIと、ターゲットアドレス領域TAAに対するアクセス回数OCTを出力する。詳細には、予測テーブル格納部41は、予測テーブルを参照して、受け取ったターゲットアドレス102が含まれるターゲットアドレス領域TAAを抽出する。そして、予測テーブル格納部41は、受け取ったDRAMアクセス要求101と、同じターゲットアドレス領域TAAに対する前回のDRAMアクセス要求101とのアクセス間隔CAIを算出する。更に、予測テーブル格納部41は、該当するターゲットアドレス領域TAAに関連付けられた発生回数OCTを1つ増加させる。また、予測テーブル格納部41は、該当するターゲットアドレス領域TAAに関連づけられたアクセス間隔CAIを、算出した間隔に更新する。その後、予測テーブル格納部41は、ターゲットアドレス102が含まれるターゲットアドレス領域TAAと、更新したアクセス回数OCTとを、回数判定部42に出力する。また、予測テーブル格納部41は、当該ターゲットアドレス領域TAAと、更新したアクセス間隔CAIとを、マスク信号生成部43に出力する。ここで、予測テーブル格納部41の詳細な動作を説明する。図4は、本発明のメモリアクセス制御回路1における予測テーブル格納部41の処理動作を示したフローチャートである。図4を参照して、予測テーブル格納部41の処理動作を説明する。ステップS01:予測テーブル格納部41は、ホストI/F10からのDRAMアクセス要求101と、ターゲットアドレス102とを受け取る。ステップS02:予測テーブル格納部41は、予測テーブルを参照して、受け取ったターゲットアドレス102が、ターゲットアドレス領域TAAに一致するか否かを判定する。ステップS03:ステップS02において一致の場合、予測テーブル格納部41は、受け取ったDRAMアクセス要求101が含まれるターゲットアドレス領域TAAを抽出する。そして、予測テーブル格納部41は、同じターゲットアドレス領域TAAに対する、前回のDRAMアクセス要求101と今回のDRAMアクセス要求101とのアクセス間隔CAIを算出する。ステップS04:予測テーブル格納部41は、該当するターゲットアドレス領域TAAに関連付けられた発生回数OCTを1つ増加させる。ステップS05:予測テーブル格納部41は、該当するターゲットアドレス領域TAAに関連づけられたアクセス間隔CAIを、ステップS03で算出した間隔に更新する。ステップS06:予測テーブル格納部41は、ターゲットアドレス102が含まれるターゲットアドレス領域TAAと、更新したアクセス回数OCTとを、回数判定部42に出力する。また、予測テーブル格納部41は、当該ターゲットアドレス領域TAAと、更新したアクセス間隔CAIとを、マスク信号生成部43に出力する。ステップS07:ステップS02において不一致の場合、予測テーブル格納部41は予測テーブルを参照して、未使用の行があるか否かを判定する。ステップS08:ステップS07において未使用の行がある場合YES、予測テーブル格納部41は、受け取ったターゲットアドレス102を含むような領域を新たなターゲットアドレス領域TAAとして、予測テーブルに登録する。このとき、ターゲットアドレス領域TAAは、4kbyte空間など、一定のアドレス領域をカバーする情報となっていることが望ましい。何故なら、DRAMアクセス要求101には、アクセス対象となるターゲットアドレス102に局所性が見られるためである。また、予測テーブル格納部41は、発生回数OCTを1に設定する。尚、アクセス間隔CAIには何も登録されない。ステップS09:ステップS07において未使用の行がない場合NO、予測テーブル格納部41は、受け取ったターゲットアドレス102を含むような領域を新たなターゲットアドレス領域TAAとし、ホストI/F10からそのターゲットアドレス領域TAAに一致する次のターゲットアドレス102を受け取る。そして、予測テーブル格納部41は、同じターゲットアドレス領域TAAに対する2つのDRAMアクセス要求101のアクセス間隔CAIを算出する。ステップS10:予測テーブル格納部41は、予測テーブルを参照して、発生回数OCTの最も少ないターゲットアドレス領域TAAを抽出する。そして、予測テーブル格納部41は、抽出したターゲットアドレス領域TAAに関連付けられたアクセス間隔CAIと、算出したアクセス間隔とを比較する。ステップS11:ステップS10の比較の結果、ステップS09で算出したアクセス間隔の方が小さい短い場合は、予測テーブル格納部41は、ステップS01で受け取ったDRAMアクセス101に関する情報と、比較対象であったターゲットアドレス領域TAAに関する情報とを入れ替える。ステップS12:ステップS10の比較の結果、ステップS09で算出したアクセス間隔の方が大きい長い場合は、予測テーブル格納部41は、ステップS01で受け取ったDRAMアクセス要求101、ターゲットアドレス102及び算出したアクセス間隔を破棄する。この様にして、予測テーブル格納部41は、DRAMアクセス要求101のアクセス間隔がより短いものを予測テーブルに格納していく。尚、予測テーブルの初期化は、LSIのシステムリセットにより初期化されてもいいし、初期化設定レジスタを設けてアプリケーションから初期化できるようにしても良い。図2の回路判定部42について説明する。回数判定部42は、同じターゲットアドレス領域TAAに対する次のDRAMアクセス要求101が、高い確率で連続するか否かを判定する。回数判定部42は、次のDRAMアクセス要求101が連続する確率が高いと判定した場合は、メモリデバイス3をリフレッシュしないようにし、次のDRAMアクセス要求101が連続する確率が低いと判定した場合即ちリフレッシュ発行要求130を出力してもDRAMアクセス要求101と衝突する可能性は低い場合は、メモリデバイス3をリフレッシュするように動作する。詳細には、回数判定部42は、予測テーブル格納部41から、ターゲットアドレス102の含まれるターゲットアドレス領域TAAと、発生回数OCTとを受け取る。回数判定部42は、ターゲットアドレス領域TAAに対する発生回数OCTアクセス回数が、予め設定された所定の回数閾値を超えたか否かを判定する。回数判定部42は、発生回数OCTが所定の回数を超えている場合、次のDRAMアクセス要求101が連続する確率が高いと判定して、1のリフレッシュ発行マスク信号110を出力させるリフレッシュ許可信号105を、マスタ信号生成部43に出力する。一方、回数判定部42は、発生回数OCTが所定の回数を超えていない場合、DRAMアクセス要求101が連続する確率が低いと判定して、0のリフレッシュ発行マスク信号110を出力させるリフレッシュ許可信号105を、マスタ信号生成部43に出力する。以降の説明では、リフレッシュ許可信号105は、0が1のリフレッシュ発行マスク信号110の出力をさせることを示し、1が0のリフレッシュ発行マスク信号110の出力をさせることを示すとする。発生回数OCTの閾値は、固定値で設計によって作りこんでもよいし、ソフトウェアによって変更できるような構成としてもよい。固定値で作りこむ場合は2以上にすることが望ましい。これは閾値が1の場合は、1度しか当該ターゲットアドレス領域TAAへのアクセスが発生していないためである。つまり、1の場合では、学習が全くされていないため信頼性が低く、リフレッシュ要求を出力できるタイミングであるのに、リフレッシュが実行されず、リフレッシュの効率を悪くする可能性が高くなる。マスク信号生成部43は、同じターゲットアドレス領域TAAに対して、次のDRAMアクセス要求101が連続する確率が高い場合、次のDRAMアクセス要求101が発生する可能性のある期間を過ぎるまで、メモリデバイス3をリフレッシュしないように動作する。詳細には、マスク信号生成部43は、ホストI/F10からDRAMアクセス要求101を受け取り、予測テーブル格納部41からターゲットアドレス領域TAAとアクセス間隔CAIとを受け取り、回数判定部42からリフレッシュ許可信号105を受け取る。ここで受け取るアクセス間隔CAIは、ターゲットアドレス102を含むターゲットアドレス領域TAAに対する最新のアクセス間隔である。まず、マスク信号生成部43は、DRAMアクセス要求101を受け取ると、内部のカウンタを0にクリアして、アクセス間隔CAIの期間を過ぎるまでカウントする。ここで、アクセス間隔CAIは、次のDRAMアクセス要求101が発生する可能性のある期間を表す。そして、マスク信号生成部43は、0のリフレッシュ許可信号105を受け取る場合次のDRAMアクセス要求101が連続する確率が高い場合、アクセス間隔CAIを過ぎるまでの間、1のリフレッシュ発行マスク信号110を要求部60に出力する。つまり、マスク信号生成部43は、次のDRAMアクセス要求101が高い確率で発生する可能性のある期間は、要求部60から1のリフレッシュ発行要求130が調停部30に出力されないように動作する。更に、マスク信号生成部43は、0のリフレッシュ許可信号105を受け取っているときに、カウントした期間がアクセス間隔CAIを超えた場合、0のリフレッシュ発行マスク信号110を要求部60に出力する。つまり、マスク信号生成部43は、次のDRAMアクセス要求101が発生する可能性が低くなったと判定して、要求部60から1のリフレッシュ発行要求130が調停部30に出力されるように動作する。一方、マスク信号生成部43は、1のリフレッシュ許可信号105を受け取る場合次のDRAMアクセス要求101が連続する確率が低い場合、アクセス間隔CAIの期間のカウントによらず、0のリフレッシュ発行マスク信号110を要求部60に出力する。以上のように、本発明のメモリアクセス制御回路1は、同じターゲットアドレス領域TAAに対する2つのDRAMアクセス要求101が、連続するか否かを適切に判定することができると共に、連続すると予想される期間も適切に判定することができる。これによって、本発明のメモリアクセス制御回路1は、2つの連続するDRAMアクセス要求101があった場合に、2つ目のDRAMアクセス要求101の前にリフレッシュが実行されることがなく、しかも、リフレッシュを実行しない期間も適切に制御することができる。従って、本発明のメモリアクセス制御回路1は、メモリデバイス3に対するDRAMアクセス要求101が連続して発行される場合でも、レーテンシを悪化させることなくDRAMアクセス要求101とリフレッシュ要求とを効率良く出力することができる。本発明は、DRAMアクセス要求101のターゲットアドレス102の局所性を利用し、DRAMアクセス要求101ごとの間隔を認識することで、DRAMアクセス要求101とリフレッシュと競合を避け、レーテンシ悪化を回避している。DRAMアクセス要求101を行うモジュール、例えばCPUやディスプレイコントローラにおいては、割込み処理などで特定の局所性を持つアドレス領域に対して同じアクセスパタンとなるようなDRAMアクセス要求101を行うことが度々見られる。このようなアドレスの局所性から、連続するDRAMアクセス要求101を予測し、リフレッシュ要求の出力を抑制することでDRAMアクセス要求101を優先することが可能となる。第2の実施の形態本発明の第2の実施の形態を説明する。図5は、本発明の第2の実施の形態によるメモリアクセス制御回路1aの構成を示すブロック図である。図5を参照すると、メモリアクセス制御回路1aは、ホストI/F10と、リフレッシュ要求部20aと、調停部30aとを具備する。本発明の第2の実施の形態によるメモリアクセス制御回路1aは、リフレッシュ要求部20aにおける要求部60aと、調停部30aとが、第1の実施の形態と異なる。その他の構成は第1の実施の形態と同様であるため重複する説明を省略する。調停部30aは、第1の実施の形態の調停部30と同様に動作する。更に、調停部30aは、メモリデバイス3に対してリフレッシュ要求を出力したとき、リフレッシュ発行通知140を要求部60aに出力する。要求部60aは、リフレッシュ発行マスク信号110の状態と、メモリデバイス3に必要なリフレッシュの回数とに応じて、リフレッシュ発行要求130を調停部30に出力する。図6は、要求部60aの構成を示すブロック図である。図6を参照すると、要求部60aは、リフレッシュ生成カウンタ61と、発行キュー62と、蓄積数判定部63とを備える。リフレッシュ生成カウンタ61は、間隔設定部50からリフレッシュ間隔設定120を受け取る。リフレッシュ生成カウンタ61は、リフレッシュ間隔設定120で設定された所定の間隔で、メモリデバイス3に対するリフレッシュの要求を示すリフレッシュ生成要求125を生成し、発行キュー62へ出力する。発行キュー62は、リフレッシュ生成要求125の蓄積数をカウントし、カウントした蓄積数を示す蓄積数通知信号126を蓄積数判定部63に出力する。詳細には、発行キュー62は、リフレッシュ生成カウンタ61から出力されたリフレッシュ生成要求125を受け取る毎に、蓄積数を数えるカウンタを1増加させる。また、発行キュー62は、調停部30aからリフレッシュ発行通知140を受け取る毎に、カウンタを1つ減らす。蓄積数判定部63は、マスク部40から1のリフレッシュ発行マスク信号110を受け取る場合であって、蓄積数が所定の範囲内である場合には、リフレッシュ発行マスク信号110に従って、メモリデバイス3をリフレッシュしないように動作する。一方、蓄積数判定部63は、マスク部40から1のリフレッシュ発行マスク信号110を受け取る場合であっても、蓄積数が所定の範囲外である場合には、リフレッシュを優先して実行する。詳細には、蓄積数判定部63は、マスク部40からリフレッシュ発行マスク信号110を受け取り、発行キュー62から蓄積数通知信号126を受け取る。蓄積数判定部63は、1のリフレッシュ発行マスク信号110を受け取り、且つ、蓄積数通知信号126の示す蓄積数が所定の範囲内の場合、0のリフレッシュ発行要求130を調停部30aに対して出力する。一方、蓄積数判定部63は、1のリフレッシュ発行マスク信号110を受け取り、且つ、蓄積数通知信号126の示す蓄積数が所定の範囲外の場合例えば1を超えた場合、1のリフレッシュ発行要求130を調停部30aに対して出力する。要求部60aによる効果を以下に説明する。仮に、リフレッシュ発行マスク信号110が長時間1である場合、要求部60aは1のリフレッシュ発行要求130を調停部30aに対してずっと出力できないことになる。これは、メモリデバイス3を長時間リフレッシュできないことを意味し、DRAM規格に違反するおそれがある。そこで、蓄積数判定部63は、発行キュー62でカウントされたリフレッシュ生成要求125の蓄積数が所定の範囲外となった場合、リフレッシュ発行マスク信号110の状態によらず、DRAM規格に違反しないように、調停部30aに対して1のリフレッシュ発行要求130を出力する。その結果、調停部30aはリフレッシュ要求をメモリデバイス3に出力でき、DRAM規格を満足することができる。尚、蓄積数判定部63は、0のリフレッシュ発行マスク信号110を受け取る場合で、蓄積数通知信号126の示す蓄積数が1以上であった場合は、メモリデバイス3をリフレッシュするために、1のリフレッシュ発行要求130を調停部30aに対して出力する。但し、蓄積数通知信号126の示す蓄積数が0であった場合は、蓄積数判定部63は0のリフレッシュ発行要求130を調停部30aに対して出力する。本発明の第2の実施の形態におけるメモリアクセス制御回路1aは、DRAMアクセス要求101が連続する場合、第1の実施の形態と同様に、アクティブなリフレッシュ発行マスク信号110を出力して、メモリデバイス3をリフレッシュしないように制御する。従って、リフレッシュ生成要求125の蓄積数が所定の範囲内である場合は、DRAMアクセス要求101と、リフレッシュの実行を示すリフレッシュ発行要求130とは基本的に競合しないことになる。即ち、本発明のメモリアクセス制御回路1aも、第1の実施の形態と同様に、2つの連続するDRAMアクセス要求101があった場合に、2つ目のDRAMアクセス要求101の前にリフレッシュが実行されることがなく、リフレッシュを実行させない期間も適切に制御することができる。更に、第2の実施の形態のメモリアクセス制御回路1aは、強制的にリフレッシュ要求を出力することもできるため、DRAM規格に違反しない効果も奏する。DDR2-SDRAMとDDR3-SDRAMの規格で、リフレッシュ要求とリフレッシュ要求との最大の間隔は、平均リフレッシュ発行間隔7.8usec×970.2usecと定められている。この場合、リフレッシュ要求が強制的に発行されるための蓄積数の閾値は8個とすることが望ましい。平均リフレッシュ発行間隔の8倍までリフレッシュの要求回数が蓄積した場合には、強制的にリフレッシュ発行要求130を調停部30aに対して発行できれば、DRAMの規格を違反することなく、最も効率よくリフレッシュ要求をメモリデバイス3に対して出力することが可能となる。また、リフレッシュ生成要求125で設定される間隔は、DDR2-SDRAMとDDR3-SDRAMの規格でリフレッシュ回数が64msec中8192回と定められている場合、8192回のリフレッシュ回数に対して8をプラスした回数8200回のリフレッシュを、64msecの間に発行できる設定にすることが望ましい。発行キュー62には、最大8個までのリフレッシュ生成要求125が蓄積できる構成となっているが、DRAMアクセス要求101が、64msecの間に途切れることなく連続で発行された場合に、8200回発行できる設定になっていると、発行キュー62に8個のリフレッシュ生成要求125が蓄積されたままになったとしても、規格で定められている8192回のリフレッシュは必ず発行されることになり、規格を守ることが可能になる。最後に具体例を示す。画像表示コントローラにおいて画面データ1kbyteの読み込みをDRAMより行い、リフレッシュがDRAMアクセスと競合した場合について説明する。1個が16バイトのDRAMアクセスで、DRAMアクセスのレーテンシを10nsec、リフレッシュのリカバリ時間を150nsecとする。特許文献1の場合、64個のDRAMアクセスのレーテンシの和=10x64=640nsecの間にリフレッシュが挿入されるため、DRAMアクセスの総アクセス時間は640nsec150nsec=790nsecとなるため転送速度は1296Mbyte/secとなる。本発明の場合、64個のDRAMアクセスのレーテンシの和=10x64=640nsecの間にリフレッシュは発行されないので、DRAMアクセスの総アクセス時間は640nsecとなり、転送速度は1600Mbyte/secとなるので、特許文献1に比べて最大で23の性能向上が可能となる。