半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れていることを特徴とする電界効果トランジスタ。前記ソース領域および前記ドレイン領域にそれぞれ、前記半導体層と金属との金属間化合物を含むソース電極およびドレイン電極が設けられていることを特徴とする請求項1記載の電界効果トランジスタ。前記ソース電極と前記ゲート電極との最短距離は前記ソース領域と前記ゲート電極との最短距離よりも長く、前記ドレイン電極と前記ゲート電極との最短距離は前記ドレイン領域と前記ゲート電極との最短距離よりも長いことを特徴とする請求項2記載の電界効果トランジスタ。前記ソース領域および前記ドレイン領域はそれぞれ、前記半導体層と金属との金属間化合物であることを特徴とする請求項1記載の電界効果トランジスタ。前記半導体層はp型半導体であり、前記ソース領域および前記ドレイン領域のそれぞれと前記半導体層との界面に、SおよびSeの少なくとも一方の元素が偏析していることを特徴とする請求項4記載の電界効果トランジスタ。前記ソース領域と、前記ゲート電極直下の前記半導体層の領域との間に、ドーパントを含むエクステンション領域が設けられていることを特徴とする請求項1乃至4のいずれかに記載の電界効果トランジスタ。前記半導体層は歪みを有するSi1-xGex0≦x≦1であることを特徴とする請求項1乃至6のいずれかに記載の電界効果トランジスタ。前記半導体層は絶縁膜上に設けられ、前記絶縁膜側に設けられた第1のSi層と、前記ゲート絶縁膜側に設けられた第2のSi層と、前記第1および第2のSi層の間に設けられたSi1-xGex0<x≦1層を備えていることを特徴とする請求項7記載の電界効果トランジスタ。前記半導体層は絶縁膜上に設けられ、前記絶縁膜側に設けられた第1のSi層と、前記ゲート絶縁膜側に設けられたSi1-xGex0≦x≦1とを備えていることを特徴とする請求項7記載の電界効果トランジスタ。前記半導体層は、前記ゲート電極直下の第1の領域がSiであり、前記第1の領域の両側の第2および第3の領域がSi1-xGex0≦x≦1であることを特徴とする請求項7記載の電界効果トランジスタ。本発明が解決しようとする課題は、急峻なS値特性を有するとともに、ソース/ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供することである。本実施形態の電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れていることを特徴とする。以下に図面を参照して実施形態を説明する。第1実施形態第1実施形態による電界効果トランジスタ以下、トランジスタともいうを図1a、1bに示す。図1aは、第1実施形態のトランジスタの断面図を示し、図1bは、図1aに示す波線で囲まれた領域20の拡大図である。第1実施形態のトランジスタは、半導体層2と、この半導体層2上に形成された絶縁膜4と、この絶縁膜4上に形成された半導体層6とを有する半導体基板に形成される。半導体層2としては、例えばSi層が用いられる。また、半導体層6としては、Si1-xGex0≦x≦1層が用いられる。なお、半導体層6がSi層である場合以外、すなわち半導体層6がGeを含む場合は、半導体層6は歪みを有することが好ましい。以下の説明では、半導体層6はGe層であるとして説明する。このGe層6上にゲート絶縁膜8が設けられ、このゲート絶縁膜8上にゲート電極10が設けられている。ゲート絶縁膜8としては、例えばSiO2、SiON、GeO2、GeON、HfO2、Al2O3、HfAlxOy、HfLaO、またはLaxOy等、もしくはこれらの積層膜が用いられる。ゲート電極10の側面には、高誘電体、例えば誘電率が18以上の誘電体からなる第1ゲート側壁以下、第1側壁ともいう12が設けられている。第1側壁12に用いられる高誘電体としては、Hf、Zr、Al、Y、La、Ta、Pr、Ce、Dyの群から選択された少なくとも1つの元素を含む酸化物、酸窒化物、シリケート、またはアルミネート等が用いられる。例えば、HfO2、ZrO2、Y2O3、La2O3、LaZrO3、LaAlO3、HfON、HfSiOx、HfSiON、HfSiGeOx、HfSiGeOx、HfSiGeON、HfGeOx、HfSiGeON、ZrON、ZrSiOx、ZrSiON、ZrSiGeOx、ZrSiGeOx、ZrSiGeON、ZrGeOx、ZrSiGeON、HfAlxOy、HfLaO、またはLaxOy等が挙げられる。さらに、ゲート電極10とは反対側の第1側壁12の面には絶縁体からなる第2ゲート側壁以下、第2側壁ともいう16が設けられている。なお、この第2側壁16の材料は高誘電体でなくとも良く、SiO2、SiNまたはGeN等を用いてもよい。また、この第2側壁16は、後述するソース電極18aおよびドレイン電極18bを自己整合的に形成するために用いるものであって、ソース電極18aおよびドレイン電極18bを第1側壁12の端部から離して形成することができれば、なくともよい。そして、第1側壁12に対してゲート電極10と反対側の半導体層6には、ソース領域14aおよびドレイン領域14bが設けられている。すなわち、ソース領域14aおよびドレイン領域14bは、ゲート電極10に対してオフセットした構成となっている図1a。このオフセット量Loffは0nmより大きく10nm以下未満であることが好ましく、第1側壁の誘電率が20程度の場合、ゲート電極端からのフリンジ電界によってエクステンションとなる領域を十分に反転させて、寄生抵抗を低減させるためには、0nmより大きく5nm未満であることが更に好ましい。また、第2側壁16に対してゲート電極10と反対側のソース領域14aにはソース電極18aが設けられ、第2側壁16に対してゲート電極10と反対側のドレイン領域14bにはドレイン電極18bが設けられている。すなわち、半導体層6にはソース領域14aおよびドレイン領域14bがそれぞれゲート電極10から離間して設けられるとともに、ソース電極18aおよびドレイン電極18bがそれぞれゲート電極10からさらに離間して設けられている。したがって、ソース電極18aは、ソース領域14aよりもゲート電極10から見て遠い位置に設けられ、ドレイン電極18bは、ドレイン領域14bよりもゲート電極10から見て遠い位置に設けられている。そして、ソース領域14aおよびドレイン領域14bは、ゲート電極10に対して対称となるように配置されるとともに、ソース電極18aおよびドレイン電極18bもゲート電極10に対して対称となるように配置される。なお、本実施形態のトランジスタがnチャネルトランジスタの場合は、ソース領域14aおよびドレイン領域14bは、半導体層6にn型のドーパント、例えばP、As、Sbが導入された構成である。また、本実施形態のトランジスタがpチャネルトランジスタの場合は、ソース領域14aおよびドレイン領域14bは、半導体層6にp型のドーパント、例えばB、Ga、Inが導入された構成である。なお、これらのドーパントの濃度は、1×1015cm-2である。なお、ドーパントの好ましい濃度の範囲は、5×1014cm-2~2×1015cm-2である。また、ソース電極18aおよびドレイン電極18bは、半導体層6とEr、Y、Yb、Dyなどの遷移金属、もしくはNi、Pt、Ni合金、またはPt合金等との金属間化合物である。例えば、半導体層6がGeである場合は、ソース電極18aおよびドレイン電極18bは、例えばNiGe、またはPtGeを含む金属間化合物である。この第1実施形態においては、半導体層6にはエクステンション領域は設けられていないが、第1ゲート側壁12に高誘電体を用いている。このため、図1bに示すように、トランジスタのオン時に発生するゲート電極10のフリンジ電界を、高誘電体からなる第1側壁12が半導体層6のチャネル領域に効率的に伝達し、チャネル領域に反転層15を誘起する。そして、トランジスタがオンしている状態では、反転層をエクステンション領域とする構成となっている。なお、チャネル領域はソース領域14aとドレイン領域14bとの間の半導体層6の領域を意味する。次に、第1実施形態によるトランジスタの動作原理について図2a、2b、3a、3bを参照して説明する。図2aは、第1実施形態のトランジスタのゲート電極10に電圧を印加し始めた直後におけるチャネル領域における状態を示す断面図であり、図2bはこのときのドレイン電流Idとゲート電圧Vgとの関係を示す図である。図3aは図2a、2bに示す状態からゲート電極10に印加する電圧を更に上げた場合におけるチャネル領域における状態を示す断面図であり、図3bはこのときのドレイン電流Idとゲート電圧Vgとの関係を示す図である。図2b、図3bにおいて、Ionはトランジスタがオン状態となるときの電流を示し、Ioffはトランジスタが完全にオフ状態にあるときの電流を示す。図2a、2bに示すように、トランジスタがオフ状態からゲート電圧を上げ始めた初期には、通常のMOSFETの動作を行う。すなわち、図2bに示すように、ドレイン電流Idの絶対値はゲート電圧Vgの絶対値が大きくなるにつれて、60mV/dec.の傾きで上昇する。なお、通常のMOSFETとは、ゲート側壁12に高誘電体を用いないとともに、ソース領域およびドレイン領域にそれぞれエクステンション領域を設けた構成を有しているトランジスタである。図2a、2bに示す状態からゲート電極10に印加する電圧の絶対値を更に上げると、図3a、3bに示すように、ソース領域14aから注入されたキャリア例えば、pチャネルトランジスタの場合は正孔がドレイン電界によって加速され、ドレイン領域14bの端部に衝突することによって、インパクトイオン化現象が起こる。このインパクトイオン化現象によって生成された少数キャリア例えば電子の一部は半導体層6と絶縁膜4との界面近傍に蓄積する。この蓄積した少数キャリアによって、ドレイン領域14b、チャネル領域、およびソース領域14aからなる寄生バイポーラトランジスタがオンする。この寄生バイポーラトランジスタによる電流増幅作用によってサブスレッショルド領域の電流が増幅される。このサブスレッショルド領域での電流増幅によって60mV/dec.を超えるS値を実現することができる図3b参照。すなわち、トランジスタがオン電流Ionに到達するに必要なゲート電圧Vgの絶対値を、通常のMOSFETよりも低くすることができる。なお、この際、半導体層2にバックゲート電圧を印加することにより蓄積を促進することがより好ましい。以上説明したように、第1実施形態によれば、急峻なS値特性を得ることができるとともに、ソース/ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。なお、第1実施形態においては、金属間化合物であるソース電極18aおよびドレイン電極18bを、ソース領域14aおよびドレイン領域14b内にそれぞれ設けたが、図4に示す変形例のように、金属間化合物であるソース電極18aおよびドレイン電極18bを、ソース領域14aおよびドレイン領域14b内にそれぞれ設けない構成としてもよい。この場合、第2側壁16は不要となる。この変形例も第1実施形態と同様の効果を得ることができる。第2実施形態次に、第2実施形態によるトランジスタについて図5a、5bを参照して説明する。図5aは第2実施形態によるトランジスタの断面図を示し、図5bは第2実施形態によるトランジスタのI-V特性を示す図である。この第2実施形態のトランジスタは、図1aに示す第1実施形態のトランジスタにおいて、ソース領域およびドレイン領域をそれぞれ金属間化合物で形成した構成となっている。すなわち、ソース領域およびドレイン領域はメタル金属間化合物からなるソース領域17aおよびドレイン領域17bとなり、それぞれ半導体層6とショットキー接合を形成する構成となっている。このようなメタルソース/ドレイン構造を構成することで、メタルのソース領域17aからチャネル領域へトンネルによるキャリア注入を行う。これにより、図5bに示すように、トンネルによるキャリア注入によってキャリアの熱拡散に起因する60mV/devの限界値を超えるS値を実現することが可能となり、立ち上がり初期のS値を、第1実施形態の場合に比べて更に改善することができる。なお、この第2実施形態においてトランジスタがnチャネルトランジスタである場合には、半導体層6と、ソース領域17aおよびドレイン領域17bとの界面には、ショットキー障壁変調用のドーパント、例えばSおよびSeのうちの少なくとも一つ元素が偏析していることが好ましい。この第2実施形態も第1実施形態と同様に、急峻なS値特性を得ることができるとともに、ソース/ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。比較例第1および第2実施形態の比較例として、図6に示すトランジスタを作製する。この比較例のトランジスタは、図5aに示す第2実施形態のトランジスタにおいて、高誘電体からなる側壁12を誘電率の低い絶縁体、例えばSiNからなる側壁13とするとともに、ソース領域17aおよびドレイン領域17bとチャネル領域との間に、それぞれ半導体層6にドーパントが導入されたエクステンション領域19a、19bを設け、これらのエクステンション領域19a、19bがゲート電極10直下のチャネル領域まで延在するように構成されている。すなわち、エクステンション領域19a、19bとゲート電極10は、上方から見た場合に、一部分がオーバーラップした構成となっている。なお、エクステンション領域19aとメタルからなるソース領域17aとが広義のソース領域を構成し、エクステンション領域19bとメタルからなるドレイン領域17bとが広義のドレイン領域を構成する。この比較例のトランジスタにおいては、図6に示すようにトランジスタのオフ時には、ゲート電極とのオーバーラップするドレイン領域でGIDLが発生する。このため、図7に示すように、ゲート電極に印加する電圧Vgを、トランジスタがオフとなる電圧よりも更に小さくすると、前述の寄生バイポーラ効果によってオフリーク電流も増幅されてしまう。特に、半導体層6としてバンドギャップの小さいGeを用いた場合には、GIDLの発生が大きいことから、オフリーク電流の増幅が顕著に現れる。これに対して、第1および第2実施形態においては、ソース領域およびドレイン領域がゲート電極からオフセットした構造を有しており、ドーパントの導入によって形成されるエクステンション領域を設けない構成となっている。このため、図8に示すように、ゲート電極10に印加する電圧Vgを、トランジスタがオフとなる電圧よりも更に小さくしても、チャネル領域にはゲート電極10のフリンジ電界によって蓄積層が形成されるのみで、トランジスタのオフ時には反転層が形成されない。このため、図8に示すように、GIDL電流が発生するのを抑制することができる。GIDL電流の発生を抑制することが可能となるので、GIDL電流が、寄生バイポーラトランジスタによって電流増幅されず、図7に示すような急激なオフリーク電流の増加は起こらない図8。第3実施形態第3実施形態のトランジスタを図9に示す。この第3実施形態のトランジスタは、第2実施形態のトランジスタにおいて、図9に示すように、ソース領域17a側に、ドーパントの導入によって形成されるエクステンション領域19aを設け、ドレイン側の側壁としては高誘電体からなる側壁12と、ソース側の側壁としては低誘電体例えばSiO2やSiNからなる側壁13とした構成を有している。なお、この構成は、図1に示す第1実施形態にも適用することができる。すなわち、ソース電極18aおよびドレイン電極18bと、半導体層6との間にドーパントの導入によって形成されるソース領域14aおよびドレイン領域14bを設けたトランジスタに対しても、ソース領域14a側に、ドーパントの導入によって形成されるエクステンション領域を設け、ドレイン側の側壁としては高誘電体からなる側壁と、ソース側の側壁としては低誘電体からなる側壁とした構成としてもよい。このような構成を用いたトランジスタのI-V特性を図10に示す。図10からわかるように、トランジスタのオフ時には反転層が形成されず、GIDL電流の発生が抑制される。GIDL電流の発生が抑制されるので、オフリーク電流が、寄生バイポーラトランジスタによって電流増幅されず、急激なオフリーク電流の増加は起こらないまた、ソース領域側にエクステンション領域が設けられているので、トランジスタがオン時のソース端の寄生抵抗を低減することができる。なお、第3実施形態も第1または第2実施形態と同様に、ソース/ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。第4実施形態第4実施形態のトランジスタを図11に示す。この第4実施形態のトランジスタは、図5に示す第2実施形態のトランジスタにおいて、半導体層6の代わりSiGeからなる半導体層6Aを用い、この半導体層6Aは、酸化膜4側にSi層6A1が配置され、ゲート絶縁膜8側にSi層6A3が配置され、その間の層がSi1-xGex0<x≦1層となる3層構造を有している。なお、以下ではSi1-xGex0<x≦1層がGe層6A2であるとして説明する。この場合、Si層6A1とGe層6A2との界面近傍、およびSi層6A3とGe層6A2との界面近傍は、SiとGeが混在した層となっている。このような3層構造を有する半導体層6Aの製造方法としては、2通りの方法がある。1つの方法としては、図12に示すように、半導体層2上に酸化膜4が形成され、さらにその上にSi層6A1が形成されているSOISiOnInsulator基板上にGe層6A2、Si層6A3を順次、UHVCVDUltraHighVacuumChemicalVaporDeposition法、LPCVDLowPressureChemicalVaporDeposition法、またはMBEMolecularBeamEpitaxy法などを用いてエピタキシャル成長により形成する。もう一つの方法としては、図13に示すように、SOI基板上に、STIShallowTrenchIsolation30を形成し、その後にSi層6A1上にGe層6A2、Si層6A3を順次、UHVCVD法、LPCVD法、またはMBE法などを用いてエピタキシャル成長により形成する。半導体層6Aをこのような構成とすることにより、ゲート絶縁膜8と半導体層6AのSi層との界面、および酸化膜4と半導体層6AのSi層6A1との界面の信頼性を確保することができるとともに、Ge層6B2からなるチャネル層によるインパクトイオン化効率を向上させることができる。また、この第4実施形態の構成を第1実施形態のトランジスタに適用してもよい。この第4実施形態も第1または第2実施形態と同様に、ソース/ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。第5実施形態第5実施形態のトランジスタを図14に示す。この第5実施形態のトランジスタは、図5に示す第2実施形態のトランジスタにおいて、半導体層6の代わりSiGeからなる半導体層6Bを用い、この半導体層6Bは、酸化膜4側にSi層6B1が配置され、ゲート絶縁膜8側にSi1-xGex0≦x≦1層が配置された2層構造を有している。なお、以下ではSi1-xGex0≦x≦1層がGe層6B2であるとして説明する。このようなGeのプロファイルを有する半導体層6Bは、SiGe層をエピタキシャル成長または酸化濃縮することにより、可能となる。また、第4実施形態で説明したように、SOI基板を用いて、STIShallowTrenchIsolation30を形成する前または後で、Si層6B1上にGe層6B2を順次、UHVCVD法、LPCVD法、またはMBE法などを用いてエピタキシャル成長により形成してもよい。半導体層6Bをこのような構成とすることにより、酸化膜4と半導体層6BのSi層6B1との界面の信頼性を確保することができるとともに、Ge層6B2からなるチャネル層によるインパクトイオン化効率を向上させることができる。また、この第5実施形態の構成を第1実施形態のトランジスタに適用してもよい。この第5実施形態も第1または第2実施形態と同様に、ソース/ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。第6実施形態第6実施形態のトランジスタを図15に示す。この第6実施形態のトランジスタは、図5に示す第2実施形態のトランジスタにおいて、半導体層6の代わりSiGeからなる半導体層6Cを用い、この半導体層6Cは、ゲート電極10直下のチャネル領域はSi層6C1であり、このSi層6C1の両側にSi1-xGex0≦x≦1層が設けられた構成を有している。以下では、Si層6C1の両側に設けられたSi1-xGex0≦x≦1層がGe層6C2、6C3であるとして説明する。なお、Ge層6C2、6C3は側壁12の直下まで延在している。このような構成のトランジスタは、図16a、16bに示すように形成される。Siからなる半導体層2と、この半導体層2上に形成された酸化膜4と、Si層22とを有するSOI基板を用意し、Si層22上にゲート絶縁膜8、ゲート電極10を形成する。続いて、ゲート電極10の側部に高誘電体からなる側壁12を形成する。その後、ソース領域およびドレイン領域となる領域、すなわちゲート電極10の両側のSi層22の領域上にSiGe層またはGe層24を選択エピタキシャル成長により、形成する図16a。続いて、酸化濃縮によりソース領域およびドレイン領域となる領域にGeを拡散させGe層24を形成する図16b。このような第6実施形態においては、ゲート絶縁膜8側にSi層6C1が配置されているので、Geが混入することによる、ゲート絶縁膜8とSi層6C1との界面特性の劣化を抑制することができる。また、ドレイン端がGe層6C3からなっているので、インパクトイオン化効率を向上させることができる。また、この第6実施形態の構成を第1実施形態のトランジスタに適用してもよい。この第6実施形態も第1または第2実施形態と同様に、ソース/ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。なお、第1乃至第6実施形態のトランジスタはFBCとして知られるメモリに用いることも可能である。この場合、デバイス構造を変更することなく、超高集積、超低消費電力のメモリ混載ロジックLSIの実現が可能となる。また、第1乃至第6実施形態のトランジスタを用いることで、従来の回路設計のレイアウトを変更することなく、ロジック回路の電源電圧を大幅に低減可能することが可能となる。第7実施形態次に、第7実施形態によるCMOSトランジスタの製造方法について図17乃至図24を参照して説明する。まず、半導体層42、酸化膜44、およびGe層46を有するひずみGOI基板40を用意する。続いて、GOI基板40に素子分離領域となるSTI48を形成し、nチャネルトランジスタnFETともいうを形成するための領域50a、nFET用のバックゲートコンタクトを形成するための領域50b、pチャネルトランジスタpFETともいうを形成するための領域50c、pFET用のバックゲートコンタクトを形成するための領域50dにそれぞれ素子分離する。領域50cおよび50d上に開口を有しかつ領域50aおよび領域50b上を覆う例えばフォトレジストからなるマスク52を形成し、このマスク52を用いて領域50cおよび50dに、n型のドーパント、例えば、P、As、またはSbのいずれかを導入し、半導体層42にnウェル領域43aを形成する図17。このとき、領域50cおよび50dの半導体層46はn型の半導体層46aとなる。次に、マスク52を除去した後、領域50aおよび50b上に開口を有しかつ領域50cおよび領域50d上を覆う例えばフォトレジストからなるマスク54を形成し、このマスク54を用いて領域50aおよび50bに、p型のドーパント、例えば、B、Ga、またはInのいずれかを導入し、半導体層42にpウェル領域43bを形成する図18。このとき、領域50aおよび50bの半導体層46はp型の半導体層46bとなる。次に、マスク54を除去した後、領域50bおよび50d上に開口を有しかつ領域50aおよび領域50c上を覆う例えばフォトレジストからなるマスク56を形成し、このマスク56を用いて、領域50bおよび50dの半導体層46aおよび46bと酸化膜44とをエッチングすることにより除去する。これにより、領域50bおよび領域50dのpウェル領域43bおよびnウェル領域43aが露出する図19。次に、マスク56を除去した後、公知の技術を用いて、領域50aの半導体層46bおよび領域50cの半導体層46a上にそれぞれ、ゲート絶縁膜8、ゲート電極10、およびゲート側壁12を有するゲート構造を形成する図20。ゲート絶縁膜8としては、例えば、SiO2、SiON、GeO2、GeON、HfO2、Al2O3、HfAlxOy、HfLaO、またはLaxOy等が用いられる。また、ゲート電極10としては、ポリシリコン、金属、もしくはその積層構造が用いられる。ゲート側壁12としては高誘電体が用いられる。次に、領域50bおよび50cに開口を有し、領域50aおよび50dを覆う例えばフォトレジストからなるマスク56を形成する。そして、このマスク56を用いて、領域50bのpウェル領域43bにp型のドーパントを導入するとともに、領域50cのn型半導体層46aにp型のドーパントを導入する。このとき導入されたp型のドーパントは例えば1×1015cm2程度である。これにより、領域50bのpウェル領域43bは高濃度のpウェル領域43cとなるとともに、領域50cのn型半導体層46aにp型のソース領域およびドレイン領域58が形成される図21。次に、マスク56を除去した後、領域50aおよび50dに開口を有し、領域50bおよび50cを覆う例えばフォトレジストからなるマスク60を形成する。そして、このマスク60を用いて、領域50dのnウェル領域43aにn型のドーパントを導入するとともに、領域50aのp型半導体層46bにn型のドーパントを導入する。このとき導入されたn型のドーパントは例えば1×1015cm2程度である。なお、このとき、n型のドーパントとともに、ショットキー障壁変調用にSおよびSeの少なくとも一つ元素を例えば1×1015cm2程度導入する。これにより、領域50dのnウェル領域43aは高濃度のnウェル領域43dとなるとともに、領域50aのp型半導体層46bにn型のソース領域およびドレイン領域62が形成される図22。次に、マスク60を除去した後、全面にスパッタによりNiを例えば10nm堆積し、RTAによって250°C、1分間の熱処理を行う。続いて、薬液処理によって未反応のNiを除去した後、再びRTAによって350°C、1分間の熱処理を行う。これにより、領域50aのn型のソースおよびドレイン領域62にシリサイドが形成されメタルのソースおよびドレイン電極64となる。また、領域50cのp型のソースおよびドレイン領域58にシリサイドが形成されメタルのソースおよびドレイン電極66となる。また、領域50cのpウェル領域43cおよび領域50dのnウェル領域43dにシリサイドが形成され、それぞれバックゲート用電極68、70となる図23。なお、このとき、n型のソースおよびドレイン領域を形成する際に導入された、ショットキー障壁変調用ドーパントは、ソースおよびドレイン電極64と、ソースおよびドレイン領域62との界面に偏析し、ショットキー障壁が変調される。次に、図24に示すように、層間絶縁膜72を堆積し、この層間絶縁膜72に、nFETおよびpFETのそれぞれのゲート電極10、ソースおよびドレイン電極64、66、およびバックゲート用電極68、70に接続する開口を形成し、これらの開口を金属で埋め込むことにより、コンタクト74および配線76を形成し、COMSトランジスタを完成する。このように形成された本実施形態のCOMSトランジスタも、第1実施形態と同様に、急峻なS値特性を得ることができるとともに、ソース/ドレイン領域が同じ導電型となる対称構造を有しているので、従来の回路の設計技術をそのまま、素子レイアウトに流用することが可能となり、設計変更に伴う面積の増大、コストの増大を抑制することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。