"半導体基板と、前記半導体基板の一方の主面上に形成された第1導電型のドリフト領域と、前記ドリフト領域内に形成された第2導電型のウェル領域と、前記ウェル領域内に形成された第1導電型のソース領域と、前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、、前記溝の底部に形成され、前記ドリフト領域と異なる材料からなる異種材領域と、前記異種材領域の上面と前記溝の上部側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記溝の上部に形成されたゲート電極と、前記ウェル領域および前記ソース領域に接続されたソース電極と、前記半導体基板の他方の主面に接続されたドレイン電極とを備えた半導体装置の製造方法において、前記ドリフト領域よりも熱酸化速度が速い埋め込み材を前記溝に埋設する第1の工程と、前記溝の上部に埋設された前記埋め込み材を選択的に熱酸化して、前記溝の上部に前記埋め込み材の酸化膜を形成する第2の工程と、前記埋め込み材の酸化膜を除去して前記溝の底部に埋め込み材を残し、前記埋め込み材で前記異種材領域を形成する第3の工程とを有することを特徴とする半導体装置の製造方法。半導体基板と、前記半導体基板の一方の主面上に形成された第1導電型のドリフト領域と、前記ドリフト領域内に形成された第2導電型のウェル領域と、前記ウェル領域内に形成された第1導電型のソース領域と、前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、、前記溝の底部に形成され、前記ドリフト領域と異なる材料からなる異種材領域と、前記異種材領域の上面と前記溝の上部側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記溝の上部に形成されたゲート電極と、前記ウェル領域および前記ソース領域に接続されたソース電極と、前記半導体基板の他方の主面に接続されたドレイン電極とを備えた半導体装置の製造方法において、前記ドリフト領域よりも熱酸化速度が速い埋め込み材を前記溝に埋設する第1の工程と、前記溝に埋設された前記埋め込み材を熱酸化して、前記溝に前記埋め込み材の酸化膜を形成する第2の工程と、前記埋め込み材の酸化膜を選択的に除去して、前記溝の底部に埋め込み材の酸化膜を残し、前記埋め込み材の酸化膜で前記異種材領域を形成する第3の工程とを有することを特徴とする半導体装置の製造方法。半導体基板と、前記半導体基板の一方の主面上に形成された第1導電型のドリフト領域と、前記ドリフト領域内に形成された第2導電型のウェル領域と、前記ウェル領域内に形成された第1導電型のソース領域と、前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、、前記溝の底部に形成され、前記ドリフト領域と異なる材料からなる異種材領域と、前記異種材領域の上面と前記溝の上部側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記溝の上部に形成されたゲート電極と、前記ウェル領域および前記ソース領域に接続されたソース電極と、前記半導体基板の他方の主面に接続されたドレイン電極とを備えた半導体装置の製造方法において、前記ドリフト領域よりも熱酸化速度が速い埋め込み材を前記溝に埋設する第1の工程と、前記溝の開口部よりも狭く前記溝の開口部の内側に位置合わせされた開口部を有するマスクを前記埋め込み材の上面に形成する第2の工程と、前記マスクを介して前記埋め込み材を選択的に除去する第3の工程と、前記溝の上部に埋設された前記埋め込み材を選択的に熱酸化して、前記溝の上部に前記埋め込み材の酸化膜を形成する第4の工程と、前記埋め込み材の酸化膜を除去して前記溝の底部に埋め込み材を残し、前記埋め込み材で前記異種材領域を形成する第5の工程とを有することを特徴とする半導体装置の製造方法。半導体基板と、前記半導体基板の一方の主面上に形成された第1導電型のドリフト領域と、前記ドリフト領域内に形成された第2導電型のウェル領域と、前記ウェル領域内に形成された第1導電型のソース領域と、前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、、前記溝の底部に形成され、前記ドリフト領域と異なる材料からなる異種材領域と、前記異種材領域の上面と前記溝の上部側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記溝の上部に形成されたゲート電極と、前記ウェル領域および前記ソース領域に接続されたソース電極と、前記半導体基板の他方の主面に接続されたドレイン電極とを備えた半導体装置の製造方法において、前記ドリフト領域よりも熱酸化速度が速い埋め込み材を前記溝に埋設する第1の工程と、前記溝の上部に埋設された前記埋め込み材を選択的に熱酸化して、前記溝の上部に前記埋め込み材の酸化膜を形成する第2の工程と、前記埋め込み材の酸化膜を除去して前記溝の底部に埋め込み材を残存させる第3の工程と、前記溝の底部に残存する埋め込み材を熱酸化して、埋め込み材の酸化膜を形成し、前記埋め込み材の酸化膜で前記異種材領域を形成する第4の工程とを有することを特徴とする半導体装置の製造方法。前記第3の工程は、ウェットエッチングにより埋め込み材の酸化膜を除去することを特徴とする請求項1,2,4の何れか1項に記載の半導体装置の製造方法。前記第5の工程は、ウェットエッチングにより埋め込み材の酸化膜を除去することを特徴とする請求項3に記載の半導体装置の製造方法。前記溝の開口部の幅と前記マスクの開口部の幅との差は、前記第5の工程で前記溝の底部に残る前記埋め込み材の高さよりも小さいことを特徴とする請求項3に記載の半導体装置の製造方法。前記第3の工程は、異方性エッチングにより埋め込み材を選択的に除去することを特徴とする請求項3または7に記載の半導体装置の製造方法。前記埋め込み材は、前記ドリフト領域との接合面でヘテロ接合を形成する材料で構成されることを特徴とする請求項1,3,6~8の何れか1項に記載の半導体装置の製造方法。前記埋め込み材の熱酸化速度は、前記ドリフト領域の熱酸化速度よりも10倍以上速いことを特徴とする請求項1~9の何れか1項に記載の半導体装置の製造方法。前記ドリフト領域は、炭化珪素で構成され、前記埋め込み材は、多結晶シリコンで構成されていることを特徴とする請求項1~10の何れか1項に記載の半導体装置の製造方法。上記従来の半導体装置の製造方法において、溝の底部にのみ選択的にポリシリコンを残存させる手法としては、単にエッチングとしか記載されておらず、より詳しくは記載されていない。半導体装置の製造工程において、ドライエッチングによりポリシリコンを選択的にエッチング除去してパターニングした場合に、ポリシリコンと接している溝の側面がエッチングにより荒れて損傷するおそれがあった。溝の側面が損傷すると、半導体装置を構成するトランジスタのチャネル移動度が低下してオン抵抗が増大するといった不具合を招くおそれがあった。そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、溝側面の損傷を抑制して、チャネル移動度の低下によるオン抵抗の増大を回避した半導体装置の製造方法を提供することにある。上記目的を達成するために、本発明は、ドリフト領域に形成された溝に、ドリフト領域よりも熱酸化速度が速い埋め込み材を埋め込み、溝の上部に埋め込まれた埋め込み材を選択的に熱酸化して酸化膜を形成した後この酸化膜を除去して溝の底部に埋め込み材を残し、溝の底部にドリフト領域とは異なる材料からなる異種材領域を形成することを特徴とする。本発明によれば、溝の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域が形成されるので、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。以下、図面を用いて本発明を実施するための実施形態を説明する。実施形態1図1は本発明の実施形態1に係る半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。図1に示す半導体装置は、炭化珪素の半導体基板を用いたMOSFETで構成されている。図1において、炭化珪素のN型高濃度N型の半導体基板101の一方の主面には、炭化珪素からなるN型低濃度N-型のエピタキシャル層で構成されたドリフト領域102が形成されている。ドリフト領域102の主面側には、P型のウェル領域103およびN型のソース領域104が形成されている。、さらに、P型のウェル領域103およびN型のソース領域104を貫通してドリフト領域102に至る深さの溝105が形成されている。溝105の底部には、ドリフト領域102を構成する炭化珪素とは異種の半導体材料となる、例えば多結晶シリコンポリシリコンからなる異種材領域106が埋設されている。この異種材領域106は、後述するように電界緩和領域として機能する。ドリフト領域102、ウェル領域103、ソース領域104ならびに異種材領域106に接するように異種材領域106の上部および溝105の側面にゲート絶縁膜107が形成されている。溝105の上部には、ゲート絶縁膜107に囲まれるようにしてゲート電極108が埋設されている。ゲート電極108ならびにソース領域104の上面には、層間絶縁膜109が形成されて半導体装置が被覆されている。層間絶縁膜109に開口されたコンタクトホールを介してソース電極110がソース領域104およびウェル領域103にオーミック接続されている。なお、図1ではウェル領域103とソース電極110との接続は図示されていない。半導体基板101の他方の主面には、ドレイン電極111が電気的に低抵抗でオーミック接続されている。次に、図1に示す構成の半導体装置における基本的な動作について説明する。図1に示す構成のトランジスタは、ソース電極110の電位を基準として、ドレイン電極111に所定の正の電位を印加した状態でゲート電極108の電位を制御することで、トランジスタとして機能する。すなわち、ゲート電極108とソース電極110との間の電圧を所定の閾値電圧以上にすると、ゲート電極108近傍のウェル領域103のチャネル領域に反転層が形成される。これにより、トランジスタはオン状態となり、ドレイン電極111からソース電極110へ電流が流れる。一方、ゲート電極108とソース電極110との間の電圧を所定の閾値電圧以下にすると、反転層が消滅してトランジスタはオフ状態となり、電流が遮断される。このような状態では、ドレイン-ソース間には数百から数千ボルト程度の高電圧が印加される。この高電圧により溝105の底部は高電界にさらされる。このとき、異種材領域106からなる電界緩和領域が形成されているため、ドリフト領域102と異種材領域106との接合面で形成されるヘテロ接合界面からドリフト領域102側に空乏層が伸びる。この空乏層によりドリフト領域102からゲート絶縁膜107への電界の集中が緩和される。この結果、ヘテロ接合でアバランシェ降伏が生じる前にゲート絶縁膜107の底部が高電界により絶縁破壊することを抑制することができ、素子耐圧を向上することが可能となる。なお、本発明にかかる各実施形態においては、MOS型のFETを用いているが、ドレイン電極側にP型の領域を有する所謂IGBT構造であっても、異種材領域106による電界緩和効果は同様に発揮することができる。ソース電極110の電位を基準として、ドレイン電極111に所定の負の電位を印加した場合には、P型のウェル領域103をアノード、N型のドリフト領域102をカソードとしたPN接合ダイオードに還流電流が流れる。さらに、図1に半導体装置においては、多結晶シリコンからなる異種材領域106をソース電極110と接続する図示せずことで、異種材領域106とドリフト領域102との接合面には、異種材領域106をアノード、ドリフト領域102をカソードとするヘテロ接合ダイオードHJDを構成することができる。バンドギャップが異なる多結晶シリコンと炭化珪素とで構成されるヘテロ接合ダイオードはユニポーラ型のダイオードとして機能する。これにより、ヘテロ接合ダイオードは、PN接合ダイオードに比べて逆回復電荷を低減することができ、より低損失な半導体装置を構成することができる。次に、図2A~同図Hに示す製造工程断面図を用いて本実施形態1に係る半導体装置の製造方法を説明する。まず、図2Aに示す工程においては、N型の半導体基板101の一方の主面に、N-型の炭化珪素のエピタキシャル層からなるドリフト領域102を形成する。炭化珪素にはいくつかのポリタイプ結晶多形が存在するが、ここでは代表的な4Hとして説明する。半導体基板101は、数十から数百μm程度の厚みを有する。ドリフト領域102は、例えば不純物濃度が1E14~1E18cm-3、厚さが数μm~数十μmとして形成される。次に、図2Bに示す工程においては、イオン注入によってドリフト領域102にP型のウェル領域103およびN型のソース領域104を形成する。イオン注入領域をパターニングするために、下記に示す工程によりドリフト領域102上にマスク材を形成してもよい。マスク材としては例えばシリコン酸化膜を用いることができ、堆積方法としては熱CVD法やプラズマCVD法を用いることができる。続いて、マスク材上にレジストをパターニングする図示せず。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材を選択的にエッチング除去する。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。マスク材を選択的にエッチング除去した後、レジストを酸素プラズマや硫酸等で除去する。パターニングされたマスク材をマスクにして、P型およびN型の不純物をイオン注入し、P型のウェル領域103およびN型のソース領域104を形成する。P型の不純物としては、例えばアルミやボロンを用いることができる。N型の不純物としては、例えば窒素を用いることができる。このときに、半導体基板101の温度を600°C程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウエッチエッチングによって除去する。その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては1700°C程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。この熱処理工程は、次に説明する図2Cに示す工程後に実施してもよい。次に、図2Cに示す工程においては、ドリフト領域102に溝105を形成する。まず、ソース領域104上にマスク材図示せずを形成する。マスク材としては、先の図2Bに示す工程と同様にパターニングされた絶縁膜でもよいし、レジスト材でもよい。続いて、マスク材をマスクにして溝105を形成する。溝を形成する方法としては、ドライエッチング法が好適に用いられる。溝105の深さは、ウェル領域103ならびにソース領域104を貫通してドリフト領域102に至るまでの深さにする。次に、図2Dに示す工程においては、溝105の内部ならびにソース領域104上に多結晶シリコンからなる埋め込み材201を埋設形成する。次に、図2Eに示す工程においては、埋め込み材201を選択的に熱酸化して、溝105の上部に多結晶シリコンの酸化膜202を形成し、溝105の底部に酸化を免れた埋め込み材201を残存させる。このときに、本実施形態1においては、溝105の底部に酸化されない埋め込み材201が残るように、主に酸化時間などの熱酸化条件を調整制御する。次に、図2Fに示す工程においては、酸化膜202をエッチングにより選択的に除去し、溝105の底部に多結晶シリコンの埋め込み材201を残し、多結晶シリコンの埋め込み材201からなる異種材領域106を形成する。エッチング方法としては、フッ酸を用いたウエットエッチングを好適に用いることができる。あるいは、プラズマを使用しない低ダメージのガスエッチングを用いることもできる。次に、図2Gに示す工程においては、異種材領域106の上面、溝105の側壁およびソース領域104の上に、ゲート絶縁膜107を例えば100~1000Å程度堆積する。ゲート絶縁膜107としては、例えばシリコン酸化膜が好適に用いられ、堆積方法としては熱酸化法、熱CVD法、プラズマCVD法、スパッタ法などが用いられる。ゲート絶縁膜107を堆積した後、ウェル領域103とゲート絶縁膜107の界面の界面準位を低減するために、窒素、アルゴン、N2O等の雰囲気中で1000°C程度のアニールを行ってもよい。続いて、ゲート電極108となる、例えば不純物を導入した多結晶シリコン203を少なくとも溝105内の上部に埋め込まれるように全面に堆積形成する。堆積方法としては、一般的な低圧CVD法を用いることができる。次に、図2Hに示す工程においては、全面をエッチバックして、先の図2Gに示す工程で堆積形成した多結晶シリコン203の内、溝105の内部以外の多結晶シリコン203を選択的に除去する。または、多結晶シリコン上にレジストパターンを形成し、このレジストパターンをマスクにして例えばドライエッチングを用いて多結晶シリコンを選択的にパターニングする。これにより、溝105の内部以外の多結晶シリコンを除去する。このようにして、溝105内に多結晶シリコンからなるゲート電極108を形成する。続いて、ゲート電極108上に層間絶縁膜109を形成する。層間絶縁膜109としては、シリコン酸化膜が好適に用いられる。形成方法としては、熱CVD法、プラズマCVD法、スパッタ法などを用いることができる。堆積した層間絶縁膜109上にレジストパターンを形成し、このレジストパターンをマスクにして層間絶縁膜109にソース領域104に至るコンタクトホールを開口形成する。コンタクトホールを開口した後、ウェル領域103およびソース領域104に電気的に低抵抗でオーミック接続するようにソース電極110を形成する。ソース電極110としては、ニッケルシリサイドが好適に用いられるが、コバルトシリサイド、チタンシリサイドなどの合金でも構わない。ニッケルシリサイドを採用した場合には、ニッケルをウェル領域103より内側の領域に堆積してパターニングする。堆積方法としては蒸着法、スパッタ法、CVD法などを用いることができる。パターニング方法としては、リフトオフ法を好適に用いることができるが、ドライエッチング法、ウエットエッチング法を用いても構わない。引き続いて、半導体基板101の他方の主面に、上記と同様にニッケルを堆積する。その後、1000°C程度の温度でアニール処理を施して炭化珪素とニッケルを合金化させてニッケルシリサイドを形成し、ソース電極110およびドレイン電極111を形成する。以上の工程を経て、本実施形態1に係る半導体装置の製造方法で製造される、図1に示す半導体装置が完成する。このように、上記実施形態1においては、第1の工程~第3の工程を経て溝105の底部に埋め込み材201からなる異種材領域106を形成している。第1の工程は、ドリフト領域102よりも熱酸化速度が速い埋め込み材201を溝105に埋設する工程である。第2の工程は、溝105の上部に埋設された埋め込み材201を選択的に熱酸化して、溝105の上部に埋め込み材201の酸化膜202を形成する工程である。第3の工程は、埋め込み材201の酸化膜202を除去して溝105の底部に埋め込み材201を残し、埋め込み材201で異種材領域106を形成する工程である。これにより、溝105の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域106を形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。ドリフト領域102にイオン注入を行うことなくゲート絶縁膜107の底部の電界を緩和することができる。これにより、溝側面の荒れを抑制しチャネル移動度の低下によるオン抵抗の増加を抑制し、かつ高電界によるゲート絶縁膜の絶縁破壊を抑制することができる。ドリフト領域102を構成する炭化珪素と、炭化珪素とバンドギャップが異なる埋め込み材201を構成する多結晶シリコンとの接合面でヘテロ接合を形成して、ユニポーラ型のダイオードを構成することが可能となる。これにより、トランジスタのスイッチング時の逆回復電荷を抑制した低損失な半導体装置を提供することができる。上記第3の工程において、フッ酸によるウエットエッチングを用いることで、溝105の側面にプラズマダメージが生じるのを抑制することができる。これにより、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。図3は先の図2Dに示す状態から埋め込み材201を熱酸化して図2Eに示す状態にする際に、埋め込み材201の熱酸化速度とドリフト領域102の熱酸化速度との比によって、溝105の形状がどのように変化するかを模式的に表した断面図である。図3において、熱酸化速度の比が10埋め込み材201の熱酸化速度:1ドリフト領域102の熱酸化速度の場合は、溝105の形状にほとんど変化はない。一方、熱酸化速度の比が、10:1以下になると大きく形状が変化し、1:1では溝は消失してしまう。この関係を表したのが図4である。図4は埋め込み材201の熱酸化速/ドリフト領域102の熱酸化速度横軸と溝105の深さの変化割合縦軸との関係を示す図である。図4において、埋め込み材201の熱酸化速度/ドリフト領域102の熱酸化速度が10以上であれば、溝105の深さの変化率を10程度以下に抑制することができる。これにより、製造バラツキの少ない半導体装置を提供することができる。この実施形態1では、埋め込み材201を多結晶シリコンで形成し、ドリフト領域102を炭化珪素で形成している。これにより、炭化珪素の熱酸化速度は結晶面により異なるが、1000°C程度の温度では多結晶シリコンに対して10倍以上の熱酸化速度の違いを有している。この結果、上記熱酸化速度の要件を満足させることができ、製造バラツキの少ない半導体装置を提供することができる。実施形態2図5は本発明の実施形態2に係る半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。実施形態2において、実施形態例1と異なる点は、溝105の底部の異種材領域106を、実施形態1で採用した多結晶シリコンに代えて酸化膜で構成したことである。その他の構成に関しては実施形態1と同様であり、また基本的な動作についても実施形態1と同様であるのでここでは省略する。次に、図6A~同図Bの製造工程断面図を用いて本実施形態2に係る半導体装置の製造方法について説明する。なお、図6Aに示す工程以前の工程については、先の実施形態1の図2A~図2Dに示す工程と同様である。図2Dに示す工程が終了した後、図6Aに示す工程においては、図2Dに示す工程で堆積形成した多結晶シリコンからなる埋め込み材201を熱酸化して多結晶シリコンの酸化膜601を形成する。本実施形態2においては、埋め込み材201の多結晶シリコンが残らないように埋め込み材201をすべて酸化して酸化膜601とする。次に、図6Bに示す工程においては、酸化膜601をエッチングにより選択的に除去する。エッチング方法としては、フッ酸を用いたウエットエッチングを好適に用いることができる。あるいは、プラズマを使用しない低ダメージのガスエッチングを用いることもできる。このときに、エッチング時間を調整制御することにより溝105の底部にのみ酸化膜601を残存させ、多結晶シリコンの酸化膜601からなる異種材領域106を形成する。この後、先の実施形態1の図2G~同図Hに示す工程を実施し、図5に示す本実施形態2に係る半導体装置の製造方法で製造される半導体装置が完成する。この実施形態2においては、第1の工程~第3の工程を経て溝105の底部に埋め込み材201の酸化膜601からなる異種材領域106を形成している。第1の工程は、ドリフト領域102よりも熱酸化速度が速い埋め込み材201を溝105に埋設する工程である。第2の工程は、溝105に埋設された埋め込み材201を熱酸化して、溝105に埋め込み材201の酸化膜601を形成する工程である。第3の工程は、埋め込み材201の酸化膜601を選択的に除去して、溝105の底部に埋め込み材201の酸化膜601を残し、埋め込み材201の酸化膜601で異種材領域106を形成する工程である。これにより、溝105の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域106を形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。溝105の底部に酸化膜601からなる異種材領域106を形成することで、酸化膜601が絶縁膜として機能する。これにより、ソース-ドレイン間のリーク電流を抑制することが可能となり、低損失な半導体装置を提供することができる。上記第3の工程において、フッ酸によるウエットエッチングを用いることで、溝105の側面にプラズマダメージが生じるのを抑制することができる。これにより、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。図3ならびに図4を参照して先の実施形態1のところで説明したように、ドリフト領域102と埋め込み材201との熱酸化速度の比を前述したと同様に満足させることができる。これにより、溝105の形状変化を10程度以下に抑制することが可能となり、製造バラツキの少ない半導体装置を提供することができる。実施形態3図7は本発明の実施形態3に係る半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。実施形態3において、実施形態例2と異なる点は、溝105の幅が実施形態2に比べて広く形成されていることである。その他の構成に関しては実施形態2と同様であり、また基本的な動作についても実施形態1と同様であるのでここでは省略する。次に、図8A~同図Cの製造工程断面図を用いて本実施形態3に係る半導体装置の製造方法について説明する。なお、図8Aに示す工程以前の工程については、先の実施形態1の図2A~図2Dに示す工程と同様である。図2Dに示す工程が終了した後、図8Aに示す工程においては、埋め込み材201上に溝105の上方が開口したマスク層801を形成する。マスク層801としては、フォトリソグラフィーによりパターニングしたレジストを用いてもよいし、あるいはシリコン酸化膜やシリコン窒化膜をパターニングした所謂ハードマスクを用いてもよい。マスク層801の開口部開口面積は、溝105の開口部開口面積よりも狭く、マスク層801の開口部は溝105の開口部の内側に位置するように形成する。次に、図8Bに示す工程において、マスク層801をマスクとして、溝105の側壁が露出しない程度に埋め込み材201を選択的にエッチングして除去する。エッチング方法としては、異方性ドライエッチングを好適に用いることができる。このときに、溝105の開口部の幅W1とマスク層801の開口部の幅W2の差W1-W2を、ドライエッチング後の溝105の底部に残存する埋め込み材201の残高Hさよりも小さくW1-W2<Hすることができる。次に、図8Cに示す工程において、マスク層801を除去した後、先の実施形態1と同様に、埋め込み材201を選択的に熱酸化して、溝105の上部に多結晶シリコンの酸化膜を形成し、溝105の底部に酸化を免れた埋め込み材201を残存させる。続いて、酸化膜をエッチングにより除去し、溝105の底部に、多結晶シリコンの埋め込み材201からなる異種材領域106を形成する。エッチング方法としては、フッ酸を用いたウエットエッチングを好適に用いることができる。あるいは、プラズマを使用しない低ダメージのガスエッチングを用いることもできる。この後、先の実施形態1の図2G~同図Hに示す工程を実施し、図7に示す本実施形態3に係る半導体装置の製造方法で製造される半導体装置が完成する。この実施形態3においては、先の実施形態1と同様の効果に加えて、以下に説明する効果を得ることができる。図8Aに示すように、溝105の幅が先の実施形態1に比べて広い場合には、埋め込み材201を溝105に埋設形成した際に埋め込み材201の上面の凹部802のへこみが大きくなる。埋め込み材201の熱酸化はほぼ等方的に進行するため、この状態で熱酸化を実施すると凹部802の形状を維持したまま酸化が進行する。その結果、溝105の側面の埋め込み材201が多く残った状態で、溝105の中央部の埋め込み材201が除去されて消失してしまう。このような状態を回避するために、この実施形態3においては、第1の工程~第5の工程を経て溝105の底部に埋め込み材201からなる異種材領域106を形成している。第1の工程は、ドリフト領域102よりも熱酸化速度が速い埋め込み材201を溝105に埋設する工程である。第2の工程は、溝105の開口部よりも狭く溝105の開口部の内側に位置合わせされた開口部を有するマスク層801を埋め込み材201の上面に形成する工程である。第3の工程は、マスク層801を介して埋め込み材201を選択的に除去する工程である。第4の工程は、溝105の上部に埋設された埋め込み材201を選択的に熱酸化して、溝105の上部に埋め込み材201の酸化膜を形成する工程である。第5の工程は、埋め込み材201の酸化膜を除去して溝105の底部に埋め込み材201を残し、埋め込み材201で異種材領域106を形成する工程である。上記第3の工程において、ドライエッチングを用いて埋め込み材201を選択的に除去する。このときに、ドライエッチングのエッチング条件を制御することでエッチング面の形状を制御することができる。これにより、埋め込み材201の上面に凹部802が形成されていても、埋め込み材201のエッチング面を比較的平坦化することができる。したがって、溝105の幅が広い場合でも溝105の底部に埋め込み材201を制御性よく残存させて形成することができる。その結果、溝105の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域106を制御性よく形成することができる、これにより、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。図9A~図9Cは、本実施形態3の変形例として、マスク層801が理想的な位置からずれた場合の実施形態について示した断面図であり、図8A~図8Cに対応した図である。図9Aに示すように、マスク層801が理想的な位置からずれた場合には、図9Bに示すように、マスク層801を介して埋め込み材201を除去する工程後に埋め込み材201に形成される溝105も理想的な位置からずれることになる。しかし、本実施形態3においては、ドリフト領域102、ウェル領域103ならびにソース領域104よりも埋め込み材201の熱酸化速度は速い。すなわち、溝105の側壁のドリフト領域102、ウェル領域103ならびにソース領域104をほとんど酸化させることなく溝105の上部の埋め込み材201を選択的に酸化させることができる。このため、埋め込み材201の熱酸化および酸化膜を除去して溝105の底部に埋め込み材201を形成した後の形状は、図9Cに示すように理想的な形状とすることができる。このように、マスク層801が理想的な位置からずれた場合でも、先の図8Cと同様に埋め込み材201からなる異種材領域106を形成することができる。このときに、溝105の側面にイオン注入ダメージやプラズマダメージを与えずに溝105の底部に電界緩和効果を有する異種材領域106を自己整合的に制御性よく形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。溝105の開口部の幅とマスク層801の開口部の幅との差を、溝105の底部の埋め込み材201の残高よりも小さくする。これにより、溝105の側面の埋め込み材201が完全に熱酸化された状態でも溝105の底部に埋め込み材201を制御性よく残すことができる。したがって、溝105の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域106を制御性よく形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。図8Bに示す工程において、マスク層801をマスクとして埋め込み材201を除去する際に異方性ドライエッチングを用いることで、埋め込み材201表面に凹部802があった場合でも、埋め込み材201のエッチング面を比較的平らにすることができる。これにより、溝105の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域106を制御性よく形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。実施形態4次に、本発明の実施形態4に係る半導体装置の製造方法について説明する。実施形態4において、実施形態2と異なる点は、多結晶シリコンの酸化膜からなる異種材領域106の形成方法である。その他は実施形態2と同様であり、また基本的な動作についても実施形態2と同様であるのでここでは省略する。この実施形態4では、先ず先の実施形態1の図2A~同図Eに示す工程を実施した後、図2Fに示す工程において、先の実施例1と同様にして溝105の底部に多結晶シリコンの埋め込み材201を形成する。その後、埋め込み材201の多結晶シリコンを酸化して、多結晶シリコンの酸化膜を形成し、酸化膜からなる異種材領域106を形成する。その結果、実施形態2の図6Bに示す構造が得られる。このように、この実施形態4においては、第1の工程~第4の工程を経て溝105の底部に埋め込み材201の酸化膜からなる異種材領域106を形成している。第1の工程は、ドリフト領域102よりも熱酸化速度が速い埋め込み材201を溝105に埋設する工程である。第2の工程は、溝105の上部に埋設された埋め込み材201を選択的に熱酸化して、溝105の上部に埋め込み材201の酸化膜を形成する工程である。第3の工程は、埋め込み材201の酸化膜を除去して溝105の底部に埋め込み材201を残存させる工程である。第4の工程は、溝105の底部に残存する埋め込み材201を熱酸化して、埋め込み材の酸化膜を形成し、埋め込み材201の酸化膜で異種材領域106を形成する工程である。このような工程を採用することで、先の実施形態2で得られる効果に加えて、以下に示す効果を得ることが可能となる。先の実施形態2においては、図6Aから図6Bに工程を進めるにあたって、酸化膜601を選択的に除去する際に時間を制御ファクタとするウエットエッチングを用いている。一方、本実施形態4においては、溝105の底部に異種材領域106を形成する際に、ウエットエッチングより制御性のよい熱酸化を用いている。このため、溝105の底部に残存する多結晶シリコンの高さを実施形態2に比べて精度よく制御することができる。その結果、溝105の底部に残存する多結晶シリコンを酸化して最終的に形成される多結晶シリコンの酸化膜からなる異種材領域106の高さも精度よく制御することができる。以上説明した実施形態1~4においては、半導体基板101およびドリフト領域102に炭化珪素を用い、埋め込み材201に多結晶シリコンを用いた場合について説明したが、半導体基板101およびドリフト領域102に比べて酸化速度が速い埋め込み材201を用いれば同様の効果を得ることが可能となる。また、半導体装置の断面図においては、トランジスタの単位セルについて図示しているが、単位セルを繰り返した並列接続構造になっていてもよい。また、トランジスタの最外周部には、ガードリングや終端構造からなる電解緩和構造を有していてもよい。"