"バンクアドレス信号により選択的に活性化されるメモリバンクを複数含む半導体チップが複数積層され、貫通電極を用いて前記複数の半導体チップが相互に接続された半導体装置であって、前記複数の半導体チップは、それぞれ互いに異なるチップ識別情報を有しており、前記貫通電極を介してアクティブコマンド信号、前記バンクアドレス信号及びチップ選択信号を共通に受け、前記複数の半導体チップのそれぞれは、前記アクティブコマンド信号及び前記バンクアドレス信号とともに供給された前記チップ選択信号が前記チップ識別情報と一致した場合、前記バンクアドレス信号により指定されるメモリバンクの活性化情報を保持するバンクアクティブレジスタを備える、ことを特徴とする半導体装置。前記複数の半導体チップは、前記アクティブコマンド信号及び前記バンクアドレス信号とともに供給された前記チップ選択信号が前記チップ識別情報と一致した場合、前記バンクアドレス信号により指定されるメモリバンクに対してロウアクセスを行うことを特徴とする請求項1に記載の半導体装置。前記複数の半導体チップは、前記貫通電極を介してカラムコマンド信号を共通に受け、前記カラムコマンド信号とともに供給された前記バンクアドレス信号が示すメモリバンクが、前記バンクアクティブレジスタに保持された前記活性化情報が示すメモリバンクと一致した場合、前記バンクアドレス信号により指定されるメモリバンクに対してカラムアクセスを行う、ことを特徴とする請求項2に記載の半導体装置。前記複数の半導体チップは、前記貫通電極を介してプリチャージコマンド信号を共通に受け、前記バンクアクティブレジスタは、前記プリチャージコマンドに応答してリセットされることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記複数の半導体チップは、前記バンクアクティブレジスタに保持された活性化情報のうち、前記プリチャージコマンド信号とともに供給された前記バンクアドレス信号により指定されるメモリバンクの活性化情報を選択的にリセットすることを特徴とする請求項4に記載の半導体装置。少なくとも前記アクティブコマンド信号、前記バンクアドレス信号及びチップ選択信号を前記複数の半導体チップに前記貫通電極を介して供給するインターフェースチップをさらに備えることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記インターフェースチップと外部との間で同時に入出力する単位外部データのビット数よりも、前記複数の半導体チップと前記インターフェースチップとの間で同時に入出力する単位内部データのビット数の方が多いことを特徴とする請求項6に記載の半導体装置。前記インターフェースチップは、シリアルな前記単位外部データをパラレルな前記単位内部データに変換し、パラレルな前記単位内部データをシリアルな前記単位外部データに変換するデータラッチ回路を含むことを特徴とする請求項7に記載の半導体装置。前記複数の半導体チップと前記インターフェースチップが積層されていることを特徴とする請求項6乃至8のいずれか一項に記載の半導体記憶装置。ロウアクセスとカラムアクセスをこの順に行うことによってリード動作又はライト動作が可能な複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップは、バンクアドレス信号により選択的に活性化される複数のメモリバンクをそれぞれ備え、前記複数のコアチップは、それぞれ互いに異なるチップ識別情報を有しており、前記インターフェースチップは、前記ロウアクセス時においては前記バンクアドレス信号及びチップ選択信号を前記複数のコアチップに共通に供給し、前記インターフェースチップは、前記カラムアクセス時においては前記バンクアドレス信号を前記複数のコアチップに共通に供給し、前記複数のコアチップのうち、前記ロウアクセス時に供給された前記チップ選択信号が前記チップ識別情報と一致したコアチップは、前記バンクアドレス信号により指定されるメモリバンクに対してロウアクセスを行うとともに、該メモリバンクを示す活性化情報を保持し、前記複数のコアチップのうち、前記カラムアクセス時において供給された前記バンクアドレス信号が示すメモリバンクが、前記活性化情報が示すメモリバンクと一致したコアチップは、前記バンクアドレス信号により指定されるメモリバンクに対してカラムアクセスを行う、ことを特徴とする半導体装置。前記複数のコアチップと前記インターフェースチップは積層されており、前記複数のコアチップに設けられた貫通電極を介して、前記複数のコアチップが前記インターフェースチップに共通接続されていることを特徴とする請求項10に記載の半導体装置。前記インターフェースチップは、前記カラムアクセス時においては前記チップ選択信号を供給することなく前記バンクアドレス信号を前記複数のコアチップに共通に供給することを特徴とする請求項10又は11に記載の半導体装置。前記チップ選択信号は複数ビットで構成され、前記インターフェースチップは、前記ロウアクセス時においては前記チップ選択信号の一部のビットを前記複数のコアチップに共通に供給し、前記カラムアクセス時においては前記チップ選択信号の残りのビットを前記複数のコアチップに共通に供給することを特徴とする請求項10又は11に記載の半導体装置。それぞれバンクアドレス信号により選択的に活性化される複数のメモリバンクを備え、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、ロウアクセス時には前記バンクアドレス信号及び前記チップ識別情報と比較するためのチップ選択信号を含む第1のアドレス情報を前記インターフェースチップに供給し、前記コントローラは、カラムアクセス時には前記バンクアドレス信号を含む第2のアドレス情報を前記インターフェースチップに供給し、前記インターフェースチップは、前記ロウアクセス時には前記第1のアドレス情報を前記複数のコアチップに共通に供給し、前記インターフェースチップは、前記カラムアクセス時には前記第2のアドレス情報を前記複数のコアチップに共通に供給し、前記複数のコアチップのうち、前記ロウアクセス時に供給された前記チップ選択信号が前記チップ識別情報と一致したコアチップは、前記バンクアドレス信号により指定されるメモリバンクに対してロウアクセスを行うとともに、該メモリバンクを示す活性化情報を保持し、前記複数のコアチップのうち、前記カラムアクセス時において供給された前記バンクアドレス信号が示すメモリバンクが、前記活性化情報が示すメモリバンクと一致したコアチップは、前記バンクアドレス信号により指定されるメモリバンクに対してカラムアクセスを行う、ことを特徴とする情報処理システム。前記第2のアドレス情報には前記チップ選択信号が含まれていないことを特徴とする請求項14に記載の情報処理システム。前記チップ選択信号は複数ビットで構成され、前記コントローラは、前記ロウアクセス時においては前記チップ選択信号の一部のビットを前記インターフェースチップに供給し、前記カラムアクセス時においては前記チップ選択信号の残りのビットを前記インターフェースチップに供給することを特徴とする請求項14に記載の情報処理システム。しかしながら、特許文献1にて用いるチップ選択アドレスは、通常の半導体記憶装置では用いられない信号であることから、従来の半導体記憶装置との互換性が失われてしまう。このため、当該半導体記憶装置を制御するコントローラにも従来の半導体記憶装置とは異なるインターフェースが要求されるなど、汎用性が乏しいという問題があった。したがって、複数のコアチップとインターフェースチップからなる半導体記憶装置においても、従来の半導体記憶装置との互換性を確保することによって汎用性を持たせることが望まれている。このような観点から本発明者が鋭意検討を進めた結果、アドレス情報の一部をチップ選択信号として用いることにより、従来の半導体記憶装置との互換性を確保できることを見いだした。これによれば、コントローラからは単にアドレス空間が拡大されたように見えるだけであることから、従来の半導体記憶装置と同じインターフェースを用いることが可能となる。しかしながら、DRAMなどの半導体記憶装置においては、ロウアクセスとカラムアクセスをこの順に行うことによってリード動作又はライト動作を行う方式が採用されているため、チップ選択信号として用いられるアドレス情報の一部は、ロウアクセス時及びカラムアクセス時のいずれか一方のタイミングでしか供給されない。このため、例えばロウアクセス時にチップ選択信号が供給された場合、カラムアクセス時にはチップ選択信号が供給されないため、カラムアクセス時にはどのコアチップが選択されているのか、判断ができなくなる。この問題は、各コアチップが複数のメモリバンクに分割され、且つ、メモリコントローラからみた各メモリバンクが複数のコアチップに跨って構成されている場合には、アクセス上の問題を引き起こさない。これは、メモリバンクを指定するためのバンクアドレス信号は、ロウアクセス時及びカラムアクセス時の両方のタイミングで供給されるからである。つまり、ロウアクセス時に所定のコアチップ内の所定のメモリバンクが選択された場合、当該コアチップ内にチップ活性化情報を保持しておけば、カラムアクセス時にチップ選択信号が供給されなくても、所定のコアチップ内の所定のメモリバンクに対してカラムアクセスを行うことができるからである。しかしながら、複数のメモリバンクを有する半導体記憶装置においては、2以上のメモリバンクが並列に動作可能であることから、複数のコアチップにおいてチップ活性化情報が同時に活性状態となることがあり得る。このような場合であっても、カラムアクセス時にはバンクアドレス信号が供給されるため、アクセス不良を起こすことはない。つまり、チップ活性化情報が活性状態となっているコアチップにおいては、バンクアドレス信号にかかわらずカラムアクセスを受け付けてしまうが、アクティブ状態ではないメモリバンクに対するカラムアクセスは無効となることから、データの破壊やデータの競合が生じることはない。しかしながら、無効なカラムアクセスは消費電力を増大させることから、このようなカラムアクセスを防止することによって消費電力を低減することが望ましい。尚、上記の課題は、DRAMなどのいわゆる半導体記憶装置のみならず、メモリを一部に含む半導体装置全般に対して当てはまる。本発明の一側面による半導体装置は、バンクアドレス信号により選択的に活性化されるメモリバンクを複数含む半導体チップが複数積層され、貫通電極を用いて前記複数の半導体チップが相互に接続された半導体装置であって、前記複数の半導体チップは、それぞれ互いに異なるチップ識別情報を有しており、前記貫通電極を介してアクティブコマンド信号、前記バンクアドレス信号及びチップ選択信号を共通に受け、前記アクティブコマンド信号及び前記バンクアドレス信号とともに供給された前記チップ選択信号が前記チップ識別情報と一致した場合、前記バンクアドレス信号により指定されるメモリバンクの活性化情報を保持するバンクアクティブレジスタを備えることを特徴とする。本発明の他の側面による半導体装置は、ロウアクセスとカラムアクセスをこの順に行うことによってリード動作又はライト動作が可能な複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップは、バンクアドレス信号により選択的に活性化される複数のメモリバンクをそれぞれ備え、前記複数のコアチップは、それぞれ互いに異なるチップ識別情報を有しており、前記インターフェースチップは、前記ロウアクセス時においては前記バンクアドレス信号及びチップ選択信号を前記複数のコアチップに共通に供給し、前記インターフェースチップは、前記カラムアクセス時においては前記バンクアドレス信号を前記複数のコアチップに共通に供給し、前記複数のコアチップのうち、前記ロウアクセス時に供給された前記チップ選択信号が前記チップ識別情報と一致したコアチップは、前記バンクアドレス信号により指定されるメモリバンクに対してロウアクセスを行うとともに、該メモリバンクを示す活性化情報を保持し、前記複数のコアチップのうち、前記カラムアクセス時において供給された前記バンクアドレス信号が示すメモリバンクが、前記活性化情報が示すメモリバンクと一致したコアチップは、前記バンクアドレス信号により指定されるメモリバンクに対してカラムアクセスを行う、ことを特徴とする。本発明による情報処理システムは、それぞれバンクアドレス信号により選択的に活性化される複数のメモリバンクを備え、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、ロウアクセス時には前記バンクアドレス信号及び前記チップ識別情報と比較するためのチップ選択信号を含む第1のアドレス情報を前記インターフェースチップに供給し、前記コントローラは、カラムアクセス時には前記バンクアドレス信号を含む第2のアドレス情報を前記インターフェースチップに供給し、前記インターフェースチップは、前記ロウアクセス時には前記第1のアドレス情報を前記複数のコアチップに共通に供給し、前記インターフェースチップは、前記カラムアクセス時には前記第2のアドレス情報を前記複数のコアチップに共通に供給し、前記複数のコアチップのうち、前記ロウアクセス時に供給された前記チップ選択信号が前記チップ識別情報と一致したコアチップは、前記バンクアドレス信号により指定されるメモリバンクに対してロウアクセスを行うとともに、該メモリバンクを示す活性化情報を保持し、前記複数のコアチップのうち、前記カラムアクセス時において供給された前記バンクアドレス信号が示すメモリバンクが、前記活性化情報が示すメモリバンクと一致したコアチップは、前記バンクアドレス信号により指定されるメモリバンクに対してカラムアクセスを行う、ことを特徴とする。本発明によれば、各半導体チップにおいてメモリバンクごとに活性化情報を保持していることから、カラムアクセス時にチップ選択信号が供給されない場合であっても、アクセス対象外の半導体チップにおいて無効なカラムアクセスが実行されることがない。これにより、消費電力を低減することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップCC0~CC7、コアチップとは異なる製造マスクで製作された1枚のインターフェースチップIF及び1枚のインターポーザIPが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである1GbのDDR3DoubleDataRate3型SDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部フロントエンド機能が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路データラッチ回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細は後述する。インターフェースチップIFは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップCC0~CC7にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップCC0~CC7を単体で動作させることはできない。コアチップCC0~CC7を動作させるためには、インターフェースチップIFが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。インターフェースチップIFは、外部と第1の動作周波数で通信するフロントエンド機能を有し、複数のコアチップCC0~CC7は、インターフェースチップIFとのみ通信し、且つ第1の動作周波数よりも低い第2の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップCC0~CC7のそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップCC0~CC7からインターフェースチップIFへパラレルに供給される一つのI/ODQ当たりの複数のリードデータは、インターフェースチップIFからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFにTSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたDDR3型のSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のDDR3型のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられたTSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層のTSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下のTSV1が短絡され、これらTSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらのTSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示すTSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7からTSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部のTSVについては、図2bに示すように、平面視で同じ位置に設けられた他層のTSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5がTSV2を介してカスケード接続されている。この種のTSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。さらに他の一部のTSV群については、図2cに示すように、平面視で異なる位置に設けられた他層のTSVと短絡されている。この種のTSV群3に対しては、平面視で所定の位置Pに設けられたTSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられたTSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分のTSVは図2aに示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図2aに示すタイプのTSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプのTSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプのTSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプのTSV1の構造を示す断面図である。図3に示すように、TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。TSV1の周囲には絶縁リング82が設けられており、これによって、TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによってTSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側におけるTSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、半導体記憶装置10の回路構成を示すブロック図である。図4に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は、全てインターフェースチップIFに接続されており、電源端子17a,17bを除きコアチップCC0~CC7には直接接続されない。まず、これら外部端子とフロントエンド機能であるインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成について説明する。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インターフェースチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0~CC7にも共通に供給される。また、インターフェースチップIFにはDLL回路22が含まれており、DLL回路22によって入出力用クロック信号LCLKが生成される。入出力用クロック信号LCLKは、インターフェースチップIFに含まれる入出力バッファ回路23に供給される。DLL機能は、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御するからである。故に、バックエンドであるコアチップCC0~CC7には、DLL機能は不要である。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インターフェースチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15,BA0~BA2が供給される端子であり、供給されたアドレス信号A0~A15,BA0~BA2は、インターフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、TSVを介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15はインターフェースチップIFに設けられたモードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェースチップIF内で行われるためである。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インターフェースチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含み、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0~CC7との間はパラレル接続である。本実施形態では、コアチップCC0~CC7がDDR3型のSDRAMのバックエンド部であり、プリフェッチ数が8ビットである。また、データラッチ回路25とコアチップCC0~CC7はバンクごとに接続されており、各コアチップCC0~CC7に含まれるバンク数は8バンクである。したがって、データラッチ回路25とコアチップCC0~CC7との接続は1DQ当たり64ビット8ビット×8バンクとなる。このように、データラッチ回路25とコアチップCC0~CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。すなわち、インターフェースチップIFと外部との間で同時に入出力する単位外部データのビット数よりも、各コアチップCC0~CC7とインターフェースチップIFとの間で同時に入出力する単位内部データのビット数の方が多い。すなわち、データラッチ回路25は、シリアルな単位外部データをパラレルな単位内部データに変換し、パラレルな単位内部データをシリアルな単位外部データに変換する役割を果たす。つまり、通常のSDRAMそれは、フロントエンドとバックエンドが1つのチップで構成されるでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7では、インターフェースチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるTSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なるTSVを用いて入出力するのではなく、コアチップCC0~CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を半分32個に削減しても構わない。更に、データラッチ回路25は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インターフェースチップIFに設けられたパワーオン検出回路43に接続されるとともに、TSVを介してコアチップCC0~CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップIFに設けられた層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、本実施形態による半導体記憶装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビットDQ0~DQ15に設定することができるが、I/O数がこれに固定されるわけではなく、8ビットDQ0~DQ7又は4ビットDQ0~DQ3に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、TSVを介して各コアチップCC0~CC7に共通に接続されている。また、インターフェースチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図2bに示すタイプのTSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。さらに、インターフェースチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図2cに示すタイプのTSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。以上が外部端子とインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成の概要である。次に、コアチップCC0~CC7の回路構成について説明する。コアチップCC0~CC7は、ロウアクセスとカラムアクセスをこの順に行うことによってリード動作又はライト動作が可能なチップである。図4に示すように、バックエンド機能であるコアチップCC0~CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置10外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドにより夫々対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク1をアクティブワード線とビット線をアクティブに維持しつつ、更にバンク2をアクティブに制御することができる。リード但し、半導体装置の外部端子例えば、複数の制御端子、複数のI/O端子は、共有している。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図4においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、TSVを介してインターフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、TSVを介してインターフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/ODQあたり8ビット=プリフェッチ数のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインターフェースチップIFとの間はTSVを介してパラレルに接続される。コントロールロジック回路63は、TSVを介してインターフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61及びカラム制御回路62の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、TSVを介してインターフェースチップIFより供給されるアドレス信号の一部SELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報とを比較することにより行われる。層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置10が初期化されると、各コアチップCC0~CC7の層アドレス発生回路46に初期値として最小値0,0,0が設定される。コアチップCC0~CC7の層アドレス発生回路46は、図2bに示すタイプのTSVを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス0,0,0がTSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス0,0,1が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスが設定される。層アドレス発生回路46には、TSVを介してインターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図2cに示すタイプのTSV3を用いて各コアチップCC0~CC7に供給されるため、各コアチップCC0~CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。さらに、コアチップCC0~CC7には、内部電圧発生回路70が設けられている。内部電圧発生回路には電源電位VDD,VSSが供給されており、内部電圧発生回路70はこれを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。また、コアチップCC0~CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、TSVを介してインターフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。以上がコアチップCC0~CC7の基本的な回路構成である。コアチップCC0~CC7には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップCC0~CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0~CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0~CC7にはテスト用の入出力回路55も設けられている。以上が本実施形態による半導体記憶装置10の全体構成である。このように、本実施形態による半導体記憶装置10は、1Gbのコアチップが8枚積層された構成を有していることから、合計で8Gbのメモリ容量となる。また、チップ選択信号/CSが入力される端子チップ選択端子は1つであることから、コントローラからはメモリ容量が8Gbである単一のDRAMとして認識される。図5は、コアチップCC0~CC7の選択に関連する回路を抜き出して示す図である。図5に示すように、各コアチップCC0~CC7には層アドレス発生回路46が設けられており、これらが図2bに示すタイプのTSV2を介して従属接続されている。層アドレス発生回路46には、層アドレスレジスタ46a、インクリメント回路46b、転送回路46cが含まれている。層アドレスレジスタ46aは、3ビットの層アドレスチップ識別情報LIDを保持するレジスタであり、図4に示すパワーオン検出回路71によって電源の投入が検出されると、その値が最小値0,0,0に初期化される。そして、最上層のコアチップCC0においては、層アドレスレジスタ46aに設定された層アドレスLID0,0,0をインクリメント回路46bによってインクリメントした値0,0,1が生成され、これが転送回路46cによって下層のコアチップCC1に転送される。転送された層アドレスLID0,0,1は、コアチップCC1の層アドレスレジスタ46aに設定される。コアチップCC1においても、層アドレスレジスタ46aに設定された層アドレスLID0,0,1をインクリメント回路46bによってインクリメントした値0,1,0が生成され、これが転送回路46cによって下層のコアチップCC2に転送される。以下同様にして、インクリメントされた層アドレスLIDが順次下層のコアチップに転送される。最終的に、最下層のコアチップCC7の層アドレスレジスタ46aには、層アドレスLIDとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスLIDが設定される。また、層アドレス発生回路46には、図2cに示すタイプのTSV3を介して、インターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは8ビットの信号であり、各ビットがそれぞれ対応するコアチップCC0~CC7に供給される。不良チップ信号DEFの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号DEFの対応するビットが活性化しているコアチップにおいては、転送回路46cはインクリメントされた層アドレスLIDではなく、インクリメントされていない層アドレスLIDを下層のコアチップに転送する。これにより、層アドレスLIDの割り付けにおいて不良チップはスキップされる。つまり、各コアチップCC0~CC7に割り当てられる層アドレスLIDは固定的ではなく、不良チップ信号DEFに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスLIDが割り当てられることになるが、不良チップにおいてはコントロールロジック回路63の活性化が禁止されるため、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。このようにして設定された層アドレスLIDは、同じコアチップCC0~CC7内の層アドレス比較回路チップ情報比較回路47に供給される。層アドレス比較回路47は、層アドレス発生回路46より供給される層アドレスLIDチップ識別情報と、TSVを介してインターフェースチップIFより供給されるアドレス信号の一部チップ選択情報SELとを比較する回路である。アドレス信号については、図2aに示すタイプのTSV1を介して各コアチップCC0~CC7に共通に供給されるため、層アドレス比較回路47によって一致が検出されるコアチップは1つだけとなる。インターフェースチップIFより供給されるアドレス信号には、ロウアドレスとカラムアドレスが含まれており、ロウアドレス及びカラムアドレスの順にコアチップCC0~CC7に供給される。したがって、チップ選択情報SELの全てがロウアドレスに含まれている場合には、層アドレス比較回路47の比較動作はロウアドレスの入力時に完了することになる。これに対し、チップ選択情報SELの一部がロウアドレスに含まれ、チップ選択情報SELの残りの一部がカラムアドレスに含まれている場合には、層アドレス比較回路47の比較動作はロウアドレスの入力時には完了せず、カラムアドレスが入力されてはじめて完了する。アドレス信号のどの部分をチップ選択情報SELとして用いるかは、I/O構成によって異なる。つまり、チップ選択情報SELは固定的に決まるのではなく、I/O構成に応じて可変である。ここで、I/O構成とは、外部との間で同時に入出力する単位外部データのビット数の構成を指し、本実施形態では、16ビット構成DQ0~DQ15、8ビット構成DQ0~DQ7及び4ビット構成DQ0~DQ3のいずれかを選択することができる。I/O構成の選択は、ヒューズ切断やボンディングオプションによって行うことができる。図6は、I/O構成に応じたアドレスの割り当てを説明するための表である。図6に示すように、16ビット構成16DQに設定された場合には、アドレス信号のビットA0~A15がロウアドレスX0~X15として用いられ、A0~A9がカラムアドレスY0~Y9として用いられる。このうち、ロウアドレスX13~X15は、チップ選択情報SELの各ビットとして使用される。したがって、16ビット構成16DQに設定された場合には、ロウアドレスが入力された時点でチップ選択情報SELが確定する。これに対し、8ビット構成8DQに設定された場合には、アドレス信号のビットA0~A15がロウアドレスX0~X15として用いられ、A0~A9,A11がカラムアドレスY0~Y9,Y11として用いられる。このうち、ロウアドレスX14,X15とカラムアドレスY11がチップ選択情報SELの各ビットとして使用される。さらに、4ビット構成4DQに設定された場合には、アドレス信号のビットA0~A15がロウアドレスX0~X15として用いられ、A0~A9,A11,A13がカラムアドレスY0~Y9,Y11,Y13として用いられる。このうち、ロウアドレスX14,X15とカラムアドレスY13がチップ選択情報SELの各ビットとして使用される。したがって、8ビット構成8DQ又は4ビット構成4DQに設定された場合には、ロウアドレスとカラムアドレスの両方が入力されないと、選択情報SELは確定しない。図5に戻って、層アドレスコントロール回路45は選択されたI/O構成に応じ、アドレス信号のどの部分をチップ選択情報SELとして用いるか、指定信号SETによって指定する。指定信号SETは、TSVを介して各コアチップCC0~CC7の層アドレス比較回路47に共通に供給される。そして、層アドレス比較回路47は、層アドレス発生回路46より供給される層アドレスLIDとインターフェースチップIFより供給されるチップ選択情報SELとを比較し、これらが一致した場合に一致信号HITを活性化させる。一致信号HITは当該コアチップ内のコントロールロジック回路63に供給される。コントロールロジック回路63は一致信号HITによって活性化され、TSVを介してインターフェースチップIFより供給される内部コマンドICMDを有効とする。有効とされた内部コマンドのうち、内部ロウコマンドIRCは図1に示したロウ制御回路61に供給され、内部カラムコマンドICCは図1に示したカラム制御回路62に供給される。これに対し、一致信号HITが活性化していない場合、コントロールロジック回路63は内部コマンドICMDを無効とする。したがって、各コアチップCC0~CC7に共通に供給される内部コマンドICMDは、コアチップCC0~CC7のいずれか一つにおいて有効とされる。図7は、コアチップCC0~CC7の選択に関連する回路を抜き出して示す別の図であり、層アドレス比較回路47の構成をより詳細に示している。図7に示すように、層アドレス比較回路47は、層アドレス選択回路47aと、ロウアドレス比較回路47xと、カラムアドレス比較回路47yとを含んでいる。層アドレス選択回路47aは、指定信号SETを受け、アドレス信号ADDのどの部分をロウアドレス比較回路47x又はカラムアドレス比較回路47yに供給するかを選択する回路である。上述の通り、指定信号SETは、I/O構成に基づき層アドレスコントロール回路45より供給される。層アドレス選択回路47aによって選択されたロウアドレスは、層アドレスLIDの対応するビットとともにロウアドレス比較回路47xに供給される。ロウアドレス比較回路47xはこれらを比較し、両者の各ビットが全て一致した場合に一致信号HITXを活性化させる。同様に、層アドレス選択回路47aによって選択されたカラムアドレスは、層アドレスLIDの対応するビットとともにカラムアドレス比較回路47yに供給される。カラムアドレス比較回路47yはこれらを比較し、両者の各ビットが全て一致した場合に一致信号HITYを活性化させる。このようにして生成される一致信号HITX、HITYは、コントロールロジック回路63に供給される。図8は、層アドレス比較回路47の回路図である。図8に示すように、層アドレス選択回路47aには、アドレス信号のビットA11,A13~A15と層アドレスLIDの各ビットLID0~LID2が供給されており、これらをどのパスに出力するかが指定信号SETによって切り替えられる。具体的に説明すると、指定信号SETが16ビット構成16DQを示している場合には、アドレス信号のビットA13~A15がそれぞれ出力信号AX0~AX2として出力され、層アドレスLIDの各ビットLID0~LID2がそれぞれ出力信号LIDX0~LIDX2として出力される。また、指定信号SETが8ビット構成8DQを示している場合には、アドレス信号のビットA14,A15,A11がそれぞれ出力信号AX0,AX1,AY0として出力され、層アドレスLIDの各ビットLID0~LID2がそれぞれ出力信号LIDX0,LIDX1,LIDY0として出力される。さらに、指定信号SETが4ビット構成4DQを示している場合には、アドレス信号のビットA14,A15,A13がそれぞれ出力信号AX0,AX1,AY0として出力され、層アドレスLIDの各ビットLID0~LID2がそれぞれ出力信号LIDX0,LIDX1,LIDY0として出力される。このようにして選択された出力信号のうち、ロウアドレス系の信号、すなわちAX0~AX2,LIDX0~LIDX2についてはロウアドレス比較回路47xに供給される。ロウアドレス比較回路47xは、これら出力信号の対応するビットをそれぞれ比較するENORゲート回路G0~G2と、ENORゲート回路E0~E2の出力信号COMPX0~COMPX2を受けるANDゲート回路G3を有しており、ANDゲート回路G3の出力が一致信号HITXとして用いられる。一方、層アドレス選択回路47aからの出力信号のうち、ロウアドレス系の信号、すなわちAY0,LIDY0については、ENORゲート回路G4からなるカラムアドレス比較回路47yに供給される。ENORゲート回路G4の出力信号COMPY0は、一致信号HITYとして用いられる。尚、指定信号SETが16ビット構成16DQを示している場合には、層アドレス選択回路47aの出力信号AY0,LIDY0が同一の論理レベルに固定され、これにより一致信号HITYが活性状態に保たれる。また、指定信号SETが8ビット構成8DQ又は4ビット構成4DQを示している場合には、層アドレス選択回路47aの出力信号AX2,LIDX2が同一の論理レベルに固定され、これにより出力信号COMPX2が活性状態に保たれる。図9は、コアチップの主要部の構成をより詳細に示すブロック図であり、主にコントロールロジック63のうち本発明に直接関連する要素をより具体的に示している。図9に示すように、コントロールロジック63はコマンド制御回路210を備えている。コマンド制御回路210は、アクティブコマンド信号ACT、プリチャージコマンド信号PRE、プリチャージ指定信号A10及び一致信号HITXを受けて、ロウコマンド信号PMDBAT及びプリチャージ信号PMDPREを生成する回路である。プリチャージ信号PMDPREは、全てのバンクをプリチャージする場合に活性化する全バンクプリチャージ信号PMDPRE_ALLと、それぞれ対応するバンク0~バンク7をプリチャージする場合に活性化するバンクプリチャージ信号PMDPRE_BANKからなる。コマンド制御回路210の具体的な動作は次の通りである。すなわち、コマンド制御回路210は、アクティブコマンド信号ACTが活性化した場合、一致信号HITXが活性化していることを条件としてロウコマンド信号PMDBATを活性化させる。また、プリチャージコマンド信号PREが活性化した場合、プリチャージ指定信号A10がハイレベルであれば、全バンクプリチャージ信号PMDPRE_ALLを活性化させ、プリチャージ指定信号A10がローレベルであれば、バンクプリチャージ信号PMDPRE_BANKを活性化させる。バンクプリチャージ信号PMDPRE_BANKは、コントロールロジック63内のプリチャージバンク選択回路220に供給される。プリチャージバンク選択回路220は、バンクプリチャージ信号PMDPRE_BANKが活性化した場合、バンクアドレスデコーダ230の出力であるバンク指定信号PDECBA0B~PDECBA7Bに基づき、バンクプリチャージ信号PMDPRE_0~PMDPRE_7のいずれかを活性化させる回路である。バンクアドレスデコーダ230は、3ビットのバンクアドレスBA0~BA2を受け、これをデコードする回路である。したがって、バンクアドレスデコーダ230の出力であるバンク指定信号PDECBA0B~PDECBA7Bは、バンクアドレスBA0~BA2に基づいて、そのうちの1ビットのみが活性化される。図9に示すように、コントロールロジック63には、バンクアクティブ制御回路240が含まれている。バンクアクティブ制御回路240は、ロウコマンド信号PMDBAT及びバンク指定信号PDECBA0B~PDECBA7Bを受けて、バンクアクティブ信号ACT0~ACT7を生成する。バンクアクティブ信号ACT0~ACT7は、図4に示す内部ロウコマンドIRCに相当する信号である。バンクアクティブ制御回路240は、ロウコマンド信号PMDBATの活性化に応答して、活性化しているバンク指定信号PDECBA0B~PDECBA7Bに対応するいずれかのバンクアクティブ信号ACT0~ACT7を活性化させる。上述の通り、ロウコマンド信号PMDBATは、アクティブコマンド信号ACT及び一致信号HITXの両方が活性化した場合に生成される信号であることから、バンクアクティブ制御回路240は、アクティブコマンド信号ACT及びバンクアドレス信号BA0~BA2とともに供給されたチップ選択情報SELがチップ識別情報LIDと一致した場合、バンクアドレス信号BA0~BA2により指定されるバンクアクティブ信号ACT0~ACT7を活性化させる。これにより、チップ選択情報SELにより指定されるコアチップの、バンクアドレス信号BA0~BA2により指定されるバンクに対して、ロウアクセスが行われることになる。さらに、コントロールロジック63には、バンクアクティブレジスタ250が含まれている。バンクアクティブレジスタ250は、アクティブコマンド信号ACT及びバンクアドレス信号BA0~BA2とともに供給されたチップ選択情報SELがチップ識別情報LIDと一致した場合、バンクアドレス信号BA0~BA2により指定されるメモリバンクの活性化情報を保持する回路である。バンクアクティブレジスタ250の回路構成については後述するが、メモリバンクの活性化情報はカラムコマンド信号とともに供給されるバンクアドレス信号BA0~BA2と比較され、これらが一致した場合、ヒット信号LIDBAHITBを活性化させる。ヒット信号LIDBAHITBは、コントロールロジック63内のバンクリードライト制御回路260に供給される。バンクリードライト制御回路260は、ヒット信号LIDBAHITB、バンク指定信号PDECBA0B~PDECBA7B、カラムコマンドICMD_C、ICMD_D及び一致信号HITYを受け、これらに基づいて、リードライト制御信号R/W0~R/W7のいずれか及びデータ制御信号Data0~Data7のいずれかを活性化させる。リードライト制御信号R/W0~R/W7及びデータ制御信号Data0~Data7は、図4に示す内部カラムコマンドICCに相当する信号である。バンクリードライト制御回路260の具体的な動作は次の通りである。すなわち、バンクリードライト制御回路260は、ヒット信号LIDBAHITBが活性化した場合、一致信号HITYが活性化していることを条件として、バンク指定信号PDECBA0B~PDECBA7Bに対応するリードライト制御信号R/W0~R/W7及びデータ制御信号Data0~Data7を活性化させる。リードライト制御信号R/W0~R/W7は、カラム制御回路62などの回路ブロックに供給され、カラムスイッチなどの制御タイミングを規定する信号として用いられる。一方、データ制御信号Data0~Data7は、データコントロール回路54などの回路ブロックに供給され、リードデータの出力タイミングやライトデータの入力タイミングを規定する信号として用いられる。図10は、バンクアクティブレジスタ250の回路図である。図10に示すように、バンクアクティブレジスタ250は、各バンク0~7に対応してそれぞれ設けられたレジスタ回路300~307と、これらレジスタ回路300~307をリセットするためのリセット制御回路310とを備えている。レジスタ回路300~307の回路構成は互いに同一であることから、図10においては、代表してレジスタ回路300の回路構成のみを示している。レジスタ回路300は、縦続接続されたトライステートインバータ401,402と、トライステートインバータ402の出力によってセットされるSRラッチ回路403と、SRラッチ回路403の出力であるバンクアクティブフラグ信号PBAFLG0Tとバンク指定信号PDECBA0Bとを比較するNANDゲート回路415とを含んでいる。トライステートインバータ401は、電源VDD,VSS間にトランジスタ420,421,424,425が直列接続された構成を有しており、トランジスタ421,424のゲートが入力ノードとなる。入力ノードには、対応するバンク指定信号PDECBA0Bが供給される。また、トランジスタ420のゲートにはインバータ410,411を介してロウコマンド信号PMDBATが供給され、トランジスタ425のゲートにはインバータ410を介してロウコマンド信号PMDBATが供給される。トライステートインバータ401の出力は、インバータ412を介してトライステートインバータ402の入力ノードに供給される。トライステートインバータ402は、電源VDD,VSS間にトランジスタ418,419,422,423が直列接続された構成を有しており、トランジスタ419,422のゲートが入力ノードとなる。トランジスタ418のゲートにはインバータ410を介してロウコマンド信号PMDBATが供給され、トランジスタ423のゲートにはインバータ410,411を介してロウコマンド信号PMDBATが供給される。トライステートインバータ402の出力は、NANDゲート回路414の一方の入力ノードに供給される。NANDゲート回路414の他方の入力ノードには、ロウコマンド信号PMDBATが供給される。NANDゲート回路414の出力は、NANDゲート回路416,417からなるSRラッチ回路403のセット端子Sに供給される。かかる構成により、バンク指定信号PDECBA0Bがローレベルに活性化している場合、ロウコマンド信号PMDBATの立ち上がりエッジに応答して、SRラッチ回路403がセットされ、その出力であるバンクアクティブフラグ信号PBAFLG0Tがハイレベルとなる。バンクアクティブフラグ信号PBAFLG0Tは、NANDゲート回路415の一方の入力ノードに供給される。NANDゲート回路415の他方の入力ノードには、インバータ413を介してバンク指定信号PDECBA0Bが供給される。したがって、SRラッチ回路403がセットされた状態で、バンク指定信号PDECBA0Bが再びローレベルに活性化すると、NANDゲート回路415の出力であるバンクヒット信号LIDBAHIT0Bがローレベルに活性化することになる。図10に示すように、各レジスタ回路300~307から出力されるバンクヒット信号LIDBAHIT0B~LIDBAHIT7BはANDゲート回路430に入力され、その出力がヒット信号LIDBAHITBとして用いられる。したがって、いずれかのバンクヒット信号LIDBAHIT0B~LIDBAHIT7Bがローレベルに活性化すると、ヒット信号LIDBAHITBもローレベルに活性化されることになる。ここで、SRラッチ回路403がセットされるのは、ロウコマンド信号PMDBATの立ち上がりエッジであることから、ロウアクセス時において指定されたコアチップの、指定されたバンクに対応するSRラッチ回路403がセットされることになる。つまり、アクティブコマンド信号ACT及びバンクアドレス信号BA0~BA2とともに供給されたチップ選択情報SELがチップ識別情報LIDと一致した場合、バンクアドレス信号BA0~BA2により指定されるSRラッチ回路403がセットされることになる。そして、カラムアクセス時において再び同じバンクが指定されると、バンク指定信号PDECBA0B~LIDBAHIT7Bが再びローレベルに活性化し、ヒット信号LIDBAHITBが活性化することになる。したがって、ロウアクセスによっていずれかのレジスタ回路300~307に含まれるSRラッチ回路403がセットされたとしても、カラムアクセス時において異なるバンクが指定された場合には、ヒット信号LIDBAHITBは活性化しない。ヒット信号LIDBAHITBが活性化するのは、あくまで、ロウアクセスによっていずれかのレジスタ回路300~307に含まれるSRラッチ回路403がセットされ、且つ、その後のカラムアクセス時において同じバンクが指定された場合に限られる。一方、SRラッチ回路403のリセット端子Rは、リセット制御回路310に接続されている。リセット制御回路310は、レジスタ回路300~307にそれぞれ対応する8つのORゲート回路320~327によって構成される。これらORゲート回路320~327の一方の入力ノードにはそれぞれ対応するバンクプリチャージ信号PMDPRE_0~PMDPRE_7が供給され、他方の入力ノードには全バンクプリチャージ信号PMDPRE_ALLが供給される。これにより、バンクプリチャージ信号PMDPRE_0~PMDPRE_7のいずれかが活性化すると、対応するレジスタ回路300~307内のSRラッチ回路403のみが選択的にリセットされる。これに対し、全バンクプリチャージ信号PMDPRE_ALLが活性化すると、全てのレジスタ回路300~307内のSRラッチ回路403がリセットされる。図11は、コントロールロジック63の動作を説明するためのタイミング図である。図11に示す例では、指定信号SETが16ビット構成16DQを指定しており、したがって、アドレス信号のビットA13~A15がチップ選択情報SELとして用いられる。つまり、チップ選択情報SELがロウアクセス時に確定し、カラムアクセス時にはチップ選択情報SELが供給されない例を示している。図11に示す例では、時刻t0~t7に外部からアクティブコマンド信号ACTが発行されている。時刻t0~t7において供給されたチップ選択情報SELの値は、それぞれ0~7であり、時刻t0~t7において供給されたバンクアドレス信号BA0~BA2の値は、それぞれ0~7である。したがって、例えば、時刻t0においては、コアチップCC0のバンク0を指定したロウアクセスが行われ、時刻t1においては、コアチップCC1のバンク1を指定したロウアクセスが行われる。これに応答して、対応するコアチップCC0~CC7内においては、それぞれロウコマンド信号PMDBATが活性化する。これにより、各コアチップCC0~CC7において対応するレジスタ回路300~307が順次セットされる。例えば、時刻t0においては、コアチップCC0のレジスタ回路300がセットされ、時刻t1においては、コアチップCC1のレジスタ回路301がセットされる。図12は、どのコアチップのどのレジスタ回路300~307がセットされたかを説明するための模式図であり、ハッチングの施された部分がセットされたことを示す。図11に示す例では、時刻t8において外部からリードコマンド信号READが発行されている。時刻t8において供給されたバンクアドレス信号BA0~BA2の値は0である。本例では、カラムアクセス時にチップ選択情報SELが供給されないため、カラムアクセス時に供給されるアドレス信号からはどのチップを指定したアクセスであるのか、判断できない。図12に示すエリアCAは、時刻t8において供給されたカラムアドレスにより指定されるエリアであり、コアチップの指定がなされていないことが分かる。しかしながら、時刻t8の時点において、バンク0に対応するレジスタ回路300がセットされているコアチップは、コアチップCC0のみであることから、ヒット信号LIDBAHITBが活性化するのは、コアチップCC0のみとなる。これにより、コアチップCC0のバンク0に対してカラムアクセスリード動作が選択的に行われることになる。つまり、カラムアドレスにはコアチップを指定する情報が含まれていないにもかかわらず、コアチップCC0に対して選択的にカラムアクセスが実行され、他のコアチップCC1~CC7に対してはカラムアクセスが実行されない。そして、時刻t9において外部からプリチャージコマンド信号PREが発行される。図示しないが、プリチャージコマンド信号PREの発行時におけるプリチャージ指定信号A10はローレベルであり、バンクアドレス信号BA0~BA2の値は0である。これにより、コアチップCC0~CC7のレジスタ回路300が選択的にリセットされる。このように、本実施形態においては、ロウアクセス時に指定されたコアチップ内の指定されたバンクの活性化情報を、バンクアクティブレジスタ250に保持していることから、カラムアクセス時に供給されるアドレスにチップ選択情報SELが含まれていない場合であっても、アクセス対象となるコアチップ内の当該バンクのみを選択的に活性化することが可能となる。すでに説明したように、ロウアクセスによる活性化情報は、本実施形態のように各コアチップ内においてバンク単位で保持するのではなく、コアチップ単位で保持することも可能であり、このような方法においてもアクセス上の問題を引き起こさない。なぜならば、チップ活性化情報が活性状態となっているコアチップにおいては、バンクアドレス信号にかかわらずカラムアクセスを受け付けてしまうが、アクティブ状態ではないメモリバンクに対するカラムアクセスは無効となることから、データの破壊やデータの競合が生じることがないからである。しかしながら、このような無効なカラムアクセスは消費電力を増大させる。これに対し、本実施形態のようにロウアクセスによる活性化情報をコアチップごとにバンク単位で保持すれば、上記のような無効なカラムアクセスが行われないため、無駄な消費電力を削減することが可能となる。また、本実施形態による半導体記憶装置10は、メモリセルを特定するためのアドレス信号の一部をチップ選択情報SELとして用いていることから、チップ選択を行うための特別な信号を必要としない。つまり、コントローラからはメモリ容量が8GBである単一のDRAMとして認識され、そのインターフェースも従来のDRAMと同一であることから、従来のDRAMとの互換性を確保することが可能となる。しかも、I/O構成に応じて、アドレス信号のどのビットをチップ選択情報SELとして用いるか選択していることから、I/O数によってページ構成を変化させるなどの複雑な制御が不要となる。つまり、図6に示すように、16ビット構成=16DQが選択された場合には、コアチップ内でロウアドレスとして使用されるのはX0~X12であり、残りのビットX13~X15を全てチップ選択情報SELに割り当てることができるのに対し、8ビット構成=8DQ又は4ビット構成=4DQが選択された場合にはビットX13もコアチップ内でロウアドレスとして使用されることから、チップ選択情報SELを16ビット構成時と同様に割り当てると、ページサイズを1KBから2KBに切り替える処理が必要となる。これに対し、本実施形態による半導体記憶装置10によればそのような切り替えは不要であり、回路構成を簡素化することが可能となる。また、本実施形態による半導体記憶装置10では、層アドレスLIDの割り当てにおいて不良チップをスキップさせていることから、コントローラからは不良チップが存在しないように見える。このため、アセンブリ後に不良チップが発見された場合であっても、コントローラ側に特別な制御を要求することなく、有効な一部のコアチップのみを動作させることが可能となる。尚、アセンブリ後に不良チップが発見された場合には、必要に応じて正常チップも無効化することにより、有効なコアチップ数を2のべき乗個とすることが好ましい。具体的には、不良チップ数が1~4個の場合には有効なコアチップ数を4個とし、不良チップ数が5~6個の場合には有効なコアチップ数を2個とし、不良チップ数が7個の場合には有効なコアチップ数を1個とすればよい。これによれば、アドレス空間が2のべき乗となることから、コントローラの制御が容易となる。図13は、不良チップが存在する場合におけるI/O構成に応じたアドレスの割り当てを説明するための表であり、aは有効なコアチップ数が4個である場合=4GBを示しており、bは有効なコアチップ数が2個である場合=2GBを示している。図13aに示すように、4個のコアチップで4GB構成とする場合、図6に示したアドレス構成と比べて、16ビット構成16DQにおけるロウアドレスX15、8ビット構成8DQにおけるカラムアドレスY11、4ビット構成4DQにおけるカラムアドレスY13が不使用となる。チップ選択情報SELについては2ビット構成となり、最上位ビットSEL2が不使用となる他は、図6に示した例と同じビットが使用される。また、図13bに示すように、2個のコアチップで2GB構成とする場合、図6に示したアドレス構成と比べて、16ビット構成16DQにおけるロウアドレスX14,X15、8ビット構成8DQにおけるロウアドレスX15及びカラムアドレスY11、4ビット構成4DQにおけるロウアドレスX15及びカラムアドレスY13が不使用となる。チップ選択情報SELについては1ビット構成となり、上位の2ビットSEL2,SEL1が不使用となる他は、図6に示した例と同じビットが使用される。このように、一部のコアチップを不使用とする場合であっても、層アドレス比較回路47の回路構成を変更する必要はない。図14は、本実施形態による半導体記憶装置10を用いたデータ処理システムの構成を示す図である。図14に示すデータ処理システムは、メモリモジュール100とこれに接続されたコントローラ200によって構成されている。メモリモジュール100は、モジュール基板101上に複数の半導体記憶装置10が搭載された構成を有している。モジュール基板101上には、コントローラ200から供給されるアドレス信号やコマンド信号を受けるレジスタ102が搭載されており、各半導体記憶装置10にはレジスタ102を介してアドレス信号やコマンド信号が供給される。コントローラ200は、ロウアクセス時にはバンクアドレス信号BA0~BA2及びチップ選択信号SELを含むロウアドレス情報をメモリモジュール100に供給し、カラムアクセス時にはバンクアドレス信号BA0~BA2を含むカラムアドレス情報をメモリモジュール100に供給する。このような構成を有するデータ処理システムにおいて、コントローラ200はアドレス信号やコマンド信号など、通常のDRAMのアクセスに必要な各種信号を供給すれば足り、チップ選択アドレスなど、通常のDRAMでは用いられない特別な信号を供給する必要はない。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態においては、コアチップとしてDDR3型のSDRAMを用いているが、本発明がこれに限定されるものではない。したがって、DDR3型以外のDRAMであっても構わないし、DRAM以外の半導体メモリSRAM、PRAM、MRAM、フラッシュメモリなどであっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても8個に限定されるものではない。"