炭化珪素からなる第1導電型の半導体層と、前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第2導電型の第1不純物層と、前記半導体層表層において、前記素子領域を、少なくとも前記第1不純物層の平面視上外側から囲んで形成された、第2導電型の第2不純物層と、前記第1不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、前記第1不純物層の不純物濃度が1×1020cm3以上であることを特徴とする、半導体装置。前記第2不純物層が、前記第1不純物層とは離間して形成され、その不純物濃度が1×1020cm3以上であることを特徴とする、請求項1に記載の半導体装置。前記第2不純物層が、各々が前記素子領域を平面視上囲むように互いに離間して形成された複数の層であり、その不純物濃度が前記第1不純物層の不純物濃度より低く、前記第1不純物層が、最も内側から前記素子領域を囲む前記第2不純物層表層に形成されることを特徴とする、請求項1に記載の半導体装置。前記半導体層表層において、前記素子領域を平面視上囲んで形成され、その不純物濃度が前記第2不純物層より低い、第2導電型の第3不純物層をさらに備え、前記第2不純物層が、前記第3不純物層表層に形成され、その不純物濃度が前記第1不純物層の不純物濃度より低く、前記第1不純物層が、前記第2不純物層表層に形成されることを特徴とする、請求項1に記載の半導体装置。前記第1不純物層が、各々が前記素子領域を平面視上囲むように互いに離間して形成された複数の層であることを特徴とする、請求項1または2に記載の半導体装置。前記第1不純物層と前記第2不純物層とが、互いに1~3μmの間隔で離間して形成されることを特徴とする、請求項1、2、5のいずれかに記載の半導体装置。前記第1不純物層と前記第2不純物層とが、前記半導体層表層の凹部に形成され、前記第1不純物層と前記第2不純物層とが、互いに2.5~3μmの間隔で離間して形成されることを特徴とする、請求項1、2、5のいずれかに記載の半導体装置。前記素子領域における前記半導体層表層に選択的に形成された、第2導電型の第4不純物層をさらに備えることを特徴とする、請求項1~7のいずれかに記載の半導体装置。前記第1不純物層と前記第2不純物層と前記第4不純物層とが、前記半導体層表層の凹部に形成されることを特徴とする、請求項8に記載の半導体装置。請求項1~9のいずれかに記載の半導体装置を製造する方法であって、a前記半導体層上に注入マスクを配設し、前記半導体層表層内に1×1020cm3以上の濃度の不純物を注入する工程と、b前記工程aにおいて形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第1不純物層および前記第2不純物層が露出するように、前記半導体層表層をエッチングする工程と、c前記注入マスクを除去し、前記第1不純物層および前記第2不純物層を活性化させる工程と、d前記第1不純物層および前記第2不純物層を犠牲酸化させる工程と、e前記工程dにおいて形成された犠牲酸化膜を除去し、前記第1不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることを特徴とする、半導体装置の製造方法。十分なサージ電流耐性を得るためには、アノード電極端部において比較的高濃度のp型半導体層を形成することが必要である。しかし、アノード電極端部近傍にp型半導体層を形成した素子構造において、逆方向に高電圧が印加された際に、このp型半導体層端部の電界が上昇し、場合によっては素子破壊が生じるという問題がある。また、作製効率向上のため、基板面より下部にアノード電極とp型半導体層との接合点を形成した場合には、p型半導体層端部の電界がさらに上昇するため、電界緩和構造が必要である。本発明は、上記のような問題を解決するためになされたものであり、電界集中を緩和することで十分なサージ電流耐性を有した半導体装置およびその製造方法の提供を目的とする。本発明にかかる半導体装置は、炭化珪素からなる第1導電型の半導体層と、前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第2導電型の第1不純物層と、前記半導体層表層において、前記素子領域を、少なくとも前記第1不純物層の平面視上外側から囲んで形成された、第2導電型の第2不純物層と、前記第1不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、前記第1不純物層の不純物濃度が1×1020cm3以上であることを特徴とする。本発明にかかる半導体装置の製造方法は、上記の半導体装置を製造する方法であって、a前記半導体層上に注入マスクを配設し、前記半導体層表層内に1×1020cm3以上の濃度の不純物を注入する工程と、b前記工程aにおいて形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第1不純物層および前記第2不純物層が露出するように、前記半導体層表層をエッチングする工程と、c前記注入マスクを除去し、前記第1不純物層および前記第2不純物層を活性化させる工程と、d前記第1不純物層および前記第2不純物層を犠牲酸化させる工程と、e前記工程dにおいて形成された犠牲酸化膜を除去し、前記第1不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることを特徴とする。本発明にかかる半導体装置によれば、炭化珪素からなる第1導電型の半導体層と、前記半導体層表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第2導電型の第1不純物層と、前記半導体層表層において、前記素子領域を、少なくとも前記第1不純物層の平面視上外側から囲んで形成された、第2導電型の第2不純物層と、前記第1不純物層表層まで延設して前記素子領域上に形成されたアノード電極とを備え、前記第1不純物層の不純物濃度が1×1020cm3以上であることにより、第1不純物層端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。本発明にかかる半導体装置の製造方法によれば、上記の半導体装置を製造する方法であって、a前記半導体層上に注入マスクを配設し、前記半導体層表層内に1×1020cm3以上の濃度の不純物を注入する工程と、b前記工程aにおいて形成された、前記半導体層表層においてショットキーダイオードの素子領域を平面視上囲む前記第1不純物層および前記第2不純物層が露出するように、前記半導体層表層をエッチングする工程と、c前記注入マスクを除去し、前記第1不純物層および前記第2不純物層を活性化させる工程と、d前記第1不純物層および前記第2不純物層を犠牲酸化させる工程と、e前記工程dにおいて形成された犠牲酸化膜を除去し、前記第1不純物層表層まで延設したショットキーダイオードのアノード電極を形成する工程とを備えることにより、不純物注入領域端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。また、工程を簡略化でき、製造タクトも向上させることができる。<実施の形態1><構成>図1は本発明に係る実施の形態1のSiC-SBDの構成を示す断面図である。図1に示すようにSiC-SBDは、例えばポリタイプが4Hで、n型第1導電型不純物を比較的高濃度nに含んだ炭化珪素基板2上に、例えば厚さ4~30μmのn型不純物を比較的低濃度n-に含んだドリフト層であるn型半導体層1を備え、当該n型半導体層1上層表層部にp型第2導電型不純物を含んだp-型半導体層4、p型半導体層5aおよびp型半導体層5bを、選択的に配設した構成を有している。p-型半導体層4、p型半導体層5aおよびp型半導体層5bはそれぞれ、n型半導体層1上の素子領域を平面視上囲んで形成される。n型半導体層1は、炭化珪素基板2上に、例えば化学気相成長CVD:ChemicalVaporDeposition法を用いたエピタキシャル結晶成長により形成することができる。p-型半導体層4およびp型半導体層で囲まれた素子領域内のn型半導体層1上部を覆うように、物理気相成長法によりTiチタン膜で構成されるアノード電極3が形成されている。TiはSiCに対して適度の仕事関数を有するため、低オン電圧で逆方向特性も満足し得る特性を有しているため、適材として用いている。また、アノード電極3が配設された側とは反対の炭化珪素基板2の主面裏面の上は、図示していないが例えばニッケルシリサイド等の金属シリサイド膜で覆われてオーミック電極となり、金属シリサイド膜は、半田接合に適したメタライズ膜で覆われており、金属シリサイド膜とメタライズ膜とでカソード電極を構成している。図2は、図1に示したSiC-SBDを、アノード電極3が形成された側から見た平面図であるが、ここではカソード電極は省略している。なお、図2のA-B線での矢示方向断面が図1の断面図である。環状に形成されたp-型半導体層4は、逆方向電圧印加時に電界強度を下げるための電界緩和構造の一例である。ここでは単一リングとしたが、複数個のリング形状等、他の構造でもよい。p型半導体層5a第1不純物層およびp型半導体層5b第2不純物層は、p-型半導体層4上において選択的に、やはり環状に形成されている。図においては、p型半導体層5aがp型半導体層5bよりも内側に離間して、素子領域を囲む形状となっている。また図においては、p型半導体層5bは複数のリング形状となっているが、単数であってもよい。SiC-SBDの逆方向に急峻な電圧が印加された際には、形成されたp型半導体層の内、アノード電極3に接しているp型半導体層5a図において、素子領域を最も内側で平面視上囲む層でサージ電流を流すこととなる。図3aにおいて、SiC-SBDに、時間長さが1μsで立ち上がり速度10ns未満の逆方向サージ電流を印加したとき、素子にダメージがない最大ピークサージ値dV/dtの改善効果を示す。横軸にドーズ量cm3、縦軸にp型半導体層を形成していないSBDを基準とするサージ耐量比を示す。横軸においてSBDと記載している点は、p型半導体層を形成していないSBDの場合の値である。特許文献1[0038]に記載された濃度、プロセスシミュレーション等を行うことにより類推できる濃度、および、特許文献2における、ドーズ量5×1014cm2とし、加速電圧10~200keVで多段階に分けてアルミニウムのイオン注入を行うことでボックス型のプロファイルを形成するとの記載に基づいて、プロセスシミュレーション等を行うことにより類推できる濃度具体的には、2×1019cm3未満である1×1019cm3では、最大ピークサージ値の改善効果は見られずすなわち、サージ耐量比の上昇が見られず、ドーズ量の濃度1×1020cm3近傍で急激に最大ピークサージ値の改善効果が生じるすなわち、サージ耐量比の急激な上昇が見られることを見出した。図3bに、同一ウエハ内に形成された素子を用いて測定したコンタクト抵抗の濃度依存性を示す。横軸にp濃度cm3、縦軸にコンタクト抵抗Ωcm2を示す。一方で繰り返しサージ逆電力の改善効果は、アノード電極3とp型半導体層5aとの接触抵抗に依存していると見られ、p型半導体層の濃度を5×1019cm3から1×1020cm3とすることで、2桁程度の低抵抗化が見られている図3bにおいては、1×101Ωcm2から1×101Ωcm2へ低抵抗化している。よって、p型半導体層の濃度を1×1020cm3以上とすることで、有効な改善効果が得られることが確認された。また図4に、複数のp型半導体層の形成間隔を変えたときにp型半導体層周辺に発生するブレークダウン時の電界比を示す。横軸にp型半導体層の形成間隔μm、縦軸に最大電界強度比を示す。p型半導体層5aおよびp型半導体層5bである2本のリングを所定の間隔で形成した。それぞれのp型半導体層の濃度は2×1020cm3とした。図4を参照すると、概ね形成間隔を2μm程度を中心とした値とすると、間隔を設けない場合すなわち、単一リング形状の場合と比べて、電界緩和効果が向上することが分かる。一方で、p型半導体層自身の幅には、電界緩和効果との依存性は見られなかった。高濃度となるp型半導体層5aをアノード電極3端部に設ける際、特にp-型半導体層4の濃度を1×1017~2.5×1017cm3程度の低濃度で作製する場合には、p型半導体層を従来の場合と同様の単一リングとしてしまってはその外周部に高電界が発生し、アバランシェ特性を示す直前に当該箇所で絶縁破壊が生じうることが分かった。しかし、本実施の形態に示すようにp型半導体層を複数のリング形状p型半導体層5aおよびp型半導体層5bに分けることで、高電界発生を抑制できることが見出された。例えばp型半導体層の各リングの幅を1μmとし、2μmの間隔で設けることで、改善効果が発揮された。アノード電極3端部を十分に濃度の高いp型半導体層5aで保護できているため、p-型半導体層4の構造を自由に設計可能となり、2種類のp型の半導体層のみでも終端構造の縮小化にも寄与できるようになる。<製造方法>次に、SiC-SBDの製造方法を説明する。比抵抗が例えば15~25mΩcmの炭化珪素基板2を準備し、炭化珪素基板2の一方の主面上にn型半導体層1を、例えばCVD法を用いたエピタキシャル結晶成長により形成する。ここでn型半導体層1には、n型不純物としてリンPまたは窒素Nを3×1015~3×1016cm3の濃度で導入することが望ましいが、ここではn型半導体層1の厚さを8~9μmとし、不純物濃度を6×1015cm3とした。次に、n型半導体層1上に、環状の開口部を有する注入マスクを形成する。当該注入マスクの開口部は、環状のp-型半導体層4の形成領域に対応する部分である。その後、注入マスクの上方からアルミニウムAl等のp型不純物のイオン注入不純物注入を行い、p-型半導体層4を形成する。ここでは、濃度が、例えば1×1017~2×1017cm3となるように注入条件を設定した。あるいは、300~700keVの加速エネルギーで、7×1012~1.5×1013cm2の総注入量になるようにイオン注入の条件を設定することができる。次に、先に示した手法によりp型半導体層5aおよびp型半導体層5bを形成する。p型半導体層5aおよびp型半導体層5bの形成するために、加速エネルギーは30~90keV程度、濃度は1×1020~5×1020cm3となるように注入条件を設定した。基板温度は例えば200°Cとしたが、加熱なしの状態から700°C程度までであってよい。次に、注入マスクを除去した後、注入された不純物の活性化アニール処理に先立って、減圧CVD法により厚さ1μm未満例えば厚さ30nmのグラファイト膜を、n型半導体層1が形成された炭化珪素基板2の全表層に形成する。不純物の活性化アニールにおいて、高温に曝された炭化珪素基板2表層から構成元素であるSiおよび炭素Cが蒸発する際に、SiおよびCの蒸発条件が異なり、かつ、結晶軸が傾いているために、SiおよびCの蒸発量が炭化珪素基板2面内で異なることになる。上記のグラファイト膜は、SiおよびCの蒸発量が炭化珪素基板2の面内で異なることにより、炭化珪素基板2の表層にステップバンチングと呼ばれる凹凸面が形成されることを防止するために設けられる。グラファイト膜の形成後、炭化珪素基板2にはアルゴン雰囲気中で約1700°Cの活性化アニール処理が施され、p-型半導体層4、p型半導体層5aおよびp型半導体層5bが完成する。次に、グラファイト膜を除去した後、n型半導体層1が形成された炭化珪素基板2の全表層に、酸素雰囲気での熱酸化により犠牲酸化膜を形成する。犠牲酸化膜は、活性化アニール処理等で生じた炭化珪素層における表層変質層を酸化膜に改質し、最終的に除去するための膜である。犠牲酸化膜を除去することで、安定したショットキー界面となる炭化珪素層表層を得ることができる。さらに犠牲酸化をして、その犠牲酸化膜を除去することで、p型半導体層5aおよびp型半導体層5bの最表層の濃度が低い状態でしか形成されていない箇所が取り除かれることとなり、p型半導体層5aとアノード電極3とのコンタクト抵抗は十分に小さくできる。次に、オーミック電極形成のために、炭化珪素基板2の裏面を機械加工で1~200μmの厚さで除去した後、厚さ50~200nmのNi膜を形成する。その後、真空中で1000°Cのアニールを実施し、炭化珪素層に接するNi膜をシリサイド化して、Niシリサイド膜を形成する。次に、p型半導体層5aおよびp型半導体層5bが配設された側の主面に残る犠牲酸化膜をフッ酸溶液により除去した後、スパッタリング法により、p型半導体層5aおよびp型半導体層5bが配設された側の主面全面に、厚さ100~500nmのTi膜を形成する。当該Ti膜がp型半導体層5aおよびp型半導体層5bの配設された領域上に残るようにエッチングを行い、Ti膜で構成されるアノード電極3を形成する。ここでは、ターゲットパワー密度2~10Wcm2で膜厚200nm形成した。その後、ショットキー障壁高さの安定化のために、不活性ガス雰囲気中、あるいは、真空中で400~700°C、より望ましくは450°Cのアニール処理を実施する。なお、図示は省略するが、アノード電極3およびカソード電極を形成した後、厚さ2~20μmのAlまたはCu等で構成される配線層を形成し、当該配線層と、p-型半導体層4およびp型半導体層表層の保護のために、例えば厚さ3~20μmのポリイミド樹脂層を形成する。また、炭化珪素基板2の裏面のNiシリサイド膜上にはTi/Ni/Auの積層膜で構成されるメタライズ膜を形成することで、金属シリサイド膜とメタライズ膜とでカソード電極を形成することで完成する。<変形例>図5は、複数の互いに離散した構造であるp型半導体層51第1不純物層を、アノード電極3端部近傍に備えたSiC-SBDの断面図である。p型半導体層51は、図においては2つのリング形状に分かれているが、例えば4μmピッチのメッシュを仮想し、その中に例えば2μm程度のドットを配置したような構成とすることができる。あるいは、1μm幅のリングを3μmピッチで複数個配置することができる。図に示すように、アノード電極3が複数のp型半導体層51表層に跨って延設されている。互いに離間して形成された複数個のp型半導体層51は、空間平均した実効的な濃度が1019cm3程度に低下することで、p型半導体層51周辺に発生していた高電界を抑制することができる。このように、アノード電極3とのコンタクトが確保でき、電界の緩和も可能となる。<効果>本発明にかかる実施の形態によれば、半導体装置において、炭化珪素からなる第1導電型の半導体層としてのn型半導体層1と、n型半導体層1表層において、ショットキーダイオードの素子領域を平面視上囲んで形成された、第2導電型の第1不純物層としてのp型半導体層5aと、n型半導体層1表層において、素子領域を、少なくともp型半導体層5aの平面視上外側から囲んで形成された、第2導電型の第2不純物層としてのp型半導体層5bと、p型半導体層5a表層まで延設して素子領域上に形成されたアノード電極3とを備え、p型半導体層5aの不純物濃度が1×1020cm3以上であることで、p型半導体層5a端部における電界集中を緩和し、順方向および逆方向に高電圧が印加された際の十分なサージ電流耐性を有することができる。また、p型半導体層5aを高濃度化しても、p型半導体層5bでp型半導体層5aを囲み電界緩和構造を形成することで、図1に示すようなp-型半導体層4を低濃度で作製することができ、p-型半導体層4を小さく設計することが可能となる。また、本発明にかかる実施の形態によれば、半導体装置において、第2不純物層としてのp型半導体層5bが、第1不純物層としてのp型半導体層5aとは離間して形成され、その不純物濃度が1×1020cm3以上であることで、p型半導体層5bでp型半導体層5aを離間して囲み、電界緩和構造を形成することができる。また、本発明にかかる実施の形態によれば、半導体装置において、第1不純物層としてのp型半導体層51が、各々が素子領域を平面視上囲むように互いに離間して形成された複数の層であることで、空間平均した実効的な濃度が低下することで、p型半導体層51端部の電界を緩和することができる。また、本発明にかかる実施の形態によれば、半導体装置において、第1不純物層としてのp型半導体層5aと第2不純物層としてのp型半導体層5bとが、互いに1~3μmの間隔で離間して形成されることで、順方向サージ耐量と逆回復時サージ耐量とを向上させることができる。<実施の形態2><構成>図6は、本発明に係る実施の形態2のSiC-JBS型ダイオードの構成を示す断面図である。実施の形態1に示す構成とほぼ同一の構造であるが、アノード電極3下部にp型半導体層50が形成してある点が異なる。アノード電極3にはTiチタン膜が用いられている。Tiは適度の仕事関数を有するため、低オン電圧で逆方向特性も満足し得る特性を有しているため、適材として用いている。図7は、図6に示したSiC-JBS型ダイオードを、アノード電極3が形成された側から見た平面図であるが、ここではカソード電極は省略している。なお、図7のA-B線での矢示方向断面が図6の断面図である。p型半導体層50第4不純物層は、例えば図7に示すようにそれぞれがストライプ状の平面視形状を有し、互いに離隔してn型半導体層1の素子領域上に分散配置されている。配置の一例としては、幅2~30μmのストライプ状のp型半導体層50を、互いに1~20μmの間隔を開けて配置する。なお、図6および図7では簡素化のため、p型半導体層50を2個配置した例を示しているが、実際には半導体装置は1辺が数mmの方形であるため、さらに多くのp型半導体層50が配置されることになる。このSiC-JBS型ダイオードの動作としては、順方向に電圧が印加された場合には、p型半導体層50が配設されていないn型半導体層1上の素子領域で、アノード電極3からn型半導体層1に向けて電流が流れるショットキー接合ダイオードとして機能する。このとき、アノード電極3に接するn型半導体層1から鉛直下方に電流が流れるだけでなく、水平方向の広がり角を有して電流が流れるため、p型半導体層50の近傍のアノード電極3から流れ出た電流は、p型半導体層50の下方のn型半導体層1にも回り込む。このように電流が水平方向に広がることで順方向の抵抗が低くなる。一方、SiC-JBS型ダイオードに逆方向に電圧が印加された場合には、p型半導体層50およびp-型半導体層4の下方全面に広がるように空乏層が形成されるので、電圧が維持され低い逆方向電流が維持される。ここで、SiC-JBS型ダイオードに、定格電流をはるかに超える過電流が発生するような順方向電圧が印加された場合には、p型半導体層50とn型半導体層1とで構成されるpn接合ダイオードにおいてもオン電圧を超え、p型半導体層50からn型半導体層1に向けて電流が流れる。Tiで形成されるアノード電極3を用いたときの順方向サージ耐量電流二乗時間積を時間長さが10msの半波正弦波で測定した結果を、図8に示す。横軸にドーズ量cm3、縦軸にp型半導体層を形成していないSBDを基準とするサージ耐量比を示す。横軸においてSBDと記載している点は、p型半導体層を形成していないSBDの場合の値である。p型半導体層の濃度を、特許文献1および特許文献2の記載に基づく濃度である1×1019cm3とした場合では、順方向サージ耐量の改善効果は見られずすなわち、サージ耐量比の上昇が見られず、濃度1×1020cm3近傍で急激に最大ピークサージ値の改善効果が生じるすなわち、サージ耐量比の急激な上昇が見られることを見出した。<変形例1>図9は、実施の形態2のSiC-JBS型ダイオードの変形例を示す断面図である。図9に示すように、p型半導体層52a第1不純物層およびp型半導体層52b第2不純物層、p型半導体層53第4不純物層は、それぞれp-型半導体層4表層、n型半導体層1表層の凹み構造において形成されている。なお、p型半導体層52aは、図5に示すように複数のリング形状に分かれていてもよい。p型半導体層が高濃度であるため、イオン注入で形成するためには、低加速エネルギーを用いず、高いビーム電流が得られる中加速以上の注入エネルギーを用いることが望ましい場合がある。このような場合には、それら表層に十分な濃度のイオンを注入してしまう低加速注入では、スループットの低下や安定性の低下が生じるおそれがある。よって、中加速以上の注入エネルギーを用いた場合に形成される構造について、以下説明する。図10a~図10cに、p型半導体層52aおよびp型半導体層52b、p型半導体層53の形成プロセスを示す。所望の箇所に酸化珪素、窒化珪素、高耐熱樹脂等からなるマスク10を形成する図10a。例えば、90~150keVのエネルギーで120~190nmの範囲を2×1020cm3となるように、アルミニウムイオン11を注入する図10b。続いて、弗化炭素系のガスで例えば140nm等の所望の深さにエッチングし、所望の表層濃度を得る図10c。JBS型ダイオードにおいて逆回復時の耐性を向上させるため、p型半導体層をアノード電極3端に設けるときには、作製プロセスコスト低減のため、p型半導体層52aおよびp型半導体層52b、p型半導体層53は同一工程で作製するが、この時、p型半導体層が従来例と同様の単一リングとなっては、p型半導体層の外周部に高電界が発生し、アバランシェ特性を示す直前に当該箇所で絶縁破壊が生じうる。図11に、複数のp型半導体層の形成間隔を変えたときにp型半導体層周辺に発生するブレークダウン時の最大電界値を示す。横軸にp型半導体層の形成間隔μm、縦軸に電界強度MV/cmを示す。p型半導体層自身の幅は1μmとし、2本のリングを所定の間隔とした。p型半導体層の濃度は2×1020cm3凡例○、および、1×1020cm3凡例×とした。また、凹み構造は深さ100nmとした。図11を参照すると、概ね形成間隔を3μm程度を中心とした値とすると、間隔を設けない場合すなわち、単一リング形状の場合と比べて、電界緩和効果が向上することが分かる。具体的には、電界強度を半減させることができることが分かる。一方で、p型半導体層自身の幅には、電界緩和効果との依存性は見られなかった。さらに凹み構造の深さは、50nm以上数百nm以下では、特に有意な特性変化は見られなかった。このように、p型半導体層を複数のリング形状p型半導体層52aおよびp型半導体層52bに分けることで、高電界発生を抑制できることが見出された。例えば、p型半導体層52aおよびp型半導体層52bの各リングの幅を1μmとし、3μmの間隔で設けることで、改善効果が発揮された。<変形例2>図12は、p-型半導体層4第3不純物層表層にp型半導体層6第2不純物層を形成し、さらにp型半導体層6表層に、単一リング形状のp型半導体層52a第1不純物層形成した構造の断面図である。図12においては、p型半導体層52a、p型半導体層6、p型半導体層53は、n型半導体層1表層の凹み構造に形成されているが、凹み構造でない箇所に形成されるものであってもよい。また、p型半導体層53は備えられなくともよい。p型半導体層6第2不純物層は、例えば濃度3×1017~1×1019cm3で、p型半導体層52a第1不純物層より深く形成される。あるいは実効的に、p型半導体層52aより深く、2×1013~5×1014cm2の注入量で形成される。注入工程は上記の実施の形態における場合よりも1回増えるが、p型半導体層52aを効率よく形成できるため、若干のスループット低下だけで、効率よく期待される素子が作製できる。図13は、中濃度のp型半導体層60第2不純物層によるフローティングガードリング構造の断面図である。n型半導体層1表層にp型半導体層6第2不純物層を形成し、p型半導体層6表層に単一リング形状のp型半導体層52a第1不純物層形成する。またn型半導体層1表層において、p型半導体層6を平面視上囲むように、互いに離間したp型半導体層60を形成する。図13においては、p型半導体層52a、p型半導体層6、p型半導体層53は、1表層の凹み構造において形成されているが、凹み構造でない箇所に形成されるものであってもよい。また、p型半導体層53は備えられなくともよい。p型半導体層6およびp型半導体層60は、例えば濃度3×1017cm3で形成され、p型半導体層6は、p型半導体層52aより深く形成される。あるいは実効的に、p型半導体層52aより深く、2×1013~2.5×1013cm2の注入量で形成される。この構造でも、p型半導体層52aを効率よく形成できるため、若干のスループット低下だけで、効率よく期待される素子が作製できる。<効果>本発明にかかる実施の形態によれば、半導体装置において、第2不純物層としてのp型半導体層60が、各々素子領域を平面視上囲むように互いに離間して形成された複数の層であり、その不純物濃度が第1不純物層としてのp型半導体層52aの不純物濃度より低く、p型半導体層52aが、最も内側から素子領域を囲む第2不純物層としてのp型半導体層6表層に形成されることで、高濃度のp型半導体層52aを囲む、中間濃度のp型半導体層6およびp型半導体層60によって電界緩和構造を形成し、p型半導体層52a端部に発生する高電界を抑制することができる。また、本発明にかかる実施の形態によれば、半導体装置において、半導体層としてのn型半導体層1表層において、素子領域を平面視上囲んで形成され、その不純物濃度が第2不純物層としてのp型半導体層6より低い、第2導電型の第3不純物層としてのp-型半導体層4をさらに備え、p型半導体層6が、p-型半導体層4表層に形成され、その不純物濃度が第1不純物層としてのp型半導体層52aの不純物濃度より低く、p型半導体層52aが、p型半導体層6表層に形成されることで、高濃度のp型半導体層52aを囲む中間濃度のp型半導体層6、および、中間濃度のp型半導体層6を囲むp-型半導体層4によって電界緩和構造を形成し、p型半導体層52a端部に発生する高電界を抑制することができる。また、本発明にかかる実施の形態によれば、半導体装置において、第1不純物層としてのp型半導体層52aと第2不純物層としてのp型半導体層52bとが、半導体層としてのn型半導体層1表層の凹部に形成され、p型半導体層52aとp型半導体層52bとが、互いに2.5~3μmの間隔で離間して形成されることで、中加速以上の注入エネルギーを用いて不純物を注入する場合にも、順方向サージ耐量と逆回復時サージ耐量向上させることができる。また、本発明にかかる実施の形態によれば、半導体装置において、素子領域における半導体層としてのn型半導体層1表層に選択的に形成された、第2導電型の第4不純物層としてのp型半導体層50をさらに備えることで、電流が水平方向の広がり角を有して流れるため、順方向の抵抗が低くなる。一方逆方向では、p型半導体層50およびp-型半導体層4の下方全面に広がるように空乏層が形成され、低い逆方向電流が維持される。また、本発明にかかる実施の形態によれば、半導体装置において、第1不純物層としてのp型半導体層52aと第2不純物層としてのp型半導体層52bと第4不純物層としてのp型半導体層53とが、半導体層としてのn型半導体層1表層の凹部に形成されることで、中加速以上の注入エネルギーを用いて不純物を注入する場合にも、順方向サージ耐量と逆回復時サージ耐量向上させることができる。また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、a半導体層としてのn型半導体層1上に注入マスクを配設し、n型半導体層1表層内に1×1020cm3以上の濃度の不純物を注入する工程と、b工程aにおいて形成された、n型半導体層1表層においてショットキーダイオードの素子領域を平面視上囲む第1不純物層としてのp型半導体層52aおよび第2不純物層としてのp型半導体層52bが露出するように、n型半導体層1表層をエッチングする工程と、c注入マスクを除去し、p型半導体層52aおよびp型半導体層52bを活性化させる工程と、dp型半導体層52aおよびp型半導体層52bを犠牲酸化させる工程と、e工程dにおいて形成された犠牲酸化膜を除去し、p型半導体層52a表層まで延設したショットキーダイオードのアノード電極3を形成する工程とを備えることで、不純物注入領域端部における電界集中を緩和し、十分なサージ電流耐性を有することができる。また、プロセス簡素化により工程を減らすことができ、製造タクトも向上させることができる。よって、製造コストの低減や、量産性の向上が期待できる。本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。なお本発明は、その発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。