"ワード線、ビット線及びソース線に接続されたメモリセルと、前記メモリセルのビット線を内部データ線に接続するためのカラム選択回路と、前記内部データ線上の信号を増幅して読み出すためのセンスアンプと、一端が第1の外部端子に接続された第1の抵抗素子と、前記第1の抵抗素子の他端を第2の外部端子に接続するための第1のスイッチ回路と、前記第1のスイッチ回路と導通抵抗がほぼ等しく、かつ前記第1の抵抗素子の他端に接続された第2のスイッチ回路と、前記第2の外部端子と第2のスイッチ回路とを接続するための第3のスイッチ回路とを備え、前記センスアンプと前記第2のスイッチ回路とは、前記内部データ線に対して電気的に結合されていることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記第1の抵抗素子は、固定抵抗素子であることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記第1の抵抗素子は、電圧印加によりプログラマブルな抵抗素子であることを特徴とする半導体記憶装置。請求項1~3のいずれか1項に記載の半導体記憶装置において、前記第1の外部端子は、チップの電源端子と兼用化されていることを特徴とする半導体記憶装置。請求項1~4のいずれか1項に記載の半導体記憶装置において、前記内部データ線に対して、前記センスアンプは第4のスイッチ回路を介して、前記第2のスイッチ回路は第5のスイッチ回路を介してそれぞれ接続され、前記第2のスイッチ回路に前記内部データ線の電位を制限するための電圧制限回路が接続されていることを特徴とする半導体記憶装置。請求項1~5のいずれか1項に記載の半導体記憶装置において、前記内部データ線に対して、前記センスアンプは第4のスイッチ回路を介して、前記第2のスイッチ回路は第5のスイッチ回路を介してそれぞれ接続され、前記第2の外部端子に直列に付加された第2の抵抗素子と同じ構造及び寸法を持つ第3の抵抗素子が、前記第2のスイッチ回路と直列に接続されたことを特徴とする半導体記憶装置。請求項1~5のいずれか1項に記載の半導体記憶装置において、前記内部データ線に対して、前記センスアンプは第4のスイッチ回路を介して、前記第2のスイッチ回路は第5のスイッチ回路を介してそれぞれ接続され、前記第1の抵抗素子は、抵抗値の異なる複数の抵抗素子と、各抵抗素子に直列に接続された複数のスイッチ回路とを有し、前記複数のスイッチ回路のうちの1つを選択的に導通させるための選択回路を更に備えたことを特徴とする半導体記憶装置。請求項1~7のいずれか1項に記載の半導体記憶装置において、前記メモリセルは、抵抗変化型メモリ素子とMOSトランジスタとで構成されたことを特徴とする半導体記憶装置。請求項1~8のいずれか1項に記載の半導体記憶装置において、前記第1の抵抗素子と、前記第1のスイッチ回路と、前記第2のスイッチ回路と、前記第3のスイッチ回路とは、前記第1の外部端子又は前記第2の外部端子の近くに配置され、前記第4のスイッチ回路と、前記第5のスイッチ回路とは、前記カラム選択回路の近くに配置されていることを特徴とする半導体記憶装置。請求項5~8のいずれか1項に記載の半導体記憶装置において、前記第1の抵抗素子と、前記第1のスイッチ回路と、前記第2のスイッチ回路と、前記第3のスイッチ回路とは、前記第1の外部端子又は前記第2の外部端子の近くに配置され、前記第4のスイッチ回路と、前記第5のスイッチ回路と、前記電圧制限回路とは、前記カラム選択回路の近くに配置されていることを特徴とする半導体記憶装置。抵抗変化型メモリのチップにセル電流測定端子を設け、チップ外部の評価装置にてセル電流を測定することとすれば、評価装置における電流測定にミリ秒オーダーの時間を要するため、数100キロバイトの全メモリセルのセル電流の分布情報を得るのに数時間を要する。したがって、評価及び解析時間の増大を引き起こす。また、特許文献1に示す技術では、セル電流測定の精度を高める上で、きめ細かく基準電流を発生する必要があるため、多ビットのレジスタや多くの抵抗素子、多くのトリミング用のゲートや論理回路が必要となり、チップ面積が増大する。また、特許文献2に示す技術は、メモリセルがトランジスタからなり、その閾値がセルの状態と相関を有するフラッシュメモリにおいてのみ有効な技術であって、抵抗変化型メモリのように、ワード線電圧とセルの状態との間に相関が無く、あくまでセル電流に基づく判定しか手立てのない不揮発性メモリでは、この技術は意味を成さない。したがって、抵抗変化型メモリのような不揮発性メモリでは、セル電流を高速に測定することが開発効率を向上する上で重大な課題となっている。本発明の目的は、チップ面積の増大を招くことなく測定精度を確保しつつ、セル電流を高速に測定する技術を提供することにある。上記目的を達成するため、第1の構成として、ワード線、ビット線及びソース線に接続されたメモリセルと、当該メモリセルのビット線を内部データ線に接続するためのカラム選択回路と、内部データ線上の信号を増幅して読み出すためのセンスアンプと、一端が第1の外部端子に接続された固定抵抗素子と、当該固定抵抗素子の他端を第2の外部端子に接続するための第1のスイッチ回路と、当該第1のスイッチ回路と導通抵抗がほぼ等しく、かつ固定抵抗素子の他端に接続された第2のスイッチ回路と、第2の外部端子と第2のスイッチ回路とを接続するための第3のスイッチ回路とを備え、センスアンプと第2のスイッチ回路とは、内部データ線に対して電気的に結合されていることとする。また、第2の構成として、第1の構成における固定抵抗素子を、電圧印加によりプログラマブルな抵抗素子に置換する。また、第3の構成として、第1の構成に対して、第1の外部端子をチップの電源端子と共用化する。また、第4の構成として、第1の構成に対して、メモリセルを抵抗変化型メモリ素子とMOSMetalOxideSemiconductorトランジスタとで構成し、内部データ線の電位を制限するための電圧制限回路を第2のスイッチ回路に接続する。また、第5の構成として、第1の構成に対して、第2の外部端子に直列に付加された端子保護抵抗素子と同じ構造及び寸法を持つ抵抗素子を、第2のスイッチ回路と直列に接続する。また、第6の構成として、第1の構成に対して、抵抗値の異なる複数の抵抗素子と、各抵抗素子に直列に接続された複数のスイッチ回路とを有し、当該複数のスイッチ回路のうちの1つを選択的に導通させるための制御回路を更に備える。上記第1の構成を採用することで、選択したメモリセルのセル電流を、抵抗素子と第2のスイッチ回路のオン抵抗との抵抗和に電圧降下させ、その電圧値を第3のスイッチ回路を通じて第2の外部端子から出力する動作と、抵抗素子と第1のスイッチ回路のオン抵抗を第1及び第2の端子の電圧-電流特性で測定する動作とを実現できる。これらの動作により、簡単な回路構成ながら、製造ばらつき、チップばらつきを有する抵抗素子と第2のスイッチ回路のオン抵抗との抵抗和を正確に測定でき、よって、第2の外部端子から出力される電圧値と第1の外部端子に印加する電圧との差異からセル電流を精度良く算出することができる。また外部の評価装置においては、第2の外部端子に対して電圧測定で高速に評価できるため、従来のセル電流の直接測定と比べて、全ビットのセル電流に関する情報を高速に収集することが可能となる。加えて、第3のスイッチ回路は電流駆動はなく、第1及び第2のスイッチ回路の寄生抵抗は、抵抗測定により相殺され得るため、これら3つのスイッチ回路に関して駆動能力を絞ることが可能となり、面積増加を抑制できる。また、上記第2の構成を採用することで、抵抗素子を外部から任意の値にプログラミングできるため、抵抗素子と第2のスイッチ回路のオン抵抗との抵抗和を所望の抵抗値に作り込むことが可能となる。このことにより、検査において抵抗値をプログラミングする工程が必要となるが、第1の構成に比べ、抵抗素子と第2のスイッチ回路のオン抵抗との抵抗和を測定するステップ自体を省略することが可能となる。これにより、電流測定に全く対応していない評価装置でも、セル電流に関する情報を高速に収集することが可能となる。また、上記第3の構成を採用することで、チップ全体として必要な端子数を削減し、少ピン化に適した構成となる。また、上記第4の構成を採用することで、抵抗変化型メモリ素子に印加されるビット線電圧を制限し、セル電流測定時のディスターブを抑制することが可能となる。また、上記第5の構成を採用することで、第2の外部端子に直列に挿入された抵抗分を反映できるため、ESDElectroStaticDischarge耐性の強化、入出力端子との兼用化による少ピン化を実現可能となる。また、上記第6の構成を採用することで、測定対象セル電流域毎に複数の測定用抵抗を切り換えることにより、セル電流測定精度を向上することができる。以下、本発明の実施形態を添付図面に基づいて詳細に説明する。《第1の実施形態》図1は、本発明の第1の実施形態に係る半導体記憶装置の基本的な構成を示す。実際に半導体記憶装置として用いる際には他にも様々な構成要素が必要となるが、本発明に関する説明を容易にするため、他の構成要素の記述を省略する。また、実際には多数のメモリセルが行方向、列方向にアレイ配置されるが、2行×2列のメモリセル配置となるアレイを用いて説明する。抵抗変化型メモリ素子であるメモリセル抵抗素子R11は、一方がメモリセルトランジスタ通常はNMOSトランジスタが用いられるため、ここでもNMOSトランジスタとするM11を介してビット線BL1に接続され、他方がソース線SL1に接続されている。更に、メモリセルトランジスタM11のゲートはワード線WL1に接続されている。残りの3つのメモリセルについても、図1に示す接続関係となる。すなわち、R12、R13及びR14はメモリセル抵抗素子を、M12、M13及びM14はメモリセルトランジスタを、SL2はソース線を、BL2はビット線を、WL2はワード線をそれぞれ示す。ソース線SL1とビット線BL1は、各々ソース線選択ゲートM21、ビット線選択ゲートM31を介して、各々グランド、内部データ線YD1に接続される。また、ソース線SL2とビット線BL2は、各々ソース線選択ゲートM22、ビット線選択ゲートM32を介して、各々グランド、内部データ線YD1に接続される。内部データ線YD1は、読み出しモード選択ゲートM4を介してセンスアンプSAに、或いは、セル電流測定モード選択ゲートM5を介してセル電流測定データ線ICELLに接続される。更に、セル電流測定データ線ICELLは、セル電流パス接続スイッチX4を介してセル電流測定端子VPPEXに接続される。CS1及びCS2はソース線ビット線選択信号、SAENは読み出しイネーブル信号、ICENはセル電流測定イネーブル信号、ICEN1はセル電流パスイネーブル信号である。本実施形態においては、ビット線電圧制限ゲートM6を介してセル電流測定データ線ICELLと第1の電流駆動パス内部ノードVCE1とを接続し、電圧測定パス接続スイッチX3を介して第1の電流駆動パス内部ノードVCE1とセル電流測定端子VPPEXとを接続し、電流駆動パス接続スイッチX2を介して第1の電流駆動パス内部ノードVCE1と第2の電流駆動パス内部ノードVCE2とを接続する。更に、測定抵抗電圧印加スイッチX1を介して第2の電流駆動パス内部ノードVCE2とセル電流測定端子VPPEXとを接続し、セル電流測定抵抗素子R1を介して第2の電流駆動パス内部ノードVCE2と電源端子VDDとを接続する。VCLMPはビット線クランプ信号、ICEN2は電圧測定パスイネーブル信号、ICEN3は電流駆動パスイネーブル信号、RMENは測定抵抗電圧印加パスイネーブル信号である。各スイッチX1,X2,X3,X4は、例として、図1に示すように、NMOSトランジスタと、PMOSトランジスタと、反転素子とからなる構成とする。なお、電流パスの寄生抵抗を下げるため、セル電流測定抵抗素子R1と、測定抵抗電圧印加スイッチX1と、電流駆動パス接続スイッチX2と、電圧測定パス接続スイッチX3とは、電源端子VDD又はセル電流測定端子VPPEXに対して近接して配置するのが好ましい。また、読み出しモード選択ゲートM4と、セル電流測定モード選択ゲートM5と、ビット線電圧選択ゲートM6とは、ビット線選択ゲートM31,M32に対して近接して配置するのが好ましい。更に、電流駆動パス接続スイッチX2と測定抵抗電圧印加スイッチX1とのオン抵抗が等しくなるように回路定数を合わせる。また、セル電流測定抵抗素子R1から電流駆動パス接続スイッチX2を経て電圧測定パス接続スイッチX3に至るまでの配線と、セル電流測定抵抗素子R1から測定抵抗電圧印加スイッチX1を経てセル電流測定端子VPPEXに至るまでの配線とで、両者の寄生抵抗を合わせるようにレイアウトする。図2aは、抵抗変化型メモリ素子に対する低抵抗化時のバイアス条件を示す図である。同図に示すように、ワード線WL1に電圧を与えてメモリセルトランジスタM11を導通させ、ビット線BL1とソース線SL1との間に、ビット線BL1が高くなる方向に電圧VLRを印加すると、抵抗素子R11は、高抵抗状態から低抵抗状態へ遷移する。図2bは、抵抗変化型メモリ素子に対する高抵抗化時のバイアス条件を示す図である。同図に示すように、ワード線WL1に電圧を与えてメモリセルトランジスタM11を導通させ、ビット線BL1とソース線SL1との間に、ソース線SL1が高くなる方向に電圧VHRを印加すると、抵抗素子R11は、低抵抗状態から高抵抗状態へ遷移する。以上のように、抵抗変化型メモリ素子では、ビット線BL1とソース線SL1との間にかける電圧の極性と電圧値により生ずる抵抗変化を、記憶するデータの論理値0,1に対応させる。図2cは、抵抗変化型メモリ素子に対する読み出し時のバイアス条件を示す図である。同図に示すように、ワード線WL1に電圧を与えてメモリセルトランジスタM11を導通させ、ビット線BL1とソース線SL1との間に、ビット線BL1が高くなる方向に、電圧VLR,VHRよりも絶対値の小さい電圧VRDを印加すると、抵抗素子R11の抵抗状態に対応したセル電流がビット線BL1に流れる。この際に、図1中の読み出しモード選択ゲートM4が活性化され、センスアンプSAにてデータ判定がなされる。図3は、図1の半導体記憶装置のセル電流測定に関する動作波形を示す。本実施形態のセル電流測定は、抵抗測定モードと、セル電流測定モードとの2段階で構成される。最初に、抵抗測定モードについて説明する。抵抗測定モードでは、電源電圧VDDよりもVPだけ低い電圧VDD-VPがセル電流測定端子VPPEXに印加されている状態で、タイミングT1において、測定抵抗電圧印加パスイネーブル信号RMENを立ち上げ、測定抵抗電圧印加スイッチX1を介して、セル電流測定抵抗素子R1とセル電流測定端子VPPEXとを接続する。この際、第1の電流駆動パス内部ノードVCE1は高インピーダンスHiZ状態を保持する一方、第2の電流駆動パス内部ノードVCE2の電圧はVDD-VRとなる。ここに、VR<VPである。そして、十分な安定時間ミリ秒オーダーを経たタイミングT2にて、電源端子VDDからセル電流測定端子VPPEXに流れる電流I0を測定する。最後に、タイミングT3において、測定抵抗電圧印加パスイネーブル信号RMENを立ち下げ、測定抵抗電圧印加スイッチX1を非活性とする。以上の動作により、セル電流測定抵抗素子R1から測定抵抗電圧印加スイッチX1を経てセル電流測定端子VPPEXに至るまでの経路の正確な抵抗値が、R0=VP/I0で得られる。チップ全体につき、セル電流測定抵抗素子R1と測定抵抗電圧印加スイッチX1とは1組だけなので、セル電流測定において1回だけ抵抗測定を実施すればよいため、評価時間への影響は軽微である。次に、全メモリセルを対象としたセル電流測定モードについて説明する。まず、タイミングT4において、ワード線WL1を立ち上げ、メモリセルトランジスタM11を導通させる。次に、タイミングT5において、ソース線ビット線選択信号CS1を立ち上げ、メモリセル抵抗素子R11のソース線側をグランドに、ビット線側を内部データ線YD1に接続し、同時に、セル電流測定イネーブル信号ICENを立ち上げ、セル電流測定モード選択ゲートM5を介して、内部データ線YD1とセル電流測定データ線ICELLとを接続する。そして、タイミングT6において、電流駆動パスイネーブル信号ICEN3を立ち上げ、電源端子VDDからセル電流測定抵抗素子R1及び電流駆動パス接続スイッチX2を介して、ビット線BL1を駆動する。このとき、ビット線電圧制限ゲートM6にはビット線クランプ信号VCLMPによりクランプ電圧VCLが印加され、クランプ電圧VCLからビット線電圧制限ゲートM6の閾値を減じた電圧VRDがビット線BL1に印加されるよう、クランプ電圧VCLは最適化されているものとする。同じくタイミングT6において、電圧測定パスイネーブル信号ICEN2を立ち上げると、電圧測定パス接続スイッチX3を介して、第1の電流駆動パス内部ノードVCE1の電圧値VDD-V1がセル電流測定端子VPPEXに現れる。なお、この際の第2の電流駆動パス内部ノードVCE2の電圧はVDD-V2となる。ここに、V2<V1である。そして、タイミングT7において、セル電流測定端子VPPEXに現れた電圧値VDD-V1を期待値電圧レベルと比較判定する。ここで、電流駆動パス接続スイッチX2と測定抵抗電圧印加スイッチX1とのオン抵抗が等しくなるように回路定数を合わせ、セル電流測定抵抗素子R1から電流駆動パス接続スイッチX2を経て電圧測定パス接続スイッチX3に至るまでの配線と、セル電流測定抵抗素子R1から測定抵抗電圧印加スイッチX1を経てセル電流測定端子VPPEXに至るまでの配線とで、両者の寄生抵抗を合わせるようにレイアウトされているため、抵抗測定モードで得られた抵抗値R0は、セル電流測定抵抗素子R1から電流駆動パス接続スイッチX2を経て電圧測定パス接続スイッチX3に至るまでの経路の抵抗値と等しい。したがって、アクセス対象のメモリセル抵抗素子R11によるセル電流ICは、IC=V1/R0と計算される。その後、タイミングT8で、電流駆動パスイネーブル信号ICEN3、電圧測定パスイネーブル信号ICEN2を立ち下げ、電流駆動パス接続スイッチX2、電圧測定パス接続スイッチX3を非活性とする。更にタイミングT9で、ソース線ビット線選択信号CS1、セル電流測定イネーブル信号ICENを立ち下げ、タイミングT10において、ワード線WL1を立ち下げて終了する。チップ全体としては、以上のセル電流測定モードの動作をメモリセル数だけ繰り返し実行する。以上述べたように、本実施形態によれば、セル電流に換算可能な電圧値が、外部の評価装置で基準電圧値に対して高速で比較判定することが可能であるため、従来の電流測定に比べると、高速でセル電流情報を取得することが可能となる。また、電圧降下させる抵抗分の製造ばらつきに対しては、抵抗成分を測定するモードを設け、セル電流測定モードと抵抗測定モードとで、スイッチ素子の抵抗の整合、経路上の配線寄生抵抗の整合を図ることにより、製造ばらつきを排除し、測定の高精度化を実現できる。更に、電圧値の比較判定は外部の評価装置に任せ、チップとしては電圧値の出力に機能を限定したことにより、簡単な構成で面積増を抑制することができる。また、ビット線電圧を制限するためにゲート追加が必要となるが、抵抗変化型メモリ素子に特化してセル電流測定時のディスターブデータ書き換わりを抑制することが可能となる。更に、セル電流測定抵抗素子R1に電流を流す端子を電源端子VDDと共用化することで、チップ全体として必要な端子数を削減し、少ピン化に適した構成を実現できる。《第2の実施形態》図4は、本発明の第2の実施形態に係る半導体記憶装置の基本的な構成を示す。本実施形態においては、セル電流測定抵抗素子R1を抵抗値のプログラムが可能な素子とし、当該抵抗素子R1を介して第2の電流駆動パス内部ノードVCE2とセル電流駆動端子VRRとを接続する。その他の点は、図1と同様である。なお、電流パスの寄生抵抗を下げるため、セル電流駆動端子VRRとセル電流測定端子VPPEXとは相互に近接して配置する。図5は、図4の半導体記憶装置のセル電流測定に関する動作波形を示す。本実施形態のセル電流測定は、抵抗プログラムモードと、セル電流測定モードとの2段階で構成される。最初に、抵抗プログラムモードについて説明する。ここでは、セル電流測定抵抗素子R1から測定抵抗電圧印加スイッチX1を経てセル電流測定端子VPPEXに至るまでの経路の抵抗値が、所望の抵抗値よりも高いとする。まず、セル電流測定端子VPPEXにVLR、セル電流駆動端子VRRにグランド電圧が印加されている状態で、タイミングT1において、測定抵抗電圧印加パスイネーブル信号RMENを立ち上げ、測定抵抗電圧印加スイッチX1を介して、セル電流測定抵抗素子R1に低抵抗化電圧VLRを印加し、抵抗素子R1を低抵抗化する。一定時間の後、タイミングT2にて、測定抵抗電圧印加パスイネーブル信号RMENを立ち下げ、測定抵抗電圧印加スイッチX1を非活性とする。次にタイミングT3において、セル電流測定端子VPPEXにVRR-VP、セル電流駆動端子VRRにVRRなる電圧が印加されている状態で、測定抵抗電圧印加パスイネーブル信号RMENを立ち上げ、測定抵抗電圧印加スイッチX1を介して、セル電流測定抵抗素子R1とセル電流測定端子VPPEXとを接続する。この際、第2の電流駆動パス内部ノードVCE2の電圧はVRR-VR1となる。ここに、VR1<VPである。そして、十分な安定時間ミリ秒オーダーを経たタイミングT4にて、セル電流駆動端子VRRからセル電流測定端子VPPEXに流れる電流I0を測定する。そして、タイミングT5において、測定抵抗電圧印加パスイネーブル信号RMENを立ち下げ、測定抵抗電圧印加スイッチX1を非活性とする。以上の動作により、セル電流測定抵抗素子R1から測定抵抗電圧印加スイッチX1を経てセル電流測定端子VPPEXに至るまでの経路の正確な抵抗値が、R0=VP/I0で得られる。もし、得られた抵抗値が所望の値よりも低くなった場合には、以下の動作を行う。まず、セル電流測定端子VPPEXにグランド、セル電流駆動端子VRRにVHR電圧が印加されている状態で、タイミングT6において、測定抵抗電圧印加パスイネーブル信号RMENを立ち上げ、測定抵抗電圧印加スイッチX1を介して、セル電流測定抵抗素子R1に高抵抗化電圧VHRを印加し、抵抗素子R1を高抵抗化する。一定時間の後、タイミングT7にて、測定抵抗電圧印加パスイネーブル信号RMENを立ち下げ、測定抵抗電圧印加スイッチX1を非活性とする。次にタイミングT8において、セル電流測定端子VPPEXにVRR-VP、セル電流駆動端子VRRにVRRなる電圧が印加されている状態で、測定抵抗電圧印加パスイネーブル信号RMENを立ち上げ、測定抵抗電圧印加スイッチX1を介して、セル電流測定抵抗素子R1とセル電流測定端子VPPEXとを接続する。この際、第2の電流駆動パス内部ノードVCE2の電圧はVRR-VR2となる。ここに、VR2<VPである。そして、十分な安定時間ミリ秒オーダーを経たタイミングT9にて、セル電流駆動端子VRRからセル電流測定端子VPPEXに流れる電流I1を測定する。そして、タイミングT10において、測定抵抗電圧印加パスイネーブル信号RMENを立ち下げ、測定抵抗電圧印加スイッチX1を非活性とする。以上の動作により、セル電流測定抵抗素子R1から測定抵抗電圧印加スイッチX1を経てセル電流測定端子VPPEXに至るまでの経路の正確な抵抗値が、R1=VP/I1で得られる。このようにして、抵抗値が所望値よりも高い場合はタイミングT1~T5の動作を、低い場合はタイミングT6~T10の動作を、それぞれ抵抗値が所望値となるまで繰り返し行う。抵抗値の収束度合いによっては、タイミングT1~T5の動作と、タイミングT6~T10の動作とを繰り返す必要があるが、検査段階で抵抗値を設定できるため、試作後の評価、解析時には抵抗プログラム動作を不要化できる。タイミングT11~T17におけるセル電流測定モードの動作は、図3におけるタイミングT4~T10の動作と同様であるので、説明を省略する。以上述べたように、本実施形態によれば、抵抗素子R1を外部から任意の値にプログラミングできるため、セル電流測定抵抗素子R1から電流駆動パス接続スイッチX2を経て電圧測定パス接続スイッチX3に至るまでの経路の抵抗値を所望の値に作り込むことが可能となる。このことにより、検査において抵抗値をプログラミングする工程が必要となるが、第1の実施形態で必要となる抵抗測定モード自体を、本実施形態では省略することが可能となる。これにより、電流測定に全く対応していない評価装置でも、セル電流に関する情報を収集することが可能となる。また、セル電流測定端子VPPEXとセル電流駆動端子VRRとをレイアウト上で近接配置することにより、端子間の寄生配線抵抗を減らせるため、電流測定の高精度化を実現できる。《第3の実施形態》図6は、本発明の第3の実施形態に係る半導体記憶装置の基本的な構成を示す。本実施形態においては、セル電流測定端子VPPEXに対して直列に保護抵抗素子R2を接続し、第1の電流駆動パス内部ノードVCE1と電流駆動パス接続スイッチX2との間に複製保護抵抗素子R3を挿入する。その他の点は、図1と同様である。なお、電流駆動パス接続スイッチX2と測定抵抗電圧印加スイッチX1とのオン抵抗が等しくなるように回路定数を合わせ、保護抵抗素子R2と複製保護抵抗素子R3とのオン抵抗が同じになるように寸法を合わせる。また、セル電流測定抵抗素子R1から電流駆動パス接続スイッチX2及び複製保護抵抗素子R3を経て電圧測定パス接続スイッチX3に至るまでの配線と、セル電流測定抵抗素子R1から測定抵抗電圧印加スイッチX1及び保護抵抗素子R2を経てセル電流測定端子VPPEXに至るまでの配線とで、両者の寄生抵抗を合わせるようにレイアウトする。本実施形態に係る半導体記憶装置のセル電流測定に関する動作は、第1の実施形態の動作と同様であるため、説明を省略する。本実施形態によれば、セル電流測定端子VPPEXに直列に挿入された抵抗分を反映できるため、ESD耐性を強化したIO回路を採用でき、半導体記憶装置の高信頼性を実現できる。また、保護抵抗の挿入された端子と入出力端子との共用化を図ることができ、少ピン化が実現可能となる。《第4の実施形態》図7は、本発明の第4の実施形態に係る半導体記憶装置の基本的な構成を示す。本実施形態においては、互いに異なる抵抗値を有する第1及び第2のセル電流測定抵抗素子R21,R22を採用する。そして、第1のセル電流測定抵抗素子R21と第1のセル電流測定抵抗選択スイッチX51との直列回路と、第2のセル電流測定抵抗素子R22と第2のセル電流測定抵抗選択スイッチX52との直列回路とを第2の電流駆動パス内部ノードVCE2と電源端子VDDとの間に並列に接続し、セル電流測定抵抗選択信号MODを受けてセル電流測定抵抗選択回路X6で生成したセル電流測定抵抗選択パスイネーブル信号RSEL1,RSEL2により、セル電流測定抵抗選択スイッチX51,X52の片方が活性化する構成とする。その他の点は、図1と同様である。例えば、第2のセル電流測定抵抗素子R22の抵抗値を第1のセル電流測定抵抗素子R21の抵抗値よりも高く設計し、通常のセル電流測定の場合には第1のセル電流測定抵抗素子R21を選択し、低セル電流測定の場合には第2のセル電流測定抵抗素子R22を選択して、セル電流測定を行うこととする。それ以外のセル電流測定に関する動作は、第1の実施形態の動作と同様であるため、説明を省略する。本実施形態によれば、ビット線リーク電流測定のような低電流を対象とする場合においても、セル電流測定端子VPPEXに出力される電圧振幅を確保することができ、測定対象セル電流域毎に、セル電流測定精度を向上することができる。ただし、本例では2段階の抵抗値選択を示したが、搭載する抵抗種を増やすことにより、3段階以上での切り替えも可能である。なお、上記第1~第4の実施形態において抵抗変化型メモリ素子を例として説明したが、本発明は、フラッシュメモリ素子、MRAM磁気抵抗素子、PCM相変化記憶素子のようなセル電流に基づく読み出しデータ判定を行う他の種類のメモリ素子を有する半導体記憶装置にも適用できる。また、セル電流測定端子を複数個持たせ、並列処理することも可能である。また、上記第1~第4の実施形態では、抵抗変化型メモリの構成としてメモリセルトランジスタとメモリセル抵抗素子とを1つずつ有する1T1R構造のメモリセルについて説明したが、本発明は、クロスポイント型のセル構造についても適用可能である。加えて、上記第1~第4の実施形態では、抵抗変化型メモリ素子のバイアス条件として抵抗変化を起こす電位の印加方向が正、負の逆極性となるタイプバイポーラ型セルについて説明したが、本発明は、同極性となるタイプユニポーラ型セルにも適用可能である。"