"外部メモリに対してリード動作とライト動作を実行するメモリアクセス制御装置であって、リード動作とライト動作時のアドレスとデータを格納するバッファと、前記バッファへのアドレスとデータの入出力を制御するバッファ制御回路と、外部メモリへのアドレスとデータの入出力を制御するメモリ制御回路とを備え、前記バッファ制御回路は、リード動作を実行する場合には、外部メモリへのリード動作で使用するアドレスをバッファに設定し、前記バッファに設定された外部メモリのアドレスに基づいて、前記メモリ制御回路を介して外部メモリに対してリード動作を行ってデータを取得し、取得したデータを前記バッファに格納し、ライト動作を実行する場合には、外部メモリへのライト動作で使用するアドレス及びデータを前記バッファに設定し、前記バッファに設定された外部メモリのアドレスと外部メモリにライトするデータとに基づいて、前記メモリ制御回路を介して外部メモリに対してライト動作を行うことを特徴とするメモリアクセス制御装置。前記バッファが、複数のプロセッサエレメントにより構成されるプロセッサエレメント部と、プロセッサエレメントに制御信号を供給するグローバルプロセッサとを有する、SIMDプロセッサにおける、外部アクセス用レジスタであることを特徴とする請求項1に記載のメモリアクセス制御装置。前記バッファ制御回路は、バーストリード動作を実行する場合には、前記バッファに設定された外部メモリのアドレスとそれを順次インクリメントしたアドレスとに基づいて、前記メモリ制御回路を介して外部メモリに対してリード動作を行ってデータを取得し、取得したデータを前記バッファに格納し、バーストライト動作を実行する場合には、前記バッファに格納された、外部メモリのアドレスとそれを順次インクリメントしたアドレスに対応する外部メモリにライトする複数データとに基づいて、前記メモリ制御回路を介して外部メモリに対して連続してライト動作を行うことを特徴とする請求項1又は2に記載のメモリアクセス制御装置。外部メモリに対してリード動作とライト動作を実行するメモリアクセス制御装置におけるバッファ制御方法であって、リード動作を実行する場合には、外部メモリへのリード動作で使用するアドレスをバッファに設定し、前記バッファに設定された外部メモリのアドレスに基づいて、外部メモリに対してリード動作を行ってデータを取得し、取得したデータを前記バッファに格納し、ライト動作を実行する場合には、外部メモリへのライト動作で使用するアドレス及びデータを前記バッファに設定し、前記バッファに設定された外部メモリのアドレスと外部メモリにライトするデータとに基づいて、外部メモリに対してライト動作を行うことを特徴とするバッファ制御方法。バーストリード動作を実行する場合には、外部メモリのアドレスとそれを順次インクリメントしたアドレスとに基づいて、外部メモリに対してリード動作を行ってデータを取得し、取得したデータを前記バッファに格納し、バーストライト動作を実行する場合には、外部メモリのアドレスとそれを順次インクリメントしたアドレスに対応する外部メモリにライトする複数データとに基づいて、外部メモリに対して連続してライト動作を行うことを特徴とする請求項4に記載のバッファ制御方法。上述のように、従来のメモリアクセス制御装置は、特にライト動作のためにアドレス用バッファとデータ用バッファを備えており、そのような構成では、メモリアクセス制御装置の回路規模が大きくなってしまう、という課題がある。本発明は、回路規模を削減したメモリアクセス制御装置を提供することを目的とする。本発明は、上記の目的を達成するために為されたものである。本発明に係る第1のメモリアクセス制御装置は、外部メモリに対してリード動作とライト動作を実行するメモリアクセス制御装置であって、リード動作とライト動作時のアドレスとデータを格納するバッファと、前記バッファへのアドレスとデータの入出力を制御するバッファ制御回路と、外部メモリへのアドレスとデータの入出力を制御するメモリ制御回路とを備え、前記バッファ制御回路は、リード動作を実行する場合には、外部メモリへのリード動作で使用するアドレスをバッファに設定し、前記バッファに設定された外部メモリのアドレスに基づいて、前記メモリ制御回路を介して外部メモリに対してリード動作を行ってデータを取得し、取得したデータを前記バッファに格納し、ライト動作を実行する場合には、外部メモリへのライト動作で使用するアドレス及びデータを前記バッファに設定し、前記バッファに設定された外部メモリのアドレスと外部メモリにライトするデータとに基づいて、前記メモリ制御回路を介して外部メモリに対してライト動作を行う。メモリアクセス制御装置において、バッファは、複数のプロセッサエレメントにより構成されるプロセッサエレメント部と、プロセッサエレメントに制御信号を供給するグローバルプロセッサとを有する、SIMDプロセッサにおける、外部アクセス用レジスタであってもよい。メモリアクセス制御装置において、バッファ制御回路は、バーストリード動作を実行する場合には、前記バッファに設定された外部メモリのアドレスとそれを順次インクリメントしたアドレスとに基づいて、前記メモリ制御回路を介して外部メモリに対してリード動作を行ってデータを取得し、取得したデータを前記バッファに格納し、バーストライト動作を実行する場合には、前記バッファに格納された、外部メモリのアドレスとそれを順次インクリメントしたアドレスに対応する外部メモリにライトする複数データとに基づいて、前記メモリ制御回路を介して外部メモリに対して連続してライト動作を行う、というものであってもよい。本発明に係る第1のバッファ制御方法は、外部メモリに対してリード動作とライト動作を実行するメモリアクセス制御装置におけるバッファ制御方法であって、リード動作を実行する場合には、外部メモリへのリード動作で使用するアドレスをバッファに設定し、前記バッファに設定された外部メモリのアドレスに基づいて、外部メモリに対してリード動作を行ってデータを取得し、取得したデータを前記バッファに格納し、ライト動作を実行する場合には、外部メモリへのライト動作で使用するアドレス及びデータを前記バッファに設定し、前記バッファに設定された外部メモリのアドレスと外部メモリにライトするデータとに基づいて、外部メモリに対してライト動作を行う。バッファ制御方法は、バーストリード動作を実行する場合には、外部メモリのアドレスとそれを順次インクリメントしたアドレスとに基づいて、外部メモリに対してリード動作を行ってデータを取得し、取得したデータを前記バッファに格納し、バーストライト動作を実行する場合には、外部メモリのアドレスとそれを順次インクリメントしたアドレスに対応する外部メモリにライトする複数データとに基づいて、外部メモリに対して連続してライト動作を行う、というものであってもよい。本発明を利用することにより、外部メモリのためのメモリアクセス制御装置は、回路規模を縮小することができる。以下、図面を参照して本発明に係る好適な実施形態を説明する。1.第1の実施形態1.1.構成図1及び図2は、本発明の第1の実施形態に係る画像データ転送システム2、及び、その画像データ転送システム2に含まれるメモリアクセス制御装置4の構成を示すブロック図である。特に、図1は、リード動作を行うときの、画像データ転送システム2及びメモリアクセス制御装置4の動作の様子を説明するためのブロック図であり、図2は、ライト動作を行うときの、画像データ転送システム2及びメモリアクセス制御装置4の動作の様子を説明するためのブロック図である。図1及び図2に示す第1の実施形態に係る画像データ転送システム2は、メモリアクセス制御装置4、メモリ6、及びプロセッサ8を含む。更に、メモリアクセス制御装置4は、メモリ制御回路12、バッファ制御回路10、及びバッファ14で構成される。1.2.動作1.2.1.リード動作まず、図1を用いて第1の実施形態に係るメモリアクセス制御装置4のリード動作について説明する。メモリアクセス制御装置4がリード動作を行う場合には、プロセッサ8は、バッファ制御回路10に対して、メモリ6へのリード動作で使用する、取得したいデータに対応するアドレスA0,A1,A2,...A254,A255のバッファ14への設定を指示する。バッファ制御回路10は、バッファ14に対して、指示されたアドレスA0,A1,A2,...A254,A255を設定する。次に、プロセッサ8からメモリアクセス制御装置4に対して、リード動作の要求が発行される。メモリアクセス制御装置4が、プロセッサ8からのリード動作の要求を受け付けると、バッファ制御回路10が、バッファ14に格納されているアドレスを取り出して、アドレスとリード動作の要求とをメモリ制御回路12に対して出力する。メモリ制御回路12は、バッファ制御回路10より、アドレスとリード動作の要求とを受け付けると、メモリ6に対して、アドレスとリード動作のために必要な制御信号とを出力する。そして、メモリ制御回路12は、メモリ6より取得したデータD0,D1,D2,...D254,D255を、バッファ制御回路10に対して出力する。バッファ制御回路10は、メモリ6より取得したデータをメモリ制御回路12より受け付けると、元々アドレスが格納されていたバッファ14に取得したデータを格納する。1.2.2.ライト動作続いて、図2を用いて第1の実施形態に係るメモリアクセス制御装置4のライト動作について説明する。メモリアクセス制御装置4がライト動作を行う場合には、プロセッサ8は、バッファ制御回路10に対して、メモリ6へのライト動作で使用する、アドレスA0,A1,A2,...A126,A127と、データD0,D1,D2,...D126,D127の、バッファ14への設定を指示する。バッファ制御回路10は、バッファ14に対して、指示されたアドレスA0,A1,A2,...A126,A127とデータD0,D1,D2,...D126,D127を設定する。図2に示すメモリアクセス制御装置4では、バッファ制御回路10は、個々のアドレスとデータとを対にして組にした形で、バッファ14に設定している。図1に示すように、リード動作を行うとき、アドレスのみをバッファ4に設定していたが、図2に示すように、ライト動作を行うときは、アドレスとデータとを共に設定する。このため、メモリ6に対して一度にアクセスできる回数は半分となる。次に、プロセッサ8からメモリアクセス制御装置4に対して、ライト動作の要求が発行される。メモリアクセス制御装置4が、プロセッサ8からのライト動作の要求を受け付けると、バッファ制御回路10が、バッファ14に格納されているアドレスとデータとを取り出して、アドレスとデータとライト動作の要求とをメモリ制御回路12に対して出力する。メモリ制御回路12は、バッファ制御回路10より、アドレスとデータとライト動作の要求とを受け付けると、メモリ6に対して、アドレスとデータとライト動作のために必要な制御信号とを出力する。それにより、メモリ6にそのデータが、ライトされる。このように、第1の実施形態に係るメモリアクセス制御装置4は、リード動作及びライト動作を一つのバッファ14のみにより実行できる。1.3.まとめ以上のように、第1の実施形態に係るメモリアクセス制御装置4は、一つのバッファでリード動作及びライト動作を実行できる。このため、第1の実施形態に係るメモリアクセス制御装置4は、例えば、図8に示す従来のメモリアクセス制御装置のようなライトアドレス用バッファとライトデータ用バッファを備える必要が無い。従って、第1の実施形態に係るメモリアクセス制御装置4は回路規模を削減できる。2.第2の実施形態2.1.構成図3及び図4は、本発明の第2の実施形態に係る画像データ転送システム102、及び、その画像データ転送システム102に含まれるメモリアクセス制御装置104の構成を示すブロック図である。特に、図3は、リード動作を行うときの、画像データ転送システム102及びメモリアクセス制御装置104の動作の様子を説明するためのブロック図であり、図4は、ライト動作を行うときの、画像データ転送システム102及びメモリアクセス制御装置104の動作の様子を説明するためのブロック図である。図3及び図4に示す第2の実施形態に係る画像データ転送システム102は、メモリアクセス制御装置104、メモリ106、及びSIMDプロセッサ108を含む。メモリアクセス制御装置104は、メモリ制御回路112、バッファ制御回路110、及びバッファで構成される。特に本実施形態では、バッファとして、SIMDプロセッサ108の外部アクセス用レジスタ114を利用している。ここで、SIMDSingleInstruction-streamMultipleData-streamプロセッサは、1命令で複数のデータを同時処理するプロセッサである。SIMDプロセッサは、算術論理演算器ALUと演算レジスタを備えたプロセッサエレメントと呼ばれるブロックを複数備える。図3及び図4に示すSIMDプロセッサ108は、256個のプロセッサエレメントPE0、PE1、PE255を備えている。複数のプロセッサエレメントPE0、PE1、PE255はプロセッサエレメント部を構成する。また、個々のプロセッサエレメントは、算術論理演算器に利用されるデータを格納する外部アクセス用レジスタを備える。図3及び図4に示すSIMDプロセッサ108のプロセッサエレメントPE0、PE1、PE255は、夫々、外部アクセス用レジスタ114を備えている。更に、SIMDプロセッサ108は、プログラムを解読してプロセッサエレメントPE0、PE1、PE255に制御信号を供給し、プロセッサエレメント全体の動作を制御するグローバルプロセッサ116を備える。2.2.動作2.2.1.リード動作図3を用いて第2の実施形態に係るメモリアクセス制御装置104のリード動作について説明する。リード動作が行われる場合は、SIMDプロセッサ108のグローバルプロセッサ116が、バッファ制御回路110に対して、メモリ106へのリード動作で使用する、取得したいデータに対応するアドレスA0,A1,A2,...A254,A255の外部アクセス用レジスタ114への設定を指示する。バッファ制御回路110は、外部アクセス用レジスタ114に対して、指示されたアドレスA0,A1,A2,...A254,A255を設定する。次に、SIMDプロセッサ108からメモリアクセス制御装置104に対して、リード動作の要求が発行される。メモリアクセス制御装置104が、SIMDプロセッサ108からのリード動作の要求を受け付けると、バッファ制御回路110が、外部アクセス用レジスタ114に格納されているアドレスを取り出して、アドレスとリード動作の要求とをメモリ制御回路112に対して出力する。メモリ制御回路112は、バッファ制御回路110より、アドレスとリード動作の要求とを受け付けると、メモリ106に対して、アドレスとリード動作のために必要な制御信号とを出力する。そして、メモリ制御回路112は、メモリ106より取得したデータD0,D1,D2,...D254,D255を、バッファ制御回路110に対して出力する。バッファ制御回路110は、メモリ106より取得したデータをメモリ制御回路112より受け付けると、元々アドレスが格納されていた元のバッファに取得したデータを格納する。2.2.2.ライト動作図4を用いて第2の実施形態に係るメモリアクセス制御装置104のライト動作について説明する。ライト動作が行われる場合は、SIMDプロセッサ108のグローバルプロセッサ116が、バッファ制御回路110に対して、メモリ106へのライト動作で使用する、アドレスA0,A1,A2,...A126,A127と、データD0,D1,D2,...D126,D127の、外部アクセス用レジスタ114への設定を指示する。バッファ制御回路110は、外部アクセス用レジスタ114に対して、指示されたアドレスA0,A1,A2,...A126,A127とデータD0,D1,D2,...D126,D127を設定する。図4に示すメモリアクセス制御装置104では、バッファ制御回路110は、個々のアドレスとデータとを対にして組にした形で、隣接するプロセッサエレメントの外部アクセス用レジスタ114に設定している。図3に示すように、リード動作を行うとき、アドレスのみをバッファである外部アクセス用レジスタ114に設定していたが、図4に示すように、ライト動作を行うときは、アドレスとデータとを共に設定する。このため、メモリ106に対して一度にアクセスできる回数は半分となる。次に、SIMDプロセッサ108からメモリアクセス制御装置104に対して、ライト動作の要求が発行される。メモリアクセス制御装置104が、SIMDプロセッサ108からのライト動作の要求を受け付けると、バッファ制御回路110が、バッファである外部アクセス用レジスタ114に格納されているアドレスとデータとを取り出して、アドレスとデータとライト要求とをメモリ制御回路112に対して出力する。メモリ制御回路112は、バッファ制御回路110より、アドレスとデータとライト動作の要求とを受け付けると、メモリ106に対して、アドレスとデータとライト動作のために必要な制御信号とを出力する。それにより、メモリ106にそのデータが、ライトされる。このように、第2の実施形態のようにバッファとしてSIMDプロセッサの外部アクセス用レジスタ114を用いた場合であっても、リード動作及びライト動作を一つのバッファのみにより実行できる。2.3.まとめ以上のように、第2の実施形態に係るメモリアクセス制御装置104も、一つのバッファでリード動作及びライト動作を実行できる。このため、第2の実施形態に係るメモリアクセス制御装置104は、例えば、図8に示す従来のメモリアクセス制御装置のようなライトアドレス用バッファとライトデータ用バッファを備える必要が無い。従って、第2の実施形態に係るメモリアクセス制御装置104は、SIMDプロセッサ108の外部アクセス用レジスタ114を利用するが、回路規模を削減できる。3.第3の実施形態3.1.構成図5及び図6は、本発明の第3の実施形態に係る画像データ転送システム202、及び、その画像データ転送システム202に含まれるメモリアクセス制御装置204の構成を示すブロック図である。特に、図5は、リード動作を行うときの、画像データ転送システム202及びメモリアクセス制御装置204の動作の様子を説明するためのブロック図であり、図6は、ライト動作を行うときの、画像データ転送システム202及びメモリアクセス制御装置204の動作の様子を説明するためのブロック図である。図5及び図6に示す第3の実施形態に係る画像データ転送システム202は、メモリアクセス制御装置204、メモリ206、及びプロセッサ208を含む。更に、メモリアクセス制御装置204は、メモリ制御回路212、バッファ制御回路210、及びバッファ214で構成される。特に、第3の実施形態に係るメモリアクセス制御装置204は、バーストリード動作とバーストライト動作を行うように設定されている装置である。具体的には、メモリアクセス制御装置204は、バッファ214に格納された一つの先頭アドレスに対して、4回連続してリード動作を実行して、4個のデータをメモリ206より取得するバーストリード動作を行うように設定されている。例えば、先頭アドレスA0が一つバッファ214に設定されれば、先頭アドレスA0に対応するデータD0と、アドレスA0の後続アドレスに対応するデータD1,D2,D3を、メモリ206より取得するように設定されている。更に、メモリアクセス制御装置204は、バッファ214に格納された一つの先頭アドレスと4個のライトするデータに対して、4回連続してライト動作を実行して、メモリにデータをライトするバーストライト動作を行うように設定されている。例えば、先頭アドレスA0と、先頭アドレスA0に対するデータD0と、アドレスA0の後続アドレスに対応するデータD1,D2,D3とが、連続してバッファ214に設定されれば、メモリ206のアドレスA0にデータD0を、アドレスA0から順次後続するアドレスに順次データD1、D2、D3を、書き込むように設定されている。3.2.動作3.2.1.バーストリード動作図5を用いて第3の実施形態に係るメモリアクセス制御装置204のバーストリード動作について説明する。メモリアクセス制御装置204がリード動作を行う場合には、プロセッサ208は、バッファ制御回路210に対して、メモリ206へのリード動作で使用する、取得したいデータに対応する先頭アドレスA0,A4,A8,...のバッファ14への設定を指示する。バッファ制御回路210は、バッファ214に対して、指示された先頭アドレスA0,A4,A8,...を設定する。図5に示すように、先頭アドレスは、3つおきの領域に設定される。次に、プロセッサ208からメモリアクセス制御装置204に対して、バーストリード動作の要求が発行される。メモリアクセス制御装置204は、プロセッサ208からのバーストリード動作の要求を受け付ける。そうすると、バッファ制御回路210は、バッファ214に格納されている先頭アドレス例えば、アドレスA0を取り出して、先頭アドレスとバーストリード動作の要求とをメモリ制御回路212に対して出力する。メモリ制御回路212は、バッファ制御回路210より、先頭アドレスとバーストリード動作の要求とを受け付けると、メモリ206に対して、先頭アドレスとリード動作のために必要な制御信号とを出力する。そして、メモリ制御回路212は、メモリより取得したデータ例えば、先頭アドレスA0に対応したデータD0を、バッファ制御回路210に対して出力する。バッファ制御回路210は、メモリ206より取得したデータをメモリ制御回路212より受け付けると、元々アドレスが格納されていたバッファに、取得したデータを格納する。この後、バッファ制御回路210は、先頭アドレスを順次インクリメントしたアドレスとバーストリード動作の要求とをメモリ制御回路212に対して出力する。メモリ制御回路212は、バッファ制御回路210より、順次インクリメントされたアドレスとバーストリード動作の要求とを受け付けると、メモリ206に対して、順次インクリメントされたアドレスとリード動作のために必要な制御信号とを出力する。そして、メモリ制御回路212は、メモリより取得したデータ例えば、D0に続くD1,D2,D3を、バッファ制御回路に対して出力する。バッファ制御回路210は、メモリ206より取得したデータをメモリ制御回路212より受け付けると、元々アドレスが格納されていたバッファの後続する領域に、順次データを格納する。一度のバーストリード動作で、バッファ制御回路210により、このようなメモリ206へのデータ取得処理が4回実行される。3.2.2.バーストライト動作図6を用いて第3の実施形態に係るメモリアクセス制御装置204のバーストライト動作について説明する。メモリアクセス制御装置204がライト動作を行う場合には、プロセッサ208は、バッファ制御回路210に対して、メモリ206へのライト動作で使用する、先頭アドレスA0,A4,A8,...と、データD0,D1,D2,D3,D4,D5,D6,D7...の、バッファ214への設定を指示する。バッファ制御回路210は、バッファ214に対して、指示された先頭アドレスA0,A4,A8,...とデータD0,D1,D2,D3,D4,D5,D6,D7...を設定する。図6に示すように、先頭アドレスは、4つおきの領域に設定され、ライト動作で使用するデータは、先頭アドレスが設定される領域に挟まれる4つの領域に順次設定される。次に、プロセッサ208からメモリアクセス制御装置204に対して、バーストライト動作の要求が発行される。メモリアクセス制御装置204は、プロセッサ208からのバーストライト動作の要求を受け付ける。そうすると、バッファ制御回路210は、バッファ214に格納されている先頭アドレス例えば、アドレスA0と、4個のデータ例えば、先頭アドレスA0に対するデータD0と、アドレスA0の後続アドレスに対応するデータD1,D2,D3のうち先頭アドレスに対応するデータ例えば、データD0とを取り出して、先頭アドレスとデータとバーストライト要求とをメモリ制御回路212に対して出力する。メモリ制御回路212は、バッファ制御回路210より、先頭アドレスとデータとバーストライト動作の要求とを受け付けると、メモリ206に対して、先頭アドレスとデータとライト動作のために必要な制御信号とを出力する。それにより、メモリ206にそのデータが、ライトされる。この後、バッファ制御回路210は、4個のデータ例えば、D0,D1,D2,D3のうち先頭アドレスA0を順次インクリメントしたアドレスに対応するデータ例えば、D1,D2,D3のいずれかを取り出して、順次インクリメントされたアドレスとデータとバーストライト要求とをメモリ制御回路212に対して出力する。メモリ制御回路212は、バッファ制御回路210より、順次インクリメントされたアドレスとデータとバーストライト動作の要求とを受け付けると、メモリ206に対して、順次インクリメントされたアドレスとデータとライト動作のために必要な制御信号とを出力する。それにより、メモリ206にそのデータが、ライトされる。一度のバーストライト動作で、バッファ制御回路210により、このようなメモリ206へのデータ出力処理が4回実行される。このように、バーストリード動作とバーストライト動作を行うように設定されている第3の実施形態に係るメモリアクセス制御装置204も、リード動作及びライト動作を一つのバッファ214のみにより実行できる。3.3.まとめ以上のように、第3の実施形態に係るメモリアクセス制御装置204も、一つのバッファでリード動作及びライト動作を実行できる。このため、第3の実施形態に係るメモリアクセス制御装置204は、例えば、図8に示す従来のメモリアクセス制御装置のようなライトアドレス用バッファとライトデータ用バッファを備える必要が無い。従って、第3の実施形態に係るメモリアクセス制御装置204は回路規模を削減できる。なお、第3の実施形態に係るメモリアクセス制御装置204において、バッファとして、SIMDプロセッサの外部アクセス用レジスタが利用され、プロセッサとしてSIMDプロセッサのグローバルプロセッサが利用される、という構成であってもよい図2、図3参照。"