"NNは1以上の整数ビットのデータを記憶し、書き込み時にNビットの第1書き込みデータが入力され、読み出し時にNビットの第1読み出しデータを出力するN個の第1記憶ノードと、Nビットのデータを記憶し、前記書き込み時にNビットの第2書き込みデータが入力され、前記読み出し時にNビットの第2読み出しデータを出力するN個の第2記憶ノードと、前記書き込み時に、Nビットの前記第1書き込みデータを対象として第1パリティーデータを生成し、Nビットの前記第2書き込みデータを対象として第2パリティーデータを生成するパリティー生成回路と、前記第1および第2パリティーデータを記憶する第1および第2パリティー記憶ノードと、エラー処理回路とを備え、Nビットの前記第2書き込みデータは、Nビットの前記第1書き込みデータの反転データであり、前記エラー処理回路は、Nビットの前記第1読み出しデータとNビットの前記第2読み出しデータの一致不一致を各ビット番号毎に比較する第1処理と、Nビットの前記第1読み出しデータと前記第1パリティーデータを用いてパリティー判定を行う第2処理と、Nビットの前記第2読み出しデータと前記第2パリティーデータを用いてパリティー判定を行う第3処理と、前記第1処理で一致するビット番号が1個存在し、かつ前記第2処理の判定結果が異常であり前記第3処理の判定結果が正常な場合に、Nビットの前記第1読み出しデータにおける当該ビット番号を誤りと判定し、前記第1処理で一致するビット番号が1個存在し、かつ前記第3処理の判定結果が異常であり前記第2処理の判定結果が正常な場合に、Nビットの前記第2読み出しデータにおける当該ビット番号を誤りと判定する第4処理と、前記第4処理で誤りと判定されたビットを訂正する第5処理とを実行することを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1パリティー記憶ノードは、前記第1パリティーデータを正極で記憶する第1正極パリティー記憶ノードと、前記第1パリティーデータを負極で記憶する第1負極パリティー記憶ノードとを備え、前記第2パリティー記憶ノードは、前記第2パリティーデータを正極で記憶する第2正極パリティー記憶ノードと、前記第2パリティーデータを負極で記憶する第2負極パリティー記憶ノードとを備え、前記エラー処理回路の前記第2処理では、前記第1パリティーデータとして前記第1正極パリティー記憶ノードの出力信号と前記第1負極パリティー記憶ノードの出力信号の差動増幅結果が用いられ、前記エラー処理回路の前記第3処理では、前記第2パリティーデータとして前記第2正極パリティー記憶ノードの出力信号と前記第2負極パリティー記憶ノードの出力信号の差動増幅結果が用いられることを特徴とする半導体装置。請求項1記載の半導体装置において、前記エラー処理回路は、さらに、前記第5処理で訂正が行われる第1の場合か、あるいは前記第1処理で一致するビット番号が存在せず、なおかつ前記第2および第3処理の判定結果が共に正常である第2の場合に第1論理レベルの第1信号を出力し、前記第1および第2の場合以外の場合に第2論理レベルの前記第1信号を出力することを特徴とする半導体装置。請求項1記載の半導体装置において、N個の前記第1記憶ノードとN個の前記第2記憶ノードのそれぞれは、フラッシュメモリセルであることを特徴とする半導体装置。メモリユニットを備え、前記メモリユニットは、ワード線と、前記ワード線と交差するNNは1以上の整数本の第1ビット線、N本の第2ビット線、第3ビット線、および第4ビット線と、前記ワード線とN本の前記第1ビット線の交点部分にそれぞれ配置されるN個の第1メモリセルと、前記ワード線とN本の前記第2ビット線の交点部分にそれぞれ配置されるN個の第2メモリセルと、前記ワード線と前記第3および第4ビット線の交点にそれぞれ配置される第3および第4メモリセルと、Nビットの入力データを対象に第1パリティー書き込みデータを生成し、Nビットの前記入力データの反転データとなるNビットの反転入力データを対象に第2パリティー書き込みデータを生成するパリティー生成回路と、書き込み動作に伴い前記ワード線が活性化された際に、Nビットの前記入力データをN本の前記第1ビット線を介してN個の前記第1メモリセルに書き込み、Nビットの前記反転入力データをN本の前記第2ビット線を介してN個の前記第2メモリセルに書き込み、前記第1および第2パリティー書き込みデータを前記第3および第4ビット線を介して前記第3および第4メモリセルに書き込む第1制御回路と、読み出し動作に伴い前記ワード線が活性化された際に、N個の前記第1メモリセルからN本の前記第1ビット線を介して読み出された信号を増幅することでNビットの第1読み出しデータを出力し、N個の前記第2メモリセルからN本の前記第2ビット線を介して読み出された信号を増幅することでNビットの第2読み出しデータを出力し、前記第3および第4メモリセルから前記第3および第4ビット線を介して読み出された信号をそれぞれ増幅することで第1および第2パリティー読み出しデータを出力する第2制御回路と、エラー処理回路とを有し、前記エラー処理回路は、Nビットの前記第1読み出しデータとNビットの前記第2読み出しデータの一致不一致を各ビット番号毎に比較する第1処理と、Nビットの前記第1読み出しデータと前記第1パリティー読み出しデータを用いてパリティー判定を行う第2処理と、Nビットの前記第2読み出しデータと前記第2パリティー読み出しデータを用いてパリティー判定を行う第3処理と、前記第1処理で一致するビット番号が1個存在し、かつ前記第2処理の判定結果が異常であり前記第3処理の判定結果が正常な場合に、Nビットの前記第1読み出しデータにおける当該ビット番号を誤りと判定し、前記第1処理で一致するビット番号が1個存在し、かつ前記第3処理の判定結果が異常であり前記第2処理の判定結果が正常な場合に、Nビットの前記第2読み出しデータにおける当該ビット番号を誤りと判定する第4処理と、前記第4処理で誤りと判定されたビットを訂正する第5処理とを実行することを特徴とする半導体装置。請求項5記載の半導体装置において、前記メモリユニットは、さらに、前記ワード線と交差する第5および第6ビット線と、前記ワード線と前記第5および第6ビット線の交点にそれぞれ配置される第5および第6メモリセルとを備え、前記第1制御回路は、さらに、前記第1パリティー書き込みデータの反転データを前記第5ビット線を介して前記第5メモリセルに書き込み、前記第2パリティー書き込みデータの反転データを前記第6ビット線を介して前記第6メモリセルに書き込み、前記第2制御回路は、前記第3メモリセルから前記第3ビット線を介して読み出された信号と前記第5メモリセルから前記第5ビット線を介して読み出された信号を差動増幅することで前記第1パリティー読み出しデータを出力し、前記第4メモリセルから前記第4ビット線を介して読み出された信号と前記第6メモリセルから前記第6ビット線を介して読み出された信号を差動増幅することで前記第2パリティー読み出しデータを出力することを特徴とする半導体装置。請求項5記載の半導体装置において、前記第2制御回路は、N個の前記第1メモリセルからN本の前記第1ビット線を介して読み出された信号を予め定めた第1基準信号を比較対象として増幅するN個の第1センスアンプ回路と、N個の前記第2メモリセルからN本の前記第2ビット線を介して読み出された信号を前記第1基準信号を比較対象として増幅するN個の第2センスアンプ回路とを有することを特徴とする半導体装置。請求項7記載の半導体装置において、前記第2制御回路は、さらに、N個の前記第1メモリセルからN本の前記第1ビット線を介して読み出された信号をN個の前記第2メモリセルからN本の前記第2ビット線を介して読み出された信号を比較対象として増幅するN個の第3センスアンプ回路とを有することを特徴とする半導体装置。請求項5記載の半導体装置において、前記エラー処理回路は、さらに、前記第5処理で訂正が行われる第1の場合か、あるいは前記第1処理で一致するビット番号が存在せず、なおかつ前記第2および第3処理の判定結果が共に正常である第2の場合に第1論理レベルの第1信号を出力し、前記第1および第2の場合以外の場合に第2論理レベルの前記第1信号を出力することを特徴とする半導体装置。請求項5記載の半導体装置において、N個の前記第1メモリセル、N個の前記第2メモリセル、前記第3および第4メモリセルのそれぞれは、フラッシュメモリセルであることを特徴とする半導体装置。請求項10記載の半導体装置において、前記半導体装置は、更に、所定のプログラムを実行する中央処理ユニットと、前記中央処理ユニットと前記メモリユニットを接続するバスとを備え、前記メモリユニットは、前記中央処理ユニットの書き込みおよび読み出しアクセス対象であることを特徴とする半導体装置。NNは1以上の整数ビットのデータを記憶し、書き込み時にNビットの第1書き込みデータが入力され、読み出し時にNビットの第1読み出しデータを出力するN個の第1記憶ノードと、Nビットのデータを記憶し、前記書き込み時にNビットの第2書き込みデータが入力され、前記読み出し時にNビットの第2読み出しデータを出力するN個の第2記憶ノードと、エラー処理回路とを備え、Nビットの前記第2書き込みデータは、Nビットの前記第1書き込みデータと同一データ又はNビットの前記第1書き込みデータの反転データであり、前記エラー処理回路は、Nビットの前記第1読み出しデータとNビットの前記第2読み出しデータの一致不一致を各ビット番号毎に比較することでエラー有無を判定する第1処理を実行することを特徴とする半導体装置。請求項12記載の半導体装置において、前記半導体装置は、さらに、前記書き込み時に、Nビットの前記第1書き込みデータを対象として第1パリティーデータを生成し、Nビットの前記第2書き込みデータを対象として第2パリティーデータを生成するパリティー生成回路と、前記第1および第2パリティーデータを記憶する第1および第2パリティー記憶ノードとを備え、前記エラー処理回路は、さらに、Nビットの前記第1読み出しデータと前記第1パリティーデータを用いてパリティー判定を行う第2処理と、Nビットの前記第2読み出しデータと前記第2パリティーデータを用いてパリティー判定を行う第3処理と、前記第1処理でエラーと判定されたビット番号が1個存在し、かつ前記第2処理の判定結果が異常であり前記第3処理の判定結果が正常な場合に、Nビットの前記第1読み出しデータにおける当該ビット番号を誤りと判定し、前記第1処理でエラーと判定されたビット番号が1個存在し、かつ前記第3処理の判定結果が異常であり前記第2処理の判定結果が正常な場合に、Nビットの前記第2読み出しデータにおける当該ビット番号を誤りと判定する第4処理と、前記第4処理で誤りと判定されたビットを訂正する第5処理とを実行することを特徴とする半導体装置。例えば、マイクロコンピュータ所謂マイコン等では、従来のデータ格納用のEEPROMElectricallyErasableProgrammableReadOnlyMemoryに代わってフラッシュメモリ等が搭載される場合がある。フラッシュメモリでは、メモリセルの記憶情報となるしきい値電圧フローティングゲートの電荷が時間経過と共に徐々に変動する。このしきい値電圧を正常な範囲に維持できる期間はデータリテンションと呼ばれる。フラッシュメモリをマイコン等のデータ格納領域として用いた場合、書き換え動作が多く発生し得るが、データリテンションは、特に書き換え回数が多くなると劣化する傾向にある。そこで、書き換え回数が多い場合でもデータ保持特性データリテンションを確保するため、特許文献1や特許文献2に示されるような不揮発性の相補型メモリを用いることが有益となる。相補型メモリでは、1ビットのデータを記憶するために2ビットの記憶領域を用い、その一方に正極positiveデータが記憶され、他方に負極negativeデータが記憶される。読み出し動作時には、正極データと負極データの差分を用いることでデータ保持特性データの信頼性をある程度改善することができる。近年、このような不揮発性の相補型メモリを内蔵したマイコンでは、多様な使用環境に伴い、小領域例えば数バイト、数ワード等単位でのアクセス書き換え、読み出しがより多く行われるようになってきている。このため、データの信頼性の更なる向上が望まれる。データの信頼性を向上させるためには、例えば、エラー検出やエラー訂正といった技術を用いることが考えられる。このような技術の代表として、データにハミングコードECCErrorCheckingandCorrectionコードを付加することが知られている。しかしながら、この場合、ハミングコードの記憶領域の付加やエラー検出/訂正用の演算回路の付加に伴う面積オーバヘッドが大きく、マイコン等の小型化低コスト化が図れない恐れがある。特に、この面積オーバヘッドの問題は、アクセス単位が小さくなるほどより顕著となる。ハミングコードは、検査用ビット数をnとすると、2n-1のビット数を持つ。すなわち、本来のデータのビット数は、2n-1-nである。例えば、8バイト64ビットをアクセス単位とするデータに対しては7ビットのハミングコードを付加する必要があり、記憶領域としては71/64倍約1.1倍の確保が必要となる。また、2バイト16ビットをアクセス単位とするデータに対しては5ビットのハミングコードを付加する必要があり、記憶領域としては21/16倍約1.3倍の確保が必要となる。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、データの信頼性の向上を低コストで実現可能な半導体装置または記憶装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による半導体装置は、NN≧1個の第1記憶ノードと、N個の第2記憶ノードと、パリティー生成回路と、第1および第2パリティー記憶ノードと、エラー処理回路とを備える。第1記憶ノードにはNビットの第1データが書き込まれ、第2記憶ノードには第1データの反転データとなる第2データが書き込まれる。パリティー生成回路は、第1データの書き込みに伴い当該データを対象とした第1パリティーデータを生成し、第2データの書き込みに伴い当該データを対象とした第2パリティーデータを生成する。第1および第2パリティー記憶ノードには、第1および第2パリティーデータがそれぞれ書き込まれる。エラー処理回路は、読み出し動作時に第1~第5処理を実行する。第1処理では第1記憶ノードからのNビットの第1読み出しデータと第2記憶ノードからのNビットの第2読み出しデータとの一致不一致が各ビット番号毎に判定される。第2処理では、第1読み出しデータと第1パリティーデータを用いてパリティー判定が行われ、第3処理では、第2読み出しデータと第2パリティーデータを用いてパリティー判定が行われる。第4処理では、第1処理で一致するビット番号が1個存在し、かつ第2処理/第3処理の判定結果が異常/正常な場合にNビットの第1読み出しデータにおける当該ビット番号が誤りと判定される。また、第4処理では、第1処理で一致するビット番号が1個存在し、かつ第3処理/第2処理の判定結果が異常/正常な場合に、Nビットの第2読み出しデータにおける当該ビット番号が誤りと判定される。第5処理では、第4処理で誤りと判定されたビットの訂正が行われる。このような半導体装置を用いることで、データの信頼性を向上させることができ、また、例えばハミングコード等を用いてエラー訂正を行うような場合と比べて、エラー訂正に伴う回路面積のオーバヘッドを抑制でき、低コスト化等が図れる。なお、より望ましくは、第1および第2パリティー記憶ノードのそれぞれを、相補ビット2ビットの記憶ノードで構成するとよい。これによって、データの信頼性を更に向上させることが可能になる。また、第1記憶ノードからの読み出し動作と第2記憶ノードからの読み出し動作は、それぞれ個別のセンスアンプ回路等を用いて並行して行うことが望ましい。これによって、エラー処理動作読み出し動作の高速化が図れる。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、メモリユニットを備えた半導体装置または記憶装置において、データの信頼性の向上を低コストで実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《メモリユニットの概略構成および概略動作[1]》図1は、本発明の実施の形態1による半導体装置記憶装置において、それに含まれるメモリユニットの構成例を示す概略図である。図1に示すメモリユニットは、メモリ領域MEM1,MEM2と、パリティー生成回路PRTYG1,PRTYG2と、パリティー用記憶ノードSN1p,SN2pと、エラー処理回路ブロックERCBK1を備えている。MEM1はN1ビットの記憶ノードSN1[0]~SN1[N]を備え、MEM2はN1ビットの記憶ノードSN2[0]~SN2[N]を備える。ここで、MEM1,MEM2は、MEM1を正極Posiデータ、MEM2を負極Negaデータとする相補型メモリとなる。また、ここでは、SN1pは記憶ノードSN1pp,SN1pnからなる相補ビット2ビットで構成され、SN2pは記憶ノードSN2pp,SN2pnからなる相補ビットで構成される。SN1p,SN2pのそれぞれは、場合によっては1ビットで構成することも可能であるが、パリティービットの信頼性を高めるためには、差分によって大きな読み出し信号が得られる相補ビット2ビットで構成する方が望ましい。書き込み動作の際、MEM1のSN1[0]~SN1[N]には、それぞれ、N1ビットのデータ入力信号DI[0]~DI[N]なお便宜上区別無くDI[0:N]と表記する場合もあり、その他の符号に関しても同様が記憶される。また、MEM2のSN2[0]~SN2[N]には、それぞれ、DI[0]~DI[N]の反転データ入力信号/DI[0]~/DI[N]が記憶される。PRTYG1は、DI[0]~DI[N]を対象としたパリティービットの値を演算し、その値をSN1pに書き込む。PRTYG2は、/DI[0]~/DI[N]を対象としたパリティービットの値を演算し、その値をSN2pに書き込む。一方、読み出し動作の際、MEM1のSN1[0]~SN1[N]の記憶データがプリデータ信号PREDATp[0]~PREDATp[N]として読み出され、MEM2のSN2[0]~SN2[N]の記憶データがプリデータ信号PREDATn[0]~PREDATn[N]として読み出される。ERCBK1は、これらのプリデータ信号と、SN1p,SN2pから読み出した信号パリティービットを用いて、エラー検出およびエラー訂正を行い、エラー訂正後となるN1ビットのデータ出力信号DO[0]~DO[N]を出力する。《エラー処理動作[1]》図2は、図1におけるパリティー生成回路の動作例を示す説明図である。図2に示すように、パリティー生成回路PRTYG1は、N1ビットの正極PosiデータDI[0]~DI[N]を対象として当該N1ビットとパリティービットSN1p内に含まれる1情報の合計数が奇数個となるようなパリティービットの値を定める。すなわち、当該N1ビット中に含まれる1情報の合計数が奇数個の場合にはSN1pに0情報を書き込み、当該N1ビット中に含まれる1情報の合計数が偶数個の場合にはSN1pに1情報を書き込む。同様に、パリティー生成回路PRTYG2は、N1ビットの負極Negaデータ/DI[0]~/DI[N]を対象として当該N1ビットとパリティービットSN2p内に含まれる1情報の合計数が奇数個となるようなパリティービットの値を定める。このようにして、図2の例では、正極側のSN1pが0に、負極側のSN2pが1に定められる。このようなパリティー方式は奇数oddパリティー等と呼ばれる。ただし、勿論、奇数oddパリティーに限らず、1情報の合計数を偶数個に揃える偶数evenパリティーを用いることも可能である。図3は、図1におけるエラー処理回路ブロックの動作例を示すフロー図である。図3に示すように、エラー処理回路ブロックERCBK1は、まず、正極Posi用のシングルデータ列となるプリデータ信号図1のPREDATp[0]~PREDATp[N]と、正極用のパリティービット図1のSN1pの情報を読み出し、パリティーチェックを行うS101。ここでは、当該パリティーチェック結果ParityCheckPが正常すなわち、PREDATp[0:N],SN1pにおける1情報の数が奇数個な場合をParityCheckP=0と表現し、異常1情報の数が偶数個な場合をParityCheckP=1と表現する。次いで、ERCBK1は、負極Nega用のシングルデータ列となるプリデータ信号図1のPREDATn[0]~PREDATn[N]と、負極用のパリティービット図1のSN2pの情報を読み出し、パリティーチェックを行うS102。ここでは、当該パリティーチェック結果ParityCheckNが正常すなわち、PREDATn[0:N],SN2pにおける1情報の数が奇数個な場合をParityCheckN=0と表現し、異常1情報の数が偶数個な場合をParityCheckN=1と表現する。なお、S101,S102では、正極用のデータ列と負極用のデータ列をそれぞれシングルデータ列として別個独立に読み出している点が特徴となっている。すなわち、通常の相補型メモリでは、正極用のデータ列と負極用のデータ列は差動対として一体不可分に読み出され、正極用のデータのみ又は負極用のデータのみを単独で読み出すようなことは通常行われない。続いて、ERCBK1は、正極用のプリデータ信号PREDATp[0]~PREDATp[N]と負極用のプリデータ信号PREDATn[0]~PREDATn[N]の一致不一致を各ビット毎に判定するS103。全てのビットが不一致であれば、相補データが正常に記憶されていることになるためエラー無しと判定するS109。一方、一致するビットが存在する場合には、ERCBK1は、S101におけるパリティーチェック結果ParityCheckPが異常1か正常0かを判定するS104。異常であれば、ERCBK1は、正極用のプリデータ信号の中で、S103で一致したビットが誤データであると判定しS106、当該ビットを訂正するS110。また、ERCBK1は、S104におけるパリティーチェック結果ParityCheckPが正常0であった場合には、S102におけるパリティーチェック結果ParityCheckNが異常1か正常0かを判定するS105。異常であれば、ERCBK1は、負極用のプリデータ信号の中で、S103で一致したビットが誤データであると判定しS107、当該ビットを訂正するS110。一方、S105の結果が正常であれば、ERCBK1は、エラーは存在するものの訂正は不可と判定するS108。なお、S106,S107,S110では、S103で一致したビットが1ビットである場合を前提とし、複数ビットの場合には、S108の場合と同様にエラーは存在するものの訂正は不可と判定される。図4a~図4eは、図2および図3の動作例を用いた場合のそれぞれ異なる具体的な処理結果の一例を示す説明図である。まず、図4aには、図3のS109に対応するエラー無しの状態が示されている。ここでは、正極データPREDATp[0]~PREDATp[N]と負極データPREDATn[0]~PREDATn[N]における各ビットが相補データとなっており、正極データおよび負極データに対するパリティーチェック結果も共に正常である。図4bには、図3のS106に対応し、正極データ中の1ビットが0から1に化けた状態が示されている。ここでは、正極データと負極データにおける[0]ビット目が相補データでは無く、正極データに対するパリティーチェック結果が異常となっている。したがって、正極データの[0]ビット目が誤データであると判断でき、当該データを反転させることでエラー訂正が実現できる。図4cには、図3のS106に対応し、正極データ中の1ビットが1から0に化けた状態が示されている。ここでは、正極データと負極データにおける[1]ビット目が相補データでは無く、正極データに対するパリティーチェック結果が異常となっている。したがって、正極データの[1]ビット目が誤データであると判断でき、当該データを反転させることでエラー訂正が実現できる。図4dには、図3のS107に対応し、負極データ中の1ビットが1から0に化けた状態が示されている。ここでは、正極データと負極データにおける[0]ビット目が相補データでは無く、負極データに対するパリティーチェック結果が異常となっている。したがって、負極データの[0]ビット目が誤データであると判断でき、当該データを反転させることでエラー訂正が実現できる。図4eには、図3のS107に対応し、負極データ中の1ビットが0から1に化けた状態が示されている。ここでは、正極データと負極データにおける[1]ビット目が相補データでは無く、負極データに対するパリティーチェック結果が異常となっている。したがって、負極データの[1]ビット目が誤データであると判断でき、当該データを反転させることでエラー訂正が実現できる。図5a~図5eは、図4a~図4eの変形例を示す説明図である。図5a~図5eは、図4a~図4eと比較して、正極データに対するパリティービットの値と負極データに対するパリティービットの値が同一値となっている点が異なっている。この点を除いて、図5a~図5eに示す処理結果は、図4a~図4eと同様である。ここで、前述した図2の動作例において、データのビット数N1が奇数個の場合、図2および図4a~図4eに示すように、正常なパリティービットの値として正極側と負極側で異なる値が書き込まれることになる。一方、前述した図2の動作例において、データのビット数N1が偶数個の場合、図5a~図5eに示すように、正常なパリティービットの値として正極側と負極側で同一値が書き込まれることになる。図5a~図5eは、この図2の動作例におけるデータのビット数N1が偶数個である場合を前提とした処理結果の一例を示したものである。多くの場合、データのビット数パラレルビット数はバイト8ビットの整数倍であるため、奇数個ではなく偶数個を前提とした図5a~図5eのような処理結果がより現実的に生じ得る。《本実施の形態1の主要な効果》以上のように、本実施の形態1の半導体装置記憶装置は、正極ビット列および負極ビット列のそれぞれに対するパリティーチェック結果から正極側と負極側のどちらが異常かを特定し、正極ビット列と負極ビット列間の各ビット毎の比較結果から1個のビット番号を特定し、当該特定箇所に対して1ビットのエラー訂正を行う機能を備えている。これによって、データの信頼性を向上させることが可能になる。また、この際に、パリティービットを相補ビットで記憶することで、パリティービットの信頼性が向上することからデータの信頼性の更なる向上が図れる。更に、このようなデータの信頼性の向上効果を低コストで得ることが可能になる。当該低コスト化の効果は、特にアクセス単位のパラレルビット数が少ない場合により有益なものとなる。すなわち、比較例としてハミングコードECC方式を用いた場合、例えば2バイト16ビット相補時32ビットのパラレルデータに対して5ビット相補時10ビットのハミングコードを付加するため、3210/32倍約1.3倍の記憶領域を確保する必要がある。一方、本実施の形態の方式を用いた場合、16ビット相補時32ビットのパラレルデータに対して正極用の1ビットのパリティービット相補時2ビットと負極用の1ビットのパリティービット相補時2ビットを加えればよく、パリティービットを相補とした場合、324/32倍約1.1倍の記憶領域を確保すればよい。このように、本実施の形態の方式では、記憶領域の確保に伴う面積オーバヘッドを抑制することができる。更に、パリティービットの生成、パリティーチェック、およびエラー訂正を行う際の処理内容も、図2および図3から判るようにハミングコードECC方式を用いる場合と比較して簡素であるため、当該処理に必要な各種処理回路に伴う面積オーバヘッドも十分に抑制される。これらの結果、半導体装置記憶装置の小型化や低コスト化が可能になる。実施の形態2本実施の形態2では、実施の形態1のメモリユニットを備えた半導体装置の更なる具体例について説明する。《半導体装置の全体構成》図6は、本発明の実施の形態2による半導体装置において、その全体構成の一例を示すブロック図である。図6には、半導体装置の一例として、例えばCMOSプロセス等により単結晶シリコンのような1個の半導体チップ上に形成されたマイクロコンピュータMCUが示されている。MCUは、特に制限されないが、高速バスHBSと低速バス周辺バスLBSの2バス構成を有する。HBSとLBSは、特に制限されないが、それぞれデータバス、アドレスバス及びコントロールバスを含んでいる。バスを2バス構成に分離することにより、共通バスに全ての回路を共通接続する場合に比べてバスの負荷が軽くなり、高速アクセス動作が実現可能となる。高速バスHBSには、中央処理ユニットCPU、ダイレクトメモリアクセスコントローラDMAC、バスインタフェース回路BSIF、ランダムアクセスメモリRAM、および不揮発性メモリモジュールとしてのフラッシュメモリモジュールFMDLが接続される。FMDLは、データ格納用のフラッシュメモリFMD_D、プログラムコード格納用のフラッシュメモリFMD_C、高速アクセスポートHACSP、および低速アクセスポートLACSPを備える。FMDLは、HACSPを介してHBSに接続される。CPUは、RAMをワーク領域として用いながら所定の演算処理等を実行する。DMACは、CPU等からの命令に基づいて、RAMとFMDLとの間のデータ転送を制御する。BSIFは、HBSやLBSの使用権の制御や、HBSとLBSの間のバスブリッジの制御などを行う。低速バスLBSには、フラッシュメモリモジュールFMDL、フラッシュシーケンサFSEQ、タイマTMR、外部入出力ポートPORT1,PORT2、バスインタフェース回路BSIF、およびクロック生成回路PLLが接続される。FMDLは、低速アクセスポートLACSPを介してLBSに接続される。FSEQは、FMDLに対するコマンドアクセス制御を行う。PLLは、MCUの各種内部クロック信号を生成する。PORT1,PORT2は、MCUの外部端子Din/Doutを介して外部との間の通信を制御する。なお、MCUには、外部端子として更にXTAL/EXTAL、STBY/RES、Vcc/Vssが備わっている。XTAL/EXTALには、例えば水晶振動子が接続されるか或いは外部クロック信号が供給され、PLLは当該端子を用いて動作を行う。STBYはスタンバイ状態を指示する外部ハードウェアスタンバイ端子、RESはリセットを指示する外部リセット端子、Vccは外部電源電圧端子、Vssは外部接地電源電圧端子である。ここで、例えばCPUとFMDL内のFMD_C又はFMD_Dとの間では、HBSおよびHACSPを介して高速な読み出しアクセス動作が可能となっている。また、例えばCPUとFMDL内のFMD_Dとの間では、LBS、FSEQ、およびLACSPを介した書き込みアクセス動作等が可能となっている。このようにFMDLは、CPU又はDMACの読み出し書き込みアクセス対象とされ、CPUは、例えば一時的なデータ等をRAMに、次回の電源投入後に使用するデータ等をFMD_Dに格納しながら、FMD_Cから読み出したコードを適宜実行する。なお、実際のフラッシュメモリでは、書き込み動作に伴い数ステップの処理が必要とされるため、ここではFSEQがCPUからFMD_Dに向けた書き込み命令を受け、FSEQがFMD_Dの書き込み動作に必要な各種処理例えば、消去動作、書き込み動作、ベリファイ動作を時系列的に制御する。FSEQは、ここではFMDLの外部に備わっているがFMDLの内部に備わっていてもよい。また、特に限定はされないが、FMD_Cは数百キロバイト以上の容量値を備え、FMD_Dは数十キロバイト以下の容量値を備える。例えば、図6に示したようなマイクロコンピュータMCUでは、CPUあるいはDMAC等からデータ格納用のフラッシュメモリFMD_Dに向けて小領域例えば数バイトのアクセス単位で多数の書き込みアクセスが生じる場合がある。これに伴い、FMD_Dではデータリテンションが劣化する恐れがあるため、FMD_Dは相補メモリやエラー訂正機能を備えることが有益となる。ただし、この場合、面積オーバヘッドの増大が懸念されるが、通常、FMD_DはFMD_Cに比べて小容量であるため、ある程度は許容可能である。一方、FMD_Cは、実動作上、コード格納用のROMReadOnlyMemoryとして用いられるため、FMD_Dに比べてデータリテンションの劣化が生じ難く、また、FMD_Dに比べて大容量であるため小面積化に重点をおいたシングルメモリ等であってもよい。《フラッシュメモリの全体構成》図7は、図6の半導体装置において、そのデータ格納用のフラッシュメモリの概略構成例を示す回路ブロック図である。図8は、図7における各メモリセルの詳細を示すものであり、図8aは各メモリセルの詳細な構成例を示す回路図、図8bは図8aにおける各種動作条件の一例を示す説明図、図8cは図8bの動作に伴う各メモリセルのしきい値状態の一例を示す説明図である。図7に示すフラッシュメモリFMD_Dは、メモリマットMMAT、行デコード回路RDEC1,RDEC2、列デコード回路CDEC、書き込みデータラッチ回路WLT、書き込み列選択回路WSEL、ベリファイ回路VRFY、入出力バッファ回路IOBF、出力バッファ回路OBF、および内部電源生成回路VGを備えている。MMATは、1ビットの情報を相補正極、負極で記憶する2個のメモリセルMC1,MC2と、正極用の各メモリセルに対するパリティービットを相補で記憶する2個のメモリセルMCp1,MCp2と、負極用の各メモリセルに対するパリティービットを相補で記憶する2個のメモリセルMCn1,MCn2を備えている。各メモリセルMC1,MC2,MCp1,MCp2,MCn1,MCn2は、例えば、図8aに例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソースドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートCGとメモリゲートMGを有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域SiNが配置されて構成される。CG側のソース又はドレイン領域はビット線BLに接続され、MG側のソース又はドレイン領域はソース線SLに接続される。図8bに示すように、メモリセルのしきい値電圧Vthを下げる際には、BL=1.5V、CG=0V、MG=-10V、SL=6V、ウェル領域WELL=0Vとされる。これによって、WELLとMG間の高電界によって電荷トラップ領域SiNからWELLに電子が引き抜かれる。この処理単位はMGを共有する複数メモリセルとされる。メモリセルのVthを上げる際には、BL=0V、CG=1.5V、MG=10V、SL=6V、WELL=0Vとされる。これによって、SLからBLに書き込み電流が流れ、それによってCGとMGの境界部分で発生するホットエレクトロンが電荷トラップ領域SiNに注入される。電子の注入はBLに電流を流すか否かによって決まるため、この処理はビット単位で制御される。読み出しの際には、BL=1.5V、CG=1.5V,MG=0V、SL=0V、WELL=0Vとされる。メモリセルのVthが低ければメモリセルはオン状態にされ、高ければオフ状態にされる。また、ここでは、メモリセルのVthを下げる動作を消去動作とし、メモリセルのVthを上げる動作を書き込み動作としている。なお、メモリ素子は、このようなスプリットゲート型フラッシュメモリ素子に限定されず、例えば広く知られているスタックドゲート型フラッシュメモリ素子であってよい。このメモリ素子はソースドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲートFGとコントロールゲートCGがスタックされて構成される。このようなメモリ素子では、例えば、ホットキャリア書き込み方式によってしきい値電圧を上げる動作が行われ、ウェル領域WELLへの電子の放出によってしきい値電圧を下げる動作が行われる。また、例えば、FNトンネル書き込み方式によってしきい値電圧を上げる動作が行われ、ビット線BLへの電子の放出によって閾値電圧を下げる動作が行われる。相補ビットツインセルとなるメモリセルMC1,MC2は、例えば図8cに示すような状態で‘0’または‘1’の情報データを記憶する。すなわち、MC1,MC2に対してデータを書き込む際には、まず図8bで述べた消去動作によってMC1,MC2が共に初期状態Vthが低い状態とされる。この状態から‘1’データを書き込む際には、負極用となるMC2に対して図8bで述べた書き込み動作が行われる。その結果、MC1が初期状態、MC2が書き込み状態Vthが高い状態となり、この状態がデータ‘1’に対応する。一方、MC1,MC2の初期状態から‘0’データを書き込む際には、正極用となるMC1に対して図8bで述べた書き込み動作が行われる。その結果、MC2が初期状態、MC1が書き込み状態となり、この状態がデータ‘0’に対応する。なお、ここでは、正極側においてVthが低い状態をデータ‘1’とし、Vthが高い状態をデータ‘0’としたが、勿論、データ‘0’と‘1’の対応関係を入れ替えることも可能である。図7のメモリマットMMATにおいて、MC1,MC2,MCp1,MCp2,MCn1,MCn2のメモリゲートMGは、共通のメモリゲート選択線MGLに接続され、コントロールゲートCGは共通のワード線WLに接続され、ソースノードは共通のソース線SLに接続される。ここでは、データ用のメモリセルとして代表的に、1個のツインセルMC1,MC2を示したが、実際には、同一のMGL,WL,SLに複数例えば図1におけるN1ビット分のツインセルが接続される。また、ここでは、1本のMGL,WL,SLを示しているが、実際には、当該MGL,WL,SLに並んで複数本のMGL,WL,SLが順次配置され、これらのそれぞれに対して複数のツインセルおよびパリティー用のメモリセルMCp1,MCp2,MCn1,MCn2が接続される。MC1,MC2,MCp1,MCp2,MCn1,MCn2は、それぞれ異なるサブビット線SBLに接続され、サブビット線選択回路BSELを介してそれぞれ異なる書き込み系メインビット線WMBLに接続される。また、MC1のサブビット線SBLは読み出し列選択回路RSELを介してセンスアンプ回路SA1の差動入力端子の一方に接続され、MC2のSBLはRSELを介してSA1の差動入力端子の他方に接続される。なお、SA1周りは、詳細は後述するが、図3で述べたように正極側と負極側をそれぞれシングルデータ列として読み出せるようにするため、工夫がなされている。MCp1のSBLはRSELを介してセンスアンプ回路SA2の差動入力端子の一方に接続され、MCp2のSBLはRSELを介してSA2の差動入力端子の他方に接続される。MCn1のSBLはRSELを介してセンスアンプ回路SA3の差動入力端子の一方に接続され、MCn2のSBLはRSELを介してSA3の差動入力端子の他方に接続される。このように、パリティービットを相補ビットツインセルで記憶し、センスアンプ回路を用いて差動で読み出すことで、パリティービットの信頼性を向上させることが可能になる。すなわち、ツインセルの情報を差動で判定することで、例えばシングルセルの情報を中間レベルを基準として判定する場合と比べてマージンが大きくなり、その分だけパリティービットの信頼性データ保持特性が向上する。なお、パリティービットは、相補ビットツインセルで構成することが望ましいが、場合によってシングルビットシングルセルで構成することも可能である。この場合、信頼性が低下するものの、面積オーバヘッドの抑制が図れる。ワード線WLは、行デコード回路RDEC1によって駆動され、メモリゲート選択線MGL、ソース線SLおよびサブビット線選択回路BSELの選択信号は、行デコード回路RDEC2によって駆動される。RDEC1,RDEC2における選択動作は、読み出しアクセス時には図6のHACSPに供給されるアドレス情報等に従い、データの書き込み動作および消去動作では図6のLACSPに供給されるアドレス情報等に従う。各センスアンプ回路SA1~SA3の出力信号は、それぞれ異なる読み出し系メインビット線RMBLに接続される。なお、実際には、SA1およびこれに対応するRMBLは、データのアクセス単位となるパラレルビット数図1ではN1ビット分が設けられる。出力バッファ回路OBFは、エラー処理回路ブロックERCBKを備える。ERCBKは、前述したメモリマットMMAT内のSA1~SA3からの出力信号をRMBLを介して受け、図3で述べたような処理を行うことでエラー検出エラー訂正を行う。すなわち、詳細は後述するが、ERCBKは、SA1を介してMC1を含む正極側のデータ列とMC2を含む負極側のデータ列を取得し、SA2を介して当該正極側のデータ列に対するパリティービット値を取得し、SA3を介して当該負極側のデータ列に対するパリティービット値を取得する。そして、ERCBKは、当該データ列に1ビットのエラーが存在する場合には当該エラーを訂正し、訂正後のデータ出力信号DO[0]~DO[N]を図6の高速アクセスポートHACSPを介して高速バスHBSに出力する。書き込みデータラッチ回路WLTは、各書き込み系メインビット線WMBLにそれぞれ接続されるラッチ回路LT1,LT2,LTp1,LTn1を備え、当該ラッチ回路のラッチデータに基づいて各WMBLに対して選択的に書き込み電流を流す。なお、図7のWLTでは、MCp2のWMBLに接続されるラッチ回路LTp2とするとMCn2のWMBLに接続されるラッチ回路LTn2とするの記載を省略しているが、実際には存在する。書き込み列選択回路WSELは、WLT内の各ラッチ回路を選択的に入出力バッファ回路IOBFに接続すると共に、各ラッチ回路に接続されたWMBLを選択的にベリファイ回路VRFYに接続する。この際の選択信号は、列デコード回路CDECによって生成される。CDECの選択動作は、図6の低速アクセスポートLACSPに供給されるアドレス情報等に従う。ベリファイ回路VRFYは、各WMBLにそれぞれ接続されたベリファイ用センスアンプ回路VSAを備え、各VSAのベリファイ結果はIOBFに出力される。IOBFは、パリティー生成回路PRTYGを備え、図6の低速バスLBSから低速アクセスポートLACSPを介してデータ入力信号DI[0]~DI[N]が入力され、またLACSPを介してLBSに向けてデータ出力信号DO[0]~DO[N]を出力する。PRTYGは、DI[0]~DI[N]を受けて正極用および負極用のパリティービット値を生成する。内部電源生成回路VGは、読み出し動作、書き込み動作、消去動作に必要な各種動作電源を生成する。《フラッシュメモリの全体動作》図7のフラッシュメモリFMD_Dに対する書き込み動作および読み出し動作について簡単に説明する。まず、書き込み動作を行う際には、予め図6のフラッシュシーケンサFSEQの命令に応じてFMD_Dが図8bに示したような消去動作を行い、メモリセルMC1,MC2,MCp1,MCp2,MCn1,MCn2のしきい値電圧Vthを図8cに示すような低い状態にしておく。次いで、FSEQの命令に応じて、入出力バッファ回路IOBFが、データ入力信号DI[0]~DI[N]に基づいて書き込みデータラッチ回路WLT内の各ラッチ回路の値を設定する。例えば、DI[0]に対応するツインセルがMC1,MC2であるものとして、DI[0]が‘1’の場合にはラッチ回路LT1に‘1’が設定され、ラッチ回路LT2に‘0’が設定される。逆に、DI[0]が‘0’の場合にはLT1に‘0’が設定され、LT2に‘1’が設定される。また、ラッチ回路LTp1,LTn1には、パリティー生成回路PRTYGによって生成されたパリティービット値がそれぞれ設定され、ラッチ回路LTp2,LTn2図示せずには当該パリティービット値を反転した値が設定される。ここで、‘0’が設定されたラッチ回路は、対応する書き込み系メインビット線WMBLに対して書き込み電流を所定の期間供給し、‘1’が設定されたラッチ回路は、対応するWMBLに対して書き込み電流の供給を行わない。したがって、例えばDI[0]が‘1’の場合には、LT2がMC2を対象にWMBLおよびサブビット線選択回路BSELを介して書き込み電流を供給し、その結果、MC2のVthが上昇する。続いて、FSEQの命令に応じてベリファイ動作が行われる。ベリファイ動作では、MC1,MC2,MCp1,MCp2,MCn1,MCn2の記憶データがBSELおよび各WMBLを介して読み出される。各WMBLに読み出されたデータはベリファイ用センスアンプ回路VSAによって判定され、書き込み電流が供給されたメモリセル対応するラッチ回路に‘0’が設定されたメモリセルのVthが十分なレベルに達したかが検証される。この検証結果は、IOBFを介してFSEQに通知され、仮に十分なレベルに達していない場合にはFSEQの命令に応じて再度書き込み電流の供給が行われる。このような動作の結果、図8cに示したような書き込み状態が実現される。一方、読み出し動作を行う際には、MC1,MC2の記憶データが読み出し列選択回路RSELを介してセンスアンプ回路SA1に入力され、MCp1,MCp2の記憶データがRSELを介してセンスアンプ回路SA2に入力され、MCn1,MCn2の記憶データがRSELを介してセンスアンプ回路SA3に入力される。SA1~SA3は、当該入力信号を差動増幅し、読み出し系メインビット線RMBLに出力を行う。出力バッファ回路OBF内のエラー処理回路ブロックERCBKは、当該RMBLの情報に基づいてエラー検出エラー訂正を行い、高速バスHBSに向けてデータ出力信号DO[0]~DO[N]を出力する。《フラッシュメモリのメモリマット構成》図9は、図7のフラッシュメモリにおけるメモリマットのレイアウト構成例を示す概略図である。図9に示すように、メモリマットMMATは、複数のメモリアレイMARYj[0,0]~MARYj[M,N2],MARYk[0,0]~MARYk[M,N2]および複数のセンスアンプ回路ブロックSABK[0,0]~SABK[M,N2]を備えている。SABK[0,0]~SABK[M,N2]は、ワード線の配列方向を行、ビット線サブビット線の配列方向を列として、アレイ状にM1行×N3列で配置される。同様に、MARYj[0,0]~MARYj[M,N2]はアレイ状にM1行×N3列で配置され、MARYk[0,0]~MARYk[M,N2]は、アレイ状にM1行×N3列で配置される。この際に、MARYj[0,0]とMARYk[0,0]はSABK[0,0]を行方向で挟む形で配置され、MARYj[0,1]とMARYk[0,1]はSABK[0,1]を行方向で挟む形で配置され、以降同様にしてMARYj[M,N2]とMARYk[M,N2]はSABK[M,N2]を行方向で挟む形で配置される。この内、M1行×N1列でそれぞれ配置されるMARYj[0,0]~MARYj[M,N],MARYk[0,0]~MARYk[M,N]とSABK[0,0]~SABK[M,N]は、データ領域となる。一方、M1行×2列でそれぞれ配置されるMARYj[0,N1]~MARYj[M,N2],MARYk[0,N1]~MARYk[M,N2]とSABK[0,N1]~SABK[M,N2]は、パリティー領域となる。この2列分のパリティー領域の内、N1列側の領域は正極Posi用であり、N2列側の領域は負極Nega用である。このような構成において、データ用およびパリティー用の各メモリアレイは、X本例えば256本のワード線WLと、当該ワード線と交差するように配置されるY本例えば32本のサブビット線SBLと、WLとSBLの交点に配置されるメモリセルとを備えている。WLは、同一行に配置されたメモリアレイを横断するように列方向に向けて延伸する。例えば、読み出し動作の際に、同一行となるMARYj[0,0]~MARYj[0,N2]上に配置される1本のWLが活性化されると、当該WLに接続される複数のメモリセルが選択される。また、このWLで選択された複数のメモリセルの内、図7の読み出し列選択回路RSELを介して、データ用のMARYj[0,0]~MARYj[0,N]のそれぞれの中から1個のツインセルMC1,MC2が選択される。更にこれに加えて、RSELを介して、パリティー正極用のMARYj[0,N1]の中から1個のツインセルMCp1,MCp2が選択され、パリティー負極用のMARYj[0,N2]の中から1個のツインセルMCn1,MCn2が選択される。このようにしてデータ用の各MARYj[0,0]~MARYj[0,N]から出力されたツインセルの情報は、当該メモリアレイに隣接配置されたセンスアンプ回路ブロックSABK[0,0]~SABK[0,N]内のセンスアンプ回路SA1でそれぞれ増幅され、対応する読み出し系メインビット線RMBL[0]~RMBL[N]を介して出力される。このRMBL[0]~RMBL[N]の信号によって、図1におけるN1ビット分のパラレルデータPREDATp[0:N],PREDATn[0:N]が得られる。一方、パリティー正極用のMARYj[0,N1]から出力されたツインセルの情報は、当該メモリアレイに隣接配置されたSABK[0,N1]内のSA2で増幅され、RMBL[N1]を介して出力される。同様に、パリティー負極用のMARYj[0,N2]から出力されたツインセルの情報は、当該メモリアレイに隣接配置されたSABK[0,N2]内のSA3で増幅され、RMBL[N2]を介して出力される。これによって、図1における正極用のパリティービットSN1pの値と負極用のパリティービットSN2pの値が得られる。なお、RMBL[0]~RMBL[N2]のそれぞれは、同一列に配置されたセンスアンプ回路ブロックを横断するように行方向に向けて延伸する。例えば、同一列となるSABK[0,0]~SABK[M,0]上にはRMBL[0]が配置され、同様に、同一列となるSABK[0,N]~SABK[M,N]上にはRMBL[N]が配置される。RMBL[0]には、SABK[0,0]~SABK[M,0]内にそれぞれ含まれるSA1の出力ノードが共通に接続され、同様に、RMBL[N]には、SABK[0,N]~SABK[M,N]内にそれぞれ含まれるSA1の出力ノードが共通に接続される。例えば、RMBL[0]を例として、読み出し動作時には1本のWLの活性化に応じてSABK[0,0]~SABK[M,0]内における各SA1のいずれか1個の出力がRMBL[0]に出力され、他の出力はハイインピーダンス状態に制御される。また、各センスアンプ回路ブロックは、行方向に隣接配置された2個のメモリアレイを対象に増幅動作等を行う。例えば、MARYj[0,0]からのツインセル情報はSABK[0,0]で増幅され、MARYk[0,0]からのツインセル情報も同じくSABK[0,0]で増幅される。《センスアンプ回路ブロック周りの構成[1]》図10は、図7および図9における各センスアンプ回路ブロック周りの概略構成例を示す回路図である。図10に示すように、センスアンプ回路ブロックSABKa例えば図9のSABK[0,0]には、隣接する一方のメモリアレイ例えば図9のMARYj[0,0]からの複数ここでは32本のサブビット線SBLj0<0>~SBLj0<15>,SBLj1<0>~SBLj1<15>が接続される。更に、当該SABKa例えばSABK[0,0]には、隣接する他方のメモリアレイ例えば図9のMARYk[0,0]からの複数ここでは32本のサブビット線SBLk0<0>~SBLk0<15>,SBLk1<0>~SBLk1<15>が接続される。この例では、一方のメモリアレイに対応するSBLj0<0>~SBLj0<7>,SBLj1<0>~SBLj1<7>が当該メモリアレイ内における正極用の各メモリセルに接続され、SBLj0<8>~SBLj0<15>,SBLj1<8>~SBLj1<15>が当該メモリアレイ内における負極用の各メモリセルに接続される。同様に、他方のメモリアレイに対応するSBLk0<0>~SBLk0<7>,SBLk1<0>~SBLk1<7>が当該メモリアレイ内における正極用の各メモリセルに接続され、SBLk0<8>~SBLk0<15>,SBLk1<8>~SBLk1<15>が当該メモリアレイ内における負極用の各メモリセルに接続される。SABKa例えばSABK[0,0]は、センスアンプ回路SAと、読み出し列選択回路RSELj,RSELk,RSELjkと、8本の共通ビット線CBLj<0>~CBLj<3>,CBLk<0>~CBLk<3>と、8個のリファレンスメモリセルRMCを備えている。RSELjkは、図7の列デコード回路CDECから生成される8本の選択信号yrb<7:0>に応じて、8本の共通ビット線をSAの差動入力端子の一方又は他方に選択的に接続する。ここでは、SAの差動入力端子の一方には、CBLj<0>,CBLj<1>とCBLk<0>,CBLk<1>のいずれか1本が選択的に接続され、SAの差動入力端子の他方には、CBLj<2>,CBLj<3>とCBLk<2>,CBLk<3>のいずれか1本が選択的に接続される。CBLj<0>には、一方のメモリアレイの正極側に対応した16本のサブビット線中の8本がRSELjを介して接続され、CBLj<1>には、当該16本中の残りの8本がRSELjを介して接続される。CBLj<2>には、一方のメモリアレイの負極側に対応した16本のサブビット線中の8本がRSELjを介して接続され、CBLj<3>には、当該16本中の残りの8本がRSELjを介して接続される。CBLk<0>には、他方のメモリアレイの正極側に対応した16本のサブビット線中の8本がRSELkを介して接続され、CBLk<1>には、当該16本中の残りの8本がRSELkを介して接続される。CBLk<2>には、他方のメモリアレイの負極側に対応した16本のサブビット線中の8本がRSELkを介して接続され、CBLk<3>には、当該16本中の残りの8本がRSELkを介して接続される。RSELjは、図7のCDECから生成される8本の選択信号yraj<7:0>に応じて、CBLj<0>~CBLj<3>のそれぞれに対して前述した8本のサブビット線のいずれか1本を接続する。RSELkは、図7のCDECから生成される8本の選択信号yrak<7:0>に応じて、CBLk<0>~CBLk<3>のそれぞれに対して前述した8本のサブビット線のいずれか1本を接続する。8個のリファレンスメモリセルRMCは、前述した8本の共通ビット線CBLj<0>~CBLj<3>,CBLk<0>~CBLk<3>にそれぞれ接続される。各RMCは、対応する共通ビット線と接地電源電圧GNDの間にソースドレイン経路が直列接続されたPMOSトランジスタPQrとNMOSトランジスタNQrを備えている。NQrはゲートに固定電圧Vrefが印加されることで電流源として機能し、PQrはゲートに選択信号が印加されることでスイッチとして機能する。ここでは、CBLj<0>~CBLj<3>に接続された4個のRMC内のPQrは選択信号refjによって共通に制御され、CBLk<0>~CBLk<3>に接続された4個のRMC内のPQrは選択信号refkによって共通に制御される。《センスアンプ回路ブロック周りの動作[1]》図10のような構成例を用いると、各種選択信号yrb<7:0>,yraj<7:0>,yrak<7:0>,refj,refkに応じて、一方のメモリアレイ例えばMARYj[0,0]からの相補読み出し及びシングル読み出しと、他方のメモリアレイ例えばMARYk[0,0]からの相補読み出しおよびシングル読み出しを実現できる。例えば、yraj<0>,yrak<0>とyrb<0>,yrb<2>がオンレベルに駆動された場合、SAの差動入力端子の一方には、図10の読み出し経路RT1に示すように、一方のメモリアレイ例えばMARYj[0,0]における正極側の1本のサブビット線SBLj0<0>がCBLj<0>を介して接続される。この際に、SAの差動入力端子の他方には、図10の読み出し経路RT2に示すように、一方のメモリアレイ例えばMARYj[0,0]における負極側の1本のサブビット線SBLj0<8>がCBLj<2>を介して接続される。これによって、SAではツインセルに対する相補読み出しが行われる。また、例えば、yraj<0>,yrak<0>とyrb<0>,yrb<6>とrefkがオンレベルに駆動された場合、SAの差動入力端子の一方には、図10の読み出し経路RT1に示すように、一方のメモリアレイ例えばMARYj[0,0]における正極側の1本のサブビット線SBLj0<0>がCBLj<0>を介して接続される。この際に、SAの差動入力端子の他方には、図10の読み出し経路RT4に示すように、CBLk<2>に接続されたリファレンスメモリセルRMCが接続される。RMCは、例えば、正規のメモリセルが書き込み状態の際に流れる電流と消去状態初期状態の際に流れる電流の中間値を持つ電流を生成する。これによって、SAでは、正極側のメモリセルに対するシングル読み出しが行われる。なお、この際にCBLk<2>には、RMCに加えて他方のメモリアレイ例えばMARYk[0,0]における負極側の1本のサブビット線SBLk0<8>が接続されるが、当該サブビット線はワード線が非選択であるためフローティング状態となっており、容量として機能する。また、例えば、yraj<0>,yrak<0>とyrb<2>,yrb<4>とrefkがオンレベルに駆動された場合、SAの差動入力端子の他方には、図10の読み出し経路RT2に示すように、一方のメモリアレイ例えばMARYj[0,0]における負極側の1本のサブビット線SBLj0<8>がCBLj<2>を介して接続される。この際に、SAの差動入力端子の一方には、図10の読み出し経路RT3に示すように、CBLk<0>に接続されたリファレンスメモリセルRMCが接続される。これによって、SAでは、負極側のメモリセルに対するシングル読み出しが行われる。なお、この際にCBLk<0>には、RMCに加えて他方のメモリアレイ例えばMARYk[0,0]における正極側の1本のサブビット線SBLk0<0>が接続されるが、当該サブビット線はワード線が非選択であるためフローティング状態となっており、容量として機能する。このように、正極側のデータ列と負極側のデータ列をそれぞれ個別にシングルモードで読み出し、加えて、正極側のデータ列のパリティービットに対応するツインセルを相補モードで読み出し、同様に負極側のパリティービットに対応するツインセルを相補モードで読み出すことで、前述した図3のエラー検出エラー訂正処理が実現可能になる。ここで、当該シングルモードでの読み出しを実現するためには、通常の相補メモリ用のセンスアンプ回路に対して主にリファレンスメモリセルRMCを加えればよく、回路面積のオーバヘッドが抑制できる。また、当該センスアンプ回路をベリファイ時にも利用しているようなフラッシュメモリでは、RMCが既に備わっているような場合が有り、この場合、回路面積のオーバヘッドが更に抑制できる。《センスアンプ回路ブロック周りの構成[2]》図11は、図10を変形した各センスアンプ回路ブロック周りの概略構成例を示す回路図である。図11において、センスアンプ回路ブロックSABKb例えば図9のSABK[0,0]には、図10の場合と同様に、隣接する一方のメモリアレイ例えば図9のMARYj[0,0]からの複数ここでは32本のサブビット線SBLj0<0>~SBLj0<15>,SBLj1<0>~SBLj1<15>が接続される。更に、当該SABKbには、図10の場合と同様に、隣接する他方のメモリアレイ例えば図9のMARYk[0,0]からの複数ここでは32本のサブビット線SBLk0<0>~SBLk0<15>,SBLk1<0>~SBLk1<15>が接続される。SABKb例えばSABK[0,0]は、図10の場合と同様の読み出し列選択回路RSELj,RSELk、8本の共通ビット線CBLj<0>~CBLj<3>,CBLk<0>~CBLk<3>、および8個のリファレンスメモリセルRMCを備えている。これに加えて、当該SABKbは、図10の場合と異なり3個のセンスアンプ回路SAm,SAp,SAnを備え、これに伴い図10の場合と異なる読み出し列選択回路RSELjk2を備えている点が主要な特徴となっている。RSELjk2は、図7の列デコード回路CDECから生成される4本の選択信号yrb<3:0>に応じて、8本の共通ビット線を3個のSAm,SAp,SAnの差動入力端子の一方又は他方に選択的に接続する。具体的には、RSELjk2は、yrb<0>がオンレベルに駆動された際、SAmの差動入力端子の一方にCBLj<0>を、他方にCBLj<2>を接続し、SApの差動入力端子の一方にCBLj<0>を、他方にCBLk<2>を接続し、SAnの差動入力端子の一方にCBLk<0>を、他方にCBLj<2>を接続する。すなわち、相補読み出し用のSAmには、ツインセルの正極データCBLj<0>に対応と負極データCBLj<2>が接続される。正極側のシングル読み出し用のSApには、ツインセルの正極データCBLj<0>に対応とリファレンスメモリセルCBLk<2>に対応が接続される。負極側のシングル読み出し用のSAnには、リファレンスメモリセルCBLk<0>に対応とツインセルの負極データCBLj<2>に対応が接続される。また、RSELjk2は、yrb<1>がオンレベルに駆動された際、SAmの差動入力端子の一方にCBLj<1>を、他方にCBLj<3>を接続し、SApの差動入力端子の一方にCBLj<1>を、他方にCBLk<3>を接続し、SAnの差動入力端子の一方にCBLk<1>を、他方にCBLj<3>を接続する。すなわち、相補読み出し用のSAmには、ツインセルの正極データCBLj<1>に対応と負極データCBLj<3>が接続される。正極側のシングル読み出し用のSApには、ツインセルの正極データCBLj<1>に対応とリファレンスメモリセルCBLk<3>に対応が接続される。負極側のシングル読み出し用のSAnには、リファレンスメモリセルCBLk<1>に対応とツインセルの負極データCBLj<3>に対応が接続される。さらに、RSELjk2は、yrb<2>がオンレベルに駆動された際、SAmの差動入力端子の一方にCBLk<0>を、他方にCBLk<2>を接続し、SApの差動入力端子の一方にCBLk<0>を、他方にCBLj<2>を接続し、SAnの差動入力端子の一方にCBLj<0>を、他方にCBLk<2>を接続する。すなわち、前述したyrb<0>がオンレベルに駆動された場合に対してjとkを入れ替えたような処理を行う。同様に、RSELjk2は、yrb<3>がオンレベルに駆動された際、前述したyrb<1>がオンレベルに駆動された場合に対してjとkを入れ替えたような処理を行う。《センスアンプ回路ブロック周りの動作[2]》図11のような構成例を用いると、各種選択信号yrb<3:0>,yraj<7:0>,yrak<7:0>,refj,refkに応じて、一方のメモリアレイ例えばMARYj[0,0]のツインセルからの相補読み出しと、正極側セルからのシングル読み出しと、負極側セルからのシングル読み出しとを並行して行うこと可能になる。同様に、他方のメモリアレイ例えばMARYk[0,0]のツインセルからの相補読み出しと、正極側セルからのシングル読み出しと、負極側セルからのシングル読み出しとを並行して行うこと可能になる。例えば、yraj<0>,yrak<0>,yrb<0>,refkがオンレベルに駆動された場合、SAmの差動入力端子の一方には、図11の読み出し経路RT1に示すように、一方のメモリアレイ例えばMARYj[0,0]における正極側の1本のサブビット線SBLj0<0>がCBLj<0>を介して接続される。この際に、SAmの差動入力端子の他方には、図11の読み出し経路RT2に示すように、一方のメモリアレイ例えばMARYj[0,0]における負極側の1本のサブビット線SBLj0<8>がCBLj<2>を介して接続される。これによって、SAmではツインセルに対する相補読み出しが行われる。また、これと並行して、SApの差動入力端子の一方には、図11の読み出し経路RT1に示すように、一方のメモリアレイ例えばMARYj[0,0]における正極側の1本のサブビット線SBLj0<0>がCBLj<0>を介して接続される。この際に、SApの差動入力端子の他方には、図11の読み出し経路RT4に示すように、CBLk<2>に接続されたリファレンスメモリセルRMCが接続される。RMCは、例えば、正規のメモリセルが書き込み状態の際に流れる電流と消去状態初期状態の際に流れる電流の中間値を持つ電流を生成する。これによって、SApでは、正極側のメモリセルに対するシングル読み出しが行われる。なお、この際にCBLk<2>には、RMCに加えて他方のメモリアレイ例えばMARYk[0,0]における負極側の1本のサブビット線SBLk0<8>が接続されるが、当該サブビット線はワード線が非選択であるためフローティング状態となっており、容量として機能する。更に、これらと並行して、SAnの差動入力端子の他方には、図11の読み出し経路RT2に示すように、一方のメモリアレイ例えばMARYj[0,0]における負極側の1本のサブビット線SBLj0<8>がCBLj<2>を介して接続される。この際に、SAnの差動入力端子の一方には、図11の読み出し経路RT3に示すように、CBLk<0>に接続されたリファレンスメモリセルRMCが接続される。これによって、SAnでは、負極側のメモリセルに対するシングル読み出しが行われる。なお、この際にCBLk<0>には、RMCに加えて他方のメモリアレイ例えばMARYk[0,0]における正極側の1本のサブビット線SBLk0<0>が接続されるが、当該サブビット線はワード線が非選択であるためフローティング状態となっており、容量として機能する。このように、正極側のデータ列と負極側のデータ列をそれぞれ個別にシングルモードで読み出し、加えて、正極側のデータ列のパリティービットに対応するツインセルを相補モードで読み出し、同様に負極側のパリティービットに対応するツインセルを相補モードで読み出すことで、前述した図3のエラー検出エラー訂正処理が実現可能になる。ここで、前述した図10の構成例を用いた場合、正極側のシングルモード読み出しと負極側のシングルモード読み出しをシリアルに行う必要があるが、図11の構成例ではパラレルで読み出すことが可能であるため、図10の構成例と比較して読み出し時間の短縮が図れる。なお、図3の処理を用いる場合、図9のデータ領域に含まれる各センスアンプ回路ブロックでは特に相補読み出しを行う必要は無いため、図11のSAm並びにこれに伴うRSELjk2上の選択経路は省略することも可能である。ただし、例えばフラッシュメモリに前述したエラー検出訂正機能を有効無効に設定できる機能を設け、この無効時にSAmを用いるようなことも可能である。また、例えば、エラー検出は行われたがエラー訂正が失敗したような場合例えば図3のS108のような場合にSAmからの出力をデータ出力信号として用いるようなことも可能である。また、電源起動時に図3のようなフローでエラー検出の有無を実施し、それ以外の高速動作が要求される時はSAmからの相補読み出しによる出力データを有効にする事も可能である。更に、図3の処理を用いる場合、図9のパリティー領域に含まれる各センスアンプ回路ブロックでは特にシングル読み出しを行う必要は無いため、図11のSAp,SAn並びにこれに伴うRSELjk2上の選択経路は省略することも可能である。《パリティー生成回路の構成》図12aは、図7におけるパリティー生成回路の詳細な構成例を示す回路図であり、図12bは、図12aにおける加算回路の動作例を示す真理値表である。図12aのパリティー生成回路PRTYGは、相補データ生成回路CDS[0]~CDS[N]と、正極用のN個の加算回路ADDp[1]~ADDp[N]およびインバータ回路IVpと、負極用のN個の加算回路ADDn[1]~ADDn[N]およびインバータ回路IVnを備えている。CDS[0]~CDS[N]は、データ入力信号DI[0]~DI[N]から正極側のデータ入力信号DIp[0]~DIp[N]とその反転データとなる負極側のデータ入力信号DIn[0]~DIn[N]を生成する。ADDp[1]にはDIp[0]とDIp[1]が入力され、ADDp[2]にはADDp[1]の加算結果EXOR排他的論理和演算結果とDIp[2]が入力され、以降同様にして、ADDp[N]にはADDp[N-1]の加算結果とDIp[N]が入力される。IVpは、ADDp[N]の加算結果を反転して正極側のパリティービットPRTYBITp_Wを生成する。これによって、PRTYBITp_Wとして奇数パリティーの値が得られる。同様に、ADDn[1]にはDIn[0]とDIn[1]が入力され、ADDn[2]にはADDn[1]の加算結果EXOR演算結果とDIn[2]が入力され、以降同様にして、ADDn[N]にはADDn[N-1]の加算結果とDIn[N]が入力される。IVnは、ADDn[N]の加算結果を反転して負極側のパリティービットPRTYBITn_Wを生成する。これによって、PRTYBITn_Wとして奇数パリティーの値が得られる。なお、偶数パリティーを用いる場合にはIVp,IVnを省略すればよく、また、各加算回路はEXOR演算回路に置き換えることも可能である。《エラー処理回路ブロックの詳細》図13は、図7におけるエラー処理回路ブロックの詳細な動作例を示す真理値表である。図14は、図7におけるエラー処理回路ブロックの詳細な構成例を示す回路図である。図14に示すように、エラー処理回路ブロックERCBKは、正極用のパリティーチェック回路PRTYCHKCTpと、負極用のパリティーチェック回路PRTYCHKCTnと、N1個のエラー処理回路ERC[0]~ERC[N]を備えている。PRTYCHKCTpは、図10又は図11の回路を介して正極側からシングルモードで読み出されたN1ビットのデータ列プリデータ信号PREDATp[0]~PREDATp[N]と、正極側のパリティービットPRTYBITp_Rを入力としてパリティーチェックを行う。PRTYBITp_Rは、図12aの回路によって生成されたのちメモリセルツインセルに書き込まれているPRTYBITp_Wを読み出したものである。PRTYCHKCTpは、N個のEXOR演算回路EORp[1]~EORp[N]と、1個のEXNOR排他的反転論理和演算回路ENRppを備える。EORp[1]~EORp[N]は、PREDATp[0]~PREDATp[N]のN1入力に対するEXOR演算を行う。この例では、EORp[1]がPREDATp[0]とPREDATp[1]の演算を行い、EORp[2]がEORp[1]の演算結果とPREDATp[2]の演算を行い、以降同様にして、EORp[N]がEORp[N-1]の演算結果とPREDATp[N]の演算を行う。ENRppは、このPREDATp[0]~PREDATp[N]のEXOR演算結果EORp[N]の出力とPRTYBITp_RのEXNOR演算を行い、その結果をパリティー判定信号PRTYCHKpとして出力する。同様に、PRTYCHKCTnは、図10又は図11の回路を介して負極側からシングルモードで読み出されたN1ビットのデータ列プリデータ信号PREDATn[0]~PREDATn[N]と、負極側のパリティービットPRTYBITn_Rを入力としてパリティーチェックを行う。PRTYBITn_Rは、図12aの回路によって生成されたのちメモリセルツインセルに書き込まれているPRTYBITn_Wを読み出したものである。PRTYCHKCTnは、N個のEXOR演算回路EORn[1]~EORn[N]と、1個のEXNOR排他的反転論理和演算回路ENRnnを備える。EORn[1]~EORn[N]は、前述した正極側の場合と同様に、PREDATn[0]~PREDATn[N]のEXOR演算結果を生成し、ENRnnは、このEXOR演算結果とPRTYBITn_RのEXNOR演算を行い、その結果をパリティー判定信号PRTYCHKnとして出力する。ERC[0]は、正極データとなるPREDATp[0]と負極データとなるPREDATn[0]と、PRTYCHKCTpからのパリティー判定信号PRTYCHKpと、PRTYCHKCTnからのパリティー判定信号PRTYCHKnを入力として動作する。ERC[0]は、1個のEXNOR演算回路ENR1と、3個のアンド演算回路AD1~AD3と、1個のオア演算回路OR1と、3個のEXOR演算回路EOR1~EOR3を備え、これによって前述した入力信号を論理演算し、5個の出力信号を生成する。5個の出力信号は、それぞれ、正極側データ出力信号DOp[0]、負極側データ出力信号DOn[0]、エラー検出信号ERRPOT[0]、エラー訂正失敗信号ERCERR[0]、エラー訂正成功信号ERCSUC[0]である。ERC[N]は、正極データとなるPREDATp[N]と負極データとなるPREDATn[N]と、ERC[0]と同様に、PRTYCHKCTpからのパリティー判定信号PRTYCHKpおよびPRTYCHKCTnからのパリティー判定信号PRTYCHKnを入力として動作する。ERC[N]は、ERC[0]と同様の内部回路を備え、これによって前述した入力信号を論理演算し、5個の出力信号を生成する。5個の出力信号は、それぞれ、正極側データ出力信号DOp[N]、負極側データ出力信号DOn[N]、エラー検出信号ERRPOT[N]、エラー訂正失敗信号ERCERR[N]、エラー訂正成功信号ERCSUC[N]である。なお、ERC[1]~ERC[N-1]に関してもERC[N]と同様である。ERC[0]~ERC[N]のそれぞれの内部回路は、図13の真理値表に基づいた動作を行う。図13において、まず、正極データとなるPREDATpと負極データとなるPREDATnをEXNOR演算することで、これらが相補データとなっているか否かが判定される図13、図14の信号CJに対応。このCJとPRTYCHKpのアンド演算を行うことでエラーが正極側か否かが判定され図13、図14の信号ERRpに対応、CJとPRTYCHKnのアンド演算を行うことでエラーが負極側か否かが判定される図13、図14の信号ERRnに対応。したがって、ERRpとPREDATpのEXOR演算を行うことでエラー訂正後の正極側データ出力信号DOpを生成することができ、ERRnとPREDATnのEXOR演算を行うことでエラー訂正後の負極側データ出力信号DOnが生成することができる。また、PRTYCHKpとPRTYCHKnとCJのオア演算を行うことでエラーの有無を表すエラー検出信号ERRPOTが生成される。更に、PRTYCHPpとPRTYCHPnのEXOR演算結果と、CJとをアンド演算することでエラー訂正が成功したか否かを表すエラー訂正成功信号ERCSUCが生成され、ERRPOTと、ERCSUCの反転信号をアンド演算することで、エラー訂正が失敗したか否かを表すエラー訂正失敗信号ERCERRが生成される。ERRPOTは、パリティーチェック結果で異常が検出された場合かあるいは相補である筈のデータが相補でない場合に1エラー有りとなり、それ以外の場合パリティーチェック結果が正常かつ相補データが相補であるに0エラー無しとなる。ERCSUCは、相補である筈のデータが相補でなく、かつ正極側と負極側のパリティーチェック結果の内の一方のみが異常となっている場合に1エラー訂正成功となる。したがって、DOp,DOnが正しく得られるのは、ERRPOTが0エラー無しの場合か、ERCSUCが1エラー訂正成功の場合かである。これらの場合にはERCERRが0となり、それ以外の場合にはERCERRが1となるため、ERCERRによってDOp,DOnの信頼性を識別できる。この図13および図14の説明から判るように、当該エラー処理回路ブロックERCBKは、前述した図3の処理内容を実行する回路となっている。また、図12のパリティー生成回路PRTYGおよび図14のエラー処理回路ブロックERCBKから判るように、本実施の形態のエラー検出エラー訂正機能で必要とされる各種演算処理は、一般的なハミングコードECCコードを用いる場合と比較して簡素であり、これに伴い当該演算回路の回路面積オーバヘッドも十分に抑制される。その結果、データの信頼性を低コストで向上させることが可能になる。以上、本実施の形態2の半導体装置を用いることで、実施の形態1の場合と同様に、代表的には、データの信頼性の向上が可能となり、また、当該効果を低コストで得ることが可能になる。更に、本実施の形態のエラー検出エラー訂正機能をマイクロコンピュータ等に内蔵されたデータ用の不揮発性メモリブロック等に適用することで、前述したような効果をより顕著に得ることが可能になる。実施の形態3本実施の形態3では、前述した実施の形態1で述べたエラー検出エラー訂正機能のうちの一部の機能のみを備えた半導体装置記憶装置について説明する。《メモリユニットの概略構成および概略動作[2]》図15は、本発明の実施の形態3による半導体装置記憶装置において、それに含まれるメモリユニットの構成例を示す概略図である。図15に示すメモリユニットは、図1の構成例と同様に、N1ビットの記憶ノードSN1[0]~SN1[N]を持つメモリ領域MEM1と、N1ビットの記憶ノードSN2[0]~SN2[N]を持つメモリ領域MEM2を備え、更に、図1とは異なるエラー処理回路ブロックERCBK2を備えている。MEM1とMEM2は、図1の構成例と同様にMEM1を正極Posi用、MEM2を負極Nega用とする相補メモリを構成する。《エラー処理動作[2]》図16は、図15におけるエラー処理回路ブロックの主要な動作例を示すフロー図である。図16に示すように、エラー処理回路ブロックERCBK2は、まず、正極Posi用のシングルデータ列となるプリデータ信号図15のPREDATp[0]~PREDATp[N]を読み出すS201。同様に、負極Nega用のシングルデータ列となるプリデータ信号図15のPREDATn[0]~PREDATn[N]を読み出すS202。次いで、ERCBK2は、正極用のプリデータ信号PREDATp[0]~PREDATp[N]と負極用のプリデータ信号PREDATn[0]~PREDATn[N]の一致不一致を各ビット毎に判定するS203。全てのビットが不一致であれば、相補データが正常に記憶されていることになるためエラー無しと判定しS205、一致するビットが存在する場合には、エラー有りと判定するS204。このように、本実施の形態3の半導体装置記憶装置は、相補メモリを利用して、各ビットのエラー有無を判定していることが特徴となっている。このエラー有無の判定は、図15の例ではEXNOR演算回路ENR10によって行われ、ENR10はその判定結果をN1ビットのエラー検出信号ERRPOT[0:N]として出力している。また、図15の例では、正極側のプリデータ信号と負極側のプリデータ信号の各ビットが差動増幅回路DAMPによって増幅され、DAMPはその増幅結果をN1ビットのデータ出力信号DO[0:N]として出力している。例えば、ある読み出しサイクルにおいて、ERRPOT[0:N]のいずれかのビットに1一致ビット有りが出力された場合、当該サイクルにおけるDO[0:N]の信憑性が疑わしいことになり、その旨を読み出し要求元等に伝達することが可能になる。以上、本実施の形態3の半導体装置記憶装置を用いると、図15から判るように、通常の相補メモリの構成に対してEXNR演算回路等を加えることでエラー検出が可能になるため、代表的には、データの信頼性を向上させることができ、また当該効果を低コストで実現することが可能になる。実施の形態4本実施の形態4では、前述した実施の形態1の構成例を変形した構成例について説明する。《メモリユニットの概略構成および概略動作[3]》図17は、本発明の実施の形態4による半導体装置記憶装置において、それに含まれるメモリユニットの構成例を示す概略図である。図17に示すメモリユニットは、図1の構成例と同様に、メモリ領域MEM1,MEM2と、パリティー生成回路PRTYG1,PRTYG2と、パリティー用記憶ノードSN1p,SN2pを備え、加えて図1とは異なるエラー処理回路ブロックERCBK3を備えている。図1との相違点は、MEM1が備えるN1ビットの記憶ノードSN1[0]~SN1[N]とMEM2が備えるN1ビットの記憶ノードSN2[0]~SN2[N]に同一のデータが書き込まれすなわちデータが多重化され、これに応じてERCBK3の処理内容が若干変更されている点にある。以下、実施の形態1と重複する説明は省略し、相違点に着目して説明を行う。《エラー処理動作[3]》図18は、図17におけるエラー処理回路ブロックの動作例を示すフロー図である。図18に示すように、エラー処理回路ブロックERCBK3は、まず、MEM1からのシングルデータ列となるデータ信号図17のDATA1[0]~DATA1[N]と、MEM1用のパリティービット図17のSN1pの情報を読み出し、パリティーチェックを行うS301。ここでは、当該パリティーチェック結果ParityCheck1が正常な場合をParityCheck1=0と表現し、異常な場合をParityCheck1=1と表現する。次いで、ERCBK3は、MEM2からのシングルデータ列となるデータ信号図17のDATA2[0]~DATA2[N]と、MEM2用のパリティービット図17のSN2pの情報を読み出し、パリティーチェックを行うS302。ここでは、当該パリティーチェック結果ParityCheck2が正常な場合をParityCheck2=0と表現し、異常な場合をParityCheck2=1と表現する。続いて、ERCBK3は、DATA1[0:N]とDATA2[0:N]の一致不一致を各ビット毎に判定するS303。全てのビットが一致であれば、正常に記憶されていることになるためエラー無しと判定するS309。一方、不一致ビットが存在する場合には、ERCBK3は、S301におけるパリティーチェック結果ParityCheck1が異常1か正常0かを判定するS304。異常であれば、ERCBK3は、DATA1[0:N]の中で、S303での不一致ビットが誤データである判定しS306、当該ビットを訂正するS310。また、ERCBK3は、S304におけるパリティーチェック結果ParityCheck1が正常0であった場合には、S302におけるパリティーチェック結果ParityCheck2が異常1か正常0かを判定するS305。異常であれば、ERCBK3は、DATA2[0:N]の中で、S303での不一致ビットが誤データであると判定しS307、当該ビットを訂正するS310。一方、S305の結果が正常であれば、ERCBK3は、エラーは存在するものの訂正は不可と判定するS308。なお、S306,S307,S310では、S303での不一致ビットが1ビットである場合を前提とし、複数ビットの場合には、S308の場合と同様にエラーは存在するものの訂正は不可と判定される。図19a~図19eは、図18の動作例を用いた場合のそれぞれ異なる具体的な処理結果の一例を示す説明図である。まず、図19aには、図18のS309に対応するエラー無しの状態が示されている。ここでは、DATA1[0:N]とDATA2[0:N]における各ビットが同一データとなっており、DATA1[0:N]およびDATA2[0:N]に対するパリティーチェック結果この例では奇数パリティを用いているも共に正常である。図19bには、図18のS306に対応し、DATA1[0:N]中の1ビットが0から1に化けた状態が示されている。ここでは、DATA1[0:N]とDATA2[0:N]における[0]ビット目が同一データでは無く、DATA1[0:N]に対するパリティーチェック結果が異常となっている。したがって、DATA1[0:N]の[0]ビット目が誤データであると判断でき、当該データを反転させることでエラー訂正が実現できる。図19cには、図18のS306に対応し、DATA1[0:N]中の1ビットが1から0に化けた状態が示されている。ここでは、DATA1[0:N]とDATA2[0:N]における[1]ビット目が同一データでは無く、DATA1[0:N]に対するパリティーチェック結果が異常となっている。したがって、DATA1[0:N]の[1]ビット目が誤データであると判断でき、当該データを反転させることでエラー訂正が実現できる。図19dには、図18のS307に対応し、DATA2[0:N]中の1ビットが0から1に化けた状態が示されている。ここでは、DATA1[0:N]とDATA2[0:N]における[0]ビット目が同一データでは無く、DATA2[0:N]に対するパリティーチェック結果が異常となっている。したがって、DATA2[0:N]の[0]ビット目が誤データであると判断でき、当該データを反転させることでエラー訂正が実現できる。図19eには、図18のS307に対応し、DATA2[0:N]中の1ビットが1から0に化けた状態が示されている。ここでは、DATA1[0:N]とDATA2[0:N]における[1]ビット目が同一データでは無く、DATA2[0:N]に対するパリティーチェック結果が異常となっている。したがって、DATA2[0:N]の[1]ビット目が誤データであると判断でき、当該データを反転させることでエラー訂正が実現できる。以上、本実施の形態4の半導体装置記憶装置を用いることで、代表的には、実施の形態1の場合と同様に、データの信頼性を向上させることができ、また当該効果を低コストで実現することが可能になる。例えば、ハードディスク等の記憶装置では、RAIDRedundantArraysofInexpensiveDisks1等で知られているように、データを二重化して記憶する場合がある。特に、このような場合に本実施の形態4の半導体装置記憶装置を適用することが有益となる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは具体例としてフラッシュメモリへの適用例を示したが、勿論、これに限定されるものではなく、各種記憶ユニット全般に対して広く適応可能である。例えば、記憶素子の結晶状態を変化させてその抵抗値によって情報を記憶する相変化メモリや、記憶素子の磁化状態を変化させてその抵抗値によって情報を記憶する磁気抵抗メモリMRAM等の各種半導体不揮発性メモリに対して同様に適用可能である。また、DRAMDynamicRandomAccessMemory等を代表とする各種半導体揮発性メモリや、所謂ストレージと呼ばれる各種外部記憶装置等に対しても同様に適用可能である。"