"入力されたアナログ電圧を第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードに変換するADコンバータであって、第1~第2N-1のメモリブロックを備え、第2n-1ただし、nは1からNまでのいずれかの整数であるのメモリブロックは、2n-1本のビット線と、それぞれ前記2n-1本のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第1の論理値から第2の論理値に変化する2n-1個のメモリセルとを含み、さらに、前記アナログ電圧に応じたレベルのアナログ電流を生成する電流発生回路と、前記第2n-1のメモリブロックに対応して設けられ、書込動作時に、対応の前記2n-1本のビット線に前記アナログ電流を分流させる書込回路と、読出動作時に、第1~第2N-1のメモリブロックのメモリセルの記憶データを読み出して前記デジタルコードを生成する読出回路とを備える、ADコンバータ。入力されたアナログ電圧を第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードに変換するADコンバータであって、第1~第2N-1のビット線と、それぞれ前記第1~第2N-1のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第1の論理値から第2の論理値に変化する第1~第2N-1のメモリセルと、それぞれ前記アナログ電圧に応じたレベルの第1~第2N-1のアナログ電流を生成する第1~第2N-1の電流発生回路とを備え、前記第1~第2N-1のアナログ電流のレベルはステップ状に順次変化し、さらに、書込動作時に、前記第1~第2N-1のビット線にそれぞれ前記第1~第2N-1のアナログ電流を流す書込回路と、読出動作時に、第1~第2N-1のメモリセルの記憶データを読み出して前記デジタルコードを生成する読出回路とを備える、ADコンバータ。入力されたアナログ電圧を第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードに変換するADコンバータであって、第1~第Nのメモリブロックを備え、第nただし、nは1からNまでのいずれかの整数であるのメモリブロックは、それらの一方端が互いに接続された2n-1本のビット線と、それぞれ前記2n-1本のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第1の論理値から第2の論理値に変化する2n-1個のメモリセルとを含み、さらに、前記アナログ電圧に応じたレベルのアナログ電流を生成する電流発生回路と、それぞれ前記第1~第Nのメモリブロックに対応して設けられ、それらの一方端子が互いに接続されて前記アナログ電流を受け、それらの他方端子がそれぞれ前記第1~第Nのメモリブロックのビット線の一方端に接続された第1~第Nのスイッチと、前記第1~第Nのスイッチを制御して前記デジタルコードを生成する書込/読出回路とを備え、前記書込/読出回路は、第nのスイッチをオンして前記第nのメモリブロックの2n-1本のビット線に前記アナログ電流を分流させる第1のステップと、前記第nのスイッチをオフして前記第nのメモリブロックのメモリセルの記憶データを読み出す第2のステップと、読み出した記憶データが前記第1の論理値である場合は前記第nのスイッチをオフし、読み出した記憶データが前記第2の論理値である場合は前記第nのスイッチをオンする第3のステップとを含み、n=Nからn=1まで前記第1~第3のステップを繰り返し、前記第1~第Nのスイッチの各々がオンしているかオフしているかに基いて前記デジタルコードを生成する、ADコンバータ。各メモリセルは、対応のビット線の近傍に設けられた磁気抵抗素子を含む、請求項1から請求項3までのいずれかに記載のADコンバータ。各メモリセルは、対応のビット線に介挿された磁気抵抗素子を含む、請求項1から請求項3までのいずれかに記載のADコンバータ。各メモリセルは、対応のビット線に介挿された相変化素子を含む、請求項1から請求項3までのいずれかに記載のADコンバータ。各メモリセルは、対応のビット線に介挿された強誘電体素子を含む、請求項1から請求項3までのいずれかに記載のADコンバータ。このようなADコンバータの精度を向上させるためには、ADコンバータのビット数を増やすことと、ラダー抵抗器の各抵抗素子の抵抗値のバラツキを低減させることが必要である。ADコンバータのビット数を2ビット増加させるためには、ラダー抵抗器の抵抗素子の数を4倍にする必要がある。また、ラダー抵抗器の各抵抗素子の抵抗値のバラツキを低減するためには、ラダー抵抗器のサイズを大きくする必要がある。したがって、従来のADコンバータの精度を向上させると、レイアウト面積が大きくなると言う問題がある。それゆえに、この発明の主たる目的は、高精度で小型のADコンバータを提供することである。この発明に係るADコンバータは、入力されたアナログ電圧を第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードに変換するADコンバータであって、第1~第2N-1のメモリブロックを備えたものである。第2n-1ただし、nは1からNまでのいずれかの整数であるのメモリブロックは、2n-1本のビット線と、それぞれ2n-1本のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第1の論理値から第2の論理値に変化する2n-1個のメモリセルとを含む。このADコンバータは、さらに、アナログ電圧に応じたレベルのアナログ電流を生成する電流発生回路と、第2n-1のメモリブロックに対応して設けられ、書込動作時に、対応の2n-1本のビット線にアナログ電流を分流させる書込回路と、読出動作時に、第1~第2N-1のメモリブロックのメモリセルの記憶データを読み出してデジタルコードを生成する読出回路とを備える。また、この発明に係る他のADコンバータは、入力されたアナログ電圧を第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードに変換するADコンバータであって、第1~第2N-1のビット線と、それぞれ第1~第2N-1のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第1の論理値から第2の論理値に変化する第1~第2N-1のメモリセルと、それぞれアナログ電圧に応じたレベルの第1~第2N-1のアナログ電流を生成する第1~第2N-1の電流発生回路とを備えたものである。第1~第2N-1のアナログ電流のレベルはステップ状に順次変化する。このADコンバータは、さらに、書込動作時に、第1~第2N-1のビット線にそれぞれ第1~第2N-1のアナログ電流を流す書込回路と、読出動作時に、第1~第2N-1のメモリセルの記憶データを読み出してデジタルコードを生成する読出回路とを備える。また、この発明に係るさらに他のADコンバータは、入力されたアナログ電圧を第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードに変換するADコンバータであって、第1~第Nのメモリブロックを備えたものである。第nただし、nは1からNまでのいずれかの整数であるのメモリブロックは、それらの一方端が互いに接続された2n-1本のビット線と、それぞれ2n-1本のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第1の論理値から第2の論理値に変化する2n-1個のメモリセルとを含む。このADコンバータは、さらに、アナログ電圧に応じたレベルのアナログ電流を生成する電流発生回路と、それぞれ第1~第Nのメモリブロックに対応して設けられ、それらの一方端子が互いに接続されてアナログ電流を受け、それらの他方端子がそれぞれ第1~第Nのメモリブロックのビット線の一方端に接続された第1~第Nのスイッチと、第1~第Nのスイッチを制御してデジタルコードを生成する書込/読出回路とを備える。この書込/読出回路は、第nのスイッチをオンして第nのメモリブロックの2n-1本のビット線にアナログ電流を分流させる第1のステップと、第nのスイッチをオフして第nのメモリブロックのメモリセルの記憶データを読み出す第2のステップと、読み出した記憶データが第1の論理値である場合は第nのスイッチをオフし、読み出した記憶データが第2の論理値である場合は第nのスイッチをオンする第3のステップとを含み、n=Nからn=1まで第1~第3のステップを繰り返し、第1~第Nのスイッチの各々がオンしているかオフしているかに基いてデジタルコードを生成する。この発明に係るADコンバータでは、ビット線にしきい値電流を超える電流が流された場合に記憶データが第1の論理値から第2の論理値に変化するメモリセルを利用する。したがって、ラダー抵抗器が不要となり、高精度で小型化のADコンバータを実現することができる。[実施の形態1]本発明の実施の形態1によるフラッシュ型ADコンバータは、図1に示すように、入力されたアナログ電圧Vinを第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードDCに変換するADコンバータであって、第1~第2N-1のメモリブロックMB1~MB2N-1を備えたものである。第2n-1ただし、nは1からNまでのいずれかの整数であるのメモリブロックMB2n-1は、2n-1本のビット線BLと、それぞれ2n-1本のビット線BLに対応して設けられた2n-1個のメモリセル1とを含む。すなわち、メモリブロックMB1~MB2N-1のビット線BLの数は、それぞれ1,2,3,4,...,2N-2,2N-1本である。また、メモリブロックMB1~MB2N-1のメモリセル1の数は、それぞれ1,2,3,4,...,2N-2,2N-1個である。各ビット線BLは、図1中の上下方向に延在している。また、第1~第2N-1のメモリブロックMB1~MB2N-1に共通にワード線WLとディジット線DLが設けられる。ワード線WLおよびディジット線DLの各々は、図1中の左右方向に延在しており、各ビット線BLと交差している。ワード線WLおよびディジット線DLとビット線BLとの各交差部にメモリセル1が配置されている。メモリセル1は、コンベンショナル型MRAMmagnetoresistiverandomaccessmemory用のメモリセルである。メモリセル1は、図2に示すように、対応のビット線BLと接地電圧VSSのラインとの間に直列接続された磁気抵抗素子10およびNチャネルMOSトランジスタ11を含む。NチャネルMOSトランジスタ11のゲートは、対応のワード線WLに接続される。メモリセル1は、対応のワード線WL、ディジット線DL、およびビット線BLの近傍に設けられている。このメモリセル1では、ビット線BLおよびディジット線DLの両方に電流を流して磁気抵抗素子10に磁界を与えることにより、磁気抵抗素子10の抵抗値を高値と低値のうちの所望の抵抗値に書き換えることが可能となっている。磁気抵抗素子10の抵抗値が低値の状態をデータ0に対応付け、磁気抵抗素子10の抵抗値を高値の状態をデータ1に対応付けることにより、メモリセル1に1ビットのデータを記憶させることができる。ここで、メモリセル1の動作について説明する。リセット動作時は、たとえば図2中の左側から右側に向けて所定値の活性化電流IAがディジット線DLに流される。この状態で、たとえば図2中の下側から上側に向けてビット線BLに所定のしきい値電流を越える値のリセット電流IREが流されると、磁気抵抗素子2の抵抗値が低値にリセットされる。書込動作時は、たとえば図2中の左側から右側に向けて所定値の活性化電流IAがディジット線DLに流される。この状態で、たとえば図2中の上側から下側に向けてビット線BLに所定のしきい値電流を越える値の書込電流IWが流されると、磁気抵抗素子2の抵抗値が低値から高値に書き換えられる。ただし、ビット線BLに流される書込電流IWの値が所定のしきい値電流よりも小さい場合は、磁気抵抗素子2の抵抗値は低値に維持される。読出動作時は、ワード線WLが選択レベルのHレベルに立ち上げられ、NチャネルMOSトランジスタ11がオンする。この状態で、ビット線BLに所定の読出電圧VRが印加され、ビット線BLから磁気抵抗素子10およびNチャネルMOSトランジスタ11を介して接地電圧VSSのラインに読出電流IRが流れる。読出電流IRが所定の参照電流よりも小さい場合は、磁気抵抗素子10の抵抗値は高値であると判定され、メモリセル1からデータ1が読み出される。また、読出電流IRが所定の参照電流よりも大きい場合は、磁気抵抗素子10の抵抗値は低値であると判定され、メモリセル1からデータ0が読み出される。図1に戻って、このADコンバータは、電流発生回路2、WLドライバ3、DLドライバ4,5、BLドライバ6、センスアンプ回路7、および信号発生回路8を備える。また、このADコンバータは、各メモリブロックMBに対応して設けられたPチャネルMOSトランジスタP1およびNチャネルMOSトランジスタQ1と、各ビット線BLに対応して設けられたPチャネルMOSトランジスタP2,P3およびNチャネルMOSトランジスタQ2,Q3とを備える。各メモリブロックMBのビット線BLの一方端は、対応のNチャネルMOSトランジスタQ2,Q1およびPチャネルMOSトランジスタP1を介して電源電圧VDDのラインに接続されとともに、PチャネルMOSトランジスタP2を介して接地電圧VSSのラインに接続される。メモリブロックMB2n-1の2n-1個のNチャネルMOSトランジスタQ2のドレインは、ともに対応のNチャネルMOSトランジスタQ1のソースに接続されている。また、各メモリブロックMBのビット線BLの他方端は、対応のNチャネルMOSトランジスタQ3を介してセンスアンプ回路7に接続されるとともに、対応のPチャネルMOSトランジスタP3を介してBLドライバ6の出力ノードに接続される。電流発生回路2は、入力されたアナログ電圧Vinに比例する値のアナログ電流Iinを発生し、そのアナログ電流Iinを各PチャネルMOSトランジスタP1に流す。電流発生回路2は、図3に示すように、演算増幅器12、PチャネルMOSトランジスタ13および抵抗素子14を含む。PチャネルMOSトランジスタ13および抵抗素子14は、電源電圧VDDのラインと接地電圧VSSのラインとの間に直列接続される。演算増幅器12の非反転入力端子端子はアナログ電圧Vinを受け、その反転入力端子-端子はPチャネルMOSトランジスタ13のドレインノードN13に接続され、その出力端子はPチャネルMOSトランジスタ13のゲートに接続される。演算増幅器12は、ノードN13の電圧がアナログ電圧Vinに一致するように、PチャネルMOSトランジスタ13のゲート電圧VBを制御する。抵抗素子14の抵抗値をRとすると、PチャネルMOSトランジスタ13および抵抗素子14に流れる電流IはI=Vin/Rとなる。図1に戻って、PチャネルMOSトランジスタ13のゲート電圧VBは、各PチャネルMOSトランジスタP1のゲートに与えられる。したがって、各PチャネルMOSトランジスタP1には、アナログ電圧Vinに比例する値のアナログ電流Iinが流れる。各NチャネルMOSトランジスタQ1のゲートは、スタート信号STを受ける。スタート信号STが非活性化レベルのLレベルである場合は、NチャネルMOSトランジスタQ1がオフし、アナログ電流Iinが遮断される。スタート信号STが活性化レベルのHレベルにされると、NチャネルMOSトランジスタQ1がオンし、各メモリブロックMBにアナログ電流Iinが流される。第2n-1のメモリブロックMB2n-1に流されたアナログ電流Iinは、2n-1本のビット線BLに分流される。各ビット線BLに流れる書込電流IWは、IW=Iin/2n-1となる。したがって、各ビット線BLに流れる書込電流IWは、メモリブロックMB1で最大値Iinとなり、nが増大すると減少し、メモリブロックMB2N-1で最小値Iin/2N-1となる。WLドライバ3は、読出動作時に、ワード線WLを非選択レベルのLレベルから選択レベルのHレベルに立ち上げて、各メモリセル1のNチャネルMOSトランジスタ11をオンさせる。これにより、磁気抵抗素子10の抵抗値の読出が可能となる。DLドライバ4,5は、リセット動作時および書込動作時の各々において、ディジット線DLに活性化電流IAを流す。トランジスタP2,P3,Q2,Q3のゲートは、ともにリセット信号REを受ける。リセット動作時は、リセット信号REが活性化レベルのLレベルにされ、NチャネルMOSトランジスタQ2,Q3がオフするとともにPチャネルMOSトランジスタP2,P3がオンする。これにより、各ビット線BLの一方端は対応のPチャネルMOSトランジスタP2を介して接地電圧VSSのラインに接続され、その他方端は対応のPチャネルMOSトランジスタP3を介してBLドライバ6の出力ノードに接続される。BLドライバ6は、リセット動作時に、各ビット線BLにリセット電流IREを流して各磁気抵抗素子10の抵抗値を低値にリセットする。また、書込動作時および読出動作時は、リセット信号REが非活性化レベルのHレベルにされ、NチャネルMOSトランジスタQ2,Q3がオンするとともに、PチャネルMOSトランジスタP2,P3がオフする。これにより、各ビット線BLの一方端は対応のトランジスタQ2,Q1,P1を介して電源電圧VDDのラインに接続され、その他方端は対応のNチャネルMOSトランジスタQ3を介してセンスアンプ回路7に接続される。センスアンプ回路7は、書込動作時は、各ビット線BLの他方端図1中では下端を接地電圧VSSのラインに接続し、読出動作時は、各ビット線BLを介して各メモリセルMCの磁気抵抗素子10の抵抗値が低値であるか高値であるかを判定する。また、センスアンプ回路7は、その判定結果に基いて、第1~第2N-1のデータ信号D1~D2N-1を生成する。第1~第2N-1のデータ信号D1~D2N-1は、それぞれ第1~第2N-1のメモリブロックMB1~MB2N-1に対応している。センスアンプ回路7は、磁気抵抗素子10の抵抗値が低値から高値に変化したメモリブロックMBに対応するデータ信号Dをたとえば1とし、磁気抵抗素子10の抵抗値が低値のまま変化していないメモリブロックMBに対応するデータ信号Dをたとえば0とする。したがって、第1~第2N-1のデータ信号DA1~DA2N-1は、たとえば111100...0となり、温度計コードとなる。信号発生回路8は、センスアンプ回路7で生成されたデータ信号DA1~DA2N-1を温度計コード変換して、第1~第Nのデータ信号DB1~DBNを有するデータコードDCを生成する。次に、このADコンバータの動作について簡単に説明する。まず、リセット信号REが活性化レベルのLレベルにされ、NチャネルMOSトランジスタQ2,Q3がオフするとともにPチャネルMOSトランジスタP2,P3がオンする。また、DLドライバ4,5によってディジット線DLに活性化電流IAが流されるとともに、BLドライバ6によって各ビット線BLにリセット電流IREが流されて、各メモリセル1の磁気抵抗素子10の抵抗値が低値にリセットされる。書込動作時は、リセット信号REが非活性化レベルのHレベルにされ、NチャネルMOSトランジスタQ2,Q3がオンするとともにPチャネルMOSトランジスタP2,P3がオフする。また、DLドライバ4,5によってディジット線DLに活性化電流IAが流されるとともに、スタート信号STが活性化レベルのHレベルに立ち上げられ、入力されたアナログ電圧Vinに比例するアナログ電流Iinが各メモリブロックMBに流される。第1のメモリブロックMB1では1本のビット線BLにアナログ電流Iinが流れ、第2のメモリブロックMB2ではアナログ電流Iinが2本のビット線BLに分流され、第2N-1のメモリブロックMB2N-1ではアナログ電流Iinは2N-1本のビット線BLに分流される。アナログ電流Iinのレベルに応じた数のメモリブロックたとえばMB1~MB4において、ビット線BLに流れる電流がしきい値電流を超え、各メモリセル1の磁気抵抗素子10の抵抗値が低値から高値に書き換えられる。残りのメモリブロックこの場合はMB5~MB2N-1では、ビット線BLに流れる電流がしきい値電流を超えず、各メモリセル1の磁気抵抗素子10の抵抗値は低値に維持される。読出動作時は、リセット信号REが非活性化レベルのHレベルにされ、NチャネルMOSトランジスタQ2,Q3がオンするとともにPチャネルMOSトランジスタP2,P3がオフする。また、スタート信号STが非活性化レベルのLレベルに立ち下げられる。これにより、各トランジスタQ1がオフし、各メモリブロックMBに対するアナログ電流Iinの供給が停止される。また、DLドライバ4,5によって、ディジット線DLがたとえば電源電圧VDDに維持され、ディジット線DLに対する電流の供給が停止される。次に、WLドライバ3によって、ワード線WLが選択レベルのHレベルに立ち上げられ、各メモリセル1のNチャネルMOSトランジスタ11がオンする。また、センスアンプ回路7によって各磁気抵抗素子10の抵抗値が低値であるか高値であるかが判定され、その判定結果に基いて第1~第2N-1のデータ信号DA1~DA2N-1が生成される。メモリブロックMB1~MB4の磁気抵抗素子10の抵抗値が低値から高値に変換されたとすると、データ信号DA1~DA2N-1は111100...0となる。このデータ信号DA1~DA2N-1=111100...0は、信号発生回路8によって温度計コード変換されて、データ信号DB1~DBN=0...0100を有するデータコードDCとなる。この実施の形態1では、ビット線BLにしきい値電流を超える電流が流された場合に記憶データが0から1に変化するコンベンショナル型MRAM用のメモリセル1を利用する。したがって、ラダー抵抗器が不要となり、高精度で小型化のADコンバータを実現することができる。なお、この実施の形態1では、全ての磁気抵抗素子10の抵抗値が低値であるか高値であるかを判定したが、これに限るものではなく、各メモリブロックMBにおいて1つの磁気抵抗素子10を代表的に選択し、選択した磁気抵抗素子10の抵抗値を判定してもよい。この場合は、読出動作の迅速化を図ることができる。[実施の形態2]図4は、この発明の実施の形態2によるフラッシュ型ADコンバータの構成を示す回路ブロック図であって、図1と対比される図である。図4において、このADコンバータが図1のADコンバータと異なる点は、トランジスタP2,P3,Q2,Q3、ディジット線DL、DLドライバ4,5、およびBLドライバ6が除去され、メモリセル1がメモリセル15で置換され、ソース線SLおよびリセットドライバ18が追加されている点である。ソース線SLは、全メモリセル15に共通に設けられ、リセットドライバ18の出力ノードに接続されている。リセットドライバ18は、リセット動作時は、電源電圧VDDよりも高いリセット電圧VREをソース線SLに印加し、書込動作時および読出動作時は接地電圧VSSをソース線SLに与える。メモリセル15は、STTspintorquetransferswitching型MRAM用のメモリセルである。メモリセル15は、図5に示すように、磁気抵抗素子16およびNチャネルMOSトランジスタ17を含む。磁気抵抗素子16は、ビット線BLに介挿されている。すなわち、ビット線BLは上下に2分割され、磁気抵抗素子16の一方端子は上側のビット線BLaを介してNチャネルMOSトランジスタQ1のソースに接続され、その他方端子は下側のビット線BLbを介してセンスアンプ回路7に接続される。NチャネルMOSトランジスタ17は、磁気抵抗素子16の一方端子とソース線SLとの間に接続され、そのゲートはワード線WLに接続される。このメモリセル15では、十分に大きなリセット電流IREをビット線BLに流すことにより磁気抵抗素子16の抵抗値を低値にリセットすることができる。また、このメモリセル15では、リセット電流IREよりも小さく、かつ所定のしきい値電流よりも大きな値の書込電流IWをビット線BLに流すことにより、磁気抵抗素子16の抵抗値を低値から高値に書き換えることができる。磁気抵抗素子16の抵抗値が低値の状態をデータ0に対応付け、磁気抵抗素子16の抵抗値が高値の状態をデータ1に対応付けることにより、メモリセル15に1ビットのデータを記憶させることができる。ここで、メモリセル15の動作について説明する。リセット動作時は、ワード線WLが選択レベルのHレベルに立ち上げられ、NチャネルMOSトランジスタ17がオンする。この状態で、リセット電圧VREがソース線SLに印加され、ソース線SLからNチャネルMOSトランジスタ17、磁気抵抗素子16、下側のビット線BLbを介して接地電圧VSSのラインにリセット電流IREが流される。これにより、磁気抵抗素子16の抵抗値は低値にリセットされる。書込動作時は、ワード線WLが非選択レベルのLレベルに立ち下げられ、NチャネルMOSトランジスタ17がオフする。この状態で、上側のビット線BLaから磁気抵抗素子16を介して下側のビット線BLbに、所定のしきい値電流を越える値の書込電流IWが流されると、磁気抵抗素子16の抵抗値が低値から高値に書き換えられる。ただし、ビット線BLに流される書込電流IWの値が所定のしきい値電流よりも小さい場合は、磁気抵抗素子16の抵抗値は低値に維持される。読出動作時は、ワード線WLが選択レベルのHレベルに立ち上げられ、NチャネルMOSトランジスタ17がオンする。また、ソース線SLに接地電圧VSSが与えられる。この状態で、下側のビット線BLbに所定の読出電圧VRが印加され、ビット線BLbから磁気抵抗素子16およびNチャネルMOSトランジスタ17を介してソース線SLに読出電流IRが流れる。読出電流IRが所定の参照電流よりも小さい場合は、磁気抵抗素子16の抵抗値は高値であると判定され、メモリセル15からデータ1が読み出される。また、読出電流IRが所定の参照電流よりも大きい場合は、磁気抵抗素子16の抵抗値は低値であると判定され、メモリセル15からデータ0が読み出される。次に、このADコンバータの動作について簡単に説明する。リセット動作時は、スタート信号STがLレベルにされてNチャネルMOSトランジスタQ1がオフされる。また、WLドライバ3によってワード線WLが選択レベルのHレベルに立ち上げられ、各メモリセル15のNチャネルMOSトランジスタ17がオンする。この状態で、リセットドライバ18によってソース線SLにリセット電圧VREが印加され、ソース線SLからNチャネルMOSトランジスタ17、磁気抵抗素子16、ビット線BLb、およびセンスアンプ回路7を介して接地電圧VSSのラインにリセット電流IREが流される。これにより、全てのメモリセル15の磁気抵抗素子16の抵抗値は低値にリセットされる。書込動作時は、リセットドライバ18によってソース線SLに接地電圧VSSが与えられる。また、スタート信号STが活性化レベルのHレベルに立ち上げられ、入力されたアナログ電圧Vinに比例するアナログ電流Iinが各メモリブロックMBに流される。アナログ電流Iinのレベルに応じた数のメモリブロックたとえばMB1~MB4において、ビット線BLに流れる電流がしきい値電流を超え、各メモリセル15の磁気抵抗素子16の抵抗値が低値から高値に書き換えられる。残りのメモリブロックこの場合はMB5~MB2N-1では、ビット線BLに流れる電流がしきい値電流を超えず、各メモリセル15の磁気抵抗素子16の抵抗値は低値に維持される。読出動作時は、スタート信号STが非活性化レベルのLレベルに立ち下げられる。これにより、各トランジスタQ1がオフし、各メモリブロックMBに対するアナログ電流Iinの供給が停止される。また、リセットドライバ18によってソース線SLに接地電圧VSSが与えられる。次に、WLドライバ3によって、ワード線WLが選択レベルのHレベルに立ち上げられ、各メモリセル15のNチャネルMOSトランジスタ17がオンする。また、センスアンプ回路7によって各磁気抵抗素子16の抵抗値が低値であるか高値であるかが判定され、その判定結果に基いて第1~第2N-1のデータ信号DA1~DA2N-1が生成される。メモリブロックMB1~MB4の磁気抵抗素子16の抵抗値が低値から高値に変換されたとすると、データ信号DA1~DA2N-1は111100...0となる。このデータ信号DA1~DA2N-1=111100...0は、信号発生回路8によって温度計コード変換されて、データ信号DB1~DBN=0...0100を有するデータコードDCとなる。この実施の形態2でも、実施の形態1と同じ効果が得られる。図6は、実施の形態2の変更例を示す回路図であって、図5と対比される図である。図6において、このADコンバータでは、メモリセル15がメモリセル20で置換される。メモリセル20は、PRAMphasechangeRAM:相変化メモリ用のメモリセルである。メモリセル20は、相変化素子21およびNチャネルMOSトランジスタ22を含む。相変化素子21は、GSTGeSbTe層を含む。相変化素子21にしきい値電流を超える電流を流してGST層を600°C以上に加熱するとGST層が溶融する。GTS層は、冷却のさせ方によって抵抗値が変わる。相変化素子21に流す電流をゆっくりと低下させてGST層をゆっくり冷やすと、GST層は低抵抗値の結晶状態になり、相変化素子21の抵抗値は低値になる。逆に、相変化素子21に流す電流を急激に低下させてGST層を急激に冷やすと、GST層は高抵抗値のアモルファス状態になり、相変化素子21の抵抗値は高値になる。したがって、相変化素子21の抵抗値が低値の状態をデータ0に対応付け、相変化素子21の抵抗値が高値の状態をデータ1に対応付けることにより、メモリセル20に1ビットのデータを記憶させることができる。相変化素子21は、ビット線BLに介挿されている。すなわち、ビット線BLは上下に2分割され、相変化素子21の一方端子は上側のビット線BLaを介してNチャネルMOSトランジスタQ1のソースに接続され、その他方端子は下側のビット線BLbを介してセンスアンプ回路7に接続される。NチャネルMOSトランジスタ22は、相変化素子21の一方端子とソース線SLとの間に接続され、そのゲートはワード線WLに接続される。リセット動作時は、ワード線WLが選択レベルのHレベルに立ち上げられ、NチャネルMOSトランジスタ22がオンする。この状態で、リセットドライバ18により、ソース線SLからNチャネルMOSトランジスタ22、相変化素子21、下側のビット線BLb、およびセンスアンプ回路7を介して接地電圧VSSのラインに、所定のしきい値電流を超える値のリセット電流IREが流され、リセット電流IREはゆっくり低下する。これにより、相変化素子21の抵抗値は低値にリセットされる。書込動作時は、ソース線SLに接地電圧VSSが与えられる。また、ワード線WLが非選択レベルのLレベルに立ち上げられ、NチャネルMOSトランジスタ22がオフする。この状態で、上側のビット線BLaから相変化素子21を介して下側のビット線BLbに、所定のしきい値電流を越える値の書込電流IWが流されて書込電流IWが急激に低下すると、相変化素子16の抵抗値が低値から高値に書き換えられる。ただし、ビット線BLに流される書込電流IWの値が所定のしきい値電流よりも小さい場合は、相変化素子21の抵抗値は低値に維持される。読出動作時は、ソース線SLに接地電圧VSSが与えられる。また、ワード線WLが選択レベルのHレベルに立ち上げられ、NチャネルMOSトランジスタ22がオンする。この状態で、センスアンプ回路7により、下側のビット線BLbに所定の読出電圧VRが印加され、ビット線BLbから相変化素子21およびNチャネルMOSトランジスタ22を介してソース線SLに読出電流IRが流れる。読出電流IRが所定の参照電流よりも小さい場合は、相変化素子21の抵抗値は高値であると判定され、読出電流IRが所定の参照電流よりも大きい場合は、相変化素子22の抵抗値は低値であると判定される。他の構成および動作は、図4のADコンバータと同じであるので、その説明は繰り返さない。図7は、実施の形態2の他の変更例を示す回路図であって、図5と対比される図である。図7において、このADコンバータでは、メモリセル15がメモリセル25で置換される。メモリセル25は、FeRAMFerroelectricRAM:強誘電体化メモリ用のメモリセルである。メモリセル25は、抵抗素子26、強誘電体素子27、およびNチャネルMOSトランジスタ28を含む。抵抗素子26は、ビット線BLに介挿されている。すなわち、ビット線BLは上下に2分割され、抵抗素子26の一方端子は上側のビット線BLaを介してNチャネルMOSトランジスタQ1のソースに接続され、その他方端子は下側のビット線BLbを介してセンスアンプ回路7に接続される。強誘電体素子27は、抵抗素子26に並列接続される。NチャネルMOSトランジスタ28は、抵抗素子26の一方端子とソース線SLとの間に接続され、そのゲートはワード線WLに接続される。強誘電体素子27は、PZTチタン酸ジルコン酸鉛結晶層のような強誘電体層を含む。強誘電体層は、第1分極状態と第2分極状態を有する。このメモリセル25では、ビット線BLに所定のしきい値電流よりも大きな値の正電流または負電流を流すことにより、強誘電体素子27を第1分極状態または第2分極状態に書き換えることが可能となっている。強誘電体素子27が第1分極状態である場合をデータ0に対応付け、強誘電体素子27が第2分極状態である場合をデータ1に対応付けることにより、メモリセル25に1ビットのデータを記憶させることができる。リセット動作時は、ワード線WLが選択レベルのHレベルに立ち上げられ、NチャネルMOSトランジスタ28がオンする。この状態で、リセットドライバ18によってソース線SLに負のリセット電圧VREが印加され、ソース線SLからNチャネルMOSトランジスタ28、抵抗素子26、下側のビット線BLb、およびセンスアンプ回路7を介して接地電圧VSSのラインに、所定のしきい値電流を超える値の負のリセット電流IREが流される。これにより、抵抗素子26の端子間に負電圧が発生し、その負電圧によって強誘電体素子27が第1分極状態にリセットされる。書込動作時は、ソース線SLに接地電圧VSSが与えられる。ワード線WLが非選択レベルのLレベルに立ち下げられ、NチャネルMOSトランジスタ28がオフする。この状態で、上側のビット線BLaから相変化素子21を介して下側のビット線BLbに、所定のしきい値電流を越える値の書込電流IWが流されると、抵抗素子26の端子間に正電圧が発生し、その正電圧によって強誘電体素子27が第1分極状態から第2分極状態に書き換えられる。ただし、ビット線BLに流される書込電流IWの値が所定のしきい値電流よりも小さい場合は、強誘電体素子27は第1分極状態に維持される。読出動作時は、ソース線SLに接地電圧VSSが与えられる。ワード線WLが選択レベルのHレベルに立ち上げられ、NチャネルMOSトランジスタ28がオンする。この状態で、センスアンプ回路7により、下側のビット線BLbに所定の読出電圧VRが印加され、ビット線BLbから抵抗素子26および強誘電体素子27の並列接続体とNチャネルMOSトランジスタ28とを介してソース線SLに読出電流IRが流れる。このとき、強誘電体素子27が第2分極状態に書き換えられている場合は、強誘電体素子27を第1分極状態に書き換えるための電流が流れる。一方、強誘電体素子27が第1分極状態に維持されている場合は、強誘電体素子27を第1分極状態に書き換えるための電流は流れない。したがって、読出電流IRが所定の参照電流よりも小さい場合は、強誘電体素子は第1分極状態に維持されていたと判定され、読出電流IRが所定の参照電流を超えた場合は、強誘電体素子27が第2分極状態に書き換えられていたと判定される。他の構成および動作は、図4のADコンバータと同じであるので、その説明は繰り返さない。[実施の形態3]本発明の実施の形態3によるフラッシュ型ADコンバータは、図8に示すように、入力されたアナログ電圧Vinを第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードDCに変換するADコンバータであって、第1~第2N-1のビット線BL1~BL2N-1と、それぞれビット線BL1~BL2N-1に対応して設けられた2N-1個のメモリセル1とを含む。各ビット線BLは、図8中の上下方向に延在している。また、2N-1個のメモリセル1に共通にワード線WLとディジット線DLが設けられる。ワード線WLおよびディジット線DLの各々は、図1中の左右方向に延在しており、各ビット線BLと交差している。ワード線WLおよびディジット線DLとビット線BLとの各交差部にメモリセル1が配置されている。メモリセル1の構成および動作は、図2で示した通りである。また、このADコンバータは、各ビット線BLに対応して設けられたNチャネルMOSトランジスタQ1と、それぞれ第1~第2N-1のビット線BL1~BL2N-1に対応して設けられた第1~第2N-1のトランジスタブロックTB1~TB2N-1とを備える。トランジスタブロックTB2n-1ただし、nは1からNまでのいずれかの整数であるは、並列接続された2n-1個のPチャネルMOSトランジスタP1を含む。すなわち、トランジスタブロックTB1~TB2N-1のPチャネルMOSトランジスタP1の数は、それぞれ1,2,3,4,...,2N-2,2N-1個である。PチャネルMOSトランジスタP1のソースは電源電圧VDDを受け、そのドレインは対応のNチャネルMOSトランジスタQ1およびビット線BL2n-1を介してセンスアンプ回路7に接続される。なお、このADコンバータにも、図1で示したトランジスタP2,P3,Q2,Q3が各ビット線BLに設けられ、全ビット線BLに共通にBLドライバ6が設けられているが、図面および説明の簡単化のため、それらの図示は省略されている。このADコンバータは、さらに、電流発生回路2、WLドライバ3、DLドライバ4,5、センスアンプ回路7、および信号発生回路8を備える。電流発生回路2は、入力されたアナログ電圧Vinに比例する値のアナログ電流Iinを発生し、そのアナログ電流Iinを各PチャネルMOSトランジスタP1に流す。したがって、トランジスタブロックTB2n-1は、アナログ電流Iinの2n-1倍の電流2n-1Iinを流す。各NチャネルMOSトランジスタQ1のゲートは、スタート信号STを受ける。スタート信号STが非活性化レベルのLレベルである場合は、NチャネルMOSトランジスタQ1がオフし、アナログ電流2n-1が遮断される。スタート信号STが活性化レベルのHレベルにされると、NチャネルMOSトランジスタQ1がオンし、ビット線BL2n-1にアナログ電流2n-1が流される。したがって、各ビット線BLに流れる書込電流IWは、ビット線BL1で最小値Iinとなり、nが増大すると増大し、ビット線BL2N-1で最大値2N-1Iinとなる。WLドライバ3は、読出動作時に、ワード線WLを非選択レベルのLレベルから選択レベルのHレベルに立ち上げて、各メモリセル1のNチャネルMOSトランジスタ11をオンさせる。これにより、磁気抵抗素子10の抵抗値の読出が可能となる。DLドライバ4,5は、リセット動作時および書込動作時の各々において、ディジット線DLに活性化電流IAを流す。センスアンプ回路7は、書込動作時は、各ビット線BLの他方端図1中では下端を設定電圧VSSのラインに接続し、読出動作時は、各ビット線BLを介して各メモリセルMCの磁気抵抗素子10の抵抗値が低値であるか高値であるかを判定する。また、センスアンプ回路7は、その判定結果に基いて、第1~第2N-1のデータ信号D1~D2N-1を生成する。第1~第2N-1のデータ信号D1~D2N-1は、それぞれ第2N-1~第1のビット線BL2N-1~BL1に対応している。センスアンプ回路7は、磁気抵抗素子10の抵抗値が低値から高値に変化したメモリセル1に対応するデータ信号Dをたとえば1とし、磁気抵抗素子10の抵抗値が低値のまま変化していないメモリセル1に対応するデータ信号Dをたとえば0とする。したがって、第1~第2N-1のデータ信号DA1~DA2N-1は、たとえば111100...0となり、温度計コードとなる。信号発生回路8は、センスアンプ回路7で生成されたデータ信号DA1~DA2N-1を温度計コード変換して、第1~第Nのデータ信号DB1~DBNを有するデータコードDCを生成する。次に、このADコンバータの動作について簡単に説明する。まず、図示しないBLドライバにより、各ビット線BLにリセット電流IREが流されて、各メモリセル1の磁気抵抗素子10の抵抗値が低値にリセットされる。書込動作時は、DLドライバ4,5によってディジット線DLに活性化電流IAが流される。また、スタート信号STが活性化レベルのHレベルに立ち上げられ、入力されたアナログ電圧Vinに比例するアナログ電流Iinが各PチャネルMOSトランジスタP1に流される。第1のビット線BL1にはアナログ電流Iinが流れ、第2のビット線BL2にはアナログ電流2Iinが流れ、第2N-1のビット線BL2N-1にはアナログ電流2N-1が流れる。アナログ電流Iinのレベルに応じた数のビット線たとえばBL2N-1~BL2N-4において、ビット線BLに流れる電流がしきい値電流を超え、各メモリセル1の磁気抵抗素子10の抵抗値が低値から高値に書き換えられる。残りのメモリブロックこの場合はBL2N-5~BL1では、ビット線BLに流れる電流がしきい値電流を超えず、各メモリセル1の磁気抵抗素子10の抵抗値は低値に維持される。読出動作時は、スタート信号STが非活性化レベルのLレベルに立ち下げられる。これにより、各トランジスタQ1がオフし、各ビット線BLに対するアナログ電流Iinの供給が停止される。また、DLドライバ4,5によって、ディジット線DLがたとえば電源電圧VDDに維持され、ディジット線DLに対する電流の供給が停止される。次に、WLドライバ3によって、ワード線WLが選択レベルのHレベルに立ち上げられ、各メモリセル1のNチャネルMOSトランジスタ11がオンする。また、センスアンプ回路7によって各磁気抵抗素子10の抵抗値が低値であるか高値であるかが判定され、その判定結果に基いて第1~第2N-1のデータ信号DA1~DA2N-1が生成される。ビット線BL2N-1~BL2N-4の磁気抵抗素子10の抵抗値が低値から高値に変換されたとすると、データ信号DA1~DA2N-1は111100...0となる。このデータ信号DA1~DA2N-1=111100...0は、信号発生回路8によって温度計コード変換されて、データ信号DB1~DBN=0...0100を有するデータコードDCとなる。この実施の形態3でも、実施の形態1と同じ効果が得られる。なお、第1~第2N-1トランジスタブロックTB1~TB2N-1をそれぞれ第1~第2N-1のPチャネルMOSトランジスタで置換してもよい。第1~第2N-1のPチャネルMOSトランジスタのサイズすなわち電流駆動能力は、それぞれ第1のPチャネルMOSトランジスタのサイズの1倍~2N-1倍に設定される。また、図9に示すように、メモリセル1をSTT型MRAM用のメモリセル15で置換してもよい。この場合は、ディジット線DLおよびDLドライバ4,5は不要となる。さらに、メモリセル15をPRAM用のメモリセル20で置換してもよいし、メモリセル15をFeRAM用のメモリセル25で置換してもよい。なお、図9では、図面の簡単化のため、ソース線SLおよびリセットドライバ18の図示は省略されている。[実施の形態4]本発明の実施の形態4による逐次変換型ADコンバータは、図10に示すように、入力されたアナログ電圧Vinを第1~第Nただし、Nは2以上の整数であるのデータ信号を有するデジタルコードDCに変換するADコンバータであって、第1~第NのメモリブロックMB1~MBNを備えたものである。第nただし、nは1からNまでのいずれかの整数であるのメモリブロックMBnは、2n-1本のビット線BLと、それぞれ2n-1本のビット線BLに対応して設けられた2n-1個のメモリセル1とを含む。すなわち、メモリブロックMB1~MBNのビット線BLの数は、それぞれ1,2,4,8,...,2N-2,2N-1本である。また、メモリブロックMB1~MBNのメモリセル1の数は、それぞれ1,2,4,8,...,2N-2,2N-1個である。各ビット線BLは、図1中の上下方向に延在している。メモリブロックMBnの2n-1本のビット線BLの一方端図1では上端は、互いに接続されている。また、第1~第NのメモリブロックMB1~MBNに共通にワード線WLとディジット線DLが設けられる。ワード線WLおよびディジット線DLの各々は、図1中の左右方向に延在しており、各ビット線BLと交差している。ワード線WLおよびディジット線DLとビット線BLとの各交差部にメモリセル1が配置されている。メモリセル1の構成および動作は、図2で示した通りである。このADコンバータは、さらに、それぞれメモリブロックMB1~MBNに対応して設けられたNチャネルMOSトランジスタT1~TNを備える。メモリブロックMB1~MBNのビット線BLの一方端は、それぞれNチャネルMOSトランジスタT1~TNのソースに接続され、NチャネルMOSトランジスタT1~TNのドレインは互いに接続される。NチャネルMOSトランジスタT1~TNのゲートは、センスアンプ回路7からそれぞれ制御信号φ1~φNを受ける。NチャネルMOSトランジスタT1~TNは、第1~第Nのスイッチを構成する。なお、このADコンバータにも、図1で示したトランジスタP2,P3,Q2,Q3が各ビット線BLに設けられ、全ビット線BLに共通にBLドライバ6が設けられているが、図面および説明の簡単化のため、それらの図示は省略されている。また、このADコンバータは、さらに、NチャネルMOSトランジスタQ1、PチャネルMOSトランジスタP1、電流発生回路2、WLドライバ3、DLドライバ4,5、センスアンプ回路7、および信号発生回路8を備える。NチャネルMOSトランジスタT1~TNのドレインは、NチャネルMOSトランジスタQ1およびPチャネルMOSトランジスタP1を介して電源電圧VDDのラインに接続される。NチャネルMOSトランジスタQ1のゲートは、スタート信号STを受ける。電流発生回路2は、入力されたアナログ電圧Vinに比例する値のアナログ電流Iinを発生し、そのアナログ電流IinをPチャネルMOSトランジスタP1に流す。電流発生回路2の構成は、図3で示した通りである。スタート信号STが非活性化レベルのLレベルである場合は、NチャネルMOSトランジスタQ1がオフし、アナログ電流Iinが遮断される。スタート信号STが活性化レベルのHレベルにされると、NチャネルMOSトランジスタQ1がオンし、メモリブロックMBにアナログ電流Iinが流される。第nのメモリブロックMBnに流されたアナログ電流Iinは、2n-1本のビット線BLに分流される。各ビット線BLに流れる書込電流IWは、IW=Iin/2n-1となる。したがって、各ビット線BLに流れる書込電流IWは、メモリブロックMB1で最大値Iinとなり、nが増大すると減少し、メモリブロックMBNで最小値Iin/2N-1となる。WLドライバ3は、読出動作時に、ワード線WLを非選択レベルのLレベルから選択レベルのHレベルに立ち上げて、各メモリセル1のNチャネルMOSトランジスタ11をオンさせる。これにより、磁気抵抗素子10の抵抗値の読出が可能となる。DLドライバ4,5は、リセット動作時はディジット線DLにリセット電流IREを流し、書込動作時はディジット線DLに活性化電流IAを流す。センスアンプ回路7および信号発生回路8は、NチャネルMOSトランジスタQ1,T1~TNなどを制御してデジタルコードDCを生成する。すなわち、センスアンプ回路7は、メモリブロックMBN~MB1を所定時間ずつ順次選択していく。センスアンプ回路7は、まず最初にメモリブロックMBNを選択し、信号ST,φNを活性化レベルのHレベルにする。これにより、NチャネルMOSトランジスタQ1,TNがオンし、アナログ電流Iinが2N-1本のビット線BLに分流され、各ビット線BLに流れる書込電流IWは、IW=Iin/2N-1となる。DLドライバ4,5は、ディジット線DLに活性化電流IAを流す。書込電流IW=Iin/2N-1が所定のしきい値電流を超えた場合は、メモリブロックMBNの各メモリセルMCの磁気抵抗素子10の抵抗値が低値から高値に書き換えられる。また、この書込電流IW=Iin/2N-1が所定のしきい値電流よりも小さい場合は、メモリブロックMBNの各メモリセルMCの磁気抵抗素子10の抵抗値は低値に維持される。次に、センスアンプ回路7は、信号ST,φNを非活性化レベルのLレベルにして、NチャネルMOSトランジスタQ1,TNをオフさせる。DLドライバ4,5は、ディジット線DLに対する活性化電流IAの供給を停止する。また、WLドライバ3は、ワード線WLを選択レベルのHレベルに立ち上げて、各メモリセル1のNチャネルMOSトランジスタ11をオンさせる。この状態でセンスアンプ回路7は、メモリブロックMBNの各ビット線BLを介して各メモリセル1の磁気抵抗素子10の抵抗値が低値であるか高値であるかを判定する。判定が終了すると、WLドライバ3は、ワード線WLを非選択レベルのLレベルに立ち下げて、各メモリセル1のNチャネルMOSトランジスタ11をオフさせる。センスアンプ回路7は、メモリブロックMBNの磁気抵抗素子10の抵抗値が高値に書き換えられた場合は、第Nのデータ信号DNを1にし、信号φNを活性化レベルのHレベルにしてNチャネルMOSトランジスタTNをオンさせる。また、センスアンプ回路7は、メモリブロックMBNの磁気抵抗素子10の抵抗値が低値に維持されている場合は、第Nのデータ信号DNを0にし、信号φNを非活性化レベルのHレベルに維持してNチャネルMOSトランジスタTNをオフ状態に維持する。次いでセンスアンプ回路7は、メモリブロックMBN-1を選択し、信号ST,φN-1を活性化レベルのHレベルにする。これにより、NチャネルMOSトランジスタQ1,TN-1がオンする。NチャネルMOSトランジスタTNがオンされている場合は、アナログ電流IinがメモリブロックMBNの2N-1本のビット線BLとメモリブロックの2N-2本のビット線BLに分流され、各ビット線BLに流れる書込電流IWは、IW=Iin/2N-12N-2となる。また、NチャネルMOSトランジスタTNがオンされていない場合は、アナログ電流IinがメモリブロックMBN-1の2N-2本のビット線BLに分流され、各ビット線BLに流れる書込電流IWは、IW=Iin/2N-2となる。DLドライバ4,5は、ディジット線DLに活性化電流IAを流す。書込電流IWが所定のしきい値電流を超えた場合は、メモリブロックMBN-1の各メモリセルMCの磁気抵抗素子10の抵抗値が低値から高値に書き換えられる。また、この書込電流IWが所定のしきい値電流よりも小さい場合は、メモリブロックMBN-1の各メモリセルMCの磁気抵抗素子10の抵抗値は低値に維持される。次に、センスアンプ回路7は、信号ST,φN-1を非活性化レベルのLレベルにして、NチャネルMOSトランジスタST,QN-1をオフさせる。DLドライバ4,5は、ディジット線DLに対する活性化電流IAの供給を停止する。また、WLドライバ3は、ワード線WLを選択レベルのHレベルに立ち上げて、各メモリセル1のNチャネルMOSトランジスタ11をオンさせる。この状態でセンスアンプ回路7は、メモリブロックMBN-1の各ビット線BLを介して各メモリセル1の磁気抵抗素子10の抵抗値が低値であるか高値であるかを判定する。判定が終了すると、WLドライバ3は、ワード線WLを非選択レベルのLレベルに立ち下げて、各メモリセル1のNチャネルMOSトランジスタ11をオフさせる。センスアンプ回路7は、メモリブロックMBN-1の磁気抵抗素子10の抵抗値が高値に書き換えられた場合は、第N-1のデータ信号DN-1を1にし、信号φN-1を活性化レベルのHレベルにしてNチャネルMOSトランジスタQN-1をオンさせる。また、センスアンプ回路7は、メモリブロックMBN-1の磁気抵抗素子10の抵抗値が低値に維持されている場合は、第N-1のデータ信号DN-1を0にし、信号φN-1を非活性化レベルのHレベルに維持してNチャネルMOSトランジスタQN-1をオフ状態に維持する。ADコンバータは、上記の動作をメモリブロックMBNからメモリブロックMB1まで繰り返す。センスアンプ回路7で生成されたデータ信号D1~DNは、信号発生回路8に与えられる。信号発生回路8は、データ信号D1~DNを有するデータコードDCを生成する。この実施の形態4でも、実施の形態4と同じ効果が得られる。なお、図11に示すように、メモリセル1をSTT型MRAM用のメモリセル15で置換してもよい。この場合は、ディジット線DLおよびDLドライバ4,5は不要となる。さらに、メモリセル15をPRAM用のメモリセル20で置換してもよいし、メモリセル15をFeRAM用のメモリセル25で置換してもよい。なお、図11では、図面の簡単化のため、ソース線SLおよびリセットドライバ18の図示は省略されている。ただし、メモリセル15を使用する場合は、メモリブロックMBnのメモリセル15の磁気抵抗素子16の抵抗値を判定した後に、メモリブロックMBn-1のNチャネルMOSトランジスタQn-1をオンさせる前に、メモリブロックMBnのメモリセル15の磁気抵抗素子16の抵抗値を低値にリセットする必要がある。また、メモリセル20を使用する場合は、メモリブロックMBnのメモリセル20の相変化素子21の抵抗値を判定した後に、メモリブロックMBn-1のNチャネルMOSトランジスタQn-1をオンさせる前に、メモリブロックMBnのメモリセル20の相変化素子21の抵抗値を低値にリセットする必要がある。また、メモリセル25を使用する場合は、メモリブロックMBnのメモリセル25の強誘電体素子27の分極状態を判定した後に、メモリブロックMBn-1のNチャネルMOSトランジスタQn-1をオンさせる前に、メモリブロックMBnのメモリセル25の強誘電体素子27の分極状態を第1分極状態にリセットする必要がある。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"