メモリー素子に関する柱状構造を形成する方法であって、前記方法は、表面領域を備える半導体基板を提供する工程と、前記半導体基板の前記表面領域を覆うように第一誘電体層を形成する工程と、前記第一誘電体層を覆うように第一配線構造を形成する工程と、前記第一配線構造を覆うように第二誘電体材料を形成する工程と、平坦化された第二誘電体層表面を形成する工程と、前記第一配線構造表面を露出させる工程と、前記第一配線構造表面を含む前記第二誘電体層表面を覆うように下部金属バリア材料を形成する工程と、前記下部金属バリア材料を覆うようにコンタクト材料を堆積させる工程と、前記コンタクト材料を覆うようにスイッチング材料を堆積させる工程と、前記スイッチング材料を覆うように導電材料を堆積させる工程と、前記導電材料を覆うように上部バリア材料を堆積させる工程と、パターニング及びエッチング処理を実施して、少なくとも前記下部金属バリア材料、前記コンタクト材料、前記スイッチング材料、前記導電材料及び前記上部バリア材料から複数の柱状構造を形成する工程と、少なくとも前記複数の柱状構造を覆うように第三誘電体材料を堆積させる工程と、前記第三誘電体材料を平坦化する工程と、前記柱状構造の表面領域を露出させる工程と、前記柱状構造の少なくとも露出表面領域を覆うように上部配線構造を形成する工程と、を含み、前記第一配線構造は、少なくとも第一導体材料を含み、前記下部金属バリアは、前記第一配線構造と金属間接触を形成しており、前記第三誘電体材料は、非平面の表面領域を備え、前記柱状構造の表面領域は、前記上部バリア材料の表面領域を含み、前記上部配線構造は、少なくとも第二導体材料を含む、方法。前記複数の柱状構造の各々は、前記第一配線構造に対して整列配置され、前記第一配線構造と金属間接触を維持している、請求項1に記載の方法。前記複数の柱状構造の各々は、前記第一配線構造に対して整列配置されていない一方で、前記下部金属バリア材料は、前記第一配線構造と金属間接触を維持している、請求項1に記載の方法。前記半導体基板は、その上に形成された1又は複数のCOMS素子を備え、前記1又は複数のCMOS素子は、前記メモリー素子に動作可能な状態で接続している、請求項1に記載の方法。前記第一配線構造及び前記第二配線構造の各々には、少なくともタングステン、アルミニウム、銅又はドープ半導体が含まれる、請求項1に記載の方法。前記第二誘電体材料には、酸化シリコン、窒化シリコン又は組合せが含まれる、請求項1に記載の方法。前記下部金属バリア材料及び前記上部コンタクト材料の各々は、接着材料を備え、前記接着材料は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン及び窒化タングステン、又はこれらの組合せから選択される、請求項1に記載の方法。前記下部金属バリア材料には、約5nmから約100nmの範囲の厚みがある窒化チタン又は窒化タングステンが含まれる、請求項7に記載の方法。前記下部金属バリア材料には、約10nmから約35nmの範囲の厚みを有する窒化チタン又は窒化タングステンが含まれる、請求項7に記載の方法。前記上部バリア材料には、約5nmから約100nmの範囲の厚みを有する窒化チタン又は窒化タングステンが含まれる、請求項7に記載の方法。前記コンタクト材料には、多結晶シリコン材料が含まれる、請求項1に記載の方法。前記多結晶シリコン材料は、高濃度pドープ不純物特性を有し、前記pドープ不純物特性は、1E18cm3から1E22cm3の範囲の原子濃度におけるホウ素種によって提供される、請求項11に記載の方法。前記多結晶シリコン材料は、プラズマ化学堆積処理を用いて摂氏約320度から摂氏約550度の範囲の温度で堆積させる、請求項11に記載の方法。前記多結晶シリコン材料は、低圧化学堆積処理を用いて摂氏約350度から摂氏約450度の範囲の温度で堆積させる、請求項11の方法。前記多結晶シリコン材料は、約10nmから約100nmの範囲の厚みを有する、請求項11に記載の方法。前記コンタクト材料には、p多結晶シリコンゲルマニウム材料が含まれる、請求項1に記載の方法。前記スイッチング材料には、イントリンシック半導体特性があるアモルファスシリコン材料が含まれる、請求項1に記載の方法。前記アモルファスシリコン材料は、プラズマ化学堆積処理又は低圧化学堆積処理を用いて摂氏約360度から摂氏約420度の範囲の温度で形成する、請求項17に記載の方法。前記アモルファスシリコン材料は、約10nmから約100nmの範囲の厚みを有する、請求項17に記載の方法。前記導電材料には、銀材料、又は金材料、又はプラチナ材料、又はパラジウム材料、又はそれらのそれぞれの合金、又はこれらの任意の組合せが含まれる、請求項1に記載の方法。前記銀材料は、物理的気相堆積処理又は化学気相堆積処理又は、電気メッキ若しくは無電極メッキを含む電気化学堆積処理又はこれらの任意の組合せを使用して堆積させる、請求項20に記載の方法。前記銀材料は、約5nmから約75nmの範囲の厚みを有する、請求項20に記載の方法。前記複数の柱状構造の各々は、少なくともスイッチングエレメントを備える、請求項1に記載の方法。前記平坦化された第二誘電体材料表面を形成する工程には、エッチバック処理を含む異方性エッチング処理、化学機械研磨処理及びこれらの任意の組合せが含まれ、前記第一配線構造は、エッチングストップ面又は研磨ストップ面として用いられる、請求項1に記載の方法。前記第三誘電体材料を平坦化する工程には、エッチバック処理を含む異方性エッチング処理、化学機械研磨処理及びこれらの任意の組合せが含まれ、前記上部バリア材料は、エッチングストップ面又は研磨ストップ面として用いられる、請求項1に記載の方法。前記上部配線構造と前記下部配線構造は、互いにある角度で空間的に構成されている、請求項1に記載の方法。前記スイッチング材料は、前記上部配線構造又は前記下部配線構造に印加される電圧に依る抵抗性によって特徴づけられる、請求項1に記載の方法。前記上部配線構造に印加される電圧は、前記導電材料から生じる複数の導電性粒子を前記スイッチング材料中に形成させる、請求項27に記載の方法。前記複数の導電性粒子には、長さが前記上部配線構造又は前記下部配線構造に印加される電圧の振幅及び極性に依存するフィラメント構造物が含まれる、請求項28に記載の方法。