翻訳ユニットにおいて、複数のエントリを備えるメモリであって、それぞれのエントリが画像データのソースバッファ内の異なった仮想ページについての翻訳を格納するように構成されている、メモリと、前記メモリへ連結されている制御回路であって、前記ソースバッファ内の処理の完了した1つ又はそれ以上の仮想ページを識別する指示を受信するように連結されていて、前記指示によって指し示されている前記1つ又はそれ以上の仮想ページについての前記翻訳を前記メモリから廃棄して前記ソースバッファ内の他の仮想ページについての追加の翻訳をプリフェッチするように構成されている、制御回路において、前記他の仮想ページは、ソースバッファ内の第2の仮想ページに隣接している第1の仮想ページを含んでおり、前記第2の仮想ページについての翻訳は、前記メモリ内に格納されている前記翻訳のうちの直近にフェッチされた翻訳である、制御回路と、を備えている翻訳ユニット。前記制御回路は、処理が前記ソースバッファからの前記画像データの処理を始めようとしていることを指し示すスタート指示を受信するように連結されており、前記翻訳ユニットは、前記スタート指示に応えて前記メモリの翻訳をクリアするように構成されている、請求項1に記載の翻訳ユニット。前記制御回路は、前記ソースバッファから或る数の連続した仮想ページについての翻訳をプリフェッチするように構成されており、前記数は、前記メモリ内の前記複数のエントリの数に等しい、請求項2に記載の翻訳ユニット。前記数は、前記ソースバッファの1行中の仮想ページの数の二倍である、請求項3に記載の翻訳ユニット。ディスプレイパイプにおいて、複数の画像処理パイプラインであって、そのそれぞれが、当該画像処理パイプラインのための画像データをフェッチするように構成されているフェッチ/メモリ管理ユニットを含んでおり、前記フェッチ/メモリ管理ユニットは、前記画像データのアドレスを翻訳するのに複数の翻訳をプリフェッチするように構成されており、前記複数の翻訳は、フェッチされようとしている画像内の少なくとも2行分のタイルを翻訳している、複数の画像処理パイプラインと、前記複数の画像処理パイプラインへ連結されているホストインターフェースであって、前記複数の翻訳についてのプリフェッチオペレーション及び前記画像データについてのフェッチオペレーションをメモリへ送信するように構成されている、ホストインターフェースと、を備えているディスプレイパイプ。前記複数の画像処理パイプラインは、静止画像をフェッチするように構成されている少なくとも1つのユーザーインターフェースユニットを含んでいる、請求項5に記載のディスプレイパイプ。前記複数の画像処理パイプラインは、映像シーケンスのフレームをフェッチするように構成されている少なくとも1つの映像パイプラインを含んでいる、請求項6に記載のディスプレイパイプ。前記少なくとも1つの映像パイプラインは、複数のフェッチ/メモリ管理ユニットであって、そのそれぞれが異なった像平面に対応している、複数のフェッチ/メモリ管理ユニットを含んでいる、請求項7に記載のディスプレイパイプ。装置において、メモリコントローラへインターフェースするように構成されているポートインターフェースユニットと、画像プロセッサと、前記画像プロセッサへ連結されていて当該画像プロセッサについて最近使用された翻訳をキャッシュするように構成されている翻訳ユニットであって、前記画像プロセッサからのメモリオペレーションを受信して前記メモリオペレーションでの仮想アドレスを翻訳するように連結されていて、前記メモリオペレーションを前記翻訳されたアドレスと共に前記ポートインターフェースユニットへ送信するように構成されている、翻訳ユニットと、ディスプレイのための画像データをフェッチするように前記ポートインターフェースユニットへ連結されているディスプレイパイプであって、前記ディスプレイパイプは画像データを格納する複数の仮想ページについての翻訳をプリフェッチするように構成されている1つ又はそれ以上のストリーミング式翻訳ユニットを含んでおり、前記ストリーミング式翻訳ユニットは、前記ディスプレイパイプが処理を完了した仮想ページの翻訳を廃棄して1つ又はそれ以上の追加の翻訳をプリフェッチするように構成されており、前記ディスプレイパイプは、前記画像データを求めるフェッチ要求及び翻訳データを読み出す要求を送信するように前記ポートインターフェースへ連結されている、ディスプレイパイプと、を備えている装置。前記翻訳ユニットは、当該翻訳ユニット内のミスに応えて、前記ミスに対する翻訳をフェッチして当該翻訳をキャッシュするように構成されている、請求項9に記載の装置。前記追加の翻訳は、前記ストリーミング式翻訳ユニット内の直近にプリフェッチされた翻訳に連続している、請求項9に記載の装置。所与のストリーミング式翻訳ユニットによってプリフェッチされる前記複数の仮想ページは、処理されようとしているソース画像内の少なくとも2行分の仮想ページを含んでいる、請求項9に記載の装置。前記画像データは、画像データのタイルとして配列されており、前記複数の仮想ページのそれぞれの仮想ページはタイル1つを格納している、請求項9に記載の装置。方法において、複数の翻訳を、表示のための画像データを処理するように構成されているディスプレイパイプへプリフェッチする段階であって、前記複数の翻訳は前記画像データを含んでいるソースバッファ内の仮想ページについてである、翻訳をディスプレイパイプへプリフェッチする段階と、前記複数の翻訳の1つ又はそれ以上に関して処理が完了しているという指示を受信する段階と、1つ又はそれ以上の追加の翻訳をプリフェッチする段階であって、前記追加の翻訳の第1の翻訳は、メモリ内ページ表の中で前記複数の翻訳のうちの直近にフェッチされた翻訳に隣接している、追加の翻訳をプリフェッチする段階と、を備えている方法。前記1つ又はそれ以上の追加の翻訳は、少なくとも2つの翻訳であり、前記少なくとも2つの翻訳は前記メモリ内ページ表の中で連続している、請求項14に記載の方法。前記複数の翻訳は、前記メモリ内ページ表の中で連続している、請求項15に記載の方法。前記複数の翻訳の数は、少なくとも、前記ソースバッファ内の2行分の仮想ページをプリフェッチするのに十分である、請求項14に記載の方法。前記ディスプレイパイプが前記ソースバッファの処理を始めようとしていることを指し示すスタート指示を受信する段階と、前記スタート指示に応えて、前記ディスプレイパイプ内の翻訳ユニットから翻訳をクリアし、前記複数の翻訳をプリフェッチする段階と、を更に備えている、請求項14に記載の方法。本発明には、様々な修正及び代わりの形態の余地があるが、本発明の特定の実施形態を例として図面に示し、ここで詳細に説明してゆく。とはいえ、図面及びそれに対する詳細な説明は本発明を開示されている特定の形態へ限定しようとするものではなく、それどころか、付随の特許請求の範囲によって定義されている本発明の精神及び範囲内に入る全ての修正、等価物、及び代替を対象として含もうとするものであることを理解されたい。ここに使用されている見出しは、編集目的であり、記述の範囲を限定するために使用されることを意図していない。本出願全体を通しての使用に際し、英語のmayという語の対訳である~してもよい、~かもしれない、~できるであろうは、必須の意味即ち、せねばならないを意味するというよりむしろ許容の意味即ち、可能性があることを意味するに使用されている。同様に、英語のinclude、including、及びincludesという語の対訳である~を含む、~を含めるは、~に限定される、ではなく、~を含んでいる、という意味である。各種ユニット、回路、又は他の構成要素が、単数又は複数のタスクを遂行するように構成されていると記述されていることがあるかもしれない。その様な文脈では、~するように構成されているは、概して、オペレーション中に単数又は複数のタスクを遂行する回路構成を有していることを意味する、構造の広義的な叙述である。そいうものとして、ユニット/回路/構成要素は、ユニット/回路/構成要素が現在オンになっていなくとも、タスクを遂行するように構成されているといえる。一般に、~するように構成されているに対応する構造を形成している回路構成は、オペレーションを実施するハードウェア回路を含んでいよう。同様に、各種ユニット/回路/構成要素が、記述の便宜上、単数又は複数のタスクを遂行する、という様に記述されていることがあるかもしれない。その様な記述は、~するように構成されているという語句を含んでいるものと解釈されねばならない。ユニット/回路/構成要素が1つ又はそれ以上のタスクを遂行するように構成されているという叙述は、当該ユニット/回路/構成要素について35U.S.C.第112条、第6項の解釈を行使しないつもりであることを明示しておく。これより図1を参照すると、システム5の1つの実施形態のブロック線図が示されている。図1の実施形態では、システム5は、外部メモリ12A-12Bへ連結されている集積回路IC10を含んでいる。図示の実施形態では、集積回路10は、1つ又はそれ以上のプロセッサ16とレベル2L2キャッシュ18とを含む中央プロセッサユニットCPUブロック14を含んでいる。他の実施形態は、L2キャッシュ18を含んでいないものもあれば、追加のキャッシュレベルを含んでいるものもあろう。加えて、2つより多くのプロセッサ16を含んでいる実施形態、及びプロセッサ16を1つしか含んでいない実施形態も考えられる。集積回路10は、更に、1つ又はそれ以上の非リアルタイムNRT周辺デバイス20のセット、及び1つ又はそれ以上のリアルタイムRT周辺デバイス22のセットを含んでいる。図示の実施形態では、RT周辺デバイスは、画像プロセッサ24と、1つ又はそれ以上のディスプレイパイプ26と、翻訳ユニット46と、ポートアービタ28と、を含んでいる。他の実施形態では、より多い又は少ない画像プロセッサ24、より多い又は少ないディスプレイパイプ26、及び/又は所望に応じ幾つもの追加のリアルタイム周辺デバイス、を含んでいてもよい。画像プロセッサ24は、システム5内の1つ又はそれ以上のカメラから画像データを受信するように連結されていてもよい。同様に、ディスプレイパイプ26は、システム内の1つ又はそれ以上のディスプレイを制御する1つ又はそれ以上のディスプレイコントローラ図示せずへ連結されていてもよい。画像プロセッサ24は翻訳ユニット46へ連結されていて、翻訳ユニット46は更にポートアービタ28へ連結されていてもよい。ポートアービタ28は、その上、ディスプレイパイプ26へ連結されていてもよい。図示の実施形態では、CPUブロック14は、1つ又はそれ以上の周辺デバイス32及び/又は1つ又はそれ以上の周辺デバイスインターフェースコントローラ34へ連結されていてもよいとされるブリッジ/ダイレクトメモリアクセスDMAコントローラ30へ連結されている。周辺デバイス32及び周辺デバイスインターフェースコントローラ34の数は、様々な実施形態では、ゼロから任意の所望数まで異なっていてもよい。図1に示されているシステム5は、更に、G038A及びG138Bの様な1つ又はそれ以上のグラフィックコントローラを備えるグラフィックユニット36を含んでいる。グラフィックユニット当たりのグラフィックコントローラの数及びグラフィックユニットの数は、他の実施形態では、異なっていてもよい。図1に示されている様に、システム5は、1つ又はそれ以上のメモリ物理的インターフェース回路PHY42A-42Bへ連結されているメモリコントローラ40を含んでいる。メモリPHY42A-42Bは、集積回路10のピン上でメモリ12A-12Bへ通信するように構成されている。メモリコントローラ40は、更に、ポート44A44Eのセットを含んでいる。ポート44A-44Bは、グラフィックコントローラ38A-38Bへそれぞれ連結されている。CPUブロック14は、ポート44Cへ連結されている。NRT周辺デバイス20及びRT周辺デバイス22は、ポート44D44Eへそれぞれ連結されている。メモリコントローラ40に含まれるポートの数は、メモリコントローラの数同様に、他の実施形態では異なっていてもよい。メモリPHY42A-42B及び対応するメモリ12A-12Bの数は、他の実施形態では、1つであってもよいし、又は2つより多くてもよい。1つの実施形態では、それぞれのポート44A-44Eには特定のトラフィック型式が関連付けられていてもよい。例えば、1つの実施形態では、トラフィック型式は、RTトラフィック、NRTトラフィック、及びグラフィックトラフィックを含んでいてもよい。他の実施形態は、以上のトラフィック型式に加えて、代えて、又はそれらのサブセットに加えて、他のトラフィック型式を含んでいてもよい。それぞれのトラフィック型式は、例えば、要件及び挙動の観点で特性を異にし、メモリコントローラは、特性に基づいてより高い性能が提供されるように、それらトラフィック形式に異なった対処の仕方をしていてもよい。例えば、RTトラフィックは、それぞれのメモリオペレーションが特定の時間量内で果たされることを要件とする。オペレーションの待ち時間が特定の時間量を超過すれば、RT周辺デバイスにオペレーションエラーが起こる可能性がある。例えば、画像プロセッサ24内で画像データが失われるかもしれないし、又はディスプレイパイプ26の連結先のディスプレイ上に映し出される画像が視覚的に歪みを来すかもしれない。RTトラフィックは、例えば等時性を特徴としている。他方、グラフィックトラフィックは、比較的高い帯域であるが、待ち時間に敏感というわけではない。プロセッサ16からの様なNRTトラフィックは、性能上の理由から、待ち時間にやや敏感ではあるが、高待ち時間でも生き残る。即ち、NRTトラフィックは、概して、何れの待ち時間でも、NRTトラフィックを生成するデバイスにオペレーションエラーを引き起こすことなく果たされることであろう。同様に、待ち時間にあまり敏感ではないが帯域の高いグラフィックトラフィックは、概して、何れの待ち時間でも果たされることであろう。他のNRTトラフィックには音声トラフィックが含まれ、音声トラフィックは、比較的低帯域であり、概して妥当な待ち時間なら果たされることであろう。殆どの周辺デバイスのトラフィックもまたNRTである例えば、磁気式、光学式、又はソリッドステートのストレージ、の様なストレージデバイスへのトラフィック。異なったトラフィック型式と関連付けられているポート44A-44Eが提供されていることにより、メモリコントローラ40は、異なったトラフィック型式に並列して曝されることになる。上述の様に、RT周辺デバイス22は、画像プロセッサ24とディスプレイパイプ26とを含んでいてもよい。ディスプレイパイプ26は、1つ又はそれ以上の画像フレームをフェッチし、それらフレームをブレンドしてディスプレイ画像を作成する回路構成を含んでいてもよい。ディスプレイパイプ26は、更に、1つ又はそれ以上の映像パイプラインを含んでいて、映像フレームが比較的静的な画像フレームとブレンドされて、映像フレームレートで表示されるフレームが作成されてもよい。ディスプレイパイプ26の結果は、ディスプレイ画面に表示させる画素のストリームということになろう。ディスプレイ画面に表示させるために画素値がディスプレイコントローラへ送信される。画像プロセッサ24は、カメラデータを受信し、データを画像へ加工してメモリに格納させていてもよい。ディスプレイパイプ26と画像プロセッサ24はどちらも、仮想空間で動作しており、よって翻訳を使用して、メモリオペレーションがメモリを書き込み又は読み出しするための物理アドレスを生成するものである。画像プロセッサ24は、幾分ランダムなメモリアクセスパターンを有しており、よって翻訳については翻訳ユニット46に頼ることになろう。翻訳ユニット46は、それぞれの翻訳を、翻訳が他のキャッシュされている翻訳に対してどれほど頻繁に使用されているかに基づく或る期間に亘ってキャッシュするトランスレーションルックアサイドバッファTLBを採用していてもよい。例えば、TLBは、セットアソシエイティブ構造又は完全アソシエイティブ構造を採用していてもよく、leastrecentlyused最も長く使用されていないの意LRU型アルゴリズムを使用して、セット内の又は完全アソシエイティブ構成ならTLBに亘る翻訳の間で翻訳使用の新近性を順位付けするようにしていてもよい。LRU型アルゴリズムには、例えば、真LRU、擬似LRU、mostrecentlyused直近に使用されているの意MRU、など、が含められる。加えて、TLBでの容量ミスの影響を低減するのに、相当大きなTLBが実装されていてもよい。他方、ディスプレイパイプ26のアクセスパターンはかなり規則的である。例えば、それぞれのソース画像の画像データは、仮想アドレス空間内の連続したメモリ場所に格納されることになる。よって、ディスプレイパイプは、ソース画像データの処理を或る仮想ページから開始すると、次の仮想ページは当該仮想ページに連続しているという具合である。即ち、仮想ページ番号は番号順になっており、画像データがフェッチされるごとに1つずつページが繰り上がるか又は繰り下がる。同様に、翻訳は、メモリ内の所与のページ表内で互いに連続している例えば、ページ表内の連続したエントリは、互いに番号が1つ大きい又は小さい仮想ページ番号を翻訳している。幾つかの実施形態では2つ以上のページ表が使用されていることがあり、従ってページ表の最後のエントリは次のページ表の最初のエントリへ連続していないということもあろうが、殆どの翻訳はページ表内で連続したものとなっている。別の見方をすると、画像データを格納している仮想ページは、仮想アドレス空間内で互いに隣り合っているといえる。即ち、仮想アドレス空間内では隣接する仮想ページの間には介在するページが無いということである。ディスプレイパイプ26は、ディスプレイパイプの画像データ読み出しに先んじて、翻訳をプリフェッチする翻訳ユニットを実装していてもよい。プリフェッチは、ソース画像の処理が始まろうとするときに開始され、翻訳ユニットは、翻訳ユニット内の翻訳メモリを満たすのに十分な連続した翻訳をプリフェッチすることになる。ディスプレイパイプ内のフェッチ回路構成は、仮想ページでのデータの処理が完了すると翻訳ユニットに通知し、翻訳ユニットは対応する翻訳を無効にし、追加の翻訳をプリフェッチすることになる。こうして、最初のプリフェッチングが完了したら、ディスプレイパイプ26が当該仮想ページからフェッチを始めながら、それぞれの仮想ページについての翻訳が次々と翻訳ユニット内で利用できるようになってゆく。加えて、翻訳ユニット46についてディスプレイパイプ26からの競合は、プリフェッチ式翻訳ユニットのおかげで排除される。ディスプレイパイプ内の翻訳ユニットは、連なる仮想ページのセットについて翻訳をフェッチするので、それらをストリーミング式翻訳ユニットと呼んでもよい。一般的に、ディスプレイパイプ26は、比較的静的なフレームをフェッチするように構成されている1つ又はそれ以上のユーザーインターフェースユニットを含んでいてもよい。即ち、静的フレームのソース画像は、映像シーケンスの部分ではない。静的フレームは、変化はしても、映像シーケンスに対応する映像フレームレートに従って変化するわけではない。ディスプレイパイプ26は、更に、映像フレームをフェッチするように構成された1つ又はそれ以上の映像パイプラインを含んでいてもよい。これらの様々なパイプライン例えば、ユーザーインターフェースユニット及び映像パイプラインを総じて画像処理パイプラインと呼んでもよい。メモリコントローラ40へ戻り、概して、ポートは、1つ又はそれ以上のソースと通信するためのメモリコントローラ40側の通信ポイントということになろう。幾つかの場合には、ポートは或るソース専用とされていてもよい例えば、ポート44A-44Bは、グラフィックコントローラ38A-38Bそれぞれの専用とされていてもよい。他の場合には、ポートは複数のソースの間で共有されていてもよい例えば、プロセッサ16はCPUポート44Cを共有し、NRT周辺デバイス20はNRTポート44Dを共有し、ディスプレイパイプ26や画像プロセッサ24の様なRT周辺デバイス22はRTポート44Eを共有していてもよい。ポートは、1つ又はそれ以上のソースと通信するために単一のインターフェースへ連結されていてもよい。こうして、ソースがインターフェースを共有している場合、インターフェースのソース側にはソース同士の間で選択を行うためにアービタがあってもよい。例えば、L2キャッシュ18は、メモリコントローラ40に対しCPUポート44Cのためのアービタの役目を果たしていてもよい。ポートアービタ28は、RTポート44Eのためのアービタの役目を果たし、同様のポートアービタ図示せずがNRTポート44Dのためのアービタとなっていてもよい。ポート上の単一ソース又はポート上のソースの組合せは、エージェントと呼ぶこともできる。それぞれのポート44A-44Eは、各自のエージェントと通信するようにインターフェースへ連結されている。インターフェースは、何れの型式の通信媒体例えば、バス、ポイントツーポイント相互接続、などであってもよく、何れのプロトコルを実装していてもよい。幾つかの実施形態では、ポート44A-44Eはどれも同じインターフェース及びプロトコルを実装していてもよい。他の実施形態では、異なったポートは異なったインターフェース及び/又はプトロコルを実装していてもよい。更に他の実施形態では、メモリコントローラ40にはポートが1つしかなくてもよい。或る実施形態では、それぞれのソースは、当該ソースによって送信されるそれぞれのメモリオペレーションにサービスの質QoSパラメータを割り当てていてもよい。QoSパラメータは、メモリオペレーションについて要求されるサービスレベルを識別するものである。高レベルのサービスを要求するQoSパラメータ値を有するメモリオペレーションには、低レベルのサービスを要求するメモリオペレーションに勝る優先順位が与えられることになる。それぞれのメモリオペレーションは、フローIDFIDを含んでいてもよい。FIDは、メモリオペレーションフローの部分であるメモリオペレーションを識別するものである。或るフローのメモリオペレーション同士は、概して、関連しているが、一方で異なったフローからのメモリオペレーションは、たとえ同じソース由来であっても、関連していない。FIDの一部分例えばソースフィールドはソースを識別していて、FIDの残部はフロー例えばフローフィールドを識別していてもよい。従って、FIDはトランザクションIDと同様であり、幾つかのソースは単純にトランザクションIDをFIDとして送信していてもよい。その様な場合、トランザクションIDのソースフィールドはFIDのソースフィールドということになり、トランザクションIDの同じソース由来のトランザクション同士の間でトランザクションを識別しているシーケンス番号はFIDのフローフィールドということになろう。幾つかの実施形態では、異なったトラフィック型式は、QoSパラメータの異なった定義を有しているかもしれない。即ち、異なったトラフィック型式は、異なったQoSパラメータセットを有していてもよい。メモリコントローラ40は、それぞれのポート44A44Eで受信されたQoSパラメータを処理するように構成されていて、相対的なQoSパラメータ値を使用して、ポートで受信されたメモリオペレーションを、当該ポート由来の他のメモリオペレーション並びに他のポートで受信された他のメモリオペレーションに関して、スケジュールするようになっていてもよい。より厳密には、メモリコントローラ40は、異なったQoSパラメータセットから引き出されたQoSパラメータ例えば、RTのQoSパラメータ及びNRTのQoSパラメータを比較するように構成されていてもよく、QoSパラメータに基づいてスケジュールの決定を下すように構成されていてもよい。幾つかの実施形態では、メモリコントローラ40は、メモリオペレーションを保留するためにQoSレベルをアップグレードするように構成されていてもよい。様々なアップグレードメカニズムがサポートされることであろう。例えば、メモリコントローラ40は、或るフローのメモリオペレーションを、同じフロー由来のメモリオペレーションであってより高いQoSレベルを特定しているQoSパラメータを有する別のメモリオペレーションの受信に応えて保留するために、QoSレベルをアップグレードするように構成されていてもよい。このQoSアップグレードの形式は、帯域内アップグレードと呼ばれており、というのも、通常のメモリオペレーション送信方法を使用して送信されたQoSパラメータが、同じフロー内のメモリオペレーションについて暗黙のアップグレード要求としての役目も果たすからである。メモリコントローラ40は、新たに受信されたメモリオペレーションがより高いQoSレベルを特定しているということで、同じフロー由来ではなくて同じポート又は同じソース由来の保留中のメモリオペレーションをプッシュするように構成されていてもよい。別の例として、メモリコントローラ40は、1つ又はそれ以上のエージェントからの側帯インターフェースへ連結するように構成されていて、側帯インターフェースでのアップグレード要求の受信に応えてQoSレベルをアップグレードするようになっていてもよい。別の例では、メモリコントローラ40は、保留中のメモリオペレーションの相対的な古さを追跡するように構成されていてもよい。メモリコントローラ40は、或る特定の古さにある古いメモリオペレーションのQoSレベルをアップグレードするように構成されていてもよい。アップグレードが起こる古さは、古いメモリオペレーションの現在のQoSパラメータに依存していてもよい。メモリコントローラ40は、ポートで受信されたそれぞれのメモリオペレーションによってアドレス指定されているメモリチャネルを求めるように構成されていて、またメモリオペレーションをメモリ12A-12Bへ対応するチャネルで送信するように構成されていてもよい。チャネルの数及びアドレス対チャネルのマッピングは、様々な実施形態で異なっていてもよく、メモリコントローラ内でプログラム可能であってもよい。メモリコントローラは、同じチャネルへマップされているメモリオペレーションのQoSパラメータを使用して、チャネルへ送り込まれるメモリオペレーションの順番を決めることになろう。プロセッサ16は、何れの命令セットアーキテクチャを実装していてもよく、当該命令セットアーキテクチャに定義されている命令を実行するように構成されていてもよい。プロセッサ16は、スケーラ、スーパースケーラ、パイプライン式、スーパーパイプライン式、順不同、順繰り、推論的、非推論的、など、又はそれらの組合せ、を含む何れかのマイクロアーキテクチャを採用していてもよい。プロセッサ16は、回路構成を含んでいてもよく、随意的にはマイクロコーディング技法を実装していてもよい。プロセッサ16は、1つ又はそれ以上のレベル1キャッシュを含んでいてもよく、而してキャッシュ18はL2キャッシュである。他の実施形態は、プロセッサ16に複数のキャッシュレベルを含んでいることもあり、するとキャッシュ18は階層内で次に下のレベルとなる。キャッシュ18は、何れのサイズまた何れの構成セットアソシエイティブ型、ダイレクトマップ型、などを採用していてもよい。グラフィックコントローラ38A-38Bは、何れのグラフィック処理回路構成であってもよい。概して、グラフィックコントローラ38A-38Bは、表示させるべきオブジェクトをフレームバッファへレンダするように構成されていてもよい。グラフィックコントローラ38A-38Bは、グフィックオペレーションの一部又は全部及び/又は特定のグラフィックオペレーションのハードウェアアクセラレーションを遂行するグラフィックソフトウェアを実行することのできるグラフィックプロセッサを含んでいてもよい。ハードウェアアクセラレーションの量及びソフトウェア実装は、実施形態により様々であろう。NRT周辺デバイス20は、何れの非リアルタイム周辺デバイスを含んでいてもよく、それらは、性能上及び/又は帯域上の理由から、メモリ12A-12Bへの独立したアクセスが提供されている。即ち、NRT周辺デバイス20によるアクセスは、CPUブロック14から独立しており、CPUブロックのメモリオペレーションと並行して進行する。周辺デバイス32及び/又は周辺デバイスインターフェースコントローラ34によって制御されている周辺デバイスインターフェースへ連結されている周辺デバイスの様な他の周辺デバイスもまた非リアルタイム周辺デバイスであるが、メモリへの独立したアクセスは要件とされない。NRT周辺デバイス20の様々な実施形態には、映像エンコーダ及びデコーダ、スケーラ/ローテータ回路構成、画像圧縮/圧縮解凍回路構成、など、が含まれよう。ブリッジ/DMAコントローラ30は、単数又は複数の周辺デバイス32及び単数又は複数の周辺デバイスインターフェースコントローラ34をメモリ空間へブリッジする回路構成を備えていてもよい。図示の実施形態では、ブリッジ/DMAコントローラ30は、周辺デバイス/周辺デバイスインターフェースコントローラからのメモリオペレーションをCPUブロック14を通してメモリコントローラ40へブリッジすることができる。CPUブロック14は、更に、ブリッジされたメモリオペレーションとプロセッサ16/L2キャッシュ18からのメモリオペレーションの間のコヒーレンスを維持することもできる。L2キャッシュ18は、更に、ブリッジされたメモリオペレーションとプロセッサ16からのメモリオペレーションとの調停をして、CPUインターフェース上をCPUポート44Cへ送信させる。ブリッジ/DMAコントローラ30は、更に、周辺デバイス32及び周辺デバイスインターフェースコントローラ34に代わってDMAオペレーションを提供してデータブロックをメモリへ及びメモリから転送させてもよい。より厳密には、DMAコントローラは、メモリ12A-12Bへの又はメモリ12A-12Bからのメモリコンコントローラ40経由の転送を、周辺デバイス32及び周辺デバイスインターフェースコントローラ34に成り変わって遂行するように構成されていてもよい。DMAコントローラは、DMAオペレーションを遂行するように、プロセッサ16によってプログラム可能であってもよい。例えば、DMAコントローラは、記述子によりプログラム可能であってもよい。記述子は、メモリ12A-12Bに格納されているデータ構造であってDMA転送例えば、ソースアドレス及び宛先アドレス、サイズ、などを記述するデータ構造である。代わりに、DMAコントローラは、DMAコントローラ内のレジスタ図示せずによりプログラム可能であってもよい。周辺デバイス32には、何れの所望の入力/出力デバイスも又は集積回路10上に含まれている他のハードウェアデバイスも含めることができる。例えば、周辺デバイス32は、イーサネット登録商標MACの様な1つ又はそれ以上のネットワークキングメディアアクセスコントローラMAC又はワイヤレスファイデリティWiFiコントローラの様なネットワーク化周辺デバイスを含んでいてもよい。周辺デバイス32には、様々な音声処理デバイスを含む音声ユニットが含まれていてもよい。周辺デバイス32には、1つ又はそれ以上のデジタル信号プロセッサが含まれていてもよい。周辺デバイス32は、タイマー、オンチップ秘密メモリ、暗号化エンジン、など、又はそれらの何らかの組合せ、の様な何れの他の所望の機能を含んでいてもよい。周辺デバイスインターフェースコントローラ34は、任意の型式の周辺デバイスインターフェースのための何れのコントローラを含んでいてもよい。例えば、周辺デバイスインターフェースコントローラには、ユニバーサルシリアルバスUSBコントローラ、周辺構成要素相互接続エクスプレスPCIeコントローラ、フラッシュメモリインターフェース、汎用入力/出力I/Oピン、など、を含めることができる。メモリ12A-12Bは、ダイナミックランダムアクセスメモリDRAM、シンクロナスDRAMSDRAM、ダブルデータレートDDR、DDR2、DDR3、などSDRAMmDD3などの様なSDRAMのモバイルバージョン及び/又はLPDDR2などの様なSDRAMの低パワーバージョンを含む、RAMBUSDRAMRDRAM、スタティックRAMSRAM、など、の様な何れの型式のメモリであってもよい。1つ又はそれ以上のメモリデバイスは、回路板へ連結されて、シングルインラインメモリモジュールSIMM、デュアルインラインメモリモジュールDIMM、など、の様なメモリモジュールを形成していてもよい。代わりに、デバイスは、チップオンチップ構成、パッケージオンパッケージ構成、又はマルチチップモジュール構成の集積回路が搭載されていてもよいメモリPHY42A-42Bは、メモリ12A-12Bへの低レベルの物理的インターフェースに対処していてもよい。例えば、メモリPHY42A-42Bは、シンクロナスDRAMメモリ、など、への正しいクロッキングのための信号のタイミングに責任を負っていてもよい。1つの実施形態では、メモリPHY42A-42Bは、集積回路10内で供給されるクロックをロックするように構成されていてもよく、メモリ12によって使用されるクロックを生成するように構成されていてもよい。他の実施形態は、図1に示されている構成要素及び/又は他の構成要素のサブセット又は上位セットを含め、構成要素の他の組合せを含んでいてもよいことを指摘しておく。所与の構成要素の1つのインスタンスが図1に示されているが、他の実施形態は、所与の構成要素の1つ又はそれ以上のインスタンスを含んでいてもよい。同様に、この詳細な説明全体を通して、所与の構成要素のインスタンスについては、たとえ1つのインスタンスしか示されていなくても1つ又はそれ以上のインスタンスが含まれていてもよく、及び/又は、たとえ複数のインスタンスが示されていてもインスタンスを1つしか含んでいない実施形態が使用されてもよい。次に図2を参照すると、ディスプレイパイプ26の1つの実施形態のブロック線図が示されている。複数のディスプレイ図示されていないディスプレイコントローラによって制御されるか又は対応するディスプレイパイプ26によって直接制御されているへ連結するためにディスプレイパイプ26の複数のインスタンスが設けられていてもよい。図2に示されている様に、ディスプレイパイプ26は、1つ又はそれ以上のユーザーインターフェースUIユニットを含んでいてもよく、この事例ではUI050A及びUI050Bの2つのインターフェースが示されている。更に、映像ユニット52の様な1つ又はそれ以上の映像ユニットがブレンドユニット54と共に含まれていてもよい。更にホストインターフェースユニットホストI/F64が含まれていてもよい。それぞれのユーザーインターフェースユニット50A-50Bは、バッファ56とスケーラ58とフェッチ/翻訳ユニットフェッチ/TU60のインスタンスを含んでいてもよい。バッファ56は、ホストインターフェースユニット64からの画像データを受信し、データをスケーラ58へ提供する、ように連結されていてもよい。スケーラ58は、画素をブレンドのためのアルファ値と共にブレンドユニット54へ出力するように構成されていてもよい。フェッチ/TU60は、ホストインターフェースユニット64からの翻訳データを受信してメモリオペレーションをポートアービタ28及び最終的にはメモリコントローラ40への送信に向けてホストインターフェースユニット64へ提供するように連結されていてもよい。映像ユニット52は、映像パイプ62及び1つ又はそれ以上のフェッチ/TU60を含んでいてもよい。例えば、映像ユニット52は、映像シーケンス中のそれぞれの像平面についてフェッチ/TU60を含んでいてもよい。様々な像平面がビデオ画像を描くことであろう。例えば、像平面は色平面例えば、赤、緑、青、又はY、Cr、Cbであってもよい。映像ユニット52の単数又は複数のフェッチ/TU60は、メモリオペレーションをホストインターフェースユニット64へ提供し翻訳データをホストインターフェース64から受信するように連結されていてもよい。映像パイプ62は、ビデオ画像をホストインターフェースユニット64から受信するように連結されていてもよい。フェッチ/TU60のそれぞれは、対応する画像処理パイプライン50A50B又は52のためのソース画像データをフェッチするように構成されていてもよい。ソース画像は仮想的にアドレス指定されるものであり、フェッチ/TU60はメモリオペレーションにデータを読み出させるために仮想アドレスを物理アドレスへ翻訳する翻訳ユニットを含んでいてもよい。フェッチ/TU60は、更に、表示させるソース画像の初期化に応えて、及びソース画像の1つ又はそれ以上の仮想ページpf中のデータの処理の完了に応えて、メモリから翻訳をプリフェッチするメモリ読み出しオペレーションを生成するように構成されていてもよい。翻訳読み出しオペレーションと画像データフェッチ読み出しオペレーションはどちらも、フェッチ/TU60によって、ホストインターフェースユニット64へ送信され、するとホストインターフェースユニット64がそれらオペレーションをポートアービタ28へ送信する。読み出しオペレーションでデータが返されると、ホストインターフェースユニット64は受信側パイプライン50A50B又は52のためにデータをタグ付けし、データが翻訳データであるか又は画像データであるかを指し示すようにしてもよい。次いで、受信側ユニットは、適宜、フェッチ/TU60又は画像処理パイプラインのデータを捕獲する。概して、画像データは、表示させるソース画像を記述するものである。或る実施形態では、ユーザーインターフェース画像用の画像データは、画素データとブレンドのためのアルファ値を含んでいる。画素データは、それぞれの画素の色を記述するものである。画素データは、バッファ56に格納されてもよく、随意的にはスケーラ58によってスケーリングされてもよい。スケール係数は、ユーザーインターフェースユニット50A-50Bへプログラムされていてもよいし、画像データ中に提供されていてもよい。スケーリングされた画素は、出力画素としてブレンドユニット54へアルファ値と共に提供されることになろう。或る実施形態では、ユーザーインターフェースユニット50A-50Bは、ソース画像のプログラム可能なアクエィブ領域をサポートしていてもよい。アクティブ領域は、表示させるソース画像の一部の部分のみを定義していてもよい。或る実施形態では、ユーザーインターフェースユニット50A-50Bは、アクティブ領域内のデータのみをフェッチするように構成されていてもよい。アクティブ領域外では、アルファ値0のダミーデータが画素データとして渡されることになろう。1つの実施形態では、映像パイプ62は、メモリからのフェッチされた映像フレームデータ/情報であってYCbCrフォーマットであってもよいとされる映像フレームデータ/情報を受信すると、データへランダムノイズを挿入ディザーし、随意的にはデータを垂直方向及び水平方向の一方又は両方の方向へスケーリングし、ユーザーインターフェースユニット50A-50Bからの他の画像データとのブレンドに向けてデータをRGB色空間へ変換することになる。ブレンドユニット54は、ユーザーインターフェースユニット50A-50B及び映像ユニット52から画素のフレームを受信し、それらを一層ずつ重ね合わせてブレンドするように構成されていてもよい。その結果最終的に得られた画素が、出力FIFOの待ち行列に入れられ、ディスプレイコントローラによってフェッチされることになる。ブレンドユニット54の最下層は背景色であると定義してもよい。層1が層0とブレンドされる。次の層である層2がブレンド済みの層0及び層1とブレンドされ、以下その様にブレンドされてゆき、終には層全てがブレンドされる。図3は、ディスプレイパイプ26のための仮想アドレス空間内のソースバッファ70を示しているブロック線図である。ソースバッファ70は、ソースベースアドレス72による仮想アドレス空間に配置されている。図示の実施形態では、ソースバッファ70は、画像タイル74のセットとして配列されている。他の実施形態では、ソースバッファ70は、走査線に配列されていてもよいし、走査線配列とタイル配列の間で選択するようプログラム可能であってもよい。タイル配列では、タイル内の画素が連続した仮想メモリ場所に格納された末に、次のタイルへ移る。次のタイルは水平方向に隣接している次のタイルであり、終にはソースバッファ70の幅の終わり例えば図3ではタイルN-1に至ると、次のタイルは次のタイル行の最初のタイル例えば図3ではタイルNということになる。走査線配列では、ソースバッファ70の幅に亘る一行の画素が連続したメモリ場所へ格納された末に次の行に移る。タイル配列は、例えば画像が圧縮される場合又は圧縮された画像から圧縮解凍される場合に使用される。多くの圧縮アルゴリズムは、例えばタイル同士を比較して1つのタイルと次のタイルの間の差を格納することによって動作している。図3に示されている様なタイル配列では、1つ又はそれ以上のタイルはそれぞれの仮想ページに格納されることになろう。タイルのサイズは、タイル幅TWとタイル高さTHに関して測定される。或る実施形態では、タイル幅はバイトで測定され、タイル高さは画素行で測定される。1つの例では、タイル幅は256バイト、タイル高さは16行とされているが、他の例では、一方又は両方についてより大きなサイズ及びより小さいサイズが使用されてもよい。例として、それぞれのタイルが1つの4キロバイトページであり、するとそれぞれのタイルは、仮想ページサイズが4キロバイトなら、1つの翻訳に相当する。他の実施形態では、仮想ページは複数のタイルを含んでいることもあれば、1つのタイルが複数のページに亘って広がっていることもあろう。ソースバッファ70内に、スケール領域76が定義されていることもある。スケール領域76は、表示させるソース画像としてもよい。ソースバッファ70は、システム内でサポートされている最大サイズの画像であってもよいが、画像は最大より小さい又は最大に等しい何れのサイズであってもよい。スケール領域は、ソース画像が、以上に論じられている様に画像処理パイプラインのスケーラによってスケーリングされることからその様に呼ばれている。ソースベースアドレス72が画像処理パイプラインへプログラムされ、同様にスケール領域76の場所及びサイズもプログラムされる。図3に示されている様に、ソースバッファ70の幅に及んでいるタイルの数をNとし、ここにNは整数とする。例えば、或る実施形態では、ソースバッファ70は、4キロバイトの幅であるとして、タイル幅が256バイトなら、Nは16ということになる。他の実施形態では、他の幅が使用されていてもよい。図4は、スケール領域76のフェッチングが開始されたときのソースバッファ70とスケール領域76を示している。フェッチ/TU60は、フェッチされるスケール領域76の第1の画素を含んでいるタイルから初めて、最初の2N分の翻訳をプリフェッチすることになる。図4の例では、開始タイルはタイル2N1であり、従って最初の2N分のタイルの最終タイル及び翻訳はタイル4Nである。これらのタイルは、初めにプリフェッチされる翻訳を示すために図4に線点で描かれている。図4は、更に、処理のもっと後の時点、即ち1つ目のタイル行が完了した後の、ソースバッファ70とスケール領域76を示している矢印80。この時点で、フェッチ/TU60は、タイル2N1から3N-1までの範囲内の画素のフェッチングを完了している。その結果、これらの翻訳はタイル3Nについての翻訳共々無効にされてしまっている。従って、タイル4N1からタイル5Nまでの新たな翻訳がプリフェッチされたところである。フェッチ/TU60は、フェッチ/TU60のフェッチとタイルとの間の不一致を許容するために、2N分の翻訳ここにNはソースバッファ70の幅に亘るタイルの数であるをプリフェッチするように構成されているものである。例えば、或る実施形態では、フェッチ/TU60は、ソースバッファ70から一度に5ライン分をフェッチするように構成されていてもよい。その結果、何れの所与の時点でも、フェッチは同時にタイル2行を含んでいることであろう。現在の行の最後のタイルが完全にフェッチされてしまうと、当該行の翻訳は廃棄され、次の2行についての翻訳が翻訳のプリフェッチングを介して利用可能又は概ね利用可能になる。こうして、多くの場合、画像データフェッチは翻訳ミスを一切被らないことであろう。図4の例では、各行の最初のタイルは使用されていないことを指摘しておく。即ち、画像処理パイプラインは、スケール領域76内のデータだけをフェッチするものとされる。従って、各行の最初のタイルについての翻訳は必要でない。一般的に、ソースバッファ70及びスケール領域76の定義に依っては、それぞれの行に、必要でない翻訳が1つ又はそれ以上あるかもしれない。幾つかの実施形態では、フェッチ/TU60は、使用されることのないタイルについての翻訳のフェッチングを回避するようになっていてもよい。他の実施形態では、フェッチ/TU60は、単純に、1つ1つの翻訳をフェッチしている不使用翻訳をフェッチするための追加の帯域量が比較的小さいため。図5は、フェッチ/TU60の1つの実施形態のブロック線図である。図5の実施形態では、フェッチ/TU60は、翻訳ユニット90翻訳コントロールユニット90A及び翻訳バッファメモリ90Bを含むと、フェッチコントロールユニット92と、構成レジスタ94のセットと、を含んでいる。フェッチコントロールユニット92及び翻訳コントロールユニット90Aは、構成レジスタ94へ連結されていてもよい。フェッチコントロールユニット92は、更に、ホストインターフェースユニット64及び翻訳コントロールユニット90Aへ連結されていてもよい。翻訳コントロールユニット90Aは、翻訳バッファメモリ90Bへ連結され、翻訳コントロールユニット90A及び翻訳バッファメモリ90Bはホストインターフェースユニット64からデータを受信するように連結されていてもよい。概して、フェッチコントロールユニット92は、画像データフェッチメモリオペレーションを求める要求及び翻訳データフェッチオペレーションを求める要求を翻訳コントロールユニット90Aになり代わって生成するように構成されている。他の実施形態では、フェッチコントロールユニット90Aは、翻訳データフェッチ要求を、ホストインターフェースユニット64への別個の接続を介して送信していてもよい。フェッチコントロールユニット92は、画像データをフェッチすると、仮想ページアドレス図5のVAを翻訳コントロールユニット90Aへ送信するように構成されていてもよい。翻訳コントロールユニット90Aは、対応するエントリを翻訳バッファメモリ90Bから読み出す図5のReadAように構成されていてもよく、メモリは対応するエントリから物理アドレス及び有効ビットを返す図5のReadPA、Vようになっていてもよい。翻訳コントロールユニット90Aは、翻訳が有効であることをチェックし、翻訳が有効でない場合にはページフォールトPFを、或いは翻訳が有効である場合には物理アドレスPAを、フェッチコントロールユニット92へ返すようになっていてもよい。他の実施形態では、更に、許可制御の様な追加の翻訳属性がチェックされていてもよく、翻訳が有効でないか又は属性がアクセスを許可しない場合には、ページフォールトが合図されるようになっていてもよい。加えて、フェッチコントロールユニット92が新たなソース画像のフェッチを開始しようとするとき、フェッチコントロールユニット92は、開始仮想アドレスを送信するように構成されていて、新たなソース画像のスタート図5のStartを合図するようになっていてもよい。新たなソース画像のスタートに応えて、翻訳コントロールユニット90Aは、翻訳バッファ90Bをクリアにし、開始仮想アドレスの翻訳から始まる翻訳についてプリフェッチを開始する、ように構成されていてもよい。フェッチコントロールユニット92は、更に、所与の仮想ページからのデータのフェッチングが完了したことを指し示すフリー指示図5のFreeを送信するように構成されていてもよい。翻訳コントロールユニット90Aは、翻訳バッファメモリ90B内の対応する翻訳を無効にし、直近にフェッチされた仮想アドレスに連続する追加の翻訳をプリフェッチする、ように構成されていてもよい。翻訳コントロールユニット90Aは、翻訳がプリフェッチされた直近の仮想アドレスを格納してMstRcntVAレジスタ96、追加の翻訳プリフェッチを生成するように構成されていてもよい。1つの実施形態では、フリー指示は、最も古いものを先に一度に1つずつ翻訳を解放するようアサートされる信号であってもよい。別の実施形態では、フリー指示は、フリーにする最も古い翻訳の数のカウントであってもよい。更に他の実施形態では、解放させるページの仮想アドレスが供給されてもよい。翻訳コントロールユニット90Aは、1つの実施形態では、翻訳バッファメモリ90Bを先入れ先出しFIFOバッファとして管理するように構成されていてもよい。従って、メモリ90Bに対する先頭及び末尾のポインタが例えばレジスタ98内に維持されていてもよい。翻訳コントロールユニット90Aは、メモリ90Bを満たすプリフェッチ図5のPrefを生成するように構成されていてもよい。ホストインターフェースユニット64によってプリフェッチデータが返されたとき、翻訳コントロールユニット90Aは書き込みアドレス図5のWriteAを生成して翻訳バッファメモリ90Bを更新するように構成されていてもよい。翻訳バッファメモリ90Bは、概して、エントリのセットへ配列されている何れの型式のメモリ例えば、ランダムアクセスメモリ、レジスタ又はフロップのセット、などを備えていてもよい。それぞれのエントリは、翻訳例えば、図示の実施形態でのPA及び有効ビット、他の実施形態での実施可能な他の属性を格納するものである。従って、翻訳バッファ90Bは、或る実施形態では、2N分のエントリを含んでいる。幾つかの実施形態では、エントリには翻訳の仮想ページ番号も保存され、フェッチコントロールユニット92からの仮想アドレスは、ヒットを検知するべくメモリ90Bと対照されてゆく又は、ヒットすると期待されるエントリが読み出され、仮想アドレスがエントリからの仮想ページと比較されるようになっていてもよい。構成レジスタ94は、様々なプログラム可能な値をフェッチ/TUユニット60に格納することができる。レジスタ94には、例えば、ソースベースアドレス72仮想アドレスが格納されてもよい。レジスタ94には、同様に1つ又はそれ以上のページ表ベースアドレス物理アドレスが格納されてもよい。それぞれのページ表ベースアドレスは、メモリ内のページ表を位置指定している。例えば、図5の実施形態では、ページ表ベースゼロPTBase0、PTBase1、及びPTBase2の、3つのページ表ベースアドレスがサポートされている。フェッチ/TU60によってサポートされるページ表の数は、ソースバッファ70の最大サポートサイズに基づくことであろう。それぞれのページ表は、例えばサイズを1ページとし、特定の数の翻訳を格納するものとしてもよい。そうすると、最大実施可能ソースバッファ70によってカバーされるページ数をページ表1つに格納される翻訳の数で割ったものが、フェッチ/TU60によってサポートされるページ表の数ということになる。他の実施形態は、ページ表ベースアドレスの最大数より少ないページ表をサポートしており、レジスタ94はソース画像が処理されると更新されるようになっていてもよい。翻訳コントロールユニット90Aは、翻訳データが提供されようとしているという指示と併せてホストインターフェース64によって供給される翻訳データの有効ビットDataVを受信するように連結されていてもよい。翻訳コントロールユニット90Aは、翻訳が提供されようとしていることを検知し、応えて翻訳メモリ90Bを更新することになろう。図6は、フェッチコントロールユニット92の1つの実施形態の或る特定のオペレーションを説明するフローチャートである。理解し易くするために、図6ではブロックは特定の順序で示されているが、他の順序が使用されてもよい。複数ブロックが、フェッチコントロールユニット92の組合せ論理で並列に遂行されていてもよい。諸ブロック、ブロックの組合せ、及び/又はフローチャート全体は、複数のクロックサイクルに亘ってパイプライン化されていてもよい。フェッチコントロールユニット92は、図6に示されているオペレーションを実施するように構成されていてもよい。フェッチコントロールユニット92が、スケール領域76内の開始仮想アドレスをフェッチしようと準備している例えば、ソース画像の最初の画素/タイル-判定ブロック100、イエスの行程場合、フェッチコントロールユニット92は、翻訳コントロールユニット90Aへスタートを合図するブロック102ように構成されていてもよい。フェッチコントロールユニット92は、翻訳に向けて開始仮想アドレスを翻訳コントロールユニット90Aへ送信するブロック104ように構成されていてもよい。仮想アドレスが開始仮想アドレスでない判定ブロック100、ノーの行程場合には、スタートは合図されないが、なおも仮想アドレスは翻訳のために送信されるブロック104ことになる。翻訳がページフォールトを生じさせた仮想アドレスに応えた翻訳コントロールユニット90Aによってフェッチコントロールユニット92へ合図される-判定ブロック106、イエスの行程場合、フェッチコントロールユニット92は、割り込みをプロセッサ16のうちの1つへ送るブロック108ように構成されていて、データのフェッチングを停止させてもよい。フェッチコントロールユニット92は、翻訳が成功しなかった仮想アドレスを格納するレジスタを含んでいてもよい。代わりに、翻訳コントロールユニット90Aは、前記レジスタを含んでいてもよいし、或いはレジスタ96内の直近VAをフォールトを生じさせている仮想アドレスで上書きするように構成されていてもよい。翻訳が、ページフォールトを生じさせていない判定ブロック106、ノーの行程場合、フェッチコントロールユニット92は、翻訳コントロールユニット90Aから物理アドレスPAを受信することであり、PAを使用してフェッチ要求を送信するように構成されていてもよい。幾つかの実施形態では、フェッチコントロールユニット92は、翻訳からのPAを保持するように構成されていて、物理ページ内でフェッチコントロールユニット92がページの終わりにたどりつくまでフェッチを生成することになる。他の実施形態では、フェッチコントロールユニット92は、物理ページ内のフェッチの度毎に再度翻訳を読み出すようになっていてもよい。フェッチコントロールユニット92は、フェッチが物理ページの終わりにたどり着いたときにそれを検知する判定ブロック112、イエスの行程ように構成されていて、翻訳コントロールユニット90Aへフリーを合図しブロック114、翻訳コントロールユニット90Aに対応する翻訳を無効にさせ新たな翻訳をプリフェッチさせるようにしてもよい。別の実施形態では、フェッチコントロールユニット92は、複数のフリーページを溜めこんだ末に複数ページについてフリーを合図するようになっていてもよい。更に別の実施形態では、翻訳コントロールユニット90Aは、別の翻訳プリフェッチ要求を出すのに先立って複数のフリーを溜めるようになっていてもよい。フェッチコントロールユニット92は、更に、翻訳及びフェッチ生成のために別のVAを発行するブロック104ように構成されていてもよい。スケール領域76のフェッチングが完了していない判定ブロック116、ノーの行程場合、フェッチコントロールユニット92は、PAからの追加のフェッチブロック110を生成するように構成されていてもよい。図7は、フェッチコントロールユニット92の1つの実施形態の或る特定の追加のオペレーションを説明するフローチャートである。理解し易くするために、図7ではブロックは特定の順序で示されているが、他の順序が使用されてもよい。複数ブロックが、フェッチコントロールユニット92の組合せ論理で並列に遂行されていてもよい。諸ブロック、ブロックの組合せ、及び/又はフローチャート全体は、複数のクロックサイクルに亘ってパイプライン化されていてもよい。フェッチコントロールユニット92は、図7に示されているオペレーションを実施するように構成されていてもよい。翻訳プリフェッチ要求を受信したこと判定ブロック120、イエスの行程に応えて、フェッチコントロールユニット92は、1つ又はそれ以上のページ表エントリを読み出すページ表読み出し要求を送信するブロック122ように構成されていてもよい。ページ表エントリは、翻訳コントロールユニット90Aによってプリフェッチされた直近の仮想アドレスに連続した次の仮想ページに対応するページ表エントリを含むものである。追加のページ表エントリも同様に読み出される。1つの実施形態では、連続した仮想アドレスは、ページ表の連続したページ表エントリをアドレス指定している。従って、一度に複数のページ表エントリをプリフェッチすると、近い将来に翻訳ユニット90によって必要とされるであろう複数の翻訳がプリフェッチされることになる。次に図8を参照すると、翻訳コントロールユニット90Aの1つの実施形態の或る特定のオペレーションを説明するフローチャートが示されている。理解し易くするために、図8ではブロックは特定の順序で示されているが、他の順序が使用されてもよい。複数ブロックが、翻訳コントロールユニット90Aの組合せ論理で並列に遂行されていてもよい。諸ブロック、ブロックの組合せ、及び/又はフローチャート全体は、複数のクロックサイクルに亘ってパイプライン化されていてもよい。翻訳コントロールユニット90Aは、図8に示されているオペレーションを実施するように構成されていてもよい。翻訳コントロールユニット90Aがフェッチコントロールユニット92からフリー指示を受信した判定ブロック130、イエスの行程場合、翻訳コントロールユニット90Aは、翻訳バッファ90B内の1つ又はそれ以上の翻訳を無効にするブロック132ように構成されていてもよい。例えば、或る実施形態では、翻訳コントロールユニット90Aは、翻訳バッファ90BをFIFOとして管理するように構成されていてもよい。その様な実施形態では、バッファ内の最も古い翻訳はFIFOの末尾ポインタのところにあろう。翻訳コントロールユニット90Aは、翻訳がプリフェッチされた直近の仮想ページに隣接している又は連続している仮想ページについての翻訳プリフェッチ要求を生成するブロック134ように構成されていてもよい。以上に論じられている様に、直近の仮想アドレスはレジスタ96内にあるとされている。どれ程多くのページがフリーになるかに依って、1つ又はそれ以上のプリフェッチが生成されることであろう。一般的に、翻訳コントロールユニット90Aは、翻訳バッファ90Bを満たすのに十分な翻訳をプリフェッチするように構成されていてもよい。翻訳コントロールユニット90Aは、更に、レジスタ96内の直近の仮想アドレスを更新するブロック136ように構成されていてもよい。或る実施形態では、翻訳コントロールユニット90Aは、複数の翻訳プリフェッチが発せられる態勢が整うまで、翻訳プリフェッチ要求を出すのを遅らせるように構成されていてもよい。フェッチコントロールユニット92からのスタート指示を仮想アドレスと共に受信したこと判定ブロック138、イエスの行程に応えて、翻訳コントロールユニット90Aは、翻訳バッファ90Bをクリアし、当該仮想アドレスから始まる2N分の翻訳ここに、Nは1行中のタイルの数又は行中の画素の数をプリフェッチするブロック140、ように構成されていてもよい。翻訳コントロールユニット90Aは、更に、直近VAレジスタ96を、2N分の翻訳の最後の翻訳に対するVAで更新するブロック142ように構成されていてもよい。そうではなく、スタート指示が提供されていない翻訳要求判定ブロック138、ノーの行程に応えて、翻訳コントロールユニット90Aは、翻訳バッファからVAについて対応する翻訳を読み出すブロック144ように構成されていてもよい。翻訳が有効である判定ブロック146、イエスの行程場合、翻訳コントロールユニット90Aは、対応する翻訳からのPAをフェッチコントロールユニット92へ供給するブロック148ように構成されていてもよい。翻訳が有効でない判定ブロック146、ノーの行程場合、翻訳コントロールユニット90Aは、フェッチコントロールユニット92へページフォールトを合図するブロック150ように構成されていてもよい。幾つかの実施形態では、翻訳ユニット90によって使用されている翻訳は、有効ビットに加えて1つ又はそれ以上の保護/制御属性を含んでいてもよいことを指摘しておく。例えば、その様な属性には、読み出し許可及び書き込み許可が含められる。読み出し許可が提供されなければ、翻訳は読み出しを許可されないようになっていてもよい。許可は、特権レベルに基づいていてもよい。任意の属性セットが提供され、チェックされてもよい。チェックに合格したら、PAが供給されることであろう。チェックに不合格なら、ページフォールトが合図されることであろう。次に図9を参照すると、メモリ12図1の実施形態のメモリ12A12Bに及んでいてもよいの1つの実施形態のブロック線図が示されている。メモリ12は、様々なページ表160A-160Cを格納していて、それらページ表のそれぞれは各ページ表ベースアドレス図9では、PTBase0、PTBase1、及びPTBase2によって位置指定されていてもよい。それぞれのページ表160A-160Bは、翻訳エントリのセットを含んでいて、それら翻訳エントリのそれぞれは、この実施形態ではメモリ12内のタイルを位置指定している。こうして、物理アドレスPA0はタイル0162Aを位置指定し、PA2はタイル1162Bを位置指定している、という具合である。ソースバッファ70内のページ例えばこの実施形態ではタイルの連続したVAは、所与のページ表160A-160C内の連続した翻訳によって翻訳されることになる。ページ表160A-160Bの最後の翻訳がフェッチされたら、次の連続した翻訳は、次のページ表160B-160Cのそれぞれ最初の翻訳ということになる。次に図10を参照すると、システム350の1つの実施形態のブロック線図が示されている。図示の実施形態では、システム350は、外部メモリ12例えば図1のメモリ12A-12Bへ連結されている集積回路10の少なくとも1つのインスタンスを含んでいる。集積回路10は、1つ又はそれ以上の周辺デバイス354及び外部メモリ12へ連結されている。集積回路10への供給電圧並びにメモリ12及び/又は周辺デバイス354への1つ又はそれ以上の供給電圧を供給する電源356も提供されている。幾つかの実施形態では、集積回路10のインスタンスが2つ以上含まれていてもよいまた同様に2つ以上の外部メモリ12が含まれていてもよい。周辺デバイス354は、システム350の型式に依存して、何れの所望の回路構成を含んでいてもよい。例えば、1つの実施形態では、システム350は、モバイルデバイス例えば、パーソナルデジタルアシスタントPDA、スマートフォン、などであってもよく、周辺デバイス354には、wifi、ブルートゥース、セルラー、全地球測位システム、など、の様な、様々な型式のワイヤレス通信用のデバイスを含めることができる。周辺デバイス354には、RAMストレージ、ソリッドステートストレージ、又はディスクストレージ、を含め、追加のストレージも含まれる。周辺デバイス354には、タッチディスプレイスクリーンやマルチタッチディスプレイスクリーンを含むディスプレイスクリーン、キーボード又は他の入力デバイス、マイクロフォン、スピーカ、など、の様なユーザーインターフェースデバイスを含めることができる。他の実施形態では、システム350は、何れかの型式のコンピューティングシステム例えば、デスクトップパーソナルコンピュータ、ラップトップ、ワークステーション、ネットトップ、などであってもよい。以上の開示がくまなく理解されたからには、当業者には数多くの変型及び修正が自明となることであろう。付随の特許請求の範囲は、その様な変型及び修正全てを網羅すると解釈されるべきものとする。