制御信号に応じて内部回路の時定数を変更可能なデルタシグマ変調器と、入力信号及び所定の基準電圧のいずれかを、前記デルタシグマ変調器へ選択的に入力させる切替回路と、前記デルタシグマ変調器の出力に結合され、前記制御信号を生成する制御回路と、を備える、半導体装置。前記制御回路は、前記切替回路が前記所定の基準電圧を選択している期間内に、前記制御信号により前記時定数を変化させ、前記デルタシグマ変調器の出力信号があらかじめ決められた所定の値となるように自動調整することを特徴とする、請求項1に記載の半導体装置。前記制御回路が、前記デルタシグマ変調器の出力信号を帯域制限するデジタルフィルタを構成するDSPDigitalSignalProcessorであることを特徴とする、請求項2に記載の半導体装置。前記デルタシグマ変調器の参照電圧を生成する参照電圧生成回路を更に備え、前記所定の基準電圧が前記参照電圧であることを特徴とする、請求項3に記載の半導体装置。第1の抵抗及び第1の容量を有し、前記第1の抵抗及び前記第1の容量により決定される時定数を有する積分器と、前記積分器の出力を量子化する量子化器と、前記量子化器からのデジタル信号をアナログ信号に変換して、前記積分器に帰還させる帰還D/A変換器と、切り換えにより入力振幅電圧又は参照電圧生成回路からの第1の参照電圧を前記積分器に供給する第1のスイッチと、前記第1のスイッチの切り換えを制御し、前記量子化器からの前記デジタル信号に応じて生成したデジタル出力に応じて前記積分器の時定数を制御する制御回路と、を備える、A/D変換器。前記制御回路は、前記量子化器からの前記デジタル信号をデジタル出力に変換するデジタル出力生成部と、前記積分器に前記第1の参照電圧が供給される場合に出力されるべき前記デジタル出力の期待値が格納され、前記デジタル出力と前記期待値とを比較する比較部と、を備え、前記比較部は、前記第1のスイッチを切り換えることにより、前記積分器に前記第1の参照電圧を供給し、前記デジタル出力と前記期待値とが一致するように、前記積分器の時定数を制御することを特徴とする、請求項5に記載のA/D変換器。前記積分器は、増幅器を更に有し、前記第1の抵抗は、前記増幅器の入力と前記第1のスイッチとの間に接続され、前記第1の容量は、前記増幅器の前記入力と出力との間に接続されることを特徴とする、請求項5又は6に記載のA/D変換器。前記帰還D/A変換器は、前記量子化器からの前記デジタル信号に応じて開閉する第2のスイッチと、前記第2のスイッチと直列に接続される第2の容量及び第2の抵抗と、を備え前記第2のスイッチは、前記量子化器からの前記デジタル信号に応じて前記第2の容量を充電し、前記第2の容量に充電した電荷を前記増幅器の前記入力に供給することを特徴とする、請求項7に記載のA/D変換器。前記第2のスイッチは、前記参照電圧生成回路からの第2の参照電圧を前記第2の容量に供給することにより、前記第2の容量を充電することを特徴とする、請求項8に記載のA/D変換器。前記第1の抵抗は可変抵抗であり、前記比較部は、前記第1の抵抗の抵抗値を変化させることにより、前記積分器の前記時定数を制御することを特徴とする、請求項8又は9に記載のA/D変換器。前記比較部は、前記デジタル出力が前記期待値よりも小さい場合には、前記第1の抵抗の抵抗値を小さくし、前記デジタル出力が前記期待値よりも大きい場合には、前記第1の抵抗の抵抗値を大きくすることを特徴とする、請求項10に記載のA/D変換器。前記第1の抵抗は、複数の抵抗素子を備え、前記比較部は、直列接続又は並列接続される前記抵抗素子の数を変化させることにより、前記第1の抵抗の抵抗値を変化させることを特徴とする、請求項10又は11に記載のA/D変換器。前記第1の容量は可変容量であり、前記比較部は、前記第1の容量の容量値を変化させることにより、前記積分器の前記時定数を制御することを特徴とする、請求項8又は9に記載のA/D変換器。前記比較部は、前記デジタル出力が前記期待値よりも小さい場合には、前記第1の容量の容量値を小さくし、前記デジタル出力が前記期待値よりも大きい場合には、前記第1の容量の容量値を大きくすることを特徴とする、請求項13に記載のA/D変換器。前記第1の容量は、複数の第1の容量素子からなり、前記比較部は、直列接続又は並列接続される前記第1の容量素子の数を変化させることにより、前記第1の容量の容量値を変化させることを特徴とする、請求項13又は14に記載のA/D変換器。前記第2の容量は、可変容量であり、前記比較部は、前記量子化器からの前記デジタル出力と前記期待値とが一致するように、前記第2の容量の容量値を制御し、前記制御による前記第2の容量の容量値の変動幅に応じて、前記第1の容量の容量値を変動させることを特徴とする、請求項13乃至15のいずれか一項に記載のA/D変換器。前記比較部は、前記第2の容量の容量値の変動幅に前記第2の容量に対する前記第1の容量の面積比を乗じた値だけ、前記第1の容量の容量値を変動させることを特徴とする、請求項16に記載のA/D変換器。前記第2の容量は、複数の第2の容量素子を備え、前記比較部は、直列接続又は並列接続される前記第2の容量素子の数を変化させることにより、前記第2の容量の容量値を変化させることを特徴とする、請求項16又は17に記載のA/D変換器。前記比較部は、前記参照電圧生成回路から出力される前記第2の参照電圧の電圧値を制御することを特徴とする、請求項9乃至18のいずれか一項に記載のA/D変換器。前記比較部は、前記参照電圧生成回路から出力される前記第1の参照電圧の電圧値を制御することを特徴とする、請求項5乃至19のいずれか一項に記載のA/D変換器。前記参照電圧生成回路は、相互に電圧値が異なる複数の第1の参照電圧を出力し、前記第1のスイッチは、切り換えにより、前記入力振幅電圧、又は、複数の前記第1の参照電圧のいずれかを、前記積分器に供給することを特徴とする、請求項5乃至20のいずれか一項に記載のA/D変換器。前記第1の参照電圧は、前記第2の参照電圧と同一の電圧であることを特徴とする、請求項9乃至20のいずれか一項に記載のA/D変換器。前記制御回路は、外部から供給される開始信号に応じて、前記積分器の時定数の制御を開始することを特徴とする、請求項5乃至22のいずれか一項に記載のA/D変換器。前記参照電圧生成回路を更に備えることを特徴とする、請求項5乃至23のいずれか一項に記載のA/D変換器。請求項24に記載のA/D変換器を備えることを特徴とする、半導体装置。請求項5乃至23のいずれか一項に記載のA/D変換器と、前記参照電圧生成回路と、を備えることを特徴とする、半導体装置。しかしながら、発明者は、上述の補正用の回路により連続型デルタシグマA/D変換器のRCばらつきを補正する手法には問題点が有ることを見出した。この手法では、RCばらつきの補正対象となる回路例えば、図10のフィルタ51以外に、別途補正用の回路を設けることが必須である。そのため、回路規模及び消費電力が増大してしまう。その結果、小型化及び低消費電力化が要求されるシステムへの連続型デルタシグマA/D変換器の搭載を阻害する。本発明の一態様である半導体装置は、制御信号に応じて内部回路の時定数を変更可能なデルタシグマ変調器と、入力信号及び所定の基準電圧のいずれかを、前記デルタシグマ変調器へ選択的に入力させる切替回路と、前記デルタシグマ変調器の出力に結合され、前記制御信号を生成する制御回路と、を備えるものである。本発明の一態様である半導体装置では、切替回路がデルタシグマ変調器に所定の基準電圧を供給する。制御回路は、デルタシグマ変調器の出力を監視し、出力が所望の値になるように、制御信号により、デルタシグマ変調器の内部回路の時定数を調整することができる。本発明の一態様であるA/D変換器は、第1の抵抗及び第1の容量を有し、前記第1の抵抗及び前記第1の容量により決定される時定数を有する積分器と、前記積分器の出力を量子化する量子化器と、前記量子化器からのデジタル信号をアナログ信号に変換して、前記積分器に帰還させる帰還D/A変換器と、切り換えにより入力振幅電圧又は参照電圧生成回路からの参照電圧を前記積分器に供給する第1のスイッチと、前記第1のスイッチの切り換えを制御し、前記量子化器からの前記デジタル信号に応じて生成したデジタル出力に応じて前記積分器の時定数を制御する制御回路と、を備えるものである。本発明の一態様であるA/D変換器では、制御回路が第1のスイッチを制御して、積分器に参照電圧を供給する。そして、制御回路は、デジタル出力を監視し、デジタル出力が所望の値になるように、積分器の時定数を調整することができる。製造ばらつきや温度変化に依存することなく、ノイズシェーピング特性を一定に保つことができる、簡易な構成のA/D変換器及び半導体装置を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1まず、実施の形態1にかかる半導体装置1000について説明する。図1は、実施の形態1にかかる半導体装置1000の要部の構成を示すブロック図である。半導体装置1000は、図1に示すように、A/D変換器100及び参照電圧生成回路6を有する。A/D変換器100は、連続型デルタシグマA/D変換器として構成される。A/D変換器100は、デルタシグマ変調器101、入力切り換えスイッチ11及び制御ロジック回路5を有する。デルタシグマ変調器101は、積分器21、量子化器4及び帰還デジタルアナログ変換器以下、帰還D/A変換器と称する31を有する。入力切り換えスイッチ11には、参照電圧生成回路6から、参照電圧Vrefcが入力される。また、入力切り換えスイッチ11には、外部から入力振幅電圧Vinが入力される。入力切り換えスイッチ11は、制御ロジック回路5からの制御信号Sconに応じて、参照電圧Vrefc及び入力振幅電圧Vinのいずれか一方を、積分器21へ出力する。なお、入力切り換えスイッチ11には、参照電圧生成回路6から、少なくとも1つの参照電圧が供給される。積分器21は、可変抵抗R21、増幅器AMP、容量C21を有する。可変抵抗R21は、入力切り換えスイッチ11の出力と増幅器AMPの入力との間に接続される。可変抵抗R21は、制御ロジック回路5からの制御信号Rconにより、抵抗値が制御される。増幅器AMPの出力は、量子化器4の入力と接続される。容量C21は、増幅器AMPの入出力間に接続される。量子化器4は、積分器21からの出力を量子化し、量子化したPDMPulseDensityModulation信号PDMを、制御ロジック回路5及び帰還D/A変換器31へ出力する。ここで、PDM信号とは、入力信号の大きさに応じてパルス密度が変調されたデジタル信号である。帰還D/A変換器31は、増幅器AMPの入力とグランドとの間に直列された、抵抗R31、スイッチSW及び容量C31により構成される。スイッチSWは、量子化器4からのPDM信号PDMによりスイッチングされる。これにより、スイッチSWは、抵抗R31と容量C31とを接続し、又は、容量C31に参照電圧生成回路6からの参照電圧Vrefを供給して、容量C31を充電する。制御ロジック回路5は、デジタル出力生成部5a及び比較部5bを有する。デジタル出力生成部5aは、例えばDSPDigitalSignalProcessorであるデシメーションフィルタを有する。デジタル出力生成部5aは、量子化器4からのPDM信号PDMを受け、受けたPDM信号PDMを、例えばデシメーションフィルタにより、デジタル出力デジタルコードDOに変換する。比較部5bは、予め記憶された期待値とデジタル出力DOとの値を比較する。比較部5bは、比較結果に応じて、制御信号Scon、Rcon及びVconを生成する。参照電圧生成回路6は、制御ロジック回路5からの制御信号Vconを受け、制御信号Vconに応じた値の参照電圧Vrefcを入力切り換えスイッチ11に供給する。また、参照電圧生成回路6は、帰還D/A変換器31のスイッチSWに、参照電圧Vrefを供給する。なお、参照電圧生成回路6は、制御信号Vconに応じて、参照電圧Vrefの値を制御することも可能である。続いて、デルタシグマ変調器101の入力と出力との関係について説明する。図2は、デルタシグマ変調器101における入力Xと出力Yとの関係を説明するためのブロック図である。図2に示すように、デルタシグマ変調器101には、アナログ信号である入力Xが入力される。これに対し、出力Yは、PDM信号として出力される。例えば、単位時間当たりの入力Xが単位時間当たりの帰還量Vよりもわずかに小さい場合には、PDM信号におけるHIGH状態の密度が高くなるように動作する。他方、単位時間あたりの入力Xが単位時間当たりの帰還量Vに比べてより小さくなると、PDM信号におけるHIGH状態の密度が低くなるように動作する。つまり、出力Yは、単位時間当たりの入力Xと単位時間当たりの帰還量Vとの比によって、HIGH状態の密度が変化する。従って、PDM信号のHIGH状態の密度はX/Vに比例するので、デジタル出力DOはX/Vに比例する。デルタシグマ変調器101の場合、入力振幅電圧をVin、単位時間をTsクロック周期、可変抵抗R21の抵抗値をRinとすると、単位時間当たりの入力Xは、以下の式1で表される。また、容量C31の容量値をCdacとすると、単位時間当たりの帰還量Vは、以下の式2で表される。上述のように、デジタル出力DOはX/Yに比例する。従って、デジタル出力DOは以下の式3で表される。ここで、入力振幅電圧Vinの代わりに、既知の参照電圧Vrefcが入力される場合について検討する。参照電圧Vrefcは、バンドギャップリファレンス回路等により生成される、一定の電圧である。よって、参照電圧Vrefcは、製造ばらつきや温度変化によらず一定の値に維持される。この場合、可変抵抗R21の抵抗値Rin、容量C31の容量値Cdac、参照電圧Vrefの値が一定であれば、デジタル出力DOは一定の期待値となる。参照電圧Vrefは、参照電圧Vrefcと同様に、バンドギャップリファレンス回路等により生成される一定の電圧である。よって、参照電圧Vrefは、製造ばらつきや温度変化によらず一定の値に維持される。従って、デジタル出力DOのばらつきは、製造ばらつきや温度変化による、可変抵抗R21の抵抗値Rin及び容量C31の容量値Cdacのばらつき以下、RCばらつきと呼称するのみに依存することになる。図3は、デジタル出力DOのRCばらつき依存性を模式的に示すグラフである。図3に示すように、入力に対するデジタル出力DOの値は、RCばらつきにより変動する。従って、参照電圧Vrefcを入力した状態で、デジタル出力DOが所定の値になるように可変抵抗R21の抵抗値Rinを決定すれば、製造ばらつきや温度変化によらず、Rin×Cdacの値を一定にすることができる。ここで、半導体集積回路においては、容量C31の容量値Cdacと積分器21の容量C21の容量値Cfとは、同様のばらつきを有する。そのため、Rin×Cdacの値を一定にすると、Rin×Cfの値も同様に一定に保つことが可能となる。つまり、既知の参照電圧Vrefcを供給して可変抵抗R21の抵抗値Rinの値を調整することにより、所望の期待値出力を得ることができるようにデルタシグマ変調器101のキャリブレーションを行うことが可能である。続いて、本実施の形態にかかる半導体装置1000の動作について説明する。制御ロジック回路5は、外部からのキャリブレーション開始信号不図示に応じて、デルタシグマ変調器101のキャリブレーションを行う。キャリブレーションを行うために、比較部5bは、制御信号Vconにより、参照電圧生成回路6が出力する参照電圧Vrefcの値を設定する。そして、比較部5bは、制御信号Sconにより、切り換えスイッチ11の接続を、参照電圧Vrefc側に切り換える。その後、デジタル出力生成部5aは、積分器21に参照電圧Vrefcが供給されている状態で、PDM信号PDMを監視する。ここで、比較部5bには、設定した参照電圧Vrefc入力Xに対するデジタル出力DOの期待値が、予め記憶されている。比較部5bは、デジタル出力DOと期待値とを比較する。そして、比較部5bは、比較結果に応じて、積分器21の可変抵抗R21の抵抗値を調整する。すなわち、制御ロジック回路5は、積分器21のRC時定数を調整することができる。比較部5bは、デジタル出力DOが期待値よりも小さい場合には、デジタル出力DOの値が期待値に近づくように、可変抵抗R21の抵抗値を小さくする。他方、デジタル出力DOが期待値よりも大きい場合には、デジタル出力DOの値が期待値に近づくように、可変抵抗R21の抵抗値を大きくする。これにより、制御ロジック回路5は、デジタル出力DOの値と期待値とが一致するように、可変抵抗R21の抵抗値を決定する。可変抵抗R21の抵抗値の調整が完了したならば、比較部5bは、制御信号Vconにより、入力切り換えスイッチ11を入力振幅電圧Vin側に切り換えて、キャリブレーション動作を終了する。なお、可変抵抗R21を複数の抵抗Rにより構成し、直列接続又は並列接続された抵抗Rの数を変化させることにより可変抵抗R21の抵抗値を変化させることができる。この構成では、可変抵抗R21の抵抗値は離散的に変化する。本構成によれば、簡単な構成の制御ロジック回路により、デルタシグマ変調器のキャリブレーションが可能である。そのため、図10におけるような、RCばらつきを補正するための回路を別途設ける必要が無い。すなわち、本構成によれば、プロセスばらつきや温度変化による積分器のRCばらつきに起因する、ノイズシェーピング特性の悪化を防止することが可能である。また、本構成の回路構成は、可変抵抗の抵抗値を調整するための軽微な部品を追加するのみであるので、回路面積及び消費電力を削減することが可能となる。なお、参照電圧Vrefcは半導体装置で普通に用いられる参照電圧生成回路で容易に生成することができるため、参照電圧Vrefの供給による回路規模の増加は無視し得る程小さい。実施の形態2次に、実施の形態2にかかる半導体装置2000について説明する。図4は、実施の形態2にかかる半導体装置2000の要部の構成を示すブロック図である。半導体装置2000は、実施の形態1にかかるA/D変換器100をA/D変換器200に入れ換えた構成を有する。A/D変換器200は、デルタシグマ変調器101をデルタシグマ変調器201に入れ換えた構成を有する。デルタシグマ変調器201は、積分器21及び帰還D/A変換器31を、それぞれ積分器22及び帰還D/A変換器32に入れ換えた構成を有する。デルタシグマ変調器201のその他の構成は、デルタシグマ変調器101と同様であるので、説明を省略する。また、制御ロジック回路5の比較部5bは、予め記憶された期待値とデジタル出力DOとの値を比較する。比較部5bは、比較結果に応じて、制御信号Scon、Ccon1、Ccon2及びVconを生成する。半導体装置2000のその他の構成は、半導体装置1000と同様であるので、説明を省略する。積分器22は、抵抗R22、増幅器AMP、可変容量C22を有する。抵抗R22は、入力切り換えスイッチ11の出力と増幅器AMPの入力との間に接続される。増幅器AMPの出力は、量子化器4の入力と接続される。可変容量C22は、増幅器AMPの入出力間に接続される。可変容量C22は、制御ロジック回路5からの制御信号Ccon1により、容量値が制御される。帰還D/A変換器32は、帰還D/A変換器31の容量C31を可変容量C32に入れ換えた構成を有する。可変容量C32は、制御ロジック回路5からの制御信号Ccon2により、容量値が制御される。帰還D/A変換器32のその他の構成は、帰還D/A変換器31と同様であるので、説明を省略する。続いて、本実施の形態にかかる半導体装置2000の動作について説明する。本実施の形態においては、抵抗R22の抵抗値はRin、可変容量C22の容量値はCf、可変容量C32の容量値はCdacである。よって、半導体装置2000においても、上述の式1~3が成立する。制御ロジック回路5は、外部からのキャリブレーション開始信号不図示に応じて、デルタシグマ変調器201のキャリブレーションを行う。キャリブレーションを行うために、比較部5bは、制御信号Vconにより、参照電圧生成回路6が出力する参照電圧Vrefcの値を設定する。そして、比較部5bは、制御信号Sconにより、入力切り換えスイッチ11の接続を、参照電圧Vrefc側に切り換える。その後、デジタル出力生成部5aは、積分器22に参照電圧Vrefcが供給されている状態で、PDM信号PDMを監視する。ここで、比較部5bには、設定した参照電圧Vrefc入力Xに対するデジタル出力DOの期待値が、予め記憶されている。比較部5bは、デジタル出力DOと期待値とを比較する。そして、比較部5bは、比較結果に応じて、帰還D/A変換器32の可変容量C32の容量値Cdacを調整する。比較部5bは、デジタル出力DOが期待値よりも小さい場合には、デジタル出力DOの値が期待値に近づくように、可変容量C32の容量値Cdacを小さくする。他方、デジタル出力DOが期待値よりも大きい場合には、デジタル出力DOの値が期待値に近づくように、可変容量C32の容量値Cdacを大きくする。また、可変容量C32の容量値Cdacと積分器22の可変容量C22の容量値Cfとは、同様のばらつきを有する。よって、比較部5bは、可変容量C32の容量値Cdacの調整幅に対応して、可変容量C22の容量値Cfを調整する。すなわち、制御ロジック回路5は、積分器22のRC時定数を調整することができる。可変容量C22及びC32の面積が同等である場合には、比較部5bは、可変容量C32の容量値Cdacの調整幅と同じ分だけ、可変容量C22の容量値Cfを調整する。また、可変容量C22及びC32の面積が異なる場合には、比較部5bは、可変容量C32の容量値Cdacの調整幅に、可変容量C32に対する可変容量C22の面積比を乗じた分だけ、可変容量C22の容量値Cfを調整する。これにより、制御ロジック回路5は、デジタル出力DOの値と期待値とが一致するように、可変容量C22及びC32の抵抗値を決定する。可変容量C22及びC32の容量値の調整が完了したならば、比較部5bは、制御信号Vconにより、入力切り換えスイッチを入力振幅電圧Vin側に切り換えて、キャリブレーション動作を終了する。なお、可変容量C32を複数の容量Cにより構成し、直列接続又は並列接続された容量Cの数を変化させることにより可変容量C32の容量値Cdacを変化させることができる。この構成では、可変容量C32の容量値Cdacは離散的に変化する。これは、可変容量C22でも同様である。よって、本構成によれば、半導体装置1000と同様の作用効果を奏する半導体装置2000を提供することが可能である。実施の形態3次に、実施の形態3にかかる半導体装置3000について説明する。図5は、実施の形態3にかかる半導体装置3000の要部の構成を示すブロック図である。半導体装置3000は、実施の形態1にかかるA/D変換器100をA/D変換器300に入れ換えた構成を有する。A/D変換器300は、実施の形態1にかかるA/D変換器100の入力切り換えスイッチ11を、入力切り換えスイッチ12に入れ換えた構成を有する。半導体装置3000のその他の構成は、半導体装置1000と同様であるので、説明を省略する。なお、参照電圧生成回路6は、参照電圧Vrefc及びVref以外にも、参照電圧Vrefcを反転させた参照電圧-Vrefcを出力する。入力切り換えスイッチ12は、3つの入力に、それぞれ参照電圧Vrefc、参照電圧-Vrefc、入力振幅電圧Vinが入力される。入力切り換えスイッチ12は、制御ロジック回路5からの制御信号Sconに応じて、参照電圧Vrefc、参照電圧-Vrefc及び入力振幅電圧Vinのいずれかを、積分器21へ出力する。つまり、本実施の形態では、参照電圧Vrefc及び参照電圧-Vrefcについて、2通りのキャリブレーション動作を行うことが可能である。図6は、半導体装置3000におけるキャリブレーション動作を模式的に示すグラフである。図6において、値Val1は、キャリブレーション前のデルタシグマ変調器101に参照電圧Vrefcを供給した場合のデジタル出力DOの値である。値Val2は、キャリブレーション前のデルタシグマ変調器101に参照電圧-Vrefcを供給した場合のデジタル出力DOの値である。期待値Eは、デルタシグマ変調器101に参照電圧Vrefcを供給した場合に出力されるべきデジタル出力DOの期待値である。期待値-Eは、デルタシグマ変調器101に参照電圧Vrefcを供給した場合に出力されるべきデジタル出力DOの期待値である。なお、キャリブレーション前のデルタシグマ変調器101の特性を特性線L61で表示し、キャリブレーション後の目標特性を特性線L62で表示する。図6に示すように、キャリブレーション前特性線L61においては、値Val1及び値Val2が、それぞれ期待値E及び-Eから乖離しているのみならず、特性線L61は、原点を通過していない。つまり、キャリブレーション前のデルタシグマ変調器101の特性を2点測定することで、RCばらつき特性線L61の傾きのみならず、RCばらつき以外の、例えばDCオフセット等のデルタシグマ変調器101の特性のずれを検出することができる。つまり、本構成によれば、参照電圧Vrefc及び-Vrefcを供給してキャリブレーションを行うことにより、デルタシグマ変調器101の特性を特性線L62に一致させることが可能である。従って、本構成によれば、RCばらつき特性線L61の傾きのみならず、RCばらつき以外の特性のずれを補正することができる半導体装置を提供することができる。実施の形態4次に、実施の形態4にかかる半導体装置4000について説明する。図7は、実施の形態4にかかる半導体装置4000の要部の構成を示すブロック図である。半導体装置4000は、参照電圧生成回路6から、入力切り換えスイッチ11及びスイッチSWに、同一の参照電圧Vrefが入力される。半導体装置4000のその他の構成は、半導体装置1000と同様であるので、説明を省略する。本構成によれば、参照電圧生成回路6が生成する参照電圧の数を削減することができる。これにより、参照電圧生成回路6の構成を簡易化し、参照電圧生成回路6の回路規模を抑制することが可能となる。その他の実施の形態なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態1~3においても、実施の形態4と同様に、入力切り換えスイッチ及び帰還D/A変換器のスイッチに、同一の参照電圧を供給してもよい。また、実施の形態1、2及び4においても、実施の形態3と同様に、入力切り換えスイッチ11を入力切り換えスイッチ12に入れ換えることができる。実施の形態1及び2は、適宜組み合わせて、可変抵抗の抵抗値及び可変容量の抵抗値を調整することも可能である。また、実施の形態1及び2にかかる構成を組み合わせた、可変抵抗の抵抗値及び可変容量の抵抗値を調整する構成に、実施の形態3にかかる入力切り換えスイッチ12を適用することも可能である。さらに、本構成においても、実施の形態4と同様に、入力切り換えスイッチ及び帰還D/A変換器のスイッチに、同一の参照電圧を供給してもよい。上述の実施の形態では、連続型デルタシグマ変調器の構成として、最もシンプルな1次の積分器を使った構成について説明したが、この例に限られない。つまり、2次以上の積分器を適用するD/A変換器を構成とすることが可能である。また、上述の実施の形態では、説明を簡略化するためにシングルエンドの構成について説明したが、差動構成においても同様の作用効果を奏することができることはいうまでもない。上述の実施の形態では、制御ロジック回路を独立した回路ブロックとして説明したが、制御ロジック回路は、半導体装置内に設けられた別のロジック回路に組み込まれていてもよい。通常、連続型デルタシグマ変調器の場合には、量子化器の出力側には、PDM信号をデジタルコードに変換するデシメーションフィルタが設けられる。従って、例えば、制御ロジック回路は、デシメーションフィルタが設けられたロジック回路内に組み込まれてもよい。上述の実施の形態では、参照電圧生成回路はA/D変換器の外部に設けられているが、例えば、A/D変換器の内部に設けられてもよい。