ブラウンアウト検出回路であって、第1電源電圧端子に接続される第1端子および第2端子を有する第1抵抗素子と、前記第1抵抗素子の前記第2端子に接続される第1電流電極と、制御電極と、第2電流電極とを有する第1導電性タイプの第1トランジスタと、前記第1トランジスタの前記第2端子に接続される第1電流電極と、制御電極と、第2電源電圧端子に接続された第2電流電極とを有する第2導電性タイプの第2トランジスタと、前記第1抵抗素子の前記第1端子に接続される第1入力端子と、前記第1抵抗素子の第2端子に接続される第2入力端子と、ブラウンアウト検出信号を提供するための出力端子とを有する比較器と、を備える、ブラウンアウト検出回路。前記ブラウンアウト検出回路は、スタティックランダムアクセスメモリSRAMセルを備えるデータ処理システムの一部であり、前記第1トランジスタが、前記第1導電性タイプを有する前記SRAMセルのトランジスタの第1閾値電圧をモデルとし、前記第2トランジスタが、前記第2導電性を有する前記SRAMセルのトランジスタの第2閾値電圧をモデルとする、請求項1に記載のブラウンアウト検出回路。前記第1トランジスタと前記第2トランジスタとの間に接続される第2抵抗素子をさらに備える、請求項1に記載のブラウンアウト検出回路。前記比較器の前記出力端子に接続される入力端子と、出力端子とを有する駆動回路と、前記駆動回路の前記出力端子に接続される入力端子および出力端子を有するラッチと、をさらに備える、請求項1に記載のブラウンアウト検出回路。前記第2トランジスタの前記第2電流電極と前記第2電源電圧端子との間に接続される第2抵抗素子をさらに備える、請求項1に記載のブラウンアウト検出回路。前記比較器は、前記第1電源電圧端子に接続される第1電流電極と、互いに接続される制御電極および第2電流電極とを有する第3トランジスタと、前記第3トランジスタの前記制御電極と前記第2電流電極の両方に接続される第1電流電極と、前記第1抵抗素子の前記第1端子に接続される制御電極と、第2電流電極とを有する第4トランジスタと、前記第1電源電圧端子に接続される第1電流電極と、前記第3トランジスタの前記制御電極および前記第2電流電極に接続される制御電極と、第2電流電極とを有する第5トランジスタと、前記第5トランジスタの前記第2電流電極に接続される第1電流電極と、前記第1抵抗素子の前記第2端子に接続される制御電極と、前記第4トランジスタの前記第2電流電極に接続される第2電流電極とを有する第6トランジスタと、を含む、請求項1に記載のブラウンアウト検出回路。前記第4トランジスタの前記制御電極の幅長比は、前記第6トランジスタの前記制御電極の幅長比と異なる、請求項6に記載のブラウンアウト検出回路。ブラウンアウト検出回路は、複数のメモリセルを有するスタティックランダムアクセスメモリSRAMセルに供給される電源電圧をモニタするためのものであり、前記第1トランジスタはPチャネルトランジスタであり、前記第2トランジスタはNチャネルトランジスタであり、前記第1トランジスタが前記複数のメモリセルの1つのセルのPチャネルトランジスタの第1閾値電圧をモデルとし、前記第2トランジスタが前記複数のメモリセルの1つのセルのNチャネルトランジスタの第2閾値電圧をモデルとする、請求項1に記載のブラウンアウト検出回路。前記第1抵抗素子はポリシリコン抵抗器であることを特徴とする、請求項1に記載のブラウンアウト検出回路。データ処理システムであって、プロセッサと、前記プロセッサに接続され、複数のメモリセルを備えるメモリであって、前記複数のメモリセルの各々は第1電源電圧端子および第2電源電圧端子に接続され、各メモリセルがデータ記憶ノードに接続されるプルアップトランジスタおよびプルダウントランジスタを有する、メモリと、ブラウンアウト検出回路と、を備え、前記ブラウンアウト検出回路は、前記第1電源電圧端子に接続される第1端子と、第2端子とを有する第1抵抗素子と、前記第1抵抗素子の前記第2端子に接続されるソースと、前記第2電源電圧端子に接続されるゲートと、ドレインとを有するPチャネルトランジスタであって、前記Pチャネルトランジスタは、前記メモリのメモリセルのプルアップトランジスタの特性をモデルとするものである、Pチャネルトランジスタと、前記Pチャネルトランジスタの前記ドレインに接続されるドレインと、前記第1電源電圧端子に接続されるゲートと、前記第2電源電圧端子に接続されるソースとを有するNチャネルトランジスタであって、前記Nチャネルトランジスタは前記メモリセルのプルダウントランジスタの特性をモデルとするものである、Nチャネルトランジスタと、前記第1抵抗素子の前記第1端子に接続される第1入力端子と、前記第1抵抗素子の前記第2端子に接続される第2入力端子と、前記第1および第2電源電圧端子に供給される供給電圧が所定電圧より低いという検出に応答してブラウンアウト検出信号を供給するための出力端子とを有する比較器とを含む、データ処理システム。前記ブラウンアウト検出回路が、前記Pチャネルトランジスタと前記Nチャネルトランジスタとの間に接続される第2抵抗素子をさらに備える、請求項10に記載のデータ処理システム。前記ブラウンアウト検出回路が、前記Nチャネルトランジスタの前記ソースと前記第2電源電圧端子との間に接続される第2抵抗素子をさらに備える、請求項10に記載のデータ処理システム。前記比較器は、前記第1電源電圧端子に接続される第1電流電極と、互いに接続される制御電極および第2電流電極とを有する第1トランジスタと、前記第1トランジスタの前記制御電極および前記第2電流電極の両方に接続される第1電流電極と、前記第1抵抗素子の前記第1端子に接続される制御電極と、第2電流電極とを有する第2トランジスタと、前記第1電源電圧端子に接続される第1電流電極と、前記第1トランジスタの前記制御電極および前記第2電流電極に接続される制御電極と、第2電流電極とを有する第3トランジスタと、前記第3トランジスタの前記第2電流電極に接続される第1電流電極と、前記第1抵抗素子の前記第2端子に接続される制御電極と、前記第2トランジスタの前記第2電流電極に接続される第2電流電極とを有する第4トランジスタと、を含む、請求項10に記載のデータ処理システム。前記第2トランジスタの前記制御電極の幅長比は、前記第4トランジスタの前記制御電極の幅長比と異なる、請求項13に記載のデータ処理システム。前記ブラウンアウト検出信号は前記プロセッサに供給される、請求項10に記載のデータ処理システム。前記プルアップトランジスタの前記特性は前記プルアップトランジスタの閾値電圧であり、前記プルダウントランジスタの前記特性は前記プルダウントランジスタの閾値電圧である、請求項10に記載のデータ処理システム。データ処理システムであって、プロセッサと、前記プロセッサに接続されるスタティックランダムアクセスメモリSRAMと、ブラウンアウト検出回路と、を備え、前記ブラウンアウト検出回路は、第1電源電圧端子に接続される第1端子と、第2端子とを有する第1抵抗素子と、前記第1抵抗素子の前記第2端子に接続されるソースと、第2電源電圧端子に接続されるゲートと、ドレインとを有するPチャネルトランジスタであって、前記Pチャネルトランジスタは前記SRAMのメモリセルのプルアップトランジスタの閾値電圧をモデルとするためのものである、Pチャネルトランジスタと、前記Pチャネルトランジスタの前記ドレインに接続されるドレインと、前記第1電源電圧端子に接続されるゲートと、前記第2電源電圧端子に接続されるソースとを有するNチャネルトランジスタであって、前記Nチャネルトランジスタは前記メモリセルのプルダウントランジスタの閾値電圧をモデルとするためのものである、Nチャネルトランジスタと、前記第1抵抗素子の前記第1端子に接続される第1入力端子と、前記第1抵抗素子の前記第2端子に接続される第2入力端子と、ブラウンアウト検出信号を供給するための出力端子とを有する比較器とを含む、データ処理システム。前記ブラウンアウト検出回路が、前記Pチャネルトランジスタと前記Nチャネルトランジスタとの間に接続される第2抵抗素子をさらに備える、請求項17に記載のデータ処理システム。前記ブラウンアウト検出回路が、前記Nチャネルトランジスタの前記ソースと前記第2電源電圧端子との間に接続される第2抵抗素子をさらに備える、請求項17に記載のデータ処理システム。前記ブラウンアウト検出信号は前記プロセッサに供給される、請求項17に記載のデータ処理システム。本発明は例示により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。SRAMのようなメモリを有するデータ処理システムに使用されるブラウンアウト検出回路が提供される。ブラウンアウト検出回路は、基準回路、抵抗素子および比較器を含む。基準回路が、SRAMセルに使用されるPチャネルトランジスタと類似する1つまたは複数の特性を有するPチャネルトランジスタを含む。基準回路も、SRAMセルに使用されるNチャネルトランジスタと類似する1つまたは複数の特性を有するNチャネルトランジスタを含む。1つまたは複数の特性が、PチャネルおよびNチャネルトランジスタの閾値電圧VTを含んでもよい。基準回路において、PチャネルトランジスタおよびNチャネルトランジスタは抵抗素子と直列に接続される。比較器が、抵抗素子の両端に接続される入力端子と、ブラウンアウト検出信号を供給するための出力端子とを含む。比較器が内蔵オフセットを含み得る。電源電圧が所定電圧レベル以下に降下した場合、NチャネルトランジスタおよびPチャネルトランジスタの1つまたはその両方が実質的に非導通となり、抵抗素子を介した電圧の変化を比較器が検出して、電源電圧が、SRAMセルに格納されるデータを破損される可能性のあるレベル以下に降下していることをデータ処理システムに通知するために、ブラウンアウト検出信号を供給する。SRAMセルのトランジスタの1つまたは複数の特性をモデルとする基準回路を含むことによって、ブラウンアウト検出回路がより正確に低電圧状態を検出することが可能となり、よって、正しいシステム動作のために、低減された電圧マージンが求められる。1つの態様において、第1電源電圧端子に接続される第1端子と、第2端子とを有する第1抵抗素子、第1抵抗素子の第2端子に接続される第1電流電極と、制御電極と、第2電流電極とを有する第1導電性の第1トランジスタ、第1トランジスタの第2電流電極に接続される第1電流電極と、制御電極と、第2電源電圧端子に接続される第2電流電極とを有する第2トランジスタおよび、第1抵抗素子の第1端子に接続される第1入力端子と、第1抵抗素子の第2端子に接続される第2入力端子と、ブラウンアウト検出信号を供給するための出力端子とを有する比較器を備えるブラウンアウト検出回路が提供される。ブラウンアウト検出回路は、スタティックランダムアクセスメモリSRAMを備えるデータ処理システムの一部であってもよく、第1トランジスタが第1導電性タイプを有するSRAMセルのトランジスタの第1閾値電圧をモデルとしてもよく、第2トランジスタが第2導電性タイプを有するSRAMセルのトランジスタの第2閾値電圧をモデルとしてもよい。ブラウンアウト検出回路は、第1トランジスタと第2トランジスタとの間に接続される第2抵抗素子をさらに備えてもよい。ブラウンアウト検出回路は、比較器の出力端子に接続される入力端子と、出力端子とを有する駆動回路、および駆動回路の出力端子に接続される入力端子と、出力端子とを有するラッチをさらに備えてもよい。ブラウンアウト検出回路は、第2トランジスタの第2電流電極と第2電源電圧端子との間に接続される第2抵抗素子をさらに備えてもよい。比較器が、第1電源電圧端子に接続される第1電流電極と、互いに接続される制御電極及び第2電流電極とを有する第3トランジスタ、第3トランジスタの制御電極および第2電流電極の両方に接続される第1電流電極と、第1抵抗素子の第1端子に接続される制御電極と、第2電流電極とを有する第4トランジスタ、第1電源電圧端子に接続される第1電流電極と、第3トランジスタの制御電極および第2電流電極に接続される制御電極と、第2電流電極とを有する第5トランジスタ、および第5トランジスタの第2電流電極に接続される第1電流電極と、第1抵抗素子の第2端子に接続される制御電極と、第4トランジスタの第2電流電極に接続される第2電流電極とを有する第6トランジスタを備えてもよい。第4トランジスタの制御電極の幅長比は、第6トランジスタの制御電極の幅長比と異なり得る。ブラウンアウト検出回路は、複数のメモリセルを有するスタティックランダムアクセスメモリSRAMに供給される電源電圧をモニタするために使用可能であり、ここで、第1トランジスタはPチャネルトランジスタであり、第2トランジスタはNチャネルトランジスタであり、第1トランジスタが複数のメモリセルの1つのセルのPチャネルトランジスタの第1閾値電圧をモデルとし、第2トランジスタが複数のモデルセルの1つのセルのNチャネルトランジスタの第2閾値電圧をモデルとする。第1抵抗素子はポリシリコン抵抗器として特徴付けられ得る。別の態様において、プロセッサと、プロセッサに接続され、複数のメモリセルを備えるメモリであって、該複数のメモリセルの各々は第1電源電圧端子および第2電源電圧端子に接続され、データ記憶ノードに接続されるプルアップトランジスタおよびプルダウントランジスタを有するメモリと、ブラウンアウト検出回路とを備えるデータ処理システムが提供され、ブラウンアウト検出回路は、第1電源電圧端子に接続される第1端子と、第2端子とを有する第1抵抗素子、第1抵抗素子の第2端子に接続されるソースと、第2電源電圧端子に接続されるゲートと、ドレインとを有するPチャネルトランジスタであって、メモリのメモリセルのプルアップトランジスタの特性をモデルとするためのものであるPチャネルトランジスタ、Pチャネルトランジスタのドレインに接続されるドレインと、第1電源電圧端子に接続されるゲートと、第2電源電圧端子に接続されるソースとを有するNチャネルトランジスタであって、メモリセルのプルダウントランジスタの特性をモデルとするためのものであるNチャネルトランジスタ、第1抵抗素子の第1端子に接続される第1入力端子と、第1抵抗素子の第2端子に接続される第2入力端子と、第1および第2電源電圧端子に供給される電源電圧が所定電圧より低いという検出に応答してブラウンアウト検出信号を供給するための出力端子とを有する比較器を備える。ブラウンアウト検出回路が、PチャネルトランジスタとNチャネルトランジスタとの間に接続される第2抵抗素子をさらに備えてもよい。ブラウンアウト検出回路が、Nチャネルトランジスタのソースと第2電源電圧端子との間に接続される第2抵抗素子をさらに備えてもよい。比較器が、第1電源電圧端子に接続される第1電流電極と、互いに接続される制御電極および第2電流電極とを有する第1トランジスタ、第1トランジスタの制御電極および第2電流電極の両方に接続される第1電流電極と、第1抵抗素子の第1端子に接続される制御電極と、第2電流電極とを有する第2トランジスタ、第1電源電圧端子に接続される第1電流電極と、第1トランジスタの制御電極および第2電流電極に接続される制御電極と、第2電流電極とを有する第3トランジスタ、および第3トランジスタの第2電流電極に接続される第1電流電極と、第1抵抗素子の第2端子に接続される制御電極と、第2トランジスタの第2電流電極に接続される第2電流電極とを有する第4トランジスタを備える。第2トランジスタの制御電極の幅長比は、第4トランジスタの制御電極の幅長比と異なり得る。ブラウンアウト検出信号はプロセッサに供給されてもよい。プルアップトランジスタの特性は、プルアップトランジスタの閾値電圧であってもよく、プルダウントランジスタの特性は、プルダウントランジスタの閾値電圧であってもよい。別の態様において、プロセッサと、プロセッサに接続されるスタティックランダムアクセスメモリSRAMと、ブラウンアウト検出回路とを備えるデータ処理システムが提供され、ブラウンアウト検出回路は、第1電源電圧端子に接続される第1端子と、第2端子とを有する第1抵抗素子、第1抵抗素子の第2端子に接続されるソースと、第2電源電圧端子に接続されるゲートと、ドレインとを有するPチャネルトランジスタであって、SRAMのメモリセルのプルアップトランジスタの閾値電圧をモデルとするためのものであるPチャネルトランジスタ、Pチャネルトランジスタのドレインに接続されるドレインと、第1電源電圧端子に接続されるゲートと、第2電源電圧端子に接続されるソースとを有するNチャネルトランジスタであって、メモリセルのプルダウントランジスタの閾値電圧をモデルとするためのものであるNチャネルトランジスタ、および第1抵抗素子の第1端子に接続される第1入力端子と、第1抵抗素子の第2端子に接続される第2入力端子と、ブラウンアウト検出信号を供給するための出力端子とを有する比較器を含む。ブラウンアウト検出回路が、PチャネルトランジスタとNチャネルトランジスタとの間に接続される第2抵抗素子をさらに備えてもよい。ブラウン検出回路が、Nチャネルトランジスタのソースと第2電源電圧端子との間に接続される第2抵抗素子をさらに備えてもよい。ブラウンアウト検出号はプロセッサに供給されてもよい。ここで使用されるものとして、用語バスは、1以上の各種の情報、例えばデータ、アドレス、制御又は状態を送信するために使用される複数の信号又は導線を言及するものとして使用される。ここで説明される導線は、複数の導線、単方向の導線、又は双方句の導線として参照して図示又は説明される。しかしながら、異なる実施形態は導線の実施を変更してもよい。例えば、別々の単方向の導線が、双方向の導線に代えて使用されてもよく、逆もまた同様である。また、複数の導線が、多数の信号を連続的に送信したり、同時に多重送信したりする単一の導線で置き換えられても良い。同様に、多数の信号を送信する単一の導線が、これらの信号の部分集合を送信する各種の異なる導線に分割されてもよい。従って、信号を送信するための多数の選択肢が存在する。アサートするやセットする及びネゲートするあるいはディアサートするやクリアするという語は、本明細書において、それぞれ、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にすることを言及する場合に用いられている。論理的に真の状態が論理レベル1の場合、論理的に偽の状態は論理レベルゼロである。また、論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は論理レベル1である。本明細書記載された各信号は正論理または負論理として設計し得る。ここで、負論理は、信号名上に線バーを書くか、または名の後にアスタリスクを続けることにより指定される。負論理信号の場合、信号はアクティブローであり、論理的に真の状態は論理レベル0に相当する。正論理信号の場合、信号はアクティブハイであり、論理的に真の状態は論理レベル1に相当する。本明細書に記載された任意の信号は、負論理または正論理信号として設計することができる。従って、代替実施形態において、正論理信号として記載された信号は負論理信号として実行可能であり、負論理信号として記載された信号は正論理信号として実行可能である。図1は、一実施形態のデータ処理システム10のブロック図を示す。データ処理システム10は、簡略されるデータ処理システムであり、プロセッサ12、メモリ14、およびブラウンアウト検出回路16を含む。他の実施形態において、データ処理システム10が、他の機能ブロックおよび追加的メモリを含んでもよい。一実施形態において、データ処理システムは、システムオンチップSoCとして集積回路上に実装され得る。また、データ処理システム10は、従来の金属酸化物半導体CMOSの製造工程または他の製造工程を用いて一体化されてもよい。プロセッサ12は、例えば、マイクロプロセッサコア、マイクロコントローラ、デジタル信号プロセッサDSP、などのいかなるデータプロセッサであってもよい。プロセッサ12は、電源電圧を受けるVDD1およびVSSとラベル付けらされた電源電圧端子に接続される。プロセッサ12は、レジスタ18を含む。レジスタ18は、1つまたは複数のビットの情報を格納する一般的なレジスタである。プロセッサ12は、図1では示されない追加のレジスタを有してもよい。メモリ14は、複数の導体によってプロセッサ12と双方向的に接続される。複数の導体がシステムバスを備えてもよい。他の実施形態において、他の機能ブロックはバスに接続されてもよい。また、メモリ14が、電源電圧を入力するVDD2およびVSSとラベル付けされた電源電圧端子に接続される。メモリ14が、プロセッサ12によって使用されるデータおよび/または命令を格納する複数のメモリセルを含む。例えば、メモリ14はキャッシュメモリである。メモリ14も、クロス接続されるラッチを有するレジスタファイルであってよい。図示される実施形態において、メモリ14はスタティックランダムアクセスメモリSRAMである。電源電圧端子VDD1は第1電源電圧を入力するためのものであり、電源電圧端子VDD2は第2電源電圧を入力するためのものである。電源電圧は、異なるまたは同一電圧であってもよい。一実施形態において、VDD1およびVDD2が正の1ボルトを入力してもよく、電源電圧端子VSSは接地0ボルトに接続される。また、電源電圧は独立して制御される。例えば、データ処理システム10は、プロセッサ12がデータを処理しない間、電力消費を低減するためのモードで動作する低電力又は待機モードを有する。低電力モードの間、電源電圧VDD1はプロセッサ12に供給されず、同時に、電源電圧VDD1が復旧される時、プロセッサ12によって使用されるメモリ14に格納されるデータを保全するために、メモリ14へ電源電圧VDD2を維持する。例えば、一実施形態において、VDD1およびVDD2の両方が通常動作モードの間、正の1.0ボルトの電源電圧を入力する。低電力モードの間、VDD1の電源電圧はゼロボルトに減少され、同時に、VDD2は1ボルトに維持される。別の実施形態において、電力消費をさらに減少するために、低電力モードの間、電源電圧VDD2は、0.5ボルト等のメモリ14の最低データ保全電圧に低減される。また、低電力モードの間、電力消費をさらに減少するために、メモリ14に接続される電源電圧端子VSSの電圧レベルは、接地よりわずかに増加されてもよい。ブラウンアウト検出回路16は、電源電圧端子VDD2およびVSSに接続され、メモリ14に供給される電源電圧をモニタするためのものある。ブラウンアウト検出回路16は、プロセッサ12のレジスタ18にBO_DETとラベル付けされたブラウンアウト検出信号を供給するように接続される。メモリ14に供給される電源電圧が0.5ボルトのような所定の最低電圧より低く降下した場合、電源電圧がメモリ14の特定の最低データ保全電圧より低く降下したことをプロセッサ12に通知するために、ブラウンアウト検出信号BO_DETはアサートされる。例えば、メモリ14の最低データ保全電圧は0.5ボルトである。電源電圧VDD2の電圧レベルを正確に検出するために、ブラウンアウト検出回路16が、メモリセルのトランジスタをモデルとするかまたは模擬するトランジスタを含む。すなわち、ブラウンアウト検出回路16が、メモリ14のメモリセルのトランジスタと実質的に同一またはある点で類似するトランジスタを有する基準回路を含む。一実施形態において、基準回路のトランジスタは、メモリセルのプルアップおよびプルダウントランジスタの閾値電圧をモデルとする。従って、ブラウンアウト検出回路16により、メモリセルの工程および温度変化を追跡し、従来のブラウンアウト検出回路より低い検出マージンを得ることが可能となる。ブラウンアウト検出回路の1つの例示的実施形態は以下に説明される。図2が、図1のメモリ14の代表的なSRAMセル20の概略図を示す。SRAMセル20はメモリ14の複数のSRAMセルのうちの1つである。メモリ14は、行および列に構成されるメモリセルのアレイを有する一般的なSRAMである。一行のメモリセルが、ワード線およびワード線に接続されるすべてのメモリセルを含む。一列のメモリセルが、ビット線またはビット線対と、ビット線またはビット線対に接続されるすべてのメモリセルとを含む。SRAMセル20は、WLのラベルと付けされたワード線およびBLかつBLとラベル付けされたビット線対に接続され、ここで、ビット線BLの論理状態はビット線BLの論理状態の相補論理状態である。SRAMセル20は一般的な6個のトランジスタSRAMセルであり、プルアップPチャネルトランジスタ22および26と、プルダウンNチャネルトランジスタ24および28とを備えるクロス接続ラッチを備える。Pチャネルトランジスタ22が、電源電圧端子VDD2に接続される第1電流電極ソースと、記憶ノードN2に接続される制御電極ゲートと、記憶ノードN1に接続される第2電流電極ドレインとを有する。Nチャネルトランジスタ24が、記憶ノードN1に接続される第1電流電極ドレインと、記憶ノードN2に接続される制御電極ゲートと、電源電圧端子VSSに接続される第2電流電極とを有する。Pチャネルトランジスタ26がVDD2に接続されるソースと、記憶ノードN1に接続されるゲートと、記憶ノードN2に接続されるドレインとを有する。Nチャネルトランジスタ28が、記憶ノードN2に接続されるドレインと、記憶ノードN1に接続されるゲートと、VSSに接続されるソースとを有する。SRAMセル20を選択およびアクセスするために必要な回路が図面に示されないことを注意されたい。SRAMセル20は、Nチャネルアクセストランジスタ30および32も含む。Nチャネルトランジスタ30が、ビット線BLに接続される第1ソース/ドレイン端子と、ワード線WLに接続されるゲートと、記憶ノードN1に接続される第2ソース/ドレイン端子とを有する。Nチャネルトランジスタ32が、記憶ノードN2に接続される第1ソース/ドレイン端子と、ワード線WLに接続されるゲートと、ビット線BLに接続される第2ソース/ドレイン端子とを有する。一般に、SRAMセルは、双安定であり、2つの記憶ノードN1およびN2における差動電圧として論理状態を格納する。すなわち、記憶ノードN1が論理ローを格納した場合、記憶ノードN2が論理ハイを格納し、その逆の状態もある。例えば、記憶ノードN1はローであり、記憶ノードN2はハイである場合、プルアップトランジスタ22はオフであり、プルダウントランジスタはオンであり、よって、ノードN1は約VSSに引き下げさられる。同様に、プルアップトランジスタ26はオンであり、プルダウントランジスタ28はオフである場合、ノードN2を約VDD2に引き上げられる。トランジスタの相対的駆動強度およびそれらの閾値電圧により、SRAMセル20が論理状態を変化することの困難性の程度が決定される。格納される論理状態を信頼性の高い状態で維持するために、電源変動により格納された論理状態が不意に変化しないように、VDD2における電源電圧は、最低データ保全電圧より高い電圧である必要がある。工程変化および温度は、SRAMセルの最低データ保全電圧に影響を与える様々な要因の一つである。電源電圧が最低データ保全電圧より低く降下した場合、駆動強度および閾値電圧VTにおける差により、論理状態がフリップまたは変化することが可能となる。一般に、通常動作電圧は、最低データ保全電圧よりかなり高い。しかしながら、電源電圧が電力消費を低減するために低下した場合、SRAMセルの格納された論理状態はより変化し易くなる。ブラウンアウト検出回路は、電源電圧が最低安全電圧レベルより低くまたは最低安全電圧レベルの近くに降下されることが原因でデータが破損される可能性があることSRAMを使用するシステムに警告するために使用される。ブラウンアウト検出回路の正確度により、低電力モードの間、電源電圧をどの程度減少させることができるかということに影響を与える。図3は、一実施形態にしたがってデータ処理システム10のブラウンアウト検出回路16の部分概略および部分ブロック図を示す。ブラウンアウト検出回路16が、基準回路36、抵抗器38、比較器40、駆動回路42およびラッチ44を含む。抵抗器38が、電源電圧端子VDD2に接続される第1端子および第2端子を有する。図示される実施形態において、抵抗器38は一般的なポリシリコン抵抗器として具体化される。他の実施形態において、抵抗器38は別のタイプの受動または能動抵抗素子であってもよい。基準回路36が、Pチャネルトランジスタ46、抵抗器48、Nチャネルトランジスタ50および抵抗器52を含む。Pチャネルトランジスタ46が、抵抗器38の第2端子に接続される第1電流電極ソースと、VSSに接続される制御電極ゲートと、VDD2に接続される基板端子とを有する。抵抗器48が、Pチャネルトランジスタ46のドレインに接続される第1端子と、第2端子とを有する。Nチャネルトランジスタ50が、抵抗器48の第2端子に接続される第1電流電極ドレインと、VDD2に接続される制御電極ゲートと、第2電流電極ソースと、VSSに接続される基板端子とを有する。抵抗器52が、トランジスタ50の第2電流電極に接続される第1端子と、VSSに接続される第2端子とを有する。抵抗器48および52は一般的なポリシリコン抵抗器であるが、別のタイプの受動または能動抵抗デバイスであってもよい。通常、アナログおよび論理回路での使用のために設計されるトランジスタは、SRAMセルに使用されるトランジスタと異なるように形成され、SRAMおよび論理またはアナログ回路が同一集積回路の一部であっても、異なる特性を有する。図2のPチャネルトランジスタ22および26のようなSRAMセルのPチャネルプルアップトランジスタの1つまたは複数の特性をモデルとするために、Pチャネルトランジスタ46が基準回路36に備えられる。一実施形態において、Pチャネルトランジスタ46は、アレイのプルアップトランジスタと実質的に同一であるようにPチャネルトランジスタ46はSRAMアレイの一部として形成される。別の実施形態において、PチャネルトランジスタはSRAMアレイの外部に実装され得るが、SRAMセルのプルアップトランジスタの所定の特性をモデルとするように実装され得る。例えば、Pチャネルトランジスタ46は、SRAMセルのプルアップトランジスタと実質的に同様なPチャネルVTを有し、かつ他の点では異なるように実装され得る。同様に、図2のNチャネルトランジスタ24および28のようなSRAMセルのNチャネルプルダウントランジスタの1つまたは複数の特性をモデルとするために、Nチャネルトランジスタ50が基準回路36に備えられる。Nチャネルトランジスタ50はアレイのプルダウントランジスタと実質的に同一であるようにNチャネルトランジスタ50はSRAMアレイの一部として形成される。別の実施形態において、Nチャネルトランジスタ50はSRAMアレイの外部に実装され得るが、SRAMセルのプルダウントランジスタの所定の特性をモデルとするように実装され得る。例えば、Nチャネルトランジスタ50は、SRAMセルのプルダウントランジスタと実質的に同様なNチャネルVTを有し、かつ他の点では異なるように実装され得る。比較器40が、Pチャネルトランジスタ54および56と、Nチャネルトランジスタ58および60と、抵抗器62とを含む。Pチャネルトランジスタ54が、VDD2に接続される第1電流電極ソースと、互いに接続される制御電極ゲートおよび第2電流電極ドレインとを有する。Pチャネルトランジスタ56が、VDD2に接続されるソースと、Pチャネルトランジスタ54のゲートおよびドレインに接続されるゲートと、N3とラベル付けされた出力ノードに接続されるドレインとを有する。動作の間、電源電圧が所定の最低電圧より低いという検出に応答して出力ノードN3がブラウンアウト検出信号を供給する。Nチャネルトランジスタ58が、Pチャネルトランジスタ54のドレインに接続されるドレインと、抵抗器38の第1端子に接続されるゲートと、ソースとを有する。Nチャネルトランジスタ60が、Pチャネルトランジスタ56のドレインに接続されるドレインと、抵抗器38の第2端子に接続されるゲートと、Nチャネルトランジスタ58のソースに接続されるソースとを有する。抵抗器62が、Nチャネルトランジスタ58および60のソースに接続される第1端子と、VSSに接続される第2端子とを有する。抵抗器62は、ポリシリコン抵抗器または他の能動または受動抵抗素子として実装され得る。一実施形態において、比較器40はオフセットを有するように設計される。すなわち、トランジスタ60は、トランジスタ58の幅対長比W/Lより大きな幅対長比を有するように形成される。駆動回路42が、Pチャネルトランジスタ64およびNチャネルトランジスタ66を備える。Pチャネルトランジスタ64が、VDD2に接続されるソースと、Pチャネルトランジスタ56のドレインに接続されるゲートと、ドレインとを有する。Nチャネルトランジスタ66が、Pチャネルトランジスタ64のドレインに接続されるドレインと、NBIASとラベル付けされたバイアス電圧を受けるゲートと、VSSに接続されるソースとを有する。駆動回路42が、ノードN3にて供給されるブラウンアウト検出信号を増幅する。ラッチ44は駆動回路42の出力の論理状態を格納する一般的なラッチである。ラッチ44が、Pチャネルトランジスタ64のドレインに接続される入力と、ブラウンアウト検出信号BO_DETを供給する出力とを有する。低電源電圧を正確に検出するために、ブラウンアウト検出回路16は、SRAMセルのプルアップトランジスタおよびプルダウントランジスタのVTをモデルとするトランジスタ46および50をそれぞれ有する基準セル36を備える。動作において、電源電圧VDD2が通常動作電圧である場合、トランジスタ46および50の各々のゲートソース電圧VGSはVTより高いので、トランジスタ46および50の各々は導通している。電流がデバイス38、46、48、50および52を通して流れる。抵抗器38は電流検出抵抗器として設けられる。トランジスタ60が実質的に非導通であり、トランジスタ58が導通となるように抵抗器38を介した電圧降下が比較器40の入力に供給される。ノードN3の電圧は約VDD2に引き上げられる。トランジスタ64は実質的に非導通であり、Nチャネル66がラッチ44の入力をローに引き下げ、ブラウンアウト検出信号BO_DETは論理ローにネゲートされる。電源電圧VDD2が減少し、トランジスタ46および50の1つまたは両方のゲートソース電圧VGSがトランジスタ46および50の閾値電圧より低く減少した場合、トランジスタ46および50の1つまたは両方が非導通となる。トランジスタ46および50のVTはSRAMセルのトランジスタのVTと実質的に同一または同様に設計されているので、ブラウンアウト検出回路16は、アレイのSRAMセルが故障し始める電圧に非常に近くになってブラウンアウト検出信号BO_DETを供給する。トランジスタ46および50の1つまたは両方が非導通となった場合、デバイス38、46、48、50および52を通して流れる電流が切断され、トランジスタ58および60がほぼ同一の電圧を受けるように抵抗器38を介する電圧降下が減少する。トランジスタ60はトランジスタ58より大きいより大きな幅長比ので、トランジスタ60はプルダウンノードN3を引き下げることが可能である。トランジスタ64が導通となり、ラッチ44の入力が引き上げられる。ブラウンアウト検出信号は論理ハイとしてアサートされ、上述したようにプロセッサ図1のレジスタ18に供給される。電源電圧がSRAMセルのプルアップ閾値電圧およびプルダウン閾値電圧より低く降下する前に、低電圧警告を提供することが望ましい。電源電圧がデータ破損を生じさせるに十分な低い電圧に降下する前にブラウンアウト検出信号が供給されるようにトランジスタ46および50の一つまたは両方を非導通にさせるような電圧レベルに増加するために、抵抗器52が設けられている。別の実施形態において、抵抗器52は基準回路46から除いてもよい。トランジスタ46および50のターンオフ電圧を増加する別の方法は、基板端子電圧レベルを増加することによってトランジスタ46および50の閾値電圧を増加することである。図示される実施形態において、このことは、トランジスタ46および50の基板端子が接続される位置を変更することによって達成され得る。例えば、トランジスタ46のVTは、第1端子の代わりに抵抗器38の第2端子に基板端子を接続することによって変更され得る。同様に、トランジスタ50のVTは、トランジスタ50の基板端子を抵抗器52の第1端子に接続することによって変更され得る。電源電圧がトランジスタ46および50が導通するのに十分に高い場合、電流が基準回路36を通して流れる。この電流の流れにより、ブラウンアウト検出回路16を有する集積回路の電力消費が増加する。電流の流れを減少するために、抵抗器48は電流リミッタとして設けられる。別の実施形態において、抵抗器48は使用されない。本発明は、特定の導電タイプまたは電位の極性に対して説明されてきたが、当業者は導電タイプ及び電位の極性を逆にし得ることを理解するであろう。例えば、別の実施形態では、抵抗器52は比較器40の入力のための検出抵抗器として使用されてもよく、比較器40のトランジスタの導電性タイプは逆にしてもよい。本発明を具体化する装置の大部分は、当業者には周知の電子部品及び回路からなるので、回路の詳細については、上記に説明したような必要と認識される程度以上には説明されていない。これは、本発明の基本的な概念の理解と認識のためであり、また、本発明の教示を不明瞭にしたり、注意をそらしたりしないようにするためである。上記実施形態のいくつかは、異なる情報処理システムを用いて具体化し得る。例えば、図1及びそれについての説明は、例示の情報処理アーキテクチャを説明するが、この例示的なアーキテクチャは、本発明の種々の態様を説明する上で有用な参照を提供するために示されているに過ぎない。もちろん、アーキテクチャの詳細は説明のために単純化されており、これは、本発明に従って用いられ得る適切なアーキテクチャの多くの異なるタイプのうちの一つに過ぎない。当業者であれば、論理回路ブロック間の境界は、単に説明のためのものであり、代替実施形態においては、論理回路ブロックまたは回路要素を融合させることができ、種々の論理回路ブロック又は回路要素による機能を分解させることもできる。本明細書に記載された回路は単に例示のためのものであり、実際に、同一機能を実行できる他の多くの回路が具体化され得る。抽象的であるが、しかし明確な意味において、同一機能を達成する部品の任意の組み合わせは有効に関連付けられ、所望の機能を達成する。従って、回路及び介在部品に関わらず、特定機能を達成するために組み合わせられた任意の2つの構成要素は互いに関連付けられたとみなされ得る。同様に、そのように関連付けられた任意の2つの構成要素は、所望の機能を達成するために互いに動作可能に接続されたとみなし得る。例えば、一実施形態において、システム10の図示される素子は、単一集積回路または同一デバイス内に配置される回路である。代替的に、システム10が、互いに相互接続された多数の個別集積回路または個別デバイスを含んでもよい。例えば、メモリ14はプロセッサ12と同じ集積回路または別の集積回路またはシステム10の他の素子から分離された別の周辺装置またはスレーブ内に配置され得る。さらに、当業者は、上述した動作の機能性の間の境界は、単なる例示であることを認識するであろう。複数の動作機能性は、単一の動作に結合され、及び/又は、単一の動作の機能性は、追加の動作に分配されうる。更に、別の実施形態では、特定の動作の複数の例を含み、動作の順序は種々の他の実施形態において、変更可能である。前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に含まれるものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。接続されたという語は必ずしも直接的または間接的に、また機械的に結合する状態を意味するものではない。特に明記しない限り、第1及び第2等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。