基板の第1の方向に形成されたトレンチによって前記基板から垂直方向に突出し、前記第1の方向に延長するように形成された下部ピラーと、該下部ピラー上に前記第1の方向と垂直な第2の方向に突出するように形成された上部ピラーと、前記下部ピラーの一側壁に配置された埋め込みビットライン接合領域と、該埋め込みビットライン接合領域と接触しつつ、前記トレンチを一部埋め込む埋め込みビットラインと、該埋め込みビットラインの露出面上に形成されたエッチング停止膜と、該エッチング停止膜上に形成された少なくとも前記上部ピラーの外周側面の一部を露出するようにリセスされた第1の層間絶縁膜と、該第1の層間絶縁膜上に形成された第2の層間絶縁膜と、前記側面の一部が露出した上部ピラーの外周側面を覆いつつ、前記埋め込みビットラインと相互交差するゲートと、を備えることを特徴とする半導体メモリ素子。前記半導体メモリ素子が、前記ゲートの上部に形成されて前記第2の層間絶縁膜の側壁に形成されたスペーサをさらに備えて形成されることを特徴とする請求項1に記載の半導体メモリ素子。前記スペーサが、前記第2の層間絶縁膜の側壁及び前記ワードラインの上部に積層構造で形成された第1のスペーサ及び第2のスペーサを備えることを特徴とする請求項2に記載の半導体メモリ素子。前記トレンチが、前記トレンチの側壁に形成されたライナー膜をさらに備えることを特徴とする請求項1に記載の半導体メモリ素子。前記ライナー膜が、シリコン酸化膜を備えることを特徴とする請求項4に記載の半導体メモリ素子。前記エッチング停止膜が、50Å~300Åの厚さで形成されることを特徴とする請求項1に記載の半導体メモリ素子。前記埋め込みビットラインが、チタン窒化TiN膜またはタングステンW膜を備えて形成されることを特徴とする請求項1に記載の半導体メモリ素子。前記第2の層間絶縁膜が、前記第1の層間絶縁膜よりエッチング速度が相対的に遅い物質で形成されることを特徴とする請求項1に記載の半導体メモリ素子。前記第1の層間絶縁膜がスピンオン絶縁膜を備え、前記第2の層間絶縁膜が高密度プラズマ工程によって形成された高密度プラズマ酸化膜を備えて形成されることを特徴とする請求項8に記載の半導体メモリ素子。前記第1の層間絶縁膜が、前記上部ピラーの一側面から前記第1の方向に少なくとも前記上部ピラーの外周面を50Å~100Åの分だけさらに露出させるようにリセスされることを特徴とする請求項1に記載の半導体メモリ素子。前記第2の層間絶縁膜が、前記上部ピラーの外周面を全面露出させるように、下部の第1の層間絶縁膜を全てリセスさせて形成されることを特徴とする請求項1に記載の半導体メモリ素子。基板の第1の方向にトレンチを形成し、前記基板から垂直方向に突出する形状のピラーを形成するステップと、前記基板の第1の方向に前記トレンチを一部埋め込む埋め込みビットラインを形成するステップと、該埋め込みビットラインの露出面にエッチング停止膜を形成するステップと、該エッチング停止膜上に互いにエッチング選択比が相違した少なくとも2層以上の層間絶縁膜を形成するステップと、前記埋め込みビットラインと相互交差する方向に前記層間絶縁膜及び前記ピラーをエッチングして前記基板から垂直方向に突出し、前記基板の第1の方向に延長する下部ピラーと、該下部ピラー上に配置されつつ、前記第1の方向と垂直な第2の方向に突出する上部ピラーとを形成するステップと、前記上部ピラーの外周側面の一部を露出するように前記層間絶縁膜をリセスするステップと、前記上部ピラーの外周面を覆いつつ、上部ピラーのリセスされた部分まで延長するようにゲートを形成するステップと、を含むことを特徴とする半導体メモリ素子の製造方法。前記ピラーを形成するステップが、前記基板上に少なくとも2個の互いに相違したエッチング選択比を有するハードマスク膜が積層されたハードマスク膜パターンを形成するステップと、前記ハードマスク膜パターンをエッチングマスクとして前記基板をエッチングし、第1のトレンチを形成して活性領域を限定するステップと、を含むことを特徴とする請求項12に記載の半導体メモリ素子の製造方法。前記互いに相違したエッチング選択比を有するハードマスク膜が、第1のハードマスクと、該第1のハードマスクとエッチング選択比が相違した第2のハードマスクと、第3のハードマスクとが積層された構造で形成されることを特徴とする請求項13に記載の半導体メモリ素子の製造方法。前記第1のハードマスク及び第3のハードマスクが窒化膜で形成され、前記第2のハードマスクが酸化膜で形成されることを特徴とする請求項14に記載の半導体メモリ素子の製造方法。前記ピラーを形成するステップ後に、前記トレンチの露出面にライナー膜を形成するステップと、該ライナー膜を選択的に除去して、前記ピラーの一側面の下部が選択的に露出するオープン領域を形成するステップと、前記トレンチ内にオープン領域と接触する不純物が注入されたドープポリシリコン膜を形成するステップと、該ドープポリシリコン膜内の不純物を前記ピラーに拡散させてビットライン接合領域を形成するステップと、前記ドープポリシリコン膜を除去するステップと、をさらに含むことを特徴とする請求項12に記載の半導体メモリ素子の製造方法。前記ライナー膜を形成するステップが、第1のライナー膜と、該第1のライナー膜とエッチング選択比が相違した第2のライナー膜とが積層された構造で形成されることを特徴とする請求項16に記載の半導体メモリ素子の製造方法。前記第1のライナー膜が酸化膜で形成され、前記第2のライナー膜が窒化膜で形成されることを特徴とする請求項17に記載の半導体メモリ素子の製造方法。前記埋め込みビットラインが、チタン窒化TiN膜またはタングステンW膜を備えて形成される請求項12に記載の半導体メモリ素子の製造方法。前記エッチング停止膜が、前記埋め込みビットラインの露出面上に50Å~300Åの厚さで形成されることを特徴とする請求項12に記載の半導体メモリ素子の製造方法。前記層間絶縁膜が、第1の層間絶縁膜と、該第1の層間絶縁膜よりエッチング速度が遅い第2の層間絶縁膜とを積層して形成されることを特徴とする請求項12に記載の半導体メモリ素子の製造方法。前記第1の層間絶縁膜が、スピンオン絶縁膜SODで形成され、前記第2の層間絶縁膜が、高密度プラズマ酸化膜で形成されることを特徴とする請求項21に記載の半導体メモリ素子の製造方法。前記層間絶縁膜をリセスするステップが、前記埋め込みビットラインが伸びている前記半導体基板の第1の方向に前記層間絶縁膜の下部を前記上部ピラーの外周面が1/2以上露出するようにリセスさせることを特徴とする請求項12に記載の半導体素子の製造方法。前記層間絶縁膜が、前記上部ピラーの外周面を全て露出させるように、前記互いにエッチング選択比が相違した少なくとも2層以上の層間絶縁膜の下部の層間絶縁膜部分を全てリセスすることを特徴とする請求項23に記載の半導体素子の製造方法。前記層間絶縁膜をリセスするステップが、前記上部ピラーのチャネルが形成される領域に対応する上部ピラーの外周面を露出させるように、前記層間絶縁膜の下部をリセスすることを特徴とする請求項12に記載の半導体素子の製造方法。前記ゲートが、前記埋め込みビットラインと相互交差するライン形態で形成されることを特徴とする請求項12に記載の半導体メモリ素子の製造方法。基板上に第1のハードマスクと、該第1のハードマスクとエッチング選択比が相違した第2のハードマスクと、前記第3のハードマスクとが積層されたハードマスク膜パターンを形成するステップと、該ハードマスク膜パターンをエッチングマスクとしたエッチング工程によって前記基板の第1の方向に第1のトレンチを形成し、前記基板から垂直方向に突出する形状のピラーを形成するステップと、前記基板の第1の方向に前記トレンチを一部埋め込む埋め込みビットラインを形成するステップと、該埋め込みビットラインを備えるトレンチを前記第3のマスクパターンと同じ物質で埋め込むステップと、第1のリセス工程を行って前記埋め込みビットラインの露出面にエッチング停止膜を形成するステップと、該エッチング停止膜上に互いにエッチング選択比が相違した少なくとも2層以上の層間絶縁膜を形成するステップと、前記埋め込みビットラインと相互交差する方向に前記層間絶縁膜及び前記ピラーをエッチングして前記基板から垂直方向に突出し、前記基板の第1の方向に延長する下部ピラーと、該下部ピラー上に配置されつつ、前記第1の方向と垂直な第2の方向に突出する上部ピラーとを形成するステップと、第2のリセス工程を行って前記上部ピラーの外周側面の一部を露出するステップと、前記上部ピラーの外周面を覆いつつ、上部ピラーのリセスされた部分まで延長するようにゲートを形成するステップと、を含むことを特徴とする半導体メモリ素子の製造方法。前記第1のハードマスク及び第3のハードマスクが窒化膜で形成され、前記第2のハードマスクが酸化膜で形成されることを特徴とする請求項27に記載の半導体メモリ素子の製造方法。前記ピラーを形成するステップ後に、前記トレンチ側壁にライナー膜を形成するステップをさらに含むことを特徴とする請求項27に記載の半導体メモリ素子の製造方法。前記ライナー膜を形成するステップが、第1のライナー膜と、該第1のライナー膜とエッチング選択比が相違した第2のライナー膜とが積層された構造で形成されることを特徴とする請求項29に記載の半導体メモリ素子の製造方法。前記エッチング停止膜を形成するステップが、前記第1のリセス工程で前記第3のハードマスク膜が共にエッチングされて、前記第2のハードマスクの表面を露出させることを特徴とする請求項27に記載の半導体メモリ素子の製造方法。前記第1のリセス工程が、前記埋め込みビットラインの露出面上に前記エッチング停止膜が50Å~300Åの厚さが残るまで行われることを特徴とする請求項27に記載の半導体メモリ素子の製造方法。前記エッチング停止膜が、前記埋め込みビットライン及びゲート間の隔離領域isolatedregionを画定することを特徴とする請求項27に記載の半導体メモリ素子の製造方法。前記下部ピラー及び上部ピラーを形成するステップが、前記第1の層間絶縁膜及び第2の層間絶縁膜上に、前記埋め込みビットラインと相互交差するように、前記層間絶縁膜の表面一部を露出させるオープン部を備えるレジストパターンを形成するステップと、前記オープン部によって露出した部分をエッチングして前記下部ピラー及び上部ピラーを形成するステップと、を含むことを特徴とする請求項27に記載の半導体メモリ素子の製造方法。前記互いにエッチング選択比が相違した少なくとも2層以上の層間絶縁膜が、下部に位置した第1の層間絶縁膜が上部に位置した第2の層間絶縁膜より相対的にエッチング速度が速い物質で形成されることを特徴とする請求項27に記載の半導体素子メモリ素子の製造方法。前記第1の層間絶縁膜がスピンオン絶縁膜SODで形成され、前記第2の層間絶縁膜が高密度プラズマ酸化膜で形成されることを特徴とする請求項35に記載の半導体メモリ素子の製造方法。前記層間絶縁膜が、前記上部ピラーの外周面を全て露出させるように、前記互いにエッチング選択比が相違した2層以上の層間絶縁膜の下部の層間絶縁膜部分を全てリセスすることを特徴とする請求項27に記載の半導体素子の製造方法。前記層間絶縁膜をリセスするステップが、前記上部ピラーのチャネルが形成される領域に対応する上部ピラーの外周面を露出させるように、前記層間絶縁膜の下部をリセスすることを特徴とする請求項27に記載の半導体素子の製造方法。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、垂直型トランジスタを形成する過程において、ゲートと接触する活性領域の面積を増加させてゲートの接触抵抗特性を改善し、チャネル幅を増加させることにより、素子の安定性及び信頼性を確保することができる半導体メモリ素子及びその製造方法を提供することにある。そこで、上記の目的を達成するための本発明に係る半導体メモリ素子は、基板の第1の方向に形成されたトレンチによって前記基板から垂直方向に突出し、前記第1の方向に延長するように形成された下部ピラーと、該下部ピラー上に前記第1の方向と垂直な第2の方向に突出するように形成された上部ピラーと、前記下部ピラーの一側壁に配置された埋め込みビットライン接合領域と、該埋め込みビットライン接合領域と接触しつつ、前記トレンチを一部埋め込む埋め込みビットラインと、該埋め込みビットラインの露出面上に形成されたエッチング停止膜と、該エッチング停止膜上に形成された少なくとも前記上部ピラーの外周側面の一部を露出するようにリセスされた第1の層間絶縁膜と、該第1の層間絶縁膜上に形成された第2の層間絶縁膜と、前記側面の一部が露出した上部ピラーの外周側面を覆いつつ、前記埋め込みビットラインと相互交差するゲートとを備えることを特徴とする。また、上記の目的を達成するための本発明に係る半導体メモリ素子の製造方法は、基板の第1の方向にトレンチを形成し、前記基板から垂直方向に突出する形状のピラーを形成するステップと、前記基板の第1の方向に前記トレンチを一部埋め込む埋め込みビットラインを形成するステップと、該埋め込みビットラインの露出面にエッチング停止膜を形成するステップと、該エッチング停止膜上に互いにエッチング選択比が相違した少なくとも2層以上の層間絶縁膜を形成するステップと、前記埋め込みビットラインと相互交差する方向に前記層間絶縁膜及び前記ピラーをエッチングして前記基板から垂直方向に突出し、前記基板の第1の方向に延長する下部ピラーと、該下部ピラー上に配置されつつ、前記第1の方向と垂直な第2の方向に突出する上部ピラーとを形成するステップと、前記上部ピラーの外周側面の一部を露出するように前記層間絶縁膜をリセスするステップと、前記上部ピラーの外周面を覆いつつ、上部ピラーのリセスされた部分まで延長するようにゲートを形成するステップとを含むことを特徴とする。さらに、上記の目的を達成するための本発明に係る半導体メモリ素子の製造方法は、基板上に第1のハードマスクと、該第1のハードマスクとエッチング選択比が相違した第2のハードマスクと、前記第3のハードマスクとが積層されたハードマスク膜パターンを形成するステップと、該ハードマスク膜パターンをエッチングマスクとしたエッチング工程によって前記基板の第1の方向に第1のトレンチを形成し、前記基板から垂直方向に突出する形状のピラーを形成するステップと、前記基板の第1の方向に前記トレンチを一部埋め込む埋め込みビットラインを形成するステップと、該埋め込みビットラインを備えるトレンチを前記第3のマスクパターンと同じ物質で埋め込むステップと、第1のリセス工程を行って前記埋め込みビットラインの露出面にエッチング停止膜を形成するステップと、該エッチング停止膜上に互いにエッチング選択比が相違した少なくとも2層以上の層間絶縁膜を形成するステップと、前記埋め込みビットラインと相互交差する方向に前記層間絶縁膜及び前記ピラーをエッチングして前記基板から垂直方向に突出し、前記基板の第1の方向に延長する下部ピラーと、該下部ピラー上に配置されつつ、前記第1の方向と垂直な第2の方向に突出する上部ピラーとを形成するステップと、第2のリセス工程を行って前記上部ピラーの外周側面の一部を露出するステップと、前記上部ピラーの外周面を覆いつつ、上部ピラーのリセスされた部分まで延長するようにゲートを形成するステップとを含むことを特徴とする。本発明によれば、埋め込みビットライン上にエッチング停止膜を導入して、埋め込みビットラインの表面を均一に維持しつつ、エッチング工程を行うことができる。また、エッチング停止膜によって埋め込みビットライン接合領域とチャネル領域との間に不純物がほとんど存在しない地域である隔離領域を画定して動作電流が低下することを防止することができる。また、活性領域の露出面積を増加させ、活性領域の露出面に接触するゲートの接触面積を増加させて抵抗を減少させることができる。さらに、チャネル幅を増加させるように活性領域の露出面積を増加させることにより、素子の安定性及び信頼性を確保することができる。以下、添付した図面を参照して本発明の好ましい実施形態について詳細に説明する。しかし、本発明は、様々な相違した形態で実現されることができ、ここで説明する実施形態に限定されない。図2A及び図2Bは、本発明の一実施形態に係る半導体メモリ素子を示した図である。図2A及び図2Bに示すように、本発明の一実施形態に係る半導体メモリ素子は、半導体基板200の第1の方向、例えば、Z方向に形成された第1のトレンチ215図2A参照によって半導体基板200から垂直方向に突出し、第1の方向に延長するように形成された下部ピラー210aが限定される。下部ピラー210a上には、第1の方向と垂直な第2の方向、例えば、X方向に突出するように形成された上部ピラー315図2B参照が配置される。下部ピラー210aの下部には、埋め込みビットライン接合領域であるドレイン領域265が配置される。第1のトレンチ215の下部の半導体基板200上には、第1のライナー膜220を備えて埋め込みビットライン280が配置されている。ここで、第1のライナー膜220は酸化膜を備える。埋め込みビットライン280は、埋め込みビットライン接合領域であるドレイン領域165と接触しつつ、第1のトレンチ215を一部埋め込んでいる。埋め込みビットライン280の露出面上にはエッチング停止膜285aが配置されている。エッチング停止膜285a上は、第1のトレンチ215の残りの領域を埋め込む層間絶縁膜300を備える。層間絶縁膜300は、互いにエッチング選択比が相違した少なくとも2層以上の絶縁物質からなる。ここで、層間絶縁膜300は、積層構造の下部に位置しつつ、少なくとも上部ピラー315の外周側面の一部を露出するようにリセスされた第1の層間絶縁膜290及び積層構造の上部に位置する第2の層間絶縁膜295で構成される。ここで、第1の層間絶縁膜290は、第2の層間絶縁膜295より相対的にエッチング選択比が速い絶縁物質からなり、スピンオン絶縁膜SOD:Spinondielectricを備える。第2の層間絶縁膜295は、高密度プラズマHDP:Highdensityplasma工程によって形成された高密度プラズマ酸化膜を備えて構成される。そして、外周側面の一部が露出した上部ピラー315の外周側面及びリセスされた部分まで覆いつつ、埋め込みビットライン280と相互交差するラインline形状のゲート320aを備える。ゲート320aは、ゲート絶縁膜312上にバリア金属膜パターン313a及びゲート金属膜パターン317aが積層された構造で形成される。埋め込みビットライン280は金属膜からなり、チタン窒化TiN膜またはタングステンW膜を備えて形成することができる。埋め込みビットライン280とゲート320aとの間にはエッチング停止膜285aが配置されている。このエッチング停止膜285aは、埋め込みビットライン接合領域とチャネル領域との間に不純物がほとんど存在しない地域である隔離領域Isolatedregionを画定する。エッチング停止膜285aの厚さは300Åを越えず、好ましくは、50Å~300Åの厚さで形成する。層間絶縁膜300の側面にはスペーサ330aがゲート320aの露出面を覆うように形成されている。スペーサ330aは、第1のスペーサ323a及び第2のスペーサ325aが積層された構造で形成される。ここで、第1のスペーサ323aは窒化膜で構成され、第2のスペーサ325aは酸化膜で構成される。ゲート320aを制御するためにはゲート抵抗が小さくなければならない。ゲート抵抗は、活性領域に接触する接触面積と反比例して活性領域と接触するゲートの面積が大きいほど、すなわち、チャネル幅channelwidthが増加するほど抵抗が低くなり、ゲートを制御するのが容易になる。しかし、従来の垂直型トランジスタ図1の100は、上部ピラーの側面のみにゲートが形成されることにより、チャネル幅は、上部ピラーの側面の幅に制限された。これに対し、本実施形態に係る半導体メモリ素子は、ゲート320aが上部ピラー315の外周側面の幅W1及び第2の層間絶縁膜295がリセスされた部分Δdまで延長して覆うように形成されることにより、チャネル幅は2W1Δdに増加する。ここで、第2の層間絶縁膜295は、上部ピラー315の外周面が全て露出するように全てリセスさせることもできる。この場合、チャネル領域は、上部ピラー315の露出面を全て覆う形状からなり、チャネル幅は、上部ピラー315の全体幅に拡張させることができる。これにより、活性領域と接触するゲート面積が増加してゲート抵抗を減少させることができる。また、埋め込みビットライン280とゲート320aとの間に絶縁膜で構成されたエッチング停止膜285aを、300Åを越えないように配置することにより、不純物がほとんど存在しない地域、すなわち、隔離領域を、300Åを越えない厚さで画定することができる。これにより、隔離領域が500Å以上確保されなければならなかった従来の垂直型トランジスタ図1参照の場合より、トランジスタの動作電流が低下することを防止することができる。図3A~図19Bは、本発明の一実施形態に係る半導体メモリ素子の製造方法を説明するために示した図である。図3A及び図3Bに示すように、半導体基板200内に第1のトレンチ215を形成する。ここで、図3Bは図3AをI-I’方向、II-II’方向に切り出して示した断面図である。以下、これに対する説明を省略する。具体的に、半導体基板200上にハードマスクパターン205を形成する。ハードマスクパターン205は、ピラーが形成される領域の半導体基板200の表面を選択的に露出させる。マスク膜パターン205は、第1のハードマスク201、第2のハードマスク202、及び第3のハードマスク203が積層された構造で形成することが好ましい。ここで、第1のハードマスク201と第3のハードマスク203とは同じ物質で形成する。また、第1のハードマスク201及び第3のハードマスク203間に挿入された第2のハードマスク202は、第1のハードマスク201及び第3のハードマスク203とエッチング選択比が相違した物質で形成することが好ましい。本発明の好ましい実施形態では、第1のハードマスク201及び第3のハードマスク203は窒化膜で形成し、第2のハードマスク202は酸化膜で形成する。ここで、第2のハードマスク202は、第1のハードマスク201及び第3のハードマスク203とのエッチング選択比が相違した特性により、以後にエッチング停止膜の役割をする。次に、ハードマスクパターン205をエッチングマスクとして半導体基板200の露出部分を所定深さの分だけエッチングし、半導体基板200内に第1のトレンチ215を形成する。この第1のトレンチ215は、半導体基板200で垂直型トランジスタが形成されるピラーpillar、210を画定するとともに、限定されたピラー210と隣接した他のピラー210が互いに分離されるようにする。これにより、ピラー210は、両側面に配置される第1のトレンチ215によって半導体基板200の上部に突出する形で形成される。この場合、ピラー210の高さは、第1のトレンチ215の深さによって決定される。ここで、第1のトレンチ215は、半導体基板200のZ軸方向に延長して伸びるように形成する。図4A及び図4Bに示すように、第1のトレンチ図3Bの215が形成された半導体基板200上に第1のライナー膜220を形成する。第1のライナー膜220は酸化膜で形成することができる。次に、第1のトレンチ215を第1の犠牲膜223で全て埋め込む。第1の犠牲膜223は、第1のライナー膜220とエッチング選択比を有する物質で形成し、アンドープポリシリコンundopedpolysilicon膜を含んで形成することができる。この第1の犠牲膜223は、以後、ドレイン領域のオープン領域が形成される領域のみ選択的に露出させる役割をする。図5A及び5Bに示すように、第1の犠牲膜図4Aの223をリセスして第1のトレンチ215の下部を一部埋め込む第1の犠牲膜225を形成する。このために、第1のトレンチ215を全て埋め込む第1の犠牲膜にエッチング工程を行って、第1の犠牲膜225を第1の位置e1までリセスさせて第1のトレンチ215の下部に残す。ここで、エッチング工程は、エッチバックetchBack方式によって行うことができる。場合によっては、エッチバックを行う前に、犠牲膜に対する平坦化を行うことができる。この場合、第1の犠牲膜をエッチバックする過程でピラー210の側壁及びハードマスクパターン205の上部面を覆っている第1のライナー膜220が内側に第1の厚さd1の分だけ除去されることにより、第1のライナー膜220が初期蒸着された厚さの1/2以下の厚さでピラー210の側壁に残留する。図6A及び図6Bに示すように、第1の厚さd1図5B参照の分だけ除去された第1のライナー膜220上に第2のライナー膜230を形成する。第2のライナー膜230はスペーサ形態で形成し、第1のライナー膜220と選択的エッチングがなされ得る程度に十分なエッチング選択比を有する物質で形成する。すなわち、後続の第1のライナー膜220に対するエッチング時、第2のライナー膜230はエッチングによる影響が最小化されなければならない。例えば、第1のライナー膜220を酸化膜で形成した場合には、第2のライナー膜230は窒化膜で形成することが好ましい。第2のライナー膜230をスペーサ形態で形成するためにエッチング工程を行う過程で第1の犠牲膜225が追加リセスされて、第1のライナー膜220の側壁が一部露出する。次に、第2のライナー膜230及び第1のライナー膜220上にバリア膜235を形成する。バリア膜235はスペーサ形態で形成し、第1のライナー膜220及び第2のライナー膜230とエッチング選択比を有する物質、例えば、チタン窒化膜TiNを含んで形成する。バリア膜235は、後続で行うエッチング工程においてピラー210の側面部を保護する役割をする。ここで、バリア膜235をスペーサ形態で形成するために、まず、半導体基板200上に第1のライナー膜220、第2のライナー膜230、及び第1の犠牲膜225の露出面に沿って延長してバリア膜を形成し、エッチング工程を行ってピラー210の側面部のみにバリア膜235を残留させる。これにより、第1の犠牲膜225の表面が一部露出する。図7A及び図7Bに示すように、バリア膜235が形成された第1のトレンチ215内部を埋め込む第2の犠牲膜240を形成する。第2の犠牲膜240は第1のトレンチ215内部のみ埋め込む。このために、半導体基板200上に第2の犠牲膜を全て埋め込み、第2の犠牲膜上に平坦化工程を行って第1のトレンチ215内部のみ埋め込む。ここで、第2の犠牲膜240は、第1のライナー膜220と同じ物質で形成することが好ましい。これにより、後続工程でバリア膜235を除去するエッチング時、第2の犠牲膜240は、エッチングによる影響を受けない。次に、第2の犠牲膜240及びマスク膜パターン205上にバリア膜235を選択的に除去するためのマスク膜パターン245を形成する。マスク膜パターン245はフォトレジスト膜で形成することができる。マスク膜パターン245は、図7BにおいてAで示したように、ピラー210の第1の側面部に形成されたバリア膜235、第2のライナー膜230及び第1のライナー膜220は露出させるのに対し、第1の側面部と対向する位置のピラー210の第2の側面部に形成されたバリア膜235、第2のライナー膜230及び第1のライナー膜220、すなわち、除去してはならない第2の側面部のバリア膜235を遮蔽する開口部247を備えて形成する。図8A及び図8Bに示すように、マスク膜パターン245図7A及び図7B参照によって露出した第1の側面部のバリア膜235図7A及び図7B参照を除去して第1のライナー膜220を露出させる。この過程は、ウェットエッチング方法を利用して行うことができる。第1の側面部のバリア膜235を除去する過程において第2の犠牲膜240は、バリア膜235と十分なエッチング選択比を有する物質からなっているので、エッチングによる影響をほとんど受けない。これにより、第2の犠牲膜240によって覆われている第2の側面部のバリア膜235は除去されない。次に、マスク膜パターン245を除去する。第1の側面部のバリア膜235が選択的に除去されることにより、第1のトレンチ215内には空いた空間250が作られる。この空いた空間を介してピラー210の下部の第1の側面部、すなわち、ドレイン領域のオープン領域と接する第1のライナー膜220が露出する図8Bの参照符号B。図9A及び図9Bに示すように、第2の犠牲膜240図8B参照を除去する。第2の犠牲膜240と第1のライナー膜220とは同じ物質からなっているので、第2の犠牲膜240を除去する過程において第1のライナー膜220の露出部分図8Bの参照符号Bも共に除去される。この第1のライナー膜220の露出部分が除去されることにより、ピラー210の第1の側面部が露出し、この露出する領域がドレイン領域のオープン領域255になる。第2の犠牲膜240と第1のライナー膜220との露出部分を除去するためのエッチングは、ウェットエッチング方法を利用して行うことができる。図10A及び図10Bに示すように、ドレイン領域のオープン領域255図9A及び図9B参照を備える半導体基板200上に導電膜260を蒸着する。導電膜260は、不純物が注入されたドープポリシリコン膜で形成する。この導電膜260は、ドレイン領域のオープン領域255図9A参照と直接接触するように形成する。導電膜260は、第1のライナー膜220、第2のライナー膜230、及びドレイン領域のオープン領域255が露出した領域に沿って蒸着し、ドレイン領域のオープン領域255と直接接触する厚さのみで形成することもできる。一方、導電膜260は、第1の犠牲膜225図8A及び図8B参照を除去した後に形成することもできる。次に、熱工程を行ってドープポリシリコン膜内の不純物イオンをピラー210に拡散させてドレイン領域265、すなわち、埋め込みビットライン接合領域を形成する。図11A及び図11Bに示すように、導電膜260図10A及び図10B参照を除去してドレイン領域265及び第1のライナー膜220で覆われている第1のトレンチ215の底部を露出させる。導電膜260を除去するためのエッチングは、ポリシリコン膜を除去するエッチングソースを供給しつつ、ウェットエッチング方法を利用して行うことができる。導電膜260を除去しつつ、導電膜260と同じエッチング速度を有する第1のトレンチ215の下部の第1の犠牲膜225も共に除去される。この導電膜260及び第1の犠牲膜225が除去されることにより、第1のライナー膜220及び第2のライナー膜230の表面とドレイン領域265とが露出する。図12A及び図12Bに示すように、第1のトレンチ215を一部埋め込む埋め込みビットライン280を形成する。このために、まず、第1のトレンチ215を備える半導体基板200の前面にバリア金属膜270及び金属膜275を順に蒸着する。バリア金属膜270は、チタンTi膜及びチタンナイトライドTiN膜を各々単一膜で形成するか、または積層構造で形成することができる。金属膜275は、タングステンW膜を備えて形成することができる。ここで、バリア金属膜270は、ドレイン領域265の露出領域と接触するように蒸着する。次に、バリア金属膜270及び金属膜275をリセスして第1のトレンチ215内に所定厚さのみ残し、残りは全て除去して第1のトレンチ215を一部埋め込む埋め込みビットライン280を形成する。埋め込みビットライン280は図12Aに示したように、半導体基板200のZ軸方向に伸びるように形成される。このとき、バリア金属膜及び金属膜が除去される厚さは、残っている埋め込みビットライン280の上部面がドレイン領域265の上端部と同じであるか、または高く位置するように形成することができる。場合によっては、バリア金属膜270及び金属膜275をリセスする前に、平坦化工程を先に行うこともできる。次に、埋め込みビットライン280で埋め込まれた領域を除いた第1のトレンチ215の残りの部分を絶縁膜285で埋め込む。ここで、絶縁膜285は、第1のハードマスク及び第3のハードマスク201、203と同じ物質で形成することが好ましい。これにより、絶縁膜285は窒化膜で形成する。ここで、絶縁膜285は、第1のトレンチ215及び第3のハードマスク203まで全て埋め込むことができる程度の厚さで形成する。絶縁膜285を第3のハードマスク203まで埋め込むことができる程度の厚さで形成しなければ、以後、ゲートが形成される領域を確保するために行うエッチバック工程で絶縁膜が全て除去されて埋め込みビットライン280の表面が露出することにより、埋め込みビットライン280とゲートとの間を隔離できず、ゲートの電気的動作特性を低下させる恐れがある。これにより、絶縁膜は、第3のハードマスク203まで埋め込むことができる程度の厚さで形成することが好ましい。図13A及び図13Bに示すように、絶縁膜図12Bの285をリセスして第2の厚さd2を有するエッチング停止膜285aを形成する。このために、絶縁膜にエッチング工程を行って絶縁膜を第2の位置e2までリセスさせる。ここで、エッチング工程は、エッチバック工程によって行うことができる。場合によっては、エッチバックを行う前に、絶縁膜に対する平坦化を行うことができる。この場合、絶縁膜285をエッチバックする過程において絶縁膜と同じ物質で構成されたピラー210側壁の第2のライナー膜230が一部除去されて第1のライナー膜220が露出する。また、絶縁膜285と同じ物質で構成された第3のハードマスク図12Bの203が共に除去されて第2のハードマスク202の表面が露出する。ここで、第1のハードマスク201は、絶縁膜285と相違したエッチング選択比を有する第1のライナー膜220と第2のハードマスク202とによって囲まれており、エッチング工程による影響を受けない。絶縁膜285をリセスさせるエッチング工程は、第2のハードマスク202の表面が露出する時点で停止させる。これにより、絶縁膜285は完全に除去されず、埋め込みビットライン280上に第2の厚さd2、例えば、50Å~300Åの厚さで残留するエッチング停止膜285aを形成する。このように、埋め込みビットライン280の露出面上に残っているエッチング停止膜285aが以後のエッチング工程でエッチング終了点になる。埋め込みビットラインを形成する過程において行うエッチバックetchback工程及び以後に行うゲートエッチング工程は共にエッチング終了点endofpointが別にない状態でエッチング時間を調整して行ってきた。これにより、埋め込みビットラインとゲートとの間の電気的な短絡を防止するために、バッファー領域が必須的に求められる。従来の場合、埋め込みビットラインを製造するための金属膜エッチバック工程とゲートを形成するためのゲートエッチング工程との工程マージンを全て考慮してバッファー領域を500Å以上の厚さに維持した。しかし、バッファー領域を500Å以上の厚さで適用した結果、チャネル領域とビットライン接合領域との間に不純物がほとんど存在しない地域、すなわち、隔離領域Isolatedregionの幅も大きくなった。隔離領域の幅が大きくなると、トランジスタの電流特性、特に、半導体メモリ素子の動作時電流oncurrentが顕著に低下するという問題が生じている。すなわち、工程マージンを考慮する場合には、埋め込みビットラインとゲートとの間の距離が広くなければならないことに対し、動作電流を考慮する場合には、埋め込みビットラインとゲートとの間の距離が狭くなければならないという技術的な矛盾関係tradeoffにいた。これに対し、本発明の実施形態では、埋め込みビットライン280上にエッチング停止膜285aを配置することにより、このエッチング停止膜285aが露出する位置をエッチング終了点として指定すればよいので、バッファー領域を500Åより低い50Å~300Åに減少させることができる。このようなバッファー領域を設定して発生する隔離領域もエッチング停止膜285aの厚さと同じ50Å~300Åに減少させて、隔離領域の幅が大きくなることにより誘発される動作電流の低下を防止することができる。図14A及び図14Bに示すように、埋め込みビットライン280上に残留したエッチング停止膜285a上に層間絶縁膜300を形成する。層間絶縁膜300は、互いにエッチング選択比が相違した絶縁物質を少なくとも2層以上積層した構造で形成する。この場合、層間絶縁膜300は、第1の層間絶縁膜290と、第1の層間絶縁膜290より相対的にエッチング選択比が遅い絶縁物質を備える第2の層間絶縁膜295とが積層された構造で形成することが好ましい。ここで、第1の層間絶縁膜290は、スピンオン絶縁膜SOD:SpinOnDielectricを備えて形成し、第2の層間絶縁膜295は、高密度プラズマHDP:HighDensityPlasma工程を利用して形成した高密度プラズマ酸化膜295を備えて形成することができる。このために、まず、第1のライナー膜220及び第2のハードマスク202図13A参照を備える半導体基板200上にスピンオン絶縁膜SODを形成する。スピンオン絶縁膜SODはスピンコーティングspincoating方式によって形成し、第1のライナー膜220及び第2のハードマスク202を共に埋め込む厚さで形成する。次に、平坦化工程によってスピンオン絶縁膜の表面を研磨した後、エッチング工程を行って第3の位置e3までスピンオン絶縁膜をリセスさせて第1の層間絶縁膜290を形成する。このエッチング工程は、ウェットエッチング方式によって行うことができる。ここで、スピンオン絶縁膜がリセスされて残っている厚さd3は、以後に形成されるゲートの高さと同一にリセスさせることが好ましい。スピンオン絶縁膜をリセスする過程において酸化膜で構成された第2のハードマスク図13Bの202と第2のハードマスク側壁に配置された第1のライナー膜220との一部がウェットエッチングソースに共にエッチングされて除去されることにより、第1のハードマスク201の表面が露出する。次に、スピンオン絶縁膜上に高密度プラズマHDP工程を行って高密度プラズマ酸化膜からなる第2の層間絶縁膜295を形成する。高密度プラズマ工程は、シランSiH4ガスを含む高密度プラズマ蒸着ソースを供給して高密度プラズマ酸化膜を所定厚さで蒸着する蒸着工程及びエッチングソースを供給して蒸着工程で誘発されたオーバーハングoverhangを除去するエッチング工程を含む。このような高密度プラズマ工程を繰り返してスピンオン絶縁膜及び高密度プラズマ酸化膜の積層構造からなる層間絶縁膜300を形成する。そして、層間絶縁膜300上にゲートが形成される領域を画定するレジストパターン305を形成する。レジストパターン305は、層間絶縁膜300の表面を選択的に露出させる開口部307を備える。レジストパターン305は、半導体基板200のZ軸方向に伸びている埋め込みビットライン280と相互交差する方向、すなわち、Y軸方向に形成する。図15A及び図15Bに示すように、レジストパターン305をエッチングマスクとして開口部図14Bの307によって露出した部分の層間絶縁膜300、第1のマスク膜パターン201、第1のライナー膜220、及び半導体基板200を所定深さの分だけエッチングするエッチング工程を行う。すると、図15BのII-II’方向に切り出した断面図に示したように、半導体基板200内に第2のトレンチ310が形成される。レジストパターン305をエッチングマスクとしたエッチング工程においてピラー図14Aの210が半導体基板200のY方向に共にエッチングされることにより、半導体基板200から垂直方向に突出し、半導体基板200のZ方向に延長する下部ピラー210aと、下部ピラー210a上に配置されつつ、Z方向と垂直なX方向に突出する上部ピラー315とが形成される。第2のトレンチ310は、ゲートが形成される上部ピラー315を限定するとともに、上部ピラー315と隣接した他の上部ピラーが互いに分離されるようにする。上部ピラー315の高さは、第2のトレンチ310の深さによって決定され、以後に形成されるゲートの高さと同じ高さで形成することが好ましい。ここで、エッチング工程は、半導体基板200のY軸方向に進行することにより、第2のトレンチ310の側壁及び底部で下部ピラー210aの表面が露出する。第2のトレンチ310を形成するためのエッチング工程は、埋め込みビットライン280の表面を覆っている層間絶縁膜300と相違したエッチング選択比を有するエッチング停止膜285aがエッチング停止膜の役割をすることにより、このエッチング停止膜285aが露出する地点e4で停止する。図16A及び図16Bに示すように、第2のトレンチ310が形成された上部ピラー315の表面を洗浄する前洗浄precleaning工程を行う。前洗浄工程は、第2のトレンチ310を形成する過程で発生した残余物または自然酸化膜を除去するために行い、ウェット洗浄溶液を半導体基板200上に供給して行うことができる。この前洗浄工程を行う過程においてスピンオン絶縁膜が半導体基板200のZ軸方向である埋め込みビットライン280が伸びている方向に所定厚さの分だけリセスlateralrecessされる図16Aのd4。多層構造で形成された層間絶縁膜300において下部に位置したスピンオン絶縁膜からなる第1の層間絶縁膜290は、上部に配置された高密度プラズマ酸化膜より相対的にエッチング速度が速い。これは、スピンオン絶縁膜の膜質が高密度プラズマ酸化膜の膜質より相対的に緩んでloose、洗浄溶液に影響を受けるためである。このようなエッチング速度の差により、同じウェット洗浄溶液を供給する場合にも、高密度プラズマ酸化膜よりスピンオン絶縁膜で洗浄溶液による損失が発生してエッチングされる。これにより、図16BのIII-III’方向に切り出した図及び図16Aに示したように、スピンオン絶縁膜からなる第1の層間絶縁膜290が内側に所定厚さd4リセスされる。この場合、酸化膜で構成された第1のライナー膜220もスピンオン絶縁膜と同じ厚さでリセスされる。前洗浄工程は、スピンオン絶縁膜からなる第1の層間絶縁膜290がZ軸方向にリセスされる厚さが50Å~100Åの範囲を維持するように、洗浄溶液の種類及び洗浄時間を調整しつつ行う。ここで、高密度プラズマ酸化膜からなる第2の層間絶縁膜295は、スピンオン絶縁膜からなる第1の層間絶縁膜290がリセスされる間、上部ピラー315を支持して倒れたり曲げられないように固定する役割をする。このように、第1の層間絶縁膜290及び第1のライナー膜220が半導体基板のZ軸方向にリセスされて上部ピラー315の外周側面がさらに拡張して露出する図16Aの参照符号C。この場合、第1の層間絶縁膜290がZ軸方向にリセスされる厚さは、50Å~100Åの厚さが上部ピラー315に拡張して露出した外周側面は100Åを越えないように露出する。また、第1の層間絶縁膜290は、上部ピラー315の外周面を1/2以上露出させるようにリセスさせることができ、または第1の層間絶縁膜290を全てリセスさせて上部ピラー315の外周面を全て露出させることもできる。図17A及び図17Bに示すように、第2のトレンチ図16Bの310を一部埋め込むゲート電極320を形成する。このために、まず、第2のトレンチ310の露出面上にゲート絶縁膜312を形成する。ゲート絶縁膜312は、熱酸化工程またはラジカル酸化工程を含む酸化工程を行って酸化膜で形成することができる。次に、ゲート絶縁膜312上にバリア金属膜313及びゲート金属膜317を順に蒸着する。バリア金属膜313は、チタンTi膜またはチタンナイトライドTiN膜を各々単一膜で形成するか、または積層構造で形成することができる。ゲート金属膜317は、タングステンW膜で形成することができる。次に、バリア金属膜313及びゲート金属膜317をリセスして上部ピラー315間に所定厚さのみ残し、残りは除去して上部ピラー315間の空間を一部埋め込むゲート電極320を形成する。ゲート電極320は図17Aに示すように、半導体基板200のY軸方向に伸びている形状で形成され、埋め込みビットライン280と垂直に交差するように配列される。このとき、バリア金属膜及び金属膜が除去される厚さは、残っているゲート電極320の上部面が第1の層間絶縁膜290の上端部と同じであるか、または低く位置するように形成することができる。ゲート電極320が第1の層間絶縁膜290より低く位置する場合、ゲート絶縁膜312が一部露出し得る。場合によっては、バリア金属膜313及びゲート金属膜317をリセスする前に、平坦化工程を先に行うこともできる。図17BのIII-III’方向に切り出した図に示すように、ゲート電極320は、リセス工程で露出した上部ピラー315の外周面を覆いつつ、第1の層間絶縁膜290がリセスされて露出した部分の上部ピラー315まで延長するように図16AのC参照形成される。図18A及び図18Bに示すように、ゲート電極320が形成された半導体基板200上に第1のスペーサ物質膜323及び第2のスペーサ物質膜325を順に形成する。このために、まず、第1のスペーサ物質膜323をゲート電極320上に形成する。第1のスペーサ物質膜323は窒化膜で形成することができる。次に、第1のスペーサ物質膜323上に第2のスペーサ物質膜325を形成する。第2のスペーサ物質膜325は酸化膜で形成することができる。次に、第2のスペーサ物質膜325上に平坦化工程を行って第2の層間絶縁膜295の表面を露出させる。図19A及び図19Bに示すように、ゲートパターニング工程を行ってゲート320aを形成する。具体的に、第2のスペーサ物質膜図18Aの325上にゲート320aが形成される領域を画定するレジストパターン図示せずを形成する。次に、このレジストパターンをエッチングマスクとしたエッチング工程を行う。ゲート320aを形成するためのエッチング工程は、エッチング停止膜285aを、エッチング終了点を行ってエッチング停止膜285aの表面が露出するまで行う。このようなエッチング工程によって上部ピラー315間に形成された空いた空間327が形成され、このような空いた空間327によって各ゲート電極図18Aの320が分離されてゲート320aが形成される。ここで、ゲート320aは、半導体基板200のZ軸方向に伸びている埋め込みビットライン280と相互交差する方向、すなわち、Y軸方向に配置される。図19BのII-II’方向に切り出した図に示すように、ゲート320aは、上部ピラー315の外周面を覆う構造で形成される。また、ゲート320aの上部に第1のスペーサ膜323a及び第2のスペーサ膜325aが第1のハードマスク201及び第2の層間絶縁膜295の側壁にスペーサspacer、330a形態で配置される。図19BのIII-III’方向に切り出した図に示すように、ゲート320aは、上部ピラー315の外周面を覆いつつ、第1の層間絶縁膜290がリセスされて露出した外周側面部分の上部ピラー315まで延長するように図16AのC参照形成される。これにより、本発明の実施形態に係る半導体メモリ素子のチャネル幅channelwidthは、ゲートが上部ピラー315の側壁のみに形成された場合のチャネル幅W1よりリセスされて露出した部分の上部ピラー315の外周側面まで所定幅Δdの分だけ延長されたチャネル幅W2を有するように形成されることにより、チャネル幅は2W1Δdに増加するようになる。ここで、延長された幅Δdは、第1の層間絶縁膜290がZ軸方向にリセスされて露出した上部ピラー315の外周側面の幅と同じである。すなわち、本願発明のゲート320aは、上部ピラー315の外周面を覆いつつ、第1の層間絶縁膜290がリセスされて露出した部分の上部ピラー315まで延長するように形成されることにより、半導体素子の活性領域と接触するゲート面積が増加し、サラウンドゲート効果surroundinggateeffectが発生するようになるので、ゲート抵抗を減少させることができ、ゲート制御能力が向上され得る。また、従来の工程では、層間絶縁膜が単一膜構造で形成されており、前洗浄工程を行うとき、この層間絶縁膜が全て除去されるため、ゲートエッチング工程後に形成されたゲートの線幅、すなわち、ゲート内でゲート金属膜が占める割合が活性領域の側面幅に限定されており、ゲート抵抗を減少させることが難しい点がある。これに対し、本発明の実施形態では、層間絶縁膜をエッチング選択比が互いに相違した二重膜構造で形成することにより、活性領域の外周面を全て露出させることができ、ゲートの線幅が増加してゲート抵抗を減少させることができるという効果がある。