"対象画像をベース画像およびシャープナー画像に圧縮する圧縮エンジンを備える、デバイス。前記ベース画像は前記対象画像より解像度の低い画像であり、前記対象画像および前記ベース画像は多原色成分を含むカラー画像であり、前記シャープナー画像は前記対象画像と解像度は等しいが前記対象画像よりピクセル当たりの合計ビット数が少ない画像である、請求項1に記載のデバイス。前記デバイスが空間光変調器を備える、請求項1に記載のデバイス。前記デバイスがコンピュータである、請求項1に記載のデバイス。前記圧縮エンジンが相互訂正アーキテクチャにおいて配置される、請求項1に記載のデバイス。対象画像のベース画像およびシャープナー画像を格納した記憶媒体を備えるデバイス。前記デバイスがコンピュータである、請求項6に記載のデバイス。ベース画像およびシャープナー画像に基づき再構成された画像を生成する再構成器を備える、デバイス。前記再構成器が空間光変調器を備える、請求項8に記載のデバイス。前記再構成器が、再構成された画像のピクセル制御信号フォームを生成するハードウェアおよび/またはソフトウェアを備える、請求項8に記載のデバイス。前記再構成器が、複数のピクセルに対する複数の制御信号を同時またはほぼ同時に計算する複数の処理素子を備える、請求項8に記載のデバイス。前記デバイスが、ピクセルのピクセルアレイを備える空間光変調器を備え、該ピクセルアレイの各々のピクセルが、前記ベース画像および/または前記シャープナー画像に基づき再構成器の素子により駆動される、請求項8に記載のデバイス。前記デバイスがコンピュータである、請求項8に記載のデバイス。以下の工程:a対象画像をベース画像およびシャープナー画像に変換する工程、およびb該ベース画像および該シャープナー画像を記憶媒体に格納する工程、を含む、方法。以下の工程:aベース画像およびシャープナー画像に基づいて再構成された画像を生成する工程、およびb該再構成された画像を視覚表示デバイス上に表示し、該再構成された画像を記憶媒体に保存し、および/または該再構成された画像をコンピュータに転送する工程、を含む、方法。工程bが、前記再構成された画像を視覚表示デバイスに表示する工程を含む、請求項15に記載の方法。工程bが、前記再構成された画像を記憶媒体に保存する工程を含む、請求項15に記載の方法。工程bが、前記再構成された画像をコンピュータに転送する工程を含む、請求項15に記載の方法。空間光変調器を備えるデバイスであって、該空間光変調器が、ピクセルアレイと、複数の処理素子とを備え、該ピクセルアレイの各ピクセルの各それぞれの多原色のピクセル駆動が、1つ以上の多原色ベース値および1つ以上のシャープナー値に基づき該複数の処理素子の1つ以上の処理素子により決定される、デバイス。各ピクセルには複数の多原色が存在し、各ピクセルについての該多原色の2つ以上のピクセル駆動が、共通のシャープナー値に基づいて前記1つ以上の処理素子により決定される、請求項19に記載のデバイス。前記デバイスがまた、前記ピクセルアレイをピクセルのグループに分割する分割器を備え、該ピクセルアレイのピクセルの各グループの各ピクセルについてのそれぞれの多原色のそれぞれのピクセル駆動が、共通の多原色ベース値に基づいて決定される、請求項19に記載のデバイス。前記分割器が、表示デバイス上に表示されたフレームおよび/またはフィールド間で前記ピクセルアレイの分割を変更する境界シフタを備える、請求項21に記載のデバイス。デバイスであって、ピクセルのグループの色ピクセルデータの記憶、および該ピクセルのグループの該色ピクセルデータの色重み付け平均を決定する色重み付け平均化器、を備え、該ピクセルのグループの各ピクセルが1つ以上の多原色成分を含む、デバイス。空間光変調器を備えるデバイスであって、該空間光変調器が、複数のピクセルの各それぞれのピクセルについてのそれぞれの駆動を計算する複数の並列処理素子を備え、該並列処理素子が、各ピクセルについての該それぞれの駆動を圧縮画像データに基づき計算し、該並列処理素子が無乗算器処理素子である、デバイス。前記無乗算器処理素子がまた無加算器処理素子である、請求項24に記載のデバイス。対象画像を圧縮する画像圧縮器を備えるデバイスであって、該画像圧縮器が、該対象画像に基づき低解像度画像を計算する低域フィルタおよび/またはデシメータ、該対象画像と該低解像度画像との間の差分に基づき差分画像を計算する算術モジュール、ならびに該差分画像に基づきビット削減画像を計算するビット深さ低減器を備える、デバイス。前記低域フィルタが色重み付け平均化器を備える、請求項26に記載のデバイス。前記ビット深さ低減器が、より少ない色チャネルの画像を計算する色チャネル低減器を備える、請求項26に記載のデバイス。前記ビット深さ低減器が量子化器を備える、請求項26に記載のデバイス。前記画像圧縮器が、ピクセルデータをブロックに組織化するデータバッファを備える、請求項26に記載のデバイス。空間光変調器を備えるデバイスであって、該空間光変調器が、単一多原色記憶、非単一多原色記憶、ならびに該単一多原色記憶および該非単一多原色記憶の両方のデータに基づき画像を表示する再構成器を備える、デバイス。前記再構成器が複数の並列処理素子を備える、請求項31に記載のデバイス。空間光変調器SLMを備えるデバイスであって、該空間光変調器が、ピクセルアレイ、該ピクセルアレイをピクセルのグループに分割するSLM分割器、ならびに表示デバイス上に表示されたフレームおよび/またはフィールド間で該グループの該分割を変更する境界シフタを備える、デバイス。空間光変調器を備えるデバイスであって、該空間光変調器が、複数の比較器、列を含むミラーRAMMRRAMアレイ、該比較器を該MRRAMアレイに接続する複数のスイッチ素子を備え、該複数のスイッチ素子が、該MRRAMアレイの列にどの比較器が接続するかを選択し、該スイッチ素子がブロック境界シフト素子である、デバイス。デバイスであって、ダミーサイクル駆動部、ならびに空間光変調器SLMのワード線ドライバを有するミラーRAMMRRAMアレイを備え、該ダミーサイクル駆動部が活性化されたとき、該ダミーサイクル駆動部が該SLMを加熱するよう該MRRAMアレイを制御する一連のダミーサイクルを駆動する、デバイス。前記ダミーサイクル駆動部が、前記MRRAMアレイのワード線ドライバを無効化するワード線ディスエーブルラインを備える、請求項35に記載のデバイス。ビット平面記憶ユニットを備えるデバイスであって、該ビット平面記憶ユニットが、画像のビット平面データを格納する複数の循環バッファを備え、該ビット平面画像データの該それぞれのビット平面の少なくともいくつかが、該ビット平面記憶ユニットのそれぞれの循環バッファに格納されている、デバイス。前記画像のビット平面データがベース画像および/またはシャープナー画像を表現する、請求項37に記載のデバイス。ベース画像およびシャープナー画像から再構成された画像を生成する再構成器を備えるデバイスであって、該ベース画像の少なくとも1つのビット位置が色ロックインジケータである、デバイス。望ましくない画像の乱れを引き起こす色の組み合わせおよび/または画像コンテンツの検出に従って、対象画像のフィルタ処理もしくは修正および/またはベースプラスシャープナー変換処理を制御する画像の乱れ検出モジュールを備えるデバイスであって、ベースプラスシャープナー圧縮を提供する、デバイス。包含された加算を用いて画像を生成する無加算器処理素子を備えるデバイス。マスキングマルチオペレーショナル分割比較器、算術分割比較器、マスキング算術比較器およびマスキングローダからなるグループの1つ以上の要素を備える空間光変調器を備えるデバイス。これは、コストおよび/または消費電力の増大をもたらす可能性があり、そのディスプレイはある応用には有用でなくなる。コストおよび消費電力を低く保つために、より低い解像度のディスプレイを用いることも、そのような低い解像度では視聴者が見ることを望む情報を支持することができないので、望ましくない。本発明の第1の広い局面によれば、対象画像をベース画像およびシャープナー画像に圧縮する圧縮エンジンを備えるデバイスが提供される。本発明の第2の広い局面によれば、対象画像のベース画像およびシャープナー画像を格納した記憶媒体を備えるデバイスが提供される。本発明の第3の広い局面によれば、ベース画像およびシャープナー画像に基づき再構成された画像を生成する再構成器を備えるデバイスが提供される。本発明の第4の広い局面によれば、以下の工程:a対象画像をベース画像およびシャープナー画像に変換する工程、およびb該ベース画像および該シャープナー画像を記憶媒体に格納する工程を含む方法が提供される。本発明の第5の広い局面によれば、以下の工程:aベース画像およびシャープナー画像に基づき再構成された画像を生成する工程、およびb該再構成された画像を視覚表示デバイス上に表示し、該再構成された画像を記憶媒体に格納し、および/または該再構成された画像をコンピュータに転送する工程を含む方法が提供される。本発明の第6の広い局面によれば、ピクセルアレイと、複数の処理素子とを備え、該ピクセルアレイの各ピクセルについての各それぞれの多原色のピクセル駆動が、1つ以上の多原色ベース値および1つ以上のシャープナー値に基づき該複数の処理素子の1つ以上の処理素子により決定される、空間光変調器が提供される。本発明の第7の広い局面によれば、ピクセルのグループの色ピクセルデータの記憶、および、該ピクセルのグループについての該色ピクセルデータの色重み付け平均を決定する色重み付け平均化器を備えるデバイスであって、該ピクセルのグループの各ピクセルが1つ以上の多原色成分を含む、デバイスが提供される。本発明の第8の広い局面によれば、空間光変調器を備えるデバイスであって、該空間光変調器が、複数のピクセルの各それぞれのピクセルのそれぞれの駆動を計算する複数の並列処理素子を備え、該並列処理素子が各ピクセルのそれぞれの駆動を圧縮画像データに基づき計算し、該並列処理素子が無乗算器処理素子である、デバイスが提供される。本発明の第9の広い局面によれば、対象画像を圧縮する画像圧縮器を備えるデバイスであって、該画像圧縮器が、該対象画像に基づき低解像度画像を計算する低域フィルタおよび/またはデシメータ、該対象画像と該低解像度画像との間の差分に基づき差分画像を計算する算術モジュール、ならびに、該差分画像に基づきビット削減画像を計算するビット深さ低減器を備える、デバイスが提供される。本発明の第10の広い局面によれば、単一多原色記憶、非単一多原色記憶、ならびに、該単一多原色記憶および該非単一多原色記憶の両方のデータに基づき画像を表示する再構成器を備える、空間光変調器が提供される。本発明の第11の広い局面によれば、空間光変調器SLMを備えるデバイスであって、該空間光変調器が、ピクセルアレイ、ピクセルアレイをピクセルのグループに分割するSLM分割器、ならびに、表示デバイス上に表示されたフレームおよび/またはフィールド間で該グループの該分割を変更する境界シフタを備える、デバイスが提供される。本発明の第12の広い局面によれば、空間光変調器を備えるデバイスであって、該空間光変調器が、複数の比較器、列を含むミラーRAMMRRAMアレイ、該比較器を該MRRAMアレイに接続する複数のスイッチ素子を備え、該複数のスイッチ素子が、該MRRAMアレイの列にどの比較器が接続するかを選択し、該スイッチ素子がブロック境界シフト素子である、デバイスが提供される。本発明の第13の広い局面によれば、デバイスであって、ダミーサイクル駆動部、ならびに、空間光変調器SLMのワード線ドライバを有するミラーRAMMRRAMアレイを備え、該ダミーサイクル駆動部が活性化されたとき、該ダミーサイクル駆動部が該SLMを加熱するよう該MRRAMアレイを制御する一連のダミーサイクルを駆動する、デバイスが提供される。本発明の第14の広い局面によれば、ビット平面記憶ユニットを備えるデバイスであって、該ビット平面記憶ユニットが、画像のビット平面データを格納する複数の循環バッファを備え、該ビット平面画像データのそれぞれのビット平面の少なくともいくつかが、該ビット平面記憶部それぞれの循環バッファに格納されている、デバイスが提供される。本発明の第15の広い局面によれば、再構成された画像をベース画像およびシャープナー画像から生成する再構成器を備えるデバイスであって、該ベース画像の少なくとも1つのビット位置が色ロックインジケータである、デバイスが提供される。本発明の第16の広い局面によれば、望ましくない画像の乱れを引き起こす色の組み合わせおよび/または画像コンテンツの検出に従って、対象画像のフィルタ処理もしくは修正および/またはベースプラスシャープナー変換処理を制御する画像の乱れ検出モジュールを備えるデバイスであって、ベースプラスシャープナー圧縮を提供する、デバイスが提供される。本発明の第17の広い局面によれば、包含された加算を用いて画像を生成する無加算器処理素子を備えるデバイスが提供される。本発明の第18の広い局面によれば、マスキングマルチオペレーショナル分割比較器、算術分割比較器、マスキング算術比較器およびマスキングローダからなるグループの1つ以上の要素を供える空間光変調器を備えるデバイスが提供される。ここに組み込まれ本明細書の一部を構成する添付図面は、本発明の例示的な実施形態を説明し、上述の概要並びに後述の詳細な説明と共に、本発明の特徴を説明する役目を果たす。図面において、種々の特長、例えばデータブロックの大きさや縮尺を互いに関連して推測されることは意図していない。また、ある場合においては、種々のシステム、処理、回路、装置等々が、図面において特定の特長がより明確に示されるように図面において単純化されて示されていることに留意されたい。本発明の説明を行う前に、いくつかの用語の定義を行うことは有用である。当然のことながら、以下の定義は本出願を通して使用される。定義用語の定義が一般に使用されている用語の意味から逸脱する場合は、出願人は特に断らない限り、以下に提供される定義を使用することを意図する。本発明の目的のために、単数形a、anおよびtheは、ここに明示されているように文脈が他のように示している場合を除き、複数形への参照を含んでいることに留意されたい。本発明の目的のために、方向を示す用語、例えば上面、底面、上の、下の、上に、下に、左、右、水平、垂直、上へ、下へ等は、本発明の種々の実施形態を説明するために単に便宜上使用される。本発明の実施形態は種々の方向に向けられ得る。例えば、図面に示された図、装置等は、上下反転、あらゆる方向への90°の回転、反転等々がなされてもよい。本発明の目的のために、値もしくは特性は、もしその値が、その値、特性、その他の要素を用いて算術計算あるいは論理的決定を実行することにより導かれた場合、特定の値、特性、条件の満足、あるいは他の要素に基づく。本発明の目的のために、用語無加算器処理素子は、加算器を含まない算術部を意味する。本発明の目的のために、用語アレイは、各素子が1ビット以上のデータを有する一次元もしくは二次元の素子のセットを意味する。アレイ素子あるいは素子内のビットでさえもが、互いに物理的に隣接して格納され得るがそれに限られない。二次元アレイは、二次元画像等におけるある物理的な関係をほのめかし得るが、素子/ビットが二次元アレイに格納されることを意味するわけではなく、二次元アレイに格納されたとしても同じ大きさを有することを意味するわけでもない。本発明の目的のために、用語画像の乱れ検出モジュールは、存在するある視覚的に望ましくない特徴または属性の存在の検出のために、画像もしくは画像の一部分を分析するハードウェアおよび/またはソフトウェアを意味する。本発明の目的のために、用語使用可能メモリは、デバイスにより実行される幾つかの他の処理で現在必要とされていないデバイス上のメモリを意味する。本発明の目的のために、用語バックプレーンは、SLMのためのロジックおよび制御機能を形成するのに用いられる基板を意味する。バックプレーンはシリコン、GaAs等のような半導体材料で形成されて良く、ガラスの様な絶縁体基板上に堆積あるいは成長したトランジスタを含む。本発明の目的のために、用語ベース画像あるいは色ベース画像は、対象画像を圧縮して生成された画像、および/または再構成された画像を生成するために用いられた画像であって、該ベース画像は、対象画像および/または再構成された画像と同じ多原色成分を有するが、対象画像および/または再構成された画像より低い解像度を有する。典型的には、ベース画像は、シャープナー画像と組み合わされ、ベース画像とシャープナー画像を基にして再構成された画像が所与の対象画像に近くなるように決定される。本発明の目的のために、用語ベース値あるいは色ベース値またはベースは、ベース画像からの1つの値である。各ベース値は、再構成された画像の1つ以上のピクセルのただ1つの単一の多原色を決定するのに用いられる。例えば、少なくとも1つの本発明の実施形態において、再構成された画像における2x2ブロックの各々のピクセルの各々の多原色についてベース値がある。本発明の目的のために、用語ベースプラスシャープナー表現あるいはBPS表現は、値のいくつかは色ベース値であり、値のいくつかはシャープナー値である、画像を表現するのに用いられるデータを意味する。本発明の目的のために、用語ビット深さ低減器は、その入力として対応する解像度およびピクセル当たりのビット数を有する画像を取得し、入力画像と同じ解像度を有するがピクセル当たりの合計ビット数が入力画像より少ない画像を出力として生成するデバイスを意味する。本発明の目的のために、用語ビット線は、あるライン垂直あるいは水平に伴うデータであるが、該ライン上の各ピクセルに対しただ1ビットのデータ1あるいは0しか含まないデータを意味する。複数のビット線のデータの組み合わせが、各ピクセルの出力の制御に用いられ得る。本発明の目的のために、用語ビット平面バッファは、ビット平面の全てあるいは一部を物理メモリ位置に格納することを意味する。ビット平面バッファは、視覚ディスプレイで見られるのと同じアレイの順序でビット平面を格納し得るがそれには限らない。幾つかの本発明の実施形態においては、ERAMが1つ以上のビット平面バッファを格納する。幾つかの実施形態においては、一連のビット平面バッファが、サイズの異なった一連の循環バッファとして格納され得る。本発明の目的のために、用語ビット平面フォーマットあるいは平面フォーマットは、1つの色の連続する各ピクセルからの1ビットが一緒に格納もしくは送られるように、ピクセルデータを格納することを意味する。例えば、平面フォーマットでは、ピクセルの32ビットの1ワードが32の連続するピクセルの1ビット位置を含み、一方、パックピクセルフォーマットでは、24ビットは、赤、緑および青の色当たり8ビットの全てのビットを有する。よって、平面フォーマットでは、例えば、赤のビット3の隣接するピクセルからのビットが、簡単に取り出せるように一緒に格納され得る。本発明の目的のために、用語ビット平面は、値のアレイより1ビット位置を取り出して、元のアレイと同じ次元dimensionを有するがアレイの素子当たり1ビットのみを有する、ビットアレイを形成することを意味する。ビット平面は、ビット平面に組織化されたデータの場合のように、物理的に分離されてもよく、あるいは、それは、値のアレイ内でビット位置の概念に言及するのに用いられてもよい。ビット平面は、値のアレイに対応するビットのアレイであってよく、そしてビット値は、元の値のある計算に基づいてもよい。ビット平面のグラフィックスにおける一般の用法では、複数ビットのピクセル値のアレイからの1ビット位置を含む任意のアレイを意味するが、アレイは、ただピクセル値のものである必要はない。例えば、一連のビット平面として格納され得る複数ビット量である色ベース値あるいはシャープナー値のアレイがあってもよい。本発明の目的のために、用語境界シフタは、分割器の一部でありかつフィールド間および/またはフレーム間を形成するグループの境界をシフトさせるように分割器を制御する制御部を意味する。本発明の目的のために、用語境界シフト素子は、境界シフタの一部であるスイッチ素子を意味する。本発明の目的のために、用語色チャネル低減器は、対応する解像度および色チャネル数を有する画像を入力とし、入力画像と同じ解像度だが入力画像より少ない色チャネルを有する画像を出力として生成するデバイスを意味する。本発明の目的のために、用語色フィールドは、1つの色が表示される期間を意味する。例えば、フィールド順次式カラーでは、赤フィールドは、赤色が表示される期間を意味する。一般的にフレーム当たり複数の異なった色のフィールドがあり、フレームは、画像のシーケンスにおける1つの画像を表す全ての色フィールドからなる。また、1つのフレームに、同じ色の1より多くのフィールドがあってもよい。当該技術分野で良く知られている通り、原色である赤、緑および青に伴う色フィールドを有することが一般的であるが、減法混色の原色であるシアン、マゼンタおよび黄、あるいは白のフィールドもまた存在し得る。文脈から明らかな場合、色フィールドは、期間そのものを意味するのみならず、その期間に表示される情報あるいは画像成分も意味し得る。本発明の目的のために、用語色ロックインジケータは、色がロックされているかどうか決定するのに用いられるベース値またはベース画像のビット位置またはビット位置のセットを意味する。色は、ベース値により制御されるピクセルを再構成するのに該ベース値のみが用いられ、シャープナー値が用いられない場合、ロックされている。ロックされていない画像の部分については、ベース画像およびシャープナー画像が、最終の再構成された画像を決定するのに一般的に用いられる。本発明の目的のために、用語色空間は、各色成分を空間の一次元とすることにより形成された多次元ベクトル空間の意味での空間を意味する。本発明の目的のために、用語色重み付け平均化器は、各多原色成分についてのピクセルのグループの重み付け平均を計算する算術部を意味する。該グループの各ピクセルにまず、全ての多原色に用いられる単一の重み付け係数が割り当てられる。重み付け係数は、色空間における該ピクセルの位置に基づいて各ピクセルについて決定される。本発明の目的のために、用語列は、ビット線上に組織化されたメモリアレイセグメントに関して用いられる。しばしば、メモリの列当たり2本のビット線が存在する。しばしば、単一の出力を形成するために複数の列をマルチプレックスする働きをする列デコーダが存在する。本発明の目的のために、用語共通の多原色ベース値は、2つ以上のピクセルで共有される多原色ベース値を意味する。すなわち、該2つ以上のピクセルが画像を再構成するのに同じベース値を用いた。本発明の目的のために、用語共通のシャープナー値は、ピクセルの2つ以上の色成分で共有されるシャープナー値を意味する。すなわち、ピクセルの該2つ以上の色成分は、画像を再構成する際に同じシャープナー値を使用し得る。本発明の目的のために、用語算術比較するは、リップル桁上げまたは単純な桁上げ演算を含む比較を意味する。大なり>greaterthan、小なり<lessthan、および大なりイコール≧greaterthanorequaltoが、算術比較のいくつかの例である。本発明の目的のために、用語論理的に比較するは、2つの値を入力とし、リップル桁上げのパスなしでブール演算を用いてこれらの値のビットに基づき1つ以上の結果を生成する演算を意味する。イコール=比較equaltocomparisonは、一般に、入力値における各ビットペア間のXNOR関数および次いで該XNOR出力全ての結果のANDからなり、論理的比較の一例である。本発明の目的のために、用語圧縮画像データは、該データのビット数がそれが表す画像に存在するビット数より少ない画像を表すのに用いられるデータを意味する。本発明の目的のために、用語圧縮エンジンは、画像に対応するビットよりより少ないビットの圧縮画像を生成するハードウェアおよび/またはソフトウェアならびに/あるいはハードウェアおよびソフトウェアの組み合わせを意味する。圧縮画像を見えるようにするためには一般に復元/再構成が必要とされ、理想的には、結果として圧縮画像から復元/再構成された画像は、人間には圧縮前の元の画像のように見える。いくらか忠実度が失われる損失のある圧縮では、圧縮画像においてそれが復元/再構成された後で、画像の乱れが生じ得る。本発明の目的のために、用語コンピュータは、パーソナルコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、メインフレームコンピュータ、ミニコンピュータ等のような個々のコンピュータを含む、ソフトウェアを実装する任意のタイプのコンピュータまたは他のデバイスを意味する。コンピュータはまた、スマートフォン、電子ブックリーダ、携帯電話、テレビ、携帯電子ゲームコンソール、ビデオゲームコンソール、MP3プレーヤのような圧縮オーディオまたはビデオプレーヤ、ブルーレイプレーヤ、DVDプレーヤ、電子レンジ等のような電子デバイスを意味する。加えて用語コンピュータは、ビジネスにおけるコンピュータのネットワーク、コンピュータバンク、クラウド、インターネット等のような任意のタイプのコンピュータのネットワークを意味する。本発明の目的のために、用語相互訂正および用語相互訂正アーキテクチャは、対象画像をベース画像およびシャープナー画像に圧縮する圧縮エンジンにおける推定器部の特定の配置を意味する。相互訂正アーキテクチャでは、第1のベース推定器は、対象画像に基づいて第1の中間ベース画像を生成する。第1のシャープナー推定器は、第1の中間ベース画像および対象画像に基づいて第1の中間シャープナー画像を生成する。その後第2のベース推定器は、第1の中間シャープナー画像および対象画像に基づいて第2の中間ベース画像を生成する。第2のシャープナー推定器は、第2の中間ベース画像および対象画像に基づいて第2の中間シャープナー画像を生成する。相互訂正アーキテクチャは、より多くの推定器またはより少ない推定器を備え得る。例えば、相互訂正アーキテクチャは、第3、第4、第5等のベース推定器を備え得、そして第3、第4、第5等のシャープナー推定器を備え得る。相互訂正アーキテクチャは、より少ない推定器を有し得、少なくとも1つのシャープナー推定器またはベース推定器が前の出力に基づきその出力を決定するという条件で、最小では、1つのベース推定器および1つのシャープナー推定器のみを含み得る。本発明の目的のために、用語現在の色フィールドは、フィールド順次式カラー表示デバイスにより現在表示されている色を意味する。本発明の目的のために、用語ディスプレイパネルおよび用語パネルは、空間光変調器SLM、または空間光変調器SLMを備えるデバイスを意味する。本発明の目的のために、用語ディスプレイパネルおよびパネルは、用語空間光変調器およびSLMと同じ意味で使用され得る。本発明の目的のために、用語ディスプレイは、画像を生成するSLMの光変調素子のアレイか、または、文脈に応じて、画像そのものを意味する。本発明の目的のために、用語ダブルフレームバッファは、2つの異なるフレーム/画像の少なくとも一部が同時に格納されるメモリまたはメモリの領域を意味する。格納されたデータは、元画像の圧縮、サブサンプルまたは非圧縮のバージョンであってよい。本発明の目的のために、用語電極の駆動は、直接または他の回路を介しての電極の駆動を意味する。電極の駆動に用いられる回路はロジック機能を含んでよい。本発明の目的のために、用語ダミーサイクルは、電子デバイスのいくつかの機能が、電力を使用することを除いて、行われる動作がデバイスに正味の効果を与えないように無効にdisableされる電子デバイスの動作期間を意味する。例えば、ダミーサイクル期間、メモリの内容が変化しないようにメモリ書き込みが行われ得る。例として、これは、メモリについてワード線ドライバを無効にすることにより行われ得る。本発明の目的のために、用語ダミーサイクル駆動部は、ダミーサイクルを駆動するように活性化され得る、MRRAMアレイのようなメモリに対し駆動書き込みする電子回路のセットを意味する。これらのダミーサイクルは、電力を消費するが、メモリの内容は変化させない。本発明の目的のために、用語EPEは、ERAMアラインアーキテクチャにおけるERAMおよび処理素子PEの組み合わせを意味する。本発明の目的のために、用語ERAMアラインアーキテクチャもしくはERAMアライメントは、処理ロジックがミラーRAMではなくERAM構造に適合するよう最適化されたSLMアーキテクチャを意味する。本発明の目的のために、用語ERAMまたは実行RAMまたは実行メモリは、SLMのピクセル駆動を計算するのに少なくとも一部用いられる空間光変調器のバックプレーン上にあるメモリビットのアレイを意味する。該ビットは、他の目的にも同様に使用され得る。ERAMは、読み出しおよび書き込み動作を通常のRAMのようにサポートするが、しかしディスプレイ制御を容易にする特別の機能を有し得る。文脈に応じて、語ERAMはワークRAMが使用され得るのと同じ方法でERAM全体またはERAMビットのあるサブセットを意味し得る。本発明の目的のために、用語フィールド順次式カラーは、空間光変調器がカラー光のシーケンスにより照射される状況を意味する。これは、例えば、空間光変調器がLED、レーザまたは他のカラー光源からの一連のフラッシュにより照射されるケースである。一般に、最低限、赤、緑および青の光のカラーの原色光が存在するが、1より多くの光源を同時にオンにするかまたは異なる光源を有することにより、2つ以上の色の組み合わせである光源が追加的に存在し得る。本発明の目的のために、用語フィールドは、フィールド順次式カラーの意味では色フィールドを意味し、非フィールド順次式カラーシステムでは次のフィールド/フレームを意味し得る。両方の場合とも、次のフィールドは、表示デバイスにより表示される次の画像である。本発明の一実施形態はフィールド順次式カラーのためのものであるが、本発明の実施形態は非フィールド順次式ディスプレイ画像の生成にも使用され得る。本発明の目的のために、用語フレームバッファは、画像/フレームの表現の少なくとも一部が格納されているメモリまたはメモリ領域を意味する。この表現は、圧縮/サブサンプルまたは非圧縮であり得る。フレームバッファは、常に画像の全体を有し得るがそれには限らない。フレームバッファは、異なる時間長の画像の異なる様相を格納し得る。フレームバッファは、1つ以上の循環バッファとして実装され得る。本発明の目的のために、用語フレームレートは、フィールド順次式カラーの文脈においては、画像の全体が変化し得るレートを意味する。通常、米国標準テレビのプログレッシブスキャンビデオでは、フレームレートはおよそ60Hzである。フィールド順次式カラーでは、典型的には、フレームあたり赤、緑および青のフィールドの各々少なくとも1つが存在し、原色のいくつかを繰り返すならびに/あるいは黄、シアン、マゼンタおよび/または白のような他の色を有する、それ以上のフィールドが存在してもよい。本発明の目的のために、用語フル解像度は、画像の各ピクセルの各色について1つの値があることを意味する。本発明の目的のために、用語ガンマ補正は、入力ピクセル値を出力ピクセル値にマップすることを意味する。表示デバイスにおいては、ディスプレイ上に線形応答を有するように入力値に線形変化を望まないことが一般的である。本発明の目的のために、用語EPEのグループは、ある共通のロジックまたはドライバ回路を共有し得る1より多くのEPEおよびその対応するメモリである。例えば、EPEのグループは、ERAMサブアレイの行デコード、ドライバを共有し得る。本発明の目的のために、用語ピクセルのグループおよび明白な場合、用語グループは、1より多くのピクセルの集合またはグループを意味する。ある場合においては、グループは、単一のピクセルからなり得る。ピクセルのグループの形状は任意であり得る。また、画像またはディスプレイは、オーバラップするグループを有し得る。すなわち、ピクセルは、1より多くのグループのメンバーであり得る。本発明の目的のために、用語ハードウェアおよび/またはソフトウェアは、ディジタルソフトウェア、ディジタルハードウェア、またはディジタルハードウェアおよびディジタルソフトウェア両方の組み合わせにより実装され得るデバイスを意味する。本発明の目的のために、用語画像は、視覚画像のピクセルのセットを定義または制御する数値のセットを意味する。画像における素子または値と視覚画像における個々のピクセルとの間で、1対1の対応があってもなくてもよい。例えば、ベース画像における1つの値が、視覚画像の複数ピクセルを制御し得るかまたは影響を与え得る。通常、画像は、少なくとも概念的には、2つ以上の次元を有する。本発明の目的のために、用語包含された加算は、関与する2つの値がいかなるロジックを用いても直接に一緒に加算されない処理の結果として存在する加算を意味する。これは、第1の値および第2の値が同一でないピクセルのグループに影響し、よってデータそのものの加算を実行することが計算またはメモリの視点から望ましくない場合に特に有用である。本発明の1つの実施形態においては、これは、ベース値が一連のパルスのエッジの1つのセットを制御するのに用いられ、かつシャープナー値がエッジの異なったセットを制御するのに用いられる場合に生じる。本発明の目的のために、用語入力ピクセル値は、種々のシステムおよびデバイスの応答特性の補償のために値が補正または調整される前のピクセルに対応する数値を意味する。本発明の目的のために、用語光変調素子は、光源の特性を制御する手段を意味する。例えば、光変調素子は、ドット蛍光体、LED等のような発光源を制御し得、ミラーデバイスにより光が反射される方法を制御し得、LCDまたはLCOSデバイス等におけるもののように偏光を制御し得る。本発明の目的のために、用語ラインは、ミラーRAMアレイの水平または垂直の表示ラインを意味する。これは、典型的にはアレイの1つの次元が1であり、そして他がミラーRAMアレイのフルの水平または垂直の次元であるピクセルアレイを表す。用語ラインは、信号が伝播する伝導路を意味する場合にも使用され得る。例えば、MRRAMエネーブル信号は、MRRAMエネーブルラインにより伝播される。本発明の目的のために、用語液晶ディスプレイまたはLCDデバイスは、従来の用語の意味での大型直視LCDテレビのようなLCDデバイス、ならびに、液晶オンシリコンLCOSデバイスのような関連するデバイスを意味する。本発明の目的のために、用語機械読取可能な媒体は、コンピュータ、ネットワークデバイス、パーソナルディジタルアシスタント、製造ツール、1つ以上のプロセッサのセットを有する任意のデバイス等のような、機械によりアクセス可能なフォームで情報を格納する任意のメカニズムを意味する。例えば、機械読取可能な媒体は、書き込み可能/書き込み不能媒体例えば、読み出し専用メモリROM、ランダムアクセスメモリRAM、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等、バーコード、RFIDタグ等であり得る。本発明の目的のために、用語マスク書き込みは、あるビットまたはビットのグループが別個のマスク値に基づく書き込みを有効enableまたは無効にされる書き込み動作を意味する。本発明の一実施形態において、マスキングは、ビット毎ベースでサポートされるが、しかし、本発明の他の実施形態では、ビットの限られた組み合わせがマスクされ得る。本発明の一実施形態において、書き込まれたデータは、ある動作により共通に広められ、そして出力の制御は、種々のビットが書き込み有効にされているかどうかに依存する。これは、実質的には記憶ビットをセット、リセット、または変更なしとし得るセットリセットSRフリップフロップとして扱う。マスク書き込みは、条件付きアップデートを実装する1つの方法である。マスク書き込み機能を有するRAMの例は、2006年7月4日に発行されたグタックらによるディジタルバックプレーンという名称の米国特許第7,071,908号以後グタックらによる米国特許第7,071,908号の図9に示されている。それらの全ての内容と開示が参照することにより組み込まれる。本発明の目的のために、用語マスキングローダは、複数ビット量を複数ビットメモリ位置またはレジスタにロード/書き込みする際に、いくつかまたは全てのビットの書き込みを阻止するまたはマスクする能力を有するハードウェアのセットを意味する。最もフレキシブルな形では、マスキングをビット毎ベースでサポートするビット毎書き込みエネーブルハードウェアがあり得、さらに他の形では、1つ以上のビットのグループが、共通の書き込みエネーブルを共有し得る。本発明の目的のために、用語マスキング書き込み器は、マスク書き込みを実行する能力を有する書き込み器を意味する。本発明の目的のために、用語マスキング制御値再書き込み器またはMCVRは、ある処理の結果に基づき、空間光変調器上のERAMまたは他のメモリにデータを書き戻すハードウェアのセットを意味し、そこではいくつかもしくは全てのビットが、書き戻されることをプロテクトもしくはマスクされ得る。例えば、比較に基づき、他のビットをプロテクト/マスキング/変更せず、あるビットをERAMに書き戻すことが望ましい場合がある。本発明の目的のために、用語マッチステージおよび用語ステージは、MRRAMのいくつかのもしくは全ての活性化されたラインへの書き込みまたはマスク書き込み、加えて、次のマッチステージが開始し得る前に特定される任意の遅延/待機を意味する。マッチステージのサイクル数は、1サイクルでMRRAMに書き込まれるビット数、ディスプレイにおける活性化されたピクセルセグメント数、および任意のプログラムされた待機時間の関数である。いくつかの実施形態においては、マッチステージは、ディスプレイの全てのピクセルセグメントへ書き込むが、マッチステージが所与のマッチステージにおいてピクセルセグメントのサブセットのみに書き込み得ることが可能である。本発明の目的のために、用語マッチサブステージは、全てもしくは一部のピクセルのセグメントについてのERAM読み出し、比較および無条件または条件付きMRRAM書き込みを含む。本発明の目的のために、用語マッチ値またはMCHVは、ピクセル値に対して比較される複数ビット量を意味する。この比較の結果は、次にピクセルの出力をオン、オフ、または現在の状態のまま放置する制御の一部として用いられる。マッチ値は、カウンタより来ても良く、またはマッチ値のリストより来ても良く、またはある他の方法で計算されても良い。単純なカウントでない一連のマッチ値が、メモリの節約および/または単にカウントに基づく幅でないパルスの生成に用いられ得る。本発明の目的のために、用語メモリ再割当てまたは再割当ては、所与のメモリ位置に、その位置に格納されていた以前の値のためにそのメモリ位置が必要なくなったことにより、新しい値を格納することを意味する。本発明のいくつかの実施形態の1つの目的は、より少ないトータルメモリを必要とするようメモリの再割当てをサポートすることである。本発明の目的のために、用語マイクロディスプレイは、製品の意図された使用法では人間が見るためにはある形の拡大が必要とされるのに十分に小さい表示デバイスのあらゆるクラスを意味する。マイクロディスプレイは、空間光変調器の1つの型である。本発明の目的のために、用語ミラーRAMアラインアーキテクチャまたはミラーRAMアライメントは、処理ロジックおよびその対応するメモリが表示ミラーRAMの列におおよそマッチするよう構成されたSLMアーキテクチャを意味する。この列構成ディスプレイの例は、2007年10月16日付で発行されたダラスらによる単一チップ上のマイクロディスプレイおよびインタフェースという名称の米国特許第7,283,105号以後ダラスらによる米国特許第7,283,105号;2006年9月26日付で発行されたウィリスらによるピクセルをディジタル駆動するパルス幅変調波形生成という名称の米国特許第7,113,195号以後ウィリスらによる米国特許第7,113,195号;グタックらによる米国特許第7,071,908号;および2004年9月16日付で発行されたウィリスらによるLCOS画像デバイスという名称の米国特許出願第2004/0179155号に見られ、それらの全ての内容と開示が参照することにより組み込まれる。本発明の目的のために、用語ミラーRAMアレイまたはMRRAMアレイは、メモリアレイに組織化されたMRRAMビットの集合を意味する。本発明の目的のために、用語ミラーRAMビットまたはMRRAMビットは、空間光変調器の出力を制御する電極の駆動に用いられる記憶ビットを意味する。MRRAMビットは、LCOSディスプレイを含んだ液晶ディスプレイを駆動するのに良く知られているように、電極が駆動出力ビットに基づくよう記憶ビットの出力の反転を行うロジック回路および/または電圧レベルシフトを含む追加の回路を介して電極の駆動をし得る。本発明の目的のために、用語ミラーRAMまたはMRRAMは、その中に駆動ビットである記憶ビットを有するメモリアレイを意味する駆動ビットの定義を参照。いくつかの場合において、ミラーRAMは、駆動ビットおよび駆動ビットではない記憶ビットの組み合わせを有し得る。本発明の目的のために、用語マルチオペレーショナル比較器は、1より多くのタイプの動作を実行可能な比較器を意味する。例えば、マルチオペレーショナル比較器は、イコール論理的比較および小なりイコール比較および算術比較を実行し得る。本発明の目的のために、用語無乗算器処理素子は、乗算器を含まない算術部を意味する。典型的には、これらの算術部は、乗算器を含む算術部に比べて小さく、低消費電力で、またはより少ないトランジスタを有する。ある場合においては、算術部は、ビットシフタおよび/または加算器で構成される固定乗算器を備える。そのような算術部は、シフタおよび/または加算器が乗算器と等価であるため、無乗算器処理部とは考えられない。本発明の目的のために、用語多原色は、カラー画像または色システムの1つの色成分を意味する。それは、伝統的には赤、緑または青のみを意味する、用語原色の一般化である。多原色は、赤、緑もしくは青のうちの1つ、または白、黄、シアン、マゼンタ、琥珀等のようなカラー画像を構成するのに用いられるある他の色であり得る。本発明の目的のために、用語多原色は、用語原色のスーパーセットであり、それは、赤、緑および青のような原色のみを含む色のセットを含み得るが、しかし、黄、シアンおよびマゼンタのような二次的な色のような他の色、ならびに白のような他の色をも含み得る。本発明の目的のために、用語多原色成分および用語色成分は、1つの色に対応する情報またはビットを意味する。フルカラー画像は、それを定義するのに常に少なくとも3つの色成分を必要とする。例えば、3つの成分は、赤、緑および青のデータである。多原色によるカラー表現では、追加的な色、例えば、黄、シアンおよび白がある。この定義は、用語色成分の一般的な意味と、多原色画像の成分にも同様に適用されることを明示的にはっきりさせたこと以外、同様である。本発明の目的のために、用語多原色画像または多原色ディスプレイは、多原色成分を含む画像またはディスプレイを意味する。用語多原色ディスプレイは、赤緑青ディスプレイを含み得るが、しかし、より多くのまたはより少ない多原色のディスプレイを含み得る。本発明の目的のために、用語非単一多原色データは、多原色成分の2つ以上を決定するのに用いられる、画像の表現に用いられるデータまたはディスプレイに用いられるデータを意味する。本発明の目的のために、用語非単一多原色記憶は、非単一多原色データを格納するのに用いられる記憶装置を意味する。本発明の目的のために、用語オリジナルピクセル値またはオリジナルピクセル色値は、種々のシステムおよびデバイス応答特性を補償するために値が訂正または調整される前のピクセルに対応するピクセル値またはピクセル色値を意味する。本発明の目的のために、用語パックされたピクセルまたはパックされたフォーマットは、全てのビットが一緒にグループ化されている整列したビットのグループの格納または送出の手法を意味する。例えば、赤、緑および青の原色各々について8ビットのデータで、ピクセルを特定するのに24ビットのデータを使用することは、一般的である。パックされたピクセル表現では、ピクセル全体の全てのビットが、1つのもしくは非常に少ない動作で一緒に送られるか、またはメモリから読み出され得る。本発明の目的のために、用語並列処理素子またはPPEは、並列にそして一般に単一クロックと考えられる期間に複数ビットを処理する処理素子を意味する。処理は、リップル桁上げなしで単一ビットまたは複数ビットの出力を生成する複数ビットを用いるブール処理であり得るか、あるいは加算のようなリップル桁上げのある算術処理、あるいは大なり信号または小なり信号のような単一ビットの出力であり得る。複数サイクル動作は、いくつかの並列動作を行うことにより、並列処理素子により実行され得る。これらの複数サイクル動作は、単一ピクセルまたは複数ピクセルのブロックについてであり得る。本発明の目的のために、用語分割器は、ピクセルアレイおよび/または画像を各ピクセルのグループが、ある共通のデータを共有するようにピクセルのグループに分割させる制御部を意味する。分割器は、ハードウェアまたはソフトウェアあるいは両方の組み合わせとして実装され得る。本発明の目的のために、用語ピクセルブロックおよび明白な場合、用語ブロックは、1より多くのピクセルの集合またはグループを意味する。ある場合においては、ブロックは、単一のピクセルからなり得る。画像がブロックに分割されたと言われる時は、ブロックがオーバラップせず、画像内の全てのピクセルが1つのブロックのメンバーであることが一般である。ブロックは、長方形または正方形であり得るが、任意の形をとり得、隣接していないこともあり得る。本発明の目的のために、用語ピクセル色値は、ピクセルの1つの色に対応する数値を意味する。一般的に、それは、画像の1つのピクセルについての色成分の量である。カラー画像では、各色につき1つの3つのピクセル色値を有することが一般である。本発明の目的のために、用語ピクセル制御フォームの再構成された画像は、幾つかの処理により人間が見ることができる画像を生成し得るピクセル制御信号を生成するように処理されたベース画像データおよびシャープナー画像データから生成された再構成された画像を意味する。少なくともいくつかの実施形態においては、再構成された画像を人間が知覚するものに処理することを完了するために、人間視覚システムが頼られ得る。本発明の目的のために、用語ピクセル値は、ピクセルに対応する数値を意味する。入力または出力のような限定詞と共に用いられない場合、ピクセル値は、ピクセルの現在の値を意味する。それは、ピクセルの光出力および/または反射率および/または偏光の変化を制御する複数ビット数である。本発明のいくつかの実施形態においては、ピクセル値は、修正されたピクセル値を形成するように修正され得る。ピクセル値には一般に3つ以上のピクセル色値が含まれるが、用語ピクセル値は、明白な場合、ピクセル色値を意味するのにも使用され得る。本発明の目的のために、用語ピクセルは、多次元ディスプレイの1つの素子を表す一般用語である。例として、この素子は、光の向きを変えるのに傾くディジタルマイクロミラーDMDまたはDLPTMにおける小さなミラーであり得、あるいはLCOSの場合、ミラー/電極により制御される液晶があり、光の偏光を変化させ、その後他の光学系を通過してピクセルにおける光量に影響を与え、あるいは、発光ダイオードLEDの場合、発光し、あるいはプリンタの場合、それはプリントアウトの要素の色を制御する。二次元画像の生成のためには、ピクセルのアレイがなんらかの方法で制御されねばならない。本発明の目的のために、用語ピクセル制御信号は、直接または他のハードウェアを介して間接に1つ以上のピクセルの出力を制御する信号を意味する。再構成器の素子の1つ以上の出力が、一連のピクセルを制御する一連のピクセル制御信号を生成し得る。ピクセル制御信号は、ピクセル電極に電圧を印加するピクセル駆動信号とは異なり得る;例えば、ピクセル制御信号は、書き込みエネーブルを駆動し得、次にピクセル駆動に影響を与えるが、ピクセル制御信号とピクセル駆動そのものとの間には直接の1対1の対応はなくてよい。本発明の目的のために、用語ピクセル駆動は、ピクセル電極を駆動する電圧を意味する。MRRAMアレイの場合、各ピクセルは、該ピクセルを駆動するメモリビットを有する。MRRAMアレイは、ピクセル制御信号が直接各ピクセルに対応するメモリビットの値をセットするのではなく、ピクセル制御信号により制御される列対応の書き込みエネーブルのような機能を含み得る。本発明の目的のために、用語ピクセル駆動波形は、所与のピクセル駆動の時間に亘る対応する電圧および/または電流を表す図式または図面を意味する。本発明の目的のために、用語ピクセルセグメントおよび用語セグメントは、同時に書き込まれ得るディスプレイ上の水平または垂直に隣接する一連のピクセルを意味する。いくつかの実施形態においては、セグメントは、水平または垂直ラインのピクセル数に正確に等しいものであり得るが、またラインの一部または1つのラインのピクセル数より多いものであってもよい。本発明の目的のために、用語平面化または平面分割は、パックピクセルフォーマットのピクセルがビット平面フォーマットに変換されるプロセスを意味する。平面化ハードウェアは、パックされたピクセルフォーマットのデータを入力とし、ビット平面フォーマットのデータを出力する。本発明の目的のために、用語平面分割は、一連の多ビットのパックデータ例えば、パックされたピクセル量をとり、1つ以上のビット位置のビットを分割し、分割されたビットを多ビットデータ量に再パックし、一連のデータ量について1つのビット位置のビットを有するのみとする処理を意味する。平面分割は、パックされたピクセルアレイをビット平面に組織化されたアレイに変換する方法である。平面分割は、全体のアレイもしくはいくつかのアレイのサブセットのみに対して行われ得る。平面分割は、入力されるピクセルデータがより効率的なデータ処理もしくはディスプレイ操作のために再フォーマット再構成され得る多くの方法のうちの1つである。本発明の目的のために、用語原色または色は、通常の原色を意味し得る、すなわち、赤、緑または青の1つである。しかし、他の色を独立に扱うシステムにおいては、処理および表示の目的のために、それらも原色として扱われ得る。例えば、あるシステムは、何らかの理由で2つの緑チャネルを有し得、これら2つが原色とされる。あるシステムは、白、シアン、マゼンタまたは黄チャネルもまた原色と扱い得る。赤外線または紫外線の様な非可視色を原色として扱う場合もあり得る。本発明の目的のために、用語処理素子またはPEは、特定のテストもしくはテストのセットに対してマッチもしくは非マッチ条件を決定するのに、ピクセルもしくは複数のピクセルのビットが用いられ得るようにプログラムされるか、またはさもなければセットされる処理素子を意味する。用語素子は、処理データパスを意味するときは、複数のそしてしばしば大多数のプロセッサがデバイスにあることを暗に示す。多くのシナリオにおいて、ピクセルのビット平面は、どのピクセルが特定の値にマッチするか、そしてさらに該ピクセルに、関係するミラーRAMピクセルの変化を引き起こし得るコマンドが送られるべきかを判断するために、多くのPEに送られる。PEは、複数ビットを処理するのに複数サイクルをとるビットシリアルPE、または、複数ビットに基づいて結果を並列に計算し得る並列処理素子もしくはPPEのかたちをとり得る。パイプラインにより、PPEは、複数サイクルをとり得るが、しかし一般的にサイクル数は処理されるビット数に依存しない。本発明の目的のために、用語プログラマブルマッチ値シーケンサは、必要な時にマッチ値を提供するユニットを意味し、所定の値のシーケンスでプログラムされるかもしくはこれらの値を計算し得、さらに非順次マッチ値もしくは順次マッチ値を必要な時に提供可能である。本発明の目的のために、用語量子化されたシャープナー値は、表すのに多くのビットを有する値から表すのにより少ないビットを有する数に量子化されたシャープナー値を意味する。一般に、量子化は、最下位ビットに単に落とす以上のことを含み、多くのビット数を有する値からより少ないビットを有する値に変換するのに数式もしくはルックアップテーブルを使用し得る。量子化ビンもしくは量子化値は、等間隔となり得るがそれには限らない。本発明の目的のために、用語量子化器は、対応する解像度および色チャネル数およびピクセル当たりのビット数を有する画像を入力として受容し、入力画像と同じ解像度および入力画像と同じ色チャネル数を有するが、しかし入力画像に比べてピクセル当たり少ないビット数を有する画像をその出力として生成するデバイスを意味する。量子化器はまた、1つの値もしくは値のセットに働き得、それは画像を表すものであり得るかまたは表さないものであり得る。量子化器は、値もしくは値のセットを表すのに必要なビット数を低減する。本発明の目的のために、用語再構成器は、シャープナー画像およびベース画像を取得し、再構成された画像を生成するハードウェアのセットである。再構成された画像は、多くのフォームのうちの1つであり得る。例えば、再構成された画像は、対象画像の解像度の各8ビットの赤、緑および青を有するピクセルあたり24ビットの一般的なフォームであり得る。再構成された画像はまた、ピクセル駆動信号を生成し得るフォームであり得る。これらのピクセル制御信号は次に電極を駆動し得、ある方法でピクセルの強度を制御し、あるいはピクセルのミラーを照射する光を変調し、次に投射されるかまたは直接人間により見られる。本発明の少なくともいくつかのフォームにおいては、再構成された画像は、単純な一般の赤、緑および青のフォームでなく、むしろ、人間が見る画像を処理するために、一部、人間視覚システムに依存する。本発明の目的のために、用語再構成器素子ならびに用語RECELは、ベースデータおよびシャープナーデータ入力を処理し、光出力、もしくは再構成された画像における1つ以上のピクセルの生じた反射率を制御する1つ以上の信号を生じるハードウェアのセットを意味する。しばしば、多くのRECELが所与の空間光変調器上にあり得る。本発明の一実施形態において、MRRAMアレイにおいてピクセルの2列あたり1つのRECELが存在するが、しかし設計要求に基づいてより多くのもしくはより少ないRECELがMRRAMの列あたりに存在してよい。RECELの出力は、ピクセルを制御するために、ハードワイヤもしくはスイッチを介してMRRAMの列に接続され得る。本発明の目的のために、用語ERAMを有する再構成器素子および用語REEは、再構成器素子と、ベースおよびシャープナーデータを有する対応するメモリもしくはERAMとの組み合わせを意味する。本発明の目的のために、用語行は、ワード線WL上に組織化されたメモリアレイセグメントに関して用いられる。メモリビットの行は、典型的には、共通のワード線を共有する。本発明の目的のために、用語セグメントマッチは、ピクセルの1つの垂直もしくは水平セグメントのピクセル値の1つ以上のERAM読み出しと各ピクセル値とマッチ値の比較を意味する。セグメントマッチは1つのサイクルで起こり得、もしくは複数サイクルをとり得る。ピクセル値のビットの全てもしくは1部がマッチに使用され得る。ピクセルおよびマスク値のどのビットが無視されるか選ぶのにマスクが使用され得る。本発明の目的のために、用語1つ以上のビットを選択的にマスキングするは、1つ以上の入力ビットのマスキングをサポートする並列処理ハードウェアが存在し、それにより入力ビットのサブセットのみが結果に影響を与えることを意味する。例えば、8ビット幅のイコール比較がありビットのうち3ビットがマスクされたとすると、マスクされていない5ビットがイコール比較に影響する。実効的には、入力のマスクされたビットは、結果に関して無関係となり無視される。本発明の目的のために、用語一連のマッチステージは、複数のマッチステージが連続して適応されるシーケンスを意味する。一連のマッチステージの最終結果により、個々のMRRAMビットがピクセルを駆動するミラーもしくは電極に電荷を印加するまたは印加しないを決める。ミラー/電極の電荷の変化の結果は、各ピクセルについて光を変調する光の駆動波形を引き起こす。本発明の目的のために、用語シャープナー画像は、対象画像を圧縮した時に生成される画像であり、かつ/または再構成された画像を生成するのに用いられ、該シャープナー画像は、対象画像および/または再構成された画像と同じ解像度を有するが、しかし対象画像および/または再構成された画像に比べてピクセル当たりより少ないトータルビットを有する。シャープナー画像は、典型的にはベース画像と組み合わせて、ベース画像およびシャープナー画像に基づく再構成された画像が所与の対象画像に可能な限り近づくよう決定される。シャープナー画像は、対象画像および/または再構成された画像より少ない多原色成分を有し得る。また、シャープナー画像の値は、対象画像および/または再構成された画像における値に比べてより少ないビットで表され得る。本発明の目的のために、用語シャープナー値もしくはシャープナーは、シャープナー画像からの1つの値である。各シャープナー値は、1つ以上のピクセルを決定するのに用いられ、これらのピクセルの1より多くの色成分に影響し得る。シャープナー値は、通常、ベース値のみのバージョンの画像をよりシャープにするため、または画像の詳細な特徴の見栄えを向上させるために該画像に適用される補償もしくは修正を表す。本発明の目的のために、用語単一多原色データは、多原色成分のうちのただ1つを決定するのに用いられる、画像の表現に用いられるもしくは表示に用いられるデータを意味する。例えば、RGB表現においては、赤データは、単一多原色データと考えられる。本発明の目的のために、用語単一多原色記憶は、たとえそれが1より多くの多原色の単一多原色データをも記憶する場合でも、単一多原色データを格納するのに用いられる記憶を意味する。本発明の目的のために、用語SLMデバイスは、SLMを含むもしくはSLMである任意のデバイスを意味する。SLMデバイスの例は、視覚表示デバイス、SLMS等を含む。本発明の目的のために、用語空間光変調器もしくはSLMは、入射するもしくは発光された光を制御もしくは修正する1、2、もしくは多次元アレイの光変調素子、ならびにデバイス上のこれらの素子を制御するのに含まれる回路、ならびに空間光変調を実行するデバイス上の全ての制御回路およびメモリを意味する。例えば、空間光変調器の各素子は、入射するもしくは発光された光の方向、入射するもしくは発光された光の強度、入射するもしくは発光された光の偏光、入射するもしくは発光された光の波長、入射するもしくは発光された光の焦点等を変化させ得る。空間光変調器は、光変調素子のアレイを有するディスプレイシステムの部品である。本発明の目的のために、用語分割可能な比較器は、nビットで1つの比較を生成し得る比較ロジックのセットを意味し、同じロジックハードウェアのかなりの部分が、各比較がnビット未満である1より多くの比較の実行に用いられ得る。本発明の目的のために、用語記憶および用語記憶媒体は、情報ビットを格納するのに用いられ得る任意のフォームの記憶を意味する。記憶の例は、MRRAM、MRRAM、ERAM、フラッシュメモリ、フロッピーディスク、ZipTMディスク、CD-ROM、CD-R、CD-RW、DVD、DVD-R、フラッシュメモリ、ハードディスク、光ディスク等のような揮発および不揮発メモリを含む。本発明の目的のために、用語サブサンプルされた解像度および用語サブサンプルされた画像は、フル解像度画像における各ピクセルについて1未満の値が存在することを意味する。例えば、サブサンプルされた画像は、フル解像度画像における2x2のブロックの4ピクセルの各々に1の値を有し得る。サブサンプルされた画像における各ピクセルは、この分野でよく理解されているように、しばしばフル解像度画像における複数ピクセルの関数として生成される。本発明の目的のために、用語サブセットは、用語サブセットの従来の意味を意味する。サブセットは、全ての素子の不適切なサブセットを含み得る。例えば、回路のアレイのサブセットは、回路のアレイの全ての回路を含み得る。本発明の目的のために、用語サマリビットは、所与のピクセルの1つ以上のビット位置の組み合わせを意味する。サマリビットは、大なり比較もしくは小なり比較のような他のビットのロジック組み合わせおよび/または他のビットに対する算術演算により計算される。サマリビットは、一般に、それがサマライズするビットのいくつかもしくは全てを送るかかつ/または格納することを必要とするかわりに使用される。本発明の目的のために、用語スイッチ素子は、データラインのセットを他のデータラインのセットに接続するユニットを意味し、どのラインがどこに接続されるかについてあるレベルの制御を可能にする。本発明の目的のために、用語対象画像は、ベースプラスシャープナーフォームに変換される前の画像を意味する。この画像は、入力源から直接に得ることが出来、もしくは何らかの他の画像処理機能により処理されたものであり得、以下を含むがこれに限定されるものではない:キーストーン訂正、画像リサイジング、オンスクリーンディスプレイもしくは色空間操作。対象画像は、一般に各ピクセル当たり3以上の色値を有する。本発明の目的のために、用語一時的画像は、どの瞬間においても視認できないが、むしろ人間視覚システムに依存して、急速に変化する一連の画像を組み合わせて人間が知覚する最終画像にする画像の内容全体を意味する。種々の色が矢継ぎ早に提示されるフィールド順次式カラーは、一時的画像の1つのフォームである。ある瞬間においてはただ1つの色しか表示されないが、しかし色が十分に速く変化すると、人間はフルカラー画像を知覚するからである。本発明のいくつかの実施形態は一時的画像を生成する。本発明の目的のために、用語ピクセル当たりのトータルビットは、ピクセルを表すのに用いられる全てのビットの合計を意味する。例えば、典型的なカラーピクセルは、赤、緑または青原色につき8ビットを有し、24ビットのピクセル当たりのトータルビットを有し得る。本発明のいくつかの実施形態においては、シャープナーは、ピクセル当たり8ビットを有し得、かつ、例えば、原色当たり8ビットのピクセル当たり24ビットより少ないピクセル当たりのトータルビットを有し得る。本発明の目的のために、用語2状態色重み付け平均化器は、決定される重み付け係数が2つの可能な値のみに限定される色重み付け平均化器である。例えば、重み付け係数が0または1に限定される場合、該色重み付け平均化器は2状態色重み付け平均化器である。本発明の目的のために、用語値は数量を意味する。量は概念的な無限の精度を有する数値であってもよく、または数値の有限なセットのメンバーであってよい。例えば、ベース値は0から255の範囲内の整数であり得、回路で8ビットとして表され得るが、しかし、数学的表現では、ベース値は、任意の精度を有すると考えられ得る。本発明の目的のために、用語視覚表示デバイスまたは視覚表示装置は、CRTモニタ、LCDスクリーン、LED、投射ディスプレイ、図面および/または文字等のような画像をプリントアウトするプリンタのようなあらゆるタイプの視覚表示デバイスもしくは装置を含む。視覚表示デバイスは、コンピュータモニタ、テレビ、プロジェクタ、携帯電話、スマートフォン、ラップトップコンピュータ、タブレットコンピュータ、携帯音楽および/またはビデオプレーヤ、パーソナルデータアシスタントPDA、携帯ゲームプレーヤ、ヘッドマウントディスプレイ、ヘッドアップディスプレイHUD、画像が投射されるウォータスクリーン、グローバルポジショニングシステムGPS受信機、自動車ナビゲーションシステム、ダッシュボード、時計、電子レンジ、電子オルガン、現金自動預け払い機ATM等のような他のデバイスの一部であり得る。本発明の目的のために、用語ワード線ディスエーブルラインは、MRRAMアレイのようなメモリのワード線ドライバを無効にする信号を伝播するラインを意味する。説明フィールド順次式のディジタル駆動パルス幅変調表示デバイスは、一般的に、表示デバイスのピクセルに対するパルス幅を制御するコントローラを有する。コントローラは、それと共に、ピクセルデータを保持するフレームバッファ、入力されるビデオデータを表示デバイスにより容易に処理され得る形式に変換するハードウェア、および表示デバイスの制御情報を伴う。コントローラは、1つ以上の基板上に物理的に形成され得る。例えば、フレームバッファについて別個のDRAMデバイスを用いる方がより費用効果が高いものであり得る。また、制御ロジックのいくつかあるいは全てが、コントローラデバイス、表示デバイスにあり得るか、あるいはそれらの間を分割され得、コントローラデバイスおよび表示デバイス間の機能ブロックの分割は幾分任意である。複数のビット平面のデータのチップ上処理能力を有する典型的なディスプレイパネルアーキテクチャは、特定のピクセルの種々のビット平面が比較器、処理素子、あるいは他のロジック部にロードされて、ディスプレイピクセル上に生成される表示可能なアクションを生成するという共通性を有する。さらに、それらの自然な配置であるように、処理素子が、それらが影響することを意図するピクセルの上/下に列状に垂直に整列されることがさらに共通であり、ここではミラーRAM整列アーキテクチャと定義する。また、データを処理素子に供給するサポートするメモリビットが、一般的に、それらが影響することを意図するピクセル列と整列厳密に整列しないにしてもすることも、通例のことである。これは、2011年6月23日付で発行されたグタックらによるマスキング比較器を有する空間光変調器という名称の米国特許出願第2011/0150501号、ダラスらによる米国特許第7,283,105号、2008年1月8日に発行されたウィリスらによるオフセットパルスを有するパルス幅変調空間光変調器という名称の米国特許第7,317,464号、グタックらによる米国特許第7,071,908号、2004年9月16日付で発行されたウィリス他によるLCOS画像デバイスという名称の米国特許出願第2004/0179155号に見られ、それらの全ての内容と開示が参照することにより組み込まれる。いくつかの空間光変調器SLM表示デバイスに組み込まれているのは、ピクセルのパルス幅を制御するメモリおよび処理を含むコントローラである。コントローラに付随するのは:1ピクセルデータを保持するフレームバッファ、2入力されるビデオデータをSLM表示デバイスにより容易に処理される形式に変換するハードウェア、および3SLM表示デバイスのための制御ロジック。コントローラは、1つ以上の基板上に物理的に形成され得る。例えば、フレームバッファについて別個のDRAMデバイスを用いる方がより費用効果が高いものであり得る。また、制御ロジックのいくつかあるいは全てが、コントローラデバイス、表示デバイス、またはコントローラおよび表示デバイスのある組み合わせ上に配置される。よって、コントローラおよび表示デバイス間の機能ブロックの分割は幾分任意であり得る。もしフレームバッファがSLMと別個のデバイス上に配置された場合、1つのディスプレイフィールドに伴うデータを格納するために、追加的にフィールドバッファがSLM上に配置され得る。カウンタが、パルス幅を制御するために比較器とともに使用されることがあり、このアプローチは、ダラスらによる米国特許第7,283,105号、2008年1月8日に発行されたウィリスらによるオフセットパルスを有するパルス幅変調空間光変調器という名称の米国特許第7,317,464号、および2004年9月16日付で発行されたウィリスらによるLCOS画像デバイスという名称の米国特許出願第2004/0179155号で使用され、それらの全ての内容と開示が参照することにより組み込まれる。それに対し、本発明は、無条件比較をカウンタに対して行わず、むしろ、SLM上の記憶容量の必要量を削減するために、チェックされるコードの種々のビットをマスクし得るロジックを使用する方法を提供する。上述のパルス幅変調の概念を用いる1つの方法は、パルス幅値をカウンタと比較することである。パルスは、パルス幅が無/ゼロであれば1と初期化されるまたはその代わりに、パルスは無条件に1と初期化され、次いで値がゼロであればすぐにゼロと設定される。ある時間間隔にてカウンタは各回に1インクリメントし、比較が再度行われる。パルス幅の値がカウンタの値と等しくなれば、パルスはLlowに駆動される。このピクセルに対する駆動パルス幅を用いる方法は、ウィリスらによる米国特許第7,113,195号、ダラスらによる米国特許第7,283,105号に記載されており、それらの全ての内容と開示が参照することにより組み込まれる。ウィリスらによる米国特許第7,113,195号およびダラスらによる米国特許第7,283,105号はともに、ピクセル/パルス値の全てのビットとカウンタとの間で完全な無条件比較を実施することに留意されたい。グタックらによる米国特許第7,071,908号は、いかにして空間光変調器のパルス幅が一連の部分比較で制御され得るかを示している。グタックらによる’908はまた、ビットシリアル処理を用いてこれらの比較をいかにして行うかを示している。本発明の目的の1つは、条件付きビット毎マスキングサポートを有する並列データ処理ハードウェアをいかにして用いて同様の機能を達成するかを示すことである。全ての視覚ディスプレイはいずれにせよ、表示デバイスにより生成された画像の処理および解釈のために、人間視覚システムに依存している。ディスプレイは、客観的画像カメラにより撮られたものもしくは計器により測定されたものを生成するが、しかし、ユーザは、人間視覚システムを通して見られるように、主観的画像を見る。例えば、一般のLCDカラーフラットパネルの場合、典型的にピクセルを形成する、赤、緑および青の光の3つの独立したスポットが存在し、各スポットの明るさに応じて、眼は、物理ディスプレイに白ピクセルが存在しない場合でも、白を含む、赤、緑および青以外の何らかの色と解釈する。飛点の走査を用いるカラーCRTの場合、CRTは視覚の持続性に依存し、よって人間は、走査ビームそのものではなく1つの画像を見る。単純なフィールド順次式カラーの場合、例えば、赤画像が眼に表示され、次に緑画像、そして次に青画像が異なった時点で眼に示されるが、色画像のシーケンスが十分に早ければ、人間は1つのフルカラー画像を見る。全ての表示デバイスは、何らかの方法で、人間視覚システムにより、人間が見る主観的画像と解釈される錯覚を創造する。本発明のいくつかの実施形態においては、表示の錯覚を創造する新しい手段が示される。本発明のいくつかの実施形態は、フィールド順次式カラーディスプレイにおいて利点を有する新規なベースプラスシャープナーBPS表現を使用する。画像圧縮が行われ、画像の各ピクセルを再構成するのにSLM上に2つの値のみが一度に必要とされる。加えてより少ないビットが色フィールド間に空間光変調器SLMに送られる。加えてフレームバッファのサイズが縮小され得る。JPEGおよびMPEGのような多くの一般の圧縮標準は、データを圧縮するのに周知の彩度サブサンプリングを用いている。彩度サブサンプリングが実行されると、YUVまたはYCbCrのような色空間変換が3つの成分を得るのに行われ、1つが輝度成分Yであり、そして2つが彩度成分UおよびV、またはCbおよびCrを表す。彩度成分は、その後ある低解像度サブサンプルされた表現を用いて表される。他の先行技術の方法、例えばダラスらによる米国特許第7,283,105号は、輝度彩度フォーマット広く用いられているYUVに近いに対する色空間変換を、記憶容量低減のための彩度成分のサブサンプリングと共に用いている。輝度彩度フォーマットYCbCrのようなの1つの問題は、フレームバッファがSLMそのものには存在しないフィールド順次式カラーシステムに使用するには不向きであることである。輝度彩度フォーマットで格納された画像データを1つの色に変換するには、一般的に、輝度値および1つもしくは2つの彩度値を読み出し、色ピクセル値赤、緑または青の原色におけるようなを生成するために該成分を含むある計算を行う必要がある。ダラスらによる米国特許第7,283,105号は、カスタムフォーマットにより画像品質の若干のロスがあるが計算量を低減しているが、それでもピクセル値を再構成するためにある計算を必要としている。ダラスらによる米国特許第7,283,105号においては、この問題を回避するために輝度と彩度値の両方がSLM上に格納されるが、しかしより多くのメモリがSLM上に必要となり望ましくない。典型的なディスプレイシステムでは、入力される画像は色当たりピクセル当たり8ビットで、またはRGBディスプレイではピクセル当たり24トータルビットで表現され得る。フィールド順次式カラーシステムにおいて、典型的にはフルダブルフレームバッファを含むフレームバッファを使用することが一般的である。第1のバッファは、表示されているフレームを格納するのに用いられ、第2のバッファは、受け取られつつある次のフレームを格納するのに用いられる。このフルダブルバッファは、ピクセル当たり48ビット2x24ビットまたはそれ以上の記憶容量を必要とし得る。本発明の1つの目的は、このダブルフレームバッファのサイズを大幅に低減することである。フレームバッファがSLM上に無いフィールド順次式ディスプレイシステムについては、SLM上に配置されたフィールドバッファを使用することが一般的である。ある場合においては、フルのダブルフィールドバッファが用いられる;第1のバッファは、表示されているフィールドを格納するのに用いられ、第2のバッファは、SLMに受け取られつつある次のフィールドを格納するのに用いられる。本発明の1つの目的は、SLM上のフィールドバッファのサイズを低減することである。また他の本発明の目的は、フィールド間でSLMに送られるデータ量を低減することである。本発明は、ディジタルバックプレーンならびにディジタルバックプレーン、光変調素子および空間光変調器を制御する種々の方法、システムおよびデバイスに関する。さらに本発明は、1つのマイクロディスプレイがパネルを順次照射する1より多くの色についてピクセル強度を制御するフィールド順次式カラーをサポートするのに特に有用である機能を有する。本発明のいくつかの実施形態においては、SLMデバイスは、複数のピクセルについてパルス幅を制御するためのメモリおよび処理をその中に組み込んでいる。コントローラは、それと共に、ピクセルデータを保持するフレームバッファ、入力されるビデオデータをSLMデバイスにより容易に処理されるフォームに変換するハードウェア、ならびにSLMデバイスの制御を伴う。いくつかの実施形態においては、本発明のコントローラは、1つ以上の基板上に物理的に形成され得る。例えば、フレームバッファについて別個のDRAMデバイスを用いる方がより費用効果が高いものであり得る。本発明のいくつかの実施形態においては、制御ロジックのいくつかあるいは全てが、コントローラデバイス、表示デバイスにあり得るか、あるいはそれらの間を分割され得、コントローラデバイスおよび表示デバイス間の機能ブロックの分割は幾分任意である。順次式カラーディスプレイシステムにおいては、パネルは、個々の色フィールドを次々に表示させることを担う。最低限の順次式カラーは、赤、緑および青RGBの原色である。白フィールドは、入力RGBデータを基にして計算され得、3つの光源全てを同時にオンにして表示される。この場合、白は多原色と考えられる。黄、シアン、マゼンタ、琥珀もしくは他のような他の多原色も用いられ得る。一実施形態において、本発明は、ディスプレイパネル上の必要な記憶容量を低減、ディスプレイパネルへの必要なバンド幅を低減、および/またはディスプレイパネルの光オン時間を増加させる。一実施形態において、本発明は、コントローラのフレームバッファのサイズを低減するベースプラスシャープナー表現を提供する。一実施形態において、本発明は、SLM上のフィールドバッファサイズを低減するベースプラスシャープナー表現を提供する。一実施形態において、本発明は、SLMに送られるデータ量を低減し、よってより少ない電力を消費するベースプラスシャープナー表現を提供する。本発明の少なくとも1つの実施形態において、電極は、光を反射するとともに液晶に、偏光した光の偏光を変更させる電界を生じさせるミラーである。シリコン、GaAs等の様な半導体CMOS基板を用い、液晶をこのように制御することは、液晶オンシリコンLCoSとして知られている。他の実施形態においては、この電界は、テキサスインスツルメンツのDLPTMデバイスの場合のようにマイクロミラーの制御に用いられ得る。図1は、本発明のある局面の3つの異なった実施形態のアウトラインを示す3つの異なったフローチャートを示す。この図面は、本発明の様々な局面に伴う用語の理解の助けとなる。フローチャート100は、プロセッサ106に送られるベース画像データ102およびシャープナー画像データ104を示す。プロセッサ106は、一般のピクセル当たり24ビットのフォームの赤、緑および青各々につきピクセル当たり8ビットの再構成された画像110を生成するのに、ベース画像データ102およびシャープナー画像データ104を用いるハードウェアおよび/またはソフトウェアを有する。再構成された画像110は、ベース画像データ102およびシャープナー画像データ104の生成に用いられた元の対象画像に比べて、より高いもしくはより低い解像度またはピクセル当たり多いか少ないかのビットのものであり得る。プロセッサ106は、画像を強調するか、またはさもなければ修正するために、スケーリングもしくは他の画像処理機能を有し得る。ピクセル当たり24ビットの再構成された画像110は、ピクセル当たり24ビットのデータを受け付け可能な任意の伝統的なデバイスで使用され得る。なお、図1には示されないが、本発明で使用され得るディジタル-アナログ変換および信号インタフェース変換例えば、HDMIへのが存在し得る。フローチャート100は、本発明の概念を使用する多くの方法のうちのただ1つを描写する。24ビットRGBフォームの再構成された画像110は、画像を再構成する多くの一般の手法のうちのただ1つであることは、当業者には理解されるであろう。例えば、ピクセル当たり24より多いまたは少ないビットが存在し得、あるいは再構成された画像は、YUVまたはY、Cr、Cbとして一般に知られる輝度および彩度ベクトルのような異なったフォームに再構成されてもよい。図1において、ベース画像データ102およびシャープナー画像データ104は、別の認識可能/良く理解される画像フォームに完全に変換される。しかしながら、人間の視覚システムの限界のために、ベースおよびシャープナーデータをRGBもしくは他の従来のフォームに完全に変換する必要は無い。それよりも、人間の視覚システムが認識するフォームにデータを変換することのみが必要である。フローチャート120は、ディスプレイ処理ハードウェア、すなわち、ERAMを有する再構成器素子REE126により、並列に処理されるベース画像データ122およびシャープナー画像データ124を示す。示されたプロセスにおいて、多くのREEが空間光変調器に存在し、各REEはおそらく1つ以上のピクセル列を制御するか、もしくはある実施形態においては、1つのREEが複数ピクセル列を制御し得る。制御信号130は、REE126のセットの出力であり、再構成された画像を形成する。制御信号130は、フィールド順次式カラー画像を生成するために、MRRAMアレイ132においてピクセルを制御する。いくつかの実施形態においては、制御信号130は、MRRAMアレイ132書き込みエネーブルを駆動し得、これは次に、条件付き書き込みをMRRAMビットに行い、次に液晶表示デバイスの液晶134を駆動/制御し、種々の原色がディスプレイを照射し、これは光136を反射してフィールド順次式一時的画像138を生成する。フローチャート120および100の重要な差は、フローチャート120の再フィールド順次式フォームの構成された画像が一連の制御信号、すなわち制御信号130にすぎず、一般のフォームの画像ではないことである。さらに画像出力、すなわち、フィールド順次式一時的画像138は、それをフルカラー画像と解釈するのに人間視覚システムを必要とする一時的画像である。フローチャート150は、フローチャート120のものよりも、画像を処理/解釈するのに人間の視覚システムの能力のよりずっと多くを使用する、一時的画像の生成を示す。この場合、ベース画像データ152およびシャープナー画像データ154は、ディスプレイ処理ハードウェア、すなわち、REE156により処理され、BPS制御信号フォームの再構成された画像160を生成する。BPS制御信号フォームの再構成された画像160は、以下の点でフィールド順次式フォームの再構成された画像130とは異なる。制御信号は、あるレベルのベースおよびシャープナーの組み合わせ/解釈が人間視覚システムによって行われることを想定し、これは次にREE156のセットが簡単化されることを可能にし、REE126のセットほどにはハードウェアを必要としない。BPS制御信号フォームの再構成された画像160は、次に、場合により書き込みエネーブルのような他のハードウェアを介して、MRRAMアレイ162を制御するのに用いられ、次に、MRAMビットに書き込みが行われ、次に液晶164を駆動し、原色/多原色照射166と組み合わされ、BPSカラー順次式画像168を生成する。BPSカラー順次式画像168は、より一般のフィールド順次式画像138とは異なるが、同様に人間視覚システムにより知覚される知覚された画像全体は、ほとんどの画像については同じであるが、ある画像においてはいくぶんかの知覚された差が存在し得る。フローチャート100、120、および150の重要な点は、再構成された画像すなわち、RGBフォームの再構成された画像110、フィールド順次式フォームの再構成された画像130、ならびにBPS制御信号フォームの再構成された画像160は、赤、緑および青もしくは他の一般のフォーマットにまで完全に再構成されなくてもよいということである。再構成処理は、画像を、人間が最終画像として知覚するものに処理することを完了するために、駆動回路および人間視覚システムに依存し得る。フローチャート120および150は液晶表示デバイスの制御を示すが、フローチャート120および150の概念は、DLPとしても知られているディジタルマイクロミラーデバイスDMDのような他の表示デバイスにも適用され得ることは、当業者には理解されるであろう。図2は、2行、行202および204、ならびに2列、列206および208を有するMRRAM200の一部を示す。MRRAMビットは数多くの一般のメモリビットのいずれかと同一であり、加えて、MRRAMビットは、ピクセルを制御する1つ以上の電極を駆動する。この例では、4つのSRAMビット、SRAMビット232、234、236、および238により各々駆動される4つのミラー電極、すなわち、ミラー電極212、214、216、218がある。各SRAMビットは、2つのインバータ、インバータ242および244、ならびに2つのビット入力パストランジスタ、入力パストランジスタ246および248から構成される。MRRAM200におけるインバータ244の出力は、ライン250を介してその各々のミラー/電極212に接続される。MRRAM200は、一般の6-TSRAMと同様、2本のワード線、ワード線252および254、ならびに4本の真および偽ビット線、真および偽ビット線262、264、266、および268を含む。LCOSデバイスの場合、ミラー電極212、214、216、および218は、反射金属および/または反射コーティングを含み得、そして図2においてミラー電極212、214、216、および218について各々の点線で示されるように、下にある回路のほとんどを覆い得る。通常のSRAM動作に加えて、MRRAMは、本発明のいくつかの実施形態においては、列において、マスク書き込みをサポートする駆動回路を含み得る。これはグタックらによる米国特許第7,071,908号に示されており、それらの全ての内容と開示が参照することにより組み込まれる。グタックらによる米国特許第7,071,908号に記載されているように、ミラー上にSRAMビットの電圧とは異なる電圧を得るために、電圧レベルシフトハードウェアのために追加のトランジスタが存在し得ることは、当業者によって理解されるであろう。これがMRRAMビットの一部として使用し得るメモリビットを実装する多くの手法のうちの単なる1つであることを、当業者は認識するであろう。加えて、異なったディスプレイ技術は、真および偽の両電極を必要とし得る。図3は、本発明の一実施形態によるSLMコントローラ302およびSLM304を含むディスプレイサブシステム300の1つの実装を示す。図3に示す実施形態においては、上部および下部のデータバッファのセットがある。示された上部/下部の分割により、デバイスの上部および下部の半分はほぼ同一であり得る。入力されるビデオデータ306は、以下を含むがこれには限定されない数多くのフォーマットのいずれであってもよい:ディジタル赤、緑および青RGB;Y、Cr、Cbフォーマットのコンポーネントビデオ;NTSCのようなコンポジットビデオ;携帯電話向けのMIPIDSI;テレビビデオHDMI;あるいは任意の他のアナログまたはディジタルビデオフォーマット。入力されるビデオデータ306は、圧縮もしくは非圧縮データであり得る。入力されるビデオデータ306は、ビデオ入力バッファ308を介してSLMコントローラ302に入る。ビデオ処理310は、数多くの周知のビデオ処理および/または強調動作のいずれかを実行し得る。ビデオ処理310は、1つのフォーマットもしくは色空間のデータを表示用のフォーマットに処理することを含み得る。ビデオ処理310は、圧縮データのデコードを含み得る。ビデオ処理310はまた、例えば、赤、緑および青データを取得すること、および、黄、マゼンタ、シアンおよび/または白のような他の多原色フィールドのための値を生成することを含み得る。ビデオ処理310はまた、入力されるビデオデータの数多くの周知の調整例えば、ガンマ補正ならびに色調整および補正、ならびに、液晶および/または光源の特性に関する調整を含み得る。ビデオ処理310の出力312は、所与の色フィールドに対応する複数ビット値であってよい。いくつかの実施形態においては、ビデオ処理310は、表示デバイスにより表示画像を生成するのに使用され得るベースプラスシャープナーBPS表現もしくは任意の他のフォーマットに、画像データを変換することを含み得る。ビデオ処理310の出力312は、パックされたピクセル表現からビットフィールド平面化器314により、ビットがビット平面によりグループ化される平面表現に変換され得る。なお、SLM304のいくつかの実施形態では、この平面化が必要とされ得るが、いくつかの実施形態においては、SLM304がパックされたピクセルのピクセルデータを処理し得、よって、ビットフィールド平面化器314を必要としない。フィールド平面化器314からフレームバッファ書き込みコントローラ324が受信した処理された入力データ322は、フレームバッファ326のフレームバッファ書き込みコントローラ324に格納される。本発明の一実施形態において、フレームバッファ326は、少なくとも、2つ以上の完全なもしくは部分フレームを格納するのに十分なメモリを有する。なお、これはフレームバッファと呼ばれるが、いくつかの実施形態においては、所与の時間のフレーム全体のデータの内容を含むものであっても、そうでなくともよい。本発明の少なくとも一つの実施形態において、フレームバッファ326は、複数の循環バッファを含む。1つの循環バッファは、各ビット平面、および/またはビット平面のサブセットについて用いられる。各循環バッファのサイズは、どの程度長く特定のビット平面が格納される必要があるかに応じて異なり得る。特定のバッファのサイズは、バッファが次のフレームからのデータで満たされつつある時に、バッファをオーバフローさせない時点で現在のフレームのデータが解放されるように設定される。現在のフレームのデータは、特定のビット平面が最後に転送されると解放され得る。これは、ビット平面に応じて、異なった時間に起こり得る。より詳細に以下に説明されるように、ベースプラスシャープナー表現を使用するとき、色ベース値のビット平面は複数回送られる必要がある。1フレーム時間の間に1つの色の複数フィールドが存在し得るためである。しかしながら、本発明のいくつかの実施形態においては、シャープナービット平面は、フレームの最初に一度送られ得る。したがって、シャープナービット平面に用いられる循環バッファは、色ベースビット平面に用いられる循環バッファに比べて小さいものであり得る。以下の説明では、ベースおよびシャープナーが一連のビット平面として格納されるが、データを共にパックする他のグループ化も使用され得ることが、当業者にはまた理解されるであろう。例えば、ベース値が8ビット値としてパックされて1つ以上の単一循環バッファに格納され得、さらに8ビットシャープナーが、例えば、別個の循環バッファに格納され得る。いくつかの実施形態においては、ビット平面の使用は、ビット平面レベルの粒度により、追加のバッファサイズ削減を容易にする。フレームバッファ読み出しコントローラ328は、データをフレームバッファ326から受信し、該データをSLM304に送る。フレームバッファ読み出しコントローラ328は、フレームバッファ326より必要とされるデータを追跡し、必要なアドレスを生成する。いくつかの実施形態においては、フレームバッファ読み出しコントローラ328はまた、SLM304上でデータが格納されるアドレスを生成し得、あるいは他の実施形態においては、アドレス生成は、SLM304上で行われ得る。ディスプレイコマンドコントローラDCC330は、後述するように、SLM304により使用されるディスプレイ制御情報を生成する。DCC330からの制御情報は、別個の信号線332上で送られ得る。図3の信号線332は、説明の簡単化のために1本の線で示されているが、DCC330から複数の信号線332があり得る。または、制御情報は、データバス334および336上をデータ情報と混合して、あるいは信号線のいくらかの他のセット上で送られ得る。マイクロコントローラ338は、当該技術分野で良く理解されているようなプログラマブルマイクロコントローラである。それは、マイクロコントローラそのものの内部に存在するかまたはその外部に設けられた図示せずROM、フラッシュ、RAMもしくは他のメモリに格納されたプログラムを実行する能力を有する。マイクロコントローラ338は、SLMコントローラ302内の機能からの種々の入力および出力、ならびに、I/Oライン340ならびにアナログ-ディジタルおよび/またはディジタル-アナログのコンバータならびに当該技術分野で良く知られている他の機能を介した外部入力および出力を有し得る。例えば、ビデオ処理310は、入力されるビデオデータの統計データを収集し、その情報をマイクロコントローラ338に送り、マイクロコントローラ338は、次に、LEDの駆動に影響を与える外部I/Oを制御するようにそれを処理し得る。外部光センサは、信号をI/Oライン340を介してマイクロコントローラ338に送り得、そして信号の処理後、次に、SLM304を制御するいくつかのパラメータを変化させ得る。本発明のいくつかの実施形態においては、使用可能な技術に応じて、SLMコントローラ302の種々の機能の一部もしくは全てがSLM304上に実装集積化され得る。図3のSLMコントローラ302は基本機能を示すのみであるが、本発明のいくつかの実施形態においては、以下を含むがこれには限定されない他の機能もコントローラに搭載され得る:ディジタル-アナログコンバータ、アナログ-ディジタルコンバータ、ならびに電圧レベル変更ハードウェア。データバス334および336は、フレームバッファ読み出しコントローラ328によりフレームバッファ326から読み出されたデータをSLM304に送るのに用いられる。ディスプレイサブシステム300における表示処理は、SLM304の上半部342および下半部344に半分に分割される。制御バッファ348は、制御情報をSLM304に持ち込むインタフェースとして働く。制御情報は、オンディスプレイコントローラ350の一部に送られる。送られる制御情報のタイプは、以下により詳しく説明される。データライン/バス334および336は、SLM304のデータバッファ352および354にそれぞれ接続している。SLM304はまた、アクティブディスプレイ378の、それぞれ上部および下部のERAMデータ入力EDIバス356および358;それぞれ上部および下部のERAMを備えた再構成器素子REE360および362;それぞれ上部および下部のMRRAM書き込みバッファ370および372;それぞれ上部および下部のディスプレイピクセルミラー374および376を含む。各REE360もしくは362は、スクラッチメモリおよび処理ハードウェアとして働くERAMを有し、以下により詳細に説明される。信号線384および386は、各上部REE360を上部MRRAM書き込みバッファ370に接続し、各下部REE362を下部MRRAM書き込みバッファ372に接続する。REE360からの結果は、上部MRRAM書き込みバッファ370に送られ、次に上部ディスプレイピクセルミラー374を駆動する。REE362からの結果は、下部MRRAM書き込みバッファ372に送られ、次に、下部MRRAMアレイ376を駆動する。図3に示される本発明の実施形態では、データライン/バス、ディスプレイピクセルミラー、MRRAM書き込みバッファ等のようなSLMの各種機能は上方および下方に向いて示されていたが、これら機能の他の向きもまた可能である。例えば、SLMのこれらの機能は左右を向き得る。図3に示されているのは、各REEと上部もしくは下部MRRAMバッファとの間の信号線384および386であるが、これらは説明の簡単化のためのみである。例えば、いくつかの実施形態においては、時間多重化されたより少ない信号線があり得る。後述するように、図面は各REEを個別に示しているが、種々の物理的実施形態では、複数のREE360および362が共にグループ化され得る。ディスプレイシステム300の動作例をここに説明する。ビデオデータ306がSLMコントローラ302に入力され、各種のデータ処理がビデオ処理310により任意に実行され得る。この処理は、以下を含み得るがそれには限定されない:1つのディスプレイフォーマットから他への変換、ビデオデータが圧縮フォーマットであった場合復元、色補正、画像スケーリング、白フィールドおよび他の多原色フィールド生成、ならびに画像強調。図3に示される本発明の実施形態では、ビデオ処理310の出力は、パックされたピクセルフォーマットである。ビットフィールド平面化器314は、パックされたピクセルデータを一連のビット平面に変換し、1つの色の1つのビットの複数ビットがビットのグループに入れられる。なお、いくつかの実施形態においては、SLMは、パックデータを扱う能力を有し、よって、パックされたピクセルのフィールド平面化器314への入力は必要でなくともよい。フィールド順次式カラーシステムでは、ビデオデータ306は、一般的に、ビデオ処理310にフレームレートでパックされたピクセルフォーマットで受信される。一般的に、このデータはフィールドレートより遅いレートで受信され、そしてデータフォーマットはフィールド順次式カラーシステムに表示するには適さない。フレームバッファ書き込み制御324は、フレームバッファ326のビットフィールド平面化器314の出力を格納する。フレームバッファ326はフレームバッファと呼ばれるが、それは、単一フレームに必要とされる以上もしくは未満を格納し得る。フレームバッファ読み出しコントローラ328は、データをSLM304に送るためにフレームバッファ326より読み出し、2制御情報をSLM304にライン332により送る。いくつかの実施形態においては、REE360および362のなかのERAMに必要なトータル記憶容量を低減し得るように、データをフレームバッファ326から読み出すことが有利であり得る。DCC330は、ピクセル制御コードPCCを生成しオンディスプレイコントローラ346に送る。専用のDCCが使用され得るが、PCCはプロセッサまたは他の手段で計算され得る。DCC330はまた、フレームバッファ書き込み制御324およびフレームバッファ読み出し制御328の全体の統制および制御を行う。それはまたデータおよび制御情報を、以下を含むがこれには限定されない他のSLMコントローラ302内のコントローラと交換し得る:マイクロコントローラ338、フレームバッファ書き込みコントローラ324およびフレームバッファ読み出しコントローラ328。フレームバッファ読み出しコントローラ328は、それに付随して、フレームバッファ326からのデータを格納するデータバッファを有する。データは、データバス334およびデータバッファ352を介してEDIラインバス356上をREE360に送られる。データはまた、EDIラインバス358上をデータバス336およびバッファ354を介してREE362に送られる。ピクセルデータ情報は、関連したREE360もしくは362内のERAMにロードされ、その後REE360もしくは362は一連の動作をパルス幅を制御するためにデータに対して実行する。各REE360もしくは362またはREE360もしくは362のグループが結果を計算しアクティブディスプレイ378の1つのライン上の1つ以上のピクセルを条件付きもしくは無条件にオンもしくはオフするのに用いられ得る。これらの結果は、REE360を上部MRRAM書き込みバッファ370に接続、またはREE362を下部MRRAM書き込みバッファ372に接続する信号線386を介して送られる。本発明のいくつかの実施形態において、図3においてフレームバッファは他のコントローラと共に同一の半導体基板上に示されているが、別個の大容量メモリデバイスをフレームバッファとして使用するほうが費用効率が高いものであり得る。本発明のいくつかの実施形態においては、フレームバッファ読み出しコントローラの一部もしくは全ての種々の機能が、使用可能な技術に応じてSLM上に実装され得る。本発明のいくつかの実施形態においては、フレームバッファ以外の全ての制御ロジックがSLMの一部であり得、結果として2つの物理デバイス;フレームバッファRAMおよびSLMとなる。いくつかの実施形態においては、全ての制御およびフレームバッファRAMがSLMに実装され得る。なお、図3のコントローラは基本機能のみ示し、より多くのもしくは少ない機能をコントローラに含めることが可能であることもまた、理解されるべきである。本発明のいくつかの実施形態においては、MRRAM書き込みバッファは、信号線386がデータというよりは実効的には書き込みエネーブル信号を送るのに働く条件付き/マスク書き込みをサポートし得る。これらのミラーRAMバッファは、Gutagらによる米国特許第7,071,908号に示されているように働き得、それらの全ての内容と開示が参照することにより援用される。MRRAMは一般のRAMSRAM、DRAM、もしくは他のRAMとはRAMの出力が直接または間接的にピクセル出力を駆動するという点で異なっている。液晶オンシリコンLCOSの場合、ピクセル出力は液晶を制御する電極として働くミラーからなる。図3において、MRRAMは、2つの半部/セクションに分割されて示されている。しかし、本発明のいくつかの実施形態においては、MRRAMは、上下、左右、または上下左右の組み合わせの3分割、4分割等に分割され得る。単純化のため、残りの議論は主に、MRRAMが上下の2つの半部に分割されているか、または分割されない実施形態について議論するが、本発明のMRRAMは、他の構成にも分割され得、以下に説明する処理はこれらの他のMRRAM構成に使用されるように適応され得ることを理解されるべきである。どのようなタイプの分割であれ、分割されたMRRAMの部分は、共通の制御信号を共有し得るか、またはコントローラの独立した制御により互いに独立して働き得る。SLMのオンディスプレイコントローラは、フレームバッファにより緻密に制御されて、オンディスプレイコントローラが常に制御情報がフレームバッファ読み出しコントローラにより与えられ得るか、あるいはオンディスプレイコントローラは、オンディスプレイコントローラが大いに独立して動作可能なようにより多くの機能を有し得る。図4は、本発明の少なくとも一つの実施形態による単純なピクセル制御コードPCCワード402を示す。これは1つの可能なPCCワードの単なる例示であることを理解されるべきであり、図4に示すものより多くの、または少ないフィールドが存在し得る。図4に示されたPCCワード402はベースマッチ値BMCHV410、ベースマスクBMSK412、シャープナーマッチ値SMCHV414、およびシャープナーマスクSMSK416のビットを含む。PCCワード402はまた、ベース比較選択BCOMP418、シャープナー比較選択SCOMP420、および組み合わせロジック選択422を含み、それぞれのMRRAMピクセルを制御するのにどのようにベース比較およびシャープナー比較の結果が組み合わされるかを決定する。ベースマッチ値410およびシャープナーマッチ値414は、各ピクセルに対応するERAMに格納されているベース値およびシャープナー値と比較するのに用いられる。これらのマッチ値はマッチ値を一度に多くのピクセルと比較しマッチがあった場合、対応するピクセルを制御するために、多くのPPEに送付され得る。BMSK412およびSMSK416は、比較を行う時に選択的にいくつかのビットを無視するのに用いられる。BComp418およびSComp420は、どの種類の比較が行われるかを決定するのに用いられる。特定の実施形態に基づくと、イコール=equalto、ノットイコール≠notequalto、小なり<lessthan、小なりイコール≦lessthanorequalto、大なり>greaterthan、大なりイコール≧greaterthanorequalto、もしくは他のタイプの比較のような各種のタイプの比較が必要とされ得る。PCCはまた、ベースマッチの結果およびシャープナーマッチの結果が如何に組み合わされて最終マッチ結果を生成するかを決定するのに組み合わせロジック選択422を含む。以下に説明されるPPEの特徴は、PPEが、可変ビット数間のマッチをサポートすることである。PMSKはマスクに変換されるエンコードされた値であり得、または、独立のビットをピクセル値および/またはマッチ値の全てのビット位置に有し得る。PCCワード402はまた、最終のマッチ結果が真であるならピクセルがHhighDRIVEH=1もしくはLlowDRIVEH=0に駆動されるかを示す駆動HDRIVEH424のような信号を含み得る。E読み出しE-READ426は、所与の動作のためにERAMが読み出される必要があるかを示す。M書き込みW-Write428は、所与の動作の結果MRRAMが書き込まれるかどうかを示す。書き戻し有効化WBEビット430は、ERAMが、例えばマッチ動作の結果に基づき再書き込みされるかどうかを示す。書き戻し値WBVビット432は、WBEビット430がアクティブであり他の条件が満足された場合書き戻しされる値を与える。当業者は、液晶ディスプレイがしばしばDCバランスとして知られていることを必要とすることを理解するであろう。ディジタル駆動のLCOSにはフィールドプレートを形成するカバーガラスの上にITO電気コーティングがある。DCバランスはITOの電圧を反転し同時に各ピクセルのミラー/電極の電圧を反転することで達成し得る。ピクセル上の反転はピクセル内部のハードウェアにより達成し得るが、またはピクセルに反転値を書き込むことでも達成し得る。このDCバランスおよびITO変化の必要性のため、ロジック1のDRIVEH信号はピクセルをHとし、またはロジック0はピクセルをLに駆動する。本発明のいくつかの実施形態においてはITO電圧の状態に応じてDRIVEHを反転させるロジックが存在し得る。待ち時間値WAITV434は、次のコマンドまでの時間に関する値である。これは比較動作の時間間隔をとるのに用いられ得、よって所与のパルス幅の時間の重み付けに影響する。WAITV434はパルス幅の所望の精度を与えるのに十分なビットを有する。いくつかの実施形態においては、待ち値は待ち時間を示す差分タイミングで、当業者により理解されるように、制御タイミングを指定する多くの方法のうちのただ1つに過ぎない。待ち値はSLMによる事象/制御の実行を変化可能/プログラマブルに間隔を空けるのに用いられ得る。PCCワード402はまた、他の制御機能のため他の制御ビット440を含む。各ピクセルの駆動波形を決定するのに用いられる多くの他の機能もしくは制御が存在し得る。当業者は、コマンドフィールドの値を指定する多くの等価な方法があることを理解するであろう。これらの値を単一コマンドに入れることは所望の機能を実装する1つの方法に過ぎない。待ち時間値WAITV434は、次のコマンドまでの時間に関する値である。WAITV434は比較動作の時間間隔をとるのに用いられ得、よって所与のパルス幅の時間の重み付けに影響する。WAITV434はパルス幅の所望の精度を与えるのに十分なビットを有する。待ち値は待ち時間を示す差分タイミングで、本発明において制御タイミングを指定する多くの方法のうちのただ1つに過ぎない。待ち値はSLMによる事象/制御の実行を変化可能/プログラマブルに間隔をあけるのに用いられ得る。PCCワード402は、例として、図3のDCC330から図3のオンディスプレイ制御コマンドレジスタ350に送られる。PCCワード402はまた、他の制御機能のため他の制御ビット440を含む。以下に詳しく説明するように、多数の他の機能もしくは制御、同様に複数マッチ値および複数PEマスク値が存在し得る。コマンドフィールドの値を指定する多くの等価な方法がある。これらの値を単一コマンドに入れることは所望の機能を実装する1つの方法に過ぎない。図5は、本発明の一実施形態による図3のDCC330として使用され得るメモリベースディスプレイコマンドコントローラDCC502の例を示す。メモリベースDCC502は、図3のオンディスプレイ制御コマンドレジスタ350に送られる図4のPCCワード402の全てもしくはいくつかの制御信号を生成するのに使用され得る。メモリベースDCC502において、ライン504上のビデオタイミングおよびライン508上のマイクロコントローラの入力/出力のような入力および出力は、タイミングおよび他の制御情報をコマンドシーケンサ510に送る。DCC502の目的は、SLM図5には示されていないを制御するシーケンスで制御を生成することである。コマンドシーケンサ510は、次にアドレスおよび制御をライン512上でコマンドメモリ514に送る。コマンドメモリ514は、メモリおよび信号線516上の出力からフェッチしたプログラマブル制御コードを保持するのに使用されるRAM、ROM、フラッシュメモリ、または他のメモリタイプであってもよい。コマンドメモリ514は、マイクロコントローラからライン518を介して直接的に、または間接的に入力/出力ライン508、コマンドシーケンサ510およびライン512を介してロードされ得る。コマンドメモリ514の使用は、結果として非常にフレキシブル/プログラマブルな制御コードとなり制御コード内のフィールドは信号線516上に出力される。信号線516上の制御コードは、他の情報とともにコマンドシリアライザ522により最適にシリアル化され得、DCC502からライン524上に送出される。図6は、本発明の一実施形態による、図3のDCC330として使用され得る機能ベースディスプレイコマンドコントローラDCC602の例を示す。機能ベースDCC602は、図4のPCC402を形成する全てまたはいくつかの制御信号を生成するのに使用され得る。機能ベースDCC602は、メモリベースDCC502と少し異なり、オンディスプレイ制御コマンドレジスタ350に送られる制御信号を生成するのにロード可能なメモリを使用する代わりに、DCC602は、機能生成器614を駆動する制御をライン612上に生成するコマンドシーケンサ610を有する。機能生成器614は、制御コードをライン616上に生成するのにロードされるかハードワイヤされたパラメータのセットを用いる。制御コードは、コマンドシリアライザ622もしくは何らかの他のハードウェアおよび/またはソフトウェアにより任意にシリアル化されライン624に出力され得る。ライン634上のビデオタイミングおよびライン638上のマイクロコントローラの入力/出力のような入力および出力は、タイミングおよび他の制御情報をコマンドシーケンサ610に送る。機能生成器614は、マイクロコントローラからライン648を介して直接的に、または間接的に入力/出力ライン638、コマンドシーケンサ610およびライン612を介してロードされ得る。DCC502およびDCC602は、本発明のDCCの実装の例に過ぎない。図5および6に示された機能は、システムの種々の物理的な位置に分散し得る。DCCは、テーブルルックアップにより生成されたいくつかのパラメータと機能生成器により生成された他の部分を含み得る。制御コードのいくつかの部分は、シーケンサへの入力として使用され得る。例えば待ち値は次の制御コードの生成の遅延に用いられ得る。両DCC502と602は、単純なカウントもしくは固定値ではなく、ある意味プログラマブルであるマッチ値を含むがこれには限定されない制御コードの生成をサポートする。マスク比較がマッチステージで実行され、ピクセル制御信号が生成される。SLM上のメモリが開放されリアロケートされる。以下に詳しく説明するように、これは強化されたPPEの使用により可能となった。図7は、強化された並列処理素子PPE700を示す。PPE700は、マスキングマルチオペレーショナル分割比較器MMOSC702を含む。MMOSC702は、1つのハードウェア部品で、マスキング比較器、マルチオペレーショナル比較器、およびスプリッティング比較器である。それは、ロジックおよび算術演算の両方を実行するよう設計されている。MMOSC702は、下部704および上部708を有する分割比較器である。この分割、本実施形態に見られるように、2つの4ビット値もしくは1つの8ビット値を1サイクルで処理することを容易にする。当業者は、比較器を異なった形式で分割することにより、異なったビット幅を有する量に対応し得ることを理解するであろう。比較器のロジック710のビット0は、Lならばカウント0730ビット1の桁上げ入力でもあるを含む桁上げパスをプルアップ732を介してプリチャージするクロック720を使用する。クロック720がHとなれば、桁上げ入力Lアクティブが-cin0734および-cin4736に注入され、下部704および上部708に比較を開始させる。PMSK入力740は、対応する伝播信号742をロジック1=オンに、そして対応する生成信号744をロジック0=オフにする。よって所与のPMSK740が印加されると、そのビット桁上げ生成を引き起こさずあらゆる桁上げ入力をその桁上げ出力730に伝播し、次の最上位ビットの桁上げ入力となり、そのようにして2つの入力ビット、すなわち、ERAMデータED入力ビット752および入力マッチ値ビットMCHV754をマスクする。各ED入力ビット752は、ピクセル制御値であり得、ERAM図示せずに格納された値からくる。BPSの場合、下に示すように、これはシャープナーもしくはベースのいずれかのビットである。MCHV754の入力マッチ値は比較対象となる値であり、該ユニットがどのような動作を実行しているかに応じてベースもしくはシャープナーマッチ値である。PMSK入力740の値は対応するビット位置の比較器の、算術小なり<比較もしくはロジックイコール=比較が実行されるかにつき、動作に影響を与える。あらゆるマスクされるビット位置はMCHV754もしくはED752の状態に関わらず結果に影響を与えない。LT/EQHならば未満<およびLならば等しい=信号760は、比較器702が小なり比較を行うかイコール比較を行うかを選択する。単一の比較器702を用いてこの異なった動作を実行する能力によりマルチオペレーショナル比較器が実現する。小なり比較には、LT/EQ信号760はXORゲート762にMCHV754入力を反転させさらに生成信号744がカウント730を制御することを可能にする。イコール比較には、LT/EQ信号760はLで、生成信号744を無効にしMCHVを反転させなくし、次にイコール比較を実行させる。リップル桁上げパスはアクティブLであり、最終桁上げ出力704は下部出力770を与えるために反転され、最終桁上げ出力708は上部出力772を与えるために反転される。反転機能信号774は、信号760の状態に応じて、大なりイコール比較もしくはノットイコール比較を許可するため出力を反転する。強制1信号776はあらゆる他のロジックに関わらず出力Lライン780、出力Hライン782および出力HLライン784を強制的に1/アクティブにする。4つの伝播出力は、論理ANDをとられグループ伝播信号786を形成する。グループ伝播786がHならばHL出力784が下部704の出力となる。グループ伝播がLならば、HL出力784が上部704の出力となる。信号760、774および776を一緒にしPPE700により実行される機能を制御する。以降機能コードと呼ぶ。この機能コードは、PCCワード402からのBComp418およびSComp420信号により決定される。MMOSC702は2つの4ビット比較の結果を出力Lライン780および出力Hライン782に、もしくは任意で1つの8ビット比較をライン784上に生成し得る。8ビット比較器を2つの4ビット比較器に分割する能力は分割可能比較器を実現する。マルチオペレーショナル比較機能は小なり<、イコール=、大なりイコール≧、ノットイコール≠、および、1/真を含む。比較はED752とマッチ値754との間でなされる。入力のあらゆるビットはPMSK入力740の制御のもとでマスク/無視され得る。当業者に理解されるように、図7は、比較器部702を設計する数多くの方法の1つに過ぎない。また、異なる結果を計算する他のタイプの比較もしくは算術演算を含む他の機能が、本発明の範囲から逸脱することなく追加され得る。図8はERAM並列処理素子EPE800を示し、これは、PPE802図7のPPE700のようなをERAM804に接続し、ERAMマスキングローダ806およびマスキング制御値再書き込み器MCVR808を有する。動作において、ERAM804は、読み出しおよび書き込みの両動作のためにERAMをアドレスするためにERAMアドレスEADR810が与えられる。典型的な動作において、読み出しデータはPPE802に進む。図8に示されたハードウェアは、各々自身のマスキング能力を有する2つのタイプの書き込み動作をサポートする。新しいデータがERAMに蓄積されるためにパネルに入ってきた場合、マルチプレクサMUX812は、データライン820にのる新データ入力814を選択する。ERAMマスク822は、一般的に、同時にはアクティブ/H/オンの様なもののみを有し、そしてERAMロード信号824と組み合わされて、ライン820上のデータがERAMデータ入力828のうちの1つに書き込まれるように対応するビットの書き込みエネーブル826をオンする。ERAM804から読み出されたビットは、PMSKビット832でマスクされていないビットに対しMCHV830との比較のためPPE802に送付される。PPE700図7と同様、比較結果は下位ビット出力834、上位ビット出力836、ならびに上位および下位ビット出力838の組み合わせである出力を生成する。ERAM804は、ビット当たり書き込みエネーブル826およびデータ入力828を有する。図7に関して上述したように、マスキングローダ806は、ERAMにおける単一の選択されたビット位置に新たに入力されるデータがロードされることを許可する。マスキング制御値再書き込み器MCVR808は、前の比較動作の結果に基づきERAMへの書き込みをサポートする。書き戻し有効化WBE846は、書き戻し値WBV848を、MUX812から送出される814の新しいデータの代わりにライン842の全てのERAMデータに送出されるよう選択する。加えてWBE846は、書き戻し制御L856および書き戻し制御H858と論理ANDをとられ、EADR810により選択されるERAM位置のセットがWBV848の新しい値で上書きされるかどうかを制御する。本実施形態では、Pマスクビット832もしくはその遅延されたバージョンと同一であるPマスクビット860は、書き戻しのためにどのビットがエネーブルにされるかを制御する。マスキングロジックは、Pマスクビット832がPマスクビット860と同じならば、比較においてあらゆるビットがマスクされ;書き戻し有効化846により書き戻しが要求された場合もまたマスクされる書き込まれない。図8は、単一の書き戻し値848と組み合わされたMCVR808を示すが、このロジックは、他の算術能力を用いてPPEにより計算され得るある値を含むがこれには限定されない、他の値の書き戻しをサポートするのに使用され得ることは、当業者には理解されるであろう。図9はREE900を示し、これは、2つのEPE902および904例えば、各々図8のEPE800で有り得る、ならびにそれらの結果を合わせてMRRAM列906および907のペアを制御するロジックを含む。本実施形態におけるMRRAM列906および907は、MRRAMの列の多くのペアのうちの1つである。本実施形態において、全てのMRRAM列は共通のMRRAMアドレス908を共有する。図9において、EPE902はAEPEとラベルされ、EPE904はBEPEとラベルされているが、これらのラベルは図示と説明の容易化のためである。EPE902およびEPE904は機能的に等価である。また、MRRAM列906は左MRRAM列とラベルされ、MRRAM列907は右MRRAM列とラベルされているが、これらのラベルは図示と説明の援用のためであり、物理的な意味を必ずしも有しない。フルA信号948は、Hならば、EPE902を全幅モードで動作させ、EPE904を分割モードで動作させ、948がLならば、EPE902を分割モードで動作させ、EPE904を全幅モードで動作させる。本発明のいくつかの実施形態においては、全幅モードは8ビット比較に対応し、分割モードは2つの4ビット比較に対応する。EPE902への入力は、機能コード910、ERAMアドレス912、書き戻し制御上側914、書き戻し有効化916、マッチ値918、PPEマスク920、および書き戻し制御下側922を含む。EPE902は、H出力924、HおよびL出力組み合わせ926、およびL出力928を有する。EPE904への入力は、機能コード930、ERAMアドレス932、書き戻し制御上側933、書き戻し有効化934、マッチ値936、PPEマスク938、および書き戻し制御下側939を含む。EPE904は、H出力940、HおよびL出力組み合わせ942、およびL出力944を有する。左右ロジック946は、出力924、926、928、940、942、および944を取り、左MRRAM列906および右MRRAM列907を制御するよう組み合わせる。信号フルA948がHならば、MUX950およびMUX952はHおよびL出力組み合わせ926をMUX出力956および958に送る。一方、信号フルA948がLならば、MUX出力956がOutH924にセットされ、MUX出力958がOutL928にセットされる。MUX出力956は、それを格納しかつ書き戻し制御上側914を駆動するラッチ960に供給される。MUX出力958は、それを格納しかつ書き戻し制御下側922を駆動するラッチ961に供給される。フルB信号962は、フルA信号948を反転することにより生成される。信号フルB962がHならば、MUX963およびMUX964はHおよびL出力組み合わせ942をMUX出力966および968に送る。一方、信号フルB962がLならば、MUX出力966がH出力940にセットされ、MUX出力968がL出力944にセットされる。MUX出力966は、それを格納しかつ書き戻し制御上側933を駆動するラッチ970に供給される。MUX出力968は、それを格納しかつ書き戻し制御下側939を駆動するラッチ971に供給される。フルB962は、フルA948の反転なので、EPE902およびEPE904のうち一方が全幅モードに、他方が分割モードに構成される。本実施形態では、1つのEPEの結果の1つの8ビットは他のEPEの2つの4ビットと組み合わされ、左MRRAM列906および右MRRAM列907を制御する信号が形成される。ANDゲート972は、論理的にEPE902からの出力956をEPE904の出力966と組み合わせ、左MRRAMエネーブル973を生成する。同様に、ANDゲート974は、論理的に出力958と出力968とを組み合わせ、右MRRAMエネーブル976を形成する。左MRRAMエネーブル973は、ANDゲート978を介してMRRAMロード980とANDをとられ、左MRRAM列906の書き込みエネーブルWE982を制御する。これにより、駆動H信号984上の共通のデータ値が、MRRAMアドレス908により与えられるMRRAMアドレスに書き込まれる。同様に、右MRRAMエネーブル976およびMRRAMロード980は、ANDゲート988を介して右MRRAM列907の書き込みエネーブル990を制御する。左データ入力992は、DriveH984により駆動される。右データ入力996もまた、DriveH984により駆動される。EPE902およびEPE904は、ハードウェアに関して同一であり得るが、異なるデータの異なる分割に対し異なった動作を実行し得る。左/右ロジック946は、EPE902および904の出力をとり、MRRAM列ペアの左右列を制御するために組み合わす。当業者は、図9の機能が異なった方法で実装され得ることを理解するであろう。トランジスタの価格が低価格になるにつれて、EPE902および904の機能はより複雑になり、より多くの機能をサポートし、そして多くのビット結果を出力し得、そして左/右ロジックは、加算/減算のようなより複雑な動作をサポートし得ることが予測される。図9は、MRAM列906および907のペアがEPE902および904のペアにより制御されることを示しているが、ここに示された概念は、1より多くのペアの列をサポートするのに使用され得ることは当業者には理解されるであろう。必要なEPE数は、グループ化された列の数と必ずしも同じでなくてよい。2つの隣接する列を、要求される動作の相対的なスピードおよび使用されるロジック量に応じて、より多くのもしくは少ないEPEで制御することが可能であることは、当業者に理解されるであろう。例えば、2倍で動作するたった1つのEPEが、図9に示された2つのEPEのタスクを実行し得る。本発明の他の実施形態では、REE900が、図9に示されたように特定の列に接続するのに対し、MRRAMの異なる列に接続することを可能にする、スイッチ素子をサポートし得る。このスイッチ構成は、1つのREE900を用いてMRRAMの2列より多くを制御することを容易にし得、および/または、冗長性を有し、デバイスの歩留まりを向上させるために不良REE900についてスペアの良REE900に切り替えることを容易にし得る。EPEは、ERAMのアドレス制御の共通のセットを共有するグループもしくはブロックに構成され得る。図9は機能を伝えることを意図しハードウェアがどのように必然的にデバイス上に物理的に構成されるかを伝えることは意図しない。多くのEPE内のERAMは共通のアドレスを共有しているので、実効上共通のアドレスおよび制御デコードを共有する複数のERAM804として働く、デバイスレイアウトに関して単一の物理メモリアレイを有することがより効率的であり得ることは、当業者に理解されるであろう。図10は、図9と基本的に同じハードウェア機能であるがERAMは明示的にEPEから分割されている、別の構成を有する実施形態を示す。4バンクのERAM、すなわち、ERAMバンク1002、ERAMバンク1004、ERAMバンク1006、およびERAMバンク1008が存在する。EPE902および904図9のような2つのEPEが示されているが、ERAMはEPEの外にあり、よってPPXもしくはERAM無のPPEと呼ばれる。PPXA1012およびPPXB1014が示されており、機能的にはERAMを有していない事以外それぞれEPE902および904と同じである。ERAMは、EPEの機能の残りに関連してどのように構成されているかを示すように切り出されている。ERAMバンク1002およびERAMバンク1004は、PPXA1012のERAMデータ入力1022に接続され得、ERAMバンク1006およびERAMバンク1008は、PPXB1014のERAMデータ入力1024に接続され得る。PPXA1012は、図9のOutH924、OutHL926およびOutL928で有り得る出力1026を有する。同様にPPXB1014は、図9のH出力940、HおよびL出力組み合わせ942およびL出力944であり得る出力1028を有する。PPX出力1026および1028は、左/右ロジック1030図9のロジック946のようなに進む。左/右ロジック1030は、左/右ロジック946図9のように、PPXA1012がフルもしくはデュアル4ビット分割モードで機能するかを制御するフルA1066の入力を有する。本実施形態では、PPX1012がフルモードであれば、PPXB1014が分割モードと扱われる。フルA1066がLであれば、PPXA1012は分割モードでPPXBはフルモードである。機能コード1042および1044は、PPX1012および1014で実行される機能をそれぞれ制御する。図10に示されていないのは、書き戻しパスおよび多くの他の図8および図9に示された詳細である。図10は、本発明のいくつかの実施形態において使用される物理ピクセル位置1052、1054、1056、および1058のグループを扱う1つの方法を示す、図1050を含む。示されている実施形態では、2x2のピクセルのグループ当たり1つの8ビットベースが存在し、そして各ピクセル当たり1つの4ビットシャープナーもしくは2x2のピクセルのグループ当たり4つの4ビットシャープナーが存在する。よって、各2x2ピクセルブロックに1x8ビットのベースおよび4x4=16ビットのシャープナーが存在する。各ピクセルブロックに2つの左ピクセルおよび2つの右ピクセル、ならびに行Mに2つのピクセルおよび行Nに2つのピクセルが存在する。正味の結果は、シャープナービットがベースの2倍存在することとなる。メモリ使用の簡単化のため、2つの4ビットシャープナーは、各バンクのアクセスが単に8ビットとなるように1つの8ビットバイトにパックされる。シャープナーをこのようにパックすることもまた、分割モードの時のPPX1012もしくは1014による操作を容易にし得る。示されたメモリ構成では、ベース値はバンクの1つのセクションにグループ化して示されており、シャープナーはバンクの別の部分にグループ化されているが、これはメモリにデータを組織化する時の数多い方法のうちの1つに過ぎないことが、当業者に理解されるであろう。ディスプレイアレイが上/下に分割されているとすると、ERAMバンク1002、1004、1006および1008は組み合わされて2つのピクセル列の半分上もしくは下のいずれかのベースおよびシャープナー値を含む。示された実施形態では、各2つの列あたり2つのPPXの1セットが画像の上下に存在する。このようにピクセルのラインの全体が同時に計算される。ERAMバンク1002および1006は、図示されない他のERAMバンクとともにワード線のセットを共有する。同様に、ERAMバンク1004および1008は、ワード線のセットを他のメモリとともに共有する。ERAMバンク1002もしくはERAMバンク1004のいずれがデータバス1062に選択されるかを決定する、列毎のバンクセレクトが存在する。同様に、ERAMバンク1006もしくはERAMバンク1008が、ERAMデータバス1064上に選択され得る。ERAMバンク1002およびERAMバンク1008、またはERAMバンク1004およびERAMバンク1006のいずれかが、同時にエネーブルされる。ERAMバンクに送られたアドレスに応じて、8ビットベースもしくは2つの4ビットシャープナーのいずれかが、所与のPPXに送られる。フルA信号1066は、PPXA1012に8ビット幅のデータが送られるとH/アクティブとなり、フルA信号1066がLであれば、PPXA1012は2つの4ビット数を処理する。例えば、ERAMバンク1002への行アドレスはPPXA1012に進む8ビットベースを選択し得るが、同時に、2つの4ビットシャープナーがERAMバンク1008からPPXB1014に送られ得る。示された実施形態では、ERAMバンク1002は、画像の所与の列における各ピクセルブロックの画像の偶数ベースの上半分、および各2x2行についての奇数ブロック4ビットシャープナーの下半分を有する。4ビットシャープナーは各8ビットバイトに左および右のシャープナーとともに格納され、さらにピクセルブロック当たり各ベースバイトにつき2つのシャープナーバイトが存在するよう格納されたサブ行MNが存在する。同様に、他のブロックは、およそ半分のベースおよび半分のシャープナーを格納する。一連の動作の開始時に、8ビットベースはERAMバンク1002から来てPPXA1012に送られ、サブ行Mの2つのシャープナーはERAMバンク1008からPPXB1014に送られる。PPXA1012は分割されず、PPXB1014は分割され2つのシャープナーを処理する。PPXA1012およびPPXB1014の出力は左/右ロジック1030に行き、ディスプレイの所与の行のMRRAMにおける2つのピクセルを制御する信号1072および1074を生成する。加えて、図9に示されたようにしかし図10には図示せず、次のサイクルでは、2つのPPX出力のうちの1つが、対応するERAMへの条件付き書き込みを制御するのに使用され得る。続くサイクルでは、ERAMバンク1002からの同じベースデータがPPXA1012に進むが、ピクセルブロックのラインNのシャープナーはPPXB1014に送られる。REE1000内にはBPS再構成器素子RECEL1060が存在し、これは、PPXA1012、PPXB1014、および左/右ロジック1030、ならびに、ブロック図には図示していない他のハードウェアを含む。RECEL1060は、ERAMバンク1002、1004、1006および1008からのベースおよびシャープナーデータをピクセル制御信号フォームの再構成された画像に変換するのに必要な処理ハードウェアを有する。実施形態の実装では、RECEL1060は、MRRAM図10には図示せずの2つの隣接するピクセル列のための2つの制御信号1072および1074を生成する。この構成は本実施形態に示される概念を実装する数多くの方法のうちの1つに過ぎないことが、当業者には理解されるであろう。所与のRECEL1060は、単一列もしくは2より多くの列を、ハードウェアのスピードおよび相対的なコストならびに他の設計要求および/または制限に応じて制御し得る。図11は、本発明の一実施形態による図3のSLM304と同様のSLM1104を示す。SLM1104は、上部REE1110および下部REE1112を有し、各REEは図10のREE1000に対応する。REE当たりの関連したERAM量は、各種設計考察に応じて変化し得る。複数のERAMは、示されるようにスタックされ得る。なお、図11は説明のため単純化したものであり、より多くのREEが実際のデバイスに必然的に存在し得る。例えば、1280x720ディスプレイには、アレイの上半分を駆動するのに640のREEが存在する。この例示的な実施形態において、各REEは2列のMRRAMを駆動するためである。また下半分を駆動する640のREEが存在し、合計1280のREEとなる。DCCからのDCC330図示せずのような制御情報は、別個の信号線332で送られ得る。図11の信号線1132は、説明の簡単化のために1本のラインとして示されているが、DCCからの複数の信号線1132が存在し得る。あるいは、制御情報はデータライン1134および1136上をデータ情報と混合され、あるいはなんらかの他の信号線のセット上を送られ得る。データライン1134および1136のERAMデータは、入力されるERAMデータをそれぞれ上部REE1110および下部REE1112に供給する。SLM1104における表示プロセスは、SLM1104の上半部1142および下半部1144に2分割される。制御バッファ1148は、制御情報をSLM1104にもたらすインタフェースとして働く。制御情報は、オンディスプレイコントローラ1150の部分に送付される。送付される制御情報のタイプは、以下により詳細に議論する。データバスライン1134および1136は、それぞれSLM1104のデータバッファ1152および1154に接続する。SLM1104はまた、アクティブディスプレイ1178の上部および下部のERAMデータインEDIバス、それぞれ1156および1158;上部および下部のMRRAM書き込みバッファ、それぞれ1170および1172;ならびに上部および下部のMRRAMアレイ、それぞれ1174および1176を有する。各REE1110もしくはREE1112はスクラッチメモリおよび処理ハードウェアとして働くERAMを含み、以下により詳細に説明される。信号線1184および1186は、各上部REE1110を上部MRRAM書き込みバッファ1170に、各下部REE1162を下部MRRAM書き込みバッファ1172に接続する。REE1160からの結果は上部MRRAM書き込みバッファ1170に送られ、次に上部ディスプレイピクセルミラー1174を駆動する。REE1162からの結果は下部MRRAM書き込みバッファ1172に送られ、次に下部MRRAMアレイ1176を駆動する。数多くのライン1182および1184は、上部REE1110および下部REE1112を上部MRRAM1174および下部MRRAM1176にそれぞれ接続する、上部結果バス1186および下部結果バス1188の一部である。上部結果バス1186および下部結果バス1188のライン1182および1184上にそれぞれスイッチ図示せずが存在し得、異なったREEをMRRAMの異なった列に接続することを可能にする。REE1110もしくは1112の詳細が点線ボックス1190に示されている。点線ボックス1190のREE1110は、2つのERAM1192、2つのPPX1194、EDIバス1156、ならびに上部結果バス1186を含めて示されている。点線ボックス1190は、一般的に図10に対応する。いくつかのアプリケーションにおいては、最終デバイスをより薄くすることに寄与し得るので、デバイスをある方向に出来るだけ短くすることが望ましい。これらのREEは、本質的にはデバイス上のいかなる場所にも配置し得、このことは、より小さいおよび/またはより少ないREEがSLMの上部および下部に、そしてより多くが側面に、デバイスの高さをある方向に低くするのを助けるために配置され得ることを意味する。図12は、マルチメディア投影システム1200において本発明の概念がどのように使用され得るかを示す1つの方法のブロック図を示す。この例では、システムはバッテリ1210を動力源としている。ブロック図は、マイクロディスプレイベースのプロジェクタのための一般的な光学エンジン1212を示している。単純な純粋なフィールド順次式カラーシステムにおいては、赤光源1220、緑光源1222もしくは青光源1224各々LEDもしくはレーザであり得るが順次オンされるが、多原色フィールドのために、該光源の2つもしくは3つ全てがある混合色のために同時にオンされることも可能である。光学素子1240、1242および1244が、赤、緑および青光源よりの光を各々成形するのに使用される。赤、緑および青以外の色がLEDもしくはレーザに使用され得ることも可能である。加えて、人間には見えない赤外線のような色が、画像認識を助けるのに組織化された光画像を消すことを含む、種々の応用に使用され得る。赤、緑および青の光の混合には、当分野で良く知られているように単純な2色性フィルタ1246および1248を用いるように示されているが、他の方法も使用し得る。レーザの場合、各設計で異なり、図示しないが一般的に何らかの形のスペックル除去およびビーム成形光学系が存在する。ある設計においては、光はまたあるプレ偏光光学系図示せずを通過し得る。次に、混合された光はマイクロディスプレイを照射するのに光を成形するフィールド光学系1250を通過する。LCOSの場合、レーザからの偏光した光をマイクロディスプレイ1254に向けるビームスプリッタ1252がしばしば存在する。SLMのマイクロディスプレイ1254は、SLM304図3またはSLM304図3の一実施形態である。偏光ビームスプリッタ1252は、ある方向に偏光した光を反射し他の偏光を透過する。ビームスプリッタは、高度に偏光した光のみをLCOSマイクロディスプレイに通す効果がある。LCOSマイクロディスプレイの各ピクセル/ミラー/電極は、非黒の各ピクセルの光を、所与のピクセルミラーにより反射された後ビームスプリッタを通過するよう回転させるべく、ピクセル上の液晶を制御する。ビームスプリッタを出た光は、結果としての画像を視覚のために拡大する投影レンズ1256に進む。これは単純化された光学ダイアグラムであって、小さな光学エンジンを実装する多くの他の方法が存在し得ることが、当業者には理解されるであろう。LEDもしくはレーザドライバ1260は高電流電気信号をLEDに供給し、LCOSマイクロディスプレイも制御するASIC1262により制御される。ASIC1262は、フレームバッファをASIC1262そのものと同一シリコン基板上に有し得、またはフレームバッファは、1より多くのデバイスが同じパッケージに搭載されるシステムオンパッケージSOPの一部であり得る。メモリデバイスもしくはサブシステムを含み得るメディアプロセッサ1264は、各種のデータタイプを取得し、そしてLCOS制御ASIC1262に送付する表示のための画像に変換するのに使用される。フラッシュメモリ1266は、データ、および、圧縮もしくは解凍された静止画および/またはビデオ、文書、プレゼンテーション図面材料、またはこのデバイスを用いて表示され得るあらゆる他のタイプの音声視覚材料を含み得るディスプレイ内容を保持するのに使用される。さらに示されているのは、電池の充電ならびにメディアプロセッサ1264へのデータおよびプログラムのダウンロードに用いられ得るUSB入力1270である。ビデオ入力1272は、標準的なメディアプロセッサ1264に行き得るアナログおよびディジタル、圧縮もしくは非圧縮ビデオ情報を受け付け得る。キーボードもしくは他の入力1274は、人間による入力および制御に用いられ得、今日の携帯電話、カメラおよびメディアプレーヤのような携帯デバイスに一般的なようにあらゆる数の他の入出力がシステムにあり得る。プロジェクタに加えて、LCDフラットパネル1276のような他の表示デバイスがあり得る。さらに示されているのはワイアレストランシーバであり、スピーカおよびマイクと組み合わされると、デバイスは他の応用のうちで携帯電話として使われ得る。他の応用ではカメラが含まれ得る。マイク1278は音声もしくは音楽入力に使用され得、スピーカ1280は音声再生もしくは携帯電話の様なものの一部として使用され得る。ワイアレス受信機1282はリモートコントロールのようなローカル入力の受信に使用され得、および/または携帯電話および/またはワイアレスインターネットを含むワイアレス通信に使用され得る。独立にまたはプロジェクタと協同して働き得るカメラ1284が含まれ得る。例えば、カメラ1284もしくは他の視覚入力もしくは距離測定デバイスが、プロジェクタの出力レンズの焦点合わせ機構の制御に使用され得る。カメラ1284は、メディアプロセッサ1264の画像認識を介して、手や指の動きを入力する入力デバイスとして使用され得る。加えて、カメラは、光学エンジン1212により投射された視認できるか、または人間に視認できない画像を検出し得る。動きを検出するために位置感受性のセンサも含まれ得、投射された画像に影響を与える。多くの種々の追加もしくは変更が図12のシステムになされ得ることは、当業者に理解されるであろう。加えて、当業者に理解されるように、図12に示されたブロックの一部は異なった実装では混合されたり分割されたりし得る。図13は、MRRAM1304が一連のダミーサイクルを実行することを制御するダミーサイクル駆動部1302を示している。これらのダミーサイクルは、MRRAMの内容に影響を与えないが、電力を消費させる。この消費された電力は液晶を加熱する効果を有する。本発明の一実施形態において、温度センサもしくは他のセンサが液晶の温度を推測するのに用いられる。推測された温度が低すぎるようであれば、液晶を温めるためにダミーサイクル駆動部が活性化され得る。ダミーサイクル駆動部1302は、通常の非ダミーサイクル動作においてMRRAM1304へ書き込むためのものとほぼ同じハードウェアから構成される。このハードウェアは、MRRAM書き込みバッファ1312を介してMRRAM1304に書き込まれる値を生成するPPE1308を含む。PPE1308は、PE制御ライン1318を介してオンディスプレイコントローラ1314により制御される。オンディスプレイコントローラ1314は、ワード/行アドレスをワード線行ドライバ1320にワード/行アドレスライン1322を介して供給する。オンディスプレイコントローラ1314は同時に、MRRAM書き込みエネーブルWEライン1324を介してMRRAM1304に書き込むためにMRRAM書き込みバッファ1312を有効にする。ダミーサイクル駆動部1302は、本発明の少なくとも一つの実施形態によるSLMに表示された画像を生成するために、MRRAM1304の内容を変更するためにこのハードウェアを制御する。ダミーサイクル駆動部はまた、ダミーサイクルが実行された時にワード線ドライバ1320を無効にすることを指示するワード線ディスエーブルライン1326を含む。この例においては、MRRAMバッファ1312はダミーサイクルの間もデータをMRRAM1304に転送するが、ワード線ドライバ1320がワード線ディスエーブルライン1326により無効にされているので、MRRAMの内容の変更は行わない。これらの上述の概念は、より複雑な動作をサポートするのにも使用され得る。以下により詳細に議論されるそのような1つの表現は、ベースプラスシャープナーBPS表現と呼ばれる。BPS表現は、画像を格納するのに必要とされるメモリの削減に関してこの表現を使用する幾つかの利点を含めて、以下により詳細に議論される特定のパルス波形スキームに好適である。図14は、本発明の一実施形態によるBPS表現を生成するのに用いられ得る圧縮エンジン1402の例を示す。そのようなシステムはBPSコンバータシステムもしくはBPSコンバータと呼ばれ得る。このシステムは以下により詳細に説明される。圧縮エンジン1402は、対象画像1404を受取りベース画像1406およびシャープナー画像1408を生成する。ベース画像1406およびシャープナー画像1408は、ベース画像1406とシャープナー画像1408の加えられたトータルビット数が対象画像1404のもの未満であるので、圧縮画像データと考え得る。対象画像1404はより少ない記憶容量で表現されるが、対象画像1404に視覚的に近い画像を形成するのに再構成される。必要な記憶容量の削減は、必要とされるフレームバッファのサイズの削減および表示デバイスに転送される必要のあるデータ量の削減を含む複数の利点を有し、これによりシステム全体の消費電力が削減される。図15は、本発明の一実施形態によるBPSコンバータ1500の詳細な例を示す。この例では、対象画像1502は1250x800ピクセル、もしくは1百万ピクセルの解像度を有する。ここに示される概念は解像度に関係しない;本例の解像度は丸めた数字が正確な1百万ピクセルから開始するのに選ばれたことが当業者に理解されるであろう。対象画像1502は3つの色成分、赤成分1512、緑成分1514および青成分1516を有する。色成分1512、1514および1516は各々ピクセル当たりbpp8ビットを使用しよって24百万ビットの記憶容量が対象画像1502に必要とされる。よって対象画像1502は24bppを有する。図15に示されるように、対象画像1502は2つの相補的な画像、低周波数画像1522および高周波画像1524に分離される。低周波数画像1522は対象画像1502を低域フィルタLPF1530を通すことにより生成される。例として、LPF1530のインパルス応答は、カットオフ周波数がピクセル当たり水平および垂直に名目上0.25サイクルとなるようなものであり得、以降のデシメートピクセル数の削減を容易にする。これは画像を低域フィルタに通し、デシメートする数多くある方法の1つに過ぎないことが、当業者には理解されるべきである。この例では、デシメートの前では、低周波数画像1522は対象画像1502と同じサイズであり、よって同じ24百万ビットの記憶容量を必要とする。高周波画像1524は対象画像1502を高域フィルタに通すことにより、またはこの例で示されるように、減算器1532により対象画像1502から低周波数画像1522を減算することにより差分が高周波画像1524となり、生成され得る。高周波画像1524はよって負の値を含み得るので、8ビットに加えてサインビットを必要とし、各色当たり9bppとなり、トータル27bpp、もしくは27百万ビットの記憶容量となる。本例におけるこの動作は、対象画像1502が低周波数画像1522と高周波画像1524の加算をとることにより完全に再構成され得るので理論的には損失が無い。減算器1532により生成される高周波画像1524は差分画像の形式である。図15に示されるように、必要な記憶容量は低周波数画像1522をデシメータ1540に通すことにより削減され得る。本例では、デシメータ1540は、低周波数画像1522を水平方向に2および垂直方向に22x2でデシメートし、記憶容量は因子4で削減される。デシメータ1540は1行おき、1列おきに捨て、よって2x2領域で1つのピクセルのみを保持する。これは正方形サンプリンググリッドに対応する、しかし、一般的には使用されるサンプリンググリッドは正方形である必要は無い。水平および垂直方向に異なったデシメート係数を使用することにより得られた長方形グリッド、または他のサンプリンググリッド、菱形グリッド、六角形のグリッド、不規則なグリッドでさえ使用し得る。ベース画像1542は、デシメータ1540の出力に現れる。図15は、例示のシステムを示しており、低域フィルタと続くデシメートの処理は、しばしば中間フル解像度低周波数画像1522を生成することなく単一ステップで実行されることが、当業者には理解されるであろう。図15において、ベース画像1542の解像度は625ピクセルx400ピクセル、もしくは250、000ピクセルに削減されている。未だに各8bppの3原色が存在し、各色に対し2百万ビット、ベース画像1542トータルで6百万ビットの記憶容量が必要である。なお、ベース画像1542の各色成分は対象画像1502の対応する色成分から独立に計算され、これは色空間変換を実行する彩度サブサンプリングを伴うYUV/YCbCrのような先行技術の方法とは異なっている。下に示す理由により、これはフィールド順次式カラーディスプレイに好適である。高周波画像1524に必要な記憶容量の低減のため、2つの技術が使用される。第1の技術は人間視覚システムが高い空間周波数色度情報に敏感でないことを利用する。高周波画像1524に必要な記憶容量の低減のため、高周波画像1524はピクセル当たりのトータルビットを低減するビット深さ低減器1544を通される。本例では、ビット深さ低減器1544は、ピクセル当たりのトータルビットを低減するのに2つの異なった技術を使用する2つのブロックから構成される。輝度のみ高周波画像1550が、高周波画像1524を色チャネル低減器に通すことにより得られる。これは、本例においては輝度計算部1552であり、周知式:Y=0.299R0.587G0.114Bを用いて、入力のRGB色成分からYを得る。これが輝度値を計算する1つの方法にしか過ぎないことは、当業者に理解されるであろう。この式の係数は、システムに使用される実際の原色の色度測定のようなシステム設計パラメータに応じて、ここに与えられたものとは異なったように選ばれても良い。輝度のみを保持することにより高周波画像1524に必要とされる記憶容量は、輝度のみ高周波画像1550について27bppから9bppに、3分の1に削減される。本発明は、人間視覚システムの同じ特性が利用されるにもかかわらず、JPEG、MPEGもしくはJPEG2000のような既存の圧縮スキームに用いられる周知の彩度サブサンプリング技術と異なる。先行技術の周知のアプローチは、まずRGB対象画像をYUVもしくはYCbCrのような別の色空間に変換するのに彩度サブサンプリングを使用する。輝度成分、Y、はフル解像度で保持されるが、一方彩度成分、UVもしくはCbCrは、さらなる圧縮が実行される前にサブサンプルされるフィルタおよびデシメートされる。ビデオ信号がディジタルであり、さらにデシメートが各方向につき2倍もしくは2x2で実行される場合、表現は、一般のビデオ処理の用語を使用してYCbCr4:2:0と呼ばれる。本発明で説明された方法は、彩度サブサンプリングを超えるいくつかの利点を有する。例えば、彩度成分は全く計算されないので、必要とされる計算量がより少ない。なお、輝度のみ高周波画像1550は上述のように計算されたが、これは対象画像1502の輝度を表すのではなく、むしろそれは、対象画像1502の高周波のみの輝度である。また、図15が明示するように、対象画像の輝度をBPSコンバータの一部として計算することは全く必要でなく、それに対し先行技術のYCbCr4:2:0のような彩度サブサンプリング技術には、対象画像の輝度の計算は必須である。輝度計算部1552は色チャネル低減器の一例である。それは、それを通る画像の色チャネル数を3からR、GおよびBから1Yに低減するためである。必要な記憶容量は、量子化を用いてさらに低減され得る。図15において、最終のシャープナー画像1560は、輝度のみ高周波画像1550を量子化器1562に通すことにより生成される。提案された量子化は、JPEGが周波数変換ドメインの係数に対し量子化を実行するのに対し空間ドメインのピクセル値に対して実行されるので、周知のJPEGおよびMPEG圧縮で実行されるものとは異なっている。さらに、量子化が対数もしくは同様のスケールの非線形スケールで行われるという利点を有し得る。一方でJPEGを含む一般に用いられる画像量子技術は、典型的に線形スケールで量子化する。非線形スケールは、以下の観察できる輝度のみ高周波画像1550の特性、および、対象画像1502との関係により使用される。対象画像1502のフラットもしくはスムースゆっくり変化する領域は、小さいかもしくは0の大きさの輝度のみ高周波画像1550の値を生成し、一方、対象画像1502の端もしくは粗い領域は、より大きい大きさの輝度のみ高周波画像1550の値を生成する。この観察は、輝度のみ高周波画像1550のより大きな値に対し一般により大きな量子化エラーが許されることを意味する。これらのエラーは再構成された画像の端もしくは粗さによりより簡単に隠されるためである。この理由により、量子化器1562は、量子化を実行するのに、より小さな量子化レベル間のステップを0近くにおいて、より大きなステップをより大きな絶対値の量子化レベル間に対し使用し得る、非線形スケールを使用し得る。非常に良好な視覚性能がほんの16の非線形量子化レベルで達成し得ることが、経験的に決定されている。これはほんの4bpp、もしくは4百万ビット、が最終のシャープナー画像1560を表現するのに必要であることを意味する。視覚的に楽しませる画像を維持しながらシャープナーを量子化する能力は、本発明と先行技術の彩度サブサンプリングとの差異の1つを際立たせる。先行技術の彩度サブサンプリングでは、輝度、Y、項を量子化することは、再構成された画像の品質に著しく弊害のあるインパクトを有する。輝度は一般的に最も重要な成分であると考えられ、対象画像の白黒もしくはグレースケールバージョンを本質的に表すためである。表1は、量子化器1562により使用される、シャープナーを表すのに4ビット値が用いられる非線形スケール量子化レベルの1つの例を示す。なお、シャープナーを表現するのに4ビットを用いることはこの例の部分のみであり、異なったビット数もまた選ばれ得、いくつかの選択は、より少ない画像の乱れもしくは少ない必要な計算量のような、他を上回る利点を有する。表1は、量子化器1562により使用される量子化レベルの例示のセットを示す。いくつかの実施形態においては、入力値は、最も近い量子化レベルに量子化され、よって各量子化レベルには、そのレベルに量子化される入力値の領域を示す量子化しきい値が存在する。よって、各入力は、入力がどの領域に入るかに応じて、4ビットに量子化されたシャープナー値にコード化される。量子化されたシャープナー値の10進および2進表現がともに、表1に示されている。再構成時、この量子化されたシャープナー値は、表1に与えられたデコードされたシャープナー値にデコードされる。この例では、デコードされたシャープナー値は、量子化レベルに等しくなるよう選ばれているが、異なったように選ばれ得る。なお、シャープナー信号におけるより大きいエラーが、大きさがより大きいときに許容され、よって、0に近い値は、通常0より遠い値に比べて小さな間隔で配置される。シャープナーを表現するのに任意の値が必要とされる場合は、格納されたビット削減値からデコード値を取り出すのに、ルックアップテーブルLUTが用いられ得る。しかし、ハードコードされたロジックが複雑化を減じ、デコード動作を高速化するために用いられ得る。4ビット表現のシャープナー画像を9ビット値に変換するロジックハードウェアを決定する当業者が良く知っている種々の技術が存在する。なお、少なくとも本発明の一実施形態において、4ビット値を元の9ビット値にデコードすることは必要でない。デコード動作は一連のマッチインストラクションを用いてピクセル駆動波形を生成することによりに暗に起こる。図15に示された例では、所与の対象画像1502の記憶容量要求は、24百万ビットから、ベース画像1542の6百万およびシャープナー画像1560の4百万の合計10百万ビットに削減された。なお、この例は、ベースプラスシャープナーBPS表現の背後にある概念を伝えることを意味しており;追加の処理もしくは代替の処理が再構成された画像の品質を向上させるために、または計算もしくは記憶容量要求の削減のために行われ得る。相互に関して相対的な利点を有する種々の実施形態が存在し得、それらは、本開示において明示的に説明し得るがそれには限らない。BPS表現の1つの利点は、高周波成分に対する低周波数成分の記憶容量低減に2つの大きく異なった技術が使用されることである。これは、成分のうちの1つに導入されるエラーもしくは不完全性が、他の成分を用いて補償されるかまたは補正されることを可能にする。例えば、ベース画像1542を生成するのにデシメータ1540を使用することにより導入され得る良く知られたエイリアシングの画像の乱れが、ある程度、シャープナー画像1560を修正することにより訂正され得る。同様に、シャープナー画像1560を生成するのに量子化器1562を使用することにより導入される潜在的に視認できるエラーは、適当な方法でベース画像1542を修正することにより隠されるかまたは低減され得る。結果は、人間視覚システムに、対象画像1502により近いように認識される再構成された画像である。これを利用するシステムは、相互訂正アーキテクチャと言われる。図16は、相互訂正アーキテクチャを使用する本発明の一実施形態によるBPSコンバータ1600のより詳細を示す。BPSコンバータ1600は、対象画像1602を入力として受け取り、ベース画像1604およびシャープナー画像1606を出力として生成する。第1のベース推定器1610は、第1の中間ベース画像1612を対象画像1602に基づいて生成する。次に第1のシャープナー推定器1614は、第1の中間シャープナー画像1616を対象画像1602および第1の中間ベース画像1612に基づいて計算する。次に第2ベース推定器1620は、第2の中間ベース画像1622を対象画像1602および第1の中間シャープナー画像1616に基づいて計算する。次に第2のシャープナー推定器1624は、出力シャープナー画像1606を、対象画像1602および第2の中間ベース画像1622に基づいて計算する。次に第3のベース推定器1630は、ベース画像1604を、対象画像1602およびシャープナー画像1606に基づいて計算する。この例では、3つのベース推定器および2つのシャープナー推定器が存在するが、計算要求および画像品質の所望のレベルに応じて、より多くのもしくは少ない推定器が存在し得る。このBPSコンバータは、シャープナー推定器のうちの少なくとも1つがベースの先の推定値を入力として使用し、および/またはベース推定器のうちの少なくとも1つがシャープナーの先の推定値を入力として使用するので、相互訂正アーキテクチャを使用していると言われ得る。相互訂正アーキテクチャを使用するBPSコンバータは、最低1つのベース推定器および1つのシャープナー推定器を有し、これらのうちの少なくとも1つは、他方の出力を入力として使用する。なお、推定器は、図面では異なったユニットとして描かれているが、しかしながら、それらは、いくつかの推定器を繰り返して再利用することで実装し得る。なお、相互訂正アーキテクチャのいくつかの実施形態においては、点線ラインで示されるように、各推定器は、任意に先の推定値を入力とし得る。再構成された画像の画像品質は、反復技術もしくはいくつかの異なったアルゴリズムを実装すること、さらにある基準により元の対象画像に最も近い出力を選ぶことで向上され得る。これは、画像全体にわたりグローバルに、または、各ピクセルブロックで出力選択を行うことでローカルに行われ得る。図17は、本発明の一実施形態による例示的な従来の24bpp表現BPS無しに対してBPS表現BPS有りを使用することのいくつかの利点を際立たせるフィールド順次式ディスプレイシステム1700を示す。明確化のために、この例は、図15に示すシステム設計パラメータに従い、1250x800、もしくは1百万ピクセルのディスプレイ解像度を使用することを含めている。図17において、フィールド順次式ディスプレイシステム1700の基本部品は、表示デバイス、もしくはパネル1702、コントローラ1712およびフレームバッファ1714である。コントローラ1712およびフレームバッファ1714は、共通の基板1716上に形成され得るが、それには限らない。この例では、全てのフレームにつき各色の2つのフィールドが、順次式に、色フィールド順序RGBRGBを用いて表示される。簡単化のために、図17に示されるフィールド順次式ディスプレイシステム1700において、特定の色の2つのフィールドは同一であり、よってそれぞれその色に必要な全てのビットが、そのフィールドが表示されている間、パネル1702に格納されていることが仮定される。この例においては、1つのフレーム現在のフレームがパネル1702により表示されている間に、後続のフレーム入力されるフレームがコントローラ1712に受信されつつあるように、パネル1702は、入力されるビデオデータ1718に同期されていることを仮定する。コントローラ1712は、入力されるビデオデータ1718を受け付け、フレームバッファ1714に格納されるために送る前に、データに対する処理を実行する。2つのケースが今比較される:1つは、BPS表現を使用しない従来の24bpp表現を使用、2つめのケースでは、BPS表現が使用される。BPS無しでは、フレームバッファ1714は、メモリ割り当て1720を使用し、48百万ビットの記憶容量を必要とする。これは、2バンクのデータが使用されるからである。第1バンク1722は、現在のフレーム表示されているフレームのビデオデータを格納する。第1バンク1722はビット平面1724当たり1百万ビット、もしくは色1726当たり8百万ビット、もしくは24百万ビットの記憶容量を必要とする。第2バンク1728は、入力されるフレームのデータを格納するのに使用される。第1バンク1722の現在のフレームのデータは、そのフレームの全てのデータは既に受信されているので、パネル1702に送られつつある。このデータは、第1バンク1722からパネル1702に一度に1つのビット平面1724が送られ、パネル1702のERAM1730に受信され、格納される。この例では、各色フィールドにつき8つのビット平面1724が、パネル1702に送られる。BPS無しでは、ERAM1730は、8つのビット平面1734、もしくは1つのフルカラーの記憶容量を有するメモリ割り当て1732を使用する。ERAM1730のサイズを最小化するために、表示されている色フィールドに関係するデータのみがいずれの所与の時間においても記憶される。BPS無しのERAM1730のサイズは、各ビット平面1734につき1百万ビット、もしくは合計8百万ビットである。コントローラ1712が入力されるフレームのデータを受信しつつある時に、現在のフレームの色フィールドがパネル1702に表示される。受信しつつあるデータは、フレームバッファ1714の第2バンク1728に格納される。第1バンク1722は、現在のフレームの色フィールドデータを格納するのに用いられており、入力されるフレームが受信されつつある間にその一部がパネル1702に送信あるいは再送信される必要があるため、入力されるフレームのデータの記憶には使用できない。コントローラ1712は、受信しつつある1つのフレームを格納するために1つのバンクを、および、表示しているフレームをパネル1702に送るために他のバンクを常に用いるように、設計され得る。それは、その後2つのバンクの間で交換もしくはピンポンすることが可能である。2つのフルバンクを使用する本技術は、フルダブルバッファリングと呼ばれている。他の実施形態においては、フレームバッファ1714は、代わりに、ビット平面当たり1つの循環バッファであるような、複数の循環バッファとして実装され得る。これはそのビット平面がフレーム時間の間で最後にパネル1702に送られると、特定のビット平面に用いられているフレームバッファ1714のメモリは開放されることが可能となるので、行われ得る。例えば、ディスプレイが色フィールドRGBRGBを各フレームに表示している場合、赤ビット平面はパネルに2度送られる。1度は、最初の赤フィールドが表示される前のまさにフレーム時間の開始時、そして再度は、フレーム時間の半分を過ぎたあたりの2回目の赤フィールドが表示される前である。赤ビット平面が2回目に送られる時、フレームバッファ1714に格納されている必要はもはや無く、よって、これらのビット平面のためのメモリは、フレーム時間のおよそ半分を過ぎたあたりで開放可能となる。その場合、現在のフレームの赤ビット平面および入力されるフレームは、およそ1.5百万ビット、もしくは1.5のビット平面のサイズの循環バッファを共有し得る。ビット平面は、1度に1つずつパネル1702に送られるので、各ビット平面は、フレーム時間の間の異なった時点で開放される。各ビット平面に別個の循環バッファを有するため、必要なフレームバッファ1714のトータルサイズを最小化するために、独立にサイズが選ばれることを可能にする。この循環バッファを使用する技術は、フレームバッファ1714のサイズをフルダブルバッファに必要とされるサイズより小さくすることを可能とするが、単一のバッファより大きく、部分ダブルバッファと呼ばれる。なお、部分ダブルバッファを実装するいくつかの方法が存在するが、それらのうちの少なくともいくつかは循環バッファを使用しない。もはや必要とされなくなったメモリを開放および再利用し、かつフルダブルバッファより小さいいかなるバッファも、部分ダブルバッファと考えられる。上記のフルおよび部分ダブルバッファ方式の両方における8百万ビットのERAMメモリは、ピクセル当たりフル8ビットが各色フィールドにつき送られ得るのに十分なバンド幅もしくは十分に長いフィールドブランキング時間が存在することを仮定している。輝度を向上させるために、短いブランキング時間を有することが通常望ましい。しかしながら、バンド幅が所望のブランキング時間をサポートするのに不十分であれば、追加のERAMもしくは他のバッファメモリが必要とされる。前述の推論カウント技術は、必要とされる追加バッファ量を削減することを可能とし得る。これまで、フレームバッファ1714およびERAM1730は、BPS表現を使用すること無しに必要であるように説明してきた。しかしながら、BPSを用いて、フレームバッファ1714のサイズは、メモリ割り当て1740を用いて16百万ビットに削減し得る。コントローラ1712は、ビデオデータを、24bpp表現からBPS表現に、図15に示されたもののようなBPSコンバータを用いて変換する。現在のフレームの1つの色フィールドを表示するために、その色の色ベースデータおよびシャープナーデータが必要である。よって、ERAM1730は、シャープナー区画1744およびベース区画1746を示すメモリ割り当て1742を使用し得る。ベース区画1746は、表示された色フィールドの色ベースデータを格納し、各色フィールドにつきコントローラ1712により送られた色データにより上書きされる。表示されているフレーム現在のフレームのシャープナーデータは、パネル1702のシャープナー区画1744のERAM1730に格納され、全ての色に共通である。このようにシャープナーデータは、フレーム当たり1度のみフレーム時間のまさに開始時に送られる。よって、BPSを用いると、ERAM1730は、シャープナー区画1744に4百万ビットの記憶容量、およびベース区画1746に2百万ビットの記憶容量、もしくは6百万のトータルビットの記憶容量を必要とすることがわかる。これにより、BPSを有しない場合のERAM1730のサイズに比べて25の削減が得られている。パネル1702上に配置されたメモリは、パネル1702上に配置されていないメモリに比べて相対的に高価であるので、この削減は重要である。BPSを用いると、2つのバンクがBPSを有しない色データに必要とされるのと同じ理由で、フレームバッファ1714は色ベースデータに2つのバンクを必要とする。フレームバッファ1714は、メモリ割り当て1740を使用し、これは現在のフレームのデータを格納し、このデータを必要に応じて各色フィールドにつきパネル1702に送る、第1のベースバンク1752を示す。第2ベースバンク1754は、入力されるフレームの色ベースデータを格納する。ベースおよびシャープナーデータは入力されるフレームのために生成されるので、ベースデータは、第2ベースバンク1754に格納され、シャープナーデータは、フレームバッファ1714のシャープナー区画1756に格納される。なお、色ベースデータは、ベースデータのためのフルダブルバッファを含む2つのバンク、すなわち、第1ベースバンク1752および第2ベースバンク1754を使用する。しかしながら、シャープナーデータがERAM1730のシャープナー区画1744に転送されると、それはもはやフレームバッファ1714に必要とされないので、シャープナーデータは1つのバッファのみを使用する。このように、フレームバッファ1714のシャープナー区画1756は、次のフレームのシャープナーデータを格納するのに使用され得る。コントローラ1712は、色ベースデータを格納するために第1ベースバンク1752と第2ベースバンク1754との間をピンポンするが、シャープナーデータの格納のためにはシャープナー区画1756のみを使用する。BPSを使用するフレームバッファ1714に必要とされるトータルサイズは16百万ビットの記憶容量であり、2つの各ベースバンクすなわち、第1ベースバンク1752および第2ベースバンク1754についての3つの各色1758のための2百万ビット、ならびにシャープナー区画1756の4百万である。よって、BPS表現を用いることで、フレームバッファ1714は、48百万ビットから16百万ビットに削減された。なお、フレームバッファ1714のサイズのさらなる削減が、ベースデータに部分ダブルバッファのみを用いることで先に述べたように達成し得る。この部分ダブルバッファは、複数の循環バッファを使用して以前に述べたように実装し得る。図17に示された例では、ディスプレイは、色フィールドRGBRGB、もしくはフレーム当たり6つの色フィールドを示す。BPSを有しない場合、各色フィールドにつき8百万ビットがパネル1702に送られる必要がある。もしくはこの例の場合、48百万ビットが各フレーム当たり送られる必要がある。しかしながら、BPSを有する場合、4百万ビットが、パネル1702にフレームの最初にシャープナーデータとして送られ、たった2百万ビットが、各色フィールドの色ベースデータとして送られる。よって、各フレームにつき16百万ビットのみが、パネル1702に送られる必要がある。これは、パネル1702に送られる情報量が3分の1に減じることを表し、結果として消費電力が削減され、これは、組み込まれたバッテリにより駆動されるアプリケーションには極めて重要である。加えて、2つの色フィールドの間で非常に少ないデータしか送られる必要がないことを意味し、必要なバンド幅を削減し、および/または必要な最小ブランキング時間を削減する。前に述べたように、いずれかもしくは両方のフレームバッファすなわち、メモリ割り当て1720もしくはメモリ割り当て1740が、必要なメモリサイズの低減のために、部分ダブルバッファとして実装され得る。図18は、部分ダブルバッファを実装するのに用いられ得る循環バッファの例のセットを有するメモリ1802を示す。各ビット位置は、適当なサイズの循環バッファにアサインされ得る。例えば、赤チャネルのビット0は、開始ポインタ1806および終了ポインタ1808を有する第1循環バッファ1804に格納され得る。赤のビット1は、第2循環バッファ1810に、開始ポインタ1812および終了ポインタ1814とともに格納され得る。赤のビット2は、第3循環バッファ1818に、開始ポインタ1820および終了ポインタ1822とともに格納され得る。同様に、他の赤ビット位置ならびに青および緑ビット位置が各々自身の循環バッファに格納され得、開始および終了ポインタが、各バッファのサイズがそれぞれのビット位置に対し十分大きくなるよう選ばれる。フレーム時間のより遅くに開放するビット位置は、フレーム時間でより早くに開放するビット位置に比べて、より大きな循環バッファを必要とする。なお、循環バッファはメモリで必ずしも隣接している必要は無く、アロケートされていないメモリ1826が1つ以上の循環バッファのペアの間に存在し得る。BPSコンバータの実装を簡単化するため、インパルス応答が同じ係数を有する2x2平方である低域フィルタが使用された例を考える。このフィルタを使用する1つの利点は、対象画像が、各々が独立に処理され得る2x2ブロックに分割され得ることである。特に明記しない限り、このブロックベースの分割を用いて実装されることが仮定されるが、2x2平方フィルタに対して種々の利点を有し得る異なったフィルタが使用され得ることが理解されるべきであり、それらは本発明の範囲内に含まれるべきである。ブロックベースの分割を使用することは問題点を局在化し、実装を大いに単純化する。ディスプレイ上の各2x2ブロックは、対象画像の1つの2x2ブロックのみに影響される。しかしながら、ブロックベースの分割を用いる1つの欠点が存在する;ブロックの画像の乱れが結果の画像にたまに見られ得る。これは、ブロック自身がお互いに独立し、一方でブロック内のピクセルはそうでないからである。よって、ある画像にはブロック境界が視認され得る。本発明の少なくとも一つの実施形態では、このブロックの画像の乱れを緩和するのに、ブロック境界のアライメントは、フレームおよび/またはフィールド間のピクセルアレイに対して動かされるかシフトされ得る。この技術は、ブロック境界シフトBBSと呼ばれ得る。いくつかの本発明の実施形態においては、お互いに対し水平および垂直に1ピクセルオフセットされる2つのアライメント間で、ブロック境界はシフトされる。図19は、個々のピクセル1902を有する10x6のピクセルアレイ1900のみを仮定する非常に小さな例についてブロック境界シフトを示す。各ピクセル1902は、第1の桁が行0から5、第2の桁が列0から9を与える2桁の数字でラベルされている。ピクセルアレイ1900は、個々の2x2ブロック1906からなるブロックアレイ1904を与えるために、ブロックに分割され得る。ブロックアレイ1904の分割度は、本例では、5ブロックx3ブロックである。太線で示されるブロック境界1908は、BBSが実装されていない場合、すべてのフレームに用いられる。代わりに、BBSアーキテクチャが使用される場合、偶数および奇数フレームは、ブロック境界に異なったアライメントを使用し得る。例として、偶数フレームに偶数フレーム境界1910が使用され得、奇数フレームに奇数フレーム境界1912が使用され得る。これらのアライメントは、お互いに対して水平垂直に1ピクセルシフトされ、よって、偶数フレーム境界1910は、奇数フレーム境界1912といかなる共通の境界も有しない。偶数フレームは、ブロックアレイの分割度は5ブロックx4ブロックであり、奇数フレームは、ブロックアレイの分割度は6ブロックx3ブロックである。なお、BBSが使用される場合、アレイ端に近いいくつかのブロックは、元のピクセルアレイ、すなわち、ピクセルアレイ1900の4ピクセルを含まないようにシフトされ得る。例えば、ブロック1920は、ピクセル09を左上ピクセルとして、ピクセル19を左下ピクセルとして有するが、右上および右下ピクセルは空である。これを防ぐために、ピクセルアレイ1900端に沿ったピクセルを複製する追加の列1922が生成され得る。このようにしてブロック1920は、右上ピクセルはその左上ピクセルと同じで、右下ピクセルはその左下ピクセルと同じであったかのように扱われ得る。同様に、追加のピクセル1924の列がアレイの左に導入される。偶数フレームには、ピクセル1926の追加の行がアレイの上に加えられ、ピクセル1928の追加の行がアレイの下に加えられる。この例は、アレイ端に沿ってブロックから通常は失われるピクセルを埋める、ピクセル複製と呼ばれる技術を示す。当業者には、ミラー画像複製、または失われたピクセルが0値もしくは黒ピクセルで置き換えられるゼロ詰めのような使用され得る他の技術も周知であろう。画像がブロックで処理され、ブロック境界シフトが使用される場合、表示デバイスもまたブロックで表示される。図20は、いかにBBSがMRRAMアレイ2004および複数の並列処理素子2006を有する空間光変調器2002を含む表示デバイス図示せずに実装され得るかを示す例である。並列処理素子2006は、MRRAMアレイ2004の列にスイッチ素子2010を介して接続される。例として、複数の並列処理素子2006の各並列処理素子は、MRRAMアレイ2004の2つの列を駆動する。SLM分割器2012は、MRRAMアレイ2004がどのようにグループに分割されるかを決定する。例として、MRRAMアレイ2004は、図19に示されたように配列された2ピクセルx2ピクセルブロックに分割され得る。この場合、SLM分割器2012は、スイッチ素子2010およびアドレス生成器2014を、ピクセルのブロックが、それぞれの処理素子によりそのブロックのデータを使用して駆動されるように制御する。境界シフトコントローラ2016は、ブロック境界を、MRRAMアレイ2004のどの行が処理素子2006に駆動されるか制御するため、アドレス生成器2014を用いて垂直にシフトする。境界シフトコントローラ2016はまた、ブロック境界を水平に、スイッチ素子2010を制御してシフトする。図19に示された例では、境界シフトコントローラは、2ピクセルx2ピクセルのブロックを水平垂直ともに、コントローラにより生成されたBBS制御信号2020に基づいて、フレームおよび/またはフィールド間で1ピクセルシフトする。種々の実施形態のブロック境界シフトおよび他の特徴はほとんどの画像について一般的に良好な結果を生み出すが、視認し得る画像の乱れを引き起こし得るある色の組み合わせおよび/またはある色のあるパターンが存在することが、実験により示されている。これらの画像の乱れを低減する1つの方法は、多くの問題が高いレートの変化高周波が画像の彩度色にあるときに起こることを認識することである。一般的に、彩度画像のこれらの高いレートの変化は、コンピュータにより生成されたコンテンツにのみ起こる。図21は、対象画像2104をベース画像2106およびシャープナー画像2108に変換する、BPSコンバータ2102を有する画像の乱れを低減するシステム2100を示す。この場合、BPSコンバータ2102に進む前に、対象画像2104はまず、対象画像の色/彩度変化の周波数を低減する低域彩度フィルタ2112を通る。対象画像の彩度部分の低域フィルタ処理により、BPS画像および/またはブロック境界シフトにより引き起こされる画像の乱れの深刻度が低減され得る。図22は、BPSおよび/またはブロック境界シフトを有する、画像の乱れを低減するための、より高機能な画像の乱れを低減するシステム2200を示す。システム2200では、BPSコンバータ2202は、対象画像2204をベース2206およびシャープナー2208画像に変換するが、その前に、対象画像2204は、対象画像2204のフィルタ処理を行う画像の乱れフィルタ2212を制御する、画像の乱れ検出モジュール2210に進む。画像の乱れ検出モジュール2210は、画像の画像の乱れ点滅を含むを引き起こす色および/または一もしくは二次元パターンのある組み合わせおよび/または色およびパターン双方のある組み合わせを探し得る。画像の乱れ検出モジュール2210は次に、画像の乱れが起こり得る場合にのみ、制御信号2214を画像の乱れフィルタ2212に画像のフィルタ処理のために送る。画像の乱れ検出モジュール2210により検出された画像の乱れのタイプに応じて、フィルタ2212により実行される異なったフィルタ処理機能が存在し得る。図23は、SLM分割器2012をより詳細に示す。この例に示されたように、MRRAMアレイ2004は、上部MRRAM列2304および下部MRRAM列2310に分割された列を有する。上部スイッチ素子2312は、上部PPE2314を上部MRRAM列2304に接続し、下部スイッチ素子2316は、下部PPE2318を下部MRRAM列2310に接続する。例として、上部スイッチ素子2312および下部スイッチ素子2316は、列を実線の矢印2322で示されたように、もしくは点線の矢印2324で示されたように接続する。境界シフトコントローラ2330は、必要に応じてこれら2つの可能な状態間で切り替えるために、上部スイッチ素子2312および下部スイッチ素子2316を制御する。例として、境界シフトコントローラ2330は、表示された各フレーム間でスイッチ素子を切り替え得る。境界シフトコントローラ2330は、ブロック境界がシフトされるべきフレームに対して1もしくはマイナス1のアドレスオフセットを適用してブロック境界を垂直にシフトさせるために、アドレス生成器2332を制御し得る。ブロックが図19に示されたようにシフトされる場合、いくつかのブロックが上部MRRAMおよび下部MRRAM間に分割されるフレームがあり得る。この場合、これらのブロックのデータは、複製されて上部および下部の両半部に送られ得る。この複製は、コントローラ上でもしくはパネル上のいずれかで起こり得る。図20および図23では、境界シフトコントローラを有するSLM分割器の一例が示されたが、当業者には明らかなように、SLM分割器および/または境界シフトコントローラの他の実装が存在し得る。図24は、入力対象画像2400に対して働きそして図15に示された基本的なBPSコンバータを超える機能を加えた、BPSコンバータの例を示す。画像分割器2402は、通常、ピクセル組織化フォーマットに配列された対象画像2400を取得し、ブロック組織化の対象画像データ2404を生成する。この例のブロックは2ピクセルx2ピクセルであり、よって、1つのラインバッファおよびいくつかの制御ロジックのみが、画像分割器2402を実装するのに必要とされる。画像分割器2402はまた、ブロック境界シフトBBSを実行し得、BBS制御信号2406を表示デバイス図示せずに出力する。表示デバイスは、いかに2x2ブロックがディスプレイ図示せずのピクセルにマップされるかを決定するのに、このBBS制御信号2406を使用する。この例では、2x2ブロックの境界は、水平および垂直にフレーム毎に1ピクセルシフトされる。計算ベースモジュール2408は、ブロック構成の対象画像データ2404を取得し、各ブロックの各色につき1つの数値の中間ベース値2410を計算する。計算ベースモジュール2408は、図16に示された相互訂正アーキテクチャにより説明されたように、第1のベース推定器の例である。計算シャープナーモジュール2412は、中間ベース値2410およびブロック構成の対象画像データ2404を取得し、出力シャープナー値2414を計算する。計算シャープナーモジュール2412は、図16に示された相互訂正アーキテクチャにより説明されたように、第1のシャープナー推定器の例である。修正ベースモジュール2416は、中間ベース値2410およびブロック構成の対象画像データ2404および出力シャープナー値2414を取得し、出力ベース値2418を計算するのにこれらを使用する。修正ベースモジュール2416は、図16に示された相互訂正アーキテクチャにより説明されたように、第2ベース推定器の例である。図25は、図24の計算ベースモジュール2408のより詳細を示す。この例では、ブロック構成の対象画像2500の各2x2ブロックが同様に扱われ、独立に処理される。ブロックの4つのピクセルのそれぞれに、重み付け係数2502が、重み付け計算モジュール2504によりアサインされる。重み付け係数2502は、色空間におけるそのピクセル位置に基づく。例として、1つの使われ得る方法は、低い重み付け係数を黒R=G=B=0もしくは白R=G=B=255に近いピクセルにアサインすることである。他の例として、一般的に、肌の色調は人間の知覚において重要な色と考えられるので、肌の色調と考えられるピクセルに、肌の色調でないピクセルに比べて比較的高い重み付け係数がアサインされ得る。重み付け係数2502は、各色の重み付け平均を計算する重み付け平均化モジュール2506により使用され、平均は、ブロックのピクセルにわたって取られる。例として、RMS平均が使用され得、もしくは算術平均および最大値の組み合わせが、より少ない計算の複雑度でRMSを近似するのに用いられ得る。重み付け平均の結果は、各ブロックの各色に対して1つの数値の中間ベース値2508として使用される。本発明の少なくとも一つの実施形態では、重み付け係数2502は1ビット数として選ばれ得る。0の重み付け係数は該ピクセルが平均に含まれないことを示し、1の重み付け係数は該ピクセルが平均に含まれることを示す。なお、図25に示される色重み付け平均2510は、BPS表現との関連に限られない色重み付け平均化器の例である。ピクセルの空間平均を色空間におけるピクセルの位置で決定される重み付け係数を持って計算する任意のシステムは、色重み付け平均化器である。そのようなシステムは、例えば、視覚性能の向上のための4:2:0YCrCb彩度サブサンプリング計算において用いられ、本発明の範囲に含められるべきである。実際の応用では、画像もしくは画像の一部は、写真/自然もしくはコンピュータ生成/合成のいずれかと考えられる。写真/自然画像では、あまりシャープではないエッジ、特に色の急峻な変化は非常に稀有である傾向がある。コンピュータ生成/合成画像、特に文字では、色および強度が急に変化し得る。これら2つのカテゴリーのうちの1つに含まれる画像の部分を検出する周知技術が存在し、この検出は、色重み付け平均化器を含むベースおよびシャープナー計算に影響を与えるのに使用され得る。図26は、図24の計算シャープナーモジュール2412をより詳細に示す。差分画像2602はまず、加算器2608を用いて、中間ベース値2604をブロック構成対象画像2606より減算することにより計算される。差分画像2602は、フル解像度および全ての色を有する。差分画像2602は、その後、あるピクセルを白に向けてもしくは黒に向けて駆動するために修正され得る。ブロック構成の対象画像2606は、白調整モジュール2610および黒調整モジュール2612で、どのピクセルが白に近いかもしくは黒に近いかを決定するのに、ならびに白に向けてもしくは黒に向けて駆動するために必要なシャープナー値を決定するのに解析される。修正はその後、最小モジュール2614および最大モジュール2616を用いて、所望のようにピクセルをより白に向けてもしくは黒に向けて駆動するシャープナーを生成するために、差分画像2602に適用される。最大モジュール2616の出力はD、修正された差分画像2618である。修正された差分画像2618を1つの色に合併させるために、重み付け平均化モジュール2620により各ピクセルに対し色にわたっての重み付け平均が計算される。この例では、W、重み付け係数2622は、輝度重み付けモジュール2624によりその色の相対的な輝度とブロック構成対象画像2606および中間ベース値2604の合計を生成する加算器モジュール2626の出力の積として計算される。赤に0.299、緑に0.587そして青に0.144を掛けてRGBをその輝度値に変換することが一般的であるが、しかしながら、これらの係数は、システムで用いられる原色の色ポイントに応じて、異なったように選ばれても良い。重み付け係数2622は、各ピクセルの色成分にわたって重み付け平均をとるのに使用される。重み付け平均化モジュール2620は、重み付け平均2636を与えるのに式SUMDxW/SUMWを使用し、合計は、色成分にわたってとられる。最後に、重み付け平均2636は、量子化モジュール2638により量子化され出力シャープナー2640を与える。量子化モジュール2638を2の累乗の量子化レベルの対数スケールで量子化するように設計することにより、重み付け平均化モジュール2620により使用される分割器は、必要な計算量を大幅に削減するのに量子化モジュール2638と組合され得る。図27は、図24の修正ベースモジュール2416のより詳細を示す。このシステムは、各ブロックの各色R、G、Bにつき1つの値を有する中間ベース2702を、図26に詳細が示される計算シャープナーモジュール2412により実行される量子化を補償するために、修正する。これは先に説明した相互訂正アーキテクチャの1つの例である。中間再構成2704は、中間ベース2702とデコードされたシャープナー2710を加え、その結果を0から255の範囲に制限する、再構成モジュール2708により計算される。デコードされたシャープナー2710は、4ビットの出力シャープナー2712をデコーダ2714に通すことにより表される9ビット値である。デコーダ2714は、量子化されたシャープナーをデコードし、9ビット数サインを含めてに戻す。デコードされたシャープナー値の例示的なセットは、表1に示される。中間再構成2704の平均およびブロック構成の対象画像2716の平均は、それぞれ平均化モジュール2718および2720で計算される。各ブロックにわたってとられた平均は、各色につき1つの平均である。平均2722および2724は、算術平均もしくはなんらかの他の形式の平均として計算され得る。出力ベース値2726はその後加算器2728により、中間ベース値2702プラス対象画像平均2724マイナス中間再構成平均2722として計算され、結果が0から255の範囲に制限される。中間再構成2704がブロック構成の対象画像2716に非常に近いか等しい場合、中間ベース2702はほとんど修正されないかもしくはまったくされない。当業者は、この実装を向上させる多くの方法を知っており、これら全てが本発明の範囲に含まれるべきである。最も基本的な形では、ここに開示された発明は、対象画像が1つは名目上高周波を構成し、他は名目上低周波を構成する、2つの成分に分割されることを規定する。これら2つの成分は、その後、異なった方法で圧縮される。これらの方法は、デシメートもしくはサブサンプリングの何らかの組み合わせ、輝度変換、量子化および他の知られた技術を含み得る。本発明はまた、相互訂正が高周波および低周波成分間に用いられることを可能にする。画像をBPS表現から再構成するのに必要とされる再構成システムが、これより説明される。そのようなシステムは、BPS再構成器と呼ばれ得、図面が図28に示される。BPS再構成器2802は、ベース画像2804およびシャープナー画像2806を取得し、再構成された画像2810を再構成する。再構成器2802は、低い計算の複雑度を有するように設計され得る。再構成器2802のより詳細を示すさらなる例が、以下に提供される。再構成された画像が2x2ブロックに分割される例について考える。なぜなら、これにより我々の再構成が各ブロックにつき独立に行われることが許容されるためである。図29は、1つの2x2ブロックに対し、再構成されたピクセル値2900が色ベース値2902およびシャープナー値2904よりどのように計算されるかの例を示す。再構成された画像の各ブロックは同様に生成されるので、1つの2x2ブロックのみが示されている。図29に見られるように、この例のシステムについて、ただ1つの赤ベース値2906、1つの緑ベース値2908、および1つの青ベース値2910が、各ブロックにつき格納される。4つのシャープナー値2904もまた、各ピクセルにつき1つずつ格納され、それぞれのシャープナー値2904は、全ての色にわたって共有される。シャープナー値2904は、メモリに格納される2進数であり、括弧内に示される。デコードされたシャープナー値2912は、この例では、格納されたシャープナー値2904から、表1にしたがって得られる。例えば、右下ピクセル2914は、2進で’b1100のシャープナー値を有し、これは、表1より、デコードされたシャープナー値の21を表す。2x2ブロックのピクセル当たり1つのシャープナー値が使用され、これは3色全てに適用される。デコードされたシャープナー値2912は、実効的にはある強度値を各ピクセルに加えたり減じたりする。1つの再構成されたピクセル色値を計算するために、デコードされたシャープナー値は、そのピクセル位置に対しその色の色ベース値に加算される。よって、例えば、右下のデコードされたシャープナー値2914の21を緑ベース値2916の191に加えれば、右下の緑の再構成された値2918として、212が得られる。なお、加算の結果が負の場合、右上の赤ピクセル2920でそうであるようにそのピクセルは0にクランプされ得る。データパスの更なる先でどのように扱われるかに応じて、ロジックを用いて0に実際に置き換えられ得るか、もしくは単に0であるように扱われる。同様に、左上の緑ピクセル2922の場合のように、255より大きい結果は、255で置き換えられるか、もしくはこれに続く動作で同等に扱われるべきである。この方法の1つの重要な特徴は、再構成されたピクセル値2900を格納された色ベース値2902およびシャープナー値2904から計算するのに必要とされる計算の複雑度が低いことである。この場合、たった1つの加算および0の積算が色当たりのピクセル当たり必要とされ、これは、彩度サブサンプリングを用いるYUV/YCbCrとは異なっている。この彩度サブサンプリングは、典型的には、各緑ピクセル値を再構成するのに少なくとも2つの積算および2つの加算を、ならびに各青もしくは赤ピクセル値を再構成するのに1つの積算と1つの加算を必要とする。再構成された画像の2x2ブロックへの分割は、本発明の基本的な要素ではない。必要な記憶容量の同等な削減は、これらの信号を補完するより進んだ技術を用いて、ブロック当たり1つの赤、1つの緑および1つの青値を格納することで達成し得る;例えば、一または二次元の有限インパルス応答FIRフィルタ技術を使用し得る。付加的な記憶容量削減技術が、必要な記憶容量をさらに削減するのに本発明と組み合わされて使用され得る。例えば、色ベース値は、周波数空間ベースのもしくはウェーブレットベースの圧縮技術または何らかの他の画像圧縮技術を用いて、さらに圧縮され得る。必要な記憶容量を削減するのに使用され得る1つの付加的な方法は、ビット共有化と呼ばれる。この方法は、データにわたって共有され得るあるビット位置を同定することを必要とする。例えば、赤ベース値の最下位ビットLSBは、緑ベース値のLSBと共有され得、さらに加えて青ベース値のLSBと共有され得る。この技術は、ほとんどの画像データに内在する共有情報をより活用しようと試みる。ビットは、ブロックのいくつかもしくは全てのシャープナー値にわたって共有され得る。ビット共有化が記憶容量をより削減するのにどのように用いられ得るかを考える。図29に見られるように、ブロックのデータを表現するために、BPS表現を用いてトータル40ビットが格納される。今、RGBベースデータのLSBにわたって、およびシャープナーデータのLSBにわたってビット共有化が使用されたと仮定する。この場合、LSBの値は、赤、緑および青について強制的に同一とされ、よって同一のメモリ位置に格納され得る。するとベース値は、赤について7ビット、緑について7、および青について7、加えて1つの共有のLSBなので22ビットのベース値となり、これは、ビット共有化を用いない場合の24と比較される。シャープナー値は各左上、右上、左下および右下値に3ビットを必要とし、加えて追加の共有ビット、すなわち13ビット16ではなくとなる。よって、トータルビット数は、ビット共有化無しの場合の40からこの例では35に削減される。より多くのビットが、必要な記憶容量をさらに削減するために、画像品質を犠牲にして共有され得る。対象画像をまず持つ必要なくBPS値を生成することが可能であることは、当業者に理解されるであろう。例えば、BPS値を直接生成し得る描画エンジンが存在し得る。ここで、BPS表現に変換された画を表示するのに使用されるシステムに注意を向ける。図30は、パルス幅変調ディスプレイで使用される駆動波形の例を示す。波形3002は削られていないパルスの例を示す。用語削られていないは、デコードされたシャープナー値が0であることを示す。このスキームは、右揃えの単一パルス3004を使用する。用語右揃えは、パルス3004の立ち下がり端3006がフィールド時間の最後に起こり、立ち上がり端3008の位置が所望のパルス幅を生成するために調整されることを意味する。幅T139のパルスを与える139のベース値を例とする。一般に、パルス幅T0、T1、T2、...T255はそれぞれ、ピクセル値0、1、2、...255に対応する。幅は任意に選択し得、通常、液晶の立ち上がりおよび立ち下がり曲線、ならびに照射の立ち上がりおよび立ち下がり曲線の効果などを考慮した場合、スクリーン上のピクセルの所望の強度が達成できるように、所望のあらゆるガンマ補正を含めて、選ばれる。時間T255は、値255はピクセルがフィールド全体に亘ってオンに保たれるべきことを示すので、フィールド時間である。波形3010では、ベース値はまだ139であるが、デコードされたシャープナー値はマイナス51である。139から51を引くと88であるので、対応するパルス幅はT88ピクセル強度88に対応する時間である。波形3012では、ベース値はまだ139であるが、シャープナー値はプラス65である。これは、139に65を加えるとピクセル強度204を与えるので、幅がT204ピクセル強度204に対応する時間のパルスとなる。図30に示された波形は、一般的に図1のRGB制御信号フォームの再構成された画像130により駆動される図1のMRRAMミラー/電極132上の信号を表す。図30に示された波形は、イコールベースの比較器を持つPPEを使用する上述のマッチベースの駆動システムがその後に続く、BPS再構成器よりなるシステムにより生成され得る。図31は、そのようなシステムで使用され得るPPEの部分の例を示す。比較出力3102は、ベース値3104およびシャープナー値3106、ならびに特定の比較ステージについてのマッチ値3108に基づいて決定される。この回路は、図30に示されたような駆動波形を生成するために設計されたPPEで用いられ得る。図31では、デコーダ3110は、シャープナー値3106に基づいてデコードされたシャープナー値3112を生成する。デコーダ3110はデコード機能を実装し、その例を表1に示す。次いで、加算器3114は、デコードされたシャープナー値3112をベース値3104に加え、再構成されたピクセル値3116を生成する。この例においては、加算器3114は制限加算器であり、可能な再構成されたピクセル値の範囲である0から255の範囲にその出力を制限する。再構成されたピクセル値3116は、現在の比較ステージのマッチ値3108と、駆動波形が図30に示されたように切り替えられるべきか決定するために、比較器3120を使用して比較される。前述のように、BPS表現はフィールド順次式ディスプレイに非常によく適合しており、パルス幅変調ディスプレイにも非常によく適合している。実際、再構成は、図31に示されるように、デコード動作もしくは数学的加算を明示的に実行する必要なく達成され得る。代わりに、包含された加算が起こる。基本的な考え方は、生成されるパルスのトータル幅がベース値およびデコードされたシャープナー値の合計に基づくように、パルスの1つの端は色ベース値により制御され、他端はシャープナー値により制御されるということである。包含された加算の概念を、図32に示された例を用いて説明する。この例では、右揃えのメインパルス3202が使用され、そしてこれはベース値により制御される。ベース値の増加に従い、メインパルス3202はフィールド時間の左方向に延びる。例示の139のベース値は波形3204を与え、その幅はT139である。ベース値はメインパルス3202の左立ち上がり端3206を制御する。波形3208に示されるように、デコードされたシャープナー値が負の場合、シャープナーはメインパルス3202の右立ち下がり端3210を制御する。この例に示されたように、デコードされた負の51のシャープナー値は、右端3210を左にT51シフトさせる、これによりT139-T51の幅のパルスとなる。なお、ベース値が51未満の場合、左端と右端とが互いにクロスし、パルスを完全に消滅させる。波形3212に示されるようにシャープナー値が正の場合、左揃えの二次パルス3214が導入される。用語左揃えは、パルスの立ち上がり端がフィールド時間の開始時に起こることを意味する。この場合、ベース値はそれでもメインパルス3202の立ち上がり端3206を制御するが、シャープナーはいまや二次パルス3214の立ち下がり端3216を制御する。立ち下がり端3216は、例として、フィールド時間の最後から時間T190に位置し得る。これはデコードされたシャープナー値が正の65であり、255-65は190となるからである。これはベース値が190以上の時、メインパルス3202および二次パルス3214が、フィールド時間全体を埋める1つの大きなパルスにマージすることを意味する。なお、1つのフィールドの終了は次のフィールドの始まりであるため、二次パルス3214は、第1のメインパルス3202の時間を回り込んだ継続として考えられ得る。この回り込み効果は、複数の色フィールドの例を示す図33で明らかにされる。なお、本発明の種々の実施形態は、図32に示された包含された加算方法、もしくは図30に示された計算された再構成方法、あるいは何らかの他の方法を使用し得る。例えば、負のシャープナーが波形3208に示されたようにパルスの右端をシフトすることにより実装され、正のシャープナーが波形3012を使用して実装され得る、ハイブリッドスキーム。異なった実施形態は、消費電力、必要なハードウェアゲート数、メモリ使用量もしくは達成可能な色フィールドレートに関して種々の利点を有し得る。図32に示された波形は、一般的に図1のBPS制御信号フォームの再構成された画像160により駆動される図1のMRRAMのミラー/電極162上の信号を表す。図33は、図29よりの例示のブロックの4つのピクセルのパルス波形の例示的なセットを示す。右下ピクセル波形3302に見られるように、特定の色フィールドの二次の左揃えパルス3304はまた、以前の色フィールドからのメインパルス3306の継続と考え得る。これにより、ベース値はパルスの一端を制御し、シャープナー値は他端を制御すると言うことができる。ベースおよびシャープナー値に依存して、右上ピクセル波形3310の赤フィールド3308の場合のように時々パルスは完全に消滅し得ること、また左上ピクセル波形3314の緑フィールド3312の場合のようにパルス間のギャップが消滅し得ることが理解される。左下ピクセル波形3316では、そのピクセルは、デコードされたシャープナー値が0であるので、各色は、幅が所望のベース値のみで決定されるパルスを有する。パルスの右端3318は固定され、左端3320は正しい色ベース値を生成するのに調整される。この例では、色ベース値は4つの異なったピクセルで共有される。よって4つの波形は共有される左端を有し、これは青フィールド3324の立ち上がり端3322を観察することにより見られる。右端3326はその後シャープナー値により制御され、これは全ての色で共有される。デコードされたシャープナー値が負でありベース値より大きな値を有する時は、右端は左端とクロスし得、パルスを完全に消滅させる。図33では、右上ピクセル波形3310の赤フィールド3308に起こっている。同様に、シャープナーが正の場合、左端が左にシフトされると、以前のパルスの右端をクロスする点を超えてシフトされ得、パルス間のスペースを完全に消滅させる。これは、図33の左上ピクセル波形3314の緑フィールド3312に見られる。あるパルスの端が消滅したとしても、消滅していなければパルス端はそこにあるので、全ての4つのピクセルが立ち上がり端を共有しているということができる。波形ベースの再構成システムのより良い理解のために、非常に単純化された例を以下に示す。表1の16のシャープナーの代わりに、この例では表2に示されるように、4つの可能なシャープナー値すなわち、2ビットシャープナーのみが使用される。また、ベース値の数は256から16のみの可能なベース値すなわち、4ビットベースに削減される。許容されるベース値は0から15、そして許容されるシャープナー値は表2に示される。0でない各ベース値につき1つの、15の可能な立ち上がりパルス端が存在し、そして各シャープナー値につき1つの、4つの可能な立ち下がり端が存在する。全ての可能なパルス端が図34に示されている。上向きの矢印で示される、可能な立ち上がり端、もしくはH書き込みhighwrites3402は、1がMRRAMに書き込まれ得る可能な時間を示し、全ての立ち上がりパルス端はこれらの時間のうちの1つで起こる。ベース値の1から15に対応してH書き込み3402はB1からB15とラベルされている。下向きの矢印で示された可能な立ち下がり端もしくはL書き込みlowwrites3404は、0がMRRAMに書き込まれ得る可能な時間を示す。L書き込み3404はS0からS3とラベルされ、シャープナー値の0から3に対応する。一般に、H書き込みもしくはL書き込みはベースもしくはシャープナーが対応する値に等しい時に起こる。よってベースが1の時、B1でのH書き込みが起こり、ベースが2ならB2にH書き込みが起こる、等々。シャープナーが0なら、S0にL書き込みが起こり、シャープナーが1なら、S1にL書き込みが起こる、等々。このルールにはいくつかの重要な例外があり、以下の幾つかの例で説明される。ベースおよびシャープナー値の全ての可能な組み合わせについての波形はH書き込み3402およびL書き込み3404のみを用いて形成され得る。波形3406は修正されていないもしくは削られていないベースパルスの例を示す。波形3406では、ベース値は8であり、シャープナー値は1で、表2によれば0のデコードされたシャープナー値を示す。ベース値が8であるため、立ち上がり端3408はB8のH書き込み3410に起こる。立ち下がり端3412はフィールド時間の最後、S1のL書き込みに生じる。ベース値が大きくなるに従い、波形3414に示されるように、パルスは左方向にフィールド時間全体を埋めるまで延び、その時点でベース値は15である。波形3416はベース値が0でデコードされたシャープナー値が正の場合の例を示す。この場合、ベース値は0のためメインパルスは存在せず二次パルスのみが存在する。なお、B15とラベルされたフィールド開始時におけるH書き込みは、ベース値は15に等しくないが二次パルスを形成するのにいまだに必要である。波形3418はメインパルスおよび二次パルスの両方が存在する例を示す。なお、この場合フィールド終了時のS1とラベルされたL書き込みがシャープナー値は1ではないが行われる。なお、フィールド開始時のH書き込みおよびフィールド終了時のL書き込みは特別な例であり適切に扱われる必要がある。ここで波形3418を波形3420と比較する。波形3418では、シャープナー値は2であり、二次パルスの立ち下がり端として用いられ働くL書き込みS2を引き起こす。シャープナー値が波形3420に示されるように3に増加すると、二次パルスは、メインパルスとマージしフィールド時間全体を埋める1つの大きなパルスを与えるポイントまで延びる。L書き込みは今やB5のH書き込みとクロスする。従って、所望のパルス形状を生成するために、S3のL書き込みは起こることを阻止されねばならないことが分かる。さもなければ、パルスの立ち下がり端が早く起こり過ぎる。一般に、ベース値とデコードされたシャープナー値を加算した数が15最大ベース値より大きい時、2つのパルスはマージし、通常シャープナーにより引き起こされるL書き込みは阻止される必要がある。ここで波形3424と波形3426を比較する。この例は負のデコードされたシャープナー値が存在する時に何が起こるかを示している。両波形とも、シャープナー値は0で、表2から、負の10.5の、デコードされたシャープナー値に対応する。波形3424では、ベース値は13で10.5より大きく、よってメインパルスはいまだに存在する。波形3426では、ベース値は7と小さくなり、これは10.5未満であり、よってメインパルスは完全に消滅する。この場合の所望の波形は、駆動信号がフィールド時間全体に亘ってLlowを保つことである。これを実現するために、B7のH書き込みは示されたように阻止されなければならない。一般に、デコードされたシャープナー値が負で、ベース値が大きさにおいてシャープナー値より小さい場合、H書き込みとL書き込みがお互いにクロスし、よって正しい波形形状を保つためにH書き込みは阻止されねばならない。本発明の少なくとも一つの実施形態において、図32、図33および図34に示された波形は、マッチインストラクションのシーケンスを実行することにより生成され得る。これらのPEモジュールにより解釈されるマッチインストラクションは、MRRAMへの1もしくは0の書き込みに働く。2つのマッチ値が用いられる;1つはベースのためそして1つがシャープナーのためである。以下の形のマッチインストラクションのみを用いて必要なパルス形状を生成することが可能である:時間時間にH/LhighlowをMRRAMに書き込む、ifベース比較オペレータ値および/またはシャープナー比較オペレータ値。括弧は、プログラマブルであるマッチインストラクションの要素を示す。例えば、有効なマッチインストラクションは:時間4.7にHをMRRAMに書き込む、ifベース=5およびシャープナー<3。インストラクションで与えられる時間は、フィールドの開始、以前の動作、または何らかの他の時間もしくは事象に相対的なものであって良い。これらのインストラクションは、所望の幅の駆動パルスを所望したように与えるよう既定の時間に実行される。表3に与えられたインストラクションのセットは、この単純化した例の所望のパルス形状を実現する。このインストラクションのセットは、MRRAMは初期に0にセットされ、最終のMRRAMの値もまた0であることを仮定している。フィールド間の境界では、回り込み効果により、MRRAMは0にセットされる必要はないかも知れないこと、さらに表3のインストラクションのセットはこれを達成するために修正され得ることを、当業者は理解するであろう。時間B15、B14、S2、等は、図34に示される可能なパルス端の時間における位置を示す。表3に与えられたインストラクションは所望の波形を生成する1つの可能なインストラクションのセットを示し、これらのインストラクションのいくつかもしくは全てが最終の所望の波形形状を変化させないように修正され得ることが理解されるであろう。表3に示されたマッチインストラクションのシーケンスもしくは一般的にあらゆるマッチインストラクションのシーケンスは、図4の例示的なPCC、すなわち、PCC402、のようなピクセルコード制御のシーケンスとして実装される。図35は、表3に与えられたインストラクションのセットを用いたこの単純化した例のベース値3506およびシャープナー値3508の全ての可能な組み合わせを示す、波形3502のマトリックスを示す。なお、図35において、シャープナー=3とラベルされた列3510は、量子化されたシャープナー値が3に等しいことをいい、表2によれば、デコードされたシャープナー値が正の13.5であることに対応する。点線3512は、図34に描かれたように可能なパルス端の位置B15、B14、...S1を示している。この例では、いくつかの不必要なH書き込み3514が表3に与えられたインストラクションのセットにより生成されるが、しかしながら、全ての場合において駆動信号はすでにHであるので、これらはパルス波形には影響しない。メモリが次のフィールドのデータのロードを開始するため開放することを許容するため、PMSKが以前説明したように使用され得る。しかしながら、この場合、2つの比較が存在し、よって2つのマスク値が使用され、第1のPMSKがベース比較に適用され、第2のPMSKがシャープナー比較に適用される。また、パネル上の記憶のさらなる開放をサポートするため、マッチ比較の結果は、ERAMに格納されたデータを修正するのに用いられ得る。例えば、マッチが生じた場合、マスクされていないERAMデータは全て0値に置き換えられ得る。これは、MSBのマスキングにより導入された冗長な書き込みの発生を除外する。マスクされた比較の使用およびERAM再書き込みを組み合わせることで、先に説明したようにベース値のためにメモリを解放することが可能である。これにより、現在の色フィールドの間に、次の色フィールドのためのほとんど全てのベースビット平面をあらかじめロードすることを可能となる。フィールドブランキングは次に、非常に短くし得る、あるいは完全に取り除き得る。非常に短いフィールドブランキングは、輝度の向上のためのより長い光オン時間を可能にし、より高いフィールドレートを可能にすることを含め、いくつかの理由で有用である。本発明の少なくとも一つの実施形態において、ビットは、フィールドの始めにマスクされ得る。これは、すべてのビットが取り込まれる前にフィールドが開始することを可能にするために行われる。例えば、LSBがまだロード中に、マスク値00000001が最初の数カウントに用いられ得る。LSBのロードが完了すると、マスク値は全てのビットが使用されるように00000000に切り替えられ得る。この技術は、フィールド間の非常に短いもしくは0のブランキング時間を可能にする。当業者に理解されるように、以前説明したハードウェアは、一連のマッチステージに基づくあらゆる任意の波形を感じることが完全に可能である。1つのパルスが図面に示されているが、使用されるマッチインストラクションに依存して、1より多くのパルスを生成することもまた可能である。本発明の少なくとも一つの実施形態において、ディスプレイは、通常の赤、緑および青の色フィールドに追加して、白、黄、マゼンタ、シアンおよび琥珀のような色フィールドをR、GおよびB以外の多原色と呼ばれる色を用いて示し得る。そのような場合においては、R、GもしくはBの色信号になされるあらゆる処理、またはR、GおよびBの色信号を混合する処理は、いかなる多原色の追加の色データに対しても、追加の色を第4の原色、もしくは第5の原色もしくは第6の原色、等々と取り扱うことで、同様の方法で行われ得ることが、理解されるべきである。本発明の少なくとも一つの実施形態において、ロックインジケータを使用された色の少なくとも1つに使用することは、表示された画像の視覚品質の向上のために望ましい。このロックインジケータは、シャープナー値がその特定の色に適用されるかどうかを示す。例えば、赤ロックインジケータが真1にセットされた場合、赤の表示された値はロックされる、すなわちシャープナー項は全て0と扱われることを意味する。その場合、シャープナー値ではなく、赤ベース値のみがそのブロックの赤ピクセル値を再構成するのに用いられる。本発明の少なくとも一つの実施形態において、色ベース値のビットのうちの1つが、ロックインジケータとして使用され得る。特定の色がロックされた場合、これは、シャープナー値は所与のピクセルのブロックのその色に適用されないことを意味する。例えば、色ベース値のLSBが色ロックインジケータとして用いられた場合、赤ベースの奇数値は、例えば、シャープナーがそのブロックの赤に適用されないことを意味し、一方偶数値は、シャープナーが赤に適用されることを意味する。ベース値の1ビットが色ロックインジケータとして使用される代わりに、ある複数ビットの組み合わせが使用され得ることは、当業者は理解し得るであろう。どのビットを使用するか、およびそれらをどのように使用するかの異なった選択は、お互いに対して種々の相対的な利点を有し得る。図36は、色ベース値3604のLSB3602が色ロックインジケータである例を示している。図36に示された例において、シャープナーは、緑ベース値3604のLSB3602が1であるため、緑チャネル3606には適用されない。赤ベース値3610のLSB3608は0であり、赤チャネル3612はロックされていない状態を保ち、シャープナー値3614は、赤チャネル3612における再構成された赤ピクセル値3616を与えるため、赤ベース値3610に加算される。この色ロックインジケータの使用は、対象画像により良くマッチさせるための追加の自由度を与える。図36にさらに示されているのは、青ベース値3622および青チャネル3624である。特に明記しない限り、本発明の種々のディジタル成分は、ハードウェアおよび/またはソフトウェアを含み得る。本出願で引用される全ての文書、特許、ジャーナル記事および他の資料は、ここに参照として援用される。本発明の多くの実施形態を詳細に説明したことにより、添付の請求範囲において定められる発明の範囲を逸脱しない範囲で、修正変更が可能であることは明白である。さらに、本開示における全ての例は、発明の多くの実施形態を説明しているが、制限されない例として提供されており、よって種々の局面を説明されたように制限すると捉えられるべきでないことが理解されるべきである。本発明は、特定の実施形態に関して開示されてきたが、説明された実施形態に対する数多くの修正、変更、変化が、添付の請求の範囲で定義される本発明の精神および範囲から逸脱することなく可能である。よって、本発明は説明された実施形態に制限されず、それは、以下の請求の範囲の言語およびその等価物により定義される全範囲を有することが意図されている。"