"基板上に形成された複数層の犠牲絶縁層及び複数層の第1絶縁層の積層構造を貫通するチャネルホールを形成する段階と、前記チャネルホールの側壁に犠牲スペーサを形成する段階と、前記犠牲スペーサと接触するチャネル層を形成する段階と、前記チャネル層の側壁が露出されるように、前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階と、前記チャネル層の側壁上に、ゲート導電層を形成する段階と、を含む不揮発性メモリ素子の製造方法。前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階と、前記ゲート導電層を形成する段階との間に、前記チャネル層上にゲート絶縁層を形成する段階をさらに含むことを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。前記ゲート絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることを特徴とする請求項2に記載の不揮発性メモリ素子の製造方法。前記犠牲スペーサを形成する段階と、前記チャネル層を形成する段階との間に、前記犠牲スペーサ上に、ゲート絶縁層を形成する段階をさらに含むことを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階と、前記ゲート導電層を形成する段階との間に、前記チャネル層上に、ゲート分離絶縁層を形成する段階をさらに含むことを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。前記ゲート分離絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることを特徴とする請求項5に記載の不揮発性メモリ素子の製造方法。前記ゲート導電層の一端は、ドッグボーン状を有することを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。前記第1絶縁層と前記チャネル層との間に、エアギャップが形成されたことを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。前記第1絶縁層は、前記チャネル層から離隔されることを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。前記チャネル層を形成する段階と、前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階との間に、前記チャネル層上に、第2絶縁層を形成する段階をさらに含むことを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。前記チャネルホールを形成する段階及び前記犠牲スペーサを形成する段階は、基板上に、複数層の下部犠牲絶縁層及び複数層の下部絶縁層を交互に積層する段階と、前記下部犠牲絶縁層及び前記下部絶縁層をエッチングし、下部チャネルホールを形成する段階と、前記下部チャネルホールの側壁に、下部犠牲スペーサを形成する段階と、前記下部チャネルホールを充填する閉鎖絶縁層を形成する段階と、前記閉鎖絶縁層上に、複数層の上部犠牲絶縁層及び複数層の上部絶縁層を交互に積層する段階と、前記上部犠牲絶縁層及び前記上部絶縁層をエッチングし、上部チャネルホールを形成する段階と、前記上部チャネルホールの側壁に、上部犠牲スペーサを形成する段階と、を含むことを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。基板上に複数層の犠牲絶縁層及び複数層の第1絶縁層を交互に積層する段階と、前記犠牲絶縁層及び前記第1絶縁層をエッチングし、チャネルホールを形成する段階と、前記チャネルホールの側壁に犠牲スペーサを形成する段階と、前記犠牲スペーサと接触するチャネル層を形成する段階と、前記犠牲絶縁層及び前記第1絶縁層をエッチングし、ワードラインリセスを形成する段階と、前記チャネル層の側壁が露出されるように、前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階と、前記チャネル層の側壁上に、ゲート絶縁層を形成する段階と、前記ゲート絶縁層上に、ゲート導電層を形成する段階と、を含む不揮発性メモリ素子の製造方法。前記チャネル層を形成する段階と、前記ワードラインリセスを形成する段階との間に、前記犠牲絶縁層及び前記第1絶縁層をエッチングし、ダミーホールを形成する段階と、前記ダミーホールを充填する支持用絶縁層を形成する段階と、をさらに含むことを特徴とする請求項12に記載の不揮発性メモリ素子の製造方法。前記チャネル層は、ジグザグに配されることを特徴とする請求項12に記載の不揮発性メモリ素子の製造方法。前記支持用絶縁層は、前記チャネル層と前記分離用絶縁層との間の空間に、逆ジグザグに配されることを特徴とする請求項14に記載の不揮発性メモリ素子の製造方法。前記チャネル層を形成する段階後に、前記チャネル層上に、第2絶縁層を形成する段階をさらに含むことを特徴とする請求項12に記載の不揮発性メモリ素子の製造方法。前記第2絶縁層を形成する段階は、前記チャネル層の上部側壁が露出されるように、前記犠牲スペーサの上部一部をエッチングする段階と、前記チャネル層の上面、及び前記チャネル層の上部側壁と接触する第2絶縁層を形成する段階と、を含むことを特徴とする請求項16に記載の不揮発性メモリ素子の製造方法。基板と、前記基板から突設されるチャネル層と、前記チャネル層を覆い包み、ドッグボーン状を有する一端を有したゲート導電層と、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層と、前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第1絶縁層と、を含む不揮発性メモリ素子。前記ゲート絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることを特徴とする請求項18に記載の不揮発性メモリ素子。前記ゲート絶縁層と前記チャネル層との間に形成されたゲート分離絶縁層をさらに含み、前記ゲート分離絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることを特徴とする請求項18に記載の不揮発性メモリ素子。本発明が解決しようとする技術的課題は、チャネル層のストライエーション現象が改善された不揮発性メモリ素子及びその製造方法を提供することである。本発明の一様態による不揮発性メモリ素子が提供される。前記不揮発性メモリ素子は、基板、前記基板から突設されるチャネル層、前記チャネル層を取り囲むゲート導電層、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層、及び前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第1絶縁層を含み、前記ゲート絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることができる。前記不揮発性メモリ素子の一例によれば、前記チャネル層の上部と直接接触する第2絶縁層をさらに含む。この場合、前記第2絶縁層は、前記第1絶縁層と前記チャネル層との間の領域に介在されることも可能である。前記不揮発性メモリ素子の他の例によれば、前記基板と垂直な方向に、前記第1絶縁層の厚みは、前記第2絶縁層の厚みよりさらに厚い。前記不揮発性メモリ素子の他の例によれば、前記第2絶縁層は、前記チャネル層を取り囲むことができる。前記不揮発性メモリ素子の他の例によれば、前記不揮発性メモリ素子は、前記基板から突設される分離用絶縁層、及び前記基板から突設され、前記チャネル層と前記分離用絶縁層との間に位置する支持用絶縁層をさらに含む。前記不揮発性メモリ素子の他の例によれば、前記ゲート絶縁層は、前記第1絶縁層と前記チャネル層との間にさらに形成されうる。前記不揮発性メモリ素子の他の例によれば、前記不揮発性メモリ素子は、前記第1絶縁層と前記チャネル層との間に位置するエアギャップをさらに含む。前記不揮発性メモリ素子の他の例によれば、前記ゲート絶縁層は、前記チャネル層の側壁上に、順次積層されるトンネリング絶縁層、電荷保存層及びブロッキング絶縁層を含む。前記不揮発性メモリ素子の他の例によれば、前記チャネル層は、ピラー状pillar-typeチャネル層でありうる。一方、前記チャネル層は、中空型macaroni-typeチャネル層であり、その場合、前記不揮発性メモリ素子は、前記中空型チャネル層内部を充填する絶縁層をさらに含む。前記不揮発性メモリ素子の他の例によれば、前記チャネル層は、基板の方向にテーパード型のtapered下部チャネル層、及び前記下部チャネル層の方向にテーパード型の上部チャネル層を含む。さらに前記下部チャネル層及び前記上部チャネル層は、連続して連結された一体singlebodyでもある。本発明の他の様態による不揮発性メモリ素子が提供される。前記不揮発性メモリ素子は、基板、前記基板から突設されるチャネル層、前記チャネル層を取り囲むゲート導電層、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層、前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第1絶縁層、前記基板から突設され、前記複数層の第1絶縁層と互いに連結された分離用絶縁層、及び前記基板から突設され、前記チャネル層と前記分離用絶縁層との間に位置する支持用絶縁層をさらに含む。前記不揮発性メモリ素子の一例によれば、前記ゲート絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることができる。前記不揮発性メモリ素子の他の例によれば、前記ゲート絶縁層と前記チャネル層との間に形成されたゲート分離絶縁層をさらに含み、前記ゲート分離絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることができる。前記不揮発性メモリ素子の他の例によれば、前記分離用絶縁層は、前記チャネル層と前記支持用絶縁層との間に位置する。前記不揮発性メモリ素子の他の例によれば、平面視で前記チャネル層は、ジグザグに配されうる。この場合、平面視で前記支持用絶縁層は、前記チャネル層と前記分離用絶縁層との間の空間に逆ジグザグに配されうる。本発明の一様態によるメモリモジュールが提供される。前記メモリモジュールは、不揮発性メモリ素子を含み、前記不揮発性メモリ素子は、基板、前記基板から突設されるチャネル層、前記チャネル層を取り囲むゲート導電層、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層、及び前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第1絶縁層を含み、前記ゲート絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることができる。本発明の一様態によるシステムが提供される。前記システムは、外部にデータを伝送したり、外部からデータを伝送されるシステムである。前記システムは、不揮発性メモリ素子を含み、前記データを保存するように構成されたメモリコンポーネント、前記データを入力または出力するように構成された入出力装置、及び前記メモリコンポーネントと前記入出力装置とを制御するように構成されたコントローラを含む。また、前記不揮発性メモリ素子は、基板、前記基板から突設されるチャネル層、前記チャネル層を取り囲むゲート導電層、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層、及び前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第1絶縁層を含み、前記ゲート絶縁層は、前記ゲート導電層と前記第1絶縁層との間に延びることができる。前記システムの一例によれば、前記システムは、PDApersonaldigitalassistant、携帯用コンピュータportablecomputer、ウェブタブレットwebtablet、無線電話wirelessphone、モバイルホンmobilephone、デジタルミュージックプレーヤdigitalmusicplayer、メモリカードmemorycard、ナビゲーションnavigation、携帯用マルチメディア再生機PMP:portablemultimediaplayer、固状ディスクSSD:solidstatediskまたは家電製品householdappliancesでありうる。本発明の一様態による不揮発性メモリ素子の製造方法が提供される。前記不揮発性メモリ素子の製造方法は、基板上に複数個の犠牲絶縁層及び複数層の第1絶縁層を交互に積層する段階、前記犠牲絶縁層及び前記第1絶縁層をエッチングし、複数個のチャネルホール聞く形成する段階、前記チャネルホールそれぞれの側壁に犠牲スペーサを形成する段階、前記犠牲スペーサと接触するチャネル層を形成する段階、前記犠牲絶縁層及び前記第1絶縁層をエッチングし、複数個のワードラインリセスを形成する段階、前記チャネル層の側壁が露出されるように、前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階、前記チャネル層の側壁上に、ゲート絶縁層を形成する段階、及び前記ゲート絶縁層上にゲート導電層を形成する段階を含む。前記不揮発性メモリ素子の製造方法の一例によれば、前記不揮発性メモリ素子の製造方法は、前記チャネル層を形成する段階と、前記ワードラインリセスを形成する段階との間に、前記犠牲絶縁層及び前記第1絶縁層をエッチングし、ダミーホールを形成する段階、及び前記ダミーホールを充填する支持用絶縁層を形成する段階をさらに含む。前記不揮発性メモリ素子の製造方法の他の例によれば、前記不揮発性メモリ素子の製造方法は、前記チャネル層を形成する段階後に、前記チャネル層上に第2絶縁層を形成する段階をさらに含む。前記不揮発性メモリ素子の製造方法の他の例によれば、前記第2絶縁層を形成する段階は、前記チャネル層の上部側壁が露出されるように、前記犠牲スペーサの上部一部をエッチングする段階、及び前記チャネル層の上面、及び前記チャネル層の上部側壁と接触する第2絶縁層を形成する段階を含む。本発明の他の様態による不揮発性メモリ素子が提供される。前記不揮発性メモリ素子は、基板、前記基板上に積層された下部ゲート導電層、前記下部ゲート導電層上に積層された上部ゲート導電層、前記下部ゲート導電層及び上部ゲート導電層を貫通するチャネル層、前記下部ゲート導電層及び上部ゲート導電層と前記チャネル層との間に介在されるゲート絶縁層、及び前記下部ゲート導電層と前記上部ゲート導電層との間に形成されたマスク層を含む。前記不揮発性メモリ素子の一例によれば、前記マスク層は、シリコンSiまたはシリコンゲルマニウムSiGeを含む。前記不揮発性メモリ素子の他の例によれば、前記不揮発性メモリ素子は、前記基板のすぐ上に、停止層stoppinglayerをさらに含む。この場合、前記停止層は、酸化アルミニウムAl2O3、窒化タンタルTaN、または炭化ケイ素SiCを含む。前記不揮発性メモリ素子の他の例によれば、前記チャネル層は、基板の方向にテーパード型の下部チャネル層、及び前記下部チャネル層の方向にテーパード型の上部チャネル層を含む。この場合、前記下部チャネル層及び前記上部チャネル層は、連続して連結された一体singlebodyでありうる。本発明の他の様態による不揮発性メモリ素子の製造方法が提供される。前記不揮発性メモリ素子の製造方法は、基板上に複数個の下部犠牲絶縁層及び複数個の下部絶縁層を交互に積層する段階、前記下部犠牲絶縁層及び前記下部絶縁層をエッチングし、少なくとも1つの下部チャネルホールを形成する段階、前記下部チャネルホールを閉鎖closingする段階、前記下部チャネルホール上に、複数層の上部犠牲絶縁層及び複数層の上部絶縁層を交互に積層する段階、前記上部犠牲絶縁層及び前記上部絶縁層をエッチングし、少なくとも1つの下部チャネルホール及び上部チャネルホールを形成する段階、前記下部チャネルホールを貫通openingする段階、及び前記下部チャネルホール及び前記上部チャネルホールをそれぞれ充填する下部チャネル層及び上部チャネル層を同時に形成する段階を含む。前記不揮発性メモリ素子の製造方法の一例によれば、前記下部チャネルホールを閉鎖する段階は、前記下部チャネルホールを充填する閉鎖絶縁層を形成する段階を含む。前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを閉鎖する段階は、前記下部チャネルホールを充填する前記閉鎖絶縁層を形成する段階前に、前記下部チャネルホールの側壁上に、犠牲スペーサを形成する段階をさらに含む。この場合、前記下部チャネルホールを貫通する段階は、前記下部チャネルホールに充填された前記絶縁層をエッチングし、前記基板を露出させる段階を含む。前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを閉鎖する段階は、前記下部チャネルホールの上部側壁に形成されたマスク層masklayerの選択的成長selectivegrowth工程を利用し、前記下部チャネルホールを閉鎖する段階を含む。前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを閉鎖する段階により、前記マスク層と前記基板との間にエアギャップairgapが形成されうる。前記不揮発性メモリ素子の製造方法の他の例によれば、前記マスク層は、シリコンSiまたはシリコンゲルマニウムSiGeを含み、前記下部チャネルホールは、前記マスク層の選択的エピタキシャル成長selectiveepitaxialgrowth工程を利用して閉鎖されうる。前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを閉鎖する段階は、前記マスク層を酸化oxidationさせる段階をさらに含む。前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを貫通する段階は、前記マスク層をエッチングし、前記基板を露出させる段階を含む。前記不揮発性メモリ素子の製造方法の他の例によれば、前記不揮発性メモリ素子は、前記基板のすぐ上に、停止層をさらに含み、前記停止層は、前記選択的エピタキシャル成長工程の間、前記基板が成長されることを防止するように構成されうる。本発明の実施形態による不揮発性メモリ素子及びその製造方法は、犠牲層内にチャネル層が形成されるので、二重膜を利用した工程によって形成されたチャネル層のストライエーション現象を防止することができる。また、本発明の実施形態による不揮発性メモリ素子及びその製造方法は、中空型でないピラーpillarタイプのチャネル層が形成されるので、ワードライン内で、コントロールゲートとフローティングゲートとのカップリング比couplingratioが上昇し、従ってプログラム/消去program/erase特性が改善されうる。さらに、本発明の実施形態による不揮発性メモリ素子及びその製造方法は、複数層のチャネル層を積層することにより、メモリ素子の高い集積度を達成することができる。また、一体化したチャネル層が形成されるので、メモリセル間の電気的特性が改善されうる。以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。本発明の実施形態は、当技術分野における当業者に、本発明についてさらに完全に説明するために提供されるものであり、以下の実施形態は、さまざまな他の形態に変形され、本発明の範囲が、以下の実施形態に限定されるものではない。むしろこれら実施形態は、本開示をさらに正確かつ完全なものにし、当業者に、本発明の思想を完全に伝達するために提供されるものである。本明細書で使われた用語は、特定の実施形態を説明するために使われ、本発明を制限するためのものでない。本明細書で使われているように、単数形態は、文脈上それ以外の場合を明確に指すものでなければ、複数の形態を含む。また、本明細書で使われる場合、含むcomprise及び/または含むところのcomprisingは、言及した形状、数字、段階、動作、部材、要素及び/またはそれらグループの存在を特定するものであり、一つ以上の異なる形状、数字、動作、部材、要素及び/またはグループの存在または付加を排除するものではない。本明細書で使われているように、用語及び/またはは、当該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組み合わせを含む。本明細書で、第1、第2のような用語が、多様な部材、領域及び/または部位を説明するために使われるが、それら部材、部品、領域、層及び/または部位は、それら用語によって限定されるものではないことは自明である。それら用語は、特定の順序や上下関係または優劣の意味するものではなく、1つの部材、領域または部位を、他の部材、領域または部位と区別するためにのみ使われる。従って、以下で説明する第1部材、第1領域または第1部位は、本発明の技術的思想から外れることなしに、第2部材、第2領域または第2部位を指すことができる。以下、本発明の実施形態は、本発明の理想的な実施形態を概略的に図示する図面を参照しつつ説明する。図面において、例えば、製造技術及び/または公差によって、図示された形状の変形が予想されうる。従って、本発明の実施形態は、本明細書に図示された領域の特定の形状に制限されるものであると解釈されることがあってはならず、例えば、製造上もたらされた形状の変化を含むものである。図1は、本発明の技術的思想による一実施形態による不揮発性メモリ素子を概略的に示した平面図である。図2は、図1のA-A’による断面図であり、図3は、図1のB-B’による断面図である。図1ないし図3を参照すれば、不揮発性メモリ素子は、基板50、チャネル層110、支持用絶縁層120、ゲート導電層130、ゲート絶縁層140、エアギャップ150、分離用絶縁層200、第1絶縁層160、第2絶縁層170及びビットライン導電層180を含む。図1を参照すれば、チャネル層110は、ジグザグに配されうる。また、ジグザグに配されたチャネル層110は、支持用絶縁層120を取り囲むことができる。さらに具体的には、チャネル層110及び支持用絶縁層120は、分離用絶縁層200間に配され、分離用絶縁層200間のチャネル層110は、ジグザグに配されうる。支持用絶縁層120は、ジグザグに配されたチャネル層110と、分離用絶縁層200との間の空き空間に配されうる。すなわち、支持用絶縁層120それぞれは、分離用絶縁層200とチャネル層110とによって取り囲まれ、従って、分離用絶縁層200間の支持用絶縁層120は、逆ジグザグに配されうる。図2及び図3を参照すれば、基板50は、半導体物質、例えば、IV族半導体、III-V族化合物半導体、またはII-VI族酸化物半導体を含む。例えば、IV族半導体は、シリコン、ゲルマニウムまたはシリコン-ゲルマニウムを含む。基板50は、バルクウェーハ、エピタキシャル層、シリコン-オン-絶縁体SOI:silicon-on-insulator層、及び/または半導体-オン-絶縁体SEOI:semiconductor-on-insulator層などを含む。チャネル層110は、基板50から垂直な方向に突設されうる。例えば、チャネル層110は、多結晶構造または単結晶構造のエピタキシャル層から形成されうる。また、チャネル層110は、シリコン物質、またはシリコン-ゲルマニウム物質を含む。たとえ図面において、チャネル層110がピラー状pillar-typeチャネル層によって図示されているとしても、本発明は、これに限定されるものでない。すなわち、チャネル層110は、中空型macaroni-typeチャネル層でもあり、その場合、不揮発性メモリ素子は、前記中空型チャネル層内部を充填するピラー絶縁層図示せずをさらに含む。前記中空型チャネル層の構造については、図75で後述する。ゲート導電層130は、チャネル層110の側面に積層されうる。さらに具体的には、第1絶縁層160とゲート導電層130は、チャネル層110の側面に交互に積層され、チャネルを取り囲む構造でありうる。ゲート導電層130は、ポリシリコンpolysilicon、アルミニウムAl、ルテニウムRu、窒化タンタルTaN、窒化チタンTiN、タングステンW、窒化タングステンWN、窒化ハフニウムHfN及びタングステンシリサイドWSiからなる群から選択されるいずれか一つ、またはそれらの組み合わせを含む。第1絶縁層160は、チャネル層110と離隔され、ゲート導電層130の上下に位置する。さらに具体的には、第1絶縁層160は、ゲート導電層130間、及びゲート導電層130上に位置する。また、第1絶縁層160のうち、最上位の第1絶縁層160の厚みは、残りの第1絶縁層の厚みよりさらに厚い。さらに、第1絶縁層160のうち、最下位の第1絶縁層160の厚みは、残りの第1絶縁層の厚みよりさらに厚い。第2絶縁層170は、チャネル層110の上部と直接接触することができる。さらに具体的には、第2絶縁層170は、第1絶縁層160とチャネル層110との間の領域に直接介在されうる。例えば、第2絶縁層170は、第1絶縁層160のうち最上位の第1絶縁層160とチャネル層110との間に位置する。また、第2絶縁層170は、ゲート絶縁層140とビットライン導電層180との間に位置する。第1絶縁層160と第2絶縁層170は、実質的に同じエッチング選択比を有する。第1絶縁層160の厚みは、第2絶縁層170の厚みよりさらに厚い。さらに具体的には、基板50と直交する方向に、第2絶縁層170の厚みは、第1絶縁層160の厚みよりさらに薄い。また、図1でのように、平面図で第2絶縁層170を見る場合、第2絶縁層170は、チャネル層110を取り囲むリングring構造でありうる。ゲート絶縁層140は、ゲート導電層130とチャネル層110との間に位置する。さらに具体的には、ゲート絶縁層140のそれぞれは、ゲート導電層130を取り囲む形態に形成されうる。従って、ゲート絶縁層140のそれぞれは、ゲート導電層130と第1絶縁層160との間、及びゲート導電層130とチャネル層110との間に位置する。また、ゲート絶縁層140は、チャネル層110の側面を取り囲むように形成されうる。ゲート絶縁層140は、チャネル層110の側面に積層される複数個のゲート絶縁層142,144,146を含む。例えば、ゲート絶縁層140は、チャネル層110から、トンネリング絶縁層142、電荷保存層144、ブロッキング絶縁層146が順に積層された構造でありうる。トンネリング絶縁層142、電荷保存層144及びブロッキング絶縁層146は、ストレージ媒体を構成する。トンネリング絶縁層142、電荷保存層144及びブロッキング絶縁層146は、それぞれシリコン酸化層SiO2、シリコン酸窒化層SiON、シリコン窒化層Si3N4、アルミニウム酸化層Al2O3、アルミニウム窒化層AlN、ハフニウム酸化層HfO2、ハフニウムシリコン酸化層HfSiO、ハフニウムシリコン酸窒化層HfSiON、ハフニウム酸窒化層HfON、ハフニウムアルミニウム酸化層HfAlO、ジルコニウム酸化層ZrO2、タンタル酸化層Ta2O3、ハフニウムタンタル酸化層HfTaxOy、ランタン酸化層LaO、ランタンアルミニウム酸化層LaAlO、ランタンハフニウム酸化層LaHfO及びハフニウムアルミニウム酸化層HfAlOからなる群から選択されるいずれか一つ、またはそれらの組み合わせを含む。例えば、前記トンネリング絶縁層142は、シリコン酸化層を含み、前記電荷保存層144は、シリコン窒化層を含み、前記ブロッキング絶縁層146は、金属酸化層を含む。基板50と垂直な方向に、エアギャップ150は、複数層のゲート導電層130の間、またはゲート導電層130のうち、最上位のゲート導電層130と第2絶縁層170との間に位置する。不揮発性メモリ素子の製造工程時に、ステップカバレッジstepcoverageが良好ではないゲート絶縁層140を蒸着させることによって、かようなエアギャップ150が形成されうる。基板50と平行した方向において、エアギャップ150は、第1絶縁層160とチャネル層110との間に位置する。また、エアギャップ150並びにチャネル層110、及び/またはエアギャップ150並びに第1絶縁層160間にゲート絶縁層140が形成されうる。分離用絶縁層200は、チャネル層110間に位置し、基板50と垂直な方向に突設されうる。分離用絶縁層200は、第1絶縁層160と連結されうる。ビットライン導電層180は、チャネル層110上に形成され、基板50と平行した方向に延長されうる。ビットライン導電層180は、第1絶縁層160、第2絶縁層170及び分離用絶縁層200と接触することができる。支持用絶縁層120は、チャネル層110と分離用絶縁層200との間に位置し、基板50と垂直な方向に突設されうる。支持用絶縁層120は、第1絶縁層160と連結されうる。さらに具体的には、支持用絶縁層120と分離用絶縁層200との間には、第1絶縁層160のみが介在されうる。ビットライン導電層180は、第1絶縁層160、第2絶縁層170、分離用絶縁層200及び支持用絶縁層120と接触する。支持用絶縁層120と第1絶縁層160は、実質的に同じエッチング選択比を有する。図4は、本発明の技術的思想による他の実施形態による不揮発性メモリ素子を概略的に示した断面図である。この実施形態による不揮発性メモリ素子は、前述の図2の不揮発性メモリ素子を一部変形したものである。以下、重複する説明は省略する。図4を参照すれば、ゲート絶縁層140は、第2絶縁層170と基板50との間で、基板50と垂直な方向に延長されうる。従って、ゲート絶縁層140は、ゲート導電体130とチャネル層110との間だけではなく、第1絶縁層160とチャネル層110との間にも形成されうる。さらに具体的には、ゲート絶縁層140は、チャネル層110を取り囲むリングring構造に形成されうる。不揮発性メモリ素子は、ゲート導電層130を取り囲むゲート分離絶縁層145をさらに含む。ゲート分離絶縁層145は、ゲート導電層130とチャネル層110との間に形成されうる。また、ゲート分離絶縁層145は、ゲート導電層130と第1絶縁層160との間に延びて形成されうる。ゲート分離絶縁層145は、酸化アルミニウムAl2O3または窒化チタンTiNを含む。選択的には、ゲート絶縁層140とゲート分離絶縁層145とによって、ストレージ媒体が構成されうる。それ以外に、ゲート分離絶縁層145によって、第1絶縁層160とゲート絶縁層140との間に、エアギャップ150が形成されうる。図5ないし図14A及び図14Bは、本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を、工程順序によって示した断面図である。この実施形態による不揮発性メモリ素子の製造方法は、図2に示した不揮発性メモリ素子を形成するための製造工程を示したものである。従って、図2の説明と重複する説明は省略する。図5を参照すれば、基板50上に、複数層の犠牲絶縁層125及び複数層の第1絶縁層160を交互に積層する。例えば、犠牲絶縁層125は、シリコン窒化物を含み、その場合、第1絶縁層160は、犠牲絶縁層125とエッチング選択比を有するように、シリコン酸化物またはシリコンゲルマニウムを含む。反対に、犠牲絶縁層125は、シリコンゲルマニウムを含むことができ、その場合、第1絶縁層160は、シリコン酸化物またはシリコン窒化物を含む。しかし、本発明はそれに限定されるものではなく、犠牲絶縁層125は、第1絶縁層160と異なるエッチング選択比を有する任意の物質から形成されうる。図5に図示されていないが、犠牲絶縁層125のうち、最上位の犠牲絶縁層及び最下位の犠牲絶縁層の厚みは、他の犠牲絶縁層125の厚みよりさらに厚い。図74で後述するが、前記最上位及び最下位の犠牲絶縁層の厚みは、それぞれストリング選択トランジスタSST図74及び接地選択トランジスタGST図74のゲートの厚みを決定する。従って、メモリセルストリングに十分な電流が供給されうるように、前記最上位及び最下位の犠牲絶縁層は、他の犠牲絶縁層よりさらに厚く形成されうる。その後、犠牲絶縁層125及び第1絶縁層160をエッチングし、複数個のチャネルホール105を形成する。さらに具体的には、反応性イオンエッチング工程のような異方性エッチング工程を使用し、犠牲絶縁層125及び第1絶縁層160がエッチングされうる。前記異方性エッチング工程が過剰に遂行され、オーバーエッチングoveretchingされ、その結果、基板50も一部エッチングされうる。チャネルホール105は、30nmないし350nmの直径X1を有する円柱状に形成されうる。また、たとえ図面に図示されていないにしても、チャネルホール105は、基板の方向にテーパード型taperedに形成されうる。図6を参照すれば、チャネルホール105のそれぞれの側壁に、犠牲スペーサ127を形成する。犠牲スペーサ127は、チャネルホール105の側壁を覆い、犠牲絶縁層125と同じエッチング選択比を有する物質から形成されうる。また、犠牲スペーサ127は、5nmないし50nm厚X2に形成されうる。犠牲スペーサ127は、犠牲絶縁層125と同じ物質から形成されうる。例えば、犠牲スペーサ127及び犠牲絶縁層125は、シリコン窒化物、シリコン酸化物、炭化ケイ素またはシリコンゲルマニウムを含む。図7を参照すれば、犠牲スペーサ127と接触するチャネル層110を形成する。チャネル層は、20nmないし150nmの直径X3を有する円柱、またはテーパード形状を有する円錐柱の形態に形成されうる。さらに具体的には、例えば、チャネルホール105がテーパード形状に形成される場合、チャネルホール105は、最小30nmないし最大350nmの直径X1を有する円錐柱の形態でありうる。このとき、犠牲スペーサ127は、最小5nmないし最大50nm厚X2を有することができ、従って、チャネル層は、最小20nmないし150nmの直径X3を有する円錐柱の形態に形成されうる。チャネル層110は、単一膜構造である犠牲スペーサ127内で形成される。従って、二重膜構造からチャネル層110が形成される既存工程の場合に発生しうるチャネル層110のストライエーションstriation現象を防止することができる。図7の場合、チャネル層110がピラー状チャネル層として図示されているが、チャネル層110が中空型チャネル層でもありうることは、前述の通りであり、その場合、犠牲スペーサ127と接触するチャネル層110を形成し、その後、前記チャネル層110内部を充填するピラー絶縁層図示せずを形成する工程が追加されうる。図8を参照すれば、前記犠牲スペーサ127の上部一部を、第1深さほどエッチングし、最上位の第1絶縁層160の側壁、及びチャネル層110の側壁を露出させる。基板50と垂直な方向に、前記第1深さは、最上位の第1絶縁層160の深さより浅い。図9を参照すれば、犠牲スペーサ127上に、第2絶縁層170を形成する。さらに具体的には、第2絶縁層170と、最上位の第1絶縁層160の側壁及びチャネル層110の側壁とが接触するように、第2絶縁層170を形成する。第2絶縁層170は、犠牲絶縁層125及び犠牲スペーサ127をエッチングするプルバック工程pullbackprocessで、チャネルが倒れたり、リフティングliftingされる現象を防止する役割を行う。従って、第2絶縁層170は、犠牲絶縁層125及び犠牲スペーサ127と、エッチング選択比を有する物質から形成されうる。図10を参照すれば、犠牲絶縁層125及び犠牲スペーサ127をエッチングするプルバック工程を遂行するために、第2絶縁層170、犠牲絶縁層125及び第1絶縁層160をエッチングし、複数個のワードラインリセス205を形成する。この場合、ワードラインリセス205のそれぞれは、チャネル層110間に位置する。図11A及び図11Bを参照すれば、犠牲絶縁層125及び犠牲スペーサ127をエッチングし、第1絶縁層160及びチャネル層110を露出させ、露出された第1絶縁層160及びチャネル層110上に、ゲート絶縁層140を形成する。例えば、第1絶縁層160及び第2絶縁層170は、シリコン酸化膜であり、犠牲絶縁層125及び犠牲スペーサ127は、第1絶縁膜160及び第2絶縁層170とエッチング選択比を有するシリコン窒化膜でありうる。その場合、リン酸ストリップ工程を介して、シリコン窒化膜からなる犠牲絶縁層125及び犠牲スペーサ127を除去し、第1絶縁層160、第2絶縁層170及びチャネル層110を露出させることができる。その後、露出された第1絶縁層160上及びチャネル層110上に、ゲート絶縁層140を形成する。ゲート絶縁層140が、トンネリング絶縁層142図2、電荷保存層144図2及びブロッキング絶縁層146図2を含むことは、前述の通りである。図11Aのように、ステップカバレッジが良好ではないゲート絶縁層140を蒸着する場合、複数層のゲート導電層130間、またはゲート導電層130のうち最上位のゲート導電層130と第2絶縁層170との間に、エアギャップ150が形成されうる。一方、図11Bのように、ステップカバレッジの良好なゲート絶縁層140を蒸着する場合、前記エアギャップが形成されないこともある。その場合、ゲート導電層130間には、ゲート絶縁層140のみ介在される。ゲート絶縁層140の厚みと犠牲スペーサ127の厚みとの関係によって、エアギャップが形成されているか否かが決定されうる。ここで、ゲート絶縁層140の前記厚みというのは、第1絶縁層160の上下に蒸着されるゲート絶縁層140の厚みを意味する。また、犠牲スペーサ127の前記厚みは、前記スペーサが、犠牲絶縁層125と第1絶縁層160との側壁上に設けられる犠牲スペーサ127の厚みであると定義されうる。犠牲スペーサ127の厚みが、ゲート絶縁層140の厚みの約2倍以下である場合、ゲート絶縁層140間にエアギャップ150が形成されうる。一方、犠牲スペーサ127の厚みが、ゲート絶縁層140の厚みの約2倍以上である場合、ゲート絶縁層140間にエアギャップ150が形成されない。すなわち、エアギャップ150の形成条件として、ステップカバレッジのようなゲート絶縁層140の蒸着条件だけではなく、犠牲スペーサ127及びゲート絶縁層140の厚みも考慮されねばならない。図12を参照すれば、ゲート絶縁層140上に、ゲート導電層130を形成する。第1絶縁層160間に形成されたゲート導電層130は、それぞれワードラインの機能を行う。図13を参照すれば、ストリップ工程を遂行し、ゲート導電層130相互間の電気的連結を除去し、ワードラインリセス205を充填する分離用絶縁層200を形成する。図14A及び図14Bを参照すれば、化学機械研磨CMP:chemicalmechanicalpolishing工程を遂行し、分離用絶縁層200の上部一部を除去し、チャネル層110を露出させる。その後、第1絶縁層160、第2絶縁層170、チャネル層110及び分離用絶縁層200上に、ビットライン導電層180を形成する。図14Aの場合、エアギャップ150が形成された不揮発性メモリ素子を示したものであり、図14Bの場合、エアギャップ150が形成されずに、ゲート導電層130間にゲート絶縁層だけ介在される場合の不揮発性メモリ素子を示したものである。図15ないし図23は、本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。この実施形態による不揮発性メモリ素子の製造方法は、図3に示された不揮発性メモリ素子を形成するための製造工程を示したものである。また、この実施形態による不揮発性メモリ素子の製造方法は、図5ないし図14A及び図14Bによる不揮発性メモリ素子の製造工程を含む。以下、重複する説明は省略する。図15を参照すれば、図5ないし図7で説明した通り、基板50上に複数層の犠牲絶縁層125及び複数層の第1絶縁層160を交互に積層し、複数個のチャネルホール105を形成し、チャネルホール105を充填する犠牲スペーサ127及びチャネル層110を形成する。図16を参照すれば、犠牲絶縁層125及び第1絶縁層160をエッチングし、ダミーホールを形成し、前記ダミーホールを充填する支持用絶縁層120を形成する。支持用絶縁層120は、犠牲絶縁層125及び犠牲スペーサ127と異なるエッチング選択比を有する物質でありうる。図17を参照すれば、図8及び図9で説明した通り、第1絶縁層160のうち最上位の第1絶縁層160の側壁及びチャネル層110の側壁が露出されるように、犠牲スペーサ127の上部一部をエッチングし、最上位の第1絶縁層160の側壁及びチャネル層110の側壁と接触する第2絶縁層170を形成する。図18を参照すれば、犠牲絶縁層125及び犠牲スペーサ127をエッチングするプルバック工程を遂行するために、第2絶縁層170、犠牲絶縁層125及び第1絶縁層160をエッチングし、ワードラインリセス205を形成する。この場合、ワードラインリセス205は、チャネル層110と支持用絶縁層120との間に位置する。図19を参照すれば、犠牲絶縁層125及び犠牲スペーサ127をエッチングするプルバック工程を遂行する。前述の通り、支持用絶縁層120は、犠牲絶縁層125がエッチングされた後、第1絶縁層160が落ち込む現象を防止する役割を行う。図20を参照すれば、図11Aで説明した通り、露出された第1絶縁層160及びチャネル層110上に、ゲート絶縁層140を形成する。この場合、ステップカバレッジが良好ではないゲート絶縁層140を蒸着させることによって、複数層のゲート導電層130間、またはゲート導電層130のうち最上位のゲート導電層130と第2絶縁層170との間に、エアギャップ150が形成されうることは、前述の通りである。また、たとえ図面に図示されていないにしても、ステップカバレッジの良好なゲート絶縁層140を蒸着させることによって、図11Bのように、エアギャップが形成されない構造が形成されもする。図21及び図22を参照すれば、図12ないし図14Aで説明した通り、ゲート絶縁層140上にゲート導電層130を形成し、ワードラインリセス205を充填する分離用絶縁層200を形成する。また、分離用絶縁層200及び第2絶縁層170の上部一部を除去し、チャネル層110を露出させた後、第1絶縁層160、第2絶縁層170、チャネル層110、支持用絶縁層120及び分離用絶縁層200上に、ビットライン導電層180を形成する。たとえ図面に図示されていないにしても、ステップカバレッジの良好なゲート絶縁層140を蒸着させることによって、図14Bのように、エアギャップが形成されない構造が形成されもする。図23ないし図29は、本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。この実施形態による不揮発性メモリ素子の製造方法は、図4に示された不揮発性メモリ素子を形成するための製造工程を示したものである。また、この実施形態による不揮発性メモリ素子の製造方法は、図5ないし図14A及び図14Bによる不揮発性メモリ素子の製造工程を一部変形したものでありうる。以下、重複する説明は省略する。図23を参照すれば、基板50上に、複数層の犠牲絶縁層125及び複数層の第1絶縁層160を交互に積層し、複数個のチャネルホール105を形成する。その後、チャネルホール105それぞれを充填する犠牲スペーサ127及びゲート絶縁層140を形成する。さらに具体的には、まずチャネルホール105を充填する犠牲スペーサ127を形成し、犠牲スペーサ127と接触するゲート絶縁層140を形成する。その後、ゲート絶縁層140を充填するチャネル層110を形成する。図24を参照すれば、第1絶縁層160のうち最上位の第1絶縁層160の側壁及びチャネル層110の側壁が露出されるように、犠牲スペーサ127及びゲート絶縁層の上部一部をエッチングし、最上位の第1絶縁層160の側壁及びチャネル層110の側壁と接触する第2絶縁層170を形成する。図25を参照すれば、犠牲絶縁層125及び犠牲スペーサ127をエッチングするプルバック工程を遂行するために、第2絶縁層170、犠牲絶縁層125及び第1絶縁層160をエッチングし、ワードラインリセス205を形成する。図26を参照すれば、犠牲絶縁層125及び犠牲スペーサ127をエッチングするプルバック工程を遂行する。たとえ図面に図示されていないにしても、ワードラインホールとチャネル層110との間に、支持用絶縁層120図3を形成することによって、前記支持用絶縁層によって第1絶縁層160が支持され、従って、第1絶縁層160が落ち込む現象を防止することができる。図27を参照すれば、露出された第1絶縁層160及びチャネル層110上に、ゲート分離絶縁層145を形成し、ゲート分離絶縁層145上に、ゲート導電層130を形成する。この場合、ステップカバレッジが良好ではないゲート分離絶縁層145を蒸着させることによって、ゲート分離絶縁層145間、またはゲート分離絶縁層145のうち最上位のゲート分離絶縁層145と第2絶縁層170との間に、エアギャップ150が形成されうる。また、たとえ図面に図示されていないにしても、ステップカバレッジの良好なゲート分離絶縁層145を蒸着させることによって、ゲート分離絶縁層145間、またはゲート分離絶縁層145のうち最上位のゲート分離絶縁層145と第2絶縁層170との間に、エアギャップが形成されない構造が形成されもする。図28及び図29を参照すれば、ワードラインリセス205を充填する分離用絶縁層200を形成し、分離用絶縁層200及び第2絶縁層170の上部一部を除去し、チャネル層110を露出させた後、第1絶縁層160、第2絶縁層170、チャネル層110及び分離用絶縁層200上に、ビットライン導電層180を形成する。図30ないし図47は、本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。この実施形態による不揮発性メモリ素子の製造方法は、図5ないし図14A及び図14Bによる不揮発性メモリ素子の製造工程を一部変形したものである。以下、重複する説明は省略する。図30を参照すれば、下部チャネル層図示せずを形成するための下部モールドスタック190aを形成する。下部モールドスタック190aは、下部犠牲絶縁層125a及び下部絶縁層160aを含む。下部犠牲絶縁層125a及び下部絶縁層160aは、交互にそして反復的に積層されうる。下部犠牲絶縁層125a及び下部絶縁層160aが互いにエッチング選択比を有する物質であることは、前述の通りである。図31を参照すれば、下部モールドスタック190aを貫通する下部チャネルホール105aを形成する。下部チャネルホール105aは、二次元的に配列され、基板50を露出させるように形成されうる。下部チャネルホール105aは、基板50の方向にテーパード形状に形成されうる。すなわち、下部チャネルホール105aは、その上部よりその下部において、さらに狭幅を有するように形成されうる。図面の場合、下部チャネルホール105aが四角柱の形態に形成されているが、図1で示されているように、円柱または円錐柱の形態に形成されうることは自明である。また、図面の場合、下部チャネルホール105aが斜線状に配されているが、本発明は、これに限定されるものではなく、図1で示されているように、ジグザグに配されることも可能である。下部チャネルホール105aを形成するために、下部モールドスタック190aの下部チャネルホール105aの位置を定義するマスクパターン図示せずを形成し、前記マスクパターンをエッチングマスクとして使用し、下部モールドスタック190aをエッチングする段階が遂行されうる。図32を参照すれば、下部チャネルホール105aの側壁を取り囲む下部犠牲スペーサ127aを形成する。下部犠牲スペーサ127aが下部犠牲絶縁層125aと同じ物質であり、シリコン酸化物、シリコン窒化物、炭化ケイ素、シリコン及びシリコンゲルマニウムなどを含むことは、前述の通りである。下部犠牲スペーサ127aを形成するために、下部犠牲絶縁層125aと同じ物質を蒸着し、前記物質に対するエッチバック工程が遂行されうる。この場合、下部犠牲スペーサ127aは、下部犠牲絶縁層125a及び下部絶縁層160aの側壁にのみ形成され、従って、基板50の上部面が露出されうる。図33を参照すれば、下部チャネルホール105aを充填する閉鎖絶縁層129を形成する。閉鎖絶縁層129は、下部犠牲スペーサ127aとエッチング選択比を有する物質でありうる。また選択的に、閉鎖絶縁層129は、下部絶縁層160aと同じ物質から形成され、例えば、シリコン酸化物、シリコン窒化物、またはシリコンゲルマニウムを含む。例えば、シリコン酸化物を含む閉鎖絶縁層129を形成するために、シリコン酸化物の蒸着工程が遂行されうる。その後、下部モールドスタック190aの上面が露出されるように、前記シリコン酸化物の化学機械研磨CMPまたはエッチバック工程が遂行されうる。図34を参照すれば、上部チャネル層図示せずを形成するための上部モールドスタック190bを形成する。上部モールドスタック190bは、上部犠牲絶縁層125b及び上部絶縁層160bを含む。上部犠牲絶縁層125b及び上部絶縁層160bは、交互にそして反復的に積層されうる。上部犠牲絶縁層125b及び上部絶縁層160bが互いにエッチング選択比を有する物質であることは、前述の通りである。その後、上部モールドスタック190b上に、バッファ層195を形成できる。バッファ層195は、約50nmないし100nm厚に形成されうる。また、バッファ層195は、上部絶縁層160bとエッチング選択比を有する物質から形成されうる。また、バッファ層195は、上部犠牲絶縁層125bと同じ物質から形成できる。バッファ層195は、閉鎖絶縁層129をエッチングする工程の間、上部モールドスタック190bが損傷されることを防止することができる。例えば、閉鎖絶縁層129が、上部絶縁層160bと同じ物質、例えば、シリコン酸化物から形成される場合、閉鎖絶縁層129をエッチングする工程の間、上部モールドスタック190bの上部絶縁層160bがエッチングされる恐れがある。しかし、上部絶縁層160b上に、上部絶縁層160bとエッチング選択比を有するバッファ層195が形成される場合、バッファ層195が、閉鎖絶縁層129をエッチングする間、エッチングマスクの役割を行うので、上部絶縁層160bが損傷されることが防止されうる。図35を参照すれば、上部モールドスタック190bを貫通する上部チャネルホール105bを形成する。上部チャネルホール105bは、二次元的に配列され、閉鎖絶縁層129を露出させるように形成されうる。上部チャネルホール105bは、下部チャネルホール105aとオーバーラップされるように配されうる。また、上部チャネルホール105bは、下部チャネルホール105aの方向にテーパード形状に形成されうる。上部チャネルホール105bを形成するために、上部モールドスタック190bの上部チャネルホール105bの位置を定義するマスクパターン図示せずを形成し、前記マスクパターンをエッチングマスクとして使用し、バッファ層195及び上部モールドスタック190bをエッチングする段階が遂行されうる。図36を参照すれば、上部チャネルホール105bの側壁を覆う上部犠牲スペーサ127bを形成する。上部犠牲スペーサ127bが、上部犠牲絶縁層125bと同じ物質であり、シリコン酸化物、シリコン窒化物、炭化ケイ素、シリコン及びシリコンゲルマニウムなどを含むことは、前述の通りである。下部犠牲スペーサ127aと同様に、上部犠牲スペーサ127bは、上部犠牲絶縁層125b及び上部絶縁層160bの側壁にのみ形成され、従って、閉鎖絶縁層129の上部面が露出されうる。図37を参照すれば、閉鎖絶縁層129を除去し、基板50の上面を露出させる。すなわち、下部チャネルホール105aを再び貫通させる。上部犠牲スペーサ127b及び下部犠牲スペーサ127aは、下部チャネルホール105aを貫通する工程の間、上部犠牲絶縁層125b及び下部犠牲絶縁層125aと、上部絶縁層160b及び下部絶縁層160aが損傷されることを防止する役割を行う。従って、閉鎖絶縁層129が除去されても、下部犠牲スペーサ127aは、閉鎖絶縁層129とエッチング選択比を有するので、除去されずに残存する。図38を参照すれば、下部チャネルホール105a及び上部チャネルホール105bを充填するチャネル層110を形成する。さらに具体的には、下部チャネルホール105a及び上部チャネルホール105bのそれぞれを充填する下部チャネル層110a及び上部チャネル層110bが同時に形成されうる。従って、下部チャネル層110a及び上部チャネル層110bは、連続して連結された一体singlebodyに形成されうる。チャネル層110を形成するために、下部チャネルホール105a及び上部チャネルホール105bを、シリコンを含む半導体材料で充填する。従って、チャネル層110は、多結晶または単結晶構造のシリコンエピタキシャル層を含む。その後、チャネル層110間の分離のためにバッファ層195の上面が露出されるまで、化学機械研磨またはエッチバック工程が遂行されうる。図39Aを参照すれば、バッファ層195、上部モールドスタック190b及び下部モールドスタック190aをエッチングし、ダミーホールを形成し、前記ダミーホールを充填する支持用絶縁層120を形成する。支持用絶縁層120は、犠牲絶縁層125及び犠牲スペーサ127と異なるエッチング選択比を有する物質でありうる。支持用絶縁層120のそれぞれは、チャネル層110間に配されうる。また、平面視で支持用絶縁層120は、ジグザグに配されうる。前述の通り、支持用絶縁層120は、犠牲絶縁層125がエッチングされるプルバック工程の間、下部絶縁層160a及び上部絶縁層160bが落ち込む現象を防止する役割を行う。従って、図39Aの場合、支持用絶縁層120が四角柱の形態に形成されているが、本発明は、これに限定されるものではない。例えば、図39Bに図示されているように、支持用絶縁層120は、それぞれL字形ピラーの形態に形成されもする。また、図39Cに図示されているように、支持用絶縁層120は、前記L字形ピラーが互いに連結されるように形成されもする。すなわち、支持用絶縁層120は、例えば、下部絶縁層160a及び上部絶縁層160bが落ち込むことを防止する役割を行うことができるように、任意の形状を有する。図40を参照すれば、まずバッファ層195を除去し、上部モールドスタック190bの上面を露出させる。バッファ層195を除去するために、化学機械研磨またはリン酸ストリップ工程が遂行されうる。前述のように、バッファ層195と上部犠牲スペーサ127bは、同じ物質、例えば、シリコン窒化物から形成され、この場合、前記リン酸ストリップ工程の間、上部犠牲スペーサ127bの一部が除去されうる。さらに具体的には、図8に図示されているように、前記リン酸ストリップ工程の間、バッファ層と接触する上部犠牲スペーサ127bの上部一部が除去されうる。この場合、前記リン酸ストリップ工程によって、チャネル層110の上面だけではなく、チャネル層110の上部側壁も露出されうる。その後、図41を参照すれば、上部モールドスタック190b上に、第2絶縁層170を形成する。第2絶縁層170は、犠牲絶縁層125及び犠牲スペーサ127とエッチング選択比を有する物質から形成されうる。第2絶縁層170は、プルバック工程で、チャネルが倒れたり、リフティングされる現象を防止する役割を行い、従って、第2絶縁層170は、チャネル層110の上部面と接触するように形成されうる。さらに図9に図示されているように、第2絶縁層170は、上部絶縁層160bの側壁及びチャネル層110の側壁と接触するように形成されもする。図42を参照すれば、犠牲絶縁層125及び犠牲スペーサ127をエッチングするプルバック工程を遂行するために、第2絶縁層170、上部モールドスタック190b及び下部モールドスタック190aをエッチングし、ワードラインリセス205を形成する。この場合、ワードラインリセス205は、チャネル層110と支持用絶縁層120との間に位置する。図43を参照すれば、犠牲絶縁層125及び犠牲スペーサ127をエッチングし、第1絶縁層160及びチャネル層110を露出させる。犠牲絶縁層125及び犠牲スペーサ127がシリコン窒化膜である場合、リン酸ストリップ工程を介して、犠牲絶縁層125及び犠牲スペーサ127が除去されうる。また、犠牲絶縁層125及び犠牲スペーサ127がシリコンゲルマニウムから形成される場合、アンモニア、過酸化水素及び水を混合した物質であるSC-1standardclean-1を利用し、犠牲絶縁層125及び犠牲スペーサ127が除去されうる。図44を参照すれば、露出された第1絶縁層160及びチャネル層110上に、ゲート絶縁層140及びゲート導電層130を形成する。ゲート絶縁層140が、トンネリング絶縁層142図2、電荷保存層144図2及びブロッキング絶縁層146図2を含むことは、前述の通りである。また前述の通り、ゲート絶縁層140のステップカバレッジによって、ゲート絶縁層140とチャネル層110との間にエアギャップが形成されたり図11A、またはエアギャップが形成されない図11B。その後、ワードラインリセス205を介して、不純物を基板50に注入することによって、基板50の上部面に、不純物領域55を形成する。不純物領域55は、ワードラインリセス205の延長方向に沿って形成されうる。不純物領域55は、共通ソースラインCSL図74と電気的に連結されうる。不純物領域55は、基板50の導電性と同じ導電性を有したり、またはそれと反対の導電性を有することもできる。不純物領域55が、基板50の導電性と反対の導電性を有する場合、不純物領域55と基板50は、P-N接合を構成する。図45及び図46を参照すれば、ワードラインリセス205を充填する分離用絶縁層200を形成し、化学機械研磨工程を遂行し、分離用絶縁層200及び第2絶縁層170を除去する。その後、図47を参照すれば、第1絶縁層160、チャネル層110及び分離用絶縁層200上に、ビットライン導電層180を形成する。ビットライン導電層180は、分離用絶縁層200が延びる方向と垂直な方向に延長するように形成されうる。図48ないし図61は、本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。この実施形態による不揮発性メモリ素子の製造方法は、図30ないし図47による不揮発性メモリ素子の製造工程を一部変形したものである。以下、重複する説明は省略する。図48を参照すれば、基板50上に、停止層210、下部モールドスタック190a及びマスク層220を順に形成する。下部モールドスタック190aが、下部犠牲絶縁層125a及び下部絶縁層160aを含むことができ、下部犠牲絶縁層125aと下部絶縁層160aとが互いにエッチング選択比を有する物質であることは、前述の通りである。選択的に、選択的成長selectivegrowth工程の一定性uniformityを改善させるために、マスク層220上にリッド層lidlayer230がさらに形成されもする。図49を参照すれば、リッド層230、マスク層220及び下部モールドスタック190aを貫通する下部チャネルホール105aを形成する。下部チャネルホール105aは、二次元的に配列され、停止層210を露出させるように形成できる。停止層210は、下部チャネルホール105aの形成のためのエッチング工程時、エッチング停止層としての役割を行うことができる。従って、停止層210は、下部モールドスタック190aを構成する下部犠牲絶縁層125a及び下部絶縁層160aと、エッチング選択比を有する物質から形成されうる。例えば、下部犠牲絶縁層125aがシリコン窒化物から形成され、下部絶縁層160aがシリコン酸化物から形成されうる。この場合、停止層210は、シリコン窒化物及びシリコン酸化物と、エッチング選択比を有する酸化アルミニウムAl2O3、窒化タンタルTaN及び炭化ケイ素SiCのような物質を含む。図50を参照すれば、下部チャネルホール105aを閉鎖するために、マスク層220の選択的成長工程が遂行される。さらに具体的には、マスク層220だけを選択的に成長させる工程を遂行し、マスク層220によって、下部チャネルホール105aが閉鎖される。従って、マスク層220と基板50との間に、エアギャップ155が形成されうる。マスク層220は、単結晶構造または多結晶構造のシリコンSiまたはシリコンゲルマニウムSiGeを含む。この場合、下部チャネルホール105aは、マスク層220の選択的エピタキシャル成長selectiveepitaxialgrowth工程を利用して閉鎖されうる。停止層210は、マスク層220が成長される間、半導体物質を含む基板50が共に成長されることを防止することができる。従って、停止層210は、下部チャネルホール105aの閉鎖のための選択的成長工程時、成長停止層としての役割も行うことができる。図面の場合、マスク層220上にリッド層230が形成されており、前記選択的成長工程時、マスク層220の側壁でのみ成長がなされる。しかし、本発明は、これに限定されるものではなく、マスク層220上にリッド層230がない場合にも、選択的成長工程が遂行されうる。この場合、マスク層220の上面及び側壁で、前記選択的成長がなされ、下部チャネルホール105aが閉鎖されうる。選択的に、マスク層220が下部チャネルホール105aを閉鎖できるように、マスク層220を加熱して熱膨張させる工程が遂行されもする。すなわち、マスク層220が加熱される場合、マスク層220の露出された側壁が膨脹し、下部チャネルホール105aが閉鎖されうる。さらに、前記熱膨張工程は、前記選択的成長工程と同時に遂行され、従って、マスク層220によって、下部チャネルホール105aが迅速に閉鎖されうる。図51を参照すれば、リッド層230を除去し、マスク層220を露出させる。例えば、リッド層230は、シリコン酸化物を含むことができ、前記シリコン酸化物の湿式エッチング工程または乾式エッチング工程によって、リッド層230が除去されうる。その後、選択的に、露出されたマスク層220の酸化工程が遂行されうる。例えば、マスク層220がシリコンを含む場合、前記マスク層220の湿式または乾式の酸化工程が遂行され、従って、マスク層220は、シリコン酸化物を含むこともできる。図52を参照すれば、マスク層220上に、上部モールドスタック190bを形成する。上部モールドスタック190bが、上部犠牲絶縁層125b及び上部絶縁層160bを含むことができ、上部犠牲絶縁層125b及び上部絶縁層160bが、互いにエッチング選択比を有する物質であることは、前述の通りである。図53を参照すれば、上部モールドスタック190bを貫通する上部チャネルホール105bを形成する。上部チャネルホール105bは、二次元的に配列され、マスク層220を露出させるように形成されうる。上部チャネルホール105bは、下部チャネルホール105aとオーバーラップされるように配されうる。図54を参照すれば、マスク層220を除去し、停止層210の上面を露出させる。すなわち、下部チャネルホール105aを再び貫通させる。マスク層220が除去されても、停止層210は、マスク層220とエッチング選択比を有するので、除去されずに残存する。従って、停止層210は、下部チャネルホール105aを貫通する工程の間、基板50が損傷されることを防止する役割を行う。図55及び図56を参照すれば、停止層210を除去して基板50の上面を露出させ、下部チャネルホール105a及び上部チャネルホール105bを充填するチャネル層110を形成する。下部チャネルホール105a及び上部チャネルホール105bをそれぞれ充填する下部チャネル層110a及び上部チャネル層110bが同時に形成され、従って、下部チャネル層110a及び上部チャネル層110bが連続して連結された一体に形成されうることは、前述の通りである。図57を参照すれば、下部犠牲絶縁層125a及び上部犠牲絶縁層125bをエッチングするプルバック工程を遂行するために、上部モールドスタック190b、マスク層220及び下部モールドスタック190aをエッチングし、ワードラインリセス205を形成する。選択的に、停止層210がさらにエッチングされもする。図58及び図59を参照すれば、下部犠牲絶縁層125a及び上部犠牲絶縁層125bをエッチングし、チャネル層110の側壁を露出させ、露出されたチャネル層110の側壁上に、ゲート絶縁層140及びゲート導電層130を形成する。図60及び図61を参照すれば、ワードラインリセス205を充填する分離用絶縁層200を形成し、第1絶縁層160、チャネル層110及び分離用絶縁層200上に、ビットライン導電層180を形成する。前述の通り、ビットライン導電層180は、分離用絶縁層200が延びる方向と垂直な方向に延長されるように形成されうる。図62ないし図73は、本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。この実施形態による不揮発性メモリ素子の製造方法は、図48ないし図61による不揮発性メモリ素子の製造工程を一部変形したものである。以下、重複する説明は省略する。図62を参照すれば、基板50上に、停止層210、下部モールドスタック190a及びマスク層220及びリッド層230を順に形成する。下部モールドスタック190aは、下部ゲート導電層130a及び下部絶縁層160aを含む。下部ゲート導電層130aは、多結晶構造または単結晶構造のエピタキシャル層から形成されうる。また、下部ゲート導電層130aは、シリコン物質、またはシリコン-ゲルマニウム物質を含む。マスク層220は、単結晶構造または多結晶構造のシリコンSiまたはシリコンゲルマニウムSiGeを含む。さらに、マスク層220は、下部ゲート導電層130aのような物質から形成されもする。図63を参照すれば、リッド層230、マスク層220及び下部モールドスタック190aを貫通する下部チャネルホール105aを形成する。下部チャネルホール105aが二次元的に配列され、停止層210を露出させるように形成されうることは、前述の通りである。図64を参照すれば、下部チャネルホール105aの側壁を取り囲む下部犠牲スペーサ127aを形成する。下部犠牲スペーサ127aは、下部ゲート導電層130aと直接接触するように形成されうる。さらに具体的には、マスク層220の選択的成長工程の間、下部犠牲スペーサ127aは、下部ゲート導電層130aが成長されることを防止する役割を行う。下部犠牲スペーサ127aを形成するために、下部絶縁層160a及び下部ゲート導電層130aと、エッチング選択比を有する物質を蒸着し、前記物質に対するエッチバック工程が遂行されうる。この場合、下部犠牲スペーサ127aは、下部ゲート導電層130a及び下部絶縁層160aの側壁にのみ形成され、従って、マスク層220の側壁が露出されうる。図65を参照すれば、下部チャネルホール105aを閉鎖するために、マスク層220の選択的成長工程が遂行される。マスク層220の選択的成長工程によって、下部チャネルホール105aが閉鎖され、従って、マスク層220と基板50との間に、エアギャップ155が形成されうることは、前述の通りである。図66を参照すれば、リッド層230を除去し、マスク層220を露出させる。選択的に、前述の通り、露出されたマスク層220の酸化工程が遂行されもする。図67を参照すれば、マスク層220上に、上部ゲート導電層130b及び上部絶縁層160bを含む上部モールドスタック190bを形成する。その後、図68を参照すれば、上部モールドスタック190bを貫通する上部チャネルホール105bを形成する。上部チャネルホール105bは、二次元的に配列され、マスク層220を露出させるように形成されうる。上部チャネルホール105bは、下部チャネルホール105aとオーバーラップされるように配されうる。図69を参照すれば、マスク層220を除去し、停止層210の上面を露出させる。すなわち、下部チャネルホール105aを再び貫通させる。マスク層220が除去されても、停止層210及び下部犠牲スペーサ127aは、マスク層220とエッチング選択比を有するので、除去されずに残存する。図70及び図71を参照すれば、下部犠牲スペーサ127aを除去し、下部ゲート導電層130aの側壁及び下部絶縁層160aの側壁を露出させ、その後、停止層210を除去し、基板50の上面を露出させる。図72を参照すれば、チャネルホール105の側壁に沿って、ゲート絶縁層140を蒸着する。ゲート絶縁層140が、トンネリング絶縁層142図2、電荷保存層144図2、ブロッキング絶縁層146図2が順に積層された構造であることは、前述の通りである。図73を参照すれば、下部チャネルホール105a及び上部チャネルホール105bを充填するチャネル層110を形成する。下部チャネルホール105a及び上部チャネルホール105bをそれぞれ充填する下部チャネル層110a及び上部チャネル層110bが同時に形成され、従って、下部チャネル層110a及び上部チャネル層110bが連続して連結された一体に形成されうることは、前述の通りである。マスク層220は、ポリシリコンのような導電性物質から形成されうる。図65で言及されたマスク層220の酸化工程が遂行されていない場合、マスク層220は、ゲート導電層として機能することもできる。従って、マスク層220は、上部モールドスタック190bのための下部チャネルホール105aを閉鎖する機能を行うことができ、同時にゲート絶縁層140及びチャネル層110の形成後、メモリセルとして動作することもできる。図74は、本発明の技術的思想による不揮発性メモリ素子の一実施形態に係わるメモリセルアレイの等価回路図である。図74を参照すれば、前記メモリセルアレイ10は、複数のメモリセルストリング11を含む。前記複数のメモリセルストリング11は、それぞれ基板図示せず周面の延長方向に対して垂直に延長している垂直構造を有する。複数のメモリセルストリング11によって、メモリセルブロック13が構成されうる。複数のメモリセルストリング11は、それぞれ複数のメモリセルMC1,MC2,...,MCn-1,MCnと、ストリング選択トランジスタSSTと、接地選択トランジスタGSTとを具備できる。それぞれのメモリセルストリング11で、前記接地選択トランジスタGST、複数のメモリセルMC1,MC2,...,MCn-1,MCn、及びストリング選択トランジスタSSTが垂直に直列配置されうる。ここで、複数のメモリセルMC1,MC2,...,MCn-1,MCnは、データを保存することができる。複数のワードラインWL1,WL2,...,WLn-1,WLnは、それぞれのメモリセルMC1,MC2,...,MCn-1,MCnに結合され、それらメモリセルMC1,MC2,...,MCn-1,MCnを制御することができる。複数のメモリセルMC1,MC2,...,MCn-1,MCnの数は、不揮発性メモリ素子の容量によって適切に選択されうる。前記メモリセルブロック13の第1列ないし第m列columnに配列された各メモリセルストリング11の一側、例えば、前記ストリング選択トランジスタSSTのドレイン側には、複数のビットラインBL1,BL2,...,BLm-1,BLmが連結されうる。そして、各メモリセルストリング11の他側、例えば、前記接地選択トランジスタGSTのソース側には、共通ソースラインCSLが連結されうる。複数のセルストリングユニットそれぞれの複数のメモリセルMC1,MC2,...,MCn-1,MCnのうち、同一層上に配列されたメモリセルの各ゲートには、ワードラインWL1,WL2,...,WLn-1,WLnが共通して連結されうる。前記ワードラインWL1,WL2,...,WLn-1,WLnの駆動によって、複数のメモリセルMC1,MC2,...,MCn-1,MCnに対して、データのプログラミング、読み取りまたは消去を行うことができる。それぞれのメモリセルストリング11で、ストリング選択トランジスタSSTは、ビットラインBL1,BL2,...,BLm-1,BLmと、メモリセルMC1,MC2,...,MCn-1,MCnとの間に配列されうる。メモリセルブロック13で、それぞれのストリング選択トランジスタSSTは、そのゲートに連結されるストリング選択ラインSSLによって、複数のビットラインBL1,BL2,...,BLm-1,BLmと、複数のメモリセルMC1,MC2,...,MCn-1,MCnとの間でのデータ伝送を制御することができる。前記接地選択トランジスタGSTは、複数のメモリセルMC1,MC2,...,MCn-1,MCnと、共通ソースラインCSLとの間に配列されうる。メモリセルブロック13で、それぞれの接地選択トランジスタGSTは、そのゲートにそれぞれ連結される接地選択ラインGSLによって、前記複数のメモリセルMC1,MC2,...,MCn-1,MCnと、共通ソースラインCSLとの間でのデータ伝送を制御することができる。図75は、本発明の技術的思想による不揮発性メモリ素子を図示する断面図である。図75において、図2と同じ参照符号は、同じ構成要素を示し、従って、重複する構成要素に係わる詳細な説明は省略する。図75を参照すれば、図1で前述のように、チャネル層110’は、中空形態に形成されもする。この場合、不揮発性メモリ素子は、チャネル層110’内部を充填するピラー絶縁層111をさらに含む。かようなチャネル層は、下部チャネル層と上部チャネル層とから構成され、特に、下部チャネル層は、底部、側壁部及びリング型リッド部を含む。前述のように、下部チャネル層と上部チャネル層は、連続して連結された一体でありうる。一方、図5で説明した工程が適用された結果、最上位のゲート導電層130a’及び最下位のゲート導電層130c’は、他のゲート導電層130b’より厚く形成されうる。最上位のゲート導電層130a’は、ストリング選択トランジスタSST図74として機能を行う。また、最下位のゲート導電層130b’は、接地選択トランジスタGST図74として機能を行う。ゲート導電層130の一端は、ドッグボーンdogbone形状を有する。さらに具体的には、基板50と平行した方向に延びるゲート導電層130は、その端部で、基板50と垂直な方向に一部延び、従って、ゲート導電層130の一端は、ドッグボーンまたは三角フラスコのような形状を有する。ゲート導電層130間に、エアギャップ150が形成されうることは、前述の通りであり、これによって、ゲート間のカップリング問題が改善されうる。エアギャップ150もまた、ゲート導電層130の端部の形状によるプロファイルprofileを有する。すなわち、ゲート導電層130がドッグボーン形状を有する場合、エアギャップ150は、前記ドッグボーン形状に対応する曲線的なプロファイルroundedprofileを有する。基板50と平行した方向における、エアギャップ150の厚みは、犠牲スペーサ127図6の厚みの値と、ゲート絶縁層140の厚みに2を乗じた値と、の差でありうる。従って、図11A及び図11Bで説明した通り、犠牲スペーサ127の厚みが、ゲート絶縁層140の厚みの約2倍以上であるか否かによって、エアギャップ150の形成いかんが決定されうる。一方、基板50と垂直な方向に、エアギャップ150の大きさは、第1絶縁層160の厚みに比例し、ゲート絶縁層140の厚みが厚いほど大きくなりうる。特に、基板50と垂直な方向に、エアギャップ150のうち最上位のエアギャップ150aの大きさは、第2絶縁層170の厚みが厚いほど小さくなりうる。また、基板50と垂直な方向に、最下位のエアギャップ150cの大きさは、チャネルホール105図5形成のための異方性エッチング工程によるオーバーエッチング程度に比例しうる。すなわち、基板50とチャネル層110とがオーバーラップされる程度が大きいほど、さらに大きい最下位のエアギャップ150cが形成されうる。参照番号150bは、他のエアギャップである。図76は、本発明の技術的思想による実施形態による不揮発性メモリ素子を含むメモリカード1000を示す概略図である。図76を参照すれば、コントローラ1010とメモリモジュール1020は、電気的な信号を交換するように配されうる。例えば、コントローラ1010で命令を送れば、メモリモジュール1020は、データを伝送することができる。メモリモジュール1020は、本発明の実施形態のうちいずれか一つによる垂直構造の不揮発性メモリ素子を含む。本発明の多様な実施形態による垂直構造の不揮発性メモリ素子は、当技術分野で周知のように、当該ロジックゲート設計に対応して、NAND及びNORのアーキテクチャメモリアレイ図示せずとして配されうる。複数の行と列とに配されたメモリアレイは、一つ以上のメモリアレイバンク図示せずを構成することができる。メモリモジュール1020は、かようなメモリアレイ図示せずまたはメモリアレイバンク図示せずを含む。また、メモリカード1000は、前述のメモリアレイバンク図示せずを駆動するために、通常のカラムデコーダ図示せず、ロウデコーダ図示せず、I/Oinput/outputバッファ図示せず及び/または制御レジスタ図示せずがさらに含まれうる。かようなメモリカード1000は、多種のカード、例えば、メモリスティックカードmemorystickcard、スマートメディアカードSM:smartmediacard、セキュアデジタルAD:securedigitalカード、ミニセキュアディジタルminisecuredigitalカード、またはマルチメディアカードMMC:multimediacard;MMCのようなメモリ装置に利用されうる。図77は、本発明の技術的思想による実施形態による不揮発性メモリ素子を含むシステム1100を示す概略図である。図77を参照すれば、システム1100は、コントローラ1110、入出力装置1120、メモリコンポーネント1130及びインターフェース1140を含む。システム1100は、モバイルシステムまたは情報を伝送したり伝送されるシステムでありうる。前記モバイルシステムは、PDApersonaldigitalassistant、携帯用コンピュータportablecomputer、ウェブタブレットwebtablet、無線電話wirelessphone、モバイルホンmobilephone、デジタルミュージックプレーヤdigitalmusicplayerまたはメモリカードmemorycardでありうる。コントローラ1110は、プログラムを実行し、システム1100を制御する役割を行うことができる。さらに具体的には、コントローラ1110は、入出力装置1120、メモリコンポーネント1130及びインターフェース1140を制御するように構成されうる。コントローラ1110は、例えば、マイクロプロセッサmicroprocessor、デジタル信号処理器digitalsignalprocessor、マイクロコントローラmicrocontrollerまたはこれと類似した装置でありうる。入出力装置1120は、システム1100のデータを入力または出力するのに利用されうる。システム1100は、入出力装置1120を利用し、外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換することができる。入出力装置1120は、例えば、キーボードkeypad、キーボードkeyboardまたは表示装置displayでありうる。メモリコンポーネント1130は、コントローラ1110の動作のためのコード及び/またはデータを保存し、かつ/あるいはコントローラ1110で処理されたデータを保存することができる。メモリコンポーネント1130は、本発明の実施形態のうちいずれか一つによる不揮発性メモリを含む。インターフェース1140は、前記システム1100と外部の他装置とのデータ伝送通路でありうる。コントローラ1110、入出力装置1120、メモリコンポーネント1130及びインターフェース1140は、バス1150を介して互いに通信することができる。例えば、かようなシステム1100は、モバイルホン、MP3プレーヤ、ナビゲーションnavigation、携帯用マルチメディア再生機PMP:portablemultimediaplayer、固状ディスクSSD:solidstatediskまたは家電製品householdappliancesに利用されうる。本発明を明確に理解させるために説明された添付図面の各部位の形状は、例示的なものであると理解せねばならない。図示された形状以外の多様な形状に変形されうることに注意せねばならない。図面に記載された同じ参照符号は、同じ要素を指す。以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者にとって明白なことである。"