"メモリモジュールにおいて、多数の領域を有するメモリセルアレイをそれぞれ具備し、コマンドに応答し、前記多数の領域を駆動する複数の動的メモリ装置と、前記モジュール上に配され、前記複数の動的メモリ装置に連結され、前記コマンドに応答し、前記多数の領域それぞれの動作に影響を与えるために、前記それぞれの領域に係わるメモリ装置動作パラメータを保存するためのメモリ装置動作パラメータ保存回路を含むDRAMdynamicrandomaccessmemory管理部と、を具備するメモリモジュール。前記メモリ装置動作パラメータは、前記それぞれの領域で行われるリフレッシュ動作に影響を与えるためのリフレッシュ動作パラメータを含むことを特徴とする請求項1に記載のメモリモジュール。前記DRAM管理部は、第1領域と係わる第1リフレッシュ動作パラメータに応答し、前記第1領域に対するリフレッシュを制御し、第2領域と係わる第2リフレッシュ動作パラメータに応答し、前記第2領域に対するリフレッシュを制御することを特徴とする請求項2に記載のメモリモジュール。DRAMdynamicrandomaccessmemory管理部に備わるDRAM動作パラメータ保存回路を含み、前記DRAM動作パラメータ保存回路は、DRAMそれぞれの領域のリフレッシュ動作に別途に影響を与えるために、前記DRAMの領域それぞれに係わるリフレッシュ動作パラメータを保存する動的メモリ管理回路。前記リフレッシュ動作パラメータは、リフレッシュフィールド値を含み、前記リフレッシュフィールド値は、前記それぞれの領域に対するリフレッシュフィールド値と、リフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグとを比較した結果に基づき、それぞれの領域に対して要請されたリフレッシュ動作を行うか否かを示すことを特徴とする請求項4に記載の動的メモリ管理回路。前記要請されたリフレッシュ動作は、関連した領域に対するリフレッシュフィールド値が、前記マスタータイム間隔フラグとマッチングするときに行われ、前記関連した領域に対するリフレッシュフィールド値が、前記マスタータイム間隔フラグとマッチングしないときに行われないことを特徴とする請求項5に記載の動的メモリ管理回路。前記リフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグは、前記リフレッシュタイム間隔の第1半分、または前記リフレッシュタイム間隔の第2半分を含むことを特徴とする請求項5に記載の動的メモリ管理回路。前記DRAM動作パラメータ保存回路に動作自在に連結され、現在動作に対するアドレスに対して、前記マスタータイム間隔フラグとの比較に基いて、前記リフレッシュタイム区間の現在部分のその後にリフレッシュ要請が予定された場合、現在動作が指示される領域に対するリフレッシュフィールド値をインバーティングするリフレッシュ駆動回路をさらに具備することを特徴とする請求項7に記載の動的メモリ管理回路。前記DRAM動作パラメータ保存回路に動作自在に連結され、現在動作に対するアドレスが、前記リフレッシュタイム間隔の現在部分より先にリフレッシュ要請が予定され、前記マスタータイム間隔フラグとの比較に基いて、前記リフレッシュ要請がスキップされた場合、現在動作が指示される領域に対するリフレッシュフィールド値をインバーティングするリフレッシュ駆動回路をさらに具備することを特徴とする請求項7に記載の動的メモリ管理回路。前記リフレッシュ動作パラメータは、それぞれの領域に対して、多数の互いに異なるリフレッシュタイム間隔のうちいずれか一つを示すデュアルリテンションフィールド値を含むことを特徴とする請求項5に記載の動的メモリ管理回路。前記デュアルリテンションフィールド値は、リフレッシュ頻度の機能として、それぞれの領域のセルのデータ保有測定に基いて、前記領域に割り当てられることを特徴とする請求項10に記載の動的メモリ管理回路。相対的に低いデータ保有特性を有する第1領域には、相対的に頻繁なリフレッシュを示すデュアルリテンションフィールド値が割り当てられ、相対的に高いデータ保有特性を有する第2領域には、前記第1領域に比べて相対的に頻繁ではないリフレッシュを示すデュアルリテンションフィールド値が割り当てられることを特徴とする請求項11に記載の動的メモリ管理回路。前記リフレッシュ動作パラメータは、デュアルリテンションフィールド値を含み、前記デュアルリテンションフィールド値は、それぞれの領域に対し、前記それぞれの領域に対するデュアルリテンションフィールド値と、低い頻度のリフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグとを比較した結果に基づき、それぞれの領域に対して要請されたリフレッシュ動作が行われるか否かを示すことを特徴とする請求項4に記載の動的メモリ管理回路。前記要請されたリフレッシュ動作は、リフレッシュ動作が要請された関連領域に対するデュアルリテンションフィールド値が、低い頻度のリフレッシュタイム間隔より小さい最も頻繁なリフレッシュタイム間隔を有するときに常に行われることを特徴とする請求項13に記載の動的メモリ管理回路。前記要請されたリフレッシュ動作は、リフレッシュ動作が要請された関連領域に対するデュアルリテンションフィールド値が、前記マスタータイム間隔フラグとマッチングするときに行われ、前記デュアルリテンションフィールド値が、マスタータイム間隔フラグとマッチングしないときに行われないことを特徴とする請求項13に記載の動的メモリ管理回路。前記要請されたリフレッシュ動作は、リフレッシュ動作が要請された関連領域に対するデュアルリテンションフィールド値が、前記マスタータイム間隔フラグの最下位ビットとマッチングするときに行われ、前記デュアルリテンションフィールド値が、マスタータイム間隔フラグの最下位ビットとマッチングしないときに行われないことを特徴とする請求項15に記載の動的メモリ管理回路。前記要請されたリフレッシュ動作は、リフレッシュ動作が要請された関連領域に対するデュアルリテンションフィールド値が、前記マスタータイム間隔フラグのあらゆるビットとマッチングするときに行われ、前記デュアルリテンションフィールド値が、マスタータイム間隔フラグのあらゆるビットとマッチングしないときに行われないことを特徴とする請求項15に記載の動的メモリ管理回路。前記DRAM動作パラメータ保存回路は、前記それぞれの領域に対する互いに区分されるリフレッシュフィールド値を含むレジスタ回路を具備することを特徴とする請求項4に記載の動的メモリ管理回路。前記リフレッシュタイム間隔は、データを維持するためにDRAM内のセルがリフレッシュされる特定のタイム間隔を具備することを特徴とする請求項5に記載の動的メモリ管理回路。メモリモジュールにおいて、前記モジュール上に配され、ページを有する動的メモリセルアレイをそれぞれ含み、コマンドに応答し、それぞれのページを駆動する複数の動的メモリ装置と、前記モジュール上のメモリバッファ装置に備わり、前記複数の動的メモリ装置に動作自在に連結され、前記コマンドに応答し、前記それぞれのページの動作に影響を与えるために、それぞれのページに係わるメモリ装置動作パラメータを保存するメモリ装置動作パラメータ保存回路と、を具備するメモリモジュール。メモリモジュールにおいて、前記モジュール上に配され、ページを有する動的メモリセルアレイをそれぞれ含む複数の動的メモリ装置と、前記複数の動的メモリ装置に連結され、それぞれのページのリフレッシュ動作に影響を与えるために、前記それぞれのページに係わるリフレッシュ動作パラメータを保存する動的メモリ装置動作パラメータ保存回路を含む前記モジュールの外部インターフェースに連結されるDRAMdynamicrandomaccessmemory管理部と、を具備するメモリモジュール。メモリシステムにおいて、前記メモリシステム内にデータをライトおよびリードするためのメモリコントローラ装置と、前記メモリコントローラ装置に連結されるメモリモジュールと、を具備し、前記メモリモジュールは、前記モジュール上に配され、多数の領域を有する動的メモリセルアレイをそれぞれ含み、前記メモリコントローラ装置の動作に応答し、それぞれの領域を駆動する複数の動的メモリ装置と、前記モジュール上に配され、複数の動的メモリ装置に連結され、前記メモリコントローラ装置の動作に応答し、前記それぞれの領域の動作に影響を与えるために、前記それぞれの領域に係わるリフレッシュ動作パラメータを保存するメモリ装置動作パラメータ保存回路を含むDRAMdynamicrandomaccessmemory管理部と、を具備するメモリシステム。スタックメモリ装置において、DRAMdynamicrandomaccessmemory管理部を含み、前記DRAM管理部は、コマンドに応答し、動的メモリセルアレイの領域それぞれの動作に影響を与えるために、前記それぞれの領域に係わるメモリ装置動作パラメータを保存するメモリ装置動作パラメータ保存回路を含む第1集積回路レイヤと、前記第1集積回路レイヤ上に位置し、前記領域を有する動的メモリセルアレイを含み、スルーシリコンビアによって、前記第1集積回路レイヤに連結される第2集積回路レイヤと、を具備するスタックメモリ装置。メモリシステムにおいて、複数の領域を有する動的メモリセルアレイを含み、コマンドに応答し、前記複数の領域を動作する動的メモリ装置と、前記動的メモリ装置に連結され、前記コマンドを発する制御回路と、前記制御回路に備わり、前記コマンドに応答し、前記複数の領域それぞれの動作に影響を与えるために、前記領域それぞれに係わるメモリ装置動作パラメータを保存する動的メモリ装置動作パラメータ保存回路と、を具備するメモリシステム。DRAMdynamicrandomaccessmemoryの領域それぞれに係わるリフレッシュ動作パラメータをDRAM動作パラメータ保存回路内に保存する段階と、前記リフレッシュ動作パラメータに基づき、前記領域それぞれに対するリフレッシュ動作を別途に行う段階と、を具備し、前記リフレッシュ動作パラメータは、前記領域それぞれのリフレッシュ動作に影響を与える動的メモリ管理回路の動作方法。前記リフレッシュ動作パラメータは、それぞれの領域に対して要請されたリフレッシュ動作を行うか否かを示すリフレッシュフィールド値を含み、前記領域に対するリフレッシュ動作要請を受信する段階と、前記領域に対するリフレッシュフィールド値をリフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグと比較する段階と、をさらに具備することを特徴とする請求項25に記載の動的メモリ管理回路の動作方法。前記領域に対するリフレッシュフィールド値が、前記マスタータイム間隔フラグとマッチングするときに、前記要請されたリフレッシュ動作を行う段階と、前記領域に対するリフレッシュフィールド値が、前記マスタータイム間隔フラグとマッチングしないときに、前記要請されたリフレッシュ動作をスキップする段階と、をさらに具備することを特徴とする請求項26に記載の動的メモリ管理回路の動作方法。前記リフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグは、前記リフレッシュタイム間隔の第1半分、または前記リフレッシュタイム間隔の第2半分を含むことを特徴とする請求項26に記載の動的メモリ管理回路の動作方法。現在動作に係わるアドレスについて、前記マスタータイム間隔フラグとの比較に基いて、前記リフレッシュタイム区間の現在部分のその後にリフレッシュ要請が予定された場合、現在動作が指示される領域に対するリフレッシュフィールド値をインバーティングする段階と、現在動作に対するアドレスのリフレッシュが、前記マスタータイム間隔フラグとの比較に基いて、前記リフレッシュタイム間隔の現在部分より以前にスキップされた場合、現在動作が指示される領域に対するリフレッシュフィールド値をインバーティングする段階と、をさらに具備することを特徴とする請求項28に記載の動的メモリ管理回路の動作方法。前記リフレッシュ動作パラメータを保存する段階は、それぞれの領域に対して多数の互いに異なるリフレッシュタイム間隔のうちいずれか一つを示すデュアルリテンションフィールド値を保存する段階をさらに具備することを特徴とする請求項26に記載の動的メモリ管理回路の動作方法。前記デュアルリテンションフィールド値は、リフレッシュ頻度の機能として、それぞれの領域のセルのデータ保有の測定に基いて、前記領域に割り当てられることを特徴とする請求項30に記載の動的メモリ管理回路の動作方法。相対的に低いデータ保有特性を有する第1領域には、相対的に頻繁なリフレッシュを示すデュアルリテンションフィールド値が割り当てられ、相対的に高いデータ保有特性を有する第2領域には、前記第1領域に比べて相対的に頻繁ではないリフレッシュを示すデュアルリテンションフィールド値が割り当てられることを特徴とする請求項31に記載の動的メモリ管理回路の動作方法。前記リフレッシュ動作パラメータは、それぞれの領域に対して要請されたリフレッシュ動作を行うか否かを示すデュアルリテンションフィールド値を含み、前記領域に対するリフレッシュ動作要請を受信する段階と、前記領域に対する前記デュアルリテンションフィールド値を、低い頻度のリフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグと比較する段階と、をさらに具備することを特徴とする請求項25に記載の動的メモリ管理回路の動作方法。前記リフレッシュ動作が要請された領域に対するデュアルリテンションフィールド値が、低い頻度のリフレッシュタイム間隔より小さい最も高い頻度のリフレッシュタイム間隔を有するときに、前記要請されたリフレッシュ動作を常に行う段階をさらに具備することを特徴とする請求項33に記載の動的メモリ管理回路の動作方法。リフレッシュ動作が要請された領域に対するデュアルリテンションフィールド値が、前記マスタータイム間隔フラグとマッチングするときに、前記要請されたリフレッシュ動作を行う段階と、前記デュアルリテンションフィールド値が、前記マスタータイム間隔フラグとマッチングしないときに、前記要請されたリフレッシュ動作をスキップする段階と、をさらに具備することを特徴とする請求項33に記載の動的メモリ管理回路の動作方法。前記リフレッシュ動作が要請された領域に対するデュアルリテンションフィールド値が、前記マスタータイム間隔フラグの最下位ビットとマッチングするときに、前記要請されたリフレッシュ動作を行う段階と、前記デュアルリテンションフィールド値が、マスタータイム間隔フラグの最下位ビットとマッチングしないときに、前記要請されたリフレッシュ動作をスキップする段階と、をさらに具備することを特徴とする請求項35に記載の動的メモリ管理回路の動作方法。前記リフレッシュ動作が要請された領域に対するデュアルリテンションフィールド値が、前記マスタータイム間隔フラグのあらゆるビットとマッチングするときに、前記要請されたリフレッシュ動作を行う段階と、前記デュアルリテンションフィールド値が、前記マスタータイム間隔フラグのあらゆるビットとマッチングしないときに、前記要請されたリフレッシュ動作をスキップする段階と、をさらに具備することを特徴とする請求項35に記載の動的メモリ管理回路の動作方法。モジュールボードと、前記モジュールボード上に装着され、多数の領域を有するメモリセルアレイを含む一つ以上の第1半導体チップと、前記モジュールボード上に装着され、前記第1半導体チップのメモリセルアレイの多数の領域それぞれに係わる動作パラメータを保存する保存回路を含み、前記動作パラメータを参照し、メモリセルアレイを前記領域別に制御する第2半導体チップと、を具備するメモリモジュール。前記メモリセルアレイの領域それぞれは、ページ単位であることを特徴とすることを特徴とする請求項38に記載のメモリモジュール。前記動作パラメータは、前記メモリセルアレイの多数の領域それぞれのリフレッシュの遂行に係わる第1情報を含み、前記第2半導体チップは、前記多数の領域に対するリフレッシュ動作を選択的に行うために、前記第1情報を参照してリフレッシュアドレスを生じさせるリフレッシュ管理部をさらに含むことを特徴とすることを特徴とする請求項38に記載のメモリモジュール。前記リフレッシュ管理部は、所定のリフレッシュ周期値によって、前記メモリセルアレイの領域に対するリフレッシュ動作を行い、前記領域を順次にリフレッシュする間、一部の領域にデータのライトまたはリードが行われた場合、前記一部の領域について、リフレッシュ動作がスキップされるように制御することを特徴とすることを特徴とする請求項40に記載のメモリモジュール。前記リフレッシュ管理部は、その内部に前記第1情報と比較される第1マスターフラグを保存し、前記第1マスターフラグと前記第1情報との比較結果が第1状態である領域については、リフレッシュ動作が行われるように制御し、前記第1マスターフラグと前記第1情報との比較結果が第2状態である領域については、リフレッシュ動作がスキップされるように制御することを特徴とすることを特徴とする請求項41に記載のメモリモジュール。前記動作パラメータは、前記メモリセルアレイの多数の領域それぞれのリフレッシュの周期に係わる第2情報を含み、前記リフレッシュ管理部は、前記多数の領域に対するリフレッシュ動作を選択的に行うために、前記第2情報をさらに参照し、前記リフレッシュアドレスを生じさせることを特徴とすることを特徴とする請求項40に記載のメモリモジュール。前記リフレッシュ管理部は、その内部に前記第2情報と比較される第2マスターフラグをさらに保存し、前記第2マスターフラグと前記第2情報との比較結果によって、相対的に長いリフレッシュ周期を有する一つ以上の領域について、リフレッシュ動作がスキップされるように制御することを特徴とすることを特徴とする請求項43に記載のメモリモジュール。前記動作パラメータは、前記メモリセルアレイの多数の領域それぞれにエラービットが存在するか否かを示す情報を含み、前記第2半導体チップは、前記エラービットの存在を示す情報を参照し、エラービットが発生した領域について選択的にモニタリングを行うスクラバをさらに含むことを特徴とすることを特徴とする請求項38に記載のメモリモジュール。前記動作パラメータは、前記領域に訂正が不可能なエラーが発生したか否かを示す第1情報と、訂正不可能なエラーが発生した領域を代替するためのリダンダント領域のアドレスを示す第2情報と、を含み、前記第2半導体チップは、前記第1情報及び第2情報を参照し、エラーが発生した領域のアドレスをリダンダント領域のアドレスに交換するアドレス交換制御部をさらに含むことを特徴とすることを特徴とする請求項38に記載のメモリモジュール。前記動作パラメータは、前記メモリセルアレイの多数の領域の動作電圧レベルに係わる情報を含み、前記第2半導体チップは、前記動作電圧のレベルに係わる情報を参照し、メモリセルアレイの領域それぞれに対するリフレッシュ動作を制御することを特徴とすることを特徴とする請求項38に記載のメモリモジュール。前記動作パラメータは、前記メモリセルアレイの多数の領域それぞれに発生したエラービットの数を示す情報を含み、前記第2半導体チップは、前記エラービットの数を示す情報を参照し、互いに異なるビット数を有するECCパリティを生じさせるエラー訂正部を含むことを特徴とすることを特徴とする請求項38に記載のメモリモジュール。本発明は、前記のような問題点を解決するためのものであり、高容量メモリに適した運用ポリシーを採用した半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法を提供することを目的とする。本発明の他の目的は、DRAMの有限データ保有特性に対応するための運用ポリシーを採用した半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法を提供することを目的とする。前記のような目的を達成するために、本発明の一実施形態によるメモリモジュールは、多数の領域を有するメモリセルアレイをそれぞれ具備し、コマンドに応答して、前記多数の領域を駆動する複数の動的メモリ装置、及び前記モジュール上に配され、前記複数の動的メモリ装置に連結され、前記コマンドに応答して、前記多数の領域それぞれの動作に影響を与えるために、前記それぞれの領域に係わるメモリ装置動作パラメータを保存するためのメモリ装置動作パラメータ保存回路を含むDRAM管理部を具備することを特徴とする。一方、本発明の一実施形態による動的メモリ管理回路は、DRAM管理部に備わるDRAM動作パラメータ保存回路を含み、前記DRAM動作パラメータ保存回路は、DRAMそれぞれの領域のリフレッシュ動作に別途に影響を与えるために、前記DRAMの領域それぞれに係わるリフレッシュ動作パラメータを保存することを特徴とする。一方、本発明の他の実施例によるメモリモジュールは、前記モジュール上に配され、ページを有する動的メモリセルアレイをそれぞれ含み、コマンドに応答して、それぞれのページを駆動する複数の動的メモリ装置、及び前記モジュール上のメモリバッファ装置に備わり、前記複数の動的メモリ装置に動作自在に連結され、前記コマンドに応答して、前記それぞれのページの動作に影響を与えるために、それぞれのページに係わるメモリ装置動作パラメータを保存するメモリ装置動作パラメータ保存回路を具備することを特徴とする。一方、本発明の他の実施形態によるメモリモジュールは、前記モジュール上に配され、ページを有する動的メモリセルアレイをそれぞれ含む複数の動的メモリ装置、及び前記複数の動的メモリ装置に連結され、それぞれのページのリフレッシュ動作に影響を与えるために、前記それぞれのページに係わるリフレッシュ動作パラメータを保存する動的メモリ装置動作パラメータ保存回路を含む前記モジュールの外部インターフェースに連結されるDRAM管理部を具備することを特徴とする。一方、本発明の一実施形態によるメモリシステムは、前記メモリシステム内にデータをライトおよびリードするためのメモリコントローラ装置、及び前記メモリコントローラ装置に連結されるメモリモジュールを具備し、前記メモリモジュールは、前記モジュール上に配され、多数の領域を有する動的メモリセルアレイをそれぞれ含み、前記メモリコントローラ装置の動作に応答して、それぞれの領域を駆動する複数の動的メモリ装置、及び前記モジュール上に配され、複数の動的メモリ装置に連結され、前記メモリコントローラ装置の動作に応答して、前記それぞれの領域の動作に影響を与えるために、前記それぞれの領域に係わるリフレッシュ動作パラメータを保存するメモリ装置動作パラメータ保存回路を含むDRAM管理部を具備することを特徴とする。一方、本発明の一実施形態によるスタックメモリ装置は、DRAM管理部を含み、前記DRAM管理部は、コマンドに応答して、動的メモリセルアレイの領域それぞれの動作に影響を与えるために、前記それぞれの領域に係わるメモリ装置動作パラメータを保存するメモリ装置動作パラメータ保存回路を含む第1集積回路レイヤ、及び前記第1集積回路レイヤ上に位置し、前記領域を有する動的メモリセルアレイを含み、スルーシリコンビアによって、前記第1集積回路レイヤに連結される第2集積回路レイヤを具備することを特徴とする。一方、本発明の他の実施形態によるメモリシステムは、複数の領域を有する動的メモリセルアレイを含み、コマンドに応答して、前記複数の領域を動作する動的メモリ装置;前記動的メモリ装置に連結され、前記コマンドを発する制御回路;前記制御回路に備わり、前記コマンドに応答して、前記複数の領域それぞれの動作に影響を与えるために、前記領域それぞれに係わるメモリ装置動作パラメータを保存する動的メモリ装置動作パラメータ保存回路を具備することを特徴とする。一方、本発明の一実施形態による動的メモリ管理回路の動作方法は、DRAMの領域それぞれに係わるリフレッシュ動作パラメータをDRAM動作パラメータ保存回路内に保存する段階と、前記リフレッシュ動作パラメータに基づき、前記領域それぞれに対するリフレッシュ動作を別途に行う段階と、を具備し、前記リフレッシュ動作パラメータは、前記領域それぞれのリフレッシュ動作に影響を与えることを特徴とする。一方、本発明のさらに他の実施形態によるメモリモジュールは、モジュールボード;前記モジュールボード上に装着され、多数の領域regionを有するメモリセルアレイを含む一つ以上の第1半導体チップ;前記モジュールボード上に装着され、前記第1半導体チップのメモリセルアレイの多数の領域それぞれに対する動作パラメータを保存する保存回路storagecircuitを含み、前記動作パラメータを参照して、メモリセルアレイを前記領域別に制御する第2半導体チップ;を具備することを特徴とする。本発明の半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法によれば、高容量メモリに適した運用ポリシーを採用することによって、メモリの高容量趨勢に能動的に対処でき、メモリ性能を向上させる。また、DRAMの有限データ保有特性に対応して、多様な運用ポリシーを採用してDRAMを統合管理することによって、高容量趨勢のDRAMに能動的に対処でき、電流消耗減少及びメモリ性能を向上させる。以下、本発明の望ましい実施形態について、本発明が属する技術分野で当業者に本発明の徹底した理解を提供する意図以外には他の意図なしに、添付した図面を参照しつつ詳細に説明する。半導体装置としてメモリ装置は、DRAMdynamicrandomaccessmemoryやSRAMstaticrandomaccessmemoryなどの揮発性volatileメモリ;PRAMphasechangerandomaccessmemory、遷移金属酸化物complexmetaloxidesなどの可変抵抗特性物質を利用したRRAM登録商標resistiverandomaccessmemory、強磁性体物質を利用したMRAMmagnetoresistiverandomaccessmemoryなどの、理想的にはリフレッシュrefresh不要の不揮発性nonvolatileメモリ;を含む。最近では、不揮発性メモリにもリフレッシュ動作を適用する傾向がある。DRAMは、その構造上、有限データ保有finitedataretention特性を有するので、これに対応するための多様な手段が考案されている。例えば、ハードウェア的な方法を使用して、DRAMに保存されたデータを維持し、一定時間周期ごとにリフレッシュ動作を行う方法は、広く利用されているポリシーpolicyのうち一つである。このようなポリシーに合わせて、DRAMのコア構造が最適化されており、DRAMの用途もまた、これに合うように進化してきたために、メモリ階層内で、このようなポリシーを容易に変え難い。DRAMの有限データ保有特性によって、正常なセルの場合も、スペックspecで定めた時間が過ぎれば、そのデータの有効性が保証されるものではない。これに対応するためのポリシーの一例として、リフレッシュポリシーは、スペック値が64msである場合、前記スペック値として設定されるリフレッシュ周期ごとに、セルに保存されたデータをリフレッシュする。しかし、DRAMセルがだんだんと小さくなるにつれ、データ保有特性が低下するので、スペック値は、さらに小さな値に修正される可能性があり、その場合、リフレッシュをさらに頻繁に行うことになるので、パワー消耗を増大させるだけではなく、リフレッシュ動作区間が増大するのでI/Oinput/output帯域幅bandwidthが低減するという問題が発生する。それ以外にも、データの有効性を保証するために、アプリケーションごとに互いに異なるポリシーが適用されうる。例えば、エラー訂正回路errorcorrectioncircuitの採用や、メモリセルのアドレスを代替するリペアRepair技術の採用は、有限データ保有特性に対応して、データの有効性上昇のために採用されうる。しかし、このような多様なポリシーをDRAMチップ内部にいずれも採用し難く、また、アプリケーション別に互いに異なるポリシーを採用したDRAMチップを生産することは、その開発費や生産費用を増大させる。また、互いに異なるポリシーを採用する場合、DRAMが有することができる汎用メモリとしての長所を引き落とす。以下、本発明の実施形態として、メモリ動作の特性向上のための多様なポリシーを採用しつつ、汎用メモリとしての長所を維持させる半導体装置、メモリモジュール及びシステムの実施形態を開示する。図1は、本発明の一実施形態によるメモリモジュール及びメモリシステムを示すブロック図である。図1に図示されているように、本発明の一実施形態によるメモリモジュール1000は、一つ以上の半導体装置1100,1200_1ないし1200_nを具備する。一方、メモリシステムは、メモリコントローラと半導体装置とを含むことができ、例えば、図1に図示されているように、半導体メモリシステム100は、前記メモリモジュール1000と、メモリコントローラ2000とを具備する。メモリコントローラ2000は、メモリモジュール1000に備わる半導体装置を制御するための各種信号、例えば、コマンド/アドレスCMD/ADD、クロック信号CLKを提供し、メモリモジュール1000と通信し、データDQをメモリモジュール1000に提供したり、データDQをメモリモジュール1000から受信する。メモリモジュール1000を中心として、本発明の実施形態による動作を説明すれば、次の通りである。メモリモジュール1000のモジュールボードmoduleboard上には、一つ以上の半導体装置1100,1200_1ないし1200_nが装着され、例えば、半導体装置1100,1200_1ないし1200_nは、メモリ管理チップmanagementchip1100と、メモリセルアレイを含む一つ以上のメモリチップ1200_1ないし1200_nとを含む。前記メモリ管理チップ1100は、動的メモリ管理部、動的メモリ管理回路、またはDRAM管理部とも言える。本発明について説明するにあたり、メモリセルアレイは、DRAMセルを含み、メモリチップ1200_1ないし1200_nは、DRAMチップであると仮定する。DRAMチップ1200_1ないし1200_nそれぞれは、メモリセルアレイ図示せずを含む。メモリセルアレイは、多数の領域に区分される。例えば、メモリセルアレイは、多数個のバンクbankを含み、前記領域は、バンクとして定義されうる。または、メモリセルアレイは、多数個のランクrankを含み、前記領域は、ランクとして定義されうる。また、DRAMモジュール上のページpageは、1回のRASrowaddressstrobeactive命令が印加されたとき、DRAMセルからビットラインセンスアンプに移動するデータブロックを示し、これによって、メモリセルアレイは、多数枚のページを含む。以下、前記メモリセルアレイの領域をページと定義し、本発明の実施形態による動作について説明する。モジュール動作レベルで、メモリ管理チップ1100は、DRAMチップ1200_1ないし1200_nそれぞれに対する直接的及び/または間接的な制御動作を行う。メモリ動作性能向上のための多様なポリシーが、メモリ管理チップ1100に採用され、特に、有限データ保有問題に関連したポリシーを行う機能ブロックが、メモリ管理チップ1100に採用される。また、DRAMチップ1200_1ないし1200_nそれぞれに対する直接的及び/または間接的な制御動作を行うにあたり、メモリ管理チップ1100は、DRAMチップ1200_1ないし1200_nのメモリセルアレイのそれぞれのページに係わる動作パラメータ値または、メモリ装置動作パラメータを保存する。本発明の実施形態による概念において、前記動作パラメータ値は、メタデータmetadataであると言い、前記メタデータは、実際メモリセルに保存されるデータを除外した残りのデータでありうる。また、前記メタデータは、ページの動作状態、特性などに係わる情報を含むデータでありうる。動作パラメータ値は、メモリ管理チップ1100に備わるメモリ装置動作パラメータ保存回路図示せずに保存されうる。一例として、前記メモリ装置動作パラメータ保存回路は、レジスタとして具現されうる。図2は、図1のメモリ管理チップの一具現例を示すブロック図である。図1及び図2を参照すれば、メモリ管理チップ1100は、制御ユニット1110、リフレッシュスケジューラ1120、動作パラメータ保存回路1130MDOPmemorydeviceoperationalparameterstoragecircuit及び温度センサ1140を具備する。リフレッシュスケジューラ1120は、特定周期または周波数に基いて、特定ページのリフレッシュ動作を管理し、実際特定ページに対するリフレッシュ動作は、動作パラメータ保存回路1130に保存されたページに係わる動作パラメータの値に基いて遂行されうる。これによって、ページに係わる動作パラメータは、命令に応答するページそれぞれに対するリフレッシュ動作に影響を与えうる。制御ユニット1110は、メモリコントローラ2000から提供されるコマンド、アドレスCMD/ADD、クロック信号CLK及びデータDQを受信する。制御ユニット1110は、メモリコントローラ2000からの信号を一定サイズのバッファ図示せずに保存し、これをDRAMチップ1200_1ないし1200_nに提供する。または、動作パラメータ保存回路1130に保存された情報を参照し、メモリコントローラ2000からのコマンド、アドレスCMD/ADDなどの信号が処理され、その処理された信号を、DRAMチップ1200_1ないし1200_nに提供する。リフレッシュスケジューラ1120は、メモリセルアレイのリフレッシュ動作を管理する。例えば、リフレッシュスケジューラ1120は、外部のリフレッシュ命令と係わりなく、その内部で、リフレッシュコマンドCMD_Ref及びリフレッシュアドレスADD_Refを発生させ、これをDRAMチップ1200_1ないし1200_nに提供する。このために、リフレッシュスケジューラ1120内部には、リフレッシュ周期に係わる情報を生じさせるためのタイマ図示せずと、リフレッシュサイクルに係わる情報を生じさせるためのタイマ図示せずとを具備する。また、リフレッシュスケジューラ1120は、RORRASonlyrefresh方式と同一または類似して、リフレッシュ動作を制御することができ、DRAMチップ1200_1ないし1200_nに、リフレッシュの動作の開始と終了とを知らせるアクティブ信号、リフレッシュのサイクル情報及びリフレッシュされるページのアドレス情報を提供する。また、リフレッシュ動作中、メモリコントローラ2000からリード/ライトのためのアクティブ信号がメモリ管理チップ1100に提供され、制御ユニット1110は、リフレッシュスケジューラ1120の動作状態を参照し、DRAMチップ1200_1ないし1200_nが、busy状態であることを示す情報を、メモリコントローラ2000に提供する。リフレッシュスケジューラ1120は、メモリセルアレイのリフレッシュ動作をページ別に管理する。DRAMのリフレッシュ動作は、リード/ライト動作なしにRASactiveを順次的に印加し、DRAMセルのデータをビットラインセンスアンプに移動させた後、ビットラインセンスアンプのデータを、再びDRAMセルに書き換えするrewriteことによって行われる。ページ別にリフレッシュを管理するにあたり、メモリセルアレイの全体のページのうち一部のページについては、リフレッシュ動作を行う一方、他の一部のページについては、リフレッシュ動作を遂行しない方式で管理されうる。例えば、メモリセルアレイのページを順次にリフレッシュしている最中、リード/ライト動作のために、一部のページまたはオープンされたページが選択されれば、前記順次的なリフレッシュ動作時に、当該ページに対するリフレッシュ動作をスキップさせる。例えば、第1ページないし第mページを順次にリフレッシュする場合、第aページに対するリフレッシュ動作が完了した後、第abページに対するリード/ライト動作が行われる場合、前記第abページについては、リフレッシュ動作をスキップする。リフレッシュスケジューラ1120は、このようなページそれぞれに係わる動作パラメータを参照し、リフレッシュ動作を選別的に行うことができる。例えば、動作パラメータは、それぞれのページに対して、互いに異なる値を有することができ、これによって、各ページに対して互いに異って動作するように影響を与える。このために、動作パラメータ保存回路1130は、メモリチップ1200_1ないし1200_nのメモリセルアレイのページそれぞれに係わる動作パラメータを保存する。動作パラメータ保存回路1130は、レジスタでもって具現され、それぞれのページに対応して、所定のビット例えば、それぞれのページ当たり64ビットのバッファが割り当てられる。また、それぞれのページに対応して割り当てられたバッファの一部には、リフレッシュに関連した情報動作パラメータが保存される。リフレッシュスケジューラ1120は、動作パラメータ保存回路1130に保存された動作パラメータを参照して、リフレッシュ動作をページ別に管理するための制御信号ADD_Ref,CMD_Refを発する。一方、図2に図示された温度センサ1140は、メモリモジュール1000内の温度情報を参照して、リフレッシュ周期を調節するために配され、リフレッシュスケジューラ1120は、温度センサ1140からの温度情報を受信し、これを参照して、メモリセルアレイに対するリフレッシュ周期を設定する。図3は、図1のDRAMチップの一具現例を示すブロック図である。図1に図示されたDRAMチップのうちいずれか一つを例にとって説明し、図3に図示されているように、DRAMチップ1200_1は、多数のDRAMセルを含むメモリセルアレイ1210、ロウデコーダrowdec1220、カラムデコーダcolumndec1230及びセンスアンプ部senseamp1240を具備する。また、DRAMチップ1200_1は、メモリセルアレイ1210を駆動するため、またはリフレッシュ動作を行うための周辺回路として、コマンドデコーダcommanddec1250、リフレッシュ制御回路1260、内部アドレス発生部ADDgen1270及びアドレスバッファ部ADDbuf1280を具備する。コマンドデコーダ1250は、外部から入力される外部コマンド例えば、/RAS、/CAS、/WEなどの信号をデコーディングし、DRAMチップ1200_1を駆動するための内部コマンドを発する。また、外部のアドレスADDは、アドレスバッファ部1280に提供されて、ロウrowを選択するためのロウアドレスADD_Rと、カラムを選択するためのカラムアドレスADD_Cは、それぞれロウデコーダ1220及びカラムデコーダ1230に提供される。一方、コマンドデコーダ1250のデコーディング結果によって、DRAMチップ1200_1は、オートリフレッシュモードやセルフリフレッシュモードに進み、リフレッシュ制御回路1260は、コマンドデコーダ1250のデコーディング結果に応答して、リフレッシュ信号REF_Sを発する。また、内部アドレス発生部1270は、前記リフレッシュ信号REF_Sに応答してリフレッシュが行われるページを選択するための内部アドレスADIを発生させ、これをアドレスバッファ部1280に提供する。アドレスバッファ部1280は、その内部にスイッチ図示せずを具備し、リード/ライト動作時には、外部のアドレスADDを入力され、これをロウデコーダ1220に提供してページを選択する。一方、オートリフレッシュモードやセルフリフレッシュモードに進むときには、内部アドレスADIを入力され、これをロウデコーダ1220に提供してページを選択する。また、メモリ管理チップ1100のリフレッシュスケジューラ1120によるリフレッシュ動作時には、内部アドレス発生部1270は非活性化され、リフレッシュスケジューラ1120からのリフレッシュアドレスADD_Refがアドレスバッファ部1280に提供される。また、リフレッシュスケジューラ1120によるリフレッシュ動作の間、オートリフレッシュモードやセルフリフレッシュモードは非活性化される。本発明の実施形態によれば、DRAMチップ1200_1のメモリセルアレイ1210に対するリフレッシュ動作が、リフレッシュスケジューラ1120によって管理されるので、オートリフレッシュ及び/またはセルフリフレッシュのための回路が、DRAMチップ1200_1から除去されるが、DRAMチップ1200_1を汎用メモリとして使用するために、オートリフレッシュ及び/またはセルフリフレッシュに係わる回路が、DRAMチップ1200_1に備わると説明する。図4A及び図4Bは、メモリセルアレイのページ構造及び動作パラメータ保存回路の一具現例を示す図面である。図4Aには、モジュールボード図示せず上に装着されたn個のDRAMチップDRAM1ないしDRAMnが図示されており、それぞれのDRAMチップは、m枚のページPAGEを有するメモリセルアレイを具備する。メモリモジュールに、1回のRASactive命令を印加したとき、メモリモジュール上のいずれか1枚のページのデータが、ビットラインセンスアンプに移動する。ページは、同一アドレスによって選択され、メモリモジュール上で、1つのアドレスによって、所定のバイト大きさのページのデータ例えば、8kbyteのデータがビットラインセンスアンプに移動する。一方、図4Bには、図2の動作パラメータ保存回路1130の一具現例が図示されている。図4Bに図示されているように、動作パラメータ保存回路1130は、レジスタでもって具現され、また、メモリモジュール上のm枚のページに対応して、m個の保存領域R[1]ないしR[m]が割り当てられる。例えば、第1保存領域R[1]には、第1ページPAGE1に係わる動作パラメータが保存され、第2保存領域R[2]には、第2ページPAGE2に係わる動作パラメータが保存される。それぞれの保存領域には、所定サイズのバッファが割り当てられ、例えば、64ビットbitのバッファが、それぞれの保存領域に割り当てられる。動作パラメータ保存回路1130には、DRAMチップを制御するための多様なポリシーに係わる情報が保存される。図4Bに図示されているように、m個の保存領域R[1]ないしR[m]それぞれは、多数ビットkbitのバッファを含み、前述のように、それぞれの保存領域は、64ビットのバッファからなる。それぞれの保存領域は、多数のフィールドfieldを含み、それぞれのフィールドには、DRAMチップを制御するための多様なポリシーに係わる情報が保存される。例えば、リフレッシュ動作に関連した動作パラメータを保存し、動作パラメータは、リフレッシュ遂行に係わるリフレッシュフィールドrefreshfieldと、リフレッシュ周期と関連したデュアルリテンションフィールドdualretentionfieldを含む。また、図4Bには、リフレッシュフィールドが、1ビットのバッファからなり、デュアルリテンションフィールドが、2ビットのバッファからなる例が図示されているが、それは、設計変更によって多様に変形が可能である。図5は、図2のリフレッシュスケジューラの一具現例を示すブロック図である。図5に図示されているように、前記リフレッシュスケジューラ1130は、リフレッシュと係わる全般的な制御動作及び駆動動作を行うリフレッシュ駆動部1131、クロック信号CLKをカウンティングし、リフレッシュの周期periodに係わる周期情報T_Refを生じさせる周期情報発生部1132、遅延動作に基いて、リフレッシュのサイクルcycleに係わるサイクル情報T_Rfcを生じさせるサイクル情報発生部1133、及びリフレッシュアドレスを生じさせるリフレッシュアドレスポインタ1134を具備する。リフレッシュアドレスポインタ1134は、ロウアドレスのビット数と同数のトグルフリップフロップが直列に連結された形態のリップルキャリカウンタripplecarrycounterとして具現されうる。メモリセルアレイの1枚のページを選択するためのアドレスが、pビットである場合、リフレッシュアドレスポインタ1134は、pビットのリフレッシュアドレスを生じさせる。また、リフレッシュスケジューラ1130は、動作パラメータを、少なくとも1つのマスターフラグと比較する動作に基いて、リフレッシュ動作を管理することができ、このために、マスターフラグを保存するマスターフラグ保存部masterflag1135がさらに備わる。または、リフレッシュスケジューラ1130内で生じる各種情報が、前記マスターフラグとして利用され、例えば、リフレッシュアドレスポインタ1134で生じるリフレッシュアドレスのうちいずれか一つまたはそれ以上のビット値が、マスターフラグとして利用されもする。周期情報発生部1132は、デジタル方式またはアナログ方式によって、リフレッシュの周期に係わる周期情報T_Refを発生させることができる。図5では、システムクロック信号CLKをカウンティングすることにより、周期情報T_Refを生じさせる構成と、オシレータoscillatorからの発振信号を周期情報T_Refとして発生させる構成とが周期情報発生部1132に備わり、前記2つの信号のうちいずれか1つの信号を、周期情報T_Refとして提供するためのマルチプレクサが周期情報発生部1132によって備わる例を図示している。しかし、周期情報発生部1132は、デジタル方式またはアナログ方式のうちいずれか1つの方式によって周期情報T_Refを発生させてもよい。また、サイクル情報発生部1133は、リフレッシュ周期の開始を知らせる信号Initをリフレッシュ駆動部1131から提供され、前記信号Initを遅延する動作に基いて、リフレッシュのサイクルに係わるサイクル情報T_Rfcを生じさせる。リフレッシュ駆動部1131は、リフレッシュと係わる各種制御信号及び情報ModeCounters,FieldValues,Tempを受信する。各種命令及び情報として、動作モードに係わるモード制御信号ModeCountersがリフレッシュ駆動部1131に提供されうる。前記モード制御信号ModeCountersは、外部から提供される制御命令であって、または図2の制御ユニット1110の外部命令信号CMDをデコーディングした結果でありうる。モード制御信号ModeCountersに応答して、リフレッシュスケジューラ1130の動作モードが制御され、例えば、リフレッシュ駆動部1131の動作がオン/オフ制御されうる。また、フィールド値FieldValuesは、ページに対して互いに異なってリフレッシュ動作に影響を与えるための動作パラメータであり、図2の動作パラメータ保存回路1130から提供されうる。また、温度情報Tempは、リフレッシュの周期値を設定するために参照され、図2の温度センサ1140からリフレッシュ駆動部1131に提供されうる。リフレッシュ駆動部1131は、リフレッシュアドレスポインタ1134から生じるリフレッシュアドレスADD_Refを受信し、これを図1のDRAMチップに提供する。特に、リフレッシュ駆動部1131がリフレッシュアドレスADD_Refを提供するにあたり、前記リフレッシュアドレスADD_Refに対応するページのリフレッシュ特性を示すフィールド値と、マスターフラグ保存部1135からのマスターフラグ値とを比較し、その比較結果に基いて、当該ページのリフレッシュ動作が選択的に行われるように制御する。例えば、リフレッシュ遂行のために、リフレッシュ周期及びサイクル情報を含む各種リフレッシュコマンドRefreshBegin,RefreshEndと、当該ページを選択するためのリフレッシュアドレスADD_RefとをDRAMチップに提供する。前記フィールド値とマスターフラグ値とを比較した結果によって、リフレッシュ動作を実際に行うページのリフレッシュアドレスADD_RefをDRAMチップに提供することによって、リフレッシュ動作を選別的に行わせる。フィールド値とマスターフラグ値との比較動作によるリフレッシュの選択的遂行と関連した具体的な動作については、後述する。図6は、図5のリフレッシュ駆動部を具現する一例を示すブロック図である。図6に図示されているように、リフレッシュ駆動部1131は、比較ユニット1131_1、コマンド/アドレス制御部CMD/ADDcontrolunit1131_2、レジスタ制御部1131_3及びマスターフラグ制御部1131_4を具備する。また、前記リフレッシュ駆動部1131は、DRAMチップに対するリード/ライトのためのロウのアクティブを感知するアクティブロウ感知部1131_5をさらに具備することができる。比較ユニット1131_1は、ページのリフレッシュ動作を制御するための各種比較動作を行う。比較ユニット1131_1は、図5のマスターフラグ保存部1135から一つ以上のマスターフラグMasterFlag_1,MasterFlag_2を受信し、またリフレッシュと係わる少なくとも1つの動作パラメータを受信する。前記リフレッシュと係わる動作パラメータとして、それぞれのページのリフレッシュ遂行と係わるフィールド値と、それぞれのページのリフレッシュの周期と係わるフィールド値を含む。コマンド/アドレス制御部1131_2は、比較ユニット1131_1の比較結果に基づき、メモリセルアレイのページに対するリフレッシュ動作を行うための命令及び/またはアドレスADD_Ref,CMD_Refの出力を制御する。また、レジスタ制御部1131_3は、動作パラメータ保存回路1130図2のフィールド値を変動させる制御動作を遂行し、各種情報を受信して分析し、動作パラメータ保存回路1130のリフレッシュに係わるフィールド値を変動させるための第1制御信号CON1を発する。例えば、比較ユニット1131_1の比較結果が、レジスタ制御部1131_3に提供され、またマスターフラグ例えば、第1マスターフラグ及び/または第2マスターフラグの情報が、レジスタ制御部1131_3に提供されうる。また、DRAMチップをテストした結果として、テスト情報Test_infoがレジスタ制御部1131_3に提供されうる。一方、アクティブロウ感知部1131_5は、メモリセルアレイのページがリード/ライト動作のためにオープンされることを感知し、例えば、前記ページのロウがアクティブされることを感知し、その感知結果をレジスタ制御部1131_3に提供する。レジスタ制御部1131_3は、ページを順次にリフレッシュする最中に、アクティブロウ感知部1131_5から、リードまたはライトのためにオープンされるページのアドレス情報を受信し、当該アドレスに対応する動作パラメータ保存回路1130のフィールド値を変動させる。例えば、フィールド値を変動させるにあたり、マスターフラグ情報MasterFlagを利用することができる。また、レジスタ制御部1131_3は、メモリセルアレイをテストしたテスト情報Test_infoを利用し、動作パラメータ保存回路1130のフィールド値を設定することができる。例えば、メモリセルアレイのページそれぞれに対するリフレッシュ周期に係わるテスト情報Test_infoが提供され、レジスタ制御部1131_3は、前記テスト情報Test_infoに応答して、動作パラメータ保存回路1130のフィールド値を変動させる。テスト情報Test_infoは、外部のテスタ図示せずから提供され、例えば、テスト情報Test_infoは、メモリモジュール1000図1外部のテスタ装備から提供されるか、またはDRAMチップ1200_1ないし1200_n図1それぞれにBISTbuiltinselftest形態で備わるテスタから提供されうる。外部のテスタ装備からテスト情報Test_infoが提供される場合、レジスタ制御部1131_3は、当該情報を利用して、常に固定された値を有するフィールド値を、動作パラメータ保存回路1130に記録することができる。または、BIST形態のテスタが、メモリセルアレイを周期的にテストする場合、レジスタ制御部1131_3は、メモリモジュール1000の初期動作時またはパワーアップ時、リフレッシュに係わるフィールド値を動作パラメータ保存回路1130に記録したり、またはメモリモジュール1000の動作中、周期的にリフレッシュに係わるフィールド値を、動作パラメータ保存回路1130に記録することができる。一方、マスターフラグ制御部1131_4は、マスターフラグ値を可変させる制御動作を遂行し、リフレッシュ周期に係わる時間情報TimeInfoを受信し、マスターフラグ値を可変させるための第2制御信号CON2を発する。レジスタ制御部1131_3は、前記感知結果をさらに利用して、フィールド値を可変させる。前記の通りに構成されうる本発明の実施形態によるメモリモジュールでのリフレッシュ動作の具体的な一例について、図7ないし図9を参照して説明すれば、次の通りである。図7は、リフレッシュ動作によるフィールド値の状態の第1例を示す図面である。図7に図示されているように、動作パラメータ保存回路は、m枚のページそれぞれに対応して、m個の保存領域R[1]ないしR[m]を具備し、それぞれの保存領域は、多数ビットのバッファを具備する。リフレッシュの遂行に係わるリフレッシュフィールドは、1ビットからなる。m個の保存領域R[1]ないしR[m]それぞれのリフレッシュフィールドは、0または1の値に設定される。m個の保存領域R[1]ないしR[m]のリフレッシュフィールドが、いずれも0に設定されるか、またはいずれも1に設定され、または図7に図示されているように、m個の保存領域R[1]ないしR[m]のリフレッシュフィールドが、0と1とを反復する形態に設定されうる。また、第1マスターフラグMasterFlag_1は、0と1との値で反復するように変動される。例えば、リフレッシュ周期T_Refが、64msである場合、前記周期の最初の32msの間、第1マスターフラグMasterFlag_1は、0の値を有し、その後の32msの間、第1マスターフラグMasterFlag_1は、1の値を有するように設定される。第1マスターフラグMasterFlag_1は、図5のマスターフラグ1135から生成される信号であって、またはリフレッシュアドレスポインタ1134で生じるリフレッシュアドレスADD_Refの最上位ビットでありうる。第1マスターフラグMasterFlag_1とリフレッシュフィールド値RefreshFieldValueとを比較し、ページに対するリフレッシュ動作を選択的に行う。当該ページに係わるフィールド値比較、及びこれに基づくリフレッシュ動作が行われれば、ロウアドレスを一つ増加させて発生させ、次のページに係わるフィールド値比較、及びこれに基づくリフレッシュ動作を行う。第1マスターフラグMasterFlag_1とリフレッシュフィールド値RefreshFieldValueとが同じページに対してリフレッシュ動作を行う。例えば、最初の32msの間、0の値を有する第1マスターフラグMasterFlag_1をリフレッシュフィールド値RefreshFieldValueと比較し、0のリフレッシュフィールド値RefreshFieldValueを有するページをリフレッシュする。また、その後の32msの間、1に変動された第1マスターフラグMasterFlag_1をリフレッシュフィールド値RefreshFieldValueと比較し、1のリフレッシュフィールド値RefreshFieldValueを有するページをリフレッシュする。前記のような動作によれば、リフレッシュ周期T_Ref条件を満足させつつ、ページそれぞれがリフレッシュ周期T_Refの間、1回ずつリフレッシュされる。図8は、リフレッシュ動作によるフィールド値の状態の第2例を示す図面である。m個の保存領域R[1]ないしR[m]それぞれのリフレッシュフィールドは、0または1の値に設定され、また第1マスターフラグMasterFlag_1は、0と1との値が反復されるように設定される。図8では、リフレッシュ周期が64msである場合、前記周期の最初の32msの間、第1マスターフラグMasterFlag_1が0の値に設定される例を示している。リフレッシュフィールド値RefreshFieldValueと第1マスターフラグMasterFlag_1の値とを比較し、その値が互いに同じである場合、当該ページに対するリフレッシュ動作を行う。所定のページ、例えば、第2ページに係わるフィールド値の比較動作後、第aページに対するリード/ライト動作のために、第aページがオープンされうる。前記第aページに対するオープン動作が感知されれば、第aページに対応する保存領域R[a]のリフレッシュフィールド値RefreshFieldValueを書き換える。例えば、保存領域R[a]のリフレッシュフィールド値RefreshFieldValueを、現在の第1マスターフラグMasterFlag_1と同じ値に変更したり、現在の第1マスターフラグMasterFlag_1の反転された値に変更することができる。また、リフレッシュフィールド値RefreshFieldValueを変更するにあたり、リード/ライト動作のためにオープンされたページが、現在フィールド値の比較動作が完了したページの以前に位置するか否か、またはその以後に位置するか否かによって変更することができる。例えば、リード/ライト動作のためにオープンされたページ第aページが、現在フィールド値の比較動作が完了したページの以後に位置する場合、当該保存領域R[a]のリフレッシュフィールド値RefreshFieldValueを、現在の第1マスターフラグMasterFlag_1の反転された値である1に変更することができる。一方、リード/ライト動作のためにオープンされたページが、現在フィールド値の比較動作が完了したページの以前に位置する場合、例えば、第2ページがオープンされる場合、第1ページに対応する第1保存領域R[1]のリフレッシュフィールド値RefreshFieldValueを、現在の第1マスターフラグMasterFlag_1の値である0に変更する。これによって、第aページに対してリフレッシュ命令が印加される時間間隔を延長させることができるので、不要なリフレッシュの遂行を防止し、かつ電力消耗を低減させることができる。すなわち、リード/ライトのために、第aページがオープンされる場合、第aページに対するリフレッシュ動作を、前記リード/ライトのためのページオープン動作に代替することができるので、第aページに係わる以前のリフレッシュ命令と、次のリフレッシュ命令との時間間隔を延長させることができる。例えば、第aページのアドレス値によって、32msから64msの間に該当する時間間隔を延長させることができ、これによって、第aページに係わる以前のリフレッシュ命令と、次のリフレッシュ命令との時間間隔が、96msから128msの間に該当する間隔を有させる。また、第aページは、リフレッシュ周期例えば、64msの間、少なくとも1回のデータ書き換え動作が行われるので、リフレッシュ周期スペックを満足させられる。図9は、リフレッシュ動作によるフィールド値の状態の第3例を示す図面である。図9では、動作パラメータ保存回路がデュアルリテンションフィールドdualretentionfieldを含み、デュアルリテンションフィールド値DualRetentionFieldValueを参照することによって、リフレッシュ動作が制御される例が図示される。図9に図示されているように、m個の保存領域R[1]ないしR[m]それぞれは、デュアルリテンションフィールドを含み、それぞれの保存領域のデュアルリテンションフィールドは、1ビット以上のバッファ例えば、2ビットのバッファを含む。DRAMのリフレッシュ特性は、ページ単位で互いに異なるリフレッシュ特性を示す。例えば、メモリセルアレイの一部のページは、64msの周期でもってリフレッシュが行われるが、他の一部のページは、32msまたは128msの周期でもってリフレッシュが行われる。デュアルリテンションフィールドは、それぞれのページのリフレッシュ周期に係わる情報を保存し、例えば、64msのリフレッシュ周期を有するページに対応して、0値が保存され、128msのリフレッシュ周期を有するページに対応して、1値が保存されうる。また、デュアルリテンションフィールドが、2ビットのバッファを含む場合、リフレッシュ周期が3個以上に区分され、それぞれのページのリフレッシュ特性によって、フィールド値が00、01、10、11のうちいずれか一つに保存されうる。前記のようなデュアルリテンションフィールドの設定は、初期のテストを介して、毎回パワーアップpowerup時に決定して設定を行ったり、メモリ動作中に周期的にテストを行い、デュアルリテンションフィールドを更新されうる。または、DRAMチップ内部に、関連情報がアンチヒューズantifuseなどの方法によって保存され、当該情報を読み取って設定を行うことができる。リフレッシュの基本周期単位が32msに設定された場合、リフレッシュスケジューラ1120は、クロックカウンティングなどを介して、32msごとにフィールド値の比較動作を行う。例えば、リフレッシュ周期が32msである場合、デュアルリテンションフィールド値DualRetentionFieldValueが00に設定され、リフレッシュ周期が64msである場合、デュアルリテンションフィールド値DualRetentionFieldValueが01に設定されうる。また、リフレッシュ周期が128msである場合、デュアルリテンションフィールド値DualRetentionFieldValueが10に設定されうる。デュアルリテンションフィールド値DualRetentionFieldValueと比較される第2マスターフラグMasterFlag_2がリフレッシュスケジューラ1120内に設定され、例えば、第2マスターフラグMasterFlag_2は、32msごとに、00、01、10、11に変更される。リフレッシュスケジューラ1120が、リフレッシュを行うページのロウアドレスを発生させれば、当該ページに対応する保存領域内のデュアルリテンションフィールド値DualRetentionFieldValueを参照する。デュアルリテンションフィールド値DualRetentionFieldValueが00であるページについては、第2マスターフラグMasterFlag_2に関係なく、常にリフレッシュ動作を行う。そして、第2マスターフラグMasterFlag_2が、01と11とである場合には、デュアルリテンションフィールド値DualRetentionFieldValueが00であるページ以外にも、第2マスターフラグMasterFlag_2のLSBleastsignificantbit値をデュアルリテンションフィールドのLSB値と比較し、その値が同じであるページをさらにリフレッシュする。また、第2マスターフラグMasterFlag_2が10である場合には、第2マスターフラグMasterFlag_2のMSBmostsignificantbit値をデュアルリテンションフィールドのMSB値と比較し、その値が同じであるページをさらにリフレッシュする。前記のような動作により、それぞれのページが32ms、64ms及び128msのうちいずれか1つの周期でもって、リフレッシュ動作が行わせる。図8及び図9の例では、リフレッシュフィールドとデュアルリテンションフィールドとをそれぞれ区分して説明したが、実際本発明の一実施形態によれば、リフレッシュフィールド及びデュアルリテンションフィールドをいずれも参照して、ページに対するリフレッシュ動作を行うことができる。例えば、所定のページに、リード/ライトのためのオープンopen動作が行われず、リフレッシュ対象に該当しても、前記ページのリフレッシュ周期が長く設定された場合には、デュアルリテンションフィールドを参照して、前記ページに対するリフレッシュが行われない。一方、本発明と関連して、前記リフレッシュ動作以外に、他の多様なポリシーがメモリモジュールまたはメモリシステム内に採用することができ、このような多様なポリシーは、前述の実施形態でも適用が可能である。これについては、以後の実施形態を介して説明する。また、本発明による多様なポリシーの統合管理は、他の形態のメモリモジュールでも適用が可能であり、例えば、SIMMsingleinlinememorymodule、DIMMdualinlinememorymodule、SO-DIMMsmalloutlineDIMM、UDIMMunbufferedDIMM、FBDIMMfullybufferedDIMM、RBDIMMrankbufferedDIMM、LRDIMMloadreducedDIMM、mini-DIMM及びmicro-DIMMなど多様な形態のメモリモジュールに適用されうる。以下、本発明が適用される他の形態のメモリモジュールの例、及びメモリ駆動のための他のポリシーと関連して説明する。図10A及び図10Bは、本発明の他の実施形態によるメモリモジュール及びメモリシステムを示すブロック図である。図10Aに図示されているように、本発明の一実施形態によるメモリモジュール4000Aないし4000Cそれぞれは、一つ以上の半導体装置4100を含む。一方、メモリシステム200は、メモリコントローラ3000と、半導体装置4100が装着されたメモリモジュール4000Aないし4000Cとを具備する。また、メモリシステム200は、クロック発生部3100をさらに具備し、クロック発生部3100から生じるクロック信号は、メモリコントローラ3000に提供されるか、またはそれぞれのメモリモジュール4000Aないし4000Cに提供されうる。図10Aに図示されたメモリモジュール4000Aないし4000Cは、FBDIMM形態のモジュールであり、メモリモジュール4000Aないし4000Cそれぞれは、AMBadvancedmemorybuffer4200を具備する。FBDIMM形態のメモリモジュールそれぞれは、メモリコントローラ3000と通信し、メモリコントローラ3000とモジュール内のAMB4200とが、ポイントツーポイントpointtopoint方式で接続される。あるメモリモジュールに備わるAMBと、他のメモリモジュールに備わるAMBは、互いにパケットを送受信することができる。これによれば、半導体メモリシステム200に接続されるメモリモジュール数を増加させることができるので、大容量化が可能であり、またFBDIMMは、パケットプロトコルpacketprotocolを利用するために高速動作が可能である。図10Bは、図10Aのメモリシステム200の通信方式の一例を示している。図10Bでは、説明の便宜上、メモリコントローラ3000及び第1メモリモジュール4000Aしか図示していない。図10Bに図示されているように、メモリコントローラ3000と第1メモリモジュール4000AのAMB4200は、直列通信方式seriallinkによって、パケットを送受信し、第1メモリモジュール4000AのAMB4200は、隣接したメモリモジュールのAMB一例として、第2メモリモジュールのAMBとパケットを送受信する。前記パケットに含まれたアドレス及びコマンドCMD/ADD、クロック信号CLK及びデータDataは、半導体装置例えば、DRAM4100に提供される。前記の通りに構成されうる本発明のメモリモジュール及び半導体メモリシステムについて、1つのメモリモジュール例えば、第1メモリモジュール、4000Aを中心として説明すれば、次の通りである。図11は、図10AのAMB4200の一具現例を示すブロック図である。図11に図示されているように、前記AMB4200は、外部のクロック信号を受信し、AMB4200内部で使われるクロック信号を発するPLLphaselockedloop4240と、外部からのパケットをライトし、コマンドCMDをデコーディングするか、またはパケットの損傷いかんを確認するためのCRCcyclicredundancycheckを行うAMBコアadvancedmemorybuffercore4220;パケットの双方向への伝達を制御する経路制御ロジックbidirectionalpaththroughlogic4230を具備する。特に、AMB4200には、本発明の実施形態による多様なポリシーが適用され、メモリに対する統合的な管理を行うメモリ管理部4210がさらに備わる。図12は、図11のメモリ管理部4210の一具現例を示すブロック図である。図12に図示されているように、前記メモリ管理部4210は、動作パラメータを保存する動作パラメータ保存回路MDOPstoragecircuit4211と、メモリに対するリフレッシュ動作を管理するリフレッシュスケジューラ4212とを具備する。また、メモリ管理部4210は、外部から、またはAMBコア4220から、クロック信号CLK、コマンド/アドレスCMD,ADD及びデータDQなどを受信して、これを処理する制御ユニット4216、メモリの一定個数のアドレス情報を保存するLRUleastrecentlyused/FIFOfirstinfirstout部4213、メモリに保存されたデータのビットエラーいかんをモニタリングするために、メモリセルをリードするスクラバscrubber4214、及びメモリの一部ページにエラー訂正が不可能なエラーが発生した場合、エラーページをリダンダントページで代替するためのアドレス交換制御部4215などをさらに具備する。また、メモリ管理部4210は、本発明の半導体メモリシステムが使われるアプリケーション例えば、コンピュータシステムの作業ロードを分析して予測する作業ロード分析部workloadanalyzerpredictor4217、メモリのリード/ライトに係わる動作電圧を制御するDVFSdynamicvoltagefrequencyscaling制御部4218、データに対するエラー訂正を行うエラー訂正部ECC4219_1、及び周辺温度を感知して温度情報を生じさせる温度センサ4219_2をさらに具備することができる。図13A、図13B、図13C及び図13Dは、図12のメモリ管理部に備わる構成の一具現例を示す図面であり、図13Aは、図12の動作パラメータ保存回路の一具現例を示している。前記動作パラメータ保存回路4211は、レジスタでもって具現され、図4に図示されているように、メモリモジュール上のm枚のページに対応し、m個の保存領域R[1]ないしR[m]が割り当てられる。図13Aは、いずれか1つの保存領域例えば、第1保存領域、R[1]の例を示し、第1保存領域R[1]は、所定サイズのバッファを含み、また多数個のフィールドからなる。また、図13Aで、第1保存領域R[1]に図示された数字は、バッファのビット順序を示す。第1保存領域R[1]は、リフレッシュ遂行に係わるリフレッシュフィールド、リフレッシュ周期と関連したデュアルリテンションフィールド、スクラビング動作と関連したスクラビングフィールドscrubbingfield、メモリに保存されたデータのリクレームreclaimに関連したリクレームフィールドreclaimfield、エラーページのアドレス交換に関連したアドレス交換フィールドswapaddressfield、メモリのリード/ライト動作の電圧に係わる動作電圧フィールドvoltageoperationfield、及びECC訂正と関連したECCフィールドECCFieldなどを含む。また、スクラビングフィールドscrubbingfieldは、シングルビットエラーに係わる情報を有するサブフィールドと、フェイルカラムのアドレス情報を有するサブフィールドと、当該ページにマルチビットエラーが発生しているか否かを示す情報を有するサブフィールドと、を含む。また、アドレス交換フィールドswapaddressfieldは、所定アドレスに該当するページに訂正不可能なエラーが発生しているか否かを示すサブフィールドと、リダンダントページのアドレス情報を有するサブフィールドと、を含む。前記の通りに構成されうる本発明の他の実施形態のメモリモジュール及び半導体メモリシステムの動作について、図12及び図13Aを参照して説明すれば、次の通りである。スクラバ4214は、メモリ例えば、図10Aの半導体装置4100に備わるメモリセルアレイで、シングルビットエラーが発生したか否かをモニタリングするために、メモリをリードするスクラビング動作を一定周期ごとに行う。メモリ管理部4210のスクラバ4214は、メモリセルアレイそれぞれのページに対して、スクラビング動作を行い、スクラビングの結果、シングルビットエラーが発生した場合、その結果をメタデータ保存部4211のスクラビングフィールドscrubbingfieldに保存する。例えば、シングルビットエラーサブフィールドが1ビットのバッファからなり、第1ページにシングルビットエラーが発生した場合、第1保存領域R[1]のスクラビングフィールドscrubbingfieldのシングルビットエラーサブフィールドが1の値を有する。また、メモリセルアレイのそれぞれのページのスクラビング結果による他の情報を、メタデータ保存部4211のスクラビングフィールドscrubbingfieldに保存する。例えば、フェイルカラムアドレスサブフィールドは、12ビットのバッファによってなり、前記シングルビットエラーが発生したカラムアドレスcolumnaddressをフェイルカラムアドレスサブフィールドに保存する。また、当該ページで、二つ以上のエラーが検出された場合、前記ページに対応する保存領域のスクラビングフィールドscrubbingfieldに、これを示す情報を保存する。例えば、スクラビングフィールドscrubbingfieldのマルチビットエラーサブフィールドが、3ビットのバッファによってなる場合、当該ページに2ビットのフェイルが発生した場合、マルチビットエラーサブフィールドに001を保存し、3ビットのフェイルが発生した場合、マルチビットエラーサブフィールドに010を保存し、これと類似の方式によって、他の数のフェイルが発生した場合、これを示す情報を保存する。また、8ビット以上のフェイルが発生した場合には、マルチビットエラーサブフィールドに、111を保存する。スクラバ4214は、スクラビングを行うにあたり、動作パラメータ保存回路4211に保存されたスクラビングフィールドscrubbingfieldの値を参照し、これに基いて、メモリセルアレイに対するスクラビング動作を行う。例えば、スクラバ4214は、多数のページを順次にスクラビングし、それぞれのページに対するスクラビングを行う前に、動作パラメータ保存回路4211のスクラビングフィールドscrubbingfieldの値を参照する。シングルビットエラーサブフィールドが0の値を有する場合、スクラバ4214は、これに対応するページについては、スクラビング動作を行わず、一方、シングルビットエラーサブフィールドが1の値を有する場合、スクラバ4214は、これに対応するページについてスクラビング動作を行う。また、スクラビング動作を行うにあたり、フェイルカラムアドレスサブフィールドを参照し、当該ページをスクラビングするにあたり、フェイルカラムアドレスサブフィールドからアドレスを読み取った後、前記アドレスを開始アドレスとして、当該ページに対するスクラビング動作を行う。また、ページで二つ以上のフェイルが発生した場合、データのエラーを訂正するためには、より多くのビットのECC資源ECCパリティparityを必要とする。一般のライト動作時、スクラビングフィールドscrubbingfieldのマルチビットエラーサブフィールド値を参照し、その参照結果によって、ECCパリティをさらに生成し、データに対するエラー訂正動作を行わせる。例えば、マルチビットエラーサブフィールド値が000である場合、1ビットのエラー訂正ECCを使用し、マルチビットエラーサブフィールド値が011である場合、パリティビットをさらに追加し、4ビットのエラー訂正ECCを使用する。図12のECC部4219_1は、マルチビットエラーサブフィールド値を参照し、データのエラー訂正のためのECCパリティを生成する。前記のように、マルチビットエラーサブフィールド値によって、互いに異なるビット数のECCパリティを生成し、前記生成されたECCパリティは、動作パラメータ保存回路4211のECCフィールドECCfieldに保存される。メモリセルアレイに保存されたデータをリードする場合、メモリに保存されたデータと、ECCフィールドECCfieldに保存されたECCパリティとを利用し、原本データを見つけ出すことができる。一方、メモリ、例えばDRAMが使われるコンピュータシステムで、中央プロセッサユニットCPUがメモリ資源を要請する場合、メモリに空スペースがなければ、既存に保存されたデータを削除し、当該スペースを他の用途に使用するためのリクレームreclaim動作が行われねばならない。リクレームreclaim動作遂行時、メモリセルアレイの当該ページのデータが、不揮発性保存装置例えば、ハードディスクドライブHDDに存在する原本データと同じである場合には、前記ページのデータを直ちに削除できるが、ページのデータが原本データと異なる場合または、ページのデータがダーティデータdirtydataである場合には、ハードディスクドライブHDDに当該データを移した後、当該スペースを他の用途に使用しなければならない。前記のようなリクレームreclaim動作を管理するために、図12のメモリ管理部4210の動作パラメータ保存回路4211は、リクレームフィールドreclaimfieldを含み、メモリセルアレイのそれぞれのページが、ダーティデータdirtydataを含むか否かを示す情報を、リクレームフィールドreclaimfieldに保存する。これによって、リクレームreclaim動作を行うにあたり、それぞれのページに保存されたデータをハードディスクドライブHDDにバックアップbackupする必要があるか否かを、リクレームフィールドreclaimfieldを介して確認可能であり、その確認結果に基いて、リクレームreclaim動作が行われる。例えば、ハードディスクドライブHDDのデータがメモリに移された後、リード及び/またはライトのために、メモリのページがオープンされた場合、当該ページのリクレームフィールドreclaimfieldを、1の値に変更することができる。また、メモリ管理部4210は、一定規模の大きさを有するLRU/FIFO部4213を具備し、リクレームフィールドreclaimfield値が変更されたページのアドレス情報が、LRU/FIFO部4213に保存される。メモリセルアレイの一定個数例えば、メモリの全体ページの30のページのアドレス情報が保存され、最近使われたページの順序に基いて、アドレス情報が保存されうる。リクレームreclaim動作のために、LRU/FIFO部4213に保存されたアドレス情報が、外部のメモリコントローラまたはCPUに提供され、外部に提供されたアドレス情報に基いて、リクレームreclaimが行われる。例えば、外部に提供されたアドレスを除外した残りのアドレスに対応するページについて、リクレームreclaimが行われる。一方、メモリ管理部4210のアドレス交換制御部4215は、メモリの一部ページにエラー訂正が不可能なエラーが発生した場合、エラーページをリダンダントページに代替するための動作を行う。またこのために、メタデータ保存部4211は、アドレス交換フィールドswapaddressfieldを含み、アドレス交換フィールドswapaddressfieldは、エラーが発生したページのアドレス情報を有する第1サブフィールドと、前記エラーページを代替replaceするためのリダンダントページのアドレス情報を有する第2サブフィールドと、を含む。リダンダントページは、外部から見えないアドレスを、メモリ装置またはメモリモジュール内で生成して選択される。所定のページにエラー訂正が不可能なエラーが発生した場合、前記ページに対応するアドレス交換フィールドswapaddressfieldの第1サブフィールドの値を変更させることによって例えば、第1サブフィールドに1の値を記録する、前記ページを他のページに変更するか否かの情報を有させる。また、リード/ライト対象のページがアドレス交換対象である場合、第2サブフィールドに保存されたリダンダントページのアドレス情報が読み取られ、リダンダントページのアドレスが、メモリに提供される。一方、メモリ管理部4210のDVFSdynamicvoltagefrequencyscaling制御部4218は、メモリのリード/ライトの動作電圧に係わる情報を管理する。また、このために、メタデータ保存部4211は、メモリのリード/ライト動作の電圧に係わる動作電圧フィールドvoltageoperationfieldを含む。メモリのデータリード/ライト動作時に利用された電圧のレベルに係わる情報が、動作電圧フィールドvoltageoperationfieldに保存され、また前記のような電圧レベルに係わる情報は、メモリのそれぞれのページ別に区分されて保存される。メモリにデータをライトする場合、例えば、1Vの電圧でページにデータをライトした後、1.1Vの電圧で、当該ページのデータをリードする場合、データ1のマージンmarginがデータ0のマージンmarginに比べて脆弱になりえる。従って、ページ別に、動作電圧のレベルに係わる情報を、動作電圧フィールドvoltageoperationfieldに保存し、その後、各種動作例えば、リード動作、リフレッシュ動作などの遂行時、動作電圧フィールドvoltageoperationfieldに保存された情報を参照する。半導体装置やメモリモジュールでのパワー消耗を低減させるために、作業ロード分析部workloadanalyzerpredictor4217は、作業ロードを分析してその結果を提供し、作業ロードが小さい場合、DVFSdynamicvoltagefrequencyscaling制御部4218は、DRAMセルに提供される電圧レベルを下げて動作させる例えば、メモリの動作電圧レベルを1.1Vから1.0Vに下げて動作させる。また、低い電圧によって動作したページに対応する動作電圧フィールドvoltageoperationfieldに、電圧レベルと係わる情報を記録する。例えば、ページが低い電圧によって動作した場合、前記ページに対応する動作電圧フィールドvoltageoperationfieldに1の値を記録する。その後の動作、例えば、リフレッシュ動作時に、リフレッシュスケジューラ4212は、動作パラメータ保存回路4211の動作電圧フィールドvoltageoperationfieldを参照し、参照結果によって、リフレッシュを調節することができる。動作電圧フィールドvoltageoperationfieldは、変動可能な電圧の種類または個数によって、そのビット数が決定されうる。例えば、電圧レベルが1.2V、1.1V、1.0V及び0.9Vの4段階で変動する場合、動作電圧フィールドvoltageoperationfieldは、2ビットのバッファを具備する。もし、メモリのページが、0.9Vや1.0Vに該当する低い電圧でライト動作が行われた場合、前記ページについては、正常電圧で行われるリフレッシュ動作でまずリフレッシュが行われる。例えば、低い電圧モードから正常電圧モードに進むとき、動作パラメータ保存回路4211の動作電圧フィールドvoltageoperationfieldがスキャニングされ、ロー電圧レベルで動作ライトなどの動作がなされたページを、正常電圧でリフレッシュする。このために、リフレッシュ動作は、多数のページに対して連続的にリフレッシュを行う連続リフレッシュ方式と、ページを分散させてリフレッシュを行う分散リフレッシュ方式と、を含む。リフレッシュ周期が始まれば、まず、低い電圧で動作したページを連続してリフレッシュし、前記ページに対するリフレッシュ動作遂行が完了すれば、当該ページに対応する動作電圧フィールドvoltageoperationfield値を変動させる。その後、残りのページについては、前述の実施形態と同じ方式によってリフレッシュを行う。正常電圧モードから低い電圧モードにさらに変わった場合、ライトなどの動作のためにページがオープンされれば、前記オープンされたページに対応する動作電圧フィールドvoltageoperationfield値を変動させる。図13Bは、図12のスクラバ4214の一具現例を示すブロック図である。図13Bに図示されているように、スクラバ4214は、メモリセルアレイのエラー発生いかんをモニタリングするメモリBIST部4214_1と、メモリBIST部4214_1からのテスト結果を利用して、エラー検出を行うエラー検出部4214_2と、を具備する。また、前記メモリBIST部4214_1は、モニタリング動作を全般的に制御したり、テスト動作のための各種コマンドCMD_BISTを発するステートマシン4214_11、メモリセルを選択するためのテストアドレスADD_BISTを生じさせるカウンタ部4214_12、テストを行うためのデータパターンDQ_BISTを生じさせるパターン発生部4214_13、及びデータパターンDQ_BISTと、メモリセルから読まれたパターンとを互いに比較する比較部4214_14を具備する。ステートマシン4214_11は、モード制御信号ModeControlsやフィールド値FieldValuesを受信し、コマンドCMD_BIST及び各種制御信号を発する。例えば、モード制御信号ModeControlsに応答し、スクラバ4214の動作がオン/オフ制御され、ステートマシン4214_11は、フィールド値FieldValuesを参照して、カウンタ部4214_12のアドレス発生動作を制御したり、パターン発生部4214_13のパターン発生動作を制御する。データパターンDQ_BISTがメモリセルに保存されて所定時間後、メモリセルに保存されたパターンがリードされる。比較部4214_14は、本来のデータパターンDQ_BISTと、メモリセルからリードされたパターンとを比較した結果を、エラー検出部4214_2に提供する。エラー検出部4214_2は、前記比較結果に基いて、ページのシングルビットエラー発生いかん、エラーが発生したカラムアドレス情報、及び当該ページで発生したエラービットの数を検出する。また、エラー検出部4214_2は、前記検出結果による情報を、スクラビングフィールドscrubbingfieldに記録する。また、ページにマルチビットエラーが発生した場合、これを示す情報を、ECC部4219_1に提供することによって、ECC部4219_1にマルチビットエラーに対応するECCパリティを生成させる。また、所定のページに多数のビットエラーが発生して、エラー訂正が不可能な場合、これを示す情報をアドレス交換制御部4215に提供することができる。図13Cは、図12のアドレス交換制御部4215の一具現例を示すブロック図である。図13Bに図示されているように、アドレス交換制御部4215は、アドレス交換動作の全般を制御する制御ロジック4215_1、メタデータ保存部4211にアクセスし、フィールド値を記録したり、フィールド値をリードするアクセス部4215_2、当該アドレスに対応するページのアドレス交換サブフィールドの値を検出するフィールド値検出部refreshfieldvaluedetector4215_3、及びフィールド値を検出した結果によって、本来のアドレスやリダンダントアドレスを選択的に出力する選択部4215_4を具備する。制御ロジック4215_1は、図13Bのスクラバ4214からのスクラビング結果を受信することができ、これに応答し、動作パラメータ保存回路4211のアドレス交換フィールドswapaddressfieldを設定または更新することができる。制御ロジック4215_1は、前記スクラビング結果に応答し、アクセス部4215_2を制御し、アクセス部4215_2は、訂正不可能なエラーが発生したページに対応するアドレス交換フィールドswapaddressfieldの第1サブフィールドの値を1に変更させ、また第2サブフィールドで前記エラーが発生したページを代替するためのリダンダントページのアドレス値を記録する。その後、メモリセルアレイに対するリード/ライトのためのアドレスADDが受信されれば、制御ロジック4215_1は、アクセス部4215_2を制御し、前記アドレスADDに対応するアドレス交換フィールドswapaddressfieldの値にアクセスする。フィールド値検出部4215_3は、前記アドレスADDに対応する第1サブフィールドの値を受信し、前記第1サブフィールドの値が1であるか、または0であるかを検出し、その検出結果を選択部4215_4に提供する。選択部4215_4は、第1サブフィールドの値が0である場合、前記アドレスADDを出力し、第1サブフィールドの値が1である場合、アドレス交換フィールドswapaddressfieldの第2サブフィールドに記録されたリダンダントページのアドレスADD_Tを出力する。これによって、リダンダントページを利用するためのアドレス交換動作が、DRAMチップ外部例えば、モジュール上のABMチップで行われ、交換されたアドレスがDRAMチップに提供されることにより、エラー訂正が不可能なページがリダンダントページで代替される。図13Dは、図12のECC部4219_1の一具現例を示すブロック図である。図13Bに図示されているように、前記ECC部4219_1は、エラー訂正のための全般的な動作を制御する制御ロジック4219_11、動作パラメータ保存回路4211にアクセスし、ECC動作に係わるフィールド値を記録したり、リードするアクセス部4219_12、ライトデータData_W及び動作パラメータ保存回路4211のフィールド値を参照し、前記ライトデータData_Wに対応するECCパリティを生じさせるパリティ発生部4219_13、及びメモリセルアレイからのリードデータとECCパリティとを利用して、エラー訂正されたデータDataを生じさせるECCデコーダ部を具備する。ECCデコーダ部は、リードデータからエラー発生を検出するエラー検出部4219_14と、エラー検出結果によるエラー訂正動作を行うエラー訂正部4219_15と、を含む。制御ロジック4215_1は、図13Bのスクラバ4214からのスクラビング結果を受信することができ、また、動作パラメータ保存回路4211に保存されたフィールド値例えば、マルチビットエラーサブフィールド値を参照して、ECC動作を制御することができる。また、制御ロジック4215_1は、リード/ライトに係わる命令CMDに応答し、ECC動作のための各種制御信号を発生させる。アクセス部4219_12は、制御ロジック4215_1の制御下で、動作パラメータ保存回路4211のフィールド値にアクセスし、アクセスされたフィールド値を、ECC部4219_1内の各種回路ブロックに提供することによって、ECC動作が制御される。例えば、所定のページに対するライト命令が印加されれば、アクセス部4219_12は、動作パラメータ保存回路4211のマルチビットエラーサブフィールド値にアクセスし、アクセスされたサブフィールド値をパリティ発生部4219_13に提供する。パリティ発生部4219_13は、マルチビットエラーサブフィールド値によって、互いに異なるビット数を有するECCパリティを生成する。これによって、ライトデータData_Wそれぞれについて、互いに異なるビット数を有するECCパリティを生成し、これをアクセス部4219_12に提供する。アクセス部4219_12は、前記ライトが行われるページに対応するメタデータ保存部4211のECCフィールドECCfieldに、前記生成されたECCパリティを記録する。一方、所定のページに対するリード命令が印加されれば、アクセス部4219_12は、前記ページに対応するECCフィールドECCfieldに記録されたECCパリティを読み取り、これをECCデコーダ部提供する。エラー検出部4219_14とエラー訂正部4219_15は、リードデータData_RとECCパリティとを利用し、リードデータData_Rに対するエラー検出動作及びエラー訂正動作を遂行し、エラー訂正されたデータDataを外部に提供する。図14A、図14Bは、本発明の他の実施形態によるメモリモジュールを示すブロック図である。前述の実施形態では、リフレッシュ動作を含み、その他多様なポリシーがFBDIMMfullybufferedDIMMに適用される一例について説明し、その後は、本発明の実施形態が、RDIMMregistereddualIMMに適用される一例について説明する。図14Aに図示されているように、メモリモジュール5000Aは、モジュールボードmoduleboard上に装着されたメモリ管理チップ5100Aと、一つ以上の半導体装置5200Aと、を含む。前記半導体装置5200Aとして、DRAMセルを具備するDRAMが適用することができる。一方、図14Aには、メモリコントローラ5300Aがさらに図示され、メモリコントローラ5300Aとメモリモジュール5000Aとが、メモリシステムを構成することができる。メモリコントローラ5300Aとメモリモジュール5000Aは、各種システムバス、例えば、データバスDQBus、コマンド/アドレスバスCABus及びクロックバスCLKBusを介して通信する。メモリコントローラ5300Aからのデータ及びクロック信号は、前記システムバス及び半導体装置5200Aらそれぞれに対応して区分されるように配されるバスを介して、半導体装置5200Aに提供される。一方、コマンド/アドレス信号は、メモリ管理チップ5100Aにまず提供され、メモリ管理チップ5100Aがコマンド/アドレス信号をバッファリングし、バッファリングされたコマンド/アドレス信号半導体装置5200Aそれぞれに提供する。図14Aには図示されていないが、メモリ管理チップ5100Aには、前述の実施形態に備わる各種機能ブロックが備わる。例えば、メモリ管理チップ5100Aは、半導体装置5200Aのメモリに係わる動作パラメータを保存する動作パラメータ保存回路を具備する。また、前述のように、メモリセルアレイは、多数の領域を含み、前記動作パラメータ保存回路は、メモリセルアレイの多数の領域それぞれの動作パラメータを動作パラメータ保存回路に保存する。例えば、前記領域として、メモリセルアレイのページ別に動作パラメータを保存する。また、メモリ管理チップ5100Aは、メモリセルアレイのリフレッシュ動作を管理するためのリフレッシュスケジューラ、LRU/FIFO部、スクラバなどの各種機能ブロックを具備する。また、メモリ管理チップ5100Aは、システムバス例えば、コマンド/アドレスバスCABusを介して伝送されるコマンド/アドレス信号を保存するためのコマンド/アドレスバッファ5110Aを具備する。コマンド/アドレスバッファ5110Aからのコマンド/アドレス信号は、半導体装置5200Aに提供され、または、コマンド/アドレス信号は、メモリ管理チップ5100A内で処理動作が行われ、その処理動作が行われたコマンド/アドレス信号が、半導体装置5200Aに提供される。例えば、メモリ管理チップ5100Aは、リード/ライトのための外部のコマンド/アドレス信号をバッファリングして半導体装置5200Aに提供したり、あるいはリフレッシュ動作に関連したリフレッシュ命令CMD_Ref及びリフレッシュアドレスADD_Refを内部で発生させ、これを半導体装置5200Aに提供する。コマンド/アドレス信号は、モジュールボード上に配される内部バスCABUS_Iを介して、半導体装置5200Aに提供される。図14Bは、図14Aのメモリモジュールの他の具現例を示している。図14Bに図示されたメモリモジュール5000Bも、モジュールボードmoduleboard上に装着されたメモリ管理チップ5100Bと、一つ以上の半導体装置5200Bとを含む。また、メモリモジュール5000Bは、システムバスDQBus,CABus,CLKBusを介して、メモリコントローラ5300Bと通信する。メモリ管理チップ5100Bは、前述の実施形態に備わる各種機能ブロックを具備し、またシステムバスを介して伝送されるコマンド/アドレス信号を保存するためのコマンド/アドレスバッファ5110Bを具備する。図14Bは、フライバイデイジーチェーンflybydaisychain形態を有する内部バスCABUS_Iを採用したメモリモジュールを示し、内部バスCABUS_Iは、メモリモジュールの一側から他側に内部コマンド/アドレス信号を伝達する。例えば、メモリ管理チップ5100Aで発生したリフレッシュ命令CMD_Ref及びリフレッシュアドレスADD_Refは、第1半導体装置DRAM1から第n半導体装置DRAMnに順次に伝えられる。図15A、図15Bは、本発明のさらに他の実施形態によるメモリモジュールを示すブロック図である。図15A、図15Bでは、本発明の実施形態がLRDIMM形態のメモリモジュールに適用される例を示している。図15Aに図示されているように、メモリモジュール5000Cは、モジュールボードmoduleboard上に装着されたメモリ管理チップ5100Cと、一つ以上の半導体装置5200Cと、を含む。前記半導体装置5200Cとして、DRAMセルを具備するDRAMチップが適用され、一つ以上のDRAMチップが同じランクに定義されうる。図15Aでは、それぞれのDRAMチップが1つのランクに定義される例を示し、例えば、第1DRAMチップDRAM1が第1ランクRank1に定義され、第2DRAMチップDRAM2が、第2ランクRank2に定義される例を示している。また、メモリモジュール5000Cは、メモリコントローラ5300Cと通信し、メモリモジュール5000Cとメモリコントローラ5300Cとの間で、データDQ、コマンド/アドレス信号CA及びクロック信号CLKなどが送受信される。LRDIMM形態のメモリモジュール5000Cは、二つ以上の半導体装置5200Cが、1つのロジカルチップにグループ化される。メモリ管理チップ5100Cは、半導体装置5200Cのランクを制御するための一つ以上の制御信号を発するロジック素子5110Cを含む。ロジック素子5100は、メモリコントローラ5300Cからコマンド信号及びアドレス信号などを受信し、前記受信されたコマンド信号及びアドレス信号を処理し、ランクを制御するための制御信号CS[1:a]を発する。また、メモリ管理チップ5100Cは、メタデータ保存部、リフレッシュスケジューラなどの前述の実施形態に備わる各種機能ブロックを具備する。これによって、メモリ管理チップ5100Cは、メモリを制御するための各種信号、例えば、半導体装置5200Cのリフレッシュ動作を制御するためのリフレッシュ命令CMD_Ref及びリフレッシュアドレスADD_Refを発生させ、これを半導体装置5200Cに提供する。図15Bは、図15Aのメモリ管理チップ5100Cの一具現例を示すブロック図である。図15Bに図示されているように、前記メモリ管理チップ5100Cは、ロジック素子5110C、メモリ管理チップ5100C及び/またはメモリモジュール5000C内で使われるクロック信号を発するPLL5120C、半導体装置5200Cを管理するための各種ポリシーに係わる機能ブロックが配されたDRAM管理部5130C、メモリコントローラ5300Cから提供される信号を保存するためのレジスタ5140C、及び保存素子を含むSPDserialpresencedetect5150Cを含む。ロジック素子5100Cは、メモリコントローラ5300Cから、入力コマンド及びアドレスCS,CMD,An1,BAなどを受信し、前記入力コマンド及びアドレスCS,CMD,An1,BAに応答し、ランク制御信号CS[1:a]を発する。前記ランク制御信号CS[1:a]は、メモリモジュール5000Cに備わるランクの個数に対応して発生し、望ましくは、前記ランク制御信号CS[1:a]は、メモリモジュール5000Cに備わるランクと同じ個数を有する。外部のメモリコントローラ5300Cは、実際メモリモジュール5000Cに備わるランクより小さい数のランクがメモリモジュール5000Cに備わると認識する。一例として、メモリモジュール5000Cは、n個のランクを具備し、メモリコントローラ5300Cは、メモリモジュール5000Cにn/2個のランクが備わっていると認識する。ロジック素子5100は、選択信号CS0,CS1、アドレスの上位ビットAn1及びコマンドCMDなどの状態によってランクの選択を決定し、これによるランク制御信号CS[1:a]を発する。一方、メモリ管理チップ5100Cのレジスタ5140Cに保存されたコマンドCMD及びアドレスA0-Anは、DRAM管理部5130Cに提供される。DRAM管理部5130Cは、メタデータ保存部、リフレッシュスケジューラなどを含み、前述の実施形態で説明された各種機能ブロックを含む。例えば、DRAM管理部5130Cは、外部からのコマンドCMD、アドレスADDによる動作を行うにあたり、動作パラメータ保存回路に保存された半導体装置5200Cの情報を参照してその動作を管理し、またその内部に備わるリフレッシュに係わるタイマの動作によって、周期的なリフレッシュ命令CMD_Ref及びリフレッシュアドレスADD_Refを生じさせる。また、SPD5150Cは、不揮発性メモリ一例として、EEPROMを具備し、一例として、SPD5150Cには、メモリインターフェース設計時に、メモリモジュール5000Cに装着されたメモリ装置半導体装置5200Cについての情報一例として、ロウアドレス及びカラムアドレスの個数、データ幅width、ランクの数、ランク当たりメモリ密度、メモリ装置の個数及びメモリ装置当たりのメモリ密度などなどが記録される。メモリシステムを初期化する場合、メモリモジュール5000Cの情報Module_infoがSPD5150Cからメモリコントローラ5300Cに提供される。図16は、本発明のさらに他の実施形態によるメモリモジュールを示すブロック図である。図16のメモリモジュール5000Dは、モジュールボードmoduleboard上に装着されたマスターチップMASTER5100Dと、一つ以上のスレーブチップSLAVE5200Dを含む。例えば、1つのマスターチップ5100Dと、n個のスレーブチップ5200Dとがモジュールボードmoduleboard上に装着された例が図16に図示されている。マスターチップ5100Dは、外部のメモリコントローラ5300Dと通信し、システムバスを介して、クロック信号CLK、コマンド/アドレス信号CA及びデータDQなどを送受信する。マスターチップ5100Dは、メモリコントローラ5300Dとのインターフェースのためのインターフェース回路図示せずを具備し、インターフェース回路を介して、メモリコントローラ5300Dからの信号をスレーブチップ5200Dに伝達して、またスレーブチップ5200Dからの信号を、メモリコントローラ5300Dに伝達する。また、スレーブチップ5200Dそれぞれは、メモリセルアレイを具備し、例えば、DRAMセルを含むメモリセルアレイを具備する。マスターチップ5100Dは、前記インターフェース回路以外に、スレーブチップ5200Dを管理するためのDRAM管理部図示せずをさらに具備する。DRAM管理部は、メモリセルアレイに係わる動作パラメータを保存する動作パラメータ保存回路、及びリフレッシュ動作を管理するリフレッシュスケジューラを含むことができ、前述の実施形態で説明したメモリの各種ポリシーに係わる機能ブロックを含む。前記各種ポリシーと関連したDRAM管理部の動作は、前述の実施形態で説明したところと同一または類似しているので、これについての詳細な説明は省略する。図17は、本発明の一実施形態による半導体装置を示す構造図である。図17に図示されているように、半導体装置6000は、多数の半導体レイヤLA1ないしLAnを具備し、最も下に位置する半導体レイヤLA1は、マスターチップであると仮定し、また残りの半導体レイヤLA2ないしLAnは、スレーブチップであると仮定する。多数の半導体レイヤLA1ないしLAnは、貫通シリコンビアTSVを介して信号を互いに送受信し、マスターチップLA1は、外面に形成された導電手段図示せずを介して、外部のメモリコントローラ図示せずと通信する。マスターチップとして、第1半導体レイヤ6100と、スレーブチップとして、第n半導体レイヤ6200とを中心として、半導体装置6000の構成及び動作について説明すれば、次の通りである。第1半導体レイヤ6100は、スレーブチップに備わるメモリ領域を駆動するための各種周辺回路を具備する。例えば、第1半導体レイヤ6100は、メモリのワードラインを駆動するためのロウドライバX-Driver6101、メモリのビットラインを駆動するためのカラムドライバY-Driver6102、データの入出力を制御するためのデータ入出力部Din/Dout6103、外部からコマンドCMDを入力されてバッファリングするコマンドバッファCMD6104、外部からアドレスを入力されてバッファリングするアドレスバッファADDR6105などを具備する。また、第1半導体レイヤ6100は、スレーブチップのメモリ領域を管理するためのDRAM管理部6106をさらに具備する。DRAM管理部6106は、メモリセルアレイに係わる動作パラメータを保存する動作パラメータ保存回路、及びリフレッシュ動作を管理するリフレッシュスケジューラなどを含むことができ、また、前述の実施形態で説明しれたメモリに各種ポリシーに係わる機能ブロック図示せずを含む。また、第1半導体レイヤ6100は、半導体装置6000内の機能をビルトイン形態でテストするためのBIST部6107をさらに具備する。前記BIST部6107のテスト結果によって、メモリセルアレイの特性が判別され、また判別結果によるメタデータが、メタデータ保存部に保存される。BIST部6107の動作によって、半導体装置6000の初期駆動時例えば、パワーアップ時に、動作パラメータが保存され、または周期的に半導体装置6000に対するテストが行われ、前記テスト結果によって、動作パラメータが周期的に更新される。前記のような半導体装置6000内に、BIST部6107が備わる構成と、BIST部6107のテスト遂行による動作パラメータの保存及び更新動作は、前述の多様なメモリモジュールの実施形態でも、同一または類似して適用されうる。一方、第n半導体レイヤ6200は、メモリセルアレイを含むメモリ領域6210と、メモリ領域6210のデータのリード/ライトのためのその他周辺回路、例えば、ロウデコーダ、カラムデコーダ、ビットラインセンスアンプなど図示せずが配される周辺回路領域6220と、を具備する。図17に図示されたところによれば、前述の実施形態とは異なり、データを駆動する動作リード動作、ライト動作、リフレッシュ動作などと、データ駆動に係わる各種ポリシーによる管理動作とが、1つの半導体装置に集積されうる。望ましくは、半導体装置6000が多数の半導体レイヤLA1ないしLAnを具備する三次元構造のメモリ装置で、半導体レイヤLA1ないしLAnは、マスターチップとスレーブチップとを含み、DRAM管理部6106は、マスターチップとしての第1半導体レイヤ6100に配される。コマンドバッファ6104及びアドレスバッファ6105に保存されたコマンド信号、アドレス信号は、DRAM管理部6106に提供されて、DRAM管理部6106は、その内部に備わる動作パラメータ保存回路図示せずの各種フィールドに保存された値を参照し、メモリ領域6210を管理するための各種動作を行う。また、DRAM管理部6106は、メモリ領域6210のリフレッシュ動作を制御するためのリフレッシュコマンド及びリフレッシュアドレスなどを発生させ、前記発生したリフレッシュコマンド及びリフレッシュアドレスは、貫通シリコンビアTSVを介して、スレーブチップに提供される。図18A及び図18Bは、図17の半導体装置の一具現例を示す断面図である。図17の半導体装置は、多様な形態に具現され、例えば、図18A、図18Bにその二種の例が図示されている。図18Aに図示されているように、半導体装置6000Aは、一つ以上の半導体レイヤを具備し、半導体レイヤのうち最も上部に積層された半導体レイヤは、マスターチップ6100Aであり、残りの半導体レイヤは、スレーブチップ6200Aであると仮定する。半導体レイヤは、多数の端子及び内部配線を具備する基板6300上に積層され、基板6300の一面に配された端子は、第1導電手段例えば、ボンディングワイヤを介して、マスターチップ6100Aに連結され、基板6300の他の一面に配された端子は、外部との通信のための第2導電手段例えば、ソルダボールに連結される。また、マスターチップ6100Aは、第1導電手段に連結される多数の端子を具備し、前記第1導電手段及び端子を介して受信された信号は、マスターチップ6100A及びスレーブチップ6200Aに形成される貫通シリコンビアTSVを介して、スレーブチップ6200Aに伝えられる。マスターチップ6100Aには、外部とのインターフェースのためのインターフェース回路、及びスレーブチップ6200Aのメモリのデータ駆動のための各種周辺回路、そしてメモリ駆動のためのポリシーに係わる機能ブロックを含むメモリ管理部を含む。図18Bの半導体装置6000Bも、一つ以上の半導体レイヤを具備し、半導体レイヤのうち最も下部に積層された半導体レイヤは、マスターチップ6100Bであり、残りの半導体レイヤは、スレーブチップ6200Bであると仮定する。基板6300の一面に配された端子は、導電手段を介して、マスターチップ6100Bに連結される。マスターチップ6100Bは、最も下部に積層されるので、フリップチップ導電手段を介して、基板6300に連結される。フリップチップ導電手段は、例えば、導電性バンプconductivebump、導電性スペーサconductivespacer、ソルダボールsolderball及びそれらの組み合わせからなる一群から選択された一つを含む。フリップチップ導電手段を介してマスターチップ6100Bに伝えられた信号は、マスターチップ6100B及びスレーブチップ6200Bに形成される貫通シリコンビアTSVを介して、スレーブチップ6200Bに伝えられる。図19は、図17の半導体装置が適用されたメモリモジュールの一具現例を示す図面である。図19に図示されているように、メモリモジュール7000は、モジュールボードmoduleboard上に装着された一つ以上の半導体装置7100を具備する。半導体装置7100は、DRAMチップによって具現することができ、それぞれの半導体装置7100は、多数個の半導体レイヤを含む。半導体レイヤは、一つ以上のマスターチップ7110と、一つ以上のスレーブチップ7120とを含む。マスターチップ7110は、インターフェース回路及びメモリ管理部を含み、スレーブチップ7120は、メモリセルを含む。メモリセルは、マスターチップ7110にも備わり、その場合、マスターチップ7110で発生するメモリポリシーと係わる信号例えば、リフレッシュスケジューラからのリフレッシュコマンド及びリフレッシュアドレスは、その内部のメモリセルも提供される。また、図19に図示されていないが、半導体レイヤ間の信号の伝達は、貫通シリコンビアTSVを介して行われる。メモリモジュール7000は、システムバスを介してメモリコントローラ7200と通信し、これによって、データDQ、コマンド/アドレス信号CA及びクロック信号CLKなどが、メモリモジュール7000とメモリコントローラ7200との間で送受信される。図19に図示された実施形態のメモリモジュール7000によれば、モジュールボードmoduleboard上にメモリ動作の管理のための別のチップが装着される必要がない。すなわち、それぞれの半導体装置7100の一部の半導体レイヤがマスターチップとして動作し、メモリ管理のための管理部がマスターチップに配される。これによれば、メモリモジュール7000の観点で集積度を向上させることができる。図20は、本発明の一実施形態によるメモリシステムを装着するコンピュータシステムを示すブロック図である。モバイル機器やデスクトップコンピュータのような情報処理システムに、本発明の半導体装置がRAM8200として装着されうる。RAM8200として装着される半導体装置は、前述の多数の実施形態のうちいずれか一つが適用されうる。例えば、RAM8200は、前述の実施形態のうち半導体装置が適用され、または、メモリモジュール形態で適用されもする。また、図20のRAM8200は、メモリ装置とメモリコントローラとを含む概念でありうる。本発明の一実施形態によるコンピュータシステム8000は、中央処理装置CPU8100、RAM8200、ユーザーインターフェース8300及び不揮発性メモリ8400を含み、それら構成要素は、それぞれバス8500に電気的に連結されている。不揮発性メモリ8400は、SSDsolistatedriveやHDDのような大容量保存装置が使われる。前記コンピュータシステム8000で、前述の実施形態のように、RAM8200は、データを保存するためのDRAMセルを含むDRAMチップと、メモリのポリシーに係わる各種機能ブロックを含むメモリ管理チップとを含む。また、RAM8200は、メモリ管理部を含むマスターチップと、DRAMセルを含むスレーブチップとを含む。また、RAM8200は、多数の半導体装置を具備し、それぞれの半導体装置は、メモリ管理部を含む半導体レイヤと、DRAMセルを含む半導体レイヤとを有する。前記のような構成によれば、メモリ動作を改善するための各種ポリシーがRAM8200に適用され、また前記のような各種ポリシーがメモリ管理チップに集積されるので、DRAMチップの汎用特性を低下させずに、メモリ動作性能を向上させる。これによって、多様なアプリケーションに本発明の実施形態によるRAM8200が適用され、メモリ動作を要求するそれぞれのアプリケーションのメモリ性能を向上させる。また、前述のコンピュータシステム8000は、デスクトップコンピュータ、ノート型パソコン、携帯電話のようなモバイル機器にも適用されうる。前記の実施形態の説明は、本発明のさらに徹底した理解のために、図面を参照として例を挙げたものに過ぎず、本発明を限定する意味に解釈されることがあってはならない。また、本発明が属する技術分野で当業者であるならば、本発明の基本的原理を外れない範囲内で多様な変化と変更とが可能であるということは、明白であろう。"