シグマ-デルタ二乗差RMS/DCコンバータを含む装置であって、アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも1つの信号構成要素を含む結果のアナログ信号を提供することにより前記アナログ入力信号及び前記アナログフィードバック信号に応答するアナログ信号乗算及び組み合わせ回路要素、前記アナログ信号乗算及び組み合わせ回路要素に結合され、且つフィルタされたアナログ信号を提供することにより前記結果のアナログ信号に応答するアナログ信号フィルタ回路要素、前記アナログ信号フィルタ回路要素に結合され、且つ関連するデジタル出力信号を提供することにより前記フィルタされたアナログ信号に応答するアナログデジタル変換ADC回路要素、及び前記ADC回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、且つ前記アナログフィードバック信号を提供することにより前記デジタル出力信号に応答するフィードバック信号変換回路要素であって、前記アナログフィードバック信号が、少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連する、前記フィードバック信号変換回路要素、を含む、装置。請求項1に記載の装置であって、前記少なくとも一つの定義された非線形関数が二乗関数及び指数関数を含む、装置。請求項1に記載の装置であって、前記少なくとも一つの定義された非線形関数が指数関数を含む、装置。請求項1に記載の装置であって、前記アナログ信号乗算及び組み合わせ回路要素が、アナログ積信号を提供することにより前記アナログ入力信号に応答するアナログ信号乗算回路要素、及び前記アナログ信号乗算回路要素に結合され、且つ前記結果のアナログ信号を提供することにより前記アナログ積信号及び前記アナログフィードバック信号に応答するアナログ信号組み合わせ回路要素、を含む、装置。請求項4に記載の装置であって、前記アナログ信号乗算回路要素が信号二乗化回路要素を含む、装置。請求項1に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、且つ中間アナログ信号を提供することにより前記デジタル出力信号に応答するデジタルアナログ変換DAC回路要素、及び前記DAC回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記中間アナログ信号に応答する非線形信号変換回路要素、を含む、装置。請求項6に記載の装置であって、前記非線形信号変換回路要素が、前記DAC回路要素に結合され、且つ第1の定義された非線形関数に従って前記デジタル出力信号に関連する変換された信号を提供することにより前記中間アナログ信号に応答する第1の非線形信号変換回路、及び前記第1の非線形信号変換回路に結合され、且つ前記アナログフィードバック信号を提供することにより前記変換された信号に応答する第2の非線形信号変換回路であって、前記アナログフィードバック信号が、第2の定義された非線形関数に従って前記中間アナログ信号に関連する、前記第2の非線形信号変換回路、を含む、装置。請求項7に記載の装置であって、前記第2の非線形信号変換回路が信号二乗化回路要素を含む、装置。請求項1に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、且つ第1の定義された非線形関数に従って前記デジタル出力信号に関連する中間アナログ信号を提供することにより前記デジタル出力信号に応答する非線形デジタルアナログ変換DAC回路要素、及び前記非線形DAC回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記中間アナログ信号に応答する非線形信号変換回路要素であって、前記アナログフィードバック信号が、第2の定義された非線形関数に従って前記中間アナログ信号に関連する、前記非線形信号変換回路要素、を含む、装置。請求項1に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、前記アナログフィードバック信号を提供することにより前記デジタル出力信号に応答する非線形デジタルアナログ変換DAC回路要素を含む、装置。請求項1に記載の装置であって、前記アナログ信号フィルタ回路要素が、前記アナログ信号乗算回路要素に結合され、且つ第1の中間信号を提供することにより前記アナログ積信号に応答する第1のフィルタ回路要素、前記第1のフィルタ回路要素に結合され、且つ第2の中間信号を提供することにより前記第1の中間信号に応答する第2のフィルタ回路要素、前記第1のフィルタ回路要素に結合され、且つ第3の中間信号を提供することにより前記第1の中間信号に応答する増幅器回路要素、及び前記第2のフィルタ回路要素及び前記増幅器回路要素に結合され、且つ前記フィルタされたアナログ信号を提供することにより前記第2及び第3の中間信号に応答する第2のアナログ信号組み合わせ回路要素、を含む、装置。請求項11に記載の装置であって、前記少なくとも一つの定義された非線形関数が二乗関数及び指数関数を含む、装置。請求項11に記載の装置であって、前記少なくとも一つの定義された非線形関数が指数関数を含む、装置。請求項11に記載の装置であって、前記アナログ信号乗算及び組み合わせ回路要素が、アナログ積信号を提供することにより前記アナログ入力信号に応答するアナログ信号乗算回路要素、及び前記アナログ信号乗算回路要素に結合され、且つ前記結果のアナログ信号を提供することによりに応答するアナログ信号組み合わせ回路要素、を含む、装置。請求項11に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、且つ中間アナログ信号を提供することにより前記デジタル出力信号に応答するデジタルアナログ変換DAC回路要素、及び前記DAC回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記中間アナログ信号に応答する非線形信号変換回路要素、を含む、装置。請求項15に記載の装置であって、前記非線形信号変換回路要素が、前記DAC回路要素に結合され、且つ第1の定義された非線形関数に従って前記デジタル出力信号に関連する変換された信号を提供することにより前記中間アナログ信号に応答する第1の非線形信号変換回路、及び前記第1の非線形信号変換回路に結合され、且つ前記アナログフィードバック信号を提供することにより前記変換された信号に応答する第2の非線形信号変換回路であって、前記アナログフィードバック信号が、第2の定義された非線形関数に従って前記中間アナログ信号に関連する、前記第2の非線形信号変換回路、を含む、装置。請求項11に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、且つ第1の定義された非線形関数に従って前記デジタル出力信号に関連する中間アナログ信号を提供することにより前記デジタル出力信号に応答する非線形デジタルアナログ変換DAC回路要素、及び前記非線形DAC回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記中間アナログ信号に応答する非線形信号変換回路要素であって、前記アナログフィードバック信号が、第2の定義された非線形関数に従って前記中間アナログ信号に関連する、前記非線形信号変換回路要素、を含む、装置。請求項11に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記デジタル出力信号に応答する非線形デジタルアナログ変換DAC回路要素を含む、装置。シグマ-デルタ二乗差RMS/DCコンバータを含む装置であって、アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも1つの信号構成要素を含む結果のアナログ信号を提供するため前記アナログ入力信号及び前記アナログフィードバック信号を乗算するため及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段、フィルタされたアナログ信号を提供するため前記結果のアナログ信号をフィルタするためのアナログ信号フィルタ手段、前記フィルタされたアナログ信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータADC手段、及び前記デジタル出力信号を前記アナログフィードバック信号に変換するための信号コンバータ手段であって、前記アナログフィードバック信号が少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連する、前記信号コンバータ手段、を含む、装置。シグマ-デルタ二乗差RMS/DC変換を実行するための方法であって、アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも1つの信号構成要素を含む結果のアナログ信号を提供するため前記アナログ入力信号及び前記アナログフィードバック信号を乗算及び組み合わせること、フィルタされたを提供するためアナログ信号前記結果のアナログ信号をフィルタすること、前記フィルタされたアナログ信号を関連するデジタル出力信号に変換すること、及び前記デジタル出力信号を前記アナログフィードバック信号に変換することであって、前記アナログフィードバック信号が少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連すること、を含む、方法。対数RMS-デジタル変換用の新たなミックスドシグナルシステムを採用する例示実施例を説明する。本明細書では、この変換をΣΔ二乗差対数RMS-DCコンバータと称する。下記に、2つのマッチド二乗化回路を有するΣΔ二乗差対数RMS-DCコンバータを説明する。下記では更に、フォワードパスにある単一の二乗化回路を備えたΣΔ二乗差対数RMS-DCコンバータも説明する。ΣΔ二乗差対数RMS-DCコンバータの小信号解析を下記に説明する。高次ΣΔ二乗差対数RMS-DCコンバータも下記で論じる。ΣΔ二乗差RMS-DCコンバータ図10のアナログフィードバックパスに指数関数を含めると、このミックスドシグナルシステムがΣΔ二乗差対数RMS-DCコンバータ図11に変換される。このようなシステムの最も簡単で最も堅固な実装例では、図12に示すように、フィードバックDACとアナログ指数関数が統合されて指数DACと呼ばれる単一の構成ブロックになる。図13は、図12に示すΣΔ二乗差対数RMS-DCコンバータのアーキテクチャで用いられるADC及びDACの一般的な伝達特性を示す。この例では、2ビット量子化が用いられる。aにおけるADCでは、従来の線形アナログ-デジタル変換が等間隔量子化レベルで実施される。正の入力範囲を有するものとして示すが、負の入力範囲も使用し得る。bにおけるフィードバックDACでは、指数関数wt=VoBy[k]が実施される。ここで、DACの底Bはe-Δ/Viに等しく、y[k]はデジタル的に符号化された整数であり、eは自然対数の底、ΔはADC量子化ステップ、Viは図11のアナログ指数利得の変数における正規化係数である。底Bが整数の場合、各指数間隔出力DACレベルは、最良一致要素の整数比を用いて実装され得る。完全な対数RMS-デジタルコンバータの例示実装例が図12に示されている。図12では、二乗差ΣΔ変調器の後にデジタルデシメーションフィルタが置かれ、フィードフォワード積分器は極めて高いDC利得を有する一般的なローパスループフィルタで表されている。変調器出力は、オーバーサンプリングされたMビットのビットストリームであり、そのDCレベルは入力RMSレベルの対数に比例する。デジタルデシメータは、高周波量子化ノイズをフィルタリングして除去し、サンプリングレートを下げ、同時にコンバータの最小公称分解能でデジタルNビットワードを生成する。図示したΣΔ二乗差対数RMS-DCコンバータの動作を下記に説明する。誤差信号etは、入力の二乗xt2とアナログフィードバック信号の二乗wt2の差に比例する。ループフィルタの高DC利得Aにより、低周波数で誤差信号etがゼロにされ、誤差信号の高周波高調波がフィルタリングされて除去される。積分器出力utは、その平均も入力信号の対数RMSレベルに比例するが、量子化器MビットADCによってデジタル化され、指数MビットDACによってフィードバックされる。数学的には、コンバータの動作の説明は、に言い換えられる。Aが無限に近づくと、式19は、と書き換えられ得る。対数RMSコンバータ伝達特性は、フィードバック信号の二乗wt2がデジタル出力のDCレベルyDCの関数として表現されるとき、下記のように得ることができる。指数関数の二乗は底の変更と等価であるので、対数RMSデジタル出力y[k]=yDCqtは、フィードバック二乗演算の影響を受けない。したがって、1次までは、コンバータDC出力は量子化誤差の二乗平均値qRMS2と無関係である。ΣΔ二乗差線形RMS-DCコンバータの場合、qRMS2の値はコンバータの入力換算ダイナミックレンジの理想的な下限を規定する。ΣΔ二乗差対数RMS-DC変換の場合、フィードバック指数関数をテイラー級数近似で置き換えると、コンバータの性能に対する量子化誤差の影響がよりよく洞察される。デジタル出力y[k]=yDCqtが大信号優勢成分yDC及び小信号量子化誤差成分qtからなると仮定して、この指数関数の級数展開はy[k]=yDCを中心として下記のように計算され得る。量子化誤差qtが二乗平均値qRMS2を用いるゼロ平均確率プロセスとしてモデル化される場合、22を20に代入すると下記となる。入力のRMSレベルXRMSとデジタル出力DCレベルyDCとを関連付ける式が、23を解くことによって下記のように得られる。式24は、yDCが、入力RMSレベルに量子化誤差RMSレベルqRMSに反比例する係数を乗じたもののBを底とする対数に比例していることを示す。法令適合誤差は、理想的に測定されたRMSレベルとyDCの比によって定義される。図12に示す対数RMSコンバータのアーキテクチャでは、ΣΔ変調器内の量子化誤差の加算による法令適合誤差L.C.Eは下記のように与えられる。図14は、図12に示すΣΔ二乗差対数RMS-DCコンバータの伝達曲線のシミュレーション結果を示す。伝達曲線中の各出力データ点yRMS=ByDCは、時間ドメインシミュレーションから得られる。ここで、シミュレーション時間Tは500μs又は10msである。理想的な入力RMSレベルが破線でプロットされており、ADC/DACパラメータは、fS=25MHz、B=2、及びΔ=0.5Vである。計算されたRMSデジタル出力は、対数RMSコンバータの内部設定時間がシミュレーション時間よりも短いすべての入力パワーレベルに対し、理想的な入力RMSレベルによくならっている。図14に基づいて、法令適合誤差は、理想的なRMS曲線をT=500μs及びT=10msについてシミュレーションされた伝達曲線で除算することによって計算され得る。その結果の法令適合誤差が図15にプロットされている。比較のために、同じ内部時定数及び対数の底を有するアナログ対数RMS二乗差コンバータ図8の時間ドメインシミュレーションT=500μs及びT=10msから得られる法令適合誤差のプロットも示されている。定常状態の状況を実現するために必要とされる設定時間がシミュレーション時間よりも短い場合、法令適合誤差は±0.2dB未満である。アナログ及びΣΔ対数RMS二乗差コンバータから得られる法令適合誤差のプロットの比較から、ΣΔループ内で行われる内部量子化はコンバータの設定時間に影響を及ぼさないこともわかる。したがって、コンバータの最小DC出力、ひいてはその有用な入力換算ダイナミックレンジは、対数RMSコンバータの内部時定数及びフィードバック指数利得によって決まる。また、定常状態の状況を実現するために必要とされる最小設定時間は入力パワーレベルに反比例する。入力パワーレベルが小さすぎると、シミュレーション時間は必要とされる設定時間よりも短くなる。この場合、式24は有効でなくなり、コンバータのDC出力はその最小値に留まる。ΣΔ二乗差対数RMS-DCコンバータの挙動は、異なる値の量子化ステップΔについてコンバータ伝達曲線がシミュレーションされると、よりよく洞察される。これらのシミュレーション結果が図16にプロットされている。量子化ステップがコンバータ出力DRと比較してかなり大きくなると例えばΔ=1又は2ボルト、シミュレーションされたコンバータ伝達曲線が、実際、有用な入力換算DR内で理想的な対数RMSプロットの区分的近似になることを指摘し得る。量子化ステップが小さいほど、シミュレーションされた伝達曲線が理想的な対数RMSプロットに近づく。図17に示す法令適合誤差プロットにおいては、ΣΔ対数RMS伝達特性の区分的特性にも留意されたい。最小DC出力レベルは、必要とされる/許容される設定時間のみによって決まる。最大DC出力レベルは、ΣΔ対数RMSコンバータの内部構成要素の飽和の関数である。図17に示す法令適合誤差プロットは明確な周期性を示している。シミュレーションされる各Δについての法令適合誤差のピーク値は式25によって近似的に予測される。ただし、法令適合誤差プロットの切れ込みは、上述の数学的モデルでは予測され得ない。これらの切れ込みは、区分的対数RMS検出器の伝達曲線が図16に示す理想的な対数RMSプロットに等しい点に対応する。法令適合誤差は、出力対数RMSレベルがMビット量子化器の各可能出力レベルに精確に等しい場合は常に0dBすなわちqRMS=0になる。言い換えると、法令適合誤差は、あらゆる入力RMSレベルXRMS=BnΔnは整数について0dBになる。これは、図17に見られるように、Δ=2Vのとき、Pinが13dBm、1dBm、-11dBm、-23dBm、又は-35dBmになる場合である。しかし、実際には、低入力パワーレベルでは、法令適合誤差は、RMS-DCコンバータのいかなる物理的な実装例にも存在するDCオフセットにも強く依存する。ΣΔ二乗差対数RMS/DCコンバータは更に、同じ発明者らに代わって本願と同時に出願された特許出願に記載されるように、単一のフィードフォワード乗算器に基づいて実装され得る。指数関数の二乗化は底の変更と等価であるので、ΣΔ二乗差対数RMS/DCコンバータは、フォワードパスにおける単一の二乗化セル及びフィードバックパスにおける明示的又は暗示的指数関数を備えて実装され得る。デジタル対数RMS検出のためのこのアーキテクチャを図18に示す。図18に示されるシグマデルタ二乗差対数RMS/DCコンバータの動作は、図12に示されるアーキテクチャに非常に類似する。ここでも、積分器出力utは、入力信号xt及びフィードバック信号wtの関数として下記のように表現することができる。積分器DC利得Aが無限に近づく場合、式26は下記のように書き換えられ得る。デジタル出力y[k]=yDCqtが大信号優勢成分yDC及び小信号量子化誤差成分qtからなると仮定すると、この指数関数の級数展開はy[k]=yDCを中心としてそのテイラー級数近似で置き換えられ得る。量子化誤差qtが二乗平均値qRMS2を用いるゼロ平均確率プロセスとしてモデル化される場合、28を27に代入すると、下記となる。式29は下記のように書き換えることができる。入力RMSレベルXRMSとデジタル出力DCレベルyDCとを関連付ける式が、30を解くことによって下記のように得られる。式31は、yDCが、入力RMSレベルに量子化誤差RMSレベルqRMSに反比例する係数を乗じたものの√Bを底とする対数に比例していることを示す。図18に示す対数RMSコンバータのアーキテクチャでは、ΣΔ変調器内の量子化誤差の加算による法令適合誤差L.C.Eは下記のように与えられる。ここで説明する数学的導出は、図12及び図18に示したシグマデルタ二乗差対数RMS/DCコンバータアーキテクチャの伝達特性が、出力DRの対数圧縮に用いられる底がBから√Bに変更されることを除き、同一であることを示す。両方のアーキテクチャ間の類似性は、図19に示す時間ドメインΤ=500μsシミュレーション結果により立証される。2つの二乗化セル及び対数底B1=2に基づくアーキテクチャで得られる法令適合誤差プロットと、単一の二乗化セル及び対数底B2=4に基づくアーキテクチャで得られる法令適合誤差プロットとは、ほぼ同一である。条件B2=B12及びVo2=Vo12が満たされる場合、この状況は常に真である。しかし、実際には、フィードフォワードKx.2二乗化セル及びフィードバックKy線形利得はもはやマッチド利得セルとして実装されない可能性があるため、図18に示したアーキテクチャは、DCオフセット誤差及び温度変動の影響を一層受けやすい可能性がある。代替実施例に従って、上記で説明しさらに下記で指数関数として説明する、フィードバックパスにおける付加的な関数は、例えば、デジタル出力信号のデジタル-アナログ変換から得られるアナログ信号の線形スケーリング以外の、事実上あらゆる線形又は非線形の数学的関数の形式とすることもできる。常に内部量子化器の分解能の関数である、総量子化誤差二乗平均値qRMS2は、ΣΔ対数RMS-DCコンバータの有用な入力換算DR内のピーク法令適合誤差を決める支配的な因子である。周波数ドメインでは、付加された量子化誤差はΣΔ変調器のNTFによって整形される。ΣΔ対数RMS-DCコンバータのSTF及びNTFは、二乗差ΣΔ変調器の小信号モデルに基づいて計算され得る。このような小信号モデルは、変調器の内部状態が定常状態の状況に達した後得ることができる。この状況では、非線形構成ブロック二乗化セル及び指数フィードバック関数は、それらの等価な小信号利得で置き換えられ得る。二乗化セル小信号利得kx及びkyは下記のように与えられる。指数関数小信号利得bは、下記のようにKx=Kyにより与えられる。図20は、図11及び図12の1次ΣΔ対数RMS-DCコンバータ用の得られた線形化されたラプラスドメイン小信号モデルを示す。このモデルは、異なる入力RMSレベルxRMSのそれぞれに有効である。ここで、ω1はループフィルタ積分器のラジアン単位利得周波数であり、Qsは付加的な量子化誤差源である。フィードフォワード及びフィードバックループフィルタの伝達関数L0s及びL1sはそれぞれ、下記である。フィードバックループフィルタL1sが単一極伝達関数なので、1次ΣΔ対数RMS二乗差変調器は常に安定であり、入力パワーレベルの変動とは無関係である。変調器の定常状態のSTF及びNTFは、ループフィルタの伝達関数の関数として下記のように表現され得る。1次対数RMS二乗差ΣΔ変調器の場合、NTF及びSTF両方のコーナ周波数は入力パワーレベルに比例する。図21は、幾つかの入力パワーレベル及びω1=1MHzについてのSTF及びNTFの大きさ-周波数応答を示す。ΣΔ線形RMS-DCコンバータと比較すると、2つの主要な差異がある。第1に、NTFコーナ周波数は、単にxRMSではなくxRMS2に比例して変化する。第2に、STFのDC利得はxRMSに反比例する。したがって、低周波ノイズ及びDCオフセット源の増幅を防ぐために、ΣΔ対数RMSコンバータの入力及びフロントエンド回路要素でAC結合が必要とされる。図22は、量子化ステップΔ=1V及び対数の底B=2を用いる1次ΣΔ二乗差対数RMS-DCコンバータの出力スペクトルを示す。62500点のデジタル出力が、25MHzのサンプリング周波数fS及び入力パワーレベルPin=-2dBmで、時間ドメインシミュレーションから得られた。1次ΣΔ変調器のビットストリームFFTで典型的に見られる20dB/decの傾きのノイズ整形及び強い音声パターンが図22で容易に認識され得る。高周波量子化ノイズがフィルタリングされて除去された後、高分解能ナイキストレートデジタル出力が得られる。図23は、3つの異なる入力パワーレベルPin=-2dBm、-22dBm、及び-32dBmについて、同じ1次ΣΔ二乗差対数RMS-DCコンバータの出力スペクトルを示す。これらのシミュレーションでは、NTF低周波利得を低減したことの影響がより容易に判別されるように、ホワイトノイズ源を量子化器の入力に付加した。極めて低い入力パワーレベルでは、フィードバックパスの利得はほとんど何のノイズ整形もないほど小さく、出力スペクトルは平坦なパワースペクトル密度PSDを示す。単一のフィードフォワード二乗化セル図18を備えて実装される1次シグマデルタ対数RMS/DCコンバータのための小信号分析は、ここに示す分析に類似する。しかし、この場合、指数関数の小信号利得は、b=lnB.xRMS/2Viである。従来のΣΔ変調器と同様に、ループフィルタの次数が増やされる場合、ΣΔ対数RMS-DCコンバータでは低周波数での量子化ノイズの減衰が大きくなり得る。一般に、N次のΣΔ二乗差対数RMS-DCコンバータは、ループフィルタ内にN個の積分器を含む。図24は、2つの乗算器及び周波数補償用の2つのフィードフォワードパスを用いて実装される2次ΣΔ二乗差対数RMS-DCコンバータを示す。安定な2次ΣΔ対数RMSコンバータが、周波数補償用の、複数のフィードバックパス、又はフィードフォワードパスとフィードバックパスの組合せを用いても実装され得る。各入力RMSレベルXRMSに対し、変調器のすべての内部状態がそれらの定常状態レベルに達した後、上述した2次アーキテクチャの、ラプラスドメインにおける線形化された小信号モデル図25が導出され得る。ここで、ω1及びω2はループフィルタ積分器のラジアン単位利得周波数であり、Qsは付加的な量子化誤差源である。k=2KmβX2XRMS及びb=lnBXRMS/Viと定義される信号依存性AC利得の場合、フィードフォワード及びフィードバックループフィルタの伝達関数L0s及びL1sはそれぞれ、下記となる。フィードバックループフィルタL1sは2極システムなので、2次ΣΔ対数RMS二乗差変調器は条件付きで安定である。一般に、任意N次ΣΔ対数RMSコンバータN>1の安定な動作は、或る範囲の可能なサンプリング周波数に対して適切な、パラメータai及びωiの大きさによって決まる。変調器の定常状態小信号STF及びNTFは、ループフィルタ伝達関数の関数として下記のように表現され得る。図26は、幾つかの入力パワーレベルについてのSTF及びNTFの大きさ-周波数応答を示す。式42中の2次NTFは、DCにおいて追加のゼロを含む。N次ΣΔ対数RMSコンバータの主な利点は、実装されるNTFがDCにおいてN個のゼロを含むことであり、これにより、NTFの低周波減衰がかなり大きくなる。ループフィルタの次数に無関係に、STFのDC利得はxRMSに反比例し、低周波ノイズ及びDCオフセット源の増幅を防ぐために、ΣΔ対数RMSコンバータ入力及びフロントエンド回路要素でAC結合が必要とされる。N次シグマデルタ二乗差対数RMS/DCコンバータは更に、フォワードパスにおいて単一の二乗化セル図18を含み、図24に示したアーキテクチャの同じダイナミック特性を備えた、本明細書に記載のアーキテクチャに基づいて実装され得る。シグマデルタ二乗差対数RMS/DCコンバータについての好ましい実施例を図11、12、18及び24に示した。しかし、本発明の開示に示す概念は、精密な電子的実装とは無関係であると考えられる。上記の説明に基づいて、本願で特許請求される発明の実施例により多くの有利な特徴が得られることがわかる。これらの特徴には、内部量子化及びデジタル出力を用い、マッチド二乗化回路及び線形フィードバックDAC並びにその後に続くアナログ指数変換利得を用いて実施されるΣΔ二乗差対数RMS-デジタルコンバータ例えば、図11に示すもの、内部量子化及びデジタル出力を用い、マッチド二乗化回路及び指数フィードバックDAC例えば、図12に示すもの、内部量子化及びデジタル出力を用い、フォワードパスにおける単一の二乗化回路及び指数フィードバックDACを備えて実装されるシグマデルタ二乗差対数RMS/デジタルコンバータ例えば、図18に示すもの、内部量子化及びデジタル出力を用い、フォワードパスにおける単一の二乗化回路及び線形フィードバックDAC並びにその後に続くアナログ指数変換利得を備えて実装されるシグマデルタ二乗差対数RMS/デジタルコンバータ、及びN個の積分器を有するループフィルタを中心に構築され、複数のフィードフォワード及び/又はフィードバックパスによって安定化されるN次ΣΔ二乗差RMS-デジタルコンバータ例えば、図24に示すものが含まれるが、これらに限定されるものではない。当業者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。