第1セル6の配列中に第2セル7が点在するセル配列を備える半導体装置であって、第1導電型の半導体基板1上にエピタキシャル成膜された第1導電型の半導体層2と、前記半導体層2内に埋没した、第2導電型の半導体からなる埋め込み層5とを備え、前記埋め込み層5は、前記第1セル6の周辺部に設けられるとともに、前記第2セル7の全面に設けられ、前記半導体層2表面において、前記第2セル7の中央部に形成された第2導電型の半導体からなる第1表面層4、4a、4b、前記半導体層2表面において、前記第2セル7の中央部に形成された第2導電型の半導体からなるコンタクト層8、8aのうち少なくとも一方と、前記半導体層2表面において、前記第1セル6の中央部に形成された第2導電型の半導体からなる第2表面層4とをさらに備え、前記第2セル7において、前記埋め込み層5は前記第1表面層4、4a、4b、前記コンタクト層8、8aのうち少なくとも一方と接触し、前記半導体層2上にショットキー接合され、前記第1表面層4、4a、4b、前記コンタクト層8、8aのうち少なくとも一方とオーミック接合されたアノード電極3をさらに備え、前記埋め込み層5と前記アノード電極3とは、前記第1表面層4、4a、4b、前記コンタクト層8、8aのうち少なくとも一方を介して接続されることを特徴とする、半導体装置。前記第1表面層4aを備え、前記コンタクト層8、8aを備えない場合、前記第1表面層4aの下層領域の濃度が、その上層領域の濃度よりも低いことを特徴とする、請求項1に記載の半導体装置。前記第1表面層4、4bおよび前記コンタクト層8、8aの双方を備える場合、前記コンタクト層8が、前記第1表面層4上に形成され、前記第2セル7において、前記埋め込み層5は前記第1表面層4と接触し、前記埋め込み層5と前記アノード電極3とは、前記第1表面層4および前記コンタクト層8の双方を介して接続されることを特徴とする、請求項1に記載の半導体装置。前記コンタクト層8が、前記第1表面層4よりも平面視における占める幅が広いことを特徴とする、請求項3に記載の半導体装置。前記第1表面層4、4bおよび前記コンタクト層8、8aの双方を備える場合、前記第1表面層4bが、前記コンタクト層8aを平面視上囲んで形成され、前記第2セル7において、前記埋め込み層5は前記第1表面層4bおよび前記コンタクト層8aの双方と接触し、前記埋め込み層5と前記アノード電極3とは、前記第1表面層4bおよび前記コンタクト層8aの双方を介して接続されることを特徴とする、請求項1に記載の半導体装置。前記アノード電極3の端部における、前記半導体層2表面に形成されたガードリング層9と、前記アノード電極3の端部および前記ガードリング層9を覆って形成された絶縁膜10と、前記半導体基板1下にオーミック接合されたカソード電極11とをさらに備えることを特徴とする、請求項1~5のいずれかに記載の半導体装置。前記埋め込み層5が、前記ガードリング層9と接触して形成されることを特徴とする、請求項6に記載の半導体装置。特許文献1のSBDでは、p型表面層、p型埋め込み層で挟まれた領域の幅が非常に狭いため、オン抵抗が増大してしまうという問題があった。また、p型埋め込み層は、p型コンタクト層を介してアノード電極と接続されている為、終端部から距離が離れたSBD中心部のp型埋め込み層との間の抵抗が大きくなってしまい、スイッチング時の高速動作が抑制されてしまうという問題があった。また、特許文献2のSBDでは、p型埋め込み層上の一部が接続導体を介してアノード電極とオーミック接触している。しかしながら、p型埋め込み層の幅が狭くなると接続導体の幅も狭くなるため、接続導体とp型埋め込み層との接触抵抗が大きくなってしまい、その結果、スイッチング時の高速動作が抑制されてしまうという問題があった。本発明は、このような問題点を解決するためになされたものであり、リーク電流の低減、オン抵抗の低減及びスイッチング時の高速動作を可能とする、半導体装置を提供することを目的とする。本発明は、第1セルの配列中に第2セルが点在するセル配列を備える半導体装置であって、第1導電型の半導体基板上にエピタキシャル成膜された第1導電型の半導体層と、前記半導体層内に埋没した、第2導電型の半導体からなる埋め込み層とを備え、前記埋め込み層は、前記第1セルの周辺部に設けられるとともに、前記第2セルの全面に設けられ、前記半導体層表面において、前記第2セルの中央部に形成された第2導電型の半導体からなる第1表面層、前記半導体層表面において、前記第2セルの中央部に形成された第2導電型の半導体からなるコンタクト層のうち少なくとも一方と、前記半導体層表面において、前記第1セルの中央部に形成された第2導電型の半導体からなる第2表面層とをさらに備え、前記第2セルにおいて、前記埋め込み層は前記第1表面層、前記コンタクト層のうち少なくとも一方と接触し、前記半導体層上にショットキー接合され、前記第1表面層、前記コンタクト層のうち少なくとも一方とオーミック接合されたアノード電極をさらに備え、前記埋め込み層と前記アノード電極とは、前記第1表面層、前記コンタクト層のうち少なくとも一方を介して接続される。本発明によれば、第1セルの配列中に第2セルが点在するセル配列を備える半導体装置であって、第1導電型の半導体基板上にエピタキシャル成膜された第1導電型の半導体層と、前記半導体層内に埋没した、第2導電型の半導体からなる埋め込み層とを備え、前記埋め込み層は、前記第1セルの周辺部に設けられるとともに、前記第2セルの全面に設けられ、前記半導体層表面において、前記第2セルの中央部に形成された第2導電型の半導体からなる第1表面層、前記半導体層表面において、前記第2セルの中央部に形成された第2導電型の半導体からなるコンタクト層のうち少なくとも一方と、前記半導体層表面において、前記第1セルの中央部に形成された第2導電型の半導体からなる第2表面層とをさらに備え、前記第2セルにおいて、前記埋め込み層は前記第1表面層、前記コンタクト層のうち少なくとも一方と接触し、前記半導体層上にショットキー接合され、前記第1表面層、前記コンタクト層のうち少なくとも一方とオーミック接合されたアノード電極をさらに備え、前記埋め込み層と前記アノード電極とは、前記第1表面層、前記コンタクト層のうち少なくとも一方を介して接続されることにより、電界強度低減によるリーク電流の低減、電流経路の拡大によるオン抵抗の低減、空乏層消滅までの時間を短縮することによるスイッチング時の高速動作を可能とする。この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。<A.実施の形態1>本発明にかかる前提技術としての半導体装置SBDについて、図15を用いて説明する。図に示す半導体装置においては、n型半導体基板41上のエピタキシャル成膜されたn型半導体層42の表面にp型表面層43aが形成され、n型半導体層42内部にはp型埋め込み層43bが埋め込まれている。そして、n型半導体層42の表面には、ショットキー接合を形成するアノード電極45が設けられている。このアノード電極45はまた、n型半導体層42の表面に形成されたp型コンタクト層44にも接触している。p型コンタクト層44は、p型埋め込み層43bとも接続されているため、p型埋め込み層43bは、p型コンタクト層44を介してアノード電極45と同電位にされていることになる。なお、n型半導体基板41の下面には、オーミック接合を形成するカソード電極46が設けられている。このような構造において、n型半導体層42の表面にpn接合を形成するp型表面層43aが高密度に配置すると、ショットキー接合を形成している面積がpn接合が形成される面積分だけ減少してしまう。その結果、オン電圧が上昇してしまう。これを防ぐ為、n型半導体層42内部にp型埋め込み層43bを設け、表面に形成されるpn接合の半分をn型半導体層42内部に埋め込むことによって、ショットキー接合の面積の拡大を図っている。このSBDでは、p型表面層43a、p型埋め込み層43bが、平面視で互いにずらした配置で形成されており、p型表面層43a、p型埋め込み層43bで挟まれた領域の幅が0.2μm~2μmと非常に狭い。よって、n型半導体層42層内部における電流経路が狭いため、オン抵抗が増大してしまうという問題があった。また、p型埋め込み層43bは、アノード電極45の終端部に形成されたp型コンタクト層44を介してアノード電極45と接続されている為、終端部から距離が離れたSBD中心部のp型埋め込み層43bとの間の抵抗が大きくなってしまい、スイッチング時の高速動作が抑制されてしまうという問題があった。また、素子特性の面内均一性が劣化する恐れもあった。以下に示す実施の形態では、上記の問題を解決しうる半導体装置を示す。<A-1.構成>ここでは、本発明にかかる半導体装置としてのショットキーバリアダイオードSBDについて説明する。図1は本発明の実施の形態1による半導体装置を示す上面図透視図である。図2は図1のA-A’間の断面図、図3は図1のB-B’間の断面図を示している。図4はSBDの外周端部とA-A’間を含む部分断面図、図5はSBDの外周端部とB-B’間を含む部分断面図である。図1に示すように、本発明にかかる半導体装置SBDは、n型半導体層2表面に形成されたp型表面層4を、平面視において例えばリング状に囲むようにp型埋め込み層5がn型半導体層2内部に埋没して形成され、このようにp型埋め込み層5に平面視における周辺部を囲まれた単位セルである通常セル6第1セルが、二次元的に複数敷き詰めて配列されている。セル内において、p型表面層4は平面視における中央部に形成される。隣接した通常セル6同士は、セルピッチだけ離れて配列されることになる。隣接した通常セル6を形成するp型埋め込み層5同士は、n型半導体層2内部で互いに接触している。さらに敷き詰めて配列された通常セル6の間に点在して、通常セル6とは異なるコンタクトセル7第2セルを形成する。セル内において、p型表面層4は平面視における中央部に形成される。コンタクトセル7は、n型半導体層2表面に形成されたp型表面層4のさらに上層にコンタクト層としてのp型コンタクト層8が形成され図1においては、コンタクトセル7におけるp型表面層4は図示せず、またp型埋め込み層5は、通常セル6の場合とは異なり、p型表面層4の直下まで延在して、p型表面層4の内部におけるコンタクトセル7全面に設けられている。コンタクトセル7は互いに離間して点在し、隣接した通常セル6を形成するp型埋め込み層5と、n型半導体層2内部で接触している。コンタクトセル7のp型埋め込み層5は、p型表面層4とp型コンタクト層8とを介してアノード電極3と接続されており、アノード電極3の電位と近い電位になっている。コンタクトセル7のp型埋め込み層5と接続された、通常セル6を形成するp型埋め込み層5も、同様にアノード電極3の電位と近い電位となっている。これにより、逆方向電圧印加状態から順方向電圧印加状態にスイッチングする場合において、逆方向電圧印加状態で広がった、p型埋め込み層5のpn接合からの空乏層が、消滅するまでの時間を短くすることができる。すなわち、高速なスイッチング動作が可能となる。またコンタクトセル7は、おおよそ通常セル6が25個あるのに対して1個の割合で配置されている。すなわち、全体のセル面積の4程度に相当する。通常セル6内ではp型埋め込み層5とアノード電極3との電気的接続は行わないため、p型埋め込み層5直上のn型半導体層2表面の電流経路を制限することがなく、オン電圧の増大を抑制することができる。通常セル6を形成するp型埋め込み層5は、直接アノード電極3とは接続せずに、コンタクトセル7のp型コンタクト層8を介してアノード電極3と接続される。このように構成することにより、通常セル6内でアノード電極3とp型埋め込み層5との接続層を形成する必要性を回避することができる。通常セル6内でアノード電極3との接続を実現する場合には、p型埋め込み層5の占有幅内での、接触面積の小さいコンタクトを形成することとなり、また高精度の位置合わせも必要となってくる。本実施の形態1に示すようにコンタクトセル7を介してアノード電極3との接続を形成する場合には、コンタクトセル7におけるp型埋め込み層5の電界遮蔽効果により、コンタクトセル7のセル面積内でコンタクトを形成することが可能となり、コンタクト抵抗を低減し、また高精度な位置合わせも不要となる。また通常セル6では、p型埋め込み層5を例えばリング状に形成することで、逆方向電圧印加時に二次元的に広がる空乏層により、アノード電極3にかかる電界強度を二次元的に遮蔽できるので、例えば等間隔のストライプ状に形成されたp型埋め込み層よりも、効果的に電界強度を低減することができる。結果的に、p型埋め込み層5の占有幅を小さくすることができ、電流経路を広げることができる。また、例えば1辺10μmの正方形のセルに対して、n型半導体層2の表面でアノード電極3と接触しているp型表面層4は1辺2μmの正方形であるので、アノード電極3と接触しているセル当たりのp型表面層4の面積はセル面積の4程度にしかならず、p型埋め込み層5直上の電流経路を制限することがなく、オン電圧の増大を抑制することができる。また、セル中心部にp型表面層4を配置したことにより、p型埋め込み層5のリング状配置によって最も電界集中するセル中心部において、電界強度を低減することができている。よって、p型埋め込み層5の占有幅を広くして電界強度を低減させる必要がなく、p型埋め込み層5の占有幅を抑えながらも電界強度を低減し、リーク電流の低減を実現できる。p型埋め込み層5の占有幅を抑えることにより、順方向電圧印加時のオン電圧の低減も実現できる。ここで、コンタクトセル7のセル面積内であればコンタクト形成可能であるため、p型コンタクト層8の縦方向と横方向の大きさは、p型表面層4のそれより大きくすることも可能である。一般にp型コンタクト層8のような高濃度注入層では、空乏層が広がりにくいため、注入層境界で電界集中が生じ、耐圧低下が引き起こす可能性がある。そのため、p型コンタクト層8の周囲には、p型表面層4のような低濃度層が形成される必要がある。本実施の形態1では、p型コンタクト層8の下方n型半導体層2の内部において、コンタクトセル7のセル面積範囲全面に渡ってp型埋め込み層5が配設されているため、そのp型埋め込み層5の電界遮蔽効果により、p型コンタクト層8がp型表面層4よりはみ出して大きく形成されても、そのはみ出した箇所への電界集中は低減され、耐圧低下が生じない。なお、p型埋め込み層5がコンタクトセル7の全面に渡って形成されない場合でも、その占有面積に応じて電界遮蔽効果が得られるので、その範囲内でp型コンタクト層8の大きさを調整することができる。なお、p型埋め込み層5がp型表面層4を囲む形状は図1に示す場合には限られず、円形、多角形等さまざまな形状を採用可能である。図2に示すのは、図1におけるA-A’間の断面図である。図2に示すように、例えば炭化珪素SiCのn型半導体基板1の上に、エピタキシャル成膜されたn型半導体層2と、n型半導体層2の主表面にp型表面層4が互いに離間して形成され、また、n型半導体層2の内部にp型埋め込み層5が、平面視でp型表面層4を例えばリング状に囲むように埋め込まれている。すなわち、前述の通常セル6に対応する構造である。そして、p型表面層4のうち、その上層にp型コンタクト層8が形成されているp型表面層4に対しては、p型表面層4の下層にp型埋め込み層5が接触するように延在している。すなわち、前述のコンタクトセル7に対応する構造である。逆方向電圧印加時のアノード電極3の電界強度の低減は、主にp型埋め込み層5による電界遮蔽効果で実現しているため、n型半導体層2とアノード電極3との接触面積をほとんど減らすことなく電界強度を低減し、リーク電流を減らしている。さらに、n型半導体層2上に形成され、ショットキー接合として機能するアノード電極3が設けられる。n型半導体層2上に形成されているp型表面層4、p型コンタクト層8も、アノード電極3と接触している。図3に示すのは、図1におけるB-B’間の断面図である。図3に示すように、例えば炭化珪素SiCのn型半導体基板1の上に、エピタキシャル成膜されたn型半導体層2と、n型半導体層2の主表面にp型表面層4が互いに離間して形成され、また、n型半導体層2の内部にp型埋め込み層5が、平面視でp型表面層4を囲むように埋め込まれている。すなわち、前述の通常セル6に対応する構造である。さらに、n型半導体層2上に形成され、ショットキー接合として機能するアノード電極3が設けられる。図4、5は、コンタクトセル7、通常セル6が二次元的に敷き詰められたSBDの端部の断面図である。SBDの端部まで延在したアノード電極3の、端部下のn型半導体層2の表面に、空乏層を広げ耐圧を保持するための、p型半導体からなるガードリング層9が形成される。また、ガードリング層9とアノード電極3端部上の周囲を覆うように、絶縁膜10が設けられる。また、n型半導体基板1の下面には、オーミックコンタクトとして機能するカソード電極11が設けられる。pn接合部においてpnダイオード動作がオン状態になると、アノード電極3から流れた電流はコンタクトセル7のp型埋め込み層5を経由して、n型半導体層2のカソード電極11側に流れていく。ここで、サージ電流などにより順方向に大電流が流れる場合、ショットキー接合を有するアノード電極3から流れていた電流よりも、pn接合を有するp型埋め込み層5からの電流が支配的となる。その際、p型埋め込み層5には大電流により発熱が生じる。p型埋め込み層5がアノード電極3直下にある場合には、発熱によりアノード電極3の破壊が生じやすいが、本実施の形態1のように、p型埋め込み層5をアノード電極3と直接接触させず、n型半導体層2内部に形成することによって、よりコンタクト抵抗が低い状態で電流を流すことができ、発熱による素子破壊の防止することができる。<A-2.製造方法>次に、本発明にかかる半導体装置SBDの製造方法について、製造工程中の半導体装置の断面図を用いて以下説明する。以下に示す図6~11のaは、SBDの外周端部とコンタクトセル7を含むA-A’間を含む部分断面図、図6~11のbはSBDの外周端部と通常セル6のB-B’間を含む部分断面図である。図12~図14はA-A’間とB-B’間を含むSBDの部分上面図である。ここでは例として、n型半導基板として4H-SiC炭化珪素を基板として用いたSBDの製造方法について説明する。まず、第1の工程では、図6a、図6bに示すように、n型半導体基板1上にn型半導体層2が形成された基板を準備する。n型半導体基板1は、例えば、抵抗率が0.02Ωcmの4H-SiC炭化珪素基板である。n型半導体層2は、例えば、n型不純物の不純物濃度が5×1015cm3で厚さを10μmとしたものが採用される。n型半導体層の不純物濃度と厚さは、半導体装置の設計耐圧によって異なる。第2の工程では、図7a、図7b、図12に示すように、通常セル6とコンタクトセル7にマスク12、マスク15を用いてイオン注入を行う。通常セル6においては図7b、図12B-B’参照、n型半導体層2表面のマスク12をパターンニングして、セルの境界外周部にリング状の開口部を形成した後、p型不純物をイオン注入して各セル内の外周近傍領域にp型埋め込み層5を形成する。隣接したセル間の開口部はひとつの開口領域となっている。ここでは、セルの形状は縦方向の長さ10μm、横方向の長さ10μmの四角形とし、縦方向と横方向に10μmピッチで配置する。マスク12には、レジストや酸化膜を用いることができる。セルの外周境界から内側までのマスク開口幅Sは1μmであるが、隣接セルとの間で開口部同士はつながっている為、隣接セル間にまたがる開口幅は2μmとなる。一方、コンタクトセル7においては図7a、図12A-A’参照、コンタクトセル7領域のすべてを開口し、セルの境界外周部からセル中心部までつながったp型埋め込み層5を形成している。隣接する通常セル6の開口部とはセル境界でつながり、開口部が連続してつながっている。マスク15には、レジストや酸化膜を用いることができる。イオン注入として、例えば、照射量3×1013cm2とし、加速電圧700keVでp型の不純物としてアルミニウムを注入する。注入プロファイルは、例えば、深さ方向に対して表面からの深さ0.7μmで濃度1×1018cm3のピーク注入濃度をもち、表面側と裏面側に対して濃度が減少していく凸型の濃度分布をもつものとする。n型半導体層2の表面近傍のp型不純物濃度は、n型半導体層2のn型不純物濃度よりも低くなっている。ピーク不純物濃度の半分以上の不純物濃度になっている注入領域を注入領域の厚さと定義すると、p型埋め込み層5の厚さは約0.2μmである。第3の工程では、図8a、図8b、図13に示すように、マスク15、マスク12を除去した後、n型半導体層2上の新たなマスク13をパターンニングし、セル中心部にマスク開口部を形成した後、p型不純物をイオン注入して、n型半導体層2の表層部にp型表面層4を形成する。イオン注入として、例えば、照射量3×1013cm2とし、加速電圧を40~500keVの多段階に分けて、p型の不純物としてのアルミニウムを注入する。P型表面層4の幅に対応しているマスク開口部は、縦方向の長さ2μm、横方向の長さ2μmの正方形である。p型表面層4は、表面からの深さ0.6μmで、濃度2×1017cm3のボックス型のプロファイルを持つ注入層を形成する。ここで、通常セル6内では、p型表面層4とp型埋め込み層5とは重なっていないが図8b、図13B-B’参照、コンタクトセル7においては、p型埋め込み層5とセル中心部に形成されたp型表面層4とは、n型半導体層2の内部で重なり合い接触している図8a、図13A-A’参照。また、アノード電極3端への電界集中を緩和させる目的で、後の工程で形成されるアノード電極3の端を囲むようにp型不純物をイオン注入したガードリング層9も上記イオン注入によって同時に形成する。第4の工程では、図9a、図9b、図14に示すように、マスク13を除去した後、新たなマスク16、マスク14を形成する。ここで、マスク16のコンタクトセル7の部分だけにパターンニングして、コンタクトセル7の中心部にマスク開口部を形成した後、p型不純物をイオン注入して、p型コンタクト層8を形成する図9b、図14B-B’参照。イオン注入として、例えば、加速電圧を40keV、100keV、各照射量は3×1015cm2、p型の不純物としてアルミニウムを注入する。p型コンタクト層8の形状は縦方向の長さ3μm、横方向の長さ3μmの正方形である。p型コンタクト層8は表面からの深さ0.2μmで濃度1×1020cm3のボックス型のプロファイルを持つ注入層を形成する。コンタクトセル7内では、p型コンタクト層8とp型表面層4とは重なり合い接触している。第5の工程では、マスク16、マスク14を除去した後、p型表面層4、p型埋め込み層5、p型コンタクト層8およびガードリング層9に注入された不純物を活性化する為に活性化アニールを行う。例えば、活性化アニールは1700°Cで10分間実施する。第6の工程では、図10a、図10bに示すように、n型半導体基板1の裏面にニッケルからなるカソード電極17を成膜し、1000°Cでアニールを行うことによりオーミック電極を形成する。次いで、n型半導体層2表面、p型表面層4、p型コンタクト層8、一部のガードリング層9の表面上に、チタン又はニッケルからなるアノード電極3を成膜し、500°Cでアニールを行う。アノード電極3の外周部の端部はガードリング層9と接触している。n型半導体層2、p型表面層4、ガードリング層9は、アノード電極3とショットキー接合を形成し、p型コンタクト層8とアノード電極3とはオーミック接合を形成する。p型コンタクト層8とアノード電極3はオーミック接合が望ましいが、完全なオーミック接合を形成していなくても1×102Ωcm2程度まで接触抵抗が低減していれば良い。接触抵抗を十分低減する為には、p型コンタクト層8の表層部のp型不純物濃度として1×1019cm3以上が必要である。第7の工程では、図11a、図11bに示すように、ガードリング層9上、及びアノード電極3の端部上に絶縁膜10を形成する。このようにして、pn接合を混載したSBDが完成する。なお、p型表面層4とp型埋め込み層5とのイオン照射量、加速電圧は、リーク電流の設計値に応じて変更される。また、セル形状として四角形としたが、六角形や円形でも良い。また、配列としてセルを碁盤目状に配列させたが、例えば隣接セルの位置が半ピッチだけずれて配列された交互配列としても良い。本実施の形態1では、平面視におけるp型コンタクト層8の幅がp型表面層4の幅よりも広い場合について説明したが、接触抵抗が良好であればp型コンタクト層8の幅はp型表面層4の幅より小さくても良い。本実施の形態1では、コンタクトセル7内のp型表面層4とp型コンタクト層8とは異なるマスクを用いて異なる工程で形成されているが、同じ注入マスクを用いることでp型表面層4とp型コンタクト層8を一体化して形成しても良い。図16に、図1におけるA-A’間の断面図を示す。この断面図は、イオン注入条件を変えることによって、アノード電極3とp型埋め込み層5とがp型表面層4を介して接続された場合のものである。ここでは、p型コンタクト層8を内在させたp型表面層4aの形成方法について説明する。まず、p型表面層4aに対応するマスクの開口領域を形成した後、加速電圧を40keV~700keVの範囲のエネルギーで多段階的にイオン注入を行う。注入するイオンは、p型の不純物としてのアルミニウムを用いる。そして、表面からの深さ0.7μmで濃度2×1017cm3の、ボックス型のプロファイルを持つ注入層を形成する。次いで、マスクを変更せずに、加速電圧を40keV、100keVでイオン注入する。このとき照射量は3×1015cm2とする。そして、表面からの深さ0.2μmで濃度1×1020cm3の、ボックス型のプロファイルを持つ注入層を形成する。このようにすることによって、n型半導体層2の表面から深さ0.2μmの範囲には、注入濃度1×1020cm3程度のボックス型のプロファイルを持つ高濃度の注入層が形成でき、深さ0.2μmを超えて深さ0.7μmまでの範囲には、注入濃度2×1017cm3のボックス型のプロファイルを持つ注入層が形成できる。これらの注入層をもって、p型表面層4aを形成することができる。このp型表面層4aは、コンタクトセル7内において、アノード電極3とp型埋め込み層5とが接触している。この例ではp型表面層4aとアノード電極3との界面近傍の注入濃度が高いため、p型表面層4aとアノード電極3との接触抵抗を低くすることができる。また、通常セル内のp型表面層4においても、コンタクトセル7内のp型表面層4aと同じ注入条件で形成されるため、通常セル内のp型表面層4とアノード電極3との接触抵抗を下げることができる。本実施の形態1では、通常セル6とコンタクトセル7のp型表面層は必ずしも同時に形成する必要はなく、異なるマスク及び異なるイオン注入条件を用いて、通常セル6とコンタクトセル7内のp型表面層を個別に形成しても良い。この場合、コンタクトセル内のp型表面層4の高濃度注入領域は表面近傍に限定したものではなく、例えば、図17に示すように、表面からp型埋め込み層5までの範囲を高濃度の注入層で形成しても良い。すなわち、p型表面層の注入領域をp型コンタクト層8aで形成することができる。アノード電極3とp型埋め込み層5とを、p型コンタクト層8aによって電気的に接続することで、p型表面層4を介して接続されていた場合と比較して抵抗が減少するため、さらに高速なスイッチング動作が可能となる。コンタクトセル7内のp型コンタクト層8aの作製方法を、次のようにすることができる。まず、p型コンタクト層8aに対応するマスクの開口領域を形成した後、加速電圧を40keV~700keVの範囲のエネルギーで多段階的にイオン注入を行う。注入するイオンは、p型の不純物としてアルミニウムを用いる。そして、表面からの深さ0.7μmで濃度1×1020cm3のボックス型のプロファイルを持つ注入層を形成する。このp型コンタクト層8aはp型埋め込み層5内で接続されている。n型半導体層2内に、p型コンタクト層8aとして1×1019cm3以上の高濃度の注入領域が形成されている場合には、p型コンタクト層8aとn型半導体層2との境界に電界集中が生じ、耐圧が低下する恐れがある。しかし、本実施の形態では、p型コンタクト層8aが、p型コンタクト層8aより低濃度のp型埋め込み層5内で接続しているために、電界集中が低減される結果、耐圧低下は生じない。また、さらにp型コンタクト層8a近傍の電界集中を低減するためには、図18に示すように、p型コンタクト層8aよりも低濃度のp型表面層4bでp型コンタクト層8aの側面を取り囲んで形成することが有効である。また、通常セル6のp型表面層4の厚さを、コンタクトセル7のp型表面層より薄く形成しても良い。たとえば、通常セル6のみにp型表面層4に対応したマスク開口部を形成した後、照射量6×1013cm2とし、加速電圧を40keV~350keVの多段階に分けてp型の不純物としてアルミニウムをイオン注入し、表面からの深さ0.35μmで濃度4×1017cm3のボックス型のプロファイルを持つ注入層を形成する。通常セル6のp型表面層4の厚さが減少するため、順方向電圧印加時の電流経路を拡大することができ、オン電圧を低減することができる。さらに、耐圧が確保できる範囲で、p型表面層4の厚さを薄くして高濃度化することも可能である。例えば、通常セル6のp型表面層4をp型コンタクト層8と同じイオン注入条件で形成しても良い。この場合、p型表面層4とアノード電極3がオーミック接合を形成するため、逆方向電圧印加時の状態から順方向電圧を印加した時に、p型表面層4から広がった空乏層が消失する時間が短くなるため、さらに高速なスイッチング動作が可能となる。本実施の形態1ではガードリング層9とp型埋め込み層5は直接的に接触しておらず、アノード電極3を介して接続されている。この場合には、p型埋め込み層5からガードリング層9までの距離の半分の位置におけるn型半導体層2の表面の電界強度が高くなるため、p型埋め込み層5からガードリング層9までの距離は、セルのピッチの半分以下が望ましい。また、ガードリング層9と、通常セル6またはコンタクトセル7におけるp型埋め込み層5の一部が重なるように接続して形成しても良い。この場合、図19に示すように、ガードリング層9に重なるようにコンタクトセルを配置することによって、コンタクトセル内のp型埋め込み層5の一部とガードリング層9が重なるようにして接続される。なお、図19においては、p型コンタクト層8が備えられる場合を示しているが、図16~図18に示した構造の場合にも、適用可能である。p型埋め込み層5がガードリング層9に接続されていない場合には、逆方向電圧印加時にガードリング層9内のプラス電荷がショットキー界面を介してアノード電極3に移動することによって、空乏層が形成され耐圧が保持される。この場合、ショットキー界面には接触抵抗が存在するために、プラス電荷がアノード電極3に素早く移動できず、高速なスイッチング動作を制限するという問題がある。一方、ガードリング層9がp型埋め込み層5を介してコンタクトセル7に対し電気的に接続されている場合には、アノード電極3との接触抵抗が小さいために、逆方向電圧が印加される際にガードリング層9内のプラス電荷はコンタクトセル7内のp型埋め込み層5、p型表面層4、p型コンタクト層8を介してアノード電極3に移動する。p型コンタクト層8とアノード電極3との接触抵抗は、ショットキー界面の接触抵抗よりも小さいために、素早くホール電荷の移動が可能である。すなわち、高速なスイッチング動作が可能になる。通常セル6内のp型埋め込み層5がガードリング層9に接続されている場合でも、通常セル6内のp型埋め込み層5はコンタクトセル7内のp型埋め込み層5と接続されている為、同様の高速なスイッチング動作が可能となる。また、本実施の形態1では、p型埋め込み層5の注入濃度は、p型表面層4またはガードリング層9より高濃度になっているが、所望の耐圧を得るために調整できることは言うまでもなく、p型埋め込み層5の注入濃度は、p型表面層4またはガードリング層9の注入濃度と同じかそれ以下になっても良い。また、ガードリング層9とp型表面層4とを同時に形成しているが、ガードリング層9とp型表面層4とは個別に注入濃度と注入深さを変えて形成しても良い。<A-3.効果>本発明にかかる実施の形態1によれば、通常セル6の配列中にコンタクトセル7が点在するセル配列を備える半導体装置であって、n型半導体基板1上のn型半導体層2と、n型半導体層2内に埋没したp型埋め込み層5と、通常セル6、コンタクトセル7それぞれの中央部に形成されたp型表面層4とを備え、コンタクトセル7において、p型埋め込み層5はp型表面層4と接触し、コンタクトセル7のp型表面層4上に形成された、p型コンタクト層8と、n型半導体層2上にショットキー接合され、p型コンタクト層8とオーミック接合されたアノード電極3とをさらに備え、p型埋め込み層5とアノード電極3とは、p型表面層4とp型コンタクト層8とを介して接続されることで、電界強度低減によるリーク電流の低減、電流経路の拡大によるオン抵抗の低減、空乏層消滅までの時間を短縮することによるスイッチング時の高速動作を可能とする。また、本発明にかかる実施の形態1によれば、半導体装置において、第2セルであるコンタクトセル7の表面層としてのp型表面層4上に形成されたp型コンタクト層8は、p型表面層4よりも平面視における占める幅が広い場合であっても、コンタクトセル7のセル面積範囲全面に渡ってp型埋め込み層5が配設されているため、そのp型埋め込み層5の電界遮蔽効果により、はみ出した箇所への電界集中は低減され、耐圧低下が生じない。本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。