"光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタルAD変換装置を含み、上記AD変換装置は、少なくともバイナリ判定である1ビット出力と多ビット解像度による階調出力の2モードで動作可能であり、少なくとも1ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を1受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される撮像素子。多ビット解像度による階調出力モードを選択した際は、1ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される請求項1記載の撮像素子。低照度撮像時は1ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される請求項1記載の撮像素子。1ビット出力モード選択時は、画素から出力された画素信号はさらにゲインG>1の信号増幅を経て上記AD変換装置に入力され、多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記AD変換装置に入力される請求項1記載の撮像素子。上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部を有する請求項1記載の撮像素子。撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタルAD変換装置を含み、上記AD変換装置は、少なくともバイナリ判定である1ビット出力と多ビット解像度による階調出力の2モードで動作可能であり、少なくとも1ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を1受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出されるカメラシステム。多ビット解像度による階調出力モードを選択した際は、1ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される請求項6記載のカメラシステム。低照度撮像時は1ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される請求項6記載のカメラシステム。1ビット出力モード選択時は、画素から出力された画素信号はさらにゲインG>1の信号増幅を経て上記AD変換装置に入力され、多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記AD変換装置に入力される請求項6記載のカメラシステム。上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部を有する請求項6記載のカメラシステム。時分割フォトンカウンティングを用いた撮像においては、1画像を形成する1フレーム期間における読み出し判定の総回数が実検出できる光子数を規定する。たとえば、1023回の光子入射判定で10ビットの出力を得る場合、カウント確率は決して1を超えることはないので、検出できる実光子数は1023個以下である。図2は、単位露光期間中の平均入射光子数と、カウント確率単位露光期間あたりの平均カウント数の例を示している。光子入射のランダム性から、この関係は一般にポワソン分布に従うと想定される。低照度撮像の場合、たとえば1フレーム期間に画素に入射する光子総数が50個程度であれば、図2における平均入射光子数は50/1023≒0.05であり、カウント確率もほぼ同じ値になる。すなわち、入射光子の殆どは問題なく実カウントされる。したがって、その出力はほぼ正確な光子数を反映する一方、アナログ伝送ノイズは存在しないので、時分割フォトンカウンティングが優位となる。一方、1フレーム期間に4000個の光子が入射する高照度撮像の場合、たとえばフォトダイオードの蓄積電荷が10,000エレクトロンあるアナログセンサでは、最大それだけの電子数をリニアにカウントでき、精度の高い撮像が可能である。これに対して、上記時分割フォトンカウンティングでは、上記1023回の読み出しにおけるカウント数の上限は1,023エレクトロンに留まり、一回の露光中に複数の光子が入射したものも1とカウントするので、多くの数え逃がしが発生する。これにより出力は大幅に圧縮されるので、補正を行っても大きな誤差が残る。したがって、時分割フォトンカウンティングを用いるフルデジタルイメージセンサの場合、高照度撮像時の撮像精度を向上させるには、カウント総数を増加させる必要がある。しかし、そのためには読み出しセンス回路の高速化や消費電力抑制等、各種の課題が存在する。本発明は、センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時の双方において、ノイズの少ない高精度な撮像が可能な撮像素子およびカメラシステムを提供することにある。本発明の第1の観点の固体撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタルAD変換装置を含み、上記AD変換装置は、少なくともバイナリ判定である1ビット出力と多ビット解像度による階調出力の2モードで動作可能であり、少なくとも1ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を1受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される。本発明の第2の観点のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタルAD変換装置を含み、上記AD変換装置は、少なくともバイナリ判定である1ビット出力と多ビット解像度による階調出力の2モードで動作可能であり、少なくとも1ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を1受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される。本発明によれば、センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時の双方において、ノイズの少ない高精度な撮像が可能となる。以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態撮像素子の第1の構成例2.第2の実施形態撮像素子の第2の構成例3.カメラシステムの構成例4.内視鏡への応用例5.放射線検出器への応用例<1.第1の実施形態>図3は、本第1の実施形態に係るCMOSイメージセンサ撮像素子の構成例を示す図である。本実施形態のCMOSイメージセンサ100では、同一の画素に対して、その出力のセンシング判定に時分割フォトンカウンティングと既存型のアナログカウンティングの2つのモードが併設されている。CMOSイメージセンサ100は、これによって、低照度時、高照度時の双方において、良好なS/Nでの判定を可能にしている。[全体構成の概略]本CMOSイメージセンサ100は、画素アレイ部110、センス回路部120、出力信号線群130、転送線群140、および判定結果集積回路部150を有する。画素アレイ部110は、複数のデジタル画素PXが行方向および列方向にマトリクス状に配置されている。各デジタル画素PXは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。この画素アレイ部110は、たとえば第1の半導体基板SUB1に形成される。センス回路部120は、第1の半導体基板SUB1と異なる第2の半導体基板SUB2に形成される。センス回路部120は、画素アレイ部110のマトリクス配列された複数の画素PXに1対1に対応して複数のセンス回路121が、たとえば行方向および列方向にマトリクス状に配置されている。各センス回路121は、デジタル画素PXからの信号を受けて、所定期間におけるデジタル画素PXへの光子入射の有無を2値判定する機能を有する。そして、第1の半導体基板SUB1と第2の半導体基板SUB2は積層される。たとえば第1の半導体基板SUB1に形成された複数の画素PXと第2の半導体基板SUB2に形成された複数のセンス回路121がそれぞれ1対1で対向するように積層される。対向する画素PXとセンス回路121が出力信号線群130の各出力信号線131により接続される。図3の例では、0行0列目に配置された画素PX-00の出力が出力信号線131-00により0行0列目に配置されたセンス回路121-00の入力と接続される。0行1列目に配置された画素PX-01の出力が出力信号線131-01により0行1列目に配置されたセンス回路121-01の入力と接続される。1行0列目に配置された画素PX-10の出力が出力信号線131-10により1行0列目に配置されたセンス回路121-10の入力と接続される。1行1列目に配置された画素PX-11の出力が出力信号線131-11により1行1列目に配置されたセンス回路121-11の入力と接続される。図示していないが他の行、列に配置された画素とセンス回路も同様に接続される。センス回路部120は、同一行に配置されたセンス回路121の出力が共通の転送線141に接続されている。図3の例では、0行目に配置されたセンス回路121-00,121-01、の出力が転送線141-0に接続されている。1行目に配置されたセンス回路121-10,121-11、の出力が転送線141-1に接続されている。図示していないが2行目以降も同様に形成される。本実施形態において、後で詳述するように、センス回路部120の各センス回路121は、比較器を含むAD変換装置を有している。このAD変換装置は、少なくともバイナリ判定である1ビット出力と多ビット解像度による階調出力の2モードにより動作するように制御される。そして、本実施形態のCMOSイメージセンサ100では、少なくとも1ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出される。CMOSイメージセンサ100において、多ビット解像度による階調出力モードを選択した際は、1ビット出力モードと比較して少ない露光回数一回以上の出力結果が集積され、入射した光の強度が算出される。CMOSイメージセンサ100において、低照度撮像時は1ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される。CMOSイメージセンサ100において、1ビット出力モード選択時は、画素出力はさらにゲインG>1の信号増幅を経てAD変換装置に入力され、多ビット解像度による出力モード選択時はこの信号増幅は行われない。判定結果集積回路部150は、センス回路121の判定結果を画素ごとに複数回集積して、階調のある2次元撮像データを生成する機能を有する。判定結果集積回路部150は、センス回路部120におけるセンス回路121の行配置に対応して判定結果集積回路151-0,151-1、が配置されている。換言すれば、0行目に配置されたセンス回路121-00,121-01、が接続された転送線141-0に判定結果集積回路151-0が接続されている。1行目に配置されたセンス回路121-10,121-11、が接続された転送線141-1に判定結果集積回路151-1が接続されている。判定結果集積回路151-0は、転送線141-0を転送された判定値を保持するレジスタ152-0、レジスタ152-0の保持値をカウントするカウント回路153-0、およびカウント回路153-0のカウント結果を格納するメモリ154-0を有する。判定結果集積回路151-1は、転送線141-1を転送された判定値を保持するレジスタ152-1、レジスタ152-1の保持値をカウントするカウント回路153-1、およびカウント回路153-1のカウント結果を格納するメモリ154-1を有する。本実施形態においては、判定結果集積回路151-0のカウント回路153-0が複数のセンス回路121-00,121-01、により共有されている。判定結果集積回路151-1のカウント回路153-1が複数のセンス回路121-10,121-11、により共有されている。[画素の構成例]画素PXは、上述したように、光電変換素子およびアンプ素子を有し、光子入射に応じて電気信号を出力する。撮像素子としてのCMOSイメージセンサ100は、画素PXのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。リセットは画素PXを光子が未入射の状態にリセットする。各画素PXは、望ましくはその受光面に、各々レンズとカラーフィルタを備えている。ここで、画素の構成の一例について説明する。図4は、本実施形態に係る画素の回路構成の一例を示す図である。図4は、1単位画素PXで3つのトランジスタを含む画素回路の一例を示している。1単位画素PXは、光電変換素子としてのフォトダイオード111、転送トランジスタ112、リセットトランジスタ113、およびアンプ素子としてのアンプトランジスタ114を有する。画素PXは、蓄積ノード115、およびフローティングディフュージョンFD:FloatingDiffusion、浮遊拡散層ノード116を有する。転送トランジスタ112のゲート電極が転送線117に接続され、リセットトランジスタ3のゲート電極がリセット線118に接続されている。アンプトランジスタ114のゲート電極がFDノード116に接続され、アンプトランジスタ114のソースが出力信号線131に接続されている。FDノード116は、アンプトランジスタ114の入力ノードとして機能する。画素PXにおいては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード111によって、ノード115に蓄積される。それらは所定のタイミングで転送トランジスタ112をオンさせることでノード116に転送され、アンプトランジスタ114のゲートを駆動する。これにより、信号電荷は出力信号線131への信号となって読み出される。出力信号線131は、定電流源や抵抗素子を介して接地することでソースフォロア動作をさせても良いし、読み出し前に一旦接地し、その後浮遊状態にして、アンプトランジスタ114によるチャージレベルを出力させても良い。リセットトランジスタ113は、転送トランジスタ112と同時並列的にオンさせることでフォトダイオード111に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。なお、図4において、PSはリセットやソースフォロアに使用される電源を示し、電源PSはたとえば3Vが供給されている。このような画素PXの基本回路や動作機構は通常の画素と同様であり、さまざまなバリエーションが存在し得る。ただし、本実施形態で想定されている画素は、従来に比べ、変換効率が著しく高くなるように設計される。そのためには、ソースフォロアを構成するアンプトランジスタ114の入力ノード116の寄生容量は可能な限り小さくするのが望ましく、一光子から得られる出力信号が、アンプトランジスタ114のランダムノイズより十分大きいことが望ましい。図5は、画素レイアウトの一例を示す図である。図5において、斜め斜線はトランジスタのゲート電極を、破線はメタル配線を示している。アンプトランジスタ114の入力ノード116は、転送トランジスタ112とリセットトランジスタ113に挟まれた拡散層部、アンプトランジスタ114のゲート部、および両者間の配線部で構成されるが、それらはいずれも最小面積となるよう配置されている。さらに、アンプトランジスタ114のドレイン幅が絞られると同時に、ソース出力である信号線131に接続された配線は、ノード116の大部分を平面的に覆っている。ソースフォロアの出力信号線131側は入力ノード116からの入力に対して1に近いゲインを持つので、両者間の実質的な寄生容量は非常に小さい。したがって、このようなシールド構造をとることで、ノード116の寄生容量を最小化し、変換効率を大幅に引き上げることが可能である。ここで変換効率を、たとえば600μV/e-まで引き上げた場合、信号量はアンプトランジスタ114のランダムノイズより十分大きくなるので、原理的には1光子の検出が可能である。ここで、単位露光期間中の光子入射の有無をバイナリ判定し、時分割フォトンカウンティングを行えば、アンプトランジスタ114以降のノイズを実質上ゼロにすることができる。一方、このような画素は、たとえば3V程度の電源電圧があれば、フォトダイオード111内に2000e-程度の電荷を蓄積することも可能である。このときの出力は1.2Vの動作レンジを持つアナログ出力となる。この場合、蓄積の上限は出力信号のレンジで規定されるが、さらにたとえば露光と読み出しを4回行って結果を集積することで、実効的なダイナミックレンジは4倍になる。すなわち、光電変換素子とアンプ素子を内蔵するこのような画素PXの出力は、変換効率が十分高ければ、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。なお、このような性質は、画素内で電子増倍を行う場合でも同様である。たとえば、光電変換素子内で電子増倍を行うアバランシュフォトダイオードAPDや、アンプ素子への電荷転送過程においてCCD転送等を用いて電子増幅を行う画素についても、増倍率が一定に制御できていれば、変換効率が大きい画素と等価の効果を得る。すなわち、単位露光期間中の光子入射の有無をバイナリ判定することも、光電変換で生じた複数電荷がさらに増倍されることにより生じた電荷群による信号を、階調のあるアナログデータとして扱うことも可能である。図6は、本第1の実施形態に係るセンス回路におけるAD変換装置の構成例を示す図である。このAD変換装置300は、図6に示すように、比較器301、カウンタ302、出力モード選択部303、アンプ増幅器304、スイッチ305、およびキャパシタC1,C2を有する。そして、たとえばAD変換装置300のアンプ304、スイッチ305を除く、図6中に破線で囲んだ比較器301、カウンタ302、出力モード選択部303、およびキャパシタC1,C2によりAD変換器ADC310が構成されている。比較器301は、非反転入力端子がキャパシタC1を介してスイッチ305の端子aに接続され、反転入力端子-がキャパシタC2を介して参照信号REFの供給ラインに接続されている。比較器301の出力には、カウンタ302および出力モード選択部303が縦続接続されている。スイッチ305の端子bは単一の画素PXから画素信号PXOUTが出力される出力信号線131に接続され、端子cはアンプ304の出力に接続されている。アンプ304の入力は出力信号線131に接続されている。比較器301は、アンプ304で増幅されていない画素信号PXOUTまたはアンプ304で増幅された画素信号PXOUTと、参照信号REFを比較する。カウンタ302は、比較器301からの出力結果を受けてクロックCTINを内部で遮断し、カウントを止める、クロックのゲート機能が内蔵されている。本実施形態のAD変換装置300は、カウンタ302の出力側に、出力モード選択信号MDSELに応じた出力を行う出力モード選択部303が追加されている。さらに、画素出力には必要に応じてゲインG>1のアンプ304が接続されるようになっている。図7は、図6のAD変換装置の動作波形の一例を示す図である。ここで、図6のAD変換装置の動作手順を図7に関連付けて説明する。[タイミングT1]タイミングT1において、図4の画素PXにおけるリセットトランジスタ113のゲートにパルスが与えられ、画素PXからリセットレベルの信号PXOUTが出力される。[タイミングT2]タイミングT2において、比較器301の入力段に、上記リセット信号を相殺し、いわゆるCDS相関二重サンプリングを実施するための電荷を保持する。たとえば、特許文献特開2008-193373号公報では、オートゼロと称して比較器301の入力と内部ノードをショートさせ、比較器301への両入力がバランスするように入力ノード301_P,301_Rに電荷を配分し、保持させている。[タイミングT3]タイミングT3において、図4の画素PXにおける転送トランジスタ112のゲートにパルスが与えられ、画素PXから画素信号PXOUTが出力される。一方、参照信号REFには負信号方向に一定のオフセットを与え、比較器301の出力を片側に安定させる。[タイミングT4]タイミングT4において、参照信号REFを階段状のパルスとして与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタ302を進行させる。[タイミングT5]タイミングT5において、参照信号REFのレベルが画素信号PXOUTとの相対関係においてタイミングT2のバランス状態を超えたところで、比較器301の出力が反転し、これに伴ってカウンタ302の進行が止まり、状態が保存される。このようにして得られたカウンタ302の出力値は、出力信号線131出力された画素信号PXOUTとリセット信号との差分をリニアに反映している。ここで出力モード選択部303は、出力モード選択信号MDSELの値に応じて、以下のように出力DOUTを選択する。まず、バイナリ出力の場合には、カウンタ302の出力値が一定の閾値を超えた場合に1を、そうでない場合に0を出力する。一方、多ビット出力の場合にはカウンタ値からタイミングT3で与えたオフセット分のカウントを差し引いた値を出力する。以上は本実施形態で採用した、最も簡単なAD変換装置の中の一例である。ところで、一般にAD変換装置AD変換器は、ビット解像度が低いほど高速な変換が可能である。この例ではそれはカウント期間に反映される。たとえば、階段状パルスのステップが30μVの場合、変換効率600μV/e-の画素における一光子信号は平均で20カウント分に相当する。したがって、完全な比較器においては、タイミングT3のオフセット分に約10カウントを加えた時点で判定が可能になり、コンパレータが反転していれば結果は0光子入射なし、コンパレータが反転しなければ結果は1光子入射ありとなる。あるいは、階段状パルスのステップを600μVとし、タイミングT3のオフセット量を300μVとすれば、最小1カウントで判定できる。一方、多数光子に相当する信号量を階調判定する場合、8ビット階調なら256、10ビット階調なら1024のカウントが最低でも必要になる。一般に、ビット解像度が低ければ高速に読み出しが実行でき、それに伴ってフレームレートを上げることが可能である。特に後述するように、複数画素の読み出しをローリングシャッターで巡回させる場合には、読み出し速度がフレームレートに直結する。したがって、ビット解像度が低い場合、その分フレームレートを上げて多数回の読み出しを行い、画素ごとにその出力値を加算していくことで、実質的なビット解像度を補うことが可能になる。時分割フォトンカウンティングはその典型例となるが、より一般的には、次のモードを撮像装置に併設することは容易である。すなわち、低ビット解像度で多数回の露光と読み出しを実行し、その結果を集積して光強度を算出するモードと、高ビット解像度で少数回の露光と読み出しを実行し、その結果を集積して光強度を算出するモードを同一の撮像装置に併設することは容易である。したがって、多ビット解像度による出力に関しては、さらに複数のモードを設けてもよい。ところで、比較器301には、構成するトランジスタのばらつきによって通常オフセットが存在し、これによって反転タイミングに比較器ごとのばらつきが生じ、固定ノイズになる。このようなノイズを相殺する方法としては、遮光された暗信号や無信号状態で上記AD変換を行い、比較器301ごとのカウンタ値を保存して、画素信号から差分を取る方法が一般的である。たとえば、それらをフレームごとにキャリブレーションとして行うケースが特許文献特開2006-20173号公報に記載されている。あるいは、特許文献特開2005-323331号公報には次の手法が記載されている。すなわち、参照信号REFの階段状パルスを画素リセット時と読み出し時にそれぞれ印加し、カウンタのダウンカウントとアップカウントを組み合わせて差分をとることで、リセット信号のCDSとオフセット相殺を同時に実施する手法が記載されている。あるいは、特許文献特開2008-193373号公報では、前述のようにオートゼロと記載されている工程でリセット信号のCDSを実行している。そして、引き続き行われる1回目の階段状パルスの印加とダウンカウントは、行ごとの無信号でのオフセットキャリブレーションと等価である。あるいは、カウンタ値の減算ではなく、参照信号REFに各比較器のオフセットに対応した相殺用のバイアスを加えても良い。なお、このようなオフセットの相殺処理は、バイナリ判定の前に実施される必要がある。したがって、出力モード選択部303が出力モード選択を実施する前に実施される必要がある。あるいは、比較器301のオフセットの影響を相対的に低減するには、画素PXの出力を、アンプ304を用いて1より大きなゲインGで増幅してもよく、特にバイナリ判定においてはこの処理は有効である。画素信号XPOUTをアナログ信号として多ビット判定する場合、検出電子数の最大値は出力レンジによって制限されるので、画素出力を増幅するとさらにその制限が厳しくなり、検出可能な電子数を減少させることになる。一方、バイナリ判定時の画素信号の判定閾値は十分小さいので、そのような制約は存在しない。したがって、バイナリ判定時のみに画素出力をアンプ304で増幅ゲインG>1するのが望ましい。たとえば、8倍のゲインで信号を増幅すれば、比較器301のオフセットの影響は1/8に低減することができる。一般的に、画素出力を増幅すれば、AD変換装置自体が持つオフセットやランダムノイズ等の各種ノイズ要因を、全て相対的に低減することが可能である。なお、アンプ304自体が持つオフセットは、後段でCDSを行えば相殺されるので問題にならない。また、アンプ304は後述するように複数画素に共通して配置することができるので、その占有サイズをある程度確保することで、アンプ304自体が持つランダムノイズも十分小さくすることができる。なお、このようなシングルスロープ型のAD変換装置を使用するのであれば、画素出力信号をN倍のゲインで増幅した場合には、バイナリの判定閾値も略N倍となるため、参照信号REFのステップ幅も略N倍にするのが高速化のために望ましい。次に、複数の画素PXでセンス回路121のAD変換装置を共有する構成を第2の実施形態として説明する。<3.第2の実施形態>図8は、本第2の実施形態に係るCMOSイメージセンサ撮像素子の構成例を示す図である。第1の実施形態に係るCMOSイメージセンサ100では、各画素PXとセンス回路121が一対一に対応している。しかし、各々に要する占有面積は必ずしも同等であるとは限らない。また、2層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路121からのデータの高速な長距離転送が必須となる上、レイアウト上の制約を受けやすい。本第2の実施形態に係るCMOSイメージセンサ100Aでは、複数の画素で一つのセンス回路AD変換装置を共有することで、上記課題に対して柔軟な解決法を提供する。そして、本実施形態に係るCMOSイメージセンサ100Aは、複数の画素でAD変換装置のアンプ304を共有する。CMOSイメージセンサ100Aにおいて、画素アレイ部110Aは、複数の画素PXが行方向および列方向にマトリクス状に配置されている。そして、同一列の複数の画素PXと選択回路により画素ブロック160-0~160-3、が形成される。CMOSイメージセンサ100Aは、画素アレイ部110Aの画素PXを駆動して、画素PXの電気信号を出力信号線131に出力させるための行駆動回路170、および行制御線群180を有する。CMOSイメージセンサ100Aは、出力信号線131を伝搬された電気信号の2値判定し、判定結果を画素ごとに複数回集積して、階調ある2次元撮像データを生成する回路ブロック200を有する。回路ブロック200は、センス回路部120Aおよび判定結果集積回路部150Aが配置されている。センス回路部120Aは、画素アレイ部110Aの各画素ブロック160-0~160-3、に対応してセンス回路121-0,121-1,12-2,121-3、が配置されている。センス回路121-0は、その入力が画素ブロック160-0を形成する全画素PX-00,PX-10、~PX-150の出力が共通に接続される出力信号線131-0に接続されている。すなわち、複数の画素PX-00~PX-150で一つのセンス回路121-0を共有している。センス回路121-1は、その入力が画素ブロック160-1を形成する全画素PX-01,PX-11、~PX-151の出力が共通に接続される出力信号線131-1に接続されている。すなわち、複数の画素PX-01~PX-151で一つのセンス回路121-1を共有している。センス回路121-2は、その入力が画素ブロック160-2を形成する全画素PX-02,PX-12、~PX-152の出力が共通に接続される出力信号線131-2に接続されている。すなわち、複数の画素PX-02~PX-152で一つのセンス回路121-2を共有している。センス回路121-3は、その入力が画素ブロック160-3を形成する全画素PX-03,PX-13、~PX-153の出力が共通に接続される出力信号線131-3に接続されている。すなわち、複数の画素PX-03~PX-153で一つのセンス回路121-3を共有している。センス回路部120Aにおいては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。判定結果集積回路部150Aは、センス回路121-0~121-3の判定結果を画素ごとに複数回集積して、階調のある2次元撮像データを生成する機能を有する。判定結果集積回路部150Aは、レジスタ152A-0~152A-3、選択回路155、カウント回路153A、およびメモリ154Aを有する。レジスタ152A-0~152A-3は、転送線141A-0~141A-3を転送された対応するセンス回路121-0~121-3の判定値を保持する。選択回路155は、レジスタ152A-0~152A-3の出力を順次に選択して、各レジスタ152A-0~152A-3の保持した判定値をカウント回路153Aに供給する。カウント回路153Aは、行選択されて読み出され、選択回路155を介した複数画素本例では4画素の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ154Aに格納する。カウント回路153Aは、前回の読み出し時の画素のデータがメモリ154Aからロードされる。本第2の実施形態の判定結果集積回路部150Aは、1つのカウント回路153Aを有し、複数のレジスタ152A-0~152A-3でカウント回路153Aを共有している。換言すれば、本第2の実施形態のCMOSイメージセンサ100Aは、複数のセンス回路121A-0~121A-3でカウント回路134Aを共有している。図9は、本第2の実施形態に係るセンス回路におけるAD変換装置の構成例を示す図である。図10は、本第2の実施形態に係る画素の回路構成の一例を示す図である。図9のAD変換装置310は、AD変換装置を複数画素に接続した構成例である。この場合、画素アレイPXA図8の画素ブロック160は、高変換効率の画素PX-0~PX-3が、たとえば図10に示すように選択トランジスタ119を介して同一出力信号線131に接続されている。選択トランジスタ119のゲートは選択制御線LSLに接続されている。図9において、AD変換装置300Aは、たとえば図6のAD変換装置300の比較器301、カウンタ302、および出力モード選択部303を含むADC310、並びにカラムアンプ304A、およびスイッチ305を有する。ADC310は、出力モード選択信号MDSELに応じてバイナリ出力と多ビット出力を選択する出力モード選択部を有している。304AはゲインG>1のカラムアンプを示している。このように、本第2の実施形態では、ADC310とカラムアンプ304Aは複数の画素に共有されている。そして、図9のAD変換装置300Aは、さらに加算器311およびメモリ312を有する。メモリ312は、画素ごとに光強度をデジタルで記憶する。選択画素からの出力信号は、ADC310において出力モード選択信号MDSELで指定された出力モードに応じて1ビットまたは多ビット階調にAD変換され、出力信号DOUTとして出力される。メモリ312からは選択画素に対応するデータが読み出され、加算器311によって出力と加算され、その結果が再びメモリ312に保存される。出力モード選択信号MDSELで1ビット出力モードが選択された場合、画素の出力信号線131に生じた選択画素の信号出力はカラムアンプ304Aを介してADC310に入力される。一方、多ビット出力モードが選択された場合、出力信号線131の画素信号PXOUTはカラムアンプ304Aを介さず、スイッチ305を介してADC310に入力される。あるいは、この場合、カラムアンプ304AのゲインGを1以下に変更しても良い。なお、画素PX-0~1やAD変換装置にはさまざまなバリエーションが存在し得る。本技術は、1光子検出が可能な高い変換効率や画素内電子増倍機能を有する各種画素においても、露光期間内に複数光子が入射した場合には入射光子数に略比例した信号出力が得られる現象を利用して、撮像のダイナミックレンジを向上させることである。その具体例として、AD変換装置に1ビット出力と多ビット出力を選択する出力選択部を配置する。その実施例として図6にはシングルスロープ型のAD変換装置について記載したが、逐次変換型やサイリック型等、どのようなAD変換装置においても判定閾値を設けてバイナリ出力を行うことは可能であって、そのような出力選択手段の設置は可能である。あるいは、バイナリ出力用と多ビット出力用で変換方式を分けてもよい。すなわち、本技術の適用範囲はシングルスロープ型のAD変換装置に限定されるものではない。また、加算器311は複数のADCで共有しても良い。撮像装置のチップ構成としては複数の形態が考えられるが、加算器311とメモリ312は撮像チップ内に搭載しても良いし、撮像チップからはDOUTに相当する信号を出力し、加算器311やメモリ312は後段の信号処理チップに内蔵させても良い。図11AおよびBは、ローリングシャッターを用いて、図9における4個の画素をアクセスする例を示す図である。図11において、符号EXで示す白抜きが露光期間、符号RDで示す黒抜きが読み出し期間である。同一出力信号線131に接続された画素群は順次選択されて循環的に読み出しが行われ、各々読み出し期間外で露光が行われる。露光期間EXはさらに電子シャッター等で調整しても良い。一般に、AD変換装置のビット解像度が低いと読み出し期間は短縮され、高速に循環がなされるので、同一期間たとえば1フレーム中において多回数の露光が可能となる。図11Aは1ビット出力の例であり、1フレームは8回の露光と読み出しで構成されている。光強度はバイナリデータ8回の加算として導出され、結果は略3ビットの階調となる。図11Bは多ビット出力の例であり、1フレームは2回の露光と読み出しで構成されている。露光ごとにAD変換機から略3ビット階調の出力があるとすると、光強度はその2回分の加算として出力され、結果は略4ビットの階調となる。なお、多ビットの階調出力モードについては、低ビット解像度で多数回の露光結果を加算するモードや、高ビット解像度で1回または少数回の露光結果を加算するモード等、さまざまなモードを併設することが可能である。ところで、各画素の露光期間中の光子入射の有無に対するバイナリ判定結果から階調を得るには、上に述べた時分割以外にも、面分割を用いる方法がある。すなわち、複数画素のアレイを単一の受光面とみなし、それらを加算することでも階調を得ることができる。たとえば、128x128の画素アレイでチップを構成し、それを一受光面とすることで、光電子増倍管の用途を代替することが可能である。またたとえば、1光子のX線を受けたシンチレータが瞬間的に発する光の強度を測定する場合においても、128x128個の画素の中から1判定のデータをカウントすることで、14ビット階調に相当する16,384の階調を得ることが可能となる。この場合も発光位置がランダムであるか、あるいは光子が反射や回折を受けてランダムに散乱されれば、受光光子数とカウント数は図2のポワゾン分布に従う。また、受光する光の強度が高いと光子の数え逃しが多くなり、撮像精度が劣化する。したがって、このようなケースにおいても、画素出力に接続されたAD変換器にバイナリ判定モードと多ビット階調出力モードを備えることは有効であり、微小光を正確にカウントしつつ、撮像のダイナミックレンジを大幅に改善することが可能となる。以上説明した実施形態に係る撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<3.カメラシステム>図12は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム400は、図12に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100,100Aが適用可能な撮像デバイス410を有する。カメラシステム400は、この撮像デバイス410の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ420を有する。さらに、カメラシステム400は、撮像デバイス410を駆動する駆動回路430と、撮像デバイス410の出力信号を処理する信号処理回路440と、を有する。駆動回路430は、撮像デバイス410内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス410を駆動する。また、信号処理回路440は、撮像デバイス410の出力信号に対して所定の信号処理を施す。信号処理回路440で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路440で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス410として、先述した固体撮像素子100,100Aを搭載することで、低消費電力で、高精度なカメラが実現できる。また、本実施形態に係る撮像素子100,100Aは、超低照度においてはバイナリ判定による1ビット出力が最も有利である。しかし、被写体の平均的な照度が上がり、図2における単位露光期間内の平均入射光子数が増加して、出力圧縮が顕著になった場合、多ビット出力モードに切り替えるのが望ましい。これらは一定領域をモニタ画素とし、その平均光強度を算出して自動で切り替えても良いし、撮像者が映像をモニタしつつ手動で切り替えても良い。モード切替えのケースとしては、以下のような応用もある。たとえば特定の状態にある生体細胞に特定波長の光を照射すると微弱な蛍光が発生する諸現象がある。これらは内視鏡における癌細胞検出等、各種生体の状態観察に利用されるが、蛍光検出と生体撮像には通常異なる撮像素子が使用される。たとえば、光パルスを照射した直後に発生する蛍光を、暗状態で増倍型CCDカメラ等を用いて撮像し、さらに光を当てた状態で、通常の撮像装置を用いて生体を撮像し、両者の撮像結果を重ね合わせることでどの場所で蛍光が発生したかを判定する。本実施形態の撮像素子では蛍光観察に1ビット出力モードを使用し、生体撮像に多ビット出力モードを使用することで、一つの撮像素子で両者の観察が実現できる。二つの撮像結果のアライメントも不要であり、安価に正確な蛍光位置を判定することが可能になる。<4.内視鏡への応用>図13は、本実施形態に係る固体撮像素子を内視鏡に応用した構成の一例を示す図である。本内視鏡500は、図13に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100,100Aが適用可能なセンサ510を有する。内視鏡500は、このセンサ510の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させる集光レンズ520を有する。さらに、内視鏡500は、センサ510の出力信号を処理する信号処理回路530を有する。内視鏡500は、被検体を照明するための白色光源540、集光レンズ550、フィルタ切り替え器560、および白色光源540により光を伝搬する光ファイバ570を有する。そして、センサ510、集光レンズ520、光ファイバ570は、ケーブル580内に収容されている。内視鏡500において、蛍光観察時は特殊な波長のみを照射するので、光源540にフィルタ切り替え器560によりフィルタをセットする。図14は、図13の内視鏡に応用されるセンサ撮像素子のオンチップカラーフィルタの一例を示す図である。図14に示すセンサ510のオンチップカラーフィルタは、R赤、G緑、青の各フィルタFLT-R,FLT-G,FLT-Bを有する。蛍光観察時に、オンチップフィルタにない、W白のフィルタFLT―Wのみ用いる。内視鏡500は、センサとして本実施形態の撮像素子を適用し、蛍光観察に1ビット出力モードを使用し、生体撮像に多ビット出力モードを使用することで、一つの撮像素子で両者の観察が実現できる。二つの撮像結果のアライメントも不要であり、安価に正確な蛍光位置を判定することが可能になる。<5.放射線検出器への応用>図15は、本実施形態に係る固体撮像素子を放射線検出器に応用した構成の一例を示す図である。また、本技術の撮像素子は、図15に示すように、シンチレータ610と組み合わせて放射線検出器600に使用することもできる。本放射線検出器600は、図15に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100,100Aが適用可能な撮像素子センサ620を有する。たとえば、NaI等を使用したシンチレータ610にγ線が入射すると、微弱な可視光であるシンチレーション光が発生する。その光量を撮像素子620を用いて計測する。この場合、一定の露光期間内に、集光レンズ630を介して撮像素子620の有効画素に入射するシンチレーション光の総数から線量を、線量計算部、制御部、表示部等を含む制御デバイス640で計算する。まず、バイナリモードでフォトンカウントを行い、線量が一定レベルを超えた場合には、多ビット階調モードに切り替えて再度測定を実施する。このような放射線検出器600は、光電子増倍管を用いたものに比べて高電圧源を必要とせず、小型軽量かつ安価である上、精度や感度は同等であり、低線量の高精度な測定が可能である。さらに本技術の採用によって、高い線量まで広レンジの計測が可能となる。なお、本技術は以下のような構成をとることができる。1光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタルAD変換装置を含み、上記AD変換装置は、少なくともバイナリ判定である1ビット出力と多ビット解像度による階調出力の2モードで動作可能であり、少なくとも1ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を1受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される撮像素子。2多ビット解像度による階調出力モードを選択した際は、1ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される上記1記載の撮像素子。3低照度撮像時は1ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される上記1または2記載の撮像素子。41ビット出力モード選択時は、画素から出力された画素信号はさらにゲインG>1の信号増幅を経て上記AD変換装置に入力され、多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記AD変換装置に入力される上記1から3のいずれか一に記載の撮像素子。5上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部を有する上記1から4のいずれか一に記載の撮像素子。6撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタルAD変換装置を含み、上記AD変換装置は、少なくともバイナリ判定である1ビット出力と多ビット解像度による階調出力の2モードで動作可能であり、少なくとも1ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を1受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出されるカメラシステム。7多ビット解像度による階調出力モードを選択した際は、1ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される上記6記載のカメラシステム。8低照度撮像時は1ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される上記6または7記載のカメラシステム。91ビット出力モード選択時は、画素から出力された画素信号はさらにゲインG>1の信号増幅を経て上記AD変換装置に入力され、多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記AD変換装置に入力される上記6から8のいずれか一に記載のカメラシステム。10上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部を有する上記6から9のいずれか一に記載のカメラシステム。"