半導体スイッチング素子のゲート駆動回路であって、前記ゲート駆動回路は、前記半導体スイッチング素子を駆動するON駆動用スイッチおよびOFF駆動用スイッチが設けられたバッファと、負バイアス生成部と、負バイアス生成部制御回路とが設けられており、前記負バイアス生成部には、前記バッファのOFF駆動用スイッチに接続され、前記半導体スイッチング素子に印加する負バイアスを生成する2系統以上のスイッチング充電回路が設けられているとともに、前記負バイアス生成部は、前記半導体スイッチング素子がOFFの期間に、前記負バイアス生成部制御回路によって前記2系統以上のスイッチング充電回路の系統切り替えを1回以上行って、前記半導体スイッチング素子に連続的な負バイアスを印加する半導体スイッチング素子のゲート駆動回路。前記半導体スイッチング素子は、ワイドバンドギャップ半導体によって形成されている請求項1に記載の半導体スイッチング素子のゲート駆動回路。前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドである請求項2に記載の半導体スイッチング素子のゲート駆動回路。しかしながら、特許文献2に示された技術は、例えばアームスイッチとしてMOSFETを用いたとき、コンデンサによって与えられる負バイアスは、放電によって徐々にその負バイアス量が減少し駆動MOSFETのソース電位に近づくが、駆動MOSFETがオフ期間中にコンデンサを再充電するなどの負バイアス量回復のための手段が無いため、負バイアスが小さくなったときにノイズが混入した場合などに誤オンしやすくなる。特に、駆動MOSFETとしてゲート-ソース間閾値電圧が低いSiC-MOSFETを用いた場合には、その特性から従来のSi-MOSFETと比較してノイズで誤オンする可能性が更に高くなってしまう問題があった。また、負バイアスを大きく且つ継続して得るためにコンデンサの容量を大きくするとコンデンサの充電時間も増加するため、高周波でスイッチングする場合には充電時間が不足しがちになり充分な量の負バイアスを得ることが難しくなる。本発明は、上記のような課題を解決するもので、特許文献2の技術をさらに改善し、コンデンサ放電による負バイアスの減少を速やかに回復させる機能を持たせ、半導体スイッチング素子としてのSi-MOSFETやSiC-MOSFETにおいて高周波スイッチングが可能で、かつノイズによるゲート誤動作を防止可能な半導体スイッチング素子のゲート駆動回路を得ることを目的としている。この発明に係る半導体スイッチング素子のゲート駆動回路は、半導体スイッチング素子を駆動するON駆動用スイッチおよびOFF駆動用スイッチとが設けられたバッファと、負バイアス生成部と、負バイアス生成部制御回路とが設けられており、負バイアス生成部には、バッファのOFF駆動用スイッチに接続され、半導体スイッチング素子に印加する負バイアスを生成する2系統以上のスイッチング充電回路が設けられているとともに、負バイアス生成部は、半導体スイッチング素子がOFFの期間に、負バイアス生成部制御回路によって2系統以上のスイッチング充電回路の系統切り替えを1回以上行って、半導体スイッチング素子に連続的な負バイアスを印加するものである。この発明による半導体スイッチング素子のゲート駆動回路は上記のような構成を採用しているので、半導体スイッチング素子がOFFの時に、2系統以上のスイッチング充電回路の系統が連続的に切り替えられ、半導体スイッチング素子に対して連続的かつ充分な負バイアスが印加され、ノイズなどによる誤動作を防止することが可能となる。ここで本願発明をより理解し易くするため、従来例の特許文献2におけるゲート駆動回路の動作について、図3、図4を用いて説明する。図3は、上記特許文献2のゲート駆動回路を示した概略の構成図である。図3において、ゲート駆動回路100aは、直列に接続されたPチャネルMOSFET5と、NチャネルMOSFET6からなるバッファ7と、NチャネルMOSFET6のソースにアノードを接続し、駆動MOSFET3のソース電位にカソードを接続するダイオード13と、抵抗14を介して制御電源11にカソードを接続するツェナーダイオード15と、ツェナーダイオード15のアノードと、ダイオード13のアノードとの間に接続する負バイアス用のコンデンサ16と、ツェナーダイオード15のアノードにドレインを接続し、ダイオード13のカソードにソースを接続する負バイアス発生用NチャネルMOSFET17と、ON時のゲート抵抗8と、OFF時のゲート抵抗9と、バッファ7の駆動を行う駆動制御回路10と、負バイアス発生用のNチャネルMOSFET17の駆動を行う負バイアス制御回路18を備えている。このような構成において、駆動MOSFET3がON状態のときにPチャネルMOSFET5がON、NチャネルMOSFET6がOFF、NチャネルMOSFET17がOFFとなり、負バイアス生成回路のコンデンサ16は制御電源11の電圧以下、Vccと表記とツェナーダイオード15のツェナー電圧以下、Vzdと表記とダイオード13の順方向電圧以下、Vfと表記との電位差Vcc-Vzd-Vfで充電される。一方、駆動MOSFET3がOFFするときには、PチャネルMOSFET5がOFF、NチャネルMOSFET6がON、NチャネルMOSFET17がONとなり、駆動MOSFET3のソース電位以下、Vsと表記はコンデンサ16の充電電圧だけ引き下げられる。これにより駆動MOSFET3がOFFの状態においては駆動MOSFET3のゲート-ソース間電圧以下、Vgsと表記は負バイアス状態となりノイズによる誤動作の防止が図られている。ここで、ノイズによる誤動作の防止の観点から負バイアスは出来る限り大きく継続することが望ましい。図4に、ゲート駆動回路100aの過渡波形例を示す。S1は駆動MOSFET3のスイッチ状態、V1はNチャネルMOSFET17のドレイン電位、V2はNチャネルMOSFET6のソース電位である。期間t1において、駆動MOSFET3はON状態でありV1はVcc-Vzdである。また、V2はVfである。期間t1ではコンデンサ16はVcc-Vzd-Vfで充電される。VgsはVccに等しい。期間t2において、駆動MOSFET3はOFF状態であり、NチャネルMOSFET17がONするためV1はVsになる。これによりVgsはV2とVsの電位差であるVs-Vcc-Vzd-Vfの負バイアスを得る。その後、駆動MOSFET3のゲート-ソース間容量、ゲート抵抗9、NチャネルMOSFET6、コンデンサ16、NチャネルMOSFET17の経路で電流が流れるためVgsは徐々に上昇していく。期間t3において、駆動MOSFET3はON状態であり、NチャネルMOSFET17は再びOFFとなるためV1は上昇しVcc-Vzdとなる。V2も再びVfとなる。このように、従来の負バイアス生成機能では駆動MOSFET3がOFF時に与えられる負バイアスは、図4のt2の期間におけるVgsの曲線に示すように徐々に小さくなっていくことから、負バイアスが大きい期間を長くすることで誤動作の発生をより確実に抑えることが難しくなるため、これを可能とする負バイアス生成機能が求められていた。本発明は、このような従来の負バイアス生成機能を備えたゲート駆動回路に対する要求を満たすものである。以下、実施の形態を図面に基づき詳細に説明する。実施の形態1.図1は、実施の形態1によるゲート駆動回路100を示した概略の構成図である。図1において、ゲート駆動回路100は、ON時のゲート抵抗8とOFF時のゲート抵抗9を介して、直列接続されたON駆動用スイッチのPチャネルMOSFET5と、OFF駆動用スイッチのNチャネルMOSFET6からなるバッファ7と、制御電源11と半導体スイッチング素子である駆動MOSFET3のソース電位との間に接続された負バイアス生成部50が設けられている。この負バイアス生成部50は、負バイアスを生成する1系統である抵抗20、PチャネルMOSFET21、NチャネルMOSFET22、抵抗23およびコンデンサ30で形成される第1のスイッチング充電回路51と、負バイアスを生成する第2の系統である抵抗24、PチャネルMOSFET25、NチャネルMOSFET26、抵抗27およびコンデンサ31で形成される第2のスイッチング充電回路52と、前記バッファ7のNチャネルMOSFET6のソースにアノードを接続するダイオード28、およびダイオード29が設けられている。なお、前記コンデンサ30は、NチャネルMOSFET22のドレインとダイオード28のカソード間に接続され、コンデンサ31はNチャネルMOSFET26のドレインとダイオード29のカソード間に接続されている。またダイオード32のアノードは前記ダイオード28のカソードに、ダイオード32のカソードが前記駆動MOSFET3のソース電位に接続されている。またダイオード33のアノードは前記ダイオード29のカソードに、ダイオード33のカソードが前記駆動MOSFET3のソース電位に接続されている。さらに、前記第1のスイッチング充電回路51のPチャネルMOSFET21とNチャネルMOSFET22、および前記第2のスイッチング充電回路52のPチャネルMOSFET25とNチャネルMOSFET26に制御信号を与えてコンデンサ30、コンデンサ31の充放電を制御する負バイアス生成部制御回路34が設けられている。また、前記バッファ7に制御信号を与えて駆動MOSFET3を駆動する駆動制御回路10が設けられている。このような構成において、駆動MOSFET3がONするときには、バッファ7のPチャネルMOSFET5がON、NチャネルMOSFET6がOFFする。また、負バイアス生成部50の第1のスイッチング充電回路51のPチャネルMOSFET21と第2のスイッチング充電回路52のPチャネルMOSFET25がON、NチャネルMOSFET22とNチャネルMOSFET26がOFFとなり、コンデンサ30とコンデンサ31はVccとダイオード32の順方向電圧、Vccとダイオード33の順方向電圧の電位差でそれぞれ充電される。ダイオード28、ダイオード29、ダイオード32、ダイオード33の特性を同一として順方向電圧をVfとすればVcc-Vfである。一方、駆動MOSFET3がOFFするときには、PチャネルMOSFET5がOFF、NチャネルMOSFET6がONする。そして、まず、PチャネルMOSFET21がOFFしてNチャネルMOSFET22がONすると、コンデンサ30の充電電圧だけ駆動MOSFET3のソース電位Vsを引き下げる。次に、NチャネルMOSFET22とPチャネルMOSFET25をOFF、NチャネルMOSFET26とPチャネルMOSFET21をONするとコンデンサ31の充電電圧だけVsを引き下げる。このときコンデンサ30は制御電源11により充電が行われる。次に、NチャネルMOSFET26とPチャネルMOSFET21をOFF、NチャネルMOSFET22とPチャネルMOSFET25をONするとコンデンサ30の充電電圧だけVsを引き下げる。再度、駆動MOSFET3がOFFするときは前述の通りコンデンサ30とコンデンサ31は両方とも放電が停止され充電される。図2に、ゲート駆動回路100の各部の過渡波形例を示す。S1は駆動MOSFET3、S2はNチャネルMOSFET22とPチャネルMOSFET25、S3はPチャネルMOSFET21とNチャネルMOSFET26のスイッチ状態を示し、ハイレベルでONを示す。Vc1はNチャネルMOSFET22のドレイン電位、Vc2はNチャネルMOSFET26のドレイン電位、V3はNチャネルMOSFET6のソース電位である。期間t4において、駆動MOSFET3はON状態でありVc1とVc2はVccである。また、V3は2Vfである。期間t4ではコンデンサ30とコンデンサ31はVcc-Vfで充電される。VgsはVccに等しい。期間t5において、駆動MOSFET3はOFF状態であり、NチャネルMOSFET22がONするためVc1はVsになる。これによりVgsは最大でV3とVsの電位差であるVs-Vcc-2Vfの負バイアスを得る。その後、駆動MOSFET3のゲート-ソース間容量、ゲート抵抗9、NチャネルMOSFET6、ダイオード28、コンデンサ30、NチャネルMOSFET22、抵抗23の経路で電流が流れるためV3は徐々に上昇していく。期間t6において、NチャネルMOSFET22に代わってNチャネルMOSFET26がONするためVc2はVsになる。これによりVgsは最大でV3とVsの電位差であるVs-Vcc-2Vfの負バイアスを得る。その後、駆動MOSFET3のゲート-ソース間容量、ゲート抵抗9、NチャネルMOSFET6、ダイオード29、コンデンサ31、NチャネルMOSFET26、抵抗27の経路で電流が流れるためV3は徐々に上昇していく。PチャネルMOSFET21はONしているためVc1は再びVccとなりコンデンサ30は充電される。期間t7において、再びNチャネルMOSFET22がONするためVc1はVsになる。これによりVgsは最大でV3とVsの電位差であるVs-Vcc-2Vfの負バイアスを得る。その後、駆動MOSFET3のゲート-ソース間容量、ゲート抵抗9、NチャネルMOSFET6、ダイオード28、コンデンサ30、NチャネルMOSFET22、抵抗23の経路で電流が流れるためV3は徐々に上昇していく。PチャネルMOSFET25はONしているためVc2は再びVccとなりコンデンサ31は充電される。期間t8において、駆動MOSFET3はON状態であり、NチャネルMOSFET22とNチャネルMOSFET26は再びOFFとなるためVc1とVc2はともにVccとなる。V3も再び2Vfとなる。このように、駆動MOSFET3がOFFしている期間t5~t7に負バイアス生成部50に設けられた第1のスイッチング充電回路51と、第2のスイッチング充電回路52がスイッチングすることで、駆動MOSFET3のソース電位を2度にわたって継続的に引き下げて駆動MOSFET3のVgsを負バイアス状態にすることができる。すなわち、負バイアスを生成する第1のスイッチング充電回路51、第2のスイッチング充電回路52を2系統設け、第1の系統の第1のスイッチング充電回路51から、第2の系統の第2のスイッチング充電回路52に切り替えを行うことにより連続的に一定以上の負バイアスを駆動MOSFET3に対して印加可能となり、コンデンサの容量を増大することなく高速スイッチング可能でノイズによる誤動作を防止し、ひいてはエネルギー消費量を削減した半導体スイッチング素子のゲート駆動回路100を得ることができる。なお、回路構成のスイッチング素子にMOSFETを例に用いて説明したが、これに限定するものではなく、トランジスタなどのスイッチング素子などを用いることができることは言うまでもない。また、駆動対象のスイッチング素子もMOSFETに限定せずIGBTなどに対しても適用可能であることは言うまでもない。また、第1のスイッチング充電回路51から第2のスイッチング充電回路52への系統切り替えを1回行う例を示したが、これに限定されず2回以上の切り替えであってもよい。さらにまた2系統の例を示したが2系統に限定されず、3系統以上のスイッチング充電回路であり、かつ少なくとも1回以上の切り替えが行われるものであってもよい。さらにコンデンサ30、31の放電パターンはこの実施の形態1に限定されるものではない。実施の形態2.この実施の形態2では、駆動MOSFET3として、ワイドバンドギャップ半導体で形成したMOSFETを用いた場合について説明する。ワイドバンドギャップ半導体は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。更に、電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、延いては半導体モジュールの高効率化が可能になる。ワイドバンドギャップ半導体によって形成された駆動MOSFET3はSi-MOSFETと比較してVthが低い傾向にあるためより小さなノイズでも誤オンする可能性があるが、この実施の形態2のようなゲート駆動回路を用いることによって、連続的で一定以上の負バイアスを印加することができるので、ノイズが印加されても誤オンしてしまうことを防止することができる。