スイッチング素子と、制御信号のパルス幅に基づいて前記スイッチング素子のオン/オフを行なう駆動手段と、電圧信号に基づき前記制御信号を生成する制御手段と、温度に対応した抵抗をもつ検知手段と抵抗素子とを直列に接続し、基準電圧を前記検知手段と前記抵抗とで分圧して前記電圧信号を生成する生成手段とを具備することを特徴とするDC/DCコンバータ。前記制御手段は、前記電圧信号の電圧レベルに基づき前記パルス幅の最大値を制御することを特徴とする請求項1記載のDC/DCコンバータ。前記検知手段は、温度の上昇に対して抵抗値が大きくなるサーミスタを含むことを特徴とする請求項1又は2記載のDC/DCコンバータ。前記生成手段は、前記検知手段と積分手段とを備えることを特徴とする請求項1から3のいずれか1項に記載のDC/DCコンバータ。前記積分手段は、前記抵抗素子とコンデンサとを備えることを特徴とする請求項4記載のDC/DCコンバータ。前記スイッチング素子は、トランジスタを含むことを特徴とする請求項1から5のいずれか1項に記載のDC/DCコンバータ。前記スイッチング素子に対して平滑手段と整流手段とが接続され、前記検知手段は、前記平滑手段又は前記整流手段と熱的に結合されていることを特徴とする請求項1から6のいずれか1項に記載のDC/DCコンバータ。前記制御手段は、1チップの半導体回路であり、前記制御信号を出力するための端子と、前記電圧信号を入力するための端子とを備えることを特徴とする請求項1から7のいずれか1項に記載のDC/DCコンバータ。前記制御手段は、前記基準電圧を生成する手段を備え、前記基準電圧を出力するための端子を備えることを特徴とする請求項1から8のいずれか1項に記載のDC/DCコンバータ。請求項1から9のいずれか1項に記載のDC/DCコンバータを備えることを特徴とする電子機器。前記電子機器は、記録ヘッドを備える記録装置であることを特徴とする請求項10記載の電子機器。しかし、上述した特許文献1に記載された技術において、スイッチング素子以外の部品の過熱保護を実現する場合、過熱検出素子と、スイッチング素子のスイッチング動作を停止させる保護回路とを新たに追加しなければならない。そのため、追加の構成が多く、コストの上昇を招いてしまう。本発明は、上記課題に鑑みてなされたものであり、正特性サーミスタを簡単に追加できるように構成し、コストを抑制した状態で過熱保護対象となる部品の過熱を検知できるようにした技術を提供することを目的とする。上記課題を解決するため、本発明の一態様によるDC/DCコンバータは、スイッチング素子と、制御信号のパルス幅に基づいて前記スイッチング素子のオン/オフを行なう駆動手段と、電圧信号に基づき前記制御信号を生成する制御手段と、温度に対応した抵抗をもつ検知手段と抵抗素子とを直列に接続し、基準電圧を前記検知手段と前記抵抗とで分圧して前記電圧信号を生成する生成手段とを具備する。本発明によれば、正特性サーミスタを簡単な構成で追加できるようにしたため、コストを抑制した状態で過熱保護対象となる部品の過熱を検知できる。以下、本発明の一実施の形態について添付図面を参照して詳細に説明する。まず、本実施形態に係わるDC/DCコンバータの説明に先立って、本実施形態に係わるDC/DCコンバータの比較例として、過熱検出素子の接続位置以外の構成については、基本的に同じ構成を有するDC/DCコンバータについて説明する。ここで、図5を用いて、過熱保護機能を備えたDC/DCコンバータについて説明する。図5は、2出力のDC/DCコンバータの概略構成を示す図である。なお、図5に示すDC/DCコンバータ60は、PWM制御ICを用いた降圧型のDC/DCコンバータである。MOS-Drive回路101aには、スイッチング素子であるMOS-FETQ1を過熱保護するため、MOS-FETQ1に熱的に結合された過熱検出素子正特性サーミスタTH1が設けられている。MOS-Drive回路101bには、スイッチング素子であるMOS-FETQ2を過熱保護するため、MOS-FETQ2に熱的に結合された過熱検出素子正特性サーミスタTH2が設けられている。なお、MOS-FETQ1、Q2及び正特性サーミスタTH1、TH2は、例えば、プリント基板の銅箔パターンを一定の絶縁距離だけ離して隣接して配置されることにより、熱的に結合されている。また、これら部品は、耐熱性電気絶縁性に優れた熱伝導性を有するシリコーン樹脂やシリコーンシートを用いて、熱的に結合されていても良い。すなわち、過熱検出素子は、過熱保護対象となる部品の近傍に配置されている。ここで、PWM制御IC4は、一般的な2出力のPWM制御を行なう。PWM制御IC4は、スイッチング素子に対してPWMPulseWidthModulation信号を出力し、スイッチング素子のオン/オフを制御する。PWM制御IC4の出力端子Out1及びOut2端子は、オープンコレクタ構成である。PWM制御IC4は、MOS-Drive回路101a、101bを介して、MOS-FETスイッチング素子:Q1、Q2の制御用端子に接続されている。MOS-FETQ1、Q2は、PWM制御IC4によるPWM制御によりオンオフ制御される。これにより、DC/DCコンバータ60からの出力電圧が一定に制御される。ここで、PWM信号の最大のオンデューティパルス幅の最大値は、DT1及びDT2端子の電位により決まる。これらの電位を電圧生成回路20が生成する。この電圧生成回路20は、抵抗抵抗素子R1、抵抗R2とコンデンサC5で構成されている。基準電圧Vrefを出力するVref端子と、DT1及びDT2端子との間には、抵抗R1とコンデンサC5とが並列に接続されている積分手段。また、DT1及びDT2端子とGNDとの間には、抵抗R2が接続されている。ここで、DT端子の電位は、次式で決定される。VDT=Vref×R2/R1R2DT1端子及びDT2端子に接続されているコンデンサC5は、PWM制御ICをソフトスタートさせるために設けられるソフトスタート機能。PWM制御IC4の起動時の過渡的な電圧VDTtは、次式で表され、ソフトスタートによる起動時間を設定することができる。ここで、図6を用いて、図5に示すMOS-Drive回路101bの概略構成の一例について説明する。MOS-Drive回路101bは、npnトランジスタQ3と、pnpトランジスタQ4と、抵抗R16及びR17と、正特性サーミスタTH2とを具備して構成されている。PWM制御IC4のOut2端子は、オープンコレクタ構成であり、Out2端子の出力トランジスタがオフ時には、トランジスタQ3が導通する。この場合、MOS―FETQ2のゲート-ソース間の電位は、スレッショルド電位以下となり、MOS-FETQ2はオフ動作となる。また、Out2端子の出力トランジスタがオンすると、トランジスタQ4がオンし、MOS-FETQ2のゲート-ソース間の電位は、以下の値となる。Rth01は、キュリー温度以下の場合の正特性サーミスタTH2の抵抗値である。この値をQ2のゲート-ソース間スレッショルド電位以上に設定しておくことでMOS-FETQ2はオン動作となる。このようにPWM制御IC4の出力トランジスタがオンオフ制御されてDC/DCコンバータの出力電圧は、一定電圧値に定電圧制御される。ここで、DC/DCコンバータが電圧を供給する負荷側の故障によってMOS-FETQ2が過大な負荷電流を流し続けた場合、MOS-FETQ2の損失が大きくなる。そのため、MOS-FETQ2は、発熱量が急増し、破損してしまう場合がある。また、DC/DCコンバータの回路部品やパターンがショート、又はオープン異常により、MOS-FETQ2のゲートバイアスが十分に印加されなくなる。そのため、MOS-FETQ2のオン抵抗が十分低い状態とならずにスイッチング動作が行なわれてしまうため、この場合にも、上記同様に、MOS-FETQ2が破損してしまう可能性がある。このことは、図5に示すMOS-FETQ1も同様である。このために、MOS-FETQ2が過熱状態となった場合、発熱により破損してしまうのを避けるため、MOS-Drive回路101bには、MOS-FETQ2に熱的に結合された正特性サーミスタTH2が設けられている。同様に、MOS-Drive回路101aには、MOS-FETQ1に熱的に結合された正特性サーミスタTH1が設けられている。ここで、図7を用いて、正特性サーミスタの抵抗温度特性について説明する。正特性サーミスタは、温度に対応した抵抗を持つ。より具体的には、温度が上昇すると、キュリー温度を境に急激に抵抗値が増大する特性を持っている。図7に示す特性では、約95°Cがキュリー温度となる。図6に示すMOS-FETQ2に熱的に結合された正特性サーミスタTH2が、キュリー温度を越えてしまうと、正特性サーミスタTH2の抵抗値が急激に増大する。そのため、MOS-FETQ2のゲート-ソース間電位は、スレッショルド電位以下となり、Out2端子のトランジスタがオンしても、MOS-FETQ2のゲート-ソース間の電位を十分にバイアスできなくなり、出力電圧を目標電圧より低い電圧レベルに抑制することができる。この場合、誤差増幅器7bの出力電圧は、デューティを広げるように変化するが、正特性サーミスタTH2の抵抗値が増大するため、MOS-FETQ2のゲート-ソース間の電位は、スレッショルド電圧以上のバイアスが印加されず、オンできなくなっている。そのため、誤差増幅器7bの出力電圧は低下して飽和する。誤差増幅器7bの出力が飽和し、SCPコンパレータ10で設定された電位以下の状態がSCP端子で設定された時間以上継続すると、UVLO回路12を介してMOS-FETQ1、Q2の動作が停止する。また同時に、UVLO回路12は、PWMコンパレータ8a、8bも停止させることができるため、DC/DCコンバータをシャットダウン保護する。ここで、上述した図5及び図6に示す構成においては、スイッチング素子MOS-FETの制御用端子に接続された正特性サーミスタが、スイッチング素子の異常過熱を検知し、DC/DCコンバータのスイッチング動作を停止している。この場合、プリント基板上の実装においては、DC/DCコンバータのスイッチング素子であるトランジスタやMOS-FETと、正特性サーミスタとを容易に熱的に結合できる。その反面、正特性サーミスタを他の部品と熱的に結合させるのが困難となる。そのため、DC/DCコンバータ内で使用しているフライホイールダイオードD1、D2や、コイルL1、L2、プリント基板上に実装される素子部品の過熱を検出してDC/DCコンバータの動作を停止させることは難しい。また、例えば、機器不図示を制御するASIC3からの制御信号により出力電圧を変化できるDC/DCコンバータでは、入力電圧及び出力電圧との関係によりオンデューティ比が変わる。そのため、このようなDC/DCコンバータでは、必ずしも、スイッチング素子であるトランジスタやMOS-FETが過昇温状態になるとは限らない。例えば、入力電圧Vinが32Vであり、出力電圧を10V~20Vまで変化させることが可能なDC/DCコンバータでは、オンデューティは31.25から62.5まで変化する。出力電圧が10Vの場合、スイッチング素子のオンデューティが低く、フライホイールダイオードのオンデューティが高くなる。このような動作の時に負荷電流が増大すると、フライホイールダイオードの損失の方が大きく増加し、発熱が急増してしまうため、スイッチング素子よりも、フライホイールダイオードが破損してしまう可能性がある。また、PWM制御IC4の出力端子がドライブ能力の低いオープンコレクタ構成の場合には、MOS-FETのゲート容量を急速に充放電するためのMOS-Drive回路101a、101bが必要となる。この場合、上述した特許文献1に記載されるように、スイッチング素子の制御用端子に過熱検出素子等を単純に接続した場合、MOS-FETのゲート端子にある寄生容量を充放電するスピードが落ち、スイッチング損失の増大や効率の悪化が招かれる。また、正特性サーミスタの抵抗値バラツキは、±10~20であり、通常の抵抗の抵抗値バラツキ±5以下に対して大きいため、ゲート容量を充放電するスピードの管理も困難となる。実施形態1ここで、図1を用いて、このようなDC/DCコンバータに対して改良を施した本発明の一実施の形態に係わるDC/DCコンバータの概略構成の一例について説明する。なお、本実施形態においては、2出力のDC/DCコンバータを例に挙げて説明するが、必ずしも2出力である必要はなく、1出力の形態や3出力の形態であっても構わない。DC/DCコンバータ40は、所定電圧の入力電圧に基づいて当該入力電圧を異なる電圧の出力電圧に変換する役割を果たす。本実施形態においては、PWM制御ICを用いた降圧型のDC/DCコンバータとなる。なお、昇圧型であっても良い。DC/DCコンバータ40は、AC/DCコンバータ1によって生成された電圧源直流入力電圧Vinから所定の電圧VH1及びVH2を生成する。本実施形態においては、入力電圧Vinが32Vであり、出力電圧がVH1及びVH2ともに20Vである場合を例に挙げて説明する。PWM制御IC4は、一般的な2出力のPWM制御パルス幅制御を行なう1チップの半導体回路である。PWM制御IC4の出力端子Out1及びOut2端子は、オープンコレクタ構成である。PWM制御IC4は、MOS-Drive回路11a、11bを介して、MOS-FETスイッチング素子:Q1、Q2の制御用端子に接続されている。MOS-Drive回路11a、11bは、MOS-FETQ1、Q2の制御用端子の駆動能力を高める役割を果たす。補足すると、MOS-FETQ1、Q2の出力側には、整流回路と平滑回路とが接続されている。MOS-FETQ1には、平滑回路として、コイルL1、コンデンサC2が接続されている。この平滑回路により、電圧VH1が生成される。また、MOS-FETQ1には、整流回路としてダイオードD1が接続されている。MOS-FETQ2にも、同様に、コイルL2、コンデンサC3を備える平滑回路が接続され、電圧VH2を生成する。MOS-FETQ2には、整流回路としてダイオードD2が接続されている。PWM制御IC4には、基準電圧回路5と、三角波発振回路6と、誤差増幅器7a、7bと、PWMコンパレータ8a、8bと、タイマラッチ式短絡保護回路9と、SCPコンパレータ10とが具備される。PWM制御IC4内には、これら回路が2出力分、設けられている。なお、これら回路は、一般的な2出力のPWM制御ICに内蔵されている構成である。例えば、TIテキサスインスツルメント社のTL1451、ローム社のBA9743AFV等が上述の機能を内蔵したDC/DCコンバータ用PWM制御ICを提供している。ここで、PWM制御IC4の各部の構成について説明する。基準電圧回路Referencevoltagecircuit5は、PWM制御IC4内部の基準電圧源としての役割を果たし、Vcc端子から入力される電圧源Vinに基づいて基準電圧Vref例えば2.5Vを生成する。また、基準電圧回路5は、Vref端子を用いて、PWM制御IC4の外部に向けて基準電圧Vrefを出力する。Vcc端子と電圧源Vinとの間には、オンオフスイッチが設けられる。オンオフスイッチは、例えば、pnpトランジスタQ5と、npnトランジスタQ6とから構成され、ASIC3からの制御信号ENB信号によって制御される。オンオフスイッチは、ENB信号がHレベルとなった場合、電圧源Vinからの電源電圧を導通する。これにより、電圧源Vinからの電源電圧がVcc端子に供給され、PWM制御IC4が起動する。また、ENB信号がLレベルの場合、電圧源Vinからの電源電圧がVcc端子に供給されず、PWM制御IC4の動作は停止する。三角波発振回路TriangleOscillator6は、CT端子、RT端子に外付け部品を接続し、CT端子に向けて三角波を生成する。CT端子は、タイミング容量を外付けするための端子であり、RT端子は、タイミング抵抗を外付けするための端子であり、PWMコンパレータ8a及び8bの反転端子に入力する三角波を発生させる。三角波発振回路6は、CT端子-GND間に接続されるタイミング用コンデンサをIC内部の定電流回路不図示で充放電する。この充放電電圧をPWMコンパレータ8a及び8bで検出し、リセットをかけることにより三角波が得られる。RT端子-GND間に接続する抵抗は、上記充放電用の定電流値を決める。なお、三角波の電圧値レベルは、例えば、1.97Vから1.48Vの範囲の振幅0.49Vであるものとする。誤差増幅器ERRAmp7a、7bは、2つの入力端子INV反転入力端子、NON非反転端子のうちの一方に直流基準電圧を入力し、他方に出力電圧VH1/VH2を抵抗分圧した電圧を入力する。2つの入力端子の電圧は、誤差増幅器7a、7bの電圧利得が十分に大きいため、同電位となるように制御される。なお、2つの入力端子のうちのいずれの端子を基準電圧にするかは、PWM制御IC4内のロジック構成によって決まる。ここでは、INV端子が基準電圧側の入力端子となる。なお、誤差増幅器7a、7bの出力は、PWMコンパレータ88a、8bの非反転端子に接続されている。そのため、INV端子には、基準電圧を抵抗で分圧した電圧が入力され、NON端子には、出力電圧を抵抗分圧した値が入力される。そして、出力電圧が一定となるようにMOS-FETQ1、Q2がPWM制御されている。PWMコンパレータPWMComp8a、8bは、3入力コンパレータであり、2つの非反転入力と1つの反転入力とを持つ。PWMコンパレータ8a、8bの反転入力端子には、三角波発振回路6の出力CT端子が入力され、非反転入力端子には、誤差増幅器7a、7bの誤差出力電圧と、DT1端子及びDT2端子からの電圧デットタイムコントロール波形とが入力される。PWMコンパレータ8aは、三角波発振回路6から出力される信号と、誤差増幅器7aから出力される信号と、DT1端子から入力される信号とを比較して、比較結果を出力する。同様に、PWMコンパレータ8bは、三角波発振回路6から出力される信号と、誤差増幅器7bから出力される信号と、DT2端子から入力される信号とを比較して、比較結果を出力する。更に、PWMコンパレータ8aでは、誤差増幅器7aから出力される信号の電圧が、DT1端子から入力する信号の電圧より低ければ、PWMのデューティはDT1端子から入力する信号の電圧で制限される。PWMコンパレータ8bについても同様の制御が行なわれる。PWMコンパレータ8a、8bの出力は、UVLO回路低電圧誤動作防止回路12の出力とともに、AND回路13a、13bに入力される。そして、AND回路13a、13bの出力は、それぞれ個別にPWM制御IC4のOut1端子及びOut2端子の出力トランジスタの制御用端子ベースに入力される。UVLO回路12の出力は、Out1端子及びOut2端子に接続されているAND回路13a、13b各々の入力端子に入力される。そのため、UVLO回路12は、Out1端子及びOut2端子の両方を同時に制御保護できる。PWMコンパレータ8a、8bは、誤差増幅器7a、7bからの誤差出力電圧とDT1及びDT2端子からの電圧デットタイムコントロール波形とを比較する。そして、三角波の電圧が、誤差増幅器7a、7bとDT1及びDT2端子とからの電圧よりも高い場合、Out1及びOut2端子を有する出力トランジスタをオンさせる。タイマラッチ式短絡保護回路9は、DC/DCコンバータ40の出力電圧が短絡等で異常となった場合に、強制的に出力をオフさせてDC/DCコンバータ40の各部を保護する。出力電圧が低下した場合、誤差増幅器7a、7bで誤差増幅されるため、誤差増幅器7a、7bの出力電圧が低下する。そのため、タイマラッチ式短絡保護回路9は、例えば、スイッチングデューティを高める方向へ制御する。すなわち、Out1端子及びOut2端子の出力トランジスタの導通時間を長くする。タイマラッチ式短絡保護回路9は、SCPコンパレータ10によるいずれか一方の電圧がスレッショルド電圧例えば、1.25Vよりも低下すると、UVLO回路12を介して当該低下を検知し、短絡保護機能を開始する。SCPShortCircuitProtection端子は、この働きを一定期間マスクする役割を果たす。マスクする時間は、SCP端子に接続されるコンデンサで設定される例えば、0.01μFで6.36ms。すなわち、タイマラッチ式短絡保護回路9は、SCP端子で設定された時間以上、誤差増幅器7a、7bの出力電圧がスレッショルド電圧以下に低下した場合に短絡保護機能を開始する。短絡保護機能を開始すると、タイマラッチ式短絡保護回路9は、UVLO回路12を介してOut1端子及びOut2端子のトランジスタをオフするとともに、トランジスタQa、Qbをオンし、PWMコンパレータ8a、8bを停止させる。SCP端子のマスク機能は、DC/DCコンバータ起動時の不具合を避けるのに有効に働く。DC/DCコンバータ40の起動時には、出力電圧が0Vであるので、誤差増幅器7a、7bに入力される出力電圧の帰還電圧は、目標電圧に対して低い。そのため、誤差増幅器7a、7bの出力は、出力電圧を上昇させるように制御するすなわち、PWM制御は、100デューティで制御するように働く。しかし、100のPWM制御によりMOS-FETQ1、Q2を制御してしまうと、起動時の突入電流が増大してしまう。この突入電流を抑制するため、PWMデューティを徐々に広げて出力電圧の立ち上がりを制御する。SCP端子のマスク機能により、PWM制御IC起動時に短絡保護が誤動作することを避けている。DT1及びDT2端子は、休止期間調整回路部デットタイムとしての役割を果たす。休止期間は、Vref-GND間の電位を抵抗R1第1の抵抗及びR2第2の抵抗に加えて、正特性サーミスタTHの抵抗で分圧することにより設定する。ここで、DT1及びDT2端子は、Vref端子からの基準電圧に基づく電圧を、PWM制御を行なう際の最大オンデューティを規定する電圧電圧信号としてPWM制御IC4内に入力する。電圧生成回路20aが、このDT1端子及びDT2端子に供給する電圧を生成する。この電圧生成回路20aは、抵抗R1、抵抗R2、コンデンサC5、サーミスタTH1を備えている。すなわち、DT1及びDT2端子の電位は、PWM制御IC4の最大オンデューティを決定する役割を果たし、PWMコンパレータ8a、8bの非反転入力端子に入力される。ここで、DT1及びDT2端子とVref端子との間は、抵抗R1とコンデンサC5とが並列に接続されている。また、DT1及びDT2端子とGNDとの間には、抵抗R2及び正特性サーミスタTHが接続されている。Vcc端子から電力供給を受けて、PWM制御IC4が起動するときに、このコンデンサC5の充電電圧が徐々に上昇すること利用して、PWMのオンデューティを徐々に大きくする働きをする。ここで、過熱検出素子として機能する正特性サーミスタTHについて説明する。正特性サーミスタTHは、MOS-FETQ1、Q2に対して熱的に結合されている。具体的には、正特性サーミスタTHは、過熱保護対象となる部品MOS-FETQ1、Q2の近傍当該部品から所定範囲に配置されている。正特性サーミスタTHは、その一方がDT1端子及びDT2端子に接続されており、もう一方が抵抗R2の一方の端子と接続されている。なお、抵抗R2の他方の端子は、GNDに接続されている。なお、DT1端子及びDT2端子の電圧設定や定数設定は、正特性サーミスタTHのキュリー温度以下の抵抗値を考慮して決めれば良い。また、最大オンデューティ設定やソフトスタート回路の設定も同様にして決めれば良い。DT1端子及びDT2端子の電位は、以下の値となる。Rth01は、キュリー温度以下の場合の正特性サーミスタTHの抵抗値である。DT1端子及びDT2端子の電位最大オンデューティは、負荷変動や部品バラツキ等を考慮しつつ、また、入出力電圧比から決まるデューティの10~20増し以上の値に設定する。ここで、正特性サーミスタTHが熱的に結合されているMOS-FETQ1、Q2が過熱状態になった場合について説明する。MOS-FETQ1、Q2のいずれかが過熱状態となり、正特性サーミスタTHがキュリー温度を越えたとする。この場合、正特性サーミスタTHの抵抗値が急増し、DT1端子及びDT2端子の電位が上昇し、DT1端子及びDT2端子の電位が誤差増幅器7a、7bの誤差電位電圧よりも高くなる。これにより、PWMコンパレータ8a、8bの出力は、誤差増幅器7a、7bの誤差電圧よりも高くなったDT1端子及びDT2端子の電位によって最大オンデューティが制限されてしまう。そのため、DC/DCコンバータ40の出力電圧は、目標電圧を維持できなくなってしまう。すると、PWM制御IC4内においては、誤差増幅器7a、7bの出力電圧が低下し、デューティを広げるように制御される。ここで、MOS-FETQ1、Q2は、DT1端子及びDT2端子の電位によってデューティ制限がかけられたスイッチング動作となるため、誤差増幅器7a、7bの出力が飽和し、SCPコンパレータ10で設定されたシュレッショルド電位以下となる。誤差増幅器7a、7bの飽和が、SCP端子で設定された時間以上継続すると、UVLO回路12を介してMOS-FETQ1、Q2のスイッチング動作が停止され、PWM制御動作が停止されるシャットダウン保護。ここで、実施形態1においては、正特性サーミスタTHがMOS-FETQ1、Q2と熱的に結合している構成を例に挙げて説明した。しかし、正特性サーミスタTHは、MOS-FETQ1、Q2の制御用端子ではなく、PWM制御IC4のDT1端子及びDT2端子に接続されている。そのため、正特性サーミスタTH及びMOS-FETQ1、Q2は、必ずしも熱的に結合されている必要はなく、例えば、フライホイールダイオードと熱的に結合させてDC/DCコンバータ40のスイッチ動作を停止させるようにしても良い保護する。なお、シャットダウン保護は、入力電圧VinとPWM制御IC4のVcc端子とに接続されたオンオフ回路で一度Vinを遮断した後、再度、Vinを供給することで解除される。以上説明したように実施形態1によれば、PWM制御IC4のDT端子に対して正特性サーミスタTHを接続する。これにより、正特性サーミスタの数を追加するだけで複数の部品の過熱状態を検出できるため、コストを抑制したまま、複数の部品を過熱保護できる。また、正特性サーミスタをスイッチング素子の制御用端子に接続しないため、スイッチング素子のスイッチング損失の増大や効率の悪化を招かずに、複数の部品を過熱保護できる。実施形態2次に、実施形態2について説明する。図2は、実施形態2に係わるDC/DCコンバータの概略構成の一例を示す図である。なお、同一の符号が付された構成は、実施形態1を説明した図1の構成と同様の機能を果たすため、ここでは相違点について重点的に説明する。ここで、実施形態1における構成との相違点としては、電圧生成回路20bにおいて、第1の正特性サーミスタTH1に加えて、第2の正特性サーミスタTH2が直列に接続されている点である。電圧生成回路20bは、抵抗R1、抵抗R2、コンデンサC5、サーミスタTH1、サーミスタTH2を備えている。第1の正特性サーミスタTH1は、MOS-FETQ1、Q2に対して熱的に結合され、第2の正特性サーミスタTH2は、整流回路として設けられたフライホイールダイオードD2に対して熱的に結合されている。また、誤差増幅器7a、7bの反転端子に抵抗分圧により入力されていた基準電圧Vrefの代わりに、出力電圧調整部31を接続する。出力電圧調整部31は、基準電圧Vrefの電圧値を変更する。そのため、DC/DCコンバータ40においては、出力電圧を変化させて出力することができる。出力電圧調整部31には、D/AコンバータDigitaltoanalogconveter31aが設けられている。D/Aコンバータ31aには、基準電圧Vrefと機器不図示を制御するASIC3からの制御信号が入力される。例えば、8ビットのD/Aコンバータを用いれば、基準電圧Vref電圧を28最大、256段階に調節可能になる。このようにDC/DCコンバータ40において、出力電圧を変化させられるように構成した場合、入力電圧と出力電圧とから決まるオンデューティが変わる。そのため、出力電圧設定によってMOS-FETQ1、Q2とフライホイールダイオードD2との導通時間が変化する。これにより、損失割合も変化し部品の過熱状態が出力電圧設定によって変化する。以上説明したように実施形態2によれば、複数の正特性サーミスタを直列に接続して設け、当該サーミスタ各々を複数の部品と熱的に結合させる。これにより、DC/DCコンバータ40を構成する2つ以上の部品に対して過熱検出を行なうことが容易に可能となる。なお、実施形態2においては、第2の正特性サーミスタTH2をフライホイールダイオードD2に対して熱的に結合する場合を例に挙げて説明したが、これに限られない。例えば、第3の正特性サーミスタを設け、整流回路として設けられたコイルL1、L2に対して熱的に結合させても良い。実施形態3次に、実施形態3について説明する。図3は、実施形態3に係わるDC/DCコンバータの概略構成の一例を示す図である。なお、同一の符号が付された構成は、実施形態2を説明した図2の構成と同様の機能を果たすため、ここでは相違点について重点的に説明する。ここで、実施形態2における構成との相違点としては、電圧生成回路20cにおいて、DT1端子及びDT2端子とGNDとを繋ぐ配線上に切替部32を設けた点である。電圧生成回路20cは、抵抗R1、抵抗R2、コンデンサC5、サーミスタTH1、サーミスタTH2、切替部32を備えている。切替部32は、抵抗R2と、第1の正特性サーミスタTH1及び第2の正特性サーミスタTH2との間に設けられている。切替部32は、ASIC3からの指示制御信号に基づいて抵抗R2に直列に接続されるいずれかの正特性サーミスタを切り替えて選択する。切り替え先となる正特性サーミスタの選択は、例えば、外部例えば、ASIC3からの制御信号に基づいて決められる。ASIC3は、出力電圧調整部31により設定されるDC/DCコンバータ40の出力電圧に応じて切替部32の切り替えを制御する。ここで、例えば、入力電圧Vinが32Vであり、出力電圧を10V~20Vまで変化させる場合について考えてみる。この場合、10Vから15Vの間の電圧を出力している間は、切替部32において、フライホイールダイオードD2に熱的に結合された第2の正特性サーミスタTH2を抵抗R2に接続してフライホイールダイオードD2の過熱検知を行なう。また、15Vを越える電圧を出力している時は、MOS-FETQ1、Q2と熱的に結合されたTH1を抵抗R2に接続してMOS-FETQ1、Q2の過熱検知をする。以上説明したように実施形態3によれば、出力電圧と入力電圧とに基づき決められるオンデューティに基づいて過熱保護対象となる部品を選択して過熱保護を行なうことができる。実施形態4次に、実施形態4について説明する。実施形態4においては、実施形態3を説明した図3に示すDC/DCコンバータ40を電子機器に組み込んだ場合について説明する。なお、ここでは、電子機器の例としてインクジェット記録装置について説明する。図4は、インクジェット方式に従ってインクを吐出して記録を行なうインクジェット記録装置以下、記録装置と呼ぶの概略構成の一例を示す図である。同一の符号が付された構成は、実施形態3を説明した図3の構成と同様の機能を果たすため、ここではその説明については省略する。なお、実施形態1及び実施形態2を説明した図1及び図2に示すDC/DCコンバータ40も同様に、記録装置に適用できることは言うまでもない。記録装置50は、記録装置50における全体の制御を行なう装置本体部51と、記録媒体例えば、用紙等に対して相対的に走査される記録ヘッド52とを具備して構成される。記録ヘッド52はヘッドチップ記録素子基板を備えている。ここで、記録ヘッド52には、ヘッドチップ53a~53nが少なくとも1つ設けられるこの場合、N個。ヘッドチップ53a~53nには、例えば、複数の記録素子ノズル列が設けられる。例えば、N=2の場合には、記録ヘッド52は、ヘッドチップ53aとヘッドチップ53bとを備えている。ヘッドチップ53aは、記録素子列を4つ備えており、この4つの記録素子列は、4色に割り当てられている。同様に、ヘッドチップ53bも、記録素子列を4つ備えている。DC/DCコンバータ40は、外部例えば、ASIC3やCPU不図示からの制御信号により、オンオフ制御される。DC/DCコンバータ40から出力される電圧VH1がヘッドチップ53aへ供給され、DC/DCコンバータ40から出力される電圧VH2がヘッドチップ53bへ供給される。ASIC3は、例えば、出力電圧調整部31に制御信号を送信することでDC/DCコンバータ40からヘッドチップ53a~53nに対して供給される出力電圧を変更することができる。なお、ASIC3は、不図示のメモリROMにヘッド温度や出力電圧のテーブル、出力電圧と過熱検知する部品のテーブルとを有することで出力電圧調整部31や切替部32に対して送信する制御信号を判定等する。ここで、図4に示す記録装置においては、N出力のDC/DCコンバータ40が設けられている。ASIC3は、温度検出部54により検出されたヘッドチップ53a~53nの温度変化に基づいてDC/DCコンバータ40からヘッドチップ53a~53nに対して供給する電圧値を変更する。具体的には、ヘッドチップ53a~53nの温度変化に基づいて、一定の時間間隔又は一定のヘッド温度変化に対して供給する駆動電圧の電圧値DC/DCコンバータ40からの出力電圧を変更する。以上が本発明の代表的な実施形態の一例であるが、本発明は、上記及び図面に示す実施形態に限定することなく、その要旨を変更しない範囲内で適宜変形して実施できるものである。例えば、上述した実施形態においては、スイッチング素子としてMOS-FETを例に挙げて説明したが、スイッチング素子は、他のタイプのトランジスタであっても構わない。また、上述した実施形態においては、MOS-Drive回路がPWM制御ICの外部に設けられる場合を例に挙げて説明したが、MOS-Drive回路がPWM制御ICと一体になった回路形態であっても構わない。また、上述した実施形態においては、DC/DCコンバータにおけるスイッチング素子、又はスイッチング素子以外の部品の過熱を検出する場合を例に挙げて説明したが、これに限られない。例えば、プリント基板内に実装されるレギュレータのスイッチング素子又はスイッチング素子以外の部品の過熱状態を検出し、DC/DCコンバータの動作を停止させても構わない。