"マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路と、を備えたマイクロコンピュータ周辺装置。上記不揮発性記憶素子は磁気トンネル接合素子である請求項1に記載のマイクロコンピュータ周辺装置。上記磁気トンネル接合素子は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、上記記憶層に記憶された情報の基準となる膜面に垂直な磁化を有する磁化固定層と、上記記憶層と上記磁化固定層の間に設けられる非磁性層と、を有する構造である請求項2に記載のマイクロコンピュータ周辺装置。上記保持回路は、上記レジスタを構成する複数の論理ゲートの各入出力ノードの論理値を、電源切断時において保持するために必要な1又は複数のノードに対して、1又は複数個接続される請求項3に記載のマイクロコンピュータ周辺装置。上記初期設定コマンドに基づく上記レジスタの論理値を記憶する動作を、上記保持回路に実行させるコントロール回路を備えた請求項4に記載のマイクロコンピュータ周辺装置。マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路とを備えたマイクロコンピュータ周辺装置の初期設定方法として、上記初期設定コマンドに基づく上記レジスタの論理値を上記保持回路に記憶保持するステップと、電源再投入時に、上記保持回路に記憶された論理値を上記レジスタに回復させるステップと、上記論理値が回復された上記レジスタから出力される設定信号により上記機能回路部で初期設定を行うステップと、を備えた初期設定方法。マイクロコンピュータと、マイクロコンピュータ周辺装置とを有し、上記マイクロコンピュータ周辺装置は、上記マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路と、を備えている半導体集積装置。本開示では、半導体集積回路としての装置におけるマイクロコンピュータ周辺装置周辺回路における再起動時の初期設定を迅速に行い、起動の時短化を図る。本開示のマイクロコンピュータ周辺装置は、マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路とを備える。例えば上記不揮発性記憶素子は磁気トンネル接合素子とする。本開示の初期設定方法は、マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路とを備えたマイクロコンピュータ周辺装置の初期設定方法である。そして、上記初期設定コマンドに基づく上記レジスタの論理値を上記保持回路に記憶保持するステップと、電源再投入時に、上記保持回路に記憶された論理値を上記レジスタに回復させるステップと、上記論理値が回復された上記レジスタから出力される設定信号により上記機能回路部で初期設定を行うステップとを備える。本開示の半導体集積装置は、マイクロコンピュータとマイクロコンピュータ周辺装置とを有する。そして上記マイクロコンピュータ周辺装置は、上記マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記バスインターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路とを備えている。このような本開示では、マイクロコンピュータ周辺装置が、マイクロコンピュータからの初期設定コマンドに基づく設定信号によって起動時の初期設定を行う際に、レジスタに記憶された設定信号内容を保持回路で不揮発的に保持しておく。再起動時には、マイクロコンピュータからの初期設定コマンドを必要とせずに、保持回路に記憶していた設定信号をレジスタに回復させて機能回路部に供給し、初期設定処理を実行させる。つまり、この設定信号を電源オン時に不揮発性記憶素子に書き込んでおくことで、電源再投入時にマイクロコンピュータから初期設定コマンドを送る必要をなくすものである。本開示の技術により、コンピュータ周辺装置での初期設定が高速化でき、再起動の時間短縮が実現される。以下、本開示の実施の形態を次の順序で説明する。<1.SoCの構成><2.周辺回路の構成><3.初期設定に関する動作><1.SoCの構成>図1に半導体集積装置の実施の形態となるSoCのブロック図を示す。このSoCは、マイクロコンピュータとしてのMPUMicroprocessingUnit1、システムバス2を備える。MPU1はSoC内の中央制御装置として機能し、システムバス2で接続された各周辺回路ペリフェラルを制御し、必要な動作機能を実現させる。MPU1との間でシステムバス2を介して接続される周辺回路の例として、図1ではキャッシュメモリ11、DRAMDynamicRandomAccessMemoryインターフェース12、JTAGJointEuropeanTestActionGroupインターフェース13、タイマー部14、パラレルインターフェース15、フラッシュメモリインターフェース16を示している。もちろん半導体集積回路であるSoCとしてMPU1の周辺回路となる実際の回路部の種類は多様であり、これら図示したものに限られない。これら周辺回路はMPU1の制御に基づき、各種動作を行う。キャッシュメモリ11は、各種のデータのバッファリング記憶等を行う。DRAMインターフェース12は、例えば外部チップとして形成されたDRAM21に対するデータの書込/読出を行う。JTAGインターフェース13は、集積回路の検査信号のインターフェースである。タイマー部14は、各種の計数動作を行う。パラレルインターフェース15は、パラレルポートによるデータの入出力を行う。フラッシュメモリインターフェース16は、外部のフラッシュメモリ22に対するデータの書込/読出を行う。<2.周辺回路の構成>周辺回路10の構成を図2に示す。なお、ここで周辺回路10というのは、実際には、図1のキャッシュメモリ11、DRAMインターフェース12、JTAGインターフェース13、タイマー部14、パラレルインターフェース15、フラッシュメモリインターフェース16などである。図2では周辺回路10の構成として、請求項でいうマイクロコンピュータ周辺装置としての構成を示している。周辺回路10は、バスインターフェース40、機能回路部43、コントロール回路45、保持回路群46を有する。バスインターフェース40は、システムバス2を介してMPU1からのコマンドを受け取る。コマンドとしてアドレス、セレクト信号、データが供給される。起動時には、MPU1から初期設定コマンドが送信されてくることになる。このバスインターフェース40は、デコーダ41とレジスタ群42を備える。デコーダ41によりMPU1から送信されてきたコマンドをデコードし、各種の設定信号をレジスタ群42内のレジスタを介して機能回路部43に出力する。レジスタ群42には、設定信号を機能回路部43に供給するための必要数のレジスタフリップフロップ回路等が設けられている。レジスタ群にはクロックSCKが供給される。機能回路部43とは、周辺回路10の実際の動作機能を実行する部位として示している。例えばキャッシュメモリ11であれば、機能回路部43とはバッファリング記憶のための構成であり、DRAMインターフェース12であれば、機能回路部43とはDRAM21に対する書込/読出アクセスを実行する回路部である。さらにいえば、JTAGインターフェース13であれは、機能回路部43とは集積回路の検査信号のインターフェース動作を実行する部位であり、タイマー部14であれば各種の計数動作を行う部位である。またパラレルインターフェース15であれば、パラレルポートによるデータの入出力を行う部位で有り、フラッシュメモリインターフェース16であれば、フラッシュメモリ22に対する書込/読出アクセスを行う部位である。起動時には、バスインターフェース40で受信したMPU1からの初期設定コマンドに基づく設定信号に応じて、機能回路部43が初期設定動作を行う。本実施の形態の場合、レジスタ群42における各レジスタに対して、所要数の保持回路が設けられている。これらを保持回路群46としている。保持回路群46内の各保持回路は、レジスタ群42の各レジスタの所定ノードに接続され、そのノードの論理値を不揮発的に記憶できるようにされている。即ち保持回路は、レジスタ群の各レジスタの記憶内容を不揮発性記憶素子を用いて記憶する。本例の場合、不揮発性記憶素子としては磁気トンネル接合素子を用いている。コントロール回路45は、保持回路群46の各保持回路に対して制御信号CTRLを与え、レジスタ内容の記憶や読出を制御する。具体的にはコントロール回路45は、初期設定コマンドに基づくレジスタの論理値を保持回路に記憶保持させるように制御信号CTRLを出力する。また電源再投入時に、保持回路に記憶された論理値をレジスタに回復させるための制御信号CTRLの出力も行う。図3aは、レジスタ群42における1つのレジスタRGと、該レジスタRGに接続される保持回路群46内の保持回路5050A、50B、50Cを示している。保持回路50は、レジスタRGを構成する複数の論理ゲートの各入出力ノードの論理値を、電源切断時において保持するために必要な1又は複数のノードに対して、1又は複数個接続される。この例の場合、レジスタRGに対し、3つの保持回路50A、50B、50Cが接続されている。レジスタRGは、ナンドゲートNAND1~NAND8、ノットゲートNOT1、NOT2が図示のように接続されて成る。ナンドゲートNAND1の入力がD入力となり、デコーダ41からの設定信号を構成するデータが入力される。クロックSCKはノットゲートNOT1に入力される。ナンドゲートNAND7の出力がQ出力、ナンドゲートNAND8の出力が反転Q出力となる。即ちここでは、レジスタRGとして、クロックSCKの立ち上がりでD入力をラッチし、Q出力とする一般的なDフリップフロップ構成を例としている。各ゲートの入出力ノードの論理値は図3bに示すようになる。D入力=1Hの場合、太線で示したノードがH、破線で示したノードがLとなる。D入力=0Lの場合、太線で示したノードがL、破線で示したノードがHとなる。ここで、図示のように保持回路50A、50B、50Cを接続して、その接続ノードの論理値を記憶すると、電源再投入の際などに、レジスタRGの状態を回復できる。保持回路50Aは、D入力ノードの論理値を記憶する。保持回路50Bは、ナンドゲートNAND6の出力ノードの論理値を記憶する。保持回路50Cは、ナンドゲートNAND7のQ出力とNAND8の反転Q出力の論理値を記憶する。図4に保持回路5050A、50B、50Cの回路例を示す。保持回路50は、図示のように、PチャンネルトランジスタFETTr1とNチャンネルトランジスタFETTr2によるノット回路と、PチャンネルトランジスタFETTr3とNチャンネルトランジスタFETTr4によるノット回路とを組み合わせた、いわゆる通常のSRAMStaticRandomAccessMemoryと同等の構成部分を備える。これらの各ノット回路には電源電圧VDDが印加される。また2つのMTJMagneticTunnelJunction:磁気トンネル接合素子51、52を有する。端子54は論理値DT-Aが入力される。端子55は論理値DT-Bが入力される。論理値DT-Bは、論理値DT-Aの反転値である。端子54からの論理値DT-Aは、トランジスタTr3,Tr4のゲートに印加され、またトランジスタTr1,Tr2のドレイン-ソースの接続点に印加される。端子55からの論理値DT-Bは、トランジスタTr1,Tr2のゲートに印加され、またトランジスタTr3,Tr4のドレイン-ソースの接続点に印加される。端子53にはコントロール回路45からの制御信号CTRLが供給される。MTJ素子51は、端子53、54の間に接続される。MTJ素子52は、端子53、55の間に接続される。MTJ素子51,52は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層14と、記憶層14に記憶された情報の基準となる膜面に垂直な磁化を有する磁化固定層12と、記憶層14と磁化固定層12の間に設けられる非磁性層13とを有する構成とされる。図5にMTJ素子51,52の構造例を示す。図5aは円柱形状のMTJ素子としての磁気メモリ素子を模式的に示しており、図5bは断面構造を示している。図示のように、垂直磁化を有する本実施の形態のMTJ素子51,52は、下部電極11と上部電極15の間に、少なくとも磁化固定層12、非磁性層トンネルバリア層13、記憶層14が積層されている。図5bでは上部電極15の上方に配線60を形成した状態で示している。図5aにおける記憶層14と磁化固定層12内の矢印は磁化方向を示し、記憶層14はスピン注入により垂直磁化方向が反転することを表している。記憶層14は、磁化方向が層面垂直方向に自由に変化する磁気モーメントを有する強磁性体から構成されている。磁化固定層12は、磁化が膜面垂直方向に固定された磁気モーメントを有する強磁性体から構成されている。情報の記憶は一軸異方性を有する記憶層14の磁化の向きにより行う。書込みは、膜面垂直方向に電流を印加し、スピントルク磁化反転を起こすことにより行う。このように、スピン注入により磁化の向きが反転する記憶層14に対して、下層に磁化固定層としての参照層12が設けられ、記憶層14の記憶情報磁化方向の基準とされる。情報の書込時においては電流印加方向によって1又は0が書き込まれる。具体的には、電流方向に応じて、記憶層14の磁化方向が1又は0に対応した方向となり、結果としてMTJ素子の抵抗値が1又は0に応じた値となる。記憶層14は、垂直異方性を有する磁性材料から構成される。このような磁性材料としては、TbCoFe等の希土類-遷移金属合金、Co/Pd多層膜等の金属多層膜、FePt等の規則合金がある。またCoFeBを用いることも好適である。またスピン注入型磁気メモリを構成する場合に、大きな読み出し信号を与える高磁気抵抗変化率を実現するために、非磁性層トンネルバリア層13としてMgOが用いることが好ましい。磁化固定層12としては、反転電流の大きな磁性層を用いる。記憶層14よりも反転電流の大きな磁性層を用いることにより、高性能な記憶素子を構成することができる。磁化固定層12としては、例えば、Coを主成分とし、Cr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe及びNiのうち1つ以上の元素を含む合金を用いることができる。例えば、CoCr、CoPt、CoCrTa及びCoCrPt等を用いることができる。また、Tb、Dy、Gdと遷移金属とのアモルファス合金を用いることができる。例えば、TbFe、TbCo及びTbFeCo等を用いることができる。また記憶層14と同じくCoFeBを用いることも好適である。また、磁化固定層12は、強磁性層のみにより形成されていてもよく、或いは複数層の強磁性層がトンネルバリア層を介して積層した積層フェリピン構造としてもよい。このようなMTJ素子51,52を図4のように接続して保持回路50が形成される。なお、図4では下部電極11、上部電極15、配線60の図示は省略している。そしてこのようなMTJ素子51,52は、記憶層14の磁化方向が磁化固定層と同方向平行か逆方向反平行であるかにより、抵抗値が異なることによって情報を記憶するものとなる。図3に示した保持回路50Aの場合は、端子54がD入力ノードに接続され、その反転論理値が端子55に供給されるようにする。保持回路50Bの場合は、端子54がナンドゲートNAND6の出力ノードに接続され、その反転論理値が端子55に供給されるようにする。保持回路50Cの場合は、端子54がナンドゲートNAND7の出力ノードに接続され、端子55がナンドゲートNAND8の出力ノードに接続されるようにする。<3.初期設定に関する動作>以上のような本例の周辺回路10における初期設定に関する動作として、最初の電源投入時の動作と、電源再投入時の動作を説明する。なお、ここでいう最初の電源投入時とは、保持回路50へのレジスタRGのデータ内容の記憶が行われていない状態での電源投入時を指す。また電源再投入時とは、例えば再起動時などであって、それ以前の電源投入時に、保持回路50へのレジスタRGのデータ内容の記憶が行われた場合の再度の電源投入時を指す。図1に示したMPU1からは、各周辺回路1011~16へ、制御信号とデータが送られる。図1のようなシステムでは、最初の電源投入時、MPU1から初期化のために各周辺回路10に初期設定コマンドが送信されて、各周辺回路10で初期化が行われる。また一般的なシステムでは、電源再投入時にも、再起動用の設定コマンドが送られる。近年の半導体の大規模化とともに、この設定コマンドの数も膨大になり、現在の民生機器で問題になっている起動時の待機時間の長時間化の要因の一つになっている。そこで本実施の形態では、このコマンド設定に要する時間を短縮させるため、各周辺回路10では、バスインターフェース40のレジスタRGについて保持回路42を接続し、レジスタRGのデータを不揮発的に保持できるようにする。即ち、上述のようにフリップフロップ回路のQ値保持ノードなどに対し、MTJ素子51,52を有する保持回路50を接続し、電源切断後の値の復帰時にも、切断前のQ値を維持できるようにする。このような構成及び動作によって、各周辺回路10の設定値が電源切断時にも保持され、電源再投入時におけるMPU1からのコマンド送信作業を不必要とし、その分、再起動時間を短縮するものである。まず図6aに、最初の電源投入時の周辺回路10の動作手順を示す。最初の電源投入時には、初期設定コマンドがMPU1から送信されてくる。周辺回路10のバスインターフェース40は、ステップF101でこれを受信デコードする。そしてステップF102で、レジスタ群42を介して機能回路部43に設定信号を出力する。機能回路部43では設定信号に応じて初期設定を行う。ここで周辺回路10は、ステップF103で、コントロール回路45か保持回路50を制御し、レジスタRGのデータ、つまり初期設定のための設定信号内容を記憶させる動作を行う。このステップF103で実行される保持回路50での記憶動作を図7~図9で説明する。まずコントロール回路45は、通常時は、保持回路50の端子53をハイインピーダンス状態としている。これに対し、保持回路50に記憶を実行させる際には、コントロール回路45は制御信号CTRLを、MTJ素子特性における書き込み時間以上の時間をかけて、L→H→Lと変化させる。これによって端子54,55の論理値DT-A、DT-Bを、MTJ素子51,52に記憶させることができる。図7は、記憶過程1として、制御信号CTRLが最初にLとされたときの状態を示している。なお、図7~図9においては、図3bの太線のノードがHの状態を記憶するものとし、従って、記憶すべき論理値DT-AはH、論理値DT-BはLの場合で説明する。そして図7~図9及び後述の図10では、破線はL、太実線はHとなる部分を示すものとしている。なお、Lは0V、Hは電圧VDDに等しい。まず図7のように制御信号CTRL=Lとされると、論理値DT-AがHである端子54側のMTJ素子51に、矢印N方向に書換電流が流れ、MTJ素子51は高抵抗RAPの状態となる。続いて図8のように制御信号CTRL=Hとされると、論理値DT-BがLである端子55側のMTJ素子52に、矢印RN方向に書換電流が流れ、MTJ素子52は低抵抗RPの状態となる。最後に図9のように制御信号CTRL=Lに戻し、記憶状態を確定させる。結局この一連の動作で、MTJ素子51はHの記憶状態に相当する高抵抗RAPの状態となり、MTJ素子52はLの記憶状態に相当する低抵抗RPの状態となる。図2のレジスタ群42における各レジスタRGについて、それぞれ保持回路50A、50B、50Cが、このように動作することで、レジスタ内容が不揮発的に保存されたことになる。次に図6bに、電源再投入時の周辺回路10の動作手順を示す。電源再投入時には、周辺回路10はステップF110で、保持回路50が記憶されている論理値をレジスタRGにロードする回復動作を行う。そしてステップF111で、論理値、即ち設定信号がロードされたレジスタ群42から設定信号が機能回路部43に出力され、機能回路部43では設定信号に応じて初期設定を行う。上記のステップF110で実行される回復動作を図10,図11で説明する。この場合コントロール回路45は、制御信号CTRL=Lとする。上述のように最初の電源投入時には、MTJ素子51,52の抵抗値によって論理値が記憶されている。この抵抗値の差異は、電源再投入時の論理値DT-A、DT-Bに反映される。この過程は、各トランジスタTr1,Tr3が電源電圧VDDに配線キャパシタCLを介して接続されており、MTJ素子51,52の抵抗値を介して電圧が回復するものである。このときにMTJ素子51,52に接続されているノット回路部分のトランジスタTr1、Tr2,Tr3,Tr4のオン/オフ状態の移行が起こる。この移行時間がMTJ素子51,52の高抵抗状態と低抵抗状態で異なり、この時間差が端子54,55での論理値DT-A、DT-Bの違いをもたらす。図11aに等価回路を示し、図11bに電圧Vcの時間変化を示している。電圧Vcが論理値DT-A、DT-Bに相当し、抵抗RAP、RPは、MTJ素子51,52の抵抗値に相当する。図11bのVthは、トランジスタTr1、Tr2,Tr3,Tr4の閾値電圧としている。図11bに示されるように、抵抗RAP、RPの抵抗差によって、端子54側ライン図10の一点鎖線で示すラインと、端子55側ライン図10の点線を沿わせて示すラインで、充電的回復過程に時間差が生ずる。抵抗RP側例えばMTJ素子52側が早く電圧降下を起こし、トランジスタTr1がオン、トランジスタTr2がオフとなる。これによって端子54側ライン、つまり論理値DT-AがHとなる。すると、トランジスタTr3はオフ、トランジスタTr4はオンとなり、端子55側ライン、つまり論理値DT-BがLとなる。このように回復された論理値DT-A、DT-Bが、図3のレジスタRGの接続点のノードの論理値となり、結局レジスタには、最初の電源投入時の設定信号が回復された状態となる。従ってレジスタ群42の各レジスタが、その設定信号を機能回路部43に供給できる。以上のように、本実施の形態では、電源再投入時にはMPU1からの初期設定コマンドを受信することなく、各周辺回路10が設定動作を行うことが可能となる。これによって再起動時等の起動処理の時短化が実現できる。またMPU1にとっても、再起動時のコマンド送信処理が不要となることで、非常に処理負担が低減されるという効果もあり、相乗的に高速起動化を実現できる。実施の形態では、不揮発性記憶素子としてMTJ素子を用いた例を説明したが、記憶素子としては、電気抵抗が2値を持ち、その値の保持が電源オフ状態でも可能な素子であれば実現できる。但し、MTJ素子を用いることで、次のような利点が得られる。まず最大の利点は、MTJ素子には書き換え回数に制限がないことである。この点は、LSIのファームウェアを作成するものにとって非常に有効である。なぜなら、書き換え回数に制限があると、プログラム上で回数を管理する部分を設ける必要があり、また頻繁なOn/Offの切り替えができなくなる。一方でこの制限がなければ、切り替えについてファームウエア設計者は回数、頻度を自由に設定でき、低消費電力設計を進めることができる。また、MTJ素子を用いるもう一つのメリットとして、電流制御で書き換えができることがある。その他の素子であれば、状態を遷移させるのに付加的な回路、機構が必要であるが、MTJ素子であれば、そのMTJ素子に流れる電流のみで状態遷移が完結するので、素子とその周辺の付加的な回路を最小限に抑えることができる。以上の2点が、強誘電体や相変化物質を使う事に対する優位な点である。また実施の形態のMTJ素子51,52は、記憶層14及び磁化固定層12が垂直磁化磁化方向が膜面に垂直を有するものとしたが、記憶層14及び磁化固定層12が面内磁化磁化方向が膜面に平行のものでもよい。但し垂直磁化とすることで記憶素子の熱安定性の向上や反転電流書き換えのために流す電流の低減に有利である。なお本技術は以下のような構成も採ることができる。1マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路と、を備えたマイクロコンピュータ周辺装置。2上記不揮発性記憶素子は磁気トンネル接合素子である上記1に記載のマイクロコンピュータ周辺装置。3上記磁気トンネル接合素子は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、上記記憶層に記憶された情報の基準となる膜面に垂直な磁化を有する磁化固定層と、上記記憶層と上記磁化固定層の間に設けられる非磁性層と、を有する構造である上記2に記載のマイクロコンピュータ周辺装置。4上記保持回路は、上記レジスタを構成する複数の論理ゲートの各入出力ノードの論理値を、電源切断時において保持するために必要な1又は複数のノードに対して、1又は複数個接続される上記1乃至3のいずれかに記載のマイクロコンピュータ周辺装置。5上記初期設定コマンドに基づく上記レジスタの論理値を記憶する動作を、上記保持回路に実行させるコントロール回路を備えた上記1乃至4のいずれかに記載のマイクロコンピュータ周辺装置。"