"半導体基板上に形成され、導電型が同じ第1および第2の素子が直列に接続されてなる半導体装置であって、前記第1および第2の素子は、各々、第1主電極と第2主電極を有し、当該第1主電極と当該第2主電極の間でドリフト領域を通じて電流が流れるように構成され、電流のスイッチングを行うトランジスタと、第1主電極と第2主電極を有し、当該第1主電極と当該第2主電極の間でドリフト領域を通じて電流が流れるように構成され、還流を行うダイオードとを含み、かつ、前記トランジスタの第1主電極と前記ダイオードの第1主電極が電気的に接続され、前記トランジスタの第2主電極と前記ダイオードの第2主電極が電気的に接続され、前記第1の素子および前記第2の素子は、当該第1の素子における前記トランジスタの前記第1主電極と、当該第2の素子における前記トランジスタの前記第2主電極が電気的に接続され、かつ、前記半導体基板を平面視したときに、前記第1の素子における前記トランジスタの前記第1主電極と前記ドリフト領域の間の導電性半導体領域と、前記第2の素子における前記トランジスタの前記第2主電極と前記ドリフト領域の間の導電性半導体領域とが対向するように、配置されていることを特徴とする、半導体装置。前記第1および第2の素子は、ループ状に構成され、前記半導体基板を平面視したときに、前記第1の素子が前記第2の素子のループの内側に配置されていることを特徴とする、請求項1に記載の半導体装置。前記半導体装置は、直流電流を交流電流に変換する装置であることを特徴とする、請求項1に記載の半導体装置。前記トランジスタと前記ダイオードは、それぞれ、LIGBTとFWDであることを特徴とする、請求項1に記載の半導体装置。前記トランジスタと前記ダイオードは、それぞれ、LDMOSとFWDであることを特徴とする、請求項1に記載の半導体装置。前記トランジスタと前記ダイオードは、それぞれ、LIGBTとLDMOSであることを特徴とする、請求項1に記載の半導体装置。本発明は、このような実情に鑑みてなされたもので、インバータ回路を構成するべく直列接続された半導体素子を備える半導体装置において、その直列接続の配線高電位配線の影響によって耐圧低下が生じるのを防止することができる半導体装置の提供を目的とする。第1の発明は、半導体基板上に形成され、導電型が同じ第1および第2の素子が直列に接続されてなる半導体装置であって、上記第1および第2の素子は、各々、第1主電極と第2主電極を有し、当該第1主電極と当該第2主電極の間でドリフト領域を通じて電流が流れるように構成され、電流のスイッチングを行うトランジスタと、第1主電極と第2主電極を有し、当該第1主電極と当該第2主電極の間でドリフト領域を通じて電流が流れるように構成され、還流を行うダイオードとを含み、かつ、上記トランジスタの第1主電極と上記ダイオードの第1主電極が電気的に接続され、上記トランジスタの第2主電極と上記ダイオードの第2主電極が電気的に接続され、上記第1の素子および上記第2の素子は、当該第1の素子における上記トランジスタの上記第1主電極と、当該第2の素子における上記トランジスタの上記第2主電極が電気的に接続され、かつ、上記半導体基板を平面視したときに、上記第1の素子における上記トランジスタの上記第1主電極と上記ドリフト領域の間の導電性半導体領域と、上記第2の素子における上記トランジスタの上記第2主電極と上記ドリフト領域の間の導電性半導体領域とが対向するように、配置されていることを特徴とする、半導体装置である。第1の発明によれば、半導体基板を平面視したときに、例えば、第1の素子におけるトランジスタのエミッタ領域と、第2の素子におけるトランジスタのコレクタ領域とが対向するように、第1および第2の素子が配置されている。よって、当該エミッタ領域と当該コレクタ領域を接続する配線がドリフト領域を跨がないで済む。これにより、インバータ回路を構成するべく直列接続された半導体素子を備える半導体装置において、その直列接続の配線高電位配線の影響によって耐圧低下が生じるのを防止することができる。第2の発明は、第1の発明において、上記第1および第2の素子は、ループ状に構成され、上記半導体基板を平面視したときに、上記第1の素子が上記第2の素子のループの内側に配置されていることを特徴とする。第2の発明によれば、第1の素子が第2の素子のループの内側に配置されているので、半導体装置全体をコンパクトに構成することができる。第3の発明は、第1の発明において、上記半導体装置は、直流電流を交流電流に変換する装置であることを特徴とする。第3の発明によれば、高電位配線の影響による耐圧低下が生じない、変換装置を得ることができる。第4の発明は、第1の発明において、上記トランジスタと上記ダイオードは、それぞれ、LIGBTとFWDであることを特徴とする。第4の発明によれば、LIGBTとFWDを用いて半導体装置を構成することができる。第5の発明は、第1の発明において、上記トランジスタと上記ダイオードは、それぞれ、LDMOSとFWDであることを特徴とする。第5の発明によれば、LDMOSとFWDを用いて半導体装置を構成することができる。第6の発明は、第1の発明において、上記トランジスタと上記ダイオードは、それぞれ、LIGBTとLDMOSであることを特徴とする。第6の発明によれば、LIGBTとLDMOSを用いて半導体装置を構成することができる。本発明によれば、インバータ回路を構成するべく直列接続された半導体素子を備える半導体装置において、その直列接続の配線高電位配線の影響によって耐圧低下が生じるのを防止することができる半導体装置が得ることができる。第1実施形態本発明に係る半導体装置の第1実施形態について、図面を参照しつつ説明する。第1実施形態に係る半導体装置の構成について説明する前に、まず、当該半導体装置を備えたインバータ回路について説明する。図1は、インバータモジュールに組み込まれているインバータ回路の回路構成の概略を示す図である。インバータ回路100,101,102は、それぞれ、高圧直流電源300とモータ400の間に設けられており、高圧直流電源300から供給される直流電力を交流電力に変換し、その交流電力をモータ400に供給する。なお、高圧直流電源300から供給される直流電力は、一般的にコンバータによって昇圧されることが多く、そのコンバータもインバータモジュール内に組み込まれていることが多い。高圧直流電源300とインバータ回路100,101,102の間には、コンデンサ200が設けられており、直流電力を平滑化している。図1に示される例では、3つのインバータ回路100,101,102が設けられている。以下の説明では、3つのインバータ回路100,101,102を総称して、インバータ回路1000と称することがある。インバータ回路100は直列に接続された2つの素子111,112を備え、インバータ回路101は直列に接続された2つの素子113,114を備え、インバータ回路102は直列に接続された2つの素子115,116を備えている。3つのインバータ回路100,101,102は、全部で6つの素子111~116を備えている。各インバータ回路が、本実施形態に係る半導体装置に相当する。素子111はインバータ回路の上アーム、素子112はインバータ回路の下アームを構成している。同様に、素子113は上アーム、素子114は下アームを構成し、素子115は上アーム、素子116は下アームを構成している。以下の説明では、素子111,113,115を上アームと称することがある。また、素子112,114,116を下アームと称することがある。後述するように、6つの素子111~116は、1つのSOI基板に搭載されており、1チップで構成されている。なお、6つの素子111~116は、それぞれが別個のSOI基板に搭載されてもよい。各素子111~116は、電流のスイッチングを行うトランジスタTr1~Tr6と、そのトランジスタTr1~Tr6に並列に接続されている還流用のダイオードD1~D6を備えている。トランジスタTr1~Tr6には、横型のIGBTLateralInsulatedGateBipolarTransistor:以下、LIGBTというが採用されている。還流用のダイオードD1~D6には、還流用のダイオードFreeWhee1ingDiode:以下、FWDというが採用されている。各トランジスタTr1~Tr6のゲートには、図示しないインバータ駆動回路からゲート制御信号が印加されている。図1に示されるように、インバータ回路1000は、高圧直流電源300の高圧配線100Hと低圧配線100Lの間に並列に接続されているU相アーム、V相アーム及びW相アームを備えており、各アームが本実施形態に係る半導体装置に相当する。U相アームは、上記の如く、中間ノードNm1を介して直列に接続された素子111,112で構成されている。V相アームは、上記の如く、中間ノードNm2を介して直列に接続された素子113,114で構成されている。W相アームは、上記の如く、中間ノードNm3を介して直列に接続された素子115,116で構成されている。各中間ノードNm1~Nm3は、各相出力線Uout、Vout、Woutに接続されている。各相出力線Uout、Vout、Woutは、3相モータ400の各相コイルの一端に接続されている。各相コイルの他端は、中性点に共通接続される。なお、この例のモータ400は3相であるが、本明細書で開示される技術は、相数を限定することなく様々な交流電動機に適用可能である。上記したように、6つの素子111~116はいずれも、LIGBTとFWDで構成されており、共通した形態を備えている。以下、図2~5を参照して、インバータ回路100半導体装置を構成する素子111について具体的に説明する。図2は、素子111のレイアウトを示す平面図である。図3は、素子111に配設される各電極のレイアウトを図2に重ねて示す平面図である。図1に示されるようなインバータ回路では、通常、上アーム111のLIGBTと下アーム112のLIGBTとが交互に駆動し、上アーム113のLIGBTと下アーム114のLIGBTとが交互に駆動し、上アーム115のLIGBTと下アーム116のLIGBTとが交互に駆動する。しかしながら、駆動が切り替えられる際に、一時的に両者がオン状態となり、高圧配線100Hと低圧配線100Lが短絡する。そうすると、LIGBTがオン状態のときにエミッタ-コレクタ間に高電圧が印加されるため、エミッタ-コレクタ間に短絡による過大電流が流れる。つまり、LIGBTには瞬間的にではあるが、スイッチングの際に大電流が流れる。一方、FWDは高圧配線100H側から低圧配線100L側に向けて高抵抗なので、短絡による過大電流が流れる可能性は低い。本実施形態では、上アーム111と下アーム112は、同じ構造であるが、大きさが異なっている。具体的には、図2に示されるように、上アーム111と下アーム112はループ状四角形状に構成されている。また、SOI基板20を平面視したときに、上アーム111が下アーム112のループの内側に間隔をあけて配置されるように、上アーム111が下アーム112よりも小さく形成されている。図2に示されるように、SOI基板20の半導体層26には、上アーム111と下アーム112の各々において、半導体層26を貫通する第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14が設けられている。第1トレンチ絶縁分離部12は、SOI基板20を平面視したときに一巡している。第2トレンチ絶縁分離部14は、第1トレンチ絶縁分離部12から離れて設けられており、SOI基板20を平面視したときに第1トレンチ絶縁分離部12の周囲を一巡している。第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14は、平行に伸びており、その間隔は一定である。上アーム111と下アーム112の各々において、第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14で挟まれた素子領域16,18は、周辺の半導体層26から分離されている。第1素子領域16と第2素子領域18は、半導体層26を平面視したときに、電流が流れる方向第1トレンチ絶縁分離部12側から第2トレンチ絶縁分離部14側の方向に対して直交する方向に隣接している。第1素子領域16と第2素子領域18を含む素子領域は、全体で一巡する形に形成されている。一巡する形は特に限定されるものではないが、図2,3に示される例では、全体として四角形状とされている。図4は、図2のI-I線に対応した断面図であり、FWDとの隣接部付近におけるLIGBTの断面図である。図4に示されるように、SOI基板20は、半導体支持層22と埋込み絶縁層24と半導体層26を備えている。半導体支持層22は、n型又はp型の不純物が高濃度に導入された単結晶のシリコンで形成されている。埋込み絶縁層24は、酸化シリコンで形成されている。半導体層26は、n型の不純物が低濃度に導入された単結晶のシリコンで形成されている。図4に示されるように、LIGBTは、第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14で挟まれた第1素子領域16に形成されている。第1トレンチ絶縁分離部12は、半導体層26を貫通して埋込み絶縁層24まで達しており、酸化シリコンの酸化膜12aとその酸化膜12aで被覆されたポリシリコンの芯部12bとを備えている。第2トレンチ絶縁分離部14も同様に、半導体層26を貫通して埋込み絶縁層24まで達しており、酸化シリコンの酸化膜14aとその酸化膜14aで被覆されたポリシリコンの芯部14bとを備えている。図4に示されるように、LIGBTは、p型のボディコンタクト領域31と、n型のエミッタ領域32と、p型のボディ領域33と、n型のドリフト領域34と、n型の埋込み領域35と、n型のバッファ領域36と、p型のコレクタ領域37を備えている。ボディコンタクト領域31、エミッタ領域32及びボディ領域33は、導電性半導体領域であり、半導体層26の表層部のうちの第2トレンチ絶縁分離部14側に設けられている。特に、ボディコンタクト領域31及びボディ領域33は、第2トレンチ絶縁分離部14の側面に接している。エミッタ領域32は、ボディ領域33によってドリフト領域34から隔てられている。ドリフト領域34は、ボディ領域33とバッファ領域36の間に設けられており、LIGBTがオフしたときに電位差を保持する領域である。埋込み領域35は、半導体層26の裏層部に設けられており、第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14の間に亘って設けられている。バッファ領域36及びコレクタ領域37は、半導体層26の表層部のうちの第1トレンチ絶縁分離部12側に設けられている、特に、バッファ領域36及びコレクタ領域37は、第1トレンチ絶縁分離部12の側面に接している。コレクタ領域37は、バッファ領域36によってドリフト領域34から隔てられている。なお、これらの断面構造は、第1素子領域16の全体に亘って共通している。したがって、ボディコンタクト領域31、エミッタ領域32及びボディ領域33は、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14の側面に沿って第1素子領域16の全体に亘って設けられている。同様に、バッファ領域36とコレクタ領域37は、導電性半導体領域であり、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12の側面に沿って第1素子領域16の全体に亘って設けられている。上アーム111におけるボディコンタクト領域31、エミッタ領域32及びボディ領域33からなる導電性半導体領域と、下アーム112におけるバッファ領域36とコレクタ領域37からなる導電性半導体領域は、互いに対向する位置に形成されている。図4に示されるように、LIGBTはさらに、層間絶縁膜41と、コレクタ電極42トランジスタの第1主電極と、LOCOSLocalOxidationofSilicon酸化膜43と、ゲート電極44と、プレーナゲート部47と、エミッタ電極48トランジスタの第2主電極を備えている。層間絶縁膜41は、SOI基板20の表面を被覆しており、酸化シリコンで形成されている。コレクタ電極42は、第1トレンチ絶緑分離部12側の層間絶縁膜41の表面に配設されている。特に、コレクタ電極42は、第1トレンチ絶縁分離部12の上方にも配設されている。コレクタ電極42は、SOI基板20を平面視したときに、少なくとも第1トレンチ絶縁分離部12に沿って第1トレンチ絶縁分離部12の上方に配設されている。さらに、コレクタ電極42は、一部が層間絶縁膜41を貫通して伸びているとともにコレクタ領域37に接触部42aを介して接している。接触部42aは、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12に沿って第1素子領域16の全体に亘って設けられている。また、コレクタ電極42は、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12から第2トレンチ絶縁分離部14の向き図4の場合、左向きにおいて、バッファ領域36を超えて配設されていないのが望ましい。LOCOS酸化膜43は、ドリフト領域34の表面に設けられており、酸化シリコンで形成されている、ゲート電極44は、コレクタ電極42とエミッタ電極48の間の層間絶縁膜41の表面に配設されている。ゲート電極44は、一部が層間絶縁膜41を貫通して伸びているとともにプレーナゲート部47に接している。プレーナゲート部47は、プレーナ電極45とゲート絶縁膜46を有しており、エミッタ領域32とドリフト領域34を隔てているボディ領域33の表面に対向している。プレーナ電極45は、ゲート絶縁膜46の表面とLOCOS酸化膜43の表面の一部を被覆しており、不純物が高濃度に導入されたポリシリコンで形成されている。ゲート絶縁膜46は、酸化シリコンで形成されている。エミッタ電極48は、第2トレンチ絶縁分離部14側の層間絶縁膜41の表面に配設されている、特に、エミッタ電極48は、第2トレンチ絶縁分離部14の上方にも配設されている。エミッタ電極48は、SOI基板20を平面視したときに、少なくとも第2トレンチ絶縁分離部14に沿って第2トレンチ絶縁分離部14の上方に配設されている。さらに、エミッタ電極48は、一部が層間絶縁膜41を貫通して伸びているとともにボディコンタクト領域31及びエミッタ領域32に接触部48aを介して接している。接触部48aは、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14に沿って第1素子領域16の全体に亘って設けられている。隣接部11において、コレクタ電極42とエミッタ電極48はx軸方向に間隔を置いて配置されており、ゲート電極44はその間隔内に配置されている。図5は、図2のII-II線に対応した断面図であり、LIGBTとの隣接部付近におけるFWDの断面図である。図5に示されるように、FWDでは、いくつかの構成がLIGBTの構成と共通している。以下では、LIGBTと相違する構成のみを説明し、共通する構成には共通の符号を付し、その説明を省略する。FWDは、p型のアノードコンタクト領域131と、p型のアノード領域133と、n型のカソード領域136と、n型のカソードコンタクト領域137と、カソード電極142ダイオードの第1主電極と、アノード電極148ダイオードの第2主電極を備えている点で、LIGBTと相違する。アノードコンタクト領域131及びアノード領域133は、半導体層26の表層部のうちの第2トレンチ絶縁分離部14側に設けられている。特に、アノードコンタクト領域131及びアノード領域133は、第2トレンチ絶縁分離部14の側面に接している。また、アノード領域133は、LIGBTのボディ領域33と同一の製造工程で作製されており、ボディ領域33と同一のドーパント、濃度及び拡散深さを有している。カソード領域136及びカソードコンタクト領域137は、半導体層26の表層部のうちの第1トレンチ絶縁分離部12側に設けられている。特に、カソード領域136及びカソードコンタクト領域137は、第1トレンチ絶縁分離部12の側面に接している。また、カソード領域136は、LIGBTのバッファ領域36と同一の製造工程で作製されており、バッファ領域36と同一のドーパント、濃度及び拡散深さを有している。なお、これらの断面構造は、第2素子領域18の全体に亘って共通している。したがって、アノードコンタクト領域131及びアノード領域133は、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14の側面に沿って第2素子領域18の全体に亘って設けられている。同様に、カソード領域136及びカソードコンタクト領域137は、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12の側面に沿って第2素子領域18の全体に亘って設けられている。また、LIGBTのボディ領域33とFWDのアノード領域133は、図2に示される隣接部11に設けられたトレンチ絶縁分離部を介して接している。このため、これらのp型領域33,133は、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14の側面に沿って素子領域16,18内を一巡している。さらに、LIGBTのバッファ領域36とFWDのカソード領域136も、図2に示される隣接部11に設けられたトレンチ絶縁分離部を介して接している。このため、これらのn型領域36,136も、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12の側面に沿って素子領域16,18内を一巡している。カソード電極142は、第1トレンチ絶縁分離部12側の層間絶縁膜41の表面に配設されている。特に、カソード電極142は、第1トレンチ絶縁分離部12の上方にも配設されている。カソード電極142は、SOI基板20を平面視したときに、少なくとも第1トレンチ絶縁分離部12に沿って第1トレンチ絶縁分離部12の上方に配設されている。さらに、カソード電極142は、一部が層間絶縁膜41を貫通して伸びているとともにカソードコンタクト領域137に接触部142aを介して接している。接触部142aは、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12に沿って第2素子領域18の全体に亘って設けられている。また、カソード電極142は、平面視したときに、第1トレンチ絶縁分離部12から第2トレンチ絶縁分離部14の向き図5の場合、左向きにおいて、カソード領域136を超えて配設されていないのが望ましい。アノード電極148は、第2トレンチ絶縁分離部14側の層間絶縁膜41の表面に配設されている。特に、アノード電極148は、第2トレンチ絶縁分離部14の上方にも配設されている。アノード電極148は、SOI基板20を平面視したときに、少なくとも第2トレンチ絶縁分離部14に沿って第2トレンチ絶縁分離部14の上方に配設されている。さらに、アノード電極148は、一部が層間絶縁膜41を貫通して伸びているとともにアノードコンタクト領域131に接触部148aを介して接している。接触部148aは、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14に沿って第2素子領域18の全体に亘って設けられている。また、アノード電極148は、一部が層間絶縁膜41を貫通して伸びているとともにプレーナ電極45にも接しているのが望ましい。さらに、アノード電極148は、平面視したときに、第2トレンチ絶縁分離部14から第1トレンチ絶縁分離部12の向き図5の場合、右向きにおいて、プレーナ電極45を越えて配設されていないのが望ましい。隣接部11において、カソード電極142とアノード電極148はx軸方向に間隔を置いて配置されている。また、LIGBTのエミッタ電極48の接触部48aとFWDのアノード電極148の接触部148aは、図2に示される隣接部11において隣接している。このため、これらの接触部48a,148aは、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14に沿って一巡している。さらに、LIGBTのコレクタ電極42の接触部42aとFWDのカソード電極142の接触部142aも、図2に示される隣接部11において隣接している。このため、これらの接触部42a,142aは、SIO基板20を平面視したときに、第1トレンチ絶縁分離部12に沿って一巡している。LIGBTのコレクタ電極42、ゲート電極44、エミッタ電極48、及びFWDのカソード電極142、アノード電極148は、蒸着技術を利用して、同一の製造工程で作製されている。これら電極の材料には、アルミニウムが用いられている。図3に示されるように、上アーム111のLIGBTのコレクタ電極42と上アーム111のFWDのカソード電極142は、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12の内側の範囲に設けられている。すなわち、上アーム111のLIGBTのコレクタ電極42と上アーム111のFWDのカソード電極142は、1つの共通電極である。この1つの共通電極上にコレクタカソード用ボンディングパッド19が設けられている。また、上アーム111のLIGBTのエミッタ電極48と上アーム111のFWDのアノード電極148、および、下アーム112のLIGBTのコレクタ電極42と下アーム112のFWDのカソード電極142は、上アーム111の第2トレンチ絶縁分離部14の外側で、かつ、下アーム112の第1トレンチ絶縁分離部12の内側の範囲に設けられている。すなわち、上アーム111のLIGBTのエミッタ電極48と上アーム111のFWDのアノード電極148、および、下アーム112のLIGBTのコレクタ電極48と下アーム112のFWDのカソード電極142は、1つの共通電極である。この1つの共通電極上にエミツタアノードコレクタカソード用ボンディングパッド50が設けられている。また、下アーム112のLIGBTのエミッタ電極48と下アーム112のFWDのアノード電極148は、平面視したときに、下アーム112の第2トレンチ絶縁分離部14の外側の範囲に設けられている。すなわち、下アーム112のLIGBTのエミッタ電極48と下アーム112のFWDのアノード電極148は、1つの共通電極である。この1つの共通電極上にエミッタアノード用ボンディングパッド15が設けられている。第1実施形態によれば、SOI基板20を平面視したときに、上アーム111におけるLIGBTのエミッタ領域32と、下アーム112におけるLIGBTのコレクタ領域37とが対向するように、上アーム111と下アーム112が配置されている。よって、当該エミッタ領域32と当該コレクタ領域37を接続する配線がLIGBTのドリフト領域を跨がないで済む。これにより、直列接続された上アーム111と下アーム112を備えた半導体装置において、その直列接続の配線図示例では電極板に高電圧が印加されても、LIGBTに耐圧低下が生じない。また、第1実施形態によれば、LIGBTのコレクタ電極42とFWDのカソード電極142は1つの共通電極として構成されている。このため、コレクタ電極42とカソード電極142を接続する接続配線が不要である。さらに、LIGBTのエミッタ電極48とFWDのアノード電極148も1つの共通電極として構成されている。このため、エミッタ電極48とアノード電極148を接続する接続配線も不要である。これにより、したがって、LIGBTとFWDを接続する配線図示例では電極板に高電圧が印加されても、LIGBTやFWDに耐圧低下が生じない。第2実施形態本発明に係る半導体装置の第2実施形態について、図面を参照しつつ説明する。図6は、第2実施形態に係る半導体装置のレイアウトを示す平面図である。図7は、第2実施形態に係る半導体装置に配設される各電極のレイアウトを図6に重ねて示す平面図である。なお、第1実施形態と同様の構成については、同一の参照符号を付して、その説明を省略する。上記第1実施形態においては、上アーム111が下アーム112のループの内側に配置されていた。これに対し、第2実施形態では、SOI基板20を平面視したときに、上アーム111の側方に下アーム112Aを配置している。図示はしないが、他のアームについても同様である。上記のような配置とするために、第2実施形態の下アーム112Aは、第1実施形態の下アーム112に対してループの内周側部分と外周側部分の位置関係が反転している。具体的には、下アーム112Aの内周側にエミッタ領域とアノード領域、外周側にコレクタ領域とカソード領域が位置している。これにより、上アーム111内周側にはエミッタ電極とアノード電極が位置し、下アーム112Aの外周側にはコレクタ電極とカソード電極が位置する。そして、上アーム111のコレクタ電極とカソード電極は一体に構成される。また、下アーム112Aのエミッタ電極とアノード電極は一体に構成される。また、上アーム111のエミッタ電極およびカソード電極と、下アーム112Aのコレクタ電極およびアノード電極とは、一体に構成されるつまり、4種の電極が一体に構成される。これにより、第1実施形態と同様、LIGBTおよびFWDの耐圧低下を防止することができる。なお、上記第2実施形態では、第1実施形態に対して下アームの内周側部分と外周側部分の位置関係を反転させたが、これに代えて、上アームの内周側部分と外周側部分の位置関係を反転させてもよい。第3実施形態本発明に係る半導体装置の第3実施形態について、図面を参照しつつ説明する。図8は、第3実施形態に係る半導体装置のレイアウトを示す平面図である。第1実施形態に係る半導体装置と共通する構成要素には共通の符号を付して、その説明を省略する。第3実施形態に係る半導体装置では、上アーム111Aの第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14で挟まれた素子領域1618の一部が、SOI基板20を平面視したときに、少なくとも2回往復する形となっている図示例では、y軸方向に沿って4回往復している。換言すると、第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14で囲まれた素子領域16,18の一部が、SOI基板20を平面視したときに、櫛歯状の形態を有している、ということもできる。また、図示例では、櫛歯状部分において、屈曲部毎にLIGBTとFWDが交互に配置され、上アーム111A全体として3つのLIGBTと3つのFWDが形成されている。このような櫛歯状の形態を採用することにより、半導体層26に占める素子領域16,18の面積を大きくすることができ、実装面積を小さく抑えることができる。なお、上アーム111Aと下アーム112の特性を等しくするために、SOI基板20を平面視したときに、上アーム111Aと下アーム112とでLIGBTの面積が等しく、上アーム111Aと下アーム112とでFWDの面積が等しくなるように形成することが好ましい。以上、本発明の各実施形態を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した実施形態を様々に変形、変更したものが含まれる。例えば、上記各実施形態では、トランジスタとしてLIGBTを使用するとともにダイオードとしてFWDを使用しているが、これに代えて、トランジスタとしてLDMOSLaterallyDiffusedMetalOxideSemiconductorを使用するとともにダイオードとしてFWDを使用してもよい。また、トランジスタとしてLIGBTを使用するとともにダイオードとしてLDMOSを使用してもよい。LDMOSをダイオードとして使用する場合は、LDMOSの寄生ダイオードを利用する。"