下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とで構成されるキャパシタが、半導体層上に第1層間絶縁膜を介して形成され、前記下部電極の周囲、および前記容量絶縁膜の下部の周囲が第2層間絶縁膜で囲まれ、前記下部電極の上面は前記第2層間絶縁膜の上面より低く、前記容量絶縁膜の上部は前記第2層間絶縁膜の上面より突出し、その周辺部は前記第2層間絶縁膜上に広がっていることを特徴とする半導体記憶装置。前記容量絶縁膜は強誘電体からなることを特徴とする請求項1に記載の半導体記憶装置。前記第2層間絶縁膜上における前記容量絶縁膜の膜厚は、前記下部電極上における膜厚よりも薄いことを特徴とする請求項1または2に記載の半導体記憶装置。半導体層上に第1層間絶縁膜を介して第1導電膜を形成する工程と、前記第1導電膜上に第1金属膜を形成する工程と、前記第1金属膜および前記第1導電膜を順次選択的にエッチングすることによって、前記第1金属膜をパターン化すると共に前記第1導電膜からなるキャパシタの下部電極を形成し、前記パターン化された第1金属膜と前記下部電極を含む積層構造を形成する工程と、前記積層構造を被覆するように第2層間絶縁膜を形成する工程と、CMP法を含む工程を用いて前記第2層間絶縁膜の表面を平坦化すると共に前記第1金属膜の表面を露出させる工程と、表面が露出した前記第1金属膜を選択的に除去し、前記下部電極の表面を露出させる工程と、前記第2層間絶縁膜の表面および前記下部電極の表面上に、絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って前記キャパシタの前記絶縁材料からなる容量絶縁膜を形成する工程と、前記容量絶縁膜上に第2導電膜を形成する工程と、少なくとも前記第2導電膜を選択的にエッチングして前記キャパシタの上部電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。前記CMP法を含む工程は、CMP法のみからなる工程であることを特徴とする請求項4に記載の半導体記憶装置の製造方法。前記CMP法を含む工程は、CMP法により前記第2層間絶縁膜を研磨し、前記第1金属膜の表面が露出する前に前記研磨を停止する工程と、前記第2層間絶縁膜を全面に渡って一様にエッチングし、前記第1金属膜の表面を露出させる工程とを含むことを特徴とする請求項4に記載の半導体記憶装置の製造方法。前記CMP法を含む工程を用いて前記第1金属膜の表面を露出させる工程を行った後、表面が露出した前記第1金属膜を選択的に除去する工程を行う前に、前記表面を露出させた第1金属膜をCMP法を用いて研磨する工程を行うことを特徴とする請求項4~6のいずれかに記載の半導体記憶装置の製造方法。前記CMP法を含む工程を用いて前記第1金属膜の表面を露出させる工程を行った後、表面が露出した前記第1金属膜を選択的に除去する工程を行う前に、前記第2層間絶縁膜上および前記第1金属膜上に第2金属膜を形成する工程と、CMP法を用いて前記第2金属膜を研磨し、前記第1金属膜の表面を露出させる工程とを行うことを特徴とする請求項4~6のいずれかに記載の半導体記憶装置の製造方法。前記第1金属膜と前記第2金属膜とは同一の材料からなることを特徴とする請求項8に記載の半導体記憶装置の製造方法。前記第1金属膜と前記第2金属膜とは高融点金属からなることを特徴とする請求項8に記載の半導体記憶装置の製造方法。前記絶縁材料は強誘電体であることを特徴とする請求項4~10のいずれかに記載の半導体記憶装置の製造方法。強誘電体キャパシタを有する半導体記憶装置に図10に示すような従来から開示されている製造方法を用いると、上に説明したように下部電極33の上面全域に亘って強誘電体薄膜を形成できるので蓄積容量を大きくすることができる。従って記憶データの誤読み出しを低減できるという利点がある。しかしながらこのような従来の強誘電体キャパシタの製造方法には以下のような課題が存在した。従来の製造方法は、図10cのように酸化チタン膜34のような絶縁膜を、CMP法を用いて研磨し下部電極33の表面を露出させる工程を有する。しかしこの工程では研磨中に生じた研磨屑、あるいは研磨中に、CMP装置に装着された研磨パッドの目立てを行うドレッサーから脱離したダイアモンド砥粒などにより、露出した下部電極33の表面にスクラッチが生じる問題があった。スクラッチは下部電極33に損傷を与えることによって電極パターン不良を起こし、製造歩留まりを低下させる。本願発明者らによれば、上記スクラッチの発生を防止するための一方法として、次の方法を採用することができると考えられる。すなわち下部電極33上に酸化チタン膜34を堆積した後図10b、CMP法を用いて酸化チタン膜34を研磨して平坦化するけれども、下部電極33の表面上に酸化チタン膜34が所定の膜厚だけ残った状態で研磨を停止する。次いで下部電極33上に残留している酸化チタン膜34を全面エッチバックにより下部電極33の表面を露出させるのである。この方法によると、下部電極33の表面が直接研磨に曝されないのでスクラッチ発生がほぼ確実に回避できる利点を有しており、それに加えて簡便で低コストで行える優れた方法である。しかしながら本願発明者らの検討によると、この方法にも強誘電体キャパシタの特性を劣化させるという問題があることが判明した。これについて以下にその要点を説明する。強誘電体キャパシタは半導体記憶装置内においてマトリックス状に配列されたメモリセルアレイ中の素子であるので、強誘電体キャパシタ自体あるいは下部電極自体もアレイを形作っている。一方半導体記憶装置上において、酸化チタン膜のような、下部電極のアレイ上からその周辺のメモリセルアレイが存在しない領域までを連続的に覆う絶縁膜をCMP法で研磨する場合、CMP法は、メモリセルアレイ領域の中央部で研磨の進行が遅く、周辺部で研磨の進行が早くなるような特性を持っている。このため研磨後における下部電極上の上記絶縁膜の膜厚はメモリセルアレイ領域の中央部で厚く、周辺部で薄い分布となる。また、このようなCMP法による研磨工程の次に行う上記絶縁膜のエッチバックでは下部電極の表面を確実に露出させるために、現実にはオーバーエッチングを行う。このオーバーエッチングにより絶縁膜の表面は下部電極の表面より低くなり、下部電極間には絶縁膜のリセス凹部が形成される。エッチバックはCMP法より絶縁膜除去の均一性が高いので、エッチバック後の絶縁膜の膜厚分布はCMP直後の当該絶縁膜の膜厚分布をほぼそのまま反映する。このことは下部電極間の絶縁膜のリセスの深さ、すなわち下部電極の上面から絶縁膜の表面までの深さが、メモリセルアレイ領域の中央部で浅く、周辺部で深いことを意味する。エッチバックの後、強誘電体膜を形成するために強誘電体膜形成用の溶液をスピンコート法などで塗布する図10dの工程に対応する。この工程において強誘電体膜形成用の溶液が下部電極表面から絶縁膜のリセスに向かって流動する。メモリセルアレイ領域内で絶縁膜のリセス深さに分布バラツキがあると、強誘電体膜形成用の溶液の流動量にも分布が生じ、この結果さらに下部電極上に形成される強誘電体膜の膜厚にも分布バラツキが生じる。このような強誘電体膜膜厚のメモリセルアレイ領域内における不均一分布やバラツキは半導体記憶装置の動作において分極量の変動をもたらす。そして例えばメモリセルアレイ内のある位置におけるメモリセルの分極量が他の位置におけるメモリセルの分極量と比較して小さい場合、強誘電体キャパシタにデータとして書き込まれた分極量が所定の範囲を保持する時間などとして表されるリテンション特性が劣化する。特に半導体記憶装置のメモリセル数が大規模になりセルアレイ面積が大きくなるほどリセス深さバラツキも大きくなるので上記特性劣化もより顕著に観測されるようになる。図11は強誘電体キャパシタの製造における別の問題点を示す図であり、メモリセルアレイの中の一つの下部電極部を示している。図11に示すように下部電極33間の絶縁膜34がリセスを有すると、下部電極33の上面内でも強誘電体膜35に膜厚分布が生じる。これは下部電極33が絶縁膜34の表面から突出していることに起因して、強誘電体膜形成用の溶液をスピンコート法などで塗布したときにリセスに向かって溶液が流動し、下部電極33の端部上図11の円内の領域で強誘電体膜35が薄くなるためであると考えられる。このように強誘電体膜35が薄膜化するとこの膜を通じた上部および下部電極間のキャパシタリーク電流が顕在化し易いという問題がある。なお特許文献1には、図10cに示す工程におけるCMPを用いた研磨によって下部電極33の表面が酸化チタン膜34とほぼ同一面をなす、と記載されるが、実際には下部電極33の表面を確実に露出するためにオーバー研磨を行う必要がある。従ってメモリセルアレイ領域では研磨によって酸化チタン膜34のリセスが発生すると共に、その深さが不均一となる。この結果、特許文献1に記載の製造方法においても強誘電体キャパシタの特性を劣化させることは上に述べたCMP法とエッチバックとを併用する方法の場合と同様である。半導体記憶装置において、強誘電体膜のセルアレイ内分極量バラツキを決める要因として、一般に上部および下部電極サイズのバラツキ、強誘電体膜の膜厚バラツキ、強誘電体膜の結晶化温度バラツキ等が挙げられるが、これら要因の分極量バラツキに対する寄与度を解析したところ、強誘電体膜の膜厚バラツキが支配的であり、重要であるという結果が得られた。本発明は上に述べた課題を解決するものであって、その目的は研磨に起因してキャパシタの電極に生ずるスクラッチを防止できる半導体記憶装置の製造方法を提供すること、それに加えてキャパシタを構成する強誘電体膜等の容量絶縁膜の膜厚を、メモリセルアレイ領域内および当該キャパシタの下部電極表面内で均一性よく形成できる半導体記憶装置の製造方法を提供すること、およびそれら製造方法により得られる半導体記憶装置を提供することである。上記課題を解決するための本発明に係る半導体記憶装置の製造方法は、半導体層上に第1層間絶縁膜を介して第1導電膜を形成する工程と、前記第1導電膜上に第1金属膜を形成する工程と、前記第1金属膜および前記第1導電膜を順次選択的にエッチングすることによって、前記第1金属膜をパターン化すると共に前記第1導電膜からなるキャパシタの下部電極を形成し、前記パターン化された第1金属膜と前記下部電極を含む積層構造を形成する工程と、前記積層構造を被覆するように第2層間絶縁膜を形成する工程と、CMP法を含む工程を用いて前記第2層間絶縁膜の表面を平坦化すると共に前記第1金属膜の表面を露出させる工程と、表面が露出した前記第1金属膜を選択的に除去し、前記下部電極の表面を露出させる工程と、前記第2層間絶縁膜の表面および前記下部電極の表面上に、絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って前記キャパシタの前記絶縁材料からなる容量絶縁膜を形成する工程と、前記容量絶縁膜上に第2導電膜を形成する工程と、少なくとも前記第2導電膜を選択的にエッチングして前記キャパシタの上部電極を形成する工程とを含む。本発明に係る半導体記憶装置の製造方法においては、前記CMP法を含む工程としてCMP法のみからなる工程を採用することができる。また前記CMP法を含む工程は、CMP法により前記第2層間絶縁膜を研磨し、前記第1金属膜の表面が露出する前に前記研磨を停止する工程と、前記第2層間絶縁膜を全面に渡って一様にエッチングし、前記第1金属膜の表面を露出させる工程とを含むことも許容される。本発明に係る半導体記憶装置の製造方法の一形態は、前記CMP法を含む工程を用いて前記第1金属膜の表面を露出させる工程を行った後、表面が露出した前記第1金属膜を選択的に除去する工程を行う前に、前記表面を露出させた第1金属膜をCMP法を用いて研磨する工程を行うことを含む。また、本発明に係る半導体記憶装置の製造方法の別の一形態は、前記CMP法を含む工程を用いて前記第1金属膜の表面を露出させる工程を行った後、表面が露出した前記第1金属膜を選択的に除去する工程を行う前に、前記第2層間絶縁膜上および前記第1金属膜上に第2金属膜を形成する工程と、CMP法を用いて前記第2金属膜を研磨し、前記第1金属膜の表面を露出させる工程とを行うことを含む。本発明に係る製造方法において、前記第1金属膜と前記第2金属膜とは同一の材料からなることが望ましい。さらに具体的には前記第1金属膜と前記第2金属膜とは高融点金属からなることが望ましい。本発明に係る半導体記憶装置の製造方法は、前記絶縁材料が強誘電体である場合に特に有効である。次に、上記課題を解決するための本発明に係る半導体記憶装置は、以下の構成を有する。下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とで構成されるキャパシタが、半導体層上に第1層間絶縁膜を介して形成され、前記下部電極の周囲、および前記容量絶縁膜の下部の周囲が第2層間絶縁膜で囲まれ、前記下部電極の上面は前記第2層間絶縁膜の上面より低く、前記容量絶縁膜の上部は前記第2層間絶縁膜の上面より突出し、その周辺部は前記第2層間絶縁膜上に広がっている。この半導体記憶装置の前記容量絶縁膜が強誘電体からなる場合に特に効果が大きい。また前記第2層間絶縁膜上における前記容量絶縁膜の膜厚は、前記下部電極上における膜厚よりも薄い。本発明に係る半導体記憶装置の製造方法によれば、上に述べたように、第1に、下部電極上に第1金属膜を設ける。従って下部電極の上方を被覆する第2層間絶縁膜の表面をCMP法を用いて研磨し、第2層間絶縁膜で下部電極が囲まれるように平坦化する工程を実施しても、第1金属膜が、下部電極が直接CMPに曝されることを防止する。このようにして、下部電極にCMPによるスクラッチが生じることを防止できる。第2に本発明に係る製造方法は、CMP法を含む工程を用いて第2層間絶縁膜の表面を平坦化すると共に第1金属膜の表面を露出させる第1の工程に加えて、表面を露出させた第1金属膜をCMP法を用いてさらに研磨する第2の工程を含む。あるいは別の方法として本発明に係る製造方法は、CMP法を含む工程を用いて第2層間絶縁膜の表面を平坦化すると共に第1金属膜の表面を露出させる前記第1の工程に加えて、第2層間絶縁膜上および第1金属膜上に第2金属膜を形成し、CMP法を用いて第2金属膜を研磨し、第1金属膜の表面を露出させる第3の工程を含む。これら工程のうち、表面を露出させた第1金属膜をさらに研磨する第2の工程や、第2金属膜を研磨して第1金属膜の表面を露出させる第3の工程は、第2層間絶縁膜の表面の平坦化と第1金属膜の表面露出を目的とする第1の工程に起因して生じた第2層間絶縁膜のセルアレイ領域内膜厚の不均一分布を相殺するように作用する。この結果、第2層間絶縁膜の上面と下部電極の上面との段差はセルアレイ領域内で均一化され、下部電極上に液状材料を塗布して容量絶縁膜を均一な膜厚に形成できる。従って容量絶縁膜が強誘電体である場合には、分極量のセルアレイ領域内バラツキの低減やリテンション特性の向上を図ることができる。第3に本発明に係る製造方法は、第2層間絶縁膜で被覆された第1金属膜の表面を露出させた後、その第1金属膜を選択的に除去して下層にある下部電極の表面を露出させる工程を含む。この工程により下部電極の領域が第2層間絶縁膜で囲まれた凹部となるので、液状材料の塗布により形成される容量絶縁膜は下部電極の端部上で薄くならならない。従ってキャパシタリーク電流の発生を防止できる。また本発明に係る半導体記憶装置が上に述べた構造を有していることは、本発明に係る製造方法を用いて製造されることを示しており、当該製造方法と同様な効果を有する。以下、本発明の実施の形態について詳細に説明する。図1aは、本発明の実施形態に係る製造方法によって製造される不揮発性半導体記憶装置の断面図であり、特にデータを記憶するためのキャパシタとして強誘電体からなる容量絶縁膜を有するキャパシタを備えたFeRAMのメモリセル部分を例示している。また図1bはFeRAMのメモリセル1個の回路構成を示す図であり、1トランジスタT1キャパシタCセルと見なしても、2T2Cセルの一部と見なしてもよい。従って図1aも両者のセルのうちのいずれかを示す断面図である。図1aにおいて、半導体基板P型シリコン基板1の所定の領域に、半導体基板に形成した溝にシリコン酸化膜を埋め込んだSTIShallowTrenchIsolation形式の素子分離2が設けられている。素子分離2に区画された半導体基板1の領域にはN型ソースドレイン領域5、ゲート絶縁膜3およびゲート電極4からなるMOS型のセルトランジスタ図1b参照が形成されている。さらに素子分離2、ソースドレイン領域5、ゲート電極4はシリコン酸化膜系、またはシリコン酸化膜系と他の材料膜との積層膜からなる層間絶縁膜6で被覆され、層間絶縁膜6を貫通してソースドレイン領域5に接触し、金属材料を主成分とするプラグ7が形成されている。層間絶縁膜6上には金属材料を主体とする密着層8a、導電性のバリア層8bおよび白金Pt膜からなる下部電極8cが形成され、これら3つで下部電極層8を構成している。下部電極8c上にはさらに強誘電体からなる容量絶縁膜例えばSBT薄膜9、白金膜からなる上部電極10が形成され、下部電極層8、容量絶縁膜9、上部電極10でいわゆるスタック型の強誘電体キャパシタを構成している。下部電極8cの上面は層間絶縁膜11の上面より低く、凹部となっている。このため、下部電極層8および容量絶縁膜9の下部は層間絶縁膜11で周囲を囲まれ、また容量絶縁膜9の上部は層間絶縁膜11の上面より上方に突出すると共にその周辺部は層間絶縁膜11上に位置している。また下部電極8cと、容量絶縁膜9の下部電極8cに接触する部分とは実質的に同一形状、同一寸法に形成されている。これに対して容量絶縁膜9の上部電極10に接触する部分は上部電極10と実質的に同一形状、同一寸法に形成されている。強誘電体キャパシタおよび層間絶縁膜11上にはさらに層間絶縁膜12が形成されており、その上に導電性材料からなるビット線14が設けられている。また層間絶縁膜12および層間絶縁膜11を貫通して金属材料を主成分とするプラグ13が設けられ、その上端はビット線14に接触し、下端はプラグ7に接触している。そしてプラグ13はプラグ7を介してソースドレイン領域5とビット線14とを電気的に接続している。以上の構造において、セルトランジスタのゲート電極4はワード線図1b参照として働き、紙面に垂直な方向に延びる。また強誘電体キャパシタの上部電極10はワード線の伸びる方向と同方向に配列された複数のメモリセルの上部電極を同一の導電膜白金膜で一体に形成したプレート線となっている。この場合、上部電極10は紙面に垂直な方向に延びる。上部電極10はこれに限らずメモリセル毎に分離独立したドットパターン状の電極とすることもできる。この場合は個々の上部電極に所定の電位を印加するために、例えば上部電極の上層にプレート線に対応する配線を別途設けて各上部電極と電気的に接続することが必要となる。またビット線14は図1aに示す通り紙面と平行な方向に延びている。次に本発明の実施の形態に係る半導体記憶装置の製造方法を説明する。図2~図5は図1aに示した半導体記憶装置FeRAMの製造方法を示す工程断面図であり、図1aと同一のメモリセル部分を示すものである。図2aは、メモリセルを構成するMOS型のセルトランジスタを被覆する層間絶縁膜6までを形成した状態の断面図である。この構造を形成するために、まず半導体基板P型シリコン基板1の所定の領域に浅い溝を形成し、当該溝に酸化シリコンなどの絶縁材料を埋め込んでSTI型の素子分離2を形成する。次に例えば半導体基板1に素子分離2を貫通してその下の半導体基板1に達するようなエネルギーでイオン注入し、図示はしていないがウエルを形成する。このウエルが形成される場合、ウエルは半導体記憶装置のメモリセルアレイ形成領域全体を含むように形成される。従って図2~図5に示される半導体基板1全体はウエルであると考えてもよい。またこのウエルは半導体記憶装置の設計方針に応じて形成されない場合もある。従って以下、半導体基板またはウエルをまとめて半導体層1と呼ぶこの定義は図1にも適用される。前記半導体層1の表面部にはセルトランジスタの閾値電圧Vt制御用イオン注入を行う。その後、半導体層1の表面に熱酸化法などによりゲート絶縁膜3を成長させ、その上に化学気相成長法CVD法を用いてシリコン膜を堆積し、パターニングしてセルトランジスタのゲート電極4を形成する。次にゲート電極4をマスクとしてP、As等のN型不純物を半導体層1にイオン注入し、ソースドレイン領域5を形成する。次に全面にCVD法で層間絶縁膜6が形成され、層間絶縁膜6は最終的にその表面が平坦化されるようにCMP法で研磨処理がなされる。なお、層間絶縁膜6は図では単層として示しているが、実際には、例えば下層からノンドープのシリコン酸化膜、BPSG膜またはプラズマCVD法によるTEOSシリコン酸化膜、シリコン窒化膜の積層構造に形成される。そして最上層のシリコン窒化膜は後に形成される強誘電体キャパシタに対する水素バリア膜として作用する。次に図2bに示すように、層間絶縁膜6にホールを開口し、ホールの側壁および底面にTi/TiNからなるバリアメタル不図示を貼り付け、さらにホール内にタングステンを埋め込んでプラグ7を形成する。プラグ7はソースドレイン領域5と電気的に接触し、またプラグ7の上面は層間絶縁膜6とほぼ同一の高さに形成する。次いで図2に示すように、プラグ7および層間絶縁膜6上に導電膜として密着層8a、バリア層8b、Pt膜からなる下部電極膜8c、さらに金属膜20を順次スパッタリング法で堆積する。金属膜20はタングステン等の高融点金属膜からなり、ここでは以下タングステン犠牲膜20とする。密着層8aは層間絶縁膜6と接触するTi接着膜とTiNバリア膜の積層膜とすることができ、その膜厚はTi/TiN=10nm/40nmである。導電性バリア層8bは例えば下からTiAlN/Ir/IrOxに順次積層された積層膜とし、膜厚はTiAlN/Ir/IrOx=80nm/50nm/70nmとする。また、下部電極膜8cの膜厚は標準100nm50nm~300nmが可能である、タングステン犠牲膜20の膜厚は250nmである。タングステン犠牲膜20上にはレジストパターン21を形成する。次にレジストパターン21をマスクとしてタングステン犠牲膜20を異方性ドライエッチングで選択的にエッチングしパターン化する。このドライエッチングは例えばSF6を含む混合エッチングガスのプラズマを発生させると共に被エッチング基板に高周波バイアスを印加して行う。高周波バイアスパワーは適度に低く調整することによって下地の下部電極膜8cに対するエッチング速度選択比を高くすることが望ましい。タングステン犠牲膜20のエッチング後レジストパターン21を除去し、図2dに示すように、タングステン犠牲膜20のパターンをマスクハードマスクとしてバリア層8b、密着層8aを順次選択的にドライエッチングする。このドライエッチングではCl2およびHBrを含む混合ガスを用いることでタングステン犠牲膜20に対するエッチング速度選択比を確保することが可能であり、バリア層8bが上記の膜厚構成である場合タングステン犠牲膜20は10nmエッチングされる程度に留まる。このようにして表面にタングステン犠牲膜20のパターンが設けられた下部電極層8が形成される。次にタングステン犠牲膜20と下部電極層8の積層構造を被覆して全面にCVD法によりシリコン酸化膜を主体とする層間絶縁膜11を堆積する。堆積した層間絶縁膜11にはタングステン犠牲膜20と下部電極層8に基づく約500nmの段差が形成される。これに続いて図3aに示すように、CMP法により層間絶縁膜11を研磨処理して表面を平坦化すると共に、タングステン犠牲膜20の上面が露出する前に研磨を停止する。これによりタングステン犠牲膜20の上面全面に所定の膜厚の層間絶縁膜11が残る。この結果、タングステン犠牲膜20および下部電極層8とは層間絶縁膜11中に埋め込まれている状態を維持する。もし研磨量が過剰になってもタングステン犠牲膜20が露出して研磨に曝されるだけであるから、タングステン犠牲膜20は研磨による下部電極8cのスクラッチ発生を防止するように作用する。層間絶縁膜11はシリコン酸化膜を主体とするのでこのCMP工程では、シリコン酸化膜などの絶縁膜を優先的に研磨するスラリー、すなわちシリカ砥粒をアンモニアをベースとする溶媒に分散させたスラリーを用いることが望ましい。また、図3aのように層間絶縁膜11の上面を平坦化できるためには、図2dの工程において層間絶縁膜11をその膜厚が、少なくとも隣接する下部電極層8間でタングステン犠牲層20と下部電極層8との合計厚さの1.5~2.0倍となるように堆積しておくことが望ましい。上記合計厚さが上に述べたように約500nmである場合、層間絶縁膜11の標準膜厚は800nm~900nmである。次に図3bに示すように、層間絶縁膜11に対して全面異方性ドライエッチングによるエッチバックを行い、タングステン犠牲膜20の表面を露出させる。エッチバックは半導体記憶装置のメモリセルアレイ領域以下単にセルアレイ領域という全体にわたって表面露出を確実に行うためにオーバーエッチングされるので、層間絶縁膜11の上面はタングステン犠牲膜20の上面より低くなり、リセスが形成される。またオーバーエッチングは層間絶縁膜11の上面が下部電極8cの上面より低くならないように停止させる。次に図3cに示すように、CVD法またはスパッタリング法で、タングステン犠牲膜20と同一材料の金属膜、すなわちタングステン膜22を堆積する。この後図4aに示すように、タングステン膜22をCMP法を用いて研磨し、層間絶縁膜11の上面を露出させると同時に再びタングステン犠牲膜20の上面も露出させる。タングステン膜22のような高融点遷移金属を優先的に研磨するシリカ砥粒を過酸化水素水で調整した溶液中に分散したスラリーを用いることが望ましい。タングステン膜22の堆積膜厚が必要以上に厚い場合は、少なくともセルアレイ領域内で堆積直後のタングステン膜22の最大膜厚と最小膜厚との差が大きくなる。このため全面に渡って層間絶縁膜11の上面を確実に露出するためのオーバー研磨量を大きく設定しなければならないので、タングステン膜22は可能な限り薄い方が好ましい。従ってCMPにおいて、タングステン膜22で覆われた状態から被研磨基板の全面に渡って層間絶縁膜11の上面の露出がほぼ終了する状態への移行が十分短時間に行われて明確であり、CMPの終点検出が安定して行える下限の膜厚を考慮すると、タングステン膜22の膜厚として200nm程度が望ましい。次に図4bに示すように、過酸化水素水またはそれを含む混合薬液で下部電極層8上のタングステン犠牲膜20を選択的に除去する。続いて図4cに示すように、層間絶縁膜11上および下部電極8c上を含む全面にスピンコート法によって、強誘電体の前駆体を含む液状材料、例えばSBTを構成する金属を含む液状材料を膜状に塗布する。液体材料の塗布膜厚は下部電極8c上で例えば150nmである。液状材料としては具体的に、強誘電体を構成する金属の有機化合物を有機溶剤に溶解した溶液や、強誘電体の前駆体となるコロイドを含むゾル-ゲル溶液を使用することができる。この後、例えば600°C以上の酸素を含む雰囲気中または大気中で1分間熱処理仮焼結する。熱処理の結果、上記の塗布膜は結晶化してペロブスカイト型結晶構造を有する厚さ100nm下部電極8c上の強誘電体容量絶縁膜9となる。容量絶縁膜9上にはスパッタリング法で例えば厚さ標準50nm50nm~300nmが可能であるの導電膜Pt膜からなる上部電極膜10aを堆積する。次に図5aに示すように、上部電極膜10a上にレジストパターン23を形成し、これをマスクとして上部電極膜10aおよび容量絶縁膜9を順次選択的にエッチングして上部電極10を形成すると同時に容量絶縁膜9をパターン化する。エッチングはCl2、HBrおよびArを含む混合ガスを用いる異方性ドライエッチングで行うことができる。この工程によって上部電極10と容量絶縁膜9は実質的に同一のパターン形状寸法に形成される。レジストパターン23の除去後、図5bに示すように、上部電極10上および層間絶縁膜11上にシリコン酸化膜を主体とする層間絶縁膜12をCVD法で堆積し、800°Cの酸素雰囲気で1分間熱処理を行う。この熱処理は容量絶縁膜9の最終的な焼結処理本焼結を兼ねている。既に述べた図4cの工程における仮焼結、および当該本焼結に対してバリア層8bは酸素バリアとして作用している。その結果下部電極層8に接続するプラグ7の上面が酸化されてコンタクト不良を起こすことが回避できる。この後、層間絶縁膜12および層間絶縁膜11を貫通してプラグ7に達するホール24を異方性ドライエッチングで開口する。そしてホール24の底面に露出するプラグ7の表面の皮膜をエッチングし、図1aに示すようにホール24の内壁と底面に例えばTi/TiNからなるバリア膜不図示を貼り付けた後、タングステンを埋め込みプラグ13を形成する。さらに層間絶縁膜12上にプラグ13に接触するようにビット線14を形成する。ビット線14はAlを主成分とする金属膜、タングステン膜のような高融点金属膜、高融点金属のシリサイド膜を含む膜で形成することができる。さらに必要に応じてビット線14の上層に配線を形成する。次に既に実施した諸工程においてゲート絶縁膜3と半導体層1の界面に生成されたダメージの除去などを目的として、例えば水素を含むフォーミングガスで熱処理する。この時水素拡散によって容量絶縁膜9を構成している強誘電体が還元され、キャパシタ特性が劣化することを極力防止するため、層間絶縁膜12内に容量絶縁膜9と上部電極10とを囲む水素バリア膜を設けてもよい。本発明の実施形態に係る半導体記憶装置の製造方法によれば、キャパシタの下部電極にCMPによるスクラッチが生じることを防止できる。これと共にキャパシタの強誘電体からなる容量絶縁膜の膜厚を、セルアレイ領域内および下部電極上面内で均一性よく形成することができ、リテンション特性劣化やキャパシタリーク電流等の強誘電体キャパシタに関する不良発生を防止することができる。次に本発明に係る後者の効果について具体的に述べる。本発明による製造方法は図2d~図3bに示したように、第1に堆積した層間絶縁膜11をCMP法で研磨平坦化した後、ドライエッチングでエッチバックしてタングステン犠牲膜20の上面を露出する工程を備えている。図6aは、研磨直後における層間絶縁膜11の、下部電極8cの上面から測定した膜厚d1、エッチバック後における層間絶縁膜11の、下部電極8cの上面から測定した膜厚d2、およびタングステン犠牲膜20の膜厚t0の、セルアレイ領域内分布を示す図である。また図6bは、膜厚d1、d2、t0を説明するための補助断面図である。ここでセルアレイ領域とは少なくとも個々のメモリセルが互いに接触して隣接する状態でマトリックス状に配列された領域とする。従ってFeRAMのような半導体記憶装置のチップ上で、全体としてのセルアレイがプレート駆動回路やセンスアンプ等の周辺回路配置領域によっていくつかに分割されている場合は、分割された一群のメモリセル配列もセルアレイ領域と考えることができる。この定義は後に示す図7および図8に対しても同じである。図6aはこのようなセルアレイの行または列方向における一方の端部から他方の端部に至る間の各膜厚分布を示す。図6aによれば、層間絶縁膜11のCMP法による研磨は、セルアレイ領域中央部から中間部、周辺部へ向かってより早く進む、すなわち研磨速度がセルアレイ領域の中央部より周辺部で大きくなるという特性を持つ。この理由で層間絶縁膜11はCMP後、タングステン犠牲膜20の表面が露出するまでには至らないが、中央部から周辺部に向かって単調に薄くなるd1曲線。一方、エッチバック工程における層間絶縁膜11のエッチング速度均一性はCMP工程よりかなり高いので図6aのd2曲線に示すとおりエッチバック後もCMPによる膜厚分布d1曲線を反映する。実例としてセルアレイ領域の中央部と端部との膜厚差は例えば80nmである。タングステン犠牲膜20はシリコン酸化膜系の層間絶縁膜11等のエッチバック工程ではほとんどエッチングされないのでほぼ一定の膜厚t0を保っている。本発明による製造方法は第2に、図2cに示すタングステン犠牲膜20の形成工程、図3c~図4aに示す、タングステン膜のような金属膜22の形成工程、および金属膜22をCMPによりタングステン犠牲膜20の表面と層間絶縁膜11の表面を露出させる工程を備えている。図7aは、タングステン膜22のCMP直後における層間絶縁膜11の、下部電極8cの上面から測定した膜厚d3、およびタングステン犠牲膜20の膜厚t1の、セルアレイ領域内分布を示している。比較のために図6aに示したエッチバック直後における層間絶縁膜11の膜厚d2およびタングステン犠牲膜20の膜厚t0のセルアレイ領域内分布も表示している。また図7bは、膜厚d2、d3、t0、t1を説明するための補助断面図である。ここでタングステン犠牲膜20はアレイ状に配列されたメモリセルの下部電極8c毎に設けられているので、セルアレイ領域では密集して存在する。層間絶縁膜11の表面とこのように密集したタングステン犠牲膜20の表面とがタングステン膜22のCMPにより露出した場合、このCMPが金属膜タングステン膜を優先的に研磨するような条件に設定されているにも係らず、層間絶縁膜11もタングステン犠牲膜20と同程度に高速に研磨されてしまういわゆるエロージョンという現象が起こる。エロージョンは、タングステン犠牲膜20の密集領域の中央部、すなわちセルアレイ領域の中央部で顕著になるため、CMPの結果セルアレイ領域の中央部が窪むという特性を有する。このエロージョンは、まずタングステン犠牲膜20が研磨で消耗されていき、それに伴ってCMP装置の研磨パッドから印加される圧力がタングステン犠牲膜20周辺の層間絶縁膜11へ局所的に集中するために起こると考えられる。エロージョンは研磨工程の初期から層間絶縁膜11の表面とタングステン犠牲膜20の表面が両方露出している場合にも起こさせることができる。しかしながら、実施形態の図3c~図4aの工程のように予めタングステン膜22を堆積した表面からCMPを行うと、より効率的にエロージョンを起こさせることができる。そこで図7aを参照すると、タングステン膜22のCMPを行うことによりタングステン犠牲膜20の膜厚がt0からt1に減少する。この時CMPの基本特性によってセルアレイ領域の周辺部では端部に向かって膜厚が減少する。これに対して中間部から中央部ではエロージョンによって中央部に向かって膜厚が減少するのでt1曲線となる。一方、層間絶縁膜11の膜厚もd2からd3に減少するが、層間絶縁膜11の場合エロージョンの効果が顕著であるため、膜厚の減少量はセルアレイ領域全域に渡って中央部へ向かって単調に大きくなる。層間絶縁膜11に対するこの研磨特性によって、タングステン膜22のCMP前にd2曲線であった層間絶縁膜11の不均一分布が相殺され、セルアレイ領域全域に渡って均一化された膜厚分布d3曲線となる。実例としてd2曲線からd3曲線への膜厚変化量に基づけば、タングステン膜22に対するCMPのオーバー研摩量やセルアレイ領域面積に対する下部電極パターン面積率などに左右されるが、例えば層間絶縁膜11の研磨量はセルアレイ領域端部でほぼ0nm、中央部で80nmである。一方d2曲線におけるセルアレイ中央部と端部との膜厚差は例えば80nmである。従ってセルアレイ領域中央部と端部では、タングステン膜22のCMPにより、層間絶縁膜11の膜厚不均一性は完全に相殺される。また中間部では膜厚不均一性は部分的に相殺され、層間絶縁膜11の膜厚は端部または中央部より20nm~40nm程度厚くなる程度に抑制される。本発明による製造方法は第3に、図4bおよび図4cに示すように、タングステン犠牲膜20を除去した後、強誘電体を構成する金属を含む液状材料膜を塗布して容量絶縁膜9を形成する工程を備える。図8aは、図4の工程において上記液体材料膜の塗布およびその後の仮焼結等の熱処理を経て形成された、本発明による容量絶縁膜9の膜厚u1の、セルアレイ領域内分布を示す図である。また、図8bは本発明による製造方法で形成した容量絶縁膜部における容量絶縁膜9に関する膜厚u1、s1、前出のd3を説明するための補助断面図、図8cは従来の方法で形成した容量絶縁膜部に関する膜厚u2、s2を説明するための補助断面図である。図8aには特許文献1に記載されているような従来の方法で作製された容量絶縁膜の膜厚u2分布も示している。本発明によればタングステン犠牲膜20の除去後、下部電極8c上の部分はリセスとなり図4b参照、その深さは図8bと図7b断面図との比較から分かるように下部電極8cの上面から測定した層間絶縁膜11の厚さd3に等しい。従って下部電極8c上の容量絶縁膜9の厚さu1はd3と層間絶縁膜11の上面上に形成された当該容量絶縁膜9の膜厚s1との和u1=d3s1である。下部電極8c上に生じたリセスの面積はセルアレイ領域内における下部電極8c間の部分の面積より小さいことにより、容量絶縁膜9を形成するための液状材料を塗布してもリセス内へ流動量は小さく、塗布膜の平均膜厚変動は少ない。その結果、膜厚s1はセルアレイ領域全体に渡ってほぼ均一である。具体的に例えばd3<100nm、s1=約50nmを膜厚の目標とする時、液状材料はその塗布条件を最適化することで表面をほぼ水平に保って塗布される。こうして容量絶縁膜9のセルアレイ領域内の膜厚分布は、図8aのu1曲線のように、層間絶縁膜11が図4aに示す工程によって均一化された膜厚分布図7aのd3曲線参照を反映する。これに対して従来の製造方法においては、下部電極33が層間絶縁膜34から突出し図8cを参照、層間絶縁膜34が面積の広い下部電極33間領域でリセス領域Rを形成する。この状態では、最初に述べたように下部電極33上に塗布された容量絶縁膜形成用の溶液が下部電極33表面から層間絶縁膜の面積の広いリセス領域Rへ流動するので、下部電極33上の塗布膜の膜厚u2は下部電極33周囲のリセス領域Rの深さに大きく影響される。従来の製造方法では、先に述べたようにリセス深さのセルアレイ領域内での大きな不均一性が解消されず、例えばセルアレイの中央部で浅く、周辺部で深いという分布が残ったままである。これが原因で下部電極33上に形成される容量絶縁膜35の膜厚u2は図8aのグラフに示すようにu2曲線、セルアレイの中央部で厚く周辺部で薄くなり、その変動幅は本発明による容量絶縁膜9の膜厚変動幅よりかなり大きい。次に図11に示したように、従来の製造方法で形成される容量絶縁膜強誘電体膜35は下部電極33の周辺部に向かって膜厚が減少し、下部電極33の端部で特に薄い。これに対して本発明によれば容量絶縁膜形成用の液状材料が下部電極8c上のリセス内に溜まるように塗布されるので、下部電極8cの周辺部および端部上で容量絶縁膜9が薄くなることがない。図9は本発明に基づく製造方法により形成された容量絶縁膜と従来の方法で形成された容量絶縁膜の、下部電極上面内膜厚分布を示す図であり、上に述べた膜厚の特性を明確に示している。結論として本発明に基づく製造方法によれば、強誘電体キャパシタ容量絶縁膜のセルアレイ領域内および下部電極内膜厚変動幅を小さくでき、膜厚バラツキを抑制することができる。さらに本発明による製造方法は次のような利点も有する。図8bに示すように本発明による容量絶縁膜の膜厚u1はu1=d3s1である。一方従来の製造方法によれば、容量絶縁膜形成用液状材料の塗布時に、液状材料が下部電極上から下部電極間のリセスへ流れやすいことから、容量絶縁膜の下部電極上の膜厚u2と層間絶縁膜のリセス上の膜厚s2にはu2<s2の関係がある。半導体記憶装置の製造においては下部電極上に形成すべき容量絶縁膜の目標膜厚は同一であるべきなのでu1=u2である。すると、d3s1<s2、すなわち、s1<s2となり、本発明では容量絶縁膜の膜厚を層間絶縁膜上においてかなり薄くすることができる。ところで図5aの工程では容量絶縁膜9を残して上部電極膜10a図4c参照のみをエッチングして上部電極10を形成することも可能である。しかしその場合、容量絶縁膜が図5bの工程でホール24を開口するエッチングをストップさせてしまう原因となる。また半導体記憶装置の周辺回路ロジック回路など形成領域でも、例えば周辺回路用配線と半導体基板間のコンタクトホール開口時等に同様な問題が発生する。こうした理由で容量絶縁膜9は図5aの工程に示すように選択的にエッチングされることが望ましい。この時容量絶縁膜9の膜厚s1が小さいと容量絶縁膜9のオーバーエッチング量が小さくて済むので、異方性ドライエッチングのマスクとしてより薄いレジストパターン23を用いることが可能である。この場合、微細寸法のレジストパターン形成ができるので、微細化された半導体記憶装置の製造のためには有利である。以上の通り本発明の半導体記憶装置およびその製造方法に係る実施形態について述べたが、これに限ることなく種々の変更が可能である。本発明の実施形態に係る半導体記憶装置の製造工程では図3a、bのように、CMP法で層間絶縁膜11を研磨して平坦化すると共にタングステン犠牲膜20の表面上にある程度の層間絶縁膜11を残留させた後、エッチバックを実施してタングステン犠牲膜20の表面を露出させた。これに代えて、層間絶縁膜11の堆積後図2d、CMP法で層間絶縁膜11を研磨すると共にタングステン犠牲膜20の表面を直接露出させるように変更することができる。また上記実施形態に係る製造方法において、図3cに示すタングステン膜22の堆積工程を省略することも可能である。この場合、層間絶縁膜11の上面およびタングステン犠牲膜20の上面が同時に露出した状態の表面を、タングステンのような金属を効率的に研磨する条件に調整されたCMPで追加研磨この時、タングステン犠牲膜20が消失しないように研磨する。した後、図4b以降の工程に進むように変更することができる。このような2種類の修正工程のいずれかは、最初の実施形態に係る製造方法に単独で組み込むこともできるし、また2種類同時に組み込むこともできる。また、本発明に係る実施形態では図3cの工程において、タングステン犠牲膜20に対してそれと同一材料からなるタングステン膜22を用いた。しかしタングステン以外の金属としてMo、Ta、Ti等の高融点金属も採用することができる。タングステン犠牲膜20とタングステン膜22のように同一材料の組み合わせが、図4aにおけるCMP中にエロージョンを発生させるために好適であるが、エロージョンを発生させることができるならば異種金属材料の組み合わせを用いても良い。