"少なくとも直列接続される整流素子と可変抵抗素子とを有するメモリセルが配置されるメモリセルアレイと、前記メモリセルに電気的に接続される第1側の第1偶数,第1奇数ビット線と第2側の第2偶数,第2奇数ビット線とを備える周辺回路と、前記周辺回路を介して前記メモリセルのセンスを行うセンスアンプと、前記メモリセルアレイと前記センスアンプの動作の制御を行う制御回路とを具備し、前記制御回路は、選択メモリセルに接続される前記第1側の第1偶数または第1奇数ビット線に、物理的に隣接する非選択の第2側の第2偶数および第2奇数ビット線のチャージシェアリングにより、選択ビット線である前記第1側の第1偶数または第1奇数ビット線電位を上昇させる半導体装置。前記センスアンプは、前記第1側の第1偶数または第1奇数ビット線に対して1つ配置され、前記センスアンプは、前記第2側の第2偶数または第2奇数ビット線に対して1つ配置され、前記周辺回路は、前記メモリセルアレイのカラム方向のアドレスをデコードするカラムデコーダと、前記カラムデコーダからの選択信号を受けて、対応するセンスデータを、前記センスアンプに切り替えて選択する選択回路とを備える請求項1に記載の半導体装置。前記センスアンプは、反転入力端子が前記メモリセルアレイに電気的に接続される差動増幅器と、電流経路の一端が第1電源電圧に接続され、制御端子が前記差動増幅器の出力に接続される第1導電型の第1トランジスタとを備え、前記差動増幅器の出力信号の電位反転により、前記第1トランジスタの電流経路が導通し、前記第1電源電圧に前記選択ビット線の電荷を放電させる請求項2に記載の半導体装置。前記制御回路は、前記選択ビット線に、オフセット電圧を与えるように更に制御し、前記制御回路が前記オフセット電圧を与えるタイミングは、前記データの書き換え動作の最初であるか、またはその途中である請求項3に記載の半導体装置。前記制御回路は、更に前記非選択ビット線の充電タイミングをずらして、前記2本の非選択ビット線を独立に制御し、前記制御回路は、更に前記非選択ビット線の放電タイミングをずらして、前記2本の非選択ビット線を独立に制御する請求項4に記載の半導体装置。センス動作を高速化でき、誤リセットを防止できる半導体装置を提供する。実施形態によれば、一態様に係る半導体装置は、少なくとも直列接続される整流素子と可変抵抗素子とを有するメモリセルが配置されるメモリセルアレイと、前記メモリセルに電気的に接続される第1側の第1偶数,第1奇数ビット線と第2側の第2偶数,第2奇数ビット線とを備える周辺回路と、前記周辺回路を介して前記メモリセルのセンスを行うセンスアンプと、前記メモリセルアレイと前記センスアンプの動作の制御を行う制御回路とを具備し、前記制御回路は、選択メモリセルに接続される前記第1側の第1偶数または第1奇数ビット線に、物理的に隣接する非選択の第2側の第2偶数および第2奇数ビット線のチャージシェアリングにより、選択ビット線である前記第1側の第1偶数または第1奇数ビット線電位を上昇させる。<作用効果>第2の実施形態によれば、少なくとも下記1乃至3の効果が得られる。さらに、本例では、制御回路17が、ステップアップ書き込みの途中で、選択ビット線BLroにオフセット電圧Voffsetを与える制御を行う時刻t6点で、上記第1の実施形態と相違する。このように、選択ビット線BLroにオフセット電圧Voffsetを与える制御を行うことで、書き込み時間を低減でき、高速動作化できる点で有利である。また、必要に応じて、本例を適応することが可能である。[第3の実施形態非選択ビット線を独立して制御する一例]次に、図10を用い、第3の実施形態に係る半導体記憶装置およびその制御方法について説明する。この実施形態は、選択ビット線に隣接する非選択のビット線を独立して制御する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<Sensingoperation>図10のタイミングチャートに沿って、第3の実施形態に係るSensingoperationについて説明する。ここでは、上記と同様に、上記図6A、図6Bに示した選択関係を一例に挙げる。そのため、図中のaは非選択のLeftside側から駆動されるビット線BLle,BLloであり、bは選択ビット線でRightside側から駆動されるodd側の選択ビット線BLroであり、cは選択sideであるLeftsideから駆動される非選択ビット線BLreである。図中a-1,a-2に示すように、第3の実施形態では、選択ビット線BLroに隣接する2本の非選択ビット線BLle,BLloを独立に制御する点で、第1の実施形態と相違する。例えば、時刻t1の際、一方の非選択ビット線BLlen1を昇圧させ、カップリング効果により、選択ビット線BLroを昇圧boostさせる。続いて、時刻t2の際、他方の非選択ビット線BLlon1を昇圧させ、カップリング効果により、選択ビット線BLroをさらに昇圧boostさせる。以後、同様の制御動作を行う。<作用効果>第3の実施形態によれば、少なくとも下記1乃至3の効果が得られる。さらに、本例では、制御回路17が、2本の非選択ビット線BLle,BLloの充電または放電のタイミングをずらすように、2本の非選択ビット線BLle,BLloを独立して制御する点で、上記第1の実施形態と相違する。ここで、可変抵抗素子VRの抵抗変化材料によっては、書き込み動作で重要なのは、瞬間的な高電界である場合がある。この場合、本例のように、2本の非選択ビット線BLle,BLloの充電タイミングをずらすように、2本の非選択ビット線BLle,BLloを独立に制御することで、選択ビット線BLoに瞬間的に、高電界を印加することが可能となる。この場合、ずらした時間Toffsetに最適な値を設定することにより、電界が最大になった時点で、片方の非選択ビット線BLreの電圧の放電を開始することが可能となる。そのため、選択BLroの放電を状態変化検知より先に開始でき、より高速化に放電dischargeを行える点で更に有利である。尚、本例では、セット動作について説明しているが、状態変化後、早急にビット電圧を抜く必要があることは、リセット動作や、フォーミング動作でも同様であるため、これらの動作への適応も有効である。さらに、ワード線WL側から電圧を印加する場合にも同様に有効である。[第4の実施形態バリエーション]次に、図11を用い、第4の実施形態に係る半導体記憶装置およびその制御方法について説明する。この実施形態は、上記実施形態の制御のバリエーションの一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<Sensingoperation>図11のタイミングチャートに沿って、第4の実施形態に係るSensingoperationについて説明する。ここでは、上記と同様に、上記図6A、図6Bに示した選択関係を一例に挙げる。そのため、図中のaは非選択のLeftside側から駆動されるビット線BLle,BLloであり、bは選択ビット線でRightside側から駆動されるodd側の選択ビット線BLroであり、cは選択sideであるLeftsideから駆動される非選択ビット線BLreである。図示するように、本例では、時刻t1の際に、選択ビット線BLroに対して、オフセット電圧としての初期電圧Voffset1を与える。この時刻t1の際、一方の非選択ビット線BLleを昇圧させ、カップリング効果により、選択ビット線BLroを昇圧boostさせる。続いて、時刻t2の際、他方の非選択ビット線BLloを昇圧させ、カップリング効果により、選択ビット線BLroをさらに昇圧boostさせる。以後、同様の制御動作を行う。<作用効果>第4の実施形態によれば、少なくとも下記1乃至3の効果が得られる。本例によれば、選択BLroを第3の実施形態の場合よりもより高いレベルにすることが可能となる点で有利である。このように、必要に応じて、本例のようなバリエーションを適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。MA...メモリセルアレイ、13...センスアンプ、BLre...Rightsideの偶数ビット線、BLro...Rightsideの奇数ビット線、BLle...Leftsideの偶数ビット線、BLlo...Leftsideの奇数ビット線。以下、添付した図面を参照して実施形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリReRAM:ResistanceRandomAccessMemoryを一例として説明する。しかし、この構成はあくまでも一例であって、これに限定されるものでないことは言うまでもない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1の実施形態]<1.構成例>1-1.全体構成例まず、図1を用い、第1の実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、本例に係る半導体記憶装置は、メモリブロック20、アドレスバッファ14-1、コマンドバッファ14-2、ヒューズ用レジスタ15、パワーオンリセット回路16、制御回路17、電圧生成回路18、および入出力バッファ19を備える。メモリブロックMemoryBlock20は、メモリセルアレイMemoryCellArrayMA、ロウデコーダRowDec11、カラムデコーダColDec12、およびセンスアンプSA13を備える。メモリセルアレイMAは、複数のビット線およびビット線の交差位置にマトリクス状にそれぞれ配置される複数のメモリセルをそれぞれ有する。また、メモリセルアレイ10は、後述するように半導体基板の基板面垂直方向に、複数積層される三次元構造である。ロウデコーダ11は、ロウ方向WL線方向のアドレスをデコードする。ロウデコーダ11は、ワード線を駆動する駆動回路を備える図示せず。カラムデコーダ12は、カラム方向BL線方向のアドレスをデコードする。カラムデコーダ12は、ビット線を駆動する駆動回路を備える図示せず。本例では、カラムデコーダ12は、ここでは図示しないが、メモリセルアレイMAの上側Upperおよび下側Lowerにそれぞれ配置されても良い。センスアンプSA13は、カラムデコーダ12およびビット線に電気的に接続され、メモリセルのデータを読み出す。センスアンプ13の構成の詳細については、後述する。アドレスバッファ14-1は、ロウデコーダ11およびカラムデコーダ12に電気的に接続され、ロウアドレスおよびカラムアドレスを保持する。コマンドバッファ14-2は、制御回路17に電気的に接続され、制御コマンドを保持する。ヒューズFuse用レジスタ15は、入出力バッファ19にデータバス線等を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。パワーオンリセット回路16は、この半導体記憶装置のパワーオンを検知してリセット信号を制御回路17に出力する。電圧生成回路18は、ロウデコーダ11、カラムデコーダ12、センスアンプ13に電気的に接続され、制御回路19の制御に従ってこれらの回路に必要な電圧を供給する。入出力バッファ19は、センスアンプ13およびヒューズ用レジスタ15にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータData、アドレスAddress、コマンドCommandを保持する。制御回路17は、上記回路を制御する。例えば、制御回路17は、上記回路を制御し、後述するSetResetReadandSensingoperation等を行う。1-2.メモリブロックの構成例次に、図2を用い、図1中のメモリブロック20の3D構成例について説明する。図示すように、第1の実施形態に係るメモリブロック20は、グローバルバス等の配線が形成される配線領域23、ビット線コンタクト領域24、及びワード線コンタクト領域25上に積層される複数層この例では、4層のメモリセルアレイMA0~MA3を備える。半導体基板21には、配線領域23が設けられる。配線領域23には、メモリブロック20に書き込み/読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。この配線領域23には、後述するように、カラムデコーダ12や、センスアンプ13、ロウデコーダ11等が配置されていても良い。積層された各メモリセルアレイMAのワード線WL及びビット線BLと、半導体基板21上に形成された配線領域23とを接続するために、メモリブロック20の側面に垂直配線ビアコンタクトが必要になる。配線領域3の四辺には、ビット線コンタクト領域24及びワード線コンタクト領域25が設けられている。ビット線コンタクト領域24及びワード線コンタクト領域25には、ビット線BL及びワード線WLと制御回路等とを接続するためのビット線コンタクト26及びワード線コンタクト27が形成される。ワード線WLは、その一端がワード線コンタクト領域25に形成されたワード線コンタクト27を介して配線領域23に接続されている。ビット線BLは、その一端がビット線コンタクト領域24に形成されたビット線コンタクト26を介して配線領域23に接続される。図示する構成では、複数のメモリセルアレイMA0~MA3が半導体基板21に垂直な方向z方向に積層した1つのメモリブロック20について示している。しかしながら、更にこのような単位メモリブロック20が、ワード線WLの長手方向x方向及びビット線BLの長手方向y方向に複数個マトリクス状に配置されていても良い。本実施形態では、ワード線コンタクト領域25では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線WLが共通コンタクトを介して配線領域23に接続されている。また、ビット線コンタクト領域24では、各層のビット線BLが別々に用意された4列のコンタクトを介して配線領域23に接続されている。本実施形態では、ビット線BLは層毎に独立駆動され、ワード線WLは全ての層で共通に接続されているが、ワード線WLについても層毎に独立駆動するようにしても良い。また、ビット線BLを共通にして、ワード線WLを独立駆動するようにしても良い。更に、ビット線BL及びワード線WLの少なくとも一方を上下の層で共有するように構成することも可能である。1-3.メモリセルアレイの構成例次に、図3を用い、図2中のメモリセルアレイMAの回路構成例について説明する。図示するように、メモリセルアレイMAは、ビット線BLe,BLoの長手方向図2y方向、及びワード線WLの長手方向x方向にそれぞれ複数個の単位メモリセルMCが配置され、二次元マトリクス状に配列されている。このように、本例では、ビット線が、偶数番目evenのビット線BLeと、奇数番目oddのビット線BLoとに区別して識別される。この2本のビット線BLe,BLoに対して1つのセンスアンプ13が配置される。ワード線WLとビット線BLe,BLoとの交差位置に、整流素子、例えばダイオードDiと可変抵抗素子VRとが直列接続された抵抗変化型の単位メモリセルMCが配置される。尚、メモリセルMCを構成するダイオードDi及び可変抵抗素子VRの配置、極性も、図示のものに限定されない。可変抵抗素子VRは、例えば、電極/遷移金属酸化物/電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子VRとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるものPCRAM、金属陽イオンを析出させて電極間に架橋コンタクティングブリッジを形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるものCBRAM:ConductiveBridgingRAM、電圧あるいは電流印加により抵抗値が変化するものReRAM電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。等を用いることができる。例えば、ユニポーラ型のReRAMの場合、メモリセルMCに対するデータの書き込みは、可変抵抗素子VRに例えば3.5VダイオードDiの電圧降下分を含めると実際には4.5V程度の電圧、10nA程度の電流を10ns-100ns程度の時間印加することにより行う。これにより、可変抵抗素子VRが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作Setという。一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子VRに対し、0.8VダイオードDiの電圧降下分を含めると実際には1.8V程度の電圧、1μA-10μA程度の電流を500ns-2μs程度の時間印加することにより行う。これにより、可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作Resetという。メモリセルMCは、例えば高抵抗状態を安定状態リセット状態とし、2値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。メモリセルMCのリード動作は、可変抵抗素子VRに0.4VダイオードDiの電圧降下分を含めると実際には1.4V程度の電圧を与え、可変抵抗素子VRを介して流れる電流をセンスアンプ13にてモニターすることにより行う。これにより、可変抵抗素子VRが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、1つのメモリセルMCが2ビットのデータを保持可能な場合、センスアンプでは3通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。センス動作Sensingoperationの詳細については、後述する。1-4.周辺回路次に、図4を用い、メモリセルアレイMAの周辺回路の回路構成例について説明する。この周辺回路は、占有面積の低減のため、上記配線領域23に配置されることが望ましい。尚、ここでは、ビット線BLe,BLoに電気的に接続されるカラム方向の周辺回路を示すが、実際にはさらにワード線WLに電気的に接続されるロウ方向の周辺回路例えば、ロウデコーダ11等が配置される。図示するように、本例に係る周辺回路では、2本のevenoddのビット線BLe,BLoに対して1つのセンスアンプ13が配置され、両側駆動データ消去動作Resetは、選択された可変抵抗素子VRを電流パルスによりジュール加熱して、その可変抵抗素子VRにおける酸化還元反応を促進させることにより行う。例えば、図示するように、時間tresetの間、ワード線WLおよびビット線BLの間に消去電圧Vresetを与える。Readデータ読み出し動作Readは、例えば、電圧パルスを選択された可変抵抗素子VRに印加し、そのメモリセルの抵抗によって定まる電流をセンスアンプ13により、検出することにより行う。ここで、この電圧パルスは、可変抵抗素子VRを構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。そして、読み出し電圧を、ビット線BLから選択メモリセルに印加し、センスアンプS/Aによりそのときの電流値を測定することにより行う。例えば、図示するように、時間treadの間、読み出し電圧Vreadを、ビット線BLから選択メモリセル与えることにより行う。上記のように、本例では、時間tread<時間tset<時間treset、であって、書込み電圧Vset>消去電圧Vreset>読み出し電圧Vreadの関係にある。しかしながら、これには限られず、上記の関係は、必要に応じて、適宜変更することが可能である。2-2.Sensingoperation次に、図8のタイミングチャートに沿って、本例に係るSensingoperationについて説明する。ここでは、上記図6A、図6Bに示した選択関係を一例に挙げる。そのため、図中のaは非選択のLeftside側から駆動されるビット線BLle,BLloであり、bは選択ビット線でRightside側から駆動されるodd側の選択ビット線BLroであり、cは選択sideの非選択ビット線BLreである。2-2-1.a隣接ビット線BLle,BLloNeighborBL:非選択sideから駆動されるビット線まずは、選択ビット線BLroの両側に隣接する、非選択sideから駆動される非選択ビット線BLle,BLloNeighborBLに接続されるセンスアンプ回路SAの動作について説明する。セット動作開始時間t0の際、電源Vsupplyは、選択ビット線BLeの初期充電電圧であるVinitialとされる。続いて、時刻t1の際、信号PRECHARGErが期間T4の間、Lレベルとされ、後述するように選択ビット線BLroがVinitialに充電される。続いて、時刻t2の際、電源Vsupplyは、セット電圧Vsetとされる。この電圧Vsetは、それ単独ではセット動作に必要な電圧にするには不十分な大きさの電圧である。なお、選択メモリセルMCが既にセット状態になっていて、パルス印加する必要がない場合には、0VまたはVUB非選択ビット線電圧がノードDSAに印加される。続いて、時刻t3の際、PRECHARGE信号が、期間T1の間Lowレベルとなり、隣接カラムのセンスアンプSAのセンスノードSENSENODEがVsetに充電される。続いて、時刻t4の際、センスノードSENSENODEとノードnodeAとのチャージシェア信号CH1が、期間T2だけhighレベルとされ、センスノードSENSENODEとノードnodeAとの間でチャージシェアリングChargeshareが行われる。続いて、時刻t5の際、ノードnodeAとノードDSAとのチャージシェア信号CH2が、期間T3の間だけhighレベルとされ、ノードnodeAとノードDSAとの間でチャージシェアリングChargeshareが行われる。この際、a非選択sideから駆動されるビット線NeighborBLBLleBLloは、ビット線選択スイッチBLSがHレベルとなっていることから、ノードDSAと同様の電位まで上昇することになる。また、b選択ビット線SelectedBLBLroは、隣接ビット線BLleBLloの電位上昇によるカップリング効果Couplingにより、電位が上昇する。上記時刻t3~t5に説明したサイクルを、後述する選択カラムのセルの状態変化検知信号completeがhighレベルになるまで繰り返す。このサイクルを繰り返すうちに、非選択side駆動のビット線BLleBLloの電位は、チャージシェアリングによって、floating状態を保持したまま最大Vsetまで上昇させることができる。2-2-2.b選択ビット線BLroSelectedBL:選択側次に、選択BLoに接続されるセンスアンプ回路SAの動作について説明する。まず、時刻t1の際、PRECHARGE信号が、期間T4の間Lowレベルになる。この際、電源Vsupplyは、初期電圧Vinitialになっているため、選択カラムのセンスアンプSAのセンスノードSENSENODEが初期電圧Vinitialに充電される。また、時刻t1で、信号CH1CH2がともにhighレベルになるため、センスノードSENSENODEを介して、選択BLroも初期電圧Vinitialに充電される。続いて、PRECHARGE信号がhighレベルに戻った後には、BLDSAnodeASENSENODEは、全て同電位でfloating状態になり、書き込みが終了するまでfloating状態を保持する。続いて、この後は、先述したa非選択の隣接ビット線BLle,BLloによるチャージシェアリングChargeshareによるカップリング効果Couplingを繰り返すことにより、選択ビット線BLroの電位を上昇させる。続いて、時刻t15の際、選択メモリセルMCが、高抵抗状態から低抵抗状態へ状態変化したとすると、選択メモリセルMCを介して電流が流れ、BLDSAnodeASENSENODEの電荷が下がる。続いて、時刻t16の際、選択センスアンプSAのSENSENODEの電位の低下を、センスアンプSA中の差動増幅器AMP0が検知すると、出力completeがhighに反転する。ここで、実際の状態変化が起こった時刻t15から検知するまでの時刻t16にはタイムラグがあるが、この時間が短ければ短いほど、セット完了したメモリセルが再びリセットされてしまう誤リセットsetafter誤resetを防止する観点から好ましい。ここで、setafter誤resetとは、下記のようなものである。setの際には、メモリセルMCにセット電圧が印加された状態で、セルが高抵抗状態から低抵抗状態に状態変化するため、セルに電流が流れる。この電流が一定量を超えると、セルを通過した電流によるジュール熱で、低抵抗状態から高抵抗状態へ再度状態変化が起こってしまう。このsetafter誤resetを防止するためには、set電圧を下げること、ビット線の寄生容量を小さくすること、または状態変化を検知後に出来るだけ早くビット線の電位を放電することによってセルを通過する電荷量を減らすことが望ましい。時刻t16の際、検知信号completeの電位反転により、選択カラムのセンスアンプSAのSENSENODEとその両隣接カラムのセンスアンプSAのSENSENODEを、放電するためのNMOSトランジスタN52をオンさせる。また、両隣接カラムaのCH1CH2信号をhighレベルに制御することにより、BLDSAnodeASENSWNODEを同電位例えば、接地レベル又はダイオードの順方向電圧Vf~0.6V程度以下に放電する。この制御によって、選択BLroの電位を、直接に接地電源電圧VSSに放電するだけでなく、両隣接する非選択BLle,BLloの電位低下によるカップリングによって、選択BLoの放電スピードを高速化することができる点で有利である。さらに、この放電スピードが速まるほどセルを通過する電荷を減らすことができるため、セット完了したメモリセルが再びリセットされてしまう誤リセットsetafter誤resetのリスクを低減することが出来る点でも有効である。このように、本例によれば、セット完了したメモリセルが再びリセットされてしまう誤リセットの防止に有利である。例えば、複数のメモリMATが配置される大容量化されたメモリ構成の場合、周辺回路の配線長が長くなる傾向にあり、周辺回路の配線に発生する寄生容量が大きくなる。本例では、上記動作を行うことにより、このような寄生容量が大きい場合でも、誤動作を防止することができる点で、大容量化に対しても有利である。また、本例では、上記カップリングによる昇圧の前時刻t1に、選択ビット線BLroに対して、オフセット電圧として初期電圧Vinitial<Vsetを与える。そのため、メモリセルMCのデータ書き込み動作setの高速化に対しても有利である。なお、図8に示すように、この期間、選択sideの非選択ビット線BLreについては、信号BIASreによって、電圧VUBに固定される。<3.作用効果>上記第1の実施形態によれば、少なくとも下記1乃至3の効果が得られる。1センス動作を高速化でき、誤リセットを防止できる。本例に係る半導体記憶装置は、少なくとも直列接続される整流素子Diと可変抵抗素子VRとを有するメモリセルMCが配置されるメモリセルアレイMAと、メモリセルに電気的に接続される第1側の第1偶数,第1奇数ビット線BLle,BLloと第2側の第2偶数,第2奇数ビット線BLre,BLroとを備える周辺回路と、その周辺回路を介してメモリセルのセンスを行うセンスアンプ13SAと、上記メモリセルアレイMAとセンスアンプ13との動作の制御を行う制御回路17とを具備する。上記構成において、制御回路17は、選択メモリセルに接続される第1側の第1偶数または第1奇数ビット線本例では、Rightsideの奇数ビット線BLroに物理的に隣接する非選択の第2側の第2偶数および第2奇数ビット線本例では、LeftsideのBLre,BLroのチャージシェアリングChargeshareによるカップリング効果Couplingを繰り返すことにより、選択ビット線BLroの電位を上昇させる時刻t15。そのため、センス動作の高速化に対して有利である。さらに、放電の際においても、選択BLroの電位を、直接に接地電源電圧VSSに放電するだけでなく、両隣接する非選択のビット線BLle,BLloの電位低下によるチャージシェアリングによって、選択ビット線BLroの放電スピードを高速化することができる点で有利である。このように、この放電スピードが速まるほどセルを通過する電荷を減らすことができるため、セット完了したメモリセルが再びリセットされてしまう誤リセットsetafter誤resetのリスクを低減することが出来る点で有効である。2大容量化に対して有利である。例えば、複数のメモリMATが配置される等の大容量化されたメモリ構成の場合、周辺回路の配線長が長くなる傾向にあり、周辺回路の配線に発生する寄生容量が大きくなる。本例では、上記制御動作を行うことにより、このような寄生容量が大きい場合でも、誤動作を防止することができる点で、大容量化に対しても有利である。3データ書き込み動作setの高速化に対して有利である。また、本例では、上記カップリングによる昇圧の前時刻t1に、選択ビット線BLoに対して、オフセット電圧として初期電圧Vinitial<Vsetを与える。そのため、メモリセルMCのデータ書き込み動作setの高速化に対しても有利である。[第2の実施形態ステップアップの途中でオフセット電圧を与える一例]次に、図9を用い、第2の実施形態に係る半導体記憶装置およびその制御方法について説明する。この実施形態は、ステップアップ書き込みの途中でオフセット電圧Voffsetを与える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<Sensingoperation>図9のタイミングチャートに沿って、第2の実施形態に係るSensingoperationについて説明する。ここでは、上記と同様に、上記図6A、図6Bに示した選択関係を一例に挙げる。そのため、図中のaは非選択のLeftside側から駆動されるビット線BLle,BLloであり、bは選択ビット線でRightside側から駆動されるodd側の選択ビット線BLroであり、cは選択sideであるLeftsideから駆動される非選択ビット線BLreである。図示するように、本例では、時刻t0の際に、選択ビット線BLoに対して、オフセット電圧を印加せずに、上記と同様のステップアップ書き込みをスタートさせる。続いて、時刻t6の際、ステップアップ書き込みの途中で、選択ビット線BLroにオフセット電圧Voffsetを与える制御を行う点で、上記第1の実施形態と相違する。この際、NeighborBLBLleBLLoについては、カップリング効果を大きくするため0Vに放電しておく。続いて、時刻t7の際、選択ビット線BLroにオフセット電圧Voffsetを印加した状態で、同様に、neighborBLBLle,BLloの電圧をステップアップさせる。すると、選択ビット線BLroは、VoffsetCcoupling電圧まで、昇圧される。続いて、同様の動作を行い、第2の実施形態に係るSensingoperationを終了する。ここで、オフセット電圧Voffsetを与えるタイミングは、例えば、隣接ビット線BLle,BLloの電圧が、Vsafemax近傍に近づいた際であることが望ましい。ここで、Vsafemaxとは、メモリセルMCの状態に依存せず、ビット線に印加が許される電圧である。Vsafemax以上高い電圧が印加されると、ブレークダウンを起こし、メモリセルMCに誤書き込みが発生する可能性があるからである。尚、本例では、セット動作について説明しているが、状態変化後、早急にBL電圧を抜く必要があることは、リセット動作や、フォーミング動作等でも同様であるため、これらの動作への適応も有効である。さらに、ワード線WL側から電圧を印加する場合にも、同様に有効である。<作用効果>第2の実施形態によれば、少なくとも下記1乃至3の効果が得られる。さらに、本例では、制御回路17が、ステップアップ書き込みの途中で、選択ビット線BLroにオフセット電圧Voffsetを与える制御を行う時刻t6点で、上記第1の実施形態と相違する。このように、選択ビット線BLroにオフセット電圧Voffsetを与える制御を行うことで、書き込み時間を低減でき、高速動作化できる点で有利である。また、必要に応じて、本例を適応することが可能である。[第3の実施形態非選択ビット線を独立して制御する一例]次に、図10を用い、第3の実施形態に係る半導体記憶装置およびその制御方法について説明する。この実施形態は、選択ビット線に隣接する非選択のビット線を独立して制御する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<Sensingoperation>図10のタイミングチャートに沿って、第3の実施形態に係るSensingoperationについて説明する。ここでは、上記と同様に、上記図6A、図6Bに示した選択関係を一例に挙げる。そのため、図中のaは非選択のLeftside側から駆動されるビット線BLle,BLloであり、bは選択ビット線でRightside側から駆動されるodd側の選択ビット線BLroであり、cは選択sideであるLeftsideから駆動される非選択ビット線BLreである。図中a-1,a-2に示すように、第3の実施形態では、選択ビット線BLroに隣接する2本の非選択ビット線BLle,BLloを独立に制御する点で、第1の実施形態と相違する。例えば、時刻t1の際、一方の非選択ビット線BLlen1を昇圧させ、カップリング効果により、選択ビット線BLroを昇圧boostさせる。続いて、時刻t2の際、他方の非選択ビット線BLlon1を昇圧させ、カップリング効果により、選択ビット線BLroをさらに昇圧boostさせる。以後、同様の制御動作を行う。<作用効果>第3の実施形態によれば、少なくとも下記1乃至3の効果が得られる。さらに、本例では、制御回路17が、2本の非選択ビット線BLle,BLloの充電または放電のタイミングをずらすように、2本の非選択ビット線BLle,BLloを独立して制御する点で、上記第1の実施形態と相違する。ここで、可変抵抗素子VRの抵抗変化材料によっては、書き込み動作で重要なのは、瞬間的な高電界である場合がある。この場合、本例のように、2本の非選択ビット線BLle,BLloの充電タイミングをずらすように、2本の非選択ビット線BLle,BLloを独立に制御することで、選択ビット線BLoに瞬間的に、高電界を印加することが可能となる。この場合、ずらした時間Toffsetに最適な値を設定することにより、電界が最大になった時点で、片方の非選択ビット線BLreの電圧の放電を開始することが可能となる。そのため、選択BLroの放電を状態変化検知より先に開始でき、より高速化に放電dischargeを行える点で更に有利である。尚、本例では、セット動作について説明しているが、状態変化後、早急にビット電圧を抜く必要があることは、リセット動作や、フォーミング動作でも同様であるため、これらの動作への適応も有効である。さらに、ワード線WL側から電圧を印加する場合にも同様に有効である。[第4の実施形態バリエーション]次に、図11を用い、第4の実施形態に係る半導体記憶装置およびその制御方法について説明する。この実施形態は、上記実施形態の制御のバリエーションの一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<Sensingoperation>図11のタイミングチャートに沿って、第4の実施形態に係るSensingoperationについて説明する。ここでは、上記と同様に、上記図6A、図6Bに示した選択関係を一例に挙げる。そのため、図中のaは非選択のLeftside側から駆動されるビット線BLle,BLloであり、bは選択ビット線でRightside側から駆動されるodd側の選択ビット線BLroであり、cは選択sideであるLeftsideから駆動される非選択ビット線BLreである。図示するように、本例では、時刻t1の際に、選択ビット線BLroに対して、オフセット電圧としての初期電圧Voffset1を与える。この時刻t1の際、一方の非選択ビット線BLleを昇圧させ、カップリング効果により、選択ビット線BLroを昇圧boostさせる。続いて、時刻t2の際、他方の非選択ビット線BLloを昇圧させ、カップリング効果により、選択ビット線BLroをさらに昇圧boostさせる。以後、同様の制御動作を行う。<作用効果>第4の実施形態によれば、少なくとも下記1乃至3の効果が得られる。本例によれば、選択BLroを第3の実施形態の場合よりもより高いレベルにすることが可能となる点で有利である。このように、必要に応じて、本例のようなバリエーションを適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"