ホストCPUと複数のカードに備えられるカードCPUとの間に設けられる外部バスを用いてデータの転送を行うデータ転送装置であって、前記カードに備えられる内部バスと前記外部バスとの間で前記データの転送を行うときに前記データを格納するバッファと、前記内部バスと前記バッファとの間または前記バッファと前記外部バスとの間で前記データの転送が終了した時点で、転送が終了したバスに前記データを転送した前記カードCPUまたは前記ホストCPUに対して次の処理を開始させる制御を行うデータ転送制御部と、を備えたことを特徴とするデータ転送装置。前記データ転送制御部は、前記バッファから転送されたデータの転送量を出力データ転送量として計測する出力データ転送量計測部と、転送されるデータの総量を予め設定した転送データ総量として、前記出力データ転送量が前記転送データ総量になったときに前記ホストCPUまたは前記カードCPUに割込みを発生させる出力割込み発生部と、前記バッファに格納されたデータの転送量を入力データ転送量として計測する入力データ転送量計測部と、前記入力データ転送量が前記転送データ総量になったときに前記ホストCPUまたは前記カードCPUに割込みを発生させる入力割込み発生部と、を備えていることを特徴とする請求項1記載のデータ転送装置。前記データ転送制御部は、前記バッファから転送されたデータに付されたエンドマークを検出する出力エンド検出部と、前記エンドマークが最後のデータであることを示しているときに前記ホストCPUまたは前記カードCPUに割込みを発生させる出力割込み発生部と、前記バッファに格納されたデータに付されたエンドマークを検出する入力エンド検出部と、前記エンドマークが最後のデータであることを示しているときに前記ホストCPUまたは前記カードCPUに割込みを発生させる入力割込み発生部と、を備えていることを特徴とする請求項1記載のデータ転送装置。ホストCPUと複数のカードに備えられるカードCPUとの間に設けられる外部バスを用いてデータの転送を行うときに、前記カードに備えられる内部バスと前記外部バスとの間で前記データの転送を行うときに前記データをバッファに格納し、前記内部バスと前記バッファとの間または前記バッファと前記外部バスとの間で前記データの転送が終了した時点で、転送が終了したバスに前記データを転送した前記カードCPUまたは前記ホストCPUに対して次の処理を開始させる制御を行うことを備えたことを特徴とするデータ転送方法。請求項1乃至3の何れか1項に記載のデータ転送装置を備えたことを特徴とする半導体試験装置。従って、転送開始要求2以降の動作は、外部バスデータ転送動作1が終了して、転送終了割込み1がホストCPU4に通知された後に行われる。つまり、次の測定を行うために発行される測定開始要求2は、前回の外部バスデータ転送動作1が終了して転送終了割込み1がホストCPU4に通知された後に初めて行われる。前述したように、内部バス121は外部バス8よりもバス速度が高速になっている。このため、内部バス121からデータバッファ141にデータが格納される速度内部バスデータ転送動作の速度は、データバッファ141から外部バス8にデータが転送される速度外部バスデータ転送動作の速度よりも速くなる。従って、図8の内部バスデータ転送動作1は外部バスデータ転送動作1よりも早期に終了する。このとき、カードCPU113、メモリ制御器116および測定制御器118は外部バスデータ転送動作1よりも先に動作を終了しているにもかかわらず、外部バスデータ転送動作1が終了して測定開始要求2が発行されなければ、次の動作に移ることができない。このために、カードCPU113、メモリ制御器116および測定制御器118は外部バスデータ転送動作1が終了するまで無駄な時間を待機していることになる。従って、データ転送の処理速度が低下する。特に、図6に示したような半導体試験装置1の場合には、DUT2の試験を高速に行うことが要求されている。このために、DUT2の試験を行って、その測定結果を高速にホストメモリ5に転送するデータ転送を実現することが要求される。そこで、本発明は、ホストCPUと複数のカードに備えられるカードCPUとの間を接続する外部バスを用いてホストCPUとカードCPUとの間でデータの転送を行うときに、転送速度を高速化することを目的とする。以上の課題を解決するため、本発明のデータ転送装置は、ホストCPUと複数のカードに備えられるカードCPUとの間に設けられる外部バスを用いてデータの転送を行うデータ転送装置であって、前記カードに備えられる内部バスと前記外部バスとの間で前記データの転送を行うときに前記データを格納するバッファと、前記内部バスと前記バッファとの間または前記バッファと前記外部バスとの間で前記データの転送が終了した時点で、転送が終了したバスに前記データを転送した前記カードCPUまたは前記ホストCPUに対して次の処理を開始させる制御を行うデータ転送制御部と、を備えたことを特徴とする。このデータ転送装置によれば、内部バスまたは外部バスがバッファにデータを格納した時点で、カードCPUまたはホストCPUは次の動作に移行することができる。これにより、カードCPU或いはホストCPUは無駄な待機時間を生じることがなくなるため、高速なデータ転送を実現することができる。また、前記データ転送制御部は、前記バッファから転送されたデータの転送量を出力データ転送量として計測する出力データ転送量計測部と、転送されるデータの総量を予め設定した転送データ総量として、前記出力データ転送量が前記転送データ総量になったときに前記ホストCPUまたは前記カードCPUに割込みを発生させる出力割込み発生部と、前記バッファに格納されたデータの転送量を入力データ転送量として計測する入力データ転送量計測部と、前記入力データ転送量が前記転送データ総量になったときに前記ホストCPUまたは前記カードCPUに割込みを発生させる入力割込み発生部と、を備えていることを特徴とする。内部バスと外部バスとについて、転送が終了したか否かは、入力データ転送量或いは出力データ転送量を転送データ総量と比較することにより、認識することができる。これにより、無駄な待機時間がなくなり、高速なデータ転送を実現することができる。また、前記データ転送制御部は、前記バッファから転送されたデータに付されたエンドマークを検出する出力エンド検出部と、前記エンドマークが最後のデータであることを示しているときに前記ホストCPUまたは前記カードCPUに割込みを発生させる出力割込み発生部と、前記バッファに格納されたデータに付されたエンドマークを検出する入力エンド検出部と、前記エンドマークが最後のデータであることを示しているときに前記ホストCPUまたは前記カードCPUに割込みを発生させる入力割込み発生部と、を備えていることを特徴とする。転送が終了したか否かは、エンドマークを検出することによっても認識することができる。これにより、無駄な待機時間がなくなり、高速なデータ転送を実現することができる。また、本発明のデータ転送方法は、ホストCPUと複数のカードに備えられるカードCPUとの間に設けられる外部バスを用いてデータの転送を行うときに、前記カードに備えられる内部バスと前記外部バスとの間で前記データの転送を行うときに前記データをバッファに格納し、前記内部バスと前記バッファとの間または前記バッファと前記外部バスとの間で前記データの転送が終了した時点で、転送が終了したバスに前記データを転送した前記カードCPUまたは前記ホストCPUに対して次の処理を開始させる制御を行うことを備えたことを特徴とする。また、本発明の半導体試験装置は、前述の何れかのデータ転送装置を備えたことを特徴とする。データ転送装置としては、カードとしてピンエレクトロニクスカードを適用した半導体試験装置に適用することができる。本発明は、内部バスと外部バスとの間に設けたバッファに転送されるデータを格納し、ホストCPUまたはカードCPUはデータの転送を終了した時点で次の動作を開始することができる。このため、無駄な待機時間がなくなり、データ転送の高速化を実現することができる。以下、図面を参照して本発明の実施形態について説明する。本実施形態では、データ転送装置を半導体試験装置に適用している。ただし、半導体試験装置以外でも、ホストCPUと複数のカードに備えられるカードCPUとの間を接続する外部バスを用いてホストCPUとカードCPUとの間でデータの転送を行う装置であれば、任意の装置に本実施形態のデータ転送装置を適用することができる。半導体試験装置の全体構成については既に説明したが、図6を参照して改めて説明する。図6において、半導体試験装置1はDUT2とNNは2以上の整数個のカード33-1~3-NとホストCPU4とホストメモリ5とホストブリッジ6とホストバス7と外部バス8と割込み線9とを備えて構成している。DUTDeviceUnderTest2は被試験デバイスであり、試験測定の対象となる素子である。ここでは、各カード3に対して1つのDUT2が接続されているが、1つのカード3に1つのDUT2が接続されてもよいし、1つのカード3に複数のDUT2が接続されてもよい。カード3はピンエレクトロニクスカードであり、DUT2の試験を行う。カード3はN枚を設けており、外部バス8および割込み線9に接続される。ホストCPU4は各カード3を制御するCPUホスト制御部である。ホストメモリ5はホストCPU4が使用するメモリであり、ホストCPU4のプログラムやDUT2の試験結果測定結果を格納する。ホストブリッジ6はホストCPU4と外部バス8および割込み線9との間でデータの転送や出力といった動作を行うときに、その制御を行う。ホストバス7はホストCPU4とホストブリッジ6との間に設けたバスであり、ホストCPU4はホストバス7を介してホストブリッジ6を制御する。外部バス8はホストブリッジ6と各カード3との間を接続するバスである。この外部バス8を通じてホストCPU4は各カード3の制御を行う。割込み線9も同様にホストブリッジ6と各カード3との間を接続しており、ホストCPU4に対して、或いはカード3に対して割込み信号の入出力を行う。ここでは、各カード3を同じ構成としているが、異なる構成を有しているものでもよい。ただし、各カード3は図1の構成を有しているものとする。次に、図1を参照して、カード33-1の構成について説明する。カード3はバスブリッジ11と第1割込み制御器12とカードCPU13とワークメモリ14と第2割込み制御器15とメモリ制御器16と測定用メモリ17と測定制御器18とDAC19とADC20と内部バス21とを備えて構成している。バスブリッジ11は外部バス8と内部バス21との間でバスアクセスを行うときにハンドシェイクを行う。つまり、データの転送制御を行う。外部バス8と内部バス21とのプロトコルが異なる場合には、バスブリッジ11はプロトコルの変換やアドレスの変換を行う。第1割込み制御器12はバスブリッジ11またはカードCPU13からの割込み信号を入力して、割込み線9を介してホストCPU4に割込みを発行する。割込み線9は各カード3で例えばワイヤードオアで構成されており、1つのカード3の割込みが有効になる。このときには、ホストCPU4が何れのカード3からの割込みが所持しているかを各カード3に読みに行くことで、割込み要因を特定している。カードCPU13はカード3の制御を行うCPUカード制御部である。ワークメモリ14はカードCPU13が使用するメモリである。第2割込み制御部15はメモリ制御器16や測定制御器18からの割込み信号を入力して、カードCPU13に割込みを発行させる制御を行う。このために、割込み要因を保持し、そのクリアを行う。メモリ制御器16は測定用メモリ17を制御している。測定用メモリ17はDUT2の試験を行うための試験データおよび測定した結果の測定データを記憶する。従って、測定用メモリ17が記憶する試験データおよび測定データはメモリ制御器16により制御がされて読み書きされる。測定制御器18は測定用メモリ17に記憶されている試験データをDUT2に対して印加し、DUT2から出力される応答信号を測定データとして測定用メモリ17に記憶させるようにメモリ制御器16を制御する。DACデジタルアナログコンバータ18は測定制御器18により制御されて、試験データをデジタルデータからアナログデータに変換して、DUT2に印加する。ADCアナログデジタルコンバータ19はDUT2から出力された応答信号をデジタルデータの測定データに変換して、測定制御器18に出力する。内部バス21はカード3の内部に設けているバスである。カード3は1つの回路基板を構成しており、当該回路基板の中に設けられる高速なバスが内部バス21になる。内部バス21はバスブリッジ11の後述する内部バスインターフェイス36と接続され、またカードCPU13、ワークメモリ14、第2割込み制御器15、メモリ制御器16および測定制御器18と接続される。次に、バスブリッジ11について説明する。バスブリッジ11は第1データ転送制御器31と第2データ転送制御器32と第1アクセス制御器33と第2アクセス制御器34と外部バスインターフェイス図中では外部バスIF35と内部バスインターフェイス図中では内部バスIF36とを備えて構成している。第1データ転送制御器31と第2データ転送制御器32とは所謂DMADirectMemoryAccessコントローラとして機能する。第1データ転送制御器31は内部バス21に対してリード要求を行うことで、リードデータを取得するデータ転送制御部である。リードデータとしては、主に測定用メモリ17に記憶されているデータがあり、このデータを取得して、外部バス8を介してホストメモリ5に記憶させる。よって、取得されるデータとしてはDUT2の試験結果である測定データがある。第2データ転送制御器32は外部バス8に対してリード要求を行うことで、リードデータを取得する。リードデータとしては、主にホストメモリ5に記憶されているデータがあり、このデータを取得して、内部バス21を介して測定用メモリ17に記憶させる。よって、取得されるデータとしてはDUT2の試験を行う試験データがある。第1アクセス制御器33は外部バスインターフェイス35からライト要求やリード要求、リードデータを受け取り、内部バスインターフェイス36からライト要求やリード要求、リードデータを読み出してもらい、バス間の緩衝を行っている。第2アクセス制御器34は内部バスインターフェイス36からライト要求やリード要求、リードデータを受け取り、外部バスインターフェイス35からライト要求やリード要求、リードデータを読み出してもらう。次に、第1データ転送制御器31について説明する。第1データ転送制御器31はデータバッファ41とトリガ出力部42と転送制御シーケンサ43と転送設定部44と出力カウンタ45と出力比較器46とイネーブル出力部図中ではENB出力部47と出力割込み生成器48と入力カウンタ50と入力比較器51とイネーブル出力部図中ではENB出力部52と入力割込み生成器53とを備えて構成している。本実施形態では、この第1データ転送制御器31がデータ転送装置になるが、第2データ転送制御器32がデータ転送装置になることもある。データバッファ41は外部バスインターフェイス35と内部バスインターフェイス36との間でデータ転送を行うときに、転送されるデータを一時的に格納するバッファである。内部バスインターフェイス36から格納される側が入力側になり、外部バスインターフェイス35に転送される側が出力側になる。トリガ出力部42はホストCPU4により制御されており、データの転送開始を示すトリガ信号を出力する。転送制御シーケンサ43はトリガ出力部42からトリガ信号を入力した後に、データバッファ41の空き状況を監視して、データ転送の制御を行う。データバッファ41にデータが格納されていないときには、データが格納されるまで外部バスインターフェイス35に対してデータを出力しないように制御を行う。転送設定部44は転送元や転送先のアドレス等の設定を行っている。また、この転送設定部44にはカード3からホストCPU4に対して転送されるデータの総量が転送データ総量として設定されている。転送データ総量は転送されるデータの総量情報量であり、その単位はバイト単位であってもよいし、複数バイトから構成されるワード単位であってもよい。出力カウンタ45はデータバッファ41から外部バスインターフェイス35に出力されたデータ、つまりホストCPU4に転送されたデータのデータ量を出力データ転送量として計測する出力データ転送量計測部である。出力データ転送量はバイト単位であってもよいし、前述したようにワード単位であってもよい。出力比較器46は転送設定部44から転送データ総量と出力カウンタ45から出力データ転送量とを入力している。そして、転送データ総量と出力データ転送量との比較を行っている。出力データ転送量が転送データ総量に達した時点で、その旨を出力割込み生成器48に通知する。イネーブル出力部47はホストCPU4により制御がされており、出力比較器46からの通知を有効または無効にするイネーブル信号を出力している。出力割込み生成器48はイネーブル出力部47から出力されるイネーブル信号が有効であり、且つ出力データ転送量が転送データ総量に達した旨の通知を入力したときに、割込み線9を介してホストCPU4に対して割込みを発行する。入力カウンタ50は内部バスインターフェイス36からデータバッファ41に入力されたデータ、つまりカードCPU13から転送されたデータのデータ量を入力データ転送量として計測する入力データ転送量計測部である。入力データ転送量もバイト単位であってもよいし、前述したようにワード単位であってもよい。入力比較器51は転送設定部44が出力する転送データ総量と入力カウンタ50が出力する入力データ転送量とを入力している。そして、転送データ総量と入力データ転送量との比較を行っている。入力データ転送量が転送データ総量に達した時点で、その旨を入力割込み生成器53に通知する。イネーブル出力部52はホストCPU4により制御がされており、入力比較器51からの通知を有効または無効にするイネーブル信号を出力している。入力割込み生成器53はイネーブル出力部52から出力されるイネーブル信号が有効であり、且つ入力データ転送量が転送データ総量に達した旨の通知を入力したときに、第2割込み制御器15に対して割込みを発行する。以上が構成である。次に、図2のタイミングチャートを参照して、前述した構成の動作について説明する。なお、図2において、網掛けがされている部分は、本実施形態で改善を図った部分になる。まず、ホストCPU4がカード3に対して試験測定を開始する要求を出力する。DUT2の試験は1回だけを行うのではなく、複数回の試験を行う。ホストCPU4は各カード3に対してDUT2に対する全ての試験或いは一部の試験を行うように制御し、少なくとも複数回の試験を行うような要求を発行する。これが、図2に示す測定開始要求になり、この測定開始要求は複数回分を纏めて1回だけが出力される。ホストCPU4が発行する測定開始要求は、ホストブリッジ6、外部バス8、バスブリッジ11、内部バス21を介して、カードCPU13に通知される。カードCPU13はこの測定開始要求に基づいて、測定制御器18のレジスタ等を設定することにより、1番目の測定を行うための設定測定設定1を行う。カードCPU13は、測定設定1の動作が終了した後に、測定を開始する要求を測定開始要求1として測定制御器18に対して出力する。測定制御器18はこの測定開始要求1に基づいて、測定1を開始する。このために、メモリ制御器16を制御して、測定用メモリ17から試験データを読み出す。そして、読み出した試験データをDAC19に出力する。DAC19は試験データをアナログ信号に変換して、DUT2に対して印加する。DUT2は印加されたアナログ信号に基づいて動作を行い、応答信号を出力する。ADC20は応答信号をデジタル信号に変換して、測定データとして収集を行う。収集された測定データは、メモリ制御器16により測定用メモリ17に記憶される。これが、図2に示すデータ収集1になる。測定1の動作およびデータ収集1の動作は所定の時間について行われ、測定1およびデータ収集1が終了したときに、測定制御器18が第2割込み制御器15を制御して割込み測定終了割込み1を発行する。この測定終了割込み1はカードCPU13に対して出力される。カードCPU13は測定終了割込み1を第1割込み制御器12に出力し、第1割込み制御器12は割込み線9を介してホストCPU4に対して測定終了割込み1を発行する。ホストCPU4はこの測定終了割込み1を入力したときに、各カード3の第1割込み制御器12をリードして、カード3と要因の特定を行う。そして、割込みをクリアする処理を行う。これにより、ホストCPU4は測定が終了したことを検出する。そして、ホストCPU4は測定用メモリ17に記憶された測定データを転送させるための要求転送開始要求1を出力する。当該転送開始要求1は外部バス8を介してカード3の第1データ転送制御器31に入力される。このとき、転送開始要求1には、転送元のスタートアドレスおよび転送先のスタートアドレスが設定されている。且つ、転送開始要求1には転送設定部44に設定される転送データ総量およびトリガ出力部42に設定されるトリガ信号が含まれている。これにより、トリガ出力部42はトリガ信号を転送制御シーケンサ43に出力する。トリガ出力部42がトリガ信号を出力することで、転送制御シーケンサ43は内部バスインターフェイス36に対してリード要求を出力する。このリード要求に基づいて、測定用メモリ17に記憶されている測定データを内部バス21経由で内部バスインターフェイス36に転送させる。これが内部バスデータ転送動作1になる。転送された測定データはデータバッファ41に格納される。転送制御シーケンサ43はデータバッファ41に測定データが格納されたときに、データバッファ41から外部バス8経由でホストメモリ5に測定データを転送させる制御を行う。これが外部バスデータ転送動作1になる。外部バス8経由でデータバッファ41から転送された測定データはホストメモリ5に転送される。図2にも示したように、内部バスデータ転送動作1と外部バスデータ転送動作1とは並列的に行われる。つまり、データバッファ41に測定データが格納された時点で、順次データバッファ41から測定データを取り出して外部バス8に転送を行う。このときに、内部バスデータ転送動作1は外部バスデータ転送動作1よりも早期に終了する。カード3は回路基板であり、内部バス21は各カード3を接続する外部バス8よりも高速なことが一般的である。また、1つの外部バス8にN個のカード3が接続されており、バス権の取得に多くの時間を要する。よって、内部バス21は外部バス8よりも高速なバスになっており、このために内部バスデータ転送動作1は外部バスデータ転送動作1よりも早く終了する。転送制御シーケンサ43は入力カウンタ50に内部バス21からデータバッファ41に格納された入力データ転送量を計測させている。転送設定部44には転送データ総量が設定されており、入力比較器51は入力データ転送量が転送データ総量に達したか否かを検出している。そして、入力データ転送量が転送データ総量に達したときに、その旨を入力割込み生成器53に通知する。転送データ総量は1回の測定データの転送ごとに設定されており、入力データ転送量が転送データ総量に達したときは、測定1により測定されて測定用メモリ17に記憶された測定データのデータバッファ41への転送が終了したことになる。このときには、イネーブル出力部52は有効のイネーブル信号を出力しているため、入力割込み生成器53はデータバッファ41への転送が終了したことを示す割込み内部転送終了割込み1を発行する。この内部転送終了割込み1は第2割込み制御器15に入力される。第2割込み制御器15はカードCPU13に対して当該内部転送終了割込み2を出力する。この転送終了割込み2を受けて、カードCPU13は2番目の測定2の設定を開始する測定設定2。前述したように、ホストCPU4は最初に複数回の測定を行うように要求している。従って、カードCPU13は2回目の測定設定2を開始することができる。カードCPU13は測定設定2を測定制御器18に設定する。そして、測定制御器18に測定設定2を設定後に、測定制御器18に測定2を開始させる制御を行う。これにより、DAC19からDUT2に試験データが印加されて、応答信号が測定データとしてメモリ制御器16により収集されるデータ収集2。そして、収集された測定データが測定用メモリ17に記憶される。測定2およびデータ収集2が終了したときに、測定制御器18は測定終了割込み2を発生させる。この測定終了割込み2は第2割込み制御器15によりカードCPU13に対して出力され、カードCPU13は第1割込み制御器12から割込み線9を使用して、ホストCPU4に対して割込みを発行する。ホストCPU4は当該割込みに基づいて、2回目の測定が終了したことを認識する。従って、2回目の測定データの転送を要求する転送開始要求2を出力する。これにより、2回目に測定された測定データの転送が開始される。従って、内部バスデータ転送動作1が終了したときに、その旨の割込みを発生させて、次の測定2の準備が開始されて、実際に測定2が開始される。この測定2は外部バスデータ転送動作1を待たずに開始される。つまり、内部バス21を介して、測定用メモリ17からデータバッファ41に1回目の測定データの転送が終了した時点で、2回目の測定2を開始させている。前述したように、外部バス8は内部バス21よりも低速であり、バス権の取得に時間を要するため、内部バスデータ転送動作1に比べて外部バスデータ転送動作1は長くなる。図2では、内部バスデータ転送動作1が終了して、測定設定2が終了した時点でも未だ外部バスデータ転送動作1は終了していない。このとき、本実施形態では、内部バスデータ転送動作1が終了した時点で、即時に内部転送終了割込み1を発生させて、先行して測定設定2、測定2を行うことで、内部バス21の側が無駄な時間を待機することがなくなる。つまり、外部バスデータ転送動作1と2番目の測定設定2以降の動作とを並列的に行うことができる。従って、内部バス21を使用した動作は外部バス8を使用した動作とは独立に行うことができる。つまり、カードCPU13やメモリ制御器16、測定制御器18は外部バス8を使用した外部バスデータ転送動作にかかわらず、先行して次の動作に移行できる。これにより、カードCPU13やメモリ制御器16、測定制御器18等の内部バス21側の各部に無駄な待機時間を生じないようにしており、各内部バス転送データ転送動作を早期に終了させることができる。図3は本実施形態と従来例とを比較したタイミングチャートを示している。この図に示すように、本実施形態では内部バスデータ転送動作1が終了して、転送終了割込み1が発行された時点で測定設定2を開始しているが、従来例では外部バスデータ転送動作1が終了して、転送終了割込み1、測定開始要求2が生じた時点で初めて測定設定2が開始されている。従って、測定設定2が開始されるまでに大きなタイムラグ時間T1が生じている。この時間T1の分は従来例では無駄に待機する時間に相当し、この時間T1を短縮化して、先行して測定設定2を行うことで、データ転送の処理を高速化することができる。特に、このタイムラグは試験の回数ごとに増加していくため、全体としては大幅な高速化を図ることができる。図2に示すように、外部バスデータ転送動作1が終了すると、外部転送終了割込み1を発行する。外部バスデータ転送動作1によりホストメモリ5に測定データが転送されているため、ホストCPU4は転送された測定データをホストメモリ5に記憶させるホストメモリデータ処理1を行う。なお、図2では、ホストメモリデータ処理1を行っているときに測定終了割込み2を入力しているため、転送開始要求2はホストメモリデータ処理1の動作後に出力されることになる。以上の動作を複数回の測定の全てについて行う。カードCPU13は外部バスデータ転送動作1の終了を待つことなく、次の動作に移行することができる。このため、外部バス8を使用した転送動作と並行して、測定動作を行うことができる。これにより、無駄な待機時間をなくして、データ転送の処理を高速化できる。データ転送装置を半導体試験装置に適用した場合には、半導体試験装置の試験時間を高速化できる。例えば、DUT2の測定およびデータ収集にある程度の時間を要する場合には、測定、収集を先行して行うことで、時間を要する外部バス8経由の転送時間と大きくオーバラップさせることができるため、処理の高速化をより実現することができる。特に、データバッファ41に多くの測定データを格納することができる場合バッファの深さがある場合に、高速な内部バス21経由での測定データを順次格納することができることから、本実施形態の処理を行うことで処理の高速化の効果をより得ることができる。以上において、測定用メモリ17に記憶された測定データを内部バス21からデータバッファ41、外部バス8、そしてホストメモリ5に記憶させる場合について説明したが、データを転送する向きを逆方向としてもよい。つまり、ホストメモリ5に記憶されたデータを測定用メモリ17やワークメモリ14に転送して記憶させるようにしてもよい。これは、外部バス8が内部バス21よりも高速な場合に効果を生じる。この場合には、第1データ転送制御器31ではなく、第2データ転送制御器32を使用するつまり、第2データ転送制御器32がデータ転送装置になる。データを転送する向きは逆方向になるが、外部バスデータ転送動作が終了した時点で、外部バスデータ転送動作は次の動作例えば、計算動作に移行できる。これにより、低速な内部バス21の動作を待つことなく、高速な外部バス8の動作を先行して行うことができるため、全体の処理の高速化を実現することができる。また、カード3からホストCPU4への割込みは割込み線9を使用しているが、これに限定されず、バスライト動作を使用したメッセージ形式の割り込みでも実現することができる。つまり、外部バス8および内部バス21を使用して、所定のデータとして割込みを発生させるようにしてもよい。このために、バスブリッジ11は外部バス8に対しても内部バス21に対してもバスマスタの機能を備えている。また、外部バス8を使用した外部バスデータ転送動作および内部バス21を使用した内部バスデータ転送動作において、転送されるデータ測定データが所定時間送られてこない場合には、ハングアップの状態になる。このために、強制的に割込み転送終了割込みを発生させて、ハングアップを回避する機能を具備してもよい。また、図1の例では、出力カウンタ45および入力カウンタ50がデータ量を計測することで、転送データ総量に達したか否かを検出したが、転送されるデータにエンドマークを付することにより、転送を終了したか否かを検出するようにしてもよい。この変形例を図4および図5に示す。図4は第1データ転送制御器31を示している。本変形例ではバスブリッジを使用していない。つまり、第1データ転送制御器31の実装箇所はバスブリッジ以外でも任意の場所にしてもよい。これは、図1のようにデータの転送量を計測する場合も同様である。そして、図1で備えていた出力カウンタ45、出力比較器46、入力カウンタ50、入力比較器51は図4の変形例では備えられていない。一方、出力エンド検出器図中では出力END検出器61、入力エンド検出器図中では入力END検出器62を新たに備えている。図5に示すように、1回の測定につき測定用メモリ17から転送される測定データのそれぞれにエンドマークを1ビット付している。最後のデータ図5ではデータM:Mは自然数はエンドマークを1としており、それ以外のデータは0としている。これにより、最後のデータであるか否かを検出することができる。出力エンド検出器61ではデータバッファ41から外部バス8に転送される測定データのエンドマークを検出しており、エンドマークが1を検出したときに転送終了を認識する。入力エンド検出器62では内部バス21からデータバッファ41に格納されるデータのエンドマークを検出しており、エンドマークが1を検出したときに転送終了を認識する。図1の例では、データの転送量を計測することにより、データ転送の終了を認識していたが、本変形例のようにエンドマークを検出することによっても同様にデータ転送の終了を検出することができる。従って、データの転送終了を検出することができれば、任意の手法を採用することができる。