基板と、化合物半導体材料を有する少なくとも1つの内部層と、電流導通領域を含むデバイス層であり、窒化ガリウムを有するデバイス層と、前記デバイス層の上に形成された少なくとも1つのコンタクトと、前記内部層を介して前記コンタクトに電気的に接続された導電ウェルであり、少なくとも一方のバイアス極性において周囲材料から電気的にアイソレートされる導電ウェルと、を有するトランジスタデバイス。前記導電ウェルは、前記周囲材料と反対の極性のドーピングを有する、請求項1に記載のトランジスタデバイス。前記導電ウェルはドーピングを有し、前記周囲材料は実質的にアンドープである、請求項1に記載のトランジスタデバイス。前記少なくとも1つの内部層の前記化合物半導体材料は、窒化アルミニウムと、窒化アルミニウムガリウムと、窒化ガリウムとを有する、請求項1に記載のトランジスタデバイス。前記基板は、シリコンと、炭化シリコンと、サファイアと、窒化アルミニウムと、窒化ガリウムと、ガリウム砒素とのうちの少なくとも1つを有する、請求項1に記載のトランジスタデバイス。前記基板の上に形成された絶縁層と、該絶縁層の上に形成されたドープされた導電性材料と、を更に有する請求項1に記載のトランジスタデバイス。前記周囲材料はp型基板を有し、前記導電ウェルはn型材料を有する、請求項1に記載のトランジスタデバイス。前記周囲材料はn型基板を有し、前記導電ウェルはp型材料を有する、請求項1に記載のトランジスタデバイス。前記周囲材料は実質的に非導電性であり、前記導電ウェルは導電材料を有する、請求項1に記載のトランジスタデバイス。前記導電ウェルは、前記基板内に注入された導電材料を有する、請求項1に記載のトランジスタデバイス。前記導電ウェルは、前記基板の上方に形成された導電材料の層を有する、請求項1に記載のトランジスタデバイス。前記デバイス層の頂面から前記導電ウェルまで延在して前記コンタクトを前記導電ウェルに電気的に接続する導電ビア、を更に有する請求項1に記載のトランジスタデバイス。前記導電ビアはタングステン又は銅を有する、請求項12に記載のトランジスタデバイス。前記導電ビアはアルミニウム、シリコン又は金を有する、請求項12に記載のトランジスタデバイス。複数の導電ウェルを更に有する請求項12に記載のトランジスタデバイス。前記デバイス層の上に形成されたソースコンタクト及びドレインコンタクトと、前記デバイス層の上で前記ソースコンタクトと前記ドレインコンタクトとの間に形成されたゲート構造とを更に有し、前記複数の導電ウェルは1つのpinダイオードを形成し、それぞれの導電ウェルが前記ソースコンタクト及び前記ドレインコンタクトに電気的に接続されている、請求項15に記載のトランジスタデバイス。前記デバイス層の上に形成されたソースコンタクト及びドレインコンタクトと、前記デバイス層の上で前記ソースコンタクトと前記ドレインコンタクトとの間に形成されたゲート構造とを更に有し、前記複数の導電ウェルは、直列の複数のP-Nダイオードを形成し、それぞれの導電ウェルが前記ソースコンタクト、前記ドレインコンタクト及び前記ゲート構造のうちの1つに電気的に接続されている、請求項15に記載のトランジスタデバイス。前記直列の複数のP-Nダイオード内の1つおきのP-Nダイオードがトンネル接合を含む、請求項17に記載のトランジスタデバイス。前記複数の導電ウェルのうちの少なくとも1つは、導電ビアへのショットキー接続を有する、請求項15に記載のトランジスタデバイス。前記複数の導電ウェルのうちの少なくとも1つは、導電ビアへの接続にオーミック領域を有する、請求項15に記載のトランジスタデバイス。前記基板と前記導電ウェルとの間に形成された複数の導電層を更に有し、該複数の導電層は交互のドープ極性を有する、請求項1に記載のトランジスタデバイス。前記デバイス層内の第1の電流導通領域と、前記導電ウェル内の第2の電流導通領域と、を更に有する請求項1に記載のトランジスタデバイス。前記内部層を貫通して延在して前記第1の電流導通領域と前記第2の電流導通領域とを接続するチャネル接続、を更に有する請求項22に記載のトランジスタデバイス。前記チャネル接続は、タングステンと、窒化チタンを備えたアルミニウムと、シリコンと、のうちの少なくとも1つを有する、請求項23に記載のトランジスタデバイス。当該トランジスタデバイスは、複数のトランジスタデバイスを有する集積回路の一部である、請求項1に記載のトランジスタデバイス。前記複数のトランジスタデバイスの下のそれぞれの基板が、少なくとも一方の極性において電気的にアイソレートされる、請求項25に記載のトランジスタデバイス。前記集積回路は、前記複数のトランジスタデバイスに対する複数のそれぞれの電流導通領域を有し、該複数のそれぞれの電流導通領域は、アイソレーション構造によって相互にアイソレートされている、請求項25に記載のトランジスタデバイス。前記複数のトランジスタデバイスは第2のトランジスタデバイスを含み、該第2のトランジスタデバイスは、前記デバイス層の上に形成され、別の電流導通領域に電気的に接続されたコンタクトと、該第2のトランジスタデバイスの前記コンタクトに前記内部層を介して電気的に接続された第2の導電ウェルとを有する、請求項25に記載のトランジスタデバイス。前記アイソレーション構造は、電流導通層内に形成されて前記複数のそれぞれの電流導通領域を分離するダイオードを有する、請求項27に記載のトランジスタデバイス。前記ダイオードは、第1のドーピング極性を有する注入された導電領域と、第2のドーピング極性を有するトンネル領域とを有する、請求項29に記載のトランジスタデバイス。前記複数のトランジスタデバイスのうちの少なくとも2つが、共通のコンタクトを共有している、請求項25に記載のトランジスタデバイス。ソースコンタクト、ドレインコンタクト、及び金属酸化膜半導体ゲート構造を更に有し、前記金属酸化膜半導体ゲート構造は、電子を蓄積するバックチャネル領域の上方に位置する、請求項1に記載のトランジスタデバイス。前記内部層を介して前記導電ウェルに電気的に接続されたソースコンタクトと、前記内部層を介して第2の導電ウェルに電気的に接続されたドレインコンタクトと、前記ソースコンタクトと前記ドレインコンタクトとの間で前記デバイス層内にエッチングされた開口部と、少なくとも部分的に前記エッチングされた開口部内に形成されたゲート構造と、前記導電ウェルと前記第2の導電ウェルとの間に形成された、電子を蓄積するバックチャネル領域と、を更に有する請求項1に記載のトランジスタデバイス。当該トランジスタデバイスは更に、前記導電ウェル及び前記第2の導電ウェルのうちの一方と前記バックチャネル領域との間に形成された空乏領域を有し、該空乏領域は、前記導電ウェルより低いドーパント濃度を有する、請求項33に記載のトランジスタデバイス。当該トランジスタデバイスは更に、前記エッチングされた開口の内面を覆う誘電体材料を有し、該誘電体材料は、前記ゲート構造より高い誘電率を有する、請求項34に記載のトランジスタデバイス。基板を用意する工程と、少なくとも一方のバイアス極性において周囲材料から電気的にアイソレートされる導電ウェルを形成する工程と、前記基板及び前記導電ウェルの上に少なくとも1つの内部層を形成する工程と、前記内部層の上に、窒化ガリウムを有するデバイス層を形成する工程と、前記デバイス層の表面にコンタクトを形成する工程と、前記デバイス層及び前記内部層を貫通して前記導電ウェルまで延在し且つ前記コンタクトを前記導電ウェルに電気的に接続する導電ビアを形成する工程と、を有するトランジスタデバイスを製造する方法。前記導電ウェルを形成する工程は、前記基板にドーパントを注入することを有する、請求項36に記載の方法。前記ドーパントはボロンを有する、請求項37に記載の方法。前記導電ウェルを形成する工程は更に、前記基板上でシリコン酸化を実行し、前記基板上にフォトレジストパターンを形成し、パターニングされた領域内から酸化シリコンを除去し、前記基板にドーパントを注入し、前記フォトレジストパターン及び残存している酸化物を剥離し、且つウェハを高温でアニールすることを有する、請求項36に記載の方法。前記導電ウェル及び前記基板はシリコンオンインシュレータウェハの一部である、請求項36に記載の方法。前記導電ウェル内にアイソレーション構造を形成する工程を更に有する請求項40に記載の方法。前記アイソレーション構造を形成する工程は、前記導電ウェルの上に酸化バリア材料を堆積し、前記バリア材料の上にフォトレジストパターンを形成し、前記フォトレジストパターンから露出された領域の前記酸化バリア材料を除去し、前記フォトレジストパターンを除去し、且つ前記導電ウェルの露出部分を、該露出部分を高温蒸気に晒すことによって、下方に前記シリコンオンインシュレータウェハの埋込酸化物層まで酸化することを有する、請求項41に記載の方法。前記アイソレーション構造を形成する工程は、注入バリア材料を堆積し、前記バリア材料の上にフォトレジストパターンを形成し、前記フォトレジストパターンから露出された領域の前記注入バリア材料を除去し、前記フォトレジストパターン及び注入バリア材料を剥離し、且つ前記導電ウェルを高温でアニールすることを有する、請求項41に記載の方法。前記基板上に、複数のトランジスタデバイスを有する集積デバイスを形成する工程と、それぞれのトランジスタデバイスに対応する複数の導電ウェルを形成する工程であり、各導電ウェルが、少なくとも一方のバイアス極性において周囲材料から電気的にアイソレートされる、工程と、を更に有する請求項36に記載の方法。前記それぞれのトランジスタデバイスを電気的にアイソレートすることを更に有する請求項44に記載の方法。以下に記載の実施形態は、半導体デバイスの一部内の基板領域をそのそれぞれのデバイスのコンタクトに独立に接続することを実現することによって、上述の問題及びその他の問題を解決する。これを達成するため、1つ以上の注入されたウェル又は拡散された導電領域とビア接続との組合せにより、複数の他の要素を電気的に結合することを可能にしながら、基板とその他の要素とを相互にアイソレートすることが実現される。以下の詳細な説明においては、特定の実施形態を参照する。これらの実施形態は、当業者がこれらの実施形態を実施することができるよう、十分に詳細に説明される。理解されるように、その他の実施形態も用いられることができ、また、様々な構造的、論理的及び電気的な変更が為され得る。また、複数のステップを各々が含む様々な方法及びプロセスが説明される。理解されるように、それらのステップは、特に断らない限り、記載の順序で実行されてもよいし、異なる順序で実行されてもよい。ここに記載される実施形態はGaN半導体デバイスを含んでいるが、理解されるように、本発明はGaN半導体デバイスに限定されるものではない。例えば、記載の実施形態は、例えば数例だけ挙げればSi若しくはSiCの半導体デバイス又はGe材料の半導体デバイスなど、異なる導電材料を使用する半導体デバイス及びその他のデバイスにも適用可能であり得る。また、注入あるいは拡散された導電領域又はウェルが説明されるが、理解されるように、これらは基板内に異なる極性の領域を設けるための単なる2つのプロセスに過ぎない。故に、記載の実施形態は注入あるいは拡散された領域又はウェルを参照することがあるが、理解されるように、その他の種類の反対極性領域及びその製造方法が使用されてもよい。記載の実施形態は、少なくとも一方のバイアス極性において周囲の層又は基板から電気的にアイソレート分離される導電性のウェルを有した、例えばGaNトランジスタ又は複数のトランジスタを含む集積回路などの、トランジスタ又はその他の半導体デバイスを含む。一部の実施形態において、デバイスは導電性の基板を有し、該基板の複数の領域が基板に対して反対の極性の導電型にドープされる。反対極性の領域は、例えば、p型基板内のn型材料とし得る。デバイスは、その正面側のコンタクトから反対極性領域への例えば貫通ビアなどの電気接続を有する。他の実施形態において、それらの領域は、基板と同じドーピング型を有していてもよく、また、1つ以上の絶縁層によって囲まれていてもよい。他の実施形態において、基板は実質的に非導電性であって、上記領域がp型又はn型の何れかのドーピングを有していてもよい。他の実施形態において、シリコンオンインシュレータSOIの実施形態、及び並列の複数の導電チャネルを含む実施形態も説明される。電気アイソレーションは、数ある利点の中でもとりわけ、各デバイスの下及び/又は単一のデバイス内の個々のコンタクトの下の基板又はその他の材料の独立した制御を可能にする。図4Aは、GaNトランジスタデバイス400の断面図を示している。デバイス400は、Si、SiC、GaN、GaAs、窒化アルミニウムAlN、及び/又はサファイアベースの材料のうちの1つ以上からなり得る基板52と、基板52上に形成された、0.1-0.5μmの範囲内の厚さを有する化合物半導体材料例えば、AlN材料の1つ以上の層、0.1-2μmの厚さを有するAlGaNの1つ以上の層、及び0.01-5μmの厚さを有するGaNの1つ以上の層からなり得るバッファ層53と、バッファ層53上に形成された、バリア層16図1としての機能を果たす15-100のAl含有量の0.005-0.03μmの厚さを有するAlGaN層を含み得るデバイス層54と、を含んでいる。ここでは実施形態のその他の観点を説明する際の明瞭性の目的で図示しないが、理解されるように、デバイス層54内には典型的に、デバイス400への電気接続及びデバイス400の制御を提供する要素主の電流導通チャネルを提供する電流導通領域14図1やコンタクト55及び56の一方又は双方の下のコンタクト領域15図1を含むが形成され得る。電流導通領域は、好ましくは約0.01μmから約0.5μmの範囲内の厚さのGaN若しくは窒化インジウムガリウムInGaN、又は技術的に知られたその他の好適材料からなり得る。コンタクト領域は、好ましくは約0.01μmから約0.03μmの範囲内の厚さのSiを含んでもよいAlGaN、Al及びチタンTi、又は技術的に知られたその他の好適材料からなり得る。デバイス層54はまた、2つのバリア層の間にチャネル層を有するバリア/チャネル/バリア層構成を含んでいてもよい。デバイス400は、デバイス層54上に形成された、コンタクト55及び56例えば、ソース及びドレインのコンタクトとゲート構造57とを含んでいる。コンタクト55、56は、Ti及びAlの混合物からなることができ、ゲート構造57は、P型GaNとTiN又はNi及びAuとからなり得る。デバイス400はまた、基板52内に注入された導電ウェル51と、導電ウェル51内で終端する接続ビア50とを含んでいる。一実施形態において、基板52は、1e14電子/cm3と1e16電子/cm3との間でドープされたn型基板とすることができる。導電ウェル51は、1e17原子/cm3と1e20原子/cm3との間のボロン濃度を有するボロン注入領域からなるp型ウェルとすることができる。このようなデバイスは、基板に関して負の電位で動作する。他の一実施形態において、基板52をp型基板、ウェル51をn型ウェルとして、基板に関して正の電位で動作するデバイスを提供することができる。他の一実施形態において、導電ウェル51をp型又はn型とし、基板52を実質的に非導電性すなわち、真性基板とすることができる。相異なる極性が導電ウェル51と基板52とを電気的にアイソレートする。接続ビア50は、1μmから5μmの範囲内の厚さのAl材料と、0.01μmから0.1μmの範囲内の厚さの薄いTiN層とで構成され得る。SiO2もビア50の内部及び上方に使用され得る。他の例では、より小さい、高アスペクト比のビアの充填に、Siウェルにコンタクトする0.01μmから0.1μmの範囲内の厚さの薄いTiN層を使用しながら、タングステンW又は銅Cuのプラグ技術を適用することができる。ビア50にタングステン技術又はカッパー技術を使用できることは、ビア50を形成するために、既存の電荷結合デバイスCCD製造プロセス工程をインテグレート統合することを可能にする。ビア50は、半導体デバイス400の背面側から該デバイスの正面側への例えば、図示のように、正面側のコンタクト56への非常に低インダクタンスで低抵抗の経路を提供する。これは、デバイス400の高周波動作に有利である。デバイス層54及びバッファ層53の下のデバイス400の背面側のウェル51の存在は、背面電位を基板電位からアイソレートする。基板電位をアイソレートすることの1つの利益は、基板52の裏面に接続されるヒートシンク31図2をデバイス400とは異なる電位にすることが可能になることである。続いて、デバイス400の製造プロセスを、図4B-4Gに関連付けて説明する。図4Bにて、例えばウェハ基板などの基板52が用意され、注入されたウェル領域51が基板52の表面内に形成される。注入ウェル領域51は、基板52上でSi酸化を実行し、フォトリソグラフィを用いて基板52上にフォトレジストパターンを現像し、イオン注入装置を用いて基板52を例えば高エネルギーボロン原子などのドーパントに曝し、残存フォトレジストを剥離し、ウェハを適切な時間例えば、3時間にわたって高温例えば、1100°Cでアニールし、そして、フッ化水素を含有する酸への浸漬によって表面酸化膜を剥離することによって形成され得る。基板52上に、バッファ層53、デバイス層54及びゲート構造57が成長され、材料処理により、ゲート構造57とソース及びドレインのコンタクト55、56が形成され得る。例えば、図4Cに示すように、核形成及び成長プロセスを用いて、基板52上に、好ましくは約0.1μmから約1.0μmの厚さのAlN材料及び/又はAlGaN材料の1つ以上の層と、好ましくは約0.5μmから約3.0μmの厚さのGaN材料の1つ以上の層とで構成されるバッファ層53が形成され得る。次いで、図4Dに示すように、バッファ層53上にデバイス層54が形成され得る。デバイス層54は、主の電流チャネルとして機能する電流導通領域64上に形成されたバリア層66を含むことができる。デバイス層54の形成は、典型的には約0.01μmから約0.5μmの厚さのGaN材料又はInGaN材料の層を堆積して電流導通領域64を形成することと、Alの割合Alの割合とGaの割合との和が1に等しいとしたAlの含有率が約0.1から約1.0の範囲内であり厚さが約0.01μmから約0.03μmの範囲内であるAlGaNからなる材料層を堆積してバリア層66を形成することとを含み得る。デバイス層54はまた、MgドープされたGaN材料の層を層66の上に堆積して電子吸収領域66bを形成することを含み得る。堆積されたバリア層66の脇の領域にSiを注入することによって、コンタクト領域65が形成され得る。次いで、図4Eに示すように、ゲート構造57並びにオーミックコンタクト55及び56がデバイス層54明瞭化の目的で図4Eでは単一層として示すの上に形成される。ゲート構造57は、例えば、デバイス層54例えば、図4Dの電子吸収領域の上の表面にp型GaN材料を堆積し、p型GaN材料からゲート構造57をエッチングし、そして、例えばタンタルTa、チタンTi、窒化チタンTiN、タングステンW又はタングステンシリサイドWSi2などの高融点金属コンタクトをGaN材料上に形成することによって形成され得る。理解されるように、ゲート構造57を設けるためのその他の既知の方法及び材料も使用され得る。オーミックコンタクト55、56は、例えばNi、Au、Ti又はTiNなどのキャッピングメタルとともにされた、例えばTi及び/又はAlなどの如何なる既知のオーミックコンタクトメタルから形成されてもよい。これらメタル層及びゲート層は各々、好ましくは、約0.01μmから約1.0μmの厚さであり、例えば800°Cで60秒など、高温でアニールされる。図4Fに示すように、接続ビア50図4G用の開口67が、ビア50の箇所を除く全ての箇所でデバイス層54明瞭化の目的で図4Fでは単一層として示すをSiO2及びフォトレジストで覆い、覆われたデバイスをエッチングチャンバ内で高エネルギープラズマに晒すことによって製造され得る。高エネルギープラズマは典型的に、例えばBCl3又はCl2などの塩素ベースのガスを含有し、エッチングチャンバ内に形成される高周波振動場によって生成される。デバイス層及びバッファ層を貫いてエッチングした後、化学的な剥離剤、酸素プラズマ、又はこれらの技術の組合せを用いてフォトレジストがデバイス層54から剥離される。次いで、図4Gに示すように、開口67図4F内に導電ビア50が形成される。ビア50を形成するため、約100-200Åの範囲内の厚さを有するTiN材料が開口67の壁に沿った外側層を形成し、約1-5μmの範囲内の厚さを有するAl材料がビア50の内側を形成するよう、TiN及びAlが開口67内に堆積され得る。TiNの外側層はAl材料の密着性を増進させる。そして、ビア50と例えばGaNFETのソースコンタクトといったその他の接続部との間の接続を形成するよう、配線用のメタルが堆積されてエッチングされ得る。図5を参照するに、別の半導体デバイス500が示されている。半導体デバイス500は、基板52、バッファ層53、デバイス層54、ゲート構造57、並びにソース及びドレインのコンタクト55及び56を含んでいる。デバイス500はまた、接続ビア50及びウェル51を含んでいる。これらの要素は、図4のデバイス400に関して説明したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス500はまた、ウェル51と基板52との間に複数のアイソレーション層58、59、60を含んでいる。アイソレーション層58、59、60は、基板52及びウェル51とともにダイオード構造を形成する。具体的には、ウェル51と基板52とは同じ極性例えば、n又はpの材料であり、アイソレーション層58、59、60は反対極性の層を形成する。ウェル51、基板52及びアイソレーション層58、59、60によって形成されるダイオード構造は、何れかの極性の電圧に関して、ウェル51内の電圧の基板52からのアイソレーションを提供し、故に、基板52に対して正又は負の何れかの電位にデバイス500を設定することを可能にする。図5には3つのアイソレーション層が示されているが、単一のアイソレーション層を含め、より多く、あるいは、より少ないアイソレーション層がウェル51と基板52との間に存在してもよい。好適な一実施形態において、ウェル51と基板52との間の少なくとも1つのアイソレーション層58、59、60は、ダイオード構造のラッチアップを防止するために、例えば白金Ptといった少数キャリア再結合ドーパントを含む。図6を参照するに、別の半導体デバイス600が示されている。半導体デバイス600は、基板52、バッファ層53、デバイス層54、ゲート構造57、並びにソース及びドレインのコンタクト55及び56を含んでいる。デバイス600はまた、接続ビア50及びウェル51を含んでいる。これらの要素は、図4のデバイス400に関して説明したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス600は、ウェル51及び基板52とともにサイリスタを形成する反対極性にドープされたアイソレーション層68及び69を含んでいる。例えば、ウェル51はnドープされた材料であり、基板52はpドープされた材料であり、アイソレーション層68はnドープされた材料であり、そして、アイソレーション層69はpドープされた材料であり、n-p-n-p接合が形成される。サイリスタは、何れの方向にも阻止するp-n接合を有することで特徴付けられる。好適な一実施形態において、アイソレーション層68及び69のうちの一方は、低濃度ドープされた領域であって、阻止領域を形成することになるすなわち、68又は69の何れかは、典型的には1e14から1e16原子/cm3の範囲内である低ドープ領域である。デバイス600は、基板52の背面電位の制御を提供する。形成されたn-p-n-p接合又はp-n-p-n接合はまた、何れかの極性の電圧がアイソレートされることを可能にし、故に、コンタクト55、56及びゲート構造57が基板52に対して正又は負の何れかの電位に保持されることを可能にする。他の一実施形態において、例えば、同じドーピング型のウェル51及び基板52を有することすなわち、双方がp、又は双方がn、の何れかが望ましい場合、第3のアイソレーション領域図示せずが基板52とウェル51との間に追加され得る。図7Aを参照するに、別の半導体デバイス700が示されている。半導体デバイス700は、バッファ層53、デバイス層54、ゲート構造57、ソース及びドレインのコンタクト55及び56、並びに接続ビア50を含んでいる。これらの要素は、図4のデバイス400に関して説明したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス700はまた、基板72、アイソレーション層78及び79、並びにウェル71を含んでいる。これらは、それぞれ、デバイス600図6の基板52、アイソレーション層68及び69、並びにウェル51と同様の材料で構成され得るが、平坦な層として形成されている。デバイス700はまた、デバイス700のそれぞれの側部に形成されたアイソレーション領域70を含んでいる。アイソレーション領域70は、隣接し合う半導体デバイス間のアイソレーションを提供する。更に後述するように、デバイス700の構成は、動作的にはデバイス600と同様であるが、製造し易さをもたらす。一例において、デバイス700はシリコンオンインシュレータSOI材料を用いて形成され得る。例えば、層78はSiO2などの絶縁材料で形成されてもよく、層79はSOI基板のSiとしてもよい。続いて、デバイス700を製造する方法を、図7B-7Gに関連付けて説明する。認識されるように、ここに記載される製造方法は、個々の半導体デバイス、又は単一のウェハ基板上の複数の集積された半導体デバイスに容易に適用され得る。図7Bにて、基板72が用意され、アイソレーション層78及び79が実質的に平坦な材料層として基板72上に形成される。これは例えば、上述のようにSi又はその他の適切な材料のエピタキシャル成長により、あるいは導電性基板72上のSiO2層78及びその上のSi層79で構成されるSOI基板により為される。次いで、図7Cにて、例えばボロンドープされたSi材料のエピタキシャル成長により、アイソレーション層78、79の上にウェル71が形成される。他の例では、デバイス700にSOI基板が使用される場合、基板72をアイソレートするためのウェル71の形成は必要とされない。次いで、図7Dにて、バッファ層53及びデバイス層54が、それぞれ、図4C及び4Dのバッファ層53及びデバイス層54に関して上述したのと同様の形態で、GaN材料又はその他の適切な材料を用いてエピタキシャルに形成され得る。次いで、図7Eに示すように、ゲート構造57並びにオーミックコンタクト55及び56が、図4Eに関して上述したようにして、デバイス層54及び接続ビア50の上に形成される。次いで、図7Fに示すように、接続ビア50が、図4F及び4Gに関して上述したようにして、デバイス層54及びバッファ層53を貫いてウェル71内まで延在するように形成される。他の例では、SOI基板が使用され、デバイス700に別個のウェル71が形成されない場合、ビア50はSi層79又はSiO2層78の内部まで延在し得る。次いで、図7Gに示すように、デバイス700のウェル71を隣接デバイスからアイソレートするために、アイソレーション領域70が形成され得る。アイソレーション領域70は、コンタクト55及び56図7Eが形成される領域間のデバイス層54の部分をフォトレジストで覆い、露出された層を少なくともウェル71の下、好ましくはアイソレーション層78までエッチングすることによって形成され得る。そして、エッチングされた領域が、酸化物又はその他の好適なアイソレーション材料で充填され得る。図8を参照するに、シリコンオンインシュレータSOI構成を有する半導体デバイス800が示されている。デバイス800は、バッファ層53、デバイス層54、ソース及びドレインのコンタクト55及び56、並びにゲート構造57を含んでいる。これらの要素は、図6のデバイス600に関して説明したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス800はまた、実質的に平坦な層として、あるいはその他の好適な形態で形成され得る基板72を含んでいる。デバイス800はまた、SOI層89、及びSOI層89と基板72との間の埋込酸化物層82を含んでいる。SOI層89は、例えば、およそ1e14から1e19原子/cm3の範囲内の濃度を有するドープトSi材料からなり得る。SOI層89は、デバイス800の所望構成に応じて、p型又はn型の何れかのドーピングを有し得る。デバイス800は、デバイスコンタクトのうちの1つ以上例えば、図示のコンタクト55をSOI層89に電気的に結合する接続ビア80を含んでいる。埋込酸化物層82は基板72をSOI層89から電気的にアイソレートする。図8に示すように、隣接し合うデバイスのそれぞれのSOI領域89をアイソレートするために、アイソレーション埋込注入88が用いられ得る。アイソレーション埋込88は、SOI層89を形成するのに使用されるのとは反対の極性にドープされた材料で形成され、故に、隣接し合う集積デバイスそれぞれのSOI領域89を横切っての導通を防止する。アイソレーション埋込88は、十分に厚い場合に、SOI層89に双方向での電気アイソレーションを提供することが可能であり得るが、SOI層89とは反対極性を有するものであるアイソレーション埋込88がSOI層89とともにn-p-nダイオードを形成する可能性がある。これは、オープンベースを有するn-p-nダイオードが、隣接し合うSOI領域間で導通することを生じさせ得る。従って、他の一実施形態において、例えばPt又は技術的に知られたその他の好適なドーパントなどの少数キャリアライフタイム短縮化ドーパントがアイソレーション埋込88に付加されてもよい。図9Aを参照するに、エピタキシャルベースの基板アイソレーションを含む別の半導体デバイス900が示されている。デバイス900は、デバイス700図7Aの基板72及びバッファ層53と同様の材料で形成され得る基板72及びバッファ層94を含んでいる。例えば、バッファ層94は、0.1-0.5μmの範囲内の厚さを有するAlGaN材料と、0.1μmから2μmの厚さを有するAlGaNの1つ以上の層と、0.01μmから5μmの厚さを有するGaNとからなり得る。基板72は1つ以上のSi、SiC、又はGaAsベース材料からなり得る。デバイス900は、基板72上に形成された1つ以上の基板アイソレーション層92を含んでいる。基板アイソレーション層92は、例えばAlN、高Al含有率のAlGaN材料、又はその他の好適材料などの材料で形成され得る。基板アイソレーション層92の好適厚さは、デバイス900に望まれる定格電圧に依存し、好ましくは、阻止されることが望まれる100Vごとに0.5μmから1μmの範囲内とし得る。デバイス900はまた、主の電流導通チャネルを提供する電流導通領域95と、電流導通領域95上のバリア層96とを含んでいる。電流導通領域95は、GaN、InGaN、又は技術的に知られたその他の好適材料からなることができ、好ましくは、約0.01μmから0.1μmの範囲内の厚さを有する。バリア層96は、Gaに対するAlの比が好ましくは約0.1から約1の範囲内であり且つ好ましくは約0.01-0.03μmの範囲内の厚さを有するAlGaN、又は技術的に知られたその他の好適材料からなり得る。実施形態のその他の観点を説明する際の明瞭性のために図示しないが、理解されるように、デバイス900はまた、コンタクト55及び56の一方又は双方の下に、好ましくは約0.01μmから約0.03μmの範囲内の厚さのSiを有し得るAlGaN、Al及びチタンTi、又は技術的に知られたその他の好適材料からなり得るコンタクト領域15図1を含み得る。デバイス900はまた、基板アイソレーション層92とバッファ層94との間に並列チャネルを形成する並列電流導通領域として機能する導電ウェル93を含んでいる。並列電流導通領域93は、1e17から1e19Si/cm3の範囲内のSiドーピングを有するn型GaN材料で形成され得る。他の一実施形態において、並列電流導通領域93は、電流導通領域95が形成されるのと同様に、GaN材料の頂部のAlGaN材料を用いて形成されてもよい。窒化物材料におけるピエゾ効果により、各AlGaN層の底部に2DEGが形成される。このような一実施形態において、AlGaN材料は好ましくは、約0.02-0.03μmの範囲内の厚さと、約20から30の範囲内のAl濃度とを有する。GaN材料は好ましくは、およそ0.1μmの厚さを有する。デバイス900はまた、バッファ層94内に、電流導通領域95と並列電流導通領域93との間のチャネル接続90を含んでいる。チャネル接続90は、好ましくは約1e17から1e19原子/cm3の範囲内の密度で、バッファ層94内にSi原子を注入することによって形成され得る。他の実施形態において、チャネル接続90は、窒化チタンを備えたタングステン又はアルミニウムからなり得る。デバイス900はまた、必要に応じて、アイソレーション領域97を含み得る。アイソレーション領域97は、デバイス700図7のアイソレーション領域70と同様の材料及び同様の手法にて形成されてもよいし、その他の好適材料及びプロセスにより形成されてもよい。例えば、アイソレーション領域97は、デバイス900の外側部分を少なくとも並列電流導通領域93より下の深さ、好ましくは基板アイソレーション層92内までエッチングし、エッチングされた領域を酸化物で充填することによって形成されてもよい。図9Bは、シミュレーション920に示す従来の半導体デバイス例えば、図1のデバイス100と、シミュレーション930に示す半導体デバイス900との間での、シミュレーションした導通経路の比較を示している。シミュレーション920は、バッファ層13上に形成された単一のチャネルを提供する単一の電流導通領域14のみを有する半導体デバイスの導通経路を示している。シミュレーション930は、主の電流導通領域95、バッファ層94、並列チャネルを形成する並列電流導通領域93、及び基板アイソレーション層92を有する半導体デバイス900のような半導体デバイスの導通経路を示している。図9Cは、シミュレーション920、930それぞれにおける電流導通経路940、950の比較を図形的に示している。図9Cの電流導通経路940は、電流導通領域14内の単一の主チャネルを流れる電流をしめしており、電流導通経路950は、第1の主電流導通領域95内の主チャネルからバッファ層94を横切って並列電流導通領域93内の並列チャネルへと流れる電流を示している。図10を参照するに、集積半導体デバイス1000が示されている。集積デバイス1000は、単一の基板102上に集積された2つの隣り合った半導体デバイスを含んでおり、第1のデバイスは、コンタクト105、107及びゲート106によって制御され、第2のデバイスは、コンタクト108、110及びゲート109によって制御される。第1及び第2の半導体デバイスは、例えば、図4Aに関して上述した半導体デバイス400と同様のGaN半導体デバイスとし得る。例えば、デバイス1000において、基板102は、Si、SiC、GaAs、及び/又はサファイアベースの材料のうちの1つ以上からなり得る。バッファ層103は、0.1-0.5μmの範囲内の厚さを有するAlN材料と、0.1-2μmの範囲内の厚さを有するAlGaNの1つ以上の層と、0.01-5μmの範囲内の厚さを有するGaNとからなり得る。デバイス層104は、0.01-0.03μmの範囲内の厚さを有し且つおよそ15-30の範囲内のAl濃度を有するAlGaNからなり得る。コンタクト105、107、108、110は、TiとAlとの混合物からなり得る。ゲート構造106、109は、p型GaNとTiN又はNi及びAuとからなり得る。理解されるように、集積デバイス1000内の各半導体デバイスそれぞれの構成要素は同一あるいは同様の特性を有する必要はないが、同様の特性を有する半導体デバイスは製造し易さ及びその他の利益をもたらし得る。集積デバイス1000は、各半導体デバイスの下のそれぞれのウェル領域101と、各半導体デバイスのコンタクト107、110からそれぞれのウェル領域101へと通じるそれぞれの接続ビア100とを含んでいる。上述のように、基板102をn型基板、注入ウェルをp型ウェルとして、基板102に関して負の電位で動作するデバイスを提供することができる。他の一実施形態において、基板102をp型基板、ウェル領域101をn型ウェルとして、基板102に関して正の電位で動作するデバイスを提供することができる。ビア100は、1μmから5μmの範囲内の厚さを有するAl材料と、0.01μmから0.1μmの範囲内の厚さを有する薄いTiN層と、ビア100を完全に充填するSiO2とで構成され得る。集積デバイス1000において、ビア100は、半導体デバイスの背面側からデバイスの正面側の接続部例えば、図示のようにコンタクト107、110への非常に低インダクタンスで低抵抗の経路を提供する。これらの特性は高周波動作に有利となり得る。デバイス層104及びバッファ層103の下の、デバイス1000の背面側のウェル110の存在は、これらの特性を提供するとともに、背面電位を基板電位からアイソレートする。故に、集積デバイス1000内の各半導体デバイスは、基板電位並びにそれぞれのゲート、ソース及びドレインのコンタクト105-110の電位からアイソレートされた、独立に制御される背面電位を有し、完全に独立した複数の半導体デバイスが提供される。集積デバイス1000は有意な利益を提供するが、導電ウェル101に伴う1つの潜在的な問題として、隣り合うウェルが、ラッチアップとして知られる望ましくない回路短絡状態をウェル101同士の間に生じさせ得るn-p-n接合又はp-n-p接合を作り出し得る。図11を参照するに、別の集積デバイス1100は、デバイス1000図10に関して上述したのと同様の要素を含むとともに、集積デバイス1100内の隣り合う半導体デバイスのそれぞれのウェル101間に抑制領域111を含んでいる。抑制領域111は、少数キャリア再結合領域として構成されることができ、Pt又はその他の適切な再結合中心材料を用いて形成され得る。抑制領域111は、隣り合ったそれぞれのウェル101間でのラッチアップ状態を抑制する。図12を参照するに、シリコンオンインシュレータSOI構成を有する集積半導体デバイス1200が示されている。デバイス1200はバッファ層123及びデバイス層124を含んでいる。これらの要素は、デバイス800図8に関して上述したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス1200はまた、基板122、並びにバッファ層123と基板122との間のSOI層121及び埋込酸化物層130を含んでいる。これらの要素は、デバイス800図8に関して上述したのと同様のパラメータを有することができ、且つ同様の製造プロセスによって形成されることができる。デバイス1200は、電気コンタクト例えば、図示のようにソースコンタクト129、127をSOI層121に接続する接続ビア120を含んでいる。埋込酸化物層130は、基板122をSOI層から電気的にアイソレートし、基板電圧をSOI層電圧から独立なものにする。デバイス1200は、ソース及びドレインのコンタクト125、127、129と、ゲート構造126、128とを含んでいる。この実施形態において、集積デバイス1200内の2つの隣り合う半導体デバイスは、ハーフブリッジ回路デバイスを形成するよう、ソースコンタクト129に対するドレイン及びドレインコンタクト125に対するソースとして機能する共通のコンタクト127を共有している。集積デバイス1200内のそれぞれのトランジスタデバイスに対応するSOI層212の領域同士をアイソレートするために、アイソレーション埋込注入131が使用されている。アイソレーション埋込131は、SOI層121を形成するのに使用されるのとは反対の極性にドープされた材料で形成され、故に、隣り合う集積デバイスのSOI領域を横切っての導通を防止する。デバイス800に関して上述したように、他の実施形態において、例えばPt又は技術的に知られたその他の好適なドーパントなどの少数キャリアライフタイム短縮化ドーパントがアイソレーション埋込131に付加されてもよい。図13を参照するに、並列チャネル構成の集積半導体デバイス1300が示されている。デバイス1300は、半導体デバイス900図9のような半導体デバイスを複数含んでいる。集積デバイス1300は、集積デバイス1300内の各半導体デバイスそれぞれの主チャネルを提供する第1の電流導通領域135と、各主チャネル135の上且つコンタクト137、138、141、142の下のバリア層136とを含んでいる。これらの要素は、上述のデバイス900図9の要素と同様の特性を有することができ、且つ同様のプロセスによって形成されることができる。集積デバイス1300はまた、基板アイソレーション層132とバッファ層134との間で各デバイスそれぞれの並列導通チャネルを形成する導電ウェル133を含んでいる。並列電流導通領域133は、デバイス900図9に関して上述したように、Siドーピングを有するn型GaN材料で形成され、あるいはGaN材料の頂部のAlGaN材料を用いて形成され、あるいはその他の適切な半導体材料によって形成され得る。バッファ層134内のそれぞれのチャネル接続140が、電流導通領域135と並列電流導通領域133との間に形成されている。チャネル接続140は、好ましくは1e17から1e19原子/cm3の範囲内の密度、より好ましくはおよそ1e18原子/cm3の密度で、Si原子をバッファ層134内に選択的に注入することによって形成され、1150°Cで2時間アニールされ得る。好ましくは、電流導通領域135、並列電流導通領域133、及びチャネル接続140は全て、n型材料である。それぞれの電流導通領域135と並列電流導通領域133とが、チャネル接続140を介して電気的に接続される。集積デバイス1300はまた、基板131上に形成された1つ以上の基板アイソレーション領域132を含んでいる。基板アイソレーション領域132は、例えばAlN、高Al含有率のAlGaN材料、又はその他の好適材料などの材料で形成され得る。デバイス900図9に関して上述したように、基板アイソレーション領域132の好適厚さは、集積デバイス1300に所望される定格電圧に応じて変わり得る。集積デバイス1300はまた、必要に応じて、アイソレーション領域143を含み得る。アイソレーション領域143は、デバイス700図7のアイソレーション領域70と同様の材料及び同様の手法にて形成されてもよいし、その他の好適材料及びプロセスにより形成されてもよい。例えば、アイソレーション領域143は、デバイス1300の図示の部分を少なくとも並列電流導通領域133より下の深さ、好ましくは基板アイソレーション層132内までエッチングし、エッチングされた領域を酸化物で充填することによって形成されてもよい。チャネル接続140は、半導体デバイスの背面側からデバイスの正面側の接続部例えば、図示のようにコンタクト142、138への非常に低インダクタンスで低抵抗の経路を提供し、隣り合うデバイス間のアイソレーション領域143及びデバイスの背面側の基板アイソレーション層132の存在は、各半導体デバイスが、基板電位及び隣接デバイスのチャネル電位からアイソレートされた、独立に制御される背面電位を有することを可能にする。図14を参照するに、図13に関して上述した半導体デバイス1300と同様の複数の半導体デバイスを含んだ、並列チャネル構成を有する別の集積半導体デバイス1400が示されている。集積デバイス1400はまた、並列電流導通層133とバッファ層134との間に背面バリア層144を含んでいる。背面バリア層は、高Al含有率のAlGaN材料又はAlN材料からなり得る。並列電流導通層133とバッファ層134との間に背面バリア層144を設けることは、並列電流導通領域133からコンタクト137、138、141、142へと電子が移動することを防止することによって、集積デバイス1400の破壊電圧を上昇させる。集積半導体デバイス1400はまた、並列電流導通領域133からコンタクト138、142まで延在した金属材料からなるメタルチャネル接続145を含んでいる。メタルチャネル接続145は、並列電流導通層133に高Al含有率の材料を用いるデバイスのその他の種類のチャネル接続例えば、Siチャネル接続などに対する利点を提示し得る。何故なら、高Al含有率のAlGaN材料にSiを注入することは、非導電性の材料、ひいては、不完全な接続を生じさせ得るからである。メタルチャネル接続145は、集積デバイス1400の表面から並列電流導通領域133まで、メタルチャネル接続145に選択された領域をエッチングし、エッチングされた領域を金属で充填することによって形成され得る。メタルチャネル接続145を充填するのに使用される金属は、例えばTi、Al、TiN、W若しくはその他の好適金属、又はこれらの組合せなど、コンタクト137、138、141、142に使用されるのと同じ金属とし得る。図15を参照するに、集積半導体デバイス1500の上面図が示されている。集積半導体デバイス1500は、単一の基板1500上に集積された4つの個々の半導体デバイス1551、1552、1553、1554を含んでいる。集積半導体デバイス1500内の各半導体デバイスは、各々内でそれぞれの注入ウェル51図4が表面の下方に形成されるそれぞれの注入領域1502、1505、1508、1511と、デバイス層54図4及び電気接続例えば、図4のコンタクト55、57及びゲート56が各デバイスに関して形成されるアクティブデバイス領域1503、1506、1509、1512とを含んでいる。各注入領域1502、1505、1508、1511の内側であるが、それぞれのアクティブデバイス領域1503、1506、1509、1512の外側に、ビア1501、1504、1507、1510がある。これらのビアは、それぞれの注入ウェルからそれぞれの半導体デバイスの正面側の接続部例えば、ソース及び/又はドレインのコンタクトへの非常に低インダクタンスで低抵抗の経路を提供するために使用され得る。半導体デバイス1551、1552、1553、1554は、図1-14の何れかを参照して上述したような半導体デバイスを含むことができ、好ましくは、図4-14の何れかを参照して上述したような少なくとも1つの半導体デバイスを含む。図4-14に関して上述した特徴を用いて、それぞれの半導体デバイスに、基板電位からアイソレートされた独立制御される背面電位、及び/又は隣接デバイスの導通領域からアイソレートされた導通領域が提供され得る。図16を参照するに、別の集積半導体デバイス1600の上面図が示されている。集積半導体デバイス1600は、単一の基板上に集積された2つの個々の半導体デバイス1651、1652を含んでいる。各半導体デバイスは、複数この例では4つのビア1601-1608を半導体デバイス1651、1652の接続部に備えたアクティブ領域1610、1620を含んでいる。半導体デバイス1651、1652は、図1-14の何れかを参照して上述したような半導体デバイスを含むことができ、好ましくは、図4-14の何れかを参照して上述したような少なくとも1つの半導体デバイスを含む。図4-14に関して上述した特徴を用いて、それぞれの半導体デバイスに、基板電位からアイソレートされた独立制御される背面電位、及び/又は、隣接デバイスの導通領域又は同じデバイス内のその他の導通領域からアイソレートされた導通領域が提供され得る。上述の半導体デバイスは、数多くの目的で使用されることができる。例えば、上述の構造及びプロセスを用いて、1つの基板内に集積回路の部分として動作する複数の能動デバイスを形成することができる。そのようなデバイスの一般的なカテゴリーは、ダイオード、バイポーラ接合トランジスタBJT、及び電界効果トランジスタFETを含み得る。図17を参照するに、集積半導体デバイスの例の回路図が示されている。これらの回路図は、a単一のトランジスタ、bハーフブリッジを形成するように直列接続された一対のトランジスタ、cフルブリッジ回路を形成するように接続された4個のトランジスタのグループ、d3相ブリッジを形成するように接続された6個のトランジスタのグループを含んでいる。高速スイッチング回路を形成するために、並列にすなわち、構成cに示すように形成されたトランジスタのグループを使用することができる。図18を参照するに、集積GaN半導体デバイス1800が示されている。デバイス1800は、上述の材料及びプロセスを用いて形成され得る基板202、バッファ層203及びデバイス層204を含んでいる。デバイス1800はまた、デバイス層204の上に形成された、上述の材料及びプロセスを用いて形成され得るドレインコンタクト205、ソースコンタクト206及びゲート構造207を含んでいる。デバイス1800はまた、デバイス1800の背面側で基板202内に形成されたウェル201にソースコンタクト206を接続するビア200を含んでいる。デバイス1800はまた、基板202内の第2の導電ウェル211ゲートウェルとも称し得るとの間に形成されたゲート保護ダイオードを含んでいる。ゲート保護ダイオードは、ビア212、ゲートパッド208及びメタル配線209又はその他の構造を介してゲート構造207に接続されている。ゲート保護ダイオードは、ゲート酸化膜の絶縁破壊電圧を上回り得る高電圧からゲート構造207を保護する。ゲートパッド208は、アイソレーション領域210によってデバイス層204からアイソレートされたデバイス1800の領域上に形成されている。アイソレーション領域210は、所望の領域のデバイス層204をエッチング除去することによって、且つ/或いはデバイス層204の該領域内に例えばNi、Fe、V若しくはその他の好適材料などの高エネルギー原子を有する材料を注入して、導通を防止するようにデバイス層204を損傷させることによって形成され得る。ゲート構造207とゲートパッド208とを接続するメタル配線209は、例えば、Si及び/又はCuをドープされたAlからなり得る。他の例では、メタル配線209は、上述のドレイン及びソースのコンタクト205、206を形成するのに使用されるのと同じ金属材料、又は後の製造プロセスで高温が印加される場合の使用に特に有益となり得るポリSi材料からなっていてもよい。ビア212は、ゲートパッド208からゲートウェル211まで延在している。ゲートウェル211は導電ウェル領域であり、好ましくは、基板202とは反対の極性にドープされた材料である。例えば、ゲートウェル211はn型材料からなり、基板202はp型材料からなり、それにより、ゲートウェル211と基板202との間にゲート保護ダイオードとしてp-nツェナーダイオードが形成される。好適な一実施形態において、ゲートウェル211は、p型基板202の上に位置する高濃度ドープされたp型材料の上に形成された、高濃度ドープされたn型材料からなる。このようなダイオードを用いると、臨界電圧に達するまでゲートパッド208と基板202との間に電流が流れることを阻止し、臨界電圧に達した後にはゲートパッド208と基板202との間に電流が流れるようにすることができる。ゲート構造207上の負電圧は、順バイアスされたp-nダイオードから、小さいバイアスで電流を生じさせることになる。ゲート構造207をソースコンタクト206に接続させる従来のゲート保護ダイオードと異なり、デバイス1800内に示された構成は、余分な電流が、ソースコンタクト206にではなく、ビア200、212を介して基板202に流れることを可能にする。図18を参照して説明したデバイス1800はデバイス1800のゲート構造207及びその他の要素に保護を提供するが、ゲート保護ダイオードを電流が流れる電圧がゲート構造207と基板202との間の電圧に基づくために問題が生じ得る。故に、基板202のバイアス印加は幾らかの独立性を失わせる。図19を参照するに、ウェル221内に包含されたゲートウェル211によってゲート保護ダイオードが形成された、別の集積GaN半導体デバイス1900が示されている。このゲート保護ダイオードのゲート保護電圧は、図18のデバイス1800においてのようにゲート-基板間バイアスではなく、デバイス1900のゲート-ソース間バイアスによって設定され、故に、独立した基板バイアスが可能になる。図19には示していないが、理解されるように、ウェル221を基板202及びバッファ層203から更にアイソレートするために、図1-17に関して上述したアイソレーション技術及び構造を使用することができる。図20を参照するに、別の集積GaN半導体デバイス2000が示されている。デバイス2000は、ゲート保護回路を形成するように、SOI層224内に直列に複数の順バイアスダイオードを含んでいる。デバイス2000は、基板202、埋込酸化物層223及びSOI層224を含んだSOI基板上に形成されている。SOI層224はn型材料とし得る。例えばp型の注入された導電領域225及び高濃度ドープされた例えばn型のトンネル領域226から、SOI層224内にダイオードが形成され、導電領域225とトンネル領域226との間の接合がトンネル型構成を形成するようにされている。トンネル型のコンタクトは、p-n接合におけるドーピングが非常に高い例えば、およそ1e20原子/cm3ために如何なる電圧も阻止されないものである。そのようなコンタクトは、n領域内の電子がp領域の価電子帯に直接的に移動すなわち、トンネルすることができるときに生じ得る。故に、p-n接合は存在するものの、それはオーミック性すなわち導電性の接続のように見える。好適な一実施形態において、各ダイオードがおよそ1ボルトの電圧降下を形成し、直列の5つのダイオードがおよそ5ボルトの電圧降下を生み出す。SOI基板はデバイス2000を製造するコストを上昇させ得るが、上述の構成は、他の構成より少ない注入工程のみを必要とし、また、基板202からのデバイス2000の能動素子の当然のアイソレーションを提供する。図21を参照するに、別の集積GaN半導体デバイス2100が示されている。デバイス2100は、p型基板とし得る基板202と、n型注入された導電ウェルとし得る導電ウェル201及びゲートウェル211とを含んでいる。デバイス2100は、ゲート誘電体として使用される複数のGaN層を含み、ゲートウェル211とウェル201との間にバック背面チャネル領域228が形成された埋込リセスFETデバイスを形成している。デバイス2100は、従来のMOSFETデバイスと同様に動作するように構成されることができる。デバイス2100において、ウェル領域201及びゲートウェル領域211はそれぞれ埋込FETのドレイン及びソースとして機能し、ゲートパッド208は埋込FETのゲートとして機能する。ビア222がゲートパッド208をゲートウェル211に短絡させ、ビア227がウェル201を基板202に短絡させている。この構成において、ウェル201は埋込FETのソースとして機能する。ゲートパッド208に印加される電位が、バックチャネル領域228内に電子の蓄積を生じさせて埋込FETをオン状態に切り換えることで、接続205又は基板202とゲートパッド208との間に電流が流れることを可能にし、ゲートパッド208に存在する電圧を制限する。図22Aを参照するに、別の集積GaN半導体デバイス2200が示されている。デバイス2200は、導電ウェル221内まで延在する2つのビア230、231を有するGaNFETデバイスである。ソースコンタクト206に接続された第1のビア230は、導電ウェル221内に形成されたオーミック領域232内まで延在している。オーミック領域232は、導電ウェル221を形成するのに使用されるのと同じキャリア型を有する材料すなわち、n型又はp型の材料の高ドーズ注入を用いて形成され得る。例えば、導電ウェル221は、およそ1e16原子/cm3の濃度を有するn型材料で形成され、オーミック領域232は5e18原子/cm3の濃度で形成され得る。ドレインコンタクト205に接続された第2のビア231は、導電ウェル221内まで延在して、導電ウェル221とショットキーコンタクトを作り出す。デバイス2200の逆バイアス位置において例えば、ドレインコンタクト205がソースコンタクト206に対して正であり、且つゲート構造207がゼロバイアスを有するとき、導電ウェル221と領域231とによって形成されるショットキーダイオードは、ビア231からウェル領域221への電流を阻止する。ドレインコンタクト205のバイアスがソースコンタクト206に対して負になると、ゲートバイアスがゼロのままでありながらそして、FETがオフ状態のままでありながら、電流がオーミック領域232を通って、導電ウェル221内へ、そしてそれを横切って、ドレインコンタクト205まで流れる。デバイス2200は、ゲート207がオフであるときに、より低い電力損失で、ソースコンタクト206とドレインコンタクト205との間の電流を提供する。例えば、GaNFETの従来の閾値電圧は、およそ2.1ボルトであるとし得る。一方、ソースコンタクト206がビア230によって導電ウェル221に電気的に接続されているとき、領域231とウェル221とによって形成されるダイオードでの電圧降下は、ほんのおよそ0.7ボルトである。故に、一定の電流において、ゲートがオフ状態にあるデバイス2200を横切る電流は、従来のGaNFETデバイスで被る電圧降下のおよそ33のみの電圧降下をもたらす。図22Bを参照するに、別の集積GaN半導体デバイス2200Bが示されている。デバイス2200Bは、デバイス2200に関して説明したのと同様の特徴を含んでいるが、ビア231の下でウェル221内に形成された第2のオーミック領域232Bをも含んでいる。第2のオーミック領域232Bは、導電ウェル221及びオーミック領域232を形成するのに使用されるのとは反対のキャリア型を有する材料すなわち、n型又はp型の材料の高ドーズ注入を用いて形成されることができ、それによりPIN接合を形成し得る。図23を参照するに、別の集積GaN/Si半導体デバイス2300が示されている。デバイス2300は、バッファ層203をゲート絶縁体として用いる埋込SiFETを含んでいる。デバイス2300は、基板202、バッファ層203、デバイス層204、コンタクト205、206、ゲート構造207、及び導電ウェル201を含んでいる。これらは、デバイス2100図21に関して上述した要素と同様の材料及びプロセスで形成され得る。デバイス2300はまた、アイソレーション領域210、第1のビア222、第2のビア227、SiFETウェル241、及び導電ウェル201とSiFETウェル241との間のバックチャネル領域228を含んでいる。これらもまた、デバイス2100図21に関して上述した要素と同様の材料及びプロセスで形成され得る。デバイス2300はまた、SiFET用の独立したドレイン及びゲート構造を含んでいる。Siゲート構造243及びSiFETドレイン242は、デバイス1800図18に関して上述したゲートパッド208と同様の材料及びプロセスで形成されてもよいし、その他の知られた好適な材料及びプロセスによって形成されてもよい。デバイス2300は更に、例えば抑制領域111図11、アイソレーション埋込注入131図12又はアイソレーション領域143図13など、図4-22に関して上述したアイソレーション構造のうちの1つ以上を表すアイソレーション構造240を含んでいる。しかしながら、理解されるように、上述したその他のアイソレーション構成、及び技術的に知られた従来からのアイソレーション技術が、アイソレーション構造240によって表されてもよい。図24を参照するに、別の集積GaN/Si半導体デバイス2400が示されている。デバイス2400は、基板202、バッファ層203、デバイス層204、コンタクト205、206、GaNゲート構造207、及び導電ウェル201を含んでいる。これらは、上述の材料及びプロセスで形成され得る。デバイス2400はまた、アイソレーション領域210、ビア222、ビア227、FETウェル241、及び導電ウェル251とFETウェル241との間のバックチャネル領域228を含んでいる。これらもまた、上述の材料及びプロセスで形成され得る。デバイス2400は、独立したFETソースコンタクト244及びドレインコンタクト242と、デバイス層204及びバッファ層203内にリセス化された独立したMOSゲート243とを含んでいる。ゲート243は、デバイス層204を貫通し、且つバッファ層203内のAlN核形成層に達するまでバッファ層203を部分的に貫くようにエッチングすることによって達成され得る。エッチング工程中のO2の付加によって、あるいは技術的に知られたその他の好適プロセスによって、GaNの選択エッチングを達成することができる。デバイス2400はまた、FETウェル241とバックチャネル領域228との間に、低濃度ドープされた空乏領域250を含んでいる。好ましくは、空乏領域250は、FETウェル241及びFETソースウェル251例えば、ウェル241及び251は1e17-1e19/cm3にドープされ得るより低いドーパント濃度例えば、約1e14-1e17/cm3の範囲内を有する。これは、集積されたSiFETの破壊電圧を上昇させる。デバイス2400は、CMOS相補型金属酸化膜半導体型回路を可能にするように、SiのpチャネルトランジスタをGaNのnチャネルトランジスタと集積することを可能にする。例えば、ウェル202は、n型ウェルを形成するように4-8e16/cm3のドーズ量でアンチモンを注入することによって形成され得る。領域250は、p型ドリフトウェルを形成するように1e17/cm3のボロンを注入されることができ、それにより、正味2e16/cm3のp型ドーピングを有するドリフトウェルをもたらす。領域241及び251は、高濃度ドープされたオーミックコンタクト領域を形成するように1e18のボロンを注入され得る。ドリフトウェル250とウェル202との間に形成されるp-n接合は、コンタクト242に印加されるSiFETドレイン電圧が負であり且つバックチャネル領域228がオフ状態にあるときに電圧を阻止することになる。ゲート243における負バイアスは、領域228内に正孔の蓄積をもたらし、デバイスをオンさせる。すると、接続244からp型ウェル251及びバックチャネル領域228を通ってドリフトウェル250へ、そしてコンタクト領域241及び接続242を介して外へ、電流が流れることができる。デバイス2400は、導電ウェル201とウェル241、251とを分離するアイソレーション構造240を含んでいる。図24のアイソレーション構造240は各々、例えば抑制領域111図11、アイソレーション埋込注入131図12又はアイソレーション領域143図13など、図4-22に関して上述したアイソレーション構造のうちの1つ以上を表す。しかしながら、理解されるように、上述したその他のアイソレーション構成、及び技術的に知られた従来からのアイソレーション技術が、アイソレーション構造240によって表されてもよい。図25Aを参照するに、別の集積GaN/Si半導体デバイス2500が示されている。デバイス2500は、デバイス2400図24に関して上述したのと同様の要素を含んでおり、ここではそれらの要素の説明は繰り返さないこととする。デバイス2500はまた、Siゲート243の周りに高誘電率high-k誘電体材料260を含んでいる。high-k誘電体材料260は、ゲート構造を形成する際に典型的に使用される二酸化シリコン又は同様の材料より高い誘電率を有する材料を意味する。high-k誘電体材料260を追加することは、電流リークに対するポテンシャルを低減させながらゲートキャパシタンスを増大させる。high-k誘電体材料260は、既知の好適材料から形成されることができ、好ましくは、例えばケイ酸塩アルミニウムハフニウム、二酸化アルミニウムハフニウムなどのAlHfSiOx材料の系列内の材料から形成される。high-k誘電体材料260における最も好適なAl、ハフニウムHf及びSiの組成は様々であり得る。high-k誘電体材料260は、ゲート構造243の形成に先立って、例えば原子層成長ALD、プラズマ化学気相成長PECVD又はその他の好適な堆積法などの方法を用いて、低温手法で堆積され得る。デバイス2500の他の一実施形態において、Siゲート構造243での同様の利益を実現するために、Si酸化技術、又は誘電体の堆積と組み合わされた低温酸化技術が用いられてもよい。図25Bに示す他の一実施形態において、デバイス2500Bは、バッファ層203を完全に貫くようにエッチングした、high-k絶縁体260Bを備えたゲート構造243Bを含んでいる。これは、high-kゲート酸化膜とゲート構造との間にバッファ層材料を有さずに形成されるゲート構造をもたらす。その利点は、デバイスをターンオンさせるのに必要なゲート電圧が低いこと、及び、リセス工程がビア222のエッチング工程と結合されて、製造のコスト及び複雑さが低減されることを含む。図26を参照するに、別のGaNトランジスタデバイス2600が示されている。デバイス2600は、例えばSi、SiC又はその他の半導体材料とし得る基板302と、基板302内に形成され、第1のビア300によってソースコンタクト308に接続された導電ウェル301とを含んでいる。導電ウェル301は、デバイス層304のアクティブ部の下方の領域を覆っている。デバイス2600はまた、導電ウェル301を取り囲む領域へのオーミックコンタクトを形成する第2のビア307を含んでおり、隣接するオーミックウェル305が形成されている。導電ウェル301は、高濃度ドープされたp型Si材料で形成されることができ、オーミックウェル305は、高濃度ドープされたn型Si材料で形成されることができ、導電ウェル301とオーミックウェル305との間の基板302の非注入部分は、低濃度ドープされた材料にされている。デバイス2600は有利なことに、基板302の半導体特性を用いて、ドレインコンタクト306への高電圧スパイクからデバイス2600を保護する。導電ウェル301、オーミックウェル305、及び導電ウェル301とオーミックウェル305との間の基板302の部分が、pinダイオードを形成する。ドレインコンタクト306における高電圧スパイクの間、導電ウェル301とオーミックウェル305との間に形成されるpinダイオードはアバランシェ状態となり、基板302を横切って導電ウェル301に電荷を移動させることになる。高電圧スパイクのエネルギーが、デバイス2600のダメージ又は破壊をもたらしうる臨界電圧に達する前に、pinダイオードでのアバランシェ状態が引き起こされるように、導電ウェル301、オーミックウェル305及び基板302をドープすることができる。理解されるように、隣接する構造及びデバイスからデバイス2600並びに導電ウェル301及びオーミックウェル305をアイソレートするため、図1-25に関して上述したアイソレーション構造もデバイス2600に組み込まれ得る。図27を参照するに、別の集積GaN半導体能動デバイス2700が示されている。デバイス2700は、ビア接続400、473、474を用いてGaNデバイスと集積されたバイポーラトランジスタデバイスを含んでいる。集積デバイス2700のGaN部分は、GaNドレイン466、GaNソース468及びGaNゲート469によって形成されている。これらは、上述の実施形態に従って形成されて動作され得る。デバイス2700において、ウェル401は、GaNデバイスのデバイス層204のアクティブ領域の下の領域においてSOI層224内に位置し、GaNデバイスの背面部分をアイソレートしている。図27に示すように、デバイス2700は、デバイス2000図20に関して上述したようなSOI絶縁構造を含んでいる。一実施形態において、ウェル401はp型ウェルであり、SOI層224はn型材料で形成される。しかしながら、理解されるように、これに代えて、あるいは加えて、図1-26に関して上述した何れのアイソレーション構造が用いられてもよい。また、他の一実施形態において、デバイス2700はウェル401を含んでいなくてもよく、その他の種類の背面側アイソレーションを含んでいてもよい。集積デバイス2700のバイポーラ部分は、バイポーラドレインコンタクト472及びバイポーラベースコンタクト471によって形成されている。図27には示していないが、バイポーラベースコンタクト471及びバイポーラドレインコンタクト472は、例えば抑制領域111図11、アイソレーション埋込注入131図12又はアイソレーション領域143図13など、図4-26に関して上述した1つ以上のアイソレーション構成によって、デバイス層204のアクティブGaN領域からアイソレートされることができる。集積デバイス2700のバイポーラ部分は、ビア473及び474を用いて埋込されている。デバイス4700のバイポーラドレイン472は、1e16-1e19/cm3の範囲内のドーピングで注入されたウェル470を用いて作り出され、ビア474がバイポーラドレインコンタクト472からこの注入ウェル470内まで延在している。ウェル470は、n型SOI層224内のp型材料とし得る。他の一実施形態において、コンタクトを更に改善するために、バイポーラベースコンタクト471の下に別のウェル図示せずが注入されてもよく、あるいは、ウェル401は破壊電圧を高めるように高濃度ドープ領域と低濃度ドープ領域とで構成されてもよい。一例は、SOI層を1e17/cm3でAsドープし、ウェル401及び470に密度1e18/cm3のボロンを注入するものである。接続ビア473はSOI層へのコンタクトを作り出し、ビア400及び474はそれぞれコレクタ領域401及びエミッタ領域470に接続している。接続471に負バイアスが印加されるとき、SOI層はエミッタ及びコレクタの領域470及び401に対して負バイアスされることになる。すると、ウェル401と470との間の領域のSOI層を通って正孔が導通することができる。以上の説明及び図面は単に、ここに記載された特徴及び利点を達成する特定の実施形態の例示と見なされるべきものである。具体的なプロセス条件には変更及び代用が為され得る。従って、本発明の実施形態は、以上の説明及び図面によって限定されるものとして見なされるべきでなく、請求項の要素によってのみ限定されるものである。