"集積回路基板と、絶縁材料によって複数の平面位置のうちの異なる平面位置に分離された少なくとも2つの半導体材料帯片を含み、前記半導体材料帯片が、階段構造によって複数のビット線コンタクトのうちの同一ビット線コンタクトに接続される前記複数の平面位置のうちの同一平面位置を共有して、前記階段構造の段が前記半導体材料帯片の端部に位置するようになっている、前記集積回路基板から延びる複数の半導体材料帯片スタックと、界面領域の3次元アレイが、前記半導体材料帯片の表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有する複数の導電線と、前記複数の半導体材料帯片及び前記複数の導電線を介してアクセス可能なメモリセルの3次元アレイを確立する、前記界面領域の記憶素子と、を備えるメモリデバイス。前記複数のスタックの前記半導体材料帯片及び前記複数の導電線に、前記メモリセルにアクセスするために結合された復号化回路を含むことを特徴とする請求項1に記載のメモリデバイス。前記記憶素子は、アンチヒューズ又は電荷蓄積構造又は埋込みチャネル電荷蓄積トランジスタを含むことを特徴とする請求項1に記載のメモリデバイス。前記複数のスタックの前記複数の半導体材料帯片又は前記複数の導電線は、ドープされた半導体を含むことを特徴とする請求項1に記載のメモリデバイス。前記記憶素子は、前記複数の導電線と前記複数のスタックとの間にメモリ材料の共通層の部分を含むことを特徴とする請求項1に記載のメモリデバイス。トンネル層と、電荷トラップ層と、阻止層を前記複数の導電線と前記複数のスタックとの間に含み、前記トンネル層と、前記電荷トラップ層と、前記阻止層を組み合わせて前記界面領域に前記記憶素子を形成することを特徴とする請求項1に記載のメモリデバイス。前記複数のスタックの上に前記半導体材料帯片に並行して配置された複数のビット線を含み、前記複数のビット線のうちの異なるビット線が、前記複数のビット線コンタクト及び前記階段構造を介して前記複数のスタックのうちの異なる平面位置に電気的に接続されることを特徴とする請求項1に記載のメモリデバイス。集積回路基板と、絶縁材料によって複数の平面位置のうちの異なる平面位置に分離された少なくとも2つの半導体材料帯片を含み、前記半導体材料帯片が、相互接続される前記複数の平面位置のうちの同一平面位置を共有する、前記集積回路基板から延びる複数の半導体材料帯片スタックと、界面領域の3次元アレイが、前記半導体材料帯片の表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有する第1の複数の導電線と、前記複数の半導体材料帯片及び前記第1の複数の導電線を介してアクセス可能なメモリセルの3次元アレイを確立する、前記界面領域の記憶素子と、それぞれが前記複数のスタックのうちの異なるスタックの上に設けられる複数の導電性共形構造と、それぞれが前記複数の導電性共形構造のうちの異なる導電性共形構造に電気的に接続される、前記複数のスタックの上に前記半導体材料帯片に並行して配置された第2の複数の導電線と、それぞれが前記第2の複数の導電線のうちの異なる導電線に接続された、前記第1の導電線の上に並行して配置された第3の複数の導電線と、を備えるメモリデバイス。絶縁材料によって複数の平面位置のうちの異なる平面位置に分離された少なくとも2つの半導体材料帯片を含み、前記半導体材料帯片が、階段構造によって複数のビット線コンタクトのうちの同一ビット線コンタクトに接続される前記複数の平面位置のうちの同一平面位置を共有して、前記階段構造の段が前記半導体材料帯片の端部に位置するようになっている、前記集積回路基板から延びる複数の半導体材料帯片スタックを形成するステップと、界面領域の3次元アレイが、前記半導体材料帯片の表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有する第1の複数の導電線を形成するステップと、前記複数の半導体材料帯片及び前記第1の複数の導電線を介してアクセス可能なメモリセルの3次元アレイを確立する、前記界面領域の記憶素子を形成するステップと、を含むメモリデバイスを製造する方法。請求項9に記載の方法であって、それぞれが前記複数のスタックのうちの異なるスタックの上に設けられる複数の導電性共形構造を形成するステップと、それぞれが前記複数の導電性共形構造のうちの異なる導電性共形構造に電気的に接続された、前記複数のスタックの上に前記半導体材料帯片に並行して配置された第2の複数の導電線を形成するステップと、それぞれが前記第2の複数の導電線のうちの異なる導電線に接続された、前記第1の導電線の上に並行して配置された第3の複数の導電線を形成するステップと、を更に含む方法。そのため、信頼できる非常に小型の記憶素子を含む、インターコネクト及びコンタクト用の実装面積が小さい3次元集積回路メモリ用の構造を低い製造コストで提供することが望まれている。本発明の一態様は、集積回路基板と、複数の半導体材料帯片スタックと、複数の導電線と、複数の記憶素子とを備える3次元メモリデバイスである。前記複数のスタック実施形態によっては隆起しているには、絶縁材料によって異なる平面位置に分離された少なくとも2つの半導体材料帯片が含まれる。同一平面位置を共有する前記半導体材料帯片は、階段構造によって同一のビット線コンタクトに接続される。前記階段構造の段は、前記半導体材料帯片の端部に位置づけられる。半導体材料帯片の端部から離れて配置されるビット線コンタクトに層を接続するものとは対称的に、いくつかの実施形態においては、そのような位置決めによってチップ面積を節約することができる。前記複数の導電線は、前記複数のスタックの上に直交して配置され、前記複数のスタックに共形な表面を有する。界面領域の3次元アレイは、前記半導体材料帯片の表面と前記導電線との間の交点に確立される。前記記憶素子は、前記界面領域に設けられる。これにより、前記半導体材料帯片及び前記複数の導電線を介してアクセス可能なメモリセル3次元アレイが確立する。本発明の他の態様は、集積回路基板と、複数の半導体材料帯片スタックと、いくつかの複数の導電線と、記憶素子と、複数の導電性共形構造とを備える3次元メモリデバイスである。前記複数のスタック実施形態によっては隆起しているには、絶縁材料によって異なる平面位置に分離された少なくとも2つの半導体材料帯片が含まれる。同一平面位置を共有する前記半導体材料帯片は、相互接続される。いくつかの複数の導電線には、第1の複数の導電線、第2の複数の導電線及び、第3の複数の導電線が含まれる。前記第1の複数の導電線は、多くの実施形態においてワード線に対応する。前記第1の複数の導電線は、前記複数のスタックの上に直交して配置され、前記複数のスタックに共形な表面を有する。界面領域の3次元アレイは、前記半導体材料帯片の表面と前記第1の導電線との間の交点に確立される。前記記憶素子は、前記界面領域に設けられる。これにより、前記複数の半導体材料帯片及び前記第1の複数の導電線を介してアクセス可能なメモリセルの3次元アレイが確立する。前記複数の導電性共形構造の各導電性共形構造は、前記複数のスタックのうち異なるスタックの上に設けられる。実施形態によっては、SSL線信号が、前記第2の複数の導電線及び前記第3の複数の導電線を介して、異なる導電性共形構造に電気的に接続する。前記第2の複数の導電線は、前記複数のスタックの上に配置され、前記半導体材料帯片に並行する。前記第2の複数の導電線の各導電線は、前記複数の導電性共形構造のうち異なる導電性共形構造に電気的に接続される。前記第3の複数の導電線は、前記第1の複数の導電線の上に配置され、前記第1の複数の導電線に並行する。前記第3の複数の導電線の各導電線は、前記第2の複数の導電線のうち異なる導電線に電気的に接続される。実施形態によっては、前記第2の複数の導電線及び前記第3の複数の導電線は、異なる金属層線であり、共にSSL線信号を前記異なる導電性共形構造に電気的に接続するものである。また、本明細書に説明するものは、BE-SONOS技術に基づいた3次元埋込みチャネル型無接合NANDフラッシュ構造である。本発明の他の態様及び利点は、以下の図面、詳細な説明及び、請求項を検討することにより明らかになる。図を参照して、本発明の実施形態を詳細に説明する。図1は、3次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた3次元のプログラム可能な抵抗メモリアレイの2x2部分の斜視図である。この図では、2平面だけを示す。しかしながら、平面の数は非常に大きな数まで増やすことができる。図1に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造図示せずを覆う絶縁層10を有する。メモリアレイは、絶縁材料21,22,23,24によって分離された半導体材料帯片11,12,13,14の複数のスタックを含む。スタックは、図に示したようにY軸に沿った方向に隆起しているので、半導体材料帯片11~14は、ビット線として構成され、基板から外へ延びることができる。半導体材料帯片11及び13は、第1のメモリ平面においてビット線として機能することができる。半導体材料帯片12及び14は、第2のメモリ平面においてビット線として機能することができる。この例では、アンチヒューズ材料等のメモリ材料の層15は、複数の半導体材料帯片スタックを覆い、他の例においては、少なくとも半導体材料帯片の側壁を覆う。複数の導電線16,17は、複数の半導体材料帯片スタックに直交して一面に配置される。導電線16,17は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ例えば、20を充填するとともにスタック上の半導体材料帯片11~14の側面と導電線16,17との間の交点における界面領域に多層アレイを画定する。シリサイド例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイドの層18,19を導電線16,17の上面を覆って形成することができる。メモリ材料の層15は、例えば、1~5ナノメータ程度の厚さを有する、二酸化シリコン、酸窒化シリコン又は他の酸化シリコン等のアンチヒューズ材料から構成することができる。窒化シリコン等、他のアンチヒューズ材料を用いてもよい。半導体材料帯片11~14は、第1の導電型例えば、p型を有する半導体材料であってもよい。導電線16,17は、第2の導電型例えば、n型を有する半導体材料であってもよい。例えば、半導体材料帯片11~14は、p型ポリシリコンを用いて作ることができる。一方、導電線16,17は、比較的高濃度にドープされたn型ポリシリコンを用いて作ることができる。半導体材料帯片の幅は、ダイオードの動作を支えるための空乏領域に充分な空間を提供するものでなければならない。結果として、アノードとカソードの中間にプログラム可能なアンチヒューズ層を有するpn接合によって形成された整流器を備えるメモリセルは、ポリシリコンの帯片と線との交点の3次元アレイとして形成される。他の実施形態においては、タングステン又はドープされた金属酸化膜半導体材料帯片上の酸化タングステンのような遷移金属酸化物を含む、別のプログラム可能な抵抗メモリアレイ材料を用いることができる。そのような材料は、プログラム可能であるとともに消去可能であり、セル当たり複数ビットを記憶する動作のために用いることができる。図2は、導電線16と半導体材料帯片14の交差点に形成されたメモリセルをX-Z平面で切り取った断面図を示す。活性領域25,26は、導電線16と帯片14との間の帯片14の両面に形成される。自然のままの状態では、アンチヒューズ材料の層15は、高抵抗である。プログラミング後、アンチヒューズ材料が降伏することで、アンチヒューズ材料内の活性領域25,26の一方又は両方が低抵抗状態であると仮定させる。ここに説明する実施形態では、各メモリセルが半導体材料帯片14のそれぞれの面に1つずつ、2つの活性領域25,26を有する。図3は、導電線16,17と半導体材料帯片14との交差点に形成されたメモリセルのX-Y平面における断面図を示す。導電線16によって画定されたワード線からアンチヒューズ材料の層15を通る半導体材料帯片14までの電流路を図示する。電子電流は、図3において実線矢印で示したようにn導電線16からp型半導体材料帯片へと向かい、半導体材料帯片に沿って破線矢印、選択されたメモリセルの状態を測定可能なセンスアンプまで流れる。典型的な実施形態において、アンチヒューズ材料として約1ナノメータの厚さの酸化シリコンの層を用いると、プログラミングパルスは、約1マイクロ秒のパルス幅を有する5~7ボルトのパルスを含んでもよく、以下に図28を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、構成に基づくパルス幅を有する1~2ボルトのパルスを含んでもよく、以下に図28を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、プログラミングパルスよりもずっと短くすることができる。図4は、メモリセルの2平面を示す概略図であり、それぞれの平面は6つのセルを有する。メモリセルは、アノードとカソードとの間のアンチヒューズ材料の層を表す破線を有するダイオード記号によって表されている。メモリセルの2平面は、第1のワード線WLn及び第2のワード線WLn1として機能する導電線60,61の、アレイの第1の層及び第2の層においてビット線BLn,BLn1及びBLn2として機能する、半導体材料帯片51,52の第1のスタックと、半導体材料帯片53,54の第2のスタックと、半導体材料帯片55,56の第3のスタックとの交点に画定される。メモリセルの第1の平面は、半導体材料帯片52上のメモリセル30,31と、半導体材料帯片54上のメモリセル32,33と、半導体材料帯片56上のメモリセル34,35と、を含む。メモリセルの第2の平面は、半導体材料帯片51上のメモリセル40,41と、半導体材料帯片53上のメモリセル42,43と、半導体材料帯片55上のメモリセル44,45と、を含む。図に示したように、ワード線WLnとして機能する導電線60は、図1に示したスタック間のトレンチ20の材料に対応する垂直方向の拡張部60-1,60-2,60-3を含み、導電線60を各平面において例示した3つの半導体材料帯片に沿ってメモリセルに結合させる。多くの層を有するアレイを、本明細書に記載した通りに実施することで、チップ当たりテラビットに近づく又はテラビットに達する超高密度メモリを可能とすることができる。図5は、3次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた3次元電荷トラップメモリアレイの2x2部分の斜視図である。この図では、2層だけを示す。しかしながら、層の数は、非常に大きな数まで増やすことができる。図5に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造図示せずを覆う絶縁層110を有する。メモリアレイは、絶縁材料121,122,123,124によって分離された半導体材料帯片111,112,113,114の複数のスタックそのうち2つのみを図に示すを含む。スタックは、図に示したようにY軸に沿った方向に隆起しているので、半導体材料帯片111~114は、ビット線として構成され、基板から外へと延びることができる。半導体材料帯片111及び113は、第1のメモリ平面においてビット線として機能することができる。半導体材料帯片112及び114は、第2のメモリ平面においてビット線として機能することができる。第1のスタックにおける半導体材料帯片111と112の間の絶縁材料121及び第2のスタックにおける半導体材料帯片113と114の間の絶縁材料123の有効な酸化層の厚さは、約40nm以上である。ここで、実効酸化層厚EOTは、二酸化シリコンの比誘電率と選択された絶縁材料の比誘電率の比率に従って正規化された絶縁材料の厚さである。ここで、約40nmという用語を用いているのは、このタイプの構造を製造する際に典型的に起こるように、10程度のばらつきを説明するためである。絶縁材料の厚さは、構造の隣接する層におけるセル同士の間の干渉を低減させる決定的な役割を担うことができる。実施形態によっては、層間の充分な絶縁が実現できる限り、絶縁材料のEOTは、30nmの薄さでもよい。この例では、誘電電荷トラップ構造等のメモリ材料の層115は、複数の半導体材料帯片スタックを被覆する。複数の導電線116,117は、複数の半導体材料帯片スタックの上に直交して配置される。導電線116,117は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ例えば、120を充填するとともに、スタック上の半導体材料帯片111~114の側面と導電線116,117との交点における界面領域に多層アレイを画定する。シリサイド例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイドの層118,119を導電線116,117の上面を覆って形成することができる。このようにして導電線111~114上のチャネル領域にナノワイヤ又はナノチューブ構造を提供することにより、ナノワイヤMOSFET型セルも構成することができる。このことは、ポールPaul等、ナノワイヤ及びナノチューブデバイス性能におけるプロセス変動の影響ImpactofaProcessVariationonNanowireandNanotubeDevicePerformance、米国電気電子学会電子デバイスに関するトランザクションIEEETransactionsonElectronDevices,第54巻,第9号,2007年9月、に記載されており、この記事は、本明細書中に完全に記載されてものとして参照により援用される。結果として、NAND型フラッシュアレイに構成されたSONOS型メモリセルの3次元アレイを形成することができる。ソース、ドレイン及びチャネルは、シリコンS半導体材料帯片111~114に形成され、メモリ材料の層115は、酸化シリコンOから形成することができるトンネル誘電体層97と、窒化シリコンNから形成することができる電荷蓄積層98と、酸化シリコンOから形成することができる阻止誘電体層99とを含み、ゲートは、導電線116,117のポリシリコンSを含む。半導体材料帯片111~114は、p型半導体材料であってもよい。導電線116,117は、同一又は異なる導電型例えば、p型を有する半導体材料であってもよい。例えば、半導体材料帯片111~1114は、p型ポリシリコン又はp型エピタキシャル単結晶シリコンを用いて作ることができ、導電線116,117は、比較的高濃度にドープされたp型ポリシリコンを用いて作ることができる。あるいは、半導体材料帯片111~114は、n型半導体材料であってもよい。導電線116,117は、同一又は異なる導電型例えば、p型を有する半導体材料であってもよい。このn型帯片の配置によって、埋込みチャネル空乏層式電荷トラップメモリセルになる。例えば、半導体材料帯片111~1114は、n型ポリシリコン又はn型エピタキシャル単結晶シリコンを用いて作ることができ、導電線116,117は、比較的高濃度にドープされたp型ポリシリコンを用いて作ることができる。n型半導体材料帯片に対する典型的なドーピング濃度は、約1018/cm3とすることができ、利用可能な実施形態では、1017/cm3~1019/cm3の範囲内があり得る。n型半導体材料帯片の使用は、無接合の実施形態において特に有益であり、NANDストリングに沿って電気伝導度を向上させることで、より高い読出し電流が可能となる。このように、電荷蓄積構造を有する電界効果トランジスタを含むメモリセルは、交点の3次元アレイに形成される。25ナノメータ程度の隆起したスタック間の間隙を有する、25ナノメータ程度の半導体材料帯片及び導電線の幅の大きさを用いると、数十層例えば、30層を有するデバイスは、単一チップにおいてテラビットの記憶容量1012に到達することができる。メモリ材料の層115は、他の電荷蓄積構造を含むこともできる。例えば、ゼロバイアス下で逆U字型価電子帯を形成する材料の複合体を含む誘電体トンネル層97を含む、バンドギャップ操作SONOSBE-SONOS電荷蓄積構造を用いることができる。ある実施形態では、複合トンネル誘電体層は、正孔トンネル層と呼ばれる第1の層と、バンドオフセット層と呼ばれる第2の層と、分離層と呼ばれる第3の層を含む。本実施形態の層115の正孔トンネル層は、例えば、堆積後NOアニール又は堆積時にNOを雰囲気に加えることによる窒化物形成とともに、現場蒸気発生ISSG法を用いて形成された二酸化シリコンを半導体材料帯片の側面に含む。二酸化シリコンの第1の層の厚さは、20Å未満であり、15Å以下であることが好ましい。代表的な実施形態での厚さは、10Å又は12Åである。本実施形態におけるバンドオフセット層は、例えば、ジクロロシランDCS及びNH3前駆体を680°Cで使用する低圧化学蒸着法LPCVを用いて形成される、正孔トンネル層に横たわる窒化シリコンを含む。別のプロセスでは、バンドオフセット層は、N2O前駆体を使用する同様のプロセスを用いて形成された酸窒化シリコンを含む。窒化シリコンのバンドオフセット層の厚さは、30Å未満、好ましくは、25Å未満である。本実施形態における分離層は、例えば、LPCVD高温酸化HTO蒸着法を用いて形成される、窒化シリコンのバンドオフセット層に横たわる二酸化シリコンを含む。二酸化シリコンの分離層の厚さは、35Å未満であり、25Å以下であることが好ましい。この三層トンネル層は、逆U字型価電子帯エネルギーレベルとなる。第1の位置での価電子帯エネルギーレベルは、半導体本体すなわち、半導体材料帯片との界面と第1の位置との間の薄い領域を正孔が通過するように誘起するのに充分な電界が、第1の位置の後の価電子帯エネルギーレベルを、第1の位置の後の複合トンネル誘電体内の正孔トンネル障壁を効果的に取り除くレベルに上昇させるのにも充分であるようになっている。この構造は、三層トンネル誘電体層に逆U字形価電子帯エネルギーレベルを確立し、高速の電界アシスト正孔トンネルを可能とするとともに、セルからデータを読み出したり、隣接するセルをプログラムしたりする等の他の操作のために電界のない部分又は、小さい電界の存在する部分の複合トンネル誘電体を通る電荷リークを効果的に防止することができる。代表的なデバイスにおいて、メモリ材料の層には、2nm未満の二酸化シリコン層、3nm未満の窒化シリコン層及び、4nm未満の二酸化シリコン層を含むバンドギャップ操作複合トンネル誘電体層が含まれる。ある実施形態においては、複合トンネル誘電体層は、極薄酸化シリコン層O1例えば、15Å以下、極薄窒化シリコン層N1例えば、30Å以下及び、極薄酸化シリコン層O2例えば、35Å以下で構成されるため、半導体本体、すなわち、半導体材料帯片との界面から15Å以下のオフセットで、価電子帯エネルギーレベルが約2.6eV増加する。O2層は、第2のオフセット例えば、界面から約30Å~45Åにおいて、低価電子帯エネルギーレベルより高い正孔トンネル障壁及びより高い伝導帯エネルギーレベルによって、N1層を電荷トラップ層から分離する。正孔トンネルを誘起するのに充分な電界は、第2の位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を効果的に取り除くレベルへ上昇させるが、それは、第2の位置の界面からの距離がより離れているためである。従って、O2層は、電界アシスト正孔トンネルを著しく妨げることなく、低電界時のリークを阻止する操作トンネル誘電体の性能を向上させる。本実施形態のメモリ材料の層115における電荷トラップ層は、例えば、LPCVDを用いて形成した、50Aよりも厚い、例えば、本実施形態では約70Aを含む厚さの窒化シリコンを含む。例えば、酸窒化シリコンSixOyNz、シリコンリッチな窒化物、シリコンリッチな酸化物、ナノ粒子が埋め込まれたトラップ層等を含む他の電荷トラップ材料及び構造を用いてもよい。本実施形態のメモリ材料の層115における阻止誘電体層は、50Åよりも厚く、例えば、本実施形態では約90Åを含む二酸化シリコンの層を含み、湿式炉酸化プロセスによる窒化物から湿式転換法によって形成することができる。高温酸化HTO又はLPCVD-SiO2を用いる他の実施形態を実施してもよい。他の阻止誘電体は、酸化アルミニウムのような高k材料を含むことができる。代表的な実施形態では、正孔トンネル層は、13Åの厚さの二酸化シリコン、バンドオフセット層は、20Åの厚さの窒化シリコン、分離層は、25Åの厚さの二酸化シリコン、電荷トラップ層は、70Åの厚さの窒化シリコン、そして、阻止誘電体は、90Åの厚さの酸化シリコンであってもよい。ゲート材料は、導電線116,117に用いたpポリシリコン仕事関数は、約5.1eVであってもよい。図6は、導電線116と半導体材料帯片114の交差点に形成された電荷トラップメモリセルをX-Z平面で切り取った断面図を示す。活性電荷トラップ領域125,126は、導電線116と帯片114との間の帯片114の両面に形成される。ここで説明する実施形態においては、図6に示したように、各メモリセルは、活性電荷蓄積領域125、126を半導体材料帯片114の各面にひとつずつ有するダブルゲート電界効果トランジスタである。図7は、導電線116,117と半導体材料帯片114との交差点に形成された電荷トラップメモリセルをX-Y平面で切り取った断面図を示す。半導体材料帯片114を下る電流路を図示する。図の中に破線矢印で示した電子電流は、p型半導体材料帯片に沿って、選択されたメモリセルの状態を測定可能なセンスアンプまで流れる。ワード線として機能する導電線116,117の間のソース/ドレイン領域128,129,130は、ワード線の下のチャネル領域の導電型と反対の導電型を有する、ソース及びドレインのドーピングなしに無接合とすることができる。無接合の実施形態では、電荷トラップ電界効果トランジスタは、p型チャネル構造を有することができる。また、実施形態によっては、ワード線を画定した後の自己整列インプラントにおいてソース及びドレインのドーピングを実施してもよい。別の実施形態において半導体材料帯片111~114は、無接合配列における低濃度にドープされたn型半導体本体を用いて実現できるので、電荷トラップセルに対して自然にシフトした低閾値分布を有する、デプレッションモードにおいて動作可能な埋込みチャネル型電界効果トランジスタとなる。図8は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、NAND構成において配置された9つの電荷トラップセルを有するメモリセルの2平面を示す概略図である。メモリセルの2平面は、ワード線WLn1、ワード線WLn及びワード線WLn1として機能する導電線160,161,162の、半導体材料帯片の第1のスタック、半導体材料帯片の第2のスタック及び半導体材料帯片の第3のスタックとの交点に画定される。メモリセルの第1の平面は、半導体材料帯片のNANDストリングにメモリセル70,71,72と、半導体材料帯片のNANDストリングにメモリセル73,74,75と、半導体材料帯片のNANDストリングにメモリセル76,77,78とを含む。メモリセルの第2の平面は、この例では立方体の底平面に対応し、第1の平面と同様の方法でNANDストリングに配置されたメモリセル例えば、80,82,84を含む。図に示したように、ワード線WLnとして機能する導電線160は、図5に示すスタック間のトレンチ120の材料に対応する垂直方向の拡張部を含んで、導電線160を、全ての平面における半導体材料帯片同士の間のトレンチ内の界面領域にあるメモリセル第1の平面のセル70,73,76に結合する。ストリング選択トランジスタ85,88,89は、本配列においてそれぞれのNANDストリングとビット線BLnとの間に接続される。さらに、立方体の底平面の類似のストリング選択トランジスタは、本配列においてそれぞれのNANDストリングとビット線BL0との間に接続される。ストリング選択線106,107,108は、隆起部の間の列において立方体の各平面のストリング選択トランジスタのゲートへと接続され、この例においては、ストリング選択線SSLn1,SSLn,SSLn1を提供する。ブロック選択トランジスタ90~95は、NANDストリングの他端に配置され、選択された立方体のNANDストリングをグランド等の基準ソース例を図23に示すに結合するために用いられる。この例におけるグランド選択信号GSLは、ブロック選択トランジスタ90~95のゲートに結合され、導電線160,161,162と同じ方法で実現することができる。ストリング選択トランジスタ及びブロック選択トランジスタは、実施形態によっては、同一ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。典型的な他の実施形態においては、メモリ材料を用いないゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。図9は、図5のような構造の別の構造の斜視図である。図において同様の構造には同様の参照符号を用い、説明は繰り返さない。図9は、ワード線を形成するエッチング工程の結果として、絶縁層110の表面110A及び半導体材料帯片113,114の側面113A,114Aが、ワード線として機能する導電線116等同士の間で露出している点において図5とは異なる。従って、操作によって害を与えることなしに、メモリ材料の層115をワード線同士の間で完全又は部分的にエッチングすることができる。しかしながら、いくつかの構造においては、ここに説明したもののように誘電電荷トラップ構造を形成するメモリ層115を完全にエッチングする必要はない。図10は、図6の構造のようなX-Z平面におけるメモリセルの断面図である。図10は、図6と同一のものであり、図9のような構造が、この断面図では、図5の構造で実現されたものと同じメモリセルになることを説明するものである。図11は、図7のようなX-Y平面におけるメモリセルの断面図である。図11は、半導体材料帯片114の側面例えば、114Aに沿った領域128a,129a,130aのメモリ材料が除去可能である点において図7とは異なる。活性電荷トラップ領域125,126は、導電線116と帯片114との間の帯片114の両面に形成される。図12~16は、アレイ形成のための微細加工による位置合わせ工程である2つのパターンマスキング工程だけを用いて、上述したような3次元メモリアレイを実現するための基本的プロセスの流れにおける各段階を説明するものである。図12は、絶縁層210,212,214及び半導体層211、213を交互に堆積させた結果の構造を示すが、これは、ドープされた半導体を、例えばチップのアレイエリアのブランケット堆積に用いて形成した。実施例によっては、半導体層211,213は、n型又はp型のドーピングを有するポリシリコン又はエピタキシャル単結晶シリコンを用いて実現することができる。層間絶縁層210,212,214は、例えば、二酸化シリコン、他の酸化シリコン又は、窒化シリコンを用いて実現することができる。これらの層は、当技術分野で利用可能な低圧力化学蒸着法LPCVD法等を含む様々な方法で形成することができる。図13は、半導体材料帯片の複数の隆起したスタック250を画定するために用いた第1のリソグラフィによるパターニング工程の結果を示すが、ここで、半導体材料帯片は、半導体層211,213の材料を用いて実現され、絶縁層212,214によって分離される。深く高いアスペクト比のトレンチを、カーボンハードマスク及び反応性イオンエッチングを適用するリソグラフィに基づくプロセスを用いて、多くの層を支えるスタックに形成することができる。図14A及び図14Bはそれぞれ、アンチヒューズセル構造等のプログラム可能な抵抗メモリ構造を含む実施形態及びSONOS型メモリセル構造等のプログラム可能な電荷トラップメモリ構造を含む実施形態の次の段階を示す。図14Aは、メモリ材料が図1に示したようなアンチヒューズ構造の場合のように単一層から構成される本実施形態におけるメモリ材料の層215のブランケット堆積の結果を示す。あるいは、ブランケット堆積ではなく、酸化プロセスを用いて半導体材料帯片の露出した面に、メモリ材料として機能する酸化物を形成することができる。図14Bは、図4に関連して上述したトンネル層397、電荷トラップ層398及び、阻止層399を含む多層電荷トラップ構造を含む層315のブランケット堆積の結果を示す。図14A及び図14Bに示したように、メモリ層215,315を、半導体材料帯片の隆起したスタック図13の250に対して共形して堆積させる。図15は、ワード線として機能する導電線に用いられる、n型又はp型のドーピングを有するポリシリコン等の導電材料を堆積させて層225を形成する、高アスペクト比充填工程の結果を示す。また、ポリシリコンが用いられる実施形態においては、シリサイド226の層を層225の一面に形成することができる。図に示したように、説明した実施形態のポリシリコンの低圧化学蒸着法等の高アスペクト比堆積法の技術を用いて、隆起したスタック同士の間のトレンチ220を完全に充填するが、高アスペクト比10ナノメータ程度の狭いトレンチさえも完全に充填する。図16は、3次元メモリアレイ用のワード線として機能する複数の導電線260を画定するために用いた第2のリソグラフィによるパターニング工程の結果を示す。第2のリソグラフィによるパターニング工程は、隆起したスタックをエッチングせずに、導電線同士の間の高アスペクト比のトレンチをエッチングするために、アレイの最小線幅の単一マスクを利用する。ポリシリコンは、酸化シリコン又は窒化シリコンに対してポリシリコンの選択性が高いエッチング工程を用いてエッチングすることができる。従って、半導体及び絶縁層をエッチングするための同一マスクに基づき、下地の絶縁層210で停止する交互のエッチングプロセスを用いる。図17は、半導体材料帯片が、ひとつの復号化構造において互いに接続される方法を示すとともに、任意のインプラント工程を説明する斜視図である。図17の斜視図は、X軸とZ軸が紙の平面にある図1及び図16の配向性と比較すると、Z軸で90度回転させたものなので、Y軸とZ軸が紙の平面にある。また、隆起したスタックにおける半導体帯片同士の間の絶縁層は、追加の構造を露出させるために図面から取り除かれている。絶縁層410の上には、複数の隆起したスタックと共形であり、ワード線WLn,WLn1,..,WL1として機能する複数の導電線425-1,425-n-1,425-nが含まれる多層アレイが形成される。複数の隆起したスタックは、拡張部412A,413A,414Aによって並行して隆起したスタックの同一平面内の半導体帯片に結合される半導体帯片412,413,414を含む。以下に示す他の実施形態において、拡張部は、帯片を終端させる階段構造を形成する。これら半導体帯片の拡張部412A,413A,414Aは、X軸方向に沿って方向づけられ、半導体材料帯片の複数の隆起したスタックに結合される。また、以下に説明するように、これらの拡張部412A,413A,414Aは、アレイの縁を超えて延び、アレイ内の平面を選択する復号化回路へ接続するために配置される。これらの拡張部412A,413A,414Aは、複数の隆起したスタックが画定されるのと同時又はそれ以前にパターニングすることができる。後ほど示す実施形態において拡張部は、帯片を終端させる階段構造を形成するので、アレイの縁を超えて延びる必要がない。メモリ材料415の層は、詳細を上述した通り、導電線425-1~425-nまでを半導体材料帯片412~414から分離する。例えば、トランジスタ450等のトランジスタは、半導体帯片412,413,414と導電線425-1との間に形成される。トランジスタでは、半導体帯片例えば、413が、デバイスのチャネル領域として機能する。導電線425-1~425-nまでを画定する同じ工程の間にゲート構造例えば、429をパターニングする。シリサイド426の層を、導電線の上面に沿ってゲート構造429の一面に形成することができる。メモリ材料415の層は、トランジスタ用のゲート誘電体として機能することができる。これらのトランジスタは、アレイの隆起したスタックに沿った列を選択するための復号化回路に結合された選択ゲートとして機能する。任意の製造工程には、複数の導電線の上にハードマスク401-1~401-nまでを形成し、ゲート構造429の上にハードマスク402及び403を形成することが含まれる。ハードマスクは、窒化シリコンの比較的厚い層又はイオンインプラント工程を阻止できる他の材料を用いて形成することができる。ハードマスクを形成した後で、インプラント400を適用して半導体帯片412~414及び拡張部412A~414Aにおけるドーピング濃度を増加させ、それによって、半導体帯片に沿った電流路の抵抗を低減させる。制御されたインプラントのエネルギーを利用することにより、インプラントを底部の半導体帯片412及びスタックの上に重なった各半導体帯片まで透過させることができる。図18は、図17に示したメモリアレイを製造する工程における次の段階を示す。この図においては、同様の参照符号を利用し、その説明は繰り返さない。図18に示した構造は、ハードマスクを取り除き、導電線425-1~425-nまでの上面に沿ってゲート構造429を覆ったシリサイド層426が露出した結果を示す。アレイの上部一面に層間誘電体図示せずを形成した後で、例えば、タングステンの充填材を用いるコンタクトプラグ458,459がゲート構造429の上面に到達するように形成されるバイアをあける。上に重なる金属線460n,460n1をパターニングしてSSL線として列デコーダ回路に接続する。図示したように、1本のワード線、1本のビット線及び、1本のSSL線を用いて選択されたセルにアクセスする3平面の復号化ネットワークが確立される。3次元メモリの平面復号化方法及びデバイスPlaneDecodingMethodandDeviceforThreeDimensionalMemoriesと題する米国特許第6,906,940号を参照されたい。選択されたアンチヒューズ型セルをプログラムするためには、本実施形態では、選択されたワード線は-7ボルトでバイアスすることができ、選択されないワード線は0ボルトで設定でき、選択されたビット線は0ボルトで設定でき、選択されないビット線は0ボルトで設定でき、選択されたSSL線は-3.3ボルトで設定でき、選択されないSSL線は0ボルトで設定できる。選択されたセルを読み出すためには、本実施形態では、選択されたワード線は-1.5ボルトでバイアスすることができ、選択されないワード線は0ボルトで設定でき、選択されたビット線は0ボルトで設定でき、選択されないビット線は0ボルトで設定でき、選択されたSSL線は-3.3ボルトで設定でき、選択されないSSL線は0ボルトで設定できる。図19は、半導体材料帯片414及びワード線として機能する導電線425nを含む、隆起したスタックの上に重なる、SSL線及びビット線470~472のレイアウトを示すレイアウト図を提供する。ワード線は、行デコーダ回路へと延びる。図に示したように、コンタクトプラグ例えば、458は、半導体材料帯片414を選択するためのゲート構造に接続して、上に重なるSSL線例えば、460nに接続する。いわゆる、ねじれレイアウトを利用することができ、ここでは、ゲート構造が図に示したように互い違いに配置されるので、導電性コンタクトプラグ458をパターニングするための位置合わせ用の余白例えば、458Aをコンタクトの複数の行に沿って共有することができ、隆起したスタックのレイアウトの平均ピッチを低減させる。SSL線は、列デコーダ回路へと延びる。図19も、半導体材料帯片のビット線への拡張部例えば、414Aの接続部のレイアウトを示す。示したように、拡張部414Aは、アレイの外側からビット線エリアへと延びる。アレイの各平面の半導体材料帯片の拡張部を露出させて互い違いの配置となるようにバイアをあける。この例では、コンタクト481を第1の平面の半導体材料帯片に設ける。コンタクト482は、第2の平面の半導体材料帯片に設ける。コンタクト483は、第3の平面の半導体材料帯片に設ける。これらのコンタクト形成には、480で示したように比較的広い許容範囲を有する微細加工を用いない位置合わせを利用することができる。コンタクト481,482,483に接続されたビット線470,471,472は、SSL線に並行して、平面デコーダ回路及びセンスアンプまで延びる。後ほど示す実施形態において拡張部は、帯片を終端させる階段構造を形成するので、アレイの縁を超えて延びる必要がない。図20は、紙の平面にY軸及びZ軸を有する図18とは異なる復号化レイアウトの斜視図を示す。図20の実施形態では、追加のパターニング工程を用いて、導電線例えば、425-1に並行する線のアレイレイアウトの各平面に、例えばポリシリコンを用いるSSl線例えば、491を画定する。半導体材料帯片例えば、412をチャネル領域として用いて、トランジスタ500を形成する。ゲート誘電体の層492をSSl線491と半導体材料帯片412との間に適用する。シリサイド490をSSl線491の一面に適用することもできる。SSL線491は、以下に説明するように、接続用のアレイから外に向かって復号化回路まで延びる。構造を貫通するバイアをあけるとともに、バイア内にコンタクト構造495,502,496,503を形成することにより、上に重なるビット線498及び499を、それぞれの隆起したスタックの半導体材料帯片412,413,414に結合する。図21は、図20の復号化スキームのレイアウト図を示す。示したように、コンタクト例えば、502は、半導体材料帯片例えば414とビット線例えば498との間に形成することができる。コンタクトは、位置合わせの余白を複数の列で共有するように互い違いになるように配置することができる。SSL線例えば、491は、アレイから外側に向かって、上に重なるグローバルSSL線520,521,522が配置される領域まで延びる。コンタクトプラグ510,511,512は、アレイのそれぞれの平面のSSL線まで延びるバイアの中に形成される。また、微細加工を用いない位置合わせ用の余白例えば、513,514を、この構造のレイアウトの間に適用することができる。この例では、SSL線は、平面デコーダ回路まで延びる。ビット線は、幅広く並行した読出し書込み操作を可能とするページバッファ構造に配置することができる列デコーダ回路及びセンスアンプまで延びる。ワード線は、行デコーダ回路へと延びる。図22は、NAND型フラッシュアレイの斜視図であり、半導体材料帯片が、ひとつの復号化構造において互いに接続される方法を示すとともに、ハードマスク及び任意のインプラント工程を説明する。図22の斜視図は、紙の平面にX軸とZ軸がある図5の配向性と比較すると、紙の平面にY軸とZ軸があるように回転させたものである。また、隆起したスタックにおける半導体材料帯片同士の間の絶縁層は、追加の構造を露出させるために図面から取り除かれている。絶縁層610の上には、複数の隆起したスタックと共形であり、ワード線WLn,WLn1,...,WLn1として機能する複数の導電線625-1,...,625-nを含む多層アレイが形成される。複数の隆起したスタックは、拡張部612A,613A,614Aによって並行に隆起したスタックの同じ平面における半導体材料帯片に結合される半導体材料帯片612,613,614を含む。半導体材料帯片のこれらの拡張部612A,613A,614Aは、X軸方向に沿って配向され、半導体材料帯片の複数の隆起したスタックに結合される。また、以下に説明するように、これらの拡張部612A,613A,614Aは、アレイの縁を超えて延び、アレイ内の平面を選択するための復号化回路に接続するために配列される。これらの拡張部612A,613A,614Aは、複数の隆起したスタックを画定するのと同時又は半導体材料と絶縁体材料の層を交互に形成するよりも前にパターニングすることができる。実施形態によっては、拡張部612A,613A,614Aは、半導体材料帯片612,613,614を終端させる階段構造を形成する。これらの拡張部612A,613A,614Aは、複数の隆起したスタックが画定されるのと同時にパターニングすることができる。多層電荷トラップ構造を含むメモリ材料615の層は、詳細を上述した通り、導電線625-1~625-nまでを半導体材料帯片612~614から分離する。例えば、トランジスタ650等のトランジスタは、拡張部612A,613A,614Aと導電線625-1との間に形成される。また、トランジスタ651等のトランジスタは、アレイのセクタの共通ソース線図示せずへの接続を制御するために半導体材料帯片の反対端に形成される。トランジスタ650,651では、半導体材料帯片例えば、612が、デバイスのチャネル領域として機能する。導電線629-1~625-nまでを画定する同じ工程の間にゲート構造例えば、629,649がパターニングされる。GSL選択線649は、半導体材料帯片の複数の隆起したスタックに跨がって、行に沿って配向させることができる。シリサイド626の層を、導電線の上面に沿ってゲート構造629,649の一面に形成することができる。メモリ材料615の層は、トランジスタ用のゲート誘電体として機能することができる。これらのトランジスタ650,651は、アレイの隆起したスタックに沿ったセクタ及び列を選択するための復号化回路に結合された選択ゲートとして機能する。任意の製造工程には、複数の導電線の上にハードマスク601-1~601-nと、GSL選択線649の上にハードマスク648と、ゲート構造629の上にハードマスク602及び603と、を形成することが含まれる。ハードマスクは、窒化シリコンの比較的厚い層又はイオン注入プロセスを阻止できる他の材料を用いて形成することができる。ハードマスクを形成した後で、選択したイオン注入に基づくn型又はp型ドーパントのインプラント600を適用して、半導体材料帯片612~614及び拡張部612A~614Aのドーピング濃度を増加させることができるため、半導体材料帯片に沿った電流路の抵抗を低減させることができる。また、大量の半導体材料帯片とは反対の導電型を有するドーパント例えば、p型半導体材料帯片を想定するとn型インプラントを適用して、半導体材料帯片に沿ったドープされたソース/ドレイン接合を任意に形成することができる。制御されたインプラントのエネルギーを利用することにより、底部の半導体材料帯片612及びスタックの上に重なる各半導体材料帯片までインプラントを透過させることができる。選択したNANDフラッシュSONOS型セルをプログラムするためには、本実施形態では、選択されたワード線は20ボルトでバイアスすることができ、選択されないワード線は10ボルトで設定でき、選択されたビット線は0ボルトで設定でき、選択されないビット線は0ボルトで設定でき、選択されたSSL線は3.3ボルトで設定でき、選択されないSSL線及びGSL線は0ボルトで設定できる。選択されたセルを読み出すためには、本実施形態では、選択されたワード線を読出し基準電圧でバイアスすることができ、選択されないワード線は6ボルトで設定でき、選択されたビット線は1ボルトで設定でき、選択されないビット線は0ボルトで設定でき、選択されたSSL線は3.3ボルトで設定でき、選択されないSSL線は0ボルトで設定できる。図23は、図22に部分的に示したメモリアレイを製造する工程における次の段階を示す。この図においては、同様の参照符号を利用し、その説明は繰り返さない。図23に示した構造は、ハードマスクを取り除き、導電線625-1~625-nまでの上面に沿って、ゲート構造629及び649の上に重なったシリサイド層626が露出した結果を示す。アレイの上部一面に層間誘電体図示せずを形成した後で、例えば、タングステンの充填材を用いるコンタクトプラグ665,666がゲート構造629の上面に到達するように形成されるバイアをあける。また、選択トランジスタ651に隣接する半導体材料帯片の端部に接触して金属共通ソース線670を形成する。上に重なる金属線661及び662はパターニングされ、コンタクトプラグ665,666を介してSSLゲート及び列デコーダ回路に接続する。図24は、半導体材料帯片614及びワード線として機能する導電線625nを含む隆起したスタックの上に重なるSSL線例えば、661及びビット線671~673のレイアウトを示すレイアウト図を提供する。ワード線は、行デコーダ回路へと延びる。また、GSL選択線649は、示した通りSSL線の下に設けられ、ワード線に並行してセクタデコーダまで延びる。金属共通ソース線670は、SSL線の下をワード線と並行して延びる。図に示したように、コンタクトプラグ例えば、665は、半導体材料帯片614を選択するためのゲート構造に接続して、上から重なるSSL線例えば、661に接続する。いわゆる、ねじれレイアウトを利用することができ、ここでは、ゲート構造が図に示したように互い違いに配置されるので、導電性コンタクトプラグ665をパターニングするための位置合わせ用の余白例えば、665Aを、コンタクトの複数の行に沿って共有することができ、隆起したスタックのレイアウトの平均ピッチを低減させる。SSL線は、列デコーダ回路へと延びる。図24も、半導体材料帯片のビット線への拡張部例えば、614Aの接続部のレイアウトを示す。示したように、拡張部614Aは、アレイの外側からビット線エリアへと延びる。アレイの各平面の半導体材料帯片の拡張部を露出させて互い違いとなるようにバイアをあける。この例では、第1の平面の半導体材料帯片に達するコンタクト681を設ける。コンタクト682は、半導体材料帯片及び第2の平面に設ける。コンタクトプラグ683は、半導体材料帯片及び第3の平面に設ける等、これらのコンタクトの形成には、680で示したように比較的広い許容範囲を有する微細加工を用いない位置合わせを利用することができる。コンタクトプラグ681,682,683に接続されたビット線671,672,673は、SSL線に並行して、平面デコーダ回路及びセンスアンプまで延びる。後ほど示す実施形態において拡張部は、帯片を終端させる階段構造を形成するので、アレイの縁を超えて延びる必要がない。図25は、紙の平面にY軸及びZ軸がある斜視図であり、拡張部612A~614Aをコンタクトプラグ683,682,681にそれぞれ接続するための構造を示す。上に重なるビット線670~672は、コンタクトプラグに接続される。コンタクトプラグ683~681に対する位置合わせ許容範囲680a,680bは、この工程のパターニングが、アレイの密度に影響を及ぼさないという点で微細加工を必要としない工程であることを示している。図に示した他の参照符号は、同じ構造のために上記で用いたものに対応するので、そのような構造は、繰り返して説明しない。図26は、紙の平面にY軸及びZ軸を有する、図23とは異なる復号化レイアウトを有するNAND型フラッシュの実施形態の斜視図を示す。図26の実施形態において、追加のパターニングプロセスを用いて、導電線例えば、625-1に並行する線のアレイレイアウトの各平面において、例えばポリシリコンを用いるSSL線例えば、691及びGSL線例えば、649を画定する。チャネル領域として半導体材料帯片例えば、612を用いる、線691及び649の結果としてトランジスタ700及び702が形成される。SSL線691と半導体材料帯片612及びGSL線649と半導体材料帯片612との間にゲート誘電体の層692を適用する。シリサイド690をSSL線491及びGSL線649の上に適用することもできる。SSL線691は、以下に説明するように接続用のアレイから外側に向かって復号化回路まで延びる。構造を貫通するバイアをあけるとともに、バイア内にコンタクト構造695,702,696,703を形成することにより、上に重なるビット線698及び699を、それぞれの隆起したスタックの半導体材料帯片612,613,614に結合する。図27は、図26の復号化スキームのレイアウト図を示す。示したように、コンタクト例えば、705を、半導体材料帯片例えば、614とビット線例えば、698との間に形成することができる。コンタクトは、位置合わせの余白を複数の列で共有するように互い違いとなるように配置することができる。SSL線例えば、649は、アレイから外側に向かって、上に重なるグローバルSSL線720,721,722が配置される領域まで延びる。コンタクトプラグ710,711,712は、グローバルSSL線720,721,722までのアレイのそれぞれの平面のSSL線に達するバイアの中に形成される。また、微細加工を用いない位置合わせ用の余白例えば、713,714を、この構造をレイアウトする間に適用することもできる。この例では、SSL線は、平面デコーダ回路まで延びる。後ほど示す実施形態において拡張部は、帯片を終端させる階段構造を形成するので、アレイの縁を超えて延びる必要がない。ビット線は、幅広く並行した読出し/書込み操作を可能とするページバッファ構造に配置することができる列デコーダ回路及びセンスアンプまで延びる。ワード線は、行デコーダ回路へと延びる。また、GSL選択線649は、示した通りビット線の下に設けられ、ワード線に並行してセクタデコーダまで延びる。金属共通ソース線670は、ビット線の下をワード線例えば、652nと並行して、コンタクトプラグ680及びアレイを覆う共通ソース線725まで延びる。図28は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線875は、本明細書に説明した通りに実現した3次元のプログラム可能な抵抗メモリアレイ860RRAMを半導体基板上に含む。行デコーダ861は、複数のワード線に結合され、メモリアレイ860の行に沿って配列される。列デコーダ863は、メモリアレイ860のメモリセルからデータを読み出したりプログラミングしたりするためのメモリアレイ860における列に沿って配列される複数のビット線864又は上述したようなSSL線に結合される。平面デコーダ858は、SSL線859又は、上述したようなビット線上のメモリアレイ860における複数の平面に結合される。バス865を介してアドレスを列デコーダ863、行デコーダ861及び平面デコーダ858に供給する。ブロック866内のセンスアンプ及びデータ入力構造体は、この例では、データバス867を介して列デコーダ863に結合される。データは、集積回路875の入力/出力ポート又は集積回路875の内部又は外部の他のデータソースからデータ入力線871を介してブロック866内のデータ入力構造体に供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、プログラム可能な抵抗セルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路874が集積回路に含まれる。データは、ブロック866内のセンスアンプから、集積回路875の入力/出力ポート又は集積回路875の内部又は外部の他のデータの送り先へデータ出力線872を介して供給される。バイアス配置ステートマシン869を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック868において、読出し電圧、消去電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現することができる。別の実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの操作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いて、コントローラを実現してもよい。図29は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線975は、本明細書に説明したように実現された3次元のNAND型フラッシュメモリアレイ960を半導体基板上に含む。行デコーダ961は、複数のワード線926に結合され、メモリアレイ960における行に沿って配列される。列デコーダ963は、アレイ960のメモリセルからデータを読み出したりプログラミングしたりするためのメモリアレイ960の列に沿って配列される複数のビット線964又は上述したようなSSL線に結合される。平面デコーダ958は、SSL線959又は、上述しようなビット線を介してメモリアレイ960における複数の平面に結合される。バス965を介してアドレスを列デコーダ963、行デコーダ961及び平面デコーダ958に供給する。ブロック966内のセンスアンプ及びデータ入力構造体は、この例では、データバス967を介して列デコーダ963に結合される。データは、集積回路975の入力/出力ポート又は集積回路975の内部又は外部の他のデータソースからデータ入力線971を介してブロック966内のデータ入力構造体へ供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、NAND型フラッシュメモリセルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路974が集積回路に含まれる。データは、ブロック966内のセンスアンプから、集積回路975の入力/出力ポート又は集積回路975の内部又は外部の他のデータの送り先へデータ出力線972を介して供給される。バイアス配置ステートマシン969を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック986において、読出し電圧、消去電圧、プログラム電圧、消去検証電圧及び、プログラム検証電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現されてもよい。別の実施形態においてコントローラは、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサであり、同じ集積回路に実現されてもよい。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いてコントローラを実現してもよい。図30は、製造されてテストされた8層の垂直ゲート/薄膜トランジスタ/BE-SONOS電荷トラップNAND型デバイスの一部のTEM断面図であり、図8及び図23に示したように復号化のために配列されている。デバイスは、75nmハーフピッチで作成された。チャネルは、厚さ約18nmのn型ポリシリコンであった。追加的接合インプラントは用いなかったので、無接合の構造となった。Z方向にチャネルを絶縁するための帯片同士の間の絶縁材料は、厚さ約40nmの二酸化シリコンであった。ゲートは、p型ポリシリコン線によって提供された。SSL及びGSLデバイスは、メモリセルより長いチャネルを有した。テストデバイスは、32本のワード線の無接合NANDストリングを実現した。図30における下部帯片の幅が上部帯片の幅より広いのは、徐々に広くなる帯片をトレンチとして有する先細りの側壁になる構造を形成するために用いたトレンチエッチングが深くなり、帯片同士の間の絶縁材料が、ポリシリコンよりもエッチングされるためである。デバイスは、ファウラ-ノルドハイム電子トンネル効果のために、正のゲート電圧を用いてプログラム可能である。自己昇圧漸増ステップパルスプログラミングISSPプロセスを適用することができる。選択されたセルをプログラムするために印加したバイアス電圧が図8を参照すると分かるので、隣接するセルの外乱について述べることができる。セルA参照符号74をBLN,SSLn及びWLnでプログラムするためには、プログラム電位をWLnに印加し、SSLnはVcc約3.3ボルトに設定され、ビット線BLNは0ボルトに設定される。GSLも約0Vに設定される。WLn1及びWLn1及びストリングにおける他のワード線は、パス電圧に設定される。SSLn1及びSSLn1及び立方体における他のストリング選択線は、約0ボルトに設定される。例えば、ビット線BL0等の他のビット線は、外乱を抑制するために約3.3ボルトに設定される。GSLも約0Vに設定される。約14ボルト~約20ボルトの範囲のプログラム電位の範囲を用いて、ワード線の段階的プログラム電位を含むISSPプロセスを適用することができる。他のワード線に印加したパス電圧は、約10ボルトにすることができる。このプログラムバイアスに起因する隣接のセルに対する外乱条件は、BLN、WLn、SSLn1同じワード線上の同じ層における隣接する隆起部上のセルB参照符号77、BL0、WLn、SSLn同じワード線上の異なる層における同じ隆起部上のセルC、BL0、WLn、SSLn1同じワード線上の異なる層における隣接する隆起部上のセルD及び、BLN、WLn1、SSLn隣接するワード線上の同じ層における同じ隆起部上のセルE参照符号73に対して記載されている。セルBは、WLnを介してそのゲート上のプログラム電位を受けるが、チャネル電圧は浮遊するので自己昇圧となる。そのため、プログラムの外乱が避けられる。セルCは、WLnを介してそのゲート上のプログラム電位を受けるが、チャネル電圧は浮遊するので自己昇圧となる。そのため、プログラムの外乱が避けられる。しかしながら、隣接する平面にとって、セルAにおける電圧変化によって引き起こるリーク磁場から干渉が起こり得る。そのため、平面間の絶縁は、充分にZ干渉を抑制しなければならない。予測が示唆するものは、平面同士の間の絶縁材料のEOTは、少なくとも30nmであるべきであり、Z干渉による外乱を抑制するためには約40nm以上であることが好ましい。セルDは、WLnを介してそのゲート上のプログラム電位を受けるが、チャネル電圧は浮遊するので自己昇圧となる。そのため、プログラム外外乱が避けられる。セルEは、WLn1を介してそのゲート上のパス電圧を受けるが、チャネルは、BLNへのNANDストリングを介して約0Vに結合される。プログラムのためのパス電圧は、このセルに対する外乱を抑制するためには、10ボルト程度でなければならない。デバイスは、ファウラ-ノルドハイム電子トンネル効果のために、負のゲート電圧を用いて消去可能である。-16~-12ボルトの範囲の消去電圧を印加するために、選択されたワード線が消去電圧を受けるように設定することができ、ストリングにおける他のワード線がパス電圧を受け、選択されたビット線を約0ボルトに設定することができる。ここに説明する3次元埋込みチャネル型垂直ゲートNANDアレイは、チャネル幅のサイズが半導体材料帯片の幅ではなく厚さに大きく依存するので、非常に小さいサイズのスケーリングに適している。そのため、スケーリングの限界は、電荷トラップ構造及びワード線充填材の堆積に対するトレンチ幅の要件及びスタック幅に利用可能な最小形状によって限定される。さらに、構造は、いくつかのマスク工程を用いて製造するので、セル当たりの経費を著しく低減させることができる。図31は、非常に効率的なアレイ復号化及び3次元垂直ゲートVGNAND型フラッシュ又は他のメモリ技術のためのメモリアーキテクチャ設計を支えるレイアウト図を示す。図31は、隆起したスタック及びSSL金属線の上に重なるビット線を省いたレイアウト図図24と比較されたいを提供する。ワード線は、行デコーダ回路へと延びる。また、GSL選択線649は、SSL線の下に設けられ、ワード線に並行してセクタデコーダまで延びる。金属共通ソース線670は、SSL線の下をワード線と並行して延びる。図に示したように、コンタクトプラグ例えば、665は、半導体材料帯片614を選択するためのゲート構造に接続して、隆起したスタックに並行して上から重なるSSL線のセグメントに接続する。いわゆる、ねじれレイアウトを利用することができ、ここでは、ゲート構造が図に示したように互い違いに配置されるので、導電性コンタクトプラグ665をパターニングするための位置合わせ用の余白を、コンタクトの複数の行に沿って共有することができるので、隆起したスタックのレイアウトの平均ピッチを低減させる。SSLセグメントは、隆起したスタックに沿って部分的に互い違いの配置になった端部に到達する。例えば、端部は互い違いに配置されるので、最も底にあるSSLセグメントは、最も右側のワード線の上の領域に達し、上から2番目のSSLセグメントは、底から2番目のワード線の上の領域に達し、上から3番目のSSLセグメントは、底から3番目のワード線の上の領域に達する。コンタクトは、ワード線に並行してSSL復号化回路まで延びるとともに、ワード線復号化回路を有するレイアウトの行復号化領域に配置することができる、上に重なる水平SSL線へのコンタクトのためのSSLセグメントの互い違いの端部に配置される。SSL線のピッチは、WLピッチよりも大きくできるので、例示のレイアウトでは、ストリングの立方体当たり32本のワード線及びGSL線及び、8層の深さのある隆起した16のスタックを有してもよい。このため、32本のWLの上に行復号化エリアへ延びる16本の水平SSL線を用いることになる。8本のビット線は、16の隆起したスタックの上の8層のチャネル層に結合する。そのため、ワード線を復号して行を選択し、SSL線を復号して列を選択し、BLを復号して平面を選択する。これにより、32×16×8セルの立方体構造が提供される。もちろん、ワード線、SSL及びビット線の合計の他の組み合わせを実施することもできる。ストリング当たり2本のダミーのワード線等、ダミーのワード線を追加することもできる。図31は、平面復号化を提供し、選択された平面をセンスアンプに結合させる、以下に説明するように実現することができるビット線階段型コンタクト構造というラベル付きのボックスによって説明する。アレイの各平面の半導体材料帯片の拡張部を露出させて、互い違い又は階段状となるようにバイアをあける。これらのコンタクト形成には、比較的広い許容範囲を有する微細加工を用いない位置合わせを利用することができる。示したアレイレイアウトは、階段状のビット線上の隣接する立方体でコンタクトを共有し、グランド線上の隣接する立方体で共通ソース線を共有する鏡面対象パターンで繰り返すことができる。図32は、ビット線平面を終端させる階段構造を有するメモリアレイの別の実施形態を示す図である図23を比較されたい。この図においては、同様の参照符号を利用し、その説明は繰り返さない。図32に示した構造は、ハードマスクを取り除き、導電線625-1~625-nまでの上面に沿った、ゲート構造629及び649の上のシリサイド層626が露出している結果を示す。アレイの上部一面に層間誘電体図示せずを形成した後で、例えば、タングステン充填材を用いるコンタクトプラグ665,666がゲート構造629の上面に達するように形成されるバイアをあける。また、選択トランジスタ651に隣接する半導体材料帯片の端部に接触して金属共通ソース線670を形成する。上に重なる金属線661及び662をパターニングしてコンタクトプラグ665,666を介してSSLゲート及び列デコーダ回路に接続する。この図では、ねじれゲートレイアウトは図示しないが、ねじれゲートレイアウトであることが好ましい。半導体材料帯片の拡張部612A,613A,614Aは、半導体材料帯片612,613,614を終端させる階段構造を形成する。これらの拡張部612A,613A,614Aは、複数の隆起したスタックが画定されるのと同時にパターニングすることができる。図33は、ビット線平面を終端させる階段構造及びSSL線に接続する互い違いのコンタクトプラグを有するメモリアレイの別の実施形態を示す図である図32を比較されたい。上に重なる金属線661及び662をパターニングしてコンタクトプラグ665,666を介してSSLゲート及び列デコーダ回路に接続する。この図では、ねじれゲートレイアウトが示めされる。ゲート構造が図に示したように互い違い配置されるので、導電性コンタクトプラグをパターニングする工程のための位置合わせ用の余白を、コンタクトの複数の行に沿って共有することができるので、隆起したスタックのレイアウトの平均ピッチが軽減する。図34は、ビット線コンタクトが階段構造の異なる段に接続される、図33に部分的に示したメモリアレイを製造する工程における次の段階を示す図である図33を比較されたい。図31を参照して上述したように、隆起したスタックに並行で、隆起したスタックに直交するとともにワード線に並行に走る、上に重なるSSL線に接続するように配置されたコンタクトプラグに、互い違いに配置されて達するSSLセグメントが見える。この図でも、ビット線が示され、ビット線は、より上部の金属層におけるSSL線の上に重なる。図35は、図31及び図32を参照して説明したように実現したNAND型フラッシュデバイスのアレイの概略図である。様々な技術ノード用のレイアウトと設計平面図を詳細に示す。この提案は、大変効率的であり、128Gbを超える設計及びテラビットのストレージである3次元NAND型フラッシュメモリに対して、コスト効率がよい。図36は、2つのアレイの可能な実装例の平面図である。一実施形態は、8ギガバイト8GB64ギガビット又は64Gbに等しいを有する。詳細は、以下の通りである。WL及びDIFFSSLデバイスの両方において、ハーフピッチは、65nm設計基準に等しい。3次元VGNADのメモリ層が8層ある。BL金属3のピッチは、2130nmのDIFFピッチ=260nmである。SSL線金属2のピッチは、2WLピッチ=260nmである。密度は、64Gb8層のメモリ層、マルチレベルセル2ビット/セルページサイズは、4kB2ビット/セル、ブロックサイズ=2MB=3216ページ。平面サイズは4GB2kブロックである。ダイサイズは、150mm2までアレイ=107mm2。他の実施形態は、64ギガバイト64GB512ギガビット又は512Gbに等しいを有する。詳細は、以下の通りである。WL及びDIFFSSLデバイスの両方において、ハーフピッチは、32nm設計基準に等しい。3次元VGNADのメモリ層が16層ある。BL金属3のピッチは、264nmのDIFFピッチ=128nmである。SSL線金属2のピッチは、2WLピッチ=128nmである。密度は、512Gbである8層のメモリ層、マルチレベルセルセル当たり2ビットページサイズは、8kB2ビット/セル、ブロックサイズ=16MB=3232ページ、平面サイズは32GB2kブロックである。ダイサイズは、140mm2までアレイ=97mm2。XDEC行復号化の領域の大きさは、追加的なSSLのため、従来型MLC-NANDの約1.5倍とすることができる。1面又は2面のXDECが可能である。セルあたり2ビットのMLC操作を用いる他のスケーリングシナリオを以下に説明する。8層のメモリ層では、128Gbが45nm、4F2を有し、256Gbが32nm、4F2を有し、256Gbが25nm、5.1F2を有する32nmハーフピッチでX、25nmハーフピッチでY。16層のメモリ層では、512Gbが32nm、4F2又は25nm、5.1F2を有する。32層のメモリ層では、1Tbが42nm、4F2又は25nm、5.1F2を有する。他の実施形態において、様々な技術ノードに適合するようにバンクの複数の平面を設計することができる。層の数は、8,16又は32に限定されるものではない。他の実施形態では、2の他の累乗数又は、8と16の間のハーフノードである12等のハーフノード等他の数を用いる。本発明は、詳述した好適な実施形態及び例を参照して開示されているが、これらの例示は限定する意味においてではなく、例示を意図するものであることが理解される。当業者であれば、本発明の精神及び以下の請求項の範囲内である修正及び組み合わせを容易に行うことができるものと考えられる。"