ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタと、前記端部メモリセルと前記選択トランジスタとの間において前記端部メモリセルのゲートの側面および前記選択トランジスタのゲートの側面と、前記メモリセルストリングにおいて隣接する2つのメモリセルのゲート間において対向する前記ゲートの側面とを、シリコン酸化膜を含む膜で被覆する側壁膜と、前記選択トランジスタを介して前記メモリセルストリングに接続されるコンタクトと、前記選択トランジスタのゲートと前記コンタクトとの間に充填された絶縁膜と、複数の前記メモリセルストリングを含むメモリセルアレイを制御する周辺回路領域を備え、前記隣接する2つのメモリセルの前記側壁膜間に空隙があり、前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙があり、前記周辺回路領域のトランジスタのゲートとそれに隣接するトランジスタのゲートとの間の間隙は、絶縁膜またはコンタクトで充填されていることを特徴とするNAND型EEPROM。ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタと、前記端部メモリセルと前記選択トランジスタとの間に、前記端部メモリセルのゲートの側面および前記選択トランジスタのゲートの側面を被覆する側壁膜と、前記選択トランジスタを介して前記メモリセルストリングに接続されるコンタクトと、前記選択トランジスタのゲートと前記コンタクトとの間に充填された絶縁膜とを備え、前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙があることを特徴とする半導体記憶装置。前記側壁膜は、前記メモリセルストリングにおいて隣接する2つのメモリセルのゲート間の、該隣接する2つのメモリセルのゲートの側面を被覆し、前記隣接する2つのメモリセルの前記側壁膜間に空隙があることを特徴とする請求項2に記載の半導体記憶装置。複数の前記メモリセルストリングを含むメモリセルアレイを制御する周辺回路領域をさらに備え、前記周辺回路領域のトランジスタのゲートとそれに隣接するトランジスタのゲートとの間の間隙は、絶縁膜またはコンタクトで充填されていることを特徴とする請求項2または請求項3に記載の半導体記憶装置。半導体基板上に配列された複数のメモリセルのゲートおよび選択トランジスタのゲートを形成し、隣接する前記メモリセル間の第1の間隙および隣接する前記メモリセルと前記選択トランジスタとの間の第2の間隙を、シリコン窒化膜を用いて充填し、隣接する前記選択トランジスタ間の第3の間隙に堆積された前記シリコン窒化膜を除去し、前記第3の間隙内において、前記選択トランジスタのゲートの側面にシリコン酸化膜を用いてスペーサを形成し、前記スペーサを残しつつ、前記第1の間隙および前記第2の間隙に充填された前記シリコン窒化膜を選択的に除去し、前記第1の間隙および前記第2の間隙にシリコン酸化膜を堆積することによって、前記第1の間隙および前記第2の間隙内に空隙を形成することを具備する半導体記憶装置の製造方法。前記スペーサの形成時に、複数の前記メモリセルを含むメモリセルアレイを制御する周辺回路領域にあるトランジスタのゲート側面にも前記スペーサを形成することを特徴とする請求項5に記載の半導体記憶装置の製造方法。前記スペーサの形成後、前記第3の間隙を絶縁膜で充填し、前記第3の間隙をマスク材で被覆し、その後、前記第1の間隙および前記第2の間隙に充填された前記シリコン窒化膜を選択的に除去することを特徴とする請求項5または請求項6に記載の半導体記憶装置の製造方法。前記マスク材は、前記周辺回路領域をも被覆することを特徴とする請求項7に記載の半導体記憶装置の製造方法。隣接するメモリセル間およびメモリセルと選択トランジスタとの間に空隙を設けつつ、選択トランジスタおよび周辺回路における短絡を抑制する。本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択トランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空隙がある。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図1は、本発明に係る実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、NAND型フラッシュメモリ以下、単にメモリとも言うである。メモリは、複数のメモリセルMCをマトリクス状に二次元配置したメモリセルアレイ1と、メモリセルアレイ1を制御する周辺回路領域2とを備えている。メモリセルアレイ1は、複数のブロックBLKを有し、各ブロックBLKは、複数のメモリセルストリング以下、単にストリングとも言うCSを有する。ブロックBLKは、データの消去単位である。ストリングCSは、直列に接続された複数のメモリセルMCを有する。ストリングCSの両端のメモリセル端部メモリセルMCeは、選択トランジスタSTに接続されている。一方の端部メモリセルMCeは、選択トランジスタSTを介してビット線BLに接続されており、他方の端部メモリセルMCeは、選択トランジスタSTを介してセルソースCELSRCに接続されている。ワード線WLは、ロウ方向に配列されたメモリセルMCのコントロールゲートCGに接続されている。選択ゲート線SGS、SGDは、選択トランジスタSTのゲートに接続されている。ワード線WLおよび選択ゲート線SGS、SGDは、ロウデコーダおよびワード線ドライバWLDにより駆動される。各ビット線BLは、選択トランジスタSTを介してストリングCSに接続されている。また、各ビット線BLは、センスアンプ回路SAに接続されている。尚、一つのワード線に接続された複数のメモリセルMCが、一括したデータ読出しおよびデータ書込みの単位であるページを構成する。選択ゲート線SGS、SGDが選択トランジスタSTを駆動することによって、ストリングCSがビット線BLとセルソースCESRCとの間に接続される。そして、ワード線ドライバWLDが非選択ワード線WLを駆動することによって、非選択メモリセルMCをオン状態にする。これにより、センスアンプSAがビット線BLを介して選択メモリセルMCに電圧を印加することができる。これにより、センスアンプSAは、選択メモリセルMCのデータを検出し、あるいは、選択メモリセルMCにデータを書き込むことができる。図2は、第1の実施形態に従った半導体記憶装置の構成を示す断面図である。メモリセルMCおよび選択トランジスタSTが半導体基板10上に形成されている。メモリセルMCは、トンネル絶縁膜20上に設けられたフローティングゲートFGと、フローティングゲートFG上に設けられたインターポリ絶縁膜30と、インターポリ絶縁膜30上に設けられたコントロールゲートCGと、拡散層40とを備えている。拡散層40は、隣接するメモリセルMCによって共有されており、それにより、複数のメモリセルMCが直列に接続されている。また、端部メモリセルMCeが拡散層41によって選択トランジスタSTに接続されている。選択トランジスタSTが拡散層42によってコンタクトCNTに接続されている。従って、コンタクトCNTは、選択トランジスタSTを介してストリングCSに接続されており、選択トランジスタSTの導通状態によってストリングCSに電気的に接続され、あるいは、電気的に切断され得る。メモリセルMCのフローティングゲートFGおよびコントロールゲートCGの側面は、側壁膜50、100によって被覆されている。側壁膜50、100は、電荷をトラップし難い絶縁膜例えば、シリコン酸化膜で形成されている。換言すると、側壁膜50、100は、隣接する2つのメモリセルMCのゲート間において対向するゲート側面を被覆している。隣接する側壁膜100の間には、空隙AGがある。即ち、隣接するメモリセルMCのフローティングゲート間およびコントロールゲート間の間隙第1の間隙において、側壁膜50、100は、その隣接するメモリセルMCのフローティングゲートFGおよびコントロールゲートCGの側面を被覆している。そして、第1の間隙において、空隙AGが、側壁膜100間側壁膜100内に設けられている。また、選択トランジスタSTのゲートの側面も、側壁膜50、100によって被覆されている。端部メモリセルMCeのフローティングゲートFG、コントロールゲートCGの側面も側壁膜50、100によって被覆されている。側壁膜50、100は、端部メモリセルMCeと選択トランジスタSTとの間において端部メモリセルMCeのゲートの側面および選択トランジスタSTのゲートの側面を被覆している。選択トランジスタSTのゲートと端部メモリセルMCeのゲートFG、CGとの間において、隣接する側壁膜100の間側壁膜100中には、空隙AGがある。即ち、端部メモリセルMCeと選択トランジスタSTとの間の間隙第2の間隙において、側壁膜50、100は、端部メモリセルMCeのゲートFG、CGの側面および選択トランジスタSTのゲートの側面を被覆している。そして、第2の間隙において、空隙AGが端部メモリセルMCeの側壁膜100と選択トランジスタSTの側壁膜100との間に設けられている。各メモリセルMCのコントロールゲートCG、選択トランジスタSTのゲートの上部には、シリサイド110が設けられている。これにより、メモリセルMCおよび選択トランジスタSTのゲート抵抗を低減させることができる。隣接する選択トランジスタSTの間の間隙第3の間隙には、絶縁膜60、70、80、90が充填されている。絶縁膜60、70、90は、例えば、シリコン酸化膜である。絶縁膜80は、例えば、シリコン窒化膜である。絶縁膜70は、例えば、TEOS膜から成るライナ層である。絶縁膜80は、例えば、シリコン窒化膜からなるライナ層である。絶縁膜90は、例えば、PBSG、NSGまたはPSGを用いた被覆性の良いシリコン酸化膜である。さらに、層間絶縁膜120、130が、メモリセルMC、選択トランジスタST、絶縁膜60、70、80、90上を被覆するように設けられている。コンタクトCNTは、層間絶縁膜120、130および絶縁膜60、70、80、90を貫通して、拡散層42に接触している。本実施形態では、隣接する選択トランジスタSTの間には、絶縁膜60、70、80、90が充填されており、原則空隙が存在しない。即ち、選択トランジスタSTとコンタクトCNTとの間には原則空隙が存在しない。従って、図2に示すように、コンタクトCNTが、隣接する選択トランジスタSTのいずれか一方にずれた場合であっても、空隙AGとコンタクトホールとが連通しにくく、コンタクトCNTと選択トランジスタSTとの間は絶縁膜60、70、80または90によって充填たされている。その結果、本実施形態によるメモリは、コンタクトCNTと選択トランジスタSTとの間の耐圧を高く維持することができ、信頼性を高く維持することができる。一方、端部メモリセルMCeと選択トランジスタとの間には、側壁膜50、100を介して空隙AGが設けられている。これにより、端部メモリセルMCeと選択トランジスタSTとの間の結合容量を低減させ、選択トランジスタSTと端部メモリセルMCeの間の耐圧を向上することができる。また、端部メモリセルMCeのフローティングゲートFG、コントロールゲートCG、および、選択トランジスタSTのゲートの各側面は、側壁膜50および100によって保護されている。これにより、端部メモリセルMCeのフローティングゲートFG、コントロールゲートCG、選択トランジスタSTのゲート、トンネル絶縁膜端部、および、インターポリ絶縁膜端部は、空隙AG作成後のプロセスダメージwetエッチング工程のサイドエッチングから保護され得る。さらに、側壁膜50および100には、電荷をトラップし難いシリコン酸化膜を用いている。これにより、側壁膜50および100が端部メモリセルMCeおよびその他のメモリセルMCの閾値電圧への影響を抑制できる。例えば、シリコン窒化膜は電荷をトラップし易い。このため、側壁膜50および100がシリコン窒化膜で形成されている場合、データの書込み/消去動作によって電荷が側壁膜50および100にトラップされる可能性が高い。この場合、端部メモリセルMCeの近傍にトラップされた電荷が端部メモリセルMCeのデータに影響を与える場合がある。これに対し、側壁膜50および100にシリコン酸化膜を用いることによって、端部メモリセルMCeおよびその他のメモリセルMCのデータへの影響を抑制できる。隣接するメモリセルMC間にも、側壁膜50、100間に空隙AGが設けられている。これにより、メモリセルMC間の結合容量を低減させ、メモリセルMC同士の隣接干渉効果を抑制できる。図3は、本実施形態による周辺回路領域のトランジスタTrの構成を示す断面図である。トランジスタTrは、半導体基板10に形成された拡散層43、44と、ゲート電極Gとを備えている。ゲート電極G上には、シリサイド110が形成されている。ゲート電極Gの側面には、側壁膜50および絶縁膜例えばシリコン酸化膜60が設けられている。また、素子分離領域には、STIShallowTrenchIsolationが半導体基板10中に埋め込まれている。素子分離領域STI上には、絶縁膜60、絶縁膜例えばTEOSTetraethoxysilane膜70、絶縁膜例えばシリコン窒化膜80およびシリコン酸化膜90が設けられている。トランジスタTrのゲートGとそれに隣接するトランジスタのゲートとの間の間隙は、側壁膜50、絶縁膜60~100またはコンタクトCNTで充填されており、原則空隙がない。次に、本実施形態による半導体記憶装置の製造方法を説明する。図4は、メモリセルMCのコントロールゲートCGおよび選択トランジスタSTのゲートを加工した直後の構造を示す平面図である。図4に示すように、アクティブエリアAAと素子分離領域STIとがロウ方向ワード線WLの延伸方向に配列されており、ともにカラム方向ビット線BLの延伸方向に延伸している。従って、アクティブエリアAAは、カラム方向に延伸しておりストライプ状に形成されている。後の工程で、ビット線BLは、アクティブエリアAA上に形成される。コントロールゲートCG、および、選択トランジスタSTのゲートGstは、ロウ方向に延伸している。コントロールゲートCGは、ワード線WLとして機能してよい。フローティングゲートFGは、図4では示されていないが、コントロールゲートCGの下方に各メモリセルMCに対応して設けられている。従って、フローティングゲートFGは、コントロールゲートCGとは異なり、ロウ方向に隣接するアクティブエリアAAごとに互いに絶縁されている。図5は、図4のA-A線に沿った断面図である。図6Aから図14のAは、図5に続く、本実施形態によるメモリの製造方法を示す断面図である。図6Bから図14のBは、周辺回路領域のトランジスタTrの製造方法を示す断面図である。尚、図6から図14のAとBとは、同じ製造工程における断面を示す。図5を参照すると、半導体基板10上にトンネル絶縁膜20が形成される。トンネル絶縁膜20は、CVDChemicalVaporDeposition法または熱酸化法を用いて形成される。トンネル絶縁膜20上に、フローティングゲートFGの材料例えば、ポリシリコンを堆積する。フローティングゲートFG上にインターポリ絶縁膜30を形成する。インターポリ絶縁膜30は、CVD法を用いて形成されたシリコン酸化膜、シリコン窒化膜または酸化アルミニウム、もしくはこれらを含む積層膜を用いる。リソグラフィおよびRIEReactiveIonEtching法を用いて選択トランジスタSTおよび周辺回路領域のトランジスタのインターポリ絶縁膜30の少なくとも一部を除去する。これにより、選択トランジスタSTおよび周辺回路領域のトランジスタでは、フローティングゲートFGの材料とコントロールゲートCGの材料とが接続されて、単一のゲートGst、Gとして機能する。次に、CVD法を用いてインターポリ絶縁膜30上にコントロールゲートCGの材料例えば、ポリシリコンを堆積する。さらに、コントロールゲートCGの材料上にマスク材料301例えば、シリコン窒化膜を堆積し、リソグラフィおよびRIEを用いて、マスク材301をゲート電極のパターンに加工する。そして、マスク材301をマスクとしてRIE法でコントロールゲートCGの材料、インターポリ絶縁膜30およびフローティングゲートFGの材料をエッチングする。これにより、図5に示すゲート構造が得られる。周辺回路領域のトランジスタTrは、図6Bに示すように、選択トランジスタSTと同様に形成されている。尚、素子分離領域STIが既知の方法で既に形成されている。素子分離領域STIの表面は、半導体基板10のアクティブエリアAAの表面よりも低く窪んでいる。次に、図6Aに示すように、CVD法を用いて側壁膜例えばシリコン酸化膜50を堆積し、側壁膜50上にシリコン窒化膜320を堆積する。このとき、側壁膜50は、フローティングゲートFG、コントロールゲートCGおよびゲート電極Gstを保護する。シリコン窒化膜320は、隣接するメモリセルMC間の間隙第1の間隙、並びに、端部メモリセルMCeと選択トランジスタSTとの間の間隙第2の間隙を充填し、隣接する選択トランジスタST間の間隙第3の間隙を充填しないような厚みで堆積される。これにより、図6Aに示すように、シリコン窒化膜320は、隣接するコントロールゲートCG間、隣接するフローティングゲートFG間、隣接するゲートFG、CGとゲートGstとの間に充填される。一方で、シリコン窒化膜320は、ゲートGstの側面を被覆するが、隣接するゲートGst間に充填されない。周辺回路領域では、図6Bに示すように、トランジスタTrおよび素子分離領域STI上に側壁膜50およびシリコン窒化膜320が堆積される。次に、熱燐酸溶液を用いてシリコン窒化膜320をウエットエッチングすることによって、隣接する選択トランジスタSTのゲートGst間にあるシリコン窒化膜320をシリコン窒化膜320が堆積された厚さ分、除去する。このとき、シリコン窒化膜320はメモリセルMC間、および、端部メモリセルMCeと選択トランジスタSTとの間に残っている。これは、ウエットエッチングが等方性エッチングであるため、狭い隙間にあるシリコン窒化膜320が残るからである。従って、メモリセルMC間、および、端部メモリセルMCeと選択トランジスタSTとの間にシリコン窒化膜320を充填させたまま、隣接する選択トランジスタST間にあるシリコン窒化膜320を除去することができる。これにより、図7A示す構造が得られる。周辺回路領域では、図7Bに示すように、素子分離領域STI上にあるシリコン窒化膜320も含めて除去される。素子分離領域STIは、隣接メモリセルMC間、あるいは、端部メモリセルMCeと選択トランジスタSTとの間の間隙よりも広く、シリコン窒化膜320が充填されていないからである。これにより、トランジスタTrと素子分離領域STIとの境界にある段差STPにシリコン窒化膜が残りにくい。次に、CVD法を用いてシリコン窒化膜320および側壁膜50上に絶縁膜60を堆積する。このとき、図8Aに示すように、隣接する選択トランジスタSTのゲートGst間を絶縁膜60で充填しない。周辺回路領域では、図8Bに示すように、トランジスタTrおよび素子分離領域STI上に絶縁膜60が堆積される。次に、RIE法を用いて、絶縁膜60を異方的にエッチングする。これにより、図9Aに示すように、隣接する選択トランジスタSTのゲートGst間の間隙第3の間隙において、互いに対向する側面に絶縁膜60をスペーサとして残置させる。そして、絶縁膜60、シリコン窒化膜320、301をマスクとして用いて選択トランジスタST間の半導体基板10に不純物を注入する。不純物を拡散することによって拡散層42が形成され得る。このとき、周辺回路領域では、図9Bに示すように、トランジスタTrのゲートGの側面、および、段差STPの側面にも絶縁膜60がスペーサとして残置されている。また、露光、拡散、現像、不純物注入等の工程を経て拡散層43、44が形成される。次に、図10Aに示すように、側壁膜50、絶縁膜60およびシリコン窒化膜301、320上に絶縁膜70、絶縁膜80および絶縁膜90を順次堆積する。絶縁膜70および絶縁膜80は、コンタクト形成時のストッパとしての機能を果たす。絶縁膜90は、隣接する選択トランジスタSTのゲートGst間を埋め込むように埋込み性の良好な絶縁材料であって、例えば、BPSGBoronPhosphorusSilicateGlass、NSGNondopedSilicateGlass、PSGPhosphorusSilicateGlass等のシリコン酸化膜でよい。周辺回路領域では、図10Bに示すように、トランジスタTrおよび素子分離領域STI上に絶縁膜70、絶縁膜80および絶縁膜90が堆積される。次に、CMPChemicalMechanicalPolishing法を用いて、シリコン窒化膜301が露出されるまで、絶縁膜90、絶縁膜80および絶縁膜70を研磨する。これにより、図11Aに示す構造が得られる。周辺回路領域では、図11Bに示すように、トランジスタTrのゲートG上にあるシリコン窒化膜301が露出される。次に、図12Aに示すように、CMP法、RIE法等を用いてメモリセルMCのコントロールゲートCGの上部および選択トランジスタSTのゲートGstの上部を露出させる。周辺回路領域では、図12Bに示すように、トランジスタTrのゲートGの上部が露出される。次に、リソグラフィ技術を用いて、選択トランジスタST間の絶縁膜60、70、80、90をフォトレジスト370で被覆する。一方、メモリセルMC間のシリコン窒化膜320および端部メモリセルMCeと選択トランジスタSTとの間のシリコン窒化膜320を露出させる。続いて、熱燐酸溶液を用いて、メモリセルMC間の第1の間隙および端部メモリセルMCeと選択トランジスタSTとの間の第2の間隙にあるシリコン窒化膜320を選択的に除去する。これにより、図13Aに示す構造が得られる。このとき、絶縁膜60、70、80、90がフォトレジスト370で保護されているため、絶縁膜60、70、80、90は、隣接する選択トランジスタST間の第3の間隙を充填した状態を維持する。周辺回路領域では、図13Bに示すように、フォトレジスト370は、トランジスタTrおよび素子分離領域STI上を被覆する。また、トランジスタTrと素子分離領域STIとの間の段差STPには、絶縁膜膜60が残置されているもののシリコン窒化膜は残存していない。従って、シリコン窒化膜への電荷トラップによる電気的特性の劣化は抑制される。続いて、コントロールゲートCG、ゲートGstの上部をMo/W/Ti/Co/Niなどを用いてシリサイド化する。次に、CVD法等を用いて、メモリセルMCおよび選択トランジスタST上に被覆性の悪い堆積条件のもとで側壁膜100を堆積する。これにより、メモリセルMCおよび選択トランジスタSTの側面に側壁膜100が堆積される。しかし、隣接するメモリセルMC間の第1の間隙、および、端部メモリセルMCeと選択トランジスタSTとの間の第2の間隙は、側壁膜100で充填される前に、それらの開口部が閉塞される。これにより、図14Aに示すように、空隙AGが、隣接するメモリセルMC間の側壁膜100内、および、端部メモリセルMCeと選択トランジスタSTとの間の側壁膜100内に形成される。周辺回路領域では、トランジスタTrおよび素子分離領域STI上に側壁膜100が堆積される。側壁膜100の平坦化後、層間絶縁膜120、130を堆積する。そして、リソグラフィおよびRIEを用いて、コンタクトホールを形成し、そのコンタクトホール内に導電体を充填する。これにより、コンタクトCNTが形成され、図2に示すメモリが完成する。本実施形態によれば、隣接するメモリセルMC間の第1の間隙および端部メモリセルMCeと選択トランジスタSTとの間の第2の間隙に空隙AGを形成しつつ、コンタクトCNTと選択トランジスタSTとの間の第3の間隙や周辺回路領域には原則空隙を形成しない。従って、隣接干渉効果を抑制しつつ、コンタクトCNTと選択トランジスタSTまたは周辺回路領域のトランジスタTrとの間の短絡を防止することができる。その結果、信頼性を高く維持したまま、メモリ全体を微細化することができる。また、本実施形態によれば、隣接するメモリセルMC間や端部メモリセルMCeと選択トランジスタSTとの間に空隙AGを形成しつつ、フローティングゲートFG、コントロールゲートCG、選択トランジスタSTのゲートGstの各側面は、側壁膜シリコン酸化膜50、100によって被覆されている。よって、側壁膜50、100は、空隙AG形成後のプロセスダメージからフローティングゲートFG、コントロールゲートCG、選択トランジスタSTのゲートGstを保護することができる。さらに、図7Aにおいて、シリコン窒化膜320はメモリセルMC間だけでなく、端部メモリセルMCeと選択トランジスタSTとの間にも充填されている。これにより、図13Aに示すフォトレジスト370は、選択トランジスタST間を被覆すれば足りる。もし、端部メモリセルMCeと選択トランジスタSTとの間にシリコン酸化膜およびシリコン窒化膜の積層膜が充填されている場合、メモリセルMC間のシリコン窒化膜を除去する際に、熱燐酸溶液中にシリコン酸化膜のダストが混入してしまう。本実施形態では、シリコン窒化膜320が端部メモリセルMCeと選択トランジスタSTとの間に充填されているので、端部メモリセルMCeと選択トランジスタSTとの間をエッチングしてもこのようなダストの問題が発生し難い。よって、本実施形態は、端部メモリセルMCeと選択トランジスタSTとの間にも空隙AGを形成することができる。なお、本実施形態では不純物注入を用いて拡散層40~44を形成する例について説明したが、メモリセルMCと選択トランジスタSTとを直列に接続し、メモリストリングスを構成することができれば、拡散層40~44を省略しても構わない。