"半導体層の表面から内部へ向かって配置されるトレンチと、該トレンチ内壁に配置される前記半導体層と第1ポリシリコンを電気的に分離する分離絶縁層と、該分離絶縁層を介して前記トレンチを充填する下部電極となる第1ポリシリコンと、該第1ポリシリコン上に配置されるキャパシタの容量となる容量絶縁層と、該容量絶縁層上に配置される上部電極となる第2ポリシリコンとを具備することを特徴とするトレンチ型PIPキャパシタ。前記第1ポリシリコンの表面高さと前記半導体層の表面高さが同じであることを特徴とする請求項1に記載のトレンチ型PIPキャパシタ。請求項1もしくは2に記載のトレンチ型PIPキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されることを特徴とするパワー集積回路装置。前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチ型PIPキャパシタが前記ウェル領域内に配設されることを特徴とする請求項3に記載のパワー集積回路装置。前記トレンチ型PIPキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項4に記載のパワー集積回路装置。前記ウェル領域が拡散層であることを特徴とする請求項4または5に記載のパワー集積回路装置。前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であることを特徴とする請求項3乃至6のいずれか一項に記載のパワー集積回路装置。前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型PIPキャパシタが前記チャージポンプ回路内のキャパシタとして用いられることを特徴とする請求項3乃至7のいずれか一項に記載のパワー集積回路装置。前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーMOS半導体素子であることを特徴とする請求項3乃至8のいずれか一項に記載のパワー集積回路装置。前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチが前記ウェル領域内に配設されることを特徴とする請求項1または2に記載のトレンチ型PIPキャパシタ。前記トレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項10に記載のトレンチ型PIPキャパシタ。前記第2ポリシリコンの表面高さと前記半導体層の表面高さが同じであることを特徴とする請求項1に記載のトレンチ型PIPキャパシタ。請求項12に記載のトレンチ型PIPキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されることを特徴とするパワー集積回路装置。前記半導体層とは導電型が異なるウェル領域が該半導体層の表面に選択的に配置され、前記トレンチ型PIPキャパシタが前記ウェル領域内に配設されることを特徴とする請求項13に記載のパワー集積回路装置。前記トレンチ型PIPキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項14に記載のパワー集積回路装置。前記ウェル領域が拡散層であることを特徴とする請求項14または15に記載のパワー集積回路装置。前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であることを特徴とする請求項13乃至16のいずれか一項に記載のパワー集積回路装置。前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型PIPキャパシタが前記チャージポンプ回路内のキャパシタとして用いられることを特徴とする請求項13乃至17のいずれか一項に記載のパワー集積回路装置。前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーMOS半導体素子であることを特徴とする請求項13乃至18のいずれか一項に記載のパワー集積回路装置。前記の請求項3乃至9もしくは13乃至19のいずれか一項に記載のパワー集積回路装置の製造方法であって、前記第1ポリシリコンが埋め込まれるトレンチと、前記トレンチゲート構造の縦型パワーMOS半導体素子のゲートを配置するトレンチとを同時に形成することを特徴とするパワー集積回路装置の製造方法。前記の請求項3乃至9もしくは13乃至19のいずれか一項に記載のパワー集積回路装置の製造方法であって、前記容量絶縁層が、CVDChemicalVaporDeposition法で形成したシリコン酸化膜であることを特徴とするパワー集積回路装置の製造方法。前記の図10のようなプレーナ型PIPキャパシタ22cが多数搭載されたパワーICにおいて、低コスト化、小型化を実現するために、前記したように、回路部の微細化を進める必要がある。しかし、微細化を進めた場合、プレーナ型PIPキャパシタ22cではポリシリコン6c、14の電極が容量絶縁層15を挟んだ階層構造となっているため、図10で示すように、プレーナ型PIPキャパシタ22cの端部31と周辺部との間に段差31aが生じる。この段差31aが大きいと、段差31aを跨いで素子同士を接続するメタル層12eメタル配線が破断する惧れがある。これを防ぐためにメタル層12eの厚さを厚くすると、メタル層12eの微細加工が困難になる。このように、プレーナ型PIPキャパシタ22cでは段差31aは下部電極のポリシリコン6cと容量絶縁層15と上部電極のポリシリコン14を合せた厚さで生じるため大きくなり、微細加工する上で障害となる。プレーナ型PIPキャパシタ22cの端部31に生じる段差31aを低減するために、プレーナ型PIPキャパシタ22c上に積層される層間絶縁膜13bを厚膜化して段差31aを緩やかにしたり、厚膜化した層間絶縁膜13bをCMPChemicalMechanicalPolishing法を用いて平坦化したりする方法がある。しかし、これらの方法は、いずれも製造リードタイムが大きくなり、製造コストが増大する。この発明の目的は、前記の課題を解決して、製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるPIPキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。前記の目的を達成するために、半導体層の表面から内部へ向かって配置されるトレンチと、該トレンチ内壁に配置される前記半導体層と第1ポリシリコンを電気的に分離する分離絶縁層と、該分離絶縁層を介して前記トレンチを充填する下部電極となる第1ポリシリコンと、該第1ポリシリコン上に配置されるキャパシタの容量となる容量絶縁層と、該容量絶縁層上に配置される上部電極となる第2ポリシリコンとを具備する構成のトレンチ型PIPキャパシタとする。また、前記第1ポリシリコンの表面高さと前記半導体層の表面高さが同じであることよい。また、前記トレンチ型PIPキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されてなるパワー集積回路装置とする。また、前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチ型PIPキャパシタが前記ウェル領域内に配設されるとよい。また、前記トレンチ型PIPキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達するとよい。また、前記ウェル領域が拡散層であるとよい。また、前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であるとよい。また、前記パワー集積回路装置が、前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型PIPキャパシタが前記チャージポンプ回路内のキャパシタとして用いられるとよい。また、前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーMOS半導体素子であるとよい。また、特許請求の範囲の請求項12に記載の発明によれば、前記の請求項1に記載の発明において、前記第2ポリシリコンの表面高さと前記半導体層の表面高さが同じであるとよい。また、前記パワー集積回路装置の製造方法であって、前記第1ポリシリコンが埋め込まれるトレンチと、前記トレンチゲート構造の縦型パワーMOS半導体素子のゲートを配置するトレンチとを同時に形成するパワー集積回路装置の製造方法とする。また、前記パワー集積回路装置の製造方法であって、前記容量絶縁層が、CVDChemicalVaporDeposition法で形成したシリコン酸化膜であるパワー集積回路装置の製造方法とする。この発明により、トレンチ内壁に絶縁層を配置し、この絶縁層を介して下部電極となるポリシリコンを埋め込んだトレンチ型PIPキャパシタを半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層を過度に厚くする必要がなく、メタル層を微細化することができる。また、下部電極となるポリシリコンの表面高さを半導体基板の表面高さと同じにすることで、上部電極であるポリシリコン上に配置される層間絶縁膜の厚膜化やCMP法での平坦化処理を行うことなくキャパシタの端部の段差を小さくできる。そのため、製造コストの増加は抑制される。このトレンチ型PIPキャパシタを用いることで、パワー集積回路装置、つまりパワーICの微細化を、製造コストの増加を伴わずにできる。また、容量となる絶縁層をCVD法によるシリコン酸化膜で形成すると、一般的なICプロセスとの融合が容易になる。さらに、制御回路などを構成する半導体素子の特性を変動させる熱履歴を増やすことがない。実施の形態を以下の実施例で説明する。以下の説明では第1導電型をn型、第2導電型をp型としたが、逆の場合もある。また、本発明のトレンチ型PIPキャパシタで用いるトレンチは、キャパシタの端部の段差を小さくするために形成するものである。つまり、周知のトレンチ型MOSゲートのトレンチのように、トレンチ内壁の絶縁層を容量として用いてキャパシタの容量を大きくするために形成したトレンチではない。本明細書では、下部電極であるポリシリコンをトレンチに埋め込み充填し、この下部電極の上面に絶縁層を形成し、さらにこの絶縁層の上面にポリシリコン等の導電膜からなる上部電極を形成して絶縁層を挟んだ構成のPIPキャパシタを、トレンチ型PIPキャパシタと称する。従来と同一部位には同一の符号を付した。<実施例1>図1は、この発明の第1実施例のトレンチ型PIPキャパシタ50とその周辺の構成図であり、同図aは要部平面図、同図bは同図aのX-X線で切断した要部断面図である。図1のトレンチ型PIPキャパシタ50は、例えば、図示しない縦型パワーMOSFETなど同一半導体基板に形成されパワーICの一部を構成する。このトレンチ型PIPキャパシタ50は、以下に説明する構造を特徴とする。半導体基板51にトレンチ52を配置する。このトレンチ52の内壁に、半導体基板51と第1ポリシリコン54を電気的に分離する分離絶縁層53を形成する。この分離絶縁層53を介して、下部電極となる第1ポリシリコン54を埋め込む。このように、第1ポリシリコン54上に配置された容量となる容量絶縁層55と、容量絶縁層55上に配置された上部電極となる第2ポリシリコン56によって、トレンチ型PIPキャパシタ50を構成する。この第1ポリシリコン54,および第2ポリシリコン56は多結晶シリコン層である。下部電極の第1ポリシリコン54は、奥行き方向に伸びたトレンチ52の端部側壁に沿って表面に引き出され、図示しないメタル層と接続され、さらにそのメタル層は他の半導体素子と電気的に綾続されている。このメタル層は微量のシリコンが添加されたアルミニウムAl-Siや銅などの金属層である。前記の第1ポリシリコン54の表面高さH2と半導体基板51の表面高さH1が同一になるようにする。その結果、トレンチ型PIPキャパシタ50の端部の段差60は、容量絶縁層の厚さT3と第2ポリシリコン56の厚さT2を合わせた厚さT4となる。表面高さH1,H2とは任意の基準線からの高さのことである。例えば、半導体基板51の底面を基準線としてそこからの表面の高さなどである。この段差は、図10に示す従来のプレーナ型PIPキャパシタ22cの端部32の段差32aに比べると、下部電極である第1ポリシリコン54の厚さT1の分だけ小さくなる。そのため、層間絶縁膜57上に形成されコンタクトホール58を介して第2ポリシリコン56と接続するメタル層59の厚さT5を薄くでき、メタル層59の幅Wを細くできる。つまりメタル層59を微細化することができる。メタル層59の微細化によりパワーICを構成する電気回路の微細化ができる。また、層間絶縁膜57を厚膜化したり、層間絶縁膜57をCMP法で平坦化したりすることなく、段差60を小さくできるので製造コストを抑制できる。また、このトレンチ型PIPキャパシタ50をパワーICに適用した場合、このトレンチ型PIPキャパシタ50のトレンチ52は、図示しないパワーICを構成するトレンチゲート構造の縦型パワーMOSFETのトレンチと同時に形成することができる。<実施例2>図2は、この発明の第2実施例のトレンチ型PIPキャパシタ65とその周辺の要部断面図である。この図は図1bに相当する断面図である。平面図は図示しないが図1aと同じである。図1との違いは、トレンチ型PIPキャパシタ65の上部電極である第2ポリシリコン56までトレンチ52内に形成し、第2ポリシリコン56の表面高さH3と半導体基板51の表面高さH1を同一にして段差を解消した点である。トレンチ52内壁に分離絶縁層53を配置し、この分離絶縁層53を介して下部電極となる第1ポリシリコン54を埋め込み、第1ポリシリコン54上に容量絶縁層55を配置し、容量絶縁層55上に上部電極となる第2ポリシリコン56を配置する。この第2ポリシリコン56の表面高さH3と半導体基板の表面高さH1を同一にする。トレンチ型PIPキャパシタ65の端部66の段差は解消され、配線となるメタル層59の厚さT6を図1の場合のメタル層59の厚さT5より薄くできる。その結果、メタル層59を図1の場合より微細化できて、パワーICをさらに微細化することができる。<実施例3>図3は、この発明の第3実施例のトレンチ型PIPキャパシタ50とその周辺の要部断面図である。図1との違いは、半導体基板51の表面層に形成された半導体基板51と逆の導電型の拡散層61の表面層にトレンチ52を形成した点である。半導体基板51と第1ポリシリコン54の間に高い電圧が印加された場合、半導体基板51と拡散層の61で形成されるpn接合62でも電圧を分担するため、分離絶縁層53に印加される電圧を低減できて、分離絶縁層53の絶縁破壊を防止することができる。尚、図示しないが、実施例2のトレンチ型PIPキャパシタ65に対してもこの拡散層61を形成することで、分離絶縁層53に印加される電圧を低減できる。<実施例4>図4は、この発明の第4実施例のトレンチ型PIPキャパシタ50とその周辺の要部断面図である。図3との違いは、トレンチ52が拡散層63を貫通して形成されている点である。半導体基板51と第1ポリシリコン54の間に高い電圧が印加された場合、半導体基板51と拡散層63のpn接合64でも電圧を分担するため、分離絶縁層53に印加される電圧を軽減できて、分離絶縁層53の絶縁破壊を防止することができる。しかし、実施例3に比べて、半導体基板51と拡散層63で形成されるpn接合64で分担する電圧は小さくなるため、分離絶縁層53の絶縁破壊を防止する働きは実施例1に比べると低くなる。尚、図示しないが、実施例2のトレンチ型PIPキャパシタ65に対してもこの拡散層63を形成することで、分離絶縁層53に印加される電圧を低減できる。<実施例5>図5は、この発明の第5実施例のパワー集積回路装置の要部断面図である。このパワー半導体装置は、トレンチ型PIPキャパシタ22dを同一半導体基板に形成した卜レンチゲート構造の縦型パワーMOSFET21を有するパワーICである。この卜レンチゲート構造の縦型パワーMOSFET21は縦型IGBTのような縦型パワーMOS素子の場合もある。トレンチ型PIPキャパシタの構成は前記の実施例1と同じである。尚、ここでは説明を省くが、実施例2のトレンチ型PIPキャパシタを適用する場合もある。また、図5において、上図の右側と下図の左側は矢印で示すように連続して繋がっている。これは図6~図10においても同じである。n型半導体層2とこのn型半導体層2上のn型エピタキシャル層3からなる半導体基板に、トレンチゲート構造の縦型パワーMOSFET21と制御回路を構成するプレーナゲート構造の横型MOSFET22aおよびトレンチ型PIPキャパシタ22dこのキャパシタは図1のトレンチ型PIPキャパシタ50と同じが形成されている。卜レンチゲート構造の縦型パワーMOSFET21の端部には耐圧終端構造23が形成されている。このトレンチ型PIPキャパシタ22dのトレンチ35bと横型MOSFET22aのゲートを構成するトレンチ35aは同時に形成することで製造コストを低減することができる。卜レンチゲート構造の縦型パワーMOSFET21は、トレンチ35aの内壁にゲート酸化膜7aが配置され、このゲート酸化膜7aを介してゲート電極配線となるポリシリコン6aが埋め込まれたトレンチゲート構造を有している。また、p型チャネル領域5とその表面層に配置されたn型ソース領域9a、p型チャネル領域5に接続する高濃度でn型ソース領域9aより深いp型コンタクト領域10を備えている。n型ソース領域9aとp型コンタクト領域10は配線となるメタル層12fに接続されて、このメタル層12fは卜レンチゲート構造の縦型パワーMOSFET21のソース端子ともなる。また、半導体基板の裏面にはメタル層1が形成され、このメタル層1はドレイン端子となる。ポリシリコン6aとメタル層12fの間には層間絶縁膜13aが配置され互いを電気的に絶縁されている。耐圧終端構造23は、酸化膜11d上のポリシリコン6aと接続するメタル層12gが配置されたフィールドプレート構造となっている。このフィールドプレート構造は耐圧を向上させる働きをする。制御回路を構成する横型MOSFET22aは、p型ウエル領域4aと、n型ドレイン領域とn型ソース領域9bドレイン領域とソース領域は共に9bを付す、p型コンタクト領域8aにより構成される。また、メタル層12a、12bがそれぞれドレイン端子およびソース端子となる。メタル層12cはバックゲート端子としてp型コンタクト領域8aに接続され、ポリシリコン6bがゲート端子となる。トレンチ型PIPキャパシタ22d図1のトレンチ型PIPキャパシタ50と同じは、以下の構造となっている。トレンチ35bに埋め込まれたポリシリコン6c図1の第1ポリシリコン54と同じを下部電極とする。そして、この下部電極の上に容量絶縁層15図1の容量絶縁層55と同じが配置される。さらにこの容量絶縁層15の上に上部電極となるポリシリコン14図1の第2ポリシリコン56と同じを備える。下部電極のポリシリコン6cとn型エピタキシャル層3の間には酸化膜6d図1の第1絶縁層に相当し分離絶縁層53ともいうが配置され、n型エピタキシャル層3からトレンチ型PIPキャパシタ22dを電気的に絶縁している。メタル層12eは、層間絶縁膜13b上に配置され、トレンチ型PIPキャパシタ22dの上部電極であるポリシリコン14と制御回路を構成する他の半導体素子とを電気的に接続する。また、ポリシリコン6cの表面高さとn型エピタキシャル層3の表面高さを同じにする。これは、全面に着いたポリシリコン6cをn型エピタキシャル層3をストッパとして用いてエッチングすることで行なわれる。また、ここでは図示しないが、下部電極のポリシリコン6cは、図1で説明したように、奥行き方向に伸びたトレンチ35bの端部側壁に沿って表面に引き出され、例えば、メタル層12gと接続され、さらにそのメタル層12gは他の半導体素子と電気的に綾続されている。横型MOSFET22aとトレンチ型PIPキャパシタ22dの間には酸化膜11aLOCOSが形成され素子分離領域としての働きをする。また、ここでは図示しないが、制御回路などを構成する他の横型MOSFETとの間に酸化膜11b,11cLOCOSが形成され、回路素子間の素子分離領域としての働きをする。本発明におけるトレンチ型PIPキャパシタ22dの端部32にできる段差32a図1の段差60と同じは、トレンチ35b内に下部電極であるポリシリコン6aが埋め込まれているため、図3に示す従来のプレーナ型PIPキャパシタ22cの端部31にできる段差31aよりもポリシリコン6cの厚さ分だけ小さくなる。例えば、トレンチ型PIPキャパシタ22dとプレーナ型PIPキャパシタ22cの下側のポリシリコン6cを0.5μm、容量絶縁層15を0.025μm、上側のポリシリコン14を0.25μmとした場合について説明する。これらの数値は一例であり、これに限るものではない。図5のトレンチ型PIPキャパシタ22dにおいて、下側のポリシリコン6cの表面高さ上端面の高さは周囲のn型エピタキシャル層3の表面高さと同じであるため、段差32aとしては、容量絶縁層15の厚さと上側のポリシリコン14の厚さの合計の厚さ図1の合計の厚さT4と同じであり、0.025μm0.25μm=0.275μmとなる。一方、図10のプレーナ型PIPキャパシタ22cの段差31aは、下側のポリシリコン6cの厚さと容量絶縁層15の厚さと上側のポリシリコン14の厚さの合計の厚さであり、0.5μm0.025μm0.25μm=0.775μmとなる。つまり、トレンチ型PIPキャパシタ22dの段差32aは、プレーナ型PIPキャパシタ22cの段差31aに対して0.5μm=下側のポリシリコン6cの厚さ低減できる。これにより、配線となるメタル層12eを過度に厚くする必要がなくなり、またCMP法のような特別の平坦化処理も不要となる。その結果、製造コストの増加を抑制して、回路部の微細化に対する障害を取り除くことができる。本発明のトレンチ型PIPキャパシタ22dを形成するにあたっては、上部電極である上側のポリシリコン14と下部電極である下側のポリシリコン6cの間に挟まれる容量絶縁層15をシリコン酸化膜とすることで一般的なICプロセスとの融合が容易になる。また、このシリコン酸化膜をCVDChemicalVaporDeposition法で形成することで、他の半導体素子の特性を変動させるような熱履歴を増やすことなく形成が可能となる。さらに、トレンチを形成するにあたっては、出力段半導体素子であるトレンチゲート構造の縦型パワーMOSFET21の卜レンチ35aとトレンチ型PIPキャパシタ22dのトレンチ35bを同じ工程で同時に作成することによって、工程の短縮化が可能となり製造コストを低減できる。一般的にパワーICでは出力段半導体素子に高電圧を印加して使用されることが多い。この場合、トレンチゲート構造の縦型パワーMOSFET21のドレイン端子と同電位であるn型エピタキシャル層3は高電位となる。この条件下で下部電極であるポリシリコン6cを低電位で使用する場合、n型エピタキシャル層3と下側のポリシリコン6cの間に高電圧が印加される。そのため、酸化膜6dは絶縁破壊しないように厚く形成する必要がある。しかしながら、酸化膜6dを厚くする場合は、卜レンチ幅トレンチの開口部の大きさを酸化膜6dが厚くなった分だけ広げる必要があり、パワーICの微細化を進める上での障害となる。一方、酸化膜6dを厚くしない場合は、n型エピタキシャル層3と下部電極であるポリシリコン6c間に高電圧が印加されないようにする必要がある。そうするためには、下部電極であるポリシリコン6cの電位が低電位にならないように、回路設計をする必要があり、回路設計上の制約となる。つぎに、n型エピタキシャル層3とポリシリコン6c間に印加される電圧を低減する方策について実施例6にて説明する。<実施例6>図6は、この発明の第6実施例のパワー集積回路装置の要部断面図である。図5との違いは、n型エピタキシャル層3の表面層にp型拡散層18図3の拡散層61に相当するを形成し、このp型拡散層18の表面層にトレンチ35bを配置し、このトレンチ35bを酸化膜6dを介して下部電極であるポリシリコン6cを埋め込んだ点である。つまり、トレンチ35bをp型拡散層18で包むような形になる。n型エピタキシャル層3と下部電極用のポリシリコン6cの間に高電圧が印加されたとき、p型拡散層18とnエピタキシャル層3のpn接合18aが逆バイアスされ、pn接合18aから空乏層が伸びる。これにより、印加される電圧がpn接合18aでも分担され、酸化膜6dに印加される電界が緩和される。このため、p型拡散層18を設けることで、酸化膜6dを過度に厚くすることなく絶縁破壊を防止できる。その結果、トレンチ35bの幅を広くする必要が無くなり、パワーICの微細化を阻害する要因を排除することができる。また、p型拡散層18を設けることで、n型エピタキシャル3の電位によらず、下部電であるポリシリコン6cの電位を自由に設定できて、回路設計の自由度が増すという効果がある。尚、実施例2のトレンチ型PIPキャパシタ65を適用することで、段差32aがさらに小さくなり、パワーICをさらに微細化することができる。<実施例7>図7は、この発明の第7実施例のパワー集積回路装置の要部断面図である。図6との違いは、p型拡散層17をトレンチ35bが貫通してn型エピタキシャル層3に達している点である。この場合は、卜レンチゲート構造の縦型パワーMOSFET21のトレンチ35aとトレンチ型PIPキャパシタ22dのトレンチ35bを同時に形成でき、またp型チャネル領域5およびp型拡散層17を同時に形成することができるので製造コストを低減できる。このようにp型拡散層17がトレンチ35b全体を完全に覆うように配置されていなくても電界緩和の働きをする。尚、実施例2のトレンチ型PIPキャパシタ65を適用することで、段差32aがさらに小さくなり、パワーICをさらに微細化することができる。<実施例8>図8は、この発明の第8実施例のパワー集積回路装置の要部断面図である。図5との違いは、トレンチゲート構造の縦型パワーMOSFET21をプレーナゲート構造の縦型パワーMOSFET21aに代えた点である。このようにプレーナゲート構造の縦型パワーMOSFETを有するパワーICに前記したトレンチ型PIPキャパシタを適用した場合も、製造コストの増大を抑制して、パワーICの微細化を行なうことができる。尚、実施例8では実施例1のトレンチ型PIPキャパシタ50を適用した場合について説明したが、実施例2のトレンチ型PIPキャパシタ65や実施例3、4のように拡散層61,63を有する構造を適用することもある。この場合も前記と同様の効果を得ることができる。"