"上面、下面および4つの側面を有する本体と、前記本体の少なくとも1つの側面に配置された複数のワイヤを含む配線とを備え、前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面と下面の少なくとも一方に配置されて前記複数のワイヤに電気的に接続された複数の端子とを有し、前記複数の階層部分の各々は、半導体チップを含み、前記複数のワイヤは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含み、前記複数の階層部分のうちの少なくとも1つにおいて、前記半導体チップは、前記複数の共通ワイヤに電気的に接続されていると共に、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されていることを特徴とする積層チップパッケージ。前記本体は、更に、前記複数の端子を含むインターポーザ層を有することを特徴とする請求項1記載の積層チップパッケージ。前記複数の階層部分の各々は、更に、前記複数の共通ワイヤに電気的に接続された複数の共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、前記複数の階層部分のうちの少なくとも1つにおいて、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続されていることを特徴とする請求項1記載の積層チップパッケージ。前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項1記載の積層チップパッケージ。前記半導体チップは、4つの側面を有し、前記階層部分は、更に、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含み、前記絶縁部は、前記複数のワイヤが配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有することを特徴とする請求項1記載の積層チップパッケージ。前記複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含み、前記第1の種類の階層部分では、前記半導体チップは、前記複数の共通ワイヤに電気的に接続されていると共に、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続され、前記第2の種類の階層部分では、前記半導体チップは、いずれのワイヤにも電気的に接続されていないことを特徴とする請求項1記載の積層チップパッケージ。前記第1の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第2の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項6記載の積層チップパッケージ。前記複数の階層部分の各々は、更に、前記複数の共通ワイヤに電気的に接続された複数の共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、前記第1の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続され、前記第2の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続されていないことを特徴とする請求項6記載の積層チップパッケージ。請求項1記載の積層チップパッケージを複数個製造する方法であって、各々が前記主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備えたことを特徴とする積層チップパッケージの製造方法。前記複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含み、前記第1の種類の階層部分では、前記半導体チップは、前記複数の共通ワイヤに電気的に接続されていると共に、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続され、前記第2の種類の階層部分では、前記半導体チップは、いずれのワイヤにも電気的に接続されていないことを特徴とする請求項9記載の積層チップパッケージの製造方法。前記第1の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第2の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項10記載の積層チップパッケージの製造方法。前記複数の階層部分の各々は、更に、前記複数の共通ワイヤに電気的に接続された複数の共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、前記第1の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続され、前記第2の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続されておらず、前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記複数の共通電極および前記選択的接続電極が前記半導体チップ予定部に電気的に接続され、正常に動作しない半導体チップ予定部では前記複数の共通電極および前記選択的接続電極が前記半導体チップ予定部に電気的に接続されないように、前記複数の共通電極および前記選択的接続電極を形成する工程とを含むことを特徴とする請求項11記載の積層チップパッケージの製造方法。積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えた複合型積層チップパッケージであって、前記主パッケージは、上面、下面および4つの側面を有する本体と、前記本体の少なくとも1つの側面に配置された複数のワイヤを含む配線とを備え、前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面と下面の少なくとも一方に配置されて前記複数のワイヤに電気的に接続された複数の端子とを有し、前記複数の階層部分の各々は、半導体チップを含み、前記複数のワイヤは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含み、前記複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含み、前記第1の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第1の種類の階層部分では、前記半導体チップは、前記複数の共通ワイヤに電気的に接続されていると共に、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続され、前記第2の種類の階層部分における前記半導体チップは正常に動作しないものであり、前記第2の種類の階層部分では、前記半導体チップは、いずれのワイヤにも電気的に接続されておらず、前記追加部分は、少なくとも1つの追加半導体チップと、前記少なくとも1つの追加半導体チップが前記少なくとも1つの第2の種類の階層部分における半導体チップの代替となるように、前記主パッケージにおける前記複数の端子と前記少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする複合型積層チップパッケージ。前記本体は、更に、前記複数の端子を含むインターポーザ層を有することを特徴とする請求項13記載の複合型積層チップパッケージ。前記追加部分は、上面、下面および4つの側面を有する追加部分本体を備え、前記追加部分本体は、前記少なくとも1つの追加半導体チップを含み、前記追加部分配線は、前記追加部分本体の少なくとも1つの側面に配置された複数の追加部分ワイヤと、前記追加部分本体の上面に配置されて前記複数の追加部分ワイヤに電気的に接続された複数の第1の追加部分端子と、前記追加部分本体の下面に配置されて前記複数の追加部分ワイヤに電気的に接続された複数の第2の追加部分端子とを含むことを特徴とする請求項13記載の複合型積層チップパッケージ。前記複数の階層部分の各々は、更に、前記複数の共通ワイヤに電気的に接続された複数の共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、前記第1の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続され、前記第2の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ワイヤおよび前記階層依存ワイヤに電気的に接続されていないことを特徴とする請求項13記載の複合型積層チップパッケージ。前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項13記載の複合型積層チップパッケージ。前記階層部分内の半導体チップは、4つの側面を有し、前記階層部分は、更に、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含み、前記絶縁部は、前記複数のワイヤが配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有することを特徴とする請求項13記載の複合型積層チップパッケージ。請求項13記載の複合型積層チップパッケージを製造する方法であって、前記主パッケージを作製する工程と、前記追加部分を作製する工程と、前記主パッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えたことを特徴とする複合型積層チップパッケージの製造方法。特許文献1に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeoWaferを作製するため、NeoWaferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。前述のように、特許文献2には、それぞれフレキシブルなポリマー基板に1以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献2には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する2方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。特許文献2に記載された多層モジュールでは、1つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、90~99である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。前述のように、特許文献3には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、1つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献3に記載された技術のように、積層チップパッケージに含まれる1つ以上の不良チップを特定し、この1つ以上の不良チップへのアクセスを不能化することが考えられる。しかし、積層チップパッケージにおいて、不良チップへのアクセスを不能化する場合には、以下のような2つの問題が生じる。第1の問題は、不良チップと積層チップパッケージの複数の端子が配線によって電気的に接続されているため、このことが、積層チップパッケージの誤動作の原因となり得るということである。第2の問題は、所定の数のチップを含む積層チップパッケージにおいて、積層チップパッケージに含まれる全てのチップが良品である場合において所望のメモリ容量のメモリデバイスを実現できる場合には、積層チップパッケージに含まれる不良チップへのアクセスを不能化しただけでは、所望のメモリ容量のメモリデバイスを実現することができないということである。本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む積層チップパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。本発明の積層チップパッケージは、上面、下面および4つの側面を有する本体と、本体の少なくとも1つの側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面と下面の少なくとも一方に配置されて複数のワイヤに電気的に接続された複数の端子とを有している。複数の階層部分の各々は、半導体チップを含んでいる。複数のワイヤは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含んでいる。複数の階層部分のうちの少なくとも1つにおいて、半導体チップは、複数の共通ワイヤに電気的に接続されていると共に、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されている。本発明の積層チップパッケージにおいて、本体は、更に、複数の端子を含むインターポーザ層を有していてもよい。また、本発明の積層チップパッケージにおいて、複数の階層部分の各々は、更に、複数の共通ワイヤに電気的に接続された複数の共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、複数の階層部分のうちの少なくとも1つにおいて、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されている。また、本発明の積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。また、本発明の積層チップパッケージにおいて、半導体チップは、4つの側面を有し、階層部分は、更に、半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、複数のワイヤが配置された本体の少なくとも1つの側面に配置された少なくとも1つの端面を有していてもよい。また、本発明の積層チップパッケージにおいて、複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含んでいてもよい。第1の種類の階層部分では、半導体チップは、複数の共通ワイヤに電気的に接続されていると共に、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されている。第2の種類の階層部分では、半導体チップは、いずれのワイヤにも電気的に接続されていない。第1の種類の階層部分における半導体チップは正常に動作するものであってもよい。第2の種類の階層部分における半導体チップは正常に動作しないものであってもよい。複数の階層部分が、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含んでいる場合、複数の階層部分の各々は、更に、複数の共通ワイヤに電気的に接続された複数の共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、第1の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されている。第2の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されていない。本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。本発明の積層チップパッケージの製造方法において、複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含んでいてもよい。第1の種類の階層部分では、半導体チップは、複数の共通ワイヤに電気的に接続されていると共に、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されている。第2の種類の階層部分では、半導体チップは、いずれのワイヤにも電気的に接続されていない。第1の種類の階層部分における半導体チップは正常に動作するものであってよい。第2の種類の階層部分における半導体チップは正常に動作しないものであってもよい。本発明の積層チップパッケージの製造方法において、複数の階層部分の各々は、更に、複数の共通ワイヤに電気的に接続された複数の共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、第1の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されている。第2の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されていない。積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では複数の共通電極および選択的接続電極が半導体チップ予定部に電気的に接続され、正常に動作しない半導体チップ予定部では複数の共通電極および選択的接続電極が半導体チップ予定部に電気的に接続されないように、複数の共通電極および選択的接続電極を形成する工程とを含んでいてもよい。本発明の複合型積層チップパッケージは、積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えている。主パッケージは、上面、下面および4つの側面を有する本体と、本体の少なくとも1つの側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面と下面の少なくとも一方に配置されて複数のワイヤに電気的に接続された複数の端子とを有している。複数の階層部分の各々は、半導体チップを含んでいる。複数のワイヤは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含んでいる。複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含んでいる。第1の種類の階層部分における半導体チップは正常に動作するものである。第1の種類の階層部分では、半導体チップは、複数の共通ワイヤに電気的に接続されていると共に、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続されている。第2の種類の階層部分における半導体チップは正常に動作しないものである。第2の種類の階層部分では、半導体チップは、いずれのワイヤにも電気的に接続されていない。追加部分は、少なくとも1つの追加半導体チップと、少なくとも1つの追加半導体チップが少なくとも1つの第2の種類の階層部分における半導体チップの代替となるように、主パッケージにおける複数の端子と少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えている。本発明の複合型積層チップパッケージにおいて、本体は、更に、複数の端子を含むインターポーザ層を有していてもよい。また、本発明の複合型積層チップパッケージにおいて、追加部分は、上面、下面および4つの側面を有する追加部分本体を備え、追加部分本体は、少なくとも1つの追加半導体チップを含んでいてもよい。この場合、追加部分配線は、追加部分本体の少なくとも1つの側面に配置された複数の追加部分ワイヤと、追加部分本体の上面に配置されて複数の追加部分ワイヤに電気的に接続された複数の第1の追加部分端子と、追加部分本体の下面に配置されて複数の追加部分ワイヤに電気的に接続された複数の第2の追加部分端子とを含んでいてもよい。また、本発明の複合型積層チップパッケージにおいて、複数の階層部分の各々は、更に、複数の共通ワイヤに電気的に接続された複数の共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、第1の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されている。第2の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ワイヤおよび階層依存ワイヤに電気的に接続されていない。また、本発明の複合型積層チップパッケージにおいて、階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。また、本発明の複合型積層チップパッケージにおいて、階層部分内の半導体チップは、4つの側面を有し、階層部分は、更に、半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、複数のワイヤが配置された本体の少なくとも1つの側面に配置された少なくとも1つの端面を有していてもよい。本発明の複合型積層チップパッケージの製造方法は、主パッケージを作製する工程と、追加部分を作製する工程と、主パッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。本発明の積層チップパッケージまたはその製造方法によれば、正常に動作しない半導体チップが配線に電気的に接続されないようにすることができる。また、本発明の積層チップパッケージに対しては、その複数の端子を用いて、正常に動作する半導体チップを含む追加部分を電気的に接続することが可能である。これにより、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。また、本発明の複合型積層チップパッケージまたはその製造方法によれば、主パッケージと追加部分とを積層し且つ互いに電気的に接続することによって、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1ないし図5を参照して、本発明の第1の実施の形態に係る積層チップパッケージの構成について説明する。図1は、本発明の第1の実施の形態に係る積層チップパッケージの斜視図である。図2は、下側から見た図1の積層チップパッケージを示す斜視図である。図3は、図1の積層チップパッケージの配線を除いた部分を示す斜視図である。図4は、図1に示した積層チップパッケージに含まれる1つの階層部分を示す平面図である。図5は、図4に示した階層部分を示す斜視図である。図1ないし図3に示したように、本実施の形態に係る積層チップパッケージ1は、上面2a、下面2b、および4つの側面2c,2d,2e,2fを有する本体2を備えている。側面2c,2dは互いに反対側を向き、側面2e,2fは互いに反対側を向いている。積層チップパッケージ1は、更に、本体2の少なくとも1つの側面に配置された複数のワイヤWを含む配線3を備えている。図1および図2に示した例では、複数のワイヤWは、側面2cにのみ配置されている。本体2は、積層された複数の階層部分10を含むと共に上面2Maと下面2Mbを有する主要部分2Mを有している。本体2は、更に、主要部分2Mの上面2Maと下面2Mbの少なくとも一方に配置されて複数のワイヤWに電気的に接続された複数の端子を有している。図1および図2に示した例では、複数の端子は、主要部分2Mの上面2Maに配置されて複数のワイヤWに電気的に接続された複数の第1の端子4と、主要部分2Mの下面2Mbに配置されて複数のワイヤWに電気的に接続された複数の第2の端子5を含んでいる。図1および図2に示した例では、本体2は、主要部分2Mの上面2Ma、すなわち主要部分2Mにおいて最も上に位置する階層部分10の上面に接合されたインターポーザ層11を有している。インターポーザ層11は、樹脂等の絶縁材料よりなる基板部11aと、複数の第1の端子4とを含んでいる。基板部11aは、主要部分2Mの上面2Maに接する下面とその反対側の上面とを有している。複数の第1の端子4は、基板部11aの上面に配置されている。従って、複数の第1の端子4は露出している。なお、複数の第1の端子4は、主要部分2Mの上面2Maに直接設けられていてもよい。また、図1および図2に示した例では、複数の第2の端子5は、主要部分2Mの下面2Mbに直接設けられている。しかし、本体2は、主要部分2Mの下面2Mb、すなわち主要部分2Mにおいて最も下に位置する階層部分10の下面に接合されたインターポーザ層を有していてもよい。このインターポーザ層は、絶縁材料よりなる基板部と、複数の第2の端子5とを含む。基板部は、主要部分2Mの下面2Mbに接する上面とその反対側の下面とを有する。複数の第2の端子5は、基板部の下面に配置される。本体2が複数の第1の端子4および複数の第2の端子5を有している場合には、複数の積層チップパッケージ1を積層し、互いに電気的に接続することが可能である。複数の積層チップパッケージ1を積層する場合、上下に隣接する任意の2つの積層チップパッケージ1において、上側の積層チップパッケージ1における複数の第2の端子5は、下側の積層チップパッケージ1における複数の第1の端子4に電気的に接続される。端子4,5の少なくとも一方は、半田材料よりなり端子4または端子5の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側の積層チップパッケージ1における複数の第2の端子5が下側の積層チップパッケージ1における複数の第1の端子4に電気的に接続される。複数の階層部分10は、主要部分2Mの上面2Maと下面2Mbの間において積層されている。上下に隣接する2つの階層部分10は、例えば接着剤によって接合されている。インターポーザ層11の基板部11aの下面は、例えば接着剤によって、最も上に位置する階層部分10の上面に接合されている。図1ないし図3には、一例として、主要部分2Mが、8つの階層部分10を含んでいる例を示している。しかし、主要部分2Mに含まれる階層部分10の数は8つに限らず、複数であればよい。以下、図1ないし図3に示した8つの階層部分10を互いに区別して表す場合には、8つの階層部分10を、上から順に符号L11,L12,L21,L22,L31,L32,L41,L42を付して表す。複数のワイヤWは、主要部分2M内の全ての階層部分10に共通する用途を有する複数の共通ワイヤWAと、互いに異なる階層部分10によって利用される複数の階層依存ワイヤWBとを含んでいる。複数の第1の端子4は、複数の共通ワイヤWAに電気的に接続された複数の共通端子4Aと、複数の階層依存ワイヤWBに電気的に接続された複数の階層依存端子4Bとを含んでいる。複数の第2の端子5は、複数の共通ワイヤWAに電気的に接続された複数の共通端子5Aと、複数の階層依存ワイヤWBに電気的に接続された複数の階層依存端子5Bとを含んでいる。次に、図4および図5を参照して、階層部分10について説明する。階層部分10は、半導体チップ30を含んでいる。半導体チップ30は、デバイスが形成された第1の面30aと、その反対側の第2の面30bと、互いに反対側を向いた第1の側面30cおよび第2の側面30d、ならびに互いに反対側を向いた第3の側面30eおよび第4の側面30fを有している。側面30c,30d,30e,30fは、それぞれ、本体2の側面2c,2d,2e,2fに向いている。階層部分10は、更に、半導体チップ30の4つの側面のうちの少なくとも1つの側面を覆う絶縁部31と、複数の共通ワイヤWAに電気的に接続された複数の共通電極32とを含んでいる。絶縁部31は、複数のワイヤWが配置された本体2の少なくとも1つの側面に配置された少なくとも1つの端面31aを有している。図4および図5に示した例では、絶縁部31は、半導体チップ30の4つの側面の全てを覆い、絶縁部31は、本体2の4つの側面に配置された4つの端面31aを有している。絶縁部31は、半導体チップ30の第1の面30aおよび複数の電極32も覆っている。電極32は、複数のワイヤWが配置された本体2の少なくとも1つの側面に配置された端面32cを有し、この端面32cに共通ワイヤWAが電気的に接続されている。複数の階層部分10のうちの少なくとも1つにおいて、複数の電極32は、半導体チップ30に接触してこれに電気的に接続されている。図4において、電極32中の破線の四角は、電極32のうち半導体チップ30に接触している部分を表している。各階層部分10は、更に、複数の階層依存ワイヤWBのうち、その階層部分10が利用する階層依存ワイヤWBにのみ選択的に、電気的に接続された1つ以上の選択的接続電極を含んでいる。図4および図5に示した例では、各階層部分10は、それぞれ異なる階層依存ワイヤWBに電気的に接続された2つの選択的接続電極36,37を含んでいる。複数の階層部分10のうちの少なくとも1つにおいて、選択的接続電極36,37が半導体チップ30に接触してこれに電気的に接続されることによって、半導体チップ30が、その階層部分10が利用する2つの階層依存ワイヤWBに電気的に接続されている。図4において、選択的接続電極36,37中の2つの破線の四角は、選択的接続電極36,37のうち半導体チップ30に接触している部分を表している。ここで、図1ないし図5に示した例における複数の階層依存ワイヤWBと選択的接続電極36,37について詳しく説明する。この例では、複数の階層依存ワイヤWBは、ワイヤWBC1,WBC2,WBC3,WBC4,WBR1,WBR2,WBR3,WBR4を含んでいる。ワイヤWBC1,WBR1は、階層部分L11,L12によって利用される。ワイヤWBC2,WBR2は、階層部分L21,L22によって利用される。ワイヤWBC3,WBR3は、階層部分L31,L32によって利用される。ワイヤWBC4,WBR4は、階層部分L41,L42によって利用される。図4および図5に示したように、選択的接続電極36は、分岐した4つの枝部を有している。選択的接続電極36の4つの枝部は、本体2の側面2cに配置された4つの端面36c1,36c2,36c3,36c4を有している。同様に、選択的接続電極37は、分岐した4つの枝部を有している。選択的接続電極37の4つの枝部は、本体2の側面2cに配置された4つの端面37c1,37c2,37c3,37c4を有している。ワイヤWBC1は、部分的に幅広に形成されることによって、階層部分L11,L12における選択的接続電極36の1つの枝部の端面36c1に接している。これにより、階層部分L11,L12の選択的接続電極36は、ワイヤWBC1に電気的に接続されている。ワイヤWBC1は、階層部分L11,L12以外の階層部分における選択的接続電極36には電気的に接続されていない。また、ワイヤWBR1は、部分的に幅広に形成されることによって、階層部分L11,L12における選択的接続電極37の1つの枝部の端面37c1に接している。これにより、階層部分L11,L12の選択的接続電極37は、ワイヤWBR1に電気的に接続されている。ワイヤWBR1は、階層部分L11,L12以外の階層部分における選択的接続電極37には電気的に接続されていない。ワイヤWBC2は、部分的に幅広に形成されることによって、階層部分L21,L22における選択的接続電極36の1つの枝部の端面36c2に接している。これにより、階層部分L21,L22の選択的接続電極36は、ワイヤWBC2に電気的に接続されている。ワイヤWBC2は、階層部分L21,L22以外の階層部分における選択的接続電極36には電気的に接続されていない。また、ワイヤWBR2は、部分的に幅広に形成されることによって、階層部分L21,L22における選択的接続電極37の1つの枝部の端面37c2に接している。これにより、階層部分L21,L22の選択的接続電極37は、ワイヤWBR2に電気的に接続されている。ワイヤWBR2は、階層部分L21,L22以外の階層部分における選択的接続電極37には電気的に接続されていない。ワイヤWBC3は、部分的に幅広に形成されることによって、階層部分L31,L32における選択的接続電極36の1つの枝部の端面36c3に接している。これにより、階層部分L31,L32の選択的接続電極36は、ワイヤWBC3に電気的に接続されている。ワイヤWBC3は、階層部分L31,L32以外の階層部分における選択的接続電極36には電気的に接続されていない。また、ワイヤWBR3は、部分的に幅広に形成されることによって、階層部分L31,L32における選択的接続電極37の1つの枝部の端面37c3に接している。これにより、階層部分L31,L32の選択的接続電極37は、ワイヤWBR3に電気的に接続されている。ワイヤWBR3は、階層部分L31,L32以外の階層部分における選択的接続電極37には電気的に接続されていない。ワイヤWBC4は、部分的に幅広に形成されることによって、階層部分L41,L42における選択的接続電極36の1つの枝部の端面36c4に接している。これにより、階層部分L41,L42の選択的接続電極36は、ワイヤWBC4に電気的に接続されている。ワイヤWBC4は、階層部分L41,L42以外の階層部分における選択的接続電極36には電気的に接続されていない。また、ワイヤWBR4は、部分的に幅広に形成されることによって、階層部分L41,L42における選択的接続電極37の1つの枝部の端面37c4に接している。これにより、階層部分L41,L42の選択的接続電極37は、ワイヤWBR4に電気的に接続されている。ワイヤWBR4は、階層部分L41,L42以外の階層部分における選択的接続電極37には電気的に接続されていない。複数の階層部分10は、少なくとも1つの第1の種類の階層部分を含んでいる。複数の階層部分10は、更に、少なくとも1つの第2の種類の階層部分を含んでいてもよい。第1の種類の階層部分における半導体チップ30は正常に動作するものであり、第2の種類の階層部分における半導体チップ30は正常に動作しないものである。以下、正常に動作する半導体チップ30を良品の半導体チップ30と言い、正常に動作しない半導体チップ30を不良の半導体チップ30と言う。以下、第1の種類の階層部分と第2の種類の階層部分とを区別する場合には、第1の種類の階層部分については符号10Aで表し、第2の種類の階層部分については符号10Bで表す。第1の種類の階層部分10Aでは、複数の共通電極32は、半導体チップ30に接触してこれに電気的に接続されている。第2の種類の階層部分10Bでは、複数の共通電極32は、半導体チップ30に接触していない。従って、第2の種類の階層部分10Bでは、複数の共通電極32は、半導体チップ30に電気的に接続されていない。また、第1の種類の階層部分10Aでは、選択的接続電極36,37が半導体チップ30に電気的に接続されることによって、選択的接続電極36,37が電気的に接続された2つの階層依存ワイヤWBに対して、半導体チップ30が電気的に接続されている。第2の種類の階層部分10Bでは、選択的接続電極36,37が半導体チップ30に電気的に接続されていないことによって、選択的接続電極36,37が電気的に接続された2つの階層依存ワイヤWBに対して、半導体チップ30は電気的に接続されていない。半導体チップ30は、フラッシュメモリ、DRAM、SRAM、MRAM、PROM、FeRAM等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ30は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ30を含む積層チップパッケージ1によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る積層チップパッケージ1によれば、積層チップパッケージ1に含まれる半導体チップ30の数を変えることにより、64GBギガバイト、128GB、256GB等の種々の容量のメモリデバイスを容易に実現することができる。半導体チップ30が複数のメモリセルを含んでいる場合、半導体チップ30が1つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ30は、良品の半導体チップである。半導体チップ30は、メモリチップに限らず、CPU、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。次に、本実施の形態に係る複合型積層チップパッケージについて説明する。本実施の形態に係る複合型積層チップパッケージは、積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えている。主パッケージは、本実施の形態に係る積層チップパッケージ1である。以下、主パッケージについても、符号1を付して表す。追加部分は、少なくとも1つの追加半導体チップと、この少なくとも1つの追加半導体チップが少なくとも1つの第2の種類の階層部分10Bにおける半導体チップ30の代替となるように、主パッケージ1における複数の端子4,5と少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えている。図6ないし図9は、追加部分の第1ないし第4の例を示している。図6ないし図9に示した追加部分51A,51B,51C,51Dは、いずれも、上面、下面および4つの側面を有する追加部分本体60と、追加部分配線53とを備えている。追加部分本体60は、1つの追加半導体チップ80を含んでいる。追加半導体チップ80の構成は、良品の半導体チップ30と同じである。追加部分本体60は、1つの第1の種類の階層部分10Aに相当する。以下、任意の追加部分については、符号51で表す。追加部分配線53は、追加部分本体60の少なくとも1つの側面に配置された複数の追加部分ワイヤAWと、追加部分本体60の上面に配置されて複数の追加部分ワイヤAWに電気的に接続された複数の第1の追加部分端子54と、追加部分本体60の下面に配置されて複数の追加部分ワイヤAWに電気的に接続された複数の第2の追加部分端子55とを含んでいる。複数の第1の追加部分端子54の形状および配置は、図1に示した複数の第1の端子4と同じである。複数の第2の追加部分端子55の形状および配置は、図2に示した複数の第2の端子5と同じである。追加部分本体60は、更に、追加半導体チップ80の4つの側面のうちの少なくとも1つの側面を覆う絶縁部81と、複数の追加部分ワイヤAWに電気的に接続された複数の電極82とを含んでいる。絶縁部81は、複数の追加部分ワイヤAWが配置された追加部分本体60の少なくとも1つの側面に配置された少なくとも1つの端面を有している。図6ないし図9に示した例では、絶縁部81は、追加半導体チップ80の4つの側面の全てを覆い、絶縁部81は、追加部分本体60の4つの側面に配置された4つの端面を有している。電極82は、複数の追加部分ワイヤAWが配置された追加部分本体60の少なくとも1つの側面に配置された端面を有し、この端面に追加部分ワイヤAWが電気的に接続されている。絶縁部81は、追加半導体チップ80の第1の面を覆っているが、複数の電極82を覆わずに、複数の電極82の周囲に配置されている。従って、複数の電極82は露出している。複数の第1の追加部分端子54は、複数の電極82を用いて構成されている。図6ないし図9では、絶縁部81の一部を破線で表している。また、追加部分51A,51B,51C,51Dは、追加部分本体60の下面において、複数の第2の追加部分端子55の周囲に配置された絶縁層56を備えている。図6ないし図9では、絶縁層56を破線で表している。複数の電極82は、追加半導体チップ80との電気的接続のための複数の第1の電極82Aと、追加半導体チップ80に接触しない複数の第2の電極82Bとを含んでいる。複数の第1の電極82Aは、追加半導体チップ80に接触してこれに電気的に接続されている。複数の追加部分ワイヤAWは、積層チップパッケージ1における複数のワイヤWと同様に、複数の共通ワイヤAWAと、複数の階層依存ワイヤAWBとを含んでいる。複数の第1の電極82Aは、複数の共通ワイヤAWAに電気的に接続されている。複数の第2の電極82Bは、複数の階層依存ワイヤAWBに電気的に接続されている。複数の第1の電極82Aは、積層チップパッケージ1における複数の共通電極32に対応する。複数の階層依存ワイヤAWBは、図1および図2に示したワイヤWBC1~WBC4,WBR1~WBR4に対応するワイヤAWBC1~AWBC4,AWBR1~AWBR4を含んでいる。追加部分本体60は、更に、階層部分10における2つの選択的接続電極36,37と同様の形状の選択的接続電極86,87を含んでいる。選択的接続電極86,87は、追加半導体チップ80に接触してこれに電気的に接続され、これにより、追加半導体チップ80が2つの階層依存ワイヤAWBに電気的に接続されている。図6に示した追加部分51Aでは、階層部分L11,L12と同様に、ワイヤAWBC1は、幅広に形成されることによって、ワイヤAWBC1が電気的に接続された第2の電極82Bの端面の他に、その電極82Bの端面の近傍に配置された選択的接続電極86の枝部の端面に接している。これにより、選択的接続電極86は、ワイヤAWBC1に電気的に接続されている。また、追加部分51Aにおいて、ワイヤAWBR1は、幅広に形成されることによって、ワイヤAWBR1が電気的に接続された第2の電極82Bの端面の他に、その電極82Bの端面の近傍に配置された選択的接続電極87の枝部の端面に接している。これにより、選択的接続電極87は、ワイヤAWBR1に電気的に接続されている。追加部分51Aは、階層部分L11,L12と同等の構成および機能を有する。追加部分51Aは、階層部分L11またはL12が第2の種類の階層部分10Bである場合に、階層部分L11またはL12の代替となるものである。追加部分51Aにおける追加部分配線53は、追加半導体チップ80が階層部分L11またはL12における半導体チップ30の代替となるように、主パッケージ1における複数の端子4,5と追加半導体チップ80との電気的接続関係を規定する。図7に示した追加部分51Bでは、階層部分L21,L22と同様に、ワイヤAWBC2は、幅広に形成されることによって、ワイヤAWBC2が電気的に接続された第2の電極82Bの端面の他に、その電極82Bの端面の近傍に配置された選択的接続電極86の枝部の端面に接している。これにより、選択的接続電極86は、ワイヤAWBC2に電気的に接続されている。また、追加部分51Bにおいて、ワイヤAWBR2は、幅広に形成されることによって、ワイヤAWBR2が電気的に接続された第2の電極82Bの端面の他に、その電極82Bの端面の近傍に配置された選択的接続電極87の枝部の端面に接している。これにより、選択的接続電極87は、ワイヤAWBR2に電気的に接続されている。追加部分51Bは、階層部分L21,L22と同等の構成および機能を有する。追加部分51Bは、階層部分L21またはL22が第2の種類の階層部分10Bである場合に、階層部分L21またはL22の代替となるものである。追加部分51Bにおける追加部分配線53は、追加半導体チップ80が階層部分L21またはL22における半導体チップ30の代替となるように、主パッケージ1における複数の端子4,5と追加半導体チップ80との電気的接続関係を規定する。図8に示した追加部分51Cでは、階層部分L31,L32と同様に、ワイヤAWBC3は、幅広に形成されることによって、ワイヤAWBC3が電気的に接続された第2の電極82Bの端面の他に、その電極82Bの端面の近傍に配置された選択的接続電極86の枝部の端面に接している。これにより、選択的接続電極86は、ワイヤAWBC3に電気的に接続されている。また、追加部分51Cにおいて、ワイヤAWBR3は、幅広に形成されることによって、ワイヤAWBR3が電気的に接続された第2の電極82Bの端面の他に、その電極82Bの端面の近傍に配置された選択的接続電極87の枝部の端面に接している。これにより、選択的接続電極87は、ワイヤAWBR3に電気的に接続されている。追加部分51Cは、階層部分L31,L32と同等の構成および機能を有する。追加部分51Cは、階層部分L31またはL32が第2の種類の階層部分10Bである場合に、階層部分L31またはL32の代替となるものである。追加部分51Cにおける追加部分配線53は、追加半導体チップ80が階層部分L31またはL32における半導体チップ30の代替となるように、主パッケージ1における複数の端子4,5と追加半導体チップ80との電気的接続関係を規定する。図9に示した追加部分51Dでは、階層部分L41,L42と同様に、ワイヤAWBC4は、幅広に形成されることによって、ワイヤAWBC4が電気的に接続された第2の電極82Bの端面の他に、その電極82Bの端面の近傍に配置された選択的接続電極86の枝部の端面に接している。これにより、選択的接続電極86は、ワイヤAWBC4に電気的に接続されている。また、追加部分51Dにおいて、ワイヤAWBR4は、幅広に形成されることによって、ワイヤAWBR4が電気的に接続された第2の電極82Bの端面の他に、その電極82Bの端面の近傍に配置された選択的接続電極87の枝部の端面に接している。これにより、選択的接続電極87は、ワイヤAWBR4に電気的に接続されている。追加部分51Dは、階層部分L41,L42と同等の構成および機能を有する。追加部分51Dは、階層部分L41またはL42が第2の種類の階層部分10Bである場合に、階層部分L41またはL42の代替となるものである。追加部分51Dにおける追加部分配線53は、追加半導体チップ80が階層部分L41またはL42における半導体チップ30の代替となるように、主パッケージ1における複数の端子4,5と追加半導体チップ80との電気的接続関係を規定する。本実施の形態に係る積層チップパッケージ1において、第2の階層部分10Bでは、複数の電極32および選択的接続電極36,37は半導体チップ30に電気的に接続されていない。そのため、第2の階層部分10Bにおける不良の半導体チップ30は、複数のワイヤWに電気的に接続されず、その結果、使用不能にされる。本実施の形態では、積層チップパッケージ1が1つ以上の第2の階層部分10Bを含む場合、その積層チップパッケージ1を主パッケージ1として、1つ以上の第2の階層部分10Bの代替となる1つ以上の追加部分51と主パッケージ1とを積層して、複合型積層チップパッケージを構成する。この複合型積層チップパッケージは、不良の半導体チップ30を含まない積層チップパッケージ1と同等の機能を有する。追加部分51A~51Dのいずれかを用いて複合型積層チップパッケージを構成する場合、追加部分51A~51Dは、いずれも主パッケージ1の上または下に配置することができる。追加部分51A~51Dのいずれかを、主パッケージ1の上に配置した場合には、追加部分51A~51Dにおける複数の第2の追加部分端子55が主パッケージ1における複数の第1の端子4に電気的に接続される。追加部分51A~51Dのいずれかを、主パッケージ1の下に配置した場合には、追加部分51A~51Dにおける複数の第1の追加部分端子54が主パッケージ1における複数の第2の端子5に電気的に接続される。また、2つ以上の追加部分51の積層体を主パッケージ1の上または下に配置して複合型積層チップパッケージを構成することもできる。この場合には、上下に隣接する2つの追加部分51において、上側の追加部分51における複数の第2の追加部分端子55が下側の追加部分51における複数の第1の追加部分端子54に電気的に接続される。また、主パッケージ1の上下に、それぞれ1つ以上の追加部分51を配置して複合型積層チップパッケージを構成することもできる。上述のいずれの構成の複合型積層チップパッケージにおいても、追加部分51における追加半導体チップ80は、主パッケージ1における不良の半導体チップ30の代替となるように、追加部分配線53を介して主パッケージ1における複数のワイヤWに電気的に接続される。図10ないし図16は、複合型積層チップパッケージの第1ないし第7の例を示している。図10に示した第1の例は、主パッケージ1における階層部分L11またはL12が第2の種類の階層部分10Bである場合の例である。この例では、階層部分L11またはL12の代替となる追加部分51Aを主パッケージ1の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分51Aにおける選択的接続電極86,87は、階層部分L11,L12と同様に、それぞれ主パッケージ1におけるワイヤWBC1,WBR1に電気的に接続される。図11に示した第2の例は、主パッケージ1における階層部分L21またはL22が第2の種類の階層部分10Bである場合の例である。この例では、階層部分L21またはL22の代替となる追加部分51Bを主パッケージ1の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分51Bにおける選択的接続電極86,87は、階層部分L21,L22と同様に、それぞれ主パッケージ1におけるワイヤWBC2,WBR2に電気的に接続される。図12に示した第3の例は、主パッケージ1における階層部分L31またはL32が第2の種類の階層部分10Bである場合の例である。この例では、階層部分L31またはL32の代替となる追加部分51Cを主パッケージ1の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分51Cにおける選択的接続電極86,87は、階層部分L31,L32と同様に、それぞれ主パッケージ1におけるワイヤWBC3,WBR3に電気的に接続される。図13に示した第4の例は、主パッケージ1における階層部分L41またはL42が第2の種類の階層部分10Bである場合の例である。この例では、階層部分L41またはL42の代替となる追加部分51Dを主パッケージ1の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分51Dにおける選択的接続電極86,87は、階層部分L41,L42と同様に、それぞれ主パッケージ1におけるワイヤWBC4,WBR4に電気的に接続される。図14に示した第5の例は、主パッケージ1における階層部分L21またはL22が第2の種類の階層部分10Bである場合の例である。この例では、階層部分L21またはL22の代替となる追加部分51Bを主パッケージ1の下に配置して複合型積層チップパッケージを構成している。第5の例の複合型積層チップパッケージは、図11に示した第2の例における複合型積層チップパッケージと同等の構成である。なお、階層部分L11またはL12の代替となる追加部分51Aを主パッケージ1の下に配置して、図10に示した第1の例と同等の複合型積層チップパッケージを構成してもよい。また、階層部分L31またはL32の代替となる追加部分51Cを主パッケージ1の下に配置して、図12に示した第3の例と同等の複合型積層チップパッケージを構成してもよい。また、階層部分L41またはL42の代替となる追加部分51Dを主パッケージ1の下に配置して、図13に示した第4の例と同等の複合型積層チップパッケージを構成してもよい。図15に示した第6の例は、主パッケージ1における階層部分L21,L22の一方と、階層部分L31,L32の一方とが第2の種類の階層部分10Bである例である。この例では、階層部分L31またはL32の代替となる追加部分51Cと、階層部分L21またはL22の代替となる追加部分51Bとの積層体を、主パッケージ1の上に配置して複合型積層チップパッケージを構成している。図16に示した第7の例は、主パッケージ1における階層部分L21,L22の一方と、階層部分L31,L32の一方とが第2の種類の階層部分10Bである例である。この例では、階層部分L31またはL32の代替となる追加部分51Cと、階層部分L21またはL22の代替となる追加部分51Bとの積層体を、主パッケージ1の下に配置して複合型積層チップパッケージを構成している。なお、本実施の形態に係る複合型積層チップパッケージの構成は、図10ないし図16に示した第1ないし第7の例に限られないことは言うまでもない。本実施の形態では、主パッケージ1が1つ以上の第2の種類の階層部分10Bを含んでいる場合、階層部分10Bが階層部分L11,L12,L21,L22,L31,L32,L41,L42のうちのどれであるかに応じて、階層部分10Bの代替となる追加部分51を選択し、選択された1つ以上の追加部分51と主パッケージ1とを積層し互いに電気的に接続して、複合型積層チップパッケージを構成する。これにより、本実施の形態によれば、主パッケージ1における第2の種類の階層部分10Bの数および位置に関わらずに、不良の半導体チップ30を含まない積層チップパッケージ1と同等の機能を有する複合型積層チップパッケージを容易に実現することができる。また、本実施の形態において、2つ以上の追加半導体チップ80を含む追加部分を用意し、この追加部分と、2つ以上の第2の種類の階層部分10Bを含む主パッケージ1とを積層して複合型積層チップパッケージを構成してもよい。2つ以上の追加半導体チップ80を含む追加部分の構成は、複数の共通電極32が絶縁部31から露出して複数の第1の電極82Aとなる点と、複数の第2の電極82Bが設けられる点と、複数の第2の端子5に対応する複数の第2の追加部分端子55の周囲に絶縁層56が設けられる点を除いて、2つ以上の第1の種類の階層部分10Aを含む積層チップパッケージ1の構成と同じである。この場合、積層チップパッケージ1における端子4,5、電極32,36,37およびワイヤWは、それぞれ、追加部分における端子54,55、電極82A,86,87およびワイヤAWに対応する。なお、2つ以上の追加半導体チップ80を含む追加部分では、そこに含まれる階層部分10A毎に、それが主パッケージ1におけるどの階層部分の代替になるかに応じて、電極86,87が、どの階層依存ワイヤAWBに電気的に接続されるかが選択される。以下、本実施の形態に係る積層チップパッケージ1を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージ1および複合型積層チップパッケージについて更に詳しく説明する。図17は、本実施の形態に係る積層チップパッケージ1を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、8つのメモリチップMC11,MC12,MC21,MC22,MC31,MC32,MC41,MC42と、これらのメモリチップを制御するコントローラ90とを備えている。メモリチップMC11,MC12,MC21,MC22,MC31,MC32,MC41,MC42は、それぞれ、図1および図2に示した積層チップパッケージ1における階層部分L11,L12,L21,L22,L31,L32,L41,L42内の半導体チップ30である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ90は、積層チップパッケージ1とは別に設けられ、積層チップパッケージ1の複数の第1の端子4または複数の第2の端子5に電気的に接続される。メモリデバイスは、更に、コントローラ90と8つのメモリチップを電気的に接続するデータバス91と、コントローラ90と8つのメモリチップを電気的に接続する1つ以上の共通線92とを備えている。8つのメモリチップは、それぞれ、データバス91が電気的に接続される複数の電極パッドと、1つ以上の共通線92が電気的に接続される1つ以上の電極パッドとを有している。データバス91は、アドレス、コマンド、データ等を伝達する。1つ以上の共通線92には、電源線や、データバス91が伝達する信号以外の信号であって8つのメモリチップで共通に利用される信号を伝達する信号線がある。8つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドCEと、レディー/ビジー信号を出力する電極パッドR/Bを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー/ビジー信号は、メモリチップの動作状態を示す信号である。図17に示したメモリデバイスは、更に、信号線93C1,93C2,93C3,93C4を備えている。信号線93C1は、コントローラ90とメモリチップMC11,MC12の電極パッドCEとを電気的に接続し、チップイネーブル信号CE1を伝達する。信号線93C2は、コントローラ90とメモリチップMC21,MC22の電極パッドCEとを電気的に接続し、チップイネーブル信号CE2を伝達する。信号線93C3は、コントローラ90とメモリチップMC31,MC32の電極パッドCEとを電気的に接続し、チップイネーブル信号CE3を伝達する。信号線93C4は、コントローラ90とメモリチップMC41,MC42の電極パッドCEとを電気的に接続し、チップイネーブル信号CE4を伝達する。図17に示したメモリデバイスは、更に、信号線93R1,93R2,93R3,93R4を備えている。信号線93R1は、コントローラ90とメモリチップMC11,MC12の電極パッドR/Bとを電気的に接続し、レディー/ビジー信号R/B1を伝達する。信号線93R2は、コントローラ90とメモリチップMC21,MC22の電極パッドR/Bとを電気的に接続し、レディー/ビジー信号R/B2を伝達する。信号線93R3は、コントローラ90とメモリチップMC31,MC32の電極パッドR/Bとを電気的に接続し、レディー/ビジー信号R/B3を伝達する。信号線93R4は、コントローラ90とメモリチップMC41,MC42の電極パッドR/Bとを電気的に接続し、レディー/ビジー信号R/B4を伝達する。このように、図17に示した例では、信号線93C1,93R1をメモリチップMC11,MC12で共用し、信号線93C2,93R2をメモリチップMC21,MC22で共用し、信号線93C3,93R3をメモリチップMC31,MC32で共用し、信号線93C4,93R4をメモリチップMC41,MC42で共用している。しかし、信号線93C1,93C2,93C3,93C4の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する8つの信号線を設けてもよい。また、信号線93R1,93R2,93R3,93R4の代りに、メモリチップ毎に異なるレディー/ビジー信号を伝達する8つの信号線を設けてもよい。図1および図2に示した積層チップパッケージ1において、複数の共通ワイヤWAは、データバス91と1つ以上の共通線92の一部を構成する。従って、複数の共通ワイヤWAは、主要部分2M内の全ての半導体チップ30メモリチップで共通に使用される信号等を伝達するという、主要部分2M内の全ての階層部分10に共通する用途を有する。ワイヤWBC1,WBC2,WBC3,WBC4は、それぞれ信号線93C1,93C2,93C3,93C4の一部を構成する。また、ワイヤWBR1,WBR2,WBR3,WBR4は、それぞれ信号線93R1,93R2,93R3,93R4の一部を構成する。図17は、積層チップパッケージ1が不良の半導体チップ30メモリチップを含まない場合を表している。ここで、積層チップパッケージ1が1つ以上の不良の半導体チップ30メモリチップを含む場合おける本実施の形態の対処方法について説明する。図18は、一例として、階層部分L22のメモリチップMC22が不良である場合における対処方法を示している。図18は、複数のメモリチップと信号線93C1,93C2,93C3,93C4,93R1,93R2,93R3,93R4との関係を表している。メモリチップMC22が不良である場合、階層部分L22では、複数の電極32および選択的接続電極36,37はメモリチップMC22に電気的に接続されていない。そのため、不良のメモリチップMC22は、複数のワイヤWに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、図11または図14に示したように、積層チップパッケージ1を主パッケージ1として、階層部分L22と同等の構成および機能を有する追加部分51Bと主パッケージ1とを積層して、複合型積層チップパッケージを構成する。図18では、追加部分51Bにおける追加半導体チップ80であるメモリチップを記号AMCで表している。メモリチップAMCは、追加部分配線53を介して主パッケージ1における複数のワイヤWに電気的に接続される。特に、追加部分51Bにおける選択的接続電極86,87は、階層部分L22と同様に、それぞれ主パッケージ1におけるワイヤWBC2,WBR2に電気的に接続される。その結果、図18に示したように、メモリチップAMCの電極パッドCE,R/Bは、それぞれ、信号線93C2,93R2に電気的に接続される。これにより、複合型積層チップパッケージは、不良の半導体チップ30メモリチップを含まない積層チップパッケージ1と同等の機能を有することになる。次に、図19を参照して、半導体チップ30メモリチップに含まれるメモリセルの構成の一例について説明する。図19に示したメモリセル40は、P型シリコン基板41の表面の近傍に形成されたソース42およびドレイン43を備えている。ソース42およびドレイン43は、共にN型の領域である。ソース42とドレイン43は、これらの間にP型シリコン基板41の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル40は、更に、ソース42とドレイン43の間において基板41の表面上に順に積層された絶縁膜44、浮遊ゲート45、絶縁膜46および制御ゲート47を備えている。メモリセル40は、更に、ソース42、ドレイン43、絶縁膜44、浮遊ゲート45、絶縁膜46および制御ゲート47を覆う絶縁層48を備えている。この絶縁層48には、ソース42、ドレイン43、制御ゲート47のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル40は、それぞれ、ソース42、ドレイン43、制御ゲート47の上方の位置で絶縁層48上に形成されたソース電極52、ドレイン電極53、制御ゲート電極57を備えている。ソース電極52、ドレイン電極53、制御ゲート電極57は、それぞれ、対応するコンタクトホールを通して、ソース42、ドレイン43、制御ゲート47に接続されている。次に、本実施の形態に係る積層チップパッケージ1の製造方法について説明する。本実施の形態に係る積層チップパッケージ1の製造方法は、積層チップパッケージ1を複数個製造する方法である。この方法は、各々が主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージ1を複数個作製する工程とを備えている。以下、図20ないし図34を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ30となる予定の、配列された複数の半導体チップ予定部30Pを含む基礎構造物前ウェハ101を作製する。図20は、基礎構造物前ウェハ101を示す平面図である。図21は、図20に示した基礎構造物前ウェハ101の一部を拡大して示す平面図である。図22は、図21における22-22線断面図である。基礎構造物前ウェハ101を作製する工程では、具体的には、互いに反対側を向いた2つの面を有する1つの半導体ウェハ100における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部30Pが配列された基礎構造物前ウェハ101を作製する。基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ100としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図20は、理解を容易にするために、半導体ウェハ100に比べて半導体チップ予定部30Pを大きく描いている。例えば、半導体ウェハ100が12インチウェハで、半導体チップ予定部30Pの上面の一辺の長さが8~10mmとすると、1枚の半導体ウェハ100を用いて、700~900個の半導体チップ予定部30Pを形成することが可能である。図22に示したように、半導体チップ予定部30Pは、半導体ウェハ100の一方の面の近傍に形成されたデバイス形成領域33を含んでいる。デバイス形成領域33は、半導体ウェハ100における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部30Pは、更に、デバイス形成領域33の上に配置された複数の電極パッド34と、デバイス形成領域33の上に配置されたパッシベーション膜35とを含んでいる。パッシベーション膜35は、PSGPhosphoSilicateGlass、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜35は、複数の電極パッド34の上面を露出させる複数の開口部を有している。複数の電極パッド34は、後に形成される電極32,36,37に対応した位置に配置され、且つデバイス形成領域33に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ101において、複数の電極パッド34およびパッシベーション膜35により近い面を第1の面101aと呼び、その反対側の面を第2の面101bと呼ぶ。積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ101に含まれる複数の半導体チップ予定部30Pについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部30Pの複数の電極パッド34に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部30Pが正常に動作するか否かをテストする。図20において、記号NGを付した半導体チップ予定部30Pは、正常に動作しない半導体チップ予定部30Pであり、他の半導体チップ予定部30Pは、正常に動作する半導体チップ予定部30Pである。この工程によって、基礎構造物前ウェハ101毎に、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜35は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。図23は、図21に示した工程に続く工程を示す平面図である。図24は、図23における24-24線断面図である。この工程では、まず、基礎構造物前ウェハ101の第1の面101aを覆うように、保護層103を形成する。保護層103は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ101に対して、複数の半導体チップ予定部30Pの各々の領域を画定するように、基礎構造物前ウェハ101の第1の面101aにおいて開口する複数の溝104を形成する。なお、図23では、保護層103を省略している。隣接する2つの半導体チップ予定部30Pの境界の位置では、隣接する2つの半導体チップ予定部30Pの境界を通るように溝104が形成される。溝104は、その底部が基礎構造物前ウェハ101の第2の面101bに達しないように形成される。溝104の幅は、例えば50~150μmの範囲内である。溝104の深さは、例えば20~80μmの範囲内である。溝104は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばKOHを用いた異方性ウェットエッチングが用いられる。エッチングによって溝104を形成する場合には、フォトレジストよりなる保護層103をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝104の形成後、保護層103を除去する。このようにして、複数の溝104が形成された後の基礎構造物前ウェハ101よりなる研磨前基礎構造物本体105が作製される。図25は、図24に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体105の複数の溝104を埋め、且つ複数の電極パッド34およびパッシベーション膜35を覆うように、絶縁膜106Pを形成する。この絶縁膜106Pは、後に絶縁部31の一部となるものである。絶縁膜106Pは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜106Pは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜106Pは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。絶縁膜106Pは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜106Pを形成することにより、後にダイシングソーによって絶縁膜106Pを切断する場合に、絶縁膜106Pの切断が容易になる。また、絶縁膜106Pは、透明であることが好ましい。絶縁膜106Pが透明であることにより、絶縁膜106Pの上に、絶縁膜106Pを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。また、絶縁膜106Pは、複数の溝104を埋める第1層と、この第1層、複数の電極パッド34およびパッシベーション膜35を覆う第2層とを含んでいてもよい。この場合、第1層と第2層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第1層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第2層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨CMP等によって第1層の上面を平坦化した後に、第1層の上に第2層を形成してもよい。ウェハソートテストを行う時点でパッシベーション膜35が形成されていない場合には、絶縁膜106Pの第2層をパッシベーション膜としてもよい。この場合、第2層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜106Pの第2層をパッシベーション膜とする場合には、第2層の形成当初、第2層には、複数の電極パッド34の上面を露出させる複数の開口部は形成されていない。次に、図26および図27を参照して、正常に動作する半導体チップ予定部30Pにおいて、絶縁膜106Pに、複数の電極パッド34を露出させるための複数の開口部を形成する工程について説明する。図26は、図25に示した工程に続く工程を示している。図27は、図26に示した工程に続く工程を示している。ここでは、まず、絶縁膜106Pの全体あるいは第2層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜106Pに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部30Pにおいて一括して、図26に示したマスク201Aを用いて、絶縁膜106Pを露光する。マスク201Aは、絶縁膜106Pのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜106Pのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部30Pにおいてのみ、選択的に、図26に示したマスク201Bを用いて、絶縁膜106Pを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ101毎の、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報を用いる。図26では、左側の半導体チップ予定部30Pは正常に動作する半導体チップ予定部30Pであり、右側の半導体チップ予定部30Pは正常に動作しない半導体チップ予定部30Pである。マスク201Bは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部30Pでは、絶縁膜106Pの全体が現像液に対して不溶性になる。次に、絶縁膜106Pを、現像液によって現像する。これにより、図27に示したように、正常に動作する半導体チップ予定部30P左側では、絶縁膜106Pに、複数の電極パッド34を露出させるための複数の開口部106aが形成される。一方、正常に動作しない半導体チップ予定部30P右側では、絶縁膜106Pに複数の開口部106aは形成されない。現像後の絶縁膜106Pのうち、正常に動作する半導体チップ予定部30Pに対応する部分は第1の種類の絶縁層106Aとなり、正常に動作しない半導体チップ予定部30Pに対応する部分は第2の種類の絶縁層106Bとなる。第1の種類の絶縁層106Aは、複数の電極パッド34を露出させる複数の開口部106aを有し、複数の電極パッド34の周囲に配置されている。第2の種類の絶縁層106Bは、複数の電極パッド34を露出させることなく覆っている。ここで、絶縁膜106Pの全体あるいは第2層が感光性を有しない材料によって形成されている場合に、絶縁膜106Pに複数の開口部106aを形成する方法の一例について説明する。この例では、まず、絶縁膜106Pの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜106Pに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部30Pでは、フォトレジスト層において、複数の電極パッド34に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部30Pでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜106Pを選択的にエッチングすることによって、絶縁膜106Pに複数の開口部106aを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層106A,106Bの一部としてもよい。図28および図29は、図27に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層106A,106Bの上に、電極32,36,37を形成する。なお、図28には、電極36,37を示していない。本実施の形態では、正常に動作する半導体チップ予定部30Pでは電極32,36,37が半導体チップ予定部30Pに接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部30Pでは電極32,36,37が半導体チップ予定部30Pに接触しないように、電極32,36,37を形成する。より具体的に説明すると、正常に動作する半導体チップ予定部30Pでは、電極32,36,37は、絶縁層106Aの複数の開口部106aを通して、それぞれ対応する電極パッド34に接触してこれに電気的に接続される。一方、正常に動作しない半導体チップ予定部30Pでは、絶縁層106Bに複数の開口部106aが形成されていないので、電極32,36,37は、対応する電極パッド34に接触せず、対応する電極パッド34に電気的に接続されない。このようにして、図28および図29に示した研磨前基礎構造物109が作製される。研磨前基礎構造物109は、基礎構造物前ウェハ101の第1の面101aに対応する第1の面109aと、基礎構造物前ウェハ101の第2の面101bに対応する第2の面109bとを有している。電極32,36,37は、Cu等の導電性材料によって形成される。また、電極32,36,37をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に電極32,36,37が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極32,36,37の一部となるめっき層を形成する。めっき層の厚みは、例えば5~15μmの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極32,36,37が形成される。図30は、図28に示した工程に続く工程を示している。この工程では、研磨前基礎構造物109の第1の面109aが、図30に示した板状の治具112の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物109を治具112に張り付ける。以下、この治具112に貼り付けられた研磨前基礎構造物109を、第1の研磨前基礎構造物109と呼ぶ。図30において、符号113は、接着剤によって形成された絶縁層を示している。図31は、図30に示した工程に続く工程を示している。この工程では、第1の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。図30において、破線は、研磨後の第2の面109bの位置を示している。第1の研磨前基礎構造物109における第2の面109bを研磨することにより、第1の研磨前基礎構造物109が薄くされて、治具112に張り付けられた状態の基礎構造物110が形成される。この基礎構造物110の厚みは、例えば20~80μmである。以下、治具112に張り付けられた基礎構造物110を、第1の基礎構造物110と呼ぶ。第1の基礎構造物110は、第1の研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。複数の溝104が露出するまで、第1の研磨前基礎構造物109における第2の面109bを研磨することにより、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。図32は、図31に示した工程に続く工程を示している。この工程では、まず、治具112に張り付けられた第1の基礎構造物110に、絶縁性の接着剤によって、研磨前基礎構造物109を張り付ける。この研磨前基礎構造物109は、第1の面109aが、第1の基礎構造物110の研磨された面すなわち第2の面110bに対向するように、第1の基礎構造物110に張り付けられる。以下、第1の基礎構造物110に張り付けられる研磨前基礎構造物109を、第2の研磨前基礎構造物109と呼ぶ。第1の基礎構造物110と第2の研磨前基礎構造物109との間において接着剤によって形成される絶縁層113は、第2の研磨前基礎構造物109における電極32,36,37を覆い、後に絶縁部31の一部となる。次に、図示しないが、第2の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。第2の研磨前基礎構造物109における第2の面109bを研磨することにより、第2の研磨前基礎構造物109が薄くされて、第1の基礎構造物110に張り付けられた状態の第2の基礎構造物110が形成される。第2の基礎構造物110の厚みは、第1の基礎構造物110と同様に、例えば20~80μmである。以下、図32に示した工程と同様の工程を繰り返し行って、積層された3つ以上の基礎構造物110を形成してもよい。図33は、積層された4つの基礎構造物110を形成した状態を示している。図34は、図33に示した工程に続く工程を示している。図32に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物110を形成した後は、所定の数の基礎構造物110の積層体を治具112から分離する。図34には、8つの基礎構造物110の積層体を形成した例を示している。次に、図34に示したように、積層体において最も上に位置する基礎構造物110の上に、インターポーザ用基板111を接合する。インターポーザ用基板111は、絶縁基板111aと、この絶縁基板111a上に形成された複数組の第1の端子4とを含んでいる。絶縁基板111aは、後に切断されて、それぞれ複数の基板部11aになる。また、積層体において最も下に位置する基礎構造物110の下面に、複数の第2の端子5を形成する。複数の端子5は、Cu、Au等の導電性材料によって形成される。また、複数の端子5は、例えば、電極32,36,37と同様の方法すなわちめっき法で形成される。端子4,5の少なくとも一方は、半田材料よりなり端子4または端子5の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばAuSnが用いられる。半田層の厚みは、例えば1~2μmの範囲内である。端子4が半田層を含む場合には、図34に示した絶縁基板111aの上面に、Cu、Au等の導電性材料によって、端子4の一部となる導体層を形成した後、この導体層の表面に、直接または下地層を介して、例えばめっき法によって半田層を形成する。端子5が半田層を含む場合には、積層体において最も下に位置する基礎構造物110の下面に、Cu、Au等の導電性材料によって、端子5の一部となる導体層を形成した後、この導体層の表面に、直接または下地層を介して、例えばめっき法によって半田層を形成する。AuSnは、Auに対する接着性がよい。そのため、端子4,5の一方が、AuSnよりなる半田層を含む場合には、端子4,5の他方は、端子4または端子5の表面に露出するAu層を含むことが好ましい。このAu層は、例えばめっき法またはスパッタ法によって形成される。AuSnの融点は、AuとSnの比率によって異なる。例えば、AuとSnの重量比が1:9の場合、AuSnの融点は217°Cである。また、AuとSnの重量比が8:2の場合、AuSnの融点は282°Cである。このようにして、積層された複数の基礎構造物110を含む第1の積層基礎構造物115が形成される。各基礎構造物110は、本体2の主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分10Pを含み、後に隣接する予備階層部分10Pの境界位置で切断される。図34において、符号110Cは、基礎構造物110の切断位置を示している。第1の積層基礎構造物115は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体2Pを含んでいる。図34に示した例では、1つの分離前本体2Pは、8つの予備階層部分10Pを含んでいる。以下、図35ないし図45を参照して、第1の積層基礎構造物115を用いて、積層チップパッケージ1を複数個作製する工程について詳しく説明する。ここでは、図34に示した積層された8つの基礎構造物110を含む第1の積層基礎構造物115を用いて、8つの階層部分10を含む積層チップパッケージ1を複数個作製する例について説明する。図35および図36は、図34に示した工程に続く工程を示している。この工程では、複数の第1の積層基礎構造物115を積層し且つ上下に隣接する2つの第1の積層基礎構造物115を接着して、第2の積層基礎構造物120を作製する。図35および図36には、10個の第1の積層基礎構造物115を積層して第2の積層基礎構造物120を作製した例を示している。上下に隣接する2つの第1の積層基礎構造物115は、接着剤によって、容易に分離可能に接着される。この例では、図36に示したように、第2の積層基礎構造物120は、積層された10個の第1の積層基礎構造物115を含み、1つの第1の積層基礎構造物115は、積層された8つの基礎構造物110を含んでいる。従って、第2の積層基礎構造物120は、積層された80個の基礎構造物110を含んでいる。ここで、1つの基礎構造物110の厚みを50μmとし、上下に隣接する2つの基礎構造物110を接着する接着剤の厚みと上下に隣接する2つの第1の積層基礎構造物115を接着する接着剤の厚みを無視すると、第2の積層基礎構造物120の厚みは、50μm×80、すなわち4mmとなる。図37は、図35および図36に示した工程に続く工程を示している。この工程では、第2の積層基礎構造物120を切断することによって、分離前本体2Pが、第1の積層基礎構造物115が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも1つのブロック121を形成する。図37は、ブロック121の一例を示している。図37に示したブロック121では、分離前本体2Pは、第1の積層基礎構造物115が積層された方向に10個並び、第1の積層基礎構造物115が積層された方向と直交する方向に4つ並んでいる。この例では、ブロック121は、40個の分離前本体2Pを含んでいる。図38は、図37に示した工程に続く工程を示している。この工程では、複数の治具122を用いて2つ以上のブロック121を並べて、ブロック集合体130を形成する。複数の治具122は、組み合わされて、ブロック集合体130を囲う枠を形成する。図38には、図37に示したブロック121を19個並べて、ブロック集合体130を形成した例を示している。この例では、ブロック集合体130は19個のブロック121を含み、1つのブロック121は40個の分離前本体2Pを含み、1つの分離前本体2Pは8つの予備階層部分10Pを含んでいる。従って、ブロック集合体130は、19×40個すなわち760個の分離前本体2Pを含むと共に、19×40×8個すなわち6080個の予備階層部分10Pを含んでいる。ブロック集合体130に含まれる全ての分離前本体2Pは、後に配線3が形成される面が同一方向、すなわち上方向に向くように配置されている。図39は、図38に示した工程に続く工程を示している。この工程では、複数の治具122を用いて、同一平面上に、複数のブロック集合体130を並べる。このとき、複数のブロック集合体130に含まれる全ての分離前本体2Pは、後に配線3が形成される面が同一方向、すなわち上方向に向くように配置される。図39には、16個のブロック集合体130を同一平面上に並べた例を示している。この場合、16個のブロック集合体130は、760×16個すなわち12160個の分離前本体2Pを含むと共に、6080×16個すなわち97280個の予備階層部分10Pを含む。本実施の形態では、次に、図39に示したように並べられた複数のブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成する。この配線3を形成する工程について、図40ないし図44を参照して説明する。図40に示したように、配線3を形成する工程では、図39に示した複数の治具122および複数のブロック集合体130を、平坦な上面を有する治具132の上面上に配置する。これにより、複数のブロック集合体130が同一平面上に並べられる。この状態で、治具122の上面は、ブロック集合体130の上面よりもわずかに低い位置にある。配線3を形成する工程では、次に、治具122の上面およびブロック集合体130の上面を覆うように、樹脂層133を形成する。樹脂層133は、硬化前の樹脂を塗布し、この樹脂を硬化させて形成してもよいし、ドライフィルムを用いて形成してもよい。図41は、図40に示した工程に続く工程を示している。この工程では、例えばCMPによって、複数のブロック集合体130の上面が露出するまで樹脂層133を研磨して、複数のブロック集合体130と樹脂層133の上面を平坦化する。図42は、図41に示した工程に続く工程を示している。この工程では、まず、複数のブロック集合体130および樹脂層133の上面の上に、めっき用のシード層134を形成する。次に、シード層134の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム135を形成する。フレーム135は、後に複数の分離前本体2Pに対応した複数の配線3が収容される複数の開口部を有する。なお、図42には示していないが、フレーム135は、複数のブロック集合体130に含まれる全ての分離前本体2Pにおける配線3が形成される面の上方に配置された複数の部分を含んでいる。そして、この複数の部分の各々が、後に配線3が収容される開口部を有している。図43は、図42に示した工程に続く工程を示している。この工程では、まず、めっき法によって、フレーム135の各開口部内に、各配線3の一部となるめっき層136を形成する。次に、フレーム135を除去する。なお、図43では、便宜上、めっき層136を、ブロック121毎に、矩形で表している。しかし、実際には、めっき層136は分離前本体2P毎に、配線3に対応した形状に形成される。図44は、図43に示した工程に続く工程を示している。この工程では、まずシード層134のうち、めっき層136の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層136およびその下に残ったシード層134によって配線3が形成される。配線3は分離前本体2P毎に形成される。次に、治具122と、その上に残っている樹脂層133を、取り除く。図1に示したように配線3複数のワイヤWが本体2の1つの側面に配置されている場合には、図40ないし図44に示した工程によって配線3を形成する工程が完了する。配線3複数のワイヤWが、本体2における、互いに反対側を向いた2つの側面に配置されている場合には、図40ないし図44に示した工程を2回繰り返すことによって、2つの側面に配置された配線3複数のワイヤWを形成することができる。積層チップパッケージ1を作製する工程では、次に、複数個の積層チップパッケージ1が形成されるように、それぞれ配線3が形成された複数の分離前本体2Pを互いに分離する工程が行われる。この工程について、図45を参照して説明する。この工程では、まず、ブロック121を、分離前本体2Pが積層された方向と直交する方向に隣接する2つの分離前本体2Pの境界の位置で切断する。これにより、図45におけるaに示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体2Pを含んでいる。この積層体において、隣接する2つの分離前本体2Pは、図35および図36に示した工程で第2の積層基礎構造物120を作製する際に上下に隣接する2つの第1の積層基礎構造物115を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、aに示した積層体に含まれる複数の分離前本体2Pを互いに分離する。これにより、分離前本体2Pは本体2となり、この本体2と配線3とを備えた積層チップパッケージ1が複数個形成される。図45におけるbは、1つの積層チップパッケージ1を示している。以上、図20ないし図45を参照して説明した一連の工程により、複数の積層チップパッケージ1が複数個作製される。ここまでは、図34に示したように8つの基礎構造物110を含む第1の積層基礎構造物115を用いて、8つの階層部分10を含む積層チップパッケージ1を複数個作製する例について説明してきた。しかし、本実施の形態では、第1の積層基礎構造物115に含まれる基礎構造物110の数を変えることによって、階層部分10の数の異なる複数種類の積層チップパッケージ1を作製することができる。また、本実施の形態では、第1の積層基礎構造物115の代りに、1つの基礎構造物110の下面に複数の端子5が形成された構造物を作製し、この構造物を第1の積層基礎構造物115の代りに用いて、図35ないし図45を参照して説明した一連の工程により、階層部分10を1つだけ含むパッケージを複数個作製することにより、例えば図6ないし図9に示したような追加部分51を複数個作製することができる。なお、追加部分51を作製する場合には、階層部分10における電極32に対応する第1の電極32Aと共に複数の第2の電極82Bを形成する。本実施の形態に係る積層チップパッケージ1は、本体2の少なくとも1つの側面に配置された複数のワイヤWを含む配線3を備えている。本体2は、主要部分2Mの上面2Maに配置された複数の第1の端子4と、主要部分2Mの下面2Mbに配置された複数の第2の端子5を有している。複数の第1の端子4と複数の第2の端子5は、いずれも複数のワイヤWに電気的に接続されている。このような構成の積層チップパッケージ1によれば、2つ以上の積層チップパッケージ1を積層して、上側の積層チップパッケージ1における複数の第2の端子5を、下側の積層チップパッケージ1における複数の第1の端子4に電気的に接続することによって、2つ以上の積層チップパッケージ1を互いに電気的に接続することが可能になる。図46には、4つの積層チップパッケージ1を積層して、それらを互いに電気的に接続した例を示している。また、本実施の形態によれば、複数の積層チップパッケージ1を1つの配線基板に実装することによって、配線基板における配線と複数の積層チップパッケージ1における複数の第2の端子5とを用いて、複数の積層チップパッケージ1を互いに電気的に接続することも可能である。この場合、ワイヤボンディング等によって、複数の積層チップパッケージ1における複数の第1の端子4同士を電気的に接続することも可能である。また、本実施の形態によれば、複数の積層チップパッケージ1を積層する際に、上下に隣接する2つの積層チップパッケージ1の位置合わせが容易になる。以下、この効果について、図47および図48を参照して説明する。図47は、上下に隣接する2つの積層チップパッケージ1の端子同士の接続部分を示す側面図である。図48は、上下に隣接する2つの積層チップパッケージ1の端子間の位置ずれについて説明するための説明図である。図47および図48に示した例では、端子4は、矩形の導体パッド4aと、この導体パッド4aの表面に形成されたAu層4bとを含んでいる。導体パッド4aは、例えばCuによって形成されている。端子5は、矩形の導体パッド5aと、この導体パッド5aの表面に形成された下地層5bと、この下地層5bの表面に形成された半田層5cとを含んでいる。例えば、導体パッド5aはCuよりなり、下地層5bはAuよりなり、半田層5cはAuSnよりなる。なお、この例とは逆に、端子4が導体パッドと下地層と半田層とを含み、端子5が導体パッドとAu層とを含んでいてもよい。また、端子4,5の両方が半田層を含んでいてもよい。ここで、導体パッド4aにおける直交する2つの辺の長さをL1,L2とする。L1,L2は、いずれも、例えば40~80μmである。導体パッド5aの形状は、導体パッド4aと同じである。図47に示した例では、上下に隣接する2つの積層チップパッケージ1の対応する端子4,5同士を電気的に接続する際には、対応する端子4,5のAu層4bと半田層5cを接触させ、これらを加熱および加圧して半田層5cを溶融させた後、固化させて、端子4,5を接合する。図48は、端子4,5の位置がずれている状態を示している。なお、端子4,5の位置がずれている状態というのは、導体パッド4a,5aの面に垂直な方向から見たときに、導体パッド4aの外縁の位置と導体パッド5aの外縁の位置が一致しない状態を言う。本実施の形態では、端子4,5の界面における抵抗が十分に小さくなるように端子4,5を接合することができれば、対応する端子4,5の位置がずれていても構わない。L1,L2が30~60μmの場合、許容される端子4,5の位置ずれの最大値は、L1,L2よりも小さいが、数十μmになる。このように、本実施の形態によれば、複数の積層チップパッケージ1を積層する際に、端子4,5間の位置ずれがある程度許容されるため、上下に隣接する2つの積層チップパッケージ1の位置合わせが容易になる。その結果、本実施の形態によれば、積層された複数の積層チップパッケージ1を含む電子部品の製造コストを低減することができる。また、本実施の形態では、上述のように複数の積層チップパッケージ1を積層する場合と同じ理由により、主パッケージ1と1つ以上の追加部分51を積層して複合型積層チップパッケージを構成する際にも、上下に隣接する主パッケージ1と追加部分51の位置合わせや、上下に隣接する2つの追加部分51の位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージの製造コストを低減することができる。図49は、積層された複数の積層チップパッケージ1を含む電子部品の製造方法の一例を示している。図49に示した方法では、耐熱性の容器141を用いる。この容器141は、複数の積層チップパッケージ1を積み重ねて収容することの可能な収容部141aを有している。収容部141aは、収容部141a内に収容された積層チップパッケージ1の側面と収容部141aの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器141の収容部141a内に複数の積層チップパッケージ1を積み重ねて収容し、半田層が溶融する温度例えば320°Cで、容器141および複数の積層チップパッケージ1を加熱する。これにより、半田層が溶融し、上下に隣接する2つの積層チップパッケージ1の端子4,5が接合される。この方法によれば、容器141の収容部141a内に複数の積層チップパッケージ1を積み重ねて収容することによって、簡単に複数の積層チップパッケージ1の位置合わせを行うことができるため、積層された複数の積層チップパッケージ1を含む電子部品を簡単に製造することが可能になる。図49に示した方法は、主パッケージ1と1つ以上の追加部分51を積層して複合型積層チップパッケージを製造する場合にも利用することができる。図49に示した方法によって複合型積層チップパッケージを製造することにより、複合型積層チップパッケージを簡単に製造することが可能になる。以上説明したように、本実施の形態によれば、主パッケージ1が1つ以上の第2の種類の階層部分10Bを含んでいる場合、1つ以上の階層部分10Bの代替となる1つ以上の追加部分51と主パッケージ1とを積層し互いに電気的に接続して、複合型積層チップパッケージを構成することができる。これにより、本実施の形態によれば、主パッケージ1が不良の半導体チップ30を含んでいても、不良の半導体チップ30を含まない主パッケージ1と同等の機能を有する複合型積層チップパッケージを容易に実現することができる。本実施の形態に係る積層チップパッケージ1は、本体2と、本体2の少なくとも1つの側面に配置された複数のワイヤWを含む配線3とを備えている。本体2は、積層された複数の階層部分10を含む主要部分2Mと、主要部分2Mの上面2Maに配置されて複数のワイヤWに電気的に接続された複数の第1の端子4と、主要部分2Mの下面2Mbに配置されて複数のワイヤWに電気的に接続された複数の第2の端子5とを有している。各階層部分10は、半導体チップ30を含んでいる。複数のワイヤWは、主要部分2M内の全ての階層部分10に共通する用途を有する複数の共通ワイヤWAと、互いに異なる階層部分10によって利用される複数の階層依存ワイヤWBとを含んでいる。複数の第1の端子4は、複数の共通ワイヤWAに電気的に接続された複数の共通端子4Aと、複数の階層依存ワイヤWBに電気的に接続された複数の階層依存端子4Bとを含んでいる。複数の第2の端子5は、複数の共通ワイヤWAに電気的に接続された複数の共通端子5Aと、複数の階層依存ワイヤWBに電気的に接続された複数の階層依存端子5Bとを含んでいる。各階層部分10は、複数の共通ワイヤWAに電気的に接続された複数の共通電極32を含んでいる。このような構成により、本実施の形態によれば、主要部分2M内の全ての階層部分10において、複数の電極32のレイアウトを同じにすることができ、且つ複数の端子4,5によって、全てのワイヤWに対して、追加部分51を含む外部の回路を電気的に接続することが可能になる。また、本実施の形態では、不良の半導体チップ30は配線3に電気的に接続されていない。そのため、不良の半導体チップ30は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ30が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ30を使用不能にすることができる。また、本実施の形態では、各階層部分10は、複数の階層依存ワイヤWBのうち、その階層部分10が利用する階層依存ワイヤWBにのみ選択的に、電気的に接続された選択的接続電極36,37を含んでいる。図1に示したように、各階層依存ワイヤWBは、部分的に幅広に形成されることによって、その階層依存ワイヤWBを利用する階層部分10における選択的接続電極36または37に電気的に接続されている。このような構成により、本実施の形態によれば、主要部分2M内の全ての階層部分10において、選択的接続電極36,37のレイアウトを同じにしながら、階層部分10毎に、半導体チップ30が電気的に接続される階層依存ワイヤWBを変えることができる。これにより、積層チップパッケージ1を簡単に製造することが可能になる。また、本実施の形態に係る複合型積層チップパッケージでは、追加部分51は、少なくとも1つの追加半導体チップ80と、追加部分配線53とを備えている。追加部分配線53は、少なくとも1つの追加半導体チップ80が少なくとも1つの第2の種類の階層部分10Bにおける半導体チップ30の代替となるように、主パッケージ1における複数の端子4,5と少なくとも1つの追加半導体チップ80との電気的接続関係を規定する。これにより、本実施の形態によれば、主パッケージ1における第2の種類の階層部分10Bの数および位置に関わらずに、不良の半導体チップ30を含まない積層チップパッケージ1と同等の機能を有する複合型積層チップパッケージを容易に実現することが可能になる。なお、主パッケージ1における第2の種類の階層部分10Bの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報から知ることができる。ところで、本実施の形態では、積層された複数の半導体チップ30を含む積層チップパッケージ1において、積層された複数の半導体チップ30は、本体2の少なくとも1つの側面に配置された配線3複数のワイヤWによって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。また、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。また、本実施の形態では、配線3の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線3の微細化の要望にも容易に対応することができる。また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線3は例えばめっき法によって形成することができるため、より低温下で、配線3を形成することが可能である。また、本実施の形態では、複数の階層部分10の接合も低温下で行うことができる。そのため、半導体チップ30が熱によって損傷を受けることを防止することができる。また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ30間の電気的接続を、上下に隣接する2つの階層部分10の界面では行わず、本体2の少なくとも1つの側面に配置された配線3によって行うため、複数の階層部分10の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。また、本実施の形態において、積層チップパッケージ1の製造方法は、複数の基礎構造物110を作製する工程と、複数の基礎構造物110を用いて、各々が積層された複数の基礎構造物110を含む複数の第1の積層基礎構造物115を作製する工程と、複数の第1の積層基礎構造物115を用いて、積層チップパッケージ1を複数個作製する工程とを備えている。各第1の積層基礎構造物115は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体2Pを含んでいる。積層チップパッケージ1を複数個作製する工程は、複数の第1の積層基礎構造物115を積層し且つ隣接する2つの第1の積層基礎構造物115を接着して、第2の積層基礎構造物120を作製する工程と、第2の積層基礎構造物120を切断することによって、分離前本体2Pが、第1の積層基礎構造物115が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも1つのブロック121を形成する工程と、少なくとも1つのブロック121に含まれる複数の分離前本体2Pに対して一括して配線3を形成する工程と、複数個の積層チップパッケージが形成されるように、それぞれ配線3が形成された複数の分離前本体2Pを互いに分離する工程とを含んでいる。このような積層チップパッケージ1の製造方法によれば、第1の積層基礎構造物115を作製する工程において、複数の積層チップパッケージ1に対応する複数組の端子4,5を一括して形成することが可能になる。また、この製造方法によれば、1つ以上のブロック121に含まれる複数の分離前本体2Pに対して一括して配線3を形成することによって、複数の積層チップパッケージ1に対応する複数の配線3を一括して形成することが可能になる。その際、1つのブロック121に含まれる複数の分離前本体2Pの位置合わせは不要である。これらのことから、この製造方法によれば、複数の積層チップパッケージ1の電気的な接続を容易に行うことが可能な積層チップパッケージ1を、低コストで短時間に大量生産することが可能になる。また、上記の製造方法において、配線3を形成する工程では、2つ以上のブロック121に含まれる全ての分離前本体2Pにおける配線3が形成される面が同一方向に向くように、2つ以上のブロック121を並べて、2つ以上のブロック121に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよい。これにより、より多くの分離前本体2Pに対して配線3を一括して形成することが可能になる。また、上記の積層チップパッケージ1の製造方法では、特許文献1に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージ1のコストを低減することができる。また、本実施の形態における積層チップパッケージ1の製造方法によれば、図31ないし図34を参照して説明した方法によって第1の積層基礎構造物115を作製することにより、第1の積層基礎構造物115を構成する複数の基礎構造物110を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ1を、高い歩留まりで製造することが可能になる。なお、本実施の形態において、第1の積層基礎構造物115を作製する方法は、図31ないし図34を参照して説明した方法に限らない。例えば、第1の面109a同士が対向するように2つの研磨前基礎構造物109を張り合わせ、この2つの研磨前基礎構造物109における2つの第2の面109bを研磨して、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して第1の積層基礎構造物115を作製してもよい。あるいは、第2の面110b同士が対向するように2つの基礎構造物110を張り合わせて、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して第1の積層基礎構造物115を作製してもよい。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。始めに、図50ないし図54を参照して、本実施の形態に係る積層チップパッケージ1について説明する。図50は、本実施の形態に係る積層チップパッケージ1の斜視図である。図51は、下側から見た図50の積層チップパッケージ1を示す斜視図である。図52は、図50の積層チップパッケージ1の配線を除いた部分を示す斜視図である。図53は、図50に示した積層チップパッケージ1に含まれる1つの階層部分を示す平面図である。図54は、図53に示した階層部分を示す斜視図である。本実施の形態に係る積層チップパッケージ1では、配線3、電極32および端子4,5の形態が、第1の実施の形態と異なっている。本実施の形態における配線3は、本体2における、互いに反対側を向いた2つの側面2c,2dに配置された複数のワイヤWを含んでいる。第1の実施の形態と同様に、複数のワイヤWは、複数の共通ワイヤWAと複数の階層依存ワイヤWBとを含んでいる。本実施の形態における複数の階層依存ワイヤWBの配置は、第1の実施の形態と同じである。本実施の形態では、複数の共通ワイヤWAは、側面2cと側面2dとに配置されている。第1の実施の形態と同様に、本実施の形態における複数の共通電極32は、複数の共通ワイヤWAに電気的に接続されている。複数の電極32は、側面2cの近傍と側面2dの近傍とに配置されている。また、本実施の形態における複数の端子4,5は、複数の端子32の配置に対応するように、側面2cの近傍と側面2dの近傍とに配置されている。次に、図55ないし図58を参照して、本実施の形態における追加部分51について説明する。図55ないし図58は、本実施の形態における追加部分51の第1ないし第4の例を示している。図55ないし図58に示した追加部分51A~51Dは、それぞれ、図6ないし図9に示した追加部分51A~51Dに対して、複数の共通ワイヤAWA、複数の第1の追加部分端子54、複数の第2の追加部分端子55および複数の電極82の形態が異なるものである。すなわち、本実施の形態では、複数の共通ワイヤAWAは図50に示した複数の共通ワイヤWAに対応する位置に配置されている。複数の第1の追加部分端子54は、図50に示した複数の第1の端子4に対応する位置に配置されている。複数の第2の追加部分端子55は、図51に示した複数の第2の端子5に対応する位置に配置されている。複数の電極82は、複数の第1の電極82Aと、複数の第2の電極82Bとを含んでいる。複数の第1の電極82Aは、図53、図53に示した複数の電極32に対応する位置に配置されている。複数の第2の電極82Bは、図50に示した複数の階層依存端子4Bに対応する位置に配置されている。図59は、本実施の形態に係る複合型積層チップパッケージの一例を示している。この例は、図10に示した例と同様に、主パッケージ1における階層部分L11またはL12が第2の種類の階層部分10Bである場合の例である。この例では、階層部分L11またはL12の代替となる追加部分51Aを主パッケージ1の上に配置して複合型積層チップパッケージを構成している。この例では、追加部分51Aにおける選択的接続電極86,87は、階層部分L11,L12と同様に、それぞれ主パッケージ1におけるワイヤWBC1,WBR1に電気的に接続される。なお、本実施の形態においても、第1の実施の形態と同様に、図59に示した例以外でも、種々の態様の複合型積層チップパッケージを構成することができる。本実施の形態に係る積層チップパッケージ1の製造方法では、図40ないし図44に示した工程を2回繰り返すことによって、本体2の2つの側面2c,2dに配置された配線3複数のワイヤWを形成する。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、複数のブロック121を並べてブロック集合体130を形成し、更に、複数のブロック集合体130を並べて、複数のブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成している。しかし、1つのブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよいし、1つのブロック121に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよい。また、配線3が形成された複数の分離前本体2Pを互いに分離して複数の本体2を形成した後、本体2に、更に他の配線を形成してもよい。"