"基板上に、ゲート電極と、ゲート絶縁層と、酸化物半導体からなるチャネル層と、ソース電極と、ドレイン電極とを有するチャネルエッチ型薄膜トランジスタであって、前記チャネル層と、前記ソース電極及びドレイン電極とが、犠牲層を介して電気的に接続されており、前記犠牲層が、In、Zn、Gaを含む酸化物からなり、前記犠牲層のエッチングレートが前記チャネル層のエッチングレートよりも速く、前記犠牲層の抵抗率が3.38×107Ωcm以下であることを特徴とするチャネルエッチ型薄膜トランジスタ。前記チャネル層のエッチングレートに対する前記犠牲層のエッチングレートの比が2以上であるチャネルエッチ型薄膜トランジスタ。前記犠牲層の膜厚が5nm以上1000nm以下である請求項1に記載のチャネルエッチ型薄膜トランジスタ。前記チャネル層が、In、Zn、Gaのうちの少なくとも一つを含む酸化物からなる請求項1又は2に記載のチャネルエッチ型薄膜トランジスタ。前記チャネル層と前記犠牲層とが同一の組成を有する酸化物からなる請求項1~4のいずれか1項に記載のチャネルエッチ型薄膜トランジスタ。基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層の上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程と、前記チャネル層の上に、In、Zn、Gaを含む酸化物からなり、前記チャネル層よりもエッチングレートが速く、抵抗率が3.38×107Ωcm以下である犠牲層を形成する犠牲層形成工程と、前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程と、前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程と、を前記の順序で有することを特徴とするチャネルエッチ型薄膜トランジスタの製造方法。基板上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程と、前記半導体層の上に、In、Zn、Gaを含む酸化物からなり、前記チャネル層よりもエッチングレートが速く、抵抗率が3.38×107Ωcm以下である犠牲層を形成する犠牲層形成工程と、前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程と、前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程と、前記ドレイン電極、ソース電極、チャネル層上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と、を前記の順序で有することを特徴とするチャネルエッチ型薄膜トランジスタの製造方法。特許文献1及び非特許文献1が開示する従来の手法では、酸化物半導体を用いたチャネルエッチ型TFTの作製工程のうち、酸化物半導体層のダメージ層をウェットエッチングで取り除く工程を導入することで、TFT特性を向上させることができた。しかしながら、高々数nmの極表層に過ぎないダメージ層を、数mのガラス基板全域に亘ってウェットエッチングで均一に除去することは極めて困難である。係る手法で得られるTFTの半導体層は膜厚均一性が不十分であり、より均一な膜厚の半導体層を備えたチャネルエッチ型TFTが求められていた。これに対して特許文献2では、半導体チャネル層の上にそれよりウェットエッチングレートが大きい犠牲層を設け、エッチングレートの選択性により均一な膜厚を実現する手法が開示されている。犠牲層の導入自体は従来から知られる技術思想である。犠牲層は半導体チャネル層とソース/ドレイン電極の間に挟まれて残るために、TFTの直列抵抗成分となり、その駆動力を低下させる。従って、犠牲層の抵抗率は十分に低くなければならない。特許文献2では、犠牲層として、半導体チャネル層とは構成元素や組成の異なる酸化物半導体層を犠牲層に用いている。ウェットエッチングレートの差異の大きさを与える犠牲層の構成元素組成と低い抵抗率は必ずしも両立しない。また、構成元素や組成の異なる酸化物半導体層を半導体チャネル層上に堆積するためには、チャネル層用とは異なるスパッタターゲット/スパッタチャンバを工程に追加する必要がある。これでは、チャネルエッチ型に比べて工程数を低減する筈のバックチャネルエッチ型を採用する効果が小さくなる場合がある。特許文献2が開示する方法には、これら二つの解決すべき技術課題が存在する。本発明は、上記課題に鑑みてなされたものである。製造コストの増大とTFT性能の低下を招かず、半導体層の膜厚とTFT特性の均一性を向上させたチャネルエッチ型TFTとその製造方法を提供することを目的とする。本発明の第1は、基板上に、ゲート電極と、ゲート絶縁層と、酸化物半導体からなるチャネル層と、ソース電極と、ドレイン電極とを有するチャネルエッチ型薄膜トランジスタであって、前記チャネル層と、前記ソース電極及びドレイン電極とが、犠牲層を介して電気的に接続されており、前記犠牲層が、In、Zn、Gaを含む酸化物からなり、前記犠牲層のエッチングレートが前記チャネル層のエッチングレートよりも速く、前記犠牲層の抵抗率が3.38×107Ωcm以下であることを特徴とする。本発明の第2は、基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層の上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程と、前記チャネル層の上に、In、Zn、Gaを含む酸化物からなり、前記チャネル層よりもエッチングレートが速く、抵抗率が3.38×107Ωcm以下である犠牲層を形成する犠牲層形成工程と、前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程と、前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程と、を前記の順序で有することを特徴とするチャネルエッチ型薄膜トランジスタの製造方法である。本発明の第3は、基板上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程と、前記半導体層の上に、In、Zn、Gaを含む酸化物からなり、前記チャネル層よりもエッチングレートが速く、抵抗率が3.38×107Ωcm以下である犠牲層を形成する犠牲層形成工程と、前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程と、前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程と、前記ドレイン電極、ソース電極、チャネル層上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と、を前記の順序で有することを特徴とするチャネルエッチ型薄膜トランジスタの製造方法である。本発明によれば、酸化物半導体をチャネル層に用いたチャネルエッチ型TFTにおいて、ウェットエッチング処理後の半導体層膜厚の均一性を向上させ、TFT特性とその均一性と、をより向上させることができる。酸化物半導体として、犠牲層と同じIn、Ga、Znを含む酸化物を用いるさらに構成元素、組成を同一にすることで、チャネル層と犠牲層とを同一の装置で連続して形成することができ、製造効率がよい。その結果、コストを抑制できる。また、低いスパッタパワー密度で堆積したIn、Ga、Znを含む酸化物犠牲層は抵抗率が低く、TFTの直列抵抗を増大しないために、高い駆動力を維持できる。さらに、犠牲層の低抵抗率はソース/ドレイン電極とのコンタクト抵抗も減ずる。よって、本発明によれば、TFT特性に優れたチャネルエッチ型TFTを再現性及び均一性よく、且つ高効率で提供することができる。以下に、本発明のチャネルエッチ型薄膜トランジスタTFTとその製造方法について詳細に説明する。本発明のチャネルエッチ型TFTは、TFTの基本構成であるゲート電極と、ゲート絶縁層と、チャネル層と、ソース電極と、ドレイン電極とを備え、さらに、該チャネル層と、ソース電極及びドレイン電極とが、犠牲層を介して電気的に接続されている。そして、係る犠牲層は、In、Zn、Gaを含む酸化物In-Ga-Zn-Oからなり、前記チャネル層よりもエッチングレートが速い高いことを特徴とする。本発明のチャネルエッチ型TFTはボトムゲート型、トップゲート型、さらにはダブルゲート型のいずれにも適用され、ゲートの位置により、その製造工程が異なる。しかしながら、いずれの型においても、酸化物半導体からなるチャネル層を形成し、その上に犠牲層、さらにソース電極とドレイン電極とを形成し、犠牲層をウェットエッチングしてチャネル層を露出させる工程は共通である。ボトムゲート型のTFTの場合、製造工程は以下の通りである。1基板上にゲート電極を形成するゲート電極形成工程2前記ゲート電極上にゲート絶縁層を形成するゲート絶縁層形成工程3前記ゲート絶縁層の上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程4前記チャネル層の上に、In、Zn、Gaを含む酸化物からなり、前記チャネル層よりもエッチングレートが速い犠牲層を形成する犠牲層形成工程5前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程6前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程。また、トップゲート型のTFTの場合、製造工程は以下の通りである。1基板上に酸化物半導体からなるチャネル層を形成するチャネル層形成工程2前記半導体層の上に、In、Zn、Gaを含む酸化物からなり、前記チャネル層よりもエッチングレートが速い犠牲層を形成する犠牲層形成工程3前記犠牲層の上にドレイン電極とソース電極とを形成する電極形成工程4前記ドレイン電極とソース電極との間に露出した犠牲層をウェットエッチングして前記チャネル層を露出させるウェットエッチング工程5前記ドレイン電極、ソース電極、チャネル層上にゲート絶縁層を形成するゲート絶縁層形成工程6前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程。図1,図2に本発明のチャネルエッチ型TFTの一実施形態であるボトムゲート型TFTの製造工程の一例を示す。本例のTFTは、図2fに示すように、基板1の上に、ゲート電極2、ゲート絶縁層3、チャネル層4、犠牲層5、ドレイン電極6、ソース電極7が順に積層した構造を有する。基板1は、絶縁性の基板である。具体的には、ガラス基板や、ポリエチレンテレフタレートPET、ポリエチレンナフタレートPEN、ポリイミド、ポリカーボネートなどの有機材料をフィルム、並びに薄板で用いることができる。また、絶縁層を表面にコーティングしたステンレス基板などを用いることが可能である。先ず、基板1上に、ゲート電極2形成用の導電膜を堆積する。導電膜材料としては、金属や導電性の金属酸化物MOx、但しMは金属元素が用いられる。また、ポリスチレンスルホン酸をドープしたポリエチレンジオキシチオフェンPEDOT:PSSなどの有機導電性材料を用いることができる。また、係る膜は単層であっても、2層以上の複数膜の積層であっても良い。成膜法としては、化学気層堆積法CVD、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。成膜後、係る導電膜をパターニングすることによって、ゲート電極2を形成する図1a。尚、成膜法としては上記の方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。次に、前記ゲート電極2上にゲート絶縁層3を堆積する。ゲート絶縁層3としては、酸化物、炭化物、窒化物、弗化物、及びそれらの化合物で構成される群から選択される無機材料又は有機材料からなる。例えば、少なくとも1種の金属元素を含む金属酸化物膜が好ましく用いられ、中でも、SiO2、Al2O3、Ga2O3、In2O3、MgO、CaO、SrO、BaO、ZnOが好ましく用いられる。また、Nb2O5、Ta2O5、TiO2、ZrO2、HfO2、CeO2、Li2O、Na2O、K2O、Rb2O、Sc2O3、Y2O3、La2O3、Nd2O3、Sm2O3、Gd2O3、Dy2O3、Er2O3、Yb2O3も好ましく用いられる。またこの他に、金属窒化物MNx、但しMは金属元素や、金属酸窒化物MOxNy、但しMは金属元素を用いても良い。さらに、PET、PEN、ポリイミド、ポリカーボネート、パリレンなどの有機絶縁性材料を用いても良い。また、ゲート絶縁層3は単層であっても、複数膜の積層であっても良い。成膜法としては、CVD、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。但し、成膜法はこれらの方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。次に、前記ゲート絶縁層3上にチャネル層となる酸化物半導体層4’を堆積する図1c。酸化物半導体としては、ZnOを主たる構成成分とする酸化物、In2O3を主たる構成成分とする酸化物、Ga2O3を主たる構成成分とする酸化物、及びこれらのうち2種以上を含む複合酸化物を主たる構成元素とする酸化物が好ましい。中でも、In2O3とZnOを含み、その合計がモル比で全体の半分以上含む酸化物が望ましい。本発明においては、犠牲層5をIn-Ga-Zn-Oで形成するため、酸化物半導体層4’もIn-Ga-Zn-Oを用いることにより、酸化物半導体層4’と犠牲層5とを連続して製造することができるため、好ましい。また、酸化物半導体としては、SnO2やTiOxなどの酸化物半導体を含むことも可能であり、その他の酸化物半導体を含むものを用いてもよい。成膜法としては、CVD、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。酸化物半導体層4’の膜厚は酸化物半導体材料によって異なり、一般的には0.5乃至100nmが好ましい。特に、In-Ga-Zn-Oを用いた場合には、良好な動作を得やすい10乃至70nmがより好ましく、TFTをオフ状態にすることが容易である10乃至50nmが最も好ましい。次に、酸化物半導体層4’上に犠牲層5となるIn-Ga-Zn-O層5’を堆積する。犠牲層5は、In-Ga-Zn-O、即ち、ZnO、In2O3、Ga2O3の混合物からなる。酸化物半導体層4’と犠牲層5とは構成元素が共通していることが好ましい。さらに酸化物半導体層4’と犠牲層5とは組成が同一であることが好ましい。本発明において組成が同一とは組成比が異なる場合も含む、即ち組成が同一であれば組成比は異なっていても良い。またこの場合、エッチング特性に大きく影響を与えない例えばエッチングレートが2倍以上変動する等範囲で、酸化物半導体層4’と犠牲層5とで異なる元素がさらに含有されることは許容され得る。In-Ga-Zn-Oは堆積する時のDCスパッタパワー条件を変えることでエッチングレートを制御することができる。図4に、In-Ga-Zn-Oの堆積時のスパッタパワーパワー密度と得られる膜のエッチングレートとの関係を示す。エッチングレートの違いは、In-Ga-Zn-Oの密度原子質量密度や表面積が異なることに起因すると推測される。スパッタパワー密度が低いと、In-Ga-Zn-O層の原子質量密度が低下し、結果としてウェットエッチングにおけるエッチレートが低下する。具体的なデータを下記表1に示す。表1から分かるように、In-Ga-Zn-Oの密度は、スパッタパワー、スパッタ時の成膜圧力、スパッタターゲットと基板との距離などをパラメーターとして、適宜制御することができる。このIn-Ga-Zn-Oの密度の変化に応じて、エッチングレートを数十倍変化させることができる。図5は、InとGaとZnの組成が1つの基板上で連続的に変化しているサンプルのエッチングレートを観察した結果である。In-Ga-Zn-OはGaの組成がIn或いはZnの組成に比べ大きいほどエッチングレートが遅い傾向がある。この関係を利用して、酸化物半導体層4’よりもエッチングレートが速いIn-Ga-Zn-O層5’を得る。尚、In-Ga-Zn-O層5’としては、単層であっても、複数膜の積層であってもよい。また、スパッタパワー密度を下げるとIn-Ga-Zn-O層5’の抵抗率が低下する。低抵抗とすることで、チャネル層4とドレイン電極7及びソース電極8との間の電気的接触を改善させる効果を持たせることができる。即ち、直列抵抗成分が減少すると同時に、ドレイン電極7及びソース電極8とのコンタクト抵抗も低減する。前記In-Ga-Zn-O層5’の成膜法としては、CVD法、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。次いで、前記酸化物半導体層4’とIn-Ga-Zn-O層5’とをパターニングすることによって、チャネル層4と犠牲層5を形成する図1d。必要であれば、パターニング後にプラズマ処理や熱処理を行っても良い。例えば、Ar、O2、N2O、N2、H2、H2O、CF4、Cl2、或いはこれらの混合ガスなどを用いたプラズマ処理を行っても良い。また、乾燥大気、N2、O2、H2O、H2、或いはこれらの混合ガスなどの雰囲気中での熱処理を行っても良い。次に、チャネル層4と犠牲層5の上に導電膜を堆積し、パターニングしてドレイン電極6とソース電極7とを形成する図1e。導電膜としては、金属、導電性の金属酸化物MOx、ただしMは金属元素、金属酸窒化物MOxNy、但しMは金属元素、有機導電性材料を用いることができる。また、導電膜は単層であっても、複数膜の積層であっても良い。導電膜の成膜法としては、CVD、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではなく、スピンコート法、スプレー塗布法、インクジェット印刷、スクリーン印刷などを用いてもよい。必要であれば、パターニング後に前記プラズマ処理や前記熱処理を行っても良い。次に、犠牲層5をウェットエッチングし、ドレイン電極6とソース電極7との間にチャネル層4を露出させる図2f。エッチング液は酢酸、塩酸、過塩素酸、フッ酸、硝酸、リン酸などの酸性の溶液を用いることができる。また、アンモニアやテトラメチルアンモニウムなどを含む塩基性の溶液も用いることができる。犠牲層5とチャネル層4のエッチング選択比を大きく取る事で、エッチング後のチャネル層4の膜厚均一性を改善することができる。犠牲層5をウェットエッチングする際は等方的なエッチングがされると考えられる。犠牲層5の横方向へのサイドエッチングが進行する。サイドエッチングを防ごうと考えた場合、ドレイン電極6及びソース電極7も同時にウェットエッチングするウェットエッチング液を用いることができる。例えば、Moと酸化物半導体を同時にウェットエッチングするためのウェットエッチング液として、アンモニア水溶液や、リン酸と硝酸の混合液などが使用できる。電極の表面をエッチングしやすく処理することもできる。例えば、Mo電極であれば、酸素プラズマ処理や熱処理によって表面にMo酸化物を形成し、Mo酸化物と酸化物半導体が同時に塩酸などの酸に溶けるようにすることができる。以上の工程の後、必要であれば、前記プラズマ処理や前記熱処理を行っても良い。以上が本発明の、ボトムゲート型TFTの製造工程である。本発明のTFTには、さらに絶縁層や保護層や電極層や半導体層などの層を追加で形成しても良い。図2gは上記の工程で得られたTFTの上にさらに第1の保護層8と第2の保護層9とを積層した構成を示す。これら保護層8,9としては、SiO2やSiONやSiNやポリイミドなどが好ましく用いられる。また、図2hは、保護層8,9にドレイン電極6及びソース電極7との電気的接触をとるためのコンタクトホール10を形成した状態を示す。本発明のTFTは、その上部に、受光素子や発光素子、半導体メモリ、半導体論理回路などの半導体装置を形成し、センサーやディスプレイなどの機能を持たせることができる。もちろん、前記半導体装置の上部に本発明のTFTを形成し、センサーやディスプレイなどの機能をもたせることができる。本発明の効果が特に有効になるチャネル層4と犠牲層5のウェットエッチングレート及び膜厚について述べる。本発明において、犠牲層5を導入することにより、チャネル層4の膜厚バラツキは犠牲層5のエッチングバラツキ分だけ増大する。犠牲層5のウェットエッチングレートをチャネル層4のウェットエッチングレートで割った値をRエッチングレートの比とする。犠牲層5を導入したTFTのウェットエッチング後のチャネル層4の膜厚バラツキの増加はR分の1に減少するはずであり、Rは大きいほど好ましい。Rの値は、チャネル層4と犠牲層5の材料選択が容易である2以上が好ましい。また、In-Ga-Zn-Oをチャネル層4の酸化物半導体として用いる場合は図4に示す組成領域に対して、犠牲層5もスパッタパワーを小さくしたIn-Ga-Zn-Oで作製できる4以上がより好ましい。また、Gaが少ない組成の半導体層の使用が困難になるけれども均一性を桁レベルで向上させられる10以上がさらに好ましい。犠牲層5の最小膜厚は犠牲層材料やドレイン電極6及びソース電極7のドライエッチング条件によって異なると推測される。In-Ga-Zn-Oをチャネル層4に用いた場合、本件で使用したドライエッチングによるダメージ深さは透過型電子顕微鏡観察により5nm程度であった。よって、犠牲層5の膜厚は5nm以上であることが好ましい。また、犠牲層膜厚の上限値は、犠牲層5のウェットエッチング時のサイドエッチングを考慮し、チャネル長と同じオーダーの大きさ以下である1000nm以下が好ましい。よって、本発明に係る犠牲層5の好ましい膜厚は5nm以上1000nm以下である。さらに、保護膜などを堆積する際の被覆性を考慮すると保護層膜厚と同等以下である600nm以下がより好ましく、犠牲層5の成膜時間を半導体層成膜時間と同等にするためには100nm以下がより好ましい。図2fに示すように、犠牲層5はウェットエッチング後にドレイン電極6及びソース電極7とチャネル層4との間に残る。犠牲層5の抵抗値が高い場合、TFT特性に悪影響を及ぼす。チャネル長が短いTFTほど、犠牲層5の抵抗がTFT特性に影響しやすい。ここでは、チャネル長が3μmのTFTを考える。ドレイン電極6及びソース電極7と半導体とが重なる長さを10μm、チャネル幅をWμm、犠牲層膜厚を5nmとし、犠牲層の抵抗率をRGΩcmとする。また、ゲート絶縁層厚を200nm、ゲート絶縁体の比誘電率を4、電界効果移動度を10cm2/Vsとする。駆動時のゲート電圧VGから閾値電圧Vthを引いた値VGthが、15、10、5、1Vである場合を考える。グラジュアルチャネル近似を用いて線形領域での半導体抵抗値を見積もると、VGthの値に合わせて、1.13×106、1.69×106、3.39×106、1.69×107をWの値で割ったものとなる。犠牲層抵抗値は5RGをWの値で割ったものとなる。犠牲層抵抗値がオン状態の半導体抵抗値の10倍以下になる条件でRGを計算すると、RGはVGthが1V以上であれば使用可能な3.38×107Ωcm以下が好ましく、VGthが5V以上であれば使用可能な6.78×106Ωcm以下がより好ましい。また、VGthが10V以上であれば使用可能な3.38×106Ωcm以下がより好ましく、VGthが15V以上であれば使用可能な2.26×106Ωcm以下がさらに好ましい。次に、本発明のチャネルエッチ型トランジスタとして、トップゲート型TFTとダブルゲート型TFTの例を挙げる。トップゲート型の場合、図1,図2に例示したボトムゲート型TFTの製造工程とは一部順序に違いがある。即ち、図3aに示したように、基板1の上に、チャネル層4、犠牲層5、ドレイン電極6、ソース電極7、上部ゲート絶縁層30、上部ゲート電極20が順に積層された構造を有する。各層の形成方法は、ボトムゲート型TFTと同じであり、上部ゲート絶縁層30はゲート絶縁層3と同様に、上部ゲート電極20はゲート電極2と同様に形成すればよい。ダブルゲート型の場合、図3bに示したように、基板1の上に、ゲート電極2、ゲート絶縁層3、チャネル層4、犠牲層5、ドレイン電極6、ソース電極7、上部ゲート絶縁層30、上部ゲート電極20が順に積層した構造を有する。各層の形成方法は、ボトムゲート型TFT及びトップゲート型TFTと同じで良い。ダブルゲートTFTは、2つのゲート電極2,20を有しており、各々の電極の電位を自由に制御することが可能である。また、ゲート電極は、フローティングで使用する場合もある。2つのゲート電極の両方、或いはボトムゲート側のみ、トップゲート側のみでTFTを駆動することができる。またさらに、ゲート電極は遮光層として用いることができる。実施例1図1,図2の工程に従って、ボトムゲート型のチャネルエッチ型TFTを作製した。以下に各工程について説明する。基板1には、ガラス基板Corning社製1737を用いた。ガラス基板の厚さは0.5mmである。まず、基板1上に、Arガスの雰囲気中でDCマグネトロンスパッタ法により、厚さ100nmのMo薄膜を成膜した。次いで、堆積したMo薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、ゲート電極2を形成した図1a。次に、ゲート電極2上に、ゲート絶縁層3としてプラズマCVD法により厚さ200nmのSiO2薄膜を成膜した図1b。次に、ゲート絶縁層3上に、DCマグネトロンスパッタ法により、厚さ40nmのIn-Ga-Zn-O薄膜酸化物半導体層4’を成膜した図1c。成膜条件は、投入DCパワーを3.7W/cm2とした。こうして成膜したIn-Ga-Zn-O薄膜は非晶質であり、In:Ga:Zn:Oの組成比は約1:1:1:4である。次に、酸化物半導体層4’上に、DCマグネトロンスパッタ法により、厚さ30nmのIn-Ga-Zn-O薄膜を成膜した。成膜条件は、投入DCパワーを0.38W/cm2とした。こうして成膜したIn-Ga-Zn-O薄膜は非晶質であり、In:Ga:Zn:Oの組成比は約1:1:1:4である。図4に示したように、低パワー成膜のIn-Ga-Zn-O薄膜はウェットエッチングレートが速い。理由は表面積が大きいためと考えられる。次に、上記2層のIn-Ga-Zn-O薄膜を、フォトリソグラフィ法と、塩酸を用いたウェットエッチングでパターニングし、半導体層4と犠牲層5を形成した図1d。次に、犠牲層5上に、DCマグネトロンスパッタ法により、厚さ200nmのMo薄膜を成膜し、フォトリソグラフィ法とドライエッチング法により微細加工して、ドレイン電極6及びソース電極7を形成した図2a。次に、35~37塩酸と脱イオン水が体積比で1:40になるように混合されたエッチング液を用いて、犠牲層5のウェットエッチングを行なった図2b。次に、ドレイン電極6及びソース電極7の上に、第1の保護層8として、プラズマCVD法により、厚さ300nmのSiO2薄膜を成膜し、続いて、第2の保護層9として、プラズマCVD法により、厚さ300nmのSiON薄膜を成膜した図2c。次に、電極との電気的接触をとるためのコンタクトホール10を、バッファードフッ酸を用いて形成した図2d。また、比較例1として、犠牲層5を形成しない以外は上記と同じ工程でTFTを作製した。表2に、本実施例1のTFTと、比較例1のTFTのチャネル層4の膜厚均一性を、Vthの標準偏差σで評価した結果を示す。標準偏差σは実施例、比較例それぞれのTFTを13個ずつ作製して求めた。表2からも明らかなように、犠牲層5を導入することで、σの値が4.5Vから2.2Vに向上している。Vthの均一性は、膜厚均一性の向上を意味しており、ウェットエッチング後のチャネル層4の膜厚均一性を向上させることができることを示している。"