"三原色カラーフィルタがベイヤ配列された第1画素群と、前記第1画素群に対し水平方向,垂直方向共に1/2画素ピッチずつずれ三原色のカラーフィルタがベイヤ配列された第2画素群とを備えるMOS型固体撮像素子であって、同色のカラーフィルタを持つ斜めに隣接した前記第1画素群に属する画素及び前記第2画素群に属する画素以下、この2つの画素をペア画素という。及び該ペア画素に対して垂直方向に隣接する前記ペア画素の計4画素を読出単位とし、該4画素毎に、1つの共通のMOSトランジスタ回路で構成される信号読出回路が設けられるMOS型固体撮像素子。請求項1に記載のMOS型固体撮像素子であって、前記読出単位となる4画素に対して設けられる複数のフローティングディフュージョンを備え、前記各フローティングディフュージョンが、配線によって相互に接続されると共に、前記信号読出回路を構成する出力トランジスタのゲートに接続されるMOS型固体撮像素子。請求項2に記載のMOS型固体撮像素子であって、前記読出単位となる4画素の各々に対して設けられる読出トランジスタと、前記読出単位となる4画素を構成する2つの前記ペア画素のうちの一方である第1のペア画素に対応して設けられる第1のフローティングディフュージョンと、前記読出単位となる4画素を構成する2つの前記ペア画素のうちの他方である第2のペア画素に対応して設けられる第2のフローティングディフュージョンとを備え、前記第1のペア画素は、前記第1のペア画素に対応する2つの前記読出トランジスタを介して前記第1のフローティングディフュージョンに接続され、前記第2のペア画素は、前記第2のペア画素に対応する2つの前記読出トランジスタを介して前記第2のフローティングディフュージョンに接続されるMOS型固体撮像素子。請求項3に記載のMOS型固体撮像素子であって、前記第1のフローティングディフュージョンの前記第1のペア画素に対する位置と、前記第2のフローフィングディフュージョンの前記第2のペア画素に対する位置とが同じであるMOS型固体撮像素子。請求項3又は請求項4に記載のMOS型固体撮像素子であって、前記信号読出回路を構成するリセットトランジスタは、前記信号読出回路を構成する出力トランジスタのゲートに接続される前記第1のフローティングディフュージョン及び前記第2のフローティングディフュージョンのうちの前記出力トランジスタに最も近いフローフィングディフュージョン、とは別のフローティングディフュージョンをソース領域として形成されるMOS型固体撮像素子。請求項3に記載のMOS型固体撮像素子であって、前記読出単位となる4画素に対応して設けられる第3のフローティングディフュージョンを備え、前記第3のフローティングディフュージョンをソース領域として前記信号読出回路のリセットトランジスタが形成されると共に、前記第3のフローティングディフュージョンが前記信号読出回路の出力トランジスタのゲートに接続されるMOS型固体撮像素子。請求項1乃至請求項6のいずれか1項に記載のMOS型固体撮像素子であって、前記信号読出回路を構成するリセットトランジスタと出力トランジスタとは、前記各画素間を分離する格子状の素子分離領域のうち別の格子位置に設けられるMOS型固体撮像素子。請求項7に記載のMOS型固体撮像素子であって、前記画素毎に設けられる読出トランジスタは、フローティングディフュージョンが設けられた前記格子の交点位置に臨む該格子の角部に設けられるMOS型固体撮像素子。請求項1乃至請求項8のいずれか1項に記載のMOS型固体撮像素子と、前記ペア画素の画素加算読出を行う制御部とを備える撮像装置。図12に示す画素配列及びカラーフィルタ配列の固体撮像素子では、上述した様に、高感度撮影及び広ダイナミックレンジ撮影を行うときに、素子内で画素混合して信号を高速読み出しすることができるため、特許文献3の技術をそのまま適用することはできない。このため、画素混合対象となるペア画素の関係を崩さずに、信号読出回路のトランジスタ数削減を図る必要が生じる。本発明の目的は、ペア画素の関係を崩すことなく、信号読出回路のトランジスタ数削減を図ることができるMOS型固体撮像素子及びこの固体撮像素子を搭載した撮像装置を提供することにある。本発明のMOS型固体撮像素子は、三原色カラーフィルタがベイヤ配列された第1画素群と、前記第1画素群に対し水平方向,垂直方向共に1/2画素ピッチずつずれ三原色のカラーフィルタがベイヤ配列された第2画素群とを備えるMOS型固体撮像素子であって、同色のカラーフィルタを持つ斜めに隣接した前記第1画素群に属する画素及び前記第2画素群に属する画素以下、この2つの画素をペア画素という。及び該ペア画素に対して垂直方向に隣接する前記ペア画素の計4画素を読出単位とし、該4画素毎に、1つの共通のMOSトランジスタ回路で構成される信号読出回路が設けられるものである。また、本発明の撮像装置は、上記記載のMOS型固体撮像素子と、前記ペア画素の画素加算読出を行う制御部とを備えるものである。本発明によれば、ペア画素の関係を崩すことなく、信号読出回路のトランジスタ数の削減を図ることができ、相対的に画素フォトダイオードの受光面積を広げることが可能となる。以下、本発明の一実施形態について、図面を参照して説明する。図1は、本発明の一実施形態に係る固体撮像素子を搭載したデジタルカメラ撮像装置の機能ブロック構成図である。図1に示すデジタルカメラ10は、撮影レンズ21aや絞り21b等を備える撮影光学系21と、撮影光学系21の後段に配置された撮像素子チップ22とを備える。撮像素子チップ22は、MOSトランジスタ回路で構成された信号読出回路を持つカラー画像撮像用単板式の固体撮像素子22aと、固体撮像素子22aから出力されるアナログの画像データを自動利得調整AGCや相関二重サンプリング処理等のアナログ処理するアナログ信号処理部AFE22bと、アナログ信号処理部22bから出力されるアナログ画像データをデジタル画像データに変換するアナログデジタル変換部A/D22cとを備える。MOSトランジスタ回路は、例えば相補型MOSCMOSトランジスタ回路が好適である。このデジタルカメラ10は更に、後述のシステム制御部CPU29からの指示によって撮影光学系21,固体撮像素子22a,アナログ信号処理部22b,A/D22cの駆動制御を行う駆動部タイミングジェネレータTGを含む23と、CPU29からの指示によって発光するフラッシュ25とを備える。駆動部23を撮像素子チップ22内に一緒に搭載する場合もある。デジタルカメラ10は更に、A/D22cから出力されるデジタル画像データを取り込み補間処理やホワイトバランス補正,RGB/YC変換処理等の周知の画像処理を行うデジタル信号処理部26と、画像データをJPEG形式などの画像データに圧縮したり逆に伸長したりする圧縮/伸長処理部27と、メニューなどを表示したりスルー画像や撮像画像を表示する表示部28と、デジタルカメラ全体を統括制御するシステム制御部CPU29と、フレームメモリ等の内部メモリ30と、JPEG画像データ等を格納する記録メディア32との間のインタフェース処理を行うメディアインタフェースI/F部31と、これらを相互に接続するバス34とを備える。システム制御部29には、ユーザからの指示入力を行う操作部33が接続されている。図2は、図1に示す固体撮像素子22aの表面模式図であり、画素配列とカラーフィルタ配列を示している。図2の例では、奇数行の画素行45度傾けた正方形枠が各画素を示し、各画素上のr赤,g緑,b青がカラーフィルタの色を表している。に対して偶数行の画素行を1/2画素ピッチずつずらして配置した、所謂ハニカム画素配列となっている。奇数行の画素だけみると画素配列は正方格子配列となり、これに三原色カラーフィルタrgbがベイヤ配列されている。また、偶数行の画素だけみても画素配列は正方格子配列となり、これに三原色カラーフィルタRGBがベイヤ配列されている。R=赤,G=緑,B=青であり、斜めに隣接する同色画素がペア画素を形成する。各画素の上カラーフィルタの上には、全画素で同一形状のマイクロレンズが搭載される図示は省略する。本実施形態では、ペア画素2画素と、このペア画素に垂直方向に隣接するペア画素2画素の計4画素に対して1つの信号読出回路が設けられる。この4画素が読出単位画素群となり、読出単位画素群が垂直方向,水平方向に並ぶことになる。図2では、読出単位画素群の一例を点線枠7で囲って示してある。固体撮像素子22aの左辺部分には、図示省略の垂直走査回路等が設けられている。そして、各画素行に対して読出信号やリセット信号を印加する制御信号線がこの垂直走査回路から画素行間を蛇行するように配線される。本実施形態では、4画素に対して1つの信号読出回路が設けられるため、制御信号線としては、4画素行夫々への読出信号線tg1,tg2,tg3,tg4と4画素共通のリセット信号線Rsetとが設けられる。固体撮像素子22aの下辺部分には、図示省略の水平走査回路等が設けられている。この水平走査回路から各画素列に対して、信号出力線osや電源線Vccが画素列間を蛇行する様に配線される。図3は、図2の読出単位画素群配列に対して信号読出回路を構成する各トランジスタを設けた平面概念図である。図が煩雑になるため、図4に、図3の1つの読出単位画素群図3の左上のrRペア画素とその垂直方向直下のgGペア画素とその信号読出回路とを例示する。また、図5は、図4の回路図を示す。まず、図5から説明する。読出単位画素群の4つの画素フォトダイオード:PDはペア画素PD1,PD2とペア画素PD3,PD4で構成される。画素PD1は、読出トランジスタTr1を介してFD1第1フローティングディフュージョンに接続される。画素PD2は読出トランジスタTr2を介してFD1に接続される。画素PD3は、読出トランジスタTr3を介してFD2第2フローティングディフュージョンに接続される。画素PD4は読出トランジスタTr4を介してFD2に接続される。本実施形態の読出トランジスタTr1~Tr4は、行読出トランジスタや行選択トランジスタとして機能する。FD1とFD2とは配線8を通して接続される。配線8で接続された2個のFD1,FD2はドライブトランジスタ出力トランジスタDrのゲート電極OGに配線9で接続される。出力トランジスタDrのドレイン端子は電源Vcc接続端子ODに接続される。出力トランジスタDrのソース端子は撮像信号出力端子OSに接続される。電源Vcc接続端子ODとFD1との間にはリセットトランジスタRTが設けられる。リセットトランジスタRTのリセットドレインRDが電源接続端子ODに接続される。リセットトランジスタRTのソース領域がFD1、即ち出力トランジスタDrのゲート電極OGに接続される。リセットトランジスタRTのゲート電極RGが図2で説明したリセット信号線Rsetに接続される。出力トランジスタDrの信号出力端子OSが図2の出力信号線osに接続される。読出トランジスタTr1,Tr2,Tr3,Tr4の各ゲート電極TG1,TG2,TG3,TG4が、夫々図2の読出信号線tg1,tg2,tg3,tg4に接続される。電源接続端子ODが図示しない電源Vccに接続される。図4において、PD1,PD2,PD3,PD4は、例えばn型半導体基板の表面pウェル層に、或いはp型半導体の表面部に二次元アレイ状に島状のn領域を形成することで構成される。各n領域間はp領域によって素子分離される。この素子分離領域に形成されるn領域により、図5で説明したFD1,FD2,リセットドレインRD,端子OD,OSが形成される。図4に示すように、画素PD1,PD2の隣接部の画素PD3側の隅各画素を格子状に分離する格子の交点部分にはFD1を形成するn領域が設けられる。PD1のn領域とFD1のn領域との間はp型素子分離帯で分離される。この素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極TG1が形成される。PD2のn領域とFD1のn領域との間はp型素子分離帯で分離される。この素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極TG2が形成される。画素PD3,PD4の隣接部の画素PD2と反対側の隅上記同様に、格子の交点部分にはFD2を形成するn領域が設けられる。PD3のn領域とFD2のn領域との間はp型素子分離帯で分離される。この素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極TG3が形成される。PD4のn領域とFD2のn領域との間はp型素子分離帯で分離される。この素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極TG4が形成される。画素PD1,PD2の境界部の延長線上の画素PD3の上辺に沿う位置には、リセットドレインRDを構成するn領域が形成される。リセットドレインRDのn領域とFD1のn領域との間のp型素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極RGリセットゲートが形成される。画素PD4の下辺画素PD3と反対側の辺に沿う部分にはOD端子出力トランジスタのドレイン端子となるn領域が形成される。更に、このOD端子のn領域に対して画素PD4の下隅を挟んだ位置に出力端子出力トランジスタのソース端子OSとなるn領域が形成される。OD端子とOS端子の両n領域間のp型素子分離帯の上に絶縁膜を介して電極膜が積層されることで、出力トランジスタDrのゲート電極OGが形成される。FD1とFD2とは画素境界部に沿ってくの字状に形成された配線8で接続される。また、FD2と出力トランジスタDrのゲート電極OGとが配線9で接続される。図4に示す読出単位画素群の構成が、水平方向,垂直方向に繰り返されることで、図3の構成となる。同一水平線上に並ぶ読出単位画素群の各Trii=1~4のゲート電極TGiが同一読出信号線tgii=1~4に接続される。また、同一水平線上に並ぶ読出単位画素群のリセットトランジスタRTのゲート電極RGがリセット信号線Rsetに接続される。同一垂直線上に並ぶ読出単位画素群の各信号出力端子OSが同一出力信号線osに接続され、同一垂直線上に並ぶ読出単位画素群の各電源接続端子ODが同一電源線Vccに接続される。斯かる構成の固体撮像素子22aにおいて、各読出単位画素群の画素PD1~PD4には、入射光量に応じた電荷が蓄積される。各画素毎の撮像画像信号を外部に読み出す場合には、読出信号線tgiに読出パルスを印加する。これにより、該当の読出トランジスタTriが導通し、該当画素PDiの信号電荷がFDii=1,2に読み出され、出力トランジスタDrのゲート電極OGに信号電荷が移動する。OD端子に電源電圧Vccを印加すると該当出力トランジスタDrがオン状態となり、出力トランジスタDrのゲート電極OGに印加された信号電荷量に応じた撮像画像信号が出力端子OSに出力される。各読出トランジスタTr1,Tr2,Tr3,Tr4に印加する読出パルスの印加タイミングをずらすことで、各画素PD1,PD2,PD3,PD4の撮像画像信号を個別に読み出すことができる。画素PD1と画素PD2とは同色のカラーフィルタが積層され、画素PD3と画素PD4とにも同色のカラーフィルタが積層されている。このため、読出トランジスタTr1,Tr2に同タイミングで読出パルスを印加する。これにより、画素PD1と画素PD2の各信号電荷が同時にFD1に読み出されて画素混合される。画素混合された信号電荷量に応じた撮像画像信号を出力トランジスタDrから読み出すことで、短時間に画素加算した信号を得ることが可能となる。次に、出力トランジスタDrのゲート電極OGに在る信号電荷を、リセットトランジスタRTをオンすることでリセットドレインRDに廃棄する。そして、次のタイミングで読出トランジスタTr3,Tr4に同タイミングで読出パルスを印加する。これにより、画素PD3,PD4の信号電荷を画素混合し、画素加算した撮像画像信号を読み出すことができ、高感度な画像を撮像することが可能となる。上記において、ペア画素の露光開始時点を同じとし、露光終了時点つまり読出トランジスタTr1,Tr2への読出パルスの印加タイミングをずらすことで、画素PD1,PD2の露光時間を変えることができる。これにより、ダイナミックレンジの広い画像を撮像することが可能となる。ペア画素の露光開始タイミングを変え、露光終了タイミングを同じとしても良い。以上述べた実施形態によれば、読出単位画素群の4画素に6個のトランジスタを設けるだけ、即ち1画素当たり1.5個のトランジスタを設けるだけで、信号読出が可能となり、信号読出回路に要する面積を狭くできる。更に、水平方向のリセット信号線は、2画素行に1本設ければ良くなり、垂直方向の出力信号線,電源線は2画素列に1本ずつ設ければ良くなる。このため、それだけフォトダイオードの面積を広げることが可能となる。更に、本実施形態では、画素PD1,PD2のゲート電極TG1,TG2を設ける位置、即ち、各画素PD1,PD2の受光面が欠ける位置と、画素PD3,PD4のゲート電極TG3,TG4の位置とが同じとなる。このため、特に画素加算するときの画素PD1PD2、PD3PD4の光学特性を揃えることができ、シェーディング補正が容易になるという利点がある。図6は、本発明の別実施形態に係る固体撮像素子の表面概念図である。また、図7は、図6における1つの読出単位画素群を抜き出した図である。図7の読出単位画素群の回路図は図5と同じである。本実施形態では、ゲート電極TG1,TG2、FD1、リセットゲートRG、及びリセットドレインRDの位置は、図4に示す実施形態と同じである。しかし、FD2、ゲート電極TG3,TG4、及び出力トランジスタDrの位置が図4とは異なる。図6の例では、FD2を、画素PD3,PD4の境界部の端部格子の交点部分において、図4の実施形態とは反対側の端部に設けている。これにより、FD1とFD2を結ぶ配線8の長さは、矩形の画素PD3の一辺の長さとなり、図4の実施形態に比べて半分となっている。更に、FD2の近傍となる各画素PD3,PD4の隅部にゲート電極TG3,TG4が設けられている。また、画素PD3と画素PD4の境界部におけるFD2の有る位置とは反対側の端部に出力トランジスタDrのゲート電極OGとドレインOD電源端子とソース端子出力端子OSが設けられている。この実施形態によっても、読出単位画素群に対して設けるトランジスタ数を1画素当たり1.5個に減少でき、画素の受光面積を相対的に広げることが可能となる。更に、本実施形態では、配線8の長さを短くできるので配線8の抵抗分や寄生容量を低減できるため、電荷検出感度が向上して、撮像画像のS/Nが向上し、高感度化も図れる。図8は、本発明の更に別実施形態に係る固体撮像素子の表面概念図である。図9は、図8における1つの読出単位画素群を抜き出した図である。図9の読出単位画素群の回路図は図10となる。図5と図10の違いは、第3フローティングディフュージョンFD3を設けた点と、FD3にリセットトランジスタRT及び出力トランジスタDrを接続した点である。なお、図8の実施形態では、ドレインOD電源端子とリセットドレインRDとが兼用されている。本実施形態の読出単位画素群に設けるゲート電極TG1,TG2,TG3,TG4は図7の実施形態と同じであるが、図4の実施形態でFD2を設けた位置画素PD3と画素PD4の隣接境界部であって画素PD2と反対側の隅部にFD3を設け、FD1とFD2とFD3とを配線8で接続している。そして、FD3に接続するリセットトランジスタRTのゲート電極RG及びリセットドレインRDを、FD2とFD3とを結ぶ画素境界部の延長線上に設けている。また、矩形の画素PD4のFD2を設けた隅と対角位置に来る隅に、出力トランジスタDrを設けている。そして、この出力トランジスタDrのゲート電極OGとFD3とを配線9で接続している。この構成であっても、読出単位画素群に対して設けるトランジスタ数を1画素当たり1.5個に減少でき、画素の受光面積を相対的に広げることが可能となる。FDの数が3箇所と増えるため寄生容量は増えるが、ゲート電極TG1,TG2,TG3,TG4に接続する読出信号線の配線位置と、リセットトランジスタRTに接続するリセット信号線の配置位置とをずらすことが容易となり、設計の自由度が増す。尚、上述した実施形態では、図2の画素配列,カラーフィルタ配列の固体撮像素子に本発明を適用したが、図2において、偶数行の画素配列はそのままに、奇数行の画素配列における奇数行と偶数行を入れ替えた図11の画素配列,カラーフィルタ配列で構成される各読出単位画素群一例を点線枠7’で示す。であっても、これまでと同様に、図4,7,9において左右を反転すれば適用可能である。以上述べた様に、本明細書には以下の事項が開示されている。開示されたMOS型固体撮像素子は、三原色カラーフィルタがベイヤ配列された第1画素群と、前記第1画素群に対し水平方向,垂直方向共に1/2画素ピッチずつずれ三原色のカラーフィルタがベイヤ配列された第2画素群とを備えるMOS型固体撮像素子であって、同色のカラーフィルタを持つ斜めに隣接した前記第1画素群に属する画素及び前記第2画素群に属する画素以下、この2つの画素をペア画素という。及び該ペア画素に対して垂直方向に隣接する前記ペア画素の計4画素を読出単位とし、該4画素毎に、1つの共通のMOSトランジスタ回路で構成される信号読出回路が設けられるものである。開示されたMOS型固体撮像素子は、前記読出単位となる4画素に対して設けられる複数のフローティングディフュージョンを備え、前記各フローティングディフュージョンが、配線によって相互に接続されると共に、前記信号読出回路を構成する出力トランジスタのゲートに接続されるものである。開示されたMOS型固体撮像素子は、前記読出単位となる4画素の各々に対して設けられる読出トランジスタと、前記読出単位となる4画素を構成する2つの前記ペア画素のうちの一方である第1のペア画素に対応して設けられる第1のフローティングディフュージョンと、前記読出単位となる4画素を構成する2つの前記ペア画素のうちの他方である第2のペア画素に対応して設けられる第2のフローティングディフュージョンとを備え、前記第1のペア画素は、前記第1のフローティングディフュージョンに、前記第1のペア画素に対応する2つの前記読出トランジスタを介して接続され、前記第2のペア画素は、前記第2のフローティングディフュージョンに、前記第2のペア画素に対応する2つの前記読出トランジスタを介して接続されているものである。開示されたMOS型固体撮像素子は、前記第1のフローティングディフュージョンの前記第1のペア画素に対する位置と、前記第2のフローフィングディフュージョンの前記第2のペア画素に対する位置とが同じであるものを含む。開示されたMOS型固体撮像素子は、前記信号読出回路を構成するリセットトランジスタは、前記信号読出回路を構成する出力トランジスタのゲートに接続される前記第1のフローティングディフュージョン及び前記第2のフローティングディフュージョンのうち、前記出力トランジスタに最も近いフローフィングディフュージョンとは別のフローティングディフュージョンをソース領域として形成されるものである。開示されたMOS型固体撮像素子は、前記読出単位となる4画素に対応して設けられる第3のフローティングディフュージョンを備え、前記第3のフローティングディフュージョンをソース領域として前記信号読出回路のリセットトランジスタが形成されると共に、前記第3のフローティングディフュージョンが前記信号読出回路の出力トランジスタのゲートに接続されるものである。開示されたMOS型固体撮像素子は、前記信号読出回路を構成するリセットトランジスタと出力トランジスタとは、前記各画素間を分離する格子状の素子分離領域のうち別の格子位置に設けられるものである。開示されたMOS型固体撮像素子は、前記画素毎に設けられる読出トランジスタは、フローティングディフュージョンが設けられた前記格子の交点位置に臨む該格子の角部に設けられるものである。また、開示された撮像装置は、上記記載のMOS型固体撮像素子と、前記ペア画素の画素加算読出を行う制御部とを備えるものである。以上述べた実施形態によれば、4画素毎に1つの信号読出回路で4画素の撮像画像信号を個別に読み出したり、ペア画素の撮像画像信号を素子内で画素加算して読み出したりすることができ、1画素当たりのトランジスタ数を削減して画素フォトダイオードの受光面積を広くとることができる。このため、撮像素子チップの小型化と画素の微細化を図っても感度の高い撮像を行うことが可能となる。"