半導体装置であって、第1の基板上に形成される少なくとも1つのグラフェンチャネル、前記グラフェンチャネルを囲む第1の酸化物層、ならびに前記第1の酸化物層を通って延在する前記グラフェンチャネルに対するソースおよびドレインコンタクトを有する第1のウエハと、第2の基板に形成される相補型金属酸化物半導体CMOS装置層、前記CMOS装置層を囲む第2の酸化物層、および前記第2の酸化物層を通って延在する前記CMOS装置層に対する複数のコンタクトを有する第2のウエハであって、前記第1のウエハおよび前記第2のウエハは前記第1および第2の酸化物層の間の酸化物対酸化物ボンディングによってともに接合される、第2のウエハとを含み、前記CMOS装置層に対する前記コンタクトの1つまたはそれ以上は、前記グラフェンチャネルに対する前記ソースおよびドレインコンタクトと接触しており、前記CMOS装置層に対する前記コンタクトの他の1つまたはそれ以上は、前記グラフェンチャネルに対するゲートコンタクトである、装置。前記CMOS装置層は1つまたはそれ以上のCMOS配線、構造および装置を含む、請求項1に記載の装置。前記第1の基板は、絶縁ウエハ、絶縁上層を有するウエハ、または炭化ケイ素ウエハを含む、請求項1に記載の装置。前記第2の基板は、シリコンオンインシュレータウエハまたはバルクシリコンウエハを含む、請求項1に記載の装置。前記グラフェンチャネルに対する前記ソースおよびドレインコンタクトならびに前記CMOS装置層に対する前記コンタクトの各々は銅を含み、前記第1のウエハおよび前記第2のウエハはさらに、前記グラフェンチャネルに対する前記ソースおよびドレインコンタクトと、前記CMOS装置層に対する前記コンタクトの1つまたはそれ以上との間の銅対銅ボンディングによってともに接合される、請求項1に記載の装置。前記第1のウエハおよび前記第2のウエハは向かい合わせの向きでともに接合される、請求項1に記載の装置。半導体装置を製作する方法であって、第1の基板上に形成される少なくとも1つのグラフェンチャネル、前記グラフェンチャネルを囲む第1の酸化物層、ならびに前記第1の酸化物層を通って延在する前記グラフェンチャネルに対するソースおよびドレインコンタクトを有する第1のウエハを形成するステップと、第2の基板に形成されるCMOS装置層、前記CMOS装置層を囲む第2の酸化物層、および前記第2の酸化物層を通って延在する前記CMOS装置層に対する複数のコンタクトを有する第2のウエハを形成するステップと、前記第1のウエハおよび前記第2のウエハを前記第1および第2の酸化物層の間の酸化物対酸化物ボンディングによってともに接合することによって、前記CMOS装置層に対する前記コンタクトの1つまたはそれ以上が前記グラフェンチャネルに対する前記ソースおよびドレインコンタクトと接触し、前記CMOS装置層に対する前記コンタクトの他の1つまたはそれ以上が前記グラフェンチャネルに対するゲートコンタクトとなるようにするステップとを含む、方法。前記第1のウエハまたは前記第2のウエハの一方を上下反転させることによって、前記第1のウエハまたは前記第2のウエハの他方との向かい合わせのボンディングを可能にするステップをさらに含む、請求項7に記載の方法。トランジスタ装置であって、基板と、前記基板上に形成されるソースおよびドレインコンタクトと、前記基板上に形成されて前記ソースおよびドレインコンタクトを接続するグラフェンチャネルと、誘電体によって前記グラフェンチャネルから分離されている前記グラフェンチャネル上のゲートコンタクトであって、前記ゲートコンタクトは前記ソースおよびドレインコンタクトとオーバーラップしない位置にあり、前記ゲートコンタクトと前記ソースおよびドレインコンタクトとの間に前記グラフェンチャネルの露出部分を残し、前記グラフェンチャネルの前記露出部分にはn型またはp型のドーパントがドープされる、ゲートコンタクトとを含む、装置。前記ソースおよびドレインコンタクトと、前記ゲートコンタクトと、前記グラフェンチャネルの前記露出部分との上のキャッピング層をさらに含む、請求項9に記載の装置。前記基板は絶縁ウエハ、絶縁上層を有するウエハ、または炭化ケイ素ウエハを含む、請求項9に記載の装置。前記グラフェンチャネルの前記露出部分には、ポリエチレンイミンを含むn型ドーパントがドープされる、請求項9に記載の装置。前記グラフェンチャネルの前記露出部分には、ジアゾニウム塩を含むp型ドーパントがドープされる、請求項9に記載の装置。前記キャッピング層は酸化物または窒化物材料を含む、請求項10に記載の装置。トランジスタ装置を製作する方法であって、基板を提供するステップと、前記基板上にソースおよびドレインコンタクトを形成するステップと、前記基板上に前記ソースコンタクトおよび前記ドレインコンタクトを接続するグラフェンチャネルを形成するステップと、前記グラフェンチャネル上にあって誘電体によって前記グラフェンチャネルから分離されているゲートコンタクトを形成するステップであって、前記ゲートコンタクトは前記ソースおよびドレインコンタクトとオーバーラップしない位置にあり、前記ゲートコンタクトと前記ソースおよびドレインコンタクトとの間に前記グラフェンチャネルの露出部分を残す、ステップと、前記グラフェンチャネルの前記露出部分にn型またはp型のドーパントをドープするステップとを含む、方法。前記基板上に1つまたはそれ以上のグラフェン層を形成するステップをさらに含む、請求項15に記載の方法。前記基板は絶縁上層を有するウエハを含み、前記グラフェン層を形成する前記ステップは、剥離を用いて前記絶縁上層の表面に前記グラフェン層を蒸着するステップをさらに含む、請求項16に記載の方法。前記基板は炭化ケイ素ウエハを含み、前記グラフェン層を形成する前記ステップは、エピタキシによるシリコン昇華によって前記炭化ケイ素ウエハ上に前記グラフェン層を成長させるステップをさらに含む、請求項16に記載の方法。前記基板上に前記ソースおよびドレインコンタクトを形成する前記ステップは、前記グラフェン層および前記基板の上にレジストマスクをパターン形成してソースおよびドレインコンタクト領域を規定するステップと、前記レジストマスクの周りの前記ソースおよびドレインコンタクト領域に金属を蒸着して前記ソースおよびドレインコンタクトを形成するステップと、前記レジストマスクを除去するステップとをさらに含む、請求項16に記載の方法。前記基板上に前記グラフェンチャネルを形成する前記ステップは、前記グラフェン層の上にマスクをパターン形成して能動チャネル領域を規定するステップと、前記マスクによって保護されていない前記グラフェン層の部分を除去するステップと、前記マスクを除去するステップとをさらに含む、請求項16に記載の方法。前記グラフェンチャネルと、前記ソースおよびドレインコンタクトと、前記基板との上に前記誘電体を蒸着するステップをさらに含む、請求項15に記載の方法。前記ソースおよびドレインコンタクトと、前記ゲートコンタクトと、前記グラフェンチャネルの前記露出部分と、前記基板との上にキャッピング層を形成するステップをさらに含む、請求項15に記載の方法。したがって、既存のCMOS技術とグラフェンとを有効に組み合わせることで、グラフェンを実用的な装置もしくは回路またはその両方における能動または受動素子としてうまく使用できるようにする新しい製作スキームが望ましく、さらに寄生容量および残余直列抵抗の両方を最小化するグラフェンに基づくトランジスタ装置設計も望ましい。本発明は、グラフェンチャネルに基づく装置およびその製作のための技術を提供する。本発明の一態様においては、半導体装置が提供される。この半導体装置は、第1の基板上に形成される少なくとも1つのグラフェンチャネル、グラフェンチャネルを囲む第1の酸化物層、ならびに第1の酸化物層を通って延在するグラフェンチャネルに対するソースおよびドレインコンタクトを有する第1のウエハと、第2の基板に形成される相補型金属酸化物半導体CMOS装置層、CMOS装置層を囲む第2の酸化物層、および第2の酸化物層を通って延在するCMOS装置層に対する複数のコンタクトを有する第2のウエハとを含み、第1のウエハおよび第2のウエハは第1および第2の酸化物層の間の酸化物対酸化物ボンディングによってともに接合されている。CMOS装置層に対するコンタクトの1つまたはそれ以上は、グラフェンチャネルに対するソースおよびドレインコンタクトと接触している。CMOS装置層に対するコンタクトの他の1つまたはそれ以上は、グラフェンチャネルに対するゲートコンタクトである。本発明の別の態様においては、半導体装置を製作する方法が提供される。この方法は以下のステップを含む。第1の基板上に形成される少なくとも1つのグラフェンチャネルと、グラフェンチャネルを囲む第1の酸化物層と、第1の酸化物層を通って延在するグラフェンチャネルに対するソースおよびドレインコンタクトとを有する第1のウエハが形成される。第2の基板に形成されるCMOS装置層と、CMOS装置層を囲む第2の酸化物層と、第2の酸化物層を通って延在するCMOS装置層に対する複数のコンタクトとを有する第2のウエハが形成される。第1のウエハおよび第2のウエハが第1および第2の酸化物層の間の酸化物対酸化物ボンディングによってともに接合されることによって、CMOS装置層に対するコンタクトの1つまたはそれ以上は、グラフェンチャネルに対するソースおよびドレインコンタクトと接触し、CMOS装置層に対するコンタクトの他の1つまたはそれ以上は、グラフェンチャネルに対するゲートコンタクトとなる。本発明のさらに別の態様においては、トランジスタ装置が提供される。このトランジスタ装置は、基板と、基板上に形成されるソースおよびドレインコンタクトと、ソースおよびドレインコンタクトを接続する、基板上に形成されるグラフェンチャネルと、誘電体によってグラフェンチャネルから分離されたグラフェンチャネル上のゲートコンタクトとを含み、ゲートコンタクトはソースおよびドレインコンタクトとオーバーラップしない位置にあることによって、ゲートコンタクトとソースおよびドレインコンタクトとの間にグラフェンチャネルの露出部分を残し、グラフェンチャネルの露出部分にはn型またはp型のドーパントがドープされる。本発明のさらに別の態様においては、トランジスタ装置を製作する方法が提供される。この方法は以下のステップを含む。基板が提供される。基板上にソースおよびドレインコンタクトが形成される。ソースコンタクトおよびドレインコンタクトを接続するグラフェンチャネルが基板上に形成される。グラフェンチャネルの上にゲートコンタクトが形成されて、誘電体によってグラフェンチャネルから分離され、ゲートコンタクトはソースおよびドレインコンタクトとオーバーラップしない位置にあることによって、ゲートコンタクトとソースおよびドレインコンタクトとの間にグラフェンチャネルの露出部分を残す。グラフェンチャネルの露出部分にはn型またはp型のドーパントがドープされる。本発明ならびに本発明のさらなる特徴および利点のより完全な理解は、以下の詳細な説明および図面を参照することによって得られるだろう。本明細書においては、グラフェンチャネルに基づく装置およびその製作のための技術が提供される。本技術は、製作中の相補型金属酸化物半導体CMOS/グラフェンの処理温度の不適合性たとえば以下に説明される図1~図16などを参照と、完成した装置における寄生容量および残余抵抗たとえば以下に説明される図17~図36などを参照とに関連する上述の問題に対処するものである。図1~図16は、グラフェンに基づく回路およびCMOS回路の両方を有する半導体装置を製作するための例示的方法論を示す図である。以下に詳細に説明されるとおり、本技術は、グラフェンおよびCMOS回路を別々に製作してからウエハボンディングプロセスを用いてグラフェンおよびCMOS回路を集積することを含む新規の3次元3D集積化アプローチを用いる。グラフェンおよびCMOS回路を別々に製作してから後のプロセスでその2つを集積することによって、グラフェン形成温度がCMOS製作のプロセス制限を超えることに関連する問題を回避できる。図1は、基板104の上に1つまたはそれ以上のグラフェン層102例、単一層から10層までのグラフェンを蒸着または成長させたところを示す断面図である。グラフェン層単数または複数102がたとえば機械的剥離などを用いて蒸着されるとき、基板104は絶縁ウエハまたは絶縁上層overlayerを有するウエハであってもよく、たとえば二酸化ケイ素SiO2で被覆されたシリコンSiウエハなどであってもよい。グラフェン層単数または複数102がたとえばエピタキシによるシリコン昇華などによって成長するとき、基板104は炭化ケイ素SiCウエハであってもよい。基板にグラフェン層単数または複数を蒸着するためのたとえば剥離などを含む技術、もしくは基板にグラフェン層単数または複数を成長させるためのたとえばSiCエピタキシなどを含む技術、またはその両方は当業者に公知であるため、本明細書においてはさらに説明しない。図2は、基板104上の蒸着または成長させたグラフェン層単数または複数102の別の斜視図すなわち上面図を示す3D図である。グラフェンは、装置の1つまたはそれ以上のトランジスタ本明細書においてはグラフェンチャネルトランジスタまたは単にグラフェントランジスタとも呼ばれるの能動チャネル単数または複数として働くように構成される。よって、この方法論における次のステップは、グラフェン層単数または複数をチャネル単数または複数のレイアウトによってパターン形成することである。図3は、グラフェン/基板の上にマスク302が形成されたところを示す3D図である。このマスクは、グラフェン層単数または複数の不必要な領域をエッチングで除去するために用いられる。例示的実施形態に従うと、マスク302はポリメチルメタクリレートpolymethylmethacrylate:PMMAでできている。たとえばPMMAなどのエッチングマスクを形成するための技術は当業者に公知であるため、本明細書においてはさらに説明しない。次に、マスク302の周りのエッチングを用いてグラフェンをパターン形成し、それによってチャネル単数または複数を規定する。図4は、パターン形成されたグラフェン層単数または複数102を示す3D図である。例示的実施形態に従うと、グラフェンは酸素プラズマによってエッチングされる。図4に示されるとおり、エッチングの後にマスク302は除去される。PMMAで形成される例示的マスクに対しては、たとえばアセトンなどの溶剤中でマスクが除去されてもよい。次いで、パターン形成されたグラフェン層単数または複数を囲むように酸化物層が蒸着される。すなわち図5は、パターン形成されたグラフェン層単数または複数102/基板104の上に酸化物層502が蒸着されたところを示す断面図である。例示的実施形態に従うと、酸化物層502は、原子層蒸着atomiclayerdeposition:ALDもしくは低温化学蒸着chemicalvapordeposition:CVDまたはその両方を用いて、パターン形成されたグラフェン/基板の上に蒸着される。この酸化物は2つの目的を果たす。第1に、この酸化物はグラフェントランジスタ中のチャネル単数または複数に対するゲート誘電体の働きをする。下記を参照されたい。第2に、この酸化物はその後の処理の際にグラフェンを損傷から保護するために用いられる。加えて、この酸化物層は後に、対応するCMOS装置ウエハと酸化物対酸化物ボンディングを形成するためのウエハボンディングステップの際のプロセスにおいて用いられる。均一な酸化物被覆を生成するために、グラフェンの表面の官能化プロセスが必要な場合がある。たとえば、ALD酸化物蒸着の前にグラフェンの表面を二酸化窒素NO2と反応させることによって官能化してもよい。別の例として、ALDプロセスの前にたとえば約1ナノメートルnmから約2nmなどの厚さのアルミニウムAlの薄層をグラフェン表面に蒸着させて自然に酸化させてもよい。次いで、グラフェンチャネル単数または複数のソースおよびドレインコンタクトの規定に用いられるマスクが酸化物層の上に形成される。すなわち図6は、酸化物層502の上にエッチングマスク602が形成されたところを示す断面図である。このマスクはたとえばPMMAなどの電子electronビームe-ビームレジストマスク材料であってもよいし、金属のハードマスクであってもよい。レジストマスクまたは金属のハードマスクを形成するための技術は当業者に公知であるため、本明細書においてはさらに説明しない。次いでエッチングを用いて、金属コンタクト形成のためにグラフェン層単数または複数の領域を露出する。すなわち図7は、酸化物層502の中にトレンチ702がエッチングされて下にあるグラフェン層単数または複数102の部分を露出させたところを示す断面図である。例示的実施形態に従うと、トレンチ702を形成するためにウエットエッチングが用いられる。次いで、エッチングの際にマスクとして用いられたマスク602が除去される。PMMAで形成される例示的マスクに対しては、たとえばアセトンなどの溶剤中でマスクが除去されてもよい。その後、酸化物層502の上に金属が蒸着されてトレンチ702を充填する。たとえば図8を参照されたい。図8に示される例示的実施形態に従うと、この金属は第1の金属層802および第2の金属層804の2層で構成される。第1底部の金属層はグラフェンとの良好な接触を可能にする金属単数または複数、たとえばパラジウムPdおよびチタンTiなどからなるのに対し、第2頂部の金属層は後のウエハボンディングステップ下を参照における接着を可能にする銅Cuからなる。よって図8に示されるとおり、この金属はグラフェン層単数または複数の予め露出させた部分と接触する。単なる例として、第1の金属層はe-ビーム蒸発およびスパッタリングを用いて約1nmから約100nmの厚さに蒸着されてもよく、第2の金属層は電気化学蒸着を用いて約5nmから約100マイクロメートルμmの厚さに蒸着されてもよい。図9は、蒸着された金属からソースおよびドレイン領域金属コンタクトが形成されたところを示す断面図である。図9に示されるとおり、金属被覆した基板をたとえば化学機械研磨chemicalmechanicalpolishing:CMPなどを用いて研磨することによって余分な金属を除去し、かつ酸化物層を薄くしてたとえば約5nmから約1μmなどの所望の厚さにする。上に強調したとおり、グラフェンをパターン形成することによって回路のチャネル単数または複数を規定している。その結果として、上述のとおり規定されたグラフェンチャネルに対するソースおよびドレイン金属コンタクトが形成される。説明を簡単かつ明瞭にするために、図9に示される構造、すなわち基板ウエハ上に形成されたグラフェンチャネル単数または複数ならびに金属ソースおよびドレインコンタクトを有する構造を、以下の記載においては一般的にグラフェンウエハと呼ぶ。上に強調したとおり、グラフェンウエハはたとえば1つまたはそれ以上のグラフェントランジスタなどのグラフェンに基づく回路を含む。図10は、グラフェンウエハをCMOS装置ウエハ1002とともに集積するために用いられるウエハ対ウエハのボンディングスキームを示す断面図である。図10に示されるとおり、CMOS装置ウエハ1002はグラフェンウエハとの向かい合わせのボンディングを可能にするために上下反転されている。なお代替的に、CMOS装置ウエハとの向かい合わせのボンディングを可能にするためにグラフェンウエハが上下反転されてもよい図示せず。例示的実施形態に従うと、CMOS装置ウエハ1002は、基板1006に形成された、ボックス1004によって模式的に表される配線およびその他のCMOS構造もしくは装置またはその両方本明細書においては集合的にCMOS装置層とも呼ばれるを含む。一例において、CMOS装置層は、デジタル信号処理もしくはデジタル-アナログ信号変換もしくはアナログ-デジタル信号変換またはその組み合わせのためのCMOSトランジスタもしくは回路またはその両方を含んでもよい。この例においては、デジタル信号はCMOS装置層において処理され、アナログ無線周波数rf信号はグラフェンウエハ内のグラフェントランジスタによって処理される。例示的実施形態に従うと、基板1006はバルクシリコンまたはシリコンオンインシュレータsilicon-on-insulator:SOIウエハであってもよい。SOIウエハは一般的に、埋設酸化物buriedoxide:BOXによって基板から分離されたシリコンSOI層からなる。当業者に明らかになるとおり、SOIウエハが用いられるときには、CMOS配線、構造もしくは装置またはその組み合わせがSOI層に形成されてもよい。可能なCMOS配線、構造もしくは装置またはその組み合わせは、金属線、ビア、メモリ、もしくは電界効果トランジスタfield-effecttransistors:FETsなどの論理トランジスタ、またはその組み合わせを含んでもよいがそれに限定されない。CMOS配線、構造もしくは装置またはその組み合わせ、およびそれらをバルクシリコンまたはSOIウエハ上に形成するための技術は当業者に明らかであろう。しかし一般的に、トランジスタはソースと、ドレインと、ソースおよびドレインを接続するチャネル単数または複数とを含む。誘電体ゲート誘電体によってチャネルから分離されたゲートは、チャネルを通る電子の流れを調節する。本教示においては、グラフェン装置のゲートに対する金属コンタクトがCMOS装置ウエハ上に設けられる。そのやり方で、上に強調されるとおり酸化物層すなわちグラフェンウエハ上にすでに存在する酸化物層502がゲートコンタクトとグラフェンチャネル単数または複数との間のゲート誘電体として効果的に働くことができる。グラフェンウエハのトランジスタとの集積化のためにいかにCMOS装置ウエハの構成要素を構成し得るかの例を、以下に説明する図16に示している。図10に示されるとおり、それぞれS、DおよびGで表されるソース、ドレインおよびゲート金属コンタクトは、CMOS装置層と接触しているすなわちこれらのコンタクトはCMOS装置層のさまざまなCMOS配線、構造もしくは装置またはその組み合わせに接続されている。ソース、ドレインおよびゲートコンタクトをCMOS装置層のこれらの構成要素とどのように接続し得るかの一例を、以下に説明する図16に提供している。CMOS装置ウエハにおいて、グラフェンウエハのさまざまな装置に対するソース、ドレインおよびゲート金属コンタクトは、グラフェンウエハのソースおよびドレイン金属コンタクトに関して上述したのと同じようにCMOS装置層を囲んでいるたとえば酸化物層1008などの酸化物層内に形成されてもよい。しかし、この場合にはPd/Ti層は必要ない。なぜならこの層の目的はグラフェンシートとの接着を容易にすることだからである上記を参照。図11は、ウエハボンディングプロセスを用いて、グラフェンウエハおよびCMOS装置ウエハが向かい合うようにともに接合されたところを示す断面図である。図11に示される例示的実施形態においては、グラフェンウエハの酸化物層502とCMOS装置ウエハの酸化物層1008との間の酸化物対酸化物ボンディング、ならびに2つのウエハの対応するソースおよびドレイン金属コンタクトの間の銅対銅ボンディングによって、ウエハがともに接合されている。典型的に、ボンディング温度は摂氏400度°C未満である。したがってこのプロセスの間に装置が破壊されることはない。3D集積化は、グラフェンエレクトロニクスに対する実装および集積回路integratedcircuit:IC技術のギャップを埋めるための非常に有力な候補になってきている。CMOSの最新式の能動装置層を積層できることが示されている。3D集積化技術は、スケーリングの不在下でもシステム性能を上げる新しいやり方となる見込みがある。加えて、グラフェン内の超高移動度の運搬体のために、全体の回路性能の決定において相互接続の寄生抵抗および容量がより重要になることも予期される。これに関して、3D集積化はグラフェンに基づく回路に対する大きな利点を提供する。この見込みは3D集積化のいくつかの特有の特徴によるものであり、その特徴はa合計配線長の減少およびそれによる相互接続遅延時間の低減、bチップ間の相互接続数の劇的増加、ならびにc異なる材料、プロセス技術および機能の集積を可能にする能力を含む。これらの利点の中でも特に3Dからの項目cは、上述の熱収支の問題を解決するための良好なアプローチを提供する。よって、グラフェン回路を生産するための本技術の利点は以下を含む。1グラフェンを上述の2つの方法を含む広範囲の異なるアプローチによって調製できる、2炭素材料の混入の可能性なしに標準的なクリーンルーム設備において複雑な回路を予め製作できる、3ウエハボンディングプロセスにおける位置合わせによって、グラフェンチャネルが常に回路の所望の位置に組み込まれることが確実になる、4グラフェンチャネルは別の基板上で別に製作されるため、既存のCMOS装置の要求、たとえばプロセスの間の温度、ウエットエッチング環境、ガス環境などを保つことができる、および5グラフェン回路の場合に相互接続によって支配される回路遅延時間を顕著に低減できる。次いで、接合ウエハのさらなる処理を行うことができる。たとえば、グラフェンウエハ図12に示されるとおり、基板104の大部分が除去されてその小さい部分のみが残されるまたはCMOS装置ウエハ図13に示されるとおり、基板1006の大部分が除去されてその小さい部分のみが残されるのいずれかから基板を除去してもよい。ボンディング後には2つのウエハからの2つの基板が存在するため、どちらの基板を除去するかの選択は回路の設計に依拠するすなわちそれによって構造の追加層の製作を可能にする、以下を参照。バルクシリコンウエハからの停止厚さのシリコンが選択されてもよく、一方で埋設酸化物層はSOIウエハに対する停止層である。例示的実施形態に従うと、CMPまたはその他の類似の研磨もしくは研削プロセスまたはその両方を用いて、所望の基板が除去される。上に強調されるとおり、基板が除去されるのは、接合された構造の上に追加の装置層もしくは金属層またはその両方を製作できるようにするためである。これらの追加層の例を図14および図15に示している。すなわち図14は、グラフェンウエハから基板が除去された図12に示される構造に追加の金属層1402が加えられたところを示す断面図である。例示的実施形態に従うと、金属層1402は、上述と同じように酸化物層1404を蒸着してから酸化物層1404内に金属例、Cuコンタクト1406を形成することによって形成される。図14に示される例示的構成において、コンタクト1406はグラフェンチャネルと接触していない。図15は、CMOS装置ウエハから基板が除去された図13に示される構造に追加の金属層1502が加えられたところを示す断面図である。例示的実施形態に従うと、金属層1502は、上述と同じように酸化物層1504を蒸着してから酸化物層1504内に金属例、Cuコンタクト1506を形成することによって形成される。図16は、グラフェンウエハのトランジスタとの集積化のためにいかにCMOS装置ウエハ1002の構成要素を構成し得るかの一例を提供する断面図である。図16に示される特定の設計は、当業者によって想定され得るCMOS装置ウエハ1002の可能な多くの構成のうちの1つであり、ウエハ間の接続をどのように達成し得るかを示すことのみが意図されている。図16に示されるとおり、CMOS装置ウエハ1002はSOI層1602を含んでもよく、その中に、たとえば金属酸化物半導体電界効果トランジスタMOSFETなどのCMOSトランジスタのソースおよびドレイン領域をそれぞれ構成するドープされたシリコン領域1604および1606が形成される。それぞれS’、D’およびG’で表されるソース、ドレインおよびゲート金属コンタクトがCMOSトランジスタに設けられる。これらのコンタクトは絶縁層1608内に形成され、酸化物層1008内のソース、ドレインおよびゲートコンタクトと接続される。たとえば、この接続を行うために金属線1610が使用されているところを参照されたい。絶縁層内に金属コンタクトを形成してから周囲の酸化物層に他の金属コンタクトを形成するための技術は通常の当業者に明らかであるため、本明細書においてはさらに説明しない。CMOS装置ウエハとグラフェンウエハとの接合は、たとえば上述の図10および図11などに示されるとおりに達成されてもよい。上述のとおり、グラフェンウエハ内の1つまたはそれ以上のグラフェントランジスタを完成させるためにそれぞれS、DおよびGで表されるソース、ドレインおよびゲート金属コンタクトが用いられる。よっていくつかの実施形態において、グラフェンウエハは1つまたはそれ以上のトランジスタを含み、CMOS装置ウエハも1つまたはそれ以上のトランジスタ本明細書においてはCMOSトランジスタとも呼ばれるを含むこととなる。グラフェントランジスタおよびCMOSトランジスタは、図16に示されるのと同じ技術を用いて互いにインタフェースしてもよい。上に強調されるとおり、寄生容量および残余抵抗は、従来のグラフェンに基づくトランジスタ設計に影響する重要な要素である。有利なことに、本技術は寄生容量および残余抵抗の両方を最小化するやり方を提供し、これは従来の設計では達成できないことである。図17~図36は、rf適用のためのグラフェンに基づくトランジスタ装置を製作するための例示的方法論を示す図である。以下に詳細に説明されるとおり、本方法論は自己整合ドーピング/ゲーティングを用いて寄生容量および残余直列抵抗の両方を最小化する。製作プロセスを開始するために、上述のとおり基板上にグラフェン層単数または複数が形成され、すなわち蒸着または成長する。すなわち図17は、基板1704上に1つまたはそれ以上のグラフェン層1702例、グラフェンの単一層から10層までが蒸着または成長したところを示す断面図である。グラフェン層単数または複数1702は、機械的剥離を介して基板1704に蒸着されてもよいし、例、エピタキシによるシリコン昇華によってSiC上にエピタキシャルに成長してもよい。上に強調されるとおり、これらのグラフェン形成プロセスはどちらも当業者に公知であるため、本明細書においてはさらに説明しない。グラフェン層単数または複数1702が蒸着されるとき、基板1704は絶縁ウエハまたは絶縁上層を有するウエハであってもよく、たとえばSiO2で被覆されたSiウエハなどであってもよい。グラフェン層単数または複数1702が成長するとき、基板1704はSiCウエハであってもよい。図18は、基板1704上にグラフェン層単数または複数1702が蒸着または成長したところの別の斜視図すなわち上面図を示す3D図である。次に、グラフェン層単数または複数/基板の上にレジストマスクがパターン形成されて、ソースおよびドレインコンタクト領域を規定する。すなわち図19は、グラフェン層単数または複数1702/基板1704の上にレジストマスク1902がパターン形成されたところを示す断面図である。レジストマスクは、たとえば光学またはe-ビームリソグラフィレジストPMMA、水素シルセスキオキサンhydrogensilsesquioxane:HSQまたはS1818R、ロームアンドハース電子材料RohmandHaasElectronicMaterialsLLC、マールボロ、MAより入手可能などのソフトマスクであってもよいし、たとえば適合する蒸着方法によって蒸着された酸化物、窒化物または金属などのハードマスクであってもよい。ソフトマスクまたはハードマスクを形成するための技術は当業者に公知であるため、本明細書においてはさらに説明しない。図20は、グラフェン層単数または複数1702/基板1704の上にパターン形成されたレジストマスク1902の別の斜視図すなわち上面図を示す3D図である。図20に示される斜視図から、以下にさらに説明されるとおりにソースおよびドレインコンタクト領域が形成される場所が分かる。次いでコンタクト金属が蒸着される。すなわち図21は、パターン形成されたレジストマスク1902の周りにソース/ドレインコンタクト金属2102が蒸着されたところを示す断面図である。図21に示されるとおり、コンタクト金属が蒸着されると、レジストマスク1902は除去される。選択的金属コンタクト形成は、当業者に公知の標準的なリフトオフプロセスに従う。金属は最初にe-ビーム蒸発、熱蒸発またはスパッタリングによってレジストマスク1902/基板1704の上にブランケット蒸着される。コンタクト金属として、たとえばPd、Ti、金Au、Al、タングステンWなどの金属が用いられてもよい。ブランケット金属蒸着の後、適切な溶剤においてレジストマスク1902が除去され、そうすることによって同時にレジストマスク上の金属も除去される。例示的実施形態に従うと、レジストマスク1902はPMMAでできており、リフトオフプロセスにおける溶剤としてアセトンを用いて除去できる。図22は、パターン形成されたレジストマスク1902の周りにソース/ドレインコンタクト金属2102が蒸着されたところの別の斜視図すなわち上面図を示す3D図である。次いで、保護ハードマスクまたはソフトマスクがグラフェン上にパターン形成されることによって、装置の能動チャネル領域を規定する。すなわち図23は、グラフェン層単数または複数1702の上にマスク2302がパターン形成されたところを示す断面図である。ここでもソフトマスクまたはハードマスクを形成するための技術は当業者に公知であるため、本明細書においてはさらに説明しない。図24は、グラフェン層単数または複数1702の上にマスク2302がパターン形成されたところの別の斜視図すなわち上面図を示す3D図である。次いで、保護されていないグラフェンが除去される。すなわち図25は、マスク2302によって保護されなかったグラフェン層単数または複数1702の部分が、たとえばドライエッチング技術例、O2プラズマなどによるエッチングで除去されて装置のチャネル2502を規定したところを示す断面図である。図25に示されるとおり、マスク2302も適切な溶液において除去されている。例示的実施形態に従うと、エッチングマスク2302はPMMAでできており、アセトンにおいて除去できる。図26は、マスク2302によって保護されなかったグラフェンシート1702の部分がエッチングで除去されたところの別の斜視図すなわち上面図を示す3D図である。保護マスクを除去してグラフェンチャネルを露出した後、装置の表面にゲート誘電体が蒸着される。すなわち図27は、装置の上、すなわちグラフェンチャネル2502と、ソースおよびドレイン金属コンタクト2102と、基板1704図28を参照との上にゲート誘電体2702例、酸化物がブランケット蒸着されたところを示す断面図である。例示的実施形態に従うと、ゲート誘電体2702はALD、CVD、プラズマスパッタリングまたはe-ビーム蒸着を用いて蒸着される。使用される蒸着技術および蒸着される誘電体の厚さによっては、グラフェンチャネルの表面が適切な誘電体被覆を確実にするために官能化を必要とすることがある。一例として、ALD酸化物蒸着の前にグラフェンをNO2と反応させることによって官能化してもよい。別の例として、ALDプロセスの前に約1nmから約2nmの厚さのAlの薄層をグラフェン表面に蒸着させて自然に酸化させる。図28は、グラフェンチャネル2502と、ソースおよびドレイン金属コンタクト2102と、基板1704との上にゲート誘電体2702がブランケット蒸着されたところの別の斜視図すなわち上面図を示す3D図である。誘電体蒸着の後に、グラフェンチャネルの頂部にゲート金属コンタクトがパターン形成される。すなわち図29は、グラフェンチャネル2502の上にゲート金属コンタクト2902がパターン形成されて、ゲート誘電体2702によってグラフェンチャネル2502から分離されているところを示す断面図である。ゲート金属コンタクト2902のパターン形成には標準的なリソグラフィプロセスが用いられる。図29および図30以下に説明されるから、ゲート金属コンタクト2902はソースおよびドレイン金属コンタクト2102の上に延在しないオーバーラップしないように配置されることに注目すべきである。本明細書においてこの構成はアンダーラップゲート構成とも呼ばれ、すなわちゲート金属コンタクトがソースおよびドレイン金属コンタクトとアンダーラップしている。図30は、グラフェンチャネル2502の上にゲート金属コンタクト2902がパターン形成されて、ゲート誘電体2702によってグラフェンチャネル2502から分離されているところの別の斜視図すなわち上面図を示す3D図である。次いで、ゲート金属コンタクトによって覆われていない誘電体の部分がエッチングで除去される。すなわち図31は、ゲート金属コンタクト2902によって覆われていないゲート誘電体2702の部分がエッチングで除去されたところを示す断面図である。これによって、ゲート金属コンタクト2902の両側にグラフェンチャネルの露出部分3102が残される。例示的実施形態に従うと、誘電体は酸化アルミニウムAl2O3でできており、リン酸を用いてエッチングで除去されるゲート金属コンタクト2902の両側のグラフェンチャネルの部分3102を露出させるために、すべての誘電体を除去する必要がある。図32は、ゲート金属コンタクト2902によって覆われていないゲート誘電体2702の部分がエッチングで除去されたところの別の斜視図すなわち上面図を示す3D図である。次いで、化学ドーピングを行ってグラフェンチャネルの露出部分すなわち部分3102をドープする。すなわち図33は、ドーパント3302が装置表面に適用されたところ、すなわちソースおよびドレイン金属コンタクト2102と、ゲート金属コンタクト2902と、グラフェンチャネルの露出部分3102と、基板1704以下に説明する図34を参照との上にブランケット蒸着されたところを示す断面図である。ドーパント3302は、n型例、ポリエチレンイミンpolyethyleneimine:PEIまたはp型例、ジアゾニウム塩の分子ドーパントである。ドーパントに露出されるグラフェンチャネルの部分すなわち部分3102はゲート電極の位置によって規定され、結果として自己整合ドーピング/ゲーティング構造が得られる。図33に示されるとおり、このプロセスにおいてゲート金属コンタクトは誘電体除去のためのエッチングマスクおよびドーピング領域を規定するためのドーピングマスクとして用いられる。図34は、ソースおよびドレイン金属コンタクト2102と、ゲート金属コンタクト2902と、グラフェンチャネルの露出部分3102と、基板1704との上にドーパント3302がブランケット蒸着されたところの別の斜視図すなわち上面図を示す3D図である。本技術によって、アンダーラップ構造と類似の自己整合ゲートによって寄生容量が最小化され、非ゲート領域への化学ドーピングによって残余直列抵抗が最小化される。p型またはn型装置に対してはp型またはn型ドーパントを用いることによって、主要な移送分岐の運搬体移動度がドーパントによって低下しないことを確実にする。本設計によって、グラフェンrf装置の性能が改善されることが期待される。特に本技術は、下に説明するとおり、装置の性能に影響する付加的な容量を導入することなく装置の特性を制御するための新しい化学ドーピングスキームを採用している。グラフェン特性の制御における主要な課題の1つは、安定でグラフェン運搬体移動度を低下させないドーパントによってグラフェンの化学ポテンシャルを変更できないことにある。たとえば、グラフェンはカリウムに露出されるときにはn型の挙動を示すが、このドーピング法は電子伝導を抑制する散乱中心も導入するため、グラフェンによって与えられる望ましい電子特性が損なわれる。さらにカリウムは化学的に不安定であり、容易に拡散して材料に移動し、望ましくない不均質性を生じ得る。この問題に対処するために可能な解決策の1つは、フェルミエネルギが電気的ゲーティングによって制御される静電ドーピングを用いることである。しかし、この電気的ドーピング法は容易にスケーラブルでなく、寄生容量を導入し得る。したがって化学ドーピングが好ましいが、適切なドーパントがなおも必要とされている。2つの分子ドーパントポリエチレンイミンPEIおよびジアゾニウム塩がグラフェンにおけるn型ドーピングおよびp型ドーピングをそれぞれ提供することが公知である。加えてこれら2つの分子ドーパントは、グラフェンにおける電子または正孔運搬体移動度のいずれかを選択的に保存し、本明細書において高性能グラフェンrf装置の製作に用いられている。次に任意のステップとして、装置を保護キャッピング層の中に封入してもよい。すなわち図35は、装置の上、すなわちソースおよびドレイン金属コンタクト2102と、ゲート金属コンタクト2902と、グラフェンチャネルの露出部分3102と、基板1704との上に保護キャッピング層3502が形成されたところを示す断面図である。例示的実施形態に従うと、保護キャッピング層は酸化物または窒化物材料で構成され、e-ビーム蒸発、ALDまたはCVDを用いて蒸着される。保護キャッピング層3502の目的は、グラフェンチャネルをその電子特性に影響し得る環境から分離することである。図36は、ソースおよびドレイン金属コンタクト2102と、ゲート金属コンタクト2902と、グラフェンチャネルの露出部分3102と、基板1704との上に保護キャッピング層3502が形成されたところの別の斜視図すなわち上面図を示す3D図である。こうして、本装置設計によって寄生抵抗および容量が同時に最小化され、装置性能全体の向上が可能になる。グラフェンrf装置を製作するためのこの新しいアプローチの利点は次のとおりである。1自己整合ゲーティング/ドーピングによって寄生抵抗および容量が最小化され、装置の高周波数機能性が向上する、2ドーピングプロファイルをパターン形成するために自己整合技術が用いられることによって、製作プロセスの複雑性が低減され、装置変動の最適な制御が確実になる、および3所望の運搬体分岐を劣化させないドーパントを用いることによって、グラフェンの高い運搬体移動度が保たれる。使用されるドーパントによって、電子または正孔のいずれかの移動度が保たれる。たとえばPEIは電子移動度を保つのに対し、ジアゾニウムは正孔移動度を保つ。本明細書においては本発明の例示的実施形態を説明したが、本発明はそれらの厳密な実施形態に限定されるものではなく、さらに本発明の範囲から逸脱することなく当業者によってさまざまなその他の変更および修正が行われ得ることが理解されるべきである。