a1第1電位と第1ノードとの間に接続された第1トランジスタと、a2前記第1ノードと前記第1電位より低い第2電位との間に接続された第2トランジスタと、a3前記第1電位と第2ノードとの間に接続された第3トランジスタと、a4前記第2ノードと前記第2電位との間に接続された第4トランジスタと、を有する半導体装置であって、b1素子分離領域により囲まれた第1活性領域であって、前記第1トランジスタが配置される第1活性領域と、b2前記素子分離領域により囲まれた第2活性領域であって、前記第2トランジスタが配置される第2活性領域と、c前記第1活性領域および前記第2活性領域の下部に配置された絶縁層と、d1前記第1活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第1半導体領域と、d2前記第2活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第2半導体領域と、e1前記第1半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第3半導体領域と、e2前記第2半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第4半導体領域と、を有し、前記第1半導体領域は、前記第1トランジスタのゲート電極と接続され、前記第2半導体領域は、前記第2トランジスタのゲート電極と接続され、前記第3半導体領域は、前記第1半導体領域と逆導電型の領域であり、前記第1電位と接続され、前記第4半導体領域は、前記第2半導体領域と逆導電型の領域であり、前記第2電位と接続されることを特徴とする半導体装置。b3素子分離領域により囲まれた第3活性領域であって、前記第3トランジスタが配置される第3活性領域と、b4前記素子分離領域により囲まれた第4活性領域であって、前記第4トランジスタが配置される第4活性領域と、c2前記第3活性領域および前記第4性領域の下部には、前記絶縁層が配置され、d3前記第3活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第5半導体領域と、d4前記第4活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第6半導体領域と、e3前記第5半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第7半導体領域と、e4前記第6半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第8半導体領域と、を有し、前記第5半導体領域は、前記第3トランジスタのゲート電極と接続され、前記第6半導体領域は、前記第4トランジスタのゲート電極と接続され、前記第7半導体領域は、前記第5半導体領域と逆導電型の領域であり、前記第1電位と接続され、前記第8半導体領域は、前記第6半導体領域と逆導電型の領域であり、前記第2電位と接続されることを特徴とする請求項1記載の半導体装置。前記第1半導体領域は、p型の不純物を含む領域であり、前記第2半導体領域は、n型の不純物を含む領域であり、前記第3半導体領域は、n型の不純物を含む領域であり、前記第4半導体領域は、p型の不純物を含む領域であることを特徴とする請求項1記載の半導体装置。前記第1半導体領域および前記第5半導体領域は、p型の不純物を含む領域であり、前記第2半導体領域および前記第6半導体領域は、n型の不純物を含む領域であり、前記第3半導体領域および第7半導体領域は、n型の不純物を含む領域であり、前記第4半導体領域および第4半導体領域は、p型の不純物を含む領域であることを特徴とする請求項2記載の半導体装置。前記第1活性領域および前記第2活性領域は、p型またはn型の不純物を含有しないことを特徴とする請求項1記載の半導体装置。前記第1活性領域、前記第2活性領域、前記第3活性領域、前記第4活性領域は、p型またはn型の不純物を含有しないことを特徴とする請求項2記載の半導体装置。a5前記第1ノードと第1ビット線との間に接続された第5トランジスタと、a6前記第2ノードと第2ビット線との間に接続された第6トランジスタと、を有することを特徴とする請求項2記載の半導体装置。第1活性領域に、前記第5トランジスタが配置され、第3活性領域に、前記第6トランジスタが配置されることを特徴とする請求項7記載の半導体装置。前記第5トランジスタおよび前記第6トランジスタの駆動電位は、前記第2トランジスタおよび前記第4トランジスタの駆動電位より高いことを特徴とする請求項8記載の半導体装置。前記第1活性領域、前記第2活性領域、前記第3活性領域、および前記第4活性領域は、第1方向に、前記第2活性領域、前記第1活性領域、前記第3活性領域、および前記第4活性領域の順に配置されることを特徴とする請求項9記載の半導体装置。前記第1活性領域は、前記第1方向と交差する第2方向に延在し、前記第2方向の一端の前記第1方向の幅が、前記第2方向の他端の前記第1方向の幅より大きくなるように前記第2方向の一端に幅広部を有することを特徴とする請求項10記載の半導体装置。前記第3活性領域は、前記第1方向と交差する第2方向に延在し、前記第1活性領域の幅広部が形成される側とは逆側の端部に幅広部を有することを特徴とする請求項11記載の半導体装置。前記第1活性領域の幅広部に、前記第1半導体領域まで到達する第1接続部を有し、前記第3活性領域の幅広部に、前記第5半導体領域まで到達する第2接続部を有することを特徴とする請求項12記載の半導体装置。前記第1半導体領域は、前記第1トランジスタのゲート電極と前記第1接続部を介して接続され、前記第5半導体領域は、前記第3トランジスタのゲート電極と前記第2接続部を介して接続されることを特徴とする請求項13記載の半導体装置。前記第2活性領域には、前記第2半導体領域まで到達する第3接続部を有し、前記第4活性領域には、前記第6半導体領域まで到達する第4接続部を有することを特徴とする請求項13記載の半導体装置。前記第2半導体領域は、前記第2トランジスタのゲート電極と前記第3接続部を介して接続され、前記第6半導体領域は、前記第4トランジスタのゲート電極と前記第4接続部を介して接続されることを特徴とする請求項15記載の半導体装置。前記第1乃至第6トランジスタを有するメモリセルを複数有するメモリセルアレイであって、前記第1方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置され、前記第2方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置されたメモリセルアレイを有することを特徴とする請求項2記載の半導体装置。前記メモリセルアレイは、前記第1方向にm個、前記第2方向にn個のメモリセルを有する第1アレイ領域と、前記第1方向にm個、前記第2方向にn個のメモリセルを有する第2アレイ領域と、を有し、前記第1アレイ領域と前記第2アレイ領域の間に前記第1方向に延在する給電領域を有し、前記給電領域において、前記第3半導体領域は、前記第1電位と接続され、前記第4半導体領域は、前記第2電位と接続されることを特徴とする請求項1記載の半導体装置。a1第1電位と第1ノードとの間に接続された第1トランジスタと、a2前記第1ノードと前記第1電位より低い第2電位との間に接続された第2トランジスタと、a3前記第1電位と第2ノードとの間に接続された第3トランジスタと、a4前記第2ノードと前記第2電位との間に接続された第4トランジスタと、を有する半導体装置であって、b1素子分離領域により囲まれた第1活性領域であって、前記第1トランジスタが配置される第1活性領域と、b2前記素子分離領域により囲まれた第2活性領域であって、前記第2トランジスタが配置される第2活性領域と、c前記第1活性領域および前記第2活性領域の下部に配置された絶縁層と、d1前記第1活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第1半導体領域と、d2前記第2活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第2半導体領域と、e1前記第1半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第3半導体領域と、e2前記第2半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第4半導体領域と、を有し、前記第1半導体領域は、前記第1トランジスタのゲート電極と接続され、前記第2半導体領域は、前記第2トランジスタのゲート電極と接続され、前記第3半導体領域は、前記第1半導体領域と逆導電型の領域であり、前記第2電位と接続され、前記第4半導体領域は、前記第2半導体領域と逆導電型の領域であり、前記第1電位と接続されることを特徴とする半導体装置。a素子分離領域により囲まれた活性領域に配置されたnチャネル型トランジスタと、b前記活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第1半導体領域と、c前記第1半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第2半導体領域と、を有し、前記第1半導体領域は、前記nチャネル型トランジスタのゲート電極と接続され、前記第2半導体領域は、前記第1半導体領域と逆導電型の領域であることを特徴とする半導体装置。a素子分離領域により囲まれた活性領域に配置されたpチャネル型トランジスタと、b前記活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第1半導体領域と、c前記第1半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第2半導体領域と、を有し、前記第1半導体領域は、前記pチャネル型トランジスタのゲート電極と接続され、前記第2半導体領域は、前記第1半導体領域と逆導電型の領域であることを特徴とする半導体装置。例えば、上記特許文献1図1等に記載のように、LSIの低消費電力化や高速化などの高性能化を図るためSOISiliconOnInsulator基板の採用が検討されている。また、追って詳細に説明するように、CMOSに対しSOI基板を用い、いわゆる、ダブルゲート構造することにより、トランジスタの閾値を調整しようとするものもある。しかしながら、上記ダブルゲート構造の検討に当たっては、単一のCMOSに対する適用は現実的であっても、多数のトランジスタを有するメモリへの適用は困難である。また、上記ダブルゲート構造の採用により、基板電位を制御する場合には、PN接合が順バイアスされるためにリーク電流が問題となる。そこで、本発明の目的は、特性の良好な半導体装置を提供することにある。特に、CMOSを有する半導体装置において、その特性の向上を図ることにある。また、SRAMメモリセルを有する半導体装置において、その特性の向上を図ることにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下のa1~e2を有する。a1は、第1電位と第1ノードとの間に接続された第1トランジスタである。a2は、上記第1ノードと上記第1電位より低い第2電位との間に接続された第2トランジスタである。a3は、上記第1電位と第2ノードとの間に接続された第3トランジスタである。a4は、上記第2ノードと上記第2電位との間に接続された第4トランジスタである。b1は、素子分離領域により囲まれた第1活性領域であって、上記第1トランジスタが配置される第1活性領域である。b2は、上記素子分離領域により囲まれた第2活性領域であって、上記第2トランジスタが配置される第2活性領域である。cは、上記第1活性領域および上記第2活性領域の下部に配置された絶縁層である。d1は、上記第1活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第1半導体領域である。d2は、上記第2活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第2半導体領域である。e1は、上記第1半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第3半導体領域である。e2は、上記第2半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第4半導体領域である。そして、上記第1半導体領域は、上記第1トランジスタのゲート電極と接続され、上記第2半導体領域は、上記第2トランジスタのゲート電極と接続される。さらに、上記第3半導体領域は、上記第1半導体領域と逆導電型の領域であり、上記第1電位と接続され、上記第4半導体領域は、上記第2半導体領域と逆導電型の領域であり、上記第2電位と接続される。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下のa1~e2を有する。a1は、第1電位と第1ノードとの間に接続された第1トランジスタである。a2は、上記第1ノードと上記第1電位より低い第2電位との間に接続された第2トランジスタである。a3は、上記第1電位と第2ノードとの間に接続された第3トランジスタである。a4は、上記第2ノードと上記第2電位との間に接続された第4トランジスタである。b1は、素子分離領域により囲まれた第1活性領域であって、上記第1トランジスタが配置される第1活性領域である。b2は、上記素子分離領域により囲まれた第2活性領域であって、上記第2トランジスタが配置される第2活性領域である。cは、上記第1活性領域および上記第2活性領域の下部に配置された絶縁層である。d1は、上記第1活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第1半導体領域である。d2は、上記第2活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第2半導体領域である。e1は、上記第1半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第3半導体領域である。e2は、上記第2半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第4半導体領域である。そして、上記第1半導体領域は、上記第1トランジスタのゲート電極と接続され、上記第2半導体領域は、上記第2トランジスタのゲート電極と接続される。さらに、上記第3半導体領域は、上記第1半導体領域と逆導電型の領域であり、上記第2電位と接続され、上記第4半導体領域は、上記第2半導体領域と逆導電型の領域であり、上記第1電位と接続される。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下のa~cを有する。aは、素子分離領域により囲まれた活性領域に配置されたnチャネル型トランジスタである。bは、上記活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第1半導体領域である。cは、上記第1半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第2半導体領域である。そして、上記第1半導体領域は、上記nチャネル型トランジスタのゲート電極と接続され、上記第2半導体領域は、上記第1半導体領域と逆導電型の領域である。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下のa~cを有する。aは、素子分離領域により囲まれた活性領域に配置されたpチャネル型トランジスタである。bは、上記活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第1半導体領域である。cは、上記第1半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第2半導体領域である。そして、上記第1半導体領域は、上記pチャネル型トランジスタのゲート電極と接続され、上記第2半導体領域は、上記第1半導体領域と逆導電型の領域である。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材部位が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1回路構成本実施の形態の半導体装置半導体集積回路装置、半導体記憶装置は、SRAMのメモリセルを有する。図1は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線ビット線BL、ビット線/バーBLとワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタロードMOS、負荷用トランジスタ、負荷用MISFETLo1、Lo2、一対のアクセストランジスタアクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタAcc1、Acc2および一対のドライバトランジスタドライバMOS、駆動用トランジスタ、駆動用MISFETDr1、Dr2を有している。上記メモリセルを構成する上記6つのトランジスタのうち、ロードトランジスタLo1、Lo2は、p型pチャネル型のトランジスタであり、アクセストランジスタAcc1、Acc2およびドライバトランジスタDr1、Dr2は、n型nチャネル型のトランジスタである。なお、MISFETは、MetalInsulatorSemiconductorFieldEffectTransistor電界効果トランジスタの略であり、MOSと呼ばれることもある。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単にトランジスタと呼ぶことがある。また、各トランジスタの符号Lo1、Lo2、Acc1、Acc2、Dr1、Dr2のみで各トランジスタを示す場合がある。上記メモリセルを構成する上記6つのトランジスタのうち、Lo1とAcc1とはCMOSインバータを構成し、Lo2とAcc2とは、他のCMOSインバータを構成している。これら一対のCMOSインバータの相互の入出力端子蓄積ノードA、Bは、交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。以上のSRAMメモリセルを構成する6つのトランジスタの接続関係を詳述すれば以下のようになる。電源電位第1電位Vddと蓄積ノードAとの間にLo1が接続され、蓄積ノードAと接地電位GND、0V、基準電位、上記第1電位より低い第2電位VSSとの間にDr1が接続され、Lo1およびDr1のゲート電極は、蓄積ノードBに接続される。電源電位Vddと蓄積ノードBとの間にLo2が接続され、蓄積ノードBと接地電位VSSとの間にDr2が接続され、Lo2およびDr2のゲート電極は、蓄積ノードAに接続される。ビット線BLと蓄積ノードAとの間にAcc1が接続され、ビット線/BLと蓄積ノードBとの間にAcc2が接続され、Acc1およびAcc2のゲート電極は、ワード線WLに接続されるワード線となる。回路動作上記SRAMのメモリセルの回路動作を説明する。CMOSインバータの蓄積ノードAが高電位Hであるときには、Dr2がオン状態となるので、他のCMOSインバータの蓄積ノードBが低電位Lになる。したがって、Dr1がオフ状態となり、蓄積ノードAの高電位Hが保持される。すなわち、一対のCMOSインバータを交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源が印加されている間、情報が保存される。一方、Acc1、Acc2のそれぞれのゲート電極にはワード線WLが接続されている。すなわち、ワード線WLが高電位Hであるときには、Acc1、Acc2がオン状態となり、フリップフロップ回路とビット線BL、/BLとが電気的に接続されるので、蓄積ノードA、Bの電位状態HとLの組み合わせ、または、LとHの組み合わせがビット線BL、/BLに現れ、メモリセルの情報として読み出される。また、メモリセルに情報を書き込むには、ワード線WLを高電位Hとし、Acc1およびAcc2をオン状態とすることにより、フリップフロップ回路とビット線BL、/BLとを電気的に接続させ、ビット線BL、/BLの情報HとLの組み合わせ、または、LとHの組み合わせを蓄積ノードA、Bに伝達し、前述のように情報を保存する。ここで、本実施の形態のSRAMのメモリセルの構成の特徴を図2および図3を参照しながら説明する。図2は、本実施の形態のSRAMのメモリセルを構成するドライバトランジスタDr1、Dr2の模式的な断面図であり、図3は、ドライバトランジスタDr1の電位の印加状態を示す表である。なお、ドライバトランジスタDr2も同様の構成となる。また、同じn型のトランジスタであるアクセストランジスタAcc1、Acc2も同様の構成となる。図4は、本実施の形態のSRAMのメモリセルを構成するロードトランジスタLo1の模式的な断面図であり、図5は、ロードトランジスタLo1の電位の印加状態を示す表である。なお、ロードトランジスタLo2も同様の構成となる。図2および図4に示すように、本実施の形態のSRAMのメモリセルを構成する6つのトランジスタは、SOI基板に形成される。SOI基板は、支持基板1と、その上部の絶縁層BOXと、その上部の半導体領域素子形成領域3とを有する。この素子形成領域は、素子分離領域STIで分離され、この素子分離領域STIで区画された領域が活性領域素子形成領域、トランジスタ形成領域Acとなる。図2に示すように、ドライバトランジスタDr1は、SOI基板を構成する半導体領域3の主表面に形成される。このトランジスタは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDDLightlyDopedDrain構造を有し、n型の低濃度不純物領域EX1とn型の高濃度不純物領域EX2とを有する。なお、ソースドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソースドレイン領域をトランジスタの一端や他端などと示すことがある。なお、13は、金属シリサイド層である。トランジスタが配置される半導体領域3の下部には、絶縁層BOXを介して、n型のバックゲート領域nBGが配置されている。このバックゲート領域nBGも、素子分離領域STIで囲まれ、区画されている。さらに、n型のバックゲート領域nBGの下部には、p型ウエル領域Pwellが配置されている。p型ウエル領域は、後述するように、素子分離領域STIの下部で繋がっている。ここで、本実施の形態のn型のトランジスタにおいては、このトランジスタのゲート電極Gとその下方のn型のバックゲート領域nBGが電気的に接続されている。また、p型ウエル領域は、接地電位VSSに固定されている。このように、ゲート電極Gとその下方のn型のバックゲート領域nBGとを電気的に接続することにより、ゲート電圧がオフバイアスの時、即ち、ゲート電極Gとn型のバックゲート領域nBGとに電位が0V接地電位、VSSの状態においての閾値電位Vthを高く、設定することができる。このように、閾値電位Vthを高く設定しても、ゲートがオン状態では、裏面の電位が同時に高くなるため、トランジスタのオン電流を大きくでき、トランジスタ動作特性を向上させることができる。また、閾値電位Vthの制御性が良好となる。即ち、閾値電位Vthを高く設定したり、低く設定したりすることが容易となる。さらに、p型ウエル領域Pwellとn型のバックゲート領域nBGとの間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。例えば、上記CMOSインバータの蓄積ノードBが高電位Hであるときは、n型のトランジスタであるDr1がオン状態onとなる。即ち、図3に示すように、ゲート電極Gおよびn型のバックゲート領域nBGには電源電位Vddが印加される。この際、p型ウエル領域は、接地電位VSSに固定されているので、p型ウエル領域Pwellとn型のバックゲート領域nBGとの間は逆バイアスされる。また、上記CMOSインバータの蓄積ノードBが低電位Lであるときは、n型のトランジスタであるDr1がオフ状態offとなる。即ち、図3に示すように、ゲート電極Gおよびn型のバックゲート領域nBGには接地電位VSSが印加される。この際、p型ウエル領域は、接地電位VSSに固定されているので、p型ウエル領域Pwellとn型のバックゲート領域nBGとは同電位となる。このように、p型ウエル領域Pwellとn型のバックゲート領域nBGとの間は、順バイアスされることがない。図4に示すように、ロードトランジスタLo1は、SOI基板を構成する半導体領域3の主表面に形成される。このトランジスタは、半導体領域3上にゲート絶縁膜GOを介して配置されたゲート電極Gと、このゲート電極Gの両側に配置されたソースドレイン領域とを有する。このソースドレイン領域は、LDD構造を有し、p型の低濃度不純物領域EX1とp型の高濃度不純物領域EX2とを有する。ロードトランジスタLo1が配置される半導体領域3の下部には、絶縁層BOXを介して、p型のバックゲート領域pBGが配置されている。このバックゲート領域pBGも、素子分離領域STIで囲まれ、区画されている。さらに、p型のバックゲート領域pBGの下部には、n型ウエル領域Nwellが配置されている。n型ウエル領域は、後述するように、素子分離領域STIの下部で繋がっている。ここで、本実施の形態のロードトランジスタLo1においては、このトランジスタのゲート電極Gとその下方のp型のバックゲート領域pBGが電気的に接続されている。また、n型ウエル領域は、電源電位Vddに固定されている。このように、ゲート電極Gの下方に、p型のバックゲート領域pBGを配置することにより、無バイアス時、即ち、ゲート電極Gとp型のバックゲート領域pBGとに電位が印加されていない状態において、これらの間が概ね対称的な状態となり、例えば、閾値電位Vthを0V近傍に設定することができる。このように、閾値電位Vthを低く設定できることで、オン電流を大きくでき、トランジスタの動作特性を向上させることができる。また、閾値電位Vthの制御性が良好となる。即ち、閾値電位Vthを高く設定したり、低く設定したりすることが容易となる。また、p型のトランジスタロードトランジスタの場合も、n型のトランジスタドライブトランジスタ、アクセストランジスタの場合と同様で、オフOFF時には、閾値電圧を高く、オンON時には、裏面バックゲートの電位の変動とともにオン電流を高くすることができる。さらに、n型ウエル領域Nwellとp型のバックゲート領域pBGとの間は、順バイアスされることなく、これらの間にリーク電流を低減することができる。例えば、上記CMOSインバータの蓄積ノードBが低電位Lであるときは、p型のトランジスタであるLo1がオン状態onとなる。即ち、図5に示すように、ゲート電極Gおよびp型のバックゲート領域pBGには接地電位VSSが印加される。この際、n型ウエル領域は、電源電位Vddに固定されているので、n型ウエル領域Nwellとp型のバックゲート領域pBGとの間は逆バイアスされる。また、上記CMOSインバータの蓄積ノードBが高電位Hであるときは、p型のトランジスタであるLo1がオフ状態offとなる。即ち、図5に示すように、ゲート電極Gおよびp型のバックゲート領域pBGには電源電位Vddが印加される。この際、n型ウエル領域は、電源電位Vddに固定されているので、n型ウエル領域Nwellとp型のバックゲート領域pBGとは同電位となる。このように、p型ウエル領域Pwellとn型のバックゲート領域nBGとの間は、順バイアスされることがない。図6は、本実施の形態のn型のトランジスタの電流-電圧特性を示すグラフである。図7は、比較例のn型のトランジスタの電流-電圧特性を示すグラフである。縦軸は、ドレイン電流Idを示し、横軸は、ゲート電圧Vgを示す。図6に示すように、バックゲート電位が正nBG>0の場合には、グラフaの電流-電圧特性を示す。一方、バックゲート電位がゼロnBG=0の場合には、グラフbの電流-電圧特性を示す。よって、トランジスタがオン状態onの時には、バックゲート電位を正nBG>0としトランジスタの閾値電位Vthを下げることにより、グラフaの高いオン電流Ionを得るとともに、トランジスタがオフ状態offの時には、バックゲート電位をゼロnBG=0としトランジスタの閾値電位Vthを上げることにより、グラフbの低いオフ電流Ioffを得る。これに対し、例えば、バックゲート電位をゼロnBG=0に固定した比較例1においては、図7のグラフcに示すとおりオン電流Ionが小さくなってしまう。また、チャネル領域半導体領域3の不純物濃度を調整することにより、閾値電圧Vthを調整した比較例2においては、トランジスタの電流-電圧特性をシフトさせることができるものの、この場合、グラフdに示すように、閾値電圧Vthがばらついてしまうため、オン電流Ionのばらつきが大きくなってしまう。これに対し、本実施の形態によれば、バックゲート領域をゲート電極と電気的に接続させることにより、閾値電位Vthをトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる図6のグラフa、b参照。その結果、前述したように、トランジスタのオン電流とオフ電流との比を大きくでき、高いスイッチング特性を得ることができる。特に、微細なルールで設計される低電圧駆動例えば、電源電位Vddが0.4~0.8V程度のトランジスタであっても、トランジスタ特性を向上させることができる。なお、図7においては、比較例2として、チャネル領域半導体領域3の不純物により閾値電圧Vthを調整したトランジスタを示したが、本実施の形態において、更なる、閾値電圧Vthの調整のため、チャネル領域半導体領域3に不純物を注入してもよい。但し、前述したように、チャネル領域半導体領域3に不純物を含有しないノンドープのトランジスタを用いることで、より特性のばらつきを低減することができる。さらに、n型ウエル領域Nwellを電源電位Vdd例えば、0.5Vに、p型ウエル領域Pwellを負電位である第2基準電位VSSB例えば、-0.5Vに設定した場合は、Dr1がオフ状態offでっても、p型ウエル領域Pwell-0.5Vとn型のバックゲート領域nBG0Vとの間は、逆バイアスされる。このように、ウエル領域とバックゲート領域との間のPN接合を順バイアスすることなく、-0.5V~0.5Vの範囲において閾値電圧Vth、駆動電位の設定が可能となる。即ち、バックゲート領域を接地0Vした基準状態に対し、閾値電位Vthを高くすることも、低くすることも可能となる。このように、閾値電位Vthを設定し、トランジスタのオン電流とオフ電流との比を大きくし、低電圧駆動でありながら、高いスイッチング特性を得ることができる。また、n型ウエル領域Nwellを電源電位Vddαである第2電源電位VddB例えば、0.5αVに、p型ウエル領域Pwellを接地電位VSS例えば、0Vとしてもよい。この場合も、ウエル領域領域とバックゲート領域との間のPN接合を順バイアスすることなく、トランジスタのオン電流とオフ電流との比を大きくし、高いスイッチング特性を得ることができる。ここで、追って詳細に説明するように、本実施の形態のSRAMのメモリセルを構成するn型のトランジスタDr1、Dr2、Acc1、Acc2のうち、アクセストランジスタAcc1、Acc2は、ドライバトランジスタDr1、Dr2と同じ活性領域Acに形成される場合がある図10参照。図8は、本実施の形態のSRAMのメモリセルを構成するアクセストランジスタAcc1の模式的な断面図であり、図9は、アクセストランジスタAcc1の電位の印加状態の一例を示す表である。なお、アクセストランジスタAcc2も同様の構成となる。図8に示すように、このアクセストランジスタAcc1において、その下方のn型のバックゲート領域nBGは、ドライバトランジスタDr1のゲート電極Gと電気的に接続されることとなる。ここで、アクセストランジスタAcc1は、ドライバトランジスタDr1と常に同じオン/オフ状態であるとは限らない。このため、例えば、図9に示すように、アクセストランジスタAcc1がオン状態onであっても、n型のバックゲート領域nBGには接地電位VSS=0Vが印加され、p型ウエル領域Pwellは、接地電位VSSに固定された状態となる場合がある。このような場合は、図6のグラフbで示したとおり、閾値電位Vthが上昇し、オン電流Ionが低下する傾向にある。このように、アクセストランジスタAcc1、Acc2においては、オンし難いバックゲート領域nBGの電位状態となる場合がある。この際、その動作を補償するため、そのゲート電極Gの電位即ち、ワード線WLの電位を、ドライバトランジスタDr1、Dr2に印加されるゲート電位例えば、Vddより大きく第2電源電位VddB=Vddαとする。言い換えれば、ワード線WLの電位を昇圧する。例えば、例えば、電源電位Vdd0.4~0.8Vに対し、0.1~0.2V程度昇圧する。また、別の言い方をすれば、アクセストランジスタAcc1、Acc2の駆動電位閾値電位、オンさせるための電位を、ドライバトランジスタDr1、Dr2の駆動電位より大きく設定する。これにより、アクセストランジスタAcc1、Acc2のオン電流を増加させ、その動作特性を向上させることができる。特に、ワード線WLは、他の配線や部位との接続がなく、個別の配線であるため、上記のように個別に電位を印加し易い。なお、アクセストランジスタAcc1、Acc2を、ドライバトランジスタDr1、Dr2とは別の活性領域に形成し、バックゲート領域をゲート電極と電気的に接続してもよい。SRAMの構造メモリセルの構成次いで、平面図および断面図を用いて本実施の形態のSRAMのメモリセルの構造を説明する。図10は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図11および図12は、本実施の形態のSRAMのメモリセルの構成を示す断面図である。図11は、図10のA-A断面部に、図12は、図10のB-B断面部に対応する。なお、本明細書においては、図面の簡略化のために、後述する活性領域AcP1およびAcN1の断面図しか示していないが、活性領域AcP2およびAcN2の対応する断面部も同様の構造となる。また、図13および図14は、後述するタップセル領域図24の断面図である。なお、図13は、図24のC-C断面部に、図14は、図24のD-D断面部に対応する。図10~図12に示すように、本実施の形態のSRAMのメモリセルは、SOI基板に形成される。SOI基板は、前述したとおり、支持基板1と絶縁層BOXとその上部の半導体領域素子形成領域3とを有する。この半導体領域素子形成領域3は、素子分離領域STIで分離される。この素子分離領域STIで区画された領域を活性領域Acともいう。よって、図11および図12に示すように、活性領域半導体領域3Acの下部には絶縁層BOXが配置される。さらに、本実施の形態においては、絶縁層BOXの下部にバックゲート領域BGが配置され、さらに、その下部には、ウエル領域wellが配置される。バックゲート領域BGのうち、n型の半導体領域からなるものは、n型のバックゲート領域nBGであり、p型の半導体領域からなるものは、p型のバックゲート領域pBGである。また、ウエル領域のうち、n型の半導体領域からなるものは、n型ウエル領域Nwellであり、p型の半導体領域からなるものはp型ウエル領域Pwellである。図10に示す破線で囲んだ略矩形の領域は、11ビットのメモリセル領域を示す。図示するように、メモリセル領域においては、p型ウエル領域Pwell、n型ウエル領域Nwellおよびp型ウエル領域Pwellが、順にX方向第1方向、図10中の横方向に並んで配置されている。図10においては、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向第1方向と交差する第2方向、図10中の縦方向に繰り返し配置されるため、これらのウエル領域Pwell、Nwell、Pwellは、Y方向に延在することとなる。この際、p型ウエル領域Pwellは、主として、Y方向に延在するものの、所定の幅でジグザグ状に延在する。n型ウエル領域Nwellは、メモリセル領域において、p型ウエル領域Pwellの両側においてY方向に延在するが、前述したように、メモリセル領域の外側のPwellは、隣のメモリセル領域のPwellと接しているため、メモリセルアレイ全体として見れば、p型ウエル領域Pwellとn型ウエル領域Nwellとが、X方向に交互に配置されることとなる。また、メモリセル領域においては、4つの活性領域AcP1、AcN1、AcN2、AcP2がX方向に順に並んで配置されている。ここでは、活性領域を示す符号Acに記号を加え、個別の領域を示してある。これらの活性領域Acの間は、前述したように素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Acが区画される。また、前述したように、活性領域Acの下部には、絶縁層BOXを介してバックゲート領域BGが配置される。このバックゲート領域BGも、素子分離領域STIにより区画され、また、分離されている。また、バックゲート領域BGの下部には、前述したようにウエル領域Pwell、Nwell、Pwellが配置されているが、各ウエル領域は、素子分離領域STIの下部で繋がっている図22参照。言い換えれば、活性領域Ac半導体領域3の深さ基板表面からその底部までの距離DAcは、素子分離領域STIの深さDSTIより小さいDAc<DSTI。また、バックゲート領域BGの深さDBGは、素子分離領域STIの深さDSTIより小さいDBG<DSTI。また、ウエル領域の深さDwellは、素子分離領域STIの深さDSTIより大きいDwell>DSTI。具体的に、活性領域AcP1は、Y方向に長辺を有する四角形状である。より具体的には、後述するプラグP1bの配置部の幅が広くなった台形状である。言い換えれば、活性領域AcP1は、Y方向の一端のX方向の幅長さが、Y方向の他端のX方向の幅より大きくなるように幅広部を有する。図10では、上部に幅広部を有する。また、この活性領域AcP1の下部には、絶縁層BOXを介してn型のバックゲート領域nBGが配置される。さらに、このn型のバックゲート領域nBGの下部には、p型ウエル領域Pwellが配置される図11参照。活性領域AcN1は、Y方向に長辺を有する平行四辺形状である図10。この活性領域AcN1の下部には、絶縁層BOXを介してp型のバックゲート領域pBGが配置される。さらに、このp型のバックゲート領域pBGの下部には、n型ウエル領域Nwellが配置される図12参照。活性領域AcN2は、Y方向に長辺を有する平行四辺形状である図10。この活性領域AcN2の下部には、絶縁層BOXを介してp型のバックゲート領域pBGが配置される。さらに、このp型のバックゲート領域pBGの下部には、n型ウエル領域Nwellが配置される図12参照。活性領域AcP2は、Y方向に長辺を有する四角形状である。より具体的には、後述するプラグP1bの配置部の幅が広くなった台形状である。言い換えれば、活性領域AcP2は、Y方向の一端のX方向の幅長さが、Y方向の他端のX方向の幅より大きくなるように幅広部を有する。図10では、下部に幅広部を有する。即ち、活性領域AcP1とは逆側の端部に幅広部を有する。また、この活性領域AcP2の下部には、絶縁層BOXを介してn型のバックゲート領域nBGが配置される。さらに、このn型のバックゲート領域nBGの下部には、p型ウエル領域Pwellが配置される図11参照。図10に示すように、上記4つの活性領域AcP1、AcN1、AcN2、AcP2上には、ゲート絶縁膜GO、図11、図12等参照を介して、ゲート電極ゲート配線、直線ゲートGが、各活性領域をX方向に横切るように延在し、上記回路構成の欄で説明した6つのトランジスタを構成している。なお、ゲート電極Gの両側の活性領域Acが、トランジスタのソースドレイン領域となる。具体的に、活性領域AcP1およびAcN1上を横切るように共通のゲート電極Gが配置されている。これにより、活性領域AcP1上にDr1および活性領域AcN1上にLo1が配置され、これらのゲート電極Gが接続されることとなる。この共通のゲート電極Gは、活性領域AcN2上まで延在し、後述するシェアードプラグSP1によりLo2のソースドレイン領域と接続される。活性領域AcP1上には、上記共通のゲート電極Gと並行に、他のゲート電極Gが配置されている。これにより、活性領域AcP1上にAcc1が配置され、Dr1のソースドレイン領域とAcc1のソースドレイン領域とが接続される共通化される。また、活性領域AcP2およびAcN2上を横切るように共通のゲート電極Gが配置されている。これにより、活性領域AcP2上にDr2および活性領域AcN2上にLo2が配置され、これらのゲート電極Gが接続されることとなる。この共通のゲート電極Gは、活性領域AcN1上まで延在し、後述するシェアードプラグSP1によりLo1のソースドレイン領域と接続される。活性領域AcP2上には、上記共通のゲート電極Gと並行に、他のゲート電極Gが配置されている。これにより、活性領域AcP2上にAcc2が配置され、Dr2のソースドレイン領域とAcc2のソースドレイン領域とが接続される共通化される。また、上記4つのゲート電極Gは、2つずつ同一ライン上一直線状に配置されている。具体的には、活性領域AcP1およびAcN1上を横切る共通のゲート電極Gと活性領域AcP2上のゲート電極Gとは、X方向に延在する同一ライン上に配置されている。活性領域AcP2およびAcN2上を横切る共通のゲート電極Gと活性領域AcP1上のゲート電極Gとは、X方向に延在する同一ライン上に配置されている。上記6つのトランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2のソースドレイン領域上には、第1プラグP1が配置される。また、上記図2を参照しながら説明した4つのゲート電極上にも第1プラグP1が配置される。このゲート電極上の第1プラグP1のうち、ゲート電極とのみ接続される第1プラグをP1gとし、後述するシェアードプラグを構成する第1プラグをSP1と示す。ここで、本実施の形態においては、メモリセル領域において、上記第1プラグP1、P1g、SP1の他に、バックゲート領域BGまで到達するプラグP1bを有する図11、図12参照。さらに、後述するタップセル領域においては、ウエル領域wellまで到達するプラグP1wを有する図13、図14参照。この第1プラグP1P1g、SP1、P1b、P1wを含む上に第1層配線M1が配置される。この第1層配線M1およびその上層の第2層配線M2等を介して第1プラグP1間の電気的接続が図られる。ここで、本実施の形態においては、前述したように、アクセストランジスタAcc1、Acc2以外の4つのトランジスタDr1、Lo1、Lo2、Dr2において、各ゲート電極Gと各バックゲート領域BGとは電気的に接続されている。図15は、第1プラグP1P1g、SP1、P1b、P1wを含む間の電気的接続を概念的に示した平面図である。具体的に、Lo2とDr2の共通のゲート電極GとLo1の他方のソースドレイン領域とを繋ぐシェアードプラグシェアードコンタクトSP1は、Dr1とAcc1の共通のソースドレイン領域上の第1プラグP1と電気的に接続される。この接続部は、図1の蓄積ノードAと対応付けることができる。この接続部が、Dr2の他方のソースドレイン領域側に配置されたプラグP1bを介して、活性領域半導体領域3AcP2の下部に配置されたn型のバックゲート領域nBGと接続される。また、この接続部が、プラグP1bを介して、活性領域半導体領域3AcN2の下部に配置されたp型のバックゲート領域pBGと接続される。また、Lo1とDr1の共通のゲート電極GとLo2の他方のソースドレイン領域とを繋ぐシェアードプラグシェアードコンタクトSP1は、Dr2とAcc2の共通のソースドレイン領域上の第1プラグP1と電気的に接続される。この接続部は、図1の蓄積ノードBと対応付けることができる。この接続部が、Dr1の他方のソースドレイン領域側に配置されたプラグP1bを介して、活性領域半導体領域3AcP1の下部に配置されたn型のバックゲート領域nBGと接続される。また、この接続部が、プラグP1bを介して、活性領域半導体領域3AcN1の下部に配置されたp型のバックゲート領域pBGと接続される。図15に示す第1プラグP1間の接続状態を満たす限りにおいて、これらの間の具体的な接続形態、例えば、第1層配線M1、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3等のレイアウトに制限はない。レイアウトの一例を図16~図18に示す。図16~図18は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。前述の図10は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示したのに対し、図16は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。よって、図10および図16においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。図17は、第2プラグP2、第2層配線M2および第3プラグP3の配置を示す。よって、図16および図17においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。図18は、第3プラグP3および第3層配線M3の配置を示す。よって、図17および図18においては、第3プラグP3を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。具体的に、図10に示す活性領域半導体領域3AcP1の下部に配置されたn型のバックゲート領域nBGと接続されるプラグP1bと、活性領域半導体領域3AcN1の下部に配置されたp型のバックゲート領域pBGと接続されるプラグP1bとが、L字状の第1層配線M1で接続される図16。また、活性領域半導体領域3AcP2の下部に配置されたn型のバックゲート領域nBGと接続されるプラグP1bと、活性領域半導体領域3AcN2の下部に配置されたp型のバックゲート領域pBGと接続されるプラグP1bとが、逆L字状の第1層配線M1で接続される図16。これらの第1層配線M1上には、それぞれ第2プラグP2が配置される図16。また、図10に示すLo2の図中下側のソース、ドレイン領域と接続される第1プラグ上には、第1層配線M1が配置され、この第1層配線M1は、隣接するメモリセル領域ここでは、図中下側に位置するメモリセル領域上まで延在している。また、Dr2の図中下側のソース、ドレイン領域と接続される第1プラグ上には、第1層配線M1が配置され、この第1層配線M1は、隣接するメモリセル領域ここでは、図中下側に位置するメモリセル領域上まで延在している。また、Lo1の図中上側のソース、ドレイン領域と接続される第1プラグ上には、第1層配線M1が配置され、この第1層配線M1は、隣接するメモリセル領域ここでは、図中上側に位置するメモリセル領域上まで延在している。また、Dr1の図中上側のソース、ドレイン領域と接続される第1プラグ上には、第1層配線M1が配置され、この第1層配線M1は、隣接するメモリセル領域ここでは、図中上側に位置するメモリセル領域上まで延在している。これら隣接するメモリセル領域まで延在する第1層配線M1上には、それぞれ第2プラグP2が配置されている図16。さらに、残りの第1プラグP1のうち、シェアードプラグSP1以外の第1プラグP1上には、それぞれ第1層配線パッド領域M1が配置され、さらに、その上部には、第2プラグP2が配置されている図16。また、図17に示すように、上記L字状の第1層配線M1即ち、上記活性領域半導体領域3AcP1の下部のn型のバックゲート領域nBGと、p型のバックゲート領域pBGとの間を接続する第1層配線M1上の第2プラグP2と、Dr2とAcc2の共通のソースドレイン領域と接続される第1層配線M1上の第2プラグP2とが、第2層配線M2を介して接続される。また、上記逆L字状の第1層配線M1即ち、上記活性領域半導体領域3AcP2の下部のn型のバックゲート領域nBGと、p型のバックゲート領域pBGとの間を接続する第1層配線M1上の第2プラグP2と、Dr1とAcc1の共通のソースドレイン領域と接続される第1層配線M1上の第2プラグP2とが、第2層配線M2を介して接続される。これらの第2層配線M2上には、それぞれ第3プラグP3が配置される。さらに、残りの第2プラグP2上には、それぞれ第2層配線パッド領域M2が配置され、さらに、その上部には、第3プラグP3が配置されている図17。また、上記第3プラグのうち、Lo1とDr1の共通のゲート電極Gと接続される第3プラグP3上には、第3層配線M3が配置され、Lo2とDr2の共通のゲート電極Gと接続される第3プラグP3上には、第3層配線M3が配置される図18。これらの第3層配線M3は、さらに、上層の配線であるワード線WL、図18には図示せずにより接続される。また、図10に示すDr1の図中上側のソース、ドレイン領域と接続される第3プラグP3上には、第3層配線M3である接地電位線VSSが配置される。また、Dr2の図中下側のソース、ドレイン領域と接続される第3プラグP3上には、第3層配線M3である接地電位線VSSが配置される。また、Acc1の図中下側のソース、ドレイン領域と接続される第3プラグP3上には、第3層配線M3であるビット線BLが配置される。また、Acc2の図中上側のソース、ドレイン領域と接続される第3プラグP3上には、第3層配線M3であるビット線/BLが配置される。また、図10に示すLo1の図中上側のソース、ドレイン領域と接続される第3プラグP3およびLo2の図中下側のソース、ドレイン領域と接続される第3プラグP3上には、第3層配線M3である電源電位線Vddが配置される図18。上記各第3層配線M3は、図18に示すように、Y方向に延在する。このように、第1~第3層配線M1~M3を介して図10等に示す第1プラグP1を電気的に接続することにより、図1に示す各トランジスタの接続状態が実現でき、さらに、図10に示す4つのトランジスタDr1、Lo1、Lo2、Dr2の各ゲート電極Gと各バックゲート領域BGとの電気的接続を図るとともに、ウエル領域wellに所定の電位を印加することができる。なお、前述したとおり、図16~図18は、図15に示す第1プラグP1間の接続状態を実現する配線レイアウトの一例であり、配線レイアウトについては、種々の変形が可能である。例えば、他の配線レイアウトを図19~図21に示す。図19~図21は、本実施の形態のSRAMのメモリセルの他の構成を示す平面図である。図19は、第1層配線M1および第2プラグP2の配置を示す。図20は、第2層配線M2および第3プラグP3の配置を示す。図21は、第3層配線M3の配置を示す。図19~図21に示す破線で示した略矩形の領域は、メモリセル領域である。よって、図10および図19~図21の平面図において、メモリセル領域を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、電気的接続関係は、図1および図15等において詳細に説明したとおりであるので、ここでは、図19~図21の各パターンの詳細なレイアウトの説明を省略する。但し、図19~図21に示す配線レイアウトと比較し、上記図16~図18に示す配線レイアウトは、配線の対象性が良く、設計、製造がし易く、装置特性の向上を図ることができる。例えば、上記図10および図16~図18に示す各パターンの形状は、メモリセル領域の中心点に対し点対称に配置される。メモリセルアレイの構成図22は、本実施の形態のSRAMのメモリセルアレイの概念を示す平面図である。図22に示すように、図10および図15等を参照しながら説明したメモリセル領域をFで表した場合、メモリセルアレイにおいては、図中の上下方向Y方向において、X方向に延在するラインX軸に対して線対称にメモリセル領域が繰り返し配置されるX軸反転配置。また、図中の左右方向X方向において、Y方向に延在するラインY軸に対して線対称にメモリセル領域が繰り返し配置されるY軸反転配置。このFで示したメモリセル領域破線で囲まれた矩形の領域のレイアウトおよび断面構造は、図10および図15等の平面図および図11および図12の断面図を用いて詳細に説明したとおりである。よって、Fで示したメモリセル領域以外のメモリセル領域においては、各パターンの形状が、X方向またはY方向に延在するラインに対して線対称に設けられることとなる。ここで、前述したように、メモリセル領域中の各ウエル領域Pwell、Nwell、Pwellは、Y方向に延在している。さらに、メモリセル領域の外側のPwellは、隣のメモリセル領域のPwellと接しているため、メモリセルアレイ全体として見れば、p型ウエル領域Pwellとn型ウエル領域Nwellとが、X方向に交互に配置されている。また、p型ウエル領域Pwellは、主として、Y方向に延在するものの、所定の幅でジグザグ状に延在する。タップセル領域の説明図22を参照しながら説明したように、メモリセルアレイにおいては、複数のセル領域が配置されるが、メモリセルアレイ中には、タップセル領域給電領域が設けられる。タップセル領域を介して各ウエル領域に所定の電位例えば、接地電位VSSや電源電位Vddが給電される。図23に、本実施の形態のSRAMのメモリセルアレイ中のタップセル領域の位置を概念的に示す。図示するように、このタップセル給電セルは、Y方向に並ぶメモリセル領域n個ごとに配置され、Y方向に延在するラインに対し線対称に、X方向に繰り返し配置される。言い換えれば、m×n個のアレイ領域部毎に、タップセル領域が配置され、このタップセル領域は、タップセルがX方向に複数配置されたものとなる。図23においては、X方向に並ぶ複数のタップセルのうち、一のタップセルをF’で示してある。図24~図27は、本実施の形態のSRAMのタップセルF’の構成を示す平面図である。図24は、活性領域給電部、電位印加部AcSおよび第1プラグP1wの配置を示す。図25は、第1プラグP1w、第1層配線M1および第2プラグP2の配置を示す。図26は、第2プラグP2、第2層配線M2および第3プラグP3の配置を示す。図27は、第3プラグP3および第3層配線M3の配置を示す。よって、これらの図においては、所定のパターンを基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の破線で囲まれた矩形の領域は、1のタップセルを示し、例えば、メモリセル領域と同じ大きさに設定されている。また、図24において、活性領域AcSの下部に位置するp型ウエル領域Pwellと接続される第1プラグP1w部の断面部C-Cが、前述の図13と対応する。また、図24において、活性領域AcSの下部に位置するn型ウエル領域Nwellと接続される第1プラグP1w部の断面部D-Dが、前述の図14と対応する。メモリセル領域において、Y方向に延在する各ウエル領域Pwell、Nwell、Pwellは、図24に示すタップセルにおいてもY方向に延在しており、p型ウエル領域Pwell、n型ウエル領域Nwellおよびp型ウエル領域PwellがX方向に並んで配置されている。また、タップセル上には、3つの活性領域AcSが、X方向に並んで配置されている。これらの活性領域AcSの間は素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域AcSが区画される図13、図14参照。また、前述したように、活性領域AcSの下部には、絶縁層BOXを介してバックゲート領域BGが配置される図13、図14参照。このバックゲート領域BGも、素子分離領域STIにより区画され、また、分離されている。また、バックゲート領域BGの下部には、前述したようにウエル領域Pwell、Nwell、Pwellが配置されているが、各ウエル領域は、素子分離領域STIの下部でY方向に繋がっている。言い換えれば、活性領域AcS半導体領域3の深さDAcSは、素子分離領域STIの深さDSTIより小さいDAcS<DSTI。また、バックゲート領域BGの深さDBGは、素子分離領域STIの深さDSTIより小さいDBG<DSTI。また、ウエル領域の深さDwellは、素子分離領域STIの深さDSTIより大きいDwell>DSTI。ここで、図13および図14からも明らかなように、第1プラグP1wは、各ウエル領域まで到達しており、この第1プラグP1wを介して各ウエル領域に所定の電位Vdd、VSSが印加される。言い換えれば、この第1プラグP1wを介して各ウエル領域が所定の電位Vdd、VSSに固定される。具体的に、第1プラグP1w上には、それぞれ第1層配線M1が配置されている。また、第1層配線M1上には、第2プラグP2が配置される図25。この第2プラグP2上には、第2層配線M2パッド領域が配置され図26、さらに、この第2プラグP2上には、第3層配線M3が配置される図27。この第3層配線M3のうち、接地電位線VSSは、メモリセルの構成の欄で説明した、接地電位線である。また、第3層配線M3のうち、電源電位線Vddは、メモリセルの構成の欄で説明した、電源電位線となる。なお、タップセル上には、メモリセルの構成の欄で説明した、ビット線第3層配線M3BL、第3層配線M3/BLが延在している図27。また、タップセルの素子分離領域STI上に、X方向に延在するダミーゲート電極ダミーゲート配線、ダミーゲートを配置してもよい。ダミーゲート電極とは、素子分離領域STI上に設けられ、トランジスタ動作を行い得ない導電性膜である。この導電性膜は、ゲート電極Gと同一材料、同一工程で形成される。このように、ダミーゲート電極を設けることで、ゲート電極による凹凸が規則的に繰り返されることとなり、レイアウトの規則性が向上する。その結果、製造ばらつきなどを低減でき、装置特性の向上を図ることができる。このように、タップセルを利用して、n型ウエル領域Nwellと電源電位線Vddとを接続し、p型ウエル領域Pwellと接地電位線VSSとを接続することができる。なお、図24~図27に示す各パターンは、一例に過ぎず、他のレイアウトとしてもよい。例えば、タップセルの活性領域AcSを、メモリセルの活性領域AcP1、AcN1、AcN2、AcP2と同じ形状としてもよい。メモリセル等の形成工程次いで、図28~図37の断面図を参照しながら本実施の形態のSRAMのメモリセル等の製造工程を説明するとともに、本実施の形態のSRAMのメモリセル等の構成をより明確にする。図28~図37は、本実施の形態のSRAMの製造工程を示す断面図である。図28~図31は、開口部の形成工程までを示し、図28は、図10のA-A断面部に、図29は、図10のB-B断面部に、図30は、図24のC-C断面部に、図31は、図24のD-D断面部に対応する。また、図32および図33は、トランジスタの形成工程までを示し、図32は、上記A-A断面部に、図33は、上記B-B断面部に対応する。また、図34~図37は、第3層配線の形成工程までを示し、図34は、上記A-A断面部に、図35は、上記B-B断面部に、図36は、上記C-C断面部に、図37は、上記D-D断面部に対応する。図28~図31に示すSOI基板を準備する。このSOI基板は、前述したとおり、支持基板1と絶縁層BOXとその上部の半導体領域素子形成領域3とを有する。支持基板1は、例えば、単結晶シリコン基板である。絶縁層BOXは、例えば、酸化シリコン膜であり、その膜厚は、例えば、4~20nm程度である。また、半導体領域3は、例えば、単結晶シリコン層であり、その厚さは、例えば、4~20nm程度である。次いで、SOI基板中に、素子分離領域STIを形成する。この素子分離領域STIにより、活性領域Acが区画される。この素子分離領域STIは、STIshallowtrenchisolation法を用いて形成することができる。すなわち、SOI基板にフォトリソグラフィ技術およびエッチング技術を使用して支持基板1まで到達する素子分離溝を形成する。素子分離領溝の深さは、例えば、200nm~500nm程度である。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜などの絶縁膜を形成する。この酸化シリコン膜は、CVDChemicalVaporDeposition法等を用いて形成し、その膜厚は、例えば、300nm~700nm程度である。、その後、化学的機械的研磨法CMP;chemicalmechanicalpolishingにより、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域STIを形成することができる。この素子分離領溝の深さは、例えば、200nm~500nm程度である。なお、酸化シリコン膜の成膜工程において、SA-CVD法やHDP-CVD法などを用いてもよい。これらの方法を用いることで、素子分離溝への埋め込み特性が向上する。また、微細で高アスペクト比の素子分離溝に対しては、SA-CVD膜で形成した膜の上部にHDP-CVD方で形成した膜を配置し、これらの積層膜を用いることにより、さらに、埋め込み特性を向上させることができる。また、CMP工程の後、フッ化水素酸などを用いて素子分離領域STIの上部をエッチングし、その平坦性をさらに向上させてもよい。次いで、支持基板1中に、p型不純物例えば、ホウ素などを含有するp型ウエル領域Pwell、半導体領域、およびn型不純物。次いで、支持基板1中の比較的浅い位置、即ち、ウエル領域の底部と絶縁層BOXとの間に、p型不純物例えば、ホウ素などを含有するp型のバックゲート領域pBG、およびn型不純物例えば、リンやヒ素などを含有するn型のバックゲート領域nBGを形成する。p型のバックゲート領域pBGは、例えば、イオン注入法を用いて、支持基板1中にp型不純物を導入することにより形成することができる。例えば、5×1013/cm2~1×1015/cm2の濃度で、ホウ素やインジウムInなどをイオン打ち込みする。また、n型のバックゲート領域nBGは、例えば、イオン注入法を用いて、支持基板1中にn型不純物を導入することにより形成することができる。例えば、5×1013/cm2~1×1015/cm2の濃度で、リン、ヒ素またはアンチモンSbなどをイオン打ち込みする。前述したとおり、これらバックゲート領域BGの底部は、素子分離領域STIよりも浅い位置にあり、各バックゲート領域BGは、素子分離領域STIで分離されている。バックゲート領域の深さは、イオン注入法の注入エネルギーを制御することにより調整することができる。素子分離領域STIの深さよりも浅い位置に飛程を合せ、その後の不純物の拡散によっても、素子分離領域STIの底部より上に、バックゲート領域の底部が位置するよう調整を行う。なお、ここでは、ウエル領域を形成した後、バックゲート領域を形成したが、逆としてもよい。また、上記のようにイオン注入の条件を調整することにより、半導体領域3には、ウエル領域やバックゲート領域を構成する不純物が注入されないように制御することが好ましい。即ち、トランジスタのチャネル領域がノンドープとなるよう、半導体領域3には不純物を注入しない方が好ましい。この半導体領域3チャネルとなる領域中にしきい値電圧の調整用の不純物を注入してもよいが、この場合、前述したとおり不純物濃度のばらつきによるトランジスタ特性のばらつき大きくなる図7参照。これに対し、チャネル領域をノンドープとすることで、トランジスタ特性のばらつきを低減することができる。次いで、第1プラグP1bの形成領域に開口部OAbを形成する。即ち、図28に示すように、第1プラグP1bの形成領域の半導体領域3および絶縁層BOXを除去し、n型のバックゲート領域nBGを露出させる。また、図29に示すように、第1プラグP1bの形成領域の半導体領域3および絶縁層BOXを除去し、p型のバックゲート領域pBGを露出させる。また、タップセルにおいては、第1プラグP1wの形成領域に開口部OAwを形成する。即ち、図30に示すように、第1プラグP1wの形成領域の半導体領域3、絶縁層BOXおよびn型のバックゲート領域nBGを除去し、p型ウエル領域Pwellを露出させる。また、図31に示すように、第1プラグP1wの形成領域の半導体領域3、絶縁層BOXおよびp型のバックゲート領域pBGを除去し、n型ウエル領域Nwellを露出させる。なお、上記開口部OAw、OAbを形成した後、ウエル領域Nwell、Pwellおよびバックゲート領域nBG、pBGを形成してもよい。次いで、図32および図33に示すように、半導体領域3の主表面に、各トラジスタを形成する。まず、活性領域Acの主表面に、ゲート絶縁膜GOを形成する。このゲート絶縁膜GOとしては、例えば、酸化シリコン膜などを用いることができる。例えば、熱酸化法を用いて例えば、1.0nm~2.5nm程度の膜厚の酸化シリコン膜を形成する。なお、CVD法を用いて酸化シリコン膜を形成してもよい。また、酸化シリコン膜に、3~10程度の窒素を窒素プラズマ法で導入し、酸窒化シリコン膜としてもよい。また、ゲート絶縁膜GOを他の絶縁膜例えば、高誘電体膜で構成してもよい。また、ゲート絶縁膜GOを、酸化シリコン膜とこの上部の高誘電体膜high-k膜との積層膜で構成してもよい。この場合、例えば、熱酸化法で0.5nm~1.5nm程度の膜厚の酸化シリコン膜を形成した後、CVD法を用いて酸化ハフニウム膜HfO2膜などを0.5nm~2.0nm程度の膜厚で形成する。また、領域毎に、ゲート絶縁膜GOの組成を変えてもよい。次いで、ゲート絶縁膜GO上に、導電性膜よりなるゲート電極Gを形成する。ゲート電極Gとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜GO上に多結晶シリコン膜をCVD法などを用いて例えば50nm~150nm程度の膜厚で堆積し、パターニングすることによりゲート電極Gを形成する。例えば、窒化シリコン膜などによるマスク膜図示せずをマスクに、導電性膜をエッチングする。なお、ゲート電極Gとして金属膜を用いてもよい。また、ゲート電極Gを多結晶シリコン膜と金属膜との積層膜で構成してもよい。ゲート電極Gの材料は、トランジスタ特性に応じて適宜選択することができる。次いで、ゲート電極Gの両側の活性領域AcP1、AcP2中に、n型の低濃度不純物領域EX1を形成する。このn型の低濃度不純物領域EX1は、ゲート電極G上部の窒化シリコン膜を含むをマスクとして、イオン注入法により、活性領域AcP1、AcP2にn型不純物を導入することにより形成することができる。ゲート電極Gの両側の活性領域AcN1、AcN2中に、p型の低濃度不純物領域EX1を形成する。このp型の低濃度不純物領域EX1は、ゲート電極Gをマスクとして、イオン注入法により、活性領域AcN1、AcN2にp型不純物を導入することにより形成することができる。次いで、ゲート電極Gの両側の側壁に、サイドウォールSWを形成する。このサイドウォールSWは、例えば、窒化シリコン膜よりなる。例えば、窒化シリコン膜などの絶縁膜をCVD法でゲート電極G上に堆積した後、異方性エッチングを施し、ゲート電極Gの側壁に絶縁膜をサイドウォールSWとして残存させることにより形成することができる。なお、このサイドウォールSWの形成の際、上記開口部OAbおよびOAwの側壁にも、サイドウォールが残存する場合がある図示せず。そのような場合であっても、開口部OAb、OAwの底部が露出していれば問題はない。言い換えれば、サイドウォールの残存量を考慮しても開口部が埋まらない程度の大きさで開口部OAb、OAwを形成しておく。このように開口部OAb、OAwの底部が露出していれば問題はなく、むしろ、開口部側壁が絶縁膜で保護され好適である。次いで、ゲート電極G上部の窒化シリコン膜を含むおよびサイドウォールSWの合成体の両側の活性領域AcP1、AcP2中に、n型の高濃度不純物領域EX2を形成する。このn型の高例えば、リンやヒ素などを導入することにより形成することができる。例えば、1×1014/cm2~1×1016/cm2の濃度で、リンやヒ素などをイオン打ち込みする。また、上記合成体の両側のn型ウエル領域活性領域AcP1、AcP2中に、p型の高濃度不純物領域EX2を形成する。このp型の高濃度不純物領域EX2は、上記合成体をマスクとして、イオン注入法により、p型不純物例えば、ホウ素などを導入することにより形成することができる。例えば、1×1014/cm2~1×1016/cm2の濃度で、ホウ素などをイオン打ち込みする。高濃度不純物領域EX2は、低濃度不純物領域EX1より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域EX1および高濃度不純物領域EX2で、LDDLightlyDopedDrain構造のソースドレイン領域が構成される。以上の工程により、6つのトランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2が略完成する。次いで、ゲート電極Gおよびソース、ドレイン領域EX2上に、サリサイドSalicide:SelfAlignedSilicide技術により、金属シリサイド層13を形成する。なお、ゲート電極Gの上部に窒化シリコン膜などのマスク膜図示せずが残存している場合には、この膜を除去してからシリサイド化を行う。例えば、トランジスタ上にニッケルNi膜などの金属膜を形成し熱処理を施すことにより、ゲート電極GとNi膜およびソース、ドレイン領域EX2とNi膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のNi膜を除去することにより、ニッケルシリサイド膜を形成する。次いで、図34~図37に示すように、開口部OAw、OAbの内部および各トランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2上に第1プラグP1P1g、SP1、P1b、P1wを含むを形成し、さらに、その上部に第1~第3層配線M1~M3を形成する。まず、開口部OAw、OAbの内部および各トランジスタDr1、Acc1、Lo1等上に層間絶縁膜IL1として窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜IL1中にコンタクトホールを形成し、このコンタクトホールの内部を含む層間絶縁膜IL1上に導電性膜を堆積する。コンタクトホールの形成の際、第1プラグP1bおよびP1wの形成領域においては、それぞれ上記開口部OAb、OAwの内側にコンタクトホールを形成する。これにより、コンタクトホールの内部に埋め込まれる金属膜第1プラグと開口部の外側の領域半導体領域3、バックゲート領域BG等との電気的導通を阻止することができる。導電性膜としては、バリア膜図示せずと金属膜との積層膜を用いることができる。バリア膜としては、例えば、Tiチタン膜またはTiN窒化チタン膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Wタングステン膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をCMP法などを用いて除去することにより、コンタクトホール内に導電性膜を埋め込むことにより、第1プラグP1を形成する。次いで、プラグP1上に、第1層配線M1を形成する。この第1層配線M1は、導電性膜をパターニングすることにより形成することができる。なお、第1層配線M1を、埋め込み配線ダマシン配線としてもよい。次いで、第1層配線M1上に、層間絶縁膜IL2を形成した後、第2プラグP2および第2層配線M2を形成する。第2プラグP2は、層間絶縁膜IL2中に、第1プラグP1と同様に形成することができる。第2層配線M2は、第1層配線M1と同様に形成することができる。この第2層配線M2を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第2プラグP2と第2層配線M2とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。次いで、第2層配線M2上に、層間絶縁膜IL3を形成した後、第3プラグP3および第3層配線M3を形成する。第3プラグP3は、層間絶縁膜IL3中に、第1プラグP1と同様に形成することができる。第3層配線M3は、第1層配線M1と同様に形成することができる。この第3層配線M3を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第3プラグP3と第3層配線M3とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。なお、上記断面構造を構成する各パターンの形成工程に制限はなく、適宜工程を入れ替え、また、変更することが可能である。実施の形態2実施の形態1においては、SRAMを構成するn型のトランジスタDr1が配置される半導体領域3の下部に、絶縁層BOXを介して、n型のバックゲート領域nBGを配置し、その下部には、p型ウエル領域Pwellを配置した図2参照が、これらの導電型を逆としてもよい。即ち、n型のトランジスタが配置される半導体領域3の下部には、絶縁層BOXを介して、p型のバックゲート領域pBGを配置し、さらに、このp型のバックゲート領域pBGの下部に、n型ウエル領域Nwellを配置する。そして、このn型のトランジスタにおいて、このトランジスタDr1のゲート電極Gとその下方のp型のバックゲート領域pBGを電気的に接続し、また、n型ウエル領域Nwellを、電源電位Vddに固定する。この場合も、実施の形態1と同様の効果を奏することができる。即ち、閾値電位Vthをトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる。また、ウエル領域とバックゲート領域との間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。さらに、この場合、n型のトランジスタの閾値電位Vthが高くなるが、設計上、閾値電位Vthを高く設計する必要がある場合には、好適である。また、閾値電位Vthが高くなるためオフ電流を抑制することができる。また、実施の形態1においては、SRAMを構成するp型のトランジスタLo1等が配置される半導体領域3の下部に、絶縁層BOXを介して、p型のバックゲート領域pBGを配置し、その下部には、n型ウエル領域Nwellを配置した図4参照が、これらの導電型を逆としてもよい。即ち、p型のトランジスタが配置される半導体領域3の下部には、絶縁層BOXを介して、n型のバックゲート領域nBGを配置し、さらに、このn型のバックゲート領域nBGの下部に、p型ウエル領域Pwellを配置する。そして、このp型のトランジスタにおいて、このトランジスタのゲート電極Gとその下方のn型のバックゲート領域nBGを電気的に接続し、また、p型ウエル領域Pwellは、接地電位VSSに固定する。この場合も、実施の形態1と同様の効果を奏することができる。即ち、閾値電位Vthをトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる。また、ウエル領域とバックゲート領域との間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。さらに、この場合、n型のトランジスタの閾値電位Vthが高くなるが、設計上、閾値電位Vthを高く設計する必要がある場合には、好適である。また、閾値電位Vthが高くなるためオフ電流を抑制することができる。なお、本実施の形態においては、上記のとおりウエル領域とバックゲート領域の導電型が逆である以外は、実施の形態1と同様の構成であるため、その構成の詳細な説明を省略する。実施の形態3上記実施の形態1においては、活性領域Acの形状を台形状としたが図10参照、他の形状としてもよい。図38は、本実施の形態のSRAMの構成を示す平面図である。図38においては、活性領域AcP1が、段差を有する形状となっている。第1プラグP1bの配置部の幅が広くなった形状である。言い換えれば、活性領域AcP1は、Y方向の一端のX方向の幅長さが、Y方向の他端のX方向の幅より大きくなるように幅広部を有する。図38では、上部に幅広部を有する。また、活性領域AcP2が、段差を有する形状となっている。第1プラグP1bの配置部の幅が広くなった形状である。言い換えれば、活性領域AcP2は、Y方向の一端のX方向の幅長さが、Y方向の他端のX方向の幅より大きくなるように幅広部を有する。図38では、下部に幅広部を有する。即ち、活性領域AcP1とは逆側の端部に幅広部を有する。また、実施の形態1および図38においては、メモリセル領域において、n型ウエル領域Nwellを斜め平行四辺形状に形成したが、n型ウエル領域を矩形状としてもよい。但し、活性領域Acの幅広部突起部に対応して、n型ウエル領域を斜め並行四辺形状に配置することにより、メモリセル領域のX方向の長さが小さくなり、メモリセルの小面積化を図ることができる。実施の形態4上記実施の形態1においては、開口部OAb、OAwを形成した後、層間絶縁膜IL1および第1プラグP1b、P1wを形成したが、開口部OAb、OAwを設けず、層間絶縁膜IL1に、第1プラグP1b、P1w用のコンタクトホールを形成してもよい。即ち、ウエル領域wellおよびバックゲート領域BGまで到達する深さの異なるコンタクトホールを形成してもよい。図39~図42は、本実施の形態のSRAMの製造工程を示す断面図である。図39は、例えば、図10のA-A断面部に、図40は、図10のB-B断面部に対応する。また、図41は、例えば、図24のC-C断面部に、図42は、図24のD-D断面部に対応する。図示するように、素子分離領域STI、バックゲート領域BGおよびウエル領域wellを形成した後、半導体領域3上に各トランジスタLo1、Lo2、Acc1、Acc2、Dr1、Dr2を形成する。その後、各トランジスタDr1、Acc1、Lo1等上に層間絶縁膜IL1として窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜IL1中にコンタクトホールを形成する。この際、第1プラグP1bの形成領域においては、層間絶縁膜IL1のみならず、その下部に位置する半導体領域3および絶縁層BOXを除去し、バックゲート領域pBGまたはnBGまで到達するコンタクトホールを形成する。また、タップセルの第1プラグP1wの形成領域においては、層間絶縁膜IL1のみならず、その下部に位置する半導体領域3、絶縁層BOXおよびバックゲート領域pBGまたはnBGを除去し、ウエル領域NwellまたはPwellまで到達するコンタクトホールを形成する。この後、コンタクトホールの内部を酸化し、その側壁および底部に酸化シリコン膜20を形成する。その後、異方性エッチングにより、コンタクトホールの底部の酸化シリコン膜20を除去する。この工程により、コンタクトホールの側壁から露出した半導体領域3およびバックゲート領域pBGまたはnBGが酸化シリコン膜20で覆われる。これにより、第1プラグP1b、P1wと半導体領域3やバックゲート領域BG等とのショートを防止することができる。なお、上記酸化シリコン膜20に代えてサイドウォール膜図示せずを形成してもよい。この場合、薄い窒化シリコン膜などの絶縁膜をコンタクトホールの内部を含む層間絶縁膜IL1上に堆積した後、異方性エッチングを施すことにより、コンタクトホールの側壁にサイドウォール膜を形成する。この場合も、コンタクトホールの内部に埋め込まれた導電性膜第1プラグP1b、P1wと半導体領域3やバックゲート領域BG等とのショートを防止することができる。実施の形態5上記実施の形態1においては、タップセル領域においても、バックゲート領域BGとその下部のウエル領域wellの導電型を逆としたが図13、図14参照、これらを同じ導電型としてもよい。図43および図44は、本実施の形態のSRAMのタップセル領域の断面図である。図43は、例えば、図24のC-C断面部に、図44は、図24のD-D断面部に対応する。図43に示すように、活性領域AcSの下部には、絶縁層BOXを介してp型のバックゲート領域pBGが配置され、その下部には、p型ウエル領域Pwellが配置されている。このp型のバックゲート領域pBGは、活性領域AcN1、AcN2の下部のp型のバックゲート領域pBGと同時に形成すればよい図12参照。また、図44に示すように、活性領域AcSの下部には、絶縁層BOXを介してn型のバックゲート領域nBGが配置され、その下部には、n型ウエル領域Nwellが配置されている。このn型のバックゲート領域nBGは、活性領域AcP1、AcP2の下部のn型のバックゲート領域nBGと同時に形成すればよい図11参照。このように、タップセルにおいては、ウエル領域well上に、同じ導電型のバックゲート領域BGを配置することにより、第1プラグP1wコンタクトホールの深さを浅くすることができる。即ち、図43および図44に示すように、バックゲート領域BGが露出するまで層間絶縁膜IL1をエッチングしてコンタクトホールを形成し、導電性膜を埋め込むことで第1プラグP1wを形成すれば良い。この場合、第1プラグP1wを第1プラグP1bと同程度の深さとなる。このように、本実施の形態によれば、上記第1プラグP1wにより、バックゲート領域BGを介してウエル給電を行うことができる。実施の形態6上記実施の形態において詳細に説明したSRAMが用いられる半導体装置半導体部品や電子機器なども含むに制限はないが、例えば、SoCSystemonachipやマイクロコンピュータを含むシステムが形成された半導体チップに組み込むことができる。半導体チップは、CPUCentralProcessingUnit、SRAM、および論理回路LOGICを有している。なお、SRAMの他、EEPROMElectricallyErasableProgrammableReadOnlyMemoryなどの他の記憶素子を有する構成としてもよく、また、アナログ回路などを内蔵してもよい。CPUは、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このCPUは、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このCPUの内部には、CPUコアCUPcoreが内蔵されており、かかるCPUコアの内部にはSRAMが組み込まれている。このCPUコアの内部のSRAMとしては、高性能なSRAMが用いられており、上記実施の形態で詳細に説明したSRAMを用いて好適である。このように、上記実施の形態で説明したSRAMをマイコンに組み込むことにより、マイコンの特性を向上させることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上記実施の形態の構成は、適宜組み合わせて適用することができる。具体例としては、例えば、実施の形態4図41、図42の構成に実施の形態5のバックゲート領域BG、図43、図44の構成を適用してもよい。また、上記実施の形態においては、SRAMを例に説明したが、図2および図4からも明らかなように、本実施の形態は、トランジスタnチャネル型トランジスタまたはpチャネル型トランジスタを有する半導体装置に広く適用可能である。