"データストローブ端子と、前記データストローブ端子に接続された第1の出力ドライバと、データ端子と、前記データ端子に接続された第2の出力ドライバと、所定のコマンドに応答して、前記第1及び第2の出力ドライバを互いに異なるタイミングで終端抵抗として機能させるデータ制御回路と、を備えることを特徴とする半導体装置。前記データ制御回路は、前記所定のコマンドに応答して前記第1の出力ドライバを終端抵抗として機能させ、その後、前記第2の出力ドライバを終端抵抗として機能させることを特徴とする請求項1に記載の半導体装置。前記所定のコマンドは、ODT制御コマンド及びライトコマンドの少なくとも一方を含むことを特徴とする請求項2に記載の半導体装置。前記データ制御回路は、リードコマンドに応答して前記第2の出力ドライバに内部データ信号を供給し、前記第2の出力ドライバは、前記内部リードデータに基づいて前記データ端子をハイレベル又はローレベルに駆動することを特徴とする請求項2又は3に記載の半導体装置。前記データストローブ端子に接続された第1の入力レシーバと、前記データ端子に接続された第2の入力レシーバとをさらに備えることを特徴とする請求項2乃至4のいずれか一項に記載の半導体装置。前記第2の入力レシーバは、前記第1の入力レシーバに外部データストローブ信号が供給されてから所定の遅延時間が経過した後に活性化されることを特徴とする請求項5に記載の半導体装置。前記データ制御回路は、前記所定のコマンドに応答して前記第1の出力ドライバを終端抵抗として機能させてから、前記所定の遅延時間が経過した後、前記第2の出力ドライバを終端抵抗として機能させることを特徴とする請求項6に記載の半導体装置。外部クロック信号が供給されるクロック端子と、前記データストローブ端子に前記外部データストローブ信号が供給されるタイミングと、前記クロック端子に前記外部クロック信号が供給されるタイミングとの差を検出するライトレベリング回路と、をさらに備えることを特徴とする請求項6又は7に記載の半導体装置。前記ライトレベリング回路は、前記クロック端子に前記外部クロック信号が供給されるタイミングよりも、前記データストローブ端子に前記外部データストローブ信号が供給されるタイミングの方が所定時間だけ早いか否かを検出することを特徴とする請求項8に記載の半導体装置。前記所定の遅延時間は、前記外部クロック信号のクロックサイクルに関わらず一定であることを特徴とする請求項8又は9に記載の半導体装置。データストローブ端子と、データ端子と、前記データストローブ端子に接続された第1の出力ドライバ及び第1の入力レシーバと、前記データ端子に接続された第2の出力ドライバ及び第2の入力レシーバと、を備え、前記第2の入力レシーバは、前記データストローブ端子を介して前記第1の入力レシーバに外部データストローブ信号が供給されてから、所定の遅延時間が経過した後に活性化され、前記第2の出力ドライバの出力インピーダンスは、前記第1の出力ドライバの出力インピーダンスが第1の値から第2の値に変化してから、前記所定の遅延時間が経過した後に、前記第1の値から前記第2の値に変化する、ことを特徴とする半導体装置。前記第1の入力レシーバは、前記第1の出力ドライバの出力インピーダンスが前記第2の値である期間に、前記データストローブ端子を介して前記外部データストローブ信号を受信し、前記第2の入力レシーバは、前記第2の出力ドライバの出力インピーダンスが前記第2の値である期間に、前記データ端子を介してデータ信号を受信する、ことを特徴とする請求項11に記載の半導体装置。前記第2の出力ドライバの出力インピーダンスは、前記第1の出力ドライバの出力インピーダンスが前記第2の値から前記第1の値に変化してから、前記所定の遅延時間が経過した後に、前記第2の値から前記第1の値に変化する、ことを特徴とする請求項11又は12に記載の半導体装置。前記外部データストローブ信号と同じ周波数を有する外部クロック信号が供給されるクロック端子をさらに備え、前記所定の遅延時間は、前記外部クロック信号のクロックサイクルに関わらず一定であることを特徴とする請求項11乃至13のいずれか一項に記載の半導体装置。しかしながら、半導体装置のライト動作時にコントローラが半導体装置にデータ信号DQ及びデータストローブ信号DQSを出力するタイミングは同時とは限らず、例えば、データストローブ信号DQSの出力タイミングに対して、データ信号DQの出力タイミングが所定時間だけ遅延されることがある。このような場合、特許文献1のように各出力ドライバの出力インピーダンスを同時に切り替えてしまうと、データ信号DQの受信中に終端抵抗の値が変化する可能性があり、正しいライト動作が行えなくなってしまう。このような問題を解決するためには、データ信号DQの受信が終了するまで終端抵抗の値が保持されるよう制御すればよいが、この場合、次のライト動作又はリード動作の開始を遅延させる必要があり、アクセス効率が低下してしまう。本発明の一側面による半導体装置は、データストローブ端子と、前記データストローブ端子に接続された第1の出力ドライバと、データ端子と、前記データ端子に接続された第2の出力ドライバと、ODT制御コマンドに応答して、前記第1及び第2の出力ドライバを互いに異なるタイミングで終端抵抗として機能させるデータ制御回路と、を備えることを特徴とする。本発明の他の側面による半導体装置は、データストローブ端子と、データ端子と、前記データストローブ端子に接続された第1の出力ドライバ及び第1の入力レシーバと、前記データ端子に接続された第2の出力ドライバ及び第2の入力レシーバと、を備え、前記第2の入力レシーバは、前記データストローブ端子を介して前記第1の入力レシーバに外部データストローブ信号が供給されてから、所定の遅延時間が経過した後に活性化され、前記第2の出力ドライバの出力インピーダンスは、前記第1の出力ドライバの出力インピーダンスが第1の値から第2の値に変化してから、前記所定の遅延時間が経過した後に、前記第1の値から前記第2の値に変化することを特徴とする。本発明によれば、ライト動作時におけるデータ信号とデータストローブ信号の受信タイミングがオフセットしている場合であっても、データ信号の受信中に終端抵抗の値が変化することがない。また、次のライト動作又はリード動作の開始を遅延させる必要も生じないため、アクセス効率を低下させることもない。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構成を示すブロック図である。本実施形態による半導体装置10は1個のシリコンチップに集積されたDRAMDynamicRandomAccessMemoryであり、図1に示すように、外部端子としてバンクアドレス端子11、アドレス端子12、コマンド端子13、ODT端子14、クロック端子15a,15b、データ端子16-0~16-7、データストローブ端子17a,17b、電源端子19a,19bを備えている。バンクアドレス端子11、アドレス端子12及びコマンド端子13は、それぞれバンクアドレス信号BA、アドレス信号ADD及びコマンド信号CMDが供給される端子である。これらの信号は、入力初段回路21を介してコマンドアドレスデコーダ22に供給される。コマンドアドレスデコーダ22は、これらの信号に基づいて内部アドレス信号IADD及び内部コマンド信号ICMDを生成し、これらをXデコーダ23、Yデコーダ24及びモードレジスタ回路25に供給する。具体的には、コマンド信号CMDがロウアクセスを示している場合、内部コマンド信号ICMDはXデコーダ23を活性化させる。活性化されたXデコーダ23は、バンクアドレス信号BA及びアドレス信号ADDより生成された内部アドレス信号IADDに基づき、メモリセルアレイ30に含まれるいずれかのワード線WLを選択する。選択されたワード線WLに接続されたページサイズ数分のメモリセルからは各々のビット線へメモリ情報が送られ、さらに、各々のビット線に対応したセンスアンプSAで増幅され、データとして保持される。メモリセルアレイ30内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図1では、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ビット線BLは、センス回路26に含まれる対応するセンスアンプSAに接続されている。また、コマンド信号CMDがカラムアクセスを示している場合、内部コマンド信号ICMDはYデコーダ24を活性化させる。活性化されたYデコーダ24は、バンクアドレス信号BA及びアドレス信号ADDより生成された内部アドレス信号IADDに基づき、センス回路26に含まれるいずれかのセンスアンプSAを選択する。Yデコーダ24によって選択されたセンスアンプSAは、リードライトアンプ27に接続される。リードライトアンプ27は、リード動作時においてはセンス回路26によって保持された内部リードデータData0~Data7をさらに増幅し、これをデータ制御回路100に供給する。一方、ライト動作時においては、データ制御回路100から供給される内部ライトデータData0~Data7を増幅し、これをセンス回路26に供給する。図1に示すように、データ制御回路100には、内部コマンド信号ICMD、設定値MR及びODT制御コマンドODTcontも供給される。ODT制御コマンドODTcontは、ODT端子14を介して供給される信号である。データ制御回路100の詳細については後述する。さらに、コマンド信号CMDがモードレジスタセットを示している場合、内部コマンド信号ICMDはモードレジスタ回路25を活性化させる。これにより、内部アドレス信号IADDを用いてモードレジスタ回路25の設定値を上書きすることが可能となる。モードレジスタ回路25の設定値のうち、データ入出力に関連した設定値MRはデータ制御回路100に供給される。クロック端子15a,15bは、それぞれ外部クロック信号CK,CKBが供給される端子である。外部クロック信号CK,CKBはクロック入力回路320に供給され、クロック入力回路320によって内部クロック信号ICLKに変換される。内部クロック信号ICLKは、Xデコーダ23、Yデコーダ24、データ制御回路100など、半導体装置10を構成する各種回路ブロックの動作タイミングを規定するタイミング信号として用いられる。データ端子16-0~16-7は、それぞれリードデータDQ0~DQ7の出力及びライトデータDQ0~DQ7の入力を行うための端子である。また、データストローブ端子17a,17bは、それぞれ外部データストローブ信号DQS,DQSBの入出力を行うための端子である。これら端子16-0~16-7,17a,17bは、データ入出力回路200に接続されている。データ入出力回路200は、リード動作時においてはデータ制御回路100を介して供給される内部リードデータData0~Data7に基づいてリードデータDQ0~DQ7の出力を行うとともに、ライト動作時においては外部から供給されるライトデータDQ0~DQ7を受け、これをデータ制御回路100に供給する役割を果たす。データ入出力回路200の詳細についても後述する。また、データ入出力回路200にはライトレベリング回路300が含まれているが、これについては第2の実施形態において説明する。電源端子19a,19bは、それぞれ電源電位VDD及び接地電位VSSが供給される端子である。これらの電位は、内部電圧発生回路28を含む各種回路ブロックに供給される。内部電圧発生回路28は、内部電位VPERI、VARY、Vrefなどを生成する回路である。内部電位VPERIは、コマンドアドレスデコーダ22やデータ制御回路100など大多数の回路ブロックにて使用される動作電位である。また、内部電位VARYは、主にセンス回路26にて使用される動作電位である。基準電位Vrefは、データ入出力回路200内の後述する入力レシーバで使用されるリファレンス電圧である。図2は、本実施形態による半導体装置10を用いたメモリモジュール50の構成を示す模式図である。図2に示すメモリモジュール50は、モジュール基板51の表面に複数図2に示す例では18個の半導体装置10及び1個のレジスタバッファ60が搭載された構成を有している。レジスタバッファ60は、モジュール基板51に設けられたコマンドアドレスコネクタ52を介してメモリコントローラ70から供給されるバンクアドレス信号BA、アドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKB、ODT制御コマンドODTcontを受け、これをバッファリングして各半導体装置10に共通に供給する。但し、コマンド信号CMDに含まれるチップ選択信号CS及びについては、ランク0に属する9個の半導体装置10と、ランク1に属する9個の半導体装置10に対して個別に供給される。これにより、ランク0に属する9個の半導体装置10と、ランク1に属する9個の半導体装置10は、排他的に活性化されることになる。同様に、ODT制御コマンドODTcontについても、レジスタバッファ60を介してランクごとに供給される。一方、モジュール基板51に設けられたデータコネクタ53は、各ランクに属する9個の半導体装置10に対して個別に接続されている。ランク間における接続は共通である。データコネクタ53は、データ端子16-0~16-7及びデータストローブ端子17a,17bに接続されており、これにより、チップ選択信号CSにより選択されたランクに属する9個の半導体装置10は、リードデータの出力又はライトデータの入力を並列に実行することができる。図3は、データ制御回路100及びデータ入出力回路200の主要部の構成を示す回路図である。図3に示すように、データ制御回路100は、モードレジスタ回路25の設定値MRをデコードすることによってODT選択信号ODTSELを生成するデコーダ110と、ODT選択信号ODTSELを共通に受ける複数の選択回路120~129を含む。ODT選択信号ODTSELは、インピーダンス指定信号RTT_WR、RTT_PARK及びRTT_NOMを含んでいる。インピーダンス指定信号RTT_WRはライト動作における終端抵抗値を指定する信号であり、インピーダンス指定信号RTT_PARKはODT制御コマンドODTcontがローレベルである場合の終端抵抗値を指定する信号であり、インピーダンス指定信号RTT_NOMはODT制御コマンドODTcontがハイレベルである場合の終端抵抗値を指定する信号である。また、選択回路120~127はそれぞれデータ端子16-0~16-7に対応する回路であり、選択回路128,129はそれぞれデータストローブ端子17a,17bに対応する回路である。さらに、データ制御回路100は、ODT制御コマンドODTcont及び内部コマンド信号ICMDを所定のレイテンシだけ遅延させるレイテンシカウンタ140を備えている。図3に示すように、内部コマンド信号ICMDは、ライト動作時に活性化するライト信号Writeとリード動作時に活性化するリード信号Readを含んでいる。レイテンシカウンタ140は、モードレジスタ回路25の設定値MRに基づくクロックサイクルだけODT制御コマンドODTcont、ライト信号Write及びリード信号Readを遅延させ、それぞれODT制御コマンドODTcontA、ライト信号WriteA及びリード信号ReadAとして出力する。ODT制御コマンドODTcontA、ライト信号WriteA及びリード信号ReadAは、選択回路128,129に直接供給されるとともに、遅延回路150を介して選択回路120~127に供給される。図3に示すように、選択回路120~127には内部リードデータData0~Data7がそれぞれ供給され、選択回路128,129には内部データストローブ信号IDQS,IDQSBがそれぞれ供給される。選択回路120~129の機能については後述する。また、データ入出力回路200には、出力ドライバ210~219と、入力レシーバ220~228が含まれている。このうち、出力ドライバ210~217はデータ端子16-0~16-7にそれぞれ接続され、出力ドライバ218,219はデータストローブ端子17a,17bにそれぞれ接続されている。また、入力レシーバ220~227はデータ端子16-0~16-7にそれぞれ接続され、入力レシーバ228はデータストローブ端子17a,17bに接続されている。これにより、リード動作時においては出力ドライバ210~219が活性化され、データ端子16-0~16-7からは内部リードデータData0~Data7に基づいたリードデータDQ0~DQ7が出力されるとともに、データストローブ端子17a,17bからは、外部データストローブ信号DQS,DQSBが出力される。一方、ライト動作時においては、データ端子16-0~16-7から入力されるライトデータDQ0~DQ7がそれぞれ入力レシーバ220~227に供給され、データストローブ端子17a,17bから入力される外部データストローブ信号DQS,DQSBが入力レシーバ228に供給される。さらに、出力ドライバ210~219は、リード動作時のみならずODT動作時においても活性化される。出力ドライバ210~219の活性状態は、それぞれ対応する選択回路120~129によって指定される。図4は、選択回路120~129の機能を説明するためのイメージ図である。図4に示すように、選択回路120~129には3つのスイッチSW1~SW3が含まれている。これらスイッチSW1~SW3には優先順位があり、出力ノードN0に最も近いスイッチSW1の優先順位が最も高く、出力ノードN0から最も遠いスイッチSW3の優先順位が最も低い。スイッチSW1は、ノードN1,N2のいずれか一方を出力ノードN0に接続するスイッチであり、その制御はリード信号ReadAに基づいて行われる。具体的には、リード信号ReadAが活性化している場合にはノードN1が選択され、これにより出力ノードN0からは対応する内部リードデータDataが出力される。これに対し、リード信号ReadAが活性化していない場合にはノードN2が選択され、これにより出力ノードN0から出力される信号は、スイッチSW2,SW3の制御によって決まる。スイッチSW2は、ノードN3,N4のいずれか一方をスイッチSW1のノードN2に接続するスイッチであり、その制御はライト信号WriteAに基づいて行われる。具体的には、ライト信号WriteAが活性化している場合にはノードN3が選択され、これにより出力ノードN0からはインピーダンス指定信号RTT_WRが出力される。これに対し、ライト信号WRが活性化していない場合にはノードN4が選択され、これにより出力ノードN0から出力される信号は、スイッチSW3の制御によって決まる。スイッチSW3は、ノードN5,N6のいずれか一方をスイッチSW2のノードN4に接続するスイッチであり、その制御はODT制御コマンドODTcontAに基づいて行われる。具体的には、ODT制御コマンドODTcontAがローレベルである場合にはノードN5が選択され、これにより出力ノードN0からはインピーダンス指定信号RTT_PARKが出力される。これに対し、ODT制御コマンドODTcontAがハイレベルである場合にはノードN6が選択され、これにより出力ノードN0からはインピーダンス指定信号RTT_NOMが出力される。選択回路120~129の出力ノードN0は、それぞれ対応する出力ドライバ210~219に接続される。これにより、リード動作時においては内部リードデータData0~Data7に基づいて出力ドライバ210~217が駆動され、ハイレベル又はローレベルのリードデータDQ0~DQ7が出力される。また、出力ドライバ218,219は内部データストローブ信号IDQS,IDQSBに基づいて駆動され、相補の外部データストローブ信号DQS,DQSBを出力する。生成される外部データストローブ信号DQS,DQSBの周波数は外部クロック信号CK,CKBの周波数と同一である。一方、リード動作時以外の状態においては、出力ドライバ210~219はODT選択信号ODTSELに基づき終端抵抗として機能する。具体的には、ライト動作時においてはライト信号WriteAが活性化するため、出力ドライバ210~219の出力インピーダンスは、インピーダンス指定信号RTT_WRに対応する値に制御される。また、リード動作もライト動作も行っていない期間においては、ODT制御コマンドODTcontAに基づき、インピーダンス指定信号RTT_PARKに対応する値又はインピーダンス指定信号RTT_NOMに対応する値に制御される。具体的なインピーダンス値については、モードレジスタ回路25の設定値MRによって切り替えることが可能である。図3に戻って、データ端子16-0~16-7に接続された入力レシーバ220~227は、ライトストローブ信号IDQSaによって活性化される。ライトストローブ信号IDQSaは、入力レシーバ228から出力されるライトストローブ信号IDQSをバッファ回路230によって駆動、分配させた信号である。これにより、入力レシーバ228がライトストローブ信号IDQSを活性化させた後、バッファ回路230による所定の遅延時間が経過した後、入力レシーバ220~227が活性化される。データ制御回路100に含まれる遅延回路150は、データ入出力回路200に含まれる入力レシーバ228及びバッファ回路230のレプリカ回路である。つまり、遅延回路150の遅延量は、入力レシーバ228による遅延量とバッファ回路230による遅延量の和に相当する。このことは、選択回路128,129の動作によって出力ドライバ218,219のインピーダンスが切り替えられた後、選択回路120~127の動作によって出力ドライバ210~217のインピーダンスが切り替えられるまでのタイムラグは、外部データストローブ信号DQS,DQSBがデータストローブ端子17a,17bに入力されてから、入力レシーバ220~227が活性化されるまでのタイムラグと実質的に等しい。尚、遅延回路150に含まれるシンボルマークに符号228R、230Rと付されているのは、それぞれ入力レシーバ228及びバッファ回路230のレプリカ回路であることを意味している。図5は、図3に示した選択回路120及び出力ドライバ210をより具体的に示したブロック図である。他の選択回路121~129及び他の出力ドライバ211~219も同様の構成である。図5に示すように、出力ドライバ210は、並列に設けられた複数のバッファ210-0~210-3を有する。図3に示すデコーダ110は、複数のバッファ210-0~210-3に其々対応する複数のインピーダンス指定信号RTT_WR、RTT_PARK、RTT_NOMを選択回路120に出力している。また、内部リードデータDataも複数のバッファ210-0~210-3に其々対応する複数の信号から成るものである。リード動作時においては、選択回路120により内部リードデータDataが選択されて、該内部リードデータDataが各バッファ210-0~210-3に其々入力されることによって、バッファ210-0~210-3の全てが活性化され、データ信号がデータ端子16-0に出力される。一方、出力ドライバ210が終端抵抗として機能するときは、活性化されるバッファの数によって終端抵抗値が制御される。つまり、出力ドライバ210が終端抵抗として機能するときは、インピーダンス指定信号RTT_WR、RTT_PARK、RTT_NOMのうち、選択回路120によって選択されたインピーダンス指定信号に応じて、活性化されるバッファの数が決まり、終端抵抗値が確定する。例えば、インピーダンス指定信号RTT_WRが選択された時は、3個のバッファが活性化し、インピーダンス指定信号RTT_PARKが選択された時には、2個のバッファが活性化し、インピーダンス指定信号RTT_NOMが選択されて時には、1個のバッファが活性化することによって、終端抵抗値を制御する。但し、本発明における出力ドライバ210に設けられたバッファの数はこれに限るものではなく、例えば8個のバッファを並列に設けても良いものである。図6は、入力レシーバ220~228の回路図である。図6に示すように、入力レシーバ220~227はラッチ回路を備える差動増幅器であり、入力レシーバ228は通常の差動増幅器である。具体的に説明すると、入力レシーバ220~227は、ノードN11,N12にクロスカップルされたPチャンネル型MOSトランジスタp1,p2及びNチャンネル型MOSトランジスタn1,n2を備えている。つまり、これらトランジスタp1,p2,n1,n2はフリップフロップ回路を構成しており、ノードN11とノードN12には互いに異なる論理レベルが保持される。ノードN12からは、ラッチされたライトデータDataが出力される。トランジスタn1,n2のソースは、それぞれNチャンネル型MOSトランジスタn3,n4のドレインに接続されている。トランジスタn3のゲート電極には、対応するデータ端子16-0~16-7を介してライトデータDQ0~DQ7が供給される。また、トランジスタn4のゲート電極には、ファレンス電圧Vrefが供給される。トランジスタn3,n4のソースは、Nチャンネル型MOSトランジスタn5を介して接地されている。また、入力レシーバ220~227は、トランジスタp1,p2にそれぞれ並列接続されたPチャンネル型MOSトランジスタp3,p4を備えている。これらトランジスタp1~p4のソースは電源電位に接続されている。さらに、トランジスタn3のドレインとトランジスタn4のドレインとの間には、Nチャンネル型MOSトランジスタn6が接続されている。トランジスタn6のゲート電極には、電源電位VDDが供給される。一方、入力レシーバ228は、ゲート電極が共通接続されたPチャンネル型MOSトランジスタp5,p6と、これらトランジスタp5,p6にそれぞれ直列接続されたNチャンネル型MOSトランジスタn7,n8を備えている。トランジスタn7のドレインはトランジスタp5,p6のゲート電極に接続されており、トランジスタn8のドレインからはライトストローブ信号IDQSが取り出される。トランジスタn7,n8のソースは、Nチャンネル型MOSトランジスタn9を介して接地されている。トランジスタn9のゲート電極には、イネーブル信号ENが供給される。イネーブル信号ENは、ライトコマンドに応じて活性化する信号であり、ライト動作期間中は活性化している。トランジスタn7のゲート電極には、データストローブ端子17bを介して外部データストローブ信号DQSBが供給される。一方、トランジスタn8のゲート電極には、データストローブ端子17aを介して外部データストローブ信号DQSが供給される。これにより、イネーブル信号ENがハイレベルである期間において、外部データストローブ信号DQS,DQSBがそれぞれハイレベル及びローレベルであると、ライトストローブ信号IDQSはローレベルとなる。逆に、イネーブル信号ENがハイレベルである期間において、外部データストローブ信号DQS,DQSBがそれぞれローレベル及びハイレベルであると、ライトストローブ信号IDQSはハイレベルとなる。このようにして生成されるライトストローブ信号IDQSは、バッファ回路230a及びインバーター回路230bを介して、入力レシーバ220~227に含まれるトランジスタn5,p3,p4のゲート電極に供給される。これにより、入力レシーバ220~227は、バッファ回路230を通過したライトストローブ信号IDQSaがハイレベルになると活性化され、ライトデータDQ0~DQ7のレベルとリファレンス電圧Vrefとを比較し、その結果をラッチする。一方、バッファ回路230を通過したライトストローブ信号IDQSaがローレベルになると、トランジスタp3,p4がオンするため、入力レシーバ220~227にラッチされていたライトデータDQ0~DQ7はリセットされる。ここで、イネーブル信号ENが非活性状態である場合には、トランジスタn9がオフ状態になるため、トランジスタp5,p6が抵抗素子として機能してIDQSをハイレベルに持ち上げる。従って、IDQSaがローレベルになり、トランジスタn5もオフ状態になる。一方、IDQSaがローレベルであるため、トランジスタp3,p4はオン状態になるため、ライトデータDataがハイレベルに固定される。このように、本実施形態においては、バッファ回路230を通過したライトストローブ信号IDQSaによって入力レシーバ220~227が制御されることから、外部データストローブ信号DQS,DQSBの入力タイミングと、ライトデータDQ0~DQ7の入力タイミングとの間に、入力レシーバ228及びバッファ回路230の遅延量に応じた時間差△t1を設ける必要がある。かかる時間差△t1は、入力レシーバ228及びバッファ回路230の遅延量によって決まることから、外部クロック信号CK,CKBの周波数とは無関係である。図7は、本実施形態による半導体装置10の動作を説明するためのタイミング図である。図7に示すタイミング図は、図2に示したメモリモジュール50に含まれる2つの半導体装置10の動作を示している。これら2つの半導体装置10は、それぞれランク0及びランク1に属しており、したがって排他的にアクセスされる。図7に示す例では、時刻T0においてランク0に属する半導体装置10に対してライトコマンドが発行されており、時刻T5においてランク1に属する半導体装置10に対してリードコマンドが発行されている。つまり、異なるランク間におけるライトtoリード動作を示している。本例ではライトレイテンシWLが10クロックサイクルに設定されており、したがって時刻T10の外部データストローブ信号DQS,DQSBを基準としてライトデータDQのバースト入力が開始される。尚、実際には時刻T10よりも1クロックサイクル前の時刻T9から外部データストローブ信号DQS,DQSBの入力が開始される。時刻T9から時刻T10までの期間は、いわゆるプリアンブル期間である。また、ランク0に属する半導体装置10のライト信号WriteAは、外部データストローブ信号DQS,DQSBの入力が開始される時刻T9の直前に活性化されるため図示せず、それに応じて出力ドライバ218,219のODT動作が切り替えられ、その出力インピーダンスはインピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値から、インピーダンス指定信号RTT_WRに対応する値に切り替えられる。ランク0に属する半導体装置10のライト信号WriteAは、外部データストローブ信号DQS,DQSBの入力が終了する時刻T14の直後まで活性化される。本実施形態では、図6を用いて説明したように、外部データストローブ信号DQS,DQSBの入力タイミングと、ライトデータDQの入力タイミングとの間に、入力レシーバ228及びバッファ回路230の遅延量に応じた時間差△t1を設ける必要がある。本例では、時間差△t1が約1クロックサイクルに相当しており、したがって、ライトデータDQの入力は時刻T10からではなく、1クロックサイクル遅れた時刻T11において開始されている。同様に、出力ドライバ210~217のODT動作の切り替えも、出力ドライバ218,219のODT動作の切り替えよりも時間差△t1だけ、つまり約1クロックサイクル遅れて実行される。出力ドライバ210~217の出力インピーダンスについても、インピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値から、インピーダンス指定信号RTT_WRに対応する値に切り替えられる。外部データストローブ信号DQS,DQSBの入力は、時刻T14において終了し、その後、出力ドライバ218,219のODT動作も切り替えられる。本例では、時刻T14の直後において、その出力インピーダンスがインピーダンス指定信号RTT_WRに対応する値から、インピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値に切り替えられる。この時点では、ライトデータDQはまだバースト入力中である。そして、最後の外部データストローブ信号DQS,DQSBから時間差△t1が経過したタイミングで最後のライトデータDQが入力され、その後、出力ドライバ210~217のODT動作も切り替えられる。つまり、インピーダンス指定信号RTT_WRに対応する値から、インピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値に切り替えられる。これは、ODT動作の切り替えを制御しているライト信号WriteAが遅延回路150を介して選択回路120~127に入力されるためである。このように、本実施形態では、ODT動作の切り替えタイミングについても、データストローブ端子17a,17bとデータ端子16-0~16-7とで時間差△t1が設けられている。一方、本例ではリードレイテンシCLが11クロックサイクルに設定されており、したがって時刻T16の外部データストローブ信号DQS,DQSBに同期して、ランク1に属する半導体装置10からリードデータDQのバースト出力が開始される。尚、実際には時刻T16よりも1クロックサイクル前の時刻T15から外部データストローブ信号DQS,DQSBの出力が開始される。本実施形態では、ランク1に属する半導体装置10の出力ドライバ218,219は、リード信号ReadAが活性化される時刻T15の直前において出力インピーダンスがインピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値からHi-Zに切り替えられている。同様に、ランク1に属する半導体装置10の出力ドライバ210~217は、時刻T16の直前において出力インピーダンスがインピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値からHi-Zに切り替えられている。これにより、正しくODT動作が行われる。リード信号ReadAは、外部データストローブ信号DQS,DQSB及びリードデータDQの出力が完了するまで活性化される。このように、本実施形態による半導体装置10は、ODT動作についても時間差△t1を持って切り替えられていることから、正しいODT動作が可能となる。図8は、一般的な入力レシーバ220~228の回路図である。図8に示す入力レシーバ220~228は互いに同じ回路構成を有しており、いずれも通常の差動増幅器である。入力レシーバ220~227からの出力信号は遅延回路241を介してラッチ回路243の入力ノードに供給され、入力レシーバ228からの出力信号はバッファ回路242を介してラッチ回路243のクロックノードに供給される。遅延回路241、バッファ回路242の遅延量は互いに一致するよう設計されている。このような回路構成を有する入力レシーバ220~228を用いる場合、外部データストローブ信号DQS,DQSBの入力タイミングとライトデータDQ0~DQ7の入力タイミングは一致することから、ODT動作の切り替えタイミングに時間差を設ける必要はない。図9は、図8に示した一般的な入力レシーバ220~228を用いた場合の動作を示すタイミング図である。図9に示すように、図8に示した一般的な入力レシーバ220~228を用いた場合、外部データストローブ信号DQS,DQSBの入力タイミングとライトデータDQ0~DQ7の入力タイミングが一致していることから、出力ドライバ210~219のODT動作は、同時に切り替えればよい。図9に示す例では、時刻T8の直後に出力ドライバ210~219の出力インピーダンスがインピーダンス指定信号RTT_WRに対応する値に切り替えられ、時刻T14の直後に出力ドライバ210~219の出力インピーダンスがインピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値に切り替えられている。しかしながら、図6に示した入力レシーバ220~229を用いた場合、このような制御をそのまま適用すると、ODT制御を正しく実行することができなくなる。つまり、図6に示した入力レシーバ220~229を用いた場合、図9に示した入力レシーバ220~229を用いた場合と比べ、ライトデータDQの入力開始タイミングが時間差△t1だけ遅れるため、図9の破線Aで囲った部分に示すように、ライトデータDQの入力終了タイミングも時間差△t1だけ遅れる。具体的には、時刻15の直前において最後のライトデータDQが入力されている。このようなタイミングでライトデータDQが入力される場合、時刻T14の直後に出力ドライバ210~219の出力インピーダンスをインピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値に切り替えると、ライトデータDQのバースト入力中に出力ドライバ210~217の出力インピーダンスが変化してしまい、正しいODT動作が行えないという問題が生じる。このような問題は、図10に示すように、出力ドライバ210~219の出力インピーダンスがインピーダンス指定信号RTT_PARK又はRTT_NOMに対応する値に切り替わるタイミングを時間差△t1以上遅らせれば解決される。これによれば、ライトデータDQのバースト入力中に出力ドライバ210~217の出力インピーダンスが切り替わることがないため、正しいODT動作を行うことができる。しかしながら、この場合、次のリード動作を開始するタイミングも時間差△t1以上、本例では1クロックサイクルだけ遅らせる必要があり、コマンドの発行効率が低下してしまう。図10に示す例では、時刻T0においてランク0に属する半導体装置10に対してライトコマンドが発行され、時刻T6においてランク1に属する半導体装置10に対してリードコマンドが発行されている。つまり、図9に示した例と比べ、リードコマンドの発行タイミングを1クロックサイクル遅らせる必要が生じる。これにより、図10に示す例では時刻T15と時刻T16の間にデータの転送不可期間Bが生じている。これに対し、上述した本実施形態による半導体装置10では、出力ドライバ210~217に対するODT動作の切り替えタイミングと、出力ドライバ218,219に対するODT動作の切り替えタイミングとの間に時間差△t1を設けていることから、コマンドの発行効率を低下させることなく、正しいODT動作を実行することが可能となる。次に、本発明の好ましい第2の実施形態について説明する。第2の実施形態による半導体装置は、データ入出力回路200に含まれるライトレベリング回路300に特徴を有している。ライトレベリング回路とは、コントローラから供給される外部クロック信号CK,CKBが半導体装置10に到達するタイミングに基づいて、ライト動作時における外部データストローブ信号DQS,DQSBの入力タイミングを調整するためライトレベリング動作を行う回路である。このような調整が必要であるのは、図2に示したように、メモリモジュール50においては複数の半導体装置10に対して外部クロック信号CK,CKBが共通に供給されるため、モジュール基板51上における搭載位置によって外部クロック信号CK,CKBの到達タイミングが異なるからである。図11は、一般的なライトレベリング動作を説明するためのタイミング図である。図11に示す例では、内部データストローブ信号IDQSの立ち上がりエッジが現れる時刻T30,T31においては、内部クロック信号ICLKがローレベルであり、この場合、レベリング結果DQはローレベルとなる。一方、内部データストローブ信号IDQSの立ち上がりエッジが現れる時刻T32においては、内部クロック信号ICLKがハイレベルであり、この場合、レベリング結果DQはハイレベルとなる。レベリング結果DQは、データ端子16-0~16-7のいずれかを介してコントローラに供給される。したがって、外部データストローブ信号DQS,DQSBの出力タイミングと外部クロック信号CK,CKBの出力タイミングを徐々にずらせば、両者の位相が一致した状態を境としてレベリング結果DQが反転することになる。このため、コントローラはレベリング結果DQが反転した際のタイミング差を記憶し、ライト動作時においてはこれに基づくタイミングで外部データストローブ信号DQS,DQSBを供給する。図12は、本実施形態において使用するライトレベリング回路300の回路図である。図12に示すライトレベリング回路300は、内部クロック信号ICLKと内部データストローブ信号IDQSの位相を比較する位相比較器310を備えている。位相比較器310の動作は図11を用いて説明したとおりである。内部クロック信号ICLKは、クロック端子15a,15bを介して入力される相補の外部クロック信号CK,CKBに基づき、クロック入力回路320によって生成される。一方、内部データストローブ信号IDQSは、データストローブ端子17a,17bを介して入力される相補の外部データストローブ信号DQS,DQSBに基づき、入力レシーバ228によって生成される。クロック入力回路320から出力される内部クロック信号ICLKは、いくつかのバッファ回路330を経由することによる所定の遅延を持って位相比較器310に供給される。一方、入力レシーバ228から出力される内部データストローブ信号IDQSは、いくつかのバッファ回路340を経由するとともに、遅延回路350を経由して位相比較器310に供給される。このため、外部クロック信号CK,CKBが入力されるタイミングと、外部データストローブ信号DQS,DQSBが入力されるタイミングが同時であれば、位相比較器310に内部データストローブ信号IDQSが到達するタイミングは、位相比較器310に内部クロック信号ICLKが到達するタイミングよりも遅延回路350の持つ遅延量に応じた時間差△t2だけ遅れることになる。このことは、外部データストローブ信号DQS,DQSBが入力されるタイミングが、外部クロック信号CK,CKBが入力されるタイミングよりも時間差△t2だけ早い場合、位相比較器310は位相の一致を検出することを意味する。つまり、図12に示すライトレベリング回路300を用いれば、外部データストローブ信号DQS,DQSBの入力タイミングが、外部クロック信号CK,CKBの入力タイミングよりも時間差△t2だけ早い状態でレベリング動作が完了する。図13は、本実施形態の効果を説明するためのタイミング図である。図13に示す動作は、図7を用いて説明した動作と基本的と同じであるが、外部クロック信号CK,CKBの周波数が約1.5倍に高められている点において相違する。既に説明したとおり、バッファ回路230による時間差△t1は外部クロック信号CK,CKBの周波数とは無関係であることから、外部クロック信号CK,CKBの周波数が高くなると、クロックサイクルに対して時間差△t1が相対的に長くなる。本例では、外部クロック信号CK,CKBの周波数が約1.5倍に高められていることから、時間差△t1が約1.5クロックサイクルに相当している。つまり、外部データストローブ信号DQS,DQSBの入力タイミングと、ライトデータDQの入力タイミングとの間に約1.5クロックサイクルの時間差を設ける必要が生じる。このことは、外部クロック信号CK,CKBの周波数が高くなると、ライトtoリード動作が困難になることを意味する。これは、外部クロック信号CK,CKBの周波数が高くなるにつれて、ライトデータDQの入力終了タイミングと、次のリードデータDQの出力開始タイミングとの間の時間が短くなってしまうからである。実際には、ライトデータDQの入力終了タイミングとリードデータDQの出力開始タイミングとの間に1クロックサイクル以上の時間が必要であるが、外部クロック信号CK,CKBの周波数が所定以上になると、これらの間に1クロックサイクル以上の時間を確保することができなくなってしまう。しかしながら、本実施形態においては、外部データストローブ信号DQS,DQSBの入力タイミングが時間差△t2だけオフセットされていることから、ライト動作時における外部データストローブ信号DQS,DQSBの入力タイミング及びライトデータDQの入力タイミングが全体的に時間差△t2だけ前倒しされる。その結果、図13に示す例では、ライトデータDQの入力開始タイミングを図7に示した例と同じ時刻T11とすることができ、正しくライトtoリード動作を行うことが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"