"半導体層と、前記半導体層上にゲート絶縁膜を介して形成された電荷蓄積層、及び前記電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲートを有するメモリセルを複数個直列に接続してなるメモリストリングを配列してなるメモリセルアレイと、前記制御ゲートに接続されるワード線と、前記メモリストリングの一端に電気的に接続されるビット線と、前記メモリセルの他端に電気的に接続されたソース線と、前記半導体層、前記制御ゲート、前記ビット線、前記ソース線に印加する電圧を制御する制御回路とを備え、前記制御回路は、読み出し動作を実行する場合において、第1の時刻において、前記ソース線に対し、正の値を有する第1の電圧の印加を開始し、第1の時刻以降の時刻において、複数の前記メモリセルの中から選択された選択メモリセル以外の非選択メモリセルに接続される非選択ワード線に対し前記メモリセルの保持データに拘わらず前記メモリセルを導通状態にする第2の電圧の印加を開始することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記ソース線、前記ワード線の電位を同じ傾きをもって上昇を開始させて、前記ソース線の電位を前記第1の時刻において前記第1の電圧に到達させると共に、前記非選択ワード線の電位を上昇させ、前記第1の時刻の後において、前記非選択ワード線の電位を前記第2の電圧まで上昇させることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記制御回路は、前記ソース線の電位が前記第1の電圧に到達するまで、同一の電源回路を用いて前記ワード線及び前記ソース線に電圧を供給する請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記第1の時刻よりも前の第2の時刻から前記ソース線の電位を第1の傾きで上昇させると共に、前記非選択ワード線の電位を前記第1の傾きよりも大きい第2の傾きで上昇させることを特徴とする請求項1乃至請求項3のいずれか1項に記載の不揮発性半導体記憶装置。前記制御回路は、前記第1の時刻よりも前の第4の時刻から前記ソース線の電位の上昇を開始させ、前記第4の時刻よりも後の第3の時刻から、前記非選択ワード線の電位の上昇を開始させることを特徴とする請求項1記載の不揮発性半導体記憶装置。この発明は、ネガティブセンス方式を採用する不揮発性半導体記憶装置において、信頼性を向上させることを目的とする。以下に説明する実施の形態の不揮発性半導体記憶装置は、半導体層上にゲート絶縁膜を介して形成された電荷蓄積層、及び電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲートを有するメモリセルを複数個直列に接続してなるメモリストリングを配列してなるメモリセルアレイを備える。ワード線は、制御ゲートに接続される。ビット線は、メモリストリングの一端に電気的に接続される。ソース線は、メモリセルの他端に電気的に接続される。制御回路は、半導体層、制御ゲート、ビット線、ソース線に印加する電圧を制御する。制御回路は、読み出し動作を実行する場合において、第1の時刻において、前記ソース線に対し、正の値を有する第1の電圧の印加を開始し、第1の時刻以降の時刻において、複数の前記メモリセルの中から選択された選択メモリセル以外の非選択メモリセルに接続される非選択ワード線に対し前記メモリセルの保持データに拘わらず前記メモリセルを導通状態にする第2の電圧の印加を開始する。次に、本発明の実施の形態を、図面を参照して詳細に説明する。[第1の実施の形態]まず、図1を参照して、第1の実施の形態のNANDセル型フラッシュメモリを説明する。図1は、第1の実施の形態によるNANDセル型フラッシュメモリのメモリコア構成を示している。メモリセルアレイ1は、複数の電気的書き換え可能な32個の不揮発性メモリセルM0-M31が直列接続されたメモリストリングMSを配列して構成されている。1つのメモリストリングMS中のメモリセルMの数は、32個に限られるものではなく、例えば64個、128個などにすることもできる。メモリストリングMSの両端には、そのメモリストリングMSが選択される場合に導通するドレイン側選択ゲートトランジスタSG0及びソース側選択ゲートトランジスタSG1が接続されている。この32個のメモリセルM0~M31と、選択ゲートトランジスタSG0、SG1により、1つのNANDセルユニットが構成されている。メモリセルMは、半導体基板上に形成されたp型のウエルSW上にゲート絶縁膜11を介して浮遊ゲートFG電荷蓄積層を形成し、この浮遊ゲートFG上にゲート間絶縁膜13を介して制御ゲートCGを有するタイプの浮遊ゲート型メモリセルとすることができる。また、1つのメモリストリングMS中で直列接続された複数のメモリセルMは、ドレインソース拡散層15を共有する。浮遊ゲート型のメモリセルに代えて、例えばシリコン窒化膜等からなる電荷蓄積層を有したMONOS型メモリセルとすることもできる。各NANDセルユニットは、ドレイン側選択ゲートトランジスタSG0の一端においてビット線BLに接続され、ソース側選択ゲートトランジスタSG1の一端においてソース線CELSRCに接続されている。NANDセルユニット内のメモリセルM0-M31の制御ゲートはそれぞれ異なるワード線WL0-WL31に接続されている。選択ゲートトランジスタSG0,SG1のゲートは、ワード線WL0~WL31と並行する選択ゲート線SGD,SGSに接続されている。ワード線WL及び選択ゲート線SGD,SGSを選択駆動するためにロウデコーダ2、ワード線ドライバ2’が配置される。各ビット線BLは、センスアンプ回路3内のセンスアンプ兼データラッチ31に接続される。ビット線BLは、センスアンプ兼データラッチ31内に含まれる図示しないプリチャージ回路により、読み出し動作時において所定の電圧例えば1.5V~2.5Vまで充電される。また、ビット線BLとセンスアンプ兼データラッチ31との間にはクランプトランジスタが接続され、このクランプトランジスタのゲート電圧は、ビット線ドライバ4により制御される。ここでは、ビット線BLがセンスアンプ兼データラッチ31に一対一の対応で接続される場合を示したが、この場合、1ワード線により選択されるメモリセルが同時書き込み/読み出しが行われる1ページとなる。ただし、例えば隣接する偶数番ビット線と奇数番ビット線が一つのセンスアンプ兼データラッチを共有する方式とすることもできる。この場合には、一ワード線で選択されるメモリセルのうち半分が、同時書き込み/読み出しの単位1ページとなる。ワード線を共有するNANDセルユニットの集合は、データ消去の単位となるブロックを構成する。図示のように、ビット線BLの方向に複数のブロックBLK,BLK1,...,BLKm-1が配列される。また、ソース線CELSRC、及びウエルSWの電位を制御するための回路として、ソース線ドライバ5、及びウエルドライバ6が設けられている。ソース線ドライバ5、及びウエルドライバ6は、上述したネガティブセンス方式を実行する場合において、ソース線CELSRC及びウエルSWの電圧を、それぞれ電圧VCELSRC>0、電圧VwellVwell>0、VCELSRC≧Vwellまで上昇させる。基板バイアスが印加されることを避けるため、電圧VWellは、電圧VCELSRCと等しいか、VCELSRCよりも小さい電圧とされる。制御回路10は、これらのドライバ2’、4、5、6を制御してワード線WL、ビット線BL、ソース線CELSRC及びウエルSWに印加する電圧を制御する。なお、ワード線WL、ビット線BL、ソース線CELSRC及びウエルSWに供給される電圧は、電圧生成回路7から供給される。電圧生成回路7は、複数の昇圧回路CPを備えている。電圧生成回路7は、制御回路10からの制御信号に従い、これら複数の昇圧回路電源回路CPのうちのいくつかを選択的に動作させる。また、電圧生成回路7は、これら複数の昇圧回路CPのうちのいくつかを用いて生成した電圧を、複数のドライバ2’,4,5,又は6に同時に供給することができるように構成されている。すなわち、本実施の形態の制御回路10は、所定の場合において、同一の昇圧回路CPを用いて各種ドライバに同一の電圧を供給することが可能なように構成されている。図2は、この実施の形態でのNANDセル型フラッシュメモリにおいて4値データ記憶方式を実行する場合のデータ書き込み方法の一例を示している。また、図3はこの書き込み方法を実行する場合の手順を示すフローチャートである。4値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布消去分布Eと、これより大なる電圧レベルにある閾値電圧分布A,B,Cにより規定される。この4値データを書くために、まず選択ブロックの全メモリセルは、最も低い負の閾値電圧分布Eに設定されるデータ消去:図3のステップS11。このデータ消去は、メモリセルアレイ1が形成されたウエルSWに正の消去電圧Veraをウエルドライバ6から与え、選択ブロックの全ワード線を0Vとして、全メモリセルMの浮遊ゲートの電子を放出させることにより行う。次に、閾値電圧分布Eのセルの一部を中間分布LMまで書き込む、下位ページ書き込みLowerPageProgramを行う図3のステップS12。そして、ベリファイ電圧を電圧VLMに設定して電圧VLMを、選択メモリセルMのゲート-ソース間に印加する、中間分布LMへの書き込みの完了を確認するためのベリファイ動作を行うステップS13。その後、閾値電圧分布EからAへ、更に中間分布LMから閾値電圧分布B,Cへと閾値電圧を上昇させる上位ページ書き込みUpperPageProgramを行った後、ベリファイ電圧として電圧VA、VB又はVCを用いてベリファイ動作を行うステップS14、S15。こうして、全ての閾値電圧分布E~Cへの書き込みが完了した後は、必要に応じ、読み出し動作を行うステップS16。読み出し動作においては、選択メモリセルMのゲート-ソース間に印加する読み出し電圧を、各閾値電圧分布E~Cの上限と下限の間の電圧である読み出し電圧RA、RB、RCに設定する一方、非選択メモリセルのゲート-ソース間には、閾値電圧分布Cの上限値よりも十分に大きい読み出しパス電圧VREADを印加する。読み出しパス電圧VREADは、メモリセルMの保持データに拘わらず、メモリセルMを導通状態にすることのできる電圧である。以上のデータ書き込みは、選択ワード線に書き込み電圧VPGMを与え、非選択ワード線に書き込みパス電圧Vpassを与え、ビット線に例えば、接地電圧Vss閾値電圧を上昇させる0書き込みの場合または電源電圧Vdd閾値電圧を上昇させない書き込み禁止の場合を与えて、選択的にメモリセルの浮遊ゲートに電子を注入する動作として行う。即ち、0書き込みの場合、ビット線BLに与えた接地電圧VssがNANDセルユニットのチャネルまで転送され、書き込み電圧VPGMが与えられたときにチャネルから浮遊ゲートにトンネル電流による電子が注入される。一方、1書き込み書き込み禁止の場合、NANDセルチャネルはVdd-VtVtはドレイン側選択ゲートトランジスタSG0の閾値電圧まで充電されてフローティングになり、書き込み電圧VPGMが与えられたときセルチャネルは容量結合によりブーストされて、電子注入が起こらない。なお、データ書き込みには通常、書き込み電圧を書き込みサイクル毎書き込み動作と書き込みベリファイ動作に少しずつ高くするステップアップ書き込み方式を利用する。下位ページ書き込み中間分布LMの書き込みにおいて、その中間分布LMの閾値電圧の下限を所定の電圧ベリファイ電圧VLM以上にするため、書き込み状態の確認ベリファイ動作を行う。即ち、選択メモリセルの制御ゲート選択ワード線とソースとの間にベリファイ電圧VLMを与えたベリファイ読み出し動作で、選択メモリセルが導通すれば書き込み失敗フェイルであり、導通しなければ場合書き込み成功パスという判定を行う。同様に、上位ページ書き込み時は、ベリファイ電圧VA,VB,VCによりそれぞれデータ状態A,B,Cの書き込みベリファイ動作を行うことになる。NANDセル型フラッシュメモリでは、メモリセルの微細化や多値化の進展により、データ消去動作を実行した後の閾値電圧分布Eの電圧値が、ますます低い値絶対値の大きい負の値になっている。この場合、そのような低い電圧値の消去状態の閾値電圧分布からデータの書き込み動作を行った場合、書き込み後の閾値電圧分布は正の電圧にならず負になる場合もある。図2は、閾値電圧分布Aの下限値が負の値となっている例を示している。この場合、ベリファイ動作時において選択メモリセルMnのゲート-ソース間に負の値の電圧を与えなければならないが、メモリセルの制御ゲートに負の値の電圧を与えることが可能な電圧発生回路を用意することは、回路面積の増大につながる。このため、本実施の形態では、上述のネガティブセンス方式を採用している。ネガティブセンス方式では、読み出し動作時及びベリファイ読み出し動作時において、ソース線CELSRC及びウエルSWに印加する電圧VCELSRC及びVwellを、正の値の電圧、例えば1.5V程度の電圧に設定する図4参照。この場合、例えば、閾値電圧分布Aのベリファイ電圧VAが-1.5Vであるならば、この閾値電圧分布Aの書き込みベリファイ動作時に選択メモリセルの制御ゲートに印加する電圧VCGRVは0V=-1.51.5で足りる。このように、ネガティブセンス方式によれば、閾値電圧分布の下限値を負の電圧に設定した場合であっても、選択メモリセルの制御ゲートに印加する電圧は負の電圧とする必要がない。なお、図2のように閾値電圧分布Aの下限値のみが負の値であり他の閾値電圧分布B,Cの下限値は正の値である場合においては、閾値電圧分布Aについてのベリファイ動作及び読み出し動作のみにおいて上述のネガティブセンス方式を採用してもよい。すなわち、閾値電圧分布B,Cについての読み出し動作においては、ネガティブセンス方式によらず電圧VCELSRC及びVwellを0Vにした通常の読み出し方式を実行するようにしてもよい。ただし、閾値電圧分布B,Cについてもネガティブセンス方式を実行してもよい。後述の実施の形態では、閾値電圧分布B,Cも含め、全ての読み出し動作をネガティブセンス方式で実行する場合について説明するが、これに限る趣旨ではない。次に、図5Aを参照して、ネガティブセンス方式を用いた第1の実施の形態のNANDセル型フラッシュメモリの読み出し動作を説明する。本実施の形態におけるネガティブセンス方式を用いた読み出し動作においては、ソース線CELSRC及びウエルSWには、所定の正の電圧VCELSEC、及びVwellが与えられる。そして、メモリストリングMSを構成するメモリセルM0~31のうちの1つが選択メモリセルMsとして選択され、その制御ゲート選択ワード線WLsに読み出し電圧VCGRVを印加される。ソース線CELSRC及びウエルSWに所定の正の電圧VCELSEC、及びVwellが与えられるため、電圧VCGRVは一例として図5Bに示すように、全て0V以上の電圧RAn、RBn、RCnとすることができる。すなわち、図2に示す如く閾値電圧分布A,B,Cの少なくとも一部が負の領域に存在したとしても、ソース線CELSRC及びウエルSWに所定の正の電圧VCELSEC、及びVwellが与えられることにより、例えば電圧VA、VB、VCを正方向にシフトさせた状態電圧VAn、VBn、VCnを得ることができる。選択メモリセルMs以外のメモリセルは非選択メモリセルMnsとされ、その制御ゲート非選択ワード線WLnsに電圧VREADVCELSRCを印加される。読み出し動作の開始が指示されると、制御回路10は、ドライバ2’、4、5、6を制御してワード線WL、ビット線BL、ソース線CELSRC及びウエルSWに印加する電圧を制御する。図5Aでは、ソース線CELSRCの電位は時刻t1において所望の電圧VCELSRC例えば1V程度に到達する。その後、時刻t1において、制御回路10は、ドライバ2’、4、5、6を制御して、非選択ワード線WLnsに対する電圧の印加を開始し、時刻t2において非選択ワード線WLnsの電位を所望の電圧VVREADVCELSRCに到達させる。このように、本実施の形態では、ソース線CELSRCを電圧VCELRCに到達させてから非選択ワード線WLnsに対する電圧の印加を開始する。こうすることで、非選択メモリセルMnsに加わる電圧ストレスVstressは、図5Aのように非選択ワード線WLnsの電圧を0Vから電圧VVREADVCELSRCまで連続的直線的に立ち上げたとしても、Vstress≦VREAD=VREADVCELSRC-VCELSRCである。すなわち、非選択メモリセルMnsに加わる電圧ストレスVstressは、電圧VREADを超えることはない。なお、非選択ワード線WLnsに電圧の印加を開始する時刻は時刻t1でなくてもよく、時刻t0よりも遅い時刻であればよい。ただし、ソース線CELSRCの電圧が電圧VCELSRCに達する時刻t1よりも後の時刻において非選択ワード線WLnsに対する電圧の印加が開始されるように制御するのが好適である。一方、制御回路10は、ドライバ2’、4、5、6を制御して、選択ワード線WLsの電位を、時刻t3より立ち上げて、時刻t4にて所望の電圧VCGRVに到達するよう制御する。ビット線BLは、制御回路10の制御により、更にその後の時刻t5にて所望の電圧VBL>VCELSRC、例えば1.5V程度に到達する。その後、図示は省略するが、選択トランジスタSG0及びSG1が導通状態とされることにより、読み出し動作が開始される。本実施の形態の読み出し動作によれば、ネガティブセンス方式を採用した場合においても、リードディスターブを抑制することができる。ここで、第1の実施の形態の効果の説明のため、第1の実施の形態の比較例を、図6を参照して説明する。この比較例では、第1の実施の形態図5とは異なり、制御回路は、最初に時刻t0にて非選択ワード線WLnsに電圧を印加し始め、時刻t20で非選択ワード線WLnsの電位を電圧VREADに到達させる。その後、制御回路は、時刻t3にて選択ワード線WLsに電圧を印加し始め時刻t4で選択ワード線WLsの電位を電圧VCGRVに到達させる。また、制御回路は、時刻t01にてソース線CELSRCに電圧を印加し始める。その後、制御回路は、時刻t21においてソース線CELSRCの電位を電圧VCELSRCに到達させ、時刻t22において非選択ワード線WLnsの電位を電圧VREADVCELSRCに到達させる。更に制御回路は、時刻t5においてビット線BLの電位を電圧VBLに到達させている。この比較例では、図6に示すように、ソース線CELSRCに電圧が印加され始める時刻t01が非選択ワード線WLsに電圧VREADが印加され始める時刻t0よりも遅い。このため、この比較例では、非選択メモリセルMnsに電圧VREAD以上の電圧ストレスVstressを印加することを回避する観点から、非選択ワード線WLnsの電圧を電圧VREADから電圧VREADVCELSRCに立ち上げる時刻を、ソース線CELSRCの電圧が電圧VCELSRCに到達する時刻t21よりも後の時刻としている。このような動作とすることにより、非選択メモリセルMnsの電圧ストレスVstressが電圧VREAD以上になることはない。しかし、読み出し動作が実際に開始される前において、読み出しパス電圧VREADが非選択メモリセルMnsに印加されている時間が長くなる。すなわち、第1の実施の形態と比べて時刻t20から時刻t3の間において、非選択メモリセルMnsに加わるストレスが強くなる。また、このように読み出しパス電圧VREADが印加されている時間が長くなることは、リードディスターブが生じる可能性を高くしてしまう。一方、本実施の形態では、非選択ワード線WLnsの電位がVREADVCELSRCに達する時刻t2においては、既にソース線CELSRCの電位は電圧VCELSRCに到達している。従って、非選択メモリセルMnsに読み出しパス電圧VREAD前後の電圧が不要に印加されている時間は、図6に比べ短くされている。これにより、リードディスターブが起こる可能性も小さくすることができる。その結果、NANDセル型フラッシュメモリの信頼性を向上させることが出来る。また、本実施の形態では、比較例に比べて、時刻t20から時刻t22までの時間を短くする事ができる。すなわち、非選択ワード線WLnsを一旦電圧VREADで止めることなく、VREADVCELSRCまで一気に上昇させている。その結果、ベリファイ動作を伴う書き込み動作に要する時間を短縮することができる。[第1の実施の形態の変形例]まず、図7Aを参照して、第1の実施の形態の変形例のNANDセル型フラッシュメモリを説明する。メモリ構成については第1の実施の形態と同様である。この変形例は、第1の実施の形態に加えて選択ワード線WLsにスパイク動作を追加した点が異なる。制御回路10は、ドライバ2’、4、5、6を制御して、時刻t1において非選択ワード線WLnsに電圧を印加し始めるとほほ同時に選択ワード線WLsにも電圧を印加し始める。その後、時刻t1bにおいて選択ワード線WLsの電位が電圧VREADに上昇した後、時刻t1cにて再び0Vまで降下させる。時刻t1から時刻t1cまでの選択ワード線WLsに対する動作をスパイク動作と称する。その後の選択ワード線WLsの動作は第1の実施の形態と同様である。このように、スパイク動作は、非選択ワード線WLnsをVREADにあげるタイミングで選択メモリセルのチャネルを切らないことを目的としている。その結果、選択メモリセル付近で局所的な電界集中が生じ隣接メモリセルにおける誤書き込みの確率が増加することを避けている。本実施の形態の読み出し動作によれば、第1の実施の形態と比べて読み出し動作に要する時間を短縮することができる。ここで、第1の実施の形態の変形例の効果の説明のため、比較例を、図7Bを参照して説明する。この比較例では、図7Bに示すように、制御回路10は、スパイク動作が終了した時刻t1cの後である時刻t01においてソース線CELSRCに電圧を印加する。一方、本実施の形態の変形例では、第1の実施の形態と同様の効果が得られる。さらに、スパイク動作を加えることによりNANDセル型フラッシュメモリの信頼性を向上させ、かつ、読み出し動作も短縮することができる。[第2の実施の形態]まず、図8を参照して、第2の実施の形態のNANDセル型フラッシュメモリを説明する。メモリ構成については第1の実施の形態と同様である。この実施の形態は、ソースCELSRCの電圧を印加し始めるタイミングが異なる。この実施の形態では、図8に示すように、制御回路10は、ドライバ2’、4、5、6を制御して、ソース線CELSRCの電位が、非選択ワード線WLNsの電圧が印加し始める時刻t0とほぼ同時に上昇を開始するよう制御する。その後、時刻t1において電圧VCELSRCに達する。ここで、ソース線CELSRCは、ワード線WLに比べ寄生容量が大きいため、ワード線WLの電圧上昇曲線の傾きは、ソース線CELSRCの電圧上昇曲線の傾きよりも大きくなっている。ここで、時刻t1は時刻t2よりも早い方が好ましい。非選択ワード線WLnsに加わるストレスが低減されるからである。また、第1の実施の形態の変形例と同様に選択ワード線WLsにスパイク動作も行うことも可能である。この第2の実施の形態によれば、第1の実施の形態と同様の効果を奏することができる。さらに、ソース線CELSRCと非選択ワード線WLNsの電圧が印加し始める時刻はほぼ同時であるため、読み出し動作に要する時間をさらに短縮することができる。[第3の実施の形態]まず、図9を参照して、第3の実施の形態のNANDセル型フラッシュメモリを説明する。メモリ構成については第1の実施の形態と同様である。この実施の形態は、ソース線CELSRCと非選択ワード線WLNsの電圧の立ち上がりの傾きがほぼ同じである点が異なる。この実施の形態では、制御回路10は、ドライバ2’、4、5、6を制御して、時刻t0からソース線CELSRC、非選択ワード線WLnsの電位をほぼ同一の傾きをもって上昇を開始させる。例えば、ソース線CELSRC、非選択ワード線WLns、選択ワード線WLsに対する電圧の供給を、電圧生成回路7中の同じ昇圧回路CP電源回路を用いて行う。その結果、非選択ワード線WLns、選択ワード線WLsは、いずれも一旦電圧VCELSRCまで充電される。なお、選択ワード線WLsに関しては、電圧VCELSRCまで充電する制御は行わず、図5Aと同様の制御を行うこともできる。ソース線CELSRC、非選択ワード線WLns及び選択ワード線WLsの電位が時刻t1において電圧VCELSRCに到達すると、その後は、ソース線CELSRCの電位は一定に維持される一方で、非選択ワード線WLnsは、第1の実施の形態と同様に変化させられる。また、選択ワード線WLsの電位は一旦0Vまで降下した後、時刻t4で再び電圧VCGRVまで上昇させられる。この実施の形態では、時刻t1以降において、非選択ワード線WLnsの立ち上がりの傾きが大きくなっている。その結果、読み出し動作を高速化することができる。また、この実施の形態によれば、時刻t1以前において、メモリセルMの制御ゲートとウエルSWとの間の電位差が0に維持される。従って、メモリセルMに対する無用な電圧印加を回避することができ、リードディスターブが発生する虞を一層抑制することができる。また、ソース線CELSRC、非選択ワード線WLns、選択ワード線WLsに対する電圧の供給を、同一の昇圧回路CPを用いて行うことにより、時刻t0とt1の間において非選択ワード線WLns、選択ワード線WLsの電圧の上昇速度を、ソース線CELSRCのそれに合わせることができる。このため、非選択メモリセルMnsに加わる電圧ストレスVstressを一層軽減することができる。また、時刻t0とt1との間において選択ワード線WLsと非選択ワード線WLnsの電位差が発生しないため、選択ワード線WLsと非選択ワード線WLnsの間の寄生容量は見えなくなり、消費電力も抑制され、動作を高速化することができる。また、第1の実施の形態の変形例と同様に、スパイク動作も行うことができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施形態は、読み出し動作を例に挙げて説明したが、上記の実施の形態の動作は、そのままベリファイ動作にも適用することが可能である。"