一端がパワー素子のゲートに接続されたゲート抵抗素子と、電源と前記ゲート抵抗素子の他端の間に接続されたオン用スイッチング素子と、一端が前記ゲートに接続された第1抵抗素子と、一端が前記第1抵抗素子の他端に接続され、他端がグラウンドに接続された第1スイッチング素子と、一端が前記ゲートに接続され、前記第1抵抗素子よりも抵抗値の高い第2抵抗素子と、一端が前記第2抵抗素子の他端に接続され、他端がグラウンドに接続された第2スイッチング素子と、前記パワー素子の電流値が所定値に達すると同時に前記第1スイッチング素子をオンする過電流抑制手段と、前記過電流抑制手段により前記第1スイッチング素子をオンした後に、前記オン用スイッチング素子と前記第1スイッチング素子をオフし、かつ前記第2スイッチング素子をオンして前記パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とするゲート回路。前記過電流抑制手段は、前記パワー素子の電流値が前記所定値に達すると同時に充電電圧により前記第1スイッチング素子をオンするように構成されたキャパシタを備えたことを特徴とする請求項1に記載のゲート回路。電源とパワー素子のゲートとの間に、第1ゲート抵抗素子及び前記第1ゲート抵抗素子よりも抵抗値が高い第2ゲート抵抗素子により形成された並列抵抗と、前記ゲートに対する前記第1ゲート抵抗素子を介した電圧印加の有無を切り替える第1オン用スイッチング素子と、前記ゲートに対する前記第2ゲート抵抗素子を介した電圧印加の有無を切り替える第2オン用スイッチング素子と、一端が前記ゲートに接続された抵抗素子と、一端が前記抵抗素子の他端に接続され、他端がグラウンドに接続されたスイッチング素子と、前記第1オン用スイッチング素子と前記第2スイッチング素子をオンにして前記パワー素子をオンする手段と、前記パワー素子をオンさせた後の定常状態では前記第1オン用スイッチング素子をオフし、前記第2オン用スイッチング素子をオンし続ける手段と、前記パワー素子の電流値が所定値に達すると同時に前記スイッチング素子をオンする過電流抑制手段と、前記過電流抑制手段により前記スイッチング素子をオンした後に、前記第2オン用スイッチング素子をオフし、かつ前記スイッチング素子のオン状態を継続させて前記パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とするゲート回路。前記過電流抑制手段は、前記パワー素子の電流値が前記所定値に達すると同時に充電電圧により前記スイッチング素子をオンするように構成されたキャパシタを備えたことを特徴とする請求項3に記載のゲート回路。前記キャパシタは、前記パワー素子のエミッタセンス電流、又は前記パワー素子の外部に接続された電流センサからの電流により充電されることを特徴とする請求項2又は4に記載のゲート回路。前記オフ動作遅延手段は、前記パワー素子の電流値が前記所定値に達してから内部処理を開始するコントローラ集積回路で形成されたことを特徴とする請求項1乃至5のいずれか1項に記載のゲート回路。前記オフ動作遅延手段はディスクリート部品で形成されたことを特徴とする請求項1乃至5のいずれか1項に記載のゲート回路。前記オフ動作遅延手段は、コントローラ集積回路で形成され、前記コントローラ集積回路から出される前記スイッチング素子のオン状態を継続させる信号により前記第2オン用スイッチング素子をオフする高速オフ手段を備えたことを特徴とする請求項3乃至5のいずれか1項に記載のゲート回路。パワー素子の過電流を速やかに抑制するには、前述の抵抗素子の抵抗値を小さくすることが望ましい。過電流を抑制した後にはパワー素子をオフする。ところが、特許文献1に開示のゲート回路では、抵抗値の低い抵抗素子を用いてパワー素子をオフするので、パワー素子の電流減少率didtが大きくなりサージ電圧を生じることがあった。本発明は、上述のような課題を解決するためになされたもので、パワー素子の過電流を速やかに抑制しつつ、didtを小さくしてパワー素子をオフできるゲート回路を提供することを目的とする。本願の発明に係るゲート回路は、一端がパワー素子のゲートに接続されたゲート抵抗素子と、電源と該ゲート抵抗素子の他端の間に接続されたオン用スイッチング素子と、一端が該ゲートに接続された第1抵抗素子と、一端が該第1抵抗素子の他端に接続され、他端がグラウンドに接続された第1スイッチング素子と、一端が該ゲートに接続され、該第1抵抗素子よりも抵抗値の高い第2抵抗素子と、一端が該第2抵抗素子の他端に接続され、他端がグラウンドに接続された第2スイッチング素子と、該パワー素子の電流値が所定値に達すると同時に該第1スイッチング素子をオンする過電流抑制手段と、該過電流抑制手段により該第1スイッチング素子をオンした後に、該オン用スイッチング素子と該第1スイッチング素子をオフし、かつ該第2スイッチング素子をオンして該パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とする。本願の他の発明に係るゲート回路は、電源とパワー素子のゲートとの間に、第1ゲート抵抗素子及び該第1ゲート抵抗素子よりも抵抗値が高い第2ゲート抵抗素子により形成された並列抵抗と、該ゲートに対する該第1ゲート抵抗素子を介した電圧印加の有無を切り替える第1オン用スイッチング素子と、該ゲートに対する該第2ゲート抵抗素子を介した電圧印加の有無を切り替える第2オン用スイッチング素子と、一端が該ゲートに接続された抵抗素子と、一端が該抵抗素子の他端に接続され、他端がグラウンドに接続されたスイッチング素子と、該第1オン用スイッチング素子と該第2スイッチング素子をオンにして該パワー素子をオンする手段と、該パワー素子をオンさせた後の定常状態では該第1オン用スイッチング素子をオフし、該第2オン用スイッチング素子をオンし続ける手段と、該パワー素子の電流値が所定値に達すると同時に該スイッチング素子をオンする過電流抑制手段と、該過電流抑制手段により該スイッチング素子をオンした後に、該第2オン用スイッチング素子をオフし、かつ該スイッチング素子のオン状態を継続させて該パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とする。本発明によれば、パワー素子の過電流発生と同時に抵抗素子にパワー素子のゲート電圧の一部を負担させるのでパワー素子の過電流を速やかに抑制できる。また、パワー素子の過電流を抑制した後は抵抗値の高い抵抗素子を用いてパワー素子をオフするのでオフ時のdidtを小さくできる。実施の形態1.図1は本発明の実施の形態1に係るゲート回路の回路図である。ゲート回路は、通常動作回路10、保護回路12、及びコントローラ集積回路14を備えている。ゲート回路は、パワー素子Q1のゲート以後、単にゲートというときはパワー素子Q1のゲートを指すものとするの印加電圧を制御するものである。なお、パワー素子Q1はエミッタセンス端子を備えている。そして、エミッタセンス端子には電流検出用シャント抵抗R1が接続されている。以後、通常動作回路10、保護回路12、及びコントローラ集積回路14の詳細について説明する。通常動作回路10は、ゲートに接続されたゲート抵抗素子R2を備えている。ゲート抵抗素子R2にはオン用スイッチング素子Q2が接続されている。オン用スイッチング素子Q2は電源V1とゲート抵抗素子R2の間に接続されている。つまり、このオン用スイッチング素子Q2は、ゲートに対するゲート抵抗素子R2を介した電圧印加の有無を切り替えるものである。ゲート抵抗素子R2の抵抗値は、パワー素子Q1をオンするときの損失を低減するために十分低い値に設定されている。通常動作回路10は、ゲートに接続されたゲート抵抗素子R3を備えている。ゲート抵抗素子R3にはオフ用スイッチング素子Q3が接続されている。これらはパワー素子Q1をオフするときに用いる。保護回路12は、一端がゲートに接続された第1抵抗素子R4を備えている。第1抵抗素子R4の抵抗値は、ゲート抵抗素子R2の抵抗値と等しい。第1抵抗素子R4の他端には、第1スイッチング素子Q4の一端が接続されている。第1スイッチング素子Q4の他端はグラウンドに接続されている。なお、スイッチング素子の一端とはスイッチング素子のソース又はドレインの一方をいい、他端とはソース又はドレインの他方のことをいう。保護回路12は、パワー素子Q1のエミッタセンス端子にアノードが接続されたダイオードD1を備えている。ダイオードD1のカソードは抵抗素子R5の一端に接続されている。抵抗素子R5の他端はキャパシタC1の一端に接続されている。キャパシタC1の一端は、第1スイッチング素子Q4のゲートにも接続されている。キャパシタC1の他端はグラウンドに接続されている。キャパシタC1は、パワー素子Q1の電流値が所定値に達すると同時に、充電電圧により第1スイッチング素子Q4をオンするように構成されている。すなわち、キャパシタC1は、パワー素子Q1の電流値が所定値に達すると同時に第1スイッチング素子Q4をオンする過電流抑制手段として機能する。保護回路12は、一端がゲートに接続され、第1抵抗素子R4よりも抵抗値の高い第2抵抗素子R6を備えている。第2抵抗素子R6の他端は、第2スイッチング素子Q5の一端に接続されている。第2スイッチング素子Q5の他端はグラウンドに接続されている。さらに、第2スイッチング素子Q5の一端にはダイオードD2のカソードが接続されている。ダイオードD2のアノードは、キャパシタC1の一端に接続されることで第1スイッチング素子Q4のゲートに接続されている。ダイオードD2はキャパシタC1にたまった電荷を抜くために用いられる。コントローラ集積回路14は、オン用スイッチング素子Q2のオンオフを制御する信号を出力する第1端子OUT1を備えている。また、オフ用スイッチング素子Q3、及び第2スイッチング素子Q5を個別にオンオフする第2端子OUT2、及び第3端子OUT3を備えている。さらに、パワー素子Q1のエミッタセンス電流を検出するSC端子を備えている。なお、コントローラ集積回路14のGateSignalとは、外部から供給されるゲート駆動信号を示す。また、FaultSignalとは、過電流検出時に外部に出すエラー信号を示す。次に、本発明の実施の形態1に係るゲート回路の動作を説明する。図2は本発明の実施の形態1に係るコントローラ集積回路14の各端子の信号レベル等を示すタイミングチャートである。まずゲート回路の正常動作について図2における時刻T1からT2までの区間を参照して説明する。T1はパワー素子Q1をオンする時刻であり、T2はパワー素子Q1をオフする時刻である。T1においてパワー素子Q1をオンするときには、コントローラ集積回路14の第1端子OUT1からオン用スイッチング素子Q2をオンさせる信号を伝送する。この信号により、ゲート抵抗素子R2を介してゲートに電圧が印加される。一方、時刻T2においてパワー素子Q1をオフするときは、第2端子OUT2からの信号によりオフ用スイッチング素子Q3をオンさせて、ゲート抵抗素子R3をゲートに接続する。次に、パワー素子Q1の電流値が所定値に達した場合のゲート回路の動作について時刻T3からT4までの区間を参照して説明する。パワー素子Q1のオン状態において、アーム短絡などが原因でパワー素子Q1が過電流となることがある。パワー素子Q1が過電流となるとパワー素子Q1のエミッタセンス電流も増加し、キャパシタC1が充電される。そして、パワー素子Q1の電流値が所定値に達すると同時に、キャパシタC1が第1スイッチング素子Q4をオンする。そうすると、電源V1からゲートに印加される電圧の一部を第1抵抗素子R4が負担するので、実際にゲートに印加される電圧は低下する。ここで、第1抵抗素子R4の抵抗値はゲート抵抗素子R2の抵抗値と等しいので、第1抵抗素子R4は正常動作時のゲート電圧の半分を負担することになる。第1スイッチング素子Q4がオンした後、時刻T4になると、SC端子によって過電流を検出したコントローラ集積回路14が機能する。具体的には、第1端子OUT1からの信号を遮断してオン用スイッチング素子Q2をオフし、かつ第3端子OUT3からの信号により第2スイッチング素子Q5をオンする。ここで、第1スイッチング素子Q4のゲートはダイオードD2を介して第2スイッチング素子Q5のドレインに接続されているので、第2スイッチング素子Q5がオンすると第1スイッチング素子Q4はオフする。その結果、時刻T4になると、オン用スイッチング素子Q2と第1スイッチング素子Q4がオフし、かつ第2スイッチング素子Q5がオンする。すなわち、時刻T4になると、第1抵抗素子R4よりも抵抗値の大きい第2抵抗素子R6を介してパワー素子Q1がゆっくりオフされる。このように、コントローラ集積回路14は、抵抗値の大きい第2抵抗素子R6によりパワー素子Q1をゆっくりオフさせるオフ動作遅延手段として機能する。ところで、時刻T3と時刻T4の間の時間は典型的には数マイクロ秒程度である。この数マイクロ秒の時間は、時刻T3にパワー素子Q1の電流値が所定値に達してからコントローラ集積回路14の内部処理が開始され、コントローラ集積回路14が応答するまでの時間である。本発明の実施の形態1に係るゲート回路によれば、パワー素子Q1の電流値が所定値に達すると同時に第1スイッチング素子Q4をオンして第1抵抗素子R4にゲート電圧の一部を負担させるので、パワー素子Q1の過電流を速やかに抑制することができる。さらに、過電流が抑制された後のパワー素子Q1は、前述のオフ動作遅延手段により第1抵抗素子R4よりも抵抗値の大きい第2抵抗素子R6によってゆっくりオフされる。第2の抵抗素子R6は、過電流発生後のパワー素子Q1のオフ動作にのみ用いられるので、独立に高い抵抗値とすることができる。従ってパワー素子Q1をオフする時のdidtを小さくしてサージ電圧を抑えることができる。図3は本発明の実施の形態1に係るゲート回路を用いた場合のパワー素子Q1のコレクタ電流とエミッタセンス電流を実線で示す図である。パワー素子Q1の電流値が所定値に達したことはエミッタセンス電流ISENSEが所定値に達したことで検出し、第1スイッチング素子Q4がオンされる。そうすると、パワー素子の過電流は速やかに抑制される。その後、パワー素子Q1は抵抗値の高い第2抵抗素子R6によりゆっくりオフされる。つまりソフトシャットダウンができる。なお、図3には第2抵抗素子R6よりも抵抗値の低い第1抵抗素子R4によりパワー素子Q1をオフした場合の波形を破線で示す。本発明の実施の形態1ではパワー素子の過電流を検出する手段として、エミッタセンス電流を用いたが本発明はこれに限定されない。たとえば、パワー素子の外部に接続されたカレントトランスなどの電流センサを用いてもよい。図4はパワー素子の過電流を検出するためにカレントトランス16を備えたゲート回路の回路図である。このようにパワー素子の外部の電流センサを用いると、パワー素子のオンチップ電流センサが不要となる。なお、図4において図1の構成と対応する構成要素については、図1の符号と同一の符号を付している。以後の回路図についても既出の構成要素については同一の符号を付す。本発明の実施の形態1では第1スイッチング素子Q4としてMOSトランジスタを用いたが本発明はこれに限定されない。第1スイッチング素子Q4はバイポーラトランジスタでもよい。図5は第1スイッチング素子としてバイポーラトランジスタ18を用いたゲート回路の回路図である。本発明の実施の形態1では第1抵抗素子R4の抵抗値はゲート抵抗素子R2の抵抗値と等しいとしたが本発明はこれに限定されない。第1抵抗素子R4の抵抗値は、パワー素子Q1の電流値が所定値に達したときに、ゲート電圧の一部を負担できる程度に十分低ければ特に限定されない。なお、第1抵抗素子R4がゲート電圧の一部を負担しているときに実際にゲートに印加される電圧はR4V1/R4R2である。実施の形態2.図6は本発明の実施の形態2に係るゲート回路の回路図である。以後、本発明の実施の形態1に係るゲート回路との相違点を中心に説明する。本発明の実施の形態2に係るゲート回路のオフ動作遅延手段は、ディスクリート部品で形成されている。すなわち、実施の形態1に係るゲート回路のコントローラ集積回路は、ディスクリート部品に置き換えられている。本発明の実施の形態2に係るゲート回路は差動増幅器20を備えている。差動増幅器20は、パワー素子Q1のエミッタセンス部の電圧と、電源V2との差分を増幅する。差動増幅器20の出力は、フリップフロップ回路22に入力される。フリップフロップ回路22の出力は、ANDゲート24の一方に入力される。ANDゲート24の他方の入力はGateSignalである。ANDゲート24の出力は、Q2のオンオフ制御に利用される。ANDゲート24の出力は、NOTゲート26を介してANDゲート28の一方に入力される。ANDゲート28の他方の入力はフリップフロップ回路22の出力から得られる。そしてANDゲート28の出力はオフ用スイッチング素子Q3のオンオフ制御に利用される。第2スイッチング素子Q5はNOTゲートの出力により制御される。このようにディスクリート部品を用いた場合のタイミングチャートは、図2のタイミングチャートの通りである。ディスクリート部品を用いて各スイッチング素子を制御すると、コントロール集積回路内部処理に起因する処理の遅れを回避できるので高速応答が可能となる。すなわち、図2の時刻T3と時刻T4の間の時間を短縮できる。図7は本発明の実施の形態2に係るゲート回路の変形例を示す回路図である。このゲート回路は、フリップフロップ回路22の出力が第2スイッチング素子Q5のゲートに接続されている点で、本発明の実施の形態2に係るゲート回路と異なる。この場合、図8に示すタイミングチャートで各スイッチング素子の制御が実施される。図8は本発明の実施の形態2に係るゲート回路の変形例のタイミングチャートである。第2スイッチング素子Q5は、過電流後にパワー素子Q1をオフする際図8のT1に始めてオンされる。この変形例のようにゲート回路を構成しても本発明の実施の形態2に係るゲート回路と同じ効果を得ることができる。本発明の実施の形態2に係るゲート回路は、少なくとも実施の形態1に係るゲート回路と同程度の変形は可能である。実施の形態3.図9は本発明の実施の形態3に係るゲート回路の回路図である。このゲート回路は、電源V1とパワー素子Q1のゲートとの間に並列抵抗を有している。並列抵抗は、第1ゲート抵抗素子R2及び第1ゲート抵抗素子R2よりも抵抗値が高い第2ゲート抵抗素子R7である。第1ゲート抵抗素子R2には、第1オン用スイッチング素子Q2が接続されている。第1オン用スイッチング素子Q2は、ゲートに対する第1ゲート抵抗素子を介した電圧印加の有無を切り替えるものである。一方、第2ゲート抵抗素子R7には、第2オン用スイッチング素子Q7が接続されている。第2オン用スイッチング素子Q7は、ゲートに対する第2ゲート抵抗素子R7を介した電圧印加の有無を切り替えるものである。ゲートには抵抗素子R8の一端が接続されている。抵抗素子R8の抵抗値は、第2ゲート抵抗素子R7の抵抗値と等しい。抵抗素子R8の他端はスイッチング素子Q4の一端に接続されている。スイッチング素子Q4の他端はグラウンドに接続されている。スイッチング素子Q4のゲートには、キャパシタC1の一端、抵抗素子R9、及びダイオードD3のカソードが接続されている。ダイオードD3のアノードはコントローラ集積回路50の第3端子OUT3に接続されている。次に、本発明の実施の形態3に係るゲート回路の動作を説明する。図10は本発明の実施の形態3に係るコントローラ集積回路50の各端子の信号レベル等を示すタイミングチャートである。まずゲート回路の正常動作について図10における時刻T1からT3までの区間を参照して説明する。T1はパワー素子Q1をオンする時刻であり、T2はパワー素子Q1がオンしている時刻であり、T3はパワー素子Q1をオフする時刻である。T1においてパワー素子Q1をオンするときには、コントローラ集積回路50の第1端子OUT1及び第4端子OUT4から、第1オン用スイッチング素子Q2及び第2オン用スイッチング素子Q7をオンさせる信号を伝送する。この信号により、第1ゲート抵抗素子R2及び第2ゲート抵抗素子R7からなる並列抵抗を介してゲートに電圧が印加される。このように、コントローラ集積回路50は第1オン用スイッチング素子Q2及び第2オン用スイッチング素子Q7をオンさせてパワー素子Q1をオンする手段として機能する。パワー素子Q1のオン動作を終えて時刻T2に至るとコントローラ集積回路50は第1端子OUT1からの電圧印加を停止し、第1オン用スイッチング素子Q2をオフとする。すなわち、パワー素子をオンさせた後の定常状態では、コントローラ集積回路50は、第1オン用スイッチング素子Q2をオフし、第2オン用スイッチング素子Q7をオンし続ける手段として機能する。この定常状態では、第2ゲート抵抗素子R7のみを介してゲートへ電圧が印加される。時刻T3に至りパワー素子Q1をオフするときは、オフ用スイッチング素子Q3をオンさせて、ゲート抵抗素子R3をゲートに接続する。次いで、パワー素子Q1の電流値が所定値に達した場合のゲート回路の動作について時刻T4からT5までの区間を参照して説明する。パワー素子Q1のオン状態において、アーム短絡などが原因でパワー素子Q1が過電流となることがある。過電流が発生するとキャパシタC1が充電される。そして、パワー素子Q1の電流値が所定値に達すると同時に、キャパシタC1がスイッチング素子Q4をオンする。そうすると、抵抗素子R8が、電源V1からゲートに印加される電圧の一部を負担するので実際にゲートに印加される電圧を低減する。抵抗素子R8の抵抗値は第2ゲート抵抗素子R7の抵抗値と等しいので、抵抗素子R8は正常動作時の電圧の半分を負担することになる。ところで、時刻T4からT5までの区間においてスイッチング素子Q4がオンとなるのは、ゲート回路がパワー素子の電流値が所定値に達すると同時にスイッチング素子Q4をオンする過電流抑制手段であるキャパシタC1を備えているためである。時刻T4からT5の区間においては第3端子OUT3からスイッチング素子Q4をオンする信号は出ていない。スイッチング素子Q4がオンした後、時刻T5になると、SC端子によって過電流を検出したコントローラ集積回路50は、スイッチング素子Q4のオン状態を継続する信号を出すと共に、第2オン用スイッチング素子Q7への信号を停止する。これにより、抵抗素子R8を介してパワー素子Q1がゆっくりオフされる。コントローラ集積回路50のこの機能手段は、オフ動作遅延手段という。本発明の実施の形態3に係るゲート回路は、並列抵抗第1ゲート抵抗素子R2及び第2ゲート抵抗素子R7を用いてパワー素子Q1をオンするので、オン損失を低減できる。そして、パワー素子Q1の電流値が所定値に達すると同時にスイッチング素子Q4をオンするので、パワー素子Q1の過電流を速やかに抑制することができる。ところで、第2ゲート抵抗素子R7の抵抗値は、第1ゲート抵抗素子R2の抵抗値よりも高く設定されている。そのため、第2ゲート抵抗素子R7の抵抗値と同等の抵抗値である抵抗素子R8の抵抗値も高くできる。従って、過電流抑制後に、抵抗値の高い抵抗素子R8を介してゆっくりパワー素子Q1をオフするので、パワー素子Q1のdidtを小さくできる。本発明の実施の形態3に係るゲート回路は、少なくとも本発明の実施の形態1に係るゲート回路と同程度の変形は可能である。たとえば、スイッチング素子Q4をオンする過電流抑制手段は、パワー素子Q1に接続された電流センサからの電流により充電されてもよい。また、スイッチング素子Q4はバイポーラトランジスタで形成してもよい。実施の形態4.図11は本発明の実施の形態4に係るゲート回路の回路図である。本発明の実施の形態4に係るパワー素子Q1をオフするオフ動作遅延手段は、ディスクリート部品で形成されている。すなわち、実施の形態3に係るゲート回路のコントローラ集積回路50は、ディスクリート部品で構成されている。コントローラ集積回路を用いずにディスクリート部品を用いることは本発明の実施の形態2において図6を参照して説明した。ここでは、図6のディスクリート部品との相違点を中心に説明する。フリップフロップ回路22の出力はダイオードD3のアノードに接続されている。フリップフロップ回路22は、キャパシタC1にたまった電荷が抵抗素子R9によって放電されたあともスイッチング素子Q4のオン状態を維持させる為、オン信号を供給する。本発明の実施の形態4に係るゲート回路はワンショットパルス回路60を有している。ワンショットパルス回路60は第1オン用スイッチング素子Q2のオンオフ制御に用いられる。図12は本発明の実施の形態4に係るゲート回路のタイミングチャートである。このタイミングチャートは、図10のタイミングチャートとほぼ同じであるが、パワー素子Q1の過電流後にパワー素子Q1をオフする際に始めてスイッチング素子Q4がオンとなる点で図10のタイミングチャートと異なる。図13は本発明の実施の形態4に係るゲート回路の変形例を示す回路図である。図13のゲート回路は、図11のゲート回路からダイオードD3を除去し、かつ抵抗素子R9の抵抗値を大きめに設定してキャパシタC1の放電時定数を長くしている。よって、フリップフロップ回路22からスイッチング素子Q4のオン状態を維持する信号がなくても、スイッチング素子Q4のオン時間を延ばすことができる。なお、本発明の実施の形態4に係るゲート回路は、少なくとも本発明の実施の形態1に係るゲート回路と同程度の変形は可能である。実施の形態5.図14は本発明の実施の形態5に係るゲート回路を示す回路図である。本発明の実施の形態5に係るゲート回路は、本発明の実施の形態4に係るゲート回路にスイッチング素子Q8を付加したものである。スイッチング素子Q8のドレインは、第4端子OUT4と第2オン用スイッチング素子Q7のゲートの間に接続されている。スイッチング素子Q8のソースは接地されている。スイッチング素子Q8のゲートは、ダイオードD3のカソードに接続されており、第3端子OUT3の出力によって制御される。コントローラ集積回路50の内部処理が原因で、第3端子OUT3からスイッチング素子Q4のオン状態を継続する信号が出された後に、第4端子OUT4からの信号を遮断し、第2オン用スイッチング素子Q7をオフする場合がある。つまり第4端子OUT4の応答が第3端子OUT3の応答よりも遅れることがある。その場合、迅速に第2オン用スイッチング素子Q7をオフし、パワー素子Q1をオフすることができない。ところが、本発明の実施の形態5に係るゲート回路によればこの問題を解消できる。すなわち、パワー素子Q1が過電流となった場合、第2オン用スイッチング素子Q7は、第4端子OUT4からの信号遮断を待つまでもなく、第3端子OUT3からの信号に応答してオフする。すなわち、第3端子OUT3からのスイッチング素子Q4のオン状態を継続する信号によりスイッチング素子Q8がオン状態となり、これにより第2オン用スイッチング素子Q7がオフする。このように、スイッチング素子Q8は、コントローラ集積回路50から出されるスイッチング素子Q4のオン状態を継続させる信号により第2オン用スイッチング素子Q7をオフする高速オフ手段として機能する。スイッチング素子Q8により、迅速に第2オン用スイッチング素子Q7をオフすることができる。図15は本発明の実施の形態5に係るゲート回路の変形例を示す回路図である。図15のゲート回路は、図14のゲート回路からダイオードD3を除去し、かつ抵抗素子R9の抵抗値を大きめに設定してキャパシタC1の放電時定数を長くしている。よってコントローラ集積回路50からスイッチング素子Q4のオン状態を継続する信号を受けなくても、スイッチング素子Q4のオン時間を延ばすことができる。その他、少なくとも本発明の実施の形態1に係るゲート回路と同程度の変形は可能である。