"導電性を有する第1チップ搭載部と、第1主面および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記第1チップ搭載部と導電性の接合材を介して接合された第1半導体チップと、前記第1半導体チップおよび前記第1チップ搭載部の少なくとも一部を封止する封止部と、を有する半導体装置であって、前記第1半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第1MOSFETおよび第2MOSFETが形成されており、前記第1MOSFETは、前記第1半導体チップの前記第1主面の第1領域に形成され、前記第2MOSFETは、前記第1MOSFETに流れる電流検出用の素子であり、かつ、前記第1半導体チップの前記第1主面の第2領域に形成されており、前記第1および第2MOSFETのゲートに電気的に接続された第1ゲートパッドと、前記第1MOSFETのソースに電気的に接続された第1ソースパッドと、前記第2MOSFETのソースに電気的に接続された第2ソースパッドとが、前記第1半導体チップの前記第1主面に形成され、前記第1および第2MOSFETのドレインに電気的に接続されたドレイン電極が、前記第1半導体チップの前記第1裏面に形成され、前記第1半導体チップの前記第1主面において、前記第2領域は第1領域よりも面積が小さく、かつ、前記第2領域は前記第2ソースパッドよりも内側にあることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第2領域に形成された前記第2MOSFETのソース領域と前記第2ソースパッドとは、前記第1半導体チップに形成されたソース用配線を介して電気的に接続されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記第1半導体チップの前記第1主面において、前記第2領域は前記第1ゲートパッドよりも内側に配置されていることを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1半導体チップの前記第1主面において、平面視で、前記第2領域は前記第1領域に囲まれていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記第1半導体チップの前記第1主面において、平面視で、前記第2領域は前記第1ソースパッドに囲まれていることを特徴とする半導体装置。請求項5記載の半導体装置において、前記第2MOSFETを流れる電流に応じて、前記第1MOSFETが制御されることを特徴とする半導体装置。請求項6記載の半導体装置において、前記封止部により少なくとも一部が封止された第1導体部を更に有し、前記第1ソースパッドと前記第1導電体部とは、第1導体板を介して電気的に接続されており、前記第1半導体チップの主面において、平面視で前記第2領域は前記導体板に重なっていることを特徴とする半導体装置。請求項7記載の半導体装置において、前記第1導電体部上に搭載された第2半導体チップと、前記封止部により少なくとも一部が封止された第2導体部とを更に有し、前記第2半導体チップは、第2主面および前記第2主面とは反対側の第2裏面を有し、かつ前記第2裏面が導電性の接合材を介して前記第1導体部に接合されており、前記第2半導体チップには、第3MOSFETが形成されており、前記第3MOSFETのゲートに電気的に接続された第2ゲートパッドと、前記第3MOSFETのソースに電気的に接続された第3ソースパッドとが、前記第2半導体チップの前記第2主面に形成され、前記第3MOSFETのドレインに電気的に接続されたドレイン電極が、前記第2半導体チップの前記第2裏面に形成され、前記第3ソースパッドと前記第2導電体部とは、第2導体板を介して電気的に接続されていることを特徴とする半導体装置。請求項8記載の半導体装置において、第2チップ搭載部と、第3主面および前記第3主面とは反対側の第3裏面を有し、前記第3裏面が前記第2チップ搭載部に接合された第3半導体チップと、を更に有し、前記第3半導体チップには、前記第1および第2MOSFETを制御する制御回路が形成されており、前記第1ゲートパッド、前記第2ゲートパッドおよび前記第2ソースパッドは、それぞれワイヤを介して前記第2半導体チップのパッドに電気的に接続されていることを特徴とする半導体装置。請求項9記載の半導体装置において、前記第2MOSFETを流れる電流が過大だと判別したときに、前記第3半導体チップの前記制御回路は、前記第1MOSFETをオフすることを特徴とする半導体装置。請求項4記載の半導体装置において、前記第1半導体チップの前記第1主面には、前記第1MOSFETのソースに電気的に接続された第3ソースパッドが更に形成されており、前記第1および第2MOSFETのゲートと前記第1ゲートパッドとを電気的に接続するゲート用配線が、前記ソース用配線と同層で、かつ平面視で前記第1ソースパッドと前記第3ソースパッドとの間に延在しており、前記ソース用配線は、平面視で前記第1ソースパッドと前記第3ソースパッドとの間を、前記ゲート用配線に沿うように延在していることを特徴とする半導体装置。請求項11記載の半導体装置において、前記封止部により少なくとも一部が封止された第1導体部を更に有し、前記第1および第3ソースパッドと前記第1導電体部とは、第1導体板を介して電気的に接続されており、前記第1半導体チップの主面において、平面視で前記第2領域は前記導体板に重なることを特徴とする半導体装置。導電性を有する第1チップ搭載部と、第1主面および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記第1チップ搭載部と導電性の接合材を介して接合された第1半導体チップと、前記第1半導体チップおよび前記第1チップ搭載部の少なくとも一部を封止する封止部と、を有する半導体装置であって、前記第1半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第1MOSFETおよび第2MOSFETが形成されており、前記第1MOSFETは、前記第1半導体チップの前記第1主面の第1領域に形成され、前記第2MOSFETは、前記第1MOSFETに流れる電流検出用の素子であり、かつ、前記第1半導体チップの前記第1主面の第2領域に形成されており、前記第1および第2MOSFETのゲートに電気的に接続された第1ゲートパッドと、前記第1MOSFETのソースに電気的に接続された第1ソースパッドと、前記第2MOSFETのソースに電気的に接続された第2ソースパッドとが、前記第1半導体チップの前記第1主面に形成され、前記第1および第2MOSFETのドレインに電気的に接続されたドレイン電極が、前記第1半導体チップの前記第1裏面に形成され、前記第1半導体チップの前記第1主面において、前記第2領域は第1領域よりも面積が小さく、かつ、平面視で前記第2領域は前記第1領域に囲まれていることを特徴とする半導体装置。請求項13記載の半導体装置において、前記第1半導体チップの前記第1主面において、平面視で前記第2ソースパッドは前記第2領域に重なることを特徴とする半導体装置。請求項14記載の半導体装置において、前記第1半導体チップの前記第1主面において、前記第2ソースパッドは前記第1ゲートパッドよりも内側に配置されていることを特徴とする半導体装置。請求項15記載の半導体装置において、前記第1半導体チップの前記第1主面において、平面視で、前記第2ソースパッドは前記第1ソースパッドに囲まれていることを特徴とする半導体装置。請求項16記載の半導体装置において、前記封止部により少なくとも一部が封止された第1導体部を更に有し、前記第1ソースパッドと前記第2導電体部とは、第1導体板を介して電気的に接続されていることを特徴とする半導体装置。請求項17記載の半導体装置において、前記第1導体板は開口部を有しており、前記第1半導体チップの前記第1主面において、平面視で、前記第2ソースパッドは前記開口部から露出し、前記第2ソースパッドにワイヤが接続されていることを特徴とする半導体装置。請求項18記載の半導体装置において、前記第1導電体部上に搭載された第2半導体チップと、前記封止部により少なくとも一部が封止された第2導体部とを更に有し、前記第2半導体チップは、第2主面および前記第2主面とは反対側の第2裏面を有し、かつ前記第2裏面が導電性の接合材を介して前記第1導体部に接合されており、前記第2半導体チップには、第3MOSFETが形成されており、前記第3MOSFETのゲートに電気的に接続された第2ゲートパッドと、前記第3MOSFETのソースに電気的に接続された第3ソースパッドとが、前記第2半導体チップの前記第2主面に形成され、前記第3MOSFETのドレインに電気的に接続されたドレイン電極が、前記第2半導体チップの前記第2裏面に形成され、前記第3ソースパッドと前記第2導電体部とは、第2導体板を介して電気的に接続されていることを特徴とする半導体装置。請求項19記載の半導体装置において、第2チップ搭載部と、第3主面および前記第3主面とは反対側の第3裏面を有し、前記第3裏面が前記第2チップ搭載部に接合された第3半導体チップと、を更に有し、前記第2半導体チップには、前記第1および第2MOSFETを制御する制御回路が形成されており、前記第1ゲートパッド、前記第2ゲートパッドおよび前記第2ソースパッドは、それぞれワイヤを介して前記第3半導体チップのパッドに電気的に接続されていることを特徴とする半導体装置。導電性を有する第1チップ搭載部と、第1主面および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記第1チップ搭載部と導電性の接合材を介して接合された第1半導体チップと、前記第1半導体チップおよび前記第1チップ搭載部の少なくとも一部を封止する封止部と、を有する半導体装置であって、前記第1半導体チップには、ソース同士が電気的に接続されかつゲート同士が電気的に接続された第1MOSFETおよび第2MOSFETが形成されており、前記第1MOSFETは、前記第1半導体チップの前記第1主面の第1領域に形成され、前記第2MOSFETは、前記第1MOSFETに流れる電流検出用の素子であり、かつ、前記第1半導体チップの前記第1主面の第2領域に形成されており、前記第1および第2MOSFETのゲートに電気的に接続された第1ゲートパッドと、前記第1MOSFETのドレインに電気的に接続された第1ドレインパッドと、前記第2MOSFETのドレインに電気的に接続された第2ドレインパッドとが、前記第1半導体チップの前記第1主面に形成され、前記第1および第2MOSFETのソースに電気的に接続されたソース電極が、前記第1半導体チップの前記第1裏面に形成され、前記第1半導体チップの前記第1主面において、前記第2領域は第1領域よりも面積が小さく、かつ、前記第2領域は前記第2ドレインパッドよりも内側にあることを特徴とする半導体装置。導電性を有する第1チップ搭載部と、第1主面および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記第1チップ搭載部と導電性の接合材を介して接合された第1半導体チップと、前記第1半導体チップおよび前記第1チップ搭載部の少なくとも一部を封止する封止部と、を有する半導体装置であって、前記第1半導体チップには、ソース同士が電気的に接続されかつゲート同士が電気的に接続された第1MOSFETおよび第2MOSFETが形成されており、前記第1MOSFETは、前記第1半導体チップの前記第1主面の第1領域に形成され、前記第2MOSFETは、前記第1MOSFETに流れる電流検出用の素子であり、かつ、前記第1半導体チップの前記第1主面の第2領域に形成されており、前記第1および第2MOSFETのゲートに電気的に接続された第1ゲートパッドと、前記第1MOSFETのドレインに電気的に接続された第1ドレインパッドと、前記第2MOSFETのドレインに電気的に接続された第2ドレインパッドとが、前記第1半導体チップの前記第1主面に形成され、前記第1および第2MOSFETのソースに電気的に接続されたソース電極が、前記第1半導体チップの前記第1裏面に形成され、前記第1半導体チップの前記第1主面において、前記第2領域は第1領域よりも面積が小さく、かつ、平面視で前記第2領域は前記第1領域に囲まれていることを特徴とする半導体装置。本発明者の検討によれば、次のことが分かった。スイッチング用のパワーMOSFETと、そのパワーMOSFETよりも小面積でかつそのパワーMOSFETに流れる電流を検知するためのセンスMOSFETとを1つの半導体チップ内に形成し、この半導体チップをチップ搭載部上に導電性の接合材を介して搭載し、封止することにより製造された半導体装置について検討を行った。この半導体装置は、パワーMOSFETに流れる電流をセンスMOSFETにより検知し、センスMOSFETを流れる電流に応じて、パワーMOSFETを制御する。例えば、センスMOSFETを流れる電流により、パワーMOSFETに過剰な電流が流れていると判断したときには、パワーMOSFETを強制的にオフして、半導体装置やそれを用いた電子装置を保護する。しかしながら、この半導体装置に対して熱ストレス例えば使用中の熱負荷や温度サイクル試験などが加わると、半導体チップとチップ搭載部との間に介在する導電性の接合材にクラックまたは剥離が発生する可能性がある。導電性の接合材において、クラックまたは剥離が発生した領域は、電流が通りにくく、電流の経路としてはほとんど機能できなくなる。パワーMOSFETに流れる電流とセンスMOSFETに流れる電流とは、所定の比率を有しているが、半導体チップとチップ搭載部との間に介在する導電性の接合材にクラックまたは剥離が発生すると、この比率が変動してしまい、パワーMOSFETに流れる電流をセンスMOSFETで検知する際の精度が低下する虞がある。これは、半導体装置の信頼性を低下させる。本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、導電性を有するチップ搭載部上に導電性の接合材を介して半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインMOSFETと、メインMOSFETよりも小面積でかつメインMOSFETに流れる電流を検知するためのセンスMOSFETとが形成されている。そして、前記半導体チップの主面において、前記センスMOSFETが形成された領域は、前記センスMOSのソース用パッドよりも内側にある。他の代表的な実施の形態による半導体装置は、導電性を有するチップ搭載部上に導電性の接合材を介して半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインMOSFETと、メインMOSFETよりも小面積でかつメインMOSFETに流れる電流を検知するためのセンスMOSFETとが形成されている。そして、前記半導体チップの主面において、前記センスMOSFETが形成された領域は、前記メインMOSFETが形成された領域に囲まれている。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本願においては、電界効果トランジスタをMOSFETMetalOxideSemiconductorFieldEffectTransistorまたは単にMOSと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。実施の形態1<回路構成について>図1は、本発明の一実施の形態の半導体装置半導体パッケージSM1を用いた電子装置の一例を示す回路図であり、ここでは、半導体装置SM1を用いて非絶縁型DC-DCコンバータを構成した場合の回路図が示されている。図1に示される非絶縁型DC-DCコンバータは、例えば、デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路などに用いることができる。図1に示される非絶縁型DC-DCコンバータに用いられている半導体装置SM1は、2つのパワーMOSFETMetalOxideSemiconductorFieldEffectTransistor:以下、単にパワーMOSと略すQH1,QL1と、パワーMOSQH1に流れる電流を検知するためのセンスMOSFET以下、単にセンスMOSと略すQS1と、制御回路CLCとを有している。詳細は後述するが、制御回路CLCは、半導体チップ制御用半導体チップCPC内に形成され、パワーMOSQH1およびセンスMOSQS1は、半導体チップハイサイド用半導体チップCPH内に形成され、パワーMOSQL1は、半導体チップロウサイド用半導体チップCPL内に形成され、これら3つの半導体チップCPC,CPH,CPLが1つの同一のパッケージとして封止されて、半導体装置SM1が形成されている。制御回路CLCは、駆動回路である2つのドライバ回路駆動回路DR1,DR2を有しており、ドライバ回路DR1,DR2は、半導体装置SM1の外部の制御回路から制御回路CLCに供給されたパルス幅変調PulseWidthModulation:PWM信号などに応じて、それぞれパワーMOSQH1,QL1のゲート端子の電位を制御し、パワーMOSQH1,QL1の動作を制御する回路である。また、他の形態として、パルス幅変調PWM信号を生成する回路を制御回路CLC内に設けることもできる。ドライバ回路DR1の出力は、パワーMOSQH1のゲート端子に電気的に接続され、ドライバ回路DR2の出力は、パワーMOSQL1のゲート端子に電気的に接続されている。ドライバ回路DR1,DR2は、パワーMOSQH1,QL1のドライバ回路駆動回路とみなすことができる。パワーMOSQH1とパワーMOSQL1とは、入力電圧供給用の端子半導体装置SM1の外部接続用端子TE1と、基準電位供給用の端子半導体装置SM1の外部接続用端子TE2との間に直列に接続されている。すなわち、パワーMOSQH1は、そのソースドレイン経路が、入力電圧供給用の端子TE1と出力ノード半導体装置SM1の出力端子N1との間に直列に接続され、パワーMOSQL1は、そのソースドレイン経路が出力ノードN1と基準電位供給用の端子TE2との間に直列に接続されている。なお、入力電圧供給用の端子TE1には、半導体装置SM1の外部の電源入力用電源の高電位側の電位電源電位VIN、例えば12V、が供給され、基準電位供給用の端子TE2には、入力電圧供給用の端子TE1に供給される入力電圧電位VINよりも低い基準電位、例えばグランド電位接地電位、0V、が供給される。また、図1において、符合のD1はパワーMOSQH1のドレインを示し、符号のS1はパワーMOSQH1のソースを示し、符合のD2はパワーMOSQL1のドレインを示し、符号のS2はパワーMOSQL1のソースを示している。出力ノードN1は、コイル例えばチョークコイルL1を介して、負荷LODに接続されている。パワーMOS電界効果トランジスタ、パワートランジスタQH1は、ハイサイドスイッチ高電位側:第1動作電圧;以下、単にハイサイドという用の電界効果トランジスタであり、上記コイルL1にエネルギーを蓄えるためのスイッチ機能を有している。すなわち、パワーMOSQH1は、スイッチング用のトランジスタスイッチング素子である。コイルL1は、非絶縁型DC-DCコンバータの出力すなわち負荷LODの入力に電力を供給する素子である。このハイサイド用のパワーMOSQH1は、後述のように半導体チップハイサイド用半導体チップCPHに形成されている。また、このパワーMOSQH1は、例えばnチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップCPHの厚さ方向に形成される。この場合、半導体チップCPHの主面半導体チップCPHの厚さ方向に直交する面に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。一方、パワーMOS電界効果トランジスタ、パワートランジスタQL1は、ロウサイドスイッチ低電位側:第2動作電圧;以下、単にロウサイドという用の電界効果トランジスタであり、半導体装置SM1の外部の制御回路から制御回路CLCに供給された信号の周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーMOSQL1は、整流用同期整流用のトランジスタであり、ここでは非絶縁型DC-DCコンバータの整流用のトランジスタである。このロウサイド用のパワーMOSQL1は、後述のように半導体チップロウサイド用半導体チップCPLに形成されている。このパワーMOSQL1は、例えばnチャネル型のパワーMOSにより形成されており、上記パワーMOSQH1と同様にチャネルが半導体チップCPLの厚さ方向に形成される。チャネルが半導体チップCPLの厚さ方向に形成されるパワーMOSを使用している理由は、ロウサイド用のパワーMOSQL1は、そのオン時間電圧を印加している間の時間が、ハイサイド用のパワーMOSQH1のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップCPLの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップCPLの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーMOSQL1を、チャネルが半導体チップCPLの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC-DCコンバータに流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、上記ハイサイド用のパワーMOSQH1は、DC-DCコンバータここでは非絶縁型DC-DCコンバータのハイサイドMOSFETハイサイド用のMOSFETとみなすことができ、上記ロウサイド用のパワーMOSQL1は、DC-DCコンバータここでは非絶縁型DC-DCコンバータのロウサイドMOSFETロウサイド用のMOSFETとみなすことができる。パワーMOSQH1のソースと、パワーMOSQL1のドレインとを結ぶ配線には、出力用電源電位を半導体装置SM1の外部に供給する上記出力ノードN1が設けられている。この出力ノードN1は、出力配線を介してコイルL1と電気的に接続され、さらに出力配線を介して負荷LODと電気的に接続されている。負荷LODとしては、例えばハードディスクドライブHDD、ASICApplicationSpecificIntegratedCircuit、FPGAFieldProgrammableGateArray、拡張カードPCICARD、メモリDDRメモリ、DRAMDynamicRAM、フラッシュメモリ等、CPUCentralProcessingUnit等がある。また、出力コンデンサCoutが、コイルL1と負荷LODとを結ぶ出力配線と基準電位GND供給用の端子との間に電気的に接続されている。このような非絶縁型DC-DCコンバータでは、パワーMOSQH1,QL1で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーMOSQH1がオンの時、端子TE1からパワーMOSQH1を通じて出力ノードN1に電流が流れる。一方、ハイサイド用のパワーMOSQH1がオフの時、コイルL1の逆起電圧により電流が流れ、この電流が流れている時にロウサイド用のパワーMOSQL1をオンすることで、電圧降下を少なくすることができる。パワーMOSQH1に流れる電流はセンスMOSQS1により検知され、センスMOSQH1を流れる電流に応じて、パワーMOSQH1が制御される。例えば、センスMOSQS1を流れる電流により、パワーMOSQH1に過剰な電流が流れていると判断検知したときには、パワーMOSQH1を強制的にオフして、半導体装置SM1やそれを用いた電子装置を保護することができる。センスMOS電界効果トランジスタQS1は、後述のように、ハイサイド用のパワーMOSQH1とともに、半導体チップCPHに形成されている。センスMOSQS1は、半導体チップCPH内でパワーMOSQH1とカレントミラー回路を構成するように形成され、例えば、パワーMOSQH1の1/20000のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、このサイズ比を1/20000として以下説明する。センスMOSQS1は、ドレインおよびゲートがパワーMOSQH1と共通とされている。すなわち、センスMOSQS1とパワーMOSQH1とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインが端子TE1に接続されて、センスMOSQS1のドレインおよびパワーMOSQH1のドレインに同じ電位が供給されるようになっている。また、センスMOSQS1とパワーMOSQH1とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがドライバ回路DR1に接続されて、ドライバ回路DR1からセンスMOSQS1のゲートおよびパワーMOSQH1のゲートに同じゲート信号が入力されるようになっている。一方、センスMOSQS1のソースはパワーMOSQH1のソースと共通ではなく、パワーMOSQH1のソースが出力ノードN1に接続されているのに対して、センスMOSQS1のソースは、トランジスタTR1を介して端子外部端子、半導体装置SM1の外部接続用端子TE3に接続されている。具体的には、センスMOSQS1のソースは、後述の半導体チップCPCに形成されているトランジスタpチャネル型MOSFETTR1のソースに接続され、このトランジスタTR1のドレインが端子TE3に接続されている。また、パワーMOSQH1のソースとセンスMOSQS1のソースとの間に保護用のダイオード図示せずを接続することもできる。アンプ回路AMP1このアンプ回路AMP1は後述の半導体チップCPCに形成されているの2個の入力ノードにそれぞれパワーMOSQH1のソースとセンスMOSQS1のソースが接続され、アンプ回路AMP1の出力ノードによってトランジスタTR1のゲートが駆動される。センスMOSQS1は、パワーMOSQH1に流れる電流Idhを検出するための素子である。センスMOSQS1には、センスMOSQS1とパワーMOSQH1のソース電圧が等しい場合に、前述したカレントミラー構成によって、電流Idhの所定の比率ここでは1/20000の電流が流れる。すなわち、パワーMOSQH1に電流Idhが流れるとき、センスMOSQS1に流れる電流Iseが電流Idhの1/20000となるすなわちIse=Idh/20000となるように、パワーMOSQH1とセンスMOSQS1とのサイズ比が設定されている。このセンスMOSQS1とパワーMOSQH1のソース電圧を等しくし、パワーMOSQH1の電流Idhを高精度に検出するため、アンプ回路AMP1およびトランジスタTR1が設けられている。端子半導体装置SM1の端子TE3は、半導体装置SM1の外部に設けられた抵抗RSTに接続されており、この抵抗RSTは、電流電圧変換用の外部抵抗外付け抵抗、抵抗素子である。具体的には、抵抗RSTの一端に端子TE3が接続され、抵抗RSTの他端がグランド電位接地電位、0Vに接続されている。端子TE3に抵抗RSTを接続したことで、センスMOSQS1を流れる電流値を、端子TE3の電圧値に変換することができるセンスMOSQS1を流れる電流Iseが大きくなるほど端子TE3の電圧値が大きくなる、具体的には端子TE3の電圧値はセンスMOSQS1を流れる電流Iseの値にほぼ比例する。端子TE3の電圧は、制御回路CLC内のコンパレータ回路CMP1によって比較電圧例えば1.5Vと比較される。端子TE3の電圧値が比較電圧例えば1.5Vよりも大きいことがコンパレータ回路CMP1によって検出されると、制御回路CLC内の過電流保護回路OCPが作動し、ドライバ回路DR1,DR2を制御してパワーMOSQH1,QL1をオフ状態にするすなわちパワーMOSQH1,QL1のゲートに入力するゲート信号をオフする。つまり、端子TE3の電圧値が比較電圧例えば1.5Vよりも大きいと判別検出したときすなわちセンスMOSQS1を流れる電流Iseが過大だと判別検出したときに、制御回路CLCはパワーMOSQH1,QL1をオフオフ状態、非道通状態にする。パワーMOSQH1に流れる電流IdhをセンスMOSQS1によってセンスMOSQS1に流れる電流Iseとして検知し、センスMOSQS1に流れる電流Iseが過大だと判別検出したときに、制御回路CLCがパワーMOSQH1,QL1をオフすることで、パワーMOSQH1に過大な電流が流れたときにパワーMOSQH1,QL1を強制的にオフすることができる。具体的には、パワーMOSQH1の電流Idhの許容上限値Ilmの1/20000の電流がセンスMOSQS1に流れたときすなわちIse=Ilm/20000となったときに、端子TE3の電圧が上記比較電圧例えば1.5Vとなるように抵抗RSTの抵抗値を設定しておく。これにより、パワーMOSQH1に許容上限値Ilm以上の電流が流れたときには、センスMOSQS1にIlm/20000以上の電流が流れ、端子TE3の電圧が上記比較電圧例えば1.5V以上となるため、制御回路CLCがパワーMOSQH1,QL1を強制的にオフする。これにより、パワーMOSQH1に許容上限値Ilm以上の電流が流れるのを防止することができ、半導体装置SM1およびそれを用いた電子装置の信頼性を向上させることができる。<半導体装置の構造について>図2~図4は、本実施の形態の半導体装置SM1の平面透視図であり、図5~図7は、半導体装置SM1の断面図側面断面図である。図2には、半導体装置SM1を上面側から見て、封止部封止樹脂部MRを透視した平面図上面図が示されている。図3は、図2において、更に金属板MP1,MP2およびボンディングワイヤWAを外した透視した状態の半導体装置SM1の平面透視図であり、図4は、図3において、更に半導体チップCPC,CPH,CPLを外した透視した状態の半導体装置SM1の平面透視図である。なお、図8は平面図であるが、図面を見易くするために、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDに斜線のハッチングを付してある。また、図5は、図2のA-A線の断面図にほぼ対応し、図6は、図2のB-B線の断面図にほぼ対応し、図7は、図2のC-C線の断面図にほぼ対応している。なお、符号Xは第1方向、符号Yは第1方向Xに直交する第2方向を示している。本実施の形態では、上述のように、制御回路CLCが形成された半導体チップCPCと、ハイサイドスイッチ用の電界効果トランジスタであるパワーMOSQH1が形成された半導体チップCPHと、ロウサイドスイッチ用の電界効果トランジスタであるパワーMOSQL1が形成された半導体チップCPLとを、1つの半導体パッケージに集約パッケージングして、1つの半導体装置SM1としている。こうすることで、電子装置例えば非絶縁型DC-DCコンバータの小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。なお、半導体チップCPHには、パワーMOSQH1に流れる電流を検知するためのセンスMOSQS1も内蔵されている。本実施の形態の半導体装置SM1は、ダイパッドタブ、チップ搭載部DP1,DP2,DP3と、そのダイパッドDP1,DP2,DP3の各々の主面上面上に搭載された半導体チップCPC,CPH,CPLと、金属板導体板MP1,MP2と、複数のボンディングワイヤ以下、単にワイヤというWAと、複数のリードLDと、リード配線配線部LBと、これらを封止する封止部封止樹脂部MRとを有している。封止部封止樹脂部MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部MRを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部MRの材料として用いても良い。本実施の形態の半導体装置SM1は、例えばQFNQuadFlatNonleadedpackage型の面実装型の半導体パッケージとされている。封止部MRは、一方の主面である上面表面MRaと、上面MRaの反対側の主面である裏面下面、底面MRbと、上面MRaおよび裏面MRbに交差する側面4つの側面と、を有している。すなわち、封止部MRの外観は、上面MRa、裏面MRbおよび側面で囲まれた薄板状とされている。封止部MRの上面MRaおよび裏面MRbの平面形状は、例えば矩形状に形成されており、この矩形平面矩形の角を落したり面取りしたり、あるいはこの矩形平面矩形の角に丸みを帯びさせることもできる。封止部MRの上面MRaおよび裏面MRbの平面形状を矩形とした場合には、封止部MRは、その厚さと交差する平面形状外形形状が矩形四角形となる。封止部MRの側面MRc1,MRc2,MRc3,MRc4および裏面MRb外周には、封止部MRの外周に沿って複数のリードLDが露出されている。ここでは、リードLDが封止部MRの外方に大きく突出することなく形成されており、半導体装置SM1はQFN構成とされている。また、封止部MRの裏面MRbには、例えば平面略矩形状の3つのダイパッドチップ搭載部DP1,DP2,DP3の裏面下面が露出されている。このうち、ダイパッドDP3の露出面積が最も大きく、次にダイパッドDP2の露出面積が大きい。ただし、半導体装置SM1の構成はQFN構成に限定されるものではなく種々変更可能であり、例えばQFPQuadFlatPackage構成やSOPSmallOutlinePackage構成等のような別のフラットパッケージ構成としても良い。QFP構成の場合は、複数のリードLDが、封止部MRの四辺側面および裏面外周から外方に大きく突出した状態で露出される。SOP構成の場合は、複数のリードLDが、封止部MRの二辺側面および裏面外周から外方に大きく突出した状態で露出される。ダイパッドDP1,DP2DP3は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ダイパッドDP1,DP2DP3は、その各々の中心が、半導体装置SM1封止部MRの中心からずれて配置されている。このうち、ダイパッドDP3の全体面積平面寸法が最も大きく、次にダイパッドDP2の全体面積平面寸法が大きく、ダイパッドDP1の全体面積平面寸法が最も小さい。ダイパッドDP1,DP2,DP3は、各々の長辺が互いに沿うように配置されている。ダイパッドDP1は、その一つの辺が、ダイパッドDP2の短辺に沿い、かつ、ダイパッドDP1の上記一つの辺に交差する他の一つの辺が、ダイパッドDP3の長辺に沿うように配置されている。ダイパッドDP1は、半導体チップCPCを搭載するチップ搭載部ドライバ用チップ搭載部、制御用チップ搭載部であり、ダイパッドDP2は、半導体チップCPHを搭載するチップ搭載部ハイサイド用チップ搭載部であり、ダイパッドDP3は、半導体チップCPLを搭載するチップ搭載部ロウサイド用チップ搭載部である。各ダイパッドDP1,DP2,DP3は、少なくとも一部が封止部MRによって封止されているが、本実施の形態では、各ダイパッドDP1,DP2,DP3の裏面下面の一部は、封止部MRの裏面MRbから露出されている。これにより、半導体チップCPC,CPH,CPLの動作時に発生した熱を、主に半導体チップCPC,CPH,CPLの裏面下面からダイパッドDP1,DP2,DP3を通じて半導体装置SM1の外部に放熱することができる。各ダイパッドDP1,DP2,DP3は、そこに搭載される各半導体チップCPC,CPH,CPLの面積よりも大きく形成されていることにより、放熱性を向上させることができる。ダイパッドDP1,DP2DP3、リードLDおよびリード配線LBは、導電体で構成されており、好ましくは銅Cuまたは銅合金などの金属材料からなる。銅Cuや銅Cu合金は、加工しやすい、熱伝導性が高い、および比較的安価であるという点で優れているため、ダイパッドDP1,DP2DP3、リードLDおよびリード配線LBの主材料として銅Cuまたは銅合金は好適である。また、ダイパッドDP1,DP2DP3、リードLDおよびリード配線LBが同じ材料同じ金属材料で形成されていれば、同じリードフレームを用いて半導体装置SM1を製造できるので、半導体装置SM1の製造が容易になる。また、ダイパッドDP1,DP2,DP3、リードLDおよびリード配線LBの主面上面において、半導体チップCPC,CPH,CPLが接触される領域、ワイヤWAが接触される領域、金属板MP1,MP2が接触される領域には、銀Agなどからなるメッキ層図示せずを形成することもできる。これにより、半導体チップCPC,CPH,CPL、金属板MP1,MP2およびワイヤWAを、ダイパッドDP1,DP2,DP3、リードLDおよびリード配線LBに、より的確に接続することができる。また、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDの裏面下面側の一部は、その総厚が他の部分に比べて相対的に薄くなっている。このため、封止部MRの封止材料封止樹脂材料がダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDと封止部MRとの密着性を向上させることができるとともに、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDが封止部MRから抜け難くなるため、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDの剥離や変形不良を低減または防止することができる。また、封止部MRの裏面MRbで露出するダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDの各下面に、半田メッキ層などのメッキ層図示せずを形成することもできる。これにより、半導体装置SM1を実装基板後述の配線基板21に対応などに実装半田実装しやすくすることができる。ダイパッドハイサイド用チップ搭載部DP2は、第1方向Xの長さが、第2方向Yの長さよりも長い平面矩形状に形成されている。ダイパッドDP2の互いに交差する二辺封止部MRの外周に沿った二辺には、その二辺に沿って、上記複数のリードLDのうちの複数のリードLD1が一体的に接続されている。すなわち、ダイパッドDP2と複数のリードLD1とは、一体的に形成されている。この複数のリードLD1場合によってはダイパッドDP2もが上記端子TE1となり、半導体装置SM1の外部の電源入力用電源の高電位側の上記電位電源電位VINがリードLD1端子TE1供給されるようになっている。ダイパッドDP2の主面上面上には、上記パワートランジスタ用の半導体チップ半導体チップCPHが、その主面表面、上面を上に向け、かつ、その裏面下面をダイパッドDP2に向けた状態で搭載されている。すなわち、半導体チップCPHは、導電性の接着層SD1を介してダイパッドDP2上に搭載フェイスアップボンディングされて接合固定されている。半導体チップCPHの主面と裏面とは互いに反対側の面である。この半導体チップCPHは、半導体チップCPCよりも細長い平面長方形状に形成されており、半導体チップCPHの長辺がダイパッドDP2の長手方向に沿うように配置されている。この半導体チップCPHの裏面裏面全面には裏面電極電極BE1が形成されており、この裏面電極BE1は、導電性の接着層SD1を介してダイパッドDP2に接合され電気的に接続されている。この半導体チップCPHの裏面電極BE1は、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のドレインに電気的に接続されるとともに、上記センスMOSQS1のドレインにも電気的に接続されている。すなわち、半導体チップCPHの裏面電極BE1は、上記ハイサイド用のパワーMOSQH1のドレイン電極と、上記センスMOSQS1のドレイン電極とを兼ねている。接着層SD1は、導電性の接合材接着材からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材このペースト型接着材は既に硬化した状態となっているを用いることもできる。また、この半導体チップCPHの主面表面、上面上には、ゲート用のボンディングパッド以下、単にパッドというPDHGと、ソース用のボンディングパッド以下、単にパッドというPDHS1,PDHS2,PDHS3,PDHS4とが配置されている。このうち、ゲート用のパッドPDHGとソース用のパッドPDHS2,PDHS3,PDHS4とは、ワイヤWA接続用の電極パッド電極、電極パッド、ボンディングパッドであり、ソース用のパッドPDHS1は、金属板MP1接続用の電極パッド電極、電極パッド、ボンディングパッドである。半導体チップCPHのゲート用のパッドPDHGは、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のゲート電極および上記センスMOSQS1のゲート電極に電気的に接続されている。すなわち、半導体チップCPHのゲート用のパッドPDHGは、上記ハイサイド用のパワーMOSQH1のゲート用パッドボンディングパッドと、上記センスMOSQS1のゲート用パッドボンディングパッドとを兼ねている。このゲート用のパッドPDHGは、半導体チップCPHの長手方向の一端側半導体チップCPCに対向する側の端部に配置されている。すなわち、ゲート用のパッドPDHGは、半導体チップCPHの主面において、半導体チップCPCに対向する側の辺に沿ってより特定的には前記辺の中央付近に配置されている。半導体チップCPHは、ゲート用のパッドPDHGが半導体チップCPC側を向いた状態で配置されている。ゲート用のパッドPDHGは、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC1と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHのゲート用のパッドPDHGに接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC1に接合されている。ワイヤWAは、例えば金Auなどの金属の細線によって形成されている。半導体チップCPHのソース用のパッドPDHS1,PDHS2,PDHS3は、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のソースに電気的に接続され、一方、半導体チップCPHのソース用のパッドPDHS4は、半導体チップCPH内に形成された上記センスMOSQS1のソースに電気的に接続されている。すなわち、半導体チップCPHのソース用のパッドPDHS1,PDHS2,PDHS3は、上記ハイサイド用のパワーMOSQH1のソース用パッドボンディングパッドに対応し、半導体チップCPHのソース用のパッドPDHS4は、上記センスMOSQS1のソース用パッドボンディングパッドに対応する。ソース用のパッドPDHS1は、上記ゲート用のパッドPDHGやソース用のパッドPDHS2,PDHS3,PDHS4よりも大きく形成されている。一方、ソース用のパッドPDHS2,PDHS3,PDHS4は、上記ゲート用のパッドPDHGが配置された半導体チップCPHの長手方向の一端側半導体チップCPHに対向する側の端部に配置されている。すなわち、ソース用のパッドPDHS2,PDHS3,PDHS4は、半導体チップCPHの主面において、半導体チップCPCに対向する側の辺に沿って配置されている。従って、ゲート用のパッドPDHGおよびソース用のパッドPDHS2,PDHS3,PDHS4は、半導体チップCPHの主面において、半導体チップCPCに対向する側の辺に沿って配置されている。ソース用のパッドPDHS1,PDHS2,PDHS3同士は、半導体チップCPHの最上層の保護膜絶縁膜、後述の保護膜12に対応によって分離されているが、後述のように、その保護膜半導体チップCPHの最上層の保護膜の下層では一体的に形成され電気的に接続されている。半導体チップCPHのソース用のパッドPDHS1すなわち、上記ハイサイド用のパワーMOSQH1のソースは、金属板ハイサイド用金属板MP1を通じて、ダイパッドDP3と電気的に接続されている。すなわち、金属板MP1は、半導体チップCPHのソース用のパッドPDHS1に導電性の接着層SD2を介して接合され、また、ダイパッドDP3の上面に導電性の接着層接合材SD3を介して接合されている。接着層SD2,SD3は、導電性の接合材接着材からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材このペースト型接着材は既に硬化した状態となっているを用いることもできる。金属板MP1を用いることで、半導体チップCPHのソース用のパッドPDHS1とダイパッドDP3とをワイヤによって接続する場合に比べて、ハイサイド用のパワーMOSQH1のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。金属板MP1は、導電体からなる導体板であるが、好ましくは、銅Cu、銅Cu合金、アルミニウムAlまたはアルミニウムAl合金のような導電性および熱伝導性の高い金属金属材料によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板MP1が銅Cuまたは銅Cu合金で形成されていれば、より好ましい。このように、金Auで形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板MP1を用いることにより、半導体装置SM1のコストを低減できる。金属板MP1の第1方向Xおよび第2方向Yの寸法幅は、それぞれワイヤWAの直径よりも大きい。金属板MP1は、以下のような第1部分MP1aと第2部分MP1bと第3部分MP1cとを一体的に有している。第1部分チップコンタクト部、ハイサイドチップコンタクト部MP1aは、導電性の接着層SD2を介してソース用のパッドPDHS1と接合され電気的に接続された部分であり、例えば矩形状である。第1部分MP1aは、図5に示されるように、断面で見ると、半導体チップCPHの主面に沿うように平坦に形成されている。第2部分搭載部コンタクト部、チップ搭載部コンタクト部MP1bは、導電性の接着層SD3を介してダイパッドDP3の主面と接合され電気的に接続された部分である。第2部分MP1bは、図5に示されるように、断面で見ると、ダイパッドDP3の主面に沿うように平坦に形成されている。第3部分中間部MP1cは、第1部分MP1aと第2部分MP1bとをつなぐ連結する部分である。第3部分MP1cおよび第2部分MP1bは、第1部分MP1aとダイパッドDP3とを接続するように、第1部分MP1の長辺側から第2方向Yに沿って延びるように設けられている。また、第3部分MP1cは、図5に示されるように、断面で見ると、半導体チップCPHとダイパッドDP3との間で、半導体チップCPHの主面から遠ざかるように第1部分MP1aおよび第2部分MP1bの高さよりも高くなっている。なお、ここで言う高さは、ダイパッドDP1,DP2,DP3の裏面を基準としてそこから封止部MRの厚さ方向半導体チップCPHの主面に対して垂直に交差する方向に向かって離れた位置までの距離を言う。半導体チップCPHおよび半導体チップCPLは、平面矩形状であり、それぞれ、一組の長辺と、これに交差する一組の短辺とを有しているが、半導体チップCPHと半導体チップCPLとは、互いの長辺同士が対向しており、金属板MP1は、半導体チップCPLに対向する半導体チップCPHの長辺に交差するように配置されている。金属板MP1は、発熱源となる半導体チップCPHの主面の一部を覆うように配置されており、半導体チップCPHは、金属板MP1およびダイパッドDP2によって挟み込まれている。このため、半導体チップCPHで生じた熱は、半導体チップCPHの裏面からダイパッドDP2を通じて放散される他に、半導体チップCPHの主面から金属板MP1を通じて放散されるようになっており、その結果、半導体チップCPHで発生した熱の放散性を向上させることができる。また、半導体チップCPHのソース用のパッドPDHS2は、ワイヤWA単数または複数を通じて、複数のリードLDのうちの、ダイパッドDP1,DP2,DP3に連結されていないリードLD5と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHのソース用のパッドPDHS2に接合され、そのワイヤWAの他端はリードLD5に接合されている。また、半導体チップCPHのソース用のパッドPDHS3は、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC2と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHのソース用のパッドPDHS3に接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC2に接合されている。また、半導体チップCPHのソース用のパッドPDHS4は、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC3と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHのソース用のパッドPDHS4に接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC3に接合されている。ダイパッドロウサイド用チップ搭載部DP3は、第1方向Xの長さが、第2方向Yの長さよりも長い平面矩形状に形成されている。ダイパッドDP3には、上記複数のリードLDのうちの複数のリードLD2が一体的に接続されている。すなわち、ダイパッドDP3と複数のリードLD2とは、一体的に形成されている。この複数のリードLD2場合によってはダイパッドDP3もが、上記出力ノードN1となる。このダイパッドDP3の主面上面上には、上記パワートランジスタ用の半導体チップCPLが、その主面表面、上面を上に向け、かつ、その裏面下面をダイパッドDP3に向けた状態で搭載されている。すなわち、半導体チップCPLは、導電性の接着層SD1を介してダイパッドDP3上に搭載フェイスアップボンディングされて接合固定されている。半導体チップCPLの主面と裏面とは互いに反対側の面である。半導体チップCPLは、平面長方形状に形成されており、半導体チップCPLの長辺がダイパッドDP3の長手方向に沿うように配置されている。半導体チップCPLの平面積は、上記半導体チップCPHおよび半導体チップCPCの各々の平面積よりも大きい。ロウサイド用のパワーMOSQL1は、ハイサイド用のパワーMOSQH1よりもオン時間が長いため、パワーMOSQL1のオン抵抗は、パワーMOSQH1のオン抵抗よりもさらに低減する必要があるので、半導体チップCPLの外形サイズ面積は、半導体チップCPHの外形サイズ面積よりも大きく形成されている。この半導体チップCPLの裏面裏面全面には裏面電極電極BE2が形成されており、この裏面電極BE2は、導電性の接着層SD1を介してダイパッドDP3に接合され電気的に接続されている。この半導体チップCPLの裏面電極BE2は、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のドレインに電気的に接続されている。すなわち、半導体チップCPLの裏面電極BE2は、上記ロウサイド用のパワーMOSQL1のドレイン電極に対応している。また、この半導体チップCPLの主面表面、上面上には、ゲート用のボンディングパッド以下、単にパッドというPDLGと、ソース用のボンディングパッド以下、単にパッドというパッドPDLS1,PDLS2,PDLS3,PDLS4とが配置されている。このうち、ゲート用のパッドPDLGとソース用のパッドPDLS4とは、ワイヤWA接続用の電極パッド電極、電極パッドであり、ソース用のパッドPDLS1,PDLS2,PDLS3は、金属板MP2接続用の電極パッド電極、電極パッドである。半導体チップCPLのゲート用のパッドPDLGは、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のゲート電極に電気的に接続されている。すなわち、半導体チップCPLのゲート用のパッドPDLGは、上記ロウサイド用のパワーMOSQL1のゲート用パッドボンディングパッドに対応する。このゲート用のパッドPDLGは、半導体チップCPLの長手方向の一端側の角部近傍に配置されている。半導体チップCPLは、上記ゲート用のパッドPDLGが上記半導体チップCPC側を向いた状態で配置されている。ゲート用のパッドPDLGは、ワイヤWA単数または複数を通じて、上記半導体チップCPCの主面のパッドPDC4と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPLのゲート用のパッドPDLGに接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC4に接合されている。半導体チップCPLのソース用のパッドPDLS1,PDLS2,PDLS3,PDLS4は、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のソースに電気的に接続されている。すなわち、半導体チップCPLのソース用のパッドPDLS1,PDLS2,PDLS3,PDLS4は、上記ロウサイド用のパワーMOSQL1のソース用パッドボンディングパッドに対応する。ソース用のパッドPDLS1,PDLS2,PDLS3は、上記ゲート用のパッドPDLGやソース用のパッドPDLS4よりも大きく、例えば、半導体チップCPLの長手方向第1方向Xに沿って延在する長方形状に形成されている。一方、ソース用のパッドPDLS4は、上記ゲート用のパッドPDLGが配置された半導体チップCPLの長手方向の一端側の角部近傍に配置されている。ソース用のパッドPDLS1,PDLS2,PDLS3,PDLS4同士は、半導体チップCPLの最上層の保護膜絶縁膜、後述の保護膜12に対応によって分離されているが、その保護膜半導体チップCPLの最上層の保護膜の下層では一体的に形成され電気的に接続されている。ソース用のパッドPDLS1,PDLS2,PDLS3すなわち、上記ロウサイド用のパワーMOSQL1のソースは、金属板ロウサイド用金属板MP2を通じて、リード配線LBと電気的に接続されている。これにより、ソース用のパッドPDLS1,PDLS2,PDLS3とリード配線LBとをワイヤによって接続する場合に比べて、ロウサイド用のパワーMOSQL1のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。この金属板MP2は、導電体からなる導体板であるが、好ましくは上記金属板MP1と同じ材料金属材料で形成されており、好ましくは、銅Cu、銅Cu合金、アルミニウムAlまたはアルミニウムAl合金等のような導電性および熱伝導性の高い金属によって形成されている。上記金属板MP1と同様に金属板MP2も、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅Cuまたは銅Cu合金で形成されていれば、より好ましい。このように、金Auで形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板MP2を用いることにより、半導体装置SM1のコストを低減できる。金属板MP2の第1方向Xおよび第2方向Yの寸法幅は、それぞれワイヤWAの直径よりも大きい。また、金属板MP2の平面積は、金属板MP1の平面積よりも大きい。金属板MP2は、以下のような第1部分MP2aと、第2部分MP2bと、第3部分MP2cとを一体的に有している。第1部分チップコンタクト部、ロウサイドチップコンタクト部MP2aは、導電性の接着層SD2を介してソース用のパッドPDLS1,PDLS2,PDLS3と接合され電気的に接続された部分であり、例えば矩形状である。第1部分MP2aは、図5および図6に示されるように、断面で見ると、半導体チップCPLの主面に沿うように平坦に形成されている。第2部分リードコンタクト部MP2bは、導電性の接着層SD3を介してリード配線LBと接合され電気的に接続された部分である。第2部分MP2bは、リード配線LBの一部に平面的に重なっている。第2部分MP2bは、図5および図6に示されるように、断面で見ると、リード配線LBの主面に沿うように平坦に形成されている。第3部分中間部MP2cは、第1部分MP2aと第2部分MP2bとをつなぐ連結する部分である。第3部分MP2cおよび第2部分MP2bの組は、単数または複数設けることができ、図2の場合は、第1部分MP2aとリード配線LBとを接続するように第1部分MP2aの短辺側から第1方向Xに沿って延びるように設けられたものが1組と、第1部分MP2aとリード配線LBとを接続するように第1部分MP2aの長辺側から第2方向Yに沿って延びるように設けられたものが3組設けられている。また、第3部分MP2cは、図5および図6に示されるように、断面で見ると、半導体チップCPLとリード配線LBとの間で、半導体チップCPLの主面から遠ざかるように第1部分MP2aおよび第2部分MP2bの高さよりも高くなっている。金属板MP2は、発熱源となる半導体チップCPLの主面の一部を覆うように配置されており、半導体チップCPLは、金属板MP2およびダイパッドDP3によって挟み込まれている。このため、半導体チップCPLで生じた熱は、半導体チップCPLの裏面からダイパッドDP3を通じて放散される他に、半導体チップCPLの主面から金属板MP2を通じて放散されるようになっており、その結果、半導体チップCPLで発生した熱の放散性を向上させることができる。また、半導体チップCPLのソース用のパッドPDLS4は、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC5と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPLのソース用のパッドPDLS4に接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC5に接合されている。リード配線LBは、ダイパッドDP3の1つの角部の近傍に、ダイパッドDP3から離れた状態で隣接して配置されている。リード配線LBの平面形状は、ダイパッドDP3の1つの角部を挟んで交差する短辺と長辺に沿って延びる平面L字状のパターンとされている。これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。また、リード配線LBには、上記複数のリードLDのうちの複数のリードLD3が一体的に接続されている。すなわち、リード配線LBと複数のリードLD3とは、一体的に形成されている。この複数のリードLD3が上記端子TE2となり、上記基準電位GNDがリードLD3端子TE2に供給されるようになっている。従って、リード配線LBおよびそれに一体的に接続された複数のリードLD3は、グランド電位供給用のグランド端子部とみなすことができる。このように複数のリードLD3をリード配線LBにまとめて接続したことにより、複数のリードLD3が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、基準電位GNDを強化することができる。このような構成は、ロウサイド用のパワーMOSQL1のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。すなわち、上記のような構成にすることにより、パワーMOSQL1のソース側のオン抵抗を低減できるので、パワーMOSQL1の導通損失を低減できる。また、基準電位GNDを強化できるので、動作安定性を向上させることができる。上記ダイパッド制御用チップ搭載部DP1は、平面略矩形状に形成されている。このダイパッドDP1には、上記複数のリードLDのうちの複数のリードLD4が一体的に接続されている。すなわち、ダイパッドDP1と複数のリードLD4とは、一体的に形成されている。このダイパッドDP1の主面上面上には、上記制御回路CLCが形成された半導体チップCPCが、その主面表面、上面を上に向け、かつ、その裏面下面をダイパッドDP1に向けた状態で搭載されている。半導体チップCPCは、接着層SD4を介してダイパッドDP1上に搭載フェイスアップボンディングされて接合固定されているが、この接着層SD4は、導電性であっても、絶縁性であってもよい。この半導体チップCPCも平面矩形状に形成されている。半導体チップCPCの主面に形成されたパッドのうち、半導体チップCPHパワーMOSQH1およびセンスMOSQS1とワイヤWAで接続されるパッドPDC1,PDC,PDC3は、半導体チップCPCの主面において、半導体チップCPHと隣接する側の辺に近くなるように配置されている。また、半導体チップCPLパワーMOSQL1とワイヤWAで接続されるパッドPDC4,PDC5は、半導体チップCPCの主面において、半導体チップCPLと隣接する側の辺に近くなるように配置されている。これにより、ワイヤWAの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。また、半導体チップCPCの主面に配置された複数のパッドPDには、上記パッドPDC1~PDC5の他に、ドライバ回路DR1,DR2の各々の信号入力、または信号出力用のパッドや基準電位GND供給用のパッドなどが含まれている。これらのパッドPDは、複数本のワイヤWAを通じて、複数のリードLDのうちの、ダイパッドDP1,DP2,DP3とは接続されていないリードLD5と電気的に接続されている。また、半導体チップCPCの主面に配置された複数のパッドPDが、ワイヤWAを通じて上記リードLD4に電気的に接続されたパッドを含むこともできる。<半導体装置SM1の実装例について>図8は半導体装置SM1の実装例を示す要部平面図、図9は図8を矢印20で示す方向から見た側面図である。配線基板実装基板21は、例えばプリント配線基板からなり、その主面には、半導体装置SM1、パッケージPF,PGおよびチップ部品CA,CB,CCが搭載されている。なお、図8では配線基板21の配線22a~22dの様子が分かるように半導体装置SM1を透かして示している。また、図8は、平面図であるが、図面を見易くするため、配線基板21の配線22a,22b,22c,22d,22eにハッチングを付してある。パッケージPFには、半導体装置SM1の半導体チップCPC制御回路CLCを制御する制御回路などが形成され、パッケージPGには、上記負荷LODが形成され、チップ部品CAには、上記コイルL1が形成され、チップ部品CBには、入力コンデンサが形成され、チップ部品CCには、上記出力コンデンサCoutが形成されている。入力電源の電位電源電位VINが、配線基板21の配線22aを通じて半導体装置SM1のリードLD1およびダイパッドDP2に供給され、グランド電位GNDが、配線基板21の配線22bを通じて半導体装置SM1のリードLD3に供給されるようになっている。半導体装置SM1のリードLD5には、配線基板21の配線22cを通じてパッケージPFのリード端子23が電気的に接続されている。半導体装置SM1の出力用の端子上記出力ノードN1に対応であるリードLD2およびダイパッドDP3は、配線基板21の配線22dを通じてチップ部品CAコイルL1の一端に電気的に接続されている。チップ部品CAコイルL1の他端は、配線基板21の配線22eに電気的に接続されている。この配線22eには、パッケージPG負荷LODの入力用のリード端子が電気的に接続されている。パッケージPG負荷LODの基準電位用のリード端子は、上記配線22bに電気的に接続されている。また、配線22b,22e間には、上記チップ部品CC出力コンデンサCoutが電気的に接続されている。また、半導体装置SM1は配線基板21に半田実装される。すなわち、半導体装置SM1の裏面下面で露出するリードLDおよびダイパッドDP2,DP3は、配線基板21の配線22a~22dに半田を介して接合されて電気的に接続される。<半導体チップCPHの構成について>次に、上記パワーMOSQH1およびセンスMOSQS1が形成された半導体チップCPHの構成について説明する。図10~図12は、半導体チップCPHのチップレイアウトを示す平面図であり、図13~図16は、半導体チップCPHの要部断面図である。このうち、図10は、半導体チップCPHの上面図に対応しており、図10は平面図であるが、理解を簡単にするために、ボンディングパッドパッドPDHG,PDHS1,PDHS2,PDHS3,PDHS4にハッチングを付し、また、センスMOS領域RG2の位置を点線で示してある。図11は、半導体チップCPHにおけるメインMOS領域RG1およびセンスMOS領域RG2をハッチングを付して示し、また、ボンディングパッドパッドPDHG,PDHS1,PDHS2,PDHS3,PDHS4の位置を点線で示してある。図12は、半導体チップCPHにおける金属配線ゲート配線10Gおよびソース配線10S1,10S2のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッドパッドPDHG,PDHS1,PDHS2,PDHS3,PDHS4の位置を点線で示してある。なお、図10および図11において点線で示したボンディングパッドパッドPDHG,PDHS1,PDHS2,PDHS3,PDHS4の位置は、図10においてハッチングを付して示した領域に対応している。図13において、符号RG1で示された部分範囲がメインMOS領域RG1の要部断面図に対応し、図14において、符号RG2で示された部分範囲がセンスMOS領域RG2の要部断面図に対応している。また、図15は、図10のD-D線の断面図にほぼ対応し、図16は、図10のE-E線の断面図にほぼ対応している。なお、以下では、半導体チップCPHの構成について図10~図16を参照して説明するが、半導体チップCPLの構成についても、センスMOS領域RG2およびソース配線10S2が無いこと以外、基本的には同様の説明を適用することができる。上記パワーMOSQH1は、半導体チップCPHを構成する半導体基板以下、単に基板という1の主面に形成されている。図13~図16に示されるように、基板1は、例えばヒ素Asが導入されたn型の単結晶シリコンなどからなる基板本体半導体基板、半導体ウエハ1aと、基板本体1aの主面上に形成された、例えばn-型のシリコン単結晶からなるエピタキシャル層半導体層1bと、を有している。このため、基板1は、いわゆるエピタキシャルウエハである。このエピタキシャル層1bの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜素子分離領域2が形成されている。フィールド絶縁膜2は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定画定するための素子分離領域として機能することができる。メインMOS領域RG1において、フィールド絶縁膜2とその下層のp型ウエルPWLとに囲まれた活性領域に、パワーMOSQH1を構成する複数の単位トランジスタセルが形成されており、パワーMOSQH1は、メインMOS領域RG1に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスMOS領域RG2において、フィールド絶縁膜2とその下層のp型ウエルPWLとに囲まれた活性領域に、センスMOSQS1を構成する複数の単位トランジスタセルが形成されており、センスMOSQS1は、センスMOS領域RG2に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。メインMOS領域RG1に形成される個々の単位トランジスタセルと、センスMOS領域RG2に形成される個々の単位トランジスタセルとは、基本的には同じ構造構成を有しているが、メインMOS領域RG1とセンスMOS領域RG2とは、その面積が相違しており、メインMOS領域RG1はセンスMOS領域RG2よりも面積が大きい。換言すれば、センスMOS領域RG2はメインMOS領域RG1よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーMOSQH1とセンスMOSQS1とで異なり、センスMOSQS1を構成する並列接続された単位トランジスタセルの数は、パワーMOSQH1を構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスMOSQS1とパワーMOSQH1とでソース電位が同じであれば、センスMOSQS1には、パワーMOSQH1に流れる電流よりも小さな電流が流れるようになっている。メインMOS領域RG1およびセンスMOS領域RG2の各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のMOSFETで形成されている。上記基板本体1aおよびエピタキシャル層1bは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板1半導体チップCPHの裏面裏面全体には、ドレイン用の裏面電極裏面ドレイン電極、ドレイン電極BE1が形成されている。この裏面電極BE1は、例えば基板1の裏面から順にチタンTi層、ニッケルNi層および金Au層を積み重ねて形成されている。上記半導体装置SM1においては、半導体チップCPHのこの裏面電極BE1は、上記接着層SD1を介して上記ダイパッドDP2に接合されて電気的に接続される。また、メインMOS領域RG1およびセンスMOS領域RG2において、エピタキシャル層1b中に形成されたp型の半導体領域3は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域3の上部に形成されたn型の半導体領域4は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域4はソース用の半導体領域である。また、メインMOS領域RG1およびセンスMOS領域RG2において、基板1には、その主面から基板1の厚さ方向に延びる溝5が形成されている。溝5は、n型の半導体領域4の上面からn型の半導体領域4およびp型の半導体領域3を貫通し、その下層のエピタキシャル層1b中で終端するように形成されている。この溝5の底面および側面には、酸化シリコンなどからなるゲート絶縁膜6が形成されている。また、溝5内には、上記ゲート絶縁膜6を介してゲート電極7が埋め込まれている。ゲート電極7は、例えばn型不純物例えばリンが導入された多結晶シリコン膜からなる。ゲート電極7は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜2上の一部にも、ゲート電極7と同一層の導電性膜からなるゲート引き出し用の配線部7aが形成されており、ゲート電極7とゲート引き出し用の配線部7aとは、一体的に形成されて互いに電気的に接続されている。ゲート引き出し用の配線部7aは、それを覆う絶縁膜8に形成されたコンタクトホール開口部、貫通孔9aを通じてゲート配線10Gと電気的に接続されている。ゲート配線10Gは、メインMOS領域RG1に形成されている複数のゲート電極7ゲート引き出し用の配線部7aを通じて電気的に接続されるとともに、センスMOS領域RG2に形成されている複数のゲート電極7にゲート引き出し用の配線部7aを通じて電気的に接続されている。このため、ゲート配線10Gは、メインMOS領域RG1のゲート電極7すなわち上記パワーMOSFETQH1用のゲート電極7とセンスMOS領域RG2のゲート電極7すなわち上記センスMOSQS1用のゲート電極7とに、電気的に接続されている。一方、ソース配線10S1は、メインMOS領域RG1の絶縁膜8に形成されたコンタクトホール開口部、貫通孔9bを通じて、メインMOS領域RG1に形成されているソース用のn型の半導体領域4と電気的に接続されている。また、このソース配線10S1は、メインMOS領域RG1において、p型の半導体領域3の上部であってn型の半導体領域4の隣接間に形成されたp型の半導体領域11に電気的に接続され、これを通じてメインMOS領域RG1におけるチャネル形成用のp型の半導体領域3と電気的に接続されている。また、ソース配線10S2は、センスMOS領域RG2の絶縁膜8に形成されたコンタクトホール開口部、貫通孔9bを通じて、センスMOS領域RG2に形成されているソース用のn型の半導体領域4と電気的に接続されている。また、このソース配線10S2は、センスMOS領域RG2において、p型の半導体領域3の上部であってn型の半導体領域4の隣接間に形成されたp型の半導体領域11に電気的に接続され、これを通じてセンスMOS領域RG2におけるチャネル形成用のp型の半導体領域3と電気的に接続されている。ゲート配線10Gおよびソース配線10S1,10S2は、コンタクトホール9a,9bが形成された絶縁膜8上にコンタクトホール9a,9bを埋めるように導電体膜10を形成し、この導電体膜10をパターニングすることにより形成されている。すなわち、ゲート配線10Gおよびソース配線10S1,10S2は、パターニングされた導電体膜10により形成されている。また、パターニングされた導電体膜10を配線とみなすこともできる。導電体膜10は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート配線10G、ソース配線10S1およびソース配線10S2は、同層の導電体膜10からなるが、互いに分離されている。導電体膜10ゲート配線10Gおよびソース配線10S,10S2を含むは、ポリイミド樹脂などからなる絶縁性の保護膜絶縁膜12により覆われている。すなわち、絶縁膜8上に、導電体膜10ゲート配線10Gおよびソース配線10S1,10S2を含むを覆うように、保護膜12が形成されている。この保護膜12は、半導体チップCPHの最上層の膜絶縁膜である。保護膜12には複数の開口部13が形成されており、各開口部13からは、導電体膜10の一部が露出されている。開口部13から露出する導電体膜10が、パッド電極ボンディングパッドとなっており、上記パッドPDHG,PDHS1,PDHS2,PDHS3,PDHS4は、それぞれ開口部13から露出する導電体膜10により形成されている。すなわち、開口部13から露出するゲート配線10Gによって、上記パワーMOSQH1およびセンスMOSQS1のゲート用のパッドパッド電極PDHGが形成されている。また、開口部13から露出するソース配線10S1によって、上記パワーMOSQH1のソース用のパッドパッド電極PDHS1,PDHS2,PDHS3が形成されている。また、開口部13から露出するソース配線10S2によって、上記センスMOSQS1のソース用のパッドパッド電極PDHS4が形成されている。上述のように上記パワーMOSQH1のソース用のパッドPDHS1,PDHS2,PDHS3は、最上層の保護膜12によって分離されているが、ソース配線10S1を通じて互いに電気的に接続されている。一方、ソース配線10S2は、ソース配線10S1とは分離されているため、センスMOSQS1のソース用のパッドPDHS4は、パワーMOSQH1のソース用のパッドPDHS1,PDHS2,PDHS3とは、短絡せずに電気的に分離されている。パッドPDHS1,PDHS2,PDHS3,PDHS4,PDHGの表面にはすなわち開口部13の底部で露出する部分の導電体膜10上には、メッキ法などで金属層14を形成する場合もある。この金属層14は、例えば、下から順に形成された銅Cu膜とニッケルNi膜と金Au膜との積層膜や、あるいは、下から順に形成されたチタンTi膜とニッケルNi膜と金Au膜との積層膜などからなる。金属層14を形成したことにより、導電体膜10のアルミニウムの表面の酸化を抑制または防止することができる。半導体装置SM1においては、上記図2~図7からも分かるように、半導体チップCPHの複数のパッド電極のうち、パッドPDHS1に金属板MP1が接合され、それ以外のパッド電極ここではパッドPDHS2,PDHS3,PDHS4,PDHGには、ワイヤWAが接続される。このような構成の半導体チップCPHにおいては、上記パワーMOSQH1およびセンスMOSQS1の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層1bとソース用のn型の半導体領域4との間をゲート電極7の側面すなわち、溝5の側面に沿って基板1の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップCPHの厚さ方向に沿って形成される。このように、半導体チップCPHは、トレンチ型ゲート構造を有する縦型のMOSFETが形成された半導体チップであり、上記パワーMOSQH1およびセンスMOSQS1は、それぞれ、トレンチゲート型MISFETによって形成されている。ここで、縦型のMOSFETとは、ソースドレイン間の電流が、半導体基板基板1の厚さ方向半導体基板の主面に略垂直な方向に流れるMOSFETに対応する。また、ここでは、上記パワーMOSQH1およびセンスMOSQS1として、nチャネル型のトレンチゲート型MISFETを形成した場合について説明した。他の形態として、n型とp型の導電型を逆にして、パワーMOSQH1およびセンスMOSQS1として、pチャネル型のトレンチゲート型MISFETを形成することもできる。但し、パワーMOSQH1及びセンスMOSQS1としてpチャネル型のトレンチゲート型MISFETを形成した場合は、図1の回路ではなく、後述の図60の回路図においてパワーMOSQH1のドレイン側及びセンスMOSQS1のドレイン側を出力ノードN1に接続した回路構成すなわち図60の回路図でパワーMOSQH1及びセンスMOSQS1のソース側とドレイン側とを逆にした回路構成を適用することが好ましい。また、半導体チップCPLの構造断面構造は、半導体チップCPHの構造断面構造と基本的には同じであり、半導体チップCPLは、上記基板1と同様の基板にトレンチ型ゲート構造を有する縦型のMOSFETが形成された半導体チップであり、半導体チップCPLに形成されている各単位トランジスタセルの構成は、半導体チップCPHにおける各単位トランジスタセルと基本的には同じである。但し、半導体チップCPLでは、センスMOSQS1は形成されずに、上記メインMOS領域RG1とセンスMOS領域RG2とを合わせた領域全体にパワーMOSQL1を構成する複数の単位トランジスタセルが形成され、それら複数の単位トランジスタセルが並列に接続されることでパワーMOSQL1が形成されている。半導体チップCPLには、センスMOSQS1は形成されないため、上記ソース配線10S2も形成されない。そして、半導体チップCPLの場合、半導体チップCPLの最上層の上記保護膜12の開口部13から露出するゲート配線10Gによって、上記パワーMOSQL1のゲート用のパッドパッド電極PDLGが形成され、開口部13から露出するソース配線10S1によって、上記パッドPDLS1,PDLS2,PDL3,PDL4が形成される。<課題について>半導体チップCPHには、パワーMOSQH1だけでなく、パワーMOSQH1に流れる電流を検知するためのセンスMOSQS1も形成されており、この半導体チップCPHをチップ搭載部である導電性のダイパッドDP2上に導電性の接合材接着層SD1を介して接合し、これを樹脂封止して、半導体装置SM1が形成されている。半導体チップCPHの裏面全体に裏面電極BE1が形成されており、この半導体チップCPHの裏面電極BE1とダイパッドDP2との間に、導電性の接合材を介して電流が流れる構成となっている。しかしながら、このような半導体装置に熱ストレス例えば使用中の熱負荷や温度サイクル試験などが加わると、半導体チップCPHとダイパッドDP2とを接合する接合材にクラックまたは剥離が発生し、このクラックまたは剥離により、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度が低下する虞があることを、本発明者は見出した。これについて、図17~図20を参照して以下に説明する。図17および図18は、課題の説明図であり、ダイパッドDP2上に、半導体チップCPHに相当する半導体チップCPH101が、半田111を介して搭載されて接合された状態が示されている。実際には、半導体チップCPH101には上記金属板MP1やワイヤWAが接続され、それらが樹脂封止されて上記半導体装置SM1のような半導体装置半導体パッケージが形成されており、ダイパッドDP2の下面が封止樹脂の下面で露出した状態となっているが、図17および図18では、上記封止部MR、金属板MP1およびワイヤWAについては図示を省略している。なお、図17および図18は、断面図であるが、図面を見やすくするために、センスMOS領域RG2以外についてはハッチングを省略してある。図17の半導体チップCPH101と上記半導体チップCPHとでは、センスMOS領域RG2の位置が相違しており、図17の半導体チップCPH101では、センスMOS領域RG2が半導体チップCPH101の周辺部に位置しており、一方、上記半導体チップCPHでは、図17の半導体チップCPH101に比べて、センスMOS領域RG2の位置が、より内側周辺部から遠い側にある。図17において、半導体チップCPH101の裏面全体に上記裏面電極BE1が形成されており、半導体チップCPH101の裏面電極BE1とダイパッドDP2との間に、半田111介して電流が流れる構成となっている。この半田111は、上記接着層SD1に相当するものである。図17において、半導体チップCPH101の裏面電極BE1とダイパッドDP2との間に流れる電流112を矢印で模式的に示している。この電流112のうち、上記メインMOS領域RG1に形成されている複数の単位トランジスタセルを流れる電流を、符号112aを付して電流112aと称し、センスMOS領域RG2に形成されている複数の単位トランジスタセルを流れる電流を、符号112bを付して電流112bと称することとする。電流112aと電流112bとの合計が電流112に対応し、パワーMOSQH1を流れる電流すなわち上記電流Idhが電流112aに対応し、センスMOSQS1を流れる電流すなわち上記電流Iseが電流112bに対応している。しかしながら、熱ストレス例えば使用中の熱負荷や温度サイクル試験などが加わると、半田111にクラック以下、このクラックには符号113を付してクラック113と称するが発生する可能性がある。なお、剥離が発生する場合もあるが、本実施の形態では、剥離もクラックに含めて説明する。図18は、図17において、熱ストレスによって半田111にクラック113が発生した状態が示されている。半田111は、半導体チップCPH101の裏面全体とダイパッドDP2の上面との間に介在し、クラック113は、半田111の周辺部外周部から発生して、内側方向内部方向に向かって進行する。クラック113が発生した領域は、電流112が通りにくく、電流112の経路としては機能できなくなる。このため、半導体チップCPH101の裏面電極BE1とダイパッドDP2との間に流れる電流112は、図18に示されるように、クラック113を避け、半田111においてクラック113が発生していない領域を流れることになる。しかしながら、半田111にクラック113が発生し、このクラック113を避けて電流112が流れる場合、パワーMOSQH1に流れる電流をセンスMOSQS1で検知する際の精度が低下する虞がある。以下、これについて説明する。上記半導体チップCPHと図17および図18に示される半導体チップCPH101とには、パワーMOSQH1を構成するMOSFETが形成された領域であるメインMOS領域RG1と、センスMOSQS1を構成するMOSFETが形成された領域であるセンスMOS領域RG2とが存在している。そして、メインMOS領域RG1とセンスMOS領域RG2とは、面積が相違しておりメインMOS領域RG1の方がセンスMOS領域RG2よりも面積が大きい、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流とが、所定の比率、例えば20000:1の比率となるように、半導体チップCPH,CPH101におけるメインMOS領域RG1とセンスMOS領域RG2との面積比が設定されているものと仮定する。半田111にクラック113が発生し、このクラック113を避けて電流112が流れる場合、メインMOS領域RG1はセンスMOS領域RG2よりも面積が大きく、半導体チップCPH101のうちのかなりの面積を占めているため、電流112aがダイパッドDP2から半田111を経由してメインMOS領域RG1のトランジスタを流れる経路の抵抗は、クラック113の有無でそれほど影響を受けない。しかしながら、センスMOS領域RG2は、メインMOS領域RG1よりも面積がかなり小さく、図18に示されるようにセンスMOS領域RG2の下方にクラック113が延在していると、電流112bがダイパッドDP2から半田111を経由してセンスMOS領域RG2のトランジスタを流れる経路の抵抗は、クラック113を迂回して電流112bが流れる分、遠回りの経路となるため、抵抗値がかなり大きくなる。図19は、図17の状態の等価回路図、図20は、図18の状態の等価回路図である。図19では、抵抗R101を経てパワーMOSQH1に電流112a上記電流Idhに対応が流れ、抵抗R102を経てセンスMOSQS1に電流112b上記電流Iseに対応が流れ、この抵抗R101,R102は、半田111による抵抗と、半導体チップCPH101を構成する基板1の抵抗基板抵抗とで形成される。図18のようにクラック113が発生していない状態では、抵抗R101と抵抗R102とは、ほぼ同程度である。一方、図18のようにクラック113が発生した状態では、抵抗R103を経てパワーMOSQH1に電流112aが流れ、抵抗R103,R104を経てセンスMOSQS1に電流112bが流れ、この抵抗R103,R104は、半田111による抵抗と、半導体チップCPH101を構成する基板1の抵抗基板抵抗とで形成される。図18のようにセンスMOS領域RG2の下方にクラック113が発生した状態では、抵抗R104は抵抗R103よりもかなり大きなものとなる。このため、クラック113が発生していない場合には、電流112bは、電流112aの1/20000であったものが、図18のようにセンスMOS領域RG2の下方にクラック113が延在していると、この電流比電流112a:電流112b=20000:1が崩れ、電流112bは、電流112aの1/20000よりも小さくなってしまう。このため、本来は、センスMOSQS1を流れる電流112bは、パワーMOSQH1を流れる電流112aの1/20000であるように半導体チップCPH101を設計しても、半田111に生じたクラック113が図18のようにセンスMOS領域RG2の下方にまで延在すると、センスMOSQS1を流れる電流112bは、パワーMOSQH1を流れる電流112aの1/20000よりも更に小さくなってしまう。例えば、半導体チップCPH101において、センスMOSQS1を流れる電流112bが、クラック113無しのときにはパワーMOSQH1を流れる電流112aの1/20000であったものが、図18のようなクラック113有りのときには、パワーMOSQH1を流れる電流112aの1/24000となってしまう。このため、パワーMOSQH1に流れる電流をセンスMOSQS1で検知しようとしても、その精度が低下し、実際に流れている電流よりも低い電流として検知してしまう。従って、パワーMOSQH1を流れる電流112aがある制限値を越えたか否かをセンスMOSQS1で検知しようとする場合、クラック113が発生していなければセンスMOSQS1で精度よく検知できるが、センスMOS領域RG2の下方にまで延在するようにクラック113が発生していると、センスMOSQS1でうまく検知できず、パワーMOSQH1を流れる電流112aがある制限値を越えた瞬間を見逃す虞がある。例えば、センスMOSQS1を流れる電流112bが、クラック113無しのときにはパワーMOSQH1を流れる電流112aの1/20000であったものが、クラック113の発生に起因して、パワーMOSQH1を流れる電流112aの1/24000となった場合には、電流112aが、制限値ではなく制限値の1.2倍を越えたときに、制限値越えをセンスMOSQS1が検知することになる。このようなクラック113に起因してセンスMOSQS1によるパワーMOSQH1に流れる電流の検知精度が低下する現象は、センスMOS領域RG2の下方にクラック113が発生することで、促進される。これを防止するためには、本実施の形態では、クラック113が発生しても、その影響を受けにくい位置にセンスMOS領域RG2を配置するように、半導体チップCPHにおけるセンスMOS領域RG2などのレイアウトを工夫している。図21および図22は、本実施の形態の半導体装置SM1の説明図であり、それぞれ上記図18および図19に対応するものである。図21において、半田111は、半導体チップCPHの裏面全体とダイパッドDP2の上面との間に介在し、クラック113は、半田111の周辺部外周部から発生して、内側方向内部方向に向かって進行する。このため、上記図17および図18のように半導体チップCPH101の周辺部外周部近傍にセンスMOS領域RG2を配置していた場合、センスMOS領域RG2の下方にクラック113が発生しやすくなる。それに対して、本実施の形態では、その下にクラック113が発生しやすい半導体チップCPH1の周辺部外周部近傍ではなく、図21および図22に示されるように、半導体チップCPHの周辺部外周部近傍よりも内側にセンスMOS領域RG2を配置している。図20および図21の例では、半導体チップCPHの主面の中央付近にセンスMOS領域RG2を配置している。これにより、センスMOS領域RG2の下方にクラック113が発生しにくくなるクラック113が到達しにくくなるため、クラック113が発生したときでも、電流112a:電流112b=20000:1の関係を維持しやすくなる。このため、クラック113に起因してセンスMOSQS1によるパワーMOSQH1に流れる電流の検知精度が低下するのを、抑制または防止できるようになる。これにより、半導体装置の信頼性を向上させることができる。なお、上記図17~図20を参照して説明したクラック113に起因した課題は、半導体チップCPH101をダイパッドDP2にダイボンディングするための接合材ダイボンディング材が半田の場合に、特に顕著に発生するが、半田以外の導電性の接合材ダイボンディング材の場合にも生じ得る課題である。このため、本実施の形態は、半導体チップCPH101をダイパッドDP2にダイボンディングするための接合材すなわち上記接着層SD1が、半田の場合に特に効果が大きいが、半田以外の導電性の接合材、例えば銀ペーストなどのペースト型導電性接合材の場合にも有効である。このように、本実施の形態の技術思想は、半導体チップCPHとダイパッドDP2との間に介在する導電性の接着層SD1に上記クラック113に相当するクラックが発生したとしても、センスMOS領域RG2の直下にはそのクラックができるだけ存在しないように、半導体チップCPHにおけるセンスMOS領域RG2の配置位置を工夫することである。つまり、半導体チップCPHとダイパッドDP2との間に介在する導電性の接着層SD1に上記クラック113に相当するクラックが発生したとしても、センスMOS領域RG2の直下にそのクラックが存在する確率ができるだけ低くなる位置に、センスMOS領域RG2を配置しておく。<半導体チップCPHの主面内のレイアウトについて>以下、センスMOS領域RG2の配置位置を含めて、半導体チップCPHの主面内のレイアウトの主要な特徴について、上記図10~図12を参照しながら具体的に説明する。半導体チップCPHは、パワーMOSQH1だけでなく、パワーMOSQH1に流れる電流を検知するためのセンスMOSQS1も形成されている。本実施の形態では、図10および図11からも分かるように、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4と、センスMOSQS1を構成するMOSFETを形成したセンスMOS領域RG2とを、同じ平面位置上下で重なる位置に配置しているのではない。ここで、パッドPDHS4は、センスMOSQS1のソースに電気的に接続されたパッド電極ボンディングパッドであり、センスMOS領域RG2は、センスMOSQS1を構成するMOSFETすなわちセンスMOSQS1用の並列接続された複数の単位トランジスタセルが形成された領域である。具体的には、図10および図11からも分かるように、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりも、センスMOS領域RG2を、内側に配置している。換言すれば、半導体チップCPHの主面において、センスMOS領域RG2よりもパッドPDHS4の方が、半導体チップCPHの主面の外周部に近くなるように、センスMOS領域RG2およびパッドPDHS4を配置している。つまり、半導体チップCPHの主面において、半導体チップCPHの主面の外周からセンスMOS領域RG2までの距離間隔が、半導体チップCPHの主面の外周からパッドPDHS4までの距離間隔よりも大きく長くなるようにしている。なお、半導体チップCPHの主面において、2つの位置のどちらが内側に位置しているかを判別するには、半導体チップCPHの主面の外周からの距離間隔がより大きい方を、内側とみなすものとする。半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりも、センスMOS領域RG2を内側に配置しているのは、次の理由のためである。すなわち、接着層SD1に上記クラック113に相当するクラックが発生したとしても、接着層SD1においてセンスMOS領域RG2の下方の位置に、そのクラックができるだけ延在しないようにするためである。半導体チップCPHの主面において、センスMOS領域RG2を外周部ではなくできるだけ内側に配置することにより、接着層SD1におけるセンスMOS領域RG2の下方の位置に、上記クラック113に相当するクラックが形成されるのを抑制または防止することができる。これにより、クラック113に起因してセンスMOSQS1によるパワーMOSQH1に流れる電流の検知精度が低下するのを、抑制または防止できるようになるため、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。一方、センスMOSQS1のソース用のパッドPDHS4は、半導体チップCPHの主面において、内側よりも外周部に近い位置に配置していた方が、ワイヤWAのような導電性部材を接続しやすくなる。このため、本実施の形態では、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりも、センスMOS領域RG2を内側に配置する。これにより、接着層SD1におけるセンスMOS領域RG2の下方の位置にクラックが形成されるのを抑制または防止して、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上させるとともに、センスMOSQS1のソース用のパッドPDHS4にワイヤWAのような導電性部材を接続しやすくすることができる。例えば、図10の場合は、半導体チップCPHの主面において、上記半導体チップCPCに対向する辺に沿ってパッドPDHS2、パッドPDHG、パッドPDHS3およびパッドPDHS4を配置し、その辺の中央付近にゲート用のパッドPDHGを配置し、その辺の端部付近にパッドPDHS4を配置している。これにより、半導体チップCPHにおけるワイヤWAを接続する各パッドに対して、ワイヤボンディングしやすくなる。また、本実施の形態では、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりも、センスMOS領域RG2を内側に配置しているため、センスMOSQS1のソース用のパッドPDHS4は、センスMOS領域RG2の直上にはない。このため、上記図10~図12および図14~図16からも分かるように、センスMOS領域RG2に形成されたセンスMOSQS1用のソース領域センスMOS領域RG2の上記半導体領域4に対応と、センスMOSQS1のソース用のパッドPDHS4とは、半導体チップCPHに形成されたソース配線ソース用配線10S2を介して通じて電気的に接続されている。これにより、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりも、センスMOS領域RG2を内側に配置し、センスMOS領域RG2に形成されたソース領域上記半導体領域4に対応とセンスMOSQS1のソース用のパッドPDHS4とを、ソース配線10S2を介して的確に接続することができる。なお、半導体チップCPHのパッドPDHS1,PDHS2,PDHS3は、半導体チップCPH内に形成されたソース配線ソース用配線10S1を介して通じて、メインMOS領域RG1に形成されたパワーMOSQH1用のソース領域メインMOS領域RG1の上記半導体領域4に対応と電気的に接続されている。また、本実施の形態では、図10および図11からも分かるように、半導体チップCPHの主面において、ゲート用のパッドPDHGよりも、センスMOS領域RG2を内側に配置している。換言すれば、半導体チップCPHの主面において、センスMOS領域RG2よりも、ゲート用のパッドPDHGの方が、半導体チップCPHの主面の外周部に近くなるように、センスMOS領域RG2およびパッドPDHGを配置している。つまり、半導体チップCPHの主面において、半導体チップCPHの主面の外周からセンスMOS領域RG2までの距離間隔が、半導体チップCPHの主面の外周からパッドPDHGまでの距離間隔よりも大きく長くなるようにしている。上述のように、半導体チップCPHの主面において、センスMOS領域RG2を外周部ではなくできるだけ内側に配置することにより、接着層SD1におけるセンスMOS領域RG2の下方の位置に、上記クラック113に相当するクラックが形成されるのを抑制または防止することができ、それによって、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。一方、ゲート用のパッドPDHGは、半導体チップCPHの主面において、内側よりも外周部に近い位置に配置していた方が、ワイヤWAのような導電性部材をゲート用のパッドPDHGに接続しやすくなる。このため、本実施の形態では、半導体チップCPHの主面において、ゲート用のパッドPDHGよりも、センスMOS領域RG2を内側に配置している。これにより、接着層SD1におけるセンスMOS領域RG2の下方の位置にクラックが形成されるのを抑制または防止して、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上させるとともに、ゲート用のパッドPDHGにワイヤWAのような導電性部材を接続しやすくすることができる。また、本実施の形態では、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりもセンスMOS領域RG2を内側に配置しているが、更に、半導体チップCPHの主面において、平面視で、センスMOS領域RG2はメインMOS領域RG1に囲まれていることが好ましい。すなわち、パワーMOSQH1を構成するMOSFETすなわちパワーMOSQH1用の並列接続された複数の単位トランジスタセルを形成したメインMOS領域RG1に周囲を囲まれた位置にセンスMOS領域RG2を配置すれば、好ましい。これにより、半導体チップCPHの主面におけるソース用のパッドPDHS4とセンスMOS領域RG2との間の距離間隔を大きくすることができるとともに、半導体チップCPHの主面に占めるメインMOS領域RG1の面積を大きくすることができる。半導体チップCPHの主面におけるソース用のパッドPDHS4とセンスMOS領域RG2との間の距離間隔を大きくすることにより、接着層SD1におけるセンスMOS領域RG2の下方の位置に、上記クラック113に相当するクラックが形成される可能性をより低減することができ、それによって、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を更に向上させることができる。従って、半導体装置の信頼性を更に向上させることができる。また、半導体チップCPHの主面に占めるメインMOS領域RG1の面積を大きくすることにより、メインMOS領域RG1に形成されたパワーMOSQH1に流れる電流上記電流Idhに対応を大きくすることができ、出力電流上記ノードN1から出力される電流を大きくすることが可能になる。なお、平面視と言うときは、半導体チップCPHの主面に平行な平面で見たときを意味するものとする。また、本実施の形態では、半導体チップCPHの主面において、センスMOS領域RG2は、平面視で、パワーMOSQH1のソース用のパッドPDHS1に囲まれていれば、更に好ましい。すなわち、パワーMOSQH1のソース用のパッドPDHS1に周囲を囲まれた位置にセンスMOS領域RG2を配置すれば、更に好ましい。これにより、半導体チップCPHの主面におけるソース用のパッドPDHS4とセンスMOS領域RG2との間の距離間隔を大きくすることができるとともに、パワーMOSQH1のソース用のパッドPDHS1の面積を大きくすることができる。半導体チップCPHの主面におけるソース用のパッドPDHS4とセンスMOS領域RG2との間の距離間隔を大きくすることにより、接着層SD1におけるセンスMOS領域RG2の下方の位置に、上記クラック113に相当するクラックが形成される可能性をより低減することができ、それによって、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を更に向上させることができる。また、パワーMOSQH1のソース用のパッドPDHS1の面積を大きくすることにより、ソース用のパッドPDHS1に金属板MP1のような導電性部材を接続しやすくなる。また、パワーMOSQH1のソース用のパッドPDHS1の面積を大きくすることにより、ソース用のパッドPDHS1と金属板MP1との接続面積を大きくすることも可能になり、パワーMOSQH1のオン抵抗を低減でき、また、パワーMOSQH1に大電流を流しやすくなり、導通損失も低減できる。なお、半導体チップCPHの主面において、センスMOS領域RG2の各辺に対向する位置にメインMOS領域RG1があれば、平面視でセンスMOS領域RG2がメインMOS領域RG1に囲まれているとみなすことができる。また、半導体チップCPHの主面において、センスMOS領域RG2の各辺に対向する位置にパワーMOSQH1のソース用のパッドPDHS1があれば、平面視でセンスMOS領域RG2がパワーMOSQH1のソース用のパッドPDHS1に囲まれているとみなすことができる。また、上述のようにセンスMOS領域RG2のソース領域上記半導体領域4に対応とセンスMOSQS1のソース用のパッドPDHS4とを、ソース配線10S2を介して電気的に接続する必要があり、このソース配線10S2やゲート配線10Gが延在する平面領域には、メインMOS領域RG1およびソース配線10S1を配置することができない。このため、ソース配線10S2やゲート配線10Gが延在する平面領域を除いて、センスMOS領域RG2がメインMOS領域RG1に囲まれ、また、ソース配線10S2やゲート配線10Gが延在する平面領域を除いて、センスMOS領域RG2がパッドPDHS1に囲まれることになる。図23~図25は、上記図10~図12の場合よりも、センスMOS領域RG2の配置位置を、半導体チップCPHの主面の外周部に近づけた場合の半導体チップCPHのチップレイアウトを示す平面図であり、図23が上記図10に対応し、図24が上記図11に対応し、図25が上記図12に対応している。図23~図25のチップレイアウトの場合であっても、上述のように、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりもセンスMOS領域RG2を内側に配置していることなどにより、上述の効果を得ることができるが、上記図10~図12のように、半導体チップCPHの主面の中央付近にセンスMOS領域RG2を配置すれば、より好ましい。上記クラック113が接着層SD1に発生する場合、上記クラック113は接着層SD1の周辺部外周部から発生して、内側方向内部方向に向かって進行する。このため、半導体チップCPHの中央付近の下方の接着層SD1が、最もクラックが発生しにくい領域である。このため、半導体チップCPHの主面の中央付近にセンスMOS領域RG2を配置すれば、接着層SD1におけるセンスMOS領域RG2の下方の位置に、上記クラック113に相当するクラックが形成される可能性を最も低減することができ、それによって、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を、更に向上させることができる。従って、半導体装置の信頼性を更に向上させることができる。このことは、以下の各変形例においても同様である。以下、本実施の形態の種々の変形例について説明する。<半導体チップCPHの主面内のレイアウトの第1変形例について>図26~図28は、本実施の形態の半導体チップCPHの第1変形例のチップレイアウトを示す平面図であり、図26が上記図10に対応し、図27が上記図11に対応し、図28が上記図12に対応している。また、図29は、図26のE-E線の断面図であり、上記図16に対応するものである。図26~図29に示される第1変形例では、半導体チップCPHの主面において、ソース用のパッドPDHS1の代わりに、ソース用のパッドPDHS1a,PDHS1bが形成されている。ソース用のパッドPDHS1a,PDHS1bは、上記パッドPDHS1と同様、金属板MP1接続用の電極パッド電極、電極パッド、ボンディングパッドである。また、上記パッドPDHS1と同様に、ソース用のパッドPDHS1a,PDHS1bは、半導体チップCPH内に形成されたソース配線ソース用配線10S1を介して通じて、メインMOS領域RG1に形成されたパワーMOSQH1用のソース領域上記半導体領域4に対応と電気的に接続されている。すなわち、上記パッドPDHS1と同様に、ソース用のパッドPDHS1a,PDHS1bは、パワーMOSQH1のソースに電気的に接続されたパッドである。ソース用のパッドPDHS1a,PDHS1bは、ゲート用のパッドPDHGやソース用のパッドPDHS2,PDHS3,PDHS4よりも大きく、それぞれ、半導体チップCPHの主面の長手方向第1方向Xに沿って延在する略長方形状に形成されている。半導体チップCPHの主面において、パッドPDHS1aとパッドPDHS1bとは、第2方向Yに所定の間隔を空けて配置されている。但し、平面視において、ソース用のパッドPDHS1aは、長方形状の四辺のうち、ソース用のパッドPDHS1bに対向する側の辺の一部好ましくはその辺の中央部分近傍がソース用のパッドPDHS1bから遠ざかる方向に後退しており、その後退した領域にセンスMOS領域RG2が配置されている。ソース用のパッドPDHS1と同様に、ソース用のパッドPDHS1a,PDHS1bも金属板MP1接続用の電極パッド電極、電極パッド、ボンディングパッドであり、上記金属板MP1の第1部分MP1aが、接着層SD2を介して半導体チップCPHのソース用のパッドPDHS1a,PDHS1bと接合されて電気的に接続される。このため、半導体チップCPHのソースパッドPDHS1a,PDHS1bと上記ダイパッドDP3とは、上記金属板MP1を介して電気的に接続される。図26~図29からも分かるように、半導体チップCPHの主面において、平面視で、ソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間に、ゲート配線ゲート用配線10Gが延在している具体的には第1方向Xに延在している。ゲート配線10Gのうち、平面視でソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間に延在しているゲート配線10Gを、符号10G1を付してゲート配線10G1と称することとする。ゲート配線10G1は、上記配線部ゲート引き出し用の配線部7aに接続され、この配線部7aを介して、メインMOS領域RG1に形成されている複数のゲート電極7に電気的に接続され、かつ、配線部7aを介して、センスMOS領域RG2に形成されている複数のゲート電極7と電気的に接続されている。ゲート配線10G1ゲート配線10G1以外のゲート配線10Gもは、ゲート用のパッドPDHGと、メインMOS領域RG1に形成されたパワーMOSFETQH1用のゲート電極7およびセンスMOS領域RG2に形成されたセンスMOSQS1用のゲート電極7とを電気的に接続する配線ゲート用配線であり、ソース配線10S1,10S2と同層に形成されている。つまり、上記図10~図12の場合は、半導体チップCPHの主面における外周部に沿ってゲート配線10Gが形成されていたが、図26~図29の第1変形例の場合は、半導体チップCPHの主面における外周部に沿って形成されたゲート配線10Gだけでなく、更に、ソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間に延在するゲート配線10Gすなわちゲート配線10G1が形成されている。パワーMOSFETQH1用の各ソース領域メインMOS領域RG1の上記半導体領域4に対応は、その直上に延在するソース配線10S1に接続され、センスMOSQS1用の各ソース領域センスMOS領域RG2の上記半導体領域4に対応は、その直上に延在するソース配線10S2に接続されるが、ゲート配線10G1を含むゲート配線10Gは、ソース配線10S1,10S2と同層に形成される。このため、ソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間に延在するゲート配線10G1の直下には、上記単位トランジスタセルは形成されておらず、ソース配線10S1の直下に上記単位トランジスタセルが形成されている。半導体チップCPHの主面において、平面視で、ソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間に、ゲート配線10G1を延在させることにより、ゲート抵抗を低減できる。このため、メインMOS領域RG1の各単位トランジスタセルの動作の遅延を抑制または防止でき、また、センスMOS領域RG2の各単位トランジスタセルの動作の遅延を抑制または防止できる。また、図26~図29に示される第1変形例では、半導体チップCPHの主面において、ソース配線10S2は、平面視で、ソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間を、ゲート配線10G1に沿うように延在している具体的には第1方向Xに延在している。パワーMOSFETQH1用の各ソース領域メインMOS領域RG1の上記半導体領域4に対応は、その直上に延在するソース配線10S1に接続する必要があるため、ソース配線10S2の直下には、パワーMOSQH1用の単位トランジスタセルは形成できない。また、上述のように、ゲート配線10G1の直下にも、上記単位トランジスタセルは形成できない。すなわち、ゲート配線10G1およびソース配線10S1は、いずれもその直下にパワーMOSQH1用の単位トランジスタセルを形成できない。このため、図26~図29に示されるように、半導体チップCPHの主面において、ソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間に、ゲート配線10G1とソース配線10S2とを互いに沿うように延在させる具体的には第1方向Xに延在させることにより、半導体チップCPHの主面において、パワーMOSQH1用の単位トランジスタセルを形成できない領域の面積を縮小することができる。これにより、半導体チップCPHの主面に占めるメインMOS領域RG1の面積すなわちパワーMOSFETQH1用の単位トランジスタセルが形成された面積を大きくすることができる。従って、メインMOS領域RG1に形成されたパワーMOSQH1に流れる電流を大きくすることができ、出力電流上記ノードN1から出力される電流を大きくすることが可能になる。また、上記図10~図12のチップレイアウトでは、半導体チップCPHの主面において、平面視で、センスMOS領域RG2はパッドPDHS1に囲まれているが、図26~図29に示される第1変形例では、半導体チップCPHの主面において、平面視で、センスMOS領域RG2はパッドPDHS1a,PDHS1bに囲まれている。なお、上述のように、半導体チップCPHの主面において、センスMOS領域RG2の各辺に対向する位置にパッドPDHS1a,PDHS1bがあれば、平面視でセンスMOS領域RG2がパッドPDHS1a,PDHS1bに囲まれているとみなすことができる。図26の場合は、センスMOS領域RG2の三辺ソース配線10S2およびゲート配線10G1が延在する側を除く三辺が、パワーMOSQH1のソース用のパッドPDHS1aに対向し、かつ、センスMOS領域RG2の残りの一辺がパッドPDHS1bに対向している状態となっており、平面視でセンスMOS領域RG2がパワーMOSQH1のソース用のパッドPDHS1a,PDHS1bに囲まれているとみなすことができる。また、図26の場合は、半導体チップCPHの主面において、平面視で、センスMOS領域RG2の三辺がパッドPDHS1aに囲まれていると言うこともできる。また、図26~図29の第2変形例の場合は、センスMOS領域RG2の三辺ソース配線10S2およびゲート配線10G1が延在する側を除く三辺が、メインMOS領域RG1に対向し、かつ、センスMOS領域RG2の残りの一辺が他のメインMOS領域RG1に対向している状態となっており、平面視でセンスMOS領域RG2がメインMOS領域RG1に囲まれているとみなすことができる。図26~図29に示される第1変形例のチップレイアウトの他の構成は、上記図10~図16のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。<半導体チップCPHの主面内のレイアウトの第2変形例について>図30~図32は、本実施の形態の半導体チップCPHの第2変形例のチップレイアウトを示す平面図であり、図30が上記図10および図26に対応し、図31が上記図11および図27に対応し、図32が上記図12および図28に対応している。また、図33は、図30のE-E線の断面図であり、上記図16および図29に対応するものであり、図34は、図30のF-F線の断面図である。図30~図34に示される第2変形例のチップレイアウトは、上記図10~図16のチップレイアウトに対して、平面視でセンスMOS領域RG2に重なる位置にセンスMOSQS1のソース用のパッドPDHS4を配置した点が、主要な相違点である。以下、具体的に説明する。図31と上記図11を比較すると分かるように、半導体チップCPHの主面におけるメインMOS領域RG1およびセンスMOS領域RG2のレイアウトについては、図31の第2比較例は上記図11と基本的には同じである但し、図11でセンスMOSQS1のソース用のパッドPDHS4を配置していた領域も、図31の第2比較例ではメインMOS領域RG1に含めた点は相違している。このため図30~図34の第2変形例でも、半導体チップCPHの主面において、平面視で、センスMOS領域RG2はメインMOS領域RG1に囲まれている、すなわち、パワーMOSQH1を構成するMOSFETすなわちパワーMOSQH1用の並列接続された複数の単位トランジスタセルを形成したメインMOS領域RG1に周囲を囲まれた位置にセンスMOS領域RG2を配置している。上記図10~図16のレイアウトや上記図26~図28の第1変形例のレイアウトに対する図30~図34の第2変形例のレイアウトの主要な相違点は、センスMOSQS1のソース用のパッドPDHS4とセンスMOS領域RG2との相対的な位置関係である。すなわち、上記図10~図16のレイアウトや上記図26~図28の第1変形例のレイアウトでは、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりもセンスMOS領域RG2を内側に配置していた。それに対して、図30~図34に示される第2変形例では、半導体チップCPHの主面において、平面視で、センスMOSQS1のソース用のパッドPDHS4は、センスMOS領域RG2に重なる位置に配置されている。すなわち、図30~図34に示される第2変形例では、センスMOSQS1のソース用のパッドPDHS4は、センスMOS領域RG2の直上に配置されている。上述のように半導体チップCPHの主面の外周部にパッドPDHS4をもしも配置した場合には、接着層SD1におけるセンスMOS領域RG2の下方の位置に上記クラック113に相当するクラックが形成される可能性が高いため、図30~図34の第2変形例では、半導体チップCPHの主面において、センスMOS領域RG2を外周部ではなくできるだけ内側に配置するようにしている。このため、図30~図34の第2変形例では、半導体チップCPHの主面において、平面視で、メインMOS領域RG1に囲まれる位置にセンスMOS領域RG2を配置することにより、半導体チップCPHの主面における外周からパッドPDHS4までの距離間隔を大きくすることができるとともに、半導体チップCPHの主面に占めるメインMOS領域RG1の面積を大きくすることができる。半導体チップCPHの主面における外周からパッドPDHS4までの距離間隔を大きくすることにより、接着層SD1におけるセンスMOS領域RG2の下方の位置に、上記クラック113に相当するクラックが形成される可能性を低減することができ、それによって、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。また、半導体チップCPHの主面に占めるメインMOS領域RG1の面積を大きくすることにより、メインMOS領域RG1に形成されたパワーMOSQH1に流れる電流を大きくすることができ、出力電流上記ノードN1から出力される電流を大きくすることが可能になる。そして、図30~図34に示される第2変形例では、半導体チップCPHの主面において、平面視でセンスMOS領域RG2に重なる位置にセンスMOSQS1のソース用のパッドPDHS4を配置している。これにより、センスMOS領域RG2に形成されたセンスMOSQS1用のソース領域センスMOS領域RG2の上記半導体領域4に対応と、センスMOSQS1のソース用のパッドPDHS4とを、長いソース配線でつなぐ必要が無くなり、センスMOS領域RG2の直上に延在存在するソース配線10S2を上記開口部13から露出させてパッドPDHS4を形成することができる。このため、ソース配線10S2を短く小面積化することができるため、半導体チップCPHの主面に占めるメインMOS領域RG1の面積を大きくすることができる。半導体チップCPHの主面に占めるメインMOS領域RG1の面積を大きくすることにより、メインMOS領域RG1に形成されたパワーMOSQH1に流れる電流を大きくすることができ、出力電流上記ノードN1から出力される電流を大きくすることが可能になる。また、図30~図34の第2変形例でも、半導体チップCPHの主面において、ゲート用のパッドPDHGよりも、センスMOS領域RG2を内側に配置しているが、この点は、上記図10や図26のレイアウトと共通である。しかしながら、図30~図34の第2変形例では、平面視でセンスMOS領域RG2に重なる位置にセンスMOSQS1のソース用のパッドPDHS4を配置しているため、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4は、ゲート用のパッドPDHGよりも内側に配置された状態となる。換言すれば、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4よりも、ゲート用のパッドPDHGの方が、半導体チップCPHの主面の外周部に近くなるように、パッドPDHG,PDHS4を配置されている。つまり、半導体チップCPHの主面において、半導体チップCPHの主面の外周からセンスMOSQS1のソース用のパッドPDHS4までの距離間隔が、半導体チップCPHの主面の外周からゲート用のパッドPDHGまでの距離間隔よりも大きく長くなっている。これにより、接着層SD1におけるセンスMOS領域RG2の下方の位置にクラックが形成されるのを抑制または防止して、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上させるとともに、ゲート用のパッドPDHGにワイヤWAのような導電性部材を接続しやすくすることができる。また、図30~図34の第2変形例では、半導体チップCPHの主面において、センスMOS領域RG2は、平面視で、パワーMOSQH1のソース用のパッドPDHS1に囲まれているが、この点は、上記図10や図26のレイアウトと共通である。しかしながら、図30~図34の第2変形例では、平面視でセンスMOS領域RG2に重なる位置にセンスMOSQS1のソース用のパッドPDHS4を配置しているため、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4は、平面視で、パワーMOSQH1のソース用のパッドPDHS1に囲まれている。すなわち、パワーMOSQH1のソース用のパッドPDHS1に周囲を囲まれた位置にセンスMOSQS1のソース用のパッドPDHS4が配置されている。これにより、半導体チップCPHの主面におけるソース用のパッドPDHS4とセンスMOS領域RG2との間の距離間隔を大きくすることができるとともに、パワーMOSQH1のソース用のパッドPDHS1の面積を大きくすることができる。パワーMOSQH1のソース用のパッドPDHS1の面積を大きくすることにより、ソース用のパッドPDHS1に金属板MP1のような導電性部材を接続しやすくなる。また、パワーMOSQH1のソース用のパッドPDHS1の面積を大きくすることにより、ソース用のパッドPDHS1と金属板MP1との接続面積を大きくすることも可能になり、パワーMOSQH1のオン抵抗を低減でき、また、パワーMOSQH1に大電流を流しやすくなり、導通損失も低減できる。図30~図34に示される第2変形例の半導体チップCPHのチップレイアウトの他の構成は、上記図10~図16のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。また、パワーMOSQH1のソース用のパッドPDHS1に金属板MP1を接続し、センスMOSQS1のソース用のパッドPDHS4にはワイヤWAを接続するが、図30~図34に示される第2変形例のレイアウトの場合、パッドPDHS4へのワイヤWAの接続に金属板MP1が邪魔になる虞がある。このため、図30~図34に示される第2変形例の半導体チップCPHを使用して半導体装置SM1を製造する場合には、金属板MP1と、半導体チップCPHのパッドPDHS4と半導体チップCPCのパッドPDC3とのワイヤWAによる接続について、図35および図36の半導体装置SM1すなわち半導体装置SM1aのように工夫することが好ましい。図35は、図30~図34に示される第2変形例の半導体チップCPHを使用した場合の半導体装置SM1すなわち半導体装置SM1aの平面透視図であり、上記図2に対応するものであり、図36は、図35のC-C線の断面図であり、上記図7に対応するものである。図35および図36の半導体装置SM1以下半導体装置SM1aと称するは、以下の点が上記図2~図7の半導体装置SM1と相違している。すなわち、図35および図36の半導体装置SM1aでは、金属板MP1に開口部孔、貫通孔OPが形成されており、この開口部OPは、半導体チップCPHのパッドPDHS4を露出させる位置および形状に形成されている。そして、半導体チップCPHのパッドPDHS4と半導体チップCPCのパッドPDC3とをワイヤWAで接続しているが、このワイヤWAが金属板MP1の開口部OPを通過するようにしている。半導体装置SM1aを製造する際には、ワイヤボンディング工程の前に、半導体チップCPHおよびダイパッドDP3に対する金属板MP1の接合と半導体チップCPLおよびリード配線LBに対する金属板MP2の接合とを行うが、その際、半導体チップCPHのパッドPDHS4が平面視で金属板MP1の開口部OPから露出するように、金属板MP1を半導体チップCPHのパッドPDHS1に接合する。その後、ワイヤボンディング工程を行うが、その際、金属板MP1の開口部OPから露出する半導体チップCPHのパッドPDHS4と、半導体チップCPCのパッドPDC3とを、ワイヤWAで接続する。すなわち、金属板MP1の開口部OPから露出する半導体チップCPHのパッドPDHS4にワイヤWAの一端を接続し、半導体チップCPCのパッドPDC3にワイヤWAの他端を接続する。このように、半導体チップCPHのパッドPDHS4に一端が接続されたワイヤWAは、金属板MP1にも設けられた開口部OPを通って、他端が半導体チップCPCのパッドPDC3に接続される。これにより、上記図30~図34に示される第2変形例の半導体チップCPHを使用した場合でも、パッドPDHS4へのワイヤWAの接続に金属板MP1が邪魔になることなく、半導体装置SM1aを製造することができ、また、パッドPDHS4に接続したワイヤWAが金属板MP1に接触するのを的確に防止できるため、半導体装置SM1aの信頼性を、より向上することができる。図35および図36の半導体装置SM1aの他の構成は、上記図2~図7の半導体装置SM1と基本的には同じであるので、ここではその説明は省略する。また、図35および図36の半導体装置SM1aには、次に説明する第3変形例の半導体チップCPHも、好適に用いることができる。<半導体チップCPHの主面内のレイアウトの第3変形例について>図37~図39は、本実施の形態の半導体チップCPHの第3変形例のチップレイアウトを示す平面図であり、図37が上記図10、図26および図30に対応し、図38が上記図11、図27および図31に対応し、図39が上記図12、図28および図32に対応している。また、図40は、図37のE-E線の断面図であり、上記図16、図29および図33に対応するものである。また、図37のF-F線の断面図は、上記図34と同様である。図38と上記図27を比較すると分かるように、半導体チップCPHの主面におけるメインMOS領域RG1およびセンスMOS領域RG2のレイアウトについては、図38の第3比較例は上記図27の第1比較例と基本的には同じである但し、図27でセンスMOSQS1のソース用のパッドPDHS4を配置していた領域も、図38の第3比較例ではメインMOS領域RG1に含めた点は相違している。このため図37~図40の第3変形例でも、半導体チップCPHの主面において、平面視で、センスMOS領域RG2はメインMOS領域RG1に囲まれている、すなわち、パワーMOSQH1を構成するMOSFETすなわちパワーMOSQH1用の並列接続された複数の単位トランジスタセルを形成したメインMOS領域RG1に周囲を囲まれた位置にセンスMOS領域RG2を配置している。図37~図40に示される第3変形例のチップレイアウトは、上記図26~図29の第1変形例のチップレイアウトに対して、平面視でセンスMOS領域RG2に重なる位置にセンスMOSQS1のソース用のパッドPDHS4を配置した点が、主要な相違点であり、それ以外は、上記図26~図29の第1変形例と基本的には同じである。別の観点から見ると、平面視でセンスMOS領域RG2に重なる位置にセンスMOSQS1のソース用のパッドPDHS4を配置した点は、上記図30~図34の第2変形例と図37~図40に示される第3変形例とで共通である。しかしながら、ソース用のパッドPDHS1が形成されかつゲート配線10G1が形成されていない上記図30~図34の第2変形例に対して、図37~図40の第3変形例では、ソース用のパッドPDHS1の代わりに、ソース用のパッドPDHS1a,PDHS1bが形成され、かつゲート配線10G1も形成されている。図37~図40に示される第3変形例では、半導体チップCPHにおいて、上記図26~図29の第1変形例と同様のソース用のパッドPDHS1a,PDHS1bおよびゲート配線10G1が形成されている。しかしながら、図37~図40の第3変形例では、半導体チップCPHの主面において、平面視でセンスMOS領域RG2に重なる位置にセンスMOSQS1のソース用のパッドPDHS4を配置しているため、センスMOS領域RG2に形成されたセンスMOSQS1用のソース領域センスMOS領域RG2の上記半導体領域4に対応と、センスMOSQS1のソース用のパッドPDHS4とを、長いソース配線でつなぐ必要が無くなる。上記第1変形例では、半導体チップCPHの主面において、ソース配線10S2がソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間をゲート配線10G1に沿うように延在していたが、図37~図40の第3変形例では、平面視でセンスMOS領域RG2に重なる位置にセンスMOSQS1のソース用のパッドPDHS4を配置しているため、ソース配線10S2は、ゲート配線10G1に沿うように延在してはいない。図37~図40の第3変形例では、センスMOS領域RG2の直上にソース配線10S2を配置させ、このソース配線10S2を上記開口部13から露出させることで、パッドPDHS4を形成することができる。このため、ソース配線10S2を短く小面積化することができるため、半導体チップCPHの主面に占めるメインMOS領域RG1の面積を大きくすることができる。半導体チップCPHの主面に占めるメインMOS領域RG1の面積を大きくすることにより、メインMOS領域RG1に形成されたパワーMOSQH1に流れる電流を大きくすることができ、出力電流上記ノードN1から出力される電流を大きくすることが可能になる。また、上記図26~図29の第1変形例と同様、図37~図40の第3変形例でも、半導体チップCPHの主面において、平面視で、ソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間に、ゲート配線10G1を延在させることにより、ゲート抵抗を低減できる。このため、メインMOS領域RG1の各単位トランジスタセルの動作の遅延を抑制または防止でき、また、センスMOS領域RG2の各単位トランジスタセルの動作の遅延を抑制または防止できる。ここで、半導体チップCPHの主面において、平面視で、センスMOS領域RG2がメインMOS領域RG1に囲まれていることは、上記図10~図16のチップレイアウトや、上記第1、第2および第3変形例のチップレイアウトで共通である。また、半導体チップCPHの主面において、平面視で、ゲート用のパッドPDHGよりもセンスMOS領域RG2を内側に配置していることは、上記図10~図16のチップレイアウトや、上記第1、第2および第3変形例のチップレイアウトで共通である。また、半導体チップCPHの主面において、平面視で、ゲート用のパッドPDHGよりもセンスMOSQS1のソース用のパッドPDHS4を内側に配置していることは、上記第2および第3変形例のチップレイアウトで共通である。また、半導体チップCPHの主面において、平面視で、センスMOS領域RG2がパッドPDHS1に囲まれていることは、上記図10~図16のチップレイアウトおよび上記第2変形例のチップレイアウトで共通である。また、半導体チップCPHの主面において、平面視で、センスMOS領域RG2がパッドPDHS1a,PDHS1bに囲まれていることは、上記第1および第3変形例のチップレイアウトで共通である。また、上記第2変形例のチップレイアウトでは、半導体チップCPHの主面において、平面視で、センスMOSQS1のソース用のパッドPDHS4はパッドPDHS1に囲まれているが、上記第3変形例のチップレイアウトでは、半導体チップCPHの主面において、平面視で、センスMOSQS1のソース用のパッドPDHS4はパッドPDHS1a,PDHS1bに囲まれている。第2変形例の半導体チップCPHや第3変形例の半導体チップCPHは、上記図2~図7の半導体装置SM1にも使用可能であるが、図35および図36の半導体装置SM1aに使用すれば、より好適である。第3変形例のチップレイアウトの半導体チップCPHを用いた場合の半導体装置SM1aの構成は、上記第2変形例において図35および図36を参照して説明した通りであるので、ここではその繰り返しの説明は省略する。また、上記図10~図16のチップレイアウトや、上記図23および図24のチップレイアウト、あるいは上記第1変形例のチップレイアウトの半導体チップCPHは、上記図2~図7の半導体装置SM1に使用すれば好適であるが、図35および図36の半導体装置SM1aに使用することも可能である。従って、上記図10~図16のチップレイアウトや、上記図23および図24のチップレイアウト、あるいは上記第1変形例のチップレイアウトの半導体チップCPHを用いる場合は、上記図2~図7のような構造の半導体装置SM1とし、一方、上記第2変形例あるいは第3変形例のチップレイアウトの半導体チップCPHを用いる場合は、上記図35および図36のような構造の半導体装置SM1aとすることが好ましい。また、上記図2~図7の半導体装置SM1、後述の図41~図43の半導体装置SM1bおよび後述の図46~図48の半導体装置SM1dの場合、半導体チップCPHの主面において、センスMOS領域RG2が金属板MP1に平面視で重なることが好ましい。これにより、センスMOS領域RG2を半導体チップCPHの主面の外周から離れさせるとともに、金属板MP1と半導体チップCPHより特定的にはパワーMOSQH1のソース用のパッドとの接合面積を大きくすることができる。これにより、センスMOS領域RG2を半導体チップCPHの主面の外周から離れさせたことにより、上記クラック113に起因したセンスMOSQS1の検知精度の劣化を抑制または防止できるとともに、金属板MP1と半導体チップCPHとの接合面積を大きくしたことにより、パワーMOSQH1のオン抵抗を低減でき、導通損失を低減させることができる。また、この際、センスMOSQS1のソース用のパッドPDHS4が金属板MP1に平面視で重ならないようにすることで、センスMOSQS1のソース用のパッドPDHS4にワイヤWAを的確に接続できるようになる。また、上記35および図36の半導体装置SM1a、後述の図44および図45の半導体装置SM1c、図49および図50の半導体装置SM1eの場合、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4が、平面視で金属板MP1の開口部OPから露出することが好ましい。これにより、金属板MP1に接触することなく、センスMOSQS1のソース用のパッドPDHS4にワイヤWAを接続することができる。<半導体装置SM1の第4および第5変形例について>図41は、本実施の形態の半導体装置SM1の第4変形例すなわち半導体装置SM1bを示す平面透視図であり、上記図2に対応するものである。また、図42および図43は、図41の半導体装置SM1bの断面図であり、図41のG-G線の断面図が図42に対応し、図41のH-H線の断面図が図43に対応している。図41~図43に示される第4変形例の半導体装置SM1を、以下では、半導体装置SM1bと称することとする。図41~図43の半導体装置SM1bが上記図2~図7の半導体装置SM1と相違しているのは、半導体装置SM1bが、半導体チップCPCと半導体チップCPCを搭載するダイパッドDP1とを有していないことである。図41~図43の半導体装置SM1bでは、半導体チップCPCを有していないことに対応して、半導体チップCPHのゲート用のパッドPDHGおよびソース用のパッドPDHS4は、ワイヤWA単数または複数を通じて、それぞれ異なるリードLD5に電気的に接続されている。リードLD5は、複数のリードLDのうち、ダイパッドDP2,DP3に連結されていないリードである。また、図41~図43では、上記第1変形例の半導体チップCPHに相当するものを用いているが、半導体チップCPHに上記パッドPDHS2,PDHS3は図示していない。半導体チップCPHに上記パッドPDHS2,PDHS3を設けた場合には、このパッドPDHS2,PDHS3は、それぞれワイヤWA単数または複数を通じてリードLD5パッドPDHG,PDHS4のいずれともワイヤWAで接続されていないリードLD5に電気的に接続される。また、図41~図43の半導体装置SM1bでは、半導体チップCPCを有していないことに対応して、半導体チップCPLのゲート用のパッドPDLGは、ワイヤWA単数または複数を通じて、異なるリードLD5に電気的に接続されている。また、図41~図43では、上記パッドPDLS3,PDLS4は図示していない。半導体チップCPLに上記パッドPDLS3を設けた場合には、このパッドPDLS3は接着層SD2を介して金属板MP2の第1部分MP2aに接合される。また、半導体チップCPLに上記パッドPDLS4を設けた場合には、このパッドPDLS4は、ワイヤWA単数または複数を通じてリードLD5パッドPDHG,PDHS2,PDHS3,PDHS4のいずれともワイヤWAで接続されていないリードLD5に電気的に接続される。半導体装置SM1bの他の構成は、上記図2~図7の半導体装置SM1と基本的には類似しているので、ここではその説明は省略する。半導体チップCPCに相当するものは、半導体装置SM1bには内蔵されておらず、半導体チップCPCに相当する半導体チップあるいはその半導体チップをパッケージ化した半導体装置は、例えば上記配線基板21に半導体装置SM1bとともに実装される。この上記配線基板21に実装された半導体チップ半導体チップCPCに相当する半導体チップと半導体装置SM1bのリードLDとは上記配線基板21の配線を通じで電気的に接続され、上記図1の回路図のような構成が得られる。このため、半導体装置SM1bに内蔵された半導体チップCPH,CPLに形成されたパワーMOSQH1,QL1およびセンスMOSQS1は、半導体装置SM1bの外部の半導体チップあるいはその半導体チップをパッケージ化した半導体装置によって制御される。図41~図43の半導体装置SM1bと後述の図44および図45の半導体装置SM1cは、半導体チップCPHとして、上記図10~図16のチップレイアウト、上記図23~図25のチップレイアウト、上記第1、第2および第3変形例のチップレイアウトのいずれについても適用することができる。但し、上記図10~図16のチップレイアウト、上記図23~図25のチップレイアウトおよび上記第1変形例のチップレイアウトの半導体チップCPHを用いる場合は、図41~図43の半導体装置SM1bを適用し、上記第2および第3変形例のチップレイアウトの半導体チップCPHを用いる場合は、後述の図44および図45の半導体装置SM1cを適用すれば、より好ましい。図44は、本実施の形態の半導体装置SM1の第5変形例すなわち半導体装置SM1cを示す平面透視図であり、上記図2や図41に対応するものである。また、図45は、図44の半導体装置SM1cの断面図であり、図44のH1-H1線の断面図が図45に対応している。図44および図45に示される第5変形例の半導体装置SM1を、以下では、半導体装置SM1cと称することとする。図44および図45の半導体装置SM1cは、以下の点が上記図41~図43の半導体装置SM1bと相違している。すなわち、図44および図45の半導体装置SM1cでは、金属板MP1に開口部孔、貫通孔OPが形成されており、この開口部OPは、半導体チップCPHのパッドPDHS4を露出させる位置および形状に形成されている。そして、半導体チップCPHのパッドPDHS4とリードLD5とをワイヤWAで接続しているが、このワイヤWAが金属板MP1の開口部OPを通過するようにしている。すなわち、半導体チップCPHのパッドPDHS4に一端が接続されたワイヤWAは、金属板MP1にも設けられた開口部OPを通って、他端がリードLD5に接続されている。これにより、上記図44および図45に示される第2および第3変形例の半導体チップCPHを使用した場合でも、パッドPDHS4へのワイヤWAの接続に金属板MP1が邪魔になることなく、半導体装置SM1cを製造することができ、また、パッドPDHS4に接続したワイヤWAが金属板MP1に接触するのを的確に防止できるため、半導体装置SM1cの信頼性を向上することができる。なお、半導体装置SM1cは、上記図35および図36の半導体装置SM1aから、半導体チップCPCと半導体チップCPCを搭載するダイパッドDP1とを除いたものとみなすこともできる。すなわち、上記図2~図7の半導体装置SM1と上記図41~図43の半導体装置SM1bとの相違点が、上記図35および図36の半導体装置SM1aと図44および図45の半導体装置SM1cとの相違点である。<半導体装置SM1の第6および第7変形例について>図46は、本実施の形態の半導体装置SM1の第6変形例すなわち半導体装置SM1dを示す平面透視図であり、上記図2に対応するものである。また、図47および図48は、図46の半導体装置SM1dの断面図であり、図46のJ-J線の断面図が図47に対応し、図46のK-K線の断面図が図48に対応している。図46~図48に示される第6変形例の半導体装置SM1を、以下では、半導体装置SM1dと称することとする。図46~図48の半導体装置SM1dが上記図41~図43の半導体装置SM1bと相違しているのは、半導体装置SM1dが、更に、半導体チップCPLと半導体チップCPLを搭載するダイパッドDP3と金属板MP2とを有していないことである。また、図46~図48の半導体装置SM1dでは、半導体チップCPLおよびダイパッドDP3を有していないことに対応して、半導体チップCPHのソース用のパッドPDHS1は、金属板MP1を介してリード配線LBに電気的に接続されている。すなわち、金属板MP1の上記第1部分MP1aは、接着層SD2を介して半導体チップCPHのソース用のパッドPDHS1と接合されて電気的に接続され、金属板MP1の上記第2部分MP1bは、接着層SD3を介してリード配線LBの上面と接合されて電気的に接続されている。図46~図48の半導体装置SM1dの他の構成は、上記図41~図43の半導体装置SM1bと基本的には類似しているので、ここではその説明は省略する。半導体チップCPC,CPLに相当するものは、半導体装置SM1dには内蔵されておらず、半導体チップCPC,CPLに相当する半導体チップあるいはその半導体チップをパッケージ化した半導体装置は、例えば上記配線基板21に半導体装置SM1dとともに実装される。この上記配線基板21に実装された半導体チップ半導体チップCPC,CPLに相当する半導体チップと半導体装置SM1dのリードLDとは上記配線基板21の配線を通じで電気的に接続され、上記図1の回路図のような構成が得られる。このため、半導体装置SM1dに内蔵された半導体チップCPHに形成されたパワーMOSQH1およびセンスMOSQS1と半導体装置SM1dの外部に設けられたパワーMOSQL1とは、半導体装置SM1dの外部の半導体チップあるいはその半導体チップをパッケージ化した半導体装置によって制御される。図46~図48の半導体装置SM1dと後述の図49および図50の半導体装置SM1eは、半導体チップCPHとして、上記図10~図16のチップレイアウト、上記図23~図25のチップレイアウト、上記第1、第2および第3変形例のチップレイアウトのいずれについても適用することができる。但し、上記図10~図16のチップレイアウト、上記図23~図25のチップレイアウトおよび上記第1変形例のチップレイアウトの半導体チップCPHを用いる場合は、図46~図48の半導体装置SM1dを適用し、上記第2および第3変形例のチップレイアウトの半導体チップCPHを用いる場合は、後述の図49および図50の半導体装置SM1eを適用すれば、より好ましい。図49は、本実施の形態の半導体装置SM1の第7変形例すなわち半導体装置SM1eを示す平面透視図であり、上記図2や図46に対応するものである。また、図50は、図49の半導体装置SM1eの断面図であり、図49のM-M線の断面図が図50に対応している。図49および図50に示される第7変形例の半導体装置SM1を、以下では、半導体装置SM1eと称することとする。図49および図50の半導体装置SM1eは、以下の点が上記図46~図48の半導体装置SM1dと相違している。すなわち、図49および図50の半導体装置SM1eでは、金属板MP1に開口部孔、貫通孔OPが形成されており、この開口部OPは、半導体チップCPHのパッドPDHS4を露出させる位置および形状に形成されている。そして、半導体チップCPHのパッドPDHS4とリードLD5とをワイヤWAで接続しているが、このワイヤWAが金属板MP1の開口部OPを通過するようにしている。すなわち、半導体チップCPHのパッドPDHS4に一端が接続されたワイヤWAは、金属板MP1にも設けられた開口部OPを通って、他端がリードLD5に接続されている。これにより、上記第2および第3変形例の半導体チップCPHを使用した場合でも、パッドPDHS4へのワイヤWAの接続に金属板MP1が邪魔になることなく、半導体装置SM1eを製造することができ、また、パッドPDHS4に接続したワイヤWAが金属板MP1に接触するのを的確に防止できるため、半導体装置SM1eの信頼性を向上することができる。なお、図49および図50の半導体装置SM1eは、上記図44および図45の半導体装置SM1cから、半導体チップCPLと半導体チップCPLを搭載するダイパッドDP3と金属板MP2とを除いたものとみなすこともできる。すなわち、上記図41~図43の半導体装置SM1bと図46~図48の半導体装置SM1dとの相違点が、上記図44および図45の半導体装置SM1cと図49および図50の半導体装置SM1eとの相違点である。以上、これまで半導体装置SM1の第4~7変形例について説明してきたが、纏めると、制御回路CLCが形成された半導体チップCPCと、ハイサイドスイッチ用の電界効果トランジスタであるパワーMOSQH1が形成された半導体チップCPHと、ロウサイドスイッチ用の電界効果トランジスタであるパワーMOSQL1が形成された半導体チップCPLとを、1つの半導体パッケージに集約する場合でも、それらを個別に半導体パッケージに収め、配線基板上でそれぞれ電気的に結線する場合でも、図1に示す回路図の構成を実現するものであれば、本実施の形態1で述べた主な特徴は、いずれの場合にも適用可能である。また、他の形態として、上記金属板MP1,MP2の代わりに、ボンディングワイヤを用いることもできる。図51は、上記図2~図7の半導体装置SM1において、上記金属板MP1,MP2の代わりにボンディングワイヤ例えばワイヤWAを用いた場合を示す半導体装置の平面透視図であり、上記図2に対応するものである。上記図2の場合は、半導体チップCPHのパッドPDHS1とダイパッドDP3とを金属板MP1を介して電気的に接続し、半導体チップCPLのパッドPDLS1,PDLS2,PDLS3とリード配線LBとを金属板MP1を介して電気的に接続していた。それに対して、図51の場合は、半導体チップCPHのパッドPDHS1とダイパッドDP3とをワイヤWA単数または複数、好ましくは複数を介して電気的に接続し、半導体チップCPLのパッドPDLS1,PDLS2,PDLS3とリード配線LBとをワイヤWA単数または複数、好ましくは複数を介して電気的に接続している。このような場合上記金属板MP1,MP2の代わりにボンディングワイヤを用いた場合であっても、本実施の形態1で述べた主な特徴を適用することで同様の効果を得ることができる。但し、上記図2~図7のように金属板MP1,MP2を用いた場合には、図51のように金属板MP1,MP2の代わりにボンディングワイヤを用いた場合に比べて、パワーMOSQH1,QL1のオン抵抗を、より低減することができるため、パッケージ抵抗をより低減することができ、導通損失をより低減することができる。また、金属板MP1,MP2の代わりにワイヤWAを用いる場合、半導体チップCPHのパッドPDHS1とダイパッドDP3とを接続するワイヤWAと、半導体チップCPLのパッドPDLS1,PDLS2,PDLS3とリード配線LBとを接続するワイヤWAとは、半導体チップCPH,CPLのパッドと半導体チップCPCのパッドとを接続するワイヤWAよりも太いワイヤとすることもでき、また、材質ワイヤを構成する金属の種類を変えることもできる。また、上記第4~第7の変形例において、上記金属板MP1,MP2の代わりにボンディングワイヤを用いることも可能である。実施の形態2上記実施の形態1では、半導体チップCPH,CPLの表面側にソース用のパッドとゲート用のパッドとが形成され、裏面側にドレイン用の裏面電極が形成されていたが、半導体チップCPH,CPLにおいてトレンチ型ゲート型MOSFETの代わりにLDMOSFETを形成することで、表面側のソース用のパッドをドレイン用のパッドに換え、ドレイン用の裏面電極をソース用の裏面電極に換えることもできる。本実施の形態では、この場合について説明する。すなわち、上記実施の形態1では、半導体チップCPH,CPLは、トレンチ型ゲート構造を有する縦型のMOSFETが形成された半導体チップであり、上記パワーMOSQH1,QL1およびセンスMOSQS1は、それぞれ、トレンチゲート型MISFETによって形成されていた。それに対して、本実施の形態では、半導体チップCPH,CPLは、LDMOSFETが形成された半導体チップであり、上記パワーMOSQH1,QL1およびセンスMOSQS1は、それぞれ、LDMOSFETLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistor、横方向拡散MOSFETによって形成されている。そして、半導体チップCPHの上記パッドPDHGは、上記実施の形態1ではパワーMOSQH1およびセンスMOSQS1のゲート用のパッドであったが、本実施の形態でも、パワーMOSQH1およびセンスMOSQS1のゲート用のパッドである。しかしながら、半導体チップCPHの上記パッドPDHS1,PDHS2,PDHS3は、上記実施の形態1ではパワーMOSQH1のソース用のパッドであったが、本実施の形態では、パワーMOSQH1のドレイン用のパッドである。また、半導体チップCPHの上記パッドPDHS4は、上記実施の形態1ではセンスMOSQS1のソース用のパッドであったが、本実施の形態では、センスMOSQS1のドレイン用のパッドである。また、半導体チップCPHの上記裏面電極BE1は、上記実施の形態1ではパワーMOSQH1およびセンスMOSQS1のドレイン用の裏面電極であったが、本実施の形態では、パワーMOSQH1およびセンスMOSQS1のソース用の裏面電極である。また、半導体チップCPLの上記パッドPDLGは、上記実施の形態1ではパワーMOSQL1のゲート用のパッドであったが、本実施の形態でも、パワーMOSQL1のゲート用のパッドである。しかしながら、半導体チップCPLの上記パッドPDLS1,PDLS2,PDLS3,PDLS4は、上記実施の形態1ではパワーMOSQL1のソース用のパッドであったが、本実施の形態では、パワーMOSQL1のドレイン用のパッドである。また、半導体チップCPLの上記裏面電極BE2は、上記実施の形態1ではパワーMOSQLのドレイン用の裏面電極であったが、本実施の形態では、パワーMOSQL1のソース用の裏面電極である。このような構成本実施の形態の半導体チップCPH,CPLの場合にも、上記実施の形態1の主な特徴を適用することができる。なお、トレンチ型ゲート型MOSFETの代わりにLDMOSFETが形成された場合の半導体チップCPHの構成を、図52~図56を参照して説明する。図52および図53は、トレンチ型ゲート型MOSFETの代わりにLDMOSFETが形成された場合の半導体チップCPHの要部断面図であり、図52にはメインMOS領域RG1の要部断面図が示され、図53にはセンスMOS領域RG2の要部断面図が示されている。また、図54~図56は、本実施の形態の半導体チップCPHのチップレイアウトを示す平面図であり、図54が上記図10や図26に対応し、図55が上記図11や図27に対応し、図56が上記図12や図28に対応している。なお、図54~図56のチップレイアウトは、上記第1の実施の形態の第1変形例図26~図28のチップレイアウトに本実施の形態を適用した場合に対応している。また、以下では、半導体チップCPHの構成について図52~図56を参照して説明するが、半導体チップCPLの構成についても、センスMOS領域RG2が無いこと以外は基本的には同様の説明を適用することができる。上記パワーMOSQH1は、半導体チップCPHを構成する半導体基板以下、単に基板という31の主面に形成されている。図52および図53に示されるように、基板31は、p型単結晶シリコンなどからなる基板本体半導体基板、半導体ウエハ31aと、基板本体31aの主面上に形成された、例えばp-型単結晶シリコンからなるエピタキシャル層半導体層31bと、を有している。このため、基板31は、いわゆるエピタキシャルウエハである。このエピタキシャル層31bには、絶縁体からなる素子分離領域ここでは図示せずが形成されている。素子分離領域は、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成されている。素子分離領域により、半導体基板31の主面エピタキシャル層31bの主面にメインMOS領域RG1用の活性領域とセンスMOS領域RG2用の活性領域とが規定形成され、メインMOS領域RG1用の活性領域にLDMOSFETのセル単位LDMOSFET素子が複数形成され、センスMOS領域RG2用の活性領域にLDMOSFETのセル単位LDMOSFET素子が複数形成されている。上記パワーMOSQH1用は、メインMOS領域RG1の活性領域に設けられたこれら複数の単位LDMOSFETセルが並列に接続されることで形成され、上記センスMOSQS1は、センスMOS領域RG2の活性領域に設けられたこれら複数の単位LDMOSFETセルが並列に接続されることで形成されている。エピタキシャル層31bの主面の一部には、LDMOSFETのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するp型ウエル33が形成されている。p型ウエル33の表面には、酸化シリコンなどからなるゲート絶縁膜34を介してLDMOSFETのゲート電極35が形成されている。ゲート電極35は、例えばn型の多結晶シリコン膜の単体膜あるいはn型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極35の側壁には、酸化シリコンなどからなるサイドウォールスペーサ側壁絶縁膜36が形成されている。エピタキシャル層31bの内部のチャネル形成領域ゲート電極35の直下の領域を挟んで互いに離間する領域には、LDMOSFETのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接する第1のn-型ドレイン領域37と、第1のn-型ドレイン領域に接し、チャネル形成領域から離間して形成された第2のn-型ドレイン領域38と、第2のn-型ドレイン領域に接し、チャネル形成領域からさらに離間して形成されたn型ドレイン領域ドレイン高濃度領域、高濃度n型ドレイン領域39とからなる。これら第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39のうち、ゲート電極35に最も近い第1のn-型ドレイン領域37は不純物濃度が最も低く、ゲート電極35から最も離間したn型ドレイン領域39は不純物濃度が最も高い。また、第2のn-型ドレイン領域38の接合深さは、第1のn-型ドレイン領域37の接合深さとほぼ同じであるが、n型ドレイン領域39は、第2のn-型ドレイン領域38および第1のn-型ドレイン領域37に比べて浅く形成されている。第1のn-型ドレイン領域第1の低濃度n型ドレイン領域、第1のn型LDD領域37は、ゲート電極35に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極35の側壁下部で終端している。また、第2のn-型ドレイン領域第2の低濃度n型ドレイン領域、第2のn型LDD領域38は、ゲート電極35のドレイン側の側壁に形成されたサイドウォールスペーサ36に対して自己整合的に形成されることから、ゲート長方向に沿ったサイドウォールスペーサ36の膜厚に相当する分、ゲート電極35から離間して形成される。LDMOSFETのソースは、チャネル形成領域に接するn-型ソース領域40と、n-型ソース領域40に接し、チャネル形成領域から離間して形成され、n-型ソース領域40よりも不純物濃度が高いn型ソース領域41とからなる。n-型ソース領域40は、ゲート電極35に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極35の側壁下部で終端している。また、n-型ソース領域40の下部に、p型ハロー領域図示せずを形成することもでき、このp型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。n型ソース領域41は、ゲート電極35のソース側の側壁に形成されたサイドウォールスペーサ36に対して自己整合的に形成されているため、n型ソース領域41は、n-型ソース領域40に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ36の膜厚に相当する分、チャネル形成領域から離間して形成されている。n型ソース領域41の底部の位置は、n-型ソース領域40の底部の位置よりも深い。このように、ゲート電極35とn型ドレイン領域39との間に介在する低濃度n型ドレイン領域n型LDD領域を二重構造とし、ゲート電極35に最も近い第1のn-型ドレイン領域37の不純物濃度を相対的に低く、ゲート電極35から離間した第2のn-型ドレイン領域38の不純物濃度を相対的に高くしている。これにより、ゲート電極35とドレインとの間に空乏層が広がるようになる結果、ゲート電極35とその近傍の第1のn-型ドレイン領域37との間に形成される帰還容量Cgdは小さくなる。また、第2のn-型ドレイン領域38の不純物濃度が高いことから、オン抵抗Ronも小さくなる。第2のn-型ドレイン領域38は、ゲート電極35から離間した位置に形成されているために、帰還容量Cgdに及ぼす影響は僅かである。このため、オン抵抗Ronと帰還容量Cgdを共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。なお、本願において、MOSFETまたはLDMOSFETというときは、ゲート絶縁膜に酸化膜酸化シリコン膜を用いたMISFETだけでなく、酸化膜酸化シリコン膜以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。ここで、LDMOSFETは、MISFETMetalInsulatorSemiconductorFieldEffectTransistor:MIS型電界効果トランジスタ素子であるが、次のような特徴第1~第3の特徴を有するMISFET素子である。第1の特徴として、LDMOSFETは、短いチャネル長で高電圧動作を可能とするために、ゲート電極35のドレイン側にLDDLightlydopeddrain領域が形成されている。すなわち、LDMOSFETのドレインは、高不純物濃度のn型領域ここではn型ドレイン領域39と、それよりも低不純物濃度のLDD領域ここでは第1のn-型ドレイン領域37および第2のn-型ドレイン領域38とから構成され、n型領域n型ドレイン領域39はLDD領域を介してゲート電極35またはゲート電極35の下のチャネル形成領域から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のLDD領域における電荷量不純物濃度、およびゲート電極35の端部とn型ドレイン領域ドレイン高濃度領域39との間の平面エピタキシャル層31bの主面に沿った距離は、LDMOSFETのブレークダウン電圧が最大値となるように最適化しなければならない。第2の特徴として、LDMOSFETは、ソース側のソース形成領域n-型ソース領域40およびn型ソース領域41とチャネル形成領域とに、パンチスルーストッパ用のp型ウエルp型ベース領域33が形成されている。LDMOSFETのドレイン側ドレイン形成領域では、このp型ウエル33は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。第3の特徴として、LDMOSFETは、ソースここではn-型ソース領域40およびn型ソース領域41からなるソース領域とドレインここでは第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39からなるドレイン領域とが、ゲート電極35に対して非対称な構造を有している。n型ソース領域41の端部n-型ソース領域40と接する側とは反対側の端部には、n型ソース領域41と接するp型打抜き層p型半導体領域44が形成されている。p型打抜き層44の表面近傍には、p型打抜き層44よりも高不純物濃度のp型半導体領域45が形成されている。p型打抜き層44は、LDMOSFETのソースと基板本体31aとを電気的に接続するための導電層であり、例えばエピタキシャル層31bに形成した溝の内部に埋め込んだp型多結晶シリコン膜によって形成される。p型打抜き層44の先端部底部は、基板本体31aに達している。p型打抜き層44は、基板31に形成した溝に埋め込んだ金属層により形成することもできる。n型ソース領域41およびp型半導体領域45の表面上部に金属シリサイド層例えばニッケルシリサイド層またはコバルトシリサイド層49がサリサイドSalicide:SelfAlignedSilicide技術などにより形成され、この金属シリサイド層49を介して、n型ソース領域41とp型半導体領域45とが電気的に接続されている。エピタキシャル層31bの主面上には、ゲート電極35およびサイドウォールスペーサ36を覆うように、絶縁膜層間絶縁膜46が形成されている。絶縁膜46は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜46の上面は平坦化されている。絶縁膜46には、コンタクトホール開口部、スルーホール、貫通孔が形成され、コンタクトホール内には、タングステンW膜を主体とするプラグ接続用埋込導体48が埋め込まれている。コンタクトホールおよびそれを埋め込むプラグ48は、ドレインn型ドレイン領域39やゲート電極35などの上部に形成されている。プラグ48が埋め込まれた絶縁膜46上には、アルミニウムAlなどを主体とする導電体膜からなる配線第1層配線M1が形成されている。配線M1は、プラグ48が埋め込まれた絶縁膜46上に形成した導電体膜をパターニングすることにより形成されている。また、プラグ48を形成することなく、配線M1用の導電体膜をコンタクトホール内を埋めるように絶縁膜46上に形成し、この導電体膜をパターニングして、コンタクトホール内を埋めるプラグ部分と一体化された配線M1を形成することもでき、この場合、プラグ48は配線M1と同材料で構成されかつ配線M1と一体化されたものとなる。配線M1は、ゲート配線M1Gとドレイン配線M1D1,M1D2とを有している。このうち、ゲート配線M1Gは、メインMOS領域RG1およびセンスMOS領域RG2に形成されているゲート電極7に、プラグ48を介して電気的に接続されている。ドレイン配線M1D1は、メインMOS領域RG1に形成されているn型ドレイン領域39に、プラグ48を介して電気的に接続されている。ドレイン配線M1D2は、センスMOS領域RG2に形成されているn型ドレイン領域39に、プラグ48を介して電気的に接続されている。配線M1は、ポリイミド樹脂などからなる絶縁性の保護膜絶縁膜50により覆われている。すなわち、絶縁膜46上に、配線M1を覆うように、保護膜50が形成されている。この保護膜50は、半導体チップCPHの最上層の膜絶縁膜である。保護膜50には複数の開口部51が形成されており、各開口部51からは、配線M1の一部が露出されている。開口部51から露出する配線M1が、パッド電極ボンディングパッドとなっている。すなわち、開口部51から露出するゲート配線M1Gによって、上記パワーMOSQH1およびセンスMOSQS1のゲート用の上記パッドPDHGが形成されている。また、開口部51から露出するドレイン配線M1D1によって、上記パワーMOSQH1のドレイン用の上記パッドPDHS1,PDHS2,PDHS3が形成されている。また、開口部51から露出するドレイン配線M1D2によって、上記センスMOSQS1のドレイン用の上記パッドPDHS4が形成されている。上記パワーMOSQH1のドレイン用の上記パッドPDHS1,PDHS2,PDHS3は、最上層の保護膜50によって分離されるが、ドレイン配線M1D1を通じて互いに電気的に接続される。一方、ドレイン配線M1D2は、ドレイン配線M1D1とは分離されているため、センスMOSQS1のドレイン用の上記パッドPDHS4は、パワーMOSQH1のドレイン用の上記パッドPDHS1,PDHS2,PDHS3とは、短絡せずに電気的に分離される。パッドPDHS1,PDHS2,PDHS3,PDHS4,PDHGの表面にはすなわち開口部51の底部で露出する部分の配線M1上には、メッキ法などで上記金属層14と同様の金属層ここでは図示せずを形成する場合もある。基板31の裏面エピタキシャル層31bが形成されている側の主面とは反対側の主面には、裏面電極BE1が形成されているが、上記実施の形態1では裏面電極BE1はドレイン用の裏面電極であったが、本実施の形態では、裏面電極BE1はソース用の裏面電極である。裏面電極BE1は、半導体チップCPHを構成する基板31の裏面全体に形成されている。メインMOS領域RG1およびセンスMOS領域RG2のエピタキシャル層31bに形成されたLDMOSFETのソースn-型ソース領域40およびn型ソース領域41は、金属シリサイド層49やp型打抜き層44を介して基板本体31aに電気的に接続され、更に基板本体31aを介して、ソース用の裏面電極BE1に電気的に接続されている。メインMOS領域RG1のエピタキシャル層31bに形成されたLDMOSFETのドレイン第1のn-型ドレイン領域、第2のn-型ドレイン領域38およびn型ドレイン領域39は、プラグ48n型ドレイン領域39上に配置されたプラグ48、ドレイン配線M1D1を介して、ドレイン用のパッドPDHS1,PDHS2,PDHS3に電気的に接続されている。センスMOS領域RG2のエピタキシャル層31bに形成されたLDMOSFETのドレイン第1のn-型ドレイン領域、第2のn-型ドレイン領域38およびn型ドレイン領域39は、プラグ48n型ドレイン領域39上に配置されたプラグ48、ドレイン配線M1D2を介して、ドレイン用のパッドPDHS4に電気的に接続されている。メインMOS領域RG1およびセンスMOS領域RG2のエピタキシャル層31に形成されたLDMOSFETのゲート電極35は、プラグ48ゲート電極35上に配置されたプラグ48およびゲート配線M1Gを介して、ゲート用のパッドPDHGに電気的に接続されている。このように、本実施の形態では、半導体チップCPH内にパワーMOSQH1用のLDMOSFETとセンスMOSQS1用のLDMOSFETとが形成されている。そして、本実施の形態では、半導体チップCPHの主面上面、表面に上記パッドPDHS1,PDHS2,PDHS3,PDHS4がドレイン用のパッドとして形成され、半導体チップCPHの裏面に上記パッドPDHGがゲート用のパッドとして形成され、半導体チップCPHの裏面に上記裏面電極BE1がソース用の裏面電極として形成されている。また、本実施の形態において、半導体チップCPLの構造断面構造は、半導体チップCPHの構造断面構造と基本的には同じであり、半導体チップCPLは、上記基板31と同様の基板にLDMOSFETが形成された半導体チップであり、半導体チップCPHに形成されている各単位LDMOSFETセルの構成は、半導体チップCPHにおける各単位LDMOSFETセルと基本的には同じである。但し、半導体チップCPLでは、センスMOSQS1は形成されずに、上記メインMOS領域RG1とセンスMOS領域RG2とを合わせた領域全体にパワーMOSQL1を構成する複数の単位LDMOSFETセルが形成され、それら複数の単位LDMOSFETセルが並列に接続されることでパワーMOSQL1が形成されている。半導体チップCPHにおけるメインMOS領域RG1、センスMOS領域RG2、パッドPDHG,PDHS1,PDHS2,PDHS3,PDHS4のレイアウトについては、上記図26~図28上記第1の実施の形態の第1変形例のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。また、半導体チップCPHにおけるゲート配線M1G、ドレイン配線M1D1およびドレイン配線M1D2のレイアウトについては、上記図26~図28上記第1の実施の形態の第1変形例のチップレイアウトにおけるゲート配線M1G、ソース配線10S1およびソース配線10S2とそれぞれ基本的には同じであるので、ここではその説明は省略する。また、上記図10~図12のチップレイアウト、上記23~図25のチップレイアウト、上記実施の形態1の第2、第3および第4変形例のチップレイアウトの半導体チップCPHについても、本実施の形態を適用することができる。すなわち、上記実施の形態1の半導体チップCPH,CPLにおいて、トレンチ型ゲート型MOSFETの代わりにLDMOSFETを形成することで、チップ表面側のソース用のパッドパッドPDHS1,PDHS2,PDHS3,PDHS4をドレイン用のパッドに代え、チップ裏面側のドレイン裏面電極裏面電極BE1をソース裏面電極に代え、ソース配線をドレイン配線に代えることができる。そのような場合にも、上記実施の形態1は有効であり、その繰り返しの説明は省略するが、一例として、上記図46~図48の半導体装置SM1dに本実施の形態の半導体チップCPHを適用した場合について説明する。図57は、上記図46~図48に示される上記実施の形態1の第6変形例の半導体装置SM1dに本実施の形態の半導体チップCPHを適用した場合を示す平面透視図であり、上記図46に対応するものである。図58および図59は、図57の半導体装置SM1fの断面図であり、それぞれ上記図47および図48に対応するものであり、図57のJ-J線の断面図が図58に対応し、図57のK-K線の断面図が図59に対応している。本実施の形態の半導体チップCPHを適用した図57~図59に示される半導体装置SM1dを、以下では、半導体装置SM1fと称することとする。半導体チップCPHの相違点については上述したので、それ以外についての、上記図46~図48の半導体装置SM1dと図57~図59の半導体装置SM1fとの相違点は、以下の通りである。すなわち、上記図46~図48の半導体装置SM1dでは、半導体チップCPHのパッドPDHS1a,PDHS1bが金属板MP1を介してリード配線LBに電気的に接続され、このパッドPDHS1a,PDHS1bがパワーMOSQH1のソース用のパッドであるため、パッドPDHS1a,PDHS1bに金属板MP1で接続されたリード配線LBは、パワーMOSQH1のソース用のリード配線であった。また、上記図46~図48の半導体装置SM1dでは、半導体チップCPHのパッドPDHS4がワイヤWAを介してリードLD5に電気的に接続され、このパッドPDHS4がセンスMOSQS1のソース用のパッドであるため、パッドPDHS4にワイヤWAで接続されたリードLD5は、センスMOSQS1のソース用のリードであった。また、上記図46~図48の半導体装置SM1dでは、半導体チップCPHの上記裏面電極BE1がドレイン用の裏面電極であるため、半導体チップCPHの上記裏面電極BE1に上記接着層SD1を介して電気的に接続されたダイパッドDP2およびダイパッドDP2に連結されたリードLD1は、パワーMOSQH1およびセンスMOSQS1のドレイン用のダイパッドおよびリードであった。それに対して、図57~図59の半導体装置SM1fでは、半導体チップCPHのパッドPDHS1a,PDHS1bが金属板MP1を介してリード配線LBに電気的に接続され、このパッドPDHS1a,PDHS1bがパワーMOSQH1のドレイン用のパッドであるため、パッドPDHS1a,PDHS1bに金属板MP1で接続されたリード配線LBは、パワーMOSQH1のドレイン用のリード配線である。また、図57~図59の半導体装置SM1fでは、半導体チップCPHのパッドPDHS4がワイヤWAを介してリードLD5に電気的に接続され、このパッドPDHS4がセンスMOSQS1のドレイン用のパッドであるため、パッドPDHS4にワイヤWAで接続されたリードLD5は、センスMOSQS1のドレイン用のリードである。また、図57~図59の半導体装置SM1fでは、半導体チップCPHの上記裏面電極BE1がソース用の裏面電極であるため、半導体チップCPHの上記裏面電極BE1に上記接着層SD1を介して電気的に接続されたダイパッドDP2およびダイパッドDP2に連結されたリードLD1は、パワーMOSQH1およびセンスMOSQS1のソース用のダイパッドおよびリードである。図57~図59の半導体装置SM1fの他の構成は、上記図46~図48の半導体装置SM1dと基本的には同じであるので、ここではその説明は省略する。また、上記図49および図50の半導体装置SM1eに本実施の形態を適用する場合も、相違点は、図57~図59の半導体装置SM1fに関して説明した場合と同様である。また、上記図2~図7の半導体装置SM1、上記図35および図36の半導体装置SM1a、上記図41~図43の半導体装置SM1b、上記図44および図45の半導体装置SM1cに、本実施の形態の半導体チップCPH,CPLを適用することもできる。図60は、本実施の形態を適用した場合の回路図であり、上記実施の形態1の図1に対応するものである。上記実施の形態1の半導体チップCPHでは、パワーMOSQH1のドレインとセンスMOSQS1のドレインとが共通であったが、本実施の形態の半導体チップCPHでは、パワーMOSQH1のソースとセンスMOSQS1のソースとが共通である。これに伴い、上記図1の回路を図60のような回路に変更することが好ましい。すなわち、上記実施の形態1では、パワーMOSQH1に流れる電流Idhは出力ノードN1から出力されるが、センスMOSQS1に流れる電流Iseは、出力ノードN1から出力されない。このため、上記実施の形態1では、上記図1のように、電流Iseを直接利用し、電流Iseを抵抗RSTに流して電流Iseの値を検出実際には電圧に変換して検出することができる。一方、本実施の形態の場合、パワーMOSQH1のソースとセンスMOSQS1のソースとが共通であるため、パワーMOSQH1に流れる電流IdhとセンスMOSQS1に流れる電流Iseとの合計が、出力ノードN1から出力される。このため、図60の回路では、センスMOSQS1に流れる電流Iseに等しい電流Irefを生成し、この電流Irefを抵抗RSTに流して電流Iseの値を検出実際には電圧に変換して検出することにより、間接的にセンスMOSQS1に流れる電流Iseの値を検出することができる。それ以外については、図60の回路の場合も、上記図1を参照して行った説明と基本的には同じであるので、ここではその説明は省略する。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"