"以下の工程を含む半導体装置の製造方法:a第1の不純物濃度の第1の半導体層および、これと境界を接し、これと同一導電型であって第2の不純物濃度の第2の半導体層を有する第1導電型のシリコン系単結晶ウエハを準備する工程;b前記ウエハの前記第2の半導体層側の第1の主面側から前記第1の半導体層側の第2の主面側に向けて、前記第2の半導体層を貫通し、前記第1の半導体層の内部に達するプラグ埋め込み用ホールを形成する工程;c前記工程bの後、前記ホールの前記内面に薄膜酸化シリコン系膜がある状態で、前記ウエハの前記第1の主面側にポリシリコン部材を堆積することにより、前記ホール内を前記ポリシリコン部材により埋め込む工程;d前記ホール外の前記ポリシリコン部材を除去することにより、ポリシリコンプラグを形成する工程;e前記工程dの後、前記ウエハに対して、摂氏800度以上の熱処理を実行する工程。前記1項の半導体装置の製造方法において、前記ポリシリコンプラグは、LDMOSFETまたは前記半導体装置のLDMOSFET部であって前記ウエハの前記第1の主面側に設けられた表面ソース領域と、前記ウエハの前記第2の主面側に設けられた裏面ソース電極との間の電流通路を構成する。前記1項の半導体装置の製造方法において、前記ポリシリコンプラグは、前記半導体装置のLDMOSFET部であって前記ウエハの前記第1の主面側に設けられた表面ソース領域と、前記ウエハの前記第2の主面側に設けられた裏面ソース電極との間の電流通路を構成する。前記3項の半導体装置の製造方法において、前記ポリシリコンプラグには、ボロンがドープされている。前記4項の半導体装置の製造方法において、前記第1の半導体層は前記ウエハのP型シリコン基板であり、前記第2の半導体層は、前記ウエハのP型エピタキシャルシリコン層である。前記5項の半導体装置の製造方法において、前記ポリシリコン部材の堆積は、CVDにより実行される。前記6項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、酸化性薬液により形成されたものである。前記7項の半導体装置の製造方法において、更に以下の工程を含む:f前記工程bの後であって前記工程cの前に、ポリシリコン部材埋め込み前処理を実行する工程、ここで、この工程fは、以下の下位工程を含む:f1前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を除去する作用を有する第1の薬液により、洗浄処理を実行する工程;f2前記下位工程f1の後、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を形成する作用を有する第2の薬液により、ウエット処理を実行する工程。前記8項の半導体装置の製造方法において、前記第2の薬液は、過酸化水素水を主要な成分の一つとして含む水溶液である。前記9項の半導体装置の製造方法において、前記第2の薬液は、アンモニアを主要な成分の一つとして含む水溶液である。前記10項の半導体装置の製造方法において、前記第1の薬液は、弗酸を主要な成分の一つとして含む水溶液である。前記11項の半導体装置の製造方法において、前記工程fは、更に以下の下位工程を含む:f3前記下位工程f1の前に、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を形成する作用を有する第3の薬液により、洗浄処理を実行する工程。前記12項の半導体装置の製造方法において、前記第3の薬液は、過酸化水素水を主要な成分の一つとして含む水溶液である。前記13項の半導体装置の製造方法において、前記第3の薬液は、アンモニアを主要な成分の一つとして含む水溶液である。前記11項の半導体装置の製造方法において、前記工程cの開始時点における前記薄膜酸化シリコン系膜の厚さは、0.2nm程度から2nm程度である。前記6項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、自然酸化膜である。前記6項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、熱酸化膜である。前記6項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、CVDによる酸化膜である。前記6項の半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、プラズマ酸化による酸化膜である。前記6項の半導体装置の製造方法において、更に以下の工程を含む:f前記工程bの後であって前記工程cの前に、ポリシリコン部材埋め込み前処理を実行する工程、ここで、この工程fは、以下の下位工程を含む:f4前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を除去する作用を有する第1の表面処理を実行する工程;f5前記下位工程f4の後、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を形成する作用を有する第2の表面処理を実行する工程。携帯電話などのフロントエンドモジュール等に使用されているハイパワーアンプHigh-Power-AMP用チップは、シリコン系CMOS集積回路をベースとするアナログデジタル混在デバイスである。このハイパワーアンプの出力段は、多数のLDMOSFETセルを集積し、通常、複数のLDMOSFETを構成するLDMOSFET部を有する。このLDMOSFETセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良等の原因となることが明らかとなった。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、LDMOSFET等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、シリコンプラグまたはポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、LDMOSFET等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、シリコンプラグまたはポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うので、その後の高温熱処理たとえば、摂氏800度以上によるポリシリコン部材の固相エピタキシャル成長等に起因する歪の発生を回避することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含む半導体装置の製造方法:a第1の不純物濃度の第1の半導体層および、これと境界を接し、これと同一導電型であって第2の不純物濃度の第2の半導体層を有する第1導電型のシリコン系単結晶ウエハを準備する工程;b前記ウエハの前記第2の半導体層側の第1の主面側から前記第1の半導体層側の第2の主面側に向けて、前記第2の半導体層を貫通し、前記第1の半導体層の内部に達するプラグ埋め込み用ホールを形成する工程;c前記工程bの後、前記ホールの前記内面に薄膜酸化シリコン系膜がある状態で、前記ウエハの前記第1の主面側にポリシリコン部材を堆積することにより、前記ホール内を前記ポリシリコン部材により埋め込む工程;d前記ホール外の前記ポリシリコン部材を除去することにより、ポリシリコンプラグを形成する工程;e前記工程dの後、前記ウエハに対して、摂氏800度以上の熱処理を実行する工程。2.前記1項の半導体装置の製造方法において、前記ポリシリコンプラグは、LDMOSFETまたは前記半導体装置のLDMOSFET部であって前記ウエハの前記第1の主面側に設けられた表面ソース領域と、前記ウエハの前記第2の主面側に設けられた裏面ソース電極との間の電流通路を構成する。3.前記1項の半導体装置の製造方法において、前記ポリシリコンプラグは、前記半導体装置のLDMOSFET部であって前記ウエハの前記第1の主面側に設けられた表面ソース領域と、前記ウエハの前記第2の主面側に設けられた裏面ソース電極との間の電流通路を構成する。4.前記1から3項のいずれか一つの半導体装置の製造方法において、前記ポリシリコンプラグには、ボロンがドープされている。5.前記1から4項のいずれか一つの半導体装置の製造方法において、前記第1の半導体層は前記ウエハのP型シリコン基板であり、前記第2の半導体層は、前記ウエハのP型エピタキシャルシリコン層である。6.前記1から5項のいずれか一つの半導体装置の製造方法において、前記ポリシリコン部材の堆積は、CVDにより実行される。7.前記1から6項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、酸化性薬液により形成されたものである。8.前記1から7項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む:f前記工程bの後であって前記工程cの前に、ポリシリコン部材埋め込み前処理を実行する工程、ここで、この工程fは、以下の下位工程を含む:f1前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を除去する作用を有する第1の薬液により、洗浄処理を実行する工程;f2前記下位工程f1の後、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を形成する作用を有する第2の薬液により、ウエット処理を実行する工程。9.前記8項の半導体装置の製造方法において、前記第2の薬液は、過酸化水素水を主要な成分の一つとして含む水溶液である。10.前記8または9項の半導体装置の製造方法において、前記第2の薬液は、アンモニアを主要な成分の一つとして含む水溶液である。11.前記8から10項のいずれか一つの半導体装置の製造方法において、前記第1の薬液は、弗酸を主要な成分の一つとして含む水溶液である。12.前記8から11項のいずれか一つの半導体装置の製造方法において、前記工程fは、更に以下の下位工程を含む:f3前記下位工程f1の前に、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を形成する作用を有する第3の薬液により、洗浄処理を実行する工程。13.前記12項の半導体装置の製造方法において、前記第3の薬液は、過酸化水素水を主要な成分の一つとして含む水溶液である。14.前記12または13項の半導体装置の製造方法において、前記第3の薬液は、アンモニアを主要な成分の一つとして含む水溶液である。15.前記1から14項のいずれか一つの半導体装置の製造方法において、前記工程cの開始時点における前記薄膜酸化シリコン系膜の厚さは、0.2nm程度から2nm程度である。16.前記1から6および15項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、自然酸化膜である。17.前記1から6および15項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、熱酸化膜である。18.前記1から6および15項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、CVDによる酸化膜である。19.前記1から6および15項のいずれか一つの半導体装置の製造方法において、前記薄膜酸化シリコン系膜は、プラズマ酸化による酸化膜である。20.前記1から7および15から19項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む:f前記工程bの後であって前記工程cの前に、ポリシリコン部材埋め込み前処理を実行する工程、ここで、この工程fは、以下の下位工程を含む:f4前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を除去する作用を有する第1の表面処理を実行する工程;f5前記下位工程f4の後、前記プラグ埋め込み用ホールの内面を含む前記ウエハの前記第1の主面側の表面に対して、酸化膜を形成する作用を有する第2の表面処理を実行する工程。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を例示することができる。なお、本願において、LDMOSFETまたはMOSFETというときは、ゲート絶縁膜が、酸化物である場合に限らない。今日の半導体集積回路装置、すなわち、LSILargeScaleIntegrationのウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタルPremetal工程M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、プリメタル部分のタングステンプラグ、埋め込み等からなる工程あたりまでのFEOLFrontEndofLine工程と、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまでウエハレベルパッケージプロセスにおいては、当該プロセスも含むのBEOLBackEndofLine工程に大別できる。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、絶縁膜としてのSiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。窒化シリコン膜は、SACSelf-AlignedContact技術におけるエッチストップ膜として、多用されるほか、SMTStressMemorizationTechniqueにおける応力付与膜としても使用される。同様に、本願においては、シリサイドとして、コバルトシリサイドを例に取り具体的に説明したが、シリサイドは、コバルトシリサイドに限らず、ニッケルシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、ニッケルシリサイドに関してシリサイド化のための金属膜としては、Niニッケル膜以外にも、例えばNi-Pt合金膜NiとPtの合金膜、Ni-V合金膜NiとVの合金膜、Ni-Pd合金膜NiとPdの合金膜、Ni-Yb合金膜NiとYbの合金膜またはNi-Er合金膜NiとErの合金膜のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドをニッケル系のシリサイドと総称する。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。なお、本願においてシリコン系単結晶ウエハまたはシリコン系単結晶のウエハというときは、たとえば、CZ法やFZ法で形成した単結晶体から切り出したままのウエハのみでなく、たとえば、その一方の面にシリコン系半導体部材層をエピタキシ成長させたエピタキシャルウエハも含むものとする。また、本願において、ポリシリコン等というときは、いわゆる多結晶シリコンばかりでなく、微結晶シリコンやアモルファスシリコンを含むものとする。これは、これらの間の相互転換は、一義的に定義することが困難だからである。6.本願において、ホールまたは孔というときは、円形、略円形、正方形、通常の長方形、トレンチ等の細長い溝蛇行するものも含む等を含むものとする。7.本願において、ポリシリコンプラグの前処理等に関して、薄い酸化シリコン系膜、薄膜酸化シリコン系膜、薄い酸化膜または薄膜酸化膜というときは、その厚さが、0.5nm程度範囲としては、0.2nm程度から2nm程度のものをいう。なお、いわゆる自然酸化膜の厚さもほぼこの程度である考えられる。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。なお、LDMOSFETのシリコンプラグについて開示した先行特許出願としては、たとえば日本特願第2009-153254号日本出願日2009年6月29日がある。1.本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプおよび、そのLDMOSFET部のデバイスチップレイアウト等の説明主に図1および図2ここでは、LDMOSFET部の単位セル構造として、ハーフセルと、これと対称面に関して面対称の共役ハーフセルから構成されるものを具体的に説明したが、本願発明はそれに限定されるものではなく、ハーフセルに当たるものが単位セルそれ自体であってもよいことはいうまでもない。図1は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプおよび、そのLDMOSFET部のデバイスチップレイアウトを説明するためのチップ上面図である。図2は図1のLDMOSFET部局所切り出し領域R1の拡大平面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプおよび、そのLDMOSFET部のデバイスチップレイアウト等を説明する。まず、チップ上面レイアウトの一例を図1に基づいて説明する。図1に示すように、半導体チップ2の表面1aの周辺部には、多数のボンディングパッド4が設けられており、一方、内部領域には、たとえば、CMOSアナログデジタル混在回路部5およびLDMOSFET部3が設けられている。次に図1のLDMOSFET部局所切り出し領域R1LDMOSFET部3には、通常、複数のLDMOSFETが形成されており、各LDMOSFETは多数の単位セルから構成されているので、ここでは、単位セル及びその周辺を切り出して説明するの拡大平面図を図2に示す。図2に示すように、各LDMOSFETにおいては、一定の並進対称性を持って複数の単位セル6が繰り返し並んでおり、この例では、各単位セル6は、たとえば対称面PSまたは対称面に対応する対称軸に関して、相互に面対象であるハーフセル6hと共役ハーフセル6hcから構成されている。2.本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるLDMOSFET部のデバイス構造の説明主に図3および図4このセクションでは、図2のハーフセル6hの詳細を説明するために、図2のハーフセル周辺切り出し領域R2について説明する。ここでは、一例として、ソースドレイン耐圧が10ボルト程度のものを具体的に説明する。なお、ここで説明するボロンドープポリシリコンプラグ7図3および図4は、表面ソース領域と裏面ソース電極の間の電流通路を形成し、その相対的な抵抗の低さによって、ソース抵抗を低減して、高周波特性を確保しており、LDMOSFETとして重要な構成要素となっている。図3は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるLDMOSFET部のデバイス構造を説明するための図2のハーフセル周辺切り出し領域R2に対応する拡大平面図である。図4は図3のX-X’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるLDMOSFET部のデバイス構造を説明する。図3及び図4に示すように、半導体チップ2の裏面1b、すなわち、半導体基板部1sP単結晶シリコン基板部の裏面側には、裏面メタルソース電極18が設けられており、P単結晶シリコン基板部1s第1導電型であって第1の不純物濃度の第1の半導体層の表面側には、たとえば厚さ2マイクロメートル程度のP-シリコンエピタキシャル層1eエピタキシ層、すなわち第2の不純物濃度を有する第2の半導体層が形成されている。P-シリコンエピタキシャル層1eの表面領域には、P型ボディ領域16、N型表面ソース領域14、N型表面ソースエクステンション領域12、N型ドレイン領域11、N型ドレインエクステンション領域9、P型表面ソースコンタクト領域15等が設けられており、P-シリコンエピタキシャル層1eの表面から同領域を貫通して、P単結晶シリコン基板部1sに至るボロンドープポリシリコンプラグ7厚さは、たとえば0.4マイクロメートル程度であり、深さ方向の長さは、たとえば、2.7マイクロメートル程度が設けられている。P-シリコンエピタキシャル層1eの表面上には、ゲート絶縁膜19を介してポリシリコンゲート電極20幅は、たとえば0.2マイクロメートル程度が設けられておりこれらを総称してゲート構造という、その周辺には、たとえばサイドウォール22が設けられている。P-シリコンエピタキシャル層1eの表面上ソースドレイン領域上およびポリシリコンゲート電極20上には、たとえばコバルトシリサイド膜21等のシリサイド膜が形成されている。ゲート構造およびP-シリコンエピタキシャル層1eの表面上には、コバルトシリサイド膜21等を覆うように、プリメタル絶縁膜23たとえば、厚さ0.7マイクロメートル程度が設けられており、プリメタル絶縁膜23には、たとえばタングステンプラグ24が埋め込まれている。更に、プリメタル絶縁膜23上には、タングステン系第1層配線26が設けられており、その上には、層間絶縁膜25、タングステンプラグ24、アルミニウム系第2層配線27、アルミニウム系第3層配線28等からなる多層アルミニウム系配線構造が設けられている。多層アルミニウム系配線構造上には、たとえば、酸化シリコン系ファイナルパッシベーション膜29、窒化シリコン系ファイナルパッシベーション膜30等から成るファイナルパッシベーション構造が設けられている。3.本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセスのアウトラインの説明主に図6から図22このセクションでは、セクション1及び2等に説明したデバイス構造を、P型単結晶シリコンウエハまたは、その上に、P-シリコンエピタキシャル層を有するエピタキシウエハ上に形成する例を具体的に説明するが、必要に応じて、その他の導電型またはその他の構造や材料のウエハ上に形成してもよいことはいうまでもない。図6は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用ハードマスク膜形成工程におけるデバイス断面図である。図7は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用レジスト膜塗布工程におけるデバイス断面図である。図8は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用レジスト膜パターニング工程におけるデバイス断面図である。図9は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用ハードマスク膜パターニング工程におけるデバイス断面図である。図10は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング工程におけるデバイス断面図である。図11は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用ハードマスク膜除去ポリシリコン部材埋め込み前処理工程におけるデバイス断面図である。図12は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中ポリシリコン部材埋め込み工程におけるデバイス断面図である。図13は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中表面平坦化工程におけるデバイス断面図である。図14は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のY-Y’断面に対応する部分の製造工程途中STI形成工程におけるデバイス断面図である。図15は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中拡散構造及びゲート構造形成工程におけるデバイス断面図である。図16は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中シリサイド層形成工程におけるデバイス断面図である。図17は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中プリメタル絶縁膜コンタクトホール形成工程におけるデバイス断面図である。図18は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中コンタクトホールへのタングステンプラグ埋め込み工程におけるデバイス断面図である。図19は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中メタル第1層タングステン配線形成工程におけるデバイス断面図である。図20は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中配線層間絶縁膜形成スルーホールへのタングステンプラグ埋め込み工程におけるデバイス断面図である。図21は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中アルミニウム系配線層形成ファイナルパッシベーション形成工程におけるデバイス断面図である。図22は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中裏面メタル電極形成工程におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセスのアウトラインを説明する。先ず、たとえば、200φのP型シリコン単結晶ウエハ抵抗率は、たとえば2mΩcm程度を準備するウエハの直径は、200φのほか、300ファイでも、450ファイでも、150φでもそれ以外でも良い。続いて、P型シリコン単結晶ウエハ11sの表面1a側に、たとえば2マイクロメートル程度のP-シリコンエピタキシャル層1e抵抗率は、たとえば20Ωcm程度を成長させる。次に図6に示すように、ウエハ1の表面1aのほぼ全面に、たとえば、CVDChemicalVaporDepositionにより、トレンチ形成用ハードマスク膜31たとえば、厚さ250nm程度のTEOS酸化シリコン膜を形成する。次に図7に示すように、トレンチ形成用ハードマスク膜31上に、トレンチ形成用レジスト膜32を塗布する。次に図8に示すように、通常のリソグラフィにより、トレンチ形成用レジスト膜32をパターニングする。次に図9に示すように、パターニングされたトレンチ形成用レジスト膜32をマスクとして、異方性ドライエッチング等により、トレンチ形成用ハードマスク膜31をエッチングする。エッチング条件としては、たとえば、ガス流量:CHF3CF4Ar=30sccm100sccm1000sccm、処理気圧:200パスカル程度、RFパワー:1キロワット程度、ウエハ温度:摂氏0度程度、処理時間:50秒程度を好適なものとして例示することができる。その後、不要になったトレンチ形成用レジスト膜32をアッシング等により除去する。次に図10に示すように、パターニングされたトレンチ形成用ハードマスク膜31をマスクとして、異方性ドライエッチング等により、プラグ埋め込み用ホール10プラグ埋め込み用トレンチを形成する。エッチング条件としては、たとえば、ガス流量:SF6O2=50sccm20sccm、処理気圧:2パスカル程度、RFパワー:30ワット程度マイクロ波パワー:600ワット程度、ウエハ温度:摂氏50度程度、処理時間:50秒程度を好適なものとして例示することができる。その後、不要になったトレンチ形成用ハードマスク膜31をたとえば弗酸系酸化シリコン系膜エッチング液等の薬液によりウエットエッチング処理することにより、除去すると、図11に示すような状態となる。次に図11図5参照に示すように、ウエハ1の表面1aおよびプラグ埋め込み用トレンチ10の内面に対して、ポリシリコン部材埋め込み前処理セクション4で詳述するを実行する。次に図12に示すように、ウエハ1の表面1aのほぼ全面に、たとえばCVDにより、ボロンドープトポリシリコン部材7等図5の埋め込みポリシリコン成膜工程55を堆積することにより、プラグ埋め込み用トレンチ10を埋め込む。次に図13に示すように、ウエハ1の表面1a側を平坦化することにより、プラグ埋め込み用トレンチ10外のポリシリコン部材7を除去する。この平坦化は、たとえば、ドライエッチングによるエッチバックプロセスとして実行することができる。エッチング条件としては、たとえば、ガス流量:SF6=20sccm20sccm、処理気圧:0.5パスカル程度、RFパワー:30ワット程度マイクロ波パワー:400ワット程度、ウエハ温度:摂氏20度程度、処理時間:90秒程度を好適なものとして例示することができる。これによって、ポリシリコンプラグ7の埋め込みが完成する。次に図14この図においてのみ、STI部分が見えるように断面を変えているに示すように、通常のSTIShallowTrenchIsolationプロセスと同様に、基板の異方性ドライエッチング、酸化シリコン膜の埋め込み、CMPChemicalMechanicalPolishing等により、STI領域17素子分離領域を形成する。次に図15に示すように、たとえば、熱酸化たとえば、摂氏800度から1000度程度により、ウエハ1の表面1aのほぼ全面に、ゲート酸化膜19を形成する。続いて、ゲート酸化膜19上のほぼ全面に、たとえばCVDにより、ゲート電極用ポリシリコン膜20を成膜する。続いて、このゲート電極用ポリシリコン膜20を通常のリソグラフィによりパターニングする。このパターニングされたポリシリコンゲート電極20をマスクとして、イオン注入等により、N型表面ソースエクステンション領域12およびN型ドレインエクステンション領域9を形成する。続いて、ウエハ1の表面1aのほぼ全面に、酸化シリコン膜等のサイドウォール用絶縁膜22を成膜し、異方性ドライエッチング等により、これをエッチバックすることで、サイドウォール22を完成させる。続いて、左側のサイドウォール22のエッジに関して、自己整合的にイオン注入等注入後に活性化アニール等の熱処理を行うにより不純物をドープすることにより、P型ボディ領域16、N型表面ソース領域14等を形成する。一方、右側のサイドウォール22のエッジに関して、自己整合的にイオン注入等注入後に活性化アニール等の熱処理を行うにより不純物をドープすることにより、N型ドレイン領域11等を形成する。更に、たとえば、レジスト膜をマスクにして、イオン注入等注入後に活性化アニール等の熱処理を行うにより不純物をドープすることにより、ポリシリコンプラグ7の周辺にP型表面ソースコンタクト領域15を形成する。次に図16に示すように、たとえばサリサイドプロセスSalicideProcessにより、ソースドレイン領域の表面及びポリシリコンゲート電極20上に、たとえばコバルトシリサイド膜21を形成する。次に図17に示すように、ウエハ1の表面1aのほぼ全面に、プリメタル絶縁膜23をたとえばCVDにより成膜する。続いて、通常のリソグラフィおよび異方性ドライエッチング等により、コンタクトホール33を開口する。次に図18に示すように、たとえば、スパッタリング等により、ウエハ1の表面1aのほぼ全面およびコンタクトホール33内に、チタン膜、窒化チタン膜等から成る比較的薄いバリアメタル膜を成膜する。続いて、たとえばCVDにより、コンタクトホール33をタングステン膜により埋め込む。続いて、CMP等により、コンタクトホール33外のバリアメタル膜およびタングステン膜を除去することにより、タングステンプラグ24を形成する。次に図19に示すように、たとえば、スパッタリング等により、ウエハ1の表面1aのほぼ全面に、タングステン膜を成膜し、通常のリソグラフィにより、パターニングし、タングステン系第1層配線26を形成する。次に図20に示すように、プリメタル絶縁膜23上およびタングステン系第1層配線26上に、層間絶縁膜25を、たとえばプラズマCVDにより、成膜する。続いて、通常のリソグラフィおよび異方性ドライエッチング等により、層間絶縁膜25にスルーホールビアホールを開口し、先と同様に、スルーホールにタングステンプラグ24を埋め込み形成する。次に図21に示すように、タングステン系第1層配線26上の層間絶縁膜25の上面のほぼ全面に、アルミニウム系配線層27をたとえばスパッタリング等により成膜する。続いて、通常のリソグラフィにより、アルミニウム系配線層27アルミニウム系第2層配線をパターニングする。更に、先と同様に、層間絶縁膜25の堆積とアルミニウム系第3層配線28の成膜及びパターニングを繰り返すことにより、最上層配線層を形成する。続いて、最上層配線層28上に、たとえばプラズマCVD等により、たとえば、酸化シリコン系ファイナルパッシベーション膜29および窒化シリコン系ファイナルパッシベーション膜30を成膜する。次に図22に示すように、必要に応じて、バックグラインディング等により、ウエハ1の厚さを所望の厚さにした後、ウエハ1の裏面1bのほぼ全面に、たとえば、スパッタリング等により、裏面メタルソース電極18を形成する。その後、必要に応じて、ダイシング等により、ウエハ1をここのチップ領域2に分離する。4.本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセスの要部の詳細ステップの説明主に図5および図24から図26このセクションでは、セクション3における図10から図12に至る間のプロセスポリシリコン部材埋め込み前処理工程群の詳細について説明する。図5は本願の前記一実施の形態の半導体装置の製造方法におけるプロセスの要部であるポリシリコン部材埋め込み前処理工程群周辺のプロセスブロックフロー図である。図24は図11の工程の詳細ステップポリシリコン部材埋め込み前処理前または第1APM洗浄完了時点を説明するためのポリシリコンプラグ周辺切り出し領域R3の拡大模式断面図説明のため横方向の幅、自然酸化膜34および薄膜酸化シリコン膜35の厚さを誇張して表示、図25及び図26において同じである。図25は図11の工程の詳細ステップDHF洗浄完了時点を説明するためのポリシリコンプラグ周辺切り出し領域R3の拡大模式断面図である。図26は図11の工程の詳細ステップ第2APMウエット処理完了時点を説明するためのポリシリコンプラグ周辺切り出し領域R3の拡大模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセスの要部の詳細ステップを説明する。1標準的な洗浄プロセスをベースとする処理:図5に示すように、トレンチエッチング工程51のトレンチエッチング処理51a後のトレンチ形成用ハードマスク膜31の除去工程51bトレンチエッチング後処理が終わると、ウエハ1は、次の埋め込みポリシリコン成膜工程群61に属する工程の処理のため、まず、ポリシリコン部材埋め込み前処理工程群50に属する処理が行われる。まず、図5に示すように、第1APM洗浄工程52第3の薬液による洗浄工程が実行される。これは、薬液としてAPMAmmoniaHydrogenPeroxideMixtureを使用して行われるウエット洗浄処理ウエット表面処理である。条件としては、体積組成比:たとえばアンモニア:過酸化水素水:水=0.2:1:10アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する、液温:たとえば摂氏50度程度、処理時間:たとえば10分程度を好適なものとして例示することができる。図24に示すように、この段階すなわち第1APM洗浄工程52の完了時点。第1APM洗浄工程52前もほぼ同じのウエハ1の表面トレンチ10の内面を含むには、薄い酸化シリコン膜35薄膜酸化シリコン系膜または薄膜酸化シリコン膜が形成されている。これは、自然酸化膜と第1APM洗浄工程52による処理中にできたケミカル酸化膜が一体となったものである。一般に、APMのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。これらの自然酸化膜34やケミカル酸化膜の厚さは、0.2nm程度から2nm程度であり、薄膜酸化シリコン膜35ということができる。第1APM洗浄工程52が完了したウエハ1は、通常、水洗工程を経て、次の工程に送られる。次に図5に示すように、第1APM洗浄工程52が完了した後の水洗が完了したウエハ1に対して、表面の酸化膜を除去するためのDHF洗浄工程53第1の薬液による洗浄工程または第1の表面処理工程が実行される。これは、薬液としてDHFDilutedHydrogenFluorideを使用して行われるウエット洗浄処理ウエット表面処理である。条件としては、体積組成比:たとえばHF:水=1:500弗酸を主要な成分の一つとして含む水溶液であり、シリコン表面の酸化膜を除去する性質を有する、液温:たとえば摂氏25度程度、処理時間:たとえば15分程度を好適なものとして例示することができる。このDHF洗浄工程53が完了した時点のウエハ1の断面を図25に示す。すなわち、薄膜酸化シリコン膜35は、ほぼ完全に除去されている。DHF洗浄工程53が完了したウエハ1は、通常、水洗工程を経て、次の工程に送られる。次に図5に示すように、DHF洗浄工程53が完了した後の水洗が完了したウエハ1に対して、再度、酸化膜を形成するための第2APMウエット処理工程54第2の薬液によるウエット処理工程または第2の表面処理工程が実行される。これは、薬液酸化性薬液としてAPMを使用して行われるウエット洗浄処理ウエット表面処理である。条件としては、体積組成比:たとえばアンモニア:過酸化水素水:水=0.2:1:10アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する、液温:たとえば摂氏50度程度、処理時間:たとえば10分程度を好適なものとして例示することができる。図26に示すように、この段階すなわち第2APMウエット処理工程54完了時点のウエハ1の表面トレンチ10の内面を含むには、薄い酸化シリコン膜35薄膜酸化シリコン系膜または薄膜酸化シリコン膜が形成されている。これは、第2APM洗浄工程54による処理中にできたケミカル酸化膜である。一般に、APMのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。このケミカル酸化膜の厚さは、0.2nm程度から2nm程度であり、薄膜酸化シリコン膜35ということができる。第2APM洗浄工程54が完了したウエハ1は、通常、水洗工程および乾燥工程を経て、次の工程に送られる。図5に示すように、第2APM洗浄工程54が完了した後の水洗及び乾燥が完了したウエハ1に対して、次の埋め込みポリシリコン成膜工程55に属する処理が実行される。なお、この埋め込みポリシリコン成膜工程55は、再び自然酸化膜が実質的に形成される前に実行することが好適であるが、通常、自然酸化膜が再形成されても、全体として薄膜酸化膜の範囲であれば、問題ないと考えられる。埋め込みポリシリコン成膜工程55は、通常、以下のように行われる。すなわち、まず、ウエハ1の表面1aトレンチ10の内部および内面を含むのほぼ全体に、たとえば、CVD成膜温度は、たとえば摂氏400度程度により、たとえば400nm程度の厚さのボロンドープトポリシリコン膜ドーズ量は、たとえば7x1020cm3程度を堆積することにより、トレンチ10の内部をほぼ充填された状態とする図5のドープトポリシリコン成膜工程55a。続いて、ウエハ1の表面1aのほぼ全体に、たとえば、CVD成膜温度は、たとえば摂氏530度程度により、たとえば100nm程度の厚さのノンドープポリシリコン膜この層は、通常、後の平坦化により除去されるを堆積する図5のノンドープポリシリコン成膜工程55b。埋め込みポリシリコン成膜工程55が完了したウエハ1は、図12に示す状態となる。なお、ノンドープポリシリコン膜は、ボロンの外報拡散を防止する転等で有効であるが、そのような懸念のない場合は、スキップすることができる迂回プロセス4d。その場合は、その分、ボロンドープトポリシリコン膜の膜厚を厚くすれば良い。2各種変形例:ここまでに説明した前記一実施の形態は、薄膜酸化膜がある状態で、埋め込みポリシリコン膜を堆積するものであるから、たとえば、DHF洗浄工程53は、先に説明したものに限らず、自然酸化膜等を全面除去するものであれば、何でも良い。すなわち、DHF洗浄ウエットエッチングとしては、弗酸等を含む他の薬液を使用したものでも可能であることはいうまでもないのほか、たとえば、等方性ドライエッチング等の他の酸化膜除去処理工程57第2の表面処理工程が考えられる。一方、第2APMウエット処理工程54図5は、先に説明したものに限らず、薄膜酸化シリコン系膜35薄膜酸化シリコン膜を形成可能な方法であれば、何でも良い。他の薄膜酸化処理工程56第1の表面処理工程としては、たとえば、以下のものが考えられる。すなわち、SPMSulfuricAcidHydrogenPeroxideMixtureやオゾン水等の他の酸化性薬液によるウエット処理、希釈雰囲気たとえば大量の窒素で希釈した酸素雰囲気での熱酸化、ALDAtomicLayerDeposition等のCVD、スパッタリング成膜、プラズマ酸化処理、自然酸化処理放置することで自然酸化膜を生成させること等である。なお、自然酸化膜34図24をそのまま薄膜酸化シリコン系膜35として利用するのであれば、DHF洗浄工程53第1の薬液による洗浄工程または第1の表面処理工程および第2APMウエット処理工程54第2の薬液によるウエット処理工程または第2の表面処理工程をスキップすることができる迂回プロセス2bおよび迂回プロセス3c。なお、SPM等によるケミカル酸化処理と第2APMウエット処理工程54を比較すると、第2APMウエット処理工程54の方が比較的低温の薬液を用いてプロセスを実行できるメリットがある。また、第1APM洗浄工程52は、ウエハ1の表面の汚染を除去する点で有効であるが、必須ではない迂回プロセス1a。5.デバイス構造の変形例の説明主に図23このセクションでは、図3におけるポリシリコンプラグ7の平面レイアウトの変形例を説明する。図23は図3に対するデバイス構造の変形例等を説明する図2のハーフセル周辺切り出し領域R2に対応する拡大平面図である。これに基づいて、デバイス構造の変形例を説明する。図23に示すように、図3の2本のポリシリコンプラグ7が、この例においては、平面的にジグザグの1本のポリシリコンプラグ7となっている。このように平面的にジグザグ形状とするのは、面積効率を稼ぐためである。6.考察並びに前記実施の形態等変形例を含むに関する補足的説明主に図27及び図28図27は本願の前記一実施の形態の半導体装置の製造方法による半導体装置のシリコンプラグ周辺の断面SEMScanningElectronMicroscopy写真である。図28は比較例迂回プロセス3cに対応の洗浄プロセス図5において第2APMウエット処理工程をスキップしたものによる半導体装置のシリコンプラグ周辺の断面SEMScanningElectronMicroscopy写真である。これらに基づいて、前記実施の形態等変形例を含むに関する補足的説明並びに考察を行う。図28は、比較例であり、他の条件は前記一実施の形態と同じであるが、迂回プロセス3cのように、第2APMウエット処理工程54のみをスキップしている。すなわち、トレンチ10内のシリコン表面に実質的に酸化膜がない状態で、ポリシリコンの埋め込みを実行している例である。図28のポリシリコンプラグ部分で黒くなっているところは、固相エピタキシ成長が起こっていることを示している。これに対して、図27を見ると、前記一実施の形態のように、薄膜酸化シリコン系膜35薄膜酸化シリコン膜が存在する状態で埋め込みポリシリコンの埋め込みを実行したサンプルでは、ほとんど固相エピタキシ成長が起こっていないことがわかる。このようになるのは、ポリシリコンの埋め込みより後の高温熱処理たとえば、STI形成プロセス、ゲート酸化、イオン打ち込み後の活性化アニール等の摂氏800度以上で行われる熱処理に伴って起こるポリシリコンプラグ部分の固相エピタキシ成長の進行が薄膜酸化膜によって阻止されているためと考えられる。7.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、LDMOSFETを半導体集積回路装置のLDMOSFET部またはLDMOSFET形成部としてものを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、LDMOSFETを単体デバイスとして形成しても良い。"