"第1のパワースイッチング素子と、前記第1のパワースイッチング素子に直列に接続された第2のパワースイッチング素子と、前記第1のパワースイッチング素子のゲートとソースとの間に接続された第1のゲート短絡用スイッチング素子と、前記第2のパワースイッチング素子のゲートとソースとの間に接続された第2のゲート短絡用スイッチング素子と、を含むパワーモジュール。前記第1のパワースイッチング素子および前記第2のパワースイッチング素子は、炭化珪素を主成分とするスイッチング素子である、請求項1に記載のパワーモジュール。前記第1のパワースイッチング素子および前記第2のパワースイッチング素子は、IGBTからなる、請求項1に記載のパワーモジュール。前記第1のパワースイッチング素子と前記第1のゲート短絡用スイッチング素子とが同一の実装基板上に実装されており、前記第2のパワースイッチング素子と前記第2のゲート短絡用スイッチング素子とが同一の実装基板上に実装されている、請求項1~3のいずれか一項に記載のパワーモジュール。前記第1のパワースイッチング素子と前記第1のゲート短絡用スイッチング素子とが実装されている実装基板と、前記第2のパワースイッチング素子と前記第2のゲート短絡用スイッチング素子とが実装されている実装基板とが、同一の実装基板である、請求項4に記載のパワーモジュール。前記実装基板上に形成され、前記第1のパワースイッチング素子および第2のパワースイッチング素子のうちの一方のパワースイッチング素子のソースが電気的に接続されるとともに他方のパワースイッチング素子のドレインが電気的に接続される導電性の共通ランドをさらに含み、前記共通ランドは、平面視略U形の板状体からなる、請求項5に記載のパワーモジュール。前記実装基板上に形成され、前記第1のパワースイッチング素子および第2のパワースイッチング素子のうちの一方のパワースイッチング素子のソースが電気的に接続されるとともに他方のパワースイッチング素子のドレインが電気的に接続される導電性の共通ランドをさらに含み、前記共通ランドは、銅またはアルミニウム製の板状体からなる、請求項5に記載のパワーモジュール。前記実装基板上に形成され、前記第1のパワースイッチング素子のゲートが電気的に接続されるとともに、前記第1のゲート短絡用スイッチング素子が接合される第1のゲートランドと、前記実装基板上に形成され、前記第1のゲート短絡用スイッチング素子のゲートが電気的に接続される第1の短絡用ゲートランドと、前記実装基板上に形成され、前記第2のパワースイッチング素子のゲートが電気的に接続されるとともに、前記第2のゲート短絡用スイッチング素子が接合される第2のゲートランドと、前記実装基板上に形成され、前記第2のゲート短絡用スイッチング素子のゲートが電気的に接続される第2の短絡用ゲートランドとをさらに含み、前記共通ランドは、一対の腕部とそれらを連結する連結部とを含み、前記第1のゲートランドおよび前記第1の短絡用ゲートランドの組と、前記第2のゲートランドおよび前記第2の短絡用ゲートランドの組とのうち、一方の組は前記共通ランドの一対の腕部の間に配置され、他方の組は前記共通ランドの一方の腕部に対して前記一方の組と反対側に配置されている、請求項6または7に記載のパワーモジュール。前記第1のゲートランドと前記第1の短絡用ゲートランドとは、前記共通ランドの連結部の延びる方向に沿って隣接して配置されており、前記第2のゲートランドと前記第2の短絡用ゲートランドとは、前記共通ランドの連結部の延びる方向に沿って隣接して配置されている、請求項8に記載のパワーモジュール。前記実装基板が、セラミックス上に銅箔が直接接合されたDBC基板であり、前記共通ランドと、前記第1のゲートランドと、前記第1の短絡用ゲートランドと、前記第2のゲートランドと、前記第2の短絡用ゲートランドとは、前記銅箔によって形成されている、請求項8または9に記載のパワーモジュール。前記第1のパワースイッチング素子と前記第1のゲート短絡用スイッチング素子とが同一のチップに設けられており、前記第2のパワースイッチング素子と前記第2のゲート短絡用スイッチング素子とが同一のチップに設けられている、請求項1~3のいずれか一項に記載のパワーモジュール。前記第1のパワースイッチング素子と前記第2のパワースイッチング素子とは、デッドタイムを挟んで交互にオンされ、第1のゲート短絡用スイッチング素子は、前記第2のパワースイッチング素子がオンするよりも前にオンされ、前記第2のパワースイッチング素子がオンしてから第1の所定期間が経過した後であって、前記第1のパワースイッチング素子がオンされる前にオフされ、第2のゲート短絡用スイッチング素子は、前記第1のパワースイッチング素子がオンするよりも前にオンされ、前記第1のパワースイッチング素子がオンしてから第2の所定期間が経過した後であって、前記第2のパワースイッチング素子がオンされる前にオフされる、請求項1~11のいずれか一項に記載のパワーモジュール。前記第1の所定期間は、前記第2のパワースイッチング素子がオンしてから前記第1のパワースイッチング素子のドレインソース間電圧が上昇する時間以上に設定され、前記第2の所定期間は、前記第1のパワースイッチング素子がオンしてから前記第2のパワースイッチング素子のドレインソース間電圧が上昇する時間以上に設定される、請求項12に記載のパワーモジュール。前記第1の所定期間は200nsec以上に設定され、前記第2の所定期間は200nsec以上に設定される、請求項12または13に記載のパワーモジュール。前記第1のパワースイッチング素子と前記第1のゲート短絡用スイッチング素子とを接続するための第1の接続金属部材と、前記第2のパワースイッチング素子と前記第2のゲート短絡用スイッチング素子とを接続するための第2の接続金属部材とを含み、前記第1接続金属部材および前記第2の接続金属部材が、Au,Cu,またはAlからなるワイヤ状、フレーム状またはリボン状である、請求項4~10のいずれか一項に記載のパワーモジュール。第1のパワースイッチングは第1の電流検出部を含み、第2のパワースイッチングは第2の電流検出部を含み、前記第1の電流検出部が接続される第1のソースセンス端子と、前記第2の電流検出部が接続される第2のソースセンス端子とをさらに含む、請求項1~15のいずれか一項に記載のパワーモジュール。前記請求項1~16のいずれか一項に記載のパワーモジュールと、前記第1のパワースイッチング素子、前記第2のパワースイッチング素子、前記第1のゲート短絡用スイッチング素子および前記第2のゲート短絡用スイッチング素子を駆動するためのゲート駆動回路と、前記ゲート駆動回路を制御する制御部とを含み、前記制御部がマイクロコンピュータからなる、出力回路。前記制御部は、前記前記第1のパワースイッチング素子、前記第2のパワースイッチング素子、前記第1のゲート短絡用スイッチング素子および前記第2のゲート短絡用スイッチング素子に対するゲート制御信号をそれぞれ生成する手段を含み、前記ゲート駆動回路は、前記制御部によって生成されたゲート制御信号に応じたゲート駆動信号を生成して、対応するスイッチング素子のゲートに供給するものである、請求項17に記載の、出力回路。前述したハーフブリッジ出力回路101では、両MOSFET102,103がオフである状態において、ハイサイドの第1のMOSFET102がターンオンすると、ローサイドの第2のMOSFET103に電源電圧が印加されるので、第2のMOSFET103のドレインソース間電圧VDSが急激に上昇する。このとき、ドレインゲート間電圧をVDGとし、第2のMOSFET103のドレインゲート間の寄生容量をCDGとすると、第2のMOSFET103のドレインからゲートに向かって変位電流IDG=CDGdVDG/dtが流れる。dVDG/dtの値は、第1のMOSFET102のターンオン時上昇時間立ち上がり時間trで決定される。この変位電流IDGがゲート駆動回路104内の第2のゲート抵抗112に流れるため、第2のゲート抵抗112による電圧降下によってゲート電位が高くなり、第2のMOSFET103のゲートソース間電圧VGSが上昇する。第2のゲート抵抗112の抵抗値をRGとすると、第2のMOSFET103のゲートソース間電圧VGSのピーク値は、CDGRGdVDG/dtにほぼ比例する。第2のMOSFET103のゲートソース間電圧VGSのピーク値が閾値電圧を越えると、第2のMOSFET103がオンとなり、貫通電流が流れてしまう。同様に、両MOSFET102,103がオフである状態において、ローサイドの第2のMOSFET103がターンオンすると、ハイサイドの第1のMOSFET102に電源電圧が印加される。したがって、前述と同様な動作により、第1のMOSFET102のゲートソース間電圧VGSが上昇し、貫通電流が流れるおそれがある。この発明の目的は、直列に接続された2つのスイッチング素子のうちの一方のスイッチング素子がターンオンしたときに、他方のスイッチング素子のゲートソース間電圧の上昇を抑制または防止できるパワーモジュールおよび出力回路を提供することである。また、この発明の他の目的は、直列に接続された2つのスイッチング素子のうちの一方のスイッチング素子がターンオンしたときに、他方のスイッチング素子のゲートソース間電圧の上昇を抑制または防止できるとともに、小型化が図れるパワーモジュールを提供することである。この発明のパワーモジュールは、第1のパワースイッチング素子と、前記第1のパワースイッチング素子に直列に接続された第2のパワースイッチング素子と、前記第1のパワースイッチング素子のゲートとソースとの間に接続された第1のゲート短絡用スイッチング素子と、前記第2のパワースイッチング素子のゲートとソースとの間に接続された第2のゲート短絡用スイッチング素子とを含む。第1のパワースイッチング素子がターンオンすると、第2のパワースイッチング素子に電源電圧が印加されるので、第2のパワースイッチング素子のドレインソース間電圧が急激に上昇する。したがって、第2のパワースイッチング素子のドレインからゲートに向かって変位電流が流れる。このとき、第2のゲート短絡用スイッチング素子によって、第2のパワースイッチング素子のゲートソース間を短絡すれば、第2のパワースイッチング素子のゲートソース間電圧が大きくなるのを抑制または防止できる。第2のパワースイッチング素子がターンオンすると、第1のパワースイッチング素子に電源電圧が印加されるので、第1のパワースイッチング素子のドレインソース間電圧が急激に上昇する。このとき、第1のゲート短絡用スイッチング素子によって第1のパワースイッチング素子のゲートソース間を短絡すれば、第1のパワースイッチング素子のゲートソース間電圧が大きくなるのを抑制または防止できる。この発明の一実施形態では、前記第1のパワースイッチング素子および前記第2のパワースイッチング素子は、炭化珪素SiCを主成分とするスイッチング素子である。この発明の一実施形態では、前記第1のパワースイッチング素子および前記第2のパワースイッチング素子は、IGBTInsulatedGateBipolarTransistorからなる。この発明の一実施形態では、前記第1のパワースイッチング素子と前記第1のゲート短絡用スイッチング素子とが同一の実装基板上に実装されており、前記第2のパワースイッチング素子と前記第2のゲート短絡用スイッチング素子とが同一の実装基板上に実装されている。この構成によれば、パワーモジュールの小型化を図ることが可能となる。また、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子とを接続するための配線を短くすることができる。このため、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子との間のインピーダンスを小さくすることができる。これにより、各パワースイッチング素子のゲートソース間電圧の上昇抑制効果を向上させることができる。この発明の一実施形態では、前記第1のパワースイッチング素子と前記第1のゲート短絡用スイッチング素子とが実装されている実装基板と、前記第2のパワースイッチング素子と前記第2のゲート短絡用スイッチング素子とが実装されている実装基板とが、同一の実装基板である。この構成によれば、パワーモジュールの小型化を図ることが可能となる。この発明の一実施形態では、前記実装基板上に形成され、前記第1のパワースイッチング素子および第2のパワースイッチング素子のうちの一方のパワースイッチング素子のソースが電気的に接続されるとともに他方のパワースイッチング素子のドレインが電気的に接続される導電性の共通ランドをさらに含む。前記共通ランドは、平面視略U形の板状体であってもよい。前記共通ランドは、銅またはアルミニウム製の板状体であってもよい。この構成では、一方のパワースイッチング素子のソースと他方のパワースイッチング素子のドレインとが、実装基板上に形成され共通ランドを介して接続される。この発明の一実施形態では、前記実装基板上に形成され、前記第1のパワースイッチング素子のゲートが電気的に接続されるとともに、前記第1のゲート短絡用スイッチング素子が接合される第1のゲートランドと、前記実装基板上に形成され、前記第1のゲート短絡用スイッチング素子のゲートが電気的に接続される第1の短絡用ゲートランドと、前記実装基板上に形成され、前記第2のパワースイッチング素子のゲートが電気的に接続されるとともに、前記第2のゲート短絡用スイッチング素子が接合される第2のゲートランドと、前記実装基板上に形成され、前記第2のゲート短絡用スイッチング素子のゲートが電気的に接続される第2の短絡用ゲートランドとをさらに含む。前記共通ランドは、一対の腕部とそれらを連結する連結部とを含み、前記第1のゲートランドおよび前記第1の短絡用ゲートランドの組と、前記第2のゲートランドおよび前記第2の短絡用ゲートランドの組とのうち、一方の組は前記共通ランドの一対の腕部の間に配置され、他方の組は前記共通ランドの一方の腕部に対して前記一方の組と反対側に配置されている。この発明の一実施形態では、前記第1のゲートランドと前記第1の短絡用ゲートランドとは、前記共通ランドの連結部の延びる方向に沿って隣接して配置されており、前記第2のゲートランドと前記第2の短絡用ゲートランドとは、前記共通ランドの連結部の延びる方向に沿って隣接して配置されている。この構成によれば、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子とを接近して配置することが可能となる。したがって、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子とを接続するための配線を短くすることができる。このため、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子との間のインピーダンスを小さくすることができる。これにより、各パワースイッチング素子のゲートソース間電圧の上昇抑制効果を向上させることができる。この発明の一実施形態では、前記実装基板が、セラミックス上に銅箔が直接接合されたDBC基板であり、前記共通ランドと、前記第1のゲートランドと、前記第1の短絡用ゲートランドと、前記第2のゲートランドと、前記第2の短絡用ゲートランドとは、前記銅箔によって形成されている。この発明の一実施形態では、前記第1のパワースイッチング素子と前記第1のゲート短絡用スイッチング素子とが同一のチップに設けられており、前記第2のパワースイッチング素子と前記第2のゲート短絡用スイッチング素子とが同一のチップに設けられている。この構成によれば、パワーモジュールのさらなる小型化を図ることが可能となる。また、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子との間のインピーダンスをより小さくすることができる。これにより、各パワースイッチング素子のゲートソース間電圧の上昇抑制効果をさらに向上させることができる。この発明の一実施形態では、前記第1のパワースイッチング素子と前記第2のパワースイッチング素子とは、デッドタイムを挟んで交互にオンされる。また、第1のゲート短絡用スイッチング素子は、前記第2のパワースイッチング素子がオンするよりも前にオンされ、前記第2のパワースイッチング素子がオンしてから第1の所定期間が経過した後であって、前記第1のパワースイッチング素子がオンされる前にオフされる。また、第2のゲート短絡用スイッチング素子は、前記第1のパワースイッチング素子がオンするよりも前にオンされ、前記第1のパワースイッチング素子がオンしてから第2の所定期間が経過した後であって、前記第2のパワースイッチング素子がオンされる前にオフされる。この発明の一実施形態では、前記第1の所定期間は、前記第2のパワースイッチング素子がオンしてから前記第1のパワースイッチング素子のドレインソース間電圧が上昇する時間以上に設定される。また、前記第2の所定期間は、前記第1のパワースイッチング素子がオンしてから前記第2のパワースイッチング素子のドレインソース間電圧が上昇する時間以上に設定される。この構成によれば、第1のパワースイッチング素子がターンオンしたときには、第2のゲート短絡用スイッチング素子によって、第2のパワースイッチング素子のゲートソース間が短絡されているので、第2のパワースイッチング素子のゲートソース間電圧が大きくなるのを抑制または防止できる。また、第2のパワースイッチング素子がターンオンしたときには、第1のゲート短絡用スイッチング素子によって、第1のパワースイッチング素子のゲートソース間が短絡されているので、第1のパワースイッチング素子のゲートソース間電圧が大きくなるのを抑制または防止できる。この発明の一実施形態では、前記第1の所定期間は200nsec以上に設定され、前記第2の所定期間は200nsec以上に設定される。この発明の一実施形態では、前記第1のパワースイッチング素子と前記第1のゲート短絡用スイッチング素子とを接続するための第1の接続金属部材と、前記第2のパワースイッチング素子と前記第2のゲート短絡用スイッチング素子とを接続するための第2の接続金属部材とを含む。前記第1の接続金属部材および前記第2の接続金属部材は、Au,Cu,またはAlからなるワイヤ状、フレーム状またはリボン状であってもよい。この発明の一実施形態では、第1のパワースイッチングは第1の電流検出部を含み、第2のパワースイッチングは第2の電流検出部を含み、前記第1の電流検出部が接続される第1のソースセンス端子と、前記第2の電流検出部が接続される第2のソースセンス端子とをさらに含む。この構成によれば、第1のソースセンス端子および第2のソースセンス端子を、過電流保護回路に接続することが可能となる。これにより、負荷の短絡等に起因する過電流を速やかに遮断することが可能となる。この発明の出力回路は、前記請求項1~16のいずれか一項に記載のパワーモジュールと、前記第1のパワースイッチング素子、前記第2のパワースイッチング素子、前記第1のゲート短絡用スイッチング素子および前記第2のゲート短絡用スイッチング素子を駆動するためのゲート駆動回路と、前記ゲート駆動回路を制御する制御部とを含み、前記制御部がマイクロコンピュータからなる。この発明によれば、第1のパワースイッチング素子および第2のパワースイッチング素子のうちの一方のスイッチング素子がターンオンしたときに、他方のスイッチング素子のゲートソース間電圧の上昇を抑制または防止できる。この発明の一実施形態では、前記制御部は、前記前記第1のパワースイッチング素子、前記第2のパワースイッチング素子、前記第1のゲート短絡用スイッチング素子および前記第2のゲート短絡用スイッチング素子に対するゲート制御信号をそれぞれ生成する手段を含む。前記ゲート駆動回路は、前記制御部によって生成されたゲート制御信号に応じたゲート駆動信号を生成して、対応するスイッチング素子のゲートに供給するものである。本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。図1は、本発明の一実施形態に係るパワーモジュールを適用したハーフブリッジ出力回路1を示す電気回路図である。ハーフブリッジ出力回路1は、パワーモジュール2と、ゲート駆動回路3と、制御部4を含む。パワーモジュール2は、第1の電源端子11と、第2の電源端子第2の出力端子12と、第1の主回路用ゲート端子13と、第1の短絡用ゲート端子14と、第1のソースセンス端子15と、第2の主回路用ゲート端子16と、第2の短絡用ゲート端子17と、第2のソースセンス端子18と、第1の出力端子19とを含んでいる。また、パワーモジュール2は、ハイサイドの第1の主回路用MOSFET第1のパワースイッチング素子21と、それに直列に接続されたローサイドの第2の主回路用MOSFET第2のパワースイッチング素子22とを含む。主回路用MOSFET21,22は、SiC炭化珪素を主とする半導体材料で作成されたSiC半導体デバイスである。第1の主回路用MOSFET21および第2の主回路用MOSFET22には、第1のダイオード23および第2のダイオード24がそれぞれ並列に接続されている。第1のダイオード23のアノードは第1の主回路用MOSFET21のソースに接続され、第1のダイオード23のカソードは第1の主回路用MOSFET21のドレインに接続されている。第2のダイオード24のアノードは第2の主回路用MOSFET22のソースに接続され、第2のダイオード24のカソードは第2の主回路用MOSFET22のドレインに接続されている。第1および第2ダイオード23,24は、それぞれ、第1主回路用MOSFET21および第2主回路用MOSFET22に内蔵されたダイオードであってもよい。第1の主回路用MOSFET21のゲートとソースとの間に、第1の短絡用MOSFET第1のゲート短絡用スイッチング素子25が接続されている。第1の短絡用MOSFET25のドレインが第1の主回路用MOSFET21のゲートに接続され、第1の短絡用MOSFET25のソースが第1の主回路用MOSFET21のソースに接続されている。第2の主回路用MOSFET22のゲートとソースとの間に、第2の短絡用MOSFET第2のゲート短絡用スイッチング素子26が接続されている。第2の短絡用MOSFET26のドレインが第2の主回路用MOSFET22のゲートに接続され、第2の短絡用MOSFET26のソースが第2の主回路用MOSFET22のソースに接続されている。短絡用MOSFET25,26は、SiC炭化珪素を主とする半導体材料で作成されたSiC半導体デバイスである。ハイサイドの第1の主回路用MOSFET21と、第1のダイオード23と、第1の短絡用MOSFET25と、端子11,13,14,15によってハイサイド回路が構成されている。一方、ローサイドの第1の主回路用MOSFET22と、第2のダイオード24と、第2の短絡用MOSFET26と、端子12,16,17,18によってローサイド回路が構成されている。第1の主回路用MOSFET21のドレインは、第1の電源端子11に接続されている。第1の主回路用MOSFET21のソースと第2の主回路用MOSFET22のドレインとの接続点は、第1の出力端子19に接続されている。第1の主回路用MOSFET21のゲートは、第1の主回路用ゲート端子13に接続されている。第1の短絡用MOSFET25のゲートは、第1の短絡用ゲート端子14に接続されている。第2の主回路用MOSFET22のゲートは、第2の主回路用ゲート端子16に接続されている。第2の短絡用MOSFET26のゲートは、第2の短絡用ゲート端子17に接続されている。第2の主回路用MOSFET22のソースは、第2の電源端子第2の出力端子12に接続されている。第1および第2の主回路用MOSFET21,22は、それぞれ第1および第2の電流検出部27,28を備えている。第1および第2の電流検出部27,28は、第1および第2のソースセンス端子15,18にそれぞれ接続されている。パワーモジュール2の第1の電源端子11は、電源5の正極端子に接続されている。パワーモジュール2の第2の電源端子第2の出力端子12は、電源5の負極端子に接続されている。パワーモジュール2の各ゲート端子13,14,16,17と各ソースセンス端子15,18は、ゲート駆動回路3に接続されている。各ソースセンス端子15,18は、たとえば、過電流保護回路図示略に接続される。パワーモジュール2の第1の出力端子19と第2の出力端子第2の電源端子12との間に、負荷6が接続されている。制御部4は、CPUとそのプログラム等を記憶したメモリROM、RAM等を含むマイクロコンピュータからなる。制御部4は、第1の主回路用MOSFET21に対する第1の主回路用ゲート制御信号MG1、第1の短絡用MOSFET25に対する第1の短絡用ゲート制御信号SG1、第2の主回路用MOSFET22に対する第2の主回路用ゲート制御信号MG2および第2の短絡用MOSFET26に対する第2の短絡用ゲート制御信号SG2を生成して、ゲート駆動回路3に与える。ゲート駆動回路3は、制御部4からの各ゲート制御信号MG1,SG1,MG2,SG2に基づいて、第1の主回路用MOSFET21、第1の短絡用MOSFET25、第2の主回路用MOSFET22および第2の短絡用MOSFET26に対するゲート駆動信号DMG1,DSG1,DMG2,DSG2をそれぞれ生成して出力する。この実施形態では、各ゲート駆動信号DMG1,DSG1,DMG2,DSG2は、それに対応するゲート制御信号MG1,SG1,MG2,SG2がLレベルであればLレベルとなり、それに対応するゲート制御信号MG1,SG1,MG2,SG2がHレベルであればHレベルとなる。第1の主回路用MOSFET21に対するゲート駆動信号DMG1は、当該MOSFET21のゲート抵抗31を介して、当該MOSFET21のゲートに与えられる。第1の短絡用MOSFET25に対するゲート駆動信号DSG1は、当該MOSFET25のゲート抵抗32を介して、当該MOSFET25のゲートに与えられる。第2の主回路用MOSFET22に対するゲート駆動信号DMG2は、当該MOSFET22のゲート抵抗33を介して、当該MOSFET22のゲートに与えられる。第2の短絡用MOSFET26に対するゲート駆動信号DSG2は、当該MOSFET26のゲート抵抗34を介して、当該MOSFET26のゲートに与えられる。各MOSFET21,22,25,26は、それに与えられるゲート駆動信号がHレベルとなるとオンとなり、それに与えられるゲート駆動信号がLレベルとなるとオフとなる。図2は、図1のパワーモジュール2の内部構造を示す図解的な斜視図である。図2においては、第1のダイオード23および第2のダイオード24がMOSFET21,22に内蔵されている例が示されている。パワーモジュール2は、絶縁性基板51と、絶縁性基板51の一方表面に固定されたケース52とを含む。絶縁性基板51は、平面視において一方向に長い矩形に形成されている。ケース52は、下面が開口した略直方体形状に形成されており、樹脂材料で構成されている。平面視において、絶縁性基板51の一方の短辺を第1短辺51aといい、他方の短辺を第2短辺51bということにする。また、平面視において、絶縁性基板51の一方の長辺を第1長辺51cといい、他方の長辺を第2長辺51dということにする。また、絶縁性基板51の長辺51c,51dに沿う方向を絶縁性基板51の長さ方向といい、絶縁性基板51の短辺51a,51bに沿う方向を、絶縁性基板51の幅方向ということにする。絶縁性基板51上には、ハイサイド回路を形成するための第1アッセンブリ60と、ローサイド回路を形成するための第2アッセンブリ80とが、絶縁性基板51の長さ方向に沿って並べて配置されている。第1アッセンブリ60は、絶縁性基板51の長さ方向の中央と第1短辺51aとの間の領域に配置されている。一方、第2アッセンブリ80は、絶縁性基板51の長さ方向の中央と第2短辺51bとの間の領域に配置されている。絶縁性基板51上には、第1アッセンブリ60および第2アッセンブリ80の両方に用いられる共通ランド70が形成されている。共通ランド70は、銅またはアルミニウムの板状体からなる。共通ランド70は、平面視において略U形であり、絶縁性基板51の第1短辺51a側に設けられた第1の主回路用ソースランド部腕部71と、絶縁性基板51の長さ中央よりも第2短辺51b側に設けられた第2の主回路用ドレインランド部腕部72と、それらを連結する連結部73とを含む。第1の主回路用ソースランド部71は、平面視において絶縁性基板51の幅方向に長い矩形であり、その長辺が絶縁性基板51の第1短辺51aに沿って配置されている。第2の主回路用ドレインランド部72は、平面視において絶縁性基板51の幅方向に長い略矩形であり、第1の主回路用ソースランド部71と平行に配置されている。第2の主回路用ドレインランド部72は、平面視において、絶縁性基板51の第2長辺51dに近くかつ絶縁性基板51の第2短辺51bに近い位置にあるコーナ部に切除部72aを有している。連結部73は、平面視において絶縁性基板51の長さ方向に長い矩形であり、第1の主回路用ソースランド部71および第2の主回路用ドレインランド部72における絶縁性基板51の第1長辺51c側の端部どうしを接続している。第1アッセンブリ60は、第1の主回路用ソースランド部71と、絶縁性基板51上に形成された他の複数のランド61~64と、第1の主回路用MOSFET21第1のダイオード23を内蔵したものと、第1の短絡用MOSFET25と、複数の端子11,13,14,15とを含む。複数のランド61~64は、第1の主回路用ドレインランド61、第1の主回路用ゲートランド62、第1のソースセンスランド63および第1の短絡用ゲートランド64を含んでいる。これらのランド61~64は、銅またはアルミニウムの板状体からなる。第1の主回路用ドレインランド61は、平面視において絶縁性基板51の幅方向に長い略矩形であり、第1の主回路用ソースランド部71に対して絶縁性基板51の第1短辺51aとは反対側において、第1の主回路用ソースランド部71に隣接して配置されている。第1の主回路用ドレインランド61は、平面視において、絶縁性基板51の第1短辺51aからは遠くかつ絶縁性基板51の第2長辺51dには近い位置にあるコーナ部に切除部61aを有している。第1の主回路用ゲートランド62は、平面視において絶縁性基板51の幅方向に長い矩形であり、第1の主回路用ドレインランド61に対して絶縁性基板51の第1短辺51aとは反対側において、第1の主回路用ドレインランド61に隣接して配置されている。第1のソースセンスランド63は、平面視において第1の主回路用ドレインランド61に比べて長さおよび幅が小さい矩形であり、第1の主回路用ドレインランド61の切除部61a内に配置されている。第1の短絡用ゲートランド64は、平面視において絶縁性基板51の幅方向に長い矩形であり、第1の主回路用ゲートランド62に対して絶縁性基板51の第1短辺51aとは反対側において、第1の主回路用ゲートランド62に隣接して配置されている。第1の主回路用ドレインランド61の表面には、第1の主回路用MOSFET21のドレイン電極21Dが接合されている。第1の主回路用MOSFET21は、第1の主回路用ドレインランド61とは反対側の表面にソース電極21Sおよびゲート電極21Gを有している。第1の主回路用ゲートランド62の表面には、第1の短絡用MOSFET25のドレイン電極25Dが接合されている。第1の短絡用MOSFET25は、第1の主回路用ゲートランド62とは反対側の表面にソース電極25Sおよびゲート電極25Gを有している。第1の主回路用MOSFET21のソース電極21Sは、複数のボンディングワイヤ接続金属部材65によって、第1の主回路用ソースランド部71に電気的に接続されている。また、第1の主回路用MOSFET21のソース電極21S電流検出部27は、ボンディングワイヤ接続金属部材66によって、第1のソースセンスランド63に電気的に接続されている。さらに、第1の主回路用MOSFET21のソース電極21Sは、複数のボンディングワイヤ接続金属部材67によって、第1の短絡用MOSFET25のソース電極25Sに電気的に接続されている。第1の主回路用MOSFET21のゲート電極21Gは、ボンディングワイヤ接続金属部材68によって、第1の主回路用ゲートランド62に電気的に接続されている。第1の短絡用MOSFET25のゲート電極25Gは、ボンディングワイヤ接続金属部材69によって、第1の短絡用ゲートランド64に電気的に接続されている。第1の主回路用ドレインランド61の表面における絶縁性基板51の第2長辺51dよりの端部には、第1の電源端子11の基端部が接合されている。第1の電源端子11は、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第1の電源端子11は、絶縁性基板51の長さ方向から見てクランク形状であり、第1の主回路用ドレインランド61に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第1の電源端子11の接続端の先端部は、ケース52における絶縁性基板51の第2長辺51d側の側壁を貫通して、ケース52外方に突出している。第1のソースセンスランド63の表面における絶縁性基板51の第2長辺51dよりの部分には、第1のソースセンス端子15の基端部が接合されている。第1のソースセンス端子15は、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第1のソースセンス端子15は、絶縁性基板51の長さ方向から見てクランク形状であり、第1のソースセンスランド63に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第1のソースセンス端子15の接続端の先端部は、ケース52における絶縁性基板51の第2長辺51d側の側壁を貫通して、ケース52外方に突出している。第1の主回路用ゲートランド62の表面における絶縁性基板51の第2長辺51dよりの端部には、第1の主回路用ゲート端子13の基端部が接合されている。第1の主回路用ゲート端子13は、絶縁性基板51の長さ方向から見てクランク形状であり、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第1の主回路用ゲート端子13は、第1の主回路用ゲートランド62に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第1の主回路用ゲート端子13の接続端の先端部は、ケース52における絶縁性基板51の第2長辺51d側の側壁を貫通して、ケース52外方に突出している。第1の短絡用ゲートランド64の表面における絶縁性基板51の第2長辺51dよりの端部には、第1の短絡用ゲート端子14の基端部が接合されている。第1の短絡用ゲート端子14は、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第1の短絡用ゲート端子14は、絶縁性基板51の長さ方向から見てクランク形状であり、第1の短絡用ゲートランド64に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第1の短絡用ゲート端子14の接続端の先端部は、ケース52における絶縁性基板51の第2長辺51d側の側壁を貫通して、ケース52外方に突出している。第2アッセンブリ80は、第2の主回路用ドレインランド部72と、絶縁性基板51上に形成された他の複数のランド81~84と、第2の主回路用MOSFET22第2のダイオード24を内蔵したものと、第2の短絡用MOSFET26と、複数の端子12,16,17,18とを含む。複数のランド81~84は、第2の主回路用ソースランド81、第2の主回路用ゲートランド82、第2のソースセンスランド83および第2の短絡用ゲートランド84を含んでいる。これらのランド81~84は、銅またはアルミニウムの板状体からなる。第2の主回路用ソースランド81は、平面視において絶縁性基板51の幅方向に長い矩形であり、第1の短絡用ゲートランド64と第2の主回路用ドレインランド部72との間に配置されている。第2の主回路用ゲートランド82は、平面視において絶縁性基板51の幅方向に長い矩形であり、第2の主回路用ドレインランド部72に対して絶縁性基板51の第2短辺51b側において、第2の主回路用ドレインランド部72に隣接して配置されている。第2のソースセンスランド83は、平面視において第2の主回路用ドレインランド部72に比べて長さおよび幅が小さい矩形であり、第2の主回路用ドレインランド部72の切除部72a内に配置されている。第2の短絡用ゲートランド84は、平面視において絶縁性基板51の幅方向に長い矩形であり、第2の主回路用ゲートランド82と絶縁性基板51の第2短辺51bとの間に配置されている。第2の主回路用ドレインランド部72の表面には、第2の主回路用MOSFET22のドレイン電極22Dが接合されている。第2の主回路用MOSFET22は、第2の主回路用ドレインランド部72とは反対側の表面にソース電極22Sおよびゲート電極22Gを有している。第2の主回路用ゲートランド82の表面には、第2の短絡用MOSFET26のドレイン電極26Dが接合されている。第2の短絡用MOSFET26は、第2の主回路用ゲートランド82とは反対側の表面にソース電極26Sおよびゲート電極26Gを有している。第2の主回路用MOSFET22のソース電極22Sは、複数のボンディングワイヤ接続金属部材85によって、第2の主回路用ソースランド81に電気的に接続されている。また、第2の主回路用MOSFET22のソース電極22S電流検出部28は、ボンディングワイヤ接続金属部材86によって、第2のソースセンスランド83に電気的に接続されている。さらに、第2の主回路用MOSFET22のソース電極22Sは、複数のボンディングワイヤ接続金属部材87によって、第2の短絡用MOSFET26のソース電極26Sに電気的に接続されている。第2の主回路用MOSFET22のゲート電極22Gは、ボンディングワイヤ接続金属部材88によって、第2の主回路用ゲートランド82に電気的に接続されている。第2の短絡用MOSFET26のゲート電極26Gは、ボンディングワイヤ接続金属部材89によって、第2の短絡用ゲートランド84に電気的に接続されている。第2の主回路用ソースランド81の表面における絶縁性基板51の第2長辺51dよりの端部には、第2の電源端子12の基端部が接合されている。第2の電源端子12は、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第2の電源端子12は、絶縁性基板51の長さ方向から見てクランク形状であり、第2の主回路用ソースランド81に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第2の電源端子12の接続端の先端部は、ケース52における絶縁性基板51の第2長辺51d側の側壁を貫通して、ケース52外方に突出している。第2のソースセンスランド83の表面における絶縁性基板51の第2長辺51dよりの部分には、第2のソースセンス端子18の基端部が接合されている。第2のソースセンス端子18は、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第2ソースセンス端子18は、絶縁性基板51の長さ方向から見てクランク形状であり、第2のソースセンスランド83に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第2のソースセンス端子18の接続端の先端部は、ケース52における絶縁性基板51の第2長辺51d側の側壁を貫通して、ケース52外方に突出している。第2の主回路用ゲートランド82の表面における絶縁性基板51の第2長辺51dよりの端部には、第2の主回路用ゲート端子16の基端部が接合されている。第2の主回路用ゲート端子16は、絶縁性基板51の長さ方向から見てクランク形状であり、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第2の主回路用ゲート端子16は、第2の主回路用ゲートランド82に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第2の主回路用ゲート端子16の接続端の先端部は、ケース52における絶縁性基板51の第2長辺51d側の側壁を貫通して、ケース52外方に突出している。第2の短絡用ゲートランド84の表面における絶縁性基板51の第2長辺51dよりの端部には、第2の短絡用ゲート端子17の基端部が接合されている。第2の短絡用ゲート端子17は、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第2の短絡用ゲート端子17は、絶縁性基板51の長さ方向から見てクランク形状であり、第2の短絡用ゲートランド84に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第2の短絡用ゲート端子17の接続端の先端部は、ケース52における絶縁性基板51の第2長辺51d側の側壁を貫通して、ケース52外方に突出している。共通ランド70における連結部73の表面の長さ中央部には、第1の出力端子19の基端部が接合されている。第1の出力端子19は、導電性の板状体たとえば、銅板にニッケルメッキを施したものからなる。第1の出力端子19は、絶縁性基板51の長さ方向から見てクランク形状であり、連結部73に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第1の出力端子19の接続端の先端部は、ケース52における絶縁性基板51の第1長辺51c側の側壁を貫通して、ケース52外方に突出している。絶縁性基板51の代わりに、たとえば、セラミックス上に銅箔を直接接合した基板DBC:DirectBondingCopperを用いてもよい。その場合には、その銅箔によって、各ランド61~64,70,81~84を形成できる。図3は、制御部4によって生成される各ゲート制御信号を示すタイムチャートである。図3の例では、各ゲート制御信号の組合せの状態には0~7の状態がある。そして、0~7の状態が繰り返される。状態0では、第1の主回路用ゲート制御信号MG1、第1の短絡用ゲート制御信号SG1、第2の主回路用ゲート制御信号MG2および第2の短絡用ゲート制御信号SG2の全てがLレベルである。したがって、第1の主回路用MOSFET21、第1の短絡用MOSFET25、第2の主回路用MOSFET22および第2の短絡用MOSFET26の状態は、全てオフである。状態1では、第1の短絡用ゲート制御信号SG1がLレベルからHレベルに反転する。これにより、ハイサイドの第1の短絡用MOSFET25がターンオンする。これにより、ハイサイドの第1の主回路用MOSFET21のゲートソース間が、第1の短絡用MOSFET25によって短絡される。状態2では、第2の主回路用ゲート制御信号MG2がLレベルからHレベルに反転する。これにより、ローサイドの第2の主回路用MOSFET22がターンオンする。ローサイドの第2の主回路用MOSFET22がターンオンすると、ハイサイドの第1の主回路用MOSFET21に電源電圧が印加されるので、第1の主回路用MOSFET21のドレインソース間電圧VDSが急激に上昇する。したがって、第1の主回路用MOSFET21のドレインからゲートに向かって変位電流IDGが流れる。第1の主回路用MOSFET21のドレインゲート間電圧をVDGとし、第1の主回路用MOSFET21のドレインゲート間の寄生容量をCDGとすると、変位電流IDGはIDG=CDGdVDG/dtとなる。dVDG/dtの値は、第2の主回路用MOSFET22のターンオン時上昇時間立ち上がり時間trで決定される。このとき、この実施形態では、第1の主回路用MOSFET21のゲートソース間が、第1の短絡用MOSFET25によって短絡されている。したがって、第1の主回路用MOSFET21のドレインからゲートに流れてきた変位電流IDGは、第1の短絡用MOSFET25、第1の主回路用MOSFET21のソースおよび第2の主回路用MOSFET22を通って接地へと流れる。このため、変位電流IDGが第1の主回路用MOSFET21のゲート抵抗31に流れなくなる。くわえて、第1の主回路用MOSFET21のゲートソース間が、第1の短絡用MOSFET25によって短絡されているから、第1の主回路用MOSFET21のゲートソース間電圧VGSが大きくなるのを抑制または防止できる。状態3では、第2の主回路用ゲート制御信号MG2がHレベルからLレベルに反転する。これにより、ローサイドの第2の主回路用MOSFET22がターンオフする。状態4では、第1の短絡用ゲート制御信号SG1がHレベルからLレベルに反転する。これにより、第1の短絡用MOSFET25がターンオフする。状態5では、第2の短絡用ゲート制御信号SG2がLレベルからHレベルに反転する。これにより、ローサイドの第2の短絡用MOSFET26がオンする。これにより、ローサイドの第2の主回路用MOSFET22のゲートソース間が、第2の短絡用MOSFET26によって短絡される。状態6では、第1の主回路用ゲート制御信号MG1がLレベルからHレベルに反転する。これにより、ハイサイドの第1の主回路用MOSFET21がターンオンする。ハイサイドの第1の主回路用MOSFET21がターンオンすると、ローサイドの第2の主回路用MOSFET22に電源電圧が印加されるので、第2の主回路用MOSFET22のドレインソース間電圧VDSが急激に上昇する。したがって、第2の主回路用MOSFET22のドレインからゲートに向かって変位電流IDGが流れる。第2の主回路用MOSFET22のドレインゲート間電圧をVDGとし、第2の主回路用MOSFET22のドレインゲート間の寄生容量をCDGとすると、変位電流IDGはIDG=CDGdVDG/dtとなる。dVDG/dtの値は、第1の主回路用MOSFET21のターンオン時上昇時間立ち上がり時間trで決定される。このとき、この実施形態では、第2の主回路用MOSFET22のゲートソース間が、第2の短絡用MOSFET26によって短絡されている。したがって、第2の主回路用MOSFET22のドレインからゲートに流れてきた変位電流IDGは、第2の短絡用MOSFET26および第2の主回路用MOSFET22のソースを通って接地へと流れる。このため、変位電流IDGが第2の主回路用MOSFET22のゲート抵抗33に流れなくなる。くわえて、第2の主回路用MOSFET22のゲートソース間が、第2の短絡用MOSFET26によって短絡されているから、第2の主回路用MOSFET22のゲートソース間電圧VGSが大きくなるのを抑制または防止できる。状態7では、第1の主回路用ゲート制御信号MG1がHレベルからLレベルに反転する。これにより、ハイサイドの第1の主回路用MOSFET21がターンオフする。状態7に続く状態0では、第2の短絡用ゲート制御信号SG2がHレベルからLレベルに反転する。これにより、ローサイドの第2の短絡用MOSFET26がターンオフする。第1の短絡用ゲート信号SG1および第2の短絡用ゲート信号SG1をオンオフさせるタイミングの条件について説明する。第1の短絡用ゲート信号SG1をオンさせるタイミングは、第2の主回路用ゲート信号MG2がLレベルからHレベルに反転するより少し前第2の主回路用MOSFET22がオンするより少し前であることが必要である。第1の短絡用ゲート信号SG1をオフさせるタイミングは、第2の主回路用ゲート信号MG2がLレベルからHレベルに反転してから第2の主回路用MOSFET22がオンしてから、第1の主回路用MOSFET21のドレインソース間電圧が上昇する時間たとえば、200nsec程度以上の所定時間が経過した後であることが必要である。さらに、第1の短絡用ゲート信号SG1をオフさせるタイミングは、第1の主回路用ゲート信号MG1がLレベルからHレベルに反転する前第1の主回路用MOSFET21がオンする前であることが必要である。第2の短絡用ゲート信号SG2をオンさせるタイミングは、第1の主回路用ゲート信号MG1がLレベルからHレベルに反転するより少し前第1の主回路用MOSFET21がオンするより少し前であることが必要である。第2の短絡用ゲート信号SG2をオフさせるタイミングは、第1の主回路用ゲート信号MG1がLレベルからHレベルに反転してから第1の主回路用MOSFET21がオンしてから、第2の主回路用MOSFET22のドレインソース間電圧が上昇する時間たとえば、200nsec程度以上の所定時間が経過した後であることが必要である。さらに、第2の短絡用ゲート信号SG2をオフさせるタイミングは、第2の主回路用ゲート信号MG2がLレベルからHレベルに反転する前第2の主回路用MOSFET22がオンする前であることが必要である。なお、第1の主回路用MOSFET21と第2の主回路用MOSFET22とが同時にオンとなると貫通電流が流れる。そこで、貫通電流を防止するために、第1の主回路用ゲート信号MG1がHレベルからLレベルに反転してから第1の主回路用MOSFET21がオフとなってから、第2の主回路用ゲート信号MG2がLレベルからHレベルに反転するまでに第2の主回路用MOSFET22がオンとなるまでに、デッドタイムが設けられる。同様に、第2の主回路用ゲート信号MG2がHレベルからLレベルに反転してから第2の主回路用MOSFET22がオフとなってから、第1の主回路用ゲート信号MG1がLレベルからHレベルに反転するまでに第1の主回路用MOSFET21がオンとなるまでに、デッドタイムが設けられる。つまり、第1の主回路用MOSFET21と第2の主回路用MOSFET22とは、デッドタイムを挟んで交互にオンされる。以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、各端子11~19の横断面積は同じに形成されているが、端子13,14,15,16,17,18に比べて大きな電流が流れる第1の電源端子11、第2の電源端子第2の出力端子12および第1の出力端子19の横断面積を、他の端子13,14,15,16,17,18の横断面積より大きくなるように形成してもよい。図4は、端子11,12,19の横断面積が、他の端子13,14,15,16,17,18の横断面積より大きく形成されたパワーモジュールの例を示す図解的な斜視図である。このパワーモジュール2Aでは、第1の電源端子11、第2の電源端子12および第1の出力端子19の幅が、他の端子13,14,15,16,17,18の幅より大きく形成されている。なお、端子11,12,19の厚さを、他の端子13,14,15,16,17,18の厚さより大きく形成してもよい。また、端子11,12,19の幅と厚さの両方を、他の端子13,14,15,16,17,18の幅および厚さより大きく形成してもよい。また、前述の実施形態では、短絡用MOSFET25,26は、主回路用MOSFET21,22が実装された絶縁性基板51上に実装されているが、短絡用MOSFET25,26を絶縁性基板51上に実装しなくてもよい。たとえば、第1の短絡用MOSFET25が形成されたチップを、ケース51内またはケース51外において、第1の主回路用MOSFET21のゲート電極が接続された端子主回路用ゲート端子13と、第1の主回路用MOSFET21のソース電極が接続された端子第1のソースセンス端子15または第1の出力端子19との間に接続するようにしてもよい。より具体的には、第1の短絡用MOSFET25が形成されたチップのドレイン端子をリード線等の導電線によって主回路用ゲート端子13に電気的に接続し、当該チップのソース端子をリード線等の導電線によって第1のソースセンス端子15または第1の出力端子19に接続してもよい。当該チップがケース51内に配置されている場合には、当該チップのゲート端子にリードを接続してケース51の外側に引き出してもよい。同様に、第2の短絡用MOSFET26が形成されたチップを、ケース51内またはケース51外において、第2の主回路用MOSFET22のゲート電極が接続された端子主回路用ゲート端子16と、第2の主回路用MOSFET22のソース電極が接続された端子第2のソースセンス端子18または第2の出力端子12との間に接続するようにしてもよい。より具体的には、第2の短絡用MOSFET26が形成されたチップのドレイン端子をリード線等の導電線によって主回路用ゲート端子16に電気的に接続し、当該チップのソース端子をリード線等の導電線によって第2のソースセンス端子18または第2の出力端子12に接続してもよい。当該チップがケース51内に配置されている場合には、当該チップのゲート端子にリードを接続してケース51の外側に引き出してもよい。図5は、第1の短絡用MOSFET25が形成されたチップおよび第2の短絡用MOSFET26が形成されたチップを、パワーモジュールのケース外においてモジュール端子に接続した場合の具体例を示す図解的な斜視図である。図5においては、第1のダイオード23および第2のダイオード24がMOSFET21,22に内蔵されている例が示されている。パワーモジュール2Bは、絶縁性基板151と、絶縁性基板151の一方表面に固定されたケース152とを含む。絶縁性基板151は、平面視において一方向に長い矩形に形成されている。ケース152は、下面が開口した略直方体形状に形成されており、樹脂材料で構成されている。ケース152の上方には、ゲート駆動回路3が実装されたゲート駆動回路実装基板300が配置されている。この実施形態では、パワーモジュール2Bには、第1の短絡用MOSFET25および第2の短絡用MOSFET26は形成されていない。第1の短絡用MOSFET25が形成されたチップ25Aおよび第2の短絡用MOSFET26が形成されたチップ26Aが、ゲート駆動回路実装基板300上に取り付けられている。平面視において、絶縁性基板151の一方の短辺を第1短辺151aといい、他方の短辺を第2短辺151bということにする。また、平面視において、絶縁性基板151の一方の長辺を第1長辺151cといい、他方の長辺を第2長辺151dということにする。また、絶縁性基板151の長辺151c,151dに沿う方向を絶縁性基板151の長さ方向といい、絶縁性基板151の短辺151a,151bに沿う方向を、絶縁性基板151の幅方向ということにする。絶縁性基板151上には、第1の短絡用MOSFET25を除いたハイサイド回路を形成するための第1アッセンブリ160と、第2の短絡用MOSFET26を除いたローサイド回路を形成するための第2アッセンブリ180とが、絶縁性基板151の長さ方向に沿って並べて配置されている。第1アッセンブリ160は、絶縁性基板151の長さ方向の中央と第1短辺151aとの間の領域に配置されている。一方、第2アッセンブリ180は、絶縁性基板151の長さ方向の中央と第2短辺151bとの間の領域に配置されている。絶縁性基板151上には、第1アッセンブリ160および第2アッセンブリ180の両方に用いられる共通ランド170が形成されている。共通ランド170は、銅またはアルミニウムの板状体からなる。共通ランド170は、平面視において略U形であり、絶縁性基板151の第1短辺151a側に設けられた第1の主回路用ソースランド部腕部171と、絶縁性基板151の長さ中央よりも第2短辺151b側に設けられた第2の主回路用ドレインランド部腕部172と、それらを連結する連結173とを含む。第1の主回路用ソースランド部171は、平面視において絶縁性基板151の幅方向に長い矩形であり、その長辺が絶縁性基板151の第1短辺151aに沿って配置されている。第2の主回路用ドレインランド部172は、平面視において絶縁性基板151の幅方向に長い略矩形であり、第1の主回路用ソースランド部171と平行に配置されている。第2の主回路用ドレインランド部172の長さは、第1の主回路用ソースランド部171の長さより短く形成されている。連結部173は、平面視において絶縁性基板151の長さ方向に長い矩形であり、第1の主回路用ソースランド部171および第2の主回路用ドレインランド部172における絶縁性基板151の第1長辺151c側の端部どうしを接続している。第1アッセンブリ160は、第1の主回路用ソースランド部171と、絶縁性基板151上に形成された他の複数のランド161~163と、第1の主回路用MOSFET21第1のダイオード23を内蔵したものと、複数の端子11,13,15とを含む。複数のランド161~163は、第1の主回路用ドレインランド161、第1の主回路用ゲートランド162および第1のソースセンスランド163を含んでいる。これらのランド161~163は、銅またはアルミニウムの板状体からなる。第1の主回路用ドレインランド161は、平面視において絶縁性基板151の幅方向に長い略矩形であり、第1の主回路用ソースランド部171に対して絶縁性基板151の第1短辺151aとは反対側において、第1の主回路用ソースランド部171に隣接して配置されている。第1の主回路用ドレインランド161は、平面視において、絶縁性基板151の第1短辺151aからは遠くかつ絶縁性基板151の第2長辺151dには近い位置にあるコーナ部に切除部161aを有している。第1の主回路用ゲートランド162は、平面視において絶縁性基板151の長さ方向に長い略矩形であり、その長さは第1の主回路用ドレインランド161の幅より短い。第1の主回路用ゲートランド162は、第1の主回路用ドレインランド161の切除部161a内に配置されている。第1のソースセンスランド163は、平面視において絶縁性基板151の長さ方向に長い略矩形であり、かつその長さは第1の主回路用ドレインランド161の幅より短い。第1のソースセンスランド163は、第1の主回路用ドレインランド161の切除部161a内に、第1の主回路用ゲートランド162に対して絶縁性基板151の第1長辺151cとは反対側において、第1の主回路用ゲートランド162に隣接して配置されている。第1のソースセンスランド163および第1の主回路用ドレインランド161と、絶縁性基板151の第2長辺151dとの間には、第1の主回路用ゲート端子13と第1のソースセンス端子15とが、絶縁性基板151の長さ方向に間隔をおいて配置されている。第1の主回路用ゲート端子13は、導電性の板状体からなる。第1の主回路用ゲート端子13は、絶縁性基板151の長さ方向から見て、略L形であり、絶縁性基板151に固定された固定部と、固定部に結合された立上部とを有している。第1の主回路用ゲート端子13の立上部の先端部は、ケース152の上壁を貫通してケース152の外方に延び、ゲート駆動回路実装基板300の一側部に形成された切欠部を通って基板300の上方に突出している。第1のソースセンス端子15は、導電性の板状体からなる。第1のソースセンス端子15は、絶縁性基板151の長さ方向から見て、略L形であり、絶縁性基板151に固定された固定部と、固定部に結合された立上部とを有している。第1のソースセンス端子15の立上部の先端部は、ケース152の上壁を貫通してケース152の外方に延び、ゲート駆動回路実装基板300の一側部に形成された切欠部を通って基板300の上方に突出している。第1の主回路用ドレインランド161の表面には、第1の主回路用MOSFET21のドレイン電極21Dが接合されている。第1の主回路用MOSFET21は、第1の主回路用ドレインランド161とは反対側の表面にソース電極21Sおよびゲート電極21Gを有している。第1の主回路用MOSFET21のソース電極21Sは、複数のボンディングワイヤ接続金属部材165によって、第1の主回路用ソースランド部171に電気的に接続されている。また、第1の主回路用MOSFET21のソース電極21S電流検出部27は、ボンディングワイヤ接続金属部材166によって、第1のソースセンスランド163に電気的に接続されている。第1の主回路用MOSFET21のゲート電極21Gは、ボンディングワイヤ接続金属部材168によって、第1の主回路用ゲートランド162に電気的に接続されている。第1の主回路用ドレインランド161の表面における絶縁性基板151の第2長辺151dよりの端部には、第1の電源端子11の基端部が接合されている。第1の電源端子11は、導電性の板状体からなる。第1の電源端子11は、図2に示される第1の電源端子11と同様に、絶縁性基板151の長さ方向から見てクランク形状である。第1の電源端子11の先端部は、ケース152における絶縁性基板151の第2長辺151d側の側壁を貫通して、ケース152外方に突出している。第1の主回路用ゲートランド162は、ボンディングワイヤ191によって、第1の主回路用ゲート端子13に電気的に接続されている。第1のソースセンスランド163は、ボンディングワイヤ192によって、第1のソースセンス端子15に接続されている。第2アッセンブリ180は、第2の主回路用ドレインランド部172と、絶縁性基板151上に形成された他の複数のランド181~183と、第2の主回路用MOSFET22第2のダイオード24を内蔵したものと、複数の端子12,16,18とを含む。複数のランド181~183は、第2の主回路用ソースランド181、第2の主回路用ゲートランド182および第2のソースセンスランド183を含んでいる。これらのランド181~183は、銅またはアルミニウムの板状体からなる。第2の主回路用ソースランド181は、平面視において絶縁性基板151の幅方向に長い矩形であり、第1の主回路用ドレインランド161と第2の主回路用ドレインランド部172との間に配置されている。第2の主回路用ゲートランド182は、平面視において絶縁性基板151の長さ方向に長い略矩形であり、その長さは第2の主回路用ドレインランド部172の幅とほぼ等しい。第2の主回路用ゲートランド182は、第2の主回路用ドレインランド部172に対して絶縁性基板151の第1長辺151cとは反対側において、第2の主回路用ドレインランド部172に隣接して配置されている。第2のソースセンスランド183は、平面視において絶縁性基板151の長さ方向に長い略矩形であり、その長さは第2の主回路用ドレインランド部172の幅とほぼ等しい。第2のソースセンスランド183は、第2の主回路用ゲートランド182に対して絶縁性基板151の第1長辺151cとは反対側において、第2の主回路用ゲートランド182に隣接して配置されている。第2のソースセンスランド183と絶縁性基板151の第2長辺151dとの間には、第2の主回路用ゲート端子16と第2のソースセンス端子18とが、絶縁性基板151の長さ方向に間隔をおいて配置されている。第2の主回路用ゲート端子16は、導電性の板状体からなる。第2の主回路用ゲート端子16は、絶縁性基板151の長さ方向から見て、略L形であり、絶縁性基板151に固定された固定部と、固定部に結合された立上部とを有している。第2の主回路用ゲート端子16の立上部の先端部は、ケース152の上壁を貫通してケース152の外方に延び、ゲート駆動回路実装基板300の一側部に形成された切欠部を通って基板300の上方に突出している。第2のソースセンス端子18は、導電性の板状体からなる。第2のソースセンス端子18は、絶縁性基板151の長さ方向から見て、略L形であり、絶縁性基板151に固定された固定部と、固定部に結合された立上部とを有している。第2のソースセンス端子18の立上部の先端部は、ケース152の上壁を貫通してケース152の外方に延び、ゲート駆動回路実装基板300の一側部に形成された切欠部を通って基板300の上方に突出している。第2の主回路用ドレインランド部172の表面には、第2の主回路用MOSFET22のドレイン電極22Dが接合されている。第2の主回路用MOSFET22は、第2の主回路用ドレインランド部172とは反対側の表面にソース電極22Sおよびゲート電極22Gを有している。第2の主回路用MOSFET22のソース電極22Sは、複数のボンディングワイヤ接続金属部材185によって、第2の主回路用ソースランド181に電気的に接続されている。また、第2の主回路用MOSFET22のソース電極22S電流検出部28は、ボンディングワイヤ接続金属部材186によって、第2のソースセンスランド183に電気的に接続されている。第2の主回路用MOSFET22のゲート電極22Gは、ボンディングワイヤ接続金属部材188によって、第2の主回路用ゲートランド182に電気的に接続されている。第2の主回路用ソースランド181の表面における絶縁性基板151の第2長辺151dよりの端部には、第2の電源端子12の基端部が接合されている。第2の電源端子12は、導電性の板状体からなる。第2の電源端子12は、図2に示される第2の電源端子12と同様に、絶縁性基板151の長さ方向から見てクランク形状である。第2の電源端子12の先端部は、ケース152における絶縁性基板151の第2長辺151d側の側壁を貫通して、ケース152外方に突出している。第2の主回路用ゲートランド182は、ボンディングワイヤ193によって、第2の主回路用ゲート端子16に電気的に接続されている。第2のソースセンスランド183は、ボンディングワイヤ194によって、第2のソースセンス端子18に接続されている。共通ランド170における連結部173の表面の長さ中央部には、第1の出力端子19の基端部が接合されている。第1の出力端子19は、導電性の板状体からなる。第1の出力端子19は、図2に示される第1の出力端子19と同様に、絶縁性基板151の長さ方向から見てクランク形状である。第1の出力端子19の先端部は、ケース152における絶縁性基板151の第1長辺151c側の側壁を貫通して、ケース152外方に突出している。絶縁性基板151の代わりに、たとえば、セラミックス上に銅箔を直接接合した基板DBC:DirectBondingCopperを用いてもよい。その場合には、その銅箔によって、各ランド161~163,170,181~183を形成できる。ゲート駆動回路実装基板300上における端子13,15の近傍には、第1の短絡用MOSFET25が形成されたチップ25Aが取り付けられている。また、ゲート駆動回路実装基板300における端子16,18の近傍には、第2の短絡用MOSFET26が形成されたチップ26Aが取り付けられている。チップ25Aのドレイン端子は、リード線301によって、第1の主回路用ゲート端子13に電気的に接続されている。チップ25Aのソース端子は、リード線302によって、第1のソースセンス端子15に電気的に接続されている。チップ25Aのゲート端子は、リード線303によって、ゲート駆動回路実装基板300に実装されたゲート駆動回路3に接続されている。一方、チップ26Aのドレイン端子は、リード線304によって、第2の主回路用ゲート端子16に電気的に接続されている。チップ26Aのソース端子は、リード線305によって、第2のソースセンス端子18に電気的に接続されている。チップ26Aのゲート端子は、リード線306によって、ゲート駆動回路実装基板300に実装されたゲート駆動回路3に接続されている。なお、ゲート駆動回路実装基板300の下面に、チップ25Aのドレイン端子、チップ25Aのソース端子、チップ26Aのドレイン端子およびチップ26Aのソース端子がそれぞれ接続された複数の電極を形成しておき、第1の主回路用ゲート端子13、第1のソースセンス端子15、第2の主回路用ゲート端子16および第2のソースセンス端子18の先端が、ゲート駆動回路実装基板300の下面に形成された対応する電極に押し付けられた状態で接触するような構成にしてもよい。具体的には、これらの各端子13,15,16,18の下端と絶縁性基板151との間に、各端子13,15,16,18をゲート駆動回路実装基板300側に押圧するバネ等の弾性部材を設けることにより、各端子13,15,16,18の先端がゲート駆動回路実装基板300の下面に形成された対応する電極に押圧された状態となるようにする。第1の短絡用MOSFET25が形成されたチップおよび第2の短絡用MOSFET26が形成されたチップを、ゲート駆動回路3内に設けることが考えられる。しかしながら、このようにすると、パワーモジュール2内の主回路用MOSFET21,22と短絡用MOSFET25,26とを接続する配線が長くなる。したがって、短絡用MOSFET25,26がオン状態であっても、主回路用MOSFET21,22のゲートソース間のインピーダンスが大きくなり、ゲートソース間に変位電流が流れた場合に、このインピーダンスによって電圧降下が発生する。したがって、主回路用MOSFET21,22のゲートソース間電圧の上昇抑制効果が阻害されるおそれがある。前述したように、第1の短絡用MOSFET25が形成されたチップおよび第2の短絡用MOSFET26が形成されたチップを、パワーモジュール2のケース51内またはケース外においてモジュール端子間に接続した場合には、モジュール端子と短絡用MOSFET25,26とを接続する配線を短くできる。これにより、短絡用MOSFET25,26がオン状態のときの主回路用MOSFET21,22のゲートソース間のインピーダンスを小さくすることができる。このため、主回路用MOSFET21,22のゲートソース間に変位電流が流れたとしても、ゲートソース間のインピーダンスによる電圧降下はほとんど生じなくなる。したがって、短絡用MOSFETが形成されたチップをゲート駆動回路3内に設ける場合に比べて、主回路用MOSFET21,22のゲートソース間電圧の上昇抑制効果が向上させることができる。なお、図1を用いて説明したパワーモジュール2では、主回路用MOSFET21,22とそれに対応する短絡用MOSFET25,26との間のインピーダンスはさらに小さいので、主回路用MOSFET21,22のゲートソース間電圧の上昇抑制効果をさらに向上させることができる。また、前述の実施形態では、主回路用MOSFETと主回路用MOSFETのゲートとソースとの間に接続された短絡用MOSFETとは、それぞれ異なるチップに設けられているが、これらを同一チップに設けてもよい。具体的には、図1に破線91で示すように、第1の主回路用MOSFET21と、第1の短絡用MOSFET25とを同一チップに設けてもよい。つまり、これらのMOSFET21,25を同一半導体基板に形成してもよい。同様に、図1に破線92で示すように、第2の主回路用MOSFET22と、第2の短絡用MOSFET26とを同一チップに設けてもよい。つまり、これらのMOSFET22,26を同一半導体基板に形成してもよい。このようにすると、パワーモジュールの小型化を図ることができる。また、主回路用MOSFET21,22とそれに対応する短絡用MOSFET25,26との間のインピーダンスをより小さくすることが可能となる。図6は、第1の主回路用MOSFET21と第1の短絡用MOSFET25とが同一半導体基板に形成されているチップ91の外観を示す斜視図である。チップ91内には、第1の主回路用MOSFET21と第1の短絡用MOSFET25とが設けられている。このチップ91は、一方の表面に第1の主回路用MOSFET21のドレイン電極21Dを有している。また、このチップ91は、他方の表面に、第1の主回路用MOSFET21のソース電極21Sおよびゲート電極21Gと、第1の短絡用MOSFET25のゲート電極25Gとを有している。図7Aおよび図7Bは、図2のパワーモジュールの他の例を示している。図7Aは、パワーモジュールの内部構造を示す図解的な平面図である。図7Bは、パワーモジュールの外観を示す図解的な平面図である。このパワーモジュール2Cでは、図1および図2に示されるパワーモジュール2に比べて、主回路用MOSFETおよび短絡用MOSFETの数および配置が異なっている。具体的には、ハイサイド回路は、並列に接続された2つの第1の主回路用MOSFET21と、各第1の主回路用MOSFET21のゲートソース間に接続された2つの第1の短絡用MOSFET25を含んでいる。同様に、ローサイド回路は、並列に接続された2つの第2の主回路用MOSFET22と、各第2の主回路用MOSFET22のゲートソース間に接続された2つの第2の短絡用MOSFET26を含んでいる。なお、図7Aにおいては、各主回路用MOSFET21,22に並列に接続されているダイオードが、各主回路用MOSFET21,22に内蔵されている例が示されている。また、図7Aにおいては、各端子は省略されている。パワーモジュール2Cは、絶縁性基板251と、絶縁性基板251の一方表面に固定されたケース252とを含む。絶縁性基板251は、平面視において一方向に長い矩形に形成されている。ケース252は、下面が開口した略直方体形状に形成されており、樹脂材料で構成されている。平面視において、絶縁性基板251の一方の短辺を第1短辺251aといい、他方の短辺を第2短辺251bということにする。また、平面視において、絶縁性基板251の一方の長辺を第1長辺251cといい、他方の長辺を第2長辺251dということにする。また、絶縁性基板251の長辺251c,251dに沿う方向を絶縁性基板251の長さ方向といい、絶縁性基板251の短辺251a,251bに沿う方向を、絶縁性基板251の幅方向ということにする。絶縁性基板251上には、ハイサイド回路を形成するための第1アッセンブリ260と、ローサイド回路を形成するための第2アッセンブリ280とが、絶縁性基板251の長さ方向に沿って並べて配置されている。第1アッセンブリ260は、絶縁性基板251の長さ方向の中央と第2短辺251bとの間の領域に配置されている。一方、第2アッセンブリ280の大部分は、絶縁性基板251の長さ方向の中央と第1短辺251aとの間の領域に配置されている。第1アッセンブリ260は、絶縁性基板251上に形成された複数のランド261~266と、2つの第1の主回路用MOSFET21と、2つの第1の短絡用MOSFET25と、複数の端子11,13,14,15図7B参照とを含む。複数のランド261~265は、第1の主回路用ソースランド261、第1の主回路用ドレインランド262、第1の主回路用ゲートランド263、第1のソースセンスランド264、第1の短絡用ゲートランド265および第1の電源端子接続用ランド266を含んでいる。これらのランド261~266は、銅またはアルミニウムの板状体からなる。第1の主回路用ソースランド261は、平面視において略L形であり、絶縁性基板251の第1長辺251cに近い位置に設けられ、絶縁性基板251の長さ方向に長い第1矩形部分261aと、この第1矩形部分261aにおける絶縁性基板251の第1短辺251a側端部から絶縁性基板251の第2長辺251dに向かってのびた第2矩形部分261bとを有する。第1の主回路用ドレインランド262は、平面視において絶縁性基板251の長さ方向に長い略矩形であり、第1の主回路用ソースランド261の第1矩形部分261aに対して絶縁性基板251の第1長辺251cとは反対側において、第1矩形部分261aに隣接して配置されている。第1の主回路用ゲートランド263は、平面視において絶縁性基板251の長さ方向に長い矩形であり、第1の主回路用ドレインランド262に対して絶縁性基板251の第1長辺251cとは反対側において、第1の主回路用ドレインランド262に隣接して配置されている。第1のソースセンスランド264は、平面視において絶縁性基板251の長さ方向に長い矩形であり、第1の主回路用ゲートランド263に対して絶縁性基板251の第1長辺251cとは反対側において、第1の主回路用ゲートランド263に隣接して配置されている。第1の短絡用ゲートランド265は、平面視において絶縁性基板251の長さ方向に長い矩形であり、第1のソースセンスランド264に対して絶縁性基板251の第1長辺251cとは反対側において、第1のソースセンスランド264に隣接して配置されている。第1の電源端子接続用ランド266は、平面視において矩形であり、第1の主回路用ドレインランド262に対して絶縁性基板251の第1短辺251aとは反対側において、第1の主回路用ドレインランド262に隣接して配置されている。第1の主回路用ドレインランド262の表面には、各第1の主回路用MOSFET21のドレイン電極が接合されている。各第1の主回路用MOSFET21は、第1の主回路用ドレインランド262とは反対側の表面にソース電極21Sおよびゲート電極21Gを有している。第1の主回路用ゲートランド263の表面には、各第1の短絡用MOSFET25のドレイン電極が接合されている。各第1の短絡用MOSFET25は、第1の主回路用ゲートランド263とは反対側の表面にソース電極25Sおよびゲート電極25Gを有している。各第1の主回路用MOSFET21のソース電極21Sは、複数のボンディングワイヤ271によって、第1の主回路用ソースランド261に電気的に接続されている。また、各第1の主回路用MOSFET21のソース電極21S電流検出部27は、ボンディングワイヤ272によって、第1のソースセンスランド264に電気的に接続されている。さらに、各第1の主回路用MOSFET21のソース電極21Sは、ボンディングワイヤ273によって、それぞれ対応する第1の短絡用MOSFET25のソース電極25Sに電気的に接続されている。各第1の主回路用MOSFET21のゲート電極21Gは、ボンディングワイヤ274によって、第1の主回路用ゲートランド263に電気的に接続されている。各第1の短絡用MOSFET25のゲート電極25Gは、ボンディングワイヤ275によって、第1の短絡用ゲートランド265に電気的に接続されている。第1の主回路用ドレインランド262は、複数のボンディングワイヤ276によって、第1の電源端子接続用ランド266に電気的に接続されている。第1の電源端子接続用ランド266には、第1の電源端子11図7B参照が電気的に接続されている。第1の電源端子11の先端部は、ケース252における絶縁性基板251の第2短辺251b側の側壁を貫通して、ケース252外方に突出している。第1の主回路用ゲートランド263には、第1の主回路用ゲート端子13図7B参照が電気的に接続されている。第1の主回路用ゲート端子13の先端部は、ケース252の上壁を貫通して、ケース252外方に突出している。第1のソースセンスランド264には、第1のソースセンス端子15図7B参照が電気的に接続されている。第1のソースセンス端子15の先端部は、ケース252の上壁を貫通して、ケース252外方に突出している。第1の短絡用ゲートランド265には、第1の短絡用ゲート端子14図7B参照が電気的に接続されている。第1の短絡用ゲート端子14の先端部は、ケース252の上壁を貫通して、ケース252外方に突出している。第2アッセンブリ280は、絶縁性基板251上に形成された複数のランド281~287と、2つの第2の主回路用MOSFET22と、2つの第2の短絡用MOSFET26と、複数の端子12,16,17,18,19図7B参照とを含む。複数のランド281~287は、第2の主回路用ソースランド281、第2の主回路用ドレインランド282、第2の主回路用ゲートランド283、第2のソースセンスランド284、第2の短絡用ゲートランド285、第1の出力端子接続用ランド286および第2の電源端子接続用ランド287を含んでいる。これらのランド281~287は、銅またはアルミニウムの板状体からなる。第2の主回路用ドレインランド282は、平面視において絶縁性基板251の長さ方向に長い略矩形であり、第1の主回路用ソースランド261の第2矩形部分261bに対して絶縁性基板251の第2短辺251bとは反対側において、第2矩形部分261bに隣接して配置されている。第2の主回路用ソースランド281は、絶縁性基板251の長さ方向に長い略矩形であり、第2の主回路用ドレインランド282および第1の主回路用ソースランド261の第1矩形部分261aに対して絶縁性基板251の第2長辺251dとは反対側において、第2の主回路用ドレインランド282および第1矩形部分261aに隣接して配置されている。第2の主回路用ゲートランド283は、平面視において絶縁性基板251の長さ方向に長い矩形であり、第2の主回路用ドレインランド282に対して絶縁性基板251の第1長辺251cとは反対側において、第2の主回路用ドレインランド282に隣接して配置されている。第2のソースセンスランド284は、平面視において絶縁性基板251の長さ方向に長い矩形であり、第2の主回路用ゲートランド283に対して絶縁性基板251の第1長辺251cとは反対側において、第2の主回路用ゲートランド283に隣接して配置されている。第2の短絡用ゲートランド285は、平面視において絶縁性基板251の長さ方向に長い矩形であり、第2のソースセンスランド284に対して絶縁性基板251の第1長辺251cとは反対側において、第2のソースセンスランド284に隣接して配置されている。第1の出力端子接続用ランド286は、平面視において矩形であり、第2の主回路用ドレインランド282に対して絶縁性基板251の第2短辺251bとは反対側において、第2の主回路用ドレインランド282に隣接して配置されている。第2の電源端子接続用ランド287は、平面視において矩形であり、第2の主回路用ソースランド281に対して絶縁性基板251の第1短辺251aとは反対側において、第2の主回路用ソースランド281に隣接して配置されている。第2の主回路用ドレインランド282の表面には、各第2の主回路用MOSFET22のドレイン電極が接合されている。各第2の主回路用MOSFET22は、第2の主回路用ドレインランド282とは反対側の表面にソース電極22Sおよびゲート電極22Gを有している。第2の主回路用ゲートランド283の表面には、各第2の短絡用MOSFET26のドレイン電極が接合されている。各第2の短絡用MOSFET26は、第2の主回路用ゲートランド283とは反対側の表面にソース電極26Sおよびゲート電極26Gを有している。各第2の主回路用MOSFET22のソース電極22Sは、複数のボンディングワイヤ291によって、第2の主回路用ソースランド281に電気的に接続されている。また、各第2の主回路用MOSFET22のソース電極22S電流検出部28は、ボンディングワイヤ292によって、第2のソースセンスランド284に電気的に接続されている。さらに、各第2の主回路用MOSFET22のソース電極22Sは、ボンディングワイヤ293によって、それぞれ対応する第2の短絡用MOSFET26のソース電極26Sに電気的に接続されている。各第2の主回路用MOSFET22のゲート電極22Gは、ボンディングワイヤ294によって、第2の主回路用ゲートランド283に電気的に接続されている。各第2の短絡用MOSFET26のゲート電極26Gは、ボンディングワイヤ295によって、第2の短絡用ゲートランド285に電気的に接続されている。第2の主回路用ドレインランド282は、複数のボンディングワイヤ298によって、第1の主回路用ソースランド261に電気的に接続されている。また、第2の主回路用ドレインランド282は、複数のボンディングワイヤ296によって、第1の出力端子接続用ランド286に電気的に接続されている。第1の出力端子接続用ランド286には、第1の出力端子19図7B参照が電気的に接続されている。第1の出力端子19は、ケース252内において途中から二股に分岐しており、2つの先端部を有している。各先端部は、ケース252における絶縁性基板251の第1短辺251a側の側壁を貫通して、ケース252外方に突出している。第2の主回路用ソースランド281は、複数のボンディングワイヤ297によって、第2の電源端子接続用ランド287に電気的に接続されている。第2の電源端子接続用ランド287には、第2の電源端子第2の出力端子12図7B参照が電気的に接続されている。第2の電源端子12の先端部は、ケース252における絶縁性基板251の第2短辺251b側の側壁を貫通して、ケース252外方に突出している。第2の主回路用ゲートランド283には、第2の主回路用ゲート端子16図7B参照が電気的に接続されている。第2の主回路用ゲート端子16の先端部は、ケース252の上壁を貫通して、ケース252外方に突出している。第2のソースセンスランド284には、第2のソースセンス端子18図7B参照が電気的に接続されている。第2のソースセンス端子18の先端部は、ケース252の上壁を貫通して、ケース252外方に突出している。第2の短絡用ゲートランド285には、第2の短絡用ゲート端子17図7B参照が電気的に接続されている。第2の短絡用ゲート端子17の先端部は、ケース252の上壁を貫通して、ケース252外方に突出している。絶縁性基板251の代わりに、たとえば、セラミックス上に銅箔を直接接合した基板DBC:DirectBondingCopperを用いてもよい。その場合には、その銅箔によって、各ランド261~266,281~287を形成できる。前述の実施形態では、第1および第2の主回路用MOSFET21,22と、第1および第2の短絡用MOSFET25,26は、SiCデバイスであるが、Siシリコンを半導体材料として用いたSiデバイスでMOSFET21,22,25,26を構成してもよい。また、前述した実施形態では、パワースイッチング素子21,22としてMOSFETが用いられているが、パワースイッチング素子21,22としてIGBTInsulatedGateBipolarTransistor等の他の形態のスイッチング素子が適用されてもよい。また、前述の実施形態では、MOSFET21,22,25,26がワイヤを用いて接続された例を説明したが、リボン状、リード状の接続金属部材を代わりに用いてもよい。また、これらの接続金属部材の材料は、Au,Cu,Al等であってもよい。本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。この出願は、2010年8月4日に日本国特許庁に提出された特願2010-175403号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。"