"複数のメモリコアを備え、前記メモリコアの各々にビット線、ワード線、及び複数のメモリセルを有するメモリ部と、アドレス信号に従い前記メモリコアにおける前記ワード線を選択するロウデコーダと、前記ビット線を通じ、前記複数のメモリセルへのデータの入力、出力を制御するカラム制御回路と、前記ロウデコーダ、及びカラム制御回路を制御する制御回路と前記メモリコアの各々にそれぞれ設けられ外部から供給される論理アドレスデータを物理アドレスデータに変換する複数のアドレス変換回路とを備え、前記制御回路は、前記複数のメモリコアのうちの第1のメモリコアに対し第1の動作を実行している間に前記第1のメモリコアとは別の第2のメモリコアに対し第2の動作を実行する動作と、前記第1のメモリコアに対し前記第2の動作を実行している間に前記第2のメモリコアに対し前記第1の動作を実行する動作とを交互に実行するインタリーブ動作を実行可能に構成され、前記アドレス変換回路は、前記第1のメモリコアが前記第2のメモリコアより先にアクセスされる場合には、前記論理アドレスデータを変換せず前記物理アドレスとして出力する一方、前記第2のメモリコアが前記第1のメモリコアより先にアクセスされる場合には、前記論理アドレスデータに第1の値を加算したアドレスデータに対応する物理アドレスデータとして出力することを特徴とする半導体記憶装置。アドレスデータ変換前のデータとこれに対応するアドレスデータ変換後のデータを一対一に記憶するテーブルに従って、前記論理アドレスデータに第2の値を加算したアドレスデータを前記物理アドレスデータに置き換えるルックアップテーブルを更に備えた請求項1記載の半導体記憶装置。前記複数のアドレス変換回路は、それぞれ前記第1のメモリコア又は前記第2のメモリコアのいずれかを指定する第1データと、そのアドレス変換回路が設けられる位置を示す位置データに従い、前記第1の値の加算を行うか否かを決定することを特徴とする請求項1又は2記載の半導体記憶装置。前記複数のアドレス変換回路は、それぞれ前記第1のメモリコア又は前記第2のメモリコアのいずれかを指定する第1のデータと、そのアドレス変換回路が設けられる位置を示す位置データの論理積を出力する論理積回路と、前記論理積と、前記アドレスデータとを入力として加算値を出力する回路とを備えたことを特徴とする請求項1又は2記載の半導体記憶装置。前記第1のメモリコアから読み出されたデータと、前記第2のメモリコアから読み出されたデータとをクロック信号に従って交互に出力するように構成されたマルチプレクサを更に備えた請求項1乃至3のいずれか1項に記載の半導体記憶装置。半導体記憶装置の動作の高速化を図ることを目的とする。以下に説明する実施の形態の半導体記憶装置は、複数のメモリコアを備え、前記メモリコアの各々にビット線、ワード線、及びメモリセルを配列してなるメモリ部を備える。ロウデコーダは、アドレス信号に従いメモリコアにおけるワード線を選択する。センスアンプ回路は、ビット線の電位を検知増幅する。ページバッファ回路は、センスアンプから読み出された読み出しデータを一時保持すると共に外部から供給された書き込みデータを一時保持する。カラム制御回路は、ページバッファ回路を制御して読み出しデータを外部に読み出すとともに書き込みデータを前記ページバッファに供給する。制御回路は、ロウデコーダ、センスアンプ回路、及びカラム制御回路を制御する。また、複数のアドレス変換回路が、メモリコアの各々にそれぞれ設けられ、外部から供給される論理アドレスデータを物理アドレスデータに変換する。前述の制御回路は、複数のメモリコアのうちの第1のメモリコアに対し第1の動作を実行している間に第1のメモリコアとは別の第2のメモリコアに対し第2の動作を実行する動作と、第1のメモリコアに対し第2の動作を実行している間に第2のメモリコアに対し第1の動作を実行する動作とを交互に実行するインタリーブ動作を実行可能に構成されている。アドレス変換回路は、第1のメモリコアが第2のメモリコアより先にアクセスされる場合には、論理アドレスデータを変換せず物理アドレスとして出力する一方、第2のメモリコアが第1のメモリコアより先にアクセスされる場合には、論理アドレスデータに所定値を加算したアドレスデータに対応する物理アドレスデータとして出力する。以下、図面を参照して、本実施の形態に係る半導体記憶装置の実施形態について説明する。[第1の実施の形態]先ず、図1を参照して、第1実施形態に係る半導体記憶装置の全体構成について説明する。図1は、本発明の第1実施形態に係る半導体記憶装置のブロック図である。第1実施形態に係る半導体記憶装置は、図1に示すように、メモリ部11を有する。メモリ部11は、複数のメモリコアをマトリクス状に配列して構成される。この図1では、一例として4つのメモリコア11a~11dを備えた例を示している。また、この半導体記憶装置は、ロウデコーダ12a~12d、センスアンプ回路13a~13d、ページバッファ14a~14d、カラム制御回路15a~15d、入出力制御回路16、コマンドレジスタ17、アドレスレジスタ18、主制御回路19、ロウ制御回路20、電圧発生回路21、マルチプレクサ22T、22B及び23を備える。メモリ部11中の各メモリコア11a~11dは、図2に示すように、NANDセルユニットNUをロウ方向に配列して構成されたメモリセルアレイMAを含んでいる。各NANDセルユニットNUは、複数個図2の例では64個直列接続された電気的書き換え可能な不揮発性メモリセルMC0~MC63と、その両端をそれぞれビット線BLと共通ソース線CELSRCに接続するための選択ゲートトランジスタS1及びS2を有する。各メモリセルMCは、一例として、半導体基板上に形成されたp型ウェル上に、ゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとする。NANDセルユニットNU内のメモリセルMCの制御ゲートは異なるワード線WL0-WL63に接続される。選択ゲートトランジスタS1、S2のゲートはそれぞれ選択ゲート線SGD、SGSに接続される。1ワード線を共有するNANDセルユニットNUの集合は、データ消去の単位となるブロックを構成する。図2に示すように、ビット線方向に複数のブロックBLKが配置される。各ビット線BLは、後述するセンスアンプ回路13a~dに接続される。1本のワード線WLに共通に接続されたメモリセルMCが1ページを構成する。以下では、メモリコア11a~d中のメモリセルアレイMAを、それぞれメモリセルアレイMAT_N、MAB_N、MAT_F、MAB_Fと称する。T,Bは、メモリ部11中の上側Top側、下側Bottom側のメモリコアであることを意味している。一方、N,Fは、それぞれ主制御回路19から見て近い側Near側、遠い側Far側のメモリコアであることを意味している。なお、この割り当ては一例であり、パッド電極を下にしたとき、左側をNear側、右側をFar側とするなど自由に割り当てることが出来る。なお、各メモリコア11a~11dの一部は、それぞれカラムリダンダンシ不良救済や、その他初期設定データ等を格納するためのエクストラアレイRAとして設定されている。エクストラアレイRAに含まれるビット線BLの数は、一般的に2のべき乗ではない数とされることが多い。このため、本実施の形態では、後述するようなルックアップテーブルを備えている。ロウデコーダ12a~dは、それぞれメモリコア11a~dに対応して設けられている。ロウデコーダ12a~dはそれぞれ、ロウ制御回路20を介して入力されたアドレス信号等をデコードし、メモリコア11a~dのワード線を選択する。センスアンプ回路13a~dは、それぞれメモリコア11a~dのビット線BLから読み出された信号を検知増幅してページバッファ14a~dに供給する一方、ページバッファ14aに保持された書き込みデータに応じた電圧をビット線BLに与える。ページバッファ14a~14dは、それぞれメモリコア11a~dに対応して設けられており、読み出し動作時にはメモリコア11a~dから読み出されたデータを一時保持するとともに、書き込み動作時にはチップ外部から供給された書き込みデータを一時保持する機能を有する。カラム制御回路15a~15dは、それぞれメモリコア11a~dに対応して設けられ、アドレスレジスタ18から入力されたカラムアドレス信号をデコードし、読み出しデータを外部に読み出すとともに書き込みデータをページバッファ14a~14dに供給する等の入出力制御を行う。なお、カラム制御回路15a~15dはそれぞれ、外部からアドレスレジスタ18を介して与えられるアドレスデータ論理アドレスデータを物理アドレスデータに変換するアドレス変換回路151a~151dを備えている。入出力制御回路16は、外部から入力されたデータを、データの種別に応じてコマンドレジスタ17、アドレスレジスタ18又はカラム制御回路15a~dに転送するとともに、カラム制御回路15a~dが取得した読み出しデータを外部に転送する。アドレスレジスタ18は、一例として、アドレスデータAINを入出力制御回路16から供給されてロウ制御回路20及びカラム制御回路15a~dに供給する。主制御回路19は、コマンドレジスタ17から送信されたコマンドデータに基づき、ロウ制御回路20、電圧発生回路21及びカラム制御回路15a~15dを制御する。ロウ制御回路20は、主制御回路19からの制御の下、アドレスレジスタ18から供給されるロウアドレスデータに基づき、ロウデコーダ12a~12dを制御する。電圧発生回路21は、主制御回路19の制御の下、各種動作に必要な電圧を発生させて、ロウ制御回路20及びカラム制御回路に供給する。マルチプレクサ22T、及び22Bは、インタリーブ動作による読み出し動作を実行する場合に動作する。マルチプレクサ22Tは、インタリーブ動作によりメモリコア11aMAT_N、11cMAT_Fから交互に読み出されるデータを統合して出力する機能を有する。マルチプレクサ22Bは、インタリーブ動作によりメモリコア11bMAB_N、11dMAB_Fから交互に読み出されるデータを統合して出力する機能を有する。マルチプレクサ23は、マルチプレクサ22T及び22Bの出力信号を更に統合して入出力制御回路16に出力する機能を有する。なお、マルチプレクサ22T及び22Bは、例えば100MHzのクロック信号CK2で動作する。これは、メモリコア11a~dの動作に用いられるクロック信号CK150MHzの2倍である。ここで、図3及び図4を参照して、インタリーブ動作について説明する。インタリーブ動作は、例えばメモリコア11a~11dのうちの第1のメモリコアにおいての第1の動作を実行している間にこれとは別の2のメモリコアにおいて第1の動作とは別の第2の動作を開始する動作をする一方、第1のメモリコアにおいての第2の動作を実行している間に第2のメモリコアにおいて第1の動作を開始する動作のことをいう。例えば、図3に示すように、クロック信号CK1_BNの立ち上がりの時刻t1にメモリコア11bMAB_Nの読み出し動作の前段階であるプリチャージ動作を開始し、その後、クロック信号CK1_TNが立ち上がる時刻t2からメモリコア11bMAB_Nの読み出し動作を開始する一方で、別のメモリコア11aMAT_Nでは、プリチャージ動作を開始する。以下同様にして、メモリコア11b、11a、11d、11cの順に読み出し動作を実行するとともに、その読み出し動作の裏で他のメモリコアにおけるプリチャージ動作を開始する。このようなインタリーブ動作によれば、プリチャージ動作が実質的に隠蔽され、これにより動作時間を実質的に短縮することができる。しかし、図4に示す如く、これとは逆にFar側のメモリコア11c、11dに先にアクセスし、その後Near側のメモリコア11a,11bにアクセスするようなインタリーブ動作が指示される場合がある。この場合、従来技術においては、後からアクセスされるメモリコア11a、11bのカラム制御回路において、アドレスデータをインクリメントするためにダミーのクロック信号を1クロック分発生させて、アドレスデータをカウントアップさせる。これにより、Far側のメモリコアを先にアクセスするインタリーブ動作が指示されても、Near側のメモリコアの適切なアクセス動作が可能とされる。しかし、このようなダミーのクロック信号は、高速動作の妨げになる。また、このようなダミークロック信号によるカウントアップ機能をカラム制御回路に含ませることは、カラム制御回路の構成を複雑にし、回路面積の増大の原因になる。そこで、本実施の形態では、アドレス変換回路151a~dが次のような構成機能を有していることにより、Near側を先にアクセスすることを指示するインタリーブ動作、及びFar側を先にアクセスすることを指示するインタリーブ動作のいずれが指示された場合でも対応可能に構成されている。このアドレス変換回路151a~151dによれば、上述のようなダミークロック信号を発生させる構成及び動作が不要となるので、回路構成の簡略化を図ることができるとともに、ダミークロック信号が不要となる分だけ高速動作が可能になるという利点がある。図5を参照して、このアドレス変換回路15a~15dの構成を説明する。なお、この実施の形態では、カラム制御回路15a~15dには、カラムアドレスデータとして、アドレスデータAIN<13:2>が入力される。先頭データAIN<0>は、メモリコア11a~dのTop側/Bottom側のいずれかを選択するデータである。なお、説明を解りやすくするため、図5には示していない。第2のデータAIN<1>は、メモリコア11a~dのNear側/Far側のいずれかを選択するデータである。アドレスデータAIN<13:2>のうち最終のアドレスデータAIN<13>は、エクストラアレイRAにアクセスするか否かを示すデータである。このアドレス変換回路151a~dは、論理ゲート回路1511、複数の全加算器15121~3、ルックアップテーブル1515、及びマルチプレクサ1516を備えている。論理ゲート回路1511は、アドレスデータAIN<1>と、位置特定信号F_NEARを入力信号として供給され、この2つの信号の論理積信号を出力する。位置特定信号F_NEARは、対応するメモリコア15a~15dがNEAR側にあれば1となり、FAR側にあれば0となる信号である。すなわち、アドレス変換回路151a~dの各々に与えられる位置特定信号F_NEARは、1又は0のいずれかに固定されている。図1の場合、アドレス変換回路151a、151bでは位置特定信号F_NEARが1とされ、アドレス変換回路151c、151dでは位置特定信号F_NEARが0とされる。複数の全加算器15121~3は直列に接続されており、上流の全加算器の出力信号が、下流の全加算器に入力されるよう接続されている。図5の例では、それぞれ全加算器15121~3はアドレス信号の上位4ビット、中位4ビット、下位4ビットの計算を担当する。最上流の加算器1511には、論理ゲート回路151の出力信号が入力される。全加算器15121~3は、アドレス信号AIN1<13:2>を出力する。すなわち、全加算器15121~3はアドレス信号AIN<13:2>の一番下位の位に、F_NEARとAIN<1>のANDの結果を加算した結果を出力する。このアドレス信号AIN1<13:2>は、図3のようにNEAR側を先にアクセスするインタリーブ動作においては、アドレス信号AIN<13:2>と同一である。一方、図4のようにFAR側を先にアクセスするインタリーブ動作においては、アドレス信号AIN1<13:2>は、アドレス信号AIN<13:2>に1を加算した値を有する。1は加算される値の一例であり、別の値であってもよい。ルックアップテーブル1515は、論理アドレスデータAIN1<13:2>と物理アドレスデータATRAN<13:2>とを一対一に記憶しており、入力された論理アドレスデータAIN1<13:2>に対応する物理アドレスデータATRAN<13:2>を読み出す機能を有する。このルックアップテーブル1515は、エクストラアレイRAがメモリコア11a~11d中に設けられていることに対応するために設けられている。通常のメモリセルアレイは、そのビット線BLの数が2のべき乗となるように設計されるが、エクストラアレイRAのビット線BLの数は、不良救済率等によって決定されるため、2のべき乗とならないことが多い。ルックアップテーブル1515が設けられるのは、このためである。すなわち、エクストラアレイRAにアクセスがされる場合に、2のべき乗のビット数のアドレスデータを、エクストラアレイRA中の2のべき乗でない本数のビット線BLを指定するのに適合したアドレスデータに変換するために、ルックアップテーブル1515が設けられている。マルチプレクサ1516は、ルックアップテーブル1515で変換されたアドレス信号AT<13:2>、又は変換前のアドレス信号AIN1<13:2>のいずれかを、アドレス信号AIN1<13>に従って選択的に出力する。アドレス信号AIN1<13>は、メモリコア11a~dの通常のメモリセルアレイMAがアクセスされる場合には0となり、エクストラアレイRAがアクセスされる場合には1となる信号である。アドレス信号AIN1<13>が0である場合には出力アドレス信号ATRAN<13:2>は、アドレス信号AIN1<13:2>と同一である。アドレス信号AIN1<13>が1である場合には出力アドレス信号ATRAN<13:2>は、アドレス信号AT<13:2>と同一である。次に、図6、図7を参照して、ページバッファ14a~dの回路構成を説明する。図6は、ページバッファ14a~dのデータ出力読み出し動作時に動作する部分を担当する回路部分の構成を示している。図7は、ページバッファ14a~dのデータ入力書き込み動作時に動作する部分を担当する回路部分の構成を示している。図6に示すように、ページバッファ14a~dは、データ出力を担当する回路構成として、論理ゲート回路L1~L4、フリップフロップFF1~4、トランジスタM1~M4、論理ゲート回路LN1~LN4、インバータIN1、及びラッチ回路L1~L4を備えている。論理ゲートL1~L4は、アドレス変換回路11a~11dから供給される物理アドレスデータATRAN<13:2>を入力され、その出力に応じてフリップフロップFF1~FF4にデータをセットする。フリップフロップFF1~4からは、データを取り込むべきラッチ回路L1~L4を指定するポインタPが出力される。フリップフロップFF1~FF4は、インバータINV1の出力信号に従ってデータを後段のフリップフロップに転送する。ポインタPは、論理ゲート回路LN1~4の入力端子の1つに供給される。論理ゲート回路LN1~4の入力端子には、これに加え、ラッチ回路L1~L4が接続されるとともに、クロック信号CK1が供給されている。論理ゲート回路LN1~LN4の出力端子は、トランジスタM1~M4のゲートに接続されている。トランジスタM1~M4は、出力バスOBUSと接地端子との間に電流経路を形成している。クロック信号CK1は、インバータINV1により反転されてフリップフロップFF1~4の転送動作にも用いられている。次に、このページバッファ回路14a~dのデータ出力動作について説明する。データ出力動作においては、メモリコア11a~11dからデータがセンスアンプ回路13a~dを介して読み出され、そのデータはページバッファ14a~d中のラッチ回路L1~L4に一時的に保持される。この状況において、外部からの物理アドレスATRAN<13:2>が入力されると、そのアドレスに応じたポインタPが出力される。このポインタPに応じて、ラッチ回路L1~L4のデータが、クロック信号CK1が立ち上がっている期間において、論理ゲート回路LN1~4及びトランジスタM1~M4を介して出力バスOBUSに出力される。次に、図7を参照して、ページバッファ14a~dのデータ入力を担当する回路構成を説明する。ページバッファ14a~dは、データ入力を担う回路構成として、論理ゲート回路L1~L4、フリップフロップFF1~4、スイッチSW1~4、及びラッチ回路L1~L4を備えている。スイッチSW1以外は、図6の回路構成と共通である。次に、このページバッファ回路14a~dのデータ入力動作について説明する。外部からの物理アドレスATRAN<13:2>が入力されると、そのアドレスに応じたポインタPが出力される。このポインタPに応じて、データが入力される入力バスIBUSとバスXBUSとがスイッチSW1~4により接続され、これにより、入力データがラッチ回路L1~L4のいずれかに書き込まれる。クロックCK1が立ち上がり、立下りを繰り返すごとに、ポインタの位置が移動し、次のラッチ回路L1~L4にデータが取り込まれていく。次に、このアドレス変換回路151a~dの動作を、NEAR側を先にアクセスするインタリーブ動作が行われる場合図3と、FAR側を先にアクセスするインタリーブ動作が行われる場合図4とに分けて説明する。最初に、NEAR側を先にアクセスするインタリーブ動作が行われる場合におけるアドレス変換回路151a~dの動作を説明する。この場合、第2のデータAIN<1>は0に設定される。このため、アドレス変換回路151a~dのいずれにおいても、論理ゲート回路1511図5の出力信号論理積信号は0となる。したがって、アドレス変換回路151a~dのいずれにおいても、アドレスデータAIN<13:2>は、変換されることなくそのままルックアップテーブル1515に向けて出力される。次に、FAR側を先にアクセスするインタリーブ動作が行われる場合におけるアドレス変換回路151a~dの動作を説明する。この場合、第2のデータAIN<1>は1に設定される。このため、NEAR側のアドレス変換回路151a、bにおいては、論理ゲート回路1411の出力信号論理積信号は1となる。これにより、アドレス変換回路151a及び151bでは、アドレスデータAIN<13:2>に1が加算されてアドレスデータAN1<13:2>として出力される。このように、NEAR側のメモリコア11a、11bに対応して設けられたアドレス変換回路151a、151bは、NEAR側を先にアクセスするインタリーブ動作が行われる場合図3には、アドレスデータAIN<13:2>をそのまま変換せずアドレスデータAIN1<13:2>として出力する。一方、FAR側を先にアクセスするインタリーブ動作が行われる場合図4には、アドレスデータAIN<13:2>に1を加算した形で出力する。このような切り替がなされることにより、図3、図4のどちらのインタリーブ動作が選択される場合にも対応することが可能となる。また、このような動作を行うことにより、従来技術で採用されていたダミーのクロック信号を発生させるための回路が不要になるので、カラム制御回路等の回路面積を削減することができ、全体として回路面積を縮減できる。また、回路動作の高速化を図ることもできる。[第2の実施の形態]次に、図8を参照して、第2の実施の形態に係る半導体記憶装置について説明する。この実施の形態の全体構成は、第1の実施の形態と同一である。また、インタリーブ動作が可能な点も第1の実施の形態と同一である。この実施の形態は、アドレス変換回路151a~dの構成が第1の実施の形態と異なっている。この第2の実施の形態は、図8に示すように、ルックアップテーブル1515及びマルチプレクサ1516が省略されている点で第1の実施の形態と異なっている。本実施の形態では、エクストラアレイRAにアクセスがされる場合にも、アドレス変換は行わず、アドレスデータAIN1<13:2>がそのままページバッファ14a~d他に供給される。前述のように、エクストラアレイRA中のビット線BLの数は2のべき乗でない場合が多いが、2のべき乗である場合には、アドレスデータAIN1<13:2>をそのままエクストラアレイRAのアドレスを指定するのに用いることができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"