光電変換部と、第1入力トランジスタ、及び前記第1入力トランジスタと差動対を構成する第2入力トランジスタを含んで構成され、前記光電変換部で発生した電荷の量に応じた電流信号を出力する差動増幅回路と、前記第1入力トランジスタの入力ノードに接続され、前記第1入力トランジスタの前記入力ノードへ前記電荷を転送する転送トランジスタと、前記第1入力トランジスタの前記入力ノード、及び前記第2入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部と、前記第1入力トランジスタの前記入力ノードまたは前記第2入力トランジスタの前記入力ノードに接続され、当該接続されたノードと前記リセット電圧供給部との間の電気的接続を制御するリセットトランジスタと、第1端子が前記第1入力トランジスタの入力ノードに接続され、第2端子が前記第2入力トランジスタの入力ノードに接続され、前記第1入力トランジスタの入力ノードと前記第2入力トランジスタの入力ノードとの間の電気的接続を制御する接続トランジスタと、を有することを特徴とする光電変換装置。前記第1入力トランジスタの前記入力ノード、及び前記第2入力トランジスタの前記入力ノードのうち、前記リセットトランジスタが接続された一方の入力ノードは、前記リセットトランジスタを介して前記リセット電圧供給部に接続され、前記第1入力トランジスタの前記入力ノード、及び前記第2入力トランジスタの前記入力ノードのうち、他方のノードは、前記リセットトランジスタ、及び前記接続トランジスタを介して前記リセット電圧供給部に接続されたことを特徴とする請求項1に記載の光電変換装置。前記リセットトランジスタ、及び前記接続トランジスタを制御する制御部をさらに有し、前記制御部は、前記リセットトランジスタ、及び前記接続トランジスタの両方がオンの状態から、前記リセットトランジスタ、前記接続トランジスタの順に前記リセットトランジスタ、及び前記接続トランジスタをオフにすることを特徴とする請求項2に記載の光電変換装置。前記リセットトランジスタ及び前記接続トランジスタがオフになった後に、前記差動増幅回路は第1の電流信号を出力し、前記第1の電流信号が出力された後に、前記転送トランジスタが前記電荷を転送し、前記電荷が転送された後に、前記差動増幅回路が第2の電流信号を出力することを特徴とする請求項3に記載の光電変換装置。前記第2入力トランジスタの前記入力ノードに前記リセットトランジスタが接続されたことを特徴とする請求項1乃至請求項4のいずれか一項に記載の光電変換装置。前記第1入力トランジスタの入力ノードに接続されたトランジスタの数と、前記第2入力トランジスタに接続されたトランジスタの数とが等しいことを特徴とする請求項1乃至請求項5のいずれか一項に記載の光電変換装置。前記光電変換部とは別の光電変換部と、前記差動増幅回路とは別の差動増幅回路と、前記差動増幅回路、及び前記別の差動増幅回路に電気的に接続された出力線と、をさらに有し、前記差動増幅回路から出力される電流信号、及び前記別の差動増幅回路から出力される電流信号が並列に前記出力線に出力され、前記出力線において加算されることを特徴とする請求項1乃至請求項6のいずれか一項に記載の光電変換装置。前記差動増幅回路、及び前記別の差動増幅回路には、共通のバイアス電流源からバイアス電流が供給され、前記共通のバイアス電流源の電流の大きさは、前記1つの差動増幅回路のみから電流信号が出力されるときに比べて、前記2つ以上の差動増幅回路から並列に電流信号が出力されるときのほうが大きいことを特徴とする請求項7に記載の光電変換装置。前記光電変換装置は前記電流信号が出力される出力線をさらに有し、前記第1入力トランジスタが前記出力線に電気的に接続されることを特徴とする請求項1乃至請求項6のいずれか一項に記載の光電変換装置。前記光電変換装置は前記電流信号が出力される出力線をさらに有し、前記第2入力トランジスタが前記出力線に電気的に接続されることを特徴とする請求項1乃至請求項6のいずれか一項に記載の光電変換装置。前記光電変換部とは別の光電変換部と、前記転送トランジスタとは別の転送トランジスタと、をさらに有し、前記別の転送トランジスタは前記別の光電変換部で発生した電荷を前記第1入力トランジスタの入力ノードに転送することを特徴とする請求項1乃至請求項10のいずれか一項に記載の光電変換装置。半導体基板を有し、前記半導体基板に前記光電変換部が配され、前記半導体基板の第1主面の側に前記第1入力トランジスタあるいは前記第2入力トランジスタに接続される配線が配され、前記第1主面とは反対側の第2主面から前記光電変換部に光が入射することを特徴とする請求項1乃至請求項11のいずれか一項に記載の光電変換装置。第2半導体基板を有し、前記半導体基板、及び前記第2半導体基板が前記配線を間に挟んで対向して配され、前記第2半導体基板に前記第1入力トランジスタ、前記第2入力トランジスタ、前記リセットトランジスタ、前記接続トランジスタのいずれか1つ以上が配されることを特徴とする請求項12に記載の光電変換装置。光電変換装置の駆動方法であって、前記光電変換装置は、光電変換部と、第1入力トランジスタ及び前記第1入力トランジスタと差動対を構成する第2入力トランジスタを含んで構成され、前記光電変換部で発生した電荷の量に応じた電流信号を出力する差動増幅回路と、前記第1入力トランジスタの入力ノードに接続され、前記第1入力トランジスタの前記入力ノードへ前記電荷を転送する転送トランジスタと、前記第1入力トランジスタの前記入力ノード、及び前記第2入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部と、前記第1入力トランジスタの前記入力ノードまたは前記第2入力トランジスタの前記入力ノードに接続され、当該接続されたノードと前記リセット電圧供給部との間の電気的接続を制御するリセットトランジスタと、第1端子が前記第1入力トランジスタの前記入力ノードに接続され、第2端子が前記第2入力トランジスタの前記入力ノードに接続され、前記第1入力トランジスタの前記入力ノードと前記第2入力トランジスタの前記入力ノードとの間の電気的接続を制御する接続トランジスタと、を有し、前記駆動方法は、前記リセットトランジスタ、及び前記接続トランジスタをオンにして、前記第1入力トランジスタの前記入力ノード、及び前記第2入力トランジスタの前記入力ノードに前記リセット電圧を供給するステップと、前記リセットトランジスタをオフにするステップと、前記リセットトランジスタがオフになった後に、前記接続トランジスタをオフにするステップと、前記接続トランジスタがオフになった後に、前記転送トランジスタによって前記電荷を転送するステップと、を有することを特徴とする光電変換装置の駆動方法。特許文献1に開示された光電変換装置では、画素がフォトダイオードの信号を差動出力部に伝達する増幅部を含んでいる。そのため、1つの画素に含まれる素子の数が増加する傾向にある。その結果、画素に占める光電変換部の面積の割合が小さくなるため、感度が低下するという課題がある。本発明に係る光電変換装置は、光電変換部と、第1入力トランジスタ、及び前記第1入力トランジスタと差動対を構成する第2入力トランジスタを含んで構成され、前記光電変換部で発生した電荷の量に応じた電流信号を出力する差動増幅回路と、前記第1入力トランジスタの入力ノードに接続され、前記第1入力トランジスタの前記入力ノードへ前記電荷を転送する転送トランジスタと、前記第1入力トランジスタの前記入力ノード、及び前記第2入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部と、前記第1入力トランジスタの前記入力ノードまたは前記第2入力トランジスタの前記入力ノードに接続され、当該接続されたノードと前記リセット電圧供給部との間の電気的接続を制御するリセットトランジスタと、第1端子が前記第1入力トランジスタの入力ノードに接続され、第2端子が前記第2入力トランジスタの入力ノードに接続され、前記第1入力トランジスタの入力ノードと前記第2入力トランジスタの入力ノードとの間の電気的接続を制御する接続トランジスタと、を有することを特徴とする。本発明の別の側面に係る固体撮像装置の駆動方法は、光電変換装置の駆動方法であって、前記光電変換装置は、光電変換部と、第1入力トランジスタ及び前記第1入力トランジスタと差動対を構成する第2入力トランジスタを含んで構成され、前記光電変換部で発生した電荷の量に応じた電流信号を出力する差動増幅回路と、前記第1入力トランジスタの入力ノードに接続され、前記第1入力トランジスタの前記入力ノードへ前記電荷を転送する転送トランジスタと、前記第1入力トランジスタの前記入力ノード、及び前記第2入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部と、前記第1入力トランジスタの前記入力ノードまたは前記第2入力トランジスタの前記入力ノードに接続され、当該接続されたノードと前記リセット電圧供給部との間の電気的接続を制御するリセットトランジスタと、第1端子が前記第1入力トランジスタの前記入力ノードに接続され、第2端子が前記第2入力トランジスタの前記入力ノードに接続され、前記第1入力トランジスタの前記入力ノードと前記第2入力トランジスタの前記入力ノードとの間の電気的接続を制御する接続トランジスタと、を有し、前記駆動方法は、前記リセットトランジスタ、及び前記接続トランジスタをオンにして、前記第1入力トランジスタの前記入力ノード、及び前記第2入力トランジスタの前記入力ノードに前記リセット電圧を供給するステップと、前記リセットトランジスタをオフにするステップと、前記リセットトランジスタがオフになった後に、前記接続トランジスタをオフにするステップと、前記接続トランジスタがオフになった後に、前記転送トランジスタによって前記電荷を転送するステップと、を有することを特徴とする。本発明によれば、光電変換部の感度を向上させることが可能となる。本発明に係る光電変換装置は、光電変換部と差動増幅回路とを有する画素を備える。光電変換部は入射した光を電荷に変換する。たとえば、光電変換部はフォトダイオードである。差動増幅回路は、差動対を構成する第1及び第2入力トランジスタを含んで構成される。差動増幅回路は、2つの入力ノードの電圧の差に応じた電流信号を出力する。本発明の特徴は、光電変換部で発生した電荷が、転送トランジスタによって差動増幅回路のいずれかの入力ノードに転送されることである。具体的には、電荷を転送する転送トランジスタが、第1入力トランジスタもしくは第2入力トランジスタのいずれか一方の入力ノードに接続される。第1入力トランジスタがMOSトランジスタである場合、入力ノードはゲートである。このような構成により、光電変換部の電荷を電圧信号に変換する増幅部や、変換された電圧信号を保持する電圧信号保持部を省略することができる。そのため、画素に含まれる素子数を少なくすることが可能であり、結果として感度を向上させることができる。さらに、本発明に係る光電変換装置は、差動増幅回路の2つの入力ノードの電気的導通を制御する接続トランジスタを有する。接続トランジスタは例えばMOSトランジスタである。ソース及びドレインが、接続トランジスタの第1端子及び第2端子に対応する。ソースまたはドレインのいずれか一方が、第1入力トランジスタの入力ノードに接続され、他方が第2入力トランジスタに接続される。そして、そのゲートに印加される電圧に応じて、接続トランジスタはオンとオフに制御される。この動作によって、接続トランジスタは2つの入力ノードの間の電気的導通を制御する。接続トランジスタによって、差動増幅回路の入力ノードをリセットした時に生じるリセットノイズを低減することが可能である。この効果について説明する。差動増幅回路の入力ノードに電荷が転送される前または後に、当該入力ノードはリセットされる。そのために、リセット電圧供給部からのリセット電圧を供給するトランジスタが入力ノードに接続される。このトランジスタがオンからオフになったときに、kTCノイズなどの熱ノイズが発生する。差動増幅回路の2つの入力ノードの間で熱ノイズの量が異なると、2つの入力ノードの電圧が異なる電圧になる。これがリセットノイズの原因になる。例えば、2つの入力ノードの間でリセット電圧が供給される経路が異なる場合には、それぞれの入力ノードで発生する熱ノイズの量が互いに異なる可能性がある。これに対して、接続トランジスタがオンの時は、2つの入力ノードの電圧がほぼ等しくなる。このため、接続トランジスタがオフに変化したときに生じる熱ノイズは、2つの入力ノードに等しく分配されると考えられる。つまり、接続トランジスタをオンからオフに制御することによって、2つの入力ノードでの熱ノイズの量の差を低減する、あるいは完全になくすことができる。したがって、上述のリセットノイズを低減することが可能となる。なお、本発明においては、差動増幅回路の2つの入力ノードのうち、一方はリセットトランジスタを介してリセット電圧が供給され、他方はリセットトランジスタと接続トランジスタを介してリセット電圧が供給される。2つの入力ノードのいずれかがリセット電圧供給部や、その他の直流電源供給部に直結されるものは発明に含まれない。言い換えると、差動増幅回路の2つの入力ノードはいずれもフローティングになりうる。このようなリセットノイズ低減の効果は、特に撮像用の光電変換装置において顕著である。撮像用の光電変換装置では、通常、多数の画素が配される。これらの画素の間で、リセットノイズはランダムなノイズとして現れるため、後段の画像処理での除去が困難である。したがって、画素でリセットノイズを低減することが、画質の向上の観点で重要である。なお、本明細書では、画素は光電変換部やトランジスタなどの繰り返し配された複数の素子において、繰り返しの単位となる素子の集合と定義される。以下に、本発明に係る光電変換装置の実施例について説明する。なお、以下の実施例では電子を信号として扱う例を説明する。これに対して、ホールを信号として扱う例も本発明に含まれる。ホールを信号として扱う光電変換装置では、素子の導電型が反対になっている。本実施例の回路構成を図1に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。本実施例の特徴部分は、光電変換部で発生した電荷が、転送トランジスタによって差動増幅回路のいずれかの入力ノードに転送されること、そして、差動増幅回路の2つの入力ノードの間の電気的導通を制御する接続トランジスタを有することである。各部の詳細な構成を説明する。複数の画素101は3行3列の画素アレイを構成するように配されている。画素101の数は、複数であればいくつでもよい。たとえば、複数の画素101が1000行以上、1500列以上の画素アレイを構成してもよい。または、複数の画素101が一列に並び、ラインセンサを構成してもよい。1つの画素列に含まれる複数の画素101の信号は、共通の回路によって処理される。以下では、1つの画素列に配された画素101からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。画素101は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素101は電流信号を出力する信号源である。画素101は画素からの電流信号が出力されるOUTノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるBIASノードや、駆動信号が供給される複数のノードPTXノード、PRESノード、PSELノードを有する。画素の詳しい構成については後述する。画素101のBIASノードはバイアス電流源102に電気的に接続される。複数の画素101が共通のバイアス電流源102に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素101のBIASノードが共通のバイアス電流源102に接続される。あるいは、同一の列に配された複数の画素101のそれぞれに対応して、1つずつバイアス電流源102が配されてもよい。画素101のPTXノード、PRESノード、PSELノードは、垂直走査回路103と電気的に接続される。垂直走査回路103は、PTXノード、PRESノード、及びPSELノードに駆動信号を供給する。垂直走査回路103は同一の画素行に含まれる複数の画素101に共通の駆動信号を供給することができる。また、垂直走査回路103は異なる画素行に含まれる複数の画素101に互いに独立した駆動信号を供給することができる。垂直走査回路103によって、画素行ごとに画素101からの信号が読み出される。このように、垂直走査回路103は画素を駆動する制御部である。画素101のOUTノードは、第1出力線104に電気的に接続される。複数の画素101が共通の第1出力線104に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素101のOUTノードが共通の第1出力線104に接続される。そして、複数の画素101からの電流信号が第1出力線104に出力される。第1出力線104は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第2出力線107に接続される。カレントミラー回路は、入力側トランジスタ105及び出力側トランジスタ106によって構成される。入力側トランジスタ105及び出力側トランジスタ106は、Pチャネル型のMOSトランジスタである。入力側トランジスタ105のゲートとドレインとが短絡される。入力側トランジスタ105のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ105のソースに電源電圧VDDを供給する。出力側トランジスタ106のゲートは、入力側トランジスタ105のゲートと電気的に接続される。出力側トランジスタ106のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ106のソースに電源電圧VDDを供給する。第1出力線104は、入力側トランジスタ105のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ106のドレインは第2出力線107に電気的に接続される。カレントミラー回路によって、入力側トランジスタ105を流れる電流が、出力側トランジスタ106にミラーリングされる。つまり、カレントミラー回路は、第1出力線104の電流信号に応じた電流信号ミラー電流信号を第2出力線107に出力する。カレントミラー回路は、第1出力線104の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ105と出力側トランジスタ106とのサイズの比によって増幅減衰率を決定することができる。例えば、入力側トランジスタ105と出力側トランジスタ106とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅減衰率である。第2出力線107は電流電圧変換部に電気的に接続される。電流電圧変換部は、オペアンプ108、及び変換抵抗109により構成される。第2出力線107はオペアンプ108の一方の入力ノード110に電気的に接続される。オペアンプ108の他方の入力ノード111は基準電圧供給線に接続される。基準電圧供給線は、オペアンプ108の当該他方の入力ノード1112つの入力ノードのうち、第2出力線107に接続されていない入力ノードに基準電圧VREFを供給する。第2出力線107が接続された入力ノード110は、変換抵抗109を介してオペアンプ108の出力ノード112に電気的に接続される。つまり、変換抵抗109は一端が第2出力線107及びオペアンプ108の入力ノード110に接続され、他端がオペアンプ108の出力ノード112に接続される。オペアンプ108は、その2つの入力ノードの電圧が等しくなるように動作する。入力ノード111には所定の参照電圧VREFが供給されているので、もう一方の入力ノード110の電圧、つまり変換抵抗109の一端の電圧も参照電圧VREFとなる。このため、オペアンプ108の出力ノード112変換抵抗109の他端の電圧は、変換抵抗109での電圧降下の大きさ、つまり変換抵抗109に流れる電流の大きさで決まる。オペアンプ108の入力抵抗が高いため、第2出力線107からの電流は、ほとんどが変換抵抗109に流れる。したがって、オペアンプ108の出力ノード112には、第2出力線107の電流信号の大きさに応じた電圧が出力される。このように、第2出力線107からの電流信号は、電流電圧変換部によって電圧信号に変換される。変換抵抗109の抵抗値を可変にすることで、電流信号から電圧信号への変換におけるゲインを変えることができる。抵抗値を大きくすることで、ゲインを大きくできる。例えば入力される電流信号が小さい場合には、ゲインを大きくすることでノイズの影響を低減できる。一方で、抵抗値を小さくすることで、ゲインを小さくできる。入力される電流信号が大きい場合にはゲインを小さくすることで、広いダイナミックレンジを得ることができる。電流電圧変換部においてゲインを変化させても、流れる電流値は変わらない。そのため、電力消費量は変わらない。このように、電流自体を増幅させる場合に比べて、電力消費を低減することが可能である。電流電圧変換部の出力ノードオペアンプ108の出力ノード112は、電圧信号保持部に電気的に接続される。電圧信号保持部は第1スイッチ113、第2スイッチ114、CTN容量115、CTS容量116によって構成される。第1スイッチ113は、オペアンプ108の出力ノード112とCTN容量115の一端との間の電気的経路に配される。第1スイッチ113のゲートはPTNノードに接続される。CTN容量115の他端には基準電圧GNDが供給される。第2スイッチ114は、オペアンプ108の出力ノード112とCTS容量116の一端との間の電気的経路に配される。第1スイッチ114のゲートはPTSノードに接続される。CTS容量116の他端には基準電圧GNDが供給される。PTNノード及びPTSノードには、それぞれ第1スイッチ113及び第2スイッチ114のオンとオフを制御するための駆動信号が供給される。PTNノードに供給される駆動信号により第1スイッチ113がオンすると、オペアンプ108の出力ノード112の電圧がCTN容量115に保持される。PTSノードに供給される駆動信号により第2スイッチ114がオンすると、オペアンプ108の出力ノード112の電圧がCTS容量116に保持される。このように、電圧信号保持部は、電流電圧変換部によって変換された電圧信号を保持することができる。電圧信号保持部は、出力部に電気的に接続される。出力部は、第3スイッチ117、第4スイッチ118、及び出力アンプ121により構成される。CTN容量115は、第3スイッチ117を介して第3出力線119に接続される。CTS容量116は、第4スイッチ118を介して第4出力線120に接続される。第3スイッチ117及び第4スイッチ118のゲートは水平走査回路122に接続される。第3出力線119及び第4出力線120はそれぞれ出力アンプ121に接続される。出力アンプ121の出力ノードは、後段の信号処理回路不図示に接続されうる。水平走査回路122は、第3スイッチ117及び第4スイッチ118のオンとオフを制御する駆動信号を供給する。第3スイッチ117がオンすると、CTN容量115に保持された電圧信号が容量分割によって第3出力線119に読み出される。第4スイッチ118がオンすると、CTS容量116に保持された電圧信号が容量分割によって第4出力線120に読み出される。出力アンプ121は第3出力線119及び第4出力線120の電圧信号を増幅して出力する。あるいは、出力アンプ121は第3出力線119及び第4出力線120の電圧差を増幅して出力する。このように、出力部は電圧信号保持部に保持された電圧信号を出力する。以上に説明したように、信号源である画素からの信号が、電圧信号に変換されて外部に出力される。次に、画素101について説明する。画素101は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。図2に画素101の回路の例を示す。本実施例において、光電変換部はフォトダイオード以下、PD201であり、画素増幅部は差動増幅回路である。差動増幅回路は第1入力トランジスタ202及び第2入力トランジスタ203を含んで構成される。さらに本実施例の画素101は、転送トランジスタ204、リセットトランジスタ209、接続トランジスタ210、第1選択トランジスタ206、第2選択トランジスタ207、抵抗R1、及び抵抗R2を含む。PD201のアノードには基準電圧GNDが供給される。PD201のカソードは転送トランジスタ204を介して、ノード208に接続される。転送トランジスタ204は、PD201で発生した電荷をノード208に転送する。第1入力トランジスタ202のゲートは、ノード208に接続される。第1入力トランジスタ202のゲートは差動増幅回路の第1入力ノードである。第1入力トランジスタ202のゲートの電圧はノード208に転送された電荷の量に応じた電圧となる。つまり、ノード208において転送された電荷が電圧に変換される。第1入力トランジスタ202のドレインは電源電圧供給線に接続される。電源電圧供給線は第1入力トランジスタのドレインに電源電圧SVDDを供給する。なお、電源電圧SVDDは、カレントミラー回路に供給される電源電圧VDDと同じであってもよい。両者が異なる電圧であってもよい。第1入力トランジスタ202のソースは抵抗R1を介して第1選択トランジスタ206のドレインに接続される。第2入力トランジスタ203のゲートは、後述する接続トランジスタ210のソースに接続される。第2入力トランジスタ202のゲートは差動増幅回路の第2入力ノードである。第2入力トランジスタ203のソースは抵抗R2を介して第1選択トランジスタ206のドレインに接続される。第2入力トランジスタ203のドレインは、第2選択トランジスタ207のソースに接続される。ノード208はリセットトランジスタ209を介して、リセット電圧供給線に接続される。リセットトランジスタ209は、ノード208とリセット電圧供給線との間の電気的接続を制御する。リセットトランジスタ209がオンすると、ノード208にリセット電圧VRESが供給される。つまり、リセットトランジスタ209は、第1入力ノードをリセットする。接続トランジスタ210は第1入力トランジスタ202のゲートノード208と第2入力トランジスタ203のゲートとの間の電気的経路に配される。つまり、接続トランジスタ210のソースドレインの一方は第1入力トランジスタ202のゲートに接続される。そして、接続トランジスタ210のソースドレインの他方は第2入力トランジスタ203のゲートに接続される。リセットトランジスタ209がオンすると、第1入力トランジスタ202のゲートと第2入力トランジスタ203のゲートとが短絡される。リセットトランジスタ209及び接続トランジスタ210が両方ともオンすることで、リセットトランジスタ209及び接続トランジスタ210を介して第2入力トランジスタ203のゲートにリセット電圧VRESが供給される。第1選択トランジスタ206のドレインは抵抗R1及び抵抗R2に接続される。第1選択トランジスタ206のソースはBIASノードに接続される。第2選択トランジスタ207のドレインはOUTノードに接続される。なお、BIASノードはバイアス電流源に接続される。また、OUTノードは第1出力線に接続される。転送トランジスタ204のゲートはPTXノードに接続される。リセットトランジスタ209のゲート及び接続トランジスタ210のゲートはいずれもPRESノードに接続される。第1選択トランジスタ206のゲート及び第2選択トランジスタ207のゲートはいずれもPSELノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路103から各トランジスタのゲートに供給される。なお、図2ではリセットトランジスタ209のゲートと接続トランジスタ210のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ209と接続トランジスタ210とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ209を先にオフにして、その後、接続トランジスタ210をオフにするという制御を行ってもよい。第1入力トランジスタ202、及び第2入力トランジスタ203は差動対を構成する。つまり、2つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが2つの入力ノードであり、2つの入力ノードの電圧差に応じた電流信号が第2入力トランジスタのドレイン電流として流れる。このように、差動対である第1入力トランジスタ202と第2入力トランジスタ203とが差動増幅回路を構成する。第1及び第2選択トランジスタは電流信号を出力する画素を選択する。つまり、第1及び第2選択トランジスタがオンであれば、差動増幅回路から画素のOUTノードに電流信号が出力される。続いて、図2に示された画素回路の変形例を説明する。図2に示された画素回路において、第2入力トランジスタ203のゲートとリセット電圧供給線との間の電気的経路に、第2のリセットトランジスタが配されてもよい。この場合、差動増幅回路の2つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。この場合に、リセットトランジスタ209を省略した構成でもよい。このような回路を図3に示す。第1入力トランジスタ202の入力ノードに接続されるトランジスタの数は、転送トランジスタ204と接続トランジスタ210の2つである。第2入力トランジスタ203の入力ノードに接続されるトランジスタの数は、第2のリセットトランジスタと接続トランジスタ210の2つである。このように、差動増幅回路の2つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。また、図2及び図3において、第1選択トランジスタ206、及び第2選択トランジスタ207は画素を選択するために設けられる。第1選択トランジスタ206が配されることによって、非選択時の消費電流が低減される。第2選択トランジスタ207が配されることによって、第1出力線104の寄生容量低減の効果が得られる。図2及び図3において、第1選択トランジスタ206及び第2選択トランジスタ207のいずれか一方が省略されてもよい。第2選択トランジスタ207が省略された場合は、差動増幅回路の2つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。また、第1入力トランジスタ202と電源電圧供給線の間の電気的経路に第3選択トランジスタが配されてもよい。第2選択トランジスタ207及び第3選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。あるいは、第1選択トランジスタ206及び第2選択トランジスタ207の両方が省略されてもよい。この場合は、第1入力トランジスタ202及び第2入力トランジスタ203のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧VRESとは異なる電圧を供給する電圧供給手段があればよい。第1選択トランジスタ206及び第2選択トランジスタ207の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。さらに別の変形例として、図2に示された画素回路において、PD201の電荷が第2入力トランジスタ203のゲートに転送される構成でもよい。つまり、転送トランジスタがPD201と第1入力トランジスタ202のゲートとの間ではなく、PD201と第2入力トランジスタ203のゲートとの間の電気的経路に配される。図2の回路ではリセット電圧VRESが供給された後に、第1入力トランジスタ202及び第2入力トランジスタ203の両方のゲートをフローティングにすることができる。そのため、PD201の電荷がどちらの入力ノードに転送されても、2つの入力ノードの電圧の差に応じた電流がOUTノードから出力される。この変形例においては、図3に示された回路と同様に、差動増幅回路の2つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。図2や図3に示された画素101においては、PD201からノード208に信号電荷である電子が転送される。そのため、ノード208がリセットされた状態で電荷が転送されると、ノード208の電圧は低くなる。そして、転送される電荷電子の量が多いほど、ノード208の電圧が低くなる。入力トランジスタ202、203はNチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。一方、PD201の電荷が、第2入力トランジスタ203のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。なお、暗時とは、ノード208の電圧がリセットされ、電荷が転送されていない状態を含む。図2及び図3が示すように、本実施例の画素101は差動増幅回路の2つの入力ノードに接続された接続トランジスタを有する。これにより、入力ノードをリセットしたときに生じるリセットノイズが2つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。図2及び図3に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第1出力線104に読み出すための回路である。第1出力線104には、複数の光電変換部からの電流信号が出力される。そのため、図1が示す通り、図2及び図3のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子例えば第1、第2入力トランジスタやリセットトランジスタなどが繰り返し配される。ここでは、1つの光電変換部に対して1つの割合で、各素子が繰り返し配される例を説明した。変形例として、2つ以上の光電変換部に対して1つの割合で、各素子が繰り返し配されてもよい。例えば、2つの光電変換部の電荷が同じ第1入力トランジスタのゲートに転送される構成でもよい。このような構成によって、2つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、2つの入力トランジスタ202、203、転送トランジスタ204、第1選択トランジスタ206、第2選択トランジスタ207、リセットトランジスタ209、接続トランジスタ210がいずれもNチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を1つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることができる。しかし、必要に応じてこれらのトランジスタの一部を別の導電型のトランジスタとしてもよい。さらに、PD201が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもN型チャネルであることが好ましい。PD201がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもP型チャネルであることが好ましい。これによって、PD201の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図1のバイアス電流源102は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源102は、読み出し回路に含まれる。しかし、バイアス電流源102は、複数の出力線のそれぞれに対して1つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。図4は、図2に示された画素101の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部401で規定された活性領域を含む。PD、トランジスタ、抵抗などの素子は、活性領域に配される。素子分離部401は例えばLOCOSLOCalOxidationofSiliconやSTIShallowTrenchIsorationなどの絶縁体を用いた分離構造である。あるいは、素子分離部401はPN接合を用いた分離構造であってもよい。素子分離部401は、トランジスタやPDを電気的に分離する。本実施例では、各トランジスタはMOS型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。PD201は半導体領域402によって構成される。第1入力トランジスタ202のソース、ドレイン及びゲートは、それぞれ半導体領域403、404及びゲート電極405によって構成される。第2入力トランジスタ203のソース、ドレイン及びゲートは、それぞれ半導体領域406、407及びゲート電極408によって構成される。また、半導体領域403、406は、それぞれ抵抗R1、R2を構成する。転送トランジスタ204のゲートはゲート電極409によって構成される。第1選択トランジスタ206のソース、ドレイン及びゲートは、それぞれ半導体領域410、411及びゲート電極412によって構成される。第2選択トランジスタ207のソース、ドレイン及びゲートは、それぞれ半導体領域407、413及びゲート電極412によって構成される。リセットトランジスタ209のソース、ドレイン及びゲートは、それぞれ半導体領域414、415及びゲート電極416によって構成される。接続トランジスタ210のソース、ドレイン及びゲートは、それぞれ半導体領域414、417及びゲート電極416によって構成される。ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ418が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ418を介して配線に接続される。例えば、半導体領域414とゲート電極405とは、配線によって互いに接続され、図2のノード208を構成する。詳細な接続関係は図2に示されているので、ここではその説明を省略する。図4が示すように、互いに接続される2つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第2入力トランジスタ203のドレインは第2選択トランジスタ207のソースに接続されるので、両者はいずれも共通の半導体領域407によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ209のゲートと接続トランジスタ210のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図4では、半導体領域403、406によって抵抗R1、R2が構成されている。しかし、抵抗R1、R2が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。図4に示される平面構造では、第1入力トランジスタのゲート電極405から第2入力トランジスタのゲート電極408までの構造が線対称になっている。このように、差動対を構成する2つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。図5は、図4の線分ABに沿った断面構造の概略図である。図5にはPD201、転送トランジスタ204、及び第1入力トランジスタ202が示される。図5において、図4と同様の部分については同一の符号が付されている。PD201はN型の半導体領域402で構成される。N型半導体領域402には、光電変換によって発生した電荷が収集される。第1入力トランジスタ202のソース、ドレインは、N型の半導体領域403、404で構成される。すなわち、第1入力トランジスタ202はNチャネル型である。これらのN型半導体領域は、P型ウェル419に配される。P型ウェル419には基準電圧GNDが供給される。P型ウェル419は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、P型ウェル419はP型の半導体基板であってもよい。あるいは、P型ウェル419はエピタキシャル成長によって形成されたP型の半導体領域であってもよい。PD201のN型半導体領域402に隣接して、P型半導体領域420が配される。P型半導体領域420はP型ウェル419と接続され、基準電位GNDが供給される。P型半導体領域420によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。画素回路を構成するトランジスタの導電型が同一であれば、図5のようにウェルの導電型を1つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度あるいは飽和電荷量、またはその両方を向上させることができる。さらに、本実施例では、PD201が電子を蓄積する構成になっている。このため、P型ウェル419にN型半導体領域402を形成することで、PD201を構成することが可能である。これによれば、ウェルの導電型を1つのみにすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、PD201がホールを蓄積する変形例では、トランジスタの導電型がPチャネル型である。これによって、ウェルの導電型を1つのみN型にすることができる。2つの導電型のウェルを配すると、当該2つのウェルの間にPN接合が形成される。この場合、このPN接合での電界の影響を受けないように、PN接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。図5が示すように、光は矢印Lの方向に沿って半導体基板に入射する。このように、図5に示された光電変換装置は表面照射型である。図6は、図4の線分ABに沿った断面構造の別の例を示す概略図である。図6にはPD201、転送トランジスタ204、及び第1入力トランジスタ202が示される。図6に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の面から半導体基板に光が入射する。図6において光が入射する方向は、矢印Lで示される。図6において、図5と同様の部分には同様の符号を付し、詳細な説明は省略する。図6には、配線421が示されている。また、半導体基板の入射面側に、カラーフィルタ422、マイクロレンズ423が配される。このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第2の半導体基板が配線421の反対側に配されてもよい。つまり、PD201が配された第1の半導体基板と、トランジスタが配された第2の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度あるいは飽和電荷量、またはその両方を向上させることが可能である。続いて本実施例の光電変換装置の動作について説明する。図7は駆動信号のタイミングチャートを示している。駆動信号PSEL、駆動信号PRES、駆動信号PTX、駆動信号PTN、駆動信号PTSは、それぞれ図1のPSELノード、PRESノード、PTXノード、PTNノード、PTSノードに供給される。駆動信号H1は、図1の一番左の画素列に対応する第3スイッチ117及び第4スイッチ118のゲートに供給される。駆動信号H2は、図1の中央の画素列に対応する第3スイッチ117及び第4スイッチ118のゲートに供給される。駆動信号H3は、図1の一番右の画素列に対応する第3スイッチ117及び第4スイッチ118のゲートに供給される。各駆動信号はハイレベルとローレベルの少なくとも2値の電圧値を有する。ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。時刻T1の前は、PRESがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧VRESがノード208及び第2入力トランジスタ203のゲートに供給されている。また、この期間には転送トランジスタ204がオフであるため、光電変換によって発生した電荷がPD201に蓄積されている。時刻T1に、PSELがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のOUTノードから出力される。時刻T2においてPRESがローレベルになる。これにより、ノード208がフローティングになる。図2に示される画素においては、ノード208と第2入力トランジスタ203のゲートとがそれぞれフローティングになる。時刻T3においてPTNがハイレベルになる。PTNがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がCTN容量115に保持される。時刻T3では、画素増幅部の入力ノードノード208の電圧はリセット電圧VRESである。そのため、画素がリセットされた状態で出力されるリセット信号がCTN容量115に保持される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。時刻T3から所定の時間の後、PTNはローレベルになる。時刻T4において、PTXがハイレベルになる。これによって、PD201で発生した電荷が、ノード208に転送される。このとき、PD201の全ての電荷が、ノード208に転送されることが好ましい。時刻T4から所定の時間の後、PTXはローレベルとなる。電荷がノード208に転送されることで、ノード208の電圧はリセット電圧VRESから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第2入力トランジスタ203のゲートの電圧はリセット電圧VRESに保たれる。したがって、差動増幅回路の2つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。時刻T5においてPTSがハイレベルになる。PTSがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がCTS容量116に保持される。時刻T5では、画素増幅部の入力ノードノード208の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がCTS容量116に保持される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。時刻T5から所定の時間の後、PTSはローレベルになる。時刻T6にPRESがハイレベルになり、時刻T7にPTXがハイレベルになる。これによって、ノード208、及びPDのカソードにリセット電圧VRESが供給される。つまり、画素がリセットされる。時刻T7から所定の時間の後、PTXがローレベルになる。なお、時刻T6と時刻T7は同時であってもよいし、順番が逆であってもよい。画素がリセットされた後は、PSELをローレベルにする。遅くとも次に読み出す画素からの信号が出力される前に、PSELがローレベルになる。時刻T8以降は、各列の電圧信号保持部に保持された信号が出力部に順次読み出される。時刻T8において、H1がハイレベルになる。これにより、図1の一番左側の画素列に対応するCTN容量115とCTS容量116に保持された信号が出力部に読み出される。時刻T9において、H2がハイレベルになる。これにより図1の中央の画素列に対応するCTN容量115とCTS容量116に保持された信号が出力部に読み出される。時刻T10において、H3がハイレベルになる。これにより図1の一番右側の画素列に対応するCTN容量115とCTS容量116に保持された信号が出力部に読み出される。すべての画素列の電圧信号保持部から信号が読み出されたら、異なる画素行の画素の読み出し動作を開始する。あるいは、画素からの信号が電圧信号保持部に保持されたら、異なる画素行の画素の読み出し動作を開始してもよい。例えば時刻T7において、次に読み出す画素の選択動作時刻T1の駆動を行ってもよい。各画素列において、電流電圧変換部の後段にさらに多くの信号保持容量が配された変形例では、時刻T8~T10の期間に光信号やリセット信号を出力してもよい。なお、選択トランジスタが省略される場合は駆動信号PSELが供給されない。その代り、駆動信号PSELがローレベルである期間に相当する期間に、入力トランジスタのゲートに当該入力トランジスタをオフにする電圧が印加される。これによって、画素を非選択とすることができる。図2に示される画素では、リセットトランジスタ209をオフするタイミングと接続トランジスタ210をオフするタイミングとをずらしてもよい。具体的には、時刻T2での動作において、リセットトランジスタ209を接続トランジスタ210よりも先にオフにする。これによって、リセット時に発生するノイズkTCノイズ等が差動増幅回路の2つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号PSELを並列に供給することで、複数の画素からの電流信号が第1出力線104に並列に出力される。例えば、複数の駆動信号PSELを同期して供給してもよい。これによって、第1出力線104において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号PSEL、駆動信号PRES、駆動信号PTXを同時に複数の画素行に供給することが好ましい。このような加算あるいは平均化を行う動作について、図8を用いて説明する。図8は駆動信号のタイミングチャートを示している。駆動信号PSELn、駆動信号PRESn、駆動信号PTXnは、図Aのn行目の画素行に含まれる画素のPSELノード、PRESノード、PTXノードにそれぞれ供給される。駆動信号PSELn1、駆動信号PRESn1、駆動信号PTXn1は、図Aのn1行目の画素行に含まれる画素のPSELノード、PRESノード、PTXノードにそれぞれ供給される。図8が示すように、n行目の画素及びn1行目の画素のPSELノード、PRESノード、PTXノードには、同相の駆動信号が供給される。この結果、2行分の画素から同時に第1出力線104に電流信号が出力される。なお、各時刻における動作は、図7の場合と同様であるので、詳細な説明は省略する。ここで、2つの画素からの電流信号を加算する場合には、バイアス電流源102の電流を、1つの画素のみから電流信号が出力される場合に比べて2倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第1出力線104において加算される。3つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源102の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源102の電流を、1つの画素のみから電流信号が出力される場合と同じにすればよい。以上に述べた通り、本実施例によれば、感度を向上させることが可能である。また、リセットノイズを低減することにより、画質を向上させることが可能である。本発明に係る別の実施例について説明する。本実施例の回路構成を図9に示す。図1と同様の機能を有する部分には同じ符号が付されている。本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例1と同様である。したがって、以下の説明では、実施例1と異なる部分について説明し、実施例1と同様の部分については説明を省略する。本実施例のカレントミラー回路は入力側トランジスタ901と、3つの出力側トランジスタ902、903、904とによって構成される。これらはいずれもPチャネル型のMOSトランジスタである。入力側トランジスタ901のゲートとドレインとが短絡される。入力側トランジスタ901のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ901のソースに電源電圧VDDを供給する。入力側トランジスタ901のドレイン及び当該ドレインと短絡されたゲートは、第1出力線104に電気的に接続される。3つの出力側トランジスタ902、903、904は並列に接続される。具体的に、3つの出力側トランジスタ902、903、904のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は3つの出力側トランジスタ902、903、904のそれぞれのソースに電源電圧VDDを供給する。また、3つの出力側トランジスタ902、903、904のゲートは、いずれも入力側トランジスタ901のゲートに接続される。そして、3つの出力側トランジスタ902、903、904のドレインは、いずれも第2出力線107に電気的に接続される。ここで、各トランジスタのサイズについて説明する。入力側トランジスタ901、第1及び第2の出力側トランジスタ902、903は、いずれも同程度のチャネル幅を有する。これに対して、第3の出力側トランジスタ904は、入力側トランジスタ901のチャネル幅の約2倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。第2の出力側トランジスタ903のドレインと第2出力線107との間の電気的経路には、第1ゲイン切り替えスイッチ905が配される。第1ゲイン切り替えスイッチ905はPチャネル型のMOSトランジスタである。第1ゲイン切り替えスイッチ905は、駆動信号gain1によってオンとオフが制御される。第3の出力側トランジスタ904のドレインと第2出力線107との間の電気的経路には、第2ゲイン切り替えスイッチ906が配される。第2ゲイン切り替えスイッチ906はPチャネル型のMOSトランジスタである。第2ゲイン切り替えスイッチ906は、駆動信号gain2によってオンとオフが制御される。本実施例では、第1及び第2ゲイン切り替えスイッチ905、906によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第1及び第2ゲイン切り替えスイッチ905、906が増幅率制御手段である。2つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では4つの増幅率に切り替えることができる。まず、第1及び第2ゲイン切り替えスイッチ905、906の両方がオフの場合は、第2及び第3の出力側トランジスタ903、904が、第2出力線107から切り離される。そのため、第1の出力側トランジスタ902だけが第2出力線107に接続される。結果として、約1倍の増幅率でミラー電流信号が出力される。次に、第1ゲイン切り替えスイッチ905がオンであり、第2ゲイン切り替えスイッチ906がオフの場合を説明する。この場合、第3の出力側トランジスタ904が、第2出力線107から切り離される。そして、第1及び第2の出力側トランジスタ902、903が第2出力線107に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ901のチャネル幅に対して約2倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約2倍の増幅率でミラー電流信号が出力される。続いて、第1ゲイン切り替えスイッチ905がオフであり、第2ゲイン切り替えスイッチ906がオンの場合を説明する。この場合、第2の出力側トランジスタ903が、第2出力線107から切り離される。そして、第1及び第3の出力側トランジスタ902、904が第2出力線107に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ901のチャネル幅に対して約3倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約3倍の増幅率でミラー電流信号が出力される。最後に、第1及び第2ゲイン切り替えスイッチ905、906の両方がオンの場合は、3つの出力側トランジスタ902、903、904がすべて第2出力線107に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ901のチャネル幅に対して約4倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約4倍の増幅率でミラー電流信号が出力される。以上に述べたように、本実施例では、第1出力線104に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。図9では、3つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。上述の増幅率の切り替えを、1つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。あるいは、複数の画素からの電流信号を加算して出力する場合と、1つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。本実施例において、画素101の回路構成は実施例1と同様である。図2あるいは図3に示された回路が適用される。また、画素101の平面構造、断面構造は実施例1と同様である。図4、図5、図6に示された構造が適用される。本実施例の動作については、実施例1と同様である。図7あるいは図8に示された駆動信号に基づいて動作する。以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いSN比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、SN比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。本実施例の回路構成を図10に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部以下、AD変換部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、AD変換部に入力される。AD変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。AD変換部は、比較部、ラッチパルス生成部、メモリ部、カウンタを含む。画素から出力された電流信号は画素列ごとにAD変換される。比較部が画素からの電流信号とランプ電流信号とを比較し、両者の大小関係が反転したタイミングに応じて反転パルスを出力する。ラッチパルス生成部は反転パルスを受けて、メモリ部のラッチ回路にラッチパルスを入力する。メモリ部は、ラッチパルスが入力された時点でカウンタから出力されているカウント値を保持する。保持されたカウント値が、電流信号が変換されたデジタル信号である。本実施例の光電変換装置は画素列ごとにAD変換を行う。そして、本実施例の特徴部分は、画素からの電流信号をランプ電流信号と比較する時に、画素からの電流信号をカレントミラー回路でミラーリングして比較部に入力することである。各部の詳細な構成を説明する。複数の画素1001は3行3列の画素アレイを構成するように配されている。画素1001の数は、複数であればいくつでもよい。たとえば、複数の画素1001が1000行以上、1500列以上の画素アレイを構成してもよい。または、複数の画素1001が一列に並び、ラインセンサを構成してもよい。1つの画素列に含まれる複数の画素1001の信号は、共通の回路によって処理される。以下では、1つの画素列に配された画素1001からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。画素1001は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素1001は電流信号を出力する信号源である。画素1001は画素からの電流信号が出力されるOUTノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるBIASノードや、駆動信号が供給される複数のノードPTXノード、PRESノード、PSELノードを有する。画素の詳しい構成については後述する。画素1001のBIASノードはバイアス電流源1002に電気的に接続される。複数の画素1001が共通のバイアス電流源1002に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素1001のBIASノードが共通のバイアス電流源1002に接続される。あるいは、同一の列に配された複数の画素1001のそれぞれに対応して、1つずつバイアス電流源1002が配されてもよい。画素1001のPTXノード、PRESノード、PSELノードは、垂直走査回路1003と電気的に接続される。垂直走査回路1003は、PTXノード、PRESノード、及びPSELノードに駆動信号を供給する。垂直走査回路1003は同一の画素行に含まれる複数の画素1001に共通の駆動信号を供給することができる。また、垂直走査回路1003は異なる画素行に含まれる複数の画素1001に互いに独立した駆動信号を供給することができる。垂直走査回路1003によって、画素行ごとに画素1001からの信号が読み出される。画素1001のOUTノードは、第1出力線1004に電気的に接続される。複数の画素1001が共通の第1出力線1004に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素1001のOUTノードが共通の第1出力線1004に接続される。そして、複数の画素1001からの電流信号が第1出力線1004に出力される。第1出力線1004は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第2出力線1007に接続される。カレントミラー回路は、入力側トランジスタ1005及び出力側トランジスタ1006によって構成される。入力側トランジスタ1005及び出力側トランジスタ1006は、Pチャネル型のMOSトランジスタである。入力側トランジスタ1005のゲートとドレインとが短絡される。入力側トランジスタ1005のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ1005のソースに電源電圧VDDを供給する。出力側トランジスタ1006のゲートは、入力側トランジスタ1005のゲートと電気的に接続される。出力側トランジスタ1006のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ1006のソースに電源電圧VDDを供給する。第1出力線1004は、入力側トランジスタ1005のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ1006のドレインは第2出力線107に電気的に接続される。カレントミラー回路によって、入力側トランジスタ1005を流れる電流が、出力側トランジスタ1006にミラーリングされる。つまり、カレントミラー回路は、第1出力線1004の電流信号に応じた電流信号ミラー電流信号を第2出力線1007に出力する。カレントミラー回路は、第1出力線1004の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ1005と出力側トランジスタ1006とのサイズの比によって増幅減衰率を決定することができる。例えば、入力側トランジスタ1005と出力側トランジスタ1006とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅減衰率である。第2出力線1007の電流信号はAD変換部に入力され、デジタル信号へと変換される。AD変換部は比較部1008を含む。比較部1008は、信号入力ノード1010、参照電流入力ノード1011、出力ノード1012を有する。第2出力線1007は、比較部1008の信号入力ノード1010に電気的に接続される。比較部1008の参照電流入力ノード1011は、ランプ電流信号源1009に電気的に接続される。比較部1008は、信号入力ノード1010に入力される電流信号と、参照電流入力ノード1011に入力されるランプ電流信号とを比較し、その大小関係に応じた電圧信号を出力する。つまり、画素から出力される電流信号のほうがランプ信号よりも大きい場合には第1の電圧を出力し、ランプ電流信号のほうが大きい場合には第2の電圧を出力する。例えば、第1の電圧は基準電圧GNDに近い電圧であり、第2の電圧は電源電圧VDDに近い電圧である。あるいは、その逆であってもよい。比較部1008の詳細な構成は後述する。ランプ電流信号源1009は、連続的にその大きさが変化するランプ電流信号を出力する。あるいは、ランプ電流信号源1009は、クロック信号CLKに従って、所定時間が経過するごとに段階的にその大きさが変化するランプ電流信号を出力する。また、ランプ電流信号源1009にはresetノードからランプリセット信号が供給される。ランプリセット信号に基づいて、ランプ電流信号源1009の出力するランプ電流信号が初期値にリセットされる。ランプ電流信号源1009の詳細な構成は後述する。本実施例のAD変換部はさらにラッチパルス生成部1013、メモリ部Nラッチ回路1014、Sラッチ回路1015、及びカウンタ1016を含む。比較部1008の出力ノード1012はラッチパルス生成部1013に接続される。また、ラッチパルス生成部1013には駆動信号PTN、駆動信号PTSが供給される。これらの駆動信号は、ラッチパルスの出力先を選択するための駆動信号である。ラッチパルス生成部1013は、比較部1008の出力する電圧信号が反転したタイミングに応じて、後段のNラッチ回路1014、及びSラッチ回路1015へ選択的にラッチパルスを出力する。Nラッチ回路1014、Sラッチ回路1015には、カウンタ1016からのカウント値が入力される。そして、ラッチパルスが入力されると、Nラッチ回路1014、Sラッチ回路1015は、その時点で入力されているカウント値を保持する。カウンタ1016は、クロック信号CLKに従って、段階的に出力するカウント値を変化させる。そして、resetノードに供給されるカウンタリセット信号に基づいて、カウンタ1016の出力するカウント値が初期値にリセットされる。詳細は後述するが、互いに同期した駆動信号をランプ電流信号源1009及びカウンタ1016に入力することによって、電流信号の大きさに応じたカウント値が各ラッチ回路に保持される。つまり、電流信号がデジタル信号に変換される。メモリ部Nラッチ回路1014、Sラッチ回路1015は出力部に電気的に接続される。具体的に、Nラッチ回路1014は第3出力線1017を介して出力回路1019に接続される。Sラッチ回路1015は第4出力線1018を介して出力回路1019に接続される。水平走査回路1020が各ラッチ回路に駆動信号を供給する。水平走査回路1020からの駆動信号に基づいて、各ラッチ回路は保持しているカウンタ値をデジタル信号として出力回路1019に出力する。出力回路1019は例えばLVDSLowVoltageDifferentialSignaling回路である。なお、出力回路1019が、デジタル信号処理を行ってもよい。例えば、出力回路1019は、Sラッチ回路1015に保持されたデジタル信号と、Nラッチ回路1014に保持されたデジタル信号の差分を出力する。以上に説明したように、信号源である画素からの信号が、デジタル信号に変換されて外部に出力される。次に、画素1001について説明する。画素1001は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。図11に画素1001の回路の例を示す。本実施例において、光電変換部はフォトダイオード以下、PD1101であり、画素増幅部は差動増幅回路である。差動増幅回路は第1入力トランジスタ1102及び第2入力トランジスタ1103を含んで構成される。さらに本実施例の画素1001は、転送トランジスタ1104、リセットトランジスタ1109、接続トランジスタ1110、第1選択トランジスタ1106、第2選択トランジスタ1107、抵抗R1、及び抵抗R2を含む。PD1101のアノードには基準電圧GNDが供給される。PD1101のカソードは転送トランジスタ1104を介して、ノード1108に接続される。転送トランジスタ1104は、PD1101で発生した電荷をノード1108に転送する。第1入力トランジスタ1102のゲートは、ノード1108に接続される。第1入力トランジスタ1102のゲートは差動増幅回路の第1入力ノードである。第1入力トランジスタ1102のゲートの電圧はノード1108に転送された電荷の量に応じた電圧となる。つまり、ノード1108において転送された電荷が電圧に変換される。第1入力トランジスタ1102のドレインは電源電圧供給線に接続される。電源電圧供給線は第1入力トランジスタのドレインに電源電圧SVDDを供給する。なお、電源電圧SVDDは、カレントミラー回路に供給される電源電圧VDDと同じであってもよい。両者が異なる電圧であってもよい。第1入力トランジスタ1102のソースは抵抗R1を介して第1選択トランジスタ1106のドレインに接続される。第2入力トランジスタ1103のゲートは、後述する接続トランジスタ1110のソースに接続される。第2入力トランジスタ1102のゲートは差動増幅回路の第2入力ノードである。第2入力トランジスタ1103のソースは抵抗R2を介して第1選択トランジスタ1106のドレインに接続される。第2入力トランジスタ1103のドレインは、第2選択トランジスタ1107のソースに接続される。ノード1108はリセットトランジスタ1109を介して、リセット電圧供給線に接続される。リセットトランジスタ1109は、ノード1108とリセット電圧供給線との間の電気的接続を制御する。リセットトランジスタ1109がオンすると、ノード1108にリセット電圧VRESが供給される。つまり、リセットトランジスタ1109は、第1入力ノードをリセットする。接続トランジスタ1110は第1入力トランジスタ1102のゲートノード1108と第2入力トランジスタ1103のゲートとの間の電気的経路に配される。つまり、接続トランジスタ1110のソースドレインの一方は第1入力トランジスタ1102のゲートに接続される。そして、接続トランジスタ1110のソースドレインの他方は第2入力トランジスタ1103のゲートに接続される。リセットトランジスタ1109がオンすると、第1入力トランジスタ1102のゲートと第2入力トランジスタ1103のゲートとが短絡される。リセットトランジスタ1109及び接続トランジスタ1110が両方ともオンすることで、リセットトランジスタ1109及び接続トランジスタ1110を介して第2入力トランジスタ1103のゲートにリセット電圧VRESが供給される。第1選択トランジスタ1106のドレインは抵抗R1及び抵抗R2に接続される。第1選択トランジスタ1106のソースはBIASノードに接続される。第2選択トランジスタ1107のドレインはOUTノードに接続される。なお、BIASノードはバイアス電流源に接続される。また、OUTノードは第1出力線に接続される。転送トランジスタ1104のゲートはPTXノードに接続される。リセットトランジスタ1109のゲート及び接続トランジスタ1110のゲートはいずれもPRESノードに接続される。第1選択トランジスタ1106のゲート及び第2選択トランジスタ1107のゲートはいずれもPSELノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路1003から各トランジスタのゲートに供給される。なお、図11ではリセットトランジスタ1109のゲートと接続トランジスタ1110のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ1109と接続トランジスタ1110とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ1109を先にオフにして、その後、接続トランジスタ1110をオフにするという制御を行ってもよい。第1入力トランジスタ1102、及び第2入力トランジスタ1103は差動対を構成する。つまり、2つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが2つの入力ノードであり、2つの入力ノードの電圧差に応じた電流信号が第2入力トランジスタのドレイン電流として流れる。このように、差動対である第1入力トランジスタ1102と第2入力トランジスタ1103とが差動増幅回路を構成する。第1及び第2選択トランジスタは電流信号を出力する画素を選択する。つまり、第1及び第2選択トランジスタがオンであれば、差動増幅回路から画素のOUTノードに電流信号が出力される。続いて、図11に示された画素回路の変形例を説明する。図11に示された画素回路において、第2入力トランジスタ1103のゲートとリセット電圧供給線との間の電気的経路に、第2のリセットトランジスタが配されてもよい。この場合、差動増幅回路の2つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。この場合に、リセットトランジスタ1109を省略した構成でもよい。このような回路を図12に示す。第1入力トランジスタ1102の入力ノードに接続されるトランジスタの数は、転送トランジスタ1104と接続トランジスタ1110の2つである。第2入力トランジスタ1103の入力ノードに接続されるトランジスタの数は、第2のリセットトランジスタと接続トランジスタ1110の2つである。このように、差動増幅回路の2つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。また、図11あるいは図12において、第1選択トランジスタ1106、及び第2選択トランジスタ1107は画素を選択するために設けられる。第1選択トランジスタ1106が配されることによって、非選択時の消費電流が低減される。第2選択トランジスタ1107が配されることによって、第1出力線104の寄生容量低減の効果が得られる。図11あるいは図12において、第1選択トランジスタ1106及び第2選択トランジスタ1107のいずれか一方が省略されてもよい。第2選択トランジスタ1107が省略された場合は、差動増幅回路の2つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。また、第1入力トランジスタ1102と電源電圧供給線の間の電気的経路に第3選択トランジスタが配されてもよい。第2選択トランジスタ1107及び第3選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。あるいは、第1選択トランジスタ1106及び第2選択トランジスタ1107の両方が省略されてもよい。この場合は、第1入力トランジスタ1102及び第2入力トランジスタ1103のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧VRESとは異なる電圧を供給する電圧供給手段があればよい。第1選択トランジスタ1106及び第2選択トランジスタ1107の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。さらに別の変形例として、図11に示された画素回路において、PD1101の電荷が第2入力トランジスタ1103のゲートに転送される構成でもよい。つまり、転送トランジスタがPD1101と第1入力トランジスタ1102のゲートとの間ではなく、PD1101と第2入力トランジスタ1103のゲートとの間の電気的経路に配される。図11の回路ではリセット電圧VRESが供給された後に、第1入力トランジスタ1102及び第2入力トランジスタ1103の両方のゲートをフローティングにすることができる。そのため、PD1101の電荷がどちらの入力ノードに転送されても、2つの入力ノードの電圧の差に応じた電流がOUTノードから出力される。この変形例においては、図12に示された回路と同様に、差動増幅回路の2つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。このように、差動増幅回路の2つの入力ノードに接続された接続トランジスタを有することによって、入力ノードをリセットしたときに生じるリセットノイズが2つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。図11及び図12に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第1出力線1004に読み出すための回路である。第1出力線1004には、複数の光電変換部からの電流信号が出力される。そのため、図10が示す通り、図11及び図12のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子例えば第1、第2入力トランジスタやリセットトランジスタなどが繰り返し配される。ここでは、1つの光電変換部に対して1つの割合で、各素子が繰り返し配される例を説明した。変形例として、2つ以上の光電変換部に対して1つの割合で、各素子が繰り返し配されてもよい。例えば、2つの光電変換部の電荷が同じ第1入力トランジスタのゲートに転送される構成でもよい。このような構成によって、2つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、2つの入力トランジスタ1102、1103、転送トランジスタ1104、第1選択トランジスタ1106、第2選択トランジスタ1107、リセットトランジスタ1109、接続トランジスタ1110がいずれもNチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を1つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度を向上させることができる。しかし、必要に応じてこれらのトランジスタの一部を別の導電型のトランジスタとしてもよい。さらに、PD1101が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもN型チャネルであることが好ましい。PD1101がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもP型チャネルであることが好ましい。これによって、PD1101の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図10のバイアス電流源1002は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源1002は、読み出し回路に含まれる。しかし、バイアス電流源1002は、複数の出力線のそれぞれに対して1つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。図16は、図11に示された画素1001の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部1601で規定された活性領域を含む。PD、トランジスタ、抵抗などの素子は、活性領域に配される。素子分離部1601は例えばLOCOSLOCalOxidationofSiliconやSTIShallowTrenchIsorationなどの絶縁体を用いた分離構造である。あるいは、素子分離部1601はPN接合を用いた分離構造であってもよい。素子分離部1601は、トランジスタやPDを電気的に分離する。本実施例では、各トランジスタはMOS型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。PD1101は半導体領域1602によって構成される。第1入力トランジスタ1102のソース、ドレイン及びゲートは、それぞれ半導体領域1603、1604及びゲート電極1605によって構成される。第2入力トランジスタ1103のソース、ドレイン及びゲートは、それぞれ半導体領域1606、1607及びゲート電極1608によって構成される。また、半導体領域1603、1606は、それぞれ抵抗R1、R2を構成する。転送トランジスタ1104のゲートはゲート電極1609によって構成される。第1選択トランジスタ1106のソース、ドレイン及びゲートは、それぞれ半導体領域1610、1611及びゲート電極1612によって構成される。第2選択トランジスタ1107のソース、ドレイン及びゲートは、それぞれ半導体領域1607、1613及びゲート電極1612によって構成される。リセットトランジスタ1109のソース、ドレイン及びゲートは、それぞれ半導体領域1614、1615及びゲート電極1616によって構成される。接続トランジスタ1110のソース、ドレイン及びゲートは、それぞれ半導体領域1614、1617及びゲート電極1616によって構成される。ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ1618が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ1618を介して配線に接続される。例えば、半導体領域1614とゲート電極1605とは、配線によって互いに接続され、図11のノード1108を構成する。詳細な接続関係は図11に示されているので、ここではその説明を省略する。図16が示すように、互いに接続される2つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第2入力トランジスタ1103のドレインは第2選択トランジスタ1107のソースに接続されるので、両者はいずれも共通の半導体領域1607によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ1109のゲートと接続トランジスタ1110のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図16では、半導体領域1603、1606によって抵抗R1、R2が構成されている。しかし、抵抗R1、R2が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。図16に示される平面構造では、第1入力トランジスタのゲート電極1605から第2入力トランジスタのゲート電極1608までの構造が線対称になっている。このように、差動対を構成する2つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。図17は、図16の線分ABに沿った断面構造の概略図である。図17にはPD1101、転送トランジスタ1104、及び第1入力トランジスタ1102が示される。図17において、図16と同様の部分については同一の符号が付されている。PD1101はN型の半導体領域1602で構成される。N型半導体領域1602には、光電変換によって発生した電荷が収集される。第1入力トランジスタ1102のソース、ドレインは、N型の半導体領域1603、1604で構成される。すなわち、第1入力トランジスタ1102はNチャネル型である。これらのN型半導体領域は、P型ウェル1619に配される。P型ウェル1619には基準電圧GNDが供給される。P型ウェル1619は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、P型ウェル1619はP型の半導体基板であってもよい。あるいは、P型ウェル1619はエピタキシャル成長によって形成されたP型の半導体領域であってもよい。PD1101のN型半導体領域1602に隣接して、P型半導体領域1620が配される。P型半導体領域1620はP型ウェル1619と接続され、基準電位GNDが供給される。P型半導体領域1620によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。画素回路を構成するトランジスタの導電型が同一であれば、図17のようにウェルの導電型を1つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度あるいは飽和電荷量、またはその両方を向上させることができる。さらに、本実施例では、PD1101が電子を蓄積する構成になっている。このため、P型ウェル1619にN型半導体領域1602を形成することで、PD1101を構成することが可能である。これによれば、ウェルの導電型を1つのみにすることができるため、感度を向上させることができる。なお、PD1101がホールを蓄積する変形例では、トランジスタの導電型がPチャネル型である。これによって、ウェルの導電型を1つのみN型にすることができる。2つの導電型のウェルを配すると、当該2つのウェルの間にPN接合が形成される。この場合、このPN接合での電界の影響を受けないように、PN接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。図17が示すように、光は矢印Lの方向に沿って半導体基板に入射する。このように、図17に示された光電変換装置は表面照射型である。図18は、図16の線分ABに沿った断面構造の別の例を示す概略図である。図18にはPD1101、転送トランジスタ1104、及び第1入力トランジスタ1102が示される。図18に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の主面から半導体基板に光が入射する。図18において光が入射する方向は、矢印Lで示される。図18において、図17と同様の部分には同様の符号を付し、詳細な説明は省略する。図18には、配線1621が示されている。また、半導体基板の入射面側に、カラーフィルタ1622、マイクロレンズ1623が配される。このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第2の半導体基板が配線1621の反対側に配されてもよい。つまり、PD201が配された第1の半導体基板と、トランジスタが配された第2の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度を向上させることが可能である。次に、ランプ電流信号源1009の詳細な構成について説明する。図13は、ランプ電流信号源1009の回路例を示す。ランプ電流信号源1009は、入力電圧に応じた電流を出力する電流出力回路と、比較部に電流を分配するカレントミラー回路とを含んで構成される。本実施例のランプ電流信号源1009は、電流出力回路として差動増幅回路を含む。ランプ電流信号源1009の差動増幅回路は、第1入力トランジスタ1301と第2入力トランジスタ1302によって構成される。第1入力トランジスタ1301と第2入力トランジスタ1302は差動対を構成している。第1入力トランジスタ1301のソースと第2入力トランジスタ1302のソースは、それぞれ抵抗R131、R132を介してバイアス電流源1303に接続される。第1入力トランジスタ1301のドレインには電源電圧SVDDが供給される。第2入力トランジスタ1302のドレインはカレントミラー回路に接続される。第1入力トランジスタ1301のゲートにはDACDigitaltoAnalogConverter1304が接続される。DAC1304は、クロック信号CLKに基づいて、段階的に変化する電圧信号を出力する。DAC1304に供給される駆動信号resetに基づいて、DAC1304が出力する電圧信号が初期値にリセットされる。第2入力トランジスタ1302のゲートには、参照電圧としてリセット電圧VRESが供給される。以上の構成によって、DAC1304が出力する電圧の変化に応じて、第2入力トランジスタ1302のドレインに出力される電流が変化する。このドレイン電流がランプ電流信号として出力される。カレントミラー回路は、第2入力トランジスタ1302のドレイン電流をミラーリングして、複数の比較部に入力する。本実施例ではOUT1ノードは図10の一番左の画素列に対応する比較部の参照電流入力ノード1011に接続される。OUT2ノードは図10の中央の画素列に対応する比較部の参照電流入力ノード1011に接続される。OUT3ノードは図10の一番右の画素列に対応する比較部の参照電流入力ノード1011に接続される。カレントミラー回路の出力側のトランジスタは、ランプ電流信号を入力する比較部の数に応じて設けられる。なお、ランプ電流信号源1009が画素列ごとに配されてもよい。この場合、複数の比較器にランプ電流信号を分配するためのカレントミラー回路は省略される。ランプ電流信号源1009の電流出力回路は、画素増幅部と同じ構造の増幅回路であることが望ましい。本実施例でも、画素増幅部と同じ差動増幅回路が、ランプ電流信号源1009に用いられる。さらに、画素回路と回路構成を一致させるために、選択トランジスタ、リセットトランジスタ、接続トランジスタに相当するダミーのトランジスタを挿入してもよい。具体的には、図11、あるいは図12のPD1101をDAC1304に置き換えた回路であってもよい。このように、ランプ電流信号源1009が、画素増幅部と同じ構造であれば、AD変換におけるリニアリティ特性が向上する。また、ランプ電流信号源1009の変形例では、DAC1304の代わりに、定電流源と容量を含んで構成される電圧源が適用される。定電流源が一定の電流で容量を充電するので、容量の両端には連続的に変化する電圧信号が現れる。このような電圧源を用いることで、連続的にその大きさが変化するランプ電流信号を出力する。ランプ電流信号の大きさの変化する方向は、蓄積される電荷の種類、入力トランジスタ1102、1103の導電型に基づいて決定すればよい。例えば、ランプ電流信号の大きさの変化する方向は、暗時に画素1001から出力される電流の大きさから、明時に画素1001から出力される電流の大きさに変化する方向である。なお、暗時とは、ノード1108の電圧がリセットされ、電荷が転送されていない状態を含む。ランプ電流の大きさの変化する方向について具体的に説明する。図11や図12に示された画素1001においては、PD1101からノード1108に信号電荷である電子が転送される。そのため、ノード1108がリセットされた状態で電荷が転送されると、ノード1108の電圧は低くなる。そして、転送される電荷電子の量が多いほど、ノード1108の電圧が低くなる。入力トランジスタ1102、1103はNチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。したがって、ランプ電流信号は電流値が大きくなるように変化する。一方、PD01の電荷が、第2入力トランジスタ1103のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。この場合は、ランプ電流信号は電流値が小さくなるように変化する。信号電荷として転送される電荷がホールの場合は、上述のランプ電流信号の変化の方向が逆転する。また、入力トランジスタ1102、1103がPチャネルの場合は、上述のランプ電流信号の変化の方向が逆転する。続いて比較部1008の詳細な構成について説明する。図14は、比較部1008の回路例を示す。比較部1008は、信号入力ノード1010に入力された電流信号、及び参照電流入力ノード1011に入力されたランプ電流信号を、出力ノード1012に伝達し、両者の大小関係によって出力ノード1012の電圧を変化させる。図14において、INNノードが信号入力ノード1010に対応する。INPノードが参照電流入力ノード1011に対応する。OUTノードが出力ノード1012に対応する。ノードINNに入力された電流は、第1カレントミラー回路1401を介してOUTノードに伝達される。ノードINPに入力された電流は、第2カレントミラー回路1402及び第3カレントミラー回路1403を介してOUTノードに伝達される。OUTノードは第1カレントミラー回路1401の出力側のトランジスタを介して基準電圧GND供給部に接続される。また、OUTノードは第3カレントミラー回路1403の出力側のトランジスタを介して電源電圧VDD供給部に接続される。このような回路において、INNノードからの電流画素からの電流信号はOUTノードを基準電圧GNDの方向に放電する電流となる。一方、INPノードからの電流ランプ電流信号は出力ノードを電源電圧VDDの方向に充電する電流となる。したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧GNDに近い電圧第1の電圧となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧VDDに近い電圧第2の電圧となる。以上に述べたように、比較器のOUTノードにはカレントミラー回路を介して信号が伝達される。つまり、OUTノードには2つのトランジスタが接続されているだけなので、OUTノードの寄生容量は小さい。したがって、画素からの電流信号とランプ電流信号との大小関係が逆転した場合には、出力ノードの電圧が速やかに変化する。これにより高速なAD変換を行うことが可能となる。さらに、図14に示される比較部においては、INNノードから入力される電流及びINPノードから入力される電流の両方がカレントミラー回路を介してOUTノードに伝達される。この場合、OUTノードに接続される2つのトランジスタを比較的近い場所に配置することが容易である。そのため、OUTノードの寄生容量を小さくする点で有利である。図15は、比較部1008の別の回路例を示す。図15において、INNノードが信号入力ノード1010に対応する。INPノードが参照電流入力ノード1011に対応する。OUTノードが出力ノード1012に対応する。この例では、信号電流が入力されるINNノードが、そのままOUTノードになっている。つまり、INNノードに接続される第2出力線1007の電圧が、比較の結果に応じて変化する。第2出力線1007は、複数の画素1001が接続された第1出力線1004にカレントミラー回路を介して接続される。したがって、第2出力線1007にはカレントミラー回路の出力側トランジスタ1006が接続されているのみである。つまり、第2出力線1007は、多数のトランジスタが接続された第1出力線1004に比べて寄生容量が小さい。そのため、第2出力線1007が比較部の出力ノード1012であっても、高速なAD変換が可能である。また、INPノードからの電流は、第1カレントミラー回路1501だけを介してOUTノードに伝達される。このように、図15に示された比較部によれば、少ない回路構成で高速なAD変換を行うことが可能である。なお、このような回路構成において、画素からの電流は出力ノードを電源電圧VDDの方向に充電する電流となる。一方、ランプ電流信号は出力ノードを基準電圧GNDの方向に放電する電流となる。したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧VDDに近い電圧第1の電圧となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧GNDに近い電圧第2の電圧となる。続いて本実施例の光電変換装置の動作について説明する。図19は駆動信号のタイミングチャートを示している。駆動信号PSEL、駆動信号PRES、駆動信号PTX、駆動信号PTN、駆動信号PTSは、それぞれ図10のPSELノード、PRESノード、PTXノード、PTNノード、PTSノードに供給される。駆動信号resetは、ランプ電流信号源1009及びカウンタ10のresetノードに入力されるランプリセット信号及びカウンタリセット信号である。両者は同期した信号であるため、同じ駆動信号として示している。ランプリセット信号とカウンタリセット信号とが、互いに独立した駆動信号として供給されてもよい。また、図19は、比較部1008の信号入力ノード1010INNノードに入力される電流信号INN、比較部1008の参照電流入力ノード1011INPノードに入力されるランプ電流信号INPを示している。さらに、図19は、ラッチパルス生成部1013が出力するラッチパルス、カウンタ1016が出力するカウント値を示している。各駆動信号はハイレベルとローレベルの少なくとも2値の電圧値を有する。アナログ回路であれば、ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。時刻T1の前は、PRESとresetがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧VRESがノード1108及び第2入力トランジスタ1103のゲートに供給されている。またresetがハイレベルなので、ランプ電流信号源1009とカウンタ1016はリセットされた状態、つまり初期値を出力している状態である。時刻T1に、PSELがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のOUTノードから出力される。時刻T2においてPRESがローレベルになる。これにより、ノード1108がフローティングになる。図11に示される画素においては、ノード1108と第2入力トランジスタ1103のゲートとがそれぞれフローティングになる。時刻T3においてresetがローレベルになり、PTNがハイレベルになる。resetがローレベルになることによって、ランプ電流信号が初期値から変化し始める。本実施例では、ランプ電流信号が小さい電流から大きい電流に向かって変化する。さらに、この時、カウンタ1016がカウントを開始する。時刻T3では、画素増幅部の入力ノードノード1108の電圧はリセット電圧VRESである。そのため、画素がリセットされた状態で出力されるリセット信号がランプ電流信号と比較される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。ランプ信号電流と画素からの電流信号リセット信号との大小関係が反転するタイミング時刻T4で、ラッチパルスがNラッチ回路1014に入力される。これによって、Nラッチ回路1014は時刻T4でのカウント値を保持する。時刻T5において、resetがハイレベルになる。これによって、ランプ電流信号源1009とカウンタ1016がリセットされる。また、PTNがローレベルになる。時刻T6において、PTXがハイレベルになる。これによって、PD1101で発生した電荷が、ノード1108に転送される。このとき、PD1101の全ての電荷が、ノード1108に転送されることが好ましい。時刻T6から所定の時間の後、PTXはローレベルとなる。電荷がノード1108に転送されることで、ノード1108の電圧はリセット電圧VRESから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第2入力トランジスタ1103のゲートの電圧はリセット電圧VRESに保たれる。したがって、差動増幅回路の2つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。時刻T7において、resetがローレベルになり、PTNがハイレベルになる。resetがローレベルになることによって、ランプ電流信号が初期値から変化し始める。さらに、この時、カウンタ1016がカウントを開始する。PTNがハイレベルであるため、カウンタ1016からのカウント値はSラッチ回路1015に入力される。時刻T7では、画素増幅部の入力ノードノード1108の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がランプ電流信号と比較される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。ランプ信号電流と画素からの電流信号光信号との大小関係が反転するタイミング時刻T8で、ラッチパルスがSラッチ回路1015に入力される。これによって、Sラッチ回路1015は時刻T8でのカウント値を保持する。時刻T9において、resetがハイレベルになり、AD変換を終了する。この時点から出力部がデジタル信号の出力を開始する。図11に示される画素では、リセットトランジスタ1109をオフするタイミングと接続トランジスタ1110をオフするタイミングとをずらしてもよい。具体的には、時刻T2での動作において、リセットトランジスタ1109を接続トランジスタ1110よりも先にオフにする。これによって、リセット時に発生するノイズkTCノイズ等が差動増幅回路の2つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号PSELを並列に供給することで、複数の画素からの電流信号が第1出力線1004に並列に出力される。例えば複数の駆動信号PSELを同期して供給してもよい。これによって、第1出力線1004において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号PSEL、駆動信号PRES、駆動信号PTXを同時に複数の画素行に供給することが好ましい。2つの画素からの電流信号を加算する場合には、バイアス電流源1002の電流を、1つの画素のみから電流信号が出力される場合に比べて2倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第1出力線1004において加算される。3つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源1002の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源1002の電流を、1つの画素のみから電流信号が出力される場合と同じにすればよい。また、ランプ電流信号源1009のカレントミラー回路の増幅率を変えることで、AD変換時に信号を増幅することができる。例えば、2つの画素からの電流信号を加算して出力する場合には、ランプ電流信号源1009のカレントミラー回路の増幅率を2倍にするとよい。本実施例の効果について説明する。画素からの電流信号とランプ電流信号の大小関係が逆転すると、比較部の出力が反転する。つまり、出力電圧が第1の電圧から第2の電圧へ、もしくはその逆に、変化する。入力信号の大小関係が逆転してから比較器の出力が反転するまでの時間が長いと、ラッチパルスの発生が遅れる。そうすると、入力信号の大小関係が逆転した時点からカウントがさらに進み、ラッチ回路に正確なカウント値が保持されない。このようなエラーを防ぐために、比較部の出力の反転に時間がかかる場合は、クロック信号の周波数を低くしなければならない。つまり、AD変換の速度が低下してしまう。これに対して本実施例では、比較部の出力ノードの容量を小さくすることができるため、出力が速やかに反転する。この結果、高い周波数のクロック信号でカウンタを動作させた場合でも、上述のようなエラーの発生を低減することができる。したがって、高速なAD変換が可能となる。実施例2と同様の部分は灰色でハイライト本発明に係る別の実施例について説明する。本実施例の回路構成を図20に示す。図10と同様の機能を有する部分には同じ符号が付されている。本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部以下、AD変換部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、AD変換部に入力される。AD変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例3と同様である。したがって、以下の説明では、実施例3と異なる部分について説明し、実施例3と同様の部分については説明を省略する。本実施例のカレントミラー回路は入力側トランジスタ2001と、3つの出力側トランジスタ2002、2003、2004とによって構成される。これらはいずれもPチャネル型のMOSトランジスタである。入力側トランジスタ2001のゲートとドレインとが短絡される。入力側トランジスタ2001のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ2001のソースに電源電圧VDDを供給する。入力側トランジスタ2001のドレイン及び当該ドレインと短絡されたゲートは、第1出力線1004に電気的に接続される。3つの出力側トランジスタ2002、2003、2004は並列に接続される。具体的に、3つの出力側トランジスタ2002、2003、2004のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は3つの出力側トランジスタ2002、2003、2004のそれぞれのソースに電源電圧VDDを供給する。また、3つの出力側トランジスタ2002、2003、2004のゲートは、いずれも入力側トランジスタ2001のゲートに接続される。そして、3つの出力側トランジスタ2002、2003、2004のドレインは、いずれも第2出力線1007に電気的に接続される。ここで、各トランジスタのサイズについて説明する。入力側トランジスタ2001、第1及び第2の出力側トランジスタ2002、2003は、いずれも同程度のチャネル幅を有する。これに対して、第3の出力側トランジスタ2004は、入力側トランジスタ2001のチャネル幅の約2倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。第2の出力側トランジスタ2003のドレインと第2出力線1007との間の電気的経路には、第1ゲイン切り替えスイッチ2005が配される。第1ゲイン切り替えスイッチ2005はPチャネル型のMOSトランジスタである。第1ゲイン切り替えスイッチ2005は、駆動信号gain1によってオンとオフが制御される。第3の出力側トランジスタ2004のドレインと第2出力線1007との間の電気的経路には、第2ゲイン切り替えスイッチ2006が配される。第2ゲイン切り替えスイッチ2006はPチャネル型のMOSトランジスタである。第2ゲイン切り替えスイッチ2006は、駆動信号gain2によってオンとオフが制御される。本実施例では、第1及び第2ゲイン切り替えスイッチ2005、2006によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第1及び第2ゲイン切り替えスイッチ2005、2006が増幅率制御手段である。2つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では4つの増幅率に切り替えることができる。まず、第1及び第2ゲイン切り替えスイッチ2005、2006の両方がオフの場合は、第2及び第3の出力側トランジスタ2003、2004が、第2出力線1007から切り離される。そのため、第1の出力側トランジスタ2002だけが第2出力線1007に接続される。結果として、約1倍の増幅率でミラー電流信号が出力される。次に、第1ゲイン切り替えスイッチ2005がオンであり、第2ゲイン切り替えスイッチ2006がオフの場合を説明する。この場合、第3の出力側トランジスタ2004が、第2出力線1007から切り離される。そして、第1及び第2の出力側トランジスタ2002、2003が第2出力線1007に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ2001のチャネル幅に対して約2倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約2倍の増幅率でミラー電流信号が出力される。続いて、第1ゲイン切り替えスイッチ2005がオフであり、第2ゲイン切り替えスイッチ2006がオンの場合を説明する。この場合、第2の出力側トランジスタ2003が、第2出力線1007から切り離される。そして、第1及び第3の出力側トランジスタ2002、2004が第2出力線1007に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ2001のチャネル幅に対して約3倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約3倍の増幅率でミラー電流信号が出力される。最後に、第1及び第2ゲイン切り替えスイッチ2005、2006の両方がオンの場合は、3つの出力側トランジスタ2002、2003、2004がすべて第2出力線1007に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ2001のチャネル幅に対して約4倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約4倍の増幅率でミラー電流信号が出力される。以上に述べたように、本実施例では、第1出力線1004に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。図20では、3つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。上述の増幅率の切り替えを、1つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。あるいは、複数の画素からの電流信号を加算して出力する場合と、1つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。本実施例において、画素1001の回路構成は実施例3と同様である。図11あるいは図12に示された回路が適用される。また、画素1001の平面構造、断面構造は実施例3と同様である。図16、図17、図18に示された構造が適用される。本実施例の動作については、実施例3と同様である。図19に示された駆動信号に基づいて動作する。以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いSN比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、SN比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。