"光電変換素子を有する単位画素が配置され、前記単位画素から画素信号を出力する撮像部と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、第1の容量素子を介して前記単位画素と電気的に接続された第1の入力端と、前記参照信号生成部と電気的に接続された第2の入力端とを有し、前記第1の入力端および前記第2の入力端の電圧を比較する差動アンプ部と、前記第1の入力端および前記第2の入力端の電圧をリセットするリセット部と、を有する比較部と、前記比較部による比較開始から比較終了までの比較時間を計測する計測部と、前記リセット部によるリセット動作後に、前記第1の入力端と前記第2の入力端の電圧差が、前記比較部による比較動作を保証する電圧となるように前記第1の入力端の電圧を変更する変更部と、を有することを特徴とする撮像装置。前記変更部は、第2の容量素子と第2のスイッチ素子と、を備え、前記第2の容量素子の一端は、前記第1の入力端に接続され、前記第2の容量素子の他端は、前記第2のスイッチ素子により、前記リセット部によるリセット動作時には第1の電圧源に接続され、前記リセット部によるリセット動作後には前記第1の電圧源と異なる第2の電圧源に接続される、ことを特徴とする請求項1に係る撮像装置。前記第1の電圧源は電源あるいはグランドであり、前記第2の電圧源は前記画素信号である、ことを特徴とする請求項2に係る撮像装置。前記変更部は、第1のスイッチ素子を備え、前記第1のスイッチ素子の一端は前記第1の入力端に接続され、前記第1のスイッチ素子の他端は、前記第1の入力端と前記第2の入力端の電圧差が、前記比較部による比較動作を保証する電圧となるように前記第1の入力端に電圧を印加する電圧源に接続され、前記リセット部によるリセット動作前に前記第1のスイッチ素子をOFF状態とし、前記リセット部によるリセット動作後に前記第1のスイッチ素子をON状態とする、ことを特徴とする請求項1に係る撮像装置。特許文献1に記載の撮像装置では、参照信号Rampが与えられた入力端の電圧を変更しているが、画素信号が与えられた入力端の電圧を変更することについては記載されていない。本発明は、上述した課題に鑑みてなされたものであって、新規な方法を用いて、参照信号と画素信号との比較動作を確実に行うことができる撮像装置を提供することを目的とする。本発明は、上記の課題を解決するためになされたもので、光電変換素子を有する単位画素が配置され、前記単位画素から画素信号を出力する撮像部と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、第1の容量素子を介して前記単位画素と電気的に接続された第1の入力端と、前記参照信号生成部と電気的に接続された第2の入力端とを有し、前記第1の入力端および前記第2の入力端の電圧を比較する差動アンプ部と、前記第1の入力端および前記第2の入力端の電圧をリセットするリセット部と、を有する比較部と、前記比較部による比較開始から比較終了までの比較時間を計測する計測部と、前記リセット部によるリセット動作後に、前記第1の入力端と前記第2の入力端の電圧差が、前記比較部による比較動作を保証する電圧となるように前記第1の入力端の電圧を変更する変更部と、を有することを特徴とする撮像装置である。また、本発明の撮像装置において、前記変更部は、第2の容量素子と第2のスイッチ素子と、を備え、前記第2の容量素子の一端は、前記第1の入力端に接続され、前記第2の容量素子の他端は、前記第2のスイッチ素子により、前記リセット部によるリセット動作時には第1の電圧源に接続され、前記リセット部によるリセット動作後には前記第1の電圧源と異なる第2の電圧源に接続される、ことを特徴とする。また、本発明の撮像装置において、前記第1の電圧源は電源あるいはグランドであり、前記第2の電圧源は前記画素信号である、ことを特徴とする。また、本発明の撮像装置において、前記変更部は、第1のスイッチ素子を備え、前記第1のスイッチ素子の一端は前記第1の入力端に接続され、前記第1のスイッチ素子の他端は、前記第1の入力端と前記第2の入力端の電圧差が、前記比較部による比較動作を保証する電圧となるように前記第1の入力端に電圧を印加する電圧源に接続され、前記リセット部によるリセット動作前に前記第1のスイッチ素子をOFF状態とし、前記リセット部によるリセット動作後に前記第1のスイッチ素子をON状態とする、ことを特徴とする。本発明によれば、リセット部によるリセット動作後に、第1の容量素子を介して単位画素と電気的に接続された第1の入力端と、参照信号生成部と電気的に接続された第2の入力端との電圧差が、比較部による比較動作を保証する電圧となるように第1の入力端の電圧を変更することによって、参照信号と画素信号との比較動作を確実に行うことができる。以下、図面を参照し、本発明の実施形態を説明する。以下の各実施形態で説明する撮像装置は、従来の撮像装置が有する以下の問題の少なくともいずれかを解決している。1変更部の構成に関する問題第1の問題比較部の高速化のために、比較部を構成する差動アンプの入力端にNMOSトランジスタ以後、NMOSと呼称を用い、変更部の高速化のために、変更部を構成するスイッチ素子としてNMOSを用いることが好ましい。これらの構成を用いた比較部および変更部を一般的な撮像装置に適用した場合、比較動作を確実に実施するには、リセット動作後に、差動アンプの2つの入力端のうち参照信号が与えられる入力端に所定の電圧を与えて、その入力端の電圧を高く変更する必要がある。しかし、入力端に与える所定の電圧によっては、変更部を構成するNMOSがON活性化しないために入力端の電圧を変更できない、あるいは仮にNMOSがONしたとしても抵抗成分が大きいため変更に時間を要することが考えられる。変更部を低閾値のNMOSで構成することも考えられるが、半導体プロセスの追加工程が必要となり、コスト面で不利となる。2差動アンプの入力端の電圧を直接変更する構成に起因する問題第2の問題第1の問題を解決するために、変更部をPMOSトランジスタ以後、PMOSと呼称で構成することが考えられる。PMOSのサイズを大きくし、小型化を犠牲にすることで、変更部の高速化は可能となる。しかし、差動アンプの入力端の電圧を直接変更する場合、以下の問題がある。リセット後の差動アンプの2つの入力端の電圧はリセット電圧VRSTに完全に一致するわけではなく、トランジスタの閾値等に起因するリセットバラツキΔVRSTを含む電圧となる。一般的に、撮像装置の隣接する列間では製造条件のバラツキが同程度となるが、撮像装置の全列間では、製造条件のバラツキが大きくなり、リセットバラツキΔVRSTが100mV程度ある場合が考えられる。つまり、容量素子等を介して差動アンプの入力端の電圧を変更する場合と異なり、差動アンプの入力端の電圧を直接変更する場合、このリセットバラツキΔVRSTを含めた電圧に変更する必要がある。撮像装置の全列間のリセットバラツキΔVRST分の比較時間が余分に必要となるため、結果的に、比較時間が長くなり、AD変換の高速化が難しい。3参照信号生成部の構成に関する問題第3の問題参照信号を制御することで、参照信号が与えられる入力端の電圧を変更することが考えられる。この場合、第1および第2の問題を抑圧できるが、参照信号生成部に電圧変更機能を内蔵する必要があり、構成やその制御が複雑となる。第1の実施形態まず、本発明の第1の実施形態を説明する。図1は、本実施形態によるCMOS撮像装置の構成の一例を示している。図1に示す撮像装置1aは、撮像部2、垂直選択部12、読出し電流源部5、カラム処理部15、参照信号生成部16、変更部18、水平選択部14、出力部17、タイミング制御部20で構成されている。撮像部2は、入射される電磁波の大きさに応じた画素信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出し電流源部5は、撮像部2からの信号を電圧信号として読み出す。参照信号生成部16は、時間の経過とともに増加または減少する参照信号Rampランプ波を生成する。カラム処理部15は参照信号生成部16と接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平選択部14によって読み出されたデジタルデータを後段の回路に出力する。タイミング制御部20は各部を制御する。図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード/フォトゲート/フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。読出し電流源部5は、撮像部2からの画素信号を電圧信号として読み出すための電流源で構成されている。カラム処理部15は、変更部18と、撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部30とを有する。列AD変換部30は、比較部31と計測部32を有する。列AD変換部30は、撮像部2の各単位画素3から画素列ごとに垂直信号線13を通して読み出されるアナログの画素信号をデジタルデータに変換する。変更部18はNMOSで構成され、NMOSのソースは、列AD変換部30の比較部31図2の第1の入力端に接続され、NMOSのドレインは、所定の電圧を与える電圧源に接続され、ゲートをON活性化することでNMOSが短絡される。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部30を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部30を1つ配置し、当該1つの列AD変換部30を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述する参照信号生成部16と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログデジタル変換回路を構成している。尚、列AD変換部30の詳細については後述する。参照信号生成部16は、例えば積分回路によって構成され、タイミング制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に増加あるいは減少する、いわゆるランプ波を生成し、参照信号線を介して列AD変換部30の比較部31図2の第2の入力端に参照信号Rampとして供給する。尚、参照信号生成部16としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部30の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部30でAD変換されたデジタルデータは順に水平信号線を介して出力部17に読み出される。タイミング制御部20は、垂直選択部12、読出し電流源部5、参照信号生成部16、カラム処理部15、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTGの機能ブロックと、このTGと通信を行うための機能ブロックとを備える。出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。次に、列AD変換部30の構成について説明する。図2は、列AD変換部30を含むカラム処理部15の構成の一例を示している。列AD変換部30は列ごとに設けられており、図1および図2では6個の列AD変換部30が設けられている。各々の列AD変換部30は同一の構成となっている。列AD変換部30は、撮像部2の各単位画素3から垂直信号線13を通して読み出されるアナログの画素信号を、参照信号生成部16から与えられる参照信号Rampと比較することにより、リセットレベルや信号レベルの各々の大きさに対応した時間軸方向の大きさパルス幅を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。以下では、列AD変換部30の構成の詳細について説明する。列AD変換部30は、比較部31および計測部32を備える。比較部31は、第1の入力端に与えられる、撮像部2の単位画素3から垂直信号線13を通して出力されるアナログの画素信号に応じた信号電圧と、第2の入力端に与えられる、参照信号生成部16から供給される参照信号Rampとを比較することによって、画素信号の大きさを時間軸方向の情報パルス信号のパルス幅に変換する。比較部31の比較出力は、例えば参照信号Rampのランプ電圧が信号電圧よりも大なるときにはHighレベルHレベルになり、ランプ電圧が信号電圧以下のときにはLowレベルLレベルになる。計測部32は、比較部31による比較開始から比較終了までの比較時間を計測するための、例えばnビットのアップ/ダウンカウンタ回路で構成される。nビットは例えば10ビットである。尚、nビットが10ビットであるのは一例であって、nビットが10ビット未満のビット数例えば、8ビットや10ビットを超えるビット数例えば、12ビットなどであっても構わない。次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波参照信号Rampと、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波ランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、比較部31のリセット動作が行われる。続いて、変更部18は、リセットレベルが与えられた比較部31の第1の入力端の電圧を、リセットレベルよりも低い所定の電圧に変更する。その後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16は、比較部31の第2の入力端に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、リセットレベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてダウンカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、リセットレベルに応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18による変更動作は行わない。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算CDS処理した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。次に、比較部31と変更部18の構成および比較部31の入力端における電圧変化の詳細を説明する。図3は、比較部31および変更部18の具体的な回路構成の一例である。以下、本例の回路構成について説明する。図3において、比較部31内の差動アンプは、ソースが共通に接続されたNMOSで構成されるトランジスタN1,N2と、これらトランジスタN1,N2の各ドレインと電源VDDとの間に接続され、ゲートが共通に接続されたPMOSで構成されるトランジスタP3,P4と、トランジスタN1,N2のソースに共通に接続されたノードとグランドGNDとの間に接続されたNMOSの電流源N5とから構成されている。この差動アンプにおいて、トランジスタN1,N2の各ゲートとドレインとの間に、PMOSで構成されるトランジスタP6,P7がそれぞれ接続されている。これらトランジスタP6,P7は、各ゲートにLowアクティブのリセットパルスResetがタイミング制御部20から与えられることでON状態となり、トランジスタN1,N2の各ゲートとドレインとを短絡し、トランジスタN1,N2の各ゲートの電圧、即ち差動アンプの2つの入力端IN1,IN2の電圧をリセットするリセット部として機能する。トランジスタN1,N2の各ゲートには、DCレベルをカットするための容量素子C1,C2の各一端がそれぞれ接続されている。容量素子C1の他端には、撮像部2の各単位画素3から出力される画素信号Pixelが与えられる。容量素子C2の他端には、参照信号生成部16からの参照信号Rampが与えられる。全列で共通のスイッチ素子SW1第1のスイッチ素子は変更部18を構成する。スイッチ素子SW1の一端はトランジスタN1のゲートに接続され、スイッチ素子SW1の他端は、例えば電圧源VDDLに接続される。電圧源VDDLが供給する電圧VDDLは、リセットレベルよりも低い電圧となるように予め調整されている。スイッチ素子SW1は、例えばNMOSで構成され、タイミング制御部20からの図示しない制御信号によってON状態とOFF状態が制御される。また、電流源N5のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。以下、本例の動作について説明する。ここでは、リセットレベルの電圧をVR、信号レベルの電圧をVSただし、VS≦VR、電圧源VDDLの電圧をVDDLとする。図3には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、タイミング制御部20が比較部31の比較開始前にリセットパルスResetを活性化Lowアクティブする。これにより、トランジスタP6,P7がON状態となってトランジスタN1,N2の各ゲートとドレインとを短絡し、これらトランジスタN1,N2の動作点をドレイン電圧として2つの入力端の電圧がリセットされる。このリセットによって決定された動作点で、差動アンプの2つの入力端の電圧、即ちトランジスタN1,N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点時刻T1で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット後、トランジスタP6,P7はOFF状態となる。続いて、スイッチ素子SW1がOFF状態からON状態となることで、画素信号Pixelが与えられる第1の入力端IN1の電圧、即ちトランジスタN1のゲート電圧が電圧VRSTから所定の電圧VDDLVDDL<VRSTに低く変更される。この時点時刻T2で、第1の入力端IN1の電圧はVDDL、第2の入力端IN2の電圧はVRSTである。スイッチ素子SW1はON状態となった後、OFF状態となる。VDDL<VRSTであるため、1回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。つまり、比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、変更部18により、リセットレベルが与えられた比較部31の第1の入力端の電圧をより低い電圧に変更することで、ランプ波が与えられる第2の入力端の電圧が、リセットレベルが与えられた第1の入力端の電圧よりも高くなる。図3に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T2以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、リセットされた第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T3で、参照信号生成部16はランプ波の生成を停止する。続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。以下では、図4を用いて、信号レベルが入力された時点時刻T4での第1の入力端IN1の電圧を説明する。図4は、第1の入力端の周辺の構成のみを抽出して示している。以下では、第1の入力端IN1とグランドGNDとの間の寄生容量CPを仮定して説明を行う。スイッチ素子SW1によって第1の入力端IN1の電圧がVRSTからVDDLに変更された時点時刻T2で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点時刻T4で、容量素子C1の他端の電圧はVSとなる。時刻T2から時刻T4までの容量素子C1の他端の電圧の変化をΔV1とすると、ΔV1は以下の1式となる。ΔV1VSVR1時刻T2から時刻T4までの間、トランジスタP6およびスイッチ素子SW1はOFF状態であるため、容量素子C1および寄生容量CPに蓄積されている電荷量は保持される。このため、時刻T2から時刻T4までの第1の入力端IN1の電圧の変化をΔV2とすると、ΔV2は以下の2式となる。尚、2式において、C1は容量素子C1の容量値、CPは寄生容量CPの容量値である。C1に比べてCPを無視できる場合C1CP、ΔV2ΔV1となる。時刻T2における第1の入力端IN1の電圧はVDDLであるので、1式を用いて、時刻T4における第1の入力端IN1の電圧VIN1は以下の3式となる。VIN1VDDLVSVR3前述したようにVDDL<VRSTであり、更にVS≦VRであるため、2回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。図3に示すように、参照信号Rampとして時間の経過とともに減少するランプ波が与えられるので、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T4以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T5で、参照信号生成部16はランプ波の生成を停止する。1回目の読出し時に計測部32がダウンカウントモードで計測を行い、2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、3式の右辺第2項に相当する信号成分VSVRに係る計測値が得られる。上述したように、本実施形態によれば、トランジスタP6,P7によるリセット動作後に、第1の入力端IN1と第2の入力端IN2との電圧差が、比較部31による比較動作を保証する電圧となるように、変更部18スイッチ素子SW1が第1の入力端IN1の電圧をより低い電圧に変更することによって、比較部31が参照信号Rampと画素信号Pixelとの比較動作を確実に行うことができる。更に、スイッチ素子SW1で変更部18を構成することによって、容易な構成で電圧の変更を行うことができる。また、参照信号Rampが与えられる第2の入力端IN2の電圧をより高い電圧に変更するのではなく、画素信号Pixelが与えられる第1の入力端IN1の電圧をより低い電圧に変更することによって、前述した第1の問題および第3の問題を解決することができる。第2の実施形態次に、本発明の第2の実施形態を説明する。本実施形態のCMOS撮像装置の構成は、第1の実施形態で説明した構成と略同様図1であり、AD変換動作のみが異なる。以下では、本例の動作のうち、第1の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波参照信号Rampと、単位画素3からの画素信号であるリセットレベルおよび信号レベルの差分に応じた電圧差分信号レベルとを比較し、この比較処理で用いるランプ波が生成された時点から、差分信号レベルに応じた信号とランプ波ランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、差分信号レベルの大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、比較部31のリセット動作が行われる。続いて、変更部18は、リセットレベルが与えられた比較部31の第1の入力端の電圧を、リセットレベルよりも低い所定の電圧に変更する。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18による変更動作は行わない。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算CDS処理した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。次に、比較部31の入力端における電圧変化の詳細を説明する。図5は、比較部31および変更部18の具体的な回路構成の一例である。図5に示す回路構成は、図3に示した回路構成と略同様であるので説明を省略する。以下、本例の動作について説明する。ここでは、リセットレベルの電圧をVR、信号レベルの電圧をVSただし、VS≦VR、電圧源VDDLの電圧をVDDLとする。図5には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、2つの入力端の電圧がリセットされる。このとき、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点時刻T1で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット後、トランジスタP6,P7はOFF状態となる。続いて、スイッチ素子SW1がOFF状態からON状態となることで、画素信号Pixelが与えられる第1の入力端IN1の電圧、即ちトランジスタN1のゲート電圧が電圧VRSTから所定の電圧VDDLVDDL<VRSTに低く変更される。この時点時刻T2で、第1の入力端IN1の電圧はVDDL、第2の入力端IN2の電圧はVRSTである。スイッチ素子SW1はON状態となった後、OFF状態となる。続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。信号レベルが入力された時点時刻T4での第1の入力端IN1の電圧VIN1は、第1の実施形態と同様に以下の4式となる。VIN1VDDLVSVR4前述したようにVDDL<VRSTであり、更にVS≦VRであるため、比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。参照信号Rampとして時間の経過とともに減少するランプ波が与えられるので、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T4以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T5で、参照信号生成部16はランプ波の生成を停止する。2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、4式のVDDLVSVRに係る計測値が得られる。本実施形態では、1回のAD変換動作でデジタルデータを得ることが可能となる。尚、リセットレベルが与えられた第1の入力端を所定の電圧に低く変更することで信号成分VSVRにオフセット成分VDDLが重畳したデジタルデータが得られるが、撮像部2に設けられた遮光画素やダミー画素のデータを用いてオフセット成分のデジタルデータを演算し、計測部32の計測値からオフセット成分のデジタルデータを減算することで、オフセット成分を抑圧することが可能である。また、参照信号Rampが与えられる第2の入力端IN2の電圧をより高い電圧に変更するのではなく、画素信号Pixelが与えられる第1の入力端IN1の電圧をより低い電圧に変更することによって、前述した第1の問題および第3の問題を解決することができる。第3の実施形態次に、本発明の第3の実施形態を説明する。図6は、本実施形態によるCMOS撮像装置の構成の一例を示している。以下、本例の構成について説明する。図6に示す撮像装置1bの構成のうち、図1と異なるのはアナログ部6の構成である。本例のアナログ部6は、減算CDS処理回路を有する。アナログ部6以外の構成は、図1に示した構成と略同様であるので説明は省略する。図7は、アナログ部6の構成の一例を示している。図7に示す構成は、第1の信号電圧と第2の信号電圧との差分に応じた信号成分を取得する手段として、CDS処理機能を備えるようにした構成である。アナログ部6は、垂直信号線13に接続されたクランプ容量Cclp、クランプ容量CclpをクランプバイアスVclpにクランプするためのクランプスイッチSWclp、信号をサンプルホールドするためのサンプルホールド容量Csh、サンプルホールドスイッチSWsh、バッファ部B1、およびバッファ部B2で構成されている。CDS処理を行う場合、アナログ部6は、タイミング制御部20から与えられるクランプパルスとサンプリングパルスとの2つのパルスに基づいて、クランプスイッチSWclpおよびサンプルホールドスイッチSWshを制御し、垂直信号線13を介して入力された電圧モードの画素信号に対して、リセットレベルと信号レベルとの減算CDS処理を行うことで、信号成分を取得する。次に、本例の動作について説明する。第1の実施形態による撮像装置1aの動作と異なるのは、アナログ部6に減算CDS処理回路を設けたことによるAD変換動作である。以下では、本例の動作のうち、第1の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。ここでは、リセットレベルの電圧をVR、信号レベルの電圧をVSただし、VS≦VRとする。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波参照信号Rampと、単位画素3からの画素信号であるリセットレベルおよび信号レベルの差分に応じた電圧差分信号レベルとを比較し、この比較処理で用いるランプ波が生成された時点から、差分信号レベルに応じた信号とランプ波ランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、差分信号レベルの大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してアナログ部6に時系列で入力される。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、クランプスイッチSWclpおよびサンプルホールドスイッチSWshがON状態となり、更に比較部31のリセット動作が行われる。続いて、変更部18は、リセットレベルが与えられた比較部31の第1の入力端の電圧を、リセットレベルよりも低い所定の電圧に変更する。続いて、クランプスイッチSWclpがOFF状態となる。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18による変更動作は行わない。また、クランプスイッチSWclpがOFF状態であるため、クランプ容量Cclpに入力される電圧がリセットレベルから信号レベルに変化すると、バッファ部B1の入力電圧が、その変化に応じた電圧VSVRだけ変化する。この変化に応じて、バッファ部B2の入力電圧および出力電圧も同様に変化する。これによって、比較部31の第1の入力端には、信号レベルとリセットレベルとの差分信号レベルVSVRが与えられる。信号レベルの読出し後、サンプルホールドスイッチSWshがOFF状態となる。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、このランプ波が与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較する。本実施形態では、第1の実施形態と同様に、比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。このため、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算CDS処理した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、3式のVDDLVSVRに係る計測値が得られる。本実施形態では、1回のAD変換動作でデジタルデータを得ることが可能となる。尚、リセットレベルが与えられた第1の入力端を所定の電圧に低く変更することで信号成分VSVRにオフセット成分VDDLが重畳したデジタルデータが得られるが、撮像部2に設けられた遮光画素やダミー画素のデータを用いてオフセット成分のデジタルデータを演算し、計測部32の計測値からオフセット成分のデジタルデータを減算することで、オフセット成分を抑圧することが可能である。また、参照信号Rampが与えられる第2の入力端IN2の電圧をより高い電圧に変更するのではなく、画素信号Pixelが与えられる第1の入力端IN1の電圧をより低い電圧に変更することによって、前述した第1の問題および第3の問題を解決することができる。第4の実施形態次に、本発明の第4の実施形態を説明する。図8は、本実施形態によるCMOS撮像装置の構成の一例を示している。以下、本例の構成について説明する。図8に示す撮像装置1cの構成のうち、図1と異なるのは変更部18aの構成である。本例の変更部18aは、列毎に設けられており、容量素子およびスイッチ素子で構成される。変更部18a以外の構成は、図1に示した構成と略同様であるので説明は省略する。以下では、本例の動作のうち、第1の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波参照信号Rampと、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波ランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、比較部31のリセット動作が行われる。続いて、変更部18aは、リセットレベルが与えられた比較部31の第1の入力端の電圧を、リセットレベルよりも低い所定の電圧に変更する。変更部18aによる変更動作の詳細については、後述する。その後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、リセットレベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてダウンカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、リセットレベルに応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18aによる変更動作は行わない。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算CDS処理した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。次に、比較部31と変更部18aの構成および比較部31の入力端における電圧変化の詳細を説明する。図9は、比較部31および変更部18aの具体的な回路構成の一例である。図10は、比較部31および変更部18aを含むカラム処理部15の回路構成の一例である。以下、本例の回路構成について説明する。以下では、図3に示した構成と異なる構成についてのみ説明する。変更部18aは、列毎に設けられたスイッチ素子SW2第2のスイッチ素子および容量素子C3第2の容量素子で構成されている。容量素子C3の一端はトランジスタN1のゲートに接続され、容量素子C3の他端はスイッチ素子SW2の第1の端子に接続される。スイッチ素子SW2の第2の端子は電圧源V1第1の電圧源に接続され、スイッチ素子SW2の第3の端子は電圧源V2第2の電圧源に接続される。スイッチ素子SW2は、第1の端子および第2の端子を短絡して電圧源V1と容量素子C3の他端とが接続された状態と、第1の端子および第3の端子を短絡して電圧源V2と容量素子C3の他端とが接続された状態との切替を行う。以下、本例の動作について説明する。ここでは、電圧源V1の電圧をV1、電圧源V2の電圧をV2ただし、V2<V1、リセットレベルの電圧をVRただし、電源VDDの電圧をVDDとしたとき、VR<VDD、信号レベルの電圧をVSただし、VS≦VR、容量素子C1の容量値をC1、容量素子C3の容量値をC3とする。図9には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、2つの入力端の電圧がリセットされる。このとき、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点時刻T1で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット動作中、容量素子C3の他端は、スイッチ素子SW2により電圧源V1に接続されている。リセット後、トランジスタP6,P7はOFF状態となる。続いて、スイッチ素子SW2が容量素子C3の他端を電圧源V2に接続することで、画素信号Pixelが与えられる第1の入力端IN1の電圧、即ちトランジスタN1のゲート電圧が電圧VRSTから所定の電圧に低く変更される。容量素子C3の他端の電圧がV1からV2にV2V1だけ変化するため、この時点時刻T2で、第1の入力端IN1の電圧VIN1は以下の5式となる。比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、V2<V1であるため、1回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。図9に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T2以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、リセットされた第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T3で、参照信号生成部16はランプ波の生成を停止する。続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。スイッチ素子SW2によって容量素子C3の他端が電圧源V2に接続された時点時刻T2で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点時刻T4で、容量素子C1の他端の電圧はVSとなる。時刻T2における第1の入力端IN1の電圧は5式であるので、5式を用いて、時刻T4における第1の入力端IN1の電圧VIN1は以下の6式となる。V2<V1かつVS<VRであるため、2回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。図9に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T4以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T5で、参照信号生成部16はランプ波の生成を停止する。1回目の読出し時に計測部32がダウンカウントモードで計測を行い、2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、6式の右辺第3項に係る計測値が得られる。上述したように、本実施形態によれば、トランジスタP6,P7によるリセット動作後に、第1の入力端IN1と第2の入力端IN2との電圧差が、比較部31による比較動作を保証する電圧となるように、変更部18スイッチ素子SW2および容量素子C3が第1の入力端IN1の電圧をより低い電圧に変更することによって、比較部31が参照信号Rampと画素信号Pixelとの比較動作を確実に行うことができる。また、参照信号Rampが与えられる第2の入力端IN2の電圧をより高い電圧に変更するのではなく、画素信号Pixelが与えられる第1の入力端IN1の電圧をより低い電圧に変更することによって、前述した第1の問題および第3の問題を解決することができる。前述したように、撮像装置の隣接する列間では製造条件のバラツキが同程度となるが、撮像装置の全列間では、製造条件のバラツキが大きくなり、リセットバラツキΔVRSTが100mV程度ある場合が考えられる。第1の実施形態では、全列で共通のスイッチ素子SW1を介して、差動アンプの入力端の電圧を直接変更するため、このリセットバラツキΔVRSTを含めた電圧に変更する必要がある。したがって、差動アンプの入力端の電圧を必要以上に低い電圧に変更してしまい、比較部31での比較動作に時間を要し、AD変換時間が長くなる。これに対して、本実施形態では、容量素子C3を介して、所定の電圧変化を与えることで差動アンプの入力端の電圧を変更している。同じ差動アンプ内の2つの入力端の製造条件のバラツキは小さいため、リセットバラツキは小さい。したがって、所定の電圧変化を与えるためには同じ差動アンプ内の2つの入力端のリセットバラツキのみを考慮すればよいので、差動アンプの入力端の電圧を必要以上に低い電圧に変更してしまうことがなく、AD変換時間は第1の実施形態よりも短くなる。よって、前述した第2の問題を解決することができる。第5の実施形態次に、本発明の第5の実施形態を説明する。本実施形態のCMOS撮像装置の構成は、第4の実施形態で説明した構成と略同様図8であり、AD変換動作のみが異なる。以下では、本例の動作のうち、第4の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波参照信号Rampと、単位画素3からの画素信号であるリセットレベルおよび信号レベルの差分に応じた電圧差分信号レベルとを比較し、この比較処理で用いるランプ波が生成された時点から、差分信号レベルに応じた信号とランプ波ランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、差分信号レベルの大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、比較部31のリセット動作が行われる。続いて、変更部18aは、リセットレベルが与えられた比較部31の第1の入力端の電圧を、リセットレベルよりも低い所定の電圧に変更する。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18aによる変更動作は行わない。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算CDS処理した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。次に、比較部31の構成および比較部31の入力端における電圧変化の詳細を説明する。図11は、比較部31の具体的な回路構成の一例である。図11に示す回路構成は、図9に示した回路構成と略同様であるので説明を省略する。以下、本例の動作について説明する。ここでは、電圧源V1の電圧をV1、電圧源V2の電圧をV2ただし、V2<V1、リセットレベルの電圧をVRただし、電源VDDの電圧をVDDとしたとき、VR<VDD、信号レベルの電圧をVSただし、VS≦VR、容量素子C1の容量値をC1、容量素子C3の容量値をC3とする。図11には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、2つの入力端の電圧がリセットされる。このとき、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点時刻T1で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット動作中、容量素子C3の他端は、スイッチ素子SW2により電圧源V1に接続されている。リセット後、トランジスタP6,P7はOFF状態となる。続いて、スイッチ素子SW2が容量素子C3の他端を電圧源V2に接続することで、画素信号Pixelが与えられる第1の入力端IN1の電圧、即ちトランジスタN1のゲート電圧が電圧VRSTから所定の電圧に低く変更される。容量素子C3の他端の電圧がV1からV2にV2V1だけ変化するため、この時点時刻T2で、第1の入力端IN1の電圧VIN1は以下の7式となる。続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。信号レベルが入力された時点時刻T4での第1の入力端IN1の電圧VIN1は、第4の実施形態と同様に以下の8式となる。V2<V1かつVS<VRであるため、2回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。図11に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T4以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T5で、参照信号生成部16はランプ波の生成を停止する。2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、8式に係る計測値が得られる。本実施形態では、1回のAD変換動作でデジタルデータを得ることが可能となる。尚、リセットレベルが与えられた第1の入力端の電圧を所定の電圧に低く変更することで信号成分8式の右辺第3項にオフセット成分8式の右辺第1項、第2項が重畳したデジタルデータが得られるが、撮像部2に設けられた遮光画素やダミー画素のデータを用いてオフセット成分のデジタルデータを演算し、計測部32の計測値からオフセット成分のデジタルデータを減算することで、オフセット成分を抑圧することが可能である。また、参照信号Rampが与えられる第2の入力端IN2の電圧をより高い電圧に変更するのではなく、画素信号Pixelが与えられる第1の入力端IN1の電圧をより低い電圧に変更することによって、前述した第1の問題および第3の問題を解決することができる。更に、容量素子C3を介して、所定の電圧変化を与えることで差動アンプの入力端の電圧を変更することによって、前述した第2の問題を解決することができる。第6の実施形態次に、本発明の第6の実施形態を説明する。図12は、本実施形態によるCMOS撮像装置の構成の一例を示している。以下、本例の構成について説明する。図12に示す撮像装置1dの構成のうち、図8と異なるのはアナログ部6の構成である。本例のアナログ部6は、減算CDS処理回路を有する。アナログ部6以外の構成は、図12に示した構成と略同様であるので説明は省略する。次に、本例の動作について説明する。第4の実施形態による撮像装置1cの動作と異なるのは、アナログ部6に減算CDS処理回路を設けたことによるAD変換動作である。以下では、本例の動作のうち、第4の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波参照信号Rampと、単位画素3からの画素信号であるリセットレベルおよび信号レベルの差分に応じた電圧差分信号レベルとを比較し、この比較処理で用いるランプ波が生成された時点から、差分信号レベルに応じた信号とランプ波ランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、差分信号レベルの大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してアナログ部6に時系列で入力される。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、図7に示したクランプスイッチSWclpおよびサンプルホールドスイッチSWshがON状態となり、更に比較部31のリセット動作が行われる。続いて、変更部18aは、リセットレベルが与えられた比較部31の第1の入力端の電圧を、リセットレベルよりも低い所定の電圧に変更する。続いて、クランプスイッチSWclpがOFF状態となる。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18aによる変更動作は行わない。クランプ容量Cclpに入力される電圧がリセットレベルから信号レベルに変化すると、第3の実施形態と同様に、比較部31の第1の入力端には、信号レベルとリセットレベルとの差分信号レベルVSVRが与えられる。信号レベルの読出し後、サンプルホールドスイッチSWshがOFF状態となる。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、このランプ波が与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較する。本実施形態では、第1の実施形態と同様に、比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。このため、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算CDS処理した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、8式に係る計測値が得られる。本実施形態では、1回のAD変換動作でデジタルデータを得ることが可能となる。尚、リセットレベルが与えられた第1の入力端の電圧を所定の電圧に低く変更することで信号成分8式の右辺第3項にオフセット成分8式の右辺第1項、第2項が重畳したデジタルデータが得られるが、撮像部2に設けられた遮光画素やダミー画素のデータを用いてオフセット成分のデジタルデータを演算し、計測部32の計測値からオフセット成分のデジタルデータを減算することで、オフセット成分を抑圧することが可能である。また、参照信号Rampが与えられる第2の入力端IN2の電圧をより高い電圧に変更するのではなく、画素信号Pixelが与えられる第1の入力端IN1の電圧をより低い電圧に変更することによって、前述した第1の問題および第3の問題を解決することができる。更に、容量素子C3を介して、所定の電圧変化を与えることで差動アンプの入力端の電圧を変更することによって、前述した第2の問題を解決することができる。第7の実施形態次に、本発明の第7の実施形態を説明する。図13は、本実施形態によるCMOS撮像装置の構成の一例を示している。以下、本例の構成について説明する。図13に示す撮像装置1eの構成のうち、図8と異なるのは変更部18bと他の部分の接続である。尚、変更部18bを構成する素子自体は、図8の変更部18aと同様である。他の構成は、図8に示した構成と略同様であるので説明は省略する。以下では、本例の動作のうち、第4の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波参照信号Rampと、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波ランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、比較部31のリセット動作が行われる。続いて、変更部18bは、リセットレベルが与えられた比較部31の第1の入力端の電圧を、リセットレベルよりも低い所定の電圧に変更する。変更部18bによる変更動作の詳細については、後述する。その後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、リセットレベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてダウンカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、リセットレベルに応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18bによる変更動作は行わない。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算CDS処理した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。次に、比較部31と変更部18bの構成および比較部31の入力端における電圧変化の詳細を説明する。図14は、比較部31および変更部18bの具体的な回路構成の一例である。図15は、比較部31および変更部18bを含むカラム処理部15の回路構成の一例である。以下、本例の回路構成について説明する。以下では、図8および図9に示した構成と異なる構成についてのみ説明する。変更部18bは、前述した変更部18aと同様に、列毎に設けられたスイッチ素子SW2および容量素子C3で構成されているが、スイッチ素子SW2における接続が変更部18aと異なる。スイッチ素子SW2の第1の端子は容量素子C3の他端に接続される。スイッチ素子SW2の第2の端子は、画素信号Pixelが入力される容量素子C1の他端に接続され、スイッチ素子SW2の第3の端子は電源VDDに接続される。スイッチ素子SW2の第3の端子が接続される電源VDDはグランドGNDであってもよい。スイッチ素子SW2は、第1の端子および第2の端子を短絡して容量素子C1の他端と容量素子C3の他端とが接続された状態と、第1の端子および第3の端子を短絡して電源VDDと容量素子C3の他端とが接続された状態との切替を行う。以下、本例の動作について説明する。ここでは、電源VDDの電圧をVDD、リセットレベルの電圧をVRただし、VR<VDD、信号レベルの電圧をVSただし、VS≦VR、容量素子C1の容量値をC1、容量素子C3の容量値をC3とする。図14には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、2つの入力端の電圧がリセットされる。このとき、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点時刻T1で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット動作中、容量素子C3の他端は、スイッチ素子SW2により電源VDDに接続されている。リセット後、トランジスタP6,P7はOFF状態となる。続いて、スイッチ素子SW2が容量素子C3の他端を容量素子C1の他端に接続することで、画素信号Pixelが与えられる第1の入力端IN1の電圧、即ちトランジスタN1のゲート電圧が電圧VRSTから所定の電圧に低く変更される。容量素子C3の他端の電圧がVDDからVRにVRVDDだけ変化するため、この時点時刻T2で、第1の入力端IN1の電圧VIN1は以下の9式となる。比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、VDD<VRであるため、1回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。図14に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T2以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、リセットされた第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T3で、参照信号生成部16はランプ波の生成を停止する。続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。スイッチ素子SW2によって容量素子C3の他端が容量素子C1の他端に接続された時点時刻T2で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点時刻T4で、容量素子C1の他端の電圧はVSとなる。時刻T2における第1の入力端IN1の電圧は9式であるので、9式を用いて、時刻T4における第1の入力端IN1の電圧VIN1は以下の10式となる。尚、時刻t2において、スイッチ素子SW2によって容量素子C3の他端が容量素子C1の他端に接続されると、容量素子C1と容量素子C3は並列に接続される。この並列に接続された容量素子C1と容量素子C3を図3の容量素子C1に置き換えて考えると、図4を用いた説明と同様に、時刻T2から時刻T4までの容量素子C1の他端の電圧の変化VSVRにより、時刻T2から時刻T4までの第1の入力端IN1の電圧にVSVRの変化が生じる。10式の右辺第3項はこの変化を示している。VDD<VRかつVS<VRであるため、2回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。図14に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T4以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T5で、参照信号生成部16はランプ波の生成を停止する。1回目の読出し時に計測部32がダウンカウントモードで計測を行い、2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、10式の右辺第3項に係る計測値が得られる。上述したように、本実施形態によれば、トランジスタP6,P7によるリセット動作後に、第1の入力端IN1と第2の入力端IN2との電圧差が、比較部31による比較動作を保証する電圧となるように、変更部18bスイッチ素子SW2および容量素子C3が第1の入力端IN1の電圧をより低い電圧に変更することによって、比較部31が参照信号Rampと画素信号Pixelとの比較動作を確実に行うことができる。更に、第4の実施形態における8式と本実施形態における10式の右辺第3項のVSVRの係数を比較すると、8式では係数は1よりも小さく、10式では係数は1である。このため、本実施形態では、容量素子を設けたことに起因するゲイン低下のないAD変換動作が可能となる。また、参照信号Rampが与えられる第2の入力端IN2の電圧をより高い電圧に変更するのではなく、画素信号Pixelが与えられる第1の入力端IN1の電圧をより低い電圧に変更することによって、前述した第1の問題および第3の問題を解決することができる。更に、容量素子C3を介して電圧変化を与えることで差動アンプの入力端の電圧を変更することによって、前述した第2の問題を解決することができる。第8の実施形態次に、本発明の第8の実施形態を説明する。図16は、本実施形態によるCMOS撮像装置の構成の一例を示している。以下、本例の構成について説明する。図16に示す撮像装置1fの構成のうち、図13と異なるのはアナログ部6の構成である。本例のアナログ部6は、減算CDS処理回路を有する。アナログ部6以外の構成は、図13に示した構成と略同様であるので説明は省略する。次に、本例の動作について説明する。第7の実施形態による撮像装置1eの動作と異なるのは、アナログ部6に減算CDS処理回路を設けたことによるAD変換動作である。以下では、本例の動作のうち、第7の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波参照信号Rampと、単位画素3からの画素信号であるリセットレベルおよび信号レベルの差分に応じた電圧差分信号レベルとを比較し、この比較処理で用いるランプ波が生成された時点から、差分信号レベルに応じた信号とランプ波ランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、差分信号レベルの大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してアナログ部6に時系列で入力される。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、図7に示したクランプスイッチSWclpおよびサンプルホールドスイッチSWshがON状態となり、更に比較部31のリセット動作が行われる。続いて、変更部18bは、リセットレベルが与えられた比較部31の第1の入力端の電圧を、リセットレベルよりも低い電圧に変更する。続いて、クランプスイッチSWclpがOFF状態となる。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18bによる変更動作は行わない。クランプ容量Cclpに入力される電圧がリセットレベルから信号レベルに変化すると、第3の実施形態と同様に、比較部31の第1の入力端には、信号レベルとリセットレベルとの差分信号レベルVSVRが与えられる。信号レベルの読出し後、サンプルホールドスイッチSWshがOFF状態となる。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16はランプ波参照信号Rampを出力する。比較部31は、参照信号生成部16からのランプ波が与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算CDS処理した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、ランプ波の生成を停止する。次に、比較部31の入力端における電圧変化の詳細を説明する。図17は、比較部31の具体的な回路構成の一例である。図17に示す回路構成は、図14に示した回路構成と略同様であるので説明を省略する。以下、本例の動作について説明する。ここでは、電圧源V1の電圧をV1、電圧源V2の電圧をV2ただし、V2<V1、リセットレベルの電圧をVRただし、電源VDDの電圧をVDDとしたとき、VR<VDD、信号レベルの電圧をVSただし、VS≦VR、容量素子C1の容量値をC1、容量素子C3の容量値をC3とする。図17には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、2つの入力端の電圧がリセットされる。このとき、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点時刻T1で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット動作中、容量素子C3の他端は、スイッチ素子SW2により電源VDDに接続されている。リセット後、トランジスタP6,P7はOFF状態となる。続いて、スイッチ素子SW2が容量素子C3の他端を電圧源V2に接続することで、画素信号Pixelが与えられる第1の入力端IN1の電圧、即ちトランジスタN1のゲート電圧が電圧VRSTから所定の電圧に低く変更される。図7に示したクランプスイッチSWclpおよびサンプルホールドスイッチSWshがON状態のときに容量素子C1の他端に与えられる電圧をVclpとすると、容量素子C3の他端の電圧がVDDからVclpにVclpVDDだけ変化するため、この時点時刻T2で、第1の入力端IN1の電圧VIN1は以下の11式となる。続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。信号レベルが入力された時点時刻T4での第1の入力端IN1の電圧VIN1は、以下の12式となる。Vclp<VDDかつVS<VRであるため、2回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、参照信号Rampが与えられる第2の入力端IN2の電圧よりも低くなる。図17に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。時刻T4以降、第2の入力端に参照信号Rampとしてランプ波が与えられる。ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点時刻T5で、参照信号生成部16はランプ波の生成を停止する。2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、12式に係る計測値が得られる。本実施形態では、1回のAD変換動作でデジタルデータを得ることが可能となる。尚、リセットレベルが与えられた第1の入力端の電圧を所定の電圧に低く変更することで信号成分12式の右辺第3項にオフセット成分12式の右辺第1項、第2項が重畳したデジタルデータが得られるが、撮像部2に設けられた遮光画素やダミー画素のデータを用いてオフセット成分のデジタルデータを演算し、計測部32の計測値からオフセット成分のデジタルデータを減算することで、オフセット成分を抑圧することが可能である。また、参照信号Rampが与えられる第2の入力端IN2の電圧をより高い電圧に変更するのではなく、画素信号Pixelが与えられる第1の入力端IN1の電圧をより低い電圧に変更することによって、前述した第1の問題および第3の問題を解決することができる。更に、容量素子C3を介して電圧変化を与えることで差動アンプの入力端の電圧を変更することによって、前述した第2の問題を解決することができる。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上記の各実施形態では、各実施形態の変更部が比較部31の第1の入力端IN1の電圧を、より低い電圧に変更しているが、以下のようにしてもよい。即ち、1回目の読出しで読み出されるリセットレベルよりも2回目の読出しで読み出される信号レベルのほうが高い電圧であり、参照信号Rampとして比較部31に入力されるランプ波の波形が、時間の経過とともに増加する場合には、変更部が比較部31の第1の入力端IN1の電圧を、より高い電圧に変更する。"