単一のクロックに基づいて、自身のクロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記クロックを予め設定される前記クロックパルス幅以下の所定時間、遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第1の排他的論理和回路と、前記第1の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第2の排他的論理和回路と、前記クロックと前記第2の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する比較回路と、を備え、前記クロックパルス幅、及びクロック周期の変動を、自身の単一のクロックに基づいて検出するようにしたことを特徴とするクロック診断回路。さらに、前記比較回路の出力にフィルタを備える請求項1に記載のクロック診断回路。前記比較回路は、排他的論理和で求めるようにした請求項1に記載のクロック診断回路。前記比較回路は、前記クロックを半周期遅延させる半クロック遅延回路と、前記半クロック遅延回路の出力と前記第2の排他的論理和回路の出力とのAND論理求めるAND回路と、を備える請求項1に記載のクロック診断回路。クロックを予め設定される前記クロックパルス幅以上の所定時間遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第1の排他的論理和回路と、前記第1の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第2の排他的論理和回路と、前記クロックと前記第2の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する比較回路と、を備える自身の単一のクロックに基づいて、クロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記整数倍遅延回路の遅延周期数を、夫々異なる値に設定した複数の前記クロック診断回路と、複数の前記クロック診断回路の出力の論理和を求める結合回路と、を備え、前記所定遅延時間以上の前記クロックパルス幅、及びクロック周期の変動を、自身のクロックに基づいて検出するとともに、クロック周期のゆっくりした変動の異常を同時に求めるようにしたことを特徴とするクロック診断回路。クロックを予め設定される前記クロックパルス幅以上の所定時間遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる第1の整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第1の排他的論理和回路と、前記第1の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第2の排他的論理和回路と、前記クロックと前記第2の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する第1の比較回路と、を備える単一のクロックに基づいて、自身のクロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記遅延クロックの出力を、前記第1の整数倍遅延回路と異なるクロック周期数分遅延させる複数の第2の整数倍遅延回路と、前記第1の排他的論理和回路の出力を、複数の前記第2の整数倍遅延回路の出力の夫々を用いて復号化する複数の第3の排他的論理和回路と、前記クロックと複数の前記第3の排他的論理和回路の夫々の出力とを比較する第2の比較回路と、を備え、前記クロックパルス幅、及びクロック周期の前記クロックパルス幅以下の変動を、自身のクロックに基づいて検出するとともに、クロックパルス幅以上の長周期のクロック周期の変動の異常を同時に求めるようにしたことを特徴とするクロック診断回路。さらに、前記結合回路の出力にフィルタを備える請求項5または請求項6に記載のクロック診断回路。上述した特許文献1においては、2つの冗長化された系のクロックを診断するために並列動作する2つのCPUと、夫々の系のクロックを比較照合してクロックの異常を診断する方式であるため、2種類のクロックが必要であり、単一クロックしか用いないシステムには適用することができない。また、上述した特許文献2においては、1つのクロック信号を1クロック遅延させて1クロック前のクロック波形と比較しているため、連続した2クロック周期間でクロック周期及びクロックパルス幅の変化が大きく異なる異常は検出可能であるが、2クロック以上の周期のゆっくりした変動の場合は、その異常を検出することが出来ない問題がある。例えば、わずかの時間累積的にクロック周期が漸次変動していくような場合には、異常を検出することは難しい。ここでは、このような異常をここでは、クロックの累積的な変動と呼ぶことにする。本発明は上述した問題点を解決するためになされたものであり、単一のクロックから、クロック周期、及びクロックパルス幅の変動の異常を確実に検出することができるクロック診断回路を提供することを目的とする。上記目的を達成するために、本実施例のクロック診断回路は、単一のクロックに基づいて、自身のクロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記クロックを予め設定される前記クロックパルス幅以下の所定時間、遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第1の排他的論理和回路と、前記第1の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第2の排他的論理和回路と、前記クロックと前記第2の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する比較回路と、を備え、前記クロックパルス幅、及びクロック周期の変動を、自身の単一のクロックに基づいて検出するようにしたことを特徴とする。上記目的を達成するために、本実施例のクロック診断回路は、クロックを予め設定される前記クロックパルス幅以上の所定時間遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第1の排他的論理和回路と、前記第1の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第2の排他的論理和回路と、前記クロックと前記第2の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する比較回路と、を備える自身の単一のクロックに基づいて、クロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記整数倍遅延回路の遅延周期数を、夫々異なる値に設定した複数の前記クロック診断回路と、複数の前記クロック診断回路の出力の論理和を求める結合回路と、を備え、前記所定遅延時間以上の前記クロックパルス幅、及びクロック周期の変動を、自身のクロックに基づいて検出するとともに、クロック周期のゆっくりした変動の異常を同時に求めるようにしたことを特徴とする。上記目的を達成するために、本実施例のクロック診断回路は、クロックを予め設定される前記クロックパルス幅以上の所定時間遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる第1の整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第1の排他的論理和回路と、前記第1の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第2の排他的論理和回路と、前記クロックと前記第2の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する第1の比較回路とを備える単一のクロックに基づいて、自身のクロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記遅延クロックの出力を、前記第1の整数倍遅延回路と異なるクロック周期数分遅延させる複数の第2の整数倍遅延回路と、前記第1の排他的論理和回路の出力を、複数の前記第2の整数倍遅延回路の出力の夫々を用いて復号化する複数の第3の排他的論理和回路と、前記クロックと複数の前記第3の排他的論理和回路の夫々の出力とを比較する第2の比較回路と、を備え、前記クロックパルス幅、及びクロック周期の前記クロックパルス幅以下の変動を、自身のクロックに基づいて検出するとともに、クロックパルス幅以上の長周期のクロック周期の変動の異常を同時に求めるようにしたことを特徴とする。以下、本発明の実施形態について図面を参照して説明する。第1の実施形態図1乃至図7を参照して、第1の実施形態について説明する。先ず、図1を参照して構成を説明する。図1は、単一のクロックs10に基づいて、自身のクロック周期Ti、デューティ比=Pw/Ti50のクロックパルス幅Pwの変動の異常を検出するクロック信号診断回路1である。図1aにおいて、クロック信号診断回路1は、クロックs10を予め設定されるクロックパルス幅以下の所定の遅延時間Δtd遅延させる遅延回路2と、遅延回路2から出力された遅延クロックs11を所定の周期数倍遅延させる整数倍遅延回路3と、クロックs10を、遅延クロックs11を用いて符号化する第1の排他的論理和回路4と、第1の排他的論理和回路4の出力s12を、整数倍遅延回路3の出力s13を用いて復号化する第2の排他的論理和回路5と、クロックs10と第2の排他的論理和回路5の出力とを比較して、クロックs10の異常を検出する比較回路6と、を備える。このように構成されたクロック診断回路1の各部の応答は、遅延時間Δtdよりも早い応答の要素で構成され、且つ、入力されるクロックs10は、遅延時間Δtdよりも広いパルス幅を備えた信号としておく。次に、図1bに、このように構成されたクロック診断回路1の動作をタイムチャートに示す。図1bは、クロック周期Ti及びクロックパルス幅Pwに異常がない場合の動作で、第1のXOR回路4で符号化された符号化クロックs12は、さらに、1周期の整数倍遅延クロックs13で復号化された複合化クロックs14となり、この復号化クロックs14は、比較回路6で入力されたクロックs10と比較して、異常が判定される。次に、比較回路6の構成について説明する。比較回路6は、図2aに示すように1つのXOR回路で構成される。この場合、図6に示すように、クロックs10に単発性の遅延時間相当のクロックパルス幅がΔtd拡大した異常があると、その異常が比較回路出力s15から出力される。また、図3aに示すように、比較回路6は、クロックs10を半クロック遅延する半クロックと遅延回路s17と、半クロックと遅延回路s17の出力、半クロック遅延s17と復号クロックs14との、AND論理を求めるAND回路8とで構成することもできる。この場合の動作は、例えば、クロックs10に単発性の遅延時間相当のクロックパルス幅の拡大がある場合、図3bに示すように図2と同様の動作となる。次に、このように構成されたクロック診断回路1の異常検出の動作例を、図4乃至図7のタイムチャートを参照して説明する。図1で説明したように、クロックs10の異常判定は、診断するクロック自身を、遅延時間Δtdで符号化、さらに、符号化クロックs12を1クロック周期遅延した復号化クロックs13で復号化した復号化クロックs14として、2つの遅延時間信号で夫々符号化、復号化した信号と、入力されたクロックs10との比較で異常を判定する。図4は、クロックs10のクロック周期Tiは変動せず、クロックパルス幅Pwが単発的に減少した場合の異常検出動作を示す。この場合、符号化、復号化処理段階で検出された異常信号が、比較回路出力s15として2パルス出力される。図5は、クロックs10のクロック周期Tiは変動せず、クロックパルス幅Pwが単発的に増大した場合の異常検出動作を示す。この場合も、符号化、復号化処理の段階で検出された異常信号が、比較回路出力s15として2パルス出力される。次に、図6は、クロックs10のデューティ比が単発的に変化し、クロック周期Ti1及びクロックパルス幅Pwiのいずれもが減少変動した場合の異常の検出動作を示す。この場合、図に示しように、符号化、復号化処理段階で検出された異常信号が、比較回路出力s15として4パルス出力される。次に、図7を参照して、クロック周期Tiが、遅延時間Δtd以下で少しずつ累積的に変動した場合の異常検出動作を説明する。この場合、整数倍遅延回路3の遅延整数値は、変動時間相当の長い時間を設定する。図7には3クロック遅延の場合を図示している。そして、クロック周期Tiのデフォルト値が、Δt1、Δt2、、Δtnと、遅延時間Δtd以下のパルス幅分の変動から徐々に増大し始めるような累積的な変動の場合、図7に示すように、クロック診断回路1の回路系の時間分解能により、遅延時間Δtd以下でも異常が検出される。一般に、異常の検出限界を一定にしたいと言う要求があるが、この場合には、比較回路出力s15の出力に遅延時間Δtd相当の図1に図示しないローパスフィルタを設けることで、比較回路6の出力のパルス幅が、一定のパルス幅以上となって検出できるこのような構成では、遅延時間とローパスフィルタにより、パルス幅の変動異常を、一定の感度で検出することができる。以上説明した様に、本実施形態によれば、単一のクロックから、クロック周期、及びクロックパルス幅の変動の異常を確実に検出することができるクロック診断回路を提供することができる。また、特許文献2に記載された方式の場合、クロックと、その遅延回路出力との比較のみであるので、ハルス幅の変動が小さい場合、異常検出能力にバラツキが生じる恐れがあるが、本構成に拠れば、バラツキのないクロック診断回路を提供することができる。第2の実施形態図8を参照して、第2の実施形態について説明する。第2の実施形態の各部について、第1の実施形態のクロック診断回路と同一部分は同一の符号で示し、その説明を省略する。第2の実施形態のクロック診断回路が、第1の実施形態と異なる点は、第1の実施形態においては、クロック周期の累積的な変動を検出する整数倍遅延回路3は、一つの周期数分の設定であったが、第2の実施形態では、複数の遅延周期が設定できる構成とするため、クロック診断回路1を複数備え、さらに、各出力の論理和を求める結合回路9と、検出感度を一定とするフィルタ回路9aを備えるようにしたことにある。このような構成の第2の実施形態に拠れば、複複数の累積的なクロック周期の変動を同時にすばやく検出することが可能となる。第3の実施形態図9を参照して、第3の実施形態について説明する。第3の実施形態の各部について、第2の実施形態のクロック診断回路と同一部分は同一の符号で示し、その説明を省略する。第3の実施形態のクロック診断回路が、第2の実施形態と異なる点は、第2の実施形態においては、複数の遅延周期が設定できる構成とするため、クロック診断回路1を複数備えたが、本第3の実施形態では、第2の整数倍遅延回路3a、第3のXOR回路5a、及び第2の比較回路6aを備え、複数の遅延周期がコンパクトに設定できるようにしたことにある。さらに、夫々の比較回路6、6aの出力は、各出力の論理和を求める結合回路9及び図示しないローパスフィルタを備える。このような構成の第3の実施形態に拠れば、複数のクロック周期の検出が可能となり、累積的なクロック周期の変動を同時にすばやく検出することが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明と均等の範囲に含まれる。