"リードフレームと、前記リードフレームに結合され、第1の表面および対向する第2の表面を有する第1の基板と、第1の表面および対向する第2の表面を有する第2の基板であって、前記第2の基板の前記第1の表面が前記第1の基板の前記第1の表面に近接し、かつ前記第2の基板の前記第2の表面が前記第2の基板の前記第2の表面から遠位にあるように、前記第1の基板と前記第2の基板が結合される、第2の基板と、前記第1の基板の前記第1の表面に配置された電子部品と、前記第2の基板の前記第1の表面に配置された磁界感知素子と、を備える集積回路。前記第1の基板の前記第2の表面が前記リードフレームに近接し、かつ前記第1の基板の前記第1の表面が前記リードフレームから遠位にあるように、前記第1の基板が、前記リードフレームに結合される、請求項1に記載の集積回路。前記磁界感知素子に近接して配置された磁束集束器をさらに含む、請求項1に記載の集積回路。前記第1の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含み、前記第2の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含む、請求項1に記載の集積回路。前記第2の基板が、半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、または異方性導電ペースト、または導電膜のうちから選択された1つを用いて前記第1の基板に結合される、請求項1に記載の集積回路。前記第1の基板の前記第1の表面に配置された第2の磁界感知素子をさらに備える、請求項1に記載の集積回路。前記磁界感知素子または前記第2の磁界感知素子の少なくとも1つに近接して配置された少なくとも1つの磁束集束器をさらに含む、請求項6に記載の集積回路。前記リードフレームが複数のリードをさらに備え、前記複数のリードのうちの少なくとも2つが電流導体部分を形成するように結合され、前記電流導体部分が前記第2の基板に近接して配置され、さらに前記集積回路が前記電流導体部分を流れる電流に反応する、請求項1に記載の集積回路。前記集積回路が、ワイヤを通過する電流に反応するように構成される、請求項1に記載の集積回路。前記第2の基板に近接して配置された電流導体と、磁束集束器であって、前記磁束集束器の第1の部分が前記リードフレームの下に配置され、かつ前記磁束集束器の第2の部分が前記第2の基板の前記第2の表面より上に配置されるように形作られる、磁束集束器と、をさらに備える、請求項1に記載の集積回路。リードフレームと、第1の表面および対向する第2の表面を有する第1の基板であって、前記第1の基板の前記第2の表面が前記リードフレームより上にあり、かつ前記第1の基板の前記第1の表面が前記第1の基板の前記第2の表面より上にあるように前記リードフレームに結合される、第1の基板と、第1の表面および対向する第2の表面を有する第2の基板であって、前記第2の基板の前記第2の表面が前記第1の基板の前記第1の表面より上にあり、かつ前記第2の基板の前記第1の表面が前記第2の基板の前記第2の表面より上にあるように、前記第1の基板と前記第2の基板が結合される、第2の基板と、前記第1の基板の前記第1の表面に配置された電子部品と、前記第2の基板の前記第1の表面に配置された磁界感知素子と、を備える集積回路。前記磁界感知素子に近接して配置された磁束集束器をさらに含む、請求項11に記載の集積回路。前記第1の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含み、前記第2の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含む、請求項11に記載の集積回路。前記第2の基板の前記第1の表面が、ワイヤ接合部を用いて前記第1の基板の前記第1の表面に結合される、請求項11に記載の集積回路。前記第1の基板の前記第1の表面に配置された第2の磁界感知素子をさらに備える、請求項11に記載の集積回路。前記磁界感知素子または前記第2の磁界感知素子の少なくとも1つに近接して配置された少なくとも1つの磁束集束器をさらに含む、請求項15に記載の集積回路。前記リードフレームが複数のリードをさらに備え、前記複数のリードのうちの少なくとも2つが電流導体部分を形成するように結合され、前記電流導体部分が前記第2の基板に近接して配置され、さらに前記集積回路が前記電流導体部分を流れる電流に反応する、請求項11に記載の集積回路。前記集積回路が、ワイヤを通過する電流に反応するように構成される、請求項11に記載の集積回路。前記第2の基板に近接して配置された電流導体と、磁束集束器であって、前記磁束集束器の第1の部分が前記リードフレームの下に配置され、かつ前記磁束集束器の第2の部分が前記第2の基板の前記第1の表面より上に配置されるように形作られる、磁束集束器と、をさらに備える、請求項11に記載の集積回路。リードフレームと、第1の表面および対向する第2の表面を有する第1の基板であって、前記第1の基板の前記第2の表面が前記リードフレームより上にあり、かつ前記第1の基板の前記第1の表面が前記第1の基板の前記第2の表面より上にあるように前記リードフレームに結合される、第1の基板と、第1の表面および対向する第2の表面を有する第2の基板であって、前記第2の基板の前記第2の表面が前記リードフレームより上にあり、かつ前記第2の基板の前記第1の表面が前記第2の基板の前記第2の表面より上にあるように前記リードフレームに結合される、第2の基板と、前記第1の基板の前記第1の表面に配置された電子部品と、前記第2の基板の前記第1の表面に配置された第1の磁界感知素子と、前記第1の基板の前記第1の表面に配置された第2の磁界感知素子と、を備える集積回路。前記磁界感知素子に近接して配置された磁束集束器をさらに含む、請求項20に記載の集積回路。前記第1の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含み、前記第2の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含む、請求項20に記載の集積回路。前記第2の基板の前記第1の表面が、ワイヤ接合部を用いて前記第1の基板の前記第1の表面に結合される、請求項20に記載の集積回路。前記磁界感知素子または前記第2の磁界感知素子の少なくとも1つに近接して配置された少なくとも1つの磁束集束器をさらに含む、請求項23に記載の集積回路。前記リードフレームが複数のリードをさらに備え、前記複数のリードのうちの少なくとも2つが電流導体部分を形成するように結合され、前記電流導体部分が前記第2の基板に近接して配置され、さらに前記集積回路が前記電流導体部分を流れる電流に反応する、請求項20に記載の集積回路。前記集積回路が、ワイヤを通過する電流に反応するように構成される、請求項20に記載の集積回路。前記第2の基板に近接して配置された電流導体と、磁束集束器であって、前記磁束集束器の第1の部分が前記リードフレームの下に配置され、かつ前記磁束集束器の第2の部分が前記第2の基板の前記第1の表面より上に配置されるように形作られる、磁束集束器と、をさらに備える、請求項20に記載の集積回路。リードフレームと、第1の表面および対向する第2の表面を有するベース基板であって、前記ベース基板の前記第2の表面が前記リードフレームより上にあり、かつ前記ベース基板の前記第1の表面が前記ベース基板の前記第2の表面より上にあるように前記リードフレームに結合される、ベース基板と、第1の表面および対向する第2の表面を有する第1の基板であって、前記第1の基板の前記第1の表面が前記ベース基板の前記第1の表面より上にあり、かつ前記第1の基板の前記第2の表面が前記第1の基板の前記第1の表面より上にあるように前記ベース基板に結合される、第1の基板と、第1の表面および対向する第2の表面を有する第2の基板であって、前記第2の基板の前記第1の表面が前記ベース基板の前記第1の表面より上にあり、かつ前記第2の基板の前記第2の表面が前記第2の基板の前記第1の表面より上にあるように前記ベース基板に結合される、第2の基板と、前記第1の基板の前記第1の表面に配置された電子部品と、前記第2の基板の前記第1の表面に配置された磁界感知素子と、を備える集積回路。前記磁界感知素子に近接して配置された磁束集束器をさらに含む、請求項28に記載の集積回路。前記第1の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含み、前記第2の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含む、請求項28に記載の集積回路。前記第2の基板の前記第1の表面が、半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、または異方性導電ペースト、または導電膜のうちから選択された1つを用いて、前記ベース基板の前記第1の表面に結合され、さらに前記第1の基板の前記第1の表面が、半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、または異方性導電ペースト、または導電膜のうちから選択された1つを用いて、前記ベース基板の前記第1の表面に結合される、請求項28に記載の集積回路。前記第1の基板の前記第1の表面に配置された第2の磁界感知素子をさらに備える、請求項28に記載の集積回路。前記磁界感知素子または前記第2の磁界感知素子の少なくとも1つに近接して配置された少なくとも1つの磁束集束器をさらに含む、請求項32に記載の集積回路。前記リードフレームが複数のリードをさらに備え、前記複数のリードのうちの少なくとも2つが電流導体部分を形成するように結合され、前記電流導体部分が前記第2の基板に近接して配置され、さらに前記集積回路が前記電流導体部分を流れる電流に反応する、請求項28に記載の集積回路。前記集積回路が、ワイヤを通過する電流に反応するように構成される、請求項28に記載の集積回路。前記第2の基板に近接して配置された電流導体と、磁束集束器であって、前記磁束集束器の第1の部分が前記リードフレームの下に配置され、かつ前記磁束集束器の第2の部分が前記第2の基板の前記第2の表面より上に配置されるように形作られる、磁束集束器と、をさらに備える、請求項28に記載の集積回路。リードフレームと、第1の表面および対向する第2の表面を有するベース基板であって、前記ベース基板の前記第2の表面が前記リードフレームより上にあり、かつ前記ベース基板の前記第1の表面が前記ベース基板の前記第2の表面より上にあるように前記リードフレームに結合される、ベース基板と、第1の表面および対向する第2の表面を有する第1の基板であって、前記第1の基板の前記第2の表面が前記ベース基板の前記第1の表面より上にあり、かつ前記第1の基板の前記第1の表面が前記第1の基板の前記第2の表面より上にあるように前記ベース基板に結合される、第1の基板と、第1の表面および対向する第2の表面を有する第2の基板であって、前記第2の基板の前記第2の表面が前記ベース基板の前記第1の表面より上にあり、かつ前記第2の基板の前記第1の表面が前記第2の基板の前記第2の表面より上にあるように前記ベース基板に結合される、第2の基板と、前記第1の基板の前記第1の表面に配置された電子部品と、前記第2の基板の前記第1の表面に配置された磁界感知素子と、を備える集積回路。前記磁界感知素子に近接して配置された磁束集束器をさらに含む、請求項37に記載の集積回路。前記第1の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含み、前記第2の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含む、請求項37に記載の集積回路。前記第2の基板の前記第1の表面が、ワイヤ接合部を用いて、前記第1の基板の前記第1の表面または前記ベース基板の前記第1の表面の少なくとも1つに結合される、請求項37に記載の集積回路。前記第1の基板の前記第1の表面に配置された第2の磁界感知素子をさらに備える、請求項37に記載の集積回路。前記磁界感知素子または前記第2の磁界感知素子の少なくとも1つに近接して配置された少なくとも1つの磁束集束器をさらに含む、請求項41に記載の集積回路。前記リードフレームが複数のリードをさらに備え、前記複数のリードのうちの少なくとも2つが電流導体部分を形成するように結合され、前記電流導体部分が前記第2の基板に近接して配置され、さらに前記集積回路が前記電流導体部分を流れる電流に反応する、請求項37に記載の集積回路。前記集積回路が、ワイヤを通過する電流に反応するように構成される、請求項37に記載の集積回路。前記第2の基板に近接して配置された電流導体と、磁束集束器であって、前記磁束集束器の第1の部分が前記リードフレームの下に配置され、かつ前記磁束集束器の第2の部分が前記第2の基板の前記第1の表面より上に配置されるように形作られる、磁束集束器と、をさらに備える、請求項37に記載の集積回路。磁界に対して第1の感度を有する第1の磁界感知素子と、前記磁界に対して第2の異なる感度を有する第2の磁界感知素子と、前記磁界に応じて第1の感度範囲および第2の異なる感度範囲を集積回路に与えるように動作可能な、前記第1および第2の磁界感知素子に結合された回路と、を備える集積回路。前記第1の磁界感知素子および前記第2の磁界感知素子が、ホール効果素子である、請求項46に記載の集積回路。前記第1の磁界感知素子および前記第2の磁界感知素子が、磁気抵抗素子である、請求項46に記載の集積回路。前記第1の磁界感知素子がホール効果素子であり、前記第2の磁界感知素子が磁気抵抗素子である、請求項46に記載の集積回路。複数のリードを有するリードフレームをさらに備え、前記複数のリードのうちの少なくとも2つが電流導体部分を形成するように結合され、前記電流導体部分が前記第1および第2の磁界感知素子に近接して配置され、さらに前記集積回路が前記電流導体部分を流れる電流に反応する、請求項46に記載の集積回路。第1の基板と、前記第1の基板の表面に配置された回路素子と、前記第1の基板に結合された第2の基板と、前記第2の基板の表面に配置されたホール効果素子と、を備える集積回路。前記第1の基板の表面に配置されたホール効果素子をさらに備える、請求項51に記載の集積回路。前記第1の基板の表面に配置された磁気抵抗素子をさらに備える、請求項51に記載の集積回路。前記第1の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含み、前記第2の基板が、Si、GaAs、InP、InGaAs、InSb、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含む、請求項51に記載の集積回路。第1の基板と、前記第1の基板の表面に配置された回路素子と、前記第1の基板の表面に配置されたホール効果素子と、前記第1の基板に結合された第2の基板と、前記第2の基板の表面に配置された磁気抵抗素子と、を備える集積回路。前記第1の基板が、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含み、前記第2の基板が、Si、GaAs、InP、InSb、InGaAsP、SiGe、セラミック、またはガラスのうちから選択された1つを含む、請求項55に記載の集積回路。基板と、前記基板の表面に配置された第1の磁界感知素子と、前記基板の表面に配置された第2の磁界感知素子と、を備えており、前記第2の磁界感知素子が、前記第1の磁界感知素子と異なる構造を有する、集積回路。前記第1の磁界感知素子がホール効果素子を備え、前記第2の磁界感知素子が磁気抵抗素子を備える、請求項57に記載の集積回路。前記第1の磁界感知素子がホール効果素子を備え、前記第2の磁界感知素子が前記第1のホール効果素子と異なる感度を有するホール効果素子を備える、請求項57に記載の集積回路。前記基板の表面に配置された回路素子をさらに備える、請求項57に記載の集積回路。従来の電流センサは、特定の不利点を有するものとして、上で説明されたが、従来の外部磁界センサおよび従来の電気信号アイソレータも同じ不利点を欠点として持つことは理解される。したがって、減少された大きさ、改善された精度、および/または改善されたダイナミックレンジを有する外部磁界センサおよび電気信号アイソレータも提供することが望ましいだろう。本発明に従って、集積回路は、リードフレームと、第1の表面および対向する第2の表面を有する第1の基板とを含む。第1の基板はリードフレームに結合されている。本集積回路は、また、第1の表面および対向する第2の表面を有する第2の基板を含む。第2の基板の第1の表面が第1の基板の第1の表面に近接し、かつ第2の基板の第2の表面が第2の基板の第2の表面から遠位にあるように、第1の基板と第2の基板は結合されている。本集積回路は、また、第1の基板の第1の表面に配置された電子部品と、第2の基板の第1の表面に配置された磁界感知素子と、を含む。本発明の他の態様に従って、集積回路は、リードフレームと、第1の表面および対向する第2の表面を有する第1の基板と、を含む。第1の基板の第2の表面がリードフレームより上にあり、かつ第1の基板の第1の表面が第1の基板の第2の表面より上にあるように、第1の基板は、リードフレームに結合されている。本集積回路は、また、第1の表面および対向する第2の表面を有する第2の基板を含む。第2の表面の第2の表面が第1の基板の第1の表面より上にあり、かつ第2の基板の第1の表面が第2の基板の第2の表面より上にあるように、第1の基板と第2の基板は結合されている。本集積回路は、また、第1の基板の第1の表面に配置された電子部品と、第2の基板の第1の表面に配置された磁界感知素子と、を含む。本発明の他の態様に従って、集積回路は、リードフレームと、第1の表面および対向する第2の表面を有する第1の基板と、を含む。第1の基板の第2の表面がリードフレームより上にあり、かつ第1の基板の第1の表面が第1の基板の第2の表面より上にあるように、第1の基板はリードフレームに結合されている。本集積回路は、また、第1の表面および対向する第2の表面を有する第2の基板を含む。第2の基板の第2の表面がリードフレームより上にあり、かつ第2の基板の第1の表面が第2の基板の第2の表面より上にあるように、第2の基板は、リードフレームに結合されている。本集積回路は、また、第1の基板の第1の表面に配置された電子部品を含む。本集積回路は、また、第2の基板の第1の表面に配置された第1の磁界感知素子と、第1の基板の第1の表面に配置された第2の磁界感知素子と、を含む。本発明の他の態様に従って、集積回路は、リードフレームと、第1の表面および対向する第2の表面を有するベース基板と、を含む。ベース基板は、ベース基板の第2の表面がリードフレームより上にあり、かつベース基板の第1の表面がベース基板の第2の表面より上にあるように、リードフレームに結合されている。本集積回路は、また、第1の表面および対向する第2の表面を有する第1の基板を含む。第1の基板は、第1の基板の第1の表面がベース基板の第1の表面より上にあり、かつ第1の基板の第2の表面が第1の基板の第1の表面より上にあるように、ベース基板に結合されている。本集積回路は、また、第1の表面および対向する第2の表面を有する第2の基板を含む。第2の基板は、第2の基板の第1の表面がベース基板の第1の表面より上にあり、かつ第2の基板の第2の表面が第2の基板の第1の表面より上にあるように、ベース基板に結合されている。本集積回路は、また、第1の基板の第1の表面に配置された電子部品と、第2の基板の第1の表面に配置された磁界感知素子と、を含む。本発明の他の態様に従って、集積回路は、リードフレームと、第1の表面および対向する第2の表面を有するベース基板と、を含む。ベース基板は、ベース基板の第2の表面がリードフレームより上にあり、かつベース基板の第1の表面がベース基板の第2の表面より上にあるように、リードフレームに結合されている。本集積回路は、また、第1の表面および対向する第2の表面を有する第1の基板を含む。第1の基板は、第1の基板の第2の表面がベース基板の第1の表面より上にあり、かつ第1の基板の第1の表面が第1の基板の第2の表面より上にあるように、ベース基板に結合されている。本集積回路は、また、第1の表面および対向する第2の表面を有する第2の基板を含む。第2の基板は、第2の基板の第2の表面がベース基板の第1の表面より上にあり、かつ第2の基板の第1の表面が第2の基板の第2の表面より上にあるように、ベース基板に結合されている。本集積回路は、また、第1の基板の第1の表面に配置された電子部品と、第2の基板の第1の表面に配置された磁界感知素子と、を含む。本発明の他の態様に従って、集積回路は、磁界に対して第1の感度を有する第1の磁界感知素子と、磁界に対して第2の異なる感度を有する第2の磁界感知素子と、を含む。本集積回路は、また、第1および第2の磁界感知素子に結合された回路を含む。この回路は、磁界に応じて第1の感度範囲および第2の異なる感度範囲を集積回路に与えるように動作することができる。本発明の他の態様に従って、集積回路は、第1の基板と、第1の基板の表面に配置された回路素子と、を含む。本集積回路は、さらに、第1の基板に結合された第2の基板と、第2の基板の表面に配置されたホール効果素子と、を含む。本発明の他の態様に従って、集積回路は、第1の基板と、第1の基板の表面に配置された回路素子と、含む。ホール効果素子が第1の基板の表面に配置されている。本集積回路は、また、第1の基板に結合された第2の基板と、第2の基板の表面に配置された磁気抵抗素子と、を含む。本発明の他の態様に従って、集積回路は、基板と、この基板の表面に配置された第1の磁界感知素子と、基板の表面に配置された第2の異なる型の磁界感知素子と、を含む。本発明自体だけでなく本発明の前述の特徴も、図面についての以下の詳細な説明からいっそう完全に理解される可能性がある。本発明を説明する前に、いくつかの予備的な概念および用語が説明される。本明細書で使用されるときに、磁界感知素子という用語は、磁界に対して反応し、かつ磁界を測定するために使用されてもよい電子部品を記述するために使用される。磁界感知素子は、ホール効果素子および磁気抵抗素子を含むがこれらに限定されない型のものであることがある。ホール効果素子は、横型または縦型であってもよい。磁気抵抗素子は、巨大磁気抵抗GMR素子、異方性磁気抵抗AMR素子、およびトンネル磁気抵抗TMR素子を含むがこれらに限定されない型のものであることがある。本明細書で使用されるときに、磁界センサという用語は、磁界感知素子を含み、磁界に対して反応し、かつ磁界を測定するために使用されてもよい電子回路を記述するために使用される。本明細書で使用されるときに、電流センサという用語は、磁界感知素子を含み、導体中の電流に対して反応し、かつ導体中の電流を測定するために使用されてもよい電子回路を記述するために使用される。導体中の電流が電流方向の周りに環状に配置された磁界を生成することは、本明細書で理解されるだろう。したがって、電流センサで使用されるような磁界感知素子は、導体中を流れる電流を測定するために使用されてもよい。しかし、磁界センサで使用されるような磁界感知素子は、他の磁界、例えば地球に関連した磁界を測定するために使用されてもよい。図1および図1Aを参照すると、これらの図では同様な要素は同様な参照名称が付して示されており、例示の集積回路10はリードフレーム12を含み、リードフレーム12は、ここではリードフレームのほんの一部として示されている。理解されることであろうが、リードフレームは、ベースプレートおよび関連したリードを備えることがある。リードは図1および図1Aに示されていない。集積回路10は、また、第1の表面および対向する第2の表面14aおよび14bをそれぞれ有する第1の基板14を含む。第1の基板14の第2の表面14bがリードフレーム12より上にあり、かつ第1の基板14の第1の表面14aが第1の基板14の第2の表面14bより上にあるように、第1の基板14がリードフレーム12に結合されている。集積回路10は、また、第1の表面および対向する第2の表面26aおよび26bをそれぞれ有する第2の基板26を含む。第2の基板26の第1の表面26aが第1の基板14の第1の表面14aより上にあり、かつ第2の基板26の第2の表面26bが第2の基板26の第1の表面26aより上にあるように、第1の基板14と第2の基板26が結合されている。第1および第2の基板14、26は、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第1および第2の基板14、26は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。1つの特定の実施形態では、第1の基板14はシリコンSiから成り、第2の基板26はガリウム砒素GaAsから成る。半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、または導電膜のうちから選択された1つを用いて、第2の基板26の第1の表面26aは、第1の基板14の第1の表面14aに結合されてもよい。そのような4つの結合部カップリング34a~34dが示されている。しかし、集積回路10が、4よりも多いまたは4よりも少ないそのような結合部を備えることができることは、理解されるであろう。集積回路10は、また、第1の基板14の第1の表面14aに配置された少なくとも1つの電子部品18を含む。電子部品18は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタ、および能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。集積回路10は、また、第2の基板26の第1の表面26aに配置された第1の磁界感知素子30を含む。認められることであろうが、この配列は、第1の基板14に対して第2の基板26のいわゆるフリップチップ配列を形成する。いくつかの実施形態では、集積回路10は、第1の基板14の第1の表面14aに配置された第2の磁界感知素子20をさらに含む。第1および第2の磁界感知素子30、20は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された1つであってもよい。いくつかの実施形態では、第1および第2の磁界感知素子30、20は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第1および第2の磁界感知素子30、20は、それぞれ、異なる型の磁界感知素子である。1つの特定の実施形態では、第1の磁界感知素子30はホール効果素子であり、第2の磁界感知素子20は磁気抵抗素子、例えば巨大磁気抵抗GMR素子である。他の特定の実施形態では、第1および第2の磁界感知素子30、20は、それぞれ、両方ともホール効果素子であり、第1の基板はシリコンから成り、第2の基板26はGaAsから成る。いくつかの実施形態では、第2の磁界感知素子20が存在しない。いくつかの実施形態では、集積回路10は、また、第1および第2の磁界感知素子30、20のうちの関連した1つにそれぞれ近接して各々配置された1つまたは複数の第1または第2の磁束集束器32、22をそれぞれ含むことができる。理解されることであろうが、いくつかの材料、例えば、フェライト、パーマロイ、または他の軟磁性材料は、磁束を集める傾向があり、これらが近接することは、磁界の増大をもたらすことができる。したがって、磁束集束器32、22は、第1および第2の磁界感知素子30、20にそれぞれ近接して増加された磁界を生成することができ、磁界、例えば導体中の電流に起因する磁界に対する第1および第2の磁界感知素子30、20の感度向上をもたらす。いくつかの実施形態では、集積回路10は、また、第2の基板26に形成された1つまたは複数の第1の抵抗器28または第1の基板14に形成された第2の抵抗器24を含む。第1および第2の抵抗器28、24は、例えば、ある期間にわたって、またはある温度にわたって、第1および第2の基板14、26の抵抗率変化をそれぞれ測定するために、集積回路10によってそれぞれ使用されることがある。当業者は、この目的を達成するために1つまたは複数の抵抗器24、28に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第1および第2の抵抗器28、24のうちの1つは存在せず、第1および第2の抵抗器28、24のうちの残りの1つが、第1および第2の基板14、26の1つの抵抗率変化を検出するためにそれぞれ使用される。集積回路は、また、複数の接合パッドを含むことができ、これらを接合パッド16a~16cが代表している。接合ワイヤ40a~40cは、第1および/または第2の基板14、26をリードフレーム12のリード図示されないにそれぞれ結合することができる。図示されているような配列では、認められることであろうが、第1および第2の基板14、26をそれぞれ包むために使用されることがあるパッケージ材料図示されない、例えばプラスチックは、第2の基板26に対して応力および歪みをもたらす傾向があるかもしれない。結果として生じた応力および歪みは、第2の基板26に結合された磁界感知素子30の感度および直線性に影響を及ぼす傾向があるかもしれない。フリップチップ配列は、磁界感知素子30がパッケージ材料に直接接触しないようにする傾向があり、したがって、その応力および歪みを減少させる。応力および歪みをさらに減少させるために、いくつかの実施形態では、集積回路10は、第1の基板14の第1の表面14aと第2の基板26の第1の表面26aの間に配置された下充填材料42を含むことがある。下充填材料は、パッケージ材料、例えばプラスチックが磁界感知素子30に接触しないようにする傾向があり、磁界感知素子30および第2の基板26に対する応力および歪みのさらなる減少をもたらす。下充填材料42は、例えば、Staychip商標NUF-31071E下充填材料CooksonElectronicsEquipment,NewJerseyから成ってもよい。理解されるべきことであるが、集積回路10の部分を集積回路の他の部分から電気的に分離するために、様々な絶縁層図示されないが使用されることがある。例えば、第1の基板14の第1の表面14aと磁束集束器22の間に、絶縁層図示されないが配置されることがある。また、第2の基板26の第2の表面26bと磁束集束器32の間に、絶縁層図示されないが配置されることがある。いくつかの実施形態では、磁束集束器32は、代わりに、第2の基板26の第1の表面26aに近接して配置される。他の実施形態では、磁束集束器は、第2の基板26の第1と第2の表面26a、26bの両方にそれぞれ配置されることがある。第2の磁界感知素子20を備える実施形態では、いくつかの配列において、第2の磁界感知素子20は、第1の磁界感知素子30に比べて、磁界すなわち、電流に対して異なる感度を有することがある。したがって、これらの配列では、集積回路10は、1よりも多い範囲すなわち拡張された範囲を有することができる。これらの配列では、集積回路10は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。特に、第2の基板26がGaAsから成り、第1の基板がシリコンから成り、さらに両方の磁界感知素子30、20がホール効果素子である実施形態では、磁界感知素子30の感度は、第2の磁界感知素子20の感度よりも高い。したがって、ホール効果素子だけを使用しながら、拡張された動作範囲が得られることがある。さらに、第2の基板26がGaAsから成り磁界感知素子30がホール効果素子であり、かつ第1の基板14がシリコンから成り第2の磁界感知素子20が存在しない実施形態では、シリコンをベースにしたホール効果素子だけを備える配列の場合よりも高い感度が達成されることがある。この配列では、シリコン基板14に配置され回路18を備えることの知られたコスト有利が達成されることがある。第1の基板14はリードフレーム12に従来の方法で取り付けられるように示されているが、すなわち、第1の基板14の第1の表面14aはリードフレーム12から見て外の方を向いているが、他の配列では、第1の基板14は基板12を基準にしてひっくり返されることがある。この配列では、第1の基板14の第1の表面14aは、リードフレームに近接し、半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、または導電膜のうちから選択された1つを用いて、リードフレームに結合される。この配列では、第2の基板26の第1の表面26aは、図示されるように第1の基板14の第1の表面14aに結合されたままであり、基板14、26の第1の表面14a、26aは、それぞれ互いに近接している。ここで図2および図2Aを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路50は、図1および図1Aの集積回路10と同様な態様を含むが、図1および図1Aのフリップチップ配列がない。集積回路50は、リードフレーム52を含む。集積回路50は、また、第1の表面および対向する第2の表面54a、54bをそれぞれ有する第1の基板54を含む。第1の基板54の第2の表面54bがリードフレーム52より上にあり、かつ第1の基板54の第1の表面54aが第1の基板54の第2の表面54bより上にあるように、第1の基板54がリードフレーム52に結合されている。集積回路50は、また、第1の表面および対向する第2の表面66aおよび66bをそれぞれ有する第2の基板66を含む。第2の基板66の第2の表面66bが第1の基板54の第1の表面54aより上にあり、かつ第2の基板66の第1の表面66aが第2の基板66の第2の表面66bより上にあるように、第1の基板54と第2の基板66が結合されている。第1および第2の基板54、66は、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第1および第2の基板54、66は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。1つの特定の実施形態では、第1の基板54はシリコンSiから成り、第2の基板66はガリウム砒素GaAsから成る。第2の基板66の第1の表面66aは、ワイヤ接合部74a~74dを用いて第1の基板54の第1の表面54aに結合されてもよい。4つのそのような結合部74a~74dが示されている。しかし、理解されることであろうが、集積回路50は、4よりも多いまたは4よりも少ないそのような結合部を備えることができる。集積回路50は、また、第1の基板54の第1の表面54aに配置された少なくとも1つの電子部品56を含む。電子部品56は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタ、および能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。集積回路50は、また、第2の基板66の第1の表面66aに配置された第1の磁界感知素子70を含む。いくつかの実施形態では、集積回路50は、第1の基板54の第1の表面54aに配置された第2の磁界感知素子58をさらに含む。第1および第2の磁界感知素子70、58は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された1つであってもよい。いくつかの実施形態では、第1および第2の磁界感知素子70、58は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第1および第2の磁界感知素子70、58は、それぞれ、異なる型の磁界感知素子である。1つの特定の実施形態では、第1の磁界感知素子70はホール効果素子であり、第2の磁界感知素子58は磁気抵抗素子、例えば巨大磁気抵抗GMR素子である。他の特定の実施形態では、第1および第2の磁界感知素子70、58は、それぞれ、両方ともホール効果素子であり、第1の基板54はシリコンから成り、第2の基板66はGaAsから成る。いくつかの実施形態では、第2の磁界感知素子58は存在しない。いくつかの実施形態では、集積回路50は、また、第1および第2の磁界感知素子70、58のうちの関連した1つにそれぞれ近接して各々配置された1つまたは複数の第1または第2の磁束集束器71、59をそれぞれ含むことができる。磁束集束器71、59は、第1および第2の磁界感知素子70、58に近接して磁界の増大をもたらし、さらに磁界、例えば導体中の電流に起因する磁界に対する第1および第2の磁界感知素子70、58の対応する感度向上をもたらすことができる。いくつかの実施形態では、集積回路50は、また、第2の基板66に形成された1つまたは複数の第1の抵抗器68または第1の基板54に形成された第2の抵抗器60を含む。第1および第2の抵抗器68、60は、例えば、ある期間にわたって、またはある温度にわたって、第1および第2の基板54、66の抵抗率変化をそれぞれ測定するために、集積回路50によってそれぞれ使用されることがある。図1および図1Aに関連して上で説明されたように、当業者は、この目的を達成するために1つまたは複数の抵抗器68、60に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第1および第2の抵抗器68、60のうちの1つは存在せず、第1および第2の抵抗器68、60のうちの残りの1つが、第1および第2の基板54、66の1つの抵抗率変化を検出するためにそれぞれ使用される。集積回路50は、また、複数の接合パッドを含むことができ、これらを接合パッド76a~76cが代表している。接合ワイヤ78a~78cは、第1および/または第2の基板54、66をリードフレーム52のリード図示されないにそれぞれ結合することができる。理解されるべきことであるが、集積回路50の部分を集積回路50の他の部分から電気的に分離するために、様々な絶縁層が使用されてもよい。例えば、第1の基板14の第1の表面14aと第2の基板66の第2の表面66bの間に、絶縁層64が配置されることがある。第2の磁界感知素子58を備える実施形態では、いくつかの配列において、第2の磁界感知素子58は、第1の磁界感知素子70に比べて、磁界すなわち、電流に対して異なる感度を有することがある。したがって、これらの配列では、集積回路10は、1つよりも多い範囲すなわち拡張された範囲を有することができる。これらの配列では、集積回路50は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。磁界感知素子および基板材料の型の例示の組合せが、図1および図1Aに関連して上でさらに説明される。少なくとも同じ組合せが、集積回路50に当てはまる。ここで図3および図3Aを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路100は、図1および図1Aの集積回路10と同様な態様を含む。集積回路100はリードフレーム102を含む。集積回路100は、また、第1の表面および対向する第2の表面114aおよび114bをそれぞれ有する第1の基板114を含む。集積回路100は、また、第1の表面および対向する第2の表面104aおよび104bをそれぞれ有する第2の基板104を含む。第1の基板114の第2の表面114bがリードフレーム102より上にあり、かつ第1の基板114の第1の表面114aが第1の基板114の第2の表面114bより上にあるように、第1の基板114がリードフレーム102に結合されている。第2の基板104の第2の表面104bがリードフレーム102より上にあり、かつ第2の基板104の第1の表面104aが第2の基板104の第2の表面104bより上にあるように、第2の基板104がリードフレーム102に結合されている。第1および第2の基板114、104は、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第1および第2の基板114、104は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。1つの特定の実施形態では、第1の基板114はシリコンSiから成り、第2の基板104はガリウム砒素GaAsから成る。第2の基板104の第1の表面104aは、ワイヤ接合部112a~112dを用いて、第1の基板114の第1の表面114aに結合されてもよい。4つのそのような結合部112a~112dが示されている。しかし、集積回路100が、4よりも多いまたは4よりも少ないそのような結合部を備えることができることは、理解されるであろう。集積回路100は、また、第1の基板114の第1の表面114aに配置された少なくとも1つの電子部品118を含む。電子部品118は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタ、および能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。集積回路100は、また、第2の基板104の第1の表面104aに配置された第1の磁界感知素子106を含む。いくつかの実施形態では、集積回路100は、第1の基板114の第1の表面114aに配置された第2の磁界感知素子116をさらに含む。第1および第2の磁界感知素子106、116は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された1つであってもよい。いくつかの実施形態では、第1および第2の磁界感知素子106、116は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第1および第2の磁界感知素子106、116は、それぞれ、異なる型の磁界感知素子である。1つの特定の実施形態では、第1の磁界感知素子106はホール効果素子であり、第2の磁界感知素子116は磁気抵抗素子、例えば巨大磁気抵抗GMR素子である。他の特定の実施形態では、第1および第2の磁界感知素子106、116は、それぞれ、両方ともホール効果素子であり、第1の基板114はシリコンから成り、第2の基板104はGaAsから成る。いくつかの実施形態では、第2の磁界感知素子116が存在しない。いくつかの実施形態では、集積回路100は、また、第1および第2の磁界感知素子106、116のうちの関連した1つに近接して各々配置された1つまたは複数の第1または第2の磁束集束器図示されないをそれぞれ含むことができる。磁束集束器図示されないは、第1および第2の磁界感知素子106、116に近接して磁界の増大をもたらし、さらに磁界、例えば導体中の電流に起因する磁界に対する第1および第2の磁界感知素子106、116の対応する感度向上をもたらすことができる。いくつかの実施形態では、集積回路100は、また、第2の基板104に形成された1つまたは複数の第1の抵抗器108または第1の基板114に形成された第2の抵抗器120を含む。第1および第2の抵抗器108、120は、例えば、ある期間にわたって、またはある温度にわたって、第1および第2の基板114、104の抵抗率変化をそれぞれ測定するために、集積回路100によってそれぞれ使用されてもよい。図1に関連して上で説明されたように、当業者は、この目的を達成するために、1つまたは複数の抵抗器108、120に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第1および第2の抵抗器108、120のうちの1つは存在せず、第1および第2の抵抗器108、120のうちの残りの1つが、第1および第2の基板114、104の1つの抵抗率変化を検出するためにそれぞれ使用される。集積回路100は、また、複数の接合パッドを含むことができ、これらを接合パッド124a~124cが代表している。接合ワイヤ126a~126cは、第1の基板114をリードフレーム102のリード図示されないに結合することができる。理解されるべきことであるが、集積回路100の部分を集積回路100の他の部分から電気的に分離するために、様々な絶縁層が使用されてもよい。例えば、第1の基板114の第2の表面114bとリードフレーム102の間に、また第1の基板104の第2の表面104bとリードフレーム102の間に、絶縁層図示されないが配置されることがある。第2の磁界感知素子116を備える実施形態では、いくつかの配列において、第2の磁界感知素子116は、第1の磁界感知素子106に比べて、磁界すなわち、電流に対して異なる感度を有することがある。したがって、これらの配列では、集積回路100は、1つよりも多い範囲すなわち拡張された範囲を有することができる。これらの配列では、集積回路100は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。磁界感知素子および基板材料の型の例示の組合せが、図1および図1Aに関連して上でさらに説明される。少なくとも同じ組合せが、集積回路100に当てはまる。ここで図4および図4Aを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路150は、図1および図1Aの集積回路10と同様な態様を含み、図1および図1Aに示されるようなフリップチップ配列を含む。集積回路150はリードフレーム152と、第1の表面および対向する第2の表面154aおよび154bをそれぞれ有するベース基板154とを含む。ベース基板は、様々な材料、例えば、セラミック、ガラス、重合体すなわちFR-4、または半導体を含んでもよい。集積回路150は、また、第1の表面および対向する第2の表面156aおよび156bをそれぞれ有する第1の基板156、および第1の表面および対向する第2の表面166aおよび166bをそれぞれ有する第2の基板166を含む。ベース基板154の第2の表面154bがリードフレーム152より上にあり、かつベース基板154の第1の表面154aがベース基板154の第2の表面154bより上にあるように、ベース基板154がリードフレーム152に結合されている。第1の基板156の第1の表面156aがベース基板154の第1の表面154aより上にあり、かつ第1の基板156の第2の表面156bが第1の基板156の第1の表面156aより上にあるように、第1の基板156がベース基板154に結合されている。第2の基板166の第1の表面166aがベース基板154の第1の表面154aより上にあり、かつ第2の基板166の第2の表面166bが第2の基板166の第1の表面166aより上にあるように、第2の基板166がベース基板154に結合されている。第1および第2の基板156、166は、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第1および第2の基板156、166は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。1つの特定の実施形態では、第1の基板156はシリコンSiから成り、第2の基板166はガリウム砒素GaAsから成る。例えば、半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、または導電膜の導電性要素を用いて、第2の基板166の第1の表面166aが、ベース基板154の第1の表面154aに結合されてもよい。そのような4つの結合部172a~172cが示されている。しかし、集積回路150が、4よりも多いまたは4よりも少ないそのような結合部を備えることができることは、理解されるであろう。半田ボール、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、または導電膜のうちから選択された1つを用いて、第2の基板156の第1の表面156aが、ベース基板154の第1の表面154aに結合されてもよい。そのような4つの結合部164a~164cが示されている。しかし、集積回路150が、4よりも多いまたは4よりも少ないそのような結合部を備えることができることは、理解されるであろう。この配列では、ベース基板154は、第1の基板156を第2の基板166に結合し、さらにパッド174a~cに結合するために、導電性トレースまたは同様なもの図示されないを備えることができる。集積回路150は、また、第1の基板156の第1の表面156aに配置された少なくとも1つの電子部品158を含む。電子部品158は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタを、さらに能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。集積回路150は、また、第2の基板166の第1の表面166aに配置された第1の磁界感知素子168を含む。いくつかの実施形態では、集積回路150は、第1の基板156の第1の表面156aに配置された第2の磁界感知素子160をさらに含む。第1および第2の磁界感知素子168、160は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された1つであってもよい。いくつかの実施形態では、第1および第2の磁界感知素子168、160は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第1および第2の磁界感知素子168、160は、それぞれ、異なる型の磁界感知素子である。1つの特定の実施形態では、第1の磁界感知素子168はホール効果素子であり、第2の磁界感知素子160は磁気抵抗素子、例えば巨大磁気抵抗GMR素子である。他の特定の実施形態では、第1および第2の磁界感知素子168、160は、それぞれ、両方ともホール効果素子であり、第1の基板156はシリコンから成り、第2の基板166はGaAsから成る。いくつかの実施形態では、第2の磁界感知素子160が存在しない。いくつかの実施形態では、集積回路150は、また、第1および第2の磁界感知素子168、160のうちの関連した1つに近接して各々配置された1つまたは複数の第1または第2の磁束集束器図示されないをそれぞれ含むことができる。磁束集束器図示されないは、第1および第2の磁界感知素子168、160に近接して磁界の増大をもたらし、さらに磁界、例えば導体中の電流に起因する磁界に対する第1および第2の磁界感知素子168、160の対応する感度向上をもたらすことができる。いくつかの実施形態では、集積回路150は、また、第2の基板166に形成された1つまたは複数の第1の抵抗器170または第1の基板156に形成された第2の抵抗器162を含む。第1および第2の抵抗器170、162は、例えば、ある期間にわたって、またはある温度にわたって、第1および第2の基板156、166の抵抗率変化をそれぞれ測定するために、集積回路150によってそれぞれ使用されてもよい。図1および図1Aに関連して上で説明されたように、当業者は、この目的を達成するために、1つまたは複数の抵抗器170、162に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第1および第2の抵抗器170、162のうちの1つは存在せず、第1および第2の抵抗器170、162のうちの残りの1つが、第1および第2の基板156、166の1つの抵抗率変化を検出するためにそれぞれ使用される。集積回路150は、また、複数の接合パッドを含むことができ、これらを接合パッド174a~174cが代表している。接合ワイヤ176a~176cは、第1および/または第2の基板156、166をリードフレーム152のリード図示されないにそれぞれ結合することができる。理解されるべきことであるが、集積回路150の部分を集積回路150の他の部分から電気的に分離するために、様々な絶縁層図示されないが使用されることがある。第2の磁界感知素子160を備える実施形態では、いくつかの配列において、第2の磁界感知素子160は、第1の磁界感知素子168に比べて、磁界すなわち、電流に対して異なる感度を有することがある。したがって、これらの配列では、集積回路150は、1つよりも多い範囲すなわち拡張された範囲を有することができる。これらの配列では、集積回路150は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。磁界感知素子および基板材料の型の例示の組合せが、図1および図1Aに関連して上でさらに説明される。少なくとも同じ組合せが、集積回路150に当てはまる。第1および第2の基板156、166だけが、それぞれ、ベース基板154に結合されているように示されたが、他の配列では、ベース基板154に結合された2よりも多いまたは2よりも少ない基板があることがある。ここで図5および図5Aを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路200は、図1および図1Aの集積回路10と同様な態様を含む。集積回路200はリードフレーム202と、第1の表面および対向する第2の表面204a、204bをそれぞれ有するベース基板204とを含む。ベース基板は、様々な材料、例えば、セラミック、ガラス、重合体すなわちFR-4、または半導体を含んでもよい。集積回路200は、また、第1の表面および対向する第2の表面216a、216bをそれぞれ有する第1の基板216、および第1の表面および対向する第2の表面206aおよび206bをそれぞれ有する第2の基板206を含む。ベース基板204の第2の表面204bがリードフレーム202より上にあり、かつベース基板204の第1の表面204aがベース基板204の第2の表面204bより上にあるように、ベース基板204がリードフレーム202に結合されている。第1の基板216の第2の表面216bがベース基板204の第1の表面204aより上にあり、かつ第1の基板216の第1の表面216aが第1の基板216の第2の表面216bより上にあるように、第1の基板216がベース基板204に結合されている。第2の基板206の第2の表面206bがベース基板204の第1の表面204aより上にあり、かつ第2の基板206の第1の表面206aが第2の基板206の第2の表面206bより上にあるように、第2の基板206がベース基板204に結合されている。第1および第2の基板216、206は、Si、GaAs、InP、InSb、InGaAs、InGaAsP、SiGe、セラミック、またはガラスを含むがこれらに限定されない様々な材料をそれぞれ含んでもよい。第1および第2の基板216、206は、それぞれ、同じ材料を含んでもよく、または異なる材料を含んでもよい。1つの特定の実施形態では、第1の基板216はシリコンSiから成り、第2の基板206はガリウム砒素GaAsから成る。第2の基板206の第1の表面206aは、ワイヤ接合部214a~214dを用いて第1の基板216の第1の表面216aに結合されることがある。4つのそのような結合部214a~214dが示されている。しかし、集積回路200が、4よりも多いまたは4よりも少ないそのような結合部を備えることができることは、理解されるであろう。集積回路200は、また、第1の基板216の第1の表面216aに配置された少なくとも1つの電子部品220を含む。電子部品220は、受動電子部品、例えば抵抗器、コンデンサ、またはインダクタ、および能動電子部品、例えばトランジスタ、増幅器、または他の集積回路を含むことができるが、これらに限定されない。集積回路200は、また、第2の基板206の第1の表面206aに配置された第1の磁界感知素子208を含む。いくつかの実施形態では、集積回路200は、第1の基板216の第1の表面216aに配置された第2の磁界感知素子218をさらに含む。第1および第2の磁界感知素子208、218は、それぞれ、上述のようにホール効果素子および磁気抵抗素子のうちから選択された1つであってもよい。いくつかの実施形態では、第1および第2の磁界感知素子208、218は、それぞれ、同じ型の磁界感知素子であり、他の実施形態では、第1および第2の磁界感知素子208、218は、それぞれ、異なる型の磁界感知素子である。1つの特定の実施形態では、第1の磁界感知素子208はホール効果素子であり、第2の磁界感知素子218は磁気抵抗素子、例えば巨大磁気抵抗GMR素子である。他の特定の実施形態では、第1および第2の磁界感知素子208、218は、それぞれ、両方ともホール効果素子であり、第1の基板216はシリコンから成り、第2の基板206はGaAsから成る。いくつかの実施形態では、第2の磁界感知素子218が存在しない。いくつかの実施形態では、集積回路200は、また、第1および第2の磁界感知素子208、218のうちの関連した1つに近接して各々配置された1つまたは複数の第1または第2の磁束集束器図示されないをそれぞれ含むことができる。磁束集束器図示されないは、第1および第2の磁界感知素子208、218にそれぞれ近接して磁界の増大をもたらし、さらに磁界、例えば導体中の電流に起因する磁界に対する第1および第2の磁界感知素子208、218の対応する感度向上をもたらすことができる。いくつかの実施形態では、集積回路200は、また、第2の基板206に形成された1つまたは複数の第1の抵抗器210または第1の基板216に形成された第2の抵抗器222を含む。第1および第2の抵抗器210、222は、例えば、ある期間にわたって、またはある温度にわたって、第1および第2の基板216、206の抵抗率変化をそれぞれ測定するために、集積回路200によってそれぞれ使用されてもよい。図1および図1Aに関連して上で説明されたように、当業者は、この目的を達成するために、1つまたは複数の抵抗器210、222に結合して回路をどのように組み立てるかを理解しているであろう。いくつかの配列では、第1および第2の抵抗器210、222のうちの1つは存在せず、第1および第2の抵抗器210、222のうちの残りの1つが、第1および第2の基板216、206の1つの抵抗率変化を検出するためにそれぞれ使用される。集積回路200は、また、複数の接合パッドを含むことができ、これらを接合パッド232a~232cが代表している。接合ワイヤ234a~234cは、第1および/または第2の基板216、206をリードフレーム202のリード図示されないにそれぞれ結合することができる。理解されるべきことであるが、集積回路200の部分を集積回路200の他の部分から電気的に分離するために、様々な絶縁層図示されないが使用されることがある。第2の磁界感知素子218を備える実施形態では、いくつかの配列において、第2の磁界感知素子218は、第1の磁界感知素子208に比べて、磁界すなわち、電流に対して異なる感度を有することができる。したがって、これらの配列では、集積回路200は、1つよりも多い範囲すなわち拡張された範囲を有することができる。これらの配列では、集積回路200は、より広い範囲の感知電流、すなわち磁界強度にわたって動作することができる。磁界感知素子および基板材料の型の例示の組合せが、図1および図1Aに関連して上でさらに説明される。少なくとも同じ組合せが、集積回路200に当てはまる。ここで図6を参照すると、集積回路250は、分解組立図で示され、第1の基板252、第2の基板254、およびリードフレーム257を含んでいる。第1の基板252、第2の基板254、およびリードフレーム257は、それぞれ、図1~図1A、図2~図2A、図3~図3A、図4~図4A、および図5~図5Aのどの集積回路10、50、100、150、および200の同様な素子とも同じであるか、または似ていることがある。第2の基板254は、磁界感知素子256を含み、この磁界感知素子256は、ホール効果素子または磁気抵抗素子のうちから選択された1つであってもよい。理解されることであろうが、磁界感知素子256の位置は、感知されることになる磁界に対する磁界感知素子256の感度の軸に従って選ばれてもよい。集積回路250は、また、電流通過導体258および磁気コア260本明細書で磁束集束器とも呼ばれるを含む。磁気コア260は、実質的にC字状であり、中心領域260aおよびこの中心領域260aから延びる一対の実質的に平行な脚部260b、260cを備える。組み立てられたとき、脚部260bがリードフレーム257の下に配置され、他方の脚部260cが第2の基板254より上に配置されるように、磁束集束器260は形作られる。リードフレーム275は、プリント回路基板図示されないに取り付けるように構成されたリード259を備える。リード259は、例えば、電源またはVcc、接続、接地接続、および導体258を通過する電流に比例した出力信号を伝えるように構成された出力接続を含むことができる。出力信号は、電流または電圧であってもよい。第1の基板252は、ホール効果素子256の出力信号を処理する回路図示されないを含む。導体258は、銅などの様々な導電性材料から成ってもよく、導体258に供給される測定電流が通過するプリント回路基板に取り付けるように構成されている。この目的のために、回路基板のビアの中に半田付けするのに適した曲がったリードまたはタブ258a、258b258bは図示されていないが、導体258の端部に設けられている。ネジ端子などの、曲がったタブ258a、258b以外の機構が、集積回路250を回路基板に取り付けるために使用され、関連付けられることがある。代わりの実施形態では、集積回路250が回路基板以外のものに取り付けられるようにするために、同じまたは他の取付け機構が使用されることがある。例えば、集積回路250は、集積回路250がワイヤと直列に結合されるようにするワイヤ結合部図示されないを備えてもよい。導体258曲がったタブ258a、258bを除くは、図示のように実質的に平らであってもよく、プリント回路基板から離れるように集積回路250の高さを高くする傾向があるかもしれないz軸226の方へ延びる特徴はない。使用中に、導体258の面は、プリント回路基板面に近く位置付けされ、それによって薄型集積回路を実現する。磁束集束器260は、ホール効果素子256を横切る磁界を調整する傾向がある。磁束集束器260は、フェライト、鋼、鉄化合物、パーマロイ、または他の軟磁性材料を含むがこれらに限定されない様々な材料を含んでもよい。磁束集束器260の材料は、最大測定電流および磁束集束器260によって与えられる所望の磁気遮蔽量のような要素に基づいて選ばれる。他の要素には、ある温度にわたっての比透磁率の安定性およびヒステリシス磁性体残留磁気がある。例えば、低ヒステリシスは、導体258を通過する小電流に対してより高い精度を保証する。磁束集束器260の材料および大きさは、また、導体258を通過する所望のフルスケール電流に従って選ばれ、飽和磁束密度Bsatのより大きな磁気コア材料が、導体258を流れる所定電流に対してより小さなコアを使用することを可能にする。理解されることであろうが、磁束集束器260を使用することは、集積回路の磁化率を漂遊磁界まで大きく減少させる。ここで図7および図7Aを参照すると、これらの図で同様な要素は同様な参照名称が付いて示されており、集積回路300は、複数のリード302a~302h、第1の基板306、および第2の基板307を備えるリードフレーム302を含む。リード302aおよび302bは、電流路、すなわち幅w1の狭い部分304のある電流導体を形成するようにリード302cおよび302dに結合されている。第1の基板306は、第1の表面306aおよび対向する第2の表面306bを有し、第2の基板307は、第1の表面307aおよび対向する第2の表面307bを有する。第1の基板306は、磁界感知素子308を備えることができ、この磁界感知素子308は、いくつかの実施形態では、第1の表面306aに拡散された、または、別の方法で第1の基板306の第1の表面306aに配置されたホール効果素子308であってもよい。同様に、第2の基板307は、磁界感知素子309を備えることができ、この磁界感知素子309は、いくつかの実施形態では、第1の表面307aに拡散された、または、別の方法で第2の基板307の第1の表面307aに配置されたホール効果素子309であってもよい。第1および第2の基板306、307は、図1の集積回路10と同様なフリップチップ配列で互いに結合されるようにそれぞれ示されている。図1および図1Aに関連して上で説明されたように、図1および図1Aの第1の基板14は、フリップチップ配列で基板12に取り付けられてもよく、この配列が図7に示されている。しかし、他の実施形態では、集積回路300と同様な集積回路が、図2~図2A、図3~図3A、図4~図4A、および図5~図5Aのどの配列のからでも形成されることがあることは、認められるべきである。第1の表面306aが電流導体部分304に近接し、第2の表面306bが電流導体部分304から遠位にあるように、より具体的には、ホール効果素子308が電流導体部分304に密接しているように、基板306が、リードフレーム302より上に配置される。同様に、第2の基板307の磁界感知素子309は、電流導体部分304に密接している。例示の実施形態では、基板が集積回路パッケージの中に取り付けられている従来の向きに対して、基板306は、上下反対の向きになっているすなわち、第1の表面306aが下の方に向けられている。第1の基板306は、第1の表面306aに接合パッド310a~310cを備え、これらの接合パッドに接合ワイヤ312a~312cが結合されている。接合ワイヤは、さらに、リードフレーム302のリード302e、302f、302hに結合されている。絶縁体314が、リードフレーム302から基板306を隔離し、かつ電気的に分離している。絶縁体314は、様々なやり方で設けられることがある。例えば、1つの実施形態では、絶縁体314の第1の部分は、基板306の第1の表面306aに直接堆積されたBCB樹脂材料の厚さ4μmの層を含む。絶縁体314の第2の部分は、リードフレーム302に堆積されたStaychip商標NUF-31071E下充填材料CooksonElectronicsEquipment,NewJerseyの層を含む。そのような配列は、基板306とリードフレーム302の間に1000ボルト超の絶縁を実現する。理解されることであろうが、電流導体部分304は、電流が流れる全経路のほんの一部である。例えば、矢印316で示された方向を持つ電流は、ここでは電気的に並列に結合されているように示されたリード302c、302dへ流れ込み、電流導体部分304を通って、ここでは同じく並列に結合されているように示されたリード302a、302bから外に流れ出る。この配列では、電流導体部分304を矢印316で示された方向に通過する電流によって生成される磁界が、ホール効果素子308、309の最大応答軸と実質的に一直線に合わされた方向であるように、ホール効果素子308、309は、電流導体部分304に密接しかつ電流導体部分304に対して予め決められた位置に配置される。ホール効果素子308、309は、磁界に比例した、したがって電流導体部分304を流れる電流に比例したそれぞれの電圧出力を生成する。例示のホール効果素子308、309は、z軸324と実質的に一直線に合わされた最大応答軸を有する。電流に対応して生成される磁界は、電流導体部分304の周りに環状であるので、ホール効果素子308、309は、図示のように、電流導体部分304のまさに側面にすなわち、y軸322に沿って僅かに片寄って配置され、この場所で、磁界は、z軸324に実質的に沿って向けられている。この位置は、ホール効果素子308、309からより大きな電圧出力をもたらし、したがって、感度の改善をもたらす。しかし、他の方向に合わされた最大応答軸を持つ縦型ホール効果素子、または他の型の磁界センサ、例えば磁気抵抗素子が、電流導体部分304に対して他の位置に、例えば、電流導体部分304の上z軸324に沿った方向に配置されてもよい。図7の実施形態では、ホール効果素子308、309と電流導体304の密接は、ホール効果素子308を第1の基板306の第1の表面306aに設けることによって、さらにホール効果素子309を第2の基板307の第1の表面307aに設けることによって、達成される。ここで図8および図8Aを参照すると、これらの図で同様な要素は同様な参照名称が付いて示され、他の例示の集積回路350は、複数のリード352a~352hを備えるリードフレーム352および、第1の電流導体部分354aと第2の電流導体部分354bの組合せとして形成された電流導体部分354を含む。集積回路350は、また、第1の表面356aおよび対向する第2の表面356bを有する基板356を含む。基板356は、第1の表面356aに拡散された、または別の方法で第1の表面356aに配置された、または第1の表面356aで支持されたホール効果素子358を備える。基板356は、また、基板356の第1の表面356aに配置された、またはそうでなければ第1の表面356で支持された2つの磁気抵抗素子360a、360bを備える。ホール効果素子358および磁気抵抗素子360a、360bが電流導体部分354に密接するように、基板356はリードフレーム352に配置される。例示の実施形態では、基板356は、集積回路パッケージの中に取り付けられた基板の従来の向きに対して上下反対の向きになっているすなわち、第1の表面356aが下の方に向けられている。基板356は、基板356の第1の表面356aに半田ボール362a~362eが付いたフリップチップである。半田ボール362a~362eは、リード352e~352hに直接結合する。絶縁体図示されないが、リードフレーム352から基板356を隔離し、かつ電気的に分離する。1つの特定の実施形態では、第2の電流導体部分354bは、2つの磁気抵抗素子360a、360bを避けながら、または、そうでなければ2つの磁気抵抗素子360a、360bから絶縁されながら、基板356の第1の表面356aに配置されている。第2の電流導体部分354bは、スパッタリングおよび電気メッキを含むがこれらに限定されない従来のどんな集積回路用堆積技術によって、堆積されてもよい。他の実施形態では、第2の電流導体部分354bは、基板356の第1の表面356aから分離しているが近接した導電構造である。この配列では、電流導体部分354を通過する電流によって生成される磁界が、ホール効果素子358の最大応答軸および磁気抵抗素子360a、360bの最大応答軸と実質的に一直線に合わされた方向にあるように、ホール効果素子358および磁気抵抗素子360a、360bは、電流導体部分354に密接しかつ電流導体部分354に対して予め決められた位置に配置される。ここで、ホール効果素子358は、z軸368と実質的に一直線に合わされた最大応答軸を有し、2つの磁気抵抗素子は、x軸364と実質的に一直線に合わされた最大応答軸を有する。したがって、ホール効果素子358は、図示のように、電流導体部分354のまさに側面にすなわち、y軸324に沿って僅かに片寄って配置され、この場所で、磁界は、z軸328に実質的に沿って向けられている。しかし、磁気抵抗素子360a、360bは、電流導体部分354に対してz軸合わせで配列される。動作中に、電流316は、並列に結合されたリード352c、352dへ流れ込み、電流導体部分354を通って、同じく並列に結合されたリード352a、352bから外へ流れ出る。電流導体部分354を流れる電流316は磁界を生成し、この磁界は、ホール効果素子358と、2つの基板を備える実施形態に関して上で説明されたのと全く同じやり方で2レベル電流センサまたは拡張された範囲の電流センサを実現する2つの磁気抵抗素子360a、360bと、によって感知される。他の実施形態では、磁気抵抗素子360a、360bは、縦型ホール効果素子に取り替えられることがある。上で説明されたように、ホール効果素子358および磁気抵抗素子360a、360bは、電流導体部分354に非常に密接し、かつ電流によって生成される磁界がこれらの素子の最大応答軸と実質的に一直線に合わされる、電流導体部分354に対して予め決められた位置にある。この配置は、ホール効果素子358および磁気抵抗素子360a、360bからより大きな電圧出力をもたらし、したがって、より高い感度をもたらす。この配列では、理解されることであろうが、電流導体部分354を流れる電流は、第1と第2の電流導体部分354a、354bにそれぞれ分かれる。リードフレーム352は、回路基板に表面取付けするのに適した曲がったリード352a~352hを有するように示されているが、真っ直ぐな形をした貫通孔リードを含むがこれに限定されない他の形のリードを備えるリードフレームも使用されてもよいことは、理解されるであろう。1つのホール効果素子358だけが基板356の第1の表面356aに示されているが、1よりも多いホール効果素子が使用されてもよいことは理解されるであろう。さらに、2つの磁気抵抗素子360a、360bが示されたが、2よりも多いまたは2よりも少ない磁気抵抗素子が使用されてもよいことは理解されるであろう。他の回路、例えば増幅器が、また、基板356の第1および/または第2の表面356a、356bに拡散されてもよく、または、そうではなく、基板356の第1および/または第2の表面356a、356bに結合されるか支持されてもよい。5つの半田ボール320a~320eが示されたが、基板356を安定化するためのダミー半田ボールを含んで任意の数の半田ボールが設けられてもよい。また、半田ボール320a~320eが示されたが、また、金バンプ、共晶または高鉛半田バンプ、無鉛半田バンプ、金スタッドバンプ、重合体導電バンプ、異方性導電ペースト、導電膜、およびワイヤ接合部を含むが、これらに限定されない他の接続方法も使用されてもよい。基板356はフリップチップ配列で示されたが、他の実施形態では、集積回路350が回路基板の最上面に普通に取り付けられたとき第1の表面356aが第2の表面356bより上にあるように、基板356は、従来の方法で取り付けられてもよい。この配列では、第1および第2の電流導体部分354a、354bの各々は、それぞれ基板356の第1の表面356aより上にある。図1、図1A、図2、図2A、図3、図3A、図4、図5A、図5および図5Aに関連して、上で説明された集積回路は、電流センサで使用されるように述べられたが、これらの集積回路に配置された様々な磁界感知素子は、導体を通過する電流によって生成される磁界に反応する。しかし、他の配列では、本集積回路は、集積回路の外の磁界に反応する磁界センサで使用される。さらに他の配列では、本集積回路は、可動鉄物体または他の軟磁性材料、例えば回転する歯車に関連した磁界に反応する近接センサで使用される。さらに他の配列では、本集積回路は、可動永久磁石または硬磁性物体によって生成される磁界に反応する近接センサで使用される。さらに他の配列では、本集積回路は、導体またはコイルのパルス信号に応答するアイソレータで使用される。図1、図1A、図2、図2A、図3、図3A、図4、図4A、図5および図5Aに関連して上で説明された集積回路は、2つの基板に配置された2つの磁界感知素子を備えるものとして説明された。しかし、他の実施形態では、2つの基板を備える代わりに、集積回路はただ1つの基板を備えることがあり、2つの磁界感知素子のドーピングおよび/または材料が異なる。例えば、いくつかの実施形態では、単一Si基板の領域が、SiGeホール効果素子を作るためにGeを打ち込まれることがあり、一方で、別個のSiホール効果素子が同じ基板のどこかに形成されることがある。これらの配列では、2つの磁界感知素子は、異なる感度を持つことがあり、または同じ感度を持つことがある。図1、図1A、図2、図2A、図3、図3A、図4、図4A、図5および図5Aに関連して、上で説明された電子部品18、56、118、158、および220は、それぞれの基板の表面にそれぞれ配置されてもよい。これらの電子部品は、発明者MichaelC.Doogue、VijayMangtaniおよびWilliamP.Taylorで代理人整理番号ALLEG-039CUSである、CurrentSensorという名称の2006年1月20日に出願された米国特許出願第11/336,602号に記載された回路から成ってもよく、この出願は、その全体が参照して組み込まれる。本明細書で引用された全ての文献は、これによって、その全体が参照して本明細書に組み込まれる。本発明の好ましい実施形態を説明したので、これらの概念を取り込んだ他の実施形態が使用される可能性があることは、今や、当業者には明らかになるであろう。したがって、これらの実施形態は開示された実施形態に限定されるべきでなく、それどころか、添付の特許請求の範囲の精神および範囲によってのみ限定されるべきであると感じられる。"