"上面304から反対側の下面302に垂直方向に延びる厚さ寸法300を有する平面基板102を具備する電圧保護組立体100であって、前記基板は1本以上の導電トレース104を有する電圧保護組立体において、前記基板上に配置されると共に少なくとも1本の前記導電トレースに導電結合される導電性の入力端子106と、少なくとも1本の前記導電トレースにより前記入力端子に電気結合される容量性素子118,600と、少なくとも1本の前記導電トレースにより前記容量性素子に導電結合される誘導性素子120と、前記基板上に配置されると共に少なくとも1本の前記導電トレースにより前記誘導性素子に導電結合される導電性の出力端子108とを具備し、前記出力端子、前記誘導性素子、前記容量性素子及び前記入力端子は、電圧保護回路110,112を通って伝送されたデータ信号の1以上の周波数を濾波する前記電圧保護回路を形成するよう、直列接続され、前記容量性素子及び前記誘導性素子の少なくとも一方は、全体が前記基板の厚さの範囲内にあることを特徴とする電圧保護組立体。前記基板に配置されると共に前記少なくとも1本の導電トレースにより前記電圧保護回路に導電結合される導電性の接地端子116をさらに具備し、前記接地端子は、前記電圧保護回路を流れるデータ信号の電圧及びエネルギーの少なくとも一方が第1のエネルギー閾値を超えると、接地基準500に導電結合されるよう構成されていることを特徴とする請求項1記載の電圧保護組立体。前記容量性素子は、前記入力端子に導電結合される下側電極610と、前記接地端子に導電結合される接地板614から分離された上側電極612と、前記下側電極及び前記上側電極間に配置された圧電層602と、前記圧電層を貫通すると共に前記上側電極に結合される導電経路608とを具備し、前記データ信号の電圧及びエネルギーの少なくとも一方が第2のエネルギー閾値を超えると、前記圧電層の寸法が増加して、前記上側電極を前記接地板に係合させることを特徴とする請求項1記載の電圧保護組立体。前記容量性素子は、全体が前記基板の前記厚さ寸法の範囲内に配置されたモノリシックキャパシタを有することを特徴とする請求項1記載の電圧保護組立体。前記誘導性素子は、全体が前記基板の前記厚さ寸法の範囲内に配置されたフェライト本体126と、前記フェライト本体上に配置された1層以上の上側導電層200を具備する1個以上の導電コイルと、前記フェライト本体の下に配置された1層以上の下側導電層314と、前記基板を貫通すると共に前記上側導電層及び前記下側導電層に導電結合される1個以上の導電性のバイア202とを有することを特徴とする請求項1記載の電圧保護組立体。前記基板の前記厚さ寸法は25mm以下であることを特徴とする請求項1項記載の電圧保護組立体。これらのトランスは、欠点が無い訳ではない。例えば、従来のトランスは、特にイーサネットデバイスや他の通信デバイスとの関連で、比較的大きくなってしまう。トランスの寸法が小さくなると、比較的脆弱なフェライト本体は、トランスを通信デバイスに組み込む間に損傷するか破壊する。また、トランスの寸法が小さくなるにつれて、フェライト本体に周りに電線を巻回することがより困難になる。或る公知の電子デバイスは、それらデバイスに伝送されるデータ信号の比較的低周波成分や高周波成分を濾波する必要がある。このような濾波を提供するために、これらデバイスは、電子デバイスが実装され又は結合される印刷回路基板等の回路基板上に実装された追加のフィルタ部品を有する。基板へのフィルタ部品の実装は、デバイスの寸法を大きくしてしまう。より小さい通信デバイスに対するニーズが増大しているので、基板へのフィルタ部品の実装は望ましいことではない。従って、組立体の寸法を比較的小さく保ちながら、電子部品を過度の電圧やエネルギーから保護し、部品に通信されるデータ信号を濾波する組立体に対するニーズがある。本発明に係る電圧保護組立体は、基板の上面から反対側の下面に垂直方向に延びる厚さ寸法を有する平面基板を具備する。この基板は1本以上の導電トレースを有する。導電入力端子が、基板上に配置されると共に、少なくとも1本の導電トレースに導電結合される。容量性素子が、少なくとも1本の導電トレースにより入力端子に電気結合される。誘導性素子が、少なくとも1本の導電トレースにより容量性素子に導電結合される。導電出力端子が、基板上に配置されると共に、少なくとも1本の導電トレースにより誘導性素子に導電結合される。出力端子、誘導性素子、容量性素子及び入力端子は、電圧保護回路を通って伝送されたデータ信号の1以上の周波数を濾波する電圧保護回路を形成するよう、直列接続される。容量性素子及び誘導性素子の少なくとも一方は、全体が基板の厚さの範囲内にある。図1は、本発明の一実施形態に係る平面電圧保護組立体100を示す概略図である。組立体100は、複数の導電トレース104を有する平面基板102を具備する。平面planarとは、基板102が第3の直角方向よりも2つの直角方向に沿って大きいことを意味する。基板102は、硬化エポキシ樹脂の薄板等の柔軟性を有する非剛性薄板か、FR-4で形成された印刷回路基板PCB等の剛性又は半剛性基板であってもよい。導電トレース104は、基板102内で組立体100の複数の部品を接続する導電経路である。導電トレース104は、基板102上に配置されてもよいし、基板102内に埋設されてもよい。例えば、基板102は、PCBの1層以上に配置された導電トレース104を有する多層PCBであってもよい。組立体100は、図示の実施形態では、2個の導電入力端子106と2個の電線出力端子108とを具備する。或いは、組立体100は、異なる数の入力端子106や出力端子108を有してもよい。入力端子106、出力端子108及び導電トレース104は、銅等の金属又は合金を含むか金属又は合金から形成される導電本体である。導電トレース104は、入力端子106を、出力端子108及び以下に説明する追加の部品に導電結合する。入力端子106や出力端子108は、基板102の外面に配置された導電パッドとして形成されてもよい。或いは、入力端子106や出力端子108は、基板102から突出し又は基板102上に配置された導電リセプタクルから突出する導電端子として形成されてもよい。入力端子106は、電線又は回路基板内のバス等のデータ送信デバイスの導電本体に係合又は嵌合してもよい。そして、出力端子108は、集積回路ICに接続された電線又はバス等のデータ受信デバイスの導電本体に係合又は嵌合してもよい。例えば、組立体100はICと共に回路基板上に配置され、ICに伝達されたデータ信号は、ICに到達する前に組立体100を通って伝送されてもよい。組立体100は、イーサネット型用途に使用されるRJ-45コネクタ等の電気コネクタに一体化されてもよい。例えば、組立体100は、イーサネット通信に使用されるRJ-45コネクタに使用されてもよい。組立体100がこのようなコネクタ内に一体化されると、組立体100は組立体100のより容易な使用を可能にし、コネクタの電気性能を改善することができる。図示の実施形態において、組立体100は2個の電圧保護回路110,112を有し、各電圧保護回路110,112は、1本以上の導電トレース104により1個の出力端子108に導電結合された1個の入力端子106を有する。少なくとも毎秒10メガビットの速度で伝達される高速データ等のデータは、電圧保護回路110,112に沿って入力端子106から出力端子108に伝達される。図1に示される電圧保護回路110,112は、差動データ信号を伝達する。例えば、電圧保護回路110は高速差動データ信号の正部分を伝送するのに対し、電圧保護回路112は高速差動データ信号の相補的な負部分を伝送する。或いは、電圧保護回路110,112は、シングルエンド信号等の非差動データ信号を通信してもよい。2個の電圧保護回路110,112が組立体100内に示されるのに対し、組立体100は単一の電圧保護回路110又は112を有するか、3個以上の電圧保護回路110,112を有してもよい。電圧保護回路110,112は、IC等のデータ受信デバイスに過電流又は過電圧の保護を提供する。一実施形態において、電圧保護回路110,112は、所定の閾値エネルギーを超えるエネルギーを有する電流からデータ受信デバイスを保護する。例えば、電圧保護回路110,112は、入力端子106から出力端子108への高過ぎする電圧の電流を阻止してもよい。電圧保護回路110,112は、一実施形態では基板102内又は上のトランスを使用することなく、過電流又は過電圧からの保護を提供する。例えば、電圧保護回路110,112は、各電圧保護回路110,112の入力端子106及び出力端子108間に配置されこれら端子と導電結合されたトランスを有さなくてもよい。トランスは、一実施形態において、電圧保護回路110,112が第1回路から誘電結合された導体すなわちコイルを通って第1回路に導電結合されていない異なる第2回路へ電気エネルギーを伝送するデバイス又は部品を有さないことを意味する。電圧保護回路110,112は、各電圧保護回路110,112内の導体間に導電伝送されることなくデータ信号が電圧保護回路110,112を通って通信できるように、入力端子106から出力端子108に延びる導電経路をそれぞれ有する。組立体100は、導電トレース104により電圧保護回路110,112に導電結合された導電接地端子116を有する。接地端子116は、銅等の金属又は合金を含むか金属又は合金から形成される導電本体である。接地端子116は、基板102の外面に配置された導電パッドとして形成されてもよい。或いは、接地端子116は、基板102から突出し又は基板102上に配置された導電リセプタクルから突出する導電端子として形成されてもよい。接地端子116は、他の電圧が計測される、電圧保護回路110,112の基準点等の電気接地基準、シャーシ等の電流用の共通帰還経路、又は直接的な接地への物理的接続部に導電結合された導電本体に係合又は嵌合してもよい。図示の実施形態において、電圧保護回路110,112は静電気放電ESDスイッチ114を有してもよい。ESDスイッチ114は、1本以上の導電トレース104により各電圧保護回路110,112の入力端子106と導電結合される。ESDスイッチ114はまた、接地端子116と導電結合されてもよい。ESDスイッチ114は、入力端子106を電圧保護回路110,112の追加部品に導電結合させると共に、電圧保護回路110,112を通って流れる電流のエネルギーが所定閾値を超える際に接地端子116に電流が流れることを防止する。しかし、電流のエネルギーが閾値を超えると、ESDスイッチ114は、入力端子106及び電圧保護回路110,112の追加部品間の導電経路を開き、入力端子106を接地端子116に導電結合させる。例えば、1個以上の電圧保護回路110,112を通って搬送される信号が電圧スパイク又は他の異常を有すると、ESDスイッチ114は、信号が電圧保護回路110,112を通って通常搬送される導電経路を開き、接地端子116を経由して接地基準に信号を向かわせる。ESDスイッチ114は、電圧保護回路110,112を通って信号を搬送すること、及び信号のエネルギーがESDスイッチ114の閾値を下回るほど減少する際には出力端子108に戻るよう移行する。組立体100は、図示の実施形態では電圧保護回路110,112の各々の容量性素子118を有する。容量性素子118は、1本以上の導電トレース104により、各電圧保護回路110,112のESDスイッチ114に導電結合された1個以上のキャパシタを有する。或いは、電圧保護回路110,112にESDスイッチ114が含まれない実施形態において、容量性素子118は、1本以上の導電トレース104により入力端子106に導電結合されてもよい。一実施形態において、容量性素子118は、電圧保護回路110,112の各々に誘導性素子120と直列に配置される。容量性素子118は、容量性素子118にハイパスフィルタとして作用させる容量特性を有してもよい。例えば、容量性素子118は、上側カットオフ周波数を超える周波数を有する電圧保護回路110,112を通って通信されるデータ信号の部分をカットオフすなわち除去してもよい。一実施形態において、容量性素子118は、10kHzのオーダーの3dBカットオフ周波数を有する。或いは、容量性素子118は異なるカットオフ周波数を有してもよい。容量性素子118のキャパシタンス値は、容量性素子を通って搬送される電流の電圧が1500~2500Vである場合に漏れ電流が10~700μAである05~10nFの範囲内であってもよい。容量性素子118は電圧絶縁破壊が比較的高くてもよい。例えば、容量性素子118は、容量性素子118を通って流れるデータ信号の電圧が少なくとも2500V以上になるまで、絶縁破壊しなくてもよい。或いは、容量性素子118は、より大きな絶縁破壊電圧を有してもよい。例えば、絶縁破壊電圧は、1mm当たり39370~118110Vであってもよい。一実施形態において、容量性素子118は、多層セラミックキャパシタ又はポリマを主剤とする多層キャパシタからなる。一実施形態において、1個以上の容量性素子118は、約6mmx4mmの平行な導電板を有する20層キャパシタである。容量性素子118の板は、基板102の層の一部を形成してもよい。例えば、基板102が互いに垂直方向に積み重ねられた複数の誘電体層を有する回路基板である場合には、容量性素子118の導電板は、基板102の導電トレース又は導電部として形成されてもよい。容量性素子118を形成するためにセラミックが装填されたポリマ、熱可塑性プラスチック、炭化水素等の材料を使用すると、1mm2当たり2~4又は2~10pFの容量密度に254μm当たり2000V以上の絶縁破壊電圧を与えることができる。容量性素子118は比較的小さな寸法を有してもよい。例えば、各容量性素子118は、05mmx025mmx02mm以下の物理的寸法を有してもよい。或いは、各容量性素子118は、45mmx32mmx2mmという物理的寸法を有する容量性素子118等、より大きくてもよい。組立体100は、図示の実施形態の電圧保護回路110,112の各々に誘導性素子120を有する。誘導性素子120は、1本以上の導電トレース104により容量性素子118及び各電圧保護回路110,112の出力端子108に導電結合された1個以上のインダクタを有する。図1に示されるように、誘導性素子120は、入力端子106から出力端子108まで電圧保護回路110,112を通るデータフローの方向に沿って容量性素子118から下流に配置される。例えば、容量性素子118は、入力端子106及び誘導性素子120の間に配置されてもよい。そして、誘導性素子120は、容量性素子118及び出力端子108の間に配置されてもよい。或いは、誘導性素子120は、電圧保護回路110,112を通るデータフローの方向に沿って容量性素子118の上流に配置されてもよい。各電圧保護回路110,112に単一の誘導性素子120のみが図示されるが、或いは、追加の誘導性素子120が図示の誘導性素子120と直列に結合されてもよい。図示の実施形態において、誘導性素子120は、導電トレース104により容量性素子118及び出力端子108に結合された導電コイル122として形成される。導電コイル122は、共通のフェライト本体126を取り囲む複数の巻線124を有する。例えば、電圧保護回路110の導電コイル122はフェライト本体126を取り囲み、電圧保護回路112の導電コイル122はフェライト本体126を取り囲む。或いは、誘電性素子120の導電コイル122は、異なるフェライト本体126の周りに巻回されてもよい。図1のフェライト本体126は、環状形状を有するものとして図示されているが、別の形状を有してもよい。導電コイル122は、容量性素子118から出力端子108へデータ信号を搬送する。電圧保護回路110,112の導電コイル122は、同一のフェライト本体126の周りに巻回されてチョークデバイスを形成する。このチョークデバイスは、一実施形態における電圧保護回路110,112を通って伝達される差動データを劣化させ得る高周波コモンモード信号を濾波する。電圧保護回路110,112は、一実施形態における誘導性素子120及びフェライト本体126により提供されるチョークデバイスを介して互いにデータ信号をやりとりしない。例えば、電圧保護回路110は、フェライト本体126を経由して電圧保護回路112にデータ信号を誘導的に伝達せず、逆も同様である。上述したように、一実施形態において、組立体100は、トランスを含まない過電流保護や過電圧保護を提供する。さらに、各電圧保護回路110,112に沿って伝達されるデータ信号の電圧は、誘導性素子120及びコモンフェライト本体126を有するチョークデバイスにより逓増又は逓減しない。誘導性素子120は、電圧保護回路110,112からのコモンモードエネルギーのより低いカットオフ周波数を制御するよう選択されてもよい。例えば、異なる誘導特性や物理特性例えば、フェライト本体126の周りの巻線124の数を有する誘導性素子120は、異なる周波数のコモンモードエネルギーが誘導性素子120を通ることを防止してもよい。図1に示されるように、各電圧保護回路110,112のESDスイッチ114、容量性素子118及び誘導性素子120は、入力端子106及び出力端子108間で互いに直列に導電結合される。電圧保護回路110,112は、過電圧保護や過電流保護、出力端子108に結合された電子デバイス用の周波数フィルタ、及び入力端子106に結合された通信デバイスからのデータ信号の受信を提供することができる。電圧保護回路110,112は、上述した保護を提供できると共に、電圧保護回路110,112内又はそれらの間のトランス部品を使用することなく濾波することができる。図2は、電圧保護組立体100の一実施形態の平面図である。図3は、図2の3-3線に沿った電圧保護組立体100の断面図である。基板102、ESDスイッチ114及び容量性素子118は、組立体100の様々な部品の相対位置をより明瞭に示すよう図2に仮想線で図示される。3-3断面線は図3の組立体100の斜めを向く2平面を通って延びているが、或いは、3-3断面線は組立体100の単一平面のみを通って延びてもよい。基板102は、下面302図3参照から上面304図3参照に垂直方向に延びる厚さ寸法300図3参照を有する平面物体である。一実施形態において、厚さ寸法300は30mm以下である。或いは、厚さ寸法300は25mm以下であってもよい。別の実施形態では、厚さ寸法300は10mm以下である。基板102は、中心層306の両面に配置された上側外層308及び下側外層310を有する中心層306からなる。中心層306は1層の硬化エポキシ樹脂等の可撓性を有する非剛性体にすることができるが、外層308,310は硬化FR-4材料等の可撓性を有さない剛性体にすることができる。図示の実施形態において、導電トレース104は、中心層306の内部ではなく、外層308,310上又はその内部に配置される。或いは、導電トレース104は中心層306を通って延びてもよい。別の実施形態において、基板102は、単一の材料又は単一タイプの材料で形成された単一体であってもよい。入力端子106図2参照及び接地端子116図2参照は、図2の基板102の上面304上に配置された導電パッドとして形成される。図2に示されるように、導電トレース104は、各電圧保護回路110,112図2参照においてESDスイッチ114及び容量性素子118と互いに並列に電気結合する。或いは、ESDスイッチ114及び容量性素子118は、互いに直列に配置されてもよい。ESDスイッチ114は、図示の実施形態の基板102の上面304図3参照に実装される。例えば、ESDスイッチ114は、ワイヤボンド接続部や半田ボール接続部等の1個以上の相互接続部を使用して、導電トレース104に導電結合されてもよい。或いは、ESDスイッチ114は全体が基板102内に配置されてもよい。例えば、ESDスイッチ114は、基板102の上面304により区画される平面又は基板102の下面302図3参照により区画される平面を超えて突出するか、これら平面を破るか、これら平面を通過する、ESDスイッチ114の部分がないように、基板102の厚さ寸法300図3図示内に配置されてもよい。一実施形態において、ESDスイッチ114は、衝撃技術により提供される1個以上のVoltageSwitchableDielectric商標等の電圧切換え可能な誘電体VSD材料を有するから、この材料から成形される。このVSD材料は、通常の動作中に、電気絶縁材料例えば誘電体のように振る舞うナノ合成ポリマであってもよい。例えば、VSD材料は、電圧又は電流エネルギーが閾値以下では電流を伝導しない。VSD材料は、電圧又は電流エネルギーが閾値を越えると導電状態になる。VSD材料は、VSD材料を流れる電圧又は電流エネルギーが閾値を下回ると、絶縁状態すなわち非導電状態に戻る。或いは、ESDスイッチ114は、電圧保護回路110,112図2参照を流れる電圧又は電流エネルギーがESDスイッチ114の閾値を超えると、導電経路又は接地端子116図2参照を有する回路を開く又は閉じる別のタイプのスイッチであってもよい。容量性素子118は、全体が図示の実施形態の基板102内に配置される。例えば、図3に示されるように、容量性素子118は、それら容量性素子118の全体が基板102の中心層306内に位置し、基板102のいずれかの外層308,310内に延びる容量性素子118の部分がないように、基板102の厚さ寸法300の範囲内に位置することができる。例えば、容量性素子118は、中心層306及び上側外層308間の界面や、中心層306及び下側外層310間の界面により区画される平面上を突出し、その平面を破り、又はその平面を通過する部分がなくてもよい。或いは、容量性素子118は、基板102の上面304と導電結合されること等により、基板102上に実装されてもよい。基板102内に配置された容量性素子118は、基板102の外層308,310図3参照内に配置された導電トレース104や、図示の実施形態の導電バイア312により基板102の上面304図3参照上に配置された導電トレース104に導電結合される。バイア312は、銅等の導電材料でめっきされ、又は導電材料でほぼ充填された穴又は溝であってもよい。バイア312は、基板102の厚さ寸法300の全部又は一部を垂直方向に貫通してもよい。一実施形態において、バイア312は、容量性素子118の導電板すなわち電極と導電結合されている。例えば、容量性素子118が1枚以上の誘電性シートにより分離された2個の電極を有するモノリシックセラミックキャパシタである一実施形態において、各バイア312は、容量性素子312は、容量性素子118の異なる電極に導電結合されてもよい。一実施形態において、容量性素子118や誘導性素子120は、中心層306に予めドリルで穿孔され又は予め形成されたキャビティすなわち開口を使用して基板102の中心層306に埋設されている。例えば、中心層306は、容量性素子118や誘導性素子120が開口内に配置された状態で、1個以上の開口が形成されるか、中心層306内にドリルで穿孔された開口を有してもよい。次に、容量性素子118や誘導性素子120は、中心層306内で可撓性弾性エポキシ材料により取り囲まれてもよい。一実施形態において、容量性素子118や誘導性素子120は、米国特許出願第12/592771号に開示された一つ以上の方法を使用して基板102に埋設されてもよい。例えば、容量性素子118や誘導性素子120は、‘771号出願の平面トランス200の製造と同様な方法で基板102内に埋設される。一実施形態において、’771号出願に記載されるように、穴‘771号出願1102は基板102に配置され、容量性素子118又は誘導性素子120は基板102内で弾性非導電性材料‘771号出願の1108に包まれる。上導体‘771号出願の1110及び下導体‘771号出願の1112は、絶縁接着剤‘771号出願の1114を使用して基板102の表面に接着できる。スルーホール‘771号出願の1116は、上導体‘771号出願の1110、上接合層‘771号出願の1114、弾性非導電性材料‘771号出願の1108、基板102、下接合層‘771号出願の1114及び下導体‘771号出願の1112を貫通してドリルで穿孔される。スルーホール‘771号出願の1116は、清浄化され、導電バイア‘771号出願の1118を形成するよう金属コーティングされる。導電バイア‘771号出願の1118は、容量性素子118や誘導性素子120内へ及び外への導電経路を提供することができる。図2に示されるように、導電トレース104は、容量性素子118を誘導性素子120に電気結合する。誘導性素子120は、フェライト本体126を取り囲む導電コイル122図1参照として形成される。導電コイル122は、導電内部バイア202や導電外部バイア204により接合された上側導電層200及び下側導電層314を有する。上側導電層200及びフェライト本体126は図2では仮想線で示されるので、下側導電層314が見える。一実施形態において、一つ以上の上側導電層200、下側導電層314、内部バイア202、外部バイア204は、‘771号出願の説明に従って形成されてもよい。例えば、上側導電層200は‘771号出願の上導電層1110と同様に設けてもよいし、下導電層314は‘771号出願の下導電層1112と同様に設けてもよいし、内部バイア202又は外部バイア204は‘771号出願のバイア1118と同様に設けてもよい。上側及び下側の導電層200,314は、基板102の厚さ寸法300内に配置された導電トレースとして形成されてもよい。例えば、図3に示されるように、上側及び下側の導電層200,314は、基板102の外層308,310内に配置されてもよい。或いは、上側導体層200及び下側導体層314の一方又は双方は、基板102上に配置されてもよい。上側及び下側の導電層200,314は、バイア202,204により導電トレース104と導電結合される。穴又は溝は、下面302図3参照から上面304図3参照まで基板102の厚さ寸法300図3参照を貫通してドリルで穿孔される。穴又は溝は、金属又は導電半田等の導電材料でめっきされ又は充填され、バイア202,204を形成する。複数の内部バイア202及び外部バイア204は、フェライト本体126の対向する両面に設けられる。例えば、図示の実施形態に示される環状のフェライト本体126に関して、内部バイア202はフェライト本体126に取り囲まれ、外部バイア204はフェライト本体126の外側に配置される。図示の実施形態において、各上側導電層200は、1個の外部バイア204から1個の内部バイア202に延び、外部バイア204を内部バイア202に導電結合する。上側導電層200と同様に、各下側導電層314図3参照は、1個の外部バイア204から1個の内部バイア202に延び、外部バイア204を内部バイア202に導電結合する。誘導性素子120の導電コイル122は、フェライト本体126の周りに螺旋状に巻回される。異なる誘導性素子120の導電コイル122は、導電結合されたバイア202,204、上側導電層200及び下側導電層314の異なる組合せにより形成される。図2に示されるように、異なる上側導電層200は上側導電層200A,200B,200C等と名付けられ、異なる下側導電層314は下側導電層314A,314B,314C等と名付けられ、異なる内部バイア202は内部バイア202A,202B,202C等と名付けられ、異なる外部バイア204は外部バイア204A,204B,204C等と名付けられる。電圧保護回路110用の誘導性素子120の導電コイル122は、上側導体層200Cに結合された内部バイア202Cに結合された下側導電層314Aに結合された外部バイア204Aに結合された上側導電層200Aに結合された内部バイア202Aに結合された1本の導電トレース104を有し、出力端子108に結合された上側導電層200Dに結合される。他の電圧保護回路110用の誘導性素子120の導電コイル122は、内部バイア202Dに結合された下側導電層314Bに結合された外部バイア204Bに結合された上側導電層200Bに結合された内部バイア202Bに結合された1本の導電トレース104を有し、出力端子108に結合された上側導電層200Eに結合される。図2に示されるように、導電コイル122は各々、導電コイル122が互いに係合又は接触することなく、互いに結び付けられ又は交互配置されつつ、フェライト本t内126の周りに螺旋状に巻回される。誘導性素子120は、その全体が基板102の厚さ寸法300内に配置することができる。例えば、誘導性素子120は、フェライト本体126、バイア202,204、並びに上側及び下側の導電層200,314を有する。ここで、フェライト本体126、バイア202,204、並びに上側及び下側の導電層200,314のいずれも、基板102の上面304及び下面302により区画される平面を貫通して延びたり突出したりしない。或いは、誘導性素子120は、上面304及び下面302により区画される一つ以上の平面を貫通して突出してもよい。図2に示される電圧保護回路110,112において、各電圧保護回路110,112は、入力端子106、容量性素子118、誘導性素子120、並びに互いに及び容量性素子118と並列接続されたESDスイッチ114と直列に導電結合された出力端子108を有する。これらのESDスイッチ114は電圧保護回路110,112に結合された電子デバイスを過度の電圧から保護できるのに対し、容量性素子118及び誘導性素子120は、信号の高周波成分や低周波成分を除去することにより、電圧保護回路110,112に沿って伝達される信号を整形する。電圧保護回路110,112は、基板102内に埋設又は基板102に実装され、或いは各電圧保護回路110,112に導電結合されたトランスを使用することなく、上述した過電流保護や過電圧保護、及び信号整形機能を提供する。図4は、通常作動状態の電圧保護組立体100の一実施形態の回路図である。通常作動状態とは、電圧保護回路110,112を通って伝達される電圧や電流エネルギーがESDスイッチ114図1参照に関連した閾値を超えない場合の、図4に示される回路図が組立体100を代表することを意味する。各電圧保護回路110,112は、入力端子106及び出力端子108間で互いに直列配置された容量性素子118及び誘導性素子120を有する。組立体100の部品の様々な電子特性としていくつかの値が図4に示されているが、それらの値は単に例に過ぎず、本明細書に記載された全実施形態を限定することを意図したものではない。他の値も使用可能である。データ信号は入力端子106に伝達される。上述したように、データ信号は、各電圧保護回路110,112で差動データ信号の一方を伝達する差動電圧信号であってもよい。例えば、データ信号は、イーサネット登録商標通信、電話通信、DSL通信、ケーブル通信等に使用される信号であってもよい。データ信号は、入力端子106から容量性素子118に導電トレース104に沿って伝達される。図示の実施形態において、容量性素子118は20nFのキャパシタンスを有する。或いは、容量性素子118は異なるキャパシタンスを有してもよい。上述したように、容量性素子118は、データ信号の低周波成分を濾波すなわち除去してもよい。データ信号は、容量性素子118から誘導性素子120に伝達される。上述したように、誘導性素子120は、チョークデバイスの導電コイル122図1参照であってもよい。誘導性素子120は、データ信号から高周波成分を濾波すなわち除去する。一実施形態において、誘導性素子120は、10KHz~10MHz付近の比較的低周波で30~100μHのインダクタンスを有する。或いは、誘導性素子120は異なるインダクタンスを有してもよい。データ信号は、誘導性素子120から出力端子108に伝達される。データ信号は、出力端子108からその出力端子に結合された1個以上の電子部品に伝達される。図5は、過電圧作動状態又は過電流作動状態の電圧保護組立体100の一実施形態の回路図である。過電圧作動状態又は過電流作動状態とは、電圧保護回路110,112を通って伝達される電圧や電流エネルギーがESDスイッチ114図1参照に関連した閾値を超えない場合の、図5に示される回路図が組立体100を代表することを意味する。組立体100の部品の様々な電子特性としていくつかの値が図5に示されているが、それらの値は単に例に過ぎず、本明細書に記載された全実施形態を限定することを意図したものではない。他の値も使用可能である。ESDスイッチ114の閾値を超える電圧又はエネルギーを有するデータ信号は、入力端子106に伝達される。データ信号は、入力端子106からESDスイッチ114に導電トレース104に沿って伝達される。一実施形態において、データ信号の電流は、データ信号の電圧やエネルギーがESDスイッチ114の閾値を超える場合、ESDスイッチ114を非導電材料から導電材料に変更させる。ESDスイッチ114は、ESDスイッチ114が導通状態になったときに導電トレース104を接地基準500に結合させる。例えば、ESDスイッチ114は、導電トレース104を、アース、シャーシ又は他の接地基準に結合された接地端子116図1参照に結合してもよい。ESDスイッチから接地基準500への経路の電気抵抗は、ESDスイッチ114から出力端子108への導電経路の抵抗より小さい。この結果、比較的高エネルギーや高電圧を有するデータ信号は、容量性素子118、誘導性素子120及び出力端子108の代わりに接地基準500に導通する。図6は、別の一実施形態に従った容量性素子600の概略図である。容量性素子600は、上述した容量性素子118図1参照の代わり、又は容量性素子118に加えて使用される。容量性素子600は、導電層604により分離された圧電層602の多層積層体606を有する。積層体606は、導電層604が互いに接触又は係合しないように、互いの上に垂直方向に積層された複数の圧電層602及び導電層604を有する。電線、トレース又は他の導電体等の垂直方向の導電経路608は、積層体606を垂直方向に貫通し、積層体606の複数の導電層604に接触する。例えば、第1導電経路608は、一つおきの導電層604等の第1組の導電層604に接触してもよい。第2導電経路608は、第1組に含まれていない導電層604等の異なる第2組の導電層604に接触してもよい。積層体606は、圧電層602を使用して多層又は多板の平行キャパシタ素子を形成する。積層体606は下側電極610上に配置される。下側電極610は、1本以上の導電トレース104により入力端子106に結合され得る導電体である。上側電極612は積層体606の上面に配置される。図6に示されるように、導電経路608は、積層体606を貫通すると共に上側電極612に導電結合されているが、下側電極610から分離されている。接地板614は、上側電極612上に配置された導電体である。この接地板614は、1本以上の導電トレース104により接地端子116に導電結合されてもよい。通常作動状態において、高電圧がない場合、積層体606の有効キャパシタンスは、01~10nFの間である。積層体606は、積層体606及び下側電極610間の界面から上側電極612の上面620までを計測した垂直方向の高さ寸法618を有する。図示の実施形態において、垂直方向の寸法618は、上側電極612が分離間隙616により接地板614から離間及び分離されるように、十分に小さい。分離間隙616は数μmの長さである。分離間隙616は、上側電極612を流れる電流が接地板614に飛ばず、ESDスイッチ600を含む電圧保護回路110,112図1参照を短絡しないだけ十分に大きい。図6に示されるように、容量性素子600は基板102内に配置される。例えば、容量性素子600は、容量性素子600例えば、上側電極612、積層体606及び下側電極610が基板102の上面304で区画される平面又は基板102の下面302で区画される平面を破ったり突出したりしないように、基板102の厚さ寸法300内に配置されてもよい。作動時において、電流例えばデータ信号は、入力端子106及び下側電極610に結合される導電トレース104から下側電極610により受信される。最下導電層604は、少なくとも1個の圧電層602により下側電極610から分離され、容量性素子を構成する。電流は、最下導電層604及び下側電極610により形成される容量性素子を通って導電経路608に流れる。電流は、導電経路608や上側電極612への1個以上の導電層604を通って伝達されることにより、積層体606を通って流れる。電流は、上側電極612に結合された導電トレース104に流れる。図6に示された容量性素子600は、容量性素子600が入力端子106を接地端子116に結合しないように、開放状態すなわち通常作動状態にある。例えば、垂直方向の高さ寸法618は、上側電極612が接地板614を介して導電経路608を接地端子116に導電結合しないように、十分に小さい。一実施形態において、入力端子106は、単一巻線を有するトランス等の単巻トランスに接続されてもよい。単巻トランスの単一巻線の部分は、2個のコイルすなわち巻線を有するトランスの一次コイルすなわち一次巻線、及び二次コイルすなわち二次巻線の双方として作用することができる。単巻トランスの単一巻線は、電気接続がなされる少なくとも3個のタップ、すなわち接続点を有する。電圧は、単巻トランスの3個以上のタップのうちの中央タップを介して印加される。単一巻線の外端は、差動信号の両端が電圧保護回路110,112に入るか又は離れる入力端子106に接続されてもよい。単巻トランスにおける磁束は、付加的であってもよく、差動信号に理論的な高インピーダンスを生成し、差動信号が単巻トランスを通過できるようにしてもよい。単巻トランスの中央タップは、出力端子108が結合された通信デバイスに電圧を供給することができる。単巻トランスは、標準的な二重巻線トランスより小さく、より軽量で安価にできるが、電気的遮蔽や十分なコモンモードエネルギー濾波を与えなくてもよい。単巻トランスは、基板102内に上述した誘導性素子と同様に一体化することができる。例えば、フェライト本体126と同様なフェライト本体の全体を基板102内に配置してもよいし、導電コイル122と同様な単一導電コイルをフェライト本体126の周りに螺旋状に巻回するよう形成してもよい。図7は、容量性素子600の別の概略図である。図7には、過電流状態又は過電圧状態の容量性素子600が図示される。入力端子106から容量性素子600に流れる電圧や電流のエネルギーが容量性素子600の閾値を超えると、容量性素子600における積層体606の垂直方向高さ寸法618は増加する。垂直方向の高さ寸法618は、上側電極612に接地板614と係合させる距離だけ増加し、この結果、接地板614を介して導電経路608及び上側電極612を接地端子116に導電結合する。積層体606の垂直方向の高さ寸法618は、積層体606における圧電層602の励起により図7に示されるように増加する。例えば、圧電層602は、電流が材料に印加される際に物理的寸法が変化する一つ以上の圧電材料を有し又はこの圧電材料から形成されてもよい。圧電層602の数や厚さも圧電層602に使用される材料も、容量性素子600の閾値以下での電圧やエネルギーを有する電流が積層体606に流れ込む際に、圧電層602が分離間隙616図6参照を閉じるのに十分な量で形状が変化例えば、寸法が増加せず、上側電極612に接地板614と係合させないように選択されてもよい。圧電層602は、積層体606を流れる電圧や電流のエネルギーが容量性素子600の閾値を越える際に十分な量だけ形状が変化例えば、寸法が増加でき、その結果、積層体606の垂直方向の高さ寸法618は増加し、上側電極612は接地板614に係合して導電経路608を接地基準500に短絡させる。図8は、本発明の一実施形態に係る一体化された容量性素子802を有する基板800の概略図である。基板800は、図1に関して上述した基板102の代わりに、又は基板102に追加して使用してもよい。基板800は、互いに垂直方向いに積層された多層804,806を有する多層印刷回路基板PCBとすることができる。層804は、比較的高い絶縁破壊電圧を有する誘電材料から形成することができる。誘電層804の厚さは、約5~10μm又はそれ以上にしてもよい。層806は、単クラッド金属層、又は二重クラッド金属層であってもよい。これらの層上の金属トレースは、フォトリソグラフィ法/ウエットエッチング法を使用して基板800の所定位置に設けられ、次に、導電層806及び誘電層804を互いに接着させる様々な加圧/真空/温度の条件を使用して誘電層804にラミネート加工される。導電層は、1層以上の誘電層804により互いに分離され、容量性素子802を形成する。1層おきに配置された導電層は、導電層に又は導電層から電流を搬送するよう基板800内又は上の1個以上の導電バイアやトレースに導電結合されるので、多板多層キャパシタを可能にする。容量性素子802は、1個以上の容量性素子118図1参照の代わりに用いてもよい。例えば、基板102に容量性素子118を埋設する代わりに、基板800は、その厚さ内に一体形成された容量性素子802と共に使用してもよい。"