読出指令に応答してメモリデータを外部出力するメモリを含む半導体メモリ装置であって、前記メモリが前記読出指令に応答したか否かを判定するメモリ応答判定部と、前記メモリ応答判定手段が、前記メモリが前記読出指令に非応答であったと判定した場合には前記メモリデータに代えてエラーコードを外部出力するテスト回路と、を有することを特徴とする半導体メモリ装置。前記メモリは、前記読出処理、又は書込指令に応じた書込処理の実行中はビジィ状態を示す一方、前記読出処理及び前記書込処理の非実行中はレディ状態を示す処理状態信号を送出し、前記メモリ応答判定部は、前記読出指令が発令されてから所定のアクセス遅延期間内に前記処理状態信号が前記レディ状態から前記ビジィ状態に遷移しなかった場合に前記読出指令に対して非応答であったと判定することを特徴とする請求項1記載の半導体メモリ装置。前記メモリデータ及び前記エラーコードはnビットnは自然数からなり、前記エラーコードはnビットの全てが論理レベル0となるビットパターンを有し、前記テスト回路は、前記メモリデータの各ビットと前記処理状態信号との論理積結果を外部出力するn個のアンドゲートを含むことを特徴とする請求項2記載の半導体メモリ装置。前記メモリデータ及び前記エラーコードはnビットnは自然数からなり、前記エラーコードはnビットの全てが論理レベル1となるビットパターンを有し、前記テスト回路は、前記メモリデータの各ビットと前記処理状態信号との論理和結果を外部出力するn個のオアゲートを含むことを特徴とする請求項2記載の半導体メモリ装置。前記半導体メモリ装置は半導体マルチチップパッケージであり、半導体マルチチップパッケージに、外部入力されたメモリ制御信号に応じて前記メモリに対する読出書込制御を行うメモリコントローラ、及び前記テスト回路が形成されている第1半導体チップと、前記メモリが形成されている第2半導体チップと、が含まれていることを特徴とする請求項1~4のいずれか1に記載の半導体メモリ装置。読出指令に応答してメモリデータを外部出力するメモリと、前記メモリが読出指令に応答したか否かを判定するメモリ応答判定部と、前記メモリ応答判定手段によって前記メモリが前記読出指令に非応答であったと判定された場合には前記メモリデータに代えてエラーコードを外部出力するテスト回路と、を含む半導体メモリ装置をテストするテスト方法であって、前記メモリに前記読出指令を供給する第1ステップと、前記読出指令の供給の際に前記外部出力が前記エラーコードを示すか否かを判定する第2ステップと、前記第2ステップで前記外部出力が前記エラーコードを示すと判定された場合には前記メモリに対してアクセス不良が生じていることを示すテスト結果を得る第3ステップと、前記第2ステップで前記外部出力が前記エラーコードを示していないと判定された場合には前記メモリデータと期待値とが一致しているか否かを判定する第4ステップと、前記第4ステップで前記外部出力と前記期待値とが一致している場合には前記メモリが良品であることを示すテスト結果を得る一方、両者が不一致である場合には前記メモリに故障が生じていることを示すテスト結果を得る第5ステップと、を有することを特徴とする半導体メモリ装置のテスト方法。本発明は、かかる問題を解決すべく為されたものであり、テスト専用の外部端子を設けることなく、半導体メモリ装置に形成されているメモリが故障しているか否かの製品出荷時のテスト及びその故障要因を特定することが可能な半導体メモリ装置及びそのテスト方法を提供することを目的とする。本発明に係る半導体メモリ装置は、読出指令に応答してメモリデータを外部出力するメモリを含む半導体メモリ装置であって、前記メモリが前記読出指令に応答したか否かを判定するメモリ応答判定部と、前記メモリ応答判定手段が、前記メモリが前記読出指令に非応答であったと判定した場合には前記メモリデータに代えてエラーコードを外部出力するテスト回路と、を有する。また、本発明に係る半導体メモリ装置のテスト方法は、読出指令に応答してメモリデータを外部出力するメモリと、前記メモリが読出指令に応答したか否かを判定するメモリ応答判定部と、前記メモリ応答判定手段によって前記メモリが前記読出指令に非応答であったと判定された場合には前記メモリデータに代えてエラーコードを外部出力するテスト回路と、を含む半導体メモリ装置をテストするテスト方法であって、前記メモリに前記読出指令を供給する第1ステップと、前記読出指令の供給の際に前記外部出力が前記エラーコードを示すか否かを判定する第2ステップと、前記第2ステップで前記外部出力が前記エラーコードを示すと判定された場合には前記メモリに対してアクセス不良が生じていることを示すテスト結果を得る第3ステップと、前記第2ステップで前記外部出力が前記エラーコードを示していないと判定された場合には前記メモリデータと期待値とが一致しているか否かを判定する第4ステップと、前記第4ステップで前記外部出力と前記期待値とが一致している場合には前記メモリが良品であることを示すテスト結果を得る一方、両者が不一致である場合には前記メモリに故障が生じていることを示すテスト結果を得る第5ステップと、を有する。本発明に係る半導体メモリ装置では、その内部に形成されているメモリが読出指令に応答したか否かを判定し、メモリが読出指令に対して非応答であった場合にはメモリから読み出されたメモリデータに代えてエラーコードを外部出力するようにしている。これにより、半導体メモリ装置にテスト専用の外部端子を設けずとも、データ用の外部端子から送出されたデータに基づいて、故障要因がメモリ自体にあるのか、或いはメモリに対するアクセスにあるのかを特定することが可能となる。本発明に係る半導体メモリ装置は、半導体メモリ装置1に形成されているメモリ13が読出指令に応答したか否かを判定しRYBY、S15~S18、メモリが読出指令に対して非応答であったと判定された場合にはメモリから読み出されたメモリデータDOに代えてエラーコードECを外部出力する121。また、本発明に係る半導体メモリ装置のテスト方法は、先ず、メモリに読出指令を供給しS1、この読出指令に応じて半導体メモリ装置からの外部出力D0~D15がエラーコードを示すか否かを判定するS3。ここで、外部出力がエラーコードを示すと判定された場合にはメモリに対してアクセス不良が生じていることを示すテスト結果を得るS7。一方、この外部出力がエラーコードを示していないと判定された場合には、上記メモリデータと期待値とが一致しているか否かを判定しS4、両者が一致している場合にはメモリが良品であることを示すテスト結果を得るS5一方、両者が不一致である場合にはメモリ自体に故障が生じていることを示すテスト結果を得るS6。以下、本発明の実施例を図面を参照しつつ詳細に説明する。図1は、本発明に係る半導体メモリ装置としての半導体マルチチップパッケージ1に形成されているモジュールを示すブロック図である。図1に示すように、かかる半導体マルチチップパッケージ1には、第1の半導体チップとしてのメモリコントロールチップ12と、第2の半導体チップとしてのフラッシュメモリチップ13と、が形成されている。メモリコントロールチップ12には、図1に示すように、双方向バッファ119、メモリコントローラ120及びテスト回路121が形成されている。双方向バッファ119は、半導体マルチチップパッケージ1の外部端子PAを介して入力されたデータD0~D15をデータDI0~DI15としてメモリコントロールチップ12に供給する。また、双方向バッファ119は、メモリコントロールチップ12を介して、半導体メモリとしてのフラッシュメモリチップ13から読み出されたメモリデータDE0~DE15を、外部出力であるデータD0~D15として、外部端子PAを介して出力する。メモリコントローラ120は、外部端子PAを介して入力されたメモリ制御信号MC及びアドレスA0~A22に応じて、そのアドレスで指定された番地に記憶されているデータを読み出すべき読出指令信号RD、又は上記データDI0~DI15を書き込ませるべき書込指令信号WRを生成してフラッシュメモリチップ13に供給する。尚、メモリコントローラ120は、データ書込時には、nビットnは自然数、例えば16ビットのデータDI0~DI15の各ビットの論理レベルに対応した書込データ信号を生成してフラッシュメモリチップ13に供給する。一方、データ読出時には、メモリコントローラ120は、フラッシュメモリチップ13から読み出されたnビット、例えば16ビットのデータをメモリデータDO0~DO15としてテスト回路121に供給する。尚、メモリコントローラ120は、フラッシュメモリチップ13に対して上記した如きアクセスデータ書込又は読出を行うにあたり、フラッシュメモリチップ13から供給された処理状態信号としてのレディビジィ信号RYBYを参照する。すなわち、メモリコントローラ120は、読出指令又は書込指令を示すメモリ制御信号MCが供給された際には、レディビジィ信号RYBYがレディ状態を示す場合にだけ、フラッシュメモリチップ13に対するアクセス、つまり読出指令信号RD又は書込指令信号WRの送出を行う。一方、レディビジィ信号RYBYがビジィ状態を示す場合には、メモリ制御信号MCによる読出指令又は書込指令が発令されていても、メモリコントローラ120は、レディビジィ信号RYBYがレディ状態を示すまでフラッシュメモリチップ13に対するアクセスを待機する。更に、メモリコントローラ120は、かかるレディビジィ信号RYBYに基づいて、上記したアクセス、特に読出アクセスに対してフラッシュメモリチップ13からの応答が有るか否かを判定し、その判定結果を示すメモリ応答信号MAを生成する。例えば、メモリコントローラ120は、フラッシュメモリチップ13に対する読出アクセス、つまり読出指令信号RDの供給を開始してから、所定のアクセス遅延期間経過後もレディビジィ信号RYBYがレディ状態を維持している場合には、フラッシュメモリチップ13からの応答が無いことを示す論理レベル1のメモリ応答信号MAを生成する。一方、かかるアクセス遅延期間TAC内にレディビジィ信号RYBYがビジィ状態に遷移した場合には、メモリコントローラ120は、フラッシュメモリチップ13からの応答が有ることを示す論理レベル0のメモリ応答信号MAを生成する。尚、アクセス遅延期間TACとは、不具合が生じていない状態にあるメモリコントローラ120及びフラッシュメモリチップ13に対して上記した如き読出アクセスが為されてから、実際に読出処理が開始されるまでに費やされる最大の遅延期間である。要するに、メモリコントローラ120からフラッシュメモリチップ13に対して正しく読出アクセスが為されていれば、フラッシュメモリチップ13は、メモリコントローラ120からのアクセスに応じて上記したアクセス遅延期間TAC内に読出処理の実行を開始する。この際、フラッシュメモリチップ13は、レディビジィ信号RYBYが示す状態をレディ状態からビジィ状態に遷移させる。よって、このアクセス遅延期間経過後もレディビジィ信号RYBYがレディ状態を継続して示す場合には、フラッシュメモリチップ13に対する読出アクセスが正常に為されていないと判断する。尚、レディビジィ信号RYBYに基づいてフラッシュメモリチップ13からの応答が有るか否かを判定するにあたり、以下の如き判定処理を追加しても良い。すなわち、メモリコントローラ120は、上記したアクセス遅延期間TAC内にレディビジィ信号RYBYがビジィ状態に遷移してから、所定の読出処理期間TRDの経過後もレディビジィ信号RYBYがビジィ状態を維持している場合には、フラッシュメモリチップ13からの応答が無いことを示す論理レベル1のメモリ応答信号MAを生成するのである。要するに、フラッシュメモリチップ13に対して正常なアクセスが為されていれば、フラッシュメモリチップ13は、メモリコントローラ120からの読出アクセスに応じて上記したアクセス遅延期間TAC内に読出処理状態に遷移する。そして、フラッシュメモリチップ13は、上記した読出処理期間TRD内にその読出処理を終了させ、次のアクセス待ちの状態、つまりレディ状態となる。よって、この読出処理期間TRDの経過後もレディビジィ信号RYBYがビジィ状態を継続して示す場合にも、フラッシュメモリチップ13に対するアクセスが正常に為されていないと判断することができるのである。フラッシュメモリチップ13には、夫々が1ビットのデータを記憶する例えばNAND型の複数のメモリセルが形成されている。フラッシュメモリチップ13は、メモリコントローラ120からのアクセスに応じて、上記データDI0~DI15各々の論理レベルに対応した電荷蓄積書込処理、又は蓄積電荷量に対応した電流の送出読出処理を行う。更に、フラッシュメモリチップ13は、読出指令に応じた読出処理又は書込指令に応じた書込処理の実行中はビジィ状態を示すレディビジィ信号RYBYをメモリコントローラ120に送出する一方、これら読出処理及び書込処理の非実行中はレディ状態を示すレディビジィ信号RYBYをメモリコントローラ120に送出する。メモリコントロールチップ12に形成されているテスト回路121は、メモリ応答信号MAが応答有りを示す論理レベル0である場合には、メモリコントローラ120から供給されたメモリデータDO0~DO15をそのまま上記メモリデータDE0~DE15として双方向バッファ119に供給する。一方、メモリ応答信号MAが応答無しを示す論理レベル1である場合には、テスト回路121は、上記したメモリデータDO0~DO15に代えて、16ビットの所定のエラーコードECを示すデータをメモリデータDE0~DE15として双方向バッファ119に供給する。尚、このエラーコードECは、テストデータでは用いられることの無いユニークなビットパターンを有するものである。よって、メモリの機能テストでは、このエラーコードECとは異なるビットパターンを有するテストデータだけを用いる。例えば、エラーコードECを[0000]hの如きビットパターンとした場合、テストデータとしては、[0000]h以外のビットパターンを有するものを用いるのである。従って、双方向バッファ119は、フラッシュメモリチップ13に対するアクセスが正常に為されている場合には、フラッシュメモリチップ13から読み出されたデータDO0~DO15をそのままデータD0~D15として外部出力する。一方、フラッシュメモリチップ13に対するアクセスが正常に為されていない場合には、双方向バッファ119は、フラッシュメモリチップ13から読み出されたデータに代えて固定のエラーコードECをデータD0~D15として外部出力することになる。以下に、図1に示す如き半導体マルチチップパッケージ1の製品出荷時のテスト方法について、フラッシュメモリチップ13のX番地Xは正の整数に予め16ビットのテストデータ[A5A5]hが書き込まれた状態にある場合を例にとって説明する。図2は、かかる機能テストを実施する際のシステム構成を示すブロック図である。図2に示すように、半導体マルチチップパッケージ1の各外部端子PAにはLSIテスタ2が接続される。LSIテスタ2は、図3に示す如きメモリテストルーチンに従った手順で、メモリコントローラ120及びフラッシュメモリチップ13に対して機能テストを行う。図3において、LSIテスタ2は、先ず、上記したX番地に書き込まれているテストデータを読み出すべき読出指令としてのアドレスA0~A22及びメモリ制御信号MCを、半導体マルチチップパッケージ1の各外部端子PAを介してメモリコントローラ120に供給するステップS1。かかる読出指令に応じてメモリコントローラ120は、図4に示す如きテスト読出ルーチンを実行する。図4に示すように、メモリコントローラ120は、先ず、内蔵タイマ図示せぬによる時間計時を開始させステップS11、引き続き、フラッシュメモリチップ13から供給されたレディビジィ信号RYBYがレディ状態を示すか否かの判定を行うステップS12。かかるステップS12においてレディビジィ信号RYBYがレディ状態を示していない、つまりビジィ状態を示すと判定された場合、メモリコントローラ120は、上記内蔵タイマの計時時間が読出処理期間TRDを経過したか否かを判定するステップS13。かかるステップS13において内蔵タイマの計時時間が読出処理期間TRDを経過していないと判定された場合、メモリコントローラ120は、上記ステップS12の実行に戻り前述した如き動作を繰り返し実行する。この間、上記ステップS12においてレディビジィ信号RYBYがレディ状態を示すと判定された場合、メモリコントローラ120は、X番地に書き込まれているテストデータを読み出すべき読出指令信号RDをフラッシュメモリチップ13に供給するステップS14。かかるステップS14の実行により、フラッシュメモリチップ13は、X番地に書き込まれているテストデータを読み出すべき読出処理を開始させると共に、ビジィ状態を示すレディビジィ信号RYBYをメモリコントローラ120に供給する。尚、フラッシュメモリチップ13に対して正常に読出アクセスが為されていない場合には、フラッシュメモリチップ13では上記した如き読出処理が為されないので、レディ状態を示すレディビジィ信号RYBYをメモリコントローラ120に供給しつづけることになる。上記ステップS14の実行後、メモリコントローラ120は、上記内蔵タイマの時間計時を0からリスタートさせるステップS15。次に、メモリコントローラ120は、フラッシュメモリチップ13から読み出された16ビットのテストデータをメモリデータDO0~DO15としてテスト回路121に供給するステップS16。次に、メモリコントローラ120は、レディビジィ信号RYBYがビジィ状態を示すか否かの判定を行うステップS17。かかるステップS17においてレディビジィ信号RYBYがビジィ状態を示していないと判定された場合、メモリコントローラ120は、上記内蔵タイマの計時時間がアクセス遅延期間TACを経過したか否かを判定するステップS18。かかるステップS18において内蔵タイマの計時時間がアクセス遅延期間TACを経過していないと判定された場合、メモリコントローラ120は、上記ステップS17の実行に戻り前述した如き動作を繰り返し実行する。この間、フラッシュメモリチップ13に対して正常にアクセスがなされていれば、フラッシュメモリチップ13は、読出指令RDが発令S14されてからアクセス遅延期間TAC内にデータの読出処理を開始させ、ビジィ状態を示すレディビジィ信号RYBYをメモリコントローラ120に供給する。一方、フラッシュメモリチップ13に対して正常な読出アクセスが為されていない場合には、フラッシュメモリチップ13は、アクセス遅延期間TACの経過後もレディ状態を示すレディビジィ信号RYBYをメモリコントローラ120に供給しつづけることになる。よって、この間、上記ステップS17において、レディビジィ信号RYBYがビジィ状態を示していると判定された場合、メモリコントローラ120は、フラッシュメモリチップ13からの応答が有ったことを示す論理レベル0のメモリ応答信号MAをテスト回路121に供給するステップS19。ステップS19の実行により、テスト回路121は、上記ステップS16の実行によって取得したメモリデータDO0~DO15を、そのままメモリデータDE0~DE15として双方向バッファ119に供給する。よって、この際、双方向バッファ119は、フラッシュメモリチップ13から読み出されたメモリデータDO0~DO15をそのまま外部出力であるデータD0~D15としてLSIテスタ2に供給することになる。一方、上記ステップS13で内蔵タイマの計時時間が読出処理期間TRDを経過したと判定された場合、又はステップS18で内蔵タイマの計時時間がアクセス遅延期間TACを経過したと判定された場合、メモリコントローラ120は、フラッシュメモリチップ13から応答が無かったことを示す論理レベル1のメモリ応答信号MAをテスト回路121に供給するステップS20。かかるステップS20の実行により、テスト回路121は、上記の如くフラッシュメモリチップ13から読み出されたメモリデータDO0~DO15に代えて、エラーコードECを示すメモリデータDE0~DE15を双方向バッファ119に供給する。よって、この際、双方向バッファ119は、エラーコードECを示すデータD0~D15をLSIテスタ2に供給する。上記ステップS19又はS20の実行後、メモリコントローラ120は、図4に示す如きメモリテストルーチンを終了する。この間、LSIテスタ2は、半導体マルチチップパッケージ1から上記した如きデータD0~D15が供給されたか否かの判定を、データD0~D15が供給されたと判定されるまで繰り返し実行するステップS2。ステップS2においてデータD0~D15が供給されたと判定された場合、LSIテスタ2は、上記データD0~D15がエラーコードECを示すか否かを判定するステップS3。このステップS3においてデータD0~D15がエラーコードECを示さないと判定された場合、LSIテスタ2は、次に、このデータD0~D15がテストデータの期待値である[A5A5]hを示すか否かを判定するステップS4。ステップS4においてデータD0~D15が期待値[A5A5]を示すと判定された場合、LSIテスタ2は、良品を示すテスト結果信号を送出するステップS5。一方、上記ステップS4においてデータD0~D15が期待値[A5A5]を示していないと判定された場合、LSIテスタ2は、フラッシュメモリチップ13自体に故障が生じていることを示すテスト結果信号を送出するステップS6。また、上記ステップS3において上記データD0~D15がエラーコードECを示すと判定された場合、LSIテスタ2は、メモリコントローラ120によるフラッシュメモリチップ13に対するアクセス処理に不具合が生じていることを示すテスト結果信号を送出するステップS7。要するに、LSIテスタ2は、読出指令に応じて半導体マルチチップパッケージ1から外部出力されたデータD0~D15がエラーコードECを示すか否かを判定しS3、その外部出力がエラーコードECを示すと判定された場合にはフラッシュメモリチップ13に対するアクセス不良が生じていることを示すテスト結果を得るS7。一方、かかる外部出力がエラーコードECを示していないと判定された場合には、LSIテスタ2は、この外部出力されたデータと期待値とが一致しているか否かを判定するS4。この際、LSIテスタ2は、両者が一致している場合にはフラッシュメモリチップ13が良品であることを示すテスト結果を得るS5一方、両者が不一致である場合にはフラッシュメモリチップ13自体に故障が生じていることを示すテスト結果を得るS6。ここで、半導体マルチチップパッケージ1では、フラッシュメモリチップ13から送出された処理状態信号RYBYに基づき、このフラッシュメモリチップ13が読出指令に応答して読出処理を実行しているか否かを判定するS15~S18。この際、フラッシュメモリチップ13が読出指令に対して非応答であった場合には、このメモリから読み出したメモリデータDO0~DO15に代えてエラーコードECを、メモリデータ用の外部端子PAを介して外部出力するS20ようにしている。よって、本発明によれば、半導体マルチチップパッケージ1にテスト専用の外部端子を新たに設けずとも、データD0~D15用の外部端子PAから送出されたデータに基づき、フラッシュメモリチップ13に故障が生じているか否かのテスト、並びに故障要因がメモリ自体にあるのか、或いはメモリに対するアクセスにあるのかを特定することが可能となる。尚、上記した16ビットのエラーコードECとして、全ビットが論理レベル0、つまり[0000]hなるビットパターンを有するものを用いる場合には、メモリコントロールチップ12に形成するテスト回路121として、図5に示す如き回路構成を採用するようにしても良い。図5において、インバータ141は、メモリ応答信号MAの論理レベルを反転させた反転メモリ応答信号を、アンドゲート1411~14116の各々に供給する。アンドゲート1411~14116は、フラッシュメモリチップ13から読み出されたメモリデータDO0~DO15各々と、上記した反転メモリ応答信号との論理積を個別に求め、各論理積結果をメモリデータDE0~DE15として双方向バッファ119に供給する。図5に示す構成によれば、フラッシュメモリチップ13からの応答が有ったことを示す論理レベル0のメモリ応答信号MAが供給された場合には、アンドゲート1411~14116は、夫々に供給されたメモリデータDO0~DO15をそのままメモリデータDE0~DE15として双方向バッファ119に供給する。一方、フラッシュメモリチップ13からの応答が無かったことを示す論理レベル1のメモリ応答信号MAが供給された場合には、アンドゲート1411~14116各々の出力は全て論理レベル0となる。よって、この際、エラーコードECとして[0000]hを示すメモリデータDE0~DE15が双方向バッファ119に供給されることになる。また、16ビットのエラーコードECとして、全ビットが論理レベル1、つまり[FFFF]hなるビットパターンを有するものを用いる場合には、テスト回路121として、図6に示す如き回路構成を採用するようにしても良い。図6において、オアゲート1431~14316は、フラッシュメモリチップ13から読み出されたメモリデータDO0~DO15各々と、メモリ応答信号MAとの論理和を個別に求め、各論理和結果をメモリデータDE0~DE15として双方向バッファ119に供給する。図6に示す構成によれば、フラッシュメモリチップ13からの応答が有ったことを示す論理レベル0のメモリ応答信号MAが供給された場合には、オアゲート1431~14316は、夫々に供給されたメモリデータDO0~DO15をそのままメモリデータDE0~DE15として双方向バッファ119に供給する。一方、フラッシュメモリチップ13からの応答が無かったことを示す論理レベル1のメモリ応答信号MAが供給された場合には、オアゲート1431~14316各々の出力は全て論理レベル1となる。よって、この際、エラーコードECとして[FFFF]hを示すメモリデータDE0~DE15が双方向バッファ119に供給されることになる。テスト回路121として図5又は図6に示す如き構成を採用すれば、データ線上での遅延は2入力ゲート142、1431段分だけとなるので、セレクタを用いてエラーコードEC及びデータDOに対する外部出力切り替えを行う構成に比して、データ出力遅延量を小さくすることができる。