半導体装置がバッテリに代わって第1キャパシタから電源電圧の供給を受けていることを検出し、前記半導体装置が前記第1キャパシタから前記電源電圧の供給を受けていることを示す検出信号を出力する検出回路と、前記検出信号を前記検出回路から受けた場合、前記半導体装置が待機状態から動作状態へ復帰することを防止する防止回路とを有し、前記検出回路は、前記第1キャパシタを放電させる第1キャパシタ放電回路と、前記電源電圧を保持する第2キャパシタと、前記第2キャパシタを放電させる第2キャパシタ放電回路と、前記第1キャパシタ放電回路による放電後の前記第1キャパシタの第1電圧を、前記第2キャパシタ放電回路による放電後の前記第2キャパシタの第2電圧と比較する比較回路と、前記比較回路による比較の結果、前記第1電圧が前記第2電圧よりも低い場合、前記検出信号を出力する出力回路とを有する半導体集積回路。前記第1キャパシタ放電回路は、前記第2キャパシタの放電の開始と共に、前記第1キャパシタを前記第2キャパシタの第2放電期間よりも長い第1放電期間放電させる請求項1に記載の半導体集積回路。前記比較回路による比較の結果、前記第1電圧が前記第2電圧よりも低い場合、クロック信号を所定数カウントするタイマを更に有し、前記検出回路は、前記半導体装置が前記待機状態の解除を指示する待機状態解除信号を受けた場合、前記半導体装置が前記第1キャパシタから前記電源電圧の供給を受けていることを検出し、前記第1および前記第2放電回路は、前記半導体装置が前記待機状態解除信号を前記タイマのカウント期間に受けた場合、前記第1および前記第2キャパシタの放電をそれぞれ停止させる請求項1または2に記載の半導体集積回路。請求項1から3のいずれか一に記載の半導体集積回路を有する半導体装置。請求項1から3のいずれか一に記載の半導体集積回路を備えた半導体装置を有するリモートコントローラ。引用文献1の技術では、バッテリが取り外された場合、リリースボタンを押下する必要がある。そのため、バッテリが装着されているにもかかわらず、バッテリが切れた場合、RAMのデータが消失してしまう。引用文献2の技術では、カバーが紛失した場合、上述のスイッチがオフに保持される。そのため、バッテリが装着されていても、バッテリが未装着であると判別される恐れがある。引用文献3のコンピュータシステムには、バッテリに代わって電源電圧をCPUなどに供給する手段が設けられていない。そのため、引用文献3の技術では、バッテリが切れた場合、または、バッテリが取り外された場合、レジュームを実行することが難しい。引用文献4の技術では、マイクロコンピュータを搭載したポータブル機器において、マイクロコンピュータがストップ状態であり、かつ、キャパシタによって電源電圧がマイクロコンピュータに供給されている場合、ストップ状態の解除によって、RAMのデータが保持されない可能性がある。なお、ストップ状態の解除とは、マイクロコンピュータがストップ状態から通常の動作状態に復帰することを言う。この場合、CPUや低周波クロック回路以外の回路も動作を開始する。そのため、CPUを始めとする各種回路の消費電力が急激に増加する。これに伴い、キャパシタの電圧が急激に低下する。その結果、RAMに供給される電圧が閾値電圧VTHまで低下する。ここで言う、閾値電圧VTHとは、RAMがデータを保持するために必要な最低限の電圧を指す。RAMの動作に必要な電力が不足するため、RAMのデータが消失する恐れがある。一方、CPUに供給される電圧も急激に低下する。その結果、CPUの動作に必要な電力が不足するだけではなく、CPUとデータの授受を行うCPU周辺の回路が誤動作しやすくなる。そのため、RAMのデータが不意に書き換えられる恐れがある。そこで、マイクロコンピュータがキャパシタから電源電圧の供給を受けていることを検出することができる技術が望まれている。また、マイクロコンピュータがストップ状態であり、キャパシタによって電源電圧がマイクロコンピュータに供給されている場合、ストップ状態を維持することができる技術が望まれている。以下、[発明を実施するための形態]で使用される符号を括弧内に付記し、[課題を解決するための手段]を説明する。この符号は、[特許請求の範囲]の記載と[発明を実施するための形態]の記載との対応関係を明らかにするために付加されたものである。この符号を[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の半導体集積回路100は、半導体装置1がバッテリBに代わって第1キャパシタC1から電源電圧VDDの供給を受けていることを検出し、前記半導体装置が前記第1キャパシタから前記電源電圧の供給を受けていることを示す検出信号S2を出力する検出回路3と、前記検出信号を前記検出回路から受けた場合、前記半導体装置が待機状態から動作状態へ復帰することを防止する防止回路4とを有する。前記検出回路は、前記第1キャパシタを放電させる第1キャパシタ放電回路30Aと、前記電源電圧を保持する第2キャパシタC2と、前記第2キャパシタを放電させる第2キャパシタ放電回路30Bと、前記第1キャパシタ放電回路による放電後の前記第1キャパシタの第1電圧VC1を、前記第2キャパシタ放電回路による放電後の前記第2キャパシタの第2電圧VC2と比較する比較回路と、前記比較回路による比較の結果、前記第1電圧が前記第2電圧よりも低い場合VC1<VC2、前記検出信号を出力する出力回路33とを有する。好適には、前記第1キャパシタ放電回路30Aは、前記第2キャパシタC2の放電の開始と共に、前記第1キャパシタC1を前記第2キャパシタの第2放電期間ΔT2よりも長い第1放電期間ΔT1放電させる。好適には、本発明の半導体集積回路100は、前記比較回路32による比較の結果、前記第1電圧VC1が前記第2電圧VC2よりも低い場合、クロック信号を所定数カウントするタイマ221を更に有する。前記検出回路3aは、前記半導体装置1aが前記待機状態の解除を指示する待機状態解除信号S1を受けた場合、前記半導体装置が前記第1キャパシタC1から前記電源電圧の供給を受けていることを検出する。前記第1および前記第2放電回路30A、30Bは、前記半導体装置が前記待機状態解除信号を前記タイマのカウント期間ΔTCOUNTに受けた場合、前記第1および前記第2キャパシタC1、C2の放電をそれぞれ停止させる。本発明によれば、マイクロコンピュータがキャパシタから電源電圧の供給を受けていることを検出することができる。また、マイクロコンピュータがストップ状態であり、キャパシタによって電源電圧がマイクロコンピュータに供給されている場合、ストップ状態を維持することができる。以下、本発明の実施の形態を図面に関連づけて説明する。[第1の実施の形態]第1の実施の形態を以下の順序で説明する。1.半導体集積回路を搭載したマイクロコンピュータの概要2.半導体集積回路の動作原理3.半導体集積回路の構成例4.半導体集積回路の動作例1.半導体集積回路を搭載したマイクロコンピュータの概要図1は、第1の実施の形態に係るマイクロコンピュータ1の構成例を示すブロック図である。半導体装置としてのマイクロコンピュータ1は、制御回路2と、検出回路3と、割り込み回路4と、CPU5と、低周波クロック回路6と、メモリ7と、ROMReadOnlyMemory8と、クロック回路9とを有する。本発明の半導体集積回路100は、制御回路2と、検出回路3と、割り込み回路4とで構成されている。割り込み回路4は、防止回路とも呼ばれる。マイクロコンピュータ1は、バッテリBまたは外部キャパシタC1から電源電圧VDDの供給を受ける。その詳細は、以下の通りである。なお、電源電圧VDDとは、閾値電圧VTH以上、マイクロコンピュータ1の定格電圧以下の範囲にある電圧を言う。バッテリBが端子a1およびa2間に接続されている場合、即ち、バッテリBが装着されている場合:この場合、マイクロコンピュータ1は、端子a3を介して、バッテリBから電源電圧VDDの供給を受ける。図1には、バッテリBが装着されている場合が例示されている。バッテリBが端子a1およびa2間に接続されていない場合、即ち、バッテリBが未装着である場合:この場合、マイクロコンピュータ1は、端子a3を介して、バッテリBの代りに外部キャパシタC1から電源電圧VDDの供給を受ける。以下、バッテリBが装着されていることは、マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けていないことと同義であるとする。これとは逆に、バッテリBが未装着であることは、マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けていることと同義であるとする。マイクロコンピュータ1は、動作状態からストップ状態へ遷移するストップ機能を備えている。ストップ状態では、制御回路2と、検出回路3と、割り込み回路4と、CPU5と、低周波クロック回路6とが動作している。ただし、CPU5は、ストップ状態から動作状態に復帰するのに必要な処理のみを行っている。メモリ7と、ROM8と、クロック回路9と、後述の低電圧検出回路図6参照の動作は、それぞれ停止している。なお、全ての実施の形態において、特に断りがない限り、以下の前提のもとで説明を行う。1.始め、マイクロコンピュータ1は、ストップ状態である。2.予め、外部キャパシタC1は、バッテリBによって電源電圧VDDに充電されている。マイクロコンピュータ1は、バッテリBが未装着である場合、ストップ状態を解除する指示を受けたとしても、ストップ状態を維持する。これは、ストップ状態が解除されたときに、CPU5などの消費電力の急激な増加に起因して、メモリ7のデータが消失することを防ぐためである。そこで、マイクロコンピュータ1は、半導体集積回路100を備えている。制御回路2は、ストップ解除信号S1を受けた場合、種々の制御信号CTL1-CTL3、CTL33を検出回路3にそれぞれ出力することにより、検出回路3を制御する。ストップ解除信号S1は、ストップ状態の解除をマイクロコンピュータ1に指示するための信号である。ストップ解除信号S1=Lローレベルの場合に、ストップ状態が解除される。ただし、マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けている場合、ストップ解除信号S1=Lであっても、ストップ状態が維持される。ストップ解除信号S1=Lの発生には、次のような状況が想定されている。マイクロコンピュータ1は、例えば、AV機器などのリモートコントローラに搭載される。使用者がリモートコントローラのバッテリを交換する場合、使用者はリモートコントローラを手に取る。そのとき、使用者の手がリモートコントローラの任意のボタンに触れ、そのボタンが押下されることが多い。ストップ解除信号S1=Lには、バッテリが取り外されたときに、リモートコントローラの任意のボタンの押下によって発生する信号が利用されている。なお、上述のボタンは、バッテリBが新たなものに交換されるまで、複数回押下されることもある。その場合、ストップ解除信号S1=Lは、複数回発生する。検出回路3は、マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けていることを検出する。即ち、検出回路3は、バッテリBが未装着であることを検出する。その際に、検出回路3は、マイクロコンピュータ1へのストップ解除信号S1=Lの入力を契機として検出を行う。検出後、検出回路3は、検出信号S2を割り込み回路4に出力する。検出信号S2は、そのレベルに対応して、2種類ある。検出信号S2=Hハイレベルの場合:マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けていない。即ち、バッテリBが装着されている。検出信号S2=Lローレベルの場合:マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けている。即ち、バッテリBが未装着である。たとえバッテリBが装着されていても、バッテリBの残量が無くなった場合、外部キャパシタC1は、マイクロコンピュータ1へ電源電圧VDDを供給することができない。この場合、マイクロコンピュータ1は、外部キャパシタC1から電源電圧VDDの供給を受けていない。本実施の形態は、この場合にも適用可能である。この場合、検出回路3は、バッテリBの残量があることを検出する。割り込み回路4は、検出回路3から検出信号S2を受けた場合、検出信号S2のレベルに対応して、以下の動作を行う。検出信号S2=Hの場合:この場合、割り込み回路4は、割り込み信号SI=HをCPU5に出力する。割り込み信号SIは、CPU5をストップ状態から動作状態に復帰させるためのハードウェア割り込み信号である。ただし、割り込み回路4は、許可信号SP=HをCPU5から受けた場合に限り、割り込み信号SI=HをCPU5に出力する。許可信号SPは、CPU5への上述の割り込みを許可するための信号である。CPU5は、割り込み信号SI=Hを受けた場合、ストップ状態から動作状態に復帰し、プログラムを実行する。ストップ状態の解除に伴い、マイクロコンピュータ1全体が動作を開始する。検出信号S2=Lの場合:この場合、割り込み回路4は、CPU5への割り込み信号SI=Hを出力しない。したがって、ストップ状態が維持される。即ち、割り込み回路4は、マイクロコンピュータ1がストップ状態から動作状態へ復帰することを防止する。このことにより、メモリ5のデータの消失を防ぐことができる。その上、メモリ5のデータの不意な書き換えも防ぐことができる。それは、ストップ状態の解除により、外部キャパシタC1の急激な電圧の低下が抑制され、マイクロコンピュータ1で消費される電力が抑制されるためである。CPU5は、マイクロコンピュータ1の全体の動作を統括している。本実施の形態において、CPU5の主な動作は、以下の通りである。第1に、CPU5は、許可信号SP=Hを割り込み回路4に出力する。第2に、CPU5は、割り込み信号SI=Hの入力を監視している。CPU5は、割り込み信号SI=Hを割り込み回路4から受けた場合、自ら通常の動作状態に復帰する。そして、CPU5は、動作状態に復帰する指示をメモリ7、ROM8およびクロック回路9に与える。このCPU5の指示により、マイクロコンピュータ1は、ストップ状態から動作状態に復帰する。低周波クロック回路6は、クロック信号CLKをCPU5の指示に基づいて発生させる。クロック信号CLKは、CPU5の動作周波数よりも十分に低い周波数を持つ信号である。低周波クロック回路6は、発生させたクロック信号CLKを制御回路2に出力する。制御回路2は、クロック信号CLKに同期して、種々の制御信号を発生させる。メモリ7は、例えば、RAMRandomAccessMemoryである。メモリ7は、データを電源電圧VDDが供給されている期間保持する。なお、RAMの代りにEPROMErasableProgrammableReadOnlyMemoryを用いることができる。ROM8は、例えば、CPU5が用いるプログラムを格納している。クロック回路9は、CPU5の動作周波数のクロック信号を発生させ、そのクロック信号をCPU5に出力する。マイクロコンピュータ1外部の構成要素について述べる。外部キャパシタC1は、例えば、電解キャパシタである。外部キャパシタC1は、バッテリBが装着されている期間に、保持している電圧を電源電圧VDDまで充電する。外部キャパシタC1の接続関係は、以下の通りである。外部キャパシタC1の正電極板は、端子a1およびa3に接続されている。また、外部キャパシタC1の正電極板は、検出回路3の第1ノードND1図2参照に接続されている。外部キャパシタC1の負電極板は、シャーシグラウンドGNDに接続されている。外部キャパシタC1の静電容量は、バッテリBが未装着である場合に、電源電圧VDDをマイクロコンピュータ1に一時的に供給することができる程度の容量例えば、数十μF程度である。ここで言う、一時的とは、例えば、バッテリBの交換に必要な時間である。その静電容量を鑑みて、外部キャパシタC1は、マイクロコンピュータ1の外部に設けられている。バッテリBは、例えば、一次電池である。バッテリBは、二次電池であってもよく、特に限定されるものではない。バッテリBは、電源電圧VDDをマイクロコンピュータ1に供給する。バッテリBは、脱着自在である。バッテリBが装着されている場合、バッテリBの正極は、端子a1に接続される。バッテリBの負極は、端子a2に接続される。端子a2は、シャーシグラウンドGNDに接続されている。マイクロコンピュータ1の要点は、以下の通りである。バッテリBが未装着である場合、マイクロコンピュータ1は、外部キャパシタC1から電源電圧VDDの供給を受ける。このとき、ストップ状態が解除されると、メモリ7のデータが消失する恐れがある。そこで、検出回路3は、マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けていることを検出する。割り込み回路4は、バッテリBが未装着であることを示す検出信号=Lを受けた場合、マイクロコンピュータ1がストップ解除信号S1=Lを受けたとしても、割り込み信号SI=HをCPU5に出力しない。2.半導体集積回路の動作原理半導体集積回路の動作原理を以下の順序で説明する。2.1.半導体集積回路の基本的な回路構成2.2.半導体集積回路の基本的な動作2.3.考察2.1.半導体集積回路の基本的な回路構成図2は、図1に示す検出回路3および割り込み回路4の回路図である。検出回路3は、内部キャパシタC2と、外部キャパシタ放電回路30Aと、内部キャパシタ放電回路30Bと、比較器32と、出力回路33と、第3スイッチSW3とを有する。外部キャパシタ放電回路30A外部キャパシタ放電回路30Aは、外部キャパシタC1を選択的に放電させる。具体的には、外部キャパシタ放電回路30Aは、以下の構成をとる。外部キャパシタ放電回路30Aは、第1スイッチSW1と、第1抵抗器R1とを有する。第1スイッチSW1は、例えば、ローアクティブのスイッチである。第1スイッチSW1は、第1制御信号CTL1のレベルに基づいて、以下の動作を行う。第1制御信号CTL1=Hハイレベルの場合:この場合、第1スイッチSW1は、第1制御信号CTL1=Hを受けている期間、オフ状態を保持する。第1制御信号CTL1=Lローレベルの場合:この場合、第1スイッチSW1は、第1制御信号CTL1=Lを受けている期間、オン状態を保持する。外部キャパシタ放電回路30A内の接続関係について述べる。第1スイッチSW1の一端は、第1ノードND1に接続されている。第1スイッチSW1の他端は、第1抵抗器R1の一端に接続されている。第1抵抗器R1の他端は、シャーシグラウンドGNDに接続されている。外部キャパシタ放電回路30Aの動作は、以下の通りである。外部キャパシタ放電回路30Aが外部キャパシタC1を放電させる場合:この場合、第1スイッチSW1はオン状態である。ただし、第3スイッチSW3は、オフ状態である。外部キャパシタC1の正電極板に蓄積されている正電荷は、第1抵抗器R1を介してシャーシグラウンドの向きに移動する。即ち、第1抵抗器R1に電流I1が流れる。そのため、外部キャパシタC1が放電し、外部キャパシタC1の電圧VC1は低下する。電圧VC1の低下の程度は、外部キャパシタC1の放電時間、外部キャパシタC1の静電容量、および、第1抵抗器R1の抵抗値に依存する。外部キャパシタ放電回路30Aが外部キャパシタC1の放電を停止させる場合:この場合、第1スイッチSW1はオフ状態である。第1抵抗器R1に電流I1が流れないため、外部キャパシタC1は、放電しない。内部キャパシタC2内部キャパシタC2は、比較器32に入力される基準電圧Vrefを発生させる役割を持つ。内部キャパシタC2の第1電極板は、第2ノードND2に接続されている。内部キャパシタC2の第2電極板-は、シャーシグラウンドGNDに接続されている。内部キャパシタC2の静電容量は、外部キャパシタC1の静電容量よりも小さい。内部キャパシタ放電回路30B内部キャパシタ放電回路30Bは、内部キャパシタC2を選択的に放電させる。具体的には、内部キャパシタ放電回路30Bは、以下の構成をとる。内部キャパシタ放電回路30Bは、第2スイッチSW2と、第2抵抗器R2とを有する。第2スイッチSW2は、例えば、ローアクティブのスイッチである。第2スイッチSW2は、第2制御信号CTL2のレベルに基づいて、第1スイッチSW1と同様の動作を行う。内部キャパシタ放電回路30B内の接続関係について述べる。第2スイッチSW2の一端は、第2ノードND2に接続されている。第2スイッチSW2の他端は、第2抵抗器R2の一端に接続されている。第2抵抗器R2の他端は、シャーシグラウンドGNDに接続されている。内部キャパシタ放電回路30Bの動作は、以下の通りである。内部キャパシタ放電回路30Bが内部キャパシタC2を放電させる場合:この場合、第2スイッチSW2はオン状態である。ただし、第3スイッチSW3は、オフ状態である。内部キャパシタC2の第1電極板に蓄積されている正電荷は、第2抵抗器R2を介してシャーシグラウンドの向きに移動する。即ち、第2抵抗器R2に電流I2が流れる。そのため、内部キャパシタC2が放電し、内部キャパシタC2の電圧VC2は低下する。電圧VC2の低下の程度は、内部キャパシタC2の放電時間、内部キャパシタC2の静電容量、および、第2抵抗器R2の抵抗値に依存する。内部キャパシタ放電回路30Bが内部キャパシタC2の放電を停止させる場合:この場合、第2スイッチSW2はオフ状態である。第2抵抗器R2に電流I2が流れないため、内部キャパシタC2は、放電しない。第3スイッチSW3第3スイッチSW3は、例えば、ローアクティブのスイッチである。第3スイッチSW3は、第3制御信号CTL3のレベルに基づいて、第1スイッチSW1と同様の動作を行う。第3スイッチSW3の接続関係は、以下の通りである。第3スイッチSW3の一端は、第1ノードND1に接続されている。第3スイッチSW3の他端は、第2ノードND2に接続されている。第3スイッチSW3は、基本的に、第1および第2スイッチSW1、SW2がオフ状態の期間、オン状態をとる。このとき、第2キャパシタC2の電圧VC2は、外部キャパシタC1の電圧C1と同じである。比較器32比較器32は、比較電圧VINを非反転入力端子に入力し、基準電圧Vrefを反転入力端子-に入力する。比較器32は、比較電圧VINを基準電圧Vrefと比較する。比較の際、第1から第3スイッチSW1-SW3は、オフ状態である。そのため、比較電圧VINは、外部キャパシタC1の電圧VC1と同じであるVIN=VC1。一方、基準電圧Vrefは、内部キャパシタC2の電圧VC2と同じであるVref=VC2。即ち、比較器32は、外部キャパシタC1の電圧VC1を内部キャパシタC2の電圧VC2と比較する。比較器32は、比較結果に基づいて、以下の動作を行う。電圧VC1が電圧VC2よりも低い場合VC1<VC2:この場合、比較器32は、比較結果信号SR=Hを出力回路33に出力する。なお、電圧VC1が電圧VC2と同じである場合、比較器32は、比較結果信号SR=Hを出力回路33に出力する。電圧VC1が電圧VC2よりも高い場合VC1>VC2:この場合、比較器32は、比較結果信号SR=Lを出力回路33に出力する。比較器32の接続関係は、以下の通りである。比較器32の非反転入力端子は、第1ノードND1に接続されている。比較器32の反転入力端子-は、第2ノードND2に接続されている。比較器32の出力端子は、インバータ330の入力端子に接続されている。出力回路33出力回路33は、インバータ330と、ANDゲート331とを有する。出力回路33内の接続関係は、以下の通りである。インバータ330の入力端子は、比較器32の出力端子に接続されている。ANDゲート331は、2つの入力端子を有する。ANDゲート331の第1入力端子は、インバータ330の出力端子に接続されている。他方、ANDゲート331の第2入力端子は、制御回路2図6参照に接続されている。ANDゲート331の出力端子は、割り込み回路4が有するANDゲート40の第1入力端子に接続されている。インバータ330は、比較器32からの比較結果信号SRを入力する。インバータ330は、比較結果信号SRのレベルを反転させた比較結果信号/SRをANDゲート331の第1入力端子に出力する。詳細は、以下の通りである。比較結果信号SR=Hの場合:この場合、インバータ330は、比較結果信号/SR=LをANDゲート331の第1入力端子に出力する。比較結果信号SR=Lの場合:この場合、インバータ330は、比較結果信号/SR=HをANDゲート331の第1入力端子に出力する。ANDゲート331は、インバータ330からの比較結果信号/SRを第1入力端子に入力する。更に、ANDゲート331は、出力回路制御信号CTL33を第2入力端子に入力する。ANDゲート331は、出力回路制御信号CTL33=Hの場合、比較結果信号/SRを検出信号S2として割り込み回路4に出力する。出力回路制御信号CTL33=Hの場合、出力回路33の要点は、以下の通りである。比較器32からの比較結果信号SR=Lの場合VIN>Vref:この場合、出力回路33は、バッテリBが装着されていることを示す検出信号S2=Hを割り込み回路4に出力する。比較器32からの比較結果信号SR=Hの場合VIN<Vref:この場合、出力回路33は、バッテリBが未装着であることを示す検出信号S2=Lを割り込み回路4に出力する。割り込み回路4割り込み回路4は、ANDゲート40を有する。割り込み回路4の接続関係は、以下の通りである。ANDゲート40は、2つの入力端子を有する。ANDゲート40の第1入力端子は、出力回路33が有するANDゲート331の出力端子に接続されている。他方、ANDゲート40の第2入力端子は、CPU5図6参照に接続されている。ANDゲート40の出力端子は、CPU5に接続されている。ANDゲート40は、ANDゲート331からの検出信号S2を第1入力端子に入力する。更に、ANDゲート40は、CPU5からの許可信号SPを第2入力端子に入力する。ANDゲート40は、許可信号SP=Hの場合、検出信号S2のレベルに基づいて、以下の動作を行う。なお、許可信号SPは、マイクロコンピュータ1がストップ状態に遷移してからストップ状態が解除されるまでの期間、Hに保持されている。これは、マイクロコンピュータ1がストップ状態であるとき、CPU5がANDゲート40への検出信号S2の入力に連動して、許可信号SPをパルス信号のように単発的に出力することが技術的に難しいためである。検出信号S2=Lの場合:この場合、ANDゲート40は、割り込み信号SI=HをCPU5に出力しない。そのため、ストップ状態が維持される。検出信号S2=Hの場合:この場合、ANDゲート40は、割り込み信号SI=HをCPU5に出力する。これにより、ストップ状態が解除される。2.2.半導体集積回路の基本的な動作半導体集積回路の基本的な動作を以下の順序で説明する。2.2.1.バッテリが未装着である場合2.2.2.バッテリが装着されている場合2.2.1.バッテリが未装着である場合図3は、図2に示す半導体集積回路100のタイミングチャートである。ただし、バッテリBは、未装着である。時間t1時間t1にて、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を停止させている。内部キャパシタ放電回路30Bも、内部キャパシタC2の放電を停止させている。このとき、図3CおよびDにそれぞれ示すように、第1および第2制御信号CTL1、CTL2は、それぞれ、Hである。そのため、第1および第2スイッチSW1、SW2は、それぞれ、オフ状態である。なお、第1および第2スイッチSW1、SW2は、時間t3までオフ状態である。これに対し、第3制御信号CTL3は、図3Eに示すように、Lである。そのため、第3スイッチSW3は、オン状態である。なお、第3スイッチSW3は、時間t3までオン状態である。時間t1では、第1および第2ノードND1、ND2間が短絡されている。そのため、内部キャパシタC2は、保持している電圧VC2を外部キャパシタC1の電圧VC1と同じになるまで充電する。予め、外部キャパシタC1が電源電圧VDDに充電されているため、図3Hに示すように、電圧VC1および電圧VC2は、それぞれ、電源電圧VDDである。このことは、外部キャパシタC1の静電容量および内部キャパシタC2の静電容量に依存しない。それは、外部キャパシタC1および内部キャパシタC2が並列接続されているためである。時間t2時間t2にて、図3Bに示すように、マイクロコンピュータ1がストップ解除信号S1=Lを受けたものとする。ストップ解除信号S1のHからLへの立ち下がりは、時間t2におけるクロック信号CLKの立ち上がりから立ち下がりまでの間にある。本実施の形態では、ストップ解除信号S1のHからLへの立ち下がりが分かればよい。そのため、ストップ解除信号S1=Lの期間ΔTS1は、任意である。時間t3時間t3にて、外部キャパシタ放電回路30Aは、クロック信号CLKの立ち上がりに同期して、外部キャパシタC1の放電を開始する。内部キャパシタ放電回路30Bも、そのクロック信号CLKの立ち上がりに同期して、内部キャパシタC2の放電を開始する。図3Cおよび図3Dにそれぞれ示すように、第1および第2制御信号CTL1、CTL2が、そのクロック信号CLKの立ち上がりに同期して、HからLにそれぞれ切り替わる。そのため、第1および第2スイッチSW1、SW2は、オン状態である。これに対し、第3制御信号CTL3が、そのクロック信号CLKの立ち上がりに同期して、LからHに切り替わる。そのため、第3スイッチSW3は、オフ状態である。以上のことから、第1抵抗器R1に電流I1が流れ、外部キャパシタC1が放電する。同様に、第2抵抗器R2に電流I2が流れ、内部キャパシタC2が放電する。図3Hに示すように、外部キャパシタC1の電圧VC1および内部キャパシタC2の電圧VC2が、それぞれ低下し始める。時間t4時間t4にて、内部キャパシタ放電回路30Bは、外部キャパシタ放電回路30Aよりも先に、内部キャパシタC2の放電を停止させる。このとき、第2制御信号CTL2が、第1制御信号CTL1より先に、LからHに切り替わる。そのため、第2スイッチSW2は、オフ状態である。したがって、第2抵抗器R2に流れる電流I2が止まる。図3Hに示すように、内部キャパシタC2は、放電が停止したときの電圧V1を保持している。時間t5時間t5にて、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を停止させる。このとき、第1制御信号CTL1が、LからHに切り替わる。そのため、第1スイッチSW1は、オフ状態である。したがって、第1抵抗器R1に流れる電流I1が止まる。図3Hに示すように、外部キャパシタC1は、放電が停止したときの電圧V2を保持している。図3Cおよび図3Dに示すように、外部キャパシタC1の放電時間ΔT1=t3-t5は、内部キャパシタC2の放電時間ΔT2=t3-t4よりも長いΔT1>ΔT2。したがって、外部キャパシタC1の電圧VC1は、内部キャパシタC2の電圧VC2=V1よりも低い電圧V2まで低下する。ただし、電圧VC1および電圧VC2は、閾値電圧VTHよりは高い。図3Gに示すように、時間t5の時点で、比較器32は、比較電圧VINを基準電圧Vrefと比較している。即ち、比較器32は、外部キャパシタC1の電圧VC1を内部キャパシタC2の電圧VC2と比較している。図3Hに示すように、前者の電圧VC1=V2が、後者の電圧VC2=V1よりも低いVC1<VC2。この場合、比較器32は、比較結果信号SR=Hを出力回路33に出力する。なお、比較結果信号SRのレベルは、電圧VC1<電圧VC2の期間、同じである。時間t6時間t6にて、出力回路制御信号CTL33が、LからHに切り替わる。出力回路制御信号CTL33=Hは、次のクロック信号CLKの立ち上がりである時間t7まで続く。図3Gに示すように、比較結果信号SR=Hのため、出力回路33は、バッテリBが未装着であることを示す検出信号S2=Lを割り込み回路4に出力する。割り込み回路4では、検出信号S2=Lのため、ANDゲート40は、割り込み信号SI=HをCPU5に出力しない。そのため、ストップ状態が維持される。上述したように、第3スイッチSW3は、外部キャパシタC1の放電期間ΔT1および内部キャパシタC2の放電期間ΔT2の開始前にオン状態である。それは、始め、内部キャパシタC2の電圧VC2を外部キャパシタC1の電圧VC1と同じにしておくためである。バッテリBが未装着の場合、放電後の外部キャパシタC1の電圧VC1は、内部キャパシタC2の電圧VC2よりも低下する。検出回路3は、このことを利用して、マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けていることを検出している。また、第3スイッチSW3は、両者の放電期間ΔT1およびΔT2にオフ状態である。それは、その放電期間に第3スイッチSW3がオフ状態であると、外部キャパシタC1の電圧VC1が内部キャパシタC2の電圧VC2と同じになり、両者の電圧同士を比較することができないためである。2.2.2.バッテリBが装着されている場合図4は、図2に示す半導体集積回路100のタイミングチャートである。ただし、バッテリBが装着されている。ここでは、バッテリBが未装着である場合と異なる点について説明する。時間t3までは、半導体集積回路100は、バッテリBが未装着である場合と同様に動作する。時間t3にて、外部キャパシタ放電回路30Aが、外部キャパシタC1の放電を開始する。内部キャパシタ放電回路30Bも、内部キャパシタC2の放電を開始する。ただし、バッテリBが装着されているため、外部キャパシタC1は、保持している電圧VC1を電源電圧VDDまで充電し続けている。その結果、図4Hに示すように、時間t4以降も、外部キャパシタC1の電圧VC1は、電源電圧VDDから低下しない。時間t5にて、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を停止させる。このとき、比較器32は、外部キャパシタC1の電圧VC1を内部キャパシタC2の電圧VC2と比較する。図4Hに示すように、前者の電圧VC1=VDDは、後者の電圧VC2=V2よりも高いVC1>VC2。この場合、比較器32は、比較結果信号SR=Lを出力回路33に出力する。時間t6にて、図4Gに示すように、比較結果信号SRLのため、出力回路33は、バッテリBが装着されていることを示す検出信号S2=Hを割り込み回路4に出力する。検出信号S2Hのため、割り込み回路4では、ANDゲート40が、割り込み信号SI=HをCPU5に出力する。これにより、ストップ状態が解除される。2.3.考察半導体集積回路100について考察する。図5は、一般的な並列RC回路図である。抵抗器RとキャパシタCとの間には、スイッチSWが設けられている。初期状態時間t=0にて、スイッチSWは、オフ状態である。キャパシタCは、初期電圧V0例えば、V0=VDDを保持している。その後、スイッチSWがオフ状態からオン状態に切り替わったとき、抵抗器Rに電流Iが流れる。抵抗器Rの抵抗値R、キャパシタCの静電容量Cを用いて、任意の時間tにおけるキャパシタCの電圧VCは、次式で表される。数1VC=V0×exp-t/R×C1スイッチSWがトランジスタで構成された場合、オン抵抗が存在する。この場合、オン抵抗RONと抵抗器Rの抵抗値Rとの合成抵抗値RONRが1式の抵抗値Rとなる。バッテリBが未装着である場合を例に挙げる。先ず、図2にそれぞれ示す外部キャパシタC1および外部キャパシタ放電回路30Aに着目する。本実施の形態では、外部キャパシタC1の静電容量C1、第1抵抗器R1の抵抗値R1および外部キャパシタC1の放電期間ΔT1が、以下のように設定されている。言うまでもなく、静電容量C1を始めとする各値は、一例に過ぎない。ここでは、第1スイッチSW1がトランジスタで構成され、そのオン抵抗が抵抗値R1に含まれているとする。放電期間ΔT1は、クロック信号CLKの1周期に相当する。静電容量C1=47μF抵抗値R1=100Ω放電期間ΔT1=100μs第1放電回路30Aが外部キャパシタC1を放電期間ΔT1=100μs放電させたとき、放電後の外部キャパシタC1の電圧VC1は、1式を用いて算出される。ここで、初期電圧V0は、電源電圧VDD=2.5Vであるとする。数2VC1=VDD×exp-t/R1×C1=2.5V×exp-100μs/100Ω×47μF≒2.447V22式により、電圧VC1が電源電圧VDD=2.5Vから約52.6mV低下していることが分かる。電圧VC1≒2.447Vは、図3Hに示す電圧V1に対応する。次に、図2にそれぞれ示す内部キャパシタC2および内部キャパシタ放電回路30Bに着目する。本実施の形態では、内部キャパシタC2の静電容量C2、第2抵抗器R2の抵抗値R2および内部キャパシタC2の放電期間ΔT2が、以下のように設定されている。なお、放電期間ΔT2は、後述のインバータ遅延回路23図7参照の特性に依存する。ここでも、第2スイッチSW2がトランジスタで構成され、そのオン抵抗が抵抗値R2に含まれているとする。静電容量C2=20pF抵抗値R2=250kΩ放電期間ΔT2=50ns内部キャパシタ放電回路30Bが内部キャパシタC2を放電期間ΔT2=50ns放電させたとき、放電後の内部キャパシタC2の電圧VC2は、1式を用いて算出される。ここで、初期電圧V0は、電源電圧VDD=2.5Vであるとする。数3VC2=VDD×exp-t/R2×C2=2.5V×exp-50ns/250kΩ×20pF≒2.475V33式により、電圧VC2が電源電圧VDD=2.5Vから約24.9mV低下していることが分かる。なお、電圧VC2≒2.475Vは、図3Hに示す電圧V2に対応する。2式および3式により、両者の電圧差ΔVは、以下の通りである。数4ΔV=VC2-VC1=2.475V-2.447V=28mV4外部キャパシタ放電回路30Aが外部キャパシタC1を放電期間ΔT1放電させ、内部キャパシタ放電回路30Bが内部キャパシタC2を放電期間ΔT2放電させることで、4式に示す電圧差ΔV=28mVが発生する。電圧差ΔVが発生するので、外部キャパシタC1の電圧VC1が内部キャパシタC2の電圧VC2よりも小さければ、バッテリBが未装着であることが分かる。これに対し、バッテリBが装着されている場合、外部キャパシタ放電回路30Aが外部キャパシタC1を放電期間ΔT1放電させても、放電後の外部キャパシタC1の電圧VC1は、電源電圧VDD=2.5Vから低下しない。したがって、外部キャパシタC1の電圧VC1が内部キャパシタC2の電圧VC2よりも大きければ、バッテリBが装着されていることが分かる。上述したように、外部キャパシタ放電回路30Aは、内部キャパシタC2の放電の開始と共に、外部キャパシタC1を内部キャパシタC2の放電期間ΔT2よりも長い放電期間ΔT1放電させる。この理由について説明する。バッテリBの電源電圧VDDを保持するため、外部キャパシタC1の静電容量C1は、数十μF程度である必要がある。この静電容量を持つキャパシタをマイクロコンピュータ1の内部に設けることは、実用的ではない。そのため、外部キャパシタC1は、マイクロコンピュータ1の外部に設けられている。本実施の形態は、すでにマイクロコンピュータ1の外部に設けられている外部キャパシタC1を利用することを特徴としている。本実施の形態は、マイクロコンピュータ1自身が外部キャパシタC1からの電源電圧VDDの供給を受けていることを検出するため、外部キャパシタ放電回路30Aや内部キャパシタ放電回路30Bなどがマイクロコンピュータ1の内部に設けられている。しかしながら、内部キャパシタC2を半導体集積回路としてマイクロコンピュータ1の内部に作製する場合、電極板の面積を広くとることが難しい。必然的に、内部キャパシタC2の静電容量C2=20pFを、外部キャパシタC1の静電容量C1=47μFよりも小さくとる必要がある。この事情を鑑みて、2つのキャパシタの放電後に電圧差ΔVが発生するように、2つのキャパシタの各静電容量C1、C2や2つの抵抗器の各抵抗値R1、R2が設定されている。仮に、外部キャパシタC1の放電期間ΔT1が内部キャパシタC2の放電期間ΔT2と同じに設定されたとする。前者の静電容量C1と後者の静電容量C2の間には、およそ106倍の差がある。そのため、放電時間を短く設定するほど、外部キャパシタ放電回路30A内の合成抵抗値R1RONが小さくなるように数Ω程度、第1抵抗器R1の抵抗値を設定する必要がある。その結果、電圧差Δに誤差が生じやすくなり、検出回路3の検出に誤りが生じる恐れがある。逆に、放電時間を長く設定するほど、第2抵抗器R2の抵抗値を大きくとる必要がある。したがって、第2抵抗器R2の面積を大きくとらなければならないという欠点がある。そこで、本実施の形態では、第1抵抗器R1に起因した誤差を防止しつつ、第2抵抗器R2の抵抗値をできるだけ小さくとるため、外部キャパシタC1の放電期間ΔT1が内部キャパシタC2の放電期間ΔT2よりも長く設定されている。3.半導体集積回路の構成例半導体集積回路の構成例を以下の順序で説明する。3.1.半導体集積回路の詳細な回路構成3.2.制御回路の構成例3.1.半導体集積回路の詳細な回路構成図6は、図1に示すマイクロコンピュータ1の詳細な構成例を示す回路図である。半導体集積回路の動作原理で示した事項との相違点は、以下の通りである。第1に、第1から第3トランジスタTR1-TR3が、第1から第3スイッチSW1-SW3としてそれぞれ用いられている。第2に、マイクロコンピュータ1が低電圧検出回路10を更に有する。第3に、割り込み回路4が、第1ANDゲート40に加え、第2ANDゲート41を有する。第1の点について説明する。第1から第3トランジスタTR1-TR3は、それぞれ、例えば、Pチャネル型MOSMetalOxideSemiconductorトランジスタである。第1から第3トランジスタTR1-TR3は、ソースと、ドレインと、ゲートとをそれぞれ有する。なお、第1から第3トランジスタTR1-TR3の代りに、例えば、PNP型トランジスタをそれぞれ用いることもできる。第1トランジスタTR1第1トランジスタTR1は、外部キャパシタ放電回路30Aに設けられている。第1トランジスタTR1のソースは、第1ノードND1に接続されている。第1トランジスタTR1のドレインは、第1抵抗器R1の一端に接続されている。第1トランジスタTR1のゲートは、制御回路2に接続されている。第1トランジスタTR1は、ゲートに入力される第1制御信号CTL1のレベルに基づいて、以下の動作を行う。第1制御信号CTL1=Hの場合:この場合、第1トランジスタTR1は、第1制御信号CTL1=Hを受けている期間、オフ状態を保持する。第1制御信号CTL1=Lの場合:この場合、第1トランジスタTR1は、第1制御信号CTL1=Lを受けている期間、オン状態を保持する。第2トランジスタTR2第2トランジスタTR2は、内部キャパシタ放電回路30Bに設けられている。第2トランジスタTR2のソースは、第2ノードND2に接続されている。第2トランジスタTR2のドレインは、第2抵抗器R2の一端に接続されている。第2トランジスタTR2のゲートは、制御回路2に接続されている。第2トランジスタTR2は、ゲートに入力される第2制御信号CTL2のレベルに基づいて、以下の動作を行う。第2制御信号CTL2=Hの場合:この場合、第2トランジスタTR2は、第2制御信号CTL2=Hを受けている期間、オフ状態を保持する。第2制御信号CTL2=Lの場合:この場合、第2トランジスタTR2は、第2制御信号CTL2=Lを受けている期間、オン状態を保持する。第3トランジスタTR3第3トランジスタTR3は、第1および第2ノードND1、ND2の間に設けられている。第3トランジスタTR3のソースは、第1ノードND1に接続されている。第3トランジスタTR3のドレインは、第2ノードND2に接続されている。第3トランジスタTR3のゲートは、制御回路2に接続されている。第3トランジスタTR3は、ゲートに入力される第3制御信号CTL3のレベルに基づいて、以下の動作を行う。第3制御信号CTL3=Hの場合:この場合、第3トランジスタTR3は、第3制御信号CTL3=Hを受けている期間、オフ状態を保持する。第3制御信号CTL3=Lの場合:この場合、第3トランジスタTR3は、第3制御信号CTL3=Lを受けている期間、オン状態を保持する。低電圧検出回路10第2の点について説明する。例えば、バッテリBが抜き取られた場合、外部キャパシタC1は、マイクロコンピュータ1に電源電圧VDDを供給する。このとき、外部キャパシタC1の電圧VC1が閾値電圧VTH以下に低下すると、メモリ7に供給される電圧も閾値電圧VTH以下に低下する。メモリ7の動作に必要な電力が不足するため、RAMのデータが消失する恐れがある。そこで、低電圧検出回路10は、マイクロコンピュータ1が動作状態である上、外部キャパシタC1の電圧VC1またはCPU5の動作電圧VCPUが閾値電圧VTH以下まで低下した場合、割り込み回路4にCPU5へ割り込みをかけさせる。この割り込みは、CPU5を動作状態からストップ状態に遷移させるためのものである。具体的には、低電圧検出回路10は、外部キャパシタC1の電圧VC1と、CPU5の動作電圧VCPUとを入力する。低電圧検出回路10は、電圧VC1または動作電圧VCPUが閾値電圧VTH以下まで低下した場合、検出信号S3=Hを割り込み回路4が有する第2ANDゲート41の第1入力端子に出力する。検出信号S3は、電圧VC1または動作電圧VCPUが閾値電圧VTH以下まで低下したことを示す信号である。割り込み回路4第3の点について説明する。割り込み回路4は、CPU5へ2種類の割り込みを行う。1つ目は、ストップ状態であるマイクロコンピュータ1を動作状態に復帰させるための割り込みである。2つ目は、動作状態であるマイクロコンピュータ1をストップ状態に遷移させるための割り込みである。第1ANDゲート40は、1つ目の割り込みを行う。第1ANDゲート40の接続関係および動作については、上述した通りである。第1許可信号SP1=H、かつ、検出信号S2=Lの場合、割り込み回路4は、割り込み信号SI1=HをCPU5に出力しない。なお、第1許可信号SP1は、上述の許可信号SPと同じものである。第1割り込み信号SI1は、上述の割り込み信号SIと同じものである。第2ANDゲート41は、2つ目の割り込みを行う。具体的には、第2ANDゲート41は、2つの入力端子を有する。第2ANDゲート41の第1入力端子は、低電圧検出回路10の出力側に接続されている。他方、第2ANDゲート41の第2入力端子は、CPU5に接続されている。第2ANDゲートの動作は、以下の通りである。第2ANDゲート41は、低電圧検出回路10からの検出信号S3を第1入力端子に入力する。更に、第2ANDゲート41は、CPU5からの第2許可信号SP2を第2入力端子に入力する。第2ANDゲート41は、検出信号S3=H、かつ、第2許可信号SP2=Hの場合、第2割り込み信号SI2=HをCPU5に出力する。CPU5は、割り込み回路4から第2割り込み信号SI2=Hを受けた場合、動作状態からストップ状態に遷移する指示をメモリ7などに与える。その結果、マイクロコンピュータ1は、動作状態からストップ状態に遷移する。3.2.制御回路の構成例制御回路を以下の順序で説明する。3.2.1.制御回路の回路構成3.2.2.制御回路の動作例3.2.1.制御回路の回路構成図7は、図6に示す制御回路2の回路図である。第1に、制御回路2は、第1から第3制御信号CTL1-CTL3を発生させ、第1から第3トランジスタTR1-TR3のオン状態/オフ状態をそれぞれ制御する。第2に、制御回路2は、出力回路制御信号CTL33を発生させ、出力回路33を制御する。制御回路2の構成は、以下の通りである。制御回路2は、第1から第5フリップフロップF1-F5と、第1インバータ21と、第1ANDゲート22と、インバータ遅延回路23と、第1NANDゲート24と、第2インバータ25と、第2NANDゲート26と、第3インバータ27と、第2ANDゲート28と、ORゲート29とを有する。タイミング検出回路20は、第1インバータ21と、第1ANDゲート22と、第1フリップフロップF1とで構成されている。第1から第5フリップフロップF1-F5第1から第5フリップフロップF1-F5は、それぞれ、例えば、D型フリップフロップである。具体的には、第1から第5フリップフロップF1-F5は、入力端子Dと、クロック入力端子CLと、出力端子Qと、リセット端子Rとをそれぞれ有する。具体的には、以下の通りである。第1フリップフロップF1は、第1ANDゲート22からのストップ解除信号/S1をクロック端子CL1に入力する。ストップ解除信号/S1は、第1インバータ21がストップ解除信号S1のレベルを反転させたものである。第1フリップフロップF1は、ストップ解除信号/S1の立ち上がりに同期して、入力端子D1に入力した信号S5=Hをラッチする。第1フリップフロップF1は、ラッチしている信号S5=Hを出力端子Q1に出力する。第2フリップフロップF2は、クロック信号CLKの立ち上がりに同期して、入力端子D2に入力した第1フリップフロップF1の出力Q1とするをラッチする。第2フリップフロップF2は、ラッチしている出力Q1を第2フリップフロップF2の出力Q2とするとして出力端子Q2に出力する。なお、第2フリップフロップF2は、出力Q2を第3制御信号CTL3として第3トランジスタTR3のゲートに出力する。第3フリップフロップF3は、クロック信号CLKの立ち上がりに同期して、入力端子D3に入力した第2フリップフロップF2の出力Q2をラッチする。第3フリップフロップF3は、ラッチしている出力Q2を第3フリップフロップF3の出力Q3とするとして出力端子Q3に出力する。第4フリップフロップF4は、クロック信号CLKの立ち上がりに同期して、入力端子D4に入力した第3フリップフロップF3の出力Q3をラッチする。第4フリップフロップF4は、ラッチしている出力Q3を第4フリップフロップF4の出力Q4とするとして出力端子Q4に出力する。第5フリップフロップF5は、クロック信号CLKの立ち上がりに同期して、入力端子D5に入力した第4フリップフロップF4の出力Q4をラッチする。第5フリップフロップF5は、ラッチしている出力Q4を第5フリップフロップF5の出力Q5とするとして、ORゲート29の第1入力端子と第3インバータ27の入力端子とに出力する。上述したように、第2から第5フリップフロップF2-F5は、クロック信号CLKに同期して前段のフリップフロップの出力をラッチする。これに対し、第1フリップフロップF1は、クロック信号CLKではなく、ストップ解除信号/S1の立ち上がりに同期して信号S5をラッチする。第1から第5フリップフロップF1-F5は、リセット信号RST=H、または、フリップフロップF5の出力Q5=HをORゲート29を介してリセット端子R1-R5にそれぞれ入力した場合、その時点で、ラッチしているレベルをLにリセットする。なお、リセット信号RSTは、初期状態において、マイクロコンピュータ1の外部から制御回路2に入力される。したがって、初期状態では、第1から第5フリップフロップF1-F5は、Lにリセットされている。タイミング検出回路20タイミング検出回路20は、マイクロコンピュータ1がストップ解除信号S1=Lを受けたタイミングを検出する役割を持つ。タイミング検出回路20は、ストップ解除信号S1の立ち下がりに同期してHをラッチする。このラッチにより、第1から第3制御信号CTL1-CTL3と、出力回路制御信号CTL33とを発生させるタイミングを得ることができる。タイミング検出回路20は、以下の構成をとる。第1インバータ21は、ストップ解除信号S1を入力する。第1インバータ21は、ストップ解除信号S1のレベルを反転させたストップ解除信号/S1を第1ANDゲート22の第1入力端子に出力する。第1ANDゲート22は、2つの入力端子を有する。第1ANDゲート22は、第1インバータ21からのストップ解除信号/S1を第1入力端子に入力する。更に、第1ANDゲート22は、CPU5からの制御回路制御信号S4を第2入力端子に入力する。制御回路制御信号S4は、制御回路2を動作させるための制御信号である。制御回路制御信号S4は、マイクロコンピュータ1が動作状態からストップ状態に遷移したときに発生し、ストップ状態が解除されるまでの期間、Hに保持される。第1ANDゲート22は、制御回路制御信号S4のレベルに基づいて、以下の動作を行う。制御回路制御信号S4=Hの場合:この場合、第1ANDゲート22は、ストップ解除信号/S1を第1フリップフロップF1のクロック端子C1に出力する。したがって、制御回路2が動作する。制御回路制御信号S4=Lの場合:この場合、第1ANDゲート22は、ストップ解除信号/S1を第1フリップフロップF1のクロック端子C1に出力しない。したがって、制御回路2が動作しない。インバータ遅延回路23は、放電期間ΔT2を発生させる役割を持つ。インバータ遅延回路23は、第2フリップフロップF2の出力Q2を入力端子に入力する。インバータ遅延回路23は、出力Q2のレベルを反転させた出力/Q2を、出力Q2の入力から放電期間ΔT2程度遅延させて、第1NANDゲート24の第1入力端子に出力する。第1NANDゲート24は、2つの入力端子を有する。第1NANDゲート24は、インバータ遅延回路23からの出力/Q2を第1入力端子に入力する。更に、第1NANDゲート24は、フリップフロップF2の出力Q2を第2入力端子に入力する。第1NANDゲート24は、2つの入力レベルに基づいて、以下の動作を行う。出力/Q2=H、かつ、出力Q2=Hの場合:この場合、第1NANDゲート24は、否定論理積/Q2Q2=Lを第2制御信号CTL2=Lとして第2トランジスタTR2のゲートに出力する。出力/Q2=H、かつ、出力Q2=H以外の場合:この場合、第1NANDゲート24は、否定論理積/Q2Q2=Hを第2制御信号CTL2=Hとして第2トランジスタTR2のゲートに出力する。第2インバータ25は、第3フリップフロップF3の出力Q3を入力端子に入力し、出力Q3のレベルを反転させた出力/Q3を第2NANDゲート26の第2入力端子に出力する。第2NANDゲート26は、2つの入力端子を有する。第2NANDゲート26は、第2フリップフロップF2の出力Q2を第1入力端子に入力する。更に、第2NANDゲート24は、第2インバータ25からの出力/Q3を第2入力端子に入力する。第2NANDゲート26は、2つの入力レベルに基づいて、以下の動作を行う。出力Q2=H、かつ、出力/Q3=Hの場合:この場合、第2NANDゲート26は、否定論理積Q2/Q3=Lを第1制御信号CTL1=Lとして、第1トランジスタTR1のゲートに出力する。出力Q2=H、かつ、出力/Q3=H以外の場合:この場合、第2NANDゲート26は、否定論理積Q2/Q3=Hを第1制御信号CTL1=Hとして、第1トランジスタTR1のゲートに出力する。第3インバータ27は、第5フリップフロップF5の出力Q5を入力端子に入力し、出力Q5のレベルを反転させた出力/Q5を第2ANDゲート28の第1入力端子に出力する。第2ANDゲート28は、2つの入力端子を有する。第2ANDゲート28は、第3インバータ27からの出力/Q5を第1入力端子に入力する。更に、第2ANDゲート28は、第4フリップフロップF4の出力Q4を第2入力端子に入力する。第2ANDゲート28は、2つの入力レベルに基づいて、以下の動作を行う。出力Q4=H、かつ、出力/Q5=Hの場合:この場合、第2ANDゲート28は、論理積Q4/Q5=Hを出力回路制御信号CTL33=Hとして、出力回路33が有するANDゲート331の第2入力端子に出力する。出力Q4=H、かつ、出力/Q5=H以外の場合:この場合、第2ANDゲート28は、論理積Q4/Q5=Lを出力回路制御信号CTL33=Lとして、上述のANDゲート331の第2入力端子に出力する。ORゲート29は、2つの入力端子を有する。ORゲート29は、フリップフロップF5の出力Q5を第1入力端子に入力する。更に、ORゲート29は、リセット信号RST=Hを第2入力端子に入力する。ORゲート29は、出力Q5=H、または、リセット信号RST=Hの場合、いずれか一方を第1から第5フリップフロップF5のリセット端子R1-R5にそれぞれ出力する。3.2.2.制御回路の動作例図8は、図7に示す制御回路2の動作例を示すタイミングチャートである。図8に示す時間t0-t7は、図3に示す時間t0-t7にそれぞれ対応している。時間t0時間t0にて、リセット信号RST=Hが制御回路2に入力される。第1から第5フリップフロップF1-F5は、ORゲート29を介して、リセット信号RST=Hをリセット端子R1-R5にそれぞれ入力する。そのため、第1から第5フリップフロップF1-F5は、ラッチしているレベルをLにリセットする。このとき、第1から第3制御信号CTL1-CTL3は、図8KからMにそれぞれ示すレベルをとる。出力回路制御信号CTL33は、図8Nに示すレベルをとる。出力Q2=L、かつ、出力/Q3=Hのため、第2NANDゲート26は、否定論理積Q2/Q3=Hを第1制御信号CTL1=Hとして第1トランジスタTR1のゲートに出力する。出力Q2=L、かつ、出力/Q2=Hのため、第1NAND回路24は、否定論理積/Q2Q2=Hを第2制御信号CTL2=Hとして第2トランジスタTR2のゲートに出力する。第2フリップフロップF2は、出力Q2=Lを第3制御信号CTL3=Lとして第3トランジスタTR3のゲートに出力する。出力Q4=L、かつ、出力/Q5=Hのため、第2ANDゲート28は、論理積Q4/Q5=Lを出力回路制御信号CTL33=Lとして出力回路33が有するANDゲート331の第2入力端子に出力する。時間t1時間t1にて、図8Bに示すように、CPU5は、制御回路制御信号S4=Hを第1ANDゲート22の第2入力端子に出力する。制御回路制御信号S4=Hのため、制御回路2が動作を開始する。以後、制御回路制御信号S4は、Hに保持される。時間t2時間t2にて、図8Cに示すように、マイクロコンピュータ1がストップ解除信号S1=Lを受けたと仮定する。このとき、タイミング検出回路20は、ストップ解除信号S1=Lを検出し、信号S5=Hをラッチする。具体的には、図8Dに示すように、第1フリップフロップF1が、ストップ解除信号/S1の立ち上がりに同期して、信号S5=Hをラッチする。したがって、図8Eに示すように、第1フリップフロップF1の出力Q1は、Hである。時間t3第2フリップフロップF2に着目する。時間t3にて、第2フリップフロップF2は、図8Aに示すように、クロック信号CLKの立ち上がりに同期して、第1フリップフロップF1の出力Q1=Hをラッチする。したがって、図8Fに示すように、第2フリップフロップF2の出力Q2は、Hである。第2フリップフロップF2は、図8Mに示すように、出力Q2=Hを第3制御信号CTL3=Hとして第3トランジスタTR3のゲートに出力する。続いて、第1NAND回路24に着目する。第1NAND回路24は、インバータ遅延回路23からの出力/Q2と、第2フリップフロップF2からの出力Q2とをそれぞれ入力する。ただし、インバータ遅延回路23は、出力/Q2を時間t3から放電期間ΔT2程度遅延させて第1NANDゲート24の第1入力端子に出力する。そのため、時間t3からt4では、図8Gに示すように、出力/Q2は、Hである。このとき、出力/Q2=H、かつ、出力Q2=Hのため、第1NANDゲート24は、否定論理積/Q2Q2=Lを第2制御信号CTL2=Lとして第2トランジスタTR2のゲートに出力する。時間t4時間t4にて、インバータ遅延回路23は、出力/Q2=Lを時間t3から放電期間ΔT2程度遅延させて第1NANDゲート24の第1入力端子に出力する。このとき、出力/Q2=L、かつ、出力Q2=Hのため、第1NANDゲート24は、否定論理積/Q2Q2=Hを第2制御信号CTL2=Hとして第2トランジスタTR2のゲートに出力する。時間t5第3フリップフロップF3に着目する。時間t5にて、第3フリップフロップF3は、クロック信号CLKの立ち上がりに同期して、第2フリップフロップF2の出力Q2=Hをラッチする。したがって、図8Hに示すように、第3フリップフロップF3の出力Q3は、Hである。続いて、第2NANDゲート26に着目する。第2NANDゲート26は、第2フリップフロップF2の出力Q2と、第2インバータ25からの出力/Q3とをそれぞれ入力する。出力Q2=H、かつ、出力/Q3=Lのため、第2NANDゲート26は、否定論理積Q2/Q3=Hを第1制御信号CTL1=Hとして第1トランジスタTR1のゲートに出力する。時間t6第4フリップフロップF4に着目する。時間t6にて、第4フリップフロップF4は、クロック信号CLKの立ち上がりに同期して、第3フリップフロップF3の出力Q3=Hをラッチする。したがって、図8Iに示すように、第4フリップフロップF4の出力Q4は、Hである。続いて、第2ANDゲート28に着目する。第2ANDゲート28は、第4フリップフロップF4の出力Q4と、第3インバータ27からの出力/Q5とをそれぞれ入力する。この時点では、図8Jに示すように、第5フリップフロップF5の出力Q5は、Lである。出力Q4=H、かつ、出力/Q5=Hのため、第2ANDゲート28は、論理積Q4/Q5=Hを出力回路御信号CTL33=Hとして出力回路33が有するANDゲート331の第2入力端子に出力する。時間t7第5フリップフロップF5に着目する。時間t7にて、第5フリップフロップF5は、クロック信号CLKの立ち上がりに同期して、第4フリップフロップF4の出力Q4=Hをラッチする。したがって、図8Jに示すように、第5フリップフロップF5の出力Q5は、Hである。ORゲート29は、第5フリップフロップF5の出力Q5の立ち上がりに同期して、出力Q5=Hを第1から第5フリップフロップF5のリセット端子R1-R5にそれぞれ出力する。第1から第5フリップフロップF1-F5は、ラッチしているレベルをLにリセットする。時間t8時間t8にて、制御回路2は、時間t0におけるレベルの第1から第3制御信号CLT1-CLT3を発生させる。その上、制御回路2は、時間t0における出力回路制御信号CTL33を発生させる。即ち、制御回路2は、第1から第3制御信号CLT1-CLT3と、出力回路制御信号CTL33とを初期状態t0に初期化する。以上のことから、第5フリップフロップF5が2つの役割を果たすことが分かる。1つ目は、検出信号S2の出力の終了を検出することである。2つ目は、その終了を検出した後、第1から第3制御信号CLT1-CLT3と、出力回路制御信号CTL33とを初期化することである。以上述べたように、タイミング検出回路20がストップ解除信号S1の入力を検出すると、制御回路2は、第2から第5フリップフロップF2-F5の出力Q2-Q5に基づいて、第1から第3制御信号CLT1-CLT3と、出力回路制御信号CTL33とを発生させる。したがって、ストップ解除信号S1がHからLへ切り替わるタイミングが分かればよい。そのため、制御回路2の動作は、ストップ解除信号S1=Lの期間ΔTS1に依存しない。4.半導体集積回路の動作例図9は、図6に示す半導体集積回路100のタイミングチャートである。期間Taでは、バッテリBが未装着であると仮定する。期間Tbでは、バッテリBが装着されていると仮定する。以下、図3および図4を用いて説明した半導体集積回路100の基本的な動作と、図8を用いて説明した制御回路2の動作とを踏まえて説明する。期間Ta:バッテリBが未装着の場合時間t1先ず、バッテリBが未装着である期間Taについて説明する。時間t1にて、図9Bに示すように、CPU5は、制御回路制御信号S4=Hをタイミング検出回路20に出力する。制御回路制御信号S4=Hのため、制御回路2が動作を開始する。更に、CPU5は、第1許可信号SP1=Hを割り込み回路4に出力する。時間t2時間t2にて、図9Cに示すように、マイクロコンピュータ1がストップ解除信号S1=Lを受けたと仮定する。タイミング検出回路20は、ストップ解除信号S1=Lを検出する。図9Dに示すように、タイミング検出回路20は、ストップ解除信号/S1の立ち上がりに同期して、信号S5=Hをラッチする。時間t3時間t3にて、外部キャパシタ放電回路30Aは、クロック信号CLKの立ち上がりに同期して、外部キャパシタC1の放電を開始する。このとき、図9Eに示すように、第1制御信号CTL1がHからLに切り替わるため、第1トランジスタTR1は、オン状態である。図9Mに示すように、外部キャパシタC1の電圧VC1が低下し始める。内部キャパシタ放電回路30Bも、そのクロック信号CLKの立ち上がりに同期して、内部キャパシタC2の放電を開始する。このとき、図9Fに示すように、第2制御信号CTL2がHからLに切り替わるため、第2トランジスタTR2は、オン状態である。図9Mに示すように、内部キャパシタC2の電圧VC2が低下し始める。ただし、図9Gに示すように、第3制御信号CTL3は、時間t8までHである。したがって、その期間、第3トランジスタTR3は、オフ状態である。時間t4時間t4にて、内部キャパシタ放電回路30Bは、外部キャパシタ放電回路30Aよりも先に、内部キャパシタC2の放電を停止させる。このとき、図9Fに示すように、第2制御信号CTL2がLからHに切り替わるため、第2トランジスタTR2は、オフ状態である。内部キャパシタC2は、図9Mに示すように、放電が停止したときの電圧V1を保持している。時間t5時間t5にて、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を停止させる。このとき、図9Eに示すように、第1制御信号CTL1がLからHに切り替わるため、第1トランジスタTR1は、オフ状態である。外部キャパシタC1は、図9Mに示すように、放電が停止したときの電圧V2を保持している。比較器32は、外部キャパシタC1の電圧VC1を内部キャパシタC2の電圧VC2と比較している。図9Mに示すように、前者の電圧VC1=V2が、後者の電圧VC2=V1よりも低いVC1<VC2。この場合、比較器32は、図9Iに示すように、比較結果信号SR=Hを出力回路33に出力する。時間t6時間t6にて、制御回路2は、図9Hに示すように、出力回路制御信号CTL33=Hを出力回路33に出力する。出力回路33は、比較結果信号SR=Hのため、バッテリBが未装着であることを示す検出信号S2=Lを割り込み回路4に出力する。CPU5は、図9Jに示すように、第1許可信号SP1=Hを割り込み回路4に出力している。図9Kに示すように、第1許可信号SP1=H、かつ、検出信号S2=Lであるので、割り込み回路4は、割り込み信号SI1=HをCPU5に出力しない。したがって、ストップ状態が維持される。時間t7時間t7にて、図9Lに示すように、第5フリップフロップF5の出力Q5がLからHに切り替わる。このとき、第1から第5フリップフロップF1-F5は、出力Q5=Hをリセット端子R1-R5にそれぞれ入力し、ラッチしているHをLにリセットする。この時点で、第1から第3制御信号CTL1-CTL3は、それぞれHである。そのため、第1から第3トランジスタTR1-TR3は、それぞれオフ状態である。したがって、図9Mに示すように、外部キャパシタC1の電圧VC1=V2は、内部キャパシタC2の電圧VC2=V1よりも低いVC1<VC2。時間t8時間t8にて、制御回路2は、図9EからHにそれぞれ示すように、第1から第3制御信号CLT1-CLT3と、出力回路制御信号S33とを初期化する。初期化により、第1から第3トランジスタTR1-3は、初期状態と同じ状態である。第3トランジスタTRがオン状態であるため、図9Mに示すように、内部キャパシタC2の電圧VC2が、電圧V1から低下し始める。時間t9時間t9においても、バッテリBが未装着である場合、内部キャパシタC2の電圧VC2は、外部キャパシタC1の電圧VC1と同じ電圧V2まで低下する。この時点で、図9Cに示すように、マイクロコンピュータ1が再びストップ解除信号S1=Lを受けたと仮定する。時間t10-t16以後、半導体集積回路100は、時間t1からt8までの動作と同様の動作を繰り返す。時間t11にて、放電後の内部キャパシタC2の電圧VC2は、図9Mに示すように、電圧V2よりも低い電圧V3まで低下する。時間t12にて、放電後の外部キャパシタC1の電圧VC1は、図9Mに示すように、電圧V3よりも低い電圧V4まで低下する。ただし、電圧V4は、閾値電圧VTHより高い。外部キャパシタC1の電圧VC1=V4が、内部キャパシタC2の電圧VC2=V3よりも低いVC1<VC2。そのため、比較器32は、図9Iに示すように、比較結果信号SR=Hを出力回路33に出力する。時間t13にて、第1許可信号SP1=Hであり、かつ、検出信号S2=Lのため、割り込み回路4は、割り込み信号SI1=HをCPU5に出力しない。したがって、ストップ状態が維持される。時間t14にて、図9Lに示すように、第5フリップフロップF5の出力Q5がLからHに切り替わる。そのため、時間t15にて、制御回路2は、図9EからHに示すように、第1から第3制御信号CLT1-CLT3と、出力回路制御信号CTL33とを初期化する。この時点で、第1および第2トランジスタTR1、TR2は、オフ状態である。これに対し、第3トランジスタTR3は、オン状態である。したがって、図9Mに示すように、内部キャパシタC2の電圧VC2は、外部キャパシタC1の電圧VC1と同じ電圧V4になるまで低下する。期間Tb:バッテリBが装着されている場合時間t16-t17次に、バッテリBが装着されている期間Tbについて説明する。時間t16にて、バッテリBが装着されたと仮定する。この場合、外部キャパシタC1は、バッテリBから電源電圧VDDの供給を受ける。そのため、外部キャパシタC1の電圧VC1は、電源電圧VDDまで上昇する。第3トランジスタTR3がオン状態であるので、内部キャパシタC2の電圧VC2も、電源電圧VDDまで上昇する。時間t18時間t18にて、図9Cに示すように、マイクロコンピュータ1がストップ解除信号S1=Lを受けたと仮定する。時間t19-t24以後、半導体集積回路100は、時間t1からt8での動作と同様の動作を繰り返す。時間t20にて、放電後の内部キャパシタC2の電圧VC2は、図9Mに示すように、電圧V1まで低下する。これに対し、外部キャパシタC1は、バッテリBから電源電圧VDDの供給を受けている。そのため、時間t21にて、放電後の外部キャパシタC1の電圧VC1は、図9Mに示すように、電源電圧VDDから低下しない。外部キャパシタC1の電圧VC1=VDDが、内部キャパシタC2の電圧VC2=V1よりも高いVC1>VC2。そのため、比較器32は、図9Iに示すように、比較結果信号SR=Lを出力回路33に出力する。時間t22にて、第1許可信号SP1=Hであり、かつ、検出信号S2=Hであるので、割り込み回路4は、割り込み信号SI1=HをCPU5へ出力する。したがって、ストップ状態が解除される。時間t23にて、図9Lに示すように、第5フリップフロップF5の出力Q5がLからHに切り替わる。そのため、時間t24にて、制御回路2は、図9EからHに示すように、第1から第3制御信号CLT1-CLT3と、出力回路制御信号CTL33とを初期化する。そのため、内部キャパシタC1の電圧V2は、外部キャパシタC1の電圧VC1=VDDまで上昇する。以上述べたことから、以下の効果を得ることができる。第1に、バッテリBを収容するためのカバーの開閉やリリースボタンの押下に関係なく、マイクロコンピュータ1がキャパシタC1から電源電圧VDDの供給を受けていることを、マイクロコンピュータ1自身が検出することができる。第2に、マイクロコンピュータ1がストップ状態であり、外部キャパシタC1によって電源電圧VDDがマイクロコンピュータ1に供給されている場合、ストップ状態が維持される。そのため、メモリ7に供給される電圧が閾値電圧VTHまで低下することはない。延いては、電圧の低下に起因して、メモリ7のデータが消失することも、そのデータが不意に書き換えられることもない。[第2の実施の形態]第2の実施の形態について説明する。第1の実施の形態では、マイクロコンピュータ1がストップ解除信号S1=Lを受ける度に、外部キャパシタC1および内部キャパシタC2が放電する。取り分け、マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けている場合、放電の度に、外部キャパシタC1の電圧VC1が徐々に低下していく。したがって、マイクロコンピュータ1がストップ解除信号S1=Lを何度も受けると、外部キャパシタC1の電圧VC1が低下しすぎる恐れがある。本実施の形態は、外部キャパシタC1が電源電圧VDDをマイクロコンピュータ1により確実に供給することができるように、更なる消費電力の低減化を図ったものである。第2の実施の形態を以下の順序で説明する。第1の実施の形態と同一の構成要素には、第1の実施の形態で用いた同一の符号が付されている。1.半導体集積回路の構成例1.1.半導体集積回路の回路構成1.2.制御回路の回路構成2.半導体集積回路の動作例3.考察1.1.半導体集積回路の回路構成図10は、第2の実施の形態に係るマイクロコンピュータ1aの構成例を示すブロック図である。第1の実施の形態との主な相違点は、以下の通りである。第1に、検出回路3aは、第1内部キャパシタC2に加え、第2内部キャパシタC3を有する。第2に、検出回路3aは、外部キャパシタ放電回路30Aおよび第1内部キャパシタ放電回路30Bに加え、第2内部キャパシタ放電回路30Cを有する。第3に、検出回路3aは、第5トランジスタTR5と、スイッチ回路31とを更に有する。第4に、比較器32は、比較結果信号SRを制御回路2aに帰還させる。第5に、制御回路2aは、第4および第5制御信号CTL4、CTL5と、スイッチ回路制御信号CTL31とを更に発生させる。第2内部キャパシタ放電回路30C第2内部キャパシタ放電回路30Cは、第2内部キャパシタC3を選択的に放電させる。具体的には、第2内部キャパシタ放電回路30Cは、第4トランジスタTR4と、第3抵抗器R3とで構成されている。第4トランジスタTR4は、例えば、Pチャネル型MOSトランジスタである。第4トランジスタTR4は、スイッチとして機能する。第5トランジスタTR5も、第4トランジスタTR4と同様のものであり、スイッチとして機能する。第4および第5トランジスタTR4、TR5の代りに、例えば、PNP型トランジスタをそれぞれ用いることもできる。第2内部キャパシタ放電回路30Cの接続関係について述べる。第4トランジスタTR4のソースは、第3ノードND3に接続されている。第4トランジスタTR4のドレインは、第3抵抗器R3の一端に接続されている。第4トランジスタTR4のゲートは、制御回路2aに接続されている。第3抵抗器R3は、第2抵抗器R2と同様のものである。第3抵抗器R3の他端は、シャーシグラウンドGNDに接続されている。第4トランジスタTR4は、ゲートに入力される第4制御信号CTL4のレベルに基づいて、以下の動作を行う。第4制御信号CTL4=Hの場合:この場合、第4トランジスタTR4は、第4制御信号CTL4=Hを受けている期間、オフ状態を保持する。第4制御信号CTL4=Lの場合:この場合、第4トランジスタTR4は、第4制御信号CTL4=Lを受けている期間、オン状態を保持する。第2内部キャパシタ放電回路30Cの動作は、以下の通りである。第2内部キャパシタ放電回路30Cが第2内部キャパシタC3を放電させる場合:この場合、第4トランジスタTR4は、オン状態である。ただし、第5トランジスタTR5は、オフ状態である。第2内部キャパシタC3の第1電極板に蓄積されている正電荷は、第3抵抗器R3を介してシャーシグラウンドの向きに移動する。即ち、第3抵抗器R3に電流I3が流れる。そのため、第2内部キャパシタC3が放電し、第2内部キャパシタC3の電圧VC3は低下する。電圧VC3の低下の程度は、第2内部キャパシタC3の放電時間、第2内部キャパシタC2の静電容量、および、第3抵抗器R3の抵抗値に依存する。第2内部キャパシタ放電回路30Cが第2内部キャパシタC3の放電を停止させる場合:この場合、第4トランジスタTR4は、オフ状態である。第3抵抗器R3に電流I3が流れないため、第2内部キャパシタC3は、放電しない。このように、第2内部キャパシタ放電回路30Cは、第1内部キャパシタ放電回路30Bと同様の構成である。第2内部キャパシタC3第2内部キャパシタC3は、第1内部キャパシタC2と同様のものである。したがって、第2内部キャパシタC2の静電容量は、第1内部キャパシタC2の静電容量と同じである。第2内部キャパシタC3の第1電極板は、第3ノードND3に接続されている。第2内部キャパシタC3の第2電極板-は、シャーシグラウンドGNDに接続されている。第5トランジスタTR5第5トランジスタTR5のソースは、第1ノードND1に接続されている。第5トランジスタTR5のドレインは、第3ノードND3に接続されている。第5トランジスタTR5のゲートは、制御回路2aに接続されている。第5トランジスタTR5は、ゲートに入力される第5制御信号CTL5のレベルに基づいて、以下の動作を行う。第5制御信号CTL5=Hの場合:この場合、第5トランジスタTR5は、第5制御信号CTL5=Hを受けている期間、オフ状態を保持する。第5制御信号CTL5=Lの場合:この場合、第5トランジスタTR5は、第5制御信号CTL5=Lを受けている期間、オン状態を保持する。スイッチ回路31スイッチ回路31は、例えば、単極双投SPDT型のスイッチである。スイッチ回路31は、第1接点31Aと、第2接点31Bと、極31Pとを有する。第1接点31Aは、第2ノードND2に接続されている。第2接点31Bは、第3ノードND3に接続されている。極31Pは、比較器32の反転入力端子-に接続されている。スイッチ回路31は、スイッチ回路制御信号CTL31のレベルに基づいて、以下の動作を行う。スイッチ回路制御信号CTL31=Lの場合31A-31P:この場合、スイッチ回路31は、スイッチ回路制御信号CTL31=Lを受けている期間、極31Pを第1接点31Aに接続する。スイッチ回路制御信号CTL31=Hの場合31B-31P:この場合、スイッチ回路31は、スイッチ回路制御信号CTL31=Hを受けている期間、極31Pを第2接点31Bに接続する。比較器32は、スイッチ回路制御信号CTL31のレベルに基づいて、以下の動作を行う。スイッチ回路制御信号CTL31=Lの場合:この場合、比較器32は、第1内部キャパシタC2の電圧VC2を反転入力端子-に入力する。したがって、比較器32は、外部キャパシタC1の電圧VC1を第1内部キャパシタC2の電圧VC2と比較する。スイッチ回路制御信号CTL31=Hの場合:この場合、比較器32は、第2内部キャパシタC3の電圧VC3を反転入力端子-に入力する。したがって、比較器32は、外部キャパシタC1の電圧VC1を第2内部キャパシタC3の電圧VC3と比較する。比較器32は、比較結果に応じて、以下の動作を行う。電圧VC1が電圧VC3よりも低い場合VC1<VC3:この場合、比較器32は、比較結果信号SR=Hを出力回路33に出力する。なお、電圧VC1が電圧VC3と同じである場合、比較器32は、比較結果信号SR=Hを出力回路33に出力する。電圧VC1が電圧VC3よりも高い場合VC1>VC3:この場合、比較器32は、比較結果信号SR=Lを出力回路33に出力する。ここで、マイクロコンピュータ1aの基本的な動作について述べる。マイクロコンピュータ1aがストップ解除信号S1を受けると、先ず、外部キャパシタC1および第1内部キャパシタC2の放電がそれぞれ行われる。放電後の前者の電圧VC1が放電後の後者の電圧VC2よりも高い場合VC1>VC2、検出回路3aは、マイクロコンピュータ1aがバッテリBから電源電圧VDDの供給を受けていることを検出する。この場合、ストップ状態が解除される。この点については、第1の実施の形態と同様である。これに対し、放電後の前者の電圧VC1が放電後の後者の電圧VC2よりも低い場合VC1<VC2、検出回路3aは、マイクロコンピュータ1aが外部キャパシタC1から電源電圧VDDの供給を受けていることを検出する。そして、後述のタイマ図11参照がクロック信号CLKのカウントを開始する。タイマのカウント期間には、マイクロコンピュータ1aがストップ解除信号S1を再び受けても、外部キャパシタC1および第1内部キャパシタC2の放電は行われない。その代りに、第2放電回路30Cが第2内部キャパシタC3を放電させる。第2内部キャパシタC3を放電させるプロセスは、第1内部キャパシタC2を放電させるプロセスと同様である。第2内部キャパシタC3の放電が開始されるまでの期間、第4トランジスタTR4は、オフ状態である。これに対し、第5トランジスタTR5は、オン状態である。ただし、第3トランジスタTR3は、オフ状態である。これにより、外部キャパシタC1の電圧VC1は、第2内部キャパシタC3の電圧VC3と同じとなる。その後、第4トランジスタTR4は、オフ状態からオン状態に切り替わる。これに対し、第5トランジスタTR5は、オン状態からオフ状態に切り替わる。これにより、第2内部キャパシタC3が放電する。カウント期間後、比較器32は、外部キャパシタC1の電圧VC1を第2内部キャパシタC3の電圧VC3と更に比較する。この比較の前に、スイッチ回路31は、極31Pを第1接点31Aから第2接点31Bに切り替えている。前者の電圧VC1が後者の電圧VC3よりも低い場合VC1<VC3、検出回路3aは、マイクロコンピュータ1aが外部キャパシタC1から電源電圧VDDの供給を受けていることを検出する。1.2.制御回路の回路構成図11は、図10に示す制御回路2aの回路図である。制御回路2aは、第1から第5フリップフロップF1-F5に加え、第6から第8フリップフロップF6-F8を有する。この他、制御回路2aは、第1インバータ遅延回路23と、第1ORゲート29と、第3ANDゲート210と、第4インバータ211と、第4ANDゲート212と、第2ORゲート213と、第3NANDゲート214と、第5インバータ215と、第5ANDゲート216と、第2インバータ遅延回路217と、第4NANDゲート218と、第6ANDゲート219と、第7ANDゲート220と、タイマ221と、第6インバータ222と、第7インバータ223と、第8ANDゲート224と、第3ORゲート225と、第4ORゲート226とを更に有する。本実施の形態では、タイマ221が重要な役割を果たす。上述したように、外部キャパシタC1の電圧VC1が第1内部キャパシタC2の電圧VC2よりも低い場合VC1<VC2、タイマ221は、クロック信号CLKを所定数カウントする。マイクロコンピュータ1aがストップ解除信号S1をタイマ221のカウント期間ΔTCOUNTに受けた場合、外部キャパシタ放電回路30Aおよび第1内部キャパシタ放電回路30Bは、外部キャパシタC1および第1内部キャパシタC2の放電をそれぞれ停止させる。これにより、消費電力の低減化を図ることができる。以下、制御回路2aの各構成要素について説明する。第6から第8フリップフロップF6-F8第6から第8フリップフロップF6-F8は、第1から第5フリップフロップF1-F5と同様のものである。第6フリップフロップF6は、第1フリップフロップF1と第2フリップフロップF2との間に配置されている。第6フリップフロップF6は、クロック信号CLKの立ち上がりに同期して、入力端子D6に入力した第1フリップフロップF1の出力Q1をラッチする。第6フリップフロップF6は、ラッチしている出力Q1を第6フリップフロップF6の出力Q6とするとして出力端子D6に出力する。第2フリップフロップF2は、クロック信号CLKの立ち上がりに同期して、入力端子D2に入力した第6フリップフロップF6の出力Q6をラッチする。第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、入力端子D7に入力した比較結果信号SRをラッチする。第7フリップフロップF7は、ラッチしている比較結果信号SRを第7フリップフロップF7の出力Q7とするとして出力端子Q7に出力する。なお、比較結果ラッチ信号S6は、比較結果信号SRのラッチを促す信号である。第7フリップフロップF7が比較結果信号SRをラッチするタイミング、即ち、比較結果ラッチ信号S6の立ち上がりには、2つの場合がある。1つ目は、第2ANDゲート28の出力S9がLからHに切り替わる場合である。2つ目は、第4ANDゲート212の出力S8がLからHに切り替わる場合である。このことは、第2ORゲート213への2つの入力、即ち、出力S8およびS9で決まる。初期状態t0では、第1から第8のフリップフロップF1-F8が、リセット信号RST=Hを受けて、ラッチしているレベルをLにリセットする。このとき、第7フリップフロップF7の出力Q7=Lのため、第4ANDゲート212の出力S8は、Lである。したがって、第7フリップフロップF7は、先ず、第2ANDゲート28の出力S9がLからHに切り替わった場合に、比較結果信号SRをラッチする。その後、第7フリップフロップF7の出力Q7=H、かつ、第3ANDゲート210の出力S7=Hの場合に、第4ANDゲート212の出力S8がLからHに切り替わる。第7フリップフロップF7は、第4ANDゲート212の出力S8=Hの場合に、比較結果信号SRをラッチする。第8フリップフロップF8は、クロック信号CLKの立ち上がりに同期して、入力端子D8に入力した第7フリップフロップF7の出力Q7をラッチする。第8フリップフロップF8は、ラッチしている出力Q7を第8フリップフロップF8の出力Q8とするとして出力端子Q8に出力する。第8フリップフロップF8は、出力Q8をスイッチ回路制御信号CTL31としてスイッチ回路31に出力する。この他、第8フリップフロップF8は、出力Q8を第5ANDゲート216の第1入力端子に出力する。第6から第8フリップフロップF6-F8のリセットについて述べる。第6フリップフロップF6は、リセット信号RST=H、または、ANDゲート219の出力Q5=Hをリセット端子R6に入力した場合に、ラッチしているレベルをLにリセットする。これに対し、第7および第8フリップフロップF7、F8は、リセット信号RST=Hをリセット端子R7、R8にそれぞれ入力した場合にのみ、ラッチしているレベルをLにリセットする。第2ANDゲート28は、第3インバータの出力/Q5と、第4フリップフロップF4の出力Q4とに基づいて、以下の動作を行う。出力/Q5=H、かつ、出力Q4=Hの場合:この場合、第2ANDゲート28は、論理積/Q5Q4=Hを出力回路制御信号CTL33=Hとして、出力回路33が有するANDゲート331の第2入力端子に出力する。これに加え、第2ANDゲート28は、この論理積を出力S9として第2ORゲート213の第2入力端子に出力する。出力/Q5=H、かつ、出力Q4=H以外の場合:この場合、第2ANDゲート28は、論理積/Q5Q4=Lを出力回路制御信号CTL33=Lとして、上述のANDゲート331の第2入力端子に出力する。これに加え、第2ANDゲート28は、この論理積を出力S9として第2ORゲート213の第2入力端子に出力する。第1ORゲート29は、第6ANDゲート219の出力Q5=H、または、リセット信号RST=Hの場合、いずれか一方を第1から第6フリップフロップF1-F6のリセット端子R1-R6にそれぞれ出力する。第3ANDゲート210は、2つの入力端子を有する。第3ANDゲート210は、第6フリップフロップF6の出力Q6を第1入力端子に入力する。更に、第3ANDゲート210は、第4インバータ211からの出力/Q2を第2入力端子に入力する。第3ANDゲート210は、2つの入力レベルに基づいて、以下の動作を行う。出力Q6=H、かつ、出力/Q2=Hの場合:この場合、第3ANDゲート210は、その出力S7=Q6/Q2=Hを第4ANDゲート212の第2入力端子に出力する。出力Q6=H、かつ、出力/Q2=H以外の場合:この場合、第3ANDゲート210は、その出力S7=Q6/Q2=Lを第4ANDゲート212の第2入力端子に出力する。第4インバータ211は、第2フリップフロップF2の出力Q2を入力端子に入力し、出力Q2のレベルを反転させた出力/Q2を第3ANDゲート210の第2入力端子に出力する。第4ANDゲート212は、2つの入力端子を有する。第4ANDゲート212は、第7フリップフロップの出力Q7を第1入力端子に入力する。更に、第4ANDゲート212は、第3ANDゲート210の出力S7を第2入力端子に入力する。第4ANDゲート212は、2つの入力レベルに基づいて、以下の動作を行う。出力Q7=H、かつ、出力S7=Hの場合:この場合、第4ANDゲート212は、その出力S8=Q7S7=Hを第2ORゲート213の第1入力端子に出力する。出力Q7=H、かつ、出力S7=H以外の場合:この場合、第4ANDゲート212は、その出力S8=Q7S7=Lを第2ORゲート213の第1入力端子に出力する。第2ORゲート213は、2つの入力端子を有する。第2ORゲート213は、第4ANDゲート212の出力S8を第1入力端子に入力する。更に、第2ORゲート213は、第2ANDゲート28の出力S9を第2入力端子に出力する。第2ORゲート213は、出力S8=H、または、出力S9=Hの場合、比較結果ラッチ信号S6=Hを第7フリップフロップF7のクロック入力端子CL7に出力する。第3NANDゲート214は、2つの入力端子を有する。第3NANDゲート214は、第3フリップフロップの出力Q3を第1入力端子に入力する。更に、第3NANDゲート214は、第5インバータ215からの出力/Q4を第2入力端子に入力する。第3NANDゲート214は、2つの入力レベルに基づいて、以下の動作を行う。出力Q3=H、かつ、出力/Q4=Hの場合:この場合、第3NANDゲート214は、その出力S10=/Q3/Q4=Lを第5ANDゲート216の第2入力端子に出力する。出力Q3=H、かつ、出力/Q4=H以外の場合:この場合、第3NANDゲート214は、その出力S10=/Q3/Q4=Hを第5ANDゲート216の第2入力端子に出力する。第5インバータ215は、第4フリップフロップF4の出力Q4を入力端子に入力し、出力Q4のレベルを反転させた出力/Q4を第3NANDゲート214の第2入力端子に出力する。第5ANDゲート216は、2つの入力端子を有する。第5ANDゲート216は、第8フリップフロップの出力Q8を第1入力端子に入力する。更に、第5ANDゲート216は、第3NANDゲート214の出力S10を第2入力端子に入力する。第5ANDゲート216は、2つの入力レベルに基づいて、以下の動作を行う。出力Q8=H、かつ、出力S10=Hの場合:この場合、第5ANDゲート216は、論理積Q8S10=Hを第5制御信号CTL5=Hとして、第5トランジスタTR5のゲートに出力する。出力Q8=H、かつ、出力S19=H以外の場合:この場合、第5ANDゲート216は、論理積Q8S10=Lを第5制御信号CTL5=Lとして、第5トランジスタTR5のゲートに出力する。第2インバータ遅延回路217は、第3キャパシタC3の放電期間ΔT3を発生させる役割を持つ。本実施の形態において、放電期間ΔT3は、第1内部キャパシタC2の放電期間ΔT2と同じである。第2インバータ遅延回路217は、第5フリップフロップF5の出力Q5を入力端子に入力する。第2インバータ遅延回路217は、出力Q5のレベルを反転させた出力/Q5を、出力Q5の入力から放電期間ΔT3程度遅延させて、第4NANDゲート218の第1入力端子に出力する。第4NANDゲート218は、2つの入力端子を有する。第4NANDゲート218は、第2インバータ遅延回路217からの出力/Q5を第1入力端子に入力する。更に、第4NANDゲート218は、第5フリップフロップF5の出力Q5を第2入力端子に入力する。第4NANDゲート218は、2つの入力レベルに基づいて、以下の動作を行う。出力Q5=H、かつ、出力/Q5=Hの場合:この場合、第4NANDゲート218は、否定論理積/Q5/Q5=Lを第4制御信号CTL4=Lとして、第4トランジスタTR4のゲートに出力する。出力Q5=H、かつ、出力/Q5=H以外の場合:この場合、第4NANDゲート218は、否定論理積/Q5/Q5=Hを第4制御信号CTL4=Hとして、第4トランジスタTR4のゲートに出力する。第6ANDゲート219は、タイマ221がクロック信号CLKをカウントしている期間に、第1から第6フリップフロップF1-F6のリセットを防止する役割を果たす。具体的には、第6ANDゲート219は、2つの入力端子を有する。第6ANDゲート219は、第6インバータ222からのタイマ動作信号/S12を第1入力端子に入力する。更に、第6ANDゲート219は、第5フリップフロップF5の出力Q5を第2入力端子に入力する。第6ANDゲート219は、タイマ動作信号/S12=H、かつ、出力Q5=Hの場合に限り、リセット信号として機能する出力Q5=Hを第1ORゲート29の第1入力端子に出力する。第7ANDゲート220は、タイマ221を起動させる役割を果たす。具体的には、第7ANDゲート220は、2つの入力端子を有する。第7ANDゲート220は、第7フリップフロップF7の出力Q7を第1入力端子に入力する。更に、第7ANDゲート220は、第4フリップフロップF4の出力Q4を第2入力端子に入力する。第7ANDゲート220は、出力Q7=H、かつ、出力Q4=Hの場合に限り、タイマ起動信号S11=Hをタイマ221のイネーブル端子に出力する。タイマ起動信号S11は、タイマ221を起動させるための信号である。タイマ221は、イネーブル端子ENと、クロック端子CLと、出力端子OUTとを有する。タイマ221は、クロック信号CLKをクロック端子CLに入力している。タイマ221は、第7ANDゲート220からのタイマ起動信号S11=Hをイネーブル端子に入力した場合、クロック信号CLKを、例えば、カウント数N=8192までカウントする。カウントの際に、タイマ221は、クロック信号CLKをクロック信号CLKの立ち上がりでカウントする。タイマ221は、クロック信号CLKのカウント期間ΔTCOUNT、タイマ動作信号S12=Hを出力端子OUTに出力する。カウント期間ΔTCOUNT以外は、タイマ動作信号S12=Lである。第6インバータ222は、タイマ221からのタイマ動作信号S12を入力端子に入力し、タイマ動作信号S12のレベルを反転させたタイマ動作信号/S12を第6ANDゲート219の第1入力端子に出力する。第7インバータ223は、第8フリップフロップF8の出力Q8を入力端子に入力し、出力Q8のレベルを反転させた出力/Q8を第8ANDゲート224の第1入力端子に出力する。第8ANDゲート224は、3つの入力端子を有する。第8ANDゲート224は、第7インバータ223からの出力/Q8を第1入力端子に入力する。第8ANDゲート224は、第2フリップフロップF2の出力Q2を第2入力端子に入力する。更に、第8ANDゲート224は、第3インバータ27からの出力/Q5を第3入力端子に入力する。第8ANDゲート224は、3つの入力レベルに基づいて、以下の動作を行う。出力/Q8=H、かつ、出力Q2=H、かつ、出力/Q5=Hの場合:この場合、第8ANDゲート224は、論理積Q8Q2/Q5=Hを第3制御信号CTL3=Hとして、第3トランジスタTR3のゲートに出力する。出力/Q8=H、かつ、出力Q2=H、かつ、出力/Q5=H以外の場合:この場合、第8ANDゲート224は、論理積Q8Q2/Q5=Lを第3制御信号CTL3=Lとして、第3トランジスタTR3のゲートに出力する。第3ORゲート225は、2つの入力端子を有する。第3ORゲート225は、第8フリップフロップF8の出力Q8を第1入力端子に入力する。更に、第3ORゲート225は、第1NANDゲート24の出力S13を第2入力端子に出力する。第3ORゲート225は、2つの入力レベルに基づいて、以下の動作を行う。出力Q8=H、または、出力S13=Hの場合:この場合、第3ORゲート225は、論理和Q8S13=Hを第2制御信号CTL2=Hとして、第2トランジスタTR2のゲートに出力する。出力Q8=H、または、出力S13=H以外の場合:この場合、第3ORゲート225は、論理和Q8S13=Lを第2制御信号CTL2=Lとして、第2トランジスタTR2のゲートに出力する。第4ORゲート226は、2つの入力端子を有する。第4ORゲート226は、第8フリップフロップF8の出力Q8を第1入力端子に入力する。更に、第4ORゲート226は、第2NANDゲート26の出力S14を第2入力端子に出力する。第4ORゲート226は、2つの入力レベルに基づいて、以下の動作を行う。出力Q8=H、または、出力S14=Hの場合:この場合、第4ORゲート226は、論理和Q8S14=Hを第1制御信号CTL1=Hとして、第1トランジスタTR1のゲートに出力する。出力Q8=H、または、出力S14=H以外の場合:この場合、第4ORゲート226は、論理和Q8S14=Lを第1制御信号CTL1=Lとして、第1トランジスタTR1のゲートに出力する。2.半導体集積回路の動作例半導体集積回路の動作例を以下の順序で説明する。2.1.制御回路の動作例2.2.半導体集積回路の動作例2.1.制御回路の動作例図12は、図11に図示する制御回路2aのタイミングチャートである。図13は、図12の続きである。期間Taでは、バッテリBが未装着であると仮定する。期間Tbでは、バッテリBが装着されていると仮定する。期間Ta:バッテリBが未装着の場合時間t0先ず、バッテリBが未装着である期間Taについて説明する。時間t0にて、リセット信号RST=Hが制御回路2aに入力される。第1から第8フリップフロップF1-F8は、リセット信号RST=Hをリセット端子R1-R8にそれぞれ入力し、ラッチしているレベルをLにリセットする。時間t1時間t1にて、図12Bに示すように、CPU5は、制御回路制御信号S4=Hをタイミング検出回路20に出力する。制御回路制御信号S4=Hにより、制御回路2aが動作を開始する。時間t2時間t2にて、図12Cに示すように、マイクロコンピュータ1aがストップ解除信号S1=L受けたと仮定する。第1フリップフロップF1は、ストップ解除信号/S1の立ち上がりに同期して、信号S5=Hをラッチする。このとき、図12Dに示すように、第1フリップフロップF1の出力Q1は、Hである。時間t3時間t3にて、第6フリップフロップF6は、クロック信号CLKの立ち上がりに同期して、第1フリップフロップF1の出力Q1=Hをラッチする。この時点で、第2から第8フリップフロップF2-F8の出力Q2-Q8は、それぞれLである。第8フリップフロップF8に着目する。第8フリップフロップF8は、図12Rに示すように、出力Q8=Lをスイッチ回路制御信号S31=Lとしてスイッチ回路31に出力する。これに加え、第8フリップフロップF8は、出力Q8=Lを第5ANDゲート216の第1入力端子に出力している。第3フリップフロップの出力Q3=L、かつ、第5インバータ215の出力/Q4=Hのため、第3NANDゲート214の出力S10は、出力S10=Hである。出力Q8=L、かつ、出力S10=Hのため、第5ANDゲート216は、図12Tに示すように、第5制御信号CTL5=Lを第5トランジスタTR5のゲートに出力する。第5制御信号CTL5=Lは、時間t8まで続く。第4NANDゲート218に着目する。第5フリップフロップF5の出力Q5=L、かつ、第5インバータ215の出力/Q5=Hのため、第4NANDゲート218は、図12Sに示すように、第4制御信号CTL4=Hを第4トランジスタTR4のゲートに出力する。第4制御信号CTL4=Hは、時間t8まで続く。時間t4時間t4にて、第2フリップフロップF2は、クロック信号CLKの立ち上がりに同期して、第6フリップフロップF6の出力Q6=Hをラッチする。この時点で、第3から第8フリップフロップF3-F8の出力Q3-Q8は、それぞれLである。第1NANDゲート24に着目する。時間t4の直後においては、第2フリップフロップF2の出力Q2がHであると共に、第1インバータ遅延回路23の出力/Q2もHである。そのため、第1NANDゲート24は、第3ORゲート225を介し、出力S13=Lを図12Kに示すように第2制御信号CTL2=Lとして第2トランジスタTR2のゲートに出力する。第2制御信号CTL2=Lは、第1インバータ遅延回路23の出力/Q2がHからLに切り替わる時間t5まで続く。第2NANDゲート26に着目する。第2フリップフロップF2の出力Q2=H、かつ、第2インバータ25の出力/Q3=Hのため、第2NANDゲート26は、第4ORゲート226を介し、図12Jに示すように、出力S14=Lを第1制御信号CTL1=Lとして第1トランジスタTR1のゲートに出力する。第1制御信号CTL1=Lは、時間t6まで続く。第8ANDゲート224に着目する。第7インバータ223の出力/Q8=H、かつ、出力Q2=H、かつ、第3インバータ27の出力/Q5=Hのため、第8ANDゲート224は、図12Lに示すように、第3制御信号CTL3=Hを第3トランジスタTR3のゲートに出力する。第3制御信号CTL3=Hは、時間t8まで続く。時間t6時間t6にて、第3フリップフロップF3は、クロック信号CLKの立ち上がりに同期して、第2フリップフロップF2の出力Q2=Hをラッチする。時間t7時間t7にて、第4フリップフロップF4は、クロック信号CLKの立ち上がりに同期して、第3フリップフロップF3の出力Q3=Hをラッチする。第2ANDゲート28に着目する。第4フリップフロップF4の出力Q4=H、かつ、第3インバータ27の出力/Q5=Hのため、ANDゲート28は、図12Mに示すように、出力S9=Hを出力回路制御信号CTL33=HとしてANDゲート331の第2入力端子に出力する。これに加え、ANDゲート28は、図12Oに示すように、出力S9=Hを第2ORゲート213の第2入力端子に出力する。第2ORゲート213は、出力S9=Hを受けて、図12Pに示すように、比較結果ラッチ信号S6=Hを第7フリップフロップF7のクロック入力端子CL7に出力する。第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SRをラッチする。このとき、比較結果信号SRは、Hである。それは、外部キャパシタC1の電圧VC1が第1内部キャパシタC2の電圧VC2よりも低いためである。第7ANDゲート220に着目する。第7フリップフロップF7が比較結果ラッチ信号S6=Hをラッチしたので、図12Qに示すように、第7フリップフロップF7の出力Q7は、Hである。出力Q7=H、かつ、第4フリップフロップF4の出力Q4=Hのため、第7ANDゲート220は、タイマ起動信号S11=Hをタイマ221のイネーブル端子に出力する。タイマ起動信号S11=Hは、第1から第6フリップフロップF1-F6がラッチしているレベルをLにリセットするまで時間t12続く。タイマ221は、タイマ起動信号S11=Hを入力すると、クロック信号CLKのカウントを開始する。タイマ221は、図12Vに示すように、カウント数N=8192となる時間11まで、タイマ動作信号S12=Hを第6インバータ222に出力する。時間t8時間t8にて、第5フリップフロップF5は、クロック信号CLKの立ち上がりに同期して、第4フリップフロップF4の出力Q4=Hをラッチする。第1の実施の形態では、この時点で、第5フリップフロップF5が、出力Q5=Hを第1から第5フリップフロップF1-F5のリセット端子R1-R5にそれぞれ出力する。そのため、第1から第5フリップフロップF1-F5が、ラッチしているレベルをLにリセットする。これに対し、本実施の形態では、第1から第5フリップフロップF1-F5がリセットしない。それは、タイマ221が動作しているからである。上述したように、タイマ221は、タイマ動作信号S12=Hをカウント期間ΔTCOUNT第6インバータ222に出力している。たとえ、第5フリップフロップF5の出力Q5がLからHに切り替わっても、出力Q5は、第1から第5フリップフロップF1-F5のリセット端子R1-R5に入力されない。それは、第6インバータ222の出力/S12=Lのため、第6ANDゲート219が出力Q5=Hを出力しないためである。第8フリップフロップF8は、クロック信号CLKの立ち上がりに同期して、第7フリップフロップF7の出力Q7=Hをラッチする。第8フリップフロップF8は、出力Q8=Hをスイッチ制御信号CTL31=Hとしてスイッチ回路31に出力する。第4NANDゲート218に着目する。第4NANDゲート218は、第2インバータ遅延回路217からの出力/Q5と、第5フリップフロップF5からの出力Q5とを入力する。ただし、第2インバータ遅延回路23は、出力/Q5を時間t8から放電期間ΔT3程度遅延させて第4NANDゲート218の第1入力端子に出力する。そのため、時間t8-t9では、出力/Q5は、Hである。このとき、出力/Q5=H、かつ、出力Q5=Hのため、第4NANDゲート228は、図12Sに示すように、第4制御信号CTL4=Lを第4トランジスタTR4のゲートに出力する。第5ANDゲート216に着目する。第8フリップフロップF8の出力Q8=H、かつ、第3NANDゲート214の出力S10=Hのため、第5ANDゲート216は、図12Tに示すように、第5制御信号CTL5=Hを第5トランジスタTR5のゲートに出力する。第5制御信号5=Hは、時間t16まで続く。時間t10時間t10にて、図12Cに示すように、マイクロコンピュータ1aがストップ解除信号S1=Lを受けたと仮定する。この時点で、第1から第8フリップフロップF1-F8の出力Q1-Q8は、それぞれHである。取り分け、第8フリップフロップF8の出力Q8=Hのため、第1制御信号CTL1は、第4ORゲート226により、Hである。同様に、第2制御信号CTL2も、第3ORゲート225により、Hである。また、第7インバータ223の出力/Q8=Lのため、第3制御信号CTL3は、Lである。したがって、第1および第2トランジスタTR1、TR2は、オフ状態である。これに対し、第3トランジスタTR3は、オン状態である。このことから、マイクロコンピュータ1aがカウント期間ΔTCOUNTにストップ解除信号S1=Lを受けても、外部キャパシタC1および第1内部キャパシタC2の放電がそれぞれ停止されていることが分かる。その上、第2ANDゲート28の出力S9=Lのため、出力回路制御信号CTL33は、Lである。そのため、図10に示す出力回路33において、ANDゲート331は、第1入力端子に入力する検出信号S2のレベルに関係なく、検出信号S2=Lを出力する。この場合、割り込み回路4は、第1割り込み信号SI1=HをCPU5に出力しない。そのため、ストップ状態が維持される。時間t11時間t11にて、タイマ221のカウント数Nが8192に達したとする。このとき、図12Vに示すように、タイマ動作信号S12がHからLに切り替わる。第6インバータ222は、タイマ動作信号/S12=Hを第6ANDゲート219の第1入力端子に出力する。タイマ動作信号/S12=H、かつ、第5フリップフロップF5の出力Q5=Hのため、第6ANDゲート219は、第1ORゲート29を介し、出力Q5=Hを第1から第5フリップフロップF1-F5のリセット端子R1-R5にそれぞれ出力する。時間t12時間t12にて、第1から第5フリップフロップF1-F5は、ラッチしているレベルをLにリセットする。そのため、第1から第4制御信号CTL1-CTL4と、出力回路制御信号CTL33とが初期化される。これに対し、第5制御信号CTL5およびスイッチ回路制御信号CTL31は、第1から第5フリップフロップF1-F5の出力Q1-Q5に依存しないため、Hである。時間t13時間t13にて、図12Cに示すように、マイクロコンピュータ1aがストップ解除信号S1=Lを受けたと仮定する。時間t14時間t14にて、第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SR=Hをラッチする。このとき、第2ORゲート213は、第2ANDゲート28の出力S9=Hではなく、第4ANDゲート212の出力S8=Hを受け、図12Pに示すように、比較結果ラッチ信号S6=Hを第7フリップフロップF7のクロック入力端子CL7に出力する。なお、第4ANDゲート212の出力S8=Hの理由は、以下の通りである。時間t14にて、第6フリップフロップの出力Q6は、Hである。第2フリップフロップの出力Q2は、Lである。そのため、第3ANDゲート210の出力S7は、Hである。一方、第7フリップフロップF7の出力Q7は、Hである。以上のことから、第4ANDゲート212の出力S8は、Hである。時間t15時間t15にて、第8フリップフロップF8が第7フリップフロップF7の出力Q7=Hをラッチするため、第8フリップフロップF8の出力Q8は、Hである。そのため、第2NANDゲート26の出力S14にかかわらず、第4ORゲート4は、第1制御信号CTL1=Hを出力する。同様に、第1NANDゲート24の出力S13にかかわらず、第3ORゲート225は、第2制御信号CTL2=Hを出力する。これに対し、第8ANDゲート224は、第7インバータ223の出力/Q8=Lのため、第3制御信号CTL3=Lを出力する。したがって、第1および第2トランジスタTR1、TR2は、オフ状態である。これに対し、第3トランジスタTR3は、オン状態である。このことから、マイクロコンピュータ1aがタイマ221のカウント期間ΔTCOUNT外にストップ解除信号S1=Lを受けても、外部キャパシタC1および第1内部キャパシタC2の放電が行われないことが分かる。換言すれば、第8フリップフロップF8の出力Q8=Hの期間、外部キャパシタC1および第1内部キャパシタC2の放電がそれぞれ停止される。これは、バッテリBの交換に要する時間を十分にとるための措置である。時間t16時間t16にて、第3フリップフロップF3の出力Q3がLからHに切り替わる。このとき、第8フリップフロップF8の出力Q8=H、かつ、第3NANDゲート214の出力S10=Lのため、第5ANDゲート216は、図12Tに示すように、第5制御信号CTL5=Lを第5トランジスタTR5のゲートに出力する。以後、時間t17からt21まで、制御回路2aは、時間t7からt12における動作を繰り返す。ただし、時間t17にて、第8フリップフロップF8の出力Q8=H、かつ、第3NANDゲート214の出力S10=Hのため、第5制御信号CTL5は、Hである。期間Tb:バッテリBが装着されている場合時間t19-t22次に、バッテリBが装着されている期間Tbについて説明する。時間t19にて、バッテリBが装着されたと仮定する。その後、時間t22にて、図13Cに示すように、マイクロコンピュータ1aがストップ解除信号S1=Lを受けたと仮定する。以後、制御回路2aは、期間Taの場合と同様の動作を繰り返す。ただし、以下の点が異なる。時間t23時間t23にて、第6フリップフロップF6の出力Q6がLからHに切り替わる。この時点で、第7フリップフロップF7の出力Q7は、HからLに切り替わる。その詳細は、以下の通りである。第6フリップフロップF6の出力Q6がLからHに切り替わった時点で、第3ANDゲート210の出力S7は、LからHに切り替わる。この時点で、第7フリップフロップF7の出力Q7は、Hである。そのため、図13Nに示すように、第4ANDゲート212の出力S8は、一時的にLからHに切り替わる。その結果、図13Pに示すように、比較結果ラッチ信号S6が一時的にLからHに切り替わる。第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SR=Lをラッチする。外部キャパシタC1がバッテリBによって電源電圧VDDに充電されているため、比較結果信号SRは、Lである。以上のことから、第7フリップフロップF7の出力Q7は、HからLに切り替わる。時間t24時間t24にて、第8フリップフロップF8は、クロック信号CLKの立ち上がりに同期して、第7フリップフロップF7の出力Q7=Lをラッチする。そのため、スイッチ回路制御信号CTL31は、HからLに切り替わる。そして、時間t4の場合と同様に、第1および第2制御信号CTL1、CTL2は、HからLに切り替わる。第3制御信号CTL3は、LからHに切り替わる。時間t27時間t27にて、第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SR=Lをラッチする。そのため、第7フリップフロップF7の出力Q7は、図13Qに示すように、Lである。時間t28時間t28にて、第5フリップフロップF5の出力Q5が、LからHに切り替わる。第6インバータ222の出力/S12=Hのため、第6ANDゲート219は、出力Q5=Hを第1ORゲート29を介して第1から第5フリップフロップF1-F5のリセット端子R1-R5にそれぞれ出力する。第1から第5フリップフロップF1-F5は、ラッチしているHをLにリセットする。時間t28にて、第1から第5フリップフロップF1-F5がリセットされる理由は、以下の通りである。タイマ出力信号S11のレベルは、第4フリップフロップF4の出力Q4と、第7フリップフロップF7の出力Q7とで決まる。出力Q4=H、かつ、出力Q7=Lのため、タイマ出力信号S11は、Lである。そのため、タイマ221は、クロック信号CLKをカウントしない。したがって、図13Vに示すように、タイマ動作信号S12は、Lである。第6インバータ222からのタイマ動作信号/S12=H、かつ、第5フリップフロップF5の出力Q5=Hのため、第6ANDゲート219は、出力Q5=Hを出力する。その結果、第1から第5フリップフロップF1-F5がリセットされる。2.2.半導体集積回路の動作例図14は、図10に示す半導体集積回路100aのタイミングチャートである。図15は、図14の続きである。図14および図15に示す時間は、図13および図14に示す時間にそれぞれ対応している。期間Ta:バッテリBが未装着の場合時間t0先ず、バッテリBが未装着である期間Taについて説明する。時間t0にて、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を停止させている。第1および第2内部キャパシタ放電回路30B、30Cも、第1および第2内部キャパシタC2、C3の放電をそれぞれ停止させている。このとき、図14CおよびDに示すように、第1および第2制御信号CTL1、CTL2=Hのため、第1および第2トランジスタTR1、TR2は、オフ状態である。図14Eに示すように、第3制御信号CTL3=Lのため、第3トランジスタTR3は、オン状態である。図14Iに示すように、第4制御信号CTL4=Hであるため、第4トランジスタTR4は、オフ状態である。図14Jに示すように、第5制御信号CTL5=Lであるため、第5トランジスタTR5は、オン状態である。したがって、図14Nに示すように、第1内部キャパシタC2の電圧VC2および第2内部キャパシタC3の電圧VC3は、それぞれ外部キャパシタC1の電圧VC1と同じ電源電圧VDDである。図14Kに示すように、スイッチ回路制御信号CTL31=Lであるため、スイッチ回路31は、極31Pを第1接点31Aに接続する。したがって、比較器32は、第1内部キャパシタC2の電圧VC2を反転入力端子-に入力する。スイッチ回路制御信号CTL31=Lは、時間t8まで続く。時間t1、t2時間t1にて、図14Hに示すように、CPU5は、第1許可信号SP1=Hを割り込み回路4に出力する。時間t2にて、図14Cに示すように、マイクロコンピュータ1aがストップ解除信号S1=Lを受けたと仮定する。時間t4時間t4にて、外部キャパシタ放電回路30Aは、クロック信号CLKの立ち上がりに同期して、外部キャパシタC1の放電を開始する。このとき、図14Nに示すように、外部キャパシタC1の電圧VC1が電源電圧VDDから低下し始める。第1内部キャパシタ放電回路30Bも、そのクロック信号CLKの立ち上がりに同期して、第1内部キャパシタC2の放電を開始する。このとき、図14Nに示すように、第1外部キャパシタC2の電圧VC2が電源電圧VDDから低下し始める。時間t5時間t5にて、第1内部キャパシタ放電回路30Bは、外部キャパシタ放電回路30Aよりも先に、第1内部キャパシタC2の放電を停止させる。図14Nに示すように、第1内部キャパシタC2は、放電が停止したときの電圧V1を保持している。時間t6時間t6にて、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を停止させる。図14Nに示すように、外部キャパシタC1は、放電が停止したときの電圧V2を保持している。時間t6にて、第5制御信号CTL5=Lのため、第5トランジスタTR5は、オン状態である。そのため、第2内部キャパシタC3の電圧VC3は、外部キャパシタC1の電圧VC1と同じ電圧V2である。時間t7時間t7にて、比較器32は、外部キャパシタC1の電圧VC1を第1内部キャパシタC2の電圧VC2と比較している。図14Nに示すように、前者の電圧VC1=V2が、後者の電圧VC2=V1よりも低いVC1<VC2。この場合、比較器32は、図14Gに示すように、比較結果信号SR=Hを出力回路33に出力する。これに加え、比較器32は、比較結果信号SR=Hを制御回路2aに帰還させる。第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SR=Hをラッチする。そして、タイマ221がクロック信号CLKのカウントを開始する。一方、制御回路2aは、図14Fに示すように、出力回路制御信号CTL33=Hを出力回路33に出力する。出力回路制御信号CTL33=H、かつ、インバータ330の比較結果信号/SR=Lのため、出力回路33は、バッテリBが未装着であることを示す検出信号S2=Lを割り込み回路4に出力する。このとき、CPU5は、図14Hに示すように、第1許可信号SP1=Hを割り込み回路4に出力している。第1許可信号SP1=H、かつ、検出信号S2=Lのため、割り込み回路4は、割り込み信号SI1=HをCPU5に出力しない。したがって、ストップ状態が維持される。第1から第5トランジスタTR1-TR5は、時間t6の場合と同じ状態にある。そのため、第1内部キャパシタC2電圧VC2は、放電後の電圧V1である。第2内部キャパシタC3の電圧VC3は、外部キャパシタC1の電圧VC1と同じ電圧V2である。時間t8時間t8にて、第2内部キャパシタ放電回路30Cは、クロック信号CLKの立ち上がりに同期して、第2内部キャパシタC3の放電を開始する。このとき、図14Iに示すように、第4制御信号CTL4がHからLに切り替わるため、第4トランジスタTR4は、オン状態である。図14Jに示すように、第5制御信号CTL5がLからHに切り替わるため、第5トランジスタTR5は、オフ状態である。そのため、図14Nに示すように、第2内部キャパシタC3の電圧VC3が電圧V2から低下し始める。図14Eに示すように、第3制御信号CTL3がHからLに切り替わるため、第3トランジスタTR3は、オン状態である。そのため、図14Nに示すように、第1内部キャパシタC2の電圧VC2が、外部キャパシタC1の電圧VC1と同じになるように、電圧V1から低下し始める。これに加え、図14Kに示すように、スイッチ回路制御信号CTL31がLからHに切り替わるため、スイッチ回路31は、極31Pを第2接点31Bに接続する。したがって、比較器32は、第2内部キャパシタC3の電圧VC3を反転入力端子-に入力する。時間t9時間t9にて、第2内部キャパシタ放電回路30Cは、第2内部キャパシタC3の放電を停止させる。このとき、図14Iに示すように、第4制御信号CTL4がLからHに切り替わるため、第4トランジスタTR4は、オフ状態である。第2内部キャパシタC3は、図14Nに示すように、放電が停止したときの電圧V3を保持している。なお、電圧V3は、電圧V2よりも低い。ところで、外部キャパシタC1の電圧VC1は、図14Nに示すように、第1内部キャパシタC2の電圧VC2と共に、電圧V2から徐々に低下し始める。時間t11では、両者の電圧が、電圧V3よりも低い電圧V4まで低下する。それは、外部キャパシタC1の電圧VC1の電圧が低電圧検出回路10で消費されているためである。カウント期間ΔTCOUNTにおいては、外部キャパシタC1の放電が停止しているので、第1トランジスタTR1は、オフ状態である。このとき、第1抵抗器R1に電流I1が流れる代りに、第1ノードND1を経由して、外部キャパシタC1から低電圧検出回路10に電流I4と表記するが流れる。この電流I4に起因して、外部キャパシタC1の電圧VC1が、電圧V2から電圧V4まで低下している。第1の実施の形態においても、本実施の形態と同様のことが発生する。しかしながら、第1の実施の形態では、両者の電圧が低電圧検出回路10で消費されている期間が本実施の形態のものよりも遙かに短いため、両者の電圧の低下が顕著に表われない。時間t10時間t10にて、図14Cに示すように、マイクロコンピュータ1aがストップ解除信号S1=Lを受けたと仮定する。この時点で、第8フリップフロップF8の出力Q8=Hのため図12R参照、第1および第2制御信号CTL1、2は、Hである。そのため、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を停止させている。第1内部キャパシタ放電回路30Bも、第1内部キャパシタC2の放電を停止させている。制御回路2aでは、タイマ221がクロック信号CLKをカウントしている。カウント期間ΔTCOUNTにおいては、第5フリップフロップF5の出力Q5=Hであっても、第1から第5フリップフロップF1-F5は、リセットを行わない。そのため、図14Iに示すように、第4制御信号CTL4は、Hである。第4トランジスタTR4がオフ状態に保持されるため、第2内部キャパシタ放電回路30Cも、第2内部キャパシタC3の放電を停止させている。カウント期間ΔTCOUNTおいては、図14Jに示すように、第5制御信号CTL5=Hのため、第5トランジスタTR5は、オフ状態である。また、第2内部キャパシタC2の電圧VC2は、低電圧検出回路10で消費されない。そのため、図14Nに示すように、第2内部キャパシタC2は、電圧VC3=V3を保持している。時間t11時間t11にて、タイマ221のカウント数Nが8192に達したとする。このとき、タイマ動作信号S12がHからLに切り替わる。この時点で、第6ANDゲート219は、第1ORゲート29を介し、出力Q5=Hを第1から第5フリップフロップF1-F5のリセット端子R1-R5にそれぞれ入力する。時間t12時間t12にて、第1から第5フリップフロップF1-F5は、ラッチしているHをLにリセットする。この時点で、第1から第4制御信号CTL1-CTL4と、出力回路制御信号CTL33とは、時間t0の場合と同じ状態である。第5制御信号CTL5は、時間T8から引き続きHである。そのため、第5トランジスタTR5は、オフ状態である。これは、第5制御信号CTL5が第8フリップフロップF8の出力Q8で決まるからである。時間t12では、第8フリップフロップF8の出力Q8は、Hである。時間t13時間t13にて、図14Cに示すように、マイクロコンピュータ1aがストップ解除信号S1=Lを受けたと仮定する。この時点で、第8フリップフロップF8の出力Q8は、Hである。そのため、マイクロコンピュータ1aがストップ解除信号S1=Lをカウント期間ΔTCOUNT外に受けても、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を停止させている。第1内部キャパシタ放電回路30Bも、内部キャパシタC2の放電を停止させている。時間t14時間t14にて、比較器32は、外部キャパシタC1の電圧VC1を第2内部キャパシタC3の電圧VC3と比較している。図14Nに示すように、前者の電圧VC1=V4が、後者の電圧VC3=V3よりも低いVC1<VC3。この場合、比較器32は、図14Gに示すように、比較結果信号SR=Hを出力回路33に出力する。これに加え、比較器32は、比較結果信号SR=Hを制御回路2aに帰還させる。第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SR=Hをラッチする。一方、制御回路2aは、図14Fに示すように、出力回路制御信号CTL33=Lを出力回路33に出力する。出力回路制御信号CTL33=L、かつ、インバータ330の比較結果信号/SR=Lのため、出力回路33は、バッテリBが未装着であることを示す検出信号S2=Lを割り込み回路4に出力する。第1許可信号SP1=H、かつ、検出信号S2=Lであるので、割り込み回路4は、割り込み信号SI1=HをCPU5に出力しない。したがって、ストップ状態が維持される。時間t16時間t16にて、図14Jに示すように、第5制御信号CTL5がHからLに切り替わるため、第5トランジスタTR5は、オン状態である。その上、図14Eに示すように、第3制御信号CTL3=Lのため、第3トランジスタTR3も、オン状態である。そのため、図14Nに示すように、第2内部キャパシタC2の電圧VC3は、電圧V3から低下し始める。時間t17時間t17にて、第5制御信号CTL5がLからHに切り替わる。そのため、第5トランジスタTR5は、オフ状態である。時間t16からt17まで、第5トランジスタTR5がオン状態であったため、第2内部キャパシタC2の電圧VC3が外部キャパシタC1の電圧VC1まで低下している。比較器32は、外部キャパシタC1の電圧VC1を第2内部キャパシタC3の電圧VC3と比較している。図14Nに示すように、前者の電圧VC1=V4が、後者の電圧VC3=V4と同じであるVC1=VC3。この場合、比較器32は、図14Gに示すように、比較結果信号SR=Hを出力回路33に出力する。時間t14の場合と同様に、比較器32は、比較結果信号SR=Hを制御回路2aに帰還させる。第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SR=Hをラッチする。そして、図14Lに示すように、タイマ221がクロック信号CLKのカウントを開始する。一方、制御回路2aは、図14Fに示すように、出力回路制御信号CTL33=Hを出力回路33に出力する。出力回路制御信号CTL33=H、かつ、インバータ330の比較結果信号/SR=Lのため、出力回路33は、バッテリBが未装着であることを示す検出信号S2=Lを割り込み回路4に出力する。第1許可信号SP1=H、かつ、検出信号S2=Lであるので、割り込み回路4は、割り込み信号SI1=HをCPU5に出力しない。したがって、ストップ状態が維持される。時間t18時間t18にて、第2内部キャパシタ放電回路30Cは、クロック信号CLKの立ち上がりに同期して、第2内部キャパシタC3の放電を開始する。その後、時間t19にて、第2内部キャパシタ放電回路30Cは、第2内部キャパシタC3の放電を停止する。そのため、第2内部キャパシタC3の電圧VC3が電圧V4から低下し始める。期間Tb:バッテリBが装着されている場合時間t19次に、バッテリBが装着されている期間Tbについて説明する。時間t19にて、バッテリBが装着されたと仮定する。この場合、外部キャパシタC1は、バッテリBから電源電圧VDDの供給を受けている。時間t19にて、第1から第5トランジスタTR1-TR5は、時間t9の場合と同じ状態である。この状態は、時間t24まで続く。そのため、外部キャパシタC1の電圧VC1は、第1内部キャパシタC2の電圧VC2と共に電源電圧VDDまで急峻に上昇する。これに対し、第2内部キャパシタC3の電圧VC3は、電圧V4よりも低い電圧V5まで低下している。なお、電圧V5は、閾値電圧VTHよりも高い電圧である。時間t20時間t20にて、タイマ221のカウント数Nが8192に達したとする。このとき、図15Lに示すように、タイマ動作信号S12がHからLに切り替わる。時間t21時間t21にて、第1から第5フリップフロップF1-F5は、ラッチしているHをLにリセットする。この時点で、図15Nに示すように、外部キャパシタC1の電圧VC1および第1内部キャパシタC2の電圧VC2は、既に電源電圧VDDに達している。これに対し、第2内部キャパシタC3の電圧VC3は、時間t19における電圧V5である。第2内部キャパシタC3は、第4および第5制御信号CTL4、CTL5がそれぞれHである時間t24まで、電圧V5を保持する。時間t22時間t22にて、図15Cに示すように、マイクロコンピュータ1aがストップ解除信号S1=Lを受けたと仮定する。時間t23時間t23においては、図15Kに示すように、スイッチ回路制御信号CTL31は、Hである。そのため、比較器32は、外部キャパシタC1の電圧VC1を第2内部キャパシタC3の電圧VC3と比較している。図15Nに示すように、前者の電圧VC1=VDDが、後者の電圧VC3=V5よりも高いVC1>VC3。この場合、比較器32は、図15Gに示すように、比較結果信号SR=Lを出力回路33に出力する。これに加え、比較器32は、比較結果信号SR=Lを制御回路2aに帰還させる。第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SR=Lをラッチする。一方、制御回路2aは、図15Fに示すように、出力回路制御信号CTL33=Lを出力回路33に出力する。出力回路制御信号CTL33=L、かつ、インバータ330の比較結果信号/SR=Hのため、出力回路33は、バッテリBが未装着であることを示す検出信号S2=Lを割り込み回路4に出力する。第1許可信号SP1=H、かつ、検出信号S2=Lであるので、割り込み回路4は、割り込み信号SI1=HをCPU5に出力しない。したがって、ストップ状態が維持される。このように、この時点ではストップ状態が維持されるように、半導体集積回路100aが設計されている。その理由は、以下による。本実施の形態では、カウント期間ΔTCOUNT中の時間t19にて、バッテリBが装着されたとしている。しかしながら、一旦装着されたバッテリBがそのカウント期間ΔTCOUNTに取り外される事態も考えられる。そこで、この時点ではストップ状態が解除されず、検出回路3aによる検出が再び行われるように、半導体集積回路100aは設計されている。このことにより、マイクロコンピュータ1aが外部キャパシタC1から電源電圧VDDの供給を受けているか否かを、より確実に検出することができる。時間t24時間t24にて、図15Jに示すように、第5制御信号CTL5がHからLに切り替わる。そのため、第5トランジスタTR5は、オン状態である。このとき、第1から第5トランジスタTR1-TR5は、時間t2の場合と同様の状態である。時間t24にて、第8フリップフロップF8は、第7フリップフロップF7の出力Q7=Lをラッチする。そのため、図15Kに示すように、スイッチ回路制御信号CTL31がHからLに切り替わる。スイッチ回路31は、極31Pを第1接点31Aに接続する。したがって、比較器32は、第1内部キャパシタC2の電圧VC2を反転入力端子-に入力する。時間t4の場合と同様に、外部キャパシタ放電回路30Aは、外部キャパシタC1の放電を開始する。しかしながら、外部キャパシタC1がバッテリBから電源電圧VDDの供給を受けているため、外部キャパシタC1の電圧VC1は、電源電圧VDDから低下しない。第1内部キャパシタ放電回路30Bも、第1内部キャパシタC2の放電を開始する。そのため、図15Nに示すように、第1内部キャパシタC2の電圧VC2が電源電圧VDDから低下し始める。これに対し、第2内部キャパシタC3の電圧VC3は、電圧V5から上昇し始める。これは、第4トランジスタTR4がオフ状態であり、第5トランジスタTR5がオン状態であるためである。その後、第2内部キャパシタC3の電圧VC3は、電源電圧VDDまで上昇する。時間t25-t29時間t25にて、第1内部キャパシタ放電回路30Bが第1内部キャパシタC2の放電を停止させる。放電後の第1内部キャパシタC2の電圧VC2は、電圧V1まで低下している。その後、時間t26にて、外部キャパシタ放電回路30Aが外部キャパシタC1の放電を停止させる。時間t27にて、比較器32は、外部キャパシタC1の電圧VC1を第1内部キャパシタC2の電圧VC2と比較する。図15Nに示すように、前者の電圧VC1=VDDが、後者の電圧VC2=V1よりも高いVC1>VC2。この場合、比較器32は、図15Gに示すように、比較結果信号SR=Lを出力回路33に出力する。制御回路2aは、図15Fに示すように、出力回路制御信号CTL33=Hを出力回路33に出力する。出力回路制御信号CTL33=H、かつ、インバータ330の比較結果信号/SR=Hのため、出力回路33は、バッテリBが装着されていることを示す検出信号S2=Hを割り込み回路4に出力する。第1許可信号SP1=H、かつ、検出信号S2=Hのため、割り込み回路4は、割り込み信号SI1=HをCPU5に出力する。したがって、ストップ状態が解除される。一方、比較器32は、比較結果信号SR=Lを制御回路2aに帰還させる。そのため、第7フリップフロップF7は、比較結果ラッチ信号S6の立ち上がりに同期して、比較結果信号SR=Lをラッチする。第7フリップフロップF7の出力Q7=Lのため、タイマ起動信号S11は、Lである。タイマ221がクロック信号CLKをカウントしないので、タイマ動作信号S12は、図15Lに示すように、Lである。したがって、時間t28にて、図15Mに示すように、第6ANDゲート219は、第1ORゲート29を介し、出力Q5=Hを第1から第5フリップフロップF1-F5のリセット端子R1-R5にそれぞれ出力する。その後、時間t29にて、第1から第5フリップフロップF1は、ラッチしているHをLにリセットする。3.考察バッテリBが未装着である場合を例に挙げ、半導体集積回路100aについて考察する。ここでは、第2内部キャパシタ放電回路30Cおよび外部キャパシタ放電回路30Aに着目し、第1の実施の形態と同様の考察を行う。先ず、第2内部キャパシタ放電回路30Cに着目する。本実施の形態では、第2内部キャパシタC3の静電容量C3、第3抵抗器R3の抵抗値R3および第2内部キャパシタC3の放電期間ΔT3が、以下のように設定されている。言うまでもなく、静電容量C3を始めとする各値は、一例に過ぎない。ここでは、第4トランジスタTR4のオン抵抗が抵抗値R3に含まれているとする。静電容量C3=20pF抵抗値R3=250kΩ放電期間ΔT3=50ns放電期間ΔT2は、第2インバータ遅延回路217図11参照の特性に依存する。第2内部キャパシタ放電回路30Cが第2内部キャパシタC3を放電期間ΔT3=50ns放電させたとき、放電後の第2内部キャパシタC3の電圧VC3は、1式を用いて算出される。ここでは、議論を容易にするため、図14Nに示すように、時間t8における電圧V2を初期電圧V0とするのではなく、電源電圧VDD=2.5Vを初期電圧V0とする。数5VC3=VDD×exp-t/R3×C3=2.5V×exp-50ns/250kΩ×20pF≒2.475V55式から分かるように、3式と同じ結果が得られる。即ち、電圧VC3が電源電圧VDD=2.5Vから約24.9mV低下していることが分かる。次に、第1放電回路30Aに着目する。図14Nに示す時間t11にて、カウント期間ΔTCOUNTが終了したとき、放電後の外部キャパシタC1の電圧VC1は、1式を用いて算出される。ここでも、議論を容易にするため、図14Nに示すように、時間t8における電圧V2を初期電圧V0とするのではなく、電源電圧VDD=2.5Vを初期電圧V0とする。1式に用いる時間tは、カウント期間ΔTCOUNT=0.8192sであるとする。これは、以下のように算出される。クロック信号CLKの周期は、100μsである。カウント数N=8192のため、カウント期間ΔTCOUNTは、100μs×8192=0.8192sで表される。1式に用いる抵抗値Rは、1MΩであるとする。これは、以下のように算出される。外部キャパシタC1の電圧VC1は、低電圧検出回路10で消費される。そのため、図14Nに示すように、時間t8からt11にかけて、外部キャパシタC1の電圧VC1が、電圧V2から電圧V4まで低下している。このとき、外部キャパシタC1から低電圧検出回路10に流れる電流I4は、2.5μA程度である。この場合、カウント期間ΔTCOUNTの抵抗値Rは、VDD/I4=2.5V/2.5μA=1MΩで表される。数6VC1=VDD×exp-t/R×C1=2.5V×exp-0.8192s/1MΩ×47μF≒2.457V66式により、電圧VC1が電源電圧VDD=2.5Vから約24.9mV低下していることが分かる。5式および6式により、両者の電圧差ΔVは、以下の通りである。数7ΔV=VC3-VC1=2.475V-2.457V=18mV7外部キャパシタ放電回路30Aが外部キャパシタC1を放電期間ΔT1放電させ、第2内部キャパシタ放電回路30Cが第2内部キャパシタC3を放電期間ΔT3放電させることで、7式に示す電圧差ΔV=18mVが発生する。電圧差ΔVが発生するので、外部キャパシタC1の電圧VC1が第2内部キャパシタC3の電圧VC3よりも小さければ、バッテリBが未装着であることが分かる。本実施の形態によれば、マイクロコンピュータ1が外部キャパシタC1から電源電圧VDDの供給を受けている場合、ストップ解除信号S1=Lを受けても、カウント期間ΔTCOUNTである限り、外部キャパシタC1および第1内部キャパシタC2の放電が停止される。また、第8フリップフロップF8=Hの期間も、外部キャパシタC1および第1内部キャパシタC2の放電が停止される。したがって、第1の実施の形態と同様の効果を得ることができる上、更なる消費電力の低減化を図ることができる。したがって、バッテリBが未装着である場合に、外部キャパシタC1は、電源電圧VDDをマイクロコンピュータ1により長い期間供給することができる。また、メモリ7がデータを保持する時間を更に延ばすことができる。[第3の実施の形態]第3の実施の形態について説明する。本実施の形態は、第1の実施の形態に係るマイクロコンピュータ1を搭載したリモートコントローラに関する。言うまでもなく、マイクロコンピュータ1の代りに、第2の実施の形態に係るマイクロコンピュータ1aをリモートコントローラに搭載してもよい。図16は、第3の実施の形態に係るリモートコントローラ13の構成例を示すブロック図である。第1の実施の形態と同一の構成要素には、第1の実施の形態で用いた同一の符号が付されている。図16に示すように、リモートコントローラ13は、マイクロコンピュータ1と、外部キャパシタC1と、操作部11と、赤外線モジュール12とを有する。図16には、バッテリBが装着された場合が例示されている。リモートコントローラ13は、制御対象を遠隔操作する。制御対象には、例えば、AV機器や家電製品がある。操作部11は、操作ボタン111と、プルアップ抵抗器112とを有する。実際には、操作部11は、複数の操作ボタンを有する。ここでは、複数の操作ボタンのうち、任意の1個の操作ボタン111が例示されている。操作ボタン111は、例えば、プッシュスイッチである。操作ボタン111の一端は、プルアップ抵抗器112の一端に接続されている。操作ボタン111の他端は、シャーシグラウンドGNDに接続されている。操作ボタン111が押下されると、Lレベルの信号が発生する。操作部11は、このLレベルの信号をストップ解除信号S1=Lとして、マイクロコンピュータ1に出力する。赤外線モジュール12は、例えば、IrDAInfraredDataAssociationである。赤外線モジュール12は、制御対象と赤外線通信を行う。具体的には、赤外線モジュール12は、マイクロコンピュータ1とコマンドS15の授受を行い、コマンド信号S15に基づいて赤外線の送受信を行う。マイクロコンピュータ1をリモートコントローラ13に搭載しても、第1の実施の形態と同様の効果を得ることができる。