第1のPMOSトランジスタおよび第2のPMOSトランジスタと第1のNMOSトランジスタおよび第2のNMOSトランジスが直列に接続された第1のインバータと、前記第1のPMOSトランジスタに並列に接続された第3のPMOSトランジスタと、前記第1のNMOSトランジスタに並列に接続された第3のNMOSトランジスタと、前記第1のインバータの出力信号を反転させて前記第3のPMOSトランジスタおよび前記第3のNMOSトランジスタのゲート端子へ印加する第2のインバータとを有し、入力信号を反転させて前記第1のPMOSトランジスタおよび前記第2のNMOSトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路と、前記入力信号を反転させて前記第1のNMOSトランジスタおよび前記第2のPMOSトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路とを備えることを特徴とするシュミットトリガ回路。前記高閾値論理回路および前記低閾値論理回路が、インバータであることを特徴とする請求項1に記載のシュミットトリガ回路。前記高閾値論理回路が、前記入力信号が共通に入力されるNANDゲートであり、前記低閾値論理回路が、前記入力信号が共通に入力されるNORゲートであることを特徴とする請求項1に記載のシュミットトリガ回路。そこで、本発明が解決しようとする課題は、安定なヒステリシス特性を有するシュミットトリガ回路を提供することにある。実施形態のシュミットトリガ回路は、第1のPMOSトランジスタおよび第2のPMOSトランジスタと第1のNMOSトランジスタおよび第2のNMOSトランジスが直列に接続された第1のインバータと、前記第1のPMOSトランジスタに並列に接続された第3のPMOSトランジスタと、前記第1のNMOSトランジスタに並列に接続された第3のNMOSトランジスタと、前記第1のインバータの出力信号を反転させて前記第3のPMOSトランジスタおよび前記第3のNMOSトランジスタのゲート端子へ印加する第2のインバータとを有しており、入力信号を反転させて前記第1のPMOSトランジスタおよび前記第2のNMOSトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路と、前記入力信号を反転させて前記第1のNMOSトランジスタおよび前記第2のPMOSトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路とを備える。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、本発明の第1の実施形態に係るシュミットトリガ回路の構成の例を示す回路図である。本実施形態のシュミットトリガ回路は、PMOSトランジスタP1およびPMOSトランジスタP2とNMOSトランジスタN1およびNMOSトランジスタN2が直列に接続されたインバータIV1と、PMOSトランジスタP1に並列に接続されたPMOSトランジスタP3と、NMOSトランジスタN1に並列に接続されたNMOSトランジスタN3と、インバータIV1の出力信号Zを反転させた信号DをPMOSトランジスタP3およびNMOSトランジスタN3のゲート端子へ印加するインバータIV2と、を有し、入力信号Aを反転させた信号BをPMOSトランジスタP1およびNMOSトランジスタN2のゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路1と、入力信号Aを反転させた信号CをNMOSトランジスタN1およびPMOSトランジスタP2のゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路2と、を備える。図1に示す例では、高閾値論理回路1として高閾値インバータIVHを用い、低閾値論理回路2として低閾値インバータIVLを用いた例を示している。高閾値論理回路1と低閾値論理回路2の閾値の違いにより、入力信号Aが変化したとき、信号Bと信号Cの間には信号変化のタイミングに差が生じる。すなわち、入力信号Aが‘L’レベルから‘H’レベルへ変化したときは信号Bが信号Cに遅れて立ち下り、入力信号Aが‘H’レベルから‘L’レベルへ変化したときは信号Cが信号Bに遅れて立ち上がる。本実施形態では、この信号Bと信号Cが、インバータIV1の、直列に接続されたPMOSトランジスタP1とPMOSトランジスタP2、およびNMOSトランジスタN1とNMOSトランジスN2のゲート端子へそれぞれ入力されている。そのため、PMOSトランジスタP1とPMOSトランジスタP2が同時にオンする時期は、遅れて立ち下がる信号Bにより決定され、NMOSトランジスタN1とNMOSトランジスN2が同時にオンする時期は、遅れて立ち上がる信号Cにより決定される。すなわち、インバータIV1の出力信号Zの、立ち上りタイミングは高閾値論理回路1の閾値で決定され、立ち下りタイミングは低閾値論理回路2の閾値で決定される。ただし、インバータIV1では、入力信号Aのレベルが高閾値論理回路1の閾値と低閾値論理回路2の閾値に間にあるとき、PMOSトランジスタP1とNMOSトランジスタN1がともにオフする。これをそのままにしておくとインバータIV1の出力がハイインピーダンス状態となり、ノイズ入力などがあると、出力信号Zのレベルが不安定になるおそれがある。そこで、本実施形態では、このような問題の発生を防止するため、PMOSトランジスタP1に並列にPMOSトランジスタP3を接続し、NMOSトランジスタN1に並列にNMOSトランジスタN3を接続し、それぞれのゲート端子へインバータIV2の出力である信号Dを入力している。信号DはインバータIV1の出力信号Zの反転信号であるため、出力信号Zが‘H’レベルであるときは信号Dが‘L’レベルとなる。これによりPMOSトランジスタP3がオンし、出力信号Zの‘H’レベルを維持する。一方、出力信号Zが‘L’レベルであるときは信号Dが‘H’レベルであり、NMOSトランジスタN3がオンして、出力信号Zの‘L’レベルを維持する。図2に、本実施形態のシュミットトリガ回路の動作の例を示す。図2には、入力信号Aが変化したときの信号B、C、ZおよびDの変化の様子を示すタイムチャートと、そのときのPMOSトランジスタP1、P2、P3およびNMOSトランジスタN1、N2、N3のオン、オフの変化の様子を示す。なお、ここでは、高閾値論理回路1の閾値をVthH、低閾値論理回路2の閾値をVthL、と表している。入力信号Aが閾値VthLよりも低い‘L’レベルである期間T1では、信号B、Cがともに‘H’レベルであるため、PMOSトランジスタP1、P2がともにオフ、NMOSトランジスタN1、N2がともにオンしており、インバータIV1の出力信号Zは‘L’レベルである。次に、入力信号Aが‘L’レベルから‘H’レベルへ変化し、時刻t1で閾値VthLに達すると、低閾値論理回路2の出力信号Cが立ち下り、PMOSトランジスタP2がオンし、NMOSトランジスタN1がオフする。これにより、PMOSトランジスタP1とNMOSトランジスタN1がともにオフとなる期間T2が生じるが、この期間T2では、信号Dが‘H’レベルであるため、NMOSトランジスタN3がオンし、インバータIV1の出力信号Zの‘L’レベルが維持される。その後、時刻t2で、入力信号Aのレベルが閾値VthHに達すると、高閾値論理回路1の出力信号Bが立ち下り、PMOSトランジスタP1がオンする。これにより、インバータIV1の出力信号Zは‘H’レベルへ変化する。この様態は、入力信号Aのレベルが‘H’レベルである期間T3の間、継続する。その後、入力信号Aが‘H’レベルから‘L’レベルへ変化し、時刻t3で閾値VthHに達すると、高閾値論理回路1の出力信号Bが立ち上り、NMOSトランジスタN2がオンし、PMOSトランジスタP1がオフする。これにより、PMOSトランジスタP1とNMOSトランジスタN1がともにオフとなる期間T4が生じるが、この期間T4では、信号Dが‘L’レベルであるため、PMOSトランジスタP3がオンし、インバータIV1の出力信号Zの‘H’レベルが維持される。その後、時刻t4で、入力信号Aのレベルが閾値VthLに達すると、低閾値論理回路2の出力信号Cが立ち上り、NMOSトランジスタN1がオンする。これにより、インバータIV1の出力信号Zは‘L’レベルへ変化する。このように、本実施形態では、入力信号Aが‘L’レベルから‘H’レベルへ変化するときの閾値は高閾値論理回路1の閾値VthHで決定され、入力信号Aが‘H’レベルから‘L’レベルへ変化するときの閾値は低閾値論理回路2の閾値VthLで決定される。また、PMOSトランジスタP1に並列に接続されたPMOSトランジスタP3およびNMOSトランジスタN1に並列に接続されたNMOSトランジスタN3の働きにより、出力信号Zのレベルが不安定になることが防止される。なお、本実施形態のインバータIV1においてそれぞれ直列に接続される、PMOSトランジスタP1とPMOSトランジスタP2の相互の接続位置、およびNMOSトランジスタN1とNMOSトランジスタN2の相互の接続位置は、それぞれ入れ替えてもよい。そこで、図3~図5に、図1のインバータIV1を構成するトランジスタの接続関係に関する変形例を示す。図3は、PMOSトランジスタP1とPMOSトランジスタP2の接続位置が図1とは逆にされた例である。この場合、PMOSトランジスタP3も、PMOSトランジスタP1との並列接続関係を保つよう、その接続位置が変更される。図4は、NMOSトランジスタN1とNMOSトランジスタN2の接続位置が図1とは逆にされた例である。この場合、NMOSトランジスタN3も、NMOSトランジスタN1との並列接続関係を保つよう、その接続位置が変更される。図5は、図3に示した変形と図4に示した変形をともに施した例である。この例においても、PMOSトランジスタP1とPMOSトランジスタP3の並列接続関係およびNMOSトランジスタN1とNMOSトランジスタN3の並列接続関係は保たれる。このような本実施形態によれば、入力信号が‘L’レベルから‘H’レベルへ上昇するときの閾値および入力信号が‘H’レベルから‘L’レベルへ下降するとき閾値を、高閾値論理回路1の閾値VthHおよび低閾値論理回路2の閾値VthLにより決定することができるので、閾値を安定的に設定することができる。そのため、安定なヒステリシス特性を得ることができる。また、PMOSトランジスタP1に並列に接続されたPMOSトランジスタP3、およびNMOSトランジスタN1に並列に接続されたNMOSトランジスタN3の働きにより、出力信号Zのレベルが不安定になることを防止することができる。第2の実施形態図6は、本発明の第2の実施形態に係るシュミットトリガ回路の構成の例を示す回路図である。本実施形態では、高閾値論理回路1が高閾値NANDゲートNDHで構成され、低閾値論理回路2が低閾値NORゲートNRLで構成されている。図7に、高閾値NANDゲートNDHおよび低閾値NORゲートNRLを、CMOS回路として設計したときの回路構成の例を示す。図7aに示すように、高閾値NANDゲートNDHは、並列に接続されたPMOSトランジスタP11およびPMOSトランジスタP12と、直列に接続されたNMOSトランジスタN11およびNMOSトランジスタN12により構成される。したがって、1個のPMOSトランジスタと1個のNMOSトランジスタで構成されるインバータと比べると、並列に接続されている分PMOSトランジスタ側のオン抵抗が低くなり、直列に接続されている分NMOSトランジスタ側のオン抵抗が高くなる。そのため、インバータよりも閾値を高く設計することが容易である。一方、低閾値NORゲートNRLは、図7bに示すように、直列に接続されたPMOSトランジスタP21およびPMOSトランジスタP22と、並列に接続されたNMOSトランジスタN21およびNMOSトランジスタN22により構成される。そのため、NANDゲートとは逆に、PMOSトランジスタ側のオン抵抗が高くてNMOSトランジスタ側のオン抵抗が低く、インバータよりも閾値を低く設計することが容易である。このような本実施形態によれば、高閾値論理回路1をNANDゲートで構成し、低閾値論理回路2をNORゲートで構成することにより、高閾値論理回路1の閾値VthHを高くすること、および低閾値論理回路2の閾値VthLを低くすることを容易に行うことができ、ヒステリシス幅を容易に拡大することができる。以上説明した少なくとも1つの実施形態のシュミットトリガ回路によれば、安定なヒステリシス特性を得ることができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。