集積回路デバイスコンポーネントの強誘電特性を制御する方法であって、前記方法は、基板を覆って強誘電的に制御可能な誘電体層を形成するステップと、応力付与構造体によって前記強誘電的に制御可能な誘電体層中にほぼ1軸性の歪みが誘起されるように、前記強誘電的に制御可能な誘電体層に隣接して前記応力付与構造体を形成するステップと、を含み、前記強誘電的に制御可能な誘電体層は、強誘電体酸化物層、および応力印加がなければ強誘電特性を示さない通常は非強誘電体材料層、の一つ以上を含む、前記方法。前記強誘電的に制御可能な誘電体層は、BaTiO3、Pb[ZrxTi1-x]O3PZT、SrBi2Ta2O9SBT、SrTiO3STO、Ba1-xSrxTiO3BST、PbTiO3、CaMnO3、およびBiFeO3の一つ以上を含む、請求項1に記載の方法。前記応力付与構造体は、前記基板の材料とは異なる半導体材料を含む、請求項1に記載の方法。前記応力付与構造体は、前記強誘電的に制御可能な誘電体層を覆って形成された窒化物層を含む、請求項1に記載の方法。前記窒化物層は圧縮性窒化物層である、請求項4に記載の方法。前記窒化物層は伸張性窒化物層である、請求項4に記載の方法。前記強誘電的に制御可能な誘電体層が、電界効果トランジスタFETのゲート誘電体層内に含まれる、請求項1に記載の方法。前記基板はシリコン基板であり、前記応力付与構造体を形成するステップは、前記強誘電的に制御可能な誘電体層中に圧縮性の1軸性歪みを誘起するように、シリコンゲルマニウムのソースおよびドレイン領域を成長させるステップを含む、請求項7に記載の方法。前記基板はシリコン基板であり、前記応力付与構造体を形成するステップは、前記強誘電的に制御可能な誘電体層中に伸張性の1軸性歪みを誘起するように、炭素ドープシリコンのソースおよびドレイン領域を成長させるステップを含む、請求項7に記載の方法。前記応力付与構造体を形成するステップは、前記FETを覆って圧縮性窒化物層を形成するステップを含む、請求項7に記載の方法。前記応力付与構造体を形成するステップは、前記FETを覆って伸張性窒化物層を形成するステップを含む、請求項7に記載の方法。前記ゲート誘電体層は、一つ以上の追加誘電体層をさらに含む、請求項7に記載の方法。前記強誘電的に制御可能な誘電体層は、金属-絶縁体-金属MIMコンデンサの誘電体層を含む、請求項1に記載の方法。ゲート電極と基板との間に配置された、強誘電的に制御可能なゲート誘電体層と、応力付与構造体によって前記強誘電的に制御可能な誘電体層中にほぼ1軸性の歪みが誘起されるように、前記強誘電的に制御可能な誘電体層に隣接して形成された、前記応力付与構造体と、を含む強誘電体電界効果トランジスタFETデバイスであって、前記強誘電的に制御可能なゲート誘電体層は、強誘電体酸化物層、および応力印加がなければ強誘電特性を示さない通常は非強誘電体材料層、の一つ以上を含む、前記デバイス。前記強誘電的に制御可能なゲート誘電体層は、BaTiO3、Pb[ZrxTi1-x]O3PZT、SrBi2Ta2O9SBT、SrTiO3STO、Ba1-xSrxTiO3BST、PbTiO3、CaMnO3、およびBiFeO3の一つ以上を含む、請求項14に記載のデバイス。前記基板はシリコン基板であり、前記応力付与構造体は、前記強誘電的に制御可能な誘電体層中に圧縮性の1軸性歪みを誘起する、エピタキシャルに成長させたシリコンゲルマニウムのソースおよびドレイン領域を含む、請求項14に記載のデバイス。前記基板はシリコン基板であり、前記応力付与構造体は、前記強誘電的に制御可能な誘電体層中に伸張性の1軸性歪みを誘起する、エピタキシャルに成長させた炭素ドープシリコンのソースおよびドレイン領域を含む、請求項14に記載のデバイス。前記応力付与構造体は、前記FETを覆って形成された圧縮性窒化物層を含む、請求項14に記載のデバイス。前記応力付与構造体は、前記FETを覆って形成された伸張性窒化物層を含む、請求項14に記載のデバイス。前記ゲート誘電体層は、一つ以上の追加誘電体層をさらに含む、請求項14に記載のデバイス。基板を覆って形成された下部電極層と、前記下部電極を覆って形成された、強誘電的に制御可能な誘電体層を含むコンデンサ誘電体層と、前記強誘電的に制御可能な誘電体層を覆って形成された上部電極層と、前記強誘電的に制御可能な誘電体層中にほぼ1軸性の歪みが誘起されるように、前記強誘電的に制御可能な誘電体層に隣接して形成された応力付与構造体と、を含む強誘電体金属-絶縁体-金属MIMコンデンサであって、強誘電的に制御可能なゲート誘電体層は、強誘電体酸化物層、および応力印加がなければ強誘電特性を示さない通常は非強誘電体材料層、の一つ以上を含む、前記コンデンサ。前記強誘電的に制御可能なゲート誘電体層は、BaTiO3、Pb[ZrxTi1-x]O3PZT、SrBi2Ta2O9SBT、SrTiO3STO、Ba1-xSrxTiO3BST、PbTiO3、CaMnO3、およびBiFeO3の一つ以上を含む、請求項21に記載のコンデンサ。前記応力付与構造体は、前記MIMコンデンサを覆って形成された圧縮性窒化物層を含む、請求項21に記載のコンデンサ。前記応力付与構造体は、前記MIMコンデンサを覆って形成された伸張性窒化物層を含む、請求項21に記載のコンデンサ。前記コンデンサ誘電体層は、一つ以上の追加誘電体層をさらに含む、請求項21に記載のコンデンサ。しかしながら、エピタキシを介した強誘電体の2軸性歪みはそれ自体の限界を有する。例えば、シリコン上への直接のエピタキシは、高品質のエピタキシのため分子線エピタキシMBE:molecularbeamepitaxy堆積法を必要とする。このやり方では、歪みの調整はできず、臨界厚さが実現されてしまうと歪みは弛緩される。しかして、調節された強誘電特性は、限られた厚さの範囲に対してだけ得ることができる。さらに、BaTiO3など強誘電体酸化物のSi上への直接エピタキシは、シリコンの伝導バンドに対する負のまたは非常に小さなバンドオフセットに起因する高い漏えい電流をもたらす。ある例示的実施形態において、集積回路デバイスコンポーネントの強誘電特性を制御する方法は、基板を覆って強誘電的に制御可能な誘電体層を形成するステップと、応力付与構造体によって強誘電的に制御可能な誘電体層中にほぼ1軸性の歪みが誘起されるように、強誘電的に制御可能な誘電体層に隣接して該応力付与構造体を形成するステップと、を含み、強誘電的に制御可能な誘電体層は、強誘電体酸化物層、および応力印加がなければ強誘電特性を示さない通常は非強誘電体材料層、の一つ以上を含む。別の実施形態において、ある強誘電体電界効果トランジスタFETデバイスは、ゲート電極と基板との間に配置された、強誘電的に制御可能なゲート誘電体層と、応力付与構造体によって強誘電的に制御可能な誘電体層中にほぼ1軸性の歪みが誘起されるように、強誘電的に制御可能な誘電体層に隣接して形成された、該応力付与構造体と、を含み、強誘電的に制御可能なゲート誘電体層は、強誘電体酸化物層、および応力印加がなければ強誘電特性を示さない通常は非強誘電体材料層、の一つ以上を含む。さらに別の実施形態において、ある強誘電体金属-絶縁体-金属MIMコンデンサは、基板を覆って形成された下部電極層と、下部電極を覆って形成された、強誘電的に制御可能な誘電体層を含むコンデンサ誘電体層と、該強誘電的に制御可能な誘電体層を覆って形成された上部電極層と、強誘電的に制御可能な誘電体層中にほぼ1軸性の歪みが誘起されるように、強誘電的に制御可能な誘電体層に隣接して形成された応力付与構造体と、を含み強誘電的に制御可能なゲート誘電体層は、強誘電体酸化物層、および応力印加がなければ強誘電特性を示さない通常は非強誘電体材料層、の一つ以上を含む。例示的な図面を参照すると、いくつかの図面において同様のエレメントは同様な番号を付されている。本明細書は、プロセス誘起の膜の歪みによって誘電体膜の強誘電性を制御するための方法および構造体を開示する。強誘電性を誘起するために特定の例示的な実施形態が用いられ、これらでは、例えばSrTiO3またはCaMnO3など、歪みのないときは通常の非強誘電性材料が歪みを与えられたとき強誘電体になる。他の例示的な実施形態は、誘電体膜の既存の強誘電性を調整し、これらの処理状態において強誘電体の特性TC、Prは調節され、しかしてマイクロエレクトロニクス用途で使用できる例えばBaTiO3などの可能性ある材料のスペクトルの幅を広げ、さらに例えばPZTベースのデバイスなど既存の強誘電体デバイスの性能を向上させる。本明細書で説明する諸実施形態においては、通常は非強誘電体の材料または強誘電体の材料などの強誘電的に制御可能な材料は、まず、シリコンまたは他の種類の半導体基板例えば、シリコンオンインシュレータSOI:silicon-on-insulator、Ge、III/V族などに堆積されて、CMOS型の技法によって、ほぼ1軸性の歪みが与えられる。本明細書で用いるほぼ1軸性とは、x方向またはy方向など表面の一つの方向に導入される歪みをいう。これは、例えば、表面沿いに2つの方向x-yに導入される歪みを有する2軸性歪み膜と対照的である。ただし、ほぼ1軸性は、他の軸に沿ったある最小限の僅少なまたはゼロでない歪みコンポーネントを有する、主として一つの軸例えばx軸に沿った歪み、も表し得ることを理解すべきである。さらに、本明細書に記載するCMOS型技法は、例えば、シリコンチャネル領域に隣接するソース/ドレインシリコンゲルマニウムSiGe領域、窒化物ライナ構造、およびこれらの組み合わせを含み得る。いずれの場合も、誘電体膜のエピタキシは必要なく、圧縮性および伸張性両方の歪み1軸性が窒化ケイ素を使って実現でき、歪みのレベルが調節可能でこれによりTCおよびPrを大幅に調節できる。強誘電体酸化物中へのプロセス誘起の歪みの実装は、しかして、トランジスタチャネル中の移動性を向上するために現在用いられている、チップ技術で一般的な集積スキームを介して実現することができる。プロセス誘起の歪みにより調整される強誘電性誘電体膜の実用的実施形態には、以下に限らないが、FET類およびMIMコンデンサ類が含まれる。まず、図1を参照すると、例えばシリコンまたはSOIなどの基板102中に形成されたFET100の断面図が示されている。シャロートレンチアイソレーションSTI:shallowtrenchisolation領域104の間に形成されたトランジスタは、パターン取りされたゲート電極106、ゲート電極106に隣接する側壁スペーサ108、および、ゲート電極106と基板102との間のゲート誘電体層110を含む。ここで、ゲート誘電体層110に対する例えば、二酸化ケイ素などの従来式材料は、強誘電的に制御可能な層を包含する誘電体スタックに置き換えられる。この場合も同様に、強誘電的に制御可能な層は、強誘電体材料、または外部からの応力印加に応じ強誘電特性を示す通常は非強誘電体材料などの層とすることができる。ゲート誘電体層110内に包含される、強誘電的に制御可能な層の非限定的な例には、BaTiO3、PZT、SBT、SrTiO3STO、Ba1-xSrxTiO3BST、PbTiO3、CaMnO3、およびBiFeO3が含まれる。バルクSrTiO3の場合、酸素回転が、無極性の反強誘電歪性基底状態antiferrodistortivegroundstateに関与する。適切な歪みの下では、強誘電性および反強誘電歪性双方による変形が共存し得、これらの不安定性の間のカップリングの変化によって、新規の基底状態すなわち強誘電体に導くことができる。ここにおいて、1軸性歪みまたはおそらくはさらに複雑な歪み分布をもたらす1軸性応力がなぜ、かかる強く相関する複合酸化物の基底状態に変化をもたらさないのか明白な基本的理由はない。図1に示されたゲート誘電体層110は、ゲート電極と共に、スペーサ108がゲート誘電体層110の側壁にも隣接するようにパターン取りして示されているが、ゲート誘電体層110をゲート電極106とは別にパターン取りして、例えばスペーサ108をゲート誘電体層110の上方に配置できるようにすることも考えられる。誘電体層110には、強誘電的に制御可能な層に加え、強誘電的に制御可能な層と基板102との間に一つ以上のバッファ層を含めることも可能である。さらに、図1に示された誘電体層110には、強誘電的に制御可能な層と、ゲート電極106もしくは基板102またはその両方との間に配置された一つ以上の追加の誘電体層を含めることもできる。図1から分かるように、ソースおよびドレイン領域112は、エッチングなどで除去され、シリコンゲルマニウムSiGeまたは炭素ドープシリコンSi:Cなど、異なる半導体材料のエピタキシャル成長のための場所が開けられている。図2には、エピタキシャル材料114が示されている。結果として、1軸圧縮性または伸張性歪みは、ゲート誘電体層110の下のトランジスタのチャネル領域ばかりでなく、ゲート誘電体層110自体中にも誘起される。例えば、エピタキシャル材料114がSiGeの場合、誘起される1軸性歪みは圧縮性である。これに換えて、エピタキシャル材料114が、例えばSi:Cの場合、誘起される1軸性歪みは伸張性である。これらにより、ゲート誘電体層110にエピタキシャルに誘起された応力は、ゲート誘電体層110の強誘電特性を誘起しもしくは調節しまたはその両方の作用をする。まださらに考えられる実施形態において、シリコン中へのドーパントの注入を介して、ソースおよびドレイン領域112に内蔵の応力付与半導体材料を備えることができる。エピタキシャルソース/ドレイン応力付与半導体材料に加えてまたはこれに換えて、他の1軸性応力/歪み技法を使って、誘電体層の強誘電特性を誘起/調節することもできる。図3に示されるように、FET100の基板102は、妥当なドーパント材料を使ってドープされ、ソースおよびドレイン領域116およびゲートの真下のソース/ドレインの伸長領域が形成される。すなわち、図3の実施形態においては、応力は、ソース/ドレイン半導体材料からは生成されない。代わりに、窒化物ライナ118例えば、窒化ケイ素がFET100を覆って形成される。示されたこの事例では、窒化物層118は、これが基板102のチャネル領域およびゲート誘電体層110の両方に対し1軸の圧縮性応力を供する点で、圧縮性窒化物層である。また、この圧縮性窒化物層118は、前述のようにゲート誘電体層110の強誘電特性を誘起/調節するのに加え、PMOSFETデバイス中のキャリヤの移動性を高めるためにも使われる。比較のため図4に、基板102のチャネル領域およびゲート誘電体層110の両方に対し1軸の伸長性応力を生成する伸張性窒化物ライナ120を備えた、FET100を示す。また、この伸張性窒化物層120は、前述のようにゲート誘電体層110の強誘電特性を誘起/調節するのに加え、NMOSFETデバイス中のキャリヤの移動性を高めるためにも使われる。ここで、図5a~図6bを全般的に参照すると、本発明の別の実施形態による、強誘電的に制御可能な誘電体層を有するMIMコンデンサの形成を表す一連の断面図が示されている。図5aにおいて、基板502は、スタックとして順番に上方に形成された、下部電極層504、強誘電的に制御可能な層を含むコンデンサ誘電体層506、および上部電極層508を有する。FET実施形態の場合と同様に、強誘電的に制御可能な層は、強誘電体層、または外部応力の印加を受けて強誘電特性を示す通常は非強誘電体層を含む。下部および上部電極層504、508には、例えば、白金、イリジウム、ルテニウム、チタン、窒化チタン、タンタル、窒化タンタル、酸化イリジウム、酸化ルテニウム、銅、タングステン、またはこれらの化合物を含め、任意の適した伝導性材料を用いることができる。また、FET実施形態と同様に、MIMコンデンサのコンデンサ誘電体層506には、強誘電的に制御可能な層に加え、該強誘電的に制御可能な層と下部および上部電極層504、508との間に、一つ以上のバッファ層もしくは一つ以上の追加の誘電体層またはその両方を含めることもできる。図5bでは、下部電極層504、強誘電的に制御可能な層506、および上部電極層508は所望の形状にエッチングされ、その後、図6aに示されるように、得られたコンデンサスタックを覆って窒化物応力層510が形成される。窒化物応力層510は、矢印線で示されるように、伸張性または圧縮性のいずれとすることもできる。結果として、MIMコンデンサの強誘電特性は、1軸性応力/歪みによって誘起/調節される。最後に、図6bにおいて、さらなるデバイス加工のため、絶縁層例、二酸化ケイ素512が応力印加された強誘電体MIMコンデンサを覆って形成される。好適な実施形態または実施形態群を参照して本発明を説明してきたが、当業者は、本発明の範囲を逸脱することなく、これらのエレメントにさまざまな変更を加えたり、同等物で置き換えたりすることが可能なのを理解していよう。さらに、特定の状況または材料に適合させるために、本発明の教示の本質的範囲から逸脱することなく、多くの改修を加えることもできる。従って、本発明は、本発明を実施するため考えられる最善の方式として開示されたこれら特定の実施形態に限定されるものでなく、本発明は、添付の請求項の範囲に包含される全ての実施形態を含むものと意図されている。