基板上に積層された第1チップと、前記第1チップ上に積層された第2チップと、前記基板と前記第1チップに設けられた第1パッドとを接続し、前記基板から前記第1パッドへ第1電源を供給する第1ワイヤと、前記基板と前記第2チップに設けられた第2パッドとを接続し、前記基板から前記第2チップへ前記第1電源とは異なる第2電源を供給する第2ワイヤと、を備え、前記第2チップは、前記第1チップから前記第1電源の供給を受けるための第1貫通電極と、前記第2チップから前記第1チップへ前記第2電源を供給するための第2貫通電極と、を有していることを特徴とする半導体装置。前記第1チップには、前記第1電源を供給する格子状に配置された配線が、1層の配線層にのみ設けられており、前記第2チップには、前記第2電源を供給する格子状に配置された配線が、1層の配線層にのみ設けられていることを特徴とする請求項1に記載の半導体装置。前記第1貫通電極は、前記第1電源を必要とする前記第2チップ内の素子に対応する領域に設けられ、前記第2貫通電極は、前記第2電源を必要とする前記第1チップ内の素子に対応する領域に設けられることを特徴とする請求項1又は2に記載の半導体装置。前記第1チップは、前記第1ワイヤを介して前記基板から第3電源が供給され、前記第2チップは、前記第2ワイヤを介して前記基板から前記第3電源が供給されることを特徴とする請求項1に記載の半導体装置。前記第2チップは、前記第1チップとの間でデータ信号を伝送するための第3貫通電極をさらに有することを特徴とする請求項1乃至4のいずれかに記載の半導体装置。前記第2チップは、前記第1チップよりサイズが小さく、前記第1チップの中央部上に積層されており、前記第1パッドは前記第1チップの外周部に設けられ、前記第2パッドは前記第2チップの外周部に設けられていることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。本発明は、積層チップを小型化し、IRドロップを改善できる半導体装置を提供することを目的とする。本実施形態によれば、半導体装置は、基板上に積層された第1チップと、前記第1チップ上に積層された第2チップと、前記基板と前記第1チップに設けられた第1パッドとを接続し、前記基板から前記第1パッドへ第1電源を供給する第1ワイヤと、前記基板と前記第2チップに設けられた第2パッドとを接続し、前記基板から前記第2チップへ前記第1電源とは異なる第2電源を供給する第2ワイヤと、を備えている。前記第2チップは、前記第1チップから前記第1電源の供給を受けるための第1貫通電極と、前記第2チップから前記第1チップへ前記第2電源を供給するための第2貫通電極と、を有している。以下、本発明の実施の形態を図面に基づいて説明する。第1の実施形態図1~図3を用いて本発明の第1の実施形態に係る半導体装置1を説明する。図1は半導体装置1の断面図である。図1に示すように、半導体装置1は、パッケージ基板2と、パッケージ基板2上に設けられた第1チップ10と、第1チップ10上に設けられた第2チップ20とを備えている。第2チップ20は、第1チップ10よりサイズが小さく、第1チップ10の中央部上に積層されている。図2は、第1チップ10及び第2チップ20の平面図である。図1及び図2に示すように、第1チップ10の上面の外周部には、複数のパッド12が設けられており、各パッド12はワイヤ14を介してパッケージ基板2に接続されている。各パッド12は、ワイヤ14を介して、パッケージ基板2から第1電源正電源VDDを受け取ったり、データ信号の送受信を行ったりする。図2はパッド12の配置の一例を示しており、Vが正電源VDDに対応するパッド12を示し、Sがデータ信号に対応するパッド12を示している。また、第1チップ10と同様に、第2チップ20の上面の外周部には、複数のパッド22が設けられており、各パッド22はワイヤ24を介してパッケージ基板2に接続されている。各パッド22は、ワイヤ24を介して、パッケージ基板2から第2電源グランドGNDを受け取ったり、データ信号の送受信を行ったりする。図2はパッド22の配置の一例を示しており、GがグランドGNDに対応するパッド22を示し、Sがデータ信号に対応するパッド22を示している。図3aは第1チップ10に設けられた電源メッシュ11の平面図であり、図3bは第2チップ20に設けられた電源メッシュ21の平面図である。図1及び図3aに示すように、第1チップ10は、正電源VDDを第1チップ10全体に供給するためのメッシュ状格子状に配置された配線11aからなる1層の電源メッシュ11を有している。また、図1及び図3bに示すように、第2チップ20は、グランドGNDを第2チップ20全体に供給するためのメッシュ状格子状に配置された配線21aからなる1層の電源メッシュ21を有している。図1及び図2に示すように、第2チップ20には、複数の貫通電極26及びバンプ28が設けられている。貫通電極26は、第2チップ20に小さな孔を開け、その孔に金属を充填することによって形成することができ、TSVThroughSiliconViaとも言われている。この貫通電極26及びバンプ28により、第1チップ10と第2チップ20とが電気的に接続され、第1チップ10と第2チップ20との間でデータ信号の送受信を行うことができる。また、貫通電極26及びバンプ28により、第1チップ10から第2チップ20へ正電源VDDを供給することができる。同様に、貫通電極26及びバンプ28により、第2チップ20から第1チップ10へグランドGNDを供給することができる。正電源VDD供給用の貫通電極26は、第2チップ20において正電源VDDを必要とする領域の近傍に設けられる。例えば、正電源VDD供給用の貫通電極26は、動作に際して正電源VDDを必要とする第2チップ20内の素子に対応した箇所に設けられる。また、グランドGND供給用の貫通電極26は、第1チップ10においてグランドGNDを必要とする領域の近傍に設けられる。例えば、グランドGND供給用の貫通電極26は、動作に際してグランドGNDを必要とする第1チップ10内の素子に対応した箇所に設けられる。電源メッシュ21の配線21aは貫通電極26を避ける接触しないように配置される。このように、第1チップ10は、パッケージ基板2からワイヤ14を介して正電源VDDが与えられ、積層された上層の第2チップ20から貫通電極26を介してグランドGNDが与えられる。一方、第2チップ20は、パッケージ基板2からワイヤ24を介してグランドGNDが与えられ、積層された下層の第1チップ10から貫通電極26を介して正電源VDDが与えられる。第1チップ10、第2チップ20は、正電源VDD又はグランドGNDの一方のみをパッケージ基板2から受け取るためのパッド12、22を備えていればよいため、正電源VDD及びグランドGNDの両方をパッケージ基板2から受け取る場合と比較して、パッド数を削減することができ、チップサイズを小さくすることができる。また、第1チップ10、第2チップ20は、正電源VDD又はグランドGNDの一方のみの電源メッシュ11、21を備えていればよく、電源メッシュは1層の配線層で形成することができる。一方、1チップに正電源VDD及びグランドGNDの両方の電源メッシュを設ける場合、電源メッシュは2層の配線層を使用する。従って、本実施形態のような構成にすることで、電源メッシュに使用する配線層を減らすことができ、チップを薄型化することができる。上記実施形態では、パッケージ基板2から、ワイヤ14を介して第1チップ10に正電源VDDを供給し、ワイヤ24を介して第2チップ20にグランドGNDを供給していたが、これとは逆に、パッケージ基板2から、ワイヤ14を介して第1チップ10にグランドGNDを供給し、ワイヤ24を介して第2チップ20に正電源VDDを供給してもよい。その場合、貫通電極26及びバンプ28により、第1チップ10から第2チップ20へグランドGNDが供給され、第2チップ20から第1チップ10へ正電源VDDが供給される。比較例図4~図6を用いて比較例による半導体装置を説明する。図4は比較例による半導体装置101の断面図、図5は平面図、図6は第1チップ110に設けられている電源メッシュ111の平面図である。上記第1の実施形態に係る半導体装置1は、パッケージ基板2から、第1チップ10、第2チップ20に、第1電源正電源VDD又は第2電源グランドGNDのいずれか一方のみが与えられていたのに対して、変形例による半導体装置101では、パッケージ基板102から、第1チップ110、第2チップ120のそれぞれに、第1電源正電源VDD及び第2電源グランドGNDの両方が与えられている。図4及び図5に示すように、半導体装置101は、パッケージ基板102と、パッケージ基板102上に設けられた第1チップ110と、第1チップ110上に設けられた第2チップ120とを備えている。第2チップ120は、第1チップ110よりサイズが小さく、第1チップ110の中央部上に積層されている。第1チップ110の上面の外周部には、複数のパッド112が設けられており、各パッド112はワイヤ114を介してパッケージ基板102に接続されている。各パッド112は、ワイヤ114を介して、パッケージ基板102から第1電源正電源VDD及び第2電源グランドGNDを受け取ったり、データ信号の送受信を行ったりする。図5はパッド112の配置の一例を示しており、Vが正電源VDDに対応するパッド112を示し、GがグランドGNDに対応するパッド112を示し、Sがデータ信号に対応するパッド112を示している。また、第1チップ110と同様に、第2チップ120の上面の外周部には、複数のパッド122が設けられており、各パッド122はワイヤ124を介してパッケージ基板102に接続されている。各パッド122は、ワイヤ124を介して、パッケージ基板102から第1電源正電源VDD及び第2電源グランドGNDを受け取ったり、データ信号の送受信を行ったりする。図5はパッド122の配置の一例を示しており、Vが正電源VDDに対応するパッド122を示し、GがグランドGNDに対応するパッド122を示し、Sがデータ信号に対応するパッド122を示している。第2チップ120には、複数の貫通電極126及びバンプ128が設けられている。この貫通電極126及びバンプ128により、第1チップ110と第2チップ120とが電気的に接続され、第1チップ110と第2チップ120との間でデータ信号の送受信を行う。図4及び図6に示すように、第1チップ110には、正電源VDD及びグランドGNDを第1チップ110全体に供給するためのメッシュ状の配線111a、111bからなる電源メッシュ111が設けられている。正電源VDDを供給する配線111aとグランドGNDを供給する配線111bをメッシュ状格子状に配置するためには、電源メッシュ111は2層の配線層を必要とする。また、正電源VDDを供給する配線111aとグランドGNDを供給する配線111bとはペアで交互に配置される。従って、各配線層における配線領域を、正電源VDDを供給する配線111aとグランドGNDを供給する配線111bとで2等分することになり、配線111a、配線111bは、それぞれ、配線領域の半分しか使用することができない。そのため、配線の抵抗成分が大きくなり、IRドロップが大きくなる。第2チップ120に設けられる電源メッシュ121は図4及び図6に示す電源メッシュ111と同様の構成になるため、説明を省略する。このように、変形例による半導体装置101における第1チップ110、第2チップ120は、パッケージ基板102からワイヤ114、124を介して正電源VDD及びグランドGNDの両方を受け取るためのパッド112、122が設けられるため、パッド数が多くなり、チップサイズが大きくなる。また、第1チップ110、第2チップ120に設けられる電源メッシュ111、121は、2層の配線層を必要とするため、チップの薄型化の妨げになる。さらに、正電源VDDを供給する配線111a、グランドGNDを供給する配線111bは、各配線層の配線領域の半分ずつを使用することになるため、配線の抵抗成分が大きくなり、IRドロップが大きくなる。一方、図1~図3に示す上記第1の実施形態に係る半導体装置1では、第1チップ10、第2チップ20に、正電源VDD又はグランドGNDの一方のみをパッケージ基板2から受け取るためのパッド12、22を設けていればよいため、図4~図6に示す比較例における第1チップ110、第2チップ120と比較して、パッド数を削減することができ、チップサイズを小さくすることができる。また、第1チップ10、第2チップ20は、正電源VDD又はグランドGNDの一方のみの電源メッシュ11、21を備えていればよく、電源メッシュ11、21は1層の配線層で形成することができるため、図4~図6に示す比較例における第1チップ110、第2チップ120と比較して、電源メッシュに使用する配線層を減らすことができ、チップを薄型化することができる。さらに、第1チップ10、第2チップ20では、1層の配線層の配線領域を、正電源VDDを供給する配線11a又はグランドGNDを供給する配線21aのみが使用するため、図4~図6に示す比較例における第1チップ110、第2チップ120と比較して、配線の抵抗成分は小さくなり、IRドロップを小さくすることができる。このように、本発明の第1の実施形態に係る半導体装置1によれば、積層チップを小型化し、IRドロップを改善することができる。第2の実施形態図7~図9を用いて本発明の第2の実施形態に係る半導体装置201を説明する。図7は半導体装置201の断面図、図8は第1チップ210及び第2チップ220の平面図、図9aは第1チップ210に設けられている電源メッシュ211の平面図、図9bは第2チップ220に設けられている電源メッシュ221の平面図である。図7及び図8に示すように、半導体装置201は、パッケージ基板202と、パッケージ基板202上に設けられた第1チップ210と、第1チップ210上に設けられた第2チップ220とを備えている。第2チップ220は、第1チップ210よりサイズが小さく、第1チップ210の中央部上に積層されている。第1チップ210及び第2チップ220には、それぞれ、正電源VDD_A、及び正電源VDD_Aとは異なる種類の電源である正電源VDD_Bを必要とする素子が設けられているものとする。第1チップ210の上面の外周部には、複数のパッド212が設けられており、各パッド212はワイヤ214を介してパッケージ基板202に接続されている。各パッド212は、ワイヤ214を介して、パッケージ基板202から第1電源正電源VDD_A及び第3電源グランドGNDを受け取ったり、データ信号の送受信を行ったりする。図8はパッド212の配置の一例を示しており、V_Aが正電源VDD_Aに対応するパッド212を示し、GがグランドGNDに対応するパッド212を示し、Sがデータ信号に対応するパッド212を示している。また、第1チップ210と同様に、第2チップ220の上面の外周部には、複数のパッド222が設けられており、各パッド222はワイヤ224を介してパッケージ基板202に接続されている。各パッド222は、ワイヤ224を介して、パッケージ基板202から第2電源正電源VDD_B及び第3電源グランドGNDを受け取ったり、データ信号の送受信を行ったりする。図8はパッド222の配置の一例を示しており、GがグランドGNDに対応するパッド222を示し、V_Bが正電源VDD_Bに対応するパッド222を示し、Sがデータ信号に対応するパッド222を示している。図7及び図9aに示すように、第1チップ210には、正電源VDD_A及びグランドGNDを第1チップ210全体に供給するためのメッシュ状格子状に配置された配線211a、211bからなる電源メッシュ211が設けられている。また、図7及び図9bに示すように、第2チップ220には、グランドGND及び正電源VDD_Bを第2チップ220全体に供給するためのメッシュ状格子状に配置された配線221a、221bからなる電源メッシュ221が設けられている。図7及び図8に示すように、第2チップ220には、複数の貫通電極226及びバンプ228が設けられている。貫通電極226は、第2チップ220に小さな孔を開け、その孔に金属を充填することによって形成することができ、TSVThroughSiliconViaとも言われている。この貫通電極226及びバンプ228により、第1チップ210と第2チップ220とが電気的に接続され、第1チップ210と第2チップ220との間でデータ信号の送受信を行うことができる。また、貫通電極226及びバンプ228により、第1チップ210から第2チップ220へ正電源VDD_Aを供給することができる。同様に、貫通電極226及びバンプ228により、第2チップ220から第1チップ210へ正電源VDD_Bを供給することができる。正電源VDD_A供給用の貫通電極226は、第2チップ220において正電源VDD_Aを必要とする領域の近傍に設けられる。また、正電源VDD_B供給用の貫通電極226は、第1チップ210において正電源VDD_Bを必要とする領域の近傍に設けられる。このように、第1チップ210は、パッケージ基板202からワイヤ214を介して正電源VDD_A及びグランドGNDが与えられ、積層された上層の第2チップ220から貫通電極226を介して正電源VDD_Bが与えられる。一方、第2チップ220は、パッケージ基板202からワイヤ224を介してグランドGND及び正電源VDD_Bが与えられ、積層された下層の第1チップ210から貫通電極26を介して正電源VDD_Aが与えられる。第1チップ210、第2チップ220は、正電源VDD_A又は正電源VDD_Bのいずれか一方のみと、グランドGNDとをパッケージ基板202から受け取るためのパッド212、222を備えていればよいため、正電源VDD_A、正電源VDD_B、及びグランドGNDの全てをパッケージ基板202から受け取る場合と比較して、パッド数を削減することができ、チップサイズを小さくすることができる。また、電源メッシュ211、221は、正電源VDD_A又は正電源VDD_Bのいずれか一方と、グランドGNDとをメッシュ状に配線すればよいため、正電源VDD_A、正電源VDD_B、及びグランドGNDの全てをメッシュ状に配線する場合と比較して、配線の抵抗成分は小さくなり、IRドロップを小さくすることができる。このように、本実施形態によれば、異なる種類の電源VDD_A、VDD_Bを、パッケージ基板202からワイヤを介して別々のチップに供給し、貫通電極226を用いてチップ間で電源VDD_A、VDD_Bを供給しあうことで、各チップの外周部に設けるパッド数を削減し、チップを小型化することができる。また、電源メッシュのIRドロップを改善することができる。上記第2の実施形態では、図9a、bに示すように、正電源VDD_A及びグランドGNDを第1チップ210全体に供給するための電源メッシュ211を第1チップ210に設け、グランドGND及び正電源VDD_Bを第2チップ220全体に供給するための電源メッシュ221を第2チップ220に設けていたが、電源メッシュ211、221をそれぞれ、図10に示すように、正電源VDD_A、VDD_B、及びグランドGNDをチップ全体に供給するための電源メッシュにしてもよい。この場合、正電源VDD_A、VDD_Bを供給するための貫通電極226の数を少なくすることができる。上記第1、第2の実施形態では積層された2つのチップを有する半導体装置について説明したが、積層されるチップ数は3以上でもよい。なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。