"入力信号を反転して出力するインバータ回路と、前記入力信号を反転した信号をゲート信号として動作するレベルシフト素子と、一端が前記インバータ回路の出力に接続された第1の抵抗と、前記第1の抵抗を介して前記インバータ回路の出力から入力した電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路とを備えることを特徴とするレベルシフト回路。入力信号を反転した信号をゲート信号として動作するレベルシフト素子と、前記入力信号を反転した信号から決まる電流が入力されて、入力された電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路と、前記入力信号を反転した信号を出力するインバータ回路と、前記インバータ回路の出力と前記カレントミラー回路との間に接続されて前記カレントミラー回路に入力される電流を決める第1の抵抗とを備えることを特徴とするレベルシフト回路。前記カレントミラー回路は、ベース及びコレクタが前記第1の抵抗の他端に接続され、エミッタが接地された第1のバイポーラトランジスタと、ベースが前記第1のバイポーラトランジスタのベースに接続され、コレクタが前記レベルシフト素子のソースに接続され、エミッタが接地された第2のバイポーラトランジスタとを有することを特徴とする請求項1または請求項2に記載のレベルシフト回路。前記カレントミラー回路は、ゲート及びドレインが前記第1の抵抗の他端に接続され、ソースが接地された第1のMOSトランジスタと、ゲートが前記第1のMOSトランジスタのゲートに接続され、ドレインが前記レベルシフト素子のソースに接続され、ソースが接地された第2のMOSトランジスタとを有することを特徴とする請求項1または請求項2に記載のレベルシフト回路。前記インバータ回路は、ゲートから前記入力信号を入力し、ソースが電源に接続され、ドレインが前記レベルシフト素子のゲートに接続されたPMOSトランジスタと、ゲートから前記入力信号を入力し、ソースが接地され、ドレインが前記レベルシフト素子のゲートに接続されたNMOSトランジスタとを有することを特徴とする請求項1~4の何れか1項に記載のレベルシフト回路。前記PMOSトランジスタのドレインと前記レベルシフト素子のゲートとの間に接続された第2の抵抗を更に備え、前記第1の抵抗の一端は、前記PMOSトランジスタのドレインと前記第2の抵抗の接続点に接続されていることを特徴とする請求項5に記載のレベルシフト回路。アノードが接地され、カソードが前記レベルシフト素子のソースに接続されたツェナーダイオードを更に備えることを特徴とする請求項1~6の何れか1項に記載のレベルシフト回路。アノードが前記レベルシフト素子のソースに接続され、カソードが前記インバータ回路の出力に接続されたダイオードを更に備えることを特徴とする請求項1~6の何れか1項に記載のレベルシフト回路。アノードが前記レベルシフト素子のソースに接続され、カソードが電源に接続されたダイオードを更に備えることを特徴とする請求項1~6の何れか1項に記載のレベルシフト回路。ゲートが前記第1のバイポーラトランジスタのドレインに接続され、ソースが前記第1,2のトランジスタのゲートに接続され、ドレインが電源に接続された第3のトランジスタを更に備えることを特徴とする請求項3に記載のレベルシフト回路。特許文献1の図1に記載されたレベルシフト回路において、MOSトランジスタQ1,Q2のソース側に設けられた定電流源CC1,CC2は常に動作状態にある。このため、入力信号がハイ又はローを維持している待機時にも、MOSトランジスタQ1,Q2の一方のドレイン電流が流れる。ここで、高速動作時のRC時定数を減らすために抵抗R1,R2の抵抗値を10kΩより小さくしているので、定電流源CC1,CC2の電流値は1mAより大きい。従って、特許文献1の回路では、常に1mA以上の回路電流を消耗している。また、レベルシフト回路では、信号伝達に必要な電源電圧を低減することが求められている。さらに、従来のレベルシフト回路では、電源電圧が揺れて低下すると、正確に信号を伝達することができない場合があった。本発明は、上述のような課題を解決するためになされたもので、その目的は、消費電流を低減することができ、信号伝達に必要な電源電圧を低減することができ、電源電圧が揺れても正確に信号を伝達することができるレベルシフト回路を得るものである。本発明に係るレベルシフト回路は、入力信号を反転して出力するインバータ回路と、前記入力信号を反転した信号をゲート信号として動作するレベルシフト素子と、一端が前記インバータ回路の出力に接続された第1の抵抗と、前記第1の抵抗を介して前記インバータ回路の出力から入力した電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路とを備えることを特徴とするものである。また、入力信号を反転した信号をゲート信号として動作するレベルシフト素子と、前記入力信号を反転した信号から決まる電流が入力されて、入力された電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路と、前記入力信号を反転した信号を出力するインバータ回路と、前記インバータ回路の出力と前記カレントミラー回路との間に接続されて前記カレントミラー回路に入力される電流を決める第1の抵抗とを備えることを特徴とするものである。本発明により、消費電流を低減することができ、信号伝達に必要な電源電圧を低減することができ、電源電圧が揺れても正確に信号を伝達することができる。実施の形態1.ハーフブリッジ回路図1は、本発明の実施の形態に係るハーフブリッジ回路を示す図である。マイコンやCPUなどの制御回路10からの指示に応じて、ハイ側ドライバ12とロー側ドライバ14は、それぞれIGBT16,18をON/OFFする。IGBT16のコレクタは電源20に接続され、エミッタはモーターやランプなどの負荷22に接続されている。IGBT18のコレクタは負荷22に接続され、エミッタは接地されている。ハイ側ドライバ12について更に詳細に説明する。制御回路10から入力端子INHを介して入力された入力信号は、抵抗24とシュミット回路26を介してワンショットパルス回路28に入力される。ダイオード30のアノードは接地され、カソードは入力端子INHに接続されている。抵抗32は入力端子INHと接地点との間に接続されている。ダイオード34のアノードはシュミット回路26の入力に接続され、カソードは電源に接続されている。ワンショットパルス回路28は、入力信号の立ち上がり時にワンショットONパルスを出力し、入力信号の立ち下がり時にワンショットOFFパルスを出力する。レベルシフト回路36,38は、それぞれワンショットONパルスとワンショットOFFパルスのレベルをシフトする。このレベルシフト回路36,38の構成については後に詳細に説明する。レベルシフト回路36,38の出力と電源VBの間にそれぞれ抵抗40,42が接続されている。ダイオード44,46のアノードは電源VSに接続され、ダイオード44,46のカソードはそれぞれレベルシフト回路36,38の出力に接続されている。レベルシフト回路36,38の出力信号は、それぞれインバータ48,50を介してRS型フリップフロップ回路52のセット端子Sとリセット端子Rに入力される。RS型フリップフロップ回路52の出力信号は、インバータ54,56を介して、それぞれPMOSトランジスタ58のゲートとNMOSトランジスタ60のゲートに入力される。PMOSトランジスタ58のソースは電源VBに接続され、NMOSトランジスタ60のソースは電源VSに接続され、PMOSトランジスタ58のドレイン及びNMOSトランジスタ60のドレインは出力端子OUTHを介してIGBT16のゲートに接続されている。図2は、図1の回路の動作を示すタイミングチャートである。ワンショットパルス回路28は、入力端子INHから入力された入力信号の立ち上がり時にワンショットONパルスを出力し、入力信号の立ち下がり時にワンショットOFFパルスを出力する。この結果、出力端子OUTHから出力される出力信号は、入力信号INのハイ/ロー変化に応じて、ON/OFFが変わる。レベルシフト回路図3は、本発明の実施の形態1に係るレベルシフト回路を示す図である。このレベルシフト回路は、図1のハーフブリッジ回路におけるレベルシフト回路36,38に対応する。インバータ回路INV1は入力端子INから入力した入力信号を反転し、それをインバータ回路INV2が反転して出力する。NMOSトランジスタであるレベルシフト素子MOS1は、インバータ回路INV2の出力信号をゲート信号として動作する。第1の抵抗R1の一端がインバータ回路INV2の出力に接続されている。カレントミラー回路CM1は、第1の抵抗R1を介してインバータ回路INV2の出力から入力した電流ICに対応する電流IDをレベルシフト素子MOS1のソースから接地点に流す。レベルシフト素子MOS1のドレインは、抵抗R2を介して電源VBに接続され、かつインバータ回路INV3,INV4,INV5を介して出力端子OUTに接続されている。ダイオードD1のアノードは電源VSに接続され、カソードはレベルシフト素子MOS1のドレインに接続されている。レベルシフト素子MOS1の閾値電圧はVTH1であり、インバータINV3の閾値電圧はVTH2である。インバータ回路INV2は、PMOSトランジスタMOS2とNMOSトランジスタMOS3を有する。PMOSトランジスタMOS2は、ゲートから入力信号を入力し、ソースが電源VCCに接続され、ドレインがレベルシフト素子MOS1のゲートに接続されている。NMOSトランジスタMOS3は、ゲートから入力信号を入力し、ソースが接地され、ドレインがレベルシフト素子MOS1のゲートに接続されている。カレントミラー回路CM1は、第1のバイポーラトランジスタTr1と第2のバイポーラトランジスタTr2とを有する。第1のバイポーラトランジスタTr1は、ベース及びコレクタが第1の抵抗R1の他端に接続され、エミッタが接地されている。第2のバイポーラトランジスタTr2は、ベースが第1のバイポーラトランジスタTr1のベースに接続され、コレクタがレベルシフト素子MOS1のソースに接続され、エミッタが接地されている。即ち、実施の形態1のカレントミラー回路CM1は、ワイドラー型カレントミラーである。効果1実施の形態1に係るレベルシフト回路の効果について、参考例と比較しながら説明する。図4は、参考例に係るレベルシフト回路を示す図である。図3の回路とは異なり、第1の抵抗R1の代わりに、PMOSトランジスタMOS2のドレインとレベルシフト素子MOS1のゲートとの間に抵抗R1 ́が接続されている。また、第1のバイポーラトランジスタTr1は、コレクタが抵抗R1 ́の他端に接続され、エミッタが接地されている。第2のバイポーラトランジスタTr2は、ベース及びコレクタが第1のバイポーラトランジスタTr1のベースとレベルシフト素子MOS1のソースに接続され、エミッタが接地されている。即ち、参考例のカレントミラー回路CM2は、ウィルソンカレントミラー回路である。図5は、実施の形態1の回路の動作を示すタイミングチャートであり、図6は、参考例の回路の動作を示すタイミングチャートである。また、図7は、実施の形態1及び参考例の回路の電源電圧依存性を示す図である。例えばVTH1>1V、VBE=0.7V、VDS<1Vである。なお、電流IDが大きくなるほど閾値電圧VTH1が上昇する。カレントミラー回路CM1,CM2が動作するためには、実施の形態1では条件VCC>VBEVDSを満たす必要があり、参考例では条件VCC>VTH1VBEVDSを満たす必要がある。従って、実施の形態1は、参考例に比べて、信号を伝達するために必要な電源電圧VCC許容電圧を低減することができる。効果2参考例では、ID=VCC-VTH1VBEVDS/R3となる。一方、実施の形態1では、ID=VCC-VBEVDS/R1となる。即ち、実施の形態1では電流IDは閾値電圧VTH1に依存しない。従って、同じ大きさの電流IDを得る場合に、実施の形態1の抵抗R1の抵抗値を参考例の抵抗R1 ́の抵抗値よりも大きくすることができる。このため、実施の形態1は、電源電圧VCCの揺れ電源電圧低下に対して、電流IDの変動を小さくすることができる。参考例では、電源電圧VCCの揺れに対する電流IDの変動が大きいため、条件IDR2>VBS-VTH2を満たさなくなり、レベルシフト回路が正常動作せず、信号を伝達できない場合がある。これに対し、実施の形態1は、電源電圧VCCの揺れに対する電流IDの変動が小さいため、電源電圧が揺れても正確に信号を伝達することができる。表1は、電源電圧VCCが変動した場合のIC,IDのバラツキΔIC,ΔIDを計算した結果である。ここで、カレントミラー回路CM1,CM2のバイポーラバイポーラトランジスタTr1,Tr2の電流倍増係数は十分に大きいとした。また、バイポーラトランジスタTr1,Tr2のベース電流の影響が無視できる程小さく、ID=IC×2とした。また、標準時VCC=15Vにおける両者の電流IC,IDが同じであるとした。この計算結果から、バラツキΔIC,ΔIDは、実施の形態1の方が参考例より小さくなることが確認された。効果3実施の形態1のレベルシフト回路では、入力信号に合わせて、レベルシフト素子MOS1とカレントミラー回路CM1を同時にON/OFFさせている。従って、入力信号がローの場合は、レベルシフト素子MOS1とカレントミラー回路CM1がOFF状態となり、VCC-GND間及びVB-GND間の回路電流はほとんど消費されない。従って、実施の形態1は、消費電流を低減することができる。カレントミラー比によって効果は若干異なるが、ID=IC×2の場合、実施の形態1では、参考例と比べてVCC-GND間の回路電流を3mA程度、VB-GND間の回路電流を6mA程度低減することができる。なお、VCC-GND間の回路電流を減らすため、トランジスタTr1のコレクタ電流に対するトランジスタTr2のコレクタ電流の比カレントミラー比を大きくすることも考えられる。しかし、この場合、回路面積の増大や、ベース電流の影響でカレントミラー電流値の設定が狂うなどの問題がある。実施の形態1では、このような問題は生じない。実施の形態2.図8は、本発明の実施の形態2に係るレベルシフト回路を示す図である。PMOSトランジスタMOS2のドレインとレベルシフト素子MOS1のゲートとの間に第2の抵抗R3が接続されている。第1の抵抗R1の一端は、PMOSトランジスタMOS2のドレインと第2の抵抗R3の接続点に接続されている。その他の構成は実施の形態1と同様である。図9は、図8の回路の動作を示すタイミングチャートである。第2の抵抗R3とレベルシフト素子MOS1の寄生容量の組み合わせRCフィルター効果により、レベルシフト素子MOS1をソフトONさせる。即ち、ON動作時は、カレントミラー回路CM1をレベルシフト素子MOS1より先に立ち上げる。これにより、電流IDが緩やかに立ち上がるため、高速スイッチングに伴うトランジスタTr2のコレクタエミッタ間のサージ電流電圧の発生を防ぐことができる。一方、OFF動作時は、レベルシフト素子MOS1をカレントミラー回路CM1より先に立ち下げる。実施の形態3.図10は、本発明の実施の形態3に係るレベルシフト回路を示す図である。アノードが接地され、カソードがレベルシフト素子MOS1のソースに接続されたツェナーダイオードD2が設けられている。その他の構成は実施の形態1と同様である。高耐圧のレベルシフト回路VB>VCCにおいて、レベルシフト素子MOS1の高速スイッチング、電源VB又は電源VSの電位変動、電源VBが電源VCCより先に起動した場合などに、トランジスタTr2のコレクタエミッタ間に素子耐圧規格を超える程のサージが発生する場合がある。これに対し、トランジスタTr2に対してツェナーダイオードD2を並列に接続することで、コレクタエミッタ間のサージ電圧を吸収し、トランジスタTr2のコレクタ電位=レベルシフト素子MOS1のソース電位を一定電圧以下にクランプすることができる。実施の形態4.図11は、本発明の実施の形態4に係るレベルシフト回路を示す図である。アノードがレベルシフト素子MOS1のソースに接続され、カソードがインバータ回路INV2の出力に接続されたダイオードD3が設けられている。その他の構成は実施の形態1と同様である。トランジスタTr2のコレクタエミッタ間に発生したサージは、ダイオードD3を通って4つの経路I1~I4で放電される。ここで、経路I1,I2は、カレントミラー動作で放電する経路である。経路I3は、サージ電圧がVCCより大きい場合に、MOS2の寄生ダイオードPN順方向動作を介して放電する経路である。経路I4は、入力信号がLの場合に、MOS3をターンオンさせて放電する経路である。これにより、実施の形態3と同様の効果を得ることができる。実施の形態5.図12は、本発明の実施の形態5に係るレベルシフト回路を示す図である。アノードがレベルシフト素子MOS1のソースに接続され、カソードが電源VCCに接続されたダイオードD4が設けられている。その他の構成は実施の形態1と同様である。このようにダイオードD4を介して第2のバイポーラトランジスタTr2のコレクタ電位を電源VCCに直接にクランプすることで、実施の形態3と同様の効果を得ることができる。実施の形態6.図13は、本発明の実施の形態6に係るレベルシフト回路を示す図である。ゲートが第1のバイポーラトランジスタTr1のドレインに接続され、ソースが第1,2のバイポーラトランジスタTr1,Tr2のゲートに接続され、ドレインが電源Vccに接続された第3のバイポーラトランジスタTr3が設けられている。第3のバイポーラトランジスタTr3のドレインと接地点との間に抵抗R4が接続されている。即ち、実施の形態6のカレントミラー回路CM1は、ベース電流補償型カレントミラーである。その他の構成は実施の形態1と同様である。参考例では、電流IDを電流IR1に近づけるためにはhfeの高いバイポーラトランジスタTr1,Tr2を用いる必要がある。一方、実施の形態6では、バイポーラトランジスタTr1,Tr2のベース電流は主にバイポーラトランジスタTr3が供給するので、少ないバラツキでIR1=IDに設定することができる。ただし、バイポーラトランジスタTr1,Tr2が同じ仕様の素子であり、バイポーラトランジスタTr3のベース電流が電流IR1に与える影響が無視できる程小さいことが必要である。実施の形態7.図14は、本発明の実施の形態7に係るレベルシフト回路を示す図である。カレントミラー回路CM1は、第1のMOSトランジスタMOS4と第2のMOSトランジスタMOS5とを有する。第1のMOSトランジスタMOS4は、ゲート及びドレインが第1の抵抗R1の他端に接続され、ソースが接地されている。第2のMOSトランジスタMOS5は、ゲートが第1のMOSトランジスタMOS4のゲートに接続され、ドレインがレベルシフト素子MOS1のソースに接続され、ソースが接地されている。即ち、実施の形態7のカレントミラー回路CM1は、MOS型カレントミラー回路である。その他の構成は実施の形態1と同様である。MOS型カレントミラー回路では、実施の形態6で説明したバイポーラトランジスタを用いたカレントミラー回路の問題点が無いため、少ないばらつきでIR1=IDに設定することができる。実施の形態8.図15は、本発明の実施の形態8に係るレベルシフト回路を示す図である。実施の形態2と同様に第2の抵抗R3が設けられ、実施の形態3と同様にツェナーダイオードD2が設けられている。その他の構成は実施の形態7と同様である。これにより、実施の形態2,3,7と同様の効果を得ることができる。実施の形態9.図16は、本発明の実施の形態9に係るレベルシフト回路を示す図である。実施の形態2と同様に第2の抵抗R3が設けられ、実施の形態4と同様にダイオードD3が設けられている。その他の構成は実施の形態7と同様である。これにより、実施の形態2,4,7と同様の効果を得ることができる。実施の形態10.図17は、本発明の実施の形態10に係るレベルシフト回路を示す図である。実施の形態2と同様に第2の抵抗R3が設けられ、実施の形態5と同様にダイオードD4が設けられている。その他の構成は実施の形態7と同様である。これにより、実施の形態2,5,7と同様の効果を得ることができる。"