"第1および第2のノード間に並列接続された複数のスイッチング回路を備え、前記複数のスイッチング回路の各々は、第1の電極が前記第1のノードに接続された第1のスイッチング素子と、第1の電極が前記第1のスイッチング素子の第2の電極に接続され、第2の電極が前記第2のノードに接続された第2のスイッチング素子と、前記第2のスイッチング素子に並列接続された第3のスイッチング素子とを含み、前記第1のスイッチング素子の第1および第2の電極間の耐圧は前記第2および第3のスイッチング素子の各々の第1および第2の電極間の耐圧よりも高く、前記第2のスイッチング素子のオン抵抗値は前記第3のスイッチング素子のオン抵抗値よりも大きく、複数の前記第1のスイッチング素子の制御電極はともに第1の制御端子に接続され、複数の前記第2のスイッチング素子の制御電極はともに第2の制御端子に接続され、複数の前記第3のスイッチング素子の制御電極はともに第3の制御端子に接続されている、半導体装置。前記第1のスイッチング素子は第1のトランジスタであり、前記第2のスイッチング素子は、直列接続された第1の抵抗素子および第2のトランジスタであり、前記第3のスイッチング素子は第3のトランジスタである、請求項1に記載の半導体装置。前記第1~第3のトランジスタの各々はノーマリーオフ型トランジスタである、請求項2に記載の半導体装置。前記第1のトランジスタはノーマリーオン型トランジスタであり、前記第2および第3のトランジスタの各々はノーマリーオフ型トランジスタである、請求項2に記載の半導体装置。さらに、各前記第1のスイッチング素子に対応して設けられ、対応する前記第1のスイッチング素子の制御電極と前記第1の制御端子との間に介挿された第2の抵抗素子と、各前記第2のスイッチング素子に対応して設けられ、対応する前記第2のスイッチング素子の制御電極と前記第2の制御端子との間に介挿された第3の抵抗素子と、各前記第3のスイッチング素子に対応して設けられ、対応する前記第3のスイッチング素子の制御電極と前記第3の制御端子との間に介挿された第4の抵抗素子とを備える、請求項1から請求項4までのいずれかに記載の半導体装置。前記第1のノードは第1の電圧を受け、前記第2のノードは第2の電圧を受け、前記第1の制御端子は第3の電圧を受け、前記第2のスイッチング素子をオン/オフ制御するための第1の制御信号が前記第2の制御端子に与えられ、前記第3のスイッチング素子をオン/オフ制御するための第2の制御信号が前記第3の制御端子に与えられる、請求項1から請求項5までのいずれかに記載の半導体装置。前記第1のノードは第1の電圧を受け、前記第2のノードは第2の電圧を受け、前記第1の制御端子は第3の電圧を受け、前記第2のスイッチング素子のしきい値電圧は前記第3のスイッチング素子のしきい値電圧よりも低く、前記第2および第3のスイッチング素子をオン/オフ制御するための制御信号が前記第2および第3の制御端子に与えられる、請求項1から請求項5までのいずれかに記載の半導体装置。前記第1および第2のノード間を導通させる場合は、複数の前記第2のスイッチング素子をオンさせて複数の前記第1のスイッチング素子をオンさせた後に複数の前記第3のスイッチング素子をオンさせる、請求項1から請求項7までのいずれかに記載の半導体装置。前記第1および第2のノード間を非導通にする場合は、複数の前記第3のスイッチング素子をオフさせた後に複数の前記第2のスイッチング素子をオフさせて複数の前記第1のスイッチング素子をオフさせる、請求項1から請求項8までのいずれかに記載の半導体装置。第1の電極が第1のノードに接続された第1のスイッチング素子と、第1の電極が前記第1のスイッチング素子の第2の電極に接続され、第2の電極が第2のノードに接続された第2のスイッチング素子と、前記第2のスイッチング素子に並列接続された第3のスイッチング素子とを含み、前記第1のスイッチング素子の第1および第2の電極間の耐圧は前記第2および第3のスイッチング素子の各々の第1および第2の電極間の耐圧よりも高く、前記第2のスイッチング素子のオン抵抗値は前記第3のスイッチング素子のオン抵抗値よりも大きく、前記第1および第2のノード間を導通させる場合は、前記第2のスイッチング素子をオンさせて前記第1のスイッチング素子をオンさせた後に前記第3のスイッチング素子をオンさせる、半導体装置。請求項1から請求項10までのいずれかに記載の半導体装置を備える、コンバータ。請求項1から請求項10までのいずれかに記載の半導体装置を備える、インバータ。請求項1から請求項10までのいずれかに記載の半導体装置を備える、電力変換装置。しかし、従来の電力変換装置では、高耐圧トランジスタのしきい値電圧のばらつきに起因してターンオン時間がばらつき、電力変換装置の性能もばらつくという問題があった。また、特許文献1の方法では、高耐圧トランジスタと同数の電流センサを設け、各ゲート抵抗素子を可変抵抗素子で構成し、電流センサの検出結果に基いてゲート抵抗素子の抵抗値を制御する制御部が必要となり、装置構成が複雑になり、コスト高になるという問題がある。それゆえに、この発明の主たる目的は、性能のばらつきが小さな半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置を提供することである。この発明に係る半導体装置は、第1および第2のノード間に並列接続された複数のスイッチング回路を備え、複数のスイッチング回路の各々は、第1の電極が第1のノードに接続された第1のスイッチング素子と、第1の電極が第1のスイッチング素子の第2の電極に接続され、第2の電極が第2のノードに接続された第2のスイッチング素子と、第2のスイッチング素子に並列接続された第3のスイッチング素子とを含む。第1のスイッチング素子の第1および第2の電極間の耐圧は、第2および第3のスイッチング素子の各々の第1および第2の電極間の耐圧よりも高い。第2のスイッチング素子のオン抵抗値は第3のスイッチング素子のオン抵抗値よりも大きい。複数の第1のスイッチング素子の制御電極はともに第1の制御端子に接続され、複数の第2のスイッチング素子の制御電極はともに第2の制御端子に接続され、複数の第3のスイッチング素子の制御電極はともに第3の制御端子に接続されている。好ましくは、第1のスイッチング素子は第1のトランジスタであり、第2のスイッチング素子は、直列接続された第1の抵抗素子および第2のトランジスタであり、第3のスイッチング素子は第3のトランジスタである。また好ましくは、第1~第3のトランジスタの各々はノーマリーオフ型トランジスタである。また好ましくは、第1のトランジスタはノーマリーオン型トランジスタであり、第2および第3のトランジスタの各々はノーマリーオフ型トランジスタである。また好ましくは、さらに、各第1のスイッチング素子に対応して設けられ、対応する第1のスイッチング素子の制御電極と第1の制御端子との間に介挿された第2の抵抗素子と、各第2のスイッチング素子に対応して設けられ、対応する第2のスイッチング素子の制御電極と第2の制御端子との間に介挿された第3の抵抗素子と、各第3のスイッチング素子に対応して設けられ、対応する第3のスイッチング素子の制御電極と第3の制御端子との間に介挿された第4の抵抗素子とを備える。また好ましくは、第1のノードは第1の電圧を受け、第2のノードは第2の電圧を受け、第1の制御端子は第3の電圧を受ける。第2のスイッチング素子をオン/オフ制御するための第1の制御信号が第2の制御端子に与えられ、第3のスイッチング素子をオン/オフ制御するための第2の制御信号が第3の制御端子に与えられる。また好ましくは、第1のノードは第1の電圧を受け、第2のノードは第2の電圧を受け、第1の制御端子は第3の電圧を受ける。第2のスイッチング素子のしきい値電圧は第3のスイッチング素子のしきい値電圧よりも低く、第2および第3のスイッチング素子をオン/オフ制御するための制御信号が第2および第3の制御端子に与えられる。また好ましくは、第1および第2のノード間を導通させる場合は、複数の第2のスイッチング素子をオンさせて複数の第1のスイッチング素子をオンさせた後に複数の第3のスイッチング素子をオンさせる。また好ましくは、第1および第2のノード間を非導通にする場合は、複数の第3のスイッチング素子をオフさせた後に複数の第2のスイッチング素子をオフさせて複数の第1のスイッチング素子をオフさせる。また、この発明に係る他の半導体装置は、第1の電極が第1のノードに接続された第1のスイッチング素子と、第1の電極が第1のスイッチング素子の第2の電極に接続され、第2の電極が第2のノードに接続された第2のスイッチング素子と、第2のスイッチング素子に並列接続された第3のスイッチング素子とを含む。第1のスイッチング素子の第1および第2の電極間の耐圧は、第2および第3のスイッチング素子の各々の第1および第2の電極間の耐圧よりも高い。第2のスイッチング素子のオン抵抗値は第3のスイッチング素子のオン抵抗値よりも大きい。第1および第2のノード間を導通させる場合は、第2のスイッチング素子をオンさせて第1のスイッチング素子をオンさせた後に第3のスイッチング素子をオンさせる。また、この発明に係るコンバータは、上記半導体装置を備えたものである。また、この発明に係るインバータは、上記半導体装置を備えたものである。また、この発明に係る電力変換回路は、上記半導体装置を備えたものである。この発明に係る半導体装置では、各スイッチング回路は第1および第2のノード間に直列接続された第1および第2のスイッチング素子と、第2のスイッチング素子に並列接続された第3のスイッチング素子とを含み、第1のスイッチング素子の第1および第2の電極間の耐圧は、第2および第3のスイッチング素子の各々の第1および第2の電極間の耐圧よりも高く、第2のスイッチング素子のオン抵抗値は第3のスイッチング素子のオン抵抗値よりも大きい。したがって、オン抵抗値の小さな第2のスイッチング素子によって高耐圧の第1のスイッチング素子のスイッチングを行なうことにより、第1のスイッチング素子のしきい値電圧のばらつきが第1のスイッチング素子の第1および第2の電極間電流のばらつきに与える影響を小さくすることができる。このため、電流センサなどを設けることなく、1つのスイッチング回路に電流が集中するのを防止することができ、装置構成の簡単化と、低コスト化を図ることができる。[実施の形態1]この発明の本実施の形態1による半導体装置は、第1の電極が第1のノードに接続された第1のスイッチング素子と、第1の電極が第1のスイッチング素子の第2の電極に接続され、第2の電極が第2のノードに接続された第2のスイッチング素子と、第2のスイッチング素子に並列接続された第3のスイッチング素子とを含むものである。第1のスイッチング素子の第1および第2の電極間の耐圧は、第2および第3のスイッチング素子の各々の第1および第2の電極間の耐圧よりも高い。第2のスイッチング素子のオン抵抗値は、第3のスイッチング素子のオン抵抗値よりも大きい。第1および第2のノード間を導通させる場合は、第2のスイッチング素子をオンさせて第1のスイッチング素子をオンさせた後に第3のスイッチング素子をオンさせる。以下、本実施の形態1の半導体装置を図面を用いて詳細に説明する。本実施の形態1の半導体装置は、図1に示すように、NチャネルMOSトランジスタQ1~Q3および抵抗素子R1を含む。トランジスタQ1のドレインはノードN1に接続される。抵抗素子R1の一方端子は、トランジスタQ1のソースに接続される。トランジスタQ2のドレインは抵抗素子R1の他方端子に接続され、そのソースはノードN2に接続される。トランジスタQ3のドレインは抵抗素子R1の一方端子に接続され、そのソースはノードN2に接続される。トランジスタQ1は第1のスイッチング素子を構成し、トランジスタQ2および抵抗素子R1は第2のスイッチング素子を構成し、トランジスタQ3は第3のスイッチング素子を構成する。トランジスタQ1は高耐圧トランジスタであり、トランジスタQ2,Q3の各々は低耐圧トランジスタである。市販のトランジスタQ1のしきい値電圧VT1は、4V~7Vの範囲でばらついている。また、市販のトランジスタQ2,Q3のしきい値電圧VT2,VT3の各々は、1V~3Vの範囲でばらついている。トランジスタQ2,Q3は、同じ種類の同じ特性のトランジスタである。抵抗素子R1の抵抗値は、たとえば70mΩである。なお、トランジスタQ2,Q3のオン時の抵抗値は、たとえば5mΩ~200mΩである。抵抗素子R1の抵抗値は、トランジスタQ1のしきい値電圧VT1のばらつきの影響を低減することができ、かつ抵抗素子R1による損失が入力電力の0.1以下になるように、トランジスタQ2,Q3のオン時の抵抗値と同程度以上の値たとえば、5mΩ~10Ωに設定される。すなわち、抵抗素子R1に電流が流れるのは、トランジスタQ2がオンし、かつトランジスタQ3がオフしているときである。半導体装置をターンオンさせる場合は、トランジスタQ2をオンさせてから100ns後にトランジスタQ3をオンさせてオン抵抗値の低いトランジスタQ3側に電流を流す。半導体装置をターンオフさせる場合は、トランジスタQ3をオフさせてから100ns後にトランジスタQ2をオフさせる。半導体装置を10kHzでオン/オフさせ、抵抗素子R1の抵抗値を10Ωとし、抵抗素子R1に流れる電流値を5Aとすると、抵抗素子R1における損失は、5A×5A×10Ω×100ns×2回オン時とオフ時×10kHz=1Wとなる。したがって、入力電力が1000Wであるとき、抵抗素子R1による損失は入力電力の0.1となる。また、トランジスタQ1のデータシート上でのしきい値電圧VT1がVT1>VT1minであり、抵抗素子R1とトランジスタQ1に流れる電流をI1とし、トランジスタQ1のゲート電圧をVg1とし、抵抗素子R1の抵抗値をr1とし、トランジスタQ2に電流I1が流れたときのトランジスタQ2のオン抵抗値をr2とすると、次式1が成立する。I1<Vg1-Vth1_minr1r2...1したがって、トランジスタQ1のしきい値電圧VT1がばらついても、抵抗素子R1の抵抗値r1を適値に設定することにより、トランジスタQ1に流れる電流I1の値を所望の安全動作範囲内の値に制限することができる。ノードN1には直流電圧V1が与えられ、ノードN2には直流電圧V1よりも低い直流電圧V2が与えられ、トランジスタQ1のゲートには直流電圧V3が与えられる。V3-V2は、トランジスタQ1のしきい値電圧VT1よりも十分に大きな電圧に設定されている。トランジスタQ2,Q3のゲートには、それぞれ制御信号CNT1,CNT2が与えられる。初期状態では、制御信号CNT1,CNT2がともにLレベルにされているものとする。この場合は、トランジスタQ1~Q3はともにオフし、ノードN1,N2間は非導通状態になっている。ノードN1,N2間を導通状態にさせる場合は、まず制御信号CNT1をLレベルからHレベルに立ち上げる。これにより、トランジスタQ2がオンしてトランジスタQ1のソース電圧が低下し、トランジスタQ1のゲート-ソース間電圧がトランジスタQ1のしきい値電圧VT1を超えると、トランジスタQ1がオンし、ノードN1,N2間が導通状態になる。次いで制御信号CNT2がLレベルからHレベルに立ち上げられる。これにより、トランジスタQ3がオンし、ノードN1,N2間の抵抗値が小さくなって導通損失が小さくなる。また、ノードN1,N2間を導通状態から非導通状態にさせる場合は、まず制御信号CNT2をHレベルからLレベルに立ち下げ、トランジスタQ3をオフさせる。次いで制御信号CNT2をHレベルからLレベルに立ち下げる。これにより、トランジスタQ2がオフしてトランジスタQ1のソース電圧が上昇し、トランジスタQ1のゲート-ソース間電圧がトランジスタQ1のしきい値電圧VT1よりも小さくなると、トランジスタQ1がオフする。この実施の形態1では、オン抵抗値が大きな第2のスイッチング素子トランジスタQ2および抵抗素子R1によって高耐圧のトランジスタQ1のスイッチングを行なうことにより、トランジスタQ1のしきい値電圧VT1のばらつきがトランジスタQ1のドレイン電流のばらつきに与える影響を小さくすることができ、ターンオン時間のばらつきを小さく抑制することができる。図2は、図1に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。図2において、昇圧チョッパは、直流電源1の出力電圧を昇圧して負荷回路6に与える回路であって、NチャネルMOSトランジスタQ1~Q3、抵抗素子R1、制御信号源S1,S2、ゲート抵抗素子R2~R4、直流電源2、リアクトル3、ダイオード4、およびコンデンサ5を備える。トランジスタQ1、抵抗素子R1、およびトランジスタQ2はノードN1,N2間に直列接続される。トランジスタQ3は、トランジスタQ1のソースとノードN2との間に接続される。ノードN2は、接地電圧GNDのラインに接続される。リアクトル3は、直流電源1の正極とノードN1の間に接続される。ダイオード4のアノードはノードN1に接続され、そのカソードはコンデンサ5を介して接地電圧GNDのラインに接続される。負荷回路6は、コンデンサ5に並列接続される。ゲート抵抗素子R2は、直流電源2の正極とトランジスタQ1のゲートとの間に接続される。ゲート抵抗素子R3は、制御信号源S1の出力ノードとトランジスタQ2のゲートとの間に接続される。ゲート抵抗素子R4は、制御信号源S2の出力ノードとトランジスタQ3のゲートとの間に接続される。直流電源1,2の負極は接地され、信号源S1,S2の接地ノードは接地される。リアクトル3のリアクタンスは、たとえば5mHである。ダイオード4としては、SiCショットキーバリアダイオードを使用した。コンデンサ5の容量値は、たとえば200μFである。負荷回路6としては、抵抗値が7.8Ωの抵抗素子を使用した。制御信号源S1,S2は、それぞれ制御信号CNT1,CNT2を出力する。制御信号CNT1,CNT2の各々は、10KHzの矩形波信号である。トランジスタQ1~Q3をオンさせる場合は、図3に示すように、制御信号CNT1をLレベルからHレベルに立ち上げた後に、制御信号CNT2をLレベルからHレベルに立ち上げる。逆に、トランジスタQ1~Q3をオフさせる場合は、制御信号CNT2をHレベルからLレベルに立ち下げた後に、制御信号CNT1をHレベルからLレベルに立ち下げる。図2に戻って、トランジスタQ1~Q3をオンさせると、直流電源1からリアクトル3および半導体装置トランジスタQ1~Q3および抵抗素子R1を介して接地電圧GNDのラインに直流電流が流れ、リアクトル3に電磁エネルギーが蓄えられる。トランジスタQ1~Q3をオフさせると、リアクトル3に蓄えられた電磁エネルギーがダイオード4を介してコンデンサ5に放出される。コンデンサ5の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源1の出力電圧にリアクトル3の端子間電圧を加算した電圧となる。図4は、本実施の形態1の比較例となる従来の昇圧チョッパの構成を示す回路図であって、図2と対比される図である。図4を参照して、この昇圧チョッパでは、ノードN1,N2間にNチャネルMOSトランジスタQ10が接続される。トランジスタQ10のゲートは、ゲート抵抗素子R10を介して制御信号源S10の出力ノードに接続される。制御信号源S10は、10KHzの矩形波信号である制御信号S10を出力する。制御信号源S10の接地ノードは接地される。トランジスタQ10としては、トランジスタQ4と同じ高耐圧のトランジスタを使用した。制御信号S10がLレベルからHレベルに立ち上げられると、トランジスタQ10がオンし、リアクトル3に電磁エネルギーが蓄えられる。制御信号S10がHレベルからLレベルに立ち下げられると、トランジスタQ10がオフし、リアクトル3の電磁エネルギーがコンデンサ5に放出される。図5は、図2に示した本願の昇圧チョッパにおいて制御信号CNT1の立ち上がりエッジに応答してトランジスタQ1に流れる電流I1の波形と、図4に示した従来の昇圧チョッパにおいて制御信号CNT10の立ち上がりエッジに応答してトランジスタQ10に流れる電流I10の波形とを示すタイムチャートである。一般に、同じ製品であっても、トランジスタQのしきい値電圧VTは所定範囲内でばらついている。市販の高耐圧トランジスタQ1,Q10では、しきい値電圧VTは4V~7Vの範囲でばらつく。また、市販の低耐圧トランジスタQ2,Q3では、しきい値電圧VTは1V~3Vの範囲でばらつく。制御信号CNTがLレベルからHレベルに立ち上げられるとき、制御信号CNTのレベルがトランジスタQのしきい値電圧VTHを超えるとトランジスタQがオンする。したがって、トランジスタQのゲートに同じ制御信号CNTを与えても、しきい値電圧VTHが低いトランジスタQはしきい値電圧VTHが高いトランジスタQよりも速くターンオンする。従来の昇圧チョッパでは、低VTHVTH10=4.2Vの高耐圧トランジスタQ10を使用した場合の電流I10の立ち上がりは、高VTHVTH10=6.2Vの高耐圧トランジスタQ10を使用した場合の電流I10の立ち上がりよりも87ns速くなった。したがって、電流I10の立ち上がり時間は少なくとも87nsの範囲でばらつく。これに対して本願の昇圧チョッパでは、低VTHVTH1=4.2Vの高耐圧トランジスタQ1、低VTHVTH2=1.95Vの低耐圧トランジスタQ2、および低VTHVTH3=1.95Vの低耐圧トランジスタQ3を使用した場合の電流I1の立ち上がりは、高VTHVTH1=6.2Vの高耐圧トランジスタQ1、高VTHVTH2=2.85Vの低耐圧トランジスタQ2、および高VTHVTH3=2.85Vの低耐圧トランジスタQ3を使用した場合の電流I1の立ち上がりよりも72ns速くなった。したがって、電流I1の立ち上がり時間は少なくとも72nsの範囲でばらつく。よって、本願発明の半導体装置を使用することにより、昇圧チョッパの電流の立ち上がり時間のばらつきを、従来の87nsから72nsに抑制することができた。これは、オン抵抗値が大きな第2のスイッチング素子トランジスタQ2および抵抗素子R1によって高耐圧のトランジスタQ1のスイッチングを行なうことにより、トランジスタQ1のしきい値電圧VT1のばらつきがトランジスタQ1のドレイン電流のばらつきに与える影響を小さくすることができるからである。以下、実施の形態1の種々の変更例について説明する。図6は、実施の形態1の変更例となるインバータの構成を示す回路ブロック図である。図6において、このインバータは、直流電源電圧VCCのラインと接地電圧GNDのラインとの間に直列接続されたスイッチSW1,SW2と、スイッチSW1,SW2間に設けられた出力端子T1と、直流電源電圧VCCのラインと接地電圧GNDのラインとの間に直列接続されたスイッチSW3,SW4と、スイッチSW3,SW4間に設けられた出力端子T2とを備える。また、各スイッチSWには、ダイオード図示せずが逆並列に接続される。各スイッチSWは、図1で示した半導体装置で構成される。出力端子T1,T2間には、負荷回路10が接続される。スイッチSW1,SW4がオンされると、直流電源電圧VCCのラインからスイッチSW1、負荷回路10、スイッチSW4を介して接地電圧GNDのラインに電流が流れる。スイッチSW3,SW2がオンされると、直流電源電圧VCCのラインからスイッチSW3、負荷回路10、スイッチSW2を介して接地電圧GNDのラインに電流が流れる。したがって、スイッチSW1,SW4とスイッチSW2,SW3とを所望の周期で交互にオンさせることにより、直流電力を交流電力に変換して負荷回路10に供給することができる。この変更例では、スイッチSWのターンオン時間のばらつきを小さく抑制することができる。なお、この変更例では、本実施の形態1の半導体装置が単相インバータに適用された場合について説明したが、本実施の形態1の半導体装置は複数相のインバータたとえば、三相インバータにも適用可能であることは言うまでもない。図7は、実施の形態1の他の変更例となるコンバータの構成を示す回路ブロック図である。図7において、このコンバータは、ノードN10と接地電圧GNDのラインとの間に直列接続されたスイッチSW11,SW12と、スイッチSW11,SW12間に設けられた入力端子T11と、ノードN10と接地電圧GNDのラインとの間に直列接続されたスイッチSW13,SW14と、スイッチSW13,SW14間に設けられた入力端子T12と、出力端子T13と、ノードN10と出力端子T13の間に順方向に接続されたダイオード11と、出力端子T13と接地電圧GNDのラインとの間に接続された平滑コンデンサ12とを備える。各スイッチSWは、図1で示した半導体装置で構成される。入力端子T11,T12間には、交流電源13が接続される。出力端子T13と接地電圧GNDのラインとの間には、負荷回路14が接続される。入力端子T11,T12間には、交流電源13から交流電圧が供給される。入力端子T11の電圧が入力端子T12の電圧よりも高い期間はスイッチSW11,SW14がオンされ、入力端子T12の電圧が入力端子T11の電圧よりも高い期間はスイッチSW12,SW13がオンされる。スイッチSW11,SW14がオンされると、交流電源13からスイッチSW11,ダイオード11を介して平滑コンデンサ12に電流が流れ、平滑コンデンサ12が充電される。また、スイッチSW12,SW13がオンされると、交流電源13からスイッチSW13およびダイオード11を介して平滑コンデンサ12に電流が流れ、平滑コンデンサ12が充電される。したがって、スイッチSW11,SW14とスイッチSW12,SW13とを交流電圧に同期してオンさせることにより、交流電力を直流電力に変換して負荷回路14に供給することができる。この変更例では、スイッチSWのターンオン時間のばらつきを小さく抑制することができる。図8は、実施の形態1のさらに他の変更例を示す回路図であって、図1と対比される図である。図8において、この半導体装置が図1の半導体装置と異なる点は、抵抗素子R1とトランジスタQ2が逆に接続されている点である。すなわち、トランジスタQ2のドレインはトランジスタQ1のソースに接続され、抵抗素子R1はトランジスタQ2のソースとノードN2との間に接続される。トランジスタQ3は、トランジスタQ1のソースとノードN2との間に接続される。この変更例でも、実施の形態1と同じ効果が得られる。図9は、実施の形態1のさらに他の変更例を示す回路図であって、図1と対比される図である。図9において、この半導体装置が図1の半導体装置と異なる点は、制御信号CNT1がNチャネルMOSトランジスタQ2,Q3のゲートに与えられ、トランジスタQ3のしきい値電圧VT3がトランジスタQ2のしきい値電圧VT2よりも高い点である。このため、制御信号CNTがLレベルからHレベルに立ち上げられると、トランジスタQ2がターンオンした後にトランジスタQ3がターンオンする。また、制御信号CNTがHレベルからLレベルに立ち上げられると、トランジスタQ3がターンオフした後にトランジスタQ2がターンオフする。この変更例では、実施の形態1と同じ効果が得られる他、制御信号CNTの数が少なくて済む。また、NチャネルMOSトランジスタQ1~Q3の各々をバイポーラトランジスタまたはIGBTで置換してもよい。たとえば、NチャネルMOSトランジスタQ1~Q3の代わりにそれぞれ第1~第3のNPNバイポーラトランジスタを用いてもよい。この場合、第1のNPNバイポーラトランジスタのコレクタはノードN1に接続され、第2のNPNバイポーラトランジスタのコレクタは抵抗素子R1を介して第1のNPNバイポーラトランジスタのエミッタに接続される。また、第3のNPNバイポーラトランジスタのコレクタは第1のNPNバイポーラトランジスタのエミッタに接続され、第3のNPNバイポーラトランジスタのエミッタはノードN2に接続される。第1のNPNバイポーラトランジスタのベースは直流電圧V3を受け、第2および第3のNPNバイポーラトランジスタのベースはそれぞれ制御信号CNT1,CNT2を受ける。第1のNPNバイポーラトランジスタのコレクタおよびエミッタ間の耐圧は、第2および第3のNPNバイポーラトランジスタの各々のコレクタおよびエミッタ間の耐圧よりも高い。この場合も、実施の形態1と同じ効果が得られる。さらに、第1のNPNバイポーラトランジスタの代わりにIGBTを用いてもよい。この場合、IGBTのコレクタはノードN1に接続される。IGBTのエミッタは、抵抗素子R1を介して第2のNPNバイポーラトランジスタに接続されるとともに、第3のNPNバイポーラトランジスタのコレクタに接続される。IGBTのゲートは直流電圧V3を受ける。IGBTのコレクタおよびエミッタ間の耐圧は、第2および第3のNPNバイポーラトランジスタの各々のコレクタおよびエミッタ間の耐圧よりも高い。この場合も、実施の形態1と同じ効果が得られる。[実施の形態2]図10は、この発明の実施の形態2による半導体装置の構成を示す回路図であって、図1と対比される図である。図10において、この半導体装置が図1の半導体装置と異なる点は、NチャネルMOSトランジスタQ1がノーマリーオン型トランジスタQ4で置換されている点である。ノーマリーオン型トランジスタQ4としては、たとえばヘテロ接合電界効果GaNトランジスタが使用される。NチャネルMOSトランジスタQ1は、正のしきい値電圧VT1を有し、ゲート-ソース間電圧が0Vであるときはオフするので、ノーマリーオフ型トランジスタと呼ばれる。これに対してノーマリーオン型トランジスタQ4は、負のしきい値電圧VT4を有し、ゲート-ソース間電圧が0Vであるときはオンするトランジスタである。トランジスタQ4は、高耐圧のトランジスタである。市販のトランジスタQ4のしきい値電圧VT4は、-3V~-6Vの範囲内でばらついている。また、市販のトランジスタQ2,Q3のしきい値電圧VT2,VT3の各々は、1V~3Vの範囲内でばらついている。トランジスタQ2,Q3は、同じ種類の同じ特性のトランジスタである。制御信号CNT1,CNT2がLレベルである場合は、トランジスタQ2,Q3がオフしている。このとき、ノーマリーオン型トランジスタQ4のソースノードN3の電圧は、トランジスタQ4の漏れ電流により、ノードN2の電圧にしきい値電圧VT4の絶対値を加算した電圧よりも高くなっている。このため、トランジスタQ4はオフしている。次に制御信号CNT1がLレベルからHレベルに立ち上げられると、トランジスタQ2がオンし、ノードN3の電圧が低下する。ノードN3とN2の電圧差がトランジスタQ4のしきい値電圧VT4の絶対値よりも小さくなると、トランジスタQ4がオンし、ノードN1,N2間が導通状態になる。次いで制御信号CNT2がLレベルからHレベルに立ち上げられると、トランジスタQ3がオンし、ノードN1,N2間の抵抗値が下がる。ノードN1,N2間を非導通状態にさせる場合は、まず制御信号CNT2をHレベルからLレベルに立ち下げてトランジスタQ3をオフされる。次に制御信号CNT2をHレベルからLレベルに立ち下げてトランジスタQ2をオフさせる。トランジスタQ2,Q3がオフすると、トランジスタQ4の漏れ電流によってノードN3の電圧が上昇する。ノードN3とN2の電圧差がトランジスタQ4のしきい値電圧VT4の絶対値よりも大きくなると、トランジスタQ4がオフし、ノードN1,N2間が非導通状態になる。この実施の形態2では、オン抵抗値が大きな第2のスイッチング素子トランジスタQ2および抵抗素子R1によって高耐圧のトランジスタQ4のスイッチングを行なうことにより、トランジスタQ4のしきい値電圧VT4のばらつきがトランジスタQ4のドレイン電流のばらつきに与える影響を小さくすることができ、ターンオン時間のばらつきを小さく抑制することができる。また、しきい値電圧VT2のばらつきが小さな低耐圧のトランジスタQ2をオンさせることによって、しきい値電圧VT4のばらつきが大きな高耐圧のトランジスタQ4をオンさせるので、ターンオン時間のばらつきを小さく抑制することができる。なお、この実施の形態2でも、図8に示した用に、抵抗素子R1とトランジスタQ2を逆に接続してもよい。また図9に示したように、トランジスタQ3のしきい値電圧VT3をトランジスタQ2のしきい値電圧VT2よりも高くし、トランジスタQ2,Q3のゲートに制御信号CNT1を与えてもよい。図11は、図10に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図2と対比される図である。ノーマリーオン型トランジスタQ4はノードN1とN3の間に接続され、そのゲートはゲート抵抗素子R1を介して接地電圧GNDのラインに接続される。なお、ゲート抵抗素子R1を除去し、トランジスタQ4のゲートを直接接地してもよい。トランジスタQ2~Q4をオンさせると、直流電源1からリアクトル3およびトランジスタQ2~Q4を介して接地電圧GNDのラインに直流電流が流れ、リアクトル3に電磁エネルギーが蓄えられる。トランジスタQ2~Q4をオフさせると、リアクトル3に蓄えられた電磁エネルギーがダイオード4を介してコンデンサ5に放出される。コンデンサ5の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源1の出力電圧にリアクトル3の端子間電圧を加算した電圧となる。この昇圧チョッパでは、オン抵抗値が大きな第2のスイッチング素子トランジスタQ2および抵抗素子R1によって高耐圧のトランジスタQ4のスイッチングを行なうことにより、トランジスタQ4のしきい値電圧VT4のばらつきがトランジスタQ4のドレイン電流のばらつきに与える影響を小さくすることができ、昇圧チョッパの電流の立ち上げり時間のばらつきを小さく抑制することができる。また、しきい値電圧VT2のばらつきが小さなトランジスタQ2をオン/オフ制御することによって、しきい値電圧VT4の絶対値が大きなトランジスタQ4をオン/オフ制御するので、実施の形態1と同様に、昇圧チョッパの電流の立ち上がり時間のばらつきを小さく抑制することができる。なお、ノーマリーオン型トランジスタQ4をIGBTで置換してもよい。この場合も、実施の形態2と同じ効果が得られる。[実施の形態3]この発明の実施の形態3による半導体装置は、第1および第2のノード間に並列接続された複数のスイッチング回路を備えたものである。複数のスイッチング回路の各々は、第1の電極が第1のノードに接続された第1のスイッチング素子と、第1の電極が第1のスイッチング素子の第2の電極に接続され、第2の電極が第2のノードに接続された第2のスイッチング素子と、第2のスイッチング素子に並列接続された第3のスイッチング素子とを含む。第1のスイッチング素子の第1および第2の電極間の耐圧は、第2および第3のスイッチング素子の各々の第1および第2の電極間の耐圧よりも高い。第2のスイッチング素子のオン抵抗値は、第3のスイッチング素子のオン抵抗値よりも大きい。複数の第1のスイッチング素子の制御電極はともに第1の制御端子に接続され、複数の第2のスイッチング素子の制御電極はともに第2の制御端子に接続され、複数の第3のスイッチング素子の制御電極はともに第3の制御端子に接続されている。以下、本実施の形態3の半導体装置について図面を用いて詳細に説明する。図12は、本実施の形態3の半導体装置の構成を示す回路図であって、図10と対比される図である。図12において、この半導体装置は、図10の半導体装置を複数個並列接続したものである。すなわち、複数のトランジスタQ4のドレインはともにノードN1に接続され、それらのゲートはともにノードN2に接続される。複数のトランジスタQ2のソースはともにノードN2に接続され、それらのゲートはともに制御信号CNT1を受ける。複数のトランジスタQ3のソースはともにノードN2に接続され、それらのゲートはともに制御信号CNT2を受ける。制御信号CNT1がLレベルからHレベルに立ち上げられると、全てのトランジスタQ2がオンし、全てのトランジスタQ4がオンする。このとき、オン抵抗値が大きな第2のスイッチング素子トランジスタQ2および抵抗素子R1によって高耐圧のトランジスタQ4をオンさせるので、全てのトランジスタQ4をオンさせることができる。なお、抵抗素子R1を除去してノードN3とトランジスタQ2のドレインを接続すると、電流が1つのトランジスタQ4に集中し、他のトランジスタQ4に電流が流れない場合がある。第2のスイッチング素子トランジスタQ2および抵抗素子R1の電流駆動能力はトランジスタQ4の電流駆動能力よりも小さいので、このままではトランジスタQ4の能力を十分に発揮させることができない。そこで、次に制御信号CNT2をLレベルからHレベルに立ち上げ、低耐圧のトランジスタQ3をオンさせる。これにより、ノードN1,N2間が導通状態となる。ノードN1,N2間を非導通状態にする場合は、まず制御信号CNT2をHレベルからLレベルに立ち下げ、全てのトランジスタQ3をオフさせる。次いで制御信号CNT2をHレベルからLレベルに立ち下げて、全てのトランジスタQ2,Q4をオフさせる。この実施の形態3では、オン抵抗値が大きな第2のスイッチング素子トランジスタQ2および抵抗素子R1をオンさせて高耐圧のトランジスタQ4をオンさせた後に、低耐圧のトランジスタQ3をオンさせるので、全てのトランジスタQ4に電流を分散させることができ、1つのトランジスタQ4に電流が集中するのを防止することができる。しかも、上記特許文献1のように電流センサなどを設ける必要がないので、装置構成の簡単化と、低コスト化を図ることができる。図13は、図12に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図11と対比される図である。図13では、図10に示した半導体装置が3個並列接続されている。3個のノーマリーオン型トランジスタQ4のゲートの各々は、ゲート抵抗素子R2を介してノードN2に接続されている。3個のトランジスタQ2のゲートの各々は、ゲート抵抗素子R3を介して制御信号源S1の出力ノードに接続されている。3個のトランジスタQ3のゲートの各々は、ゲート抵抗素子R4を介して制御信号源S2の出力ノードに接続されている。3個のトランジスタQ4のしきい値電圧VT4は、それぞれ-5.1V,-4.6V,-4.6Vである。3個のトランジスタQ2のしきい値電圧VT2は、それぞれ2.17V,2.62V,2.62Vである。3個のトランジスタQ3のしきい値電圧VT3は、それぞれ2.4V,2.6V,2.6Vである。ゲート抵抗素子R1の抵抗値は1Ωであり、ゲート抵抗素子R2~R4の抵抗値はともに100Ωである。トランジスタQ2~Q4をオンさせると、直流電源1からリアクトル3およびトランジスタQ2~Q4を介して接地電圧GNDのラインに直流電流が流れ、リアクトル3に電磁エネルギーが蓄えられる。トランジスタQ2~Q4をオフさせると、リアクトル3に蓄えられた電磁エネルギーがダイオード4を介してコンデンサ5に放出される。コンデンサ5の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源1の出力電圧にリアクトル3の端子間電圧を加算した電圧となる。図14aは、トランジスタQ2~Q4のターンオン時に、図13中の左側のトランジスタQ4に流れる電流IAと、図13中の中央のトランジスタQ4に流れる電流IBとの波形を示すタイムチャートである。図14aにおいて、ある時刻にトランジスタQ1,Q2,Q4がターンオンすると、電流IA,IBがともに増大する。また図14bは、トランジスタQ2~Q4のターンオフ時に、図13中の左側のトランジスタQ4に流れる電流IAと、図13中の中央のトランジスタQ4に流れる電流IBとの波形を示すタイムチャートである。図14bにおいて、ある時刻にトランジスタQ1,Q2,Q4がターンオフすると、電流IA,IBがともに減少する。図14abから分かるように、ターンオン時およびターンオフ時ともに、2つのトランジスタQ4には略同じタイミングで略同じ値の電流が流れた。図15は、本実施の形態3の比較例となる従来の昇圧チョッパの構成を示す回路図であって、図4と対比される図である。図15を参照して、この昇圧チョッパでは、ノードN1,N2間に3個のNチャネルMOSトランジスタQ10が並列接続される。3個のトランジスタQ10のゲートの各々は、ゲート抵抗素子R10を介して制御信号源S10の出力ノードに接続される。制御信号源S10は、10KHzの矩形波信号である制御信号CNT10を出力する。制御信号源S10の接地ノードは接地される。3個のトランジスタQ10のしきい値電圧VT10は、それぞれ3.8V,5.3V,5.3Vである。3個のゲート抵抗素子R10の抵抗値は、ともに100Ωである。また、3個のトランジスタQ10のゲートの寄生インダクタンスは同じであり、それらのドレインの寄生インダクタンスは同じであり、それらのソースの寄生インダクタンスは同じである。制御信号S10がLレベルたとえば、0VからHレベルたとえば、8Vに立ち上げられると、トランジスタQ10がオンし、リアクトル3に電磁エネルギーが蓄えられる。制御信号S10がHレベルからLレベルに立ち下げられると、トランジスタQ10がオフし、リアクトル3の電磁エネルギーがコンデンサ5に放出される。図16aは、トランジスタQ10のターンオン時に、図15中の左側のトランジスタQ10に流れる電流IAと、図15中の中央のトランジスタQ10に流れる電流IBとの波形を示すタイムチャートである。図16aにおいて、ある時刻に制御信号CNT10がLレベルからHレベルに立ち上げられると、しきい値電圧が低い左側のトランジスタQ10が中央のトランジスタQ10よりも先にオンし、左側のトランジスタQ10の電流IAが急に増大する。次に、しきい値電圧が高い中央のトランジスタQ10がオンし、中央のトランジスタQ10の電流IBが増大すると、左側のトランジスタQ10の電流IAが減少する。また図16bは、トランジスタQ10のターンオフ時に、図15中の左側のトランジスタQ10に流れる電流IAと、図15中の中央のトランジスタQ10に流れる電流IBとの波形を示すタイムチャートである。図16bにおいて、ある時刻に制御信号CNT10がHレベルからLレベルに立ち下げられると、しきい値電圧が高い中央のトランジスタQ10が左側のトランジスタQ10よりも先にオフし、電流IBが減少するとともに電流IAが急に増大する。次に、しきい値電圧が低い左側のトランジスタQ10がオフして電流IAが減少する。このように、従来の昇圧チョッパでは、並列接続された複数のトランジスタQ10のうちのしきい値電圧が低い1つのトランジスタQ10に電流が集中してしまう。トランジスタQ10のしきい値電圧を予め測定し、しきい値電圧が同じ複数のトランジスタQ10を用いて昇圧チョッパを構成する方法も考えられるが、コスト高になる。また、特許文献1の方法では、上述の通り、装置構成が複雑になり、コスト高になる。これに対して本願発明の昇圧チョッパでは、低コストの簡単な構成で複数のトランジスタQ4に電流を均等に流すことができ、電流の集中によってトランジスタQ4が破損するのを防止することができる。なお、この実施の形態3では、トランジスタQ4のソースとノードN2の間に抵抗素子R2とトランジスタQ2を直列接続したが、抵抗素子R2とトランジスタQ2を逆に接続した場合、すなわちトランジスタQ4のソースとノードN2の間にトランジスタQ2と抵抗素子R2を直列接続した場合でも同じ効果が得られた。図17aは、抵抗素子R2とトランジスタQ2を逆に接続した場合においてトランジスタQ2~Q4のターンオン時に、図13中の左側のトランジスタQ4に流れる電流IAと、図13中の中央のトランジスタQ4に流れる電流IBとの波形を示すタイムチャートである。図17bは、抵抗素子R2とトランジスタQ2を逆に接続した場合においてトランジスタQ2~Q4のターンオフ時に、図13中の左側のトランジスタQ4に流れる電流IAと、図13中の中央のトランジスタQ4に流れる電流IBとの波形を示すタイムチャートである。図17abから分かるように、この変更例でも、複数のトランジスタQ4に電流を均等に流すことができた。[実施の形態4]図18は、この発明の実施の形態4による半導体装置の構成を示す回路図であって、図1と対比される図である。図18において、この半導体装置は、図1の半導体装置を複数個並列接続したものである。すなわち、複数のトランジスタQ1のドレインはともにノードN1に接続され、それらのゲートはともに直流電圧V3を受ける。複数のトランジスタQ2のソースはともにノードN2に接続され、それらのゲートはともに制御信号CNT1を受ける。複数のトランジスタQ3のソースはともにノードN2に接続され、それらのゲートはともに制御信号CNT2を受ける。制御信号CNT1がLレベルからHレベルに立ち上げられると、全てのトランジスタQ2がオンし、全てのトランジスタQ1がオンする。このとき、オン抵抗値が大きな第2のスイッチング素子トランジスタQ2および抵抗素子R1をオンさせて高耐圧のトランジスタQ1をオンさせるので、全てのトランジスタQ1をオンさせることができる。なお、抵抗素子R1を除去してノードN3とトランジスタQ2のドレインを接続すると、電流が1つのトランジスタQ1に集中し、他のトランジスタQ1に電流が流れない場合がある。第2のスイッチング素子トランジスタQ2および抵抗素子R1の電流駆動能力はトランジスタQ1の電流駆動能力よりも小さいので、このままではトランジスタQ1の能力を十分に発揮させることができない。そこで、次に制御信号CNT2をLレベルからHレベルに立ち上げ、低耐圧のトランジスタQ3をオンさせる。これにより、ノードN1,N2間が導通状態となる。ノードN1,N2間を非導通状態にする場合は、まず制御信号CNT2をHレベルからLレベルに立ち下げ、全てのトランジスタQ3をオフさせる。次いで制御信号CNT2をHレベルからLレベルに立ち下げて、全てのトランジスタQ1,Q2をオフさせる。この実施の形態4では、第2のスイッチング素子トランジスタQ2および抵抗素子R1をオンさせて高耐圧のトランジスタQ1をオンさせた後に、低耐圧のトランジスタQ3をオンさせるので、全てのトランジスタQ1に電流を分散させることができ、1つのトランジスタQ1に電流が集中するのを防止することができる。しかも、上記特許文献1のように電流センサなどを設ける必要がないので、装置構成の簡単化と、低コスト化を図ることができる。図19は、図18に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図2と対比される図である。図19では、図1に示した半導体装置が3個並列接続されている。3個のトランジスタQ1のゲートの各々は、ゲート抵抗素子R2を介して直流電源2の正極に接続され、直流電圧V3を受ける。3個のトランジスタQ2のゲートの各々は、制御信号源S1の出力ノードに接続されている。3個のトランジスタQ3のゲートの各々は、制御信号源S2の出力ノードに接続されている。3個のトランジスタQ1のしきい値電圧VT1は、それぞれ4.2V,4.0V,4.0Vである。3個のトランジスタQ2のしきい値電圧VT2は、それぞれ1.2V,1.4V,1.4Vである。3個のトランジスタQ3のしきい値電圧VT3は、それぞれ1.4V,1.6V,1.6Vである。ゲート抵抗素子R2の抵抗値は10Ωである。トランジスタQ1~Q3をオンさせると、直流電源1からリアクトル3およびトランジスタQ1~Q3を介して接地電圧GNDのラインに直流電流が流れ、リアクトル3に電磁エネルギーが蓄えられる。トランジスタQ1~Q3をオフさせると、リアクトル3に蓄えられた電磁エネルギーがダイオード4を介してコンデンサ5に放出される。コンデンサ5の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源1の出力電圧にリアクトル3の端子間電圧を加算した電圧となる。この昇圧チョッパでも、実施の形態3の昇圧チョッパと同様に、3個のトランジスタQ1に均等に電流が流れた。なお、上記実施の形態1~4と種々の変更例を適宜組み合わせても良いことは言うまでもない。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"