"記録膜の状態をアモルファスと結晶との間で可逆的に変化させたときに生じる電気抵抗の差を利用してデータを記録する相変化メモリであって、半導体基板の主面に平行な第1方向に延在する複数のワード線と、前記複数のワード線と交差し、かつ前記半導体基板の主面に平行な第2方向に延在する複数のビット線との間に配置され、前記半導体基板の主面に垂直な第3方向に沿ってそれぞれ連続的に形成された相変化記録膜、Siチャネル層およびゲート絶縁膜と、前記第3方向に沿って形成された複数のゲート電極とで構成される複数の記録セルを備え、前記ゲート絶縁膜の膜厚ddielと熱伝導率κdielとの関係が、下記の式を満たすことを特徴とする相変化メモリ。前記ゲート絶縁膜は、BN膜、Al2O3膜、AlN膜、TiO2膜、Si3N4膜、ZnO膜からなる群より選択される一種以上の絶縁膜を含むことを特徴とする請求項1記載の相変化メモリ。記録膜の状態をアモルファスと結晶との間で可逆的に変化させたときに生じる電気抵抗の差を利用してデータを記録する相変化メモリであって、半導体基板の主面に平行な第1方向に延在する複数のワード線と、前記複数のワード線と交差し、かつ前記半導体基板の主面に平行な第2方向に延在する複数のビット線との間に配置され、前記半導体基板の主面に垂直な第3方向に沿ってそれぞれ連続的に形成された相変化記録膜、Siチャネル層およびゲート絶縁膜と、前記第3方向に沿って形成された複数のゲート電極とで構成される複数の記録セルを備え、前記ゲート絶縁膜は、SiO2からなる第1絶縁膜と、前記SiO2以外の絶縁材料からなる第2絶縁膜との積層膜で構成され、前記ゲート絶縁膜の全体の膜厚をddiel、前記第1ゲート絶縁膜の膜厚をdSiO2、前記第2ゲート絶縁膜の熱伝導率をκとしたとき、dSiO2<4nmであり、かつκ≧AexpBdSiO2但し、A=-9.36×10-3ddiel25.72×10-1ddiel-1.03×10-1、B=-2.05×10-1lnddiel1.33の関係を満たすことを特徴とする相変化メモリ。前記第2ゲート絶縁膜は、BN膜、Al2O3膜、AlN膜、TiO2膜、Si3N4膜、ZnO膜からなる群より選択される一種以上の絶縁膜であることを特徴とする請求項3記載の相変化メモリ。図2に示したような三次元構造を有する相変化メモリの課題の一つは、相変化記録膜が半導体基板の縦方向に連続的に形成されているため、記録ビットから発生する熱が非選択の隣接ビットに拡散し、隣接ビットのデータが消去される、いわゆる熱ディスターブが発生し易いことである。すなわち、前述したように、Siチャネル層は熱伝導率が高いため、記録ビットで発生した熱がSiチャネル層に伝わると、Siチャネル層に沿って隣接ビットに拡散する。ここで、隣接ビットが結晶相であり、かつ記録ビットをアモルファス相にするために相変化記録膜を局所的に融解したとすると、記録ビットで発生した大きな熱が隣接ビットのデータを消去することが考えられる。このことをコンピュータシミュレーションによって計算した。この計算では、図2に示したデバイスの中心部誘電体膜22およびゲート絶縁膜26をSiO2、相変化記録膜23をGe2Sb2Te5、界面層24をSiSb、ワード線20およびビット線21をW、ゲート電極27をSiからなるものとした。このデバイスに電圧パルスを印加し、ジュール熱によって生じる温度を計算した。電圧パルスは矩形であるとし、その長さを30nsとした。ここで重要になるのは、図2に示した記録ビットの最低温度点Aにおける温度と、隣接ビットの最高到達温度点Bにおける温度である。これらの温度をそれぞれTrecmin、Tnbrmaxと記すことにすると、Trecminは、少なくともGe2Sb2Te5相変化記録膜23の融点である630°Cである必要がある。但し、Trecminを630°Cとすべく、相変化記録膜23に電圧パルスを印加した場合、デバイスの製造バラツキなどによって十分に温度が上がらず、相変化記録膜23が融解せずに結晶化してしまう領域が生ずる可能性がある。デバイスの製造バラツキは、その製造過程の精度に依存するが、一般的に5~10の製造エラーが生ずることが考えられる。このことから、Trecmin=700°C程度に設定することが望ましい。この条件でシミュレーションした結果、Tnbrmax=130°Cと算出された。次に、この値がもたらす課題について述べる。ここでは、隣接ビットがアモルファスであり、記録ビットをアモルファス化する場合について述べる。この場合、記録ビットにデータを記録する際、隣接ビットが結晶化されないようにする必要がある。このことを考察するために、結晶化確率を理論的に検討する。結晶化確率の時間依存性χtは、以下のように表される。ここで、tは時間、χtは時間t後の結晶化確率、nは結晶成長の次元に関する指数、νは周波数、Eaは活性化エネルギー、kBはボルツマン定数、Tは温度である。式1ではkを時間依存とし、式2ではkを温度依存とした理由は、温度Tが時間依存であり、式1ではkを時間で積分するからである。上記の式のパラメータの値については、例えばJournalofAppliedPhysics89pp31683176に詳しく報告されている。この文献によると、ここで考えている相変化記録膜Ge2Sb2Te5では、Ea=2.0±0.2eV、ν=1.5±0.3×1022s-1、n=2.5である。また、他の文献では、例えばEa=2.4eVやEa=2.9eVなどの値が報告されている。Eaは結晶化確率に大きく関与し、Eaが低いほど結晶化しやすい傾向にある。ここでは、相変化記録膜の成膜条件に依存してEaが低くなることも考慮し、複数の文献での最低値であるEa=2.0eVを採用する。また、記録ビットのZ方向の長さとゲート電極のZ方向の長さをそれぞれ30nmとした。この値は、デバイスが目指す記録容量に依存し、かつ、この値が小さいほど、熱ディスターブが大きくなるが、30nmよりも小さくなると、MOSトランジスタがSiチャネル層中に反転層を形成することが困難になるため、最低値が30nmであると考えられる。さらに、Siチャネル層とゲート電極との距離は10nmとした。両者の距離がこれよりも小さいと絶縁膜の絶縁能力が低くなり、これよりも大きいとゲート電極が形成する電場がSiチャネル層の間で広がり、Siチャネル層中に形成される反転層の長さが長くなってしまう。上記の式を用い、Trecmin=700°Cとした場合にTnbrmaxはどの程度にしなければならないかを考察する。ここで、図2のデバイスでは、Siチャネル層の熱伝導率が高く、電圧パルスが矩形の場合には、相変化記録膜内の温度が1ns以内で平衡に達するため、温度の上昇下降時間を無視し、Tnbrmaxの温度変化を矩形と近似し、式1の積分はk×tpls×Nrecとした。tplsは電圧パルス幅であり、ここでは30nsとした。Nrecは書き換え回数である。この計算結果を図3に示す。図3では、Tnbrmaxとχとの関係を様々なNrecに対してプロットした。ここで、どの程度のχとNrecとが要求されるかが問題となる。これらはデバイスの要求性能やシステムに強く依存するが、ここでは以下のように仮定する。χに対しては、デジタルデータの誤り訂正のための方法であるリードソロモン符号を用いた場合の、誤り訂正前のエラー率として最大値として要求される10-4と同じとし、χ≦10-4とする。Nrecに対しては、個人ユース向けのデバイスであれば106回で十分であるが、業務用SSD向けのデバイスであるならば、1012回が必要であると思われる。上記のコンピュータシミュレーションの結果であるTnbrmax=130°Cを図3の結果と併せて見てみると、Nrec=108~1010回でχ=10-4に達する。この値は、業務用SSD向けデバイスとしては不十分である。上記のように、1012回の書き換え回数を要求するならば、図3より、Tnbrmax≦80°Cが要求される。本発明の目的は、三次元構造を有する相変化メモリの熱ディスターブを抑制する技術を提供することにある。本発明の他の目的は、三次元構造を有する相変化メモリのビットコストの上昇を抑制しながら、1チップ当たりの記録容量を増やす技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。上記の課題は、三次元構造を有する相変化メモリにおいて、選択用MOSトランジスタのゲート絶縁膜に、高い熱伝導率を有する材料を適用することによって解決される。図1は、本発明の相変化メモリを示す要部断面図である。図に示すように、記録ビットの周辺は、ワード線上部電極10、ビット線下部電極11、中心部誘電体膜12、相変化記録膜13、界面層14、Siチャネル層15、周辺誘電体膜18、選択MOSトランジスタのゲート絶縁膜16およびゲート電極17からなる。この相変化メモリのより詳細な構造および製造方法については、後述する。ここで、ゲート絶縁膜16の熱伝導率をκdiel、記録ビットの最低温度点における温度Trecminを700°C、Siチャネル層15と選択MOSトランジスタのゲート電極17との距離、すなわち実効的なゲート絶縁膜16の厚さddielを10nmとした場合において、ゲート絶縁膜16の熱伝導率κdielと隣接ビットの最高到達温度点温度Tnbrmaxとの関係についてのシミュレーション結果を図4に示す。これによると、κdiel≧5でTnbrmax≦80°Cとなることが分かる。このことは、相変化記録膜13で発生した熱がSiチャネル層15に伝わるが、その熱がゲート絶縁膜16を介して熱伝導率が高いゲート電極17に伝達し、熱を十分に拡散することを考えれば、容易に理解できる。また、このメカニズムを考慮すれば、周辺誘電体膜18の熱伝導率がTnbrmaxの値に殆ど影響を及ぼさないことも理解できる。よって、周辺誘電体膜18の材質は、ゲート絶縁膜16と同じでもよいし、異なっていても構わない。さらに、ゲート電極17の材質もTnbrmaxの値に殆ど影響を及ぼさない。何故ならば、ゲート電極17には、WやSiのような高熱伝導率を有する材料が用いられるため、ゲート電極17に到達した熱は、十分に熱を拡散するからである。上記のように、ゲート絶縁膜16の熱伝導率は、5W/mK以上であることが要請されることが示されたが、特許文献1や特許文献2で採用されているゲート絶縁膜材料SiO2の熱伝導率は1.5~3W/mK程度であり、この要求を満たすには不十分である。この要求を満たす絶縁体としては、例えばBN、Al2O3、AlN、TiO2、Si3N4、ZnOなどが考えられる。また、これらの材料の混合物でも構わない。何故ならば、誘電体の混合物の熱伝導率は、それぞれの材料の熱伝導率の中間の値を示すからである。また、誘電体の混合物の場合は、混合比を調整することで望ましい熱伝導率を得ることができる。上記のシミュレーションでは、ゲート絶縁膜16の厚さddielを10nmとしたが、この値はゲート絶縁膜16の絶縁性によって決定されるべきであり、デバイスの設計に依存する。よって、このddielの値をパラメータとしてゲート絶縁膜16の熱伝導率κdielを決定すべきである。ゲート絶縁膜16の厚さddielと、ゲート絶縁膜16に必要とされる最小の熱伝導率κdielminとの関係のシミュレーション結果を図5に示す。ここで各々のddielに対するシミュレーション結果に対するフィッティング曲線も示した。このフィッティング曲線は、最小二乗法を用いて、と算出された。ここで、式3のようにκdielminが二次式でフィッティングされる理由を定性的に述べる。まず、簡単に1次元熱伝導を考える。通常、熱源が点であり、熱源以外の領域の初期温度がゼロであり、熱が等方的に拡散する場合、時間t後の距離xにおける温度Tx,tは、と表すことができる。このことは、例えばJournalofAppliedPhysicsVol66pp15301543などに詳しく述べられている。また、三次元x,y,zへの熱伝導の場合には、式4のx2をx2y2z2に代えればよい。ここで、Dは熱伝導率を含む定数であり、一般に熱拡散率と呼ばれる量であるが、近似的に熱伝導率に比例すると考えてよい。本発明で考えているケースでは、Siチャネル層方向に拡散する熱とゲート電極方向に拡散する熱とに分けられ、なるべく多くの熱をゲート電極方向に拡散することが望ましい。すなわち、ゲート電極の温度Tx,tをある程度以上の値にすることが求められる。この値をCとすると、上記式4を解いて、が必要とされる。この式5から、LnDCがほぼ一定の範囲ならば、ddielとDすなわちκdielminはほぼ比例するが、対数の項があるために比例関係からの偏差が生ずる。この偏差の分を二次式で補正することにより、ddielとκdielminとの関係のフィッティングが可能となる。なお、式3において、二次の係数が小さいのは、偏差が僅かであることに起因する。実際のMOSトランジスタでは、ゲート絶縁膜の膜厚が薄いと絶縁効果が小さくなり、リークが生ずる問題が発生する。そのため、high-k材料などの適用が試みられているが、通常、ゲート絶縁膜の膜厚は5nm以上である。すなわち、式3および図5から、熱伝導率が2.5W/mK以上の絶縁膜材料が要求される。これを満たす絶縁膜材料を表1に示した。従来技術で用いているゲート絶縁膜材料SiO2の熱伝導率は典型的に約1.4W/mKであり、本発明の要請を満たさないが、表中の他の材料は本発明の要請を満たしている。なお、誘電体の中で最も高い熱伝導率を示すものとしてよく知られているのはAlNであるが、AlNは酸素と混合し易く、そのことによるフォノン散乱によって熱伝導率が低減することが知られている。この問題は、AlNにY2O3を数混合することによって解決できることが、例えばJournalofAmericanCeramicSociety80pp14211435に記載されている。また、実際のデバイスを作製する際には、積層膜の接着性が課題の一つとなる。従来技術におけるSiチャネル層とゲート絶縁膜SiO2との接着性は良好であることが知られているが、表1に記したような酸化シリコンの代替材料を用いた場合、作製条件などに依っては接着性や元素の相互拡散が課題となる。特に、Siチャネル層やその近傍は高温になるため、これらの課題が深刻となる場合がある。このことは、Siチャネル層と表1の代替材料との間にSiO2の薄膜を設けることによって解決できる。すなわち、SiO2と他の代替材料は、同じ誘電体であることから、接着性が良好であり、かつSiO2が安定した材料であるため、元素の相互拡散も抑制される。但し、上述したように、SiO2の熱伝導率は低いため、SiO2の薄膜を設けることにより、ゲート電極への熱伝導が抑制される。ここで、SiO2の膜厚dSiO2、SiO2を含めたゲート絶縁膜の膜厚ddiel、および酸化シリコンの代替材料の熱伝導率の必要最小値κdielminの関係のシミュレーション結果を図6に示す。ここで、dSiO2=0nmの場合は、図5および式3に示した場合と同じである。図6の破線は、図5の場合と同様、フィッティングした結果である。ここで、フィッティングに用いた関数は、下記の式6、式7および式8である。ここでは、式6のように、dSiO2に対して指数関数を用いた。その理由は、SiO2の熱伝導率が低いため、dSiO2が増大した場合、代替材料の熱伝導率を非常に大きくしないと十分に熱を拡散することができないことに起因する。また、dSiO2≧4nmでは、本発明の要請を満たすκdielminを200W/mK以下の範囲で求めることができなかった。よって、dSiO2<4nmが要請される。上記の説明では、Z方向の隣接セルへの熱ディスターブに注目した。しかし、上記の構成では、ゲート電極に熱を拡散させるため、ゲート電極を通じてXY方向の隣接セルへ熱が伝わることによる熱ディスターブが懸念される。しかし、シミュレーション結果では、ゲート電極の一端から10nmの距離の間に、殆ど温度が室温に近くなることが確認された。よって、ゲート電極へ熱を拡散させても、XY方向の隣接セルへの熱ディスターブは問題にならないことが示された。この結果は、以下のように解釈される。図1に示したデバイス構造では、相変化記録膜13、界面層14、Siチャネル層15の厚さが薄く、その膜厚は数nmから10nmの間に設定される。一方、ゲート電極17の厚さは最小30nmであり、そのXY方向の長さは30nm以上である。すなわち、相変化記録膜13の発熱部分の体積に比べてゲート電極17の体積が十分に大きく、従ってゲート電極17の熱容量が十分に大きいために、熱エネルギーの密度を低減することができる。このことにより、ゲート電極17内での温度を十分に低減することが可能となる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。大容量デジタルデータ記録を可能とする3次元構造の相変化メモリにおいて、隣接ビットのデータ書き換えによってデータが消去される熱ディスターブの課題を解決することができる。すなわち、選択用MOSトランジスタのゲート絶縁膜の膜厚と熱伝導率を調整することにより、Siチャネル層に沿って伝導する熱を効率良く拡散することができ、隣接ビットにおいて1012回のデータ書き換えを行った場合でもデータ消去を十分に抑制することが可能となる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。実施の形態1最初に、図1に示した相変化メモリの製造方法について説明する。まず、図7に示すように、単結晶シリコンからなる半導体基板100の主面上にスパッタリング法で膜厚50nmのW膜101aを堆積し、続いて図8に示すように、フォトレジスト膜102をマスクにした反応性イオンエッチングRIEでW膜101aをパターニングすることにより、下部電極となるビット線101を形成した。ここでは、ArFレーザを光源とした液浸リソグラフィー装置を用い、図9に示すようなラインアンドスペースパターンを有するビット線101を形成した。また、ここでは、ラインアンドスペースパターンの繰り返し周期を90nmとしたが、後述する理由から、ビット線101のライン幅を65nmとし、スペース幅を25nmとした。次に、フォトレジスト膜102を除去した後、図10および図11に示すように、半導体基板100上に化学気相成長CVD法でSiO2膜103を堆積し、続いて化学的機械研磨CMP法でSiO2膜103を平坦化することにより、ビット線101のスペース領域にSiO2膜103を残した。次に、図12に示すように、半導体基板100上にゲート電極104と、ゲート電極104に隣接する周辺誘電体膜105とを形成した。ここでは、ゲート電極材料として膜厚30nmのW膜、誘電体として膜厚30nmのAl2O3膜を用い、W膜とAl2O3膜とをスパッタリング法で交互に4周期積層した。4層のゲート電極104は、横方向の長さが互いに異なるよう、スパッタリング時にマスクを使用した。ゲート電極104は、ビット線101と略直交する方向に延在するように配置される。次に、図13および図14に示すように、フォトレジスト膜106をマスクにした反応性イオンエッチングでゲート電極104と周辺誘電体膜105とをパターニングし、最上層の周辺誘電体膜105からビット線101に達するスルーホール107を形成した。次に、フォトレジスト膜106を除去した後、図15に示すように、スルーホール107の内部にSiO2からなる中心部誘電体膜109、Ge2Sb2Te5からなる相変化記録膜110、SiSbからなる界面層111、Siチャネル層112およびAl2O3からなるゲート絶縁膜113を埋め込んだ。スルーホール107の内部にこれらの膜を埋め込むには、例えば化学気相成長法を用いて周辺誘電体膜105上に膜厚10nmのAl2O3膜、膜厚4nmのSi膜、膜厚4nmのSiSb膜、膜厚4nmのGe2Sb2Te5膜および膜厚8nmのSiO2膜103をこの順に堆積した後、周辺誘電体膜105上に残ったこれらの膜を化学的機械研磨法で研磨除去する。界面層111を構成するSiSb膜および相変化記録膜110を構成するGe2Sb2Te5膜の初期状態は、結晶である。次に、図16に示すように、フォトレジスト膜図示せずをマスクにして周辺誘電体膜105をドライエッチングし、4層のゲート電極104のそれぞれの上部にビアホール114を形成した。次に、図17に示すように、ビアホール114の内部にSiからなるゲート配線115を埋め込む。ビアホール114の内部にゲート配線115を埋め込むには、例えば化学気相成長法を用いて周辺誘電体膜105上にSi膜を堆積した後、周辺誘電体膜105上に残ったSi膜を化学的機械研磨法で研磨除去する。次に、図18および図19に示すように、周辺誘電体膜105上にWからなるワード線上部電極116を形成する。ワード線116を形成するには、例えば周辺誘電体膜105上にスパッタリング法で膜厚50nmのW膜を堆積し、続いてフォトレジスト膜図示せずをマスクにした反応性イオンエッチングでW膜をパターニングする。ワード線116は、ビット線101と略直交する方向に延在し、ゲート電極104と略同一方向に延在するように配置される。そして、ワード線116とビット線101との交点のいずれかに電圧を印加することにより、図1に示した記録ビットを三次元的に選択することができる。ここで、図18、図19に示すビット線101、ワード線116およびゲート配線115のそれぞれに図20に示すような電極番号X1~X5、Y1~Y4、Z1~Z4を付けた。以下、記録ビットの位置をこれらの電極番号を組み合わせた座標で示す。本実施の形態の相変化メモリにおいて、まず、ビットX2、Y2、Z3の状態を調べ、記録を行った。ここでは、このビットを隣接ビットと呼ぶことにする。次に、電極X2に0.1V、電極Y2に0V、電極Z3に3VのDC電圧をそれぞれ印加し、電流値を測定したところ、約3.2μAであった。すなわち、抵抗値は約3.2kΩであり、記録膜の状態は結晶であると思われる。次に、上記記録ビットにマークを記録した。電極Z3にDC電圧3V、電極X2に5V、電極Y2に0Vの電圧パルスをそれぞれ30nsの時間幅で投入すると、抵抗値は約5MΩとなった。このことから、上記記録ビットはアモルファス状態に変化したと思われる。この電圧パルス条件を、以下ではResetパルスと呼ぶことにする。すなわち、ここではアモルファス状態をReset状態と定義する。さらに、電極Z3にDC電圧3V、電極X2に3V、電極Y2にそれぞれ0Vの電圧パルスを100nsの時間幅で投入すると、このビットの抵抗値は約5kΩに変化したので、このビットにおいて、結晶とアモルファスの間で可逆的に変化することを確認した。この電圧パルス条件を、以下ではSetパルスと呼ぶ。すなわち、ここでは結晶状態をSet状態と定義する。この状態に再びResetパルスを投入し、抵抗値が約5MΩになったことを確認した。次に、上記隣接ビットのZ方向に隣接しているビットX2、Y2、Z2の状態を調べた。以下、このビットを記録ビットと呼ぶことにする。上記と同じ手順で調べたところ、このビットは結晶状態であることが分かった。次に、このビットにResetパルスを1回投入し、隣接ビットの抵抗を調べたところ、元と同じく、約5MΩであった。その後、さらに記録ビットにResetパルスを連続的に投入し、隣接ビットの抵抗値を測定した結果を図21に示す。比較のために、従来技術である、ゲート絶縁膜としてSiO2膜を用いたデバイスも作製し、比較測定を行った。この結果から、従来技術のデバイスでは1010回のパルス投入で、部分的に結晶化していると思われる抵抗値の減少が見られるが、本発明のデバイスでは1014回のパルス投入でも抵抗値の変化が見られず、熱ディスターブが抑制されていることが分かった。また、従来技術のデバイスと本発明のデバイスの両方の隣接ビットに再びResetパルスを投入したところ、約5MΩとなり、Setパルスを投入したところ、約3kΩとなったことから、隣接ビットX2、Y2、Z3に不具合がないことを確認した。さらに、記録ビットX2、Y2、Z2にSetパルスを投入したところ、やはり3.5kΩとなったことから、記録ビットにも不具合がないことを確認した。ただし、記録ビットに1016回のResetパルスを投入すると、記録ビットの抵抗値が100MΩ以上となり、その後、Resetパルス電圧を上昇しても全く抵抗値が変化しなくなったことから、何らかの理由で記録ビットが破壊されたと思われる。上記と同じ実験を、ゲート絶縁膜をTiO2、Al2O3、BN、Si3N4、AlNで構成した各デバイスについて行ったところ、図21の結果と同様、1014回以下のパルス回数での隣接ビットの抵抗値の有意な変化は見られなかった。実施の形態2本実施の形態では、図1に示すデバイスのゲート絶縁膜16を2層の絶縁膜で構成し、Siチャネル層15に隣接する層をSiO2膜、それよりもゲート電極17に近い側を別の絶縁膜で構成した例を説明する。ここでは、上記SiO2膜の膜厚を1nm、2nm、3nm、4nmとした。また、このSiO2膜に隣接する別の絶縁膜をTiO2、Al2O3、BN、Si3N4、AlNとし、それぞれの絶縁膜の膜厚を2nm、4nm、6nm、8nm、10nmとした。界面層および相変化記録膜は、実施の形態1と同様、それぞれSiSb膜、Ge2Sb2Te5膜で構成した。さらに、これらの薄膜を埋め込むスルーホール107図13および図14参照の直径を32nmとした。上記のサンプルを用いて実施の形態1と同じ実験を行い、単一セルでの繰り返し書き換え後に隣接セルの抵抗変化を測定した。隣接セルで抵抗が有意に低減する書き換え回数最高書き換え回数を図22~図25に示す。図22~図25は、SiO2膜の膜厚を1nm、2nm、3nm、4nmとしたサンプルの測定結果である。また、棒グラフの種類の2nm~10nmの値は、絶縁膜のうち、SiO2膜以外の絶縁膜の膜厚を示している。すなわち、例えば、図23のTIO2が4nmである場合のグラフは、SiO2膜が2nm、TiO2膜が4nmであり、ゲート絶縁膜の合計膜厚が6nmであることを意味している。なお、この実験では、1016回以上の書き換え実験は行わなかった。1016回の書き換えが可能ならば、ストレージデバイスとしてもメモリとしても十分な仕様であると判断したからである。また、図22~図25において、グラフが記されていない箇所は、隣接セルで1回書き換えたとき、当該セルの抵抗値が変化してしまった場合か、或いは当該セルや隣接セルにビットを記録できなかった場合である。例えば、SiO2膜の膜厚が1nmである図22において、SiO2膜以外の絶縁膜の膜厚が2nmである場合は、ビットを記録することができなかったため、グラフが記されていない。この原因は、ゲート絶縁膜の膜厚が薄すぎることによって、ゲート電極からのリーク電流が発生したことが原因であると思われる。この実験結果から、SiO2以外の絶縁材料の熱伝導率が表1に記載した値であるとすると、前述の式6、式7および式8を満たしていることが分かる。図22~図25において、値が記されていない欄は、セルの抵抗値を変化させることができなかったことを示している。セルの抵抗値を変化させることができなかったサンプルは、全てゲート絶縁膜の膜厚が薄いサンプルであることから、この原因は、ゲート絶縁膜の絶縁性が低く、ゲート電極に印加した電圧によってリーク電流が発生したためであると推測される。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"