半導体基板と、前記半導体基板上に形成された複数のメモリセルを含むメモリセル領域と、前記複数のメモリ素子を制御する複数の半導体素子を含む周辺回路領域と、複数の前記メモリセル間を分離し、あるいは、複数の前記半導体素子間を分離する素子分離領域とを備え、前記周辺回路領域において前記半導体素子が形成されているアクティブエリアの不純物濃度は、前記半導体基板の表面に対して水平方向に前記素子分離領域の側面から前記アクティブエリアの内部へ向かって低下していることを特徴とする半導体記憶装置。前記メモリセル領域において前記メモリセルが形成されているアクティブエリアの不純物濃度は、前記半導体基板の表面から前記素子分離領域の底部に向かって増大していることを特徴とする請求項1に記載の半導体記憶装置。前記メモリセル領域および前記周辺回路領域の前記アクティブエリアは、テーパーを有することを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記半導体基板の表面に対する前記アクティブエリアの側面の傾斜は、88°以下であることを特徴とする請求項3に記載の半導体記憶装置。複数のメモリセルを含むメモリセル領域と、前記複数のメモリ素子を制御する複数の半導体素子を含む周辺回路領域とを備えた半導体記憶装置の製造方法であって、半導体基板上に少なくとも第1の絶縁膜および第1の導体膜を形成し、前記第1の導体膜の上方にマスク材料を堆積し、複数の前記メモリセル間を分離し、あるいは、複数の前記半導体素子間を分離する素子分離領域にある前記マスク材料を除去するように前記マスク材料を加工し、前記マスク材料をマスクとして用いて前記第1の導体膜、前記第1の絶縁膜および前記半導体基板をエッチングして内側面が傾斜を有するように素子分離用のトレンチを形成し、前記マスク材料をマスクとして用いて前記トレンチを介して前記トレンチの内側面に対して不純物を注入するように前記半導体基板へ不純物を導入してウェル拡散層を形成し、前記トレンチへ素子分離用絶縁膜を埋め込むことによって素子分離を形成することを具備した半導体記憶装置の製造方法。前記半導体基板の表面に対する前記トレンチの内側面の傾斜は、88°以下であることを特徴とする請求項5に記載の半導体記憶装置の製造方法。前記ウェル拡散層の形成において、不純物は、前記半導体基板の表面に対してほぼ垂直方向に注入されることを特徴とする請求項5または請求項6に記載の半導体記憶装置の製造方法。STIの形成によるウェル拡散層の不純物濃度の変化を抑制し、かつ、ウェル拡散層のドーズロスを抑制した半導体記憶装置およびその製造方法を提供する。本実施形態による半導体記憶装置は、半導体基板を備える。メモリセル領域には、複数のメモリセルが半導体基板上に形成されている。周辺回路領域には、複数のメモリ素子を制御する複数の半導体素子が形成されている。素子分離領域は、複数のメモリセル間を分離し、あるいは、複数の半導体素子間を分離する。周辺回路領域において半導体素子が形成されているアクティブエリアの不純物濃度は、半導体基板の表面に対して水平方向に素子分離領域の側面からアクティブエリアの内部へ向かって低下している。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図1Aおよび図1Bは、本実施形態によるNAND型EEPROMの平面図である。図1Aは、メモリセル領域の部分的な平面図を示し、図1Bは、周辺回路領域に形成された1つのトランジスタの平面図を示す。メモリセル領域において、素子分離領域STIShallowTrenchIsolationおよびアクティブエリアAAが交互にストライプ状に形成されている。メモリセル領域では、素子分離領域STIおよびアクティブエリアAAの各幅は、リソグラフィ技術または側壁加工技術によって非常に狭く形成されており、例えば、FFeaturesizeである。メモリセル領域には、複数のメモリセルMCがアクティブエリアAA上に形成されており、マトリクス状に二次元配置されている。コントロールゲートCGワード線WLは、素子分離領域STIおよびアクティブエリアAAの延伸方向に対して垂直方向に延伸している。メモリセルMCは、それぞれアクティブエリアAAとコントロールゲートCGとの交点に対応して設けられている。複数のメモリセルMCは、アクティブエリアAAの延伸方向に直列に接続されており、NANDストリングを構成する。ビット線BLは、各アクティブエリアAAに対応するようにコントロールゲートCGの上方に設けられ、アクティブエリアAAと同一方向に延伸している。図では、便宜的に、ビット線BLの図示を省略している。一方、周辺回路領域には、メモリセル領域を制御するために複数の半導体素子が形成されている。図1Bでは、便宜的にアクティブエリアAA上に形成された1つのトランジスタを示している。周辺回路領域のアクティブエリアAAの幅は、メモリセル領域におけるアクティブエリアAAの幅よりも広く形成されている箇所が多い。IPDInterPolySiDielectricエッチング領域EIは、コントロールゲートの材料とフローティングゲートの材料とを電気的に接続する領域である。IPDエッチング領域EIによって、コントロールゲートの材料およびフローティングゲートの材料は、周辺回路領域のトランジスタにおいては同一のゲート電極Gとして機能する。図2Aは、図1AのA-A線に沿った断面図である。図2Bは、図1BのB-B線に沿った断面図である。図2Aに示すように、本実施形態によるNAND型EEPROMは、半導体基板としてのシリコン基板10上に形成された複数のメモリセルMCを含む。素子分離領域STIは、アクティブエリアAA間に設けられており、複数のメモリセルMC間を電気的に分離する。各アクティブエリアAAには、ウェル拡散層20が形成されている。ウェル拡散層20は、アクティブエリアAAの全体および素子分離領域STIの底部に亘って設けられている。メモリセル領域において、アクティブエリアAAにおけるウェル拡散層20の不純物濃度は、アクティブエリアAAの表面から素子分離領域STIの底部に向かって増大している。これにより、隣接するメモリセルMC間において電荷が往来することを抑制することができる。即ち、隣接するメモリセルMC間におけるデータのディスターブを抑制する。また、ワード線WLの延伸方向におけるアクティブエリアAAの幅Waaは、アクティブエリアAAの底部から表面に向かって狭くなっている。即ち、アクティブエリアAAは、ワード線WLの延伸方向における断面において、アクティブエリアAAの底部から表面に向かってテーパーを有する。幅Waaは、隣接する複数の素子分離領域STI間の幅と換言してもよい。素子分離領域STIは、素子分離領域STIの表面から底面に向かって狭くなっている。即ち、素子分離領域STIは、ワード線WLの延伸方向における断面において、素子分離領域STIの表面から底面に向かってテーパーを有する。これにより、素子分離領域STIのトレンチ形成後、アクティブエリアAAの傾斜した側面に対して不純物をイオン注入することができる。それによって、メモリセル領域にウェル拡散層20を形成することができる。アクティブエリアAA上には、トンネル絶縁膜30が形成されている。トンネル絶縁膜30は、例えば、シリコン酸化膜等を用いて形成されている。トンネル絶縁膜30上には、フローティングゲートFGが設けられている。フローティングゲートFGは、例えば、ポリシリコン等を用いて形成されている。フローティングゲートFGの上面上および側面の一部には、IPD膜40が設けられている。IPD膜40は、例えば、シリコン酸化膜、シリコン酸化膜よりも誘電率の高いhigh-k膜を用いて形成されている。IPD膜40上には、コントロールゲートCGワード線WLが設けられている。コントロールゲートCGは、例えば、ポリシリコン、シリサイド、金属等の低抵抗材料を用いて形成されている。また、コントロールゲートCGは、コントロールゲートCGとフローティングゲートFG間のカップリング容量を増大させるために、隣接する複数のフローティングゲートFG間に埋め込まれている。フローティングゲートFG上には、さらに層間絶縁膜、配線、ビット線等図示せずが形成される。周辺回路領域において、トンネル絶縁膜30は、トランジスタTrのゲート絶縁膜として機能する。コントロールゲートCGの材料とフローティングゲートFGの材料とは、IPDエッチング領域EIにおいて電気的に接続されている。これにより、コントロールゲートCGおよびフローティングゲートFGは、周辺回路領域においてトランジスタTrのゲート電極Gとして機能する。IPD膜40は、IPDエッチング領域EIにおいて除去されている。周辺回路領域において、ウェル拡散層20は、アクティブエリアAAの側部および素子分離領域STIの底部に形成されているが、アクティブエリアAAの全体には形成されていない。周辺回路領域のアクティブエリアAAの幅は、メモリセル領域のアクティブエリアAAの幅よりも大きい。従って、素子分離領域STIのトレンチを介してアクティブエリアAAの側面から不純物をイオン注入した場合、周辺回路領域においては、不純物はアクティブエリアAAの側部に拡散され、その全体には拡散しない。周辺回路領域のアクティブエリアAAには、メモリセル領域のウェル拡散層20とは別にウェル拡散層を形成することができる。図3Aおよび図3Bは、ウェル拡散層20の濃度分布を示す図である。図3Aにおいて、アクティブエリアAAの側面の傾斜角度は、シリコン基板10の表面を基準0度として89度である。図3Bにおいて、アクティブエリアAAの側面の傾斜角度は、シリコン基板10の表面を基準0度として88度である。図3Aおよび図3Bに示すデバイスは、アクティブエリアAAの側面の傾斜角度が異なるのみであり、その他の構成は同じでよい。この具体例で用いたNAND型EEPROMでは、シリコン基板10の表面におけるメモリセル領域のアクティブエリアAAの幅Waa1は、約30nmであり、素子分離領域STIの幅Wsti1は、約20nmであった。素子分離領域STIのトレンチTRの深さは、約270nmであった。尚、トレンチTRの深さは、ウェル拡散層20の不純物がイオン注入されるときのトレンチの深さである。よって、トレンチTRの深さは、トンネル絶縁膜ゲート絶縁膜30、フローティングゲートFGおよびマスク材料110のそれぞれの厚みを含む。シリコン基板10の表面における周辺回路領域のアクティブエリアAAの幅Waa2は、約120nmであり、素子分離領域STIの幅Wsti2は、約100nmであった。素子分離領域STIのトレンチの深さは、上記のとおり約270nmであった。また、ウェル拡散層20の不純物は、シリコン基板10の表面に対してほぼ垂直方向から注入されている。図3Aに示すように、アクティブエリアAAの側面の傾斜角度が89度の場合、ウェル拡散層20の不純物は、メモリセル領域のアクティブエリアAAに充分に注入されず、トレンチTRの底部に高濃度で注入されている。例えば、図3Aでは、トレンチTRの底部おいて不純物濃度は、約1018cm-3であるが、アクティブエリアAAにおいて約1015cm-3~1016cm-3である。これは、アクティブエリアAAの側面の傾斜が急さであるからである。これに対し、図3Bに示すように、アクティブエリアAAの側面の傾斜角度が88度の場合、ウェル拡散層20の不純物は、メモリセル領域のアクティブエリアAAに充分に注入されていることが分かる。トレンチTRの底部にも高濃度で注入されている。例えば、図3Bでは、アクティブエリアAAにおいて約1017cm-3~1018cm-3である。トレンチTRの底部おいて不純物濃度は、約1018cm-3である。即ち、メモリセル領域のアクティブエリアAAに充分な不純物濃度を有するウェル拡散層20を形成するためには、アクティブエリアAAの側面の傾斜角度が88度以下0度以上であることが好ましい。この場合、図3Bに示すように、周辺回路領域においては、アクティブエリアAAの不純物濃度は、シリコン基板10の表面に対して水平方向D1に素子分離領域STIのトレンチTRの内側面からアクティブエリアAAの内部へ向かって次第に低下している。即ち、周辺回路領域において、トレンチTRの内側面近傍におけるアクティブエリアAAの不純物濃度は約1017cm-3以上と高い。そして、不純物濃度は、トレンチTRの内側面から方向D1にアクティブエリアAAの内部へ向かって次第に低下し、アクティブエリアAAの中心部の不純物濃度は、約1015cm-3である。メモリセル領域においては、アクティブエリアAAの不純物濃度は、シリコン基板10の表面に対してトレンチTRの底部に向かって次第に増大している。このように、シリコン基板10の表面に対するアクティブエリアAAの側面の傾斜を88度以下にすることによって、微細なメモリセルMCを有するメモリセル領域のアクティブエリアAAに充分な不純物濃度のウェル拡散層20が選択的に形成され得る。一方、周辺回路領域の比較的大きなアクティブエリアAAには、ウェル拡散層は形成されない。本実施形態によれば、素子分離領域STIのトレンチTRがテーパーを有するので、トレンチTRを介して不純物を注入し、それによりウェル拡散層20を形成することができる。従って、素子分離領域STIの形成時にドーズロスが生じにくい。周辺回路領域におけるアクティブエリアAAの幅Waa2は、メモリセル領域におけるアクティブエリアAAの幅Waa1よりも広い。このため、ウェル拡散層20は、メモリセル領域RmcのアクティブエリアAAの全体に形成されるものの、周辺回路領域のアクティブエリアAAにはウェルとして形成されない。従って、ウェル拡散層20は、必要な不純物濃度でメモリセル領域Rmcに選択的に形成され得る。図4から図7は、本実施形態による半導体記憶装置の製造方法を示す断面図である。図4から図7において、Rmcは、メモリセル領域の断面を示し、Rppは、周辺回路領域の断面を示す。まず、P型シリコン基板10を準備し、周辺回路領域Rppに必要に応じてN型ウェル拡散層図示せずを形成する。このとき、N型ウェル拡散層は、リソグラフィ技術および不純物注入技術を用いて形成される。次に、熱酸化法またはCVDChemicalVaporDeposition法等を用いて、シリコン基板10上に第1の絶縁膜としてのトンネル絶縁膜30を形成する。トンネル絶縁膜30は、例えば、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜でよい。続いて、LPCVDLowPressureCVD法を用いて第1の導体膜としてのフローティングゲートFGの材料を、トンネル絶縁膜30上に堆積する。フローティングゲートFGの材料としては、例えば、燐、砒素またはボロン等の不純物を含むドープトポリシリコンを用いる。次に、CDV法を用いて、フローティングゲートFG上にマスク材料110を堆積する。これにより図4に示す構造が得られる。マスク材料110は、例えば、シリコン酸化膜またはシリコン窒化膜等を用いて形成される。次に、リソグラフィ技術およびRIEReactiveIonEtching法を用いて、マスク材料110をメモリセルMCのフローティングゲートFGの平面パターンおよびトランジスタTrのゲート電極の平面パターンに加工する。即ち、メモリセルMC間を分離し、あるいは、周辺回路領域の素子間を分離する素子分離領域STIのマスク材料110を除去するようにマスク材料110を加工する。さらに、マスク材料110をマスクとして用いて、フローティングゲートFGの材料、トンネル絶縁膜30およびシリコン基板10をRIE法でエッチングする。これにより、図5に示すように、トレンチTRが形成される。このとき、トレンチTRの内側面アクティブエリアAAの側面は、シリコン基板10の表面に対して0度以上88度以下の傾斜を有する。これにより、トレンチTRは、テーパーを有するように形成される。次に、マスク材料110をそのままマスクとして用いて、ウェル拡散層20を形成するために、P型不純物例えば、ボロン等をシリコン基板10にイオン注入する。このとき、不純物は、シリコン基板10の表面に対してほぼ垂直方向に注入される0度イオン注入。不純物は、トレンチTRを介してトレンチTRの底部に注入される。それとともに、トレンチTRがテーパーを有することによって、不純物は、トレンチTRの内側面アクティブエリアAAの側面からも注入される。そして、シリコン基板10を熱処理することによって、アクティブエリアAA内に不純物を拡散させ、かつ、不純物を活性化させる。これにより、図6に示すようにウェル拡散層20が得られる。ここで、メモリセル領域Rmcでは、比較的狭小のアクティブエリアAA全体にウェル拡散層20が形成される。一方、周辺回路領域Rppでは、比較的広いアクティブエリアAAの側部に不純物が注入され、その内部まで不純物は拡散されていない。次に、マスク材料110を除去した後、トレンチTRへ素子分離用絶縁膜120を埋め込む。素子分離用絶縁膜120は、例えば、シリコン酸化膜等である。素子分離用絶縁膜120をエッチングバックすることよって素子分離領域STIが形成される。このとき、素子分離用絶縁膜120は、フローティングゲートFGの上面および側面の上部が露出されるまでエッチングされる。次に、CVD法等を用いて、第2の絶縁膜としてのIPD膜40をフローティングゲートFGの上面および側面上に堆積する。次に、リソグラフィ技術およびRIE法を用いてIPDエッチング領域EIにあるIPD膜40を除去する。これにより、周辺回路領域においてコントロールゲートCGの材料がフローティングゲートFGの材料に電気的に接続され得る。次に、LPCVD法等を用いて、第2の導体膜としてのコントロールゲートCGワード線WLの材料をIPD膜40上に堆積する。これにより、図7に示す構造が得られる。リソグラフィ技術およびRIE法を用いて、コントロールゲートCGの材料およびIPD膜40の材料をワード線WLのパターンに加工する。これにより、コントロールゲートCGワード線WLおよびIPD膜40が形成される。その後、層間絶縁膜、配線、ビット線等を形成することによって、本実施形態によるNAND型EEPROMが完成する。本実施形態によれば、素子分離領域STIのトレンチTRを形成した後に、ウェル拡散層20を形成する。従って、素子分離領域STIの形成時にドーズロスが生じにくい。従って、ウェル拡散層20形成時のイオン注入工程において、注入される不純物濃度は、従来と比べて低い濃度でよい。これにより、イオン注入工程のスループットが改善される。また、ウェル拡散層20形成時のイオン注入は、トレンチTRの形成時に用いられたマスク材料110をそのままマスクとして用いて実行される。従って、ウェル拡散層20を形成するためのリソグラフィ工程が不要となり、製造工程が従来よりも短縮される。その結果、半導体記憶装置の製造コストを削減することができる。周辺回路領域におけるアクティブエリアAAの幅Waa2は、メモリセル領域RmcにおけるアクティブエリアAAの幅Waa1よりも広い。このため、ウェル拡散層20は、メモリセル領域RmcおアクティブエリアAAの全体に形成されるものの、周辺回路領域のアクティブエリアAAには形成されない。従って、ウェル拡散層20は、必要な不純物濃度でメモリセル領域Rmcに選択的に形成され得る。一方、周辺回路領域のアクティブエリアAAには、トレンチTR形成前に必要に応じてウェル拡散層を形成すればよい。