"第1の極性の電荷供給層と、前記電荷供給層の上方に形成されており、凹部を有する第2の極性の電荷走行層と、前記電荷走行層の上方で前記凹部に形成された第1の電極とを含む第1の素子構造を備えることを特徴とする半導体装置。前記凹部は、前記電荷走行層を貫通しない非貫通口であることを特徴とする請求項1に記載の半導体装置。前記第1の極性は、負の極性であることを特徴とする請求項1又は2に記載の半導体装置。前記第1の素子構造は、前記電荷走行層の下方に形成された前記第1の極性の電子走行層を更に含むと共に、前記電子走行層と、前記電子走行層の上方に形成された、前記電荷供給層と同層の電子供給層と、前記電子供給層の上方に形成された第2の電極とを含む第2の素子構造を備えることを特徴とする請求項3に記載の半導体装置。第1の素子構造を備えた半導体装置の製造方法であって、前記第1の素子構造を製造する際に、第1の極性の電荷供給層を形成する工程と、前記電荷供給層の上方に、第2の極性の電荷走行層を形成する工程と、前記電荷走行層に凹部を形成する工程と、前記電荷走行層の上方で、前記凹部に第1の電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。前記凹部を、前記電荷走行層を貫通しない非貫通口として形成することを特徴とする請求項5に記載の半導体装置の製造方法。前記第1の極性は、負の極性であることを特徴とする請求項5又は6に記載の半導体装置の製造方法。前記第1の素子構造と共に第2の素子構造を備えた半導体装置の製造方法であって、前記第2の素子構造の前記電子走行層を形成する工程と、前記第1の素子構造の前記電荷供給層と、前記電子走行層の上方に前記第2の素子構造の前記電子供給層とを同時形成する工程と、前記電子供給層の上方に前記第2の素子構造の前記電荷供給層を形成する工程とを含むことを特徴とする請求項5に記載の半導体装置の製造方法。GaN系の窒化物半導体においては、現在のところ、p型トランジスタの実用化はされていない。その要因としては、既に実用化されているRF用途ではn型トランジスタのみで動作が可能なこと、また、p型で動作するHEMTと比較してn型で動作するHEMTが非常に高速に動作することが挙げられる。一方、GaN系の窒化物半導体を電源デバイスに用いる場合、オンの際には電流の立ち上がりが速いことが求められる。電流の立ち上がりが遅いと、それだけ抵抗が大きい状態で電流が流れることとなり、消費電力の増加を招来するためである。GaN系のp型トランジスタでは、GaN系のn型トランジスタよりも電流の迅速な立ち上がりが実現できるものと考えられる。このことを考慮すると、電源デバイスとして動作するトランジスタ自体はn型トランジスタでもよいが、そのドライバのハイサイドとしてはp型トランジスタを用いることが望ましい。本発明は、上記の課題に鑑みてなされたものであり、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、n型HEMTとモノリシックにインバータを構成可能な半導体装置及びその製造方法を提供することを目的とする。半導体装置の一態様は、第1の極性の電荷供給層と、前記電荷供給層の上方に形成されており、凹部を有する第2の極性の電荷走行層と、前記電荷走行層の上方で前記凹部に形成された第1の電極とを含む第1の素子構造を備える。半導体装置の製造方法の一態様は、第1の素子構造を備えた半導体装置の製造方法であって、前記第1の素子構造を製造する際に、第1の極性の電荷供給層を形成する工程と、前記電荷供給層の上方に、第2の極性の電荷走行層を形成する工程と、前記電荷走行層に凹部を形成する工程と、前記電荷走行層の上方で、前記凹部に第1の電極を形成する工程とを含む。上記の各態様によれば、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、n型HEMTとモノリシックにインバータを構成可能な信頼性の高い半導体装置が実現する。以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。第1の実施形態本実施形態では、化合物半導体装置として、MISMetalInsulatorSemiconductor型のp型GaNトランジスタを開示する。図1~図3は、第1の実施形態によるp型GaNトランジスタの製造方法を工程順に示す概略断面図である。先ず、図1aに示すように、成長用基板として例えばSi基板1上に、化合物半導体積層構造2を形成する。成長用基板としては、Si基板の代わりに、サファイア基板、GaAs基板、SiC基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。化合物半導体積層構造2は、バッファ層2a、ホール供給層2b、ホール走行層2cを有して構成される。ここで、ホール走行層2cは、導電型がp型であり、後述するようにホール供給層2bとの界面に2次元ホールガスが発生する正の極性を有している。これに対して、ホール供給層2bは負の極性を有する。詳細には、Si基板1上に、例えば有機金属気相成長MOVPE:MetalOrganicVaporPhaseEpitaxy法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシーMBE:MolecularBeamEpitaxy法等を用いても良い。SiC基板1上に、バッファ層2a、ホール供給層2b、ホール走行層2cとなる各化合物半導体を順次成長する。バッファ層2aは、Si基板1上に、AlNを0.1μm程度の厚みに成長することで形成される。ホール供給層2bは、n-AlGaNを30nm程度の厚みに成長することで形成される。電子供給層は、iインテンショナリアンドープ-AlGaNを形成するようにしても良い。ホール走行層2cは、p-GaNを、例えば1nm程度~1000nm程度に成長することで形成される。1nmよりも薄いと、トランジスタ動作が不安定となる。1000nmよりも厚いと、加工制御が困難になる。従って、ホール走行層2cを1nm程度~1000nm程度に形成することにより、本発明の確実な実施が可能となる。本実施形態では、ホール走行層2cのp-GaNは200nm程度の厚みに形成される。GaNの成長には、原料ガスとしてGa源であるトリメチルガリウムTMGaガス及びアンモニアNH3ガスの混合ガスを用いる。AlGaNの成長には、原料ガスとしてTMAlガス、TMGaガス及びNH3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、TMAlガス、TMGaガスの供給の有無及び流量を適宜設定する。共通原料であるNH3ガスの流量は、100sccm~10slm程度とする。また、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。AlGaNをn型として成長する際、即ちホール供給層2bn-AlGaN、の形成には、n型不純物をAlGaNの原料ガスに添加する。ここでは、例えばSiを含む例えばシランSiH4ガスを所定の流量で原料ガスに添加し、AlGaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば2×1018/cm3程度とする。GaNをp型として成長する際、即ちホール走行層2cp-GaNの形成には、p型不純物、例えばMg,Cから選ばれたものをGaNの原料ガスに添加する。本実施形態では、p型不純物としてMgを用いる。Mgを所定の流量で原料ガスに添加し、GaNにMgをドーピングする。Mgのドーピング濃度は、例えば1×1016/cm3程度~1×1021/cm3程度とする。ドーピング濃度が1×1016/cm3程度よりも低いと、p型としてのトランジスタ動作が得られ難くなる。1×1021/cm3程度よりも高いと、結晶性が悪化し、リーク電流の増加等が発生する。従って、Mgのドーピング濃度を1×1016/cm3程度~1×1021/cm3程度とすることにより、本発明の確実な実施が可能となる。本実施形態では、ホール走行層2cのMgのドーピング濃度を1×1019/cm3程度とする。形成された化合物半導体積層構造2では、正の極性を有するホール走行層2cのホール供給層2bとの界面には、GaNの格子定数とAlGaNの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、ホール供給層2b及びホール走行層2cの自発分極の効果とが相俟って、GaN/AlGaN界面に高いホール濃度の2次元正孔ホールガス2DHGが発生する。化合物半導体積層構造2を形成した後に、ホール走行層2cを、700°C程度で30分間程度、アニール処理する。図1bに示すように、素子分離構造3を形成する。図1c以降では、素子分離構造3の図示を省略する。詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴンArを注入する。これにより、化合物半導体積層構造2及びSi基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体積層構造2上で活性領域が画定される。なお、素子分離は、上記の注入法の代わりに、例えばSTIShallowTrenchIsolation法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。続いて、図1cに示すように、ホール走行層2cに電極用リセス2caを形成する。詳細には、ホール走行層2cにレジストを塗布し、リソグラフィーにより加工する。これにより、ホール走行層2cの所定部位、ここではゲート電極の形成予定位置に相当する部位を露出する開口10Aaを有するレジストマスク10Aが形成される。次に、レジストマスク10Aを用い、ドライエッチングによりホール走行層2cを加工する。これにより、ホール走行層2cにおけるゲート電極の形成予定位置に電極用リセス2caが形成される。電極用リセス2caは非貫通の凹部、すなわち電極用リセス2caの底面にはp-GaNが残存してもよい。残存させる場合この残存した底部2ca1は、ゲート電極下で電流の通路となる。底部2ca1の厚みは、1nm程度~100nm程度とする。厚みが1nm程度よりも薄いと、トランジスタ動作が不安定となる。100nm程度よりも厚いと、ノーマリオン動作となる。従って、厚みを1nm程度~100nm程度とすることにより、ノーマリオフ動作をするp型トランジスタとなる。本実施形態では、電極用リセス2caの底部2ca1の厚みを5nm程度とする。レジストマスク10Aは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。続いて、図2aに示すように、ソース電極4及びドレイン電極5を形成する。詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、ホール走行層2cの表面でソース電極の形成予定位置及びドレイン電極の形成予定位置を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNiを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Niの厚みは100nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNiを除去する。その後、Si基板1を、例えば窒素雰囲気中において400°C~1000°Cの温度、例えば600°C程度で熱処理し、残存したNiをホール走行層2cのp-GaNとオーミックコンタクトさせる。Niのホール走行層2cとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極4及びドレイン電極5が形成される。続いて、図2bに示すように、ゲート絶縁膜6を形成する。詳細には、電極用リセス2caの内壁面を覆うように、化合物半導体積層構造2上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法AtomicLayerDeposition:ALD法により、TMAガス及びO3を交互に供給する。本実施形態では、厚みが膜厚2nm~200nm程度、ここでは例えば10nm程度となるように、Al2O3を堆積する。これにより、ゲート絶縁膜6が形成される。なお、Al2O3の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、Al2O3を堆積する代わりに、Alの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。続いて、図3aに示すように、ゲート電極7を形成する。詳細には、先ずゲート絶縁膜6上に、ゲート電極を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜6上に塗布し、ゲート絶縁膜6の表面で電極用リセス2caの上方に位置整合する部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばTiを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Tiの厚みは100nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTiを除去する。以上により、下部がホール走行層2cの電極用リセス2caをゲート絶縁膜6を介して埋め込み、上部がゲート絶縁膜6を介して電極用リセス2caの上方に突出するゲート電極7が形成される。続いて、図3bに示すように、ソース電極4上及びドレイン電極5上のゲート絶縁膜6に開口6a,6bを形成する。詳細には、ゲート絶縁膜6をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜6のソース電極4上の部分及びドレイン電極5上の部分を除去する。これにより、ゲート絶縁膜6にソース電極4の表面及びドレイン電極5の表面を露出する開口6a,6bが形成される。しかる後、ソース電極4、ドレイン電極5、ゲート電極7の電気的接続、ソース電極4、ドレイン電極5、ゲート電極7の各パッドの形成等の諸工程を経て、本実施形態によるMIS型のp型GaNトランジスタが形成される。本実施形態によるp型GaNトランジスタを平面視した様子を図4に示す。図4の破線I-Iに沿った断面が図3bに相当する。このように、ソース電極4とドレイン電極5とが櫛歯状に互いに平行に形成されており、ソース電極4とドレイン電極5との間に櫛歯状のゲート電極7がこれらと平行に配されている。なお本実施形態では、化合物半導体p-GaN上にゲート絶縁膜を介してゲート電極が形成されるMIS型のp型GaNトランジスタを例示したが、これに限定されるものではない。MIS型の代わりに、化合物半導体p-GaN上に直接的にゲート電極が形成されるショットキー型のp型GaNトランジスタにも適用可能である。以上説明したように、本実施形態によれば、オン時における電流の迅速な立ち上がりを実現する信頼性の高いp型GaNトランジスタが実現する。第2の実施形態本実施形態では、第1の実施形態によるp型GaNトランジスタを備えたバッテリーチャージャを開示する。図5は、第2の実施形態によるバッテリーチャージャを示す結線図である。このバッテリーチャージャは、電源電圧を供給する電源回路11を備え、一端が接地されたトランジスタ12と、各々一端が接地されたコンデンサ13,14とが並列に接続されて構成されている。トランジスタ12は、第1の実施形態によるp型GaNトランジスタ12aと、n型トランジスタ12bとが接続されて構成されている。このバッテリーチャージャに、一端を接地した状態でバッテリー15が接続され、チャージされる。本実施形態では、第1の実施形態によるp型GaNトランジスタをバッテリーチャージャに適用する。これにより、信頼性の高いバッテリーチャージャが実現する。第3の実施形態本実施形態では、化合物半導体装置として、ゲートドライバ回路を備えたAlGaN/GaNHEMTを開示する。本実施形態では、AlGaN/GaNHEMTにおいて、そのゲート電極を駆動するためのゲートドライバ回路を同一基板に形成する構成を例示する。ここで、ゲートドライバ回路のハイサイドにp型GaNトランジスタが適用される。なお、ゲートドライバ回路のローサイドについては、記載は省略するが、例えば上記と同様のn型AlGaN/GaNHEMTが形成される。図6~図8は、第3の実施形態によるAlGaN/GaNHEMTの製造方法を工程順に示す概略断面図である。各図において、上段部分にAlGaN/GaNHEMTの形成領域R1を、下段部分にゲートドライバ回路のハイサイドに適用するp型GaNトランジスタの形成領域R2を、それぞれ示す。形成領域R1,R2で共通する構成部材については同符号を付す。なお、形成領域R1,R2における構成部材の作り分けには、例えば以下の手法が考えられる。形成領域R1,R2で構成部材を形成しない方の形成領域をレジストマスクで覆い、形成領域R1,R2に構成部材の膜を堆積し、構成部材の形成後に不要な構成部材の膜をレジストマスクと共に剥離除去する。または、形成領域R1,R2に構成部材の膜を堆積し、構成部材の形成と共に、或いは構成部材の形成後に不要な構成部材の膜をリソグラフィー及びエッチング等で除去する。先ず、図6aに示すように、成長用基板として例えばSi基板1上に、化合物半導体積層構造21,22を形成する。成長用基板としては、Si基板の代わりに、サファイア基板、GaAs基板、SiC基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。化合物半導体積層構造21は、バッファ層21a、電子走行層21b、中間層スペーサ層21c、電子供給層21d、及びキャップ層21eを有して構成される。電子走行層2bは後述するように中間層2cとの界面に2次元電子ガスが発生するものであり、電子供給層21dはn型であり、共に負の極性を有している。化合物半導体積層構造22は、バッファ層21a、電子走行層21b、中間層スペーサ層21c、電子供給層21dと同層であるホール供給層22a、及びホール走行層22bを有して構成される。ホール走行層22bは、導電型がp型であり、後述するようにホール供給層22aとの界面に2次元ホールガスが発生する正の極性を有している。これに対して、ホール供給層22aは負の極性を有する。詳細には、Si基板1上に、例えばMOVPE法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、MBE法等を用いても良い。SiC基板1上の形成領域R1,R2に、バッファ層21a、電子走行層21b、中間層21c、電子供給層21dホール供給層22aとなる各化合物半導体を順次成長する。続いて、形成領域R1には電子供給層21d上にキャップ層21eとなる各化合物半導体を、形成領域R2にはホール供給層22a上にホール走行層22bとなる各化合物半導体を、それぞれ成長する。バッファ層21aは、Si基板1上に、AlNを0.1μm程度の厚みに成長することで形成される。電子走行層21bは、i-GaNを1μm程度~3μm程度の厚みに成長することで形成される。中間層21cは、i-AlGaNを5nm程度の厚みに成長することで形成される。電子供給層21dホール供給層22aは、n-AlGaNを30nm程度の厚みに成長することで形成される。中間層21cは形成しない場合もある。電子供給層ホール供給層は、i-AlGaNを形成するようにしても良い。キャップ層21eは、n-GaNを10nm程度に成長することで形成される。ホール走行層22bは、p-GaNを、例えば1nm程度~1000nm程度に成長することで形成される。1nmよりも薄いと、トランジスタ動作が不安定となる。1000nmよりも厚いと、加工制御が困難となる。従って、ホール走行層22bを1nm程度~1000nm程度に形成することにより、本発明の確実な実施が可能となる。本実施形態では、ホール走行層22bのp-GaNは200nm程度の厚みに形成されるGaNの成長には、原料ガスとしてGa源であるトリメチルガリウムTMGaガス及びアンモニアNH3ガスの混合ガスを用いる。AlGaNの成長には、原料ガスとしてTMAlガス、TMGaガス及びNH3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、TMAlガス、TMGaガスの供給の有無及び流量を適宜設定する。共通原料であるNH3ガスの流量は、100sccm~10slm程度とする。また、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。AlGaN、GaNをn型として成長する際、即ち電子供給層21dホール供給層22an-AlGaN、キャップ層21eの形成には、n型不純物をAlGaN、GaNの原料ガスに添加する。ここでは、例えばSiを含む例えばシランSiH4ガスを所定の流量で原料ガスに添加し、AlGaN、GaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば2×1018/cm3程度とする。GaNをp型として成長する際、即ちホール走行層22bp-GaNの形成には、p型不純物、例えばMg,Cから選ばれたものをGaNの原料ガスに添加する。本実施形態では、p型不純物としてMgを用いる。Mgを所定の流量で原料ガスに添加し、GaNにMgをドーピングする。Mgのドーピング濃度は、例えば1×1016/cm3程度~1×1021/cm3程度とする。ドーピング濃度が1×1016/cm3程度よりも低いと、p型としてのトランジスタ動作が得られ難くとなる。1×1021/cm3程度よりも高いと、結晶性が悪化し、リーク電流の増加等が発生するとなる。従って、Mgのドーピング濃度を1×1016/cm3程度~1×1021/cm3程度とすることにより、本発明の確実な実施が可能となる。本実施形態では、ホール走行層22bのMgのドーピング濃度を1×1019/cm3程度とする。形成された化合物半導体積層構造21では、負の極性を有する電子走行層21bの電子供給層21dとの界面正確には、中間層21cとの界面。以下、GaN/AlGaN界面と記す。には、GaNの格子定数とAlGaNの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層21b及び電子供給層21dの自発分極の効果とが相俟って、GaN/AlGaN界面に高い電子濃度の2次元電子ガス2DEGが発生する。形成された化合物半導体積層構造22では、正の極性を有するホール走行層22bのホール供給層22aとの界面には、GaNの格子定数とAlGaNの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、ホール供給層22a及びホール走行層22bの自発分極の効果とが相俟って、GaN/AlGaN界面に高いホール濃度の2DHGが発生する。化合物半導体積層構造22を形成した後に、ホール走行層22bを、700°C程度で30分間程度、アニール処理する。図6bに示すように、素子分離構造3を形成する。図6c以降では、素子分離構造3の図示を省略する。詳細には、化合物半導体積層構造21,22の各素子分離領域に、例えばアルゴンArを注入する。これにより、化合物半導体積層構造21,22及びSi基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体積層構造21,22上で活性領域が画定される。なお、素子分離は、上記の注入法の代わりに、例えばSTIShallowTrenchIsolation法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造21,22のドライエッチングには、例えば塩素系のエッチングガスを用いる。続いて、図6cに示すように、形成領域R1ではキャップ層21eに電極用リセス21eaを、形成領域R2ではホール走行層22bに電極用リセス22baをそれぞれ形成する。先ず、電極用リセス21eaの形成について説明する。形成領域R1,R2にレジストを塗布し、リソグラフィーにより加工する。これにより、形成領域R1におけるキャップ層21eのゲート電極の形成予定位置に相当する部位を露出する開口20Aaを有するレジストマスク20Aが形成される。次に、レジストマスク20Aを用い、ドライエッチングによりキャップ層21eを加工する。これにより、キャップ層21eにおけるゲート電極の形成予定位置に所定深さの電極用リセス21eaが形成される。レジストマスク20Aは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。次に、電極用リセス22baの形成について説明する。形成領域R1,R2にレジストを塗布し、リソグラフィーにより加工する。これにより、形成領域R2におけるホール走行層22bのゲート電極の形成予定位置に相当する部位を露出する開口20Baを有するレジストマスク20Bが形成される。次に、レジストマスク20Bを用い、ドライエッチングによりホール走行層22bを加工する。これにより、ホール走行層22bにおけるゲート電極の形成予定位置に電極用リセス22baが形成される。電極用リセス22baは非貫通の凹部、すなわち電極用リセス22baの底面にはp-GaNが残存してもより。残存させる場合、この残存した底部22ba1は、ゲート電極下で電流の通路となる。底部22ba1の厚みは、1nm程度~100nm程度とする。厚みが1nm程度よりも薄いと、トランジスタ動作が不安定となる。100nm程度よりも厚いと、ノーマリオン動作となる。従って、厚みを1nm程度~100nm程度とすることにより、ノーマリオフ動作をするp型トランジスタとなる。本実施形態では、電極用リセス22baの底部22ba1の厚みを5nm程度とする。レジストマスク20Bは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。なお、凹部22baの形成により、化合物半導体積層構造22でも、電子走行層21bのホール供給層22aとの界面正確には、中間層21cとの界面において、凹部22baの下方に位置整合する部位のみに2DEGが発生する。本実施形態では、化合物半導体積層構造22における2DEGの用途は特に規定されていないが、所定用途に用いても良い。続いて、図7aに示すように、形成領域R1にはソース電極23及びドレイン電極24を、形成領域R2にはソース電極25及びドレイン電極26をそれぞれ形成する。先ず、ソース電極23及びドレイン電極24の形成について説明する。化合物半導体積層構造21の表面におけるソース電極及びドレイン電極の形成予定位置電極形成予定位置に電極用リセス21eb,22ecを形成する。化合物半導体積層構造21の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電子供給層21dの表面が露出するまで、キャップ層21eの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層21dの表面の電極形成予定位置を露出する電極用リセス21eb,22ecが形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。なお、電極用リセス21eb,22ecは、キャップ層21eの途中までエッチングして形成しても、また電子供給層21d以降までエッチングして形成しても良い。レジストマスクは、灰化処理等により除去される。形成領域R1にソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを形成領域R1,R2上に塗布し、形成領域R1における化合物半導体積層構造21の電子供給層21dの電極用リセス21eb,22ecを露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。次に、ソース電極25及びドレイン電極26の形成について説明する。形成領域R2にソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを形成領域R1,R2上に塗布し、形成領域R2における化合物半導体積層構造22のホール走行層22bの表面でソース電極の形成予定位置及びドレイン電極の形成予定位置を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNiを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Niの厚みは100nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNiを除去する。その後、Si基板1を、例えば窒素雰囲気中において400°C~1000°Cの温度、例えば600°C程度で熱処理し、形成領域R1で残存したTa/Alを電子供給層21dと、形成領域R2で残存したNiをホール走行層22bとそれぞれオーミックコンタクトさせる。Ta/Alの電子供給層21dとのオーミックコンタクトが得られるのであれば、また、Niのホール走行層22bとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある以上により、形成領域R1ではソース電極23及びドレイン電極24が、形成領域R2ではソース電極25及びドレイン電極26がそれぞれ形成される。ここで、ソース電極25がゲートドライバ回路の電源電圧GDDの電極に、ドレイン電極26がAlGaN/GaNHEMTのゲート電極と電気的に接続された電極にそれぞれ相当する。続いて、図7bに示すように、形成領域R2にゲート絶縁膜27を形成する。詳細には、形成領域R2において、化合物半導体積層構造22上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法AtomicLayerDeposition:ALD法により、TMAガス及びO3を交互に供給する。本実施形態では、厚みが膜厚2nm~200nm程度、ここでは例えば10nm程度となるように、Al2O3を堆積する。これにより、電極リセス22baの内壁面を覆うように、ホール走行層22b上にゲート絶縁膜27が形成される。なお、Al2O3の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、Al2O3を堆積する代わりに、Alの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。続いて、図8aに示すように、形成領域R1にはゲート電極28を、形成領域R2にはゲート電極29をそれぞれ形成する。先ず、ゲート電極28の形成について説明する。化合物半導体積層構造21上に、ゲート電極を形成するためのレジストマスクを形成する。即ち、レジストを形成領域R1,R2上に塗布し、形成領域R1でキャップ層21eの電極用リセス21eaを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、下部が電極用リセス21eaを埋め込み、上部が電極用リセス21eaの上方に突出するゲート電極28が形成される。次に、ゲート電極29の形成について説明する。ゲート絶縁膜27上に、ゲート電極を形成するためのレジストマスクを形成する。即ち、レジストをR1,R2上に塗布し、形成領域R2においてゲート絶縁膜27の表面で電極用リセス22baの上方に位置整合する部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばTiを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Tiの厚みは100nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTiを除去する。以上により、下部がホール走行層22bの電極用リセス22baをゲート絶縁膜27を介して埋め込み、上部がゲート絶縁膜27を介して電極用リセス22baの上方に突出するゲート電極29が形成される。ゲート電極29は、ゲートドライバ回路のハイサイドのゲート電極となる。続いて、図8bに示すように、形成領域R2において、ソース電極25上及びドレイン電極26上のゲート絶縁膜27に開口27a,27bを形成する。詳細には、ゲート絶縁膜27をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜27のソース電極25上の部分及びドレイン電極26上の部分を除去する。これにより、ゲート絶縁膜27にソース電極25の表面及びドレイン電極26の表面を露出する開口27a,27bが形成される。しかる後、形成領域R1では、ソース電極23、ドレイン電極24、ゲート電極28の電気的接続、ソース電極23、ドレイン電極24の各パッドの形成等の諸工程を経て、本実施形態によるショットキー型のAlGaN/GaNHEMTが形成される。一方、形成領域R2では、ソース電極25、ドレイン電極26、ゲート電極29の電気的接続、ソース電極25、ドレイン電極26、ゲート電極29の各パッドの形成等の諸工程を経て、本実施形態によるゲートドライバ回路のハイサイドのp型GaNトランジスタが形成される。本実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTを平面視した様子を図9に示す。図9の破線I-Iに沿った断面が図8bの上段に、破線II-IIに沿った断面が図8bの下段にそれぞれに相当する。AlGaN/GaNHEMTでは、ソース電極23とドレイン電極24とが櫛歯状に互いに平行に形成されており、ソース電極23とドレイン電極24との間に櫛歯状のゲート電極28がこれらと平行に配されている。ゲートドライバ回路では、そのハイサイドがゲート電極29、電源電圧GDDの電極に相当するソース電極25、及びゲート電極28と電気的に接続された電極に相当するドレイン電極26を備えて構成される。ローサイドは、例えばn型AlGaN/GaNHEMTとして構成される。なお本実施形態では、形成領域R1にはショットキー型のAlGaN/GaNHEMTを例示したが、形成領域R1でも形成領域R1と同様に、MIS型のAlGaN/GaNHEMTとしても良い。また、形成領域R1のAlGaN/GaNHEMTと、形成領域R2のp型GaNトランジスタとの双方をショットキー型とすることも可能である。ここで、本実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTの特性について調べた諸実験について説明する。本実施形態の比較例として、ハイサイドもローサイドと同様にn型AlGaN/GaNHEMTとされたゲートドライバ回路を備えたAlGaN/GaNHEMTを例示する。実験1では、ゲートドライバ特性として、ドレイン-ソース間電圧Vdsとドレイン電流Idとの関係について調べた。実験結果を図10に示す。比較例では、ドレイン電流Idの立ち上がりの波形になまりが生じている。これに対して本実施形態では、ドレイン電流Idの立ち上がりが急峻な矩形波が得られた。実験2では、ゲートドライバ特性として、ドレイン電圧Vdの時間との関係について調べた。実験結果を図11に示す。比較例では波形になまりが生じているのに対して、本実施形態では矩形波が得られた。以上説明したように、本実施形態によれば、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、n型のAlGaN/GaNHEMTとモノリシックにインバータを構成でき、ゲートドライバ回路のハイサイドのゲート電極と電源電圧とを同電位とすることが可能となり、比較的簡易な構成で信頼性の高いp型GaNトランジスタが実現する。本実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTは、いわゆるディスクリートパッケージに適用される。このディスクリートパッケージでは、本実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTのチップが搭載される。以下、本実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTのチップ以下、HEMTチップと言うのディスクリートパッケージについて例示する。HEMTチップの概略構成図4に対応するを図12に示す。HEMTチップ100では、その表面に、上述したAlGaN/GaNHEMTについて、トランジスタ領域101と、ドレイン電極が接続されたドレインパッド102と、ソース電極が接続されたソースパッド103とが設けられている。また、ゲートドライバ回路について、電源電圧GDDに相当するドレイン電極が接続されたGDDパッド104と、ハイサイドのゲート電極が接続されたG1パッド105と、ローサイドのゲート電極が接続されたG2パッド106とが設けられている。図13は、ディスクリートパッケージを示す概略平面図である。ディスクリートパッケージを作製するには、先ず、HEMTチップ100を、ハンダ等のダイアタッチ剤111を用いてリードフレーム112に固定する。リードフレーム112には筐体リード112aが一体形成されており、ドレインリード112b、ソースリード112c、GDDリード112d、G1リード112e、及びG2リード112fがリードフレーム112と別体として離間して配置される。続いて、Alワイヤ113を用いたボンディングにより、ドレインパッド102とドレインリード112b、ソースパッド103とソースリード112c、GDDパッド104とGDDリード112d、G1パッド105とG1リード112e、G2パッド106とG2リード112fをそれぞれ電気的に接続する。その後、モールド樹脂114を用いて、トランスファーモールド法によりHEMTチップ100を樹脂封止し、リードフレーム112を切り離す。以上により、ディスクリートパッケージが形成される。第4の実施形態本実施形態では、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTを有するPFCPowerFactorCorrection回路を開示する。図14は、第4の実施形態によるPFC回路を示す結線図である。PFC回路30は、スイッチ素子トランジスタ31と、ダイオード32と、チョークコイル33と、コンデンサ34,35と、ダイオードブリッジ36と、交流電源AC37とを備えて構成される。スイッチ素子31に、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTが適用される。PFC回路30では、スイッチ素子31のドレイン電極と、ダイオード32のアノード端子及びチョークコイル33の一端子とが接続される。スイッチ素子31のソース電極と、コンデンサ34の一端子及びコンデンサ35の一端子とが接続される。コンデンサ34の他端子とチョークコイル33の他端子とが接続される。コンデンサ35の他端子とダイオード32のカソード端子とが接続される。コンデンサ34の両端子間には、ダイオードブリッジ36を介してAC37が接続される。コンデンサ35の両端子間には、直流電源DCが接続される。なお、スイッチ素子31には不図示のPFCコントローラが接続される。本実施形態では、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTをPFC回路20に適用する。これにより、信頼性の高いPFC回路30が実現する。第5の実施形態本実施形態では、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTを有する電源装置を開示する。図15は、第5の実施形態による電源装置の概略構成を示す結線図である。本実施形態による電源装置は、高圧の一次側回路41及び低圧の二次側回路42と、一次側回路41と二次側回路42との間に配設されるトランス43とを備えて構成される。一次側回路41は、第4の実施形態によるPFC回路30と、PFC回路30のコンデンサ35の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路40とを有している。フルブリッジインバータ回路40は、複数ここでは4つのスイッチ素子44a,44b,44c,44dを備えて構成される。二次側回路42は、複数ここでは3つのスイッチ素子45a,45b,45cを備えて構成される。本実施形態では、一次側回路41を構成するPFC回路が第4の実施形態によるPFC回路30であると共に、フルブリッジインバータ回路40のスイッチ素子44a,44b,44c,44dが、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTとされている。一方、二次側回路42のスイッチ素子45a,45b,45cは、シリコンを用いた通常のMISFETとされている。本実施形態では、第4の実施形態によるPFC回路30と、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTとを、高圧回路である一次側回路41に適用する。これにより、信頼性の高い大電力の電源装置が実現する。第6の実施形態本実施形態では、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTを有する高周波増幅器を開示する。図16は、第6の実施形態による高周波増幅器の概略構成を示す結線図である。本実施形態による高周波増幅器は、ディジタルプレディストーション回路51と、ミキサー52a,52bと、パワーアンプ53とを備えて構成される。ディジタルプレディストーション回路51は、入力信号の非線形歪みを補償するものである。ミキサー52aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ53は、交流信号とミキシングされた入力信号を増幅するものであり、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTを有している。なお図16では、例えばスイッチの切り替えにより、出力側の信号をミキサー52bで交流信号とミキシングしてディジタルプレディストーション回路51に送出できる構成とされている。本実施形態では、第3の実施形態によるゲートドライバ回路を備えたAlGaN/GaNHEMTを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。他の実施形態第1の実施形態では、化合物半導体装置としてp型GaNトランジスタを例示した。また、第3の実施形態では、化合物半導体装置としてゲートドライバ回路を備えたAlGaN/GaNHEMTを例示した。化合物半導体装置としては、p型GaNトランジスタ、ゲートドライバ回路を備えたAlGaN/GaNHEMT以外にも、以下のような化合物半導体装置に適用できる。その他の装置例1本例では、p型GaNトランジスタにはInAlNを用いたトランジスタを、HEMTにはInAlN/GaNHEMTをそれぞれ開示する。InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1の実施形態では、ホール供給層がn-InAlN、ホール走行層がp-GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にp-GaNの自発分極により発生する。上記した第3の実施形態では、InAlN/GaNHEMTについては、電子走行層がi-GaN、中間層がAlN、電子供給層がn-InAlN、キャップ層がn-GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。p型GaNトランジスタについては、電子走行層がi-GaN、中間層がAlN、ホール供給層がn-InAlN、ホール走行層がp-GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にp-GaNの自発分極により発生する。本例によれば、上述したp型GaNトランジスタと同様に、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、n型HEMTとモノリシックにインバータを構成可能な信頼性の高いInAlNを用いたp型GaNトランジスタが実現する。その他の装置例2本例では、p型GaNトランジスタにはInAlGaNを用いたトランジスタを、HEMTにはInAlGaN/GaNHEMTをそれぞれ開示する。InAlGaNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1の実施形態では、ホール供給層がn-InAlGaN、ホール走行層がp-GaNで形成される。上記した第3の実施形態では、InAlGaN/GaNHEMTについては、電子走行層がi-GaN、中間層がi-InAlGaN、電子供給層がn-InAlGaN、キャップ層がn-GaNで形成される。p型GaNトランジスタについては、電子走行層がi-GaN、中間層がi-InAlGaN、ホール供給層がn-InAlGaN、ホール走行層がp-GaNで形成される。本例によれば、上述したp型GaNトランジスタと同様に、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、n型HEMTとモノリシックにインバータを構成可能な信頼性の高いInAlGaNを用いたp型GaNトランジスタが実現する。付記1第1の極性の電荷供給層と、前記電荷供給層の上方に形成されており、凹部を有する第2の極性の電荷走行層と、前記電荷走行層の上方で前記凹部に形成された第1の電極とを含む第1の素子構造を備えることを特徴とする半導体装置。付記2前記凹部は、前記電荷走行層を貫通しない非貫通口であることを特徴とする付記1に記載の半導体装置。付記3前記第1の極性は、負の極性であることを特徴とする付記1又は2に記載の半導体装置。付記4前記第1の素子構造は、前記電荷走行層の下方に形成された前記第1の極性の電子走行層を更に含むと共に、前記電子走行層と、前記電子走行層の上方に形成された、前記電荷供給層と同層の電子供給層と、前記電子供給層の上方に形成された第2の電極とを含む第2の素子構造を備えることを特徴とする付記3に記載の半導体装置。付記5第1の素子構造を備えた半導体装置の製造方法であって、前記第1の素子構造を製造する際に、第1の極性の電荷供給層を形成する工程と、前記電荷供給層の上方に、第2の極性の電荷走行層を形成する工程と、前記電荷走行層に凹部を形成する工程と、前記電荷走行層の上方で、前記凹部に第1の電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。付記6前記凹部を、前記電荷走行層を貫通しない非貫通口として形成することを特徴とする付記5に記載の半導体装置の製造方法。付記7前記第1の極性は、負の極性であることを特徴とする付記5又は6に記載の半導体装置の製造方法。付記8前記第1の素子構造と共に第2の素子構造を備えた半導体装置の製造方法であって、前記第2の素子構造の前記電子走行層を形成する工程と、前記第1の素子構造の前記電荷供給層と、前記電子走行層の上方に前記第2の素子構造の前記電子供給層とを同時形成する工程と、前記電子供給層の上方に前記第2の素子構造の前記電荷供給層を形成する工程とを含むことを特徴とする付記5に記載の半導体装置の製造方法。付記9バッテリーの充電を行うバッテリーチャージャであって、第1の極性の電荷供給層と、前記電荷供給層の上方に形成されており、凹部を有する第2の極性の電荷走行層と、前記電荷走行層の上方で前記凹部に形成された第1の電極とを含む半導体装置を備えることを特徴とするバッテリーチャージャ。付記10変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、前記高圧回路はトランジスタを有しており、前記トランジスタは、第1の極性の電子走行層と、前記電子走行層の上方に形成された前記第1の極性の電荷供給層と、前記電荷供給層の上方に形成されており、凹部を有する第2の極性の電荷走行層と、前記電荷走行層の上方で前記凹部に形成された第1の電極とを含む第1の素子構造と、前記電子走行層と、前記電子走行層の上方に形成された、前記電荷供給層と同層の電子供給層と、前記電子供給層の上方に形成された第2の電極とを含む第2の素子構造とを備えることを特徴とする電源装置。付記11入力した高周波電圧を増幅して出力する高周波増幅器であって、トランジスタを有しており、前記トランジスタは、第1の極性の電子走行層と、前記電子走行層の上方に形成された前記第1の極性の電荷供給層と、前記電荷供給層の上方に形成されており、凹部を有する第2の極性の電荷走行層と、前記電荷走行層の上方で前記凹部に形成された第1の電極とを含む第1の素子構造と、前記電子走行層と、前記電子走行層の上方に形成された、前記電荷供給層と同層の電子供給層と、前記電子供給層の上方に形成された第2の電極とを含む第2の素子構造とを備えることを特徴とする高周波増幅器。"