遅延ロックドループを内蔵する半導体集積回路であって、前記遅延ロックドループは、1よりも大きい整数である合計L段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備して、前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第2段の可変遅延回路の入力端子に供給され、前記第2段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答して、前記初段の可変遅延回路の第1位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給され、前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給され、前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされ、前記遅延ロックドループは、擬似ロック防止回路を更に具備して、前記擬似ロック防止回路は、前記複数の可変遅延回路の1よりも大きい整数である第M段の可変遅延回路のローレベルとハイレベルの一方の信号レベルである位相出力信号と第M1段の可変遅延回路のローレベルとハイレベルの他方の信号レベルである位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成して、前記複数の可変遅延回路の前記初段の可変遅延回路から第M1段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給され、前記複数の可変遅延回路の第M2段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給されることを特徴とする半導体集積回路。請求項1において、前記遅延ロックドループは、アンロック防止回路を更に具備して、前記アンロック防止回路は、前記第M段の可変遅延回路の段数よりも大きい整数の段数である第N段の可変遅延回路の位相出力信号のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号を生成して前記位相周波数比較器に供給して、前記位相周波数比較器は、前記アンロック防止回路から供給される前記位相周波数比較器リセット信号に応答して、前記位相周波数比較器の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第1位相出力信号と前記最終位相出力信号との位相周波数比較動作を強制的に終了することを特徴とする半導体集積回路。請求項2において、前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路は、初段回路と後段回路とを有して、前記初段回路は、電源電圧と前記初段回路の反転出力端子との間に接続された第1PチャネルMOSトランジスタと、前記反転出力端子と接地電圧との間に直列に接続された第1NチャネルMOSトランジスタと第2NチャネルMOSトランジスタとを含み、前記初段回路では、前記第1PチャネルMOSトランジスタのゲートには前記反転リセット信号が供給され、前記第1NチャネルMOSトランジスタのゲートには前記各可変遅延回路の入力信号が供給され、前記第2NチャネルMOSトランジスタのゲートには前記チャージポンプから生成される第2可変バイアス電圧が供給され、前記後段回路は、前記電源電圧と前記各可変遅延回路の非反転出力端子との間に直列に接続された第2PチャネルMOSトランジスタと第3PチャネルMOSトランジスタと、前記非反転出力端子と前記接地電圧との間に接続された第3NチャネルMOSトランジスタとを含み、前記後段回路では、前記第3NチャネルMOSトランジスタのゲートには前記非反転リセット信号が供給され、前記第3PチャネルMOSトランジスタのゲートには前記反転出力端子の反転出力信号が供給され、前記第2PチャネルMOSトランジスタのゲートには前記チャージポンプから生成される第1可変バイアス電圧が供給されることを特徴とする半導体集積回路。請求項3において、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、非反転増幅器として動作するバッファを更に有して、前記バッファの入力端子は前記非反転出力端子に接続され、前記バッファの出力端子から前記各可変遅延回路の各位相出力信号が生成されることを特徴とする半導体集積回路。請求項4において、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、第1容量素子と第2容量素子とを更に有して、前記第1容量素子は前記初段回路の前記第1PチャネルMOSトランジスタと並列に接続されて、前記第2容量素子は前記後段回路の前記第3NチャネルMOSトランジスタと並列に接続されたことを特徴とする半導体集積回路。請求項5において、ハイレベルの前記非反転リセット信号とローレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、リセット状態に制御され、前記リセット状態では、前記初段回路の前記第1PチャネルMOSトランジスタがオン状態に制御され前記反転出力端子は前記電源電圧にプリチャージされ、前記後段回路の前記第3NチャネルMOSトランジスタがオン状態に制御され前記非反転出力端子は前記接地電圧にプリチャージされることを特徴とする半導体集積回路。請求項6において、ローレベルの前記非反転リセット信号とハイレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、活性状態に制御され、前記活性状態では、前記各可変遅延回路は、前記入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子に生成することを特徴とする半導体集積回路。請求項7において、前記位相周波数比較器は、第1フリップフロップと第2フリップフロップと第1AND回路と第1OR回路とを有して、前記第1フリップフロップのデータ入力端子と前記第2フリップフロップのデータ入力端子とに前記電源電圧が供給され、前記第1フリップフロップのトリガ入力端子には前記第1位相出力信号が供給されて、前記第2フリップフロップのトリガ入力端子には前記最終位相出力信号が供給され、前記第1フリップフロップのデータ出力端子と前記第2フリップフロップのデータ出力端子から、前記チャージポンプの前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号と前記ダウン信号とがそれぞれ生成され、前記アップ信号と前記ダウン信号とは前記第1AND回路の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第1AND回路の出力信号と前記アンロック防止回路から生成される前記位相周波数比較器リセット信号とが前記第1OR回路の一方の入力端子と他方の入力端子とにそれぞれ供給され、前記第1OR回路の出力端子から生成されるリセット信号が、前記第1フリップフロップのリセット端子と前記第2フリップフロップのリセット端子とに供給されることを特徴とする半導体集積回路。請求項8において、前記チャージポンプは、チャージポンプ容量とPチャネルカレントミラーと第1Pチャネル制御トランジスタとNチャネルカレントミラーと第1Nチャネル制御トランジスタとを有して、前記PチャネルカレントミラーのPチャネル入力トランジスタには、前記アップ信号のハイレベル期間にオン状態に制御される前記第1Pチャネル制御トランジスタのドレインソース電流経路を介して、前記チャージポンプ容量の両端間の第2バイアスに応答した入力電流が供給可能とされ、前記NチャネルカレントミラーのNチャネル入力トランジスタには、前記ダウン信号のハイレベル期間にオン状態に制御される前記第1Nチャネル制御トランジスタのドレインソース電流経路を介して、前記チャージポンプ容量の前記両端間の前記第2バイアスに応答した前記入力電流が供給可能とされ、前記PチャネルカレントミラーのPチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第2バイアスは増大可能とされ、前記NチャネルカレントミラーのNチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第2バイアスは減少可能とされたことを特徴とする半導体集積回路。請求項9において、前記チャージポンプは、第2Pチャネル制御トランジスタと、第2Nチャネル制御トランジスタと、出力Nチャネルトランジスタと、出力Pチャネルトランジスタとを更に有して、前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタのソースと前記Pチャネル出力トランジスタのソースとは前記電源電圧に接続され、前記Pチャネルカレントミラーの前記Pチャネル出力トランジスタのドレインは前記チャージポンプ容量の一端に接続され、前記チャージポンプ容量の他端は前記接地電圧に接続され、前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタのソースと前記Nチャネル出力トランジスタのソースとは前記接地電圧に接続され、前記Nチャネルカレントミラーの前記Nチャネル出力トランジスタのドレインは前記チャージポンプ容量の前記一端に接続され、前記出力Nチャネルトランジスタのソースとゲートとは、前記接地電圧と前記チャージポンプ容量の前記一端にそれぞれ接続され、前記出力Pチャネルトランジスタのソースは前記電源電圧に接続され、前記出力Pチャネルトランジスタのゲートとドレインとは前記出力Nチャネルトランジスタのドレインと接続され、前記第2Pチャネル制御トランジスタのソースドレイン電流経路は、前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタおよび前記Pチャネル出力トランジスタのソースとゲートとの間に接続され、前記第2Nチャネル制御トランジスタのドレインソース電流経路は、前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタおよび前記Nチャネル出力トランジスタのゲートとソースとの間に接続され、前記アップ信号のローレベル期間にオン状態に制御される前記第2Pチャネル制御トランジスタによって、前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタおよび前記Pチャネル出力トランジスタは非活性状態に制御され、前記ダウン信号のローレベル期間にオン状態に制御される前記第2Nチャネル制御トランジスタによって、前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタおよび前記Nチャネル出力トランジスタは非活性状態に制御されることを特徴とする半導体集積回路。遅延ロックドループを内蔵する半導体集積回路の動作方法であって、前記遅延ロックドループは、1よりも大きい整数である合計L段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備して、前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第2段の可変遅延回路の入力端子に供給され、前記第2段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答して、前記初段の可変遅延回路の第1位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給され、前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給され、前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされ、前記遅延ロックドループは、擬似ロック防止回路を更に具備して、前記擬似ロック防止回路は、前記複数の可変遅延回路の1よりも大きい整数である第M段の可変遅延回路のローレベルとハイレベルの一方の信号レベルである位相出力信号と第M1段の可変遅延回路のローレベルとハイレベルの他方の信号レベルである位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成して、前記複数の可変遅延回路の前記初段の可変遅延回路から第M1段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給され、前記複数の可変遅延回路の第M2段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給されることを特徴とする半導体集積回路の動作方法。請求項11において、前記遅延ロックドループは、アンロック防止回路を更に具備して、前記アンロック防止回路は、前記第M段の可変遅延回路の段数よりも大きい整数の段数である第N段の可変遅延回路の位相出力信号のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号を生成して前記位相周波数比較器に供給して、前記位相周波数比較器は、前記アンロック防止回路から供給される前記位相周波数比較器リセット信号に応答して、前記位相周波数比較器の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第1位相出力信号と前記最終位相出力信号との位相周波数比較動作を強制的に終了することを特徴とする半導体集積回路の動作方法。請求項12において、前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路は、初段回路と後段回路とを有して、前記初段回路は、電源電圧と前記初段回路の反転出力端子との間に接続された第1PチャネルMOSトランジスタと、前記反転出力端子と接地電圧との間に直列に接続された第1NチャネルMOSトランジスタと第2NチャネルMOSトランジスタとを含み、前記初段回路では、前記第1PチャネルMOSトランジスタのゲートには前記反転リセット信号が供給され、前記第1NチャネルMOSトランジスタのゲートには前記各可変遅延回路の入力信号が供給され、前記第2NチャネルMOSトランジスタのゲートには前記チャージポンプから生成される第2可変バイアス電圧が供給され、前記後段回路は、前記電源電圧と前記各可変遅延回路の非反転出力端子との間に直列に接続された第2PチャネルMOSトランジスタと第3PチャネルMOSトランジスタと、前記非反転出力端子と前記接地電圧との間に接続された第3NチャネルMOSトランジスタとを含み、前記後段回路では、前記第3NチャネルMOSトランジスタのゲートには前記非反転リセット信号が供給され、前記第3PチャネルMOSトランジスタのゲートには前記反転出力端子の反転出力信号が供給され、前記第2PチャネルMOSトランジスタのゲートには前記チャージポンプから生成される第1可変バイアス電圧が供給されることを特徴とする半導体集積回路の動作方法。請求項13において、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、非反転増幅器として動作するバッファを更に有して、前記バッファの入力端子は前記非反転出力端子に接続され、前記バッファの出力端子から前記各可変遅延回路の各位相出力信号が生成されることを特徴とする半導体集積回路の動作方法。請求項14において、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、第1容量素子と第2容量素子とを更に有して、前記第1容量素子は前記初段回路の前記第1PチャネルMOSトランジスタと並列に接続されて、前記第2容量素子は前記後段回路の前記第3NチャネルMOSトランジスタと並列に接続されたことを特徴とする半導体集積回路の動作方法。請求項15において、ハイレベルの前記非反転リセット信号とローレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、リセット状態に制御され、前記リセット状態では、前記初段回路の前記第1PチャネルMOSトランジスタがオン状態に制御され前記反転出力端子は前記電源電圧にプリチャージされ、前記後段回路の前記第3NチャネルMOSトランジスタがオン状態に制御され前記非反転出力端子は前記接地電圧にプリチャージされることを特徴とする半導体集積回路の動作方法。請求項16において、ローレベルの前記非反転リセット信号とハイレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、活性状態に制御され、前記活性状態では、前記各可変遅延回路は、前記入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子に生成することを特徴とする半導体集積回路の動作方法。請求項17において、前記位相周波数比較器は、第1フリップフロップと第2フリップフロップと第1AND回路と第1OR回路とを有して、前記第1フリップフロップのデータ入力端子と前記第2フリップフロップのデータ入力端子とに前記電源電圧が供給され、前記第1フリップフロップのトリガ入力端子には前記第1位相出力信号が供給されて、前記第2フリップフロップのトリガ入力端子には前記最終位相出力信号が供給され、前記第1フリップフロップのデータ出力端子と前記第2フリップフロップのデータ出力端子から、前記チャージポンプの前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号と前記ダウン信号とがそれぞれ生成され、前記アップ信号と前記ダウン信号とは前記第1AND回路の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第1AND回路の出力信号と前記アンロック防止回路から生成される前記位相周波数比較器リセット信号とが前記第1OR回路の一方の入力端子と他方の入力端子とにそれぞれ供給され、前記第1OR回路の出力端子から生成されるリセット信号が、前記第1フリップフロップのリセット端子と前記第2フリップフロップのリセット端子とに供給されることを特徴とする半導体集積回路の動作方法。請求項18において、前記チャージポンプは、チャージポンプ容量とPチャネルカレントミラーと第1Pチャネル制御トランジスタとNチャネルカレントミラーと第1Nチャネル制御トランジスタとを有して、前記PチャネルカレントミラーのPチャネル入力トランジスタには、前記アップ信号のハイレベル期間にオン状態に制御される前記第1Pチャネル制御トランジスタのドレインソース電流経路を介して、前記チャージポンプ容量の両端間の第2バイアスに応答した入力電流が供給可能とされ、前記NチャネルカレントミラーのNチャネル入力トランジスタには、前記ダウン信号のハイレベル期間にオン状態に制御される前記第1Nチャネル制御トランジスタのドレインソース電流経路を介して、前記チャージポンプ容量の前記両端間の前記第2バイアスに応答した前記入力電流が供給可能とされ、前記PチャネルカレントミラーのPチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第2バイアスは増大可能とされ、前記NチャネルカレントミラーのNチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第2バイアスは減少可能とされたことを特徴とする半導体集積回路の動作方法。請求項19において、前記チャージポンプは、第2Pチャネル制御トランジスタと、第2Nチャネル制御トランジスタと、出力Nチャネルトランジスタと、出力Pチャネルトランジスタとを更に有して、前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタのソースと前記Pチャネル出力トランジスタのソースとは前記電源電圧に接続され、前記Pチャネルカレントミラーの前記Pチャネル出力トランジスタのドレインは前記チャージポンプ容量の一端に接続され、前記チャージポンプ容量の他端は前記接地電圧に接続され、前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタのソースと前記Nチャネル出力トランジスタのソースとは前記接地電圧に接続され、前記Nチャネルカレントミラーの前記Nチャネル出力トランジスタのドレインは前記チャージポンプ容量の前記一端に接続され、前記出力Nチャネルトランジスタのソースとゲートとは、前記接地電圧と前記チャージポンプ容量の前記一端にそれぞれ接続され、前記出力Pチャネルトランジスタのソースは前記電源電圧に接続され、前記出力Pチャネルトランジスタのゲートとドレインとは前記出力Nチャネルトランジスタのドレインと接続され、前記第2Pチャネル制御トランジスタのソースドレイン電流経路は、前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタおよび前記Pチャネル出力トランジスタのソースとゲートとの間に接続され、前記第2Nチャネル制御トランジスタのドレインソース電流経路は、前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタおよび前記Nチャネル出力トランジスタのゲートとソースとの間に接続され、前記アップ信号のローレベル期間にオン状態に制御される前記第2Pチャネル制御トランジスタによって、前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタおよび前記Pチャネル出力トランジスタは非活性状態に制御され、前記ダウン信号のローレベル期間にオン状態に制御される前記第2Nチャネル制御トランジスタによって、前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタおよび前記Nチャネル出力トランジスタは非活性状態に制御されることを特徴とする半導体集積回路の動作方法。本発明者は本発明に先立って、デジタルカメラ等に搭載されるアナログフロントエンドLSIに内蔵される遅延ロックドループの開発に従事した。この開発に際して、本発明者は上記特許文献1に記載された遅延ロックドループに関して検討を行った。本発明者による検討の結果、下記の事実が判明した。すなわち、上記特許文献1に記載された遅延検出回路は、多段遅延回路の多段の遅延信号を保持するために極めて多数のフリップフロップを必要とし、第1の制御信号を生成するためには多数のフリップフロップの後段のフリップフロップの複数の出力信号が供給される多入力端子の第1の論理積回路が必要で、第2の制御信号を生成するためには多数のフリップフロップの前段のフリップフロップの複数の出力信号と第1の論理積回路の出力信号とが供給される多入力端子の第2の論理積回路が必要である。従って、上記特許文献1に記載された遅延ロックドループは擬似ロックの問題を解決することは可能であるが、極めて多数のフリップフロップと多入力端子を持つ第1と第2の論理積回路が必要である。その結果、上記特許文献1に記載された遅延ロックドループでは、フリップフロップと論理回路の回路規模と消費電力とが大きいと言う問題があった。更に多入力端子を持つ論理積回路は大きな動作遅延が発生するので、多入力端子を持つ第1と第2の論理積回路の動作遅延を低減するためには素子サイズを増加する必要が有り、半導体チップ面積が増大すると言う問題もあった。更に、本発明に先立った本発明者による検討によって、遅延ロックドループには擬似ロック以外にもアンロックと言う問題が存在することが明らかとされた。通常、遅延ロックドループでは基準クロックの位相よりも遅延クロックの位相が進んでいる場合には、位相比較器からダウン信号が生成され、チャージポンプ出力電圧と電圧制御遅延ラインに供給される可変バイアス電圧とが低下して、電圧制御遅延ラインの遅延時間が増大して基準クロックの位相に遅延クロックの位相がロックするように制御される。その結果、基準クロックの位相よりも基準クロックの1周期分、遅延された遅延クロックが生成される。図14は、本発明に先立った本発明者による検討された遅延ロックドループにおいて、基準クロックPH[0]の位相よりも遅延クロックPH[8]の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのダウン信号DOWNが生成されてパルス幅の短いハイレベルのアップ信号UPが生成され、遅延ロックドループが正常に動作して、チャージポンプ出力電圧が低下する様子を示す図である。すなわち、図14では、遅延クロックPH[8]のローレベルからハイレベルの変化に応答してダウン信号DOWNがローレベルからハイレベルに変化して、基準クロックPH[0]のローレベルからハイレベルの変化に応答してパルス幅の短いハイレベルのアップ信号UPが生成された後、アップ信号UPとダウン信号DOWNとはローレベルとなる。従って、図14に示した遅延ロックドループの正常な動作によれば、電圧制御遅延ラインに供給される可変バイアス電圧が低下して、電圧制御遅延ラインの遅延時間が増大して基準クロックの位相に遅延クロックの位相がロックするように制御される。その結果、基準クロックPH[0]の位相よりも基準クロックの1周期分、遅延された遅延クロックPH[8]が生成される。しかし、1周期分遅延された遅延クロックの位相が基準クロックと同じ位相にロックするように、位相比較器からアップ信号が生成されることがある。従って、チャージポンプ出力電圧と電圧制御遅延ラインに供給される可変バイアス電圧とが増加して、電圧制御遅延ラインの遅延時間が減少する。電圧制御遅延ラインの遅延時間がゼロとなれば、基準クロックの位相よりも基準クロックのゼロ周期分、遅延された遅延クロックが生成される。しかし、実際には電圧制御遅延ラインの遅延時間がゼロとならないので、基準クロックの位相に遅延クロックの位相がロックしないまま、電圧制御遅延ラインに供給される可変バイアス電圧が異常に高い状態となる。これが、遅延ロックドループにおけるアンロックと言う問題である。図15は、本発明に先立った本発明者による検討された遅延ロックドループにおいて、基準クロックPH[0]の位相よりも遅延クロックPH[8]の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのアップ信号UPが生成されてパルス幅の短いハイレベルのダウン信号DOWNが生成され、遅延ロックドループが動作して、チャージポンプ出力電圧が増加する様子を示す図である。すなわち、図15では、基準クロックPH[0]のローレベルからハイレベルの変化に応答してアップ信号UPがローレベルからハイレベルに変化して、遅延クロックPH[8]のローレベルからハイレベルの変化に応答してパルス幅の短いハイレベルのダウン信号DOWNが生成された後、アップ信号UPとダウン信号DOWNとはローレベルとなる。すなわち、図15に示す遅延ロックドループの動作によれば、1周期分遅延された遅延クロックPH[8]の位相が基準クロックPH[0]の位相にロックするように、位相比較器からアップ信号UPが生成され、チャージポンプ出力電圧が増加して、電圧制御遅延ラインの遅延時間が減少する。電圧制御遅延ラインの遅延時間がゼロとなれば、基準クロックPH[0]の位相よりも基準クロックのゼロ周期分、遅延された遅延クロックPH[8]が生成される。しかし、実際には、電圧制御遅延ラインの遅延時間がゼロとならないので、基準クロックの位相に遅延クロックの位相がロックしないまま、電圧制御遅延ラインに供給される可変バイアス電圧が異常に高い状態となる。更に本発明者は本発明に先立って、上記特許文献2に記載された遅延ロックドループの遅延回路の基本単位に関して検討を行った。図17は、本発明者は本発明に先立って検討された遅延ロックドループの遅延回路の基本単位の構成を示す図である。図17に示した遅延回路の基本単位DLnは、上記特許文献2に記載のように、直列接続された2個のインバータIn1、In2とPチャネルMOSトランジスタとNチャネルMOSトランジスタとによって構成されている。ただし、直列接続された2個のインバータIn1、In2は、PチャネルMOSトランジスタPM1とNチャネルMOSトランジスタNM1からなる入力段CMOSインバータIn1とPチャネルMOSトランジスタPM2とNチャネルMOSトランジスタNM2からなる出力段CMOSインバータIn2によって構成されている。従って、入力段CMOSインバータIn1と電源電圧Vddとの間にはゲートに第1バイアス電圧PBIASが供給されたPチャネルMOSトランジスタPM0のドレインソース電流経路が接続され、入力段CMOSインバータIn1と接地電圧GNDとの間にはゲートに第2バイアス電圧NBIASが供給されたNチャネルMOSトランジスタNM0のドレインソース電流経路が接続される。更に出力段CMOSインバータIn2と電源電圧Vddとの間にはゲートに第1バイアス電圧PBIASが供給されたPチャネルMOSトランジスタPM3のドレインソース電流経路が接続されて、出力段CMOSインバータIn2と接地電圧GNDとの間にはゲートに第2バイアス電圧NBIASが供給されたNチャネルMOSトランジスタNM3のドレインソース電流経路が接続されている。しかし、本発明に先立った本発明者による検討によって、図17に示した遅延回路は電源電圧Vddに含まれるノイズによって遅延出力信号がジッタを含むと言う問題が明らかとされた。その理由は、遅延回路を構成する入力段CMOSインバータIn1と出力段CMOSインバータIn2の入力ロジックスレッシュホールド電圧が電源電圧Vddの変動に応答して変動するので、電源電圧Vddの変動やノイズによって入力段CMOSインバータと出力段CMOSインバータの出力にノイズやジッタ等が現れると言うものである。すなわち、CMOSインバータの入力ロジックスレッシュホールド電圧は、良く知られているように、電源側のPチャネルMOSトランジスタと接地側のNチャネルMOSトランジスタのしきい値電圧と素子サイズとチャネル移動度とが互いに等しい場合には、電源電圧の略半分の電圧となる。従って、電源電圧Vddの変動やノイズ等によって電源電圧Vddの電圧レベルが増加すると、CMOSインバータの入力電圧が一定であっても、入力電圧は入力ロジックスレッシュホールド電圧よりも相対的に低いと判定されて、CMOSインバータの出力電圧はハイレベルに変化する。反対に、電源電圧Vddの変動やノイズによって電源電圧Vddの電圧レベルが低下した場合は、CMOSインバータの入力電圧が一定であっても、入力電圧は入力ロジックスレッシュホールド電圧よりも相対的に高いと判定されて、CMOSインバータの出力電圧はローレベルに変化する。これが、遅延出力信号がジッタを含む原因である。図18は、図17に示した遅延回路の問題を解決するために本発明者は本発明に先立って検討された改良型の遅延回路の基本単位の構成を示す図である。図18に示す改良型の遅延回路は、図17に示した遅延回路と比較すると、安定化された基準電圧VREFをバイアスNチャネルMOSトランジスタNMRのゲートに供給して、バイアスNチャネルMOSトランジスタNMRのソースの安定化動作電圧によって入力段CMOSインバータIn1と出力段CMOSインバータIn2とを動作させるものである。図18に示した改良型の遅延回路によれば、電源電圧Vddに変動やノイズ等が含まれていても、基準電圧VREFが安定化されているので、入力段CMOSインバータIn1と出力段CMOSインバータIn2の出力に現れるノイズやジッタを著しく低減することが可能となる。しかし、図18に示す改良型の遅延回路では、出力段CMOSインバータIn2の出力信号OUTの電圧振幅は、電源電圧Vddの電圧レベルより著しく低下する。従って、改良型の遅延回路DLnから外部に出力される位相出力端子PH[n]の電圧振幅を電源電圧Vddの電圧レベルに回復するためには、位相出力端子PH[n]を出力するバッファBFを、低電圧振幅を高電圧振幅に変換するレベルシフト回路によって構成する必要がある。図18に示した改良型の遅延回路のバッファBFは、接地電圧GNDの電圧レベル付近の差動入力信号の差動増幅動作を実行するNチャネルMOSトランジスタNM4、NM5と、NチャネルMOSトランジスタNM4、NM5の差動出力信号に応答して電源電圧Vddの電圧レベルを出力するためのラッチ動作を実行するPチャネルMOSトランジスタPM4、PM5によって構成されている。一方、PチャネルMOSトランジスタPM4、PM5の古いラッチ情報を、NチャネルMOSトランジスタNM4、NM5の新しい差動出力信号で更新する必要がある。そのためには、PチャネルMOSトランジスタPM4、PM5の駆動電流よりも、NチャネルMOSトランジスタNM4、NM5の駆動電流を大きく設定する必要がある。すなわち、NチャネルMOSトランジスタNM4、NM5の素子サイズをその他のNチャネルやPチャネルのMOSトランジスタの素子サイズよりも大きく設定する必要があるので、アナログフロントエンドLSIにおいてレベルシフト回路により構成されるバッファBFのチップ占有面積が増大すると言う問題がある。一般的に、遅延ロックドループは直列接続数の大きな多段遅延回路によって構成されるので、直列接続数の増大に比例してレベルシフト回路により構成されるバッファBFの回路数も増大するので、チップ占有面積が著しく増大すると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することにある。また本発明の他の目的は、遅延ロックドループのアンロックを防止するための論理回路の回路規模を低減することにある。また本発明の更に他の目的は、遅延ロックドループのジッタを低減することにある。また本発明の別の目的は、遅延ロックドループの電圧制御遅延回路の回路規模を低減することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態は、遅延ロックドループを内蔵する半導体集積回路である。前記遅延ロックドループは、1よりも大きい整数である合計L段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備する。前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第2段の可変遅延回路の入力端子に供給される。前記第2段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答する。前記初段の可変遅延回路の第1位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給される。前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給される。前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給され、前記各可変遅延回路の遅延時間が設定可能とされる。前記遅延ロックドループは、擬似ロック防止回路を更に具備する。前記擬似ロック防止回路は、前記複数の可変遅延回路の1よりも大きい整数である第M段の可変遅延回路のローレベルとハイレベルの一方である位相出力信号と第M1段の可変遅延回路のローレベルとハイレベルの他方である位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成する。前記複数の可変遅延回路の前記初段の可変遅延回路から第M1段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給される。前記複数の可変遅延回路の第M2段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給されることを特徴とする。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、遅延ロックドループを内蔵する半導体集積回路である。前記遅延ロックドループは、1よりも大きい整数である合計L段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備する。前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第2段の可変遅延回路の入力端子に供給される。前記第2段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答する。前記初段の可変遅延回路の第1位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給される。前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給される。前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされる。前記遅延ロックドループは、擬似ロック防止回路を更に具備する。前記擬似ロック防止回路は、前記複数の可変遅延回路の1よりも大きい整数である第M段の可変遅延回路のローレベルとハイレベルの一方の信号レベルである位相出力信号と第M1段の可変遅延回路のローレベルとハイレベルの他方の信号レベルである位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成する。前記複数の可変遅延回路の前記初段の可変遅延回路から第M1段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給される。前記複数の可変遅延回路の第M2段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給されることを特徴とするものである。前記実施の形態によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。好適な実施の形態では、前記遅延ロックドループは、アンロック防止回路を更に具備する。前記アンロック防止回路は、前記第M段の可変遅延回路の段数よりも大きい整数の段数である第N段の可変遅延回路の位相出力信号のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号を生成して前記位相周波数比較器に供給する。前記位相周波数比較器は、前記アンロック防止回路から供給される前記位相周波数比較器リセット信号に応答して、前記位相周波数比較器の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第1位相出力信号と前記最終位相出力信号との位相周波数比較動作を強制的に終了することを特徴とするものである。他の好適な実施の形態では、前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路は、初段回路と後段回路とを有する。前記初段回路は、電源電圧と前記初段回路の反転出力端子との間に接続された第1PチャネルMOSトランジスタと、前記反転出力端子と接地電圧との間に直列に接続された第1NチャネルMOSトランジスタと第2NチャネルMOSトランジスタとを含む。前記初段回路では、前記第1PチャネルMOSトランジスタのゲートには前記反転リセット信号が供給され、前記第1NチャネルMOSトランジスタのゲートには前記各可変遅延回路の入力信号が供給され、前記第2NチャネルMOSトランジスタのゲートには前記チャージポンプから生成される第2可変バイアス電圧が供給される。前記後段回路は、前記電源電圧と前記各可変遅延回路の非反転出力端子との間に直列に接続された第2PチャネルMOSトランジスタと第3PチャネルMOSトランジスタと、前記非反転出力端子と前記接地電圧との間に接続された第3NチャネルMOSトランジスタとを含む。前記後段回路では、前記第3NチャネルMOSトランジスタのゲートには前記非反転リセット信号が供給され、前記第3PチャネルMOSトランジスタのゲートには前記反転出力端子の反転出力信号が供給され、前記第2PチャネルMOSトランジスタのゲートには前記チャージポンプから生成される第1可変バイアス電圧が供給されることを特徴とするものである。前記他の好適な実施の形態によれば、遅延ロックドループのジッタを低減することが可能となる。更に他の好適な実施の形態では、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、非反転増幅器として動作するバッファを更に有する。前記バッファの入力端子は前記非反転出力端子に接続され、前記バッファの出力端子から前記各可変遅延回路の各位相出力信号が生成されることを特徴とするものである。前記更に他の好適な実施の形態によれば、遅延ロックドループの電圧制御遅延回路の回路規模を低減することが可能となる。より好適な実施の形態では、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、第1容量素子と第2容量素子とを更に有する。前記第1容量素子は前記初段回路の前記第1PチャネルMOSトランジスタと並列に接続されて、前記第2容量素子は前記後段回路の前記第3NチャネルMOSトランジスタと並列に接続されたことを特徴とするものである。他のより好適な実施の形態では、ハイレベルの前記非反転リセット信号とローレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、リセット状態に制御される。前記リセット状態では、前記初段回路の前記第1PチャネルMOSトランジスタがオン状態に制御され前記反転出力端子は前記電源電圧にプリチャージされ、前記後段回路の前記第3NチャネルMOSトランジスタがオン状態に制御され前記非反転出力端子は前記接地電圧にプリチャージされることを特徴とするものである。更に他のより好適な実施の形態では、ローレベルの前記非反転リセット信号とハイレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、活性状態に制御される。前記活性状態では、前記各可変遅延回路は、前記入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子に生成することを特徴とするものである。別のより好適な実施の形態では、前記位相周波数比較器は、第1フリップフロップと第2フリップフロップと第1AND回路と第1OR回路とを有する。前記第1フリップフロップのデータ入力端子と前記第2フリップフロップのデータ入力端子とに前記電源電圧が供給され、前記第1フリップフロップのトリガ入力端子には前記第1位相出力信号が供給されて、前記第2フリップフロップのトリガ入力端子には前記最終位相出力信号が供給される。前記第1フリップフロップのデータ出力端子と前記第2フリップフロップのデータ出力端子から、前記チャージポンプの前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号と前記ダウン信号とがそれぞれ生成される。前記アップ信号と前記ダウン信号とは前記第1AND回路の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第1AND回路の出力信号と前記アンロック防止回路から生成される前記位相周波数比較器リセット信号とが前記第1OR回路の一方の入力端子と他方の入力端子とにそれぞれ供給される。前記第1OR回路の出力端子から生成されるリセット信号が、前記第1フリップフロップのリセット端子と前記第2フリップフロップのリセット端子とに供給されることを特徴とするものである。更に別のより好適な実施の形態では、前記チャージポンプは、チャージポンプ容量とPチャネルカレントミラーと第1Pチャネル制御トランジスタとNチャネルカレントミラーと第1Nチャネル制御トランジスタとを有する。前記PチャネルカレントミラーのPチャネル入力トランジスタには、前記アップ信号のハイレベル期間にオン状態に制御される前記第1Pチャネル制御トランジスタのドレインソース電流経路を介して、前記チャージポンプ容量の両端間の第2バイアスに応答した入力電流が供給可能とされる。前記NチャネルカレントミラーのNチャネル入力トランジスタには、前記ダウン信号のハイレベル期間にオン状態に制御される前記第1Nチャネル制御トランジスタのドレインソース電流経路を介して、前記チャージポンプ容量の前記両端間の前記第2バイアスに応答した前記入力電流が供給可能とされる。前記PチャネルカレントミラーのPチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第2バイアスは増大可能とされる。前記NチャネルカレントミラーのNチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第2バイアスは減少可能とされたことを特徴とするものである。具体的な実施の形態では、前記チャージポンプは、第2Pチャネル制御トランジスタと、第2Nチャネル制御トランジスタと、出力Nチャネルトランジスタと、出力Pチャネルトランジスタとを更に有する。前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタのソースと前記Pチャネル出力トランジスタのソースとは前記電源電圧に接続され、前記Pチャネルカレントミラーの前記Pチャネル出力トランジスタのドレインは前記チャージポンプ容量の一端に接続され、前記チャージポンプ容量の他端は前記接地電圧に接続される。前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタのソースと前記Nチャネル出力トランジスタのソースとは前記接地電圧に接続され、前記Nチャネルカレントミラーの前記Nチャネル出力トランジスタのドレインは前記チャージポンプ容量の前記一端に接続される。前記出力Nチャネルトランジスタのソースとゲートとは、前記接地電圧と前記チャージポンプ容量の前記一端にそれぞれ接続される。前記出力Pチャネルトランジスタのソースは前記電源電圧に接続され、前記出力Pチャネルトランジスタのゲートとドレインとは前記出力Nチャネルトランジスタのドレインと接続される。前記第2Pチャネル制御トランジスタのソースドレイン電流経路は、前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタおよび前記Pチャネル出力トランジスタのソースとゲートとの間に接続される。前記第2Nチャネル制御トランジスタのドレインソース電流経路は、前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタおよび前記Nチャネル出力トランジスタのゲートとソースとの間に接続される。前記アップ信号のローレベル期間にオン状態に制御される前記第2Pチャネル制御トランジスタによって、前記Pチャネルカレントミラーの前記Pチャネル入力トランジスタおよび前記Pチャネル出力トランジスタは非活性状態に制御される。前記ダウン信号のローレベル期間にオン状態に制御される前記第2Nチャネル制御トランジスタによって、前記Nチャネルカレントミラーの前記Nチャネル入力トランジスタおよび前記Nチャネル出力トランジスタは非活性状態に制御されることを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、遅延ロックドループを内蔵する半導体集積回路の動作方法である。前記遅延ロックドループは、1よりも大きい整数である合計L段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備する。前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第2段の可変遅延回路の入力端子に供給される。前記第2段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答する。前記初段の可変遅延回路の第1位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給される。前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給される。前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされる。前記遅延ロックドループは、擬似ロック防止回路を更に具備する。前記擬似ロック防止回路は、前記複数の可変遅延回路の1よりも大きい整数である第M段の可変遅延回路のローレベルとハイレベルの一方の信号レベルである位相出力信号と第M1段の可変遅延回路のローレベルとハイレベルの他方の信号レベルである位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成する。前記複数の可変遅延回路の前記初段の可変遅延回路から第M1段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給される。前記複数の可変遅延回路の第M2段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給されることを特徴とするものである。前記実施の形態によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《遅延ロックドループの構成》図1は、本発明の実施の形態1による遅延ロックドループDLLの構成を示す図である。図1に示した本発明の実施の形態1による遅延ロックドループDLLは、電圧制御遅延回路1と、位相周波数比較器2と、チャージポンプ3と、擬似ロック防止回路4と、アンロック防止回路5とによって構成されている。《電圧制御遅延回路》電圧制御遅延回路1は、第1インバータIn0と、第2インバータIn1と、第1可変遅延回路DL0と、第2可変遅延回路DL1と、第3可変遅延回路DL2と、第4可変遅延回路DL3と、第5可変遅延回路DL4と、第6可変遅延回路DL5と、第7可変遅延回路DL6と、第8可変遅延回路DL7と、第9可変遅延回路DL8とによって構成されている。クロック入力信号CLKが第1インバータIn0の入力端子に供給されて、第1インバータIn0の出力端子の反転クロック出力信号が第2インバータIn1の入力端子に供給され、第2インバータIn1の出力端子の非反転クロック出力信号が第1可変遅延回路DL0の入力端子INに供給される。第1可変遅延回路DL0の出力端子OUTは第2可変遅延回路DL1の入力端子INに接続され、第2可変遅延回路DL1の出力端子OUTは第3可変遅延回路DL2の入力端子INに接続され、以下同様にして、第8可変遅延回路DL7の出力端子OUTは第9可変遅延回路DL8の入力端子INに接続される。第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路には、チャージポンプ3から生成される第1バイアス電圧PBIASと第2バイアス電圧NBIASとが供給される。第1可変遅延回路DL0から第3可変遅延回路DL2までの各可変遅延回路には、第1インバータIn0の出力端子の反転クロック出力信号が非反転リセット信号RST_Tとして供給されて、クロック入力信号CLKが反転リセット信号RST_Bとして供給される。従って、第1可変遅延回路DL0からは第1位相出力信号PH[0]が生成され、第2可変遅延回路DL1からは第2位相出力信号PH[1]が生成され、第3可変遅延回路DL2からは第3位相出力信号PH[2]が生成される。《擬似ロック防止回路》擬似ロック防止回路4は、第3インバータIn2と第4インバータIn3と第1NAND回路NAND0とによって構成される。第2可変遅延回路DL1の第2位相出力信号PH[1]は第1NAND回路NAND0の一方の入力端子に供給され、第3可変遅延回路DL2の第3位相出力信号PH[2]は第3インバータIn2の入力端子に供給され、第3インバータIn2の出力信号は第1NAND回路NAND0の他方の入力端子に供給される。第1NAND回路NAND0の出力端子から生成される可変遅延反転リセット信号RST_VDL_Bが第4インバータIn3の入力端子に供給され、第4インバータIn3の出力端子から可変遅延非反転リセット信号RST_VDL_Tが生成される。第4可変遅延回路DL3から第9可変遅延回路DL8までの各可変遅延回路には、第4インバータIn3の出力端子の可変遅延非反転リセット信号RST_VDL_Tが非反転リセット信号RST_Tとして供給され、第1NAND回路NAND0の出力端子からの可変遅延反転リセット信号RST_VDL_Bが反転リセット信号RST_Bとして供給される。従って、第4可変遅延回路DL3からは第4位相出力信号PH[3]が生成され、第5可変遅延回路DL4からは第5位相出力信号PH[4]が生成され、第6可変遅延回路DL5からは第6位相出力信号PH[5]が生成され、第7可変遅延回路DL6からは第7位相出力信号PH[6]が生成され、第8可変遅延回路DL7からは第8位相出力信号PH[7]が生成され、第9可変遅延回路DL8からは第9位相出力信号PH[8]が生成される。《アンロック防止回路》アンロック防止回路5は、第5インバータIn4と第6インバータIn5と第2NAND回路NAND1とによって構成される。第5可変遅延回路DL4の第5位相出力信号PH[4]は第2NAND回路NAND1の一方の入力端子と第5インバータIn4の入力端子とに供給され、第5インバータIn4の出力信号は第2NAND回路NAND1の他方の入力端子に供給される。第2NAND回路NAND1の出力信号は第6インバータIn5の入力端子に供給され、第6インバータIn5の出力端子から生成される位相周波数比較器リセット信号RST_PFDが位相周波数比較器2に供給される。《位相周波数比較器》位相周波数比較器2には、電圧制御遅延回路1の初段の第1可変遅延回路DL0から生成される初段の第1位相出力信号PH[0]と電圧制御遅延回路1の最終段の第9可変遅延回路DL8から生成される最終段の第9位相出力信号PH[8]とが供給される。従って、位相周波数比較器2は、初段の第1位相出力信号PH[0]の位相と最終段の第9位相出力信号PH[8]の位相との位相差に応答して、アップ信号UPとダウン信号DOWNとを生成してチャージポンプ3に供給する。《チャージポンプ》チャージポンプ3は、アップ信号UPとダウン信号DOWNに応答して、第1バイアス電圧PBIASと第2バイアス電圧NBIASと生成して第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路に供給する。《DLLの位相ロック》例えば、初段の第1位相出力信号PH[0]の位相よりも最終段の第9位相出力信号PH[8]の位相が遅れている場合には、位相周波数比較器2からアップ信号UPが生成され、チャージポンプ3に供給される。すると、チャージポンプ3はアップ信号UPに応答して第1バイアス電圧PBIASと第2バイアス電圧NBIASの各バイアス電圧を増加するので、第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路の遅延時間が短縮される。従って、遅れていた最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の位相と一致するようになる。このようにして、最終段の第9位相出力信号PH[8]の位相は、初段の第1位相出力信号PH[0]の位相よりも1周期分、遅延した位相と一致するようになる。その結果、図1に示す本発明の実施の形態1による遅延ロックドループDLLでは、電圧制御遅延回路1は9段の第1可変遅延回路DL0~第9可変遅延回路DL8によって構成されているので、1周期分遅延した位相ロックの状態において、第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路における遅延時間は、クロック入力信号CLKの1周期の1/9の値となる。尚、図1に示す本発明の実施の形態1による遅延ロックドループDLLでは、電圧制御遅延回路1は実際には73段の第1可変遅延回路DL0~第73可変遅延回路DL72によって構成されている。《可変遅延回路の回路機能》図2は、図1に示す本発明の実施の形態1による遅延ロックドループDLLの電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の各可変遅延回路の回路機能を示す図である。図2に示したように、可変遅延回路DLnは、入力端子INと出力端子OUTと位相出力端子PH[n]と非反転リセット端子RST_Tと反転リセット端子RST_Bと第1バイアス電圧端子PBIASと第2バイアス電圧端子NBIASを有する。図2に示す可変遅延回路DLnは、非反転リセット信号RST_Tがローレベルであり、反転リセット信号RST_Bがハイレベルである場合には、活性状態となって入力端子INに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子OUTに生成する。すなわち、出力端子OUTに生成される出力信号は、入力信号の非反転遅延信号となる。位相出力信号PH[n]も、出力端子OUTに生成される出力信号と実質的に同一の信号である。可変遅延回路DLnの所定の遅延時間は、第1バイアス電圧PBIASと第2バイアス電圧NBIASの各バイアス電圧により可変制御される。すなわち、第1バイアス電圧PBIASと第2バイアス電圧NBIASの各バイアス電圧が増加すると、可変遅延回路DLnの所定の遅延時間が短縮される。また、図2に示した可変遅延回路DLnは、非反転リセット信号RST_Tがハイレベルであり、反転リセット信号RST_Bがローレベルである場合には、リセット状態となって入力端子INに供給される入力信号の状態と無関係に位相出力信号PH[n]と出力端子OUTの出力信号とをローレベルにリセットする。《可変遅延回路の回路機能》図3は、図1に示す本発明の実施の形態1による遅延ロックドループDLLの電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の各可変遅延回路の回路構成を示す図である。図3に示した可変遅延回路DLnは、3個のNチャネルMOSトランジスタNM0、NM1、NM2と、3個のPチャネルMOSトランジスタPM0、PM1、PM2と、バッファBFによって構成されている。尚、図3に示す可変遅延回路DLnは、図2に示した可変遅延回路の回路機能を実現するためのものである。可変遅延回路DLnの初段回路は、電源電圧Vddと接地電圧GNDとの間に直列接続されたPチャネルMOSトランジスタPM2とNチャネルMOSトランジスタNM0、NM1によって構成されている。すなわち、PチャネルMOSトランジスタPM2のソースとドレインはそれぞれ電源電圧Vddと反転出力端子OUTBとに接続され、NチャネルMOSトランジスタNM1のドレインとソースはそれぞれ反転出力端子OUTBとNチャネルMOSトランジスタNM0のドレインとに接続され、NチャネルMOSトランジスタNM0のソースは接地電圧GNDに接続されている。PチャネルMOSトランジスタPM2のゲートは反転リセット端子RST_Bに接続され、NチャネルMOSトランジスタNM1のゲートは入力端子INに接続され、NチャネルMOSトランジスタNM0のゲートは第2バイアス電圧端子NBIASに接続されている。尚、第1容量C1が、PチャネルMOSトランジスタPM2のソースとドレインとの間に並列に接続されている。可変遅延回路DLnの後段回路は、電源電圧Vddと接地電圧GNDとの間に直列接続されたPチャネルMOSトランジスタPM0、PM1とNチャネルMOSトランジスタNM2と、バッファBFによって構成されている。すなわち、PチャネルMOSトランジスタPM0のソースとドレインとはそれぞれ電源電圧VddとPチャネルMOSトランジスタPM1のソースに接続され、PチャネルMOSトランジスタPM1のドレインは非反転出力端子OUTとNチャネルMOSトランジスタNM2のドレインに接続され、NチャネルMOSトランジスタNM2のソースは接地電圧GNDに接続されている。PチャネルMOSトランジスタPM0のゲートは第1バイアス電圧端子PBIASに接続され、PチャネルMOSトランジスタPM1のゲートは反転出力端子OUTBに接続され、NチャネルMOSトランジスタNM2のゲートは非反転リセット端子RST_Tに接続されている。非反転増幅器として機能するバッファBFの入力端子は非反転出力端子OUTに接続されて、バッファBFの出力端子から位相出力信号PH[n]が生成される。尚、第2容量C2が、NチャネルMOSトランジスタNM2のドレインとソースとの間に並列に接続されている。《可変遅延回路の等価回路》図4は、図3に示した本発明の実施の形態1による可変遅延回路DLnの等価回路を示す図である。図4に示す可変遅延回路DLnの初段回路は、電源電圧Vddと反転出力端子OUTBとの間の反転リセット信号RST_Bにより制御されるPチャネルMOSトランジスタPM2のスイッチと第1寄生容量C1の並列接続と、反転出力端子OUTBと接地電圧GNDとの間の入力信号INにより制御されるNチャネルMOSトランジスタNM1のスイッチと第2バイアス電圧端子NBIASにより制御されるNチャネルMOSトランジスタNM0の可変電流源の直列接続によって構成されている。尚、第1寄生容量C1は、トランジスタPM2、NM1のドレイン寄生容量とトランジスタPM1のゲート寄生容量によって構成される。図4に示す可変遅延回路DLnの後段回路は、電源電圧Vddと反転出力端子OUTBとの間の第1バイアス電圧端子PBIASにより制御されるPチャネルMOSトランジスタPM0の可変電流源と反転出力信号OUTBにより制御されるPチャネルMOSトランジスタPM1のスイッチの直列接続と、非反転出力端子OUTと接地電圧GNDとの間の非反転リセット信号RST_Tにより制御されるNチャネルMOSトランジスタNM2のスイッチと第2寄生容量C2の並列接続によって構成されている。尚、第2寄生容量C2は、トランジスタPM1、NM2のドレイン寄生容量とバッファBFの入力容量等によって構成される。《可変遅延回路の動作》図5は、図3に示した本発明の実施の形態1による可変遅延回路DLnの動作を説明する波形図である。図5には、入力信号INと非反転リセット信号RST_Tと反転リセット信号RST_Bと反転出力信号OUTBと非反転出力信号OUTとの時間経過が示されている。図3に示した可変遅延回路DLnは、非反転リセット信号RST_Tがローレベルであり、反転リセット信号RST_Bがハイレベルである場合には、活性状態となって入力端子INに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子OUTに生成する。すなわち、活性状態では、ハイレベルの入力信号INに応答してNチャネルMOSトランジスタNM1のスイッチがオン状態となって、ハイレベルの反転リセット信号RST_Bに応答してPチャネルMOSトランジスタPM2のスイッチがオフ状態となるので、可変遅延回路DLnの初段回路の第1寄生容量C1の両端間には第2バイアス電圧NBIASにより制御されるNチャネルMOSトランジスタNM0の可変電流源の定電流によって充電電圧が生成される。第1寄生容量C1の充電電圧は時間経過に従い増大するので、初段回路の反転出力信号OUTBの電圧レベルは時間経過に従い低下するが、接地電圧GNDに到達すると反転出力信号OUTBの電圧低下は接地電圧GNDでクランプされる。可変遅延回路DLnの後段回路では、低レベル電圧の反転出力信号OUTBによってPチャネルMOSトランジスタPM1のスイッチがオン状態となって、ローレベルの非反転リセット信号RST_TによりNチャネルMOSトランジスタNM2のスイッチがオフ状態となる。その結果、可変遅延回路DLnの後段回路の第2寄生容量C2の両端間には、第1バイアス電圧PBIASによって制御されるPチャネルMOSトランジスタPM0の可変電流源の定電流によって充電電圧が生成される。第2寄生容量C2の充電電圧である非反転出力信号OUTの電圧は時間経過に従って増加するが、電源電圧Vddに到達すると非反転出力信号OUTの電圧上昇は電源電圧Vddでクランプされる。また、図3に示した可変遅延回路DLnは、非反転リセット信号RST_Tがハイレベルとなって、反転リセット信号RST_Bがローレベルとなった場合には、非活性状態となって、PチャネルMOSトランジスタPM2のスイッチがオン状態となって反転出力信号OUTBはハイレベルの電源電圧Vddにリセットされ、NチャネルMOSトランジスタNM2のスイッチがオン状態となって非反転出力信号OUTはローレベルの接地電圧GNDにリセットされる。このようにして図3に示した可変遅延回路DLnは、非反転リセット信号RST_Tがローレベルであり、反転リセット信号RST_Bがハイレベルである場合には、活性状態となって、入力端子INに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子OUTに生成する。可変遅延回路DLnの所定の遅延時間は、第1バイアス電圧PBIASと第2バイアス電圧NBIASの各バイアス電圧により可変制御される。以上説明したように図3に示した可変遅延回路DLnは、非反転リセット信号RST_Tがハイレベルで反転リセット信号RST_Bがローレベルの場合には非活性状態となって、反転出力信号OUTBはハイレベルの電源電圧Vddに、反転出力信号OUTはローレベルの接地電圧GNDに、それぞれプリチャージされる。更に、可変遅延回路DLnは、非反転リセット信号RST_Tがローレベルで反転リセット信号RST_Bがハイレベルの場合には活性状態となり、入力端子INに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子OUTに生成する。更に、図3に示した本発明の実施の形態1による可変遅延回路DLnの初段回路は、図17に示した可変遅延回路のCMOSインバータによって構成されずに、入力信号INに応答して非反転出力信号OUTBを変化させる素子がNチャネルMOSトランジスタNM1のみのダイナミック型Nチャネル遅延回路によって構成されている。従って、図3に示す可変遅延回路DLnの初段回路のダイナミック型Nチャネル遅延回路の入力ロジックスレッシュホールド電圧は、入力信号INがゲートに供給されるNチャネルMOSトランジスタNM1のゲートソース間のしきい値電圧で決定される。NチャネルMOSトランジスタNM1のゲートソース間のしきい値電圧は、半導体製造プロセスによって決定され、CMOSインバータのように電源電圧Vddの変動に応答して変化することはない。その結果、図3の可変遅延回路DLnの初段回路の非反転出力信号OUTBにおけるノイズやジッタを、著しく低減することが可能となる。また図3に示した本発明の実施の形態1による可変遅延回路DLnの後段回路は、図17に示した可変遅延回路のCMOSインバータによって構成されず、初段回路の非反転出力信号OUTBに応答して反転出力信号OUTを変化させる素子がPチャネルMOSトランジスタPM1のみのダイナミック型Pチャネル遅延回路によって構成されている。従って、図3に示す可変遅延回路DLnの後段回路のダイナミック型Pチャネル遅延回路の入力ロジックスレッシュホールド電圧は、非反転出力信号OUTBがゲートに供給されるPチャネルMOSトランジスタPM1のソースゲート間のしきい値電圧で決定される。PチャネルMOSトランジスタPM1のソースゲート間のしきい値電圧は、半導体製造プロセスによって決定され、CMOSインバータのように電源電圧Vddの変動に応答して変化することはない。また、後段回路のPチャネルMOSトランジスタPM1のソースに電源電圧Vddの変動が印加されるが、後段回路のPチャネルMOSトランジスタPM1のゲートにも初段回路の第1寄生容量C1を介して電源電圧Vddの変動が印加されるので、後段回路のPチャネルMOSトランジスタPM1の導通度が電源電圧Vddの変動に応答して変化することはない。従って、図3の可変遅延回路DLnの後段回路の反転出力信号OUTにおけるノイズやジッタを、著しく低減することが可能となる。更に、図3に示した本発明の実施の形態1による可変遅延回路DLnの初段回路の非反転出力信号OUTBと後段回路の反転出力信号OUTの電圧振幅は、電源電圧Vddの電圧レベルとなる。従って、図3に示した可変遅延回路DLnのバッファBFを、図18に示した遅延回路で使用した低電圧振幅を高電圧振幅に変換するレベルシフト回路によって構成する必要がない。その結果、図3に示した本発明の実施の形態1による可変遅延回路DLnを使用して、多段直列接続の第1可変遅延回路DL0~第9可変遅延回路DL8によって電圧制御遅延回路1を構成する際に、回路規模を低減することが可能となる。また更に、図3に示した本発明の実施の形態1による可変遅延回路DLnは、図17に示した本発明者によって本発明に先立って検討された遅延回路よりもMOSトランジスタを2個削減することが可能となる。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLは、電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の回路規模を低減することが可能となる。更に図3に示した本発明の実施の形態1による可変遅延回路DLnは、図18に示した本発明者によって本発明に先立って検討された遅延回路よりもバッファBFのチップ占有面積を削減することが可能となる。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLは、電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の回路規模を低減することが可能となる。《位相周波数比較器》図6は、図1に示した本発明の実施の形態1による遅延ロックドループDLLに含まれた位相周波数比較器2の構成を示す図である。図6に示すように、位相周波数比較器2は、第1フリップフロップFF1と、第2フリップフロップFF2と、第1AND回路AND0と、第1OR回路OR0によって構成されている。第1フリップフロップFF1のデータ入力端子Dと第2フリップフロップFF2のデータ入力端子Dとにハイレベルの電源電圧Vddが供給され、第1フリップフロップFF1のトリガ入力端子には電圧制御遅延回路1の初段の第1可変遅延回路DL0からの第1位相出力信号PH[0]が供給され、第2フリップフロップFF2のトリガ入力端子には電圧制御遅延回路1の最終段の第9可変遅延回路DL8からの最終段の第9位相出力信号PH[8]が供給される。第1フリップフロップFF1のデータ出力端子Qと第2フリップフロップFF2のデータ出力端子Qからチャージポンプ3に供給されるアップ信号UPとダウン信号DOWNとがそれぞれ生成される。アップ信号UPとダウン信号DOWNとは第1AND回路AND0の一方の入力端子と他方の入力端子とに供給され、第1AND回路AND0の出力信号とアンロック防止回路5の第6インバータIn5から生成される位相周波数比較器リセット信号RST_PFDが第1OR回路OR0の一方の入力端子と他方の入力端子とに供給される。第1フリップフロップFF1のリセット端子RESと第2フリップフロップFF2のリセット端子RESには、第1OR回路OR0の出力端子から生成されるリセット信号が供給される。図8は、図6に示した本発明の実施の形態1による遅延ロックドループDLLに含まれた位相周波数比較器2の動作を示す波形図である。図8に示した例は、最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の1周期、遅延した位相よりもある程度、遅延した場合を示すものである。最初に初段の第1位相出力信号PH[0]のローレベルからハイレベルへの立ち上がりエッジに応答して、第1フリップフロップFF1のデータ出力端子Qのアップ信号UPがローレベルからハイレベルに変化する。次に、最終段の第9位相出力信号PH[8]のローレベルからハイレベルへの立ち上がりエッジに応答して、第2フリップフロップFF2のデータ出力端子Qのダウン信号DOWNがローレベルからハイレベルに変化する。アップ信号UPとダウン信号DOWNとがともにハイレベルであるので、第1AND回路AND0のハイレベルの出力信号は第1OR回路OR0を介して第1フリップフロップFF1のリセット端子RESと第2フリップフロップFF2のリセット端子RESに供給される。第1フリップフロップFF1と第2フリップフロップFF2とはリセットされることによって、第1フリップフロップFF1のデータ出力端子Qのアップ信号UPと第2フリップフロップFF2のデータ出力端子Qのダウン信号DOWNはハイレベルからローレベルに変化する。このようにして、最終段の第9位相出力信号PH[8]の位相遅延に比例したパルス幅のアップ信号UPが、図6に示した位相周波数比較器2から生成される。チャージポンプ3はアップ信号UPに応答して第1バイアス電圧PBIASと第2バイアス電圧NBIASを増加するので、第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路の遅延時間が短縮される。従って、遅れていた最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の位相と一致するようになる。このようにして最終段の第9位相出力信号PH[8]の位相は、初段の第1位相出力信号PH[0]の位相よりも1周期分、遅延した位相と一致するようになる。反対に、最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の1周期、遅延した位相よりある程度進相となっている場合には、位相進相に比例したパルス幅のダウン信号DOWNが、図6に示した位相周波数比較器2から生成される。チャージポンプ3はダウン信号DOWNに応答して第1バイアス電圧PBIASと第2バイアス電圧NBIASとを減少するので、第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路の遅延時間が増大される。その結果、進んでいた最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の位相と一致するようになる。《チャージポンプ》図7は、図1に示した本発明の実施の形態1による遅延ロックドループDLLに含まれたチャージポンプ3の構成を示す図である。図7に示したようにチャージポンプ3は、5個のインバータIn7、In8、In9、In10、In11と、第3NAND回路NAND2と、第1NOR回路NOR0と、8個のNチャネルMOSトランジスタMn1~Mn8と、8個のPチャネルMOSトランジスタMp1~Mp8と、容量C3によって構成されている。インバータIn7の入力端子に図6に示した位相周波数比較器2の第1フリップフロップFF1のデータ出力端子Qからのアップ信号UPが供給され、インバータIn7の出力信号は第3NAND回路NAND2の一方の入力端子に直接供給され、インバータIn7の出力信号は2個のインバータIn8、In9を介して第3NAND回路NAND2の他方の入力端子に供給される。第1NOR回路NOR0の一方の入力端子には図6に示した位相周波数比較器2の第2フリップフロップFF2のデータ出力端子Qのダウン信号DOWNが供給され、ダウン信号DOWNは2個のインバータIn10、In11を介して第1NOR回路NOR0の他方の入力端子に供給される。図7に示したチャージポンプ3では、図示されていないが、パワーオンスイッチが電源電圧Vddと容量C3との間に接続されている。電源投入時の所定の期間のみにパワーオンスイッチがオン状態に制御され、起動電圧が容量C3の両端子間に印加される。容量C3の起動電圧に応答してNチャネルMOSトランジスタMn1はドレインに起動電流を流すので、カレントミラーの3個のPチャネルMOSトランジスタMp1、Mp2、Mp7にも起動電流が流れ、カレントミラーの2個のNチャネルMOSトランジスタMn2、Mn3にも起動電流が流れる。図9は、図7に示した本発明の実施の形態1による遅延ロックドループDLLに含まれたチャージポンプ3の動作を示す波形図である。図9には、図6の位相周波数比較器2の第1フリップフロップFF1のデータ出力端子Qからのアップ信号UPと第2フリップフロップFF2のデータ出力端子Qのダウン信号DOWNとが示され、更にインバータIn7の出力信号UP1とインバータIn9の出力信号UP2と第3NAND回路NAND2の出力信号UP3と、インバータIn11の出力信号DN1と第1NOR回路NOR0の出力信号DN2とが示されている。図9に示すように、アップ信号UPのハイレベルの期間に、インバータIn7の出力信号UP1とインバータIn9の出力信号UP2とはローレベルとなり、第3NAND回路NAND2の出力信号UP3はハイレベルとなる。従って、アップ信号UPのハイレベルの期間に対応するインバータIn9の出力信号UP2のローレベルによってPチャネルMOSトランジスタMp3がオン状態に制御されるので、カレントミラーの2個のPチャネルMOSトランジスタMp4、Mp6にも起動電流が流れて、容量C3の両端子間の第2バイアス電圧NBIASの電圧レベルが増大する。第2バイアス電圧NBIASに応答してNチャネルMOSトランジスタMn7のドレイン電流も増大するので、PチャネルMOSトランジスタMp8の両端子間の第1バイアス電圧PBIASの電圧レベルも増大する。PチャネルMOSトランジスタMp3がオフ状態に制御されるインバータIn9の出力信号UP2のハイレベルの期間では、第3NAND回路NAND2の出力信号UP3は、ローレベルとなる。従って、PチャネルMOSトランジスタMp5がオン状態に制御されるので、カレントミラーの2個のPチャネルMOSトランジスタMp4、Mp6は非活性状態とされる。従って、オフ状態のPチャネルMOSトランジスタMp3の微小リーク電流によって、カレントミラーの2個のPチャネルMOSトランジスタMp4、Mp6が誤動作すると言う問題が解消される。チャージポンプ3がPチャネルMOSトランジスタMp5を含まない場合には、カレントミラーでPチャネルMOSトランジスタMp4のしきい値電圧よりPチャネルMOSトランジスタMp6のしきい値電圧が極端に低い場合には、不所望に大きな電流がPチャネルMOSトランジスタMp6に流れるものとなる。図7に示す本発明の実施の形態1によるチャージポンプ3がPチャネルMOSトランジスタMp5を含むことによって、不所望に大きな電流がPチャネルMOSトランジスタMp6に流れなくなるので、カレントミラーの2個のPチャネルMOSトランジスタMp4、Mp6が誤動作すると言う問題が解消される。図9に示すように、ダウン信号DOWNのハイレベルの期間に、インバータIn11の出力信号DN1はハイレベルとなって、第1NOR回路NOR0の出力信号DN2はローレベルとなる。従って、ダウン信号DOWNのハイレベルの期間に対応するインバータIn11の出力信号DN1のハイレベルによってNチャネルMOSトランジスタMn8がオン状態に制御され、カレントミラーの2個のNチャネルMOSトランジスタMn4、Mn6にも起動電流が流れ、容量C3の両端子間の第2バイアス電圧NBIASの電圧レベルが減少する。第2バイアス電圧NBIASに応答してNチャネルMOSトランジスタMn7のドレイン電流も減少するので、PチャネルMOSトランジスタMp8の両端子間の第1バイアス電圧PBIASの電圧レベルも減少する。一方、NチャネルMOSトランジスタMn8がオフ状態に制御されるインバータIn11の出力信号DN1のローレベルの期間で、第1NOR回路NOR0の出力信号DN2はハイレベルとなる。従って、NチャネルMOSトランジスタMn5がオン状態に制御されるので、カレントミラーの2個のNチャネルMOSトランジスタMn4、Mn6は非活性状態とされる。従って、オフ状態のNチャネルMOSトランジスタMn8の微小リーク電流によって、カレントミラーの2個のNチャネルMOSトランジスタMn4、Mn6が誤動作すると言う問題が解消される。チャージポンプ3がNチャネルMOSトランジスタMn5を含まない場合には、カレントミラーでNチャネルMOSトランジスタMn4のしきい値電圧よりもNチャネルMOSトランジスタMn6のしきい値電圧が極端に低い場合には、不所望に大きな電流がNチャネルMOSトランジスタMn6に流れるものとなる。図7に示した本発明の実施の形態1によるチャージポンプ3がNチャネルMOSトランジスタMn5を含むことによって、不所望に大きな電流がNチャネルMOSトランジスタMn6に流れなくなるので、カレントミラーの2個のNチャネルMOSトランジスタMn4、Mn6が誤動作すると言う問題が解消される。《DLLの位相ロック動作》《当初の大きな遅延量》図10は、図1に示した本発明の実施の形態1による遅延ロックドループDLLによる位相ロック動作において、電圧制御遅延回路1の第1可変遅延回路DL0~第9可変遅延回路DL8の各可変遅延回路の当初の遅延量が大きい場合の動作を示す波形図である。図10に示したように、クロック入力信号CLKがローレベルの期間では、第1可変遅延回路DL0から第3可変遅延回路DL2までリセット状態に制御されるので、第1位相出力信号PH[0]と第2位相出力信号PH[1]と第3位相出力信号PH[2]はローレベルとされる。クロック入力信号CLKが始めてローレベルからハイレベルに変化すると、第1可変遅延回路DL0から第3可変遅延回路DL2まで活性状態に制御されるので、クロック入力信号CLKのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第1位相出力信号PH[0]がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第2位相出力信号PH[1]がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第3位相出力信号PH[2]がローレベルからハイレベルへ変化する。第2位相出力信号PH[1]がハイレベルで第3位相出力信号PH[2]がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号RST_VDL_Tとローレベルの可変遅延反転リセット信号RST_VDL_Bとが擬似ロック防止回路4の第4インバータIn3の出力端子と第1NAND回路NAND0の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号RST_VDL_Tとローレベルの可変遅延反転リセット信号RST_VDL_Bに応答して、第4可変遅延回路DL3から第9可変遅延回路DL8までリセット状態に制御されるので、第4位相出力信号PH[3]と第5位相出力信号PH[4]と第6位相出力信号PH[5]と第7位相出力信号PH[6]と第8位相出力信号PH[7]と第9位相出力信号PH[8]とはローレベルとされる。その後、可変遅延非反転リセット信号RST_VDL_Tがハイレベルからローレベルに変化して、可変遅延反転リセット信号RST_VDL_Bがローレベルからハイレベルに変化するので、第4可変遅延回路DL3から第9可変遅延回路DL8まで活性状態に制御される。その結果、第3位相出力信号PH[2]がローレベルからハイレベルへ変化して遅延時間の経過後に、第4位相出力信号PH[3]がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第5位相出力信号PH[4]がローレベルからハイレベルへ変化する。第5位相出力信号PH[4]がローレベルからハイレベルへ変化してもアンロック防止回路5の第5インバータIn4の伝播遅延時間の間は、第5インバータIn4の出力信号はハイレベルを維持する。従って、その間では第2NAND回路NAND1の出力信号はローレベルとなり、第6インバータIn5の出力端子からはハイレベルの位相周波数比較器リセット信号RST_PFDが生成される。すなわち、第5位相出力信号PH[4]のローレベルからハイレベルへ変化に応答して、アンロック防止回路5からは短期間の間にハイレベルの位相周波数比較器リセット信号RST_PFDが生成され位相周波数比較器2に供給される。一方、位相周波数比較器2の第1フリップフロップFF1のトリガ入力端子には第1位相出力信号PH[0]のローレベルからハイレベルへの変化が供給されているので、第1フリップフロップFF1のデータ出力端子Qからはハイレベルのアップ信号UPが出力されている。しかし、位相周波数比較器2の第2フリップフロップFF2のトリガ入力端子には第9位相出力信号PH[8]のローレベルからハイレベルの変化が供給されていないので、第2フリップフロップFF2のデータ出力端子Qからはハイレベルのダウン信号DOWNが出力されていない。その結果、チャージポンプ3は位相周波数比較器2から長期間に出力されるハイレベルのアップ信号UPとローレベルのダウン信号DOWNに応答して、第1バイアス電圧PBIASと第2バイアス電圧NBIASの電圧を増大する。従って、第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路の遅延時間が短縮される。このようにして、遅れていた最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の位相と一致するようになる。しかしながら、位相周波数比較器2からハイレベルのアップ信号UPとローレベルのダウン信号DOWNが長期間に出力されるか、位相周波数比較器2からハイレベルのダウン信号DOWNとローレベルのアップ信号UPが長期間に出力される場合には、チャージポンプ3の第1バイアス電圧PBIASと第2バイアス電圧NBIASの電圧が上昇過剰となるか低下過剰となり、アンロックが発生する可能性がある。9段の第1可変遅延回路DL0~第9可変遅延回路DL8により構成された電圧制御遅延回路1の略中間の第5可変遅延回路DL4から生成される第5位相出力信号PH[4]のローレベルからハイレベルへ変化に応答して、アンロック防止回路5は短期間の間にハイレベルの位相周波数比較器リセット信号RST_PFDを生成して位相周波数比較器2に供給する。従って、位相周波数比較器2はハイレベルの位相周波数比較器リセット信号RST_PFDによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号UPとダウン信号DOWNとはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ3の第1バイアス電圧PBIASと第2バイアス電圧NBIASの電圧の上昇過剰もしくは低下過剰が軽減されて、図1に示した本発明の実施の形態1による遅延ロックドループDLLのアンロックの問題を解消することが可能となる。一方、図10に示す波形図において、クロック入力信号CLKが始めてローレベルからハイレベルに変化してからクロック入力信号CLKが2回目にローレベルからハイレベルに変化する迄の期間がクロック入力信号CLKの1周期である。また、クロック入力信号CLKが始めてローレベルからハイレベルに変化してからクロック入力信号CLKが2回目にハイレベルからローレベルに変化する迄の期間がクロック入力信号CLKの1.5周期である。クロック入力信号CLKの1.5周期の直前に第2位相出力信号PH[1]がハイレベルとなり第3位相出力信号PH[2]がローレベルとなって、ハイレベルの可変遅延非反転リセット信号RST_VDL_Tとローレベルの可変遅延反転リセット信号RST_VDL_Bとが擬似ロック防止回路4の第4インバータIn3の出力端子と第1NAND回路NAND0の出力端子とからそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号RST_VDL_Tとローレベルの可変遅延反転リセット信号RST_VDL_Bに応答して、第4可変遅延回路DL3から第9可変遅延回路DL8までリセット状態に制御されるので、第4位相出力信号PH[3]と第5位相出力信号PH[4]と第6位相出力信号PH[5]と第7位相出力信号PH[6]と第8位相出力信号PH[7]と第9位相出力信号PH[8]とはローレベルとされる。特に、最終段の第9位相出力信号PH[8]はローレベルに維持されたままであり、最大遅延量を有する第8位相出力信号PH[7]の位相遅延もクロック入力信号CLKの1.5周期を超過することがない。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLによれば、1周期ではなく2、3周期分等の整数倍の周期でロックすると言う擬似ロックの問題を解消することが可能となる。《当初の小さな遅延量》図11は、図1に示した本発明の実施の形態1による遅延ロックドループDLLによる位相ロック動作において、電圧制御遅延回路1の第1可変遅延回路DL0~第9可変遅延回路DL8の各可変遅延回路の当初の遅延量が小さい場合の動作を示す波形図である。図11でもクロック入力信号CLKがローレベルの期間では、第1可変遅延回路DL0から第3可変遅延回路DL2までリセット状態に制御されるので、第1位相出力信号PH[0]と第2位相出力信号PH[1]と第3位相出力信号PH[2]はローレベルとされる。クロック入力信号CLKがローレベルからハイレベルに変化すると、第1可変遅延回路DL0から第3可変遅延回路DL2まで活性状態に制御されるので、クロック入力信号CLKのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第1位相出力信号PH[0]がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第2位相出力信号PH[1]がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第3位相出力信号PH[2]がローレベルからハイレベルへ変化する。図11でも第2位相出力信号PH[1]がハイレベルで第3位相出力信号PH[2]がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号RST_VDL_Tとローレベルの可変遅延反転リセット信号RST_VDL_Bとが擬似ロック防止回路4の第4インバータIn3の出力端子と第1NAND回路NAND0の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号RST_VDL_Tとローレベルの可変遅延反転リセット信号RST_VDL_Bに応答して、第4可変遅延回路DL3から第9可変遅延回路DL8までリセット状態に制御されるので、第4位相出力信号PH[3]と第5位相出力信号PH[4]と第6位相出力信号PH[5]と第7位相出力信号PH[6]と第8位相出力信号PH[7]と第9位相出力信号PH[8]とはローレベルとされる。その後、可変遅延非反転リセット信号RST_VDL_Tがハイレベルからローレベルに変化して、可変遅延反転リセット信号RST_VDL_Bがローレベルからハイレベルに変化するので、第4可変遅延回路DL3から第9可変遅延回路DL8まで活性状態に制御される。その結果、第3位相出力信号PH[2]がローレベルからハイレベルへ変化して遅延時間の経過後に、第4位相出力信号PH[3]がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第5位相出力信号PH[4]がローレベルからハイレベルへ変化する。第5位相出力信号PH[4]がローレベルからハイレベルへ変化してもアンロック防止回路5の第5インバータIn4の伝播遅延時間の間は、第5インバータIn4の出力信号はハイレベルを維持する。従って、その間では第2NAND回路NAND1の出力信号はローレベルとなり、第6インバータIn5の出力端子からはハイレベルの位相周波数比較器リセット信号RST_PFDが生成される。すなわち、第5位相出力信号PH[4]のローレベルからハイレベルへ変化に応答して、アンロック防止回路5からは短期間の間にハイレベルの位相周波数比較器リセット信号RST_PFDが生成され位相周波数比較器2に供給される。一方、位相周波数比較器2の第2フリップフロップFF2のトリガ入力端子には早期に第9位相出力信号PH[8]のローレベルからハイレベルへの変化が供給されているので、第2フリップフロップFF2のデータ出力端子Qからはハイレベルのダウン信号DOWNが出力されている。しかし、位相周波数比較器2の第1フリップフロップFF1のトリガ入力端子には第1位相出力信号PH[0]のローレベルからハイレベルの変化が遅延して供給されるので、第1フリップフロップFF1のデータ出力端子Qからはハイレベルのアップ信号UPが遅延して出力される。その結果、チャージポンプ3は位相周波数比較器2から長期間に出力されるハイレベルのダウン信号DOWNとローレベルのアップ信号UPに応答して、第1バイアス電圧PBIASと第2バイアス電圧NBIASの電圧を低下する。従って、第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路の遅延時間が増大される。このようにして、進んでいた最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の位相と一致するようになる。しかしながら、位相周波数比較器2からハイレベルのダウン信号DOWNとローレベルのアップ信号UPが長期間に出力されるか、位相周波数比較器2からハイレベルのアップ信号UPとローレベルのダウン信号DOWNが長期間に出力される場合には、チャージポンプ3の第1バイアス電圧PBIASと第2バイアス電圧NBIASの電圧が低下過剰となるか上昇過剰となり、アンロックが発生する可能性がある。9段の第1可変遅延回路DL0~第9可変遅延回路DL8により構成された電圧制御遅延回路1の略中間の第5可変遅延回路DL4から生成される第5位相出力信号PH[4]のローレベルからハイレベルへ変化に応答して、アンロック防止回路5は短期間の間にハイレベルの位相周波数比較器リセット信号RST_PFDを生成して位相周波数比較器2に供給する。従って、位相周波数比較器2はハイレベルの位相周波数比較器リセット信号RST_PFDによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号UPとダウン信号DOWNとはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ3の第1バイアス電圧PBIASと第2バイアス電圧NBIASの電圧の低下過剰もしくは上昇過剰が軽減されて、図1に示した本発明の実施の形態1による遅延ロックドループDLLのアンロックの問題を解消することが可能となる。図16は、図11と図15と同様に第1位相出力信号PH[0]の位相よりも第9位相出力信号PH[8]の位相が相対的に進んでいる場合に、図1に示した本発明の実施の形態1による遅延ロックドループDLLにおいて1周期分遅延した第9位相出力信号PH[8]の位相が第1位相出力信号PH[0]の位相にロックするように位相周波数比較器2からパルス幅の長いハイレベルのアップ信号UPが生成される様子を示す図である。図1に示した本発明の実施の形態1による遅延ロックドループDLLのアンロック防止回路5は、電圧制御遅延回路1の略中間の第5可変遅延回路DL4から生成される第5位相出力信号PH[4]のローレベルからハイレベルへ変化に応答して、短期間にハイレベルの位相周波数比較器リセット信号RST_PFDを生成して位相周波数比較器2に供給する。従って、図16に示したように、第1位相出力信号PH[0]の立ち上がりエッジと第9位相出力信号PH[8]の立ち上がりエッジとの略中間のタイミングで、短期間のハイレベルの位相周波数比較器リセット信号RST_PFDがアンロック防止回路5から生成され位相周波数比較器2に供給される。従って、位相周波数比較器2はハイレベルの位相周波数比較器リセット信号RST_PFDに応答して強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号UPとダウン信号DOWNはハイレベルとなった後にローレベルとなる。従って、図16に示した図1の本発明の実施の形態1による遅延ロックドループDLLの動作によれば、図15に示した遅延ロックドループの動作よりもアップ信号UPのハイレベル期間が短縮され、アップ信号UPとダウン信号DOWNがローレベルとなる位相周波数比較動作の終了タイミングも早期とされる。その結果、図16に示した図1の本発明の実施の形態1による遅延ロックドループDLLの動作によって、位相がロックしない状態で電圧制御遅延ラインに供給される可変バイアス電圧が異常に高い状態となり電圧制御遅延ラインの消費電力が異常に高くなると言うアンロックの状態を解消することが可能となる。《当初の適正な遅延量》図12は、図1に示した本発明の実施の形態1による遅延ロックドループDLLによる位相ロック動作において、電圧制御遅延回路1の第1可変遅延回路DL0~第9可変遅延回路DL8の各可変遅延回路の当初の遅延量が適正な場合の動作を示す波形図である。図12でもクロック入力信号CLKがローレベルの期間では、第1可変遅延回路DL0から第3可変遅延回路DL2までリセット状態に制御されるので、第1位相出力信号PH[0]と第2位相出力信号PH[1]と第3位相出力信号PH[2]はローレベルとされる。クロック入力信号CLKがローレベルからハイレベルに変化すると、第1可変遅延回路DL0から第3可変遅延回路DL2まで活性状態に制御されるので、クロック入力信号CLKのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第1位相出力信号PH[0]がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第2位相出力信号PH[1]がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第3位相出力信号PH[2]がローレベルからハイレベルへ変化する。図12でも第2位相出力信号PH[1]がハイレベルで第3位相出力信号PH[2]がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号RST_VDL_Tとローレベルの可変遅延反転リセット信号RST_VDL_Bとが擬似ロック防止回路4の第4インバータIn3の出力端子と第1NAND回路NAND0の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号RST_VDL_Tとローレベルの可変遅延反転リセット信号RST_VDL_Bに応答して、第4可変遅延回路DL3から第9可変遅延回路DL8までリセット状態に制御されるので、第4位相出力信号PH[3]と第5位相出力信号PH[4]と第6位相出力信号PH[5]と第7位相出力信号PH[6]と第8位相出力信号PH[7]と第9位相出力信号PH[8]とはローレベルとされる。その後、可変遅延非反転リセット信号RST_VDL_Tがハイレベルからローレベルに変化して、可変遅延反転リセット信号RST_VDL_Bがローレベルからハイレベルに変化するので、第4可変遅延回路DL3から第9可変遅延回路DL8まで活性状態に制御される。その結果、第3位相出力信号PH[2]がローレベルからハイレベルへ変化して遅延時間の経過後に、第4位相出力信号PH[3]がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第5位相出力信号PH[4]がローレベルからハイレベルへ変化する。第5位相出力信号PH[4]がローレベルからハイレベルへ変化してもアンロック防止回路5の第5インバータIn4の伝播遅延時間の間は、第5インバータIn4の出力信号はハイレベルを維持する。従って、その間では第2NAND回路NAND1の出力信号はローレベルとなり、第6インバータIn5の出力端子からはハイレベルの位相周波数比較器リセット信号RST_PFDが生成される。すなわち、第5位相出力信号PH[4]のローレベルからハイレベルへ変化に応答して、アンロック防止回路5からは短期間の間にハイレベルの位相周波数比較器リセット信号RST_PFDが生成され位相周波数比較器2に供給される。一方、位相周波数比較器2の第1フリップフロップFF1のトリガ入力端子には第1位相出力信号PH[0]のローレベルからハイレベルへの変化が供給されるのと同時に、位相周波数比較器2の第2フリップフロップFF2のトリガ入力端子には早期に第9位相出力信号PH[8]のローレベルからハイレベルへの変化が供給される。その結果、この供給タイミングにおいて、位相周波数比較器2の第1フリップフロップFF1のデータ出力端子Qと第2フリップフロップFF2のデータ出力端子Qとからそれぞれ短時間のハイレベルのアップ信号UPとハイレベルのダウン信号DOWNとが同時に出力され、その後、アップ信号UPとダウン信号DOWNとはともにローレベルとなる。従って、チャージポンプ3は位相周波数比較器2から短時間出力されるハイレベルのアップ信号UPとハイレベルのダウン信号DOWNとに応答して、第1バイアス電圧PBIASと第2バイアス電圧NBIASの電圧を変化せずに以前の値で保持する。従って、第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路の遅延時間が、変化せずに以前の値で保持される。このようにして、位相ロックしている最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の位相と一致したまま維持するようになる。一方、9段の第1可変遅延回路DL0~第9可変遅延回路DL8により構成された電圧制御遅延回路1の略中間の第5可変遅延回路DL4から生成される第5位相出力信号PH[4]のローレベルからハイレベルへ変化に応答して、アンロック防止回路5は短期間の間にハイレベルの位相周波数比較器リセット信号RST_PFDを生成して位相周波数比較器2に供給する。従って、位相周波数比較器2はハイレベルの位相周波数比較器リセット信号RST_PFDによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号UPとダウン信号DOWNはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ3は、第1バイアス電圧PBIASと第2バイアス電圧NBIASの電圧を変化せずに以前の値で保持する。従って、第1可変遅延回路DL0から第9可変遅延回路DL8までの各可変遅延回路の遅延時間が、変化せずに以前の値で保持される。このようにして、位相ロックしている最終段の第9位相出力信号PH[8]の位相が、初段の第1位相出力信号PH[0]の位相と一致したまま維持するようになる。以上、説明したように、図1に示した本発明の実施の形態1による遅延ロックドループDLLでは、擬似ロック防止回路4は、第3インバータIn2と第4インバータIn3と第1NAND回路NAND0のみによって構成されている。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLは、擬似ロックを防止するための論理回路の規模を削減することが可能となる。更に図1に示した本発明の実施の形態1による遅延ロックドループDLLでは、アンロック防止回路5は、第5インバータIn4と第6インバータIn5と第2NAND回路NAND1のみによって構成されている。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLは、アンロックを防止するための論理回路の規模を削減することが可能となる。また更に、図3に示した本発明の実施の形態1による可変遅延回路DLnは、図17に示した本発明者によって本発明に先立って検討された遅延回路よりもMOSトランジスタを2個削減することが可能となる。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLは、電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の回路規模を低減することが可能となる。更に図3に示した本発明の実施の形態1による可変遅延回路DLnは、図18に示した本発明者によって本発明に先立って検討された遅延回路よりもバッファBFのチップ占有面積を削減することが可能となる。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLは、電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の回路規模を低減することが可能となる。[実施の形態2]《AFELSIの構成》図13は、図1に示した本発明の実施の形態1による遅延ロックドループDLLを利用した本発明の実施の形態2によるアナログフロントエンドLSIの構成を示す図である。図13に示すように、アナログフロントエンドLSIの半導体チップ10は、相関ダブルサンプリング回路11とプログラマブルゲインアンプ12とアナログデジタル変換器13とデジタルシグナルプロセッサ14とロジック回路15と遅延ロックドループ回路16とタイミング発生器17によって構成されている。この遅延ロックドループ回路16は、図1に示した本発明の実施の形態1による遅延ロックドループDLLを含んで構成される。電荷結合素子等によって構成された撮像素子20の映像信号は、半導体チップ10の相関ダブルサンプリング回路11に供給される。相関ダブルサンプリング回路11は、遅延ロックドループ回路16から供給される黒レベルサンプリングクロックSPBLKと信号サンプリングクロックSPSIGに同期して撮像素子20から出力される黒レベルと信号レベルをサンプリングして、黒レベルと信号レベルの差信号を出力する。プログラマブルゲインアンプ12は相関ダブルサンプリング回路11の出力信号を増幅して、プログラマブルゲインアンプ12の増幅出力信号はアナログデジタル変換器13の入力端子に供給される。アナログデジタル変換器13の出力端子から生成されるデジタル変換出力信号は、デジタルシグナルプロセッサ14によって信号処理される。タイミング発生器18には外部から供給される外部クロックExt_CLKが印加され、タイミング発生器18は基本クロックCLKを生成して遅延ロックドループ回路16に供給する。従って、遅延ロックドループ回路16はタイミング発生器18から供給される基本クロックCLKをベースとして、基本クロックCLKの位相とそれぞれ所定の位相差を有する黒レベルサンプリングクロックSPBLKと信号サンプリングクロックSPSIGを生成する。更に、遅延ロックドループ回路16は、撮像素子20に動作クロックを供給してプログラマブルゲインアンプ12とアナログデジタル変換器13とに動作期間を指示する動作クロックADCKを供給する。また、ロジック回路15は、外部から供給されるタイミング設定に応答して、遅延ロックドループ回路16の電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の何段目の位相出力端子PH[n]を黒レベルサンプリングクロックSPBLKまたは信号サンプリングクロックSPSIGとして出力するかを決定する。図1に示した本発明の実施の形態1による遅延ロックドループDLLは、既に説明したように、低ジッタ特性を有する。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLを内蔵する図13に示す本発明の実施の形態2によるアナログフロントエンドLSIでは、遅延ロックドループ回路16から撮像素子20に供給される動作クロックに含まれるジッタを低減することが可能となる。また更に、図13に示した本発明の実施の形態2によるアナログフロントエンドLSIによれば、遅延ロックドループ回路16から相関ダブルサンプリング回路11とプログラマブルゲインアンプ12とアナログデジタル変換器13と供給される動作クロックに含まれるジッタを低減することが可能となる。その結果、図13に示した本発明の実施の形態2によるアナログフロントエンドLSIによれば、撮像信号に関して低ノイズ低ジッタの信号処理を実行することが可能となる。更に、図1に示した本発明の実施の形態1による遅延ロックドループDLLは、既に説明したように遅延ロックドループの擬似ロックやアンロックを防止する際に、論理回路の規模を低減することが可能となる。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLを内蔵する図13に示した本発明の実施の形態2によるアナログフロントエンドLSIでは、LSIのチップ占有面積と消費電力とを低減することが可能となる。また、図1に示した本発明の実施の形態1による遅延ロックドループDLLは、既に説明したように遅延ロックドループ回路16の電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の回路規模を低減することが可能となる。その結果、図1に示した本発明の実施の形態1による遅延ロックドループDLLを内蔵する図13に示した本発明の実施の形態2によるアナログフロントエンドLSIでは、LSIのチップ占有面積を低減することが可能となる。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。上述の実施の形態では、遅延ロックドループDLLの電圧制御遅延回路1を構成する第1可変遅延回路DL0~第9可変遅延回路DL8の各可変遅延回路は、入力端子INに供給される入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子OUTに生成するものであった。しかし、本発明は、これに限定されるものではなく、これと全く反対に、各可変遅延回路が、入力端子INに供給される入力信号のハイレベルからローレベルへの立ち下がりエッジから所定の遅延時間で立ち下が出力信号を出力端子OUTに生成する場合にも適用することが可能である。例えば、図13に示した本発明の実施の形態2において、撮像素子20は電荷結合素子にのみに限定されるものではなく、CMOSイメージセンサ等のその他の撮像素子にも適用可能であることは言うまでもない。更に本発明は、デジタルカメラ等に搭載されるアナログフロントエンドLSIにのみに限定されるものではなく、基本クロックから所定の位相遅延を有する複数の遅延クロックを生成して複数の内部機能ブロックに供給するシステムオンチップLSIにも適応することが可能である。更に本発明は、図3と図4に示した可変遅延回路DLnの第1容量C1と第2容量C2とは、寄生容量で構成する以外にも、MIM構成の容量と、MIS構成の容量等を使用することが可能である。