"メモリを制御する方法において、データアクセスがランダムであるか否かを判別し、仮にデータアクセスがランダムでなければ、第1シードに基づいて第1ランダムシークェンスデータを発生し、前記第1ランダムシークェンスデータを前記メモリから読み出されたデータ、又は前記メモリに書き込まれるデータと組合せ、仮にデータアクセスがランダムであれば、前記第1シードから第2シードを生成し、前記第2シードに基づいて第2ランダムシークェンスデータを発生し、前記第2ランダムシークェンスを前記メモリから読み出されたデータ、又は前記メモリに書き込まれるデータと組合せることを特徴とするメモリを制御する方法。前記第1シードは行アドレス、ページアドレス、ブロック単位、又は制御単位の中でいずれか1つに基づくことを特徴とする請求項1に記載のメモリを制御する方法。前記データアクセスの列オフセット値が‘0’ではない時、データアクセスがランダムであることが決定されることを特徴とする請求項1に記載のメモリを制御する方法。前記データアクセスの列オフセット値が‘0’である時、データアクセスがランダムではないことが決定されることを特徴とする請求項1に記載のメモリを制御する方法。前記第2ランダムシークェンスデータは、1xk-1xkの多項式を満足するランダムシークェンスデータであることを特徴とする請求項1に記載のメモリを制御する方法。第1セグメント用前記第1シード、中間セグメント用前記第2シード、及び前記第1又は第2シードに基づいて生成された第3セグメント用第3シードを利用することをさらに含むことを特徴とする請求項1に記載のメモリを制御する方法。前記書き込まれるデータは入出力ピンを通じて入力され、前記組合されたデータはページバッファへ出力されることを特徴とする請求項1に記載のメモリを制御する方法。前記メモリから読出し前記第2ランダムシークェンスデータと組合された前記データは入出力ピンへ出力されることを特徴とする請求項1に記載のメモリを制御する方法。メモリを制御する方法において、オフセット値Nを受信し、Nはアクセスアドレスの列部分であり、前記アクセスアドレスに基づいて第1読出しデータをデランダム化する前にM個のランダムシークェンスデータを発生し、Mの最大値がNであり、N番目ランダムシークェンスデータとの組合せによって前記第1読出しデータをデランダム化することを含むことを特徴とするメモリを制御する方法。M=Nであることを特徴とする請求項9に記載のメモリを制御する方法。M個のランダムシークェンスデータを生成することは、1xk-1xkの多項式を満足するランダムシークェンスデータを含むことを特徴とする請求項9に記載のメモリを制御する方法。K=11であることを特徴とする請求項11に記載のメモリを制御する方法。プリシフトされた出力を含むランダムシークェンスデータストリングパスを選択することによって、M個のランダムシークェンスデータを生成することを加速させることをさらに含むことを特徴とする請求項11に記載のメモリを制御する方法。メモリを制御する方法において、オフセット値Nを受信し、Nはアクセスアドレスの列位置であり、前記アクセスアドレスに基づいて第1読出しデータをデランダム化する前にM個のランダムシークェンスデータを発生し、Mは1から前記アクセスアドレスの列部分の最終より小さい範囲であり、N番目ランダムシークェンスデータとの組合せによって前記第1読出しデータをデランダム化することを含むことを特徴とするメモリを制御する方法。入出力ピンを通じてデランダム化された第1データを出力することをさらに含むことを特徴とする請求項14に記載のメモリを制御する方法。メモリを制御する方法において、オフセット値Nを受信し、所定値から増加されたカウントがNに到達する時まで開始シードに基づいて少なくとも1つのランダムシークェンスデータを発生し、前記少なくとも1つのランダムシークェンスデータの中で1つを初期ランダムシークェンスデータとして決定し、前記初期ランダムシークェンスデータを利用して、前記メモリから読み出されたデータをデランダム化するか、或いは前記メモリに書き込まれるデータをランダム化することを特徴とするメモリを制御する方法。前記開始シードは、行アドレス、ページアドレス、ブロック単位、又はセクター単位の中の1つに基づくことを特徴とする請求項16に記載のメモリを制御する方法。前記所定値は‘0’であることを特徴とする請求項16に記載のメモリを制御する方法。前記少なくとも1つのランダムシークェンスデータは、1xk-1xkの多項式を満足するランダムシークェンスデータを含むことを特徴とする請求項16に記載のメモリを制御する方法。前記決定する段階は、前記少なくとも1つのランダムシークェンスデータの中で最後に生成されたランダムシークェンスデータを前記初期ランダムシークェンスデータとして決定することを含むことを特徴とする請求項18に記載のメモリを制御する方法。前記デランダム化されたデータは入出力ピンへ出力されることを特徴とする請求項18に記載のメモリを制御する方法。前記メモリに書き込まれる前記データは入出力ピンから入力され、前記ランダム化されたデータはページバッファへ出力されることを特徴とする請求項18に記載のメモリを制御する方法。プリシフトされた出力を含むランダムシークェンスデータストリングパスを選択することによって、前記少なくとも1つのランダムシークェンスデータの生成を加速させることをさらに含むことを特徴とする請求項18に記載のメモリを制御する方法。メモリ装置において、フラッシュメモリセルアレイと、第1シードに基づいて少なくとも1つのランダムシークェンスデータストリングを発生するように構成されたランダムシークェンスデータ発生器と、前記フラッシュメモリセルアレイに書き込まれるデータと前記ランダムシークェンスデータとを組合せるように構成されたランダム化回路と、前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたデランダム化回路と、前記フラッシュメモリセルアレイへのアクセスを制御するように、かつメモリアクセスモードに基づいて前記ランダムシークェンスデータ発生器を活性化させるように構成された制御回路と、を含み、前記ランダム化回路と前記デランダム化回路とはページバッファと入出力ピンとの間に配置されるメモリ装置。メモリアドレスの一部は第1モードで前記第1シードとして使用され、第2シードは第2モードで前記ランダムシークェンスデータ発生器によって生成される請求項24に記載のメモリ装置。前記ランダムシークェンスデータ発生器は、1xk-1xkの多項式を満足するランダムシークェンスデータを発生するように構成され、kは整数である請求項24に記載のメモリ装置。前記ランダムシークェンスデータ発生器は加速信号の受信の時、少なくとも1つのプリセットランダムシークェンスデータを出力するように構成された請求項24に記載のメモリ装置。メモリシステムにおいて、フラッシュメモリセルアレイと、ランダムシークェンスデータを発生するように構成されたランダムシークェンス回路と、前記フラッシュメモリセルアレイに書き込まれるデータとランダムシークェンスデータとを組合せるように、かつ前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたミキサーを含むメモリ装置と、前記ミキサーを通じる前記フラッシュメモリセルアレイへの書込み、及び前記ミキサーを通じる前記フラッシュメモリセルアレイからの読出しを制御するように構成された制御回路を含むメモリ制御器と、を含むメモリシステム。フラッシュメモリセルアレイと前記フラッシュメモリセルアレイとに書き込まれるデータとランダムシークェンスデータとを組合せるように、かつ前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたランダムシークェンス回路を含む少なくとも他の1つのメモリ装置をさらに含む請求項28に記載のメモリシステム。前記メモリ制御器は、前記フラッシュメモリセルアレイからデータを読み出す時、エラー訂正機能を実行するように構成されたエラー制御回路をさらに含む請求項28に記載のメモリシステム。前記フラッシュメモリセルアレイはマルチ-レベルセルタイプである請求項28に記載のメモリシステム。前記メモリ装置はSSDカード内に具現される請求項28に記載のメモリシステム。前記メモリ装置と前記メモリ制御器とはSSDカード内に具現される請求項28に記載のメモリシステム。メモリカードと少なくとも他の1つのSSDカードを制御するように構成された処理装置をさらに含む請求項33に記載のメモリシステム。前記SSDカードを制御するように構成されたサーバーとパリティー管理機能を含む他の1つのSSDカードを制御するように構成されたRAID制御器とをさらに含む請求項33に記載のメモリシステム。複数のSSDカードと通信するように構成されたホスト処理装置をさらに含む請求項34に記載のメモリシステム。前記ホスト処理装置と前記複数のSSDカードとの間で無線通信するように構成された無線送受信機をさらに含む請求項36に記載のメモリシステム。複数の処理装置と前記複数のSSDカードとを連結するネットワークをさらに含む請求項34に記載のメモリシステム。セルラーネットワークと通信するように構成されたセルラー送受信機をさらに含む請求項33に記載のメモリシステム。イメージをキャプチャするように構成されたイメージセンサーをさらに含む請求項33に記載のメモリシステム。メモリ装置において、フラッシュメモリセルアレイと、第1シードに基づいて少なくとも1つのランダムシークェンスデータストリングを発生するように構成されたランダムシークェンスデータ発生器と、前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたミキサーと、前記フラッシュメモリセルアレイへのアクセスを制御するように、かつメモリアクセスモードに基づいて前記ランダムシークェンスデータ発生器を活性化させるように構成された制御回路と、を含み、メモリアドレスの一部は第1モードで前記第1シードとして使用され、第2シードは第2モードで前記ランダムシークェンスデータ発生器によって生成されるメモリ装置。前記ミキサーは、前記フラッシュメモリセルアレイに書き込まれるデータをランダムシークェンスデータとランダム化するようにさらに構成される請求項41に記載のメモリ装置。前記ミキサーは、ページバッファを通じて前記フラッシュメモリセルアレイから読み出されたデータを受信するように構成され、前記デランダム化されたデータは入出力ピンを通じて出力される請求項41に記載のメモリ装置。前記制御回路は、前記第1シードに基づいて中間シードを発生するように構成されランダムシークェンスデータは前記中間シードに基づいて生成される請求項41に記載のメモリ装置。前記フラッシュメモリセルアレイは、マルチ-レベルセルタイプフラッシュを含む請求項41に記載のメモリ装置。前記ミキサーは、ビット単位にXOR動作によって多値データを組合せるように構成される請求項45に記載のメモリ装置。本発明の目的は、信頼性を向上させることができるフラッシュメモリ装置及びそれを含むメモリシステムを提供することにある。本発明の実施形態は、オフセットアドレスに基づいて生成される初期シードにしたがって実行されるランダムデータに対するランダム化方法及び装置を提供する。本発明の一実施形態によれば、メモリを制御する方法は、データアクセスがランダムであるか否かを判別し、仮にデータアクセスがランダムでなければ、第1シードに基づいて第1ランダムシークェンスデータを発生し、前記第1ランダムシークェンスデータを前記メモリから読み出されたデータ、又は前記メモリに書き込まれるデータと組合せmix、仮にデータアクセスがランダムであれば、前記第1シードから第2シードを生成し、前記第2シードに基づいて第2ランダムシークェンスデータを発生し、前記第2ランダムシークェンスを前記メモリから読み出されたデータ、又は前記メモリに書き込まれるデータと組合せることを含む。本発明の実施形態によれば、前記第1シードは行アドレス、ページアドレス、ブロック単位、又は制御単位の中でいずれか1つに基づく。前記データアクセスの列オフセット値が‘0’ではない時、データアクセスがランダムであることが決定され、前記データアクセスの列オフセット値が‘0’である時、データアクセスがランダムではないことが決定される。本発明の実施形態によれば、前記第2ランダムシークェンスデータは1xk-1xkの多項式を満足するランダムシークェンスデータであり、kは11である。本発明の実施形態によれば、メモリを制御する方法は第1セグメント用前記第1シード、中間セグメント用前記第2シード、前記第1又は第2シードに基づいて生成された第3セグメント用第3シードを利用することをさらに含む。本発明の実施形態によれば、前記書き込まれるデータは入出力ピンを通じて入力され、前記組合されたデータはページバッファへ出力される。本発明の実施形態によれば、メモリを制御する方法はオフセット値Nを受信し、Nはアクセスアドレスの列部分であり、前記アクセスアドレスに基づいて第1読出しデータをデランダム化する前にM個のランダムシークェンスデータを発生し、Mの最大値がNであり、N番目ランダムシークェンスデータとの組合せによって前記第1読出しデータをデランダム化することを含む。本発明の実施形態によれば、M=Nである。本発明の実施形態によれば、メモリを制御する方法はプリシフトされた出力を含むランダムシークェンスデータストリングパスを選択することによって、M個のランダムシークェンスデータを生成することを加速させることをさらに含む。本発明の実施形態によれば、メモリを制御する方法はオフセット値Nを受信し、Nはアクセスアドレスの列位置であり、前記アクセスアドレスに基づいて第1読出しデータをデランダム化する前にM個のランダムシークェンスデータを発生し、Mは1から前記アクセスアドレスの列部分の最終より小さい範囲であり、N番目ランダムシークェンスデータとの組合せによって前記第1読出しデータをデランダム化することを含む。本発明の実施形態によれば、メモリ装置はフラッシュメモリセルアレイと、第1シードに基づいて少なくとも1つのランダムシークェンスデータストリングを発生するように構成されたランダムシークェンスデータ発生器と、前記フラッシュメモリセルアレイに書き込まれるデータと前記ランダムシークェンスデータとを組合せるように構成されたランダム化回路と、前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたデランダム化回路と、前記フラッシュメモリセルアレイへのアクセスを制御するように、かつメモリアクセスモードに基づいて前記ランダムシークェンスデータ発生器を活性化させるように構成された制御回路と、を含み、前記ランダム化回路と前記デランダム化回路とはページバッファと入出力ピンとの間に配置される。本発明の実施形態によれば、メモリアドレスの一部は第1モードで前記第1シードとして使用され、第2シードは第2モードで前記ランダムシークェンスデータ発生器によって生成される。前記ランダムシークェンスデータ発生器は、1xk-1xkの多項式を満足するランダムシークェンスデータを発生するように構成される。本発明の実施形態によれば、前記ランダムシークェンスデータ発生器は加速信号の受信の時、少なくとも1つのプリセットランダムシークェンスデータを出力するように構成される。本発明の実施形態によれば、メモリシステムはフラッシュメモリセルアレイと、ランダムシークェンスデータを発生するように構成されたランダムシークェンス回路と、前記フラッシュメモリセルアレイに書き込まれるデータとランダムシークェンスデータとを組合せるように、かつ前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたミキサーとを含むメモリ装置と、前記ミキサーを通じる前記フラッシュメモリセルアレイへの書込み、かつ前記ミキサーを通じる前記フラッシュメモリセルアレイからの読出しを制御するように構成された制御回路とを含むメモリ制御器と、を含む。本発明の実施形態によれば、メモリシステムはフラッシュメモリセルアレイと前記フラッシュメモリセルアレイとに書き込まれるデータとランダムシークェンスデータをと組合せるように、かつ前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたランダムシークェンス回路を含む少なくとも他の1つのメモリ装置をさらに含む。本発明の実施形態によれば、メモリシステムは前記メモリ制御器が前記フラッシュメモリセルアレイからデータを読み出す時、エラー訂正機能を実行するように構成されたエラー制御回路をさらに含む。本発明の実施形態によれば、前記フラッシュメモリセルアレイはマルチ-レベルセルタイプである。本発明の実施形態によれば、前記メモリ装置はSSDカード内に具現される。本発明の実施形態によれば、前記メモリ装置と前記メモリ制御器はSSDカード内に具現される。本発明の実施形態によれば、メモリシステムは前記メモリカードと少なくとも他の1つのSSDカードとを制御するように構成された処理装置をさらに含む。本発明の実施形態によれば、メモリシステムは前記SSDカードを制御するように構成されたサーバーとパリティー管理機能を含む他の1つのSSDカードを制御するように構成されたRAID制御器をさらに含む。本発明の実施形態によれば、メモリシステムは複数のSSDカードと通信するように構成されたホスト処理装置をさらに含む。本発明の実施形態によれば、メモリシステムは前記ホスト処理装置と前記複数のSSDカードとの間で無線通信するように構成された無線送受信機をさらに含む。本発明の実施形態によれば、メモリシステムは複数の処理装置と前記複数のSSDカードを連結するネットワークとをさらに含む。本発明の実施形態によれば、メモリシステムはセルラーネットワークと通信するように構成されたセルラー送受信機をさらに含む。本発明の実施形態によれば、メモリシステムはイメージをキャプチャするように構成されたイメージセンサーをさらに含む。本発明の実施形態によれば、メモリ装置はフラッシュメモリセルアレイと、第1シードに基づいて少なくとも1つのランダムシークェンスデータストリングを発生するように構成されたランダムシークェンスデータ発生器と、前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたミキサーと、前記フラッシュメモリセルアレイへのアクセスを制御するように、かつメモリアクセスモードに基づいて前記ランダムシークェンスデータ発生器を活性化させるように構成された制御回路と、を含み、メモリアドレスの一部は第1モードで前記第1シードとして使用され、第2シードは第2モードで前記ランダムシークェンスデータ発生器によって生成される。本発明の実施形態によれば、前記ミキサーは前記フラッシュメモリセルアレイに書き込まれるデータをランダムシークェンスデータとランダム化するようにさらに構成される。本発明の実施形態によれば、前記ミキサーはページバッファを通じて前記フラッシュメモリセルアレイから読み出されたデータを受信するように構成され、前記デランダム化されたデータは入出力ピンを通じて出力される。本発明の実施形態によれば、前記制御回路は前記第1シードに基づいて中間シードを発生するように構成され、ランダムシークェンスデータは前記中間シードに基づいて生成される。本発明の実施形態によれば、前記フラッシュメモリセルアレイはマルチ-レベルセルタイプフラッシュを含み、前記ミキサーはビット単位にXOR動作によって多値データを組合せるように構成される。本発明の例示的な実施形態によると、たとえランダムデータに対するアクセスが要請されても初期シード又は、初期ランダムシークェンスデータを生成することによって、ランダム化されたデータをデランダム化させ、プログラムされるデータをランダム化させることが可能である。本発明の長所及び特徴、及びそれを達成する方法は添付される図面と共に詳細に後述されている実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されず他の形態に具体化できる。単に、本実施形態は、本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供される。図面において、本発明の実施形態は図示された特定形態に制限されることではなく、説明を明確するために誇張されたことである。また、明細書全体にわたり同一の参照番号に表示された部分は、同一の構成要素を示す。本明細書で‘及び/又は’という表現は、前後に並べた構成要素の中で少なくとも1つを含む意味に使用される。また、‘連結される/結合される’という表現は他の構成要素と直接的に連結されたか、或いは他の構成要素を通じて間接的に連結されることを含む意味に使用される。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使用される‘含む’又は‘包含する’で言及された構成要素、段階、動作及び素子は1つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。以下、例示的な実施形態が参照図面に基づいて詳細に説明される。図1は本発明の例示的な実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。図1を参照すれば、フラッシュメモリ装置は、例えば、NANDフラッシュメモリ装置である。しかし、本発明がフラッシュメモリ装置に制限されないことは理解できる。例えば、本発明は相変化メモリPhasechangeRandomAccessMemory:PRAM、磁気抵抗メモリMagnetroresistiveRandomAccessMemory:MRAM、強誘電体メモリFerroelectricRandomAccessMemory:FRAM登録商標、抵抗変化メモリResistanceRandomAccessMemory:RRAM登録商標、スピン注入磁化反転メモリSpintransferTorqueRandomAccessMemory:STT-RAM、等のような不揮発性メモリ装置にも適用される。フラッシュメモリ装置は、行ワードライン:WLと列ビットライン:BLとに配列されたメモリセルを有するメモリセルアレイ100を含む。各メモリセルは、1-ビットデータ又はM-ビットマルチ-ビットデータMは2又はそれより大きい整数を格納する。各メモリセルが1-ビットデータを格納する場合、メモリセルアレイ100の各行に属するメモリセルはメモリ空間memoryspaceを構成する。各メモリセルがM-ビットデータを格納する場合、メモリセルアレイ100の各行に属するメモリセルは、複数のページに各々対応するメモリ空間を構成する。各メモリセルは、フローティングゲート又は電荷トラップ層のような電荷格納層を有するメモリセル又は可変抵抗素子を有するメモリセルで具現され得る。メモリセルアレイ100は単層アレイ構造single-layerarraystructure又は、2次元アレイ構造と称される又は多層アレイ構造multi-layerarraystructure又は、垂直形又はスタック形3次元アレイ構造と称されるを有するように具現される。行選択回路200は、制御ロジック300によって制御され、メモリセルアレイ100の行に対する選択及び駆動動作を実行するように構成される。制御ロジック300は、フラッシュメモリ装置の動作を全般的に制御するように構成される。ページバッファ回路400は、制御ロジック300によって制御され、動作モードにしたがって感知増幅器又は書込みドライバーとして動作する。例えば、読出し動作の間に、ページバッファ回路400は選択された行のメモリセルからデータを感知する感知増幅器として動作する。プログラム動作の間に、ページバッファ回路400はプログラムデータにしたがって選択された行のメモリセルを駆動する書込みドライバーとして動作する。ページバッファ回路400は、ビットラインに又はビットライン対に各々対応するページバッファを含む。メモリセル各々がマルチ-ビットデータを格納する場合、ページバッファ回路400の各ページバッファは2個又はそれより多いラッチを有するように構成される。続いて、図1を参照すれば、列選択回路500は制御ロジック300によって制御され、読出し/プログラム動作の時、列又はページバッファを定まれた単位に順次的に選択する。ランダム化及びデランダム化回路randomizerandderandomizercircuit600は、制御ロジック300の制御にしたがって入出力インターフェイス700を通じて伝達されるデータ即ち、プログラムされるデータ又は原本データをランダム化させるように構成される。ランダム化及びデランダム化回路600は制御ロジック300の制御にしたがって、列選択回路500を通じて伝達されるページバッファ回路400のデータ即ち、ランダム化されたデータをデランダム化させるように構成される。本発明の例示的な実施形態によるランダム化及びデランダム化回路600はフルページデータのみでなくフルページデータより量的に少ないランダムデータ例えば、スペア領域のデータ、セクターデータ、セクターデータより大きくてページデータより小さいデータ、セクターデータより小さいデータ、等に対するランダム化及びデランダム化動作を遂行するように構成される。これは以後に詳細に説明される。メモリセルは、電荷格納手段に格納される電荷の量にしたがって、2N個の閾値電圧散布Nはメモリセルに格納されたデータビットの数を示すの中でいずれか1つを有する。メモリセルの閾値電圧又は、閾値電圧散布は、隣接するメモリセルの間に生じるカップリングこれはワードラインカップリングと称されるによって変化する。本発明のデータランダム化によれば、ワードラインカップリングによって生じるメモリセルの閾値電圧の変化を減らすことが可能である。言い換えれば、メモリセルの状態が均一に分布されるので、複数のメモリセルの間に生じるワードラインカップリングの程度がデータランダム化の以前と比較して見る時、相対的に緩和される。即ち、メモリセルの閾値電圧の変化が抑制される。これは読出しマージンの向上即ち、信頼性の向上を意味する。一実施形態において、ランダム化及びデランダム化動作は選択的に遂行され得る。例えば、特定データに対するアクセス又は特定領域に対するアクセスが要請される時、ランダム化及びデランダム化回路600はランダム化及びデランダム化動作を遂行されないように構成され得る。ランダム化及びデランダム化回路600は、ランダム化動作の遂行無しで入出力インターフェイス700を通じて入力されるデータをページバッファ回路400へ伝達するように構成され得る。以後、ページバッファ回路400にロードされたデータに対するランダム化は制御ロジック300の制御の下にランダム化及びデランダム化回路600を通じて遂行され得る。図2は全ビットラインメモリ構造allbitmemorystructure又はオッドイーブンメモリ構造odd-evenmemorystructureに対する図1に図示されたメモリセルアレイをメモリブロックで構成する例を示す図面である。メモリセルアレイ100の例示的な構造が説明される。一例として、メモリセルアレイ100が1024個のメモリブロックに分けられたNANDフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去されるか、或いはメモリサブブロック単位に消去され得る。一実施形態において、メモリブロック又はメモリサブブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットライン例えば、1KBのビットラインに各々対応する複数の列がある。全ビットラインallbitline:ABL構造と称される一実施形態において、メモリブロックの全ビットラインは読出し及びプログラム動作の間に同時に選択され得る。行選択回路200によって選択されたワードラインに属し、全ビットラインと連結された格納素子は同時にプログラムされ得る。例示的な実施形態において、同一の列に属する複数の格納素子はNANDストリングを構成するように直列に連結される。NANDストリングの一端子は、ストリング選択ラインSSLによって制御される選択トランジスターを通じて対応するビットラインに連結され、他の端子は接地選択ラインGSLによって制御される選択トランジスターを通じて共通ソースラインCSLに連結される。オッドイーブン構造odd-evenarchitectureと称される他の例示的な実施形態において、ビットラインはイーブンビットラインBLeとオッドビットラインBLoとに区分される。オッド/イーブンビットライン構造において、選択されたワードラインに属し、オッドビットラインと連結された格納素子が第1時間にプログラムされる反面に、共通ワードラインに属すれば、イーブンビットラインと連結された格納素子は第2時間にプログラムされる。図3は本発明の一実施形態による図1に図示されたランダム化及びデランダム化回路を概略的に示すブロック図である。図3を参照すれば、本発明の一実施形態によるランダム化及びデランダム化回路600はクロック発生器610、選択器620、擬似ランダムシークェンス発生器Pseudo-RandomSequencegenerator630、フリーラン検出器free-rundetector640、及びミキサー650を包含する。ここで、クロック発生器610、選択器620、擬似ランダムシークェンス発生器630、及びフリーラン検出器630はミキサー650に提供されるランダムシークェンスデータRSDを順次的に発生するランダムシークェンス発生ブロック660を構成する。順次的に生成されるランダムシークェンスデータのグループはランダムシークェンスRSを構成する。クロック発生器610はクロック信号CLKを発生するように構成される。選択器620は選択信号でフリーラン検出器640から出力されるフリーラン信号FRSに応答して入力信号CLK、RE/WEの中で1つを選択する。例えば、フリーラン信号FRSが活性化される時、選択器620はクロック発生器610からのクロック信号CLKを出力信号として選択する。フリーラン信号FRSが非活性化される時、選択器620は読出し/書込み動作のデータ入力/出力の時にトグルされる読出し/書込みイネーブル信号RE/WEを出力信号として選択する。選択器620によって選択された信号CLK又はRE/WEはランダムシークェンスクロック信号CLK_RSとして擬似ランダムシークェンス発生器630に提供される。擬似ランダムシークェンス発生器630は、ランダムシークェンスクロック信号CLK_RSに応答して動作し、所定シードを利用してランダムシークェンスデータRSDを順次的に発生する。ランダムシークェンスRSは、例えば、一連のデータビットで構成される。ランダムシークェンスRSの各データビットはランダムシークェンスデータとしてミキサー650に提供される。他の例として、ランダムシークェンスRSは一連のデータビットグループで構成され、各データビットグループは2又はそれより多いデータビットで構成され得る。ここで、所定シードは、例えば、ページアドレスに基づいて決定され得る。言い換えれば、シードはページ単位に決定される。しかし、シードがブロック単位に決定できるのは容易に理解できる。即ち、シードは各ページに割当された固有の値を有する。又は、ページに各々対応する常数がシードとして各々使用され得る。又は、所定シードはページのセクター単位に決定され得る。しかし、シード決定方式がここに開示されたことに制限されないことは容易に理解できる。任意のページに対するアクセスが要請される時、シードはページアドレスを基準として擬似ランダムシークェンス発生器630に提供される。これは任意のページに対するアクセスが要請される時、一定な値を有するシードが擬似ランダムシークェンス発生器630に提供されることを意味する。以下、ミキサー650に提供される第1番目データを実質的にランダム化させるためのランダムシークェンスデータRSDを‘初期ランダムシークェンスデータinitialRSD’と称する。そして、ミキサー650に提供される第1番目データの実質的なランダム化に必要である又は初期ランダムシークェンスデータを生成するのに必要であるシードを‘初期シードinitialseed’と称する。例示的な実施形態において、擬似ランダムシークェンス発生器630は1つのシフトレジスターと1つ又はそれより多いXORロジックゲートとで構成された線型フィードバックシフトレジスターLinearFeedbackShiftRegister:LFSRで具現され得る。しかし、ランダムシークェンス発生回路630がPNPseudo-randomNumberシークェンス発生器、CRCCyclicRedundancyCode発生器、又はそのようなことで具現され得ることは容易に理解できる。続いて、図3を参照すれば、フリーラン検出器640は列オフセット値に基づいてフリーラン信号free-runsignalFRSを発生する。例示的な実施形態において、列オフセット値はアクセス要請の時に提供される列アドレスの値である。列オフセット値は要請されたアクセスがフルページデータと関連した値であるか、或いはランダムデータと関連した値であるかにしたがって異なる。例えば、フルページデータに対する読出し/書込み動作が要求される時、列オフセット値は‘0’である。ランダムデータに対する読出し/書込み動作が要求される時、列オフセット値は‘0’より大きい。本発明の場合、アクセス要請にしたがってデータが読み出される位置即ち、アクセスポイントは列アドレスを通じて多様に決定される。例えば、ページデータの第1番目アクセスポイントは‘0’の値を有する列アドレスによって決定され、ページデータの残りのアクセスポイントは、‘0’より大きい値を有する列アドレスによって決定される。ここで、データが読み出される位置は、ページバッファ回路400の列位置又は1つのページの列位置を包含する。同様に、アクセス要請にしたがってデータが格納される位置即ち、アクセスポイントは列アドレスを通じて多様に決定される。例えば、ページデータの第1番目アクセスポイントは‘0’の値を有する列アドレスによって決定され、ページデータの残りのアクセスポイントは‘0’より大きい値を有する列アドレスによって決定される。列オフセット値はまた‘オフセットアドレス’と称される。フリーラン検出器640は、カウンター641と比較器642とを包含する。カウンター641は、例えば、クロック発生器610によって生成されるクロック信号CLKに同期されて動作する。比較器642はカウンター641のカウント値と列オフセット値とを比較し、比較結果にしたがってフリーラン信号FRSを発生する。例えば、フリーラン信号FRSはカウンター641の初期値と列オフセット値とが互に一致する時、非活性化される。フリーラン信号FRSはカウンター641の初期値と列オフセット値とが互に異なる時、活性化される。後者の場合、比較器642はカウンター641のカウント値が列オフセット値に到達する時、フリーラン信号FRSを非活性化させる。この時、カウンター641はフリーラン信号FRSの非活性化によって、動作しない。カウンター641は読出し/書込み動作の時、列オフセット値が‘0’である時に動作しない。即ち、‘0’の列オフセット値がカウンター641の初期値‘0’と一致する時、カウンター641の動作は遂行されない。この時、フリーラン検出器640の比較器642はフリーラン信号FRSを非活性化させる。フリーラン信号FRSの非活性化は要請されたアクセスがフルページデータと関連されたことを意味する。この場合、データ入力/出力の時、トグルされる読出し/書込みイネーブル信号RE/WEはランダムシークェンスクロック信号CLK_RSとして選択器620を通じて擬似ランダムシークェンス発生器630に提供される。読出し/書込みイネーブル信号RE/WEは、読出し/書込み要請の時、ミキサー650にデータを提供するためにトグルされる。カウンター641は、読出し/書込み動作の時、列オフセット値が‘0’ではない時にカウント動作を遂行する。即ち、列オフセット値がカウンター641の初期値と一致しない時、カウンター641はクロック信号CLKに期されてカウント動作を遂行する。この時、フリーラン検出器640の比較器642はフリーラン信号FRSを活性化させる。フリーラン信号FRSの活性化は、要請されたアクセスがランダムデータと関連付けされたことを意味する。この場合、クロック発生器610によって生成されたクロック信号CLKは、ランダムシークェンスクロック信号CLK_RSとして選択器620を通じて擬似ランダムシークェンス発生器630に提供される。クロック発生器610によって生成されたクロック信号CLKが、ランダムシークェンスクロック信号CLK_RSとして選択器620を通じて擬似ランダムシークェンス発生器630に提供される間に、ミキサー650にはデータが提供されない。たとえミキサー650にはデータが提供されなくとも、擬似ランダムシークェンス発生器630はクロック発生器610から提供されるクロック信号CLKに同期されて、ランダムシークェンスデータを順次的に発生する。第1番目データの実質的なランダム化のための初期ランダムシークェンスデータを生成するための動作をフリーラン動作と称する。フリーラン検出器640は、カウント値が列オフセット値に到達する時、フリーラン信号FRSを非活性化させる。フリーラン信号FRSの状態が活性化状態から非活性化状態に遷移する時、データ入力/出力の時の読出し/書込みイネーブル信号RE/WEはランダムシークェンスクロック信号CLK_RSとして選択器620を通じて擬似ランダムシークェンス発生器630に提供される。この時、カウンターの動作はフリーラン信号FRSの非活性化にしたがって停止される。ミキサー650は、ランダムシークェンスデータRSDとデータ又は、ランダムシークェンスとミキサー650に入力されたデータを論理的に組合せmix、ランダム化された/デランダム化されたデータとして組合されたデータを出力する。例えば、読出し動作の時、ミキサー650は、列選択回路500を通じて提供されるランダム化されたデータとランダムシークェンスデータRSDを論理的に組合せ、デランダム化されたデータとして組合されたデータを入出力インターフェイス700へ出力する。書込み動作の時、ミキサー650は入出力インターフェイス700を通じて提供されるデータとランダムシークェンスデータRSDを論理的に組合せ、ランダム化されたデータとして組合されたデータとを列選択回路500へ出力する。ミキサー650にバイト単位のデータが提供される場合、ランダムシークェンスデータビットは、読み出された/プログラムされるデータビットと各々論理的に組合される。ここで、フリーラン信号FRSは、要請されたアクセスがランダムデータアクセスであるか否かにしたがってアクティブ-ハイレベルとアクティブ-ローレベルとの中で1つを有する。例示的な実施形態において、ミキサー650は、例えば、XORロジックで構成される。しかし、ミキサー650の構成がここに開示されたことに制限されないことは容易に理解できる。また、フリーラン検出器640の構成がここに開示されたことに制限されないことは容易に理解できる。図4は、本発明の例示的な実施形態によるフラッシュメモリ装置の読出し動作を概略的に説明するためのタイミング図である。以下、本発明の例示的な実施形態によるフラッシュメモリ装置の読出し動作が参照図面に基づいて詳細に説明される。読出し動作は、一連の命令及びアドレスの入力によって遂行される。例えば、図4に示したように、第1命令00h、アドレスC1C2R1R2R3、及び第2命令30hがフラッシュメモリ装置に順次的に提供される。提供されたアドレスC1C2R1R2R3は列アドレスC1C2と行アドレスR1R2R3とを包含する。列アドレスC1C2の値である列オフセット値が‘0’ではないと仮定する。列オフセット値が‘0’ではないので、初期ランダムシークェンスデータを生成するのに必要である初期シードは行アドレスR1R2R3にしたがって決定されるシード又は、行アドレスR1R2R3に割当されたシードを利用してランダムシークェンス発生ブロック650のフリーラン動作を通じて生成される。より具体的に説明すれば、次の通りである。しかし、1ページより小さい単位にランダム化を適用する場合は、列アドレスを参照することもできる。第2命令30hがフラッシュメモリ装置に提供されれば、tR時間の間に、ページバッファ回路400は、制御ロジック300の制御に応答してメモリセルアレイ100からデータを読出す。図4に示したように、レディ/ビジー信号はtR時間の間にローレベルに維持される。これと同時に、フリーラン検出器640は列オフセット値が‘0’ではないので、フリーラン信号FRSを活性化させる。即ち、列オフセット値がカウンター641の初期値と一致しない時、フリーラン検出器640はフリーラン信号FRSを活性化させる。これは選択器620を通じてクロック発生器610によって生成されたクロック信号CLKが選択されることを意味する。クロック信号CLKはランダムシークェンスクロック信号CLK_RSで擬似ランダムシークェンス発生器630に提供される。擬似ランダムシークェンス発生器630は、行アドレスR1R2R3にしたがって決定されるシードを利用してランダムシークェンスデータを生成する。即ち、初期ランダムシークェンスデータ又は、初期シードを生成するためのフリーラン動作が遂行される。カウンター641は第2命令30hの入力の時、クロック信号CLKにしたがってカウントを始まる。カウンター641のカウント値が列オフセット値に到達する時、フリーラン検出器640はフリーラン信号FRSを非活性化させる。フリーラン信号FRSが非活性化されることによって、擬似ランダムシークェンス発生器630のクロック信号供給は中断される。即ち、フリーラン動作が中止される。この時、擬似ランダムシークェンス発生器630は第1番目データのランダム化に必要である初期シードとして設定される。tR時間が経過した後、ページバッファ回路400のデータ即ち、ランダム化されたデータは、読出し/書込みイネーブル信号RE/WEのトグルにしたがって列選択回路500を通じてランダム化及びデランダム化回路600に提供される。この時、擬似ランダムシークェンス発生器630は、読出し/書込みイネーブル信号RE/WEのトグルに同期されてランダムシークェンスデータRSDを順次的に生成する。ミキサー650は、初期ランダムシークェンスデータRSDとアクセスポイントとして列アドレスC1C2によって選択されたデータとを論理的に組合せ、組合されたデータはデランダム化されたデータとして入出力インターフェイス700を通じて外部へ出力される。デランダム化動作は、アクセス要請されたデータが全て出力される時まで遂行される。ページバッファ回路400に格納されたデータは、一連の命令とアドレスを利用して追加的に外部に提供され得る。キャッシュメモリ装置に順次的に提供される。この時、提供されたアドレスC1C2は、単なる列アドレスC1C2のみを包含する。列アドレスC1C2の値である列オフセット値が‘0’ではないと仮定する。列オフセット値が‘0’ではないので、初期ランダムシークェンスデータを生成するのに必要である初期シードは、以前に入力された行アドレスR1R2R3にしたがって決定されるシードを利用してランダムシークェンス発生ブロック650のフリーラン動作を通じて生成される。フリーラン動作を通じて初期ランダムシークェンスデータ又は、初期シードを生成する動作とデランダム化動作とは先に説明されたことと実質的に同一であり、それに対する説明は省略される。図4に示したように、第2命令E0hが入力され、初期シードを生成するのに必要である所定時間が経過した後、データが出力される。初期シードを生成するのに掛かる時間例えば、13usはtR時間例えば、30usより短い。上述したように、たとえランダムデータに対するアクセス又は、ランダムデータアクセスが要請されてもオフセット値又は、オフセットアドレスを利用して初期シード又は、初期ランダムシークェンスデータを生成することによって、ランダム化されたデータをデランダム化させることが可能である。図5は、本発明の他の例示的な実施形態によるフラッシュメモリ装置の読出し動作を概略的に説明するためのタイミング図である。以下、発明の例示的な実施形態によるフラッシュメモリ装置の読出し動作が参照図面に基づいて詳細に説明される。読出し動作は、一連の命令及びアドレスの入力によって遂行される。例えば、図5に示したように、第1命令00h、アドレスC1C2R1R2R3、及び第2命令30hがフラッシュメモリ装置に順次的に提供される。アドレスC1C2R1R2R3は、列アドレスC1C2と行アドレスR1R2R3とを包含する。列アドレスC1C2の値である列オフセット値が‘0’であると仮定する。列オフセット値が‘0’であるので、初期シードを生成するためのフリーラン動作は遂行されない。第2命令30hがフラッシュメモリ装置に提供されれば、tR時間の間に、ページバッファ回路400は、制御ロジック300の制御に応答してメモリセルアレイ100からデータを読出す。図5に示したように、レディ/ビジー信号はtR時間の間にハイレベルに維持される。ランダム化及びデランダム化回路600は、入力された行アドレスR1R2R3にしたがって決定されたシード即ち、初期シードを利用してランダムシークェンスデータRSDを順次的に生成し、ランダムシークェンスデータRSDとページバッファ回路400によって読み出されたデータとを論理的に組合せる。組合されたデータはデランダム化されたデータで入出力インターフェイス700を通じて外部へ出力される。図6は、本発明の例示的な実施形態によるフラッシュメモリ装置の書込み動作を概略的に説明するためのタイミング図である。以下、発明の例示的な実施形態によるフラッシュメモリ装置の書込み動作が参照図面に基づいて詳細に説明される。書込み動作は、一連の命令、データ、及びアドレスの入力によって遂行される。例えば、図6に示したように、第1命令80h、アドレスC1C2R1R2R3、データ、及び第2命令10hがフラッシュメモリ装置に順次的に提供される。アドレスC1C2R1R2R3は列アドレスC1C2と行アドレスR1R2R3を包含する。列アドレスC1C2の値である列オフセット値が‘0’ではないと仮定する。列オフセット値が‘0’ではないので、初期ランダムシークェンスデータを生成するのに必要である初期シードは、行アドレスR1R2R3にしたがって決定されるシードを利用してランダムシークェンス発生ブロック650のフリーラン動作を通じて生成される。より具体的に説明すれば、次の通りである。アドレスの入力が完了されれば、フリーラン検出器640は、列オフセット値にしたがってフリーラン信号FRSを発生する。列オフセット値が‘0’ではないので、フリーラン検出器640はフリーラン信号FRSを活性化させる。これは選択器620を通じてクロック発生器610によって生成されたクロック信号CLKが選択されたことを意味する。クロック信号CLKは、ランダムシークェンスクロック信号CLK_RSとして擬似ランダムシークェンス発生器630に提供される。擬似ランダムシークェンス発生器630は行アドレスR1R2R3にしたがって決定されるシードを利用してランダムシークェンスデータRSDを順次的に生成する。即ち、初期ランダムシークェンスデータ又は、初期シードを生成するためのフリーラン動作が遂行される。カウンター641のカウント値が列オフセット値に到達する時、フリーラン検出器640はフリーラン信号FRSを非活性化させる。フリーラン信号FRSが非活性化されることによって、擬似ランダムシークェンス発生器630へのクロック信号供給は中断される。即ち、フリーラン動作が中止される。この時、擬似ランダムシークェンス発生器630は、第1番目データのランダム化するのに必要である初期シードとして設定される。例示的な実施形態において、書込み動作の時、カウンター641はアドレス入力に続いてカウントを始まる。初期シードの生成が完了されれば、プログラムされるデータは読出し/書込みイネーブル信号RE/WEのトグルにしたがってフラッシュメモリ装置の入出力インターフェイス700を通じてランダム化及びデランダム化回路600に順次的に提供される。この時、擬似ランダムシークェンス発生器630は読出し/書込みイネーブル信号RE/WEのトグルに同期されてランダムシークェンスデータRSDを順次的に生成する。ミキサー650は初期ランダムシークェンスデータと入出力インターフェイス700を通じて提供されるデータとを論理的に組合せ、組合されたデータはランダム化されたデータで列選択回路500を通じてページバッファ回路400へ伝達される。ランダム化動作は、プログラムされるデータが全てページバッファ回路400へ伝達される時まで遂行される。以後,第2命令10hがフラッシュメモリ装置に提供されれば,図6に示したように、レディ/ビジー信号はハイレベルからローレベルに遷移する。レディ/ビジー信号のローレベル区間の間に、即ち、tPGM時間の間に,ページバッファ回路400に格納されたデータ即ち,ランダム化されたデータはメモリセルアレイ100に格納される。上述したように、たとえランダムデータに対するアクセス即ち、ランダムデータアクセスが要請されても列オフセット値としてオフセットアドレスを利用して初期シード又は、初期ランダムシークェンスデータを生成することによってプログラムされるランダムデータをランダム化させることが可能である。たとえ図面には図示していないが、書込み動作の時、列オフセット値が‘0’である場合、初期シードを生成するためのフリーラン動作は遂行されない。このような場合、データ及び第2命令10hは、アドレス入力に続いて連続的にフラッシュメモリ装置に提供される。例示的な実施形態において、初期シードを生成するのに掛かる時間は、列オフセット値に応じて異なる。したがって、図4で説明された読出し動作でデータを読み込む始点及び図6で説明された書込み動作でデータを提供する始点は、初期シードを生成するのに掛かる最大時間を基準として設定され得る。図7は、本発明の他の実施形態による図1に図示されたランダム化及びデランダム化回路を概略的に示すブロック図である。図7を参照すれば、本発明の他の実施形態によるランダム化及びデランダム化回路600aはクロック発生器610、選択器620、擬似ランダムシークェンス発生器Pseudo-RandomSequencegenerator630a、フリーラン検出器free-rundetector640a、及びミキサー650を包含する。ここで、クロック発生器610、選択器620、及びミキサー650は、図3に図示されたことと実質的に同一であり、それに対する説明は省略される。ランダム化及びデランダム化回路600aの擬似ランダムバイナリシークェンス630aは、加速モードを示すフラッグ信号ACC_ENにしたがって加速モードと正常モードとの中のいずれか1つで動作する。例えば、フラッグ信号ACC_ENが活性化される時、擬似ランダムバイナリシークェンス630aは、加速モードで動作する。フラッグ信号ACC_ENが非活性化される時、擬似ランダムバイナリシークェンス630aは正常モードで動作する。加速モードの時、複数のクロックサイクルを通じて生成されるランダムシークェンスデータが1回のクロックサイクルを通じて生成される。これは列オフセット値が‘0’ではない時、初期シードを生成するのに掛かる時間が短縮されることを意味する。ここで、加速モードを示すフラッグ信号ACC_ENの活性化及び非活性化は、フラッシュメモリ装置の調整情報triminformationに基づいて決定され得る。又は、加速モードを示すフラッグ信号ACC_ENの活性化及び非活性化は、フラッシュメモリ装置を制御する制御器によって決定され得る。しかし、フラッグ信号ACC_ENの活性化及び非活性化がここに開示されたことに制限されないことは容易に理解できる。フラッグ信号の活性化と共に倍速情報もやはり決定される。フリーラン検出器640aは、カウンター641a、比較器642a、及び分周器643aを含む。カウンター641aは、クロック信号CLKに同期されて動作するように構成される。分周器643aは、加速モードを示すフラッグ信号ACC_ENに応答して動作し、列オフセット値をそのまま比較器642aへ伝達するか、或いは列オフセット値を倍速情報Nに分かれて得た値を比較器642aへ伝達する。例えば、フラッグ信号ACC_ENが正常モードを示す時、分周器643aは、変更無しで列オフセット値を分周器643aへ伝達する。フラッグ信号ACC_ENが加速モードを示す時、分周器643aは倍速情報Nに列オフセット値を分け、結果値を比較器642aへ伝達する。例えば、列オフセット値が‘1000’であり、倍速情報がN倍速を示す時、分周器643aの出力は1000/Nの値になる。比較器642aは、カウンター641aのカウント値と分周器643aの出力を比較し、比較結果にしたがってフリーラン信号FRSを発生する。例えば、フリーラン信号FRSは、カウンター641の初期値と分周器643aの出力とが互に一致する時、非活性化される。フリーラン信号FRSは、カウンター641aの初期値と分周器643aの出力とが互に異なる時に活性化される。後者の場合、比較器642aは、カウンター641aのカウント値が分周器643aの出力値に到達する時にフリーラン信号FRSを非活性化させる。この時、カウンター641aは、フリーラン信号FRSの非活性化にしたがって動作しない。図8は、図7に図示された擬似ランダムシークェンス発生器を概略的に示すブロック図であり、図9は、図7に図示された擬似ランダムシークェンス発生器の多項式を利用して生成される初期シード値を示す図面である。図8を参照すれば、擬似ランダムシークェンス発生器630aは、ランダムシークェンスクロック信号CLK_RSに応答して動作する複数のフリップフロップFF0~FF10、フラッグ信号ACC_ENに応答して動作する複数の選択器SEL0~SEL10、及び複数のXORロジック631、632、633、634を含み、示したように連結されている。図8に図示された擬似ランダムシークェンス発生器630aは、X11X101のような多項式を満足するように構成され、フラッグ信号ACC_ENにしたがって正常モード又は加速モードで動作する。フラッグ信号ACC_ENが正常モードを示すロー-レベル信号である時、フリップフロップFF0~FF10の入力Dには対応する選択器SEL0~SEL10を通じて選択される正常-モード値X10^X0、X10~X1が各々提供される。このような場合、図9で、クロック信号CLKのトグルにしたがって列オフセット値が増加する時、初期シードもやはり順次的に生成される。例えば、列オフセット値が‘9’と仮定する。このような仮定の下でクロック信号CLKが9回トグルすれば、比較器642aは分周器643aの出力即ち、分周されない列オフセット値がカウンター641aのカウント値と一致するので、フリーラン信号FRSを非活性化させる。この時、メモリの列オフセット値に対応する初期シードX10^X0^X1^X2^X3^X4^X5^X6^X7^X8、X10^X0^X1^X2^X3^X4^X5^X6^X7、X10^X0^X1^X2^X3^X4^X5^X6、X10^X0^X1^X2^X3^X4^X5、X10^X0^X1^X2^X3^X4、X10^X0^X1^X2^X3、X10^X0^X1^X2、X10^X0^X1、X10^X0、X10、X9が擬似ランダムシークェンス発生器630に設定される。フラッグ信号ACC_ENが加速モードを示すハイ-レベル信号である時、フリップフロップFF0~FF10の入力Dには、対応する選択器SEL0~SEL10を通じて選択される加速-モード値X10^X0^X1^X2、X10^X0^X1、X10^X0、X10~X3が各々提供される。このような場合、クロック信号CLKのトグルにしたがって列オフセット値が3倍速に増加する時、図9の矢印に表示された初期シードが順次的に生成される。例えば、列オフセット値が‘9’と仮定する。このような仮定の下でクロック信号CLKが3回トグルされれば、比較器642aは分周器643aの出力即ち、分周された値9/3=3がカウンター641aのカウント値と一致するので、フリーラン信号FRSを非活性化させる。この時、メモリの列オフセット値に対応する初期シードX10^X0^X1^X2^X3^X4^X5^X6^X7^X8、X10^X0^X1^X2^X3^X4^X5^X6^X7、X10^X0^X1^X2^X3^X4^X5^X6、X10^X0^X1^X2^X3^X4^X5、X10^X0^X1^X2^X3^X4、X10^X0^X1^X2^X3、X10^X0^X1^X2、X10^X0^X1、X10^X0、X10、X9が擬似ランダムシークェンス発生器630に設定される。図8に図示された擬似ランダムシークェンス発生器630aの構成は、倍速にしたがって多様に変更され得ることは容易に理解できる。図8に図示されたランダムシークェンス発生ブロックの場合、初期シード又は、初期ランダムシークェンスデータを生成するのに必要である時間を短縮できる。図10は、本発明のその他の実施形態による擬似ランダムシークェンス発生器を概略的に示すブロック図である。説明に先に、図10に図示されたランダム化及びデランダム化回路600bにおいて、図3に図示されたことと同一の機能を有する構成要素は、同一の参照番号に表記され、それに対する説明は省略される。図10を参照すれば、ランダム化及びデランダム化回路600bは初期シード発生器670を包含する。初期シード発生器670は列オフセット値に基づいて初期シードを発生する。擬似ランダムシークェンス発生器630が、図9に図示された初期シードを発生するための多項式X11X101にしたがって具現されると仮定する。このような仮定によれば、図9で分かるように、列オフセット値にしたがう擬似ランダムシークェンス発生器630の初期シード値を計算/予測することができる。したがって、初期シード発生器670は、計算された/予測された初期シード値が図9に図示された項にしたがって生成されるようにハードウェア的に具現される。擬似ランダムシークェンス発生器610と初期シード発生器670とはランダムシークェンスを発生するブロックを構成する。図10に図示されたランダムシークェンス発生ブロックの場合、各列オフセット値に対応する初期シードを生成するか、或いは初期ランダムシークェンスデータinitialRSDを生成するのに必要とする時間を短縮できる。図10に図示されたランダム化及びデランダム化回路600bは、上述した差異点を除外すれば、図4乃至図6で説明されたことと実質的に同様に動作し、それに対する説明は省略される。例示的な実施形態において、擬似ランダムシークェンス発生器630に印加されるランダムシークェンスクロック信号CLK_RSは、データ入力/出力の時にトグルされる読出し/書込みイネーブル信号である。又は、擬似ランダムシークェンス発生器630に印加されるランダムシークェンスクロック信号CLK_RSは、データ入力/出力の時に生成されるクロック信号である。図11Aは、本発明の例示的な実施形態によるフラッシュメモリ装置のランダム化及びデランダム化方法を説明するための流れ図であり、図11Bは、本発明の例示的な実施形態によるフラッシュメモリ装置のランダム化及びデランダム化スキームを概略的に説明するための図面である。先ず、S100段階で、要請されたアクセスがランダムデータアクセスであるか否かが判別される。言い換えれば、データがアクセスポイントとしてメモリ空間例えば、1つのページを構成するメモリセルで構成されるの開始点から格納されるか否かが判別される。仮に要請されたアクセスがランダムデータアクセスであると判別されれば又は、データがアクセスポイントとしてメモリ空間の開始点を除外した残りのアクセスポイントの中で1つから格納されることと判別されれば、手続はS110段階に進行する。S110段階で、シードを利用してランダムデータに対応する初期シード又は、初期ランダムシークェンスデータRSDが生成される。例えば、図11Bに示したように、要請されたアクセスの列オフセット値が‘0’ではない場合、即ち、i番目データDiからランダム化/デランダム化が遂行される場合、図3乃至図10で説明された初期シード生成動作を通じて初期シードが生成される。初期シードが生成された後、S120段階で、そのように生成された初期シードを利用してランダムシークェンスRSDi~RSDn1が生成され、ランダムシークェンスRSDi~RSDn1を利用してランダム化/デランダム化動作が遂行される。ランダム化されたデータは、ページバッファ回路400を通じてアレイ100に格納される。デランダム化されたデータは、入出力インターフェイス700を通じて外部例えば、制御器に提供される。以後の手続は終了される。例示的な実施形態において、S100段階とS110段階とはメモリ空間に格納されるデータをデランダム化するための初期シードを生成する方法を構成する。また、S100段階とS110段階とはメモリ空間から読み出されるデータをデランダム化するための初期シードを生成する方法を構成する。仮に要請されたアクセスがランダムデータアクセスではないと判別されれば、手続はS130段階に進行する。例えば、図11Bに示したように、要請されたアクセスの列オフセット値が‘0’である場合、即ち、第1番目データD0からランダム化/デランダム化が遂行される場合、図3乃至図10で説明された初期シード生成動作無しでページアドレスにしたがって決定されたシードに基づいてランダムシークェンスRSD0~RSDn1が生成され、そのように生成されたランダムシークェンスRSD0~RSDn1を利用してランダム化/デランダム化動作が遂行される。ランダム化されたデータはページバッファ回路400を通じてアレイ100に格納される。デランダム化されたデータは、入出力インターフェイス700を通じて外部例えば、制御器に提供される。以後手続は終了される。例示的な実施形態において、ミキサー650を通じて遂行されるランダム化/デランダム化はバイナリ単位に遂行されるのみでなくビット単位にXOR演算bit-wiseXORoperationを通じて多値multi-value状態に対して遂行され得る。図12は、本発明の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。図12を参照すれば、メモリシステム3000は少なくとも1つのフラッシュメモリ1000と制御器2000とを包含する。フラッシュメモリ1000は、制御器2000の制御の下で動作し、格納媒体として使用される。制御器2000は、フラッシュメモリ1000を制御するように構成される。フラッシュメモリ1000は、ランダム化及びデランダム化回路1100を包含する。図12に図示されたフラッシュメモリ1000は、図1に図示されたことと実質的に同様に構成され、それに対する説明は省略される。制御器2000は、フラッシュメモリ1000に格納されるデータをランダム化するように、かつランダム化されたデータにECCデータを付加するように構成される。制御器2000は、第1インターフェイス2100、第2インターフェイス2200、処理ユニット2300、バッファメモリ2400、及びECCブロック2500を包含する。第1インターフェイス2100は、外部例えば、ホストとインターフェイスするように構成され、第2インターフェイス2200は、フラッシュメモリ2200とインターフェイスするように構成される。処理ユニット2300は、制御器2000の全般的な動作を制御するように構成される。バッファメモリ2400は、フラッシュメモリ1000に格納されるデータ又はフラッシュメモリ1000から読み出されたデータを格納するように構成される。ECCブロック2500は、バッファメモリ2400から出力されるデータに基づいてECCデータを生成する。ECCブロック2600は、ECCデータに基づいてフラッシュメモリ1000から読み出されたデータに対するエラー検出及び訂正動作を遂行する。ECCデータは、フラッシュメモリ1000に格納されるデータと同一のページに又はフラッシュメモリ1000に格納されるデータと異なる領域に格納され得る。図12に図示されたメモリシステムの場合、書込み動作はフラッシュメモリ1000に格納されるデータに基づいてECCデータを生成し、フラッシュメモリ1000に格納されるデータをランダム化させることを包含する。読出し動作は、読み出されたデータをデランダム化させ、ECCデータに基づいてデランダム化されたデータに対するエラー検出及び訂正動作を遂行することを包含する。ECCに対するランダム化/デランダム化は選択的に遂行され得る。例示的な実施形態において、第1インターフェイス2100は、コンピューターバス標準、ストレージバス標準、iFCPPeripheralバス標準、等の中で1つ又はそれ以上の組合せで構成され得る。コンピューターバス標準computerbusstandardsは、S-100bus、Mbus、Smbus、Q-Bus、ISA、ZorroII、ZorroIII、CAMAC、FASTBUS、LPC、EISA、VME、VXI、NuBus、TURBOchannel、MCA、Sbus、VLB、PCI、PXI、HPGSCbus、CoreConnect、InfiniBand、UPA、PCI-X、AGP、PCIe、IntelQuickPathInterconnect、HyperTransport等を含む。ストレージバス標準Storagebusstandardsは、ST-506、ESDI、SMD、ParallelATA、DMA、SSA、HIPPI、USBMSC、FireWire1394、SerialATA、eSATA、SCSI、ParallelSCSI、SerialAttachedSCSI、FibreChannel、iSCSI、SAS、RapidIO、FCIP等を含む。iFCPPeripheralバス標準iFCPPeripheralbusstandardsは、AppleDesktopBus、HIL、MIDI、Multibus、RS-232、DMX512-A、EIA/RS-422、IEEE-1284、UNI/O、1-Wire、I2C、SPI、EIA/RS-485、USB、CameraLink、ExternalPCIe、LightPeak、MultidropBus等を含む。図13は、本発明の他の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。図13を参照すれば、メモリシステム3000aは、少なくとも1つのフラッシュメモリ1000aと制御器2000aとを包含する。フラッシュメモリ1000aは、制御器2000aの制御の下で動作し、格納媒体として使用される。図13に図示されたフラッシュメモリ1000aは、先に言及されたランダム化及びデランダム化回路を包含しないことである。制御器2000aは、フラッシュメモリ1000aを制御するように構成される。制御器2000aは、フラッシュメモリ1000aに格納されるデータをランダム化するように、かつランダム化されたデータにECCデータを付加するように構成される。制御器2000aは、フラッシュメモリ1000aから読み出されたランダム化されたデータのエラーに対する検出及び訂正動作を遂行し、ランダム化されたデータをデランダム化するように構成される。制御器2000aは、第1インターフェイス2100a、第2インターフェイス2200a、処理ユニット2300a、バッファメモリ2400a、ECCブロック2500a、及びランダム化/デランダム化ブロック2600を包含する。図13に図示された構成要素2100a、2200a、2300a、2400a、2500aは、下の差異点を除外すれば、図12に図示されたことと実質的に同一であり、それに対する説明は省略される。ランダム化及びデランダム化ブロック2600は、バッファメモリ2400aから出力されるデータをランダム化するように、かつフラッシュメモリ1000aから読み出されたデータ即ち、ランダム化されたデータをデランダム化するように構成される。ランダム化及びデランダム化ブロック2600は、図3乃至図10で説明された方式の中の1つにしたがってランダムデータに対するランダム化及びデランダム化動作を遂行し、それに対する説明は省略される。ECCブロック2600は、ランダム化及びデランダム化ブロック2500から出力されるランダム化されたデータに基づいてECCデータを生成する。ECCブロック2500aは、また、ECCデータに基づいてフラッシュメモリ1000aから読み出されたデータ即ち、ランダム化されたデータに対するエラー検出及び訂正動作を遂行する。ECCデータは、フラッシュメモリ1000aに格納されるデータと同一のページに又はフラッシュメモリ1000aに格納されるデータと他の領域に格納され得る。図13に図示されたメモリシステムの場合、書込み動作は、フラッシュメモリ1000aに格納されるデータをランダム化させ、ランダム化されたデータに基づいてECCデータを生成し、フラッシュメモリ1000にECCデータとランダム化されたデータを格納することを包含する。又は、格納されるデータとECCデータを全てランダム化して格納することを包含する。読出し動作は、ECCデータに基づいて読み出されたデータ即ち、ランダム化されたデータに対するエラー検出及び訂正動作を遂行し、読み出されたデータをランダム化させることを包含する。図14は、本発明の例示的な実施形態による半導体ドライブを概略的に示すブロック図である。図14を参照すれば、半導体ドライブ4000SSDは、格納媒体4100と制御器4200とを包含する。格納媒体4100は、複数のチャンネルを通じて制御器4200と連結される。各チャンネルには複数の不揮発性メモリが共通に連結される。各不揮発性メモリは図1で説明されたフラッシュメモリに構成される。このような場合、制御器4200は図12に図示されたことと実質的に同様に構成される。即ち、データランダム化及びデランダム化は各不揮発性メモリ内で行われ、エラー検出及び訂正は制御器4200内で遂行される。又は、制御器4200は、図13で説明されたことと同様に構成される。このような場合、データランダム化及びデランダム化とエラー検出及び訂正は、制御器4200内で遂行される。したがって、オフセットアドレスを参照してランダムデータのための初期シードを生成することが可能である。図15は、図14に図示された半導体ドライブを利用するストレージを概略的に示すブロック図であり、図16は、図14に図示された半導体ドライブを利用するストレージサーバーを概略的に示すブロック図である。本発明の例示的な実施形態による半導体ドライブ4000は、ストレージを構成するのに使用され得る。図15に示したように、ストレージは図14で説明されたことと実質的に同様に構成される複数の半導体ドライブを包含する。本発明の例示的な実施形態による半導体ドライブ4000は、ストレージサーバーを構成するのに使用され得る。図16に示したように、ストレージサーバーは、図14で説明されたことと実質的に同様に構成される複数の半導体ドライブ4000及びストレージサーバーの全般的な動作を制御するためのサーバー4000Aを包含する。また、半導体ドライブ4000に格納されたデータに対する欠陥をリペアするために適用されるパリティー方式によるパリティー管理のためのRAID制御器4000Bがストレージサーバーに提供され得ることは容易に理解できる。図17乃至図19は、本発明の例示的な実施形態によるシステムを概略的に示す図面である。本発明の例示的な実施形態によるメモリ制御器及びフラッシュメモリ装置に構成される半導体ドライブがストレージに適用される場合、図17に示したように、システム6000は有線及び/又は無線でホストと通信するストレージ6100を包含する。本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブがストレージサーバーに適用される場合、図18に示したように、システム7000は有線、及び/又は無線でホストと通信するストレージサーバー7100、7200を包含する。また、図19に示したように、本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブはメールサーバー8100にも適用され得る。メールサーバー8100は、POP及びSMTP方式に連結されたメールデーモンを通じて使用者メールプログラムと通信し、メールサーバー8100はインターネット網を通じて通信する。図20乃至図24は、本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。図20は、本発明の例示的な実施形態によるフラッシュメモリ装置が使用されるセルラーフォンシステムcellularphonesystemを概略的に示すブロック図である。図20を参照すれば、携帯電話システムは、音を圧縮するか、或いは圧縮された音を復元するcompressionordecompressionADPCMコーデック回路9202、スピーカーspeaker9203、マイクロフォンmicrophone9204、デジタルデータを時分割マルチプレクシングするTDMA回路9206、無線信号のキャリヤー周波数carrierfrequencyをセッティングするPLL回路9210、無線信号を送信又は受信するためのRF回路9211等を包含できる。また、携帯電話システムは、様々な種類のメモリ装置を包含でき、例えば、携帯電話システムは不揮発性メモリ装置であるフラッシュメモリ装置9207、ROM9208、SRAM9209を包含できる。携帯電話システムのメモリ装置9207で、例えば、図1で説明されたフラッシュ揮発性メモリ装置が使用される。即ち、ランダムデータのための初期シードを生成することが可能である。ROM9208は、プログラムを格納でき、SRAM9209はシステムコントロールマイクロコンピューター9212のための作業領域として役割を果たすか、或いはデータを一時的に格納する。ここで、システムコントロールマイクロコンピューター9212はプロセッサーで、フラッシュメモリ装置9207の書込み動作及び読出し動作を制御することができる。図21は、本発明の例示的な実施形態によるフラッシュメモリ装置が使用されるメモリカードmemorycardの例示的な図面である。メモリカードは例えば、MMCカード、SDカード、マルチユーズmultiuseカード、マイクロSDカード、メモリスティック、コンパクトSDカード、IDカード、PCMCIAカード、SSDカード、チップカードchipcard、スマートカードsmartcard、USBカード等であり得る。図21を参照すれば、メモリカードは、外部とのインターフェイスを遂行するインターフェイス部9221、バッファメモリを有し、メモリカードの動作を制御するコントローラ9222、本発明の実施形態によるフラッシュメモリ装置9207を少なくとも1つ包含できる。フラッシュメモリ装置9207は、ランダムデータのための初期シードを生成するように構成されたフラッシュメモリ装置に構成される。コントローラ9222はプロセッサーで、フラッシュメモリ装置9207の書込み動作及び読出し動作を制御できる。具体的に、制御器9222はデータバスDATAとアドレスバスADDRESSを通じて不揮発性メモリ装置9207、インターフェイス9221とカップリングされている。図22は、本発明の例示的な実施形態によるフラッシュメモリ装置が使用されるデジタルスチールカメラdigitalstillcameraの例示的な図面である。図22を参照すれば、デジタルスチールカメラは、ボディー9301、スロット9302、レンズ9303、ディスプレイ部9308、シャッターボタン9312、ストロボstrobe9318等を含む。特に、スロット9308にはメモリカード9331が挿入され得、メモリカード9331は、ランダムデータのための初期シードを生成することが可能であるように構成された本発明の実施形態によるフラッシュメモリ装置9207を少なくとも1つ包含できる。メモリカード9331が接触形contacttypeである場合、メモリカード9331がスロット9308に挿入される時、メモリカード9331と回路基板の上の特定電気回路が電気的に接触するようになる。メモリカード9331が非接触形nonーcontacttypeである場合、無線信号を通じてメモリカード9331がアクセスされる。図23は、図22のメモリカードが使用される多様なシステムを説明する例示的な図面である。図23を参照すれば、メモリカード2331は、aビデオカメラ、bテレビジョン、cオーディオ装置、dゲーム装置、e電子音楽装置、f携帯電話、gコンピューター、hPDAPersonalDigitalAssistant、iボイスレコーダーvoicerecorder、jPCカード等に使用され得る。図24は、本発明の例示的な実施形態によるフラッシュメモリ装置が使用されるイメージセンサーimagesensorシステムの例示的な図面である。図24を参照すれば、イメージセンサーシステムは、イメージセンサー9332、入出力装置9336、RAM9348、CPU9344、本発明の例示的な実施形態によるフラッシュメモリ装置9354等を包含できる。フラッシュメモリ装置9354は、ランダムデータのための初期シードを生成できるように構成される。各構成要素、即ち、イメージセンサー9332、入出力装置9336、RAM9348、CPU9344、フラッシュメモリ装置9354はバス9352を通じて互に通信する。イメージセンサー9332はフォトゲート、フォトダイオード等のようなフォトセンシングphotosensing素子を包含できる。各々の構成要素は、プロセッサーと共に1つのチップで構成され得、プロセッサーと各々別個のチップで構成されることもあり得る。本発明の例示的な実施形態において、メモリセルは可変抵抗メモリセルで構成され、例示的な可変抵抗メモリセル及びそれを含むメモリ装置が特許文献1に開示され、この出願のレファレンスとして包含される。本発明の他の例示的な実施形態において、メモリセルは電荷格納層を有する多様なセル構造の中で1つを利用して具現され得る。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、複数のアレイが多層に積層されるスタックフラッシュ構造、ソース-ドレーンが無いフラッシュ構造、ピンタイプフラッシュ構造、等を包含する。電荷格納層で電荷トラップフラッシュ構造を有するメモリ装置が特許文献2、特許文献3、及び特許文献4に各々開示され、この出願のレファレンスとして包含される。ソース/ドレーンが無いフラッシュ構造は特許文献5に開示され、この出願のレファレンスとして包含される。本発明によるフラッシュメモリ装置及び/又はメモリ制御器は多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリ装置および/又はメモリコントローラは、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP等のようなパッケージを利用して実装され得る。本発明の範囲又は技術的思想を逸脱せずに本発明の構造が多様に修正や変更され得ることはこの分野に熟練された者に明確である。上述した内容を考慮して見る時、もし本発明の修正及び変更が下の請求項及び均等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと見なす。"