"素子分離膜により分離される素子領域を有する半導体基板と、前記素子領域上にゲート絶縁膜を介して設けられる第1導電層と、前記第1導電層上に設けられ、前記第1導電層上に開口を有するゲート間絶縁膜と、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第2導電層と、前記第1導電層上に設けられ、周囲の溝により前記第2導電層と分離され、前記ゲート間絶縁膜の前記開口を介して前記第1導電層と接続される第3導電層と、前記第1導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層とを具備することを特徴とする半導体装置。前記第2導電層は、前記開口を通るチャネル幅方向の断面において前記素子領域上に延在することを特徴とする請求項1に記載の半導体装置。前記開口を通るチャネル幅方向の断面において、前記第3導電層の断面積は前記第1導電層の断面積よりも小さいことを特徴とする請求項1または2に記載の半導体装置。複数のビット線とワード線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイを更に具備し、前記半導体装置は、前記メモリセルアレイのロウデコーダ、または前記メモリセルアレイのセンスアンプ側のビット線引き出し部に配置されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1導電層を形成する工程と、前記半導体基板中に、素子領域を囲む素子分離膜を形成する工程と、前記第1導電層上にゲート間絶縁膜を形成する工程と、前記素子領域上の前記ゲート間絶縁膜の一部を除去して前記浮遊ゲートを露出させる開口を形成する工程と、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって第2導電層を形成する工程と、前記素子領域上における前記第2導電層を少なくとも前記ゲート間絶縁膜上まで除去してトレンチを形成することにより、前記第2導電層から分離し、前記開口を介して前記浮遊ゲートと接続される第3導電層を形成する工程と、前記第1乃至第3導電層をマスクとして、前記素子領域中に不純物を導入させ、ソースまたはドレイン拡散層を形成する工程と、前記第1乃至第3導電層上を覆い前記トレンチ内部を埋め込む層間絶縁膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。前記トレンチは、前記開口を通るチャネル幅方向の断面において前記素子領域より内側に形成することを特徴とする請求項5に記載の半導体装置の製造方法。リーク電流の発生を防止でき、微細化に対して有利な半導体装置およびその製造方法を提供する。実施形態によれば、一態様に係る半導体装置は、素子分離膜により分離される素子領域を有する半導体基板と、前記素子領域上にゲート絶縁膜を介して設けられる第1導電層と、前記第1導電層および前記素子分離膜上に設けられ、前記第1導電層上に開口を有するゲート間絶縁膜と、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第2導電層と、前記第1導電層上に設けられ、周囲の溝により前記第2導電層と電気的に分離され、前記ゲート間絶縁膜の前記開口を介して前記第1導電層と接続される第3導電層と、前記第1導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層とを具備する。<作用効果>第2の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第2の実施形態に示したように、必要に応じ、ロウデコーダ12に限らず、センスアンプ側のビット線引き出し部などにも適用できることができる。[第3の実施形態シールド配線を備える一例]次に、図16を用い、第3の実施形態について説明する。この実施形態は、さらにシールド配線を備える一例に関する。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。<構成例>第3の実施形態に係る転送トランジスタTr0~Tr3の平面構成は、図16のように示される。図示するように、第3の実施形態は、チャネル長方向に隣接する転送トランジスタTr0,Tr2間、転送トランジスタTr1,Tr3間に、チャネル幅方向に沿ったシールド配線55を更に備える点で、上記第2の実施形態と相違する。断面構成は、上記第1の実施形態と同様であるため、詳細な説明を省略する。転送動作の際に、このシールド配線55に、所定のシールド電圧例えば、接地電源電圧0Vなどを与えることによって、フィールド反転を防止でき、これに伴うリーク電流を更に低減できる点で有利である。製造方法に関しては、転送トランジスタTr0~Tr3を製造した後、チャネル幅方向に沿ってCVD法によりポリシリコン等を形成し、シールド配線55をさらに形成すれば良い。その他は、上記第1の実施形態と実施的に同様であるため、詳細な説明を省略する。<作用効果>第3の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第3の実施形態では、シールド配線55を備える。シールド配線55に、所定のシールド電圧例えば、接地電源電圧0Vなどを与えることによって、フィールド反転を防止でき、これに伴うリーク電流を更に低減できる点で有利である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。STI...素子分離絶縁膜、AA...素子領域、33...ゲート絶縁膜、FG...浮遊ゲート第1導電層、IPD...ゲート間絶縁膜、CG1...第1制御ゲート第2導電層、CG2...第2制御ゲート第3導電層、36...トレンチ、38...ソースまたはドレイン拡散層、Doffset...オフセット領域。以下、実施形態について図面を参照して説明する。以下の説明においては、NAND型フラッシュメモリを一例として説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1実施形態]<1.構成例>1-1.全体構成まず、図1を用い、第1の実施形態に係る半導体装置の全体構成について説明する。ここでは、NAND型フラッシュメモリを一例に挙げる。図示するように、第1の実施形態に係るNAND型フラッシュメモリは、メモリセルアレイ11、ビット線制御回路12、カラムデコーダ13、データ入出力バッファ14、データ入出力端子15、ワード線制御回路16、制御回路17、および制御信号入力端子18を備える。メモリセルアレイ11は、ビット線およびワード線の交差位置にマトリックス状に配置される複数のメモリセルを備える複数のブロックBlockにより構成される。メモリセルアレイ11には、ワード線を制御するワード線制御回路16、ビット線を制御するビット制御回路12、制御回路17が電気的に接続される。ブロックBlockの構成例については、後述する。ビット線制御回路12は、ビット線を介してメモリセルアレイ11中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ11中のメモリセルの状態を検出するベリファイ読み出し。ビット線制御回路12は、ビット線を介してメモリセルアレイ11中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路12には、カラムデコーダ13、データ入出力バッファ14、制御回路17が電気的に接続される。ビット線制御回路12内には図示しないデータ記憶回路が設けられ、このデータ記憶回路は、カラムデコーダ13によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ14を介してデータ入出力端子15から外部へ出力される。データ入出力端子15は、例えば、NAND型フラッシュメモリ外部のホスト機器等に接続される。ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子15から出力されたデータを受ける。さらに、ホスト機器は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、および書き込みデータDTを出力する。データ入出力バッファ14を介して、ホスト機器からデータ入出力端子15に入力された上記書き込みデータDTが、カラムデコーダ13によって選択された上記データ記憶回路に供給される。一方、コマンドCMDおよびアドレスADDは、制御回路17に供給される。ワード線制御回路16は、メモリセルアレイ11中のワード線を選択し、選択されたワード線に図示しない電源電圧発生回路から与えられるデータ読み出し、データ書き込みあるいはデータ消去に必要な電圧を印加する。制御回路17は、このNAND型フラッシュメモリの動作全体を制御する。制御回路17は、上記メモリセルアレイ11、ビット線制御回路12、カラムデコーダ13、データ入出力バッファ14、ワード線制御回路16に電気的に接続され、上記構成回路は、制御回路17によって制御される。制御信号入力端子18は、制御回路17に電気的に接続され、外部の上記ホスト機器から制御信号入力端子18を介して入力されるALEアドレスラッチイネーブル信号等の制御信号によって制御回路17が制御される。ここで、上記ワード線制御回路16、ビット線制御回路12、カラムデコーダ13、制御回路17は、データ書き込み回路、データ読み出し回路、およびデータ消去回路を構成する。1-2.ワード線制御回路の構成例次に、図2を用いて、ワード線制御回路16の構成例について説明する。ここでは、図1中のメモリセルアレイ11の周辺の構成の一部について説明する。図示するように、本例に係るワード線制御回路16は、メモリセルアレイ11に電気的に接続されるロウデコーダ21およびドライバ回路22を備える。メモリセルアレイ11は、複数のビット線BL0~BL31とワード線WL0~WL31との交差位置に配置される複数のメモリセルMCを備える。メモリセルMCのそれぞれは、半導体基板上に順次積層される浮遊ゲートFGおよび制御ゲートCGを備え、浮遊ゲートFGと制御ゲートCGとの間は図示しないゲート間絶縁膜により電気的に絶縁される。メモリセルMCの電流経路が直列接続されNANDストリングNANDStringが構成される。ワード線方向の複数のメモリセルMCは、ページPageを構成する。本例に係るNAND型フラッシュメモリにおいては、このページPage単位で、データ読み出しおよびデータ書き込みが行われる。データ消去は、後述するブロックBlock単位で、一括して行われる。NANDストリングの電流経路の一端は、ソース線SLに接続され、他端はセンスアンプS/Aに接続される。ソース線SLは、ソース線ドライバSLDにより所定の電圧が与えられる。センスアンプS/Aにより、ビット線BL0~BL31の電位がセンスされ、メモリセルMCのデータが読み出される。ソース線ドライバSLDおよびセンスアンプS/Aは、図1中の上記ビット線制御回路12に配置される。ロウデコーダ21は、ブロックデコーダ26,転送トランジスタTBr0~TBr31を備える。ブロックデコーダ26は、制御回路17より入力されるブロックアドレスをデコードする。転送トランジスタTBr0~TBr31は、電流経路の一端がドライバ回路22からの制御信号SCG0~SCG31に接続され、他端がワード線WL0~WL31にそれぞれ接続される。転送トランジスタTBr0~TBr31は、ゲートに与えられるブロックデコーダ21の出力に応じて、データ書き込み、データ読み出し、またはデータ消去の際に、所定の選択電圧/非選択電圧を、ワード線WL0~WL31に転送して制御ゲートCGに与える。転送トランジスタTBr0~TBr31の詳細については、後述する。ドライバ回路22は、ページデコーダ27,CGドライバCGD0~CGD31を備える。ページデコーダ27は、制御回路17より入力されるページアドレスをデコードする。CGドライバCGD0~CGD31は、ページデコーダ27の出力に応じ、制御信号SCG0~SCG31を、ロウデコーダ21に出力する。1-3.ブロックBlockの構成例次に、図3を用いて、ブロックの構成例について説明する。ここでは、メモリセルアレイ11中の1つのブロックBlockを一例に挙げて説明する。また、本例の場合、このブロックBlock中のメモリセルは、一括して消去される。即ち、ブロックはデータ消去単位である。ブロックBlockは、WL方向に配置される複数のNANDストリングNANDStringを備える。NANDストリングNANDStringは、電流経路が直列接続される32個のメモリセルMCと、電流経路の一端および他端に接続される選択トランジスタS1、S2から構成される。本例では、NANDストリングは、32個のメモリセルMCから構成されるが、8個、16個、64個等の2つ以上のメモリセルから構成されていればよく、特に、32個に限定されるというものではない。選択トランジスタS1の電流経路の一端はソース線SLに接続され、選択トランジスタS2の電流経路の一端はビット線BL0~BL31に接続される。ワード線WLは、WL方向に延び、WL方向の複数のメモリセルMCの制御ゲートCGに共通に接続される。セレクトゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1のゲートに共通に接続される。セレクトゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2のゲートに共通に接続される。1-4.転送トランジスタの構成例次に、図4乃至図6用いて、転送トランジスタの構成例について説明する。ここでは、図2のロウデコーダ21中の転送トランジスタBTr0~BTr3を一例に挙げる。1-4-1.平面構成図4は、転送トランジスタBTr0~BTr3を模式的に示す平面図である。図示するように、半導体基板の主表面上に、素子分離膜STIShallowTrenchIsolationにより分離された素子領域AAActiveAreaがチャネル長方向に延在して設けられる。高耐圧系トランジスタである転送トランジスタBTr0~BTr3は、素子領域AA上に配置される。転送トランジスタBTr0~BTr3は、ゲート絶縁膜上に設けられる制御ゲートCG1,CG2第1,第2制御ゲート、ソースまたはドレイン拡散層38,コンタクト配線35,CS,層間絶縁膜37を備える。第1制御ゲート第2導電層CG1は、チャネル幅方向に沿って、素子領域AA上および素子分離膜STI上にわたって配置される。そのため、制御ゲートCG1は、チャネル幅方向に隣接する図中の転送トランジスタBTr0,BTr1で共有される。また、制御ゲートCG1は、チャネル幅方向に隣接する図中の転送トランジスタ転送トランジスタBTr2,BTr3で共有される。制御ゲートCG1の外周は、素子領域AAや素子分離膜STIと交差するように設けられる。一方、制御ゲートCG1は素子領域AAと交差する位置毎に内周を持つ。第2制御ゲート第3導電層CG2は、制御ゲートCG1の内周側に形成された層間絶縁膜37に囲まれて配置される。そのため、制御ゲートCG2は、制御ゲートCG1と孤立して、電気的に分離される。制御ゲートCG2は、図示しないその下の浮遊ゲート第1導電層と電気的に接続される。ソースまたはドレイン拡散層38は、素子領域AAの半導体基板中に、チャネル長方向に制御ゲートCG1,CG2を挟むように隔離して設けられる。ソースまたはドレイン拡散層38は、転送トランジスタBTr0~BTr3の電流経路として機能する。ソースまたはドレイン拡散層38の一方は、チャネル長方向に隣接する図中の転送トランジスタBTr0,BTr2、転送トランジスタBTr1,BTr3で共有される。コンタクト配線35は、制御ゲート第2制御ゲートCG2上に設けられる。コンタクト配線CSは、ソースまたはドレイン拡散層38上に設けられる。層間絶縁膜37は、転送トランジスタBTr0~BTr3上を覆うように設けられる。1-4-2.断面構成図5は、図4中のV-V線に沿った断面図である。図6は、図4中のVI-VI線に沿った断面図である。図示するように、転送トランジスタBTr0、BTr1は、半導体基板Sisub31上に、ゲート絶縁膜33を介して設けられる、浮遊ゲートFG、ゲート絶間縁膜IPD、制御ゲートCG1,CG2を備える。また、素子分離膜STIの界面には、バリア膜32が設けられる。浮遊ゲートFG第1導電層は、素子領域AAにおいて、ゲート絶縁膜33上に設けられる。制御ゲート第2導電層CG1は、チャネル幅方向に沿って、素子領域AA上および素子分離膜STI上にわたって配置される。制御ゲートCG1は、バリア膜32から素子領域AA方向に延在されるオフセット領域Doffsetを有する。そのため、制御ゲートCG1は、開口EIを通るチャネル幅方向の断面において素子領域AA上に延在して設けられる。制御ゲート第3導電層CG2は、上記のように、制御ゲートCG2の周囲をゲート間絶縁膜IPDが貫通するまでエッチングすることにより形成したトレンチお堀36中に層間絶縁膜37が埋め込まれることにより、制御ゲートCG1から孤立して電気的に分離される。制御ゲートCG2は、中央近傍に形成されるゲート間絶縁膜IPDのエッチング部分EIEtchingInterpolyを介して、その下の浮遊ゲートFGと電気的に接続される。本実施形態においては、島状に孤立した制御ゲートCG2に与えるゲート電位を制御し、トレンチ36の外の制御ゲートGC1の電位を固定することができるため、リーク電流を防止することができる。詳細については、後述する。なお、開口EIを通るチャネル幅方向の断面において、制御ゲートCG2の幅は浮遊ゲートFGの幅よりも小さい。また、開口EIを通るチャネル幅方向の断面において、制御ゲートCG2の断面積は浮遊ゲートFGの断面積よりも小さい。トレンチ36は、例えば、その外周がバリア膜32よりも狭く素子領域AA側になるように設けられることがリーク電流低減の観点から望ましい。内周については、ゲート間絶縁膜IPDのエッチング部分EIを囲むことがトレンチ形成の加工容易性の観点から望ましい。なお、トレンチ36は、本例のように、必ずしもゲート間絶縁膜IPDを貫通させる必要はない。例えば、トレンチ36の深さは、少なくともゲート間絶縁膜IPD上またはゲート間絶縁膜IPD中に達する深さ等であれば良い。トレンチ36により、制御ゲートCG1と制御ゲートCG2とが電気的に分離されれば良い。コンタクト配線35は、制御ゲートCG2上に設けられ、制御ゲートCG2に接続される。ゲート絶縁膜IPDは、浮遊ゲートFGと、制御ゲートCG1,CG2との間に設けられ、中央近傍にエッチング部分EIEtchingInterpolySiが形成される。エッチング部分EIにより、浮遊ゲートFGと制御ゲートCG2とが電気的に接続される。ソースまたはドレイン拡散層38は、チャネル長方向に沿って、半導体基板31中に、浮遊ゲートFGおよび制御ゲートCG1,CG2を挟むように隔離して設けられる。コンタクト配線CSは、ソースまたはドレイン拡散層38上に設けられ、ワード線と転送電位とを電気的に接続する。バリア膜32は、STI内の不純物の拡散を抑えるために、必要に応じて形成される。<2.転送動作>2-1.ブロック選択時次に、図7を用い、第1の実施形態に係る半導体装置のブロック選択時における転送動作について説明する。ここでは、図5に示した構成BTr0,BTr1を一例に挙げる。ブロックBlock選択時における選択電圧Vselectを転送する際の電圧関係は、図7のように示される。図示するように、制御ゲートCG1には制御ゲートCG2の電位を固定し反転防止のためのシールド電圧本例では、0Vが与えられ、制御ゲートCG2には選択電圧Vselectが与えられる。この電圧関係のように、制御ゲートCG1,CG2に独立した電圧を印加できるため、チャネル幅方向に素子分離膜STIを超えて発生するフィールド反転に伴うリーク電流Ileak1を低減することができる。加えて、第1の実施形態に係る制御ゲートCG1は、バリア膜32から素子領域AA方向に伸びたオフセット領域Doffsetを有する。そのため、制御ゲートCG1に与えられるシールド電圧0Vの影響を、図中の破線で囲って示す素子分離膜STIの端部39にも大きく与えることができる。その結果、ブロック選択時においては、フィールド反転に伴うリーク電流Ileak1を低減することができる。2-2.ブロック非選択時次に、図8乃至図10用い、第1の実施形態に係る半導体装置のブロック非選択時における転送動作について説明する。ここでは、図4に示した構成BTr0~BTr3を一例に挙げる。ブロックBlock非選択時における電圧関係は、図8のように示される。非選択時においては、図中に破線で示すチャネル長方向に沿った素子分離膜STI端に、寄生トランジスタにより発生するリーク電流Ileak2を抑制できるものである。図示するように、コンタクト配線CSにはソース電圧Vs,ドレイン電圧Vsが与えられ、制御電極CG1,CG2にはそれぞれ電圧VCG1,VFGVCG2が与えられるとする。この電圧関係を示す等価回路は、図9のように示される。ここで、図中の制御電極制御ゲートCG1VCG1に与える電圧をV1,V2,V3V1<V2<V3と変化させたときのドレイン電流Idについて、図10に示す結果を得た。図示するように、制御電極VCG1に与える電圧をV1,V2,V3V1<V2<V3と変化させると、転送トランジスタのドレイン電流Idが増大している。即ち、換言すれば、より小さい電圧V1例えば、第1の実施形態では、接地電源電圧0V程度を印加することにより、ドレイン電圧Idを減少できることが分かる。その結果、ブロック非選択時において、チャネル長方向に沿った素子分離膜STI端に、寄生トランジスタにより発生するリーク電流Ileak2を低減することができる。<3.製造方法>次に、図11乃至図14を用い、第1の実施形態に係る半導体装置の製造方法について説明する。ここでは、メモリセルアレイ11中のメモリセルMCおよび転送トランジスタ構成BTr0を一例に挙げる。図中aはメモリセルアレイ11中のNANDストリングのメモリセルMCであり、bはチャネル長方向における転送トランジスタBTr0Lであり、cはチャネル幅方向における転送トランジスタBTr0Wである。まず、図11a~cに示すように、半導体基板31上に、例えば、熱酸化法等を用いて、シリコン酸化SiO2膜を形成し、ゲート絶縁膜33を形成する。続いて、ゲート絶縁膜33上に、例えば、CVDChemicalVaporDeposition等を用いて、ポリシリコンPolySi等を堆積させ、浮遊ゲートFGを形成する。続いて、素子分離領域における半導体基板31に、例えば、RIEReactiveIonEtching法等を用いてトレンチを形成し、そのトレンチ内にバリア膜例えばシリコン酸化SiO232を形成する。続いて、トレンチ内におけるバリア膜32上に、例えば、シリコン酸化SiO2膜等を埋め込んで素子分離膜STIを形成する。続いて、浮遊ゲートFG上に、例えば、CVD法を用いて、順次、シリコン酸化SiO2膜,シリコン窒化SiN膜、シリコン酸化SiO2膜の三層からなるONO構造を形成し、ゲート間絶縁膜IPDを形成する。続いて、メモリセルアレイ11においてNANDストリングの図示しない選択トランジスタS1,S2および転送トランジスタBTr0のゲート構造の中央のゲート間絶縁膜IPDを、例えば、RIE法等を用いてエッチングしてEI部分を形成し、浮遊ゲートFGを露出させる。続いて、同様にして、例えば、CVD等を用いて、ポリシリコンPolySi等を堆積させ、メモリセルMCおよび転送トランジスタBTr0の制御ゲートCGを形成する。続いて、図12a~cに示すように、メモリセルアレイ11上および転送トランジスタBTr0上に、フォトレジスト41を塗布する。そして、転送トランジスタBTr0におけるフォトレジスト41に露光および現像を行って、制御ゲートCG2を囲むお堀トレンチ36を形成する。このトレンチ36は、例えば、その外周がバリア膜32よりも狭く素子領域AA側になるように形成する。ここで、その内周がゲート間絶縁膜IPDのエッチング部分EIを囲むように形成すると、トレンチ36のエッチングがトレンチ36内で均一に形成しやすい。さらに、この際、バリア膜32から素子領域AA方向に延在する上記オフセット領域Doffsetを有するように、フォトレジスト41の露光および現像の条件を選択し、開口を形成する。続いて、パターニングされたフォトレジスト41をマスクとして、例えば、RIE法等を用いて、ゲート間絶縁膜IPDを貫通し浮遊ゲートFGの深さまでエッチングを行い、トレンチ36を形成する。なお、このエッチング工程において、ゲート間絶縁膜IPDを貫通させることは、必須でない。例えば、エッチング工程において形成させるトレンチ36の深さは、少なくともゲート間絶縁膜IPD上またはゲート間絶縁膜IPD中に達する深さ等であれば良い。トレンチ36により、制御ゲートCG2と制御ゲートCG1とを電気的に分離できれば良いからである。続いて、図13a~cに示すように、メモリセルアレイ11上および転送トランジスタBTr0上に形成したフォトレジストを剥離する。続いて、図14a~cに示すように、メモリセルMCおよび転送トランジスタBTr0のゲートをマスクとして、例えば、イオン注入法等により不純物を導入させ、半導体基板31中にソースまたはドレイン拡散層38,40を形成する。続いて、メモリセルMC上および転送トランジスタBTr0上を覆うように、例えば、CVD法を用いてシリコン酸化SiO2膜等を堆積させ、トレンチ36内部を埋め込み層間絶縁膜37を形成する。続いて、制御ゲートCG2上にコンタクト配線35を形成し、ソースまたはドレイン拡散層38上にコンタクト配線CSを形成し、上記構成を製造する。<4.作用効果>第1の実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記1および2の効果が得られる。1リーク電流の発生を防止でき、微細化に対して有利である。上記のように、第1の実施形態では、転送トランジスタが、周囲が切り取られたトレンチ堀36により、第1制御ゲートCG1と孤立して電気的に分離される島状の第2制御ゲート第3導電層CG2を具備する。この第2制御ゲートCG2は、ゲート間絶縁膜の開口EIを介して、その下の浮遊ゲートFG第1導電層と接続される。上記制御ゲートCG2に与えるゲート電位を制御することにより、トレンチ36の外側の制御ゲートGC1の電位を固定することができるため、リーク電流を防止することができる点で有利である。例えば、ブロック選択時では、図7に示したように、制御ゲートCG1,CG2に独立した電圧を印加できるため、チャネル幅方向に素子分離膜STIを超えて発生するフィールド反転に伴うリーク電流Ileakを低減することができる。加えて、制御ゲートCG1は、バリア膜32からチャネル幅方向における断面において素子領域AA側に延在されるオフセット領域Doffsetを有する。そのため、制御ゲートCG1に与えられるシールド電圧0Vの影響を、図中の破線で囲って示す素子分離膜STIの端部39にも大きく与えることができる。その結果、ブロック選択時においては、フィールド反転に伴うリーク電流Ileak1を低減することができる。さらに、例えば、ブロック非選択時でも、図8乃至図10に示したように、チャネル長方向に沿って素子分離膜STI端に、寄生トランジスタにより発生するリーク電流Ileak2を抑制することができる。加えて、第1の実施形態では、上記リーク電流を防止するために、独立にシールド配線などを配置する必要がない。そのため、チャネル幅方向およびチャネル長方向の転送トランジスタBTr間の間隔をより狭めることできる点で、微細化に対しても有利である。2製造コストの低減に対して有利である。上記図12に示したように、第1の実施形態では、制御ゲートCG2を形成する際には、制御ゲートCG2の周囲を囲むトレンチ36に対応する位置に開口を形成するようにフォトレジスト41のマスクパターンを形成するだけで良い。そのため、例えば、リーク電流を低減するために、転送トランジスタ間にシールドゲートなどを別途形成する必要もなく、製造コストの低減に対して有利であると言える。[第2の実施形態センスアンプ側に配置される一例]次に、図15を用い、第2の実施形態について説明する。この実施形態は、センスアンプ側のビット線引き出し部に配置される一例である。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<構成例>第2の実施形態に係る転送トランジスタTr0~Tr3の平面構成は、図15のように示される。図示する転送トランジスタTr0~Tr3は、センスアンプ側のビット線引き出し部、例えば、図2中のセンスアンプS/Aとメモリセルアレイ11との間のビット線BL0~BL31とを接続する部分に適用される場合を示す。かかるセンスアンプ側のビット線引き出し部においても、比較的高電圧が与えられ、ビット線を引き出すためのコンタクト配線の密度が高いため、上記のような構成が有効である。図示するように、第2の実施形態では、チャネル長方向に隣接する転送トランジスタTr0,Tr2間、転送トランジスタTr1,Tr3間において、ソースまたはドレイン拡散層38が独立に設けられ共有されていない点で、上記第1の実施形態と相違する。図中の転送トランジスタTr0におけるコンタクト配線CS1はメモリセルアレイ11側ビット線側に電気的に接続され、コンタクト配線CS2はセンスアンプ側S/A側に電気的に接続される。断面構成は、上記第1の実施形態と同様であるため、詳細な説明を省略する。転送動作および製造方法に関しても上記第1の実施形態と実施的に同様であるため、詳細な説明を省略する。<作用効果>第2の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第2の実施形態に示したように、必要に応じ、ロウデコーダ12に限らず、センスアンプ側のビット線引き出し部などにも適用できることができる。[第3の実施形態シールド配線を備える一例]次に、図16を用い、第3の実施形態について説明する。この実施形態は、さらにシールド配線を備える一例に関する。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。<構成例>第3の実施形態に係る転送トランジスタTr0~Tr3の平面構成は、図16のように示される。図示するように、第3の実施形態は、チャネル長方向に隣接する転送トランジスタTr0,Tr2間、転送トランジスタTr1,Tr3間に、チャネル幅方向に沿ったシールド配線55を更に備える点で、上記第2の実施形態と相違する。断面構成は、上記第1の実施形態と同様であるため、詳細な説明を省略する。転送動作の際に、このシールド配線55に、所定のシールド電圧例えば、接地電源電圧0Vなどを与えることによって、フィールド反転を防止でき、これに伴うリーク電流を更に低減できる点で有利である。製造方法に関しては、転送トランジスタTr0~Tr3を製造した後、チャネル幅方向に沿ってCVD法によりポリシリコン等を形成し、シールド配線55をさらに形成すれば良い。その他は、上記第1の実施形態と実施的に同様であるため、詳細な説明を省略する。<作用効果>第3の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第3の実施形態では、シールド配線55を備える。シールド配線55に、所定のシールド電圧例えば、接地電源電圧0Vなどを与えることによって、フィールド反転を防止でき、これに伴うリーク電流を更に低減できる点で有利である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"