"酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタと、をそれぞれ有する複数のメモリセルと、前記複数のメモリセルを駆動する駆動回路と、前記駆動回路に供給する複数の電位を生成する電位生成回路と、を有し、前記駆動回路は、前記複数のメモリセルのそれぞれに書き込むデータを保持するデータバッファと、前記データバッファに保持された前記データに基づいて前記複数のメモリセルのそれぞれに前記複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、前記メモリセルに書き込まれた前記データを読み出す読み出し回路と、読み出された前記データと、前記データバッファに保持された前記データとが一致するか否かをベリファイするベリファイ回路と、を有し、読み出された前記データと、前記データバッファに保持された前記データとが一致したメモリセルでは、書き込み電位が前記一の電位に決定され、読み出された前記データと、前記データバッファに保持された前記データとが一致しないメモリセルでは、書き込み電位が前記複数の電位のうちの別の一の電位に変更されることを特徴とする半導体装置。酸化物半導体を用いたトランジスタおよび酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する複数のメモリセルと、データバッファ、書き込み回路、読み出し回路およびベリファイ回路を有する駆動回路と、複数の電位を生成する電位生成回路と、を有し、前記データバッファは、前記書き込み回路に電気的に接続され、前記書き込み回路は、複数の第1の信号線を介して前記電位生成回路に電気的に接続され、前記書き込み回路は、第2の信号線を介して前記複数のメモリセルのそれぞれに電気的に接続され、前記読み出し回路は、第3の信号線を介して前記複数のメモリセルのそれぞれに電気的に接続され、前記ベリファイ回路は、前記読み出し回路、前記データバッファおよび前記書き込み回路に電気的に接続され、前記酸化物半導体を用いたトランジスタのソースまたはドレインの一方は、前記酸化物半導体以外の材料を用いたトランジスタのゲートに電気的に接続され、前記第2の信号線は、前記複数のメモリセルがそれぞれ有する前記酸化物半導体を用いたトランジスタのソースまたはドレインの他方に電気的に接続され、前記第3の信号線は、前記複数のメモリセルがそれぞれ有する前記酸化物半導体以外の材料を用いたトランジスタのソースまたはドレインの一方に電気的に接続されていることを特徴とする半導体装置。請求項1または2において、前記電位生成回路で生成される前記複数の電位の大きさはそれぞれ異なっていることを特徴とする半導体装置。請求項1において、前記酸化物半導体を用いたトランジスタのソースまたはドレインの一方は、前記酸化物半導体以外の材料を用いたトランジスタのゲートに電気的に接続されていることを特徴とする半導体装置。請求項1において、前記書き込み回路は、前記複数のメモリセルがそれぞれ有する前記酸化物半導体を用いたトランジスタのソースまたはドレインの他方に電気的に接続され、前記読み出し回路は、前記複数のメモリセルがそれぞれ有する前記酸化物半導体以外の材料を用いたトランジスタのソースまたはドレインの一方に電気的に接続されていることを特徴とする半導体装置。請求項2において、前記データバッファは、前記複数のメモリセルのそれぞれに書き込むデータを保持する機能を有し、前記書き込み回路は、前記データバッファに保持された前記データに基づいて、前記複数のメモリセルのそれぞれに前記複数の電位のうちいずれか一の電位をデータとして書き込む機能を有し、前記読み出し回路は、前記メモリセルに書き込まれた前記データを読み出す機能を有し、前記ベリファイ回路は、読み出された前記データと、前記データバッファに保持された前記データとが一致するか否かをベリファイする機能を有することを特徴とする半導体装置。請求項6において、読み出された前記データと、前記データバッファに保持された前記データとが一致した前記メモリセルでは、書き込み電位が前記一の電位に決定され、読み出された前記データと、前記データバッファに保持された前記データとが一致しない前記メモリセルでは、書き込み電位が前記複数の電位のうちの別の一の電位に変更されることを特徴とする半導体装置。請求項1乃至7のいずれか一項において、前記複数のメモリセルのしきい値電圧は、ばらつきを有することを特徴とする半導体装置。請求項1乃至8のいずれか一項において、前記酸化物半導体以外の材料を用いたトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域を有することを特徴とする半導体装置。請求項1乃至9のいずれか一項において、前記酸化物半導体は、In、GaおよびZnを含んでいる酸化物半導体材料を有することを特徴とする半導体装置。酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタと、をそれぞれ有する複数のメモリセルを有し、前記複数のメモリセルのそれぞれに書き込むデータを保持し、保持された前記データに基づいて前記複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込み、前記メモリセルに書き込まれた前記データを読み出し、読み出された前記データと、データバッファに保持された前記データとが一致するか否かをベリファイし、読み出された前記データと、前記データバッファに保持された前記データとが一致した前記メモリセルでは、書き込み電位が前記一の電位に決定され、読み出された前記データと、前記データバッファに保持された前記データとが一致しない前記メモリセルでは、書き込み電位が前記複数の電位のうちの別の一の電位に変更されることを特徴とする半導体装置の駆動方法。請求項11において、読み出された前記データと、前記データバッファに保持された前記データとが一致しない前記メモリセルの書き込み電位が前記別の一の電位に変更された後、再度書き込み、読み出し、およびベリファイが行われ、当該ベリファイ後に、読み出された前記データと、前記データバッファに保持された前記データとが一致した前記メモリセルでは、書き込み電位が前記別の一の電位に決定され、読み出された前記データと、前記データバッファに保持された前記データとが一致しない前記メモリセルでは、書き込み電位が前記複数の電位のうちのさらに別の一の電位に変更されることを特徴とする半導体装置の駆動方法。上述の問題に加え、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位メモリセルのしきい値電圧ともいうにもばらつきが生じる。メモリセルの動作電圧を決定する際、このメモリセルのしきい値電圧のばらつきを考慮しないと、動作エラーが生じるおそれがあった。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。また、メモリセルを多値化する場合にも動作電圧は増大するので、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに記憶容量を増大することは難しかった。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置およびその駆動方法を提供することを目的の一とする。さらには、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき分布幅を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することを目的の一とする。開示する発明の一態様では、酸化物半導体を用いて半導体装置を構成する。特に、高純度化された酸化物半導体を用いる。酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。また、高純度化された酸化物半導体を用いる場合には、その程度はより顕著であり、極めて長期間にわたって情報を保持することが可能になる。開示する発明の一態様では、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、を有し、駆動回路は、複数のメモリセルのそれぞれに書き込むデータを保持するデータバッファと、データバッファに保持されたデータに基づいて複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有し、データが一致したメモリセルでは、書き込み電位が上記一の電位に決定され、データが一致しないメモリセルでは、書き込み電位が複数の電位のうちの別の一の電位に変更される半導体装置である。開示する発明の一態様では、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルを有し、複数のメモリセルのそれぞれに書き込むデータを保持し、保持されたデータに基づいて複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込み、メモリセルに書き込まれたデータを読み出し、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイし、データが一致したメモリセルでは、書き込み電位が上記一の電位に決定され、データが一致しないメモリセルでは、書き込み電位が複数の電位のうちの別の一の電位に変更される半導体装置の駆動方法である。開示する発明の一態様では、酸化物半導体を用いたトランジスタおよび酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する複数のメモリセルと、データバッファ、書き込み回路、読み出し回路およびベリファイ回路を有する駆動回路と、複数の電位を生成する電位生成回路と、を有し、データバッファは、書き込み回路に電気的に接続され、書き込み回路は、複数の第1の信号線を介して電位生成回路に電気的に接続され、書き込み回路は、第2の信号線を介して複数のメモリセルのそれぞれに電気的に接続され、読み出し回路は、第3の信号線を介して複数のメモリセルのそれぞれに電気的に接続され、ベリファイ回路は、読み出し回路、データバッファおよび書き込み回路に電気的に接続される半導体装置である。上記構成において、電位生成回路で生成される複数の電位の大きさはそれぞれ異なっている。電位生成回路で生成される大きさの異なる複数の電位のそれぞれが、複数の第1の信号線のいずれかに供給され、書き込み回路に供給される。電位生成回路で生成される複数の電位には、同じデータを書き込む複数の電位が含まれている。例えば、電位生成回路で生成される複数の電位には、少なくとも一つの低電位側の電位と、複数の高電位側の電位とが含まれており、当該複数の高電位側の電位には、同じデータを書き込む複数の電位が含まれる構成とすることができる。上記構成において、複数のメモリセルのそれぞれにおいて、酸化物半導体を用いたトランジスタのソースまたはドレインの一方は、酸化物半導体以外の材料を用いたトランジスタのゲートに電気的に接続されている。上記構成において、書き込み回路または第2の信号線は、複数のメモリセルがそれぞれ有する酸化物半導体を用いたトランジスタのソースまたはドレインの他方に電気的に接続されている。読み出し回路または第3の信号線は、複数のメモリセルがそれぞれ有する酸化物半導体以外の材料を用いたトランジスタのソースまたはドレインの一方に電気的に接続されている。上記構成において、データバッファは、複数のメモリセルのそれぞれに書き込むデータを保持する機能を有する。書き込み回路は、データバッファに保持されたデータに基づいて、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む機能を有する。読み出し回路は、メモリセルに書き込まれたデータを読み出す機能を有する。ベリファイ回路は、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイする機能を有する。上記構成において、読み出されたデータと、データバッファに保持されたデータとが一致したメモリセルでは、書き込み電位が上記一の電位に決定される。読み出されたデータと、データバッファに保持されたデータとが一致しないメモリセルでは、書き込み電位が複数の電位のうちの別の一の電位に変更される。上記構成において、データが一致しないメモリセルの書き込み電位が別の一の電位に変更された後、再度書き込み、読み出し、ベリファイが行われる。このベリファイ後に、データが一致したメモリセルでは、書き込み電位が上記別の一の電位に決定され、データが一致しないメモリセルでは、書き込み電位が複数の電位のうちのさらに別の一の電位に変更される。このようにして、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。上記構成において、ベリファイ回路にて複数のメモリセルの全てのデータが、データバッファに保持されたデータと一致すると、書き込み動作が終了する。または、書き込み、読み出し、ベリファイを所定の回数行うことで、書き込み動作を終了させてもよい。上記構成において、複数のメモリセルのしきい値電圧は、ばらつき分布幅を有する場合がある。その場合、しきい値電圧が最小Vth_minであるメモリセルとしきい値電圧が最大Vth_maxであるメモリセルとでは、書き込み電位として決定される電位が異なる場合がある。しきい値電圧が最小Vth_minであるメモリセルへの書き込み電位として決定される電位は、電位生成回路にて生成される複数の電位のなかで、同じデータを書き込む複数の電位のうち最小の電位以上の大きさであることが好ましい。また、しきい値電圧が最大Vth_maxであるメモリセルへの書き込み電位として決定される電位は、電位生成回路にて生成される複数の電位のうち最大の電位以下の大きさであることが好ましい。逆に言うと、電位生成回路にて生成される複数の電位のなかで、同じデータを書き込む複数の電位のうち最小の電位は、しきい値電圧が最小Vth_minであるメモリセルへの書き込み電位として決定される電位以下の大きさであることが好ましい。また、電位生成回路にて生成される複数の電位のうち最大の電位は、しきい値電圧が最大Vth_maxであるメモリセルへの書き込み電位として決定される電位以上の大きさであることが好ましい。上記構成において、酸化物半導体以外の材料を用いたトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域を有することが好ましい。なお、半導体材料を含む基板は、単結晶半導体基板またはSOI基板とすることが好ましい。また、半導体材料を含む基板の半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、In、GaおよびZnを含んでなる酸化物半導体材料を有することが好ましい。なお、上記において、酸化物半導体を用いてトランジスタを構成する場合を示したが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下という用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下という用語は説明の便宜のために用いる表現に過ぎない。また、本明細書等において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインという用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、たとえ電力の供給がない場合であっても、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき分布幅を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供することができる。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子やホールの注入や、フローティングゲートからの電子やホールの引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成および動作について、図1乃至図4を参照して説明する。図1は、メモリセルを有する半導体装置のブロック図の一例である。半導体装置は、複数のメモリセル202と、駆動回路201と、電位生成回路203と、を有する。駆動回路201は、データバッファ212と、書き込み回路211と、読み出し回路214と、ベリファイ回路213と、を有する。複数のメモリセル202はそれぞれ、酸化物半導体を用いたトランジスタ図示せずと、酸化物半導体以外の材料を用いたトランジスタ図示せずとを有する。また、半導体装置は、入出力信号I/Oを与える配線データ入出力線ともいう、読み出し信号READを与える配線、書き込み信号WRITEを与える配線を有する。駆動回路201は、複数のメモリセル202の各列に設けられている。データバッファ212は、書き込み回路211に電気的に接続されている。書き込み回路211は、複数の第1の信号線221を介して電位生成回路203に電気的に接続されている。書き込み回路211は、第2の信号線222を介して複数のメモリセル202のそれぞれに電気的に接続されている。読み出し回路214は、第3の信号線223を介して複数のメモリセル202のそれぞれに電気的に接続されている。ベリファイ回路213は、読み出し回路214、データバッファ212および書き込み回路211に電気的に接続されている。駆動回路201は、複数のメモリセルを駆動する機能を有する。電位生成回路203は、複数の電位V0、V1、V2、...Vjjは2以上の整数を生成する機能を有する。電位生成回路203で生成される複数の電位V0、V1、V2、...Vjの大きさはそれぞれ異なっている。電位生成回路203で生成される大きさの異なる複数の電位V0、V1、V2、...Vjのそれぞれが、複数の第1の信号線221のいずれかに供給され、書き込み回路211に供給される。データバッファ212は、複数のメモリセル202のそれぞれに書き込むデータを保持する機能を有する。書き込み回路211は、データバッファ212に保持されたデータに基づいて、複数のメモリセル202のそれぞれに、電位生成回路203で生成される複数の電位のうちいずれか一の電位例えば、V1をデータとして書き込む機能を有する。読み出し回路214は、メモリセル202に書き込まれたデータを読み出す機能を有する。ベリファイ回路213は、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータとが一致するか否かをベリファイする機能を有する。読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータとが一致したメモリセル202では、書き込み電位が上記一の電位例えば、V1に決定される。読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータとが一致しないメモリセル202では、書き込み電位が電位生成回路203で生成される複数の電位のうちの別の一の電位例えば、V2に変更される。読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータとが一致しないメモリセル202では、書き込み電位が別の一の電位例えば、V2に変更された後、再度書き込み、読み出し、ベリファイが行われる。このベリファイ後に、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータとが一致したメモリセル202では、書き込み電位が上記別の一の電位例えば、V2に決定される。また、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータとが一致しないメモリセル202では、書き込み電位が複数の電位のうちのさらに別の一の電位例えば、Vjに変更される。このようにして、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。ベリファイ回路213にて複数のメモリセル202の全てのデータが、データバッファ212に保持されたデータと一致すると、書き込み動作が終了する。または、書き込み、読み出し、ベリファイを所定の回数例えば、j回行うことで、書き込み動作を終了させてもよい。上記において、メモリセル202を構成するトランジスタのしきい値電圧のばらつきなどに起因して、複数のメモリセル202それぞれを動作するために必要な電位メモリセルのしきい値電圧ともいうは、ばらつき分布幅を有する場合がある。複数のメモリセル202のしきい値電圧がばらつき分布幅を有する場合に、複数のデータ0のメモリセル202にデータ1を書き込む手順の一例を図2A乃至図2D、図3A乃至図3Dに示す。なお、電位生成回路203で生成される複数の電位V0、V1、V2、...Vjのうち、電位V0例えば、接地電位はデータ0を書き込む電位であり、電位V1、V2、...Vjはデータ1を書き込む電位である。図2Aは、メモリセル数Nを横軸にとり、メモリセル202のしきい値電圧Vthを縦軸にとり、複数のメモリセル202のしきい値電圧Vthの分布を示したグラフである。図2Aには、書き込み前データ0の分布と書き込み後のしきい値電圧Vthの分布とを示している。矢印の前が書き込み前データ0のしきい値電圧Vthの分布であり、矢印の後が書き込み後のしきい値電圧Vthの分布である。また、書き込みに用いた電位の大きさV=V1を矢印の横に示している。図2Aに示すように、電位生成回路203で生成される複数の電位V0、V1、V2、...Vjのうち一の電位ここではV1を書き込み電位として用いて複数のメモリセル202に書き込み書き込み-1とするを行う。すると、書き込み前データ0のしきい値電圧Vthの分布から書き込み後のしきい値電圧Vthの分布に変化する。次に、図2Bに示すように、書き込み-1を行ったメモリセル202に書き込まれたデータを読み出し回路214で読み出し、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致するか否かをベリファイベリファイ-1とするする。ベリファイ-1において、読み出し回路214で読み出されるデータは、メモリセル202のしきい値電圧Vthが、ある電圧Vaより上であればデータ0となり、メモリセル202のしきい値電圧VthがVa以下であればデータ1となる。つまり、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致するベリファイOKともいう範囲は、図2BのD1で示す範囲となる。図2BのD1で示す範囲にある即ち、ベリファイOKとなるメモリセル202では、書き込み電位として電位V1を用いたときに、データ1を得ることができる。したがって、図2BのD1で示す範囲にある即ち、ベリファイOKとなるメモリセル202では、書き込み電位が上記一の電位V1に決定される。また、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致しないベリファイNGともいう範囲は、図2BのD2で示す範囲となる。この図2BのD2で示す範囲にある即ち、ベリファイNGとなるメモリセル202では、書き込み電位として電位V1を用いたときに、データ1を得ることができず、データ0が検出される。図2BのD2で示す範囲にある即ち、データ0が検出され、ベリファイNGとなったメモリセル202では、書き込み電位が電位生成回路203で生成される複数の電位のうちの別の一の電位ここではV2に変更される。その後、再度書き込み、読み出し、ベリファイが行われる。図2Cには、図2BのD2で示す範囲にあるメモリセル202について、書き込み電位が電位生成回路203で生成される複数の電位のうちの別の一の電位V2を書き込み電位として用いて書き込み書き込み-2とするを行うときの、しきい値電圧Vthの分布を示している。なお、ここでは便宜上、図2BのD2で示す範囲にあるメモリセル202だけを抜き出して記載しているが、書き込み-2のステップで、同時に他のメモリセル202に書き込みを行ってもよい。即ち、書き込み-2のステップで、同時に、図2BのD1で示す範囲にあるメモリセル202に、電位V1の書き込みを行ってもよい。また、図2Cでは、便宜上、電位V2の書き込み前データ0のしきい値電圧が、電位V1の書き込み前図2Aのデータ0のしきい値電圧と同様の大きさを有するように記載しているが、電位V2の書き込み前データ0のしきい値電圧が、電位V1の書き込み後図2Bのデータ0のしきい値電圧と同様の大きさを有していてもよい。図2Cに示すように、電位生成回路203で生成される複数の電位V0、V1、V2、...Vjのうち電位V2を書き込み電位として用いて書き込み書き込み-2とするを行うと、書き込み前データ0のしきい値電圧Vthの分布から書き込み後のしきい値電圧Vthの分布に変化する。次に、図2Dに示すように、メモリセル202に書き込まれたデータを読み出し回路214で読み出し、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致するか否かをベリファイベリファイ-2とするする。ここでも便宜上、図2BのD2で示す範囲にあるメモリセル202だけを抜き出して記載している。ベリファイ-2において、読み出し回路214で読み出されるデータは、メモリセル202のしきい値電圧VthがVaより上であればデータ0となり、メモリセル202のしきい値電圧VthがVa以下であればデータ1となる。つまり、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致するベリファイOKともいう範囲は、図2DのD3で示す範囲となる。図2DのD3で示す範囲にある即ち、ベリファイOKとなるメモリセル202では、書き込み電位として電位V2を用いたときに、データ1を得ることができる。したがって、図2DのD3で示す範囲にある即ち、ベリファイOKとなるメモリセル202では、書き込み電位が上記別の一の電位V2に決定される。また、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致しないベリファイNGともいう範囲は、図2DのD4で示す範囲となる。この図2DのD4で示す範囲にある即ち、ベリファイNGとなるメモリセル202では、書き込み電位として電位V2を用いたときに、データ1を得ることができず、データ0が検出される。図2DのD4で示す範囲にある即ち、データ0が検出され、ベリファイNGとなったメモリセル202では、書き込み電位が電位生成回路203で生成される複数の電位のうちのさらに別の一の電位ここではV3に変更される。その後、再度書き込み、読み出し、ベリファイが行われる。図3Aには、図2DのD4で示す範囲にあるメモリセル202について、書き込み電位が電位生成回路203で生成される複数の電位のうちのさらに別の一の電位V3を書き込み電位として用いて書き込み書き込み-3とするを行うときの、しきい値電圧Vthの分布を示している。なお、ここでは便宜上、図2DのD4で示す範囲にあるメモリセル202だけを抜き出して記載しているが、書き込み-3のステップで、同時に他のメモリセル202に書き込みを行ってもよい。即ち、書き込み-3のステップで、同時に、図2BのD1で示す範囲にあるメモリセル202に電位V1の書き込みを行い、図2DのD3で示す範囲にあるメモリセル202に電位V2の書き込みを行ってもよい。また、図3Aでは、便宜上、電位V3の書き込み前データ0のしきい値電圧が、電位V1の書き込み前図2Aのデータ0のしきい値電圧と同様の大きさを有するように記載しているが、電位V3の書き込み前データ0のしきい値電圧が、電位V2の書き込み後図2Dのデータ0のしきい値電圧と同様の大きさを有していてもよい。図3Aに示すように、電位生成回路203で生成される複数の電位V0、V1、V2、...Vjのうち電位V3を書き込み電位として用いて書き込み書き込み-3とするを行うと、書き込み前データ0のしきい値電圧Vthの分布から書き込み後のしきい値電圧Vthの分布に変化する。次に、図3Bに示すように、メモリセル202に書き込まれたデータを読み出し回路214で読み出し、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致するか否かをベリファイベリファイ-3とするする。ここでも便宜上、図2DのD4で示す範囲にあるメモリセル202だけを抜き出して記載している。ベリファイ-3において、読み出し回路214で読み出されるデータは、メモリセル202のしきい値電圧VthがVaより上であればデータ0となり、メモリセル202のしきい値電圧VthがVa以下であればデータ1となる。つまり、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致するベリファイOKともいう範囲は、図3BのD5で示す範囲となる。図3BのD5で示す範囲にある即ち、ベリファイOKとなるメモリセル202では、書き込み電位として電位V3を用いたときに、データ1を得ることができる。したがって、図3BのD5で示す範囲にある即ち、ベリファイOKとなるメモリセル202では、書き込み電位が上記さらに別の一の電位V3に決定される。また、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致しないベリファイNGともいう範囲は、図3BのD6で示す範囲となる。この図3BのD6で示す範囲にある即ち、ベリファイNGとなるメモリセル202では、書き込み電位として電位V3を用いたときに、データ1を得ることができず、データ0が検出される。図3BのD6で示す範囲にある即ち、データ0が検出され、ベリファイNGとなったメモリセル202では、書き込み電位が電位生成回路203で生成される複数の電位のうちのさらに別の一の電位ここではV4に変更される。その後、再度書き込み、読み出し、ベリファイが行われる。図3Cには、図3BのD6で示す範囲にあるメモリセル202について、書き込み電位が電位生成回路203で生成される複数の電位のうちのさらに別の一の電位V4を書き込み電位として用いて書き込み書き込み-4とするを行うときの、しきい値電圧Vthの分布を示している。なお、ここでは便宜上、図3BのD6で示す範囲にあるメモリセル202だけを抜き出して記載しているが、書き込み-4のステップで、同時に他のメモリセル202に書き込みを行ってもよい。即ち、書き込み-4のステップで、同時に、図2BのD1で示す範囲にあるメモリセル202に電位V1の書き込みを行い、図2DのD3で示す範囲にあるメモリセル202に電位V2の書き込みを行い、図3BのD5で示す範囲にあるメモリセル202に電位V3の書き込みを行ってもよい。また、図3Cでは、便宜上、電位V4の書き込み前データ0のしきい値電圧が、電位V1の書き込み前図2Aのデータ0のしきい値電圧と同様の大きさを有するように記載しているが、電位V4の書き込み前データ0のしきい値電圧が、電位V3の書き込み後図2Dのデータ0のしきい値電圧と同様の大きさを有していてもよい。図3Cに示すように、電位生成回路203で生成される複数の電位V0、V1、V2、...Vjのうち電位V4を書き込み電位として用いて書き込み書き込み-4とするを行うと、書き込み前データ0のしきい値電圧Vthの分布から書き込み後データ1のしきい値電圧Vthの分布に変化する。次に、図3Dに示すように、メモリセル202に書き込まれたデータを読み出し回路214で読み出し、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが一致するか否かをベリファイベリファイ-4とするする。ここでも便宜上、図3BのD6で示す範囲にあるメモリセル202だけを抜き出して記載している。ベリファイ-4において、読み出し回路214で読み出されるデータは、メモリセル202のしきい値電圧VthがVaより上であればデータ0となり、メモリセル202のしきい値電圧VthがVa以下であればデータ1となる。ここでは、読み出し回路214で読み出されたデータと、データバッファ212に保持されたデータ即ち、メモリセル202に書き込むデータとが全て一致するベリファイOKともいう。その範囲は、図3DのD7で示す範囲となる。この段階で、複数のメモリセル202の全ての書き込み電位ここでは、V1、V2、V3、V4のいずれかの電位が決定される。なお、図3DのD7で示すメモリセルのしきい値電圧Vthの範囲と図2BのD1で示すメモリセルのしきい値電圧Vthの範囲とは一致している。複数のメモリセル202全てでベリファイOKとなると、書き込み動作が終了する。または、書き込み、読み出し、ベリファイを所定の回数例えば、j回行うことで、書き込み動作を終了させてもよい。書き込み動作が終了すると、例えば、図4Aに示すように、書き込み前データ0のしきい値電圧Vthのばらつき分布幅よりも書き込み後データ1のしきい値電圧Vthのばらつき分布幅を小さくすることができる。その結果、動作電圧を低減することができる。上記では、メモリセル202が有するデータが0および1の2値である例を説明したが、メモリセル202が有するデータが3値以上多値である場合にも上記構成を適用することができる。書き込み前のしきい値電圧Vthのばらつき分布幅よりも書き込み後のしきい値電圧Vthのばらつき分布幅を小さくすることができるので、メモリを多値化する場合にも有利である。例えば、図4Bに示すように、書き込み前データ0のしきい値電圧Vthのばらつき分布幅よりも書き込み後データ1、2および3のしきい値電圧Vthのばらつき分布幅を小さくすることができる。その結果、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに記憶容量を増大することができる。書き込み後のしきい値電圧Vthのばらつき分布幅は、同じデータを書き込む複数の電位のうち隣り合う電位間の電位幅程度に抑えることが可能となる。同じデータを書き込む複数の電位を狭い間隔で生成することで、書き込み後のメモリセルのしきい値電圧Vthのばらつき分布幅を小さくすることが可能である。図2、図3に示したように、複数のメモリセル202のしきい値電圧は、ばらつき分布幅を有する場合、しきい値電圧が最小Vth_minであるメモリセルとしきい値電圧が最大Vth_maxであるメモリセルとでは、同じデータを書き込む場合であっても、書き込み電位として決定される電位が異なる場合がある。例えば、しきい値電圧が最小Vth_minであるメモリセル202へデータ1を書き込む書き込み電位として決定される電位は、図2A、図2Bに示すように電位V1となり、しきい値電圧が最大Vth_maxであるメモリセル202へデータ1を書き込む書き込み電位として決定される電位は、図3C、図3Dに示すように電位V4となる。ここで、しきい値電圧が最小Vth_minであるメモリセル202への書き込み電位として決定される電位ここではV1は、電位生成回路にて生成される複数の電位V0、V1、V2、...Vjのなかで、データ1を書き込む電位即ち、V1、V2、...Vjのうち最小の電位またはそれ以上の大きさの電位であることが好ましい。また、しきい値電圧が最大Vth_maxであるメモリセル202への書き込み電位として決定される電位ここではV4は、電位生成回路にて生成される複数の電位V0、V1、V2、...Vjのうち最大の電位またはそれ以下の大きさの電位であることが好ましい。逆に言うと、電位生成回路にて生成される複数の電位のなかで、データ1を書き込む電位即ち、V1、V2、...Vjのうち最小の電位は、しきい値電圧が最小Vth_minであるメモリセルへの書き込み電位として決定される電位ここではV1と同じまたはそれ以下の大きさであることが好ましい。また、電位生成回路にて生成される複数の電位のうち最大の電位は、しきい値電圧が最大Vth_maxであるメモリセルへの書き込み電位として決定される電位ここではV4と同じまたはそれ以上の大きさであることが好ましい。上記において、複数のメモリセル202のそれぞれにおいて、酸化物半導体を用いたトランジスタ図示せずのソースまたはドレインの一方は、酸化物半導体以外の材料を用いたトランジスタ図示せずのゲートに電気的に接続されている構成とすることができる。上記において、書き込み回路211と複数のメモリセル202のそれぞれとを電気的に接続する第2の信号線222は、複数のメモリセル202がそれぞれ有する酸化物半導体を用いたトランジスタ図示せずのソースまたはドレインの他方に電気的に接続されている構成とすることができる。上記において、読み出し回路214と複数のメモリセル202のそれぞれとを電気的に接続する第3の信号線223は、複数のメモリセル202がそれぞれ有する酸化物半導体以外の材料を用いたトランジスタ図示せずのソースまたはドレインの一方に電気的に接続されている構成とすることができる。上記において、酸化物半導体以外の材料を用いたトランジスタ図示せずは、半導体材料を含む基板に設けられたチャネル形成領域を有することが好ましい。本実施の形態に係る半導体装置では、メモリセル202を構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセル202のしきい値電圧のばらつき分布幅を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの回路構成およびその動作について、図5を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。<メモリセルの基本構成>図5A-1に示すメモリセルにおいて、第1の配線1stLineとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。トランジスタ160については、酸化物半導体以外の材料を用いたトランジスタが適用される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図5Bに示すように、容量素子164を設けない構成とすることも可能である。図5A-1に示すメモリセルでは、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。しかしながら、メモリセルを構成するトランジスタ例えば、トランジスタ160のしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位メモリセルのしきい値電圧ともいうにもばらつきが生じる。例えば、トランジスタ160のしきい値電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。開示する発明の一態様に係る半導体装置では、図1乃至図4に示したように、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき分布幅を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置およびその駆動方法を提供することができる。なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換え再度の書き込みともいうについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置が有するメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電子やホールの引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。なお、図5A-1および図5Bに示す第3の配線は、図1に示す第2の信号線222に相当する。図5A-1および図5Bに示す第2の配線は、図1に示す第3の信号線223に相当する。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体で形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の半導体装置が有するメモリセルにおいては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図5A-1に示すメモリセルは、当該メモリセルを構成するトランジスタなどの要素が抵抗および容量を含むものとして、図5A-2のように考えることが可能である。つまり、図5A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、および、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示するメモリセルは、R1≧ROS、およびR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適なメモリセルを有する半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置が有するメモリセルは、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置が有するメモリセルの、より一層の高集積化が可能である。なお、半導体装置が有するメモリセルの記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現することができる。本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタ162はオフ電流が極めて小さいため、これを用いることにより、たとえ電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき分布幅を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図6を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図6A、図6Bおよび図6Cは、図5A-1に示す半導体装置以下、メモリセルとも記載する。を複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図6Aおよび図6Bは、メモリセルが直列に接続された、いわゆるNAND型の半導体装置の回路図であり、図6Cは、メモリセルが並列に接続された、いわゆるNOR型の半導体装置の回路図である。図6Aに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、m本の第2信号線S2、m本のワード線WL、m個のメモリセルを有する。図6Aでは、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。各メモリセル代表として、メモリセル550iを考える。ここで、iは1以上m以下の整数において、トランジスタ500iのゲート電極と、トランジスタ510iのドレイン電極またはソース電極と、容量素子520iの電極の一方とは、電気的に接続されている。また、第1信号線S1とトランジスタ510iのソース電極またはドレイン電極とは、電気的に接続され、第2信号線S2iと、トランジスタ510iのゲート電極とは、電気的に接続されている。そして、ワード線WLiと、容量素子520iの電極の他方は電気的に接続されている。また、メモリセル550iが有するトランジスタ500iのドレイン電極は、隣接するメモリセル550i-1が有するトランジスタ500i-1のソース電極と電気的に接続され、メモリセル550iが有するトランジスタ500iのソース電極は、隣接するメモリセル550i1が有するトランジスタ500i1のドレイン電極と電気的に接続される。ただし、直列に接続されたm個のメモリセルのうち、メモリセル5501が有するトランジスタ5001のドレイン電極は、ビット線BLと電気的に接続される。また、直列に接続されたm個のメモリセルのうち、メモリセル550mが有するトランジスタ500mのソース電極は、ソース線SLと電気的に接続される。メモリセル5501が有するトランジスタ5001は、選択トランジスタを介してビット線BLと電気的に接続されていてもよい図示せず。この場合、選択トランジスタのゲート電極には、選択線G1が接続される。また、メモリセル550mが有するトランジスタ500mも、選択トランジスタを介してソース線SLと電気的に接続されていてもよい図示せず。この場合、選択トランジスタのゲート電極には、選択線G2が接続される。図6Aに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行例えば第i行の第2の信号線S2iにトランジスタ510iがオン状態となる電位を与え、書き込みを行う行のトランジスタ510iをオン状態にする。これにより、指定した行のトランジスタ500iのゲート電極に第1の信号線S1の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。また、読み出し動作は次のように行われる。読み出しを行う行例えば、第i行以外のワード線WLに、トランジスタ500iのゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ500がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ500をオン状態とする。それから、読み出しを行う行のワード線WLiに、トランジスタ500iのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ500iのオン状態またはオフ状態が選択されるような電位読み出し電位を与える。また、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ5001~トランジスタ500mのうち、読み出しを行う行のトランジスタ500iを除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスの大小は、読み出しを行う行のトランジスタ500iの状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ500iのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態オン状態またはオフ状態は異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線BLの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。しかしながら、メモリセルを構成するトランジスタ例えば、トランジスタ500iのしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位メモリセルのしきい値電圧ともいうにもばらつきが生じる。例えば、トランジスタ500iのしきい値電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。開示する発明の一態様に係る半導体装置では、図1乃至図4に示したように、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき分布幅を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置およびその駆動方法を提供することができる。なお、図6Aに示す第1信号線S1は、図1に示す第2の信号線222に相当する。図6Aに示すビット線BLは、図1に示す第3の信号線223に相当する。図6Bに示す半導体装置は、図6Aと一部構成が異なる半導体装置である。図6Bに示す半導体装置と図6Aに示す半導体装置との相違点の一として、図6Bに示す半導体装置では、ビット線BLと、メモリセル5501が有するトランジスタ5001のドレイン電極とが、選択トランジスタ530を介して電気的に接続されている点が挙げられる。選択トランジスタ530はゲート電極において、選択トランジスタ530のオンオフを切り替えるための選択線G1と電気的に接続されている。また、図6Bに示す半導体装置と図6Aに示す半導体装置との相違点の一として、図6Aに示す半導体装置においては、各メモリセルのトランジスタ510はソース電極またはドレイン電極が第1信号線S1に接続されているのに対して、図6Bに示す半導体装置においては、各メモリセルのトランジスタ510は直列に接続されている点が挙げられる。つまり、メモリセル550iが有するトランジスタ510iのソース電極は、隣接するメモリセル550i-1が有するトランジスタ510i-1のドレイン電極と電気的に接続され、メモリセル550iが有するトランジスタ510iのドレイン電極は、隣接するメモリセル550i1が有するトランジスタ510i1のソース電極と電気的に接続される。ただし、直列に接続されたm個のメモリセルのうち、メモリセル5501が有するトランジスタ5101のソース電極は、第1信号線S1と電気的に接続される。また、直列に接続された各メモリセルにおいて、トランジスタ510のドレイン電極またはソース電極は、図6Aに示す半導体装置と同様に、トランジスタ500のゲート電極と、容量素子520の電極の一方と電気的に接続される。図6Bに示す半導体装置の他の部分の構成については、図6Aに示す半導体装置と同様なので、詳細については上述の記載を参照することができる。なお、図6Bに示す半導体装置において、第1信号線S1とビット線BLは別々に設けられているが、開示する発明はこれに限られるものではなく、第1信号線S1とビット線BLを同一の配線とする構成としても良い。図6Bに示す半導体装置でも、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込み動作は、行ごとに第m行から順番に行われる。第i行i=1~mの書き込みを行う場合には、書き込みを行う行第i行の第2信号線S2iにトランジスタ510iがオン状態となる電位を与え、書き込みを行う行のトランジスタ510iをオン状態にする。ここで、トランジスタ510iと第1信号線S1との間にトランジスタ5101乃至トランジスタ510i-1が存在する場合には、書き込みを行う行までのトランジスタ5101乃至510i-1もオン状態として、書き込みを行う行のメモリセル550iに第1信号線S1の電位が与えられるようにする。これにより、指定した行のトランジスタ500iのゲート電極に第1信号線S1の電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、第2信号線S2iの電位をGNDに固定すると、トランジスタ500iのゲート電極に蓄積された電荷が保持される。このようにして、指定した行第i行のメモリセルにデータを書き込むことができる。なお、図6Bに示す半導体装置では、各メモリセル550を構成するトランジスタ510を直列に接続するため、任意の行のデータのみを書き換えることは困難である。そのため、駆動方法として、複数行の一括消去動作を設けることが好ましい。例えば、第1行から第m行までをブロックとして、ブロック毎の消去を行うことが好ましい。所定のブロックのデータを書き換える場合には、まず当該ブロックのデータを消去して、第m行から順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合には、消去動作は不要である。また、読み出し動作は次のように行われる。まず、選択線G1に電位を与えることにより、選択トランジスタをオンにする。なお、選択線G1に接続される選択トランジスタと、選択線G2に接続される選択トランジスタがある場合には、2つのトランジスタをオン状態とする。また、読み出しを行う行例えば、第i行以外のワード線WLに、トランジスタ500iのゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ500がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ500をオン状態とする。それから、読み出しを行う行のワード線WLiに、トランジスタ500iのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ500iのオン状態またはオフ状態が選択されるような電位読み出し電位を与える。また、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ5001~500mのうち、読み出しを行う行のトランジスタ500iを除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスの大小は、読み出しを行う行のトランジスタ500iの状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ500iのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態オン状態またはオフ状態は異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図6Bに示す半導体装置においても、図1乃至図4に示したように、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき分布幅を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置およびその駆動方法を提供することができる。なお、図6Bに示す第1信号線S1は、図1に示す第2の信号線222に相当する。図6Bに示すビット線BLは、図1に示す第3の信号線223に相当する。図6Cに示す半導体装置は、ソース線SL、ビット線BLおよび第1信号線S1をそれぞれn本有し、第2信号線S2およびワード線WLをそれぞれm数本有し、複数のメモリセル5501,1~メモリセル550m,nを有する。各メモリセル代表として、メモリセル550i,jを考える。ここで、iは1以上m以下の整数、jは1以上n以下の整数は、トランジスタ500i,jのゲート電極と、トランジスタ510i,jのドレイン電極またはソース電極と、容量素子520i,jの電極の一方とは、電気的に接続されている。また、ソース線SLjとトランジスタ500i,jのソース電極とは、電気的に接続され、ビット線BLjとトランジスタ500i,jのドレイン電極とは、電気的に接続されている。また、第1信号線S1jとトランジスタ510i,jのソース電極またはドレイン電極とは、電気的に接続され、第2信号線S2iと、トランジスタ510i,jのゲート電極とは、電気的に接続されている。そして、ワード線WLiと、容量素子520i,jの電極の他方は電気的に接続されている。図6Cに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図6Aに示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行例えば、第i行のメモリセル550i,1~メモリセル550i,n以外のワード線WLに、トランジスタ500i,1~トランジスタ500i,nのゲート電極に与えられた電荷がどのデータに対応するかによらず、読み出しを行う行以外のトランジスタ500がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ500をオフ状態とする。それから、読み出しを行う行のワード線WLiに、トランジスタ500i,1~トランジスタ500i,nのゲート電極が有する電荷がどのデータに対応するかによってトランジスタ500i,1~トランジスタ500i,nのオン状態またはオフ状態が選択されるような電位読み出し電位を与える。また、ソース線SLjに定電位を与え、ビット線BLjに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SLj-ビット線BLj間のコンダクタンスの大小は、読み出しを行う行のトランジスタ500i,1~トランジスタ500i,nの状態オン状態またはオフ状態によって決定される。つまり、読み出しを行う行のトランジスタ500i,1~トランジスタ500i,nのゲート電極が有する電荷がどのデータに対応するかによって、ビット線BLjの電位は異なる値をとることになる。ビット線BLjの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図6Cに示す半導体装置においても、図1乃至図4に示したように、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき分布幅を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することができる。なお、図6Cに示す第1信号線S1jは、図1に示す第2の信号線222に相当する。図6Cに示すビット線BLjは、図1に示す第3の信号線223に相当する。なお、上記においては、各メモリセル550に保持させる情報量を1ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。書き込み時に各トランジスタ500のゲート電極に与える電位を3種類以上用意して、各メモリセル550が保持する情報量を増加させても良い。例えば、書き込み時に各トランジスタ500のゲート電極にあたえる電位を4種類とする場合には、各メモリセルに2ビットの情報を保持させることができる。図6において、第1信号線S1jとビット線BLjは、兼用してもよい。第1信号線S1jとビット線BLjを兼用することにより、配線数を低減することができる。開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき分布幅を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの構成およびその作製方法について、図7乃至図11を参照して説明する。<メモリセルの断面構成および平面図>図7は、半導体装置が有するメモリセルの構成の一例である。図7Aには半導体装置が有するメモリセルの断面を、図7Bには半導体装置が有するメモリセルの平面を、それぞれ示す。図7Aにおいて、A1-A2は、トランジスタのチャネル長方向に垂直な断面図であり、B1-B2は、トランジスタのチャネル長方向に平行な断面図である。図7に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。また、図7に示す半導体装置は、トランジスタ160とトランジスタ162と容量素子164とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。トランジスタ160およびトランジスタ162は、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ160およびトランジスタ162は、いずれもnチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。トランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120ソース領域またはドレイン領域とも記すと、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図7において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。トランジスタ160の金属化合物領域124の一部には、電極126が接続されている。ここで、電極126は、トランジスタ160のソース電極やドレイン電極として機能する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160に接して絶縁層128が設けられている。なお、高集積化を実現するためには、図7に示すように、トランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域120を設けても良い。トランジスタ162は、絶縁層128などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142b、を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、トランジスタ162に用いられる酸化物半導体層144は水素などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体層144を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、トランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない酸化物半導体層を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。容量素子164は、ソース電極またはドレイン電極142a、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ソース電極またはドレイン電極142aと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、ゲート絶縁層146の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。トランジスタ162および容量素子164の上には絶縁層150および絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152上には、電極154と接続する配線156が形成される。なお、図7Bでは電極126および電極154を用いて、金属化合物領域124、ソース電極またはドレイン電極142b、および配線156を接続しているが、本発明の一態様はこれに限定されない。例えば、ソース電極またはドレイン電極142bを直接、金属化合物領域124に接触させても良い。または、配線156を直接、ソース電極またはドレイン電極142bに接触させても良い。また、図7において、金属化合物領域124とソース電極またはドレイン電極142bを接続する電極126と、ソース電極またはドレイン電極142bと配線156を接続する電極154とは重畳して配置されている。つまり、トランジスタ160のソース電極やドレイン電極として機能する電極126と、トランジスタ162のソース電極またはドレイン電極142bと、が接する領域は、トランジスタ162のソース電極またはドレイン電極142bと、電極154と、が接する領域と重なっている。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。また、図7において、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられている。また、トランジスタ162や容量素子164が、トランジスタ160と重畳するように設けられている。例えば、容量素子164の導電層148bは、トランジスタ160のゲート電極110と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。<半導体装置が有するメモリセルの作製方法>次に、上記半導体装置が有するメモリセルの作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図8および図9を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図10および図11を参照して説明する。<下部のトランジスタの作製方法>下部のトランジスタ160の作製方法について、図8および図9を参照して説明する。まず、半導体材料を含む基板100を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図8A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図8B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図8C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。ここで、CMP処理とは、被加工物の表面を基準にし、それにならって表面を化学的機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー研磨剤を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被研磨物の表面を、スラリーと被研磨物表面との間での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被加工物の表面を研磨する方法である。なお、素子分離絶縁層106の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図8C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120を形成する図8D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図9A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される図9A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、金属化合物領域124の一部と接する領域に、電極126を形成する図9B参照。電極126は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図9C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128の単層構造としているが、本発明の一態様はこれに限定されない。2層以上の積層構造としても良い。3層構造とする場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層の積層構造とすることができる。なお、電極126は、絶縁層128を形成した後に、絶縁層128に金属化合物領域124にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。この場合、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは金属化合物領域124との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図9C参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110および電極126の上面を露出させる図9D参照。ゲート電極110および電極126の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。<上部のトランジスタの作製方法>次に、上部のトランジスタ162および容量素子164の作製方法について、図10および図11を参照して説明する。まず、ゲート電極110、電極126、絶縁層128などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図10A参照。なお、酸化物半導体層を形成する前に、ゲート電極110、電極126、絶縁層128の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料、In-Hf-Ga-Zn-O系の材料、In-Al-Ga-Zn-O系の材料、In-Sn-Al-Zn-O系の材料、In-Sn-Hf-Zn-O系の材料、In-Hf-Al-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、単元系金属酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体として、化学式InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。ここで、Mは、Ga、Al、Fe、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn-O系の材料やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn-O系の材料やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn-O系の材料では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn-O系の材料でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a-A2b-B2c-C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化物半導体としてIn-Ga-Zn-O系の材料を用いる場合、用いるターゲットの組成比はIn2O3:Ga2O3:ZnO=1:x:y[mol比]xは0以上、yは0.5以上5以下を用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol比]の組成比を有するターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol比]の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol比]の組成比を有するターゲットの組成比を有するターゲットを用いることもできる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2mol比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1mol比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系の酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、In-Sn-Zn-O系の材料は、ITZOと呼ぶことができ、用いるターゲットの組成比は、原子数比で、In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn:Zn=1:1:1、またはIn:Sn:Zn=20:45:35などとなる酸化物ターゲットを用いる。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまうおそれがあるためである。酸化物半導体層は、水素、水、水酸基または水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物半導体成膜用ターゲットを用いたスパッタリング法により形成する。酸化物半導体成膜用ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくくなる。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる酸化物半導体層の損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も小さくなるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下である。なお、基板の歪み点未満とすることが好ましい。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。熱処理を行うことによって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図10B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図10C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料を用いて形成する。また、ゲート絶縁層146は、13族元素および酸素を含む材料を用いて形成することもできる。13族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成してもよい。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ゲート絶縁層146は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層146に水素、水などの不純物が含まれると、酸化物半導体層に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体層中の酸素の引き抜き、などによって酸化物半導体層のバックチャネルが低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層146はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。なお、酸化物半導体層144に用いられる酸化物半導体材料には、13族元素を含むものが多い。このため、13族元素および酸素を含む材料を用いて、酸化物半導体層144と接するゲート絶縁層146を形成する場合には、酸化物半導体層144との界面の状態を良好に保つことができる。これは、13族元素および酸素を含む材料と、酸化物半導体材料との相性が良いことによる。例えば、酸化物半導体層144と酸化ガリウムを用いたゲート絶縁層146を接して設けることにより、酸化物半導体層144とゲート絶縁層146との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層146として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層144の水の浸入防止という点においても好ましい。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、ゲート絶縁層146は、酸素が化学量論的組成比よりも多く含むことが好ましい。例えば、ゲート絶縁層146として酸化ガリウムを用いた場合、化学量論的組成比はGa2O3α0<α<1と表すことができる。また、酸化アルミニウムを用いた場合は、Al2O3α0<α<1と表すことができる。さらに、酸化ガリウムアルミニウムを用いた場合は、GaxAl2-xO3α0<x<2、0<α<1と表すことができる。なお、酸化物半導体層の成膜後、酸化物半導体層144の形成後、またはゲート絶縁層146の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含むをバルクに添加することを言う。なお、当該バルクという用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。酸素ドープ処理を行うことにより、酸化物半導体層やゲート絶縁層に含まれる酸素を、化学量論的組成比より多くすることができる。酸素ドープ処理は、ICPInductivelyCoupledPlasma:誘導結合型プラズマ方式を用いて、マイクロ波例えば、周波数2.45GHzにより励起された酸素プラズマを用いて行うことが好ましい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図10D参照。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150および絶縁層152を形成する図11A参照。絶縁層150および絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150および絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150および絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150および絶縁層152の単層構造としているが、本発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層146、絶縁層150および絶縁層152に、ソース電極またはドレイン電極142bにまで達する開口153を形成する。その後、開口153にソース電極またはドレイン電極142bと接する電極154を形成し、絶縁層152上に電極154に接する配線156を形成する図11B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。電極154は、例えば、開口153を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMP処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口153を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口153に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極またはドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、上記導電層の一部を除去して電極154を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口153を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口153に埋め込むようにタングステン膜を形成する場合には、その後のCMP処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極154を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bなどと同様である。以上により、トランジスタ160、トランジスタ162、および容量素子164を含む半導体装置が完成する図11B参照。また、酸化物半導体層144とソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bとの間に、ソース領域およびドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図11Bのトランジスタ162に酸化物導電層を設けたトランジスタ441、トランジスタ442を図27A、図27Bに示す。図27A、図27Bのトランジスタ441、トランジスタ442は、酸化物半導体層144とソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bとの間に、ソース領域およびドレイン領域として機能する酸化物導電層404a、酸化物導電層404bが形成されている。図27A、図27Bのトランジスタ441、トランジスタ442は作製工程により酸化物導電層404a、酸化物導電層404bの形状が異なる例である。図27Aのトランジスタ441では、酸化物半導体層と酸化物導電膜の積層を形成し、酸化物半導体層と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層および酸化物導電膜上にソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成した後、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層404a、酸化物導電層404bを形成する。図27Bのトランジスタ442では、酸化物半導体層144上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層404a、酸化物導電層404b、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する。なお、酸化物導電膜の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層404a、酸化物導電層404bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物ITSO、などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域およびドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bとの間に設けることで、ソース領域およびドレイン領域の低抵抗化を図ることができ、トランジスタ441、トランジスタ442が高速動作をすることができる。また、酸化物半導体層144、酸化物導電層404b、ソース電極またはドレイン電極142bの構成とすることによって、トランジスタ441、トランジスタ442の耐圧を向上させることができる。酸化物半導体層を用いたトランジスタの作製工程は、高温処理を必要とせず、下部のトランジスタなど、他のデバイスや配線に影響を与えずに作製することができる。また、酸化物半導体層を用いたトランジスタの作製工程は、酸化物半導体以外の半導体材料例えば、シリコンを用いたトランジスタに比べて作製工程が少ない。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図12乃至図25を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。駆動回路の説明図12は半導体装置のブロック図である。駆動回路201は、データバッファ212、書き込み回路211、ベリファイ回路213、読み出し回路214で構成されており、データの書き込み、読み出し、ベリファイを行なう機能を有する。また、駆動回路201は各列に設けられている。電位生成回路203は、i×ji、jは2以上の整数本の書き込み電位供給線図1の第1の信号線221に相当するに電気的に接続しており、それぞれの書込み電位供給線V1,1~i,jが駆動回路201の書き込み回路2111~nに電気的に接続され、複数の書き込み電位を書き込み回路2111~nに供給する。なお、iはメモリセル202に格納することができるデータ値の数であり、jはベリファイを実施する最大の数である。メモリセル202は、n行×m列で構成されており、各行ごとに駆動回路201とビット線BL1~n図1の第2の信号線222または第3の信号線223に相当するを介して電気的に接続されている。メモリセル202は、書き込みが実行された場合にビット線BL1~nに供給された電位を記憶し、読み出しが実行されたときに記憶しているデータをビット線BL1~nに出力する。なお、図12では、書き込み用の信号線と読み出し用の信号線とをビット線BL1~nで兼用する例を示したが、書き込み用の信号線と読み出し用の信号線とを別々に設けてもよい。データバッファ2121~nは、書き込み回路2111~n、ベリファイ回路2131~n、読み出し回路2141~nに電気的に接続されている。また、データバッファ2121~nは、データ入出力線I/O1~kkは2以上の整数、アドレス選択信号線CA1~n、書き込みデータ転送信号線TW、読み出しデータ転送信号線TRに電気的に接続されている。データバッファ2121~nは、書き込みを行う場合にアドレス選択信号線CA1~nによって選択されたデータバッファ212とデータ入出力線I/O1~kを電気的に接続することで、データ入出力線I/O1~kから入力されたデータをデータバッファ2121~nのいずれかに保持する。そして、書き込みデータ転送信号線TWから書き込みデータ転送信号が入力されると、データバッファ2121~nに保持していたデータを書き込み回路2111~nおよびベリファイ回路2131~nに出力する。また、読み出しを行う場合に読み出しデータ転送信号線TRより読み出しデータ転送信号が入力されると、読み出し回路2141~nから出力されたデータがデータバッファ2121~nに保持される。そして、アドレス選択信号線CA1~nによって選択されたデータバッファ2121~nのいずれかがデータ入出力線I/O1~kと電気的に接続され、データバッファ2121~nに保持されているデータがデータ入出力線I/O1~kに出力される。なお、kは書き込みデータの情報量を示しており、1つのメモリセルに4値までのデータを格納できる場合をk=2、1つのメモリセルに8値までのデータを格納できる場合をk=3とすることができる。書き込み回路2111~nは、書き込み電位供給線V1,1~i,jを介して電位生成回路203に電気的に接続されている。また、書き込み回路2111~nは、データバッファ2121~n、ベリファイ回路2131~n、メモリセル2021,1~m,nに電気的に接続されている。また、書き込み回路2111~nには、信号線SP、信号線RST、書き込み信号線WRITEが電気的に接続されている。書き込み回路2111~nは、データバッファ212から入力されたデータとベリファイ回路213から入力されたベリファイ信号VERI1~nに応じて書き込み電位供給線V1,1~i,jの1本を選択してビット線BL1~nと電気的に接続する。ベリファイ回路2131~nは、書き込み回路2111~n、データバッファ2121~n、読み出し回路2141~nに電気的に接続されている。また、ベリファイ回路2131~nは、ベリファイ出力信号線TVEに電気的に接続される。ベリファイ回路2131~nは、データバッファ212から入力される書き込みデータと読み出し回路214から入力される読み出しデータを比較する。また、ベリファイ出力信号線TVEにベリファイ出力信号が入力されるとデータを比較した結果を書き込み回路211に出力する。読み出し回路2141~nは、データバッファ2121~n、ベリファイ回路2131~n、メモリセル2021,1~メモリセル202m,nに電気的に接続されている。また、読み出し回路2141~nには、信号線PRE、信号線TRD、信号線PULSE、信号線RST2、読み出し信号線READが電気的に接続されている。読み出し回路2141~nは、読み出し信号線READから読み出し信号が入力されると、メモリセル2021,1~m,nのデータを読み出す。また、信号線TRDにパルスが入力されると、読み出したデータをデータバッファ2121~n、ベリファイ回路2131~nに出力する。デコーダ230は、アドレス信号線CAddrおよび、駆動回路201のデータバッファ2121~nnは2以上の整数に電気的に接続されており、アドレス信号CAddrに応じてデータの書き込み、読み出しを行なう駆動回路201を選択する。データバッファ212、電位生成回路203、書き込み回路211、ベリファイ回路213、読み出し回路214、メモリセル202の具体的な回路や動作については後に説明する。データバッファの説明図13は、図12のデータバッファ212の回路の一例を示している。図14はデータバッファ212の書き込みデータの入力のタイミングチャートを示している。はじめに、データバッファ212の構成について、図13を参照して説明する。データ入出力線I/O1~kは、それぞれトランジスタ1501の各ドレイン電極と電気的に接続され、アドレス選択信号線CAxxは1以上n以下の整数は、トランジスタ1501のゲート電極と電気的に接続され、トランジスタ1501の各ソース電極はラッチ回路LAT1505x,1~ラッチ回路LAT1505x,kの一端とそれぞれが電気的に接続されている。また、ラッチ回路LAT1505x,1~ラッチ回路LAT1505x,kのもう一端はトランジスタ1503およびトランジスタ1504の各ドレイン電極にそれぞれ電気的に接続され、トランジスタ1503の各ゲート電極は書き込みデータ転送信号線TWと電気的に接続され、トランジスタ1503の各ソース電極は信号線WDAx,1~信号線WDAx,kと電気的に接続され、トランジスタ1504の各ゲート電極は読み出しデータ転送信号線TRと電気的に接続され、トランジスタ1504の各ソース電極は信号線RDAx,1~信号線RDAx,kと電気的に接続される。次に、データバッファ212の書き込みデータの入力動作について、図14を参照して説明する。はじめに、期間301にて、書き込みデータの入力が以下のようにして行われる。データ入出力線I/O1~kより任意の書き込みデータが順次送られる。そのタイミングと同期してアドレス選択信号線CAxに高電位VH例えば5Vが印加されトランジスタ1501がオン状態となり、ラッチ回路LAT1505x,1~ラッチ回路LAT1505x,kにデータ入出力線I/O1~kの情報が保持される。その後、高電位VHが印加されていたアドレス選択信号線CAxは低電位VL例えば0Vが印加され、トランジスタ1501はオフ状態となる。前記の手順で1~n行全てのラッチ回路LAT1505にデータを保持、または書き込みに必要な行のラッチ回路LAT1505にデータを保持した後、期間302にて、入力した任意の書き込みデータが以下のようにして書き込み回路211に転送される。書き込みデータ転送信号線TWに高電位VHが印加されてトランジスタ1503がオン状態となり、ラッチ回路LAT15051,1~ラッチ回路LAT1505n,kに保持されていた任意のデータが、信号線WDA1,1~信号線WDAn,kに伝達される。なお、図中の斜線部分は任意のデータを示している。電位生成回路の説明図15は図12の電位生成回路203の構成の一例を示している。電位生成回路203は、メモリセル202のビット線BLnに印加するための電位を生成する機能を有する。はじめに電位生成回路203の構成について、図15を参照して説明する。電位生成回路203は、電源電位Vdd例えば5Vと抵抗1701の一方は電気的に接続され、抵抗1701の他方と抵抗1711の一方は電気的に接続され、抵抗1711の他方と抵抗1721の一方は電気的に接続され、抵抗1721の他方は接地されまたは低電位が与えられ、各抵抗間にボルテージフォロア1702、ボルテージフォロア1712の入力端が電気的に接続される。また、ボルテージフォロア1702、ボルテージフォロア1712の出力端と接地電位または低電位の間には、抵抗1703、抵抗1705および抵抗1713、抵抗1715が電気的に接続され、ボルテージフォロア1702、ボルテージフォロア1712の出力端、および各抵抗1703、抵抗1705および抵抗1713、抵抗1715の間には、ボルテージフォロア1704、ボルテージフォロア1706、およびボルテージフォロア1714、ボルテージフォロア1716が電気的に接続され、ボルテージフォロア1704、ボルテージフォロア1706およびボルテージフォロア1714、ボルテージフォロア1716の出力端は、書き込み電位供給線V1,1~、書き込み電位供給線Vi,jに電気的に接続される。次に、電位生成回路203の動作について説明する。電源電位Vddが供給されるとボルテージフォロア1702、ボルテージフォロア1712の入力端には、抵抗1701、抵抗1711、抵抗1721の総和に対して電源電位Vddからそれぞれのボルテージフォロアまでに電気的に接続されている抵抗の比が電圧降下して入力される。そして、ボルテージフォロア1702およびボルテージフォロア1712の出力電位もボルテージフォロア1702およびボルテージフォロア1712の入力電位と同一の電位となる。ボルテージフォロア1702およびボルテージフォロア1712の出力電位は、それぞれボルテージフォロア1704、およびボルテージフォロア1714に入力され、ボルテージフォロア1704、およびボルテージフォロア1714の出力電位はそれぞれ、ボルテージフォロア1704、およびボルテージフォロア1714の入力電位と等しい電位がV1,jおよびVi,jとして書き込み電位供給線に出力される。一方、ボルテージフォロア1702およびボルテージフォロア1712の出力端と接地電位または低電位の間には抵抗1703、抵抗1705および抵抗1713、抵抗1715が電気的に直列接続され、抵抗1703と抵抗1705の間にはボルテージフォロア1706の入力端が電気的に接続されている。そのため、ボルテージフォロア1706の入力電位は、抵抗1703、抵抗1705の総和に対してボルテージフォロア1702の出力端からボルテージフォロア1706までに電気的に接続されている抵抗の比だけボルテージフォロア1702の出力電位から電圧降下した電位が入力される。そして、ボルテージフォロア1706の出力端にはボルテージフォロア1706の入力電位と等しい電位がVi,1として書き込み電位供給線に出力される。同様の構成で、ボルテージフォロア1716の出力端にもボルテージフォロア1716の入力電位と等しい電位がV1,1として書き込み電位供給線に出力される。なお、データ0メモリセル202に書き込む電位が0Vを書き込む場合にのみ書き込み電位供給線を1本とすることで、電位生成回路203が有する書き込み電位供給線の数をi-1×j1本とすることができる。これにより、書き込み電位供給線の数が減少するため、配線を減らせる分、メモリセル202の占有面積を大きくすることができる。また、データiメモリセル202に書き込む電位が最大を書き込む場合にのみ書き込み電位供給線を1本とすることで、前記と同様の効果を得ることができる。さらに、データ0とデータiを書き込む場合に書き込み電位供給線を1本とすることで、電位生成回路203が有する書き込み電位供給線の数をi-2×j2本とすることもでき、配線を減らせる分、メモリセル202の占有面積をより大きくすることができる。電位生成回路203は図15の回路以外でも公知の回路を用いることで、複数の異なる電位供給線を有する回路を作ることができる。そのため、図15の回路に限定されることはない。書き込み回路の説明図16は、図12の書き込み回路211の構成の一例を示している。また、図17は、データ0を書き込み、ベリファイ読み出しの結果、書き込みデータと読み出しデータが一致せず、その後、書き込み、ベリファイ読み出しがj-1回繰り返された場合の書き込み回路211の動作のタイミングチャートを示しており、図18は、データiを書き込み、ベリファイ読み出しの結果、書き込みデータと読み出しデータが一致せず、その後、書き込み、ベリファイ読み出しがj-1回繰り返された場合の書き込み回路211の動作のタイミングチャートを示している。書き込み回路211は複数の書き込み電位供給線のうち1本をビット線と電気的に接続し、ビット線に書き込み電位を供給する機能を有する。はじめに、書き込み回路211の構成について、図16を参照して説明する。データバッファ212と電気的に接続される信号線WDAx,1~信号線WDAx,kは、デコーダ810xの入力端と電気的に接続され、デコーダ810xの各信号線WDBx,1~信号線WDBx,iは、トランジスタ801の各ドレイン電極と電気的に接続され、トランジスタ801の各ゲート電極は、信号線SPと電気的に接続され、トランジスタ801の各ソース電極はシフトレジスタ811x,1~シフトレジスタ811x,iのいずれかに電気的に接続され、信号線RSTおよびベリファイ信号線VERIxは、シフトレジスタ811x,1~シフトレジスタ811x,iと電気的に接続されるxは1以上n以下の整数である。また、シフトレジスタ811の信号線WDCx,1,1~信号線WDCx,i,jはそれぞれトランジスタ802、...、トランジスタ803、...、トランジスタ804、...、トランジスタ805のゲート電極に電気的に接続され、トランジスタ802、...、トランジスタ803、...、トランジスタ804、...、トランジスタ805のドレイン電極は、書き込み電位供給線V1,1~書き込み電位供給線Vi,jと電気的に接続され、トランジスタ802、...、トランジスタ803、...、トランジスタ804、...、トランジスタ805のソース電極は、トランジスタ806のドレイン電極に電気的に接続され、トランジスタ806のゲート電極は書き込み信号線WRITEと電気的に接続され、トランジスタ806のソース電極はビット線BLxと電気的に接続される。次に、書き込み回路211の動作について、図17、図18を参照して説明する。はじめに信号線RSTに高電位VHが印加され、シフトレジスタ811x,1~シフトレジスタ811x,iがリセット状態となり、信号線WDCx,1,1~信号線WDCx,i,jはすべて低電位VLが出力される。そのため、トランジスタ802、...、トランジスタ803、...、トランジスタ804、...、トランジスタ805はすべてオフ状態となる。また、書き込み信号線WRITEには低電位VLが印加され、トランジスタ806もオフ状態となり、信号線WBLxはフローティングの状態となる。その後、信号線RSTに低電位VLが印加され、シフトレジスタ811のリセット動作が終了する。シフトレジスタ811のリセット動作が終了すると、期間311において第1の書き込みが以下のようにして行われる。書き込みデータ転送信号線TWに高電位VHが印加され、データバッファ212より出力される書き込みデータが信号線WDAx,1~信号線WDAx,kを通してデコーダ810に入力される。デコーダ810は書き込みデータをデコードして信号線WDBx,1~信号線WDBx,iに結果を出力する。表1には、デコーダ810の入力と出力の関係を示す。例えば、8値i=8、k=3のメモリセルに対してデータ0を書き込む場合、信号線WDAx,1~信号線WDAx,3は低電位VLとなり、デコーダ810に入力される。デコーダ810の出力結果として信号線WDBx,1は高電位VH、信号線WDBx,2~信号線WDBx,8には低電位VLが出力される。例えば、図17では、信号線WDAx,1~信号線WDAx,kは低電位VLとなり、デコーダ810に入力される。デコーダ810の出力結果として信号線WDBx,1は高電位VH、信号線WDBx,2~信号線WDBx,iには低電位VLが出力される。書き込みデータ転送信号線TWに高電位VHが印加されると同時に信号線SPに高電位VHが印加されて、トランジスタ801がオン状態となり、デコーダ810の出力結果が信号線WDBx,1~信号線WDBx,iを通してシフトレジスタ811x,1~シフトレジスタ811x,iに入力される。シフトレジスタ811にデコーダ810の出力結果が入力されると、高電位VHが入力されたシフトレジスタ811のみ動作する。シフトレジスタ811が動作すると、出力の最下位の信号線WDCx,y,1yは1以上i以下の整数即ち、出力電位のなかで最も低い電位が供給される信号線には高電位VHが印加され、信号線WDCx,y,1を含まない全てのシフトレジスタ811の出力の信号線WDCには低電位VLが印加される。そして、トランジスタ802、...、トランジスタ803、...、トランジスタ804、...、トランジスタ805のうち信号線WDCx,y,1がゲート電極に電気的に接続されているトランジスタがオン状態となり、信号線WBLxには、オン状態となったトランジスタのドレイン電極と電気的に接続されている書き込み電位供給線Vy,1の電位が供給される。例えば、図17では、信号線WDCx、1、1には高電位VHが印加され、それ以外の信号線WDCには低電位VLが出力される。そして、信号線WDCx、1、1がゲート電極に電気的に接続されているトランジスタ802がオン状態となり、信号線WBLxには、オン状態となったトランジスタ802のドレイン電極と電気的に接続されている書き込み電位供給線V1,1の電位が供給される。信号線WBLxに書き込み電位が供給された後、信号線SPに低電位VLが印加されてデコーダ810の出力の信号線WDBx,1~信号線WDBx,iとシフトレジスタ811x,1~シフトレジスタ811x,iの入力端は絶縁状態非導通状態ともいうとなるが、シフトレジスタ811の出力は動作開始時の状態を維持する。また、信号線SPに低電位VLが印加されるタイミングに同期して、書き込み信号線WRITEに高電位VHが印加されトランジスタ806がオン状態となり、ビット線BLxには、信号線WBLxの電位が供給され、メモリセル202に書き込みが行なわれる。書き込みが終了すると、書き込み信号線WRITEの電位はVLとなりトランジスタ806がオフ状態となり、ビット線BLxは電気的にフローティングの状態浮遊状態ともいうとなる。ビット線BLxはフローティングの状態となると、期間312において、第1のベリファイ読み出しが行われるベリファイ読み出しを行うことをベリファイするともいう。ベリファイ読み出しの結果、メモリセル202に書き込むデータ即ち、データバッファ212に保持されたデータとベリファイ読み出ししたデータとが一致する場合、ベリファイ信号VERIxは低電位VLの状態を維持して、シフトレジスタ811x,1~x,iの出力の信号線WDCx,1,1~x,i,jの電位も維持され、信号線WBLxの電位も書き込み電位Vy,1に維持される。このように、信号線WBLxの電位が電位Vy,1に維持されることを、書き込み電位が電位Vy,1に決定される、または書き込み電位として電位Vy,1を採用するともいう。一方、メモリセル202に書き込むデータ即ち、データバッファに保持されたデータとベリファイ読み出ししたデータとが一致しない場合、ベリファイ信号VERIxは高電位VHが印加される。シフトレジスタ811x,1~シフトレジスタ811x,iは、ベリファイ信号VERIxに高電位VHが入力されると最下位の信号線WDCx,y,1に高電位VHを出力しているシフトレジスタ811のみ、別の信号線、例えば1つ上位の信号線WDCx,y,2即ち、出力電位のなかで次に低い電位が供給される信号線に高電位VHを出力する。信号線WDCx,y,2を含まない全ての信号線WDCx,1,1~信号線WDCx,i,jには低電位VLが出力される。そして、トランジスタ802、...、トランジスタ803、...、トランジスタ804,...、トランジスタ805のうち信号線WDCx,y,2がゲート電極に電気的に接続されているトランジスタがオン状態となり、信号線WBLxには、オン状態となったトランジスタのドレイン電極と電気的に接続されている書き込み電位供給線Vy,2の電位が供給される。このとき、書き込み電位供給線Vy,1より書き込み電位供給線Vy,2は大きい電位とする。例えば、信号線WDCx,1,2には高電位VHが印加され、それ以外の信号線WDCには低電位VLが出力される。そして、信号線WDCx,1,2がゲート電極に電気的に接続されているトランジスタがオン状態となり、信号線WBLxには、オン状態となったトランジスタのドレイン電極と電気的に接続されている書き込み電位供給線V1,2の電位が供給される。その後、ベリファイ信号VERIxの電位は低電位VLとなるが、シフトレジスタ811の出力は変わらず維持される。そして、期間313において第2の書き込みが行われる。即ち、書き込み信号線WRITEに高電位VHが印加されトランジスタ806がオン状態となり、ビット線BLxには、信号線WBLxの電位が供給され、メモリセル202に再度書き込みが行なわれる。図中の斜線部分は、読み出したデータによって、ビット線BLxが高電位VHに上昇するタイミングが異なるため、斜線で示している。上述の書き込み、ベリファイ読み出しをそれぞれ最大j回繰り返し、書き込むデータとベリファイ読み出しした結果が一致するまでビット線BLxに印加する電位の変更を繰り返し行うことで、書き込み電位を決定することができ、メモリセル202のしきい値ばらつきを小さくすることができる。図17、図18には、上述の書き込み、ベリファイ読み出しをj回繰り返した例を示している。即ち、期間314において第jの書き込みが行われ、期間315にて第jのベリファイ読み出しが行われる。図18に示すデータiの書き込みを行う場合も、図17に示すデータ0を書き込む場合と同様に行うことができる。メモリセルの説明図19は、図12のメモリセル2021,1~メモリセル202m,nを示している。また、図20は書き込み時のメモリセル202のタイミングチャートを示している。はじめに、メモリセル202の構成について説明する。メモリセル2021,1は、ビット線BL1とトランジスタ1101のドレイン電極が電気的に接続され、トランジスタ1101のゲート電極とワード線WL_OS1が電気的に接続され、トランジスタ1101のソース電極とトランジスタ1103のゲート電極は、容量素子1104の電極の一方と電気的に接続され、容量素子1104の電極の他方はワード線WL1に接続される。また、ビット線BL1とトランジスタ1103のソース電極が電気的に接続され、トランジスタ1103と信号線SLが電気的に接続されて、1つのメモリセル202が構成される。次に書き込み動作について、図20を参照して説明する。メモリセル202にデータが書き込まれるときは、書き込み信号線WRITEの電位が高電位VHまで上昇し、ビット線BL1~nには書き込み電位が印加される。書き込み信号線WRITEの電位が高電位VHに上昇すると同時に、ワード線WL_OS1~mのいずれかのワード線の電位も高電位VHまで上昇する。例えば、ワード線WL_OS1の電位が高電位VHまで上昇すると、トランジスタ1101のゲート電極およびワード線WL_OS1と電気的に接続される1行目の全てのトランジスタのゲート電極に高電位VHが印加され、各トランジスタがオン状態となる。そして、メモリセル202のフローティングノード1102は、ビット線BL1に印加された書き込み電位と同等の電位となる電荷が蓄えられる。その後、書き込み信号線WRITEおよびワード線WL_OS1はそれぞれ電位VLまで電位が下がり、トランジスタ1101およびワード線WL_OS1とトランジスタのゲート電極が電気的に接続される1行目のトランジスタ全てがオフ状態となり書き込みが終了する。トランジスタ1101は、オフ電流が極めて小さいという特徴を有しているため、フローティングノード1102に蓄えられた電荷の保持が容易になり、また保持された情報の読み出しが容易になる。なお、図中の斜線部分は任意のデータである。また、信号線SLには、読み出しおよびベリファイ読み出しの動作時に高電位VHが供給され、読み出しとベリファイ読み出し以外の動作時に低電位VLが供給される。読み出し回路の説明図21は、図12の読み出し回路214の一例を示している。また、図22は、読み出しおよびベリファイ読み出し時のタイミングチャートを示している。読み出し回路214はメモリセル202に書き込まれた情報を読み出す機能を有する。はじめに、読み出し回路214の構成について、図21を参照して説明する。読み出し回路214においてトランジスタ901のドレイン電極には、低電位VLが印加され、トランジスタ901のゲート電極は、信号線PREと電気的に接続され、トランジスタ901のソース電極とトランジスタ902のドレイン電極は、インバータの入力端と電気的に接続され、インバータの出力端は信号線RBLxと接続され、信号線RBLxは、トランジスタ903の各ゲート電極と電気的に接続される。また、トランジスタ902のゲート電極は、読み出し信号線READと電気的に接続され、トランジスタ902のソース電極は、ビット線BLxと電気的に接続される。そして、トランジスタ903の各ドレイン電極は信号線COUTx,1~信号線COUTx,kと電気的に接続され、信号線COUTx,1~信号線COUTx,kはカウンタ911xの出力端と電気的に接続され、カウンタ911xの入力端は、信号線PULSEおよび信号線RST2がそれぞれ電気的に接続される。さらに、トランジスタ903の各ソース電極は、ラッチ回路912x,1~ラッチ回路912x,kの各入力端とそれぞれ対となって電気的に接続され、ラッチ回路912x,1~ラッチ回路912x,kの各出力端は、トランジスタ904の各ドレイン電極とそれぞれ対となって電気的に接続され、トランジスタ904の各ゲート電極は、信号線TRDとそれぞれ電気的に接続され、トランジスタ904の各ソース電極とトランジスタ905の各ドレイン電極は、信号線RDAx,1~信号線RDAx,kとそれぞれ対となって電気的に接続され、トランジスタ905の各ゲート電極は信号線/TRDとそれぞれ電気的に接続され、トランジスタ905の各ソース電極は接地されるまたは低電位が与えられる。次に、読み出し回路214の動作について、図22を参照して説明する。読み出しまたはベリファイ読み出しが行われると、読み出し信号線READおよび信号線PREは高電位VHまで上昇し、トランジスタ901およびトランジスタ902がオン状態となる。そして、ビット線BLxは低電位VLと等しくなる。このとき、信号線RBLxは高電位VHまで上昇し、トランジスタ903のゲート電極には高電位VHが印加され、トランジスタ903はオン状態となる。また、同時に図19のメモリセル202の信号線SLおよびワード線WL1~mにも高電位VHが印加され、信号線SLおよびワード線WL1~mの電位は高電位VHまで上昇する。なお、図22においてWL1は電位の変化を強調するため縦軸を大きくしているが、WL1に印加される最大の電位は高電位VHに等しい。その後、信号線PREが低電位VLまで減少し、トランジスタ901はオフ状態となり、ビット線BLxは低電位VLのままフローティングの状態となる。このとき、メモリセル202にデータ0が書き込まれている場合のメモリセル202のしきい値電圧をVth_L0<0Vとし、メモリセル202にデータ1~iが書き込まれている場合のメモリセル202のしきい値電圧をそれぞれVth_L1~Vth_Liとすると、データ0と比べてデータ1~iが書き込まれている場合の方が、トランジスタ1103のゲート電極に蓄えられている電荷量が多いため、メモリセル202のしきい値電圧Vth_L0に比べてしきい値電圧Vth_L1~Vth_Liは小さくなる。そして、メモリセル202のトランジスタ1103のドレイン電極には低電位VLが印加され、ソース電極には高電位VHが印加され、読み出しをしているメモリセル202のワード線WLzzは1以上m以下の整数には高電位VHが印加されるため、メモリセル202はオフ状態となり、ビット線BLxは低電位VLの状態を維持する。そして、図22の信号線RST2にパルスが入力されるとカウンタ911がリセットされ、信号線COUTx,1~信号線COUTx,kにはそれぞれ低電位VLが出力され、ラッチ回路912x,1~ラッチ回路912x,kに信号線COUTx,1~信号線COUTx,kのデータがそれぞれ対となって保持される。また、信号線RST2のパルスが立ち下がると同時に、読み出しをしているメモリセル202のワード線WLzに印加される電位が、高電位VHからデータ0を読み出すことができる電位、つまり、高電位VHVth_L0Vth_L0<0Vの電位に減少し、メモリセル202に書き込まれているデータが0またはデータ1~iの判定が行われる。仮にデータが0だった場合、メモリセル202のトランジスタ1103はオン状態となるため、ビット線BLxの電位は低電位VLから高電位VHまで上昇し、信号線RBLxの電位は低電位VLに減少し、トランジスタ903の各ゲート電極には低電位VLが印加され、トランジスタ903がオフ状態となる。一方、データが0以外の場合、メモリセル202のトランジスタ1103はオフ状態となるため、ビット線BLxの電位は低電位VLを、信号線RBLxは高電位VHを維持し、トランジスタ903にオン状態を維持し続ける。その後、信号線PULSEにパルスが入力されカウンタ911xのデータが1増加すると同時に信号線COUTx,1~信号線COUTx,kのデータも変化する。このとき、トランジスタ903がオフ状態、つまりデータが0の場合、ラッチ回路912x,1~ラッチ回路912x,kに信号線COUTx,1~信号線COUTx,kのデータが入力されず、ラッチ回路912x,1~ラッチ回路912x,kはデータ0の状態を保持する。一方、トランジスタ903がオン状態、つまりデータが0以外の場合、ラッチ回路912x,1~ラッチ回路912x,kに信号線COUTx,1~信号線COUTx,kのデータが入力され、ラッチ回路912x,1~ラッチ回路912x,kはデータ1の状態に変化する。また、信号線PULSEが入力されると同時に、読み出しをしているメモリセル202のワード線WLzに印加される電位が、高電位VHVth_L0からデータ1を読み出すことができる電位、つまり、高電位VHVth_L1Vth_L1<Vth_L0<0Vの電位に減少し、メモリセル202に書き込まれているデータが0~1またはデータが2~iの判定が行われる。前記手順を繰り返すことで、読み出したメモリセル202のデータがラッチ回路912x,1~ラッチ回路912x,kに保持される。データが0~i-1またはデータがiの判定が終わると、読み出し信号線READの電位が低電位VLに減少してトランジスタ902はオフ状態となり、メモリセル202の信号線SLの電位も低電位VLに減少する。また、信号線TRDが高電位VHまで上昇し、トランジスタ904はそれぞれオン状態となる。そして、ラッチ回路912x,1~ラッチ回路912x,kに保持されている読み出しデータが信号線RDBx,1~信号線RDBx,kを通して、信号線RDAx,1~信号線RDAx,kにそれぞれ対となって出力される。読み出しデータの出力後は信号線TRDが低電位VLまで減少し、トランジスタ904はそれぞれオフ状態となる。一方、信号線/TRDの電位は高電位VHまで上昇し、トランジスタ905はそれぞれオン状態となり、信号線RDAx,1~信号線RDAx,kはそれぞれ接地されるまたは低電位が与えられる。ベリファイ回路の説明図23は、ベリファイ回路213の一例を示している。また、図24および図25は、ベリファイ回路213の動作のタイミングチャートを示している。ベリファイ回路213は書き込みデータとベリファイ読み出しのデータを比較し、書き込みが正常に終了したか否かを判定する機能を有する。はじめに、ベリファイ回路213の構成について、図23を参照して説明する。ベリファイ回路213において、信号線WDAx,1~信号線WDAx,kおよび信号線RDAx,1~信号線RDAx,kは、2入力1出力XOR回路1001の入力端に信号線WDAx,1と信号線RDAx,1、...、信号線WDAx,kと信号線RDAx,kがそれぞれ対になって電気的に接続され、2入力1出力XOR回路1001の各出力端はk入力1出力OR回路1002の入力端にそれぞれ電気的に接続され、k入力1出力OR回路1002の出力端はトランジスタ1003のドレイン電極に電気的に接続され、トランジスタ1003のゲート電極は信号線TVEに電気的に接続され、トランジスタ1003のソース電極とトランジスタ1004のドレイン電極は信号線VERIxに電気的に接続され、トランジスタ1004のゲート電極は信号線/TVEに電気的に接続され、トランジスタ1004のソース電極は接地されるまたは低電位が与えられる。次に、ベリファイ回路213の動作について、図24、図25を参照して説明する。書き込みが行われると、書き込みデータ転送信号線TWが高電位VHまで上昇し、信号線WDAx,1~信号線WDAx,kには書き込みデータが入力される。そして、メモリセル202に書き込みが行われ、書き込みが終了するとベリファイ読み出しが行われる。ベリファイ読み出しが行われると、読み出し回路214の信号線TRDにパルスが入力され、信号線RDAx,1~信号線RDAx,kにはベリファイ読み出しのデータが入力される。信号線WDAx,1~信号線WDAx,kに書き込みデータが入力され、かつ信号線RDAx,1~信号線RDAx,kにベリファイ読み出しのデータが入力されるとXOR回路1001の出力電位は、信号線WDAx,1と信号線RDAx,1の電位が共に低電位VLまたは高電位VHの場合に低電位VLとなる。一方、信号線WDAx,1と信号線RDAx,1の一方の入力電位が低電位VLかつ他方の入力電位が高電位VHの場合、XOR回路1001の出力電位は高電位VHとなる。前記と同様に、信号線WDAx,2と信号線RDAx,2、...、信号線WDAx,kと信号線RDAx,kもそれぞれXOR回路1001によって比較され、XOR回路1001の各出力電位は低電位VLまたは高電位VHとなる。XOR回路1001の各出力はOR回路1002に入力され、XOR回路1001の各出力電位の中で、1つでも高電位VHが出力されていた場合、OR回路1002の出力電位は、高電位VHとなる。一方、XOR回路1001の各出力電位が全て低電位VLの場合、OR回路1002の出力電位は、低電位VLとなる。そして、信号線TVEが高電位VHまで上昇し、トランジスタ1003がオン状態となり、信号線VERIxは、図25に示すように、OR回路1002の出力が高電位VHの場合即ち、ベリファイNGの場合、高電位VHまで上昇する。また、図24に示すように、OR回路1002の出力が低電位VLの場合即ち、ベリファイOKの場合、信号線VERIxは低電位VLとなる。書き込みデータとベリファイ読み出しデータの比較をしていない期間は信号線/TVEが高電位VHとなり、トランジスタ1004がオン状態になる。そのため、信号線VERIxは接地されるまたは低電位が与えられる。なお、図24中の斜線部分は任意のデータとなるが、WDAx[1:k]とRDAx[1:k]は同じデータとなる。また、図25中の斜線部分は任意のデータとなるが、WDAx[1:k]とRDAx[1:k]のデータは異なる。なお、ベリファイ回路213は、図23の回路以外にも一般的に知られている回路を組み合わせることで構成することができる。ベリファイ回路213は、書き込みデータとベリファイ読み出しデータの比較を行い、書き込みデータとベリファイ読み出しデータが異なる場合に信号線VERIxにパルスを出力する回路であればよい。開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき分布幅を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図26を参照して説明する。図26は、図19に示したメモリセル202を駆動するワード線側の駆動回路の一例を示している。ワード線側の駆動回路は書き込み、読み出し、およびベリファイ読み出し時に、図19に示したワード線WL1~mおよびワード線WL_OS1~mの電位を制御する機能を有する。はじめに、ワード線側の駆動回路の構成について、図26を参照して説明する。ワード線側の駆動回路において、信号線RAddrは、デコーダ1312の入力端と電気的に接続され、信号線RA1~mとデコーダ1312の各出力端は、それぞれが対となって電気的に接続され、信号線RA1~mとトランジスタ1301の各ドレイン電極とトランジスタ1310の各ドレイン電極は、トランジスタ1303の各ドレイン電極と対となって電気的に接続され、トランジスタ1301の各ゲート電極は、書き込み信号線WRITEと電気的に接続され、トランジスタ1301の各ソース電極とトランジスタ1302の各ドレイン電極とインバータ1308の各入力端は、ワード線WL_OS1~mとそれぞれが対となって電気的に接続され、トランジスタ1302の各ゲート電極は、書き込み信号の反転信号線/WRITEと電気的に接続され、トランジスタ1302の各ソース電極は、接地されるまたは低電位が与えられる。また、インバータ1308の各出力端は、トランジスタ1309のドレイン電極とそれぞれが対となって電気的に接続され、トランジスタ1309の各ゲート電極は、書き込み信号線WRITEと電気的に接続され、トランジスタ1309の各ソース電極は、ワード線WL1~mそれぞれが対となって電気的に接続される。そして、トランジスタ1303の各ゲート電極とトランジスタ1310の各ゲート電極は、読み出し信号線READと電気的に接続され、トランジスタ1310の各ソース電極は、トランジスタ1306の各ゲート電極とそれぞれが対となって電気的に接続され、トランジスタ1303の各ソース電極は、トランジスタ1304の各ゲート電極とそれぞれ対となって電気的に接続され、トランジスタ1304の各ソース電極には、電源電位Vddが印加され、トランジスタ1304の各ドレイン電極とトランジスタ1305の各ドレイン電極とトランジスタ1306の各ソース電極は、ワード線WL1~mとそれぞれ対となって電気的に接続され、トランジスタ1305の各ゲート電極は、読み出し信号の反転信号線/READと電気的に接続され、トランジスタ1305の各ソース電極は、トランジスタ1311の各ドレイン電極とそれぞれ対となって電気的に接続され、トランジスタ1311の各ゲート電極は、書き込み信号の反転信号線/WRITEと電気的に接続され、トランジスタ1311の各ソース電極は接地されるまたは低電位が与えられる。さらにトランジスタ1306の各ドレイン電極は、信号線VRと電気的に接続され、信号線VRは、抵抗選択回路1307の出力端と電気的に接続され、信号線PULSEは、抵抗選択回路1307の入力端と電気的に接続され、信号線RST2は、抵抗選択回路1307の入力端と電気的に接続され、抵抗選択回路の入力端には、電源電位Vddが印加される。次に、ワード線側の駆動回路の動作について説明する。書き込み動作において、信号線RAddrから書き込みを行うロウアドレスを指定する信号が、デコーダ1312に入力される。デコーダ1312は、信号線RAddrの信号に基づいて、信号線RA1~mの信号線の中から1本の信号線にのみ高電位VHを出力し、その他の信号線には低電位VLを出力する。そして、書き込み信号線WRITEが高電位VHまで上昇し、トランジスタ1301がそれぞれオン状態となり、ワード線WL_OS1~mには、それぞれ対となる信号線RA1~mの電位が出力される。また、トランジスタ1301がそれぞれオン状態となると、インバータ1308の各入力端に、信号線RA1~mの電位がそれぞれ対となって入力される。そして、書き込み信号線WRITEは高電位VHまで上昇しているため、トランジスタ1309がオン状態となり、ワード線WL1~mには、インバータ1308の各出力端の電位、つまり信号線RA1~mの反転信号がそれぞれ対となって出力される。一方、書き込み動作以外においては、書き込み信号線WRITEの反転信号線/WRITEの電位が高電位VHとなるため、トランジスタ1302がオン状態となりワード線WL_OS1~mはそれぞれ接地されるまたは低電位が与えられる。また、書き込み信号線WRITEは低電位VLとなるため、トランジスタ1309はオフ状態となりWL1~mはインバータ1308の各出力端とは絶縁状態となる。また、読み出しおよびベリファイ読み出し動作においては、信号線RAddrからデータの読み出しを行うロウアドレスを指定する信号が、デコーダ1312に入力される。デコーダ1312は、信号線RAddrの信号に基づいて、信号線RA1~mの信号線の中から1本の信号線にのみ高電位VHを出力し、その他の信号線には低電位VLを出力する。そして、読み出し信号線READが高電位VHとなるため、トランジスタ1303およびトランジスタ1310がオン状態となり、トランジスタ1304の各ゲート電極とトランジスタ1306の各ゲート電極にそれぞれ対となる信号線RA1~mの電位が印加される。信号線RA1~mの中で、選択された1本の信号線以外の信号線の電位はすべて低電位VLとなるため、非選択となるロウアドレスに電気的に接続されるトランジスタ1304のゲート電極には低電位VLが印加され、トランジスタ1304はオン状態となり、非選択のロウアドレスに接続されるワード線WL1~mただし、選択されるロウアドレスに接続されるワード線WLzを除くは高電位VHまで上昇する。一方、選択されたロウアドレスの信号線RAzは高電位VHとなるため、信号線RAzとゲート電極が電気的に接続されるトランジスタ1304はオフ状態となる。また、読み出しおよびベリファイ読み出し動作ではトランジスタ1310がオン状態となり、信号線RA1~mの電位がトランジスタ1306のそれぞれ対となるゲート電極に印加される。ゲート電極に低電位VLが印加されたトランジスタはオフ状態となるが、ゲート電極に高電位VHが印加されたトランジスタはオン状態となり、選択されたワード線WLzは電位VRとなる。このとき、VRの電位は抵抗選択回路によって制御される。抵抗選択回路は信号線RST2にパルスが入力されることで電位VR=高電位VHとなる電位VRを出力し、信号線PULSEにパルスが入力されるごとに電位VRが減少する機能を有する。書き込み、読み出し、ベリファイ読み出しのいずれの動作もしていない場合は、読み出し信号の反転信号線/READの電位、および書き込み信号の反転信号線/WRITEの電位は、いずれも高電位VHとなり、トランジスタ1305およびトランジスタ1311はともにオン状態となりワード線WL1~mは接地されるまたは低電位が与えられる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態7上記実施の形態において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図28を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層400上に絶縁層437を形成する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体層を形成する。第1の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体成膜用ターゲットIn-Ga-Zn-O系酸化物半導体成膜用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、またはアルゴンおよび酸素雰囲気下で膜厚5nmの第1の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図28A参照。成膜時の基板温度や第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体層を形成する。第2の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体成膜用ターゲットIn-Ga-Zn-O系酸化物半導体成膜用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、またはアルゴンおよび酸素雰囲気下で膜厚25nmの第2の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図28B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化および欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素および水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図28C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層および第2の結晶性酸化物半導体層は、c軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層および第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層および第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1の結晶性酸化物半導体層および第2の結晶性酸化物半導体層は、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Sn-Zn-O系の材料ITZOとも表記する。、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などがある。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ例えば、実施の形態1における酸化物半導体を用いたトランジスタ、実施の形態2および実施の形態4におけるトランジスタ162、実施の形態3におけるトランジスタ510に、適宜用いることができる。また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いたトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、例えば図11Bでは上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態8本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図30乃至図32を用いて詳細に説明する。なお、特に断りがない限り、図30乃至図32は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図30において丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図30Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図30Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図30Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図30Aに示す小グループは電荷が0である。図30Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図30Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図30Bに示す構造をとりうる。図30Bに示す小グループは電荷が0である。図30Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図30Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図30Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図30Cに示す小グループは電荷が0である。図30Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図30Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図30Dに示す小グループは電荷が1となる。図30Eに、2個のZnを含む小グループを示す。図30Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図30Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図30Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向に3個のそれぞれ近接Inを有する。5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはIn、または4配位の金属原子Znいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図31Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図31Bに、3つの中グループで構成される大グループを示す。なお、図31Cは、図31Bの層構造をc軸方向から観察した場合の原子配列を示す。図31Aにおいては、理解を容易にするため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図31Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図31Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図31Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図30Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図31Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料などを用いた場合も同様である。例えば、図32Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図32Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図32Bに3つの中グループで構成される大グループを示す。なお、図32Cは、図32Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図32Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。実施の形態9本実施の形態では、トランジスタの電界効果移動度に関して説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図33に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図33で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図34乃至図36に示す。なお、計算に用いたトランジスタの断面構造を図37に示す。図37に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域2103aおよび半導体領域2103cを有する。半導体領域2103aおよび半導体領域2103cの抵抗率は2×10-3Ωcmとする。図37Aに示すトランジスタは、下地絶縁層2101と、下地絶縁層2101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物2102の上に形成される。トランジスタは半導体領域2103a、半導体領域2103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域2103bと、ゲート電極2105を有する。ゲート電極2105の幅を33nmとする。ゲート電極2105と半導体領域2103bの間には、ゲート絶縁層2104を有し、また、ゲート電極2105の両側面には側壁絶縁物2106aおよび側壁絶縁物2106b、ゲート電極2105の上部には、ゲート電極2105と他の配線との短絡を防止するための絶縁物2107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域2103aおよび半導体領域2103cに接して、ソース2108aおよびドレイン2108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図37Bに示すトランジスタは、下地絶縁層2101と、酸化アルミニウムよりなる埋め込み絶縁物2102の上に形成され、半導体領域2103a、半導体領域2103cと、それらに挟まれた真性の半導体領域2103bと、幅33nmのゲート電極2105とゲート絶縁層2104と側壁絶縁物2106aおよび側壁絶縁物2106bと絶縁物2107とソース2108aおよびドレイン2108bを有する点で図37Aに示すトランジスタと同じである。図37Aに示すトランジスタと図37Bに示すトランジスタの相違点は、側壁絶縁物2106aおよび側壁絶縁物2106bの下の半導体領域の導電型である。図37Aに示すトランジスタでは、側壁絶縁物2106aおよび側壁絶縁物2106bの下の半導体領域はnの導電型を呈する半導体領域2103aおよび半導体領域2103cであるが、図37Bに示すトランジスタでは、真性の半導体領域2103bである。すなわち、図37Bに示す半導体層において、半導体領域2103a半導体領域2103cとゲート電極2105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物2106a側壁絶縁物2106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図34は、図37Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図34Aはゲート絶縁層の厚さを15nmとしたものであり、図34Bは10nmとしたものであり、図34Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。図35は、図37Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図35Aはゲート絶縁層の厚さを15nmとしたものであり、図35Bは10nmとしたものであり、図35Cは5nmとしたものである。また、図36は、図37Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図36Aはゲート絶縁層の厚さを15nmとしたものであり、図36Bは10nmとしたものであり、図36Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図34では80cm2/Vs程度であるが、図35では60cm2/Vs程度、図36では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。実施の形態10本実施の形態では、酸化物半導体としてIn、Sn、Znを主成分とする酸化物半導体を用いたトランジスタについて説明する。In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図38A乃至図38Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図38Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図38Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図38Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜することおよび/または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図38Aと図38Bの対比からも確認することができる。なお、しきい値電圧はIn、SnおよびZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜および/または成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのId-Vg特性の測定を行った。なお、Vdはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのId-Vg測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのId-Vg特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのId-Vg測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図39Aに、マイナスBT試験の結果を図39Bに示す。また、試料2のプラスBT試験の結果を図40Aに、マイナスBT試験の結果を図40Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中および該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図43に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱することおよび/または成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図44に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図44に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図41に、Id実線および電界効果移動度点線のVg依存性を示す。また、図42Aに基板温度としきい値電圧の関係を、図42Bに基板温度と電界効果移動度の関係を示す。図42Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図42Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。以下に、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について説明する。図45は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図45Aにトランジスタの上面図を示す。また、図45Bに図45Aの一点鎖線A-Bに対応する断面A-Bを示す。図45Bに示すトランジスタは、基板1200と、基板1200上に設けられた下地絶縁層1202と、下地絶縁層1202の周辺に設けられた保護絶縁膜1204と、下地絶縁層1202および保護絶縁膜1204上に設けられた高抵抗領域1206aおよび低抵抗領域1206bを有する酸化物半導体膜1206と、酸化物半導体膜1206上に設けられたゲート絶縁層1208と、ゲート絶縁層1208を介して酸化物半導体膜1206と重畳して設けられたゲート電極1210と、ゲート電極1210の側面と接して設けられた側壁絶縁膜1212と、少なくとも低抵抗領域1206bと接して設けられた一対の電極1214と、少なくとも酸化物半導体膜1206、ゲート電極1210および一対の電極1214を覆って設けられた層間絶縁膜1216と、層間絶縁膜1216に設けられた開口部を介して少なくとも一対の電極1214の一方と接続して設けられた配線1218と、を有する。なお、図示しないが、層間絶縁膜1216および配線1218を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜1216の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。また、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図46は、トランジスタの構造を示す上面図および断面図である。図46Aはトランジスタの上面図である。また、図46Bは図46Aの一点鎖線A-Bに対応する断面図である。図46Bに示すトランジスタは、基板1600と、基板1600上に設けられた下地絶縁層1602と、下地絶縁層1602上に設けられた酸化物半導体膜1606と、酸化物半導体膜1606と接する一対の電極1614と、酸化物半導体膜1606および一対の電極1614上に設けられたゲート絶縁層1608と、ゲート絶縁層1608を介して酸化物半導体膜1606と重畳して設けられたゲート電極1610と、ゲート絶縁層1608およびゲート電極1610を覆って設けられた層間絶縁膜1616と、層間絶縁膜1616に設けられた開口部を介して一対の電極1614と接続する配線1618と、層間絶縁膜1616および配線1618を覆って設けられた保護膜1620と、を有する。基板1600としてはガラス基板を、下地絶縁層1602としては酸化シリコン膜を、酸化物半導体膜1606としてはIn-Sn-Zn-O膜を、一対の電極1614としてはタングステン膜を、ゲート絶縁層1608としては酸化シリコン膜を、ゲート電極1610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1620としてはポリイミド膜を、それぞれ用いた。なお、図46Aに示す構造のトランジスタにおいて、ゲート電極1610と一対の電極1614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1606に対する一対の電極1614のはみ出しをdWと呼ぶ。実施の形態11本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図29を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図29Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図29Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図29Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図29Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図29Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図29Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図29Fは、テレビジョン装置であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"