共通電位又はKK≧1個の電位の中から選択された電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を1又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、前記駆動部は、複数の半導体チップが積層されて構成され、当該複数の半導体チップのうち少なくとも一枚に形成された配線における最小の配線幅は、他の前記半導体チップに形成された配線における最小の配線幅より狭く、当該最小の配線幅が狭い第1の半導体チップは、入力データに基づき、一の前記駆動電圧波形当たりK個の駆動電圧選択信号を並列的に出力する選択信号出力部を備え、前記複数の半導体チップのうち、前記第1の半導体チップを除く第2の半導体チップは、前記駆動電圧選択信号が入力されると、前記駆動電圧波形を生成する駆動電圧波形生成部を備えることを特徴とするインクジェットヘッドの駆動回路。前記所定数の負荷に対して各々印加される電位の選択可能な数Kは、2以上であることを特徴とする請求項1に記載のインクジェットヘッドの駆動回路。前記駆動電圧波形生成部は、前記所定数の負荷に対して各々印加される電位として選択可能な電位毎に別個の前記第2の半導体チップに設けられることを特徴とする請求項2に記載のインクジェットヘッドの駆動回路。前記第1の半導体チップ、及び、前記第2の半導体チップは、各々供給される電圧範囲に基づいて設定された配線幅で配線されていることを特徴とする請求項1~3の何れか一項に記載のインクジェットヘッドの駆動回路。前記第2の半導体チップは、前記第1の半導体チップよりも上部に積層され、前記第2の半導体チップへの信号の入出力は、前記第1の半導体チップを介して行われることを特徴とする請求項1~4の何れか一項に記載のインクジェットヘッドの駆動回路。前記第1の半導体チップは、全ての前記第2の半導体チップよりも上部に積層され、前記第1の半導体チップへの信号の入出力は、前記第2の半導体チップを介して入行われることを特徴とする請求項1~4の何れか一項に記載のインクジェットヘッドの駆動回路。前記第1の半導体チップで利用される電源電圧のみが前記第2の半導体チップから当該第1の半導体チップへ供給されることを特徴とする請求項6に記載のインクジェットヘッドの駆動回路。前記第1の半導体チップに設けられた前記駆動電圧選択信号の出力端子、及び、前記第2の半導体チップに設けられた前記駆動電圧選択信号の入力端子は、それぞれ、千鳥配置されていることを特徴とする請求項1~7の何れか一項に記載のインクジェットヘッドの駆動回路。前記選択信号出力部は、入力データを順番に記憶させるシフトレジスターと、当該シフトレジスターに記憶されて、並列に出力された前記入力データを保持し、指定されたタイミングで出力するラッチ回路と、前記ラッチ回路から出力された前記入力データの各々に対して前記駆動電圧選択信号を生成して出力する波形選択部とを備えることを特徴とする請求項1~8の何れか一項に記載のインクジェットヘッドの駆動回路。前記第1の半導体チップは、基板上に実装されていることを特徴とする請求項5に記載のインクジェットヘッドの駆動回路。請求項1~10の何れか一項に記載のインクジェットヘッドの駆動回路と、当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、を備えることを特徴とするインクジェットヘッド。一方、インクジェットプリンターの表示画素数を増加させるには、単位面積当たりのノズル数や圧力室の数を増加させる必要が生じる。このような高集積化を行うには、個々の圧力室を小型化するとともに、配線を微細化する必要がある。しかしながら、小型の圧力室からインクを吐出させるには、従来と比較して高電圧を印加しなくてはならない。すると、高電圧を供給するための耐高電圧性能を備える駆動回路の配線が必要となり、駆動回路が大型化したり、より多くのデータを高速に伝送することが困難になったりするという問題がある。これらの相反する要求により、従来のインクジェットヘッドを駆動する駆動回路では、集積度を上げるのが困難であるという課題があった。この発明の目的は、高電圧出力とデータ伝送の高速化とを両立して高集積化することの出来るインクジェットヘッドの駆動回路、及び、インクジェットヘッドを提供することにある。本発明は、上記目的を達成するため、請求項1に記載の発明は、共通電位又はKK≧1個の電位の中から選択された電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を1又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、前記駆動部は、複数の半導体チップが積層されて構成され、当該複数の半導体チップのうち少なくとも一枚に形成された配線における最小の配線幅は、他の前記半導体チップに形成された配線における最小の配線幅より狭く、当該最小の配線幅が狭い第1の半導体チップは、入力データに基づき、一の前記駆動電圧波形当たりK個の駆動電圧選択信号を並列的に出力する選択信号出力部を備え、前記複数の半導体チップのうち、前記第1の半導体チップを除く第2の半導体チップは、前記駆動電圧選択信号が入力されると、前記駆動電圧波形を生成する駆動電圧波形生成部を備えることを特徴としている。請求項2に記載の発明は、請求項1に記載のインクジェットヘッドの駆動回路において、前記所定数の負荷に対して各々印加される電位の選択可能な数Kは、2以上であることを特徴としている。請求項3に記載の発明は、請求項2に記載のインクジェットヘッドの駆動回路において、前記駆動電圧波形生成部は、前記所定数の負荷に対して各々印加される電位として選択可能な電位毎に別個の前記第2の半導体チップに設けられることを特徴としている。請求項4に記載の発明は、請求項1~3の何れか一項に記載のインクジェットヘッドの駆動回路において、前記第1の半導体チップ、及び、前記第2の半導体チップは、各々供給される電圧範囲に基づいて設定された配線幅で配線されていることを特徴としている。請求項5に記載の発明は、請求項1~4の何れか一項に記載のインクジェットヘッドの駆動回路において、前記第2の半導体チップは、前記第1の半導体チップよりも上部に積層され、前記第2の半導体チップへの信号の入出力は、前記第1の半導体チップを介して行われることを特徴としている。請求項6に記載の発明は、請求項1~4の何れか一項に記載のインクジェットヘッドの駆動回路において、前記第1の半導体チップは、全ての前記第2の半導体チップよりも上部に積層され、前記第1の半導体チップへの信号の入出力は、前記第2の半導体チップを介して入行われることを特徴としている。請求項7に記載の発明は、請求項6に記載のインクジェットヘッドの駆動回路において、前記第1の半導体チップで利用される電源電圧のみが前記第2の半導体チップから当該第1の半導体チップへ供給されることを特徴としている。請求項8に記載の発明は、請求項1~7の何れか一項に記載のインクジェットヘッドの駆動回路において、前記第1の半導体チップに設けられた前記駆動電圧選択信号の出力端子、及び、前記第2の半導体チップに設けられた前記駆動電圧選択信号の入力端子は、それぞれ、千鳥配置されていることを特徴としている。請求項9に記載の発明は、請求項1~8の何れか一項に記載のインクジェットヘッドの駆動回路において、前記選択信号出力部は、入力データを順番に記憶させるシフトレジスターと、当該シフトレジスターに記憶されて、並列に出力された前記入力データを保持し、指定されたタイミングで出力するラッチ回路と、前記ラッチ回路から出力された前記入力データの各々に対して前記駆動電圧選択信号を生成して出力する波形選択部とを備えることを特徴としている。請求項10に記載の発明は、請求項5に記載のインクジェットヘッドの駆動回路において、前記第1の半導体チップは、基板上に実装されていることを特徴としている。請求項11に記載の発明は、請求項1~10の何れか一項に記載のインクジェットヘッドの駆動回路と、当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、を備えることを特徴とするインクジェットヘッドである。本発明に従うと、インクジェットヘッドの駆動回路において、高電圧出力と高速データ伝送とを両立させることが出来るという効果がある。以下、本発明の実施の形態を図面に基づいて説明する。[第1実施形態]図1は、本発明の第1実施形態のインクジェットヘッドの全体構造を示す断面図である。第1実施形態のインクジェットヘッド1は、ヘッド基板10と配線基板20とが接着樹脂層30によって接着されたインク吐出部100と、インク吐出部100からインク滴を吐出させるための駆動を行う駆動回路200とを備えている。また、インク吐出部100の上部には、インクを内部に貯留するインク室40が設けられている。配線基板20には、FPCフレキシブルプリント回路基板50が設けられ、駆動回路200は、このFPC50上に設けられている。インク吐出部100は、インクの流路として、配線基板20を貫通してインク室40内のインクを下方へ搬送する孔部21と、孔部21と連通されてインクを貯留する圧力室12と、圧力室12の下面と連通されて当該圧力室12内のインクをインク滴として吐出するノズル11と、を備えている。また、インクジェットヘッド1は、インク吐出動作を行わせる構成として、圧力室12の上面を覆う振動板13と、振動板13の上部に配設された負荷としての圧電素子16と、圧電素子16の下面に位置する共通電極14と、圧電素子16の上面に位置する個別電極15と、個別電極15を配線基板20の配線と接続するバンプ17、22と、配線基板20におけるFPC50とバンプ22との間の信号経路である上部配線25、金属端子24、及び、下部配線23などを備えている。これらの圧力室12、振動板13、共通電極14、個別電極15、圧電素子16、バンプ17、22、下部配線23、金属端子24、上部配線25、及び、孔部21は、各々一のノズル11に対して1個ずつ設けられて、一組のノズル機構を構成している。圧力室12は、上面が振動板13に覆われ、且つ、下面においてノズル11と連接されている。圧力室12は、振動板13の振動に応じて内部に貯留されたインクに圧力を付与して、インクをノズル11へと押し出す。振動板13は、圧電素子16電極14と圧力室12との間に配設されている。この振動板13は、圧電素子16の変形に応じて振動し、圧力室12内の圧力を変化させる。圧電素子16としては、例えば、PZTチタン酸ジルコン酸鉛、ピエゾが用いられる。圧電素子16は、その上下に配設された共通電極14及び個別電極15に挟まれて設けられ、共通電極14と個別電極15との間の電位差に応じて変形して振動板13を振動させることで圧力室12内の圧力を変化させるアクチュエーターである。個別電極15から駆動回路200までの間には、各々回路が設けられている。駆動回路200から出力された駆動電圧波形は、個別電極15のそれぞれに供給される。一方、共通電極14は、各々共通電位に接続されたコモン電極である。本実施形態のインクジェットヘッド1では、共通電位として接地電位VH0が印加されている。ノズル11は、圧力室12から押し出されたインクを各々インク滴として吐出する。ここでは、本実施形態のインクジェットヘッド1として、256個配列されたノズル機構の列が4列で合計1024個設けられ、第1ノズル列~第4ノズル列110a~110dとして図2参照配置されている場合について説明する。例えば、ノズル列110a~110dは、ノズル列方向に各々300dpidotperinchの解像度で配列されている。そして、並列に配列されたこれら4列のノズル列110a~110dにおける各ノズルは、それぞれ互いに隙間を補完するように配置されて、インクジェットヘッド1は、全体として1200dpiの解像度で出力可能となっている。1200dpiの解像度の場合、ノズル間の間隔ノズルピッチは、約21.2μmとなる。また、1024個の各ノズルに対する1ビット画像データを直列に入力して50kHzの吐出周波数でインクを吐出させる場合には、約50MHzでのデータ入力が必要になる。なお、配列されるノズル機構の数は、これに限られない。また、複数の色について、それぞれ同様のインクジェットヘッド1を配置することができる。図2、及び、図3は、インクジェットヘッドにおける信号の流れを説明する図である。図2に示すように、インク吐出部100のノズル列110a~110dに対応して、駆動回路200には、4個の駆動部210a~210dが各々設けられている。これらの4個の駆動部210a~210dへは、それぞれ画像データ、制御信号、及び、駆動信号が入力されて駆動電圧波形に変換される。そして、この駆動電圧波形がノズル列110a~110dの各ノズル機構の圧電素子16に供給されて、ノズル11からインクを吐出させる。これらの入力信号及びデータについては、後に詳述する。図3に示すように、駆動部210a~210dの各々は、第1の駆動ICIntegratedCircuit211、及び、第2の駆動IC212で構成されている。第1の駆動IC211と第2の駆動IC212とは、カスケード接続されて、第1の駆動IC211に直列に入力された画像データのうち半分が更に第2の駆動IC212へ送られて入力される。そして、所定の吐出周波数例えば、50kHzで各ノズル機構にインクを吐出させるための駆動電圧波形を出力する。このとき、第1の駆動IC211からは、128個のノズル機構における圧力室12の壁面に設けられた圧電素子16の各々へ供給する駆動電圧波形出力out1~out128が生成、出力される。また、第2の駆動IC212からは、他の128個のノズル機構における圧力室12の壁面に設けられた圧電素子16の各々へ供給する駆動電圧波形出力out129~out256が生成されて、出力される。なお、各駆動部210a~210dによるデータ転送のタイミングや、各ノズル列110a~110dにおけるインクの吐出タイミングは、各々独立に、或いは、連動して制御される。次に、駆動回路の内部構成について説明する。図4は、駆動回路の内部構成を説明する図である。ここで、駆動回路200における各駆動部210a~210dの構成は同一であり、また、第1の駆動IC211及び第2の駆動IC212の構成も同一であるので、以下では、駆動部210aにおける第1の駆動IC211について説明する。本実施形態の第1の駆動IC211は、シフトレジスター221と、ラッチ回路222と、波形選択部グレイスケールコントローラー223と、バッファーアンプ231と、を備えている。この第1の駆動IC211は、デジタル回路による論理演算を行うロジック部220選択信号出力部と、アナログ処理を行うアナログ部230駆動電圧波形生成部とで異なるICチップ上に形成されており、ICチップ間で信号のやり取りが行われる。ロジック部220には、シフトレジスター221と、ラッチ回路222と、波形選択部223などが設けられている。シフトレジスター221には、インクジェットヘッド1の外部、例えば、インクジェットプリンターの制御回路から画像データとして1画素1表示色当たり2ビットのデータSin0、Sin1が転送クロック信号DCLKに同期して入力される。画像データSin0、Sin1は、各ビットのデータ毎にシフトレジスター221に入力された順番に128個ずつ記憶され、ラッチ回路222にパラレルデータとして一括して出力される。また、第1の駆動IC211のシフトレジスター221には、各ビットにつき256個ずつの画像データが入力され、先に入力された128個ずつの画像データは、第1の駆動IC211のシフトレジスター221からSout0、Sout1として出力された後、カスケード接続された第2の駆動IC212に入力データSin0、Sin1として入力される。従って、第1の駆動IC211及び第2の駆動IC212のシフトレジスター221からは、合計256個のデータが並列に出力される。ラッチ回路222は、シフトレジスター221から出力された各データをラッチ信号LATにより指定されたタイミングまで保持して、波形選択部223へ出力する。波形選択部223は、ラッチ回路222から入力された画像データ信号に基づいて、アナログ部230で所望の駆動電圧波形を生成するための選択信号駆動電圧選択信号を同期クロック信号GSCLKに同期してアナログ部230のバッファーアンプ231へ出力する。波形選択部223は、1個の駆動電圧波形を生成するための2個の選択信号を2本の出力バスDA1、DA2から並列に出力する。即ち、波形選択部223には、128組256本の出力バスが設けられている。一方、アナログ部230には、バッファーアンプ231が含まれている。ロジック部220の出力バスDA1、DA2から出力された2本の選択信号は、アナログ部230の入力バスDB1、DB2を介してバッファーアンプ231に入力される。バッファーアンプ231では、これらの選択信号及びバッファーアンプ231に入力された電源電圧VH1、VH2に基づいて128チャンネル分の駆動電圧波形を生成し、ノズル列110aの各ノズル機構に出力する。次に、駆動回路における各構成要素の配置について説明する。図5は、FPC上に設けられた駆動回路の構造を示す側面図である。図5に示すように、本実施形態の駆動回路200において、ロジック部220を搭載したロジックICチップ211a第1の半導体チップと、アナログ部230を搭載したアナログICチップ211b第2の半導体チップとは、FPC50上に積層配置されている。この第1実施形態の駆動回路200では、ロジックICチップ211aがFPC50の上部に配置され、アナログICチップ211bは、このロジックICチップ211aの上部に配置される。積層されたFPC50、ロジックICチップ211a、及び、アナログICチップ211bのそれぞれの間には、後に詳述するようにバンプが設けられることで、FPC50、ロジックICチップ211a、及び、アナログICチップ211bの対向する面に配置されたパッド金属電極同士を接続し、互いに信号や電力がやり取りされる。このように駆動回路を複数枚のチップに分割して配置することで、各チップの上面及び下面にそれぞれ回路を設けることが可能になる。図6は、ロジック部を搭載したロジックICチップの平面図、及び、アナログ部を搭載したアナログICチップの平面図である。図6aは、ロジックICチップの下面FPC側、図6bは、ロジックICチップの上面アナログICチップ側、図6cは、アナログICチップの下面ロジックICチップ側の平面図をそれぞれ示している。ロジックICチップ211aの下面には、図5、図6aに示すように、FPC50の電源パッド2101からバンプ2171を介して供給された電力を受け取る電源パッド2111と、電源パッド2111の各々に接続され、ロジックICチップ211aを貫通して電力をロジックICチップ211aの上面へ送る金属端子2112と、FPC50から送信される信号を受ける信号パッド2113と、論理演算処理を行うロジック部220と、ロジック部220が出力した選択信号をロジックICチップ211aの上面へ送る金属端子2115と、駆動電圧パッド2117に接続され、ロジックICチップ211aの上面から送られた駆動電圧波形を駆動電圧パッド2117に送る金属端子2118と、金属端子2118から受け取った駆動電圧波形をFPC50へ送る駆動電圧パッド2117などが設けられている。信号パッド2113がFPC50の信号パッド2103からバンプ2173を介して受け取る信号には、2ビット画像データSin0、Sin1、転送クロック信号DCLK、ラッチ信号LAT、駆動信号PLSTIM0~PLSTIM2、同期クロック信号GSCLKが含まれる。また、信号パッド2113により、ロジック部220のシフトレジスター221から出力された画像データSout0、Sout1がFPC50へ送られる。信号パッド2113によりロジックICチップ211aがFPC50から受け取った各種の信号は、ロジック部220に送られて処理が行われ、256個の選択信号が出力される。256本の選択信号を出力する256本の信号線は、それぞれ金属端子2115に接続されてロジックICチップ211aの上面に送られる。この金属端子2115は、例えば、TSVThroughSiliconViaであり、ロジックICチップ211aを上下に貫通して設けられている。図6bに示すように、ロジックICチップ211aの上面には、下面から貫通して設けられている金属端子2112と、金属端子2112に各々接続された電源パッド2121と、下面から貫通して設けられている金属端子2115と、金属端子2115に各々接続された選択信号パッドFET駆動パッド2126と、下面から貫通して設けられている金属端子2118と、金属端子2118に各々接続された駆動電圧パッド2127などが配置されている。また、図6cに示すように、アナログICチップ211bの下面には、電源パッド2131、選択信号パッド2136、駆動電圧パッド2137、及び、アナログ部230が配置されている。ロジックICチップ211aの上面に配置された電源パッド2121とアナログICチップ211bの下面に配置された電源パッド2131とは、図5に示したバンプ2181により接続され、FPC50から供給された電力は、電源パッド2131に到達する。1列に配置された複数個本実施形態では3個の電源パッド2131は、それぞれ、異なる電源電圧VH1、VH2、及び、接地電圧VH0の入出力に対応している。また、同一の電圧は、複数の電源パッドを用いて並列的に供給されている。電源パッドは、電力を必要とする場所に分散されて配置され、例えば、図6に示すように、ロジック部220やアナログ部230の内部間隙に埋め込まれるように配置される。ここで、ロジックICチップ211aにおいては、電源電圧VH2は用いられない。従って、FPC50上の電源パッド2101から電源電圧VH2を受け取った電源パッド2111は、ロジックICチップ211aの上面における電源パッド2121からアナログICチップ211bにのみ送られている。一方、電源電圧VH1、及び、接地電圧VH0は、ロジックICチップ211a及びアナログICチップ211bの何れにおいても利用される。従って、電源パッド2111から電源電圧VH1及び接地電圧VH0がロジックICチップ211aの各部に供給され、また、この電源電圧VH1及び接地電圧VH0は、ロジックICチップ211aの上面における電源パッド2121からアナログICチップ211bへ送られる。なお、本実施形態のインクジェットヘッド1では、ロジックICチップ211aを駆動する電圧として、アナログICチップ211bを駆動するのに用いられる電圧VH1と等しい電圧を用いることとしたが、この電圧VH1と異なる専用のロジック回路駆動用電圧但し、電源電圧VH2よりも低電圧を供給することとしてもよい。このように、必要な電圧ごとにICチップを分けることで、特徴の異なるロジックICチップ211aとアナログICチップ211bとを個別に製造することが可能になる。一般にロジック部220では、多数の論理回路が必要となるので、配線幅を細くして集積度を高めると共に、信号レベルの高速変化に対する応答性能を高めることが望まれる。一方で、アナログ部230では、入出力される駆動電圧に対する耐高電圧性能を備える必要があるので、配線幅を太く、且つ、配線ピッチ配線間の間隔を広くすることが望ましい。具体的には、ロジック部220を搭載するロジックICチップ211aでは、電源電圧VH1にのみ耐電圧可能な細い配線として、例えば、ロジックICチップ211aに形成される配線の中で最も幅の狭い配線の幅最小の配線幅を300nmに設定して回路が形成されている。なお、ロジックICチップ211aにおいて、ロジック部220以外の部分、例えば、アナログ部230に供給する駆動電圧を伝える電源パッド2111、2121と金属端子2112とを接続する配線や、駆動電圧パッド2117、2127と金属端子2118とを接続する配線などには、高電圧が印加されるので、部分的に上記設定の配線幅より太く配線ピッチの広い配線を形成する必要がある。一方、アナログ部230を搭載するアナログICチップ211bでは、アナログ部230、電源パッド2131からアナログ部230へ電源電圧VH2を供給する配線、及び、アナログ部230から駆動電圧パッド2137までの配線については、電源電圧VH2が印加され得る。そこで、このアナログICチップ211bでは、電源電圧VH2を印加することが可能な幅の広い配線として、例えば、配線幅最小の配線幅と配線ピッチとをそれぞれ1μmに設定して回路が形成されている。これらの配線幅は、電源電圧VH1、VH2の値に合わせて適宜上下させることが可能である。ロジックICチップ211aの上面に配置された選択信号パッド2126とアナログICチップ211bの下面に配置された選択信号パッド2136とは、図5に示したバンプ2186により接続されている。ロジックICチップ211aに配置されたロジック部220から出力された256本の選択信号は、ロジックICチップ211aの上面において、金属端子2115から2列に千鳥配置された選択信号パッド2126、及び、アナログICチップ211b上に同様の配置がなされた選択信号パッド2136に送られることで、金属端子2115と比較して面積が大きいパッドによる幅の拡張を抑えることが出来るとともに、平面上での回路の複雑化を防ぐことが出来る。そして、この選択信号パッド2136からアナログ部230へ選択信号を入力させる。一方、アナログICチップ211bの下面において、アナログ部230から出力された駆動電圧波形の信号は、駆動電圧パッド2137に送られ、更に、バンプ2187、駆動電圧パッド2127、金属端子2118、駆動電圧パッド2117、バンプ2177、FPC50上の駆動電圧パッド2107を順番に介して駆動回路から出力され、各ノズル機構の圧電素子16に送られる。このように、容易且つ単純な積層構造により、多数の駆動電圧を各ノズル機構の圧電素子16に出力することが出来る。なお、本実施形態の駆動回路では、選択信号パッドが2列、駆動電圧パッドが1列に配列されたが、これらに限られない。駆動電圧パッドを2列に配列させて配置することとしてもよい。一般的に、ICチップではFPCよりも精密に回路を形成することが出来るので、パッドの配列による横幅を抑えながら、更に回路を集積化することが出来る。次に、駆動回路において、駆動電圧波形を生成する具体的な構成及び手順について説明する。図7は、選択信号から駆動電圧波形を生成して出力する部分の回路構成を示す図である。具体的には、ロジック部220の波形選択部223及びアナログ部230のバッファーアンプ231において、1個の圧電素子への駆動電圧波形を生成して出力する回路の構成が示されている。圧力室12の壁面に設けられた圧電素子16の各々に対する駆動電圧波形を生成するための選択信号を出力する選択回路2230は、一のノズル機構の圧電素子16に対して各々論理演算部2231と、セレクター2232とを備える。本実施形態の波形選択部223では、論理演算部2231において画像データの値を波形パターンに変換するための駆動波形パターンデータが設定され、当該駆動波形パターンデータに基づいてセレクター2232で画像データの1ビット当たり1個の駆動電圧波形が生成、出力され、入力された2ビット画像データにより2個の駆動電圧波形が組み合わされた形の選択信号を同期クロック信号GSCLKに同期してアナログ部230に出力する構成となっている。論理演算部2231では、ラッチ回路222から入力されたn番目の圧力室12の圧電素子16に対する画像データ信号を2つの選択信号に変換するための駆動波形パターンデータが設定される。また、論理演算部2231には、同期クロック信号GSCLKや、駆動波形パターンデータの設定に必要な設定値が入力される。そして、論理演算部2231からは、設定された駆動波形パターンデータがセレクター2232へ出力される。セレクター2232には、3種類の駆動信号PLSTIM0~PLSTIM2が同期クロック信号GSCLKと同期して入力される。選択信号は、波形選択部223に入力されるこれら3種類の駆動信号に基づいて生成される。3種類の駆動信号PulseTiming信号は、非吐出信号PLSTIM0、第1吐出信号PLSTIM1、及び、第2吐出信号PLSTIM2である。これら3種類の駆動信号は、ハイレベル及びローレベルの二値の間での時間変化を示すデジタルデータである。論理演算部2231から入力された駆動波形パターンデータに基づいて、これら3種類の駆動信号の中から何れかが選択されて、セレクター2232から2本の選択信号D1、D2が出力される。具体的には、選択信号D1は、第1吐出駆動期間ハイレベルを示す信号であって、第1吐出信号PLSTIM1、又は、非吐出信号PLSTIM0の何れかが選択されて出力される。また、選択信号D2は、第2吐出駆動期間ハイレベルを示す信号であって、第2吐出信号PLSTIM2、又は、非吐出信号PLSTIM0のいずれかが選択されて出力される。一方、バッファーアンプ231における駆動電圧波形の生成回路2310は、n番目のノズル機構の圧電素子16に対し、それぞれ、第1のトランジスターTR1と、第2のトランジスターTR2と、第3のトランジスターTR3と、インバーターI1、I2と、NOR回路N1と、3つのレベルシフターL1~L3と、を含んで構成される。また、この駆動電圧波形の生成回路2310には、第1の電源から電圧VH1が入力され、第2の電源から電圧VH1より高い電圧VH2が入力され、共通電源から所定の共通電位VH0本実施形態では、接地電圧が入力されている。レベルシフターL1~L3には、第2の電源から電圧VH2が入力されて、入力信号電圧を電源電圧VH2のレベルにまで昇圧することが可能となっている。そして、生成回路2310は、選択信号D1、D2に基づいて、電圧VH1、VH2、共通電位VH0の何れかを出力電圧として出力端子Outnから出力することで、ノズル機構の圧電素子16を駆動し、圧力室12を変形させてインク滴を吐出させる。第1のトランジスターTR1は、ドレイン端子に電圧VH1が接続されたP型FET電界効果トランジスターである。また、第1のトランジスターTR1のゲート端子には、選択信号D1がインバーターI1及びレベルシフターL1を介して入力される。インバーターI1は、選択信号D1がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第1のトランジスターTR1がオンとなって電圧VH1が出力される。選択信号D1がローレベルの場合には、インバーターI1によりハイレベルに反転された信号は、レベルシフターL1によりドレイン電圧より高い電圧に昇圧されてゲート端子に入力され、第1のトランジスターTR1がオフとなる。従って、第1のトランジスターTR1から電圧VH1は出力されない。第2のトランジスターTR2は、ドレイン端子に電圧VH2が接続されたP型FETである。また、第2のトランジスターTR2のゲート端子には、選択信号D2がインバーターI2及びレベルシフターL2を介して入力される。インバーターI2は、選択信号D2がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第2のトランジスターTR2がオンとなって電圧VH2が出力される。選択信号D2がローレベルの場合には、インバーターI2によりハイレベルに反転された信号は、レベルシフターL2によりドレイン電圧レベルに昇圧されてゲート端子に入力され、第2のトランジスターTR2がオフとなる。従って、第2のトランジスターTR2から電圧VH2が出力されない。第3のトランジスターTR3は、ソース端子が接地されているN型FETである。また、第3のトランジスターTR3のゲート端子には、NOR回路N1の出力信号がレベルシフターL3を介して入力されている。NOR回路N1は、選択信号D1、D2の2つの入力値に対するNOR値を出力する。選択信号D1、D2が何れもローレベルの場合には、ハイレベル信号が出力されて、レベルシフターL3を介してハイレベル信号が第3のトランジスターTR3のゲート端子に入力され、第3のトランジスターTR3がオンとなり、ドレイン‐ソース間が導通して接地電圧レベルVH0が出力される。選択信号D1、D2の少なくとも一方がハイレベルの場合には、レベルシフターL3からローレベル信号が出力され、第3のトランジスターTR3がオフとなってドレイン‐ソース間が導通せず、接地電圧レベルVH0が出力されない。第1のトランジスターTR1のソース端子、第2のトランジスターTR2のソース端子、及び、第3のトランジスターTR3のドレイン端子は、出力端子Outnと接続されている。ここで、第1吐出信号PLSTIM1に基づく選択信号D1のハイレベル出力の区間と、第2吐出信号PLSTIM2に基づく選択信号D2のハイレベル出力の区間とは、後述するように図8参照重複しないので、選択信号D1及び選択信号D2が同時にハイレベルとなることはない。従って、第1のトランジスターTR1、第2のトランジスターTR2、及び、第3のトランジスターTR3のうち2つ以上が同時にオンとなることはない。即ち、出力端子Outnへの接続は、ワイヤードOR接続となって、第1のトランジスターTR1から出力される電圧VH1、第2のトランジスターTR2から出力される電圧VH2、或いは、第3のトランジスターTR3から出力される接地電圧レベルVH0のうち、何れか1つの出力電圧レベルが出力端子Outnから選択的に出力される。図8は、バッファーアンプ231から出力される4種類の駆動電圧波形を示す図である。図8a~cに示すように、本実施形態のインクジェットヘッド1では、インク滴を吐出させるための吐出電圧波形としては、3種類の駆動電圧波形が用いられる。先ず、2ビット画像データが1、0の場合には、図8aに示すように、電源電圧VH2が第2吐出信号PLSTIM2のハイレベルタイミングに対応する波形周期の前半に印加される中液滴吐出電圧波形が出力される。次に、2ビット画像データが0、1の場合には、図8bに示すように、電源電圧VH1が第1吐出信号PLSTIM1のハイレベル期間に対応する波形周期の後半に印加される小液滴吐出電圧波形が出力される。また、2ビット画像データが1、1の場合には、図8cに示すように、出力電圧波形のうちの前半には、第2吐出信号PLSTIM2に基づき第2吐出駆動電圧VH2が出力され、出力電圧波形のうちの後半には、第1吐出信号PLSTIM1に基づき第1吐出駆動電圧VH1が出力される大液滴動電圧信号が出力される。そして、2ビット画像データが0、0の場合には、図8dに示すように、インク滴を吐出させないための非吐出電圧波形として、非吐出信号PLSTIM0に基づき波形周期に亘って接地電圧レベルVH0が出力される。このように、1個の2ビット画像データ信号の入力に対して選択回路2230から出力される2個の選択信号D1、D2における第1吐出信号PLSTIM1、第2吐出信号PLSTIM2、及び、非吐出信号PLSTIM0の組み合わせにより、一度に吐出されるインクの量が決定され、即ち、当該画像データが示す画素部分における当該インクの色濃度が制御される。上記のように、第1実施形態のインクジェットヘッド1によれば、駆動回路をロジック部220とアナログ部230とで異なるICチップ211a、211b上に配置形成して、FPC50上にロジックICチップ211aを配置し、このロジックICチップ211a上に更にアナログICチップ211bを積層配置する。このような構造とすることで、アナログ部230に必要な電圧に対応した太い配線幅の回路と、ロジック部220に必要な電圧のみに対応した細い配線幅の回路とを別個のICチップに形成することができるので、一枚のチップ上に設けられる回路の配線幅を複雑な工程で制御しながら形成する必要がなく、製造工程を容易にすることができる。また、多くの論理回路を形成することで配線数が必要となるロジック部と、高電圧に耐える必要性により配線幅の必要なアナログ部と、それぞれについて各々無駄のない回路を形成することが出来る。また、2枚のICチップを積層することで、ロジック部とアナログ部との間での配線の接続を簡便に行うことが出来る。また、ロジック部220の配線幅を狭くできることで、伝送する信号の質や応答特性を改善することが出来、従って、ロジック演算の速度を高速化することが出来る。また、特に、シフトレジスター221を配線幅の狭いチップ上に形成することで入力画像データの応答特性が向上するので、画像データの高速伝送を可能とすることができる。また、ロジックICチップ211aとアナログICチップ211bとを積層することで選択信号が上下方向に伝送されるので、ノズル部への駆動電圧波形の出力より多い選択信号の出力線を容易にアナログ部230へ送ることが出来る。また、ロジックICチップ211aからアナログICチップ211bへ選択信号を伝送する際に、選択信号パッドを千鳥配置することが可能となり、ICチップ211a、211bの横幅を広げずに多くの選択信号線を出入力することが出来る。[第2実施形態]第2実施形態のインクジェットヘッドの構成は、第1実施形態のインクジェットヘッドの構成と同一であり、同一の符号を付して説明を省略する。第2実施形態のインクジェットヘッドでは、第1実施形態のインクジェットヘッドにおけるロジックICチップ211aとアナログICチップ211bとの積層の順番が反対とされている。図9は、第2実施形態のインクジェットヘッドの駆動回路の構造を示す側面図である。図9に示すように、第2実施形態の駆動回路200では、アナログICチップ211cがFPC50の上部に配置され、ロジックICチップ211dは、アナログICチップ211cの上部に配置される。積層されたFPC50、アナログICチップ211c、及び、ロジックICチップ211dの間には、バンプが設けられることで、FPC50、アナログICチップ211c、及び、ロジックICチップ211d上に配置されたパッド金属電極同士を接続し、互いに信号や電力がやり取りされる。図10は、第2実施形態のインクジェットヘッドにおける駆動部を構成するアナログ部を搭載したアナログICチップ、及び、ロジック部を搭載したロジックICチップの平面図である。図10aは、アナログICチップの下面FPC側、図10bは、アナログICチップの上面ロジックICチップ側、図10cは、ロジックICチップの下面アナログICチップ側の平面図をそれぞれ示している。アナログICチップ211cの下面には、図9、図10aに示すように、FPC50から供給される電力を受け取る電源パッド2141と、電源パッド2141各々に接続され、アナログICチップ211cを貫通して電力をアナログICチップ211cの上面へ送る金属端子2142と、FPC50から送られる信号を受ける信号パッド2143と、信号パッド2143が受け取った信号をアナログICチップ211cの上面へ送る金属端子2144と、アナログICチップ211cを貫通し、上面から選択信号を伝達する金属端子2145と、アナログ部230と、駆動電圧波形をFPC50へ送る駆動電圧パッド2147などが設けられている。また、アナログICチップ211cの下面では、ロジックICチップ211dで生成され、アナログICチップ211cの上面から金属端子2145を介して伝送された選択信号がアナログ部230に入力されて、駆動電圧波形が生成される。そして、この生成された駆動電圧波形は、それぞれ、図9に示したように、バンプ2177を介して駆動電圧パッド2147からFPC50に設けられた駆動電圧パッド2107へ出力されて、更に、各ノズル機構の圧電素子16へと送られる。アナログICチップ211cの上面には、図10bに示すように、下面から貫通している金属端子2142と、金属端子2142に各々接続された電源パッド2151と、下面から貫通して設けられている金属端子2145と、金属端子2145に各々接続された選択信号パッドFET駆動パッド2156と、下面から貫通して設けられている金属端子2144と、金属端子2144に各々接続された信号パッド2153などが配置されている。また、図10cに示すように、ロジックICチップ211dの下面には、電源パッド2161、信号パッド2163、選択信号パッド2166、及び、ロジック部220が配置されている。アナログICチップ211cの下面において、FPC50に設けられた電源パッド2101からバンプ2171を介して電源パッド2141に供給された電力は、アナログICチップ211cの各部に供給されると共に、金属端子2142によってアナログICチップ211cの上面に送られ、更に、バンプ2191を介して接続された電源パッド2151、2161により、ロジックICチップ211dに供給される。1列に配置された複数個本実施形態では3個の電源パッド2141は、それぞれ、異なる電源電圧VH1、VH2、及び、接地電圧VH0の供給に対応している。ここで、FPC50から供給される電源電圧の電圧レベルのうち、高い方の電圧VH2は、アナログICチップ211cでのみ用いられる。従って、この電圧VH2をロジックICチップ211dには供給しない構成とすることができる。この場合には、代わりにアナログICチップ211cの下面から接地電圧VH0を2系統で送ることとしても良いし、電圧VH2をアナログICチップ211cの上面へ伝える金属端子2142や電源パッド2151を設けないこととしても良い。アナログICチップ211cの下面において信号パッド2143がFPC50に設けられた信号パッド2103からバンプ2173を介して受け取る信号には、画像データSin0、Sin1、転送クロック信号DCLK、ラッチ信号LAT、駆動信号PLSTIM0~PLSTIM2、同期クロック信号GSCLKが含まれる。また、信号パッド2143により、ロジック部220のシフトレジスター221から出力された画像データSout0、Sout1がFPC50へ送られる。一方、上述のように、ロジックICチップ211dで用いられるこれらの信号は、そのまま金属端子2144を介してアナログICチップ211cの上面に伝送され、更に、バンプ2193を介して信号パッド2153からロジックICチップ211dの信号パッド2163へと送られる。ロジックICチップ211dの下面において、FPC50から送られてロジックICチップ211dの信号パッド2163にまで伝送された信号は、ロジック部220に入力される。そして、ロジック部220において、128のノズル機構に対する選択信号が256本生成されて、それぞれ選択信号パッド2166に出力される。選択信号パッド2166は、ロジックICチップ211dの下面に2列に千鳥配置されている。そして、アナログICチップ211cの上面に同様に配置された選択信号パッド2156とバンプ2196を介して接続されることで、選択信号がアナログICチップ211cに伝送される。アナログICチップ211cでは、これらの選択信号が更に金属端子2145により上面から下面に送られた後、アナログ部230に入力される。なお、第2実施形態の駆動回路においても、選択信号パッドや駆動電圧パッドの配列パターンは、上述したものに限られない。駆動電圧パッドを2列に配列させて配置したり、選択信号パッドを3列に配列させて配置したりすることで、ICチップの横幅を更に短くすることとしてもよい。上記のように、第2実施形態の駆動回路の構造によれば、駆動回路をアナログ部とロジック部で異なるICチップ上に配置形成し、FPC50上にアナログICチップ211cを配置し、このアナログICチップ211c上に更にロジックICチップ211dを積層する。このような構造とすることでも、ロジック部220から出力する多くの選択信号線を容易にアナログ部230へ送ることが出来る。また、アナログ部230に必要な電圧に対応した太い配線幅例えば、最も細い配線の幅及び配線ピッチが1μmの回路と、ロジック部220に必要な電圧のみに対応し、信号のレベル変化に対する応答特性の良い細い配線幅例えば、最も細い配線の幅及び配線ピッチが300nmの回路とを独立に形成することができるので、容易に適切なサイズの駆動回路を得ることができる。なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。例えば、上記実施の形態では、2種類の電源電圧に対して1個のアナログICチップをロジックICチップと独立に設けることとしたが、例えば、3種類の電源電圧に対して1個のロジックICチップと2個のアナログICチップとを設けて、アナログ部への供給電圧毎に異なるICチップを積層することとしても良い。この場合には、ロジック部とアナログ部とを接続する選択信号線の本数は、ノズルの本数に電源電圧の数を乗じた数となり、積層構造により、配線の容易性に係る効果がより顕著になる。また、3種類以上の電源電圧を用いる場合であっても、ロジック部とアナログ部とで異なるICチップに分割して構成することにより、シフトレジスターや多くの論理回路を必要とするロジック部を細い配線幅で容易に形成すると共に、アナログ部についてのみ太い配線幅で形成して用いる最高の電圧レベルに対応させることとしても良い。また、上記実施の形態では、ピエゾを用いたインク室上壁の薄膜振動たわみ式によるインク吐出機構を備えたインクジェットヘッドについて説明したが、インク吐出機構の形態は、これに限られない。例えば、インク室の側壁を変形させるせん断式シェアモードのものであっても良いし、又は、サーマル式のインクジェットヘッドに用いることとしても良い。また、上記実施の形態では、128ビット対応の駆動ICを複数個カスケード接続させたが、他のビット数のものであっても良いし、1枚の駆動ICのみであっても良い。その他、入力画像データのビット数、ラッチ回路の数、駆動電圧波形の形状や出力回路などの上記実施の形態で示した具体的な構成や配置については、本発明の趣旨を逸脱しない範囲において適宜変更可能である。