トレンチを有する半導体基板と、前記トレンチ内に形成された素子分離構造と、を含み、前記素子分離構造は、パッド酸化膜を介して原子層堆積法により前記トレンチ内に形成されたライナー膜と、前記ライナー上に形成されたスピン塗布膜と、を有することを特徴とする半導体装置。前記ライナー膜は、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウムのいずれかであることを特徴とする請求項1に記載の半導体装置。半導体基板にトレンチを形成する工程と、前記トレンチ内に素子分離構造を形成する工程と、を含み、前記素子分離構造を形成する工程は、前記トレンチ内の前記半導体基板上にパッド酸化膜を形成する工程と、前記パッド酸化膜上に原子層堆積法によりライナー膜を形成する工程と、前記ライナー膜上にスピン塗布膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記ライナー膜は、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウムのいずれかであることを特徴とする請求項3に記載の半導体装置の製造方法。前記半導体基板にトレンチを形成する前に、該半導体基板の主面にシリコン酸化膜、マスク用の窒化膜を順に積層する工程を含む一方、前記素子分離構造を形成する工程の後に、当該素子分離構造部分以外の前記半導体基板に形成されている前記シリコン酸化膜、前記マスク用の窒化膜をウエットエッチングにより除去する工程を含み、前記ウエットエッチングには燐酸を用いることを特徴とする請求項3又は4に記載の半導体装置の製造方法。ところで、トレンチの埋設にスピン塗布膜SOD:SpinOnDielectricsを用いることが提案されている。SODによるトレンチの埋設の前に、活性領域となるシリコン基板表面にマスク窒化膜が形成され、このマスク窒化膜と残りのシリコン基板表面上に酸化膜/窒化膜の積層膜を形成することが行なわれる。窒化膜はライナー膜とも呼ばれている。なお、STI構造形成後にはマスク窒化膜を除去する必要がある。マスク窒化膜の除去は、プラズマによるドライエッチングあるいはウエットエッチングで行なわれる。しかし、ドライエッチングではプラズマによりシリコン基板がダメージを受ける問題点がある。一方、ウエットエッチングではSTI構造の肩の部分シリコン基板と隣接したSTI構造の上端部におけるライナー膜が過剰エッチングにより劣化するという問題がある。このような過剰エッチングに起因するライナー膜の劣化は、ライナーやられとも呼ばれている。このようなライナーやられは、マスク窒化膜除去後の活性領域に形成される拡散層への不純物混入の原因となったり、ポリシリコンやエピタキシャル成長により、ショートが発生する原因となったりする。本発明の課題は、エッチングによるマスク窒化膜除去時に、STI構造を構成しているライナー膜に劣化が発生することを防止することにある。本発明の態様によれば、トレンチを有する半導体基板と前記トレンチ内に形成された素子分離構造とを含み、前記素子分離構造が、パッド酸化膜を介して原子層堆積法により前記トレンチ内に形成されたライナー膜と、前記ライナー上に形成されたスピン塗布膜と、を有する半導体装置が提供される。本発明の別の態様によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内に素子分離構造を形成する工程と、を含み、前記素子分離構造を形成する工程が、前記トレンチ内の前記半導体基板上にパッド酸化膜を形成する工程と、前記パッド酸化膜上に原子層堆積法によりライナー膜を形成する工程と、前記ライナー膜上にスピン塗布膜を形成する工程と、を含む半導体装置の製造方法が提供される。上記のいずれの態様においても、ライナー膜の好ましい例として酸化ハフニウム膜が挙げられる。本発明によれば、ウエットエッチングによるマスク窒化膜除去時に、STI構造を構成しているライナー膜に、過剰エッチングに起因する劣化が発生することを防止することができる。それゆえ、マスク窒化膜除去後に形成される拡散層においてライナー膜の劣化に起因する異常が発生することを防止することができる。これにより、ライナーやられに起因する欠陥の無い半導体装置を提供することができる。以下、本発明の第1の実施形態について図面を参照しながら説明する。図1は、本発明による半導体装置の第1の実施形態として、DRAM等の半導体メモリについて、活性領域と分離部となるべき領域を含むセル領域の一部を平面図で示している。セル領域は、互いに平行に延在する複数の活性領域101を含み、分離部102で分離される。図2以降では、本発明の第1の実施形態に係る半導体装置半導体メモリの製造方法を、図1のA-A’線断面図a及びB-B’線断面図bについて説明するものとする。まず、マスク層として、シリコン基板Si基板1上にシリコン酸化膜SiO2膜2及びマスク窒化膜SiN3を順に形成する。次に、トレンチ素子分離溝Tを形成しようとする領域図1の分離部102上のマスク窒化膜3が露出するようにレジストパターン不図示を形成する。このレジストパターンをマスクとして分離部102領域のシリコン基板1表面が露出するまでマスク窒化膜3及びシリコン酸化膜2を順にエッチングする。レジストパターンを除去した後、マスク窒化膜3をマスクとして、露出しているシリコン基板1表面をドライエッチングして基板平面から所定深さのトレンチ素子分離溝Tを形成する図2a。次に、図3を参照して、マスク窒化膜3を含む基板主面の全体にパッド酸化膜4を形成する。このパッド酸化膜4としてはシリコン酸化膜SiO2を用いることができる。続いて、基板主面の全体、すなわちパッド酸化膜4上に、酸化ハフニウム膜5をライナー膜として形成する。酸化ハフニウム膜5は、原子層堆積ALD:AtomicLayerDeposition法により堆積、形成することで、後述するマスク窒化膜3除去時のウエットエッチングに起因するライナー膜やられを防止することができる。次に、図4を参照して、基板主面の全体、すなわち酸化ハフニウム膜5上に、トレンチ素子分離溝Tが充填されるように、絶縁膜としてSOD膜6を形成する。次に、図5を参照して、マスク窒化膜3をストッパーとして、化学的機械的研磨CMP:ChemicalMechanicalPolishing法により、マスク窒化膜3上に形成されているSOD膜6、酸化ハフニウム膜5、パッド酸化膜4を研磨除去してマスク窒化膜3が露出するまで、基板主面の平坦化を行う。次に、図6を参照して、ウエットエッチングにより、上面が露出したSOD膜6とパッド酸化膜4をシリコン基板1の表面位置まで除去する。ウエットエッチングにより、SOD膜6に加えて、マスク窒化膜3と酸化ハフニウム膜5との間のパッド酸化膜4の一部も露出端からエッチングされる。次に、図7を参照して、シリコン基板1の表面から上方に突き出している酸化ハフニウム膜5を、塩素含有プラズマを用いた等方性エッチングにより除去してシリコン基板1の表面の位置と概略同等になるようにする。これにより、トレンチ分離STI構造が実現される。トレンチ内に形成された、パッド酸化膜4、酸化ハフニウム膜5、SOD膜6からなるSTI構造は、素子分離構造とも呼ばれる。続いて、図8を参照して、ウエットエッチングにより、マスク窒化膜3とその下側のシリコン酸化膜2を除去し、STI構造の表面をシリコン基板1の表面の高さ位置と概略同等になるようにする。ウエットエッチング液は燐酸が好ましい。なお、マスク窒化膜3のウエットエッチング時、酸化ハフニウム膜5はエッチングされない。すなわち、前述したように、酸化ハフニウム膜5は、ALD法によって堆積、形成されていることにより、マスク窒化膜3のウエットエッチング時の過剰エッチング耐性が強く、ウエットエッチングに起因する劣化、つまりライナー膜やられを防止することができる。次に、図9を参照して、シリコン基板1の表面が露出した後に熱酸化を行い、シリコン基板1表面にシリコン酸化膜9を形成する。そして、活性領域には、リン注入によりソース、ドレイン用の低濃度N型不純物拡散層10を形成する。図10は、図1に示したセル領域と同じ部分に、埋め込みゲートとなるべき部分が形成されることを想定した平面図である。つまり、このセル領域は、図1に示したセル領域と同じ領域である。図11以降でも、本発明の第1の実施形態に係る半導体装置半導体メモリの製造方法を、図10のA-A’線断面図a及びB-B’線断面図bについて説明するものとする。図11において、図9のシリコン酸化膜9上にマスク用のシリコン窒化膜11及びカーボン膜あるいはアモルファスカーボン膜12を順次成膜した後、ゲート電極溝トレンチのパターンにパターンニングする図11b。次に、図12では、ドライエッチングによってシリコン基板1をエッチングし、ゲート電極溝トレンチ13を形成する。図12aに示されるように、シリコン基板1表面をSTI部よりも深くエッチングする。次に、図13を参照して、図12に示される基板主面全体にゲート絶縁膜14を形成し、続いて、窒化チタンTiN膜15とタングステンW膜16を順次堆積、形成する。図14では、エッチバックを行い、ゲート電極溝13の底部となる部分に窒化チタン膜15とタングステン膜16を残存させる。これにより、ゲート電極埋込みワード線が形成される。図15では、図14の工程で残存したタングステン膜16及びゲート電極溝13の内壁を覆うようにライナー窒化膜17を形成した後、全域にSOD膜18を堆積させる。次の図16で説明するように、ゲート電極溝13内のSOD膜18は埋込み絶縁膜となる。図15の素子表面にCMPを行なってライナー窒化膜17が露出するまで表面を平坦化した後、エッチングによりマスク用のシリコン窒化膜11及びSOD膜以降では埋込み絶縁膜と呼ぶ18’とライナー窒化膜17の一部を除去し、埋込み絶縁膜18’の表面がシリコン基板1の表面と概略同程度の高さになるようにする。図17は、図10に示したセル領域と同じ部分に、ビットコンタクト開口となるべき部分が形成されることを想定した平面図である。つまり、このセル領域は、図10に示したセル領域と同じ領域である。図16の工程に続いて、図18aに示すように、図16の基板主面上に第1層間絶縁膜20を形成した後、パターニング、エッチングを経て、図18bに示すように、第1層間絶縁膜20の一部を除去しビットコンタクト開口21を形成する。そして、このビットコンタクト開口21に対応するシリコン基板1表面は、N型不純物拡散層とされる。続いて、図19に移行し、基板主面全体にN型の不純物リン等を含有したポリシリコン膜22、タングステン膜23、シリコン窒化膜24を順次堆積、形成する。図20では、図19で形成したポリシリコン膜22、タングステン膜23、シリコン窒化膜24の積層膜をライン形状にパターニングし、エッチングしてビット線25を形成する。図21は、図20の工程終了後のセル領域表面を平面図で示す。このセル領域は、図17に示したセル領域と同じ領域である。以上のようにして、半導体メモリのセル部分が作製される。上記実施形態によれば、STI構造を構成しているライナー膜を、ALD法により形成した酸化ハフニウム膜としたことにより、ウエットエッチングによるマスク窒化膜除去時に、酸化ハフニウム膜に、過剰エッチングに起因する劣化が発生することを防止することができる。それゆえ、マスク窒化膜除去後に活性領域に形成される拡散層においてライナー膜の劣化に起因する異常が発生することを防止することができる。これにより、ライナーやられに起因する欠陥の無い半導体装置を提供することができる。以上、本発明をその好ましい実施形態について説明したが、本発明は上記実施形態に限定されるものではない。例えば、トレンチ内に形成されるライナー膜としての酸化ハフニウム膜に代えて、酸化アルミニウムあるいは酸化ジルコニウムをALD法により形成しても良い。