不揮発性メモリセルに接続されるワード線を駆動するワード線駆動回路アレイを有する半導体不揮発性記憶装置であって、第1の制御信号に応じて変動する第1の電源電圧を供給する第1の電圧電源と、第2の制御信号に応じて変動する第2の電源電圧を供給する第2の電圧電源と、前記第1の電源電圧を検知する第1の検出回路と、を有し、前記ワード線駆動回路アレイの各ワード線駆動回路が、前記第1の電源電圧を供給され、入力信号に応じた出力信号を第1のノードに出力する第1のバッファ回路と、前記第1、第2の電源電圧を供給され、前記第1のノードの信号レベルに応じて前記ワード線を駆動する第2のバッファ回路を備え、前記第1のバッファ回路は、前記入力信号が第1の値のとき、前記第1の電源電圧を出力信号として出力し、前記第1の検出回路は、前記第1の電源電圧の第1の検知結果に応じて前記第1のノードのレベルを固定することで、前記第2のバッファ回路に対して前記第2の電源電圧で前記ワード線を駆動させる半導体不揮発性記憶装置。前記ワード線駆動回路が、前記第1の検出回路の第1の検知結果に応じて導通する第1のスイッチ回路を更に有し、前記第1のバッファ回路は、前記第1の電源電圧の供給配線と前記第1のノードとの間に接続され、制御端子に前記入力信号が入力される第1のトランジスタと、前記第1のノードと所定の電源電圧を供給する第1の電源端子との間に接続され、制御端子に前記入力信号が入力される第2のトランジスタと、を備え前記第2のバッファ回路は、前記第1の電源電圧の供給配線と前記ワード線との間に接続され、制御端子が前記第1のノードに接続される第3のトランジスタと、前記ワード線と前記第2の電源電圧の供給配線との間に接続され、制御端子が前記第1のノードに接続される第4のトランジスタと、請求項1に記載の半導体不揮発性記憶装置。前記第1の検出回路は、前記第1の電源電圧の供給配線と第2のノードとの間に接続され、制御端子が前記第2のノードに接続される第5のトランジスタと、前記第2のノードと前記第1の電源端子との間に接続される第1の抵抗と、所定の電源電圧を供給する第2の電源端子と前記第1の検知結果を出力する第3のノードとの間に接続され、制御端子が前記第2のノードに接続される第6のトランジスタと、前記第3のノードと前記第1の電源端子との間に接続され、制御端子が前記第2のノードに接続される第7のトランジスタと、を有する請求項2に記載の半導体不揮発性記憶装置。前記第1、第2の制御信号を出力する制御回路を更に有し、前記第1の電圧電源が供給する前記第1の電源電圧は、正の電圧の範囲で変動し、前記第2の電圧電源が供給する前記第2の電源電圧は、負の電圧の範囲で変動し、前記第1、第2の制御信号に応じて、前記第1、第2の電源電圧が共に低下する請求項1~請求項3の何れか1項に記載の半導体不揮発性記憶装置。前記第1の電源電圧と前記第2の電源電圧との電位差に応じて、前記第1の制御信号を出力する第2の検出回路を更に有する請求項1に記載の半導体不揮発性記憶装置。前記第2の検出回路は、前記第1の電源電圧の供給配線と第4のノードとの間に接続される第2の抵抗と、前記第4のノードと前記第2の電源電圧の供給配線との間に接続される第3の抵抗と、所定の電源電圧を供給する第2の電源端子と前記第1の制御信号を出力する第5のノードとの間に接続され、制御端子が前記第4のノードに接続される第8のトランジスタと、前記第5のノードと所定の電源電圧を供給する第1の電源端子との間に接続され、制御端子が前記第4のノードに接続される第9のトランジスタと、を有する請求項5に記載の半導体不揮発性記憶装置。前記第2の制御信号を出力する制御回路を更に有し、前記第1の電圧電源が供給する前記第1の電源電圧は、正の電圧の範囲で変動し、前記第2の電圧電源が供給する前記第2の電源電圧は、負の電圧の範囲で変動し、前記第2の制御信号に応じて前記第2の電源電圧が低下し、その低下に応じて前記第2の検出回路が出力する前記第1の制御信号に基づき前記第1の電源電圧が低下する請求項5または請求項6に記載の半導体不揮発性記憶装置。従来技術は、正電圧レベルが低い状態でもワード線駆動回路を正常に論理伝搬する手段として、入力信号をラッチ回路で状態保持するため、ラッチ回路の6素子が必要であり、回路規模の削減が難しいという問題がある。ラッチ回路の6素子が必要な理由としては、正電圧レベルVclが低い状態において正電圧レベルVclがソース電極に接続されたPchトランジスタのゲート電極に入力信号のLoレベルVssが印加されてもオンしないため、負電圧レベル生成前の正電圧レベルが高い状態において入力信号をラッチ回路で状態保持しなければいけないためであり、具体的には、第1インバータINV3と第2インバータINV4とが結合されて成るラッチ回路と、上記ラッチ回路の記憶ノードP2、P3の論理を決定するためのトランジスタQ5、Q10と、を含んで第2回路を形成しているためである。本発明は、不揮発性メモリセルに接続されるワード線を駆動するワード線駆動回路アレイを有する半導体不揮発性記憶装置であって、第1の制御信号に応じて変動する第1の電源電圧を供給する第1の電圧電源と、第2の制御信号に応じて変動する第2の電源電圧を供給する第2の電圧電源と、前記第1の電源電圧を検知する第1の検出回路と、を有し、前記ワード線駆動回路アレイの各ワード線駆動回路が、前記第1の電源電圧を供給され、入力信号に応じた出力信号を第1のノードに出力する第1のバッファ回路と、前記第1、第2の電源電圧を供給され、前記第1のノードの信号レベルに応じて前記ワード線を駆動する第2のバッファ回路を備え、前記第1のバッファ回路は、前記入力信号が第1の値のとき、前記第1の電源電圧を出力信号として出力し、前記第1の検出回路は、前記第1の電源電圧の第1の検知結果に応じて前記第1のノードのレベルを固定することで、前記第2のバッファ回路に対して前記第2の電源電圧で前記ワード線を駆動させる半導体不揮発性記憶装置である。本発明は、第1の検出回路が、第1の電源電圧の第1の検知結果に応じて第1のノードのレベルを固定する。このことで、第2のバッファ回路に対して第2の電源電圧で前記ワード線を駆動させることができ、各ワード線駆動回路にラッチ回路のような規模の大きな回路構成を必要としない。本発明は、回路規模を削減することが可能である。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明をフラッシュメモリシステムに適用したものである。図1に、フラッシュコントローラ100を含むフラッシュメモリシステムFLASHの構成を示す。図1に示すように、フラッシュメモリシステムFLASHは、フラッシュコントローラ100と、フラッシュメモリマクロ110とを有する。フラッシュコントローラ100は、フラッシュメモリマクロ110の各構成要素を制御する。フラッシュメモリマクロ110は、メモリセルアレイ111と、正電圧電源101と、負電圧電源102と、ワード線駆動回路アレイ112と、ソース線駆動回路アレイ113と、読み出し回路114と、書き込み回路115とを有する。メモリセルアレイ111は、複数の不揮発性のメモリセルがアレイ状に配置されている。メモリセルには、ワード線とソース線とビット線が接続される。ワード線により選択されたメモリセルは、その保持するデータに応じてビット線の電位を変化させる。そのビット線の電位はセンスアンプにより増幅され、読み出し回路114がデータとして読み出す。正電圧電源101は、フラッシュコントローラ100の消去信号P6に応じて、ワード線駆動回路アレイ112の各ワード線駆動回路105に、正電源電圧Vposを供給する。例えば、消去信号P6例えば、2ビット信号が00の場合、正電源電圧Vposを2V、消去信号P6が01の場合、正電源電圧Vposを1V、消去信号P6が10の場合、正電源電圧Vposを0Vとする。なお、正電源電圧Vposは、チャージポンプ等により電源電圧Vccよりも高い電圧を出力することが可能である。負電圧電源102は、フラッシュコントローラ100の消去信号P6に応じて、ワード線駆動回路アレイ112の各ワード線駆動回路105に、負電源電圧Vnegを供給する。例えば、消去信号P6が00の場合、負電源電圧Vnegを0V、消去信号P6が01の場合、負電源電圧Vnegを-1V、消去信号P6が10の場合、負電源電圧Vnegを-2Vとする。なお、負電源電圧Vnegは、チャージポンプ等により接地電圧GNDよりも低い電圧を出力することが可能である。ソース線駆動回路アレイ113は、メモリセルアレイ111のメモリセルに接続されるソース線を駆動する。読み出し回路114は、上述したように選択されたメモリセルが保持しているデータを、ビット線を経由して読み出し、外部の回路に出力する。書き込み回路115は、選択メモリセルへの書き込みデータ0もしくは1を切り替えるため、ビット線電圧の制御を行う。ワード線駆動回路アレイ112は、複数のワード線駆動回路105と、正電圧検出回路103とを有する。図2に、ワード線駆動回路アレイ112の構成、及び、そのワード線駆動回路アレイ112とフラッシュコントローラ100、正電圧電源101、負電圧電源102との接続関係を示す。図2に示すように、ワード線駆動回路105は、それぞれ正電圧電源101から正電源電圧Vposを、負電圧電源102から負電源電圧Vnegを供給される。また、複数のワード線駆動回路105はそれぞれ、アドレスデコーダ等からの入力信号Ain_0~Ain_nを入力する。メモリセル選択時には、選択される入力信号Ain_0~Ain_nの何れかに応じて、ワード線駆動回路105が、対応するワード線WL_0~WL_nの何れかを駆動する。また、メモリセルのデータ消去時には、消去選択されるメモリセルに対応するワード線駆動回路105が、負電圧電源102から供給される負電源電圧Vnegを印加し、対応ワード線を駆動する。また、メモリセルのデータ書き込み時には、書き込み選択されるメモリセルに対応するワード線駆動回路105が、正電圧電源101から供給される正電源電圧Vposを印加し、対応するワード線WL_0~WL_nの何れかを駆動する。正電圧検出回路103は、正電源電圧Vposの電圧レベルが所定の値、例えば0.5Vとなったのを検出し、ハイレベルの正電圧検出信号P4を各ワード線駆動回路105に出力する。図3に、正電圧検出回路103の構成を示す。図3に示すように、正電圧検出回路103は、バイアス回路BIAS1と、バッファ回路BUF3とを有する。バイアス回路BIAS1は、PMOSトランジスタQ20と、抵抗R21とを有する。バッファ回路BUF3は、PMOSトランジスタQ22と、NMOSトランジスタQ23とを有する。PMOSトランジスタQ20は、ソースが正電圧電源101の供給する正電源電圧Vposの供給配線以下、正電源配線Vposと称す、ドレインとゲートが検出バイアスノードP24に接続される。抵抗R21は、検出バイアスノードP24と接地電圧GND供給端子以下、接地端子GNDと称すとの間に接続される。PMOSトランジスタQ22は、ソースが電源電圧Vcc供給端子以下、電源端子Vccと称す、ドレインがノードP4、ゲートが検出バイアスノードP24に接続される。NMOSトランジスタQ23は、ドレインがノードP4、ソースが接地端子GND、ゲートが検出バイアスノードP24に接続される。なお、ノードP4は、正電圧検出回路103の出力ノードであり、この出力ノードに印加される電圧が正電圧検出信号P4となる。以上のような、正電圧検出回路103の動作は、バイアス回路BIAS1のPMOSトランジスタQ20が、抵抗R21に流れる電流と均衡が取れ正電圧レベルVposに応じたカットオフ電圧レベルを、検出バイアスノードP24に出力する。バッファ回路BUF3のPMOSトランジスタQ22及びNMOSトランジスタQ23が、検出バイアスノードP24の電圧レベルを検出して、ハイレベル電源電圧Vccの正電圧検出信号P4を出力する。なお、上記カットオフ電圧レベルは、例えば0.5V等に調整される。図4に、本実施の形態1のワード線駆動回路105の構成、及び、そのワード線駆動回路105とフラッシュコントローラ100、正電圧電源101、負電圧電源102、正電圧検出回路103との接続関係を示す。なお、図2に示した複数のワード線駆動回路105の構成はそれぞれ同様である。このため、図4には、図が煩雑になるのを避けるため、代表して入力信号Ain_0を入力するワード線駆動回路105の構成のみを示すものとする。図4に示すように、ワード線駆動回路105は、第1のバッファ回路BUF1と、第2のバッファ回路BUF2と、スイッチ回路SW1と、正電圧検出回路103とを有する。第1のバッファ回路BUF1は、PMOSトランジスタQ3と、NMOSトランジスタQ4とを有する。第2のバッファ回路BUF2は、PMOSトランジスタQ11と、NMOSトランジスタQ12とを有する。スイッチ回路SW1は、NMOSトランジスタQ13を有する。PMOSトランジスタQ3は、ソースが正電源配線Vpos、ドレインがノードP3に接続される。NMOSトランジスタQ4は、ドレインがノードP3、ソースが接地端子GNDに接続される。PMOSトランジスタQ3とNMOSトランジスタQ4のゲートには、入力信号Ain_0が入力される。なお、例えば、PMOSトランジスタQ3、NMOSトランジスタQ4の閾値電圧を0.5Vより小さいとする。PMOSトランジスタQ11は、ソースが正電源配線Vpos、ドレインがワード線WL_0、ゲートがノードP3に接続される。NMOSトランジスタQ12は、ドレインがワード線WL_0、ソースが負電圧電源102の供給する電源電圧Vnegの供給配線以下、負電源配線Vnegと称す、ゲートがノードP3に接続される。なお、例えば、PMOSトランジスタQ11、NMOSトランジスタQ12の閾値電圧を0.5Vより小さいとする。NMOSトランジスタQ13は、ドレインがノードP3、ソースが接地端子GNDに接続される。ゲートには、正電圧検出回路103が出力する正電圧検出信号P4が入力される。ここで、図5に、本フラッシュメモリシステムFLASHのメモリセルのデータ消去動作におけるワード線の電圧レベルとメモリセル閾値電圧変動の関係を示す。図5に示すように、フラッシュメモリのデータ消去動作において、メモリセルの信頼性向上のために、メモリセルの閾値の低下状態を消去回数に置き換えて、ワード線WLの電圧レベルを切り替える。このことによりメモリセルの電荷蓄積領域に加わる電界ストレスを軽減させることができる。また図6に、本実施の形態1のフラッシュメモリシステムFLASHの上記消去回数消去信号P6の値における、各ポイントの電圧レベルの表を示す。なお、本実施の形態1では、フラッシュコントローラ100が出力する消去信号P6が、2bit幅を持つものとする。また、前提として電源電圧Vccを1.2Vとし、接地電圧GNDレベルを0Vとする。図6に示すように、消去1回目の場合には、消去信号P6が00b、負電圧レベルVnegが0V、正電圧レベルVposが2V、入力信号Ain_0が0V、正電圧検出信号P4が0V、ノードP3の電圧が2V、ワード線WLの電圧0Vとなる。消去2回目の場合には、消去信号P6が01b、負電圧レベルVnegが-1V、正電圧レベルVposが1V、入力信号Ain_0が0V、正電圧検出信号P4が0V、ノードP3の電圧が1V、ワード線WLの電圧-1Vとなる。消去3回目の場合には、消去信号P6が10b、負電圧レベルVnegが-2V、正電圧レベルVposが0V、入力信号Ain_0が0V、正電圧検出信号P4が1.2V、ノードP3の電圧が0V、ワード線WLの電圧-2Vとなる。図7に、本実施の形態1の動作タイミングチャートを示す。このタイミングチャートでは、正電圧検出回路103からの正電圧検出信号P4がロウレベル0Vからハイレベル1.2Vに切り替る消去2回目から消去3回目の状態遷移を示す。なお、正電圧検出回路103の検出閾値を0.5Vとし、正電源電圧Vposが0.5V以下の場合、正電圧検出信号P4を1.2Vハイレベル、正電源電圧Vposが0.5V以上の場合、正電圧検出信号P4を0Vとする。つまり、正電圧検出信号P4は、0V~1.2Vの振幅を持つ信号となる。まず、時間t0では、消去信号P6が01b図2の消去2回目の状態であり、正電圧電源101が出力する正電源電圧Vposの電圧レベルが1V、負電圧電源102が出力する負電源電圧Vnegの電圧レベルが-1Vとなっている。この状態では、第1のバッファ回路BUF1は入力信号Ain_0が0Vロウレベルのため、NMOSトランジスタQ4がオフ状態、PMOSトランジスタQ3がオン状態である。よって、ノードP3の電圧が1Vとなる。ノードP3の電圧が1Vのため、正電圧検出回路103が、正電圧検出信号P4を0Vとし、NMOSトランジスタQ13がオフ状態である。また、ノードP3の電圧が1Vとなることから、第2のバッファ回路BUF2は、NMOSトランジスタQ12がオン状態、PMOSトランジスタQ11がオフ状態である。よって、ワード線WL_0の電圧も-1Vとなる。次に、時間t1において、消去信号P6が01bから10bに切り替る。このため、正電圧電源101が出力する正電源電圧Vposの電圧レベルが1Vから0Vに低下し始める。また、同時に、負電圧電源102が出力する負電源電圧Vnegの電圧レベルが-1Vから-2Vに低下し始める。ノードP3の電圧レベルも正電源電圧Vposに追従して、1Vから低下し始める。また、ワード線WL_0の電圧も負電源電圧Vnegに追従して、-1Vから低下し始める。次に、時間t2において、正電圧電源101が出力する正電源電圧Vposの電圧レベルが、正電圧検出回路103の検出閾値である0.5Vより低下する。正電圧検出回路103は、これを検出して正電圧検出信号P4を1.2Vに遷移させ、NMOSトランジスタQ13がオン状態となる。そして、NMOSトランジスタQ13がオンすることで、ノードP3の電圧レベルが0Vとなる。正電源電圧Vposが0.5Vより低下し、ノードP3の電圧が0Vとなることから、第1のバッファ回路BUF1のPMOSトランジスタQ3、NMOSトランジスタQ4がオフ状態となる。また、第2のバッファ回路BUF2のNMOSトランジスタQ12がオン状態、PMOSトランジスタQ11がオフ状態を続けるため、ワード線WL_0の電圧が負電源電圧Vnegに追従して低下を続ける。なお、消去信号P6と入力信号Ain_0は、時間t1と同じ状態である。次に、時間t3において、負電圧レベルVnegは所望の-2Vに到達し、正電圧レベルVposは所望の0Vに到達する。このため、ワード線WLも負電圧レベルVnegに追従して所望の-2Vに到達し、メモリセルのデータ消去動作が行われる。なお、消去信号P6と入力信号Ainと正電圧検出信号P4とノードP3は、時間t2と同じ状態である。以上の様に、本実施の形態1のワード線駆動回路105では、正電源電圧Vposが0.5Vより低下すると、正電圧検出回路103がそれを検出し、NMOSトランジスタQ13がオンしノードP3を0Vにクランプする。ここで、仮に正電圧検出回路103が無い場合では、正電圧レベルVposが1Vから0Vに遷移する過程で0.5Vに到達すると、第1のバッファ回路のトランジスタQ3がカットオフしノードP3が不定状態となってしまう。このため、ノードP3の電圧レベルをゲート入力とする第2のバッファ回路のPMOSトランジスタQ11およびNMOSQ12がワード線WL_0に負電圧Vnegを正しく印加できなくなる虞がある。しかし、本実施の形態1のワード線駆動回路105では、上述したように正電圧検出回路103がノードP3の電圧が0.5V以下となったことを検出し、NMOSトランジスタQ13がオンすることでノードP3を0Vにクランプする。このため、ノードP3の案圧をゲート入力とする第2のバッファ回路のNMOSトランジスタQ12がオン状態となるのを保持することができ、ワード線WL_0に対して-2Vとなる負電圧レベルVnegを正しく印加することが可能となる。そして、このような本実施の形態1の正電圧検出回路103では4素子構成とすることができ、従来技術のように各ワード線駆動回路内に6素子を必要とするラッチ回路のような複雑な構成を必要とせず、素子数を大幅に削減可能とする。例えば、1024本のワード線WLを有するフラッシュメモリシステムにおいて、従来技術ではワード線駆動回路にラッチ回路6素子が1024組を必要とし、合計6144素子で構成されるが、本実施の形態1では正電圧検出回路103に4素子が1組と、ワード線駆動回路105にスイッチ回路1素子NMOSトランジスタQ13が1024組とを必要とし合計1028素子で構成できる。このように、従来技術で難しかった回路規模の削減が可能となる。発明の実施の形態2以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2も実施の形態1と同様、本発明をフラッシュメモリシステムに適用したものである。実施の形態1との違いは、正負電圧検出回路104が更に追加され、それにより正電圧電源101の制御が変更された点である。このため、その他、実施の形態1と同様の部分の説明は省略する。ワード線駆動回路アレイ112は、複数のワード線駆動回路105と、正電圧検出回路103と、正負電圧検出回路104とを有する。図8に、ワード線駆動回路105の構成、及び、そのワード線駆動回路105とフラッシュコントローラ100、正電圧電源101、負電圧電源102、正電圧検出回路103、正負電圧検出回路104との接続関係を示す。なお、本実施の形態2のワード線駆動回路105も、図2に示したように、ワード線駆動回路アレイ112内に複数配置されるが、構成はそれぞれ同様であり、図が煩雑になるのを避けるため、代表して入力信号Ain_0を入力するワード線駆動回路105の構成のみを図8に示すものとする。図8に示すように、正負電圧検出回路104は、正電源電圧Vposと、負電源電圧Vnegとを検知し、その検知結果を正負電圧検出信号P5として出力する。この正負電圧検出信号P5は、正電圧電源101に入力される。正電圧電源101は、正負電圧検出信号P5に応じて、各ワード線駆動回路105に、正電源電圧Vposを供給する。図9に、正負電圧検出回路104の構成を示す。図9に示すように、正負電圧検出回路104は、バイアス回路BIAS2と、バッファ回路BUF4とを有する。バイアス回路BIAS2は、抵抗R30、R31を有する。バッファ回路BUF4は、PMOSトランジスタQ32と、NMOSトランジスタQ33とを有する。抵抗R30は、正電源配線Vposと検出バイアスノードP34との間に接続される。抵抗R31は、検出バイアスノードP34と接地端子GNDとの間に接続される。PMOSトランジスタQ32は、ソースが電源端子Vcc、ドレインがノードP5、ゲートが検出バイアスノードP34に接続される。NMOSトランジスタQ33は、ドレインがノードP5、ソースが接地端子GND、ゲートが検出バイアスノードP34に接続される。なお、ノードP5は、正負電圧検出回路104の出力ノードであり、この出力ノードに印加される電圧が正負電圧検出信号P5となる。上記構成により、正負電圧検出回路104は、正電源電圧Vposと負電源電圧Vnegとの電位差が所定の値例えば、3.5Vとなった場合に、正負電圧検出信号P5をハイレベル1.2Vとすることができる。以上、正負電圧検出回路104は、正電源電圧Vposと負電源電圧Vnegを抵抗R30、R31の抵抗分圧によって検出バイアスを生成する。このことにより正電源電圧Vposと負電源電圧Vnegの電位差を最大限に設定することが可能となる。正電圧電源101は、正負電圧検出回路104からの正負電圧検出信号P5に応じて正電源電圧Vposを供給する。例えば、ハイレベルの正負電圧検出信号P5を入力すると、正電源電圧Vposを2Vから0Vに低下させる。負電圧電源102は、実施の形態1と同様、フラッシュコントローラ100の消去信号P6に応じて、ワード線駆動回路アレイ112の各ワード線駆動回路105に、負電源電圧Vnegを供給する。但し、消去信号P6は、負電圧電源102のみに入力される。図10に、本実施の形態2の動作タイミングチャートを示す。このタイミングチャートでは、正電圧検出回路103からの正電圧検出信号P4がロウレベル0Vからハイレベル1.2Vに切り替る消去2回目から消去3回目の状態遷移を示す。まず、時間t0では、消去信号P6が01bであり、負電圧電源102が出力する負電源電圧Vnegの電圧レベルが-1Vとなっている。また、正負電圧検出回路104の出力する正負電圧検出信号P5がロウレベル0Vとなっており、正電圧電源101が出力する正電源電圧Vposの電圧レベルが2Vとなっている。この状態では、第1のバッファ回路BUF1は入力信号Ain_0が0Vロウレベルのため、NMOSトランジスタQ4がオフ状態、PMOSトランジスタQ3がオン状態である。よって、ノードP3の電圧が2Vとなる。ノードP3の電圧が2Vのため、正電圧検出回路103が、正電圧検出信号P4を0Vとし、NMOSトランジスタQ13がオフ状態である。また、ノードP3の電圧が2Vとなることから、第2のバッファ回路BUF2は、NMOSトランジスタQ12がオン状態、PMOSトランジスタQ11がオフ状態である。よって、ワード線WL_0の電圧も-1Vとなる。次に、時間t1において、消去信号P6が01bから10bに切り替る。このため、負電圧電源102が出力する負電源電圧Vnegの電圧レベルが-1Vから-2Vに低下し始める。また、ワード線WL_0の電圧も負電源電圧Vnegに追従して、-1Vから低下し始める。次に、時間t11において、正電圧電源101が出力する正電源電圧Vposと負電圧電源102が出力する負電源電圧Vnegの電位差が、所定の値例えば、3.5V等を超えると、正負電圧検出回路104の出力する正負電圧検出信号P5がロウレベルからハイレベルに立ち上がる。この正負電圧検出信号P5をトリガーに、正電圧電源101が出力する正電源電圧Vposが2Vから0Vに低下し始める。次に、時間t2において、正電圧電源101が出力する正電源電圧Vposの電圧レベルが、正電圧検出回路103の検出閾値である0.5Vより低下する。正電圧検出回路103は、これを検出して正電圧検出信号P4をハイレベル1.2Vに遷移させ、NMOSトランジスタQ13がオン状態となる。そして、NMOSトランジスタQ13がオンすることで、ノードP3の電圧レベルが0Vとなる。正電源電圧Vposが0.5Vより低下し、ノードP3の電圧が0Vとなることから、第1のバッファ回路BUF1のPMOSトランジスタQ3、NMOSトランジスタQ4がオフ状態となる。また、第2のバッファ回路BUF2のNMOSトランジスタQ12がオン状態、PMOSトランジスタQ11がオフ状態を続けるため、ワード線WL_0の電圧が負電源電圧Vnegに追従して低下を続ける。なお、消去信号P6と入力信号Ain_0は、時間t1と同じ状態である。次に、時間t3において、負電圧レベルVnegは所望の-2Vに到達する。このため、ワード線WLも負電圧レベルVnegに追従して所望の-2Vに到達し、メモリセルのデータ消去動作が行われる。なお、消去信号P6と入力信号Ainと正電圧検出信号P4とノードP3は、時間t2と同じ状態である。本実施の形態2では、負電源電圧Vnegを基準に、正電源電圧Vposとの電位差を検知し、その検知結果に応じて、正電圧電源101が出力する正電源電圧Vposを制御する。このため、負電源電圧Vnegに、ばらつきがあったとしても、正電源電圧Vposと負電源電圧Vnegとの電位差を最大限に引き出すことが可能となる。また、実施の形態1と同様、正負電圧検出回路104でも4素子構成とすることができ、従来技術で難しかった回路規模の削減が可能となる。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態1、2の各構成要素において、電源電圧の極性関係を逆、且つ、MOSトランジスタの導電型を逆にしてもよい。