"中央処理部を有し、複数桁の表示が可能で各桁の表示部が複数の表示セグメントからなる液晶表示部を備えた時計表示装置であって、時計情報を生成する時計情報生成手段と、前記時計情報を前記液晶表示部の表示用キャラクタデータに変換する変換手段と、前記表示用キャラクタデータを前記中央処理部を経由せずに取り込むとともに、該取り込んだ表示用キャラクタデータを前記中央処理部を経由せずに転送するダイレクトメモリアクセス手段と、前記ダイレクトメモリアクセス手段より転送された表示用キャラクタデータを前記各桁毎に単一のアドレスを付与して格納する表示レジスタと、あらかじめ設定された割付け情報をもとに、前記表示レジスタ内の前記表示用キャラクタデータの各ビットと前記液晶表示部の各表示セグメントとの対応を割り付けるプログラマブル表示割付手段と、前記割り付けの結果をもとに前記液晶表示部に前記時計情報を可視表示する表示制御手段と、を備える時計表示装置。前記ダイレクトメモリアクセス手段は、前記時計情報生成手段からの割込み要求を受けて前記表示用キャラクタデータの取り込み及び転送を行うことを特徴とする請求項1記載の時計表示装置。前記表示セグメントは前記液晶表示部に配したセグメント信号線とコモン信号線の交点上に位置し、前記プログラマブル表示割付手段は、前記表示レジスタに格納された表示用キャラクタデータの各ビットと、前記セグメント信号線及びコモン信号線との対応について割り付けをする請求項1又は2記載の時計表示装置。前記割付け情報は書き換え可能であることを特徴とする請求項3記載の時計表示装置。前記表示制御手段は、前記表示用キャラクタデータの各ビットのビット値に基づいて、前記割り付けられたセグメント信号線とコモン信号線とに所定の制御信号を入力して前記表示セグメントを点灯状態又は消灯状態にする請求項3記載の時計表示装置。前記表示制御手段は、少なくとも秒、分、及び時を前記各桁に対応させて可視表示することを特徴とする請求項5記載の時計表示装置。上述した従来のLCD時計表示回路で時計表示を行う場合、CPU101は、一定の周期で常にリアルタイムクロック回路105からの割込み要求を受けているので、HALTモード、すなわち、CPU101へのクロック供給が停止し、CPU101が動作中止の状態にあるときでも、クロック供給の開始によりHALTモードを抜けて、通常の動作モードに遷移する必要がある。このことは、時計表示のためにHALTモードを維持できないことを意味しており、結果として、従来のLCD時計表示回路では、CPUにおける消費電流消費電力の低減を図ることができず、無駄な電力消費が生ずるという問題があった。また、従来のLCD時計表示回路では、LCDパネル130に時計表示する場合、LCD表示レジスタ108へ転送するデータをLCDパネル130に合わせて加工する必要がある。例えば、LCDパネル130が7セグメントタイプの表示器であれば、時計情報として時、分、秒が4ビットの10進数で管理されているとした場合、リアルタイムクロック回路105内の時計情報を、図6に示す変換表に従ってデータ加工する必要がある。図7は、時計情報のデータ加工の一例を示している。1秒レジスタ値が4の場合、レジスタ内のデータは下位4ビットのみ有効であるため、010010進が、7セグメントタイプLCD用キャラクタ値として、01100110に加工される。したがって、時、分、秒のすべてに対して、表示のたびにこのような表示データの加工を行うことは、CPUでの処理を複雑化し、CPUの負荷が増加するという問題を生じさせていた。上記のような表示データの加工は、特許文献1に記載の装置においても問題となる。すなわち、特許文献1に記載の装置では、DMAを使用した時計情報の転送を行って、ソフトウエアの負担を軽減しているが、時計カレンダ機能部で生成された時計情報を受けた表示系ドライバ部において、別途、その時計情報をLCD表示用に加工する必要があるからである。本発明は、上述した課題を解決するために提案されたものであり、時計表示の際に中央処理部における無駄な消費電力を抑制するとともに、時計表示に伴う中央処理部の負荷の増加を防ぐことのできる時計表示装置を提供することを目的とする。上記目的を達成するために、本発明は、中央処理部を有し、複数桁の表示が可能で各桁の表示部が複数の表示セグメントからなる液晶表示部を備えた時計表示装置であって、時計情報を生成する時計情報生成手段と、前記時計情報を前記液晶表示部の表示用キャラクタデータに変換する変換手段と、前記表示用キャラクタデータを前記中央処理部を経由せずに取り込むとともに、該取り込んだ表示用キャラクタデータを前記中央処理部を経由せずに転送するダイレクトメモリアクセス手段と、前記ダイレクトメモリアクセス手段より転送された表示用キャラクタデータを前記各桁毎に単一のアドレスを付与して格納する表示レジスタと、あらかじめ設定された割付け情報をもとに、前記表示レジスタ内の前記表示用キャラクタデータの各ビットと前記液晶表示部の各表示セグメントとの対応を割り付けるプログラマブル表示割付手段と、前記割り付けの結果をもとに前記液晶表示部に前記時計情報を可視表示する表示制御手段と、を備えることを特徴とする。本発明によれば、時計表示の際、中央処理部に依存しない時計表示制御が可能となり、中央処理部の負荷軽減や中央処理部における無駄な消費電力を抑制することが可能になる、という効果を奏する。以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。図1は、本発明の実施形態に係る時計表示装置LCD時計表示装置とも呼ぶ。の構成を示すブロック図である。図1に示すように、本発明の実施形態に係るLCD時計表示装置50は、同時に複数ビットのデータを所定の動作周波数で伝送できるシステムバス20を介して、CPU中央処理装置1、ROM読出し専用メモリ2、時計情報生成回路3、LCD表示制御をするLCDコントロール回路7等が所定の情報のやり取りをする構成となっている。さらにLCD時計表示装置50は、CPU1を経由せずにシステムバス20を通じてデータの転送を行うためのDMAコントローラ6を備える。LCDコントロール回路7は、DMAコントローラ6からの表示データの転送先となるLCD表示レジスタ8と、後述するプログラマブル表示割付機能を有するプログラマブル表示割付回路10と、時計情報をもとに、時刻を時、分、秒によってLCDパネル30に可視表示するため、LCDパネル30を駆動するドライバ9とによって構成される。CPU1は、LCD時計表示装置50全体の制御を司る中央処理部として機能し、ROM2内には、LCD時計表示装置50の制御プログラム等が格納され、CPU1は、そのプログラムを順次、読み出して実行する。時計情報生成回路3に設けたリアルタイムクロック回路5は、所定の時計情報を生成するとともに、一定の周期でDMAコントローラ6に対して割込み要求を発生する。また、7セグキャラクタ変換回路4は、リアルタイムクロック回路5によって生成された、4ビット表現の10進数の時計情報を、7セグメントタイプLCD用の8ビットキャラクタに変換する。このようにキャラクタ変換されたデータは、システムバス20を介してDMAコントローラ6によって読み取られ、DMAコントローラ6は、このキャラクタに変換されたデータをLCD表示レジスタ8に転送する。これによって、LCD表示レジスタ8では、適宜、時計情報が更新される。なお、7セグキャラクタ変換回路4において、4ビット10進数の時計情報を7セグメントタイプLCD用の8ビットキャラクタに変換する方法は、図6、図7に示す方法と同一であるため、ここでは、その図示と説明を省略する。次に、本発明の実施形態に係るLCD時計表示装置における時計表示動作について説明する。ここでは、LCD時計表示装置50のリアルタイムクロック回路5で生成された時計情報を、1秒おきにLCDパネル30上に可視表示する動作を例にとって説明する。LCD時計表示装置50の時計情報生成回路3は、時計情報を1秒おきにLCDパネル30に表示するため、あらかじめ、時計情報を生成するリアルタイムクロック回路5の割込み周期を1秒とし、その割込みをDMAコントローラ6に対して出力するように設定する。このように設定されたリアルタイムクロック回路5は、1秒おきにDMAコントローラ6に対して割込み要求を出力する。そして、割込み要求を受けたDMAコントローラ6は、その割込み毎にリアルタイムクロック回路5から時計情報を読み出す。なお、割込み周期は、1秒の位を1秒おきに表示可能な周期であれば、上記の例に限定されない。リアルタイムクロック回路5から読み出された時計情報は、7セグキャラクタ変換回路4を経由し、システムバス20を介してDMAコントローラ6に取り込まれる。このとき、7セグキャラクタ変換回路4は、4ビットで表現された10進数の時計情報を7セグメントLCD表示用の8ビットキャラクタに変換するので、DMAコントローラ6には、変換後の時計情報が取り込まれる。その後、DMAコントローラ6は、取り込んだ時計情報を、システムバス20を介してLCDコントロール回路7内のLCD表示レジスタ8へ転送する。なお、DMAコントローラ6が転送するデータについては、その転送元ここでは、時計情報生成回路3等及び転送先ここでは、LCDコントロール回路7内のLCD表示レジスタ8が、DMAコントローラ6にあらかじめ設定されている。図2は、7セグメントタイプのLCDパネルの一例を示しており、1秒の位、10秒の位、1分の位、及び10分の位それぞれについて、7セグメント構成の数字表示部と1セグメント構成の小数点表示部を有する。例えば、1秒の位の数字表示部はセグメント0A~0Gからなり、セグメント0Hは小数点表示部である。図2に示す例では、1つのLCDパネルで4桁の数字を表示するため、8ビット構成のセグメント信号入力端子SEG0~SEG7と4ビット構成のコモン信号入力端子COM0~COM3が配されている。そして、各セグメント信号線には4つのコモンが接続され、各コモン信号線には8つのセグメントが接続される。よって、コモン信号線とセグメント信号線とを適宜、選択し、選択された信号線に所定の電圧を印加し、又は印加した電圧を解除することで、選択された信号線の交点に接続される各セグメントを点灯又は消灯状態にする。図3は、後述するプログラマブル表示割付機能を持たないLCD時計表示回路のLCD表示レジスタにおける、7セグメントタイプのLCDパネルの各セグメントのデータ時計表示データと、セグメント端子及びコモン端子との対応を示している。図3に示すLCD表示レジスタでは、bitがコモン信号線COMに対応し、adrがセグメント信号線SEGに対応する構成になっている。そのため、例えば、1秒の位の値ここでは、4を表示するには、図2に示すLCDパネルのセグメント0B,0C,0F,0Gを点灯させる必要がある。この場合、セグメントと、セグメント端子SEG及びコモン端子COMとの関係は、0B:SEG0COM3,0C:SEG0COM2,0F:SEG2COM2,0G:SEG1COM2となる。図3に示す例において、1秒の位に数字4を表示するためには、LCD表示レジスタの3つのアドレスadr0,adr1,adr2に時計データを書き込み、さらに、それら3つのアドレスからデータを読み出す必要がある。加えて、10秒の位の時計データと混在しているアドレスadr1,adr2も存在する。つまり、プログラマブル表示割付機能がない場合、数字4を表示する際、最低でもLCD表示レジスタの3つのアドレスにアクセスする必要がある。ところで、DMAコントローラは、CPU等のプロセッサを経由せずに、指定されたアドレス範囲を、指定されたメモリに入出力する機能データ転送機能を備えているだけである。そのため、DMAコントローラによるデータ転送では、そのデータ転送に必要な転送元のアドレス、転送先のアドレス、転送データのビット並びが同じフォーマットになっている必要がある。その結果、図3に示すように、各数字各位に対応する個々の時計データについて複数のアドレスへの書き込みを必要とする構成をとるLCD表示レジスタに対しては、データの並び替え等を行わず、所定の決められたアドレスへデータを転送する機能のみを有するDMAコントローラを使用することができない。そこで、本実施形態に係るLCD時計表示装置50では、図4に示すように、1つのアドレスに1桁分のすべての時計データを対応させてLCD表示レジスタ8に格納する。より具体的には、DMAコントローラ6に格納された時計データが、そのままのフォーマットでLCD表示レジスタ8に転送されるので、LCD表示レジスタ8には、LCD表示レジスタ8のadr0に1秒の位の全データが、adr1に10秒の位の全データが、adr2に1分の位の全データが、そして、adr3に10分の位の全データがそれぞれ格納される構成とする。そして、1つのアドレス、例えばadr0に1秒の位の全データを格納する際、それぞれのbit0~bit7に7セグメントタイプのLCDパネル30のセグメント0A~0Hを割り当てる。10秒等、他の位についても同様である。このような構成とすることで、LCD表示レジスタの1つのアドレスにアクセスするだけで、対象とする桁の時計データを一括して取得できる。図4に示す例では、アドレスadr0にアクセスすることで、1秒の位の表示データ4に対するビット情報LCD用のキャラクタ値01100110左から順にLCDパネル30のセグメント0H,0G0Aに対応する。を取得できる。同様に、アドレスadr1へのアクセスで10秒の位の表示データ4に対するビット情報が得られ、アドレスadr2へのアクセスで1分の位の表示データ4に対するビット情報が得られ、アドレスadr3へのアクセスにより、10分の位の表示データ4に対するビット情報が得られる。本実施形態に係るLCD時計表示装置50において、プログラマブル表示割付機能を有するプログラマブル表示割付回路10は、LCD表示レジスタ8と、時、分、秒を可視表示する7セグメントタイプのLCDパネル30との間に位置しており、図4に示すLCD表示レジスタ8のbitとadrを、図2に示す7セグメントタイプのLCDパネル30の任意のCOM端子とSEG端子に自由に割り当てる機能を有する。また、プログラマブル表示割付回路10は、図1に示すように、プログラマブル表示割付機能によってアドレスを変換するための情報割付け情報を格納するアドレス変換情報メモリ12を内蔵している。プログラマブル表示割付機能とは、ソフトウエア等によりLCD表示レジスタの各ビットそのビット値により点灯/消灯状態を表す。と、LCDパネル上の表示位置各表示セグメントとの対応を任意に割り付けることのできる機能である。プログラマブル表示割付回路10は、例えば、特開平5-216427号特許第3188280号公報に記載されているように、表示位置定義収納エリアに表示メモリ中の表示データを指定するための、外部からの入力等により任意に設定変更可能な割付け情報を収納し、この割付け情報で指定された表示データをビットセレクタによりビット列に変換し、これらのビット列を順次、シフトレジスタを介してLCD側にパラレルに転送するように構成されている。よって、ここでは、プログラマブル表示割付回路10におけるプログラマブル表示割付機能を実現するための構成等については、その図示及び説明を省略する。プログラマブル表示割付機能のない固定表示割付ともいう。、従来のLCD時計表示回路では、例えば、図3に示すように、LCD表示レジスタのadr0bit0を固定的にSEG0COM0に対応させている。しかし、本実施形態に係るLCD時計表示装置50では、プログラマブル表示割付機能を使用して、図4に示すようにLCD表示レジスタ8のadr0bit0をSEG1COM3に変更割付している。そのため、図4のLCD表示レジスタ8のadr0bit0には、0Aと表示して、adr0bit0で指定されるビットを7セグメントタイプのLCDパネルのセグメント0Aに対応させている。本実施形態に係るLCD時計表示装置では、ユーザがプログラマブル表示割付回路10内のアドレス変換情報メモリ12に対して、不図示の信号端子等を介して、表示割付のための情報を入力し、あるいは既に入力された割付け情報を変更して、任意の割付ができるようになっている。例えば、LCD表示レジスタ8のadr0bit0で指定されるビットにビット値1が書き込まれると、プログラマブル表示割付回路10は、アドレス変換情報メモリ12を参照して、そのadr0bit0をどのSEG/COMに割り付けるかの情報を読み出す。adr0bit0がSEG1COM3に割り付けられていれば、プログラマブル表示割付回路10は、ドライバ9を介して、7セグメントタイプのLCDパネル30のセグメント0Aが点灯するように、LCDパネル30のSEG/COM端子に制御信号を送る。図2及び図4に示す例では、7セグメントタイプのLCDパネル30の1秒の位に4を表示する場合、上述したように、そのLCDパネル30のセグメント0B,0C,0F,0Gを点灯させる必要がある。そのため、プログラマブル表示割付回路10は、LCD表示レジスタ8の内容をもとに、LCDパネル30の各セグメントとセグメント端子/コモン端子との対応関係について、所定のアドレス変換をするための情報割付け情報が格納されたアドレス変換情報メモリ12の内容を参照して、adr0bit1をSEG0COM3に割り付け、adr0bit2をSEG0COM2に割り付け、adr0bit5をSEG2COM2に割り付け、adr0bit6をSEG1COM2に割り付ける。そして、これらの割付に従ってLCDパネル30のSEG/COM端子に制御信号例えば、交流の方形波信号を印加する。その結果、LCDパネル30の1秒の位のセグメント0B,0C,0F,0Gが点灯し、LCDパネル30の1秒の位に4が表示される。10秒等、他の位についても同様の制御を行う。以上説明したように、本実施の形態に係るLCD時計表示装置では、CPUを経由せずに時計情報生成回路から時計データを読み取り、その時計データを、CPUを介さずにLCD表示レジスタに転送する構成とすることで、時計表示の際のCPUでの表示データ加工等に伴う処理の複雑化を回避し、時計表示処理におけるCPUの負荷を軽減することができる。また、7セグキャラクタ変換回路4を設けることで、従来のようにCPUによって、時、分、秒の表示データに対して、表示のたびに4ビットの時計情報を7セグメントタイプLCD用の8ビットキャラクタにデータ加工する必要がないので、CPUでの処理の複雑化、負荷の増加を回避することができる。また、CPUを介さない時計データの転送を行うことで、CPUがHALTモードになっているときであっても、時計表示処理のためにHALTモードを解除する必要がなく、そのままHALTモードを維持することで、CPUにおける消費電力の低減を図ることができ、時計表示処理に伴う無駄な電力消費が生じないという効果がある。さらには、プログラマブル表示割付機能を採用することによって、LCD表示レジスタの単一のアドレスにアクセスするだけで表示桁ごとの時計データを一括して取得でき、かつ、ソフトウエア等によりLCD表示レジスタの各ビットと、7セグメントタイプのLCDパネル上の各表示セグメントとの割り付けを任意に行うことができるので、従来のLCD時計表示回路では採用できなかった、決められたアドレスへのデータ転送機能のみを有するDMAコントローラを使用して、LCD時計表示装置内のメモリ間で表示用キャラクタデータに合わせた時計データの転送が可能になる。なお、上述した実施形態では、時計表示処理時においてもCPUのHALTモードを維持して、CPUでの消費電流を削減する構成を例示したが、本発明はこれに限定されない。例えば、時計表示処理時にCPUに時計表示処理以外の処理をさせることで、システム全体としての処理能力パフォーマンスを向上させる構成としてもよい。"