セクター単位にアクセスされる複数のメモリーセルを含むページと、前記複数のメモリーセルに連結された複数の偶数ビットライン及び複数の奇数ビットラインとを含むフラッシュメモリーと、前記フラッシュメモリーを制御するように構成されるメモリーコントローラーとを含み、前記フラッシュメモリーは読出し動作の時に、前記メモリーコントローラーから受信された少なくとも1つのセクターに対応する読出しアドレスに基づいて偶数センシング及び奇数センシングの順序を判別し、前記判別された順序によって前記偶数センシング及び奇数センシングを実行するように構成され、前記偶数センシングの時に、前記フラッシュメモリーは前記偶数ビットラインに連結されたメモリーセルのデータをセンシングされ、前記奇数センシングの時に、前記フラッシュメモリーは前記奇数ビットラインに連結されたメモリーセルのデータをセンシングされるように構成される半導体メモリー装置。前記偶数ビットラインに連結されたメモリーセルは、第1セクターグループに対応し、前記奇数ビットラインに連結されたメモリーセルは、第2セクターグループに対応し、前記第1セクターグループは少なくとも1つのセクターを含み、前記第2セクターグループは少なくとも1つのセクターを含む請求項1に記載の半導体メモリー装置。前記フラッシュメモリーは、前記読出しアドレスと対応するセクターの中で前記第1及び第2セクターグループに含まれるセクターの個数を比較し、比較結果によって前記偶数センシング及び前記奇数センシングの順序を判別するように構成される請求項2に記載の半導体メモリー装置。前記フラッシュメモリーは、前記読出しアドレスと対応するセクターの中で前記第1セクターグループより前記第2セクターグループに含まれるセクターの個数が多い時、前記奇数センシング及び前記偶数センシングを順次的に実行し、前記読出しアドレスと対応するセクターの中で前記第2セクターグループより前記第1セクターグループに含まれるセクターの個数が多い時、前記偶数センシング及び前記奇数センシングを順次的に実行するように構成される請求項2に記載の半導体メモリー装置。前記半導体メモリー装置はRAMをさらに含み、前記フラッシュメモリーは、前記偶数センシング及び前記奇数センシングされたデータを前記RAMに伝送するように構成される請求項1に記載の半導体メモリー装置。前記フラッシュメモリーは、前記偶数センシングを先ず実行する時、前記奇数センシングが実行される間に前記偶数センシングされたデータの中で前記読出しアドレスと対応するセクターのデータを前記RAMに伝送するように構成される請求項5に記載の半導体メモリー装置。前記フラッシュメモリーは、前記奇数センシングを先ず実行する時、前記偶数センシングが実行される間に前記奇数センシングされたデータの中で前記読出しアドレスと対応するセクターのデータを前記RAMに伝送するように構成される請求項5に記載の半導体メモリー装置。半導体メモリー装置の動作方法において、前記半導体メモリー装置は、セクター単位にアクセスされる複数のメモリーセルを含むページ及び前記複数のメモリーセルと連結される偶数ビットライン及び奇数ビットラインを含み、前記半導体メモリー装置の動作方法は、少なくとも1つのセクターに対応する読出しアドレスを受信する段階と、前記読出しアドレスに基づいて、偶数センシング及び奇数センシングの順序を判別する段階と、前記判別された順序によって、偶数センシング及び奇数センシングを実行する段階とを含み、前記偶数センシングの時に前記偶数ビットラインに連結されたメモリーセルのデータがセンシングされ、前記奇数センシングの時に前記奇数ビットラインに連結されたメモリーセルのデータがセンシングされる半導体メモリー装置の動作方法。前記偶数ビットラインに連結されたメモリーセルは、少なくとも1つのセクターを含む第1セクターグループに対応して、前記奇数ビットラインに連結されたメモリーセルは、少なくとも1つのセクターを含む第2セクターグループに対応し、前記偶数センシング及び奇数センシングの順序を判別する段階は、前記読出しアドレスに対応するセクターの中で前記第1セクターグループと前記第2セクターグループに含まれるセクターの個数を比較し、比較結果に基づいて前記偶数センシング及び前記奇数センシングの順序を判別する段階を含む請求項8に記載の半導体メモリー装置の動作方法。前記偶数センシング及び奇数センシングの順序を判別する段階は、前記読出しアドレスに対応するセクターの中で前記第1セクターグループより前記第2セクターグループに含まれるセクターの個数が多い時前記奇数センシング及び前記偶数センシングを順次的に実行し、前記読出しアドレスに対応するセクターの中で前記第2セクターグループより前記第1セクターグループに含まれるセクターの個数が多い時、前記偶数センシング及び前記奇数センシングを順次的に実行する段階を含む請求項9に記載の半導体メモリー装置の動作方法。本発明の目的は、データ読出し読出し性能の向上した半導体メモリー装置及びその動作方法を提供することにある。上述された課題を解決するための本発明の実施形態による半導体メモリー装置は、セクター単位にアクセスされる複数のメモリーセルを含むページと、前記複数のメモリーセルに連結された偶数ビットライン及び奇数ビットラインを含むフラッシュメモリーと、前記フラッシュメモリーを制御するように構成されるメモリーコントローラーとを含み、前記フラッシュメモリーは、読出し動作の時に、前記メモリーコントローラーから受信された少なくとも1つのセクターに対応する読出しアドレスに基づいて偶数センシング及び奇数センシングの順序を判別し、前記判別された順序によって前記偶数センシング及び奇数センシングを実行するように構成され、前記偶数センシングの時に、前記フラッシュメモリーは前記偶数ビットラインに連結されたメモリーセルのデータをセンシングされ、前記奇数センシングの時に、前記フラッシュメモリーは前記奇数ビットラインに連結されたメモリーセルのデータをセンシングされるように構成される。他の実施形態として、前記偶数ビットラインに連結されたメモリーセルは第1セクターグループに対応し、前記奇数ビットラインに連結されたメモリーセルは第2セクターグループに対応し、前記第1セクターグループは少なくとも1つのセクターを含み、前記第2セクターグループは少なくとも1つのセクターを含むことができる。他の実施形態として、前記フラッシュメモリーは、前記読出しアドレスと対応するセクターの中で前記第1及び第2セクターグループに含まれるセクターの個数を比較し、比較結果によって前記偶数センシング及び前記奇数センシングの順序を判別するように構成されることができる。他の実施形態として、前記フラッシュメモリーは前記読出しアドレスと対応するセクターの中で前記第1セクターグループより前記第2セクターグループに含まれるセクターの個数が多い時、前記奇数センシング及び前記偶数センシングを順次的に実行し、前記読出しアドレスと対応するセクターの中で前記第2セクターグループより前記第1セクターグループに含まれるセクターの個数が多い時、前記偶数センシング及び前記奇数センシングを順次的に実行するように構成されることができる。他の実施形態として、前記半導体メモリー装置はRAMをさらに含み、前記フラッシュメモリーは前記偶数センシング及び前記奇数センシングされたデータを前記RAMに伝送するように構成されることができる。他の実施形態として、前記フラッシュメモリーは、前記偶数センシングを先ず実行する時、前記奇数センシングが実行される間に前記偶数センシングされたデータの中で前記読出しアドレスと対応するセクターのデータを前記RAMに伝送するように構成されることができる。他の実施形態として、前記フラッシュメモリーは前記奇数センシングを先ず実行する時、前記偶数センシングが実行される間に前記奇数センシングされたデータの中で前記読出しアドレスと対応するセクターのデータを前記RAMに伝送するように構成されることができる。他の実施形態として、前記フラッシュメモリー及び前記メモリーコントローラーは半導体ドライブSSD、SolidStateDriveを形成できる。他の実施形態として、前記フラッシュメモリー及び前記メモリーコントローラーは、メモリーカードを形成できる。他の実施形態として、前記フラッシュメモリーは、前記偶数及び奇数ビットラインに連結される読出し及び書込み回路と、前記読出し及び書込み回路を制御して、前記読出しアドレスに基づいて偶数ライン選択信号及び奇数ライン選択信号を発生する制御ロジックユニットをさらに含むことができる。他の実施形態として、前記偶数ビットラインに連結されたメモリーセルは少なくとも1つのセクターを含む第1セクターグループに対応して、前記奇数ビットラインに連結されたメモリーセルは、少なくとも1つのセクターを含む第2セクターグループに対応して、前記制御ロジックユニットは、前記読出しアドレスと対応するセクターの中で前記第1セクターグループより前記第2セクターグループに含まれるセクターの個数が多い時、前記奇数ライン選択信号及び前記偶数ライン選択信号を順次的に発生し、前記読出しアドレスと対応するセクターの中で前記第2セクターグループより前記第1セクターグループに含まれるセクターの個数が多い時、前記偶数ライン選択信号及び前記奇数ライン選択信号を順次的に発生できる。他の実施形態として、前記読出し及び書込み回路は、前記偶数ライン選択信号に応答して前記偶数センシングを実行して、前記奇数ライン選択信号に応答して前記奇数センシングを実行することができる。他の実施形態として、前記読出し及び書込み回路は、前記偶数ビットライン及び前記奇数ビットラインに各々連結される複数のページバッファーを含み、前記偶数センシング及び前記奇数センシングの時にセンシングされたデータを前記複数のページバッファーに格納することができる。他の実施形態として、前記半導体メモリー装置はRAMをさらに含み、前記偶数センシング及び前記奇数センシング中で後に実行されるセンシング動作の間、前記読出し及び書込み回路は前記複数のページバッファーに格納されたデータの中で前記読出しアドレスに対応されたデータを前記RAMに伝送できる。本発明の他の実施形態は半導体メモリー装置の動作方法に関することである。本発明の実施形態による半導体メモリー装置の動作方法において、前記半導体メモリー装置はセクター単位にアクセスされる複数のメモリーセルを含むページ及び前記複数のメモリーセルと連結される偶数ビットライン及び奇数ビットラインを含み、前記半導体メモリー装置の動作方法は少なくとも1つのセクターに対応する読出しアドレスを受信する段階と前記読出しアドレスに基づいて、偶数センシング及び奇数センシングの順序を判別する段階と、前記判別された順序によって、偶数センシング及び奇数センシングを実行する段階とを含み、前記偶数センシングの時に前記偶数ビットラインに連結されたメモリーセルのデータがセンシングされ、前記奇数センシングの時に前記奇数ビットラインに連結されたメモリーセルのデータがセンシングされる。他の実施形態として、前記偶数ビットラインに連結されたメモリーセルは、少なくとも1つのセクターを含む第1セクターグループに対応して、前記奇数ビットラインに連結されたメモリーセルは少なくとも1つのセクターを含む第2セクターグループに対応し、前記偶数センシング及び奇数センシングの順序を判別する段階は、前記読出しアドレスに対応するセクターの中で前記第1セクターグループと前記第2セクターグループに含まれるセクターの個数を比較し、比較結果に基づいて前記偶数センシング及び前記奇数センシングの順序を判別する段階を含むことができる。他の実施形態として、前記偶数センシング及び奇数センシングの順序を判別する段階は前記読出しアドレスに対応するセクターの中で前記第1セクターグループより前記第2セクターグループに含まれるセクターの個数が多い時前記奇数センシング及び前記偶数センシングを順次的に実行し、前記読出しアドレスに対応するセクターの中で、前記第2セクターグループより前記第1セクターグループに含まれるセクターの個数が多い時、前記偶数センシング及び前記奇数センシングを順次的に実行する段階を含むことができる。他の実施形態として、前記半導体メモリー装置はRAMをさらに含み、半導体メモリー装置の動作方法は、前記偶数センシング及び奇数センシングを実行する段階は、前記偶数センシング及び前記奇数センシング中で後に実行されるセンシング間に、先ずセンシングされたデータの中で前記読出しアドレスに対応するデータを前記RAMに伝送する段階を含むことができる。他の実施形態として、半導体メモリー装置の動作方法は、外部からクロック信号を受信する段階と、前記クロック信号に応答して前記RAMに伝送されたデータを外部に出力する段階をさらに含むことができる。本発明によれば、フラッシュメモリーはセクターアドレスに基づいて偶数センシング及び奇数センシングの順序を決定する。そして、フラッシュメモリーに格納されたデータをセンシングする動作とセンシングされたデータをRAMに伝送する動作とが並列的に実行される。したがって、向上されたデータ読出し性能を有する半導体メモリー装置及びその動作方法が提供されている。以下に、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を添付された図面を参照して説明する。図1は本発明の実施形態による半導体メモリー装置100を示すブロック図である。半導体メモリー装置100はフラッシュメモリー200、RAMRandomAccessmemory、300、及びメモリーコントローラー400を含む。例示的に、半導体メモリー装置100はワンナンドOneNANDを含むことができる。フラッシュメモリー200はメモリーコントローラー400の制御に応答して動作するように構成される。フラッシュメモリー200は、メモリーコントローラー400から制御信号CTRL及びアドレスADDRを受信する。例えば、アドレスADDRはブロックアドレス、ページアドレス、セクターアドレスを含むことができる。例えば、アドレスADDRは、物理アドレスphysicaladdressであり得る。フラッシュメモリー200は、制御信号CTRLに応答して、アドレスADDRに対応するデータをRAM300に伝送Transferする。RAM300はメモリーコントローラー400の制御に応答して動作するように構成される。RAM300はフラッシュメモリー200に格納されるデータ又はフラッシュメモリー200から伝送されたデータを格納する。例示的に、RAM300に伝送されたデータはホスト図示せずから受信されるクロック信号図示せずに応答して、ホストに読出すことができる。フラッシュメモリー200では、電源が消えても、データは消されない。反面、RAM300で、電源が消えれば、データは消去される。RAM300はDRAM、SRAM等を利用して具現されることができる。メモリーコントローラー400は、半導体メモリー装置100の諸般動作を制御するように構成される。メモリーコントローラー400は、フラッシュメモリー200及びRAM300を制御するように構成される。例示的に、ホスト図示せずからの要請に応答して、メモリーコントローラー400は、フラッシュメモリー200をアクセスするように構成される。例えば、メモリーコントローラー400は、フラッシュメモリー200のセンシング動作、そして、フラッシュメモリー200とRAM300との間のデータの伝送動作を制御するように構成される。メモリーコントローラー400は、フラッシュメモリー200及びRAM300を制御するためのファームウエアfirmwareを駆動するように構成される。フラッシュメモリー200はメモリーセルアレイ210、行デコーダー220、セクターデコーダー230、読出し及び書込み回路240、及び制御ロジックユニット250を含む。メモリーセルアレイ210は、第0乃至m-1ワードラインWL0~WLm-1を通じて行デコーダー220に連結し、第0乃至第n-1ビットラインBL0~BLn-1を通じて読出し及び書込み回路240に連結される。メモリーセルアレイ210は、複数のメモリーブロック図示せずを含む。各メモリーブロックは複数のページを含む。各ページは複数のメモリーセルを含む。行方向に配列されるメモリーセルは、第0乃至第m-1ワードラインWL0~WLm-1に連結される。メモリーセルがSLCSingleLevelCellである場合、1つのワードラインに連結されたメモリーセルは、1つのページを構成できる。メモリーセルがMLCMultiLevelCellである場合、1つのワードラインに連結されたメモリーセルは、複数のページを構成できる。列方向に配列されるメモリーセルは第0乃至第n-1ビットラインBL0~BLn-1に連結される。図1を参照すれば、第0乃至第n-1ビットラインBL0~BLn-1は偶数ビットラインevenbitlinesと奇数ビットラインoddbitlinesとを含む。各ページに含まれる複数のメモリーセルは、セクター単位にアクセスされる。各セクターは偶数ビットラインと連結されたメモリーセルに対応するか、或いは奇数ビットラインと連結されたメモリーセルに対応する。例示的に、予め定められた基準によって各セクターは偶数ビットラインと連結されたメモリーセル、又は奇数ビットラインと連結されたメモリーセルに対応している。これは図2及び図3を参照して詳細に説明される。行デコーダー220は、第0乃至第m-1ワードラインWL0~WLm-1を通じてメモリーセルアレイ210に連結される。行デコーダー220は、制御ロジックユニット250の制御に応答して動作するように構成される。行デコーダー220は、フラッシュメモリー300に受信されたアドレスADDRの中で、ブロックアドレスをデコーディングするように構成される。そして、行デコーダー220は、フラッシュメモリー300に受信されたアドレスADDRの中で行アドレスをデコーディングするように構成される。行デコーダー220は、デコーディングされたブロックアドレス及びデコーディングされた行アドレスに基づいて、1つのページを選択できる。例示的に、行デコーダー220はアドレスバッファーを含むことができる。セクターデコーダー230は、読出し及び書込み回路240に連結される。セクターデコーダー230は、制御ロジックユニット250の制御に応答して動作する。セクターデコーダー230はフラッシュメモリー300に受信されたアドレスADDRの中で、セクターアドレスをデコーディングするように構成される。例示的に、セクターアドレスは、開始セクターのアドレスとセクターの個数を含むことができる。デコーディングされたセクターアドレスSSは、読出し及び書込み回路240に伝送される。例示的に、セクターデコーダー230は、アドレスバッファーを含むことができる。読出し及び書込み回路240は、第0乃至第n-1ビットラインBL0~BLn-1を通じてメモリーセルアレイ210に連結される。例示的に、読出し及び書込み回路240は、複数のページバッファーPB0~PBn-1を含むことができる。そして、複数のページバッファーPB0~PBn-1は、各々第0乃至第n-1ビットラインBL0~BLn-1に連結される。読出し及び書込み回路240は、制御ロジックユニット250の制御に応答して動作する。読出し及び書込み回路240は、偶数ビットライン選択信号EBS及び奇数ビットライン選択信号OBSをビットライン選択回路260から受信する。読出し及び書込み回路240は、偶数ビットライン選択信号EBSに応答して偶数ビットラインと連結されたメモリーセルのデータをセンシングする以下、偶数センシングevensensing。読出し及び書込み回路240は、奇数ビットライン選択信号OBSに応答して奇数ビットラインと連結されたメモリーセルのデータをセンシングする以下、奇数センシングoddsensing。読出し及び書込み回路240は、偶数センシング及び奇数センシングを実行して、1ページのデータをセンシングする。図1を参照すれば、読出し及び書込み回路240が、1ページのデータをセンシングする時、センシング時間tSを必要とする。読出し及び書込み回路240は、デコーディングされたセクターアドレスSSを受信する。デコーディングされたセクターアドレスSSに基づいて、読出し及び書込み回路240は、センシングされたページのデータをRAM300に伝送する。読出し及び書込み回路240は、センシングされたページのデータの中でセクターアドレスに対応するセクターのデータをRAM300に伝送する。そして、RAM300に伝送されるセクターの個数が多ければ多いほど、より多くの伝送時間を必要とする。例示的に、読出し及び書込み回路240は、セクター選択回路を含むことができる。図1を参照すれば、センシングされたデータがRAM300に伝送される時、伝送時間tTを必要とする。制御ロジックユニット250は、行デコーダー220、セクターデコーダー230、及び読出し及び書込み回路240に連結される。制御ロジックユニット250は、フラッシュメモリー200の諸般動作を制御するように構成される。制御ロジックユニット250は、メモリーコントローラー400から伝えられる制御信号CTRLに応答して動作する。本発明の実施形態によれば、制御ロジックユニット250は、ビットライン選択回路260を含む。ビットライン選択回路260は、アドレスADDRの中でセクターアドレスに基づいて偶数センシングevensensing及び奇数センシングoddsensingの順序を決定する。偶数センシングが先ず実行された後に奇数センシングが実行される時、ビットライン選択回路260は、偶数ビットライン選択信号EBSを発生した後に奇数ビットライン選択信号OBSを発生する。奇数センシングが先ず実行された後に偶数センシングが実行される時、ビットライン選択回路260は、奇数ビットライン選択信号OBSを先ず発生した後に偶数ビットライン選択信号EBSを発生する。偶数センシングが先ず実行される場合、奇数センシングが実行される間に、読出し及び書込み回路240は、偶数センシングされたデータの中でセクターアドレスに対応するデータをRAMに伝送する。奇数センシングが先ず実行される場合、偶数センシングが実行される間に、読出し及び書込み回路240は、奇数センシングされたデータの中でセクターアドレスに対応するデータをRAMに伝送する。半導体メモリー装置100はメモリーカードを構成できる。例示的に、フラッシュメモリー200及びメモリーコントローラー400は、1つの半導体装置に集積になって、メモリーカードを構成できる。例えば、半導体メモリー装置100は、PCカードPCMCIA、personalcomputermemorycardinternationalassociation、コンパクトフラッシュ登録商標カードCF、スマートメディアカードSM、SMC、メモリースティック、マルチメディアカードMMC、RS-MMC、MMCmicro、SDカードSD、miniSD、microSD、SDHC、ユニバーサルフラッシュ記憶装置UFS等のようなメモリーカードを構成する。半導体メモリー装置100は、半導体ドライブSSDSolidStateDriveを構成できる。例示的に、フラッシュメモリー200及びメモリーコントローラー400は、1つの半導体装置で集積され、半導体ドライブSSDを構成できる。半導体ドライブSSDは、半導体メモリーにデータを格納するように構成される格納装置を含む。半導体メモリー装置100が半導体ドライブSSDで利用される場合、半導体メモリー装置100に連結されたホストHostの動作速度は、画期的に改善される。他の例として、半導体メモリー装置100はコンピュータ、UMPCUltraMobilePC、ワークステーション、ネットブックnet-book、PDAPersonalDigitalAssistants、携帯用コンピュータ、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルフォンmobilephone、スマートフォンsmartphone、e-ブックe-book、PMPportablemultimediaplayer、携帯用ゲーム機、ナビゲーションnavigation装置、ブラックボックスblackbox、デジタルカメラdigitalcamera、DMBDigitalMultimediaBroadcasting再生機、デジタル音声録音器digitalaudiorecorder、デジタル音声再生器digitalaudioplayer、デジタル映像録画器digitalpicturerecorder、デジタル映像再生器digitalpictureplayer、デジタル動映像録画器digitalvideorecorder、デジタル動映像再生器digitalvideoplayer、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中の1つ、コンピューターネットワークを構成する多様な電子装置の中の1つ、テレマティクスネットワークを構成する多様な電子装置の中の1つ、RFID装置、又はコンピュータシステムを構成する多様な構成要素の中の1つ等のような電子装置の多様な構成要素の中の1つで、提供される。例示的に、半導体メモリー装置100は多様な形態のパッケージで実装できる。例えば、半導体メモリー装置100はPoPPackageonPackage、BGABallgridarrays、CSPChipscalepackages、PLCCPlasticLeadedChipCarrier、PDIPPlasticDualIn-LinePackage、ダイインワッフルパックDieinWafflePack、ダイインウェハフォームDieinWaferForm、COBChipOnBoard、CERDIPCeramicDualIn-LinePackage、MQFPPlasticMetricQuadFlatPack、TQFPThinQuadFlatpack、SOICSmallOutline、SSOPShrinkSmallOutlinePackage、TSOPThinSmallOutline、TQFPThinQuadFlatpack、SIPSystemInPackage、MCPMultiChipPackage、WFPWafer-levelFabricatedPackage、WSPWafer-LevelProcessedStackPackage等の方式にパッケージ化されて実装される。図2は、本発明の第1実施形態による図1の第1ページpage1のセクター構成を示すブロック図である。以下、図2を参照して第1ページの構成が説明されるが、メモリーセルアレイ210に含まれる他のページも、第1ページと同様に構成される。図1及び図2を参照すれば、第1ページは第1セクターグループSG1及び第2セクターグループSG2に対応する。第1セクターグループSG1は、偶数ビットライン図1参照と連結されたメモリーセルに対応する。第2セクターグループSG2は、奇数ビットライン図2参照と連結されたメモリーセルに対応する。したがって、偶数センシングの時に第1セクターグループSG1と対応するメモリーセルがセンシングされる。そして、奇数センシングの時に第2セクターグループSG2と対応するメモリーセルがセンシングされる。第1セクターグループSG1は、複数のセクターを含むことができる。第2セクターグループSG2は、複数のセクターを含むことができる。各セクターは偶数ビットラインと連結されたメモリーセル、又は奇数ビットラインと連結されたメモリーセルに対応する。図2で、第1セクターグループSG1は第0及び第1セクターS0、S1を含む。第2セクターグループSG2は、第2及び第3セクターSG2、SG3を含む。読出し動作の時に、偶数センシング及び奇数センシングが実行されて、第1ページのデータがセンシングされる。センシングされた第1ページのデータの中でセクターアドレスと対応するセクター以下、選択されたセクターのデータがRAM300に伝送される。本発明の実施形態によれば、読出し動作の時に、ビットライン選択回路260は、セクターアドレスに基づいて偶数センシングと奇数センシングとの順序を決定する。そして、ビットライン選択回路260は、決定された順序によって偶数ビットライン選択信号EBS及び奇数ビットライン選択信号OBSを発生する。本発明の実施形態によれば、ビットライン選択回路260は、選択されたセクターの中で第1セクターグループSG1に含まれるセクターと、第2セクターグループSG2に含まれるセクターの個数を比較する。そして、比較結果によって偶数ビットライン選択信号EBS及び奇数ビットライン選択信号OBSを発生する。第1センシングと第2センシングとが順次的に実行されて1ページがセンシングされると仮定する。決定された順序によって、第1センシング及び第2センシングは、各々偶数センシング及び奇数センシングに対応できる。決定された順序によって、第1センシング及び第2センシングは、各々奇数センシング及び偶数センシングに対応できる。第2センシングが実行される間、第1センシングの時にセンシングされたデータは、RAM300に伝送される。例示的に、選択されたセクターの中で第1セクターグループSG1に含まれるセクターの個数が、第2セクターグループSG2に含まれるセクターの個数より多い時、ビットライン選択回路260は、偶数ビットライン選択信号EBSを先ず発生する。そして、奇数ビットライン選択信号OBSを発生させる。例示的に、選択されたセクターの中で第2セクターグループSG2に含まれるセクターの個数が、第1セクターグループSG1に含まれるセクターの個数より多い時、ビットライン選択回路260は、奇数ビットライン選択信号OBSを先ず発生する。そして、偶数ビットライン選択信号EBSを発生させる。例示的に、選択されたセクターの中で第1セクターグループSG1及び第2セクターグループSG2に含まれるセクターの個数が同一である時、予め定められた順序によって偶数及び奇数ビットライン選択信号EBS、OBSが発生できる。例えば、偶数ビットライン選択信号EBSが先ず発生できる。例えば、奇数ビットライン選択信号OBSが先ず発生できる。読出し及び書込み回路240は、偶数ビットライン選択信号EBS及び奇数ビットライン選択信号OBSに応答して、偶数センシング及び奇数センシングを実行する。セクターアドレスが第1乃至第3セクターS1~S3に対応すると仮定するa。第2セクターグループSG2に含まれるセクターの個数は2個であり、第1セクターグループSG1に含まれるセクターの個数は1個である。即ち、第2セクターグループSG2に含まれるセクターの個数が第1セクターグループSG1に含まれるセクターの個数より多い。この場合、ビットライン選択回路260は、奇数ライン選択信号OBS及び偶数ライン選択信号OBSを読出し及び書込み回路240に順次的に伝送する。図2では、第1ページは例示的に4個のセクターに対応することが図示されている。しかし、第1ページが複数のセクターに対応する場合、本発明の技術的思想は同様に適用される。複数のセクターは、第1セクターグループSG1又は第2セクターグループSG2で区分される。そして、ビットライン選択回路260は、選択されたセクターの中で第1セクターグループSG1に含まれるセクターと、第2セクターグループSG2に含まれるセクターの個数を比較する。そして、ビットライン選択回路260は、比較結果によって偶数ビットライン選択信号EBS及び奇数ビットライン選択信号OBSを発生する。図3は、図2の第0乃至第3セクターS0~S3に対応するメモリーセルを示すブロック図である。即ち、第0乃至第11メモリーセルMC0~MC11は、第1ページ図2参照に含まれる。図3を参照すれば、第0、第4、第8メモリーセルMC0、MC4、MC8は、第0セクターS0に対応する。第2、第6、第10メモリーセルMC2、MC6、MC10は、第1セクターS1に対応する。第1、第5、第9メモリーセルMC1、MC5、MC9は、第2セクターS2に対応する。そして、第3、第7、第11メモリーセルMC3、MC7、MC11は、第3セクターS3に対応する。第0乃至第11メモリーセルMC0~MC11を除外した第1ページのメモリーセルも、同一の方法で第0乃至第3セクターS0~S3に各々対応する。即ち、kは0乃至n/4間の整数であると仮定すれば、第4kメモリーセルは第0セクターS0に対応できる。第4k1メモリーセルは第1セクターS1に対応できる。第4k2メモリーセルは第2セクターS2に対応できる。そして、第4k3メモリーセルは第3セクターS3に対応できる。図3は、第1ページに対応するセクターの構成を例示的に示す。第1ページの各セクターは、予め定められた基準によって、偶数ビットライン図1参照と連結されたメモリーセル、又は奇数ビットライン図1参照と連結されたメモリーセルに対応する。図4は、図2の第1ページに格納されたデータの伝送過程を示すタイミング図である。図4は、例示的に第1ページの第0乃至第2セクターS0~S2が伝送される場合を示す。図1、図2及び図4を参照すれば、フラッシュメモリー200で、偶数センシングが実行される。即ち、偶数ビットライン選択信号EBSに応答して、読出し及び書込み回路240は偶数センシングを実行する。偶数センシングが実行になれば、偶数ビットラインと連結されたメモリーセルのデータが、センシングされる。即ち、第1セクターグループSG1に対応するメモリーセルのデータが、読出し及び書込み回路240に格納される。例示的に、第0及び第1セクターS0、S1のデータが、センシングされる。したがって、第0及び第1セクターS0、S1のデータが、読出し及び書込み回路240に格納される。偶数センシングが実行された後、奇数センシングが実行される。即ち、奇数ビットライン選択信号OBSに応答して、読出し及び書込み回路240は、奇数センシングを実行する。奇数センシングが実行になれば、第2セクターグループSG2に対応するメモリーセルのデータが、読出し及び書込み回路に格納される。例示的に、読出し及び書込み回路240に第2及び第3セクターS2、S3のデータが、格納される。奇数センシングが実行される間、偶数センシングされたデータの中で選択されたセクターのデータは、RAM300に伝送される。図4で、奇数センシングが実行される間、第0及び第1セクターS0、S1のデータは、RAM300に伝送される1。具体的に説明すれば、奇数センシングが実行される間、読出し及び書込み回路240は、デコーディングされたセクターアドレスSSに基づいて、セクターアドレスと対応する第0及び第1セクターS0、S1のデータをRAM300に伝送する。即ち、奇数センシングが実行される間、偶数センシングされたデータの中で選択されたセクターのデータはRAM300に伝送される。奇数センシングされたデータの中で選択されたセクターのデータが、RAM300に伝送される。図4で、奇数センシングが実行になって、第2セクターS2のデータがRAM300に伝送される2。本発明の実施形態によれば、読出し動作の時に、第1及び第2セクターグループSG1、SG2の中で選択されたセクターをより多く含むセクターグループが判別され、判別されたセクターグループに含まれるセクターのデータが、第一番目にセンシングされる。そして、第2番目に実行されるセンシング動作と並列的に、第一番目にセンシングされたデータの中で選択されたセクターのデータが、RAM300に伝送される。第一番目にセンシングされたデータの中で選択されたセクターのデータ伝送時間は、第2番目にセンシングされたデータの中で選択されたセクターのデータ伝送時間より長い。本発明の実施形態の通り、第一番目にセンシングされたデータの伝送時間と第2番目にセンシング時間が重畳されれば、半導体メモリー装置100の読出し速度は向上する。例示的に、図4で、第0及び第1セクターS0、S1のデータ伝送時間t1は、第2セクターS2のデータ伝送時間t2より長い。第0及び第1セクターS0、S1のデータ伝送時間t1がセンシング時間tSと重なれば、第2セクターS2のデータ伝送時間t2がセンシング時間tSと重なる時より、フラッシュメモリーに格納されたデータの読出し時間が短縮される。本発明の実施形態の通りセンシング時間tSと伝送時間tTが重畳overlappingされれば、半導体メモリー装置100の読出し速度が向上する。図5は、本発明の第2実施形態による図1の第1ページのセクター構成を示すブロック図である。偶数ビットラインと連結されたメモリーセルは、第1セクターグループSG1に対応する。奇数ビットラインと連結されたメモリーセルは、第2セクターグループSG2に対応する。図5で、第1ページは例示的に8個のセクターに対応することと図示される。しかし、第1ページは複数のセクターに対応できる。そして、予め定められた基準によって、各セクターは、第1セクターグループSG1又は第2セクターグループSG2に含まれる。図1及び図5を参照すれば、第1ページは第0乃至第7セクターS0~S7を含む。第0乃至第3セクターは、第1セクターグループSG1で区分される。そして、第4乃至第7セクターは、第2セクターグループSG2で区分される。第1セクターグループSG1に対応するメモリーセルのデータは、偶数センシングを通り読出し及び書込み回路240にセンシングされる。第2セクターグループSG2に対応するメモリーセルのデータは、奇数センシングを通り読出し及び書込み回路240にセンシングされる。本発明の実施形態によれば、ビットライン選択回路260は、選択されたセクターの中で第1セクターグループSG1に含まれるセクターと、第2セクターグループSG2に含まれるセクターの個数を比較する。そして、比較結果によって偶数センシング及び奇数センシングの順序が決定される。例示的に、セクターアドレスは開始セクターアドレス情報とセクターの個数情報を含むことができる。例えば、開始セクターは第3セクターS3で、セクターの個数が4個である情報は、セクターアドレスに含まれることができる。この場合、セクターアドレスは、第3及び第6セクターS3~S6に対応するb。例えば、開始セクターは第7セクターS3で、セクターの個数が5個である情報は、セクターアドレスに含まれることができる。この場合、セクターアドレスは、第0及び第3セクターS0~S3、そして、第7セクターS7に対応する。セクターアドレスが、第3乃至第6セクターS3~S6に対応すると仮定するb。選択されたセクターの中で第2セクターグループSG2に含まれるセクターの個数3個は、第1セクターグループSG1に含まれるセクターの個数1個より多い。したがって、奇数センシングが第1番目に実行される。奇数センシングが実行された後、偶数センシングが実行される。偶数センシングが実行される間、第4乃至第6セクターS4~S6のデータがRAM300に伝送される。セクターアドレスが第0乃至第4セクターS0~S4に対応すると仮定するc。セクターアドレスと対応するセクターの中で、第1セクターグループSG1に含まれるセクターの個数4個は、第2セクターグループSG2に含まれるセクターの個数1個より多い。したがって、偶数センシングが第一番目に実行される。そして、奇数センシングが実行される間、第0乃至第3セクターS0~S3のデータがRAM300に伝送される。図6は、図5の第1ページに格納されたデータの読出し過程を示すタイミング図である。図6は、例示的に第3乃至第6セクターS3~S6のデータを読出す場合bを示す。図1、図5及び図6を参照すれば、ビットライン選択回路260は、アドレスADDRの中でセクターアドレスに基づいて、奇数センシングが第一番目に実行されるように読出し及び書込み回路240を制御する。セクターアドレスに対応するセクターの中で第1セクターグループSG1に含まれるセクターの個数が、第2セクターグループSG2に含まれるセクターの個数より多いので、奇数センシングが先ず実行される。奇数センシングが実行された後、偶数センシングが実行される。そして、偶数センシングが実行される間、奇数センシングされたデータの中で選択されたセクターのデータがRAM300に伝送される。図6で、偶数センシングが実行される間、第4乃至第6セクターS4~S6のデータがRAM300に伝送される3。偶数センシングが実行された後、偶数センシングされたデータの中で選択されたセクターのデータがRAM300に伝送される。第3セクターS3のデータがRAM300に伝送される4。図6で、第4及び第6セクターS4~S6のデータ伝送時間t3は、第3セクターS3のデータ伝送時間t4より長い。第3セクターS3のデータ伝送時間t4がセンシング時間tSと重なる時よりも、第4及び第6セクターS4~S6のデータ伝送時間t3がセンシング時間tSと重なる時にフラッシュメモリーに格納されたデータの読出し時間が短縮される。本発明の実施形態の通りセンシング時間tSと伝送時間tTとが重畳されれば、半導体メモリー装置100の読出し速度が向上する。図7は、図1のフラッシュメモリー200に格納されたデータをRAM300に伝送する方法を示す順序図である。図1、図5及び図7を参照すれば、S110段階で、メモリーコントローラー400からフラッシュメモリー200にアドレスADDRが受信される。受信したアドレスADDRは、セクターアドレスを含む。例示的にセクターアドレスは、開始セクターアドレス情報及びセクターの個数情報を含むことができる。S120段階は、第1セクターグループSG1に含まれるセクターの個数と、第2セクターグループSG2に含まれるセクターの個数とを計算する段階である。ビットライン選択回路260は、セクターアドレスに基づいて第1セクターグループSG1に含まれるセクターの個数と、第2セクターグループSG2に含まれるセクターの個数とを計算する。S130段階は、第1セクターグループSG1に含まれるセクターの個数と、第2セクターグループSG2に含まれるセクターの個数とを比較する段階である。S120段階で計算された結果に基づいて、ビットライン選択回路260は、第1セクターグループSG1に含まれるセクターの個数と、第2セクターグループSG2に含まれるセクターの個数とを比較する。比較の結果、第1セクターグループSG1に含まれるセクターの個数が、第2セクターグループSG2に含まれるセクターの個数より大きい場合、S140段階が実行される。比較の結果、第1セクターグループSG1に含まれるセクターの個数が、第2セクターグループSG2に含まれるセクターの個数より大きくない場合、S150段階が実行される。図7で、第1セクターグループSG1に含まれるセクターの個数と、第2セクターグループSG2に含まれるセクターの個数とが同一である場合、S150段階が実行される。しかし、第1セクターグループSG1に含まれりセクターの個数と、第2セクターグループSG2に含まれるセクターの個数とが同一である場合S140段階が実行されてもよい。S140段階で、偶数センシング段階S141と、奇数センシング及び偶数伝送段階S142と、、奇数伝送oddtransfer段階S143とが実行される。S141段階は、偶数センシングが実行される段階である。偶数センシングが実行されれば、第1セクターグループSG1に含まれるセクターのデータがセンシングされる。ビットライン選択回路260は、偶数ビットライン選択信号EBSを読出し及び書込み回路240に伝送する。偶数ビットライン選択信号EBSに応答して、読出し及び書込み回路240で偶数センシングが実行される。S142段階は、奇数センシング及び偶数伝送を実行する段階である。奇数センシングが実行されれば、第2セクターグループSG2に含まれるセクターのデータがセンシングされる。ビットライン選択回路260は、奇数ビットライン選択信号OBSを読出し及び書込み回路240に伝送する。奇数ビットライン選択信号OBSに応答して、読出し及び書込み回路240で奇数センシングが実行される。奇数センシングが実行される間、偶数伝送が実行される。即ち、偶数センシングされたデータの中で選択されたセクターのデータがRAM300に伝送されるeventransfer。偶数伝送は、デコーディングされたセクターアドレスSSに基づいて実行される。S143段階は、奇数伝送を実行する段階である。即ち、奇数センシングされたデータの中で選択されたセクターのデータがRAM300に伝送されるoddtransfer。奇数伝送は、デコーディングされたセクターアドレスSSに基づいて実行される。S150段階で、奇数センシング段階S151と、偶数センシング及び奇数伝送段階S152と、及び偶数伝送段階S153とが実行される。S151段階は、奇数センシングを実行する段階である。ビットライン選択回路260は、奇数ビットライン選択信号OBSを読出し及び書込み回路240に伝送する。奇数ビットライン選択信号OBSに応答して、読出し及び書込み回路240は奇数センシングを実行する。S152段階は、偶数センシング及び奇数伝送を実行する段階である。ビットライン選択回路260は、偶数ビットライン選択信号EBSを読出し及び書込み回路240に伝送する。そして、偶数ビットライン選択信号EBSに応答して、読出し及び書込み回路240は、偶数センシングを実行する。偶数センシングが実行される間、奇数伝送が実行される。即ち、偶数センシングが実行される間、奇数センシングされたデータの中で選択されたセクターのデータがRAM300に伝送される。奇数伝送は、セクターデコーダー230から受信されたデコーディングされたセクターアドレスSSに基づいて実行される。S153段階は、偶数伝送を実行する段階である。即ち、デコーディングされたセクターアドレスSSに基づいて、偶数センシングされたデータの中で選択されたセクターのデータがRAM300に伝送される。図8は、図1の半導体メモリー装置100にエラー訂正ブロック1410を含む半導体メモリー装置1000を示すブロック図である。図8を参照すれば、半導体メモリー装置1000は、フラッシュメモリー200、RAMRandomAccessmemory300、及びメモリーコントローラー400を含む。メモリーコントローラー400にエラー訂正ブロック1410が含まれることを除外すれば、半導体メモリー装置1000は、図1の半導体メモリー装置100と同様に構成される。メモリーコントローラー1400は、エラー訂正ブロック1410を追加的に含むように構成することができる。例示的に、エラー訂正ブロックは、フラッシュメモリー200からセンシングされたデータを受信することができる。エラー訂正ブロックは、エラー訂正コードECCを利用して受信されたデータのエラーを検出して、訂正できる。そして、訂正されたデータは、RAM300に伝送される。本発明の実施形態の通りセンシング時間tSと伝送時間tTとが重畳overlapされれば、半導体メモリー装置100に格納されたデータの読出し速度が向上されたコンピュータシステム3000が提供される。図9は、図1の半導体メモリー装置100を含むコンピュータシステム3000を示すブロック図である。図9で、コンピュータシステム3000は、図1の半導体メモリー装置100を含むことを示したが、コンピュータシステム3000は、図8の半導体メモリー装置1000を含むことができる。図9を参照すれば、コンピュータシステム3000は、半導体メモリー装置100、中央処理装置3100、RAM3200、ユーザーインターフェース3300、電源3400、及びシステムバス3500を含む。半導体メモリー装置100はシステムバス3500を通じて、中央処理処置3100、RAM3200、ユーザーインターフェース3300、そして、電源3400に電気的に連結される。ユーザーインターフェース3300を通じて提供されるか、又は中央処理装置3100によって処理されたデータは、半導体メモリー装置100に格納される。図9で、図1を参照して説明された半導体メモリー装置100が提供されていることを示している。しかし、半導体メモリー装置100は、図8を参照して説明された半導体メモリー装置1000で代替できる。本発明の実施形態の通りセンシング時間tSと伝送時間tTが重畳overlapされれば、半導体メモリー装置100に格納されたデータの読出し速度が向上されたコンピュータシステム3000が提供される。本発明の実施形態によれば、読出し動作の時に、フラッシュメモリー200は、セクターアドレスに基づいて偶数センシングと奇数センシングの順序を決定して、決定された順序によって偶数センシング及び奇数センシングを実行する。そして、センシング動作と伝送動作が並列的に実行される。したがって、向上したデータ読出し性能を有する半導体メモリー装置及びその動作方法が提供される。一方、本発明の範囲又は技術的思想を逸脱しないで本発明の構造を多様に修正及び変更できることは、この分野に熟練された者に自明である。詳述した内容を考慮して見る時、仮に本発明の修正及び変更が、以下の請求項及び均等物の範囲の疇内に属すると、本発明がこの発明の変更及び修正を含むことと看做される。