第1導電型の半導体基板からなる第1の半導体層と、前記第1の半導体層の上面に形成された第2の導電型の第2の半導体層と、互いに平行かつ離間するように配置され、前記第2の半導体層を貫通するように形成された複数の第1のトレンチと、前記複数の第1のトレンチの内部のそれぞれに、第1の絶縁膜を介して形成された第1の電極と、複数の前記第1の電極のそれぞれに、前記第1の絶縁膜を介して接するように配置され、前記第2の半導体層の上面に形成された複数の第1導電型の第3の半導体層と、前記複数の第1のトレンチの間にそれぞれ配置され、前記第2の半導体層を貫通しないように形成された第2のトレンチと、複数の前記第2のトレンチの内部を含む前記第2の半導体層の上面上に、前記第1の電極と絶縁されるように形成された第2の電極と、前記第1の半導体層の下面に形成された第1導電型の第4の不純物層と、前記第4の不純物層の下面に選択的に形成された、複数の第2の導電型の第5の不純物層と、前記複数の第5の不純物層を含む前記第4の不純物層の下面上に形成された第3の電極と、を具備することを特徴とする半導体装置。前記第1の半導体層の上面に、前記複数の第1のトレンチおよび前記複数の第2のトレンチを囲うように形成された、第2の導電型の第6の半導体層と、前記第6の半導体層を貫通しないように形成された第3のトレンチと、をさらに具備し、前記第2の電極は、前記第3のトレンチの内部を埋めるように形成されたことを特徴とする請求項1に記載の半導体装置。前記第2のトレンチの内側面に形成された第2の絶縁膜をさらに具備し、前記第2の電極は、前記第2の絶縁膜を介して前記第2のトレンチの内部を埋めるように形成されたことを特徴とする請求項1または2に記載の半導体装置。前記第3のトレンチの内側面に形成された第3の絶縁膜をさらに具備し、前記第2の電極は、前記第3の絶縁膜を介して前記第3のトレンチの内部を埋めるように形成されたことを特徴とする請求項2または3に記載の半導体装置。前記複数の第5の半導体層は、前記第4の半導体層の下面において、前記複数の第1のトレンチ間の下方、および前記第1のトレンチと前記第6の半導体層との間を含む前記第6の半導体層の下方にそれぞれ形成されたことを特徴とする請求項2乃至4のいずれかに記載の半導体装置。前記複数の第1のトレンチは、前記第2の半導体層の上面において互いに平行かつ離間する複数の帯状パターンとなるように配置され、前記複数の第2のトレンチは、前記第2の半導体層の上面において複数の帯状パターンとなるように配置されるとともに、これらの帯状パターンのそれぞれが前記第1のトレンチの帯状パターンの間に配置されたことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。前記第3のトレンチは、前記第6の半導体層の上面において帯状パターンとなるように配置されるとともに、この帯状パターンが、前記第2のトレンチの帯状パターンと平行になるように配置されたことを特徴とする請求項6に記載の半導体装置。実施形態は、絶縁ゲート型バイポーラトランジスタとダイオードとが一体化された半導体装置において、スイッチング速度を向上させることができる半導体装置を提供することを目的とする。実施形態に係る半導体装置は、第1の半導体層、第2の半導体層、複数の第1のトレンチ、第1の電極、複数の第3の半導体層、第2のトレンチ、第2の電極、第4の不純物層、複数の第5の不純物層、および第3の電極、を具備する。前記第1の半導体層は、第1導電型の半導体基板からなる。前記第2の半導体層は、第2の導電型であって、前記第1の半導体層の上面に形成される。前記複数の第1のトレンチは、互いに平行かつ離間するように配置され、前記第2の半導体層を貫通するように形成される。前記第1の電極は、前記複数の第1のトレンチの内部のそれぞれに、第1の絶縁膜を介して形成される。前記複数の第3の半導体層は、それぞれ第1導電型であって、複数の前記第1の電極のそれぞれに、前記第1の絶縁膜を介して接するように配置され、前記第2の半導体層の上面に形成される。前記第2のトレンチは、前記複数の第1のトレンチの間にそれぞれ配置されるように複数有し、それぞれが、前記第2の半導体層を貫通しないように形成される。前記第2の電極は、複数の前記第2のトレンチの内部を含む前記第2の半導体層の上面上に、前記第1の電極と絶縁されるように形成される。前記第4の不純物層は、第1導電型であって、前記第1の半導体層の下面に形成される。前記複数の第5の不純物層は、第2の導電型であって、前記第4の不純物層の下面に選択的に形成される。前記第3の電極は、前記複数の第5の不純物層を含む前記第4の不純物層の下面上に形成される。以下、本発明の実施形態に係る半導体装置について、図面を参照して説明する。なお、以下に説明する半導体装置は、絶縁ゲート型バイポーラトランジスタ以下、IGBTInsulatedGateBipolarTransistorと称するとダイオードとが一体的に形成された逆導通IGBT以下、RC-IGBTと称するである。第1の実施形態図1は、第1の実施形態に係る半導体装置を示す概略上面図である。図1は、図面の煩雑化を避けるため、エミッタ電極、およびゲート電極を覆うゲート絶縁膜は省略している。図1に示す半導体装置10において、第1の半導体層である例えばシリコンからなるn-型の半導体基板11には、複数の第1のトレンチ12が形成されている。複数の第1のトレンチ12は、半導体基板11の上面においてそれぞれ帯状のパターンであって、互いに平行かつ互いに離間するように形成されている。また、半導体基板11には、複数の第2のトレンチ13が形成されている。複数の第2のトレンチ13は、半導体基板11の上面においてそれぞれ帯状のパターンであって、互いに平行かつ互いに離間するように形成されている。第2のトレンチ13は、半導体基板11の上面における第2のトレンチ13のパターンが、半導体基板11の上面における第1のトレンチ12のパターンの間に、これらのパターンに接しないように形成されている。なお、第2のトレンチ13は、図示するように第1のトレンチ12間の全てに形成されることが好ましいが、任意の第1のトレンチ12間に選択的に形成されてもよい。図2は、図1の一点鎖線X-X ́に沿った装置中央部の断面図である。また、図3は、図1の一点鎖線Y-Y ́に沿った装置終端部の断面図である。図2、図3に示すn-型の半導体基板11は、いわゆるドリフト層11である。このドリフト層11の上面の所定領域には、第2の半導体層として、p型の不純物層であるベース層17が形成されている。ベース層17は、図3に示すように、後述するガードリング層16の内側に、ガードリング層16より浅く形成されている。ここで、上述の第1のトレンチ12は、その深さ方向においてベース層17を貫通し、ドリフト層11に達するように形成されている。また、第2のトレンチ13は、その深さ方向においてベース層17を貫通しないように形成されている。第2のトレンチ13の底部と、ベース層17およびドリフト層11の接合面Sと、の間におけるベース層17の不純物総量Qbは、Qb>εsEc/q=1.31E12cm-2とすることが好ましい。εsはSiの誘電率、Ecは臨界電界、qは素電荷である。不純物総量Qbを1.31E12cm-2より多くすることにより、IGBTのオフ時に、ベース層17が完全空乏化することを抑制することができる。従って、半導体装置10の耐圧の低下を抑制することができる。この理由については、後述する。各第1のトレンチ12内には、第1の絶縁膜であるゲート絶縁膜18を介して、第1の電極であるゲート電極14が形成されている。このゲート電極14は、例えばポリシリコンからなる。なお、ゲート絶縁膜18はゲート電極14の上面も覆っており、第1のトレンチ12内は、ゲート絶縁膜18を含むゲート電極14によって満たされている。ベース層17の上面には、複数の第3の半導体層として、複数のn型のエミッタ層19が形成されている。複数のエミッタ層19は、ゲート絶縁膜18を介してゲート電極14を挟むように配置される。図1に示すように、エミッタ層19は、ゲート電極14に沿って、ゲート電極14の側面にゲート絶縁膜18を介して接するように形成されている。各エミッタ層19は、それぞれのエミッタ層19の上面が、ベース層17の上面において、ゲート電極14の帯状パターンにゲート絶縁膜18を介して接する帯状パターンとなるように形成されている。なお、図示は省略するが、エミッタ層19は、ゲート電極14に沿って、選択的に形成されていてもよい。すなわち、エミッタ層19は、ゲート電極14に沿って、複数に分割形成されていてもよい。また、ドリフト層11の下面には、第4の半導体層として、n型の高濃度不純物層であるバッファ層21が一様に形成されている。さらに、このバッファ層21の下面には、第5の半導体層として、p型の高濃度不純物層であるコレクタ層22が選択的に形成されている。コレクタ層22は、バッファ層21の下面において、第1のトレンチ12間の下方、および第1のトレンチ12と後述するガードリング層16との間を含むガードリング層16の下方に形成されている。従って、バッファ層21の下面において露出するコレクタ層22は、第1、第2のトレンチ11、12、ゲート電極14、若しくはエミッタ層19に対して平行になるように形成された帯状パターンとなる。なお、コレクタ層22は、バッファ層21の下面に選択的に形成されていればよく、必ずしも上述した位置に、上述のように帯状パターンとなるように形成される必要はない。また、図3に示すように、ドリフト層11の上面には、第6の半導体層として、p型の不純物層であるガードリング層16が形成されている。図1に示すように、ガードリング層16は、複数の第1のトレンチ12および複数の第2のトレンチ13を囲うように、環状に形成されている。図2に示すように、ベース層17およびガードリング層16図3が形成されたドリフト層11の上面上には、複数の第2のトレンチ13内を埋めるように、第2の電極であるエミッタ電極15が形成されている。このエミッタ電極15は例えば金属製であって、ゲート電極14の上面に形成されたゲート絶縁膜18によって、ゲート電極14と絶縁されるように形成されている。なお、図3に示すように、エミッタ電極15の端部は、ガードリング層16の外部にはみ出すように、ドリフト層11の上面上に形成されている。ベース層17の上面上のうち、ガードリング層16の外部には絶縁膜20が形成されており、エミッタ電極15の端部は、この絶縁膜20を介してドリフト層11の上面上に形成されている。コレクタ層22を含むバッファ層21の下面上には、第3の電極として、厚みが一様な板状のコレクタ電極23が形成されている。このコレクタ電極23は例えば金属製である。以下に、この半導体装置10の動作について、装置がIGBTとして動作する場合と、ダイオードとして動作する場合と、に分けて説明する。図4および図5は、IGBTのオン時における正孔および電子の動きを説明するための説明図である。図4は装置中央部における正孔および電子の動きを示し、図5は、装置終端部における正孔および電子の動きを示す。図4に示すように、半導体装置10の中央部において、コレクタ電極23-エミッタ電極15間にバイアスVを印加した状態でゲート電極14に電圧を印加すると、ゲート電極14の側面の周囲のベース層17にチャネルが形成され、エミッタ層19からドリフト層11に電子eが流入する。これと同時に、コレクタ層22からは正孔hが、ドリフト層11に流入する。すなわち、コレクタ電極23からエミッタ電極15方向に電流が流れ、IGBTとして動作する。この半導体装置10の動作は、図5に示すように、半導体装置10の終端部においても同様に、エミッタ層19からドリフト層11に電子eが流入し、コレクタ層22からドリフト層11に正孔hが流入する。すなわち、コレクタ電極23からエミッタ電極15方向に電流が流れ、IGBTとして動作する。図6および図7は、IGBTのオフ時における正孔および電子の動きを説明するための説明図である。図6は装置中央部における正孔および電子の動きを示し、図7は、装置終端部における正孔および電子の動きを示す。IGBTがオンの状態からゲート電極14に電圧を印加しない状態にすると、図6に示すように、半導体装置10に接続されたモーター等図示せずの起電力によりコレクタ電極23-エミッタ電極15間にバイアス-V ́が印加される。これにより、ベース層17からドリフト層11に正孔hが流入し、バッファ層21からドリフト層11に電子eが流入する。すなわち、エミッタ電極15からコレクタ電極23方向に電流が流れ、逆導通用ダイオードとして動作する。この半導体装置10の動作は、図7に示すように、半導体装置10の終端部においても同様に、ガードリング層16からドリフト層11に正孔hが流入し、バッファ層21からドリフト層11に電子eが流入する。すなわち、エミッタ電極15からコレクタ電極23方向に電流が流れ、逆導通用ダイオードとして動作する。半導体装置10は、以上に示すように、ゲート電圧14を操作することにより、IGBTまたは逆導通用ダイオードとして動作させることができる。以上に説明した第1の実施形態に係る半導体装置10によれば、第2のトレンチ13を設け、このトレンチ13の内部にエミッタ電極15を形成している。従って、エミッタ電極15からベース層17およびドリフト層11の接合面Sまでの距離を部分的に短くすることができる。従って、ベース層17の不純物濃度を所望の高濃度に保ったまま、エミッタ電極15と接合面Sとの間のベース層17に含まれる不純物総量を少なくすることができる。この結果、エミッタ電極15からベース層17に供給する必要がある正孔の量を低減することができるため、ゲート閾値電圧を所望の値に保ったまま、スイッチング速度が速い半導体装置を提供することができる。また、第1の実施形態に係る半導体装置10によれば、エミッタ電極15から接合面Sまでの距離が従来の半導体装置より部分的に短いため、ベース層17の抵抗を小さくすることができる。従って、IGBTのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。すなわち、半導体装置10は、p型のコレクタ層22、n型のバッファ層21およびn-型のドリフト層11、p型のベース層17、n-型のエミッタ層19によってサイリスタを構成する。コレクタ電極23-エミッタ電極15間にサージ電圧等の高電圧が印加されると、その高電圧のほとんどは、n-型のドリフト層11とp型のベース層17との境界部分に形成される空乏層に印加される。空乏層に高電圧が印加されると、空乏層内において電子雪崩が生じる。この電子雪崩に起因してコレクタ電極23からエミッタ電極15方向に向かって大電流が流れ続け、半導体装置10はラッチアップ状態になる。ラッチアップは、上述のようにn-型のドリフト層11とp型のベース層17との境界部分に形成される空乏層において発生する電子雪崩に起因するが、この電子雪崩は、空乏層幅が広いほど生じやすい。空乏層幅は、p型のベース層17若しくはn-型のドリフト層の不純物濃度が低いほど、すなわち、p型のベース層17若しくはn-型のドリフト層11の抵抗が高いほど、広がりやすい。本実施形態に係る半導体装置10によれば、p型のベース層17の抵抗を小さくすることができるため、n-型のドリフト層とp型のベース層17との境界部分に形成される空乏層において電子雪崩が発生し難い。従って、ラッチアップは生じにくく、ラッチアップ耐量は高くなる。なお、本実施形態に係る半導体装置10において、上述したように、第2のトレンチ13の底部と、ベース層17およびドリフト層11の接合面Sと、の間におけるベース層17の不純物総量QbをQb>εsEc/q=1.31E12cm-2とすることにより、IGBTのオフ時に、ベース層17が完全空乏化することを抑制することができ、半導体装置10の耐圧の低下を抑制することができる。この理由について、図8および図9を参照して説明する。図8は、第2のトレンチ13の底部と、ベース層17およびドリフト層11の接合面Sと、の間におけるベース層17の不純物総量Qbを低下させた半導体装置10であって、IGBTのオフ時における半導体装置10を示す断面図である。また、図9は、第2のトレンチ13の底部と、ベース層17およびドリフト層11の接合面Sと、の間におけるベース層17の不純物総量Qbを増加させた半導体装置10であって、IGBTのオフ時における半導体装置10を示す断面図である。仮に第2のトレンチ13の底部と、ベース層17およびドリフト層11の接合面Sと、の間におけるベース層17の不純物総量Qbを低下させると、これに伴ってベース層17の不純物濃度が低下するため、IGBTのオフ時にエミッタ層19とベース層17との境界部分に形成される空乏層は、広がりやすくなる。図8に示すように、空乏層D ́が広がりベース層17が完全空乏化した場合、すなわち、エミッタ層19とベース層17との境界部分に形成される空乏層D ́がベース層17全体に広がった場合、空乏層D ́の幅W ́が広いため、この空乏層D ́に小さな電圧を印加しただけであっても電子雪崩が生じ、エミッタ層19とベース層17とが常に導通状態になる。従って、ベース層17の不純物総量Qbを低下させ、ベース層17を完全空乏化させると、エミッタ電極15とコレクタ電極23との間に印加することができる電圧値は低くなる。すなわち、半導体装置10の耐圧は低くなる。これに対して、第2のトレンチ13の底部と、ベース層17およびドリフト層11の接合面Sと、の間におけるベース層17の不純物総量Qbを増加させると、これに伴ってベース層17の不純物濃度が増加するため、IGBTのオフ時にエミッタ層19とベース層17との境界部分に形成される空乏層は、広がり難くなる。図9に示すように、空乏層Dが広がらずベース層17が完全空乏化しなかった場合、すなわち、空乏層Dの幅Wは狭いため、この空乏層Dにおいて電子雪崩は生じにくく、エミッタ層19とベース層17との境界部分に形成される空乏層Dに大きな電圧を印加しても、電子雪崩は生じにくい。従って、ベース層17の不純物総量Qbを増加させ、ベース層17が完全空乏化することを抑制すると、エミッタ電極15とコレクタ電極23との間に印加することができる電圧値の低下は抑制される。すなわち、半導体装置10の耐圧の低下は抑制される。第2の実施形態図10は、第2の実施形態に係る半導体装置の終端部の一部を拡大して示す断面図である。第2の実施形態に係る半導体装置30の終端部は、ガードリング層16に第3のトレンチ31が形成されている点において、第1の実施形態に係る半導体装置10と異なる。以下に、第1の実施形態に係る半導体装置10と異なる点について説明する。なお、第2の実施形態に係る半導体装置30の中央部は、図2に示される第1の実施形態に係る半導体装置10と同様の構成である。図10に示すように、第2の実施形態に係る半導体装置30の終端部において、ガードリング層16には、第3のトレンチ31が形成されている。この第3のトレンチ31は、ガードリング層16の上面において帯状パターンとなるように形成されており、この帯状パターンが、第2のトレンチ13の帯状パターンに対して平行になるように形成されている。さらに第3のトレンチ31は、その深さ方向においてガードリング層16を貫通しないように形成されている。また、エミッタ電極32は、第2のトレンチ13の内部、および第3のトレンチ31の内部を埋めるように、ドリフト層11の上面上に形成されている。このように構成した半導体装置30は、第1の実施形態に係る半導体装置10と同様にダイオードあるいはIGBTとして動作する。以上に説明した第2の実施形態に係る半導体装置30であっても、中央部の構成は第1の実施形態に係る半導体装置10と同様の構成であるため、第1の実施形態に係る半導体装置10と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつIGBTのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。さらに、第2の実施形態に係る半導体装置30によれば、ガードリング層16に第3のトレンチ31が形成されており、このトレンチ31の内部にエミッタ電極32が形成されているため、エミッタ電極32から、ガードリング層16およびドリフト層11の接合面S ́までの距離を短くすることができる。この結果、エミッタ電極15からガードリング層16に供給する必要がある正孔の量を低減することができるため、さらにスイッチング速度が速い半導体装置を提供することができる。第3の実施形態図11は、第3の実施形態に係る半導体装置の中央部の一部を拡大して示す断面図である。第3の実施形態に係る半導体装置40の中央部は、第2のトレンチ13の内側面に第2の絶縁膜41が形成されている点において、第1の実施形態に係る半導体装置10と異なる。以下に、第1の実施形態に係る半導体装置10と異なる点について説明する。なお、第3の実施形態に係る半導体装置40の終端部は、図3に示される第1の実施形態に係る半導体装置10と同様の構成である。図11に示すように、第3の実施形態に係る半導体装置30において、第1のトレンチ12の間に形成された第2のトレンチ13の内側面には、第2の絶縁膜41が形成されている。なお、第2の絶縁膜41は、第2のトレンチ13の底面には形成されない。また、エミッタ電極42は、第2の絶縁膜41が形成された第2のトレンチ13の内部に形成されている。このように構成した半導体装置40は、第1の実施形態に係る半導体装置10と同様にダイオードあるいはIGBTとして動作する。以上に説明した第3の実施形態に係る半導体装置40であっても、ベース層17に第2のトレンチ13が形成されており、このトレンチ13内にエミッタ電極42が形成されているため、第1の実施形態に係る半導体装置10と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつIGBTのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。さらに、第3の実施形態に係る半導体装置40によれば、第2のトレンチ13の内側面に第2の絶縁膜41が形成されているため、エミッタ電極42が、正孔を、第2のトレンチ13の側面からベース層17に供給することを抑制することができる。従って、第3の実施形態に係る半導体装置40は、第1の実施形態に係る半導体装置10と比較して、エミッタ電極42から、エミッタ電極42と、ベース層17およびドリフト層11の接合面Sと、の間のベース層17に、効率良く正孔を供給することができる。従って、よりスイッチング速度が速い半導体装置を提供することができる。第4の実施形態図12は、第4の実施形態に係る半導体装置の終端部の一部を拡大して示す断面図である。第4の実施形態に係る半導体装置50の終端部は、ガードリング層16に第3のトレンチ31が形成されており、この第3のトレンチ31の内側面に、第3の絶縁膜51が形成されている点において、第1の実施形態に係る半導体装置10と異なる。以下に、第1の実施形態に係る半導体装置10と異なる点について説明する。なお、第4の実施形態に係る半導体装置50の中央部は、図2に示される第1の実施形態に係る半導体装置10と同様の構成である。図12に示すように、第4の実施形態に係る半導体装置50において、ガードリング層16には、第3のトレンチ31が形成されている。この第3のトレンチ31は、ガードリング層16の上面において帯状パターンとなるように形成されており、この帯状パターンが、第2のトレンチ13の帯状パターンに対して平行になるように形成されている。さらに第3のトレンチ31は、その深さ方向においてガードリング層16を貫通しないように形成されている。そして、第3のトレンチ31の内側面には、第3の絶縁膜51が形成されている。なお、第3の絶縁膜51は、第3のトレンチ31の底面には形成されない。また、エミッタ電極52は、第3の絶縁膜51が形成された第3のトレンチ31の内部を埋めるように、ドリフト層11の上面上に形成されている。このように構成した半導体装置50は、第1の実施形態に係る半導体装置10と同様にダイオードあるいはIGBTとして動作する。以上に説明した第4の実施形態に係る半導体装置50であっても、中央部の構成は第1の実施形態に係る半導体装置10と同様の構成であるため、第1の実施形態に係る半導体装置10と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつIGBTのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。また、第4の実施形態に係る半導体装置50であっても、ガードリング層16に第3のトレンチ31が形成されており、このトレンチ31内を埋めるようにエミッタ電極52が形成されているため、第2の実施形態に係る半導体装置30と同様に、よりスイッチング速度が速い半導体装置を提供することができる。さらに、第4の実施形態に係る半導体装置50によれば、第3のトレンチ31の内側面に第3の絶縁膜51が形成されているため、エミッタ電極52が、正孔を、第3のトレンチ31の側面からガードリング層16に供給することを抑制することができる。従って、第4の実施形態に係る半導体装置50は、第2の実施形態に係る半導体装置30と比較して、エミッタ電極52から、エミッタ電極52と、ガードリング層16およびドリフト層11の接合面S ́と、の間のガードリング層16に、効率良く正孔を供給することができる。従って、よりスイッチング速度が速い半導体装置を提供することができる。以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、第4の実施形態に係る半導体装置50に形成した第3のトレンチ31、および第3の絶縁膜51を、第3の実施形態に係る半導体装置40に対して適用してもよい。この場合、第3の実施形態に係る半導体装置40よりさらにスイッチング速度が速い半導体装置を提供することができる。