"それぞれ通常モード時には外部へ出力されない内部信号を生成する第1及び第2のコアチップと、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、を備え、前記第1及び第2のコアチップのそれぞれは、第1乃至第3のノードと制御回路とを含み、前記第1のコアチップの前記第1のノードと、前記第2のコアチップの前記第1のノードとは、貫通電極を介して互いに電気的に接続し、前記第1のコアチップの前記第2のノードが、貫通電極を介して前記第2のコアチップの前記第3のノードと互いに電気的に接続するとともに、前記第1のコアチップの前記第3のノードが、貫通電極を介して前記第2のコアチップの前記第2のノードと互いに電気的に接続し、これらによって前記第1及び第2のコアチップそれぞれの前記第2及び第3のノードはスパイラルに接続し、前記テスト回路は、前記コアチップ用テスト信号を、前記第1のコアチップの前記第1のノードに供給し、前記第1のコアチップの前記制御回路は、対応する前記第1のノードに供給される前記コアチップ用テスト信号に応じて、前記第1のコアチップの前記内部信号を、前記第1のコアチップの前記第2のノードに出力し、前記第2のコアチップの前記制御回路は、前記第1のコアチップの前記第1のノードを介して前記第2のコアチップに設けられる前記第1のノードに供給される前記コアチップ用テスト信号に応じて、前記第2のコアチップの前記内部信号を、前記第2のコアチップの前記第2のノードに出力し、前記テスト回路は、前記第1のコアチップの前記第2のノードから出力される前記第1のコアチップの前記内部信号及び前記第1のコアチップの前記第3のノードから出力される前記第2のコアチップの前記内部信号を示す複数の内部信号を、外部に出力する、半導体装置。更に、前記テスト回路と、複数のデータ信号を出力する出力回路とを含み、かつ外部端子と通信するインターフェースチップを備え、前記テスト回路は、更に、テストモードにエントリしている場合に活性化されるインターフェースチップ用テスト信号を生成して、前記出力回路に供給し、前記出力回路は、前記インターフェースチップ用テスト信号に応じて、前記複数のデータ信号と前記複数の内部信号とのうちのいずれか一方を、前記外部端子を介して外部に出力する、請求項1に記載の半導体装置。前記複数のデータ信号は、前記第1及び第2のコアチップのいずれかから供給される、請求項2に記載の半導体装置。前記第1及び第2のコアチップのそれぞれは、更に、第4のノードと、前記複数のデータ信号を生成して前記第4のノードに供給するコア出力回路と、を含み、前記第1のコアチップの前記第4のノードと、前記第2のコアチップの前記第4のノードとは、貫通電極を介して互いに電気的に接続し、前記出力回路は、前記第1のコアチップの前記第4のノードを介して前記複数のデータ信号を取得する、請求項3に記載の半導体装置。更に、前記テスト回路と、第5のノードと、を含むインターフェースチップを備え、前記第5のノードは、貫通電極を介して前記第1のコアチップの前記第1のノードと互いに電気的に接続し、前記テスト回路は、前記コアチップ用テスト信号を、前記第5のノードを介して前記第1のコアチップの前記第1のノードに供給する、請求項1乃至4のいずれか一項に記載の半導体装置。更に、前記テスト回路とコマンドデコーダとを含み、かつ外部端子と通信するインターフェースチップを備え、前記コマンドデコーダは、前記外部端子を介して供給される第1のコマンドに基づいて前記テストモードへのエントリを認識する、請求項1乃至4のいずれか一項に記載の半導体装置。前記インターフェースチップは、更に、前記テストモードへのエントリを示す情報を格納するモードレジスタを含む、請求項6に記載の半導体装置。前記インターフェースチップは、更に、複数のデータ信号を外部に出力する出力回路を含み、前記コマンドデコーダは、更に、前記外部端子を介して、前記第1のコマンドに続いて、前記複数のデータ信号を外部へ出力する第2のコマンドの供給を受け、前記テスト回路は、前記第1のコマンドに続いて前記第2のコマンドが供給される場合には、前記コアチップ用テスト信号を活性化し、前記複数のデータ信号に代えて前記複数の内部信号を、前記出力回路を介して外部に出力する、請求項6又は7に記載の半導体装置。前記インターフェースチップは、更に、コマンドデコーダを含み、前記コマンドデコーダは、前記外部端子を介して、前記第1のコマンドに続いて、前記複数のデータ信号を前記外部端子へ出力する第2のコマンドの供給を受け、前記出力回路は、前記インターフェースチップ用テスト信号が活性化されており、かつ前記コマンドデコーダに前記第2のコマンドが供給されたことに応じて、前記複数のデータ信号に代えて前記複数の内部信号を、前記外部端子を介して外部に出力する、請求項2乃至4のいずれか一項に記載の半導体装置。前記内部信号は第1及び第2の内部信号を含み、前記コアチップ用テスト信号は第1及び第2のコアチップ用テスト信号を含み、前記第1のコアチップの前記制御回路及び前記第2のコアチップの前記制御回路のそれぞれは、前記第1のコアチップ用テスト信号が活性化されている場合に、対応する前記第1の内部信号を対応する前記第2のノードに出力し、前記第2のコアチップ用テスト信号が活性化されている場合に、対応する前記第2の内部信号を対応する前記第2のノードに出力する、請求項1乃至9のいずれか一項に記載の半導体装置。外部端子と、前記外部端子と通信するインターフェースチップと、前記インターフェースチップに積層され、互いに積層された第1及び第2のコアチップと、を備え、前記第1及び第2のコアチップはそれぞれ第1及び第2の貫通電極を含み、前記第1のコアチップに含まれる前記第1の貫通電極と、前記第2のコアチップに含まれる前記第1の貫通電極とは、積層方向から見て互いに重なる位置に配置され、前記第1のコアチップに含まれる前記第2の貫通電極と、前記第2のコアチップに含まれる前記第2の貫通電極とは、積層方向から見て互いに重なる位置に配置され、前記第1のコアチップの前記第1の貫通電極は、前記第2のコアチップの前記第2の貫通電極と互いに電気的に接続し、前記第1のコアチップの前記第2の貫通電極は、前記第2のコアチップの前記第1の貫通電極と互いに電気的に接続し、前記インターフェースチップは、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、前記外部端子と電気的に接続される出力回路とを含み、前記第1及び第2のコアチップのそれぞれは、前記コアチップ用テスト信号が活性化している場合に、当該コアチップ内で発生した通常モード時には外部へ出力されない内部信号を、対応する前記第1の貫通電極に出力し、前記出力回路は、前記第1のコアチップの前記第1の貫通電極から出力される前記第1のコアチップの前記内部信号及び前記第1のコアチップの前記第2の貫通電極から出力される前記第2のコアチップの前記内部信号を示す複数の内部信号を、前記外部端子を通じて外部に出力する、半導体装置。前記第1及び第2のコアチップのそれぞれは、第3の貫通電極を含み、前記第1のコアチップに含まれる前記第3の貫通電極と、前記第2のコアチップに含まれる前記第3の貫通電極とは、積層方向から見て互いに重なる位置に配置され、前記第1のコアチップの前記第3の貫通電極は、前記第2のコアチップの前記第3の貫通電極と互いに電気的に接続し、前記テスト回路は、前記第1のコアチップの前記第3の貫通電極を介して、前記第1及び第2のコアチップのそれぞれに前記コアチップ用テスト信号を供給する、請求項11に記載の半導体装置。前記第1及び第2のコアチップのそれぞれは、第4の貫通電極を含み、前記第1のコアチップに含まれる前記第4の貫通電極と、前記第2のコアチップに含まれる前記第4の貫通電極とは、積層方向から見て互いに重なる位置に配置され、前記第1のコアチップの前記第4の貫通電極は、前記第2のコアチップの前記第4の貫通電極と互いに電気的に接続し、前記テスト回路は、更に、テストモードにエントリしている場合に活性化されるインターフェースチップ用テスト信号を生成し、前記第1及び第2のコアチップはそれぞれ、互いに異なるタイミングで、当該コアチップ内で発生したデータ信号を、対応する前記第4の貫通電極に出力し、前記出力回路は、前記インターフェースチップ用テスト信号に応じて、前記第1のコアチップの前記第4の貫通電極から出力される前記データ信号と、前記複数の内部信号と、のうちのいずれか一方を外部に出力する、請求項11又は12に記載の半導体装置。インターフェースチップは、外部から供給される第1のコマンドに対応して、テストモードへエントリし、前記テストモードへのエントリに対応して、コアチップ用テスト信号を活性化し、前記コアチップ用テスト信号を、貫通電極を介して、第1及び第2のコアチップの第1のノードへ供給し、第1及び第2のコアチップは、前記コアチップ用テスト信号に対応して、前記第1及び第2のコアチップの信号であり通常モード時には外部へ出力されない複数の内部信号を、それぞれ対応する第1及び第2のコアチップの第2のノードに供給し、且つ、それぞれ異なる複数の貫通電極を介して前記インターフェースチップへ供給し、前記インターフェースチップは、更に、前記異なる複数の貫通電極を介して供給された前記複数の内部信号を、外部へ出力する、半導体装置の制御方法。前記インターフェースチップは、更に、前記第1のコマンドに応じて、インターフェースチップ用テスト信号を活性化し、前記インターフェースチップ用テスト信号に対応して、複数のデータ信号と前記複数の内部信号とのうちのいずれか一方を外部に出力する、請求項14に記載の半導体装置の制御方法。前記複数のデータ信号は、前記第1及び第2のコアチップのいずれかから供給される、請求項15に記載の半導体装置の制御方法。前記インターフェースチップは、更に、前記第1のコマンドに続いて供給される前記複数のデータ信号を外部へ出力する第2のコマンドに対応して、前記コアチップ用テスト信号を活性化し、前記複数のデータ信号に代えて前記複数の内部信号を、出力回路を介して外部に出力する、請求項15または16に記載の半導体装置の制御方法。前記インターフェースチップは、更に、前記第1のコマンドに続く前記第2のコマンドに対応して、前記インターフェースチップ用テスト信号を活性化し、前記複数のデータ信号に代えて前記複数の内部信号を、前記出力回路を介して外部に出力する、請求項17に記載の半導体装置の制御方法。ところで、単一のメモリチップからなる従来の半導体装置のパッケージは、チップ上面に形成された回路がパッケージ表面から露出するように構成される。この構成は、外部テスターによる半導体装置の評価試験を簡便に行うために採用されているもので、外部テスターのモニタ端子を回路に直に接触させたり、電子線を回路に直に照射することが可能になる。しかしながら、1つのインターフェースチップと複数のコアチップとを用いる半導体装置では、最上層のチップ以外積層された中位、下位チップのチップについて、回路をパッケージ表面から露出させることはできない。したがって、上記のような簡便な評価試験を行うことは不可能であり、代替方法の確立が求められている。また、特許文献2の技術を複数のコアチップが互いに積層された半導体装置に適用しても、複数のコアチップからそれぞれ出力される複数の内部信号は、並列に外部へ出力できない。例えば、互いに同一マスクで製造された複数のコアチップがそれぞれ有する複数の内部信号を、それぞれのコアチップが有する貫通電極TSVに関する、互いに異なる複数のノードに、分離して出力できない。複数のコアチップは同一マスクで製造されるから、第1のコアチップの内部信号と第2のコアチップの内部信号は、互いに接続する貫通電極に関連する同一のノードにおいて、バスファイトする。つまり、複数のチップの同一の内部ノードを観察するとき、それらの内部ノードは、シリアルに複数回のテストサイクルが必要となる。よって、試験時間が増大する。また、積層された複数のコアチップが、異なるマスクで製造された異なる機能のチップである場合においても、複数のチップの複数の互いに異なる複数の内部ノードを、シリアルに複数回のテストサイクルで外部に出力することは、試験時間の増大の原因となる。本発明による半導体装置は、それぞれ通常モード時には外部へ出力されない内部信号を生成する第1及び第2のコアチップと、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、を備え、前記第1及び第2のコアチップのそれぞれは、第1乃至第3のノードと制御回路とを含み、前記第1のコアチップの前記第1のノードと、前記第2のコアチップの前記第1のノードとは、貫通電極を介して互いに電気的に接続し、前記第1のコアチップの前記第2のノードが、貫通電極を介して前記第2のコアチップの前記第3のノードと互いに電気的に接続するとともに、前記第1のコアチップの前記第3のノードが、貫通電極を介して前記第2のコアチップの前記第2のノードと互いに電気的に接続し、これらによって前記第1及び第2のコアチップそれぞれの前記第2及び第3のノードはスパイラルに接続し、前記テスト回路は、前記コアチップ用テスト信号を、前記第1のコアチップの前記第1のノードに供給し、前記第1のコアチップの前記制御回路は、対応する前記第1のノードに供給される前記コアチップ用テスト信号に応じて、前記第1のコアチップの前記内部信号を、前記第1のコアチップの前記第2のノードに出力し、前記第2のコアチップの前記制御回路は、前記第1のコアチップの前記第1のノードを介して前記第2のコアチップに設けられる前記第1のノードに供給される前記コアチップ用テスト信号に応じて、前記第2のコアチップの前記内部信号を、前記第2のコアチップの前記第2のノードに出力し、前記テスト回路は、前記第1のコアチップの前記第2のノードから出力される前記第1のコアチップの前記内部信号及び前記第1のコアチップの前記第3のノードから出力される前記第2のコアチップの前記内部信号を示す複数の内部信号を、外部に出力する、半導体装置である。本発明の他の一側面による半導体装置は、外部端子と、前記外部端子と通信するインターフェースチップと、前記インターフェースチップに積層され、互いに積層された第1及び第2のコアチップと、を備え、前記第1及び第2のコアチップはそれぞれ第1及び第2の貫通電極を含み、前記第1のコアチップに含まれる前記第1の貫通電極と、前記第2のコアチップに含まれる前記第1の貫通電極とは、積層方向から見て互いに重なる位置に配置され、前記第1のコアチップに含まれる前記第2の貫通電極と、前記第2のコアチップに含まれる前記第2の貫通電極とは、積層方向から見て互いに重なる位置に配置され、前記第1のコアチップの前記第1の貫通電極は、前記第2のコアチップの前記第2の貫通電極と互いに電気的に接続し、前記第1のコアチップの前記第2の貫通電極は、前記第2のコアチップの前記第1の貫通電極と互いに電気的に接続し、前記インターフェースチップは、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、前記外部端子と電気的に接続される出力回路とを含み、前記第1及び第2のコアチップのそれぞれは、前記コアチップ用テスト信号が活性化している場合に、当該コアチップ内で発生した通常モード時には外部へ出力されない内部信号を、対応する前記第1の貫通電極に出力し、前記出力回路は、前記第1のコアチップの前記第1の貫通電極から出力される前記第1のコアチップの前記内部信号及び前記第1のコアチップの前記第2の貫通電極から出力される前記第2のコアチップの前記内部信号を示す複数の内部信号を、前記外部端子を通じて外部に出力する、半導体装置である。本発明による半導体装置の制御方法は、インターフェースチップは、外部から供給される第1のコマンドに対応して、テストモードへエントリし、前記テストモードへのエントリに対応して、コアチップ用テスト信号を活性化し、前記コアチップ用テスト信号を、貫通電極を介して、第1及び第2のコアチップの第1のノードへ供給し、第1及び第2のコアチップは、前記コアチップ用テスト信号に対応して、第1及び第2のコアチップの信号であり通常モード時には外部へ出力されない複数の内部信号を、それぞれ対応する第1及び第2のコアチップの第2のノードに供給し、且つ、それぞれ異なる複数の貫通電極を介して前記インターフェースチップへ供給し、前記インターフェースチップは、更に、前記異なる複数の貫通電極を介して供給された前記複数の内部信号を、外部へ出力する、半導体装置の制御方法である。本発明によれば、テスト回路及びスパイラルな貫通電極等によって、半導体装置の外部に出力される複数のチップがそれぞれ有する複数の内部信号を観測することができる。よって、各コアチップの評価試験を並列に行える。したがって、簡便で試験時間が短い半導体装置の評価試験が実現される。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、それぞれ内部信号を生成する第1及び第2のコアチップを備える半導体装置を対象とするもので、第1及び第2のコアチップのそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第2及び第3のノードを設け、この第2及び第3のノードを介して、観測対象の内部信号を出力することを技術思想とするものである。こうして出力される内部信号を外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。したがって、簡便で試験時間が短い半導体装置の評価試験が実現される。尚、上記並列は、同時であっても良い。更に、上記内部信号は、通常モード時には外部へ出力されない信号である。図1は、本発明の原理を説明するための模式図である。本発明による半導体装置10は、図1に示すように、それぞれ内部信号MAを生成する第1及び第2のコアチップCC0,CC1と、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号DFT1を生成するテスト回路101と、を備える。内部信号MAは、コアチップ内の図示しない各種のノードを流れる信号である。具体的な例としては、後述する図5に示す各信号が挙げられる。第1及び第2のコアチップCC0,CC1はそれぞれ、第1乃至第3のノードN1~N3と、DFT回路100制御回路とを含んで構成される。なお、図1を含む各図及び以下の説明においては、コアチップごとの構成を特に区別する必要のある場合、符号に括弧<>の表記を付加して示す。括弧<>内の数字は、コアチップの通番に対応している。図1に示すように、第1のコアチップCC0に設けられる第1のノードN1<0>と、第2のコアチップCC1に設けられる第1のノードN1<1>とは、第2のコアチップCC1を貫通する貫通電極を介して、互いに電気的に接続している。第1のノードN1は貫通電極そのものであってよく、そのように考えた場合の各コアチップの第1のノードN1は、積層方向から見て互いに重なる位置に配置される。これは、後述する様々な回路が、各コアチップの表面に描画されるからであり、後述する貫通電極TSV1に相当する。一方、第1のコアチップCC0に設けられる第2のノードN2<0>は、第2のコアチップCC1を貫通する貫通電極を介して、第2のコアチップCC1に設けられる第3のノードN3<1>と互いに電気的に接続している。同様に、第1のコアチップCC0に設けられる第3のノードN3<0>は、第2のコアチップCC1を貫通する貫通電極を介して、第2のコアチップCC1に設けられる第2のノードN2<1>と互いに電気的に接続している。第2及び第3のノードN2,N3も、貫通電極そのものであってよい。各コアチップの第2のノードN2は積層方向から見て互いに重なる位置に配置され、各コアチップの第3のノードN3は積層方向から見て互いに重なる位置に配置される。要するに、第2及び第3のノードN2,N3はスパイラル接続されており、これは、後述する貫通電極TSV3に相当する。テスト回路101は、生成したコアチップ用テスト信号DFT1を第1のノードN1<0>に供給する。こうして供給されたテスト信号DFT1は、貫通電極を介して第1のノードN1<1>にも供給される。DFT回路100<0>は、第1のノードN1<0>に供給されるテスト信号DFT1に応じて、内部信号MA<0>を第2のノードN2<0>に出力する機能を有する。同様に、DFT回路100<1>は、第1のノードN1<1>に供給されるテスト信号DFT1に応じて、内部信号MA<1>を第2のノードN2<1>に出力する機能を有する。これにより、内部信号MA<1>は、貫通電極を介して第3のノードN3<0>にも供給される。テスト回路101は、第2のノードN2<0>から内部信号MA<0>を、第3のノードN3<0>から内部信号MA<1>をそれぞれ取り出し、外部に出力する。以上の構成により、それぞれ第1及び第2のコアチップCC0,CC1に対応する内部信号MA<0>,MA<1>は、並列に半導体装置10の外部に出力されることになる。こうして出力される内部信号MA<0>,MA<1>をテスター等によって観測することで、各コアチップの評価試験を並列に行うことが可能になる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい第1の実施形態による半導体装置10の構造を説明するための模式的な断面図である。図2に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップCC0~CC7、コアチップとは異なる製造マスクで製作された1枚のインターフェースチップIF及び1枚のインターポーザIPが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ThroughSiliconViaTSVによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである1GbのDDR3DoubleDataRate3型SDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部フロントエンド機能が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路データラッチ回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細は後述する。インターフェースチップIFは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップCC0~CC7にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップCC0~CC7を単体で動作させることはできない。コアチップCC0~CC7を動作させるためには、インターフェースチップIFが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置10は、インターフェースチップは、外部と第1の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第1の動作周波数よりも低い第2の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのI/ODQ当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部8枚のコアチップCC0~CC7と通信する信号の処理回路、外部から/外部への信号の処理回路として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFにTSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図2には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたDDR3型のSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のDDR3型のSDRAMとして取り扱うことができる。図2に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、その周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図2に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図3aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の電流パス内部信号線が構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図3aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図3bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されており、貫通電極TSV2によって構成される電流パス内部信号線は、途中に内部回路5を含むものとなっている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。さらに他の一部の貫通電極TSV群については、図3cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。貫通電極TSV3によって構成される各電流パス内部信号線は、それぞれいずれか1つのコアチップのみの内部回路6と接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられた貫通電極TSVは、図3a~cに示す3タイプ貫通電極TSV1~貫通電極TSV3が存在する。上述の通り、大部分の貫通電極TSVは図3aに示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図3aに示すタイプの貫通電極TSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図3aに示すタイプの貫通電極TSV1を介してインターフェースチップIFに入出力される。これに対し、図3b,cに示すタイプの貫通電極TSV2,貫通電極TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図4は、図3aに示すタイプの貫通電極TSV1の構造を示す断面図である。図4に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図4に示す例では絶縁リング82が二重に設けられており、これによってTSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図5は、半導体装置10の回路構成を示すブロック図である。図5に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は、全てインターフェースチップIFに接続されており、電源端子17a,17bを除きコアチップCC0~CC7には直接接続されない。まず、これら外部端子とフロントエンド機能であるインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成について説明する。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インターフェースチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される他、貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。また、インターフェースチップIFにはDLL回路22が含まれており、DLL回路22によって入出力用クロック信号LCLKが生成される。入出力用クロック信号LCLKは、インターフェースチップIFに含まれる入出力バッファ回路23に供給される。DLL機能は、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御するからである。故に、バックエンドであるコアチップCC0~CC7には、DLL機能は不要である。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インターフェースチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インターフェースチップIF内の各種回路ブロックに供給される他、貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15,BA0~BA2が供給される端子であり、供給されたアドレス信号A0~A15,BA0~BA2は、インターフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、貫通電極TSVを介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15はインターフェースチップIFに設けられたモードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェースチップIF内で行われるためである。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インターフェースチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含み、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0~CC7との間はパラレル接続である。本実施形態では、コアチップCC0~CC7がDDR3型のSDRAMのバックエンド部であり、プリフェッチ数が8ビットである。また、データラッチ回路25とコアチップCC0~CC7はバンクごとに接続されており、各コアチップCC0~CC7に含まれるバンク数は8バンクである。したがって、データラッチ回路25とコアチップCC0~CC7との接続は1DQ当たり64ビット8ビット×8バンクとなる。このように、データラッチ回路25とコアチップCC0~CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のSDRAMそれは、フロントエンドとバックエンドが1つのチップで構成されるでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7では、インターフェースチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極TSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なる貫通電極TSVを用いて入出力するのではなく、コアチップCC0~CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を半分32個に削減しても構わない。更に、データラッチ回路25は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インターフェースチップIFに設けられたパワーオン検出回路43に接続されるとともに、貫通電極TSVを介してコアチップCC0~CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップIFに設けられた層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、本実施形態による半導体装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビットDQ0~DQ15に設定することができるが、I/O数がこれに固定されるわけではなく、8ビットDQ0~DQ7又は4ビットDQ0~DQ3に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極TSVを介して各コアチップCC0~CC7に共通に接続されている。また、インターフェースチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図3bに示すタイプの貫通電極TSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。さらに、インターフェースチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図3cに示すタイプの貫通電極TSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。また、インターフェースチップIFには、テスト回路101が設けられる。テスト回路101は、上述したコアチップ用テスト信号DFT1の他、インターフェースチップ用テスト信号DFT2を生成する回路である。テスト回路101については、後ほどより詳しく説明する。以上が外部端子とインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成の概要である。次に、コアチップCC0~CC7の回路構成について説明する。図5に示すように、バックエンド機能であるコアチップCC0~CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置10外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドにより夫々対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク1をアクティブワード線とビット線をアクティブに維持しつつ、更にバンク2をアクティブに制御することができる。但し、半導体装置の外部端子例えば、複数の制御端子、複数のI/O端子は、共有している。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図5においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、貫通電極TSVを介してインターフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。貫通電極TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、貫通電極TSVを介してインターフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/ODQあたり8ビット=プリフェッチ数のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインターフェースチップIFとの間は貫通電極TSVを介してパラレルに接続される。コントロールロジック回路63は、貫通電極TSVを介してインターフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61及びカラム制御回路62の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極TSVを介してインターフェースチップIFより供給されるアドレス信号の一部SELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報とを比較することにより行われる。層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置10が初期化されると、各コアチップCC0~CC7の層アドレス発生回路46に初期値として最小値0,0,0が設定される。コアチップCC0~CC7の層アドレス発生回路46は、図2bに示すタイプの貫通電極TSVを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス0,0,0が貫通電極TSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス0,0,1が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスが設定される。層アドレス発生回路46には、貫通電極TSVを介してインターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図3cに示すタイプの貫通電極TSV3を用いて各コアチップCC0~CC7に供給されるため、各コアチップCC0~CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。さらに、コアチップCC0~CC7には、内部電圧発生回路70が設けられている。内部電圧発生回路には電源電位VDD,VSSが供給されており、内部電圧発生回路70はこれを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。また、コアチップCC0~CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、貫通電極TSVを介してインターフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。貫通電極TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。以上がコアチップCC0~CC7の基本的な回路構成である。コアチップCC0~CC7には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップCC0~CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0~CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0~CC7にはテスト用の入出力回路55も設けられている。その他、コアチップCC0~CC7には、DFT回路100が設けられる。DFT回路100は、上述したコアチップ用テスト信号DFT1を受けて、コアチップの内部信号をインターフェースチップIFに向けて出力する回路である。DFT回路100についても、後ほどより詳しく説明する。以上が本実施形態による半導体装置10の全体構成である。このように、本実施形態による半導体装置10は、1GBのコアチップが8枚積層された構成を有していることから、合計で8GBのメモリ容量となる。また、チップ選択信号/CSが入力される端子チップ選択端子は1つであることから、コントローラからはメモリ容量が8GBである単一のDRAMとして認識される。以下、各コアチップの評価試験を並列に行えるようにするための試験回路構成について説明する。図6は、本実施形態による半導体装置10の回路構成から、各コアチップの評価試験を並列に行えるようにするための試験回路構成に関わる部分のみを取り出して記載した回路図である。図6に示すように、本実施形態による半導体装置10は、インターフェースチップIFとコアチップCC0~CC3とを備えている。なお、本実施形態では、コアチップが4枚CC0~CC3である例を取り上げて説明するが、本発明の適用対象がこれに限られるものではなく、本発明は複数枚のコアチップを有する半導体装置に広く適用可能である。また、本実施形態では、試験対象の内部信号をMA~MCの3つとする。コアチップCC0~CC3はそれぞれ、これら3つの内部信号MA~MCを生成する機能を有している。インターフェースチップIFは、図6に示すように、入出力バッファ回路23、データラッチ回路25、コマンド入力バッファ31、コマンドデコーダ32、アドレス入力バッファ41、モードレジスタ42、及びテスト回路101を有している。このうち、入出力バッファ回路23はその内部に出力バッファコントロール回路104出力回路及び出力バッファOBを含み、テスト回路101はその内部にDFT回路102及び制御回路103を含んで構成される。一方、各コアチップCC0~CC3はそれぞれ、第1乃至第4のノードN1~N4と、データコントロール回路54コア出力回路と、DFT回路100制御回路とを有している。第1及び第2のノードN1,N2はコアチップあたりそれぞれ1個、第3のノードN3はコアチップあたり3個、第4のノードN4はコアチップあたり複数個設けられる。なお、以下の説明では、第1乃至第4のノードN1~N4は貫通電極そのものを指すものとして説明する。第1のノードN1は、図3aに示す貫通電極TSV1を構成する。すなわち、各第1のノードN1は積層方向から見て互いに重なる位置に配置されており、隣接するチップ間で互いに短絡されて1本の電流パスを構成している。この電流パスのインターフェースチップIF内の端部は、DFT回路102の出力ノード第5のノードN5と電気的に接続される。また、各第1のノードN1は、コアチップ内でDFT回路100と電気的に接続される。第4のノードN4も、図3aに示す貫通電極TSV1を構成する。これにより、最上層のコアチップCC3からインターフェースチップIFに至る電流パスが、複数本形成される。各電流パスは、積層方向から見て互いに重なる位置に配置され、かつ互いに短絡されたコアチップの枚数分ここでは4個の第4のノードN4を含んで構成される。各電流パスのインターフェースチップIF内の端部は、データラッチ回路25と電気的に接続される。また、各第4のノードN4は、コアチップ内でデータコントロール回路54と電気的に接続される。一方、第2及び第3のノードN2,N3は図3cに示す貫通電極TSV3を構成する。第2のノードN2は、図3cに示す貫通電極TSV3aに相当し、各コアチップ内でDFT回路100と電気的に接続されている。これにより、それぞれ各第2のノードN2からインターフェースチップIFに至るコアチップの枚数分ここでは4本の電流パスが、コアチップ間でのバスファイトなく、形成される。各電流パスのインターフェースチップIF内の端部は、出力バッファコントロール回路104と電気的に接続される。さて、コマンドデコーダ32には、図1に示した外部端子SBを介して、外部から各種のコマンドが供給される。このコマンドには、テストモードへのエントリを指示するためのコマンド第1のコマンドと、リードコマンドやライトコマンドなどコアチップの動作モードを指示するためのコマンド第2のコマンドとが含まれる。コマンドデコーダ32は、外部から第1のコマンドが供給された場合に、テストモードへのエントリを認識する。テストモードへのエントリを認識したコマンドデコーダ32は、テストモードへのエントリを示す情報を生成し、モードレジスタ42に格納する。一方、外部から第2のコマンドが供給された場合には、コマンドデコーダ32は、供給されたコマンドの内容を示す内部コマンドICMDを生成し、制御回路103に供給する。制御回路103は、コマンドデコーダ32から供給される内部コマンドICMDをコントロールロジック回路63に供給するとともに、第2のコマンドがライトコマンドである場合には、入力バッファIBに対してライトコマンドWRITEを供給する。これにより、各コアチップCC0~CC3の動作モードは第2のコマンドに応じた動作モードに設定され、各コアチップCC0~CC3内において、観測対象である内部信号の生成が開始される。また、制御回路103は、後述するテスト信号DFT2によってテストモード中であることが示される場合には、内部コマンドICMDに応じてリードコマンドREADを生成し、出力バッファコントロール回路104に供給する。リードコマンドREADの生成は、内部コマンドICMDの種類に関わらず実施される。制御回路103がテストモード中にこのような処理を行うのは、任意の動作モードでコアチップの内部信号を観測できるようにするためである。詳しくは後述する。DFT回路102は、モードレジスタ42に格納される情報を確認することによりテストモード中か否かを判定し、テストモード中であると判定した場合に、コアチップ用テスト信号DFT1と、インターフェースチップ用テスト信号DFT2とを活性化する。テスト信号DFT1,DFT2はともに、テストモードにエントリしている場合に活性化され、そうでない場合に非活性とされる信号である。本実施形態では、テスト信号DFT1は、第1乃至第3のテスト信号DFT1を含み、これらのうちいずれか一つが排他的に活性化される1/3選択信号である。第1乃至第3のテスト信号DFT1はそれぞれ、内部信号MA~MCに対応している。一方、テスト信号DFT2は、テストモードにエントリしているか否かを示す1/2選択信号である。テスト信号DFT1は、各コアチップの第1のノードN1を介して、各コアチップのDFT回路100に供給される。テスト信号DFT2は、制御回路103及び出力バッファコントロール回路104に供給される。各コアチップのDFT回路100は、テスト信号DFT1が活性化されている場合に、内部信号MA~MCのうち、活性化されているテスト信号DFT1に対応する内部信号を取得し、モニタ信号MSとして第2のノードN2に出力する。つまり、例えば第1のテスト信号DFT1が活性化されている場合には、内部信号MAをモニタ信号MSとして出力し、第2のテスト信号DFT1が活性化されている場合には、内部信号MBをモニタ信号MSとして出力し、第3のテスト信号DFT1が活性化されている場合には、内部信号MCをモニタ信号MSとして出力する。こうして各コアチップの第2のノードN2に供給されたモニタ信号MSは、スパイラル接続された第2及び第3のノードN2,N3を通じて、インターフェースチップIF内の出力バッファコントロール回路104にパラレルに供給される。データラッチ回路25は、データコントロール回路54から出力されたリードデータ複数のデータ信号DATAを第4のノードN4を介して取得し、出力バッファコントロール回路104に出力する。したがって、出力バッファコントロール回路104には、複数のモニタ信号MSと、複数のデータ信号DATAとが供給されることになる。出力バッファコントロール回路104は、テスト信号DFT2に応じて、複数のモニタ信号MSと複数のデータ信号DATAとのうちのいずれか一方を選択する。そして、選択した信号を、データ入出力端子14を介して、半導体装置10の外部に出力する。より具体的に説明すると、出力バッファコントロール回路104は、通常動作時テストモードでない場合には複数のデータ信号DATAを外部に出力するが、テスト信号DFT2が活性化されており、かつ制御回路103からリードコマンドREADが供給されたことに応じてコマンドデコーダ32に、外部から第2のコマンドが供給されたことに応じて、複数のデータ信号DATAに代えて複数のモニタ信号MSを外部に出力する。以上説明したように、本実施形態によれば、半導体装置10をテストモードにエントリさせることにより、各コアチップの内部信号モニタ信号MSを、データ入出力端子14からパラレルに出力させることができる。したがって、出力されたモニタ信号MSを外部のテスターによって観測することで、各コアチップの評価試験を並列に行える。したがって、簡便な半導体装置の評価試験が実現され、試験時間の短縮も実現される。また、テストモード中、制御回路103が、内部コマンドICMDの内容によらずリードコマンドREADを出力バッファコントロール回路104に供給することから、ライト動作時等の本来データ入出力端子14からの出力を行わない場合であっても、データ入出力端子14からモニタ信号MSを出力させることができる。したがって、リード動作に関連する内部信号だけでなく、ライト動作など他の動作に関わる内部信号も外部から観測できる。なお、モニタ信号MSの出力は、コアチップごとに1個のデータ入出力端子14を占用して行うことが好ましい。これは、各コアチップのモニタ信号MSを並列に観測できるようにするためであるが、外部テスターの種類によっては、外部テスターの端子数がコアチップの数より少なく、すべてのコアチップの並列観測を行えない場合がある。このような場合、上述したチップ選択情報を用い、観測されないコアチップを非選択とすることによって、DFT回路100の出力をハイインピーダンス状態とすることが好ましい。この処理は、層アドレス比較回路47を通じて行うことが好ましい。ここで、本実施形態による半導体装置10の制御方法について、処理フローを参照しながら再度より詳しく説明する。図7は、本実施形態による半導体装置10の制御方法の処理フローを示すフローチャートである。同図に示すように、本制御方法では、まず初めに外部端子SB図1を通じて、テストモードへのエントリを指示するための第1のコマンドを半導体装置10に供給するステップS1。これに応じ、モードレジスタ42に、テストモードへのエントリを示す情報が格納されるステップS2。テストモードにエントリすると、DFT回路102が、テスト信号DFT1,DFT2を活性化するステップS3。テスト信号DFT1は各コアチップの第1のノードN1に供給され、テスト信号DFT2は出力バッファコントロール回路104及び制御回路103に供給される。ステップS3と平行して、外部端子SB図1を通じて、コアチップの動作モードを指示するための第2のコマンドを半導体装置10に供給するステップS4。これにより、各コアチップの動作モードが設定され、コアチップ内で観測対象の内部信号の生成が開始されるステップS5。さらに、制御回路103から出力バッファコントロール回路104に、リードコマンドREADが供給されるステップS6。ステップS6の処理は、モニタ信号MSを出力可能とするために行われる処理である。第1のノードN1を通じてテスト信号DFT1を受け取った各コアチップのDFT回路100は、観測対象の内部信号を取得し、モニタ信号MSとして第2のノードN2に出力するステップS7。最後に、出力バッファコントロール回路104が、各コアチップの第2のノードN2に出力されたモニタ信号MSを、データ入出力端子14及び外部端子SBを介して外部に出力するステップS8。以上の制御により、半導体装置10をテストモードにエントリさせ、各コアチップの内部信号モニタ信号MSを、データ入出力端子14からパラレルに出力させることが可能になる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態ではコアチップ用テスト信号DFT1を3個のテスト信号DFT1を含む1/3選択信号としたが、n個nは自然数のテスト信号DFT1を含む1/n選択信号とすればよい。nの具体的な値は、観測対象の内部信号の種類数とすることが適当である。また、図5では、モニタ信号MSを伝送するための貫通電極TSV群を、不良チップ情報を伝送するための貫通電極TSV群とは別に設けたが、これらを兼用することとしてもよい。更に、上記実施形態においては、夫々が同一機能の複数のコアチップとしてDDR3型のSDRAMを用いているが、本発明がこれに限定されるものではない。したがって、DDR3型以外のDRAMであっても構わないし、DRAM以外の半導体メモリSRAMスタティックランダムアクセスメモリ、PRAMフェースチェンジランダムアクセスメモリ、MRAMマグネティックランダムアクセスメモリ、フラッシュメモリなどであっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても8個に限定されるものではない。また、本願の基本的技術思想はこれに限られず、例えば、各コアチップは、夫々が同一機能の半導体メモリの複数のチップで開示をしたが、本願の基本的技術思想はこれに限られない機能の夫々が同一機能または異なる機能の複数のコアチップであっても良い。つまり、IFチップ、コアチップはそれぞれ固有の機能のシリコンチップであっても良い。例えば、複数のコアチップは夫々が同一機能のDSPチップであり、前記複数のコアチップに共通なインターフェースチップASICを備えていても良い。コアチップ同士は同一機能を有し、同一マスクによって製造されていることが好ましい。しかし、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性がある。更に、例えば、各コアチップは、それぞれ記憶機能を備えるも夫々異なる第1コアチップはDRAM、第2チップはSRAM、第3チップは不揮発性メモリ、第4チップはDSP機能であり、それぞれ異なる製造マスクで製造され、前記複数のコアチップに共通なインターフェースチップASICを備えていても良い。また、本発明は、貫通電極TSVを使用した構造のCOCチップオンチップであれば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardCircuit等の半導体製品全般に、適用できる。また本発明を適用したデバイスは、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージ等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであってもバイポーラ型トランジスタであっても良い。MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。FET以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Pチャンネル型のトランジスタまたはPMOSトランジスタは、第1導電型のトランジスタ、Nチャンネル型のトランジスタまたはNMOSトランジスタは、第2導電型のトランジスタの代表例である。更に、P型の半導体基板に限らず、N型の半導体基板であっても良いし、SOISilicononInsulator構造の半導体基板であっても、それ以外の半導体基板であっても良い。更に、各種試験回路電流源、カレントミラー、センスアンプ、コンペアアンプ、セレクタ等の回路形式は、実施例が開示する回路形式に限られない。更に、貫通電極TSVの構造は、問わない。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"