半導体基板上に形成した層間絶縁膜を、第1のパターン形成工程により処理して第1の方向に延在する第1のパターンを形成し、前記第1のパターンの両側壁にLPカーボン膜からなる第1のサイドウォール膜を形成する工程と、全面に第1の埋め込み膜を形成して前記第1のパターン間に形成されている空間を埋設する工程と、前記第1の方向に直角な方向となる第2の方向にパターンを形成する第2のパターン形成工程を用いて前記第1の方向に延在している前記第1のサイドウォール膜に、前記第1の方向に所定間隔で配置される複数の第1のホールを形成する工程と、前記第1のホールを第2の埋め込み膜で埋設することにより、前記第1のサイドウォール膜を第1の方向に関して分断する工程と、残存している前記第1のサイドウォール膜を除去して複数の第2のホールを形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記第1のサイドウォール膜として、LPCVD法によってLPカーボン膜を成膜することを特徴とする請求項1に記載の半導体装置の製造方法。前記第2のパターン形成工程は、前記第1の埋め込み膜上に、前記第2の方向に延在する第2のパターンを形成すると共に、該第2のパターンの両側壁に第2のサイドウォール膜を形成する工程を含み、全ての前記第1のホールの前記第1の方向の寸法Y4を同じとし、且つ等ピッチ間隔で配置するために、前記第2のパターンの間隔Y1を該第2のパターンの幅Y2の3倍となるように設定し、さらに前記第2のサイドウォール膜の膜厚を前記第2のパターンの幅Y2と同じ値にすることを特徴とする請求項1又は2に記載の半導体装置の製造方法。全ての前記第2のホールの前記第2の方向の間隔X6を同じとし、且つ等ピッチ間隔で配置するために、前記第1のパターンの間隔X1を該第1のパターンの幅X2の3倍となるように設定し、さらに前記第1のサイドウォール膜の膜厚を前記第1のパターンの幅X2と同じ値にすることを特徴とする請求項1~3のいずれか1項に記載の半導体装置の製造方法。さらに、前記第2のホールの内壁に、キャパシタを構成する下部電極、容量絶縁膜、上部電極を順に形成する工程を含むことを特徴とする請求項1~4のいずれか1項に記載の半導体装置の製造方法。半導体基板上に形成した層間絶縁膜を、第1のパターン形成工程により処理して第1の方向に延在する第1のパターンを形成し、前記第1のパターンの両側壁にLPカーボン膜からなる第1のサイドウォール膜を形成する工程と、全面に第1の埋め込み膜を形成して前記第1のパターン間に形成されている空間を埋設する工程と、前記第1の方向に直角な方向となる第2の方向にパターンを形成する第2のパターン形成工程を用いて前記第1の方向に延在している前記第1のサイドウォール膜に、前記第1の方向に所定間隔で配置される複数の高アスペクトホールを形成することにより、前記第1のサイドウォール膜を第1の方向に関して分断する工程と、前記高アスペクトホールを導電膜で埋設し、柱状の下部電極を形成する工程と、前記下部電極の周囲に位置する前記層間絶縁膜、前記第1の埋め込み膜、残存している前記第1のサイドウォール膜を除去して前記下部電極の外面を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。前記第1のサイドウォール膜として、LPCVD法によってLPカーボン膜を成膜することを特徴とする請求項6に記載の半導体装置の製造方法。さらに、前記露出した下部電極の外面に、キャパシタを構成する容量絶縁膜、上部電極を順に形成する工程を含むことを特徴とする請求項6又は7に記載の半導体装置の製造方法。半導体基板上に形成した層間絶縁膜を、第1のパターン形成工程により処理して第1の方向に延在する第1のパターンを形成し、前記第1のパターンの両側壁にLPカーボン膜からなる第1のサイドウォール膜を形成する工程と、全面に第1の埋め込み膜を形成して前記第1のパターン間に形成されている空間を埋設する工程と、前記第1の方向に直角な方向となる第2の方向にパターンを形成する第2のパターン形成工程を用いて前記第1の方向に延在している前記第1のサイドウォール膜に、前記第1の方向に所定間隔で配置される複数の高アスペクトホールを形成することにより、前記第1のサイドウォール膜を第1の方向に関して分断する工程と、前記高アスペクトホールの内壁に導電膜を下部電極として形成する工程と、前記下部電極の周囲に位置する前記層間絶縁膜、前記第1の埋め込み膜、残存している前記第1のサイドウォール膜を除去して前記下部電極の外面を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。前記第1のサイドウォール膜として、LPCVD法によってLPカーボン膜を成膜することを特徴とする請求項9に記載の半導体装置の製造方法。さらに、前記露出した下部電極の外面に、キャパシタを構成する容量絶縁膜、上部電極を順に形成する工程を含むことを特徴とする請求項9又は10に記載の半導体装置の製造方法。またDRAMDynamicRandomAccessMemoryの高密度化に伴って、素子を構成しているシリコン酸化膜などの絶縁膜中にキャパシタを構成するために、高アスペクト比となったホール以降、高アスペクトホールと称するを形成することが求められている特許文献2。ここで高アスペクトホールの形成にドライエッチング法を用いると、エッチングガスがホールの側壁に衝突してホール底部におけるスパッタ効果が減衰してしまうので、アスペクト比が大きくなるほど加工が困難となっている。本発明は、絶縁膜中に高アスペクトホールを容易に形成することのできる半導体装置の製造方法を提供しようとするものである。本発明は、絶縁膜中に、高アスペクト比の形状とした炭素膜以降、LPカーボン膜と称するを形成し、最後にLPカーボン膜を除去することで、絶縁膜中に高アスペクトホールを容易に形成できるようにした、半導体装置の製造方法である。本発明の第1の態様による半導体装置の製造方法は、半導体基板上に形成した層間絶縁膜を、第1のパターン形成工程により処理して第1の方向に延在する第1のパターンを形成し、前記第1のパターンの両側壁にLPカーボン膜からなる第1のサイドウォール膜を形成する工程と、全面に第1の埋め込み膜を形成して前記第1のパターン間に形成されている空間を埋設する工程と、前記第1の方向に直角な方向となる第2の方向にパターンを形成する第2のパターン形成工程を用いて前記第1の方向に延在している前記第1のサイドウォール膜に、前記第1の方向に所定間隔で配置される複数の第1のホールを形成する工程と、前記第1のホールを第2の埋め込み膜で埋設することにより、前記第1のサイドウォール膜を第1の方向に関して分断する工程と、残存している前記第1のサイドウォール膜を除去して複数の第2のホールを形成する工程と、を含む。本発明の第2の態様による半導体装置の製造方法は、半導体基板上に形成した層間絶縁膜を、第1のパターン形成工程により処理して第1の方向に延在する第1のパターンを形成し、前記第1のパターンの両側壁にLPカーボン膜からなる第1のサイドウォール膜を形成する工程と、全面に第1の埋め込み膜を形成して前記第1のパターン間に形成されている空間を埋設する工程と、前記第1の方向に直角な方向となる第2の方向にパターンを形成する第2のパターン形成工程を用いて前記第1の方向に延在している前記第1のサイドウォール膜に、前記第1の方向に所定間隔で配置される複数の高アスペクトホールを形成することにより、前記第1のサイドウォール膜を第1の方向に関して分断する工程と、前記高アスペクトホールを導電膜で埋設し、柱状の下部電極を形成する工程と、前記下部電極の周囲に位置する前記層間絶縁膜、前記第1の埋め込み膜、残存している前記第1のサイドウォール膜を除去して前記下部電極の外面を露出させる工程と、を含む。本発明の第3の態様による半導体装置の製造方法は、半導体基板上に形成した層間絶縁膜を、第1のパターン形成工程により処理して第1の方向に延在する第1のパターンを形成し、前記第1のパターンの両側壁にLPカーボン膜からなる第1のサイドウォール膜を形成する工程と、全面に第1の埋め込み膜を形成して前記第1のパターン間に形成されている空間を埋設する工程と、前記第1の方向に直角な方向となる第2の方向にパターンを形成する第2のパターン形成工程を用いて前記第1の方向に延在している前記第1のサイドウォール膜に、前記第1の方向に所定間隔で配置される複数の高アスペクトホールを形成することにより、前記第1のサイドウォール膜を第1の方向に関して分断する工程と、前記高アスペクトホールの内壁に導電膜を下部電極として形成する工程と、前記下部電極の周囲に位置する前記層間絶縁膜、前記第1の埋め込み膜、残存している前記第1のサイドウォール膜を除去して前記下部電極の外面を露出させる工程と、を含む。本発明に係る半導体装置の製造方法によれば、開口幅が小さく高アスペクト比のホールを形成することができ、これをキャパシタ形成用のシリンダホールとして用いることにより、微細化に適したキャパシタを形成することができる。[第1の実施例]本発明の第1の実施例に係る半導体装置について、DRAM100の部分断面図である図1を一例にして説明する。半導体基板1以降、シリコン基板1と称するには、破線で囲まれたメモリセル領域と、メモリセルを駆動するための周辺回路領域が設けられている。図示は省略しているが、メモリセル領域のシリコン基板1表面には、素子分離領域で区分された活性領域に一対の不純物拡散領域が備えられている。シリコン基板1上にはさらに、ゲート絶縁膜とゲート電極が積層されてトランジスタが構成されている。前記トランジスタは、シリコン基板1上に形成された層間絶縁膜2で覆われている。層間絶縁膜2上にはビットラインが設けられて、一対の不純物拡散領域の一方に接続されている。層間絶縁膜2の上面は、ビットラインを被覆するように層間絶縁膜3で覆われている。層間絶縁膜3および層間絶縁膜2を貫通しているコンタクトプラグ4が、一対の不純物拡散領域の他方に接続されている。層間絶縁膜3の上面には、ストッパー膜5と層間絶縁膜6aが積層されている。メモリセル領域のストッパー膜5と層間絶縁膜6a内には、下部電極7が設けられてコンタクトプラグ44aと接続されている。下部電極7の表面は、容量絶縁膜8と上部電極9で覆われて、キャパシタ10が構成されている。断面U字形状となっている下部電極7は、外壁面が層間絶縁膜6aで覆われているのに対して、内面および上端面は容量絶縁膜8を介して上部電極9で覆われている。上部電極9の上にプレート電極図示省略をさらに設けても良い。なお下部電極7の内側に形成される凹部は、容量絶縁膜8を介して上部電極9だけで埋設しても良いが、高アスペクトホール11内に設けた下部電極7の凹部は、上部電極9だけでは埋設し難い。そのため、凹部内面を覆う上部電極9を設けた後、残存する空間を充填膜図示省略で埋設し、さらに充填膜上にプレート電極を設けても良い。上部電極9を覆うように層間絶縁膜12が形成されており、層間絶縁膜12を貫通したコンタクトプラグ13が、上部電極9に接続されている。同様に、周辺回路領域のシリコン基板1上では、ストッパー膜5、層間絶縁膜6aと層間絶縁膜12を貫通する高アスペクトホール14に、コンタクトプラグ44bと接続されるコンタクトプラグ15が設けられている。層間絶縁膜12上には配線16が設けられている。メモリセル領域の配線16はコンタクトプラグ13に接続され、周辺回路領域の配線16はコンタクトプラグ15に接続されている。配線16は、層間絶縁膜17で覆われている。上述したように、DRAM100のメモリセル領域における図示しないトランジスタには、下部電極7と容量絶縁膜8と上部電極9で構成されたキャパシタ10が接続されている。図示しないトランジスタのONOFFによって、キャパシタ10へ電荷の出し入れを行う。DRAM100では、キャパシタ10に蓄えられた電荷量を記憶情報とするため、安定した動作のためには一定値以上の電荷量を蓄えることが必要になる。このようなメモリセルでは、微細化と共にキャパシタ寸法も縮小しているので、一定値以上の電荷量を確保するために、占有面積を小さくした高アスペクトホール内にキャパシタ10を形成して、微細化と電荷量確保を両立させている。以上のように構成されているDRAMにおいて、第1の実施例によるDRAM100には、高アスペクトホールの製造工程が適用される。以下に、高アスペクトホール11の製法について、図2から図12を参照しながら説明する。以降の説明では、図1の破線部で囲まれたメモリセル領域の図面を用いており、各図においてaは平面図、bは平面図におけるA-A’間の断面図、cは平面図におけるB-B’間の断面図、dは平面図におけるC-C’間の断面図である。図2において、シリコン基板1表面に、ゲート絶縁膜、ゲート電極、およびソース/ドレインとなる一対の不純物拡散層を有する図示しないMOSトランジスタを周知の方法により形成する。MOSトランジスタはメモリセルのスイッチングトランジスタとして機能する。次にMOSトランジスタを被覆するように層間絶縁膜2を形成する。続いて層間絶縁膜2を貫通し、不純物拡散層に接続する図示しない第1のコンタクトプラグを形成する。一部の第1のコンタクトプラグ上面には図示しないビット線が形成される。次にビット線を覆うように層間絶縁膜3を形成する。さらに層間絶縁膜3を貫通し、第1のコンタクトプラグの上面に接続するメモリセル用コンタクトプラグ44aと周辺回路用コンタクトプラグ44b図1参照を形成する。次に、層間絶縁膜3とコンタクトプラグ4を覆うように、プラズマCVDChemicalVaporDeposition法によって、50nm厚のシリコン窒化膜であるストッパー膜5を成膜した。続いて、ストッパー膜5の上面を覆うように、プラズマCVD法によって2μm厚のシリコン酸化膜である層間絶縁膜6aを成膜した。次に、層間絶縁膜6aの上面を覆うように、プラズマCVD法によって100nm厚の非晶質炭素膜{アモルファスカーボン膜AmorphousCarbon:以降、AC膜と称する}であるマスク膜18を成膜した。マスク膜18の成膜条件は、プロピレンC3H6を原料ガスとし、流量を600sccmStandardCubicCentimeterperMinute、高周波パワーを300W、加熱温度を300°C、圧力を5Torrとした。ここでは、キャリアガスとして、ヘリウムHeを400sccm供給した。次に、図3を参照して、フォトリソグラフィ法とドライエッチング法によって、第1のパターン形成工程を実施した。まず、マスク膜18に、Y方向に延在し、幅がX2のマスクパターン18’を形成した。これにより、層間絶縁膜6aの一部上面が露出した状態となる。次に、マスクパターン18’をマスクとして上面が露出している層間絶縁膜6aをドライエッチングした。これにより、直線でY方向に延在する第1のパターン6が形成される。幅X2は例えば50nmとした。このとき、隣接した第1のパターン6の間には、幅X1が例えば150nmの溝19がY方向に延在するように形成されており、ストッパー膜5の一部上面が露出している。AC膜からなるマスク膜18のドライエッチング条件は、平行平板型プラズマエッチ方式を用いて、窒素N2と水素H2をプロセスガスとし、流量を100sccmN2と300sccmH2、高周波パワーを400W、ステージ温度を20°C、圧力を30mTorrとした。層間絶縁膜6aのドライエッチング条件は、2周波平行平板型プラズマエッチ方式を用いて、パーフルオロシクロブタンC4F8とアルゴンArと酸素O2とテトラフルオロメタンCF4をプロセスガスとし、流量を10sccmC4F8と300sccmArと25sccmO2と15sccmCF4、上部高周波パワーを1500W、下部高周波パワーを3500W、ステージ温度を40°C、圧力を40mTorrとして、350秒間処理した。この時、溝19の底面に露出させたストッパー膜5の下方には、コンタクトプラグ44aが配置されている。コンタクトプラグ44aは、一つの第1のパターン6を中心にしてX方向の両側で対象となる位置に各々配置されている。次に、図4を参照して、アッシング法によって、マスクとして用いたマスクパターン18’を除去した。マスクパターン18’のアッシングには、酸素O2と窒素N2をプロセスガスとし、流量を3000sccmO2と300sccmN2、ステージ温度を250°C、圧力を800mTorr、高周波パワーを2000Wとする等方性エッチング条件を用い、10秒間処理した。次に、Y方向に延在している第1のパターン6を覆うように、低圧LP:LowPressureCVD法によって50nm厚の炭素膜以降、LPカーボン膜と称するを成膜した。LPカーボン膜の成膜条件は、エチレンンC2H4とプロピレンC3H6をプロセスガスとし、流量を1000sccmC2H4と2000sccmC3H6、加熱温度を550°C、圧力を120Torrとした。上記のように、プラズマを用いずに熱反応を利用して成膜するLPカーボン膜はコンフォーマルに形成することが可能である。図2で用いているマスク膜18も同じ非晶質炭素膜であるが、プラズマCVD法を用いて形成するマスク膜18の成膜条件ではコンフォーマルに形成することができない。LPカーボン膜の成膜により、溝19内には、幅X3が50nmの新たな溝20がY方向に延在するように形成されている。次に、LPカーボン膜をエッチバックすることで、Y方向に延在している第1のパターン6の両側面に第1のサイドウォール膜21を形成した。LPカーボン膜のエッチバック条件は、平行平板型プラズマエッチング装置を用いて、窒素N2と水素H2をプロセスガスとし、流量を100sccmN2と300sccmH2、高周波パワーを400W、ステージ温度を20°C、圧力を30mTorrとした。このとき、溝20は幅X3が変化することなく残留して、溝20の底部にはストッパー膜5の一部が露出している。この段階で、コンタクトプラグ4aは第1のサイドウォール膜21の真下に位置する構成となっている。次に、図5をも参照して、溝20を埋め込むように、ALDAtomicLayerDeposition法による例えば100nm厚のシリコン酸化膜である第1の埋め込み膜22を成膜した。ALD法は、所定の温度に保たれたシリコン基板に対して、1原料ガスの供給による、シリコン基板上全面への原料ガスの吸着、2真空パージによる、余剰となった原料ガスの排出、3酸化性ガスの供給による、原料ガスの酸化反応、4真空パージによる、余剰となった酸化性ガスの排出、からなる1サイクルの処理を複数サイクル繰り返して、成膜が行なわれる。ここで、1サイクルにおける第1の埋め込み膜22の成膜条件の一例を示すと、550°Cの雰囲気に、原料ガスとしてトリスジメチルアミノシラン{TDMAS:SiH[NCH32]3}を300sccmで5秒間供給し、真空排気した後、酸化性ガスとしてオゾンO3を1000sccmで5秒間供給し、真空排気する、4ステップからなる。ALD法は、膜厚の制御に優れた手法であるため、薄い膜厚とした第1の埋め込み膜22を複数回に分けて成膜することによって、溝20を容易に埋め込むことができる。第1の埋め込み膜22の上面を、CMPChemicalMechanicalPolishing法によって平坦化した後、プラズマCVD法によって100nm厚のAC膜であるマスク膜23を成膜した。マスク膜23の成膜条件は、図2におけるマスク膜18の成膜条件と同じである。次に、図6を参照して、フォトリソグラフィ法とドライエッチング法によって、第2のパターン形成工程を実施した。第2のパターン形成工程では、コアパターンの両側壁にサイドウォールを形成して2倍の数のマスクを形成するサイドウォールダブルパターニング法SWDPTを用いる。まず、ドライエッチング法によりマスク膜23をエッチングして、直線でX方向に延在し幅がY2のコアパターン第2のパターン23’を形成した。なお、X方向は、Y方向に直角な方向である。これにより、第1の埋め込み膜22の一部上面が露出した状態となる。コアパターン23’のパターン幅Y2を例えば50nm、パターン間隔Y1を例えば150nmとした。マスク膜23のドライエッチング条件は、図3におけるマスク膜18のドライエッチング条件と同じである。次に、X方向に延在しているコアパターン23’を覆うように、ALD法によって50nm厚のシリコン酸化膜である被覆膜25を成膜した。ここで、ALD法の1サイクルにおける被覆膜25の成膜条件は、図5における第1の埋め込み膜22の成膜条件と同じである。ALD法は、膜厚の制御に優れた手法であるため、薄い膜厚とした被覆膜25を複数回に分けて成膜することによって、コアパターン23’間の溝を完全に埋め込むことなく、被覆膜25でコアパターン23’の表面をコンフォーマルに覆うことができる。これにより、被覆膜25で覆われた状態で隣接しているコアパターン23’の間には、幅Y3が例えば50nmの新たな溝24が、X方向へ延在するように形成されている。次に、図7を参照して、エッチバック法によって、コアパターン23’の両側面に第2のサイドウォール膜25Aを形成した。被覆膜25のエッチバック条件は、平行平板型プラズマエッチ方式を用いて、トリフルオロメタンCHF3とアルゴンArと酸素O2とテトラフルオロメタンCF4をプロセスガスとし、流量を100sccmCHF3と500sccmArと10sccmO2と200sccmCF4、高周波パワーを600W、ステージ温度を40°C、圧力を80mTorrとして、15秒間処理した。このとき、溝24は幅Y3が変化することなく残留して、溝24の底部には第1の埋め込み膜22の一部が露出している。次に、図8を参照して、アッシング法によって、コアパターン23’を除去した。これにより、底面に第1の埋め込み膜22が露出する新たな溝24a図示しないが、図7cのコアパターン23’が除去された部分が形成される。コアパターン23’のアッシング条件は、図4におけるマスクパターン18’のアッシング条件と同じである。これにより、3本のコアパターン23’を基にSWDPTにより形成された6本の第2のサイドウォール膜25Aからなる新たなマスクが形成される。すなわち、コアパターン23’の2倍の数の新たなマスクパターンが形成される。続いて、第2のサイドウォール膜25Aをマスクとしたドライエッチング法によって、溝24および溝24aの底面に露出している第1の埋め込み膜22を第1のサイドウォール膜21の上面が露出するまで除去して、X方向に延在する溝26、26aを形成した。これにより、溝26、26aの底面には、第1のサイドウォール膜21と層間絶縁膜からなる第1のパターン6と第1の埋め込み膜22の夫々の上面の一部が交互に繰り返すように露出している。また、溝26、26aと第1のサイドウォール膜21は平面視で直交しているので、溝26、26aを構成してX方向に延在している第2のサイドウォール膜25Aと第1の埋め込み膜22の積層膜が、Y方向に延在している第1のサイドウォール膜21を等ピッチ間隔で覆う状態となっている。第1の埋め込み膜22のドライエッチ条件は、平行平板型プラズマエッチ方式を用いて、トリフルオロメタンCHF3とアルゴンArと酸素O2とテトラフルオロメタンCF4をプロセスガスとし、流量を100sccmCHF3と500sccmArと10sccmO2と200sccmCF4、高周波パワーを600W、ステージ温度を40°C、圧力を80mTorrとした。次に、図9を参照して、ドライエッチング法によって、上面が露出している第1のサイドウォール膜21をエッチバックし、横寸法X4が50nm、縦寸法Y4が50nmとなる矩形の第1のホール27を形成した。LPカーボン膜からなる第1のサイドウォール膜21のドライエッチングには、2周波平行平板型プラズマエッチ方式を用いて、窒素N2と水素H2をプロセスガスとし、流量を100sccmN2と300sccmH2、上部高周波パワーを700W、下部高周波パワーを200W、ステージ温度を20°C、圧力を30mTorrとする異方性ドライエッチング条件を用いた。上記条件では、下部高周波パワーの印加、すなわち上部高周波パワーの印加により発生するプラズマに対してバイアスを印加することにより、プラズマ中に存在する窒素イオンおよび水素イオンを半導体基板に対して垂直に加速入射させているので異方性ドライエッチングを実現できる。また、このエッチングでは、シリコン酸化膜やシリコン窒化膜をドライエッチングするのに必要なフッ素含有ガスを用いていない。さらに、窒素プラズマや水素プラズマでは、シリコン酸化膜およびシリコン窒化膜はドライエッチングされない。したがって、この異方性ドライエッチング工程では、LPカーボン膜からなる第1のサイドウォール膜21に接して周囲に位置する第1のパターン6、第1の埋め込み膜22および底面に位置するストッパー膜5をエッチングすることなく、第1のサイドウォール膜21だけを高選択で除去することができる。これが、LPカーボン膜をホール形成の犠牲膜として用いる上での最大の利点である。これにより、第1のホール27の底面には、ストッパー膜5の一部が露出する。また、第1のホール27のX方向に対向する側面には第1の埋め込み膜22と第1のパターン6とが露出すると共に、Y方向に対向する側面には第1のホール27で分断された第1のサイドウォール膜21が露出している。ここで、第1のホール27の横寸法X4は、第1のサイドウォール膜21の膜厚に依存しており、縦寸法Y4は、コアパターン23’の幅Y2と溝24の幅Y3に依存している。全ての第1のホール27の縦寸法Y4を同じとし、且つ等ピッチ間隔で配置するには、コアパターン23’の間隔Y1をコアパターン23’の幅Y2の3倍となるように設定し、さらに被覆膜25第2のサイドウォール膜25Aの膜厚をコアパターン23’の幅Y2と同じ値にすればよい。次に、図10を参照して、第1のホール27を埋め込むように、ALD法により100nm厚のシリコン酸化膜である第2の埋め込み膜28を成膜した。これにより、Y方向に第1のホール27で分断されていた第1のサイドウォール膜21は第2の埋め込み膜28で分断された状態となる。ここで、ALD法の1サイクルにおける第2の埋め込み膜28の成膜条件は、図5における第1の埋め込み膜22の成膜条件と同じである。ALD法によって、高アスペクト比になっている第1のホール27を容易に埋め込むことができる。次に、CMP法によって、第2のサイドウォール膜25Aの下方に位置していた第1のサイドウォール膜21と第1のパターン6の上面が露出するように、前記第1のパターン6の上面より上方に形成されている第2のサイドウォール膜25A、第1の埋め込み膜22および第2の埋め込み膜28を除去した。これにより、図10aの平面図で上面が露出している第1のサイドウォール膜21、第1のパターン6、第1の埋め込み膜22および第2の埋め込み膜28の各々の上面は、図10b、c、dに示すように面一となっている。次に、図11を参照して、アッシング法によって、上面が露出している第1のサイドウォール膜21を除去して、横寸法X5が50nm、縦寸法Y5が50nmである高アスペクトの第2のホール11を形成した。第1のサイドウォール膜21のアッシング条件は、図4におけるマスクパターン18’のアッシング条件と同じである。この段階では、第1のサイドウォール膜21の周囲には、シリコン酸化膜からなる第1のパターン6、第1の埋め込み膜22、第2の埋め込み膜28およびシリコン窒化膜からなるストッパー膜5しか存在していないため、等方性エッチングとなるアッシング法を用いることができる。アッシング法に代えて、図9で説明したドライエッチング法を用いることもできる。これにより、第2のホール11の底面には、ストッパー膜5の一部が露出している。ここで、第2のホール11の横寸法X5は、第1のサイドウォール膜21の膜厚に依存しており、縦寸法Y5は、第2のサイドウォール膜25Aの膜厚に依存している。さらに、第2のホール11のX方向の間隔X6は、マスクパターン18’その下の第1のパターン6の幅X2と溝20の幅X3に依存しており、Y方向の間隔Y6は、コアパターン23’の幅Y2と溝24の幅Y3に依存している。全ての第2のホール11のX方向の間隔X6を同じとし、且つ等ピッチ間隔で配置するには、マスクパターン18’第1のパターン6の間隔X1をマスクパターン18’の幅X2の3倍となるように設定し、さらに第1のサイドウォール膜21の膜厚をマスクパターン18’の幅X2と同じ値にすればよい。次に、ドライエッチング法によって、第2のホール11の底面に露出しているストッパー膜5を除去して、コンタクトプラグ4aの少なくとも一部を露出させた。ストッパー膜5のドライエッチング条件は、2周波平行平板型プラズマエッチ方式を用いて、トリフルオロメタンCHF3とアルゴンArと酸素O2とテトラフルオロメタンCF4をプロセスガスとし、流量を100sccmCHF3と500sccmArと10sccmO2と200sccmCF4、上部高周波パワーを2000W、下部高周波パワーを800W、ステージ温度を20°C、圧力を80mTorrとして、15秒間処理した。次に、図12を参照して、第1のパターン6と第1の埋め込み膜22の上面並びに第2のホール11の内面を覆うように、CVD法によって10nm厚の窒化チタンTiNである導電膜を成膜した。さらにエッチバックによって、第1のパターン6と第1の埋め込み膜22の上面の導電膜を除去することで、第2のホール11の内面に、コンタクトプラグ4aに接続される下部電極7を形成した。下部電極7は、断面がU字形状となり内表面は露出している。下部電極7は、窒化チタンに限定されるのではなく、ルテニウムRuや白金Ptなどの金属を使用することができる。下部電極7の露出面を覆うように、CVD法またはALD法によって容量絶縁膜8を形成した後、さらに容量絶縁膜8の表面を覆うように、CVD法で窒化チタンである上部電極9を形成した。ここで、下部電極7と上部電極9が容量絶縁膜8を介して対向することにより、これらはキャパシタ10として機能する。容量絶縁膜8としては、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3、酸化ハフニウムHfO2等の高誘電体膜や、それらの積層膜が使用できる。上部電極9は、窒化チタンを10nm程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極7の間の空洞部を充填し、さらにその上にタングステンWなどの金属膜をプレート状に成膜して、積層構造としてもよい。また、窒化チタンの代わりに、ルテニウムRuや白金Ptなどの金属膜も使用することができる。ここでは、周辺回路領域においても、層間絶縁膜6aの上面に容量絶縁膜と上部電極が積層される。しかし、上部電極9の形成後、フォトリソグラフィ法とドライエッチング法によって、不要となった周辺回路領域における容量絶縁膜と上部電極が除去される。以上で、メモリセル領域にキャパシタ10が完成する。次に、図1に戻って、CVD法によりシリコン酸化膜である層間絶縁膜12で上部電極9を覆ってから、CMP法で層間絶縁膜12を平坦化した。続いて、フォトリソグラフィ法とドライエッチング法によって、メモリセル領域に、層間絶縁膜12を貫通する第3ホールを形成した。ここでは、第3ホールの形成と同時に、周辺回路領域にも層間絶縁膜12と層間絶縁膜6aとストッパー膜5を貫通する高アスペクトホール14を形成した。次に、スパッタ法によりタングステンWで第3ホールと高アスペクトホール14を埋め込んでから、CMP法によって層間絶縁膜12の上面で余剰となったタングステンを除去して、メモリセル領域におけるコンタクトプラグ13と、周辺回路領域におけるコンタクトプラグ15を同時に形成した。さらに、層間絶縁膜12の上面において、コンタクトプラグ13、15へ接続するようにそれぞれ配線16を形成して、配線16を層間絶縁膜17で覆う。以上の工程を経て、図1に示したDRAM100が完成する。本発明の第1の実施例は、シリコン基板1上に形成した層間絶縁膜6aを、第1のパターン形成工程により処理して第1の方向Y方向に延在する第1のパターン6を形成し、前記第1のパターン6の両側壁に犠牲膜となるLPカーボン膜からなる第1のサイドウォール膜21を形成する工程と、全面に第1の埋め込み膜22を形成して前記第1のパターン6間に形成されている空間を埋設する工程と、前記第1の方向に直角な方向となる第2の方向X方向にパターンを形成する第2のパターン形成工程を用いて前記第1の方向に延在している第1のサイドウォール膜21に、前記第1の方向に所定間隔で配置され且つ膜厚方向に延びる複数の第1のホール27を形成することにより前記第1のサイドウォール膜21を第1の方向に関して分断する工程と、前記第1のホール27を第2の埋め込み膜28で埋設する工程と、残存している第1のサイドウォール膜21を除去して膜厚方向に延びる複数の第2のホール11を形成する工程と、を含むダブルパターニング工程を用いている。これにより、開口幅が小さく高アスペクト比の第2のホール11を形成することができ、これをキャパシタ形成用のシリンダホールとして用いることにより、微細化に適したキャパシタを形成することができる。[第2の実施例]本発明の第2の実施例に係る半導体装置について、図13から図19を参照して詳細に説明する。第2の実施例における各部材の成膜条件やエッチング条件などは、上記の第1の実施例と同じであるので共通する内容の記載は省略し、第1の実施例と相違する点だけを記載する。図13は、第2の実施例に係る半導体装置として、DRAM200をその部分断面図で示す。第1の実施例ではキャパシタの下部電極がシリンダホール高アスペクト比の第2のホール11の内面を覆って形成される構成とした。これに対し、第2の実施例では下部電極7Aが柱形状となっている。下部電極7Aの底面部はコンタクトプラグ4の上面に接続されており、上部側面の一部はサポート膜29に接続される構成となっている。サポート膜29は、隣接した下部電極7A同士が接触しないように相互に支持する役割を果たしている。サポート膜29との接続部を除く下部電極7Aの側面部並びに上面部は、容量絶縁膜8Aと上部電極9Aで覆われており、下部電極7A、容量絶縁膜8A、上部電極9Aによりキャパシタ10Aが構成されている。DRAM100のキャパシタ10図1とDRAM200のキャパシタ10Aの占有面積を同一とした場合、キャパシタ10Aにおける下部電極7Aと容量絶縁膜8Aとの接触部は下部電極7Aの外壁のほぼ全体となっている。これは、下部電極7Aと容量絶縁膜8Aとの接触面積が、下部電極7と容量絶縁膜8との接触部が下部電極7の内壁のみとなっているキャパシタ10図1における接触面積よりも増大することを意味する。それゆえ、キャパシタ10Aの容量をキャパシタ10の容量よりも増大させることができる。以下に、DRAM200の製造方法について、図13の破線部で囲まれたメモリセル領域を抜き出して説明する。図14から図19の各図においてaは平面図、bは平面図におけるA-A’間の断面図、cは平面図におけるB-B’間の断面図、dは平面図におけるC-C’間の断面図である。図14を参照して、第1の実施例の図2における説明と同じ工程を経て、シリコン基板1上に層間絶縁膜6aを形成した。次に、層間絶縁膜6aの上面を覆うように、プラズマCVD法によって、100nm厚のシリコン窒化膜である第1のサポート膜29を成膜した。続いて、第1のサポート膜29の上面を覆うように、CVD法によって100nm厚のAC膜であるマスク膜18を成膜した。次に、図15では図示を省略しているが、第1の実施例の図3、図4の工程と同様の工程によりY方向に延在するマスクパターン18’と層間絶縁膜6aからなる第1のパターン6との積層膜を形成した後、第1のパターン6の両側壁にLPカーボン膜による第1のサイドウォール膜21を形成する。続いて、図5と同様の工程により、第1のサイドウォール膜21の間の溝20を埋め込むように第1の埋め込み膜22を形成した後、エッチバックして第1のサイドウォール膜21上及び第1のパターン6上の第1のサポート膜29の上面を露出させ、さらに全面に第2のサポート膜30を形成した後、マスク膜23を形成している。次に、第1の実施例の図6、図7と同様の工程によりY方向に延在するコアパターン23’とその両側壁に第2のサイドウォール膜25Aを形成した後、図8と同様の工程により、コアパターン23’を除去した。次に、第2のサイドウォール膜25Aをマスクとして第1の埋め込み膜22を第1のサイドウォール膜21の上面が露出するまで除去して、X方向に延在する溝26、26aを形成した図15。この後、図9の工程と同様に、上面が露出している第1のサイドウォール膜21をエッチバックし、さらにストッパー膜5をエッチングした。こうして、横寸法X5が50nm、縦寸法Y5が50nmである高アスペクトのホール11第1の実施例の第1のホール27に相当を形成した。また、ホール11のX方向の間隔X6およびY方向の間隔Y6も各々50nmとなっている。これにより、ホール11の底面には、コンタクトプラグ4が露出する。また、ホール11のX方向に対向する側面には第1の埋め込み膜22と、第1のパターン6上にサポート膜29が形成された積層膜とが露出すると共に、Y方向に対向する側面にはホール11で分断された第1のサイドウォール膜21が露出している。次に、図16を参照して、ホール11と溝26、26aを埋め込むように、CVD法によって窒化チタンTiNである導電膜を成膜した。さらにエッチバックによって、導電膜の上面がサポート膜29の上面に一致するように導電膜を除去することで、ホール11を埋設する導電膜で構成された下部電極7Aを形成した。下部電極7Aは、窒化チタンに限定されるのではなく、ルテニウムRuなどの金属も使用することができる。なお、X方向に延在している第2のサイドウォール膜25Aと第2のサポート膜30の下方には、第1のサポート膜29と共に、第1の埋め込み膜22と第1のパターン6と第1のサイドウォール膜21が残留している。次に、図17を参照して、フッ酸HFを主成分とする薬液を用いたウェットエッチング法によって、いずれもシリコン酸化膜である第1の埋め込み膜22と第1のパターン6と第2のサイドウォール膜25Aを除去した。このウェットエッチング法は、等方性エッチングであるので、第2サポート膜30の下方における第1の埋め込み膜22と第1のパターン6も容易に除去することができる。なおシリコン窒化膜と窒化チタンとAC膜はフッ酸で除去できないので、第1サポート膜29と第2サポート膜30、ストッパー膜5、下部電極7A、AC膜からなるサイドウォール膜21は残留している。またストッパー膜5の下方におけるシリコン酸化膜である層間絶縁膜3も、ストッパー膜5で覆われて薬液から保護されているので、残留している。図17cでは、ストッパー膜5と第1のサポート膜29との間は空間となっている。次に、図18を参照して、アッシング法によって、残留している第1のサイドウォール膜21を除去した。第1のサイドウォール膜21のアッシング条件は、図4におけるマスクパターン18’のアッシング条件と同じである。この時、残留して側面部が露出した下部電極7Aは、側面部の一部にY方向に延在している第1サポート膜29が接続されており、さらに第1サポート膜29は、X方向に延在している第2サポート膜30に接続されている。下部電極7Aは、コンタクトプラグ4上に自立した状態であるが、第2サポート膜30によりX方向、第1サポート膜29によりY方向の2方向から支持されているので、いずれかの方向へ倒壊する不良が防止されている。図18cおよびdでもストッパー膜5と第2のサポート膜30の間は空間となっている。次に、図19を参照して、下部電極7Aの露出面を覆うように、CVD法またはALD法によって容量絶縁膜8A及び上部電極9Aを順に形成した。これにより、Y方向に関して第1サポート膜29で連結サポートされ、X方向に関して第2サポート膜30で連結サポートされた複数の柱状の下部電極7Aと、下部電極7Aの外面を覆う容量絶縁膜8A及び上部電極9Aで構成されるキャパシタ10Aが形成される。以下、第1の実施例で説明したのと同様の工程を経て、図13に示したDRAM200が完成する。本発明の第2の実施例は、シリコン基板1上に形成した層間絶縁膜6aを、第1のパターン形成工程により処理して第1の方向Y方向に延在する第1のパターン6を形成し、前記第1のパターン6の両側壁に犠牲膜となるLPカーボン膜からなる第1のサイドウォール膜21を形成する工程と、全面に第1の埋め込み膜22を形成して前記第1のパターン6間に形成されている空間を埋設する工程と、前記第1の方向に直角な方向となる第2の方向X方向にパターンを形成する第2のパターン形成工程を用いて前記第1の方向に延在している第1のサイドウォール膜21に、前記第1の方向に所定間隔で配置される複数のホール11を形成することにより前記第1のサイドウォール膜21を第1の方向に分断する工程と、前記ホール11を導電膜で埋設し、柱状の下部電極7Aを形成する工程と、前記下部電極7Aの周囲に位置する前記第1のパターン6、前記第1の埋め込み膜22、残存している第1のサイドウォール膜21を除去して下部電極7Aの外面を露出させる工程と、を含むダブルパターニング工程を用いている。これにより、開口幅が小さく高アスペクト比のホール11を形成することができ、これを下部電極7A形成用のホールとして用いることにより、微細化に適したキャパシタを形成することができる。[第3の実施例]本発明の第3の実施例に係る半導体装置について、図20から図26を参照して詳細に説明する。第3の実施例における各部材の成膜条件やエッチング条件などは、上記の第1、第2の実施例と同じであるので共通する内容の記載は省略し、第1、第2の実施例と相違する点だけを記載する。図20は、第3の実施例に係る半導体装置として、DRAM300をその部分断面図で示す。図20において、キャパシタ10Bを構成する下部電極7Bは王冠形状となっている。下部電極7Bの底面部はコンタクトプラグ4の上面に接続されており、上部側面の一部は第1のサポート膜29に接続されている。第1のサポート膜29は、隣接した下部電極7B同士が接触しないように相互に支持する役割を果たしている。下部電極7Bの側面部並びに上面部は、容量絶縁膜8Bと上部電極9Bで覆われ、これらによりキャパシタ10Bが構成されている。第2の実施例に係るDRAM200のキャパシタ10Aと、第3の実施例に係るDRAM300のキャパシタ10Bの占有面積を同一とした場合、キャパシタ10Bにおける下部電極7Bと容量絶縁膜8Bとの接触部は下部電極7Bの内壁及び外壁のほぼ全体となっている。これは、下部電極7Bと容量絶縁膜8Bとの接触面積が、下部電極7Aと容量絶縁膜8Aとの接触部が下部電極7Aの外壁のほぼ全体のみとなっているキャパシタ10Aにおける接触面積よりも増大することを意味する。それゆえ、キャパシタ10Bの容量をキャパシタ10Aの容量よりも増大させることができる。以上のように構成されているDRAMにおいて、第3の実施例によるDRAM300の製造方法は、高アスペクトホールの製造工程で用いられるものであるので、一例として高アスペクトホール11の製法について、図21から図26を参照しながら説明する。本説明では、図20の破線部で囲まれたメモリセル領域の図面を用いており、各図においてaは平面図、bは平面図におけるA-A’間の断面図、cは平面図におけるB-B’間の断面図、dは平面図におけるC-C’間の断面図である。高アスペクトホール11の形成までは、第2の実施例で説明した図14、図15までの工程と同じ工程を経て実現される。次に、図21を参照して、第1のサポート膜29と第1の埋め込み膜22の上面並びに高アスペクトホール11と溝26の内壁図15を覆うように、CVD法によって10nm厚の窒化チタンTiNである導電膜32を成膜した。導電膜32は、高アスペクトホール11と溝26、26aを埋め込めないように形成するので、断面U字形状となった導電膜32の内側は凹部空間となっている。導電膜32は、窒化チタンに限定されるのではなく、ルテニウムRuなどの金属も使用することができる。次に、高アスペクトホール11と溝26、26aを埋め込むように、ALD法による100nm厚のシリコン酸化膜である埋め込み膜31を成膜した。ここで、1サイクルにおける埋め込み膜31の成膜条件は、図5における第1の埋め込み膜22の成膜条件と同じである。ALD法によって、高アスペクト比になっている高アスペクトホール11を容易に埋め込むことができる。次に、図22を参照して、CMP法によって、第2のサポート膜30の上面が露出するように、埋め込み膜31と導電膜32と第2のサイドウォール膜25Aを除去した。このとき、シリコン基板1上では、第2のサポート膜30とともに、埋め込み膜31と導電膜32がX方向に延在するように露出している。次に、図23を参照して、エッチバック法により、第1のサポート膜29が露出するように、埋め込み膜31と導電膜32を除去して、残留した導電膜32を下部電極7Bとして形成した。ここで下部電極7Bは、高アスペクトホール11の側壁に接するように断面U字形状となっている。断面U字形状となった下部電極7Bの内側には、埋め込み膜31が埋め込まれて、下部電極7B、埋め込み膜31の上端部がX方向に延在して隣接している第2のサポート膜30の間から露出している。なお、X方向に延在している第2のサポート膜30の下方には、第1のサポート膜29とともに、第1の埋め込み膜22と第1のパターン6と第1のサイドウォール膜21が残留している。次に、図24を参照して、フッ酸HFを主成分とする薬液を用いたウェットエッチング法によって、シリコン酸化膜である第1の埋め込み膜22と第1のパターン6と埋め込み膜31を除去した。このウェットエッチング法は、等方性エッチングであるので、第2のサポート膜30の下方における第1の埋め込み膜22と第1のパターン6も容易に除去することができる。ここに記載した以外の製法は、図17と同じである。図24cではストッパー膜5と第1のサポート膜29の間は空間となっている。これは後述する図25cでも同様である。次に、図25を参照して、アッシング法によって、残留している第1のサイドウォール膜21を除去した。第1のサイドウォール膜21のアッシング条件は、図4におけるマスクパターン18’のアッシング条件と同じである。この時、残留して外壁部と内壁部が露出した下部電極7Aは、外壁部の一部にY方向に延在している第1のサポート膜29が接続されている。第1のサポート膜29は、X方向に延在している第2のサポート膜30に接続されている。下部電極7Aは、コンタクトプラグ4上に自立した状態であるが、第2のサポート膜30によりX方向、第1のサポート膜29によりY方向の2方向から支持されているので、いずれかの方向へ倒壊する不良が防止されている。図25dでもストッパー膜5と第1のサポート膜29の間は空間となっている。次に、図26を参照して、下部電極7Aの露出面を覆うように、CVD法またはALD法によって容量絶縁膜8Aを形成した。容量絶縁膜8Aの形成以後の工程は、第1実施例や図19で説明したのと同様である。以上に示した製法によって、図20に示したDRAM300が完成する。以上説明したように、本発明の半導体装置の製造方法によれば、下部電極7を形成する層間絶縁膜6a第1のパターン6に、高アスペクトとなったカーボン膜である第1のサイドウォール膜21を形成してから、アッシングあるいはドライエッチングによって第1のサイドウォール膜21を除去することで、高アスペクトホール11を形成している。アッシングによる製法によれば、高アスペクトホール11の形成時に、ドライエッチングで層間絶縁膜を加工することがないので、高アスペクトホール11を容易に形成することができる。ドライエッチングによる製法によっても、ドライエッチングの対象膜をカーボン膜としているので、シリコン酸化膜よりは高アスペクトホール11の形成が容易となる。さらに、高アスペクトホール11の横寸法X5は、第1のサイドウォール膜21の膜厚に依存し、縦寸法Y5は、第2のサイドウォール膜25Aの膜厚に依存している。また高アスペクトホール11のX方向の間隔X6は、マスクパターン18’第1のパターン6の幅X2と溝20の幅X3に依存し、Y方向の間隔Y6は、コアパターン23’の幅Y2と溝24の幅Y3に依存している。つまり、高アスペクトホール11の寸法及び間隔は、容易に調整可能な成膜の膜厚と、ドライエッチングで比較的容易に形成できる矩形パターンと溝の寸法に依存しているので、高アスペクトホールの寸法調整は、容易に行うことができる。以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。