半導体基板と、前記半導体基板に設けられ、第1の方向に伸長し互いに平行に配置される複数の第1の素子領域と、前記第1の素子領域を互いに分離する第1の素子分離領域と、前記半導体基板に設けられ、第1の方向に伸長し互いに平行に配置される複数の第2の素子領域と、前記第2の素子領域を互いに分離する第2の素子分離領域と、前記第1の素子領域と前記第2の素子領域との間に設けられ、前記第1および第2の素子領域に接続され、前記第1の方向と直交する第2の方向に伸長する第3の素子領域と、前記第1および第2の素子領域上に、前記第1の方向と直交する第2の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極と、前記第1および第3の素子領域上にまたがり、前記第2の方向に伸長する第1の選択ゲート電極と、前記第2および第3の素子領域上にまたがり、前記第1の選択ゲート電極に隣接して平行に配置される第2の選択ゲート電極と、前記第1および第2の選択ゲート電極間の前記第3の素子領域に接続されるコンタクト電極と、を有し、前記第1の選択ゲート電極と重なる前記第1の素子分離領域の境界部の長さが、前記第1の選択ゲート電極の前記第1の方向の長さ以上であり、かつ、前記第2の選択ゲート電極と重なる前記第2の素子分離領域の境界部の長さが、前記第2の選択ゲート電極の前記第1の方向の長さ以上であることを特徴とする不揮発性半導体記憶装置。前記第1および第2の素子分離領域が素子分離絶縁膜によって埋め込まれ、前記素子分離絶縁膜に空隙があることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記半導体基板に設けられる第4の素子領域と、前記第4の素子領域上に形成される周辺ゲート電極と、をさらに有し、前記周辺ゲート電極が前記第4の素子領域に向けて厚さが厚くなる第1の側壁絶縁膜を備え、前記第1および第2の選択ゲート電極が前記第1の側壁絶縁膜と同一材料で前記第1の側壁絶縁膜より厚さの薄い第2の側壁絶縁膜を備えることを特徴とする請求項1または請求項2記載の不揮発性半導体記憶装置。前記素子分離絶縁膜および前記第1および第2の側壁絶縁膜がシリコン酸化膜であることを特徴とする請求項1ないし請求項3いずれか一項記載の不揮発性半導体記憶装置。前記コンタクト電極底部の前記第2の方向の長さが、前記第1の素子領域の前記第2の方向の長さと前記第1の素子分離領域の前記第2の方向の長さとの和の2倍よりも長いことを特徴とする請求項1ないし請求項4いずれか一項記載の不揮発性半導体記憶装置。本発明が解決しようとする課題は、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供することにある。実施の形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に設けられ、第1の方向に伸長し互いに平行に配置される複数の第1の素子領域と、前記第1の素子領域を互いに分離する第1の素子分離領域と、前記半導体基板に設けられ、第1の方向に伸長し互いに平行に配置される複数の第2の素子領域と、前記第2の素子領域を互いに分離する第2の素子分離領域と、前記第1の素子領域と前記第2の素子領域との間に設けられ、前記第1および第2の素子領域に接続され、前記第1の方向と直交する第2の方向に伸長する第3の素子領域と、前記第1および第2の素子領域上に、前記第1の方向と直交する第2の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極と、前記第1および第3の素子領域上にまたがり、前記第2の方向に伸長する第1の選択ゲート電極と、前記第2および第3の素子領域上にまたがり、前記第1の選択ゲート電極に隣接して平行に配置される第2の選択ゲート電極と、前記第1および第2の選択ゲート電極間の前記第3の素子領域に接続されるコンタクト電極と、を有し、前記第1の選択ゲート電極と重なる前記第1の素子分離領域の境界部の長さが、前記第1の選択ゲート電極の前記第1の方向の長さ以上であり、かつ、前記第2の選択ゲート電極と重なる前記第2の素子分離領域の境界部の長さが、前記第2の選択ゲート電極の前記第1の方向の長さ以上である。本実施の形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板に設けられ、第1の方向に伸長し互いに平行に配置される複数の第1の素子領域と、第1の素子領域を互いに分離する第1の素子分離領域と、半導体基板に設けられ、第1の方向に伸長し互いに平行に配置される複数の第2の素子領域と、第2の素子領域を互いに分離する第2の素子分離領域と、を備える。そして、第1の素子領域と第2の素子領域との間に設けられ、第1および第2の素子領域に接続され、第1の方向と直交する第2の方向に伸長する第3の素子領域を備える。また、第1および第2の素子領域上に、第1の方向と直交する第2の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極と、第1および第3の素子領域上にまたがり、第2の方向に伸長する第1の選択ゲート電極と、第2および第3の素子領域上にまたがり、第1の選択ゲート電極に隣接して平行に配置される第2の選択ゲート電極を備える。さらに、第1および第2の選択ゲート電極間の第3の素子領域に接続されるコンタクト電極を備える。そして、第1の選択ゲート電極と重なる第1の素子分離領域の境界部の長さが、第1の選択ゲート電極の第1の方向の長さ以上であり、かつ、第2の選択ゲート電極と重なる第2の素子分離領域の境界部の長さが、第2の選択ゲート電極の第1の方向の長さ以上である。なお、本実施の形態の不揮発性半導体記憶装置は、NAND型フラッシュメモリである。実施の形態の不揮発性半導体記憶装置は、2本の隣接する選択ゲートトランジスタ間の素子領域が、NANDストリング毎に分離されるのではなく連続して形成される。また、この素子領域の素子分離領域との境界部が選択ゲートトランジスタのゲート電極下に位置するよう構成されている。実施の形態により、選択ゲート電極間の寸法が微細化した場合にも、選択ゲート電極間に形成するコンタクトホールの形成が容易になる。また、選択ゲートトランジスタのゲート電極間の絶縁膜を等方性のエッチングにより剥離する際に、素子分離領域を介して選択ゲートトランジスタのゲート絶縁膜が側方からエッチングされることを防止する。図2は、実施の形態の不揮発性半導体記憶装置のメモリセル部の等価回路図である。図2に示すように、複数のメモリセルトランジスタMTでメモリセルアレイが構成される。メモリセルアレイにおいては、カラム方向以下、第1の方向またはビット線方向とも称する、および、ロー方向以下、第2の方向またはワード線方向とも称するにこれらのメモリセルトランジスタが、マトリックス状に配置される。メモリセル部では、複数のメモリセルトランジスタMT、および、選択ゲートトランジスタSTS、STDが直列接続されて、NANDストリングを構成している。NANDストリングの繰り返し単位は、ストリング長と称される。1本のNANDストリングを構成する直列接続された一群のメモリセルトランジスタMTの配列の一方の端部に位置するメモリセルトランジスタMTのソース領域には、一群のメモリセルトランジスタMTを選択する選択ゲートトランジスタSTSのドレイン領域が接続されている。また、1本のNANDストリングを構成する直列接続された一群のメモリセルトランジスタMTの配列の他方の端部に位置するメモリセルトランジスタMTのドレイン領域には、一群のメモリセルトランジスタMTを選択する選択ゲートトランジスタSTDのソース領域が接続されている。選択ゲートトランジスタSTSのソース領域には、共通のソース線SLが接続される。メモリセルトランジスタMTのそれぞれのゲート電極メモリセルゲート電極は、ワード線WLを構成する。ワード線WLは、ワード線スイッチトランジスタ図示せずに接続される。そして、それぞれのワード線WLは、ワード線スイッチトランジスタを介して、昇圧回路等に接続される。そして、ワード線スイッチトランジスタによりワード線WLのゲート電極に印加される動作電圧が制御される。選択ゲートトランジスタSTSの共通の選択ゲート線選択ゲート電極SGSと、選択ゲートトランジスタSTDの共通の選択ゲート線選択ゲート電極SGDは、選択ゲートスイッチトランジスタ図示せずに接続される。選択ゲートスイッチトランジスタにより、選択ゲートトランジスタSTS、SGDのゲート電極選択ゲート電極に印加される動作電圧が制御される。選択ゲートトランジスタSTDのそれぞれのドレインには、ビット線コンタクトによりビット線BLがそれぞれ接続される。ビット線BLはセンスアンプ図示せずに接続され、センスアンプは、選択されたメモリセルトランジスタから、ビット線BLを介して読み出されたデータを増幅する。NAND型フラッシュメモリでは、メモリセル部における繰り返しの基本単位であるNANDストリングのストリング長を短縮することで、チップの面積を縮小することが可能となる。図1は、実施の形態の不揮発性半導体記憶装置のメモリセル部のレイアウト図である。メモリセル部では、半導体基板に設けられ、第1の方向ビット線方向に伸長し互いに平行に配置される複数の第1の素子領域AA1と、第1の素子領域AA1を互いに分離する第1の素子分離領域STI1とが形成される。また、半導体基板に設けられ、第1の方向ビット線方向に伸長し互いに平行に配置される複数の第2の素子領域AA2と、第2の素子領域AA2を互いに分離する第2の素子分離領域STI2が形成される。さらに、第1の素子領域AA1と第2の素子領域AA2との間に設けられ、第1の素子領域AA1および第2の素子領域AA2に接続され、第1の方向と直交する第2の方向ワード線方向に伸長する第3の素子領域AA3が形成される。そして、第1の素子領域AA1および第2の素子領域AA2上に、第1の方向と直交する第2の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極ワード線WLが形成されている。メモリセルゲート電極WLは、メモリセルトランジスタのゲート電極である。また、第1の素子領域AA1および第3の素子領域AA3上にまたがり、第2の方向に伸長する第1の選択ゲート電極SGS1と、第2の素子領域AA2および第3の素子領域AA3上にまたがり、第1の選択ゲート電極SGS1に隣接して平行に配置される第2の選択ゲート電極SGS2が形成されている。さらに、第1の選択ゲート電極SGS1および第2の選択ゲート電極SGS2間の第3の素子領域AA3上に接続されるコンタクト電極ソース線コンタクトCSが設けられている。複数のコンタクト電極CSは、共通のソース線SLに接続される。なお、2本の選択ゲート電極SGS1、SGS2の間の間隔を選択ゲート電極間隔dと称するものとする。この選択ゲート電極間隔dを狭めることでストリング長の短縮が可能となる。なお、図1には示さないが、メモリセル部の外側には、周辺トランジスタを形成するための第4の素子領域周辺素子領域が形成される。そして、第4の素子領域上には、周辺トランジスタのゲート電極である周辺ゲート電極が形成される。図3は、実施の形態の不揮発性半導体記憶装置の模式断面図である。図3aは、図1のA-A方向の断面図である。図3bは周辺トランジスタPTのチャネル長方向に垂直な断面図である。図3cは、図1のB-B方向の断面図である。図3cは、図3aのb-b断面図でもある。図3dは、図1のC-C方向の断面図である。図3dは、図3aのc-c断面図でもある。図3に示すように、不揮発性半導体記憶装置は、例えば、p型シリコンの半導体基板10を用いて形成される。半導体基板10の不純物は、例えば、ボロンBである。半導体基板10には、セル素子領域第1の素子領域12と、セル素子領域を互いに分離する素子分離領域第1の素子分離領域14が形成される。セル素子領域12上には、メモリセルトランジスタMTが形成される。素子分離領域14は、素子分離絶縁膜16、例えば、シリコン酸化膜で埋め込まれる。素子分離領域14は、いわゆるSTIShallowTrenchIsolation構造である。実施の形態においては、素子分離絶縁膜16に空隙18が形成されている。この空隙18により、素子分離領域14を挟んで隣接するメモリトランジスタMT間の素子間干渉が抑制される。また、半導体基板10には、周辺素子領域第4の素子領域20が形成される。周辺素子領域20上には、周辺トランジスタPTが形成される。周辺素子領域20は図示しない素子分離領域で囲まれる。メモリセルトランジスタMTは、半導体基板10上に形成されるゲート絶縁膜22と、ゲート絶縁膜22上に形成されるゲート電極メモリセルゲート電極を備える。ゲート電極は、ゲート絶縁膜22上のフローティングゲート電極24、ゲート間絶縁膜26、コントロールゲート電極28で構成される。また、コントロールゲート電極28上には、ゲート電極加工に用いられるハードマスク層30が形成される。ゲート絶縁膜22は、例えば、シリコン酸化膜である。フローティングゲート電極24は、例えば、多結晶シリコン膜である。ゲート間絶縁膜26は、例えば、ONOOxide-Nitride-Oxide膜である。また、コントロールゲート電極28は、例えば、多結晶シリコン膜などの半導体材料もしくは、シリサイド膜、タングステンなどの金属膜である。ハードマスク層30は、例えば、シリコン窒化膜などの絶縁膜であっても良いし、シリサイド膜やタングステンなどのメタル膜であっても良い。そして、メモリセル部の半導体基板10中に、ソースドレイン領域となるn-型拡散層32を備えている。n-型拡散層32は、メモリセルゲート電極を挟むように設けられる。n-型拡散層32は、例えば、不純物をリンPやヒ素Asとする拡散層である。周辺トランジスタPTは、半導体基板10上に形成されるゲート絶縁膜22と、ゲート絶縁膜22上に形成されるゲート電極選択ゲート電極を備える。選択ゲート電極は、メモリセルトランジスタMTと基本的に同じ層構造を備える。ただし、ゲート間絶縁膜26に開口部が設けられ、フローティングゲート電極24とコントロールゲート電極28が電気的に導通するよう構成される。選択ゲートトランジスタSTSは、ソースドレイン領域となるn-型拡散層34を備えている。また、選択ゲート電極間の半導体基板10中には、n-型拡散層34に加え、n-型拡散層34よりも接合深さが深く、不純物濃度の高いn型拡散層40が形成される。n-型拡散層34およびn型拡散層40は、例えば、不純物リンPやヒ素Asとする拡散層である。周辺トランジスタPTは、半導体基板10上に形成されるゲート絶縁膜22と、ゲート絶縁膜22上に形成されるゲート電極周辺ゲート電極を備える。周辺ゲート電極は、選択ゲートトランジスタSTSと同じ層構造を備える。周辺トランジスタPTは、ソースドレイン領域となるn-型拡散層38と、n型拡散層40を備えている。n型拡散層40は、n-型拡散層38よりも接合深さが深く、不純物濃度が高い。n-型拡散層38およびn型拡散層40は、例えば、不純物をリンPやヒ素Asとする拡散層である。周辺トランジスタPTは、n-型拡散層38とn型拡散層40により、いわゆるLDDLightlyDopedDrain構造を形成している。メモリセルゲート電極間は、層間絶縁膜42で埋め込まれている。そして、メモリセルゲート電極間の層間絶縁膜42には、空隙44が形成されている。この空隙44により、コントロールゲート電極間やフローティングゲート電極間の配線間容量、フローティングゲート電極と半導体基板10間の容量を低減している。層間絶縁膜42は、例えば、Plasma-CVDChemicalVaporDeposition法により形成されるPlasma-TEOSTetraethylorthosilicate膜や、Plasma-SiH4膜等のシリコン酸化膜である。層間絶縁膜42上には、ソース線コンタクトCS形成の際に、エッチングストッパーとなるエッチングストッパー膜46が形成されている。エッチングストッパー膜46は、例えば、シリコン窒化膜である。そして、選択ゲート電極間は、エッチングストッパー膜46上の層間絶縁膜48で埋め込まれている。層間絶縁膜48は、例えば、BPSGBoronPhosphorousdopedSilicateGlass膜である。さらに、ソース線図示せずと、選択ゲートトランジスタSTSのソースドレイン領域を接続するコンタクト電極ソース線コンタクトCSが形成されている。コンタクト電極CSは、2本の選択ゲート電極間の第3の素子領域に接続される。周辺トランジスタPTの周辺ゲート電極の側壁部には、層間絶縁膜42と同一の材料の側壁絶縁膜50が設けられている。側壁絶縁膜50は、ゲート電極上部から第4の素子領域20に向けて、厚さが厚くなる。一方、選択ゲート電極の側壁部には、側壁絶縁膜50と同一材料で側壁絶縁膜50よりも厚さの薄い側壁絶縁膜を備える。なお、本明細書では、選択ゲート電極の側壁部に側壁絶縁膜50と同一材料の側壁絶縁膜がない場合も、厚さの薄い側壁絶縁膜を備えるという概念に含まれるものとする。図3は、側壁絶縁膜がない場合を示している。図4は、選択ゲートトランジスタ部のレイアウト図である。第1の選択ゲート電極SGS1と重なる第1の素子分離領域STI1と、第1の素子領域AA1および第3の素子領域AA3との境界部の長さ図4中のL11が、第1の選択ゲート電極SGS1の第1の方向の長さ図4中のL21以上である。すなわち、L11≧L21である。ここで、図4中のL11の長さは、隣接する2つの第1の素子領域AA1をソースドレイン電極とし、第1の選択ゲート電極SGS1をゲート電極とする寄生トランジスタの最小チャネル長に相当する。また、図4中のL21の長さは、第1の選択ゲート電極SGS1をゲート電極とする選択ゲートトランジスタのチャネル長に相当する。上記寄生トランジスタのオフリーク電流が増大すると、隣接する2つの第1の素子領域AA1間が導通し、セルデータの誤書き込みや誤読み出しが生ずる恐れがある。上記寄生トランジスタの最小チャネル長を、選択ゲートトランジスタのチャネル長以上とすることで、寄生トランジスタが選択ゲートトランジスタ以上のカットオフ特性を備えることが保証される。よって、寄生トランジスタのオフリーク電流によるセルデータの誤書き込みや誤読み出しに対するマージンが向上する。同様の理由により、第2の選択ゲート電極SGS2と重なる第1の素子分離領域STI2と、第2の素子領域AA2および第3の素子領域AA3との境界部の長さ図4中のL12が、第2の選択ゲート電極SGS2の第1の方向の長さ図4中のL22以上である。すなわち、L12≧L22である。次に、実施の形態の半導体記憶装置の製造方法について、図5~図17を参照しつつ説明する。図5~図17は、本実施の形態の半導体記憶装置の製造方法を示す模式断面図である。なお、例えば、図5aは図3a、図5bは図3b、図5cは図3c、図5dは図3dにそれぞれ対応する位置の断面図である。図6~図17についても同様である。また、図5e~図9eは、メモリセル部の上面図である。まず、図5に示すように、p型シリコンの半導体基板10上に、熱酸化によりゲート絶縁膜22を形成する。次に、ゲート絶縁膜22上に、LPCVD法により、フローティングゲート電極を形成するための、リンPやボロンBを不純物として含有する多結晶シリコン膜52を堆積する。その後、LPCVD法により、シリコン窒化膜54を形成する。そして、リソグラフィー技術およびRIEReactiveIonEtching法により、シリコン窒化膜54をパターニングする。この時、図5eに示すように、シリコン窒化膜54がストライプ状になるようパターニングする。このストライプが第1の素子領域AA1と第2の素子領域AA2に対応するパターンとなる。次に、図6に示すようにリソグラフィー技術により、選択ゲートトランジスタが形成される領域を覆うレジストマスク55を形成する。レジストマスク55が第3の素子領域AA3に対応するパターンとなる。次に、図7に示すように、パターニングされたシリコン窒化膜52とレジストマスク55をマスク材として、多結晶シリコン膜52、ゲート絶縁膜22、半導体基板10を順次RIE法によりエッチングして、素子分離領域形成のためのトレンチ53を形成する。次に、図8に示すように、レジストマスク55と、シリコン窒化膜54とを剥離する。シリコン窒化膜54は、例えば、熱リン酸処理により剥離する。これにより、第1の素子領域AA1、第2の素子領域AA2、第3の素子領域AA3に対応するパターンが多結晶シリコン膜52で形成される。次に、図9に示すように、トレンチ53を素子分離絶縁膜16で埋め込む。素子分離絶縁膜16は、例えば、HighDensityPlasma-CVD法によるシリコン酸化膜である。トレンチ53を埋め込んだ後、CMPChemicalMechanicalPolishing法により平坦化し、さらに、例えば、RIE法にてエッチバックする。このようにして、半導体基板10に、メモリセルトランジスタMTおよび選択ゲートトランジスタSTSを形成するための、第1の素子領域AA1、第2の素子領域AA2、第3の素子領域AA3、および、これらの素子領域間を分離する素子分離領域14、STI1、STI2が形成される。なお、素子分離領域14に埋め込まれる素子分離絶縁膜16には空隙18が形成されることが望ましい。素子分離領域14を挟んで形成されるメモリセルトランジスタMT間同士の干渉が抑制され、誤書き込み等の誤動作が抑制されるからである。空隙18の形成は、例えば、素子分離絶縁膜16としてステップカバレッジの悪い膜を適用することで実現が可能である。また、セル素子領域12と同時に、図9bに示すように、半導体基板10に、周辺トランジスタPTを形成するための周辺素子領域第4の素子領域20が形成される。次に、図10に示すように、例えば、熱リン酸処理によりシリコン窒化膜54を剥離する。そして、ゲート間絶縁膜26としてONO膜を形成し、コントロールゲート電極28用のリンPやボロンBを不純物として含有する多結晶シリコン膜を形成する。なお、選択ゲート電極部、周辺ゲート電極部には、ONO膜に開口部を設けておくようにする。さらに、多結晶シリコン膜上に、ゲート電極加工に用いられるシリコン窒化膜のハードマスク層30が形成される。そして、リソグラフィー技術およびRIE法により、ハードマスク層30をパターニングする。パターニングされたハードマスク層30をマスク材として、多結晶シリコン膜、ONO膜、多結晶シリコン膜52を順次RIE法によりエッチングして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極を形成する。このようにして、セル素子領域14上に、第1の方向と直交する第2の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極が形成される。また、セル素子領域14上、第2の方向に伸長し互いに隣接して平行に配置される2本の選択ゲート電極が形成される。さらに、周辺素子領域20上に、周辺ゲート電極が形成される。その後、例えば、ヒ素Asのイオン注入により、n-型拡散層32、n-型拡散層34、n-型拡散層38を形成する。これらのn-型拡散層は同時に形成されるものであっても、それぞれ個別に形成されるものであってもかまわない。イオン注入後、活性化のための熱処理を行う。次に、図11に示すように、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極上に、層間絶縁膜42を形成する。この時、メモリセルゲート電極間の層間絶縁膜42には、空隙44が形成されることが望ましい。空隙44の形成により、コントロールゲート電極間やフローティングゲート電極間の配線間容量、フローティングゲート電極と半導体基板10間の容量が低減され、メモリセル間の干渉による誤動作の抑制や配線遅延の抑制が実現されるからである。空隙44を形成するには、層間絶縁膜42としてステップカバレッジの悪い膜、例えば、Plasma-TEOS膜や、Plasma-SiH4膜を適用することが考えられる。次に、図12に示すように、周辺トランジスタPTの周辺ゲート電極の側壁部上と、2本の選択ゲート電極間上が開口されるレジストマスク56を層間絶縁膜42上に形成する。そして、レジストマスク56を用いて、RIE法によるドライエッチングを行い、層間絶縁膜42をエッチングして周辺ゲート電極および選択ゲート電極に側壁絶縁膜サイドウォール50を形成する。このドライエッチングは異方性エッチングである。この際、メモリセル電極部は、レジストマスク56で覆われているため、層間絶縁膜42はエッチングされず、側壁絶縁膜50は形成されない。レジストマスク56を剥離した後、側壁絶縁膜50をマスクに、例えば、ヒ素Asのイオン注入を行い、選択ゲートトランジスタSTSと周辺トランジスタPTのn型拡散層40を形成する。イオン注入後、活性化のための熱処理を行う。次に、図13に示すように、リソグラフィー技術により、2本の選択ゲート電極間上が開口されるレジストマスク58を形成する。次に、図14に示すように、レジストマスク58を用いて等方性エッチングであるウェットエッチングを行い、選択ゲート電極の側壁部の側壁絶縁膜50を除去する。ウェットエッチング処理の薬液には、例えば、希弗化アンモニウム液を用いる。なお、ここではウェットエッチングを例に説明したが、等方性のドライエッチングを適用することも可能である。次に、図15に示すように、レジストマスク58を剥離した後、層間絶縁膜42上にエッチングストッパー膜46を堆積する。エッチングストッパー膜46は、例えば、LPCVD法により形成されるシリコン窒化膜である。そして、エッチングストッパー膜46上に層間絶縁膜48を堆積する。層間絶縁膜48は、例えば、LPCVD法により形成されるBPSG膜である。その後、層間絶縁膜48をCMP法により平坦化する。層間絶縁膜48は、後のコンタクト形成時のドライエッチングの際のエッチングレートが、エッチングストッパー膜46のエッチングレートより大きくなる材料を選択する。次に、図16に示すように、コンタクトホールを形成するために、2本の選択ゲート電極間上、すなわち、2本の選択ゲート電極間の半導体基板上が開口されるレジストマスク60を形成する。次に、第3のレジストマスク60を用いてドライエッチングを行い、エッチングストッパー膜46をエッチングストッパーとして層間絶縁膜48を除去する。上述のように、このドライエッチングでは、エッチングストッパー膜46に対するエッチング選択比の高い条件を選択する。このように、エッチングストッパー膜46をエッチングストッパーとして用いることにより、層間絶縁膜48をエッチングする際のエッチング量を十分確保することが可能となりプロセスマージンの広い安定したコンタクトホール62の形成が可能となる。次に、図17に示すように、ドライエッチングによりエッチングストッパー膜46等を除去することでコンタクトホール62を形成する。この後、コンタクトホール62に金属プラグを形成し、図3に示すように、ソース線コンタクトCSが形成される。例えば、CVD法によりバリアメタルとなるチタンナイトライドTiN膜を堆積し、続いて、CVD法によりタングステンW膜を堆積する。その後、CMP法によりコンタクトホール62部以外の膜を除去して金属プラグが形成される。この後、公知のプロセス技術を採用することにより上層電極配線等を形成し、不揮発性半導体記憶装置が形成される。以下、図面を参照しつつ、実施の形態の不揮発性半導体記憶装置の作用および効果を説明する。図18~22は、実施の形態の不揮発性半導体記憶装置の作用および効果の説明図である。図18は、エッチングストッパー膜46上に層間絶縁膜48を堆積しCMP法による平坦化を行った直後の工程断面図である。図18a、図18bが実施の形態の場合である。また、図18c、図18dが、選択ゲート電極部の側壁絶縁膜50のウェットエッチングによる剥離工程を行わない場合の断面図である。なお、図18a、図18cはメモリセル部の断面図であり、図18b、図18dは、周辺トランジスタPT部の断面図である。図18cに示すように、側壁絶縁膜50のウェットエッチングによる剥離工程を行わない場合、エッチングストッパー膜46が、選択ゲート電極間の側壁絶縁膜50間を塞いでしまうおそれがある。特に、選択ゲート電極間隔dが狭くなると、このおそれが大きくなる。図19は、図18の状態に対して、レジストマスク60を用いてドライエッチングを行い、コンタクトホール62を形成する際の断面図である。図19cに示すように、選択ゲート電極間の側壁絶縁膜50間が、エッチングストッパー膜46で塞がれることにより、コンタクトホール62が開口できなくなるという問題が生じる。これに対し、実施の形態の場合は、図19aに示すように、選択ゲート電極部の側壁絶縁膜50をウェットエッチングにより剥離することで、エッチングストッパー膜46が、選択ゲート電極間を塞いでしまうことを抑制する。したがって、選択ゲート電極間隔dが狭くなったとしても、安定したコンタクトホール62の形成が可能となる。図20は、実施の形態と異なり、2本の隣接する選択ゲートトランジスタ間の素子領域AAをNANDストリング毎に分離した場合のメモリセル部のレイアウト図である。以下、図20のレイアウトの場合と実施の形態のレイアウトの場合を比較して説明する。図21は、側壁絶縁膜50の剥離のためのレジストパターン58を形成した直後の断面である。レジストパターン58は、側壁絶縁膜50をウェットエッチングにより剥離するための開口部を、選択ゲート電極間上に備える。図21a、図21bが実施の形態のレイアウトの場合の断面図である。また、図21c、図21dが、図20のレイアウトの場合の断面図である。なお、図21a、図21cはメモリセル部の断面図である。また、図21b、図21dは、選択ゲート電極間の断面図、すなわち、図21a、図21cそれぞれのc-c断面図である。図21dから明らかなように、選択ゲートトランジスタ間の素子領域をストライプ状にした場合には、選択ゲート電極間に素子分離絶縁膜16上面が露出している。これに対し、実施の形態の場合は、図21bから明らかなように、選択ゲートトランジスタ間はすべて素子領域となっている。図22は、図21の状態に対して、レジストマスク58を用いてウェットエッチングを行い、選択ゲート電極の側壁部の側壁絶縁膜50を除去した直後の断面である。図22a、図22b、図22cが実施の形態の場合の断面図である。また、図22d、図22e、図22fが、選択ゲートトランジスタ間の素子分離領域がストリング状となる図20のレイアウトの場合の断面図である。なお、図22a、図22dはメモリセル部の断面図である。また、図22b、図22eは、選択ゲート電極間の断面図、すなわち、図22a、図22dそれぞれのc-c断面図である。また、図22c、図22fは、選択ゲート電極部の断面図、すなわち、図22a、図22dそれぞれのd-d断面図である。図22eから明らかなように、素子分離領域がストリング状の場合は、側壁絶縁膜50をウェットエッチングにより除去する際、素子分離絶縁膜16の上面がエッチングにより後退する。特に、素子分離絶縁膜16中に空隙18がある場合には、素子分離絶縁膜16が選択ゲート電極のチャネル長方向にも早くエッチングされる。したがって、図22fに示すように、選択ゲート電極下の素子分離絶縁膜16がエッチングされ、選択ゲート電極のゲート絶縁膜22が、側方すなわち素子分離領域14側からエッチングされるおそれが生ずる。これに対し、実施の形態の場合、図22bから明らかなように、選択ゲート電極間がすべて素子領域となっている。また、図22cに示すように、選択ゲート電極下も一定範囲がすべて素子領域となっている。このため、選択ゲート電極のゲート絶縁膜22が、素子分離領域14側からエッチングされることが防止される。以上、実施の形態によれば、選択ゲート電極間隔d図1が縮小されても、安定して選択ゲート電極間のコンタクトを形成することが可能となる。すなわち、コンタクト形成プロセスのプロセスマージンが十分確保できる。したがって、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供することが可能となる。以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。例えば、コンタクトホールのパターンとして、図1に示すような円形状のパターンを例に説明したが、コンタクトホールのパターンは円形状に限られるものではない。図23は実施の形態のコンタクトホールの別の形状を示す図である。図23に示すCSパターンのように2本の選択ゲート電極間をロー方向第2の方向に沿って連続して開口する矩形形状のパターンであってもかまわない。図23のパターンによれば、図1のように、1本のNANDストリングに対して1個のCSパターンを形成する場合に比較して、CSパターンが緩和され、その形成が容易になる。図23のパターンの場合、少なくとも、コンタクト電極CSのロー方向第2の方向の長さが、第1の素子領域の第2の方向の長さと第1の素子分離領域の第2の方向の長さとの和の2倍よりも長くなる。また、楕円形状であっても、長方形状であってもかまわない。なお、ここでコンタクト電極CSの長さとは、コンタクト電極CS底部、すなわち、コンタクト電極の素子領域側で計測される長さを意味するものとする。また、例えば、実施の形態においては、素子分離絶縁膜16に空隙18がある場合を例に説明した。特に、空隙18がある場合に実施の形態は効果的であるが、空隙18がない場合でも、選択ゲート電極のゲート絶縁膜22のエッチングに対するプロセスマージンは向上する。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。