マスタープロセッサと該マスタープロセッサに接続された1つ又は複数のスレーブプロセッサとからなるマルチプロセッサシステムであって、前記マスタープロセッサ及び前記スレーブプロセッサの起動プログラムを記憶するプログラムROMと、前記マスタープロセッサの起動プログラムを展開する第1のRAMと、前記プログラムROMに記憶され、前記第1のRAM上に展開された前記マスタープロセッサの起動プログラムに基づき起動処理を行う第1のCPUと、前記プログラムROMに記憶された前記スレーブプロセッサの起動プログラムを前記スレーブプロセッサに対して転送する第1のデータI/Fとを備えるマスタープロセッサと、前記スレーブプロセッサの起動プログラムを前記第1のデータI/Fから受信する第2のデータI/Fと、前記スレーブプロセッサの起動プログラムを展開する第2のRAMと、前記第2のRAM上に展開された前記スレーブプロセッサの起動プログラムに基づき起動処理を行う第2のCPUとを備えるスレーブプロセッサとからなることを特徴とするマルチプロセッサシステム。前記スレーブプロセッサは、該スレーブプロセッサの起動プログラムを受信した後に、前記第2のCPUのリセット状態を解除することを特徴とする請求項1に記載のマルチプロセッサシステム。前記第1のデータI/F及び前記第2のデータI/Fは、前記起動プログラムを一時的に記憶する記憶領域を有することを特徴とする請求項1又は2に記載のマルチプロセッサシステム。マスタープロセッサと該マスタープロセッサに接続された1つ又は複数のスレーブプロセッサとからなるマルチプロセッサシステムにおけるスレーブプロセッサの起動方法であって、前記マスタープロセッサに設けられた該マスタープロセッサ及び前記スレーブプロセッサの起動プログラムを記憶するプログラムROMから読み出された前記スレーブプロセッサの起動プログラムを受信し、受信した前記スレーブプロセッサの起動プログラムをRAM上に展開し、前記RAM上に展開された前記スレーブプロセッサの起動プログラムに基づき、CPUで起動処理を行うことを特徴とするスレーブプロセッサの起動方法。前記スレーブプロセッサの起動プログラムの前記RAM上への展開が完了した後、前記CPUのリセット状態を解除して前記起動処理を行うことを特徴とする請求項4に記載のスレーブプロセッサの起動方法。しかしながら、特許文献1に記載のシステムでは、スレーブプロセッサの起動プログラムを取得するためにローダを新たに追加する必要があるため、スレーブプロセッサを構成するハードウェアの数が増加し、システムの複雑化を抑制することができないという問題があった。また、特許文献1に記載のシステムでは、ローダとマスターCPUとの間でプロセッサ間通信による命令の交換を行う。そのため、ローダによるダウンロード命令に関する制御が必要となり、開発コストが増大するという問題があった。さらに、特許文献1に記載のシステムでは、ローダの制御をハードウェアによって行う。そのため、例えばローダが故障した際には、ハードウェアを修復する必要があり、システム全体の復旧に時間を要するという問題があった。一方、特許文献2に記載のシステムでは、同種のプロセッサを複数実装するホモジニアス構成のマルチプロセッサを前提としているため、異種のプロセッサを複数実装するヘテロジニアス構成のマルチプロセッサに適用することができないという問題があった。また、特許文献2に記載のシステムでは、ハードウェアの数を削減していないため、システムの複雑化を抑制することができない。そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、ハードウェアの数を抑制し、装置全体の構成を簡易化させることが可能なマルチプロセッサシステム及び起動方法を提供することを目的とする。上記目的を達成するため、本発明は、マスタープロセッサと該マスタープロセッサに接続された1つ又は複数のスレーブプロセッサとからなるマルチプロセッサシステムであって、前記マスタープロセッサ及び前記スレーブプロセッサの起動プログラムを記憶するプログラムROMと、前記マスタープロセッサの起動プログラムを展開する第1のRAMと、前記プログラムROMに記憶され、前記第1のRAM上に展開された前記マスタープロセッサの起動プログラムに基づき起動処理を行う第1のCPUと、前記プログラムROMに記憶された前記スレーブプロセッサの起動プログラムを前記スレーブプロセッサに対して転送する第1のデータI/Fとを備えるマスタープロセッサと、前記スレーブプロセッサの起動プログラムを前記第1のデータI/Fから受信する第2のデータI/Fと、前記スレーブプロセッサの起動プログラムを展開する第2のRAMと、前記第2のRAM上に展開された前記スレーブプロセッサの起動プログラムに基づき起動処理を行う第2のCPUとを備えるスレーブプロセッサとからなることを特徴とする。そして、本発明によれば、マスタープロセッサに設けられたプログラムROMにマスタープロセッサ及びスレーブプロセッサの起動プログラムを予め記憶し、スレーブプロセッサの起動プログラムをプログラムROMから読み出して第2のRAM上に展開することにより、スレーブプロセッサの起動処理を行うため、スレーブプロセッサに対して起動プログラムを記憶するためのプログラムROMが不要となり、従来と比較してハードウェアの数を削減することが可能になる。上記マルチプロセッサシステムにおいて、前記スレーブプロセッサは、該スレーブプロセッサの起動プログラムを受信した後に、前記第2のCPUのリセット状態を解除することができる。上記マルチプロセッサシステムにおいて、前記第1のデータI/F及び前記第2のデータI/Fは、前記起動プログラムを一時的に記憶する記憶領域を有することができる。また、本発明は、マスタープロセッサと該マスタープロセッサに接続された1つ又は複数のスレーブプロセッサとからなるマルチプロセッサシステムにおけるスレーブプロセッサの起動方法であって、前記マスタープロセッサに設けられた該マスタープロセッサ及び前記スレーブプロセッサの起動プログラムを記憶するプログラムROMから読み出された前記スレーブプロセッサの起動プログラムを受信し、受信した前記スレーブプロセッサの起動プログラムをRAM上に展開し、前記RAM上に展開された前記スレーブプロセッサの起動プログラムに基づき、CPUで起動処理を行うことを特徴とする。本発明によれば、前記発明と同様に、従来と比較してハードウェアの数を削減することが可能になる。上記スレーブプロセッサの起動方法において、前記スレーブプロセッサの起動プログラムの前記RAM上への展開が完了した後、前記CPUのリセット状態を解除して前記起動処理を行うことができる。以上のように、本発明によれば、ハードウェアの数を抑制し、装置全体の構成を簡略化させることが可能になる。次に、本発明を実施するための形態について、図面を参照しながら詳細に説明する。図1は、本発明にかかるマルチプロセッサシステムの一実施の形態を示し、このマルチプロセッサシステム1は、マスタープロセッサ10と、1つ又は複数のスレーブプロセッサ20とで構成され、各々のプロセッサが互いに接続される。マスタープロセッサ10は、図2に示すように、マスターCPU11、マスターRAM12、マスター側データインターフェースI/F13及びプログラムROM14を備え、データバスによって互いに接続されることにより、各部の間でデータの伝送を行う。スレーブプロセッサ20は、スレーブCPU21、スレーブRAM22及びスレーブ側データインターフェースI/F23を備え、データバスによって互いに接続されることにより、各部の間でデータの伝送を行う。尚、図2においては、説明を容易とするため、マスタープロセッサ10と1つのスレーブプロセッサ20とが接続された場合を例にとって説明する。マスターCPU11は、プログラムROM14に予め格納されたプログラムに従い、マスターRAM12をワークメモリとしてデータバスに接続された各部を制御すると共に、後述するプログラムROM14に記憶された起動プログラムをマスターRAM12上に展開し、マスタープロセッサ10を起動させる機能を備える。また、マスターCPU11は、プログラムROM14に記憶されたスレーブプロセッサ20の起動プログラムを、マスター側データI/F13を介してスレーブプロセッサ20に設けられたスレーブRAM22にコピーする機能を備える。マスターRAM12は、マスターCPU11を動作させるための主記憶装置として設けられる。このマスターRAM12は、スレーブプロセッサ20と共有するようにしてもよい。マスター側データI/F13は、所定の記憶領域を有し、プログラムROM14から供給されたデータを一時的に記憶する。また、マスター側データI/F13は、スレーブプロセッサ20に設けられたスレーブ側データI/F23と接続され、マスタープロセッサ10とスレーブプロセッサ20との間で各種データの送受信を行う。プログラムROM14は、起動プログラム等のマスタープロセッサ10を動作させるための各種プログラムを記憶する。また、プログラムROM14には、マスタープロセッサ10に接続されたスレーブプロセッサ20の起動プログラムが記憶される。スレーブCPU21は、マスターRAM12をワークメモリとしてデータバスに接続された各部を制御する。スレーブCPU21は、スレーブ側データI/F23を介してマスタープロセッサ10から受け取り、スレーブRAM22上に展開された起動プログラムに基づき、スレーブプロセッサ20を起動させる機能を備える。スレーブRAM22は、スレーブCPU21を動作させるための主記憶装置として設けられる。スレーブ側データI/F23は、マスタープロセッサ10に設けられたマスター側データI/F13と接続され、マスタープロセッサ10とスレーブプロセッサ20との間で各種データの送受信を行う。また、スレーブ側データI/F23は、所定の記憶領域を有し、マスター側データI/F13から供給されたデータを一時的に記憶する。次に、上記構成を有するマルチプロセッサシステム1の動作について、図3及び図4を参照して説明する。まず、マスタープロセッサ10では、図3aに示すように、マスターCPU11がプログラムROM14に記憶されたマスタープロセッサ10の起動プログラムを読み出し、マスターRAM12上に展開することにより起動を完了する。これにより、マスタープロセッサ10は、起動完了状態又は稼動状態となる図4のステップS11。一方、スレーブプロセッサ20では、システム内部にスレーブプロセッサ20の起動プログラムが記憶されていないため、スレーブCPU21は、電源が供給された後、リセットタイミングを待ち続けるリセット状態となり、リセットの解除要求を受けるまでリセット状態を継続するステップS21。次に、マスターCPU11は、図3bに示すように、スレーブプロセッサ20の起動プログラムの転送コード数及び転送モードをプログラムROM14から読み出し、マスター側データI/F13に転送する図4のステップS12。マスター側データI/F13は、プログラムROM14から転送されたスレーブプロセッサ20の起動プログラムの転送コード数及び転送モードを、所定の記憶領域に一時的に記憶する。そして、マスター側データI/F13は、記憶された起動プログラムの転送コード数及び転送モードを、接続されたスレーブプロセッサ20のスレーブ側データI/F23に対して転送するステップS13。スレーブプロセッサ20の起動プログラムの転送コード数及び転送モードがスレーブ側データI/F23に転送されると、スレーブ側データI/F23は、受信した起動プログラムの転送コード数及び転送モードを所定の記憶領域に一時的に記憶するステップS22。次に、マスターCPU11は、スレーブプロセッサ20の起動プログラムをプログラムROM14から読み出し、マスター側データI/F13に転送するステップS14。マスター側データI/F13は、プログラムROM14から受け取った起動プログラムをスレーブ側データI/F23に対して転送するステップS15。スレーブプロセッサ20の起動プログラムがスレーブ側データI/F23に転送されると、スレーブ側データI/F23は、受信した起動プログラムをスレーブRAM22上に展開するステップS23。そして、スレーブ側データI/F23は、記憶領域に記憶された起動プログラムの転送コード数に基づき、起動プログラムの展開が正常に行われたか否かを精査しステップS24、起動プログラムの展開が正常に行われたと判断した場合には、スレーブCPU21のリセット状態を解除するステップS25。これにより、スレーブプロセッサ20では、システムの起動が開始される。そして、起動完了後、スレーブプロセッサ20は、マスタープロセッサ10に対して起動完了を示すメッセージ起動完了通知を通知しステップS26、マスタープロセッサ10は、スレーブプロセッサ20からの起動完了通知を受けて、スレーブプロセッサ20の状態の更新を確認するステップS16。以上のように、本実施の形態によれば、マスタープロセッサに設けられたプログラムROMにマスタープロセッサ及びスレーブプロセッサの起動プログラムを予め記憶し、スレーブプロセッサの起動プログラムをプログラムROMから読み出してスレーブプロセッサのスレーブRAM上に展開することにより、スレーブプロセッサの起動処理を行うため、スレーブプロセッサに対して起動プログラムを記憶するためのプログラムROMが不要となり、従来と比較してハードウェアの数を削減することができる。また、本実施の形態によれば、スレーブプロセッサを起動する際に、プロセッサ間の特別な通信を行う必要がないため、スレーブプロセッサの起動処理を簡易化することができる。さらに、本実施の形態によれば、ローダ等の特別なハードウェアが不要であるため、不具合等が発生した場合に、ソフトウェアによって改修を行うことができ、システム全体の復旧に要する時間を短縮することができる。さらにまた、ホモジニアス構成だけでなく、ヘテロジニアス構成に対しても起動処理を行うことができる。