"半導体基板と、前記半導体基板上方に配置された第1の電源配線と、前記第1の電源配線に平行に配置された第2の電源配線と、前記半導体基板に形成され、前記第1の電源配線に接続されたn型ウェルと、前記半導体基板に形成され、前記第2の電源配線に接続されたp型ウェルと、活性領域を画定する素子分離領域と、前記活性領域に形成されたコンデンサであって、基板表面に達するpn接合を介して隣接する内部n型ウェルと内部p型ウェル、前記内部n型ウェル、前記内部p型ウェル表面に連続して形成されたゲート絶縁膜、前記ゲート絶縁膜上方に形成され、前記活性領域を覆う電気的にフローティング状態のキャパシタ電極、を含むバイパスコンデンサと、を含む半導体装置。他の活性領域に形成されたスタンダードセルを有し、スタンダードセル方式の回路を構成する請求項1に記載の半導体装置。前記キャパシタ電極は、前記内部n型ウェル上方ではp型であり、前記内部p型ウェル上方ではn型である、請求項1または2に記載の半導体装置。前記内部n型ウェル及び前記内部p型ウェルと、前記第1の電源配線下方のn型ウェル及び前記第2の電源配線下方のp型ウェルとの間は、前記素子分離領域で分離されている請求項1~3のいずれか1項に記載の半導体装置。前記内部n型ウェルは、前記第1の電源配線下方から前記第2の電源配線下方領域に隣接する位置まで延在し、前記内部p型ウェルは、前記第2の電源配線下方から前記第1の電源配線下方領域に隣接する位置まで延在する、請求項1~3のいずれか1項に記載の半導体装置。前記内部n型ウェルの前記キャパシタ電極外側の領域に形成されたp型領域と、前記内部p型ウェルの前記キャパシタ電極外側の領域に形成されたn型領域と、をさらに含む請求項5に記載の半導体装置。バイパスコンデンサを備えた半導体装置において、MOSキャパシタを直列接続することによりリーク電流を低減し、かつ容量の減少を抑制できる構成が望まれる。実施例による半導体装置は、半導体基板と、半導体基板上方に配置された第1の電源配線と、第1の電源配線に平行に配置された第2の電源配線と、半導体基板に形成され、第1の電源配線に接続されたn型ウェルと、半導体基板に形成され、第2の電源配線に接続されたp型ウェルと、活性領域を画定する素子分離領域と、活性領域に形成されたコンデンサであって、基板表面に達するpn接合を介して隣接する内部n型ウェルと内部p型ウェル、内部n型ウェル、内部p型ウェル表面に連続して形成されたゲート絶縁膜、ゲート絶縁膜上方に形成され、活性領域を覆う電気的にフローティング状態のキャパシタ電極、を含むバイパスコンデンサと、を含む。半導体装置におけるバイパスコンデンサは、通常、MOSキャパシタで構成される。従来のMOSキャパシタは、MOSトランジスタ構造を有している。ゲート電極と、同電位であるソース/ドレイン/ウェルとの間に電圧を印加する構造となっている。ゲート電極によって電圧を印加されたチャネル領域表面は反転層を形成する。この反転領域での容量は、ゲート絶縁膜による容量と空乏層による容量が直列接続した形での容量として見える。また反転層は、ソース/ドレイン領域と電気的に接続され、キャリア供給が行われている。キャパシタ容量は、対向電極間距離の逆数と対向電極面積に比例する。MOSトランジスタ構造のゲート電極が形成するMOSキャパシタの対向電極間距離はゲート絶縁膜の厚さで決まるので、残る設計の自由度は、チャネル領域と対向するゲート電極の面積であろう。また、容量は、ゲートとウェルの間の電圧に依存して決まるため、キャパシタを形成するのに、MOSトランジスタのソース/ドレイン領域は必ずしも必要ないと考えられる。このMOSランジスタのソース/ドレイン領域までゲート電極を広げることにより、一素子が占める面積あたりの容量をより多く確保することが可能となる。図1Aは、この発想に基づくバイパスコンデンサ構造を示す。図7A,7Bに示したバイパスコンデンサ同様、基板がp型ウェルPWを構成し、図中左側領域にはn型ウェルNWが形成されている。シャロートレンチアイソレーション型の素子分離領域STIが、n型ウェルNW内にnウェルコンタクト領域NWC,n型活性領域ARNを画定し、p型ウェルPW内にpウェルコンタクト領域PWC、p型活性領域ARPを画定する。n型ウェルNWの活性領域ARNの全面にゲート絶縁膜GDが形成され、n型活性領域ARNの全面を覆ってp型ゲート電極PGが形成される。PMOSキャパシタが形成される。同様、p型ウェルPWの活性領域ARPの全面にゲート絶縁膜GDが形成され、p型活性領域ARPの全面を覆ってn型ゲート電極NGが形成される。NMOSキャパシタが形成される。活性領域ARN,ARPにソース/ドレイン領域は形成されない。これらの活性領域はキャパシタ専用構造を有することになる。両ゲート電極PG,NGは連続した導電層であり、電気的に接続されている。nウェルコンタクト領域NWCが正極性電源VDDに接続され、pウェルコンタクト領域PWCが接地電源GNDに接続される。活性領域全域に形成された対向面積の拡大されたPMOSキャパシタPMOSとNMOSキャパシタNMOSとの直列接続が電源ラインVDD,GND間に接続される。p型ウェルPWを接地し、n型ウェルNWに正極性の電源電圧VDDを印加すると、従来のMOSキャパシタ同様に容量が発生する。ソース/ドレイン領域を削除し、活性領域全面にゲート電極を形成するので、キャパシタの対向電極面積が増大し、キャパシタンスを増大できる。図1Aの構成において、両活性領域はソース/ドレイン領域を形成しないキャパシタ専用構造であるため、n型活性領域ARNとp型活性領域ARPとの間の素子分離領域STIは、なくてもよい。図1Bは、この発想に基づくバイパスコンデンサ構造を示す。PMOSキャパシタPMOSとNMOSキャパシタNMOSの間の素子分離領域STIは形成されず、pn接合pnが基板表面に達している。図1Cは、図1Bのバイパスコンデンサの平面構造を示す。電源配線VDD,GND間で、n型ウェルNW,p型ウェルPWが上下に配置され、その間にpn接合pnを形成する。n型ウェルNW,p型ウェルPWの全露出面積を覆い、周囲の素子分離領域STI上に乗り上げるようにゲート電極GEが形成される。n型ウェルNW,p型ウェルPW間の素子分離領域が占有していた面積もキャパシタを形成するようになるのでキャパシタ容量が増加する。PMOSキャパシタPMOSとNMOSキャパシタNMOSが直列に接続されるので、キャパシタ構造あたりの印加電圧は、分圧され、リーク電流は大幅に減少する。不要な信号やノイズにより電源電圧が揺れると、ゲート電極とウェル間の電圧が変化し、電圧の変化量次第では容量値が変化してしまう。回路動作が高速であるほど、電源電圧は揺れ易い。高速動作のために変動した容量をより速く、元の容量値に回復させるため、キャリア供給機構を付加することができる。以下、より具体的な実施例を説明する。図2Aは、スタンダードセル方式による半導体装置の構成例を示す平面図である。図2Aに示すように、接地配線GND、電源配線VDDが例えば2.6μmピッチで交互に平行に配置されている。各配線幅は例えば0.2μmである。配線間の領域にスタンダードセルが配置され、パスコンも配置される。インバータINVは、図2Cに示すような構成を有し、例えば幅1.0μmのセル領域に形成される。ナンド2NANDは、図2Dに示すような構成を有し、幅1.2μmのセル領域に形成される。ノア2NORは、図2Eに示すような構成を有し、幅1.2μmのセル領域に形成される。パスコン形成領域PCは、夫々例えば幅2.2μmのn型ウェルとp型ウェルを横方向に並べた領域である。図2Bは、電源配線VDD,GNDを含む領域の断面図である。図2Bに示すように、VDD配線は、導電性プラグPLG、シリサイド層SC,nウェルコンタクト層NWCを介してn型ウェルNWに、電気的に接続される。接地配線GNDは、導電性プラグPLG、シリサイド層SC,pウェルコンタクト領域PWCを介してp型ウェルPWに電気的に接続される。コンタクト領域を囲む領域には、素子分離領域STIが形成されている。図3A-3Dは、パスコン形成領域の平面図を示す。図3Aはパスコン形成領域のn型ウェルNWとp型ウェルPWを示す。n型ウェルを右上りのハッチングで示し、p型ウェルを右下がりのハッチングで示す。素子分離領域STIの形状を破線で示す。図中央部に破線で示す素子分離領域STIの開口部には、n型ウェルNWとp型ウェルPWが接して形成するpn接合が基板表面に達している。図3Bは、素子分離領域STIの配置をハッチングを付した領域で示す。pn接合上方に素子分離領域STIを配置しないことにより、広い開口面積が取れ、キャパシタ容量を大きく設定することができる。図3Cは、STIの開口部に露出したn型ウェルNW,p型ウェルPW表面にゲート絶縁膜を形成し、ゲート絶縁膜を覆ってゲート電極GEを形成した状態を示す。ゲート電極GEによって、活性領域表面が完全に覆われる。その後行なわれるPMOSトランジスタのソース/ドレイン領域形成用イオン注入によって、nウェルNW上方のゲート電極はp型不純物をドープしたp型ゲート電極PGとなり、NMOSトランジスタのソース/ドレイン領域形成用イオン注入によって、pウェルPW上方のゲート電極はn型不純物をドープしたn型ゲート電極NGとなる。図3Dは、下部層間絶縁膜を形成し、コンタクト孔を形成して、その中に導電プラグを形成した後、下部層間絶縁膜上に電源配線GND,VDDを形成した状態を示す。p型ウェルPWに接地配線GNDが接続され、n型ウェルNWに電源配線VDDが接続される。銅配線の場合は、絶縁膜を形成し、導電プラグを露出するトレンチを形成し、バリア層、シード層を堆積し、電解メッキで銅層をメッキする。その後不要部の金属層は化学機械研磨CMPで除去する。図4A,4B,4Cは、それぞれ、図3Dにおけるn型ウェルNW,p型ウェルPWを横断する横方向の線P-P,n型ウェルNWを横断する縦方向の線T1-T1,p型ウェルPWを横断する縦方向の線T2-T2に沿った断面図を示す。図4Aに示すように、素子分離領域STIの開口内に画定された活性領域にn型ウェルNW,p型ウェルPWが隣接して形成され、その間にpn接合pnを形成する。pn接合pnは基板表面に達している。素子分離領域STIの開口内基板表面上に酸化シリコン等のゲート絶縁膜GDが形成され、その上に素子分離領域STIの開口を完全に覆って、ゲート電極GEが形成される。なお、ゲート電極GEの上にコバルトシリサイド等のシリサイド層SCが形成されている状態を示す。ゲート電極GE、シリサイド層SCを覆って酸化シリコン等の層間絶縁膜ILDが形成されている。図4Bはn型ウェルNWを横断する縦方向の線T1-T1に沿う断面を示す。nウェルコンタクト領域NWCの表面に高濃度コンタクト層NCが形成され、その上にシリサイド層SCが形成される。層間絶縁膜ILDを貫通して形成されたW等の導電性プラグPLGがシリサイド層SCと電気的に接続する。導電性プラグPLGと接続されるように、層間絶縁膜ILD上に電源配線VDDが形成される。nウェルコンタクト領域に連続するn型ウェルNWの表面にゲート絶縁膜GDが形成され、その上にゲート電極GEが形成される。素子分離領域STIに囲まれたn型ウェルNWの露出表面は、全面がゲート電極GEに覆われる。n型ウェル上方のゲート電極は、p型にドープされてp型ゲート電極PGとなり、その表面にはシリサイド層SCが形成される。pウェルコンタクト領域PWCの表面に,高濃度コンタクト層PCが形成され、その上にシリサイド層SCが形成される。層間絶縁膜ILDを貫通して形成された導電性プラグPLGがシリサイド層SCと電気的に接続する。導電性プラグと接続されるように、層間絶縁膜ILD上に接地配線GNDが形成される。図4Cは、p型ウェルPWを横断する線T2-T2に沿う縦方向の断面を示す。図中央部にはpウェルコンタクト領域PWCに連続するp型ウェルPWが形成され、その表面には、ゲート絶縁膜GDが形成され、その上にゲート電極GEが形成される。素子分離領域STIに囲まれたp型ウェルPWの露出表面は、全面がゲート電極GEに覆われる。p型ウェル上方のゲート電極は、n型にドープされてn型ゲート電極NGとなり、その表面にはシリサイド層SCが形成される。nウェルコンタクト領域NWC,pウェルコンタクト領域PWC上方の構成は図4Bに示したものと同じである。図5A,5B,5Cは、パスコンと論理素子としてのインバータを例にとって、製造プロセスを説明するための断面図である。図5Aに示すように、シリコン基板SUB表面にシャロートレンチアイソレーションによる素子分離領域STIを形成する。半導体基板SUBは、制限的ではないが、例えばボロンBが微量ドープされたp-型である。素子分離領域STIは活性領域を取り囲む形状を有する。図中左側の2つの活性領域がインバータ領域であり、右側の広い活性領域がパスコン領域である。p型ウェルを形成する領域に例えばボロンBを例えば加速エネルギ100keV、ドーズ量3×1013以下3E13のように表記するcm-2でイオン注入する。n型ウェルを形成する領域に例えば燐Pを加速エネルギ300keV、ドーズ量3E13cm-2でイオン注入する。このようにしてn型ウェルNW,p型ウェルPWが形成される。なお、どちらを先に形成してもよい。ウェルのイオン注入後、閾値Vtコントロールのイオン注入をそれぞれのトランジスタに合わせて行なう。トランジスタの種類によりその注入量は異なるが、あるnチャネルトランジスタには例えばボロンBを加速エネルギ10keV、ドーズ量2E13cm-2でイオン注入し、あるpチャネルトランジスタには例えば砒素Asを加速エネルギ100keV、ドーズ量1E13cm-2でイオン注入する。活性領域表面を清浄化し、熱酸化を行なって活性領域表面に例えば厚さ2nm程度の熱酸化膜を形成して、ゲート絶縁膜GDとする。トランジスタとしてゲート長90nm程度を想定している。図5Bに示すように、ゲート絶縁膜GDを形成した基板上に、化学気相堆積CVDにより、厚さ100nm程度の多結晶シリコン層を形成し、フォトレジストパターンを用いたドライエッチングによりパターニングしてゲート電極GEを形成する。ゲート電極をパターニングした後、それぞれのトランジスタ領域でポケット領域とエクステンション領域のイオン注入を行う。トランジスタの種類によりその注入量は違うが、あるnチャネルトランジスタには例えばポケット領域を形成する不純物としてボロンBを加速エネルギ7keV、ドーズ量9E12cm-2で、エクステンション領域を形成する不純物として砒素Asを加速エネルギ5keV、ドーズ量2E15cm-2でイオン注入し、あるpチャネルトランジスタには例えばポケット領域を形成する不純物として燐Pを加速エネルギ30keV、ドーズ量6E12cm-2で、エクステンション領域を形成する不純物としてボロンBを加速エネルギ0.5keV、ドーズ量2E15cm-2でイオン注入する。エクステンション領域形成後、例えば酸化シリコン層をCVDにより例えば厚さ100nm程度堆積する。リアクティブイオンエッチングRIE等の異方性エッチングを行ない、ゲート電極GEの側壁上にサイドウォールスペーサSWを形成する。その後、高濃度ソース/ドレイン領域のイオン注入を行なう。nチャネルトランジスタには、例えば砒素Asを加速エネルギ5keV、ドーズ量1E15cm-2程度イオン注入する。pチャンネルトランジスタには、例えばBF2を加速エネルギ15keV、ドーズ量4E15cm-2程度イオン注入する。これらのイオン注入によりゲート電極にも不純物がドープされ、n型ウェルNW上方のゲート電極はp型に、p型ウェルPW上方のゲート電極はn型になる。図5Cに示すように、シリサイド層SCを形成する。例えばコバルトを厚さ10nm程度基板表面にスパッタリングし、1000°C、10秒程度のサーマルアニールを行い、シリコン表面上にシリサイド層SCを成長させる。不要部分は除去する。その後、層間絶縁膜ILDを、例えば燐シリケートガラスPSGのCVDで形成する。表面を化学機械研磨CMPして平坦化してもよい。その後コンタクト孔をエッチングし、TiN等のバリア層をスパッタリングし、W層をCVDで形成し、層間絶縁膜上の不要部はCMPで除去して導電性プラグPLGを形成する。さらに、酸化シリコン層などをCVDで形成し、配線用トレンチをエッチングし、バリアメタル層、シード層をスパッタリングし、銅層を電解メッキし、不要部をCMPで除去して、電源配線VDD,GNDを形成する。このように、第1の実施例によるバイパスコンデンサは、特別の工程を用いることなく、論理素子形成プロセスを利用して作成することができる。なお、半導体素子、配線としては、公知の種々の構成、プロセス、例えば国際公開公報2004/093192号の実施例の欄に記載された構成、プロセス、を採用することができる。図6A-6Dは、第1の実施例を一部変更した第2の実施例によるパスコン構造を示す平面図、断面図である。図6Aにおいて、右上りのハッチングを付した領域はnウェルNWを示し、右下がりのハッチングを付した領域はpウェルPWを示す。なお素子分離領域STIの境界を実線で示す。パスコン形成領域のn型ウェルNWと電源配線VDDを配置するn型ウェルとの間の素子分離領域は少なくとも一部除去され、両nウェル領域が連続している。同様、パスコン形成領域のp型ウェルPWと接地配線GNDを配置するp型ウェルとの間の素子分離領域は少なくとも一部除去され、両pウェル領域が連続している。図6Bは、活性領域表面にゲート絶縁膜を形成し、その上にゲート電極を形成した状態を示す。nウェル上方のゲート電極にはp型不純物がイオン注入されてp型ゲート電極PGが形成される。同時にp型ゲート電極PGの図中下方に露出されるn型ウェルのコンタクト領域にp型不純物がイオン注入され、p型コンタクト領域PCを形成する。pウェル上方のゲート電極にはn型不純物がイオン注入されてn型ゲート電極NGが形成される。同時にn型ゲート電極NGの図中上方に露出されるp型ウェルのコンタクト領域にn型不純物がイオン注入され、n型コンタクト領域NCを形成する。図6C,6Dは、図6BのT1-T1線、T2-T2線に沿う断面図であり、第1の実施例の図4B,4Cに相当する。変更された部分を主に説明する。図6Cにおいて、n型ウェルNWにおいて、p型コンタクト領域PCがキャパシタに隣接するように形成されている。n型ウェルNW表面が反転してp型層が形成されると、p型コンタクト領域PCとp型反転層が連続するようになる。p型反転層が電気的に電源配線VDDに接続され、ここからキャリア供給が行なわれる。図6Dにおいて、p型ウェルPWにおいて、n型コンタクト領域NCがキャパシタに隣接するように形成されている。p型ウェルPW表面が反転してn型層が形成されると、n型コンタクト領域NCとn型反転層が連続するようになる。n型反転層が電気的に接地配線GNDに接続され、ここからキャリア供給が行なわれる。以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば種々の変更、改良、組み合わせ等が可能なことは、当業者に自明であろう。"