第1の方向に設けられたメインワード線およびプリデコード線に、メインワード信号およびプリデコード信号をそれぞれ供給するメインワードデコーダと、前記プリデコード信号に応じて、前記メインワード線に対して前記第1の方向と平行に複数設けられたサブワード線のうちの1つのサブワード線を特定する複数のサブワードドライバと、前記第1の方向における両端に前記サブワードドライバがそれぞれ配置されると共に、前記複数のサブワード線を含み、当該複数のサブワード線により選択される複数のメモリセルを備える第1のメモリセルアレイと、前記メインワードデコーダから最も離れた位置に配置され、前記サブワードドライバが前記第1の方向における両端のうち前記メインワードデコーダに近い側のみに配置され、且つ前記複数のサブワード線を含み、当該複数のサブワード線により選択される複数のメモリセルを備える第2のメモリセルアレイと、を備える半導体記憶装置。前記メインワード線は、前記メインワードデコーダから、前記第2のメモリセルアレイに最も隣接して配置されたサブワードドライバまで延びるように配置されている、請求項1に記載の半導体記憶装置。前記プリデコード線の少なくとも一部は、前記メインワードデコーダから、前記第2のメモリセルアレイに最も隣接して配置されたサブワードドライバまで延びるように配置されている、請求項1または2に記載の半導体記憶装置。前記半導体記憶装置は、前記第2のメモリセルアレイの前記メインワードデコーダに近い側に配置された第1のサブワードドライバと、当該第1のサブワードドライバと前記第2のメモリセルアレイとの間に配置された第2のサブワードドライバと、を備え、前記第1のサブワードドライバは、前記複数のサブワード線のうちの奇数番目のサブワード線を駆動するサブワードドライバ回路を備え、前記第2のサブワードドライバは、前記複数のサブワード線のうちの偶数番目のサブワード線を駆動するサブワードドライバ回路を備える、請求項1乃至3のいずれか一項に記載の半導体記憶装置。前記半導体記憶装置は、前記第2のメモリセルアレイの前記メインワードデコーダに近い側に配置された第1のサブワードドライバと、当該第1のサブワードドライバと前記第2のメモリセルアレイとの間に配置された第2のサブワードドライバと、を備え、前記第1のサブワードドライバは、前記複数のサブワード線のうちの偶数番目のサブワード線を駆動するサブワードドライバ回路を備え、前記第2のサブワードドライバは、前記複数のサブワード線のうちの奇数番目のサブワード線を駆動するサブワードドライバ回路を備える、請求項1乃至3のいずれか一項に記載の半導体記憶装置。前記半導体記憶装置は、前記第1のメモリセルアレイと当該第1のメモリセルアレイの両端に設けられたサブワードドライバとの組み合わせを少なくとも1つ備え、前記メインワード線および前記プリデコード線は、前記第1のメモリセルアレイおよび当該第1のメモリセルアレイの両端に設けられたサブワードドライバの上を前記第1の方向に通過するように設けられている、請求項1乃至5のいずれか一項に記載の半導体記憶装置。前記サブワードドライバは、前記メインワード線、前記プリデコード線、および前記サブワード線に接続されたサブワードドライバ回路を含み、前記サブワードドライバ回路は、前記プリデコード線に供給される前記プリデコード信号に応じて、前記複数のサブワード線のうちの1つのサブワード線を特定する、請求項1乃至6のいずれか一項に記載の半導体記憶装置。前記第1のメモリセルアレイの両端に配置された前記サブワードドライバがそれぞれ備えるサブワードドライバ回路は、それぞれ千鳥状に配置されている、請求項7に記載の半導体記憶装置。前記メインワード線は、前記第2のメモリセルアレイに最も隣接して配置されたサブワードドライバが備えるサブワードドライバ回路の上を通過しないように配置されている、請求項7または8に記載の半導体記憶装置。図9は、階層ワード線方式の半導体記憶装置のレイアウトを示す図であり、図7に示した半導体記憶装置の構成に対応している。図9に示す半導体記憶装置は、メインワードデコーダ101、サブワードドライバ102、メモリセルアレイ103、メインワード線104、プリデコード線105、およびサブワード線106を備える。なお、メインワード線104、プリデコード線105、およびサブワード線106上にある黒丸は、各構成要素とこれらの線との接続点を示している以下同様である。メインワード線104は、メインワードデコーダ101から図面右端のサブワードドライバ102までを、各サブワードドライバ102および各メモリセルアレイ103上を通過するように延びている。同様に、プリデコード線105は、メインワードデコーダ101から図面右端のサブワードドライバ102までを、各サブワードドライバ102および各メモリセルアレイ103上を通過するように延びている。各サブワード線106は、各サブワードドライバ102からメモリセルアレイ103へ延びている。メインワード線104、プリデコード線105、およびサブワード線106は、互いに平行に延びている。サブワードドライバ102は、メモリセルアレイ103上を通過するメインワード線104からの信号とプリデコード線105からの信号に基づき活性化するサブワード線106を選択する。例えば、サブワードドライバ102が128本のサブワード線を駆動する場合、メインワード線104は16本、プリデコード線105は8本となる。また、図9に示すように、2つのサブワードドライバ102はそれぞれ、メモリセルアレイ103の両端に配置されている。例えば、図10に示すようにサブワードドライバ102が4つのサブワードドライバ回路107を備えるとする。そして、サブワードドライバ回路1個当たりサブワード線105の4本分のピッチが必要な場合、サブワードドライバを並列に4個並べる必要がある。この場合、サブワードドライバ107の上を貫通するメインワード線104と同じ配線層のローカル配線108が必要になるが、ローカル配線108のピッチが狭いため、メインワード線104とプリデコード線105の配線領域を取ることができない。そのため、階層ワード線方式を採用する場合、図11に示すように、メモリアレイ領域103の左右両端にサブワードドライバ102を配置する千鳥構成をとることにより、ローカル配線108のピッチを緩和することができる。このようにして、メインワード線104とプリデコード線105の配線領域を確保している。しかしながら、図9に示した階層ワード線方式の半導体記憶装置では、メインワード線104とプリデコード線105をメインワードデコーダ101から最も遠いサブワードドライバ102つまり、図面右端のサブワードドライバ102まで延ばす必要がある。よって、メインワード線104とプリデコード線105の物理的な配線長が長くなってしまい、千鳥構成を取らない場合に対してワード選択スピードが遅くなり、また動作電流も大きくなるという問題がある。本発明かかる半導体記憶装置は、第1の方向に設けられたメインワード線およびプリデコード線に、メインワード信号およびプリデコード信号をそれぞれ供給するメインワードデコーダと、前記プリデコード信号に応じて、前記メインワード線に対して前記第1の方向と平行に複数設けられたサブワード線のうちの1つのサブワード線を特定する複数のサブワードドライバと、前記第1の方向における両端に前記サブワードドライバがそれぞれ配置されると共に、前記複数のサブワード線を含み、当該複数のサブワード線により選択される複数のメモリセルを備える第1のメモリセルアレイと、前記メインワードデコーダから最も離れた位置に配置され、前記サブワードドライバが前記第1の方向における両端のうち前記メインワードデコーダに近い側のみに配置され、且つ前記複数のサブワード線を含み、当該複数のサブワード線により選択される複数のメモリセルを備える第2のメモリセルアレイと、を備える。本発明かかる半導体記憶装置では、メインワードデコーダから最も離れた位置に配置された第2のメモリセルアレイの両端のうちメインワードデコーダに近い側のみにサブワードドライバが配置されている。よって、第2のメモリセルアレイの上をメインワード線およびプリデコード線が通過しないような構成とすることができるので、メインワード線およびプリデコード線を短くすることができる。これにより、ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することができる。本発明により、ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。図1は、本実施の形態にかかる半導体記憶装置を示す図である。図1に示すように、本実施の形態にかかる半導体記憶装置は、メインワードデコーダ1、サブワードドライバ21~24、メモリセルアレイ31、32、メインワード線4、プリデコード線5、およびサブワード線61、62、71、72を備える。メインワードデコーダ1は、第1の方向紙面左右方向に設けられたメインワード線4およびプリデコード線5に、メインワード信号およびプリデコード信号をそれぞれ供給する。サブワードドライバ21~24は、プリデコード線5から供給されるプリデコード信号に応じて、1つのメインワード線4に対して複数設けられたサブワード線のうちの1つのサブワード線を特定する。例えば、メモリセルアレイ31が1本のメインワード線4に対して8本のサブワード線を備える場合、プリデコード線5から供給されるプリデコード信号に基づいて、8本のサブワード線の中からメインワード信号を供給するサブワード線を1本選択する。各サブワードドライバ21~24は複数のサブワードドライバ回路を備える。各サブワードドライバ回路は、メインワード線4、プリデコード線5、およびサブワード線に接続されている。メモリセルアレイ第1のメモリセルアレイ31は、第1の方向における両端にサブワードドライバ21、22がそれぞれ設けられている。メモリセルアレイ31は、複数のサブワード線61、62を含み、当該複数のサブワード線61、62により選択される複数のメモリセルを備える。サブワードドライバ21はメモリセルアレイ31の図面左側から右側へサブワード線61を介してメインワード信号を供給する。また、サブワードドライバ22はメモリセルアレイ31の図面右側から左側へサブワード線62を介してメインワード信号を供給する。図11で説明したように、メモリセルアレイ31の左右両端に配置されたサブワードドライバ21、22の各サブワードドライバ回路を千鳥構成とすることで、各サブワードドライバ回路と各サブワード線とを結ぶローカル配線のピッチを緩和することができる。これにより、メインワード線4とプリデコード線5の配線領域を確保することができる。なお、メモリセルアレイ31、サブワードドライバ21、およびサブワードドライバ22で構成される回路を第1のメモリ回路31とも記載する。メモリセルアレイ第2のメモリセルアレイ32は、メインワードデコーダ1から最も離れた位置に配置されている。また、メモリセルアレイ32のサブワードドライバ23、24は、メモリセルアレイ32の第1の方向における両端のうちメインワードデコーダ1に近い側のみに配置されている。メモリセルアレイ32は、複数のサブワード線71、72を含み、当該複数のサブワード線71、72により選択される複数のメモリセルを備える。サブワードドライバ23はメモリセルアレイ32の図面左側から右側へサブワード線71を介してメインワード信号を供給する。また、サブワードドライバ24はメモリセルアレイ32の図面左側から右側へサブワード線72を介してメインワード信号を供給する。なお、メモリセルアレイ32、サブワードドライバ23、およびサブワードドライバ24で構成される回路を第2のメモリ回路32とも記載する。図1に示すように、メインワード線4は、メインワードデコーダ1からサブワードドライバ24まで、サブワードドライバ21、メモリセルアレイ31、サブワードドライバ22、およびサブワードドライバ23の上を通過するように延びている。同様に、プリデコード線5は、メインワードデコーダ1からサブワードドライバ24まで、サブワードドライバ21、メモリセルアレイ31、サブワードドライバ22、およびサブワードドライバ23の上を通過するように延びている。すなわち、メインワード線4およびプリデコード線5は、メインワードデコーダ1から、メモリセルアレイ32に最も隣接して配置されたサブワードドライバ24まで延びるように配置されている。このとき、メモリセルアレイ32のメインワードデコーダ1に近い側に配置されたサブワードドライバ23、24だけは、図10に示したサブワードドライバ102のような構成とすることができる。これは、メモリセルアレイ32の右側にサブワードドライバが存在しないため、メインワード線4はサブワードドライバ回路上を通過する必要がなく図10参照、よって上層配線領域をサブワードドライバ回路上を通過するローカル配線の用途に使用することができるからである。よって、図1に示した半導体記憶装置ではメモリセルアレイ32の上をメインワード線4およびプリデコード線5が通過しないような構成としているので、図9に示した従来の半導体記憶装置と比較して、メインワード線4およびプリデコード線5を短くすることができる。よって、本実施の形態にかかる発明により、ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することができる。図1に示した本実施の形態にかかる半導体記憶装置では、メインワード線4およびプリデコード線5の配線長は、例えば図9に示した従来の半導体記憶装置の場合と比較して、約1/2になる。これにより、ワード選択スピードの遅延の原因となっていた、メインワード線のCR積を1/4にすることができる。また、ワード選択スピードを大きく改善することができる。更に、配線容量Cを1/2にすることができるので、動作電流も大きく低減することができる。なお、本実施の形態にかかる半導体記憶装置では、図2に示すようにメインワードデコーダ1と第2のメモリ回路32との間に、第1のメモリ回路31と同様の構成の回路を複数設けてもよい。第1のメモリ回路31の数は任意に決定することができる。次に、本実施の形態にかかる半導体記憶装置の具体例について、図3~図6を用いて説明する。図3は、本実施の形態にかかる半導体記憶装置の具体例を示す図であり、第1のメモリ回路31の詳細を説明するための図である。図3に示す第1のメモリ回路31は、メモリセルアレイ31の両端にサブワードドライバ21およびサブワードドライバ22が設けられている。なお、図3に示す例では、1本のメインワード線MWB0に対して8本のサブワード線SW0~SW7を備えるものとする。また、プリデコード線5は8本FXB0~FXB7備えるものとする。また、図3に示した例は半導体記憶装置の一部であり、半導体記憶装置の規模に応じて、メモリセルアレイ、サブワードドライバ、メインワード線、サブワード線、およびプリデコード線を適宜増やすことができる。また、図3に示す例では、メモリセルアレイに配置されているビット線を省略している。図3に示すサブワードドライバ21は、4つのサブワードドライバ回路81、83、85、87を備える。サブワードドライバ回路81、83、85、87はそれぞれ、配線不図示を介してメインワード線MWB0に接続されている。同様に、サブワードドライバ22は、4つのサブワードドライバ回路82、84、86、88を備える。サブワードドライバ回路82、84、86、88はそれぞれ、配線不図示を介してメインワード線MWB0と接続されている。ここで、メインワード線MWB0は、実際には、サブワードドライバ21の4つのサブワードドライバ回路81、83、85、87の上、およびサブワードドライバ22の4つのサブワードドライバ回路82、84、86、88の上を通過している。この時、サブワードドライバ21の4つのサブワードドライバ回路81、83、85、87とサブワードドライバ22の4つのサブワードドライバ回路82、84、86、88はそれぞれ千鳥状に配置されている。よって、サブワードドライバ21、22の上を貫通するメインワード線MWB0と同じ配線層のローカル配線の配線ピッチを緩和することができる。したがって、メインワード線MWB0はサブワードドライバ21、22の各サブワードドライバ回路81~88の上を通過することができる。サブワードドライバ21は、FXドライバ91、93、95、97を備える。FXドライバ91、93、95、97はそれぞれ、プリデコード線FXB0、FXB2、FXB4、FXB6から信号を入力し、当該信号を反転させた信号をそれぞれFX0、FX2、FX4、FX6として出力する。サブワードドライバ回路81は、メインワード線MWB0、プリデコード線FXB0、FXドライバ91の出力FX0、およびサブワード線SW0と接続されている。サブワードドライバ回路83は、メインワード線MWB0、プリデコード線FXB2、FXドライバ93の出力FX2、およびサブワード線SW2と接続されている。サブワードドライバ回路85は、メインワード線MWB0、プリデコード線FXB4、FXドライバ95の出力FX4、およびサブワード線SW4と接続されている。サブワードドライバ回路87は、メインワード線MWB0、プリデコード線FXB6、FXドライバ97の出力FX6、およびサブワード線SW6と接続されている。同様に、サブワードドライバ22は、FXドライバ92、94、96、98を備える。FXドライバ92、94、96、98はそれぞれ、プリデコード線FXB1、FXB3、FXB5、FXB7から信号を入力し、当該信号を反転させた信号をそれぞれFX1、FX3、FX5、FX7として出力する。サブワードドライバ回路82は、メインワード線MWB0、プリデコード線FXB1、FXドライバ92の出力FX1、およびサブワード線SW1と接続されている。サブワードドライバ回路84は、メインワード線MWB0、プリデコード線FXB3、FXドライバ94の出力FX3、およびサブワード線SW3と接続されている。サブワードドライバ回路86は、メインワード線MWB0、プリデコード線FXB5、FXドライバ96の出力FX5、およびサブワード線SW5と接続されている。サブワードドライバ回路88は、メインワード線MWB0、プリデコード線FXB7、FXドライバ98の出力FX7、およびサブワード線SW7と接続されている。そして、サブワードドライバ回路81~88は、プリデコード線5つまり、FXB0~FX7からの信号に応じて、サブワード線SW0~SW7のうちの一つのサブワード線を選択し、当該サブワード線を活性化させる。つまり、選択されたサブワード線にメインワード信号MWB0が供給される。図4は、サブワードドライバ回路81~88の一例を示す図である。図4では代表としてサブワードドライバ回路81の回路図を示している。サブワードドライバ回路81は、PMOSトランジスタMP11、NMOSトランジスタMN11、MN12を備える。PMOSトランジスタMP11のゲートはメインワード線MWB0に、ソースはFXドライバ91の出力FX0に、ドレインはサブワード線SW0に接続されている。NMOSトランジスタMN11のゲートはメインワード線MWB0に、ソースは接地電位GNDに、ドレインはサブワード線SW0に接続されている。NMOSトランジスタMN12のゲートはプリデコード線FXB0に、ソースは接地電位GNDに、ドレインはサブワード線SW0に接続されている。図5に、図4に示したサブワードドライバ回路81の動作波形を示す。ここでVPPとはワード線の選択電圧となるチップ内昇圧電圧である。図5に示すように、メインワード線MWB0がHigh、プリデコード線FXB0がHigh、FXドライバ91の出力FX0がLowのとき、サブワード線SW0はLowレベルの非選択状態となる。一方、図5に示すように、メインワード線MWB0がLow、プリデコード線FXB0がLow、FXドライバ91の出力FX0がHighのとき、サブワード線SW0はHighレベルVPPの選択状態となる。ここで、NMOSトランジスタMN12が必要な理由はメインワード線MWB0が選択、プリデコード線FXB0が非選択つまり、MWB0がLow、FXB0がHigh、FX0がLowのとき、サブワード線SW0をVSSレベル0Vに固定するためである。このNMOSトランジスタMN12がないと、この入力状態ではサブワード線SW0はPMOSトランジスタMP11のスレッショルド電圧Vth以下には下げられず、また信号間の誘導雑音によって非選択であるにもかかわらず容易に電位が浮き上がってしまい、メモリセルトランジスタにリーク電流が流れ、メモリセル情報が破壊される。図4、図5では、代表としてサブワードドライバ回路81の回路図と動作波形を示したが、他のサブワードドライバ回路82~88についても同様である。また、この時、メインワード線4およびプリデコード線5は、サブワードドライバ21、メモリセルアレイ31、およびサブワードドライバ22の上を通過している。次に、第2のメモリ回路32の具体例について説明する。図6は、本実施の形態にかかる半導体記憶装置の具体例を示す図であり、第2のメモリ回路32の詳細を説明するための図である。図6に示す第2のメモリ回路32は、メモリセルアレイ32のメインワードデコーダ1に近い側に、サブワードドライバ第1のサブワードドライバ23とサブワードドライバ第2のサブワードドライバ24とを備える。なお、図6に示す例においても図3で示した例と同様に、1本のメインワード線MWB0に対して8本のサブワード線SW10~SW17を備えるものとする。また、プリデコード線5は8本FXB0~FXB7備えるものとする。また、図6に示した例は半導体記憶装置の一部であり、半導体記憶装置の規模に応じて、メモリセルアレイ、サブワードドライバ、メインワード線、サブワード線、およびプリデコード線を適宜増やすことができる。また、図6に示す例では、メモリセルアレイに配置されているビット線を省略している。図6に示すサブワードドライバ23は、4つのサブワードドライバ回路281、283、285、287を備える。サブワードドライバ回路281、283、285、287はそれぞれ、配線不図示を介してメインワード線MWB0に接続されている。同様に、サブワードドライバ24は、4つのサブワードドライバ回路282、284、286、288を備える。サブワードドライバ回路282、284、286、288はそれぞれ、配線不図示を介してメインワード線MWB0と接続されている。ここで、メインワード線MWB0は、実際には、サブワードドライバ23の4つのサブワードドライバ回路281、283、285、287の上を通過し、サブワードドライバ22の上で終了している。つまり、メモリセルアレイ32の右側にサブワードドライバが存在しないため、メインワード線MWB0はサブワードドライバ24の上を通過する必要がない。このため、上層配線領域31において、メインワード線MWB0と同じ配線層のローカル配線の配線ピッチを狭くすることができる。サブワードドライバ23は、FXドライバ291、293、295、297を備える。FXドライバ291、293、295、297はそれぞれ、プリデコード線FXB0、FXB2、FXB4、FXB6から信号を入力し、当該信号を反転させた信号をそれぞれFX0、FX2、FX4、FX6として出力する。サブワードドライバ回路281は、メインワード線MWB0、プリデコード線FXB0、FXドライバ291の出力FX0、およびサブワード線SW10と接続されている。サブワードドライバ回路283は、メインワード線MWB0、プリデコード線FXB2、FXドライバ293の出力FX2、およびサブワード線SW12と接続されている。サブワードドライバ回路285は、メインワード線MWB0、プリデコード線FXB4、FXドライバ295の出力FX4、およびサブワード線SW14と接続されている。サブワードドライバ回路287は、メインワード線MWB0、プリデコード線FXB6、FXドライバ297の出力FX6、およびサブワード線SW16と接続されている。同様に、サブワードドライバ24は、FXドライバ292、294、296、298を備える。FXドライバ292、294、296、298はそれぞれ、プリデコード線FXB1、FXB3、FXB5、FXB7から信号を入力し、当該信号を反転させた信号をそれぞれFX1、FX3、FX5、FX7として出力する。サブワードドライバ回路282は、メインワード線MWB0、プリデコード線FXB1、FXドライバ292の出力FX1、およびサブワード線SW11と接続されている。サブワードドライバ回路284は、メインワード線MWB0、プリデコード線FXB3、FXドライバ294の出力FX3、およびサブワード線SW13と接続されている。サブワードドライバ回路286は、メインワード線MWB0、プリデコード線FXB5、FXドライバ296の出力FX5、およびサブワード線SW15と接続されている。サブワードドライバ回路288は、メインワード線MWB0、プリデコード線FXB7、FXドライバ298の出力FX7、およびサブワード線SW17と接続されている。そして、サブワードドライバ回路281~288は、プリデコード線5つまり、FXB0~FX7からの信号に応じて、サブワード線SW10~SW17のうちの一つのサブワード線を選択し、当該サブワード線を活性化させる。つまり、選択されたサブワード線にメインワード信号MWB0が供給される。なお、サブワードドライバ回路281~288についても、図4に示したサブワードドライバ回路と同様の回路を用いることができる。また、図6に示した第2のメモリ回路32では、プリデコード線5の一部FXB1、FXB3、FXB5、FXB7は、サブワードドライバ24まで延びるように配置されている。つまり、プリデコード線5の一部は、メモリセルアレイ32に最も隣接して配置されたサブワードドライバ24まで延びるように配置されている。また、上記では、サブワードドライバ23が、複数のサブワード線SW10~SW17のうちの奇数番目のサブワード線SW10、SW12、SW14、SW16を駆動し、サブワードドライバ24が、複数のサブワード線SW10~SW17のうちの偶数番目のサブワード線SW11、SW13、SW15、SW17を駆動する場合を例として説明した。しかし、サブワードドライバ23が、複数のサブワード線SW10~SW17のうちの偶数番目のサブワード線SW11、SW13、SW15、SW17を駆動し、サブワードドライバ24が、複数のサブワード線SW10~SW17のうちの奇数番目のサブワード線SW10、SW12、SW14、SW16を駆動するように構成してもよい。以上で説明したように、本実施の形態にかかる半導体記憶装置では、メモリセルアレイ32の上をメインワード線4およびプリデコード線5が通過しないような構成としているので、図9に示した従来の半導体記憶装置と比較して、メインワード線4およびプリデコード線5を短くすることができる。よって、本実施の形態にかかる発明により、ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することができる。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。