半導体基板と、前記半導体基板上に形成された浮遊ゲート絶縁膜と、前記浮遊ゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第1絶縁膜を介して形成された制御ゲート電極と、前記半導体基板上に形成され、側面が第2絶縁膜を介して前記浮遊ゲート電極の第1側面に接する選択ゲート電極と、を備え、平面視において、前記制御ゲート電極のうち前記選択ゲート側の端部は、前記浮遊ゲート電極の外側に位置した拡張部となっており、前記拡張部の下端は、前記浮遊ゲート電極の上面よりも前記半導体基板の近くに位置し、前記拡張部と前記浮遊ゲート電極の間にも前記第1絶縁膜が形成されている半導体装置。請求項1に記載の半導体装置において、前記拡張部は、前記制御ゲート電極の他の端部にも形成されている半導体装置。半導体基板上に浮遊ゲート絶縁膜及び浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の上面上及び第1側面上に、第1絶縁膜を形成する工程と、前記浮遊ゲート電極の上面上及び前記第1側面上に、前記第1絶縁膜を介して制御ゲート電極を形成する工程と、前記制御ゲート電極のうち前記第1側面が位置する側の側面上に第2絶縁膜を形成する工程と、前記半導体基板上のうち前記第2絶縁膜に面する領域上に、選択ゲート絶縁膜を形成する工程と、前記選択ゲート絶縁膜上に、側面が前記第2絶縁膜に接する選択ゲート電極を形成する工程と、を備える半導体装置の製造方法。請求項3に記載の半導体装置の製造方法において、前記第1絶縁膜を形成する工程の前に、前記浮遊ゲート電極の周囲のうち前記選択ゲート絶縁膜が形成される側に位置する前記半導体基板上に、前記浮遊ゲート絶縁膜よりも厚い第3絶縁膜を形成する工程を備え、前記制御ゲート電極を形成する工程の後、前記選択ゲート絶縁膜を形成する工程の前に、前記第1絶縁膜のうち前記浮遊ゲート電極が形成される領域に位置する部分を除去する工程を備える半導体装置の製造方法。特許文献1に記載の方法では、選択ゲート電極が浮遊ゲート電極の下に位置しているため、選択ゲート電極をシリサイド化して低抵抗化することができない。本発明によれば、半導体基板と、前記半導体基板上に形成された浮遊ゲート絶縁膜と、前記浮遊ゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第1絶縁膜を介して形成された制御ゲート電極と、前記半導体基板上に形成され、側面が第2絶縁膜を介して前記浮遊ゲート電極の第1側面に接する選択ゲート電極と、を備え、平面視において、前記制御ゲート電極のうち前記選択ゲート側の端部は、前記浮遊ゲート電極の外側に位置した拡張部となっており、前記拡張部の下端は、前記浮遊ゲート電極の上面よりも前記半導体基板の近くに位置し、前記拡張部と前記浮遊ゲート電極の間にも前記第1絶縁膜が形成されている半導体装置が提供される。本発明によれば、選択ゲート電極は、浮遊ゲート電極の横に位置している。そして、制御ゲート電極の拡張部の下端は、前記浮遊ゲート電極の上面よりも前記半導体基板の近くに位置し、かつこの拡張部と浮遊ゲート電極の間にも、第1絶縁膜が形成されている。従って、制御ゲート電極と浮遊ゲート電極の間の容量を大きくすることができる。この結果、浮遊ゲート電極と半導体基板の間の容量に対する、制御ゲート電極と浮遊ゲート電極の間の容量の比を大きくすることができる。本発明によれば、半導体基板上に浮遊ゲート絶縁膜及び浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の上面上及び第1側面上に、第1絶縁膜を形成する工程と、前記浮遊ゲート電極の上面上及び前記第1側面上に、前記第1絶縁膜を介して制御ゲート電極を形成する工程と、前記制御ゲート電極のうち前記第1側面が位置する側の側面上に第2絶縁膜を形成する工程と、前記半導体基板上のうち前記第2絶縁膜に面する領域上に、選択ゲート絶縁膜を形成する工程と、前記選択ゲート絶縁膜上に、側面が前記第2絶縁膜に接する選択ゲート電極を形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、選択ゲート電極が浮遊ゲート電極の横に位置している不揮発型記憶素子において、浮遊ゲート電極と半導体基板の間の容量に対する、制御ゲート電極と浮遊ゲート電極の間の容量の比を大きくすることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板100、浮遊ゲート絶縁膜110、浮遊ゲート電極120、制御ゲート電極130、及び選択ゲート電極170を備えている。浮遊ゲート絶縁膜110は、半導体基板100上に形成されている。浮遊ゲート電極120は、浮遊ゲート絶縁膜110上に形成されている。制御ゲート電極130は、第1絶縁膜132を介して浮遊ゲート電極120上に形成されている。選択ゲート電極170は、半導体基板100上に形成されており、側面が第2絶縁膜152を介して浮遊ゲート電極120の側面のうち第1側面に接している。平面視において、制御ゲート電極130のうち選択ゲート電極170側の端部は、浮遊ゲート電極120の外側に位置した拡張部133となっている。拡張部133の下端は、浮遊ゲート電極120の上面よりも半導体基板100の近くに位置している。また拡張部133と浮遊ゲート電極120の間にも、第1絶縁膜132が形成されている。以下、詳細に説明する。半導体基板100は、例えばシリコン基板である。浮遊ゲート絶縁膜110は、例えばシリコン基板を熱酸化した熱酸化膜である。浮遊ゲート電極120、制御ゲート電極130、及び選択ゲート電極170は、例えばポリシリコンにより形成されている。選択ゲート電極170は、制御ゲート電極130の拡張部133と半導体基板100の間にも形成されている。なお、選択ゲート電極170のうち拡張部133の下に位置する部分と、浮遊ゲート電極120の間には、第3絶縁膜160が形成されている。第3絶縁膜160は、例えば酸化シリコン膜であり、浮遊ゲート絶縁膜110よりも厚い。第1絶縁膜132は、例えば酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層したONO膜である。第1絶縁膜132は、拡張部133と選択ゲート電極170の間にも形成されている。ただし、第1絶縁膜132のうち選択ゲート電極170の上に位置する部分は、下側の酸化シリコン膜が除去されており、窒化シリコン膜と酸化シリコン膜の2層構造になっている。なお、第1絶縁膜132のうち第3絶縁膜160の上に位置する部分は、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜の3層構造のままである。選択ゲート電極170と半導体基板100の間には、選択ゲート絶縁膜172が形成されている。選択ゲート絶縁膜172は、例えばシリコン基板である半導体基板100を熱酸化した膜であり、第3絶縁膜160よりも薄い。上記したように、制御ゲート電極130と選択ゲート電極170の間には、第2絶縁膜152が形成されている。第2絶縁膜152は、例えば窒化シリコン膜である。第2絶縁膜152と制御ゲート電極130の間には、酸化シリコン膜150が形成されている。この第2絶縁膜152及び酸化シリコン膜150の下端の下にも、第1絶縁膜132が形成されている。ただし、この部分に位置する第1絶縁膜132は、窒化シリコン膜の単層構造になっている。酸化シリコン膜150及び第2絶縁膜152は、制御ゲート電極130の側面のうち、選択ゲート電極170とは逆側の側面にも形成されている。この側面に形成されている酸化シリコン膜150及び第2絶縁膜152は、浮遊ゲート絶縁膜110の側面、浮遊ゲート電極120の側面、及び第1絶縁膜132の端面も覆っている。制御ゲート電極130の上には、絶縁膜140が形成されている。絶縁膜140は、制御ゲート電極130などをパターニングするときのハードマスクであり、例えば、窒化シリコン層、酸化シリコン層、及び窒化シリコン層がこの順に形成されたNON膜である。酸化シリコン膜150及び第2絶縁膜152は、絶縁膜140の側面にも形成されている。そして半導体基板100には、不純物領域104が形成されている。不純物領域104は、平面視で選択ゲート電極170を介して浮遊ゲート電極120とは反対側の領域、及び浮遊ゲート電極120を介して選択ゲート電極170とは反対側の領域それぞれに形成されている。次に、図2~図5の断面図を用いて、図1に示した半導体装置の製造方法を説明する。この半導体装置の製造方法は、以下の工程を有している。まず、半導体基板100上に浮遊ゲート絶縁膜110及び浮遊ゲート電極120を形成する。次いで、浮遊ゲート電極120の上面上、及び浮遊ゲート電極120の側面のうち選択ゲート電極170に対向する面である第1側面の上に、第1絶縁膜132を形成する。次いで、浮遊ゲート電極120の上面上及び第1側面上に、第1絶縁膜132を介して制御ゲート電極130を形成する。次いで、制御ゲート電極130のうち浮遊ゲート電極120の第1側面が位置する側の側面上に、第2絶縁膜152を形成する。次いで、半導体基板100上のうち第2絶縁膜152に面する領域上に、選択ゲート絶縁膜172を形成する。次いで、選択ゲート絶縁膜172上に、側面が第2絶縁膜152に接する選択ゲート電極170を形成する。以下、詳細に説明する。まず図2aに示すように、半導体基板100を準備する。次いで、半導体基板100上に第3絶縁膜160を気相法により形成する。次いで、第3絶縁膜160を選択的に除去することにより、第3絶縁膜160に開口を形成する。次いで、半導体基板100を熱酸化する。これにより、第3絶縁膜160の開口内に位置する半導体基板100には、浮遊ゲート絶縁膜110が形成される。次いで、第3絶縁膜160の開口内及び第3絶縁膜160上に、ポリシリコン膜122を形成する。次いで図2bに示すように、ポリシリコン膜122のうち第3絶縁膜160上に位置する部分を、CMP法により除去する。これにより、浮遊ゲート電極120が形成される。次いで図3aに示すように、第3絶縁膜160をウェットエッチングする。これにより、第3絶縁膜160は浮遊ゲート電極120より薄くなる。ただし、第3絶縁膜160は浮遊ゲート絶縁膜110よりも厚い。次いで図3bに示すように、浮遊ゲート電極120上及び第3絶縁膜160上に、第1絶縁膜132、ポリシリコン膜131、及び絶縁膜140を、この順に形成する。第1絶縁膜132の厚さは、浮遊ゲート電極120と第3絶縁膜160の厚さの差よりも小さい。これらの膜は、例えば気相法により形成される。次いで、絶縁膜140上にマスクパターン図示せずを形成し、このマスクパターンをマスクとして、絶縁膜140を選択的に除去する。この状態において絶縁膜140は、平面視で、浮遊ゲート電極120に対し、選択ゲート電極170が形成される側に食み出ている。次いで図4aに示すように、絶縁膜140をマスクとして、ポリシリコン膜131を異方性エッチング、例えば異方性を有するドライエッチングを行う。このとき、第1絶縁膜132に含まれる窒化シリコン膜は、エッチングストッパとして機能する。これにより、制御ゲート電極130が形成される。この工程において、制御ゲート電極130には拡張部133が形成される。なお、第1絶縁膜132のうち絶縁膜140で覆われていない領域に位置する部分は、上側の酸化シリコン膜が除去される。次いで図4bに示すように、第1絶縁膜132、制御ゲート電極130、及び絶縁膜140からなる積層構造の側面及び上面上、半導体基板100上、及び第1絶縁膜132上に、酸化シリコン膜150を堆積法により形成する。次いで、酸化シリコン膜150を異方性エッチングする。このとき、第1絶縁膜132の窒化シリコン膜は、エッチングストッパとして機能する。これにより、酸化シリコン膜150は、第1絶縁膜132、制御ゲート電極130、及び絶縁膜140からなる積層構造の側面に位置する部分を除いて、除去される。次いで、酸化シリコン膜150上、絶縁膜140上、半導体基板100上、及び第1絶縁膜132上に、第2絶縁膜152を堆積法により形成する。次いで、第2絶縁膜152を異方性エッチングする。これにより、第2絶縁膜152は、酸化シリコン膜150の上に位置する部分を除いて除去される。またこの工程において、第1絶縁膜132を構成する窒化シリコン膜は、制御ゲート電極130、酸化シリコン膜150の下端、及び残存した第2絶縁膜152の下端それぞれに覆われている部分を除いて、除去される。次いで図5aに示すように、第3絶縁膜160をウェットエッチングにより除去する。ただし、第3絶縁膜160のうち浮遊ゲート電極120に接している部分は残る。この工程において、第1絶縁膜132の下層を構成する酸化シリコン膜のうち、拡張部133の下方に位置する部分も除去される。次いで、図5bに示すように、半導体基板100を熱酸化することにより、選択ゲート絶縁膜172を形成する。選択ゲート絶縁膜172は、拡張部133の下方にも形成される。次いで、半導体基板100上、絶縁膜140上、及び選択ゲート絶縁膜172上に、ポリシリコン膜を形成する。次いで、このポリシリコン膜上にレジストパターン図示せずを形成し、このレジストパターンをマスクとしてポリシリコン膜に対して異方性エッチングを行う。これにより、選択ゲート絶縁膜172上には選択ゲート電極170が形成される。選択ゲート電極170は、拡張部133の下方にも入り込んでいる。その後、絶縁膜140及び選択ゲート電極170をマスクとして、半導体基板100に不純物を注入し、不純物領域104を形成する。このようにして、図1に示す不揮発型記憶素子が形成される。次に、本実施形態の作用及び効果について説明する。本実施形態によれば、選択ゲート電極170は浮遊ゲート電極120の横に位置している。このため、選択ゲート電極170にシリサイドを形成することができる。また、制御ゲート電極130には拡張部133が形成されている。拡張部133は、平面視で浮遊ゲート電極120の外側に位置しており、かつ下端が、浮遊ゲート電極120の上面よりも半導体基板100の近くに位置している。また、拡張部133と浮遊ゲート電極120の間にも、第1絶縁膜132が形成されている。このため、制御ゲート電極130と浮遊ゲート電極120の間の容量を大きくすることができる。従って、浮遊ゲート電極120と半導体基板100の間の容量に対する、制御ゲート電極130と浮遊ゲート電極120の間の容量の比を大きくすることができる。この結果、不揮発型記憶素子のオン電流を大きくすることができる。また、浮遊ゲート電極120の側面を利用して制御ゲート電極130と浮遊ゲート電極120の間の容量を大きくしているため、不揮発型記憶素子の面積が大きくなることを抑制できる。さらに、拡張部133を形成することにより、浮遊ゲート電極120と選択ゲート電極170とが対向する部分の面積が小さくなる。このため、浮遊ゲート電極120と選択ゲート電極170の間の容量が小さくなり、その結果、浮遊ゲート電極120に書き込まれている情報を読み出すときに、ディスターブが生じることを抑制できる。第2の実施形態図6及び図7は、第2の実施形態に係る半導体装置の製造方法を示す断面図である。まず図6aに示すように、第3絶縁膜160、浮遊ゲート絶縁膜110、及び浮遊ゲート電極120を形成し、さらに第3絶縁膜160を薄くする。これらの工程は、第1の実施形態において図2及び図3aを用いて説明した工程と同様である。次いで図6bに示すように、第1絶縁膜132、ポリシリコン膜131、及び絶縁膜140を形成する。これらの工程も、絶縁膜140の形状を除いて、第1の実施形態と同様である。本実施形態では、絶縁膜140は、平面視で浮遊ゲート電極120に対し、選択ゲート電極170が形成される側、及びその反対側の双方に食み出ている。次いで図7aに示すように、絶縁膜140をマスクとしてポリシリコン膜131に対して異方性エッチングを行う。これにより、制御ゲート電極130が形成される。本実施形態では、拡張部133は、選択ゲート電極170が形成される領域のほかに、その反対側の領域にも形成される。その後の工程は、第1の実施形態と同様である。これにより、図7bに示す半導体装置が形成される。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、第1の実施形態と比較して、拡張部133が形成される領域が増えるため、制御ゲート電極130と浮遊ゲート電極120の間の容量を、さらに大きくすることができる。従って、不揮発型記憶素子のオン電流を、さらに大きくすることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。