"複数の画素を含む表示部を備え、前記画素の表示状態を第1表示状態から第2表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われる電気光学装置の制御装置であって、前記表示部は複数の領域を有し、前記領域内の画素への前記書き込み動作の要否を表すアクセスフラグを前記領域毎に記憶した記憶部から前記アクセスフラグを取得し、取得した前記アクセスフラグに対応する領域に含まれる画素に前記書き込み動作を行うか否かを前記アクセスフラグに基づいて判断する書き込み領域判断部と、前記書き込み領域判断部において書き込み動作を行うと判断された領域に含まれる画素について、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示部に表示される予定の画像を示す予定画像データとを比較し、新規の前記書き込み動作が必要な場合に、前記画素に対して前回の書き込み動作が進行中が否かを判断する書き込み状態判断部と、前記書き込み状態判断部において、前記画素に対する前記書き込み動作が進行中ではないと判断された場合には、前記画素に対して新規の前記書き込み動作を開始し、前記書き込み状態判断部において、前記画素に対して前記書き込み動作が進行中であると判断された場合には、進行中の前記書き込み動作を継続し、進行中の前記書き込み動作が終了した後、新規の前記書き込み動作を開始する書き込み制御部と、前記領域に含まれる全画素について前記書き込み動作が終了した場合、当該領域に対応するアクセスフラグを、前記書き込み動作を不要とする状態に変更するフラグ状態変更部とを備えた電気光学装置の制御装置。前記複数の画素は複数行複数列で設けられ、前記画素の1行が一の前記領域であることを特徴とする請求項1に記載の電気光学装置の制御装置。前記複数の画素は複数行複数列で設けられ、前記画素の複数行が一の前記領域であることを特徴とする請求項1に記載の電気光学装置の制御装置。前記複数の画素は複数行複数列で設けられ、隣り合う2行以上且つ2列以上の画素のブロックが一の前記領域であることを特徴とする請求項1に記載の電気光学装置の制御装置。前記メモリーへ画像データが書き込まれた場合、前記複数の領域毎に設けられた各アクセスフラグを書き込み動作が必要である状態にすることを特徴とする請求項1乃至請求項4のいずれかに記載の電気光学装置の制御装置。複数の画素を含む表示部を備え、前記画素の表示状態を第1表示状態から第2表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われる電気光学装置であって、前記表示部は複数の領域を有し、前記領域内の画素への前記書き込み動作の要否を表すアクセスフラグを前記領域毎に記憶した記憶部から前記アクセスフラグを取得し、取得した前記アクセスフラグに対応する領域に含まれる画素に前記書き込み動作を行うか否かを前記アクセスフラグに基づいて判断する書き込み領域判断部と、前記書き込み領域判断部において書き込み動作を行うと判断された領域に含まれる画素について、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示部に表示される予定の画像を示す予定画像データとを比較し、新規の前記書き込み動作が必要な場合に、前記画素に対して前回の書き込み動作が進行中が否かを判断する書き込み状態判断部と、前記書き込み状態判断部において、前記画素に対する前記書き込み動作が進行中ではないと判断された場合には、前記画素に対して新規の前記書き込み動作を開始し、前記書き込み状態判断部において、前記画素に対して前記書き込み動作が進行中であると判断された場合には、進行中の前記書き込み動作を継続し、進行中の前記書き込み動作が終了した後、新規の前記書き込み動作を開始する書き込み制御部と、前記領域に含まれる全画素について前記書き込み動作が終了した場合、当該領域に対応するアクセスフラグを、前記書き込み動作を不要とする状態に変更するフラグ状態変更部とを備えた電気光学装置。請求項6に記載の電気光学装置を有することを特徴とする電子機器。特許文献1に開示されている装置においては、表示する画像について画素毎のデータを記憶するメモリーに画像データを書き込み、書き込まれたデータを読み出して画像を表示する。表示装置が画像を変更する際には、画素毎にメモリーにアクセスして画像を変更するが、表示装置においては、画素数が多くなるにつれてメモリーへのアクセス回数が多くなり、メモリーへのアクセス時に消費する電力が大きくなる。本発明は、上述した事情に鑑みてなされたものであり、その目的の一つは、画像を表示する際にメモリーへのアクセス回数を少なくし消費電力を抑えることである。上記目的を達成するために、本発明に係わる電気光学装置の制御装置は、複数の画素を含む表示部を備え、前記画素の表示状態を第1表示状態から第2表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われる電気光学装置の制御装置であって、前記表示部は複数の領域を有し、前記領域内の画素への前記書き込み動作の要否を表すアクセスフラグを前記領域毎に記憶した記憶部から前記アクセスフラグを取得し、取得した前記アクセスフラグに対応する領域に含まれる画素に前記書き込み動作を行うか否かを前記アクセスフラグに基づいて判断する書き込み領域判断部と、前記書き込み領域判断部において書き込み動作を行うと判断された領域に含まれる画素について、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示部に表示される予定の画像を示す予定画像データとを比較し、新規の前記書き込み動作が必要な場合に、前記画素に対して前回の書き込み動作が進行中が否かを判断する書き込み状態判断部と、前記書き込み状態判断部において、前記画素に対する前記書き込み動作が進行中ではないと判断された場合には、前記画素に対して新規の前記書き込み動作を開始し、前記書き込み状態判断部において、前記画素に対して前記書き込み動作が進行中であると判断された場合には、進行中の前記書き込み動作を継続し、進行中の前記書き込み動作が終了した後、新規の前記書き込み動作を開始する書き込み制御部と、前記領域に含まれる全画素について前記書き込み動作が終了した場合、当該領域に対応するアクセスフラグを、前記書き込み動作を不要とする状態に変更するフラグ状態変更部とを備える。本発明によれば、画像を表示する際にメモリーへのアクセス回数を少なくし消費電力を抑えられる。なお、前記制御装置においては、前記複数の画素は複数行複数列で設けられ、前記画素の1行が一の前記領域である構成としてもよい。この構成によれば、1行分の画素について書き込み動作が不要な場合、メモリーにおいて画素1行分のアクセスがされなくなるため、メモリーへのアクセス回数を少なくし消費電力を抑えられる。また、前記制御装置においては、前記複数の画素は複数行複数列で設けられ、前記画素の複数行が一の前記領域である構成としてもよい。この構成によれば、複数行分の画素について書き込み動作が不要な場合、メモリーにおいて複数行分のアクセスがされなくなるため、メモリーへのアクセス回数を少なくし消費電力を抑えられる。また、前記制御装置においては、前記複数の画素は複数行複数列で設けられ、隣り合う2行以上且つ2列以上の画素のブロックが一の前記領域である構成であってもよい。この構成によれば、複数行複数列の画素について書き込み動作が不要な場合、メモリーにおいて複数行複数列分のアクセスがされなくなるため、メモリーへのアクセス回数を少なくし消費電力を抑えられる。また、前記制御装置においては、前記メモリーへ画像データが書き込まれた場合、前記複数の領域毎に設けられた各アクセスフラグを書き込み動作が必要である状態にする構成としてもよい。この構成によれば、メモリーに画像データが書き込まれた場合にはアクセスフラグは書き込み動作が必要な状態に書き換えられるため、外部装置からメモリーへの画像データの書き込みの通知を受けなくても画像の書き込みを始めることができる。また上記目的を達成するために本発明に係る電気光学装置は、複数の画素を含む表示部を備え、前記画素の表示状態を第1表示状態から第2表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われる電気光学装置であって、前記表示部は複数の領域を有し、前記領域内の画素への前記書き込み動作の要否を表すアクセスフラグを前記領域毎に記憶した記憶部から前記アクセスフラグを取得し、取得した前記アクセスフラグに対応する領域に含まれる画素に前記書き込み動作を行うか否かを前記アクセスフラグに基づいて判断する書き込み領域判断部と、前記書き込み領域判断部において書き込み動作を行うと判断された領域に含まれる画素について、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示部に表示される予定の画像を示す予定画像データとを比較し、新規の前記書き込み動作が必要な場合に、前記画素に対して前回の書き込み動作が進行中が否かを判断する書き込み状態判断部と、前記書き込み状態判断部において、前記画素に対する前記書き込み動作が進行中ではないと判断された場合には、前記画素に対して新規の前記書き込み動作を開始し、前記書き込み状態判断部において、前記画素に対して前記書き込み動作が進行中であると判断された場合には、進行中の前記書き込み動作を継続し、進行中の前記書き込み動作が終了した後、新規の前記書き込み動作を開始する書き込み制御部と、前記領域に含まれる全画素について前記書き込み動作が終了した場合、当該領域に対応するアクセスフラグを、前記書き込み動作を不要とする状態に変更するフラグ状態変更部とを備える。本発明によれば、画像を表示する際にメモリーへのアクセス回数を少なくし消費電力を抑えられる。なお、本発明は、電気光学装置のみならず、当該電気光学装置を有する電子機器としても概念することができる。[実施形態]図1は、本発明の一実施形態に係る表示装置1000と電気光学装置1のハードウェア構成を示したブロック図である。表示装置1000は、画像を表示する装置であり、電気泳動方式の電気光学装置1、制御部2、VRAMVideoRAM3及び記憶部の一例であるRAMRandomAccessMemory4を備えている。また、電気光学装置1は、表示部10とコントローラー5を備えている。制御部2は、CPUCentralProcessingUnit、ROMReadOnlyMemory、RAM等を備えたマイクロコンピュータであり、表示装置1000の各部を制御する。また、制御部2は、VRAM3にアクセスし、表示領域100に表示させる画像を示す画像データをVRAM3に書き込む。コントローラー5は、表示部10の表示領域100に画像を表示させるための各種信号を表示部10の走査線駆動回路130とデータ線駆動回路140に供給するものである。コントローラー5は、電気光学装置1の制御装置に相当する。なお、制御部2とコントローラー5を合わせた部分を電気光学装置1の制御装置と定義することもできる。あるいは、制御部2、コントローラー5、VRAM3およびRAM4の全体を、電気光学装置1の制御装置と定義することもできる。VRAM3は、制御部2により書き込まれた画像データを記憶するメモリーである。VRAM3は、後述するm行×n列で配列された画素110毎に記憶領域を有している。画像データは、各画素110の階調を表すデータを含んでおり、一の画素110の階調を表すデータは、当該画素に対応する一の記憶領域に記憶される。VRAM3に書き込まれた画像データは、コントローラー5により読み出される。RAM4は、表示領域100に画像を表示させるために用いられる各種データを記憶するメモリーであり、書込データ記憶領域6と予定画像データ記憶領域7が設けられている。表示領域100では、複数の走査線112が図において行X方向に沿って設けられ、複数のデータ線114が、列Y方向に沿って、かつ、各走査線112と互いに電気的に絶縁を保つように設けられている。そして、画素110が各走査線112と各データ線114との交差に対応して、それぞれ設けられている。便宜的に走査線112の行数をmとし、データ線114の列数をnとしたとき、画素110は、縦m行×横n列でマトリクス状に配列して表示領域100を構成することになる。図2は、表示領域100の断面を示した図である。表示領域100は、図2に示したように大別して第1基板101、電気泳動層102および第2基板103によって構成されている。第1基板101は、絶縁性及び可撓性を有する基板101a上に回路の層が形成された基板である。基板101aは、本実施形態においてはポリカーボネートで形成されている。なお、基板101aとしては、ポリカーボネートに限定されることなく、軽量性、可撓性、弾性及び絶縁性を有する樹脂材料を用いることができる。また、基板101aは、可撓性を持たないガラスで形成されていてもよい。基板101aの表面には、接着層101bが設けられ、接着層101bの表面には回路層101cが積層されている。回路層101cは、行方向に配列された複数の走査線112と、列方向に配列された複数のデータ線114を有している。また、回路層101cは、走査線112とデータ線114との交差のそれぞれに対応して、画素電極101dを有している。電気泳動層102は、バインダー102bと、バインダー102bによって固定された複数のマイクロカプセル102aで構成されており、画素電極101d上に形成されている。なお、マイクロカプセル102aと画素電極101dとの間には、接着剤により形成された接着層を設けてもよい。バインダー102bとしては、マイクロカプセル102aとの親和性が良好で電極との密着性が優れ、且つ絶縁性を有するものであれば特に制限はない。マイクロカプセル102a内には、分散媒と電気泳動粒子が格納されている。マイクロカプセル102aを構成する材料としては、アラビアゴムゼラチン系の化合物やウレタン系の化合物等の柔軟性を有するものを用いるのが好ましい。分散媒としては、水、アルコール系溶媒メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど、エステル類酢酸エチル、酢酸ブチルなど、ケトン類アセトン、メチルエチルケトン、メチルイソブチルケトンなど、脂肪族炭化水素ぺンタン、ヘキサン、オクタンなど、脂環式炭化水素シクロへキサン、メチルシクロへキサンなど、芳香族炭化水素ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど、ハロゲン化炭化水素塩化メチレン、クロロホルム、四塩化炭素、1,2-ジクロロエタンなど、カルボン酸塩などのいずれかを用いることができ、また、分散媒は、その他の油類であってもよい。また、これらの物質は単独又は混合して分散媒に用いることができ、さらに界面活性剤などを配合して分散媒としてもよい。電気泳動粒子は、分散媒中で電界によって移動する性質を有する粒子高分子あるいはコロイドである。本実施形態においては白の電気泳動粒子と黒の電気泳動粒子がマイクロカプセル102a内に格納されている。黒の電気泳動粒子は、例えば、アニリンブラックやカーボンブラック等の黒色顔料からなる粒子であり、本実施形態では正に帯電されている。白の電気泳動粒子は、例えば、二酸化チタンや酸化アルミニウム等の白色顔料からなる粒子であり、本実施形態では負に帯電されている。第2基板103は、フィルム103aと、フィルム103aの下面に形成された透明な共通電極層103b第2電極で構成されている。フィルム103aは、電気泳動層102の封止及び保護の役割を担うものであり、例えばポリエチレンテレフタレートのフィルムである。フィルム103aは、透明で絶縁性を有している。共通電極層103bは、例えば、酸化インジウム膜ITO膜などの透明な導電膜で構成されている。図3は、画素110の等価回路を示した図である。なお、本実施形態では、各走査線112を区別するために、図1に示した走査線112を上から順に1、2、3、、m-1、m行目という呼び方をする場合がある。また同様に、各データ線114を区別するために、図1に示したデータ線114を左から順に1、2、3、、n-1、n列目という呼び方をする場合がある。図3においては、i行目の走査線112とj列目のデータ線114との交差に対応した画素110の等価回路を示している。他のデータ線114と走査線112との交差に対応した画素110も構成は図に示した構成と同じであるため、ここでは、代表してi行目のデータ線114とj列目の走査線112との交差に対応した画素110の等価回路について説明し、他の画素110の等価回路については説明を省略する。図3に示したように、各画素110は、nチャネル型の薄膜トランジスターthinfilmtransistor:以下単にTFTと略称する110aと、表示素子110bと、補助容量110cとを有する。画素110において、TFT110aのゲート電極はi行目の走査線112に接続される一方、そのソース電極はj列目のデータ線114に接続され、そのドレイン電極は、表示素子110bの一端である画素電極101dと補助容量110cの一端とにそれぞれ接続されている。補助容量110cは、回路層101cに形成された一対の電極によって誘電体層を挟持した構成である。補助容量110cの他端の電極は、各画素にわたって共通の電圧にされている。画素電極101dは、共通電極層103bと対向し、画素電極101dと共通電極層103bとの間には電気泳動層102が挟まれている。このため、表示素子110bは、等価回路でみたときに、画素電極101dと共通電極層103bとで、電気泳動層102を挟持した容量になる。そして、表示素子110bは、両電極間の電圧を保持記憶するとともに、この保持した電圧によって生じる電界方向にしたがって表示を行うことになる。なお、本実施形態においては、図示省略した外部回路によって、各画素110の補助容量110cの他端の電極と、共通電極層103bの電圧は、共通の電圧Vcomが印加される。図1に戻り、走査線駆動回路130は、表示領域100の各走査線112と接続されている。走査線駆動回路130は、コントローラー5による制御にしたがって、走査線112を1、2、、m行目という順番で選択し、選択した走査線112に対してハイHighレベルの信号を供給し、選択されていない他の走査線112に対しローLowレベルの信号を供給するものである。データ線駆動回路140は、表示領域の各データ線114と接続されており、選択された走査線112に接続されている画素110の1行分の表示内容に応じて各列のデータ線114にデータ信号をそれぞれ供給するものである。走査線駆動回路130が1行目の走査線112を選択してからm行目の走査線112の選択が終了するまでの期間以下、フレーム期間又は単にフレームと称するにおいて各走査線112は一回づつ選択され、各画素110には1フレームに一回づつデータ信号が供給される。走査線112がハイレベルとなると、当該走査線112にゲートが接続されたTFT110aがオン状態になり、画素電極101dがデータ線114に接続される。走査線112がハイレベルであるときにデータ線114にデータ信号を供給すると、当該データ信号は、オン状態になったTFT110aを介して画素電極101dに印加される。走査線112がローレベルになると、TFT110aはオフ状態になるが、データ信号によって画素電極101dに印加された電圧は、補助容量110cに蓄積され、画素電極101dの電位及び共通電極層103bの電位との電位差電圧に応じて電気泳動粒子が移動する。例えば、共通電極層103bの電位Vcomに対して画素電極101dの電位が15Vである場合、負に帯電している白の電気泳動粒子が画素電極101d側に移動し、正に帯電している黒の電気泳動粒子が共通電極層103b側に移動して画素110は黒の表示となる。また、共通電極層103bの電位Vcomに対して画素電極101dの電位が-15Vである場合、正に帯電している黒の電気泳動粒子が画素電極101d側に移動し、負に帯電している白の電気泳動粒子が共通電極層103b側に移動して画素110は白の表示となる。なお、本実施形態においては、各画素110の表示状態を白低濃度から黒高濃度又は黒から白へ変化させる際には、1フレームだけ画素110へデータ信号を供給して表示状態を変化させるのではなく、複数フレームに渡って画素110へデータ信号を供給する書き込み動作により表示状態を変化させる。これは、表示状態を白から黒へ変化させるに際し、1フレームだけ電気泳動粒子に電位差を与えても黒の電気泳動粒子が完全には表示側に移動しきらず、表示状態が完全な黒とはならないためである。このことは、表示状態を黒から白へ変化させる場合の白の電気泳動粒子についても同様である。よって、例えば、画素110の表示状態を白から黒へ変化させる場合、画素110に黒を表示させるためのデータ信号が複数フレームに渡って画素110へ供給され、画素110の表示状態を黒から白へ変化させる場合には、画素に白を表示させるためのデータ信号が複数フレームに渡って画素110へ供給される。また本実施形態においては、1フレーム内である画素110の画素電極101dを共通電極層103bに対して電位が高くなる正極とし、同じフレーム内で他の画素110の画素電極101dを共通電極層103bに対して電位が低くなる負極とすることができる。つまり、1フレーム内で共通電極層103bに対して正極と負極の両方の極を選択できる駆動以下、両極駆動というとなっている。より詳しくは、1フレーム内において、階調を高濃度側に変更する画素110の画素電極101dは正極とし、階調を低濃度側に変更する画素110の画素電極101dは負極とする。なお、黒の電気泳動粒子が負に帯電し、白の電気泳動粒子が正に帯電している場合には、階調を高濃度側に変更する画素110の画素電極101dは負極とし、階調を低濃度側に変更する画素110の画素電極101dは正極とすればよい。次に、コントローラー5の構成について説明する。図4は、コントローラー5において実現する機能を示したブロック図である。コントローラー5においては、書き換え判断部501、書込状態判断部502、書込制御部503、データ更新部504、予定画像更新部505、書き込み領域判断部506、およびフラグ状態変更部507が実現する。なお、これらの各ブロックは、ハードウェアにより実現されてもよく、コントローラー5にCPUを設け、このCPUでプログラムを実行することにより各ブロックが実現されるようにしてもよい。書き換え判断部501は、VRAM3に記憶されている画像データと、予定画像データ記憶領域7に記憶されている画像データとを比較し、両者が異なるか否か判断するブロックである。書込状態判断部502は、書込データ記憶領域6に記憶されているデータを参照し、画素を黒から白または白から黒へ変化させるための書き換え動作書き込み動作が進行中か否か判断するブロックである。なお、書込データ記憶領域6には、各画素について黒から白へ表示状態を変更する動作が進行中であるか否かを示すデータ第1書込データを記憶する白書込データ記憶領域6Aと、各画素について白から黒へ表示状態を変更する動作が進行中であるか否かを示すデータ第2書込データを記憶する黒書込データ記憶領域6Bとが設けられている。また書込データ記憶領域6には、m行×n列の画素110の各行についてフラグ記憶領域6Cが設けられている。フラグ記憶領域6Cには、m行×n列の画素110の各行に対応して記憶領域が設けられている。この各記憶領域には、画素電極101dと共通電極層103bとの間に電位差を発生させる必要のある画素110が存在するか否かを示す書き込み動作の要否を表すアクセスフラグが記憶される。書込制御部503は、画素電極101dに対してデータ信号が供給されるように走査線駆動回路130とデータ線駆動回路140を制御するブロックである。データ更新部504は、白書込データ記憶領域6Aと黒書込データ記憶領域6Bにデータを書き込むブロックである。予定画像更新部505は、予定画像データ記憶領域7に記憶されている画像データをVRAM3に記憶されている画像データで上書きするブロックである。書き込み領域判断部506は、アクセスフラグをRAM4記憶部から取得し、アクセスフラグに対応する行領域に含まれる画素に対して書き換え動作を行うか否か判断するブロックである。フラグ状態変更部507は、アクセスフラグに対応する行領域の全画素について書き換え動作が終了した場合、当該領域に対応するアクセスフラグを0に変更するブロックである。次に、表示装置1000の動作について図5~図22を用いて説明する。なお、図7~図22においては、画像Aは、表示領域100において表示されている画像を示している。また、画素Pijは、一つの画素110を表している。ここで、添字のiは、行列に配置された画素110の行番号を表し、jは、列番号を表しており、以下、画素110を特定して説明する場合、例えば1行1列目の画素110は画素P11と称する。なお、画像Aにおいては、各画素110について階調を容易に理解できるように黒から白までの8段階の階調を0から7までの数字で示しているが実際にはこの数字は表示されない。また、表示領域100においては、画素110はm行n列で存在するが、図面が繁雑になるのを防ぐために、図7~図22においては、画素110の配列を4行4列とし、4行4列の画素P11~P44について図示している。また、図7~図22においては、VRAM3において画素P11~P44に対応する記憶領域Aijの内容、予定画像データ記憶領域7において画素P11~P44に対応する記憶領域Bijの内容、白書込データ記憶領域6Aにおいて画素P11~P44に対応する記憶領域Cijの内容、黒書込データ記憶領域6Bにおいて画素P11~P44に対応する記憶領域Dijの内容、およびフラグ記憶領域6Cにおいて1行目から4行目に対応する記憶領域Eiの内容を図示している。なお、各記憶領域の添字のi及びjは、行列に配置された記憶領域の行番号を表し、jは、列番号を表している。例えば、記憶領域を特定して説明する場合、例えば1行1列目の記憶領域Aijは記憶領域A11と称する。VRAM3の記憶領域A11~A44には、表示領域100に表示する画像の各画素の階調が記憶され、予定画像データ記憶領域7の記憶領域B11~B44には、表示領域100に表示させる予定の画像について各画素の階調が記憶される。白書込データ記憶領域6Aの記憶領域C11~C44には、画素P11~P44を白にするまでに必要な電圧の印加回数が第1書込データとして記憶され、黒書込データ記憶領域6Bの記憶領域D11~D44には、画素P11~P44を黒にするまでに必要な電圧の印加回数が第2書込データとして記憶される。なお、第1書込データ及び第2書込データは、0でなければ画素に対する書き換え動作が進行中であることを表し、0であれば画素に対する書き換え動作が終了していることを表す。また、フラグ記憶領域6Cの記憶領域E1~E4には、画素110の各行において画素電極101dと共通電極層103bとの間に電位差を発生させる必要のある画素110が存在するか否かを示すアクセスフラグが記憶される。例えば、1行目の画素110において、画素110の表示状態を変更するために画素電極101dと共通電極層103bとの間に電位差を発生させる必要のある画素110がある場合、記憶領域E1に記憶されるアクセスフラグの内容は1となり、電位差を発生させる必要のある画素110がない場合には記憶領域E1に記憶されるアクセスフラグの内容は0となる。図5,6は、コントローラー5が行う処理の流れを示したフローチャートである。コントローラー5は、図5に示したように、制御部2からVRAM3への画像データの書き込みを監視し、VRAM3への画像データの書き込みがあった場合ステップSA1でYES、記憶領域Eiの全領域についてアクセスフラグの内容を1にするステップSA2。また、コントローラー5は、図5の処理とは別に図6に示した処理を実行する。まずコントローラー5は、loop1の繰り返し処理において増加させる変数iの値を初期化して1にするステップSB1。なお、loop1の繰り返し処理は、走査線112の数m本と同じ回数が繰り返される。次にコントローラー5は、変数iで特定される記憶領域Eiに記憶されているアクセスフラグが1であるか判断する。ここで記憶領域Eiのアクセスフラグが0である場合ステップSB2でNO、loop2の繰り返し処理を行わず、変数iに1を加算して再度ステップSB2の処理を行う。一方、コントローラー5は、記憶領域Eiのアクセスフラグが1である場合ステップSB2でYES、記憶領域Eiのアクセスフラグを0にするステップSB3。次にコントローラー5は、loop2の繰り返し処理において増加させる変数jの値を初期化して1にしステップSB4、記憶領域Cijの第1書込データと記憶領域Dijの第2書込データの両方が0であるか判断するステップSB5。なお、loop2の繰り返し処理は、データ線114の本数n本と同じ回数が繰り返される。コントローラー5は、記憶領域Cijの第1書込データと記憶領域Dijの第2書込データの両方が0である場合にはステップSB5でYES、ステップSB6へ移行し、第1書込データと第2書込データの一方が0以外である場合にはステップSB5でNO、ステップSB10へ移行する。コントローラー5は、ステップSB5でNOと判断すると、記憶領域Eiのアクセスフラグを1にするステップSB10。またコントローラー5は、記憶領域Cijに記憶されている第1書込データと記憶領域Dijに記憶されている第2書込データのうち値が0以外のデータから1を減算するステップSB11。なお、値が0となっている第1書込データ又は第2書込データについては1を減算しない。またコントローラー5は、ステップSB5でYESと判断すると、記憶領域Aijに記憶されているデータと、記憶領域Bijに記憶されているデータとを比較する。ここで、コントローラー5は、両者が異なっている場合にはステップSB6でNO、画素Pijを新たに表示状態を変更する画素として特定し、特定した画素Pijに係るデータを更新する。具体的には、コントローラー5は、画素Pijの階調を記憶領域Aijの階調に変更するまでに必要な画素への電圧の印加回数を書込データ記憶領域6に書き込むステップSB7。また、コントローラー5は、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きしステップSB8、記憶領域Eiのアクセスフラグを1にするステップSB9。コントローラー5は、ステップSB12において変数jの値がnデータ線114の数であるか判断する。ここで、変数jの値がn未満である場合にはステップSB4へ処理の流れを戻して変数jに1を加算する。コントローラー5は、ステップSB12において変数jの値がnであった場合、loop2の処理を終了し、ステップSB13において変数iの値がm走査線112の数であるか判断する。コントローラー5は、変数iの値がm未満である場合にはステップSB1へ処理の流れを戻して変数iに1を加算する。コントローラー5は、変数iの値がmである場合、loop1の処理を終了し、走査線駆動回路130とデータ線駆動回路140を制御し、全ての画素110へデータ信号を供給するステップSB14。コントローラー5は、ステップSB14の処理が終了すると処理の流れをステップSB1に戻す。次に、図7~図22を参照し、VRAM3に画像データが書き込まれてから画像データの画像が表示領域100に表示されるまでの表示領域100における表示の変化、VRAM3の内容の変化、予定画像データ記憶領域7の内容の変化、書込データ記憶領域6の内容の変化について説明する。表示領域100の表示と、VRAM3、書込データ記憶領域6及び予定画像データ記憶領域7の状態が図7の状態となっている時に制御部2がVRAM3に画像データを書き込むと、画像データに応じてVRAM3の状態が図8に示した状態となり、図5に示した処理によってフラグ記憶領域6Cの状態が図8の状態となる。ここで、図6の処理においてステップSB1の処理により、変数iが1であると、記憶領域E1のアクセスフラグが1であるため、ステップSB2においてYESと判断され、ステップSB3で記憶領域E1のアクセスフラグが0にされる。次に図8の状態で変数iと変数jが1であると、ステップSB5でYESと判断され、ステップSB6でNOと判断される。記憶領域B11の内容が黒を表し、記憶領域A11の内容が白を表しているため、画素P11を黒から白に変更することとなり、ステップSB7で記憶領域C11に7が書き込まれ、ステップSB8で記憶領域B11に記憶領域A11の内容が書き込まれ、ステップSB9で記憶領域E1のアクセスフラグが1となって図9に示した状態となる。次に、変数jが2となると、ステップSB5でYESと判断され、ステップSB6でNOと判断される。すると、ステップSB7からステップSB9の処理が行われて図10に示した状態となる。この後、図6に示した処理が進められて変数iが3で変数jが3となると、ステップSB5でYESと判断され、ステップSB6でNOと判断される。記憶領域B33の内容が白を表し、記憶領域A11の内容が黒を表しているため、画素P11を白から黒に変更することとなり、ステップSB7で記憶領域D11に7が書き込まれ、ステップSB8で記憶領域B11に記憶領域A11の内容が書き込まれ、ステップSB9で記憶領域E3のアクセスフラグが1となる。また変数iと変数jが4になると、図11に示したように予定画像データ記憶領域7の内容はVRAM3の内容と同じとなる。また、白書込データ記憶領域6Aにおいては、記憶領域C11,C12,C21,C22に7が書き込まれ、黒書込データ記憶領域6Bにおいては、記憶領域D33,D34,D43,D44に7が書き込まれた状態となる。また、記憶領域E1~E4のアクセスフラグが1となる。loop1の繰り返し処理が終了すると、ステップSB14の処理が行われる。コントローラー5は、白書込データ記憶領域6A、黒書込データ記憶領域6Bを参照してデータ線駆動回路140を制御する。コントローラー5が走査線駆動回路130とデータ線駆動回路140を制御すると、例えば、記憶領域C11の内容は0以外であるため、1行目の走査線112が選択された時に画素電極101dの電位が共通電極層103bの電位Vcomに対して-15Vとなるように1列目のデータ線114に電圧が印加される。また、画素P12,P21,P22においても、記憶領域C12,C21,C22の内容が0以外であるため、走査線112が選択された時に画素電極101dの電位が共通電極層103bの電位Vcomに対して-15Vとなるようにデータ線114に電圧が印加される。また、記憶領域D33の内容が0以外であるため、3行目の走査線112が選択された時に画素電極101dの電位が共通電極層103bの電位Vcomに対して15Vとなるように3列目のデータ線114に電圧が印加される。また、画素P34,P43,P44においても、記憶領域D34,D43,D44の内容が0以外であるため、走査線112が選択された時に画素電極101dの電位が共通電極層103bの電位Vcomに対して15Vとなるようにデータ線114に電圧が印加される。なお、他の画素については、白書込データ記憶領域6Aにおいて対応する記憶領域の内容が0であり、且つ黒書込データ記憶領域6Bにおいて対応する記憶領域の内容が0であるため、走査線112が選択された時に画素電極101dの電位と共通電極層103bの電位Vcomとの差が0Vとなるようにデータ線114に電圧が印加される。このようにデータ線114に電圧が印加されると、画素において白粒子と黒粒子が移動して表示領域100の表示は図12に示した状態となる。コントローラー5は、ステップSB14の処理が終了すると処理の流れをステップSB1へ戻す。図12の状態でステップSB2において変数iが1であると、ステップSB2においてYESと判断され、ステップSB3で記憶領域E1のアクセスフラグが0にされる。次に図12の状態で変数iと変数jが1であると、記憶領域C11が0ではないため、ステップSB5でNOと判断され、ステップSB10で記憶領域E1のアクセスフラグが1にされる。次に、ステップSB11にて記憶領域C11に書き込まれている値から1が減算され、記憶領域C11の内容は6となる。次に変数jが2となると、ステップSB5でNOと判断され、記憶領域C12に書き込まれている値から1が減算され、記憶領域C12の内容は6となる。この後、画素P44まで選択されると、図13に示したように記憶領域C11,C12,C21,C22の内容が6となり、記憶領域D33,D34,D43,D44の内容が6となる。図14は、図13に示した状態から2回目のステップSB14の処理が行われた直後の状態を示した図である。ここで、図15に示したようにVRAM3の内容が書き換えられた場合について考える。制御部2がVRAM3に画像データを書き込むと、図5に示した処理によってフラグ記憶領域6Cの全てのアクセスフラグが1となる。次に、図15の状態で変数iが2となり変数jが1となると、ステップSB5でNOと判断されてステップSB11で記憶領域C21に書き込まれている値から1が減算され、記憶領域C21の内容は4となる。一方、変数iが2で変数jが3となると、ステップSB5でYESと判断され、ステップSB6でNOと判断される。記憶領域B23の内容が白を表し、記憶領域A23の内容が黒を表しているため、画素P23を白から黒に変更することとなり、ステップSB7で、記憶領域D23に7が書き込まれ、ステップSB8で記憶領域B23に記憶領域A23の内容が書き込まれる。このように、VRAM3の内容が白から黒に書き換えられても、白への書き換えが進行中の画素P21については白への書き換えが進められ、書き換えが行われていない画素P23については黒書込データ記憶領域6Bに第2書込データが記憶される。また、図15の状態で変数iが4、変数jが3となると、ステップSB5でNOと判断されてステップSB11で記憶領域D43に書き込まれている値から1が減算され、記憶領域D43の内容は4となる。このように、VRAM3の内容が黒から白に書き換えられても、黒への書き換えが進行中の画素P43については書き換えが進められる。この後、loop1の処理が終了すると、VRAM3と各記憶領域の状態は図16に示した状態となる。また、図16に示した状態からステップSB14の処理が行われると表示領域100の状態は、図17に示した状態となり、VRAM3で内容が書き換えられた部分に対応する画素について、書き換えが進行中の画素については進行中の書き換えが進められ、書き換えが行われていなかった画素については新たに画素の書き換えが開始される。さらに処理が進められると、先に書き換えが開始された画素について第1書込データと第2書込データの値が0になり、各記憶領域と表示領域100の表示は図18に示した状態となる。この後、ステップSB1に処理の流れが戻り、変数iが1である時には、ステップSB3で記憶領域E1のアクセスフラグが0にされる。また、変数iが1である時にloop2の処理が行われると、記憶領域C11~C14と記憶領域D11~D14は0であり、記憶領域A11~A14と記憶領域B11~B14は同じ値であるため、ステップSB5とステップSB6でYESと判断され、記憶領域E1は0のままとなる。また、変数iが2となり変数jが1となると、ステップSB5でYESと判断されてステップSB6でNOと判断される。これにより、ステップSB7で記憶領域D21に7が書き込まれ、ステップSB8で記憶領域B21に記憶領域A21の内容が書き込まれ、ステップSB9で記憶領域E2のアクセスフラグが1にされる。また、変数iが4となり変数jが1となると、ステップSB5でYESと判断されてステップSB6でNOと判断される。これにより、ステップSB7で記憶領域C41に7が書き込まれ、ステップSB8で記憶領域B41に記憶領域A41の内容が書き込まれ、ステップSB9で記憶領域E4のアクセスフラグが1にされる。この後、loop1の処理が終了するまで処理が行われると、各記憶領域の内容は図19に示した状態となり、ステップSB14の処理が行われると図20に示した状態となる。次に処理の流れがステップSB1に戻り、ステップSB2において変数iが1であると、記憶領域E1のアクセスフラグが0であるため、ステップSB2でNOと判断される。ステップSB2でNOと判断されると、loop2の処理が行われずに変数iの値が1だけ増加する。ここで、loop2の処理が行われないと1行目の画素110に対応する各記憶領域については、ステップSB5やステップSB6の判断を行うためのコントローラー5からのVRAM3やRAM4へのアクセスがされない。例えば、画素の列が数百列の表示領域の場合、ステップSB2の処理がない場合と比較すると数百回分のアクセスをしないこととなるため、消費電力を抑えられる。この後、処理が進められると、記憶領域の内容が図21の状態となり、ここでステップSB14の処理が行われると、表示領域100の状態は、図21に示した状態となって画素P23,P24,P31,P32の書き換えが終了する。また、さらに処理が進められると、画素P21,P22,P43,P44の書き換えが進められ、最終的には図22に示した状態となる。本実施形態によれば、先に書き換えが開始された領域と新たに書き換えを行う領域とが重なっても、新たに書き換えを開始する時に書き換えが進行中でなかった部分については、書き換えが直ぐに開始されるのでユーザーには表示速度が早く感じられることとなる。また、本実施形態によれば、画像の書き換え中で表示が変更されない行については、VRAM3やRAM4において当該行の表示に係わるデータを記憶した記憶領域へのアクセスが行われないため、消費電力を抑えることができる。[電子機器]次に、上述した実施形態に係る電気光学装置1を適用した電子機器の例について説明する。図23は、当該電気光学装置1を用いた電子ブックリーダーの外観を示した図である。電子ブックリーダー2000は、板状のフレーム2001と、ボタン9A~9Fと、上述した実施形態に係る電気光学装置1、制御部2、VRAM3およびRAM4を備えている。電子ブックリーダー2000においては表示領域100が露出している。電子ブックリーダー2000においては、電子書籍の内容が表示領域100に表示され、ボタン9A~9Fを操作することにより電子書籍のページがめくられる。なお、このほかにも、上述した実施形態に係る電気光学装置1が適用可能な電子機器としては、時計や、電子ペーパー、電子手帳、電卓、携帯電話機等などが挙げられる。[変形例]以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態及び以下の変形例は、各々を組み合わせてもよい。本発明においては、ステップSB14においてデータ線駆動回路140を制御する際にもフラグ記憶領域6Cを参照し、アクセスフラグが0である場合には、白書込データ記憶領域6Aと黒書込データ記憶領域6Bにアクセスしないようにしてもよい。例えば、記憶領域E1のアクセスフラグが0である場合、1行目の画素においては画素電極101dと共通電極層103bとの間に電位差を発生させないことを表しているため、白書込データ記憶領域6Aと黒書込データ記憶領域6Bにアクセスせず、1行目の走査線112を選択する時に共通電極層103bの電位Vcomとの電位差が0Vとなるように各データ線114に対してデータ信号を供給する。この構成によれば、データ線駆動回路140を制御する際にもRAM4へのアクセスが減るため消費電力を抑えることができる。本発明においては、制御部2がVRAM3へ画像データを書き込む際に、表示状態が変更される領域をコントローラー5へ通知し、コントローラー5は、この通知された領域に関係する画素の行に対応した記憶領域Eiについてアクセスフラグの内容を1にするようにしてもよい。上述した実施形態においては、フラグ記憶領域6Cには、m行×n列の画素110の各行に対応して記憶領域が設けられているが、フラグ記憶領域6Cの構成は、この構成に限定されるものではない。例えば、図24に示したように、フラグ記憶領域6Cにおいて記憶領域Ekを設け、1行目と2行目に対して1の記憶領域を設け、3行目と4行目に対して1の記憶領域を設けるというように、画素110の複数行毎に記憶領域Ekを設ける構成としてもよい。図24に示したフラグ記憶領域6Cにおいては、記憶領域E1が1行目と2行目の画素に対応し、記憶領域E2が3行目と4行目の画素に対応する。この構成においては、図6に示した処理からステップSB2、ステップSB3、ステップSB9およびステップSB10の処理を削除する。また、フラグ記憶領域6Cの内容を更新するために、ステップSB14処理を実行する前に図25に示した処理を実行してフラグ記憶領域6Cの各記憶領域のデータの更新を行い、ステップSB14においては、上述した変形例のように走査線駆動回路130とデータ線駆動回路140を制御する際にもフラグ記憶領域6Cを参照し、アクセスフラグが0である場合には白書込データ記憶領域6Aと黒書込データ記憶領域6Bにアクセスしないようにする。図25の処理においては、loop3の処理により変数kを増加させていく。そして、記憶領域Ekに対応する記憶領域Cijと記憶領域Dijが全て0でない場合ステップSC2でNO、記憶領域Ekのアクセスフラグを0にする。例えば、k=1である場合、記憶領域C11~C14、記憶領域C21~C24、記憶領域D11~D14および記憶領域D21~D24の値のいずれかが0以外である場合、記憶領域E1のアクセスフラグを1にする。また、ステップSC2でYESと判断されると、記憶領域Ekに対応する記憶領域Cijと記憶領域Dijの内容が一致している場合ステップSC4でYES、記憶領域Ekのアクセスフラグを0にする。例えば、k=1である場合、記憶領域A11~A14の各々の内容と記憶領域B11~B14の各々の内容が一致し、記憶領域A21~A24の各々の内容と記憶領域B21~B24の各々の内容が一致した場合、記憶領域E1のアクセスフラグを0にする。一方、ステップSC4でNOと判断された場合、記憶領域E1のアクセスフラグが1にされる。なお、フラグ記憶領域6Cにおいて画素110の2行毎に一の記憶領域を設けるのではなく、3行毎や4行毎といったように、2行毎に限定されず複数行毎に記憶領域を設ける構成であってもよい。この構成においても、ステップSB14でデータ線駆動回路140を制御する時にRAM4へのアクセスを減らすことができるため消費電力を抑えることができる。また、フラグ記憶領域6Cにおいては、画素110の行毎に一の記憶領域を設けるのではなく、図26に示したように、行方向に2行と列方向に2列の計4つの画素110に対して1の記憶領域Exyを設ける構成としてもよい。図26に示したフラグ記憶領域6Cにおいては、例えば記憶領域E11が画素P11,P12,P21,P22に対応し、記憶領域E12が画素P13,P14,P23,P24に対応する。この構成においては、図6に示した処理からステップSB2、ステップSB3、ステップSB9およびステップSB10の処理を削除する。また、フラグ記憶領域6Cの内容を更新するために、ステップSB14処理を実行する前に図27に示した処理を実行してフラグ記憶領域6Cの各記憶領域のデータの更新を行う。図27の処理においては、loop5とloop6の処理により変数xと変数yを増加させていく。そして、記憶領域Exyに対応する記憶領域Cijと記憶領域Dijが全て0でない場合ステップSD3でNO、記憶領域Exyのアクセスフラグを1にする。例えば、x=1でy=1である場合、記憶領域C11,C12,C21,C22と、記憶領域D11,D12,D21,D22の値のいずれかが0以外である場合、記憶領域E11のアクセスフラグを1にする。また、ステップSD3でYESと判断された場合、記憶領域Exyに対応する記憶領域Cijと記憶領域Dijの内容が一致している場合にはステップSD5でYES、記憶領域Exyのアクセスフラグを0にする。例えば、x=1でy=1である場合、記憶領域A11と記憶領域B11、記憶領域A12と記憶領域B12、記憶領域A21と記憶領域B21、記憶領域A22と記憶領域B22が一致した場合、記憶領域E11のアクセスフラグを0にする。なお、ステップSD5でNOと判断された場合、記憶領域Exyのアクセスフラグが1にされる。この構成においても、ステップSB14でデータ線駆動回路140を制御する時にRAM4へのアクセスを減らすことができるため消費電力を抑えることができる。上述した実施形態においては、電気光学装置として電気泳動層102を有するものを例に説明したが、これに限定する趣旨ではない。電気光学装置は、画素の表示状態を第1表示状態から第2表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われるものであればどのようなものであってもよく、例えば電子粉流体を用いた電気光学装置であってもよい。"