相変化材料からなる記録部と、シリコン半導体層からなる回路部とを少なくとも含む相変化メモリ素子を有する半導体記憶装置であって、前記記録部と前記回路部とが中間層を介して電気的に接続されており、前記中間層は、前記相変化材料を構成する元素の少なくとも一種とシリコンとを含有することを特徴とする半導体記憶装置。前記相変化材料は、Ge、SbおよびTeを含み、前記中間層は、Si-Sb、Si-Te、Si-Geの少なくとも一種を含むことを特徴とする請求項1記載の半導体記憶装置。前記相変化材料は、さらに、Sn、Biの少なくとも一種を含み、前記中間層は、Si-Sn、Si-Biの少なくとも一種を含むことを特徴とする請求項2記載の半導体記憶装置。前記中間層は、さらに、Si-Ag、Si-Mo、Si-V、Si-Ti、Si-Co、Si-Mn、Si-Mg、Si-In、Si-Cr、Si-Zr、Si-Hf、Si-ZrO2、Si-SiO2、Si-TiO2の少なくとも一種を含むことを特徴とする請求項2または3記載の半導体記憶装置。前記回路部には、前記シリコン半導体層からなる配線、トランジスタまたはダイオードが形成されていることを特徴とする請求項1記載の半導体記憶装置。前記中間層のシリコン含有率は、前記記録部との界面から前記回路部との界面に向かって沿って次第に高くなっていることを特徴とする請求項1記載の半導体記憶装置。前記中間層の膜厚は、10nmであることを特徴とする請求項1記載の半導体記憶装置。前述したように、従来の相変化メモリは、記録層である相変化膜に隣接してTiN等からなるヒータと、TiSiN、W、AlTiN等からなる電極とが配置される。これらの材料の電気伝導機構は、金属と同じように自由電子伝導によるものと考えてよいので、以下では、これらの材料を金属系材料と呼ぶこともある。一方、特許文献1にも記載されているように、データの書き換えや読み出しを行うためには、電流スイッチとしてのトランジスタが必須である。このトランジスタは、半導体材料であるSiを用いて形成される。Si、もしくは不純物ドーパントが添加されたSiの電気伝導機構は、よく知られている半導体のキャリアによるものである。相変化メモリに対しては、大容量化と共に低コスト化が望まれる。相変化メモリにはSi製の電流スイッチが不可欠であることを考慮すると、電極材料にSi系材料を用いることができれば、使用する材料種の削減と製造プロセスの簡素化とが実現できるので、相変化メモリの低コスト化の点で望ましい。よく知られているように、半導体材料であるSiを異種物質に接合すると、伝導機構の差異に応じて、両者の界面に接触抵抗が生じる。Siと接合する物質が金属系材料である場合にはショットキー接合が形成されるが、これも実効的に電気抵抗を大きくする事象であるため、以下ではショットキー接合の成分を含めて接触抵抗と呼ぶことにする。Siと金属との接触抵抗を低減するためには、特許文献4にも記載されているように、金属シリサイドを形成する方法が広く用いられる。また、相変化メモリの低コスト化を図るためには、Siトランジスタと記録層相変化膜との間に形成されるヒータおよび電極の構造を簡素化することも有効である。最も簡素な素子構造は、SiとGe-Sb-Te材料に代表される相変化材料とを直接接合するものである。しかしながら、Siと相変化材料とを直接接合した場合の接触抵抗については、前記の先行技術文献を含めて未だ明らかにされてはいない。そこで、本発明者は、図1に示す試料試料Aを作製し、Si、金属、記録層Ge-Sb-Teの相互の接触抵抗について測定を行った。図1において、素子形成の最初の段階では、シリコン基板10を熱酸化してその表面に膜厚t=300nmの熱酸化膜酸化シリコン膜11を形成した。次に、熱酸化膜11の上部にスパッタリング法またはCVD法でt=10nmのTiN膜12、t=200nmのW膜13、t=20nmのTiN膜14、t=50nmのn型ポリシリコン膜15、t=50nmの酸化シリコン膜16を順次堆積した。次に、電子線フォトリソグラフィ技術を用いて最上部の酸化シリコン膜16の一部に所定の直径dの孔17を形成した。ここまでの構造を素子下地と呼ぶ。次に、この素子下地の上部にRFマグネトロンスパッタリング法でt=50nmのGe2Sb2Te5膜からなる記録層18およびt=50nmのW膜からなる上部電極19を積層し、素子を完成させた。Siと相変化材料との接合を評価する場合には、図1に示す素子構造を用いてSin型ポリシリコン膜15とGe-Sb-Te記録層18との接合を評価する。また、Siと金属との接合を評価する場合には、素子下地の上部にW膜からなる上部電極19を直接形成した素子構造を作製し、SiとWとの接合を評価する。さらに、相変化材料と金属との接合を評価する場合には、W膜13までが形成された素子下地の上部に記録層18および上部電極19を直接形成した素子構造を作製し、Ge-Sb-TeとWとの接合を評価する。これらの素子構造を用いて直径200nmの孔17の底部に接合領域を持つ試料の抵抗値を測定した結果、以下のようになった。1Siと金属との接合:約20kΩ2Ge-Sb-Teと金属との接合:約100Ω3SiとGe-Sb-Teとの接合:約1MΩすなわち、Siと相変化材料Ge-Sb-Teとを接合した場合には、Siと金属との接合、および相変化材料と金属との接合に比較して接触抵抗が大幅に大きくなることが判明した。本発明の目的は、Siと相変化材料を接合した場合に接触抵抗が増大するという課題を解決し、相変化メモリの構造の簡素化と低コスト化を実現する技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。上記課題は、Siと相変化材料との間に、前記相変化材料の構成元素のいずれかと前記Siとを含有し、前記Siとの接触抵抗および前記相変化材料との接触抵抗が共に小さい材料からなる中間層を形成することにより解決される。前記中間層を構成する材料としては、例えば相変化材料の構成元素がGe-Sb-Teである場合、Si-SbおよびSi-Teを挙げることができる。また、相変化材料の構成元素がGe-Sb-Te-Sn-Biである場合、Si-Sb、Si-Te、Si-BiおよびSi-Snを挙げることができる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。相変化メモリの構造の簡素化と低コスト化を実現することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施の形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図であってもハッチングを省略する場合がある。図2は、本実施の形態の素子構造以下、試料Bというを示す断面図である。この試料Bは、相変化材料記録層18とn型ポリシリコン膜15との間にスパッタリング法で10nm厚のSi-SbSi:Sb=75:25からなる中間層20を形成した他は、図1に示す試料Aと同様の方法で作製したものである。なお、試料A、B共に相変化材料記録層8にはGe2Sb2Te5を用い、その膜厚は50nmとした。また、相変化材料の結晶化は、250°C、3分のアニール処理により行った。図3は、アニール処理後の試料の抵抗値を測定した結果である。ここで、横軸は孔17の直径である。また、抵抗値測定のための印加電圧は0.1Vとした。以下、抵抗値の測定条件はこれに統一した。図に見られるように、n型ポリシリコン膜15と相変化材料記録層8との間にSi-Sbからなる中間層20を形成した試料Bの電気抵抗は、n型ポリシリコン膜15と相変化材料記録層8とを直接接合した場合試料Aに比較して小さくなることが判る。これは、n型ポリシリコン膜15と相変化材料記録層8との接触抵抗に比較して、Si-Sbからなる中間層20を介した接触抵抗の方が小さくなることを示すものである。その理由としては、中間層20に含まれるSb元素の一部がn型ポリシリコン膜15中のSi元素と置換し、n型ドーパントとして作用するものと考えられる。同時に、中間層20に含まれるSb元素の大部分は、n型ポリシリコン膜15の内部に含浸し、単体Sbとしての特性を維持することにより、相変化材料記録層8との接触抵抗の増大を防ぐ作用を持つものと考えられる。上記と同様の効果は、中間層20の材料として、Si-Te、Si-Geを用いた場合にも得られる。また、相変化材料記録層8は、構成元素としてGe-Sb-Te以外にもSnやBiを含むことができる。この場合には、中間層20の材料として、Si-SnやSi-Biを用いることにより、上記と同様の効果が得られる。次に、測定に用いた素子のパルス電流に対する応答を測定するため、まず低電流パルスを用いて素子のトレーニングを行った。直径200nmの孔17を形成した試料B図2の測定結果を図4に示す。ここで、低電流パルスは、立ち上がり時間=1μsマイクロ秒、ピーク保持時間=2μs、立ち下がり時間=8μsのパルスを用い、ピーク電流値は7mAとした。図に示すように、低電流パルスを3回印加するまでは抵抗値の顕著な減少が見られた。このときの変化は、主に電子線フォトリソグラフィ技術で孔17を形成した際に低下したn型ポリシリコン膜15表面の結晶性の回復と相変化材料の組成分布の偏りの均一化であると考えられる。図5は、電流パルスによる素子のスイッチング特性の測定結果を示すものである。ここで、リセット高抵抗化のために用いた電流パルスは、立ち上がり時間=5nsナノ秒、ピーク保持時間=25ns、立ち下がり時間=5nsとした。また、セット低抵抗化のために用いた電流パルスは、立ち上がり時間=1μs、ピーク保持時間=2μs、立ち下がり時間=8μsとした。ここでは、試料A、Bにリセットパルスとセットパルスを交互に印加し、リセットパルスのピーク電流値を変化させ、セットパルスのピーク電流値を4mAで一定とした。孔17の直径は、200nmとした。図5aに見られるように、中間層Si-Sb20がない試料Aでは、リセット電流の増加に従って、素子の抵抗値が連続的に増加し、セットパルスによる低抵抗化が不可能になる不可逆変化を発生した後に素子破壊に至ることが判る。この不可逆変化が発生した場合の素子抵抗値の大きさは、別途に金属電極で測定した相変化材料のアモルファス状態の抵抗値に比較して10倍以上の大きさとなっていることから、原因はSi材料の劣化によるものと考えられる。一方、図5bに見られるように、中間層Si-Sb20がある試料Bでは、リセット電流と素子抵抗値との関係には、高抵抗状態において2つの平坦領域を持つことが判る。小さな電流領域に現れる平坦領域の抵抗値は相変化材料のアモルファスレベルの抵抗値とほぼ一致しており、可逆的に低抵抗化が可能である。また、大きな電流領域に見られる2つめの平坦領域は、相変化材料のアモルファスレベルの抵抗値よりも10倍以上大きく、可逆的に低抵抗状態に戻すことができない。後者はSi材料の劣化によるものと考えられる。通常、相変化メモリは、多くのメモリビットが1つの半導体チップ上に形成される。それぞれのメモリビットの膜厚および形状には作製バラツキを伴うことが避けられない。従って、可逆的な素子抵抗値のスイッチングが可能なリセット条件と、それが不可逆になるリセット条件とが明確に分離され、かつ前者に素子作製バラツキに対応する所定の電流マージンがあることが、相変化メモリを信頼性高く書換え動作させるために必要である。上記の結果から、相変化材料記録層18とSin型ポリシリコン膜15との間に中間層Si-Sb20を設けることによって、相変化メモリの書き換え動作の信頼性が向上することが判る。これは、中間層Si-Sb20を介することによって、Siと相変化材料の相互間の熱的な影響と物質の拡散とが抑圧されたためと考えることができる。こうした効果は、前述の接触抵抗の低減に続く本発明による第2の効果である。図6は、中間層20の形成方法に関する別の実施の形態である。前述の実験では、Si-Sbからなる中間層20は、相変化材料記録層18と同様にスパッタリング法により形成した。ここでは、Sin型ポリシリコン膜15接合側から相変化材料記録層18の接合側に向かって組成が徐々に変化する中間層20を形成した相変化メモリを示している。トランジスタ、ダイオード、配線等Si回路部と総称するを構成するn型ポリシリコン膜15を形成した後、図6aに示すように、その上部に相変化材料の構成元素の1つであるSb膜21をスパッタリング法で形成する。次に、シリコン基板10を熱処理し、Sb元素をn型ポリシリコン膜15中に拡散させることにより、図6bに示すように、Sb含有率が膜厚方向に沿って徐々に変化する中間層Si-Sb20を形成することができる。その後、図6cに示すように、中間層20の上部に相変化材料記録層18を形成し、適当な加工を施すことで相変化メモリを形成することができる。本素子によれば、Sin型ポリシリコン膜15との接合近傍ではよりSiの含有率が高く、相変化材料記録層18との接合近傍ではSb含有率が高い接合を持った中間層20を得ることができる。前述の議論によって、本素子構成により接触抵抗のさらなる低減が可能になるものと考えられる。図7は、スイッチング素子としてポリシリコンダイオードを持つ本発明の相変化メモリの構造とリセット電流パルス印加時の温度分布のシミュレーション結果を示している。ここでは、中間層20の電気抵抗率が結晶状態の相変化材料よりも大きい場合についてのシミュレーション結果を示している。この条件を満たす中間層20の材料として、Si-Sb、Si-Te、Si-Bi、Si-Sn等が挙げられる。図に見られるように、中間層Si-Sb20の温度が最も高く、これが特許文献1に記載されたヒータ材料と同じ機能を果たすことによって、リセットパルス電流の低減効果を持つことが判る。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。中間層20の材料は、前記の二元系材料Si-Sn、Si-Te、Si-Ge、Si-Sn、Si-Biに限定されるものではない。例えば融点、電気伝導率、結晶格子定数、表面エネルギー等を調整することによって、デバイスの信頼性を向上させる必要がある場合には、第3さらには第4の元素を添加した三元系材料や四元系材料で中間層20を構成することもできる。例えばSi-Ag、Si-Mo、Si-V、Si-Ti、Si-Co、Si-Mn、Si-Mg、Si-In、Si-Cr、Si-Zr、Si-Hf等もしくはこれらの混合物を添加することにより、接触抵抗をより低減させることができる。また、電気伝導率の低減には、Si-ZrO2、Si-SiO2、Si-TiO2等の添加が有効である。