発振信号の周波数を補正するための補正信号を生成する発振周波数補正信号発生回路であって、前記発振信号を互いに異なる遅延時間にて遅延させて複数の遅延信号を生成する遅延部と、前記遅延信号の各々に基づくタイミングにて前記発振信号を1周期単位でサンプリングして周期毎のサンプル値群を生成するサンプリング部と、互いに異なる時点の2つの測定対象周期における前記サンプル値群の一連のサンプル値を比較してその比較結果に応じて前記補正信号を生成する補正信号生成部と、を含むことを特徴とする発振周波数補正信号発生回路。前記補正信号生成部は、前記サンプル値群の一連のサンプル値の遷移位置を比較することを特徴とする請求項1に記載の発振周波数補正信号発生回路。前記補正信号生成部は、前記測定対象周期を前記発振信号の互いに隣接する2つの周期とすることを特徴とする請求項1又は2に記載の発振周波数補正信号発生回路。前記補正信号生成部は、前記測定対象周期を所定数の周期だけ離間した2つの周期とすることを特徴とする請求項1又は2に記載の発振周波数補正信号発生回路。前記補正信号生成部は、前記測定対象周期における前記サンプル値群の2つの一連のサンプル値の各々をラッチする一対のラッチ部と、前記ラッチ部にラッチされた前記一連のサンプル値同士を比較する比較部と、を含むことを特徴とする請求項1乃至4のいずれか1つに記載の発振周波数補正信号発生回路。前記発振信号を波形変換する波形変換回路を更に含み、前記遅延部は、当該波形変換後の信号を遅延対象として遅延せしめることを特徴とする請求項1乃至5のいずれか1つに記載の発振周波数補正信号発生回路。しかしながら、特許文献1の構成の場合、発振周波数に対して速く正確な周波数を生成する回路を別途設ける必要がある。また、特許文献2の構成の場合、発振周波数に対して遅い周波数を生成するための正確な値を有する抵抗と容量による時定数回路を別途設ける必要がある。このように、従来技術においては、発振周波数とは別の周波数を生成するための回路を別途設けなければならないという問題があった。本発明は上記した如き問題点に鑑みてなされたものであって、発振周波数とは別の周波数を生成するための回路を別途設けることなく、発振周波数を補正することができるようにする発振周波数補正信号発生回路を提供することを目的とする。本発明による発振周波数補正信号発生回路は、発振信号の周波数を補正するための補正信号を生成する発振周波数補正信号発生回路であって、前記発振信号を互いに異なる遅延時間にて遅延させて複数の遅延信号を生成する遅延部と、前記遅延信号の各々に基づくタイミングにて前記発振信号を1周期単位でサンプリングして周期毎のサンプル値群を生成するサンプリング部と、互いに異なる時点の2つの測定対象周期における前記サンプル値群の一連のサンプル値を比較してその比較結果に応じて前記補正信号を生成する補正信号生成部と、を含むことを特徴とする。本発明による発振周波数補正信号発生回路によれば、発振周波数とは別の周波数を生成するための回路を別途設けることなく、発振周波数を補正することができるようになる。以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。<第1の実施例>図1は本実施例の発振周波数補正信号発生回路1の構成を示すブロック図である。発振周波数補正信号発生回路1は、例えばCR発振回路などの発振回路図示せずによって生成された発振周波数を補正する回路であり、例えば発振回路と共に半導体チップ図示せず内に形成される。発振周波数補正信号発生回路1は、遅延回路群11と、フリップフロップ群12と、前段遅延部13と、第1ラッチ14と、第2ラッチ15と、比較部16と、信号生成出力部17と、を含む。遅延回路群11は、遅延回路11-0~11-14からなる。発振回路図示せずによって生成された発振信号finは、遅延回路11-0に入力される。遅延回路11-0の出力は遅延回路11-1に入力され、、遅延回路11-13の出力は遅延回路11-14に入力される。発振信号finは、例えば矩形波である。発振信号finが例えば正弦波などの矩形波以外の波形である場合を考慮して、当該正弦波を矩形波に変換する例えばリミッタ等とからなる波形変換回路図示せずを入力端に挿入する構成とすることも考えられる。図2は、遅延回路11-0の回路図である。発振信号finは、入力バッファ31に入力され、抵抗32を介して出力バッファ33から出力される。出力バッファ33の入力端子33aと接地電位GNDとの間には容量34が接続されている。発振信号finは、遅延回路11-0を通過することにより、時間τだけ遅延する。遅延回路11-0による遅延時間τは、発振信号finの周期Tの例えば1/20すなわちτ=T/20である。遅延回路11-1による遅延時間は8.4τ、遅延回路11-2~11-14の各々による遅延時間は0.1τである。発振信号finは、遅延回路11-0~11-14の1つを順次通過する毎に遅延する。以下、遅延回路11-0の出力信号をcko[0]、遅延回路11-1の出力信号をcko[1]、、遅延回路11-14の出力信号をcko[14]と称する。また、信号cko[0]~cko[14]をまとめて信号cko[14:0]と表記する。また、信号cko[13:0]を遅延信号とも称する。このように、遅延回路群11は、発振信号finを互いに異なる遅延時間にて遅延させて複数の遅延信号cko[13:0]を生成する。例えば正弦波等で表わされる発振信号finを矩形波に変換する波形変換回路図示せずが入力端に挿入されている場合には、遅延回路群11は、当該変換後の波形を遅延対象として遅延せしめる。フリップフロップ群12は、D型のフリップフロップ12-0~12-13からなる。フリップフロップ12-0~12-13の各々のデータ入力端子Dには、前段遅延部13によって例えば0.05τだけ遅延した遅延発振信号ck_dが入力される。かかる遅延により、フリップフロップ12-0~12-13の状態が不定状態となることなく、遅延発振信号ck_dの信号レベルを保持できる。フリップフロップ12-0のクロック入力端子Cには、遅延回路11-0から出力される信号cko[0]が入力される。フリップフロップ12-0は、信号cko[0]の例えばローレベルからハイレベルへのレベル変化に応じて、データ入力端子Dに入力される遅延発振信号ck_dの信号レベルを取り込み、当該信号レベルを出力端子Qから信号out[0]として出力する。同様に、フリップフロップ12-1のクロック入力端子Cには遅延回路11-1から出力される信号cko[1]が入力され、、フリップフロップ12-13のクロック入力端子Cには遅延回路11-13から出力される信号cko[13]が入力される。また、同様に、フリップフロップ12-1は信号cko[1]のレベル変化に応じて遅延発振信号ck_dの信号レベルを取り込み当該信号レベルを出力端子Qから信号out[1]として出力し、、フリップフロップ12-13は信号cko[13]のレベル変化に応じて遅延発振信号ck_dの信号レベルを取り込み当該信号レベルを出力端子Qから信号out[13]として出力する。このように、フリップフロップ12-0~12-13は、発振信号finを順次遅延させて得られた複数の信号cko[13:0]の信号レベル変化エッジで遅延発振信号ck_dの信号レベルのサンプリングを行う。以下、信号out[0]~out[13]をまとめて信号out[13:0]と表記する。また、信号out[0]~out[13]の各々をサンプル値と称し、信号out[13:0]をサンプリング値群と称する。このように、フリップフロップ群12は、遅延信号cko[0]~cko[13]の各々の立ち上がりエッジのタイミングにて発振信号finを1周期単位で複数ポイントに亘ってサンプリングして周期毎のサンプル値群を生成する。そして、フリップフロップ群12は、サンプリングによって得られたサンプル値群すなわちハイレベル及びローレベルの信号レベルの並びを示す信号out[13:0]を生成する。フリップフロップ12-0のリセット入力端子Rには、リセット信号resetが入力される。リセット信号resetの信号レベルが例えばハイレベルからローレベルにレベル変化したときに、フリップフロップ12-0~12-13の各々がリセットされ、これらが保持している信号レベルがローレベルとなる。第1ラッチ14は、フリップフロップ12-0~12-13から供給された信号out[13:0]を、発振信号finの1周期分の間だけ保持する回路である。第1ラッチ14のデータ入力端子Dには、信号out[13:0]が入力される。第1ラッチ14のクロック入力端子Dには、遅延回路11-14の出力である信号out[14]が入力される。第1ラッチ14は、データ入力端子Dに入力される信号out[13:0]の信号レベルを信号out[14]の立ち上がりエッジで取り込み、当該信号レベルを出力端子Qから信号feq1[13:0]として出力する。第1ラッチ14のリセット入力端子Rには、リセット信号resetが入力される。リセット信号resetの信号レベルが例えばハイレベルからローレベルにレベル変化したときに、第1ラッチ14がリセットされ、保持している信号レベルがローレベルとなる。第2ラッチ15は、第1ラッチ14から供給される信号feq1[13:0]を発振信号finの1周期分の間だけ保持する回路である。第2ラッチ15のデータ入力端子Dには、信号feq1[13:0]が入力される。第2ラッチ15のクロック入力端子Dには、遅延回路11-14の出力である信号out[14]が入力される。第2ラッチ15は、データ入力端子Dに入力される信号feq1[13:0]の信号レベルを信号out[14]の立ち上がりエッジで取り込み、当該信号レベルを出力端子Qから信号feq2[13:0]として出力する。第2ラッチ15のリセット入力端子Rには、リセット信号resetが入力される。リセット信号resetの信号レベルが例えばハイレベルからローレベルにレベル変化したときに、第2ラッチ15がリセットされ、保持している信号レベルがローレベルとなる。比較部16は、第1ラッチ14から供給された信号feq1[13:0]と、第2ラッチ15から供給された信号feq2[13:0]と、を比較する回路である。詳細には、比較部16は、信号feq1[0]と信号feq2[0]、信号feq1[1]と信号feq2[1]、、信号feq1[13]と信号feq2[13]をそれぞれ比較する。更に詳細には、比較部16は、信号feq1[0]と信号feq2[0]との排他的論理和を信号feqaj[0]として出力する。同様に、信号feq1[1]と信号feq2[1]、信号feq1[2]と信号feq2[2]、、信号feq1[13]と信号feq2[13]の各々についての排他的論理和を信号feqaj[1]~feqaj[13]として出力する。以下、信号feqaj[0]~feqaj[13]をまとめて信号feqaj[13:0]と表記する。信号生成出力部17は、比較部16から供給される信号feqaj[13:0]の内容に応じて、発振回路図示せずの発振周波数を補正するための補正信号ajsを生成し、これを出力する。例えば、発振回路がCR発振回路である場合、補正信号ajsは当該CR発振回路の可変抵抗の抵抗値を変更せしめる内容の信号である。可変抵抗の抵抗値を変更することにより、発振周波数を調整できる。また、例えば、発振回路がPLLPhaseLockedLoop発振回路である場合、補正信号ajsは当該PLL発振回路のVCOVoltageControlledOscillatorに供給する電圧値を変更せしめる内容の信号である。VCOへの供給電圧値を変更することにより、発振周波数を調整できる。このように、比較部16は、1の周期における信号feq1[1]によって示される信号レベルの並びと当該1の周期の1周期前における信号feq2[1]によって示される信号レベルの並びとを比較する。換言すれば、比較部16は、互いに異なる時点の2つの測定対象周期におけるサンプル値群の一連のサンプル値すなわちサンプル値列の遷移位置を比較する。具体的には0と1との間の遷移位置を比較する。信号生成出力部17は、その比較結果に応じて発振信号finの発振周波数を補正するための補正信号ajsを生成する。補正信号としては、例えば、比較部16による比較結果である2つのサンプル値列の相違例えば遷移位置の時間差などの大きさを表すデータを含むデジタル信号であり得る。この補正信号に応じて、発振信号生成回路図示せずはその発振信号の周波数を制御するのである。以下、第1ラッチ14、第2ラッチ15、比較部16及び信号生成出力部17をまとめて補正信号生成部と称する。図3は、発振周波数補正信号発生回路1の動作を示すタイムチャートである。以下、図3を参照しつつ、発振周波数補正信号発生回路1の動作について説明する。先ず、リセット信号resetの信号レベルがハイレベルすなわち1からローレベルすなわち0に変化したことに応じて、フリップフロップ群12、第1ラッチ14、及び第2ラッチ15の各々がリセットされ、これらの各々が保持している信号レベルがローレベルすなわち0になる。リセット信号resetは例えばCPUなどの制御部図示せずから供給される。次に、発振信号finが遅延回路群11に入力される。発振信号finは、1周期の信号レベルが1つのハイレベルと1つのローレベルとからなる。発振信号finは、遅延回路11-0によって時間τだけ遅延し、信号cko[0]として出力される。発振信号finは、遅延回路11-1によって信号cko[0]の立ち上がりエッジ部分から時間8.4τだけ更に遅延し、信号cko[1]として出力される。同様に、発振信号finは、遅延回路11-2によって時間0.1τだけ更に遅延して信号cko[2]として出力され、、遅延回路11-14によって時間0.1τだけ更に遅延して信号cko[14]として出力される。信号cko[13:0]は、フリップフロップ群12に入力される。フリップフロップ12-0は、前段遅延部13によって時間0.05τだけ遅延した発振信号finすなわち遅延発振信号ck_dの信号レベルを信号cko[0]の立ち上がり時点で取り込み、当該信号レベルを信号out[0]として出力する。同様に、フリップフロップ12-1は遅延発振信号ck_dの信号レベルを信号cko[1]の立ち上がり時点で取り込み当該信号レベルを信号out[1]として出力し、、フリップフロップ12-13は遅延発振信号ck_dの信号レベルを信号cko[13]の立ち上がり時点で取り込み当該信号レベルを信号out[13]として出力する。このように、フリップフロップ12-0~12-13は、信号cko[0]~cko[13]の立ち上がりエッジのタイミングで遅延発振信号ck_dの信号レベルをそれぞれサンプリングする。図3に示される例の場合、フリップフロップ12-0~12-7の各々は、それぞれ信号cko[0]~cko[7]の立ち上がり時点で信号レベル1の信号out[0]~out[7]を出力する。また、フリップフロップ12-8~12-14の各々は、それぞれは信号cko[8]~cko[14]の立ち上がり時点で信号レベル0の信号out[8]~out[14]を出力する。これによって、信号out[13:0]は、二進数表記では000000011111111となり、十六進数表記では00FFとなる。遅延時間τは発振信号finの周期Tの例えば1/20である。この場合、遅延時間10τが発振信号finの周期Tの1/2に相当し、半周期T/2の100に相当する。遅延回路11-0の出力は、時間τだけ遅延した信号cko[0]である。遅延回路11-1の出力は、時間8.4τだけ更に遅延した信号cko[1]である。故に、信号cko[1]の立ち上がりエッジは、発振信号finの立ち上がりエッジよりも時間9.4τだけ遅延している。換言すれば、信号cko[1]は、発振信号finに対して半周期T/2の94だけ遅延している。また、0.1τは、半周期T/2の1に相当するので、信号cko[2]は信号cko[1]に対して半周期T/2の1だけ遅延し、、信号cko[7]は信号cko[6]に対して半周期T/2の1だけ遅延する。故に、信号cko[7]は、信号cko[1]から更に半周期T/2の6だけ遅延するので、信号cko[7]の遅延量は、半周期T/2の100に相当する。かかる設定により、発振信号finの実際の立ち下がりエッジ位置が、本来の立下りエッジ位置からどの程度ずれてしまっているのかを、その半周期T/2に対して1刻みで判定することができる。換言すれば、発振信号finの周期Tが、その半周期T/2に対して何ずれているのかを判定することができる。図3に示される例の場合すなわち発振信号finの周波数誤差が±1未満の場合、信号out[13:0]は上述の通り十六進数表記で00FFとなる。仮に、発振信号finの周波数誤差が1以上2未満の場合、すなわち、遅延発振信号ck_dの立下りエッジが、図3に示される時点よりも半周期T/2の1以上2未満だけ更に遅延した時点に存在する場合、信号cko[0]~cko[7]だけでなく、信号cko[8]の信号レベルも1になる。故に、信号out[13:0]は、二進数表記では000000111111111となり、十六進数表記では01FFとなる。また、仮に、発振信号finの周波数誤差が-1以上-2未満の場合、すなわち、遅延発振信号ck_dの立下りエッジが、図3に示される時点よりも半周期T/2の1以上2未満だけ早まった時点に存在する場合、cko[7]の信号レベルは0になる。故に、信号out[13:0]は、二進数表記では000000001111111となり、十六進数表記では007Fとなる。信号out[13:0]は、第1ラッチ14に供給される。第1ラッチ14は、信号out[13:0]の信号レベルを発振信号finの1周期分の間だけ保持し、これを比較部16に供給する。第2ラッチ15は、信号feq2[13:0]の信号レベルを発振信号finの1周期分の間だけ保持し、これを比較部16に供給する。比較部16は、第1ラッチ14から供給された信号feq1[13:0]と、第2ラッチ15から供給された信号feq2[13:0]と、を比較する回路である。詳細には、比較部16は、信号feq1[0]と信号feq2[0]、信号feq1[1]と信号feq2[1]、、信号feq1[13]と信号feq2[13]の各々についての排他的論理和をfeqaj[13:0]として出力する。例えば、発振信号finの現周期における周波数誤差が半周期T/2の±1未満の状態であり、次の周期で半周期T/2の1以上2未満の状態に悪化した場合には以下のようになる。第2ラッチ15の出力信号feq2[13:0]は、周波数誤差±1未満を表わす00FFとなる。第1ラッチ14の出力信号feq1[13:0]は、周波数誤差1以上2未満を表わす01FFとなる。故に、比較部16は、00FFと01FFの排他的論理和によって得られた0100を示す信号feqaj[13:0]を出力する。また、仮に、発振信号finの現周期における周波数誤差が半周期T/2の±1未満の状態であり、次の周期でも半周期T/2の±1未満の状態である場合には、以下のようになる。第2ラッチ15の出力信号feq2[13:0]は、周波数誤差±1未満を表わす00FFとなる。第1ラッチ14の出力信号feq1[13:0]も、周波数誤差±1未満を表わす00FFとなる。故に、比較部16は、00FFと00FFの排他的論理和によって得られた0000を示す信号feqaj[13:0]を出力する。このように、前後の周期で周波数誤差の範囲に変動がない場合には、信号feqaj[13:0]は0000を示し、変動があった場合には、その1刻みの変動量に応じて信号feqaj[13:0]の値が定まる。信号生成出力部17は、比較部16から供給される信号feqaj[13:0]の内容に応じて補正信号ajsを生成する。例えば、発振回路がCR発振回路である場合には以下のようになる。信号feqaj[13:0]が例えば0100を示す場合には、補正信号ajsはCR発振回路を構成する可変抵抗の抵抗値を減少せしめて発振信号finの遅延量を減少させる指示を含む。信号feqaj[13:0]が例えば0000を示す場合には、補正信号ajsは可変抵抗の抵抗値を変化させず発振信号finの遅延量を変化させない指示を含む。また、例えば、発振回路がPLL発振回路である場合には以下のようになる。信号feqaj[13:0]が例えば0100を示す場合には、補正信号ajsはPLL発振回路を構成するVCOに供給する制御電圧値を上昇せしめて発振信号finの発振周波数を上げ遅延量を減少させる指示を含む。信号feqaj[13:0]が例えば0000を示す場合には、補正信号ajsは制御電圧値を変化させず発振信号finの発振周波数及び遅延量を変化させない指示を含む。発振回路図示せずは、信号生成出力部17から信号feqaj[13:0]の供給を受け、その内容に応じて発振周波数を変化させる。上記したように、本実施例の発振周波数補正信号発生回路1においては、発振信号finを遅延回路群11によって順次遅延させたタイミングで発振信号finの信号レベルをフリップフロップ群12に取り込む。そして、現周期における信号レベルを第1ラッチ14に保持すると共に前周期における信号レベルを第2ラッチ15に保持し、これら両信号レベルを比較することによって発振信号finの周波数誤差の変動量を検出する。更に、当該変動量に応じて発振信号finの周波数誤差を補正する信号を生成してこれを発振回路図示せずに供給する。かかる構成により、発振信号finの発振周波数とは別の周波数を生成するための回路を別途設けることなく、発振周波数を補正することができるようになる。また、互いに異なる周期のサンプル値群の差分に基づいて発振周波数を補正するので、遅延回路群12の遅延量のばらつきの影響を受けないという効果も奏する。<第2の実施例>図4は本実施例の発振周波数補正信号発生回路1の構成を示すブロック図である。以下、第1の実施例と異なる部分について主に説明する。発振周波数補正信号発生回路1は、カウント部2と、取込タイミング信号生成部3と、OR回路20と、を更に含む。カウント部2は、カウンタ18と、OR回路19と、を含む。カウンタ18は、クロック入力端子ckに入力された発振信号finの1周期毎に1ずつカウントする。カウンタ18の第1出力端子Qnからは、第1出力信号coが出力される。カウンタ18は、所定の閾値を保持しており、カウント値が当該閾値に達するまでは第1出力信号coの信号レベルをローレベルすなわち0とし、カウント値が当該閾値に達した時点において1周期分だけ信号レベルをハイレベルすなわち1とする。当該閾値は、比較回路16における比較頻度をどの程度にしたいかに応じて適宜設定可能である。当該閾値は、例えば10である。カウンタ18の第2出力端子Qn1からは、第2出力信号co1が出力される。カウンタ18は、カウント値が当該閾値に達するまでは第2出力信号co1の信号レベルをローレベルすなわち0とし、カウント値が当該閾値に達した時点の1周期後に1周期分だけ信号レベルをハイレベルすなわち1とする。カウンタ18のリセット入力端子Rには、リセット信号resetと第2出力信号co1との論理和によって得られる信号レベルが入力される。OR回路19は、リセット信号resetと第2出力信号co1との論理和によって得られる信号レベルをカウンタ18のリセット入力端子Rに供給する。OR回路20は、例えばCPUなどの制御回路図示せずから供給されるリセット信号resetと、フリップフロップ21から供給される第2リセット信号resetbと、カウンタ18から供給される第2出力信号co1とを入力とし、これらの論理和によって得られる信号レベルを示す共通リセット信号resetfを出力する。共通リセット信号resetfは、フリップフロップ12-0~12-13及びフリップフロップ21の各々のリセット入力端子に供給される。取込タイミング信号生成部3は、信号out[13:0]を第1ラッチ14が取り込むタイミングを定める信号cko[14]以下、取込タイミング信号とも称するを生成する。取込タイミング信号生成部3は、フリップフロップ21と、バッファ22と、を含む。フリップフロップ21は、D型フリップフロップである。フリップフロップ21のデータ入力端子には電源電位VDDが供給される。フリップフロップ21のクロック入力端子Cには、遅延回路11-14の出力信号CK14が入力される。フリップフロップ21は、信号CK14の例えばローレベルからハイレベルへのレベル変化に応じて、データ入力端子Dに入力される電源電位VDDの信号レベルを取り込み、当該信号レベルを出力端子Qから信号cko[14]として出力する。信号cko[14]は、第1ラッチ14のクロック入力端子ckに供給される。また、フリップフロップ21は、信号cko[14]と同じ信号レベルの第2リセット信号resetbをバッファ22を介して出力する。フリップフロップ21のリセット入力端子Rには、共通リセット信号resetfが入力される。共通リセット信号resetfの信号レベルが例えばハイレベルからローレベルにレベル変化したときに、フリップフロップ21がリセットされ、保持している信号レベルがローレベルとなる。かかる構成により、フリップフロップ21は、共通リセット信号resetfの信号レベルがローレベルの場合には、電源電位VDDの信号レベルすなわちハイレベルの信号cko[14]を出力し続ける。ハイレベルの共通リセット信号resetfが入力された場合に、フリップフロップ21はローレベルの信号cko[14]を出力する。フリップフロップ21は、出力信号CK14の信号レベルが変化するまでローレベルの信号cko[14]を出力し、その後、ハイレベルの信号cko[14]を再び出力する。すなわち、信号cko[14]の立ち上がりエッジが生じる。第1ラッチ14は、信号out[13:0]の信号レベルを信号cko[14]の立ち上がりエッジで取り込む。カウンタ18によって出力される第2出力信号co1の信号レベルがハイレベルである場合に、共通リセット信号resetfの信号レベルもハイレベルとなる。また、カウンタ18のカウント値が所定の閾値に達した時点の1周期後に第2出力信号co1の信号レベルがハイレベルとなる。故に、第1ラッチ14は、カウンタ18のカウント値が所定の閾値に達したときに、信号out[13:0]の信号レベルを取り込む。したがって、カウンタ18に所定の閾値を設定することにより、第1ラッチ14は信号out[13:0]の信号レベルを間欠的に取り込むことができる。換言すれば、測定対象周期を所定数の周期だけ離間した2つの周期とすることができる。このように、第1ラッチ14は、信号out[13:0]の信号レベルを信号out[14]の立ち上がりエッジで取り込み、当該信号レベルを出力端子Qから信号feq1[13:0]として出力する。第2ラッチ15は、信号feq1[13:0]の信号レベルを第1出力信号coの立ち上がりエッジで取り込み、当該信号レベルを出力端子Qから信号feq2[13:0]として出力する。第1出力信号coの立ち上がりエッジは、カウント値が所定の閾値に達した時点において生じる。このように、比較部は、カウンタ18のカウント値が所定の閾値に達したときに比較を行う。図5は、発振周波数補正信号発生回路1の動作を示すタイムチャートである。以下、図5を参照しつつ、発振周波数補正信号発生回路1の動作について説明する。なお、遅延回路群11及びフリップフロップ群12の動作は、第1の実施例と同じなので説明を省略する。先ず、遅延回路11-14の出力信号ck14図4参照の立ち上がりエッジで、フリップフロップ21の出力信号cko[14]の信号レベルが初期値0から1に変化する、すなわち出力信号cko[14]の立ち上がりエッジが生じる。第1ラッチ14は、出力信号cko[14]の立ち上がりエッジで、フリップフロップ群12の出力信号out[13:0]の信号レベルを取り込み、当該信号レベルを示す信号feq1[13:0]を出力する。この際、出力信号cko[14]と同一の信号レベル1の第2リセット信号resetbがOR回路20に入力される。OR回路20は、信号レベル1の共通リセット信号resetfをフリップフロップ12-0~12-13の各々に供給する。フリップフロップ12-0~12-13の各々の保持信号レベルが0にリセットされる。カウンタ18は、初期値を例えば0として、発振信号finの1周期毎に1ずつカウントする。カウント値が所定の閾値に達したときに、カウンタ18は、第1出力信号coの信号レベルを1周期分だけ1とする、すなわち第1出力信号coの立ち上がりエッジが生じる。第2ラッチ回路は、第1出力信号coの立ち上がりエッジで、第1ラッチ回路の出力信号feq1[13:0]の信号レベルを取り込み、当該信号レベルを示す信号feq2[13:0]を出力する。カウント値が所定の閾値から1だけ増えたときに、カウンタ18は、第2出力信号co1の信号レベルを1周期分だけ1とする。第2出力信号co1はOR回路20に入力される。OR回路20は、信号レベル1の共通リセット信号resetfをフリップフロップ12-0~12-13の各々に供給する。フリップフロップ12-0~12-13の各々の保持信号レベルが0にリセットされる。また、カウンタ18は、カウント値を初期値0に設定する。発振周波数補正信号発生回路1は、上記動作を反復する。第1ラッチ14が、再び、信号cko[14]の立ち上がりエッジで信号out[13:0]を取り込み、当該信号レベルを示す信号feq1[13:0]を出力する。比較部16は、第1ラッチ14の出力である信号feq1[13:0]と第2ラッチ15の出力である信号feq2[13:0]とを第1の実施例と同様に比較して、比較結果をfeqaj[13:0]として出力する。図5に示される例では、信号feq1[13:0]がQn1、且つ信号feq2[13:0]がQnである期間内に、比較部16が、比較結果であるEXn1を示すfeqaj[13:0]を出力する。上記したように、本実施例の発振周波数補正信号発生回路1においては、カウント値が所定の閾値に達するまで第1ラッチ14はフリップフロップ群12の出力信号out[13:0]を取り込まない。また、カウント値が所定の閾値に達するまで第2ラッチ回路15は第1ラッチ14の出力信号feq1[13:0]を取り込まない。かかる構成により、発振信号finの周波数誤差変動の検出間隔を広げることができる。故に、発振周波数補正信号発生回路1の消費電力を低減できるという効果を奏する。