EDAツールと、前記EDAツールが参照する情報を保持するファイル格納部とを具備し、前記ファイル格納部は、テストパタンの生成の対象となる回路の接続情報を示すネットリストと、前記ネットリストに示される回路のうち、故障検出の対象となる故障検出対象領域の起点となる端子を示す始終点リストとを備え、前記EDAツールは、前記故障検出対象領域の間にはさまれた組み合わせ回路の部分をロジックコーンとして抽出するロジックコーン抽出部と、前記ロジックコーンに含まれるノードに対する故障を抽出して故障リストを生成する故障リスト生成部と、前記故障リストと前記ネットリストとに基づいて、前記テストパタンを自動的に生成するATPG実行部とを備え、前記ロジックコーン抽出部は、前記始終点リストに示される前記起点を頂点とするロジックコーンを特定し、前記故障リスト生成部は、前記組み合わせ回路に含まれる全てのノードから、前記ロジックコーンに含致しないノードを除外して前記故障リストを生成するテストパタン生成システム。請求項1に記載のテストパタン生成システムにおいて、前記故障検出領域は、情報を記憶する機能を有する記憶回路を含み、前記始終点リストは、前記記憶回路の始点または終点となる端子の情報を含むテストパタン生成システム。請求項2に記載のテストパタン生成システムにおいて、前記記憶回路は、スキャンチェインに含まれないフリップフロップを含み、前記始終点リストは、前記フリップフロップの始点または終点となる端子の情報を含むテストパタン生成システム。請求項3に記載のテストパタン生成システムにおいて、前記ロジックコーン抽出部は、前記終点を頂点とする入力側のロジックコーンを抽出する入力側ロジックコーン解析部と、前記始点を頂点とする出力側のロジックコーンを抽出する出力側ロジックコーン解析部とを含むテストパタン生成システム。請求項1から4の何れか一項に記載のテストパタン生成システムにおいて、前記EDAツールは、さらに、前記ロジックコーンの未検出故障を絞り込む未検出故障リスト生成部を備え、前記ファイル記憶部は、さらに、すでに検出済みの故障を示す既存パタン検出故障リストを備え、前記未検出故障リスト生成部は、前記故障リストに示されている故障と前記既存パタン検出故障リストに示されている故障とを比較して、合致しない故障を抽出し前記未検出故障リストを生成し、前記ATPG実行部は、前記未検出故障リストと前記ネットリストとに基づいて、前記テストパタンを自動的に生成するテストパタン生成システム。半導体集積回路の接続情報を示すネットリストを読み出すネットリスト読み出しステップと、故障検出の対象となる故障検出対象領域の起点となる端子を示す始終点リストを読み出す始終点リスト読み出しステップと、前記故障検出対象領域の間にはさまれた組み合わせ回路の部分をロジックコーンとして抽出するロジックコーン抽出ステップと、前記ロジックコーンに含まれるノードに対する故障を抽出して故障リストを生成する故障リスト生成ステップと、前記故障リストと前記ネットリストとに基づいて、前記テストパタンを自動的に生成するATPG実行ステップと、を具備し、前記ロジックコーン抽出ステップは、前記始終点リストに示される前記起点を頂点とするロジックコーンを特定するステップを含み、前記故障リスト生成ステップは、前記組み合わせ回路に含まれる全てのノードから、前記ロジックコーンに含致しないノードを除外して前記故障リストを生成するステップを含むテストパタン生成方法。請求項6に記載のテストパタン生成方法において、前記始終点リスト読み出しステップは、前記故障検出領域が情報を記憶する機能を有する記憶回路を含むとき、前記記憶回路の始点または終点となる端子の情報を含む前記始終点リストを読み出すステップを含むテストパタン生成方法。請求項7に記載のテストパタン生成方法において、前記始終点リスト読み出しステップは、前記記憶回路がスキャンチェインに含まれないフリップフロップを含むとき、前記フリップフロップの始点または終点となる端子の情報を含む前記始終点リストを読み出すステップを含むテストパタン生成方法。請求項8に記載のテストパタン生成方法において、前記ロジックコーン抽出ステップは、前記終点を頂点とする入力側のロジックコーンを抽出する入力側ロジックコーン解析ステップと、前記始点を頂点とする出力側のロジックコーンを抽出する出力側ロジックコーン解析ステップとを含むテストパタン生成方法。請求項6から9の何れか一項に記載のテストパタン生成方法において、さらに、前記ロジックコーンの未検出故障を絞り込む未検出故障リスト生成ステップを備え、前記未検出故障リスト生成ステップは、すでに検出済みの故障を示す既存パタン検出故障リストを読み出すステップと、前記故障リストに示されている故障と前記既存パタン検出故障リストに示されている故障とを比較して、合致しない故障を抽出し前記未検出故障リストを生成するステップとを含み、前記ATPG実行ステップは、前記未検出故障リストと前記ネットリストとに基づいて、前記テストパタンを自動的に生成するステップを含むテストパタン生成方法。コンピュータをテストパタン生成装置として機能させるための手順を示すテストパタン生成プログラムであって、前記テストパタン生成プログラムは、半導体集積回路の接続情報を示すネットリストを読み出すネットリスト読み出しステップと、故障検出の対象となる故障検出対象領域の起点となる端子を示す始終点リストを読み出す始終点リスト読み出しステップと、前記故障検出対象領域の間にはさまれた組み合わせ回路の部分をロジックコーンとして抽出するロジックコーン抽出ステップと、前記ロジックコーンに含まれるノードに対する故障を抽出して故障リストを生成する故障リスト生成ステップと、前記故障リストと前記ネットリストとに基づいて、前記テストパタンを自動的に生成するATPG実行ステップとを実行するための手順を示し、前記ロジックコーン抽出ステップは、前記始終点リストに示される前記起点を頂点とするロジックコーンを特定するステップを含み、前記故障リスト生成ステップは、前記組み合わせ回路に含まれる全てのノードから、前記ロジックコーンに含致しないノードを除外して前記故障リストを生成するステップを含むテストパタン生成プログラム。請求項11に記載のテストパタン生成プログラムにおいて、前記故障検出領域は、情報を記憶する機能を有する記憶回路を含み、前記始終点リストは、前記記憶回路の始点または終点となる端子の情報を含むテストパタン生成プログラム。請求項12に記載のテストパタン生成プログラムにおいて、前記記憶回路は、スキャンチェインに含まれないフリップフロップを含み、前記始終点リストは、前記フリップフロップの始点または終点となる端子の情報を含むテストパタン生成プログラム。請求項13に記載のテストパタン生成プログラムにおいて、前記ロジックコーン抽出ステップは、前記終点を頂点とする入力側のロジックコーンを抽出する入力側ロジックコーン解析ステップと、前記始点を頂点とする出力側のロジックコーンを抽出する出力側ロジックコーン解析ステップとを含むテストパタン生成プログラム。請求項11から14の何れか一項に記載のテストパタン生成プログラムにおいて、さらに、前記ロジックコーンの未検出故障を絞り込む未検出故障リスト生成ステップを実行するための手順を示し、前記未検出故障リスト生成ステップは、すでに検出済みの故障を示す既存パタン検出故障リストを読み出すステップと、前記故障リストに示されている故障と前記既存パタン検出故障リストに示されている故障とを比較して、合致しない故障を抽出し前記未検出故障リストを生成するステップとを含み、前記ATPG実行ステップは、前記未検出故障リストと前記ネットリストとに基づいて、前記テストパタンを自動的に生成するステップを含むテストパタン生成プログラム。特許文献2に記載された技術では、故障リストの生成において、読み出したネットリストに対して想定され得る全ての故障の拾出しを行って故障リストを生成している。そのため、大規模回路では故障リストに含まれる故障の数が非常に多くなってしまう。テストパタン生成対象の故障数が多い状態でシーケンシャルATPGを行うと、シーケンシャルATPGの実行時間が長くなることがあった。本発明が解決しようとする課題は、ATPGにおけるテストパタンの生成時間を短縮するための技術を提供することにある。以下に、[発明を実施するための形態]で使用される番号を用いて、[課題を解決するための手段]を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。EDAツール11~16と、EDAツール11~16が参照する情報を保持するファイル格納部9とを具備するテストパタン生成システムを構成する。そのファイル格納部9は、テストパタンの生成の対象となる回路の接続情報を示すネットリスト21と、ネットリストに示される回路のうち、故障検出の対象となる故障検出対象領域の起点となる端子を示す始終点リスト22とを備えるものとする。また、EDAツール11~16は、故障検出対象領域の間にはさまれた組み合わせ回路3233の部分を、ロジックコーン3435として抽出するロジックコーン抽出部11と、ロジックコーン3435に含まれるノードに対する故障を抽出して故障リスト24を生成する故障リスト生成部12と、故障リスト24とネットリスト21とに基づいて、テストパタン31を自動的に生成するATPG実行部13とを備えるものとする。ここで、そのロジックコーン抽出部11は、始終点リスト22に示される起点を頂点とするロジックコーン3435を特定する。また、故障リスト生成部12は、組み合わせ回路3233に含まれる全てのノードから、ロジックコーンに含致しないノードを除外して故障リスト24を生成する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ATPGにおけるテストパタンの生成時間を短縮することができるという効果がある。また、半導体集積回路の大規模化により、テストパタン生成の対象となる故障数も増えてきている。本願発明を適用することにより、テストパタンの生成時間を短縮することができ、大規模な半導体集積回路デバイスの選別検査を開始するまでに、テストパタンの生成が間に合わないという問題の発生を抑制することができる。以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図3は、本実施形態のテストパタン生成システム1の構成を例示するブロック図である。本実施形態のテストパタン生成システム1は、コンピュータ装置本体2と、入力装置3と、出力装置4とを備えている。コンピュータ装置本体2は、コンピュータプログラムに示される手順に従って情報処理を高速に行う。本実施形態のコンピュータ装置本体2は、テストパタン生成装置としての機能を提供する。コンピュータ装置本体2は、入力、記憶、演算、制御および出力の機能を備えている。入力装置3は、マウスやキーボードなどに代表されるマンマシンインターフェースである。入力装置3は、ユーザの操作に応答して、コンピュータ装置本体2へデータを入力する。出力装置4は、液晶ディスプレイやプリンターなどに代表されるマンマシンインターフェースである。出力装置4は、コンピュータ装置本体2の処理結果を、ユーザに認識できる形式で出力する。上述のコンピュータ装置本体2は、演算処理装置5と、情報記憶装置6とを備え、それらは、バス7を介して接続されている。演算処理装置5は、コンピュータ装置本体2に備えられた各種装置の制御やデータ処理を実行する。演算処理装置5は、コンピュータ装置本体2が入力装置3を介して受け取ったデータを解釈して演算し、その演算結果を出力装置4などで出力する。情報記憶装置6は、RAMやハードディスクなどに代表されるデータを記憶するための装置である。コンピュータ装置本体2は、外部ネットワークを介して他の機器とデータ通信するための通信処理装置を備えていてもよい。情報記憶装置6は、EDAツール格納部8と、ファイル格納部9とを備えている。EDAツール格納部8は、EDAElectronicDesignAutomationに必要な各種ツールコンピュータプログラムを保持している。ファイル格納部9は、コンピュータ装置本体2が、本実施形態のテストパタン生成システム1として機能するときに使用される情報やデータを保持している。またファイル格納部9は、そのテストパタン生成システム1によって生成される情報やデータを保持している。図3に示されているように、EDAツール格納部8は、ロジックコーン抽出部11と、故障リスト生成部12と、ATPG実行部13とを備えている。また、そのロジックコーン抽出部11は、入力側ロジックコーン解析部14と出力側ロジックコーン解析部15とを含んでいる。ロジックコーン抽出部11は、フリップフロップなどの順序回路の間にはさまれた組み合わせ回路部分以下、ロジックコーンと記載するを抽出する機能ブロックである。本実施形態では、ロジックコーン抽出部11によって抽出される回路ブロックが、円錐の断面頂点と底面とを含む面に類似した形状に着目し、これらの回路ブロックをコーンcone、またはロジックコーンなどと表現する。ロジックコーン抽出部11は、入力端子、出力端子、論理ゲートで構成される回路ブロックのうち、出力端子を終点として入力端子順序回路素子の出力ピンを含むに到達するまで前段方向にトレースした回路をロジックコーンとして特定する。また、ロジックコーン抽出部11は、入力端子を始点として出力端子順序回路素子の入力ピンを含むに到達するまで後段方向にトレースした回路をロジックコーンとして特定する。そのロジックコーン抽出部11の入力側ロジックコーン解析部14は、順序回路の入力端子入力ピンを含むロジックコーンを特定する機能ブロックである。入力側ロジックコーン解析部14によって特定されるロジックコーンを、回路ブロックの出力端子から入力端子側に辿っていくことから、入力側ロジックコーンと表現する。そのロジックコーン抽出部11の出力側ロジックコーン解析部15は、順序回路の出力端子出力ピンを含むロジックコーンを特定する機能ブロックである。故障リスト生成部12は、ロジックコーン抽出部11によって抽出されたロジックコーンに含まれるセルなどのノードに対する故障を抽出する機能ブロックである。ATPG実行部13は、テストパタンを生成する機能ブロックである。図4はファイル格納部9の構成を例示するブロック図である。第1実施形態のファイル格納部9は、ATPG対象ネットリスト21と、ATPG対象始終点リスト22と、ロジックコーンセルリスト23と、ロジックコーン故障リスト24と、全故障リスト25とを備えている。ATPG対象ネットリスト21は、ATPGによるテストパタンの生成の対象となる半導体集積回路の全体に関する回路接続情報を示している。ATPG対象始終点リスト22は、テストパタン生成の対象にしたい回路の始点、および、終点の情報を示している。ATPG対象始終点リスト22には、例えば、順序回路などの故障検出が容易でない回路の故障を検出するテストパタンを生成したい場合には、その順序回路の始点、および、終点が指定されている。ロジックコーンセルリスト23は、ロジックコーン上に存在するセルの情報を示している。ロジックコーン故障リスト24は、ロジックコーンセルリスト23に示されているロジックコーン上に存在するセルに対する故障を示している。全故障リスト25は、ネットリストATPG対象ネットリスト21に対して想定され得る全ての故障を示している。図5は、第1実施形態のテストパタン生成システム1の構成を概念的に例示するブロック図である。図5に示されているように、ロジックコーン抽出部11は、ATPG対象ネットリスト21とATPG対象始終点リスト22とを入力として受け取る。ロジックコーン抽出部11は、ATPG対象ネットリスト21とATPG対象始終点リスト22に示される情報に基づいて、ロジックコーンセルリスト23を生成する。故障リスト生成部12は、ロジックコーン抽出部11が生成したロジックコーンセルリスト23とATPG対象ネットリスト21とを入力として受け取る。故障リスト生成部12は、ロジックコーンセルリスト23とATPG対象ネットリスト21とに示される情報に基づいてロジックコーン故障リスト24を生成する。ATPG実行部13は、ATPG対象ネットリスト21とロジックコーン故障リスト24とを入力として受け取る。ATPG実行部13は、ATPG対象ネットリスト21とロジックコーン故障リスト24とに支援される情報に基づいてテストパタンファイル31を生成する。図6は、第1実施形態のテストパタン生成システム1の動作を例示するフローチャートである。ステップS101において、テストパタン生成システム1のロジックコーン抽出部11は、ATPG対象ネットリスト21を読み出して、ATPG対象となる回路全体に関する回路接続情報を特定する。図7は、ATPG対象ネットリスト21の構成を例示する記述である。図7に例示するATPG対象ネットリスト21は、Verilog記述に準拠して表現されている。図7に例示される記述は、本実施形態のATPG対象ネットリスト21が、Verilog記述に限定されることを意味するものではない。また、図7の記述は、テストパタンの生成対象となっている回路全体のうちの一部分だけをATPG対象ネットリスト21として例示している。図7には、このモジュールにTI31~TI34という入力端子と、TI41~TI45という入力端子と、TO31~TO34という出力端子と、TO41~TO43という出力端子とがあることが示されている。また、図7には、このモジュールにインスタンス名がg301~g305の回路と、インスタンス名がg401~g404の回路があることが示されている。図8および図9は、テストパタンの生成対象となっている回路全体のうちの一部分だけを抽出して例示した回路図である。図8は、ATPG対象ネットリスト21に示されるATPG対象回路32の構成を例示している。また、図9は、ATPG対象ネットリスト21に示されるATPG対象回路33の構成を例示している。図8および図9の回路図では、故障検出の対象となる各ノードに参照符号を付している。本実施形態では、本願発明の理解を容易にするために、ATPG対象ネットリスト21に記述されているインスタンス名を、その参照符号として使用している。図8を参照すると、ATPG対象回路32は、第1入力端子TI31~第4入力端子TI34と、第1論理ゲートg301~第5論理ゲートg305と、第1出力端子TO31~第2出力端子TO32を備えている。第1論理ゲートg301、第2論理ゲートg302および第5論理ゲートg305は、AND回路としての機能を提供している。第3論理ゲートg303は、OR回路としての機能を提供している。第4論理ゲートg304は、インバータとしての機能を提供している。図9を参照すると、ATPG対象回路33は、第5入力端子TI41~第9入力端子TI45と、第3出力端子TO41~第5出力端子TO43と、第6論理ゲートg401~第9論理ゲートg404を備えている。第6論理ゲートg401、第8論理ゲートg403および第9論理ゲートg404は、AND回路としての機能を提供している。第7論理ゲートg402は、OR回路としての機能を提供している。図6に戻り、ステップS102において、テストパタン生成の対象にしたい回路の始点、および、終点の情報を記載したATPG対象始終点リスト22を読み込む。テストパタン生成の対象にしたい回路としては、スキャンフリップフロップと組み合わせ回路以外の回路が例示される。例えば、順序回路のような情報記憶する機能を有する回路などである。また、RAM、ROM、ラッチ、もしくはスキャンチェインに含まれないフリップフロップなどであっても良い。本実施形態のATPG対象始終点リスト22は、そのような領域の入力ピンと出力ピンの少なくとも一方を定義している。図10は、ATPG対象始終点リスト22の一部分だけを抽出して例示した記述である。1行目の行頭のという文字は、その行がコメント行であることを表している。1行目のtypeに対応する列には、始点または終点を定義するための文字列が記載される。1行目のpin_nameに対応する列には、端子名またはセルのピン名が記載される。図10を参照すると、2行目には、始点を定義するための文字列であるSPが記述されている。そのSPによって、TI44が始点として定義される。また、3行目には、終点を定義するための文字列であるEPが記述されている。そのEPによって、TO32が終点として定義される。図6に戻り、ステップS103において、ATPG対象ネットリスト21の回路接続情報と、ATPG対象始終点リスト22に記載された始終点情報をもとに、ロジックコーン上に存在するセルを抽出する。抽出されたセルの情報は、ロジックコーンセルリスト23として後段に出力される。図11は、ロジックコーンセルリスト23の構成を例示する記述である。1行目の行頭のという文字は、その行がコメント行であることを表している。1行目のtypeに対応する列には、端子ピンまたはセルを定義するための文字列が記載される。1行目のnameに対応する列には、端子ピンまたはセルに対応するインスタンス名が記載される。図12、図13は、ロジックコーン抽出部11によって特定されるロジックコーンの構成を例示する回路図である。図12は、ロジックコーンセルリスト23に示される入力側ロジックコーン34を例示する回路図である。入力側ロジックコーン34は、出力端子1つに対して1つが作成され、ある出力端子から入力端子の方向に向かって論理ゲートを順次辿っていったときに、入力端子に到達するまでに通過した全ての論理ゲート、到達した全ての入力端子、出発点となった出力端子の集合として定義される。換言すれば、ある1つの出力端子に論理値を伝播させることの可能な全ての論理ゲート及び入力端子の集まりと当該出力端子とで1つのコーンが形成されることになる。ステップS103では、入力側ロジックコーン解析部14は、ATPG対象始終点リスト22の終点情報として記載された第2出力端子TO32を起点として回路内を辿ってゆく。第2出力端子TO32には第3論理ゲートg303が接続されている。入力側ロジックコーン解析部14は、その第3論理ゲートg303をコーンに含ませる。また、第3論理ゲートg303の一方の入力ピンには、第2論理ゲートg302が接続されている。入力側ロジックコーン解析部14は、その第2論理ゲートg302をコーンに含める。第2論理ゲートg302の一方の入力ピンには、第2入力端子TI32および第1論理ゲートg301が接続されている。また、第2論理ゲートg302の他方の入力ピンには、第4論理ゲートg304が接続されている。入力側ロジックコーン解析部14は、第2入力端子TI32および第4論理ゲートg304をコーンに含める。図12に示されているように、第1論理ゲートg301は、入力端子の方向に配置されていない。入力側ロジックコーン解析部14は、第1論理ゲートg301と第1出力端子TO31とをコーンに含めない。このような手順でコーンが形成される。そのコーン入力側ロジックコーン34には、第2出力端子TO32と、第2論理ゲートg302~第5論理ゲートg305と、第2入力端子TI32~第4入力端子TI34が含まれる。なお、ATPG対象始終点リスト22に終点情報として記載されない第1出力端子TO31については、入力側ロジックコーン解析部14は入力側のロジックコーン抽出を行わない。図13は、ロジックコーンセルリスト23に示される出力側ロジックコーン35を例示する回路図である。出力側ロジックコーン解析部15は、ATPG対象始終点リスト22の始点情報をもとに、リストに記載の1つの始点から出力端子順序回路素子の出力ピンを含むに到達するまで後段方向にトレースし、出力側のロジックコーンを抽出する。出力側ロジックコーン35は、入力端子1つに対して1つが作成され、ある入力端子から出力端子の方向に向かって論理ゲートを順次辿っていったときに、出力端子に到達するまでに通過した全ての論理ゲート、到達した全ての出力端子、出発点となった入力端子の集合として定義される。換言すれば、ある1つの入力端子から出力方向に論理値を伝播させることの可能な全ての論理ゲート及び出力端子の集まりと当該入力端子とで1つのコーンが形成されることになる。出力側ロジックコーン解析部15は、ATPG対象始終点リスト22の始点情報として記載された第8入力端子TI44を起点として回路内を辿ってゆく。第8入力端子TI44には第8論理ゲートg403が接続されている。出力側ロジックコーン解析部15は、その第8論理ゲートg403をコーンに含ませる。また、第8論理ゲートg403の出力ピンには、第7論理ゲートg402および第9論理ゲートg404が接続されている。出力側ロジックコーン解析部15は、第7論理ゲートg402および第9論理ゲートg404をコーンに含める。更に、第7論理ゲートg402の出力ピンには第4出力端子TO42が接続されている。出力側ロジックコーン解析部15は、その第4出力端子TO42をコーンに含める。このような手順でコーンが形成される。図13に示されているように、コーン出力側ロジックコーン35には、第8入力端子TI44、第7論理ゲートg402~第9論理ゲートg404、第4出力端子TO42~第5出力端子TO43が含まれている。なお、ATPG対象始終点リスト22に始点情報として記載されない第5入力端子TI41~第7入力端子TI43、第8入力端子TI44については、出力側ロジックコーン解析部15は、出力側のロジックコーン抽出を行わない。図6に戻り、ステップS104において、ATPG対象ネットリスト21の回路接続情報、および、ロジックコーンセルリスト23に記載されたセル情報をもとに、そのセルに対する故障を抽出する。そして、抽出した故障に基づいてロジックコーン故障リスト24を生成する。図14は、ロジックコーン故障リスト24の構成を例示する記述である。1行目の行頭のという文字は、その行がコメント行であることを表している。1行目のtypeに対応する列には、0、1、01の何れかが記載される。type列に0が記載される場合、その故障が、stack_at_0またはslow_to_riseであることを示している。type列に1が記載される場合、その故障が、stack_at_1またはslow_to_fallであることを示している。type列に01が記載される場合、その故障がbothtype0、type1の両方であることを示している。1行目のclassに対応する列には、故障に対する状態が記載される。class列にDTが記載された場合、対応する故障がDetected検出故障として処理される。class列にNDが記載された場合、対応する故障がNotDetected未検出故障として処理される。class列にAUが記載された場合、対応する故障がATPGUntestable検出不能故障として処理される。1行目のpin_nameに対応する列には、対応する端子名またはセルのピン名が記載される。図6に戻り、ステップS105において、ATPG対象ネットリスト21の回路接続情報、および、ロジックコーンセルリスト23に記載されたロジックコーンの故障リストを対象にテストパタンを生成する。その後、ステップS106において、生成されたテストパタンデータをテストパタンファイル31に出力する。上述のように、本実施形態のテストパタン生成システム1は、出力側回路ロジックコーン、及び入力側回路のロジックコーンに故障定義を絞り込んでいる。そのため、余計な組み合わせ回路の故障を取り除いた状態の順序回路の部分を特定することが可能となり、その部分に限定してシーケンシャルATPGを実行することができる。これによって、ATPGの実行時間を短縮することが出来る。[比較例]以下に、本願発明の比較例について説明を行う。図15は、ATPG対象ネットリスト21に対して、想定され得る全ての故障の拾い出しを行って故障リストを生成した場合の全故障リスト25の構成を例示する記述である。1行目のtypeに対応する列には、0、1、01の何れかが記載される。type列に0が記載される場合、その故障が、stack_at_0またはslow_to_riseであることを示している。type列に1が記載される場合、その故障が、stack_at_1またはslow_to_fallであることを示している。type列に01が記載される場合、その故障がbothtype0、type1の両方であることを示している。1行目のclassに対応する列には、故障に対する状態が記載される。class列にDTが記載された場合、対応する故障がDetected検出故障として処理される。class列にNDが記載された場合、対応する故障がNotDetected未検出故障として処理される。class列にAUが記載された場合、対応する故障がATPGUntestable検出不能故障として処理される。1行目のpin_nameに対応する列には、対応する端子名またはセルのピン名が記載される。図15に示されているように、全故障リスト25に示される故障の総数は、80個になる。ここで、図14を参照すると、ロジックコーンセルリスト23に示される故障数は、54個である。本実施形態のテストパタン生成システム1は、ATPG対象ネットリスト21の回路接続情報、および、ロジックコーンセルリスト23に記載されたロジックコーンの故障リストを対象にテストパタンを生成している。ロジックコーンセルリスト23は、余計な組み合わせ回路の故障を取り除いた状態のリストであり、出力側回路ロジックコーン、及び入力側回路のロジックコーンに故障定義が絞り込まれている。そのため、ATPGの実行時間を短縮することが出来る。上述してきたように、テストパタン生成システム1は、順序回路素子を含む回路などのテストパタン生成の対象にしたい回路の始点順序回路素子の出力ピン、および終点順序回路素子の入力ピンを指定し、始点および終点を起点としたロジックコーンを抽出している。そして、そのロジックコーンにのみ故障を定義した故障リストを生成している。その故障リストを使用することによって、組み合わせ回路の故障を取り除いた状態で順序回路素子の部分に限定してシーケンシャルATPGを実行できる。また、1つの故障を検出するために複数回のスキャンシフト動作が必要になるテストパタンが生成されることがある。本実施形態のようなテストパタン生成システム1を構成することによって、そのようなテストパタンによるテスト時間の増加を最小限にすることができる。一般的に、順序回路素子の故障を検出するには、回路素子に対して任意の値を複数回印加する必要がある。その任意の値を、1回のスキャンシフト動作、および、1回もしくは複数回のスキャンキャプチャ動作の組み合わせによって印加していくのは困難である。従って、順序回路素子を含む回路の故障を検出するシーケンシャルATPGでは、複数回のスキャンシフト動作、および、スキャンキャプチャ動作によって、順序回路素子に任意の値を印加するテストパタンが生成されることになる。スキャンパタンのテスト時間はシフト動作の回数に比例するため、1回のスキャンシフト動作で検出できるような組み合わせ回路の故障に対して、複数回のスキャンシフト動作が必要なテストパタンを生成すると、組み合わせ回路の故障を検出するパタンにおけるスキャンシフト動作の回数だけテスト時間が長くなる。本実施形態のテストパタン生成システム1は、余計な組み合わせ回路の故障を取り除いた状態で順序回路素子の部分に限定してシーケンシャルATPGを実行することができる。そのため、テスターよる半導体集積回路のテスト時間の短縮を実現することができる。[第2実施形態]以下に、図面を参照して本願発明の第2実施形態について説明を行う。図16は、第2実施形態のテストパタン生成システム1の構成を例示するブロック図である。第2実施形態のテストパタン生成システム1は、第1実施形態のテストパタン生成システム1の構成に加え、さらに、未検出故障リスト生成部16が備えられえている。未検出故障リスト生成部16は、既存パタン検出故障リスト26既存パタン検出故障リスト26の構成に関しては後述するを参照して、ロジックコーン故障リスト24に基づいて、ロジックコーンの未検出故障を絞り込んだリスト以下、未検出故障リスト27と記載するを生成する。図17は、第2実施形態のファイル格納部9の構成を例示するブロック図である。第2実施形態のファイル格納部9は、第1実施形態のファイル格納部9の構成に加え、さらに、既存パタン検出故障リスト26と未検出故障リスト27とを備えている。既存パタン検出故障リスト26は、人手によって予め作成されている機能検証パタンや、ATPGにより予め生成されているテストパタンなどである。既存パタン検出故障リスト26には、シミュレーションや以前に実行したATPGによって検出済みの故障が示されている。未検出故障リスト27には、ロジックコーン故障リスト24に示されている故障と既存パタン検出故障リスト26に示されている故障とを比較して、合致しない故障を抽出して保持している。換言すると、未検出故障リスト27は、ロジックコーン故障リスト24から、既存パタン検出故障リスト26に示される故障を除外した構成であるということもできる。図18は、第2実施形態のテストパタン生成システム1の構成を概念的に例示するブロック図である。第2実施形態のテストパタン生成システム1において、ロジックコーン抽出部11は、第1実施形態のロジックコーン抽出部11と同様に、ATPG対象ネットリスト21とATPG対象始終点リスト22とを入力として受け取る。ロジックコーン抽出部11は、ATPG対象ネットリスト21とATPG対象始終点リスト22に示される情報に基づいて、ロジックコーンセルリスト23を生成する。故障リスト生成部12は、ロジックコーン抽出部11が生成したロジックコーン故障リスト24とATPG対象ネットリスト21とを入力として受け取る。故障リスト生成部12は、ロジックコーンセルリスト23とATPG対象ネットリスト21とに示される情報に基づいてロジックコーン故障リスト24を生成する。第2実施形態のテストパタン生成システム1において、未検出故障リスト生成部16は、既存パタン検出故障リスト26とロジックコーン故障リスト24とを入力として受け取る。未検出故障リスト生成部16は、既存パタン検出故障リスト26とロジックコーン故障リスト24とに基づいて、未検出故障リスト27を生成してATPG実行部13に供給する。ATPG実行部13は、未検出故障リスト27とATPG対象ネットリスト21とを入力として受け取り、テストパタンファイル31を生成する。図19は、第2実施形態のテストパタン生成システム1の動作を例示するフローチャートである。第2実施形態のテストパタン生成システム1において、ステップS101からステップS104までは、第1実施形態と同様に動作する。ステップS201において、未検出故障リスト生成部16は、既存パタン検出故障リスト26を読み出し、その既存パタン検出故障リスト26に示される検出済みの故障を特定する。図20は、既存パタン検出故障リスト26の構成を例示する記述である。1行目の行頭のという文字は、その行がコメント行であることを表している。1行目のtypeに対応する列には、0、1、01の何れかが記載される。type列に0が記載される場合、その故障が、stack_at_0またはslow_to_riseであることを示している。type列に1が記載される場合、その故障が、stack_at_1またはslow_to_fallであることを示している。type列に01が記載される場合、その故障がbothtype0、type1の両方であることを示している。1行目のclassに対応する列には、故障に対する状態が記載される。class列にDTが記載された場合、対応する故障がDetected検出故障として処理される。class列にNDが記載された場合、対応する故障がNotDetected未検出故障として処理される。class列にAUが記載された場合、対応する故障がATPGUntestable検出不能故障として処理される。1行目のpin_nameに対応する列には、対応する端子名またはセルのピン名が記載される。図19に戻り、ステップS202において、未検出故障リスト生成部16は、ロジックコーン故障リスト24に存在し、且つ、既存パタン検出故障リスト26に存在しない故障を抽出する。ステップS203において、未検出故障リスト生成部16は、抽出した故障に基づいて、未検出故障リスト27を生成する。図21は、未検出故障リスト27の構成を例示するリストである。1行目のtypeに対応する列、classに対応する列、およびpin_nameに対応する列に記載される文字列は、既存パタン検出故障リスト26と同様の意味内容を示している。図21を参照すると、未検出故障リスト27には、45個の故障が定義されている。図19に戻り、ステップS204において、ATPG対象ネットリスト21の回路接続情報、および、未検出故障リスト27に記載されたロジックコーンの未検出故障リストを対象にテストパタンデータを生成する。ステップS205において、生成されたテストパタンデータをテストパタンファイル31に出力する。図21に示されているように、第2実施形態のテストパタン生成システム1において、未検出故障リスト27には45個の故障が定義されている。上述の図15の全故障リスト25に示される故障の総数は、80個になる。また、図14のロジックコーンセルリスト23に示される故障の総数は、54個である。このように、第2実施形態のテストパタン生成システム1は、既存のテストパタンで検出済みの故障リストを利用することで、よりATPGの実行時間を短縮することが出来る。特許文献2に記載された技術のように、読み出したネットリストに対して、想定され得る全ての故障の拾出しを行って故障リストを生成する場合、故障リストに含まれる故障が非常に多くなってしまう。仮に、1千万個の故障が故障リストに存在するとして、故障シミュレーションによって99という高い検出率が得られるとしても、テストパタン生成の対象となる故障数は10万個にもなる。その10万個のテストパタン生成の対象は、順序回路素子と組み合わせ回路を含んでいる。このように順序回路素子と組み合わせ回路を含んだテストパタン生成対象の故障数が多い状態でシーケンシャルATPGを行うと、組み合わせ回路のみで構成される回路も含めてシーケンシャルATPGを実行することとなる。しかしながら、上述してきたように、本実施形態のテストパタン生成システムでは、テストパタン生成対象回路の始点もしくは終点を記載した始終点リストを使用して、その始終点リストをもとに出力側回路のロジックコーンの故障および入力側回路のロジックコーンの故障を抽出している。そして、余計な組み合わせ回路の故障を取り除いた状態で順序回路素子の部分に限定してシーケンシャルATPGを実行している。また、既存のテストパタンで検出済みの故障定義リストを利用して、出力側回路及び入力側回路のロジックコーンの故障を絞り込むことで、ATPGの実行時間を短縮することが出来る。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。