パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、基準タイミングを起点とする所定期間内に、第1~第NNは2以上の整数の階調パルスを有する階調クロックを生成する階調クロック生成部と、周波数の異なる複数のクロックの中から、前記第1~第Nの階調パルスの各階調パルスを指定するための基準クロックが指定される階調パルスクロック選択レジスタと、前記第1~第Nの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、前記階調クロック生成部が、前記基準クロックを単位として、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定することを特徴とする表示コントローラ。パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、基準タイミングを起点とする所定期間内に、第1~第NNは2以上の整数の階調パルスを有する階調クロックを生成する階調クロック生成部と、前記第1~第Nの階調パルスの第p1≦p<N、pは整数~第qp<q≦N、qは整数の階調パルスのうち1つの階調パルスを指定するための境界指定レジスタと、前記第1~第Nの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、前記階調クロック生成部が、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定し、前記第pの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第1のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第qの階調パルスまでの各階調パルスのエッジの間隔を、第2のクロックを単位に設定することを特徴とする表示コントローラ。請求項2において、前記境界指定レジスタにより、前記第1~第Nの階調パルスの境界が指定される場合に、周波数の異なる複数のクロックの中から前記第1又は第2のクロックを指定するための階調パルスクロック選択レジスタを含み、前記階調クロック生成部が、前記第1の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を前記第1のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Nの階調パルスまでの各階調パルスのエッジの間隔を、前記第2のクロックを単位に設定することを特徴とする表示コントローラ。パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、基準タイミングを起点とする所定期間内に、第1~第NNは2以上の整数の階調パルス又は第1~第MM>N、Mは整数を有する階調クロックを生成する階調クロック生成部と、第1又は第2の階調数を指定するための階調数選択レジスタと、前記階調クロックのN個の階調パルスの各階調パルスのエッジを設定するための第1~第Nの階調パルス設定レジスタとを含み、前記階調数選択レジスタにより前記第1の階調数が指定されたとき、前記階調クロック生成部が、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、前記第1~第Nの階調パルス設定レジスタの設定値に基づいて設定し、前記階調数選択レジスタにより前記第2の階調数が指定されたとき、前記階調クロック生成部が、前記基準タイミングと前記第1の階調パルスのエッジとの間隔及び第j-12≦j≦M、jは整数及び第jの階調パルスのエッジの間隔のうち少なくとも2つの間隔を、前記第1~第Nの階調パルス設定レジスタの1つの階調パルス設定レジスタの設定値に基づいて設定することを特徴とする表示コントローラ。請求項4において、前記第1~第Nの階調パルス又は前記第1~第Mの階調パルスのうち1つの階調パルスを指定するための境界指定レジスタを含み、前記階調クロック生成部が、前記第1の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を第1のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第N又は第Mの階調パルスまでの各階調パルスのエッジの間隔を、第2のクロックを単位に設定することを特徴とする表示コントローラ。請求項2、3又は5において、前記階調クロックが、前記基準タイミングを起点に前記第1の階調パルスから順番に階調パルスを有する場合に、前記第1のクロックの周波数が、前記第2のクロックの周波数より高いことを特徴とする表示コントローラ。請求項6において、前記第1のクロックが、システムクロックであり、前記第2のクロックが、前記システムクロックを分周したドットクロックであることを特徴とする表示コントローラ。複数の走査線と、複数のデータ線と、各エレクトロルミネセンス素子が前記複数の走査線のいずれか1つと前記複数のデータ線のいずれか1つとによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、前記複数の走査線を走査する走査ドライバと、階調データを用いてパルス幅変調されたパルス幅変調信号に基づいて前記複数のデータ線を駆動するデータドライバと、請求項1乃至7のいずれか記載の表示コントローラとを含み、前記表示コントローラが、前記データドライバに対して前記階調クロックを供給し、前記データドライバが、前記階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて各データ線を駆動することを特徴とする表示システム。階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、周波数の異なる複数のクロックの中から、基準タイミングを起点とする所定期間内に前記第1~第Nの階調パルスの各階調パルスを指定するための基準クロックを指定し、前記基準クロックを単位として、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を設定して、前記階調クロックを生成し、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動することを特徴とする表示制御方法。階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、基準タイミングを起点とする所定期間内に第1~第NNは2以上の整数の階調パルスを有する階調クロックの第p1≦p<N、pは整数~第qp<q≦N、qは整数の階調パルスのうち1つの階調パルスを指定し、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を設定して前記階調クロックを生成し、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動し、前記第pの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第1のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第qの階調パルスまでの各階調パルスのエッジの間隔を、第2のクロックを単位に設定することを特徴とする表示制御方法。請求項10において、前記階調クロックが、前記基準タイミングを起点に前記第1の階調パルスから順番に階調パルスを有する場合に、前記第1のクロックの周波数が、前記第2のクロックの周波数より高いことを特徴とする表示制御方法。請求項11において、前記第1のクロックが、システムクロックであり、前記第2のクロックが、前記システムクロックを分周したドットクロックであることを特徴とする表示制御方法。階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、第1又は第2の階調数を指定し、前記第1の階調数を指定したときには、基準タイミングと第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数、Nは2以上の整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、第1~第Nの階調パルス設定レジスタの設定値に基づいて設定して、前記基準タイミングを起点とする所定期間内に、第1~第Nの階調パルスを有する階調クロックを生成し、前記第2の階調数を指定したときには、基準タイミングと前記第1の階調パルスのエッジとの間隔及び第j-12≦j≦M、M≧N、j、Mは整数及び第jの階調パルスのエッジの間隔のうち少なくとも2つの間隔を、前記第1~第Nの階調パルス設定レジスタの1つの階調パルス設定レジスタの設定値に基づいて設定して前記所定期間内に第1~第Mの階調パルスを有する階調クロックを生成し、前記第1又は第2の階調数にかかわらず、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動することを特徴とする表示制御方法。しかしながら、液晶パネルの製造技術に比べて有機ELパネルの製造技術は成熟しておらず、製造ばらつきが大きい。そのため、いわゆる階調特性がばらつく。従って、液晶パネルの駆動と異なり、PWMによる階調制御を行っても所望の階調表現を実現できないことが多い。その一方で、高精細な階調表現に対する市場の要求が強く、階調数を増加させたり、きめ細かく各階調を設定できるようにする必要がある。PWMによる階調制御を行おうとすると、階調データに対応したパルス幅を有するPWM信号を駆動信号として生成する。ところが、階調数の増加は階調クロックのパルス数を増加させ、きめ細かく各階調を設定するためには階調クロックのパルスの設定に必要な回路を増加させる。本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示コントローラ、表示システム及び表示制御方法を提供することにある。また本発明の他の目的は、回路規模の増大を抑えつつ、階調数を増加させて高精細な階調表現に寄与できる表示コントローラ、表示システム及び表示制御方法を提供することにある。更に本発明の他の目的は、回路規模の増大を抑えつつ、きめ細かい階調の設定が可能な表示コントローラ、表示システム及び表示制御方法を提供することにある。上記課題を解決するために本発明は、パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、基準タイミングを起点とする所定期間内に、第1~第NNは2以上の整数の階調パルスを有する階調クロックを生成する階調クロック生成部と、周波数の異なる複数のクロックの中から、前記第1~第Nの階調パルスの各階調パルスを指定するための基準クロックが指定される階調パルスクロック選択レジスタと、前記第1~第Nの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、前記階調クロック生成部が、前記基準クロックを単位として、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定する表示コントローラに関係する。本発明によれば、パルス幅変調信号の変化点を特定するための階調クロックの各階調パルスのエッジのタイミングを個別に設定できるようになる。そのため、きめ細かいガンマ補正を実現できる。また、各階調パルスのエッジの設定単位となる基準クロックの周波数を異ならせることができるので、ガンマ補正を高精度行う場合には、より一層きめ細かく各階調を設定でき、ガンマ補正の精度が必要とされない場合には、低い周波数の金寿ロックで各階調を設定できるようになる。また本発明は、パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、基準タイミングを起点とする所定期間内に、第1~第NNは2以上の整数の階調パルスを有する階調クロックを生成する階調クロック生成部と、前記第1~第Nの階調パルスの第p1≦p<N、pは整数~第qp<q≦N、qは整数の階調パルスのうち1つの階調パルスを指定するための境界指定レジスタと、前記第1~第Nの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、前記階調クロック生成部が、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定し、前記第pの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第1のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第qの階調パルスまでの各階調パルスのエッジの間隔を、第2のクロックを単位に設定する表示コントローラに関係する。また本発明に係る表示コントローラでは、前記境界指定レジスタにより、前記第1~第Nの階調パルスの境界が指定される場合に、周波数の異なる複数のクロックの中から前記第1又は第2のクロックを指定するための階調パルスクロック選択レジスタを含み、前記階調クロック生成部が、前記第1の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を前記第1のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Nの階調パルスまでの各階調パルスのエッジの間隔を、前記第2のクロックを単位に設定することができる。上記のいずれかの発明においては、水平表示期間内に設定される階調クロックの階調パルスのエッジの間隔は、第2のクロック単位で設定された後、第1のクロック単位で設定される。そのためパルス幅変調信号のパルス幅が小さい範囲では、第1のクロック単位でパルス幅変調信号のパルス幅を定めることができる。またパルス幅変調信号のパルス幅が大きい範囲では、第2のクロック単位でパルス幅変調信号のパルス幅を定めることができる。これにより、輝度の大きい範囲と小さい範囲とで階調パルスのエッジの間隔を、異なる周波数の基準クロックを単位に設定できるので、細かく設定する必要がある輝度の範囲のみ基準クロックの周波数を高くし、その必要がない輝度の範囲では基準クロックの周波数を低くできる。そのため回路規模の増大を抑えつつ、いわゆる階調特性に応じた高精度なガンマ補正を実現できる。また本発明は、パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、基準タイミングを起点とする所定期間内に、第1~第NNは2以上の整数の階調パルス又は第1~第MM>N、Mは整数を有する階調クロックを生成する階調クロック生成部と、第1又は第2の階調数を指定するための階調数選択レジスタと、前記階調クロックのN個の階調パルスの各階調パルスのエッジを設定するための第1~第Nの階調パルス設定レジスタとを含み、前記階調数選択レジスタにより前記第1の階調数が指定されたとき、前記階調クロック生成部が、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、前記第1~第Nの階調パルス設定レジスタの設定値に基づいて設定し、前記階調数選択レジスタにより前記第2の階調数が指定されたとき、前記階調クロック生成部が、前記基準タイミングと前記第1の階調パルスのエッジとの間隔及び第j-12≦j≦M、jは整数及び第jの階調パルスのエッジの間隔のうち少なくとも2つの間隔を、前記第1~第Nの階調パルス設定レジスタの1つの階調パルス設定レジスタの設定値に基づいて設定する表示コントローラに関係する。本発明によれば、階調数を変化させた増加させた場合、1つの階調パルス設定レジスタにより、少なくとも2つの階調パルスのエッジを設定できるようになる。そのため、きめ細かくガンマ補正を実現するために階調パルス毎に階調パルス設定レジスタを設けなくて済み、回路規模の増加を防止できる。また本発明に係る表示コントローラでは、前記第1~第Nの階調パルス又は前記第1~第Mの階調パルスのうち1つの階調パルスを指定するための境界指定レジスタを含み、前記階調クロック生成部が、前記第1の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を第1のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第N又は第Mの階調パルスまでの各階調パルスのエッジの間隔を、第2のクロックを単位に設定することができる。また本発明に係る表示コントローラでは、前記階調クロックが、前記基準タイミングを起点に前記第1の階調パルスから順番に階調パルスを有する場合に、前記第1のクロックの周波数が、前記第2のクロックの周波数より高くてもよい。また本発明に係る表示コントローラでは、前記第1のクロックが、システムクロックであり、前記第2のクロックが、前記システムクロックを分周したドットクロックであってもよい。上記のいずれかの発明によれば、輝度が大きい範囲で、周波数の低い第2のクロック単位で階調パルスの間隔を設定でき、例えば該間隔を設定するためのカウンタのビット数を削減できる等の回路規模の縮小化に寄与できるようになる。また本発明は、複数の走査線と、複数のデータ線と、各エレクトロルミネセンス素子が前記複数の走査線のいずれか1つと前記複数のデータ線のいずれか1つとによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、前記複数の走査線を走査する走査ドライバと、階調データを用いてパルス幅変調されたパルス幅変調信号に基づいて前記複数のデータ線を駆動するデータドライバと、上記のいずれか記載の表示コントローラとを含み、前記表示コントローラが、前記データドライバに対して前記階調クロックを供給し、前記データドライバが、前記階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて各データ線を駆動する表示システムに関係する。本発明によれば、きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示コントローラを含む表示システムを提供できる。また本発明によれば、回路規模の増大を抑えつつ、階調数を増加させて高精細な階調表現に寄与する表示コントローラを含む表示システムを提供できる。更に本発明によれば、回路規模の増大を抑えつつ、きめ細かい階調の設定が可能な表示コントローラを含む表示システムを提供できる。また本発明は、階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、周波数の異なる複数のクロックの中から、基準タイミングを起点とする所定期間内に前記第1~第Nの階調パルスの各階調パルスを指定するための基準クロックを指定し、前記基準クロックを単位として、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を設定して、前記階調クロックを生成し、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動する表示制御方法に関係する。また本発明は、階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、基準タイミングを起点とする所定期間内に第1~第NNは2以上の整数の階調パルスを有する階調クロックの第p1≦p<N、pは整数~第qp<q≦N、qは整数の階調パルスのうち1つの階調パルスを指定し、前記基準タイミングと前記第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を設定して前記階調クロックを生成し、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動し、前記第pの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第1のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第qの階調パルスまでの各階調パルスのエッジの間隔を、第2のクロックを単位に設定する表示制御方法に関係する。また本発明に係る表示制御方法では、前記階調クロックが、前記基準タイミングを起点に前記第1の階調パルスから順番に階調パルスを有する場合に、前記第1のクロックの周波数が、前記第2のクロックの周波数より高くてもよい。また本発明に係る表示制御方法では、前記第1のクロックが、システムクロックであり、前記第2のクロックが、前記システムクロックを分周したドットクロックであってもよい。また本発明は、階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、第1又は第2の階調数を指定し、前記第1の階調数を指定したときには、基準タイミングと第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数、Nは2以上の整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、第1~第Nの階調パルス設定レジスタの設定値に基づいて設定して、前記基準タイミングを起点とする所定期間内に、第1~第Nの階調パルスを有する階調クロックを生成し、前記第2の階調数を指定したときには、基準タイミングと前記第1の階調パルスのエッジとの間隔及び第j-12≦j≦M、M≧N、j、Mは整数及び第jの階調パルスのエッジの間隔のうち少なくとも2つの間隔を、前記第1~第Nの階調パルス設定レジスタの1つの階調パルス設定レジスタの設定値に基づいて設定して前記所定期間内に第1~第Mの階調パルスを有する階調クロックを生成し、前記第1又は第2の階調数にかかわらず、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動する表示制御方法に関係する。以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。1.表示システム図1に、本実施形態の表示システムの構成例のブロック図を示す。表示システム500は、有機ELパネル広義には表示パネル510、データドライバ520、走査ドライバ530、表示コントローラ540を含む。なお表示システム500にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。また表示システム500は、ホスト550を含むように構成してもよい。有機ELパネル510は単純マトリクス型である。図1では有機ELパネル510の電気的な構成を示している。即ち、有機ELパネル510は、複数の走査線狭義には陰極と、複数のデータ線狭義には陽極と、各走査線及び各データ線に接続される有機EL素子とを含む。より具体的には、有機ELパネルは、ガラス基板に形成される。このガラス基板には、図1のX方向に複数配列されそれぞれY方向に伸びるデータ線DL1~DLnnは2以上の整数が形成される。また、このガラス基板の上には、データ線と交差するように、図1のY方向に複数配列されそれぞれX方向に伸びる走査線GL1~GLmmは2以上の整数が形成される。1画素がR成分、G成分、B成分の3つの色成分により構成される場合、R成分用のデータ線、G成分用のデータ線、及びB成分用のデータ線を1組として、有機ELパネル510には、複数組のデータ線が配列される。そしてデータ線DLj1≦j≦n、jは整数と走査線GLk1≦k≦m、kは整数との交差点に対応する位置に、有機EL素子が形成される。図2に、有機EL素子の構造の説明図を示す。有機EL素子は、ガラス基板600に、データ線として設けられる陽極602となる透明電極例えばITOIndiumThinOxideが形成される。陽極602の上方には、走査線として設けられる陰極604が形成される。そして、陽極602と陰極604との間に、発光層等を含む有機層が形成される。有機層は、陽極602の上面に形成された正孔輸送層606と、正孔輸送層606の上面に形成された発光層608と、発光層608と陰極604との間に形成された電子輸送層610とを有する。データ線と走査線との間の電位差を与えると、即ち陽極602と陰極604との間に電位差を与えると、陽極602からの正孔と陰極604からの電子とが発光層608内で再結合する。このとき発生したエネルギーにより発光層608の分子が励起状態となり、基底状態に戻るときに放出されるエネルギーが光となる。この光は、透明電極で形成された陽極602とガラス基板600とを通る。図1において、データドライバ520は、階調データに基づいてデータ線に出力する。このときデータドライバ520は、階調データに対応したパルス幅を有するPWM信号を生成し、該PWM信号に基づいて各データ線を駆動する。走査ドライバ530は、複数の走査線を順次選択する。この結果、選択された走査線と交差するデータ線に接続される有機EL素子に電流が流れて発光する。表示コントローラ540は、中央処理装置CentralProcessingUnit:CPU等のホスト550により設定された内容に従って、データドライバ520及び走査ドライバ530を制御する。より具体的には、表示コントローラ540は、データドライバ520に対して、例えば動作モードの設定を行うと共に、内部で生成した垂直同期信号YD、水平同期信号LP、PWM信号を生成するための階調クロックGCLK、ドットクロックDCLK、ディスチャージ信号DIS広義にはブランキング調整信号、及び階調データDの供給を行う。垂直同期信号YDにより、垂直走査期間が規定される。水平同期信号LPにより、水平走査期間が規定される。なお、データドライバ520、走査ドライバ530及び表示コントローラ540の一部又は全部を有機ELパネル510上に形成してもよい。1.1データ線駆動回路図3に、図1のデータドライバ520の構成例を示す。データドライバ520は、シフトレジスタ522、ラインラッチ524、PWM信号生成回路526、駆動回路528を含む。シフトレジスタ522は、各フリップフロップが各データ線に対応して設けられ、該各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ540からのドットクロックDCLKが共通に入力される。シフトレジスタ522の初段のフリップフロップには、表示コントローラ540から例えば4ビットの階調データが、ドットクロックDCLKに同期して入力される。そして、シフトレジスタ522は、ドットクロックDCLKに同期して、各階調データをシフトしながら取り込む。ラインラッチ524は、シフトレジスタ522に取り込まれた1水平走査単位の階調データを、表示コントローラ540から供給される水平同期信号LPに同期してラッチする。PWM信号生成回路526は、各データ線を駆動するためのPWM信号を生成する。より具体的には、PWM信号生成回路526は、当該データ線に対応した階調データに基づいて、その変化点が階調クロックにより特定されるPWM信号を生成する。このPWM信号は、該階調データに対応した階調クロックGCLKのクロック数の期間に相当するパルス幅を有する。駆動回路528は、PWM信号生成回路526によって生成された各PWM信号に基づいて各データ線を駆動する。駆動回路528には、表示コントローラ540からのディスチャージ信号DISが入力される。このディスチャージ信号DISにより、水平同期信号LPにより規定される水平走査期間内の水平表示期間が特定される。水平表示期間は、ディスチャージ信号DISの立ち下がりエッジを起点とし、次のディスチャージ信号DISの立ち上がりエッジを終点とする期間である。ディスチャージ信号DISがHレベルの期間内に、水平同期信号LPのパルスが出力される。駆動回路528は、ディスチャージ信号DISがHレベルのときデータ線を接地電位に接続し、ディスチャージ信号DISがLレベルのとき各PWM信号のパルス幅に対応した期間だけ各データ線に所定の電流を供給する。データドライバ520では、ディスチャージ信号DISがHレベルのとき、ラインラッチ524に次の水平走査期間の階調データをラッチすることで、書き換え途中の階調データによりデータ線を駆動してしまうことを回避できる。1.2走査ドライバ図4に、図1の走査ドライバ530の構成例を示す。走査ドライバ530は、シフトレジスタ532、駆動回路534を含む。シフトレジスタ532は、各フリップフロップが各走査線に対応して設けられ、各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ540からの水平同期信号LPが共通に入力される。そしてシフトレジスタ532の初段のフリップフロップには、表示コントローラ540からの垂直同期信号YDが入力される。そしてシフトレジスタ532は、水平同期信号LPに同期して、垂直同期信号YDのパルスをシフトする。駆動回路534は、シフトレジスタ532の各フリップフロップの出力に基づいて各走査線に順次選択パルスを出力していく。駆動回路534には、表示コントローラ540からのディスチャージ信号DISが入力される。駆動回路534は、ディスチャージ信号DISがHレベルのときすべての走査線を接地電位に接続し、ディスチャージ信号DISがLレベルのとき選択された走査線のみを接地電位に接続し、他の走査線を所定の電位に接続する。1.3ディスチャージ動作図5に、有機EL素子の電気的な等価回路図の一例を示す。有機EL素子は、抵抗成分R1とダイオードD1とが直列接続され、ダイオードD1と並列に接続される寄生容量C1を含む構成と等価的に考えることができる。寄生容量C1は、陽極602と陰極604との間に電位差が与えられたときに接合面で形成された空乏層に相当する容量成分と考えることができる。このように、有機EL素子は、容量性の負荷と考えることができる。そのため表示システム500では、ディスチャージ信号DISを用いて有機ELパネル510の有機EL素子のディスチャージ動作を行い、前の水平走査期間の影響を無くすことができる。図6に、ディスチャージ動作を説明するための説明図を示す。但し、図1に示す表示システムと同一部分には同一符号を付す。ディスチャージ信号DISがLレベルのとき、走査ドライバ530では、選択された走査線のみを接地電位にし、他の走査線を電位V-GLに接続する。またデータドライバ520では、各PWM信号に対応したパルス幅の期間だけ所定の電流をデータ線に供給する。この結果、選択された走査線に接続された有機EL素子に電流が流れる。またディスチャージ信号DISがHレベルのとき、すべての走査線を接地電位に接続すると共に、すべてデータ線を接地電位に接続することで、各有機EL素子の両端の電位が等しくなり、有機EL素子のディスチャージが可能となる。そして水平走査期間内の水平表示期間の長さを調整することで、有機ELパネルの種類や製造ばらつきに依存するちらつきを防止したり、輝度の調整が可能となる。このようにディスチャージ信号DISを用いてブランキング期間を調整することができ、ディスチャージ信号DISをブランキング調整信号ということができる。2.表示コントローラ図7に、本実施形態における表示コントローラ540の構成の概要のブロック図を示す。表示コントローラ540は、ホストインタフェースInterFace:以下I/Fと略す10、ドライバI/F20、フレームメモリ30、制御部40、設定レジスタ部50を含む。ホストI/F10は、ホスト550とのインタフェース処理を行う。より具体的には、ホストI/F10は、表示コントローラ540とホスト550との間のデータや各種制御信号の送受信の制御を行う。ドライバI/F20は、データドライバ520及び走査ドライバ530とのインタフェース処理を行う。より具体的には、ドライバI/F20は、表示コントローラ540とデータドライバ520及び走査ドライバ530との間のデータや各種制御信号の送受信の制御を行う。ドライバI/F20は、データドライバ520及び走査ドライバ530に対する各種表示制御信号を生成するドライバ信号生成部22を含む。ドライバ信号生成部22は、設定レジスタ部50の設定値に基づいて各種表示制御信号を生成する。フレームメモリ30は、ホストI/F10を介してホスト550から供給される例えば1フレーム分の1垂直走査分の階調データを記憶する。設定レジスタ部50の設定値は、ホストI/F10を介してホスト550によって設定される。制御部40は、ホストI/F10、ドライバI/F20、フレームメモリ30及び設定レジスタ部50の制御を司る。このような表示コントローラ540では、フレームメモリ30から一定の読み出し周期で例えば1/160秒ごとに階調データが読み出され、該階調データがドライバI/F20を介してデータドライバ520に対して出力される。そのため、フレームメモリ30に対するホスト550からの階調データの書き込みタイミングと、該フレームメモリ30からデータドライバ520への階調データの読み出しタイミングとは非同期である。このようなフレームメモリ30に対するアクセス制御は、制御部40のメモリコントローラ42によって行われる。図8に、ドライバ信号生成部22の構成例のブロック図を示す。ここでは、ドライバ信号生成部22が、階調クロックGCLK、ドットクロックDCLK、垂直同期信号YD、水平同期信号LP、及びディスチャージ信号DISを生成する場合について説明する。ドライバ信号生成部22は、GCLK生成部100広義には階調クロック生成部と、表示制御信号生成部110とを含む。GCLK生成部100は、階調クロックGCLKを生成する。階調クロックGCLKは、水平表示期間内に複数個の階調パルスを有する。例えば階調クロックGCLKは、水平表示期間内にNNは2以上の整数個の第1~第Nの階調パルスを有する。或いは例えば階調クロックGCLKは、水平表示期間内にM個の第1~第MM>N、Mは整数の階調パルスを有する。階調クロックGCLKでは、基準タイミングが経過した後に、最初に第1の階調パルスが出力され、その後、順番に第2の階調パルス、、第Nの階調パルスが出力されるものとする。また表示制御信号生成部110は、ドットクロックDCLK、垂直同期信号YD、水平同期信号LP、及びディスチャージ信号DISを生成する。本実施形態の設定レジスタ部50は、第1~第Nの階調パルス設定レジスタ120-1~120-N広義には階調パルス設定レジスタ群、階調パルスクロック選択レジスタ122、境界指定レジスタ124、階調数選択レジスタ126、DCLK設定レジスタ130、YD設定レジスタ140、LP設定レジスタ150、DIS設定レジスタ160を含む。第1~第Nの階調パルス設定レジスタ120-1~120-Nの各階調パルス設定レジスタは、例えば上記の階調クロックGCLKの第1~第Nの階調パルスの各階調パルスのエッジを設定するためのレジスタである。階調パルスクロック選択レジスタ122は、第1~第Nの階調パルス設定レジスタ120-1~120-Nで設定される階調パルスのエッジの間隔を設定する単位となる基準クロックを選択するためのレジスタである。即ち、階調パルスクロック選択レジスタ122により、周波数の異なる複数のクロックの中から基準クロックを選択し、第1~第Nの階調パルス設定レジスタ120-1~120-Nで設定される階調パルスのエッジの間隔が、該基準クロック単位で設定される。なお本実施形態では、階調パルスクロック選択レジスタ122は、周波数の異なる第1及び第2のクロックの中から基準クロックを選択するためのレジスタであるものとする。第1のクロックとして、表示コントローラ540の動作クロックであるシステムクロックSYSCLKを採用でき、第2のクロックとして1ドット分の階調データに同期して動作するドットクロックDCLKを採用できる。ドットクロックDCLKは、システムクロックSYSCLKを分周することで生成される。従って、第1のクロックの周波数は、第2のクロックの周波数より高い。水平表示期間内に階調クロックGCLKが第1~第Nの階調パルスを有するものとすると、境界指定レジスタ124は、第1~第Nの階調パルスの第p1≦p<N、pは整数~第qp<q≦N、M、qは整数の階調パルスのウチの1つの階調パルスを境界として指定するためのレジスタである。境界指定レジスタ124により指定された境界で、階調パルスのエッジの設定単位となる基準クロックの周波数を異ならせる。境界指定レジスタ124は、第pの階調パルスを固定して第qの階調パルスを指定することで、階調パルスの境界を指定できるようにしてもよいし、第qの階調パルスを固定して第pの階調パルスを指定することで、階調パルスの境界を指定できるようにしてもよい。本実施形態では、第1の階調パルスを固定して、第qの階調パルスを指定することで、階調パルスの境界を指定できるものとする。この場合、境界指定レジスタ124は、第1~第Nの階調パルス設定レジスタ120-1~120-Nで設定される第1~第Nの階調パルスのエッジの間隔を、第1のクロック単位で設定されるパルス群、第2のクロック単位で設定されるパルス群に分割する境界を指定するためのレジスタと言うことができる。階調数選択レジスタ126は、階調数を選択するためのレジスタである。本実施形態では、階調数選択レジスタ126により、階調クロックの階調パルス数を63又は255に切り替えることができるようになっている。こうすることで、1ドット当たりの階調数を増加させることができるので、高精細な表現が可能となる。DCLK設定レジスタ130は、ドットクロックDCLKの周波数、出力開始タイミング及び出力終了タイミングを設定するためのレジスタである。図8において、表示制御信号生成部110は、分周回路112を含むことができる。この場合、分周回路112は、DCLK設定レジスタ130の設定値に対応した分周比で、システムクロックSYSCLKを分周したドットクロックDCLKを生成する。そして、DCLK設定レジスタ130には、システムクロックSYSCLKの分周比に対応した設定値が設定される。従って、DCLK設定レジスタ130によりドットクロックDCLKの周波数を設定することができる。YD設定レジスタ140は、垂直同期信号YDの出力タイミングを設定するためのレジスタである。表示制御信号生成部110は、YD設定レジスタ140の設定値に基づいて垂直同期信号YDを出力する。LP設定レジスタ150は、水平同期信号LPの出力タイミングを設定するためのレジスタである。表示制御信号生成部110は、LP設定レジスタ150の設定値に基づいて水平同期信号LPを出力する。DIS設定レジスタ160は、ディスチャージ信号DISの立ち上がりタイミング及び立ち下がりタイミングや、その出力開始タイミングを設定するためのレジスタである。表示制御信号生成部110広義にはブランキング調整信号生成部は、DIS設定レジスタ160の設定値に基づいてディスチャージ信号DISを出力する。なお図8において、設定レジスタ部50は、これらすべてのレジスタを含まなくてもよい。設定レジスタ部50では、例えば階調パルスクロック選択レジスタ122、境界指定レジスタ124、及び階調数選択レジスタ126の少なくとも1つが省略されてもよい。図8のGCLK生成部100は、設定レジスタ部50が含むレジスタの種類に応じた構成を採用できる。以下では、本実施形態におけるGCLK生成部100の種々の構成例について説明する。2.1第1の構成例図9に、本実施形態の第1の構成例におけるGCLK生成部100の構成例のブロック図を示す。なお図9において、図8と同一部分には同一符号を付し、適宜説明を省略する。第1の構成例では、設定レジスタ部50は、例えば階調パルスクロック選択レジスタ122、境界指定レジスタ124、及び階調数選択レジスタ126のうち、境界指定レジスタ124及び階調数選択レジスタ126が省略された構成となっている。GCLK生成部100は、レジスタ選択回路200、選択制御回路210、クロック選択回路220、GCLKパルス設定部230を含む。レジスタ選択回路200は、レジスタ選択信号RegSelに基づいて、第1~第Nの階調パルス設定レジスタ120-1~120-Nの1つの設定値を出力する。選択制御回路210は、レジスタ選択信号RegSelを生成する。クロック選択回路220は、システムクロックSYSCLK及びドットクロックDCLKのいずれかを、階調パルスクロック選択レジスタ122の設定値に基づいて選択し、基準クロックSCLKとして出力する。GCLKパルス設定部230は、間隔設定カウンタ232、比較器234、パルス発生回路236を含む。間隔設定カウンタ232は、ディスチャージ信号DIS又はディスチャージ信号DISを生成するための内部信号により初期化され、基準クロックSCLKに同期してカウント値をカウントアップ又はカウンタダウンする。比較器234は、間隔設定カウンタ232のカウント値とレジスタ選択回路200の出力とを比較して、比較結果信号CmpResを出力する。ここでレジスタ選択回路200の出力は、レジスタ選択信号RegSelに基づいて選択された階調パルス設定レジスタの設定値である。パルス発生回路236は、比較結果信号CmpResに基づいてパルスを発生させる。より具体的には、パルス発生回路236は、比較結果信号CmpResにより間隔設定カウンタ232のカウント値とレジスタ選択回路200の出力とが一致していることが検出されたとき、パルスを発生させる。このパルスの幅は、システムクロックSYSCLK、ドットクロックDCLK又は基準クロックSCLKの1クロック周期分である。比較結果信号CmpResは、選択制御回路210にも供給される。比較結果信号CmpResにより間隔設定カウンタ232のカウント値とレジスタ選択回路200の出力とが一致していることが検出されたとき、選択制御回路210は、次の階調パルス選択レジスタを選択するようにレジスタ選択信号RegSelを生成する。図10に、第1~第Nの階調パルス設定レジスタ120-1~120-Nにより設定される階調クロックGCLKの説明図を示す。図10では、水平表示期間内の階調パルス数が63の場合を示している。第1の階調パルス設定レジスタ120-1は、水平表示期間の起点となる基準タイミングと、第1の階調パルスのエッジ立ち上がりエッジ又は立ち下がりエッジとの間隔tw1を設定するためのレジスタである。第2の階調パルス設定レジスタ120-2は、第1の階調パルスのエッジと、第2の階調パルスのエッジとの間隔tw2を設定するためのレジスタである。即ち、第i2≦i≦N、iは整数の階調パル設定レジスタは、第i-1の階調パルスのエッジと第iの階調パルスのエッジとの間隔twiを設定するためのレジスタである。なお各階調パルス設定レジスタの設定値が0のとき、それ以降の階調パルスを発生させないようにすることもできる。例えば第1~第Nの階調パルス設定レジスタのそれぞれにより、第1~第Nの階調パルスのそれぞれのエッジが設定されるものとする。この場合に、第10の階調パルス設定レジスタに0が設定されたとき、第1~第9の階調パルスは第1~第9の階調パルス設定レジスタの設定値に対応した間隔で設定され、第10~第Nの階調パルスは出力されない。従って、水平表示期間内にN個の階調パルスを有する階調クロックGCLKを発生させる場合に、第1~第LL>N、Lは整数の階調パルス設定レジスタを設け、第N1の階調パルス設定レジスタに0を設定し、第N1~第Lの階調パルスを出力させないようにすることができる。図9のGCLK生成部100は、水平表示期間の起点となる基準タイミングと第1の階調パルスのエッジとの間隔、及び第i-1の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、第1~第Nの階調パルス設定レジスタ120-1~120-Nの設定値に基づいて設定した階調クロックGCLKを出力する。そして、各階調パルスのエッジが、システムクロックSYSCLK又はドットクロックDCLKを単位に設定される。このようにGCLK生成部100では、PWM信号の変化点を特定するための階調クロックGCLKの各階調パルスのエッジのタイミングを個別に設定できる。そのため、図11に示すような有機ELパネル510の特性曲線180を補正するガンマ補正を実現し、例えばガンマ補正曲線182のような特性を得るように、きめ細かく制御できるようになる。また、ドットクロックDCLKよりも周波数の高いシステムクロックSYSCLK単位でガンマ補正を実現できるため、より一層きめ細かく各階調を設定できるようになる。2.2第2の構成例図12に、本実施形態の第2の構成例におけるGCLK生成部100の構成例のブロック図を示す。なお図12において、図8又は図9と同一部分には同一符号を付し、適宜説明を省略する。第2の構成例では、設定レジスタ部50は、例えば階調パルスクロック選択レジスタ122、境界指定レジスタ124及び階調数選択レジスタ126のうち、階調数選択レジスタ126が省略された構成となっている。第2の構成例におけるGCLK生成部が第1の構成例におけるGCLK生成部と異なる点は、選択制御回路300が階調パルスクロック選択レジスタ122及び境界指定レジスタ124に基づいてレジスタ選択信号RegSelを生成し、クロック選択回路220の選択制御を行う点である。第2の構成例では、選択制御回路300が、階調パルスクロック選択レジスタ122によりシステムクロックSYSCLK単位で階調パルスのエッジを設定するように指定されたことを条件に、境界指定レジスタ124の設定値を有効にする。従って、階調パルスクロック選択レジスタ122によりドットクロックDCLK単位で階調パルスのエッジを設定するように指定されたとき、選択制御回路300は、境界指定レジスタ124の設定値を無効にする。そして階調パルスクロック選択レジスタ122によりドットクロックDCLK単位で設定するように指定されたとき、選択制御回路300は、第1の構成例と同様にレジスタ選択信号RegSelを生成する。また選択制御回路300は、ドットクロックDCLKを選択するようにクロック選択回路220の選択制御を行う。一方、階調パルスクロック選択レジスタ122によりシステムクロックSYSCLK単位で設定するように指定されたとき、選択制御回路300は、第1の構成例と同様にレジスタ選択信号RegSelを生成する。また選択制御回路300は、第1の階調パルス第pの階調パルスから、境界指定レジスタ124により指定された階調パルスまでは、システムクロックSYSCLKを選択し、境界指定レジスタ124により指定された階調パルスから第qの階調パルスまでは、ドットクロックDCLKを選択するようにクロック選択回路220の選択制御を行う。図13に、本実施形態における境界指定レジスタ124の一例の説明図を示す。なお図13では、境界指定レジスタ124の設定値が有効な場合の設定例を示している。図13では、境界指定レジスタ124に設定値0が設定されているときは、選択制御回路300は、第1~第64の階調パルスをシステムクロックSYSCLK単位で設定するようにレジスタ選択信号RegSelを生成すると共に、クロック選択回路220の選択制御を行うことを示している。また、例えば境界指定レジスタ124に設定値1が設定されているときは、選択制御回路300は、第1~第56の階調パルスをシステムクロックSYSCLK単位で設定し、且つ第57~第64の階調パルスをドットクロックDCLK単位で設定するようにレジスタ選択信号RegSelを生成すると共に、クロック選択回路220の選択制御を行うことを示している。これにより、階調パルスクロック選択レジスタ122によりシステムクロックSYSCLK単位で設定するように指定された場合、GCLK生成部100は、第1の階調パルス第pの階調パルスから、境界指定レジスタ124により指定された階調パルスまでの各階調パルスのエッジの間隔を、システムクロックSYSCLK第2のクロックより周波数が高い第1のクロックを単位に設定する。そして、GCLK生成部100は、境界指定レジスタ124により指定された階調パルスから第qの階調パルスまでの各階調パルスのエッジの間隔を、ドットクロックDCLK第1のクロックより周波数が低い第2のクロックを単位に設定する。図14に、境界指定レジスタ124の設定値が有効なとき階調クロックGCLKの説明図を示す。図14に示すように、水平表示期間内に設定される階調クロックGCLKの階調パルスのエッジの間隔は、システムクロックSYSCLK単位で設定された後、ドットクロックDCLK単位で設定される。所与の基準タイミングを基準に階調パルスのエッジまでの期間がPWM信号のパルス幅となる。そのためPWM信号のパルス幅が小さい範囲では、システムクロックSYSCLK単位でPWM信号のパルス幅を定めることができ、PWM信号のパルス幅が大きい範囲では、ドットクロックDCLK単位でPWM信号のパルス幅を定めることができる。ここで、図11に示す特性図によれば、離散的な階調データにより特定される輝度階調を得るために、輝度が大きくなるほど階調パルスの間隔階調クロックの刻み幅を大きくする必要がある。即ち、第2の構成例によれば、階調クロックが有する複数の階調パルスのうち、輝度が小さい範囲では、階調パルスの間隔を細かく設定でき、輝度が大きい範囲では階調パルスの間隔を粗く設定できる。こうすることで、もし輝度が大きい範囲で、周波数の高いシステムクロックSYSCLK単位で階調パルスの間隔を設定した場合、該間隔を設定するためのカウンタのビット数が無駄に多くなってしまい、回路規模を増大させてしまう。これに対し、輝度が大きい範囲で、周波数の低いドットクロックDCLK単位で階調パルスの間隔を設定することで、該間隔を設定するためのカウンタのビット数を削減でき、回路規模の縮小化に寄与できるようになる。2.3第3の構成例図15に、本実施形態の第3の構成例におけるGCLK生成部100の構成例のブロック図を示す。なお図15において、図8、図9又は図12と同一部分には同一符号を付し、適宜説明を省略する。第3の構成例では、設定レジスタ部50は、階調パルスクロック選択レジスタ122、境界指定レジスタ124及び階調数選択レジスタ126を含む。第3の構成例におけるGCLK生成部が第2の構成例におけるGCLK生成部と異なる点は、選択制御回路310が階調パルスクロック選択レジスタ122、境界指定レジスタ124及び階調数選択レジスタ126に基づいてレジスタ選択信号RegSelを生成する点である。第3の構成例では、階調数選択レジスタ126の設定値に応じて、GCLK生成部100は、基準タイミングを起点とする所定期間内に、第1~第Nの階調パルスを有する階調クロックGCLK又は第1~第MM>N、Mは整数を有する階調クロックGCLKを生成する。このとき、第1~第Nの階調パルスの各階調パルスのエッジは、第1~第Nの階調パルス設定レジスタ120-1~120-Nの設定値に基づいて定める。また第1~第Mの階調パルスの各階調パルスのエッジもまた、第1~第Nの階調パルス設定レジスタ120-1~120-Nの設定値に基づいて定める。従って、GCLK生成部100は、階調数選択レジスタ126により第1の階調数として64が指定されたときには、基準タイミングと第1の階調パルスのエッジとの間隔、及び第i-12≦i≦N、iは整数の階調パルスのエッジと第iの階調パルスのエッジとの間隔を、第1~第Nの階調パルス設定レジスタ120-1~120-Nの設定値に基づいて設定する。そしてGCLK生成部100は、こうして設定された第1~第Nの階調パルスを有する階調クロックGCLKを生成する。また、GCLK生成部100は、階調数選択レジスタ126により第2の階調数として256が指定されたとき、基準タイミングと第1の階調パルスのエッジとの間隔、又は第j-12≦j≦M、jは整数及び第jの階調パルスのエッジの間隔のうち、少なくとも2つの間隔を、第1~第Nの階調パルス設定レジスタ120-1~120-Nの1つの階調パルス設定レジスタの設定値に基づいて設定する。そしてGCLK生成部100は、こうして設定された第1~第Mの階調パルスを有する階調クロックGCLKを生成する。こうすることで、N個の階調パルス設定レジスタにより、階調クロックGCLKの水平表示期間内のM個の階調パルスを設定できる。図16に、階調数選択レジスタ126により第2の階調数として256が指定された場合の説明図を示す。例えば第1~第64の階調パルス設定レジスタ120-1~120-64を有するものとすると、各階調パルス設定レジスタの設定値は、連続する4個又は3個の階調パルスのエッジを設定するために用いられる。即ち、第1の階調パルス設定レジスタ120-1の設定値は、階調クロックGCLKの水平表示期間内の第1~第4の階調パルスのエッジを設定するために共通に用いられる。また第2の階調パルス設定レジスタ120-2の設定値は、階調クロックGCLKの水平表示期間内の第5~第8の階調パルスのエッジを設定するために共通に用いられる。同様にして第63の階調パルス設定レジスタ120-63の設定値は、階調クロックGCLKの水平表示期間内の第249~第252の階調パルスのエッジを設定するために共通に用いられる。そして、256階調を表現するためには階調パルス数が255である必要があるため、第64の階調パルス設定レジスタ120-64の設定値は、第253~第255の階調パルスのエッジを設定するために共通に用いられる。図17に、階調数選択レジスタ126により第2の階調数として256が指定されたときの階調クロックGCLKの説明図を示す。図17に示すように、階調クロックGCLKの水平表示期間内の階調パルスのうち、第1~第4の階調パルスのエッジは、第1の階調パルス設定レジスタ120-1の設定値に基づいて設定される。また第5~第8の階調パルスのエッジは、第2の階調パルス設定レジスタ120-2の設定値に基づいて設定される。同様に、第249~第252の階調パルスのエッジは、第63の階調パルス設定レジスタ120-63の設定値に基づいて設定される。そして第253~第255の階調パルスのエッジは、第64の階調パルス設定レジスタ120-64の設定値に基づいて設定される。こうすることで、第3の構成例では、階調数を増加させた場合に、1つの階調パルス設定レジスタにより少なくとも2つの階調パルスのエッジを設定できるようにした。そのため、階調パルス毎に階調パルス設定レジスタを設けなくて済み、回路規模の増加を防止できる。その一方で、階調数が増加した場合であっても、きめ細かくガンマ補正を実現できるという効果が得られる。また、階調パルスクロック選択レジスタ122により、各階調パルスの設定単位を細かくできるため、高精度な階調表現ができる。更に境界指定レジスタ124により階調パルスの境界を指定できるようにしたため、階調数が増加した場合であっても、輝度が大きい範囲で、周波数の低いドットクロックDCLK単位で階調パルスの間隔を設定でき、該間隔を設定するためのカウンタのビット数を削減でき、回路規模の縮小化に寄与できる。2.4動作例図18に、本実施形態の表示コントローラ540によって行われるPWMの動作例のタイミング図を示す。図18では、第1~第3の構成例のいずれかにより生成された階調クロックGCLKを用いてPWM信号を生成するデータドライバ520の動作例のタイミング図を示している。表示コントローラ540から垂直同期信号YDのパルスが入力されると、1垂直走査期間が開始される。そして垂直同期信号YDがHレベルの期間に表示コントローラ540から水平同期信号LPのパルスが入力されると、1水平走査期間が開始される。また表示コントローラ540からのディスチャージ信号DISがHレベルからLレベルに変化するタイミングを基準タイミングとして、水平表示期間が開始される。水平表示期間は、次のディスチャージ信号DISがHレベルに変化するタイミングで終了する。水平表示期間では、表示コントローラ540が、ドットクロックDCLKを出力すると共に、該ドットクロックDCLKに同期して階調データを順次出力する。また、GCLK生成部100は、第1~第Nの階調パルス設定レジスタ120-1~120-Nの設定値に基づいて、階調クロックGCLKを水平表示期間内に出力する。表示コントローラ540からの階調データをシフトレジスタ522に取り込んだデータドライバ520は、ディスチャージ信号DISがHレベルの期間内に、水平同期信号LPにより1水平走査単位の階調データをラインラッチ524にラッチする。従って、データドライバ520は、表示コントローラ540からの階調データが供給された水平走査期間の次の水平走査期間で、該階調データに対応したPWM信号PWMGを生成する。図18では、階調データが2であるため、PWM信号PWMGのパルス幅は、ディスチャージ信号DISの立ち下がりエッジから第2の階調パルスのエッジまでの期間となる。このように、階調クロックの階調パルス毎にその間隔を異ならせることができるため、きめ細かく設定可能な幅を有するPWM信号を生成することができる。またディスチャージ信号DISによりブランキング期間が調整され水平表示期間を可変とし、該水平表示期間内で階調パルスの間隔を異ならせることができる。これにより、有機ELパネル510のサイズや有機EL素子の種類に応じて、PWM信号のパルス幅を絶対値として設定できるため、所望の階調表現が容易となる。なお図18では、各階調パルスの立ち上がりエッジで、基準タイミングと階調パルスとの間隔、又は各階調パルスの間隔が設定されるものとして説明したが、各階調パルスの立ち下がりで設定されるようにしてもよい。なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の有機ELパネルの駆動に適用されるものに限らず、液晶表示装置、プラズマディスプレイ装置の駆動に適用可能である。また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。