"入力端子と出力端子との間に、入力される差動入力信号を、あらかじめ定めた一定の遅延時間ずつ、順次、遅延させる複数の遅延回路と、入力される差動入力信号をあらかじめ指定したタップ係数それぞれと乗算する複数の乗算回路と、入力される差動入力信号を加算した結果を出力する複数の加算回路と、を少なくとも備え、複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路により演算された演算結果を、差動出力信号として、前記出力端子から出力する電気分散等化回路において、複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路の各回路のうち、少なくとも一部の回路について、当該回路に内包される差動対からの差動出力信号を次段の回路に内包される差動対に直接入力する構成とし、複数の前記遅延回路それぞれが、複数の遅延用バッファを多段に縦列接続して構成されており、複数の前記遅延回路のうち、いずれか1または複数の遅延回路について、それぞれの遅延回路を構成する複数の前記遅延用バッファの少なくとも一部の遅延用バッファが、差動入力信号を利得1で増幅する差動対のみからなる第2の遅延用バッファにより構成され、残りの遅延用バッファが、差動入力信号を利得1で増幅する差動対と該差動対からの差動出力信号を出力するための出力用のエミッタフォロアとからなる第1の遅延用バッファにより構成され、前記第1の遅延用バッファは、出力回路を構成する前記出力用のエミッタフォロアの出力端子として、出力用トランジスタのエミッタ端子位置から第1の差動出力信号を取り出す第1の差動出力端子qt1,qc1と、前記出力用トランジスタのエミッタ端子にコレクタ端子とベース端子が接続されエミッタ端子が電流源に接続されるレベルシフト用トランジスタのエミッタ端子位置から第2の差動出力信号を取り出す第2の差動出力端子qt2,qc2との双方を備えて構成され、前記第1の遅延用バッファと前記第2の遅延用バッファとから構成される前記1または複数の遅延回路において、前記第1の遅延用バッファの次段に前記第2の遅延用バッファを接続する構成では、前記第1の遅延用バッファの前記第2の差動出力端子qt2,qc2を出力端子として接続し、前記第1の遅延用バッファの次段に他の前記第1の遅延用バッファを接続する構成では、前記第1の遅延用バッファの前記第1の差動出力端子qt1,qc1を出力端子として接続していることを特徴とする電気分散等化回路。請求項1に記載の電気分散等化回路において、次段の回路に内包される差動対に前記差動出力信号を直接入力する当該回路に内包される差動対の回路構成は、コレクタ側電源電圧端子と増幅用トランジスタそれぞれの負荷抵抗との間に、レベルシフト用トランジスタをそれぞれ接続していることを特徴とする電気分散等化回路。請求項1または2に記載の電気分散等化回路において、複数の前記乗算回路のうち、少なくとも一部の乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対のみにより構成され、残りの乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対と該乗算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。請求項1ないし3のいずれかに記載の電気分散等化回路において、複数の前記加算回路のうち、少なくとも一部の加算回路が、2つの差動入力信号を加算する2入力の加算用双差動対のみにより構成され、残りの加算回路が、2つの差動入力信号を加算する加算器用双差動対と該加算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。利得ゲインが1のバッファを遅延回路の構成要素として用いる電気分散等化回路としては、例えば、前記非特許文献1に記載されている構成例が存在している。該非特許文献1においては、40Gbit/sの光信号を等化するために、InPHBTHeterojunctionBipolarTransistor:ヘテロ接合バイポーラトランジスタを用いて、EE電気等化回路を構成している。このようなInPHBTを用いた回路の場合、前記非特許文献1には明示されていないが、利得ゲインが1のバッファを用いた遅延回路として、例えば、図9のような回路構成を用いることが一般的である。図9は、従来のFFEフィードフォワード型等化回路を構成する遅延回路の構成を示すブロック構成図であり、図9Aは、図8の第1の遅延回路21、第2の遅延回路22のいずれにも適用される遅延回路2のブロック構成を示し、図9Bは、遅延回路2を構成する遅延用バッファBUFAの回路構成を示す回路図である。図9Aに示すように、遅延回路2は、あらかじめ定めた一定の遅延時間を得るために、1ないし複数個の遅延用バッファBUFAが縦列接続されて構成されている。各遅延用バッファBUFAは、利得ゲインが1であり、図9Bに示すように、差動入力端子dt,dcからの差動入力信号を増幅用トランジスタT11,T12に対して相補的に入力する差動対DA1と、該差動対DA1の出力正/補端子それぞれにベース端子が接続される出力用トランジスタT31,T41を有する2つの出力用のエミッタフォロアEF1A,EF2Aとが内包されて構成されている。2つのエミッタフォロアEF1A,EF2Aそれぞれからは、差動入力端子dt,dcからの差動入力信号に対して、差動対DA1によって決定される或る遅延時間だけ遅延した差動出力信号として差動出力端子qt,qcから出力される。なお、図9Bにおいて、VCC,VEEは、それぞれ、コレクタ側電源電圧端子、エミッタ側電源電圧端子であり、VCSは、定電流用トランジスタT13,T32,T42を共通にオンオフ制御するための定電流源制御用電圧端子である。また、レベルシフト用トランジスタT14,T33,T43は、いずれも整流用のダイオードとして機能する。しかしながら、図9Aに示すように、利得ゲイン1の遅延用バッファBUFAを多段に縦列接続して、遅延回路2として用いる場合、遅延用バッファBUFAの接続段数が増加するにつれて、差動出力端子qt,qcから出力される差動出力信号の信号特性に対して各遅延用バッファBUFAの回路構成に伴う影響が順次蓄積していき、差動出力端子qt,qcから出力される差動出力信号の信号特性に悪影響を及ぼすという問題が生じる。特に、差動出力端子qt,qcから出力される差動出力信号の信号特性として重要な群遅延時間の平坦性については、遅延用バッファBUFAがわずかでも平坦ではない群遅延時間特性を有している場合には、かくのごとき遅延用バッファBUFAを多段に接続すると、各遅延用バッファBUFAにおける群遅延時間の非平坦性が順次蓄積していき、群遅延時間の平坦性が次第に劣化してくるという問題が生じる。つまり、FFE型の等化回路として、群遅延時間の偏差が劣悪な遅延回路を用いると、以下のような問題が生じる。例えば、FFE型の等化回路に、PRBSPseudoRandomBitStream:擬似ランダムビット列からなるデジタル信号差動入力信号を入力した場合、このデジタル信号差動入力信号には広い範囲の周波数成分が含まれている。群遅延時間偏差が劣悪な遅延回路においては、周波数によってデジタル信号の場合、ビット列によって、遅延時間が変動してしまう。例えば、光ファイバ中に20Gbit/sつまり1bit当たりの時間間隔50psの差動信号を伝搬する場合には、ほぼ0~20GHzの周波数範囲において、群遅延時間の偏差が1bit当たりの時間間隔50psに比して、十分に小さいことが必要である。FFE型の等化回路からなるEDCElectricDispersionCompensation:電気分散補償回路の後段に接続されるCDRClockandDataRecovery:クロックデータ再生回路においては、周期的なクロック信号として再生されたタイミングに基づいて、EDC回路の出力信号を識別してデジタル信号に変換するため、EDC回路における群遅延時間の偏差に伴い、遅延時間に乱れが生じてしまった場合には、EDC回路の出力信号をデジタル信号として再生する際に、識別エラーが発生し、BERBitErrorRatioが劣化するという問題が発生する。例として、非特許文献1のように、InPHBTを用いて、図9Bのような遅延用バッファBUFAを多段に接続して、図9Aのような遅延回路2を構成した場合には、群遅延時間の平坦性の劣化は、各遅延用バッファBUFAの出力用として接続したエミッタフォロアEF1A,EF2Aの段数に比例して、顕著になってくる。InPHBTを用いたエミッタフォロアEF1A,EF2Aは、それ自体が、群遅延時間の平坦性を劣化させる性質を持っている。このため、何らかの手法を用いて、この劣化した群遅延時間の平坦性を補償しない限り、エミッタフォロアEF1A,EF2Aの段数が増加すればするほど、群遅延時間の平坦性は劣化していく。図8に示すFFE型の等化回路を、InPHBTを用いて構成した場合に、1GHzに比して十分に低い周波数帯域つまりほぼ0GHz近傍の低周波数帯域における群遅延時間の値を基準にして0psと設定した場合の群遅延偏差の周波数依存性ほぼ0GHzを基準とした群遅延時間の変化について図10に示している。図10において、タップ1スルーが示す曲線実線は、図8に示すように、第1の乗算回路31のタップ係数a1を1に設定し、他の第2の乗算回路32、第3の乗算回路33それぞれのタップ係数a2,a3を0に設定した場合の群遅延時間特性を示している。この場合は、信号は、3つの第1の乗算回路31、第2の乗算回路32、第3の乗算回路33のうち、第1の乗算回路31のみを経由して出力される。タップ2スルーまたはタップ3スルーも、同様であり、それぞれ、第2の乗算回路32のタップ係数a2または第3の乗算回路33のタップ係数a3を1に設定し、他の第1の乗算回路32、第3の乗算回路33それぞれのタップ係数a1,a3または他の第1の乗算回路31、第2の乗算回路32それぞれのタップ係数a1,a2を0に設定した場合の群遅延時間特性を示し、それぞれ、第2の乗算回路32または第3の乗算回路33のみを経由して出力される場合を示している。ここで、図8に示すように、タップ1スルー、タップ2スルー、タップ3スルーの順に、経由する遅延回路の個数が、0,1,2と増加してくる。つまり、タップ1スルー、タップ2スルー、タップ3スルーの順に、図8のFFE型の等化回路から出力される信号に対して遅延回路の回路特性が次第に蓄積していき、群遅延時間の特性が次第に劣化し、群遅延時間の平坦性が喪失していくことになり、図10のような周波数特性を示すことになる。つまり、最も遅延回路の個数が多くなるタップスルー3の場合、群遅延時間の偏差が周波数に応じて大きく変動して、最大約40psにも及んでしまうため、例えば、高速信号として1チャネル当たりのレートが20Gb/sつまり1bit当たりの時間間隔50psのRZ-DQPSKReturntoZero-DifferentialQuadraturePhaseShiftKeying:RZ型差動4相位相偏移変調信号を用いた場合には、この入力信号の信号波形は、ジッタを多く含んだものになり、BER特性が劣化して、EDC電気分散補償回路の波形整形効果が十分には得られないという問題が生じる。以上のように、従来の電気分散等化回路において、FFE型の等化回路として、遅延回路に遅延用バッファを用いる場合、多段に接続された遅延用バッファの群遅延時間の偏差が順次蓄積していき、これによって、遅延用バッファの段数が増加すればするほど、群遅延時間の平坦性が劣化していき、信号のジッタとなって、出力信号のQ値特性が劣化するという問題があった。また、FFE型の等化回路においては、信号が高速化するにつれて、遅延回路のみに限らず、乗算回路や加算回路においても、信号の群遅延時間の平坦性の劣化が問題になってくる。本発明は、以上のような課題を解決するためになされたものであり、入力信号の波形を歪ませることなく、高速信号の波形整形が可能な電気分散等化回路を提供することを、その目的としている。本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。第1の技術手段は、入力端子と出力端子との間に、入力される差動入力信号を、あらかじめ定めた一定の遅延時間ずつ、順次、遅延させる複数の遅延回路と、入力される差動入力信号をあらかじめ指定したタップ係数それぞれと乗算する複数の乗算回路と、入力される差動入力信号を加算した結果を出力する複数の加算回路と、を少なくとも備え、複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路により演算された演算結果を、差動出力信号として、前記出力端子から出力する電気分散等化回路において、複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路の各回路のうち、少なくとも一部の回路について、当該回路に内包される差動対からの差動出力信号を次段の回路に内包される差動対に直接入力する構成とし、複数の前記遅延回路それぞれが、複数の遅延用バッファを多段に縦列接続して構成されており、複数の前記遅延回路のうち、いずれか1または複数の遅延回路について、それぞれの遅延回路を構成する複数の前記遅延用バッファの少なくとも一部の遅延用バッファが、差動入力信号を利得1で増幅する差動対のみからなる第2の遅延用バッファにより構成され、残りの遅延用バッファが、差動入力信号を利得1で増幅する差動対と該差動対からの差動出力信号を出力するための出力用のエミッタフォロアとからなる第1の遅延用バッファにより構成され、前記第1の遅延用バッファは、出力回路を構成する前記出力用のエミッタフォロアの出力端子として、出力用トランジスタのエミッタ端子位置から第1の差動出力信号を取り出す第1の差動出力端子qt1,qc1と、前記出力用トランジスタのエミッタ端子にコレクタ端子とベース端子が接続されエミッタ端子が電流源に接続されるレベルシフト用トランジスタのエミッタ端子位置から第2の差動出力信号を取り出す第2の差動出力端子qt2,qc2との双方を備えて構成され、前記第1の遅延用バッファと前記第2の遅延用バッファとから構成される前記1または複数の遅延回路において、前記第1の遅延用バッファの次段に前記第2の遅延用バッファを接続する構成では、前記第1の遅延用バッファの前記第2の差動出力端子qt2,qc2を出力端子として接続し、前記第1の遅延用バッファの次段に他の前記第1の遅延用バッファを接続する構成では、前記第1の遅延用バッファの前記第1の差動出力端子qt1,qc1を出力端子として接続していることを特徴とする電気分散等化回路。第2の技術手段は、前記第1の技術手段に記載の電気分散等化回路において、次段の回路に内包される差動対に前記差動出力信号を直接入力する当該回路に内包される差動対の回路構成は、コレクタ側電源電圧端子と増幅用トランジスタそれぞれの負荷抵抗との間に、レベルシフト用トランジスタをそれぞれ接続していることを特徴とする電気分散等化回路。第3の技術手段は、前記第1または2の技術手段に記載の電気分散等化回路において、複数の前記乗算回路のうち、少なくとも一部の乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対のみにより構成され、残りの乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対と該乗算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。第4の技術手段は、前記1ないし3の技術手段のいずれかに記載の電気分散等化回路において、複数の前記加算回路のうち、少なくとも一部の加算回路が、2つの差動入力信号を加算する2入力の加算用双差動対のみにより構成され、残りの加算回路が、2つの差動入力信号を加算する加算器用双差動対と該加算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。本発明の電気分散等化回路によれば、差動入力信号の電気的な等化を行う際に、群遅延時間の平坦性の劣化要因となる出力用のエミッタフォロアの段数を低減させる回路構成を採用している。したがって、各差動対ごとに必ずエミッタフォロアペアを用いている従来の回路構成の場合に比して、群遅延時間の平坦性を改善し、もって、高速信号であっても、乱れた信号波形を確実に電気的に等化して、波形整形し、BERビット誤り率を低減することができるという効果を奏することができる。以下に、本発明に係る電気分散等化回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。本発明の概要本発明は、光ファイバ通信において、波長分散および偏波モード分散によって信号波形が劣化した信号を、光電変換後の電気信号において補償する電気分散等化回路に関するものである。本発明による電気分散等化回路は、FFE型の等化回路であり、当該等化回路を構成する遅延回路として、利得ゲインが1の遅延用バッファバッファ回路を、1ないし複数、多段に縦列接続した構成を用いている。ここで、本発明においては、各遅延用バッファが差動対DA1とエミッタフォロアEF1A,EF2Aとが常にペアになって構成される図9に示したような従来の回路構成に代えて、少なくとも一部の遅延用バッファについて、差動対からの差動出力信号を出力するための出力用のエミッタフォロアを削除した回路構成とし、当該遅延用バッファに内包される差動対からの差動出力信号を、次段の回路に内包される差動対に直接入力する構成としている。この結果、遅延回路内の出力用のエミッタフォロアの段数を削減することが可能な構成とし、もって、群遅延時間の平坦性を確保することを可能としている。また、遅延回路を構成する1ないし複数の遅延用バッファについて、少なくとも群遅延時間の平坦性の劣化状況を勘案しつつ、少なくとも一部の遅延用バッファを利得が1の差動対のみからなる第2の遅延用バッファによって構成し、残りの遅延用バッファを利得が1の差動対と該差動対からの差動出力信号を出力するための出力用の2つのエミッタフォロアからなる第1の遅延用バッファによって構成しても良い。あるいは、前記第2の遅延用バッファの後段には前記第1の遅延用バッファを縦列接続させて、2組の差動対と2つのエミッタフォロアとからなる回路構成としても良いし、あるいは、前記第2の遅延用バッファの後段に前記第1の遅延用バッファを縦列接続させた回路構成単位を、遅延ブロックとして、前記第2の遅延用バッファを適用する際の最小構成単位とするようにしても良い。つまり、前段の遅延用バッファには出力用エミッタフォロアが存在していない構成からなる2段の遅延用バッファを、1組の遅延ブロックとして用いるものであり、2段の遅延用バッファの一方の遅延用バッファの出力用のエミッタフォロアを削除した結果、2つの差動対と2つの出力用のエミッタフォロアとによって、2段の遅延用バッファを、出力用のエミッタフォロアを削除する場合の最小の構成単位として構成することになる。例えば、本発明による電気分散等化回路における遅延回路を構成する遅延バッファの回路の一例を図1に例示する。図1に示すように、遅延ブロックBLOCKは、2つの差動対DA1,DA2と2つのエミッタフォロアEF1,EF2とが内包されて構成される。図1において、後段側の差動対DA1は、図9の従来の遅延用バッファBUFAに適用される差動対と同様の回路構成であり、前段の回路図1の場合、差動対DA2からの差動入力信号を入力する増幅用トランジスタT11,T12それぞれのエミッタ側の挿入抵抗と定電流源の定電流用トランジスタT13とをレベルシフト用トランジスタT14を介して接続している。一方、前段側の差動対DA2は、HBTHeterojunctionBipolarTransistorを用いた場合の入出力特性として、その入力レベルが、出力レベルよりも低くなるため、前段の回路からの差動入力信号を入力する増幅用トランジスタT21,T22のエミッタ側の挿入抵抗と定電流源の定電流用トランジスタT23とはレベルシフト用トランジスタを介することなく直結し、その代わり、コレクタ側電源電圧端子VCCと増幅用トランジスタT21,T22それぞれの負荷抵抗との間に、レベルシフト用トランジスタT24,T25を接続することによって、差動対DA2の動作をコレクタ側電源電圧VCCよりも1段低い電圧レベルとしている。当該遅延ブロックBLOCKへの差動正/補入力端子dt,dcからの差動正/補入力信号は、差動対DA2の増幅用トランジスタT21,T22のベース端子に対して相補的に入力され、差動対DA2の差動出力端子つまり増幅用トランジスタT21,T22のコレクタ端子から、差動補/正出力信号として出力される。差動対DA2の差動出力端子からの差動補/正出力信号は、次段の差動対DA1の増幅用トランジスタT11,T12のベース端子に対して相補的に入力され、差動対DA1の差動出力端子つまり増幅用トランジスタT11,T12のコレクタ端子から、差動正/補出力信号として出力される。一方、出力用のエミッタフォロアEF1,EF2の回路構成は、図9のエミッタフォロアEF1A,EF2Aと同様、出力用トランジスタT31,T41と定電流源用の定電流用トランジスタT32,T42とを、レベルシフト用トランジスタT33,T43を介して接続し、差動対DA1の差動出力端子からの差動正/補出力信号を、それぞれ、出力用トランジスタT31,T41のベース端子に入力している。しかし、次段への差動出力信号を取り出す差動出力端子位置としては、図9の場合とは異なり、第1の差動出力信号を取り出すための出力用トランジスタT31,T41のエミッタ端子位置の第1の差動出力端子qt1,qc1のみならず、第2の差動出力信号を取り出すためのレベルシフト用トランジスタT33,T43のエミッタ端子つまり整流用ダイオードとしてのカソード端子位置の第2の差動出力端子qt2,qc2も用いている。すなわち、当該遅延ブロックBLOCKの次段に接続する回路の如何によって、第1の差動出力信号を取り出す出力用トランジスタT31,T41のエミッタ端子位置の第1の差動出力端子qt1,qc1か、あるいは、若干動作レベルが低い第2の差動出力信号を取り出すレベルシフト用トランジスタT33,T43のエミッタ端子位置の第2の差動出力端子qt2,qc2かを使い分けることとしている。つまり、出力用のエミッタフォロアEF1,EF2の出力端子を接続する次段の回路を、入力差動信号の信号レベルが低くなる差動対DA2とする場合は、出力用トランジスタT31,T41のエミッタ端子ではなくレベルシフト用トランジスタT33,T43のエミッタ端子を出力端子として用い、一方、差動対DA1などの差動対DA2以外の回路とする場合は、出力用トランジスタT31,T41のエミッタ端子を出力端子として用いる。以上のように、図1の遅延ブロックBLOCKにおいては、整流用ダイオードT24,T25の下に接続する回路構成の差動対DA2の出力端子を、図9Bに示した従来と同様の回路構成の次段差動対DA1の入力端子に接続し、この2つの差動対DA1,DA2とエミッタフォロアEF1,EF2のエミッタフォロアペアとを1つの遅延ブロックBLOCKとし、2段分の遅延用バッファを形成している。該遅延ブロックBLOCKは、FFE型の等化回路を構成する遅延回路に内包される1ないし複数の遅延用バッファの少なくとも一部に用いられる場合によっては、所要の遅延時間が得られる限り、遅延回路に内包される全ての遅延用バッファについて、該遅延ブロックBLOCKを用いて構成するようにしても良い。この結果、群遅延時間の平坦性の劣化要因となる出力用のエミッタフォロアの接続段数を削減することが可能になる。なお、図1に示す遅延ブロックBLOCKを用いる構成のみならず、第2の遅延用バッファを単独に用いて、出力用のエミッタフォロアを削除して、遅延用バッファに内包される差動対を、次段の回路に内包される差動対に直接接続するような回路構成を採用することにしても良い。いずれの場合であっても、図9のような各差動対ごとにエミッタフォロアペアを用いる従来の回路構成の場合に比して、群遅延時間の平坦性を劣化させるエミッタフォロアの段数を削減することを可能とし、もって、群遅延時間の平坦性を改善することを可能としている。なお、本発明による電気分散等化回路においては、差動対からの差動出力信号の出力用のエミッタフォロアを削減する対象の要素回路として、遅延回路すなわち、該遅延回路を構成する遅延用バッファのみに限って適用するものではなく、場合によっては、FFE型の等化回路を構成する他の要素回路、例えば、乗算回路や加算回路に適用するようにしても良い。また、電気分散等化回路の入力バッファ、出力バッファ、遅延回路、乗算回路、加算回路の各回路を形成する半導体素子として、HBTHeterojunctionBipolarTransistorを用いることが望ましく、以下の説明においては、一例として、InPの半導体材料をベースとするHBTを用いる場合について説明する。しかし、本発明による電気分散等化回路を構成する各回路をHBTによって構成する場合、該HBTを形成する半導体材料については、前述のようなInPのみならず、InGaP,GaN,GaAs,AlGaAsであっても良いし、SiGeであっても良く、如何なる半導体材料を用いてもかまわない。第1の実施形態次に、本発明による電気分散等化回路に適用する遅延回路において用いられる遅延用バッファに関して、図1に一例を示した遅延用バッファをより一般的にどのように構成するかについて、図2を用いてさらに説明する。図2は、本発明による電気分散等化回路の遅延回路に内包される各遅延用バッファの具体的な回路構成の一例を説明するためのブロック構成図である。なお、本発明による電気分散等化回路のブロック構成の一例については、図3として第2の実施形態において後述する。ここで、図2Aは、本発明による電気分散等化回路の遅延回路2Rの具体的なブロック構成を示し、所要の遅延時間を得るために、1ないし複数の遅延用バッファを多段に縦列接続する際に、図1にて説明した遅延ブロックBLOCKを、遅延回路2R内の少なくとも一部に適用している例を示している。さらに、遅延ブロックBLOCKは、第1の遅延用バッファBUFAと第2の遅延用バッファBUFBとを備え、第2の遅延用バッファBUFBを第1の遅延用バッファBUFAの前段側に配置して縦列接続して構成している。また、図2Bは、遅延回路2Rや該遅延回路2Rに内包される遅延ブロックBLOCKを構成する第1の遅延用バッファBUFAの回路図を示し、図2Cは、遅延回路2Rに内包される遅延ブロックBLOCKを構成する第2の遅延用バッファBUFBの回路図を示している。図2Bに示すように、第1の遅延用バッファBUFAは、図9Bの遅延用バッファBUFAと同様の回路構成であるものの、図1にて説明したように、出力回路を構成する出力用のエミッタフォロアEF1,EF2の出力端子として、出力用トランジスタT31,T41のエミッタ端子位置から第1の差動出力信号を取り出す第1の差動出力端子qt1,qc1と、レベルシフト用トランジスタT33,T43のエミッタ端子位置から第2の差動出力信号を取り出す第2の差動出力端子qt2,qc2との双方を備えて構成されている。一方、図2Cに示すように、第2の遅延用バッファBUFBは、図2Bの第1の遅延用バッファBUFAから出力用のエミッタフォロアを削除して、差動対DA2のみで構成することにより、信号強度振幅に関する周波数帯域は多少劣化するものの、群遅延時間の周波数特性に関しては大幅な改善を図ることを可能とする回路構成としている。ただし、差動対DA2の回路構成においては、図1にて説明したように、増幅用トランジスタT21,T22の差動対DA2は、差動入力端子dt2,dc2からの差動入力信号を入力する増幅用トランジスタT21,T22のエミッタ側の挿入抵抗と定電流源の定電流用トランジスタT23とをレベルシフト用トランジスタを介することなく直結し、その代わり、コレクタ側電源電圧端子VCCと増幅用トランジスタT21,T22それぞれの負荷抵抗との間に、レベルシフト用トランジスタT24,T25をそれぞれ接続している。かくのごとき図2Bの第1の遅延用バッファBUFAと図2Cの第2の遅延用バッファBUFBとを用いて、図2Aに示すように、遅延ブロックBLOCKを構成することによって、本実施形態における遅延回路2Rは、第1の遅延用バッファBUFAと第2の遅延用バッファBUFBとを、所要の遅延時間を得られる段数分、例えば、交互に縦列接続した構成としている。なお、図2の遅延回路2Rにおいては、先頭に、第1の遅延用バッファBUFAを配置し、その後段には第2の遅延用バッファBUFBと第1の遅延用バッファBUFAとを2段に縦列接続した遅延ブロックBLOCKを順次接続していき、最終段には、第1の遅延用バッファBUFAを配置した場合を示している。ここで、図1にて説明したように、InPHBTを用いた場合における第2の遅延用バッファBUFBの差動対DA2の入出力特性として、その入力レベルが、出力レベルよりも低くなっているため、前述のごとく、コレクタ側電源電圧端子VCCと増幅用トランジスタT21,T22それぞれの負荷抵抗との間に、レベルシフト用トランジスタT24,T25を接続して、コレクタ側電源電圧VCCから1段下げて差動対DA2を動作させるようにしている。したがって、第2の遅延用バッファBUFBの差動対DA2の入力レベルは、第1の遅延用バッファBUFAの差動対DA1の入力レベルと比較して1段低くなっているため、第2の遅延用バッファBUFBの前段に接続される第1の遅延用バッファBUFAからの差動出力端子としては、図2Aに示すように、第1の差動出力信号を取り出す第1の差動出力端子qt1,qc1ではなく、第2の差動出力信号を取り出すレベルシフト用トランジスタT33,T43のエミッタ端子位置の第2の差動出力端子qt2,qc2を用いている。つまり、レベルシフト用トランジスタT33,T43のダイオード機能によってコレクタ側電源電圧VCCから1段下がった出力レベルとなる第2の差動出力端子qt2,qc2からの第2の差動出力信号を差動対DA2の増幅用トランジスタT21,T22のベース端子に入力するように接続する。一方、第2の遅延用バッファBUFBの差動対DA2の差動出力端子qt1,qc1からの差動出力信号は、通常の出力レベルであるので、そのまま、次段に接続される第1の遅延用バッファBUFAの差動対DA1の増幅用トランジスタT11,T12のベース端子に入力するように接続する。なお、本発明は、遅延回路2Rの先頭や最終段に配置する遅延用バッファとして、前述のような第1の遅延用バッファBUFAを配置する場合に限るものではなく、場合によっては、第1の遅延用バッファBUFAの代わりに、遅延ブロックBLOCKを先頭に配置し、第2の遅延用バッファBUFBを先頭のバッファとして用いたり、あるいは、第2の遅延用バッファBUFBを最終段のバッファとして用いたりすることも可能である。また、遅延BLOCKの構成として、第2の遅延用バッファBUFBを第1の遅延用バッファBUFAの前段に配置した場合を示しているが、場合によっては、逆に、第1の遅延用バッファBUFAを第2の遅延用バッファBUFBの前段に配置して縦列接続するようにしても良い。また、本発明における遅延回路2Rは、第1の遅延用バッファBUFAと第2の遅延用バッファBUFBとを交互に縦列接続して構成する場合のみに限るものではない。つまり、遅延回路2Rとして、あらかじめ定めた遅延時間を得るために、第1の遅延バッファBUFAを多段に縦列接続しようとする場合に、少なくとも、差動入力信号の群遅延時間の平坦性の劣化状況に応じた頻度で、任意の位置の第1の遅延バッファBUFAを、出力用のエミッタフォロアを削除した構成の第2の遅延用バッファBUFBに変更して用いることとしても良く、この結果として、利得の周波数帯域を確保しつつ、群遅延時間の平坦性に関する特性を改善することも可能になる。遅延回路2Rにおける群遅延時間の劣化程度は、SPICESimulationProgramwithIntegratedCircuitEmphasisなどの回路シミュレーションを用いてあらかじめ予測することができるので、遅延回路2Rに導入すべき第2の遅延用バッファBUFBの個数も前以って設計することが可能である。さらに、図1や図2のような回路構成を用いることによって、エミッタフォロアの個数を削減することができるので、電気分散等化回路の消費電力を減少することが可能であり、かつ、電気分散等化回路の所要面積や素子数もより少なくすることが可能であるという効果も得られる。さらに、電気分散等化回路つまりEDCElectricDispersionCompensation:電気分散補償回路においては、図8の従来の回路構成に示したように、一本の線のように順番に接続された回路構成ではなく、網の目のようにメッシュ状の回路構成になっているため、高速信号が通過する高周波配線に着目して、該高周波配線の配線長を短くしたレイアウトとすることは一般に難しい。したがって、電気分散等化回路の各要素回路をどのように配置して、いかに高周波配線を引き回すかが重要な課題になる。本発明による電気分散等化回路の一例を示す図1,2のごとき遅延回路2Rにおいては、出力用のエミッタフォロアの個数を減らすことができるものの、エミッタフォロアを皆無にするものではない。つまり、遅延回路2Rの各遅延用バッファを構成する構成要素としては、差動対とエミッタフォロアとの2種類があるが、長い高周波配線を、例えば、第2の遅延用バッファBUFBのように、差動対DA2の後ろに直接接続することも、また、第1の遅延用バッファBUFAのように、出力用のエミッタフォロアEF1,EF2の後ろに接続することも可能である。しかしながら、後ろに長い高周波配線を引き回すような場合、差動対よりも、エミッタフォロアの方が、出力インピーダンスが遥かに低いので、後段に接続した配線の影響を受け難い。配線パターンは、一般に、モデリングが1種類で済むトランジスタ等の回路デバイスとは異なり、屈曲があったり、周囲の影響を受けたりするなど、種類が複雑で精密なモデリングが難しく、かつ、製造プロセスに対する依存性も高い。一般に、配線の影響を受け難くし、かつ、製造プロセス感度を下げた方が、回路設計における設計性を向上させ、設計時に予測した特性に近い電気分散等化回路をより容易に製作することが可能になる。このため、トランジスタ回路等の要素回路のデバイス容量と比較することが可能なオーダの10fF程度以上の容量になる可能性が高い200μm以上の配線については、差動対の後ろではなく、エミッタフォロアの後ろに接続するようにすることが得策である。この結果、電気分散等化回路の回路設計における設計性を向上させ、また、製造プロセスによるばらつきも抑えることが可能になる。第2の実施形態図3は、本発明による電気分散等化回路のブロック構成の一例を示すブロック構成図であり、遅延回路として、図9に示す遅延回路2の代わりに、図2に示す遅延回路2Rを用いている場合を示している。ここで、図3の電気分散等化回路全体のブロック構成は、従来技術における図8の電気分散等化回路の場合と同様であり、3タップ構成のFFE型の等化回路を例にとって示している。図3に示すように、入力バッファ1と出力バッファ5との間には、タップ数NN:2以上の整数に応じた複数個の遅延回路タップ数がN個の場合、N-1個の遅延回路、複数個の乗算回路タップ数がN個の場合、N個の乗算回路、および、複数個の加算回路タップ数がN個の場合、N-1個の加算回路が配置されている。つまり、入力バッファ1と出力バッファ5との間に、タップ数NN2以上の整数。図3の場合、N=3に応じて、N-1個縦列接続され、前記入力バッファからの差動入力信号を、あらかじめ定めた一定の遅延時間ずつ、順次、遅延させる第1ないし第N-1の遅延回路図3の場合、第1の遅延回路21R、第2の遅延回路22Rの2個と、入力バッファ1および前記第1ないし第N-1の遅延回路図3の場合、第1の遅延回路21R、第2の遅延回路22Rの2個それぞれから入力される差動入力信号を、あらかじめ指定したN個のタップ係数a1,a2,a3,...図3の場合、タップ係数a1,a2,a3の3個それぞれと乗算する第1ないし第Nの乗算回路図3の場合、第1の乗算回路31、第2の乗算回路32、第3の乗算回路33の3個と、第1ないし第Nの乗算回路から入力される差動入力信号を順次加算した結果を出力する2入力の第1ないし第N-1の加算回路図3の場合、第1の加算回路41、第2の加算回路42Rの2個と、を備え、最終段の演算部である第N-1の加算回路図3の場合、第2の加算回路42Rから出力される加算結果を出力バッファ5を介して外部に出力する。ここで、第1の遅延回路21R、第2の遅延回路22Rは、前述のように、図2に示す遅延回路2Rを用いて構成され、さらに、すべての信号経路において共通に通過することになる第2段目の加算回路つまり第2の加算回路42Rについては、詳細は後述するが、図8の従来技術の場合とは異なる回路構成を用いている。遅延回路第1の遅延回路21R、第2の遅延回路22Rは、図8の場合の遅延回路第1の遅延回路21、第2の遅延回路22と回路構成が異なるものの、図8の場合と同様に、縦列接続され、入力バッファ1からの入力信号を、あらかじめ決められた一定の遅延時間ずつ順次遅延させて出力する機能を有する。ここで、第1の遅延回路21R、第2の遅延回路22Rのいずれも、前述のように、利得ゲインが1の遅延用バッファを、1ないし複数、縦列接続して構成している。乗算回路第1の乗算回路31、第2の乗算回路32、第3の乗算回路33は、前述のように、図8の場合と同様、入力バッファ1および各遅延回路第1の遅延回路21R、第2の遅延回路22Rからそれぞれの乗算回路に入力される入力信号に対して、各乗算回路ごとに定められた一定のタップ係数それぞれ、タップ係数a1,a2,a3を乗じた信号を出力する機能を有する。通常、タップ係数タップ係数a1,a2,a3の値としては、-1~1の範囲内の値を採るように設計される。また、加算回路第1の加算回路41、第2の加算回路42Rは、図8の場合とは、2段目の第2の加算回路42Rの回路構成が異なるものの、図8の場合と同様、2つの入力信号を足し合わせた信号を出力する機能を有し、まず、第1の乗算回路31、第2の乗算回路32からの入力信号を第1の加算回路41にて加算し、しかる後、第1の乗算回路31、第2の乗算回路32からの入力信号の加算結果と第3の乗算回路33からの入力信号とを第2の加算回路42Rにて加算することによって、各乗算回路第1の乗算回路31、第2の乗算回路32、第3の乗算回路33からの入力信号を順次加算する機能を有する。なお、図3のFFE型の等化回路を構成する各遅延回路、各乗算回路、各加算回路は、全て線形の演算回路である。したがって、最終段の出力バッファ5にリミッタアンプを用いる場合の出力バッファを除けば、図3のFFE型の等化回路全体は、図8の場合と同様、線形の信号処理を行う回路となる。つまり、入力されてくる信号をあらかじめ定めた一定の遅延時間ずつ遅延させながら、あらかじめ定めた或る係数を乗じて、足し合わせることによって、PMD等の波形劣化要因が加わったとき、該波形劣化要因を打ち消すような特性を生み出すことができる。以上のように、図3に示すFFE型の等化回路は、第1の遅延回路21R、第2の遅延回路22Rおよび第2の加算回路42Rの回路部以外については、図8に示す従来のFFE型等化回路と全く同一の回路からなっている。ここで、第1の遅延回路21R、第2の遅延回路22Rは、いずれも、前述したように、図1、図2に示した遅延回路2Rによって構成されている。つまり、より具体的には、第1の遅延回路21R、第2の遅延回路22Rは、図2に示す第1の遅延用バッファBUFA利得1で増幅整形する差動対DA1と該差動対DA1からの差動出力信号を出力するための出力用のエミッタフォロアEF1,EF2とからなる遅延用バッファと第2の遅延用バッファBUFB利得1で増幅整形する差動対DA2のみからなる遅延用バッファとのいずれかを用いた遅延用バッファを、所要の遅延時間が得られるように、1ないし複数縦列接続して構成されている。さらに、第2の遅延用バッファBUFBについては、群遅延時間の平坦性の劣化状況や信号波形の劣化状況を勘案しつつ、遅延回路2R内の少なくとも一部の遅延用バッファに適用するように構成する。一方、第2の加算回路42Rは、第1の遅延回路21Rや第2の遅延回路22Rを経由する信号経路における群遅延時間の更なる低減を図るのみならず、第1の遅延回路21Rおよび第2の遅延回路22Rを経由しない信号経路つまりタップ1スルーの場合についても、群遅延時間の低減を図る目的から導入されている。この第2の加算回路42Rは、第1の遅延回路21R、第2の遅延回路22Rの場合と同様に、第1の加算回路41や図8における従来の第2の加算回路42と比べて、差動対からの差動出力信号の出力用のエミッタフォロアを削除した構成とすることにより、群遅延時間の低減を可能としている。図4は、本発明による電気分散等化回路の第2の加算回路42Rの回路構成の一例を説明するための回路図である。また、図5は、本発明による電気分散等化回路の第1の加算回路41の回路構成の一例を説明するための回路図である。ここで、図5の第1の加算回路41は、回路構成そのものについては、図8における従来技術の第1の加算回路41や第2の加算回路42と全く同様の回路構成であるが、図5の第1の加算回路41における出力端子の配置が、従来技術の第1の加算回路41や第2の加算回路42とは異なっている。つまり、図5の第1の加算回路41の場合、加算結果を示す差動対DA3,DA4からの差動出力信号を、出力用トランジスタT71,T81のエミッタ端子位置の第1の差動出力端子qt1,qc1から第1の差動出力信号として出力することが可能であるのみならず、レベルシフト用トランジスタT73,T83のエミッタ端子位置の第2の差動出力端子qt2,qc2から第2の差動出力信号として出力することも可能である。以下に、従来の第2の加算回路42の回路構成について図5の回路図を用いてまず説明する。図5に示すように、本発明の第1の加算回路41と類似した回路構成からなる従来の第2の加算回路42は、第1の差動入力端子dt1,dc1からの第1の差動入力信号と第2の差動入力端子dt2,dc2からの第2の差動入力信号との2つの差動入力信号を加算するための2つの差動対DA3,DA4つまり2入力の加算用双差動対と2つの出力用のエミッタフォロアEF3,EF4とが内包されて構成されている。差動対DA3および差動対DA4は、それぞれ、加算用トランジスタT51,T52および加算用トランジスタT61,T62、定電流用トランジシタT53および定電流用トランジシタT63、レベルシフト用トランジスタT54およびレベルシフト用トランジスタT64から構成されており、第1の差動入力端子dt1,dc1からの第1の差動入力信号および第2の差動入力端子dt2,dc2からの第2の差動入力信号を加算して、加算結果の差動出力信号を、加算用トランジスタT52と加算用トランジスタT62および加算用トランジスタT51と加算用トランジスタT61をそれぞれ共通接続したコレクタ端子から出力する。また、出力用のエミッタフォロアEF3,EF4は、出力用トランジスタT71,T81、定電流用トランジシタT72,T82、レベルシフト用トランジスタT73,T83から構成されており、加算結果を示す差動対DA3,DA4からの差動出力信号を、出力用トランジスタT71,T81のエミッタ端子位置の差動出力端子qt1,qc1から次段の回路へ出力する差動出力信号として出力する。一方、図4に示す第2の加算回路42Rは、図5の第1の加算回路41から出力用のエミッタフォロアEF3,EF4を削除して、第1の差動入力端子dt1,dc1からの第1の差動入力信号と第2の差動入力端子dt2,dc2からの第2の差動入力信号との2つの差動入力信号を加算するための2つの差動対DA3R,DA4Rつまり2入力の加算用双差動対のみが内包されて構成されている。差動対DA3R,DA4Rは、図5の場合の差動対DA3,DA4の回路構成とは異なり、図2に示した第2の遅延用バッファBUFBの場合と同様に、加算用トランジスタT51,T52、加算用トランジスタT61,T62それぞれのエミッタ側の挿入抵抗と定電流用トランジスタT53,T63とを、レベルシフト用トランジスタを介することなく、直結して接続し、その代わり、コレクタ側電源電圧端子VCCと加算用トランジスタT51,T61および加算用トランジスタT52,T62のそれぞれの負荷抵抗との間に、レベルシフト用トランジスタT55,T56を接続している。差動対DA3R,DA4Rの差動出力端子は、図5の場合と同様に、共通接続されており、加算用トランジスタT52と加算用トランジスタT62、加算用トランジスタT51と加算用トランジスタT61とをそれぞれ共通接続したコレクタ端子から出力される加算結果は、差動出力端子qt1,qc1からの差動出力信号として、そのまま、外部に出力される。ここで、図4に示す加算回路は、図5に示す加算回路と比較して、入力レベルが低いため、図4に示す加算回路を、図3の第2の加算回路42Rとして、第1の加算回路41、第3の乗算回路33と接続する際には、従来技術に示した図8の場合と比べて、第1の加算回路41、第3の乗算回路33の出力レベルを低くして接続する。例えば、図5の加算回路を図3、図8の第1の加算回路41として用いる場合、従来技術の図8の構成の場合には、図5の加算回路の第1の差動出力端子qt1,qc1からの第1の差動出力信号を出力信号として用いるが、一方、図3の構成の場合には、図5の加算回路の第2の差動出力端子qt2,qc2からの第2の差動出力信号を出力信号として用いて、図4に示す加算回路により構成される第2の加算回路42Rの入力端子に接続する。以上のように、図3の電気分散等化回路においては、第1の遅延回路21R、第2の遅延回路22Rの一部に内包される第2の遅延用バッファBUFBにより、さらに、第2の加算回路42Rにより、出力用のエミッタフォロアを用いない回路構成を導入している。ここで、例えば、第1の遅延回路21R、第2の遅延回路22Rとして、それぞれに、図2の第2の遅延用バッファBUFBが1個のみ用いられている構成を採用した場合には、次の通り、信号が通過する出力用のエミッタフォロアの個数を削減することが可能となる。つまり、図3の電気分散等化回路において、第1の乗算回路31のみを通過するタップ1スルーの場合は、第2の加算回路42Rを経由するので、図8の従来の回路に比し、出力用のエミッタフォロアを1個削減することが可能であり、第2の乗算回路32のみを通過するタップ2スルーの場合は、第1の遅延回路21Rと第2の加算回路42Rとを経由するので、図8の従来の回路に比し、出力用のエミッタフォロアを2個削減することが可能であり、また、第3の乗算回路33のみを通過するタップ3スルーの場合は、第1の遅延回路21Rと第2の遅延回路22Rと第2の加算回路42Rとを経由するので、図8の従来の回路に比し、出力用のエミッタフォロアを3個削減することが可能である。その結果、タップ1,2,3スルーの群遅延時間の平坦性は、図8の場合よりも大幅に改善されて、図6のようになる。図6は、本発明による電気分散等化回路の群遅延偏差の周波数特性を示す特性図である。図6に示すように、信号が通過するエミッタフォロアの個数を削減することにより、最大の群遅延時間の変動幅を示すタップ3スルーにおいても、10ps程度と、群遅延時間は僅かに変化するものの、図10に示す従来技術の場合に比し、群遅延時間の平坦性を大幅に改善することができる。ここで、所要の遅延時間を得るための第1の遅延回路21R、第2の遅延回路22Rそれぞれの遅延時間そのものについては、差動対DA1,DA2によって、その大半が決定されるものであり、第2の遅延用バッファBUFBのエミッタフォロアを削減したことによって変化する遅延時間の変化分としては極めて小さい値になっている。その他の実施形態前述した実施形態においては、第1の遅延回路21Rおよび第2の遅延回路22Rは、同一の回路構成を用いている場合を説明したが、群遅延時間の劣化状況、および、遅延時間を適切な値に調節する目的から、第1の遅延回路21R、第2の遅延回路22Rそれぞれについて、第1の遅延用バッファBUFAおよび第2の遅延用バッファBUFBの接続個数を適当に変化させるようにしても良い。さらには、前述のような第1の遅延回路21R、第2の遅延回路22R、第2の加算回路42Rを用いて構成するようにしても、電気分散等化回路における群遅延時間の平坦性が、所要の改善状況に至らなかった揚合には、例えば、図7のような第3の遅延用バッファBUFCを、3段の遅延用バッファつまり遅延ブロックとして用いるようにしても良い。図7は、本発明による電気分散等化回路の遅延回路に適用する遅延用バッファの異なる構成例を説明するための回路図であり、第3の遅延用バッファBUFCの回路構成の一例を示している。つまり、図7の第3の遅延用バッファBUFCは、図1に示す遅延ブロックBLOCKにおける出力用のエミッタフォロアEF1,EF2すなわち、図2Bの第1の遅延用バッファBUFAにおける出力用のエミッタフォロアEF1,EF2を削除するとともに、図1の差動対DA2すなわち、図2の第2の遅延用バッファBUFBの前段にさらに差動対DA9を接続した構成であり、エミッフォロアを一切用いることなく、3段の差動対DA9,DA2,DA1を縦列接続した構成としている。図7において新たに追加した差動対DA9は、利得ゲインが1で増幅整形する増幅用トランジスタT91,T92と、定電流用トランジスタT93と、レベルシフト用トランジスタT94~T97とからなっており、入力レベルの補正を行うために、コレクタ側電源電圧端子VCCと増幅用トランジスタT91,T92それぞれの負荷抵抗との間には、レベルシフト用トランジスタT94,T95およびレベルシフト用トランジスタT96,T97を、2段直列に接続して構成しており、差動対DA2の場合の1段のみの場合よりもさらに1段増加させて構成している。なお、以上に説明した各実施形態においては、遅延回路および/または加算回路について、群遅延時間の平坦性に関する改善技術を導入している場合を説明したが、電気分散等化回路を構成するその他の回路例えば乗算回路などに関しても、エミッタフォロアを削除するための同様の技術を適用することが可能である。例えば、乗算回路に関して、第1ないし第Nの乗算回路のうち、少なくとも一部の乗算回路を、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対のみにより構成し、残りの乗算回路を、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対と該乗算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成するようにしても良い。また、加算回路に関しても、前述の実施形態においては、出力バッファに接続される最終段の第N-1の加算回路つまり、図3の第2の加算回路42Rのみを、2つの差動入力信号を加算する2入力の加算用双差動対のみにより構成する例について説明したが、本発明は、かかる場合に限るものではなく、第1ないし第N-1の加算回路のうち、任意の位置にあるいずれか1ないし複数の加算回路を、つまり、少なくとも一部の加算回路を、2つの差動入力信号を加算する2入力の加算用双差動対のみにより構成し、残りの加算回路を、2つの差動入力信号を加算する加算器用双差動対と該加算用双差対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成するようにしても良い。すなわち、電気分散等化回路を構成する入力バッファ、遅延回路、乗算回路、加算回路、出力バッファのうち、いずれか1ないし複数の任意の回路部において、エミッタフォロアを削除するような回路構成を適用するようにしても良いし、遅延回路、乗算回路、加算回路などのように、複数の回路からなっている場合、エミッタフォロアを削除する対象とする回路として、複数の回路のうち、いずれか1ないし複数の回路について、エミッタフォロアを削除するようにしても良いし、さらには、遅延回路のように、さらに複数の遅延用バッファからなっている場合、エミッタフォロアを削除する対象とする回路として、複数の遅延用バッファのうち、いずれか1ないし複数の遅延用バッファについて、エミッタフォロアを削除するようにしても良い。かくのごとき回路構成の電気分散等化回路を採用することによって、群遅延時間の変動を所望のレベルまで改善することが可能になる。なお、入力バッファ、遅延回路、乗算回路、加算回路、出力バッファのいずれの場合であっても、第1の実施形態において説明したように、エミッタフォロアを削除する対象とする回路は、後ろに接続される配線の配線長が200μm未満に収まる場合に限ることが望ましく、後ろに接続される配線が200μm以上の配線長に及ぶ場合には、出力用のエミッタフォロアを削除することなく、該エミッタフォロアの出力端子に、200μm以上の長い配線を接続するように構成することが望ましい。また、入力バッファ、遅延回路、乗算回路、加算回路、出力バッファのいずれの場合であっても、出力用のエミッタフォロアを削除するか否かについては、少なくとも、群遅延時間の平坦性の劣化状況に応じて決定することが望ましい。また、本発明による電気分散等化回路の入力バッファ、遅延回路、乗算回路、加算回路、出力バッファの各回路を実現する半導体素子として、前述したように、HBTを適用した半導体チップを用いることにより、群遅延時間の平坦性を確保し、信号波形の歪みを抑制した形で、信号波形を電気的に整形することを可能にしつつ、回路を小型化し、かつ、低消費電力化を図ることが可能となる。また、以上に説明した実施形態では、差動対、もしくは、エミッタフォロアの電流源として、図1の定電流用トランジスタT23,T13,T32,T42のようなトランジスタと抵抗との組み合わせを用いる場合を示したが、電流源としては、単一の抵抗のみ、もしくは、直流を流す2端子の任意の回路を用いて構成しても良い。また、レベルシフト用として、ベース端子とコレクタ端子とを短絡接続したレベルシフト用トランジスタを用いる場合を示したが、抵抗素子、ショットキーダイオード、pn接合ダイオード、さらには、これらの組み合わせ、もしくは、直流を流す2端子の任意の回路を用いて構成しても良いし、出力端子を取り出していない部分については、省くこともできる。また、全体の回路構成として、図3のような電気分散等化回路を用いて説明したが、遅延回路が乗算回路の後ろに配置した回路構成としたり、遅延回路が乗算回路の前と後ろとの両方に配置されたり、また、加算回路の接続順序が異なるものであったり、加算回路として3つ以上の信号を同時に加える回路であったりしても良い。さらに、前述の図3の実施例においては、タップ数が3の場合の電気分散等化回路であったが、任意のタップ数について適用することができる。"