入力データ及びフィードバック信号をサンプリングし、サンプリングした信号を加算した差動サンプル信号を出力するダイナミック型サンプル回路と、前記差動サンプル信号の差電圧を増幅し、増幅した信号を保持するラッチ回路と、前記ラッチ回路により保持された信号を差動出力信号として出力するバッファ回路と、を備え、前記ラッチ回路は、前記差動サンプル信号が過渡状態にあるときの前記差電圧を増幅する、判定帰還型イコライズ回路。前記ダイナミック型サンプル回路は、複数のサンプル回路を備え、前記複数のサンプル回路のそれぞれは、前記入力データ及び1の又は複数の異なる前記フィードバック信号のいずれかをサンプリングし、前記複数のサンプル回路によりサンプリングした信号を加算することを特徴とする、請求項1に記載の判定帰還型イコライズ回路。前記サンプル回路は、一端が前記差動信号の一方を出力する第1の出力ノードと接続され、他端には第1の電圧が供給される第1のトランジスタと、一端が前記差動信号の他方を出力する第2の出力ノードと接続され、他端には前記第1の電圧が供給される第2のトランジスタと、を備え、前記第1の出力ノード及び前記第2の出力ノードは、予め前記第1の電圧とは異なる第2の電圧にプリチャージされ、前記第1のトランジスタの制御端子に前記入力データ又は第1のフィードバック信号が供給され、前記第2のトランジスタの制御端子に前記入力データの反転信号又は第2のフィードバック信号が供給されることにより、前記第1の出力ノード及び前記第2の出力ノードの電圧が変動することを特徴とする、請求項2に記載の判定帰還型イコライズ回路。前記第1の出力ノード及び前記第2の出力ノードの電圧は、クロック信号の遷移に伴って変化を開始することを特徴とする、請求項3に記載の判定帰還型イコライズ回路。前記クロック信号が遷移した時以降の第1の区間においては、前記第2のフィードバック信号は、前記第1のフィードバック信号の反転信号として供給されることを特徴とする、請求項4に記載の判定帰還型イコライズ回路。前記第1のトランジスタ及び前記第2のトランジスタは、前記クロック信号の遷移前の第2の区間では、動作が強反転領域に保持されることを特徴とする、請求項4又は5に記載の判定帰還型イコライズ回路。前記第2の区間では、前記第1のフィードバック信号は前記第2のフィードバック信号と同じ信号であることを特徴とする、請求項6に記載の判定帰還型イコライズ回路。前記第1の区間と前記第2の区間とからなるサイクルが、前記クロック信号に伴って交互に繰り返され、一のサイクルにおける前記差動出力信号が、他のサイクルにおける前記フィードバック信号として供給されることを特徴とする、請求項6又は7に記載の判定帰還型イコライズ回路。前記バッファ回路は、前記差動出力信号の一方を出力する第3の出力ノードと、前記差動信号の他方を出力する第4の出力ノードと、を備えることを特徴とする、請求項8に記載の判定帰還型イコライズ回路。前記バッファ回路は、前記第1の区間においては、前記第1の区間において前記ラッチ回路により保持された信号を差動出力信号として出力し、前記第2の区間においては、前記第3のノード及び前記第4のノードから同じ信号を出力し、前記第1のフィードバック信号が供給される前記第1のトランジスタには、他のサイクルの前記第2の区間において前記第3のノードから出力された信号が前記第1のフィードバック信号として供給されることにより、動作が強反転領域に保持され、前記第2のフィードバック信号が供給される前記第2のトランジスタには、他のサイクルの前記第2の区間において前記第4のノードから出力された信号が前記第2のフィードバック信号として供給されることにより、動作が強反転領域に保持されることを特徴とする、請求項9に記載の判定帰還型イコライズ回路。前記サンプル回路は、前記第1のトランジスタ及び前記第2のトランジスタと前記第1の電圧を供給する第1の電源との間に接続され、前記クロック信号に応じて、前記第1の区間でオンとなり、前記第2の区間でオフとなる第3のトランジスタを更に備えることを特徴とする、請求項6乃至10のいずれか一項に記載の判定帰還型イコライズ回路。前記サンプル回路は、一端が前記第2の電圧を発生する第2の電源と接続され、他端が前記第1の出力ノードと接続される第4のトランジスタと、一端が前記第2の電源と接続され、他端が前記第2の出力ノードと接続される第5のトランジスタと、を更に備え、前記第4のトランジスタ及び前記第5のトランジスタは、前記クロック信号に応じて、前記第1の区間でオフとなり、前記第2の区間でオンとなることを特徴とする、請求項6乃至11のいずれか一項に記載の判定帰還型イコライズ回路。一端が前記2の電源と接続され、他端が前記第1のトランジスタ及び前記第2のトランジスタの前記第3のトランジスタ側の端子と接続され、前記クロック信号に応じて、前記第1の区間でオフとなり、前記第2の区間でオンとなる第6のトランジスタを更に備えることを特徴とする、請求項12に記載の判定帰還型イコライズ回路。しかしながら、発明者は、電流積分型の判定帰還型イコライズ回路には、以下のような課題が存在することを見出した。以下では、一般的な電流積分型の判定帰還型イコライズ回路500について説明する。図8は、電流積分型の判定帰還型イコライズ回路500の構成を示す回路図である。電流積分型の判定帰還型イコライズ回路500は、加算回路51、サンプル回路52、ラッチ回路53及びバッファ回路54により構成される。加算回路51は、入力データIN及びINBとフィードバック信号FB1~FBn及びFBB1~FBBnnは、1以上の整数を加算する回路である。加算回路51は、P型MOSトランジスタPMh及びPMi、N型MOSトランジスタNMg0~NMgn、NMh0~NMhn、及びNMi0~NMinにより構成される。N型MOSトランジスタNMgkkは、0≦k≦nの整数のドレインは、出力ノードSUMBと接続される。N型MOSトランジスタNMhkのドレインは、出力ノードSUMと接続される。N型MOSトランジスタNMgk及びNMhkのソースは、N型MOSトランジスタNMikのドレインと接続される。N型MOSトランジスタNMikのソースには、接地電圧GNDが供給される。N型MOSトランジスタNMikのゲートには、電流制御信号ICkが供給される。N型MOSトランジスタNMg0のゲートには、入力データINが供給される。N型MOSトランジスタNMh0のゲートには、入力データINBが供給される。なお、入力データINBは、入力データINの反転信号である。N型MOSトランジスタNMgjjは、1≦j≦nの整数のゲートには、フィードバック信号FBBjが供給される。N型MOSトランジスタNMhjのゲートには、フィードバック信号FBjが供給される。なお、フィードバック信号FBBjは、フィードバック信号FBjの反転信号である。また、P型MOSトランジスタPMhのソースには電源電圧VDDが供給され、ドレインは出力ノードSUMBと接続される。P型MOSトランジスタPMiのソースには電源電圧VDDが供給され、ドレインは出力ノードSUMと接続される。P型MOSトランジスタPMh及びPMiのゲートには、インバータINV3を介して、クロック信号CLKが供給される。サンプル回路52は、N型MOSトランジスタNMp1~NMp3により構成される。N型MOSトランジスタNMp1及びNMp2のソースは、N型MOSトランジスタNMp3のドレインと接続される。N型MOSトランジスタNMp3のソースには、接地電圧GNDが供給される。N型MOSトランジスタNMp1のゲートは、出力ノードSUMBと接続される。N型MOSトランジスタNMp2のゲートは、出力ノードSUMと接続される。N型MOSトランジスタNMp3のゲートには、クロック信号CLKが供給される。ラッチ回路53は、サンプル回路52の出力をラッチし、ラッチした情報をバッファ回路54へ出力する。ラッチ回路53は、P型MOSトランジスタPMg1~PMg4、N型MOSトランジスタNMq1及びNMq2により構成される。P型MOSトランジスタPMg1~PMg4のソースには、電源電圧VDDが供給される。P型MOSトランジスタPMg1のドレインは、出力ノードLO及びN型MOSトランジスタNMq1のドレインと接続される。P型MOSトランジスタPMg2のドレインは、出力ノードLOB及びN型MOSトランジスタNMq2のドレインと接続される。P型MOSトランジスタPMg3のドレインは、P型MOSトランジスタPMg1及びN型MOSトランジスタNMq1のゲートと、出力ノードLOBと、に接続される。P型MOSトランジスタPMg4のドレインは、P型MOSトランジスタPMg2及びN型MOSトランジスタNMq2のゲートと、出力ノードLOと、に接続される。P型MOSトランジスタPMg3及びPMg4のゲートには、クロック信号CLKが供給される。バッファ回路54は、インバータINV1及びINV2により構成される。インバータINV1は、出力ノードLOBを介して供給される信号を反転して、出力データOUTとして出力する。インバータINV2は、出力ノードLOを介して供給される信号を反転して、出力データOUTBとして出力する。続いて、電流積分型の判定帰還型イコライズ回路500の動作について説明する。図9は、電流積分型の判定帰還型イコライズ回路500の動作を示すタイミングチャートである。まず、クロック信号CLKがLOWの場合図9の積分区間について説明する。この場合、加算回路51では、P型MOSトランジスタPMh及びPMiがOFFとなる。また、電流制御信号IC0~ICnにより、N型MOSトランジスタNMi0~NMinがONとなる。なお、積分区間の始期における出力ノードSUM及びSUMBは、予め電源電圧VDDにプリチャージされている。よって、出力ノードSUM及びSUMBの電圧は、入力データIN及びINB、フィードバック信号FB1~FBn及びFBB1~FBBnに応じて降下していく。このとき、N型MOSトランジスタNMi0~NMnをON/OFFすることにより、クロック信号がLOWである期間を積分区間として用いる。出力ノードSUMの電圧と出力ノードSUMBの電圧との間には、積分区間を通じて十分な差が生じる。また、サンプル回路52のP型MOSトランジスタNMp3はオフとなり、ラッチ回路53のN型MOSトランジスタPMg1及びPMg2はオンとなる。よって、出力ノードLO及びLOBは、電源電圧VDDにプリチャージされる。これにより、出力データOUT及びOUTBはLOWとなる。続いて、クロック信号CLKがLOWからHIGHに遷移した場合図9のリセット区間について説明する。この場合、サンプル回路52のP型MOSトランジスタNMp3はオンとなり、ラッチ回路53のN型MOSトランジスタPMg1及びPMg2はオフとなる。よって、クロック信号CLKの立ち上がり時図9のサンプルタイミングTsに、サンプル回路52が出力ノードSUM及びSUMBの電圧をサンプリングする。これにより、出力ノードLO及びLOBの電圧が変化する。そして、バッファ回路54は、出力ノードLO及びLOBの反転信号を出力する。加算回路51では、P型MOSトランジスタPMh及びPMiがONとなる。また、電流制御信号IC0~ICnにより、N型MOSトランジスタNMi0~NMinがオフとなる。これにより、出力ノードSUM及びSUMBは、電源電圧VDDにプリチャージされる。上述のように、電流積分型の判定帰還型イコライズ回路では、加算回路の出力ノードの電圧差を生成するための積分期間を設けることが必要である。従って、フィードバック信号は、遅くともサンプルタイミングTsクロック信号の立ち上がり時の半クロック先のタイミング図9のタイミングTfで供給される必要がある。すなわち、電流積分型の判定帰還型イコライズ回路は、積分期間の分だけ動作が遅れてしまうので、高速動作を実現する上で不利である。以上で説明したように、低電圧動作及び高速動作を両立し得る判定帰還型イコライズ回路は、未だ実現されていない。従って、高速データ通信における符号間干渉の解消を実現することは、困難である。本発明の一態様である判定帰還型イコライズ回路は、入力データ及びフィードバック信号をサンプリングし、サンプリングした信号を加算した差動サンプル信号を出力するダイナミック型サンプル回路と、前記差動サンプル信号の差電圧を増幅し、増幅した信号を保持するラッチ回路と、前記ラッチ回路により保持された信号を差動出力信号として出力するバッファ回路と、を備え、前記ラッチ回路は、前記差動サンプル信号が過渡状態にあるときの前記差電圧を増幅するものである。前記判定帰還型イコライズ回路は、前記差電圧が定常状態となることを待つことなく、前記差動サンプル信号をサンプリングすることができる。従って、高速なサンプリングが可能である。本発明によれば、低電圧動作及び高速動作が可能な、判定帰還型のイコライズ回路を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1実施の形態1にかかるイコライズ回路100について説明する。イコライズ回路100は、判定帰還型イコライズ回路として構成されている。図1は、実施の形態1にかかるイコライズ回路100の構成を示す回路図である。イコライズ回路100は、ダイナミック型サンプル回路1、ラッチ回路2及びバッファ回路3により構成される。ダイナミック型サンプル回路1は、入力データIN及びINBとフィードバック信号FB1~FBn及びFBB1~FBBnnは、1以上の整数をサンプルして、サンプル信号SS及びSSBを生成する。なお、入力データINBは、入力データINBの反転信号である。フィードバック信号FBB1~FBBnは、それぞれフィードバック信号FB1~FBnの反転信号である。ダイナミック型サンプル回路1は、サンプル回路SC0~SCn及びプリチャージスイッチ回路PSにより構成される。サンプル回路SC0~SCnはそれぞれ同様の構成を有している。以下では、サンプル回路SCkkは、0≦k≦nの整数の構成について説明する。サンプル回路SCkは、N型MOSトランジスタNMak、NMbk及びNMck、可変抵抗Rvkにより構成される。N型MOSトランジスタNMakとN型MOSトランジスタNMbkとは差動対を構成している。N型MOSトランジスタNMakドレインは、サンプル信号SSBの出力ノードと接続される。N型MOSトランジスタNMbkのドレインは、サンプル信号SSの出力ノードと接続される。N型MOSトランジスタNMak及びNMbkのソースと接地電圧GNDとの間には、N型MOSトランジスタNMck及び可変抵抗Rvkが直列に接続される。N型MOSトランジスタNMckのゲートには、クロック信号CLKが供給される。サンプル回路SC1~SCnは、フィードバック信号のサンプル回路として機能する。すなわち、サンプル回路SCjjは、1≦j≦nの整数のN型MOSトランジスタNMajのゲートには、フィードバック信号FBBjが供給される。N型MOSトランジスタNMbjのゲートには、フィードバック信号FBBjが供給される。可変抵抗Rvjの抵抗値は、フィードバック制御信号FCONjに応じて制御される。一方、サンプル回路SC0は、入力データのサンプル回路として機能する。すなわち、サンプル回路SC0のN型MOSトランジスタNMa0のゲートには、入力データINが供給される。N型MOSトランジスタNMb0のゲートには、入力データINBが供給される。可変抵抗Rv0の抵抗値は、データ制御信号DCONに応じて制御される。プリチャージスイッチ回路PSは、P型MOSトランジスタPMa及びPMbにより構成される。P型MOSトランジスタPMa及びPMbのソースには、電源電圧VDDが供給される。P型MOSトランジスタPMaのドレインは、サンプル信号SSBの出力ノードと接続される。P型MOSトランジスタPMbのドレインは、サンプル信号SSの出力ノードと接続される。P型MOSトランジスタPMa及びPMbのゲートには、クロック信号CLKが供給される。ラッチ回路2は、サンプル信号SS及びSSBをラッチし、ラッチした情報をバッファ回路3へ出力する。以下、ラッチ回路2の構成例について説明する。ラッチ回路2は、P型MOSトランジスタPMc1~PMc3及びN型MOSトランジスタNMe1~NMe4により構成される。P型MOSトランジスタPMc1のソースには、電源電圧VDDが供給される。P型MOSトランジスタPMc1のゲートには、クロック信号CLKの反転信号である反転クロック信号CLKBが供給される。P型MOSトランジスタPMc2及びPMc3のソースは、P型MOSトランジスタPMc1のドレインと接続される。P型MOSトランジスタPMc2のドレインは、N型MOSトランジスタNMe1のドレインと接続される。P型MOSトランジスタPMc3のドレインは、N型MOSトランジスタNMe2のドレインと接続される。N型MOSトランジスタNMe1及びNMe2のソースには、接地電圧GNDが供給される。N型MOSトランジスタNMe3のドレイン、N型MOSトランジスタNMe2のドレイン、P型MOSトランジスタPMc2及びN型MOSトランジスタNMe1のゲートは、出力ノードLOと接続される。N型MOSトランジスタNMe4のドレイン、N型MOSトランジスタNMe1のドレイン、P型MOSトランジスタPMc3及びN型MOSトランジスタNMe2のゲートは、出力ノードLOBと接続される。N型MOSトランジスタNMe3及びNMe4のソースには、接地電圧GNDが供給される。N型MOSトランジスタNMe3のゲートは、サンプル信号SSBの出力ノードと接続される。N型MOSトランジスタNMe4のゲートは、サンプル信号SSの出力ノードと接続される。バッファ回路3は、ラッチ回路2からの情報を反転した出力データOUT及びOUTBを出力する。すなわち、インバータINV11は、出力ノードLOからの信号を反転させた信号を、出力データOUTBとして出力する。インバータINV12は、出力ノードLOBからの信号を反転させた信号を、出力データOUTとして出力する。続いて、イコライズ回路100の動作について説明する。図2は、実施の形態1にかかるイコライズ回路100の動作を示すタイミングチャートである。イコライズ回路100は、クロック信号に応じて、プリチャージ区間とサンプリング区間とからなるサイクルを繰り返す。まず、クロック信号CLKがLOWの場合図2のプリチャージ区間について説明する。この場合、プリチャージスイッチ回路PSのP型MOSトランジスタPMa及びPMbはオンとなる。N型MOSトランジスタNMc0~NMcnはオフとなる。これにより、ダイナミック型サンプル回路1の出力ノードはプリチャージされ、サンプル信号SS及びSSBはHIGHとなる。ラッチ回路2では、P型MOSトランジスタPMc1がオフとなる。上述のように、サンプル信号SS及びSSBはHIGHであるので、N型MOSトランジスタNMe3及びNMe4はオンとなる。よって、P型MOSトランジスタPMc2及びPMc3はオフとなり、N型MOSトランジスタNMe1及びNMe2はオンとなる。これにより、ラッチ回路2の出力ノードLO及びLOBはLOWとなる。ラッチ回路2の出力ノードLO及びLOBはLOWであるので、出力データOUT及びOUTBの出力ノードはHIGHにプリチャージされる。次いで、クロック信号CLKがLOWからHIGHに遷移した場合図2のサンプリング区間について説明する。この場合、クロック信号CLKの立ち上がり時に、プリチャージスイッチ回路PSのP型MOSトランジスタPMa及びPMbはオフとなる。N型MOSトランジスタNMc0~NMcbはオンとなる。サンプル回路SC0には、入力データIN及びINBが供給される。N型MOSトランジスタNMa0は、入力データINに応じて、プリチャージされたサンプル信号SSBの出力ノードをディスチャージする。N型MOSトランジスタNMb0は、入力データINBに応じて、プリチャージされたサンプル信号SSの出力ノードをディスチャージする。このとき、N型MOSトランジスタNMa0及びNMb0は飽和領域で動作する。そのため、N型MOSトランジスタNMa0及びNMb0のソース側の電圧が変化する。これにより、サンプル回路SC0の抵抗値が変化するので、サンプル回路SC0に流れる電流量が変化する。サンプル回路SCjjは、1≦j≦nの整数には、フィードバック信号FBj及びFBBjが供給される。N型MOSトランジスタNMajは、フィードバック信号FBBjに応じて、プリチャージされたサンプル信号SSBの出力ノードをディスチャージする。N型MOSトランジスタNMbjは、フィードバック信号FBjに応じて、プリチャージされたサンプル信号SSの出力ノードをディスチャージする。このとき、N型MOSトランジスタNMaj及びNMbjは飽和領域で動作する。そのため、N型MOSトランジスタNMaj及びNMbjのソース側の電圧が変化する。これにより、サンプル回路SCjの抵抗値が変化するので、サンプル回路SCjに流れる電流量が変化する。すなわち、クロック信号CLKの立ち上がり時図2のサンプルタイミングTsにおけるサンプル回路SC0~SCnによるディスチャージの効果は重ね合わされ、サンプル信号SS及びサンプル信号SSBの電圧が降下してゆく。この際、サンプル信号SSの電圧とサンプル信号SSBの電圧との間には、微小な差電圧が生じることとなる。ラッチ回路2では、P型MOSトランジスタPMc1がオンとなる。この場合、ラッチ回路2は差動増幅回路として機能する。ここで、サンプル信号SS及びSSBが供給されると、ラッチ回路2はサンプル信号SSの電圧とサンプル信号SSBの電圧との間の微小な差電圧を増幅する。ラッチ回路2は、増幅結果に応じて、出力ノードLO及びLOBの一方からHIGHを出力し、他方からLOWを出力する。バッファ回路3は、インバータINV11により、ラッチ回路2の出力ノードLOを介して供給される信号の反転信号を、出力データOUTBとして出力する。また、バッファ回路3は、インバータINV12により、ラッチ回路2の出力ノードLOBを介して供給される信号の反転信号を、出力データOUTとして出力する。すなわち、イコライズ回路100は、クロック信号の立ち上がりにおいて、差動入力データ及び差動フィードバック信号をサンプルし、サンプルしたデータを重ね合わせて2本のサンプル信号を生成する。それと同時に、クロック信号の立ち上がりにおいて、2本サンプル信号間に生じる微小差電圧を増幅し、増幅結果をラッチする。換言すれば、イコライズ回路100は、ダイナミック型サンプル回路1によって、サンプル信号の電圧が降下してゆくという動的現象の過程すなわち、過渡状態における差電圧をサンプリングダイナミックサンプリングする。つまり、電流積分型イコライズ回路に必須である積分期間が不要である。すなわち、イコライズ回路100は、電流積分型イコライズ回路に比較して、より高速な動作が可能である。また、イコライズ回路100は、電流加算型イコライズ回路のように電流源を用いる必要が無い。従って、低電圧下においても確実に動作させることができる。すなわち、イコライズ回路100は、電流加算型イコライズ回路に比べて、低電圧動作性に優れている。以上より、本構成によれば、低電圧動作及び高速動作が可能なイコライズ回路を提供することができる。また、高速動作を実現するという観点からは、イコライズ回路100は、さらなる利点を有している。イコライズ回路100は、バッファ回路3から出力された出力データOUT及びOUTBが、ダイナミック型サンプル回路にフィードバックされる。フィードバックされた出力データは、フィードバック信号としてダイナミック型サンプル回路1に供給される。イコライズ回路100では、クロック信号CLKがLOWのときに、出力データOUT及びOUTB、サンプル信号SS及びSSBはHIGHにプリチャージされている。つまり、N型MOSトランジスタNMb1~NMbn及びNMc1~NMcnのゲートには、フィードバック信号FB1~FBn及びFBB1~FBBnとしてHIGH信号が供給される。その後、クロック信号CLKの立ち上がりと同時に、フィードバック信号FB1~FBn及びFBB1~FBBnが変動する。N型MOSトランジスタNMb1~NMbn及びNMc1~NMcnがフィードバック信号FB1~FBn及びFBB1~FBBnに応じて動作することにより、サンプル信号SS及びSSBの電圧は降下してゆく。ここで、N型MOSトランジスタの動作について検討する。一般に、N型MOSトランジスタには、閾値電圧が存在する。すなわち、N型MOSトランジスタのゲートに接地電圧が供給された状態からゲートに供給する電圧を上昇させる場合、供給する電圧が閾値電圧に達するまではN型MOSトランジスタは動作しない。N型MOSトランジスタが動作しない期間はイコライズ回路の実質的な動作に寄与しないため、イコライズ回路の高速動作を阻害する要因となってしまう。ところが、イコライズ回路100では、N型MOSトランジスタのゲートにHIGH信号が供給された状態から、ゲートに供給する電圧を降下させる。よって、閾値電圧の影響を受けることなく、N型MOSトランジスタは、クロック信号CLKの立ち上がりと同時に、直ちに動作を開始する。従って、イコライズ回路100は、クロック信号CLKがLOWのときプリチャージ区間のサンプル回路のN型MOSトランジスタを強反転領域に保持することにより、イコライズ回路をより高速に動作させることが可能となる。実施の形態2次に、実施の形態2にかかるイコライズ回路200について説明する。図3は、イコライズ回路200の構成を示す回路図である。イコライズ回路200は、実施の形態1にかかるイコライズ回路100におけるダイナミック型サンプル回路1を、ダイナミック型サンプル回路4に置き換えたものである。ラッチ回路2及びバッファ回路3は、イコライズ回路100及び200において同様であるので、図2では簡易的に表示している。ダイナミック型サンプル回路4は、ダイナミック型サンプル回路1に、P型MOSトランジスタPMe0~PMenを追加したものである。P型MOSトランジスタPMekkは、0≦k≦nの整数のソースには、電源電圧VDDが供給される。P型MOSトランジスタPMekのドレインは、サンプル回路SCkのN型MOSトランジスタNMak及びNMbkのソースと接続される。P型MOSトランジスタPMekのゲートには、クロック信号CLKが供給される。ダイナミック型サンプル回路4のその他の構成は、ダイナミック型サンプル回路1と同様であるので、説明を省略する。イコライズ回路200は、クロック信号CLKに応じて、P型MOSトランジスタPMe0~PMenのオン/オフが制御される。従って、クロック信号CLKがLOWの場合、サンプル回路SCkのN型MOSトランジスタNMakのソースと、N型MOSトランジスタのNMbkのソースと、を確実に同じ電圧電源電圧VDDとすることができる。これにより、サンプル回路SCkのN型MOSトランジスタNMak及びNMbkのソースに起因するノイズの発生を抑制し、高品位なイコライズ動作を実現することができる。実施の形態3次に、実施の形態3にかかるハーフレート判定帰還型イコライズ回路300について説明する。図4は、ハーフレート判定帰還型イコライズ回路300の構成を示す回路ブロック図である。ハーフレート判定帰還型イコライズ回路300は、2個のイコライズ回路31及び32、2個のRSラッチ33及び34により構成される。イコライズ回路31及び32は、イコライズ回路100又は200と同様の構成を有する。よって、イコライズ回路31及び32の説明は省略する。イコライズ回路31には、入力データIN、クロック信号CLK及び反転クロック信号CLKBが供給される。イコライズ回路31の出力データOUT31は、RSラッチ33に出力される。また、出力データOUT31は、フィードバック信号としてイコライズ回路32に出力される。イコライズ回路32には、入力データIN、クロック信号CLK及び反転クロック信号CLKBが供給される。但し、イコライズ回路32へ供給されるクロック信号CLK及び反転クロック信号CLKBは、イコライズ回路31に対して逆相となっている。イコライズ回路32の出力データOUT32は、RSラッチ34に出力される。また、出力データOUT32は、フィードバック信号としてイコライズ回路31に出力される。なお、入力信号IN、出力データOUT31及びOUT32は差動信号であるが、説明を簡略化するため、それぞれ1本の信号として示す。RSラッチ33は、イコライズ回路31の出力データOUT31に応じて、データ信号DOUT31を出力する。RSラッチ34は、イコライズ回路32の出力データOUT32に応じて、データ信号DOUT32を出力する。続いて、ハーフレート判定帰還型イコライズ回路300の動作について説明する。図5は、ハーフレート判定帰還型イコライズ回路300の動作を示すタイミングチャートである。ハーフレート判定帰還型イコライズ回路300は、2つのイコライズ回路31及び32を組み合わせることにより、クロック信号の半周期ごとに出力データを生成することが可能である。例えば、クロック信号CLKの立ち上がり図5のサンプルタイミングTs31において、イコライズ回路31により期間T31での入力データINをサンプリングし、出力データOUT31を生成する。一方、反転クロック信号CLKBの立ち上がり図5のサンプルタイミングTs32において、イコライズ回路32により期間T32での入力データINをサンプリングし、出力データOUT32を生成する。すなわち、ハーフレート判定帰還型イコライズ回路300は、クロック信号の半周期ごとに、2つのイコライズ回路を交互に動作させ、クロック信号の半周期ごとに出力データを生成することができる。これにより、高速に符号間干渉をキャンセルすることができる。実施の形態4次に、実施の形態4にかかるマルチレート判定帰還型イコライズ回路400について説明する。図6は、マルチレート判定帰還型イコライズ回路400の構成を示す回路ブロック図である。マルチレート判定帰還型イコライズ回路400は、4個のイコライズ回路41~44、4個のRSラッチ45~48により構成される。イコライズ回路41~44は、イコライズ回路100又は200と同様の構成を有する。よって、イコライズ回路41~44の説明は省略する。イコライズ回路41~44には、入力データIN及びクロック信号CLK1~CLK4が供給される。イコライズ回路41~44に供給されるクロック信号CLK1~CLK4は、それぞれタイミングが1/4周期ずつ異なる。また、イコライズ回路41~44には、当該イコライズ回路以外のイコライズ回路にかかる信号が、フィードバック信号として供給される。イコライズ回路41~44の出力データOUT41~44は、RSラッチ45~48に出力される。RSラッチ45~48は、出力データOUT41~44をラッチし、それぞれラッチ出力DOUT41~DOUT44を出力する。イコライズ回路41は、イコライズ回路44及び43の出力データOUT44及びOUT43が、それぞれフィードバック信号FB11及びFB12として供給される。また、RSラッチ46のラッチ出力DOUT42が、フィードバック信号FB13として供給される。イコライズ回路42は、イコライズ回路41及び44の出力データOUT41及びOUT44が、それぞれフィードバック信号FB21及びFB22として供給される。また、RSラッチ47のラッチ出力DOUT43が、フィードバック信号FB23として供給される。イコライズ回路43は、イコライズ回路42及び41の出力データOUT42及びOUT41が、それぞれフィードバック信号FB31及びFB32として供給される。また、RSラッチ48のラッチ出力DOUT44が、フィードバック信号FB33として供給される。イコライズ回路44は、イコライズ回路43及び42の出力データOUT43及びOUT42が、それぞれフィードバック信号FB41及びFB42として供給される。また、RSラッチ45のラッチ出力DOUT41が、フィードバック信号FB43として供給される。なお、図6では、図を簡略化するため、フィードバック信号のうち、フィードバック信号FB11~FB13のみを表示し、それ以外のフィードバック信号を省略している。換言すれば、マルチレート判定帰還型イコライズ回路400は、実施の形態3にかかるハーフレート判定帰還型イコライズ回路300に対して、サンプリングレートを2倍に拡張した構成を有している。続いて、マルチレート判定帰還型イコライズ回路400の動作について説明する。図7は、マルチレート判定帰還型イコライズ回路400の動作を示すタイミングチャートである。マルチレート判定帰還型イコライズ回路400は、4つのイコライズ回路41~44を組み合わせることにより、クロック信号の1/4周期ごとに出力データを生成することが可能である。例えば、イコライズ回路41に着目すると、クロック信号CLK1の立ち上がり図7サンプルタイミングTs41において、期間T41での入力データIN及びフィードバック信号FB11~FB13をサンプリングし、出力データOUT41を生成する。なお、クロック信号CLK2はクロック信号CLK1に対して1/4周期遅れているので、イコライズ回路42の出力データOUT42の出力タイミングもサンプルタイミングTs41から1/4周期遅れている。つまり、イコライズ回路42は、サンプルタイミングTs41の時点では、未だプリチャージが行われている。そのため、イコライズ回路42の出力データOUT42をフィードバック信号として用いると、イコライズ回路41へ適切なフィードバック信号を供給することができない。そのため、本実施の形態では、RSラッチ46のラッチ出力DOUT42をイコライズ回路41へ供給するフィードバック信号FB13として用いることで、プリチャージの影響を排除している。また、イコライズ回路42~44も同様に、クロック信号CLK2~4の立ち上がり図7サンプルタイミングTs42~Ts44において、入力データIN及びフィードバック信号FB21~FB23、FB31~FB33及びFB41~FB43をサンプリングし、それぞれ出力データOUT42~44を生成する。なお、イコライズ回路42~44においても、ラッチ出力DOUT43、DOUT44、DOUT41を、それぞれフィードバック信号FB23、FB33及びFB43として用いることにより、プリチャージの影響を排除している。すなわち、マルチレート判定帰還型イコライズ回路400は、クロック信号の1/4周期ごとに、4つのイコライズ回路を別々に動作させ、クロック信号の1/4周期ごとに出力データを生成することができる。これにより、符号間干渉を高速にキャンセルすることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態にかかるイコライズ回路においては、N型MOSトランジスタとP型トランジスタとを適宜入れ換えた構成とすることができる。実施の形態4にかかるマルチレート判定帰還型イコライズ回路400は4つのイコライズ回路を用いたが、イコライズ回路の個数は4つに限られず、2以上の任意のイコライズ回路を用いて、任意のレートのマルチレート判定帰還型イコライズ回路を構成してもよい。実施の形態3にかかるハーフレート判定帰還型イコライズ回路300及び実施の形態4にかかるマルチレート判定帰還型イコライズ回路400において、各イコライズ回路にフィードバックさせる信号は別のイコライズ回路の出力データに限られず、例えばRSラッチの出力をフィードバックさせてもよい。