"基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給するサンプリングクロック生成手段と、上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備えたことを特徴とするサンプリングクロック生成回路。上記サンプリングクロック生成手段は、所定の複数の第1の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第1の遅延回路と、上記各第1の遅延タップの遅延量よりも小さい遅延量をそれぞれ有する所定の複数の第2の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第2の遅延回路とを備え、上記制御手段は、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記第1の遅延回路のタップ選択を行って粗調整した後、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記第2の遅延回路のタップ選択を行って微調整することを特徴とする請求項1記載のサンプリングクロック生成回路。画像読取部と、請求項1又は2記載のサンプリングクロック生成回路とを備えたことを特徴とする画像読取装置。請求項3記載の画像読取装置を備えたことを特徴とする電子機器。画像レベルのサンプリングは、なるべく安定したリセットレベルに近い画像レベルをサンプリングした方が、ダイナミックレンジをより大きくすることができ、また、ジッタの影響を少なくすることができる。しかし、CCDの処理速度が高速になるとこの領域が狭くなり、また、アパーチャディレイが大きいと電源電圧や温度やプロセスの振れ等を考慮したときに、より安定したレベルをサンプリングしづらくなるという問題点があった。本発明の目的は以上の問題点を解決し、上記アパーチャディレイをより小さくするアパーチャディレイ調整機能を有するサンプリングクロック生成回路、上記サンプリングクロック生成回路を備えた画像読取装置、及び、上記画像読取装置を備えた電子機器を提供することにある。第1の発明に係るサンプリングクロック生成回路は、基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給するサンプリングクロック生成手段と、上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備えたことを特徴とする。上記サンプリングクロック生成回路において、上記サンプリングクロック生成手段は、所定の複数の第1の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第1の遅延回路と、上記各第1の遅延タップの遅延量よりも小さい遅延量をそれぞれ有する所定の複数の第2の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第2の遅延回路とを備え、上記制御手段は、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記第1の遅延回路のタップ選択を行って粗調整した後、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記第2の遅延回路のタップ選択を行って微調整することを特徴とする。第2の発明に係る画像読取装置は、画像読取部と、上記サンプリングクロック生成回路とを備えたことを特徴とする。第3の発明に係る電子機器は、上記画像読取装置を備えたことを特徴とする。従って、本発明によれば、基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給するサンプリングクロック生成手段と、上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備えたので、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように制御でき、これにより、アパーチャディレイが小さくなるように制御できる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。図1は本発明の実施形態に係るAFE回路10を備えた画像読取装置の構成を示す回路図である。本発明の実施形態に係るAFE回路10は例えば1つのICの半導体回路で構成され、上述の問題点を解決するために、上記アパーチャディレイをより少なくする機能以下、APDCApertureDelayCalibration機能という。を有することを特徴としている。図1において、画像読取部のCCD1からのRGB信号はサンプルホールド回路4に入力され、サンプルホールド回路4はクロック発生器23からのクロックに基づいてサンプルホールドし、AD変換器5はサンプルホールドされた信号をAD変換して例えばLVDS信号の形式で画像信号処理回路3に出力する。位相同期ループ回路以下、PLL回路という。を用いて構成された基準クロック発生器であるスペクトル拡散クロック発生器以下、SSCGという。11は所定のスペクトル拡散クロックを発生してDLL回路12に出力し、DLL回路12は複数段の遅延回路で構成され、入力されるクロックに基づいて互いに異なる複数の遅延クロックを発生し、バッファ13,14を介してCCD駆動クロックであるXSPL信号として外部のドライバ回路2に出力する。なお、SSCG11はSSCG付きPLL回路として構成してもよく、その場合、SSCG機能をオフすることで通常のPLLクロックを発生して出力することができる。バッファ13からの出力クロックは、遅延時間を微調整する第2の遅延回路22と、遅延時間を粗調整する第1の遅延回路21とを介して、基準クロックADCKとしてクロック発生器23に供給される。クロック発生器23は基準クロックADCKに基づいて所定のクロックを発生してサンプルホールド回路4及び遅延型フリップフロップ24のクロック端子に出力する。一方、XSPL信号はドライバ回路2により増幅、分周等された後、SAM端子に戻された後、遅延型フリップフロップ24に入力される。遅延型フリップフロップ24は入力される、SAM端子へのクロック信号を、クロック発生器23からのクロックのタイミングでラッチしてロジック回路20に出力する。そして、制御ロジック回路20は入力される信号に基づいて詳細後述するように上記第1及び第2の遅延回路21,22の遅延量を制御することによりアパーチャディレイを調整する。ここで、第1の遅延回路21は、DLL回路12においてその遅延セルを制御した電流に基づいて動作する遅延回路であって、DLL回路12と同様に入力信号を遅延させる。また、第2の遅延回路22は、上記制御した電流を制御してさらに細分化した微調整用の遅延回路を構成する。以上のように構成されたAFE回路10においては、SAM端子へのクロック信号のクロックタイミングでサンプルホールド回路4において入力される画像信号をサンプリングできるように、AFE回路10の内部PLLクロックを基準として、実際の内部サンプリングクロック信号SSCG11から回路12,13,22,21を介してクロック発生器23により発生されると、XSPL信号から外部ドライバ2及びSAM端子を介して入力されるCCD駆動信号判定信号を生成する。上記内部サンプリングクロック信号及び上記CCD駆動信号ともに、PLL回路であるSSCG11からの出力信号を基準信号としたDLL回路12において、画素クロック1周期を56個のタップで分割したクロック信号を生成し、これを元にCCDの駆動信号と共にXSPL信号を生成して、内部サンプリングクロック信号も生成する。上記APDCのキャリブレーションの方法としては、内部サンプリングクロック信号とSAM端子への入力信号であるCCD駆動信号との位相差を遅延型フリップフロップ24及び制御ロジック回路20により測定して、内部サンプリングクロック信号を第1の遅延回路21画素クロック周期を例えば56個のタップに分割してタップ選択によりタップ遅延量単位td1で遅延するを第0タップから走査して上記位相差ができるかぎり0に近い値となるように第1の遅延回路21のタップ単位で粗調整を行う。次いで、第2の遅延回路22第1の遅延回路21の1つのタップをさらに例えば16分割するタップを有し、タップ選択によりタップ遅延量単位td2<td1で遅延するの遅延時間を第0タップ走査して第2の遅延回路22のタップ単位で上記位相差が実質的に0となるように微調整を行う。こうすることで、SAM端子に入力されるCCD駆動信号のクロックタイミングと、サンプルホールド回路4で用いる内部サンプリングクロック信号のクロックタイミングを第2の遅延回路22でそのタップ単位まで合わせることができる。これにより、アパーチャディレイが小さくなるようにAPDC制御することができる。なお、内部サンプリングクロック信号を第1及び第2の遅延回路21,22で各タップを走査してAPDC機能を実現するために、バッファ13の出力端子でのクロック信号からSAM端子でのクロック信号の遅延量を、バッファ13の出力端子でのクロック信号からクロック発生器23からの内部サンプリングクロック信号の遅延量よりも大きくする必要があり、内部サンプリングクロック信号とCCD駆動信号との位相差を最小限の誤差で測定するため、SAM端子でのクロック信号から遅延型フリップフロップ24の入力端子でのクロック信号の遅延量と、クロック発生器23からの内部サンプリングクロック信号から遅延型フリップフロップ24への内部サンプリングクロック信号の遅延量とが実質的に等しくなるように設定する必要がある。以上説明したように、SSCG11基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給する、遅延回路21,22及びクロック発生器23からなるサンプリングクロック生成手段と、SSCG11の出力クロック信号に基づいて生成されたCCD駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する遅延型フリップフロップ24と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御ロジック回路20とを備えたので、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように制御でき、これにより、アパーチャディレイが小さくなるように制御できる。以上の実施形態に係る画像読取装置は、例えばディジタルカメラ、携帯電話機や複合機などの電子機器に内蔵して設けられる。"