"それぞれが複数の論理セルを含む複数の回路モジュールからなる半導体集積回路の設計方法であって、前記複数の回路モジュールのそれぞれの、前記複数の論理セルおよび該複数の論理セルの端子間の接続の情報を記述するネットリストに、該複数の論理セルに電源を供給する電源配線間に接続されるセルであり、該複数の論理セルのいずれとも独立で、かつ、該複数の論理セルの端子と接続される端子を持たない容量セルの記述を追加し、前記複数の論理セルおよび複数の前記容量セルのレイアウトデータが格納されたセルライブラリを備えた設計支援システムを利用して、前記回路モジュールのそれぞれに対応する、前記複数の論理セルおよび前記容量セルを配置する配置領域を設定し、該複数の論理セルおよび容量セルを該対応する配置領域内に配置する工程を含むことを特徴とする半導体集積回路の設計方法。前記複数の論理セルおよび容量セルの前記配置領域内への配置を、該複数の論理セルのうちの相互間のタイミング制約が厳しい論理セルを互いに近接して配置するとともに、他の論理セルおよび容量セルを均等に配置することを特徴とする請求項1記載の半導体集積回路の設計方法。前記複数の回路モジュールのそれぞれについて、前記複数の論理セルの動作に必要な前記容量セルの容量値を算出し、該算出した容量値に応じて、前記追加する容量セルの種類もしくは個数を決定することを特徴とする請求項1または2記載の半導体集積回路の設計方法。本発明の目的は、設計フローの負荷を増大させることなく、それぞれの回路モジュールに必要十分な容量セルを、それぞれの回路モジュールに近接配置することができる半導体集積回路の設計方法を提供することにある。上記目的を達成するために、本発明は、それぞれが複数の論理セルを含む複数の回路モジュールからなる半導体集積回路の設計方法であって、前記複数の回路モジュールのそれぞれの、前記複数の論理セルおよび該複数の論理セルの端子間の接続の情報を記述するネットリストに、該複数の論理セルに電源を供給する電源配線間に接続されるセルであり、該複数の論理セルのいずれとも独立で、かつ、該複数の論理セルの端子と接続される端子を持たない容量セルの記述を追加し、前記複数の論理セルおよび複数の前記容量セルのレイアウトデータが格納されたセルライブラリを備えた設計支援システムを利用して、前記回路モジュールのそれぞれに対応する、前記複数の論理セルおよび前記容量セルを配置する配置領域を設定し、該複数の論理セルおよび容量セルを該対応する配置領域内に配置する工程を含むことを特徴とする半導体集積回路の設計方法を提供するものである。ここで、前記複数の論理セルおよび容量セルの前記配置領域内への配置を、該複数の論理セルのうちの相互間のタイミング制約が厳しい論理セルを互いに近接して配置するとともに、他の論理セルおよび容量セルを均等に配置することが好ましい。また、前記複数の回路モジュールのそれぞれについて、前記複数の論理セルの動作に必要な前記容量セルの容量値を算出し、該算出した容量値に応じて、前記追加する容量セルの種類もしくは個数を決定することが好ましい。本発明によれば、それぞれの回路モジュールで必要とされるデカップリング容量相当分の容量セルをネットリストに記述し、論理セルと同時に容量セルを回路モジュールの配置領域内に配置することによって、設計データの増大を抑制することができる。そして、設計フローの負荷を増大させることなく、それぞれの回路モジュールに必要十分な容量値の容量セルを、それぞれの回路モジュール内の適切な位置に配置することができる。また、本発明によれば、容量セルが回路モジュールの配置領域内に配置されるため、その回路モジュールで発生する電源ノイズの低減効果を高めることができる。また、デカップリング容量をネットリストの記述で調整できるため、デカップリング容量の過不足をなくして必要十分な容量セルを配置することができ、無駄なリーク電流の増大を防ぐことも可能になる。以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路の設計方法を詳細に説明する。本発明は、それぞれが複数の論理セルを含む複数の回路モジュールからなる半導体集積回路の設計方法であって、EDAツールのように、複数の論理セルおよび複数の容量セルのレイアウトデータが格納されたセルライブラリを備え、このセルライブラリに格納された論理セルおよび容量セルを用いて、ネットリストに対応する半導体集積回路の設計を行うことを支援する設計支援システムを利用して実現される。本発明では、チップ内のそれぞれの回路モジュールの配置領域に必要十分な容量値の容量セルの情報をネットリストに追加することにより、論理セルと同時に所望のデカップリング容量相当分の容量値の容量セルをそれぞれの回路モジュールの配置領域内に配置する。このように、チップ内のそれぞれの回路モジュールの配置領域に必要十分なデカップリング容量を配置することによって、電源ノイズの低減効果を高めることができる。ここで、ネットリストは、チップ内のそれぞれの回路モジュールに含まれる複数の論理セルおよびこれら複数の論理セルの端子間の接続の情報を記述したデータである。電子回路の分野では、各論理セルの端子間を結んだ信号線や端子間のつながりを指してネット、ネットリスト、ネットデータなどと呼んでいる。設計支援システムでは、ネットリストを使って効率的に電子回路データのやり取りが行われている。なお、半導体集積回路の設計で使用するネットリストは1つに限定されるわけではなく、複数のネットリストを使用して半導体集積回路の設計が行われる場合もある。また、容量セルは、複数の論理セルに電源を供給する電源配線間に接続されるセルであり、複数の論理セルのいずれとも独立で、かつ、複数の論理セルの端子と接続される端子を持たないセルである。従来、半導体集積回路の設計において、容量セルように、信号の入力ピン、出力ピンの定義や、それに伴う論理ファンクションを持たないセルは、フィジカルセルと呼ばれ、ネットリストの中に反映されることはなかった。従来技術2の容量セルを付加した論理セルは、ネットリスト中に論理セルの情報しか入っておらず、付加する容量セル自身の情報はない。つまり、従来技術2では、論理セルを配置した時に初めて容量セルが付加される形となる。これに対し、本発明では、前述のように、フィジカルセルである容量セルの記述をネットリストに追加することにより、論理セルと同時に容量セルを回路モジュールの配置領域に配置する。論理セルと同時に容量セルを配置することによって、論理セルが密集し、従来技術1では容量セルを配置することが難しかった回路モジュールの配置領域にも、容量セルを配置することが可能になる。また、ネットリストを使って容量セルを配置することは、従来技術2に比べて、設計データの増大を抑制することができ、設計フローの負荷が増大しないという利点がある。それに加え、デカップリング容量をネットリストの記述で調整できるため、従来技術2のようなデカップリング容量の過不足をなくし、必要十分な容量セルを配置できる。このため、無駄なリーク電流の増大を防ぐことも可能になる。以下、図1に示すフローチャートを参照し、本発明に係る半導体集積回路のレイアウト工程における容量セルの配置手順を説明する。ステップS401からS403は、以下に概略を説明するが、従来技術1のステップS101~S103と同様の工程である。まず、ステップS401において、ネットリストに基づき、半導体集積回路のI/Oフレームの生成、それぞれの回路モジュールに対応する配置領域の決定、ならびに、電源配線が生成されるフロアプランが実行される。これにより、図2に示すように、回路モジュールA,B,C,...は、チップ10のI/Oフレーム12によって囲まれたコア領域14内に設定された、それぞれの配置領域に配置される。続いて、ステップS402において、回路情報に基づき、必要なデカップリング容量の容量値、つまり、追加すべき容量セルの容量値が算出される。このとき、ネットリストを用いて回路シミュレーションを行うことにより、高速に動作する回路モジュールやタイミング制約が厳しい回路を検出し、それぞれの回路モジュールで必要となる容量セルの容量値を算出する。続いて、ステップS403において、電源配線の下に容量セルが配置される。電源配線下には、ステップS402で算出された全容量値分の容量セルではなく、ある一定容量値の容量セルのみが配置される。続いて、ステップS404において、各回路モジュールに必要とされるデカップリング容量相当分の容量セルの記述が、複数の回路モジュールのそれぞれのネットリストに追加される。ステップS404でネットリストに追加される容量セルの容量値は、ステップS402で算出された容量セルの容量値から、ステップS403で電源配線下に配置された容量セルの容量値を減算した値とする。ここで、容量セルの記述をネットリストに追加する場合、ステップS402で算出した容量値に応じて、追加する容量セルの種類例えば、容量値1nF,2nF,3nF,...の容量セルもしくは個数例えば、容量値1nFの容量セルを2個を決定する。容量値の大きい容量セルを少数配置するよりも、容量値の小さい容量セルを多数配置する方が、回路モジュールの配置領域内に容量セルを分散配置できるため望ましい。続いて、ステップS405において、ネットリストに基づいて、それぞれの回路モジュールの配置領域内に、論理セルと同時に容量セルが配置される。この場合、図3に示すように、まず、初期配置として、全ての論理セルおよび容量セルが、タイミング制約や接続情報に係わらず回路モジュールの配置領域内に均等に配置される。その後、図4に示すように、配置調整後の配置として、タイミング制約が厳しい回路を構成する論理セル群が近距離に配置近接配置されるように、それぞれの論理セルおよび容量セルの位置が移動される。これにより、複数の論理セルのうちの相互間のタイミング制約が厳しい論理セルは互いに近接配置され、他の論理セルおよび容量セルは均等に配置される。配置後の回路のタイミング調整は、従来技術1の場合と同様に実施される。最後に、ステップS406において、ネットリストに基づいて配置された論理セル間の配線が行われ、レイアウト作業は終了する。次に、図5を参照して、ネットリストの記述例を説明する。図5は、Aという回路モジュールを記述したネットリストの例である。回路モジュールAの記述は、符号501で示すワードmoduleで開始され、符号507で示すワードendmoduleで終了する。符号502で示すAは、このネットリストに記述された回路モジュールAの名前回路モジュール名である。回路モジュール名Aは、ワードmoduleに続いて記述される。符号503で示すIN0~IN2およびOUT0~OUT2は、回路モジュールAの端子名であり、この回路モジュールの端子名を使用して、回路モジュール同士の接続が記述される。符号504で示すinputおよびoutputは、回路モジュールの端子の属性入力、出力などを定義する。ワードinputによりIN0~IN2が入力端子、ワードoutputによりOUT0~OUT2が出力端子であることが定義されている。符号505で示すINVX0inBUFX1inNAND2X2in1in2は、回路モジュールAに含まれる論理セル標準セルおよびその接続情報を定義する。INVX0は、セル名がX0のインバータ、BUFX1は、セル名がX1のバッファ、NAND2X2は、セル名がX2の2入力NAND回路である。各論理セルの端子の接続情報は、符号506で示す部分に記述されている。outは、論理セルの出力端子、inは、論理セルの入力端子の接続情報を表す。例えば、INVX0inは、セル名X0のインバータの入力端子が回路モジュールAの入力端子IN0に接続され、出力端子が回路モジュールAの出力端子OUT0に接続されることが定義されている。その他も同様である。次に、容量セルの情報が追加されたネットリストについて説明する。図6は、図5に示すネットリストで記述された回路モジュールAに容量セルが付加されたネットリストである。図5のネットリストと図6のネットリストとの違いは、符号601で示す部分だけであるから、以下、この部分について説明する。符号601は、容量セルの記述である。DCAP1NFXAおよびDCAP1NFXBは、それぞれ、セル名がXAおよびXBの容量値1nFのデカップリング容量を表す。この例では、回路モジュールAは、容量値1nFのデカップリング容量を2個含む。容量セルは論理を持たないセルであるため、接続情報は記述されていない。従って、容量セルの記述は、回路モジュールAの端子名や、構成する論理セルの接続情報にも影響しない。ここで、回路モジュールAのネットリストに付加された容量セルが、回路モジュールAの実際のレイアウトで、各配置領域内のどの位置に配置されるのかは、設計支援システムの配置アルゴリズム次第である。しかしながら、例えば、タイミング制約が厳しい複数の回路を含む1つの回路モジュールにおいて、タイミング制約が厳しい回路のそれぞれを構成するセルをまとめて異なる回路サブモジュールとし、複数の回路サブモジュールを含む回路モジュールのように、ネットリストを階層的に作成することがある。この場合には、各回路サブモジュールに容量セルを追加することにより、それぞれの回路サブモジュールの配置領域内において論理セルと容量セルとを近接配置することができる。また、例えば、ネットリストとは別に、あるいは、ネットリストの一部として、配置指示ファイルを利用して、回路モジュールの配置領域内における容量セルの位置を指示することも可能である。配置指示ファイルは、例えば、セル名を指定することにより、回路モジュール内の特定の回路、例えば、タイミング制約が厳しい回路の近傍に容量セルを配置するように指示するファイルである。これにより、タイミング制約が厳しい回路に容量セルを近接配置することができる。また、図6の例は、回路モジュールAに容量セルが2個追加されたものとなっているが、所望の種類および個数の容量セルを任意に記述することができる。なお、ネットリストの記述には様々な形式があり、図5および図6の記述形式には限定されない。本発明では、必要とされるデカップリング容量相当分の容量セルをネットリストに記述して配置するため、従来技術1のステップS107および従来技術2のステップS208のように、配線後に不足相当分の容量セルを追加する必要がない。本発明の場合、図4に示すように、回路モジュールの配置領域内で論理セル群が密集する場合であっても、その密集した論理セル群の周囲に容量セルが配置される。そのため、その回路モジュールで発生する電源ノイズの低減効果を高めることができる。これに対し、従来技術1では、論理セルが密集する回路モジュールの配置領域内に容量セルを配置できない場合があった。回路モジュールの配置領域内は、論理セルのみを配置した状態でタイミング調整のための論理セルの位置の移動が行われるため、各回路モジュールの配置領域内の論理セルが密集する部分には、容量セルを追加する領域が存在しないことが多い。さらに、半導体集積回路全体のタイミング調整のために、各回路モジュールの配置領域の縮小や移動が行われる場合もある。この場合には、各回路モジュールの配置領域の外周部分にも容量セルを追加する領域が無く、チップの外周部にしか容量セルを追加する領域がなくなる。この場合、その回路モジュールで発生する電源ノイズを低減することが難しいという問題があった。また、従来技術2のように、容量セルが付加された論理セルの生成や、設計データの増大に伴う設計支援システムの処理時間の増大が、本発明の方法では発生しない。また、従来技術2のように、容量セルが付加された論理セルを生成すると、論理セル自体のサイズが大きくなるため、タイミング制約が厳しい回路を構成する論理セルを近接配置することができず、タイミング制約を満たすことが難しくなる。これに対し、本発明では、論理セルと容量セルとが別々に配置されるため、タイミング制約が厳しい回路を構成する論理セルを近接配置することができる。以上のように、本発明によれば、論理セルの配置の疎密に関わらず、回路モジュール内に容量セルを配置し、各回路モジュールに必要十分な容量値の容量セルを、設計フローの負荷を増大させることなく、回路モジュール内の適切な位置に配置することができる。本発明は、基本的に以上のようなものである。以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。"