1以上のビット線と2以上のワード線と2以上のメモリブロックを有し、前記メモリブロックは、2以上のメモリセルと、サブビット線と書き込みスイッチとを有し、前記書き込みスイッチは前記ビット線および前記サブビット線に接続し、前記メモリセルは1以上のトランジスタと1以上の容量素子を有し、前記容量素子の一つは、その電極の一つが前記サブビット線と接続し、前記メモリセルのトランジスタの一つは、そのドレインが前記容量素子の電極の他に接続し、前記サブビット線は読み出しスイッチあるいは増幅回路のいずれかに接続し、前記読み出しスイッチあるいは前記増幅回路の他方は前記ビット線の一に接続し、前記読み出しスイッチは前記増幅回路と接続することを特徴とする半導体メモリ装置。請求項1において、前記メモリブロックの前記書き込みトランジスタと前記メモリセルの一のトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1および2のいずれか一において、前記メモリブロックの前記書き込みトランジスタに用いられる半導体と前記メモリセルの一のトランジスタに用いられる半導体は異なる種類であることを特徴とする半導体メモリ装置。請求項1乃至3のいずれか一において、前記メモリブロックにおいて、メモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1乃至4のいずれか一において、前記増幅回路はインバータを有することを特徴とする半導体メモリ装置。請求項1乃至5のいずれか一において、前記増幅回路はフリップフロップ回路であることを特徴とする半導体メモリ装置。請求項1乃至6のいずれか一において、前記ビット線は前記サブビット線の上に形成されていることを特徴とする半導体メモリ装置。請求項1乃至7のいずれか一の半導体メモリ装置において、前記ビット線の電位を書き込むべき1ビットデータに応じたものとし、前記ビット線に接続する前記書き込みスイッチの1つと、前記書き込みスイッチが接続する前記サブビット線と接続する前記メモリセルのトランジスタの一つをオンとする半導体メモリ装置の駆動方法。請求項1乃至7のいずれか一の半導体メモリ装置において、前記サブビット線を特定の電位のフローティング状態とした状態で、前記サブビット線に接続するメモリセルのトランジスタの一つをオンとすることによって生じる前記サブビット線の電位の変動を増幅あるいは移転し、前記ビット線の一に出力する半導体メモリ装置の駆動方法。本発明の一態様は、容量素子の容量を従来のDRAMに用いられている値以下、具体的には1fF以下、好ましくは0.1fF以下としても十分に機能する集積度の高い半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、容量素子の容量を用いられているトランジスタのゲート容量の10倍以下、好ましくは2倍以下としても十分に機能する半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、集積度の高い半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。本発明の一態様は、1以上のビット線と2以上のワード線と2以上のメモリブロックを有する半導体メモリ装置であって、各メモリブロックは、2以上のメモリセルと、サブビット線と書き込みスイッチとを有する。書き込みスイッチはビット線およびサブビット線に接続する。各メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の一つは、その電極の一つがサブビット線と接続する。また、メモリセルのトランジスタの一つは、そのドレインが容量素子の電極の他に接続する。また、サブビット線は読み出しスイッチあるいは増幅回路のいずれかに接続し、読み出しスイッチあるいは増幅回路の他方はいずれかのビット線に接続する。読み出しスイッチと増幅回路は接続する。上記において、書き込みスイッチあるいは読み出しスイッチとしては、1以上のトランジスタを用いて構成できる。最も簡単には1つのNチャネル型トランジスタあるいはPチャネル型トランジスタを用いて構成できる。また、導電型の異なる2つ以上のトランジスタを並列に接続した、トランスファーゲートでもよい。また、1つのメモリブロックの書き込みスイッチに含まれるトランジスタとメモリセルの一のトランジスタの一は異なる層に設けられていてもよい。また、1つのメモリブロックの書き込みスイッチに含まれるトランジスタの半導体とメモリセルの一のトランジスタの一に含まれる半導体は異なる種類でもよい。さらに、1つのメモリブロックのメモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていてもよい。また、1つのメモリブロックは4乃至64のメモリセルを有してもよい。さらに、メモリセルの容量素子が必要とする深さあるいは高さは1μm以下、好ましくは0.3μm以下としてもよい。特に容量素子に必要な高さを0.3μm以下とすることにより、BOCBitlinesOverCapacitors構造とすることができる。増幅回路としては、さまざまな回路を用いることができる。例えば、Nチャネル型トランジスタ、Pチャネル型トランジスタ、相補型インバータ、抵抗負荷型インバータ、フリップフロップ回路等のいずれか1つ以上あるいはそれらの組み合わせを用いることができる。例えば、増幅回路は1乃至6のトランジスタを有する回路でもよい。また、増幅回路は1つのNチャネル型トランジスタあるいは1つのPチャネル型トランジスタでもよい。また、増幅回路には2つ以上のサブビット線が接続してもよいし、2つ以上の読み出しスイッチが接続してもよい。増幅回路はメモリセルのトランジスタと異なる層に形成されることが好ましく、単結晶半導体を用いるとよい。増幅回路ではトランジスタのしきい値のばらつきを十分に抑制することが必要であるので、そのチャネル面積をメモリセルのトランジスタの4倍以上、好ましくは16倍以上とするとよい。また、増幅回路の占有する部分のワード線方向の長さは、ビット線の幅の3倍以上、好ましくは5倍以上とするとよい。同様に増幅回路の占有する部分のビット線方向の長さは、ワード線の幅の3倍以上、好ましくは5倍以上とするとよい。このように増幅回路は大きな面積を占有するが、メモリセルが異なる層に設けられていることすなわち、立体的に配置されていることにより、実際に半導体メモリ装置が必要とする面積を低減できる。増幅回路に用いるトランジスタのチャネル面積を十分に大きくすることにより、不純物濃度の統計的ゆらぎに起因するトランジスタのしきい値のばらつきを低減させることができる。また、本発明の一態様は、上記の構成の半導体メモリ装置において、ビット線の電位を書き込むべき1ビットデータに応じたものとし、ビット線に接続する書き込みスイッチの1つと、書き込みスイッチが接続するサブビット線と接続するメモリセルのトランジスタの一つをオンとすることにより、1ビットデータを書き込む半導体メモリ装置の駆動方法である。また、本発明の一態様は、上記の構成の半導体メモリ装置において、サブビット線を特定の電位のフローティング状態とした状態で、サブビット線に接続するメモリセルのトランジスタの一つをオンとすることによって生じるサブビット線の電位の変動を増幅あるいは移転し、いずれかのビット線に出力することにより、1ビットデータを読み出す半導体メモリ装置の駆動方法である。上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。上記の構成では、サブビット線は、容量配線容量素子のトランジスタとは反対側の電極を用いることができるので、特許文献1のようにサブビット線として別の配線を設ける必要がない。そのため集積度を上げること、生産工程を減らすこと、あるいは、歩留まりを上げることが可能となる。加えて、メモリセルの面積を6F2FはFeaturedSizeとできる。従来、スタック型容量素子を採用したDRAMにおいても、2つのメモリセルのビット線コンタクトを共有することによりメモリセルの面積を6F2に近づけることができたが、その際には、容量素子を避けるように、ビット線を配置する必要があるため、実際のメモリセルの面積は6F2よりも大きくなる。一方、BOC構造ではメモリセルの面積を6F2とできることが知られていたが、容量素子の高さが1μmを超える場合には採用できなかった。本発明の一態様では容量素子の容量を1fF以下、好ましくは0.1fF以下とすることができ、従来のDRAMのようなアスペクト比の大きな容量素子が不要となる。その結果、BOC構造を採用でき、そのため集積度を上げること、生産工程を減らすこと、あるいは、歩留まりを上げることが可能となる。なお、メモリセルのトランジスタを立体的に形成することによりメモリセルの面積を4F2とすることもできる。なお、上述のように、従来のDRAMでは、アスペクト比の大きな構造物の作製が困難であることも問題であったが、それらを用いて多層構造のメモリ装置を作製して、記憶密度を向上させることはさらに困難であった。この点で、そのような構造物を必要としない本発明の一態様を用いれば、メモリセルの上にメモリセルを重ねるという多層化技術も可能である。なお、BOC構造以外にも、メモリセルのトランジスタの下基板側にビット線を、上にサブビット線を配置してもよいし、その逆に、メモリセルのトランジスタの上にビット線を、下にサブビット線を配置してもよい。いずれの場合でも、ビット線に重ねてサブビット線を配置するので、集積度が向上する。ところで、特許文献1記載の半導体メモリ装置では、サブビット線にメモリセルのトランジスタが接続しているため、メモリセルの容量素子の容量が、メモリセルのトランジスタのゲート容量の10倍以下となると、メモリセルのトランジスタのゲート容量を介してワード線の電位がサブビット線に影響を及ぼす。この影響を避けるためには、増幅回路の接続するもう一方のサブビット線にダミーセルを設け、メモリセルの読み出しの際には、ダミーセルも読み出しをおこなうようにして、ワード線による影響を打ち消すような操作が必要であった。もちろん、ダミーセルを各メモリブロックに設けるとその分、集積度が低下する。加えて、容量素子の容量がゲート容量の2倍以下となると、そのような処置を施しても、ワード線の影響を十分に遮断することは困難であった。これに対し、本発明の一態様においては、メモリセルの容量素子がサブビット線に接続する構造であるため、原理的には、メモリセルを選択する際のワード線の電位がサブビット線に影響しない。このため、容量素子の容量を十分に小さくして、ゲート容量の10倍以下、あるいは2倍以下としてもよい。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更してもよい。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。実施の形態1図1に本実施の形態の半導体メモリ装置を示す。図1には、メモリブロックMB_n_m、メモリブロックMB_n_m1、メモリブロックMB_n1_m、メモリブロックMB_n1_m1とそれらの接続するビット線BL_m、ビット線BL_m1、書き込み選択線WSL_n、書き込み選択線WSL_n1、ワード線WL_n_1乃至ワード線WL_n_4、ワード線WL_n1_1乃至ワード線WL_n1_4が示されている。また、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1、読み出しトランジスタRTr_n1_m、読み出しトランジスタRTr_n1_m1、増幅回路AMP_n_m、増幅回路AMP_n_m1、増幅回路AMP_n1_m、増幅回路AMP_n1_m1が示されている。さらに、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1、読み出しトランジスタRTr_n1_m、読み出しトランジスタRTr_n1_m1は、読み出し選択線RSL_n、読み出し選択線RSL_n1により制御される。メモリブロックMBの例を図6に示す。図6ではメモリブロックMB_n_mはメモリセルMC_n_m_1、メモリセルMC_n_m_2、メモリセルMC_n_m_3、メモリセルMC_n_m_4という4つのメモリセルMCを有するが、もちろん、メモリセルMCの数は3以下でも、5以上でもよい。各メモリセルは、1つのトランジスタと1つの容量素子を有し、トランジスタのゲートはワード線WLに接続し、ドレインは一定の電位を与えるノードに接続し、ソースは容量素子の電極の一方に接続する。そして、容量素子の電極の他方は、サブビット線SBL_n_mに接続する。メモリセルのトランジスタのドレインに接続する配線はワード線と平行に設けるとよい。メモリブロックMB_n_mには、書き込みトランジスタWTr_n_mがあり、そのゲートは書き込み選択線WSL_nに接続し、そのソースはサブビット線SBL_n_mに、ドレインはビット線BL_mに接続する。なお、サブビット線SBL_n_mには、寄生容量を含む容量CSが存在する。容量CSはメモリセルの容量素子の容量の10倍以下であることが好ましい。容量CSには、サブビット線SBL_n_mが接続する増幅回路AMP_n_mを構成するトランジスタのゲート容量も含まれる。増幅回路AMP_n_mを構成するトランジスタのゲート容量はゲートの電位により変動するが、最大の容量が、サブビット線SBL_n_mの容量CSの半分以下であることが好ましい。図1に示すようにサブビット線SBL_n_mの電位は増幅回路AMP_n_mに入力され、増幅回路AMP_n_mの出力は、読み出しトランジスタRTr_n_mを経て、ビット線BL_mに接続する。読み出しトランジスタRTr_n_mは読み出し選択線RSL_nでオンオフが制御される。増幅回路AMPは、1つのNチャネル型トランジスタ、1つのPチャネル型トランジスタ、相補型インバータ、抵抗負荷型インバータ、フリップフロップ回路等を用いることができる。例えば、図7Aに示すように増幅回路AMPとして、インバータINV_n_mを用いてもよい。また、図7Bに示すように増幅回路AMPとして、1つのNチャネル型トランジスタNMOS_n_mを用いてもよい。同様に1つのPチャネル型トランジスタを用いることができる。なお、図7Bでは、読み出しトランジスタRTr_n_mがビット線BLに接続しているが、1つのNチャネル型トランジスタや1つのPチャネル型トランジスタを増幅回路として用いる場合には、増幅回路であるNチャネル型トランジスタやPチャネル型トランジスタがビット線BLに接続し、読み出しトランジスタRTr_n_mがビット線BLに接続しなくてもよい。また、1つのNチャネル型トランジスタや1つのPチャネル型トランジスタを増幅回路として用いる場合には、図7Cに示すように、読み出しトランジスタRTr_n_mを用いなくても動作させることができる。以下に、メモリブロックMBへのデータの書き込み方法およびメモリブロックMBからのデータの読み出し方法についていくつかの例を用いて説明する。なお、データの読み出し書き込みは以下に説明する方法以外の方法でも可能である。以下に具体的な電位等の数値を示すが、もちろん、これ以外の電位を用いることも可能である。以下の例では、サブビット線SBL_n_mの容量CSはメモリセルMCの容量素子の容量の4倍であるとする。最初に、図7Aに示される、増幅回路としてインバータを用いた場合の書き込み方法等について、図8Aおよび図8Bを用いて説明する。ここでは、メモリセルMC_n_m_2に1ビットデータを書き込む例を示す。メモリセルのトランジスタのドレインの電位を適切な電位例えば、0.5Vに保持する。そして、ビット線BL_mの電位を1ビットデータに応じた電位、すなわち、1Vあるいは0Vとする。さらに、書き込みトランジスタWTr_n_mおよびメモリセルMC_n_m_2のトランジスタをオンとし、サブビット線SBL_n_mの電位を1ビットデータに応じた電位とする図8A参照。次に、書き込みトランジスタWTr_n_mおよびメモリセルMC_n_m_2のトランジスタをオフとする。メモリセルMC_n_m_2のトランジスタをオフとしたときの、サブビット線SBL_n_mの電位とメモリセルのトランジスタのドレインの電位ここでは0.5Vの差データに応じて0.5Vあるいは-0.5Vが保持されることで、データが維持される図8A参照。この電位の差は、その後、サブビット線SBL_n_mの電位が変動しても維持される。なお、書き込みに関しては、増幅回路は関与しないので、図7Bのように増幅回路を1つのNチャネル型トランジスタとしたものでも、図7Cのように読み出しトランジスタを用いたものでも、その他の増幅回路を有するものでも同様に実施できる。次に図9Aおよび図9Bを用いて読み出しの方法について説明する。まず、ビット線BL_mの電位を0.5Vとした上で、書き込みトランジスタWTr_n_mをオンとし、サブビット線SBL_n_mの電位を0.5Vとする図9A参照。その後、書き込みトランジスタWTr_n_mをオフとし、サブビット線SBL_n_mをフローティング状態とする。このとき、メモリセルMC_n_m_2の容量素子の電極間の電位差は書き込まれているデータに応じて、0.5Vあるいは-0.5Vであるので、メモリセルMC_n_m_2のトランジスタのソースの電位は書き込まれているデータに応じて、0Vあるいは1Vとなる。次に、メモリセルMC_n_m_2のトランジスタをオンとする。メモリセルのトランジスタのドレインの電位は0.5Vに保持されているので、メモリセルMC_n_m_2のトランジスタのソースの電位が0Vであれば、メモリセルMC_n_m_2のトランジスタのソースの電位は上昇する方向となり、結果として、サブビット線SBL_n_mの電位は上昇する。逆に、メモリセルMC_n_m_2のトランジスタのソースの電位が1Vであれば、メモリセルMC_n_m_2のトランジスタのソースの電位は下降する方向となり、結果として、サブビット線SBL_n_mの電位は下降する。サブビット線SBL_n_mの容量CSを考慮すると、サブビット線SBL_n_mの電位は、書き込まれていたデータに応じて、0.6Vあるいは0.4Vとなる。このとき、インバータINV_n_mはサブビット線SBL_n_mの電位に応じた電位を出力する。ここでは、インバータINV_n_mは0.6Vの電位が入力されたときには、0.1Vの電位を出力し、0.4Vの電位が入力されたときには、0.9Vの電位を出力するとする。その後、読み出しトランジスタRTr_n_mをオンとする。その結果、ビット線BL_mの電位は、データに応じて0.1Vあるいは0.9Vとなる図9B参照。この電位と基準となる電位例えば、0.5Vとの差を増幅することで、データを読み出すことができる。以上の操作により、メモリセルMC_n_m_2に書き込まれていた1ビットデータは破壊されるので、再度、データの書き込みをおこなう必要がある。ただし、この例では、ビット線BL_mの電位は、以前に書き込まれていた電位とは逆の位相の電位であり、ここで出力されたビット線BL_mの電位をそのまま書き込むことは好ましくない。データの再書き込みについては後述する。次に、図7Bで示される、増幅回路として1つのNチャネル型トランジスタを用いた場合の読み出し方法について図10A乃至図10Cを用いて説明する。まず、ビット線BL_mの電位を0.5Vとした上で、書き込みトランジスタWTr_n_mをオンとし、サブビット線SBL_n_mの電位を0.5Vとする図10A参照。その後、書き込みトランジスタWTr_n_mをオフとし、サブビット線SBL_n_mをフローティング状態とする。また、ビット線BL_mの電位を1Vとする。次に、メモリセルMC_n_m_2のトランジスタをオンとする。メモリセルのトランジスタのドレインの電位は0.5Vに保持されているので、サブビット線SBL_n_mの電位は、書き込まれていたデータに応じて、0.6Vあるいは0.4Vとなる図10B参照。サブビット線SBL_n_mの電位に応じて、増幅回路であるNチャネル型トランジスタNMOS_n_mの抵抗状態が変化する。ここでは、Nチャネル型トランジスタNMOS_n_mのしきい値は0.5Vであり、ゲート電圧ゲートとソースの電位差が0.4Vのときのソースドレイン間の抵抗は、0.6Vのときの100倍であるものとする。また、Nチャネル型トランジスタNMOS_n_mのソースの電位は0Vであるとする。その後、読み出しトランジスタRTr_n_mをオンとする。サブビット線SBL_n_mの電位が0.6Vであった場合には、0.4Vであった場合に比較して、読み出しトランジスタRTr_n_mの抵抗が1/100であるので、ビット線BL_mの電位は急速に低下する。逆に、サブビット線SBL_n_mの電位が0.4Vであった場合には、ビット線BL_mの電位はほとんど変化しない。例えば、読み出しトランジスタRTr_n_mをオンとして、一定の時間が経過した段階で、ビット線の電位は、書き込まれていたデータに応じて、0.1Vあるいは0.99Vとなる図10C参照。このようにして、データを読み出すことができる。図7Bで示される回路ではこれ以外の方法でもデータを読み出すことができる。その読み出し方法について図11A乃至図11Cを用いて説明する。この方法では、読み出し時には、メモリセルのトランジスタのドレインの電位を書き込み時より0.5V高くして、1Vにする。まず、ビット線BL_mの電位を1Vとした上で、書き込みトランジスタWTr_n_mをオンとし、サブビット線SBL_n_mの電位を1Vとする図11A参照。その後、書き込みトランジスタWTr_n_mをオフとし、サブビット線SBL_n_mをフローティング状態とする。また、ビット線BL_mの電位を0Vとする。次に、メモリセルMC_n_m_2のトランジスタをオンとする。メモリセルMC_n_m_2のトランジスタの電位は上述の通り1Vであるので、サブビット線SBL_n_mの電位は、書き込まれていたデータに応じて、1.1Vあるいは0.9Vとなる図11B参照。その後、読み出しトランジスタRTr_n_mをオンとする。サブビット線SBL_n_mがゲートと接続するNチャネル型トランジスタNMOS_n_mのしきい値は0.5Vであり、ソースの電位は1Vであるとする。Nチャネル型トランジスタNMOS_n_mのソースの電位1Vの方がビット線BL_mの電位0Vより高いため、ビット線BL_mの電位が上昇するが、Nチャネル型トランジスタNMOS_n_mのゲートの電位からしきい値を差し引いた電位以上には上昇しない。すなわち、サブビット線SBL_n_mの電位が0.6Vであった場合には、ビット線BL_mの電位は0.6Vまで上昇するが、サブビット線SBL_n_mの電位が0.4Vであった場合には、ビット線BL_mの電位は0.4Vまでの上昇にとどまる図11C参照。この電位と基準電位0.5Vとの差を増幅して、データを読み出すことができる。なお、ここでビット線BL_mに現れる電位は書き込まれていたデータと同じ位相である。したがって、増幅した電位をそのまま、メモリセルに書き込むことができる。増幅を安定しておこなうには、読み出しトランジスタRTr_n_mをオフとした状態で増幅するとよい。最後に、図7Cで示される、増幅回路として1つのNチャネル型トランジスタを用い、かつ、読み出しトランジスタを有さない場合の読み出し方法について図12A乃至図12Cを用いて説明する。この方法でも、メモリセルのトランジスタのドレインの電位を書き込み時より0.5V高くして、1Vにする。まず、ビット線BL_mの電位を1Vとした上で、書き込みトランジスタWTr_n_mをオンとし、サブビット線SBL_n_mの電位を1Vとする図12A参照。このとき、サブビット線SBL_n_mがゲートと接続するNチャネル型トランジスタNMOS_n_mのしきい値は0.5Vであり、ソースの電位は1Vであるとする。Nチャネル型トランジスタNMOS_n_mは、ゲート、ソース、ドレインが同電位であるためオフである。その後、書き込みトランジスタWTr_n_mをオフとし、サブビット線SBL_n_mをフローティング状態とする。次に、メモリセルMC_n_m_2のトランジスタをオンとする。メモリセルMC_n_m_2のトランジスタの電位は上述の通り1Vであるので、サブビット線SBL_n_mの電位は、書き込まれていたデータに応じて、1.1Vあるいは0.9Vとなる図12B参照。このときも、Nチャネル型トランジスタNMOS_n_mは、ゲートとソース、あるいはゲートとドレインの電位差がしきい値以下であるためオフである。その後、ビット線BL_mの電位を0Vに向けて低下させる。しかしながら、ビット線BL_mの電位の低下にともなって、Nチャネル型トランジスタNMOS_n_mがオンとなることでNチャネル型トランジスタNMOS_n_mのソースからビット線BL_mに電流が流れ、ビット線BL_mの電位の低下が止まる。すなわち、サブビット線SBL_n_mの電位が0.4Vであった場合には、ビット線BL_mの電位は0.4Vまで低下するが、サブビット線SBL_n_mの電位が0.6Vであった場合には、ビット線BL_mの電位は0.6Vまでの低下にとどまる図12C参照。この電位と基準電位0.5Vとの差を増幅して、データを読み出すことができる。ここでもビット線BL_mに現れる電位は書き込まれていたデータと同じ位相である。したがって、増幅した電位をそのまま、メモリセルに書き込むことができる。なお、電位の増幅は、書き込みトランジスタWTr_n_mをオンとした状態でおこなうとよい。実施の形態2図2に本実施の形態の半導体メモリ装置を示す。図2には、メモリブロックMB_n_m、メモリブロックMB_n_m1とそれらの接続するビット線BL_m、ビット線BL_m1、書き込み選択線WSL_n、ワード線WL_n_1乃至ワード線WL_n_8が示されている。メモリブロックMBには図6で示される回路を用いることができる。また、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1、増幅回路AMP_n_m、増幅回路AMP_n_m1が示されている。読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1は、読み出し選択線RSL_nにより制御される。本実施の形態の半導体メモリ装置は、隣接する2つのメモリブロックMB_n_mとメモリブロックMB_n_m1において、1つのワード線WLには、いずれかのメモリブロックのメモリセルしか接続しないという構造を有する。そのため、例えば、データの読み出しの際に、ワード線WL_n_1を選択すると、メモリブロックMB_n_mの中の1つのメモリセルのみがアクティブとなり、1ビットデータは、ビット線BL_mにのみ出力される。ビット線BL_m1の電位はワード線WL_n_1の選択によって変動しないので、ビット線BL_mとビット線BL_m1の電位を比較することでデータを読み出せる。実施の形態3図3に本実施の形態の半導体メモリ装置を示す。図3には、メモリブロックMB_n_m、メモリブロックMB_n_m1とそれらの接続するビット線BL_m、ビット線BL_m1、書き込み選択線WSL_n、ワード線WL_n_1乃至ワード線WL_n_8が示されている。メモリブロックMBには図6で示される回路を用いることができる。また、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1、増幅回路AMP_n_m、増幅回路AMP_n_m1が示されている。読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1は、読み出し選択線RSL_nにより制御される。本実施の形態の半導体メモリ装置も実施の形態2の半導体メモリ装置と同様に、隣接する2つのメモリブロックMB_n_mとメモリブロックMB_n_m1において、1つのワード線WLには、いずれかのメモリブロックのメモリセルしか接続しないという構造を有する。また、増幅回路AMP_n_mの出力をビット線BL_m1に、増幅回路AMP_n_m1の出力をビット線BL_mに出力する構造とする。そのため、例えば、データの読み出しの際に、ワード線WL_n_1を選択すると、メモリブロックMB_n_mの中の1つのメモリセルのみがアクティブとなり、1ビットデータは、ビット線BL_m1にのみ出力される。ビット線BL_mの電位はワード線WL_n_1の選択によって変動しないので、ビット線BL_mとビット線BL_m1の電位を比較することでデータを読み出せる。例えば、増幅回路AMPとしてインバータや、1つのNチャネル型トランジスタあるいはPチャネル型トランジスタを用いた場合図10、図11参照のように、出力が入力と逆の位相となる場合に、本実施の形態の回路では、ビット線BL_mとビット線BL_m1に出力される電位の相対関係が、書き込まれていたデータと同じとなる。以下、具体的に説明する。メモリブロックMB_n_mに書き込まれていたデータを読み出す際、サブビット線SBL_n_mの電位が0.6Vであったとすると、増幅回路AMP_n_mとしてインバータを用いた場合には、その出力は0.1Vとなる。一方、メモリブロックMB_n_mのメモリセルの1つに書き込まれていたデータを読み出す際には、サブビット線SBL_n_mを0.5Vにプリチャージするが、その操作においては、同様にメモリブロックMB_n_m1の書き込みトランジスタWTr_n_m1もオンとなるので、その際、ビット線BL_m1の電位を0.5Vとすれば、サブビット線SBL_n_m1も0.5Vにプリチャージされる。増幅回路AMPとして用いるインバータの入力の電位が0.5Vのときに出力の電位が0.5Vであるとすれば、増幅回路AMP_n_m1の出力は0.5Vである。読み出しトランジスタRTr_n_mをオンとすれば、増幅回路AMP_n_mおよび増幅回路AMP_n_m1の出力が、それぞれ、ビット線BL_m1およびビット線BL_mに出力され、それらの電位は、ぞれぞれ、0.5V、0.1Vとなる。この電位差を増幅すれば、ビット線BL_m1の電位およびビット線BL_mの電位を、ぞれぞれ、1V、0Vとすることができる。すなわち、書き込まれていたデータのものと同じ位相の電位がビット線BL_mに現れる。このまま書き込みトランジスタWTr_n_mをオンとすれば、メモリブロックMB_n_mのメモリセルの1つデータを読み出したメモリセルのデータを回復することができる。実施の形態4図4に本実施の形態の半導体メモリ装置を示す。図4には、メモリブロックMB_n_m、メモリブロックMB_n_m1、メモリブロックMB_n1_m、メモリブロックMB_n1_m1とそれらの接続するビット線BL_m、ビット線BL_m1、書き込み選択線WSL_n、書き込み選択線WSL_n1、ワード線WL_n_1乃至ワード線WL_n_4、ワード線WL_n1_1乃至ワード線WL_n1_4が示されている。メモリブロックMBには図6で示される回路を用いることができる。また、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1、読み出しトランジスタRTr_n1_m、読み出しトランジスタRTr_n1_m1、増幅回路AMP_n/n1_m、増幅回路AMP_n/n1_m1が示されている。なお、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1、読み出しトランジスタRTr_n1_m、読み出しトランジスタRTr_n1_m1は増幅回路の種類によっては設けなくてもよい。増幅回路AMP_n/n1_mには、メモリブロックMB_n_mとメモリブロックMB_n1_mからの信号が入力され、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1を介して、ビット線BL_mに出力され、増幅回路AMP_n/n1_m1には、メモリブロックMB_n_m1とメモリブロックMB_n1_m1からの信号が入力され、読み出しトランジスタRTr_n_m1、読み出しトランジスタRTr_n1_m1を介して、ビット線BL_m1に出力される。増幅回路AMPとしては2つの入力端子を有するものが好ましく、フリップフロップ回路、差動アンプ等を用いることができる。例えば、増幅回路AMPとしてフリップフロップ回路を用いた場合には、読み出したデータと同じ位相の電位がサブビット線SBLに現れるので、データの回復に使用できる。増幅回路AMPとしてフリップフロップ回路を用いた場合のデータの読み出しは以下のようにおこなうことができる。まず、ビット線BL_mおよびビット線BL_m1の電位を0.5Vとする。さらに、書き込み選択線WSL_nおよび書き込み選択線WSL_n1の電位を操作して、メモリブロックMB_n_m、メモリブロックMB_n_m1、メモリブロックMB_n1_m、メモリブロックMB_n1_m1の書き込みトランジスタWTr_n_m、書き込みトランジスタWTr_n_m1、書き込みトランジスタWTr_n1_m、書き込みトランジスタWTr_n1_m1をオンとする。この結果、それらのサブビット線の電位を0.5Vにプリチャージする。その後、書き込みトランジスタWTr_n_m、書き込みトランジスタWTr_n_m1、書き込みトランジスタWTr_n1_m、書き込みトランジスタWTr_n1_m1をオフとする。そして、例えば、ワード線WL_n_1を選択すると、メモリブロックMB_n_mの中の1つのメモリセルおよびメモリブロックMB_n_m1の中の1つのメモリセルがアクティブとなり、メモリブロックMB_n_mのサブビット線SBL_n_mおよびメモリブロックMB_n_m1のサブビット線SBL_n_m1の電位がデータに応じた値となる。ここでは、サブビット線SBL_n_mの電位が0.6V、サブビット線SBL_n_m1の電位が0.4Vになったとする。一方、メモリブロックMB_n1_mのサブビット線SBL_n1_mおよびメモリブロックMB_n1_m1のサブビット線SBL_n1_m1の電位は0.5Vのままである。その後、フリップフロップ回路からなる増幅回路AMP_n/n1_mと増幅回路AMP_n/n1_m1をアクティブとすることで、サブビット線SBL_n_mの電位とサブビット線SBL_n1_mの電位の差、およびサブビット線SBL_n_m1の電位とサブビット線SBL_n1_m1の電位の差を増幅する。増幅回路AMP_n/n1_mおよび増幅回路AMP_n/n1_m1はフリップフロップ回路であるので、そのままサブビット線の電位が増幅される。すなわち、サブビット線SBL_n_mの電位は1V、サブビット線SBL_n_m1の電位は0V、サブビット線SBL_n1_mの電位は0V、サブビット線SBL_n1_m1の電位は1Vとなる。データを読み出したメモリセルのトランジスタはオンであるので、この電位が充電される。充電される電位は読み出されたデータと同じ位相であるので、データが回復できる。以上の読み出し方法においては、増幅回路AMP_n/n1_mおよび増幅回路AMP_n/n1_m1としてフリップフロップ回路を使用する場合には、書き込みトランジスタWTrはサブビット線SBLをプリチャージすることにのみ使用され、また、読み出しトランジスタRTrは設ける必要がない。なお、通常のフリップフロップ回路では2つのインバータを組み合わせて使用するが、本実施の形態では2つのメモリブロックで1つのフリップフロップ回路を使用するため、メモリブロック1つあたりのインバータの数は1つである。これは例えば、実施の形態1で増幅回路AMPとして1つのインバータを用いる場合と同じであるため、本実施の形態において集積度が低下する要因とはならない。実施の形態5図5に本実施の形態の半導体メモリ装置を示す。図5には、メモリブロックMB_n_m、メモリブロックMB_n_m1とそれらの接続するビット線BL_m、ビット線BL_m1、書き込み選択線WSL_n、ワード線WL_n_1乃至ワード線WL_n_8が示されている。メモリブロックMBには図6で示される回路を用いることができる。また、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1、増幅回路AMP_n_m/m1が示されている。読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1は、読み出し選択線RSL_nにより制御される。なお、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1は増幅回路の種類によっては設けなくてもよい。増幅回路AMP_n_m/m1には、メモリブロックMB_n_mとメモリブロックMB_n_m1からの信号が入力され、ビット線BL_mおよびビット線BL_m1に、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1を介して出力される。増幅回路AMPとしては2つの入力端子を有するものが好ましく、フリップフロップ回路、差動アンプ等を用いることができる。例えば、増幅回路AMPとしてフリップフロップ回路を用いた場合には、読み出したデータと同じ位相の電位がサブビット線SBLに現れるので、データの回復に使用できる。実施の形態2で説明したように、データの読み出しの際に、ワード線WL_n_1を選択すると、メモリブロックMB_n_mの中の1つのメモリセルのみがアクティブとなり、サブビット線SBL_n_mの電位がデータに応じて変動する。一方、サブビット線SBL_n_mの電位は変動しないので、サブビット線SBL_n_mの電位とサブビット線SBL_n_mの電位を増幅することでデータを読み出せる。実施の形態4で説明したように、増幅回路AMPとしてフリップフロップ回路を用いた場合には、読み出しトランジスタRTr_n_m、読み出しトランジスタRTr_n_m1を設けなくてもよい。実施の形態6図13、図14A乃至図14Cおよび図15を用いて本実施の形態を説明する。本実施の形態は、図4に示される半導体メモリ装置の一例であり、増幅回路AMPとして、2つのインバータと回路構成を変更するための2つのスイッチを用いるものである。本実施の形態の増幅回路は、2つのインバータと2つのスイッチを用いるが、2つのメモリブロックで1つの増幅回路を使用するので、実質的には、1つのメモリブロックあたりの1つのインバータと1つのスイッチで構成される。図13に示されるように、メモリブロックMB_n_mとメモリブロックMB_n1_mの間、およびメモリブロックMB_n_m1とメモリブロックMB_n1_m1の間に、それぞれ2つのインバータINVのループが形成され、このループの2箇所にはスイッチとして選択トランジスタSTrが設けられている。図では、1つの選択トランジスタSTrから形成されているスイッチを示すが、複数のトランジスタより形成されているスイッチを用いてもよい。この2つのインバータINVと2つの選択トランジスタSTrによって形成されている回路が図4の増幅回路AMPに相当する。例えば、メモリブロックMB_n_mとメモリブロックMB_n1_mの間に形成されている、インバータINV_n_m、インバータINV_n1_m、選択トランジスタSTr_n_m、選択トランジスタSTr_n1_mよりなる回路を例に取ると、インバータINV_n_mの入力はサブビット線SBL_n_mに接続し、インバータINV_n1_mの入力はサブビット線SBL_n1_mに接続する。また、インバータINV_n_mの出力は読み出しトランジスタRTr_n1_mを介して、また、インバータINV_n1_mの出力は読み出しトランジスタRTr_n_mを介して、共にビット線BL_mに接続する。さらに、インバータINV_n_mの出力とインバータINV_n1_mの入力の間には選択トランジスタSTr_n1_mが設けられ、インバータINV_n1_mの出力とインバータINV_n_mの入力の間には選択トランジスタSTr_n_mが設けられる。選択トランジスタSTr_n_mと選択トランジスタSTr_n1_mは、それぞれインバータ選択線ISL_nとインバータ選択線ISL_n1で制御される。このような回路構成では、選択トランジスタSTr_n_mと選択トランジスタSTr_n1_mのいずれか一方のみをオンとすることで、異なった回路構成とすることができる。特に、データ読み出し時には、書き込みトランジスタWTrはオフとなっているので、例えば、選択トランジスタSTr_n1_mのみをオンとすると、サブビット線SBL_n_m=>インバータINV_n_m=>選択トランジスタSTr_n1_m=>インバータINV_n1_m=>読み出しトランジスタRTr_n_m=>ビット線BL_mというルート第1のルートが完成する。また、選択トランジスタSTr_n_mのみをオンとすると、サブビット線SBL_n1_m=>インバータINV_n1_m=>選択トランジスタSTr_n_m=>インバータINV_n_m=>読み出しトランジスタRTr_n1_m=>ビット線BL_mというルート第2のルートが完成する。いずれのルートもインバータが2つあるので、入力電位と同じ位相の電位が出力される。このような増幅回路では、増幅された電位はより容量の大きなビット線に出力されるので、フリップフロップ回路よりノイズによる誤動作の確率が小さい。したがって、サブビット線の容量が10fF以下の場合のようにノイズの影響が大きな場合でも読み出しのエラーを減らせる。また、インバータを2段直列して増幅するため、インバータを1つだけ使う場合よりも電流駆動能力が高く、より短時間でビット線の電位を所定の値とすることができ、読み出しに要する時間を短縮できる。もちろん、より多段好ましくは偶数段のインバータが直列するような回路配置とすることで、より高速での読み出しが可能となる。読み出し方法の例を図14A乃至図14Cおよび図15を用いて説明する。ここではメモリブロックMB_n_m中のメモリセルMC_n_m_2のデータを読み出し、次に、メモリブロックMB_n1_m中のメモリセルMC_n1_m_3のデータを読み出すとする。本実施の形態では、サブビット線SBLの容量はメモリセルMCの容量素子の容量の9倍であるとする。また、インバータINV_n_m、インバータINV_n1_mは当初からアクティブな状態を保つものとする。また、インバータINV_n_m、インバータINV_n1_mの定常状態での出力電位は入力電位に応じて変化し、以下の例では、入力電位が0V、0.3V、0.45V、0.5V、0.55V、0.7V、1Vのときの出力電位はそれぞれ、1V、1V、0.7V、0.5V、0.3V、0V、0Vであるとする。最初にメモリブロックMB_n_mのサブビット線SBL_n_mを0.5Vにプリチャージする。なお、メモリブロックMB_n1_mのサブビット線SBL_n1_mはプリチャージする必要はない。ここでは、サブビット線SBL_n1_mの電位は直近の読み出しあるいは書き込みの電位がそのまま残って、1Vであるとする。サブビット線SBL_n_mを0.5Vにプリチャージするために、書き込み選択線WSL_nの電位を操作して、書き込みトランジスタWTr_n_mをオンとする図15のT1。このとき、インバータINV_n_mおよびインバータINV_n1_mはそれぞれの入力電位に応じた電位を出力している。例えば、入力の電位が0.5VであるインバータINV_n_mの出力電位は0.5V、入力の電位が1VであるインバータINV_n1_mの出力電位は0Vである図14A参照。その後、書き込みトランジスタWTr_n_mをオフとする。そして、ワード線WL_n_m_2の電位を操作して、メモリセルMC_n_m_2のトランジスタをオンとする図15のT2。この結果、サブビット線SBL_n_mの電位は0.55Vとなったとする。メモリセルMC_n_m_2のトランジスタをオンとするのと同時に、インバータ選択線ISL_n1の電位を操作して、選択トランジスタSTr_n1_mをオンとする。すると、上記の第1のルートが完成する。また、サブビット線SBL_n_mの電位が0.55Vとなったため、インバータINV_n_mの出力電位は0.3Vとなる。この結果、サブビット線SBL_n1_mの電位は0.3Vとなり、また、インバータINV_n1_mの入力電位も0.3Vとなるため、インバータINV_n1_mの出力電位は1Vとなる図14B参照。その後、読み出し選択線RSL_nの電位を操作して読み出しトランジスタRTr_n_mをオンとする図15のT3。その結果、ビット線BL_mの電位は上昇する。ビット線BL_mの電位がある程度、安定したら、書き込みトランジスタWTr_n_mをオンとする図15のT4。このとき、ビット線BL_mの電位が十分に安定するのを待つことによりエラーを低減できる。書き込みトランジスタWTr_n_mをオンとすることにより、フリップフロップ回路と同様な2つのインバータが接続するループが完成する。もし、ビット線BL_mの電位が0.5Vからそれほど離れていない状態例えば、0.4V以上0.6V以下で、このループを作ると、ノイズによりループの電位が反転してしまう可能性がある。ビット線BL_mの電位が0.5Vから十分に離れた状態好ましくは0.7Vより大きいか、0.3Vより小さいでループを完成させることが好ましい。読み出しトランジスタRTr_n_mをオンとした結果、サブビット線SBL_n_mの電位は1Vとなる。このとき、メモリセルMC_n_m_2のトランジスタはオンであるので、容量素子が充電され、メモリセルMC_n_m_2のデータが回復する。なお、サブビット線SBL_n_mの電位がさらに上昇したため、インバータINV_n_mの出力電位は0Vとなり、それによって、サブビット線SBL_n1_mの電位は0Vとなる図14C参照。以上で、メモリセルMC_n_m_2のデータの読み出しとデータの回復が完了する。次に、メモリセルMC_n1_m_3のデータの読み出し操作をおこなう。サブビット線SBL_n1_mを0.5Vにプリチャージするために、ビット線BL_mの電位を0.5Vとし、書き込み選択線WSL_n1の電位を操作して、書き込みトランジスタWTr_n1_mをオンとする図15のT5。その後、書き込みトランジスタWTr_n1_mをオフとする。そして、ワード線WL_n1_m_3の電位を操作して、メモリセルMC_n1_m_3のトランジスタをオンとする図15のT6。この結果、サブビット線SBL_n1_mの電位は0.45Vとなったとする。このとき、インバータINV_n_mおよびインバータINV_n1_mはそれぞれの入力電位に応じた電位を出力している。サブビット線SBL_n_mの電位が1VなのでインバータINV_n_mの出力電位は0Vであり、サブビット線SBL_n1_mの電位が0.45Vなので、インバータINV_n1_mの出力電位は0.7Vである。メモリセルMC_n1_m_3のトランジスタをオンとするのと同時に、インバータ選択線ISL_nの電位を操作して、選択トランジスタSTr_n_mをオンとする。すると、上記の第2のルートが完成する。この結果、サブビット線SBL_n_mの電位は0.7Vとなり、また、インバータINV_n_mの入力電位も0.7Vとなるため、インバータINV_n1_mの出力電位は0Vとなる。その後、読み出し選択線RSL_n1の電位を操作して読み出しトランジスタRTr_n1_mをオンとする図15のT7。その結果、ビット線BL_mの電位は低下する。ビット線BL_mの電位がある程度、安定したら、書き込みトランジスタWTr_n1_mをオンとする図6のT8。その結果、サブビット線SBL_n1_mの電位は0Vとなる。このとき、メモリセルMC_n1_m_3のトランジスタはオンであるので、容量素子が充電され、メモリセルMC_n1_m_3のデータが回復する。なお、サブビット線SBL_n1_mの電位がさらに低下したため、インバータINV_n1_mの出力電位は1Vとなり、それによって、サブビット線SBL_n_mの電位は0Vとなる。以上で、メモリセルMC_n_m1_3のデータの読み出しとデータの回復が完了する。本実施の形態では、実施の形態4で説明したような単純なフリップフロップ回路を使用しない。これはノイズの影響を抑制するためである。本実施の形態では、比較的大きな容量を有するビット線に電荷を蓄積した後、書き込みトランジスタをオンとして、フリップフロップ回路を形成する。そのため、ノイズの影響を受けにくくなる。実施の形態7本発明の一態様の半導体メモリ装置の断面の概念図を図16および図17に示される作製工程を説明する図を用いて説明する。本実施の形態では公知の半導体集積回路作製技術および特許文献2等を参照すればよい。なお、図16および図17は特定の断面を示すものではない。<図16A>単結晶半導体基板101に、N型ウェル101aおよびN型ウェル101b、P型ウェル101c、素子分離絶縁物102を形成する。さらに、第1配線103a乃至第1配線103cを形成する。第1配線103a乃至第1配線103cの側面には図に示すように側壁を設けてもよい。これらをマスクとして、不純物を注入して、不純物領域104a乃至不純物領域104fを形成する。ここで、不純物領域104a乃至不純物領域104dはN型領域であり、不純物領域104eと不純物領域104fはP型領域である。この際、第1配線103a乃至第1配線103cはトランジスタのゲートとなるのであるが、特に、インバータ等の増幅回路に用いられるトランジスタではしきい値のばらつきが小さいことを要求されるので、それらのゲートとなる配線図では第1配線103bと第1配線103cの幅はチャネル面積が大きくなるように、FeaturedSizeよりも大きくするとよい。また、チャネルが長方形のトランジスタであれば、Nチャネル型トランジスタとPチャネル型トランジスタを用いてインバータを構成する際には、それらのオン特性がほぼ対称となるように、移動度を考慮してチャネル長、チャネル幅を設定することが望まれる。さらに、しきい値ばらつきやサブビット線との容量比も考慮すると、それらのチャネル面積はほぼ等しいことが好ましい。また、レイアウトの都合で、上記のような長方形のチャネルを形成することが困難な場合には、チャネルの形状を多角形として、実質的に必要とするオン電流およびチャネル面積が得られるように設計してもよい。例えば、Nチャネル型トランジスタのチャネル長を5F、チャネル幅を3F、Pチャネル型トランジスタのチャネル長を3F、チャネル幅を5Fとすると、チャネル面積、オン電流ともほぼ等しくなる。また、これらのチャネル面積は通常の15倍であるので、しきい値ばらつきも抑制される。同様に、Nチャネル型トランジスタのチャネル長を7F、チャネル幅を4F、Pチャネル型トランジスタのチャネル長を4F、チャネル幅を7Fとしてもよい。通常の半導体集積回路であれば、このような大きなチャネル面積を有するトランジスタを多く形成することは、集積度の低下を招くが、本発明の一態様の半導体メモリ装置では、メモリセルをこれらのトランジスタの上に立体的に形成することができるので、集積度の低下にはつながらない。なお、第1配線103aは、ビット線とサブビット線とを接続する書き込みトランジスタのゲートとなるので、第1配線103aの幅はFとすればよい。その後、第1層間絶縁物105と第1コンタクトプラグ106a乃至第1コンタクトプラグ106fを形成する。<図16B>第2配線107a乃至第2配線107fと第1埋め込み絶縁物108を形成する。第2配線107a乃至第2配線107fは、それぞれ第1コンタクトプラグ106a乃至第1コンタクトプラグ106fと接続する。また、第2配線107aと第2配線107bは、第1コンタクトプラグ106aと第1コンタクトプラグ106bと接続するだけのものであるが、第2配線107c乃至第2配線107fは、他の配線と接続するように形成されてもよい。<図16C>さらに、第2層間絶縁物109と第2コンタクトプラグ110aおよび第2コンタクトプラグ110b、第3配線111aおよび第3配線111bと第2埋め込み絶縁物112を形成する。第3配線111aは、第2コンタクトプラグ110aと接続するだけのものであるが、第3配線111bは本発明の一態様のサブビット線の一部となる。<図17A>第3層間絶縁物113を形成し、第3配線111bに達する複数の開口部を形成する。開口部の側面と底面には導電膜を形成し、メモリセルの容量素子の電極114a乃至容量素子の電極114dを形成する。さらに、誘電体膜115を形成する。これらの作製工程は公知のDRAMの容量素子の作製方法を参照できる。第3層間絶縁物113と誘電体膜115に開口部を設け、第3コンタクトプラグ116を形成する。さらに、第4配線117a乃至第4配線117gを形成する。これらの表面は第3埋め込み絶縁物118が形成された後、平坦化される。ここで、第4配線117b、第4配線117d、第4配線117e、第4配線117gはメモリセルの容量素子の一方の電極となり、上記の開口部に埋め込まれ、誘電体膜115を挟んで、容量素子の電極114a乃至容量素子の電極114dと対向する。また、第4配線117cと第4配線117fは、メモリセルのトランジスタのドレインに接続する。第4配線117cと第4配線117fは、サブビット線である第3配線111bと交差するように形成するとよい。なお、第4配線117aは、第3コンタクトプラグ116と接続するだけのものである。<図17B>半導体膜119aおよび半導体膜119bを形成する。半導体膜119aおよび半導体膜119bは、メモリセルのトランジスタに用いられるため、トランジスタのオフ抵抗が十分に高くなるような材料のものを用いる。さらに、ゲート絶縁物120、第5配線121a乃至第5配線121dを形成する。第5配線121a乃至第5配線121dはワード線となる。さらに、第4層間絶縁物122、第4コンタクトプラグ123、第6配線124を形成する。第6配線124はビット線となるので第5配線121a乃至第5配線121dと交差するように形成する。