第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成するシリアルパラレル変換回路と、第二の高電位側電源が供給され、前記第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する電源回路と、前記第一の正電圧が電源として供給され、前記パラレルデータ信号が入力されるインバータと、前記第二の正電圧及び負電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、前記第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、前記負電圧をローレベルの信号として前記スイッチ回路に出力するドライブ回路と、を具備することを特徴とする高周波半導体スイッチ。前記差動型レベルシフタは、第一のレベルシフタと第二のレベルシフタを有し、前記第一のレベルシフタは、前記第二の正電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力され、前記第二の正電圧をハイレベルの信号として出力し、前記第二のレベルシフタは、前記第二の正電圧及び負電圧が電源として供給され、前記第一のレベルシフタの出力信号が入力され、前記第二の正電圧をハイレベルの信号として出力し、前記負電圧をローレベルの信号として出力することを特徴とする請求項1に記載の高周波半導体スイッチ。前記第一の高電位側電源の電圧と前記第一の正電圧は、電圧レベルが同一であることを特徴とする請求項1又は2に記載の高周波半導体スイッチ。前記高周波半導体スイッチは端末装置に搭載され、前記端末装置には前記第一の高電位側電源が未供給で、前記第二の高電位側電源が供給される動作モードが設定されることを特徴とする請求項1乃至3のいずれか1項に記載の高周波半導体スイッチ。第一の入力バッファを介してクロック信号が入力され、第二の入力バッファを介して前記クロック信号に同期したシリアルデータ信号が入力され、パラレルデータ信号を生成し、出力モードのときに出力バッファを介してデータ信号を出力するシリアルパラレル変換回路と、前記パラレルデータ信号が入力され、正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号として前記スイッチ回路に出力するレベルシフト回路が設けられるドライブ回路と、を具備し、前記出力バッファはバックゲートがソースに接続されるMOSトランジスタで構成され、前記第一及び第二の入力バッファはバックゲートがフローティングであるMOSトランジスタで構成されることを特徴とする高周波半導体スイッチ。前記第一の入力バッファ、前記第二の入力バッファ、前記出力バッファ、及び前記シリアルパラレル変換回路は、SOI型のNchMOSトランジスタ及びPchMOSトランジスタから構成されることを特徴とする請求項5に記載の高周波半導体スイッチ。前記シリアルパラレル変換回路は、ドレイン側から前記パラレルデータ信号を出力する第一のPchMOSトランジスタのバックゲートがソースに接続され、前記第一のPchMOSトランジスタ以外のNchMOSトランジスタ及びPchMOSトランジスタのバックゲートがフローティングであることを特徴とする請求項6に記載の高周波半導体スイッチ。前記高周波半導体スイッチは、同一SOI基板上に設けられ、SOI型のMOSトランジスタから構成されることを特徴とする請求項1乃至7のいずれか1項に記載の高周波半導体スイッチ。高周波半導体スイッチを備える端末装置であって、前記高周波半導体スイッチは、シリアルパラレル変換回路、電源回路、ドライブ回路、及びスイッチ回路を有し、前記シリアルパラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成し、前記電源回路は、第二の高電位側電源が供給され、前記第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成し、前記ドライブ回路は、前記第一の正電圧が電源として供給され、前記パラレルデータ信号が入力されるインバータと、前記第二の正電圧及び負電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、前記第二の正電圧をハイレベルの信号として出力し、前記負電圧をローレベルの信号として出力し、前記スイッチ回路は、前記ドライブ回路から出力されるハイレベルの信号としての前記第二の正電圧及びローレベルの信号としての前記負電圧が入力され、前記ドライブ回路から出力される信号に基づいてRF共通信号端子とRF信号端子の間を選択接続することを特徴とする端末装置。本発明は、スイッチ回路の誤動作の発生を防止することができる高周波半導体スイッチ、端末装置を提供することにある。一つの実施形態によれば、高周波半導体スイッチは、シリアルパラレル変換回路、電源回路、及びドライブ回路が設けられる。シリアルパラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号としてスイッチ回路に出力する。他の実施形態によれば、端末装置は、高周波半導体スイッチを備える。高周波半導体スイッチは、シリアルパラレル変換回路、電源回路、ドライブ回路、及びスイッチ回路を有する。シリアルパラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号として出力し、負電圧をローレベルの信号として出力する。スイッチ回路は、ドライブ回路から出力されるハイレベルの信号としての第二の正電圧及びローレベルの信号としての負電圧が入力され、ドライブ回路から出力される信号に基づいてRF共通信号端子とRF信号端子の間を選択接続する。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図13は端末装置を示すブロック図である。図1は高周波半導体スイッチの構成を示すブロック図である。図2はドライブ回路に設けられるレベルシフト回路を示す回路図である。図3はスイッチ回路を示す回路図である。図4は比較例の高周波半導体スイッチの構成を示すブロック図である。図5は比較例のドライブ回路に設けられるレベルシフト回路を示す回路図である。本実施形態では、ドライブ回路に設けられるレベルシフト回路をスイッチ回路の接続状態を不定にしない構成としている。図13に示すように、端末装置91には、高周波半導体スイッチ90及びデータ処理部92が設けられる。端末装置91は、携帯電話端末や携帯型情報端末等として使用される。データ処理部92は、クロック信号CLKとシリアルデータ信号DATAを高周波半導体スイッチ90に出力する。高周波半導体スイッチ90は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。図1に示すように、高周波半導体スイッチ90には、シリアルパラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4が設けられる。シリアルパラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4は、同一基板1チップ上に形成され、SOISiliconOnInsulator基板上に形成されるSOI型MOSMetalOxideSemiconductorトランジスタから構成される。シリアルパラレル変換回路1は、論理回路や順序回路フリップフロップなどから構成される。シリアルパラレル変換回路1は、高電位側電源Vdd1が供給され、クロック信号CLKとクロック信号CLKに同期したシリアルデータ信号DATAが入力される。シリアルパラレル変換回路1は、シリアルパラレル変換された複数のパラレルデータ信号D1a、D2a、、Dnaを生成する。生成された複数のパラレルデータ信号D1a、D2a、、Dnaは、ドライブ回路3に出力される。複数のパラレルデータ信号D1a、D2a、、Dnaは、ハイレベルの信号が高電位側電源Vdd1電圧レベルとなり、ローレベルの信号が低電位側電源接地電位Vssレベルとなる。なお、シリアルパラレル変換回路は、デコーダ回路或いはシフトレジスタとも呼称される。電源回路2は、高電位側電源Vdd2が供給され、高電位側電源Vdd2に基づいて正電圧V1第一の正電圧、正電圧Vp第二の正電圧、及び負電圧Vnを生成する。生成された正電圧V1、正電圧Vp、及び負電圧Vnはドライブ回路3に出力される。ここで、高電位側電源Vdd1と高電位側電源Vdd2は別系統でそれぞれ外部から高周波半導体スイッチ90に供給される。高電位側電源Vdd1電圧、高電位側電源Vdd2電圧、正電圧V1、正電圧Vpの関係は、Vdd1=V1<Vdd2<Vp式1に設定される。例えば、高電位側電源Vdd1と正電圧V1が1.8V、高電位側電源Vdd2が2.5V、正電圧Vpが3.5V、負電圧Vnが-1.5Vにそれぞれ設定される。正電圧V1は、例えば、図示しない降圧型レギュレータから生成される。正電圧Vpと負電圧Vnは、例えば、図示しないチャージポンプ回路から生成される。ドライブ回路3は、正電圧V1、正電圧Vp、及び負電圧Vnが電源として供給され、複数のパラレルデータ信号D1a、D2a、、Dnaが入力される。ドライブ回路3には、複数のパラレルデータ信号D1a、D2a、、Dnaがそれぞれ入力される同一回路構成を有するレベルシフト回路11が複数ここでは、n個設けられる。ドライブ回路3は、複数ここでは、2n個の差動出力con1a、con1b、con2a、con2b、、conna、connbを生成してスイッチ回路4に出力する。差動出力con1aと差動出力con1bは同位相の信号であり、差動出力con1bは差動出力con1aの反転信号である。差動出力con2aと差動出力con2bは同位相の信号であり、差動出力con2bは差動出力con2aの反転信号である。差動出力connaと差動出力connbは同位相の信号であり、差動出力connbは差動出力connaの反転信号である。レベルシフト回路11の内部構成について、図2を参照して説明する。ここでは、i番目のパラレルデータ信号Diaが入力されるレベルシフト回路11を代表例として説明する。図2に示すように、レベルシフト回路11には、インバータ21、レベルシフタ22、及びレベルシフタ23が設けられる。レベルシフト回路11は、パラレルデータ信号Diaが入力され、同位相で且つ値が互いに異なる差動出力conia、conibを出力する。例えば、差動出力coniaがハイレベル正電圧Vpのとき、差動出力conibがローレベル負電圧Vnとなる。差動出力coniaがローレベル負電圧Vnのとき、差動出力conibがハイレベル正電圧Vpとなる。インバータ21は、PchMOSトランジスタPMT1とNchMOSトランジスタNMT1が設けられる。インバータ21は、パラレルデータ信号Diaが入力され、反転信号であるパラレルデータ信号Dibを出力側のノードN1から出力する。PchMOSトランジスタPMT1は、ソースに正電圧V1が電源として供給され、ゲートにパラレルデータ信号Diaが入力され、ドレインがノードN1に接続される。NchMOSトランジスタNMT1は、ドレインがノードN1に接続され、ゲートにパラレルデータ信号Diaが入力され、ソースが低電位側電源接地電位Vssに接続される。レベルシフタ22第一のレベルシフタは、PchMOSトランジスタPMT2、PchMOSトランジスタPMT3、NchMOSトランジスタNMT2、及びNchMOSトランジスタNMT3が設けられる。レベルシフタ22は、差動型レベルシフタであり、パラレルデータ信号Dia及びパラレルデータ信号Dibが入力され、ノードN2及びノードN3から差動出力信号を出力する。ノードN2から出力される信号がハイレベル正電圧Vpのとき、ノードN3から出力される信号がローレベルVssレベルである。ノードN2から出力される信号がローレベルVssレベルのとき、ノードN3から出力される信号がハイレベル正電圧Vpである。PchMOSトランジスタPMT2は、ソースに正電圧Vpが電源として供給され、ゲートがノードN3に接続され、ドレインがノードN2に接続される。PchMOSトランジスタPMT3は、ソースに正電圧Vpが電源として供給され、ゲートがノードN2に接続され、ドレインがノードN3に接続される。PchMOSトランジスタPMT2及びPchMOSトランジスタPMT3は、クロスカップル回路を構成する。NchMOSトランジスタNMT2は、ドレインがノードN2に接続され、ゲートにパラレルデータ信号Diaが入力され、ソースが低電位側電源接地電位Vssに接続される。NchMOSトランジスタNMT3は、ドレインがノードN3に接続され、ゲートにパラレルデータ信号Dibが入力され、ソースが低電位側電源接地電位Vssに接続される。レベルシフタ23第二のレベルシフタは、PchMOSトランジスタPMT4、PchMOSトランジスタPMT5、NchMOSトランジスタNMT4、及びNchMOSトランジスタNMT5が設けられる。レベルシフタ23は、差動型レベルシフタであり、レベルシフタ22から出力される信号が入力され、ノードN4及びノードN5から差動出力信号を出力する。ノードN4から出力される信号がハイレベル正電圧Vpのとき、ノードN5から出力される信号がローレベル負電圧Vnである。ノードN4から出力される信号がローレベル負電圧Vnのとき、ノードN5から出力される信号がハイレベル正電圧Vpである。PchMOSトランジスタPMT4は、ソースに正電圧Vpが電源として供給され、ゲートにノードN2から出力される信号が入力され、ドレインがノードN4に接続される。PchMOSトランジスタPMT5は、ソースに正電圧Vpが電源として供給され、ゲートにノードN3から出力される信号が入力され、ドレインがノードN5に接続される。NchMOSトランジスタNMT4は、ドレインがノードN4に接続され、ゲートがノードN5に接続され、ソースに負電圧Vnが電源として供給される。NchMOSトランジスタNMT5は、ドレインがノードN5に接続され、ゲートがノードN4に接続され、ソースに負電圧Vnが電源として供給される。NchMOSトランジスタNMT4とNchMOSトランジスタNMT5は、クロスカップル回路を構成する。スイッチ回路4は、SPNTSinglePoleNThrow高周波スイッチ回路である。スイッチ回路4は、複数ここでは、2n個の差動出力con1a、con1b、con2a、con2b、、conna、connbが入力され、アンテナを介して入力される共通高周波信号RFCOMを差動出力に基づいて高周波信号RF1、RF2、、RFnのいずれか1つを選択出力する。選択出力された高周波信号は受信回路のRF部例えば、LNAに入力される。図3に示すように、スイッチ回路4は、抵抗R11、抵抗R12、抵抗R1k、抵抗Rn1、抵抗Rn2、抵抗Rnk、抵抗R111、抵抗R112、抵抗R11j、抵抗R1n1、抵抗R1n2、抵抗R1nj、シャントトランジスタS11、シャントトランジスタS12、シャントトランジスタS1k、シャントトランジスタSn1、シャントトランジスタSn2、シャントトランジスタSnk、スル―トランジスタT11、スル―トランジスタT12、スル―トランジスタT1j、スル―トランジスタTn1、スル―トランジスタTn2、及びスル―トランジスタTnjが設けられる。高周波信号RF1側と低電位側電源接地電位Vssの間に、縦続接続されるk個のシャントトランジスタS11、シャントトランジスタS12、、シャントトランジスタS1kが設けられる。高周波信号RF1側と共通高周波信号RFCOM側の間に、縦続接続されるj個のスル―トランジスタT11、スル―トランジスタT12、、スル―トランジスタT1jが設けられる。高周波信号RFn側と低電位側電源接地電位Vssの間に、縦続接続されるk個のシャントトランジスタSn1、シャントトランジスタSn2、、シャントトランジスタSnkが設けられる。高周波信号RFn側と共通高周波信号RFCOM側の間に、縦続接続されるj個のスル―トランジスタTn1、スル―トランジスタTn2、、スル―トランジスタTnjが設けられる。差動出力con1b側とシャントトランジスタS11のゲートの間に抵抗R11が設けられる。差動出力con1b側とシャントトランジスタS12のゲートの間に抵抗R12が設けられる。差動出力con1b側とシャントトランジスタS1kのゲートの間に抵抗R1kが設けられる。差動出力con1a側とスル―トランジスタT11のゲートの間に抵抗R111が設けられる。差動出力con1a側とスル―トランジスタT12のゲートの間に抵抗R112が設けられる。差動出力con1a側とスル―トランジスタT1jのゲートの間に抵抗R11jが設けられる。差動出力connb側とシャントトランジスタSn1のゲートの間に抵抗Rn1が設けられる。差動出力connb側とシャントトランジスタSn2のゲートの間に抵抗Rn2が設けられる。差動出力connb側とシャントトランジスタSnkのゲートの間に抵抗Rnkが設けられる。差動出力conna側とスル―トランジスタTn1のゲートの間に抵抗R1n1が設けられる。差動出力conna側とスル―トランジスタTn2のゲートの間に抵抗R1n2が設けられる。差動出力conna側とスル―トランジスタTnjのゲートの間に抵抗R1njが設けられる。ここで、スイッチ回路を構成するトランジスタの閾値電圧Vthは、例えば0ゼロVに設定される。差動出力con1bがローレベル負電圧Vn、差動出力con1aがハイレベル正電圧Vpに設定されたとき、縦続接続されるk個のシャントトランジスタS11、シャントトランジスタS12、、シャントトランジスタS1kがオフし、縦続接続されるj個のスル―トランジスタT11、スル―トランジスタT12、、スル―トランジスタT1jがオンする。その結果、高周波信号RF1側と共通高周波信号RFCOM側の間が接続され、共通高周波信号RFCOMが高周波信号RF1として出力される。なお、差動出力con1bがハイレベル正電圧Vp、差動出力con1aがローレベル負電圧Vnに設定されたとき、高周波信号RF1側と共通高周波信号RFCOM側の間は接続されない。差動出力connbがローレベル負電圧Vn、差動出力connaがハイレベル正電圧Vpに設定されたとき、縦続接続されるk個のシャントトランジスタSn1、シャントトランジスタSn2、、シャントトランジスタSnkがオフし、縦続接続されるj個のスル―トランジスタTn1、スル―トランジスタTn2、、スル―トランジスタTnjがオンする。その結果、高周波信号RFn側と共通高周波信号RFCOM側の間が接続され、共通高周波信号RFCOMが高周波信号RFnとして出力される。なお、差動出力connbがハイレベル正電圧Vp、差動出力connaがローレベル負電圧Vnに設定されたとき、高周波信号RFn側と共通高周波信号RFCOM側の間は接続されない。図4に示すように、比較例の高周波半導体スイッチ100には、シリアルパラレル変換回路1a、電源回路2a、ドライブ回路3a、及びスイッチ回路4が設けられる。シリアルパラレル変換回路1aは、高電位側電源Vdd1が供給され、クロック信号CLKとクロック信号CLKに同期したシリアルデータ信号DATAが入力される。シリアルパラレル変換回路1aは、シリアルパラレル変換された複数のパラレルデータ信号D1a、D1b、、Dna、Dnbシリアルパラレル変換回路1の2倍を生成する。パラレルデータ信号D1aとパラレルデータ信号D1b、、パラレルデータ信号Dnaとパラレルデータ信号Dnbはそれぞれ差動出力である。生成された複数のパラレルデータ信号D1a、D1b、、Dna、Dnbは、ドライブ回路3aに出力される。電源回路2aは、高電位側電源Vdd2が供給され、高電位側電源Vdd2に基づいて正電圧Vp第二の正電圧及び負電圧Vnを生成する。生成された正電圧Vp及び負電圧Vnはドライブ回路3aに出力される。ドライブ回路3aは、正電圧Vp及び負電圧Vnが電源として供給され、複数のパラレルデータ信号D1a、D1b、、Dna、Dnbが入力される。ドライブ回路3aには、差動出力対をなすパラレルデータ信号D1a及びその反転信号であるパラレルデータ信号D1b、、パラレルデータ信号Dna及びその反転信号であるパラレルデータDnbのいずれかが入力される同一回路構成を有するレベルシフト回路11aが複数ここでは、n個設けられる。ドライブ回路3aは、複数ここでは、2n個の差動出力con1a、con1b、con2a、con2b、、conna、connbを生成してスイッチ回路4に出力する。レベルシフト回路11aの内部構成について、図5を参照して説明する。ここでは、i番目のパラレルデータ信号Dia及びDibが入力されるレベルシフト回路11aを代表例として説明する。図5に示すように、レベルシフト回路11aには、レベルシフタ22及びレベルシフタ23が設けられる。レベルシフト回路11aは、パラレルデータ信号Dia及びDibが入力され、同位相で且つ値が互いに異なる差動出力conia、conibを出力する。次に、レベルシフト回路の動作について図6を参照して説明する。図6は、高電位側電源の供給或いは未供給でのレベルシフト回路の動作を説明する図である。図6に示すように、本実施形態の高周波半導体スイッチ90では、高電位側電源Vdd1が遮断未供給、高電位側電源Vdd2が供給されているとき、シリアルパラレル変換回路1から出力されるパラレルデータ信号D1a、D2a、、DnaはすべてローレベルVssレベルに設定される。ドライブ回路3から出力される差動出力con1a、con2a、、connaはすべてローレベル負電圧Vnに設定され、差動出力con1b、con2b、、connbはすべてハイレベル正電圧Vpに設定される。スイッチ回路4の接続状態が不定な状態とはならない。この結果、スイッチ回路4は、スル―トランジスタがオフし、シャントトランジスタがオンするので共通高周波信号RFCOM側と高周波信号RF1、RF2、、RFn側の間が確実に遮断される。一方、比較例の高周波半導体スイッチ100では、高電位側電源Vdd1が遮断未供給、高電位側電源Vdd2が供給されているとき、シリアルパラレル変換回路1aから出力されるパラレルデータ信号D1a、D1b、、Dna、DnbはすべてローレベルVssレベルに設定される。ドライブ回路3aから出力される差動出力con1a、con1b、con2a、con2b、、conna、connbはすべて不定な状態となる。スイッチ回路4では、確実にスル―トランジスタをオフし、シャントトランジスタをオンすることができなくなる。この結果、共通高周波信号RFCOM側と高周波信号RF1、RF2、、RFn側の間を確実に遮断することができない。なお、高電位側電源Vdd1が供給、高電位側電源Vdd2が供給されているとき、本実施形態の高周波半導体スイッチ90及び比較例の高周波半導体スイッチ100は、図6に示すように正常動作する。具体的には、差動出力conia、conibに基づいて、共通高周波信号RFCOM側と高周波信号RFi側のみが選択接続される。上述したように、本実施形態の高周波半導体スイッチ、端末装置は、シリアルパラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4が設けられる。シリアルパラレル変換回路1は、高電位側電源Vdd1が供給され、シリアルデータ信号DATAをシリアルパラレル変換する。電源回路2は、高電位側電源Vdd2が供給され、正電圧V1、正電圧Vp、及び負電圧Vnを生成する。ドライブ回路3は、シリアルパラレル変換されたパラレルデータ信号Diaが入力され、正電圧V1、正電圧Vp、及び負電圧Vnを電源として入力し、ハイレベルが正電圧Vpで且つローレベルがVnである差動出力conia或いは差動出力conibを生成するレベルシフト回路11が複数設けられる。このため、高周波半導体スイッチ90では、高電位側電源Vdd1が遮断未供給、高電位側電源Vdd2が供給されたとき、スイッチ回路4の接続状態が不定にならないようにすることができ、誤動作の発生を防止できる。なお、本実施形態のレベルシフト回路11を図7に示す第一の変形例のレベルシフト回路12に変更してもよい。具体的には、図7に示すようにレベルシフタ23のノードN4から出力される信号を差動出力conib、ノードN5から出力される信号を差動出力coniaに設定してもよいレベルシフト回路11の逆。このような設定により、高電位側電源Vdd1が遮断未供給、高電位側電源Vdd2が供給されているときにスイッチ回路4の共通高周波信号RFCOM側RFCOMポートと高周波信号RFi側RFiポートの間を選択接続することができる。また、本実施形態のレベルシフト回路11を図8に示す第二の変形例のレベルシフト回路13に変更してもよい。具体的には、図8に示すようにレベルシフト回路13をインバータ21、レベルシフタ22a、及びレベルシフタ23の構成にする。レベルシフタ22aは、本実施形態のレベルシフタ22にNchMOSトランジスタNMT11及びNchMOSトランジスタNMT12から構成されるソースフォロア回路24を追加している。NchMOSトランジスタNMT11は、ドレインがノードN2に接続され、ゲートに正電圧V1が電源として供給され、ソースがノードN11及びNchMOSトランジスタNMT2のドレインに接続される。NchMOSトランジスタNMT12は、ドレインがノードN3に接続され、ゲートに正電圧V1が電源として供給され、ソースがノードN12及びNchMOSトランジスタNMT3のドレインに接続される。第二の実施形態次に、本発明の第二の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図9はシリアルパラレル変換回路を示す回路図である。図10は出力バッファを示す回路図である。本実施形態では、バックゲートがフローティングのトランジスタとバックゲートがソース接地のトランジスタを使い分けしてESD耐量向上と高速化を両立させている。本実施形態の高周波半導体スイッチは、シリアルパラレル変換回路5部以外は第一の実施形態の高周波半導体スイッチ90と同様な回路構成を有し、同一基板1チップ上に形成され、SOI型MOSトランジスタから構成される。このため、異なる部分のみ説明する。図9に示すように、シリアルパラレル変換回路5と端子Pclkの間に入力バッファ31が設けられる。シリアルパラレル変換回路5と端子Pdataの間に入力バッファ32及び出力バッファ41が設けられる。端子Pclkは、入力されたクロック信号CLKを入力バッファ31に出力する。入力バッファ31は、クロック信号をドライブしてシリアルパラレル変換回路5に出力する。端子Pdataは、入力されたシリアルデータ信号DATAを入力バッファ32に出力する。入力バッファ32は、シリアルデータ信号DATAをドライブしてシリアルパラレル変換回路5に出力する。出力バッファ41は、Hi-Zハイインピーダンス出力モードを有するインバータである。出力バッファ41は、シリアルパラレル変換回路5から出力されるデータ信号Da1及びデータ信号Da2が入力され、信号処理されたデータ信号Da0を端子Pdataに出力する。ここで、入力バッファ31、入力バッファ32、出力バッファ41、及びシリアルパラレル変換回路5を構成するSOI型MOSトランジスタには、高速動作が可能な完全空乏型構造のSOI型MOSトランジスタを用いている。端子Pclk及び端子Pdataは、図示しないESDElectrostaticDischarge保護素子が設けられる。端子Pdataは、出力バッファ41から出力されるデータ信号Da0が入力されるので、端子Pclkと比較してESD耐量が低下する傾向がある。シリアルパラレル変換回路5は、高電位側電源Vdd1が供給され、入力バッファ31でドライブされたクロック信号CLKとクロック信号CLKに同期し、入力バッファ32でドライブされたシリアルデータ信号DATAとが入力される。シリアルパラレル変換回路5は、シリアルパラレル変換された複数のパラレルデータ信号D1a、D2a、、Dnaを生成する。生成された複数のパラレルデータ信号D1a、D2a、、Dnaは、ドライブ回路3に出力される。シリアルパラレル変換回路5は、複数のパラレルデータ信号D1a、D2a、、Dnaとは別にデータ信号Da1及びデータ信号Da2を生成する。図10に示すように、出力バッファ41は、PchMOSトランジスタPMT21とNchMOSトランジスタNMT21から構成され、ノードN21から出力信号を出力する。PchMOSトランジスタPMT21は、ソースが高電位側電源Vdd1に接続され、ゲートにデータ信号Da1が入力され、ドレインがノードN21に接続され、バックゲートがソースに接続される。PchMOSトランジスタPMT21は、バックゲートがソース接地されたSOI型MOSトランジスタである。NchMOSトランジスタNMT21は、ドレインがノードN21に接続され、ゲートに信号Da2が入力され、ソースが低電位側電源接地電位Vssに接続され、バックゲートがソースに接続される。NchMOSトランジスタNMT21は、バックゲートがソース接地されたSOI型MOSトランジスタである。出力バッファ41は、データ信号Da1がハイレベル、データ信号Da2がローレベルのとき、インバータ動作しない。出力側のノードN21がHi-Zハイインピーダンス状態となり端子Pdataから外部に信号を出力しない。出力バッファ41は、データ信号Da1がローレベル、データ信号Da2がローレベルのとき、インバータ動作する。出力側のノードN21から端子PdataにハイレベルVdd1のデータ信号Da0を出力する。出力バッファ41は、データ信号Da1がハイレベル、データ信号Da2がハイレベルのとき、インバータ動作する。出力側のノードN21から端子PdataにローレベルVssのデータ信号Da0を出力する。ここでは、図示していないが入力バッファ31、入力バッファ32、及びシリアルパラレル変換回路5を構成するPchMOSトランジスタ及びNchMOSトランジスタをバックゲートがフローティングのSOI型MOSトランジスタとしている。次に、バックゲートがソース接地されたSOI型MOSトランジスタとバックゲートがフローティングのSOI型MOSトランジスタの構造及び特性について、図11及び図12を参照して説明する。図11はバックゲートがフローティングのトランジスタを示す概略断面図である。図12はバックゲートがソース接地のトランジスタを示す概略断面図である。なお、表現を簡略化するために、これ以降、バックゲートがソース接地されたSOI型MOSトランジスタをS型FET、バックゲートがフローティングのSOI型MOSトランジスタをF型FETと呼称する。図11aに示すように、F型FETPchでは、第一の基板51、BOX層埋め込み酸化膜52、及び第二の基板図示せずから構成されるSOI基板54にPchMOSトランジスタが形成される。第二の基板図示せずには、N層53、STIシャロートレンチアイソレーション55、P層56が設けられる。N層53及びP層56は周囲をSTIシャロートレンチアイソレーション55で分離されている。バックゲートであるN層53は、両側にソースであるP層56とドレインであるP56が設けられる。N層53上には、ゲート絶縁膜71を介してゲート電極72が設けられる。F型FETPchでは、バックゲートであるN層53がフローティングであり、端子に接続されていない。このため、高速動作が可能となる。図11bに示すように、F型FETNchでは、第一の基板51、BOX層埋め込み酸化膜52、及び第二の基板図示せずから構成されるSOI基板54にNchMOSトランジスタが形成される。第二の基板図示せずには、P層57、STIシャロートレンチアイソレーション55、N層58が設けられる。P層57及びN層58は周囲をSTIシャロートレンチアイソレーション55で分離されている。バックゲートであるP層57は、両側にソースであるN層58とドレインであるN層58が設けられる。P層57上には、ゲート絶縁膜71を介してゲート電極72が設けられる。F型FETNchでは、バックゲートであるP層57がフローティングであり、端子に接続されていない。このため、高速動作が可能となる。図12aに示すように、S型FETPchでは、第一の基板51、BOX層埋め込み酸化膜52、及び第二の基板図示せずから構成されるSOI基板54にPchMOSトランジスタが形成される。なお、図11aに示すF型FETPchと同様な部分の説明を省略し、異なる部分のみ説明する。ソース部にはN層58が設けられ、N層58のN層53と接する表面部にはP層61が設けられる。N層58とP層61は、ソースに接続される。このため、S型FETPchでは、バックゲートであるN層53がN層58及びP層61を介してソースに接続される。S型FETPchは、F型FETPchに比べて速度は遅くなるが、ドレイン耐圧を高めることができESD耐量を向上することができる。図12bに示すように、S型FETNchでは、第一の基板51、BOX層埋め込み酸化膜52、及び第二の基板図示せずから構成されるSOI基板54にNchMOSトランジスタが形成される。なお、図11bに示すF型FETNchと同様な部分の説明を省略し、異なる部分のみ説明する。ソース部にはP層56が設けられ、P層56のP層57と接する表面部にはN層62が設けられる。P層56とN層62は、ソースに接続される。このため、S型FETNchでは、バックゲートであるP層57がP層56及びN層62を介してソースに接続される。S型FETNchは、F型FETNchに比べて速度は遅くなるが、ドレイン耐圧を高めることができESD耐量を向上することができる。出力バッファ41は、S型FETを使用しているのでESD耐量を向上することができる。その結果、端子Pdataに対するESD耐量を向上することができる。入力バッファ31及び入力バッファ32は、F型FETを使用しているので信号の伝搬遅延を抑制することができる。シリアルパラレル変換回路5は、パラレルデータ信号Diaを出力する側に設けられるPchMOSトランジスタにS型FETを用い、それ以外のシリアルパラレル変換回路5を構成するPchMOSトランジスタ及びNchMOSトランジスタにF型FETを用いるのが好ましい。その理由は、高電位側電源Vdd1が供給から遮断未供給された状態に変化したとき、シリアルパラレル変換回路5を構成するすべてのトランジスタがF型FETの場合、出力側がHi-Zハイインピーダンス状態となる。その結果、高電位側電源Vdd1が遮断未供給される前の電位を保持する危険性が生じるからである。パラレルデータ信号Diaを出力する側に設けられるPchMOSトランジスタにS型FETを用いた場合、N層58及びP層61を介してソースに接続されるバックゲートであるP層57と出力側のドレインに接続されるP層56とがダイオード接続される図12a参照。その結果、出力側の電荷は放電されて出力側がHi-Zハイインピーダンス状態から解消される。出力側のパラレルデータ信号Diaはローレベルに設定される。なお、パラレルデータ信号Diaを出力する側に設けられるPchMOSトランジスタだけをS型FETにしているだけなので、シリアルパラレル変換回路5の高速動作の低下を大幅に抑制することができる。上述したように、本実施形態の高周波半導体スイッチ、端末装置は、シリアルパラレル変換回路5と端子Pclkの間に入力バッファ31が設けられる。シリアルパラレル変換回路5と端子Pdataの間に入力バッファ32及び出力バッファ41が設けられる。入力バッファ31及び入力バッファ32にはF型FETが適用される。出力バッファ41にはS型FETが適用される。シリアルパラレル変換回路5は、パラレルデータ信号Diaを出力する側に設けられるPchMOSトランジスタにS型FETが適用され、それ以外のPchMOSトランジスタ及びNchMOSトランジスタにF型FETが適用される。このため、端子Pdataに対するESD耐量の向上と、シリアルパラレル変換回路5、入力バッファ31、及び入力バッファ32の高速動作を両立することができる。なお、実施形態では、高周波半導体スイッチをMOSトランジスタで構成しているが必ずしもこれに限定されるものではない。例えば、ゲートが高誘電率を有する絶縁膜などから構成されるMISトランジスタで構成してもよい。高周波半導体スイッチを構成する回路を同一SOI基板上1チップに形成しているが必ずしもこれに限定されるものではない。別々のSOI基板上に形成してもよい。また、第二の実施形態では、シリアルパラレル変換回路5を完全空乏型構造のSOI型MOSトランジスタにしているが必ずしもこれに限定されるものではない。部分空乏型構造のSOI型MOSトランジスタにしてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。