半導体ウェハの基板材料からなる基板層と、前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた1つ以上の層を含む半導体層と、前記半導体ウェハの平面方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、を備え、前記半導体層は、エピタキシャル成長させられたInGaAsエピタキシャル層を含み、前記InGaAsエピタキシャル層は、前記複数の半導体素子を分割すべきラインに沿って設けられ、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする半導体ウェハ。前記半導体層は、前記InGaAsエピタキシャル層以外の1つ以上のエピタキシャル成長させられた他の半導体層を含み、前記半導体層のうち、前記InGaAsエピタキシャル層のみが前記非形成部分を備え、前記InGaAsエピタキシャル層以外の前記他の半導体層は、前記非形成部分の位置に、当該他の半導体層の一部又は全部を残していることを特徴とする請求項1に記載の半導体ウェハ。前記半導体素子は、劈開面を共振器面として用いる光半導体素子であり、前記非形成部分は、複数の前記光半導体素子の前記共振器面を劈開により形成すべきラインに沿って、かつ、前記半導体ウェハの端部において、前記共振器面の位置よりも手前の位置で終端するように設けられていることを特徴とする請求項1または2に記載の半導体ウェハ。前記半導体素子が、劈開面を共振器面として用いる光半導体素子であり、前記光半導体素子の間であって、前記劈開面に沿う分離位置には、前記InGaAsエピタキシャル層が備えられ、前記光半導体素子の間であって、前記劈開面に沿わない分離位置には、前記InGaAsエピタキシャル層が備えられていないことを特徴とする特徴とする請求項1乃至3のいずれか1項に記載の半導体ウェハ。前記基板層がInPまたはGaAsであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体ウェハ。半導体ウェハの基板材料からなる基板層と、前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた1つ以上の層を含む半導体層と、前記基板層上に設けられ、SiO2絶縁膜若しくはSiN絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜と、前記半導体ウェハの平面方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、を備え、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜は、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該SiO2絶縁膜若しくは当該SiN絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする半導体ウェハ。前記基板層に積層された、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜以外の1つ以上の絶縁膜を含み、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜が前記非形成部分を備え、前記1つ以上の絶縁膜は、前記非形成部分の位置に、当該1つ以上の絶縁膜の一部又は全部を残していることを特徴とする請求項6に記載の半導体ウェハ。前記半導体素子は、劈開面を共振器面として用いる光半導体素子であり、前記非形成部分は、複数の前記光半導体素子の前記共振器面を劈開により形成すべきラインに沿って、かつ、前記半導体ウェハの端部において、前記共振器面の位置よりも手前の位置で終端するように設けられていることを特徴とする請求項6または7に記載の半導体ウェハ。前記半導体素子が、劈開面を共振器面として用いる光半導体素子であり、前記光半導体素子の間であって、前記劈開面に沿う分離位置には、前記1つ以上の絶縁膜が備えられ、前記光半導体素子の間であって、前記劈開面に沿わない分離位置には、前記1つ以上の絶縁膜が備えられていないことを特徴とする特徴とする請求項6乃至8のいずれか1項に記載の半導体ウェハ。前記基板層がInPまたはGaAsであることを特徴とする請求項6乃至9のいずれか1項に記載の半導体ウェハ。半導体バーの基板材料からなる基板層と、前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた1つ以上の層を含む半導体層と、前記半導体バーの長さ方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、を備え、前記半導体層は、エピタキシャル成長させられたInGaAsエピタキシャル層を含み、前記InGaAsエピタキシャル層は、前記複数の半導体素子を分割すべきラインに沿って設けられ、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする半導体バー。前記半導体層は、前記InGaAsエピタキシャル層以外の1つ以上のエピタキシャル成長させられた他の半導体層を含み、前記半導体層のうち、前記InGaAsエピタキシャル層のみが前記非形成部分を備え、前記InGaAsエピタキシャル層以外の前記他の半導体層は、前記非形成部分の位置に、当該他の半導体層の一部又は全部を残していることを特徴とする請求項11に記載の半導体バー。前記半導体素子は、劈開面を共振器面として用いる光半導体素子であり、前記非形成部分は、複数の前記光半導体素子の前記共振器面を劈開により形成すべきラインに沿って、かつ、前記半導体バーの端部において、前記共振器面の位置よりも手前の位置で終端するように設けられていることを特徴とする請求項11または12に記載の半導体バー。前記半導体素子が、劈開面を共振器面として用いる光半導体素子であり、前記光半導体素子の間であって、前記劈開面に沿う分離位置には、前記InGaAsエピタキシャル層が備えられ、前記光半導体素子の間であって、前記劈開面に沿わない分離位置には、前記InGaAsエピタキシャル層が備えられていないことを特徴とする特徴とする請求項11乃至13のいずれか1項に記載の半導体バー。前記基板層がInPまたはGaAsであることを特徴とする請求項11乃至14のいずれか1項に記載の半導体バー。半導体バーの基板材料からなる基板層と、前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた1つ以上の層を含む半導体層と、前記基板層上に設けられ、SiO2絶縁膜若しくはSiN絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜と、前記半導体バーの長さ方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、を備え、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜は、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該SiO2絶縁膜若しくは当該SiN絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする半導体バー。前記基板層に積層された、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜以外の1つ以上の絶縁膜を含み、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜が前記非形成部分を備え、前記1つ以上の絶縁膜は、前記非形成部分の位置に、当該1つ以上の絶縁膜の一部又は全部を残していることを特徴とする請求項16に記載の半導体バー。前記半導体素子は、劈開面を共振器面として用いる光半導体素子であり、前記非形成部分は、複数の前記光半導体素子の前記共振器面を劈開により形成すべきラインに沿って、かつ、前記半導体バーの端部において、前記共振器面の位置よりも手前の位置で終端するように設けられていることを特徴とする請求項16または17に記載の半導体バー。前記半導体素子が、劈開面を共振器面として用いる光半導体素子であり、前記光半導体素子の間であって、前記劈開面に沿う分離位置には、前記1つ以上の絶縁膜が備えられ、前記光半導体素子の間であって、前記劈開面に沿わない分離位置には、前記1つ以上の絶縁膜が備えられていないことを特徴とする特徴とする請求項16乃至18のいずれか1項に記載の半導体バー。前記基板層がInPまたはGaAsであることを特徴とする請求項16乃至19のいずれか1項に記載の半導体バー。1つ以上のエピタキシャル層が形成され、当該エピタキシャル層を用いて複数の半導体素子が形成され、前記エピタキシャル層がInGaAsエピタキシャル層を含む半導体ウェハを製造する製造方法であって、前記InGaAsエピタキシャル層に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする半導体ウェハの製造方法。請求項21に記載の半導体ウェハの製造方法により製造された半導体ウェハを準備する工程と、前記半導体ウェハに対して、半導体ウェハの製造方法において設けられた前記非形成部分にスクライブを行う工程と、前記スクライブを行った後、当該スクライブにより形成したクラックを用いて前記半導体ウェハを分割することにより、前記半導体ウェハを半導体素子が形成されたチップ単位に分離する工程と、を備えることを特徴とする半導体素子の製造方法。複数の半導体素子が形成され、SiO2絶縁膜若しくはSiN絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜を含む半導体ウェハを製造する製造方法であって、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該SiO2絶縁膜若しくは当該SiN絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする半導体ウェハの製造方法。請求項23に記載の半導体ウェハの製造方法により製造された半導体ウェハを準備する工程と、前記半導体ウェハに対して、半導体ウェハの製造方法において設けられた前記非形成部分にスクライブを行う工程と、前記スクライブを行った後、当該スクライブにより形成したクラックを用いて前記半導体ウェハを分割することにより、前記半導体ウェハを半導体素子が形成されたチップ単位に分離する工程と、を備えることを特徴とする半導体素子の製造方法。1つ以上のエピタキシャル層が形成され、当該エピタキシャル層を用いて複数の半導体素子が形成され、前記エピタキシャル層がInGaAsエピタキシャル層を含む半導体バーを製造する製造方法であって、前記InGaAsエピタキシャル層に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする半導体バーの製造方法。請求項25に記載の半導体バーの製造方法により製造された半導体バーを準備する工程と、前記半導体バーに対して、半導体バーの製造方法において設けられた前記非形成部分にスクライブを行う工程と、前記スクライブを行った後、当該スクライブにより形成したクラックを用いて前記半導体バーを分割することにより、前記半導体バーを半導体素子が形成されたチップ単位に分離する工程と、を備えることを特徴とする半導体素子の製造方法。複数の半導体素子が形成され、SiO2絶縁膜若しくはSiN絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜を含む半導体バーを製造する製造方法であって、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該SiO2絶縁膜若しくは当該SiN絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする半導体バーの製造方法。請求項27に記載の半導体バーの製造方法により製造された半導体バーを準備する工程と、前記半導体バーに対して、半導体バーの製造方法において設けられた前記非形成部分にスクライブを行う工程と、前記スクライブを行った後、当該スクライブにより形成したクラックを用いて前記半導体バーを分割することにより、前記半導体バーを半導体素子が形成されたチップ単位に分離する工程と、を備えることを特徴とする半導体素子の製造方法。半導体ウェハは、所望の電気的、又は光学的特性を得るためにInP基板全体にInPやInGaAsPやInGaAs等をエピタキシャル成長させたうえで、最小単位であるチップ単位でパターン化されたエッチングや転写や成膜電気的絶縁膜、電極膜等の形成を繰返すことによって製作されている。半導体ウェハは、最終的には、製品の最小単位であるチップに分離される。また、そのような分離を行わない状態で、半導体素子が多数形成された半導体ウェハを売買するという取引も行われうる。また、最小単位であるチップへの分離の前段階で、複数の半導体素子が設けられた半導体バーを製造し、この半導体バーの単位での取引も行われうる。これらの種々の場面におけるチップ分離技術としては、ウェハをスクライブすることによってウェハ内部にクラックを形成させ、その後、外部から力を加えることによって、クラックを起点にウェハを劈開により分離するという技術が知られている。スクライブにより形成されるクラックが良好に形成されないと具体的には、クラックが基板に対して直線的かつ垂直に進展しないと、このクラックを起点としたチップ分離工程において良好な断面具体的には、狙い通りの位置における垂直断面を得ることができない。良好な断面が得られないと、チップの外形がいびつなものとなり不良品と認定されたり、或いはその後の工程で取り扱いが困難となったりする。特に、その断面が光半導体素子の共振器面としての劈開面である場合には、その劈開面の品質が光半導体素子の品質を決める大きな要素である。そこで、このような事情に鑑み本願発明者は鋭意研究を行ったところ、従来知られていない、スクライブ時のクラック形状を決める支配的な要因を見出すに至った。この発明は、スクライブにより良好なクラックを形成することができる半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、および半導体素子の製造方法を提供することを目的とする。なお、本願発明者が見出した当該支配的要因は、上記の特許文献1乃至3にも記載されておらず、従来知られていない新規な技術的事項である。スクライブによるクラックの形状を良好にする観点、具体的には、クラックが基板に対して直線的かつ垂直に進展させる観点から、スクライブ位置においてどのような膜構造が好適であるかという点について、上記特許文献1乃至3には記載されていない。第1の発明は、上記の目的を達成するため、半導体ウェハであって、半導体ウェハの基板材料からなる基板層と、前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた1つ以上の層を含む半導体層と、前記半導体ウェハの平面方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、を備え、前記半導体層は、エピタキシャル成長させられたInGaAsエピタキシャル層を含み、前記InGaAsエピタキシャル層は、前記複数の半導体素子を分割すべきラインに沿って設けられ、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする。第2の発明は、上記の目的を達成するため、半導体ウェハであって、半導体ウェハの基板材料からなる基板層と、前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた1つ以上の層を含む半導体層と、前記基板層上に設けられ、SiO2絶縁膜若しくはSiN絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜と、前記半導体ウェハの平面方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、を備え、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜は、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該SiO2絶縁膜若しくは当該SiN絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする。第3の発明は、上記の目的を達成するため、半導体バーであって、半導体バーの基板材料からなる基板層と、前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた1つ以上の層を含む半導体層と、前記半導体バーの長さ方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、を備え、前記半導体層は、エピタキシャル成長させられたInGaAsエピタキシャル層を含み、前記InGaAsエピタキシャル層は、前記複数の半導体素子を分割すべきラインに沿って設けられ、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする。第4の発明は、上記の目的を達成するため、半導体バーであって、半導体バーの基板材料からなる基板層と、前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた1つ以上の層を含む半導体層と、前記基板層上に設けられ、SiO2絶縁膜若しくはSiN絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜と、前記半導体バーの長さ方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、を備え、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜は、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該SiO2絶縁膜若しくは当該SiN絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする。第5の発明は、上記の目的を達成するため、半導体ウェハの製造方法であって、1つ以上のエピタキシャル層が形成され、当該エピタキシャル層を用いて複数の半導体素子が形成され、前記エピタキシャル層がInGaAsエピタキシャル層を含む半導体ウェハを製造する製造方法であって、前記InGaAsエピタキシャル層に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする。第6の発明は、上記の目的を達成するため、半導体ウェハの製造方法であって、複数の半導体素子が形成され、SiO2絶縁膜若しくはSiN絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜を含む半導体ウェハを製造する製造方法であって、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該SiO2絶縁膜若しくは当該SiN絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする。第7の発明は、上記の目的を達成するため、半導体バーの製造方法であって、1つ以上のエピタキシャル層が形成され、当該エピタキシャル層を用いて複数の半導体素子が形成され、前記エピタキシャル層がInGaAsエピタキシャル層を含む半導体バーを製造する製造方法であって、前記InGaAsエピタキシャル層に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする。第8の発明は、上記の目的を達成するため、半導体バーの製造方法であって、複数の半導体素子が形成され、SiO2絶縁膜若しくはSiN絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜を含む半導体バーを製造する製造方法であって、前記SiO2絶縁膜若しくは前記SiN絶縁膜又は前記特定絶縁膜に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該SiO2絶縁膜若しくは当該SiN絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする。第9の発明は、上記の目的を達成するため、半導体素子の製造方法であって、上記の第5若しくは第6の発明にかかる半導体ウェハの製造方法により製造された半導体ウェハ、又は、第7若しくは第8の発明にかかる半導体バーの製造方法により製造された半導体バーを準備する工程と、前記半導体ウェハ又は前記半導体バーに対して、前記半導体ウェハの製造方法において設けられた前記非形成部分又は前記半導体バーの製造方法において設けられた前記非形成部分に、スクライブを行う工程と、前記スクライブを行った後、当該スクライブにより形成したクラックを用いて前記半導体ウェハ又は前記半導体バーを分割することにより、前記半導体ウェハ又は前記半導体バーを半導体素子が形成されたチップ単位に分離する工程と、を備えることを特徴とする。第1乃至第4の発明によれば、スクライブにより良好なクラックを形成することができる半導体ウェハや半導体バーが提供される。第5乃至第8の発明によれば、スクライブにより良好なクラックを形成することができる半導体ウェハや半導体バーを製造することができる製造方法が提供される。第9の発明によれば、高いチップ外形精度を確保することのできる半導体素子の製造方法が提供される。実施の形態1.[実施の形態1にかかる基本技術の説明]本発明の実施の形態1にかかる半導体ウェハおよびその製造方法の具体的説明に先立って、実施の形態1にかかる基本技術の説明を行う。本願発明者は、鋭意研究を行ったところ、InPを基板材料とする半導体ウェハに対してスクライブを行うにあたり、InGaAsエピタキシャル層がある場合と無い場合とで、クラックの形成具合が大きく異なることを見出した。以下、この点についての説明を行う。以下の説明では、図1乃至6を用いて、先ず、InGaAsエピタキシャル層が無い場合にはスクライブにより良好なクラックが得られることを説明する。また、その一方で、図12乃至15を用いて、比較対象として、InGaAsエピタキシャル層がある場合には良好なクラック形成が阻害されることを説明する。図1は、本発明の実施の形態1にかかる基本技術を説明するための図であり、半導体ウェハや半導体バーにおけるスクライブされる部位の模式的な拡大断面図を示す図である。図1における各符号が指し示す構成は、下記のとおりである。1は、スクライブ面であり、4は、InP基板であり、5はエピタキシャル層である。実施の形態1では、エピタキシャル層5は、InGaAsPエピタキシャル層であるものとする。図2は、図1に示す構成に対してスクライブを行った様子を示す模式的な拡大断面図である。図2において、2は、スクライブ位置を指し示す点であり、3は、クラックである。スクライブ位置とは、具体的には、スクライブツールが半導体ウェハ表面と接する位置である。図3は、スクライブ荷重とクラック形状の傾向を説明するための図である。図4は、本願発明者が行った実験結果として得られたクラック形状を、写真に基づいて詳細に図示した図である。図4aは、図3における紙面左側の分離不可の段階および良好の段階に属するクラック状態クラック10を示している。図4bは、図3における紙面右側のやや良好の段階およびずれ不良の段階に属するクラック状態クラック12を示している。図5は、本願発明者が行った実験の結果をまとめた表を示す図である。図5において、スクライブ荷重速度については、荷重はスクライバをウェハに押付ける強さを意味し、速度はその強さでスクライバを平行移動させる速度を意味している。ただし、例えば荷重が軽く速度が速いとツールが跳ねて浮き出す傾向があるので、線形な変化を示しているわけではない。また、スクライブする位置に機械的な力を付与することを前提とするものである。なお、図5において、垂直進展後、斜めとは、図3の右側2つの段階に属するクラック状態を指している。図12乃至15は、本発明の実施の形態に対する比較例として示す、InGaAsエピタキシャル層をスクライブ位置に有する構成について説明するための図である。図12の積層構造は、InGaAsエピタキシャル層15をエピタキシャル層として含んでいる。その他については、図1で説明したものと同じ構成が示されている。図13は、スクライブ荷重とクラック形状の傾向を説明するための図である。図14は、図12の比較例の構成を対象に本願発明者が行った実験結果として得られたクラック形状を、写真に基づいて詳細に図示した図である。図14aは、図13における紙面左側の分離不可の段階および良好の段階に属するクラック状態を示しており、クラックが認められない状態を例として示している。一方、図14bは、図13における紙面右側のややずれの段階およびずれ不良の段階に属するクラック状態クラック30を示している。図15は、本願発明者が行った実験の結果をまとめた表を示す図である。図5に示したものと同様のスクライブ荷重および速度のそれぞれにおいて、形成されたクラックの進展方向いわば、クラックの態様、モードの違いに応じて、クラックが垂直進展した場合、クラックが斜めに入った後、垂直進展した場合、クラックが斜めのみに入った場合、クラックの発生なしの場合というそれぞれの結果の数を表としてまとめている。図5においては、6gf、50um/sにおける垂直進展のN数が4であり、8gf、50um/sにおける垂直進展後、斜めのN数が4であり、10gf、50um/sにおける垂直進展後、斜めのN数が5である。これに対し、図15においては、6gf、8gf、10gfのいずれにおいても垂直進展のN数は0であり、また垂直進展後、斜めというクラック進展方向が認められない。図5と図15とを比較すれば、先ず、図5にまとめられた結果のほうが、垂直進展するクラックが形成されている頻度が高いことがわかる。また、垂直進展、垂直進展後、斜めのいずれも、クラックがその発生起点から先ず垂直に進展するというクラック進展方向を表している。これに対し、図15にまとめられた結果は、斜め後、垂直進展などの、クラックがその発生起点から先ず斜めに進展するというクラック進展方向で占められている。この点を比較すると、図5に示す実験データを行った条件つまり、図1に示す構成のほうが、半導体基板に対して垂直なクラックを形成させやすいことがわかる。なお、図5のなかの表では、6gfかつ50umのときに垂直進展が4つ見られており、最も良い結果が得られている。一方、8gfや10gfでは、垂直進展のN数が少ない。このことから、6gfと8gfの間に境界的な条件があると考えられる。また、その境界的な条件よりも荷重が小さい6gf側ほど、垂直進展になりやすいと考えられる。本願発明者の考察によれば、InGaAsの結晶構造に起因してクラックが斜めに入ることから、図5と図15のそれぞれに示す結果の差が現れていると考えられる。そこで、図5の結果をもたらした構成、つまり図1に示したようなInGaAs層を設けない構成を、スクライブ位置具体的には、スクライブツールが接する位置に配置するようにすれば、垂直進展の発生頻度を高めるとともに、少なくとも発生起点から先ず垂直に進展するクラックの発生頻度を高めることができる。これにより得られる技術的効果として、下記の種々の効果がある。一つ目の効果として、このようにInGaAs層を設けない部分をスクライブすると、スクライブ荷重を増加させていくにつれて、クラックが極小で分離不可の状態から、徐々に直下方向に真っ直ぐなクラックが長く伸びていくため、狙いとしてスクライブした位置からずれることを避けることができる。その結果、分離位置精度を向上させることができる。二つ目の効果として、例えば向かい合う2面の劈開面とその劈開面間距離を共振器長として必要とするレーザダイオード半導体レーザにおいては、狙いとしてスクライブした位置から劈開面の位置がずれないため、所望の劈開面間距離で分離され所望の光学的特性が得られる。劈開などによる分離位置精度の影響についてさらに詳しく述べれば、向かい合う2面の劈開面とその劈開面間距離を共振器長とするレーザダイオード半導体レーザにおいては、狙いのスクライブ位置から劈開面の位置がずれると、所望の劈開面間距離がずれるため、所望の光学的特性が得られなくなる。スクライブを経て最終的に形成される劈開面の位置精度は、光半導体素子における共振器長の精度を左右するものである。共振器長の精度は、光半導体素子の特性にとって、要求精度を逸脱した素子は即不良品と判定されるほどに重要なものである。また、例えば光半導体素子において、レーザ出射光部分は、部分的に見ても、窓構造等により特性を調整している重要な部分でもある。この観点からも、狙いどおりの位置で劈開をすることのできる高い精度が求められる。この点、実施の形態1にかかる基本技術を採用すれば、高い精度でもって、狙い通りの位置において劈開をすることができる。三つ目の効果として、分離位置精度ばらつき分の領域確保が不要になり、ウェハあたりの設定可能なチップ数を減らす必要がなくなる。分離位置精度ばらつき分の領域確保が必要になることから、ウェハあたりの設定可能なチップ数を減らさなければならなくなる場合がしばしばある。チップの生産性を向上させる有力な手段のひとつとして、ウェハあたりのチップ数を増やすという方針がある。例えば余分な箇所を排除して、1ウェハあたりのチップ数が2倍になればチップ単価はほぼ50減になると考えても過言ではない。収率とも称される。チップを使用する製品自体についても、小型化、高密度実装化が常に叫ばれている。この点についても、ばらつき分で領域確保していた分を減らしてその分だけチップ自体を小さくすることにより、小型化等に貢献できる。この点、実施の形態1にかかる基本技術を採用すれば、良好なクラック形成垂直進展するクラックの形成を確保することができる用になるので、チップ分離精度を向上させることができ、ばらつき分として確保していた領域を減らすことができる。四つ目の効果として、チップ外形精度、歩留まりについて次のような効果がある。実施の形態1にかかる基本技術を採用すれば狙い通りの位置で垂直なクラック形成を行うことができるので、チップ分離後に、良好な精度のチップ外形を得ることができる。これにより、チップを実装する際に、発光部又は受光部の位置に対してチップ外形精度が良くなるため、自動チップ実装装置の使用時に、チップ外形認識と発光部又は受光部の位置認識という2つの認識のうち、発光部又は受光部の位置認識を省略することが可能となる。その結果、それらの2つの認識を必要とする場合と比べて、実装装置を安価にできる。劈開などによる分離位置精度が悪いと、チップを実装する際に、発光部又は受光部の位置に対してチップ外形精度が悪くなる。このため、自動チップ実装装置を使用する際にはチップ外形認識と発光部又は受光部の位置認識の両方が必要となる。これら両方の位置認識が必要であると、高価な実装装置が必要になる。さらに詳しく述べれば、チップの外形がいびつであるほど、実装時のピックアップピンセットや装置のコレットでチップを把持する際、把持力による微小クラック形成やチッピング屑の発生を考慮した、高度な制御機能調整が必要になる。把持力による微小クラックの形成は、チップの信頼性に影響する可能性がある。また、チッピング屑の発生は、屑噛み込みによるチップのダイボンディング不具合、ワイヤボンド不着不具合などを発生させる要因となり得るとともに、光半導体素子の場合は光路に付着すると光が遮断され不具合を生じる原因になり得る。この点、実施の形態1にかかる基本技術を採用すれば、狙い通りの位置で垂直なクラック形成を行うことができるので、チップ外形精度を良好に確保したり、チップ分離後の後工程での種々の不具合の発生を抑制したりすることができる。五つ目の効果として、スクライブ荷重を最小限に抑えることが可能となり、スクライブツール費用を少なく、またスクライブツール交換作業費用も少なくすることができる。つまり、ウェハをスクライブすることによるウェハ内部のクラック形成が、容易になるという効果がある。ダイヤモンドツール等の機械的な力を付与するスクライブツールを用いたスクライブにおいて、ウェハ内部にクラックを形成させるためには、ダイヤモンドツールに荷重をかける必要がある。このツールにかける荷重以降スクライブ荷重とするに対するクラック形成がし難いほど、ツールの消耗が激しくなりツール費用が多く発生する。また、ツール交換作業費用も多く発生する。この点、実施の形態1にかかる基本技術を採用すれば、InGaAs層を取り除かない場合と比べて、必要なスクライブ荷重を低減させることができ、ツールの消耗抑制等の効果を得ることができる。[実施の形態1の構成]上述した実施の形態1にかかる基本技術、より具体的に言えばスクライブによるクラック形成位置にはInGaAs層を設けない構成は、下記のように各種具体的構成に適用することができる。i適用対象としては、半導体ウェハや半導体バーといったスクライブが予定される種々の構成に対して適用することができる。最小単位である半導体チップに分離される前段階の構成であれば、スクライブによるチップ分離を行うことがあるからである。iiその場合、スクライブする位置の直下、劈開する位置の直下、又はチップとして分離する位置の直下の各位置を対象に、当該構成を適用することができる。iii適用の際には、スクライブする位置の直下、劈開する位置の直下、又はチップとして分離する位置の直下の一部のみに設けても良いし、或いはそれらの位置の全部全域に対して設けても良い。つまり、複数の半導体素子が並べられた半導体ウェハや半導体バーにおいて、iiで列挙した位置の全てに対してスクライブによるクラック形成位置にはInGaAs層を設けない構成を配置しても良いし、或いは、垂直なクラック形成やスクライブ荷重を小さくしたいなどの必要性がある位置のみに対してスクライブによるクラック形成位置にはInGaAs層を設けない構成を配置しても良い。このInGaAs層を設けない構成は、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分具体的に言えば、開口部、或いは、溝として提供されればよい。以下、このInGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分を、非形成部分とも称す。iv非形成部分は、InGaAs層を設けない領域を連続的に延びるように設けてもよいし、InGaAs層を設けない領域が所定の距離を置きつつ並べられても良い。また、非形成部分は、複数の半導体素子を分割すべきラインに沿って、そのラインの一部例えば、ラインの一方の端や、両端部にのみ設けられてもよいし、そのラインの全部に設けられても良い。以下、実施の形態1にかかる基本技術を適用した実施例として、半導体ウェハと半導体バーについて説明する。実施例1半導体ウェハは、所望の電気的特性や光学的特性を有する半導体素子を得るために、InP基板全体にInPやInGaAsPやInGaAs等をエピタキシャル成長させたうえで、最小単位であるチップ単位でパターン化されたエッチングや転写や成膜電気的絶縁膜、電極膜等の形成を繰返すことによって製作されている。このように製作された半導体ウェハは、最終的には、製品の最小単位であるチップに分離される。近年では、そのようなチップ分離を行わない状態で、半導体素子が多数形成された半導体ウェハを売買するという取引が行われうるウェハ売りとも称される。そこで、このような半導体素子が多数形成された半導体ウェハに対して、上記の実施の形態1にかかる基本技術を適用することができる。実施例1にかかる半導体ウェハは、基板材料であるInP層上に、InP層、InGaAsP層およびInGaAs層がエピタキシャル成長させられた構成を有している。このエピタキシャル成長層を用いて、光半導体素子具体的には、半導体レーザが、複数個、当該半導体ウェハの面方向に並べて形成されている。InGaAsエピタキシャル層は、上述した非形成部分を備えている。この非形成部分が、スクライブによるクラック形成位置にはInGaAs層を設けない構成として機能することができる。この非形成部分に沿ってスクライビングを行うことで、垂直進展したクラックを形成することができる。実施例2最小単位であるチップへの分離の前段階で、複数の半導体素子が設けられた半導体バーを製造し、この半導体バーの単位での取引も行われうる。半導体ウェハに限らず、半導体バーの段階でこれが商品として売買され、購買者側でスクライブ、劈開、チップ分離を行う、という実施形態が考えられる。ここでいう半導体バーとは、半導体素子たとえば、光半導体素子であり、特に、半導体レーザなど共振器面を必要とする光半導体素子が、一列または複数列に並べて形成された棒状長方形状のの構成をいう。半導体ウェハを分割する途中の段階で、このような半導体バーがいわば中間生成物として製造される。そこで、このような半導体バーに対して、上記の実施の形態1にかかる基本技術を適用することができる。実施例2にかかる半導体バーも、実施例1で述べた半導体ウェハと同様に、InGaAsエピタキシャル層が、複数の光半導体素子の間に連続的に設けられ、当該InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分非形成部分を備えている。この非形成部分が、スクライブによるクラック形成位置にはInGaAs層を設けない構成として機能することができる。この非形成部分にスクライビングを行うことで、垂直進展したクラックを形成することができる。なお、納入先の要求仕様によっては、半導体ウェハを複数に分断した状態であって、最終的なチップ化の前の段階であり、かつ半導体バーのように棒状ではないものいわば、半導体ウェハ片が、商品として売買されることも考えられる。例えば、ウェハ売りの中で多品種混載ウェハを製造し、納入先の仕様毎にウェハを複数に分断して売るといった取引形態である。このような取引対象物半導体ウェハ片も、複数の半導体素子が形成された半導体ウェハをチップ分離前の段階で取引する点では上記実施例1で述べた半導体ウェハと同じ性質を有する。このため、半導体ウェハ片も含めて半導体ウェハと総称するものとする。[実施の形態1の製造方法]以下、本発明の実施の形態1にかかる半導体素子の製造方法について説明する。図6乃至11は、本発明の実施の形態1にかかる半導体ウェハ、半導体バー、および半導体素子の製造方法を説明するための図である。先ず、InP基板準備工程、エピタキシャル成長工程、ウェハプロセスにより、図6に示す半導体ウェハ100が準備される。図6は、半導体レーザ素子が複数形成された半導体ウェハ100の平面図である。素子が未形成のInP基板全体にInPやInGaAsPやInGaAs等をエピタキシャル成長させたうえで、最小単位であるチップ単位でパターン化されたエッチングや転写や成膜電気的絶縁膜、電極膜等の形成を繰返すことによって半導体レーザ素子形成領域101を形成し、半導体ウェハ100を製作する。このとき、半導体レーザ素子形成領域101の各々の間に、実施の形態1の基本技術にかかる構成を適用する。その場合には、工程数を抑制する観点から、InGaAsエピタキシャル層のみを除去することが好ましい。全部のエピタキシャル層を除去すると確実に工程が増えるが、InGaAsエピタキシャル層のみであれば、半導体素子の特性上のInGaAs除去ウェハプロセスにおける半導体素子作製のためのInGaAs除去プロセスと同時に一括して、共通化して行えばよいからである。この段階において、実施の形態1にかかる半導体ウェハ半導体ウェハ100の製造を完了することができる。次に、半導体ウェハ100を半導体ウェハ片102に分離し、さらに図7のように半導体ウェハ片102を劈開して、複数のバー104に分割する。図8は、本発明の実施の形態1にかかる製造方法における劈開工程の様子を説明するための模式図である。図8の一点鎖線は、複数の半導体レーザ素子120の並ぶ方向に沿って、半導体ウェハ片102を分割する位置を示すラインである。本実施形態では、図8に示すように、半導体ウェハ片102を対象にして、符号130が指し示す部位に、複数の半導体レーザ素子120が並ぶ方向に沿って、ダイヤモンドツール132でスクライブを行う。なお、本実施形態では、劈開不要部である符号130で示した部分のみに、劈開の起点となるクラックを入れるためのスクライブを行っている。よって、この符号130で示す位置のみに、InGaAsエピタキシャル層の非形成部分を設けても良い。これは、非形成部分は、複数の半導体素子を分割すべきライン図中の一点鎖線の一部ラインの一方の端にのみ、非形成部分を設けている実施形態に相当している。続いて、図9に示すように、スクライブ傷134スクライブで形成されたクラックを設けた面の反対側から、半導体ウェハ片102に対してブレード140およびスリット受け刃142を用いて力を加える。これにより、スクライブ傷134を起点として、所望位置図8の一点鎖線において、半導体ウェハ片102を劈開により割ることができる。この工程を、ブレーク工程とも称す。なお、劈開とは、結晶に力を加えたときに結合の弱い結晶面に沿って割れる現象をいう。劈開は、レーザを発振させるための共振器端面を形成する目的や、共振器長を精度良く制御する目的で用いられる。次いで、図10に示すように、劈開した半導体バー104の端面106a、106bを、保護膜でコーティングする。なお、図10に示す半導体バー104のうち、符号S1は劈開が必要な面つまり、共振器面、符号S2は劈開が不要な面をそれぞれ指し示している。本実施形態では、上記の符号130で示したように、S2の位置についてのみスクライブを行う。S2にのみスクライブを行うことで、半導体ウェハ片102上における複数の半導体レーザ素子を分割するライン図8の一点鎖線のうち、劈開が不要な領域である半導体ウェハ片102の端部のみに対してスクライブを行うことができる。この段階で或いは、コーティングの前段階で、実施の形態1にかかる半導体バー半導体バー104の製造を完了することができる。更に、半導体バー104をさらに分割して、複数の半導体レーザチップにする。図11は、本発明の実施の形態1における半導体レーザチップの分離工程を説明するための図である。本実施形態では、ダイヤモンドツール132を用いて、図11におけるそれぞれのライン144に沿って、スクライブを行う。半導体バー104におけるライン144スクライブラインの位置は共振器端面ではなく劈開が不要であるため、スクライブを行ってクラックを設けるものとする。その後、図9を用いて説明したのと同様に、ブレードおよびスリットを用いてブレーク工程を行う。その後、半導体レーザチップの実装を行う。このとき、自動チップ実装装置を使用しても良く、その場合には、チップを実装する際に、半導体レーザチップ外形精度が良くなるため、自動チップ実装装置の使用時に、チップ外形認識と発光部の位置認識という2つの認識のうち、発光部の位置認識を省略してもよくなる。その結果、それらの2つの認識を必要とする場合と比べて、実装装置を安価なものにできる。以上により、実施の形態1にかかる半導体素子の製造を完了することができる。[実施の形態1の変形例]実施の形態1では、一旦InGaAsエピタキシャル層を作成し、その後、所定の一部又は全部についてこのInGaAsエピタキシャル層を取り除くことにより、非形成部分つまりInGaAsエピタキシャル層が設けられていない部分を形成した。しかしながら、本発明はこれに限られるものではない。当初からInGaAsエピタキシャル層を所定の一部又は全部に作らないように製造を行う方法を採用しても良い。具体的には、エピタキシャル層を成長させる際にマスキングすることにより非形成部分の位置にInGaAsエピタキシャル層をエピタキシャル成長させないという工程を採用しうるならば、その工程を採用して、実施の形態1にかかる半導体ウェハとおなじ構造の半導体ウェハを作成すればよい。このような場合でも、InGaAsエピタキシャル層を有さないことにより、同様な効果を得ることができる。なお、具体的な製造方法は、デバイスの構造によって様々となるが、要は最終ウェハ構造で実施の形態1の非形成部分の位置にInGaAsエピタキシャル層が設けられていなければ良い。なお、上述したとおり、非形成部分は、InGaAsエピタキシャル層の下の層を少なくとも当該InGaAsエピタキシャル層より上の層に対して露出させる部分として提供されれば良い。つまり、InGaAsエピタキシャル層の非形成部分溝や開口部の上に、他の層が存在して、この非形成部分を覆っていても良い。また、非形成部分におけるInGaAsエピタキシャル層の下の層については、必ずしも除去されていなくともよく、残されていてもよい。非形成部分に残存するInGaAs以外のエピタキシャル層のバリエーションとしては、例えば、InP、InGaAsP、またはFeInPのエピタキシャル層を挙げることができる。なお、絶縁膜はエピタキシャル層ではない。あるいは、InGaAsエピタキシャル層の非形成部分の位置について積層膜をすべて除去して、半導体ウェハの下地基板の層実施の形態1ではInP層を外部に露出させるようにしても良い。尚、実施の形態1では、半導体素子として、光半導体素子具体的には半導体レーザ素子120を半導体ウェハ上に形成する実施形態を説明した。しかしながら、本発明はこれに限られるものではない。半導体レーザのみならず、各種の半導体発光デバイス、半導体受光デバイス、光変調器その他の各種の光デバイスに対して必要に応じて本発明を適用することができる。また、半導体素子として、上記の実施の形態1における光半導体素子の代わりに、例えば、トランジスタFET、バイポーラその他種類を問わないやダイオードを多数形成した半導体ウェハであっても良い。半導体ウェハや半導体バーを精度良く分割して高品質な断面を得ることのできる利点や、スクライブツールへの負担が減ることなどの各種効果は、光半導体素子に限らず全ての半導体素子あるいは、半導体チップ化される全ての半導体デバイスについての製造場面で得られる効果だからである。なお、上述した実施の形態1では、InP基板4を半導体ウェハの基板材料とする場合について説明したが、本発明はこれに限られるものではない。InPを基板材料とする半導体ウェハの代わりに、GaAsを基板材料とする半導体ウェハを用いても良い。なお、半導体素子が形成された半導体ウェハや半導体バーを取引するに際しては、それらの搬出、搬入の際に半導体ウェハや半導体バーに対して不可避的に荷重が加わる。そのため、半導体ウェハや半導体バーに多数の溝凹部を形成することは、それらの強度を低下させるため、避けることが好ましい。特に、半導体ウェハの下地基板としての半導体層まで深く至るような溝や凹部が形成されていることは、それだけ半導体ウェハの強度を低下させるので、ウェハ売りを行うにあたっての半導体ウェハの取り扱いの利便性を考えた場合には好ましくない。半導体バーの取引についても、同様である。この点、実施の形態1によれば、スクライブ時のクラック形成についての支配的な要因がInGaAsエピタキシャル層の有無であることから、スクライブ時のクラックを垂直進展させるという効果をえる観点からは、InGaAsエピタキシャル層を優先的に取り除く或いは作製しないという措置で足りる。そこで、半導体ウェハや半導体バーの下地基板には溝を設けずに、InGaAsエピタキシャル層を取り除くのみの構成としても良く、さらには、半導体素子の構造上特に取り除く必要がない場合にはInGaAsエピタキシャル層以外のエピタキシャル層をあえて残すようにしてもよい。この場合には、前述した実施の形態1にかかる製造方法で述べたように、工程数の増加を抑制するという効果も得られる。このような構成、製造方法は、本願発明者が鋭意研究により明らかにしたInGaAsエピタキシャル層の有無がクラック品質についての支配的な要因であるという技術的知見のもとで始めて見出すことの出来るものである。なお、上述したようにInGaAsエピタキシャル層のみを設けない構成つまりスクライブ位置のInGaAsエピタキシャル層を選択的に排除してInGaAs以外のエピタキシャル層のみをあえて残した半導体ウェハ等を作製するアイディアに到達することは、当業者にとって容易ではない。すなわち、InGaAsエピタキシャル層が相当に薄い例えば、わずか1μm程度のに対して、ウェハ厚は通常100μm程度であり且つウェハ厚の殆どはInP基板であり、InP基板単体では6gfでも十分に品質の良い劈開ができる。このような状況下では、InP基板上のInGaAsエピタキシャル層の有無がクラックの品質にこれほど大きく利いているという事実を見出すことは、容易ではない。さらに、生産性向上の観点から設計レベルでの工数削減が取りざされている中で、わざわざそのような薄い1μm程度のエピタキシャル層を除去する工程を入れようとすることは当業者が通常考えるような事項ではなく、むしろ工程数増加という点が阻害要因として働くため当業者の動機付けを妨げるものである。本願発明者は、そのような状況下において更なる鋭意研究を進めた結果として、前述した実施の形態1にかかる基本技術を見出したものである。実施の形態2.実施の形態1では、本願発明者が見出した、InGaAsエピタキシャル層の有無がスクライブによるクラック形成に与える影響について説明をした。一方、本願発明者は、SiO2又はSiNといった電気的絶縁膜も、実施の形態1と同様に、スクライブによるクラック形成に大きな影響を与えていることも見出している。図16および17は、比較例として示す、電気的絶縁膜がある構成について説明するための図である。図16の積層構造は、電気的絶縁膜25をエピタキシャル層として含んでいる。電気的絶縁膜25は、SiO2絶縁膜又はSiN絶縁膜である。1は、スクライブ面であり、4は、InP基板であり、5はエピタキシャル層である。図17は、スクライブ荷重とクラック形状の傾向を説明するための図である。SiO2又はSiNといった材料でなる電気的絶縁膜があると、SiO2又はSiNが硬いため、その下の半導体にクラックを入れるためには一定荷重以上のスクライブ荷重が必要となる。例えば、SiO2又はSiNの弾性域においては、SiO2又はSiN上をスクライブしても、SiO2又はSiNの下の半導体層にクラックが入り難い。そして、SiO2又はSiNが割れるほどの大きな荷重になると、ダイレクトに半導体に高荷重が掛かることにより、SiO2又はSiNがないときに高荷重で半導体をスクライブしたときと同じ現象が発生する。つまり、SiO2又はSiNが硬いため、下の半導体層に集中応力を伝え難く、SiO2又はSiNが割れる程度のスクライブ荷重がダイレクトに半導体に伝わると、InPの場合、クラックの先端に斜め成分が発生してしまう。その結果、図17のように、一定のスクライブ荷重を超えた段階で一気にクラックが進展する結果が得られている。そこで、実施の形態2では、実施の形態1において述べた基本技術と同様に、SiO2絶縁膜又はSiN絶縁膜を有さない構成をスクライブ位置具体的には、スクライブツールが接する位置に配置することにした。具体的には、上述した実施の形態1にかかる基本技術、実施の形態1にかかる構成、実施の形態1にかかる製造方法においてInGaAsエピタキシャル層に対して非形成部分を設けた技術を、InGaAsエピタキシャル層をSiO2絶縁膜又はSiN絶縁膜に読み替えたうえで、SiO2絶縁膜又はSiN絶縁膜を有する半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、および半導体素子の製造方法に対してそれぞれ用いることができる。なお、SiO2絶縁膜又はSiN絶縁膜が、半導体ウェハや半導体バーにおける各種の膜半導体層、半導体エピタキシャル層、他の絶縁膜その他の下地基板上に積層される膜の積層構造のいずれの層に位置するかは、半導体素子の具体的構造に応じて様々である。しかしながら、いずれの場合であっても、スクライブによりクラックを形成すべき位置において、実施の形態1で述べたのと同様に、SiO2絶縁膜又はSiN絶縁膜の非形成部分を設ければよい。これにより、実施の形態2においても、実施の形態1と同様に、スクライブによる良好なクラックの形成、半導体ウェハや半導体バーの高品質な分割、高品質な劈開面の形成、および各種の生産性向上効果を得ることができる。なお、必要に応じて、実施の形態1の変形例の欄で述べた各種変形例の内容を、実施の形態2にかかる半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、および半導体素子の製造方法に対してそれぞれ適用しても良い。なお、上述した実施の形態2では、SiO2絶縁膜若しくはSiN絶縁膜について説明したが、本発明はこれに限られるものではない。これらと同等の条件でスクライブをしたときに基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜に対しても、同様に、本発明を適用することができる。例えば、SiO2絶縁膜若しくはSiN絶縁膜と同等の高度を有する絶縁膜絶縁材料や、SiO2絶縁膜若しくはSiN絶縁膜と同等の弾性域を有する絶縁膜や、SiO2絶縁膜若しくはSiN絶縁膜と同程度に下の半導体層への集中応力を伝え難くする性質を持つ絶縁膜についても、同様の事情が発生する。なお、弾性域とは、より詳しく述べれば、スクライブ荷重が与えられたときに弾性を示すことのできる、絶縁膜に対するスクライブ荷重の大きさの範囲である。これらの絶縁膜についても、本発明を適用することができる。