"パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置において、前記ストローブ信号を可変可能な遅延時間分遅延させる第1の位相制御回路と、前記第1の位相制御回路で遅延させた前記ストローブ信号を、可変可能な遅延時間分遅延させる第2の位相制御回路と、前記第1の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第1の保持回路と、前記第2の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第2の保持回路と、前記第2の保持回路が前記パラレルデータ信号の信号変化点で保持動作を行うように前記第1の位相制御回路の遅延時間を調整する制御回路と、を備えることを特徴とする半導体装置。複数のデータビットからなるパラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置において、前記ストローブ信号を可変可能な遅延時間分遅延させる第1の位相制御回路と、前記ストローブ信号を可変可能な遅延時間分遅延させる第2の位相制御回路と、前記第1の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第1の保持回路と、前記第2の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第2の保持回路と、前記第2の保持回路が前記パラレルデータ信号の信号変化点で保持動作を行うように前記第2の位相制御回路の遅延時間を調整し、かつ前記第2の保持回路が保持動作を行う時刻から前記第1の保持回路のセットアップ時間分だけ後の時刻で前記第1の保持回路が保持動作を行うように前記第1の位相制御回路の遅延時間を調整する制御回路と、を備えることを特徴とする半導体装置。前記パラレルデータ信号を構成するデータビットごとに設けられ、対応するデータビットを可変可能な遅延時間分遅延させる第3の位相制御回路を備え、前記制御回路は、前記第2の位相制御回路の遅延時間の調整結果に基づいて前記第1の位相制御回路の遅延時間を調整する際に、前記パラレルデータ信号を構成する前記複数のデータビット間のタイミングのずれが少なくなるように個々のデータビットごとに前記第3の位相制御回路における遅延時間を調整することを特徴とする請求項1または2に記載の半導体装置。前記制御回路は、前記パラレルデータ信号が特定のビット列の場合に、前記第1および第2の位相制御回路の遅延時間を制御することを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記制御回路は、電源投入またはリセット時には前記パラレルデータ信号に前記特定のビット列を与えて前記第1および第2の位相制御回路の遅延時間を調整し、その後は、通常の読出し動作を行っている最中に、前記パラレルデータ信号に前記特定のビット列が現れたタイミングに合わせて前記第1および第2の位相制御回路の遅延時間を調整することを特徴とする請求項4に記載の半導体装置。本発明の実施形態は、半導体メモリの通常の読出し動作中に電圧変動や温度変動が生じても、その変動に合わせて迅速にパラレルデータ信号とストローブ信号との相対的なタイミングのずれを調整することで、常に安定して読出し動作を行うことができる半導体装置を提供するものである。本実施形態では、パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置において、前記ストローブ信号を可変可能な遅延時間分遅延させる第1の位相制御回路と、前記第1の位相制御回路で遅延させた前記ストローブ信号を、可変可能な遅延時間分遅延させる第2の位相制御回路と、前記第1の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第1の保持回路と、前記第2の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第2の保持回路と、前記第2の保持回路が前記パラレルデータ信号の信号変化点で保持動作を行うように前記第1の位相制御回路の遅延時間を調整する制御回路と、を備えることを特徴とする半導体装置を提供する。以下、図面を参照しながら、本発明の実施形態を説明する。実施形態に係る半導体装置は、パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う読出制御回路を備えており、以下では、この読出制御回路について説明する。読出制御回路に接続される半導体メモリは、例えば、SDR、DDR、DDR2、DDR3、LPDDR、LPDDR2などの、パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリであり、その具体的な種類は問わない。半導体メモリは、DRAM等の揮発性メモリでもよいし、各種の不揮発性メモリでもよい。第1の実施形態図1は第1の実施形態による読出制御回路1の概略構成を示すブロック図である。図1の読出制御回路1は、例えば、DDRSDRAM2の読出し制御を行う。図1の読出制御回路1は、ストローブ信号DQSの位相を遅延させる第1の位相制御回路3と、この第1の位相制御回路3で遅延させたストローブ信号DQSの位相をさらに遅延させる第2の位相制御回路4と、パラレルデータ信号DQ0~7を第1の位相制御回路3で遅延させた遅延ストローブ信号DQS1のエッジで保持サンプリングする第1の保持回路5と、パラレルデータ信号DQ0~7を第2の位相制御回路4で遅延させた再遅延ストローブ信号DQS2のエッジで保持する第2の保持回路6と、第1の位相制御回路3および第2の位相制御回路4の遅延時間を制御する制御回路7と、を備えている。制御回路7は、第2の位相制御回路4の遅延時間を固定にし、第1の位相制御回路3の遅延時間を調整可能とする。より具体的には、第2の位相制御回路4の遅延時間は、任意のホールド時間例えば、第1の保持回路5のホールド時間、すなわち半導体メモリにより規格化されたホールド時間分の固定時間に設定される。その後、制御回路は、第1の位相制御回路3の遅延時間を調整して、第2の位相制御回路4で遅延させた再遅延ストローブ信号DQS2のエッジ位置がパラレルデータ信号DQ0~7の信号変化点に一致するようにする。これにより、第2の保持回路6はパラレルデータ信号DQ0~7の信号変化点で保持動作を行うことになり、かつ第2の保持回路6が保持動作を行う時刻から第1の保持回路5のホールド時間分だけ前の時刻で第1の保持回路5が保持動作を行うことになる。第1の位相制御回路3と第1の保持回路5は、SDRAM2からのパラレルデータ信号を取り込むための本来的な役割を担うものである。これに対して、図1において破線で示す第2の位相制御回路4と第2の保持回路6は、第1の保持回路5でパラレルデータ信号DQ0~7を取り込む保持する際にホールド時間を必ず確保できるような制御を行うために、追加的に設けられたものである。図2および図3は図1の読出制御回路1のタイミング図であり、ストローブ信号DQS、パラレルデータ信号DQ0~7、第1の位相制御回路3で遅延された遅延ストローブ信号DQS1、第2の位相制御回路4で遅延された再遅延ストローブ信号DQS2のタイミング波形を示している。以下、このタイミング図を用いて、図1の読出制御回路1の動作を説明する。SDRAM2は、パラレルデータ信号DQ0~7とストローブ信号DQSを同タイミングで出力する。読出制御回路1は、基本的には、ストローブ信号DQSのエッジで、パラレルデータ信号DQ0~7を保持するために、パラレルデータ信号DQ0~7とストローブ信号DQSの相対的な位相を90°ずらす処理を行う。具体的には、第1の位相制御回路3によって、ストローブ信号DQSを遅延させて、パラレルデータ信号DQ0~7の位相よりも約90°分だけ位相を遅くする。上述したように、位相を正確に90°ずらしたとしても、電圧変動や温度変動が生じると、位相が90°からずれるおそれがある。そこで、本実施形態の制御回路7は、まずは、第2の位相制御回路4の遅延時間を、任意のホールド時間に合わせて設定する。第2の位相制御回路4には、任意のホールド時間に合わせて任意の遅延時間を設定可能であるが、一度設定した遅延時間は変更しない。その後、制御回路7は、第1の位相制御回路3の遅延時間を調整することにより、第2の位相制御回路4で遅延された再遅延ストローブ信号DQS2のエッジをパラレルデータ信号DQ0~7の信号変化点に一致させる。これにより、第1の位相制御回路3で遅延された遅延ストローブ信号DQS1は、再遅延ストローブ信号DQS2よりも、ホールド時間分だけ位相が早くなる。結果として、第1の保持回路5は、必ずホールド時間を保証できることになる。例えば図2の時刻t5にパラレルデータ信号DQ0~7の変化点がある場合は、再遅延ストローブ信号DQS2のエッジもこの時刻t5になるように、第1の位相制御回路3の遅延時間が調整される。第2の位相制御回路4の遅延時間は予め任意のホールド時間分t5-t2に設定されているため、この時刻t5よりもホールド時間分t5-t2だけ前の時刻t2で、第1の保持回路5は保持動作を行うことになり、第1の位相制御回路3で遅延された遅延ストローブ信号DQS1のエッジは時刻t2に設定される。図2に示すように、電圧や温度等の変動により、パラレルデータ信号DQ0~7の信号変化点が時刻t5よりも早い時刻t4になったとすると、制御回路7は、第1の位相制御回路3の遅延量を調整しながら、再遅延ストローブ信号DQS2のエッジが時刻t4になるようにする。その結果、この時刻t4からホールド時間分だけ前の時刻t1に、遅延ストローブ信号DQS1のエッジが現れ、この時刻t1で第1の保持回路5は保持動作を行う。逆に、図3に示すように、電圧や温度等の変動により、パラレルデータ信号DQ0~7の信号変化点が時刻t5よりも遅い時刻t6になったとすると、制御回路7は、第1の位相制御回路3の遅延時間を調整しながら、再遅延ストローブ信号DQS2のエッジが時刻t6まで遅くなるようにする。その結果、この時刻t6からホールド時間分だけ前の時刻t3に、遅延ストローブ信号DQS1のエッジが現れ、この時刻t3で第1の保持回路5は保持動作を行う。このように、制御回路7は、第2の位相制御回路4の遅延時間を固定にした状態で、第1の位相制御回路3の遅延時間を変えながら、パラレルデータ信号DQ0~7の信号変化点を検索し、この信号変化点からホールド時間分だけ前の時刻で第1の保持回路5が保持動作を行うようにするため、第1の保持回路5のホールド時間を確実に確保できる。上述したように、制御回路7は、第2の保持回路6が保持したパラレルデータ信号DQ0~7により、信号変化点か否かを判別するため、信号変化点か否かを正しく判別できるようなビット列をパラレルデータ信号DQ0~7の中に含めておく必要がある。例えば、信号変化点の前後で、0と1が変化するようなビット列である。読出制御回路1が初期化動作を行う際には、信号変化点か否かを判別するためのダミーのビット列をパラレルデータ信号DQ0~7に含めるようにし、初期化動作の一貫として、必ず上述した第1および第2の位相制御回路3,4の遅延量の調整を行うのが望ましい。また、その後、SDRAM2からの通常の読出動作を行っている最中は、パラレルデータ信号DQ0~7の中に、信号変化点か否かを判別可能なビット列が現れたタイミングに合わせて、上述した第1および第2の位相制御回路3,4の遅延量の調整を行うのが望ましい。これにより、制御回路7は、初期化時には必ず第1および第2の位相制御回路3,4の遅延量の調整を行い、かつ通常の読出動作時にも、継続して遅延量の調整を行うことになり、電圧や温度等が変動しても、迅速に第1および第2の位相制御回路3,4の遅延量を最適化できる。上述したように、第1の実施形態では、第1の位相制御回路3の遅延時間は制御回路7により調整されるが、第2の位相制御回路4の遅延時間は予め任意のホールド時間に固定される。第2の位相制御回路4に設定されるホールド時間は、設計段階で、SDRAM2の性能、基板上の信号伝搬遅延値、半導体パッケージの遅延値、チップ内部の遅延値、第1の保持回路5のホールド時間などを考慮に入れて決定される。図4は第1および第2の位相制御回路3,4並びに制御回路7の内部構成の一例を示すブロック図である。図4は、DLLDelayLockedLoop回路を用いた構成を示しているが、第1および第2の位相制御回路3,4の内部構成は図示したものに限定されない。例えば、DLL回路の代わりに、PIPhaseInterpolatorのようなアナログ位置制御回路を用いてもよい。このように、第1および第2の位相制御回路3,4は、より汎用的には位相制御回路で構成される。以下では、第1および第2の位相制御回路3,4をDLL回路で構成した場合について、図4を用いて説明する。図4には、図1の制御回路7と第1の位相制御回路3の内部構成の一例が図示されている。なお、第2の位相制御回路4についても、第1の位相制御回路3と同様に構成可能である。図4の制御回路7は、段数可変遅延素子群11と、位相比較器12と、段数制御部13と、遅延制御部14とを有する。また、図4の遅延回路3は、段数設定回路15と段数可変遅延素子群16とを有する。段数可変遅延素子群11,16は、多数の遅延素子が直列接続されたものである。段数可変遅延素子群11の遅延素子の段数は段数制御部13により可変され、段数可変遅延素子群16の遅延素子の段数は段数設定回路15により任意に可変される。位相比較器12は、クロック入力信号と、このクロック入力信号が段数可変遅延素子群11を通過した後の信号との位相差を検出する。段数制御部13は、クロック入力信号の1周期の長さに対応する遅延素子の段数を検出する。段数制御部13から出力された遅延段数設定信号は、第1の位相制御回路3内の段数設定回路15に入力される。遅延制御部14は、第1の位相制御回路3の遅延時間に対応する遅延量指定信号を生成する。この遅延量指定信号は、第1の位相制御回路3内の段数設定回路15に入力される。段数設定回路15は、段数制御部13からの遅延段数設定信号と遅延制御部14からの遅延量指定信号とに基づいて、段数可変遅延素子群16の遅延素子の段数を設定する。例えば、遅延量指定信号が位相90度を指定する場合は、段数設定回路15は、段数制御部13から出力された段数可変遅延素子群11に設定する遅延素子の段数の1/4の段数を設定する。このように、第1の実施形態では、第1の位相制御回路3と第2の位相制御回路4を直列接続して、後段の第2の位相制御回路4の出力である再遅延ストローブ信号DQS2のエッジがパラレルデータ信号DQ0~7の信号変化点に来るようにし、このエッジ位置を基点として、第1の保持回路5のホールド時間分だけ前の時刻に、遅延ストローブ信号DQS1のエッジが来るようにして、このエッジで第1の保持回路5がパラレルデータ信号DQ0~7を保持するようにする。これにより、第1の保持回路5は、必ずホールド時間を確保して、遅延ストローブ信号DQS1でパラレルデータ信号DQ0~7を保持することができ、電圧や温度等が変動しても、パラレルデータ信号DQ0~7を安定かつ確実に保持することができる。第2の実施形態第1の実施形態は、ストローブ信号DQSのみの遅延量を調整する例を説明したが、第2の実施形態は、ストローブ信号DQSだけでなく、パラレルデータ信号DQ0~7の遅延量も調整できるようにしたものである。図5は第2の実施形態による読出制御回路1aの概略構成を示すブロック図である。図5では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図5の読出制御回路1aは、図1の読出制御回路1の構成に加えて、パラレルデータ信号DQ0~7を構成する複数のデータビット信号DQ0~7のそれぞれの遅延量を個別に調整可能な第3の位相制御回路8を備えている。この第3の位相制御回路8は、データビット信号ごとに設けられ、それぞれ独立して遅延量を調整できるが、以下では、総称して第3の位相制御回路8と呼ぶ。図5の読出制御回路1aは、第3の位相制御回路8を追加した以外は、図1の読出制御回路1と同様に構成されている。第3の位相制御回路8の遅延量は、上述した第1および第2の位相制御回路3,4と同様に、制御回路7によって調整される。第3の位相制御回路8は、例えば上述した図4のような内部構成を有するが、制御回路7によって調整可能であれば、内部構成には特に制限はない。図5の制御回路7は、第1の実施形態と同様に、まずは第2の位相制御回路4の遅延時間を任意のホールド時間分に設定する。次に、第1の位相制御回路3の遅延時間を調整することにより、第2の保持回路6がパラレルデータ信号DQ0~7の信号変化点で保持動作を行うようにする。これにより、第1の保持回路5は、この信号変化点のホールド時間分だけ前の時刻にパラレルデータ信号DQ0~7を保持することになる。ここまでの動作は第1の実施形態と同様である。第2の実施形態は、制御回路7が第1の位相制御回路3の遅延量を調整するのに並行して、パラレルデータ信号DQ0~7内の各データビット信号DQ0~7のタイミングのずれが少なくなるように、第3の位相制御回路8の遅延量をデータビットごとに調整する。第3の位相制御回路8を設けることで、各データビット信号DQ0~7間のタイミングのずれが少なくなり、その結果、第1の保持回路5が安定して保持することができるタイミングウインドウが広がり、パラレルデータ信号DQ0~7をより安定かつ確実に保持可能となる。第3の位相制御回路8は、あくまで各データビット信号DQ0~7間のタイミングのずれを少なくするための遅延量調整を目的としたものであり、第1の位相制御回路3ほど大きく遅延させることは想定していない。したがって、例えば、第1の位相制御回路3と第3の位相制御回路8をともに図4のような内部構成にした場合でも、第3の位相制御回路8は第1の位相制御回路3に比べて、図4の段数可変遅延素子群11における遅延素子の接続段数を大幅に減らすことができ、複数のデータビット信号分の第3の位相制御回路8を設けたとしても、それほど大きな回路面積は必要としない。このように、第2の実施形態では、第1の実施形態の構成に加えて、パラレルデータ信号DQ0~7のデータビット信号ごとに第3の位相制御回路8で遅延量を個別に調整可能としたため、パラレルデータ信号DQ0~7のタイミングウインドウを広げることができて、第1の保持回路5がパラレルデータ信号DQ0~7の保持動作を行うタイミング設定が容易になり、より安定かつ確実にパラレルデータ信号DQ0~7を保持することができる。第3の実施形態第1および第2の実施形態では、第1の保持回路5がパラレルデータ信号DQ0~7を遅延ストローブ信号DQS1のエッジで保持する際のホールド時間を必ず確保することを念頭に置いていたが、セットアップ時間を必ず確保することを念頭に置いた制御を行ってもよい。セットアップ時間は、設計段階で、SDRAM2の性能、基板上の信号伝搬遅延値、半導体パッケージの遅延値、チップ内部の遅延値、第1の保持回路5のセットアップ時間などを考慮に入れて決定される。図6は第3の実施形態による読出制御回路1bの概略構成を示すブロック図である。図6の読出制御回路1bは、SDRAM2からのストローブ信号DQSを遅延させる第1の位相制御回路3と、第1の位相制御回路3とは別個にSDRAM2からのストローブ信号DQSを遅延させる第2の位相制御回路9と、第1の位相制御回路3で遅延させた第1遅延ストローブ信号DQS1のエッジでパラレルデータ信号DQ0~7を保持する第1の保持回路5と、第2の位相制御回路9で遅延させた第2遅延ストローブ信号DQS3のエッジでパラレルデータ信号DQ0~7を保持する第2の保持回路6と、第1の位相制御回路3および第2の位相制御回路9の各遅延量を個別に調整する制御回路7とを備えている。第1の位相制御回路3と第1の保持回路5は、SDRAM2からのパラレルデータ信号を取り込むための本来的な役割を担うものである。これに対して、図6において破線で示した第2の位相制御回路9と第2の保持回路6は、第1の保持回路5でパラレルデータ信号DQ0~7を取り込む保持する際にセットアップ時間を必ず確保できるような制御を行うために、追加的に設けられたものである。図7および図8は図6の読出制御回路1bのタイミング図であり、ストローブ信号DQSと、パラレルデータ信号DQ0~7と、第1の位相制御回路3で遅延させた第1遅延ストローブ信号DQS1と、第2の位相制御回路9で遅延させた第2遅延ストローブ信号DQS3とのタイミングを示している。以下、図7と図8を用いて、第3の実施形態の動作を説明する。制御回路7は、まずは第2の保持回路6がパラレルデータ信号DQ0~7の信号変化点で保持動作を行うように、第2の位相制御回路9の遅延量を調整する。そして、この信号変化点から、第1の保持回路5のセットアップ時間分だけ後の時刻に第1の保持回路5がパラレルデータ信号DQ0~7を保持するように、第1の位相制御回路3の遅延量を調整する。例えば、制御回路7は、第2の位相制御回路9の遅延量を調整することにより、第2の位相制御回路9で遅延された第2遅延ストローブ信号DQS3のエッジがパラレルデータ信号DQ0~7の信号変化点時刻t2になるようにする。そして、この時刻t2から、第1の保持回路5のセットアップ時間分t5-t2だけ後の時刻t5で第1の保持回路5が保持動作を行うように、第1の位相制御回路3の遅延量を調整する。このように、第1の位相制御回路3と第2の位相制御回路9の遅延時間差は、任意のセットアップ時間に等しい時間であり、常に固定の時間である。ここで、図7に示すように、電圧や温度等の変動により、パラレルデータ信号DQ0~7の信号変化点が時刻t2から時刻t1に早まったとすると、制御回路7は、第1の位相制御回路3と第2の位相制御回路9の遅延時間を調整しながら、第2遅延ストローブ信号DQS3のエッジが時刻t1になるように遅延時間を調整する。そして、この時刻t1からセットアップ時間分だけ後の時刻t4に、第1遅延ストローブ信号DQS1のエッジが現れるように第1の位相制御回路3の遅延時間を調整する。逆に、図8に示すように、電圧や温度等の変動により、パラレルデータ信号DQ0~7の信号変化点が時刻t2から時刻t3まで遅れたとすると、制御回路7は、第1の位相制御回路3と第2の位相制御回路9の遅延時間を調整しながら、第2遅延ストローブ信号DQS3のエッジが時刻t3になるように遅延時間を調整する。そして、この時刻t3からセットアップ時間分だけ後の時刻t6に、第1遅延ストローブ信号DQS1のエッジが現れるように第1の位相制御回路3の遅延時間を調整する。このように、第3の実施形態では、第1および第2の位相制御回路3,9の遅延時間を調整することにより、第2の保持回路6がパラレルデータ信号DQ0~7の信号変化点で保持動作を行うようにし、かつこの信号変化点から任意のセットアップ時間分だけ後の時刻で第1の保持回路5が保持動作を行うようにするため、電圧や温度等の変動によりパラレルデータ信号DQ0~7やストローブ信号DQSのタイミングがずれても、その影響をうけることなく、常に第1の保持回路5のセットアップ時間を確保した状態で、パラレルデータ信号DQ0~7を保持することができる。図6の読出し制御回路1bに、図5と同様に、パラレルデータ信号DQ0~7内の各データビット信号の遅延量を個別に調整する第3の位相制御回路8を設けてもよい。この第3の位相制御回路8を設けることで、パラレルデータ信号DQ0~7のタイミングウインドウを広げることができるため、第1の保持回路5が保持するタイミングの制約を軽減でき、より安定してパラレルデータ信号DQ0~7を保持できる。本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。"