基準クロックに基づいて、入力される制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザと、前記基準クロックに同期させて前記ダイレクトデジタルシンセサイザに前記制御データを供給する制御部とを備え、前記制御部は、設定されるジッタの周波数及び大きさに応じて前記ダイレクトデジタルシンセサイザの出力周波数を制御するための一連の設定データが格納された制御テーブルを有し、前記基準クロックに同期したタイミングで前記制御データを前記制御テーブルに格納されている前記設定データで順次書き替えることを特徴とする信号生成装置。前記制御テーブルは、1周期分の前記設定データが格納されていることを特徴とする請求項1記載の信号生成装置。前記制御部は、前記制御テーブルを複数有し、前記ダイレクトデジタルシンセサイザの出力周波数の制御に用いる前記制御テーブルを、設定されるジッタの周波数及び大きさに応じて選択することを特徴とする請求項1又は2記載の信号生成装置。入力される2つの信号の位相を比較する位相比較器を備え、前記制御部は、前記位相比較器による前記基準クロックと前記ダイレクトデジタルシンセサイザの出力信号とに係る位相比較の結果に基づいて、前記ダイレクトデジタルシンセサイザに供給する前記制御データに補正処理を施すことを特徴とする請求項1~3の何れか1項に記載の信号生成装置。前記ダイレクトデジタルシンセサイザの出力信号を逓倍する位相ロックループ回路を備えることを特徴とする請求項1~4の何れか1項に記載の信号生成装置。前記制御テーブルは、前記基準クロックの周期毎に、1周期に対して1つの前記設定データが格納されていることを特徴とする請求項1~5の何れか1項に記載の信号生成装置。基準クロックに基づいて、入力される制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザを用いた信号生成方法であって、設定されるジッタの周波数及び大きさに応じて前記ダイレクトデジタルシンセサイザの出力周波数を制御するための制御テーブルに格納されている一連の設定データで前記制御データを前記基準クロックに同期したタイミングで順次書き替えて、前記制御データを前記ダイレクトデジタルシンセサイザに供給することを特徴とする信号生成方法。前記基準クロックと前記ダイレクトデジタルシンセサイザの出力信号とに係る位相比較を行い、前記位相比較の結果に基づいて、前記ダイレクトデジタルシンセサイザに供給する前記制御データに補正処理を施すことを特徴とする請求項7記載の信号生成方法。前述のようにミキサを用いてキャリア信号に変調信号をミキシングしジッタを付加した信号を生成すると、ミキサでのキャリア信号と変調信号とのミキシングにより、信号波形の歪みが発生したり信号の増幅に多大な電力が必要になったりする。例えば、ミキサを用いて変調周波数の高い変調を実施する際には、変調成分の減衰が大きくなるためにアンプなどにより変調成分の出力を増幅したりする必要があった。また、付加されたジッタの量は、変調された信号をオシロスコープ等の測定器により直接計測して確認しているため、所望の量のジッタを付加するための確認及び調整を行う作業が必要であった。そのため、多種のジッタ周波数やジッタ深度ジッタの大きさの切り替えを行い試験を実施することは、多大な労力を要し煩雑であった。本発明の目的は、任意のジッタが付加された良好な信号波形を有する信号を容易に生成することができる信号生成装置及び信号生成方法を提供することにある。信号生成装置の一態様は、基準クロックに基づいて制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザと、基準クロックに同期させてダイレクトデジタルシンセサイザに制御データを供給する制御部とを備える。制御部は、設定されるジッタの周波数及び大きさに応じてダイレクトデジタルシンセサイザの出力周波数を制御するための一連の設定データが格納された制御テーブルを有し、基準クロックに同期したタイミングで制御データを制御テーブルに格納されている設定データで順次書き替える。開示の信号生成装置は、制御テーブルに従って、ダイレクトデジタルシンセサイザに供給する制御データを短時間かつ一定の時間間隔で切り替えて出力周波数を制御するので、出力信号の周波数を周期的に変化させることができる。したがって、ダイレクトデジタルシンセサイザに供給する制御データを適宜制御することにより、任意のジッタを付加でき、歪みのない良好な信号波形を有する信号を容易に生成することができる。以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明の実施形態における信号生成装置の構成例を示すブロック図である。本実施形態における信号生成装置は、分周器10、ダイレクトデジタルシンセサイザDirectDigitalSynthesizer:DDS20、制御部30、位相ロックループPhaseLockedLoop:PLL回路40、フィルタ50、及び位相比較器60を有する。また、図1において、70は被測定物試験対象デバイスであり、例えば受信デバイスである。分周器10は、入力されるリファレンスクロックREFCLK1を分周し、周波数が1/m倍のリファレンスクロックREFCLK2を出力する。分周器10から出力されるリファレンスクロックREFCLK2は、DDS20及び制御部30に供給される。なお、DDS20や制御部30の仕様において不都合がない場合には、分周器10を設けずに、リファレンスクロックREFCLK1をDDS20及び制御部30に対して供給するようにしても良い。DDS20は、入力されるリファレンスクロックREFCLK2を基準クロックとして動作し、基準クロックの周波数に基づいて、制御データチューニングワードFCTLによって指定される周波数の出力クロックOUTCLK1を生成し出力する。本実施形態においては、DDS20の基準クロックは、リファレンスクロックREFCLK2として説明するが、リファレンスクロックREFCLK2を逓倍又は分周したクロックであっても良い。DDS20は、位相アキュムレータ21、正弦波変換部22、及びデジタルアナログ変換部DAC23を有する。また、図示していないが、DDS20は、DAC23の出力をフィルタ処理するローパスフィルタをさらに有していても良い。位相アキュムレータ21は、入力される制御データFCTLによって指定される周波数に応じて位相設定データの増分を決定し、基準クロックであるリファレンスクロックREFCLK2に基づいて位相設定データを積算していく。積算された位相設定データは、正弦波変換部22に出力される。正弦波変換部22には、正弦波の振幅データに係るルックアップテーブルが格納されている。位相アキュムレータ21から出力された位相設定データは、それに対応した正弦波の振幅データに正弦波変換部22により変換されてDAC23に出力される。DAC23は、リファレンスクロックREFCLK2に基づいて、正弦波変換部22から出力された正弦波の振幅データをデジタルアナログ変換し、出力クロックOUTCLK1として出力する。制御部30は、ジッタ周波数における1周期分の出力周波数の変動量をマッピングしたジッタ制御テーブルを有する。ジッタ制御テーブルには、ジッタを付加した信号を生成するために制御データチューニングワードFCTLとしてDDS20に供給する1周期分の一連の設定データが書き込みタイミング毎に格納されている。制御部30は、入力されるジッタ設定情報JTSに基づいて、それにより指定されるジッタの周波数及び深度大きさに応じたジッタ制御テーブルを選択し、そのジッタ制御テーブルに格納されている設定データを制御データFCTLとしてDDS20に出力する。制御部30からDDS20への制御データFCTLの出力は、DDS20の基準クロックここでは、リファレンスクロックREFCLK2に同期したタイミングで行われ、そのタイミング毎に設定データが1つずつ順に出力される。言い換えれば、制御部30から出力される制御データFCTLが、DDS20の基準クロックに同期したタイミングでジッタ制御テーブルに格納されている設定データに順次書き替えられてDDS20へ供給される。また、制御部30には、位相比較器60から出力される制御情報CTLIが入力される。制御部30は、制御情報CTLIに基づいて制御データFCTLに対する補正処理を必要に応じて行い、補正処理された制御データFCTLをDDS20に出力する。PLL回路40は、DDS20から出力される出力クロックOUTCLK1を逓倍し、周波数がn倍された高周波のクロックを出力クロックOUTCLK2として出力する。PLL回路40から出力される出力クロックOUTCLK2は、フィルタ50及び被測定物70に供給される。フィルタ50は、図2に示すように周波数FJ1~FJ2のジッタ周波数設定範囲の成分は遮断し、周波数FJ2よりも高い周波数成分は透過させる周波数特性HPFを有するハイパスフィルタである。すなわち、フィルタ50は、カットオフ周波数が周波数FJ2と出力クロックOUTCLK2の基本周波数との間にあるハイパスフィルタである。フィルタ50は、入力される出力クロックOUTCLK2から付加されているジッタ成分を除去してフィードバッククロックFBCLKとして出力する。位相比較器60は、入力されるリファレンスクロックREFCLK1とフィードバッククロックFBCLKジッタ成分が除去された出力クロックOUTCLK2との位相周波数を比較し、比較結果を制御情報CTLIとして出力する。図3は、図1に示した制御部30の構成例を示すブロック図である。制御部30は、デコーダ31、テーブル読み出し部32、メモリ33、テーブル保持部34、補正処理部35、及び出力部36を有する。メモリ33には、付加するジッタに応じた複数のジッタ制御テーブル37A、37B、37C、...が格納されている。デコーダ31は、入力されるジッタ設定情報JTSをデコードし、そのジッタ設定情報JTSに応じたジッタ制御テーブルをメモリ33から読み出すための読み出しアドレスRADを出力する。テーブル読み出し部32は、デコーダ31から読み出しアドレスRADが供給され、供給された読み出しアドレスRADを用いて、メモリ33からジッタ制御テーブルを読み出す。テーブル保持部34は、テーブル読み出し部32により読み出されたジッタ制御テーブルTD1が供給され、それを保持する。補正処理部35は、テーブル保持部34から保持しているジッタ制御テーブルの設定データTD2及び位相比較器60からの制御情報CTLIが供給され、制御情報CTLIに基づいて設定データTD2に補正処理を施す。なお、補正処理部35による補正処理は、必ず実行されるのではなく、制御情報CTLIに基づき必要に応じて実行される。出力部36は、補正処理後の設定データTD3が供給され、それを設定データTD4としてDDS20の基準クロックに同期したタイミングでDDS20に送る。図4は、ジッタ制御テーブルの一例を示す図である。基本周波数BASEの信号に対して、ジッタ周波数が1×106/12TckHzでジッタ深度ジッタの大きさが±3Fd基本周波数BASEを中心に±3Fdの幅で周波数を変動させるであるジッタを付加する場合を一例として示す。また、DDS20の基準クロックの周波数は8×103/TcMHzであるとする。このようなジッタが付加された信号を生成するには、例えば図4Aに示すように、期間a0~1Tcnsにおいて、制御部30は、出力周波数BASE-3Fdに対応する設定値BASE-3Vdを制御データFCTLとしてDDS20に出力する。続く、期間b1Tc~2Tcnsにおいて、制御部30は、出力周波数BASE-2Fdに対応する設定値BASE-2Vdを制御データFCTLとしてDDS20に出力する。また、期間c2Tc~3Tcnsにおいて、制御部30は、出力周波数BASE-1Fdに対応する設定値BASE-1Vdを制御データFCTLとしてDDS20に出力する。以下、同様に制御部30は、図4Aに示すように時間Tcが経過する毎にVdずつ設定値を変動させ、その設定値を制御データFCTLとしてDDS20に出力する。制御部30からDDS20への設定値の書き込みは8/Tcns毎に行うので、図4Aに示したようにしてDDS20へ設定値を送るには、図4Bに示すようなジッタ制御テーブルとなる。すなわち、まず8/Tcns毎に設定値BASE-3Vdの書き込みを8回行い、続いて8/Tcns毎に設定値BASE-2Vdの書き込みを8回行い、その後同様に8回毎に設定値の切り替えを行う。ここで、DDSは、一般にPLL回路用の発振器など周波数調整等に使用されており、通常は単一周波数の信号を出力するために用いられるので、DDSに与える制御データチューニングワードは固定である。それに対して、本実施形態では、制御部30が、前述のジッタ制御テーブルを用いて、ナノ秒あるいはピコ秒といった短時間高速かつ一定の間隔でDDS20に与える制御データFCTLを更新するよう制御する。このようにDDS20に与える制御ビットの切り替えを高速かつ一定時間毎に行って、出力クロックOUTCLK1に係る周波数制御をし周期的に周波数を変化させることにより、周波数変調と同様の効果が得られ、ジッタを付加した信号を生成することができる。また、本実施形態では、ジッタ制御テーブルに格納する設定データの繰り返し数や値の変化量によりジッタ周波数やジッタ深度を自由に設定することができ、任意のジッタを容易に付加することができる。また、DDS20に対する制御データ設定データでジッタの量を制御できるので、微小なジッタの付加が可能になり、またジッタの量の確認及び調整を行う作業が不要、あるいは著しく簡易になる。例えば、容易に多種のジッタ周波数やジッタ深度の切り替えを行って試験を実施することができたり、付加するジッタの量を線形的に変化させたりして試験を実施することができる。また、例えば、瞬時にジッタ周波数やジッタ深度の切り替えを行うことが可能になり、瞬時のジッタ付加耐力やジッタ急変耐力等の計測が可能になる。また、ジッタ制御テーブルにはジッタ周波数における1周期分の出力周波数の変動量だけをマッピングし、その繰り返し制御を行うことにより、ジッタ制御テーブルを記憶するためのメモリ容量の増大を抑制しジッタを付加した信号を生成することができる。また、本実施形態においてはミキサを用いずにDDS20がジッタの成分を含む信号を生成するので、歪みのない良好な信号波形の信号が得られるとともに、ノイズが発生することもない。以下、本実施形態での具体例について説明する。以下の説明では、図1に示した構成において、ジッタを付加していない状態での各クロックの周波数は、次のとおりであるとする。クロックREFCLK1、OUTCLK2、及びFBCLKの周波数が622.08MHzであり、クロックREFCLK2の周波数が311.04MHzであり、クロックOUTCLK1の周波数が19.44MHzであるとする。また、DDS20の基準クロックは、クロックREFCLK2と同じであるとし、その周波数は311.04MHzであるとする。図5は、本実施形態におけるジッタ制御テーブルの第1例を示す図である。第1例は、基本周波数19.44MHzの信号に対して、ジッタ周波数が810kHzでジッタ深度が±57.0ppmであるジッタを付加した信号をDDS20から出力する例である。ここで、DDS20における制御データのビット数を24ビットとすると、1/224=0.06ppmステップでの周波数偏差の制御が可能である。したがって、1回の制御での変動幅を9.5ppmとすると、図5Aに示すように、9.5/0.06=160ステップ32×5単位で24回制御すれば良い。図5Aに示すDDS20からの出力クロックOUTCLK1の周波数制御は、図5Bに示すジッタ制御テーブルにより実現される。すなわち、DDS20における制御データの書き込みは3.2ns=1/311.04MHz毎に行われるので、期間aである0nsから48.2nsまでa1~a16の書き込みは、設定データ000011111111111111100010を書き込み続ける。同様に、期間bである51.4nsから99.6nsまでb1~b16の書き込みは、設定データ000011111111111111100111を書き込み続ける。以下、期間c~期間xまで同様に出力周波数に応じた設定データをDDS20に書き込むこととなる。図6は、図5Bに示したジッタ制御テーブルによるDDS20から出力される出力クロックOUTCLK1の周波数変化を説明するための図である。図6に示すように、時間間隔Jtd本例では、51.44nsの間隔で周波数変調が切り替えられ、変動幅Jfd本例では、9.5ppmの間隔でジッタの大きさが制御される。図5Bに示したジッタ制御テーブルを用いることで、時間間隔Jtの間に出力クロックOUTCLK1の周波数は、基本周波数F0である19.44MHzを中心に±57.0ppmの範囲で変化することとなる。ここで、ジッタ制御テーブルに格納されている設定データに基づいてDDS20からの出力クロックOUTCLK1の周波数制御を行うと、実際の制御では同期にずれが生じることがある。本実施形態では、リファレンスクロックREFCLK1とフィードバッククロックFBCLKとの位相周波数を位相比較器60で比較し、比較結果に基づいて制御部30がDDS20に与える制御データを適宜加減し同位相となるように位相周波数を調整する。図7は、本実施形態におけるジッタ制御テーブルの第2例を示す図である。第2例は、基本周波数19.44MHzの信号に対して、ジッタ周波数が810kHzでジッタ深度が±114.0ppmであるジッタを付加した信号をDDS20から出力する例である。すなわち、図7Aに示すように、周波数変化を破線で示した第1例でのジッタ深度Jw1±57.0ppmに対して、実線で示すように2倍のジッタ深度Jw2のジッタを付加するようにするものである。このようにジッタ深度ジッタの大きさを2倍にする場合には、図7Bに示すように設定データにおける変動量を2倍にすれば良い。同様に、ジッタ深度ジッタの大きさを3倍にする場合には、設定データにおける変動量を3倍にすれば良い。すなわち、本実施形態では、ジッタ深度ジッタの大きさをN倍Nは任意の値にする場合には、設定データにおける変動量をN倍にすれば良く、N倍のジッタを付加した信号を容易に生成することができる。図8は、本実施形態におけるジッタ制御テーブルの第3例を示す図である。第3例は、基本周波数19.44MHzの信号に対して、ジッタ周波数が405kHzでジッタ深度が±57.0ppmであるジッタを付加した信号をDDS20から出力する例である。すなわち、図8Aに示すように、周波数変化を破線で示した第1例でのジッタ周波数JF1810kHzに対して、実線で示すように1/2倍のジッタ周波数JF2のジッタを付加するようにするものである。このようにジッタ周波数を1/2倍にする場合には、図8Bに示すように設定データの制御速度を2倍に遅くすれば良い例えば、DDS20の基準クロックの周波数は変更せずに、同じ設定データの書き込み回数を2倍にする。同様に、ジッタ周波数を1/10倍にする場合には、設定データの制御速度を10倍に遅くすれば良い。すなわち、本実施形態では、ジッタ周波数を1/M倍Mは任意の値にする場合には、設定データの制御速度をM倍に遅くすれば良く、1/M倍のジッタ周波数でのジッタを付加した信号を容易に生成することができる。なお、前述した図7及び図8に示した例を組み合わせても良い。ジッタ深度ジッタの大きさをX倍Xは任意の値にし、かつジッタ周波数を1/Y倍Yは任意の値にする場合には、設定データにおける変動量をX倍にし、かつ設定データの制御速度をY倍に遅くすれば良い。このように、ジッタ制御テーブルにおける設定データの変動量、及び設定ビットの切り替えタイミングの制御により、容易に任意のジッタを付加することができる。次に、図9A及び図9Bを参照して、本実施形態における信号生成装置を用いたジッタ付加試験の例を説明する。図9Aは、本実施形態における信号生成装置を用いたジッタ付加試験の例を示すフローチャートであり、図9Bは、図9Aに続くジッタ付加試験の例を示すフローチャートである。ジッタ付加試験が開始されると、まず、ステップS101にて、信号生成装置DDS20及び制御部30の初期化が実行される。初期化が完了すると、ステップS102にて、制御部30は、基本周波数の信号が出力されるようにDDS20に制御データFCTLを設定する。ステップS102において制御データFCTLの設定が行われた後、基本周波数の信号がDDS20から出力されているかS103、及び同期したクロックがDDS20及び制御部30に入力されているかS104が判定される。判定の結果、基本周波数の信号がDDS20から出力されていない、又は同期したクロックがDDS20及び制御部30に入力されていないと判定された場合には、ステップS101に戻る。一方、基本周波数の信号がDDS20から出力されていると判定され、かつ同期したクロックがDDS20及び制御部30に入力されていると判定された場合には、ステップS105へ進む。ステップS105にて、制御部30は、入力されるジッタ設定情報JTSに基づいて、保持しているジッタ制御テーブルの内からジッタ設定に応じたジッタ制御テーブルを選択する。そして、制御部30は、ステップS106~S108の処理を実行し、DDS20の基準クロックに同期したタイミングで、選択したジッタ制御テーブルに格納されている設定データを1つずつ順にDDS20制御データFCTLとして書き込む。これにより、DDS20では、その基準クロックに同期した書き込みタイミング毎に制御データが更新され、制御データの値に応じた周波数の出力クロックが生成され出力される。このようにして、DDS20は、ジッタの成分を含む信号を生成し出力クロックOUTCLK1として出力し、DDS20から出力された出力クロックOUTCLK1はPLL回路40によりn逓倍されて被測定物70に供給される。ステップS106~S108の処理が選択したジッタ制御テーブルに格納されている設定データの数と同じ回数繰り返される、すなわち選択したジッタ制御テーブルに格納されている最終の設定データがDDS20に書き込まれるとステップS109へ進む。ステップS109では、DDS20からの出力クロックの周波数が、選択されたジッタ制御テーブルに合わせて変動しているか否かが判定される。ステップS109での判定の結果、出力クロックの周波数がジッタ制御テーブルに合わせて変動していない場合には、ステップS106に戻る。一方、ステップS109での判定の結果、出力クロックの周波数がジッタ制御テーブルに合わせて変動している場合には、ステップS110へ進む。ステップS110にて、位相比較器60は、入力クロックに対応するリファレンスクロックREFCLK1と出力クロックに対応するフィードバッククロックFBCLKジッタ成分が除去された出力クロックOUTCLK2との周波数を比較する。ステップS110での比較の結果、入力クロックと出力クロックとの周波数が異なりS111のNO、かつ出力クロックの周波数が入力クロックの周波数より高いS112のYESときには、制御部30は、制御データから1を減算しステップS110に戻るS113。また、入力クロックと出力クロックとの周波数が異なりS111のNO、かつ出力クロックの周波数が入力クロックの周波数より高くないS112のNOときには、制御部30は、制御データに1を加算しステップS110に戻るS114。前述したステップS110~S114の処理を入力クロックと出力クロックとの周波数が同じになるまで繰り返し行う。そして、入力クロックと出力クロックとの周波数が同じになるとS111のYES、ステップS115にて、制御部30は、すべてのジッタ設定に対するテストが完了したか否かを判断する。その結果、実施していないテストがある場合には、ステップS105に戻り、未実施のジッタ設定でステップS105以降の処理を再び行う。一方、すべてのジッタ設定に対するテストが完了している場合には、ジッタ付加試験を終了する。なお、本実施形態においてDDS20は、制御データFCTLに応じた周波数の正弦波を出力する例を示したが、DDS20の出力信号は正弦波に限定されるものではない。DDS20が、正弦波とは異なる他の周期性を有する信号の振幅データに係るルックアップテーブルを持ち、それに応じた出力信号を出力可能であっても良い。また、本実施形態においてジッタ制御テーブルには、同じ設定データが連続する場合でもそれぞれの設定データが分けて格納されているが、ジッタ制御テーブルはこの形式に限定されるものではない。例えば、設定データとその設定データが連続する個数とを組にしてジッタ制御テーブルに格納し、制御部30が、格納された個数の情報に従って、対応する設定データを繰り返し出力するように制御しても良い。なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。