半導体素子を形成する基板と、前記基板の上方に設けられた第1選択線と、前記第1選択線の上に設けられ、ドレイン-ソース間の電流が前記基板に垂直に流れる選択素子と、上側の第1半導体層と下側の第1半導体層との間に第2半導体層が積層された構造を有し、前記選択素子より上方に設けられた第1積層体と、前記第1選択線と交差する方向に配置され、前記第1積層体より上方に設けられた第2選択線と、前記第1積層体の側面に沿って設けられるゲート絶縁層と、前記ゲート絶縁層の側面に沿って設けられるチャネル層と、前記チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、を備え、前記チャネル層、前記抵抗変化材料層、および前記選択素子は、前記第1選択線と前記第2選択線が交差する領域に設けられ、前記第2半導体層は、前記第1半導体層を導通状態とする電位が前記第1半導体層に印加されている状態と印加されていない状態の双方において、前記第2半導体層を導通状態とする電位が印加されるように構成されていることを特徴とする半導体記憶装置。請求項1において、前記第1半導体層を導通状態とする電位を前記第1半導体層に印加し、前記第2半導体層を導通状態とする電位を前記第2半導体層に印加する電位印加回路を備え、前記電位印加回路は、前記第1半導体層を導通状態とする電位を前記第1半導体層に印加する場合と印加しない場合の双方において、前記第2半導体層を導通状態とする電位を前記第2半導体層に印加することを特徴とする半導体記憶装置。請求項1において、前記第1半導体層と前記第2半導体層の間にゲート間絶縁層が形成されており、前記第1半導体層は、前記ゲート絶縁層、前記チャネル層、および前記第1半導体層を用いて構成される第2トランジスタのゲート電極として構成されており、前記第2半導体層は、前記ゲート絶縁層、前記チャネル層、および前記第2半導体層を用いて構成される第3トランジスタのゲート電極として構成されていることを特徴とする半導体記憶装置。請求項3において、前記抵抗変化材料層は、抵抗値の変化によって情報を記憶するメモリセルとして構成されており、前記第2トランジスタは、ゲート電極に第一の電位が印加されて導通状態になると、前記第2トランジスタの抵抗値が前記抵抗変化材料層の抵抗値よりも低い状態となり、ゲート電極に第二の電位が印加されて非導通状態になると、前記抵抗変化材料層の抵抗値が前記第2トランジスタの抵抗値よりも低い状態となり、前記電位印加回路は、前記メモリセルに情報を書き込まないときは、前記第2トランジスタのゲート電極に第一の電位を印加して導通状態とし、前記メモリセルに情報を書き込むときは、前記第2トランジスタのゲート電極に第二の電位を印加して非導通状態とすることを特徴とする半導体記憶装置。請求項1において、前記抵抗変化材料はカルコゲナイド材料であることを特徴とする半導体記憶装置。請求項1において、上側の第1半導体層と下側の第1半導体層の間に第2半導体層が積層され、前記選択素子より上方に設けられた第2積層体と、前記第1積層体と前記第2積層体のいずれに対して情報を書き込むかを選択するセルチェイン選択スイッチと、を備え、前記ゲート絶縁層、前記チャネル層、および前記抵抗変化材料層は、それぞれ前記第1積層体の側面と前記第2積層体の側面に沿って形成され、絶縁層によって前記第1積層体の側と前記第2積層体の側に分離されていることを特徴とする半導体記憶装置。請求項1において、前記選択素子として、トランジスタを設けたことを特徴とする半導体記憶装置。請求項1において、前記選択素子として、P型不純物半導体とN型不純物半導体とを積層したダイオードを設けたことを特徴とする半導体記憶装置。半導体素子を形成する基板と、前記基板の上方に設けられた第1選択線と、前記第1選択線の上に設けられ、ドレイン-ソース間の電流が前記基板に垂直に流れる選択素子と、上側の第1半導体層と下側の第1半導体層との間に第2半導体層が積層された構造を有し、前記選択素子より上方に設けられた第1積層体と、前記第1選択線と交差する方向に配置され、前記第1積層体より上方に設けられた第2選択線と、前記第1積層体の側面に沿って設けられるゲート絶縁層と、前記ゲート絶縁層の側面に沿って設けられるチャネル層と、前記チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、を備え、前記チャネル層、前記抵抗変化材料層、および前記選択素子は、前記第1選択線と前記第2選択線が交差する領域に設けられ、前記チャネル層のうち前記第2半導体層の側面に配置されている部分の抵抗値は、前記抵抗変化材料層のうち前記第1半導体層の側面に配置されている部分の抵抗値が変化する場合と変化しない場合の双方において、前記抵抗変化材料層のうち前記第2半導体層の側面に配置されている部分の抵抗値よりも低くなるように構成されていることを特徴とする半導体記憶装置。請求項9において、前記第1半導体層を導通状態とする電位を前記第1半導体層に印加し、前記第2半導体層を導通状態とする電位を前記第2半導体層に印加する電位印加回路を備え、前記電位印加回路は、前記第1半導体層を導通状態とする電位を前記第1半導体層に印加する場合と印加しない場合の双方において、前記第2半導体層を導通状態とする電位を前記第2半導体層に印加することにより、前記第2半導体層の抵抗値を、前記第2半導体層の側面に配置されている前記抵抗変化材料層の抵抗値よりも低くすることを特徴とする半導体記憶装置。請求項9において、前記第1半導体層と前記第2半導体層の間にゲート間絶縁層が形成されており、前記第1半導体層は、前記ゲート絶縁層、前記チャネル層、および前記第1半導体層を用いて構成される第2トランジスタのゲート電極として構成されており、前記第2半導体層は、前記ゲート絶縁層、前記チャネル層、および前記第2半導体層を用いて構成される第3トランジスタのゲート電極として構成されていることを特徴とする半導体記憶装置。請求項11において、前記抵抗変化材料層は、抵抗値の変化によって情報を記憶するメモリセルとして構成されており、前記第2トランジスタは、ゲート電極に第一の電位が印加されて導通状態になると、前記第2トランジスタの抵抗値が前記抵抗変化材料層の抵抗値よりも低い状態となり、ゲート電極に第二の電位が印加されて非導通状態になると、前記抵抗変化材料層の抵抗値が前記第2トランジスタの抵抗値よりも低い状態となり、前記電位印加回路は、前記メモリセルに情報を書き込まないときは、前記第2トランジスタのゲート電極に第一の電位を印加して導通状態とし、前記メモリセルに情報を書き込むときは、前記第2トランジスタのゲート電極に第二の電位を印加して非導通状態とすることを特徴とする半導体記憶装置。請求項9において、前記抵抗変化材料はカルコゲナイド材料であることを特徴とする半導体記憶装置。請求項9において、上側の第1半導体層と下側の第1半導体層の間に第2半導体層が積層され、前記選択素子より上方に設けられた第2積層体と、前記第1積層体と前記第2積層体のいずれに対して情報を書き込むかを選択するセルチェイン選択スイッチと、を備え、前記ゲート絶縁層、前記チャネル層、および前記抵抗変化材料層は、それぞれ前記第1積層体の側面と前記第2積層体の側面に沿って形成され、絶縁層によって前記第1積層体の側と前記第2積層体の側に分離されていることを特徴とする半導体記憶装置。請求項9において、前記選択素子として、トランジスタを設けたことを特徴とする半導体記憶装置。請求項9において、前記選択素子として、P型不純物半導体とN型不純物半導体とを積層したダイオードを設けたことを特徴とする半導体記憶装置。本願発明者等は、本願に先立ち、相変化メモリの高集積化について検討して、次の課題があることを見出した。特許文献1に記載されているメモリアレーでは、半導体基板に垂直な方向にメモリセルが直列接続されている。そのため、選択セルに記憶情報を書き込む際に発生するジュール熱が、メモリセル選択用の縦型トランジスタのチャネルとなるシリコン膜を伝って選択セルの上下に位置するメモリセル以下では、非選択セルと呼ぶに達することによって、非選択セルの記憶情報が反転し、誤書き込みが生じる可能性がある。そこで特許文献1では、上記のような誤書き込みを避けるため、メモリセル同士の間隔を拡げてジュール熱が非選択セルにまで及ばないようにする必要がある。しかし、非選択セルを選択セルから遠ざけると、縦型トランジスタのゲート電極の側面と対向しない領域が増大する。この領域は、シリコン基板上に形成された従来型のMOSトランジスタに例えると、ソース/ドレイン領域に相当し、その抵抗値は、縦型トランジスタのゲート電極の側面と対向する領域に比べて高い。よって、この領域の抵抗が、選択セルを含む電流経路の抵抗成分として純増してしまう副作用がある。この結果、メモリセル間の抵抗が増加し、動作電圧が上昇したり、読み出し時間が長くなったりする可能性がある。このような課題を解決する方法として、シリコン基板上に形成された従来型のMOSトランジスタでは、ソース/ドレイン領域のシリコンに添加する不純物濃度を高め、抵抗値を下げる方法が知られている。しかし、特許文献1に記載されているメモリアレー構成では、アスペクト比の大きな孔以下、本明細書では接続孔と呼ぶの側壁に半導体層などを積層することにより、パターニング工程を経ることなく複数のメモリセルを形成する。この製造工程の過程において、ある特定のメモリセルに含まれる縦型トランジスタのシリコン領域、すなわち積層構造内のある特定の部位に対してのみ、不純物を局所的に所望量だけ添加することは、極めて困難である。したがって、不純物濃度を調整することによらずにメモリセル間の抵抗値を下げることが望まれる。本発明は、上記のような課題を解決するためになされたものであり、抵抗値の変化によって情報を記憶する積層型の半導体記憶装置において、メモリセル間の抵抗を抑制したメモリアレー構造を提供することを目的とする。本発明に係る半導体記憶装置は、上側の第1半導体層と下側の第1半導体層との間に第2半導体層が積層された積層体を有し、第1半導体層を導通状態とする電位が第1半導体層に印加されている状態と印加されていない状態の双方において、第2半導体層を導通状態とする電位が印加されるように構成されている。本発明に係る半導体記憶装置によれば、高集積、高信頼、高性能な半導体記憶装置を実現することができる。以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。<実施の形態1>本発明の実施形態1では、記憶素子にカルコゲナイド材料を用いた相変化メモリを用いたメモリアレー構造について説明する。本メモリアレーは、複数のメモリセルが直列接続されたメモリブロックにおいて、メモリセルの間に補助トランジスタを設け、全ての補助トランジスタを常時導通状態に保つことによって、メモリセル間の付加抵抗を低減する点に特徴がある。<実施の形態1:メモリアレーの構成>図1は、本実施形態1に係る半導体記憶装置におけるセルアレーと、その直接周辺回路の構成例を示す図である。図1では、1例として、m本のワード線WL0~WLm-1とn本のビット線BL0~BLn-1との交点に配置されたm×n個のメモリブロックMB00~MBm-1n-1からなるメモリアレーMAが示されている。後述するように、メモリブロックMB00~MBm-1n-1は、複数のメモリセルを有する。また、ソース線SL0~SLn-1が、ビット線BL0~BLn-1と対になるように配置される。メモリアレーMAの周囲に配置されたセンスアンプSA、ライト回路WC、ビット線選択回路BSLC、ワードドライバ群WDBK、選択トランジスタ駆動回路群TRDBK、補助トランジスタ駆動回路群ATRDBKは、メモリセルに対する読み書き動作に必要な直接周辺回路である。これら回路および後述するドライバ群は、本実施形態1における電位印加回路に相当する。センスアンプSAとライト回路WCは、共通データ線CDLおよびビット線選択回路BSLCを介して、ビット線BL0~BLn-1の中の任意のビット線と接続される。ビット線選択回路BSLCはさらに、選択されたビット線と対になるソース線を駆動する機能も有する。ワードドライバ群WDBKは、ワード線WL0~WLm-1の中の任意の一本を活性化するための回路ブロックである。選択トランジスタ駆動回路群TRDBKと補助トランジスタ駆動回路群ATRDBKは、m×n個のメモリブロックMB00~MBm-1n-1に共通するドライバである。選択トランジスタ駆動回路群TRDBKは、選択ゲート信号線群MGSIGを介してメモリアレーMAと接続される。補助トランジスタ駆動回路群ATRDBKは、補助ゲート信号線群MASIGを介してメモリアレーMAと接続される。図2は、ワード線WL0とビット線BL0との交点に形成されたメモリブロックMB00の構成例を示す図である。メモリブロックMB00は、ブロック選択トランジスタBTR、4つのメモリセルMC1~MC4、3つの補助トランジスタATRa~ATRcを有する。ブロック選択トランジスタBTRは、ソース電極がソース線SL0、ドレイン電極がメモリセルMC1、ゲート電極がワード線WL0に、それぞれ接続される。本実施形態1における第1選択線は、ワード線WLが相当する。選択素子は、ブロック選択トランジスタBTRが相当する。第2選択線は、ビット線BLが相当する。メモリセルMC1は、カルコゲナイド材料で形成された可変抵抗HRaと選択トランジスタTRaで構成される。メモリセルMC2は、カルコゲナイド材料で形成された可変抵抗HRbと選択トランジスタTRbで構成される。メモリセルMC3は、カルコゲナイド材料で形成された可変抵抗HRcと選択トランジスタTRcで構成される。メモリセルMC4は、カルコゲナイド材料で形成された可変抵抗HRdと選択トランジスタTRdで構成される。メモリセルMC4は、ビット線BL0に直接接続されている。選択トランジスタTRaのゲート電極は選択ゲート制御線G1に、選択トランジスタTRbのゲート電極は選択ゲート制御線G2に、選択トランジスタTRcのゲート電極は選択ゲート制御線G3に、選択トランジスタTRdのゲート電極は選択ゲート制御線G4にそれぞれ接続される。なお、選択ゲート制御線G1~G4は、図1に示した選択ゲート制御線群MGSIGの構成要素である。選択トランジスタ駆動回路群TRDBKは、メモリセルに対する読み書き動作に応じて、選択ゲート制御線G1~G4を駆動する。補助トランジスタATRaは、メモリセルMC1とMC2との間に挿入される。補助トランジスタATRaのゲート電極は、補助ゲート制御線A1に接続される。各メモリセルに含まれる可変抵抗は、後述するように、メモリブロック内で一続きに繋がっている構造であるので、可変抵抗AHRaが補助トランジスタATRaの側面に形成されて、これらは並列接続されている。以下同様に、補助トランジスタATRbは、メモリセルMC2とMC3との間に挿入され、ゲート電極が補助ゲート制御線A2に接続される。可変抵抗AHRbは、補助トランジスタATRbの側面に形成され、これらは並列接続されている。補助トランジスタATRcは、メモリセルMC3とMC4との間に挿入され、ゲート電極が補助ゲート制御線A3に接続される。可変抵抗AHRcは、補助トランジスタATRcの側面に形成され、これらは並列接続されている。補助ゲート制御線A1~A3は、図1に示した補助ゲート制御線群MASIGの構成要素である。その電圧レベルは、補助トランジスタATRa~ATRcが常時導通状態となって、その状態における各補助トランジスタATRの抵抗値が可変抵抗AHRa~AHRcよりも低くなるような固定値である。よって、メモリブロックMB00に印加された電流の大部分は、各補助トランジスタを流れる。以上説明した選択トランジスタと補助トランジスタの間には、各トランジスタのゲート電極の側面と対向しない領域が存在する。図2中のRSI0~RSI5は、この領域に各トランジスタのチャネルと同じ材質のシリコンで形成された抵抗である。シリコン抵抗RSI0は、メモリセルMC1における選択トランジスタTRaと補助トランジスタATRaとの間に形成された付加抵抗である。各メモリセルに含まれる可変抵抗は、後述するように、メモリブロック内で一続きに繋がっている構造であるので、可変抵抗RF0がシリコン抵抗RSI0の側面に形成され、これらは並列接続されている。以下同様に、シリコン抵抗RSI1は、補助トランジスタATRaとメモリセルMC2における選択トランジスタTRbとの間に形成された付加抵抗であり、可変抵抗RF1がシリコン抵抗RSI1の側面に形成され、これらは並列接続されている。シリコン抵抗RSI2は、メモリセルMC2における選択トランジスタTRbと補助トランジスタATRbとの間に形成された付加抵抗であり、可変抵抗RF2がシリコン抵抗RSI2の側面に形成され、これらは並列接続されている。シリコン抵抗RSI3は、補助トランジスタATRbとメモリセルMC3における選択トランジスタTRcとの間に形成された付加抵抗であり、可変抵抗RF3がシリコン抵抗RSI3の側面に形成され、これらは並列接続されている。シリコン抵抗RSI4は、メモリセルMC3における選択トランジスタTRcと補助トランジスタATRcとの間に形成された付加抵抗であり、可変抵抗RF4がシリコン抵抗RSI4の側面に形成され、これらは並列接続されている。シリコン抵抗RSI5は、補助トランジスタATRcとメモリセルMC4における選択トランジスタTRdとの間に形成された付加抵抗であり、可変抵抗RF5がシリコン抵抗RSI5の側面に形成され、これらは並列接続されている。なお、付加抵抗RSI0~RSI5の抵抗値は、可変抵抗RF0~RF5よりも低くなるように設計される。したがって、メモリブロックMB00に印加された電流の大部分は、付加抵抗を流れる。図2におけるいずれかのメモリセルMC1~MC4を選択する場合は、ビット線BL0とソース線SL0の間に電位差がある状態で、ワード線WL0をONにすることによってブロック選択トランジスタBTRを導通させ、選択ゲート制御線G1~G4と補助ゲート制御線A1~A3をON/OFF駆動する。<実施の形態1:メモリアレーの構造>次に、図3~図5にしたがって、本実施形態1に係る半導体記憶装置におけるセルアレーの構造例を説明する。図3は、層間絶縁膜123におけるメモリアレーMAの断面図である。層間絶縁膜123後述する図4および図5を参照は、メモリセルMC3の選択トランジスタTRcと、メモリセルMC3とメモリセルMC4との間に挿入された補助トランジスタATRcとを分離する膜である。図3では、記載の簡単のため、4つのメモリブロックMB00~MB11の断面図が示されている。層間絶縁膜123は、本実施形態1におけるゲート間絶縁層に相当する。シリコン膜132は、メモリセル選択用の縦型トランジスタのチャネルとなる。反応防止膜133は、シリコンとカルコゲナイド材料との反応を抑止する。相変化膜134は、カルコゲナイド材料を用いた可変抵抗となる。絶縁膜135は、絶縁のために設けられた膜である。放熱膜136は、相変化膜134で発生する熱を輻射し、熱分散させるために設けられた金属性の膜である。図4は、ビット線BL0に接続されたメモリブロックMB00およびMB10の断面図である。図5は、ワード線WL1に接続されたメモリブロックMB11およびMB10の断面図である。半導体基板101の上に、シリコン酸化物からなる層間絶縁膜102が形成され、さらにその上にソース線SL0となる金属配線層103が形成されている。金属配線層103の上に、まずブロック選択トランジスタBTRが形成される。105は、シリコン窒化膜からなる層間絶縁膜である。106および108は、シリコン酸化物からなる層間絶縁膜である。107は、N型不純物が添加されたシリコン膜であり、ワード線WL1となる。109は、ブロック選択トランジスタBTRのゲート絶縁膜である。110はシリコン膜であり、ブロック選択トランジスタBTRのチャネルとなる。111はシリコン酸化物からなる層間絶縁膜であり、ブロック選択トランジスタを分離するために存在する。ブロック選択トランジスタBTRの上に、メモリセルMC1~MC4が形成される。112はシリコン窒化膜である。113、115、117、119、121、123、125、127、137は、シリコン酸化物からなる層間絶縁膜である。114、118、122、126は、N型不純物が添加されたシリコン膜であり、選択ゲート制御線G1、G2、G3、G4となる。116、120、124は、N型不純物が添加されたシリコン膜であり、補助ゲート制御線A1、A2、A3となる。128は、ビット線BL0となる金属配線層である。131は、メモリセルMC2とメモリセルMC3との間に挿入された補助トランジスタATRbのゲート絶縁層である。図4および図5では説明を簡単にするために省略されているが、同様のゲート絶縁層は、メモリセルMC1~MC4における選択トランジスタTRa~TRdや補助トランジスタATRaおよびATRcにも形成される。本実施形態1における第1半導体層は、選択ゲート制御線G1、G2、G3、G4となるシリコン膜114、118、122、126が相当する。第2半導体層は、補助ゲート制御線A1、A2、A3となるシリコン膜116、120、124が相当する。第1積層体は、これらシリコン膜が積層して構成された構造体が相当する。<実施の形態1:メモリアレーの動作>次に、図6~図8にしたがって、本実施形態1に係る半導体記憶装置におけるセルアレーの動作例を説明する。以下では、1例として、メモリブロックMB00におけるメモリセルMC0を選択する場合を示す。図6は、ワード線WL、ビット線BL、ソース線SLにおける駆動電圧の関係を示す図である。同図では省略しているが、待機時において、ワード線WL0~WLm-1、ビット線BL0~BLn-1、ソース線SL0~SLn-1の各々は接地電圧0Vに駆動されている。選択ゲート制御線G1~G4は、5Vに保持されている。補助ゲート制御線A1~A3は、5Vに固定されている。ビット線選択回路BSLCは、選択ビット線BL0を動作に応じた電圧に駆動して、メモリブロックMB00に電位差を発生させる。すなわち、リセット動作におけるビット線BL0の電圧は5V、セット動作では4V、リード動作では2Vである。図7は、メモリセルMC1に情報を書き込む際における各選択ゲート制御線の駆動電圧を示す図である。選択トランジスタ駆動回路群TRDBKは、5Vに保持されている選択ゲート制御線G1を接地電圧0Vに駆動して、メモリブロックMB00~MBm-1n-1におけるメモリセルMC1の選択トランジスタTRaをカットオフする。これにより、選択トランジスタTRaには電流が流れず、可変抵抗HRaに電流が流れて情報を書き込むことができる状態となる。次に、選択トランジスタ駆動回路群TRDBKは、接地電圧0Vとなっているワード線WL0を5Vに駆動して、メモリブロックMB00におけるブロック選択トランジスタBTRを導通させる。これにより、メモリブロックMB00におけるメモリセルMC0の可変抵抗HRaに、読み書き動作に対応した電流が印加され、情報が書き込まれる。図8は、メモリセルMC1に情報を書き込む際における各補助ゲート制御線の駆動電圧を示す図である。補助トランジスタ駆動回路群ATRDBKは、選択トランジスタ駆動回路群TRDBKが選択トランジスタを駆動する場合と駆動しない場合のいずれにおいても各補助トランジスタのゲート電極に5Vを印加し、常時導通状態とする。各補助トランジスタATRが導通状態のとき、各補助トランジスタATRの抵抗値は対向する可変抵抗AHRの抵抗値よりも小さくなる。これにより、各選択トランジスタATR間の抵抗値を小さく抑えることができる。<実施の形態1:まとめ>以上のように、本実施形態1に係る半導体記憶装置は、メモリセルMCの間に補助トランジスタATRを備え、補助トランジスタATRを常時導通状態に保つ。これにより、メモリセルMC間の付加抵抗を低減することができる。より具体的には、書き込み動作例えば、リセット動作またはセット動作時において、選択セルで発生したジュール熱によって上下に隣接するメモリセルMCの記憶情報が反転しない程度に、メモリセルMCの間隔を拡げたとしても、メモリセルMC間に配置した補助トランジスタATRによって、メモリセル間の抵抗を低減することができる。これにより、動作電圧や読み出し動作時間を抑制することができる。また、本実施形態1に係る半導体記憶装置において、補助トランジスタATRは、選択トランジスタTRと同様に、接続穴の側面に半導体層を積層することによって形成されている。そのため、選択トランジスタ間の抵抗値を低減するために局所的な特殊加工を施す必要がなく、従来と同様の製造工程の下で高性能な半導体記憶装置を得ることができる。なお、補助トランジスタATRにおけるシリコン材質のチャネルの中で実効的に抵抗値が低減される部分は、補助トランジスタATRのゲート電極に印加された電圧によって誘起される荷電粒子が集中する、ゲート酸化膜とチャネルとの界面付近に限定される。この領域は、チャネル断面積に対して占める割合が小さいので、補助トランジスタ全体としての電流抵抗値が下がったとしても、熱抵抗の低下は小さいままに抑えられ、熱伝搬量はあまり増大しない。これにより、選択セルで発生するジュール熱の拡散を抑えるとともに、選択トランジスタ間の付加抵抗を抑制し、高集積かつ高信頼でありながら、低電圧かつ高速な相変化メモリを実現することができる。<実施の形態2>本発明の実施形態2では、メモリアレーMAの別構成例を説明する。本実施形態2では実施形態1と同様の構造を有する2つのメモリセルチェインをペアにして構成し、1つの接続孔が記憶することができるビット数を2倍にすることを図る。<実施の形態2:メモリアレーおよびメモリアレー駆動回路構成>図9は、本実施形態2におけるメモリアレーMAとメモリアレー駆動回路群以下ではメモリアレー駆動回路と呼ぶを示す図である。メモリアレーMAの構成について以下に説明する。まず、m本のアノード線ANL0~ANLm―1と、n本のビット線BL0~BLn―1によって、m行n列の行列を構成するm、nは自然数。そして、m行n列の行列の各交点に、メモリセル群MB00~MBm―1n―1を配置するこのメモリセル群MBを以後、メモリブロックと呼ぶ。各メモリブロックMBは、1対のセルチェインを含む。セルチェインについては後述する。図9においては、アノード線ANLとビット線BLの各交点に設けられた2つの楕円それぞれが、1つのセルチェインに対応し、2つの楕円を一組としたものがメモリブロックMBである。図9では、アノード線ANL0とビット線BL0との交点に設けられたメモリブロックMB00が、代表例として明示されている。各メモリブロックMBの詳細について説明する。まず、m本のアノード線のそれぞれにダイオードPDが接続される後述する図10参照。そして、ダイオードPDに直列に、1対のセルチェインが接続される。本実施形態2において、セルチェインとは、z軸方向にk個のメモリセルMC0~MCk-1とk-1個の補助セルAC0~ACk-2が交互に直列に接続された構造を指す。z軸方向とは、基板に対する高さ方向であり、アノード線ANLとビット線BLの両方に垂直な方向である。したがって、m×n個のメモリブロックMBのそれぞれにおいて、1対のセルチェインに対応するk×2個のメモリセルとk-1×2個の補助セルが、上述したダイオードPDに対して直列に接続されることになる。その結果、本実施形態2におけるメモリアレーMAは、m×n×k×2個のメモリセルを有することになる。ビット線BL0~BLn-1の両端には、ビット線選択回路BSLCと非選択ビット線電圧給電回路USBVSがそれぞれ接続される。ビット線選択回路BSLCは、ビット線BL0~BLn-1の中から任意の一本を選択して、共通データ線CBLに電気的に接続する。共通データ線CDLには、上記メモリアレーMAから選択されたメモリセルの情報を書き換えたり、その情報を読み出したりする書換え回路WCおよびセンスアンプSAが接続されている。非選択ビット線電圧給電回路USBVSは、待機状態においては全ビット線に、読み書き動作においては選択ビット線を除くn-1本のビット線にそれぞれ非選択電圧を給電する。詳しくはメモリアレーの動作を説明する際に述べる。この給電機構によって、選択セルチェイン以外への誤書込みを回避することができる。これら回路および後述するドライバ群は、本実施形態2における電位印加回路に相当する。<実施の形態2:セルチェインの回路構成>図10は、図9に示したメモリアレーにおいて、アノード線ANL0とビット線BL0との交点における回路構成の詳細を示す図である。この回路構成は、アノード線ANL0に接続されたポリシリコンダイオードPDに、平行に並んだ2つのセルチェインCCEとCCOが直列接続された構成である。なお、図面を簡素化するために、図2で明示したシリコン抵抗RSI0~RSI5や、可変抵抗RF1~RF5に相当する付加抵抗成分は省略されている。セルチェインCCEとCCOは、k個のメモリセルMC0~MCk-1、k-1個の補助セルAC0~ACk-2、セルチェイン選択トランジスタCCGが直列接続された構成を有する。メモリセルMCと補助セルACは交互に直列接続されている。メモリセルMC0~MCk-1は、伝達ゲートとなるMOSトランジスタTGと可変抵抗型の記憶素子STDとで構成される。各メモリセルMCにおいて、MOSトランジスタTGのソース―ドレイン経路と、記憶素子STDとは、互いに並列に接続されている。これらメモリセルMCの伝達ゲートとなるMOSトランジスタTGのゲート電極には、セル選択ゲート線群MCGLの中の一本が接続される。補助セルAC0~ACk-2は、伝達ゲートとなるMOSトランジスタATGと、可変抵抗型の記憶素子STDと同じ材質で形成された抵抗素子FTDとで構成される。各補助セルACにおいて、MOSトランジスタATGのソース―ドレイン経路と、抵抗素子FTDとは、互いに並列に接続されている。これら補助セルACの伝達ゲートとなるMOSトランジスタATGのゲート電極には、補助ゲート線群MAGLの中の一本が接続される。さらに、セルチェイン選択トランジスタCCGには、セルチェイン選択線CSLが接続される。セルチェインCCEにおいて、メモリセルMC0~MCk-1は、セル選択ゲート線群MCGL0の構成要素であるセル選択ゲート線CGL00~CGL0k-1によって駆動制御される。補助セルAC0~ACk-2は、補助ゲート線群MAGL0の構成要素である補助ゲート線AGL00~AGL0k-2によって駆動制御される。セルチェイン選択MOSトランジスタCCGは、セルチェイン選択線CSL0によって駆動制御される。同様に、セルチェインCCOにおいて、メモリセルMC0~MCk-1は、セル選択ゲート線群MCGL1の構成要素であるセル選択ゲート線CGL10~CGL1k-1によって駆動制御される。補助セルAC0~ACk-2は、補助ゲート線群MAGL1の構成要素である補助ゲート線AGL10~AGL1k-2によって駆動制御される。セルチェイン選択MOSトランジスタCCGは、セルチェイン選択線CSL1によって駆動制御される。次に、セルチェイン選択線CSL、セル選択ゲート線群MCGL、補助ゲート線群MAGLについて説明する。上述の通り、本実施形態2におけるメモリアレーMAは、m行n列の行列のそれぞれに1対のセルチェインすなわち、2k個のメモリセルを有するため、m行とn列を特定するだけでは、メモリセルMCの選択/非選択を特定することができない。これを特定するための配線群が、セルチェイン選択線CSLおよび選択セルゲート線群MCGLである。まず、セルチェイン選択線CSLによって、1対のセルチェインのどちらか一方を選択する。図9では、セルチェイン選択線CSLのそれぞれから、2つの楕円の一方に対して矢印が表記されている。この矢印は、1対のセルチェインのうちいずれか一方を選択することを示している。なお、図9において、セルチェイン選択線CSLは、隣接する2つのセルチェインに共通に接続されている。例えば、x本目のセルチェイン選択線CSLxは、アノード線ANLx-1に接続されたセルチェインと、アノード線ANLxに接続されたセルチェインの両方を選択している。すなわち、セルチェイン選択線CSLxは、アノード線ANLx-1に接続されるセルチェインCCOに含まれるセルチェイン選択トランジスタCCGと、アノード線ANLxに接続されるセルチェインCCEに含まれるセルチェイン選択トランジスタCCGの双方に接続されることとなるxは、1≦x≦m-1を満たす整数。セル選択ゲート線群MCGLxも同様に、アノード線ANLx-1に接続されるセルチェインCCOに含まれるメモリセルMCのトランジスタTGのゲートと、アノード線ANLxに接続されるセルチェインCCEに含まれるメモリセルMCのトランジスタTGのゲートの双方に接続されることとなるxは、1≦x≦m-1を満たす整数。補助ゲート線群MAGLyも同様に、アノード線ANLx-1に接続されるセルチェインCCOに含まれる補助セルACのトランジスタATGのゲートと、アノード線ANLxに接続されるセルチェインCCEに含まれる補助セルACのトランジスタATGのゲートの双方に接続されることとなるxは、1≦x≦m-1を満たす整数。1対のセルチェインのうち一方を選択しても、セルチェインにはさらにk個のメモリセルMCが含まれているので、いずれのメモリセルMCを選択するかを特性する必要がある。そこで、セルチェインに含まれるk個のメモリセルからどのメモリセルを選択するかを、選択セルゲート線群MCGLによって特定する。図9では、選択セルゲート線群MCGLは、それぞれ1本の配線CGLとして表記されている。しかし、これは簡単のための表記であり、実際には図10に示すように、k本の配線群である。このk本の配線のそれぞれについて、選択または非選択の電圧を印加することにより、メモリセルを選択/非選択することができる。図9では、各選択セルゲート線群MCGLから、2つの楕円の一方に対して矢印が表記されているが、この矢印は、セルチェイン内におけるk個のメモリセルのうちどれを選択/非選択とするかを示すものである。アノード線ANL0~ANLm-1は、アノードドライバ群ANDBKによって駆動される。セル選択ゲート線群MCGL0~MCGLmは、セル選択MOSトランジスタドライバ群MCGDBKによって駆動される。補助ゲート線群MAGL0~MAGLmは、補助MOSトランジスタドライバMAGDによって駆動される。セルチェイン選択線CSL0~CSLmは、セルチェイン選択ドライバ群CSDBKによって駆動される。各アノード線ANLには、互いに異なるアノードドライバANDが接続されている。セルチェイン選択線CSLやセル選択ゲート線群MCGLについても同様である。各補助ゲート線MAGLについては、同様に、互いに異なる補助トランジスタドライバを接続することができる。しかし、補助ゲート線MAGLには後述するように固定電圧を印加するため、図9に示すように補助ゲート線群MAGL0~MAGLmに共通の補助MOSトランジスタドライバMAGDを接続することもできる。このような回路構成とすることにより、回路面積を抑制することができる。詳細は後述するが、アノード線ANL0~ANLm-1、セル選択ゲート線群MCGL0~MCGLm、補助ゲート線群MAGL0~MAGLm、セルチェイン選択線CSL0~CSLmは、最小加工寸法Fの幅と間隔を有する形状にパターニングされた配線構造を有する。シリコン基板上に、アノード線ANL0~ANLm-1、セル選択ゲート線群MCGL0~MCGLmおよび補助ゲート線群MAGL0~MAGLm、セルチェイン選択線CSL0~CSLmの順に形成される。セル選択ゲート線群MCGL0~MCGLmと補助ゲート線群MAGL0~MAGLmは、各々の構成要素が交互に形成される。<実施の形態2:メモリアレーの構造>図11は、前述した図9のうち、特にメモリアレーMAの一部分を抜き出して示した鳥瞰図である。図11において、金属膜を最小加工寸法Fの2倍のピッチでパターニングして形成した複数のアノード線2の上に、ポリシリコンダイオードPDがアノード線2の延在方向に周期的に形成されている。ここで、同図では省略されているが、アノード線2を形成する金属膜は、シリコン基板上に堆積された絶縁膜上に成膜されている。ポリシリコンダイオードPDは、p型不純物がドープされたポリシリコン層4pと低濃度の不純物がドープされたポリシリコン層5pとn型不純物がドープされたポリシリコン層6pが積層された構造を有する。ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43p、61pの積層膜と絶縁膜層11、12、13、14、15、16、17、18、71の積層膜は、アノード線2と平行な方向にストライプ状にパターニングされている。ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43p、61pの積層膜と絶縁膜層11、12、13、14、15、16、17、18、71の積層膜それぞれのストライプライン部分がアノード線2間のスペースの直上に配置される。ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43p、61pの積層膜と絶縁膜層11、12、13、14、15、16、17、18、71の積層膜それぞれのストライプスペース部分がアノード線2の直上に形成されている。ビット線3は、金属膜を最小加工寸法Fの2倍のピッチでパターニングして形成された、アノード線2と垂直な方向に延在するストライプ形状を有し、絶縁膜71上にn型ポリシリコン38pを介して配置されている。ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43p、61pの積層膜と絶縁膜層11、12、13、14、15、16、17、18、71の積層膜のスペース部分におけるビット線3の下方には、ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43pの側壁が積層される。絶縁膜層11、12、13、14、15、16、17の側壁と絶縁膜18の側壁の下部には、ゲート絶縁膜9、チャネルポリシリコン層8p、拡散防止膜10、相変化材料層7がこの順に積層される。拡散防止膜10は、相変化材料層7とチャネルポリシリコン層8pの間の拡散を防止するための層である。対向する相変化材料層7の間には、絶縁膜層91が埋め込まれている。絶縁膜層18の側壁の上部とゲートポリシリコン層61p、絶縁膜層71それぞれの側壁の下部には、ゲート絶縁膜層9、チャネルポリシリコン層8pが積層されている。対向するチャネルポリシリコン層8p間には、絶縁膜層92が埋め込まれている。絶縁膜層71の上部にはゲート絶縁膜層9、ポリシリコン層38pが積層されている。ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43p、61pの積層膜と絶縁膜層11、12、13、14、15、16、17、18、71の積層膜のスペース部分におけるビット線3の下方の底部では、ポリシリコン層6pの上表面とチャネルポリシリコン層8pが接触している。ビット線3となる金属配線層3とポリシリコンダイオードPDは、ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43p、61pと絶縁膜層11、12、13、14、15、16、17、18、71で形成された積層膜対の対向する側面に形成された、ポリシリコン層38pとチャネルポリシリコン層8pを介して接続されている。ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43p、61pの積層膜と絶縁膜層11、12、13、14、15、16、17、18、71の積層膜のスペース部分、かつ、ビット線3となる金属配線3のスペース部分の下部では、チャネルポリシリコン層8p、ポリシリコン層38p、相変化材料層7、拡散防止膜10は除去されている。このスペース部分は、アノード線2となる金属配線層2上のポリシリコンダイオードPDのスペース部分になっている。このスペース部分には、絶縁膜33が埋め込まれる。すなわち、ポリシリコン層8p、38p、相変化材料層7、拡散防止膜10は、ゲートポリシリコン層21p、22p、23p、24p、41p、42p、43p、61pの積層膜、絶縁膜層11、12、13、14、15、16、17、18、71の積層膜、および絶縁層33で囲まれた領域、すなわち接続孔の側面に形成される。上記のような構造の下、接続孔の一方の側壁に形成されたデバイス群が、図10に示したセルチェインCCEまたはCCOに相当する。すなわち、メモリセルMC0~MCk-1ここでは、k=4の伝達ゲートとなるMOSトランジスタTGのゲート電極は、図11に示されたゲートポリシリコン層21p、22p、23p、24pによってそれぞれ形成される。よって、メモリセルMC0~MCk-1は、これらゲートポリシリコン層21p、22p、23p、24pの側壁に形成される。より具体的には、ゲートポリシリコン層21p、22p、23p、24pの側壁、絶縁膜層11、12、13、14、15、16、17の側壁、および絶縁膜18の側壁の下部に堆積されたゲート絶縁膜9とチャネルポリシリコン層8pによって、伝達ゲートとなるMOSトランジスタTGが形成される。また、ゲートポリシリコン層21p、22p、23p、24pと同じ高さの位置において、チャネルポリシリコン層8pは、メモリセルMC0~MCk-1における伝達ゲートとなるMOSトランジスタTGのチャネルとなる。さらに、絶縁膜層11、12、13、14、15、16、17の側壁および絶縁膜18の側壁の下部と同じ高さの位置において、チャネルポリシリコン層8pは、各MOSトランジスタTGのドレイン電極もしくはソース電極となる。MOSトランジスタTGが形成される位置に対応させれば、記憶素子STDが形成される位置も容易に理解できる。すなわち、ゲートポリシリコン層21p、22p、23p、24pと同じ高さの位置に対応する領域の拡散防止膜10と相変化材料層7によって、メモリセルMC0~MCkの記憶素子STDが形成される。したがって、記憶素子STDとして機能する部分は、ゲートポリシリコン層21p、22p、23p、24pと同じ高さの領域である。よって、記憶素子STDを流れる電流経路は、MOSトランジスタTGのドレイン電極-ソース電極間において、拡散防止膜10→相変化材料層7→拡散防止膜10の順となる。同様に、補助セルAC0~ACk-2ここでは、k=4のMOSトランジスタATGのゲート電極は、図11に示すゲートポリシリコン層41p、42p、43pによってそれぞれ形成される。よって、補助セルAC0~ACk-2は、これらゲートポリシリコン層41p、42p、43pの側壁に形成される。より具体的には、ゲートポリシリコン層41p、42p、43pの側壁、および絶縁膜層12、13、14、15、16の側壁に堆積されたゲート絶縁膜9とチャネルポリシリコン層8pによって、MOSトランジスタATGが形成される。また、ゲートポリシリコン層41p、42p、43pと同じ高さの位置において、チャネルポリシリコン層8pは、補助セルAC0~ACk-2におけるMOSトランジスタATGのチャネルとなる。さらに、絶縁膜層12、13、14、15、16、17の側壁と同じ高さの位置において、チャネルポリシリコン層8pは、各MOSトランジスタATGのドレイン電極もしくはソース電極となる。MOSトランジスタATGが形成される位置に対応させれば、抵抗素子FTDが形成される位置も容易に理解できる。すなわち、ゲートポリシリコン層41p、42p、43pと同じ高さの位置に対応する領域の拡散防止膜10と相変化材料層7によって、補助セルAC0~ACk-2の抵抗素子FTDが形成される。したがって、抵抗素子FTDとして機能する部分は、ゲートポリシリコン層41p、42p、43pと同じ高さの領域である。ただし、抵抗素子FTDの抵抗値は、導通状態におけるMOSトランジスタATGの抵抗値よりも高く形成されるので、補助セルACに印加された電流の大部分は、MOSトランジスタATGを流れる。セルチェイン選択MOSトランジスタCCGのゲート電極は、図11に示すゲートポリシリコン層61pによって形成される。よって、セルチェイン選択MOSトランジスタCCGは、ゲートポリシリコン層61pの側壁に形成される。より具体的には、ゲートポリシリコン層61pと同じ高さの位置において、チャネルポリシリコン層8pは、セルチェイン選択MOSトランジスタCCGのチャネルとなる。さらに、絶縁膜層71の側壁および絶縁膜18の側壁の上部と同じ高さの位置において、チャネルポリシリコン層8pは、セルチェイン選択MOSトランジスタCCGのソース電極もしくはドレイン電極となる。なお、ソース電極となるポリシリコン層38pは、ビット線3となる金属膜3との間の接触抵抗を抑制するため、リンなどの不純物を拡散することにより、n型の導電性を示すように構成される。図12は、図11に示すAA’断面を含むメモリアレーMAの全体構造を示す断面図である。本構造の特徴は、図11に示したメモリアレーMAが、半導体基板1上に形成されたMOSトランジスタの上に積み重ねられている点にある。このトランジスタは、メモリアレーMAにおけるビット線3となる金属配線層3と共通データ線CDLを接続するために用いられるものである。図12では、MOSトランジスタに関して、素子分離溝STI、トランジスタのゲートGATE、ゲート絶縁膜GOX、拡散層DIFが示されている。また、トランジスタとビット線3となる金属配線層3を接続するための構造体として、層間絶縁膜ILD1、ILD2、ILD3、ILD4、ILD5、配線層M1、M2、半導体基板上のデバイスとM1とを接続するコンタクト孔C1、M1とM2を接続するコンタクト孔C2、ビット線3となる金属配線層3と半導体基板1上に形成されたMOSトランジスタとを接続するコンタクト孔BLC、ポリシリコンダイオードPD間に埋め込まれた層間絶縁膜31が示されている。以上の構成により、最小加工寸法をFとすると、4F2=2F×2Fの断面積内に形成された接続孔の側壁に、対向配置された2つの相変化型セルチェインが形成される。よって、相変化型セルチェインを形成するのに必要な断面積は2F2とすることができる。したがって、1つのメモリセルを形成するのに必要な底面積は従来よりも小さく、2F2のk分の1とすることができる。ここで、kの値は積層したメモリセル数と同数であり、図11の場合はk=4である。<実施の形態2:メモリアレーの配線構造>次に、メモリアレーMAの配線構造について説明する。図9~図12を参照すれば、アノード線ANL0~ANLm-1とビット線BL0~BLn-1とは、交差配置されている。ここで、1つのメモリブロックMB00に注目すると、セルチェインCCEとCCOを構成するメモリセルMC0~MCk-1ここでは、k=4における各MOSトランジスタTGのゲート電極は、アノード線2が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層21p、22p、23p、24pで形成される。図13は、m本のアノード線ANL0~ANLm-1の配置関係を、ビット線3の側から見た図である。図14は、セル選択ゲート線CGL00~CGLm0の配置関係を同じくビット線3の側から見た図である。m本のアノード線ANL0~ANLm-1が延伸する方向をY方向、ビット線3が延伸する方向をX方向とすると、第1層のメモリセルMC0におけるMOSトランジスタTGのゲート電極が接続されるm1本のセル選択ゲート線CGL00~CGLm0は、図14に示すようにY方向に延伸される。また、第2層~第4層のメモリセルMC1~MCk-1ここでは、k=4におけるMOSトランジスタTGのゲート電極が接続されるセル選択ゲート線CGL01~CGLm1、CGL02~CGLm2、CGL03~CGLm3も、図14と同様の配線構造をなす。同様に、補助セルAC0~ACk-2ここでは、k=4における各MOSトランジスタATGのゲート電極は、アノード線2が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層41p、42p、43pによって形成される。第1層~第3層の補助セルAC1~ACk-2ここでは、k=4におけるMOSトランジスタATGのゲート電極が接続される補助ゲート線AGL00~AGLm0、AGL01~AGLm1、AGL02~AGLm2も、図14と同様の配線構造をなす。図15は、セルチェイン選択線CSL0~CSLmの配置関係を、ビット線3の側から見た図である。セルチェイン選択MOSトランジスタCCGのゲート電極も、アノード線2が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層61pによって形成される。すなわち、セルチェイン選択MOSトランジスタCCGのゲート電極が接続されるm1本のセルチェイン選択線CSL0~CSLmは、図15に示すようにY方向に延伸される。以上説明したように、セル選択ゲート線CGL0k-1~CGLmk-1ここでは、k=1~4、補助ゲート線AGL0j-1~AGLmj-1ここでは、j=1~3、セルチェイン選択線CSL0~CSLmを同一の配線パターンとすることによって、図11~図12で述べた接続孔を一度のエッチング工程で形成することができる。また、接続孔内におけるポリシリコン層8p、相変化材料層7、絶縁層9、拡散防止膜10は、それぞれ単一工程で形成される。すなわち、接続孔内に複数のメモリセルMCと補助セルここでは、8個のメモリセルと6個の補助セルACを一度に形成することができる。したがって、従来よりも少ない工程あるいは製造費用で、三次元積層形半導体記憶装置を実現することができ、ビット当たりのコストを低減することができる。なお、メモリアレーMAにおけるメモリブロックMBの数およびセルチェインの数と、配線本数との関係は次の通りである。ビット線3が延伸する方向すなわち、X方向にm個ここで、mは1以上の整数のメモリブロックMBを配置する場合は、図13に示すように、m本のアノード線ANL0~ANLm-1となる金属層2の配線パターンが必要である。1つのメモリブロックMBは2つのセルチェインを有するので、各アノード線2の真上に、セルチェインCCE、CCOが形成される。ただし、セル選択ゲート線CGL1k-1~CGLm-1k-1ここで、k=1~4およびセルチェイン選択線CSL1~CSLm-1は、ビット線3に沿った方向に隣接する2つのメモリブロックMBに接続されるので、セルチェインCCEとCCOは、1つおきに配置されることになる。例えば、図13~図15に示すように、y列目のビット線3に注目すると、メモリブロックMB0yおよびMB1yのセルチェインCCOが隣り合わせに配置され、メモリブロックMB1yおよびMB2yのセルチェインCCEが隣り合わせに配置される。セルチェインに接続されるセル選択ゲート線CGL0k-1~CGLmk-1k=1~4、補助ゲート線AGL0j-1~AGLmj-1j=1~3、セルチェイン選択線CSL0~CSLmは、図14~図15に示すようにm1本ずつ必要である。なぜならば、セル選択ゲート線CGL0k-1~CGLmk-1ここで、k=1~4となるポリシリコン21p、22p、23p、24p、補助ゲート線AGL0j-1~AGLmj-1ここで、j=1~3となるポリシリコン41p、42p、43p、セルチェイン選択線CSL0~CSLmとなるポリシリコン61pは、図14~図15で説明したように、アノード線ANL0~ANLm-1となる金属層2の配線パターンのスペース部の真上に形成されるからである。セル選択ゲート線CGL0k-1~CGLmk-1ここで、k=1~4となるポリシリコン21p、22p、23p、24pの双方の側壁には、メモリセルMCが形成される。このうち、メモリアレーMAの外周部に形成されるセル選択ゲート線CGL0k-1、CGLmk-1ここで、k=1~4については、図14に示すように、メモリアレーMAの内側の側壁に形成されたメモリセルMCを使用する。これらのメモリセルMCは、例えば図14のようにy列目のビット線に注目すると、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCEの構成要素である。その他のセル選択ゲート線CGL1k-1~CGLm-1k-1ここで、k=1~4については、双方の側壁に形成されたメモリセルMCが、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCO、またはメモリブロックMB1yおよびMBm-2yにおけるセルチェインCCE、CCOの構成要素として使用される。補助ゲート線CGL0k-1~CGLmk-1ここで、k=1~3となるポリシリコン41p、42p、43pの双方の側壁には、補助セルACが形成される。このうち、メモリアレーMAの外周部に形成される補助ゲート線AGL0j-1、AGLmj-1ここで、j=1~3については、図14に示すように、メモリアレーMAの内側の側壁に形成された補助セルACを使用する。これらの補助セルACは、例えば図14のようにy列目のビット線に注目すると、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCEの構成要素である。その他の補助ゲート線AGL1j-1~AGLm-1j-1ここで、j=1~3については、双方の側壁に形成されたメモリセルMCが、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCO、またはメモリブロックMB1yおよびMBm-2yにおけるセルチェインCCE、CCOの構成要素として使用される。そして、補助ゲート線AGL0k-1~AGLmk-1は、図9に示したようにメモリアレーMAの外周部で短絡されて、共通の補助MOSトランジスタドライバMAGDに接続される。セルチェイン選択線CSL0~CSLmとなるポリシリコン61pの双方の側壁には、セルチェイン選択MOSトランジスタCCGが形成される。このうち、メモリアレーMAの外周部に形成されるセルチェイン選択線CSL0、CGLmについては、図15に示すように、メモリアレーMAの内側の側壁に形成されたMOSトランジスタを使用する。これらのMOSトランジスタは、例えば図15のようにy列目のビット線に注目すると、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCEのセルチェイン選択MOSトランジスタCCGである。その他のセルチェイン選択線CSL1~CSLm-1については、双方の側壁に形成されたMOSトランジスタが、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCO、またはメモリブロックMB1yおよびMBm-2yにおけるセルチェインCCE、CCOのセルチェイン選択MOSトランジスタCCGとして使用される。これまで説明してきたように、本実施形態2におけるメモリアレーMAは、Y方向に延伸する4つの系統の制御線を有する。これらの制御線を機能の観点で区別するために、アノード線ANL0~ANLm-1、セル選択ゲート線群MCGL0~MCGLm、補助ゲート線群MAGL0~MAGLm、セルチェイン選択線CSL0~CSLmと称した。これら制御線は、ビット線3と直交する。そこで特に、アノード線ANL0~ANLm-1、セル選択ゲート線群MCGL0~MCGLm、セルチェイン選択線CSL0~CSLmのいずれか1つの系統を、従来のメモリと同様にワード線と呼んでもよい。<実施の形態2:メモリアレーの動作>本実施形態2におけるメモリアレーMAは、図9に示すように、複数のビット線3と複数のアノード線2との交点に形成されたメモリブロックMBで構成されている。以下ではメモリブロックMB00のセルチェインCCEにおける最下層のメモリセルMC0が選択されると仮定して、メモリアレーMAのリセット動作、セット動作、リード動作について図16~図21にしたがって説明する。図16は、ワード線WL、ビット線BL、ソース線SLにおける駆動電圧の関係を示す図である。まず、補助ゲート線AGL00~AGLj-10、AGL01~AGLj-11、AGL02~AGLj-12、、AGLm-10~AGLm-1j-1ここで、j=3を5Vに保持する。そして、図16に示すように、選択すべきビット線BL0と非選択状態に保持するアノード線ANL1~ANLm-1を、いずれの動作においても0Vとする。また、選択すべきアノード線ANL0と非選択状態に保持するビット線BL1~BLnー1を、リセット動作の時は5V、セット動作の時は4V、リード動作の時は2Vに駆動する。このような電圧印加状態において、メモリブロックMB内のダイオードPDに対するアノード線2とビット線3の電位差に着目すると、アノード線ANL0が正の電圧に駆動され、ビット線BL0が接地電圧に保持されることによって、メモリブロックMB00のみが順バイアス状態となる。すなわち、メモリブロックMB00が選択される。アノード線ANL1~ANLm-1とビット線BL0の双方が接地電圧0Vに保持されるメモリブロックMB10~MBm-10は、電位差がゼロである。したがって、非選択状態に保たれる。アノード線ANL0とビット線BL1~BLn-1の双方が正の同じ電圧に駆動されるメモリブロックMB01~MB0n-1も、電位差がゼロである。したがって、非選択状態に保たれる。アノード線ANL1~ANLm-1が接地電圧に保持され、ビット線BL1~BLn-1が正の電圧に駆動されるメモリブロックMB11~MBm-1n-1は、逆バイアス状態となる。ポリシリコンダイオードPDの耐圧は、5Vより大きくすることができる。したがって、いずれかのセルチェインが導通したとしても、ダイオードPDを流れる電流は抑制される。よって、これらのメモリブロックMB11~MBm-1n-1も非選択状態に保たれる。図17は、セルチェイン選択線CSLの駆動電圧を示す図である。セルチェイン選択線CSL0を5V、他のセルチェイン選択線CSL1~CSLmを0Vに駆動することにより、メモリブロックMB00内のセルチェインCCEを選択することができる。図18~図21は、セル選択ゲート線CGLの駆動電圧を示す図である。セル選択ゲート線CGL00を0V、他のセル選択ゲート線CGL10~CGLk-10、CGL01~CGLk-11、CGL02~CGLk-12、、GL0m~CGLk-1mここで、k=4を5Vに駆動することにより、メモリブロックMB00のセルチェインCCEにおける最下層のメモリセルMC0のみを選択することができる。図22は、図10に示した回路構成に対応する、メモリブロックMB00の断面図である。以下図22を用いて、選択されたメモリブロックMB00における各素子の状態を詳細に説明する。図22には、図16~図21に基づき、各端子の動作電圧が、リセット動作時、セット動作時、リード動作時の順に示されている。また、絶縁膜層32は、図11~図12では記載の簡易のために省いていたが、隣接するポリシリコンダイオードPDの間に埋め込まれた絶縁膜である。まず、ビット線BL0には0V、アノード線ANL0にはリセット動作時、セット動作時、読み出し動作時にそれぞれ5V、4V、2Vが印加される。セルチェインCCEでは、選択するメモリセルMC0が接続されているセル選択ゲート線CGL00に0Vを印加し、ポリシリコン層8pをチャネルとするトランジスタをカットオフする。他のメモリセルMC1~MCk-1ここでは、k=4が接続されているセル選択ゲート線CGL01~CGL0k-1ここでは、k=4には5Vを印加し、トランジスタを導通状態にする。補助セルAC0~ACj-1ここでは、j=3が接続されている補助ゲート線AGL00~AGL0j-1ここでは、j=3には5Vを印加し、トランジスタを導通状態にする。セルチェイン選択線CSL0となるポリシリコン61pには5Vを印加し、セルチェイン選択ゲートCCGを導通状態にする。このような制御により、セルチェインCCEでは、非選択状態にあるメモリセルMC1~MCk-1ここでは、k=4における伝達ゲートとなるMOSトランジスタTGと、補助セルAC0~ACj-1ここでは、j=3における伝達ゲートとなるMOSトランジスタATGが導通状態となって、チャネルの抵抗が低くなる。また、セルチェイン選択MOSトランジスタCCGも導通状態となるので、同MOSトランジスタにおけるポリシリコン層8pも抵抗が低くなっている。したがって、メモリセルMC1~MCk-1ここでは、k=4では、相変化材料層7の状態によらず、MOSトランジスタTGを介して、ほぼ同じ電流が流れるようにすることができる。同様に、補助セルAC0~ACj-1ここでは、j=3では、MOSトランジスタATGを介して、ほぼ同じ電流が流れるようにすることができる。選択状態にあるメモリセルMC0では、MOSトランジスタTGがカットオフされるので、相変化材料層7に電流が流れる。すなわち、リセット動作、セット動作時には、相変化材料層7自身を流れる電流によって発生するジュール熱を利用して、相変化材料7の抵抗値を変化させ、情報を書き込むことができる。読み出し動作時には、相変化材料層7を流れる電流値を計測して、記憶情報を分別する。セルチェインCCOでは、メモリセルMC0~MCk-1ここでは、k=4が接続されているセル選択ゲート線CGL10~CGL1k-1ここでは、k=4には5Vを印加し、トランジスタを導通状態にする。補助セルAC0~ACj-1ここでは、j=3が接続されている補助ゲート線AGL10~AGL1j-1ここでは、j=3には5Vを印加し、トランジスタを導通状態にする。さらに、セルチェイン選択線CSL1となるポリシリコン61pを接地電圧0Vに保持して、セルチェイン選択MOSトランジスタCCGをカットオフ状態に保つ。このような制御によって、セルチェインCCOでは、非選択状態にあるメモリセルMC0~MCk-1ここでは、k=4におけるMOSトランジスタTGと、補助セルAC0~ACj-1ここでは、j=3におけるMOSトランジスタATGが導通状態となっているが、セルチェイン選択MOSトランジスタCCGはカットオフされているので、電流が流れない。以上のような制御により、メモリブロックMB00内のセルチェインCCEにおけるメモリセルMC0の相変化材料層7に、選択的に電流を印加し、情報を書き込むことができる。<実施の形態2:まとめ>以上のように、本実施形態2に係る半導体記憶装置は、実施形態1で説明したメモリセルと比べて、実効的なメモリセル面積を半減することができる。すなわち、本実施形態2に係るメモリアレーMAにおけるメモリブロックMBの構造の特徴の1つは、図11~図12および図22に示したように、接続孔の内部に形成された絶縁層91によって、ポリシリコン層8pおよび相変化材料層7は、セルチェインCCEに含まれる第1領域と、向かい合う他方のセルチェインCCOに含まれる第2領域に分離されている点である。さらに、これらの層に流れる電流を独立に制御するスイッチここでは、セルチェイン選択MOSトランジスタCCGが、それぞれの電流経路上に設けられている。このような構成により、接続孔の一方の側壁に形成されているメモリセルMC内のMOSトランジスタTGがカットオフされた時、そのメモリセルMCが属する領域における相変化材料層7に電流を流す一方で、向かい合う他方の領域における相変化材料層7には電流を流さないようにすることができる。したがって、1つの接続孔の中に、実施形態1の2倍の情報を記憶することができる。また、本実施形態2に係る半導体記憶装置では、実施形態1と同様にメモリセルMCの間に補助トランジスタACを設け、補助トランジスタACを常時導通状態に保つ。これにより、非選択セルに対する誤書き込みを回避できる程度の間隔をとって形成されたメモリセルMC間の付加抵抗を低減することができる。したがって、上記効果との相乗効果により、高集積かつ高信頼でありながら、低電圧かつ高速な相変化メモリを実現することができる。また、実施形態1におけるブロック選択トランジスタBTRに代えて、本実施形態2におけるポリシリコンダイオードPDを設けることもできる。ポリシリコンダイオードPDを用いれば、実装面積をブロック選択トランジスタBTRよりも低減することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。