ソースが第一電源端子に接続される、第一の第一導電型MOSトランジスタと、ゲートが前記第一の第一導電型MOSトランジスタのゲートに接続され、ドレインに第一の定電流が流れる、第二の第一導電型MOSトランジスタと、ドレインが前記第二の第一導電型MOSトランジスタのソースに接続され、ソースが前記第一電源端子に接続され、強反転領域の非飽和領域で動作する、第三の第一導電型MOSトランジスタと、ゲートとドレインが前記第一の第一導電型MOSトランジスタのゲートと前記第二の第一導電型MOSトランジスタのゲートとに接続され、ソースが前記第一の第一導電型MOSトランジスタのドレインに接続され、ドレインに前記第一の定電流に比例する第二の定電流が流れる、第四の第一導電型MOSトランジスタと、ゲートとドレインが前記第三の第一導電型MOSトランジスタのゲートに接続され、ソースが前記第一の第一導電型MOSトランジスタのドレインと前記第四の第一導電型MOSトランジスタのソースとに接続され、ドレインに前記第一の定電流に比例する第三の定電流が流れる、第五の第一導電型MOSトランジスタと、を備えることを特徴とする定電流回路。入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、前記第一出力端子が前記第四の第一導電型MOSトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型MOSトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型MOSトランジスタからなるカレントミラー回路と、を備えることを特徴とする請求項1記載の定電流回路。ゲートが前記第二の第一導電型MOSトランジスタのドレインに接続され、ソースが前記第四の第一導電型MOSトランジスタのドレインに接続される、第一のディプレッション型第一導電型MOSトランジスタと、入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第一のディプレッション型第一導電型MOSトランジスタのドレインに接続され、前記第一出力端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型MOSトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型MOSトランジスタからなるカレントミラー回路と、を備えることを特徴とする請求項1記載の定電流回路。ゲートが前記第一の第一導電型MOSトランジスタのゲートに接続され、ソースが前記第一電源端子に接続される、第六の第一導電型MOSトランジスタと、ゲートが前記第六の第一導電型MOSトランジスタのドレインに接続され、ドレインが第二電源端子に接続され、ソースが前記第四の第一導電型MOSトランジスタのドレインに接続される、第一のディプレッション型第一導電型MOSトランジスタと、入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、前記第一出力端子が前記第六の第一導電型MOSトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型MOSトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型MOSトランジスタからなるカレントミラー回路と、を備えることを特徴とする請求項1記載の定電流回路。ゲートが前記第一の第一導電型MOSトランジスタのゲートに接続され、ソースが前記第一電源端子に接続される、第六の第一導電型MOSトランジスタと、ゲートが前記第六の第一導電型MOSトランジスタのドレインに接続され、ドレインが第二電源端子に接続され、ソースが前記第四の第一導電型MOSトランジスタのドレインに接続される、第一のディプレッション型第一導電型MOSトランジスタと、入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第六の第一導電型MOSトランジスタのドレインに接続され、前記第一出力端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型MOSトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型MOSトランジスタからなるカレントミラー回路と、を備えることを特徴とする請求項1記載の定電流回路。前記カレントミラー回路の前記入力端子に、カスコード回路を設けたことを特徴とする請求項4または5に記載の定電流回路。前記カスコード回路は、ゲートを前記第一電源端子に接続される第二のディプレッション型第一導電型MOSトランジスタで構成されることを特徴とする請求項6に記載の定電流回路。前記第一のディプレッション型第一導電型MOSトランジスタのソースと前記第四の第一導電型MOSトランジスタとの間に、インピーダンス素子を設けたことを特徴とする請求項3から7のいずれかに記載の定電流回路。電子機器やICの低消費電流化により、定電流回路は小さな電流を流すことを要求される。従来の定電流回路は、抵抗55の抵抗値を高くすることにより、定電流である電流I0を小さくする。例えば、Vtn53-Vtn54が100mVのときに、電流I0を10nAにする場合、式7より抵抗55の抵抗値は10MΩになる。従って、従来の定電流回路は、電流I0を小さくすると、抵抗55の面積が大きくなってしまう、と言う課題があった。本発明は、上記課題に鑑みてなされ、面積の小さい定電流回路を提供する。本発明は、上記課題を解決するため、ソースが第一電源端子に接続される、第一の第一導電型MOSトランジスタと、ゲートが前記第一の第一導電型MOSトランジスタのゲートに接続され、ドレインに第一の定電流が流れる、第二の第一導電型MOSトランジスタと、ドレインが前記第二の第一導電型MOSトランジスタのソースに接続され、ソースが前記第一電源端子に接続され、強反転領域の非飽和領域で動作する、第三の第一導電型MOSトランジスタと、ゲートとドレインが前記第一の第一導電型MOSトランジスタのゲートと前記第二の第一導電型MOSトランジスタのゲートとに接続され、ソースが前記第一の第一導電型MOSトランジスタのドレインに接続され、ドレインに前記第一の定電流に比例する第二の定電流が流れる、第四の第一導電型MOSトランジスタと、ゲートとドレインが前記第三の第一導電型MOSトランジスタのゲートに接続され、ソースが前記第一の第一導電型MOSトランジスタのドレインと前記第四の第一導電型MOSトランジスタのソースとに接続され、ドレインに前記第一の定電流に比例する第三の定電流が流れる、第五の第一導電型MOSトランジスタと、を備えることを特徴とする定電流回路を提供する。本発明の定電流回路は、強反転領域の非飽和領域で動作する第三の第一導電型MOSトランジスタの高い抵抗値のオン抵抗により、定電流を小さくする。第三の第一導電型MOSトランジスタの面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることが可能である。以下、本実施形態の定電流回路を、図面を参照して説明する。まず、定電流回路の構成について説明する。図1は、本実施形態の定電流回路を示す回路図である。本実施形態の定電流回路は、NMOSトランジスタ11~15を備える。NMOSトランジスタ11は、ゲートは第2ノードN2に接続され、ソースは接地端子に接続される。NMOSトランジスタ12は、ゲートは第2ノードN2とNMOSトランジスタ11のゲートとに接続され、ドレインは第1ノードN1に接続される。NMOSトランジスタ13は、ゲートは第3ノードN3に接続され、ドレインはNMOSトランジスタ12のソースに接続され、ソースは接地端子に接続される。NMOSトランジスタ14は、ゲートはドレインと第2ノードN2とNMOSトランジスタ11のゲートとNMOSトランジスタ12のゲートとに接続され、ソースはNMOSトランジスタ11のドレインに接続される。NMOSトランジスタ15は、ゲートはドレインと第3ノードN3とNMOSトランジスタ13のゲートとに接続され、ソースはNMOSトランジスタ11のドレインとNMOSトランジスタ14のソースとに接続される。ここで、各NMOSトランジスタのしきい値電圧は等しい。また、NMOSトランジスタ13は強反転領域の非飽和領域抵抗領域で動作する。また、第1ノードN1及び第2ノードN2及び第3ノードN3には、それぞれ互いに比例関係にある定電流が流れる。第1ノードN1に流れる定電流をIREF、第2ノードN2に流れる定電流をI2、第3ノードN3に流れる定電流をI3とする。さらに、定電流I2と定電流I3の加算を定電流I1とする。また、第3ノードN3の電圧をV3とする。NMOSトランジスタ14のドレインを第4ノードN4とし、その電圧をV4とする。次に、本実施形態の定電流IREFについて説明する。定電流IREFは、第4ノードN4電圧V4と強反転領域の非飽和領域で動作するNMOSトランジスタ13のオン抵抗の除算により決定される。これについて、数式を用いて説明する。NMOSトランジスタ11~12及びNMOSトランジスタ14~15が弱反転領域で動作し、NMOSトランジスタ13が強反転領域の非飽和領域抵抗領域で動作すると仮定する。ここで、スロープファクタをn、ボルツマン定数をk、温度をT、電子電荷をq、ドレイン電流をId、プロセス依存のパラメータをI0、トランジスタのアスペクト比をK、閾値電圧をVt、ゲート幅をW、ゲート長をLとすると、弱反転領域のゲートソース間電圧Vgsについて、式1が成立する。NMOSトランジスタ11のゲートソース間電圧をVgs11、アスペクト比をK11とし、NMOSトランジスタ12のゲートソース間電圧をVgs12、アスペクト比をK12とし、NMOSトランジスタ14のゲートソース間電圧をVgs14、アスペクト比をK14とし、NMOSトランジスタK15のゲートソース間電圧をVgs15、アスペクト比をK15とし、NMOSトランジスタのしきい値電圧をVtnとすると、式1から、電圧V3及び電圧V4について、式2及び式3が成立する。NMOSトランジスタの移動度をμ、単位面積あたりのゲート絶縁膜の容量をCoxとし、NMOSトランジスタ13のアスペクト比をK13とする。すると、強反転領域の非飽和領域で動作するNMOSトランジスタ13のオン抵抗の抵抗値R13について、式4が成立する。式1~式4から、定電流IREFについて、式5が成立する。ここで、I1=IREFとし、I1=I2I3の関係を式5に代入すると、式6が成立する。本実施形態の定電流回路は、以上のことから、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。また、式6より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。また、式6より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。また、図示しないが、接地端子を電源端子とし、NMOSトランジスタをPMOSトランジスタとして構成しても同様の効果が得られる。[変形例1]図2は、本実施形態の定電流回路の他の例を示す回路図である。図1と比較し、PMOSトランジスタ31~33が追加されている。PMOSトランジスタ31のゲートはドレインと第1ノードN1とに接続され、ソースは電源端子に接続される。PMOSトランジスタ32のゲートは第1ノードN1とPMOSトランジスタ31のゲートとに接続され、ドレインは第2ノードN2に接続され、ソースは電源端子に接続される。PMOSトランジスタ33のゲートは第1ノードN1とPMOSトランジスタ31のゲート及びドレインとPMOSトランジスタ32のゲートとに接続され、ドレインは第3ノードN3に接続され、ソースは電源端子に接続される。次に、本実施形態の定電流回路の動作について説明する。PMOSトランジスタ31及び32は、カレントミラー回路として動作し、定電流IREFに比例する定電流I2を第2ノードN2に供給する。また、PMOSトランジスタ31及び33は、カレントミラー回路として動作し、定電流IREFに比例する定電流I3を第3ノードN3に供給する。従って、定電流IREFと定電流I2と定電流I3とが比例関係になる。このため、本実施形態の定電流回路についても式6が成立し、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。また、式6より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。また、式6より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。[変形例2]図3は、本実施形態の定電流回路の他の例を示す回路図である。図1と比較して、ディプレッション型NMOSトランジスタ16とPMOSトランジスタ31~33とが追加されている。ディプレッション型NMOSトランジスタ16のゲートは第1ノードN1に接続され、ソースは第2ノードN2に接続される。PMOSトランジスタ31のゲートはディプレッション型NMOSトランジスタ16のドレインと接続され、ソースは電源端子に接続される。PMOSトランジスタ32のゲートはドレインとディプレッション型NMOSトランジスタ16のドレインとPMOSトランジスタ31のゲートとに接続され、ソースは電源端子に接続される。PMOSトランジスタ33のゲートはディプレッション型NMOSトランジスタ16のドレインとPMOSトランジスタ31のゲートとPMOSトランジスタ32のゲート及びドレインとに接続され、ドレインは第3ノードN3に接続され、ソースは電源端子に接続される。次に、本実施形態の定電流回路の動作について説明する。PMOSトランジスタ31及び32は、カレントミラー回路として動作し、第2ノードN2に流れる定電流I2に比例する定電流をPMOSトランジスタ31のドレイン電流として流す。PMOSトランジスタ32及び33は、カレントミラー回路として動作し、定電流I2に比例する定電流I3を第3ノードN3に供給する。このとき、ディプレッション型NMOSトランジスタ16による負帰還により第1ノードN1が安定化され、第1ノードN1を流れる定電流IREFとPMOSトランジスタ31のドレイン電流とが等しくなる。具体的には、定電流IREFがPMOSトランジスタ31のドレイン電流より大きい時、ディプレッション型NMOSトランジスタ16のゲート電圧は下降する。このとき、ディプレッション型NMOSトランジスタ16のドレイン電流は一定のため、ディプレッション型NMOSトランジスタ16のゲートソース間電圧も一定に保たれ、ディプレッション型NMOSトランジスタ16のソース電圧が下降する。このため、ディプレッション型NMOSトランジスタ16のソースと接続されたNMOSトランジスタ12のゲート電圧が下降して、定電流IREFが減少する。従って、定電流IREFとPMOSトランジスタ31のドレイン電流とが等しくなる。定電流IREFがPMOSトランジスタ31のドレイン電流より小さいときも同様に、定電流IREFが増加して、定電流IREFとPMOSトランジスタ31のドレイン電流とが等しくなる。従って、定電流IREFと定電流I2と定電流I3とが比例関係になる。このため、本実施形態の定電流回路についても式6が成立し、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。また、式6より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。また、式6より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。また、起動時に第2ノードN2は低インピーダンスとなり、ディプレッション型NMOSトランジスタ16が電流を供給するため、起動用のスタートアップ回路は不必要である。[変形例3]図4は、本実施形態の定電流回路の他の例を示す回路図である。図1と比較して、ディプレッション型NMOSトランジスタ16とNMOSトランジスタ17とPMOSトランジスタ31~33とが追加されている。ディプレッション型NMOSトランジスタ16のドレインは電源端子に接続され、ソースは第2ノードN2に接続される。NMOSトランジスタ17のゲートは第2ノードN2に接続され、ドレインはディプレッション型NMOSトランジスタ16のゲートに接続され、ソースは接地端子に接続される。PMOSトランジスタ31のゲートはドレインと第1ノードN1とに接続され、ソースは電源端子に接続される。PMOSトランジスタ32のゲートはPMOSトランジスタ31のゲートに接続され、ドレインはNMOSトランジスタ17のドレインに接続され、ソースは電源端子に接続される。PMOSトランジスタ33のゲートはPMOSトランジスタ31のゲートとPMOSトランジスタ32のゲートとに接続され、ドレインは第3ノードN3に接続され、ソースは電源端子に接続される。次に、本実施形態の定電流回路の動作について説明する。PMOSトランジスタ31及び32は、カレントミラー回路として動作し、第1ノードN1に流れる定電流IREFに比例する定電流をPMOSトランジスタ32のドレイン電流として流す。PMOSトランジスタ31及び33は、カレントミラー回路として動作し、定電流IREFに比例する定電流I3を第3ノードN3に供給する。NMOSトランジスタ11及び17は、カレントミラー回路として動作し、第2ノードN2に流れる定電流I2と定電流I3との加算電流I1に比例する定電流をNMOSトランジスタ17のドレイン電流として流す。このとき、図3に示された定電流回路と同様に、ディプレッション型NMOSトランジスタ16による負帰還によりディプレッション型NMOSトランジスタのゲート電圧が安定化され、PMOSトランジスタ32のドレイン電流とNMOSトランジスタ17のドレイン電流とが等しくなる。そのため、定電流I1と定電流IREFとが比例関係になる。従って、定電流IREFと定電流I2と定電流I3とが比例関係になる。このため、本実施形態の定電流回路についても式6が成立し、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。また、式6より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。また、式6より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。また、起動時に第2ノードN2は低インピーダンスとなり、ディプレッション型NMOSトランジスタ16が電流を供給するため、起動用のスタートアップ回路は不必要である。また、電源端子電圧がNMOSトランジスタ11のドレインソース間電圧とNMOSトランジスタ15のゲートソース間電圧とPMOSトランジスタ33のドレインソース間電圧との加算電圧よりも高ければ、定電流回路は動作できる。即ち、1つのゲートソース間電圧と、2つのドレインソース間電圧で、定電流回路は動作できる。[変形例4]図5は、本実施形態の定電流回路の他の例を示す回路図である。図4と比較して、ディプレッション型NMOSトランジスタ16のゲートの接続先が第1ノードN1に変更され、PMOSトランジスタ31のゲートの接続先がPMOSトランジスタ32のドレインに変更されている。次に、本実施形態の定電流回路の動作について説明する。PMOSトランジスタ31及び32は、カレントミラー回路として動作し、PMOSトランジスタ32のドレイン電流に比例する定電流をPMOSトランジスタ31のドレイン電流として流す。PMOSトランジスタ32及び33は、カレントミラー回路として動作し、PMOSトランジスタ32のドレイン電流に比例する定電流I3を第3ノードN3に供給する。NMOSトランジスタ11及び17は、カレントミラー回路として動作し、第2ノードN2に流れる定電流I2と定電流I3との加算電流I1に比例する定電流をNMOSトランジスタ17のドレイン電流として流す。このとき、図3に示された定電流回路と同様に、ディプレッション型NMOSトランジスタ16による負帰還によりディプレッション型NMOSトランジスタのゲート電圧が安定化され、PMOSトランジスタ31のドレイン電流と第1ノードN1を流れる定電流IREFとが等しくなる。そのため、定電流I1と定電流IREFとが比例関係になる。従って、定電流IREFと定電流I2と定電流I3とが比例関係になる。このため、本実施形態の定電流回路についても式6が成立し、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。また、式6より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。また、式6より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。また、起動時に第2ノードN2は低インピーダンスとなり、ディプレッション型NMOSトランジスタ16が電流を供給するため、起動用のスタートアップ回路は不必要である。また、電源端子電圧がNMOSトランジスタ11のドレインソース間電圧とNMOSトランジスタ15のゲートソース間電圧とPMOSトランジスタ33のドレインソース間電圧との加算電圧よりも高ければ、定電流回路は動作できる。即ち、1つのゲートソース間電圧と、2つのドレインソース間電圧で、定電流回路は動作できる。[変形例5]図6は、本実施形態の定電流回路の他の例を示す回路図である。図4と比較して、第1ノードN1とNMOSトランジスタ12のドレインとの間に、カスコード素子としてディプレッション型NMOSトランジスタ18が接続されている。NMOSトランジスタ18のゲートは接地端子に接続され、ドレインは第1ノードN1に接続され、ソースはNMOSトランジスタ12のドレインに接続される。ディプレッション型NMOSトランジスタ18のゲートソース間電圧は電源端子電圧によらずほぼ一定となるため、NMOSトランジスタ12のドレイン電圧は電源端子電圧によらずほぼ一定の電圧に保たれる。これにより、NMOSトランジスタ12のドレインソース間電圧は、電源端子電圧によらずほぼ一定に保たれ、電源端子電圧の変化によるチャネル長変効果の影響を受けにくくなる。[変形例6]図7は、本実施形態の定電流回路の他の例を示す回路図である。図4と比較して、第2ノードN2とディプレッション型NMOSトランジスタのソースとの間に、インピーダンス素子41が接続されている。インピーダンス素子41は、電圧降下を発生させることで、ディプレッション型NMOSトランジスタ16のソース及びゲート電圧を上昇させる。即ち、第1ノードN1の電圧を上昇させる。これにより、NMOSトランジスタ12のドレインソース間電圧を十分確保し、NMOSトランジスタ12がより飽和領域で動作し易くなる。ここで、図示しないが、インピーダンス素子41として、抵抗及びダイオード及びダイオード接続されたNMOSトランジスタが用いられる。