"半導体基板と、前記半導体基板上に形成された複数列の第一電極と、前記複数列の第一電極の側面及び上面を覆うように形成された複数の絶縁部と、前記絶縁部によって覆われた前記第一電極同士の間を埋めるとともに前記絶縁部の上面を覆うように形成されており、平坦な表面を呈する第二電極と、前記第二電極に圧接された電極板と、を備えることを特徴とする圧接型半導体装置。前記第一電極は、Al又はAl系合金から形成されていることを特徴とする請求項1に記載の圧接型半導体装置。前記第二電極は、前記半導体基板上にAl又はAl系合金から形成された第一の部位と、前記第一の部位上及び前記絶縁部上にAu、Ni、Al、Al系合金、Ti/Ni/Au、Ni又はNi/Auから形成された第二の部位と、を備えることを特徴とする請求項2に記載の圧接型半導体装置。半導体基板上に交互に配列された第一電極と第二電極の一部とを形成する第一ステップと、前記第一電極と前記第二の電極の一部との間を埋めるとともに前記第一電極の上面を覆うように絶縁部を形成する第二ステップと、前記第二の電極の一部上及び前記絶縁部上に、平坦な表面を呈する第二電極の残部を形成する第三ステップと、前記第二電極に電極板を圧接する第四ステップと、を含むことを特徴とする圧接型半導体装置の製造方法。前記第一ステップにおいて、Al又はAl系合金を前記半導体基板上にスパッタリングする又は蒸着させることによって、前記第一電極と前記第二電極の一部とを形成することを特徴とする請求項4に記載の圧接型半導体装置の製造方法。前記第三ステップにおいて、Au、Ni、Al、Al系合金若しくはTi/Ni/Auを前記第一電極上及び前記絶縁部上にスパッタリングする若しくは蒸着させることによって、前記第二電極の残部を形成する、又は、Al若しくはAl系合金を前記第一電極上及び前記絶縁部上にスパッタリングする若しくは蒸着させた後に、Ni若しくはNi/AuをAl若しくはAl系合金上に電解めっきする若しくは無電解めっきすることによって、前記第二電極の残部を形成することを特徴とする請求項5に記載の圧接型半導体装置の製造方法。前記第三ステップにおいて、形成された前記第二電極の残部の表面に、平坦化処理を施すことを特徴とする請求項6に記載の圧接型半導体装置の製造方法。しかし、外部電極板の凸部とエミッタ電極とを当接させた状態で圧接しても、エミッタ電極への単位面積あたりの圧力は減少するが、外部電極板に作用する加圧力が不均一となるため、外部電極板の塑性変形を防止することができない。また、外部電極板の塑性変形によるゲート配線とエミッタ電極との間の短絡を防止するために凸部を高くすると、装置の厚みが増してしまう。そこで、本発明は、圧接による電極板の塑性変形を防止することが可能な圧接型半導体装置及び圧接型半導体装置の製造方法を提供することを課題とする。前記した課題を解決するために、本発明の圧接型半導体装置は、半導体基板と、前記半導体基板上に形成された複数列の第一電極と、前記複数列の第一電極の側面及び上面を覆うように形成された複数の絶縁部と、前記絶縁部によって覆われた前記第一電極同士の間を埋めるとともに前記絶縁部の上面を覆うように形成されており、平坦な表面を呈する第二電極と、前記第二電極に圧接された電極板と、を備えることを特徴とする。かかる構成によると、第二電極が半導体基板上から絶縁部上にわたって形成されてその表面が平坦であるとともに、電極板と下部構造との間に隙間が無い状態で電極板が第二電極の平坦な表面に圧接されるので、圧接による電極板の塑性変形を防止することができる。前記第一電極は、Al又はAl系合金から形成されている構成であってもよい。また、前記第二電極は、前記半導体基板上にAl又はAl系合金から形成された第一の部位と、前記第一の部位上及び前記絶縁部上にAu、Ni、Al、Al系合金、Ti/Ni/Au、Ni又はNi/Auから形成された第二の部位と、を備える構成であってもよい。また、本発明の圧接型半導体装置の製造方法は、半導体基板上に交互に配列された第一電極と第二電極の一部とを形成する第一ステップと、前記半導体基板上及び前記第一電極上に、前記第一電極と前記第二の電極の一部との間を埋めるとともに前記第一電極の上面を覆うように絶縁部を形成する第二ステップと、前記第二の電極の一部上及び前記絶縁部上に、平坦な表面を呈する第二電極の残部を形成する第三ステップと、前記第二電極に電極板を圧接する第四ステップと、を含むことを特徴とする。かかる構成によると、第二電極が半導体基板上から絶縁部上にわたって形成されてその表面が平坦であるとともに、電極板と下部構造との間に隙間が無い状態で電極板が第二電極の平坦な表面に圧接されるので、圧接による電極板の塑性変形を防止することができる。前記第一ステップにおいて、Al又はAl系合金を前記半導体基板上にスパッタリングする又は蒸着させることによって、前記第一電極と前記第二電極の一部とを形成する構成であってもよい。前記第三ステップにおいて、Au、Ni、Al、Al系合金若しくはTi/Ni/Auを前記第一電極上及び前記絶縁部上にスパッタリングする若しくは蒸着させることによって、前記第二電極の残部を形成する、又は、Al若しくはAl系合金を前記第一電極上及び前記絶縁部上にスパッタリングする若しくは蒸着させた後に、Ni若しくはNi/AuをAl若しくはAl系合金上に電解めっきする若しくは無電解めっきすることによって、前記第二電極の残部を形成する構成であってもよい。前記第三ステップにおいて、形成された前記第二電極の残部の表面に、平坦化処理を施す構成であってもよい。本発明によれば、圧接時における電極板の塑性変形を防止することができる。次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略する。以下の説明において、上下という表現は、半導体基板を基準とした一方向と他方向とを表すためのものであり、重力を基準とした上下ではない。図1に示すように、本発明の実施形態に係る圧接型半導体装置1は、IGBTInsulatedGateBipolarTransistorと圧接型とを組み合わせた半導体装置であって、半導体素子10と、上部電極板21と、下部電極板22と、を備える。半導体素子10は、例えば、パワー半導体素子であり、電気自動車、ハイブリッド車等の電動機の電力変換装置等に用いられる。半導体素子10は、半導体基板11と、半導体基板11の一面に設けられたフィールド酸化膜12、ゲート電極13、層間絶縁膜14、複数列のゲート配線15、エミッタ電極16及び複数の絶縁部17と、半導体基板11の他面下面に設けられたコレクタ電極18と、を備える。半導体基板11は、例えばSi、SiC等の半導体材料からなる薄板状の基板である。フィールド酸化膜12は、素子間を電気的に分離するものであって、例えばSiO2等からなる絶縁膜であり、化学気相成長法CVD等によって積層形成されている。本実施形態において、複数のフィールド酸化膜12が、半導体基板11上に所定の間隔を空けて形成されている。ゲート電極13は、ゲート電極13直下の半導体基板11にチャネルを形成するものであって、例えばポリシリコン等からなる層であり、化学気相成長法CVD等によってフィールド酸化膜12上に形成されている。層間絶縁膜14は、配線間を電気的に分離するものであって、例えばSiO2等からなる絶縁膜であり、化学気相成長法CVD等によってゲート電極13上に形成されている。<ゲート配線>ゲート配線第一電極15は、半導体基板11上に設けられた導電層であって、例えば、Al又はAl系合金AlSi、AlSiCu等の単層構造からなり、スパッタリング又は蒸着によって積層形成されている。本実施形態では、ゲート配線15は、いわゆるゲートフィンガー電極であり、複数列のゲート配線15が、所定の間隔を空けて、それぞれフィールド酸化膜12、ゲート電極13及び層間絶縁膜14からなる層構造の間に設けられている。<エミッタ電極>エミッタ電極第二電極16は、複数列の第一エミッタ電極層16aと、第二エミッタ電極層16bと、から構成される。第一エミッタ電極層16aは、半導体基板11上の他部、詳細には、フィールド酸化膜12、ゲート電極13及び層間絶縁膜14からなる層構造上に設けられた複数列の導電層であって、ゲート配線15と同様、例えば、Al又はAl系合金AlSi、AlSiCu等の単層構造からなり、スパッタリング又は蒸着によって積層形成されている。すなわち、ゲート配線15及び第一エミッタ電極層16aは、交互に配列されている。第二エミッタ電極層16bは、第一エミッタ電極層16a上及び後記する絶縁部17上に設けられた導電層であって、例えば、Au、Ni、Al、Al系合金AlSi、AlSiCu等の単層構造又はTi/Ni/Auの3層構造からなり、スパッタリング又は蒸着によって積層形成されているか、Al又はAl系合金の単層構造上にNiの単層構造又はNi/Auの2層構造が形成された多層構造からなり、Al又はAl系合金はスパッタリング又は蒸着によって積層形成されており、Ni又はNi/Auは電解めっき又は無電解めっきによって積層形成されている。また、第二エミッタ電極層16bは、平坦な表面を呈する。これら第一エミッタ電極層16a及び第二エミッタ電極層16bは、互いに電気的及び熱的に接続されている。<絶縁部>絶縁部17は、半導体基板11上及びゲート配線15上に設けられた保護層であり、例えば、ポリイミド等の樹脂性材料といった絶縁性材料からなり、例えばスピン塗布法によって積層形成されている。一の絶縁部17は、一のゲート配線15の両側面及び上面を覆っており、ゲート配線15とエミッタ電極16とを絶縁している。コレクタ電極18は、半導体基板11の他面下面上に設けられた導電層であって、例えば、Al又はAl系合金AlSi、AlSiCu等の単層構造からなり、スパッタリング又は蒸着によって積層形成されている。なお、本発明の特徴はゲート配線15及びエミッタ電極16が形成された側にあるため、コレクタ電極18側の詳細な説明は省略し、図においても薄い層として描画している。<電極板>電極板21,22は、半導体素子10を加圧する加圧板として機能するとともに、圧接型半導体装置1の外部電極として機能する部材である。上部電極板21は、例えばCu、Ni、Au、Sn、Mo等の導電性材料からなる平板状部材であり、その平坦な下面が、半導体素子10の上面、詳細には第二エミッタ電極層16bの表面に圧接される電極板である。上部電極板21は、圧接によって、第二エミッタ電極層16bに電気的及び熱的に接続されている。下部電極板22は、例えばCu、Ni、Au、Sn、Mo等の導電性材料からなる平板状部材であり、その平坦な上面が、半導体素子10の下面、詳細にはコレクタ電極18の表面に圧接される電極板である。下部電極板22は、圧接によって、コレクタ電極18に電気的及び熱的に接続されている。<製造方法>続いて、本発明の実施形態に係る圧接型半導体装置1の製造方法について、図1,2を参照して説明する。まず、図2aに示すように、半導体基板11の他面下面上にコレクタ電極18を積層形成するとともに、半導体基板11の一面上面上に、フィールド酸化膜12、ゲート電極13、層間絶縁膜14、ゲート配線15、第一エミッタ電極層16a及び絶縁部17を積層形成する。半導体基板11の一面側に関して、詳細には、半導体基板11上に複数列のフィールド酸化膜12を積層形成した後、フィールド酸化膜12上にゲート電極13を積層形成し、さらにゲート電極13上に層間絶縁膜14を積層形成する。続いて、各層12~14が形成された半導体基板11上に、スパッタリング又は蒸着によってAl又はAl系合金AlSi、AlSiCu等を積層させ、積層したAl又はAl系合金にリソグラフィ処理又はエッチング処理を施すことによって、複数列のゲート配線15及び複数列の第一エミッタ電極層16aを積層形成する。続いて、各層12~14、ゲート配線15及び第一エミッタ電極層16aが形成された半導体基板11上に、ポリイミドからなる絶縁部17を、ゲート配線15及び第一エミッタ電極層16aの間を埋めるとともにゲート配線15の上面を覆うように形成する。ここで、絶縁部17の両端部は、第一エミッタ電極層16a上にも形成されているため、絶縁部17の上面は、第一エミッタ電極層16aの上面よりも高い。続いて、図2bに示すように、複数列の第一エミッタ電極層16a及び複数の絶縁部17上に、Au、Ni、Al、Al系合金AlSi、AlSiCu等若しくはTi/Ni/Au、又は、Al若しくはAl系合金及びNi若しくはNi/Auからなる第二エミッタ電極層前駆体16b1を積層形成する。ここで、Au、Ni、Al、Al系合金AlSi、AlSiCu等又はTi/Ni/Auを用いる場合には、第二エミッタ電極層前駆体16b1は、スパッタリング又は蒸着によって積層形成され、Al又はAl系合金及びNi又はNi/Auを用いる場合には、第二エミッタ電極層前駆体16b1は、Al又はAl合金をスパッタリング又は蒸着した後にNi又はNi/Auを電解めっき又は無電解めっきすることによって積層形成される。第二エミッタ電極層前駆体16b1は、第一エミッタ電極層16aと絶縁部17との間の段差を覆うことができる程度の厚みを有している。続いて、図2cに示すように、第二エミッタ電極層前駆体16b1の表面に、例えばCMPChemicalMechanicalPolishing等の平坦化処理を施すことによって、平坦な表明を呈する第二エミッタ電極層16bを形成する。例えば、平坦化処理前の第二エミッタ電極層前駆体16b1の表面は、約3μmの段差を有するのに対し、平坦化処理後の第二エミッタ電極層16bの表面は、数十nm以下の段差しか有しておらず、平坦である。この段階で、半導体素子10が完成する。続いて、図1に示すように、下部電極板22、半導体素子10、上部電極板21の順に重ねた状態で、図示しない加圧装置によって上下から加圧保持することによって、圧接型半導体装置1を形成する。この際に、第二エミッタ電極層16bの表面上面と上部電極板21の下面とが、圧接されるとともに電気的及び熱的に接続され、コレクタ電極18の下面と下部電極板22の上面とが圧接されるとともに電気的及び熱的に接続される。ここで、比較例に係る圧接型半導体装置について、図3を参照して説明する。図3aに示すように、比較例に係る圧接型半導体装置101は、第二エミッタ電極層116bが絶縁部117上に形成されておらず、絶縁部117と上部電極板121との間に隙間がある。そのため、ゲート配線115及びエミッタ電極116を備える半導体素子110に上部電極板121及び下部電極板122を圧接しようとすると、上部電極板121が変形して絶縁部117を介してゲート配線115及び第一エミッタ電極層116aに加圧力が作用し、ゲート配線115及び第一エミッタ電極層116aが塑性変形して接触し図3bの領域A、短絡ゲートリークが発生してしまう。一方、本発明の実施形態に係る圧接型半導体装置1は、第二エミッタ電極層16bが第一エミッタ電極層16a上及び絶縁部17上の全体にわたって形成されており、その表面が平坦なので、上部電極板21を第二エミッタ電極層16bに圧接しても、加圧力によって上部電極板21が塑性変形することがなく、加圧力は第二エミッタ電極層16b、絶縁部17、第一エミッタ電極層16a及びゲート配線15に均一に伝わる。したがって、本発明の実施形態に係る圧接型半導体装置1及びその製造方法によると、圧接による上部電極板21の塑性変形を防止することができ、塑性変形の無い圧接型半導体装置1を提供することができるとともに、ゲート配線15とエミッタ電極16との間の短絡を防止することができる。以上、本発明の実施形態について詳細に説明したが、本発明は前記実施形態に限定されず、本発明の要旨を逸脱しない範囲で適宜変更可能である。例えば、ゲート配線15を絶縁部17で覆うとともに、さらにエミッタ電極16で覆う構成に限定されない。"