"第1導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する素子分離領域形成工程と、第2導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する電荷蓄積領域形成工程とを含むことを特徴とする固体撮像装置の製造方法。前記素子分離領域は、半導体基板上に前記第1導電型の半導体層をエピタキシャル成長させた後、底壁および前記素子分離領域となる側壁を残して該第1導電型の半導体層をエッチングすることによって形成され、前記電荷蓄積領域は、前記底壁および前記側壁によって形成された空間の内部に前記第2導電型の半導体層をエピタキシャル成長させることによって形成されたことを特徴とする請求項1に記載の固体撮像装置の製造方法。前記電荷蓄積領域は、半導体基板上に形成された第1導電型の半導体層上に、前記第2導電型の半導体層をエピタキシャル成長させることによって形成され、前記素子分離領域は、前記第2導電型の半導体層における前記素子分離領域の形成領域に、前記第2導電型の半導体層の上面から該第1導電型の半導体層まで達するリセスを形成し、該リセスの内部に前記第1導電型の半導体層をエピタキシャル成長させることによって形成されたことを特徴とする請求項1に記載の固体撮像装置の製造方法。第1導電型のエピタキシャル層に形成されたリセスに設けられ、第2導電型のエピタキシャル層からなる電荷蓄積領域と、前記リセスの側壁によって光電変換素子間を分離する素子分離領域とを備えたことを特徴とする固体撮像装置。第1導電型の半導体層上に形成された第2導電型のエピタキシャル層からなる電荷蓄積領域と、前記電荷蓄積領域を囲み、前記第2導電型のエピタキシャル層の表面から前記第1導電型の半導体層まで達するリセスに設けられ、光電変換素子間を素子分離する第1導電型のエピタキシャル層からなる素子分離領域とを備えたことを特徴とする固体撮像装置。本発明の一つの実施形態の目的は、素子分離特性を向上可能な固体撮像装置および固体撮像装置の製造方法を提供することである。実施形態によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、素子分離領域形成工程と、電荷蓄積領域形成工程とを含む。素子分離領域形成工程では、第1導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する。電荷蓄積領域形成工程では、第2導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する。以下に、添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。また、以下では、固体撮像装置が裏面照射型のCMOSComplementaryMetalOxideSemiconductorイメージセンサである場合について説明する。なお、固体撮像装置は、CMOSイメージセンサに限定するものではなく、CCDChargeCoupledDevice等、各光電変換素子間に素子分離領域が設けられる任意のイメージセンサであってもよい。図1は、実施形態に係る固体撮像装置1の断面を示す模式図であり、図2は、実施形態に係る固体撮像装置1の図1におけるA-A ́線による断面模式図である。図1に示すように、固体撮像装置1は、支持基板2と、支持基板2の裏面下面に貼り合わせ層4を介して貼り合わされたデバイス基板3とを備える。また、デバイス基板3は、CMOSイメージセンサを備える。具体的には、デバイス基板3は、素子形成層5と多層配線層6とを備える。かかる素子形成層5は、第1導電型P型の不純物がドープされたシリコンのエピタキシャル層以下、第1エピ層51と記載すると第2導電型N型の不純物がドープされたシリコンのエピタキシャル層以下、第2エピ層52と記載するとを備える。そして、固体撮像装置1では、デバイス基板3の所定位置における第1エピ層51と第2エピ層52とのPN接合によって形成される複数のフォトダイオード50が光電変換素子として機能する。各光電変換素子は、フォトダイオード50によって光電変換した電荷を蓄積する電荷蓄積領域53を備える。かかる電荷蓄積領域53は、第2エピ層52によって構成されており、図2に示すように、受光面に対してマトリックス状に複数設けられる。また、図1および図2に示すように、各電荷蓄積領域53の間は、第1エピ層51によって構成された素子分離領域54によって電気的に分離される。かかる素子分離領域54は、たとえば、第1エピ層51を素子分離領域54の形状となるようにパターンエッチングすることによって形成する。若しくは、素子分離領域54は、第2エピ層52における素子分離領域54の形成領域にリセスを形成し、リセス内にP型の不純物がドープされた半導体層をエピタキシャル成長させることによって形成される。なお、かかる素子分離領域54の形成プロセスの詳細については、図4および図5を用いて後述する。また、各フォトダイオード50の裏面には、反射防止膜70を介して対応する3原色のカラーフィルタ7R,7G,7Bが設けられ、各カラーフィルタ7R,7G,7Bの裏面には、マイクロレンズ71が設けられる。すなわち、固体撮像装置1では、3原色のカラーフィルタ7R,7G,7Bが設けられた隣設される3つのフォトダイオード50によって1画素が構成される。また、素子形成層5と多層配線層6との接合部には、各光電変換素子に対応して読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタ等が設けられる。なお、図1では、これらのトランジスタの構成要素のうち、読出用トランジスタのゲート63以外について図示を省略している。ここで、読出用トランジスタは、電荷蓄積領域53から電荷を読み出す場合にオン状態となるトランジスタである。増幅用トランジスタは、電荷蓄積領域53から読み出された電荷を増幅するトランジスタである。リセット用トランジスタは、電荷蓄積領域53に蓄積された電荷を放電させるトランジスタである。また、素子形成層5には、裏面の所定位置に設けられた電極パッド72と多層配線層6とを接続する貫通電極ThroughVia55が設けられる。なお、電極パッド72は、底面の周縁部および側面がパッシベーション窒化膜73およびパッシベーション酸化膜74によって被覆されて保護される。また、多層配線層6は、層間絶縁膜60の内部に設けられたメタル配線層61と貫通電極層62とを備える。メタル配線層61には、メタル配線が多段に設けられる。また、貫通電極層62には、複数の貫通電極55が設けられる。そして、電極パッド72と前述の読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタ等とは、素子形成層5の貫通電極55、多層配線層6の貫通電極55およびメタル配線を介して接続される。そして、固体撮像装置1は、次のように動作することで撮像を行う。すなわち、固体撮像装置1は、裏面に設けられたマイクロレンズから入射する光を各フォトダイオード50によって光の強度に応じた電荷へ変換し、電荷蓄積領域53に蓄積する。続いて、固体撮像装置1は、制御装置図示略から電極パッド72へ入力される所定の制御信号に基づいて読出用トランジスタ等を駆動することにより、電荷蓄積領域53から電荷を読み出すことによって撮像を行う。かかる固体撮像装置1の素子分離領域54は、上記のように、第1エピ層51を所定形状にエッチングすること、または、第2エピ層52をエッチングして形成したリセス内にP型の不純物がドープされた半導体層をエピタキシャル成長させることで形成される。つまり、固体撮像装置1では、素子分離領域54の形状がエッチングによって規定される。これにより、素子分離領域54の幅、すなわち、素子分離領域54によって離隔される電荷蓄積領域53同士の距離は、電荷蓄積領域53の深さデバイス基板3面の法線方向の位置によらず均一になる。したがって、固体撮像装置1の素子分離領域54は、電荷蓄積領域53の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い。このように、固体撮像装置1では、光電変換素子の素子分離特性を向上させたことにより、各電荷蓄積領域53に蓄積された電荷が隣設された電荷蓄積領域53へ漏出することを防止することが可能となるため、撮像画像の画質劣化を抑制することができる。次に、実施形態に係る固体撮像装置1の製造方法について、図3~図5を用いて説明する。図3は、実施形態に係る固体撮像装置1の製造プロセスを示すフローチャートであり、図4および図5は、実施形態に係る固体撮像装置1の製造プロセスを示す断面模式図である。以下、第1エピ層51をエッチングして素子分離領域54を形成する場合について図3および図4を用いて説明し、第2エピ層52に形成したリセスにP型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域54を形成する場合について図5を用いて説明する。なお、図4および図5では、多層配線層6の構成を簡略化して図示している。第1エピ層51をエッチングして素子分離領域54を形成する場合、図4Aに示すように、まず、P型の不純物がドープされたシリコンのサブ基板81上に、サブ基板81よりも不純物濃度が一桁以上低いP型の不純物がドープされたシリコン層82と、P型の不純物がドープされた第1エピ層51とが順次積層されたデバイス基板3を用意する。ここでは、たとえば、シリコン層82上に、厚さが3μm程度あり、ボロンの濃度が1e18/cm3以上の第1エピ層51をエピタキシャル成長させたデバイス基板3を用意する。なお、サブ基板81およびシリコン層82にドープされる不純物は、N型であってもよい。ただし、かかる場合であってもシリコン層82の不純物濃度は、サブ基板81の不純物濃度よりも一桁以上低くする。続いて、図3に示すように、デバイス基板3の素子形成層5に、貫通電極55図1参照を形成しステップS101、光電変換素子等の素子を形成するFEOL:FrontEndOfLine工程を行うステップS102。具体的には、第1エピ層51上にレジスト膜を成膜した後、フォトリソグラフィ技術を用いて、素子分離領域54となる部分以外のレジスト膜を第1エピ層51上から除去する。そして、レジスト膜をマスクとしてRIEReactiveIonEtching等の異方性ドライエッチングを行うことにより、図4Bに示すように、第1エピ層51にリセス溝56を形成する。このように、第1エピ層51に対して異方性ドライエッチングを行うことで、デバイス基板3の板面の法線方向と平行な方向へ延びるリセス56を形成することができる。このとき、リセス56の底部に厚さが0.1μm以上の第1エピ層51を残すようにRIEを行う。このように、底壁58および素子分離領域54となる側壁を残して第1エピ層51をエッチングすることによって素子分離領域54が形成される。なお、リセス56は、ウェットエッチングによって形成してもよい。続いて、図4Cに示すように、第1エピ層51の底壁58および側壁素子分離領域54によって形成された空間に、第2エピ層52をエピタキシャル成長させることによって電荷蓄積領域53を形成する。これにより、第1エピ層51に形成された底壁58と第2エピ層52からなる電荷蓄積領域53とのPN接合によってフォトダイオード50が形成される。このように、本実施形態では、第1エピ層51をエッチングしてリセス56を形成することによって素子分離領域54を形成し、リセス56内に第2エピ層52をエピタキシャル成長させて電荷蓄積領域53を形成する。これにより、本実施形態では、素子分離領域54の幅、すなわち、素子分離領域54によって離隔される電荷蓄積領域53同士の距離を、電荷蓄積領域53の深さデバイス基板3面の法線方向の位置によらず均一にすることができる。したがって、本実施形態によれば、電荷蓄積領域53の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い素子分離領域54を形成することができる。また、かかるFEOL工程では、素子形成層5の所定位置に、既知の製造方法によって読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタの各アクティブ領域を形成する。続いて、図3に示すように、多層配線層6を形成するBEOL:BackEndOfLine工程を行うステップS103。このとき、図4Dに示すように、素子形成層5上に多層配線層6を形成する。続いて、図3に示すように、支持基板2の貼り合わせを行うステップS104。具体的には、図4Dに示すように、多層配線層6の上面を加熱して貼り合わせ層41を形成し、支持基板2の下面を加熱して貼り合わせ層42を形成する。そして、加熱された貼り合わせ層41,42同士を当接させることによってデバイス基板3と支持基板2とを貼り合わせる図1参照。なお、デバイス基板3および支持基板2は、接着剤によって貼り合わせてもよい。続いて、図3に示すように、基板の薄片化を行うステップS105。具体的には、図4Eに示すように、サブ基板81を下面からCMPChemicalMechanicalPolishingによって研磨する。このとき、サブ基板81の上面部分を、たとえば、厚さ10μm以上残すようにCMPを行う。続いて、残ったサブ基板81を選択性ウェットエッチングにより除去する。このとき、エッチャントとして、たとえば、HFフッ酸、HNO3硝酸、CH3COOH酢酸、または、これらの混合液、若しくは、KOH水酸化カリウムを用いる。ここで、前述のように、シリコン層82は、不純物濃度がサブ基板81よりも一桁以上低いため、ウェットエッチングの際にエッチングストッパとなる。これにより、残ったサブ基板81が除去されてシリコン層82の裏面が露出する図4D参照。続いて、削り量を指定したCMPまたはドライエッチングにより、シリコン層82を除去して第1エピ層51の底面を露出させる。このように、本実施形態では、シリコン層82がデバイス基板3を薄片化させる際にエッチングストッパとして機能する。このため、本実施形態によれば、たとえば、エッチングストッパとして酸化膜からなるBOX層が埋め込まれた高価なSOI基板を用いる場合に比べ、低コストで固体撮像装置1を製造することができる。続いて、図3に示すように、反射防止膜70の形成ステップS106、電極パッド72の形成ステップS107、カラーフィルタ7R、7G、7Bおよびマイクロレンズ71の形成ステップS108を行って固体撮像装置1を製造する。具体的には、図4Fに示すように、第1エピ層51の下面におけるフォトダイオード50と対応する領域に反射防止膜70を形成し、反射防止膜70の下面における各フォトダイオード50と対応する箇所に、カラーフィルタ7R、7G、7Bを形成する。そして、カラーフィルタ7R、7G、7Bの下面に、それぞれマイクロレンズ71を形成して固体撮像装置1を製造する。次に、図5を用いて、第2エピ層52に形成したリセス56にP型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域54を形成する場合について説明する。かかる場合、図5Aに示すように、まず、P型の不純物がドープされたシリコンのサブ基板91上に、サブ基板91よりも不純物濃度が一桁以上低いP型の不純物がドープされたシリコン層92と、P型の不純物がドープされた第1エピ層51と、N型の不純物がドープされた第2エピ層52が順次積層されたデバイス基板3aを用意する。ここでは、たとえば、シリコン層92上に、厚さが0.1μm程度あり、ボロンの濃度が1e18/cm3以上の第1エピ層51をエピタキシャル成長させ、第1エピ層51上に、第2エピ層52をエピタキシャル成長させたデバイス基板3aを用意する。なお、サブ基板91およびシリコン層92にドープされる不純物は、N型であってもよい。ただし、かかる場合であってもシリコン層92の不純物濃度は、サブ基板91の不純物濃度よりも一桁以上低くする。続いて、図5Bに示すように、第2エピ層52における素子分離領域54の形成予定領域に、第2エピ層52の上面から第1エピ層51の上面まで達するリセス溝57を形成する。このとき、たとえば、フォトリソグラフィ技術を用いて所定形状にパターニングしたレジストをマスクとしてRIE等の異方性ドライエッチングを行うことによってリセス57を形成する。このように、第2エピ層52に対して異方性ドライエッチングを行うことで、デバイス基板3の板面の法線方向と平行な方向へ延びるリセス57を形成することができる。なお、リセス57は、ウェットエッチングにより形成してもよい。ここで、第2エピ層52におけるリセス57によって囲まれた領域が電荷蓄積領域53となる。すなわち、電荷蓄積領域53は、第1エピ層51上に、第2エピ層52をエピタキシャル成長させることによって形成される。なお、電荷蓄積領域53と第1エピ層51とのPN接合によってフォトダイオード50が形成される。続いて、図5Cに示すように、リセス57の内部に、P型の不純物がドープされたシリコン領域をエピタキシャル成長させることによって素子分離領域54を形成する。このように、本実施形態では、第2エピ層52に形成したリセス57にP型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域54および電荷蓄積領域53を形成する。これにより、本実施形態では、素子分離領域54の幅、すなわち、素子分離領域54によって離隔される電荷蓄積領域53同士の距離を、電荷蓄積領域53の深さデバイス基板3a面の法線方向の位置によらず均一にすることができる。したがって、本実施形態によれば、電荷蓄積領域53の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い素子分離領域54を形成することができる。続いて、図5Dに示すように、素子形成層5上に多層配線層6を形成した後、多層配線層6の上面を加熱して貼り合わせ層41を形成し、支持基板2の下面を加熱して貼り合わせ層42を形成する。そして、加熱された貼り合わせ層41,42同士を当接させることによってデバイス基板3aと支持基板2とを貼り合わせる。なお、デバイス基板3aおよび支持基板2は、接着剤によって貼り合わせてもよい。続いて、図5Eに示すように、サブ基板91を下面からCMPによって研磨する。このとき、サブ基板91の上面部分を、たとえば、厚さ10μm以上残すようにCMPを行う。そして、残ったサブ基板91を選択性ウェットエッチングにより除去する。なお、エッチャントとしては、たとえば、HFフッ酸、HNO3硝酸、CH3COOH酢酸、または、これらの混合液、若しくは、KOH水酸化カリウムを用いる。ここでも、シリコン層92は、不純物濃度がサブ基板91よりも一桁以上低いため、ウェットエッチングの際にエッチングストッパとなる。これにより、残ったサブ基板91が除去されてシリコン層92の裏面が露出する図5D参照。続いて、削り量を指定したCMPまたはドライエッチングにより、シリコン層92を除去して第1エピ層51の底面を露出させる。このように、本実施形態では、シリコン層92がデバイス基板3aを薄片化させる際にエッチングストッパとして機能する。このため、本実施形態によれば、たとえば、エッチングストッパとして酸化膜からなるBOX層が埋め込まれた高価なSOI基板を用いる場合に比べ、低コストで固体撮像装置1を製造することができる。続いて、図5Fに示すように、第1エピ層51の下面におけるフォトダイオード50と対応する領域に反射防止膜70を形成し、反射防止膜70の下面における各フォトダイオード50と対応する箇所に、カラーフィルタ7R、7G、7Bを形成する。そして、カラーフィルタ7R、7G、7Bの下面に、それぞれマイクロレンズ71を形成して固体撮像装置1を製造する。上述してきたように、本実施形態では、第1エピ層51をエッチングして素子分離領域54を形成する。若しくは、エッチングにより第2エピ層52に形成したリセス57にP型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域54を形成する。このため、固体撮像装置1では、素子分離領域54の形状がエッチングによって規定される。これにより、本実施形態によって形成された素子分離領域54の幅、すなわち、素子分離領域54によって離隔される電荷蓄積領域53同士の距離は、電荷蓄積領域53の深さデバイス基板3a面の法線方向の位置によらず均一になる。したがって、本実施形態によって形成された素子分離領域54は、電荷蓄積領域53の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い。このように、固体撮像装置1では、光電変換素子の素子分離特性を向上させたことにより、各電荷蓄積領域53に蓄積された電荷が隣設された電荷蓄積領域53へ漏出することを防止することが可能となるため、撮像画像の画質劣化を抑制することができる。また、実施形態に係る固体撮像装置1の製造方法では、素子分離領域54を形成するために不純物のイオン注入および熱拡散を行う必要がないため、不純物を熱拡散させる際の熱処理によって多層配線層6が悪影響を受けることを防止することができる。また、実施形態に係る固体撮像装置1の製造方法では、第1エピ層51のエッチング、またはP型の半導体層をエピタキシャル成長させることで素子分離領域54を形成するので、電荷蓄積領域53の上面から下面まで達する素子分離領域54の形成が可能である。したがって、固体撮像装置1では、電荷蓄積領域53における深さ方向のいずれの位置からも電荷が隣接する電荷蓄積領域53へ漏出することを防止することができる。また、実施形態に係る固体撮像装置1の製造方法では、素子分離領域54の幅を、電荷蓄積領域53の深さによらず必要最小限の均一な幅に形成することができるため、フォトダイオード50の受光面積を拡大することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"