第1導電型のドレイン層と、ドレイン層の表面に形成された第1導電型のドリフト層と、ドリフト層の表面に形成された第2導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有する縦型のMOSFETであって、トレンチゲートは、ゲート電極と、半導体基板に形成されたトレンチの底部に設けられた第1絶縁膜と、少なくともトレンチの側面に設けられ、ボディ層に接している第2絶縁膜と、ゲート電極と第2絶縁膜との間に設けられ、第2絶縁膜よりも比誘電率の高い材料によって形成された第3絶縁膜とを備えている、MOSFET。第2絶縁膜の材料はシリコン酸化物であり、第3絶縁膜の材料はシリコン酸化物よりも比誘電率の高い膜である、請求項1に記載のMOSFET。第2絶縁膜の比誘電率および膜厚がそれぞれk2およびXnmであり、第3絶縁膜の比誘電率および膜厚がそれぞれk3およびYnmである場合に、下記式1および2を満たしている、請求項1に記載のMOSFET。XY>50/√2......1k3/k2X-100Y<0......2さらに、下記式3を満たしている、請求項3に記載のMOSFET。XY>100/√2......3さらに、下記式4を満たしている、請求項3または4に記載のMOSFET。k3/k2X-50Y<0......4特許文献1では、ゲート電極の下端の角部と半導体基板との間は、トレンチ側面と同様の比較的薄い絶縁膜によって隔てられている。ゲート電極の下端の角部における絶縁破壊を防ぐ手段としては、この部分の絶縁膜を厚くすることが挙げられる。しかしながら、ゲート電極の下端の角部の絶縁膜を厚くしようとすると、トレンチの側面の絶縁膜も厚くなり、ゲート電極のオン時におけるチャネル形成が妨げられて、半導体装置のオン抵抗が高くなる。本願が開示する縦型のMOSFETは、第1導電型のドレイン層と、ドレイン層の表面に形成された第1導電型のドリフト層と、ドリフト層の表面に形成された第2導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有している。トレンチゲートは、ゲート電極と、半導体基板に形成されたトレンチの底部に設けられた第1絶縁膜と、少なくともトレンチの側面に設けられ、ボディ層に接している第2絶縁膜と、ゲート電極と第2絶縁膜との間に設けられ、第2絶縁膜よりも比誘電率の高い材料によって形成された第3絶縁膜とを備えている。上記のMOSFETでは、ゲート電極の下端の角部と半導体基板との間に、第2絶縁膜と第3絶縁膜が設けられている。第3絶縁膜は、第2絶縁膜よりも比誘電率の高い材料によって形成されているため、高い耐圧を確保するために膜厚を厚くした場合であっても、オン抵抗が高くなることを抑制できる。また、比誘電率の高い第3絶縁膜が半導体基板に接していると、第3絶縁膜と半導体基板との界面においてその界面準位に多くのキャリアが捕捉されてチャネル形成の速度が遅くなる場合がある。上記のMOSFETでは、比較的誘電率の低い第2絶縁膜がボディ層と接しているので、チャネル形成の速度が遅くなることも防ぐことができる。上記の構成によれば、高耐圧であり、かつ、オン特性に優れたMOSFETを提供することができる。上記のMOSFETでは、第2絶縁膜の材料はシリコン酸化物であり、第3絶縁膜の材料はシリコン酸化物よりも比誘電率の高い膜であってもよい。上記のMOSFETは、第2絶縁膜の比誘電率および膜厚がそれぞれk2およびXnmであり、第3絶縁膜の比誘電率および膜厚がそれぞれk3およびYnmである場合に、下記式1および2を満たしていることが好ましい。XY>50/√2......1k3/k2X-100Y<0......2さらに、下記式3および4の少なくともいずれか一方を満たしていてもよい。XY>100/√2......3k3/k2X-50Y<0......4本願が開示するMOSFETでは、第1絶縁膜は、半導体基板に形成されたトレンチの底部に設けられている。第1絶縁膜の膜厚は、第2絶縁膜の膜厚および第3絶縁膜の膜厚よりも厚いことが好ましい。ここで、第1絶縁膜の膜厚とは、半導体基板の深さ方向の厚みを意味する。第2絶縁膜は、トレンチの側面のみに設けられていてもよいし、トレンチの側面および第1絶縁膜の表面に設けられていてもよい。ここで、トレンチ側面とは、トレンチ内壁のうち、第1絶縁膜によって覆われていない部分である。第2絶縁膜は、ボディ層および第3絶縁膜に接している。さらに、第2絶縁膜は、例えば、第1絶縁膜、ドリフト層、ソース層等と接していてもよい。第2絶縁膜の下端は、第1絶縁膜の表面に接するまで伸びていることが好ましい。第3絶縁膜は、ゲート電極と第2絶縁膜との間に設けられている。第3絶縁膜は、ゲート電極および第2絶縁膜に接している。第3絶縁膜は、第2絶縁膜よりも比誘電率の高い材料によって形成されている。第2絶縁膜の材料は、特に限定されないが、シリコン酸化物SiO2であることが好ましい。この場合、第3絶縁膜の材料は、シリコン酸化物よりも比誘電率の高い膜であり、特に限定されないが、Si3N4等のシリコン窒化物SiNx、または酸化アルミニウムAl2O3、酸化タンタルTa2O5、酸化ランタンLa2O3等のシリコン酸化物よりも比誘電率の高い金属酸化物を例示することができる。表1に、ここに挙げた材料の比誘電率を示す。本願が開示するMOSFETは、下記式11および12を満たしていることが好ましい。ここで、k2:第2絶縁膜の比誘電率、X:第2絶縁膜の膜厚、k3:第3絶縁膜の比誘電率、Y:第3絶縁膜の膜厚である。XY>Tox/√2......11k3/k2X-TY<0......12式11のToxは、絶縁膜経時破壊TDDB:TimeDependantDielectricBreakdownの信頼性確保に必要な絶縁膜の膜厚の最小値を示している。式11を満たす範囲でXおよびYの値を設計することによって、絶縁膜経時破壊特性に優れたMOSFETを得ることができる。例えば、ゲート電圧が15Vであり、ソース-ドレイン間の電圧が1200Vのときに、Toxは、50nm以上であることが好ましく、100nm以上であることがより好ましい。半導体基板の材料がシリコンSiである場合には、Toxを100nm程度にすることができる。半導体基板の材料が炭化ケイ素SiCである場合には、トレンチゲートと基板との界面準位密度が1011~1012個/cm2とすることによって、Toxを100nm程度にすることができる。なお、上記式11においてTox=50nmとしたものが式1であり、Tox=100nmとしたものが式3である。式12のTは、第2絶縁膜のみが形成されている場合においてMOSFETのオン時にチャネル形成が良好に行われる絶縁膜の膜厚の最大値を示している。式12を満たす範囲でXおよびYの値を設計することによって、オン特性に優れたMOSFETを得ることができる。Tの値は、半導体基板の材料に応じて設定される。例えば、ゲート電圧が15Vであり、ソース-ドレイン間の電圧が1200Vのときに、半導体基板の材料がシリコンである場合には、T=100nmであることが好ましく、半導体基板の材料が炭化ケイ素である場合に、T=50nmであることが好ましい。これによって、トレンチゲートの絶縁膜とその近傍における最大電界を凡そ3MV/cmに抑えることができる。なお、上記式12においてT=100nmとしたものが式2であり、T=50nmとしたものが式4である。式12をXY座表面に示すと、X=Tを通り、傾きがk3/k2である直線になる。k3/k2が大きいほど、式12を満たすYの値の範囲を広くすることができる。すなわち、k3/k2が大きいほど、優れたオン特性が保証された範囲で、膜厚Yを大きくすることができ、より高耐圧のMOSFETを得ることができる。特に限定されないが、k3/k2は1.8以上であることが好ましい。さらに、本願が開示するMOSFETでは、下記式5を満たしていることが好ましい。下記式5は、プレーナゲート型のMOSFETの場合には絶縁膜経時破壊特性に優れたMOSFETを得ることが困難なXおよびYの範囲を示す式である。本願が開示するMOSFETは、トレンチゲート型であるため、下記式5を満たす条件下でも、耐圧を確保することができる。このため、本願が開示するMOSFETでは、プレーナゲート型のMOSFETよりもゲート絶縁膜を薄く設計することができる。膜厚Xおよび膜厚Yが式5に含まれるようにすれば、プレーナゲート型のMOSFETよりもオン特性に優れたMOSFETを得ることができる。XY<Tox......5本願はまた、MOSFETを設計する方法を開示する。上記11および12の式を用いて第2絶縁膜および第3絶縁膜の材料、膜厚を適宜選定することによって、高耐圧かつ低オン抵抗のMOSFETを設計することができる。さらに、上記5の式を用いてもよい。なお、第2絶縁膜および第3絶縁膜の膜厚に厚さの幅がある場合には、少なくともゲート電極の下端の角部周辺におけるトレンチ側面における膜厚が上記式11等の条件を満たしていればよい。本願に係るMOSFETは、従来の半導体装置の製造方法を利用して容易に製造することができる。特に限定されないが、第1絶縁膜は、CVD法等によってトレンチ内に絶縁膜を充填したあと、エッチングで余分な絶縁膜を除去する方法によって製造されることが好ましい。特に限定されないが、第2絶縁膜および第3絶縁膜は、CVD法、熱酸化法等によって、トレンチおよび絶縁膜の表面に薄い絶縁膜を形成する方法によって製造されることが好ましい。図1に示すように、実施例1に係るMOSFET10は、半導体基板100と、トレンチゲート110とを備えている。半導体基板100の材料は、炭化ケイ素である。半導体基板100は、n型のドレイン層101と、ドレイン層101の表面に形成されたn型のドリフト層102と、ドリフト層102の表面に形成されたp型のボディ層103と、ボディ層の表面の一部に形成されたn型のソース層104を備えている。ドレイン層101は、半導体基板100の裏面に露出しており、裏面電極図示しないに接している。ボディ層103の一部およびソース層104は、半導体基板100の表面に露出しており、表面電極図示しないに接している。トレンチゲート110は、半導体基板100の表面からボディ層103およびソース層104を貫通し、ドリフト層102に達している。トレンチゲート110は、トレンチの底部に設けられた第1絶縁膜111と、トレンチの側面および第1絶縁膜111の表面に設けられた第2絶縁膜112と、第2絶縁膜112の表面に設けられた第3絶縁膜113と、第3絶縁膜113の表面に接してトレンチ内に充填されたゲート電極114とを備えている。第2絶縁膜112は、第1絶縁膜111およびボディ層103の表面に接している。第3絶縁膜113は、ゲート電極114と第2絶縁膜112との間に互いに接する状態で設けられている。ゲート電極114は、第3絶縁膜113によって第2絶縁膜112と隔離されており、第2絶縁膜112に接していない。ゲート電極114の底面は、ドリフト層102とボディ層103との境界よりもドリフト層102側となる位置まで伸びている。ゲート電極114の下端の角部119は、第2絶縁膜112および第3絶縁膜113によって半導体基板100と隔離されている。第2絶縁膜112の材料は、SiO2であり、第3絶縁膜113の材料は、Si3N4である。図2に、第2絶縁膜112の膜厚XX>0と、第3絶縁膜113の膜厚YY>0との関係を示す。参照番号22に示す直線は、上記式3を満たす膜厚Xおよび膜厚Yを示しており、参照番号21に示す直線は、上記式4を満たす膜厚Xおよび膜厚Yを示している。参照番号23に示す直線破線は、上記式5を満たす膜厚Xおよび膜厚Yを示している。ここで、第2絶縁膜の比誘電率はk2=3.9であり、第3絶縁膜の比誘電率はk3=7である。図2において、範囲31は、上記式3~5の条件を満たす膜厚Xおよび膜厚Yの範囲を示している。範囲32は、上記式3および4の条件を満たし、かつ、上記式5の条件を満たさない膜厚Xおよび膜厚Yの範囲を示している。なお、範囲31は、参照番号21の直線および参照番号23の直線に示される膜厚Xおよび膜厚Yをその範囲に含まない。また、範囲32は、参照番号22の直線に示される膜厚Xおよび膜厚Yをその範囲に含まず、参照番号23の直線に示される膜厚Xおよび膜厚Yをその範囲に含む。MOSFET10では、膜厚Xおよび膜厚Yは、範囲32に含まれるように設計されている。本実施例に係るMOSFET10では、ゲート電極114の下端の角部119と半導体基板100との間に、第2絶縁膜112と第3絶縁膜113が設けられている。第3絶縁膜113は、第2絶縁膜112よりも比誘電率の高い材料によって形成されているため、高い耐圧を確保するために膜厚Yを厚くしても、優れたオン特性を維持することができる。また、比誘電率の高い第3絶縁膜113が半導体基板100に接していると、第3絶縁膜113と半導体基板100との界面においてその界面準位に多くのキャリアが捕捉されてチャネル形成の速度が遅くなる場合がある。MOSFET100では、比較的誘電率の低い第2絶縁膜112がボディ層103と接しているので、チャネル形成の速度が遅くなることも防ぐことができる。第2絶縁膜112の膜厚Xおよび第3絶縁膜113の膜厚Yは、上記式3~5を満たす範囲32内に含まれるように設計されている。このため、MOSFET10は、絶縁膜経時破壊に関する信頼性に優れ、かつ、オン特性に優れている。上記のとおり、本実施例に係るMOSFET10は、高耐圧であり、かつ、オン特性に優れている。以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。