複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記隙間内に配置された絶縁材料と、を備えた記憶装置。前記微小導電体はカーボンナノチューブであり、前記カーボンナノチューブが延びる方向は、前記ナノマテリアル集合層の下面に対して垂直な方向よりも、前記下面に対して平行な方向に近い請求項1記載の記憶装置。前記絶縁材料は、塗布法によって前記隙間内に充填されたものである請求項1または2に記載の記憶装置。前記ナノマテリアル集合層の下面に接した下部電極層と、前記ナノマテリアル集合層の上面に接した上部電極層と、をさらに備え、前記下部電極層及び前記上部電極層の双方に接した微小導電体が存在しない請求項1~3のいずれか1つに記載の記憶装置。前記絶縁材料は、少なくともシリコン、酸素、炭素及び水素を含有し、疎水性である請求項1~4のいずれか1つに記載の記憶装置。前記絶縁材料はメチルシルセスキオキサンである請求項1~5のいずれか1つに記載の記憶装置。第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、をさらに備え、前記ワード線配線層及び前記ビット線配線層は交互に積層されており、前記ナノマテリアル集合層は、各前記ワード線と各前記ビット線との間に配置されたピラーの一部である請求項1~6のいずれか1つに記載の記憶装置。複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記隙間内に配置された絶縁材料と、前記ナノマテリアル集合層の下面に接した下部電極層と、前記ナノマテリアル集合層の上面に接した上部電極層と、前記ナノマテリアル集合層の側面を覆う絶縁層と、を備え、前記ナノマテリアル集合層の前記上面に対して垂直な方向からみて、前記ナノマテリアル集合層の前記側面は、前記下部電極の側面もしくは前記上部電極の側面よりも前記ナノマテリアル集合層の中心側に位置している記憶装置。前記複数の微小導電体のそれぞれは、カーボンナノチューブである請求項8記載の記憶装置。前記絶縁層は、少なくともシリコン、酸素、炭素及び水素を含有し、疎水性である請求項8または9に記載の記憶装置。前記カーボンナノチューブが延びる方向は、前記ナノマテリアル集合層の下面に対して垂直な方向よりも、前記下面に対して平行な方向に近い請求項9または10に記載の記憶装置。前記絶縁材料は、塗布法によって前記隙間内に充填されたものである請求項8~11のいずれか1つに記載の記憶装置。前記ナノマテリアル集合層の下面に接した下部電極層と、前記ナノマテリアル集合層の上面に接した上部電極層と、をさらに備え、前記下部電極層及び前記上部電極層の双方に接した微小導電体が存在しない請求項8~12のいずれか1つに記載の記憶装置。前記絶縁材料はメチルシルセスキオキサンである請求項8~13のいずれか1つに記載の記憶装置。第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、をさらに備え、前記ワード線配線層及び前記ビット線配線層は交互に積層されており、前記ナノマテリアル集合層は、各前記ワード線と各前記ビット線との間に配置されたピラーの一部である請求項8~14のいずれか1つに記載の記憶装置。複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記隙間内に絶縁材料を充填する工程と、を備えた記憶装置の製造方法。前記絶縁材料を充填する工程は、前記絶縁材料を塗布する工程を有する請求項16記載の記憶装置の製造方法。前記ナノマテリアル集合層及び前記充填された絶縁材料を加熱する工程をさらに備えた請求項16または17に記載の記憶装置の製造方法。前記ナノマテリアル集合層を加熱する工程と、前記充填された絶縁材料を加熱する工程と、をさらに備え、前記ナノマテリアル集合層を加熱する工程は、前記絶縁材料を充填する工程の前に実施する請求項16または17に記載の記憶装置の製造方法。前記ナノマテリアル集合層の上面に、前記微小導電体に対するエッチング速度よりも前記絶縁材料に対するエッチング速度の方が高いプラズマを接触させる工程と、前記絶縁材料からなる堆積層上に導電性材料を堆積させて上部電極層を形成する工程と、をさらに備えた請求項16~19のいずれか1つに記載の記憶装置の製造方法。前記ナノマテリアル集合層の上面に、前記絶縁材料に対するエッチング速度よりも前記微小導電体に対するエッチング速度の方が高いプラズマを接触させる工程と、前記絶縁材料からなる堆積層上に導電性材料を堆積させて上部電極層を形成する工程と、をさらに備えた請求項16~19のいずれか1つに記載の記憶装置の製造方法。前記ナノマテリアル集合層の上面を研磨することにより、前記微小導電体における前記絶縁材料からなる堆積層の上面から突出した部分を除去する工程と、前記堆積層上に導電性材料を堆積させて上部電極層を形成する工程と、をさらに備えた請求項16~19のいずれか1つに記載の記憶装置の製造方法。前記微小導電体をカーボンナノチューブとする請求項16~22のいずれか1つに記載の記憶装置の製造方法。第1の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層を形成する工程と、前記絶縁材料を充填した前記ナノマテリアル集合層を選択的に除去してピラーを形成する工程と、をさらに備え、前記ワード線配線層を形成する工程及び前記ビット線配線層を形成する工程を交互に実施し、前記ナノマテリアル集合層を形成する工程、前記絶縁材料を充填する工程及び前記ピラーを形成する工程は、前記ワード線配線層を形成する工程と前記ビット線配線層を形成する工程との間に実施する請求項16~23のいずれか1つに記載の記憶装置の製造方法。前記隙間内に前記絶縁材料を充填した後、前記ナノマテリアル集合層の前記隙間内に前記絶縁材料を充填させた構造体の側面から前記ナノマテリアル集合層の一部を選択的にエッチングする請求項16記載の記憶装置の製造方法。前記絶縁材料は、少なくともシリコン、酸素、炭素及び水素を含有する請求項16~25のいずれか1つに記載の記憶装置。水素イオン、酸素イオン、水素ラジカル、および酸素ラジカルの群から選択される少なくとも1つを含むガスを用いて、前記構造体の前記側面から前記ナノマテリアル集合層の一部を選択的にエッチングする請求項25または26に記載の記憶装置の製造方法。下部電極層の上に前記構造体を形成し、前記構造体の上に上部電極層を形成して、前記下部電極層、前記構造体、および前記上部電極層を含む積層体を形成した後、前記積層体を選択的にエッチングして前記構造体の前記側面を表出させ、前記側面から前記ナノマテリアル集合層の一部を選択的にエッチングする請求項25~27のいずれか1つに記載の記憶装置の製造方法。前記積層体を選択的にエッチングするガス種と、前記ナノマテリアル集合層の一部を選択的にエッチングするガス種と、が異なる請求項28記載の記憶装置の製造方法。本発明の実施形態の目的は、信頼性が高い記憶装置及びその製造方法を提供することである。実施形態に係る記憶装置は、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記隙間内に配置された絶縁材料と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る記憶装置を例示する斜視図であり、図2は、本実施形態に係る記憶装置のピラーを例示する模式的断面図である。本実施形態に係る記憶装置は不揮発性記憶装置であり、より具体的には、微小導電体を用いたReRAMである。図1に示すように、本実施形態に係る記憶装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、記憶装置1の駆動回路図示せずが形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部13が設けられている。メモリセル部13においては、シリコン基板11の上面に平行な一方向以下、ワード線方向というに延びる複数本のワード線WLを含むワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向以下、ビット線方向というに延びる複数本のビット線BLを含むビット線配線層15とが、絶縁層を介して交互に積層されている。ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。そして、各ワード線WLと各ビット線BLとの最近接点には、シリコン基板11の上面に対して垂直な方向以下、上下方向というに延びるピラー16が設けられている。ピラー16は、ワード線WLとビット線BLとの間に形成されている。1本のピラー16により、1つのメモリセルが構成されている。すなわち、不揮発性記憶装置1は、ワード線WLとビット線BLとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線WL、ビット線BL及びピラー16の相互間は、層間絶縁膜図示せずによって埋め込まれている。以下、図2を参照して、ピラー16の構成を説明する。図2に示すように、各ピラー16においては、下方から上方に向かって、シリコンダイオード層21、下部電極層22、ナノマテリアル集合層23、及び上部電極層24がこの順に積層されている。また、後述するように、ナノマテリアル集合層23の内部には、絶縁材料25が埋め込まれている。シリコンダイオード層21は例えばワード線WL図1参照に接しており、上部電極層24は例えばビット線BL図1参照に接している。また、下部電極層22はナノマテリアル集合層23の下面に接しており、上部電極層24はナノマテリアル集合層23の上面に接している。なお、ワード線WLとシリコンダイオード層21との間には、拡散の防止及び密着性の向上を目的として、バリアメタル層が形成されていてもよい。更に、ピラー16の側面上には例えばシリコン窒化物からなる側壁図示せずが設けられている。シリコンダイオード層21は例えばポリシリコンからなり、ワード線WL側から順に、導電形がn形のn形層、真性半導体からなるi形層、及び導電形がp形のp形層が積層されている。これにより、シリコンダイオード層21は、例えば、ビット線BLにワード線WLよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子層として機能する。下部電極層22はタングステンW、窒化チタンTiN、窒化タングステンWN、窒化タンタルTaN又はチタンシリサイドTiSi等の導電性材料によって形成されている。ナノマテリアル集合層23は、微小導電体としてのカーボンナノチューブcarbonnanotube:CNT31が隙間32を介して緩く集合した層である。各CNT31の形状は筒状であり、その長さは例えば500nm程度である。大部分のCNT31が延びる方向は、ナノマテリアル集合層23の下面に対して垂直な方向上下方向よりも、下面に対して平行な方向に近い。また、下部電極層22及び上部電極層24の双方に接したCNT31は存在しない。また、ナノマテリアル集合層23のアスペクト比は1以下である。すなわち、ナノマテリアル集合層23の厚さは幅以下である。そして、隙間32内には、絶縁材料25が配置されている。絶縁材料25は、例えば、分子量が比較的小さく、疎水性であり、アンモニアに対する耐性があり、縮合反応等によって密着性を確保でき、充填にあたりCNTに損傷を与えない材料であることが好ましく、例えば、シリコンSi、酸素O、炭素C及び水素Hを含むSODspinondielectric:塗布絶縁材料とすることができ、例えば、MSQmethylsilsesquioxane:メチルシルセスキオキサンとすることができる。隙間32内には、このような絶縁材料25が、実質的に空隙なく充填されている。上部電極層24は、下部電極層22と同様な導電性材料によって形成されている。上部電極層24の下部には、ナノマテリアル集合層23を構成するCNT31の一部が埋め込まれている。また、上部電極層24の下面は絶縁材料25に接している。各ピラー16においては、シリコンダイオード層21は、ピラー16に電流を流すか否かを切り替える選択素子層として機能する。また、ナノマテリアル集合層23は、印加される電圧又は電流によって低抵抗状態と高抵抗状態とが切り替わり、これにより、2値のデータを記憶する記憶層として機能する。そして、選択素子層及び記憶層を備えることにより、各ピラー16はメモリセルとして機能する。ナノマテリアル集合層23において、下部電極層22及び上部電極層24の双方に接したCNT31は存在しないことが好ましい。これにより、高抵抗状態にあるナノマテリアル集合層23の抵抗値が高くなり、メモリセルの動作マージンを十分に確保することができる。次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。図3は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図であり、図4a及びb、図5a及びbは、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。先ず、図1に示すように、シリコン基板11の上面に、メモリセル部13を駆動するための駆動回路を形成する。次に、シリコン基板11上に層間絶縁膜12を形成する。次に、層間絶縁膜12内に、駆動回路まで到達するコンタクト図示せずを形成する。次に、例えばダマシン法によって層間絶縁膜12の上層部分内にタングステンを埋め込み、複数本のワード線WLをワード線方向に延びるように相互に平行に形成する。これらのワード線WLにより、ワード線配線層14が形成される。以下、図2~図5を参照して、ピラー16の形成方法について説明する。先ず、図2及び図3のステップS1に示すように、例えばCVDchemicalvapordeposition:化学気相成長法により、ワード線配線層14上にアモルファスシリコンを堆積させて、シリコンダイオード層21を形成する。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、n形層、i形層及びp形層を連続的に形成する。なお、必要に応じて、ワード線配線層14とシリコンダイオード層21との間に、例えば窒化チタンTiNからなるバリアメタル層図示せずを形成してもよい。次に、図2及び図3のステップS2に示すように、例えばPVDphysicalvapordeposition:物理気相成長法により、シリコンダイオード層21上にタングステン又は窒化チタン等の導電性材料を堆積させて、下部電極層22を形成する。次に、シリコン基板11上に上述の各層が形成された構造体以下、単に基板というを塗布装置図示せずに装入する。そして、図3のステップS3に示すように、ホットプレートにより、プリベーク塗布前熱処理を行う。このとき、例えば、雰囲気は窒素雰囲気とし、加熱温度は200~300°Cとし、加熱時間は5分間とする。その後、基板温度を室温まで降下させる。次に、図3のステップS4及び図4aに示すように、スピンコート法により、CNT31が分散された分散液を基板上に塗布する。すなわち、基板を例えば毎分1000~2000回転程度の回転数で回転させながら、例えば1cm3程度の分散液を基板上に滴下し、塗り広げる。その後、分散液を乾燥させる。この塗布及び乾燥を、必要な回数だけ繰り返す。これにより、ナノマテリアル集合層23が形成される。ナノマテリアル集合層23においては、複数本のCNT31が集合しており、CNT31間には隙間32が形成されている。また、分散液が乾燥して厚さが減少する過程で、CNT31が延びる方向は、水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に近づく。また、分散液の塗布及び乾燥を複数回繰り返しているため、ナノマテリアル集合層23全体を厚さ方向に貫くCNT31は存在しない。次に、図3のステップS5に示すように、塗布装置のホットプレートにより、ポストベーク塗布後熱処理を行う。このとき、例えば、雰囲気を窒素雰囲気とし、加熱温度を200~300°Cとし、加熱時間を5分間とする。その後、基板温度を室温まで降下させる。次に、図3のステップS6及び図4bに示すように、スピンコート法により、絶縁材料25を溶質とする溶液、例えばMSQ溶液を基板上に塗布する。このMSQ溶液に含まれるMSQの分子量は2000程度とする。具体的には、基板を例えば毎分1000~2000回転程度の回転数で回転させながら、例えば1cm3程度の絶縁材料溶液を基板上に滴下し、塗り広げる。その後、この溶液を乾燥させる。これにより、絶縁材料25が層状に堆積し、堆積層が形成される。このとき、乾燥後の絶縁材料25の堆積層の厚さがナノマテリアル集合層23の厚さを超えないようにする。すなわち、ナノマテリアル集合層23の下部のみにおいて、隙間32内に絶縁材料25を充填する。一方、ナノマテリアル集合層23の上部においては、隙間32内に絶縁材料25を埋め込まないようにして、CNT31を露出させておく。これにより、絶縁材料25からなる堆積層の上面からCNT31の一部が突出する。次に、図3のステップS7に示すように、塗布装置のホットプレートを用いて、ポストベーク塗布後熱処理を行う。このとき、例えば、雰囲気を大気雰囲気とし、加熱温度を100~200°Cとする。その後、基板温度を室温まで降下させて、基板を塗布装置から取り出す。次に、図3のステップS8に示すように、基板を縦型炉に装入し、アニール熱処理する。このアニール処理は、図3のステップS5及びS7に示すポストベーク処理よりも、高温長時間の熱処理とする。例えば、ステップS8に示すアニール処理においては、雰囲気を窒素雰囲気とし、加熱温度を500~600°Cとし、加熱時間を1時間とする。これにより、CNT31間で架橋反応が生じ、CNT31同士が緩く結合する。また、絶縁材料25において、MSQ分子間でOH基脱水縮合反応が生じ、架橋反応が生じる。その後、基板を室温まで冷却し、縦型炉から取り出す。次に、図3のステップS9及び図5aに示すように、基板を例えばPVD装置に装入し、PVD法により、ナノマテリアル集合層23の上方から、導電性材料、例えば、タングステン又は窒化チタンを堆積させる。このとき、導電性材料は、隙間32内に進入し、絶縁材料25からなる堆積層上に堆積して、CNT31の露出していた部分を覆う。これにより、上部電極層24が形成され、その下部にはCNT31が埋め込まれる。このようにして、CNT31のうち、絶縁材料25によって埋め込まれた部分はナノマテリアル集合層23を構成し、導電性材料によって埋め込まれた部分は上部電極層24の一部となる。次に、図3のステップS10に示すように、上部電極層24上に、例えばシリコン酸化物からなるハードマスク図示せずを形成する。次に、ハードマスク上にレジスト膜図示せずを形成し、リソグラフィ法によりパターニングして、ピラー16を形成する予定の領域に残留させる。次に、パターニングしたレジスト膜をマスクとしてRIEreactiveionetching:反応性イオンエッチング等の異方性エッチングを施し、ハードマスクをパターニングする。次に、図3のステップS11及び図5bに示すように、パターニングされたハードマスクをマスクとして、RIE等の異方性エッチングを施す。これにより、上部電極層24、ナノマテリアル集合層23、下部電極層22及びシリコンダイオード層21が選択的に除去されて、ピラー16が形成される。次に、図3のステップS12に示すように、例えばフッ酸系の薬液、例えば、DHFdilutedhydrofluoricacid:希フッ酸又はBHFbufferedhydrofluoricacid:バッファードフッ酸を用いてウェット洗浄し、ピラー16の側面上に付着した副生成物図示せずを除去する。次に、図3のステップS13に示すように、例えば、原料ガスとしてアンモニアガスNH3を用いたCVD法により、シリコン窒化物を堆積させて、ピラー16の側面上に側壁図示せずを形成する。次に、シリコン酸化物等の絶縁材料を堆積させて、ピラー16間を埋め込み、層間絶縁膜図示せずを形成する。次に、上部電極層24をストッパとしてCMPchemicalmechanicalpolishing:化学的機械研磨を施し、層間絶縁膜の上面を平坦化する。次に、図1に示すように、ピラー16及び層間絶縁膜の上方に、複数本のビット線BLを形成する。これにより、ビット線配線層15が形成される。次に、上述と同様な方法により、シリコンダイオード層21、下部電極層22、ナノマテリアル集合層23及び上部電極層24をこの順に積層し、パターニングしてピラー16を形成し、洗浄し、側壁を形成し、層間絶縁膜で埋め込む。このようにして、ビット線BL上にピラー16を形成する。このピラー16を形成する際には、上述のワード線WL上に形成したピラー16に対して、シリコンダイオード層21におけるn形層、i形層及びp形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層14、複数本のピラー16、ビット線配線層15及び複数本のピラー16を繰り返し形成する。これにより、本実施形態に係る記憶装置1が製造される。次に、本実施形態の効果について説明する。本実施形態によれば、ナノマテリアル集合層23の隙間32内に絶縁材料25が配置されている。これにより、ナノマテリアル集合層23の機械的強度が向上する。この結果、ピラー16がナノマテリアル集合層23の部分で倒壊したり、ナノマテリアル集合層23を破断面として破断することを防止できる。この結果、記憶装置1の信頼性を高めることができる。また、本実施形態においては、図3のステップS6及び図4bに示す工程において、ナノマテリアル集合層23の下部に形成された隙間32内に絶縁材料25を充填し、絶縁材料25からなる堆積層を形成している。これにより、図3のステップS9及び図5aに示す工程において、導電性材料を堆積させて上部電極層24を形成する際に、導電性材料がナノマテリアル集合層23の下部に進入することを規制できる。この結果、上部電極層24の下面が絶縁材料25の堆積層の上面によって規定されるため、上部電極層24の下面が平坦になる。これにより、ナノマテリアル集合層23の厚さが均一になり、記憶層としての特性も均一になる。この結果、記憶装置1の信頼性が向上する。また、絶縁材料25の存在によりナノマテリアル集合層23の機械的強度が向上するため、図3のステップS11及び図5bに示す工程において、RIEを行ってピラー16を形成する際に、ピラー16の倒壊を防止することができる。更に、絶縁材料25が埋め込まれているため、RIEを行う際に、下部電極層22の上面が隙間32を介してエッチングされることがない。このため、下部電極層22の形状安定性が向上する。更にまた、絶縁材料25の存在により、図3のステップS13に示す工程において、側壁を形成する際に、側壁の材料がナノマテリアル集合層23の側面から内部に進入することを防止できる。以上の理由により、記憶装置1の信頼性を向上させることができる。更に、本実施形態においては、絶縁材料25を塗布法によって堆積させている。これにより、絶縁材料25の埋め込み性が良好になり、ナノマテリアル集合層23の下部まで確実に到達させることができる。また、塗布法は膜厚の制御性が高いため、絶縁材料25をナノマテリアル集合層23の下部のみに埋め込むことができる。更に、塗布法によれば、CNT31に損傷を与えることがない。これに対して、仮に、絶縁材料25をPVD法によって堆積させると、PVD法は埋め込み性が低いため、絶縁材料25をナノマテリアル集合層23の下部まで確実に到達させることは困難である。また、絶縁材料25の堆積厚さの制御も困難である。また、仮に、絶縁材料25をCVDchemicalvapordeposition:化学気相成長法によって堆積させると、埋め込み性は良好であるものの、絶縁材料25がCNT31の表面に均一に付着してしまい、ナノマテリアル集合層23の下部のみに層状に堆積させることが困難になる。また、CVD成膜時の雰囲気により、CNT31が酸化されたり、窒化されたり、プラズマによって損傷を受けたりしてしまう。更にまた、本実施形態においては、絶縁材料25を分子量が比較的小さい材料とすることにより、高い埋め込み性を実現することができ、絶縁材料25をナノマテリアル集合層23の下部まで確実に到達させることができる。また、絶縁材料25を、縮合反応等によって架橋反応が生じる材料とすることにより、絶縁材料25とCNT31との間の密着性を確保することができる。更に、絶縁材料25を不活性雰囲気中の加熱処理によって架橋反応が生じる材料とすることにより、加熱処理に伴ってCNTに損傷を与えることがない。更にまた、絶縁材料25を疎水性の材料とすることにより、図3のステップS12に示す工程において、ピラー16をウェット洗浄する際に、洗浄液によって絶縁材料25が排出されてしまうことを抑制できる。更にまた、絶縁材料25をアンモニアに対して耐性のある材料とすることにより、図3のステップS13に示す側壁形成工程において、アンモニアガスを原料ガスとしてCVDを行う際に、絶縁材料25が損傷を受けることを防止できる。以上の条件を満たす絶縁材料には、例えば、シリコンSi、酸素O、炭素C及び水素Hを含む絶縁材料SiOCHがあり、例えば、MSQがある。更にまた、本実施形態においては、図3のステップS4に示す工程においてCNT分散液を塗布乾燥し、ステップS6に示す工程において絶縁材料溶液を塗布乾燥した後、ステップS8に示すようにアニール処理を施し、CNT31間の架橋と絶縁材料25の分子間の架橋を同時に行っている。これにより、加熱工程の回数を減らし、記憶装置1の製造コストを低減させることができる。次に、本実施形態の比較例について説明する。図6は、本比較例に係る記憶装置のピラーを例示する模式的断面図である。図6に示すように、本比較例に係る記憶装置においては、ナノマテリアル集合層23内に絶縁材料25図2参照が埋め込まれていない。このような記憶装置は、前述の第1の実施形態において説明した製造方法について、図3のステップS6及びS7に示す工程を省略することにより、製造することができる。本比較例においては、ナノマテリアル集合層23の隙間32内に絶縁材料25図2参照が配置されていないため、ナノマテリアル集合層23の機械的強度が低い。また、上部電極層24を形成する際に、導電性材料がナノマテリアル集合層23の隙間32内に深く進入してしまうため、上部電極層24の下面の平坦性が低くなる。これに伴い、上部電極層24の上面の平坦性も低くなる。このため、メモリセルの特性が不均一になる。更に、導電性材料が隙間32内を通過して下部電極層22まで到達すると、ナノマテリアル集合層23が短絡してしまう可能性もある。更にまた、本比較例においては、隙間32内に絶縁材料25が埋め込まれていないため、ピラー16を形成するためのRIE工程において、エッチングのためのイオンがナノマテリアル集合層23の隙間32内を通過して下部電極層22に到達し、下部電極層22が不均一にエッチングされてしまう。この結果、下部電極層22の形状安定性が低下する。更にまた、ピラー16をウェット洗浄したときに、ピラー16がナノマテリアル集合層23の部分で破断し、倒壊しやすくなる。更にまた、側壁を形成するときに、側壁の材料がナノマテリアル集合層23内に進入してしまう。これらの理由により、本比較例に係る記憶装置は、信頼性が低い。次に、本実施形態の試験例について説明する。図7は、横軸にピラーに印加するパルス数をとり、縦軸にピラーに流れる電流量をとって、実施例に係る記憶装置のスイッチング特性を例示するグラフ図であり、図8は、横軸に絶縁材料の有無をとり、縦軸に密着強度をとって、絶縁材料がナノマテリアル集合層の密着強度に及ぼす影響を例示するグラフ図である。本試験例においては、前述の第1の実施形態において説明した方法により、実施例に係る記憶装置を製造した。また、前述の比較例において説明した方法により、比較例に係る記憶装置を製造した。上述の如く、実施例に係る記憶装置においては、絶縁材料25図2参照が設けられており、比較例に係る記憶装置においては、絶縁材料25が設けられていない。そして、実施例に係る記憶装置において、ピラーにパルス電圧を印加した。これにより、図7に示すように、ナノマテリアル集合層23においてセット動作及びリセット動作が繰り返し実行され、高抵抗状態と低抵抗状態とを繰り返し発現させることができた。このように、本実施例に係る記憶装置においては、ピラー16がメモリセルとして機能することが確認された。また、実施例及び比較例に係る記憶装置について、ナノマテリアル集合層23の密着強度を測定した。具体的には、ナノマテリアル集合層23について、スクラッチ試験を行った。この結果、図8に示すように、実施例に係る記憶装置におけるナノマテリアル集合層23の密着強度は、比較例に係る記憶装置におけるナノマテリアル集合層23の密着強度の1.5倍であった。これにより、絶縁材料25の効果が確認された。次に、第2の実施形態について説明する。図9は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図である。図9に示すように、本実施形態に係る記憶装置の製造方法は、前述の第1の実施形態に係る記憶装置の製造方法図3参照と比較して、ステップS5に示すナノマテリアル集合層のポストベーク工程と、ステップS6に示す絶縁材料の塗布乾燥工程との間に、ステップS21に示すアニール工程が設けられている点が異なっている。すなわち、本実施形態においては、図9のステップS5に示すポストベーク工程が終了したら、基板を室温まで冷却し、塗布装置から取り出す。次に、図9のステップS21に示すように、基板を縦型炉に装入し、基板に対してアニール処理を施す。このステップS21に示すアニール処理は、ステップS8に示すアニール処理と同程度の熱処理とする。例えば、ステップS21に示すアニール処理においては、雰囲気を窒素雰囲気とし、加熱温度を500~600°Cとし、加熱時間を1時間とする。これにより、CNT31間で架橋反応が生じ、CNT31同士が緩く結合する。その後、基板が室温まで冷却されたら、基板を縦型炉から取り出す。次に、基板を塗布装置に再度装入する。以後、ステップS6以降の工程を実施する。本実施形態における上記以外の製造方法は、前述の第1の実施形態と同様である。本実施形態によれば、図9のステップS5に示すポストベーク工程の後、ステップS21に示すアニール処理を施して、CNT31間で架橋反応を生じさせ、その後、ステップS6に示すように、絶縁材料を塗布している。これにより、CNT31の架橋反応の際にはCNT31間に絶縁材料25が存在しないため、CNT31同士をより確実に結合させることができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図10は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図である。図10に示すように、本実施形態に係る記憶装置の製造方法は、前述の第1の実施形態に係る記憶装置の製造方法図3参照と比較して、ステップS8に示すアニール工程と、ステップS9に示す上部電極層の形成工程との間に、ステップS22に示すプラズマ処理工程が設けられている点が異なっている。すなわち、本実施形態においては、図10のステップS8に示すアニール工程が終了したら、基板を室温まで冷却し、塗布装置から取り出す。次に、図10のステップS22に示すように、基板をプラズマ処理装置に装入する。そして、CNT31に対するエッチング速度よりも絶縁材料25に対するエッチング速度の方が高いプラズマ、例えば、希ガスのプラズマを発生させ、これを基板の上面、すなわち、ナノマテリアル集合層23の上面に接触させる。これにより、CNT31における絶縁材料25からなる堆積層の上面から突出した部分の表面に付着した絶縁材料25を除去する。その後、基板をプラズマ処理装置から取り出し、PVD装置に装入する。以後、ステップS9以降の工程を実施する。本実施形態における上記以外の製造方法は、前述の第1の実施形態と同様である。本実施形態によれば、図10のステップS8までに示す工程において、隙間32内に絶縁材料25を充填させた後、ステップS22に示すように、希ガスのプラズマを用いてCNT31に付着した不要な絶縁材料25を除去し、その後、ステップS9に示すように、上部電極層24を形成している。これにより、CNT31と上部電極層24とをより確実に接続することができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。次に、第4の実施形態について説明する。図11は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図であり、図12は、本実施形態に係る記憶装置のピラーを例示する模式的断面図である。図11に示すように、本実施形態に係る記憶装置の製造方法は、前述の第1の実施形態に係る記憶装置の製造方法図3参照と比較して、ステップS8に示すアニール工程と、ステップS9に示す上部電極層の形成工程との間に、ステップS23に示すアッシング工程が設けられている点が異なっている。これにより、図12に示すように、本実施形態に係る記憶装置においては、CNT31の上面と絶縁材料25の上面が略同一平面をなし、上部電極層24には、CNT31が埋め込まれていない。すなわち、本実施形態においては、図11のステップS8に示すアニール工程が終了したら、基板を室温まで冷却して、塗布装置から取り出す。次に、図11のステップS23に示すように、基板をプラズマ処理装置に装入する。そして、絶縁材料25に対するエッチング速度よりもCNT31に対するエッチング速度の方が高いプラズマ、例えば、窒素と水素N2/H2の混合プラズマ、アンモニアNH3のプラズマ又は酸素O2のプラズマを発生させ、これを基板に接触させる。これにより、図12に示すように、CNT31における絶縁材料25からなる堆積層の上面から突出した部分が、アッシングされて除去される。この結果、CNT31の上面と絶縁材料25の上面が略同一平面となり、絶縁材料25からなる堆積層の上面が平坦になる。その後、基板をプラズマ処理装置から取り出し、塗布装置に再度装入し、ステップS9以降の工程を実施する。本実施形態における上記以外の製造方法は、前述の第1の実施形態と同様である。本実施形態によれば、図11のステップS8までに示す工程において、隙間32内に絶縁材料25を充填させた後、ステップS23に示すように、プラズマ処理を施して、CNT31における絶縁材料25の堆積層から突出した部分を除去し、その後、ステップS9に示すように、上部電極層24を形成する。これにより、上部電極層24の下面をより一層平坦にすることができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。次に、第5の実施形態について説明する。図13は、本実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図である。図13に示すように、本実施形態に係る記憶装置の製造方法は、前述の第1の実施形態に係る記憶装置の製造方法図3参照と比較して、ステップS8に示すアニール工程と、ステップS9に示す上部電極層の形成工程との間に、ステップS24に示すCMP工程が設けられている点が異なっている。また、本実施形態に係る記憶装置においては、前述の第4の実施形態に係る記憶装置図12参照と同様に、CNT31の上面と絶縁材料25の上面が略同一平面をなし、上部電極層24には、CNT31が埋め込まれていない。すなわち、本実施形態においては、図13のステップS8に示すアニール工程が終了し、基板が室温まで冷却された後、基板を塗布装置から取り出す。次に、図13のステップS24に示すように、基板をCMP装置に装入し、基板の上面に対してCMPを施す。これにより、図12に示すように、CNT31における絶縁材料25からなる堆積層の上面から突出した部分が除去される。その後、基板をCMP装置から取り出し、PVD装置に装入し、ステップS9以降の工程を実施する。本実施形態における上記以外の製造方法は、前述の第1の実施形態と同様である。また、本実施形態の効果は、前述の第4の実施形態と同様である。次に、第6の実施形態について説明する。図14および図15は、第6の実施形態に係る記憶装置の製造方法を例示する工程断面図である。第6の実施形態においては、図4a~図5aと同様の製造過程を経て、予め図5aに示す状態を準備する。図14aに示す状態は、図5aに示す状態と同様である。例えば、上述した基板をPVD装置に装入し、PVD法により、ナノマテリアル集合層23の上方から、導電性材料、例えば、タングステン又は窒化チタンを堆積させる。このとき、導電性材料は、隙間32内に進入し、絶縁材料25からなる堆積層上に堆積して、CNT31の露出していた部分を覆う。これにより、上部電極層24が形成され、その下部にはCNT31が埋め込まれる。ここで、ナノマテリアル集合層23の隙間32内に絶縁材料25を充填させた層を構造体50とすると、この段階において、下部電極層22の上に構造体50が形成され、構造体50の上に上部電極層24が形成される。また、下部電極層22、構造体50、および上部電極層を含む層を積層体51とする。続いて、積層体51が形成された後、上部電極層24上に、例えばシリコン酸化物からなるハードマスク図示せずを形成する。次に、ハードマスク上にレジスト膜図示せずを形成し、リソグラフィ法によりパターニングして、ピラー16を形成する予定の領域に残留させる図示せず。次に、パターニングしたレジスト膜をマスクとしてRIE等の異方性エッチングを施し、ハードマスクをパターニングする図示せず。次に、図14bに示すように、パターニングされたハードマスクをマスクとして、RIE等の異方性エッチングを施す。これにより、上部電極層24、ナノマテリアル集合層23、下部電極層22及びシリコンダイオード層21が選択的に除去されて、ピラー16が形成される。このようにして、積層体51が選択的にエッチングされて、構造体50の側面50wが表出する。積層体51をエッチングするガスは、例えば、酸素O2とフッ化炭素CFxガスとの混合ガスである。次に、図15aに示すように、構造体50の側面50wに、水素Hイオン、酸素Oイオン、水素Hラジカル、および酸素Oラジカルの群から選択される少なくとも1つを含む活性ガス52を晒す。これにより、構造体50の側面50wからナノマテリアル集合層23が選択的にエッチングされる。あるいは、ナノマテリアル集合層23自体に欠陥が生じる。この状態を、図15bに示す。図15bに示すように、ナノマテリアル集合層23の側面は、その一部が除去されて構造体50の側面50wからピラー16の中心に向かって後退している。ナノマテリアル集合層23が後退した部分には、ナノマテリアル集合層23が取り除かれた絶縁材料、すなわち、絶縁層55が形成される。下部電極層22から上部電極層24に向かう方向に対して垂直な方向の絶縁層55の厚さは、ナノマテリアル集合層23の一部をエッチングするエッチング時間で調整される。すなわち、このエッチング時間が長くなるほど、絶縁層55の厚さが厚くなる。ナノマテリアル集合層23の一部をエッチングするガスとしては、ナノマテリアル集合層23をより当方的にエッチングすることができる水素Hラジカルもしくは酸素Oラジカルを選択することが望ましい。このように、第6の実施形態では、積層体51を選択的にエッチングして構造体50の側面50wを表出させた後、側面50wからナノマテリアル集合層23の一部を選択的にエッチングする。積層体51を選択的にエッチングするガス種と、ナノマテリアル集合層23を選択的にエッチングするガス種と、は異なっている。図16は、第6の実施形態に係る記憶装置の製造方法を例示する工程図であり、aは、上面工程図、bは、断面工程図である。ナノマテリアル集合層23をエッチングした後、ピラー16の側面に保護層56を形成する。保護層56の材質は、例えば、窒化シリコンSi3N4である。保護層56の形成によって、ピラー16外からピラー16内に水分等が入り難くなる。このように、第6の実施形態に係る記憶装置2は、複数の微小導電体が隙間32を介して集合したナノマテリアル集合層23と、隙間32内に配置された絶縁材料25と、を備える。さらに、記憶装置2は、ナノマテリアル集合層23の下面に接した下部電極層22と、ナノマテリアル集合層23の上面に接した上部電極層24と、ナノマテリアル集合層23の側面を覆う絶縁層55と、を備える。ナノマテリアル集合層23の上面に対して垂直な方向からみて、ナノマテリアル集合層23の側面23wは、下部電極層22の側面22wもしくは上部電極層24の側面24wよりもナノマテリアル集合層23の中心側に位置している。換言すれば、ナノマテリアル集合層23が存在する領域は、絶縁材料25が存在する領域の内側にある。例えば、絶縁材料25が存在する領域の面積に対して、ナノマテリアル集合層23が存在する領域の面積は、90以下である。複数の微小導電体のそれぞれは、カーボンナノチューブである。絶縁材料25は、少なくともシリコン、酸素、炭素及び水素を含有し、疎水性である。記憶装置2においては、記憶装置1に比べ、各ピラー16におけるナノマテリアル集合層23の幅が狭くなっている。ここで、幅とは、ナノマテリアル集合層23の上面に対して略平行な方向における幅である。これにより、記憶装置2は、記憶装置1に比べて動作電流がより低くなる。例えば、絶縁材料25が存在する領域の面積に対して、ナノマテリアル集合層23が存在する領域の面積が50のとき、絶縁材料25が存在する領域の面積に対して、ナノマテリアル集合層23が存在する領域の面積が100のときに比べ、上部電極層24と下部電極層22との間を導通する電流経路が1/2になった場合には、動作電流が概ね1/2になる。また、低抵抗状態と高抵抗状態が記憶装置1に比べて低電圧で得られる。つまり、これらの効果により低消費電力動作が可能になる。また、ナノマテリアル集合層23の周りは、絶縁層55によって覆われている。換言すれば、記憶装置2においては、筒状の絶縁層55内にナノマテリアル集合層23が配置された構造を有する。すなわち、ナノマテリアル集合層23は、その外周に設けられた絶縁層55によって支持されている。これにより、ナノマテリアル集合層23の機械的強度は記憶装置1と比べて同程度に維持可能になる。また、絶縁材料25は、スピンコート法により形成されたSOGSpinOnGlass層である。従って、絶縁材料25絶縁層55と、下部電極層22および上部電極層24との密着性は良好になる。これにより、ピラー16がナノマテリアル集合層23の部分で倒壊したり、ナノマテリアル集合層23を破断面としてピラー16が破断したりすることが抑制される。また、絶縁層55には、絶縁材料25からCNT31が取り除かれた層である。従って、絶縁層55には、数ナノオーダーの多数の孔が存在している。すなわち、記憶装置2においてはナノマテリアル集合層23の周りの寄生容量が記憶装置1に比べて低くなる。また、積層体51を選択的にエッチングして構造体50の側面50wを表出させる処理と、側面50wからナノマテリアル集合層23の一部を選択的にエッチングする処理と、は同じエッチング装置内においてガス種を切り換えるだけで実施できる。従って、第6の実施形態では、製造コストの上昇を招かない。なお、ナノマテリアル集合層23の一部を除去せずプロセスを進行させた場合は、例えば、以下のような不具合が起きる。図17は、比較例に係る記憶装置の製造方法を例示する断面工程図である。図17aに示すように、ピラー16を形成した後、構造体50の側壁に残渣60が付着したとする。このような残渣60が導電性を有すると、図17bに示すように、下部電極層22と上部電極層24との間がCNT31と残渣60とを経由して常時導通してしまう。図18は、第6の実施形態に係る記憶装置の製造方法を例示する断面工程図である。これに対し、第6の実施形態では、以下に示す有利な点を有する。例えば、ピラー16を形成した後、構造体50の側壁に残渣60が付着したとしても、ナノマテリアル集合層23と残渣60との間には、絶縁層55が既に形成されている。従って、下部電極層22と上部電極層24との間は、CNT31と残渣60とを経由して電気的に短絡することはない。図19は、第6の実施形態に係る記憶装置の変形例を例示する上面模式図である。ナノマテリアル集合層23の一部を除去した後においては、図16aに示す形態とは限らず、図19に示す形態であってもよい。例えば、ナノマテリアル集合層23の上面に対して垂直な方向からみて、ナノマテリアル集合層23は、矩形状である必要はなく、その角が曲面になった構造でもよい。また、実施形態において、ピラー16を複数に重ねてもよい。これにより、より記録密度の高い記憶装置が形成される。次に、第7の実施形態について説明する。図20は、第7の実施形態に係る記憶装置の製造方法のうち、ピラーの形成方法を例示するフローチャート図である。図21は、第7の実施形態に係る記憶装置のピラーを例示する模式的断面図である。図20に示すように、本実施形態に係る記憶装置の製造方法のステップS1~ステップS11は、前述の第5の実施形態に係る記憶装置の製造方法図13参照と同じである。本実施形態では、ステップS11に係る異方性エッチングを行った後、図15aに示すように、ナノマテリアル集合層23の側面のエッチングを施すステップS30。この後、ウェット洗浄ステップS12を行い、側壁保護層56を形成するステップS13。本実施形態に係る記憶装置においては、前述の第5の実施形態に係る記憶装置と同様に、CNT31の上面と絶縁材料25の上面が略同一平面をなし、上部電極層24には、CNT31が埋め込まれていない。これにより、図21に示すように、CNT31における絶縁材料25からなる堆積層の上面から突出した部分が除去された構造が得られる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。例えば、絶縁材料25は隙間32内に実質的にボイドが形成されないように緻密に埋め込まれていてもよく、又は、CNT31と同程度若しくはそれ以下のサイズのボイドが形成された多孔質構造であってもよい。多孔質構造である場合は、ボイドはナノマテリアル集合層23の全体に形成されていてもよく、下部のみに形成されていてもよく、厚さ方向の中央部のみに形成されていてもよい。また、前述の各実施形態においては、ナノマテリアル集合層23内に、下部電極層22及び上部電極層24の双方に接したCNT31が存在しない例を示した。しかしながら、ごく少数であれば、ナノマテリアル集合層23を厚さ方向に貫き、下部電極層22及び上部電極層24の双方に接したCNT31が存在してもよい。この場合においても、ナノマテリアル集合層23が低抵抗状態であるときの抵抗値と、高抵抗状態であるときの抵抗値との間で差をつけることができ、ナノマテリアル集合層23を記憶層として機能させることができる。更に、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の第2の実施形態のように、CNT31に対するアニール処理と絶縁材料25に対するアニール処理を別の工程で行い、且つ、前述の第3の実施形態のように、希ガスのプラズマ処理を施して、CNT31に付着した絶縁材料25を除去してもよい。以上説明した実施形態によれば、信頼性が高い記憶装置及びその製造方法を実現することができる。