半導体基板上に素子を形成する素子形成工程と、前記素子形成工程の後、前記半導体基板上に、選択的に、前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する加熱安定化膜形成工程と、前記加熱安定化膜を有する面側から前記半導体基板に光を照射し、前記半導体基板に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法。請求項1に記載の半導体装置の製造方法において、前記素子形成工程では、前記素子としてポリシリコン抵抗素子を形成し、前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜を形成する半導体装置の製造方法。請求項2に記載の半導体装置の製造方法において、前記半導体基板はシリコン基板であり、前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜として、前記ポリシリコン抵抗素子の端部から50μm以上150μm以下離れた位置までを覆う前記加熱安定膜を形成し、前記アニール工程では、0.8ミリ秒間以上1.2ミリ秒間以下のフラッシュランプアニールを行う半導体装置の製造方法。請求項2に記載の半導体装置の製造方法において、前記半導体基板はシリコン基板であり、前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜として、前記ポリシリコン抵抗素子の端部から3mm以上5mm以下離れた位置までを覆う前記加熱安定膜を形成し、前記アニール工程では、0.8秒間以上1.2秒間以下のラピッドサーマルアニールを行う半導体装置の製造方法。請求項1に記載の半導体装置の製造方法において、前記半導体基板を複数の領域に分割し、前記半導体基板上に形成される集積回路のレイアウトデータを用いて、前記加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有し、前記加熱安定化膜形成工程では、前記レイアウト決定工程で決定したレイアウトに従い、前記加熱安定化膜を形成する半導体装置の製造方法。請求項2から4のいずれか1項に記載の半導体装置の製造方法において、前記半導体基板を複数の領域に分割し、前記半導体基板上に形成される集積回路のレイアウトデータを用いて、前記加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、前記算出工程における算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有し、前記加熱安定化膜形成工程では、前記レイアウト決定工程で決定したレイアウトに従い、前記加熱安定化膜を形成する半導体装置の製造方法。請求項1から6のいずれか1項に記載の半導体装置の製造方法において、前記加熱安定化膜形成工程では、前記加熱安定化膜として、前記半導体基板よりも前記アニール工程で用いられる光の吸収率が高い物質を含有する膜、または、前記半導体基板よりも前記アニール工程で用いられる光の反射率が低い物質を含有し、2000Å以上4000Å以下の膜厚を有する膜を形成する半導体装置の製造方法。請求項7に記載の半導体装置の製造方法において、前記半導体基板はシリコン基板であり、前記アニール工程では、ハロゲンランプまたはキセノンランプを使用し、前記加熱安定化膜形成工程では、前記半導体基板よりも前記アニール工程で用いられる光の吸収率が高い物質を含有する前記加熱安定化膜として、カーボンを含有する膜を形成する半導体装置の製造方法。請求項7に記載の半導体装置の製造方法において、前記半導体基板はシリコン基板であり、前記アニール工程では、ハロゲンランプまたはキセノンランプを使用し、前記加熱安定化膜形成工程では、前記半導体基板よりも前記アニール工程で用いられる光の反射率が低い物質を含有する前記加熱安定化膜として、シリコン酸化膜またはシリコン窒化膜を形成する半導体装置の製造方法。半導体基板と、前記半導体基板上に形成された複数の素子と、一部の前記素子を覆うように前記半導体基板上に選択的に形成され、前記半導体基板よりもハロゲンランプまたはキセノンランプから照射される光の反射率が低い物質を含有し、膜厚が2000Å以上4000Å以下である絶縁性膜と、を有する半導体装置。請求項10に記載の半導体装置において、前記素子は、ポリシリコン抵抗素子を含み、前記絶縁性膜は、前記ポリシリコン素子を覆っている半導体装置。請求項10または11に記載の半導体装置において、前記絶縁性膜に覆われている領域、及び、前記絶縁性膜に覆われていない領域各々における、前記半導体基板上に形成される集積回路のレイアウトに基づいて算出される前記絶縁性膜を形成する直前の状態における半導体基板の光吸収率は、前記絶縁性膜に覆われている領域の方が低い半導体装置。半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法。半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法。請求項14に記載の設計方法において、前記レイアウト決定工程では、前記算出工程における算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定する設計方法。半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、を有する設計装置。半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出部と、前記算出部が算出した算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、を有する設計装置。請求項17に記載の設計装置において、前記レイアウト決定部は、前記算出部が算出した算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定する設計装置。コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラム。コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラム。請求項20に記載のプログラムにおいて、前記レイアウト決定手段を、前記算出手段の算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定するよう機能させるためのプログラム。しかし、特許文献1に記載のようなダミーパターンで特性ばらつき量を調整する手段の場合、ダミーパターンの配置により面積が増大し、集積度の低下を招いてしまう。また、特許文献2特開2008-27988号公報及び特許文献3特開2000-138177号公報に記載の技術は、次のような課題がある。光アニールでは急速な温度昇降により、半導体基板に熱応力が加わる。そのため、光吸収膜を半導体基板上に厚く形成した方が、光アニール起因の特性ばらつきを低減する効果が高い。しかし、光吸収膜を厚く形成すると半導体基板に加わる応力も増加してしまう。その結果、光アニール時の急速な温度昇降による熱応力の変化により、ウエハの変形やウエハの割れが発生し、歩留まりが低下することがある。このように、集積度の低下及び歩留りの低下を抑制しつつ、アニール処理に起因する素子特性のばらつきを抑制することが、望まれる。本発明の一側面によれば、半導体基板上に素子を形成する素子形成工程と、前記素子形成工程の後、前記半導体基板上に、選択的に、前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する加熱安定化膜形成工程と、前記加熱安定化膜を有する面側から前記半導体基板に光を照射し、前記半導体基板に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法が提供される。また、本発明の他の側面によれば、半導体基板と、前記半導体基板上に形成された複数の素子と、一部の前記素子を覆うように前記半導体基板上に選択的に形成され、前記半導体基板よりもハロゲンランプまたはキセノンランプから照射される光の反射率が低い物質を含有し、膜厚が2000Å以上4000Å以下である絶縁性膜と、を有する半導体装置が提供される。また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法が提供される。また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法が提供される。また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、を有する設計装置が提供される。また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出部と、前記算出部が算出した算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、を有する設計装置が提供される。また、本発明の他の側面によれば、コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラムが提供される。また、本発明の他の側面によれば、コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラムが提供される。上記構成によれば、半導体基板上に存在する素子の上部に、上述のような機能を有する加熱安定化膜を形成した後、加熱安定化膜を、特性変動を抑制したい特定素子あるいは特定領域の上部にのみ残すようにパターニングし、その後光アニールによる熱処理を行う。加熱安定化膜を用いることで、ダミーパターンを用いずに特定素子や特定領域の特性変動を抑制することができるので、集積度の低下を抑制することができる。また、特定素子あるいは特定領域の上方を除く領域の少なくとも一部には加熱安定化膜を形成しないので、半導体基板上全面に加熱安定化膜を形成する場合と比較して、光アニール時の応力が低減し、ウエハの変形やウエハ割れによる歩留まり低下を改善することができる。本発明によれば、集積度及び歩留まりの低下を抑制しつつ、アニール処理に起因した素子の特性ばらつきを軽減することができる。以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。<第1の実施形態>図1乃至5を用いて、本実施形態の半導体装置の製造方法について説明する。図1乃至5は、半導体装置の断面を模式的に示した製造フロー図である。なお、図1乃至5は、本実施形態を説明するために必要と判断した要素のみを抽出して模式的に示した図であり、本実施形態の半導体装置は、図示していないその他の構成を含んでもよい。本実施形態の半導体装置の製造方法においては、まず、半導体基板上に素子を形成する素子形成工程。例えば、図1に示すように、高さ1000Å程度のゲート電極2と、ソース/ドレイン3とで構成されるトランジスタ素子、及び、素子分離4酸化膜上にポリシリコンで形成されたポリシリコン抵抗素子5を形成する。図1においては、さらに、ソース/ドレイン3のイオン注入前に形成される保護酸化膜6が示されている。保護酸化膜6の厚さは、例えば200Å程度である。なお、素子形成工程においては、その他の素子を形成しても構わない。また、複数の素子のレイアウトは特段制限されない。このような素子形成工程は、従来技術に準じて実現することができる。上記素子形成工程の後、半導体基板1上に、選択的に、加熱安定化膜を形成する加熱安定化膜形成工程。例えば図2に示すように、半導体基板1上略全面に加熱安定化膜7を形成した後、フォトリソグラフィー技術を用いて加熱安定化膜7をパターニングすることで、図3に示すように、半導体基板1上に選択的に加熱安定化膜7を形成する。加熱安定化膜7の厚さは、例えば2000Å以上4000Å以下とすることができる。加熱安定化膜7は、半導体基板1よりも高い光吸収率を有するか、または、半導体基板1への光の吸収率を向上させる機能を有する。ここでの光とは、半導体基板1に注入された不純物を活性化するアニール処理において用いられる光であり、例えば、ハロゲンランプやキセノンランプから照射される光である。当該前提は、以下のすべての光において同様である。加熱安定化膜7の一例としては、光の吸収率が半導体基板1よりも高い物質を含有する膜とすることができる。例えば、半導体基板1がSi基板である場合、加熱安定化膜7は、光の吸収率がSiよりも高いカーボンやカーボン化合物等を含む膜とすることができる。このような加熱安定化膜7は、半導体基板1よりも、光の吸収率が高くなる。加熱安定化膜7のその他の例としては、光の反射率が半導体基板1よりも低い物質を含有し、2000Å以上4000Å以下の膜厚を有する膜とすることができる。例えば、半導体基板1がSi基板である場合、加熱安定化膜7は、光の反射率がSiよりも低いシリコン酸化膜やシリコン窒化膜とすることができる。この場合、半導体基板1上に加熱安定化膜7が存在することで半導体基板1の屈折率が変化し、半導体基板1の光反射率が低くなる。また膜厚を2000Å以上4000Å以下にすることで、高さ1000Å程度のゲートの段差による光の干渉効果を緩和させ、光の反射率の均一性を向上させる。このようなメカニズムにより、光が半導体基板1に吸収される割合を向上させることができる。上述のような機能を有する加熱安定化膜7に覆われた半導体基板1上においては、温度上昇の割合が局所的に異なるという不都合を軽減できる。例えば、加熱安定化膜7が半導体基板1よりも高い光吸収率を有する場合には、半導体基板1よりも加熱安定化膜7の方が多くの光を吸収し、加熱される。かかる場合、半導体基板1の加熱は、半導体基板1が光を吸収することでなされる加熱よりも、加熱安定化膜7から伝わる熱によりなされる加熱の方が支配的となる。結果、半導体基板1上における局所的な光吸収率の相違に起因した温度上昇の局所的な相違を軽減することができる。また、加熱安定化膜7が半導体基板1への光の吸収率を向上させる機能を有する場合には、ソースドレイン3部分の光吸収率が、素子分離4部分の光吸収率に近づくため、温度上昇の局所的な相違を軽減することができる。次に、選択的に形成される加熱安定化膜7のパターンの一例について説明する。本実施形態においては、加熱安定化膜7は、特性ばらつきを抑制したい素子、例えばポリシリコン抵抗素子5や、複数のトランジスタ素子の中の特性ばらつきを抑制したいトランジスタ素子の上方に、平面視で当該素子が隠れるように形成することができる。また、加熱安定化膜7は、上記に代えて及び/又は加えて、特性ばらつきを抑制したい回路が占める領域以下、回路領域の上方に、平面視で回路領域が隠れるように形成することができる。例えば、半導体基板1上に、抵抗による分圧回路例:図6が形成されている場合には、当該回路を構成するポリシリコン抵抗素子5の上方、または、当該回路領域の上方に、平面視で当該素子や回路領域が隠れるように形成してもよい。その他、加熱安定化膜7は、上記に代えて及び/又は加えて、半導体基板1上に、インバータ回路例:図7が形成されている場合には、当該回路を構成するNMOSの上方に、平面視で当該素子が隠れるように形成してもよい。その他、半導体基板1上に、図8に示すようなクロックを分配させてタイミングを制御する回路図8は、CLKSとCLKTのタイミング差を抑える必要がある回路が形成されている場合には、当該回路領域図中、10で示す領域の上方に、平面視で当該回路領域が隠れるように形成してもよい。上記はあくまで一例であり、その他の素子や回路領域上に、当該素子や回路領域が隠れるように加熱安定化膜7を形成してもよい。なお、本実施形態の加熱安定化膜7は、特性ばらつきを抑制したい素子や回路の上方を除く領域には形成する必要がない。すなわち、加熱安定膜7は、特性ばらつきの抑制を強く要求されない素子や回路の上方には形成する必要がない。加熱安定化膜7を形成する必要がないとは、形成してもよいが形成しなくてもよいことを意味する。本実施形態では、加熱安定化膜7を形成する必要がない領域の少なくとも一部例えば全部に、加熱安定化膜7を形成しない。ここで、どのような素子及び回路を、特性ばらつきの抑制を強く要求されない素子及び回路と判断するかは製品毎に異なる概念であるが、一般的には、例えばI/Oトランジスタや、高耐圧トランジスタ等は、特性ばらつきの抑制を強く要求されないと判断することができる。上記加熱安定化膜7を形成した後、加熱安定化膜7を有する面側から半導体基板1に光を照射し図4参照、半導体基板1に注入された不純物を活性化するアニール工程。アニール処理は、例えば、ハロゲンランプを用いて行われる0.8秒間以上1.2秒間以下のラピッドサーマルアニールRTAや、キセノンランプを用いて行われる0.8ミリ秒間以上1.2ミリ秒間以下のフラッシュランプアニールFLAとすることができる。なお、不純物の種類や添加量等は設計的事項である。その後、加熱安定化膜7を除去する図5参照。なお、加熱安定化膜7の除去は、例えば、加熱安定化膜7がカーボンであれば、O2によるブスマ剥離と酸系のWet剥離などの手段を用いて実現される。このため、加熱安定化膜7の直下に位置した膜、例えば図4の場合は酸化絶縁膜6の表面には、加熱安定化膜7に覆われた領域と、覆われなかった領域の境界に、わずかな段差が生じると考えられる。換言すれば、当該段差により、加熱安定化膜7を形成していた領域を特定できると考えられる。加熱安定化膜7を除去した後、従来技術に準じて、層間絶縁膜や、ビア、配線等が形成される図示せず。次に、本実施形態の作用効果について説明する。本実施形態では、半導体基板1よりも高い光吸収率を有するか、または、半導体基板1への光の吸収率を向上させる機能を有する加熱安定化膜1を、選択的に、半導体基板1上に形成する。このため、加熱安定化膜1を半導体基板1上全面に形成する場合に比べて、光アニール時に発生する熱応力の変化を低減することができ、ウエハ割れ等の歩留まり低下を防ぐことが可能となる。また、本実施形態において選択的に半導体基板1上に形成される加熱安定化膜7は、半導体基板1上に形成された特性ばらつきを抑制したい素子及び/又は回路の上方に、平面視で当該素子及び/又は回路が隠れるように加熱安定化膜7を形成される。このため、特性ばらつきを抑制したい素子及び/又は回路において、温度上昇の割合が局所的に異なる不都合を回避することができ、結果、アニール処理に起因した当該素子の特性ばらつきを軽減することができる。次に、本実施形態の加熱安定化膜7のレイアウトを設計する設計装置について説明する。図9に示すように、本実施形態の設計装置100は、取得部101、及び、レイアウト決定部103を有する。なお、設計装置100を構成する各部は、任意のコンピュータのCPU、メモリ、メモリにロードされたプログラムあらかじめ機器を出荷する段階からメモリ内に格納されているプログラムのほか、CD等の記憶媒体やインターネット上のサーバ等からダウンロードされたプログラムも含む、そのプログラムを格納するハードディスク等の記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、機器にはいろいろな変形例があることは、当業者には理解されるところである。当該前提は、以下のすべての実施形態の設計装置1において同様である。また、図9に示す機能ブロック図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。これらの図においては、本実施形態の設計装置は1つの機器により実現されるよう記載されているが、その実現手段はこれに限定されない。すなわち、物理的に分かれた構成であっても、論理的に分かれた構成であっても構わない。当該前提は、以下のすべての機能ブロック図において同様である。以下、各部について説明する。取得部101は、半導体基板1上に形成される集積回路のレイアウトデータを取得する。本実施形態のレイアウトデータは、半導体基板1上における複数の素子各々の配置及び占める領域を特定できるデータである。レイアウト決定部103は、取得部101が取得したレイアウトデータを用いて、半導体基板1上の所定の領域に選択的に形成される加熱安定化膜7のレイアウトを決定する。例えば、レイアウト決定部103は、特性ばらつきを抑制したい素子及び/又は回路、例えばポリシリコン抵抗素子5を覆うように、加熱安定化膜7を形成するレイアウトを決定する。レイアウト決定部103が特性ばらつきを抑制したい素子及び/又は回路を特定する手段は特段制限されないが、例えば、ユーザから特性ばらつきを抑制したい素子及び/又は回路を特定する入力を受付けることで実現してもよい。ユーザから入力を受付ける情報は、例えば、レイアウトデータ中で各素子の種別ポリシリコン抵抗素子、トランジスタ素子等が識別可能になっている場合には、素子の種別を特定する情報であってもよい。その他、例えば、レイアウトデータを用いてディスプレイにレイアウトを表示し、表示されている複数の素子の中から、例えばポインティングデバイスを利用して、1つ以上の素子及び/又は回路を特定する入力を受付けても良い。または、レイアウトデータを用いてディスプレイにレイアウトを表示し、例えばポインティングデバイスを利用して、加熱安定化膜7を形成する領域とする所定の領域を特定する入力を受付けてもよい。レイアウト決定部103は、例えば上述のようにしてユーザから受付けた入力に従い、半導体基板1上の所定の領域に選択的に形成される加熱安定化膜7のレイアウトを決定してもよい。次に、本実施形態の加熱安定化膜7のレイアウトを設計する設計方法について説明する。本実施形態の設計方法は、取得工程と、レイアウト決定工程とを有する。取得工程では、取得部101が、半導体基板1上に形成される集積回路のレイアウトデータを取得する。取得工程に次いで行われるレイアウト決定工程では、レイアウト決定部103が、取得部101が取得したレイアウトデータを用いて、半導体基板1上の所定の領域に選択的に形成される加熱安定化膜7のレイアウトを決定する。例えば、レイアウト決定部103は、特性ばらつきを抑制したい素子及び/又は回路、例えばポリシリコン抵抗素子5を覆うように、加熱安定化膜7を形成するレイアウトを決定する。このような本実施形態の設計装置100及び設計方法によれば、本実施形態の加熱安定化膜7のレイアウトを設計することができるので、上述のような本実施形態の半導体装置の製造方法の効果が実現される。<第2の実施形態>本実施形態の半導体装置1は、加熱安定化膜7のレイアウトが第1の実施形態と異なる。他の構成は、第1の実施形態と同様である。以下、図10及び11を用いて、本実施形態の加熱安定化膜7のレイアウトについて説明する。図10及び11は、本実施形態の半導体装置の一部を抽出し模式的に示した平面図である。第1の実施形態では、特性ばらつきを抑制したい素子及び/又は回路の回路領域の上方に、平面視で当該素子及び/又は回路が隠れるように、加熱安定化膜7を形成した。本実施形態では、図10及び11に示すように、特性ばらつきを抑制したい素子例えば、図示するポリシリコン抵抗素子5及び/又は回路の回路領域を覆う加熱安定化膜7として、特性ばらつきを抑制したい素子の端部及び/又は回路の回路領域の端部から距離d離れた位置までを覆う加熱安定化膜7を形成する。図10及び11に示す領域10が、本実施形態で加熱安定化膜7を形成する領域である。素子の端部とは、半導体基板1を平面視した状態での各素子の端部である。例えば素子がトランジスタの場合は、平面視で素子の最も外側に位置するソース/ドレイン3のゲート電極2側と反対側の端と定義できる。また、素子がポリシリコン抵抗素子5の場合は、平面視でポリシリコン抵抗素子の外周と定義できる。また、回路領域の端部とは半導体基板1を平面視した状態での各回路領域の端部であり、平面視で各回路を構成する素子の中で最も外側に位置する素子の端部と定義できる。距離dは、半導体基板1の構成、及び、アニール処理の設計等に依存した適切な値に設定することができる。例えば、半導体基板1がSi基板であって、アニール処理が、0.8秒間以上1.2秒間以下のラピッドサーマルアニールである場合には、Siの熱拡散長は3mm以上5mm以下程度である。かかる場合、dを3mm以上5mm以下、好ましくは3.5mm以上4.5mm以下に設定する。その他、半導体基板1がSi基板であって、アニール処理が、0.8ミリ秒間以上1.2ミリ秒間以下のフラッシュランプアニールである場合には、Siの熱拡散長は50μm以上150μm以下程度である。かかる場合、dを50μm以上150μm以下、好ましくは75μm以上125μm以下に設定する。図11では、2つの特性ばらつきを抑制したい素子図では2つのポリシリコン抵抗素子5が距離<2d内に隣接している場合を示している。この場合は、加熱安定化膜7を形成する領域は、各素子から距離dだけ離れた領域を合成した領域となる。なお、2つの特性ばらつきを抑制したい回路の回路領域が距離<2d内に隣接している場合も同様である。距離dを上記範囲に設定すれば、特性ばらつきを抑制したい素子及び/又は回路が、加熱安定化膜7に覆われていない半導体基板1の領域から受ける熱伝導の影響を小さくすることができる。結果、特性ばらつきを抑制したい素子及び/又は回路の加熱は安定し、特性ばらつきを軽減することができる。本実施形態の加熱安定化膜7のレイアウトを設計する設計装置及び設計方法は、第1の実施形態に準じて実現することができる。なお、レイアウト決定部103は、例えばユーザから距離dを指定する入力を受付け、受付けた距離dの値を用いて、加熱安定化膜7のレイアウトを設計することができる。<第3の実施形態>本実施形態は、加熱安定化膜7のレイアウトが第1及び第2の実施形態と異なる。他の構成は、第1及び第2の実施形態と同様である。最初に、本実施形態の加熱安定化膜7のレイアウトを設計する設計装置及び設計方法について説明する。図12の機能ブロック図に示すように、本実施形態の設計装置100は、取得部101、算出部102、及び、レイアウト決定部103を有する。取得部101は、半導体基板1上に形成される集積回路のレイアウトデータを取得する。本実施形態のレイアウトデータは、図1に示すような半導体基板1上に形成される素子分離4の領域、ソース/ドレイン3の領域、ゲート電極2の領域、及び、ポリシリコン抵抗素子5や素子分離4上に形成されたゲート電極図示せずの領域を特定できるデータである。算出部102は、半導体基板1を複数の領域に分割し、取得部101が取得したレイアウトデータを用いて、加熱安定化膜7を形成する直前の状態構造における光吸収率を、領域ごとに算出する。分割する複数の領域の大きさは、半導体基板1の構成、及び、アニール処理の設計等に依存した適切な値に設定することができる。例えば、半導体基板1がSi基板であって、アニール処理が、0.8ミリ秒間以上1.2ミリ秒間以下のフラッシュアニールである場合には、領域は150μm□以上250μm□以下、好ましくは175μm□以上225μm□以下とすることができる。また、半導体基板1がSi基板であって、アニール処理が、0.8秒間以上1.2秒間以下のラピッドサーマルアニールである場合には、領域は7500μm□以上8500μm□以下、好ましくは7750μm□以上8250μm□以下とすることができる。このようにすれば領域の代表的な光吸収率に近づくこととなる。なお、光吸収率を算出する手段は特段制限されないが、例えば、特開2009-290060号公報で示されている手法を用いることができる。当該手法では、一定領域内の光吸収率[α]を、以下の式1で求める。[α]=αSTISSTIαARSARαGESGEαGWSGWεSTILSTIεARLARεGELGEεGWLGW式1ここで、STI、AR、GE及びGWは、本実施形態の半導体装置の構成要素を示す。すなわち、STIは素子分離4の領域図1参照、ARはソース/ドレイン3の領域、GEはゲート電極2の領域、GWはポリシリコン抵抗素子5や図示していないが素子分離4上に形成されたゲート電極に相当する。S及びL各々は、一定領域内の上記各構成の面積比率及び周囲長比率であり、これは、レイアウトデータから求めることができる。α及びεは、上記各構成の光吸収率に対する係数であり、各構成の光吸収率を実験により求め、α及びεの値を算出することができる。レイアウト決定部103は、算出部102が算出した算出結果を利用して、領域ごとに、加熱安定化膜7を形成するか否かを決定する。例えば、レイアウト決定部103は、光吸収率が所定値設計的事項より低い領域を覆うように加熱安定化膜7を形成する。そして、光吸収率が所定値以上の領域の少なくとも一部例えば全部には加熱安定化膜7を形成しないようレイアウトを決定する。図14及び15は、本実施形態の半導体装置の一部を抽出して模式的に示す平面図である。本実施形態では、図示するように、半導体基板1が複数の領域図14の場合9個、図15の場合12個に分割され、領域ごとに、加熱安定化膜7を形成するか否かが決定される。例えば、算出部102が算出した光吸収率が所定値設計的事項より低い領域11に加熱安定化膜7を形成する領域10を設定し、光吸収率が所定値以上の領域12には加熱安定化膜7を形成しないようレイアウトを決定する。本実施形態の設計方法は、図13のフローチャートに示すように、取得工程S10と、算出工程S20と、レイアウト決定工程S30とを有する。取得工程S10では、取得部101が、半導体基板1上に形成される集積回路のレイアウトデータを取得する。算出工程S20では、算出部102が、半導体基板1を複数の領域に分割し、取得工程S10で取得したレイアウトデータを用いて、加熱安定化膜7を形成する直前の状態構造における光吸収率を、領域ごとに算出する。レイアウト決定工程S30では、レイアウト決定部103が、算出部102が算出した算出結果を利用して、領域ごとに、加熱安定化膜7を形成するか否かを決定する。本実施形態の半導体装置の製造方法は、上記本実施形態の設計方法を含めることができる。そして、加熱安定化膜形成工程では、レイアウト決定工程S30で決定したレイアウトに従い、加熱安定化膜7を形成する。このような本実施形態によれば、光吸収率が低い領域を覆うように加熱安定化膜7を形成することで、当該領域の光吸収率を向上させ、結果、光吸収率が低い領域に存在する素子と、光吸収率が高い領域に存在する素子との間の加熱の程度の相違に起因する特性ばらつきの差を低減することができる。<第4の実施形態>本実施形態では、第1又は第2の実施形態で説明した加熱安定化膜7のレイアウト設計方法と、第3の実施形態で説明した加熱安定化膜7のレイアウト設計方法を組み合わせる。すなわち、本実施形態の設計装置及び設計方法は、加熱安定化膜7のレイアウトとして、特性ばらつきを抑制したい素子及び/又は回路を覆うとともに、半導体基板1上を分割した複数の領域の中の、算出部102が算出した光吸収率が所定値設計的事項より低い領域を覆うレイアウトを決定する。当該レイアウトにおいては、半導体基板1上におけるその他の領域の少なくとも一部例えば全部には、加熱安定化膜7が形成されない。そして、本実施形態の半導体装置の製造方法は、上述のようにして決定されたレイアウトに従い、加熱安定化膜7を形成する。このような本実施形態によれば、第1乃至第3の実施形態と同様の作用効果を実現することができる。<第5の実施形態>本実施形態では、加熱安定化膜7として、光の反射率が半導体基板1よりも低い物質を含有し、2000Å以上4000Å以下の膜厚を有する絶縁性膜を形成する。例えば、半導体基板1がSi基板である場合、加熱安定化膜7は、シリコン酸化膜やシリコン窒化膜とすることができる。そして、本実施形態では、アニール工程の後、加熱安定化膜1を除去せずに残したまま、その上から、層間絶縁膜8を形成する。すなわち、図4に示す工程の後、加熱安定化膜7を除去せずにその上から、図16に示すように、層間絶縁膜8を形成する。その後、従来技術に準じて、ビアや配線等を形成する。その他の構成は、第1乃至第4の実施形態と同様である。なお、第3及び第4の実施形態に基づけば、半導体基板1上の加熱安定化膜7に覆われている領域、及び、加熱安定化膜7に覆われていない領域各々における、加熱安定化膜7を形成する直前の状態の光吸収率は、加熱安定化膜7に覆われている領域の方が低くなる。本実施形態によれば、加熱安定化膜7を除去する工程を省くことができるので、処理効率が向上する。なお、上記説明によれば、以下の発明の説明もなされている。<発明1>コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラム。<発明2>コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラム。<発明3>発明2に記載のプログラムにおいて、前記レイアウト決定手段を、前記算出手段の算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定するよう機能させるためのプログラム。