"電力系統に設けられる遮断機への開放指令制御信号を生成出力する保護継電システムにおいて、前記電力系統に接続される主系保護継電器と、前記電力系統に接続され前記主系保護継電器とは別の従系保護継電器と、前記主系保護継電器の出力と前記従系保護継電器の出力とに基づいて前記開放指令制御信号を生成する開放部とを具備し、前記主系保護継電器および前記従系保護継電器は、前記電力系統における電圧および電流の少なくとも一方のレベルをディジタルデータ化する変換部と、前記レベルを反映する前記ディジタルデータに対する演算処理により開放指令を算出し出力するメインリレー演算部と、前記レベルを反映する前記ディジタルデータに対する演算処理により前記メインリレー演算部とは異なる基準で開放指令を算出し出力するフェイルセーフリレー演算部とを備え、前記開放部は、前記主系保護継電器のメインリレー演算部から出力される開放指令と前記従系保護継電器のフェイルセーフリレー演算部から出力される開放指令との論理積と、前記主系保護継電器のフェイルセーフリレー演算部から出力される開放指令と前記従系保護継電器のメインリレー演算部から出力される開放指令との論理積との論理和を前記開放指令制御信号とする、保護継電システム。前記開放部は、前記従系保護継電器の機能停止状態においては、前記主系保護継電器のメインリレー演算部から出力される開放指令と前記主系保護継電器のフェイルセーフリレー演算部から出力される開放指令との論理和を前記開放指令制御信号とし、前記主系保護継電器の保護継電器の機能停止状態においては、前記従系保護継電器のフェイルセーフリレー演算部から出力される開放指令と前記従系保護継電器のメインリレー演算部から出力される開放指令との論理和を前記開放指令制御信号とする、請求項1に記載の保護継電システム。さらに、前記主系保護継電器および前記従系保護継電器の機能停止状態においては、前記開放指令制御信号の前記遮断機への入力を阻止する阻止部を具備する、請求項2に記載の保護継電システム。以上述べたように冗長化された既存のディジタル型保護継電システムでは、コストが高かったり特に[1]、信頼性に難点があるケース特に[2]、[3]があり、何らかの対処が望まれている。目的は、信頼性の高いディジタル型保護継電システムをコストの上昇無しに提供することにある。実施形態によれば、電力系統に設けられる遮断機への開放指令制御信号を生成出力する保護継電システムは、電力系統に接続される主系保護継電器と、電力系統に接続され主系保護継電器とは別の従系保護継電器と、開放部とを具備する。主系保護継電器および従系保護継電器は、変換部と、メインリレー演算部と、フェイルセーフリレー演算部とを備える。変換部は、電力系統における電圧および電流の少なくとも一方のレベルをディジタルデータ化する。メインリレー演算部は、レベルを反映するディジタルデータに対する演算処理により開放指令を算出し出力する。フェイルセーフ演算部は、レベルを反映するディジタルデータに対する演算処理によりメインリレー演算部とは異なる基準で開放指令を算出し出力する。開放部は、主系保護継電器のメインリレー演算部から出力される開放指令と従系保護継電器のフェイルセーフリレー演算部から出力される開放指令との論理積と、主系保護継電器のフェイルセーフリレー演算部から出力される開放指令と従系保護継電器のメインリレー演算部から出力される開放指令との論理積との論理和を開放指令制御信号として生成する。[第1の実施形態]図1は、第1の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図である。図1に示されるディジタル型保護継電システムは、例えば電力会社の変電所や、電気鉄道に電力を供給する電鉄受変電システムなどに適用され、電力系統に設けられる遮断機への開放指令制御信号を生成出力する。図1に示されるディジタル型保護継電システムは、いずれも電力系統に接続されるディジタル型保護継電器1Cを2台備え、一方を1系主系、他方を2系従系として運用する。各系の出力は遮断器開放回路14に与えられる。遮断器開放回路14は、1系、2系から独立に出力される開放指令の論理的な帰結に基づいて生成した開放指令を、制御信号として遮断器11に与える。1系および2系のディジタル型保護継電器1Cは、メイン部2を備える。メイン部2は、メインリレーおよびフェイルセーフリレー用の入力変換器4Aと、メインリレーおよびフェイルセーフ用のアナログ/ディジタル変換器5Aと、メインリレーおよびフェイルセーフ用CPURY-CPU6Aと、シーケンス処理用CPUSQ-CPU7と、複数の出力基板8とを備える。RY-CPU6Aは、メインリレー要素およびフェイルセーフリレー要素を実装し、そのリレー演算を行う。メイン部2において、主回路系統のアナログ電流および電圧は入力変換器4Aに入力され、その電流レベルおよび電圧レベルはアナログ/ディジタル変換器5Aによりディジタルデータに変換される。ディジタルの電流値および電圧値はRY-CPU6Aに与えられ、メインリレー要素およびフェイルセーフリレー要素のリレー演算に使用される。RY-CPU6Aによるメインリレー要素のリレー演算の結果、メインリレー要素の動作が検出されると、SQ-CPU7によるシーケンス処理が実行され、出力基板8から開放指令M-TRIPが出力される。またRY-CPU6Aは、メインリレー要素のリレー演算とは独立に、フェイルセーフリレー要素のリレー演算も行う。フェイルセーフリレー要素のリレー演算の基準は、メインリレー要素のリレー演算の基準とは異なる。すなわち第1の実施形態では、メイン部1Cにおいて、メインリレー要素のリレー演算に加えてフェイルセーフリレー要素のリレー演算も併せて実施する。これはRY-CPU6Aの演算処理能力をチューニングすれば十分に可能である。演算の結果フェイルセーフリレー要素が動作検出されると、SQ-CPU7から出力基板8を介して開放指令FD-TRIPが出力される。以上の構成によれば、従来のMFD構成のフェイルセーフ部の処理がメイン部2において実施される。2系のメイン部2も同様の構成を備え、同様の処理が実施されて、互いに独立に算出された開放指令M-TRIP、FD-TRIPが出力される。1系のディジタル型保護継電器1Cからの開放指令M-TRIP1系M-TRIP、FD-TRIP1系FD-TRIP、および、2系のディジタル型保護継電器1CからのM-TRIP2系M-TRIP、FD-TRIP2系FD-TRIPは、いずれも遮断器開放回路14に入力される。遮断器開放回路14は例えばハードウェアの論理回路であり、1系M-TRIPと2系FD-TRIPとの論理積と、1系FD-TRIPと2系M-TRIPとの論理積との論理和を遮断器11に与える。すなわち、{1系M-TRIP∩2系FD-TRIP}∪{1系FD-TRIP∩2系M-TRIP}が、開放指令制御信号として遮断器11に与えられる。図2は、比較のため既存のディジタル型保護継電システムの一例を示す機能ブロック図である。図2においてはMFD構成のシステムが示される。図2において、符号1AがMFD構成のディジタル型保護継電器である。すなわち、このディジタル型保護継電器1Aは、互いにハードウェア的に分離されたメイン部2とフェイルセーフ部3とを備える。ディジタル型保護継電器1Aは1系および2系とにそれぞれ設けられる。図2において各系のメイン部2は、メインリレー要素のリレー演算機能に特化している。フェイルセーフ部3は、フェイルセーフリレー用の入力変換器9と、その出力に対する演算処理を行うフェイルセーフ用CPUFD10とを備える。FD10はアナログ/ディジタル変換などの処理を行うほかはメインリレー要素と比較して単純な処理を担うにとどまり、その代わり高速に動作するように機能を特化されている。FD10はフェイルセーフリレー要素のリレー演算および出力処理を行う。そうして、それぞれ独立に算出された計4系統のM-TRIP1系、2系およびFD-TRIP1系、2系は、外部のハードウェア回路により論理演算され、M-TRIP1系とFD-TRIP1系との論理積と、M-TRIP2系とFD-TRIP2系との論理積との論理和が、遮断機11への開放指令となる。ハードウェア回路にはトリップロック回路12が設けられる。トリップロック回路12はいずれかの系のディジタル型保護継電器が故障した場合に、その故障したディジタル型保護継電器からの出力を抑止するもので、残る健全側のディジタル型保護継電器で保護を継続する。このような構成であるから図2に示されるシステムでは、ハードウェア構成が大きくなりがちであり、演算処理機能の制約なども生じて大規模な保護対象への適用には不向きである。フェイルセーフ部を実装することによってコストも高くなりがちである。これに対し第1の実施形態では、1系および2系に多重化されるディジタル型保護継電器1Cにおいて、メインリレー要素のリレー演算に加えてフェイルセーフリレー要素のリレー演算も併せて実施される。よって各系にフェイルセーフリレー部を独立して設ける必要がなくなるので、基板点数を削減することなどが可能になり、省サイズ化および低コスト化を促すことができる。1系および2系から個別に出力される計4系統のM-TRIPおよびFD-TRIPは、遮断器開放回路14において、いわばたすきがけ演算され、1系統の開放指令として出力される。つまり主系のM信号と従系のFD信号との論理積と、主系のFD信号と従系のM信号との論理積との論理和が遮断機11への開放指令となる。このような論理演算により信頼性の向上も図れる。また、系ごとのフェイルセーフ部を削減できるので、フェイルセーフ部に係わる制約の影響が無くなり、大規模系統の保護にも十分に適用することが可能になる。コストの面でもMMAND構成またはMMOR構成と同等となる。また、入力変換器4A、アナログ/ディジタル変換器5AおよびRY-CPU6Aはそれぞれ複数実装することが可能である。よってメインリレー要素の入力変換器、アナログ/ディジタル変換器およびRY-CPUと、フェイルセーフ要素の入力変換器、アナログ/ディジタル変換器およびRY-CPUとを分けるようにすれば、メインリレー要素およびフェイルセーフリレー要素のリレー演算の影響による誤動作/誤不動作を低減することが可能になる。また、メインリレー要素とフェイルセーフリレー要素は、リレー演算の基準やアルゴリズムが異なるので、特殊な状況下においても誤動作の心配がない。またメインリレー要素の開放指令とフェイルセーフリレー要素の開放指令が個別の出力であり、さらに、別体のディジタル型保護継電器であるので、出力に影響する可能性のある異常でも、遮断器11に対して誤った開放指令が出力されることがない。さらには、メインリレー要素とフェイルセーフリレー要素との論理積ANDから開放指令信号を生成するようにしているので、動作限界付近での誤差による影響を排除して、確実に遮断器11を開放することができる。これらのことから、信頼性の高いディジタル型保護継電システムをコストの上昇無しに提供することが可能になる。[第2の実施形態]図3は、第2の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図である。図3において図1と共通する部分には同じ符号を付して示し、ここでは異なる部分についてのみ説明する。図3において、遮断器開放回路符号を14Aとするは、フェイルセーフ出力選択回路151,152を備える。フェイルセーフ出力選択回路151はM-TRIP2系と直列に接続され、フェイルセーフ出力選択回路152はM-TRIP1系と直列に接続される。フェイルセーフ出力選択回路151,152のいずれにも、FD-TRIP1系とFD-TRIP2系とが入力される。上記構成においてフェイルセーフ出力選択回路152は、1系、2系ディジタル保護継電器2のいずれも正常に機能している状態においてはM-TRIP1系にFD-TRIP2系のみを接続する。同様にフェイルセーフ出力選択回路151は、1系、2系ディジタル保護継電器2のいずれも正常に機能している状態においてはM-TRIP2系にFD-TRIP1系のみを接続する。これにより第1の実施形態と同様の信号経路が形成され、従って同様の機能が実現される。一方、フェイルセーフ出力選択回路152は、2系ディジタル保護継電器2の機能停止状態例えば異常発生時、あるいはメンテナンスなどのための不使用時においては、M-TRIP1系にFD-TRIP1系のみを接続する。またフェイルセーフ出力選択回路151は、1系保護継電器2の機能停止状態においては、M-TRIP2系にFD-TRIP2系のみを接続する。このような構成であるから、いずれかの系のディジタル保護継電器の機能が停止した場合、他の系の健全なディジタル保護継電器のM-TRIPとFD-TRIPとの論理和出力が開放指令として遮断機11に与えられるようになり、健全な系による保護動作が継続される。さらに、両系の機能が停止した状態では、フェイルセーフ出力選択回路15は異なる系のM-TRIP出力とFD-TRIP出力との論理積をとるべく諸回路の切替を行い、遮断器11に対して開放指令を出力する。これにより保護継続が優先される。なお、1系、2系ともに自らの機能をモニタする自己診断機能diagnostics機能を備えており、障害などが発生すると直ちにその旨を通知するアラーム信号を外部に出力するようになっている。遮断器開放回路14Aはこのアラーム信号に基づいてフェイルセーフ出力選択回路151,152を制御する。図4は、比較のため既存のディジタル型保護継電システムの他の例を示す機能ブロック図である。図4にはMM構成がされる。図4のシステムは1系1B、2系1Bともにメイン部2のみを備え、各出力M-TRIP1系とM-TRIP2系との論理積により開放指令が生成される。さらに、開放指令の信号伝達路と並列にバイパス経路13が設けられ、いずれかの系のディジタル型保護継電器2が故障した際に、その故障したディジタル型保護継電器2をバイパスして除外するようにする。これにより、残る健全側のディジタル型保護継電器2で保護動作が継続される。しかしながらこの構成は特殊な状況下における信頼性に難点があり、必要な場面で開放指令が出なかったり、逆に不要な開放指令が出力されてしまうおそれがある。これに対し第2の実施形態によれば、いずれかの系が機能を停止しても、残る健全な系により保護を継続することができる。健全な系においては互いに独立なM-TRIPとFD-TRIPとの論理和による開放指令が生成されるので、信頼性を損ねることもない。以上から第1の実施形態の効果に加え、第2の実施形態では、システムの信頼性をさらに高めることが可能になる。[第3の実施形態]図5は、第3の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図である。図5において図3と共通する部分には同じ符号を付して示し、ここでは異なる部分についてのみ説明する。図5のディジタル型保護継電システムは、開放指令の供給経路にトリップロック回路12を備える。トリップロック回路12は、1系保護継電器1Cおよび2系保護継電器1Cの双方の機能停止状態において、開放指令の遮断機11への入力を阻止する。このような構成により、両系異常時には保護抑止が優先されることとなる。図6は、比較のため既存のディジタル型保護継電システムの他の例を示す機能ブロック図である。図6においてはMM構成が示される。図6のトリップロック回路12は、いずれかの系のディジタル型保護継電器2が機能を停止すると、そのディジタル型保護継電器2からの出力を抑止する。これにより残る健全側のディジタル型保護継電器2により保護動作が継続される。しかしながら1系、2系のM-TRIPの論理和構成であるので、やはり信頼性に難点がある。これに対し第3の実施形態によれば、第2の実施形態と同様に高い信頼性を実現することが可能になる。加えて、1系、2系共に障害が発生した場合には両系の保護を抑止することで誤動作を防止することが可能になり、信頼性をさらに高めることが可能になる。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示するものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"