第1導電型の半導体基板と、前記半導体基板の一方の側に設けられた第1主電極と、前記半導体基板の他方の側に前記半導体基板の縁部から離れて設けられた第2導電型の第1半導体層と、前記半導体基板の他方の側に前記縁部と前記第1半導体層との間において選択的に設けられた複数の第2導電型の第2半導体層と、前記縁部から前記第1半導体層の一部を覆うように設けられた絶縁膜と、前記絶縁膜及び前記第1半導体層の一部を覆うように設けられた導電膜と、前記第1半導体層及び前記導電膜に接するように設けられた第2主電極と、を有する半導体装置。前記導電膜の抵抗が前記第2主電極の抵抗よりも大きい請求項1に記載の半導体装置。前記第1半導体層上の前記導電膜が選択的に間引かれた請求項1または2に記載の半導体装置。前記第1半導体層上の前記導電膜の厚さが前記絶縁膜から離れるにしたがって薄くなっている請求項1乃至3のいずれか一に記載の半導体装置。前記第1半導体層上の前記導電膜が前記絶縁膜から離れるにしたがって抵抗の小さい金属で構成される請求項1乃至4のいずれか一に記載の半導体装置。前記第2半導体層の上側の前記絶縁膜が選択的に間引かれ、前記第2半導体層の一部と前記第2主電極が接している請求項1乃至5のいずれか一に記載の半導体装置。本発明が解決しようとする課題は、耐圧領域付近への電流集中と電力損失を抑制する半導体装置を提供することである。上記課題を解決するために、実施形態の半導体装置は第1導電型の半導体基板と、前記半導体基板の一方の側に設けられた第1主電極と、前記半導体基板の他方の側に前記半導体基板の縁部から離れて設けられた第2導電型の第1半導体層と、前記半導体基板の他方の側に前記縁部と前記第1半導体層との間において選択的に設けられた複数の第2導電型の第2半導体層と、前記縁部から前記第1半導体層の一部を覆うように設けられた絶縁膜と、前記絶縁膜及び前記第1半導体層の一部を覆うように設けられた導電膜と、前記第1半導体層及び前記導電膜に接するように設けられた第2主電極を有する。以下、本発明の実施形態について図面を参照しながら説明する。なお、本実施形態では第1導電型をN型、第2導電型をP型として説明するが、第1導電型をP型、第2導電型をN型としても本発明は実施可能である。また、以下の説明において、N、N及びP、Pの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、NはNよりもN型の不純物濃度が相対的に高く、同様に、PはPよりもP型の不純物濃度が相対的に高いことを示す。第1の実施形態図1は、第1の実施形態に係る半導体装置1aの構造を示す平面図を示している。また、図2は図1のA-A’線における断面を示す縦断面図を示している。なお、図1では、アノード電極15を省略して図示している。図1、2に示すように、第1の実施形態に係る半導体装置1aはダイオードの構造を有している。その構造はまず、半導体基板2にN型ドリフト層10が設けられている。半導体基板2の一方の側にはN型カソード層16が設けられている。さらに、半導体基板2の一方の側にはカソード電極17第1主電極が設けられている。半導体基板2の他方の側には、半導体装置1aの縁部30から離れてP型アノード層11第1半導体層が設けられている。半導体基板2の他方の側における半導体装置1aの縁部30とP型アノード層11との間には、P型ガードリング層12第2半導体層が選択的に設けられている。図1の平面図に示すように、このP型ガードリング層12は半導体装置1aの縁部30近傍の外周部を一巡するように設けられている。このP型ガードリング層12を含む領域を周辺耐圧領域と呼ぶ。周辺耐圧領域は、半導体装置1aに逆電圧が印加された時に、P型アノード層11の端部31近傍に高電界が印加されることを抑制する領域である。耐圧構造は、ガードリング構造に限定されず、例えば、リサーフ構造等が挙げられる。また、図1、2では、P型ガードリング層12は2つしか形成されていないが、これは一例であり、P型ガードリング層12の数は一般に半導体装置1aに求められる耐圧によって決まるため特に限定されない。そして、半導体基板2の他方の側における、縁部30からP型アノード層11の一部までに絶縁膜13が設けられている。そして、絶縁膜13とP型アノード層11の一部を覆うようにバリアメタル14導電膜が設けられる。図1、2では、絶縁膜13上のバリアメタル14は縁部30から離れて形成されているが、例えば、バリアメタル14は縁部30から設けられていても構わない。そのバリアメタル14とP型アノード層11を覆うようにアノード電極15第2主電極が設けられる。なお、アノード電極15及びカソード電極17には、例えばアルミニウムAl等が使用されるが、その他の導電性材料でも実施は可能である。バリアメタル14も同様に、様々な導電性材料を用いて実施可能であるが、バリアメタル14の抵抗の方が、アノード電極15の抵抗よりも大きくなるような材料が用いられる。また、アノード電極15の形態は図1、2に示す形態以外にも、第1の実施形態の半導体装置1aのアノード電極15を縁部30まで設ける等種々の形態での実施が可能であり、実際の一例については後述する。以上のように、半導体装置1aは構成される。次に、第1の実施形態の半導体装置1aにおける動作及びその特徴について説明する。半導体装置1aに順電圧を印加すると、ホールがアノード電極15及びバリアメタル14からP型アノード層11を通過して、N型ドリフト層10に流入する。アノード電極15及びバリアメタル14からN型ドリフト層10にホールが流入するのと同時に、電子がカソード電極17からN型カソード層16を通過して、N型ドリフト層10に流入する。これによって、伝導度変調現象が起こり、N型ドリフト層10の抵抗が減少する。N型ドリフト層10に流入したホールはカソード電極17へ流れ、同じくN型ドリフト層10に流入した電子はバリアメタル14及びアノード電極15へ流れる。すなわち、半導体装置1aがオン状態となる。このとき、半導体装置1aの内側範囲40は、P型アノード層11とバリアメタル14及びアノード電極15が直接接触している範囲であるので、内側範囲40のN型ドリフト層10には多くのホールが流入する。半導体装置1aの外側範囲41は、P型アノード層11とバリアメタル14及びアノード電極15が接触していない範囲であるので、内側範囲40のN型ドリフト層10よりかは相対的に少量ではあるが、内側範囲40のN型ドリフト層10から流れ込んだホールが存在する。従って、半導体装置1aのオン状態時には、内側範囲40のN型ドリフト層10には多くのホールが存在し、外側範囲41のN型ドリフト層10には、内側範囲40のN型ドリフト層10よりかは相対的に少量のホールが存在する状態となる。次に、半導体装置1aをオフ、または半導体装置1aに逆電圧を印加する。すなわち、半導体装置1aをターンオフする。半導体装置1aをターンオフすると、N型ドリフト層10内の電子は、N型カソード層16を通過してカソード電極17に排出される。また、N型ドリフト層10内のホールは、P型アノード層11を通過してバリアメタル14及びアノード電極15に排出される。半導体装置1aのターンオフ時のN型ドリフト層10内のホールの動きについて、より詳細に説明する。内側範囲40のN型ドリフト層10内のホールは、P型アノード層11へ流れ、P型アノード層11からバリアメタル14及びアノード電極15に排出される。このように、下方からP型アノード層11にホールが流入するときには、電流集中はほとんど生じない。外側範囲41のN型ドリフト層10内のホールも、P型アノード層11へ流れ、P型アノード層11からバリアメタル14及びアノード電極15に排出される。このホールの流れは、P型アノード層11の端部31に集中する。しかし、P型アノード層11の端部31の上部にバリアメタル14を設けたことにより、このバリアメタル14から付与される抵抗が存在し、電流を一定に抑えるバラスト抵抗効果により、電流集中を緩和することが可能となる。このように、第1の実施形態の半導体装置1aでは、ターンオフ時の電流集中が抑制される。従って、電流集中に起因する種々の問題を解決することができる。例えば、半導体装置1aの故障率を低下させる、すなわち、半導体装置1aの寿命を増加させることができる。また、半導体装置1aの使用環境定格電圧、定格電流、使用可能温度範囲等を広げることができる。また、第1の実施形態の半導体装置1aに設けたバリアメタル14は、アノード電極15よりも抵抗の大きい材料ではあるが、導電性材料で構成されている。よって、バリアメタル14とP型アノード層11の接触領域においても、P型アノード層11とアノード電極15の電気的接続は維持されている。従って、バリアメタル14を設けたことによる電力損失は小さく、前述したような端部31への電流集中の緩和効果を得ることができる。ここで前述したアノード電極15を変形した際の一例として、図3、4に示すような変形例が挙げられる。図3は第1の実施形態の変形例に係る半導体装置1bの構造を示す平面図、図4は図3のB-B’線における断面を示す縦断面図を示している。なお、図3では、アノード電極15を省略して図示している。また、この変形例の各部について、図1と図2に示す第1の実施形態の半導体装置1aの各部と同一部分は同一符号で示す。変形例の半導体装置1bが第1の実施形態の半導体装置1aと異なる点は、P型ガードリング層12の上面に設けられた絶縁膜13を間引きして、P型ガードリング層12とアノード電極15が接触している点である。第1の実施形態の変形例における半導体装置1bでも、端部31にアノード電極15に使用される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル14設けている。従って、第1の実施形態の変形例における半導体装置1bでも、電力損失を伴うことなく半導体装置1bのターンオフ時の端部31への電界集中は抑制される。なお、図3、4ではP型ガードリング層12の上側全面とアノード電極15が接触しているが、P型ガードリング層12の上側の一部の面と接触するように設けても構わない。また、複数のP型ガードリング層12とアノード電極15が接触するように設けることも可能である。またここで、比較例として、従来の半導体装置1cの構造について説明する。図5は、比較例の半導体装置1cの構造を示す平面図を示している。また、図6は図5のC-C’線における断面を示す縦断面図を示している。なお、図5では、アノード電極15を省略して図示している。また、この比較例の各部について、図1と図2に示す第1の実施形態の半導体装置1aの各部と同一部分は同一符号で示す。比較例の半導体装置1cが第1の実施形態と異なる点は、バリアメタル14を設けずに、絶縁膜13を第1の実施形態よりも広く設けた点である。すなわち、図2、4における長さXを、図6に示すように長さYまで長くした点である。ここで、ダイオード構造を有する半導体装置1cの問題点について説明する。P型ガードリング層12のような周辺耐圧領域が形成されているダイオード構造を有する半導体装置1cでは、絶縁膜13の長さを図6に示すYよりも短くすると、半導体装置1cのターンオフ時にP型アノード層11の端部31近傍に電流が集中するという問題が生じる。詳細に説明すると、まず、半導体装置1cに順電圧が印加されているとき半導体装置1cがオン状態のときには、ホールがN型カソード層16内に存在している。半導体装置1cをターンオフすると、N型カソード層16内のホールが、P型アノード層11を通ってアノード電極15へ排出される。このとき、半導体基板2の縁部30近傍のN型カソード層16に存在しているホールは、P型アノード層11の端部31近傍を通ってアノード電極15に排出される。すなわち、P型アノード層11の端部31近傍に電流が集中する。このような電流集中は、半導体装置1cの故障率増加や、半導体装置1cの使用可能環境が制限される等の問題を引き起こす。比較例の半導体装置1cの場合、このような問題点を解決するために、絶縁膜13を図6に示すYのように長く設けることによって端部31への電界集中を抑えている。しかしながら、比較例の半導体装置1cの場合、内側範囲40を減らして、外側範囲41を増やしている。すなわち、アノード電極15と接触しているP型アノード層11の面積を減らしているため、動作上の有効面積も減らしてしまっている。よって、比較例の半導体装置1cの場合、端部31への電界集中を緩和はできるが、電力損失という問題点が新たに生じてしまう。第1の実施形態の場合、比較例のようにアノード電極15と接触しているP型アノード層11の面積を減らして絶縁膜13を長く設けるのではなく、バリアメタル14を設けているため、端部31に抵抗成分を持たせているものの、絶縁体ではないため電流が全く流れない訳ではない。従って、比較例で生じる程の電力損失は、第1の実施形態では生じない。以上のように、第1の実施形態の半導体装置1aは、端部31にアノード電極15に使用される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル14を設けることにより、ターンオフ時に生じる電力損失と端部31への電界集中を抑制することができる。第2の実施形態図7は、第2の実施形態に係る半導体装置1dの構造を示す平面図、図8は図7のD-D’線における断面を示す縦断面図を示している。なお、図7では、アノード電極15を省略して図示している。また、この比較例の各部について、図1と図2に示す第1の実施形態の半導体装置1aの各部と同一部分は同一符号で示す。第2の実施形態の半導体装置1dが第1の実施形態の半導体装置1aと異なる点は、端部31に設けられたバリアメタル14が、図7、8に示すように選択的に間引かれている点である。なお、間引きは図7の平面図での周方向に行われる。図7、8ではバリアメタル14の2ヵ所が等間隔に間引かれているが、これは一例であり、間引きの数は特に限定されないし、その間隔も一定とは限らなくても、第2の実施形態は実施可能である。第2の実施形態の半導体装置1dでも、端部31にアノード電極15に使用される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル14を設けている。従って、第2の実施形態の半導体装置1dでも、半導体装置1dのターンオフ時の電力損失と端部31への電界集中は抑制される。第3の実施形態図9は、第3の実施形態に係る半導体装置1eの構造を示す平面図、図10は図9のE-E’線における断面を示す縦断面図を示している。なお、図9では、アノード電極15を省略して図示している。また、この比較例の各部について、図1と図2に示す第1の実施形態の半導体装置1aの各部と同一部分は同一符号で示す。第3の実施形態の半導体装置1eが第1の実施形態の半導体装置1aと異なる点は、端部31に設けられたバリアメタル14の厚さが、図10に示すように、絶縁膜13から離れるにしたがって薄くなっている点である。図10ではバリアメタル14の厚さは直線的に減少しているが、これは一例であり、曲線的な減少等でも第3の実施形態は実施可能であり、バリアメタル14の厚さの減少形態は特に限定されない。第3の実施形態の半導体装置1eでも、端部31にアノード電極15に使用される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル14を設けている。従って、第3の実施形態の半導体装置1eでも、半導体装置1eのターンオフ時の電力損失と端部31への電界集中は抑制される。また、第3の実施形態のようにバリアメタル14の厚さを絶縁膜13から離れるにしたがって薄くすることにより、バリアメタル14から付与される抵抗成分が絶縁膜13から離れるにしたがって小さくなっている。このことは、端部31の範囲のうちでも電界集中がより生じやすい部分に相対的に大きな抵抗成分を持たせ、端部31から離れるにしたがって徐々に抵抗成分を減少させているため、スムーズな電界集中抑制が可能になるというメリットも有している。第4の実施形態図11は、第4の実施形態に係る半導体装置1fの構造を示す平面図、図12は図11のF-F’線における断面を示す縦断面図を示している。なお、図11では、アノード電極15を省略して図示している。また、この比較例の各部について、図1と図2に示す第1の実施形態の半導体装置1aの各部と同一部分は同一符号で示す。第4の実施形態の半導体装置1fが第1の実施形態の半導体装置1aと異なる点は、図1、2において端部31に設けられたバリアメタル14が、図11、12に示すように、2種の導電性材料から構成されたバリアメタル14a、14bとなっている点である。本実施形態において、絶縁膜13から離れた部分のバリアメタル14bについては、バリアメタル14aの抵抗よりも、バリアメタル14bの抵抗の方が小さくなるように構成される。すなわち抵抗の大きさで比較すると、バリアメタル14bはアノード電極15よりも大きく、バリアメタル14aよりも小さい。このような構成となる理由については後述する。なお、図11、12ではバリアメタル14a、14bを構成している導電性材料は2種であるが、構成している材料の数は特に限定されない。ただし、絶縁膜13から離れるにしたがって抵抗が小さくなるように構成される。第4の実施形態の半導体装置1fでも、端部31にアノード電極15に使用される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル14a、bを設けている。従って、第4の実施形態の半導体装置1fでも、半導体装置1fのターンオフ時の電力損失と端部31への電界集中は抑制される。また、第4の実施形態のようにバリアメタル14a、14bの抵抗の大きさを絶縁膜13から離れるにしたがって小さくすることにより、バリアメタル14a、14bから付与される抵抗成分が絶縁膜13から離れるにしたがって小さくなっている。このことは、端部31の範囲のうちでも電界集中がより生じやすい部分に相対的に大きな抵抗成分を持たせ、端部31から離れるにしたがって徐々に抵抗成分を減少させているため、スムーズな電界集中抑制が可能になるというメリットも有している。以上のように構成される本実施形態において、半導体としては例えばシリコンSiを用いることができるが、これに限らず、シリコンカーバイドSiC、窒化ガリウムGaN等の化合物半導体やダイヤモンド等のワイドギャップ半導体を用いても実施可能である。また、本実施形態の半導体装置1a、1b、1c、1d、1e、1fはイオン注入法を想定して説明したが、イオン注入法による作製に限らず、エピタキシャル法、及びその両方を使用する作製手法等で作製可能である。エピタキシャル法により作製する場合は、例えばN型カソード層16等が半導体基板2となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。