基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含む第1ゲート絶縁膜パターンと前記第1ゲート絶縁膜パターン上に形成される第1ゲート導電膜パターンを含む第1ゲート構造物と、前記第1ゲート構造物と隣接する基板の表面部位に配置されており、n型不純物がドーピングされたソース/ドレイン領域を含む第1トランジスタと、前記基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含む第2ゲート絶縁膜パターンと前記第2ゲート絶縁膜パターン上に形成される第2ゲート導電膜パターンを含む第2ゲート構造物と、前記第2ゲート構造物と隣接する基板の表面部位に配置されており、p型不純物がドーピングされたソース/ドレイン領域を含む第2トランジスタと、を含む半導体装置。前記第1ゲート導電膜パターンと前記第2ゲート導電膜パターンのそれぞれは、ポリシリコンからなることを特徴とする請求項1記載の半導体装置。前記第1ゲート絶縁膜パターンと第2ゲート絶縁膜パターンのそれぞれは、窒素を更に含むことを特徴とする請求項1記載の半導体装置。前記基板と第1ゲート絶縁膜パターンとの間に形成され、シリコン含有固体物質を含む第1薄膜パターン及び前記基板と第2ゲート絶縁膜パターンの間に形成され、シリコン含有固体物質を含む第2薄膜パターンを更に含むことを特徴とする請求項1記載の半導体装置。前記第1ゲート絶縁膜パターンと第1ゲート導電膜パターンとの間に形成され、タンタル含有固体物質を含む第3薄膜パターン及び前記第2ゲート絶縁膜パターンと第2ゲート導電膜パターンの間に形成され、タンタル含有固体物質を含む第4薄膜パターンを更に含むことを特徴とする請求項1記載の半導体装置。前記第1ゲート導電膜パターン上に形成され、ポリシリコン、金属膜、及び金属窒化物で構成される群から選択されるいずれか一つを含む第3ゲート導電膜パターン及び前記第2ゲート導電膜パターン上に形成され、ポリシリコン、金属膜、及び金属窒化物で構成される群から選択されるいずれか一つを含む第4ゲート導電膜パターンを更に含むことを特徴とする請求項1記載の半導体装置。第1不純物領域と、前記第1不純物領域と異なる種類の不純物を含む第2不純物領域を有する半導体基板と、前記第1不純物領域と前記第2不純物領域との間に延びられた半導体基板上に形成され、前記第1不純物領域には第1高誘電率物質を含み、前記第2不純物領域には前記第1高誘電率物質とは異なる第2高誘電率物質を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を有するゲート構造物と、を含むことを特徴とする半導体装置。前記第1不純物領域はNMOS素子を含み、前記第2不純物領域はPMOS素子を含む場合、前記第1高誘電率物質のゲート絶縁膜は前記NMOS素子のチャンネル領域上に形成され、前記第2高誘電率物質のゲート絶縁膜は前記PMOS素子のチャンネル領域上に形成されることを特徴とする請求項7記載の半導体装置。前記第1高誘電率物質は、ハフニウム、ジルコニウム、及びチタニウムで構成される群から選択されるいずれか一つを含む金属酸化物を含み、前記第2高誘電率物質は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を含むことを特徴とする請求項8記載の半導体装置。前記第1高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、及びジルコニウムシリコン酸窒化物で構成される群から選択されるいずれか一つを含み、前記第2高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、及びジルコニウムアルミニウム酸窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項9記載の半導体装置。前記ゲート電極は、金属膜又は金属窒化膜と、ポリシリコン膜を含む多層構造物を含むことを特徴とする請求項7記載の半導体装置。前記ゲート構造物は、前記第1不純物領域と前記第2不純物領域との間の絶縁領域上部に形成されるフェンス構造物を含み、前記フェンス構造物は、前記第1高誘電率物質又は前記第2高誘電率物質のうち、いずれか一つを含み、前記半導体基板上部の前記ゲート電極の方向に延びられた薄膜を含むことを特徴とする請求項7記載の半導体装置。前記ゲート構造物は、前記第1不純物領域のNMOS素子のチャンネル領域から前記第2不純物領域のNMOS素子のチャンネル領域まで延びられ、前記NMOS素子のチャンネル領域と前記PMOS素子のチャンネル領域との間に形成されるフェンス構造物を含み、前記フェンス構造物は、前記第1高誘電率物質又は前記第2高誘電率物質のうち、いずれか一つを含み、前記半導体基板の上部の前記ゲート電極の方向に延びられた薄膜を含むことを特徴とする請求項7記載の半導体装置。第1不純物領域と、前記第1不純物領域と異なる種類の不純物を含む第2不純物領域を有する半導体基板と、前記第1不純物領域の半導体基板上に形成され、第1高誘電率物質を含む第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成される第1ゲート電極を含む第1ゲート構造物と、前記第2不純物領域の半導体基板上に形成され、前記第1高誘電率物質とは異なる第2高誘電率物質を含む第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成される第2ゲート電極を含む第2ゲート構造物を含むことを特徴とする半導体装置。前記第1不純物領域は、NMOS素子を含み、前記第2不純物領域はPMOS素子を含む場合、前記第1ゲート絶縁膜は前記NMOS素子のチャンネル領域上に形成され、前記第2ゲート絶縁膜は前記PMOS素子のチャンネル領域上に形成されることを特徴とする請求項14記載の半導体装置。前記第1高誘電率物質は、ハフニウム、ジルコニウム、及びチタニウムで構成される群から選択されるいずれか一つを含む金属酸化物を含み、前記第2高誘電率物質は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を含むことを特徴とする請求項14記載の半導体装置。前記第1高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、及びジルコニウム酸窒化物で構成される群から選択されるいずれか一つを含み、前記第2高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウムアルミニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、及びジルコニウムアルミニウム酸窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項16記載の半導体装置。前記第1ゲート電極と前記第2ゲート電極は、金属膜又は金属窒化膜と、ポリシリコン膜を含む多層構造物で構成されることを特徴とする請求項16記載の半導体装置。前記第1ゲート電極と前記第2ゲート電極は、前記NMOS素子と前記PMOS素子との間に延びられた単一電極構造物を含み、前記第1ゲート電極と前記第2ゲート電極が一般的なゲート電極であるとき、前記単一電極構造物は、前記第1不純物領域と第2不純物領域との間の絶縁領域をかけて延びられ、前記絶縁領域の上部に形成されるフェンス構造物を含み、前記フェンス構造物は前記第1高誘電率物質又は前記第2高誘電率物質のうち、いずれか一つを含み、前記半導体基板上部の前記一般的なゲート電極の方に延びられた薄膜を含むことを特徴とする請求項14記載の半導体装置。基板の第1領域上にハフニウムシリコン酸化物含有固体物質を含む第1ゲート絶縁膜を形成する段階と、前記第1ゲート絶縁膜上に第1ゲート導電膜を形成する段階と、前記基板の第2領域上にハフニウムアルミニウム酸化物含有固体物質を含む第2ゲート絶縁膜を形成する段階と、前記第2ゲート絶縁膜上に第2ゲート導電膜を形成する段階と、前記第1ゲート導電膜と第1ゲート絶縁膜を順次パターンニングして第1ゲート絶縁膜パターンと第1ゲート導電膜パターンを含む第1ゲート構造物を形成する段階と、前記第2ゲート導電膜と、第2ゲート絶縁膜を順次パターンニングして第2ゲート絶縁膜パターンと第2ゲート導電膜パターンを含む第2ゲート構造物を形成する段階と、前記第1ゲート構造物と隣接する基板の表面部位にn型不純物をドーピングして第1ソース/ドレイン領域を形成することで、前記基板の第1領域に第1トランジスタを形成する段階と、前記第2ゲート構造物と隣接する基板の表面部位にp型不純物をドーピングして第2ソース/ドレイン領域を形成することで、前記基板の第2領域に第2トランジスタを形成する段階と、を含む半導体装置の製造方法。前記第1ゲート絶縁膜と、第2ゲート絶縁膜のそれぞれは、化学気相蒸着又は原子層積層によって形成することを特徴とする請求項20記載の半導体装置の製造方法。前記第1ゲート絶縁膜を形成する前、前記基板の第1領域上にシリコン含有固体物質を含む第1薄膜を形成する段階を更に含むことを特徴とする請求項20記載の半導体装置の製造方法。前記第2ゲート絶縁膜を形成する前、前記基板の第2領域上にシリコン含有固体物質を含む第2薄膜を形成する段階を更に含むことを特徴とする請求項20記載の半導体装置の製造方法。前記第1ゲート絶縁膜を形成した後、N2、NO、N2O、O2、及びNH3で構成される群から選択されるいずれか一つを用いた熱処理によって前記第1ゲート絶縁膜に窒素を添加させる段階を更に含むことを特徴とする請求項20記載の半導体装置の製造方法。前記第2ゲート絶縁膜を形成した後、N2、NO、N2O、O2、及びNH3で構成される群から選択されるいずれか一つを用いた熱処理によって前記第2ゲート絶縁膜に窒素を添加させる段階を更に含むことを特徴とする請求項20記載の半導体装置の製造方法。前記第1ゲート絶縁膜を形成した後、前記第1ゲート絶縁膜上にタンタル含有固体物質を含む第3薄膜を形成する段階を更に含むことを特徴とする請求項20記載の半導体装置の製造方法。前記第2ゲート絶縁膜を形成した後、前記第2ゲート絶縁膜上にタンタル含有固体物質を含む第4薄膜を形成する段階を更に含むことを特徴とする請求項20記載の半導体装置の製造方法。前記第1ゲート導電膜を形成した後、前記第1ゲート導電膜上に第3ゲート導電膜を形成する段階を更に含むことを特徴とする請求項20記載の半導体装置の製造方法。前記第2ゲート導電膜を形成した後、前記第2ゲート導電膜上に第4ゲート導電膜を形成する段階を更に含むことを特徴とする請求項20記載の半導体装置の製造方法。第1領域と第2領域を有する基板を準備する段階と、前記基板上にハフニウムシリコン酸化物含有固体物質を含む第1ゲート絶縁膜を形成する段階と、前記第1ゲート絶縁膜上に第1ゲート導電膜を形成する段階と、前記基板の第2領域上に形成された第1ゲート導電膜と第1ゲート導電膜を除去して前記基板の第1領域上に予備-第1ゲート絶縁膜パターンと予備-第2ゲート導電膜パターンを形成する段階と、前記基板の第2領域表面と、前記予備-第1ゲート導電膜パターンの側壁及び表面上にハフニウムアルミニウム酸化物含有固体物質を含む第2ゲート絶縁膜を連続形成する段階と、前記第2ゲート絶縁膜上に第2ゲート導電膜を形成する段階と、前記予備-第1ゲート導電膜パターンの表面が露出するまで前記第2ゲート導電膜及び前記予備-第1ゲート導電膜パターン上に形成された第2ゲート絶縁膜を除去して前記基板の第2領域上に予備-第2絶縁膜パターンと予備-第2ゲート導電膜パターンを形成する段階と、前記予備-第1ゲート導電膜パターンと予備-第1ゲート絶縁膜パターンをパターニングして第1ゲート導電膜パターンと第1ゲート絶縁膜パターンを含む第1ゲート構造物を形成する段階と、前記予備-第2ゲート導電膜パターンと予備第2ゲート絶縁膜パターンをパターニングして第2ゲート導電膜パターンと第2ゲート絶縁膜パターンを含む第2構造物を形成する段階と、前記第1ゲート構造物と隣接する基板の第1領域の表面部位にn型不純物をドーピングして第1ソース/ドレイン領域を形成することで前記基板の第1領域に第1トランジスタを形成する段階と、前記第2ゲート構造物と隣接する第2領域表面部位にp型不純物をドーピングして第2ソース/ドレイン領域を形成することで、前記基板の第2領域に第2トランジスタを形成する段階と、を含むことを特徴とする半導体装置の製造方法。前記第1ゲート絶縁膜と第2ゲート絶縁膜のそれぞれは、化学気相蒸着又は原子層積層によって形成することを特徴とする請求項30記載の半導体装置の製造方法。前記第1ゲート絶縁膜を形成する前に、前記基板上にシリコン含有固体物質を含む第1薄膜を形成する段階を更に含むことを特徴とする請求項30記載の半導体装置の製造方法。前記第1ゲート絶縁膜を形成した後、N2、NO、N2O、O2、及びNH3で構成される群から選択されるいずれか一つを用いた熱処理によって前記第1ゲート絶縁膜に窒素を添加する段階を更に含むことを特徴とする請求項30記載の半導体装置の製造方法。前記第2ゲート絶縁膜を形成した後、N2、NO、N2O、O2及びNH3で構成される群から選択されるいずれか一つを用いた熱処理によって前記第2ゲート絶縁膜に窒素を添加する段階を更に含むことを特徴とする請求項30記載の半導体装置の製造方法。前記第1ゲート絶縁膜を形成した後、前記第1ゲート絶縁膜上にタンタル含有固体物質を含む第3薄膜を形成する段階を更に含むことを特徴とする請求項30記載の半導体装置の製造方法。前記第2ゲート絶縁膜を形成した後、前記第2ゲート絶縁膜上にタンタル含有固体物質を含む第4薄膜を形成する段階を更に含むことを特徴とする請求項30記載の半導体装置の製造方法。前記予備-第2ゲート絶縁膜パターンと予備-第2ゲート導電膜パターンを形成した後、前記予備-第1ゲート導電膜パターンと予備-第2ゲート導電膜パターン上に第3ゲート導電膜を連続形成する段階を更に含むことを特徴とする請求項30記載の半導体装置の製造方法。第1不純物領域と第2不純物領域を含む半導体基板を準備する段階と、前記第1不純物領域と前記第2不純物領域との間に延びられた前記半導体基板上に第1高誘電率物質を含む第1ゲート絶縁膜を形成する段階と、前記第1ゲート絶縁膜上に第1ゲート導電膜を形成する段階と、前記第2不純物領域に形成された前記第1ゲート導電膜と前記第1ゲート絶縁膜を除去する段階と、前記第1不純物領域の前記第1ゲート導電膜と前記除去によって露出した半導体基板上に第2高誘電率物質を含む第2ゲート絶縁膜を形成する段階と、前記第2ゲート絶縁膜上に第2ゲート導電膜を形成する段階と、十分な厚さで形成された前記第2ゲート導電膜を部分的にポリシング及び/又はエッチングして前記第1不純物領域に形成された第2ゲート導電膜を除去する段階と、前記第2ゲート導電膜上に第3ゲート導電膜を形成する段階と、を含むことを特徴とする半導体装置の製造方法。前記第1ゲート導電膜を形成する前に、前記第1ゲート絶縁膜上に金属膜を形成する段階と、前記第2不純物領域に形成された前記第1ゲート導電膜と前記第1ゲート絶縁膜を除去するとき前記金属膜を除去する段階と、を更に含むことを特徴とする請求項38記載の半導体装置の製造方法。前記第2ゲート導電膜を形成する前に、前記第2ゲート絶縁膜上に金属膜を形成する段階を更に含むことを特徴とする請求項38記載の半導体装置の製造方法。前記金属膜は、モリブデン、チタニウム、タンタル、ハフニウム、ジルコニウム、アルミニウム、タングステン、タンタルシリサイド、タンタルアルミニウム、チタニウムシリサイド、チタニウムアルミニウム、及びこれらの混合された金属窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項40記載の半導体装置の製造方法。前記金属膜は、200Å未満の厚さを有することを特徴とする請求項41記載の半導体装置の製造方法。前記金属膜は、1~50Åの厚さを有することを特徴とする請求項42記載の半導体装置の製造方法。前記第1ゲート絶縁膜を形成する前に、前記第1不純物領域と前記第2不純物領域との間に絶縁領域を形成する段階を更に含むことを特徴とする請求項38記載の半導体装置の製造方法。前記第1ゲート絶縁膜を形成する前に、前記半導体基板上にインタフェース薄膜を形成する段階を更に含み、前記インタフェース薄膜上に前記第1ゲート絶縁膜を形成することを特徴とする請求項38記載の半導体装置の製造方法。前記是第1ゲート導電膜と前記第2ゲート導電膜はポリシリコンを含むことを特徴とする請求項38記載の半導体装置の製造方法。前記第1高誘電率物質と前記第2高誘電率物質は、互いに異なる物質を含むことを特徴とする請求項38記載の半導体装置の製造方法。前記第1不純物領域はp型不純物領域を含み、前記第2不純物領域はn型不純物領域を含み、前記第1不純物領域と前記第2不純物領域との間に延びられるように形成し、前記第1高誘電率物質の前記第1ゲート絶縁膜はハフニウム、ジルコニウム、及びタンタルで構成される群から選択されるいずれか一つを含む金属酸化物を積層した後、前記金属酸化物を窒化雰囲気で熱処理して形成することを特徴とする請求項38記載の半導体装置の製造方法。前記第2高誘電率物質の前記第2ゲート絶縁膜は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を積層した後、前記金属酸化物を窒化雰囲気で熱処理して形成することを特徴とする請求項38記載の半導体装置の製造方法。チャンネル領域の上部に延びられた前記第1ゲート構造物の間の前記第1不純物領域にn型不純物がドーピングされたソース/ドレイン領域を形成する段階と、前記第2ゲート構造物の間の前記第2不純物領域にp型不純物がドーピングされたソース/ドレイン領域を形成する段階と、を更に含むことを特徴とする請求項38記載の半導体装置の製造方法。前記エッチング及び/又はポリシングする段階は、前記第1不純物領域の前記第2ゲート絶縁膜が露出する前まで前記第2ゲート導電膜をポリシングする段階と、前記ポリシングされたゲート絶縁膜と前記第2ゲート絶縁膜をエッチングして前記第1不純物領域の前記第2ゲート絶縁膜を除去する段階と、を含むことを特徴とする請求項38記載の半導体装置の製造方法。前記第1ゲート導電膜を除去する段階は、前記第1不純物領域の前記第1ゲート導電膜を前記第1ゲート導電膜と前記第3ゲート導電膜又は前記第2ゲート導電膜と前記第3ゲート導電膜の全体厚さの1/2未満の厚さで除去することを特徴とする請求項38記載の半導体装置の製造方法。本発明の目的は、漏洩電流としきい電圧などを同時に十分減少させて信頼性を確保した高誘電率のゲート絶縁膜を含む半導体装置を提供することにある。本発明の他の目的は、前述した半導体装置を製造するのに適合する半導体装置の製造方法を提供することにある。前記目的を達成するための本発明の望ましい実施例による半導体装置は、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第1ゲート導電膜パターンを含むゲート構造物、及び前記ゲート構造物と隣接する基板の表面部位に配置されており、n型不純物がドーピングされたソース/ドレイン領域を含む。本発明の望ましい他の実施例による半導体装置は、基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第1ゲート導電膜パターンを含むゲート構造物、及び前記ゲート構造物と隣接する基板の表面部位に配置されており、p型不純物がドーピングされたソース/ドレイン領域を含む。本発明の望ましいまた他の実施例による半導体装置は、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含む第1ゲート絶縁膜パターンと前記第1ゲート絶縁膜パターン上に形成される第1ゲート導電膜パターンを含む第1ゲート構造物と、前記第1ゲート構造物と隣接する基板の表面部位に配置されており、n型不純物がドーピングされたソース/ドレイン領域を含む第1トランジスタ、及び前記基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含む第2ゲート絶縁膜パターンと前記第2ゲート絶縁膜パターン上に形成される第2ゲート導電膜パターンを含む第2ゲート構造物と、前記第2ゲート構造物と隣接する基板の表面部位に配置されており、p型不純物がドーピングされたソース/ドレイン領域を含む第2トランジスタを含む。本発明の望ましいまた他の実施例による半導体装置は、第1不純物領域と、前記第1不純物領域と異なる種類の不純物を含む第2不純物領域を有する半導体基板、及び前記第1不純物領域と前記第2不純物領域との間に延びられた半導体基板上に形成され、前記第1不純物領域には第1高誘電率物質を含み、前記第2不純物領域には前記第1高誘電率物質とは異なる第2高誘電率物質を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を有するゲート構造物を含む。本発明の望ましいまた他の実施例による半導体装置は、第1不純物領域と、前記第1不純物領域と異なる種類の不純物を含む第2不純物領域を有する半導体基板と、前記第1不純物領域の半導体基板上に形成され、第1高誘電率物質を含む第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成される第1ゲート電極を含む第1ゲート構造物、及び前記第2不純物領域の半導体基板上に形成され、前記第1高誘電率物質とは異なる第2高誘電率物質を含む第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成される第2ゲート電極を含む第2ゲート構造物を含む。本発明の望ましい実施例による半導体装置の製造方法は、基板上にハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜を形成した後、前記ゲート絶縁膜上に第1ゲート導電膜を形成する。そして、前記ゲート導電膜と第1ゲート絶縁膜を順次パターニングしてゲート絶縁膜パターンと第1ゲート導電膜パターンを含むゲート構造物を形成し、前記ゲート構造物と隣接する基板の表面部位にn型不純物をドーピングしてソース/ドレイン領域を形成する。本発明の望ましい他の実施例による半導体装置の製造方法は、基板上にハフニウムアルミニウム酸化物含有固体物質を含むゲート絶縁膜を形成した後、前記ゲート絶縁膜上に第1ゲート導電膜を形成する。そして、前記ゲート導電膜と第1ゲート絶縁膜を順次パターンニングしてゲート絶縁膜パターンと第1ゲート絶縁膜パターンを含むゲート構造物を形成し、前記ゲート構造物と隣接する基板の表面部位にp型不純物をドーピングしてソース/ドレイン領域を形成する。本発明の望ましいまた他の実施例による半導体装置の製造方法は、基板の第1領域上にハフニウムシリコン酸化物含有固体物質を含む第1ゲート絶縁膜を形成する。そして、前記第1ゲート絶縁膜上に第1ゲート導電膜を形成した後、前記基板の第2領域上にハフニウムアルミニウム酸化物含有固体物質を含む第2ゲート絶縁膜を形成し、前記第2ゲート絶縁膜上に第2ゲート導電膜を形成する。その後、前記第1ゲート導電膜と第1ゲート絶縁膜を順次パターンニングして第1ゲート絶縁膜パターンと第1ゲート導電膜パターンを含む第1ゲート構造物を形成した後、前記第2ゲート導電膜と、第2ゲート絶縁膜を順次パターンニングして第2ゲート絶縁膜パターンと第2ゲート導電膜パターンを含む第2ゲート構造物を形成する。そして、前記第1ゲート構造物と隣接する基板の表面部位にn型不純物をドーピングして第1ソース/ドレイン領域を形成することで、前記基板の第1領域に第1トランジスタを形成し、前記第2ゲート構造物と隣接する基板の表面部位にp型不純物をドーピングして第2ソース/ドレイン領域を形成することで、前記基板の第2領域に第2トランジスタを形成する。本発明の望ましいまた他の実施例による半導体装置の製造方法は、第1領域と第2領域を有する基板を準備する。そして、前記基板上にハフニウムシリコン酸化物含有固体物質を含む第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に第1ゲート導電膜を形成する。その後、前記基板の第2領域上に形成された第1ゲート導電膜と第1ゲート導電膜を除去して前記基板の第1領域上に予備-第1ゲート絶縁膜パターンと予備-第2ゲート導電膜パターンを形成した後、前記基板の第2領域表面と、前記予備-第1ゲート導電膜パターンの側壁及び表面上にハフニウムアルミニウム酸化物含有固体物質を含む第2ゲート絶縁膜を連続形成する。そして、前記第2ゲート絶縁膜上に第2ゲート導電膜を形成した後、前記予備-第1ゲート導電膜パターンの表面が露出するまで前記第2ゲート導電膜及び前記予備-第1ゲート導電膜パターン上に形成された第2ゲート絶縁膜を除去して前記基板の第2領域上に予備-第2絶縁膜パターンと予備-第2ゲート導電膜パターンを形成する。その後、前記予備-第1ゲート導電膜パターンと予備-第1ゲート絶縁膜パターンをパターニングして第1ゲート導電膜パターンと第1ゲート絶縁膜パターンを含む第1ゲート構造物を形成し、前記予備-第2ゲート導電膜パターンと予備第2ゲート絶縁膜パターンをパターニングして第2ゲート導電膜パターンと第2ゲート絶縁膜パターンを含む第2構造物を形成する。そして、前記第1ゲート構造物と隣接する基板の第1領域の表面部位にn型不純物をドーピングして第1ソース/ドレイン領域を形成することで前記基板の第1領域に第1トランジスタを形成し、前記第2ゲート構造物と隣接する第2領域表面部位にp型不純物をドーピングして第2ソース/ドレイン領域を形成することで、前記基板の第2領域に第2トランジスタを形成する。前記本発明の望ましいまた他の実施例による半導体装置の製造方法は、第1不純物領域と第2不純物領域を含む半導体基板を準備する。そして、前記第1不純物領域と前記第2不純物領域との間に延びられた前記半導体基板上に第1高誘電率物質を含む第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に第1ゲート導電膜を形成する。その後、前記第2不純物領域に形成された前記第1ゲート導電膜と前記第1ゲート絶縁膜を除去する。そして、前記第1不純物領域の前記第1ゲート導電膜と前記除去によって露出した半導体基板上に第2高誘電率物質を含む第2ゲート絶縁膜を形成し、前記第2ゲート絶縁膜上に第2ゲート導電膜を形成する。その後、十分な厚さで形成された前記第2ゲート導電膜を部分的にポリシング及び/又はエッチングして前記第1不純物領域に形成された第2ゲート導電膜を除去した後、前記第2ゲート導電膜上に第3ゲート導電膜を形成する。本発明では、半導体装置であるNMOSトランジスタ、PMOSトトランジスタ、及び相補型MOSトランジスタのそれぞれに対する構造と製造方法に対して説明する。NMOSトランジスタの場合には、ハフニウムシリコン酸化物を用いてゲート絶縁膜又はゲート絶縁膜パターンを形成し、PMOSトランジスタの場合にはハフニウムアルミニウム酸化物を用いてゲート絶縁膜又はゲート絶縁膜パターンを形成し、相補型トランジスタの場合にはハフニウムシリコン酸化物を用いてNMOSトランジスタのゲート絶縁膜又はゲート絶縁膜パターンを形成し、ハフニウムアルミニウム酸化物を用いてPMOSトランジスタのゲート絶縁膜又はゲート絶縁膜パターンを形成する。したがって、漏洩電流としきい電圧などを同時に十分減少させて信頼性を確保したゲート絶縁膜を容易に獲得することができる。以下、図面を参照して本発明について具体的に説明する。実施例1図1は、本発明の実施例1による半導体装置を概略的に示す断面図である。図1を参照すると、半導体基板10にNMOSトランジスタが形成されている。半導体基板10の例としては、シリコン基板、SOI基板等が挙げられる。そして、前記半導体基板10は、半導体基板全体であり得り、部分的にNMOSトランジスタが形成されるNMOS領域であり得る。前記NMOS領域にはp型不純物をドーピングさせてp型ウェルを形成して、NMOSトランジスタを形成することができる。前記半導体基板10がp型本体を有する基板であれば、そのまま使用することもできる。図示したように、半導体基板10には素子分離のためのトレンチ素子分離膜12が形成されている。形成されたNMOSトランジスタは、半導体基板10上に形成されたゲート構造物20aと、前記ゲート構造物20aと隣接する半導体基板10の表面部位に形成されたソース/ドレイン領域18aを含む。そして、前記ゲート構造物20aは、ゲート絶縁膜パターン14aとゲート導電膜パターン16aを含む。前記ゲート絶縁膜パターン14aは、ハフニウムシリコン酸化物含有固体物質で構成される。前記ゲート絶縁膜パターン14aの厚さは約50Å以下、好ましくは約2~50Å、より好ましくは約5~50Åである。又、前記ゲート絶縁膜パターン14aは、より緻密な構造で形成するために、前記ハフニウムシリコン酸化物含有固体物質に窒素が更に含まれることが好ましい。このように、前記ゲート絶縁膜パターン14aが緻密な構造を有する場合、後続するソース/ドレイン領域を形成するための不純物のドーピングで発生することができる不純物浸透penetration等の不良を抑制することができる。前記ゲート絶縁膜パターン14a上に前記ゲート導電膜パターン16aが形成されている。前記ゲート導電膜パターン16aは、ポリシリコンで構成される。前記ポリシリコンの例としては、アンドーピングされたポリシリコン又はドーピングされたポリシリコン等が挙げられる。前記アンドーピングされたポリシリコンを用いる場合には、NMOSトランジスタのソース/ドレイン領域を形成する時、n型不純物がドーピングされ、ドーピングされたポリシリコンに転換される。特に、前記アンドーピングされたポリシリコンを用いてゲート導電膜パターン16aを形成した後、n型不純物をドーピングさせることにより、より優れた電気的特性を確保することができる。そして、前記ゲート導電膜パターン16aは約1000Å以下の厚さを有することが好ましい。図2乃至図4は、本実施例による半導体装置の製造方法を示す断面図である。図2を参照すると、半導体基板としてシリコン基板10を準備し、前記シリコン基板10にイオン注入を実施してp型不純物をドーピングさせ、前記シリコン基板10の上部にp型ウェル図示せずを形成する。その後、前記シリコン基板10にトレンチ素子分離方法によってトレンチ素子分離膜12を形成して、前記シリコン基板10をアクティブ領域とフィールド領域に画定する。前記シリコン基板10上にハフニウムシリコン酸化物固体含有物質で構成されたゲート絶縁膜14を形成する。前記ゲート絶縁膜14は、化学気相蒸着又は原子層積層によって形成することができる。前記化学気相蒸着によって前記ゲート絶縁膜を形成する場合には、前記化学気相蒸着はハフニウムソース物質とシリコンソース物質及び酸素ソース物質を用い、約400~500°Cの温度と約1~5Torrの圧力の工程条件で行われる。前記ハフニウムソース物質の例としてはHfCl4等が挙げられ、前記シリコンソース物質の例としてはSiH2Cl2DCS、SiH4、又はこれらの混合物等が挙げられ、前記酸素ソース物質の例としては、O2、O3、酸素ラジカル等が挙げられる。そして、前記原子層積層によって前記ゲート絶縁膜14を形成する場合には、前記原子層積層はハフニウムソース物質とシリコンソース物質及び酸素ソース物質を用い、約150~500°Cの温度と約0.1~5Torrの圧力の工程条件で行われる。特に、前記原子層積層では、積層と洗浄を反復実施することにより、所望する厚さを有するゲート絶縁膜14を容易に獲得する。又、前記原子層積層の場合には、低温工程が可能であり、優れたスタップカバレージを得ることができ、厚さ制御が容易である。そして、前記原子層積層方法で用いることができるハフニウムソース物質の例としては、HfOtBu4、HfNEtMe4、HFMMP4、HfNEt24、HfNMe2等のような金属有機前駆体が挙げられ、前記シリコンソース物質の例としては、TDMAStetrakisdimethylaminosilicon等が挙げられ、前記酸素ソース物質の例としては、H2O、H2O2、O3、又はO2プラズマ等が挙げられる。本実施例では、前記ゲート絶縁膜14は原子層積層で形成する。具体的に、前記シリコン基板10を蒸着チャンバー内に位置させる。そして、約300°Cの温度と約1Torrの圧力を有するように工程条件を設定した後、前記シリコン基板10の上部にハフニウムソース物質として金属有機前駆体であるHfOtBu4を約1秒間導入する。これによって、前記シリコン基板10上にHfOtBu4の一部分が化学吸着される。その後、前記シリコン基板10の上部にパージガスとしてアルゴンガスを約1秒間導入する。これによって、前記シリコン基板10上に化学吸着されない物理吸着HfOtBu4の残り部分を除去する。そして、前記シリコン基板10の上部に酸素ソース物理としてO3を約3秒間導入する。従って、前記シリコン基板10上に化学吸着されたHfOtBu4の一部分とO3が反応し、その結果、原子層単位のハフニウム-酸化物で構成される薄膜が形成される。その後、前記シリコン基板10の上部にパージガスとしてアルゴンガスを約3秒間導入して、前記シリコン基板10上に化学的に反応しないO3を除去する。その後、前記シリコン基板10の上部にシリコンソース物質としてTDMASを約1秒間導入する。これによって、前記シリコン基板10上にTDMASの一部分が化学吸着される。そして、前記シリコン基板10の上部にパージガスとしてアルゴンガスを約1秒間導入する。これによって、前記シリコン基板10上に化学吸着されないTDMASの残り部分を除去する。その後、前記シリコン基板10の上部に酸素ソース物質としてO3を約3秒間導入する。従って、前記基板10上に化学吸着されたTDMASの一部分と前記O3が反応し、その結果、原子層単位のシリコン-酸化物で構成される薄膜が形成される。その後、前記シリコン基板10の上部にパージガスとしてアルゴンガスを約3秒間導入する。これによって、前記シリコン基板10上に化学的に反応しないO3を除去する。ここで、前記原子層単位のハフニウム-酸化物薄膜の形成と原子層単位のシリコン-酸化物薄膜の形成を反復行う。これによって、前記シリコン基板10上にハフニウムシリコン酸化物含有固体物質で構成されたゲート絶縁膜14が形成される。この際、ゲート絶縁膜14の厚さは約10Åを有するように形成する。従って、前記ゲート絶縁膜をパターニングすることにより獲得する、図1に図示した前記ゲート絶縁膜パターン14aの厚さも約10Åの厚さを有する。又、図1に示された前記ゲート絶縁膜パターン14aをより緻密な構造で形成するために、前記ハフニウムシリコン酸化物含有固体物質に窒素を更に含ませる。従って、本実施例では、前記ゲート絶縁膜14を形成した後、前記ゲート絶縁膜14を窒化雰囲気で熱処理させる工程を更に行うことができる。具体的に、前記熱処理を実施する温度が約750°C未満であれば、パターニングのためのゲート絶縁膜のエッチング特に、フッ素を含有する洗浄液を用いたウェットエッチングでエッチング率が低くなる原因を提供するので好ましくなく、前記熱処理を実施する温度が約1050°Cを超過すると、前記ゲート絶縁膜の結晶化が容易に発生するので好ましくない。従って、前記ゲート絶縁膜の熱処理は窒素原子を含むガスを使用し、約750~1050°Cの温度を有する工程条件で行うことが好ましい。ここで、前記窒素原子を含むガスの例としては、N2、NO、N2O、O2、及びNH3等が挙げられる。これは単独で使用することもでき、場合によって二つ以上のガスを混合して使用することもできる。特に、前記ゲート絶縁膜を熱処理することにより、後続されるソース/ドレイン領域の形成のための不純物のドーピングで発生することができる不純物浸透等の不良を充分に防止することもできる。その後、前記ゲート絶縁膜14上にポリシリコンで構成されたゲート導電膜16を約1000Å以下の厚さを有するように形成する。前記ゲート導電膜16は、例えば、化学気相蒸着によって形成することができる。前記化学気相蒸着方法では、シランSiH4をソースガスとして使用し、約600~650°Cの温度と約25~150Paの圧力の工程条件でポリシリコンを蒸着して、前記ゲート導電膜16を形成する。特に、本実施例では、前記ゲート導電膜16はSiH4をソースガスとして使用し、約600°Cの温度と約25Paの圧力の工程条件を有する低圧化学気相蒸着LPCVDを実施し形成して、約950Åの厚さを有するように形成する。図3を参照すると、前記シリコン基板10上に形成したゲート絶縁膜14とゲート導電膜16をパターニングして、ゲート絶縁膜パターン14aとゲート導電膜パターン16aで構成されるゲート構造物20aを形成する。具体的に、前記ゲート導電膜16上にフォトレジスト膜図示せずを形成した後、フォト工程を実施して、ゲート電極形成領域をカバーしながら、前記ゲート導電膜16の表面を部分的に露出させる領域を有するフォトレジストパターンを形成する。その後、前記フォトレジストパターンをエッチングマスクとして用いて、露出された領域のゲート導電膜16とゲート絶縁膜14を順次にエッチングする。その後、ストリップ及びアッシングを実施して、前記フォトレジストパターンを除去して、ゲート絶縁膜パターン14aとゲート導電膜パターン16aで構成されるゲート構造物20aを形成する。図4を参照すると、イオン注入を実施して前記ゲート構造物20aと隣接するシリコン基板10の表面部位にn型不純物としてボロンをドーピングさせて、シリコン基板10の表面部位にソース/ドレイン領域18aを形成する。この際、前記ソース/ドレイン領域18aにドーピングされたn型不純物は高濃度nを有する。これによって、前記ゲート構造物20aとソース/ドレイン領域18aを含むNMOSトランジスタを完成する。本実施例では、ゲート絶縁膜パターン14aを高誘電率を有する物質としてハフニウムシリコン酸化物含有固体物質を用いて形成するので、NMOSトランジスタの駆動時にしきい電圧を減少させることができ、同時に漏洩電流の発生を抑制することができる。実施例2図5は、本発明の実施例2による半導体装置を概略的に示す断面図である。図1に示される半導体装置がNMOSトランジスタである反面、図5に示される本実施例の半導体装置はPMOSトランジスタである。そして、本実施例では、実施例1と同じ部材には同じ参照符号を付与し、その重複説明は省略する。図5を参照すると、半導体基板10にはPMOSトランジスタが形成されている。前記半導体基板10については、実施例1で説明したものと同じである。しかし、PMOSトランジスタを形成するためには、前記半導体基板10は半導体基板全体であり得り、部分的にPMOSトランジスタが形成されるPMOS領域であり得る。前記PMOS領域にはn型不純物をドーピングさせて、n型ウェルを形成して、PMOSトランジスタを形成することができる。図示したように、半導体基板10にはトレンチ素子分離膜12が形成されている。そして、形成されたPMOSトランジスタは、半導体基板10上に形成されたゲート構造物20bと前記ゲート構造物20bと隣接する半導体基板10の表面部位に形成されたソース/ドレイン領域18bを含む。前記ゲート構造物20bは、ゲート絶縁膜パターン14bとゲート導電膜パターン16bを含む。前記ゲート絶縁膜パターン14bは、ハフニウムアルミニウム酸化物含有固体物質で構成される。前記ゲート絶縁膜パターン14bの厚さは約50Å以下、好ましくは約2~50Å、より好ましくは約5~50Åである。又、前記ゲート絶縁膜パターン14bは、より緻密な構造で形成するために、前記ハフニウムアルミニウム酸化物含有固体物質に窒素が更に含まれることが好ましい。このように、前記ゲート絶縁膜パターン14bが緻密な構造を有する場合、後続されるソース/ドレイン領域の形成のための不純物のドーピングで発生することができる不純物浸透のような不良を抑制することができる。特に、PMOSトランジスタの場合、前記ゲート絶縁膜パターン14bを緻密な構造を有するように形成することにより、ボロン浸透のような不良を抑制することができる。前記ゲート絶縁膜パターン14b上にゲート導電膜パターン16bが形成されている。本実施例によるゲート導電膜パターン16bは、実施例1のゲート導電膜パターン16aと類似である。但し、本実施例に図示したトランジスタがPMOSなので、実施例1のゲート導電膜パターン16aにはn型不純物がドーピングされた反面、本実施例のゲート導電膜パターン16bにはp型不純物がドーピングされる。図6乃至図8は、本実施例による半導体装置の製造方法を示す断面図である。図6を参照すると、図2で説明した方法と同じ方法で、半導体基板としてシリコン基板10を準備し、前記シリコン基板10の全体又はPMOS形成領域にn型不純物をドーピングさせて、前記シリコン基板10の上部にn型ウェル図示せずを形成する。その後、実施例1と同様にトレンチ素子分離膜12を形成して、前記シリコン基板10をアクティブ領域とフィールド領域に画定する。前記シリコン基板10上にハフニウムアルミニウム酸化物固体含有物質で構成されたゲート絶縁膜14’を形成する。前記ゲート絶縁膜14’は、化学気相蒸着又は原子層積層によって形成することができる。前記原子層積層によって前記ゲート絶縁膜14’を形成する場合には、前記原子層積層はハフニウムソース物質とアルミニウムソース物質及び酸素ソース物質を使用し、約200~500°Cの温度と約0.1~5Torrの圧力の工程条件で行われる。特に、実施例1と同様に本実施例の前記原子層積層でも、積層と洗浄を反復実施することにより、所望する厚さを有するゲート絶縁膜14’を容易に獲得する。本実施例の前記ハフニウムソース物質の例は、実施例1と同じである。そして、前記アルミニウムソース物質の例としては、TMAtrimethylaluminium、AlCl3、AlH3NCH33、C6H15AlO、C4H92AlH、CH32AlCl、C2H53Al、C4H93Al等が挙げられ、前記酸素ソース物質の例としては、H2O、H2O2、O3、又はO2プラズマ等が挙げられる。本実施例では、前記ゲート絶縁膜14’は原子層積層で形成する。ここで、前記ゲート絶縁膜14’の形成は実施例1と類似である。具体的に、前記シリコン基板10を蒸着チャンバー内に位置させる。そして、約300°Cの温度と約1Torrの圧力を有する工程条件を設定した後、前記シリコン基板10の上部にハフニウムソース物質として金属有機前駆体であるHfOtBu4を約1秒間導入する。これによって、前記シリコン基板10上にHfOtBu4の一部分が化学吸着される。その後、前記シリコン基板10の上部にパージガスとしてアルゴンガスを約1秒間導入する。これによって、前記シリコン基板10上に化学吸着されない物理吸着HfOtBu4の残り部分を除去する。そして、前記シリコン基板10の上部に酸素ソース物質としてO3を約3秒間導入する。従って、前記シリコン基板10上に化学吸着されたHfOtBu4の一部分とO3が反応し、その結果、原子層単位のハフニウム-酸化物で構成される薄膜が形成される。その後、前記シリコン基板10の上部にパージガスとしてアルゴンガスを約3秒間導入して、前記シリコン基板10上に化学的に反応しないO3を除去する。その後、前記シリコン基板10の上部にアルミニウムソース物質としてTMAを約1秒間導入する。これによって、前記シリコン基板10上にTMAの一部分が化学吸着される。そして、前記シリコン基板10の上部にパージガスとしてアルゴンガスを約1秒間導入する。これによって、前記シリコン基板10上に化学吸着されないTMAの残り部分を除去する。その後、前記シリコン基板10の上部に酸素ソース物質としてO3を約3秒間導入する。従って、前記シリコン基板10上に化学吸着されたTMAの一部分と前記O3が反応し、その結果、原子層単位のアルミニウム-酸化物で構成される薄膜が形成される。その後、前記シリコン基板10の上部にパージガスとしてアルゴンガスを約3秒間導入する。これによって、前記シリコン基板10上に化学的に反応しないO3を除去する。ここで、前記原子層単位のハフニウム-酸化物薄膜の形成と原子層単位のアルミニウム-酸化物薄膜の形成を反復して行う。これによって、前記シリコン基板10上にハフニウムアルミニウム酸化物含有固定物質で構成されたゲート絶縁膜14’が形成される。この際、ゲート絶縁膜14’の厚さは、約10Åを有するように形成する。従って、前記ゲート絶縁膜14’をパターニングすることにより形成されるゲート絶縁膜パターン14bの厚さも約10Åである。又、図5に示される前記ゲート絶縁膜パターン14bをより緻密な構造で形成するために、前記ハフニウムアルミニウム酸化物含有固体物質に窒素を更に含ませる。従って、本実施例では、前記ゲート絶縁膜14’を形成した後、前記ゲート絶縁膜14’を窒化雰囲気で熱処理させる工程を更に行うことができる。ここで、前記熱処理させる工程は実施例1と同じである。このように、前記原子層積層によって前記シリコン基板10上にゲート絶縁膜14’を形成した後、前記ゲート絶縁膜14’上にポリシリコンで構成されたゲート導電膜16を形成する。ここで、前記ゲート導電膜16の形成は、実施例1で説明したものと同じである。図7を参照すると、前記シリコン基板10上に形成したゲート絶縁膜14’とゲート導電膜16をパターニングして、ゲート絶縁膜パターン14bとゲート導電膜パターン16bで構成されるゲート構造物20bを形成する。前記ゲート構造物20bの形成方法は、実施例1で説明したものと同じである。図8を参照すると、イオン注入を実施して前記ゲート構造物20bと隣接するシリコン基板10の表面部位にp型不純物としてリンPをドーピングさせ、シリコン基板10の表面部位にソース/ドレイン領域18bを形成する。この際、前記ソース/ドレイン領域18bにドーピングされたp型不純物は高濃度pを有する。これによって、前記ゲート構造物20bとソース/ドレイン領域18bを含むPMOSトランジスタを完成する。本実施例では、ゲート絶縁膜パターン14bを高誘電率を有する物質として、ハフニウムアルミニウム酸化物含有固体物質を用いて形成するので、PMOSトランジスタの駆動時にしきい電圧を低めることができ、漏洩電流の発生を抑制することができる。実施例3図9は、本発明の実施例3による半導体装置を概略的に示す断面図である。本実施例では、実施例1と同じ部材には同じ参照符号を付与し、その重複説明は省略する。図9を参照すると、半導体基板10にNMOSトランジスタが形成されている。前記半導体基板10については、実施例1で説明したものと同じである。又、半導体基板10にはトレンチ素子分離膜12が形成されている。そして、形成されたNMOSトランジスタは、半導体基板10上に形成されたゲート構造物50aと前記ゲート構造物50aと隣接する半導体基板10の表面部位に形成されたソース/ドレイン領域18aを含む。前記ゲート構造物50aは、第1薄膜パターン51a、ゲート絶縁膜パターン14a、第2薄膜パターン53a、第1ゲート導電膜パターン16a、及び第2ゲート導電膜パターン55aを含む。ここで、前記ゲート絶縁膜パターン14aと第1ゲート導電膜パターン16aについては、実施例1で説明したものと同じである。本実施例のゲート構造物50aには、前記半導体基板10とゲート絶縁膜パターン14aとの間に第1薄膜パターン51aが形成されている。本実施例のNMOSトランジスタにおいて、前記第1薄膜パターン51aは、前記ゲート絶縁膜パターン14aと同様に絶縁物質で構成される。前記第1薄膜パターン51aは、前記半導体基板10とゲート絶縁膜パターン14aとの間の界面で発生することができるハフニウム等の物質移動等を抑制する。従って、前記第1薄膜パターン51aは、シリコン含有固体物質を用いて形成することができる。このようなシリコン含有固体物質の例としては、シリコン酸化物又はシリコン酸窒化物等が挙げられる。ここで、前記第1薄膜パターン51aは、前記シリコン酸化物又はシリコン酸窒化物で構成される第1薄膜を形成した後、前記第1薄膜をパターニングして形成する。前記第1薄膜は主に化学気相蒸着方法によって形成し、低圧で形成することが好ましい。前記シリコン酸化物を低圧化学気相蒸着によって第1薄膜に形成する場合、SiCl2H2をソース物質として用い、約850~950°Cの温度の工程条件で蒸着工程を行うことが好ましい。そして、前記ゲート絶縁膜パターン14aと第1ゲート導電膜パターン16aとの間には、第2薄膜パターン53aが形成されている。本実施例のNMOSトランジスタにおいて、前記第2薄膜パターン53aは、前記第1ゲート導電膜パターン16aと同様に導電性を有する。又、前記第2薄膜パターン53aは、前記NMOSトランジスタの電極機能を有する前記第1ゲート導電膜パターン16aの劣化を防止する。前記第2薄膜パターン53aは、タンタル含有固体物質で構成されることが好ましい。このようなタンタル含有固定物質の例としては、タンタル窒化物が挙げられる。前記第2薄膜パターン53aは、前記タンタル窒化物で構成される第2薄膜を形成した後、前記第2薄膜をパターニングして形成する。前記第2薄膜は、例えば、原子層積層方法によって形成することができる。原子層積層方法によって前記第2薄膜を形成する場合、タンタルソース物質と窒素ソース物質を用い、650°C以下の温度と0.3~10Torrの圧力の工程条件で前記原子層積層方法を行う。特に、積層と浄化を反復実施することにより、所望する厚さを有する第2薄膜を獲得する。そして、前記タンタルソース物質の例としては、TaF5、TaCl5、TaBr5、TaI5等のようなタンタルハライド前駆体が挙げられる。前記第1ゲート導電膜パターン16a上には、第2ゲート導電膜パターン55aが形成されている。本実施例のNMOSトランジスタにおいて、前記第2ゲート導電膜パターン55aは、前記第1ゲート導電膜パターン16aと同様に導電性物質で構成される。従って、前記第2ゲート導電膜パターン55aは、第1ゲート導電膜パターン16aと共にNMOSトランジスタの電極機能を有する。本実施例のように、前記第2ゲート導電膜パターン55aを形成する場合、前記第1ゲート導電膜パターン16aと前記第2ゲート導電膜パターン55aの全体が、約1000Å以下の範囲内で適切な厚さを有することが好ましい。しかし、本実施例とは異なり、前記第2ゲート導電膜パターン55aを省略する場合、前記第1ゲート導電膜パターン16a自体が約1000Å以下の範囲内で適切な厚さを有するように形成する。特に、前記第2ゲート導電膜パターン55aは、ポリシリコン、金属、金属窒化物等で構成される。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。前記金属の例としては、タングステン、モリブデン、チタニウム、タンタル、アルミニウム、銅、ハフニウム、ジルコニウム等が挙げられる。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。そして、前記金属窒化物の例としては、モリブデン窒化物、チタニウム窒化物、タンタル窒化物、ハフニウム窒化物、ジルコニウム窒化物、アルミニウム窒化物、タンタルシリコン窒化物等が挙げられる。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。又、前記第2ゲート導電膜パターン55aは、前記ポリシリコン、金属、又は金属窒化物で構成される第2ゲート導電膜を形成した後、前記第2ゲート導電膜をパターニングして形成する。前記第2ゲート導電膜は、化学気相蒸着又は原子層積層によって形成する。特に、前記ポリシリコン又は金属で構成される第2ゲート導電膜を形成する場合には、前記化学気相蒸着を行うことが好ましく、前記金属窒化物で構成される第2ゲート導電膜を形成する場合には、前記原子層積層を行うことが好ましい。図10及び図11は、本実施例による半導体装置の製造方法を示す断面図である。図10を参照すると、図2で説明した方法と同じ方法で、半導体基板としてp型ウェル図示せずが形成されたシリコン基板10を準備する。その後、実施例1と同様にトレンチ素子分離膜12を形成し、前記シリコン基板10をアクティブ領域とフィールド領域に画定する。そして、前記シリコン基板10上にシリコン酸化物で構成された第1薄膜51を形成する。前記第1薄膜51はSiCl2H2をソース物質として用い、約900°Cの温度の工程条件で低圧化学気相蒸着工程を行って形成する。その後、実施例1と同じ方法で前記第1薄膜51上にハフニウムシリコン酸化物含有固体物質で構成されたゲート絶縁膜14を形成する。又、前記ゲート絶縁膜14を形成した後、実施例1で説明した熱処理を更に行うこともできる。その後、前記ゲート絶縁膜14上にタンタル窒化物で構成された第2薄膜53を形成する。前記第2薄膜53は、タンタルハライド前駆体と窒素ガスを用い、約500°Cの温度と約1Torrの圧力の工程条件で原子層積層工程を行って形成する。その後、実施例1と同じ方法で前記第2薄膜53上に第1ゲート導電膜16を形成する。そして、前記第1ゲート導電膜16上にポリシリコンで構成された第2ゲート導電膜55を形成する。図11を参照すると、図3で説明した方法と同じ方法で、前記シリコン基板10上に形成した前記第2ゲート導電膜55、第1ゲート導電膜16、第2薄膜53、ゲート絶縁膜14、及び第1薄膜51をパターニングし、第1薄膜パターン51a、ゲート絶縁膜パターン14a、第2薄膜パターン53a、第1ゲート導電膜パターン16a、及び第2ゲート導電膜パターン55aで構成されるゲート構造物50aを形成する。その後、図4で説明した方法と同じ方法でイオン注入を実施して、前記ゲート構造物50aと隣接するシリコン基板10の表面部位にソース/ドレイン領域18aを形成する。これによって、前記ゲート構造物50aとソース/ドレイン領域18aを含むNMOSトランジスタを完成する。特に、本実施例のNMOSトランジスタにおいて、前記ゲート構造物50aに含まれる第1薄膜パターン51a、第2薄膜パターン53a、及び第2ゲート導電膜パターン55aのそれぞれは選択的に付加することができる。このように、本実施例では第1薄膜パターン51a、第2薄膜パターン53a、第2ゲート導電膜パターン55aを選択的に付加することができるので、NMOSトランジスタの駆動時により効率的にしきい電圧を低めることができ、同時に漏洩電流の発生を抑制することができる。実施例4図12は、本発明の実施例4による半導体装置を概略的に示す断面図である。本実施例では、実施例2及び実施例3と同じ部材には同じ参照符号を付与し、その重複説明は省略する。図12を参照すると、半導体基板10にPMOSトランジスタが形成されている。前記半導体基板10については、実施例2で説明したものと同じである。又、半導体基板10にはトレンチ素子分離膜12が形成されている。そして、形成されたPMOSトランジスタは、半導体基板10上に形成されたゲート構造物50bと前記ゲート構造物50bと隣接する半導体基板10の表面部位に形成されたソース/ドレイン領域18bを含む。前記ゲート構造物50bは、第1薄膜パターン51b、ゲート絶縁膜パターン14b、第2薄膜パターン53b、第1ゲート導電膜パターン16b、及び第2ゲート導電膜パターン55bを含む。ここで、前記ゲート絶縁膜パターン14bと第1ゲート導電膜パターン16bについては、実施例2で説明したものと同じである。しかし、本実施例のゲート構造物50bには、前記半導体基板10とゲート絶縁膜パターン14bとの間に第1薄膜パターン51bが形成されており、前記ゲート絶縁膜パターン14bと第1ゲート導電膜パターン16bとの間に第2薄膜パターン53bが形成されており、第1ゲート導電膜パターン16b上に第2ゲート導電膜パターン55bが形成されている。ここで、本実施例による第1薄膜パターン51bは、実施例3の第1薄膜パターン51aと類似である。又、本実施例による第2薄膜パターン53bは、実施例3の第2薄膜パターン53aと類似である。又、本実施例による第2ゲート絶縁膜パターン55bは、実施例3の第2ゲート絶縁膜パターン55aと類似である。但し、本実施例に図示したトランジスタがPMOSなので、実施例3の第2薄膜パターン53aと第2ゲート絶縁膜パターン53aにはn型不純物がドーピングされたたが、本実施例の第2薄膜パターン53bと第2ゲート絶縁膜パターン55bにはp型不純物がドーピングされる。又、実施例3の第1薄膜パターン51aがNMOSトランジスタに適合した特性を有するが、本実施例の第1薄膜パターン51bはPMOSトランジスタに適合した特性を有する。図13及び図14は、本実施例による半導体装置の製造方法を示す断面図である。図13を参照すると、図6で説明した方法と同じ方法で、半導体基板としてn型ウェル図示せずが形成されたシリコン基板10を準備する。その後、実施例2と同様にトレンチ素子分離膜12を形成し、前記シリコン基板10をアクティブ領域とフィールド領域に画定する。そして、前記シリコン基板10上に実施例3と同じ第1薄膜51を形成する。その後、実施例2と同じ方法で前記第1薄膜51上にハフニウムアルミニウム酸化物含有固体物質で構成されたゲート絶縁膜14’を形成する。又、前記ゲート絶縁膜14’を形成した後、実施例1で説明した熱処理を更に行うこともできる。続けて、前記ゲート絶縁膜14’上に実施例3と同じ第2薄膜53を形成する。その後、実施例2と同じ方法で前記第2薄膜53上に第1ゲート導電膜16を形成する。そして、前記第1ゲート導電膜16上に実施例3と同じ第2ゲート導電膜55を形成する。図14を参照すると、図7で説明した方法と同じ方法で、前記シリコン基板10上に形成した前記第2ゲート導電膜55、第1ゲート導電膜16、第2薄膜53、ゲート絶縁膜14’、及び第1薄膜51をパターニングして、第1薄膜パターン51b、ゲート絶縁膜パターン14b、第2薄膜パターン53b、第1ゲート導電膜パターン16b、及び第2ゲート導電膜パターン55bで構成されるゲート構造物50bを形成する。その後、図4で説明した方法と同じ方法で、イオン注入を実施して前記ゲート構造物50bと隣接するシリコン基板10の表面部位にソース/ドレイン領域18bを形成する。これによって、前記ゲート構造物50bとソース/ドレイン領域18bを含むPMOSトランジスタを完成する。そして、本実施例ではソース/ドレイン領域18bを形成するためのイオン注入でリンPのようなp型不純物を選択する。従って、実施例3のn型不純物がドーピングされた第2薄膜パターン53aと第2ゲート導電膜パターン55aとは異なり、本実施例の第2薄膜パターン53bと第2ゲート導電膜パターン55bにはPMOSトランジスタとしてp型不純物がドーピングされる。特に、本実施例のPMOSトランジスタにおいて、前記ゲート構造物50bに含まれる第1薄膜パターン51b、第2薄膜パターン53b、及び第2ゲート導電膜パターン55bのそれぞれは選択的に付加することができる。このように、本実施例では第1薄膜パターン51b、第2薄膜パターン53b、第2ゲート導電膜パターン55bを選択的に付加することができるので、PMOSトランジスタの駆動時により効率的にしきい電圧を低めることができ、同時に漏洩電流の発生を抑制することができる。実施例5図15は、本発明の実施例5による半導体装置を概略的に示す断面図である。本実施例では、実施例1と同じ部材には同じ参照符号を付与し、その重複説明は省略する。図15を参照すると、半導体基板10にはNMOSトランジスタが形成されている。前記半導体基板10については、実施例1で説明したものと同じである。又、半導体基板10にはトレンチ素子分離膜12が形成されている。そして、形成されたNMOSトランジスタは、半導体基板10上に形成されたゲート構造物67と、前記ゲート構造物67と隣接する半導体基板10の表面部位に形成されたソース/ドレイン領域68を含む。前記ゲート構造物67は、ゲート絶縁膜パターン64a、ゲート導電膜パターン66a、及びゲートスペーサ69を含む。本実施例でのゲート絶縁膜パターン64a及びゲート導電膜パターン66aのそれぞれは、実施例1のゲート絶縁膜パターン14a及びゲート導電膜パターン16bのそれぞれと同じである。しかし、本実施例のゲート構造物67には、前記ゲート絶縁膜パターン64aとゲート導電膜パターン66aの両側壁のそれぞれにゲートスペーサ69が形成されている。又、本実施例のソース/ドレイン領域68は、浅い接合領域68aと深い接合領域68bを有する。本実施例による半導体装置を製造するためには、まず図2で説明した方法と同じ方法で、半導体基板としてp型ウェル図示せずが形成されたシリコン基板10を準備する。その後、実施例1と同様にトレンチ素子分離膜12を形成し、前記シリコン基板10をアクティブ領域とフィールド領域に画定する。そして、実施例1と同じ方法で前記シリコン基板10上にゲート絶縁膜とゲート導電膜を順次に形成した後、前記ゲート導電膜とゲート絶縁膜をパターニングして、ゲート絶縁膜パターン64aとゲート導電膜パターン66aを形成する。その後、第1イオン注入を実施して浅い接合を有するソース/ドレイン領域68aを形成する。前記第1イオン注入では、前記ゲート絶縁膜パターン64aとゲート導電膜パターン66aがイオン注入マスクの役割を果たし、低濃度を有するn型不純物n-をドーピングする。そして、前記ゲート絶縁膜パターン64aとゲート導電膜パターン66aの両側壁にゲートスペーサ69を形成する。具体的に、前記ゲート絶縁膜パターン64aとゲート導電膜パターン66aが形成されたシリコン基板10上にシリコン窒化物のような絶縁物質で構成された薄膜図示せずを形成した後、前記薄膜を全面エッチングしてゲート絶縁膜パターン64aとゲート導電膜パターン66aの両側壁のそれぞれに前記薄膜を残留させることにより、前記薄膜によってゲートスペーサ69が形成される。これによって、前記シリコン基板10上にはゲート絶縁膜パターン64a、ゲート導電膜パターン66a、及びゲートスペーサ69を含むゲート構造物67が形成される。その後、第2イオン注入を実施して深い接合を有するソース/ドレイン領域48bを形成する。前記第2イオン注入では前記ゲートスペーサ69を含むゲート構造物67がイオン注入マスクの役割を果たし、高濃度を有するn型不純物nをドーピングする。従って、本実施例ではゲート絶縁膜パターン64a、ゲート導電膜パターン66a、及びゲートスペーサ69を含むゲート構造物67及び前記ゲート構造物67と隣接する半導体基板10の表面部位に形成された浅い接合領域68aと深い接合領域68bを含むソース/ドレイン領域68を有するNMOSトランジスタを具現する。実施例6図16は、本発明の実施例6による半導体装置を概略的に示す断面図である。本実施例では実施例1及び実施例2と同じ部材には同じ参照符号を付与し、その重複説明は省略する。図16を参照すると、半導体基板100には第1トランジスタとしてNMOSトランジスタが形成されており、第2トランジスタとしてPMOSトランジスタが形成されている。即ち、前記半導体基板100にはNMOSトランジスタとPMOSトランジスタを含む相補型トランジスタが形成されている。前記半導体基板100については、前記NMOSトランジスタが形成されているNMOS領域は、実施例1で説明したものと同じであり、前記PMOSトランジスタが形成されているPMOS領域は、実施例2で説明したものと同じである。又、前記半導体基板100にはトレンチ素子分離膜102が形成されている。そして、形成されたNMOSトランジスタは、半導体基板100上に形成された第1ゲート構造物107と前記第1ゲート構造物107と隣接する半導体基板100の表面に形成された第1ソース/ドレイン領域108を含み、形成されたPMOSトランジスタは半導体基板100上に形成された第2ゲート構造物117と前記第2ゲート構造物117と隣接する半導体基板100の表面に形成された第2ソース/ドレイン領域118を含む。前記第1ゲート構造物107は、第1ゲート絶縁膜パターン104と第1ゲート導電膜パターン106を含む。ここで、前記第1ゲート絶縁膜パターン104と第1ゲート導電膜パターン106のそれぞれは、実施例1のゲート絶縁膜パターン14aとゲート導電膜パターン16aのそれぞれと同じである。そして、前記第2ゲート構造物117は、第2ゲート絶縁膜パターン114と第2ゲート導電膜パターン116を含む。ここで、前記第2ゲート絶縁膜パターン114と第2ゲート導電膜パターン116のそれぞれは、実施例2のゲート絶縁膜パターン14bとゲート導電膜パターン16bのそれぞれと同じである。図17乃至図19は、図16の半導体装置を製造する方法を概略的に示す断面図である。図17を参照すると、半導体基板としてシリコン基板100を準備する。前記シリコン基板100にはNMOS領域にp型不純物がドーピングされたp型ウェルが形成されており、PMOS領域にn型不純物がドーピングされたn型ウェルが形成されている。その後、トレンチ素子分離膜102を形成して、前記シリコン基板100をアクティブ領域とフィールド領域に画定する。そして、前記シリコン基板のNMOS領域に実施例1と同じ方法で第1ゲート絶縁膜パターン104と前記第1ゲート絶縁膜パターン104上に形成された第1ゲート導電膜パターン106を含む第1ゲート構造物107を形成する。図18を参照すると、前記シリコン基板100のPMOS領域に実施例2と同じ方法で第2ゲート絶縁膜パターン114と前記第2ゲート絶縁膜パターン114上に形成された第2ゲート導電膜パターン116を含む第2ゲート構造物117を形成する。図19を参照すると、第1イオン注入を実施して、前記シリコン基板100のNMOS領域に形成された第1ゲート構造物107と隣接するシリコン基板100の表面部位にn型不純物としてボロンをドーピングさせて、シリコン基板100の表面部位に第1ソース/ドレイン領域108を形成する。この際、前記第1ソース/ドレイン領域108にドーピングされたn型不純物は高濃度nを有する。続けて、第2イオン注入を実施して、前記シリコン基板100のPMOS領域に形成された第2ゲート構造物117と隣接するシリコン基板100の表面部位にp型不純物としてリンをドーピングさせて、シリコン基板100の表面部位に第2ソース/ドレイン領域118を形成する。この際、前記第2ソース/ドレイン領域118にドーピングされたp型不純物は高濃度pを有する。これによって、前記第1ゲート構造物107と第1ソース/ドレイン領域108を含むNMOSトランジスタと前記第2ゲート構造物117と第2ソース/ドレイン領域118を含むPMOSトランジスタで構成される相補型MOSトランジスタを完成する。本実施例では前記NMOSトランジスタのゲート絶縁膜パターン104の特性により適合した高誘電率を有する物質を選択し、前記PMOSトランジスタのゲート絶縁膜パターン114の特性により適合した高誘電率を有する物質を選択する。従って、本実施例は優れた特性と信頼性を有する相補型MOSトランジスタの具現が可能である。実施例7図20は、本発明の実施例7による半導体装置を概略的に示す断面図である。本実施例では実施例1、実施例2、及び実施例6と同じ部材には同じ参照符号を付与し、その重複説明は省略する。図20を参照すると、半導体基板130には第1トランジスタとしてNMOSトランジスタが形成されており、第2トランジスタとしてPMOSトランジスタが形成されている。前記半導体基板130については、前記NMOSトランジスタが形成されているNMOS領域は、実施例1で説明したものと同じであり、前記PMOSトランジスタが形成されているPMOS領域は、実施例2で説明したものと同じである。又、前記半導体基板100にはトレンチ素子分離膜132が形成されている。そして、形成されたNMOSトランジスタは、半導体基板130上に形成された第1ゲート構造物137と、前記第1ゲート構造物137と隣接する半導体基板130の表面に形成された第1ソース/ドレイン領域138を含み、形成されたPMOSトランジスタは半導体基板130上に形成された第2ゲート構造物147と、前記第2ゲート構造物147と隣接する半導体基板130の表面に形成された第2ソース/ドレイン領域148を含む。前記第1ゲート構造物137は、第1ゲート絶縁膜パターン134b、第1ゲート導電膜パターン136b、及び第3ゲート導電膜パターン150bを含む。そして、前記第2ゲート構造物147は、第2ゲート絶縁膜パターン144b、第2ゲート導電膜パターン146c、及び第4ゲート導電膜パターン156bを含む。ここで、前記第1ゲート絶縁膜パターン134bと第1ゲート導電膜パターン136bのそれぞれは、実施例1のゲート絶縁膜パターン14aとゲート導電膜パターン16aのそれぞれと類似であり、前記第2ゲート絶縁膜パターン144bと第2ゲート導電膜パターン146cのそれぞれは、実施例2のゲート絶縁膜パターン14bとゲート導電膜パターン16bのそれぞれと類似である。図21乃至図27は、図20の半導体装置を製造する方法を概略的に示す断面図である。図21を参照すると、半導体基板としてシリコン基板130を準備する。前記シリコン基板130は、実施例6の半導体基板100と同じである。その後、前記シリコン基板130にトレンチ素子分離膜132を形成して、アクティブ領域とフィールド領域に画定する。そして、前記シリコン基板130上に第1ゲート絶縁膜134と第1ゲート導電膜136を形成する。前記第1ゲート絶縁膜134は、実施例1のゲート絶縁膜14と同じであり、前記第1ゲート導電膜136は約1500Åの厚さを有するように形成することを除いては、実施例1のゲート導電膜16と同じである。その後、前記シリコン基板130のPMOS領域上に形成されている第1ゲート導電膜136の表面を露出させるフォトレジストパターン135を形成する。図22を参照すると、前記フォトレジストパターン135をエッチングマスクとして用いたエッチングを実施して、前記露出された第1ゲート導電膜136と第1ゲート絶縁膜134を順次に除去する。前記エッチングでは希釈されたHF溶液を用いる。そして、前記フォトレジストパターン135を除去する。その結果、前記シリコン基板130のNMOS領域上には、予備-第1ゲート絶縁膜パターン134aと予備-第1ゲート導電膜パターン136aが形成される。続けて、前記シリコン基板130のPMOS領域と前記予備-第1ゲート導電膜パターン136a上に第2ゲート絶縁膜144を連続的に形成する。前記第2ゲート絶縁膜134は、実施例2のゲート絶縁膜14’と同じ方法で形成する。図23を参照すると、前記第2ゲート絶縁膜144が形成されている結果物上に第2ゲート導電膜146を形成する。前記第2ゲート導電膜146は、約1500Åの厚さを有するように形成することを除いては、実施例1のゲート導電膜16と同じである。図24を参照すると、化学機械的研磨によって前記第2ゲート導電膜146の一部を除去する。その結果、一部が除去されることにより、厚さが薄くなった第2ゲート導電膜146aが得られる。図25を参照すると、前記予備-第1ゲート導電膜パターン136aの表面が露出されるまでエッチバックを行う。その結果、前記シリコン基板130のNMOS領域上には、予備-第1ゲート絶縁膜パターン134aと予備-第1ゲート導電膜パターン136bが形成され、PMOS領域上には、予備-第2ゲート絶縁膜パターン144aと予備-第2ゲート導電膜パターン146bが形成される。特に、前記化学機械的研磨とエッチバックを行った結果、前記予備-第1ゲート導電膜パターン136aと予備-第2ゲート導電膜パターン146bのそれぞれの厚さは約500である。従って、前記化学機械的研磨とエッジバックを行った後、前記NMOS領域には約500Åの厚さを有する予備-第1ゲート導電膜パターン136aが形成され、前記PMOS領域には約500Åの厚さを有する予備-第2ゲート導電膜パターン146bが形成される。図26を参照すると、前記予備-第1ゲート導電膜136aと予備-第2ゲート導電膜パターン146b上に第3ゲート導電膜150を形成する。図27を参照すると、化学機械的研磨を実施して、前記第3ゲート導電膜150の一部を除去することにより、平坦な表面を有する第3ゲート導電膜150aを形成する。特に、前記化学機械的研磨を行って獲得する平坦な表面を有する第3ゲート導電膜150aは、約450Åの厚さを有するように工程を調節する。続けて、第1パターニングと第1不純物のドーピングを順次に行って、前記シリコン基板130のNMOS領域に第1ゲート構造物137と第1ソース/ドレイン領域138を含むNMOSトランジスタを形成する。そして、第2パターニングと第2不純物のドーピングを順次に行って、前記シリコン基板130のPMOS領域に第2ゲート構造物147と第2ソース/ドレイン領域148を含むPMOSトランジスタを形成する。第1パターニング及び第2パターニングは同時に行うこともでき、別の工程で行うこともできる。同時に行う場合には、第1不純物及び第2不純物ドーピング工程を別のイオン注入マスクを形成して行う。その結果、図20に示すような相補型トランジスタを完成する。このように、本実施例によると、NMOS及びPMOSトランジスタのそれぞれに適合したゲート絶縁膜を形成することにより、優れた特性と信頼性を有する相補型MOSトランジスタの具現が可能である。実施例8図28は、本発明の実施例8による半導体装置のゲート構造物を示す断面図である。図42は、本発明の実施例で説明する半導体装置を示す平面図である。そして、図42のAA’線に沿って切断すると、図28のPMOS構造物が現れ、図42のCC’線に沿って切断すると、図28のNMOS構造物が現れる。又、本実施例では、実施例1、実施例2、実施例6、及び実施例7と同じ部材には同じ参照符号を付与し、その重複説明は省略する。図28を参照すると、半導体基板130は絶縁領域132を含む。前記絶縁領域132は、主にトレンチ素子分離膜として前記半導体装置のPMOSアクティブ領域とNMOSアクティブ領域とに分離する。図28の左側に図示された前記NMOS領域には、n型不純物がドーピングされたソース/ドレイン領域138と前記ソース/ドレイン領域138との間に形成されるチャンネル領域を含むトランジスタがある。前記NMOS領域でのゲート構造物137は、前記ソース/ドレイン領域138間のチャンネル領域上に形成される。前記ゲート構造物137は、第1ゲート絶縁膜134b又はゲート誘電膜を含む。そして、金属含有ポリシリコンmetalinsertedpolysilicon:MIPSで構成されるゲート電極が前記ゲート絶縁膜134b上に形成される。前記ゲート電極は、金属又は、金属窒化物で構成されるゲート導電膜135bと、第1ポリシリコン膜136bと第2ポリシリコン膜150bである導電性ポリシリコンで構成されるゲート導電膜を含む。又、前記第1ポリシリコン膜136bと前記第2ポリシリコン膜150bは、前記金属ゲート導電膜135bと共に電気的経路を形成する。同様に、図28の右側に図示された前記PMOS領域には、p型不純物がドーピングされたソース/ドレイン領域148と前記ソース/ドレイン領域148間に形成されるチャンネル領域を含むトランジスタがある。前記PMOS領域でのゲート構造物147は、前記ソース/ドレイン領域148間のチャンネル領域上に形成される。前記ゲート構造物147は、第1ゲート絶縁膜144b又はゲート誘電膜を含む。そして、前記ゲート構造物147は、前記ゲート絶縁膜144b上に形成される多層構造のゲート電極を含む。前記PMOS領域の前記ゲート電極は、金属又は、金属窒化物で構成されるゲート導電膜145bと、ドーピングされたポリシリコン膜146c、156bのような二つのゲート導電膜を含む。前記n型の不純物がドーピングされたソース/ドレイン領域138間に形成された前記ゲート構造物137において、前記ゲート絶縁膜134bは前記NMOS領域のドーピングに用いられた不純物に基づいて選択される第1高誘電率物質を用いて形成する。又、前記PMOS領域での前記ゲート構造物147において、前記ゲート絶縁膜144bは前記第1高誘電率物質とは互いに異なる第2高誘電率物質を用いて形成することができる。本実施例において、前記第1高誘電率物質の例としては、ハフニウム、ジルコニウム、チタニウム等を含む金属酸化物が挙げられる。特に、前記ハフニウム、ジルコニウム、チタニウム等は単独で用いるか、二つ以上を混合し使用する。そして、前記第2高誘電率物質の例としては、アルミニウム、ランタン、イットリウム等を含む金属酸化物が挙げられる。特に、前記アルミニウム、ランタン、イットリウム等は単独で用いるか、二つ以上を混合し使用する。より具体的に、前記第1高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、ジルコニウムシリコン酸窒化物等が挙げられ、これは単独又は二つ以上を混合し使用する。又、前記第2高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウムアルミニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、ジルコニウムアルミニウム酸窒化物等が挙げられ、これは単独又は二つ以上を混合し使用する。前述したように、前記ゲート構造物137、147は、金属又は、金属窒化物のゲート導電膜とポリシリコンのゲート導電膜で構成される多層薄膜構造を有する。しかし、本実施例では前記ゲート構造物の構造に限定されず、導電性電極構造物のような知られた範囲内で多様な変形が可能である。図29乃至図36は、図28の半導体装置を製造する方法を示す断面図であり、図37は、図28の半導体装置を製造した後、後続工程を行う方法を示す断面図である。そして、図29乃至図36での製造方法を簡単に変形することにより、以下で説明する図38の半導体装置を製造することができるのは充分に理解できる。図29を参照すると、半導体基板130にトレンチ素子分離領域132としてトレンチ素子分離膜を形成した後、前記半導体基板130上に第1ゲート絶縁膜134を形成する。前記第1ゲート絶縁膜134は、化学気相蒸着又は原子層積層を行って形成することができる。ここで、前記半導体基板130上にシリコン酸化膜、シリコン酸窒化膜等のようなインタフェース薄膜図示せずを形成した後、前記インタフェース薄膜上に前記第1ゲート絶縁膜134を形成することもできる。従って、前記半導体基板130と前記第1ゲート絶縁膜134との間に前記インタフェース薄膜が介在される場合もある。そして、前記第1ゲート絶縁膜134上にモリブデンMo、モリブデン窒化物MoN、チタニウムTi、チタニウム窒化物TiN、タンタルTa、タンタル窒化物TaN、ハフニウムHf、ハフニウム窒化物HfN、ジルコニウムZr、ジルコニウム窒化物ZrN、アルミニウムAl、アルミニウム窒化物AlN、タンタルシリコン窒化物TaSiN等のような物質で構成される第1金属膜又は、金属窒化膜135を形成する。特に、前記第1金属膜135は、約200未満の厚さを有するように形成する。そして、前記第1金属膜又は、金属窒化膜135は、金属含有ポリシリコンで構成されるゲート電極ではない導電性ポリシリコンで構成されるゲート電極を用いる場合には、その省略が可能である。続けて、前記第1金属膜135上にドーピングされたポリシリコンで構成されるか、又は、ポリシリコンと金属窒化物等で構成される多層構造物を含む第1ゲート導電膜136を形成する。そして、前記ゲート導電膜136上にフォトレジストパターン605を形成した後、前記フォトレジストパターン605をエッチングマスクとして用いて、ドライエッチング又はウェットエッチングを行う。前記エッチングを行った結果、図30に示すように、第1ゲート導電膜パターン136a、第1金属膜パターン135a、及び第1ゲート絶縁膜パターン134aが形成される。その後、前記PMOS領域の半導体基板130の表面と前記第1ゲート導電膜パターン136a上に第2ゲート絶縁膜144を形成する。ここで、前記第2ゲート絶縁膜144は、前記第1ゲート絶縁膜パターン134aの第1高誘電率物質とは異なる第2高誘電率物質で構成される。続けて、前記第1金属膜135と同じ物質又は他の物質で構成される第2金属膜又は、金属窒化膜145を前記第2ゲート絶縁膜144の表面上に形成する。そして、前記第2金属膜145の場合にも、導電性ポリシリコンで構成されるゲート電極を用いる場合には、その省略が可能である。特に、前記第2ゲート絶縁膜144がハフニウムシリコン酸化物で構成される場合、前記第2ゲート絶縁膜144を形成する方法は、実施例1のハフニウムシリコン酸化物で構成されるゲート絶縁膜を形成する方法と同じである。又、前記第2ゲート絶縁膜144がハフニウムアルミニウム酸化物で構成される場合、前記第2ゲート絶縁膜144を形成する方法は、実施例2のハフニウムアルミニウム酸化物で構成されるゲート絶縁膜を形成する方法と同じである。図31を参照すると、前記NMOS領域と前記PMOS領域に第2ゲート導電膜146を形成する。前記第2ゲート導電膜146は、ドーピングされたポリシリコンで構成されるか、又は、ポリシリコンと金属窒化物で構成される多層薄膜の構造を含む。特に、図31に示すように、前記NMOS領域とPMOS領域での段差は、前記NMOS領域にエッチングされない第1ゲート絶縁膜パターン134a、第1金属膜パターン135a、及び第1ゲート導電膜パターン136aに起因する。又、本実施例で前記段差は約500Å未満に調整されることが好ましい。図32を参照すると、前記第2ゲート導電膜146を対象として化学機械的研磨等のような工程を行って、前記段差が除去された低い厚さを有する第2ゲート導電膜146aを形成する。特に、本実施例では化学機械的研磨よりはエッチングを行って、前記第2ゲート導電膜146の厚さを低くすることが好ましく、前記化学機械的研磨とエッチングを共に行って、前記第2ゲート導電膜146の厚さを低くすることがより好ましい。特に、前記化学機械的研磨を行って、前記NMOS領域の金属膜145が露出されない厚さ程度を有するように、前記第2ゲート導電膜146aを残留させる。図33を参照すると、ゲート構造物を形成するための工程を継続行う。具体的に、全面ドライエッチングを行って、前記PMOS領域には第2ゲート導電膜パターン146bを形成し、前記NMOS領域には前記金属膜145及び前記第2ゲート絶縁膜144を除去する。その結果、前記PMOS領域には前記NMOS領域に対応する第2ゲート絶縁膜パターン144aと金属膜パターン145aが形成される。この場合、本実施例では前記第2ゲート導電膜パターン146bを約500未満の厚さを有するように形成することが好ましく、前記金属膜135、145は、約200未満の厚さを有するように形成することが好ましい。特に、前記金属膜135、145の場合には、約1~50Åの厚さを有するように形成することがより好ましい。前記第1高誘電率物質の前記第1ゲート絶縁膜134aは、ハフニウム、ジルコニウム、チタニウム、又はこれらの混合物で構成される金属酸化物を積層した後、窒化雰囲気で熱処理して形成し、前記第2高誘電率物質の前記第2ゲート絶縁膜144aは、アルミニウム、ランタン、イットリウム、又はこれらの混合物で構成される金属酸化物を積層した後、窒化雰囲気で熱処理して形成することが好ましい。図34を参照すると、前記結果物上にドーピングされたポリシリコンなどのような物質からなる第3ゲート導電膜150を形成する。そして、前記第3ゲート導電膜150を化学機械的研磨のような工程を遂行して、図35に示したように、前記第3ゲート導電膜を平坦な表面を有する第3ゲート導電膜構造物150aに形成する。特に、本実施例では、前記ゲート導電膜構造物150aが約450Åの厚さを有するよう平坦化を遂行することが望ましい。前記第3ゲート導電膜構造物150aは、ドーピングされたポリシリコン、金属、金属窒化物などを用いて形成する。特に、前記金属又は金属窒化物の例としては、タングステンW、モリブデンMo、チタニウムTi、タンタルTa、アルミニウムAl、銅Cu、ハフニウムHf、ジルコニウムZr、モリブデン窒化物MoN、チタニウム窒化物TiN、タンタル窒化物TaN、ハフニウム窒化物HfN、ジルコニウムZr、モリブデン窒化物MoN、チタニウム窒化物TiN、タンタル窒化物TaN、ハフニウム窒化物HfN、ジルコニウム窒化物ZrN、アルミニウム窒化物AlN、タンタルシリコン窒化物TaSiNなどを挙げることができる。本実施例では、前記NMOS領域の前記第1金属膜パターン135aの厚さが前記第1ゲート導電膜パターン136aと前記第3ゲート導電膜構造物150aの全体厚さ、又は前記第2ゲート導電膜パターン146bと前記第3ゲート導電物構造物150aの全体厚さに比べて約1/2未満で形成されることが望ましい。したがって、前記第3ゲート導電膜構造物150aの厚さを適切に調節することによって前記厚さの調節が十分可能である。その後、図35に示した結果物をパターニングして図36及び図1に示したように第1ゲート構造物137と第2ゲート構造物147を形成する。その後、前記半導体基板に不純物をドーピングして前記NMOS領域には第1ソース/ドレイン領域138を形成し、前記PMOS領域には第2ソース/ドレイン領域148を形成する。そして、図37に示したように、前記第1ゲート構造物137の両壁と前記第2ゲート構造物147の量壁のそれぞれに絶縁物質からなるスペーサ600を形成する。その後、前記スペーサをマスクとして用いて前記半導体基板に不純物をドーピングさせる。その結果、前記ソース/ドレイン領域にはLDD構造が形成される。実施例9図38は、本発明の実施例9による半導体装置のゲート電極構造物を示す断面図である。そして、実施例8と同様に、図41のAA’に沿って見るとPMOS構造物が示され、図41のCC’に沿って見ると図38のNMOS構造物が示される。また、本実施例では、実施例8と同じ部材に対して同じ参照符号で示し、重複した説明は省略する。図38を参照すると、本実施例ではNMOS領域のゲート構造物147の金属からなるゲート導電膜136b上にゲート導電膜160bを形成し、またPMOS領域のゲート構造物147の金属層145b上に単一薄膜のゲート導電膜160bがパターンニングされて形成されることを除いては実施例8と同じ構成を有す。実施例10図28及び図38では、それぞれのNMOS領域とPMOS領域でのゲート構造は別個の構造を有することを示した反面、図41の平面図を参照すると、前記別個の構造に見えるNMOS領域とPMOS領域は図41のBB’に沿って切った横方向を拡張する単一ゲート構造物520領域であることもできる。前記横方向に沿って切ることによって示される本実施例に対する構造を図39と図40を参照して具体的に説明すると、図39は図28の横断面図と一致し、図38は図40の横断面図と一致する。より具体的に、図39は、左側にはNMOS領域と、右側にはPMOS領域を有する図28と一致し、図28のNMOS領域とPMOS領域との関係は図39の参照符号300のようである。しかし、図39の参照符号305が指摘するように、PMOS構造は一般的に記述されたように図28のNMOS構造の薄膜を参考して配列することができ、その逆も同じである。図39を参照した本実施例では、参照符号300で示したように、NMOSとPMOS配列を参照して説明する。同様に、図40を参照すると、第1不純物の活性領域と第2不純物の活性領域は参照符号400が示すように図38の第1不純物領域及び第2不純物領域のそれぞれと一致し、参照符号405で示したような選択的な配列は本発明のより具体的な異なる実施例になることもできる。そして、参照符号136bと参照符号336bが互いに対応し、図28の参照符号と図39の参照符号は互いに対応し、図38の参照符号と図40の参照符号の場合にも同様に対応する。図39を参照すると、トレンチ素子分離膜で構成される絶縁領域332を含む半導体基板330があり、前記絶縁領域332の両側には参照符号300及び305のNMOS領域とPMOS領域で示す第1活性領域である第1不純物領域と第2活性領域である第2不純物領域が形成される。そして、前記半導体基板330の前記第1不純物領域上に第1ゲート絶縁膜334bが形成される。なお、前記第1ゲート絶縁膜334b上に第1ゲート電極が形成されるものの、図39に示したように、前記第1ゲート電極は金属膜又は金属窒化膜335b、第1ポリシリコン膜336b及び第3ポリシリコン膜305bを含む。したがって、本実施例の前記NMOS領域に形成される第1ゲート構造物は前記第1ゲート絶縁膜334b、前記金属窒化膜335b、及び前記ポリシリコン膜336b、350bを含む。図39の右側に位置するPMOS領域に形成されるゲート構造物に対して説明する。前記第1ゲート絶縁膜334bとは異なる高誘電率物質からなる第2ゲート絶縁膜334bが前記半導体基板上に形成される。そして、前記ゲート絶縁膜344b上に多層薄膜構造を有する第2ゲート電極が形成される。特に、前記第2ゲート電極は金属膜又は金属窒化膜345b、第2ポリシリコン膜346c及び第3ポリシリコン膜350bを含む。したがって、本実施例においての前記PMOS領域に形成される第2ゲート構造物は前記第2ゲート絶縁膜344b、前記金属窒化膜345b及び前記ポリシリコン膜346c、350bを含む。その後、図41に示したゲート構造物520を参照して、図39に示したゲート構造物をより詳細に説明する。前記ゲート構造物は、第1及び第2ドーピングされた活性領域間の絶縁領域332の上部に第1不純物領域と第2不純物領域との間に延びられて形成される。そして、前記ゲート構造物は、前記第1不純物領域と前記第2不純物領域図39の参照符号300のNMOS領域とPMOS領域との間又は参照符号305のPMOS領域とNMOS領域との間との間の絶縁領域332上部に形成されるフェンス構造物370を含む。前記フェンス構造物370は前記半導体基板330から前記ゲート電極の方に延びられる薄膜を含み、前記ゲート絶縁膜334b、344bのような高誘電率物質からなる。特に、本実施例の前記フェンス構造物370は、前記第2ゲート絶縁膜344Bの高誘電率物質からなる。また、図28及び図39に示したように、前記ゲート構造物は前記第1不純物領域上部のNMOS素子のチャンネル領域から前記第2不純物領域上部のPMOS素子のチャンネル領域に延びられる。そして、図39に示したように、前記フェンス構造物370は、前記絶縁領域の上部に形成されるが、場合によっては前記フェンス構造物370は前記絶縁領域上部でない他の位置の前記NMOS素子と前記PMOS素子との間にも形成することができる。図38の整列と対応する図40の参照符号400の場合には、左側にNMOS領域が位置し、右側にPMOS領域が位置する。しかし、他の実施例としては、図40の参照符号405のように、左側にPMOS領域が位置し、右側にNMOS領域が位置することも可能である。図40を参照すると、前記半導体基板430のNMOS領域とPMOS領域との間にトレンチ素子分離膜のような絶縁領域432が形成される。前記NMOS領域上に形成されるゲート構造物は前記半導体基板430上に形成される第1高誘電率物質からなる第1ゲート絶縁膜434bと前記第1ゲート絶縁膜434b上に形成される第1ゲート電極を含む。特に、前記ゲート電極は前記第1ゲート絶縁膜434b上に形成される多層薄膜で構成される。前記ゲート電極は、金属膜又は金属窒化膜435b、第1導電性ポリシリコン膜436b及び第2導電性ポリシリコン膜460bを含む。そして、PMOS領域の場合には、前記半導体基板430上に第2高誘電率物質からなる第2ゲート絶縁膜444b及び前記第2ゲート絶縁膜444b上に形成される多層薄膜の第2ゲート電極を含む。特に、図40に示したように、前記PMOS領域の前記第2ゲート電極は、金属膜又は金属窒化膜445b及び前記金属膜445b上に形成される前記第2導電性ポリシリコン膜460bを含む。そして、前記絶縁領域432の上部に前記半導体基板430から離れた形態に延びられるよう形成されるフェンス構造物470を含む。前記フェンス構造物470は、前記第2ゲート絶縁膜444bによって形成される高誘電率物質からなる薄膜と前記金属膜又は金属窒化膜445bによって形成される金属薄膜を含む。また、図41では、活性領域である第1不純物領域と第2不純物領域との間に延びられたゲート構造物を有する半導体装置を示す。前記ゲート構造物520は、PMOS素子領域505とNMOS素子領域510との間に延びられた形態に形成される。そして、図41の前記NMOS素子領域510と前記PMOS素子領域505より更に明るく見える部分が絶縁領域515に該当する。しきい電圧に対する評価図42は、本発明の実施例による方法によって製造したゲート絶縁膜を有する半導体装置及び従来のゲート絶縁膜を有する半導体装置でのしきい電圧を測定した結果を示すグラフである。図42を参照すると、第1サンプルとしては実施例1と同じ原子層の積層と窒素雰囲気の熱処理及びパターニングを遂行してハフニウムシリコン酸化物含有固体物質からなり、窒素が添加されたゲート絶縁膜パターンHfSiONを準備した。なお、第2サンプルとしては実施例2と同じ原子層積層と窒素雰囲気の熱処理及びパターニングを遂行してハフニウムアルミニウム酸化物含有固体物質からなり、窒素が添加されたゲート絶縁膜パターンHfAlONを含む準備をした。また、第3サンプルとしては従来の方法によってシリコン酸化物からなるゲート絶縁膜パターンSiONを準備した。前記サンプルに対するしきい電圧を測定した結果、第1サンプルはPMOSトランジスタで約-0.9Vを示すが、NMOSトランジスタで約-0.3Vを示すことがわかる。そして、前記第2サンプルはPMOSトランジスタ及びNMOSトランジスタいずれも約-0.6Vを示すことがわかった。また、前記第3サンプルは、PMOSトランジスタで約-0.3Vを示すが、NMOSトランジスタで約-0.35Vを示すことがわかった前記しきい電圧は約10μmの幅と約1μmの長さを有する範囲内で測定した。前記測定の結果、高誘電率を有する物質の種類によってNMOSトランジスタとPMOSトランジスタでのしきい電圧が互いに異なるように示されることがわかる。特に、NMOSトランジスタでは、前記第1サンプルが相対的に良好なしきい電圧を示し、PMOSトランジスタでは前記第2サンプルが相対的に良子なしきい電圧を示すことがわかる。したがって、NMOSトランジスタのゲート絶縁膜パターンとしては、ハフニウムシリコン酸化物含有固体物質で形成することが望ましく、PMOSトランジスタのゲート絶縁膜パターンとしてはハフニウムアルミニウム酸化物含有固体物質で形成することが望ましい。移動度mobility特性に対する評価図43は、本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してNMOSトランジスタの電界によるGm値を示すグラフであり、図44は、本発明の方法によって製造したサンプルに対してPMOSトランジスタの電界によるGm値を示すグラフである。図43及び図44において、CETcapacitancemeasuredequivalentoxidethicknessはキャパシタンスから計算された等価酸化膜の厚さを示し、Vgはゲート電圧を示し、Vthはしきい電圧を示す。そして、第4サンプル、第5サンプル、及び第6サンプルのそれぞれは前記第1サンプル、第2サンプル、第3サンプルと同じものを用いた。なお、移動度特性を調べるために、前記第4サンプル、第5サンプル、第6サンプルのそれぞれに対するGmtransconductanceを測定した前記Gmの測定は約50μmの幅と約50μmの長さを有する範囲内で測定した。前記測定結果、第4サンプル、第6サンプルを基準としてNMOSトランジスタでは移動度が約70~80を示し、PMOSトランジスタでは移動度が約80~100を示すことがわかった。そして、第5サンプルの場合、第6サンプルを基準としてNMOSトランジスタでは移動度が約50~60を示し、PMOSトランジスタでは移動度が約80~90を示すことがわかった。NMOSトランジスタでは、前記第4サンプルが相対的に良子な移動度特性を示し、PMOSトランジスタでは前記第5サンプルが相対的に良子な移動度特性を示す。これからNMOSトランジスタのゲート絶縁膜パターンとしてはハフニウムシリコン酸化物含有固体物質で形成することが望ましく、PMOSトランジスタのゲート絶縁膜パターンとしてハフニウムアルミニウム酸化物含有固体物質で形成することが望ましいということがわかった。BTIbiastemperatureinstability特性に対する評価図45は、本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してPMOSトランジスタの時間によるしきい電圧の変化を示すグラフであり、図46は本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してNMOSトランジスタの時間によるしきい電圧の変化を示すグラフである。図45及び図46において、第11サンプルと第13サンプルは第1サンプルと同じであり、第12サンプルと第14サンプルは第2サンプルと同じであり、第15サンプルは第3サンプルと同じである。前記BTI特性を調べるために、前記第11~第15サンプルのそれぞれに対するしきい電圧の変化ΔVthを測定した。特に、約125°Cの温度にて前記第11~第15サンプルのそれぞれに約10MV/cmの電圧を加えた後、Id-Vg曲線をスウィープsweepするときに示されるしきい電圧の変化を測定した。前記測定結果、図45に示したように、PMOSトランジスタでは前記第11~第14サンプルの全てが前記第15サンプルと類似なしきい電圧の変化を示していることを確認することができた。しかし、図46に示したように、NMOSトランジスタでは、前記第11サンプルと第13サンプルの場合には、前記第15サンプルと類似なBTI特性を示していることがわかるが、前記第12サンプルと第14サンプルの場合前記第15サンプルに比べて多少激しいデグラデーションdegradationを示すことを確認することができた。それによって、NMOSトランジスタのゲート絶縁膜としてはハフニウムシリコン酸化物含有固体物質で形成することが望ましく、PMOSトランジスタのゲート絶縁膜パターンとしてはハフニウムアルミニウム酸化物含有固体物質で形成することが望ましい。C-V曲線に対する評価図47は、本発明の方法によって製造したサンプルに対してNMOSトランジスタのC-V曲線を示すグラフであり、図48は、本発明の方法によって製造したサンプルに対してPMOSトランジスタのC-V曲線を示すグラフである。図47及び図48において、第21サンプルとしては第1サンプル上に約20Åの厚さを有するタンタル窒化膜パターンとポリシリコンからなるゲート導電膜パターンが順次積層した形態を有するよう準備して、第22サンプルは第1サンプル上にただポリシリコンからなるゲート導電膜パターンが積層された形態を有するよう準備した。そして、第23サンプルは、第2サンプル上に約20Åの厚さを有するタンタル窒化膜パターンとポリシリコンからなるゲート導電膜パターンが順次積層された形態を有するよう準備し、第24サンプルは第2サンプル上にただポリシリコンからなるゲート導電膜パターンが積層された形態を有するよう準備した。前記第21~第24サンプルそれぞれに対するC-V曲線を測定した結果、前記第21サンプルが第22サンプルに比べて良子なC-V曲線を有することを確認することができ、前記第23サンプルが第24サンプルに比べて良子なC-V曲線を有することを確認することができる。したがって、高誘電率を有するゲート絶縁膜パターンを形成する場合、前記ゲート絶縁膜パターンとゲート導電膜パターンとの間にはタンタル窒化物のようなタンタル含有固体物質からなる薄膜を介在することが効率的である。