第1の低電位と前記第1の低電位よりも高い第1の高電位との間で変化する第1の論理レベルの信号を前記第1の低電位と前記第1の高電位よりも高い第2の高電位との間で変化する第2の論理レベルの信号に変換するレベルシフト回路と、前記第1の論理レベルの第1の信号がゲートに入力される第1のNチャンネル形MOSFETと、前記第1のNチャンネル形MOSFETに直列に接続され前記第1の信号と反転関係にある前記第2の論理レベルの第2の信号がゲートに入力される第2のNチャンネル形MOSFETとを有するCMOS論理回路と、を備えたことを特徴とするCMOS論理集積回路。前記第1の信号は、前記レベルシフト回路の入力信号であることを特徴とする請求項1記載のCMOS論理集積回路。前記第1の信号は、前記レベルシフト回路の出力信号を前記第1の論理レベルの信号に変換した信号であることを特徴とする請求項1記載のCMOS論理集積回路。前記第2の信号は、前記レベルシフト回路の出力信号であることを特徴とする請求項1~3のいずれか1つに記載のCMOS論理集積回路。前記第2の信号は、前記レベルシフト回路の出力信号と異なることを特徴とする請求項1~3のいずれか1つに記載のCMOS論理集積回路。前記CMOS論理回路は、前記第1のNチャンネル形MOSFETと前記第2のNチャンネル形MOSFETとにそれぞれ直列に接続された、第1のPチャンネル形MOSFETと第2のPチャンネル形MOSFETとをさらに有することを特徴とする請求項1~5のいずれか1つに記載のCMOS論理集積回路。前記CMOS論理回路は、NANDを有することを特徴とする請求項1~6のいずれか1つに記載のCMOS論理集積回路。前記CMOS論理回路は、AND-NORを有することを特徴とする請求項1~6のいずれか1つに記載のCMOS論理集積回路。本発明の実施形態は、異なる論理レベルの信号を高速に伝達可能なCMOS論理集積回路を提供する。実施形態によれば、レベルシフト回路とCMOS論理回路とを備えたことを特徴とするCMOS論理集積回路が提供される。前記レベルシフト回路は、第1の低電位と前記第1の低電位よりも高い第1の高電位との間で変化する第1の論理レベルの信号を前記第1の低電位と前記第1の高電位よりも高い第2の高電位との間で変化する第2の論理レベルの信号に変換する。前記CMOS論理回路は、前記第1の論理レベルの第1の信号がゲートに入力される第1のNチャンネル形MOSFETと、前記第1のNチャンネル形MOSFETに直列に接続され前記第1の信号と反転関係にある前記第2の論理レベルの第2の信号がゲートに入力される第2のNチャンネル形MOSFETとを有する。以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。まず、第1の実施形態について説明する。図1は、第1の実施形態に係るCMOS論理集積回路の構成を例示する回路図である。CMOS論理集積回路1は、入力される第1の論理レベルの第1の信号V1をレベルシフトするレベルシフト回路破線2で囲んだ部分と、レベルシフトされた第2の論理レベルの出力信号V4を生成するCMOS論理回路破線3で囲んだ部分とを備えている。ここで、第1の論理レベルの第1の信号V1は、第1の低電位V1lと第1の低電位V1lよりも高い第1の高電位V1hとの間で、LまたはHに変化する信号である。また、L、Hは、第1の論理レベルの第1の信号V1の電位が、それぞれ論理値0偽、論理値1真となる電位である。また、第2の論理レベルの出力信号V4は、第1の低電位V1lと第1の高電位V1hよりも高い第2の高電位V2hとの間で、ローレベルまたはハイレベルに変化する信号である。ここで、ローレベル、ハイレベルは、第2の論理レベルの出力信号V4の電位が、それぞれ論理値0偽、論理値1真となる電位である。レベルシフト回路2は、一対のNチャンネル形MOSFET以下、NMOS8、9に直列に接続された一対のPチャンネル形MOSFET以下、PMOS10、11を有する。一対のNMOS8、9は、ローサイド素子であり、一対のPMOS10、11は、クロスカップル接続されたハイサイド素子である。レベルシフト回路2は、差動回路で構成されている。また、レベルシフト回路2には、第1の低電位V1lと第2の高電位V2hとが供給される。図1においては、第1の低電位V1lは、接地電位0Vであり、第2の高電位V2hは電源電位Vcc2である。また、レベルシフト回路2は、インバータ12を有し、一対のNMOS8、9の各ゲートには、第1の信号V1と、第1の信号V1をインバータ12で反転した信号とが、それぞれ入力される。インバータ12には、第1の低電位V1lとして接地電位0Vと、第1の高電位V1hとして電源電位Vcc1とが供給される。したがって、一対のNMOS8、9の各ゲートに入力される信号は、第1の論理レベルの信号である。第1の信号V1が入力されるNMOS8のドレインから、第2の信号V2が出力される。また、インバータ12で反転した信号が入力されるNMOS9のドレインから、第2の論理レベルの信号V3が出力される。第2の論理レベルの第2の信号V2と、信号V3とは、差動信号である。上記のとおり、第2の信号V2は、第1の信号V1と反転関係にあり、第2の論理レベルの信号V3は、第1の信号V1と同相である。CMOS論理回路3は、2入力の論理積の否定を生成する回路NAND21を有しており、第1の信号V1と第2の信号V2との論理積の否定をとった出力信号V4を生成する。NAND21は、直列に接続された第1のNMOS4と第2のNMOS5と、並列に接続された第1のPMOS6と第2のPMOS7とを有する。第1のPMOS6、第2のPMOS7は、ハイサイド素子として、それぞれ第1のNMOS4と第2のNMOS5とに直列に接続されている。第2のPMOS7のゲートは、第2のNMOS5のゲートと接続されている。第2のPMOS7のゲートには、第2の信号V2が入力される。第1のPMOS6のゲートは、第1のNMOS4のゲートに接続されている。第1のPMOS6のゲートには、第1の信号V1が入力される。第1のNMOS4と第2のNMOS5とは、ローサイド素子である。CMOS論理回路3には、接地電位0Vの第1の低電位V1lと、第2の高電位V2hとして電源電位Vcc2とが供給されている。次に、タイミングチャートを参照しつつ、CMOS論理集積回路1の動作について説明する。図2は、第1の実施形態に係るCMOS論理集積回路の主要な信号を例示する波形図であり、aは第1の信号V1、bは第2の信号V2、cは信号V3、dは出力信号V4を表す。入力される第1の信号V1は、時間timet1で、LからHに上昇する図2a。レベルシフト回路2のNMOS8のゲートにHの第1の信号V1が入力されると、NMOS8はオンし、NMOS9はオフする。NMOS8がオンしたことにより、第2の信号V2は、オンしているPMOS10とオンしたNMOS8とに挟まれることになる。そして、NMOS8は、第2の信号V2を、それまでの電源電位Vcc2から、NMOS8のオン抵抗とPMOS10のオン抵抗で決まる電位へ向かって降下させる図2b。また、NMOS9がオフしたことにより、第2の論理レベルの信号V3は、オフしたPMOS11とNMOS9とに挟まれることになるが、寄生容量により、しばらく元の電位すなわちローレベルとなっている図2c。そして、第2の信号V2の電位が低下すると、PMOS11はオンして、第2の論理レベルの信号V3の電位を上昇させる図2b、c。第2の論理レベルの信号V3の電位の上昇によりPMOS10がオフし、オンしているNMOS8は、第2の信号V2を接地電位0Vにする図2b。この段階では、NMOS8とPMOS11とがオン、NMOS9とPMOS11とがオフしており、電源電位Vcc2からの電流は遮断され、CMOS論理回路3は電力を消費しない。このようにして、レベルシフト回路2は、第1の高電位V1h=Vcc1から第2の高電位V2h=Vcc2へ信号の電圧をレベルシフトする。入力及び出力が安定した状態においては、レベルシフト回路2は、電力を消費しない。しかし、レベルシフト回路2は、一般には動作が遅いという欠点を持つ。通常の論理回路、例えばインバータ12では、入力信号の変化にしたがい、NMOSのオンとPMOSのオフとが同時進行的に起こる。しかし、レベルシフト回路2においては、上記の一連の動作を経る必要があり動作は遅くなる。レベルシフト回路2は、差動形であるが、その他の形式のレベルシフト回路においても、一般に、通常の論理回路より動作は遅くなってしまう。すなわち、レベルシフト回路2は、第1の信号V1図2aの時間t1の変化に対して、第2の信号V2図2b、信号V3図2cは、遅れて時間t2で変化する。したがって、レベルシフト回路2の出力で動作する論理回路は、この第2の信号V2、信号V3よりも早く動作することは不可能である。しかし、CMOS論理集積回路1において、CMOS論理回路3のNAND21は、第1の信号V1と第2の信号V2との論理積の否定をとる論理演算をして、出力信号V4図2dを生成している。したがって、NAND21の一方の入力信号として、第1の論理レベルの第1の信号V1が、第1のPMOS6のゲートに入力される。入力される第1の信号V1が、時間t1で、LからHに上昇したとき図2a、第1の信号V1のHの電位が、第2の高電位V2h=Vcc2に対して、第1のPMOS6のしきい値電圧Vth以下である場合、第1のPMOS6はオフできない。しかし、NMOS8は、第1の信号V1がHになるのに少し遅れて、時間t2で第2の信号V2をローレベルにするため、第2のNMOS5はオフする。したがって、オフできない第1のPMOS6を流れようとした電流は、第2のNMOS5がオフすることにより接地への経路を遮断される。以後、電流が流れることは無い。CMOS回路において、静的な電力消費があることは、致命的欠点となる。そのため、異なる電源電圧で動作するシステムが混在している場合においては、システム間の信号を伝達するためにレベルシフト回路が用いられることがある。しかし、CMOS論理回路3においては、第1のNMOS4と第2のNMOS5とが2段直列に接続されており、いずれかのゲートの電位が、Lまたはローレベルであれば、接地への電流経路は無く、電力消費は無い。CMOS論理回路3は、第1の信号V1がHで、第2の信号V2がハイレベルの場合に電力を消費する。しかし、それはまさにレベルシフト回路2の動作時間である。通常のCMOS回路も、回路動作中は電力消費があり、それは許容されている。CMOS論理回路3の電力消費がある時間は、レベルシフト回路2の動作時間と同等であり、何ら問題はない。一方、CMOS論理回路3は、図2dに示す出力信号V4を生成するが、2つの特徴を備えている。特徴の1つは、CMOS論理回路3は、ハイレベルの電位が、第2の高電位V2h=Vcc2の出力信号V4を生成することであることであり、このことは、この出力信号V4を、ハイレベルが第2の高電位V2h=Vcc2の論理回路に入力しても全く問題がないことを意味している。そして、もっとも重要なことは、CMOS論理回路3は、レベルシフト回路2の出力よりも前から応答する出力信号V4を生成していることである。レベルシフト回路2は、図2b、cに表した第2の信号V2、V3を出力する。CMOS論理回路3は、第2の信号V2、信号V3が応答する時間t2よりも前の時間t1から入力に応答する出力信号V4を生成している。CMOS論理回路3は、出力信号V4として、入力された第1の信号V1が変化してから、第2の信号V2、信号V3が変化するまでの一時的な信号を生成する。しかし、CMOS論理回路3は、ハイレベルが第2の高電位V2h=Vcc2の論理信号である第2の論理レベルの出力信号V4を生成し、他のハイレベルがVcc2の論理回路に出力して論理演算することは全く問題が無い。したがって、CMOS論理回路3は、この出力信号V4を生成することにより、レベルシフト回路2の低速性を回避することができる。このようにCMOS論理集積回路1は、定常的な電力消費を発生せずに、入力される第1の論理レベルの第1の信号V1から第2の高電位V2hをハイレベルとし、レベルシフト回路2の出力よりも高速に応答する第2の論理レベルの出力信号V4を生成することが出来る。したがって、CMOS論理集積回路1によれば、異なる論理レベルの信号を高速に伝達することができる。図3は、第2の実施形態に係るCMOS論理集積回路の構成を例示する回路図である。CMOS論理集積回路1aは、図1に表したCMOS論理集積回路1のレベルシフト回路2を単一出力のレベルシフト回路破線2aで囲んだ部分に置き換えて構成されている。CMOS論理回路3は、図1と同様である。なお、図3においては、図1と同一の要素には同一の符号を付している。レベルシフト回路2aは、入力される第1の論理レベルの第1の信号V1をレベルシフトした第2の論理レベルの信号V3を出力する。第2の論理レベルの信号V3は、第1の論理信号V1と同相関係にある。第2の論理レベルの信号V3は、インバータ13で反転され、第2の論理レベルの第2の信号V2としてCMOS論理回路3の第2のNMOS5のゲート及び第2のPMOS7のゲートに入力される。第1の信号V1は、第1のNMOS4のゲート及び第1のPMOS6のゲートに入力される。CMOS論理回路3は、NAND21を有し、第1の信号V1と第2の信号V2との論理積の否定をとった第2の論理レベルの出力信号V4を生成する。したがって、CMOS論理集積回路1aの動作は、図1に表したCMOS論理集積回路1と同様である。CMOS論理回路3には、第2の信号V2として、レベルシフト回路2aから出力される第2の論理レベルの信号V3よりも遅延した信号が入力される。しかし、CMOS論理集積回路1aは、入力される第1の信号V1の変化する時間t1で応答して変化する出力信号V4を生成するため、第2の信号V2の変化する時間t2が遅延することの問題ない。このように、第2の信号V2を生成するための信号の反転は、多数のゲートの組合せで実現されても問題ない。図4は、第3の実施形態に係るCMOS論理集積回路の構成を例示する回路図である。CMOS論理集積回路1bは、図1に表したCMOS論理集積回路1のCMOS論理回路3をCMOS論理回路破線3aで囲んだ部分に置き換えて構成されている。レベルシフト回路2は、図1と同様である。なお、図4においては、図1と同一の要素には同一の符号を付している。CMOS論理回路3aは、2入力の論理積と1入力の論理和との否定をとる複合回路AND-NOR22を有する。CMOS論理回路3aは、図1に表したCMOS論理回路3において直列に接続された第1のNMOS4と第2のNMOS5とに、さらに並列に接続された第3のNMOS14が追加されている。また、第2のPMOS7及び第1のPMOS6に直列に第3のPMOS15が、接続されている。第3のPMOS15のゲートは、第3のNMOS14のゲートに接続されている。第3のNMOS14及び第3のPMOS15の各ゲートには、レベルシフト回路2から出力される第2の論理レベルの信号V3が入力される。第1のNMOS4のゲート及び第1のPMOS6のゲートには、第1の信号V1が入力される。第2のNMOS5のゲート及び第2のPMOS7のゲートには、レベルシフト回路2から出力される第2の論理レベルの第2の信号V2が入力される。第2の信号V2は、第1の信号V1に対して反転関係にある。CMOS論理回路3aは、第1の信号V1と第2の信号V2との論理積V1V2と、第2の論理レベルの信号V3と、の論理和V1V2V3の否定をとった第2の論理レベルの出力信号V4を生成する。次に、タイミングチャートを参照しつつ、CMOS論理集積回路1bの動作について説明する。なお、第1の高電位V1hは、電源電位Vcc1、第1の低電位V1lは、接地電位0V、第2の高電位V2hは、電源電位Vcc2である。図5は、第3の実施形態に係るCMOS論理集積回路の主要な信号を例示する波形図であり、aは第1の信号V1、bは第2の信号V2、cは信号V3、dは出力信号V4を表す。入力される第1の信号V1は、時間timet1で、LからHに上昇する図5a。レベルシフト回路2の動作は、図1、図2と同様であり、レベルシフト回路2は、図2b、cと同様の第2の信号V2、信号V3を生成する図5b、c。CMOS論理回路3aのAND-NOR22は、上記のとおり、第1の信号V1と第2の信号V2との論理積V1V2と、第2の論理レベルの信号V3と、の論理和V1V2V3の否定をとった第2の論理レベルの出力信号V4を生成する図5d。第2の論理レベルの信号V3がハイレベルのときは、PMOS15はオフであり、第3のNMOS14はオンである。そのため、他のPMOSのオンまたはオフの状態に関わらず、第2の高電位V2h=Vcc2から電流は流れ込まない。また、他のNMOSの状態に拠らず、CMOS論理回路3aは、出力信号V4として、ローレベルを出力する。一方、第2の信号V3がローレベルのときは、PMOS15がオン、第3のNMOS14がオフするため、CMOS論理回路3aは、2入力NANDのCMOS論理回路3とほぼ同じ特性になる。CMOS論理回路3aは、第2の信号V2、信号V3の時間t2における変化よりも早くローレベルになる出力信号V4を生成する。このように、CMOS論理集積回路1bは、レベルシフト回路2から出力される第2の論理レベルの第2の信号V2、信号V3よりも高速に第1の論理信号V1を伝達することができる。また、CMOS論理集積回路1bにおいても、定常的な電力消費は無い。なお、CMOS論理回路としては、上記のNAND21、AND-NOR22を有する場合に限らず、他の論理回路を有してもよい。第1のNMOS4と、第1のNMOS4に直列に接続された第2のNMOS5とを有し、第1のNMOS4のゲートと第2のNMOS5とのゲートとに、第1の論理レベルの第1の信号V1と第1の信号と反転関係にある第2の論理レベルの第2の信号V2が入力される構成であればよい。図6は、第4の実施形態に係るCMOS論理集積回路の構成を例示する回路図である。CMOS論理集積回路1cは、図1に表したCMOS論理集積回路1のCMOS論理回路3をCMOS論理回路破線3bで囲んだ部分に置き換え、さらにインバータ18、19を追加して構成されている。レベルシフト回路2については、図1のCMOS論理集積回路1と同様である。なお、図6においては、図1と同一の要素には同一の符号を付している。インバータ18、19は、2段縦続接続されたバッファであり、レベルシフト回路2から出力される第2の論理レベルの信号V3を入力し、信号V3と同相の第2の論理レベルの出力信号V4を出力する。図6においては、インバータ19の出力は、パッド20に接続され、外部に出力する構成を例示している。CMOS論理回路3bは、図1に表したCMOS論理回路3にプルアップトランジスタ16とインバータ17とが追加して構成されている。また、第1のNMOS4のゲート及び第1のPMOS6のゲートは、インバータ17の出力に接続されている。プルアップトランジスタ16は、PMOSで構成され、プルアップトランジスタ16のゲートは、第1及び第2のNMOS4、5、第1及び第2のPMOS6、7で構成されたNAND21の出力に接続されている。プルアップトランジスタ16のソースには、第2の高電位V2h=Vcc2が供給され、ドレインは、インバータ19の出力に接続される。プルアップトランジスタ16は、出力信号V4のローレベルからハイレベルへの上昇を補助して、動作速度を速めている。インバータ17は、インバータ19の出力に接続され、第2の論理レベルの出力信号V4を反転して第2の論理レベルの第2の信号V2を生成し、第1のNMOS4のゲート及び第1のPMOS6のゲートに出力する。第1のNMOS4のゲート及び第1のPMOS6のゲートには、第1の論理レベルの第1の信号V1が入力される。第2のNMOS5のゲート及び第2のPMOS7のゲートには、第2の信号V2が入力される。したがって、CMOS論理集積回路1cの動作は、図1に表したCMOS論理集積回路1と同様であり、主要な信号は、例えば、図2に表したタイミングチャートと同様に表される。例えば、パッド20の電位がローレベルの定常状態において、第1の論理信号V1がLからHに上昇した場合、レベルシフト回路2は、ローレベルからハイレベルに変化する第2の論理レベルの信号V3を出力する。インバータ18には、ローレベルからハイレベルに変化する第2の論理レベルの信号V3が入力される。しかし、インバータ19の出力にはパッド20が接続されているため、第2の論理レベルの出力信号V4は、パッド20の外部容量等で変化が遅く、しばらくローレベルのままである。出力信号V4が、ローレベルであれば、インバータ17は、第2の論理レベルの第2の信号V2としてハイレベルを出力する。第1及び第2のNMOS4、5、第1及び第2のPMOS6、7で構成されたNAND21の出力は、ローレベルになる。これによりプルアップトランジスタ16はオンし、インバータ18、19で構成されたバッファーに加え、プルアップトランジスタ16もパッド20を駆動し、パッド20の電位を上昇させる。CMOS論理回路3bは、プルアップトランジスタ16でもパッド20を駆動するため、出力信号V4の応答を高速化することができる。一方、パッド20の電位が上昇しハイレベルとみなせるようになると、インバータ17は第2の信号V2として、ローレベルを出力する。NAND21は、ハイレベルを出力し、プルアップトランジスタ16は、オフする。このようにして一時的に駆動力が高められる。第1のNMOS4のゲート及び第1のPMOS6のゲートに入力される第2の信号V2は、出力信号V4を反転した信号であるが、定常状態において、出力信号V4は、入力される第1の信号V1とは同一論理値である。したがって、NAND21に第1の信号V1とその反転の第2の信号V2とが入力されることとなり、既述の様に、CMOS論理回路3bは、定常状態で電力を消費しない。そして、このNAND21は、第1の論理信号V1がハイレベルとなった時点からローレベルを出力し、プルアップトランジスタ16をオンさせる。このタイミングは、レベルシフト回路2から出力される第2の論理レベルの信号V3よりも前であり、これにより高速に出力信号V4を上昇させることが出来る。なお、図6においては、レベルシフト回路2が、図1におけるレベルシフト回路2と同様の差動形の構成を例示している。しかし、図3に表したCMOS論理集積回路1aと同様に、単一出力のレベルシフト回路2aを用いてもよく、また、レベルシフト回路2の動作速度は問題とならない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。