半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対1に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含むことを特徴とする、半導体集積回路装置のテスト方法。前記半導体集積回路装置は、k個k=mn、mは自然数、nは2以上の整数の入力端子を有し、前記テストボードは、前記k個の入力端子をn個ずつの入力端子から成るm個の組に分割した場合に、該m個の組と、テスタからのテストパタン信号を受信するm個のテスタ端子とを、1対1に電気的に接続することを特徴とする、請求項1に記載の半導体集積回路装置のテスト方法。前記m個の組の各組に含まれるn個の入力端子は、それぞれ、前記半導体集積回路装置に含まれる同一種類のマクロの同一機能の端子に接続されていることを特徴とする、請求項2に記載の半導体集積回路装置のテスト方法。前記テストボードは、さらに、前記半導体集積回路装置の複数の双方向端子とテスタ端子とを多対1に接続することを特徴とする、請求項1ないし3のいずれか1項に記載の半導体集積回路装置のテスト方法。前記所定のテストパタン信号を送信する前に、前記双方向端子を入力モードに固定する工程を含むことを特徴とする、請求項4に記載の半導体集積回路装置のテスト方法。半導体集積回路装置の複数の入力端子と、テスタからのテストパタン信号を受信するテスタ端子とを、多対1に電気的に接続することを特徴とするテストボード。半導体集積回路装置のk個k=mn、mは自然数、nは2以上の整数の入力端子を、n個ずつの入力端子から成るm個の組に分割した場合に、該m個の組とテスタからのテストパタン信号を受信するm個のテスタ端子とを、1対1に電気的に接続することを特徴とする、請求項6に記載のテストボード。前記m個の組の各組に含まれるn個の入力端子は、それぞれ、前記半導体集積回路装置に含まれる同一種類のマクロの同一機能の端子に接続されていることを特徴とする、請求項7に記載のテストボード。前記半導体集積回路装置の複数の双方向端子とテスタ端子とを、さらに、多対1に電気的に接続することを特徴とする、請求項6ないし8のいずれか1項に記載のテストボード。以下の分析は、本発明者によってなされたものである。特許文献1に記載された試験方法によると、出力端子o101~o108の切り換えのために出力端子o101~o108の直前に必ずトライステートバッファb101~b108を挿入しなければならず、追加回路が必要となり、設計に対して余計な制約を与えることになる。特に、ハイエンドな半導体集積回路装置等では、性能面からトライステートバッファb101~b108の追加が不可能な場合も考えられる。また、特許文献1に記載された試験方法は、出力端子の削減に特化した方法であるため、入力端子の端子数を削減することにはならず、入力端子数の多い半導体集積回路装置に対しては不向きである。さらに、特許文献1に記載された試験方法によると、出力端子を切り換えてテストを行うため、テスト時間が長くなるという問題がある。そこで、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うテスト方法およびテストボードを提供することが課題となる。本発明の第1の視点に係る半導体集積回路装置のテスト方法は、半導体集積回路装置の複数の入力端子とテスタからのテスト信号を受信するテスタ端子とを、多対1に電気的に接続するテストボードを介して、該テスタから該半導体集積回路装置に所定のテストパタン信号を送信する工程と、前記半導体集積回路装置の出力端子から出力された出力信号と、前記所定のテストパタン信号に対応する期待値とを比較して、前記半導体集積回路装置の良否を判定する工程と、を含む。本発明の第2の視点に係るテストボードは、半導体集積回路装置の複数の入力端子と、テスタからのテストパタン信号を受信するテスタ端子とを、多対1に電気的に接続する。本発明に係る、半導体集積回路装置のテスト方法およびテストボードによると、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うことができる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図1を参照すると、本発明の半導体集積回路装置のテスト方法は、半導体集積回路装置10の複数の入力端子i11~i14、i21~i24とテスタ30からのテスト信号を受信するテスタ端子t1、t2とを電気的に接続するテストボード20を介して、テスタ30から半導体集積回路装置10に所定のテストパタン信号を送信する工程と、半導体集積回路装置10の出力端子o1~o4から出力された出力信号と、当該所定のテストパタン信号に対応する期待値とを比較して、半導体集積回路装置10の良否を判定する工程と、を含む。また、半導体集積回路装置10は、k個k=mn、mは自然数、nは2以上の整数の入力端子i11~i14、i21~i24を有し図1においては、k=8、m=2、n=4、テストボード20は、k個の入力端子をn個ずつの入力端子から成るm個の組に分割した場合に、該m個の組と、テスタ30からのテストパタン信号を受信するm個のテスタ端子t1、t2とを、1対1に電気的に接続するようにしてもよい。さらに、m個の組の各組に含まれるn個の入力端子例えば、i11~i14は、それぞれ、半導体集積回路装置10に含まれる同一種類のマクロの同一機能の端子に接続されていてもよい。また、テストボード20は、さらに、半導体集積回路装置10の複数の双方向端子io1~io4とテスタ端子t3とを、多対1に接続するようにしてもよい。このとき、半導体集積回路装置のテスト方法は、所定のテストパタン信号を送信する前に、双方向端子io1~io4を入力モードに固定する工程を含むことが好ましい。図1を参照すると、本発明に係るテストボード20は、半導体集積回路装置10の複数の入力端子i11~i14、i21~i24と、テスタ30からのテストパタン信号を受信するテスタ端子t1、t2とを電気的に接続する。また、テストボード20は、半導体集積回路装置10のk個k=mn、mは自然数、nは2以上の整数の入力端子i11~i14、i21~i24、k=8、m=2、n=4を、n個ずつの入力端子から成るm個の組に分割した場合に、該m個の組とテスタ30からのテストパタン信号を受信するm個のテスタ端子t1、t2とを、1対1に電気的に接続するようにしてもよい。さらに、m個の組の各組に含まれるn個の入力端子例えば、i11~i14は、それぞれ、半導体集積回路装置10に含まれる同一種類のマクロの同一機能の端子に接続されていてもよい。また、テストボード20は、半導体集積回路装置10の複数の双方向端子io1~io4とテスタ端子t3とを、さらに、多対1に電気的に接続するようにしてもよい。本発明によると、テスト時に双方向端子を入力モードに制御することができる半導体集積回路装置10に対して、テスト時に使用する入力端子数を削減するために、入力端子および双方向端子の、同一種類のマクロの同一機能端子かつ同一機能インターフェイスバッファに接続される端子n本nは2以上の整数を1:nにショートさせ、このような組がm組mは1以上の整数存在するようなテストボード20が提供される。また、テストボード20上でショートさせたn本の入力端子のそれぞれに同一のテストパタンが入力される場合でも、故障検出が十分可能なように、1パタンにつきn倍の期待値を有するテストパタンを作成する。このようなテストボード20を用いて、半導体集積回路装置10をテスタ30に接続する。ここで、半導体集積回路装置10の双方向端子io1~io4は入力モードに固定する。このとき、テスタ20からのテストパタンは、テストボード20上で1:nに分配されて、半導体集積回路装置10の入力端子に入力され、テストが実行される。本発明に係る、半導体集積回路装置のテスト方法およびテストボードによると、半導体集積回路装置の入力端子数よりも少ない端子数のテスタを用いて半導体集積回路装置のテストを行うことができる。実施形態1第1の実施形態に係るテストボード、および、これを用いた半導体集積回路のテスト方法について、図面を参照して説明する。図1は、本実施形態に係るテストボードの構成を一例として示す回路図である。図1を参照すると、テストボード20は、半導体集積回路装置10上の同一種類のマクロの同一機能端子どうしかつ同一機能インターフェイスバッファに接続される端子どうしをn本ずつショートさせる。図1において、テストボード20は、入力端子i11~i14を短絡してテスタ端子t1に接続し、入力端子i21~i24を短絡してテスタ端子t2に接続する。また、テストボード20は、双方向端子io1~io4を短絡してテスタ端子t3に接続する。図2は、本実施形態に係るテストボード20図1を用いたテスト方法におけるテストパタンのマージ例を示す図である。図2を参照すると、パタンを印加する入力端子、期待値照合を行う出力端子がそれぞれ異なる個々のマクロテストパタンから、入力端子をマージし、出力端子の期待値はそのままの複数マクロの同時テストが可能なパタンを作成する。テスタ30から、図2に示すテストパタンを印加する。このとき、ショートさせたn本の端子には同時に同一のテストパタンが印加される。さらに、出力端子o1~o4から出力された出力信号を観測して期待値照合を行い、半導体集積回路装置10の良否PASS/FAILを判定する。本実施形態によると、n本ずつ束ねた入力端子群がm組存在する場合、トータルでn-1×m本のテスト用の入力端子を削減することができる。テスト結果は個々の出力端子から観測された信号と期待値とを比較することで行われるため、各マクロの内部論理の検出率の低下やテスト品質の低下を招くおそれはない。また、各マクロを同時にテストすることができるため、テスト時間を1/mに削減することもできる。実施形態2第2の実施形態に係るテストボード、および、これを用いた半導体集積回路のテスト方法について、図面を参照して説明する。図3は、本実施形態に係るテストボードの構成を一例として示す回路図である。図3を参照すると、テストボード50は、異なるマクロの異機能端子どうし、異機能インターフェイスバッファに接続される端子どうしをn本ずつショートさせる。図3において、テストボード50は、入力端子i11~i14を短絡してテスタ端子t1に接続し、入力端子i21~i24を短絡してテスタ端子t2に接続する。また、テストボード50は、双方向端子io1~io4を短絡してテスタ端子t3に接続する。図4は、本実施形態に係るテストボード50図3を用いたテスト方法におけるテストパタンのマージ例を示す図である。図4を参照すると、パタンを印加する入力端子、期待値照合を行う出力端子がそれぞれ異なる個々のマクロテストパタンから、入力端子をマージし、対象マクロの出力端子の期待値はそのまま、非対象のマクロの期待値はマスクしたテストパタンを対象マクロごとに作成する。テスタ60から、図4に示すテストパタンを印加する。このとき、ショートさせたn本の端子には同時に同一パタンが印加される。さらに、出力端子o1~o4から出力された出力信号を観測して期待値照合を行い、半導体集積回路装置40の良否PASS/FAILを判定する。以上の処理を、対象マクロ分だけ繰り返す。本実施形態によると、n本ずつ束ねた入力端子群がm組存在する場合、トータルでn-1×m本のテスト用の入力端子を削減することができる。テスト結果は個々の出力端子から観測された信号と期待値とを比較することで行われるため、各マクロの内部論理の検出率の低下やテスト品質の低下を招くおそれはない。なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。