"第1のメタル層に設けられ、第1方向に延びる第1のメタル配線と、前記第1のメタル層よりも上方の第2のメタル層に設けられ、前記第1方向と交差する第2方向に延びる電源線と、前記電源線と前記第1のメタル配線とを接続するビアと、前記第1のメタル配線に接続されるP型MOSトランジスタと、前記第1のメタル配線に接続されるN型MOSトランジスタと、を含むスタンダードセルを備えることを特徴とする半導体集積回路。第1の方向の2つの第1の境界線と第2の方向の2つの第2の境界線とからなる枠により区画され、前記第1の方向に並ぶpMOSトランジスタとnMOSトランジスタを有するスタンダードセルであって、前記スタンダードセルは、第1のメタル層に設けられ、前記第1の方向に延びる第1のメタル配線と、前記第1のメタル層よりも上層に位置する第2のメタル層に設けられ、前記第1の境界線上に沿って前記第2の方向に延びる電源線と、前記第2の境界線上に設けられ、前記電源線と前記第1のメタル配線とを接続するビアと、を備えることを特徴とするスタンダードセル。前記ビアは、前記第1の境界線からn1/2×aの位置に配置されているnは、0又は正の整数であり、aは、寸法であることを特徴とする請求項2に記載のスタンダードセル。前記スタンダードセルの前記第2の方向の幅は、前記寸法aの正の整数倍になるよう設定されていることを特徴とする請求項2に記載のスタンダードセル。前記第2の境界線を介して前記第1の方向に隣接する2つの前記スタンダードセルにおいて、前記2つのスタンダードセルの前記第1のメタル配線同士が前記第2の境界線上で前記第1の方向に連続して接続され、且つ、前記2つのスタンダードセルは前記ビアを共有していることを特徴とする請求項3または4記載のスタンダードセル。前記スタンダードセルは、前記第1のメタル配線と、前記pMOSトランジスタまたは前記nMOSトランジスタのソースと、を接続する第1のコンタクトをさらに有することを特徴とする請求項2ないし5のいずれか一項に記載のスタンダードセル。前記スタンダードセルは、前記第1のメタル層に設けられた第2のメタル配線と、前記第2のメタル配線と、前記pMOSトランジスタまたは前記nMOSトランジスタのドレインとを接続する第2のコンタクトと、をさらに有することを特徴とする請求項2ないし6のいずれか一項に記載のスタンダードセル。前記スタンダードセルは、或る位置からの前記第2の方向の距離が前記寸法aの正の整数倍になるよう配置されていることを特徴とする請求項2ないし7のいずれか一項に記載のスタンダードセル。メタル層の増大を防止しつつ、チップ面積の縮小を図ることが可能な半導体集積回路を提供する。実施例に従った半導体集積回路は、スタンダードセルを備える。スタンダードセルは、第1のメタル層に設けられ、第1方向に延びる第1のメタル配線を含む。スタンダードセルは、前記第1のメタル層よりも上方の第2のメタル層に設けられ、前記第1方向と交差する第2方向に延びる電源線を含む。スタンダードセルは、前記電源線と前記第1のメタル配線とを接続するビアを含む。スタンダードセルは、前記第1のメタル配線に接続されるP型MOSトランジスタを含む。スタンダードセルは、前記第1のメタル配線に接続されるN型MOSトランジスタを含む。本実施形態は、セルベース設計手法で設計される半導体集積回路に適用される。以下、各実施例について図面に基づいて説明する。図1は、実施例に係るスタンダードセル領域のレイアウトの一例を示す図である。図1を参照して、半導体集積回路例えば、半導体チップは、表面に、スタンダードセル領域を有する。スタンダードセル領域は、複数のスタンダードセルを有する。図1に示すように、PウエルとNウエルはそれぞれ第2の方向D2に延びて形成される。第1の方向D1にPウエルとNウエルが交互に離間して形成される。複数のスタンダードセルそれぞれは、第1電源線VDDと第2電源線GNDの間に配置され、PウエルとNウエルに跨って形成される。ここで、第1電源線VDD、第2電源線GNDは、図1の第2の方向D2に延び、ウエルの上方に配置される。第3電源線VDDx,第4電源線GNDxは、第1電源線VDD及び第2電源線GNDの配線が形成されるレイヤの上方に形成される配線である。第3電源線VDDxは第1電源線VDDに、第4電源線GNDxは第2電源線GNDにビアを介して接続される。複数のスタンダードセル各々は、半導体集積回路において所望の機能を構成するように自動配置手法によって配置される基本論理構成用のセルであり、擬似的に第2の方向D2方向に沿って延びかつ互いに正対している外縁と、第1の方向D1に沿って延びかつ互いに正対している外縁とに囲まれている。図2は、実施例1にかかるスタンダードセル領域のうち、複数のスタンダードセルを拡大した図である。図2に示すように、半導体集積回路100は、第1方向D1の2つの第1の境界線X1、X2と第2方向D2の2つの第2の境界線Y1、Y2とを有する枠により区画され複数のスタンダードセルS1、S2、S3図2の点線部に対応を備える。これらのスタンダードセルS1~S3は、例えば略矩形の形状を有する。ここで、第1の境界線X1,X2、第2の境界線Y1,Y2を有する枠は、スタンダードセルを自動配置手法によって配置する際に用いる擬似的な枠であり、説明の便宜上図2に図示した。スタンダードセルS1~S3は、いずれも、第1方向D1に並ぶpMOSトランジスタPとnMOSトランジスタNを有する。スタンダードセルS1は、インバータを示すスタンダードセルである。また、スタンダードセルS2は、NORゲートを示すスタンダードセルである。また、スタンダードセルS3は、NANDゲートを示すスタンダードセルである。本実施形態のスタンダードセルS1について、図2を用いて説明する。なお、スタンダードセルS2、S3は、上述のように論理ゲートの回路構成が異なる点以外は、同様の構成要素を有するため、詳細な説明は省略する。スタンダードセルS1は、第1のメタル配線L1s、L1tと、第2のメタル配線L2と、電源線VDD、GNDと、第1のコンタクトC1s、C1tと、第2のコンタクトC2s、C2tと、第3のコンタクトC3と、ビアV1s、V1tと、を有する。例えば、第1のメタル配線L1sは、第1のメタル層に設けられ、第1方向D1に延びている。第1のメタル配線L1sの一端側は、ビアV1sを介して電源線VDDに接続され、他端側は、第1コンタクトC1sを介して、pMOSトランジスタPのソースに接続される。同様に、第1のメタル配線L1tは、該第1のメタル層に設けられ、第1方向D1に延びている。電源線VDDは、該第1のメタル層よりも上層に位置する第2のメタル層に設けられ、第1の境界線X1上に沿って第2方向D2に延びている。この電源線VDDは、例えば、電源に電気的に接続され、電源電圧が供給されるようになっている。また、電源線GNDは、該第2のメタル層に設けられ、第1の境界線X2上に沿って第2方向D2に延びている。この電源線GNDは、例えば、接地に電気的に接続され、接地電圧が供給されるようになっている。ビアV1sは、第2の境界線Y1上に設けられ、電源線VDDと第1のメタル配線L1sとを電気的に接続している。また、ビアV1tは、第2の境界線Y2上に設けられ、電源線GNDと第1のメタル配線L1tとを電気的に接続している。ここで、スタンダードセルS1に注目する。また、各ビアは、第1の境界線X1、X2からn1/2×aの位置に配置されているnは、0又は正の整数であり、aは、寸法例えば、製造プロセスで規定される最小加工寸法である。例えば、スタンダードセルS1において、ビアV1s、V1tは、第1の境界線X1から1/2×aの位置に配置されている。また、スタンダードセルS2において、ビアV2t2は、第1の境界線X1から5/2×aの位置に配置されている。また、スタンダードセルS1、S2、S3の第2方向D2の幅は、寸法aの正の整数倍になるよう設定されている。図2の例では、例えば、スタンダードセルS1の第2方向D2の幅は、寸法aの2倍である。また、スタンダードセルS2、S3の第2方向D2の幅は、寸法aの3倍である。また、第1のコンタクトC1sは、第1のメタル配線L1sと、pMOSトランジスタPのソースSsと、を電気的に接続している。同様に、第1のコンタクトC1tは、第1のメタル配線L1tと、nMOSトランジスタNのソースStと、を電気的に接続している。第2のメタル配線L2は、該第1のメタル層に設けられている。第2のコンタクトC1s、C1tは、第2のメタル配線L2と、pMOSトランジスタPまたはnMOSトランジスタNのドレインDsとを電気的に接続している。同様に、第2のコンタクトC1tは、第2のメタル配線L2と、nMOSトランジスタNのドレインDtとを電気的に接続している。なお、スタンダードセルS1~S3は、例えば、或る位置からの第2方向D2の距離が寸法aの正の整数倍になるよう配置されている。以上のように、スタンダードセルは、第1のメタル配線が電源線近傍では第1方向D1にのみ設けられ、かつ寸法aの整数倍の位置にビアが設けられている。そして、ビアの下層の第1のメタル配線は、第1方向D1にのみ設けられており、MOSトランジスタのソースにのみ接続されている。ここで、一般的には、pMOSトランジスタとnMOSトランジスタを縦に並べたスタンダードセルにおいて、第1の電源線と第2の電源線が横に延びて設けられている。それぞれの電源線には、通常、1つのメタル層のメタル配線、または上下に配置された2つのメタル層のメタル配線が用いられる。その理由は、横に並べたときに電源線が自動的に接続するためであり、電源線の下には基板コンタクトを設けることで基板電位を固定することが一般に行われているからである。なお、基板コンタクトを設けない場合でも、電源線の使われ方は同様である。したがって、既述の実施例1に係るスタンダードセルの構成によれば、上記一般的な構成と比較して、第1のメタル層を第1方向D1の配線に利用することができるので、配線領域を多く確保することができ、チップ面積を縮小することができる。特に、少ないメタル層数の半導体集積回路において効果が高い。以上のように、本実施例に係る半導体集積回路によれば、より少ない数のメタル層を用いつつ、チップ面積の縮小を図ることができる。本実施例2においては、第1の実施例のように設計されたスタンダードセルを配置配線して作成されたレイアウトの一例について、説明する。ここで、図3は、実施例2にかかるスタンダードセル領域のうち、複数のスタンダードセルを拡大した図である。なお、図3において、図2の符号と同じ符号は、実施例1と同様の構成を示す。図2と同様に、第1の境界線X1,X2、第2の境界線Y1,Y2を有する枠は、スタンダードセルを自動配置手法によって配置する際に用いる擬似的な枠であり、説明の便宜上図3に図示している。図3に示すように、第1方向D1の2つの第1の境界線X1、X2と第2方向D2の2つの第2の境界線Y1、Y2とからなる枠により区画された複数のスタンダードセルS1、S2、S3、S4、S5を備える。既述のように、電源線VDD、GNDにビアを設ける位置は、寸法aに規格化されている。したがって、そのビア位置が全く重なった場合には問題ない。例えば、第2の境界線Y1を介して第1方向D1に隣接する2つのスタンダードセルS1、S4において、2つのスタンダードセルS1、S4の第1のメタル配線L1s、L41同士が第2の境界線Y1、Y2上で第1の方向Xに連続して接続され、且つ、2つのスタンダードセルS1、S4はビアV1sを共有している図3のA1。また、ビア位置が第2方向D2に寸法aだけずれている場合にも、第1方向D1に隣接するスタンダードセルは干渉することなく配置可能である。例えば、スタンダードセルS3のビアV3sとスタンダードセルS5のビアV5sとは、寸法aだけずれているため、スタンダードセルS3、S5は干渉しない図3のA2。そして、本実施例においても、第1のメタル配線は電源線近傍では第1方向D1にのみ延びて設けられ、かつ寸法aの整数倍の位置にビアが設けられている。そして、このビアの下層の第1のメタル配線は、第1方向D1にのみ延びて設けられており、MOSトランジスタのソースに接続される。ただし、電源線の下であっても、そのメタル配線が配線として使用されている場合には、寸法aの整数倍の位置であってもビアは設けられない。例えば、スタンダードセルS3のMOSトランジスタのゲートに接続されたメタル配線が電源線VDDの下にも配線されているが、電源電圧を供給する必要がないため、ビアが設けられていない図3のA3。なお、半導体集積回路200のその他の構成および機能は、実施例1の半導体集積回路100と同様である。以上のように、本実施例に係る半導体集積回路によれば、より少ない数のメタル層を用いつつ、チップ面積の縮小を図ることができる。特に、本実施例によれば、自動設計ツールによる配置配線フローによってスタンダードセルの配置配線を行っても、設計ルール違反を起こさない回路レイアウトを得ることができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。"