"基板上に2次元的に配列された積層構造体と、第1配線を含み、前記積層構造体の上部に配置される第1配線層と、第2配線を含み、前記第1配線層の上部に配置される第2配線層とを含み、前記積層構造体の各々は、順次に積層された複数の下部ワードラインを含む下部構造体と、順次に積層された複数の上部ワードラインを含み、前記下部構造体の上部に配置される上部構造体とを含み、前記第1配線の各々は前記下部ワードラインの内の何れか1つに連結し、前記第2配線各々は前記上部ワードラインの内の何れか1つに連結することを特徴とする3次元半導体装置。隣接する前記積層構造体の間に配置される下部及び上部連結パターンをさらに含み、前記下部連結パターン各々は前記基板から同一の高さに配置された前記下部ワードラインを連結し、前記上部連結パターン各々は前記基板から同一の高さに配置された前記上部ワードラインを連結することを特徴とする請求項1に記載の3次元半導体装置。前記下部連結パターンは物質、厚さ、及び前記基板からの距離において前記下部ワードラインと同一に形成され、前記上部連結パターンは物質、厚さ及び前記基板からの距離において前記上部ワードラインと同一に形成されることを特徴とする請求項2に記載の3次元半導体装置。前記第1配線各々は水平的に隣接した下部連結パターンに共通的に連結し、前記第2配線各々は水平的に隣接した上部連結パターンに共通的に連結することを特徴とする請求項3に記載の3次元半導体装置。前記基板はセルアレイ領域及び前記セルアレイ領域まわりの配線領域を含み、前記第1配線層及び第2配線層と前記下部及び上部連結パターンとは前記配線領域に配置され、前記下部連結パターンの内の何れか1つと前記セルアレイ領域との間の距離は、前記上部連結パターンの内の何れか1つと前記セルアレイ領域との間の距離より大きいことを特徴とする請求項3に記載の3次元半導体装置。前記第1及び第2配線が前記セルアレイ領域から遠くなるほど前記第1延長部の長軸の長さが減少することを特徴とする請求項5に記載の3次元半導体装置。第1配線及び第2配線各々は、前記ワードラインに垂直な第1延長部と、前記第1延長部から前記ワードラインと平行に延長される第2延長部とを含むことを特徴とする請求項1に記載の3次元半導体装置。前記第1配線の前記第1延長部は前記第2配線の前記第2延長部の下に配置されることを特徴とする請求項7に記載の3次元半導体装置。前記上部構造体は最上層にストリング選択ラインをさらに含み、前記下部構造体は最下層に接地選択ラインをさらに含み、前記第1配線層は前記接地選択ラインと連結する接地選択配線をさらに含み、前記第2配線層は前記ストリング選択ラインと連結するストリング選択配線をさらに含むことを特徴とする請求項1に記載の3次元半導体装置。前記第1配線層と前記基板との間の距離は前記ストリング選択ラインと前記基板との間の距離より大きいことを特徴とする請求項9に記載の3次元半導体装置。本発明は、上述した問題点に鑑みてなされたものであって、本発明の目的は、集積度及び信頼性が向上した3次元半導体装置を提供することにある。本発明が解決しようとする課題は、上記課題に制限されず、他の課題は下の記載から当業者に明確に理解できる。上記目的を達成するためになされた本発明の一実施形態による3次元半導体装置は基板上に2次元的に配列される積層構造体、第1配線を含み、前記積層構造体の上部に配置される第1配線層及び第2配線を含み、前記第1配線層の上部に配置される第2配線層を含み、積層構造体各々は順次に積層される複数の下部ワードラインを含む下部構造体及び順次に積層される複数の上部ワードラインとを含み、下部構造体の上部に配置される上部構造体を含み、第1配線各々は下部ワードラインの内の何れか1つに連結し、第2配線各々は上部ワードラインの内の何れか1つに連結する。上記目的を達成するためになされた本発明の一実施形態による3次元半導体装置は基板上に配置される複数の配線及び基板と配線との間に介在されるL個のワードライン層を含み、ワードライン層各々は複数のワードライングループを含み、ワードライングループ各々は等電位状態の複数のワードラインに構成され、配線各々は垂直的に隣接するワードライングループの内の何れか1つに連結し、ワードライングループ及び配線はW1<LP2の条件を充足させる。ここで、W1は前記ワードライングループのピッチで、P2は前記配線の最小ピッチを示す。他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。本発明の3次元半導体装置によれば、積層されるワードライン各々に連結する配線を相異なる層に分けて配置することによって、ワードラインの積層数増加による配線が占める面積が増加することを抑制できる。そして、配線が占める面積が減少することによって、同一層で共有されるワードラインの数を減らすことができる。したがって、3次元半導体メモリ装置の集積度及び信頼性を共に向上させることができる。本発明の長所及び特徴、そしてそれを達成する方法は、添付の図面とともに詳細に後述されている実施形態を参照すれば明確となる。しかし、本発明は以下に開示される実施形態に限定されず、相異なる多様な形態で具現することができる。但し、本実施形態は本発明の開示が完全なようにして、本発明が属する技術分野で通常の知識を持った者に発明のカテゴリを完全に知らせるために提供され、本発明は請求項のカテゴリにより定義されるだけである。明細書全文で同一の参照符号は同一の構成要素を示す。本明細書で用いられた用語は実施形態を説明するためのもので、本発明を制限するものではない。本明細書で、単数型は文句で特別に言及しない限り、複数型も含む。明細書で用いられた‘含むcomprises’及び/または‘含むcomprising’は言及された構成要素、段階、動作及び/または素子は1つ以上の他の構成要素、段階、動作及び/または素子の存在、或いは追加を排除しない。また、本明細書である膜が他の膜、または基板上にあると言及される場合、それは他の膜、または基板上に直接形成されることができ、或いはその間に第3の膜が介在され得ることを意味する。また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び/または平面図を参考して説明される。図面において、膜及び領域等の厚さは技術的内容の効果的な説明のために誇張されたのである。したがって、製造技術及び/または許容誤差などにより例示図の形態が変形できる。したがって、本発明の実施形態は示した特定形態に制限されず、製造工程によって生成される形態の変化も含む。例えば、直角に示した蝕刻領域はラウンドや所定曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するもので、発明のカテゴリを制限するものではない。以下、図面を参照して、本発明の実施形態に対して詳細に説明する。本発明の実施形態は3次元構造のナンドフラッシュメモリ装置を例として説明する。図1は本発明の一実施形態による3次元半導体メモリ装置のブロック図である。図1を参照すれば、半導体メモリ装置はメモリセルアレイ10、ローデコーダrowdecoder;20、ページバッファpagebuffer;30及びコラムデコーダcolumndecoder;40を含む。メモリセルアレイ10は複数個のメモリブロックBLK0~BLKnを含み、メモリブロックBLK0~BLKnは複数個のワードライン、ビットライン及びメモリセルを含み、データを格納することができる。メモリブロックBLK0~BLKnに対しては図2乃至図5を参照して詳細に説明する。ローデコーダ20はアドレス情報により、メモリセルアレイのメモリブロックBLK0~BLKnを選択し、選択のメモリブロック内のワードラインを選択する。ワードラインドライバ30はローデコーダ20により選択されたワードラインをプログラム電圧、またはパス電圧に駆動させる。例えば、ワードラインドライバ30は選択されたメモリセルと連結されたワードラインをプログラム電圧に駆動し、非選択されたメモリセルと連結されたワードラインをパス電圧に駆動する。ページバッファ40は動作モードによりメモリセルに格納されるデータを臨時的に格納し、メモリセルに格納されたデータを感知できる。ページバッファ40はプログラム動作モードの際に書き込みドライバ回路として動作し、読み出し動作モードの際に感知増幅器回路として動作できる。図面には図示しないが、ページバッファ40はビットラインに各々連結された、或いはビットライン対に各々連結されたページバッファを含むことができる。コラムデコーダ50はページバッファ40と外部例えば、メモリコントローラとの間にデータ伝送経路を提供できる。図2は本発明の実施形態による3次元半導体メモリ装置のメモリセルアレイの簡略回路図である。図3乃至図5は本発明の実施形態による3次元半導体メモリ装置のセルアレイを示す斜視図である。図2及び図3ないし図5を参照すれば、3次元半導体メモリ装置は共通ソースラインCSL,複数個のビットラインBL0、ビットラインBL1、ビットラインBL2及び共通ソースラインCSLとビットラインBL0~BL2との間に配置される複数個のセルストリングCSTRを含むことができる。共通ソースラインCSLは半導体基板100上に配置される導電性薄膜、或いは基板100内に形成される不純物領域であり得る。ビットラインBL0、ビットラインBL1、ビットラインBL2は半導体基板100から離隔され、その上部に配置される導電性パターン例えば、金属ラインであり得る。ビットラインBL0、ビットラインBL1、ビットラインBL2は2次元的に配列され、その各々には複数個のセルストリングCSTRが並列に連結する。これにより、セルストリングCSTRは共通ソースラインCSL、或いは基板100上に2次元的に配列される。セルストリングCSTRの各々は共通ソースラインCSLに接続する接地選択トランジスタGST、ビットラインBL0、ビットラインBL1、ビットラインBL2に接続するストリング選択トランジスタSST及び接地及びストリング選択トランジスタGST、ストリング選択トランジスタSSTの間に配置される複数個のメモリセルトランジスタMCTで構成され得る。接地選択トランジスタGST、ストリング選択トランジスタSST及びメモリセルトランジスタMCTは直列に連結される。追加的に、共通ソースラインCSLとビットラインBL0、ビットラインBL1、ビットラインBL2と間に配置される接地選択ラインGSL、複数個のワードラインWL0~WL3及び複数個のストリング選択ラインSSLが接地選択トランジスタGST、メモリセルトランジスタMCT及びストリング選択トランジスタSSTのゲート電極として各々用いられる。すなわち、基板100上には接地選択ラインGSL、複数個のワードラインWL0~WL3及び複数個のストリング選択ラインSSLが層間絶縁膜211~216;210を介在して積層される。接地選択トランジスタGST全部は、基板100から実質的に同一の距離に配置され、そのゲート電極は接地選択ラインGSLに共通的に連結され、等電位状態であり得る。このために、接地選択ラインGSLは共通ソースラインCSL及びこれに一番隣接するメモリセルトランジスタMCTとの間に配置される平板plate形、或いはコームcomb形の導電パターンであり得る、同様に、共通ソースラインCSLから実質的に同一の距離に配置される複数のメモリセルトランジスタMCTのゲート電極もワードラインWL0~WL3の内の何れか1つに共通的に連結され、等電位状態であり得る。すなわち、1つのメモリブロックの内で基板100から同一の高さに配置されるメモリセルトランジスタMCTのゲート電極には、同一の電圧が印加される。このため、ワードラインWL0~WL3の各々は基板100の上部面に平行した平板形、或いはコーム形の導電パターンであり得る。一方、1つのセルストリングCSTRは共通ソースラインCSLからの距離が相異なる複数個のメモリセルトランジスタMCTで構成されるため、共通ソースラインCSLとビットラインBL0~BL2との間には、多層のワードラインWL0~WL3が配置される。相異なる層に配置されるワードラインWL0~WL3は電気的に独立できる。セルストリングCSTRの各々は共通ソースラインCSLから垂直に延長され、ビットラインBL0~BL2に接続する半導体パターン200を含むことができる。半導体パターン200は接地選択ラインGSL及びワードラインWL0~WL3を貫通するように形成され得る。追加的に、半導体パターン200は一端、或いは両端に形成される不純物領域を含む。例えば、ドレイン領域Dが図3に示したように、半導体パターン200の上端ビットラインBL0~BL2と連結する部分に形成され得る。一実施形態によれば、半導体パターン200は図3に示したように、U字形態を有する。このような半導体パターン200は接地選択ラインGSL、ワードラインWL0~WL3及びストリング選択ラインSSLの側壁を横切って形成され、隣接した半導体パターン200の間に絶縁膜が介在され得る。一方、他の実施形態によれば、半導体パターン200は図4及び図5に示したように、接地選択ラインGSL、ワードラインWL0~WL3及びストリング選択ラインSSLを貫通する中空型のシリンダ形態であり、その内部に絶縁膜220が満たされ得る。一方、ワードラインWL0~WL3と半導体パターン200との間には、情報格納膜230が配置され得る。情報格納膜230は図3及び図4に示したようにワードラインWL0~WL3と半導体パターン200との間にワードラインWL0~WL3それぞれの上面及び底面に延長され得る。そして、情報格納膜230は図5に示したように、交互に積層された層間絶縁膜及び導電ライン、すなわち接地選択ラインGSL、ワードラインWL0~WL3、ストリング選択ラインSSLの一側壁を横切って形成され得る。また、一実施形態によれば、情報格納膜は電荷格納膜であり得る。例えば、情報格納膜はタラップ絶縁膜、フローティングゲート電極、或いは導電性ナノドットconductivenanodotsとを含む絶縁膜のうちの何れは1つであり得る。また、本発明の技術的思想はフラッシュメモリ装置に限定的に適用されるものではなく、情報格納膜230は物質及び構造などで多様に変形できる。接地選択ラインGSLと半導体パターン200との間、或いはストリング選択ラインSSLと半導体パターン200との間には、接地選択トランジスタGST、或いはストリング選択トランジスタSSTのゲート絶縁膜として用いられた誘電膜が配置され得る。接地選択トランジスタGST及びストリング選択トランジスタSSTの内の少なくとも1つのゲート絶縁膜はメモリセルトランジスタMCTの情報格納膜と同一の物質で形成されるが、通常的なモスフェットMOSFETのためゲート絶縁膜例えば、シリコン酸化膜であり得る。接地選択トランジスタGST及びストリング選択トランジスタSST、そしてメモリセルトランジスタMCTは半導体パターン200をチャンネル領域に使用するMOSFETであり得る。他の実施形態によれば、半導体パターン200は接地選択ラインGSL、ワードラインWL0~WL3及びストリング選択ラインSSLとともに、モスキャパシタMOScapacitorを構成できる。この場合、接地選択トランジスタGST、メモリセルトランジスタMCT及びストリング選択トランジスタSSTは接地選択ラインGSL、ワードラインWL0~WL3及びストリング選択ラインSSLからのフリンジ領域fringefieldによって形成される反転領域inversionlayerを共有することによって電気的に連結される。一方、接地選択ラインGSL、或いはストリング選択ラインSSLはワードラインWL0~WL3より厚くしてもよい。また、接地選択ラインGSL、或いはストリング選択ラインSSLは積層された2個以上の導電ラインで構成することができる。図2乃至図5を参照して説明された3次元半導体装置のワードラインは、所定の配線構造体を通じてローデコーダに連結される。配線構造体はワードラインとローデコーダとを連結する複数の配線を含み、配線の形及び配置によって多様に分類される。例えば、配線構造体は配線が実質的に同一の高さに配置される単一層構造及び配線が少なくとも2つの異なる高さに配置される多層構造に分類される。追加的に、単一層構造はワードラインの各々が電気的に分離されるように構成される分離型単一層構造separatedsinglelayer及び1つの配線に複数のワードラインが共通的に連結するように構成される共有型単一層構造sharedsinglelayerに細分化できる。一方、図2乃至図5を参照して説明した3次元半導体装置は層間分離要件interlayerseparationrequirement及びワードラインピッチ要件WLpitchrequirementを充足させるように構成される。具体的に、相異なる高さに配置されるワードラインは相異なる電圧が独立的に印加できるように構成され、そのためには、相異なる高さに配置されるワードラインは電気的に分離することが必要である。層間分離要件はワードラインの間のこのような層間分離に対する必要性を意味する。追加的に、ワードラインの水平ピッチhorizontalpitch;P1は3次元半導体装置の集積度に影響を与える重要な設計パラメータの内の1つである。この時、ワードラインの水平ピッチP1はワードラインの最小幅と隣接する2ワードラインの間の最小間隔の合計で定義できる。この時、ワードラインの最小幅は該当チップの内で実質的に電気的な経路として用いられるワードラインの内で一番小さな幅を有するワードラインの幅であり、隣接する2ワードラインとの間の最小間隔は該当チップ内で電気的の経路として実際的に用いられる隣接する2ワードラインとの間の間隔の最小値を意味する。この最小幅及び最小間隔は、工程技術のレベル、或いは、通常的にデザインルールとして言及される大きさにより決定される。一実施形態によれば、ワードラインの水平ピッチP1の最小値は最小線幅minimumfeaturesizeの2倍であり得る。すなわち、3次元半導体装置の集積度を増加させるためには、ワードラインの水平ピッチP1は減少させることが必要である。ワードラインピッチ要件はこのようなワードライン水平ピッチP1での減少に対する必要性を意味する。一方、下記の式1によって与えられる条件を満たすことが難しい場合、層間分離要件及びワードラインピッチ要件により配線構造体は分離型単一層構造に具現することは難しい。具体的に、分離型単一層構造の配線構造体の場合、上述したようにワードラインの各々が電気的に分離されているため、層間分離要件は必然的に満たされる。しかし、このような層間分離要件によれば、配線はワードラインWL0~WL3との積層数程度要求され、配線がワードラインの水平ピッチP1内に水平的に配列されるため、ワードラインの積層数の増加によりワードラインの水平ピッチP1が増加する。したがって、分離型単一層構造の配線構造体の場合、層間分離要件は前記ワードラインピッチ要件と両立させるのが難しい。具体的に、層間分離要件を充足させるためには、分離型単一層構造の配線構造体はワードラインと実質的に同一の個数の配線を具備しなければならない。しかし、分離型単一層構造の場合において、層間分離要件はワードラインだけでなく、ワードラインに連結する配線もやはり電気的に互い分離されることを要求する。すなわち、分離型単一層構造の配線構造体は単一層構造の一類型であるため、この構造での配線は同一の高さですなわち、水平的に互いに離隔されて配列されなければならない。したがって、配線の水平ピッチP2が下記の式1により与えられる条件を充足させることができないと、ワードラインピッチ要件を満たすことは難しい。この時、配線の水平ピッチP2は配線の最小幅と隣接する2つの配線との間の最小間隔の合計として定義できる。式1P2<P1/Lここで、Lはワードラインの積層数を示す。すなわち、ワードラインの積層数Lが8である場合、配線の水平ピッチP2はワードラインの水平ピッチの1/8より小さくなければならない。一方、上記の式1により与えられる条件をみたすことができる場合、本発明の一実施形態による3次元半導体装置は分離型単一層構造の配線構造体を具備するように構成することができる。一方、共有型単一層構造の配線構造体の場合、基板から同一の高さに配列される複数のワードラインは電気的に互いに連結する。これにより、共有型単一層構造の配線構造体は分離型単一層構造に比べて層間分離要件及びワードラインピッチ要件をより容易に充足させることができる。具体的に、共有型単一層構造の場合、基板から同一の高さに配置される全てのワードラインが1つの配線に連結しても、層間分離要件はみたすことができる。すなわち、共有型単一層構造の配線構造体の場合、層間分離要件はワードラインの層数Lのような個数の互いに分離される配線を通じてもみたすことができる。追加的に、配線構造体を構成する配線の数が小さいため、共有型単一層構造の配線構造体はワードラインピッチ要件を容易に充足させることができる。しかし、1つの配線を共有するワードラインの数が増加する場合、メモリブロックを構成するメモリセルの数が増加するようになる。このようなメモリブロック大きさの増加はブロック併合blockmerge及びコピーバックプログラムcopy-backprogramなどのような動作特性を低下させる。また、1つの配線を共有するワードラインはすべて等電位状態であるために、プログラム、または読み出し動作での撹乱disturbance特性が深化する。すなわち、3次元半導体装置が共有型単一層構造の配線構造体を具備するように構成される場合、半導体装置の信頼性が劣化する。本発明の一部実施形態による3次元半導体装置は下記の式2の条件を充足するように構成される部分共有型単一層構造partiallysharingtypesinglelayerarchitectureの配線構造体を具備できる。部分共有型単一層構造の配線構造体は基板から同一の高さに配列されるワードラインに接続する複数の配線を含み、配線の各々には複数のワードラインが共通的に連結する、すなわち、部分共有型単一層構造の場合、配線構造体を構成する配線の数はワードラインの層数Lよりは大きく、ワードラインの個数よりは小さくなり得る。しかし、層間分離要件及びワードラインピッチ要件を充足させるためには、分離型単一層構造のように、部分共有型単一層構造の配線は水平的に互いに離隔されて配列されなければならない。すなわち、下記の式2により与えられる条件を追加的に充足させなければならない。式2P2L<W1ここで、P2は配線の水平ピッチであり、Lはワードラインの積層数であり、W1は図10及び図18に示したように1つのワードライングループのピッチを示す。ワードライングループの各々は基板から同一の高さに位置し、1つの配線に共通的に連結されたワードラインを含む。換言すれば、部分共有型単一層構造の配線の数が分離型単一層構造の配線の数より小さくても配線が水平的に配列される配線のピッチpitchがデザインルールによって制限されるので、半導体装置で配線が占める面積を減らすのに限界がある。1つの配線に連結する1つのワードライングループは上記の式2により与えられる条件を充足させるピッチを有するように形成されなければならない。このような制約のため、部分共有型単一層構造の配線を具備する半導体装置ではメモリブロックの大きさ及び共有されるワードラインの数を減らすことが難しい。一方、本発明の実施形態による3次元半導体装置は下記式3の条件を充足させるように構成される部分共有型多層構造partiallysharingtypemultiplelayerarchitectureの配線構造体を具備できる。すなわち、本発明の実施形態によれば、3次元半導体装置は配線が少なくとも2つの異なる高さに配置される多層構造を有する、したがって、1つの層にワードラインの積層数だけの配線を配置する必要がない。したがって、配線がM個の層に分けて配置される際に、1つの層に配置される配線の数はL/M但し、L/Mは正の整数であるため、1つの層に配置される配線が占める面積すなわち、P2L/Mが減少できる。そして、1つの層に配置される配線が占める面積が減少すれば、ワードライングループのピッチW1も減少できる。すなわち、1つの配線を共有するワードラインの数が減少できる。これにより、本発明の実施形態による3次元半導体装置は下記式3の条件を充足させることができる。式3W1<LP2ここで、W1はワードライングループのピッチであり、Lは基板上に積層されたワードラインの数、P2は配線の最小ピッチである。一方、ワードライングループのピッチW1はワードラインの水平的ピッチP1によって変化し、ワードラインのピッチP1と配線の最小ピッチP2とは工程条件によって決定される。詳細には、配線の最小ピッチP2は、3次元半導体装置のデザインルール内で写真及び蝕刻工程により具現することができる最小線間幅minimumfeaturesizeの2倍であり得る。換言すれば、配線の最小ピッチは写真蝕刻工程で与えられた最小フィーチャminimumfeatureの幅と隣接するフィーチャとの間の距離である。そして、ワードラインのピッチP1は、層間絶縁膜を介在して積層されたL個の導電膜からなる薄膜構造体をパターニングする段階で、写真及び蝕刻工程により決定される。薄膜構造体をパターニングする段階はL個の導電膜を蝕刻して基板を露出させる。薄膜構造体をパターニングする段階で、蝕刻の深さが大きいので、ワードラインのピッチP1は配線のピッチP2より大きくすることができる。<実施形態1―4WL共有、2GSL共有>以下、図6乃至図13を参照して、本発明の一実施形態に対して詳細に説明する。図6は本発明の一実施形態による3次元半導体装置の断面図である。図7は本発明の一実施形態による3次元半導体装置のワードライングループを示す斜視図である。図8は本発明の一実施形態による3次元半導体装置を示す斜視図である。図9は図8に示した3次元半導体装置の配線構造体を示す斜視図である。図10は図8に示した3次元半導体装置のレイアウトである。図11は本発明の変形された一実施形態による3次元半導体装置を示す斜視図である。図12は図11に示した3次元半導体装置の配線構造体を示す斜視図である。図13は図11に示した3次元半導体装置のレイアウトである。図6乃至図13に示した一実施形態によれば、3次元半導体装置はW1<LP2の条件を満足できる。ここで、W1はワードライングループWGの水平的ピッチであり、Lは基板100上に積層されるワードラインの積層数、P2は配線の最小ピッチである。本発明の一実施形態で、1つのワードライングループWGは図7に示したように基板100から同一の高さに位置し、水平的に隣接した4個のワードラインを含む。ワードライングループのピッチW1はワードラインの水平的ピッチP1によって変化し、ワードラインのピッチP1と配線の最小ピッチP2とは工程条件によって決定される。詳細的に、図6乃至図10に参照すれば、基板100はセルアレイ領域CAR、第1配線領域ICR1及び第2配線領域ICR2及び周辺回路領域図示せずとを含む。第1配線領域ICR1及び第2配線領域ICR2はセルアレイ領域CARと周辺回路領域図示せずとの間に配置され、セルアレイ領域CARは第1配線領域ICR1と第2配線領域ICR2との間に配置される。基板100は半導体特性を有する物質例えば、シリコンウェハ、絶縁性物質例えば、ガラス、絶縁性物質により覆われた半導体、或いは導電体の内の何れか1つであり得る。セルアレイ領域CARには、図2乃至図5を参照して説明した複数のメモリセルトランジスタ及びメモリセルトランジスタと連結されたビットラインBL及びワードラインWL0~WL3が配置される。周辺回路領域には、図1に説明されたように、メモリセルアレイの駆動のためのデコーダ回路、ドライバ回路、ページバッファ、センスアンプ、電圧生成回路及び入出力回路を配置することができる。そして、第1配線領域ICR1及び第2配線領域ICR2には、ワードラインWL0~WL3とローデコーダとを電気的に連結する配線構造体が配置される。より詳細には、基板100上には、複数の積層構造体STR1~STR8が所定間隔離隔されて2次元的に配列できる。1つの積層構造体STRは半導体メモリ装置の容量により、垂直的に積層されたL個Lは22、23、24......のワードラインWL0-WL3が含まれる。そして、積層構造体STRは最下部の接地選択ラインGSLと、最上部のストリング選択ラインSSLとを含む。このような積層構造体STRはセルアレイ領域CARから第1配線領域ICR1及び第2配線領域ICR2に延長でき、第1配線領域ICR1及び第2配線領域ICR2上で階段形態の形を有することができる。2n1番目nは0以上の整数積層構造体STR1、STR3、STR5、STR7と2n2番目積層構造体STR2、STR4、STR6、STR8との間の第1配線領域ICR1及び第2配線領域ICR2には垂直的に積層されたワードライン連結パターン201が位置する。ここで、連結パターン201の各々は水平的に隣接したワードラインを連結する。詳細に説明すれば、水平的に隣接したワードラインWL0~WL3は第1配線領域ICR1及び第2配線領域ICR2上でワードライン連結パターン201に共通的に連結する。ワードライン連結パターン201には水平的に隣接した2つのワードラインWL0~WL3が連結する。ワードライン連結パターン201とセルアレイ領域CARとの距離はワードラインWL0~WL3が基板100から遠くなるほど減少させることができる。そして、ワードライン連結パターン201はワードラインWL0~WL3と共に形成されるので、各層でワードラインWL0~WL3と連結パターン201の厚さ及び物質は実質的に同一である。また、積層構造体STR1~STR8は第1配線領域ICR1及び第2配線領域ICR2で階段形態を有するように形成されるため、互いに異なるレベルに形成されたワードライン連結パターン201の各々にはコンタクトプラグCPLGを通してローデコーダに連結する配線が接続できる。一実施形態によれば、複数の積層構造体STR1~STR8で同一層すなわち,基板100から同一の高さに位置する接地選択ラインGSLが互いに電気的に連結し、n1番目積層構造体STRとn3番目積層構造体STRでの接地選択ラインGSLは互いに電気的に分離できる。ここで、nは0以上の整数である。具体的に、複数の積層構造体STR1~STR8で接地選択ラインGSLはワードラインと類似するように2n1番目積層構造体STR1、STR3、STR5、STR7と2n2番目積層構造体STR2、STR4、STR6、STR8との接地選択ラインGSLが第1配線領域ICR1及び第2配線領域ICR2上で連結パターン201に共通的に連結される。すなわち、連結パターン201に水平的に隣接した2つの接地選択ラインGSLが連結される。そして、接地選択ラインGSLを連結するそれぞれの連結パターン201には接地選択配線311aと接地選択配線311bとが接続できる。複数の積層構造体STR1~STR8から水平的に隣接したストリング選択ラインSSLは各々電気的に独立される。このために、ストリング選択ラインSSLの各々に接続されるストリング選択配線323sを通じてストリング選択ラインSSLはストリング選択ラインドライバと連結する。ストリング選択ラインSSL各々は図6に示したように、積層構造体STR1~STR8の上部に配置された2層の導電ラインで構成される。また、2層の導電ラインで構成されたストリング選択ラインSSLには共通的に電圧が印加され、互いに電気的に分離される。一方、図6に示したように、1つの積層構造体STRは下部構造体LR及び上部構造体URとを含み、積層構造体STRを構成するワードラインWL0~WL3は下部構造体LR、または/及び上部構造体URに分けて配置される。また、積層構造体STRの下部構造体LRはストリング選択ラインSSLを含み、積層構造体STRの上部構造体URはストリング選択ラインSSLを含む。具体的に、積層構造体STRの下部構造体LRは積層されたL個すなわち、L=2n、nは少なくとも4以上の整数のワードラインの内の基板100に隣接した1番目乃至m番目mはLより小さな自然数高さのワードラインを含み、積層構造体STRの上部構造体URは積層構造体STRの下部構造体LRに含むワードラインを除外した余りのワードラインすなわち、m1番目乃至L番目高さのワードラインを含む。この実施形態によれば、第1ワードラインWL1及び第2ワードラインWL2は積層構造体STRの下部構造体LRを構成し、第3ワードラインWL3及び第4ワードラインWL4が上部構造体URを構成する。他の実施形態によれば、下部構造体LRを構成するワードラインの数と、上部構造体URを構成するワードラインの数とが異なることができる。また、図6及び図8を参照すれば、2次元的に配列された積層構造体STR1~STR8の上部には第1配線層M1と第2配線層M2とが順次に積層される。第1配線層M1は第1配線領域ICR1で積層構造体STRの下部構造体LRに含まれたワードラインWL0~WL1と連結する第1配線312と第1配線313とを含む。そして、第1配線層M1はセルアレイ領域CARで半導体パターン200と連結するビットラインBLを含み、第1配線領域ICR1で接地選択ラインGSLと連結する接地選択配線311aと,接地選択配線311bも含む。第2配線層M2は第1配線領域ICR1で積層構造体STRの上部構造体URに含まれたワードラインWL2とワードラインWL3に連結する第2配線321、第2配線322とを含む。第2配線321、第2配線322は第1配線領域ICR1で第1配線312、第1配線313の上部を過ぎることができる。そして、第2配線層M2は第2配線領域ICR2でストリング選択ラインSSLと電気的に連結するストリング選択配線323sを含む。積層構造体STRの下部構造体LRに配置されたワードラインWL0~WL1各々には第1配線312、第1配線313が電気的に連結し、積層構造体STRの上部構造体URに配置されたワードラインWL2、ワードラインWL3各々には第2配線321、第2配線322が電気的に連結される。そして、第1配線312、第1配線313、第2配線321、第2配線322はローデコーダに連結される。接地選択配線311a、接地選択配線311bは積層構造体STRの下部構造体LRに含まれたワードラインWL0、ワードラインWL1と連結された第1配線312、第1配線313と同一の高さに形成される。すなわち、接地選択配線311a、接地選択配線311bと第1配線312、第1配線313は半導体装置の製造工程の際に同一の工程段階で形成される。すなわち,第1配線312、第1配線313と接地選択配線311a、接地選択配線311bは半導体基板100から同一の第1高さに配置される。ビットラインBLは積層構造体STRを貫通する半導体パターン200に電気的に連結し、ビットラインBLは積層構造体STRの下部構造体LRに含まれたワードラインWL0、ワードラインWL1と接続される第1配線312、第1配線313と同一の高さに形成される。すなわち、半導体パターン200とビットラインBLとの間には半導体パターン200に接続するビットラインプラグが形成される。そして、ビットラインBLと第1配線312、第1配線313とは半導体装置の製造工程の際に同一の工程段階で形成される。すなわち、第1配線312、第1配線313とビットラインBLとは半導体基板100から同一の第1高さに配置される。ストリング選択配線323sは、積層構造体STRの上部構造体URに含まれたワードラインと連結された第2配線321、第2配線322と同一の高さに形成される。すなわち、ストリング選択配線323sと第2配線321、第2配線322とは半導体装置の製造工程の際に同一の工程段階で形成される。すなわち、第2配線321、第2配線322とストリング選択配線323sとは半導体基板100から同一の第2高さに配置される。ここで第2高さは第1高さより大きい。第1及び第2配線層M2に形成された第1及び第2配線321、第2配線322、ビットラインBL、接地選択配線311a、接地選択配線311b及びストリング選択配線323sはタングステンW、チタニウムTi、またはタンタルTaのような金属膜、WN、TiN、またはTaNと同一の金属窒化膜、またはその複合膜を含む金属パターンである。第1配線312、第1配線313と第2配線321、第2配線322は基板100から相異なる高さに形成されるので、第1配線312、第1配線313と第2配線321、第2配線322は相異なる工程段階で形成される。一実施形態によれば、図8乃至図10に示したように、複数の積層構造体STR1~STR8で同一層すなわち、基板100から同一の高さに位置するワードラインWL0~WL3は互いに電気的に連結し、n1番目積層構造体STR0とn5番目積層構造体STR5で同一層に位置するワードラインWL0~WL3は互いに電気的に分離できる。ここで、nは0以上の整数である。このために、ワードラインとローデコーダを連結する第1配線312、第1配線312、第2配線321、第2配線322各々は同一層から水平的に隣接した2つのワードライン連結パターン201に共通的に連結する。すなわち、1つの第1配線312、第1配線313、または第2配線321、第2配線322に水平的に隣接する4個のワードラインが電気的に連結される。また、1つの積層構造体STRに連結する第1配線312、第1配線313とは基板100上に配置された2次元的に配列された積層構造体STR0~STR8の内、電気的に分離されるn1番目積層構造体STR0とn5番目積層構造体STR5との間の第1配線領域ICR1に配置される。すなわち、1つの積層構造体STRに連結する第2配線321、第2配線322は基板100上に配置された2次元的に配列された積層構造体STR0~STR8の内、n1番目積層構造体STR0とn5番目積層構造体STR5との間の第1配線領域ICR1に配置される。より詳細に、図10に示したように第1及び第2配線321、第2配線322各々は水平的に隣接した連結パターン201と接続される第1延長部、第1延長部から延長された第2延長部とを含む。第1延長部は連結パターン201の上でワードラインの長軸方向に対して垂直に形成され、第2延長部はワードラインWL0~WL3の長軸方向と平行するように形成される。そして、第1及び第2配線321、第2配線322の第1延長部は連結パターン201上部に位置するので、基板100からワードラインWL0~WL3の高さが増加するほど第1延長部はセルアレイ領域CARとの距離が減少できる。このように、第1延長部と第2延長部とからなる第1及び第2配線321、第2配線322は水平的に離隔された連結パターン201をローデコーダに共通的に連結できる。すなわち、水平的に隣接した4個のワードラインがローデコーダに共通的に連結される。また、一実施形態によれば、積層されたワードラインWL0~WL3の内、奇数層のワードラインWL0~WL2と連結する第1、または第2配線321、第2配線322の第2延長部は第1延長部の第1端から延長され、偶数層のワードラインWL1~WL3と連結する第1、または第2配線321、第2配線322の第2延長部は第1延長部の第2端から延長される。そして、第1配線領域ICR1で第1配線312、第1配線313の第2延長部は水平的に所定間隔離隔される。第1配線312、第1配線313の第2延長部はデザインルールによる最小ピッチpitchを有することができる。そして第1配線312、第1配線313の第2延長部の間には接地選択配線311a、接地選択配線311bが配置される。第2配線321、第2配線322の第2年延長部も水平的に所定間隔離隔され、第2配線321、第2配線322の第2延長部のピッチは、第1配線312、第1配線313の第2延長部のピッチと同一である。また、第1配線層M1と第2配線層M2とは基板100から相異なる高さに形成されるので、第1配線領域ICR1上で第1配線312、第1配線313と第2配線321、第2配線322は垂直的に互いにオーバーラップできる。すなわち、第2配線321、第2配線322の第2延長部は第1配線312、第1配線313の第1延長部及び第2延長部上部を横切って配置される。一方、変形された一実施形態によれば、図11乃至図13に示したように、第1配線312、第1配線313各々は水平的に隣接した連結パターン201と接続される第1延長部、第1延長部から延長した第2延長部に構成され、第2配線321、第2配線322各々はライン形態を有する。このために、第1配線層M1には積層構造体STRの上部構造体URに含まれた連結パターン201を互いに連結する導電パッドが形成される。このように、本発明の実施形態によれば、積層されたワードラインWL0~WL3各々に接続される第1配線及び第2配線は基板100から相異なる高さに形成され、各ワードラインWL0~WL3とローデコーダとを連結する。したがって、積層されたワードラインWL0~WL3各々に接続される配線が全て基板100から同一の高さに配置されるのに比べ、配線が占める空間を減らすことができる。すなわち、3次元半導体装置の集積度をより向上させることができる。また、配線が占める領域の減少により、1つの配線に共通的に連結されたワードラインの数すなわち、ワードライングループのピッチを減らすことができ、ワードラインの共有によるデータ信頼性の低下を抑制できる。<実施形態2―2WL共有,2GSL共有>以下,図14乃至図21を参照して、本発明の他の実施形態に対して詳細に説明する。本発明の他の実施形態で本発明の一実施形態と実質的に同一の構成要素に対する説明は省略する。図14は本発明の他の実施形態による3次元半導体装置の断面図である。図15は本発明の他の実施形態による3次元半導体装置のワードライングループを示す斜視図である。図16は本発明の他の実施形態による3次元半導体装置を示す斜視図である。図17は図16に示した3次元半導体装置の配線構造体を示す斜視図である。図18は図16に示した3次元半導体装置のレイアウトである。図19は本発明の変形された他の実施形態による3次元半導体装置を示す斜視図である。図20は図19に示した3次元半導体装置の配線構造体を示す斜視図である。図21は図19に示した3次元半導体装置のレイアウトである。他の実施形態によれば、3次元半導体装置はW1<LP2の条件を満足できる。ここで、W1はワードライングループWGのピッチであり、Lは基板上に積層されたたワードラインの数、P2は配線の最小ピッチである。他の実施形態で、1つのワードライングループWGは図15に示したように基板100から同一の高さに位置して水平的に隣接した2個のワードラインを含む。そして基板100上に2次元的に配列された積層構造体STR1~STR4は、L個のワードラインWL0~WL7と、接地選択ラインGSL及びストリング選択ラインSSLとを含む。また、ワードライングループWGのピッチW1はワードラインの水平的ピッチP1によって変化し、ワードラインのピッチP1と配線の最小ピッチP2とは工程条件によって決定される。詳細に、図14乃至図18を参照すれば、基板100上には、複数の積層構造体STR1~STR4が所定間隔離隔され、2次元的に配列できる。積層構造体STRは一実施形態で説明したように、最下層の接地選択ラインGSL,最上層のストリング選択ラインSSL及び接地選択ラインとストリング選択ラインSSLとの間の複数のワードラインWL0~WL7を含む。この実施形態によれば、複数の積層構造体STR1~STR4で同一層すなわち、基板100から同一の高さに位置するワードラインは互いに電気的に連結し、n1番目積層構造体STR1とn3番目積層構造体STR3で同一層に位置するワードラインは互いに電気的に分離できる。ここで、nは0以上の整数である。2n1番目積層構造体STR1、STR3と2n2番目積層構造体STR2、STR4で同一層に位置するワードラインは、一実施形態にように第1配線領域ICR1、第2配線領域ICR2上でワードライン連結パターン201に共通的に連結する。ワードライン連結パターン201には水平的に隣接した2つのワードラインが連結する。そして、相異なるレベルlevelに位置したワードライン連結パターン201各々にはワードラインとローデコーダとを連結する第1、または第2配線312~315、321~324が接続できる。また、この実施形態によれば、複数の積層構造体STR1~STR4で下部の接地選択ラインGSLが互いに電気的に連結し、n1番目積層構造体STRとn3番目積層構造体STRでの接地選択ラインGSLは互いに電気的に分離できる。ここで、nは0以上の整数である。そして、2n1番目積層構造体STR1、STR3と2n2番目積層構造体STR2、STR3で同一層に位置する接地選択ラインGSLは、第1配線領域ICR1及び第2配線領域ICR2上で連結パターン201により互いに連結する。一方、1つの積層構造体STRは一実施形態で説明したように、下部構造体LR及び上部構造体URを含み、積層構造体STRを構成するワードラインWL0~WL7は下部構造体LR、または上部構造体URに分けて配置される。2次元的に配列された積層構造体STRの上部には第1配線層M1と第2配線層M2とが順次に積層される。第1配線層M1は積層構造体STRの下部構造体LRに含まれた接地選択ラインGSL及びワードラインWL0~WL3に連結する接地選択配線311及び第1配線312~315を含む。そして、第2配線層M2には積層構造体STRの上部構造体URに含まれたストリング選択ラインSSL及びワードラインWL4~WL7に連結するストリング選択配線323s及び第2配線321~324を含む。第2配線321~324は第1配線312~315の上部に積層された第1配線312~315とオーバーラップできる。この実施形態によれば、1つの積層構造体STRに連結された複数の第1配線312~315は、n1番目積層構造体STR1とn3番目積層構造体STR3との間の第1配線領域ICR1に2次元的に配列される。1つの積層構造体STRに連結された複数の第1配線312~315もn1番目積層構造体STR1とn3番目積層構造体STR3との間の第1配線領域ICR1に2次元的に配列できる。また、第1及び第2配線312~315、321~324各々は水平的に隣接した連結パターン201と接続される第1延長部、第1延長部から延長した第2延長部を含む。第1延長部は連結パターン201の上でワードラインWL0~WL7の長軸方向に対して垂直的に形成され、第2延長部はワードラインWL0~WL7の長軸方向と平行するように形成される。そして、第1及び第2配線312~315、321~324の第1延長部は連結パターン201上部に位置するので、基板100からワードラインの高さが増加されるほど第1延長部はセルアレイ領域CARとの距離が減少できる。そして、図18に示したように、基板100から連結パターン201の高さが増加されるほど、第1及び第2配線321、第2配線322の第1延長部の長軸長さが順次に増加できる。また、第1配線312~315の第2延長部の距離は基板100から連結パターン201の高さが増加されるほど長くなる。また、第2配線321~324は第1配線312~315上部に位置するので、第2配線321~324の第2延長部は第1配線312~315の第1延長部及び第2延長部の上部を通過する。一方、変形された実施形態によれば、図19乃至図21に示したように、第1配線312~315、第2配線321~324はライン形態を有する。この際に、第2配線層M2の第2配線321~324は第1配線層M1の第1配線312~315の上部を通過する。また、第1配線層M1に配置された第1配線312~315の数と第2配線層M2に配置された第2配線321~324の数が異なる。図22は本発明の実施形態による3次元半導体メモリ装置を含むメモリシステムの一例を示す概略ブロック図である。図22を参照すれば、メモリシステム1100はPDA、ポータブルportableコンピュータ、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルホンmobilephone、デジタルミュージックプレーヤdigitalmusicplayer、メモリカードmemorycard、または情報を無線環境で送信及び/または受信することができる全ての素子に適用できる。メモリシステム1100はコントローラ1110、キーパッドkeypad、キーボード及びディスプレイのような入出力装置1120、メモリ1130、インターフェース1140、及びバス1150とを含む。メモリ1130とインターフェース1140とはバス1150を通して互いに通信する。コントローラ1110は少なくとも1つのマイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ、またはそれと類似である他のプロセス装置を含む。メモリ1130はコントローラにより行われた命令を格納するのに用いられる。入出力装置1120はシステム1100外部からデータ、または信号を入力やシステム1100外部でデータ、または信号を出力できる。例えば、入出力装置1120はキーボード、キーパッド、またはディスプレイ素子を含む。メモリ1130は本発明の実施形態による3次元半導体メモリ装置を含む。メモリ1130は、また他の種類のメモリ、任意の随時接近が可能な揮発性メモリ、その以外多様な種類のメモリを含む。インターフェース1140はデータを通信ネットワークに送出やネットワークからデータを受ける役割をする。図23は本発明の一実施形態による3次元半導体メモリ装置を具備するメモリカードの一例を示す概略ブロック図である。図23を参照すれば、高用量のデータ格納能力を支援するためのメモリカード1200は本発明によるフラッシュメモリ装置1210を装着する。本発明によるメモリカード1200はホストHostとフラッシュメモリ装置1210との間の諸般データ交換を制御するメモリコントローラ1220を含む。SRAM1221はプロセシングユニット1222の動作メモリとして用いられる。ホストインターフェース1223はメモリカード1200と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック1224はマルチビットフラッシュメモリ装置1210から読み出すデータに含まれるエラーを検出及び訂正する。メモリインターフェース1225は本発明のフラッシュメモリ装置1210とインターフェーシングする。プロセシングユニット1222はメモリコントローラ1220のデータ交換のための諸般制御動作を行う。たとえ図面には図示しないが、本発明によるメモリカード1200はホストHostとのインターフェーシングのためのコードデータを格納するROM図示されずなどがさらに提供され得るのはこの分野の通常的な知識を習得した者に自明である。図24は本発明による3次元半導体メモリ装置を装着する情報処理システムの一例を示す概略ブロック図である。図24を参照すれば、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム1310が装着される。本発明による情報処理システム1300はフラッシュメモリシステム1310と各々システムバス1360に電気的に連結されたモデム1320、中央処理処置1330、RAM1340、ユーザインターフェース1350とを含む。フラッシュメモリシステム1310は上述されたメモリシステム、またはフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム1310には中央処理処置1330によって処理されたデータ、または外部で入力されたデータが格納される。ここで、上述のフラッシュメモリシステム1310が半導体ディスク装置SSDで構成され、この場合、情報処理システム1300は大容量のデータをフラッシュメモリシステム1310に安定的に格納できる。そして信頼性の増大により、フラッシュメモリシステム1310はエラー訂正に必要とする資源を節減でき、高速のデータ交換機能を情報処理システム1300に提供する。図示しないが、本発明による情報処理システム1300には応用チップセットApplicationChipset、カメライメージプロセッサCameraImageProcessor:CIS、入出力装置などがさらに提供され得ることはこの分野の通常的な知識を習得した者に自明である。また,本発明によるフラッシュメモリ装置、またはメモリシステムは多様な形態のパッケージで実装できる。例えば、本発明によるフラッシュメモリ装置、またはメモリシステムはPoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSPなどと同一の方式にパッケージ化されて実装できる。以上、添付の図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須な特徴を変更せずに他の具体的な形態で実施できるということを理解できる。したがって、上記記載の実施形態は全体的に例示的なものであり、限定的でないことを理解しなければならない。"