"微結晶である第1の導電性微粒子を含む第1の微結晶層と、前記第1の微結晶層を挟む第1、第2のトンネル絶縁膜とを有する第1の二重トンネル接合構造と、微結晶である第2の導電性微粒子を含む第2の微結晶層と、前記第2の微結晶層を挟む第3、第4のトンネル絶縁膜とを有する第2の二重トンネル接合構造と、前記第1の二重トンネル接合構造と前記第2の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、前記第1の二重トンネル接合構造、前記電荷蓄積層、及び前記第2の二重トンネル接合構造を挟む第1、第2の導電層と、を具備し、前記第1の導電性微粒子の平均粒径は、前記第2の導電性微粒子の平均粒径と異なっていることを特徴とするメモリ装置。前記電荷蓄積層は、前記第1、第2の導電性微粒子の平均粒径よりも大きな平均粒径を持つ第3の導電性微粒子を含むことを特徴とする請求項1に記載のメモリ装置。前記第1、第2の導電性微粒子は、クーロンブロッケイド条件を満たすことを特徴とする請求項1または2に記載のメモリ装置。前記第1、第2の導電性微粒子は、Si微結晶であることを特徴とする請求項1乃至3のいずれかに記載のメモリ装置。前記第1の二重トンネル接合構造と前記第1の導電層との間に配置された第4の導電性微粒子を含む第4の微結晶層をさらに具備し、前記第4の導電性微粒子は、前記第1の導電性微粒子の平均粒径よりも大きな平均粒径を持つことを特徴とする請求項1乃至4のいずれかに記載のメモリ装置。配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。一実施態様のメモリ装置は、微結晶である第1の導電性微粒子を含む第1の微結晶層と、前記第1の微結晶層を挟む第1、第2のトンネル絶縁膜とを有する第1の二重トンネル接合構造と、微結晶である第2の導電性微粒子を含む第2の微結晶層と、前記第2の微結晶層を挟む第3、第4のトンネル絶縁膜とを有する第2の二重トンネル接合構造と、前記第1の二重トンネル接合構造と前記第2の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、前記第1の二重トンネル接合構造、前記電荷蓄積層、及び前記第2の二重トンネル接合構造を挟む第1、第2の導電層とを具備する。前記第1の導電性微粒子の平均粒径は、前記第2の導電性微粒子の平均粒径と異なっていることを特徴とする。以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[第1実施形態]まず、第1実施形態のメモリ装置について説明する。[1]メモリ装置の構造図1は、第1実施形態のメモリ装置の構造を示す断面図である。図示するように、第1の導電層、例えば、高濃度のリン不純物を含んだn型ポリシリコン配線または電極20上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜21が形成されている。シリコン酸化膜21上には、導電性微粒子、例えばシリコン微結晶シリコン微粒子を含む微結晶層22が形成されている。さらに、微結晶層22上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜23が形成されている。微結晶層22はシリコン酸化膜21とシリコン酸化膜23とに挟まれており、積層されたシリコン酸化膜21、微結晶層22、及びシリコン酸化膜23は、第1の二重トンネル接合構造を構成している。シリコン酸化膜23上には、情報電荷を蓄積する電荷蓄積層が形成されている。ここでは、電荷蓄積層として、導電性微粒子、例えばシリコン微結晶シリコン微粒子を含む微結晶層24が形成されている。微結晶層24上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜25が形成されている。シリコン酸化膜25上には、導電性微粒子、例えばシリコン微結晶シリコン微粒子を含む微結晶層26が形成されている。さらに、微結晶層26上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜27が形成されている。微結晶層26はシリコン酸化膜25とシリコン酸化膜27とに挟まれており、積層されたシリコン酸化膜25、微結晶層26、及びシリコン酸化膜27は、第2の二重トンネル接合構造を構成している。さらに、シリコン酸化膜27上には、第2の導電層、例えば、高濃度のリン不純物を含んだn型ポリシリコン配線または電極28が形成されている。このような構造のメモリ装置において、微結晶層22に含まれる導電性微粒子の平均粒径は、微結晶層26に含まれる導電性微粒子の平均粒径と異なっている。例えば、微結晶層22の導電性微粒子の平均粒径は、微結晶層26の導電性微粒子の平均粒径より大きい。さらに、微結晶層24に含まれる導電性微粒子の平均粒径は、微結晶層22,26に含まれる導電性微粒子の平均粒径より大きい。[2]メモリ装置の製造方法次に、第1実施形態のメモリ装置の製造方法を説明する。図2~図4は、第1実施形態のメモリ装置の製造方法を示す断面図である。図2aに示すように、高濃度のリン不純物を含んだn型ポリシリコン配線20上に、膜厚1nm程度のシリコン酸化膜21を高速熱酸化RTO:Rapidthermaloxidationにより形成する。さらに、シリコン酸化膜21上にCVDによりアモルファスシリコンa-Si膜22Aを2.5nm程度堆積する。続いて、熱酸化により、a-Si膜22Aの表面に、膜厚が1nm程度のシリコン酸化膜23を形成する。これにより、a-Si膜22Aの厚さは2nm程度であり、a-Si膜22Aの上下を厚さ1nm程度のシリコン酸化膜21,23で挟んだ構造となる。次に、窒素雰囲気中で900°Cの高温アニールを行う。すると、図2bに示すように、a-Si膜22Aは、このa-Si膜の膜厚2nm程度の大きさのシリコン微小結晶群を含む微結晶層22となる。次に、図3aに示すように、シリコン酸化膜23上にCVDによりアモルファスシリコン膜24Aを3.5nm程度堆積する。続いて、熱酸化によりa-Si膜24Aの表面に、膜厚が1nm程度のシリコン酸化膜25を形成する。これにより、a-Si膜24Aの厚さは3nm程度であり、a-Si膜24Aの上下を厚さ1nm程度のシリコン酸化膜23,25で挟んだ構造となる。次に、窒素雰囲気中で900°Cの高温アニールを行う。すると、図3bに示すように、シリコン酸化膜23上のa-Si膜24Aは、このa-Si膜の膜厚3nm程度の大きさのシリコン微小結晶群を含む微結晶層24となる。次に、図4aに示すように、シリコン酸化膜25上にCVDによりアモルファスシリコン膜26Aを1.5nm程度堆積する。続いて、熱酸化によりa-Si膜26Aの表面に、膜厚が1nm程度のシリコン酸化膜27を形成する。これにより、シリコン酸化膜25上のa-Si膜26Aの厚さは1nm程度であり、a-Si膜26Aの上下を厚さ1nm程度のシリコン酸化膜25,27で挟んだ構造となる。次に、窒素雰囲気中で950°Cの高温アニールを行う。すると、図4bに示すように、シリコン酸化膜25上のa-Si膜26Aは、このa-Si膜の膜厚1nm程度の大きさのシリコン微小結晶群を含む微結晶層26となる。その後、図1に示すように、シリコン酸化膜27上にLPCVDにより高濃度のリン不純物を含んだn型ポリシリコン配線28を形成する。以上により、図1に示した第1実施形態のメモリ装置が製造できる。前述したように第1実施形態のメモリ装置は、全てLSIプロセスと整合するSi系材料で構成されているため、すなわち全てシリコン系の材料で構成可能であるため、その製造方法はシリコンLSIプロセスと整合性が高い。また、前述した工程において、a-Si膜の膜厚程度の大きさのシリコン微結晶シリコン微粒子が形成された後は、シリコン微結晶の表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は、薄いSiナノ膜厚では起こりにくい。このため、窒素アニール条件の調整により、膜厚程度を典型的大きさとするSiナノ微結晶の粒径制御が微結晶層22,24,26の形成において可能である。なお、ここではシリコン微結晶形成のためのアニールをシリコン微結晶層毎に行ったが、このアニールは一括して行ってもかまわない。膜厚によってSiナノ微結晶の典型的大きさが決まるので、下側の微結晶層22のシリコン微結晶の典型的な大きさは2nm、中央の微結晶層24のシリコン微結晶の典型的な大きさは3nm、上側の微結晶層26のシリコン微結晶の典型的な大きさは1nmとなる。[3]メモリ装置の動作第1実施形態では、シリコン微結晶シリコン微粒子は粒径が3nm以下と小さいため、電子1個の充電エネルギーは熱揺らぎよりも十分大きいというクーロンブロッケイド条件を満たしている。よって、シリコン微粒子中に1個の電子が帯電する時、クーロンブロッケイド効果と量子閉じ込め効果によりシリコン微粒子に高いエネルギー状態が形成され、電子がシリコン微粒子を通り抜けるときエネルギー障壁ができることになる。図5は、第1実施形態のメモリ装置におけるエネルギー構造を示す図である。メモリ装置においてトンネル絶縁膜によるトンネルバリアの間には、シリコン微結晶におけるクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー障壁が存在する。エネルギー障壁は、シリコン微結晶の粒径が小さいほど大きい。従って、中央の微結晶層24のエネルギー障壁ΔE1が最も低く、下側の微結晶層22のエネルギー障壁ΔE2がΔE1よりも高い。さらに、上側の微結晶層26のエネルギー障壁ΔEがΔE1及びΔE2よりも高く、これらのうち一番高い。このクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー領域は、トンネル浸み出しを含めて進入不可能なエネルギー領域であるため、電子が通り抜けるにはエネルギー的に超えて行く以外ない。従って、本実施形態のメモリ装置では良好なメモリ動作が可能となる。このように、クーロンブロッケイド条件を満たす導電性微粒子とそれを挟む二つのトンネル接合のことを、単電子トンネリング現象を扱う分野では二重トンネル接合と称する。第1実施形態におけるメモリ動作は、中央に位置する粒径の最も大きい微結晶層24に情報電荷を蓄積することで可能となる。以下に、第1実施形態における書き込み、消去、及び読み出しの動作を説明する。まず、第1実施形態のメモリ装置における書き込みについて説明する。図6は、第1実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。微結晶層24に情報電荷の書き込みを行うには、上側の配線28に適度なプラス電圧をかける。図6に示すように、下側の配線20中の電子が中央の微結晶層24のエネルギー障壁ΔE1まで通り抜けるのに、下側の微結晶層22のエネルギー障壁ΔE2が無くなるように、適度なプラス電圧を上側の配線28にかければ良い。このとき、上側の微結晶層26のエネルギー障壁ΔEが十分高くなっており、下側の配線20から上側の配線28への貫通電流を遮る構成になっていることが、高い書き込み効率及び低電力消費の観点から望ましい。図6に示すように、エネルギー障壁ΔEが、書き込み時に貫通電流を遮るには、ΔE>3×ΔE2であることが望ましい。本実施形態では、シリコン酸化膜トンネル絶縁膜21,23,25の膜厚が全て1nmと等しいため、書き込み開始時に、同じ電位差がシリコン酸化膜21,23,25にかかる。このため、エネルギー障壁ΔE2が無くなるようにシリコン酸化膜21にΔE2の電位差をかけた時、シリコン酸化膜23,25にもΔE2の電位差がかかり、シリコン酸化膜21,23,25の全部で、3×ΔE2の電位差がかかる。よって、ΔE>3×ΔE2であれば、書き込み時に配線20,28間の貫通電流を遮ることが可能である。一般に、シリコン酸化膜21,23,25の厚さが同一でない場合は、書き込み開始時に同じ電界がかかるため、厚さに比例した電位差が各シリコン酸化膜にかかる。よって、シリコン酸化膜21,23,25の厚さをそれぞれT21,T23,T25としたとき、ΔE>/ΔE2、が望ましいΔE2の上限である。物理的に有意な差があることがより望ましいので、ΔE>/ΔE2kBT、がより望ましい上限である。上記エネルギー障壁ΔE2の望ましい上限は、そのままエネルギー障壁ΔEの望ましい下限である。ΔEの望ましい上限は、記憶保持の観点、及び逆バイアス下側配線にプラス電圧印加時に電流が流れないように整流性を良くする観点からも高ければ高いほど良い。理論的上限としては少なくともシリコン微結晶の粒径下限として原子サイズがあるので、エネルギー障壁ΔEの有限値上限があることは間違いない。現実的には、極小微粒子径のプロセス技術的な制御限界で決まることもありうる。エネルギー障壁ΔE,ΔE1,ΔE2について望ましい範囲を述べたが、第2実施形態で説明したように、配線材料である金属の仕事関数とSiの電子親和力に差がある場合は、そのエネルギー差を考慮した実効的エネルギー障壁ΔEeff,ΔE1eff,ΔE2effとすれば同様の議論が当てはまる。前述したエネルギー障壁ΔE,ΔE1,ΔE2や、粒径d,d1,d2には、複数の導電性ナノ微粒子を有する場合、粒径にバラツキがあることによる分布がある。従って、導電性ナノ微粒子層に複数のナノ微粒子がある場合の効果の期待できる条件は、上記においてエネルギー障壁ΔE,ΔE1,ΔE2や、粒径d,d1,d2を平均値としたものである。また、上記議論では、導電性ナノ微粒子の粒径をd,d1,d2として、球または球に近い形状をしたものの直径としているが、実際は厳密な球形に近いとは限らない。球形の場合は、直径dに対し自己容量がCself=πεdとなる。よって、クーロンブロッケイドエネルギーは、ほぼq/2Cself=q/2πεdで与えられる。一方、導電性ナノ微粒子の形状が球に近いものでない場合は、その導体形状に応じて決まる自己容量Cselfに対し、d=Cself/πεにより実効的な粒径dを特定することができる。また、前述した実施形態は、a-Si薄膜を加熱してできる微結晶層を利用して作成するものであるが、他に、より高温でのLPCVDで直接シリコン微結晶を形成する方法なども用いることができる。ただし、その場合、シリコン微結晶は離散的に分布し、必ずしも稠密に形成されないこともある。二重接合構造中のSiナノ微結晶層のSi微結晶面密度が少なすぎると十分な効果が発現しない場合がある。通常、情報電子は10年の記憶保持の間必ずしも1箇所に留まらずに、多少なりとも電荷蓄積層内を動き回る。Si微結晶層22の微粒子面密度が低いと、読み出し電流経路であるSi微結晶層22の各Si微結晶付近に情報電子が偶然いないことが頻繁に起こり、書き込まれた情報電子の正確な読み出しができないことになる。Siの静電遮蔽長は10nm程度なので、情報電荷蓄積層内の情報電子を読み出すには、Si微結晶層22におけるSi微結晶面密度が20nm四方に一個2.5×1011cm-2以上あれば、電荷蓄積層のほぼ全面において、静電遮蔽で隠されることなく情報電子の存在を読み出すことが期待できる。Si微結晶層26の面密度が低いと、Si微結晶層22の各Si微結晶を通る読み出し電流経路上にSi微結晶層26のSi微結晶が存在しないことが多くなり、弾道電子電流による読み出しが出来なくなる。Si微結晶層26のSi微結晶の面密度が、Si微結晶層22における微結晶断面積の逆数以上であれば、Si微結晶層22の各Si微結晶を通る読み出し電流経路上にSi微結晶層26のSi微結晶が存在することが多くなり、弾道電子電流による読み出しが出来ることが期待できる。上記Si微結晶層22,26のSi微結晶面密度下限は、微結晶や電荷蓄積層を自己整合的に位置制御して形成できるような場合はこのかぎりではない。[第8実施形態]次に、第1~第7実施形態のメモリ装置をメモリセルとして備えるクロスポイント型メモリについて説明する。図22は、第8実施形態のクロスポイント型メモリの構成を示す回路図である。図示するように、ワード線WL0,WL1,WL2は、X方向に延伸し、Y方向に所定間隔を空けて配列されている。ビット線BL0,BL1,BL2は、Y方向に延伸し、X方向に所定間隔を空けて配列されている。ワード線WL0,WL1,WL2とビット線BL0,BL1,BL2との交差部には、メモリセルMC、MC、...、MCがそれぞれ配置されている。メモリセルには、前述した第1~第7のメモリ装置が用いられている。本実施形態のクロスポイント型メモリでは、ワード線とビット線との交差部にメモリ装置メモリセルのみが配置された構成を有している。第1~第7実施形態のメモリ装置は整流機能を有しているため、このような構成でも読み出し時に発生する回り込み電流を防止することができる。なお、もちろん、ワード線とビット線との交差部に、メモリ装置と、逆方向の電流を抑制するセレクタ例えば、ダイオードが配置された構成としてもよい。以上説明したように実施形態のメモリ装置は、微細化が可能であり、素子構造設計により電極または配線間の双方向の電流値、動作電圧値、及び記憶保持時間が制御及び設計可能な2端子のメモリ素子構造を有している。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"