第1のクロック信号と、前記第1のクロック信号と同一位相であり前記第1のクロック信号よりも短周期の第2のクロック信号と、制御信号とに基づいて、第1のマルチプレクサを制御するための第1のマルチプレクサ選択信号と、第2のマルチプレクサを制御するための第2のマルチプレクサ選択信号とを出力する同期回路を備え、前記第1のマルチプレクサは、前記第2のクロック信号の入力と、グランドとに結合され、出力が遅延回路に接続されており、前記第1のマルチプレクサ選択信号が入力された場合にグランドを選択して前記遅延回路との接続を切り離し、前記第2のマルチプレクサは、前記遅延回路の出力と、グランドとに結合されており、前記第2のマルチプレクサ選択信号が入力された場合にグランドを選択して前記遅延回路との接続を切り離すクロックジェネレータにおいて、前記同期回路は、前記制御信号が入力された場合に、前記第1のマルチプレクサ選択信号および前記第2のマルチプレクサ選択信号を出力して前記遅延回路から前記第1および第2のマルチプレクサを切り離させ、前記遅延回路は、前記第1および第2のマルチプレクサが切り離されているときに時間遅延設定信号を入力した場合、当該時間遅延設定信号が示す時間遅延だけ遅延した信号を出力するように設定し、前記同期回路は、前記制御信号の入力が停止した場合に、前記第2のマルチプレクサ選択信号の出力を停止し、かつ、前記第1のクロック信号の立上りの前であって前記第2のクロックの立下りのときに前記第1のマルチプレクサ選択信号の出力を停止し、前記遅延回路は、前記第1のクロック信号の立上りの時に入力した前記第2のクロック信号について、前記時間遅延だけ遅延した前記第2のクロック信号を出力することを特徴とするクロックジェネレータ。前記同期回路は、前記第1のマルチプレクサ選択信号を出力するための第1の出力部と、前記第2のマルチプレクサ選択信号を出力するための第2の出力部と、を備え、前記第1の出力部は、前記制御信号の入力に応答して前記第1のマルチプレクサ選択信号を出力し、かつ、前記制御信号の入力の停止に応答して前記第1のマルチプレクサ選択信号の出力を停止し、前記第2の出力部は、前記制御信号の入力に応答して前記第2のマルチプレクサ選択信号を出力し、かつ、前記制御信号の入力の停止に応答して前記第2のマルチプレクサ選択信号の出力を停止することを特徴とする請求項1に記載のクロックジェネレータ。前記第2の出力部に前記制御信号が入力されたときに、前記第2の出力部は、前記第1の出力部にハイ信号を供給し、前記第1の出力部は、前記第2の出力部から供給される前記ハイ信号に応答して、前記第1のマルチプレクサ選択信号を出力し、前記第2の出力部に前記制御信号の入力が停止されたときに、前記第2の出力部は、前記第1の出力部にロー信号を供給し、前記第1の出力部は、前記第2の出力部から供給される前記ロー信号に応答して、前記第1のマルチプレクサ選択信号の出力を停止することを特徴とする請求項2に記載のクロックジェネレータ。前記第1の出力部は、第1のDフリップフロップと、第2のDフリップフロップとを備え、前記第1のDフリップフロップは、前記ハイ信号が入力されているときに、前記第1のクロック信号と同位相の信号を出力し、前記ハイ信号の入力後であって前記ロー信号が入力されたときに、前記第1のクロック信号と同位相の信号の出力を停止し、前記第2のDフリップフロップは、前記ロー信号または前記ハイ信号と、前記第1のDフリップの出力とを入力するOR論理ゲートの出力を入力し、かつ、前記第2のクロック信号の反転出力に結合されており、前記ロー信号が入力され、前記第1のDフリップの出力が停止している場合に、前記第2のクロック信号の立下り時に前記前記第1のマルチプレクサ選択信号の出力を停止することを特徴とする請求項3に記載のクロックジェネレータ。前記第2の出力部は、直列に結合された複数のポジティブエッジDフリップフロップを備え、前記ハイ信号または前記ロー信号は、前記直列に結合された複数のポジティブエッジDフリップフロップのうちの1つから出力されることを特徴とする請求項3に記載のクロックジェネレータ。前記第2のクロック信号のクロック周波数は、前記第1のクロック信号のクロック周波数の2倍であることを特徴とする請求項1に記載のクロックジェネレータ。前記第2のクロック信号のクロック周波数は、前記第1のクロック信号のクロック周波数の4倍であることを特徴とする請求項1に記載のクロックジェネレータ。アドレスバスと、制御バスと、データバスと、前記アドレスバスに結合されたアドレスデコーダと、前記データバスに結合された読み出し/書き込み回路と、前記データバスに結合されたデータドライバ回路と、前記制御バスに結合された制御回路と、前記アドレスデコーダ、制御回路、および読み出し/書き込み回路に結合されたメモリセルアレイと、前記データドライバに結合され、内部クロック信号を与えるクロックジェネレータを備え、前記クロックジェネレータは、第1のクロック信号と、前記第1のクロック信号と同一位相であり前記第1のクロック信号よりも短周期の第2のクロック信号と、制御信号とに基づいて、第1のマルチプレクサを制御するための第1のマルチプレクサ選択信号と、第2のマルチプレクサを制御するための第2のマルチプレクサ選択信号とを出力する同期回路を備え、前記第1のマルチプレクサは、前記第2のクロック信号の入力と、グランドとに結合され、出力が遅延回路に接続されており、前記第1のマルチプレクサ選択信号が入力された場合にグランドを選択して前記遅延回路との接続を切り離し、前記第2のマルチプレクサは、前記遅延回路の出力と、グランドとに結合されており、前記第2のマルチプレクサ選択信号が入力された場合にグランドを選択して前記遅延回路との接続を切り離すクロックジェネレータであって、前記同期回路は、前記制御信号が入力された場合に、前記第1のマルチプレクサ選択信号および前記第2のマルチプレクサ選択信号を出力して前記遅延回路から前記第1および第2のマルチプレクサを切り離させ、前記遅延回路は、前記第1および第2のマルチプレクサが切り離されているときに時間遅延設定信号を入力した場合、当該時間遅延設定信号が示す時間遅延だけ遅延した信号を出力するように設定し、前記同期回路は、前記制御信号の入力が停止した場合に、前記第2のマルチプレクサ選択信号の出力を停止し、かつ、前記第1のクロック信号の立上りの前であって前記第2のクロックの立下りのときに前記第1のマルチプレクサ選択信号の出力を停止し、前記遅延回路は、前記第1のクロック信号の立上りの時に入力した前記第2のクロック信号について、前記時間遅延だけ遅延した前記第2のクロック信号を出力することを特徴とするメモリ素子。前記同期回路は、前記第1のマルチプレクサ選択信号を出力するための第1の出力部と、前記第2のマルチプレクサ選択信号を出力するための第2の出力部と、を備え、前記第1の出力部は、前記制御信号の入力に応答して前記第1のマルチプレクサ選択信号を出力し、かつ、前記制御信号の入力の停止に応答して前記第1のマルチプレクサ選択信号の出力を停止し、前記第2の出力部は、前記制御信号の入力に応答して前記第2のマルチプレクサ選択信号を出力し、かつ、前記制御信号の入力の停止に応答して前記第2のマルチプレクサ選択信号の出力を停止することを特徴とする請求項8に記載のメモリ素子。前記第2の出力部に前記制御信号が入力されたときに、前記第2の出力部は、前記第1の出力部にハイ信号を供給し、前記第1の出力部は、前記第2の出力部から供給される前記ハイ信号に応答して、前記第1のマルチプレクサ選択信号を出力し、前記第2の出力部に前記制御信号の入力が停止されたときに、前記第2の出力部は、前記第1の出力部にロー信号を供給し、前記第1の出力部は、前記第2の出力部から供給される前記ロー信号に応答して、前記第1のマルチプレクサ選択信号の出力を停止することを特徴とする請求項9に記載のメモリ素子。前記第1の出力部は、第1のDフリップフロップと、第2のDフリップフロップとを備え、前記第1のDフリップフロップは、前記ハイ信号が入力されているときに、前記第1のクロック信号と同位相の信号を出力し、前記ハイ信号の入力後であって前記ロー信号が入力されたときに、前記第1のクロック信号と同位相の信号の出力を停止し、前記第2のDフリップフロップは、前記ロー信号または前記ハイ信号と、前記第1のDフリップの出力とを入力するOR論理ゲートの出力を入力し、かつ、前記第2のクロック信号の反転出力に結合されており、前記ロー信号が入力され、前記第1のDフリップの出力が停止している場合に、前記第2のクロック信号の立下り時に前記前記第1のマルチプレクサ選択信号の出力を停止することを特徴とする請求項10に記載のメモリ素子。前記第2の出力部は、直列に結合された複数のポジティブエッジDフリップフロップを備え、前記ハイ信号または前記ロー信号は、前記直列に結合された複数のポジティブエッジDフリップフロップのうちの1つから出力されることを特徴とする請求項10に記載のメモリ素子。前記第2のクロック信号のクロック周波数は、前記第1のクロック信号のクロック周波数の2倍であることを特徴とする請求項8に記載のメモリ素子。前記第2のクロック信号のクロック周波数は、前記第1のクロック信号のクロック周波数の4倍であることを特徴とする請求項8に記載のメモリ素子。プロセッサバスを有するプロセッサと、前記プロセッサバスに結合され、ペリフェラルデバイスポートを有し、システムメモリポートに結合されたコントローラをさらに備えるシステムコントローラと、前記システムコントローラの前記ペリフェラルデバイスポートに結合された少なくとも1つの入力デバイスと、前記システムコントローラの前記ペリフェラルデバイスポートに結合された少なくとも1つの出力デバイスと、前記システムコントローラの前記ペリフェラルデバイスポートに結合された少なくとも1つのデータストレージデバイスと、前記システムコントローラに結合され、メモリ要求およびその応答を伝送するメモリバスと、前記メモリバスに結合された複数のメモリモジュールを備え、前記モジュールのそれぞれが、複数のメモリ素子と、前記メモリ素子にアクセスするためにメモリ素子バスを介して前記メモリ素子に結合されたメモリハブとを有し、前記メモリハブが、前記データドライバに結合され、内部クロック信号を与えるクロックジェネレータを備え、前記クロックジェネレータは、第1のクロック信号と、前記第1のクロック信号と同一位相であり前記第1のクロック信号よりも短周期の第2のクロック信号と、制御信号とに基づいて、第1のマルチプレクサを制御するための第1のマルチプレクサ選択信号と、第2のマルチプレクサを制御するための第2のマルチプレクサ選択信号とを出力する同期回路を備え、前記第1のマルチプレクサは、前記第2のクロック信号の入力と、グランドとに結合され、出力が遅延回路に接続されており、前記第1のマルチプレクサ選択信号が入力された場合にグランドを選択して前記遅延回路との接続を切り離し、前記第2のマルチプレクサは、前記遅延回路の出力と、グランドとに結合されており、前記第2のマルチプレクサ選択信号が入力された場合にグランドを選択して前記遅延回路との接続を切り離すクロックジェネレータであって、前記同期回路は、前記制御信号が入力された場合に、前記第1のマルチプレクサ選択信号および前記第2のマルチプレクサ選択信号を出力して前記遅延回路から前記第1および第2のマルチプレクサを切り離させ、前記遅延回路は、前記第1および第2のマルチプレクサが切り離されているときに時間遅延設定信号を入力した場合、当該時間遅延設定信号が示す時間遅延だけ遅延した信号を出力するように設定し、前記同期回路は、前記制御信号の入力が停止した場合に、前記第2のマルチプレクサ選択信号の出力を停止し、かつ、前記第1のクロック信号の立上りの前であって前記第2のクロックの立下りのときに前記第1のマルチプレクサ選択信号の出力を停止し、前記遅延回路は、前記第1のクロック信号の立上りの時に入力した前記第2のクロック信号について、前記時間遅延だけ遅延した前記第2のクロック信号を出力することを特徴とするプロセッサベースシステム。前記同期回路は、前記第1のマルチプレクサ選択信号を出力するための第1の出力部と、前記第2のマルチプレクサ選択信号を出力するための第2の出力部と、を備え、前記第1の出力部は、前記制御信号の入力に応答して前記第1のマルチプレクサ選択信号を出力し、かつ、前記制御信号の入力の停止に応答して前記第1のマルチプレクサ選択信号の出力を停止し、前記第2の出力部は、前記制御信号の入力に応答して前記第2のマルチプレクサ選択信号を出力し、かつ、前記制御信号の入力の停止に応答して前記第2のマルチプレクサ選択信号の出力を停止することを特徴とする請求項15に記載のプロセッサベースシステム。前記第2の出力部に前記制御信号が入力されたときに、前記第2の出力部は、前記第1の出力部にハイ信号を供給し、前記第1の出力部は、前記第2の出力部から供給される前記ハイ信号に応答して、前記第1のマルチプレクサ選択信号を出力し、前記第2の出力部に前記制御信号の入力が停止されたときに、前記第2の出力部は、前記第1の出力部にロー信号を供給し、前記第1の出力部は、前記第2の出力部から供給される前記ロー信号に応答して、前記第1のマルチプレクサ選択信号の出力を停止することを特徴とする請求項16に記載のプロセッサベースシステム。前記第1の出力部は、第1のDフリップフロップと、第2のDフリップフロップとを備え、前記第1のDフリップフロップは、前記ハイ信号が入力されているときに、前記第1のクロック信号と同位相の信号を出力し、前記ハイ信号の入力後であって前記ロー信号が入力されたときに、前記第1のクロック信号と同位相の信号の出力を停止し、前記第2のDフリップフロップは、前記ロー信号または前記ハイ信号と、前記第1のDフリップの出力とを入力するOR論理ゲートの出力を入力し、かつ、前記第2のクロック信号の反転出力に結合されており、前記ロー信号が入力され、前記第1のDフリップの出力が停止している場合に、前記第2のクロック信号の立下り時に前記前記第1のマルチプレクサ選択信号の出力を停止することを特徴とする請求項17に記載のプロセッサベースシステム。前記第2の出力部は、直列に結合された複数のポジティブエッジDフリップフロップを備え、前記ハイ信号または前記ロー信号は、前記直列に結合された複数のポジティブエッジDフリップフロップのうちの1つから出力されることを特徴とする請求項17に記載のプロセッサベースシステム。前記第2のクロック信号のクロック周波数は、前記第1のクロック信号のクロック周波数の2倍であることを特徴とする請求項15に記載のプロセッサベースシステム。前記第2のクロック信号のクロック周波数は、前記第1のクロック信号のクロック周波数の4倍であることを特徴とする請求項15に記載のプロセッサベースシステム。メモリハブであって、前記メモリハブによってメモリ要求が受け取られる際とメモリ応答が与えられる際とに介されるメモリバスインターフェースと、前記メモリバスインターフェースに結合され、メモリ素子コマンド、ならびにそれぞれの信号が少なくとも1つの他の信号に対するタイミング関係を有するアドレス信号およびデータ信号が結合される際に介されるローカルメモリバスインターフェースと、前記ローカルメモリバスインターフェースに結合され、少なくとも1つの信号の前記タイミング関係を変更する遅延回路であって、入力端子および出力端子を有し、自身の時間遅延を設定する時間遅延設定信号が与えられる制御端子をさらに有する遅延回路と、第1のクロック信号と、前記第1のクロック信号と同一位相であり前記第1のクロック信号よりも短周期の第2のクロック信号と、制御信号とに基づいて、第1のマルチプレクサを制御するための第1のマルチプレクサ選択信号と、第2のマルチプレクサを制御するための第2のマルチプレクサ選択信号とを出力する同期回路と、を備え、前記第1のマルチプレクサは、前記第2のクロック信号の入力と、グランドとに結合され、出力が前記遅延回路に接続されており、前記第1のマルチプレクサ選択信号が入力された場合にグランドを選択して前記遅延回路との接続を切り離し、前記第2のマルチプレクサは、前記遅延回路の出力と、グランドとに結合されており、前記第2のマルチプレクサ選択信号が入力された場合にグランドを選択して前記遅延回路との接続を切り離し、前記同期回路は、前記制御信号が入力された場合に、前記第1のマルチプレクサ選択信号および前記第2のマルチプレクサ選択信号を出力して前記遅延回路から前記第1および第2のマルチプレクサを切り離させ、前記遅延回路は、前記第1および第2のマルチプレクサが切り離されているときに前記時間遅延設定信号を入力した場合、当該時間遅延設定信号が示す時間遅延だけ遅延した信号を出力するように設定し、前記同期回路は、前記制御信号の入力が停止した場合に、前記第2のマルチプレクサ選択信号の出力を停止し、かつ、前記第1のクロック信号の立上りの前であって前記第2のクロックの立下りのときに前記第1のマルチプレクサ選択信号の出力を停止し、前記遅延回路は、前記第1のクロック信号の立上りの時に入力した前記第2のクロック信号について、前記時間遅延だけ遅延した前記第2のクロック信号を出力することを特徴とするメモリハブ。前記同期回路は、前記第1のマルチプレクサ選択信号を出力するための第1の出力部と、前記第2のマルチプレクサ選択信号を出力するための第2の出力部と、を備え、前記第1の出力部は、前記制御信号の入力に応答して前記第1のマルチプレクサ選択信号を出力し、かつ、前記制御信号の入力の停止に応答して前記第1のマルチプレクサ選択信号の出力を停止し、前記第2の出力部は、前記制御信号の入力に応答して前記第2のマルチプレクサ選択信号を出力し、かつ、前記制御信号の入力の停止に応答して前記第2のマルチプレクサ選択信号の出力を停止することを特徴とする請求22に記載のメモリハブ。前記第2の出力部に前記制御信号が入力されたときに、前記第2の出力部は、前記第1の出力部にハイ信号を供給し、前記第1の出力部は、前記第2の出力部から供給される前記ハイ信号に応答して、前記第1のマルチプレクサ選択信号を出力し、前記第2の出力部に前記制御信号の入力が停止されたときに、前記第2の出力部は、前記第1の出力部にロー信号を供給し、前記第1の出力部は、前記第2の出力部から供給される前記ロー信号に応答して、前記第1のマルチプレクサ選択信号の出力を停止することを特徴とする請求項23に記載のメモリハブ。前記第1の出力部は、第1のDフリップフロップと、第2のDフリップフロップとを備え、前記第1のDフリップフロップは、前記ハイ信号が入力されているときに、前記第1のクロック信号と同位相の信号を出力し、前記ハイ信号の入力後であって前記ロー信号が入力されたときに、前記第1のクロック信号と同位相の信号の出力を停止し、前記第2のDフリップフロップは、前記ロー信号または前記ハイ信号と、前記第1のDフリップの出力とを入力するOR論理ゲートの出力を入力し、かつ、前記第2のクロック信号の反転出力に結合されており、前記ロー信号が入力され、前記第1のDフリップの出力が停止している場合に、前記第2のクロック信号の立下り時に前記前記第1のマルチプレクサ選択信号の出力を停止することを特徴とする請求項24に記載のメモリハブ。前記第2の出力部は、直列に結合された複数のポジティブエッジDフリップフロップを備え、前記ハイ信号または前記ロー信号は、前記直列に結合された複数のポジティブエッジDフリップフロップのうちの1つから出力されることを特徴とする請求項24に記載のメモリハブ。前記第2のクロック信号のクロック周波数は、前記第1のクロック信号のクロック周波数の2倍であることを特徴とする請求項22に記載のメモリハブ。前記第2のクロック信号のクロック周波数は、前記第1のクロック信号のクロック周波数の4倍であることを特徴とする請求項22に記載のメモリハブ。従来の遅延回路には、時間遅延の変更に応答して、遅延回路からグリッチパルスやラントパルスが出力されることが多いという問題がある。いくつかのケースでは、特定の設計の遅延回路が、本質的に、時間遅延が変更されたときにグリッチパルスを発生させやすい。時間遅延やスイッチングノイズを変化させるために遅延回路を無効にするタイミングに対する入力クロック信号のタイミングなども、グリッチパルス発生の一因である。問題は、遅延回路の出力に結合された回路の応答を、グリッチパルスが誤ってトリガしてしまう可能性があることである。つまり、遅延回路の時間遅延を変更する際に、間違ったパルスが予想外の結果をもたらす可能性がある。従来の遅延線を用いることの別の問題が、第1のクロック信号と第2の、より高い周波数のクロック信号との間の位相関係を維持しながら、第2のクロック信号を遅延させるために用いる遅延線回路の時間遅延を調節することに関して起こる。遅延回路の時間遅延を調節する過程で、第2のクロック信号の、第1のクロック信号との位相関係が失われる可能性がある。具体的には、第2のクロック信号に応答して、ある機能を実行する回路があり、その機能が第2のクロック信号の結果として、第1のクロック信号のクロック遷移とほぼ同時に実行される場合に、その回路が、第1のクロック信号に対して正しくないタイミングで機能を実行してしまう可能性がある。これは、第2のクロック信号の変化の、第1のクロック信号に対する位相関係が、時間遅延が調節されたときに失われるためである。たとえば、図2は、第1のクロック信号202と、第1のクロック信号202に基づいて生成された第2のクロック信号204とを示している。第2のクロック信号204は、第1のクロック信号202の2倍の周波数を有し、第1のクロック信号202と同相である。図2にさらに示している第3のクロック信号206は、第2のクロック信号204が遅延されたものであり、第2のクロック信号204に対して時間遅延Td1を有する。第3のクロック信号206の時間遅延は、調節可能な遅延線回路図示せずによって与えられる。第3のクロック信号206は、回路のタイミングを調節するために用いられ、たとえば、第3のクロック信号206の1つおきの立上りエッジに応答してデータを出力する従来のラッチ回路図示せずのタイミングを調節するために用いられる。データを出力させる、第3のクロック信号206の立上りエッジは、第1のクロック信号202の立上りエッジとほぼ同時に発生する。結果として、時刻T1における第3のクロック信号206の立上りエッジに応答してデータ220が出力される。これは、時刻T0における第1のクロック信号202の立上りエッジとほぼ同時である。同様に、時刻T3における第3のクロック信号206の立上りエッジに応答してデータ222が出力される。これは、時刻T2における第1のクロック信号202の立上りエッジとほぼ同時である。図2はさらに、第2のクロック信号204に対して新しい時間遅延Td2を有するクロック信号206’を示している。クロック信号206’は、調節可能な遅延回路の時間遅延が新しい時間遅延Td2に変更された後の第2のクロック信号を表している。前述のように、クロック信号206’を受け取るラッチ回路は、1つおきの立上りエッジに応答してデータを出力する。つまり、時刻T5におけるクロック信号206’の立上りエッジに応答してデータ224が出力され、時刻T7におけるクロック信号206’の立上りエッジに応答してデータ226が出力される。ただし、図2に示すように、遅延線回路の時間遅延を変更すると、第3のクロック信号206と第1のクロック信号202との間の位相関係が失われる。時刻T5におけるクロック信号206’の第1の立上りエッジは、時刻T4における第2のクロック信号204の立上りエッジに応答したものである。したがって、ラッチによってデータが出力される時刻は、もはや第1のクロック信号202の立上りエッジとほぼ同時ではない。図2に示すように、データ224および226が出力されるのは、それぞれ、時刻T4およびT6における第1のクロック信号202の立下りエッジとほぼ同時である。クロック信号206および206’は、従来の遅延回路の時間遅延を変更すると、出力クロック信号と別のクロック信号との位相関係がどのように失われる可能性があるかを示している。図2に関しては、位相関係が失われると、データは、本来の出力タイミングから位相が180度ずれてラッチ回路から出力される。さらに、メモリ素子内の他の回路、またはメモリ素子に結合されているメモリコントローラが、やはり第2のクロック信号204に基づくそれぞれのクロック信号によって同期している場合は、本例のラッチ回路が、メモリ素子内の他の回路またはメモリコントローラと同期しなくなり、したがって、確実にエラーが発生する。図2に示された状況は、明らかに望ましくないであろう。本発明の一態様では、第1のクロック信号に基づいてクロック信号を発生させる方法を提供する。この方法は、第1のクロック信号より高いクロック周波数を有する内部クロック信号を、第1のクロック信号に基づいて発生させることを含む。内部クロック信号は、第1のクロック信号のクロックエッジを基準とする初期位相関係を有する。内部クロック信号の、第1のクロック信号に対する初期位相関係は、調節された位相関係に変更される。第1のクロック信号を基準とする位相関係と、初期位相関係の基準となったクロックエッジを追跡する論理レベルとを有する位相同期信号が生成される。この位相同期信号に基づき、内部クロック信号を発生させる。内部クロック信号は、調節された位相関係を有し、さらに、初期位相関係の基準になっていたクロックエッジと同じクロックエッジを基準とする第1のクロックパルスを有する。本発明の別の態様では、内部クロック信号に応答して論理レベルを入力端子から出力端子までシフトするシフトレジスタを含む同期回路を提供する。この同期回路は、シフトレジスタのダウンストリームタップに結合された入力を有する入力マルチプレクサ制御回路をさらに含む。入力マルチプレクサ制御回路は、ダウンストリームタップに結合された第1の論理レベルに応答して、遅延回路を内部クロック信号を受け取ることから切り離すことを入力マルチプレクサに行わせる入力マルチプレクサ制御信号を発生させる。マルチプレクサ制御回路はさらに、遅延回路によって与えられる擬似同期クロック信号の、コアクロック信号の立上りエッジまたは立下りエッジを基準とする位相関係を追跡する位相同期信号を発生させる。入力マルチプレクサ制御回路は、シフトレジスタのダウンストリームタップに結合された第2の論理レベルに応答して、入力マルチプレクサ制御回路によって追跡されるコアクロック信号の立上りエッジまたは立下りエッジを依然として基準とする新しい位相関係を有する擬似同期クロック信号を与える時点で、遅延回路が内部クロック信号を受け取るように遅延回路の入力を再結合するよう、入力マルチプレクサ制御信号を同期信号に基づいて発生させる。図3は、本発明の実施形態による同期回路300を示している。詳細については後述するが、同期回路300を従来の調節可能な遅延回路と用いることにより、異なるクロック領域のクロック信号のうちの1つが出力される調節可能な遅延回路の時間遅延が変更されても、それらのクロック信号間の擬似同期位相関係を維持することが可能である。以下では、本発明が十分に理解されるように、いくつかの詳細を説明する。しかしながら、当業者であれば、これらの具体的な詳細がなくても本発明が実施可能であることは明白であろう。他の事例では、本発明を不要に曖昧にすることを避けるために、よく知られている回路、制御信号、およびタイミングプロトコルを詳細には示していない。同期回路300は、直列接続された複数のポジティブエッジトリガDフリップフロップ304a~jを含む。第1のフリップフロップ304aは、制御信号DELOFFと、第1の周波数を有する第1のクロック信号CLKを受け取るように結合されている。CLK信号は、第1のクロック領域のコアクロック信号であることが可能であることを理解されたい。後で詳細に説明するように、アクティブHIGHDELOFF信号は、同期回路300が結合されている調節可能な遅延回路図2の時間遅延の変更が要求されていることを示す。残りの直列接続されたフリップフロップ304b~jは、第2のクロック信号CLK2Xを受け取るように結合されている。CLK2X信号は、CLK信号の2倍の周波数を有し、第2のクロック領域のクロック信号であることが可能である。CLK2X信号は、CLK信号に基づいて発生させることが可能であり、CLK2X信号はCLK信号と同相である。CLK2X信号は、当該技術分野においてよく知られている従来の回路で発生させることが可能であることを理解されたい。フリップフロップ304cおよび304jの非反転出力は2入力ANDゲートに結合され、このゲートの出力が、遅延出力選択信号DEL_OUT_SELを与える。同期回路300はさらにDフリップフロップ312を含み、フリップフロップ312は、その入力において、フリップフロップ304fの非反転出力に結合された第1の入力と、フリップフロップ312の反転出力に結合された第2の入力とを有する2入力ANDゲート320の出力を受け取るように結合されている。フリップフロップ312は、CLK2X信号のポジティブエッジに応答してトリガされるように結合されている。Dフリップフロップ316は、その入力において、フリップフロップ304fの非反転出力に結合された第1の入力と、Dフリップフロップ312の非反転出力に結合された第2の入力とを有する2入力ORゲート322の出力を受け取るように結合されている。Dフリップフロップ316は、CLK2X信号のネガティブエッジに応答してトリガされるように結合されている。フリップフロップ316の非反転出力は、遅延入力選択信号DEL_IN_SELを与える。図4は、同期回路300のうちの、従来の遅延回路400と結合されている部分を示している。従来の遅延回路400の入力は、マルチプレクサ401の出力に結合されている。マルチプレクサ401の第1の入力がCLK2X信号を受け取るように結合され、第2の入力がグラウンドに結合されている。代替実施形態では、当該技術分野において知られているように、遅延回路が、内部マルチプレクス入力を含む。遅延回路400は、制御値DELTAPに基づく時間遅延を有する、CLK2X信号に基づく出力クロック信号CLKDELを与える。DELTAP値は、一般に、遅延回路400の時間遅延を設定する複数の信号によって表される。そのような信号の発生は従来技術によるものなので、簡潔さのために本明細書では説明しない。遅延回路400の出力は、マルチプレクサ402の第1の入力に結合されている。マルチプレクサ402の第2の入力は、グラウンドに結合されている。したがって、マルチプレクサ402は、DEL_OUT_SEL信号の制御下で、CLKDEL信号またはグラウンドを出力信号DELOUTとして与える。DEL_IN_SEL信号およびDEL_OUT_SEL信号は、図3に示した同期回路300によって与えられる。後で詳細に説明するように、入力クロック信号を切り離すと、遅延線回路からグリッチパルスが出力される事象が最少化される。遅延線回路に新しい値が与えられた後、入力クロック信号が遅延線回路の入力に再結合され、遅延線回路の出力信号が新しい遅延時間だけ遅延される。前述のように、遅延回路400は従来技術によるものであり、本発明の実施形態との使用に好適な、様々な設計が当業者にはよく知られている。同期回路および遅延回路400の動作を、図5のタイミング図を参照して説明する。図5は、CLK信号と、CLK信号から導出され、CLK信号と同相であるCLK2X信号を示している。最初、DELOFF信号図3はLOWである。したがって、DEL_IN_SEL信号およびDEL_OUT_SEL信号もLOWである。結果として、CLK2Xが遅延回路400図4に結合され、遅延回路400から出力されたCLKDEL信号によってDELOUT信号が与えられる。図5に示すように、DELOUT信号は、CLK2X信号が遅延されたものであり、現在のDELTAP値によって設定された時間遅延Td1を有する。前述のように、遅延回路400図4のDELTAP値が変更されることを想定して動作を開始するためにアクティブDELOFF信号を用いる。時刻T0より前のある時刻に、DELOFF信号がHIGHになり図示せず、動作の開始を要求されたことを示す。時刻T0に、CLK信号のポジティブエッジおよびHIGHのDELOFF信号に応答して、フリップフロップ304aがHIGH信号を出力する。フリップフロップ304aから発生したHIGH信号は、直列結合された複数のフリップフロップ304b~jを通る伝搬を開始する。フリップフロップ304b~jのそれぞれの非反転出力は、CLK2X信号のポジティブエッジに応答して順にHIGHに切り替わる。フリップフロップ304bおよび304cは、フリップフロップ304bがCLK2X信号の第1のポジティブエッジにおいて準安定であっても、CLK2X信号の第2のポジティブエッジにおいてフリップフロップ304cから安定した信号が出力されるように結合されている。CLK2X信号の毎回のポジティブエッジに対してフリップフロップ304b~jが順に切り替わる様子を、図5のDELOFF2X_Q信号で示している。DELOFF2X_Q信号は、9ビットの数に対応する16進値を表している各フリップフロップ304b~jが9ビットの数の各ビットに対応する。フリップフロップ304bの出力は最下位ビットを表し、フリップフロップ304jの出力は最上位ビットを表す。図5に示すように、DELOFF2X_Q信号によって表される16進値は、各フリップフロップ304b~jがLOWからHIGHに切り替わるにつれて変化する。たとえば、時刻T0からCLK2X信号の2クロック周期後の時刻T1では、フリップフロップ304cの出力がHIGHに切り替わる。時刻T1におけるDELOFF2X_Q信号の値は0x003Hであり、この値は、時刻T1において、フリップフロップ304bおよび304cの出力がHIGHであり、残りのフリップフロップ304d~jの出力がLOWであることに対応する。ANDゲート308は、入力の1つがHIGHであるが、出力はLOWのままである。DELOFF2X_Q信号は、同期回路300の動作には必要ではないが、同期回路300の動作を説明するために図5に示されていることを理解されたい。時刻T2では、CLK2X信号のポジティブエッジに応答してフリップフロップ304fの出力がHIGHに切り替わる。DELOFF2X_Q信号は、時刻T2において値0x01FHを有することによってフリップフロップ304fの変化を反映する。値0x01FHは、フリップフロップ304b~304fの出力がHIGHであることに対応する。フリップフロップ316の入力は、フリップフロップ304fの出力がHIGHであることに応答して、HIGHからLOWに切り替わる。CLK2X信号の、時刻T2のポジティブエッジの次の、時刻T3におけるCLK2X信号のネガティブエッジにおいて、フリップフロップ316の出力に与えられるDEL_IN_SEL信号がLOWからHIGHに切り替わる。DEL_IN_SEL信号がLOWからHIGHに切り替わると、マルチプレクサ401図4がCLK2X信号を遅延回路400の入力から切り離し、グラウンドを入力として結合する。これに応答して、図5に示すように、最後のCLK2Xパルスが遅延回路400を伝搬すると、DELOUT信号も最終的に、時刻T4でLOWになる。DEL_IN_SEL信号は、フリップフロップ304fの出力がLOWに切り替わるまでHIGHのままである。時刻T5では、CLK2X信号のポジティブエッジに応答してフリップフロップ304jの出力がHIGHに切り替わり、ANDゲート308の出力のDEL_OUT_SEL信号もHIGHになる。DEL_OUT_SEL信号がHIGHになると、マルチプレクサ402の出力がグラウンドに結合され、したがって、遅延回路400の出力が、DELOUT信号を与えることから切り離される。遅延回路400の入力が、時刻T3において、CLK2X信号を受け取ることから切り離され、その後、遅延回路400の出力が、時刻T5において、マルチプレクサ402の出力から切り離されるシーケンスは、あらゆるラントパルスを遅延回路400から排出することを可能にする。すなわち、DEL_IN_SEL信号がHIGHになった時点でCLK2X信号のクロックパルスのあらゆる部分が遮断され、遅延回路400を伝搬されなくなってから、遅延回路400の出力が切り離される。遅延回路400の入力および出力が切り離された状態で、時刻T6で、DELTAP値を変更して遅延回路400の時間遅延を調節することが可能である。前述のように、問題が起こる可能性があるのは、出力クロック信号を与えるために遅延回路が再結合されたときに、第1の時間領域のクロックに対する、第2の時間領域のクロック信号の位相が維持されない場合である。図5では、DELOUT信号が第2の時間領域のクロック信号を表しており、CLK信号が第1の時間領域のクロック信号を表している。同期回路400は、フリップフロップ312を用いて、遅延回路400が切り離されている間のDELOUT信号とCLK信号との間の位相関係を追跡し、それによって、遅延回路400を再結合した後のDELOUT信号の最初のクロックパルスとCLK信号との位相関係が、遅延回路400が切り離される前とほぼ同じになるようにする。図5を参照すると、DELOUT信号の最後のクロックパルスが時刻T3に出力される。この最後のクロックパルスは、CLK信号のネガティブエッジと同時に発生する、CLK2X信号の、時刻T2にポジティブエッジを有するクロックパルスが遅延されたものである。したがって、DELOUT信号とCLK信号との間の適正な相対位相関係を維持するためには、DELTAP値が変更された後のDELOUT信号の最初のクロックパルスがCLK信号のポジティブエッジに追従しなければならない。動作時には、フリップフロップ304fの出力がHIGHに切り替わる時刻T3の後の、CLK2X信号の次のポジティブエッジに応答して時刻T4でフリップフロップ312の出力がHIGHに切り替わるまで、フリップフロップ312の出力はLOWである。図示した構成では、図5でPH2XOFF_Q信号として示されているフリップフロップ312の出力が、時刻T4以降、フリップフロップ304fの出力がLOWに戻るまで、CLK2X信号の毎回のポジティブエッジに応答して、HIGHとLOWとの間で切り替わる。後で詳細に説明するように、フリップフロップ312のトグル動作は、遅延回路400が切り離されている時間帯の、DELOUT信号とCLK信号との間の位相関係を追跡するために用いる。時刻T6の後、時刻T7になるまでの間、フリップフロップ304aへのDELOFF信号入力はLOWになる図示せず。これは、遅延回路400の入力および出力の再結合が要求されていることを示している。フリップフロップ304aの出力は、時刻T7において、CLK2X信号のポジティブエッジに応答してLOWになる。フリップフロップ304aのLOW出力は、CLK2X信号の毎回のポジティブエッジに応答して残りのフリップフロップ304b~jを順に伝搬し始める。時刻T8でフリップフロップ304cの出力がLOWに切り替わり、これに応答して、ANDゲート308のDEL_OUT_SEL信号がLOWに切り替わる。LOWのDEL_OUT_SEL信号により、マルチプレクサ402が遅延回路400の出力を再結合して、CLKDEL信号をDELOUT信号として与える。時刻T8では、遅延回路400の出力は再結合されるが、入力はまだ、CLK2X信号を受け取るように再結合されていない。したがって、遅延回路の出力は、この時点ではまだLOWである。時刻T9では、CLK2X信号のポジティブエッジに応答してフリップフロップ304fの出力がLOWに切り替わる。フリップフロップ312の出力もLOWであれば、フリップフロップ304fのLOW出力により、フリップフロップ316の出力のDEL_IN_SEL信号が、その後のCLK2X信号のネガティブエッジでLOWに切り替わる。しかしながら、図5に示すように、CLK2X信号の次のネガティブエッジに対応する時刻T10では、フリップフロップ312の出力はHIGHのままである。したがって、DEL_IN_SEL信号は、時刻T10ではLOWに切り替わらない。CLK2X信号の次のポジティブエッジに対応する時刻T11では、時刻T8でのフリップフロップ304fのLOW出力により、フリップフロップ312の出力がLOWに切り替わる。CLK2X信号の次のネガティブエッジに対応する時刻T12では、フリップフロップ316の出力のDEL_IN_SEL信号が最終的にLOWになる。DEL_IN_SEL信号は、フリップフロップ312の出力が時刻T11でLOWに切り替わったときにORゲートの出力がLOWに切り替わったために、LOWに切り替わる。マルチプレクサ401は、DEL_IN_SEL信号がLOWに切り替わるのに応答して、CLK2X信号を遅延回路400の入力に再結合する。したがって、時刻T13におけるCLK2X信号のポジティブエッジは、DELTAP値の変更後に遅延回路400に入力されるCLK2X信号の最初のクロックパルスのポジティブエッジとなる。時刻T14におけるDELOUT信号の最初のクロックパルスのポジティブエッジは、時刻T13におけるCLK2X信号のポジティブエッジに対応するポジティブエッジである。DELOUT信号は、時刻T6に遅延回路400に与えられた新しいDELTAP値に対応する、新しい遅延時間Td2だけ遅延される。図5に示すように、DELOUT信号は、CLK信号との位相関係を維持する。すなわち、前述のように、DELOUT信号とCLK信号との間の相対位相関係を維持するためには、DELOUT信号の最初のクロックパルスがCLK信号のポジティブエッジに対応しなければならないこれは図5に示したケースである。DELOUT信号とCLK信号との間の相対位相関係が維持されるのは、CLK2X信号に応答しての、フリップフロップ312のHIGHとLOWとの間のトグル動作で追跡されるCLK信号の位相が適正になるまで、DEL_IN_SEL信号が、CLK2X信号を遅延回路400の入力に再結合することを許可されないためである。本発明の範囲から逸脱することなく、同期回路300に小変更を加えることが可能であることを理解されたい。たとえば、直列結合されるフリップフロップ304a~jの数を変更することによって、DELOUT信号を与える遅延線400の切り離しおよび再結合に用いる各種信号の相対的なタイミングを変えることが可能である。代替として、フリップフロップ312および316をフリップフロップ304a~jのどの出力に結合するかを変更することによっても、各種信号の相対的なタイミングを変えることが可能である。本発明の代替実施形態では、同期回路300を、CLK信号の周波数の倍数の周波数たとえば、CLK信号の4倍の周波数を有するクロック信号で用いるように変更する。CLK信号の1周期の間に発生すると予想される4個のポジティブエッジを追跡するために、フリップフロップ312の代わりに非同期FIFO図示せずを用いることが可能である。CLK信号の周波数の倍数の周波数を有するクロック信号を用いるケースでは、非同期FIFOに結合される論理回路に、当業者にはよく理解されている小変更を加えることが可能である。非同期FIFOを用いると、遅延回路400の出力を再結合した後のDELOUT信号の最初のクロックパルスが発生するときの、CLK信号との相対位相関係を、遅延回路400の入力が、CLK信号の4倍の周波数を有するクロック信号を受け取ることから切り離されたときと同じにすることが可能である。そのような非同期FIFOは、当業者にはよく知られており、従来の設計および回路を用いて実装することが可能である。遅延されたクロック信号の最初のパルスが遅延回路400から出力される際の位相関係を適正に維持するための、CLK信号に対する位相関係の追跡に、従来の1:nカウンタ回路またはタイミングチェーンを用いることも可能である。本発明の範囲から逸脱することなく、フリップフロップ312に対する他の置き換えが可能であることを理解されたい。図6は、本発明の実施形態を実装することが可能なメモリ素子600の機能ブロック図である。図6のメモリ素子600は、ダブルデータレートDDR同期ダイナミックランダムアクセスメモリSDRAMであるが、本明細書で説明する原理は、内部および外部の信号を同期する同期回路を含むことが可能な任意のメモリ素子たとえば、従来の同期DRAMSDRAMや、SLDRAMおよびRDRAMのようなパケット化メモリ素子などに適用可能であり、内部および外部のクロッキング信号を同期しなければならない任意の集積回路にも同様に適用可能である。メモリ素子600には制御ロジックおよびコマンドデコーダ634が含まれ、これは、主にメモリコントローラなどの外部回路図示せずから制御バスCONTを介して複数のコマンド信号およびクロッキング信号を受け取る。コマンド信号は、一般に、チップセレクト信号CS、書き込みイネーブル信号WE、列アドレスストローブ信号CAS、および行アドレスストローブ信号RASを含み、クロッキング信号は、クロックイネーブル信号CKE、および相補クロック信号CLK、CLKを含むは、信号がアクティブローであることを表す。コマンド信号CS、WE、CAS、およびRASは、個々のコマンド読み出し、書き込み、自動リフレッシュなどのコマンドに対応する値まで駆動される。CKE信号は、内部クロック、入力バッファ、および出力ドライバをアクティブ化したり非アクティブ化したりする。コマンドデコーダ634は、クロック信号CLK、CLKに応答して、入力コマンドをラッチおよびデコードし、コンポーネント602~632が入力コマンドの機能を実行するように制御するクロッキング信号および制御信号のシーケンスを発生させる。コマンドデコーダ634は、CLK、CLK信号のポジティブエッジすなわち、ハイになるCLKとローになるCLKの交差点でコマンド信号およびアドレス信号をラッチし、同時に、データストローブ信号DQSの両エッジに応答してしたがって、クロック信号CLK、CLKの2倍の周波数で入力レジスタ630がデータをメモリ素子600に転送し、データドライバ624がデータをメモリ素子600から転送する。これが成り立つのは、DQS信号がCLK、CLK信号と同じ周波数だからである。メモリ素子600がダブルデータレート素子と呼ばれるのは、素子に転送されたり、素子から転送されたりするデータワードDQが従来のSDRAMの2倍のレートで転送されるからであり、これによって、入力クロック信号の周波数に対応するレートでデータが転送される。制御信号およびタイミング信号を発生させる際の制御ロジックおよびコマンドデコーダ634の動作の詳細は従来どおりなので、簡潔さのために、詳細な説明は行わない。メモリ素子600にはさらに、アドレスバスADDRを介して行アドレス、列アドレス、およびバンクアドレスを受け取るアドレスレジスタ602が含まれるこれらのアドレスは一般にメモリコントローラ図示せずから供給される。アドレスレジスタ602は、行アドレスマルチプレクサ604に与えられる行アドレスと、バンク制御ロジック回路606に与えられるバンクアドレスとを受け取る。行アドレスマルチプレクサ604は、アドレスレジスタ602から受け取った行アドレス、またはリフレッシュカウンタ608から受け取ったリフレッシュ行アドレスを、複数の行アドレスラッチおよびデコーダ610A~Dに与える。バンク制御ロジック606は、アドレスレジスタ602から受け取ったバンクアドレス、またはリフレッシュカウンタ608から受け取ったリフレッシュバンクアドレスに対応する行アドレスラッチおよびデコーダ610A~Dをアクティブ化し、アクティブ化された行アドレスラッチおよびデコーダは、受け取った行アドレスをラッチおよびデコードする。アクティブ化された行アドレスラッチおよびデコーダ610A~Dは、デコードされた行アドレスに応答して、対応するメモリバンク612A~Dに各種信号を与え、それによって、デコードされた行アドレスに対応するメモリセルの行をアクティブ化する。各メモリバンク612A~Dが、行と列の形に配列された複数のメモリセルを有するメモリセルアレイを含み、アクティブ化された行にあるメモリセルに格納されているデータが、対応するメモリバンクのセンス増幅器に格納される。メモリ素子600が、メモリ素子600に入力された自動リフレッシュコマンドまたは自己リフレッシュコマンドに応答して自動リフレッシュモードまたは自己リフレッシュモードで動作している場合は、行アドレスマルチプレクサ604が、リフレッシュカウンタ608から受け取ったリフレッシュ行アドレスをデコーダ610A~Dに与え、バンク制御ロジック回路606が、リフレッシュカウンタから受け取ったリフレッシュバンクアドレスを使用するこれらは当業者であれば理解されよう。ADDRバスには、行アドレスおよびバンクアドレスの後に列アドレスが与えられ、アドレスレジスタ602が列アドレスを列アドレスカウンタおよびラッチ614に与え、列アドレスカウンタおよびラッチ614が、列アドレスをラッチし、ラッチした列アドレスを複数の列デコーダ616A~Dに与える。バンク制御ロジック606は、受け取ったバンクアドレスに対応する列デコーダ616A~Dをアクティブ化し、アクティブ化された列デコーダは、与えられた列アドレスをデコードする。列アドレスカウンタおよびラッチ614は、メモリ素子600の動作モードに応じて、ラッチした列アドレスをデコード616A~Dに直接与えるか、アドレスレジスタ602によって与えられる列アドレスから始まる列アドレスのシーケンスをデコーダに与える。アクティブ化された列デコーダ616A~Dは、カウンタおよびラッチ614から受け取った列アドレスに応答して、デコード信号および制御信号をI/Oゲーティングおよびデータマスキング回路618に与え、I/Oゲーティングおよびデータマスキング回路618は、アクセスされているメモリバンク612A~Dのアクティブ化された行のメモリセルの中の、デコードされた列アドレスに対応するメモリセルにアクセスする。データ読み出し動作の間は、アドレス指定されたメモリセルから読み出されているデータがI/Oゲーティングおよびデータマスキング回路618を通って読み出しラッチ620に結合されている。I/Oゲーティングおよびデータマスキング回路618は、Nビットのデータを読み出しラッチ620に供給し、読み出しラッチ620は、次いで2つのN/2ビットワードをマルチプレクサ622に与える。図6の実施形態では、回路618は、64ビットを読み出しラッチ620に与え、読み出しラッチ620は、2つの32ビットワードをマルチプレクサ622に与える。データドライバ624が、マルチプレクサ622からのN/2ビットワードを順に受け取り、さらに、データドライバ624を同期するクロック信号を、本発明の実施形態による同期回路を有するクロックジェネレータ627から受け取る。クロックジェネレータ627は、遅延されたクロック信号を遅延ロックループDLL623から受け取るように結合されている。当該技術分野で知られているように、DLLは、別のクロック信号と同期しているクロックを発生させることが可能である。クロックジェネレータ627は、異なるクロック領域のクロック信号の間に擬似同期位相関係を有しながら、DLLからのクロック信号を遅延させたものを、データドライバ624に与える。クロックジェネレータ627による位相関係の調節は、調節可能な遅延回路の時間遅延を調節することによってなされる。クロックジェネレータに含まれる同期回路は、クロックジェネレータ627から出力されるクロック信号と、別のクロック領域にあるクロック信号との間の大まかな位相関係を維持するのに用いられる。データストローブドライバ625が、ストローブ信号ジェネレータ626からデータストローブ信号DQSを受け取る。データストローブドライバ625は、クロックジェネレータ629に結合され、クロックジェネレータ629は、データストローブドライバ625の動作を同期するためのクロック信号をデータストローブドライバ625に与える。クロックジェネレータ629は、クロックジェネレータ627と同様に、本発明の一実施形態による同期回路を含むことにより、異なるクロック領域のクロック信号の間の擬似同期位相関係を維持する。クロックジェネレータ629は、入力クロック信号をDLL623から受け取る。DQS信号は、メモリコントローラのような外部回路図示せずが、読み出し動作中にメモリ素子600からのデータをラッチする際に用いる。データドライバ624は、遅延されたクロック信号CLKDELに応答して、受け取ったN/2ビットワードを、対応するデータワードDQとして順に出力する。各データワードは、メモリ素子600をクロッキングするために与えられたCLK信号の立上りエッジまたは立下りエッジに同期して出力される。データドライバ624はさらに、CLK信号の立上りエッジおよび立下りエッジとそれぞれ同期している立上りエッジおよび立下りエッジを有するデータストローブ信号DQSを出力する。各データワードDQおよびデータストローブ信号DQSが、合わせてデータバスを定義する。当業者であれば理解されるように、DLL623からのCLKDEL信号は、CLK信号が遅延されたものであり、DLL623は、メモリ素子600について公開されているタイミング仕様を満たすようにDQS信号およびDQワードがデータバス上に配置されるよう、CLK信号に対するCLKDEL信号の遅延を調節する。データバスはさらに、マスキング信号DM0-Mを含む。これについては、後でデータ書き込み動作に関して詳述する。メモリ素子に含まれるクロックジェネレータの数は、本発明の範囲から逸脱することなく変更可能であることを理解されたい。たとえば、コアクロック信号を基準とする他の内部クロック信号の相対的なタイミングをより柔軟に変更できるように、それらの内部クロック信号のための追加クロックジェネレータを含めることが可能である。データ書き込み動作時には、メモリコントローラのような外部回路図示せずが、N/2ビットデータワードDQ、ストローブ信号DQS、および対応するデータマスキング信号DM0-Xをデータバス上に与える。データレシーバ628が各DQワードおよび関連するDM0-X信号を受け取り、これらの信号を、DQS信号でクロッキングされている入力レジスタ630に与える。入力レジスタ630は、DQS信号の立上りエッジに応答して、第1のN/2ビットDQワードおよび関連するDM0-X信号をラッチし、DQS信号の立下りエッジに応答して、第2のN/2ビットDQワードおよび関連するDM0-X信号をラッチする。入力レジスタ630は、ラッチした2つのN/2ビットDQワードをNビットワードとして書き込みFIFOおよびドライバ632に渡すが、与えられたDQワードおよびDM0-X信号を、DQS信号に応答して、クロッキングして書き込みFIFOおよびドライバに入力する。DQワードは、CLK信号に応答して、クロッキングにより書き込みFIFOおよびドライバ632から出力され、I/Oゲーティングおよびマスキング回路618に与えられる。I/Oゲーティングおよびマスキング回路618は、DM0-X信号に従って、アクセスされているバンク612A~Dのアドレス指定されたメモリセルにDQワードを転送する。DM0-X信号は、アドレス指定されたメモリセルに書き込まれているDQワードすなわち、書き込みデータのうちのビットまたはビット群を選択的にマスクするために用いることが可能である。図7は、本発明の実施形態を利用することが可能なメモリハブアーキテクチャを有するコンピュータシステム700を示している。コンピュータシステム700は、特定の計算またはタスクを実行する特定のソフトウェアを実行することなど、様々なコンピューティング機能を実行するプロセッサ704を含む。プロセッサ704は、アドレスバス、制御バス、およびデータバスを一般に含むプロセッサバス706を含む。プロセッサバス706は、一般に、キャッシュメモリ708に結合される。キャッシュメモリ708は一般に静的ランダムアクセスメモリSRAMである。プロセッサバス706はさらに、バスブリッジとも呼ばれるシステムコントローラ710に結合される。システムコントローラ710はさらに、他の様々なコンポーネントのための、プロセッサ704との通信パスとして動作する。具体的には、システムコントローラ710は、グラフィックスコントローラ712に一般に接続されるグラフィックスポートを含み、グラフィックスコントローラ712はビデオ端末714に接続される。システムコントローラ710はさらに、操作者がコンピュータシステム700とインターフェースすることを可能にするために、キーボードやマウスなどの1つまたは複数の入力装置718に接続される。一般に、コンピュータシステム700はさらに、システムコントローラ710を介してプロセッサ704に接続される、プリンタなどの1つまたは複数の出力装置720を含む。一般に、プロセッサ704が内部または外部の記憶媒体図示せずにデータを格納したり、そこからデータを取り出したりすることを可能にするために、プロセッサ704にはさらに、1つまたは複数のデータ記憶装置724がシステムコントローラ710を介して接続される。一般的な記憶装置724の例として、ハードディスク、フロッピー登録商標ディスク、テープカセット、コンパクトディスク読み出し専用メモリCD-ROMなどがある。システムコントローラ710は、バスシステム734を介して複数のメモリモジュール730a~nに結合されているメモリハブコントローラ728を含む。メモリモジュール730a~nのそれぞれは、一括してバス750として示されているコマンドバス、アドレスバス、およびデータバスを介して複数のメモリ素子748に結合されているメモリハブ740を含む。メモリハブ740は、コントローラ728とメモリ素子748との間でメモリ要求および応答を効率的にルーティングする。メモリ素子748は、図6に関して既に説明したメモリ素子600のような同期DRAMであることが可能である。メモリハブ740のそれぞれは、書き込みバッファおよび読み出しデータバッファを含む。このアーキテクチャを採用するコンピュータシステムは、プロセッサ704がメモリモジュール730a~nの1つのメモリモジュールにアクセスすることと、メモリモジュール730a~nの別のモジュールが前のメモリ要求に応答することとが同時に行われることが可能である。たとえば、プロセッサ704は、システム内のメモリモジュール730a~nの1つのメモリモジュールに書き込みデータを出力し、同時に、システム内のメモリモジュール730a~nの別のメモリモジュールが読み出しデータをプロセッサ704に提供する準備をすることが可能である。さらに、メモリハブアーキテクチャは、コンピュータシステムのメモリ容量を大幅に増やすことも可能である。本発明の実施形態は、メモリ素子748、メモリハブコントローラ728、またはメモリハブ740において利用可能である。図7に示すように、メモリハブ740は、本発明の実施形態による同期回路742を含む。前述のように、同期回路742を調節可能な遅延回路と用いることにより、異なるクロック領域のクロック信号のうちの1つが出力される調節可能な遅延回路の時間遅延が変更されても、それらのクロック信号間の擬似同期位相関係を維持することが可能である。メモリハブ740に関しては、メモリハブ740の内部動作を同期するために利用されるクロック信号の間に擬似同期関係があることが可能であり、外部動作たとえば、メモリ素子748との動作を同期するために利用されるクロック信号についても同様である。本明細書において本発明の特定の実施形態を例示目的で説明してきたが、本発明の趣旨および範囲から逸脱することなく様々な変更が可能であることを、先述の内容から理解されたい。したがって、本発明は、添付の特許請求項によって限定される以外は限定されない。