"高電源電圧と低電源電圧の間に直列に接続されたハイサイドPチャンネルDMOSトランジスタとロウサイドNチャンネルDMOSトランジスタと、前記高電源電圧と第1の中間電源電圧との間に設けられ、ハイサイド制御信号に基づいて前記ハイサイドPチャンネルDMOSトランジスタを駆動するためのハイサイド駆動回路と、第2の中間電源電圧と前記低電源電圧との間に設けられ、ロウサイド制御信号に基づいて前記ロウサイドNチャンネルDMOSトランジスタを駆動するためのロウサイド駆動回路とを備えたD級増幅器において、前記ハイサイド駆動回路は、前記ロウサイドNチャンネルDMOSトランジスタが非導通のとき、前記ハイサイド制御信号に基づいて、前記第1の中間電源電圧に相当する電圧を生成する第1の電圧変換回路を備え、前記ロウサイド駆動回路は、前記ハイサイドPチャンネルDMOSトランジスタが非導通のとき、前記ロウサイド制御信号に基づいて、前記第2の中間電源電圧に相当する電圧を生成する第2の電圧変換回路を備えていることを特徴とするD級増幅器。前記第1の電圧変換回路は、前記高電源電圧と前記低電源電圧の間に、第1のPMOSトランジスタと第1の抵抗の並列接続回路と、第1のNMOSトランジスタと、第2のPMOSトランジスタと、前記ロウサイドNチャンネルDMOSトランジスタが非導通のときに導通する第2のNMOSトランジスタとを直列に前記高電源電圧側から順に接続し、前記第1のPMOSトランジスタと前記第1のNMOSトランジスタのゲートを共通の入力端子に接続し、前記第2のPMOSトランジスタのゲートを前記第1の中間電源電圧に接続した構成からなり、前記第2の電圧変換回路は、前記高電源電圧と前記低電源電圧の間に、前記ハイサイドPチャンネルDMOSトランジスタが非導通のときに導通する第3のPMOSトランジスタと、第3のNMOSトランジスタと、第4のPMOSトランジスタと、第4のNMOSトランジスタと第2の抵抗の並列接続回路とを直列に前記高電源電圧側から順に接続し、前記第4のPMOSトランジスタと前記第4のNMOSトランジスタのゲートを共通の入力端子に接続し、前記第3のNMOSトランジスタのゲートを前記第2の中間電源電圧に接続した構成からなることを特徴とする請求項1に記載のD級増幅器。前記第1の電圧変換回路は、ゲートを前記ロウサイドNチャンネルDMOSトランジスタのゲートと共通接続し、ソースを前記低電源電圧に接続する第1のNチャンネルDMOSトランジスタと、一端を前記第1のNチャンネルDMOSトランジスタのドレインに接続し、他端を直接又は第1のスイッチ手段を介して前記第2の中間電源電圧に接続する第3の抵抗により構成され、前記第1のNチャンネルDMOSトランジスタのドレインと前記第3の抵抗の接続点を出力とする第1の入力レベル検出回路を備え、前記第2の電圧変換回路は、ゲートを前記ハイサイドPチャンネルDMOSトランジスタのゲートと共通接続し、ソースを前記高電源電圧に接続する第1のPチャンネルDMOSトランジスタと、一端を前記第1のPチャンネルDMOSトランジスタのドレインに接続し、他端を直接又は第2のスイッチ手段を介して前記第1の中間電源電圧に接続する第4の抵抗により構成され、前記第1のPチャンネルDMOSトランジスタのドレインと前記第4の抵抗の接続点を出力とする第2の入力レベル検出回路を備え、前記第1のNチャンネルDMOSトランジスタのスレッシュホールド電圧と前記ロウサイドNチャンネルDMOSトランジスタのスレッシュホールド電圧が等しく、且つ、前記第1のPチャンネルDMOSトランジスタのスレッシュホールド電圧と前記ハイサイドPチャンネルDMOSトランジスタのスレッシュホールド電圧が等しいことを特徴とする請求項1または請求項2に記載のD級増幅器。前記第2のPMOSトランジスタのゲート入力を、前記高電源電圧に切り替える切替手段と、前記第3のNMOSトランジスタのゲート接続を前記低電源電圧に切り替える切替手段を有することを特徴とする請求項2または請求項3に記載のD級増幅回路。図6に示したような抵抗とコンデンサからなる遅延回路によってデッドタイムを生成する方法では、製造ばらつきによって抵抗とコンデンサの値がばらつくため、高精度のデッドタイムを得ることは困難であった。また、特許文献1に係る発明のゲートスイッチは、通常のMOSトランジスタにより構成されている。前述したように、通常のMOSトランジスタは、トランジスタのゲートソース間にドレインソース間電圧の最大電圧と等しい電圧を印加することができるが、DMOSトランジスタでは、ゲートソース間に印加できる最大電圧がドレインソース間の最大電圧より低い。そのため、図5の回路の出力段のMOSトランジスタをDMOSトランジスタで構成すると、出力段の電源電圧をDMOSトランジスタのドレインソース間の最大電圧にすることができない。このように、特許文献1に係るドライバ回路では高耐圧特性に特長をもつDMOSトランジスタの機能を十分に発揮できない問題点がある。この課題を解決するために、請求項1に係る発明は、高電源電圧と低電源電圧の間に直列に接続されたハイサイドPチャンネルDMOSトランジスタとロウサイドNチャンネルDMOSトランジスタと、前記高電源電圧と第1の中間電源電圧との間に設けられ、ハイサイド制御信号に基づいて前記ハイサイドPチャンネルDMOSトランジスタを駆動するためのハイサイド駆動回路と、第2の中間電源電圧と前記低電源電圧との間に設けられ、ロウサイド制御信号に基づいて前記ロウサイドNチャンネルDMOSトランジスタを駆動するためのロウサイド駆動回路とを備えたD級増幅器において、前記ハイサイド駆動回路は、前記ロウサイドNチャンネルDMOSトランジスタが非導通のとき、前記ハイサイド制御信号に基づいて、前記第1の中間電源電圧に相当する電圧を生成する第1の電圧変換回路を備え、前記ロウサイド駆動回路は、前記ハイサイドPチャンネルDMOSトランジスタが非導通のとき、前記ロウサイド制御信号に基づいて、前記第2の中間電源電圧に相当する電圧を生成する第2の電圧変換回路を備えていることを特徴とする。請求項2に係る発明は、請求項1に記載のD級増幅器において、前記第1の電圧変換回路は、前記高電源電圧と前記低電源電圧の間に、第1のPMOSトランジスタと第1の抵抗の並列接続回路と、第1のNMOSトランジスタと、第2のPMOSトランジスタと、前記ロウサイドNチャンネルDMOSトランジスタが非導通のときに導通する第2のNMOSトランジスタとを直列に前記高電源電圧側から順に接続し、前記第1のPMOSトランジスタと前記第1のNMOSトランジスタのゲートを共通の入力端子に接続し、前記第2のPMOSトランジスタのゲートを前記第1の中間電源電圧に接続した構成からなり、前記第2の電圧変換回路は、前記高電源電圧と前記低電源電圧の間に、前記ハイサイドPチャンネルDMOSトランジスタが非導通のときに導通する第3のPMOSトランジスタと、第3のNMOSトランジスタと、第4のPMOSトランジスタと、第4のNMOSトランジスタと第2の抵抗の並列接続回路とを直列に前記高電源電圧側から順に接続し、前記第4のPMOSトランジスタと前記第4のNMOSトランジスタのゲートを共通の入力端子に接続し、前記第3のNMOSトランジスタのゲートを前記第2の中間電源電圧に接続した構成からなることを特徴とする。請求項3に係る発明は、前記第1の電圧変換回路は、ゲートを前記ロウサイドNチャンネルDMOSトランジスタのゲートと共通接続し、ソースを前記低電源電圧に接続する第1のNチャンネルDMOSトランジスタと、一端を前記第1のNチャンネルDMOSトランジスタのドレインに接続し、他端を直接又は第1のスイッチ手段を介して前記第2の中間電源電圧に接続する第3の抵抗により構成され、前記第1のNチャンネルDMOSトランジスタのドレインと前記第3の抵抗の接続点を出力とする第1の入力レベル検出回路を備え、前記第2の電圧変換回路は、ゲートを前記ハイサイドPチャンネルDMOSトランジスタのゲートと共通接続し、ソースを前記高電源電圧に接続する第1のPチャンネルDMOSトランジスタと、一端を前記第1のPチャンネルDMOSトランジスタのドレインに接続し、他端を直接又は第2のスイッチ手段を介して前記第1の中間電源電圧に接続する第4の抵抗により構成され、前記第1のPチャンネルDMOSトランジスタのドレインと前記第4の抵抗の接続点を出力とする第2の入力レベル検出回路を備え、前記第1のNチャンネルDMOSトランジスタのスレッシュホールド電圧と前記ロウサイドNチャンネルDMOSトランジスタのスレッシュホールド電圧が等しく、且つ、前記第1のPチャンネルDMOSトランジスタのスレッシュホールド電圧と前記ハイサイドPチャンネルDMOSトランジスタのスレッシュホールド電圧が等しいことを特徴とする。請求項4に係る発明は、請求項2または請求項3に記載のD級増幅回路において、前記第2のPMOSトランジスタのゲート入力を、前記高電源電圧に切り替える切替手段と、前記第3のNMOSトランジスタのゲート接続を前記低電源電圧に切り替える切替手段を有することを特徴とする。本発明のD級増幅器のドライバ駆動回路は、任意のMOSトランジスタで形成することができるが、特に、出力トランジスタをDMOSトランジスタにより形成した場合には、出力段の電源電圧を最大電源電圧まで高くすることができる。また、デッドタイムを最小限に抑えることにより全高調波歪率を低くすることができる。実施の形態1図1に本発明の請求項1及び2に係るD級増幅器の回路図を示す。従来例のD級増幅器の出力段は、直列に接続した2つのNMOSトランジスタであったが、本発明では、高電源電圧VHHと低電源電圧VLLの間に、PMOSトランジスタQPHとNMOSトランジスタQNLを直列に接続する構成としている。そして、PMOSトランジスタQPHを駆動するために、高電源電圧VHHと第1の中間電源電圧VHLの間にハイサイド駆動回路21を設け、NMOSトランジスタQNLを駆動するために、第2の中間電源電圧VLHと低電源電圧VLLとの間にロウサイド駆動回路31を設けている。この回路構成をとることによって、出力段のPMOSトランジスタQPHとNMOSトランジスタQNLのゲートソース間電圧をドレインソース間電圧よりも低くすることができる。前記高電源電圧VHH、低電源電圧VLL、第1の中間電源電圧VHL、第2の中間電源電圧VLHの関係は、低電源電圧VLL<第1の中間電源電圧VHL<高電源電圧VHH、及び、低電源電圧VLL<第2の中間電源電圧VLH<高電源電圧VHHである。レベルシフト回路11とハイサイド駆動回路21との間に、第1の電圧変換回路20a、20bが配置されている。この回路は、高電源電圧VHHと低電源電圧VLLとの間に、PMOSトランジスタQP1と抵抗R1の並列接続回路、NMOSトランジスタQN1、PMOSトランジスタQP2、NMOSトランジスタQN2を高電源電圧側から順に直列接続している。PMOSトランジスタQP1とNMOSトランジスタQN1のゲートを共通接続し、第1の電圧変換回路20a、20bの入力としている。PMOSトランジスタQP2のゲートは第1の中間電源電圧VHLに接続されている。NMOSトランジスタQN2のゲートは出力段のNMOSトランジスタQNLのゲート入力をインバータ回路25を介して入力している。第1の電圧変換回路20a、20bの出力は、高電源電圧VHHに一端を接続するPMOSトランジスタQP1と抵抗R1の並列接続回路の他端である。同様に、レベルシフト回路12とロウサイド駆動回路31との間に、第2の電圧変換回路30a、30bが配置されている。この回路は、高電源電圧VHHと低電源電圧VLLとの間に、PMOSトランジスタQP3、NMOSトランジスタQN3、PMOSトランジスタQP4、NMOSトランジスタQN4と抵抗R2の並列接続回路を高電源電圧側から順に直列接続している。PMOSトランジスタQP4とNMOSトランジスタQN4のゲートを共通接続し、第2の電圧変換回路30a、30bの入力としている。NMOSトランジスタQN3のゲートは第2の中間電源電圧VLHに接続されている。PMOSトランジスタQP3のゲートは出力段のPMOSトランジスタQPHのゲート入力をインバータ回路24を介して入力している。第2の電圧変換回路30a、30bの出力は、低電源電圧VLLに一端を接続するNMOSトランジスタQN4と抵抗R2の並列接続回路の他端である。なお、抵抗R3,R4は、各電源電圧が立ち上がる前に出力段のトランジスタがオンしないようにゲートを固定するための抵抗である。次に、本発明の回路の動作について説明する。まず、入力端子INの電圧がLレベルの場合を考える。レベルシフト回路11、レベルシフト回路12によって極性が変化しないと仮定すると、ノードn1の電圧レベルはハイサイド駆動回路21の電源電圧電圧VHH、電圧VHLに電圧変換されてLレベル電圧VHLとなり、ノードn2の電圧は、ロウサイド駆動回路22の電源電圧電圧VLH、電圧VLLに電圧変換されてLレベル電圧VLLとなる。ノードn1がLレベル電圧VHLのため、PMOSトランジスタQP1がオン、NMOSトランジスタQN1はオフとなる。このため、ノードn3はHレベル電圧VHHとなり、バッファ22の出力のノードn5はHレベル電圧VHHとなる。よってPMOSトランジスタQPHはオフする。このとき、PMOSトランジスタQP3は、ノードn5の電圧がインバータ回路24により反転されてLレベル電圧VHLが入力するためオンとなる。また、PMOSトランジスタQP4はノードn2がLレベル電圧VLLであるのでオンしている。そこで、電源電圧VHHから電源電圧VLLに向かって、PMOSトランジスタQP3、NMOSトランジスタQN3、PMOSトランジスタQP4、抵抗R2の電流経路により電流が流れる。このとき、NMOSトランジスタQN3のゲート電圧が電圧VLHであるので、NMOSトランジスタQN3のソース端子の電圧が電圧VLH-VthVthはNMOSトランジスタQN3のしきい値電圧となるまで電流が流れる。これにより、ノードn4の電位はHレベルに相当する電圧電圧VLH-Vthとなる。そして、バッファ23の出力のノードn6はHレベル電圧VLHとなり、出力段のNMOSトランジスタQNLはオンする。このとき、NMOSトランジスタQN2は、ノードn6の電圧がインバータ回路25により反転されてLレベル電圧VLLが入力するためオフとなる。この状態から、入力端子INに入力した信号がHレベルに変化する場合を考える。ノードn1はHレベル電圧VHHとなり、ノードn2もHレベル電圧VLHに変化する。これにより、第2の電圧変換回路30a、30bのNMOSトランジスタQN4がオン、PMOSトランジスタQP4がオフとなる。このため、ノードn4はLレベル電圧VLLとなり、バッファ23の出力のノードn6がLレベル電圧VLLとなるため、出力段のNMOSトランジスタQNLがオンからオフに変化する。一方、第1の電圧変換回路20a、20bは、NMOSトランジスタQN2がオンすることにより、ノードn3の電位がLレベルに相当する電圧電位VHLVthVthはPMOSトランジスタQP2のしきい値電圧へと変化する。これによりバッファ22の出力のノードn5がLレベル電圧VHLとなり、出力段のPMOSトランジスタQPHがオフからオンに変化する。このように、入力端子INに入力した信号がLレベルからHレベルに変化すると、出力段のNMOSトランジスタQNLがオフした後、デッドタイムDTを経てからPMOSトランジスタQPHがオンする図4参照。同様に、入力端子INに入力した信号がHレベルからLレベルに変化する場合を考える。ノードn1は、Lレベル電圧VHLとなり、ノードn2も、Lレベル電圧VLLに変化する。これにより、第1の電圧変換回路20a、20bのPMOSトランジスタQP1がオン、NMOSトランジスタQN1がオフとなる。このため、ノードn3はHレベル電圧VHHとなり、バッファ22の出力のノードn5がHレベル電圧VHHとなるため、出力段のPMOSトランジスタQPHがオンからオフに変化する。一方、第2の電圧変換回路30a、30bは、PMOSトランジスタQP3がオンすることにより、ノードn4の電位がHレベルに相当する電圧電位VLH-VthVthはNMOSトランジスタQN3のしきい値電圧へと変化する。これによりバッファ23の出力のノードn6がHレベル電圧VLHとなり、出力段のNMOSトランジスタQNLがオフからオンに変化する。このように、入力端子INに入力した信号がHレベルからLレベルに変化すると、出力段のPMOSトランジスタQPHがオフした後、デッドタイムDTを経てからNMOSトランジスタQNLがオンする図4参照。このように、本実施の形態によると出力段のトランジスタを同時にオンさせないような最適なデッドタイムを自動的に設定できるとともに、出力段のトランジスタのゲートソース間電圧をドレインソース間電圧より低くすることができることから、出力段をDMOSトランジスタにより構成するD級増幅器に好適である。実施の形態2図2に本発明の請求項3に係るD級増幅器の回路図を示す。図1の回路と異なる箇所は、第1の電圧変換回路20a、20b ́内に第1の入力レベル検出回路50を追加し、第2の電圧変換回路30a、30b ́に第2の入力レベル検出回路60を追加している点である。第1の入力レベル検出回路50は、出力段のNMOSトランジスタQNLとゲートとソースが共通接続するNMOSトランジスタQN5と、一端がNMOSトランジスタQN5のドレインに接続し他端がPMOSトランジスタQP5のドレインに接続する抵抗R5と、ゲートがNMOSトランジスタQN5と共通接続し、ドレインが抵抗R5の一端に接続し、ソースが第2の中間電源電圧VLHに接続するPMOSトランジスタQP5と、NMOSトランジスタQN5のドレインと抵抗R5との接続点を入力とする極性反転用のインバータ27から構成される。第2の入力レベル検出回路60は、出力段のPMOSトランジスタQPHとゲートとソースが共通接続するPMOSトランジスタQP6と、一端がPMOSトランジスタQP6のドレインに接続し他端がNMOSトランジスタQN6のドレインに接続する抵抗R6と、ゲートがPMOSトランジスタQP6と共通接続し、ドレインが抵抗R6の一端に接続し、ソースが第1の中間電源電圧VHLに接続するNMOSトランジスタQN6と、PMOSトランジスタQP6のドレインと抵抗R6との接続点を入力とする極性反転用のインバータ26から構成される。本実施の形態における特徴は、第1の入力レベル検出回路50のNMOSトランジスタQN5と出力段のNMOSトランジスタQNLを、同一のプロセスであるNチャンネルDMOSトランジスタにより構成し、両NチャンネルDMOSトランジスタのスレッシュホールド電圧値を同一にすると共に、第2の入力レベル検出回路60のPMOSトランジスタQP6と出力段のPMOSトランジスタQPHを、同一のプロセスであるPチャンネルDMOSトランジスタにより構成し、両PチャンネルDMOSトランジスタのスレッシュホールド電圧値を同一にすることである。入力レベル検出回路50と入力レベル検出回路60の動作を次に説明する。まずノードn6の電位がHレベル電圧VLHからLレベル電圧VLLに変化する場合図4参照には、出力段のNMOSトランジスタQNLがオンからオフに変化し、同時に、入力レベル検出回路50のNMOSトランジスタQN5もオンからオフへと変化する。このとき、PMOSトランジスタQP5がオンすることから、インバータ27の入力電位がHレベル電圧VLHとなる。よって、インバータ27の出力はLレベル電圧VLL、インバータ25の出力はHレベル電圧VLHとなり、NMOSトランジスタQN2がオンする。これにより、第1の電圧変換回路の回路20aに電源電圧VLLが供給される。次にノードn5の電位がLレベル電圧VHLからHレベル電圧VHHに変化する場合図4参照には、出力段のPMOSトランジスタQPHがオンからオフに変化し、同時に、入力レベル検出回路60のPMOSトランジスタQP6もオンからオフへと変化する。このとき、NMOSトランジスタQN6がオンすることから、インバータ26の入力電位がLレベルとなるため、インバータ26の出力がHレベル電圧VHH、インバータ24の出力はLレベル電圧VHLとなり、PMOSトランジスタQP3がオンする。これにより、第2の電圧変換回路の回路30aに電源電圧VHHが供給される。上述した動作において、出力段のNMOSトランジスタQNLとNMOSトランジスタQN5は同一のプロセスによるDMOSトランジスタにより構成され両トランジスタのスレッシュホールド電圧が同一であることから、両トランジスタがオンからオフに変化するタイミングは同じとなる。同様に、出力段のPMOSトランジスタQPHとPMOSトランジスタQP6は同一のプロセスによるDMOSトランジスタにより構成され両トランジスタのスレッシュホールド電圧が同一であることから、両トランジスタがオフからオンに変化するタイミングは同じとなる。よって、デッドタイムのばらつきが抑えられ、より精度の高いデッドタイム制御が可能となる。なお、PMOSトランジスタQP5、及びNMOSトランジスタQN6は、それぞれ電源からNMOSトランジスタQN5、及びPMOSトランジスタQP5へのDCパスを切断し、消費電流を抑えるためのスイッチ手段であり必ずしも必要ではない。つまり、抵抗R5の一端をPMOSトランジスタQP5のドレインに接続せずに、直接第2の中間電圧電圧VLHに接続してもよい。同様に、抵抗R6の一端をNMOSトランジスタQN6のドレインに接続せずに、直接第1の中間電圧電圧VHL接続してもよい。なお、消費電流を抑えるために、抵抗R5及び抵抗R6はそれぞれNMOSトランジスタQN5、PMOSトランジスタQP6のオン抵抗よりも十分大きな値とすることが好適である。実施の形態3図3に本発明の請求項4に係るD級増幅器の回路図を示す。新たにイネーブル端子ENを設けて、第1の電圧変換回路20a、20bのPMOSトランジスタQP2のゲートにHレベル電圧VHHを、第2の電圧変換回路30a、30bのNMOSトランジスタQN3のゲートにLレベル電圧VLLを入力することにより、電圧変換回路をスタンバイ状態にしている。電圧変換回路をスタンバイ状態にすることにより、電圧変換回路の貫通電流がなくなると共に、出力段の2つのトランジスタを両方オフにすることができる。なお、図3では、先に図1で説明したD級増幅器に対して新たにイネーブル端子ENを設ける場合について説明したが、先に図2で説明したD級増幅器に対しても新たにイネーブル端子ENを設けることも可能であることはいうまでもない。"