"第1主面及び第2主面を備えた半導体基板と、前記半導体基板に構成され、前記第1主面側にエミッタ電極及びゲート電極が形成され、前記第2主面側にコレクタ電極が形成されたIGBT素子と、前記半導体基板において前記IGBT素子と隣接して形成され、前記半導体基板の一方の主面側に第1導電型の第1半導体領域が形成され、他方の主面側に第2導電型の第2半導体領域が形成されたダイオード素子と、を備えた半導体装置であって、前記半導体基板の前記第1主面側において、前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲には、第1導電型の高濃度領域が配置され、前記半導体基板の前記第2主面側において前記素子形成領域の周囲の外周エリアには前記第1導電型の吸収領域が形成されており、更に、前記外周エリア内には、前記吸収領域と共に前記第2導電型の半導体領域が設けられていることを特徴とする半導体装置。第1主面及び第2主面を備えた半導体基板と、前記半導体基板に構成され、前記第1主面側にエミッタ電極及びゲート電極が形成され、前記第2主面側にコレクタ電極が形成されたIGBT素子と、前記半導体基板において前記IGBT素子と隣接して形成され、前記半導体基板の一方の主面側に第1導電型の第1半導体領域が形成され、他方の主面側に第2導電型の第2半導体領域が形成されたダイオード素子と、を備えた半導体装置であって、前記ダイオード素子の配置領域における前記第2主面側に、前記第1導電型の吸収領域が部分的に設けられており、前記ダイオード素子の配置領域における前記第2主面側は、前記IGBT素子に隣接する側の方が、前記IGBT素子から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする半導体装置。前記第1主面側において前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲に配置される第1導電型のガードリングを備え、前記ダイオード素子の配置領域における前記第2主面側は、前記ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする請求項2に記載の半導体装置。前記第1主面側において前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲には、第1導電型のガードリングが設けられ、前記半導体基板の前記第2主面側において前記素子形成領域の周囲の外周エリア内には前記第1導電型の吸収領域が形成されており、更に、前記外周エリア内には、前記吸収領域と共に前記第2導電型の半導体領域が設けられていることを特徴とする請求項2又は請求項3に記載の半導体装置。前記第2主面側の前記外周エリアの所定領域において、前記第2導電型の半導体領域が均一に設けられていることを特徴とする請求項1又は請求項4に記載の半導体装置。前記第2主面側の前記外周エリアの所定領域において、前記第2導電型の半導体領域が不均一に設けられていることを特徴とする請求項1又は請求項4に記載の半導体装置。一方面側に第1主面が配置され、他方面側に第2主面が配置されてなる半導体基板と、前記半導体基板の前記第1主面側に形成された第1半導体領域と、前記半導体基板の前記第2主面側に形成された第2導電型の第2半導体領域と、前記第1半導体領域の前記第1主面側に接続される第1電極と、前記第2半導体領域の前記第2主面側に接続される第2電極と、を備えた半導体装置であって、前記第1主面側において前記第1半導体領域の周囲に配置された第1導電型のガードリングと、前記第2主面側において前記第2半導体領域に隣接して形成される第1導電型の吸収領域と、を備え、前記第2主面側において、前記ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする半導体装置。前記第1半導体領域は、第1導電型のアノード領域からなり、前記第2半導体領域は、第2導電型のカソード領域からなり、前記第2主面側の表層部において、前記アノード領域に対向して配置されるアノード対向領域よりも、当該アノード対向領域の周囲領域の方が、前記カソード領域に対する前記吸収領域の比率が大きくなっていることを特徴とする請求項7に記載の半導体装置。前記第1半導体領域が第2導電型のソース領域として構成され、前記第2半導体領域が第2導電型のドレイン領域として構成されるMOSトランジスタを備えたことを特徴とする請求項7に記載の半導体装置。ところで、上記ダイオード等のパワースイッチング素子では、素子の外周部において耐圧を確保するため、高濃度のP型半導体領域をリング状に多重に配置してなるガードリングを設けたものが提供されている。この種の構成のものでは、外周の高濃度領域から注入されたホールが素子周辺に過剰に溜まりやすく、リカバリ耐量が周辺部で低下し、破壊され易いといった問題があった。また、他のパワースイッチング装置としては、同一の半導体基板にIGBT素子とダイオード素子とが隣接して形成されてなる半導体装置なども提供されている。この種の半導体装置では、ダイオード素子側において、P型アノード領域と比較して濃度の高いIGBT側のP型領域P型チャネル領域、P型ボディ領域などからのホール注入が過剰となり、ダイオードのリカバリ損を低減しにくいという問題があった。一方、特許文献1~3のように、ダイオードのカソード領域側にP型領域を分散させて配置した技術も提供されている。この構成では、カソード側のP型領域によってホールをある程度吸収することができるが、近接するガードリングやIGBT素子から多量にホールが供給される場合には過剰なホールが抜けきらないという問題がある。本発明は、上述した課題を解決するためになされたものであり、少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を抑制し、リカバリ損を効果的に低減し得る半導体装置を提供することを目的とする。請求項1の発明は、第1主面及び第2主面を備えた半導体基板と、前記半導体基板に構成され、前記第1主面側にエミッタ電極及びゲート電極が形成され、前記第2主面側にコレクタ電極が形成されたIGBT素子と、前記半導体基板において前記IGBT素子と隣接して形成され、前記半導体基板の一方の主面側に第1導電型の第1半導体領域が形成され、他方の主面側に第2導電型の第2半導体領域が形成されたダイオード素子と、を備えた半導体装置であって、前記半導体基板の前記第1主面側において、前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲には、第1導電型の高濃度領域が配置され、前記半導体基板の前記第2主面側において前記素子形成領域の周囲の外周エリアには前記第1導電型の吸収領域が形成されており、更に、前記外周エリア内には、前記吸収領域と共に前記第2導電型の半導体領域が設けられていることを特徴としている。請求項2の発明は、第1主面及び第2主面を備えた半導体基板と、前記半導体基板に構成され、前記第1主面側にエミッタ電極及びゲート電極が形成され、前記第2主面側にコレクタ電極が形成されたIGBT素子と、前記半導体基板において前記IGBT素子と隣接して形成され、前記半導体基板の一方の主面側に第1導電型の第1半導体領域が形成され、他方の主面側に第2導電型の第2半導体領域が形成されたダイオード素子と、を備えた半導体装置において、前記ダイオード素子の配置領域における前記第2主面側に、前記第1導電型の吸収領域が部分的に設けられており、前記ダイオード素子の配置領域における前記第2主面側は、前記IGBT素子に隣接する側の方が、前記IGBT素子から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴としている。請求項3の発明は、請求項1に記載の半導体装置であって、前記第1主面側において前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲に配置される第1導電型のガードリングを備えており、前記ダイオード素子の配置領域における前記第2主面側は、前記ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴としている。請求項4の発明は、請求項2又は請求項3に記載の半導体装置であって、前記第1主面側において前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲には、第1導電型のガードリングが設けられ、前記半導体基板の前記第2主面側において前記素子形成領域の周囲の外周エリア内には前記第1導電型の吸収領域が形成されており、更に、前記外周エリア内には、前記吸収領域と共に前記第2導電型の半導体領域が設けられていることを特徴としている。請求項5の発明は、請求項1又は請求項4に記載の半導体装置であって、前記第2主面側の外周エリアにおいて前記第2導電型の半導体領域が均一に設けられていることを特徴としている。請求項6の発明は、請求項1又は請求項4に記載の半導体装置であって、前記第2主面側の外周エリアにおいて前記第2導電型の半導体領域が不均一に設けられていることを特徴とする。請求項7の発明は、一方面側に第1主面が配置され、他方面側に第2主面が配置されてなる半導体基板と、前記半導体基板の前記第1主面側に形成された第1半導体領域と、前記半導体基板の前記第2主面側に形成された第2導電型の第2半導体領域と、前記第1半導体領域の前記第1主面側に接続される第1電極と、前記第2半導体領域の前記第2主面側に接続される第2電極と、を備えた半導体装置に係るものである。そして、前記第1主面側において前記第1半導体領域の周囲に配置された第1導電型のガードリングと、前記第2主面側において前記第2半導体領域に隣接して形成される第1導電型の吸収領域と、を備えており、前記第2主面側において、前記ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴としている。請求項8の発明は、請求項7に記載の半導体装置において、前記第1半導体領域が、第1導電型のアノード領域からなり、前記第2半導体領域が、第2導電型のカソード領域からなり、前記第2主面側の表層において、前記アノード領域に対向して配置されるアノード対向領域よりも、当該アノード対向領域の周囲領域の方が、前記カソード領域に対する前記吸収領域の比率が大きくなっていることを特徴としている。請求項9の発明は、請求項7に記載の半導体装置において、前記第1半導体領域が第2導電型のソース領域として構成され、前記第2半導体領域が第2導電型のドレイン領域として構成されるMOSトランジスタを備えたことを特徴としている。請求項1の発明では、第半導体基板にIGBT素子とダイオード素子とが隣接してなる半導体装置において、半導体基板の第1主面側において、IGBT素子及びダイオード素子が形成された素子形成領域の周囲には、第1導電型の高濃度領域が配置されている。そして、半導体基板の第2主面側において素子形成領域の周囲の外周エリアには第1導電型の吸収領域が形成されている。更に、その外周エリア内には、吸収領域と共に第2導電型の半導体領域が設けられている。この構成によれば、外周部付近のダイオード素子を適度に動作させることができる。また、外周部付近では、少数キャリアが残留しやすくスイッチング損失の大きな寄生IGBT動作を抑制することで、IGBT素子でのスイッチング損失を低減することができる。請求項2の発明では、半導体基板にIGBT素子とダイオード素子とが隣接してなる半導体装置において、ダイオード素子の第2主面側に、第1導電型の吸収領域が部分的に設けられている。そして、ダイオード素子の第2主面側は、IGBT素子に隣接する側の方が、IGBT素子から離れた側よりも、第2半導体領域に対する吸収領域の比率が大きくなっている。この構成によれば、IGBT素子において注入され、IGBT素子とダイオード素子の境界付近で蓄積された少数キャリアを、IGBT素子側に相対的に多く配置された吸収領域から効率的に抜くことができ、少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。請求項3の発明では、第1主面側において、IGBT素子及びダイオード素子が形成された素子形成領域の周囲に第1導電型のガードリングが設けられている。そして、第2主面側は、ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、第2半導体領域に対する吸収領域の比率が大きくなっている。この構成によれば、素子形成領域の周囲に配置されるガードリングによって耐圧を効果的に確保することができる。更に、第2主面側では、ガードリングに対向する対向領域側の方が当該対向領域から離れた側よりも吸収領域の比率を相対的に多くしているため、ガードリングから注入される少数キャリアを、対向領域側に相対的に多く配置された吸収領域によって効率的に抜くことができる。従って、ガードリングから注入される少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。請求項4の発明は、請求項2又は請求項3に記載の半導体装置であって、第1主面側においてIGBT素子及びダイオード素子が形成された素子形成領域の周囲には、第1導電型のガードリングが設けられ、半導体基板の第2主面側において素子形成領域の周囲の外周エリア内には第1導電型の吸収領域が形成されており、更に、外周エリア内には、吸収領域と共に第2導電型の半導体領域が設けられていることを特徴としている。この構成では、外周部付近において、少数キャリアが残留しやすくスイッチング損失の大きな寄生IGBT動作を抑制することで、IGBT素子でのスイッチング損失を低減することができる。請求項5の発明は、請求項1又は請求項4に記載の半導体装置であって、第2主面側の外周エリアの所定領域において、第2導電型の半導体領域が均一に設けられている。このようにすることでIGBT素子でのスイッチング損失を低減し得る構成を好適に実現できる。請求項6の発明は、請求項1又は請求項4に記載の半導体装置であって、第2主面側の外周エリアの所定領域において、第2導電型の半導体領域が不均一に設けられていることを特徴とする。このようにすることでIGBT素子でのスイッチング損失を低減し得る構成を好適に実現できる。請求項7の発明では、第1主面側において第1半導体領域の周囲に第1導電型のガードリングが配置されているため、第1半導体領域の周囲において耐圧を効果的に確保することができる。更に、第2主面側において第2半導体領域に隣接して第1導電型の吸収領域が形成されており、この第2主面側では、ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、第2半導体領域に対する吸収領域の比率が大きくなっている。従って、第2主面側では、ガードリングから注入される少数キャリアを、対向領域側に相対的に多く配置された吸収領域によって効率的に抜くことができ、ガードリングから注入される少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。請求項8の発明では、第1半導体領域が、第1導電型のアノード領域からなり、第2半導体領域が、第2導電型のカソード領域からなり、第2主面側の表層において、アノード領域に対向して配置されるアノード対向領域よりも、当該アノード対向領域の周囲領域の方が、カソード領域に対する吸収領域の比率が大きくなっている。この構成によれば、アノード領域とカソード領域とを備えてなるダイオード素子の周囲にガードリングを配置して素子周囲の耐圧を確保した半導体装置において、周囲のガードリングから外周部側により多く注入されたホールを、第2主面側のアノード対向領域の周囲に相対的に多く配置された吸収領域によって効果的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。請求項9の発明では、第1半導体領域が第2導電型のソース領域として構成され、第2半導体領域が第2導電型のドレイン領域として構成されるMOSトランジスタが設けられている。この構成によれば、MOSトランジスタの周囲にガードリングを配置して素子周囲の耐圧を確保した半導体装置において、周囲のガードリングから外周部側により多く注入された少数キャリアを、第2主面側において対向領域側でより効果的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。第1実施形態以下、本発明の半導体装置を具現化した第1実施形態について、図面を参照して説明する。第1実施形態の代表例1.第1実施形態の基本構成図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。図2は、図1の半導体装置の裏面側の構成を概略的に示す裏面図である。図3は、図1の半導体装置の一部の断面構成を概略的に示す断面図である。図4は、図1の半導体装置のIGBT素子を概略的に示す断面図であり、図4Bは、図1の半導体装置のFWD素子を概略的に示す断面図である。図5は、図2の裏面側領域の一部素子延出方向の中央側領域を拡大して示す拡大図である。図6は、図2の裏面側領域の一部素子延出方向の端部側領域を拡大して示す拡大図である。図7は、図1の半導体装置の製造方法を概略的に説明する説明図である。なお、図1に示す平面図では、表面側のエミッタ電極を省略して示し、図2等に示す裏面図では、裏面側のコレクタ電極を省略して示している。図3では、図1のA-A断面を概略的に示している。図5では、図2の領域B2付近を概略的に示している。図6では、図2の領域B1付近を概略的に示している。図1、図3に示すように、本実施形態に係る半導体装置1は、トレンチゲート構造のFSフィールドストップ型IGBT素子100InsulatedGateBipolarTransistorとFWDFreeWheelingDiode素子20を同一の半導体基板に形成してなるものである。半導体装置1では、半導体基板101の周囲を除く中央部分にIGBT素子100とFWD素子20とが一体的に形成されてなる素子形成領域30が設けられている。図3、図4Aに示すように、IGBT素子100は、半導体基板101の第1主面表面側にエミッタ電極107及びゲート電極105が形成され、第2主面裏面側にコレクタ電極113が形成されてなるものである。なお、本実施形態では、半導体基板101の一方側の面を表面とし、この表面が第1主面に相当する。また、表面とは反対側を裏面とし、この裏面が第2主面に相当する。FWD素子20ダイオード素子は、半導体基板101においてIGBT素子100と隣接した領域に複数形成され、図4Bのように、半導体基板101の一方の主面第1主面側の表層にP導電型第1導電型のアノード領域第1半導体領域が形成され、他方の主面第2主面側の表層にN導電型第2導電型のカソード領域第2半導体領域が形成されてなるものである。素子形成領域30では、FWD素子20のアノード電極とIGBT素子100のエミッタ電極が共通電極図3に示す共通のエミッタ電極107となっており、FWD素子20のカソード電極とIGBT素子100のコレクタ電極とが共通図3に示す共通のコレクタ電極113となっている。半導体基板101は、ドリフト層となるN導電型N-のFZウエハであり、例えば濃度が1×1014cm-3程度である。この半導体基板101の第1主面側表層には、IGBT素子100及びFWD素子20の形成領域において、P導電型Pのベース領域102が選択的に形成されている。ベース領域102は、IGBT素子100のチャネル形成領域及びFWD素子20のアノード領域として機能するものである。ベース領域102には、半導体基板101の第1主面よりベース領域102を貫通し、底面が半導体基板101に達するトレンチ103が選択的に形成されている。このトレンチ103は、幅方向図1、図3に示すX方向の所定位置に形成されており、幅方向と直交する所定方向図1に示すY方向に延びている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜104例えば酸化膜を介して、トレンチ103内に例えば濃度が1×1020cm-3程度のポリシリコンが充填され、ゲート電極105が構成されている。また、ベース領域102には、トレンチ103ゲート電極105の側面部位に隣接して、第1主面側表層部にN導電型Nのエミッタ領域106が選択的に形成されている。図3に示すように、エミッタ領域106は、ゲート電極105トレンチ103によって区画された複数のベース領域102のうち、互いに隣接するベース領域102の一方のみに形成されている。これにより、ベース領域102が、エミッタ領域106を含みつつエミッタ電極107と電気的に接続される複数の第1領域102aと、エミッタ領域13を含まない複数の第2領域102bとに区画されている。すなわち、第1領域102aと第2領域102bが交互に配設されている。本実施形態において、エミッタ領域106は、例えば厚さ0.5μm程度、濃度が1×1019cm-3程度である。そして、エミッタ領域106は、例えばアルミニウム系材料を用いて構成されたエミッタ電極107第1電極と電気的に接続されている。また、ベース領域102のうち、エミッタ領域106を含みつつエミッタ電極107と電気的に接続される領域即ち、複数の第1領域102aには、濃度が1×1019cm-3程度でP導電型Pのボディ領域108が選択的に形成されている。一方、半導体基板101の第2主面側表層部には、P導電型Pのコレクタ層110が選択的に形成されている。本実施形態において、コレクタ層110は、例えば、厚さ0.5μm程度、濃度が1×1018cm-3程度である。このコレクタ層110は、少なくともIGBT素子100が配列されてなるIGBT領域Xiの略全体に亘るように構成されており、更に、コレクタ層110を構成するP導電型の半導体領域は、素子形成領域30の外周部に及ぶように構成され、ガードリング40に対向する対向領域32として機能している。また、半導体基板101の第2主面側表層部には、コレクタ層110を構成するP導電型の半導体領域以外の領域に、N導電型Nのカソード領域カソード層21が選択的に形成されている。本実施形態において、カソード領域21は、例えば、厚さ0.5μm程度、濃度が1×1018cm-3程度である。そして、コレクタ層110及びカソード領域21は、例えばアルミニウム系材料を用いて構成されたコレクタ電極113第2電極と電気的に接続されている。なお、更に本実施形態では、FWD素子20が形成されたFWD領域においてカソード領域21に隣接してP導電型の吸収領域22が配置されているが、この吸収領域22については後に詳述する。また、本実施形態においては、図3に示すように、ドリフト層としての半導体基板101とコレクタ層110及びカソード層111との間に、N導電型Nのフィールドストップ層112が形成されている。本実施形態のようなトレンチゲート構造のIGBTの場合、図3のように空乏層を止めるフィールドストップ層112を備えた構成とすると、他のトレンチ構造パンチスルー型、ノンパンチスルー型に比べて、半導体基板101の厚さを薄くすることができ、ひいては、半導体装置1全体の厚さを薄くすることができる。したがって、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、SW損失を低減することができる。なお、図1に示すベース領域102の表面半導体基板101の第1主面からコレクタ層110の表面半導体基板101の第2主面までの厚さは、例えば略130μmである。次に、上記構成の半導体装置1におけるIGBT素子100の動作を説明する。この装置では、IGBT素子100を駆動する場合、エミッタ電極107とコレクタ電極113間に所定のコレクタ電圧を、エミッタ電極107とゲート電極105間に所定のゲート電圧を印加するすなわち、ゲートをオンする。すると、第1領域102aのエミッタ領域106と半導体基板101との間の部分がN型に反転してチャネルが形成される。このチャネルを通じて、エミッタ電極107より電子が半導体基板101に注入される。そして、注入された電子により、コレクタ層110と半導体基板101が順バイアスされ、これによりコレクタ層110からホールが注入されて半導体基板101の抵抗が大幅に下がり、IGBT素子100の電流容量が増大する。また、エミッタ電極107とゲート電極105間にオン状態で印加されていた、ゲート電圧を0V又は逆バイアスすなわち、ゲートをオフすると、N型に反転していたチャネル領域がP型の領域に戻り、エミッタ電極107からの電子の注入が止まる。この注入停止により、コレクタ層110からのホールの注入も止まる。その後、半導体基板101に蓄積されていたキャリア電子とホールが、それぞれコレクタ電極113とエミッタ電極107から排出されるか、又は、互いに再結合して消滅する。また、半導体装置1におけるFWD素子20の動作を説明する。ベース領域102のうち、エミッタ電極107と電気的に接続された部分がFWDのアノード領域となり、エミッタ電極107がアノード電極も兼ねている。エミッタ電極107アノード電極と半導体基板101との間にアノード電圧順バイアスを印加し、アノード電圧が閾値を超えると、上記アノード領域と半導体基板101が順バイアスされ、ダイオードが導電する。エミッタ電極107アノード電極と半導体基板101との間に逆バイアスを印加すると、アノード領域より空乏層が半導体基板101側へ伸びることで、逆方向耐圧を保持することができる。また、図1、図3に示すように、半導体基板101の周辺領域縁部近傍には、素子形成領域30を取り囲んで、第1主面側表層に電界集中抑制部としてP導電型Pのガードリング40が形成されている。図1、図3の例では、半導体基板101の第1主面側の表層部から所定の深さで形成され且つ素子形成領域30を取り囲むように環状に構成された複数のガードリング40が多重に配置されている。各ガードリング40は、ベース領域102よりも不純物の濃度が大きく構成されている。また、図1に示すように、第1主面側には、信号を入力するための複数のパッド90が設けられており、例えば符号91は、ゲート電極12に駆動信号を入力するためのゲートパッドである。2.第1実施形態の特徴的構成次に、本実施形態に係る特徴的構成について詳述する。図3に示すように、本実施形態に係る半導体装置1では、FWD素子20ダイオード素子において第2主面側の表層に、P導電型第1導電型の吸収領域22が部分的に設けられている。この吸収領域22は、上述したコレクタ層110を構成するP導電型の半導体領域の一部として構成されており、図4Bに示すように、半導体基板101の厚さ方向深さ方向:図3のZ方向においてコレクタ電極113からフィールドストップ層112まで及ぶように形成されている。本実施形態では、複数例えば4つのFWD素子20が幅方向X方向に並んでFWD領域Xfを構成しており、複数例えば7つのIGBT素子100が幅方向X方向に並んでIGBT領域Xiを構成している。そして、FWD領域Xfを構成する各FWD素子20各FWDセル及びIGBT領域Xiを構成する各IGBT素子100各IGBTセルが所定方向図1、図2のY方向に延びている。なお、本実施形態では、FWD領域Xf及びIGBT領域の各素子セルが延びる前記所定方向を素子延出方向単に延出方向ともいう又は縦方向とし、この素子延出方向と直交する方向を幅方向又は横方向とする。図3、図5に示すように、FWD素子20が配置されるFWD領域Xfでは、幅の異なる複数のカソード領域21カソード領域21a~21iが前記縦方向Y方向に長手状に延びている。そして、これら複数のカソード領域21カソード領域21a~21iの間に介在する構成で複数の吸収領域22が縦方向Y方向に長手状に延びている。より具体的には、図5のように、FWD領域Xfにおける第2主面側の表層部には、各素子セルの延出方向Y方向の所定領域C1図2参照において、複数のカソード領域21a,21b,21c,21d,21e,21f,21g,21h,21iが前記延出方向Y方向に略平行に延びている。この所定領域C1では、各カソード領域21a~21iがY方向に沿って連続するように形成されており、領域C1では、これら長手状のカソード領域21a~21iの間に配置される吸収領域22a,22b,22c,22d,22e,22f,22g,22hも、前記延出方向Y方向に沿って長手状に連続して形成されている。そして、第2主面側の表層部において、FWD領域Xfの幅方向外側即ち、幅方向両端部に配置されるカソード領域21a,21iの幅方向外側にIGBT領域Xiのコレクタ層110が配置されている。更に本実施形態に係る半導体装置1では、FWD素子20によって構成されるFWD領域Xfの第2主面側の表層部において、IGBT素子100に隣接する側即ち、幅方向においてIGBT領域側の方が、IGBT素子100から離れた側よりも、カソード領域21第2半導体領域に対する吸収領域22の比率が大きくなっている。より具体的に述べると、所定領域C1図2では、図5に示すように、FWD領域Xfの幅方向中央部に位置する第1領域Xaは、幅方向全体にカソード領域21eが配置され、当該領域Xa内に吸収領域22が設けられていないため、第1領域Xaの全体幅に対する吸収領域22の幅の比率が00となっている。また、第1領域Xaでは、カソード領域21eの幅W3に対する吸収領域の幅の比率も0となる。一方、IGBT素子100に近接するようにFWD領域Xfの幅方向両側に設けられた第2領域Xb及び第3領域Xcでは、カソード領域21が周期Wbで配置されている。例えば、第2領域Xbでは、同一幅W1のカソード領域21a,21bが周期Wbで配置されており、このカソード領域21a,21bに隣接して同一幅W4の吸収領域22a,22bが周期Wbで配置されている。そして、カソード領域21a,21bの幅W1と吸収領域22a,22bの幅W4は例えば同一幅となっている。従って、カソード領域21aと吸収領域22aとが隣接する領域では、当該領域の全体幅に対する吸収領域の幅の比率が0.550となっている。同様に、カソード領域21bと吸収領域22bとが隣接する領域でも、当該領域の全体幅に対する吸収領域の幅の比率が0.550となっている。つまり、FWD領域Xfの幅方向一方側の第2領域Xbでは、当該第2領域Xbの全体幅に対する吸収領域22a,22bの幅幅の総和の比率が0.550となっている。また、第2領域Xbでは、カソード領域21a,21bの幅幅の総和に対する吸収領域22a,22bの幅幅の総和の比率は1となる。第2領域Xbとは反対側に設けられた第3領域Xcでも同様の構成をなしている。即ち、同一幅W1のカソード領域21h,21iが周期Wbで配置されており、このカソード領域21h,21iに隣接して同一幅W4の吸収領域22g,22hが周期Wbで配置されている。そして、カソード領域21h,21iの幅W1と吸収領域22g,22hの幅W4は例えば同一幅となっている。従って、カソード領域21hと吸収領域22gとが隣接する領域では、当該領域の全体幅に対する吸収領域の幅の比率が0.550となっている。同様に、カソード領域21iと吸収領域22hとが隣接する領域でも、当該領域の全体幅に対する吸収領域の幅の比率が0.550となっている。つまり、FWD領域Xfの幅方向他方側の第3領域Xcでも、当該第3領域Xcの全体幅に対する吸収領域22g,22hの幅幅の総和の比率が0.550となっている。また、第3領域Xcでは、カソード領域21h,21iの幅幅の総和に対する吸収領域22g,22hの幅幅の総和の比率は1となる。次に、第1領域Xaと第2領域Xbの間に配置される第4領域Xd、及び第1領域Xaと第3領域Xcの間に配置される第5領域Xeについて説明する。図5に示すように、この第4領域Xd及び第5領域Xeでは、カソード領域21が幅方向において周期Wcで配置されており、カソード領域21に隣接する吸収領域22も幅方向において周期Wcで配置されている。例えば、第4領域Xdでは、同一幅W2のカソード領域21c,21dが周期Wcで配置されており、このカソード領域21d,21dに隣接して同一幅W4の吸収領域22d,22dが周期Wcで配置されている。そして、カソード領域21c,21dの幅W2が、吸収領域22a,22bの幅W4の二倍の幅即ち、W2=2×W4となっている。従って、カソード領域21cと吸収領域22cとが隣接する領域では、当該領域の全体幅に対する吸収領域の幅の比率が1/3約33となっている。同様に、カソード領域21dと吸収領域22dとが隣接する領域でも、当該領域の全体幅に対する吸収領域の幅の比率が1/3約33となっている。つまり、第4領域Xdでは、当該第4領域Xdの全体幅に対する吸収領域22c,22dの幅幅の総和の比率が1/3約33となっている。また、第4領域Xdでは、カソード領域21c,21dの幅幅の総和に対する吸収領域22c,22dの幅幅の総和の比率は0.5となる。また、第5領域Xeも同様であり、同一幅W1のカソード領域21f,21gが周期Wcで配置されており、このカソード領域21f,21gに隣接して同一幅W4の吸収領域22e,22fが周期Wcで配置されている。そして、カソード領域21f,21gの幅W2が、吸収領域22e,22fの幅W4の二倍の幅即ち、W2=2×W4となっている。従って、カソード領域21fと吸収領域22eとが隣接する領域では、当該領域の全体幅に対する吸収領域の幅の比率が1/3約33となっている。同様に、カソード領域21gと吸収領域22fとが隣接する領域でも、当該領域の全体幅に対する吸収領域の幅の比率が1/3約33となっている。つまり、第5領域Xeでも、当該第5領域Xeの全体幅に対する吸収領域22e,22fの幅幅の総和の比率が1/3約33となっている。また、第5領域Xeでは、カソード領域21f,21gの幅幅の総和に対する吸収領域22e,22fの幅幅の総和の比率は0.5となる。以上のように、本実施形態に係る半導体装置1に形成されたFWD領域Xfでは、幅方向中央付近の所定領域第1領域Xaにおいてカソード領域21eに対する吸収領域の比率がほぼ0となっており、幅方向一方側において第1領域XaよりもIGBT素子100に近い第4領域Xdでは、カソード領域21c,21dの幅幅の総和に対する吸収領域22c,22dの幅幅の総和の比率が、第1領域Xaにおける比率即ち0よりも大きい0.5となっている。また、幅方向一方側において第4領域XdよりもIGBT素子100に近い第2領域Xbでは、カソード領域21a,21bの幅幅の総和に対する吸収領域22a,22bの幅幅の総和の比率が、第4領域Xdにおける比率即ち、0.5よりも大きい1となっている。つまり、FWD領域Xfにおけるカソード領域に対する吸収領域の比率は、幅方向中央部付近が最も小さく、幅方向中央部付近から幅方向一方側のIGBT素子100に近づくにつれて段階的図5の例では3段階に大きくなるように構成されている。また、幅方向他方側でも同様であり、幅方向他方側において第1領域XaよりもIGBT素子100に近い第5領域Xeでは、カソード領域21f,21gの幅幅の総和に対する吸収領域22e,22fの幅幅の総和の比率が、第1領域Xaにおける比率即ち0よりも大きい0.5となっている。また、幅方向他方側において第5領域XeよりもIGBT素子100に近い第3領域Xcでは、カソード領域21h,21iの幅幅の総和に対する吸収領域22g,22hの幅幅の総和の比率が、第5領域Xeの比率即ち、0.5よりも大きい1となっている。つまり、FWD領域Xfにおけるカソード領域に対する吸収領域の比率は、幅方向他方側においても、幅方向中央部付近から幅方向他方側のIGBT素子100に近づくにつれて段階的図5の例では3段階に大きくなっている。以上のように、本実施形態に係る半導体装置1では、FWD領域Xfダイオード素子の配置領域の第2主面側において、IGBT素子100に隣接する幅方向両端部側の方が、IGBT素子100から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。従って、ホールが蓄積しやすいIGBT素子側において効率的にホールを吸収することができ、リカバリ損を効果的に抑えることができる。また、本実施形態に係る半導体装置1は、図1に示すように、半導体基板101の第1主面側において、素子形成領域30図1の周囲にP導電型のガードリング40が多重構造で環状に設けられており、図6に示すように、FWD領域Xfにおける第2主面側の表層部では、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。本実施形態に係る半導体装置1は、図1に示すように、素子形成領域30の周囲の外周部にガードリング40が配置されており、図2、図3に示すように、第2主面側の表層部における素子形成領域30の周囲の領域が対向領域32となっている。具体的には、図2に示すように、FWD素子20のセルの延出方向Y方向における両端部の領域Yg1,Yg2が対向領域32の一部に相当しており、前記セル延出方向Y方向と直交する方向X方向における両端部の領域Xg1,Xg2が対向領域32の一部に相当している。このように、第2主面側の表層部において、素子形成領域30の周囲の外周部に環状の対向領域即ち、素子形成領域30の外側の環状領域32が形成されている。図2、図3に示すように、対向領域32は、カソード領域21、吸収領域22及びコレクタ層110が形成された深さにおいてP導電型の半導体領域として構成され、具体的には、コレクタ層110が外周部にまで及ぶ構成で連続的に形成されている。図2に示すように、FWD領域Xfは長手方向両端部が上記対向領域32の一部の領域領域Yg1,領域Yg2に隣接しており、図6に示すように、各カソード領域21a~21iは、対向領域32に近い一端側が複数の領域に分割されている。具体的には、カソード領域21a~21iのいずれの分割領域も、幅方向一端側の対向領域32に近づくにつれて長さここでは、Y方向を長さ方向とするが小さくなっており、各分割領域の間には、吸収領域22j,22k,22m,22nが配置されている。これら吸収領域22j,22k,22m,22nは、FWD素子20の長手方向と直交する方向即ち、図2のX方向に平行に延びており、同一の幅L6で構成されている。カソード領域21aの各分割領域41a,41b,41c,41dの各長さL2,L3,L4,L5は、L5<L4<L3<L2となっている。そして、分割領域41aの長さよりも、カソード領域21aにおける領域C1に配される部分の長さの方が十分大きくなっている。また、領域C2におけるカソード領域21aの配置周期即ち各分割領域41a,41b,41c,41dの配置周期は、FWD素子20の長手方向Y方向において対向領域32に近い側の領域C7の配置周期Laが最も小さく、領域C6、C5、C4と長手方向中央側となるにつれ、Lb,Lc,Ldと徐々に周期が大きくなっている。従って、FWD領域Xfでは、カソード領域21aの配置位置において、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。また、カソード領域21b,21h,21iもカソード領域21aと同様の構成をなしている。これらカソード領域21b,21h,21iはいずれも、カソード領域21aと並列に構成され、対向領域32に近い一端側が複数の領域に分割されており、それら複数の分割領域の間には、上述の吸収領域22j,22k,22m,22nが配置されている。これらカソード領域21b,21h,21iの各分割領域の各長さも対向領域32側からL5,L4,L3,L2となっており、L5<L4<L3<L2となっている。そして、これら分割領域の長さよりも、各カソード領域21b,21h,21iにおける領域C1に配される部分の長さの方が十分大きくなっている。このように、カソード領域21b,21h,21iはいずれも、領域C2における各カソード領域の配置周期即ち分割領域の配置周期は、対向領域32に近い側の領域C7の配置周期Laが最も小さく、C6,C5,C4と長手方向中央側となるにつれ、Lb,Lc,Ldと徐々に周期が大きくなっている。従って、FWD領域Xfでは、幅方向における各カソード領域21b,21h,21iのいずれの配置位置においても、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。また、カソード領域21cも、各分割領域42a,42b,42c,42dの各長さがそれぞれL2,L3,L4,L5となっており、L5<L4<L3<L2となっている。そして、分割領域42aの長さよりも、カソード領域21cにおける領域C1に配される部分の長さの方が十分大きくなっている。また、領域C2におけるカソード領域21cの配置周期即ち、各分割領域42a,42b,42c,42dの配置周期は、長手方向Y方向において対向領域32に近い側の領域C7の配置周期Laが最も小さく、長手方向中央側となるにつれ、Lb,Lc,Ldと徐々に周期が大きくなっている。従って、FWD領域Xにおけるカソード領域21cの配置位置では、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。また、カソード領域21d,21f,21gもカソード領域21cと同様の構成をなしている。これらカソード領域21d,21f,21gはいずれも、カソード領域21cと並列に配置され、対向領域32に近い長手方向一端側が複数の領域に分割されており、それら複数の分割領域の間には、上述の吸収領域22j,22k,22m,22nが配置されている。これらカソード領域21d,21f,21gの各分割領域の各長さも対向領域32側からL5,L4,L3,L2となっており、L5<L4<L3<L2となっている。そして、これら分割領域の長さよりも、各カソード領域21d,21f,21gにおける領域C1に配される部分の長さの方が十分大きくなっている。このように、各カソード領域21d,21f,21gにおける領域C2における配置周期即ち各カソード領域における各分割領域の配置周期は、対向領域32に近い側の領域C7の配置周期Laが最も小さく、C6、C5、C4と長手方向中央側となるにつれ、Lb,Lc,Ldと徐々に周期が大きくなっている。従って、FWD領域Xfでは、各カソード領域21d,21f,21gのいずれの配置位置においても、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。また、カソード領域21eも、各分割領域43a,43b,43c,43dの各長さがそれぞれL5,L4,L3,L2となっており、L5<L4<L3<L2となっている。そして、分割領域43aの長さよりも、カソード領域21eにおける領域C1に配される部分の長さの方が十分大きくなっている。また、領域C2におけるカソード領域21eの配置周期即ち各分割領域43a,43b,43c,43dの配置周期は、対向領域32に近い側の領域C7の配置周期Laが最も小さく、長手方向中央側となるにつれ、Lb,Lc,Ldと徐々に周期が大きくなっている。従って、FWD領域Xfでは、カソード領域21eの配置位置において、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。以上のように、幅方向におけるいずれのカソード配置位置即ち各カソード領域21a~21iが配置される幅方向各位置でも、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。従って、FWD領域Xf全体として、長手方向Y方向における対向領域32から離れた側よりも、対向領域32に近い側の方がカソード領域21に対する吸収領域22の比率が大きくなっている。また、各カソード領域21a~21iが配置される幅方向各位置では、カソード領域21に対する吸収領域22の比率が領域C1,C4,C5,C6,C7となるにつれて段階的に大きくなっている。従って、FWD領域Xf全体としても、領域C1,C4,C5,C6,C7となるにつれて即ち、長手方向において中央部側から端部側対向領域32側に近づくにつれてカソード領域21に対する吸収領域22の比率が段階的に大きくなっている。また、FWD領域Xfにおける第2主面側の表層部の構成は、FWD領域Xfの長手方向中心位置FWD領域Xfの長手方向中心位置を通る幅方向の仮想線を中心として線対称に構成されており、長手方向他端部側でも、各カソード領域21a~21iは、図6に示す構成と同様に構成されている。即ち、幅方向におけるいずれのカソード配置位置即ち各カソード領域21a~21iが配置される幅方向各位置でも、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21に対する吸収領域22の比率が大きくなっている。従って、FWD領域Xf全体として、対向領域32から離れた側よりも、対向領域32に近い側の方がカソード領域21に対する吸収領域22の比率が大きくなっている。また、長手方向他端部側でも、各カソード領域21a~21iが配置される幅方向各位置では、長手方向他端部に近づくにつれて即ち、対向領域32に近づくにつれてカソード領域21に対する吸収領域22の比率が段階的に大きくなっている。従って、FWD領域Xf全体として、長手方向中央部から長手方向他端部に近づくにつれて即ち、対向領域32に近づくにつれてカソード領域21に対する吸収領域22の比率が段階的に大きくなっている。なお、上述したように、FWD領域Xfでは、長手方向両側に配置される対向領域32に近づくにつれて、カソード領域21に対する吸収領域22の比率が段階的に大きくなっており、他方、幅方向に関して言えば、IGBT素子100に近づくにつれて即ち幅方向両端側に近づくにつれて、カソード領域21に対する吸収領域22の比率が段階的に大きくなっている。従って、FWD領域Xfでは、縦方向延出方向、即ちY方向において対向領域32側に配置され且つ横方向幅方向、即ちX方向においてIGBT領域Xi側に配置される領域即ち、矩形状に構成されるFWD領域Xfの四隅の領域が他の領域と比較してカソード領域21に対する吸収領域22の比率が最も大きく、ホールの吸収効果が集中的に強化されることとなる。また、本実施形態では、各カソード領域21a,21b,21h,21iの幅W1,各カソード領域21c,21d,21f,21gの幅W2,カソード領域21eの幅W3のいずれか、又はいずれもが、ホールの拡散長Lhに対するカソード領域21の幅Wnの比であるWn/Lhが、例えば0.5~1.5望ましくは、0.5~1.0となるように構成するとなお良い。次に、本実施形態に係る半導体装置1の製造方法について概説する。本実施形態に係る半導体装置1は例えば以下の方法で製造することができる。まず、図7Aのように、半導体基板101の第1主面側に、公知の方法で、ベース領域102,トレンチ103,エミッタ領域106,ボディ領域108を形成する。また、半導体基板101の第2主面裏面側の研削加工を行い、その後、半導体ウェハの裏面全面にフィールドストップ層112となるN導電型の不純物を注入する図7B。そして、図7Bのように形成されたフィールドストップ層112となるべき裏面側部分に対し、P導電型の不純物を注入し、コレクタ層110及び吸収領域22となるべきP型半導体領域を形成する図7C。このとき、先に注入したN導電型の不純物を打ち消すのに必要となるイオン注入量よりも多いP導電型の不純物を注入する。そして、吸収領域22、コレクタ層110、対向領域32となるべき部分を覆うマスク図示略を形成し、素子形成領域30の一部カソード領域21となるべき部分を選択的に露出させ、その状態でN導電型の不純物を注入する。そして、半導体ウェハの裏面第2主面前面の表層をアニールし、上記不純物をそれぞれ活性化させ、裏面側の各領域カソード領域21、吸収領域22、コレクタ層110、対向領域32とする。3.第1実施形態の主な効果第1実施形態の半導体装置1では、半導体基板101にIGBT素子100とFWD素子20ダイオード素子とが隣接してなる半導体装置1において、FWD素子20の第2主面側の表層に、P導電型第1導電型の吸収領域22が部分的に設けられている。そして、FWD素子20が配置されるFWD領域Xfでは、第2主面側において、IGBT素子100に隣接する側の方が、IGBT素子100から離れた側よりも、カソード領域21第2半導体領域に対する吸収領域22の比率が大きくなっている。この構成によれば、IGBT素子100において注入され、IGBT素子100とFWD素子20ダイオード素子の境界付近で蓄積された少数キャリアであるホールを、IGBT素子100側に相対的に多く配置された吸収領域22から効率的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。また、第1実施形態に係る半導体装置1では、半導体基板101の第1主面側において、IGBT素子100及びFWD素子20が形成された素子形成領域30の周囲にP導電型第1導電型のガードリング40が設けられている。そして、FWD領域Xfは、第2主面側において、ガードリング40に対向する対向領域32側の方が、当該対向領域32から離れた側よりも、カソード領域21第2半導体領域に対する吸収領域22の比率が大きくなっている。この構成によれば、素子形成領域30の周囲に配置されるガードリング40によって耐圧を効果的に確保することができる。更に、ガードリング40に対向する対向領域32側の方が当該対向領域32から離れた側よりも吸収領域22の比率を相対的に多くしているため、ガードリング40から注入されるホール少数キャリアを相対的に多く配置された吸収領域22によって効率的に抜くことができる。従って、ガードリング40から注入されるホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。第1実施形態の変形例1次に、第1実施形態の変形例1について説明する。図8は、第1実施形態の変形例1に関し、FWD領域の第2主面側の表層部を概略的に示す概略図である。なお、この変形例1は、FWD領域Xfにおける第2主面側の表層部のみが図1~図7で示した代表例と異なり、それ以外の部分は代表例と同様である。よって、代表例と同様の部分については詳細な説明を省略し、代表例と異なる部分についてのみ詳述する。図8の例では、各カソード領域21j,21k,21m,21n,21p,21q,21r,21s,21tが、FWD領域Xfの長手方向図2のY方向所定領域C1内で当該長手方向図2のY方向に延びて並列に配置されており、これらカソード領域21j,21k,21m,21n,21p,21q,21r,21s,21tの間には、長手方向Y方向に延びる吸収領域22j,22k,22m,22n,22p,22r,22s,22tが配置されている。なお、Y方向に延びる吸収領域22j,22k,22m,22n,22p,22r,22s,22tの幅は例えば同一幅となっている。また、図8に示す変形例1では、各カソード領域21j,21k,21mの幅及び各カソード領域21r,21s,21tの幅が同一幅となっており、これらカソード領域21j,21k,21m,21n,21p,21qの幅は、吸収領域22j,22k,22m,22n,22p,22r,22s,22tの幅と略同一となっている。更に、幅方向中央側に配置される各カソード領域21n,21p,21qの幅も同一幅となっており、これらカソード領域21n,21p,21qの幅が、幅方向両側に配置される各カソード領域21j,21k,21m,21n,21p,21qの幅よりも小さくなっている。従って、カソード領域21と吸収領域22の配置比率は、幅方向においてIGBT素子100から相対的に遠い中央側領域Xhよりも、IGBT素子100に相対的に近い両端側領域Xj,Xkの方が大きくなっている。即ち、この例では、幅方向中央側の領域Xhが、カソード領域21に対する吸収領域22の配置比率が小さい領域低比率領域となっており、この領域Xhよりも幅方向両端側に配置される領域Xj,Xkが、カソード領域21に対する吸収領域22の配置比率が大きい領域高比率領域となっている。従って、カソード領域21に対する吸収領域22の配置比率は、幅方向内側と外側とで2段階に変化することとなる。また、この例では、素子延出方向Y方向における中央側の所定領域C1において、各カソード領域21j,21k,21m,21n,21p,21q,21r,21s,21tが前記延出方向Y方向に連続的に続いており、延出方向一端側の所定領域C2では、各カソード領域21j~21tが幅方向に延びる吸収領域22u,22v,22wによって分断されている。また、延出方向他端側の所定領域C3でも、各カソード領域21j~21tが幅方向に延びる吸収領域22x,22y,22zによって分断されている。なお、各カソード領域21j~21tは、横方向X方向の吸収領域22u,22v,22w及び吸収領域22x,22y,22zによって分断されているものの、延出方向全領域Ca内において同一幅となっている。このように構成されているため、対向領域32ガードリング40に対向する領域に隣接する延出方向Y方向一方側の領域C2及び他方側の領域C3の方が、これら領域C2,C3よりも対向領域32から離れた領域C1よりも、カソード領域21に対する吸収領域22の比率が相対的に大きくなっている。また、カソード領域21に対する吸収領域22の比率が領域C1よりも大きい領域C2,C3では、更に、幅方向両側の領域Xj,Xkの方が幅方向中央側の領域Xhよりもカソード領域21に対する吸収領域22の比率が相対的に大きくなっている。従って、FWD領域Xfでは、延出方向Y方向において対向領域32側に配置され且つ幅方向においてIGBT領域Xi図2等側に配置される領域即ち、矩形状に構成されるFWD領域Xfの四隅の領域は、他の領域と比較してカソード領域21に対する吸収領域22の比率が最も大きく、ホールの吸収効果が集中的に強化される。第1実施形態の変形例2次に、第1実施形態の変形例2について説明する。図9は、第1実施形態の変形例2に関し、FWD領域Xfの第2主面側の一部を概略的に示す概略図である。なお、この変形例2は、FWD領域Xfにおける第2主面側の表層部のみが第1実施形態の代表例と異なり、それ以外の部分は代表例と同様であるので、同様の部分については詳細な説明を省略する。この変形例2では、代表例で示した図5の構成を図9の構成に変更している。この例では、IGBT素子100に近い幅方向両端側の領域Xq,Xrにおいてカソード領域21を配置せずに吸収領域22のみを配置している。即ち、幅方向両端側の領域Xq,Xrでは、カソード領域に対する吸収領域の比率が最大となっている。一方、幅方向中央側の領域Xpでは、同一幅のカソード領域21が素子延出方向図2等に示すY方向に連続的に延びており、これらカソード領域21の間に、同一幅の吸収領域24aがY方向に長手状に延びる形態で配置されている。従って、この例でも、FWD領域Xfの裏面側第2主面側において、IGBT素子100に隣接する領域Xq,Xr側の方が、IGBT素子100から離れた領域Xp側よりも、カソード領域21に対する吸収領域22の比率が大きくなっているといえる。なお、変形例2では、FWD領域Xfの長手方向中央側の領域例えば領域B2などの構成を図9のような構成とした例を示しているが、長手方向両端部の領域例えば領域B1などについては、代表例と同様に、各カソード領域21が幅方向に延びる吸収領域によって複数の分割領域に分断されていてもよく、図9のような構成が長手方向両端部まで続くような構成であってもよい。第1実施形態の変形例3次に、第1実施形態の変形例3について説明する。図10は、第1実施形態の変形例3に関し、FWD領域Xfの第2主面側の一部を概略的に示す概略図である。なお、この変形例3は、FWD領域Xfにおける第2主面側の表層部のみが第1実施形態の代表例と異なり、それ以外の部分は代表例と同様であるので、同様の部分については詳細な説明を省略する。この変形例3では、代表例で示した図5の構成を図10の構成に変更している。この例では、IGBT素子100に近い幅方向両端側の領域Xn,Xpにおいてそれぞれ吸収領域26b,26cが配置されており、これら領域Xn,Xpでは、カソード領域21を配置せずに吸収領域22のみを配置している。即ち、幅方向両端側の領域Xn,Xpでは、カソード領域21に対する吸収領域22の比率が最大となっている。一方、幅方向中央側の領域Xmでは、カソード領域21内に小サイズの吸収領域22吸収領域26aが千鳥状に分散して配置されている。従って、この例でも、FWD領域Xfの裏面側第2主面側において、IGBT素子100に隣接する領域Xn,Xp側の方が、IGBT素子100から離れた領域Xm側よりも、カソード領域21に対する吸収領域22の比率が大きくなっているといえる。第1実施形態の変形例4~6次に、第1実施形態の変形例4について説明する。図11Aは、第1実施形態の変形例4に係る半導体装置の第2主面側の一部を概略的に示す概略図であり、図11Bは、第1実施形態の変形例5に係る半導体装置の第2主面側の一部を概略的に示す概略図である。また、図12は、第1実施形態の変形例6に係る半導体装置の第2主面側の一部を概略的に示す概略図である。なお、この変形例4~6は、素子形成領域の外周部に配置される対向領域32の構成のみが第1実施形態の代表例や他の変形例と異なり、それ以外の部分は代表例や他の変形例と同様とすることができる。従って、対向領域32以外の部分については詳細な説明を省略する。図11Aに示す変形例4では、対向領域32の一部に、N導電型の半導体領域23を分散して配置している。例えば、環状に構成される対向領域32における幅方向の両側の領域Xg1,Xg2図2も参照では、横方向幅方向に延びる長手状の半導体領域23を複数集合させたN導電型の領域を、縦方向に間隔をあけて複数配置している。また、対向領域32における縦方向素子延出方向の両側の領域Yg1,Yg2図2も参照では、縦方向延出方向に延びる長手状の半導体領域23を複数集合させたN導電型の領域を、横方向に間隔をあけて複数配置している。図11Bに示す変形例5でも、対向領域32の一部に、N導電型の半導体領域23を分散して配置している。この例では、N導電型の半導体領域23が所定の小サイズで構成されており、このような半導体領域23が環状に構成される対向領域32のほぼ全周にわたり多数分散配置されている。図12に示す変形例6でも、対向領域32の一部に、N導電型の半導体領域23を分散して配置している。この例では、環状に構成される対向領域32における幅方向の両側の領域Xg1,Xg2図2も参照において、横方向幅方向に延びる長手状の半導体領域23を素子形成領域30の縦方向素子延出方向略全体にわたるように複数配列している。また、対向領域32における縦方向素子延出方向の両側の領域Yg1,Yg2図2も参照では、縦方向延出方向に延びる長手状の半導体領域23を、素子形成領域30の横方向幅方向略全体にわたるように複数配列している。。[第2実施形態]次に第2実施形態について説明する。図13は、第2実施形態に係る半導体装置を概略的に例示する断面図である。図14は、図13の半導体装置の裏面側の構成を概略的に例示する裏面図である。図15は、第2実施形態に係る半導体装置における、カソード領域幅とホール拡散長の比Wn/Lhと、Vfとの関係及びErrとの関係を示すグラフである。図16は、カソード領域幅と平均キャリア密度との関係を説明する説明図であり、図16Aは、カソード幅が概ね少数キャリアの拡散長の場合を示す説明図であり、図16Bは、カソード幅が少数キャリアの拡散長よりも長すぎる場合を説明する説明図である、図16Cは、カソード幅が少数キャリアの拡散長より短すぎる場合を示す説明図である。なお、図14では、カソード電極202を省略して示している。また、第2実施形態に係る半導体装置200では、深さ方向と直交する平面方向において、所定方向図14の図面左右方向を横方向幅方向とし、この横方向と直交する方向を縦方向とする。第2実施形態に係る半導体装置200は、ダイオードとして構成されるものであり、シリコン等のN導電型N-の半導体基板210の表面側第1主面側にアノード電極201が接合されており、半導体基板210の裏面第2主面側にカソード電極202が接合されている。アノード電極201は、後述するアノード領域204第1半導体領域の表面第1主面側に接続されるものであり、第1電極に相当している。また、カソード電極202は、カソード側N層221及び半導体基板210のN導電型領域によって構成されるカソード領域第2半導体領域の裏面第2主面側に接続されるものであり、第2電極に相当している。そして、半導体基板210の第1主面側には、第1導電型に相当するP導電型P-の不純物が注入されたアノード領域204第1半導体領域が形成されている。このP導電型のアノード領域204は、平面視したときの領域形状が矩形状又は略円形状に構成され、半導体基板210の内部において所定深さで形成されている。アノード領域204の周囲には、アノード領域204に隣接して当該アノード領域204の周囲を取り囲むようにP導電型Pの不純物が注入されたPwell領域206が形成されている。このPwell領域206は、アノード領域204よりも不純物濃度が大きくなっており、アノード領域204よりもやや深い位置まで形成されている。更に、半導体基板210の表面第1主面側においてアノード領域204の周囲には、第1導電型に相当するP導電型Pのガードリング208が形成されている。ガードリング208は、半導体基板210の第1主面側の表層部から所定の深さで形成され且つアノード領域204を取り囲むようにより詳しくは、Pwell領域206を取り囲むように環状に構成されている。図13の例では、複数の環状のガードリング208が多重に配置されており、各ガードリング208は、アノード領域204よりも不純物の濃度が大きく構成されている。また、ガードリング208の一端側には電極が接続されている。一方、第2主面側には、半導体基板210のN導電型領域N-と隣接するように、カソード側N層221が形成されている。カソード側N層221は、N導電型の不純物が注入されたN導電型Nの半導体領域として構成されており、半導体基板210のN導電型領域N-よりも不純物濃度が大きくなっている。本実施形態に係る半導体装置200は、更に以下の特徴を有している。半導体装置200では、半導体基板210のN導電型領域N-とカソード側N層221とによってN導電型の第2半導体領域が構成され、この第2半導体領域内において裏面第2主面側の表層部に、P導電型第1導電型の吸収領域222が形成されている。この吸収領域222は、P導電型の不純物が注入されることでP導電型Pの領域として構成されており、例えばカソード側N層221と同程度の深さで形成され且つ不純物濃度がアノード領域204よりも大きくなっている。更に本実施形態では、半導体基板210の裏面第2主面側において、環状のガードリング208に対向する対向領域232側即ち外周部側の方が、当該対向領域232から離れた側よりも、カソード側N層221第2半導体領域に対する吸収領域222の比率が大きくなっている。具体的には、第2主面側の表層部において、アノード領域204に対向して配置される領域即ち、第2主面側の表層部において平面視したときにアノード領域204と重なる領域をアノード対向領域204’としており、このアノード対向領域204’の周囲領域即ち、第2主面側の表層部において平面視したときにアノード領域204と重ならない領域を対向領域232としている。そして、この対向領域232の方が、アノード対向領域204’よりも、カソード側N層221に対する吸収領域222の比率が大きくなっている。より詳しく述べると、半導体基板210の裏面側の表層部では、図14に示すように、中央部横方向中央部であって且つ縦方向中央部において、平面視矩形状のカソード側N層221aが横方向に周期W21で配置されており、且つ縦方向に周期L21で配置されている。これら矩形状のカソード側N層221aは、4行4列で並んで配置されており、カソード側N層221aの各列の間には、縦方向に延びる吸収領域222aが配置されている。また、カソード側N層221aの各行の間には、横方向に延びる吸収領域222bが配置されている。縦方向に延びる吸収領域222a及び横方向に延びる吸収領域222bは、いずれも同一幅で構成されている。また、カソード側N層221aの横方向の長さ幅W23は、吸収領域222aの幅よりも大きく例えば5倍程度、カソード側N層221aの縦方向の長さL22は、吸収領域222bの幅よりも大きくなっている例えば5倍程度となっている。更に、4行4列で並ぶカソード側N層221aの領域の周囲には、環状且つ矩形状の吸収領域222cが多重構造で配置されており、これら環状の吸収領域222cの間に、環状且つ矩形状のカソード側N層221bが配置されている。なお、環状に構成される吸収領域222cの幅は、環状に構成されるカソード側N層221bの幅L24と同一となっており、吸収領域222a、222bの幅とも同一となっている。このように構成されているため、4行4列で並ぶカソード側N層221aの領域の横方向両側では、カソード側N層221aの横方向の周期W21よりも小さい周期W22でカソード側N層221bが配置されている。また、4行4列で並ぶカソード側N層221aの領域の縦方向両側では、カソード側N層221aの縦方向の周期L21よりも小さい周期L23でカソード側N層221bが配置されている。図14に示すように、アノード対向領域204’は、横方向の長さL23且つ縦方向の長さL22のカソード側N層221aが4行4列で並ぶ配置領域のみで構成されており即ち、横方向に周期W21で配置され、且つ縦方向に周期L21で配列される領域のみで構成されており、カソード領域221に対する吸収領域222の比率が小さくなっている。一方、アノード対向領域204’の周囲の対向領域232において、アノード対向領域204’に近接する側では、横方向両側において周期W21よりも小さい周期W22で吸収領域222cと同幅のカソード側N層221bが配置され、縦方向両側において周期L21よりも小さい周期L23で吸収領域222cと同幅のカソード側N層221bが配置されるため、アノード対向領域204’と比較してカソード領域221に対する吸収領域222の比率が小さくなっている。次に、図15を参照し、ホールの拡散長Lhに対するカソード側N層の幅Wnの比Wn/Lhと、順方向電圧Vf及び逆回復動作時のスイッチング損失Errとの関係についてのシミュレーション結果について説明する。なお、ここでは、Wn=W23=L22とする。また、Lh=sqrtDh×τh~28μmとする。また、拡散定数Dhは、Dh=kTμh/qである。また、ボルツマン定数kは、k=1.38×10-23J/Kである。また、Tは絶対温度であり、T=300Kである。また、移動度μhは、μh=500cm2/V/sである。また、ライフタイムτhは、τh=0.6μs電子線照射時である。また、qは電子の電荷量であり、q=1.6×10-19Cである。図15では、Wn/LhとVfとの関係を実線で示し、Wn/LhとErrとの関係を破線で示している。図14のような構成の場合、Wn/Lhの比率が1.0を超えるとVfの低下量が緩やかな線形状態となるが、Errの増加量は大きくなってしまい、Wn/Lhの比率が1.5を超えるとErrの増加量は一層大きくなる。これは、カソード幅Wnが大きすぎると、図16Bのように、カソード側N層221付近においてホールの平均キャリア密度が大きくなり、ホールが過剰に蓄積した状態となるためである。従って、Wn/Lhは、1.5以下であることが好ましく、1.0以下であることがより望ましいと言える。また、Wn/Lhの比率が0.5未満となると、Errは低下するが、Vfが急激に大きくなる。これは、図16Cのように、ホールの平均キャリア密度が下がりすぎるためである。従って、Wn/Lhは、0.5以上であることが好ましいと言える。以上のことから、0.5≦Wn/Lh≦1.5とすることが好ましく、0.5≦Wn/Lh≦1.0とすることがより望ましいといえる。これにより、図16Aのように、ホールの平均キャリア密度を適正に保つことができ、Vfの低下及びリカバリ損の低下を両立することができる。また、図14のような構成では、吸収領域222a,222b,222cの各幅は、極力小さくすることが望ましく、例えば、裏面露光装置の解像度と同程度例えば、0.5~10μm程度であることが望ましい。第2実施形態に係る半導体装置200では、表面第1主面側においてアノード領域204第1半導体領域の周囲にP導電型第1導電型のガードリング208が配置されているため、アノード領域204第1半導体領域の周囲において耐圧を効果的に確保することができる。更に、裏面第2主面側は、N導電型の第2半導体領域内においてP導電型第1導電型の吸収領域222が形成されており、この裏面第2主面側では、ガードリング208に対向する対向領域232側の方が、当該対向領域232から離れた側即ち中心側よりも、カソード側N層221に対する吸収領域222の比率が大きくなっている。従って、裏面第2主面側では、ガードリング208から注入されるホール少数キャリアを、対向領域232側に相対的に多く配置された吸収領域222によって効率的に抜くことができ、ガードリング208から注入されるホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。また、本実施形態に係る半導体装置200では、第1半導体領域が、P導電型第1導電型のアノード領域204からなり、第2半導体領域が、第2導電型のカソード領域半導体基板210のN導電型領域及びカソード側N層221からなり、裏面第2主面側の表層部において、アノード領域204に対向して配置されるアノード対向領域204’よりも、当該アノード対向領域204’の周囲領域の方が、カソード側N層221に対する吸収領域222の比率が大きくなっている。この構成によれば、アノード領域とカソード領域とを備えてなるダイオード素子の周囲にガードリング208を配置して素子周囲の耐圧を確保した半導体装置において、周囲のガードリング208から外周部側により多く注入されたホールを、裏面第2主面側のアノード対向領域204’の周囲に相対的に多く配置された吸収領域222によって効果的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。第2実施形態の変形例1図17は、第2実施形態の変形例1に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、図17に示す変形例1は、半導体装置の裏面側の構成のみが第2実施形態の上記代表例と異なり即ち、図14の構成を図17の構成に変更した点のみが代表例と異なり、それ以外は代表例と同様である。よって、以下では代表例と異なる裏面側の構成について重点的に説明し、裏面側の構成以外は、適宜図13を参照することとする。図17の例では、ハッチング領域で示されるように、カソード側N層221が9行9列で配列されており、縦方向に並ぶ各列の幅横方向の長さは、横方向両側となるにつれて短くなっており、横方向中央部の列の長さW33が最も長くなっている。そして、横方向中央部の列の左右に配される2列の長さW32は、W33よりも小さくなっており、更にそれら列の左右外側に配される2列の長さW31は、W32よりも小さくなっている。また、横方向に並ぶ各行の幅縦方向の長さは、縦方向両側となるにつれて短くなっており、縦方向中央部の行の長さL34が最も長くなっている。そして、縦方向中央部の行の上下に配される2列の長さL33は、L34よりも小さく、更にその上下外側に配される2列の長さL32は、L33よりも小さく、更にその上下外側に配される両端の2行の長さL31は、L32よりも小さくなっている。そして、9列に構成されるカソード側N層221の各列の間及び横方向端部には、、縦方向に延びる吸収領域222aが配置されており、9行に構成されるカソード側N層221の各行の間及び縦方向端部には、横方向に延びる吸収領域222bが配置されている。なお、縦方向に延びる複数の吸収領域222aはいずれも同一幅で構成されており、横方向に延びる複数の吸収領域222bもいずれも同一幅で構成されている。そして、吸収領域222aと吸収領域222bも同一幅となっている。このように構成されているため、変形例1に係る半導体装置でも、半導体基板210図13等参照の裏面第2主面側において、環状のガードリング208図13に対向する対向領域232側即ちアノード対向領域204’の周囲の領域の方が、当該対向領域232から離れたアノード対向領域204’側よりも、カソード側N層221第2半導体領域に対する吸収領域222の比率が大きくなっている。第2実施形態の変形例2、3図18Aは、第2実施形態の変形例2に係る半導体装置の裏面側の構成を概略的に示す裏面図であり、図18Bは、変形例3に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、変形例2、3も、半導体装置の裏面側の構成のみが第2実施形態の上記代表例と異なり即ち、図14の構成を図18ABの構成にそれぞれ変更した点のみが代表例と異なり、それ以外は代表例と同様である。よって、以下では代表例と異なる裏面側の構成について重点的に説明し、裏面側の構成以外は、適宜図13を参照することとする。図18Aの例では、カソード側N層221がアノード対向領域204’付近において5行5列で配列され、アノード対向領域204’付近にカソード側N層221の配置領域が密集している。また、5列に構成されるカソード側N層221の各列の間に、縦方向に延びるP導電型の吸収領域222aが配置されており、5行に構成されるカソード側N層221の各行の間に、横方向に延びるP導電型の吸収領域222bが配置されている。なお、縦方向に延びる複数の吸収領域222aは同一幅で構成されており、横方向に延びる複数の吸収領域222bも同一幅で構成されている。また、吸収領域222aと吸収領域222bも同一幅となっている。更に、5行5列で配列されたカソード側N層221の配置領域即ち、アノード対向領域204’付近の周囲には、P導電型の吸収領域222cのみが環状に配置されている。このように構成されているため、カソード側N層221の配列領域の周囲において吸収領域222の比率が相当大きくなり、半導体基板210の裏面第2主面側において、環状のガードリング208に対向する対向領域232側即ちアノード対向領域204’の周囲の領域の方が、当該対向領域232から離れたアノード対向領域204’側よりも、カソード側N層221第2半導体領域に対する吸収領域222の比率が大きくなる。また、図18Bの例では、アノード対向領域204’付近においてP導電型の小サイズの吸収領域222aが7行7列で配置されており、それら吸収領域222aの周囲がカソード側N層221となっている。また、小サイズの吸収領域222aが配列された領域の周囲には、P導電型の大サイズの吸収領域222bが環状に並んでおり、それら吸収領域222bの間がカソード側N層221となっている。そして、小サイズの吸収領域222aの配置間隔が大きくなっており、大サイズの吸収領域222bの配置間隔はこれよりも狭くなっている。このように構成されているため、アノード対向領域204’付近では、カソード側N層221に対する吸収領域222の比率が小さくなり、大サイズの吸収領域222bが配置される外周側においてカソード側N層221に対する吸収領域222の比率が大きくなる。従って、環状のガードリング208に対向する対向領域232側即ちアノード対向領域204’の周囲の領域の方が、当該対向領域232から離れたアノード対向領域204’側よりも、カソード側N層221第2半導体領域に対する吸収領域222の比率が大きくなる。[第3実施形態次に第3実施形態について説明する。図19Aは、第3実施形態に係る半導体装置の概略構成を示す平面図であり、図19Bは、図19Aの半導体装置を構成する半導体素子を概略的に示す断面図である。図20Aは、図19Aの半導体装置の裏面側の構成を概略的に示す裏面図である。図20Bは、第3実施形態の変形例1に係る半導体装置の裏面側の構成を概略的に示す裏面図である。また、図21Aは、第3実施形態の変形例2に係る半導体装置の裏面側の構成を概略的に示す裏面図であり、図21Bは、変形例3に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、図20、図21では、裏面側の電極を省略して示している。また、図19Bは、図19Aの半導体装置を横方向且つ深さ方向に沿って切断した切断面の一部を概略的に示すものである。第3実施形態に係る半導体装置300は、DMOS型のMOSトランジスタとして構成されており、平面視矩形状に構成される半導体装置300の中央側に図19Bに示すDMOS素子320を複数配列させてなる素子形成領域330が形成されている。この半導体装置300は、図19Bに示すように、シリコン等のN導電型N-の半導体基板301を備えており、この半導体基板101の第1主面側にはP導電型Pのベース領域302が選択的に形成されている。ベース領域302は、DMOS素子320のチャネル形成領域として機能するものである。ベース領域302には、半導体基板301の第1主面よりベース領域302を貫通し、底面が半導体基板301に達するトレンチ303が選択的に形成されている。このトレンチ303は、幅方向図19Aに示す横方向の所定位置に所定間隔で形成されており、幅方向と直交する所定方向図19に示す縦方向に延びている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜304例えば酸化膜を介して、トレンチ303内にポリシリコンが充填され、ゲート電極305が構成されている。また、ベース領域302には、トレンチ303ゲート電極305の側面部位に隣接して、第1主面側表層部にN導電型Nのソース領域306第1半導体領域が選択的に形成されている。そして、ソース領域306は、例えばアルミニウム系材料を用いて構成されたソース電極307第1電極と電気的に接続されている。また、ベース領域302のうち、ソース領域306に隣接する表層部には、P導電型Pのボディ領域309が選択的に形成されている。一方、半導体基板301の第2主面側表層部には、N導電型Nのドレイン領域321第2半導体領域が選択的に形成されている。ドレイン領域321は、例えばアルミニウム系材料を用いて構成されたドレイン電極313第2電極と電気的に接続されている。本実施形態に係る半導体装置300は、裏面第2主面側が図20Aのように構成されており、裏面第2主面側の表層部における所定位置にドレイン領域321が選択的に形成されている。そして、裏面側の表層部においてドレイン領域321に隣接する位置にP導電型の吸収領域322が形成されている。また、図19Aに示すように、本実施形態に係る半導体装置300では、半導体基板301の表面第1主面側の表層部において、素子形成領域330の周囲の外周部には、第1導電型に相当するP導電型Pのガードリング340が形成されている。ガードリング340は、第1実施形態のガードリング40図1、図3と同様の構成をなし、半導体基板301の第1主面側の表層部から所定の深さで形成され且つ素子形成領域330を取り囲むように環状に構成されている。図19Aの例では、複数の環状のガードリング340が多重に配置されている。図20Aに示す半導体装置300の裏面側の構成は、カソード側N層221をドレイン領域321に変更し、吸収領域222を吸収領域322に変更した以外は、図14と同様の構成となっており、ドレイン領域321の配列、形状、サイズは、図14のカソード側N層221と同様となっており、吸収領域322の形状、サイズなども図14の吸収領域222と同様となっている。具体的には、裏面第2主面側の表層部においてドレイン領域321第2半導体領域に隣接してP導電型第1導電型の吸収領域322が形成されており、この裏面第2主面側の表層部では、ガードリング340に対向する対向領域332側即ち外周側の方が、当該対向領域332から離れた側即ち、中央側よりも、ドレイン領域321第2半導体領域に対する吸収領域322の比率が大きくなっている。なお、図20Aの例では、素子形成領域330の裏面側の表層部の周囲に配置される環状の外周領域が対向領域332ガードリング340に対向する領域となっている。また、図20Aの構成に代えて、図20Bの変形例1を用いてもよい。図20Bに示す裏面側の構成は、図17に示すカソード側N層221をドレイン領域321に変更し、図17に示す吸収領域222を吸収領域322に変更した以外は、図17と同様の構成となっている。即ち、ドレイン領域321の配列、形状、サイズは、図17のカソード側N層221と同様となっており、吸収領域322の形状、サイズなども図17の吸収領域222と同様となっている。この例でも、裏面第2主面側の表層部において、ドレイン領域321第2半導体領域に隣接してP導電型第1導電型の吸収領域322が形成されており、この裏面第2主面側の表層部では、ガードリング340に対向する対向領域332側即ち、外周側の方が、当該対向領域332から離れた側即ち、中央側よりも、ドレイン領域321第2半導体領域に対する吸収領域322の比率が大きくなっている。また、図20Aの構成に代えて、図21Aの変形例2を用いてもよい。図21Aに示す裏面側の構成は、図18Aに示すカソード側N層221をドレイン領域321に変更し、図18Aに示す吸収領域222を吸収領域322に変更した以外は、図18Aと同様の構成となっている。即ち、ドレイン領域321の配列、形状、サイズは、図18Aのカソード側N層221と同様となっており、吸収領域322の形状、サイズなども図18Aの吸収領域222と同様となっている。この例でも、裏面第2主面側の表層部において、ドレイン領域321第2半導体領域に隣接してP導電型第1導電型の吸収領域322が形成されており、この裏面第2主面側の表層部では、ガードリング340に対向する対向領域332側外周側の方が、当該対向領域332から離れた側中央側よりも、ドレイン領域321第2半導体領域に対する吸収領域322の比率が大きくなっている。また、図20Aの構成に代えて、図21Bの変形例3を用いてもよい。図21Bに示す裏面側の構成は、図18Bに示すカソード側N層221をドレイン領域321に変更し、図18Bに示す吸収領域222を吸収領域322に変更した以外は、図18Bと同様の構成となっている。即ち、ドレイン領域321の配列、形状、サイズは、図18Bのカソード側N層221と同様となっており、吸収領域322の形状、サイズなども図18Bの吸収領域222と同様となっている。この例でも、裏面第2主面側の表層部において、ドレイン領域321第2半導体領域に隣接してP導電型第1導電型の吸収領域322が形成されており、この裏面第2主面側の表層部では、ガードリング340に対向する対向領域332側外周側の方が、当該対向領域332から離れた側中央側よりも、ドレイン領域321第2半導体領域に対する吸収領域322の比率が大きくなっている。[第4実施形態]次に第4実施形態について説明する。図22Aは、第4実施形態に係る半導体装置の概略構成を示す平面図であり、図22Bは、図22Aの半導体装置を構成する半導体素子を概略的に示す断面図である。図23は、図22Aの半導体装置の裏面側の構成を概略的に示す裏面図である。なお、第4実施形態は、図19Bに示すDMOS素子320を図22Bに示すスーパジャンクション型のDMOS素子420に変更した点のみが第3実施形態と異なり、それ以外は第3実施形態の構成と同様である。よって、第3実施形態と異なる部分についてのみ詳述する。第4実施形態に係る半導体装置400は、図22Aのように平面視矩形状に構成されており、平面方向中央部に図22Bに示すスーパジャンクション型のDMOS素子420を複数配列させてなる素子形成領域430が形成されている。この半導体装置400は、図22Bに示すように、シリコン等のN導電型N-の半導体基板401を備えており、この半導体基板401の第1主面側にはP導電型Pのベース領域402が選択的に形成されている。ベース領域402には、半導体基板401の第1主面よりベース領域402を貫通し、底面が半導体基板401に達するトレンチ403が選択的に形成されている。このトレンチ403は、幅方向図19に示す横方向の所定位置に所定間隔で形成されており、幅方向と直交する所定方向図22に示す縦方向に延びている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜404例えば酸化膜を介して、トレンチ403内にポリシリコンが充填され、ゲート電極405が構成されている。また、ベース領域402には、トレンチ403ゲート電極405の側面部位に隣接して、第1主面側表層部にN導電型Nのソース領域406第1半導体領域が選択的に形成されている。そして、ソース領域406は、例えばアルミニウム系材料を用いて構成されたソース電極407第1電極と電気的に接続されている。また、ベース領域402のうち、ソース領域406に隣接する表層部には、P導電型Pのボディ領域409が選択的に形成されている。一方、半導体基板401の第2主面側表層部には、N導電型Nのドレイン領域421第2半導体領域が選択的に形成されている。ドレイン領域421は、例えばアルミニウム系材料を用いて構成されたドレイン電極413第2電極と電気的に接続されている。本実施形態に係る半導体装置400は、裏面第2主面側が図23のように構成されており、裏面第2主面側の表層部における所定位置にドレイン領域421が選択的に形成されている。そして、裏面側の表層部においてドレイン領域421に隣接する位置にP導電型の吸収領域422が形成されている。また、ベース領域402とドレイン領域421の間において幅方向中央部には、N導電型のNピラー領域415が形成されており、Nピラー領域415の幅方向両側には、P導電型のPピラー領域414が形成されている。また、本実施形態でも、半導体基板401の表面第1主面側の表層部において、素子形成領域430の周囲の外周部には、第1導電型に相当するP導電型Pのガードリング440が形成されている。ガードリング440は、第1実施形態のガードリング40図1、図3と同様の構成をなし、半導体基板401の第1主面側の表層部から所定の深さで形成され且つ素子形成領域430を取り囲むように環状に構成されている。図22Aの例では、複数の環状のガードリング440が多重に配置されている。図23に示す半導体装置400の裏面側の構成は、カソード側N層221をドレイン領域421に変更し、吸収領域222を吸収領域422に変更した以外は、図14と同様の構成となっており、ドレイン領域421の配列、形状、サイズは、図14のカソード側N層221と同様となっており、吸収領域422の形状、サイズなども図14の吸収領域222と同様となっている。具体的には、裏面第2主面側の表層部においてドレイン領域421第2半導体領域に隣接してP導電型第1導電型の吸収領域422が形成されており、この裏面第2主面側の表層部では、ガードリング440に対向する対向領域432側外周側の方が、当該対向領域432から離れた側中央側よりも、ドレイン領域421第2半導体領域に対する吸収領域422の比率が大きくなっている。なお、図23の例では、素子形成領域430の裏面側の表層部の周囲に配置される環状の外周領域が対向領域432ガードリング340に対向する領域として構成されている。なお、図23では、第4実施形態に係る半導体装置400の裏面側の構成の一例を示したが、第4実施形態に係る半導体装置の裏面側構造はこのような構成に限られず、例えば、図20Aのような構成であってもよく、図21のような構成であってもよい。[第5実施形態]次に第5実施形態について説明する。図24は、第5実施形態に係る半導体装置の裏面側の構成を概略的に示す裏面図である。図25Aは、第5実施形態の半導体装置における裏面側の外周エリアの第1の配置パターンを例示する説明図であり、図25Bは、第2の配置パターンを例示する説明図であり、図25Cは第3の配置パターンを例示する説明図であり、図25Dは、第4の配置パターンを例示する説明図である。図26は、第5実施形態に係る半導体装置の一例実験例を用いた実験結果と、比較例に係る半導体装置を用いた実験結果とを対比するグラフである。図27は、図26の実験に用いた実験例の構成を概略的に示す裏面図である。図28は、図26の実験に用いた比較例の構成を概略的に示す裏面図である。第5実施形態の半導体装置500は、素子形成領域30の周囲の外周エリアに設けられた対向領域32ガードリング40付近の領域と対向する領域の構成のみが第1実施形態の代表例図2等と異なり、それ以外の部分は代表例と同様である。従って、対向領域32以外の部分については詳細な説明を省略する。また、図1、図3~図7は、第1実施形態と同様であるので、適宜これらの図面を参照する。第5実施形態に係る半導体装置500でも、第1主面及び第2主面を備えた半導体基板101と、半導体基板101に構成され、この半導体基板101の第1主面表面側にエミッタ電極及びゲート電極が形成され、第2主面裏面側にコレクタ電極が形成されたIGBT素子100と、半導体基板101内においてIGBT素子100と隣接して形成され、半導体基板101の一方の主面表面側に第1導電型の第1半導体領域が形成され、他方の主面裏面側に第2導電型の第2半導体領域が形成されたダイオード素子20とが設けられている。この構成でも、図3、図4Aのように、IGBT素子100は、半導体基板101の第1主面表面側にエミッタ電極107及びゲート電極105が形成され、第2主面裏面側にコレクタ電極113が形成されている。また、FWD素子20ダイオード素子は、半導体基板101においてIGBT素子100と隣接した領域に複数形成され、図4Bのように、半導体基板101の一方の主面第1主面側の表層部にP導電型第1導電型のベース領域102アノード領域として機能する第1半導体領域が形成され、他方の主面第2主面側の表層部にN導電型第2導電型のカソード領域21第2半導体領域が形成されている。素子形成領域30では、FWD素子20のアノード電極とIGBT素子100のエミッタ電極が共通電極図3に示す共通のエミッタ電極107となっており、FWD素子20のカソード電極とIGBT素子100のコレクタ電極とが共通図3に示す共通のコレクタ電極113となっている。そして、半導体基板101の第1主面表面側において、IGBT素子100及びダイオード素子20が形成された素子形成領域30の周囲には、第1実施形態と同様、P導電型第1導電型のガードリングP-Well40が多重に形成されている図1、図3参照。各ガードリング40は、高濃度領域の一例に相当する部分であり、少なくともベース領域102よりも不純物の濃度が大きくなっており、半導体基板101の第1主面側の表層部から所定の深さで形成され且つ素子形成領域30を取り囲むようにそれぞれが環状に構成されている。そして、図24のように、半導体基板101の第2主面裏面側において素子形成領域30の周囲の外周エリアにはP導電型第1導電型の吸収領域522が形成されており、更に、この外周エリア内には、吸収領域522と共にN導電型の半導体領域523が分散して配置されている。このように、裏面側の外周エリアにP導電型の層吸収領域522を適度に設けているため、外周部での少数キャリアホールの過剰な蓄積を抑えることができる。また、裏面側に外周エリアには、P導電型の層吸収領域522だけでなく、N導電型の半導体領域523以下、N導電型領域523ともいうも配置しているため、ホールが残存しやすくスイッチング損失の大きな寄生IGBT動作を抑制することができ、IGBT素子のスイッチング損失を効果的に低減することができる。図24では、環状に構成される対向領域32裏面側の外周エリアにおける横方向素子延出方向と直交する方向の両側の領域Xg1,Xg2でも、対向領域32における縦方向素子延出方向両側の領域Yg1,Yg2でも、正方形状のN導電型領域523を千鳥状に複数配置しており、このようにN導電型領域523を千鳥状に複数配置したエリア所定領域では、半導体基板101の裏面側表層における吸収領域522の面積とN導電型領域523の面積とがほぼ同一となるようにN導電型領域523を均一に分散させている。そして、このようにN導電型領域523を千鳥状に分散させた領域分散領域が素子形成領域30を囲むように環状に形成されている。この分散領域の表層部裏面側表層部では、例えば図25Aのように、所定形状例えば矩形状に構成されたN導電型領域523と、所定形状例えば矩形状に構成された吸収領域522とがマトリックス状に配置されており、図24、図25Aの例では、分散領域の各行において、吸収領域522の幅横方向の長さとN導電型領域523の幅横方向の長さがほぼ同サイズとされており、各行では、吸収領域522がいずれも等間隔で並んでおり、N導電型領域523がいずれも等間隔で並んでいる。また、分散領域の各列では、吸収領域522の縦方向の長さとN導電型領域523の縦方向の長さがほぼ同サイズとされており、各列では、吸収領域522がいずれも等間隔で並んでおり、N導電型領域523がいずれも等間隔で並んでいる。このような構成により、N導電型領域523が均一に分散している。この例では、N導電型領域523が分散した領域所定領域において、吸収領域522に対するN導電型領域523の面積比及び体積比がいずれの部分でもほぼ同じになっている。なお、外周エリアにおける吸収領域522及びN導電型領域523の配列は、図24、図25Aのような配列に限られない。例えば、図25B~図25DのようにN導電型領域523が不均一に配置されていてもよい。図25B~図25Dの例では、例えば、いずれかの行において、N導電型領域523を等間隔に配置せずに間隔が不均一となるように配置したり、いずれかの列において、N導電型領域523を等間隔に配置せずに間隔が不均一となるように配置している。或いは、いずれかの行におけるN導電型領域523の間隔を所定の等間隔とし、他の行におけるN導電型領域523の間隔をこれとは異なる等間隔とするようにしてもよい。或いは、いずれかの列におけるN導電型領域523の間隔を所定の等間隔とし、他の列におけるN導電型領域523の間隔をこれとは異なる等間隔とするようにしてもよい。ここで、第5実施形態のように、素子形成領域30の周囲の外周エリアにおいて、吸収領域522と共にN導電型の半導体領域523を分散配置した効果について説明する。図27の例は、第5実施形態に係る発明の一態様実験例に係る半導体装置500’を示すものであり、この例でも、素子形成領域30の周囲の外周エリアに、P導電型の吸収領域522とN導電型領域523とが設けられている。なお、図27の構成は、FWD領域Xfダイオード素子の配置領域、IGBT領域XiIGBT素子の配置領域の領域数が異なるが、裏面側の構成以外は第5実施形態の代表例図24と同様である。即ち、第1実施形態の図1、図3等と同様となっている。図27の実施例では、N導電型領域523を1辺が数μm程度の矩形状に構成し、このようなN導電型領域523を例えば15μm毎の間隔で環状に配置している。また、FWD領域Xfには、カソード領域21の領域内に吸収領域22を分散して配置している。一方、図28の比較例に係る半導体装置Cでは、上記のようなN導電型領域523を設けずに、半導体基板の第二主面裏面側において素子形成領域30の周囲全体をP導電型の吸収領域522としている。上記のような半導体装置C比較例:第1例及び半導体装置500’実験例:第2例を用いて実験を行った結果、それぞれの半導体装置でのスイッチング損失とサージ電圧の関係は図26のようになった。図28の比較例では、図26のA1のような実験結果となり、図27の実施例では、図26のA2のような実験結果となった。図26からも明らかなように、図28のように素子形成領域30の外周エリアをP導電型の半導体領域ベタ領域のみで構成する場合と比較して、図27のように外周エリアにN導電型の半導体領域523を分散させて配置したほうが、サージ電圧が同等の場合にスイッチング損失が小さくなる。これは、外周部付近のIGBT素子の動作に関して、ホールが残留しやすくスイッチング損失の大きな寄生IGBT動作を抑制することができるため、IGBTのスイッチング損失を低減することができることが主な要因となる。[第5実施形態の変更例]次に第5実施形態の変更例について説明する。図29は、第5実施形態の変更例に係る半導体装置の裏面側の構成を概略的に示す裏面図である。図30Aは、第5実施形態の変更例に係る半導体装置における裏面側の外周エリアの第1の配置パターンを例示する説明図であり、図30Bは、第2の配置パターンを例示する説明図であり、図30Cは第3の配置パターンを例示する説明図であり、図30Dは、第4の配置パターンを例示する説明図であり、図30Eは、第5の配置パターンを例示する説明図である。図29に示す半導体装置600も、素子形成領域30の周囲の外周エリアに設けられた対向領域32ガードリング40付近の領域と対向する領域の構成のみが第1実施形態の代表例図2等と異なり、それ以外の部分は代表例と同様である。従って、対向領域32以外の部分については詳細な説明を省略する。また、図1、図3~図7は、第1実施形態と同様であるので、適宜これらの図面を参照する。図29に示す半導体装置600でも、第1主面及び第2主面を備えた半導体基板101と、半導体基板101に構成され、この半導体基板101の第1主面表面側にエミッタ電極及びゲート電極が形成され、第2主面裏面側にコレクタ電極が形成されたIGBT素子100と、半導体基板101内においてIGBT素子100と隣接して形成され、半導体基板101の一方の主面表面側に第1導電型の第1半導体領域が形成され、他方の主面裏面側に第2導電型の第2半導体領域が形成されたダイオード素子20とが設けられている。そして、この構成でも、図3、図4Aのように、IGBT素子100は、半導体基板101の第1主面表面側にエミッタ電極107及びゲート電極105が形成され、第2主面裏面側にコレクタ電極113が形成されている。また、FWD素子20ダイオード素子は、半導体基板101においてIGBT素子100と隣接した領域に複数形成され、図4Bのように、半導体基板101の一方の主面第1主面側の表層部にP導電型第1導電型のベース領域102アノード領域として機能する第1半導体領域が形成され、他方の主面第2主面側の表層部にN導電型第2導電型のカソード領域21第2半導体領域が形成されている。素子形成領域30では、FWD素子20のアノード電極とIGBT素子100のエミッタ電極が共通電極図3に示す共通のエミッタ電極107となっており、FWD素子20のカソード電極とIGBT素子100のコレクタ電極とが共通図3に示す共通のコレクタ電極113となっている。そして、半導体基板101の第1主面表面側において、IGBT素子100及びダイオード素子20が形成された素子形成領域30の周囲には、第1実施形態と同様、P導電型第1導電型のガードリングP-Well40が多重に形成されている図1、図3参照。各ガードリング40は、高濃度領域の一例に相当する部分であり、少なくともベース領域102よりも不純物の濃度が大きくなっており、半導体基板101の第1主面側の表層部から所定の深さで形成され且つ素子形成領域30を取り囲むようにそれぞれが環状に構成されている。そして、図29のように、半導体基板101の第2主面裏面側において素子形成領域30の周囲の外周エリアにはP導電型第1導電型の吸収領域522が形成されており、更に、この外周エリア内には、吸収領域522と共にN導電型の半導体領域523が規則的に配置されている。この構成でも、裏面側の外周エリアにP導電型の層吸収領域522を適度に設けているため、外周部での少数キャリアホールの過剰な蓄積を抑えることができる。また、裏面側に外周エリアには、P導電型の層吸収領域522だけでなく、N導電型の半導体領域523以下、N導電型領域523ともいうも配置しているため、ホールが残存しやすくスイッチング損失の大きな寄生IGBT動作を抑制することができ、IGBT素子のスイッチング損失を効果的に低減することができる。図29では、環状に構成される対向領域32裏面側の外周エリアにおける横方向素子延出方向と直交する方向の両側の領域Xg1,Xg2では、大部分の領域において縦方向に長手状に延びるN導電型領域523を複数本形成している。また、対向領域32における縦方向素子延出方向両側の領域Yg1,Yg2では、大部分の領域において横方向に長手状に延びるN導電型領域523を複数本形成している。このようにN導電型領域523を複数本配置したエリア所定領域では、半導体基板101の裏面側表層における吸収領域522の面積とN導電型領域523の面積とがほぼ同一となるようにN導電型領域523が均一に配置されている。そして、このようにN導電型領域523を均一に配置してなる所定領域が素子形成領域30を囲むように環状に形成されている。N導電型領域523を均一に配置した領域所定領域の表層部裏面側表層部では、例えば図30Aのように、所定形状例えばライン状或いは長方形状に構成されたN導電型領域523と、所定形状例えばライン状状或いは長方形状に構成された吸収領域522とが交互に配置されてボーダー状に構成されており、図29、図30Aの例では、この所定領域において、吸収領域522の幅とN導電型領域523の幅がほぼ同サイズとされて、交互に並んでいる。なお、外周エリアにおける吸収領域522及びN導電型領域523の配列は、図29、図30Aのような配列に限られない。例えば、例えば、図29の外周エリアに形成されていた縦縞或いは横縞のボーダーパターンを図30B~図30Dのように変更し、N導電型領域523を不均一に配置してもよい。或いは、図30Eのように図20Aとは異なる均一配置であってもよい。図30Bの例では、P導電型の吸収領域522の形状を図30Aと同様の一定形状例えばライン状状或いは長方形状としており、これら吸収領域522の間に介在するN導電型領域523の幅を不均一な幅としている。また、図30Cの例では、図30Bの構成に対してN導電型領域523を分断するようにN導電型領域523の方向と直交する方向に吸収領域522が形成され、吸収領域522が格子状に配されている。また、図30Dの例では、図30Cよりも更に細かく分断するように吸収領域522を格子状に形成している。なお、図30B~Dのいずれの構成でも、縦方向或いは横方向に延びる各N導電型領域523の幅を、外周側となるにつれて幅が広くなるような構成することができる。この場合、N導電型領域523が配置された領域では、素子形成領域30に近づくにつれてN導電型領域523よりも吸収領域522の比率が大きくなり、素子形成領域30から遠ざかるにつれて吸収領域522よりもN導電型領域523の比率が大きくなる。また、図30Eの例は、N導電型領域523を均一に分散させた他の態様であり、この構成では、円形状のN導電型領域523を千鳥状に配置して均一に分散させている。この例でも、N導電型領域523が分散したエリアでは、吸収領域522に対するN導電型領域523の面積比及び体積比がいずれの部分でもほぼ同じになるようにしている。[他の実施形態]本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。上記実施形態では、半導体基板の例としてSi半導体を例示したが、SiC、GaNといった化合物半導体でも同様に適用可能である。第1実施形態ではトレンチゲート構造のRC―IGBTの例を示したが、プレーナゲート構造であっても同様に適用可能である。第1実施形態ではRC-IGBTの一例を示したが、トレンチ構造については、特開2007-258363等のように従来から用いられる間引き構造であってもよく、間引かずに構成するフルトレンチ構造であってもよい。第2実施形態では、半導体基板の裏面第2主面側に形成されたカソード側N層第2半導体領域に相当するカソード領域の幅Wnが所定幅以内とされ、半導体基板における少数キャリアの拡散長をLhとしたときのWnに対するLhの比Wn/Lhが、0.5~1.5の範囲望ましくは、0.5~1.0の範囲となる例を示したが、他の実施形態のいずれのFWD素子においても、当該半導体基板における少数キャリアの拡散長Lhとカソード領域の幅Wnとの比Wn/Lhが0.5~1.5の範囲望ましくは、0.5~1.0の範囲となるように構成すると良い。また、第1実施形態の変形例、或いは第5実施形態のように、半導体基板の裏面第2主面側において素子形成領域30の周囲の外周エリアにN型半導体領域523カソードN域を設けた構成でも、このN型半導体領域523カソードN域の幅N型半導体領域の短手方向の長さをWnとしたとき、半導体基板101における少数キャリアの拡散長Lhとカソード領域の幅Wnとの比Wn/Lhが0.5~1.5の範囲望ましくは、0.5~1.0の範囲となるように構成すると良い。"