"データ端子と、第1の電源ラインと前記データ端子との間に接続される第1のバッファ回路と、第2の電源ラインと前記データ端子との間に接続される第2のバッファ回路と、n×2本の入力信号線から第1の内部データ信号とその相補信号である第2の内部データ信号をnペア受信しnは2以上の自然数、互いに相補な第3および第4の内部データ信号を第1および第2の出力信号線から1ペアずつ出力する第1の制御回路と、を備え、前記第1および第2のバッファ回路は、前記第3および第4の内部データ信号により択一的にオンオフ制御されることを特徴とする半導体装置。前記第1の制御回路は、前記第1および第2の内部データ信号に応じてn×2本の前記入力信号線のいずれかを活性化し、活性化した前記入力信号線に応じて前記第1および第2の出力信号線のいずれかを活性化することにより互いに相補な前記第3および第4の内部データ信号を出力することを特徴とする請求項1に記載の半導体装置。前記第1の制御回路は、選択した前記入力信号線に応じてn本の中継信号線のいずれかを活性化し、活性化した前記中継信号線に応じて前記第1および第2の出力信号線のいずれかを活性化することを特徴とする請求項2に記載の半導体装置。前記第1の制御回路は、前記第1および第2の出力信号線と接続され、2ペアの前記第1および第2の内部データ信号ごとに設けられる出力選択回路、を含み、前記出力選択回路は、前記第1および第2の出力信号線から互いに相補な前記第3および第4の内部データ信号を出力することを特徴とする請求項1から3のいずれかに記載の半導体装置。前記出力選択回路において、前記第1の出力信号線は第3の電源ラインと第4の電源ラインの間に接続される第1導電型トランジスタと第2導電型トランジスタの接続点に接続され、前記第2の出力信号線は前記第3の電源ラインと前記第4の電源ラインの間に接続される第1導電型トランジスタと第2導電型トランジスタの接続点に接続されることを特徴とする請求項4に記載の半導体装置。前記出力選択回路が複数設けられるときには、複数の前記第1の出力信号線は互いにワイヤードオア接続され、かつ、複数の前記第2の出力信号線もワイヤードオア接続されることを特徴とする請求項4または5に記載の半導体装置。前記第1の制御回路は、更に、第1の誤り検出信号とその相補信号である第2の誤り検出信号を受信し、前記第3および第4の内部データ信号の出力後、互いに相補な第3および第4の誤り検出信号を前記第1および第2の出力信号線から出力し、前記第1および第2のバッファ回路は、更に、前記第3および第4の誤り検出信号により択一的にオンオフ制御されることを特徴とする請求項1から6のいずれかに記載の半導体装置。前記第1の制御回路から出力される前記第3および第4の内部データ信号の振幅値をそれぞれ変更することにより、互いに相補な第5および第6の内部データ信号を生成するレベルシフタと、を更に備え、前記第1および第2のバッファ回路は、互いに相補な前記第5および第6の内部データ信号により択一的にオンオフ制御されることを特徴とする請求項1から7のいずれかに記載の半導体装置。前記レベルシフタから出力された前記第5および第6の内部データ信号のレベルを再調整する第2の制御回路、を更に備えることを特徴とする請求項8に記載の半導体装置。前記第1および第2のバッファ回路は、それぞれ複数の単位バッファ回路の並列回路を含み、前記第2の制御回路は、オンさせる前記単位バッファの数を指定する第2の制御信号を前記第1および第2のバッファ回路に供給することによって、前記第1および第2のバッファ回路のインピーダンスを指定することを特徴とする請求項9に記載の半導体装置。前記第5および第6の内部データ信号と前記第2の制御信号を論理合成する第4の制御回路、を更に備え、前記1および第2のバッファ回路は、前記第4の制御回路の出力信号によってオンオフ制御されることを特徴とする請求項10に記載の半導体装置。前記第1の制御回路は、前記データ端子からデータ信号の出力を開始する開始タイミング以前の期間においては前記第1のバッファ回路をオン、前記第2のバッファ回路をオフに設定する前記第3および第4の内部データ信号を出力し、前記開始タイミング以降の期間においては前記データ端子から出力すべきデータの論理レベルに基づいて前記第1および第2のバッファ回路の一方をオン、他方をオフに設定する前記第3および第4の内部データ信号を出力することを特徴とする請求項1から11のいずれかに記載の半導体装置。しかしながら、データ端子からデータ信号を出力しない期間においては、出力バッファ回路をハイインピーダンス状態とするか、或いは、所定のインピーダンスを持った終端抵抗器として機能させる必要がある。出力バッファ回路を終端抵抗器として機能は、ODTOnDieTerminationと呼ばれる。出力バッファ回路をハイインピーダンス状態とするためには、プルアップバッファ回路とプルダウンバッファ回路の両方をオフさせる必要がある。また、DDR3DoubleDataRate3仕様のSDRAMSynchronousDRAMでは、出力バッファ回路をODT動作させる場合、プルアップバッファ回路とプルダウンバッファ回路の両方をオンさせる必要がある。このように、DDR3仕様のSDRAMでは、プルアップバッファ回路のみをオンさせるケース、プルダウンバッファ回路のみをオンさせるケース、両方のバッファ回路をオンさせるケース、さらには、両方のバッファ回路をオフさせるケースの合計4通りのケースに対応する必要がある。したがって、プルアップバッファ回路の動作とプルダウンバッファ回路の動作は、互いに独立して制御可能である必要があった。プルアップバッファ回路とプルダウンバッファ回路において上述の4状態を実現するためには、出力バッファ回路に2ビットの信号2種類の信号を供給する必要がある。しかし、シリアライザから2ビットのデータを出力させようとすると、シリアライザの出力負荷が大きくなる。特に、DRAMを高速動作させると、シリアライザの出力負荷に起因した信号品質が劣化が無視できなくなる。本発明に係る半導体装置は、データ端子と、第1の電源ラインとデータ端子との間に接続される第1のバッファ回路と、第2の電源ラインとデータ端子との間に接続される第2のバッファ回路と、n×2本の入力信号線から第1の内部データ信号とその相補信号である第2の内部データ信号をnペア受信しnは2以上の自然数、互いに相補な第3および第4の内部データ信号を第1および第2の出力信号線から1ペアずつ出力する第1の制御回路と、を備える。第1および第2のバッファ回路は、第3および第4の内部データ信号により択一的にオンオフ制御される。本発明によれば、相補の信号によりプルアップバッファ回路とプルダウンバッファ回路を制御できるため、シリアライザの出力負荷を抑制しやすい。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構造を示すブロック図である。本実施形態による半導体装置10は、1つの半導体チップに集積されたDRAMであり、図1に示すように、n1個のバンクに分割されたメモリセルアレイ11を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してデータコントローラ15に接続される。データコントローラ15は、FIFO回路16を介してデータ入出力回路17に接続される。データ入出力回路17は、データ端子21を介してデータの入出力を行う回路ブロックである。半導体装置10にはデータ端子21の他に、外部端子としてストローブ端子22,23、クロック端子24,25、クロックイネーブル端子26、アドレス端子27、コマンド端子28、アラート端子29、電源端子30,31、データマスク端子32、ODT端子33などが設けられている。ストローブ端子22,23は、それぞれストローブ信号DQST,DQSBを入出力するための端子である。ストローブ信号DQST,DQSBは相補の信号であり、データ端子21を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、ストローブ信号DQST,DQSBがストローブ回路18に供給され、ストローブ回路18はこれらに基づいてデータ入出力回路17の動作タイミングを制御する。これにより、データ端子21を介して入力されるライトデータは、ストローブ信号DQST,DQSBに同期してデータ入出力回路17に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ19によってストローブ回路18の動作が制御される。これにより、データ入出力回路17からは、ストローブ信号DQST,DQSBに同期してリードデータが出力される。クロック端子24,25は、それぞれ外部クロック信号CK、/CKが入力される端子である。入力された外部クロック信号CK,/CKは、クロックジェネレータ40に供給される。本明細書において信号名の先頭に/が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロックジェネレータ40は、クロックイネーブル端子26を介して入力されるクロックイネーブル信号CKEに基づいて活性化され、内部クロック信号ICLKを生成する。また、クロック端子24,25を介して供給された外部クロック信号CK、/CKは、DLL回路41にも供給される。DLL回路41は、外部クロック信号CK、/CKに基づいて位相制御された出力クロック信号LCLKを生成する回路である。出力クロック信号LCLKは、データ入出力回路17によるリードデータの出力タイミングを規定するタイミング信号として用いられる。アドレス端子27は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、ロウコントロール回路50、カラムコントロール回路60、モードレジスタ42、コマンドデコーダ43などに供給される。ロウコントロール回路50は、アドレスバッファ51やリフレッシュカウンタ52などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ12を制御する。また、カラムコントロール回路60は、アドレスバッファ61やバーストカウンタ62などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ13を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDがモードレジスタ42に供給され、これによってモードレジスタ42の内容が更新される。モードレジスタ42には、後述するインピーダンスコードRONC,ODTCなどが設定される。コマンド端子28は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、パリティ信号PRTY及びリセット信号RSTなどが供給される端子である。これらのコマンド信号CMDはコマンドデコーダ43に供給され、コマンドデコーダ43はこれらコマンド信号CMDに基づいて内部コマンドICMDを生成する。内部コマンド信号ICMDはコントロールロジック回路44に供給される。コントロールロジック回路44は、内部コマンド信号ICMDに基づいて、ロウコントロール回路50、カラムコントロール回路60などの動作を制御する。コマンドデコーダ43には、図示しない検証回路が含まれている。検証回路は、パリティ信号PRTYに基づいてアドレス信号ADD及びコマンド信号CMDを検証し、その結果、アドレス信号ADD又はコマンド信号CMDに誤りが存在する場合には、コントロールロジック回路44及び出力回路45を介してアラート信号ALRTを出力する。アラート信号ALRTはアラート端子29を介して外部に出力される。電源端子30,31は、それぞれ電源電位VDD,VSSが供給される端子である。電源端子30,31を介して供給された電源電位VDD,VSSは、電源回路46に供給される。電源回路46は、電源電位VDD,VSSに基づき、各種内部電位を生成する回路ブロックである。電源回路46によって生成される内部電位としては、昇圧電位VPP、電源電位VPERI、アレイ電位VARY、基準電位VREFなどが含まれる。昇圧電位VPPは電源電位VDDを昇圧することによって生成され、電源電位VPERI、アレイ電位VARY、基準電位VREFは外部電位VDDを降圧することによって生成される。昇圧電圧VPPは、主にロウデコーダ12において用いられる電位である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電位VARYは、主にセンス回路14において用いられる電位である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧VPERIは、ロウコントロール回路50、カラムコントロール回路60などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位VDDよりも電圧の低い電源電位VPERIを用いることにより、半導体装置10の低消費電力化が図られている。また、基準電位VREFは、データ入出力回路17において用いられる電位である。データマスク端子32及びODT端子33は、それぞれデータマスク信号DM及び終端信号ODTが供給される端子である。データマスク信号DM及び終端信号ODTはデータ入出力回路17に供給される。データマスク信号DMは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ODTはデータ入出力回路17に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。以上が本実施形態による半導体装置10の全体構造である。以下、データ入出力回路17に着目して、本実施形態による半導体装置10についてより詳細に説明を進める。図2は、リード動作時におけるリードデータDQ及びストローブ信号DQST,DQSBの波形を示すタイミング図である。図2に示す例ではバースト長が8ビットであり、時刻t11から時刻t12までの期間においてリードデータDQがシリアルに出力されている。ここで、バースト長とは、1回のロウアクセスに基づいてシリアルに出力する又は入力されるデータDQのビット数を意味する。基本的にいわゆるプリフェッチ数と一致し、DDR4DoubleDataRate4型のSDRAMSynchronousDRAMにおいては8ビットである。図2に示すように、時刻t11以前においては、リードデータDQを出力すべきデータ端子21のレベルがVDDレベルに固定されている。同様に、ストローブ信号DQST,DQSBを入力すべきストローブ端子22,23のレベルもVDDレベルに固定されているが、バースト出力が開始される時刻t11よりも以前の時刻t10からストローブ信号DQST,DQSBのクロッキングが開始される。ストローブ信号DQST,DQSBのクロッキングとは、ストローブ信号DQST,DQSBの一方がVDDレベル、他方がVSSレベルである相補信号となり、1/2クロックサイクルごとに両者のレベルが反転する状態を指す。時刻t10から時刻t11までの期間Pは、リードデータDQのバースト出力を実行する前のプリアンプル期間に相当する。本発明においては、ストローブ信号DQST,DQSBのクロッキングが開始される時刻t10を準備タイミングと呼び、バースト出力が開始される時刻t11を開始タイミングと呼ぶことがある。そして、時刻t11になると、ストローブ信号DQST,DQSBのクロッキングに同期してリードデータDQがバースト出力される。図2では、D0~D7からなる8ビットがこの順にバースト出力されている。時刻t12にバースト出力が完了すると、端子21~23のレベルがVDDレベルに戻る。このように、本実施形態では、リードデータDQがバースト出力される期間時刻t11~時刻t12以外の期間においては、データ端子21のレベルがVDDレベルに固定される。特に、時刻t10以前の期間において終端信号ODTが活性化している場合、予め定められたインピーダンスにてデータ端子21がVDDレベルに駆動される。一方、時刻t10以前の期間において終端信号ODTが活性化していない場合、データ端子21はハイインピーダンス状態とされる。この場合、データ端子21のレベルは、当該半導体装置10とは異なる他のデバイスによってVDDレベルに駆動される。また、時刻t10~時刻t11の期間は、ODT動作を行う必要のない期間であるが、データ端子21のレベルはVDDレベルである必要がある。図3は、比較例によるタイミング図である。図3に示す例では、リードデータDQを出力すべきデータ端子21のレベルが時刻t11以前においてVREFレベルに固定されている。VREFレベルとは、VDDレベルとVSSレベルの中間レベルであり、したがって、VREF=VDDVSS/2と定義することができる。同様に、時刻t10以前においては、ストローブ信号DQST,DQSBもVREFレベルに固定されている。そして、時刻t10から時刻t12の期間においてストローブ信号DQST,DQSBのクロッキングが行われる。図4は、データ入出力回路17の主要部を示す回路図である。図4に示すように、データ入出力回路17には、プルアップバッファ回路100及びプルダウンバッファ回路200からなる出力バッファ回路70が含まれている。プルアップバッファ回路100は電源電位VDDが供給される電源ラインとデータ端子21との間に接続されており、プルダウンバッファ回路200は、接地電位VSSが供給される電源ラインとデータ端子21との間に接続されている。図4においてはプルアップバッファ回路100を1個のPチャンネル型MOSトランジスタのシンボルマークで示しているが、実際には複数のPチャンネル型MOSトランジスタが並列接続された構成を有している。同様に、図4においてはプルダウンバッファ回路200を1個のNチャンネル型MOSトランジスタのシンボルマークで示しているが、実際には複数のNチャンネル型MOSトランジスタが並列接続された構成を有している。プルアップバッファ回路100及びプルダウンバッファ回路200の具体的な回路構成については後述する。電源電位VDDが供給される電源ラインが第1の電源ライン、接地電位VSSが供給される電源ラインが第2の電源ラインに相当する。プルアップバッファ回路100が第1のバッファ回路、プルダウンバッファ回路200が第2のバッファ回路に相当する。データ入出力回路17には、プルアップバッファ回路100及びプルダウンバッファ回路200のオン/オフを制御するシリアライザ300が設けられている。シリアライザ300は、パラレルに供給される相補の内部データ信号DAT0/DAC0~DAT3/DAC3をシリアルな相補データDT1/DC1に変換する。内部データ信号DAT0/DAC0~DAT3/DAC3は、メモリセルアレイ11から読み出されたリードデータであり、データコントローラ15及びFIFO回路16を介してシリアライザ300に供給される。シリアライザ300が第1の制御回路に相当する。図5は、シリアライザ300の回路図である。図5に示すように、シリアライザ300は、3入力のNANDゲート回路301~308と、2入力のANDゲート回路311~314と、トライステートバッファ回路320,330とを備えている。NANDゲート回路301~308の第1の入力ノードには、対応する内部データ信号DAT0/DAC0~DAT3/DAC3がそれぞれ供給される。また、NANDゲート回路301~304の第2の入力ノードにはライズクロック信号CLKRが供給され、NANDゲート回路305~308の第2の入力ノードにはフォールクロック信号CLKFが供給される。さらに、NANDゲート回路301,302の第3の入力ノードにはイネーブル信号EN0が供給され、NANDゲート回路303,304の第3の入力ノードにはイネーブル信号EN1が供給され、NANDゲート回路305,306の第3の入力ノードにはイネーブル信号EN2が供給され、NANDゲート回路307,308の第3の入力ノードにはイネーブル信号EN3が供給される。ライズクロック信号CLKRとフォールクロック信号CLKFは互いに相補の信号であり、図4に示すクロック分割回路340によって生成される。クロック分割回路340は、DLL回路41によって生成された出力クロック信号LCLKに基づいて、相補のライズクロック信号CLKRとフォールクロック信号CLKFを生成する。イネーブル信号EN0~EN3は、図4に示すタイミング制御回路350によって生成される信号である。タイミング制御回路350は、制御信号CNTに基づき、出力クロック信号LCLKに同期した各種信号を生成する回路ブロックである。タイミング制御回路350が生成する信号としては、イネーブル信号EN0~EN3の他にドライブ信号DRVが含まれる。少なくとも、イネーブル信号EN0とイネーブル信号EN1は同時に活性化することがなく、イネーブル信号EN2とイネーブル信号EN3は同時に活性化することがない。これにより、NANDゲート回路301~308の出力信号は、いずれか1つのみがローレベルとなり、他の7つは全てハイレベルとなる。NANDゲート回路301~308の出力信号は、ANDゲート回路311~314の対応する入力ノードに供給される。具体的には、ANDゲート回路311にはNANDゲート回路301,303の出力信号が供給され、ANDゲート回路312にはNANDゲート回路302,304の出力信号が供給され、ANDゲート回路313にはNANDゲート回路305,307の出力信号が供給され、ANDゲート回路314にはNANDゲート回路306,308の出力信号が供給される。これにより、ANDゲート回路311~314の出力信号は、いずれか1つのみがローレベルとなり、他の3つは全てハイレベルとなる。ANDゲート回路311,312の出力信号DARはトライステートバッファ回路320に供給され、ANDゲート回路313,314の出力信号DAFはトライステートバッファ回路330に供給される。トライステートバッファ回路320は、電源電位VPERIと接地電位VSSとの間に直列接続されたPチャンネル型MOSトランジスタ321及びNチャンネル型MOSトランジスタ322と、電源電位VPERIと接地電位VSSとの間に直列接続されたPチャンネル型MOSトランジスタ323及びNチャンネル型MOSトランジスタ324とを備えている。トランジスタ321のゲート電極にはANDゲート回路312の出力信号が供給され、トランジスタ322のゲート電極にはANDゲート回路311の出力信号の反転信号が供給され、トランジスタ323のゲート電極にはANDゲート回路311の出力信号が供給され、トランジスタ324のゲート電極にはANDゲート回路312の出力信号の反転信号が供給される。トランジスタ321,322の接点であるノードN0からは相補データの一方の信号DT1が出力され、トランジスタ323,324の接点であるノードN1からは相補データの他方の信号DC1が出力される。トライステートバッファ回路330は、電源電位VPERIと接地電位VSSとの間に直列接続されたPチャンネル型MOSトランジスタ331及びNチャンネル型MOSトランジスタ332と、電源電位VPERIと接地電位VSSとの間に直列接続されたPチャンネル型MOSトランジスタ333及びNチャンネル型MOSトランジスタ334とを備えている。トランジスタ331のゲート電極にはANDゲート回路314の出力信号が供給され、トランジスタ332のゲート電極にはANDゲート回路313の出力信号の反転信号が供給され、トランジスタ333のゲート電極にはANDゲート回路313の出力信号が供給され、トランジスタ334のゲート電極にはANDゲート回路314の出力信号の反転信号が供給される。トランジスタ331,332の接点であるノードN2からは相補データの一方の信号DT1が出力され、トランジスタ333,334の接点であるノードN3からは相補データの他方の信号DC1が出力される。トライステートバッファ回路320のノードN0とトライステートバッファ回路330のノードN2は、ワイヤードオア接続されている。同様に、トライステートバッファ回路320のノードN1とトライステートバッファ回路330のノードN3は、ワイヤードオア接続されている。上述の通り、ANDゲート回路311~314の出力信号は、いずれか1つのみがローレベルとなり、他の3つは全てハイレベルとなる。このため、トライステートバッファ回路320,330を構成するトランジスタのうち、必ず1つのPチャンネル型MOSトランジスタと1つのNチャンネル型MOSトランジスタだけがオンし、残りのトランジスタは全てオフとなる。例えば、ANDゲート回路311の出力信号がローレベルである場合、トランジスタ322,323のみがオンするため、ノードN0はローレベルに駆動され、ノードN1はハイレベルに駆動される。この場合、トライステートバッファ回路330のノードN2,N3はハイインピーダンス状態となる。かかる構成により、イネーブル信号EN0~EN3を順次ハイレベルに活性化させれば、シリアライザ300によって、パラレルに入力される相補の内部データ信号DAT0/DAC0~DAT3/DAC3がシリアルな相補データDT1/DC1に変換される。これにより、リードデータDQを出力する期間においては、出力すべきリードデータDQの論理レベルに基づき、相補データDT1/DC1によってプルアップバッファ回路100及びプルダウンバッファ回路200の一方がオン、他方がオフに制御される。一方、リードデータDQを出力しない期間、つまり、リードデータDQを出力する前の期間や、リードデータDQを出力した後の期間においては、プルアップバッファ回路100がオン、プルダウンバッファ回路200オフとなるよう、相補データDT1/DC1の論理が固定される。図5に示すシリアライザ300には4ペア4ビットの相補信号DAT0/DAC0~DAT3/DAC3がパラレルに供給されている。計8種類のこれらの信号に対して、8本4ビット×2の入力信号線700,702が設けられる。一般化すると、nペアnは2以上の自然数の相補信号DAT0/DAC0~DATn-1/DACn-1に対して、n×2本の入力信号線700,702が設けられる。シリアライザ300は、1ペア1ビットの相補信号DT1/DC1を出力する。計2種類のこれらの信号に対して、2本1ビット×2の出力信号線706が設けられる。入力信号線の数に関わらず、出力信号線は2本である。内部データ信号DT1正相信号に対応する出力信号線706が第1の出力信号線、内部データ信号DC1逆相信号に対応する出力信号線706が第2の出力信号線に相当する。なお、シリアライザ300において入力される内部データ信号DAT0/DAC0~DAT3/DAC3のうちの正相信号であるDAT0~DAT3が第1の内部データ信号、逆相信号であるDAC0~DAC3が第2の内部データ信号に相当する。シリアライザ300から出力される内部データ信号DT1/DC1のうちの正相信号であるDT1が第3の内部データ信号、逆相信号であるDC1が第4の内部データ信号に相当する。入力される内部データ信号第1および第2の内部データ信号のことをまとめて入力データ信号、出力される内部データ信号第3および第4の内部データ信号のことをまとめて出力データ信号ともよぶ。トライステートバッファ回路320,330は、出力選択回路に相当し、トライステートバッファ回路320,330において電源電位VPERIが供給される電源ラインが第3の電源ライン、接地電位VSSが供給される電源ラインが第4の電源ラインに相当する。8本n×2本の入力信号線700,702は、8つのNANDゲート回路301~308を経由し、4つのANDゲート回路311~314により4本n本の中継信号線704に集約され、最終的に2つのトライステートバッファ回路320,330に接続される。いいかえれば、8本の入力信号線700,702のいずれかがローレベルに活性化されると、4本の中継信号線704のいずれかがローレベルに活性化され、内部データ信号DT1/DC1の一方がハイレベル、他方がローレベルに設定される。トライステートバッファ回路320,330は、2ビット2ペアの入力データ信号ごとに設けられる。具体的には、トライステートバッファ回路320は、2ビットの入力データ信号DAT0/DAC0,DAT1/DAC1に対応し、トライステートバッファ回路330は、2ビットの入力データ信号DAT2/DAC2,DAT3/DAC3に対応している。図4に示すように、相補データDT1/DC1は、ラッチ回路360にてラッチされるとともに、レベルシフタ370によってレベルシフトされる。レベルシフタ370は、相補データDT1/DC1の振幅をVPERIレベルからVDDレベルにシフトするための回路である。これは、内部信号の振幅がVPERIレベルであるのに対し、半導体装置10の外部に出力するリードデータは、振幅が外部電圧と等しいVDDレベルである必要があるからである。レベルシフタ370から出力される相補データDT2/DC2は、補償回路381,382によって位相が補償された後、配線383,384を介して伝送される。具体的には、ラッチ回路360は、内部データ信号DC1逆相信号の反転信号正相信号を内部データ信号DT1正相信号と合成し、内部データ信号DT1正相信号の反転信号逆相信号を内部データ信号DC1逆相信号と合成する。ラッチ回路360は、調整回路に相当する。内部データ信号DT1第3の内部データ信号は、レベルシフタ370により振幅値がVDDレベルに変換され内部データ信号DT2となる。内部データ信号DT2は第5の内部データ信号に相当する。同様に、内部データ信号DC1第4の内部データ信号は、レベルシフタ370により振幅値がVDDレベルに変換されデータ信号DC2となる。内部データ信号DC2は第6の内部データ信号に相当する。内部データ信号DT1と内部データ信号DC2は互いに相補であるから、内部データ信号DT2と内部データ信号DC2も互いに相補となる。相補データDT1/DC1相補データDT2/DC2は、必ず一方がハイレベル、他方がローレベルとなる2値信号であることから、一対の相補信号によって1ビットのデータしか表現することができない。このことは、相補データDT1/DC1相補データDT2/DC2によって指定できるのは、プルアップバッファ回路100をオン且つプルダウンバッファ回路200をオフするか、プルアップバッファ回路100をオフ且つプルダウンバッファ回路200をオンするかの2通りしかないことを意味する。逆に言えば、プルアップバッファ回路100とプルダウンバッファ回路200の両方をオンさせたり、プルアップバッファ回路100とプルダウンバッファ回路200の両方をオフさせたりすることは、相補データDT1/DC1相補データDT2/DC2によっては不可能である。これらバッファ回路100,200の両方をオンさせたり、の両方をオフさせたりする動作、言い換えれば、バッファ回路100,200のイネーブル動作は、後述するインピーダンス制御回路500によって行われる。配線383,384を介して伝送された相補データDT2/DC2は、再生回路385,386によってシングルエンド形式の制御信号DP,DNに変換される。制御信号DPは出力制御回路400Pに供給され、制御信号DNは出力制御回路400Nに供給される。出力制御回路400Pはプルアップバッファ回路100を制御するための回路ブロックであり、出力制御回路400Nはプルダウンバッファ回路200を制御するための回路ブロックである。図4においては、出力制御回路400P,400N内をいくつかのゲート回路のシンボルマークで示しているが、これは出力制御回路400P,400Nの機能を説明するためのイメージであり、実際の回路構成をそのまま示しているものではない。本発明においては、出力制御回路400P,400Nを第4の制御回路と呼ぶことがある。図6は、3入力NANDゲート回路301の回路図である。他のNANDゲート回路302~308の構成も同様である。NANDゲート回路301は、高電圧部608と低電圧部609を含む。高電圧部608はPMOSトランジスタ600~602を含み、低電圧部609はNMOSトランジスタ603~607を含む。高電圧部608と低電圧部609の接続部分から出力信号OUTが取り出される。より具体的には、高電圧部608においては、PMOSトランジスタ600~602が並列接続されており、各PMOSトランジスタ600~602のソースには電源電位VPERIが供給され、それぞれ、ライズクロック信号CLKR、イネーブル信号EN0、内部データ信号DAT0によりオンオフ制御される。すなわち、3種類の入力信号INのいずれかがローレベルであれば、高電圧部608と低電圧部609の接続部分に電源電位VPERIが供給される。低電圧部609においては、NMOSトランジスタ603,606がイネーブル信号EN0、NMOSトランジスタ604,605がライズクロック信号CLKR、NMOSトランジスタ607は内部データ信号DAT0によりオンオフ制御される。NMOSトランジスタ607のドレインには接地電位VSSが供給される。3種類の入力信号INのいずれもがハイレベルであるときに限り、高電圧部608と低電圧部609の接続部分に接地電位VSSが供給される。すなわち、NANDゲート回路301は、入力信号INのいずれか一つでもローレベルであれば出力信号OUTはハイレベルとなり、入力信号INがすべてハイレベルのときには出力信号OUTはローレベルとなる。図7は、2入力ANDゲート回路311の回路図である。他のANDゲート回路312~314の構成も同様である。ANDゲート回路311は、高電圧部610と低電圧部612を含む。高電圧部610はPMOSトランジスタ614,615を含み、低電圧部612はNMOSトランジスタ616~619を含む。高電圧部610と低電圧部612の接続部分からインバータ613を介して出力信号OUTが取り出される。より具体的には、高電圧部610においては、PMOSトランジスタ614,615が並列接続されており、各PMOSトランジスタ614,615のソースには電源電位VPERIが供給され、それぞれ、入力信号INP1,P2によりオンオフ制御される。すなわち、2種類の入力信号INのいずれかがローレベルであれば、高電圧部610と低電圧部612の接続部分に電源電位VPERIが供給される。低電圧部612においては、NMOSトランジスタ617,618は入力信号P1、NMOSトランジスタ616,619は入力信号P2によりオンオフ制御される。NMOSトランジスタ618,619のドレインには接地電位VSSが供給される。2種類の入力信号INのいずれもがハイレベルであるときに限り、高電圧部610と低電圧部612の接続部分に接地電位VSSが供給される。ANDゲート回路311においては、入力信号INのいずれか一つでもローレベルであれば出力信号OUTはローレベルとなり、入力信号INがすべてハイレベルのときには出力信号OUTはハイレベルとなる。図8は、比較例におけるシリアライザ660の出力選択回路の回路図である。図8に示すシリアライザ660では、DAT0/DAC0,DAT1/DAT1の2ペア2ビットの入力データ信号に対して4つのトライステートバッファ回路620~623出力選択回路が設けられている。シリアライザ660の出力データ信号D1,D2は相補信号ではない。出力データ信号D1,D2は、ハイレベル/ローレベル、ローレベル/ハイレベルだけでなく、ハイレベル/ハイレベル、ローレベル/ローレベルという4つの組み合わせが可能である。したがって、比較例のシリアライザ660は2ビット出力が可能であるため、シリアライザ300の制御によりODT状態やハイインピーダンス状態の設定が可能である。トライステートバッファ回路620においては、電源電位VPERIと接地電位VSSの間に、2つのPMOSトランジスタと2つのNMOSトランジスタが直列接続され、PMOSトランジスタとNMOSトランジスタの接続点に出力信号線が設置される。他のトライステートバッファ回路621,622,623の構成も同様である。トライステートバッファ回路620,621の出力信号線はワイアードオア接続され、その出力が出力データ信号D1となる。トライステートバッファ回路622,623の出力信号線もワイアードオア接続され、その出力が出力データ信号D2となる。4つのトライステートバッファ回路620~623は、DAT0/DAC0,DAT1/DAC1,ENの合計3ビットの入力信号により制御される。入力データ信号ごとにトライステートバッファ回路を設けなければならない。すなわち、4種類の入力データ信号DAT0/DAC0,DAT1/DAC1に対して、4つのトライステートバッファ回路620~623が必要となる。4ビットの入力データ信号DAT0/DAC0~DAT3/DAC3に対応するためには、8個のトライステートバッファ回路が必要となる。また、電源電位VPERIや接地電位VSSと出力信号線の間に2つのトランジスタが直列接続されるため、出力データ信号の電圧範囲が狭くなるという問題もある。比較例に示すシリアライザ660は2ビット出力できるというメリットがあるものの、ワイヤードオア接続されるトライステートバッファ回路の数が多いため出力負荷が大きくなりやすく、信号品質が劣化しやすいというデメリットがある。特に、多数ビットの入力データ信号を高速処理しようとした場合、信号品質の劣化が問題になりやすい。これに対して、図4に示した本実施形態におけるシリアライザ300の場合、4ビットの入力データ信号に対してトライステートバッファ回路は2個しか必要でない。また、電源電位VPERIや接地電位VSSと出力信号線の間のトランジスタは1つであるため、出力データ信号の電圧範囲が比較的広くなるというメリットもある。トライステートバッファ回路への入力段階において、NANDゲート回路301~308、ANDゲート回路311~314により信号選択を行うため、トライステートバッファ回路の出力負荷を大幅に抑制できる。ただし、本実施形態におけるシリアライザ300の出力データ信号DT1/DC1は相補信号であり、1ビット出力である。シリアライザ300のみでは出力バッファ回路70をODT状態やハイインピーダンス状態に設定することはできないため、後段のインピーダンス制御回路500によりODT状態やハイインピーダンス状態の設定を行っている。1ビットの相補信号DT1/DC1を出力する本実施形態のシリアライザ300は、比較例のような2ビット出力のシリアライザ660よりも信号品質を維持しやすいため、DRAMのいっそうの高速化やメモリセルアレイ11から一度に読み出し可能なビット数の増加に対応しやすい。図9は、シリアライザ300の前段部分の回路図である。前述のように、コントロールロジック回路44の制御により、FIFO回路16はメモリセルアレイ11から8ビットずつデータを読み出す。FIFO回路16は、8ビットのデータを順次バッファリングし、4ビットずつ、相補信号としてシリアライザ300に出力する。この4ビットの相補信号が、入力データ信号DAT0/DAC0~DAT3/DAC3に相当する。図10は、シリアライザ300のタイミング図である。ここでは、メモリセルアレイ11から一度に読み出された8ビットのデータをd0~d7と表記する。FIFO回路16は、まず最初の4ビットd0~d3をシリアライザ300に供給し、次に残りの4ビットd4~d7を供給する。4ビットのデータd0~d3は4ペアのデータ信号DAT0/DAC0~DAT0/DAC3としてシリアライザ300に供給され、その後、4ビットのデータd4~d7が4ペアのデータ信号DAT0/DAC0~DAT0/DAC3として再びシリアライザ300に供給される。タイミング制御回路350は、4ビットのイネーブル信号EN0~EN3をシリアライザ300に供給する。イネーブル信号EN0がハイアクティブとなるとき、ライズクロック信号CLKRに同期してビットd0DAT0/DAC0がラッチされ、内部データ信号DT1/DC1として出力される。次に、イネーブル信号EN1がハイアクティブとなるとビットd1DAT1/DAC1がラッチされ、内部データ信号DT1/DC1として出力される。以後同様であり、8ビットのデータ信号d0~d7は1ビットずつ内部データ信号DT1/DT1として出力される。図11は、CRC対応型のシリアライザ670の前段部分の回路図である。図11に示すFIFO回路16は、検査回路630を内蔵している。DDR4DoubleDataRate4仕様のSDRAMでは、CRCCyclicRedundancyCheckがサポートされる。CRC信号とは、読み出したデータに誤りがないかをチェックするための信号である。検査回路630は、2ビットのCRCをシリアライザ300に供給している。この結果、シリアライザ670は8ビットのリードデータに加えて2ビットのCRC信号CRT0/CRC0,CRT1/CRC1を受信する。また、2ビットのCRC信号CRT0/CRC0,CRT1/CRC1に対応して、タイミング制御回路350は、更に、イネーブル信号EN4,EN5をシリアライザ300に供給する。図12は、CRC対応型のシリアライザ670の部分的な回路図である。ここでは、シリアライザ670のうち、CRC信号の処理に関わる回路のみを示している。通常の内部データ信号の処理に関わる回路構成は、図5に示した構成と同じである。2ビットのCRC信号CRT0/CRC0,CRT1/CRC1も、内部データ信号DAT0/DAC0~DAT3/DAC3と同様、クロック信号CLKR,CLKFとイネーブル信号EN4,EN5により制御される。CRC対応型のシリアライザ670には、3入力のNANDゲート回路301~308に加えて2入力のNAND回路632~635と、2入力のAND回路311~314に加えて2入力のAND回路640,642と、トライステートバッファ回路320,330に加えてトライステートバッファ回路650が追加される。NANDゲート回路632~635の第1の入力ノードには、CRC信号CRT0/CRC0,CRT1/CRC1がそれぞれ供給される。また、NANDゲート回路632,633の第2の入力ノードにはライズクロック信号CLKRが供給され、NANDゲート回路634,635の第2の入力ノードにはフォールクロック信号CLKFが供給される。NAND回路632,633の第3の入力ノードにはイネーブル信号EN4が供給され、NANDゲート回路634,635の第3の入力ノードにはイネーブル信号EN5が供給される。イネーブル信号EN0~EN6は同時に活性化することがないため、NAND回路301~308,632~635の出力信号は、いずれか1つのみがローレベルとなり、他の7つは全てハイレベルとなる。ANDゲート回路640にはNANDゲート回路632,633の出力信号が供給され、ANDゲート回路642にはNANDゲート回路634,635の出力信号が供給される。これにより、ANDゲート回路311~314,640,642の出力信号は、いずれか1つのみがローレベルとなり、他の5つは全てハイレベルとなる。ANDゲート回路311,312の出力信号CRはトライステートバッファ回路650に供給される。トライステートバッファ回路650の構成は、トライステートバッファ回路320,330と同様である。トライステートバッファ回路650のノードN4は、トライステートバッファ回路320,330のノードN0,N2とワイヤードオア接続されている。同様に、トライステートバッファ回路650のノードN5は、トライステートバッファ回路320,330のノードN1,N3とワイヤードオア接続されている。上述の通り、ANDゲート回路311~314,640,642の出力信号は、いずれか1つのみがローレベルとなり、他の5つは全てハイレベルとなる。このため、トライステートバッファ回路320,330,650を構成するトランジスタのうち、必ず1つのPチャンネル型MOSトランジスタと1つのNチャンネル型MOSトランジスタだけがオンし、残りのトランジスタは全てオフとなる。かかる構成により、イネーブル信号EN0~EN5を順次ハイレベルに活性化させれば、シリアライザ670によって、パラレルに入力される相補の内部データ信号DAT0/DAC0~DAT3/DAC3,CRT0/CRC0,CRT1/CRC1がシリアルな相補データDT1/DC1に変換される。シリアライザ670に入力されるCRC信号CRT0/CRC0,CRT1/CRC1のうち正相信号のCRT0,CRT1が第1の誤り検出信号に相当し、逆相信号のCRC0,CRC1が第2の誤り検出信号に相当する。また、シリアライザ670からDT1/DC1として出力されるCRC信号がそれぞれ第3の誤り検出信号第4の誤り検出信号に相当する。図13は、CRC対応型のシリアライザ670のタイミング図である。FIFO回路16は、最初の4ビットd0~d3をシリアライザ670に供給し、次に残りの4ビットd4~d7をシリアライザ670供給する。また、ビットデータd0~d7と同時に2ビットのCRC信号c0,c1CRT0/CRC0,CRT1/CRC1をシリアライザ670に供給する。タイミング制御回路350は、4ビットのイネーブル信号EN0~EN3に加えて2ビットのイネーブル信号EN4,E5もシリアライザ670に供給する。イネーブル信号EN4がハイアクティブとなるとき、ビットc0CRT0/CRC0がラッチされ、内部データ信号DT1/DC1として出力される。イネーブル信号EN5がハイアクティブとなるときにはビットc1CRT1/CRC1がラッチされ、内部データ信号DT1/DC1として出力される。イネーブル信号EN0~E3が2回ずつ活性化されたあと、イネーブル信号EN4,EN5が活性化されるため、シリアライザ670からはビット列d0~d7が順次出力された後、CRC信号c0,c1が出力される。図14は、プルアップバッファ回路100、プルダウンバッファ回路200及び出力制御回路400P,400Nの回路図である。図14に示すように、プルアップバッファ回路100は、電源電位VDDが供給される電源ラインとデータ端子21との間に並列接続された複数の単位バッファ回路からなる。特に限定されるものではないが、本実施形態では7つの単位バッファ回路110~170によってプルアップバッファ回路100が構成されている。これら7つの単位バッファ回路110~170は互いに同じインピーダンスを有しており、同時に活性化させる単位バッファ回路の数を選択することによって、プルアップバッファ回路100のオン時のインピーダンスを選択することができる。各単位バッファ回路110~170のインピーダンスは、図示しないキャリブレーション回路によって設計値例えば240Ωに調整される。キャリブレーションの結果は、後述するキャリブレーションコードZQCPとして得られる。図14においては、単位バッファ回路110~170のそれぞれをPチャンネル型MOSトランジスタのシンボルマークで示しているが、実際には各単位バッファ回路が1つのトランジスタで構成されているわけではない。同様に、プルダウンバッファ回路200は、接地電位VSSが供給される電源ラインとデータ端子21との間に並列接続された複数の単位バッファ回路からなる。特に限定されるものではないが、本実施形態では7つの単位バッファ回路210~270によってプルダウンバッファ回路200が構成されている。これら7つの単位バッファ回路210~270は互いに同じインピーダンスを有しており、同時に活性化させる単位バッファ回路の数を選択することによって、プルダウンバッファ回路200のオン時のインピーダンスを選択することができる。各単位バッファ回路210~270のインピーダンスは、図示しないキャリブレーション回路によって設計値例えば240Ωに調整される。キャリブレーションの結果は、後述するキャリブレーションコードZQCNとして得られる。図14においては、単位バッファ回路210~270のそれぞれをNチャンネル型MOSトランジスタのシンボルマークで示しているが、実際には各単位バッファ回路が1つのトランジスタで構成されているわけではない。単位バッファ回路110~170は、出力制御回路400Pに含まれる単位制御回路410P~470Pによってそれぞれ制御される。単位制御回路410P~470Pは、制御信号DP及び対応する選択信号SEL1~SEL7によって制御される。同様に、単位バッファ回路210~270は、出力制御回路400Nに含まれる単位制御回路410N~470Nによってそれぞれ制御される。単位制御回路410N~470Nは、制御信号DN及び対応する選択信号SEL1~SEL7によって制御される。選択信号SEL1~SEL7は、図4に示すインピーダンス制御回路500によって生成される信号である。図15は、単位制御回路410Pの回路図である。図15に示すように、単位制御回路410Pは、選択信号SEL1及び制御信号DPを受けるNANDゲート回路G1と、ゲート回路G1の出力を受けるインピーダンス調整回路411Pと、インピーダンス調整回路411Pの出力を受けるスルーレート調整回路413Pとを備える。インピーダンス調整回路411Pは、ゲート回路G1の出力がローレベルに活性化すると、キャリブレーションコードZQCPに基づいて複数ビットからなる制御信号412Pの1ビット以上を活性化させる。スルーレート調整回路413Pは、スルーレートコードSRCPに基づいて、活性化している制御信号412Pのビットの変化速度を調整する。そして、スルーレート調整回路413Pから出力される制御信号414Pが単位バッファ回路110に供給される。他の単位制御回路420P~470Pについても、それぞれ対応する選択信号SEL2~SEL7が供給される他は、図15に示した単位制御回路410Pと同じ回路構成を有している。単位制御回路420P~470Pから出力される制御信号424P~474Pは、それぞれ対応する単位バッファ回路120~170に供給される。図16は、単位制御回路410Nの回路図である。図16に示すように、単位制御回路410Nは、選択信号SEL1及び制御信号DNを受けるNANDゲート回路G2と、ゲート回路G2の出力を受けるインピーダンス調整回路411Nと、インピーダンス調整回路411Nの出力を受けるスルーレート調整回路413Nとを備える。インピーダンス調整回路411Nは、ゲート回路G2の出力がハイレベルに活性化すると、キャリブレーションコードZQCNに基づいて複数ビットからなる制御信号412Nの1ビット以上を活性化させる。スルーレート調整回路413Nは、スルーレートコードSRCNに基づいて、活性化している制御信号412Nのビットの変化速度を調整する。そして、スルーレート調整回路413Nから出力される制御信号414Nが単位バッファ回路210に供給される。他の単位制御回路420N~470Nについても、それぞれ対応する選択信号SEL2~SEL7が供給される他は、図16に示した単位制御回路410Nと同じ回路構成を有している。単位制御回路420N~470Nから出力される制御信号424N~474Nは、それぞれ対応する単位バッファ回路220~270に供給される。図17は、単位バッファ回路110の回路図である。図17に示すように、単位バッファ回路110は、電源電位VDDが供給される電源ラインとデータ端子21との間に並列接続された複数のPチャンネル型MOSトランジスタ111~116からなる。各トランジスタのゲート電極には、制御信号414Pを構成する各ビットDP11~DP16が供給される。これにより、制御信号414Pを構成する各ビットDP11~DP16のうち、ローレベルであるビットに対応するトランジスタがオンする。特に限定されるものではないが、これらトランジスタ111~116のうち、トランジスタ111~115のチャネル幅には2のべき乗の重み付がされている。これにより、トランジスタ111~115はインピーダンスコードZQCPに基づいてオン/オフが指定される。トランジスタ116については、インピーダンスコードZQCPに関わらずオンする。他の単位バッファ回路120~170についても、それぞれ対応する制御信号424P~474Pが供給される他は、単位バッファ回路110と同じ回路構成を有している。図18は、単位バッファ回路210の回路図である。図18に示すように、単位バッファ回路210は、接地電位VSSが供給される電源ラインとデータ端子21との間に並列接続された複数のNチャンネル型MOSトランジスタ211~216からなる。各トランジスタのゲート電極には、制御信号414Nを構成する各ビットDN11~DN16が供給される。これにより、制御信号414Nを構成する各ビットDN11~DN16のうち、ハイレベルであるビットに対応するトランジスタがオンする。特に限定されるものではないが、これらトランジスタ211~216のうち、トランジスタ211~215のチャネル幅には2のべき乗の重み付がされている。これにより、トランジスタ211~215はインピーダンスコードZQCNに基づいてオン/オフが指定される。トランジスタ216については、インピーダンスコードZQCNに関わらずオンする。他の単位バッファ回路220~270についても、それぞれ対応する制御信号424N~474Nが供給される他は、単位バッファ回路210と同じ回路構成を有している。図19は、インピーダンス制御回路500の構成を示すブロック図である。図19に示すように、インピーダンス制御回路500は、インピーダンスコードRONC,ODTCを受けるセレクタ510と、セレクタ510の出力をデコードするデコーダ520を含んでいる。インピーダンスコードRONCは、プルアップバッファ回路100及びプルダウンバッファ回路200を出力回路として機能させる場合のインピーダンスを指定する信号である。一方、インピーダンスコードODTCは、プルアップバッファ回路100を終端抵抗器として機能させる場合のインピーダンスを指定する信号である。プルアップバッファ回路100を終端抵抗器として機能させるのは、図1に示すODT端子33に入力される終端信号ODTが活性化した場合である。本実施形態では、データ端子21の終端レベルがVDDであることから、プルダウンバッファ回路200については終端抵抗器としては使用しない。インピーダンスコードRONC,ODTCは固定的である必要はなく、モードレジスタ42の設定値によって切り替え可能とすることが好ましい。インピーダンスコードRONC,ODTCのいずれを選択するかは、セレクタに入力される終端信号IODT、ドライブ信号DRV及びディセーブル信号DISの組み合わせによって定められる。終端信号IODTはODT動作を行う際にローレベルに活性化される信号であり、ODT端子33に入力される終端信号ODTに基づいて活性化する。ドライブ信号DRVは、リードデータDQの出力動作を行う際にハイレベルに活性化される信号である。ディセーブル信号DISは、出力バッファ回路70をハイインピーダンス状態とする場合に活性化される信号である。インピーダンスコードRONC,ODTCの選択は、図20に示す真理値表にしたがって行われる。本発明においては、インピーダンスコードODTCが選択されている状態を第1の制御状態、インピーダンスコードRONCが選択されている状態を第2の制御状態と呼ぶことがある。また、インピーダンス制御回路500を第2の制御回路と呼ぶことがある。ドライブ信号DRVは、図4に示したタイミング制御回路350によって生成される信号である。タイミング制御回路350は、リードデータDQの出力タイミングに合わせてドライブ信号DRVを活性化させることにより、ODT動作を行っている出力バッファ回路70をリードデータDQの出力動作に切り替え、或いは、ハイインピーダンス状態である出力バッファ回路70をリードデータDQの出力動作に切り替える。当然ながらその逆の制御、つまり、リードデータDQの出力動作を行っている出力バッファ回路70をODT動作に切り替え、或いは、ハイインピーダンス状態に切り替える制御も行う。本発明においては、タイミング制御回路350を第3の制御回路と呼ぶことがある。セレクタ510によって選択されたインピーダンスコードRONC又はODTCは、デコーダ520に供給される。デコーダ520は、これに基づいて活性化させる選択信号SEL1~SEL7の本数を制御する。上述の通り、選択信号SEL1~SEL7はそれぞれ対応する単位バッファ回路110~170,210~270を活性化させるための信号であることから、活性化される選択信号SEL1~SEL7の本数が多いほど、オン状態であるプルアップバッファ回路100又はプルダウンバッファ回路200のインピーダンスが低くなる。本発明においては、選択信号SEL1~SEL7を第2の制御信号と呼ぶことがある。図21は、リードデータDQの出力動作を説明するためのタイミング図である。図21に示す例では、時刻t20にストローブ信号DQST/DQSBのクロッキングが開始され、その1クロックサイクル後である時刻t21からリードデータDQの出力が開始されている。リードデータDQの出力動作は時刻t22にて終了する。したがって、時刻t21以前の期間である制御期間T1,T3、並びに、時刻t22以降の期間である制御期間T4においては、データ端子21のレベルをVDDとする必要がある。これを実現するためには、制御期間T1,T3,T4においてはプルアップバッファ回路100のみをオンさせることによってODT動作を実行するか、或いは、プルアップバッファ回路100及びプルダウンバッファ回路200の両方をオフさせることによってデータ端子21をハイインピーダンス状態とする必要がある。ODT動作を行う場合には、プルアップバッファ回路100のインピーダンスをインピーダンスコードODTCに基づいて制御する必要がある。上述の通り、インピーダンスコードODTCに基づくインピーダンスの制御は、活性化させる単位バッファ回路110~170の数を選択することにより行う。一方、時刻t21~t22の期間である制御期間T2においては、出力すべきリードデータDQの論理レベルに基づいて、プルアップバッファ回路100及びプルダウンバッファ回路200の一方をオン、他方をオフとする必要がある。リードデータDQの出力動作を行う場合には、プルアップバッファ回路100のインピーダンスをインピーダンスコードRONCに基づいて制御する必要がある。インピーダンスコードRONCに基づくインピーダンスの制御についても、活性化させる単位バッファ回路110~170,210~270の数を選択することにより行う。ここで、リードデータDQの出力を開始するタイミングは、時刻t21に正確に合わせる必要がある。かかるタイミング制御は、シリアライザ300によって正確に制御される。これに対し、プルアップバッファ回路100のインピーダンスをインピーダンスコードODTCに基づくインピーダンスから、インピーダンスコードRONCに基づくインピーダンスに切り替えるタイミングは、必ずしも時刻t21に正確に合わせる必要はない。これは、時刻t20以前の制御期間T1におけるデータ端子21のレベルと、時刻t20~t21の制御期間T3におけるデータ端子21のレベルが等しいからであり、この期間内であれば、プルダウンバッファ回路200のインピーダンスを変化させても、半導体装置10に接続された他の半導体デバイスに実質的に影響を与えないからである。したがって、選択信号SEL1~SEL7が変化するタイミングは、時刻t20~t21の制御期間T3内であればいつでも良く、出力クロック信号LCLKを用いた厳密なタイミング制御が不要となる。その結果、図4に示すように、プルアップバッファ回路100及びプルダウンバッファ回路200のインピーダンスを指定する選択信号SEL1~SEL7をシリアライザ300ではなく、これらバッファ回路100,200の直前に設けられた出力制御回路400P,400Nに入力することが可能となる。図21においては、選択信号SELの変化を模式的に2値で表している。図21において選択信号SELがローレベルであるのは、インピーダンスコードODTCが選択されていることを意味し、選択信号SELがハイレベルであるのは、インピーダンスコードRONCが選択されていることを意味する。図22は、他の例によるリードデータDQの出力動作を説明するためのタイミング図である。図22に示す例では、時刻t30にストローブ信号DQST/DQSBのクロッキングが開始され、その2クロックサイクル後である時刻t31からリードデータDQの出力が開始されている。リードデータDQの出力動作は時刻t32にて終了する。このように、いわゆるプリアンブルの期間が長くなると、プルアップバッファ回路100のインピーダンスを切り替えるタイミングマージンもその分拡大する。図23は比較例によるタイミング図である。図23に示す例では、時刻t40にストローブ信号DQST/DQSBのクロッキングが開始され、その1クロックサイクル後である時刻t41からリードデータDQの出力が開始されている。リードデータDQの出力動作は時刻t42にて終了する。本例では、図3を用いて説明したように、データ端子21の終端レベルがVDD/2に設定されている。この場合、出力バッファ回路70のインピーダンスを切り替えるタイミングは、リードデータDQの出力を開始するタイミングと正確に一致する必要がある。このことは、出力バッファ回路70のインピーダンスを切り替えるための信号をシリアライザに入力する必要があることを意味する。図23においては、プルアップバッファ回路100のインピーダンスを切り替えるための信号をOEP、プルダウンバッファ回路200のインピーダンスを切り替えるための信号をOENと表記している。このように、本例では信号OEP,OENをシリアライザに入力する必要があるため、そのタイミングマージンはプリアンブルの期間の長さにかかわらずシビアとなる。図23に示すtSはセットアップマージン、tHはホールドマージンである。これに対し、本実施形態ではこのような問題がなく、十分な余裕を持ってインピーダンスの切り替えを行うことが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"