"複数の半導体チップを備え、前記複数の半導体チップのうちの第1の半導体チップは第1の温度センサを有し、前記第1の半導体チップとは異なる第2の半導体チップはリフレッシュ動作を必要とする半導体チップであって、前記第1の半導体チップの前記第1の温度センサの出力結果に応じて前記第2の半導体チップのリフレッシュ周期が変更されることを特徴とする半導体装置。前記第2の半導体チップは、前記第1の温度センサの出力結果を受けて、前記リフレッシュ周期を制御するリフレッシュ制御部を備えることを特徴とする請求項1に記載の半導体装置。前記第1の温度センサは、前記第1の温度センサ自身が内蔵されている前記第1の半導体チップの温度が予め定められた閾値以上である場合に、第1の出力状態を出力結果として出力し、前記第1の半導体チップの温度が予め定められた前記閾値未満である場合に、第2の出力状態を出力結果として出力し、前記リフレッシュ制御部は、前記第1の温度センサの出力結果が前記第2の出力状態である場合に、前記第1の温度センサの出力結果が前記第1の出力状態である場合よりも短い周期に前記リフレッシュ周期を変更することを特徴とする請求項2に記載の半導体装置。前記第2の半導体チップは、第2の温度センサを備えており、前記第2の温度センサは、前記第2の温度センサ自身が内蔵されている前記第2の半導体チップの温度が予め定められた前記閾値以上である場合に、第1の出力状態を出力結果として出力し、前記第2の半導体チップの温度が予め定められた前記閾値未満である場合に、第2の出力状態を出力結果として出力し、前記リフレッシュ制御部は、前記第1の温度センサの出力結果及び前記第2の温度センサの出力結果のうちの少なくとも1つが前記第1の出力状態になった場合に、前記第1の温度センサの出力結果及び前記第2の温度センサの出力結果がどちらも前記第2の出力状態である場合よりも短い周期に、前記第2の半導体チップにおける前記リフレッシュ周期を変更することを特徴とする請求項3に記載の半導体装置。前記第2の半導体チップは、第2の温度センサを備え、前記第2の半導体チップの前記リフレッシュ周期は、前記第2の温度センサの出力結果に応じても変更される請求項1に記載の半導体装置。前記第1の半導体チップは、リフレッシュ動作を必要とする半導体チップであって、前記第1の半導体チップのリフレッシュ周期も前記第1及び第2の温度センサの出力結果に応じて変更されることを特徴とする請求項5に記載の半導体装置。前記複数の半導体チップは、前記第1及び前記第2の半導体チップを制御する第3の半導体チップを更に含むことを特徴とする請求項5に記載の半導体装置。前記第3の半導体チップは、前記第1及び前記第2の温度センサの出力結果に応じて、前記第1及び前記第2の半導体チップの前記リフレッシュ周期を制御することを特徴とする請求項7に記載の半導体装置。前記第1の半導体チップは、前記第2の半導体チップにアドレス信号及びコマンド信号を出力するコントロールチップであることを特徴とする請求項1に記載の半導体装置。前記複数の半導体チップを実装するパッケージ基板を備え、前記複数の半導体チップ及び前記パッケージ基板が同一の樹脂によって封止されていることを特徴とする請求項1から請求項9のいずれか一項に記載の半導体装置。前記複数の半導体チップは、それぞれ前記半導体チップを貫通して電気的に導通させる貫通電極を備えており、前記複数の半導体チップの間において、少なくとも前記第1の温度センサの出力結果を含む信号線が、前記貫通電極を介して接続されていることを特徴とする請求項10に記載の半導体装置。しかしながら、上述のようなフラッシュメモリチップとDRAMチップとを備える半導体装置では、フラッシュメモリチップへのアクセス要求に応じて、動作不良を防止するために、必ずDRAMチップにおけるリフレッシュ動作の周期リフレッシュ周期が変更される。そのため、実際に、フラッシュメモリチップの温度が上昇していない場合でも、DRAMチップのリフレッシュ周期が短く変更されてしまうことがある。この場合、上述のような半導体装置は、フラッシュメモリチップ一方の半導体チップへのアクセス要求ごとに、必要があるか否かによらずに、DRAMチップ他方の半導体チップのリフレッシュ周期が変更されることにより、リフレッシュ回数が増加して、無駄に消費電流が増加してしまう。このように、上述のような半導体装置は、不要にリフレッシュ周期が変更されることにより、無駄に消費電流が増加してしまうという問題がある。上記問題を解決するために、本発明の一態様は、複数の半導体チップを備え、前記複数の半導体チップのうちの第1の半導体チップは第1の温度センサを有し、前記第1の半導体チップとは異なる第2の半導体チップはリフレッシュ動作を必要とする半導体チップであって、前記第1の半導体チップの前記第1の温度センサの出力結果に応じて前記第2の半導体チップのリフレッシュ周期が変更されることを特徴とする半導体装置である。本発明によれば、半導体装置は、複数の半導体チップのうちの、リフレッシュ動作が実行される第2の半導体チップ他方の半導体チップとは別の少なくとも1つの第1の半導体チップ一方の半導体チップに内蔵された第1の温度センサの出力結果に応じてリフレッシュ周期を変更する。そのため、第1の温度センサが内蔵された第1の半導体チップの温度を正確に検知してリフレッシュ周期を変更するため、不要にリフレッシュ周期が変更されることを防止できる。これにより、半導体装置は、無駄な消費電流を削減することができる。以下、本発明の一実施形態による半導体装置について図面を参照して説明する。[第1の実施形態]本実施形態では、一例として、半導体装置が、2つのDRAMDynamicRandomAccessMemoryチップと、SOCSystemonachipチップとを備えている場合について説明する。また、本実施形態では、半導体装置は、この3つの半導体チップをTSVThroughSiliconVia技術を用いて、1つのパッケージに実装されている一例について説明する。図1は、本実施形態による半導体装置1の断面構造を示す図である。図1aにおいて、半導体装置1は、2つのDRAMチップ10_0,10_1と、SOCチップ11と、パッケージ基板3を備えている。SOCチップ11及び2つのDRAMチップ10_0,10_1は、パッケージ基板3上に積層されており、封止樹脂4で覆われて封止されている。すなわち、パッケージ基板3は、複数の半導体チップ2つのDRAMチップ10_0,10_1及びSOCチップ11を実装している。複数の半導体チップ及びパッケージ基板3が同一の封止樹脂4樹脂によって封止されている。また、パッケージ基板3において、封止樹脂4で覆われている面の反対側の面には、外部接続端子2が形成されている。外部接続端子2は、例えば、はんだボールであり、半導体装置1と外部装置とを電気的に接続する。SOCチップ11は、DRAMチップ10_0,10_1を制御するコントローラチップである。SOCチップ11は、DRAMチップ10_0,10_1に対して、コマンド信号やアドレス信号を出力して、DRAMチップ10_0,10_1を制御する。DRAMチップ10_0,10_1は、メモリセルのデータ保持のためのリフレッシュ動作が実行される半導体チップである。DRAMチップ10_0,10_1の詳細な構成については後述する。図1aにおいて、DRAMチップ10_0,10_1及びSOCチップ11は、各半導体チップを貫通する複数の貫通電極5を有しており、半導体チップ間で対応する貫通電極同士がそれぞれ接続されている。また、DRAMチップ10_0,10_1は、半導体チップの表面にテスト用パッド6をそれぞれ備えている。なお、テスト用パッド6に詳細ついては後述する。図1bは、貫通電極5の断面構造を示している。図1bにおいて、貫通電極5は、裏面電極51、基板貫通電極52、コンタクトプラグ53、配線パッド54、及び表面電極55を備えている。貫通電極5は、各半導体チップ10_0,10_1,11の対向する表面F1第1の面と裏面F2第2の面とを貫通して、表面F1に形成された表面電極55電極端子と裏面F2に形成された裏面電極51電極端子とを電気的に導通させる。また、基板貫通電極52は、半導体基板71を貫通して、裏面電極51とコンタクトプラグ53とを接続するように形成されている。また、コンタクトプラグ53は、半導体基板71の表面に形成された相関絶縁膜を貫通して、基板貫通電極52と配線パッド54とを接続するように形成されている。また、配線パッド54は、半導体チップ内の信号線に接続されており、半導体チップと外部装置との間における信号の入出力に用いられる。また、配線パッド54の最上層には、表面電極55が形成されている。なお、表面F1第1の面は、半導体チップを保護するパッシベーション膜73が表面電極55を除いた領域に形成されている。また、配線パッド54の間には、層間絶縁膜72が形成されている。図2は、本実施形態におけるDRAMチップ10を示すレイアウト図である。なお、DRAMチップ10_0、及びDRAMチップ10_1のうちの任意のDRAMチップ、又は単に半導体装置1が備えるDRAMチップを示す場合には、DRAMチップ10と称して以下説明する。図2は、DRAMチップ10を図1bの表面F1側から見た場合の図である。図2において、DRAMチップ10には、4つのチャネル20A~20DChannela~Channeldと、貫通電極55A~5Dと、テスト用パッド6とが配置されている。各チャネル20A~20Dは、単独のDRAMとして機能するブロックであり、本実施形態では、DRAMチップ10は、4つの独立したDRAMチャネル20A~20Dを備える構成になっている。また、各チャネル20A~20Dには、それぞれDRAMのメモリセルが配置された領域であるBANK0~3が設けられている。なお、4つのチャネル20A~20Dのうちの任意のチャネル、又は単にDRAMチップ10が備えるチャネルを示す場合には、チャネル20と称して以下説明する。中央領域R1には、複数の貫通電極5及びテスト用パッド6が配置されている。貫通電極5はチャネル20A~20Dにそれぞれ対応する貫通電極5A~5Dブロックa~ブロックdに分けられる。なお、貫通電極5A~5Dのうちの任意の貫通電極、又は単に半導体装置1が備える貫通電極を示す場合には、貫通電極5と称して以下説明する。テスト用パッド6は、DRAMチップ10をウエハ状態でのテストをする際に、プローブ針を接続するためのパッド端子である。テスト用パッド6のパッドサイズ及び間隔ピッチは、プローブ針が接続しやすいように、貫通電極5A~5Dの各電極のサイズ及び間隔ピッチよりも広く形成さられている。また、DRAMチップ10をウエハ状態でのテストをする際に、テスト用パッド6を用いてテストするため、貫通電極5A~5Dを傷つけることなくテストすることが可能となる。次に、DRAMチップ10におけるチャネル20の構成について説明する。図3は、本実施形態におけるチャネル20の構成を示すブロック図である。上述したように、チャネル20は、単独のDRAMとして機能するブロックである。なお、本実施形態では、DRAMチップ10は、例えば、512ビット単位のデータを出力するWide-IOワイドアイオーに対応する例である。ここで、DRAMチップ10は、4つのチャネル2020A~20Dを備えているため、1つのチャネル20は、128ビット単位のデータの出力に対応する。図3において、チャネル20は、クロックジェネレータ21、コマンドデコーダ22、モードレジスタ23、コントロールロジック部24、ロウアドレスバッファ25、カラムアドレスバッファ26、メモリ部27、データラッチ回路28、及び入出力回路29を備えている。また、チャネル20は、クロック信号CK、クロックイネーブル信号CKE、アドレス信号A0~A16及びBA0~BA1、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、データストローブ信号DQS0~DQS7、及びデータ信号DQ0~DQ127などの信号が入力又は出力される複数の信号端子を備えている。ここで、信号名の先頭に/が付されている信号は、対応する信号の反転信号、又はローアクティブな信号であることを示している。なお、チャネル20には、その他、電源、リセット信号なども供給されているが、これらについては図示を省略してある。クロックジェネレータ21は、クロック信号CKと、入力されるクロック信号CKが有効か否かを示すクロックイネーブル信号CKEとが、DRAMチップ10の外部から入力される。また、クロックジェネレータ21は、入力されるクロック信号CK、及びクロックイネーブル信号CKEに応じて、チャネル20の内部回路であるコントロールロジック部24等に、クロック信号CKに同期した内部クロック信号を供給する。コマンドデコーダ22は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、及びライトイネーブル信号/WEが、DRAMチップ10の外部からコマンド信号として入力される。すなわち、コマンド信号は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、及びライトイネーブル信号/WEの組合せにより構成される。また、コマンドデコーダ22は、チャネル20が各種内部コマンドを実行するためのコマンド情報として、DRAMチップ10の外部からアドレス信号A0~A16及びバンクアドレス信号BA0~BA1が入力される。コマンドデコーダ22は、このコマンド信号及びアドレス信号A0~A16,BA0~BA1に基づいて、コマンド信号及びコマンド情報の保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する回路である。コマンドデコーダ22は、生成した内部コマンドをコントロールロジック部24に供給する。モードレジスタ23は、内部コマンドのモードを示すコマンドモード情報として、DRAMチップ10の外部からアドレス信号A0~A16及びバンクアドレス信号BA0~BA1が入力される。モードレジスタ23は、入力されたコマンドモード情報を保持して、保持しているコマンドモード情報をコントロールロジック部24に供給する。コントロールロジック部24は、コマンドデコーダ22から供給された内部コマンド、及び、モードレジスタ23から供給されたコマンドモード情報に基づいて、各種コマンドを実行する制御信号を生成する。ここで、各種コマンドとは、メモリ部27へのデータの書き込み読み出し、各種設定の変更、各種テストなどである。コントロールロジック部24は、生成した制御信号をロウアドレスバッファ25、カラムアドレスバッファ26、及びメモリ部27に供給する。ロウアドレスバッファ25は、アドレス信号A0~A16及びバンクアドレス信号BA0~BA1として入力されたアドレス信号のうちのロウアドレス信号をコントロールロジック部24から供給される制御信号に基づいて保持する。ロウアドレスバッファ25は、保持しているロウアドレス信号をメモリ部27に供給する。また、ロウアドレスバッファ25は、リフレッシュカウンタ251を備えている。リフレッシュカウンタ251は、DRAMのメモリセルにおけるデータ保持のためのリフレッシュ動作を実行するワードラインワード線WLを選択して、リフレッシュ動作を実行する。なお、リフレッシュカウンタ251は、ここでは図示を省略するが、後述するリフレッシュ制御部40図4から供給されるリフレッシュ信号Ref信号に基づいて、リフレッシュ動作を実行する。すなわち、このリフレッシュ信号Ref信号によって、リフレッシュ周期が定められている。ここで、リフレッシュ周期とは、リフレッシュ動作を実行する周期を示す。カラムアドレスバッファ26は、アドレス信号A0~A16及びバンクアドレス信号BA0~BA1として入力されたアドレス信号のうちのカラムアドレス信号をコントロールロジック部24から供給される制御信号に基づいて保持する。カラムアドレスバッファ26は、は、保持しているカラムアドレス信号をメモリ部27に供給する。メモリ部は、複数のメモリブロック例えば、BANK0~BANK3を備えており、各BANKは、それぞれ、ロウデコーダ271、カラムデコーダ272、及びメモリセルアレイ273を備えている。ロウデコーダ271は、ロウアドレスバッファ25から供給されるロウアドレス信号に基づいて、メモリセルアレイ273に含まれる複数のワード線WLのうちのいずれかを選択する回路である。カラムデコーダ272は、カラムアドレスバッファ26から供給されるカラムアドレス信号に基づいて、メモリセルアレイ273に含まれる複数のビット線BLのうちのいずれかを選択する回路である。メモリセルアレイ273は、複数のワード線WL、複数のビット線BL、及び複数のワード線WLと複数のビット線BLとの各交点に設けられた複数のメモリセルMCを備えている。また、メモリセルアレイ273は、メモリセルMCからビット線BLに読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線WLを駆動する複数のワードドライバと、ビット線BLとIO線を接続する複数のYスイッチとを備えている。センスアンプは、読み出し動作において、ビット線BL上に現れるメモリセルMCからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線BLを介してメモリセルMCにデータを書き込む回路である。メモリセルアレイ273は、メモリセルMCから読み出されたデータをデータラッチ回路28に供給する。また、メモリセルアレイ273は、メモリセルMCに書き込むデータをデータラッチ回路28から供給される。データラッチ回路28は、読み出し動作において、メモリ部27から供給された読み出しデータをラッチして、データストローブ信号DQS0~DQS7と同期させて入出力回路29に供給する。また、データラッチ回路28は、書き込み動作において、入出力回路29から供給されたデータを、データストローブ信号DQS0~DQS7に基づいてラッチして、書き込みデータとしてメモリ部27に供給する。次に、上述したチャネル20を備えたDRAMチップ10の構成について説明する。図4は、本実施形態におけるDRAMチップ10の構成を示すブロック図である。本実施形態では、一例として、DRAMチップ10は、4つのチャネル2020A~20Dを備える場合について説明する。図4において、DRAMチップ10は、4つのチャネル2020A~20D、温度センサ30、リフレッシュ制御部40、及び内部電圧発生回路50を備えている。チャネル20A~20DChannela~Channeldは、それぞれ図3を参照して上述したチャネル20と同一の構成である。チャネル20Aは、クロック信号CKa、クロックイネーブル信号CKEa、アドレス信号A0a~A16a及びBA0a~BA1a、チップセレクト信号/CSa、ロウアドレスストローブ信号/RASa、カラムアドレスストローブ信号/CASa、ライトイネーブル信号/WEa、データストローブ信号DQS0a~DQS7a、及びデータ信号DQ0a~DQ127aに対応する信号端子を備えている。同様に、チャネル20Bは、クロック信号CKb、クロックイネーブル信号CKEb、アドレス信号A0b~A16b及びBA0b~BA1b、チップセレクト信号/CSb、ロウアドレスストローブ信号/RASb、カラムアドレスストローブ信号/CASb、ライトイネーブル信号/WEb、データストローブ信号DQS0b~DQS7b、及びデータ信号DQ0b~DQ127bに対応する信号端子を備えている。また、同様に、チャネル20Cは、クロック信号CKc、クロックイネーブル信号CKEc、アドレス信号A0c~A16c及びBA0c~BA1c、チップセレクト信号/CSc、ロウアドレスストローブ信号/RASc、カラムアドレスストローブ信号/CASc、ライトイネーブル信号/WEc、データストローブ信号DQS0c~DQS7c、及びデータ信号DQ0c~DQ127cに対応する信号端子を備えている。また、同様に、チャネル20Dは、クロック信号CKd、クロックイネーブル信号CKEd、アドレス信号A0d~A16d及びBA0d~BA1d、チップセレクト信号/CSd、ロウアドレスストローブ信号/RASd、カラムアドレスストローブ信号/CASd、ライトイネーブル信号/WEd、データストローブ信号DQS0d~DQS7d、及びデータ信号DQ0d~DQ127dに対応する信号端子を備えている。内部電圧発生回路50は、外部から電源端子を介して供給される電源VDD及びVSSに基づいて、DRAMチップ10の内部で使用する内部電圧を生成し、DRAMチップ10何の各部に供給する。温度センサ30は、DRAMチップ10内の温度を検出し、検出結果出力結果をリフレッシュ制御部40に出力する。温度センサ30は、例えば、温度変化に対するトランジスタの閾値電圧Vthの変動に基づいて温度を検出するものであってもよいし、半導体により形成された抵抗素子の温度変化に対する抵抗値の変動に基づいて温度を検出するものでもあってよい。温度センサ30は、例えば、温度センサ30自身が内蔵されているDRAMチップ10の温度が予め定められた閾値以上である場合に、HHigh:ハイ状態第1の出力状態を出力結果として出力する。また、温度センサ30は、例えば、温度センサ30自身が内蔵されているDRAMチップ10の温度が予め定められた閾値未満である場合に、LLow:ロウ状態第2の出力状態を出力結果として出力する。すなわち、温度センサ30は、DRAMチップ10の温度が予め定められた閾値以上である場合に、出力信号TWにH状態を出力し、DRAMチップ10の温度が予め定められた閾値未満である場合に出力信号TWにL状態を出力する。例えば、温度センサ30は、温度センサ30が内蔵されているDRAMチップ10の温度が低い状態から予め定められた閾値以上に変動した場合に、出力結果をL状態第2の出力状態からH状態第1の出力状態に遷移させる。リフレッシュ制御部40は、後述する別の他の半導体チップ例えば、DRAMチップ10_1とするに内蔵された温度センサ30例えば、温度センサ30_1とするの出力結果TWEX1信号が入力される。また、リフレッシュ制御部40は、自チップ例えば、DRAMチップ10_0とするに内蔵されている温度センサ30例えば、温度センサ30_0とするの出力結果TWを論理反転した信号TWEX0信号を生成する。リフレッシュ制御部40は、生成したTWEX0信号を別の半導体チップに出力する。リフレッシュ制御部40は、各チャネル20A~20Dのリフレッシュカウンタ251に、リフレッシュ動作を実行させる基準となるリフレッシュ信号Ref信号を供給する。リフレッシュ制御部40は、別の半導体チップに内蔵された温度センサ30_1の出力結果TWEX1信号に応じて、自チップのリフレッシュ周期を変更する。また、リフレッシュ制御部40は、自チップに内蔵された温度センサ30_0の出力結果TWに応じて、自チップのリフレッシュ周期を変更する。すなわち、リフレッシュ制御部40は、自チップ又は別の半導体チップに内蔵された温度センサ30の出力結果に応じて、リフレッシュ信号Ref信号の周期を変更し、周期を変更したリフレッシュ信号Ref信号を自チップの各チャネル20A~20Dのリフレッシュカウンタ251に供給する。ここで、リフレッシュ信号Ref信号の周期とは、リフレッシュ動作を実行させる実行開始タイミング起動タイミングが生成される周期を示す。ここで、リフレッシュ制御部40は、温度センサ30の出力結果がH状態第1の出力状態である場合に、温度センサ30の出力結果がL状態第2の出力状態である場合よりも短い周期にリフレッシュ周期を変更する。すなわち、リフレッシュ制御部40は、温度センサ30の出力結果がL状態である場合に、温度センサ30の出力結果がH状態である場合よりも長い周期にリフレッシュ周期を変更する。リフレッシュ制御部40の詳細な構成については、図5を参照して後述する。なお、本実施形態において、DRAMチップ10が備える上述した各種信号端子及び電源端子は、図1及び図2において説明した貫通電極5によって形成されている。そのため、半導体装置1では、各種信号端子及び電源端子は、貫通電極を介して複数の半導体チップ例えば、DRAMチップ10_0及び10_1の間において接続されている。例えば、半導体装置1では、複数の半導体チップ例えば、DRAMチップ10_0及び10_1の間において温度センサ30例えば、温度センサ30_1とリフレッシュ制御部40例えば、リフレッシュ制御部40_0とは、貫通電極を介して接続されている。次に、上述したDRAMチップ10を複数備えている本実施形態における半導体装置1の構成について説明する。図5は、本実施形態における半導体装置1の構成を示すブロック図である。この図において、半導体装置1は、2つのDRAMチップ1010_0,10_1を備えている。なお、半導体装置1は、SOCチップ11を備えているが、この図において図示を省略している。DRAMチップ10_0Slice0及びDRAMチップ10_1Slice1は、上述したDRAMチップ10と同一の構成である。なお、この図において、DRAMチップ10_0が備えているチャネル2020A~20Dをチャネル20_0とし、温度センサ30を温度センサ30_0とし、リフレッシュ制御部40をリフレッシュ制御部40_0として説明する。また、チャネル20_0が備えているコントロールロジック部24をコントロールロジック部24_0とし、ロウアドレスバッファ25及びリフレッシュカウンタ251をロウアドレスバッファ25_0及びリフレッシュカウンタ251_0として説明する。また、同様に、DRAMチップ10_1が備えているチャネル2020A~20Dをチャネル20_1とし、温度センサ30を温度センサ30_1とし、リフレッシュ制御部40をリフレッシュ制御部40_1として説明する。また、チャネル20_1が備えているコントロールロジック部24をコントロールロジック部24_1とし、ロウアドレスバッファ25及びリフレッシュカウンタ251をロウアドレスバッファ25_1及びリフレッシュカウンタ251_1として説明する。リフレッシュ制御部40_0は、OSCOscillator部41_0、インバータ回路42_0,43_0、NAND回路ナンド回路44_0、分周回路45_0,47_0、及びマルチプレクサ46_0を備えている。OSC部41_0は、例えば、発振回路であり、コントロールロジック部24_0から供給された内部リフレッシュコマンド信号に基づいて、チャネル20_0に供給するリフレッシュ信号Ref0信号を生成するためのクロック信号を生成する。OSC部41_0は、生成したクロック信号をノードN10に出力し、ノードN10を介して生成したクロック信号を分周回路45_0、及びマルチプレクサ46_0に供給する。チャネル20_0のリフレッシュ動作を起動する。分周回路45_0は、OSC部41_0から供給されたクロック信号を分周して、OSC部41_0が生成したクロック信号よりも周期の長い周波数の低いクロック信号を生成する。分周回路45_0は、生成したクロック信号をノードN20に出力し、ノードN20を介して生成したクロック信号をマルチプレクサ46_0に供給する。インバータ回路42_0は、温度センサ30_0が出力した検出結果出力結果を示す出力信号を論理反転した信号TWEX0信号を生成し、生成したTWEX0信号をDRAMチップ10_0の外部に出力する。本実施形態では、インバータ回路42_0は、生成したTWEX0信号を上述した貫通電極5を介して、DRAMチップ10_1のリフレッシュ制御部40_1に供給する。例えば、温度センサ30_0は、DRAMチップ10の温度が低い温度から予め定められた閾値以上に変動した場合に、出力信号TW0をL状態第2の出力状態からH状態第1の出力状態に遷移させる。この場合、インバータ回路42_0は、TWEX0信号をH状態からL状態に遷移させる。インバータ回路43_0は、温度センサ30_0が出力した検出結果出力結果を示す出力信号TW0を論理反転した信号を生成し、生成した論理反転した信号をノードN40に出力する。なお、インバータ回路43_0が論理反転した信号は、上述したTWEX0信号と同様の論理状態を示す信号である。NAND回路44_0は、否定論理積演算回路である。NAND回路44_0は、インバータ回路43_0からノードN40を介して供給された出力信号TW0の論理反転信号と、上述した貫通電極5を介してDRAMチップ10_1から供給されたTWEX1信号とを否定論理積演算した出力信号をノードN50に出力する。NAND回路44_0は、ノードN50を介して、否定論理積演算した出力信号をセレクト信号として、マルチプレクサ46_0に供給する。すなわち、NAND回路44_0は、TWEX0信号に対応する信号と、TWEX1信号とを否定論理積演算した信号をマルチプレクサ46_0のセレクト信号としてマルチプレクサ46_0に供給する。例えば、NAND回路44_0は、TWEX0信号に対応する信号と、TWEX1信号とのうちのいずれか一方又は両方がL状態である場合に、セレクト信号にH状態を出力する。また、例えば、NAND回路44_0は、TWEX0信号に対応する信号と、TWEX1信号とのうちの両方がH状態である場合に、セレクト信号にL状態を出力する。マルチプレクサ46_0MUXは、NAND回路44_0から供給されたセレクト信号に基づいて、ノードN10を介して供給されるクロック信号と、ノードN20を介して供給されるクロック信号とのうちの一方のクロック信号を切り替えて、ノードN30に出力する。すなわち、マルチプレクサ46_0は、OSC部41_0が生成したクロック信号と、分周回路45_0が分周されたクロック信号とのいずれか一方のクロック信号を、ノードN30を介して分周回路47_0に供給する。マルチプレクサ46_0は、例えば、セレクト信号がL状態である場合に、OSC部41_0が生成したクロック信号よりも周期の長い周波数の低い、分周回路45_0によって分周されたクロック信号を分周回路47_0に供給する。また、マルチプレクサ46_0は、例えば、セレクト信号がH状態である場合に、分周回路45_0が分周したクロック信号よりも周期の短い周波数の高い、OSC部41_0によって生成されたクロック信号を分周回路47_0に供給する。分周回路47_0は、マルチプレクサ46_0から供給されたクロック信号を分周して、分周したクロック信号をリフレッシュ信号Ref0信号として、チャネル20_0のリフレッシュカウンタ251_0に供給する。なお、リフレッシュ信号Ref0信号は、例えば、L状態からH状態に遷移する立ち上がりタイミングがリフレッシュ動作の実行開始タイミング起動タイミングを示している。このように、リフレッシュ制御部40_0は、DRAMチップ10_1別の半導体チップに内蔵された温度センサ30_1の出力結果TW1、又はTWEX1に応じて、リフレッシュ制御部40_0を備えているDRAMチップ10_0自半導体チップのリフレッシュ周期を変更する。また、リフレッシュ制御部40_0は、2つの温度センサ30_0,30_1の出力結果TW0,TW1のうちの少なくとも1つがH状態になった場合に、2つの温度センサ30_0,30_1のうちの全ての出力結果TW0,TW1がL状態である場合よりも短い周期にリフレッシュ周期を変更する。ここで、2つの温度センサ30_0,30_1は、リフレッシュ動作が実行されるDRAMチップ10_0に内蔵されている温度センサ30_0、及び、DRAMチップ10_0とは別の半導体チップであるDRAMチップ10_1に内蔵されている温度センサ30_1である。また、図5において、リフレッシュ制御部40_1は、上述したリフレッシュ制御部40_0と同一の構成である。リフレッシュ制御部40_1は、OSC部41_1、インバータ回路42_1,43_1、NAND回路44_1、分周回路45_1,47_1、及びマルチプレクサ46_1を備えている。このOSC部41_1、インバータ回路42_1,43_1、NAND回路44_1、分周回路45_1,47_1、及びマルチプレクサ46_1は、リフレッシュ制御部40_0におけるOSC部41_0、インバータ回路42_0,43_0、NAND回路ナンド回路44_0、分周回路45_0,47_0、及びマルチプレクサ46_0にそれぞれ対応する。また、上述したノードN10、ノードN20、ノードN30、ノードN40、及びノードN50は、ノードN11、ノードN21、ノードN31、ノードN41、及びノードN51に対応する。また、上述した出力信号TW0及びTWEX0が出力信号TW1及びTWEX1に対応し、上述したリフレッシュ信号Ref0信号がリフレッシュ信号Ref1信号に対応する。次に、本実施形態における半導体装置1の動作について説明する。図6は、本実施形態におけるリフレッシュ制御部4040_0,40_1の動作を示すタイムチャートである。この図において、縦軸は、上から出力信号TW0、出力信号TW1、ノードN10N11の信号、ノードN20N21の信号、ノードN30N31の信号、Ref0信号、及びRef1信号を示している。また、横軸は時間tを示している。この図では、時刻t1においてDRAMチップ10_0が内蔵している温度センサ30_0が、予め定められた閾値以上の温度を検出した場合の一例を示している。時刻t1までの期間において、温度センサ30_0の出力信号TW0、及び温度センサ30_1の出力信号TW1は、ともにL状態を出力している。この場合、マルチプレクサ46_046_1は、分周回路45_045_1によって分周された周波数の低いクロック信号ノードN20N21の信号をノードN30N31に出力する。そのため、Ref0信号及びRef1信号は、温度が予め定められた閾値未満である場合に対応した長い周期ΔT1のリフレッシュ信号が出力される。また、時刻t1において、温度センサ30_0が予め定められた閾値以上の温度を検出し、出力信号TW0をL状態からH状態に遷移させると、NAND回路44_044_1がセレクト信号にH状態を出力する。マルチプレクサ46_046_1は、セレクト信号がH状態であるため、OSC部41_041_1が生成した周波数の高いクロック信号ノードN10N11の信号をノードN30N31に出力する時刻t2参照。これにより、Ref0信号及びRef1信号は、温度が予め定められた閾値以上である場合に対応した短いい周期ΔT2のリフレッシュ信号が出力される。このように、リフレッシュ制御部40_0及びリフレッシュ制御部40_1は、DRAMチップ10_0が高温例えば、予め定められた閾値以上になった場合に、Ref0信号及びRef1信号を長い周期ΔT1から短いい周期ΔT2に変更する。これにより、チャネル20_0のリフレッシュカウンタ251_0、及び、チャネル20_1のリフレッシュカウンタ251_1が、Ref0信号及びRef1信号に基づいて、短い周期ΔT2によってリフレッシュ動作を実行する。なお、DRAMチップ10_1が内蔵している温度センサ30_1が、予め定められた閾値以上の温度を検出した場合出力信号TW1がH状態である場合の動作も図6に示される動作と同様である。以上説明したように、本実施形態における半導体装置1は、複数の半導体チップ例えば、DRAMチップ10_0,10_1、SOCチップ11を備えている。そして、半導体装置1は、複数の半導体チップのうちの、リフレッシュ動作が実行されるDRAMチップ10_0とは別の少なくとも1つの半導体チップ例えば、DRAMチップ10_1に内蔵された温度センサ30_1の出力結果に応じて、DRAMチップ10_0のリフレッシュ周期を変更する。すなわち、半導体装置1は、リフレッシュ動作を必要とする半導体チップ例えば、DRAMチップ10_0を少なくとも1つ含む複数の半導体チップを備えている。半導体装置1は、複数の半導体チップのうちの少なくとも1つの第1の半導体チップ例えば、DRAMチップ10_1に内蔵された温度センサ30_1第1の温度センサの出力結果に応じて、複数の半導体チップのうちの、DRAMチップ10_1第1の半導体チップとは別のDRAMチップ10_0第2の半導体チップにおけるリフレッシュ周期を変更する。ここで、第1の半導体チップとは、リフレッシュ動作が実行される第2の半導体チップとは別の半導体チップであって、温度センサ30第1の温度センサを備える半導体チップのことである。換言すると、半導体装置1は、リフレッシュ動作を必要とする半導体チップを含む複数の半導体チップを備え、複数の半導体チップのうちの第1の半導体チップに内蔵された第1の温度センサの出力結果に応じて、複数の半導体チップのうちの、第1の半導体チップとは異なる第2の半導体チップのリフレッシュ動作を実行するリフレッシュ周期を変更する。つまり、半導体装置1は、複数の半導体チップのうちの第1の半導体チップは第1の温度センサを有し、第1の半導体チップとは異なる第2の半導体チップはリフレッシュ動作を必要とする半導体チップであって、第1の半導体チップの第1の温度センサの出力結果に応じて第2の半導体チップのリフレッシュ周期が変更される。これにより、温度センサ30_1が内蔵されたDRAMチップ10_1の温度を正確に検知してDRAMチップ10_0のリフレッシュ周期を変更するため、不要にDRAMチップ10_0のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置1は、無駄な消費電流を削減することができる。また、本実施形態では、半導体装置1は、DRAMチップ10_1少なくとも1つの半導体チップに内蔵された温度センサ30_1第1の温度センサの出力結果に応じて、DRAMチップ10_0におけるリフレッシュ周期を変更するリフレッシュ制御部40_0を備えている。例えば、DRAMチップ10_0第2の半導体チップは、温度センサ30_1第1の温度センサの出力結果を受けて、DRAMチップ10_0におけるリフレッシュ周期を制御するリフレッシュ制御部40_0を備える。これにより、リフレッシュ制御部40_0が、温度センサ30_1が内蔵されたDRAMチップ10_1の温度を正確に検知してDRAMチップ10_0のリフレッシュ周期を変更する。そのため、リフレッシュ制御部40_0は、不要にDRAMチップ10_0のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置1は、無駄な消費電流を削減することができる。また、本実施形態では、温度センサ30は、温度センサ30自身が内蔵されている半導体チップ例えば、DRAMチップ10_0,10_1の温度が予め定められた閾値以上である場合に、H状態第1の出力状態を出力結果として出力する。また、温度センサ30は、温度センサ30自身が内蔵されている半導体チップの温度が予め定められた閾値未満である場合に、L状態第2の出力状態を出力結果として出力する。また、リフレッシュ制御部40は、温度センサ30の出力結果がH状態である場合に、温度センサ30の出力結果がL状態である場合よりも短い周期にリフレッシュ周期を変更する。これにより、半導体装置1は、DRAMチップ10_0,10_1が高温予め定められた閾値以上になった場合にリフレッシュ周期を短くするので、DRAMチップ10_0,10_1に動作不良が生じることを防止することができる。また、本実施形態では、リフレッシュ動作が実行される第2の半導体チップであるDRAMチップ10_010_1は、第2の温度センサ例えば、温度センサ30_030_1を備えている。そして、リフレッシュ制御部40_040_1は、DRAMチップ10_010_1に内蔵されている温度センサ30_030_1及び別のDRAMチップ10_110_0に内蔵されている第1の温度センサ例えば、温度センサ30_130_0である2つ以上例えば、2つの温度センサ30の出力結果に基づいて、リフレッシュ周期を変更する。例えば、リフレッシュ制御部40_040_1は、2つ以上の温度センサ30_0,30_1の出力結果のうちの少なくとも1つがH状態になった場合に、DRAMチップ10_010_1におけるリフレッシュ周期を短い周期に変更する。ここで、リフレッシュ周期の短い周期とは、2つ以上の温度センサ例えば、30_0及び30_1のうちの全ての出力結果がL状態である場合よりも短い周期である。すなわち、リフレッシュ制御部40_040_1は、温度センサ30_0の出力結果及び温度センサ30_1の出力結果のうちの少なくとも1つがH状態になった場合に、温度センサ30_0の出力結果及び温度センサ30_1の出力結果がどちらもL状態である場合よりも短い周期に、DRAMチップ10_010_1におけるリフレッシュ周期を変更する。これにより、DRAMチップ10_010_1は、半導体装置1が備える別の半導体チップが高温になったことを検知にして、リフレッシュ周期を短くすることができるため、予め高温になる前にリフレッシュ周期を短くすることができる。また、DRAMチップ10_010_1は、半導体装置1が備える別の半導体チップが高温になった場合だけでなく、自半導体チップが高温になった場合にも、リフレッシュ周期を短くすることができる。そのため、半導体装置1は、DRAMチップ10_0,10_1に動作不良が生じることを防止することができる。また、本実施形態では、第2の半導体チップ例えば、DRAM10_0は、第2の温度センサ例えば、温度センサ30_0を更に備え、第2の半導体チップのリフレッシュ周期は、第1及び第2の温度センサ温度センサ30_0及び30_1の出力結果に応じて変更される。また、第1の半導体チップ例えば、DRAM10_1は、リフレッシュ動作を必要とする半導体チップであって、第1の半導体チップのリフレッシュ動作を実行するリフレッシュ周期も第1及び第2の温度センサ温度センサ30_0及び30_1の出力結果に応じて変更される。これにより、第1の半導体チップ例えば、DRAM10_1と第2の半導体チップ例えば、DRAM10_0とは、それぞれ検出した検出結果を共用して使用するので、半導体装置1内の温度を正確に検知してリフレッシュ周期を変更する。そのため、リフレッシュ制御部4040_0,40_1は、不要にDRAMチップ10_0のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置1は、無駄な消費電流を削減することができる。また、本実施形態では、リフレッシュ動作が実行されるDRAMチップ10第2の半導体チップは、温度センサ30及びリフレッシュ制御部40を備えている。また、複数の半導体チップには、複数例えば2つのDRAMチップ10第2の半導体チップ、10_0,10_1含まれている。ここで、第2の半導体チップとは、リフレッシュ動作が実行される半導体チップのことである。リフレッシュ制御部40は、複数のRAMチップ10_0,10_1にそれぞれ内蔵されている温度センサ3030_0,30_1の出力結果のうちの少なくとも1つがH状態になった場合に、温度センサ3030_0,30_1の出力結果のうちの全ての出力結果がL状態である場合よりも短い周期に、自半導体チップのリフレッシュ周期を変更する。例えば、自半導体チップをDRAM10_0とした場合、自半導体チップが内蔵する第2の温度センサは、温度センサ30_0に対応する。この場合、自半導体チップ以外の第2の半導体チップDRAMチップ10_1は、上述した第1の半導体チップに対応し、DRAMチップ10_1が内蔵する第2の温度センサこの場合、第1の温度センサでもあるは、温度センサ30_1に対応する。すなわち、リフレッシュ制御部40は、温度センサ30_0の出力結果と温度センサ30_1の出力結果とのうちの少なくとも1つがH状態になった場合に、それぞれの温度センサ30_0,30_1の出力結果うちの全ての出力結果がL状態である場合よりも短い周期に、自半導体チップにおけるリフレッシュ周期を変更する。これにより、各リフレッシュ制御部4040_0,40_1は、複数のDRAMチップ10_0,10_1の温度センサ3030_0,30_1がそれぞれ検出した検出結果を共用して使用するので、半導体装置1内の温度を正確に検知することができる。各リフレッシュ制御部4040_0,40_1は、半導体装置1内の温度を正確に検知して、各DRAMチップ10_0,10_1のリフレッシュ周期を変更する。そのため、リフレッシュ制御部4040_0,40_1は、不要にDRAMチップ10_0のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置1は、無駄な消費電流を削減することができる。また、温度センサ3030_0,30_1が検出した検出結果を複数のDRAMチップ10_0,10_1で共用して使用するので、予め高温になる前にリフレッシュ周期を短くすることができる。そのため、半導体装置1は、DRAMチップ10_0,10_1に動作不良が生じることを防止することができる。また、本実施形態における半導体装置1は、DRAMチップ10_0,10_1、及びSOCチップ11複数の半導体チップを実装するパッケージ基板3を備えている。また、DRAMチップ10_0,10_1、及びSOCチップ11複数の半導体チップと、パッケージ基板3とが同一の封止樹脂4によって封止されている。また、DRAMチップ10_0,10_1、及びSOCチップ11複数の半導体チップは、それぞれ半導体チップの対向する表面F1第1の面と裏面F2第2の面とを貫通して、表面F1に形成された表面電極55電極端子と裏面F2に形成された裏面電極51電極端子とを電気的に導通させる貫通電極5を備えている。すなわち、DRAMチップ10_0,10_1、及びSOCチップ11は、それぞれ半導体チップを貫通して電気的に導通させる貫通電極を備えている。上述の複数の半導体チップの間において温度センサ30とリフレッシュ制御部40とは、貫通電極5を介して接続されている。すなわち、上述の複数の半導体チップの間において、少なくとも前記第1の温度センサの出力結果を含む信号線が、前記貫通電極を介して接続されている。これにより、複数の半導体チップを備えた半導体装置1であって、各DRAMチップ10_0,10_1に動作不良が生じることを防止ししつつ、無駄な消費電流を削減することができる半導体装置1を1つのパッケージ形状により提供することができる。次に、第2の実施形態による半導体装置について図面を参照して説明する。[第2の実施形態]図7は、第2の実施形態における半導体装置1の構成を示すブロック図である。この図において、半導体装置1は、図5と同一の構成については同一の符号を付し、その説明を省略する。本実施形態では、DRAMチップ10_0とDRAMチップ10_1との間で、温度センサ30_0の出力結果と温度センサ30_1の出力結果とを1本の信号線を用いて相互に共用する形態について説明する。本実施形態において、リフレッシュ制御部40_0は、OSC部41_0、インバータ回路43_0、NAND回路44_0、分周回路45_0,47_0、マルチプレクサ46_0、PMOSトランジスタP型チャネル金属酸化膜半導体電界効果トランジスタ48_0、及びNMOSトランジスタN型チャネル金属酸化膜半導体電界効果トランジスタ49_0を備えている。PMOSトランジスタ48_0は、ソース端子が駆動電源に、ゲート端子が電源グランドに、ドレイン端子がノードN1に、それぞれ接続されている。なお、PMOSトランジスタ48_0は、ソース端子とドレイン端子との間が導通状態にある場合に、高抵抗により電気的に接続されるように形成されている。これにより、PMOSトランジスタ48_0は、ゲート端子が電源グランドに接続されているため常に導通状態になるが、高抵抗により電気的に接続されるためプルアップ抵抗として機能する。NMOSトランジスタ49_0は、ソース端子がグランド電源に、ゲート端子が温度センサ30_0の出力信号TW0の信号線に、ドレイン端子がノードN1に、それぞれ接続されている。NMOSトランジスタ49_0は、ノードN1に対してHi-Z状態又はL状態を出力するオープンドレイン出力トランジスタとして機能する。例えば、NMOSトランジスタ49_0は、温度センサ30_0の出力信号TW0がL状態である場合に、ノードN1に対してHi-Z状態となる。また、NMOSトランジスタ49_0は、温度センサ30_0の出力信号TW0がH状態である場合に、ノードN1に対してL状態を出力する。また、本実施形態では、NAND回路44_0には、インバータ回路42_0の出力信号線の代わりに、このノードN1が接続されている。また、図7において、リフレッシュ制御部40_1は、上述したリフレッシュ制御部40_0と同一の構成である。リフレッシュ制御部40_1において、PMOSトランジスタ48_1、及びNMOSトランジスタ49_1が、PMOSトランジスタ48_0、及びNMOSトランジスタ49_0と同様にノードN1に接続されている。また、NAND回路44_1には、インバータ回路42_1の出力信号線の代わりに、このノードN1が接続されている。このように、本実施形態では、リフレッシュ制御部40_0とリフレッシュ制御部40_1とが、ノードN1を介して接続されている。なお、ノードN1は、上述した貫通電極5を介して接続されている。次に、本実施形態におけるリフレッシュ制御部4040_0,40_1の動作について説明する。本実施形態におけるリフレッシュ制御部4040_0,40_1の動作は、基本的に、第1の実施形態と同様である。本実施形態では、1本の信号線ノードN1により、リフレッシュ制御部40_0とリフレッシュ制御部40_1とが接続されている点が異なる。ここでは、ノードN1に関する動作について説明する。ノードN1には、プルアップ抵抗としてのPMOSトランジスタ48_0,48_1と、オープンドレイン出力をするNMOSトランジスタ49_0,49_1とが接続されている。例えば、温度センサ30_0の出力信号TW0と、温度センサ30_1の出力信号TW1との両方がL状態である場合に、NMOSトランジスタ49_0,49_1が非導通状態になり、ノードN1は、H状態が維持される。また、例えば、温度センサ30_0の出力信号TW0がH状態である場合に、NMOSトランジスタ49_0が導通状態になり、ノードN1は、L状態になる。例えば、温度センサ30_1の出力信号TW1がH状態である場合に、NMOSトランジスタ49_1が導通状態になり、ノードN1は、L状態になる。すなわち、温度センサ30_0の出力信号TW0と、温度センサ30_1の出力信号TW1との両方又はいずれか一方がH状態である場合に、ノードN1は、L状態になる。なお、ノードN1がL状態になった場合に、リフレッシュ制御部4040_0,40_1は、短い周期のリフレッシュ周期に変更する。このように、本実施形態における半導体装置1は、第1の実施形態と同様に、リフレッシュ周期を変更することができる。そのため、本実施形態における半導体装置1は、第1の実施形態と同様の効果を得ることができる。また、本実施形態における半導体装置1は、1本の信号線ノードN1により、複数の半導体チップの温度センサ30の出力結果を複数の半導体チップの間で共用することができる。そのため、本実施形態における半導体装置1は、貫通電極5の数を減らすことが可能である。次に、第3の実施形態による半導体装置について図面を参照して説明する。[第3の実施形態]図8は、第3の実施形態における半導体装置1の構成を示すブロック図である。この図において、半導体装置1は、DRAMチップ1010_0,10_1、及びSOCチップ11を備えている。本実施形態において、第1の半導体チップであるDRAMチップ1010_0,10_1は、リフレッシュ制御部40、コントロールロジック部24、及びロウアドレスバッファ25をそれぞれ備えている。すなわち、DRAMチップ10_0は、リフレッシュ制御部40_0、コントロールロジック部24_0、及びロウアドレスバッファ25_0を備えている。また、DRAMチップ10_1は、リフレッシュ制御部40_1、コントロールロジック部24_1、及びロウアドレスバッファ25_1を備えている。SOCチップ11第3の半導体チップは、例えば、DRAMチップ10を制御するコントローラであり、温度センサ31を備えている。また、SOCチップ11は、DRAMチップ10にアドレス信号及びコマンド信号を出力するコントロールチップである。温度センサ31は、第1及び第2の実施形態における温度センサ30と同様である。本実施形態において、リフレッシュ制御部4040_0,40_1は、SOCチップ11が備えている温度センサ31の出力結果TWに応じて、DRAMチップ10_0,10_1のリフレッシュ周期を変更する。例えば、DRAMチップ10_0において、リフレッシュ制御部40_0は、コントロールロジック部24_0から供給された内部リフレッシュコマンド信号に基づいて、リフレッシュ信号Ref0信号の出力を開始する。例えば、SOCチップ11が高温になり、温度センサ31がH状態を出力した場合に、リフレッシュ制御部40_0は、リフレッシュ信号Ref0信号を短い周期に変更して、ロウアドレスバッファ25_0のリフレッシュカウンタ251_0に供給する。リフレッシュカウンタ251_0は、リフレッシュ制御部40_0から供給されたリフレッシュ信号Ref0信号に基づいて、リフレッシュ動作を実行する。同様に、例えば、DRAMチップ10_1において、リフレッシュ制御部40_1は、コントロールロジック部24_1から供給された内部リフレッシュコマンド信号に基づいて、リフレッシュ信号Ref1信号の出力を開始する。例えば、SOCチップ11が高温になり、温度センサ31がH状態を出力した場合に、リフレッシュ制御部40_1は、リフレッシュ信号Ref1信号を短い周期に変更して、ロウアドレスバッファ25_1のリフレッシュカウンタ251_1に供給する。リフレッシュカウンタ251_1は、リフレッシュ制御部40_1から供給されたリフレッシュ信号Ref1信号に基づいて、リフレッシュ動作を実行する。このように、本実施形態では、複数の半導体チップには、リフレッシュ動作を必要とするDRAMチップ10を制御するSOCチップ11第3の半導体チップが含まれる。なお、本実施形態では、SOCチップ11は、上述した第1の半導体チップに対応する。すなわち、上述した第1の半導体チップには、SOCチップ11が含まれる。DRAMチップ10第2の半導体チップは、リフレッシュ制御部40を備えており、SOCチップ11は、温度センサ31第1の温度センサを備えている。そして、リフレッシュ制御部40は、SOCチップ11が備えている温度センサ31の出力結果に応じて、DRAMチップ10におけるリフレッシュ周期を変更する。これにより、温度センサ30_1が内蔵されたSOCチップ11の温度を正確に検知して、DRAMチップ10のリフレッシュ周期を変更するため、不要にDRAMチップ10のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置1は、無駄な消費電流を削減することができる。また、DRAMチップ10は、半導体装置1が備えるSOCチップ11が高温になったことを検知にして、リフレッシュ周期を短くすることができるため、DRAMチップ10が高温になる前に予めリフレッシュ周期を短くすることができる。そのため、半導体装置1は、DRAMチップ10に動作不良が生じることを防止することができる。次に、第4の実施形態による半導体装置について図面を参照して説明する。[第4の実施形態]本実施形態では、半導体装置1がオートリフレッシュコマンドを用いてリフレッシュ動作を実行する場合の一例である。図9は、第4の実施形態における半導体装置1の構成を示すブロック図である。この図において、半導体装置1は、DRAMチップ1010_0,10_1、及びSOCチップ11を備えている。本実施形態において、第2の半導体チップ又は第1の半導体チップであるDRAMチップ1010_0,10_1は、温度センサ30、コマンドデコーダ22、コントロールロジック部24、及びロウアドレスバッファ25をそれぞれ備えている。すなわち、DRAMチップ10_0は、温度センサ30_0、コマンドデコーダ22_0、コントロールロジック部24_0、及びロウアドレスバッファ25_0を備えている。また、DRAMチップ10_1は、温度センサ30_1、コマンドデコーダ22_1、コントロールロジック部24_1、及びロウアドレスバッファ25_1を備えている。SOCチップ11第3の半導体チップは、例えば、DRAMチップ10を制御するコントローラであり、オートリフレッシュ制御部40aを備えている。オートリフレッシュ制御部40aリフレッシュ制御部は、DRAMチップ10のコマンドデコーダ2222_0,22_1に対して、オートリフレッシュコマンドを所定の周期で各DRAMチップ10のコマンドデコーダ22に出力して、各DRAMチップ10にリフレッシュ動作を実行させる。オートリフレッシュ制御部40aは、例えば、温度センサ30_0の出力信号又は温度センサ30_1の出力信号がH状態になった場合に、DRAMチップ10のコマンドデコーダ22に対して、オートリフレッシュコマンドを上述した所定の周期より短い周期で出力するように変更する。なお、本実施形態において、オートリフレッシュ制御部40aは、第2の実施形態と同様に、トランジスタのオープンドレイン出力を利用することにより、1本の信号線により、温度センサ30_0の出力信号又は温度センサ30_1の出力信号がH状態になったことを検出する。本実施形態において、各DRAMチップ10は、SOCチップ11からオートリフレッシュコマンドがコマンドデコーダ22に供給された場合に、リフレッシュ動作を実行する。例えば、DRAMチップ10_0において、コマンドデコーダ22_0は、供給されたオートリフレッシュコマンドに基づいて、リフレッシュ動作を実行する内部コマンドを生成する。コマンドデコーダ22_0は、生成した内部コマンドをコントロールロジック部24_0に供給する。コントロールロジック部24_0は、このリフレッシュ動作を実行する内部コマンドに基づいて、リフレッシュ信号Auto_Ref0信号をロウアドレスバッファ25_0のリフレッシュカウンタ251_0に供給する。リフレッシュカウンタ251_0は、コントロールロジック部24_0から供給されたリフレッシュ信号Auto_Ref0信号に基づいて、リフレッシュ動作を実行する。同様に、例えば、DRAMチップ10_1において、コマンドデコーダ22_1は、供給されたオートリフレッシュコマンドに基づいて、リフレッシュ動作を実行する内部コマンドを生成する。コマンドデコーダ22_1は、生成した内部コマンドをコントロールロジック部24_1に供給する。コントロールロジック部24_1は、このリフレッシュ動作を実行する内部コマンドに基づいて、リフレッシュ信号Auto_Ref1信号をロウアドレスバッファ25_1のリフレッシュカウンタ251_1に供給する。リフレッシュカウンタ251_1は、コントロールロジック部24_1から供給されたリフレッシュ信号Auto_Ref1信号に基づいて、リフレッシュ動作を実行する。このように、複数の半導体チップには、リフレッシュ動作を必要とするDRAMチップ10を制御するSOCチップ11第3の半導体チップと複数の第2の半導体チップであるDRAMチップ1010_0,10_1とが含まれる。なお、DRAMチップ1010_0,10_1は、DRAMチップ10_010_1を自半導体チップである第2の半導体チップとした場合に、自半導体チップ以外のDRAMチップ10_110_0を第1の半導体チップとしてみなすことができる。すなわち、複数の第2の半導体チップは、第1の半導体チップとしてもみなすことができる。また、DRAMチップ1010_0,10_1は、それぞれ温度センサ3030_0,30_1を備えており、SOCチップ11は、オートリフレッシュ制御部40aを備えている。すなわち、複数の半導体チップは、上述した第1及び第2の半導体チップDRAMチップ10_0,10_1を制御するSOCチップ11を更に含む。そして、SOCチップ11は、第1及び第2の温度センサ温度センサ30_0,30_1の出力結果に応じて、第1及び第2の半導体チップのリフレッシュ周期を制御する。これにより、温度センサ3030_0,30_1がDRAMチップ1010_0,10_1の温度を正確に検知して、SOCチップ11がDRAMチップ10のリフレッシュ周期を変更するため、不要にDRAMチップ10のリフレッシュ周期が変更されることを防止できる。これにより、半導体装置1は、無駄な消費電流を削減することができる。また、SOCチップ11は、複数のDRAMチップ1010_0,10_1のうちのいずれかが高温になったことを検知にして、リフレッシュ周期を短くすることができるため、各DRAMチップ10が高温になる前に予めリフレッシュ周期を短くすることができる。そのため、半導体装置1は、DRAMチップ10に動作不良が生じることを防止することができる。なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。上記の各実施形態において、DRAMチップ10は、512ビットのWide-IOに対応する形態を説明したが、これに限定されずに、他の規格又は仕様に対応する形態でもよい。また、上記の各実施形態において、半導体装置1は、DRAMチップ10を2つ備える形態を説明したが、1つ又は3以上のDRAMチップ10を備える形態でもよい。また、半導体装置1は、SOCチップ11を備えない形態でもよい。例えば、半導体装置1が、DRAMチップ10を含む3つの半導体チップを備える場合、リフレッシュ動作が実行されるDRAMチップ10とは別の少なくとも1つの半導体チップに内蔵された温度センサ30の出力結果に応じて、リフレッシュ周期が変更される形態であれば、他の形態でもよい。また、上記の各実施形態において、半導体装置1は、TSV技術を用いて、複数の半導体チップを積層する形態を説明したが、これに限定されるものではない。例えば、パッケージ基板3の平面に、複数の半導体チップを実装する形態でもよい。また、上記の各実施形態において、H状態を第1の出力状態とし、L状態を第2の出力状態とする形態を説明したが、これに限定されるものではない。また、上記の各実施形態において、温度に応じて2種類のリフレッシュ周期を切り替えて変更する形態を説明したが、温度に応じて2以上の多段階にリフレッシュ周期を切り替えて変更する形態でもよいし、他の形態でもよい。また、予め生成した複数種類の周波数のクロック信号のうちの1つを選択する形態でもよいし、例えば、VCOVoltageControlledOscillatorなどを利用して温度の変動に応じて、出力する周波数を変更する形態でもよい。また、上記の各実施形態において、半導体チップがDRAMチップ10とSOCチップである形態について説明したが、リフレッシュ動作を必要とする半導体チップを含む形態であれば、他の半導体チップとの組み合わせに適用する形態でもよい。半導体チップとしては、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体チップ全般を適用することができる。また、上記の各実施形態において、トランジスタは、電界効果トランジスタFieldEffectTransistor;FETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有してもよい。更に、NMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタは、第2導電型のトランジスタの代表例である。"