相互に直接、画像データの送受信を行うための通信回路を持たない、複数の、画像処理を行うCPUと、前記複数のCPUが同時にアクセス可能なDualPortRAMを有し、前記複数のCPUは前記DualPortRAMを介して接続されていることを特徴とする、画像処理システム。前記複数のCPUは、画像処理と各種デバイスの制御を行う第1CPUと、画像処理のみを行う第2CPUであることを特徴とする請求項1に記載の画像処理システム。前記DualPortRAMは中間デバイス中に構成され、前記中間デバイスは前記第1CPUの制御下で画像処理を行う前記第1CPU若しくは前記第2CPUに画像データを送り出すことを特徴とする、請求項2に記載の画像処理システム。前記中間デバイスにはRAMが接続され、前記中間デバイスは前記第1CPUの制御下で、画像処理を行う前記第1CPU若しくは前記第2CPUに、前記RAMから読み出した画像データを送り出すことを特徴とする、請求項3に記載の画像処理システム。相互に直接、画像データの送受信を行うための通信回路を持たない、画像処理とデバイスの制御を行う第1CPUと、相互に直接、画像データの送受信を行うための通信回路を持たない、画像処理のみを行う第2CPUを有し、前記第1CPUと前記第2CPUが同時にアクセス可能なDualPortRAMを有し、前記第1CPUと前記第2CPUは前記DualPortRAMを介して接続され、前記DualPortRAMは中間デバイス中に構成され、前記中間デバイスにはRAMが接続され、前記中間デバイスは前記第1CPUの制御下で、画像処理を行う前記第1CPU若しくは前記第2CPUに前記RAMから読み出した画像データを送り出し、前記第1CPUは外部記憶装置と接続することを特徴とする、撮像装置において、前記RAMに撮影された画像データがいったん保存され、前記RAMに保存された画像データは前記第1CPUの制御下で前記中間デバイスによって、画像処理を実行中でないCPUに振り分けて送られ、前記第1CPUと前記第2CPUとで複数の画像データを並行して処理し、前記第2CPUから前記第1CPUへ、画像処理済みの画像データを前記DualPortRAMを介して受け渡し、前記第1CPUから外部記憶装置に画像処理済みの画像データを書き込み、保存することを特徴とする撮像装置。しかしながら特許文献1に記載された発明にはライン指定をして間引き読み出しをすることが可能な特殊な撮像素子を使用する必要があり、汎用的な撮像素子を使用することができないという問題点があった。また、特許文献2に記載された発明には、画像データを直接圧縮するため、解像度の劣化が顕著になってしまうという問題があった。そこで、上記課題を解決する方法として、画像処理を行うCPUを追加し、複数のCPUで画像処理を行うことで処理時間を短縮する方法が考えられる。画像処理を複数のCPUで行うとはたとえば、連続撮影された画像を各CPUに振り分けて、複数のCPUに複数の画像を並行して処理させたり、一つの画像データを複数に分割して各CPUに振り分け処理させたりするという方法がある。しかしながら、単純に画像処理を行うCPUを複数にしたとしても、上記のような処理方法を用いて、個々のCPUにおける画像処理の負担を減らすことはできない。CPUには、CPUどうしを接続して、CPU間で直接データの受け渡しが可能な特殊なCPUと、CPUどうしを接続することができず、CPU間で直接データの受け渡しができない汎用のCPUとがある。CPUどうし直接接続して、データの受け渡しを行う必要があるのは、たとえばマスターCPUとスレーブCPUを有する構成の画像処置装置の場合において、外部記憶装置とつながっておらず、外部記憶装置の制御も行っていないスレーブCPUが、画像処理後の最終データを外部記憶装置に書き込むため、外部記憶装置と接続し、制御を行っているマスターCPUに画像処理後の最終データを受け渡す場合などである。前述の特殊なCPUを複数用いる構成とすれば、CPUどうし、データの受け渡しが可能なため、連続撮影された画像を各CPUに振り分けて、複数のCPUに複数の画像を並行して処理させたり、または、一つの画像データを複数に分割して各CPUに振り分け処理させたりすることができる。しかしながら、特殊なCPUを複数用いる構成とすれば、当然、コスト高となってしまう。本発明は、上述の問題点に鑑み、CPUどうしを接続することができず、CPU間で直接データの受け渡しができない汎用のCPUを複数用いて、複数のCPU間でデータの受け渡しをすることができないという不都合を解消し、複数のCPUで画像処理を行うことで高速の画像処理が可能な画像処理システムを提供することを目的とする。相互に直接、画像データの送受信を行うための通信回路を持たない、複数の、画像処理を行うCPUと、前記複数のCPUが同時にアクセス可能なDualPortRAMを有し、前記複数のCPUは前記DualPortRAMを介して接続されていることを特徴とする、画像処理システムを提供する。前記複数のCPUは、画像処理と各種デバイスの制御を行う第1CPUと、画像処理のみを行う第2CPUであることを特徴とする請求項1に記載の画像処理システムを提供する。前記DualPortRAMは中間デバイス中に構成され、前記中間デバイスは前記第1CPUの制御下で画像処理を行う前記第1CPU若しくは前記第2CPUに画像データを送り出すことを特徴とする、請求項2に記載の画像処理システムを提供する。前記中間デバイスにはRAMが接続され、前記中間デバイスは前記第1CPUの制御下で、画像処理を行う前記第1CPU若しくは前記第2CPUに、前記RAMから読み出した画像データを送り出すことを特徴とする、請求項3に記載の画像処理システムを提供する。相互に直接、画像データの送受信を行うための通信回路を持たない、画像処理とデバイスの制御を行う第1CPUと、相互に直接、画像データの送受信を行うための通信回路を持たない、画像処理のみを行う第2CPUを有し、前記第1CPUと前記第2CPUが同時にアクセス可能なDualPortRAMを有し、前記第1CPUと前記第2CPUは前記DualPortRAMを介して接続され、前記DualPortRAMは中間デバイス中に構成され、前記中間デバイスにはRAMが接続され、前記中間デバイスは前記第1CPUの制御下で、画像処理を行う前記第1CPU若しくは前記第2CPUに前記RAMから読み出した画像データを送り出し、前記第1CPUは外部記憶装置と接続することを特徴とする、撮像装置において、前記RAMに撮影された画像データがいったん保存され、前記RAMに保存された画像データは前記第1CPUの制御下で前記中間デバイスによって、画像処理を実行中でないCPUに振り分けて送られ、前記第1CPUと前記第2CPUとで複数の画像データを並行して処理し、前記第2CPUから前記第1CPUへ、画像処理済みの画像データを前記DualPortRAMを介して受け渡し、前記第1CPUから外部記憶装置に画像処理済みの画像データを書き込み、保存することを特徴とする撮像装置を提供する。本発明の画像処理システムによれば、CPUどうしを接続することができず、CPU間で直接データの受け渡しができない汎用のCPUを複数用いて、複数のCPUで画像処理を行うことにより、画像データの解像度を落とすことなく、複数の画像データの処理時間を短縮することができる。図1は本発明にかかる画像処理システムの一例である撮像装置の概略構成を示すブロック図である。図1において、100は、本実施形態におけるデジタルカメラであり、被写体を撮影し、撮影した画像データを保存する。200は、デジタルカメラ100に装着可能な光学系である。本実施例において、デジタルカメラ100は、光学系の交換が可能な構成となっており、デジタルカメラ100と光学系200とで全体としてレンズ交換式カメラシステムを構成している。デジタルカメラ100において、101はイメージャー、102はFPGA、1020はDualPortRAM、103は第1CPU、104は第2CPU、105は外部記憶装置、106は外部表示装置、107は第1SDRAM、108は第2SDRAM、109は第3SDRAMである。光学系200は、レンズ光学系のほか、不図示のレンズCPU、絞りなどを有している。イメージャー101は、レンズ系200を通して入射した光を信号電荷に変換する、CMOSやCCDイメージャーである。第1CPU103は、撮影した画像データに対して、たとえばガンマ補正、YCbCr変換、ノイズ除去等の各種画像処理を行い、さらに、不図示のAE機構やAF機構等の各種デバイスの制御も行うマスターCPUである。第2CPU104は、第1CPU103の制御下において、撮影した画像データに対して、ガンマ補正、YCbCr変換、ノイズ除去等の各種画像処理を行うスレーブCPUである。第1SDRAM107は第1CPU103と接続した記憶装置である。第2SDRAM108は第2CPU104と接続した記憶装置である。第3SDRAM109はFPGA102と接続した記憶装置である。外部記憶装置105は撮影画像を保存するためのメディアである。外部記録装置105としてはたとえば、デジタルカメラ100に着脱自在なSDメモリカード登録商標マルチメディアカード登録商標xDピクチャカード登録商標、スマートメディア登録商標に代表される半導体メモリカード、可搬型小型ハードディスク、磁気ディスク、光ディスク、光磁気ディスク等、種々の記録媒体を用いることができる。外部表示装置106は、撮影した記録前の画像プレビュー画像やカメラに装填された外部記憶装置105から読み出した画像等を表示することができる。また、外部表示装置106は、カメラの動作モードやホワイトバランス、画像のピクセル数、感度等をマニュアル設定する際の各種のメニュー画面を表示させ、ユーザの操作に応じてマニュアル設定項目の設定が可能なユーザインターフェース用の画面を表示する。外部表示装置106としてはたとえば、液晶や有機ELなどを用いることができる。次に、以上の構成のうち、本発明において特徴的な構成について、説明する。第1に、第1CPU103、第2CPU104はともに汎用のメモリとのアクセスを行う外部バスインターフェースを有する。本実施例においては、かかる外部バスによって、FPGA102を双方向RAMとして接続している。元来、通信用のバスは、接続するデバイスの種類が事前に決まっており、デバイスは接続するバスインターフェースの仕様を満たす必要がある。外部バスインターフェースは汎用メモリと接続することを前提としており、本実施例のようにCPUとFPGAを接続する場合には、RAMのような汎用メモリとして接続することで初めて、接続が可能となる。本実施例において、RAMのような汎用メモリとして接続する、とはつまり第1CPU103及び第2CPU104にFPGA102を集積回路として認識させず、RAMのような記憶装置として認識させることで、第1CPU103および第2CPU104とFPGA102を外部バスインターフェースによって接続するということである。本来ならば、第1CPU103および第2CPU104の通信手法として一般的な2線や3線のシリアル通信で大容量データの受け渡しを行わなくてはならず、これでは通信速度が遅すぎてしまい、たとえば連写で撮影をするときに問題となる。しかしながら、本実施例においては、前述のとおり、第1CPU103及び第2CPU104にFPGA102を集積回路として認識させず、RAMのような記憶装置として認識させることで、第1CPU103および第2CPU104とFPGA102を外部バスインターフェースによって接続し、通信速度を落とさず、大容量データの受け渡しを行っている。本実施例においては、FPGA102は内部回路によって第1CPU103、第2CPU104両方から同時にアクセス可能なDualPortRAM1020を構成している。DualPortRAMとはマルチポートRAMの一種で、2つのアクセスポートを持ち、かかる2つのアクセスポートから同時にアクセスが可能なRAMのことである。かかるDualPortRAMの概念について、本実施例を例にして、図2に示す。DualPortRAMは前述のとおり、2つのアクセスポートを持ち、かかる2つのアクセスポートから同時にアクセスが可能なことが特徴である。この特徴は概念的には図2に示すように、一つのデバイス内に2つのSinglePortRAMを有していることと同じであると説明できる。つまり、本実施例におけるDualPortRAM1020内部は、図2に示すように、第1RAM1021と第2RAM1022の2つの仮想のSinglePortRAMを有するような構成となっているものと考えることができる。したがって、本実施例でのDualPortRAM1020と第1CPU103及び第2CPU104とが画像データのやり取りをするためにとっている構成は、以下のように考えることができる。FPGA102中の第1RAM1021は第1CPU103から書き込みを受け、第2CPU104から読み出しを受けるような構成となっており、一方、第2RAM1022が第2CPU104から書き込みを受け、第1CPU103から読み出しを受けるような構成となっている。したがって、本実施例では、第1CPU103からFPGA102中のDualPortRAM1020に画像データを書き込み、第2CPU104がFPGA102中のDualPortRAM1020から画像を読み出すことも、反対に第2CPU104からFPGA102中のDualPortRAM1020に画像データを書き込み、第1CPU103がFPGA102中のDualPortRAM1020から画像を読み出すことも、両方可能な構成となっている。かかるDualPortRAMの構成を用いて、本実施例中では、第2CPU104がFPGA102中のDualPortRAM1020に画像処理済みの画像データを書きこみ、第1CPU103が第2CPU104が書き込んだ画像データをFPGA102中のDualPortRAM1020から読み出している。これにより、第2CPU104は画像処理を施した画像データを第1CPU103に受け渡すことができる。これができなければ、いくら第2CPU104が画像処理を行っても、処理した画像データを外部記憶装置105に保存したり、外部表示装置106に表示したりすることができない。なぜなら、これら外部記憶装置105や外部表示装置106を制御しているのはマスターCPUである第1CPU103だからである。以上のような構成をとることで、CPUどうしを接続することができず、CPU間で直接データの受け渡しができない汎用のCPUどうしでも、画像データのような大容量データを受け渡しすることができる。次に、第2の特徴について説明する。第3SDRAM109はFPGA102と接続している。第3SDRAM109は前述のとおり、記憶装置であり、フレームバッファの役割を果たしている。すなわち、第3SDRAM109には、たとえば連続撮影された画像データが次々と領域がいっぱいになるまで保存され、撮影された画像データを画像処理する場合には第3SDRAM109から各CPUへと送られる。第3SDRAM109を、イメージャー101と接続したFPGA102と接続して配置するのは、本発明の構成において、CPU間で直接データの受け渡しができない汎用のCPUを複数有し、かかる複数のCPU間で、画像データのような大容量データの受け渡しを効率的に行うためである。通常、CPUを複数持たない従来の画像処理装置の場合、フレームバッファの役割を果たす記憶装置は、CPUに接続している。イメージャーは撮影した画像データをCPUに出力し、CPUは自身と接続したフレームバッファの役割を果たす記憶装置に保存する。そして、CPUは記憶装置に保存された画像を読み出して画像処理を行う。CPUが一つの場合は、以上のような構成で何ら問題なく、撮影画像の画像処理を行うことができる。しかしながら、本発明のように撮影画像を複数のCPUで処理する場合には、フレームバッファの役割を果たす記憶装置の配置が問題となる。たとえば、本発明において、イメージャー101と接続したFPGA102と接続して、フレームバッファの役割を果たす第3SDRAM109を配置せず、マスターCPUである第1CPU103と接続する第1SDRAM107やスレーブCPUである第2CPU104と接続する第2SDRAM108にフレームバッファの役割をさせた場合に問題となる。そこで、かかる問題について、第3SDRAM109を配置せず第1SDRAM107をフレームバッファとする場合と、第3SDRAM109を配置せず第2SDRAM108をフレームバッファをする場合の処理の流れを示して、以下に説明する。まず、本発明において、第3SDRAM109を配置せず、マスターCPUである第1CPU103と接続する第1SDRAM107にフレームバッファの役割をさせた場合を例にとって考える。以上のような構成において、撮影された画像データは、イメージャー101からFPGA102を経て第1CPU103に読み出され、次いで第1SDRAM107に送られる。そして、第1CPU103が画像処理中でない場合には、第1CPU103が第1SDRAM107から画像データを読み出し、かかる画像データに画像処理を施す。そして、次の画像データが撮影された場合には、次の画像データは先ほどと同様、イメージャー101から第1CPU103に読み出され、次いで第1SDRAM107に送られる。このとき、第1CPU103が画像処理中であり、第2CPU104が画像処理中でなかった場合、第1CPU103は第1SDRAM107に送られた画像データを読み出し、第2CPUへ送ることになる。つまり、第1CPU103は第1SDRAM107に送られた画像データを読み出し、DualPortRAM1020に画像データを書き込み、第2CPU104がDualPortRAM1020から画像データを読みだして、読みだした画像データに画像処理を施すことになる。すなわち、かかる構成では、第1CPU103に画像処理をさせる場合に比べ、第2CPU104に画像処理をさせる場合に画像データの受け渡しに時間がかかることになる。そのため、画像データの平行処理をするにあたり、非常に効率が悪くなるという問題がある。更に、本発明において、第3SDRAM109を配置せず、スレーブCPUである第2CPU104と接続する第2SDRAM108にフレームバッファの役割をさせた場合を例にとって考える。以上のような構成において、撮影された画像データは、イメージャー101からFPGA102を経て第2CPU104に読み出され、次いで第2SDRAM108に送られる。そして、第1CPU103が画像処理中でない場合には、第2CPU104は第2SDRAM108に送られた画像データを読み出し、第1CPUへ送ることになる。つまり、第2CPU104は第1CPU103の命令により、第2SDRAM108に送られた画像データを読み出し、DualPortRAM1020に画像データを書き込み、第1CPU103がDualPortRAM1020から画像データを読みだして、読みだした画像データに画像処理を施すことになる。そして、次の画像データが撮影された場合には、先ほどと同様、画像データはイメージャー101からFPGA102を経て第2CPU104に読み出され、次いで第2SDRAM108に送られる。そして、第1CPU103が画像処理中であり、第2CPU104が画像処理中でなかった場合には、第1CPU103の命令により、第2CPU104が第2SDRAM108から画像データを読み出し、かかる画像データに画像処理を施すことになる。すなわち、かかる構成では、第2CPU104に画像処理をさせる場合に比べ、第1CPU103に画像処理をさせる場合に画像データの受け渡しに時間がかかることになる。そのため、第1SDRAMにフレームバッファの役割をさせた時同様、画像データの平行処理をするにあたり、非常に効率が悪くなるという問題がある。対して、本発明の実施例のように、第3SDRAM109を配置し、かかる第3SDRAM109にフレームバッファの役割をさせた場合を例にとって考える。本発明の実施例のような構成において、撮影された画像データは、イメージャー101からFPGA102を経て第3SDRAM109に送られる。そして、画像データを画像処理を行うCPUに割り振るため、第1CPU103がFPGA102に第3SDRAM109から画像データを読み出すよう命令する。このとき、第1CPU103が画像処理中でない場合には、FPGA102は第3SDRAM109から画像データを受け取ると、第1CPU103に画像データを送り出し、第1CPU103は、FPGA102から受け取った画像データに画像処理を施す。そして、次の画像データが撮影された場合には、先ほどと同様、イメージャー101からFPGA102を経て第3SDRAM109に送られる。そして、かかる画像データを、画像処理を行うCPUに割り振るため、第1CPU103がFPGA102に第3SDRAM109から画像データを読み出すよう命令する。このとき、第1CPU103が画像処理中であり、第2CPU104が画像処理中でなかった場合、FPGA102は第3SDRAM109から画像データを受け取ると、第2CPU104に画像データを送り出し、第2CPU104は、FPGA102から受け取った画像データに画像処理を施すことになる。すなわち、第1SDRAM107や第2SDRAM108をフレームバッファにした場合のように、どちらか一方への画像データの受け渡しが遠回りになり、どちらか一方への画像データの受け渡しに時間がかかってしまうということがない。以上の対比の結果をふまえ、本発明では、フレームバッファの役割を果たす第3SDRAM109を、FPGA102と接続して配置する。こうすることで、前述したように、画像データはイメージャー101から、FPGA102と接続した第3SDRAM109へと送られ、画像処理を施される際に、第1CPU103の命令により、FPGA102から第1CPU103若しくは第2CPU104へと送ることができる。すなわち、本発明の実施例の構成では、第1CPU103及び第2CPU104いずれが画像処理を行う場合においても、画像データの読み出しの際、どちらかが不利になるということがなく、効率的に第1CPU103と第2CPU104の2つのCPUに画像データを振り分けることができる。次に、本発明を実施した撮像装置における、撮影時の画像データの処理方法の一例について、図3のフローチャートを用いて以下に述べる。撮影動作が行われると、撮影された画像データはイメージャー101より1枚目から順に出力される。ステップ1イメージャー101から出力された画像データは1枚目の画像データから順にFPGA102を経て、第3SDRAM109へと送られるステップ2。かかるステップ2は、後に再度FPGA102へと送られた画像データが、FPGA102から第1CPU103又は第2CPU104へと読みだされるときの処理速度や転送速度の差を調整するためであり、また、前述のとおり、イメージャー101から送られた画像データがマスターCPU103とスレーブCPU104とに効率よく振り分けられるよう動作する、フレームバッファとしての役割をはたすためである。次に、第1CPU103は第1CPU103自身が画像処理中か否かを判断するステップ3。判定の結果、第1CPU103が画像処理中であれば、ステップ8に進み、第1CPU103が画像処理中でなければ、画像データは第3SDRAM109から第1CPU103に読みだされステップ4、第1CPU103は読みだした画像データにたとえばガンマ補正、YCbCr変換、ノイズ除去等の各種画像処理を施すステップ5。画像処理を施された画像データは第1SDRAM107へ送られ、一旦保存されステップ6、最後に、第1SDRAM107から読みだされて、外部表示装置106にプレビュー画像として表示されたり、外部記憶装置105に撮影画像として保存されたりする。ステップ7ステップ3で第1CPU103自身が画像処理中か否かを判断した結果、第1CPU103が画像処理中であった場合には、第1CPU103は第2CPU104が画像処理中か否かを判断するステップ8。判定の結果、第2CPU104が画像処理中であれば、ステップ3に戻り、第2CPU104が画像処理中でなければ、画像データは第2CPU104に送られステップ9第2CPU104は送られてきた画像データにたとえばガンマ補正、YCbCr変換、ノイズ除去等の各種画像処理を施すステップ10。画像処理を施された画像データは一旦、バッファの役割を果たす第2SDRAM108に書き込まれ、その後、DualPortRAM1020に送られるステップ11。これは、先述のとおり、画像処理済みの画像データをマスターCPUである第1CPU103に受け渡すためである。DualPortRAM1020に書き込まれた画像データは、第1CPU103によって読みだされるステップ12。第1CPU103に読みだされた画像データは第1SDRAM107へ送られ、一旦保存されステップ6、最後に、第1SDRAM107から読みだされて、外部表示装置106にプレビュー画像として表示されたり、外部記憶装置105に撮影画像として保存されたりする。ステップ7こうすることで、第1CPU103が画像処理作業中に第2CPU104も画像処理作業を行うことができ、第1CPU103と第2CPU104は並行して別々の画像データの処理を行うことができる。以上の実施例においてはレンズ交換式のデジタルカメラを用いたが、レンズ交換式でないデジタルカメラに本発明を用いても問題ない。