"半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、を具備し、前記トンネル絶縁膜は、SiO2を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第1絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加することを特徴とする不揮発性半導体記憶装置。前記元素は、Nであることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記元素は、AlまたはHfであることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記トンネル絶縁膜は、前記第1絶縁膜と前記半導体層との間に、SiO2で構成される第2絶縁膜をさらに含むことを特徴とする請求項1または請求項2に記載の不揮発性半導体記憶装置。前記トンネル絶縁膜は、前記第1絶縁膜と前記第2絶縁膜との界面に、Si微結晶をさらに含むことを特徴とする請求項4に記載の不揮発性半導体記憶装置。半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、を具備し、前記トンネル絶縁膜は、前記電荷蓄積膜側から順に積層された、SiO2を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む複数の絶縁膜を含み、前記電荷蓄積膜側から順に積層された前記複数の絶縁膜における前記元素の濃度をそれぞれ、n1,n2,,およびniiは整数、かつi≧3とし、膜厚をそれぞれ、r1,r2,,およびriとした場合、n1>n2>>ni、かつn1-n2/r1r2>n2-n3/r2r3>>ni-1-ni/ri-1riの関係を満たすことを特徴とする不揮発性半導体記憶装置。電荷保持特性の向上を図る不揮発性半導体記憶装置を提供する。本実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、を具備し、前記トンネル絶縁膜は、SiO2を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第1絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。<構成例>図1乃至図3を用いて、各実施形態に係る不揮発性半導体記憶装置の構成例について説明する。図1は、各実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。図1に示すように、不揮発性半導体記憶装置100は、メモリセルアレイ5、複数のワード線駆動回路13、複数のソース側選択ゲート線駆動回路14、複数のドレイン側選択ゲート駆動回路15、センスアンプ16、複数のソース線駆動回路17、および複数のバックゲートトランジスタ駆動回路18等を備えている。メモリセルアレイ5には、複数のワード線WLコントロールゲートCG、複数のビット線BL、複数のソース線SL、複数のバックゲートBG、複数のソース側選択ゲートSGS、および複数のドレイン側選択ゲートSGDが設けられている。このメモリセルアレイ5において、積層された複数のワード線WLと後述するU字状シリコンピラーSPとの各交差位置に、データを記憶するメモリセルトランジスタMTrが配置されている。なお、図1において、ワード線WLが4層積層された例を示しているが、これに限らない。ワード線駆動回路13は、ワード線WLに接続され、ワード線WLに印加する電圧を制御する。また、ワード線駆動回路13とワード線WLとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。ソース側選択ゲート線駆動回路14は、ソース側選択ゲートSGSに接続され、ソース側選択ゲートSGSに印加する電圧を制御する。ドレイン側選択ゲート駆動回路15は、ドレイン側選択ゲートSGDに接続され、ドレイン側選択ゲートSGDに印加する電圧を制御する。センスアンプ16は、ビット線BLに接続され、メモリセルトランジスタMTrから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線BLに印加する電圧を制御する。ソース線駆動回路17は、ソース線SLに接続され、ソース線SLに印加する電圧を制御する。このソース線駆動回路17は、全てのソース線SLに接続されているが、これに限らず、各ソース線SLに1つずつ設けられていてもよい。バックゲート駆動回路18は、バックゲートBGに接続され、バックゲートBGに印加する電圧を制御する。図2は、図1におけるメモリセルアレイ5を示す斜視図であり、NANDストリングメモリセルストリング300の構造を示している。図3は、図2におけるNANDストリング300を拡大した断面図である。図2に示すように、メモリセルアレイ5において、半導体基板30上に、U字状シリコンピラー半導体層SPで構成される複数のNANDストリングメモリセルストリング300が配置されている。各メモリストリング300は、U字状シリコンピラーSPに沿って電流経路が直列に形成される複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。複数のメモリセルトランジスタMTrは、U字状シリコンピラーSPと複数のコントロールゲートCGとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続されている。また、図3に示すように、各メモリセルトランジスタMTrは、U字状シリコンピラーSPとコントロールゲートCGとの間に、メモリ膜155を有している。このメモリ膜155は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜152、電荷蓄積膜151、およびブロック絶縁膜150で構成されている。すなわち、各メモリセルトランジスタMTrは、U字状シリコンピラーSPと、その周囲に形成されたトンネル絶縁膜152、電荷蓄積膜151、ブロック絶縁膜150およびコントロールゲートCGとで構成され、MONOS構造を有している。本実施形態に係るMONOS構造についての詳細は、後述する。ドレイン側選択トランジスタSDTrは、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの交差位置に形成されている。一方、ソース側選択トランジスタSSTrは、U字状シリコンピラーSPとソース側選択ゲートSGSとの交差位置に形成されている。また、図3に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、メモリセルトランジスタMTrと同様に、MONOS構造を有している。また、図2に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrは、複数のメモリセルトランジスタMTrの上部に形成されている。また、ソース側選択トランジスタSSTrは、一端ドレインが複数のメモリセルトランジスタの一端ソースに接続され、他端ソースがソース線SLに接続されている。一方、ドレイン側選択トランジスタSDTrは、一端ソースが複数のメモリセルトランジスタMTrの他端ドレインに接続され、他端ドレインがビット線BLに接続されている。U字状シリコンピラーSPは、カラム方向の断面においてU字状に形成されている。このU字状シリコンピラーSPは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有している。パイプ部は、バックゲートBG内に設けられ、バックゲートトランジスタBGTrを構成している。また、U字状シリコンピラーSPは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状シリコンピラーSPは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図3に示すように、U字状シリコンピラーSPは、中空H1を有し、この中空H1に絶縁部156が充填されている。複数のコントロールゲートCGは、バックゲートBGの上方に積層され、U字状シリコンピラーSPの柱状部に直交するように配置されている。各コントロールゲートCGは、ロウ方向に平行に延びている。また、各コントロールゲートCGは、カラム方向に隣接する2つのメモリセルストリング300における4つの柱状部のうちの隣接する2つの柱状部中央側の2つの柱状部に共有されるように形成されている。また、図1に示すように、積層された複数のコントロールゲートCGのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続されている。また、カラム方向において、偶数番目のコントロールゲートCGはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートCGはロウ方向の他端で互いに接続されている。バックゲートBGは、半導体基板30上に図示せぬ絶縁膜を介して形成されている。また、バックゲートBGは、最下方のコントロールゲートCGの下方に設けられている。このバックゲートBGは、U字状シリコンピラーSPの連結部を覆うように、ロウ方向およびカラム方向に2次元的に広がって形成されている。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方に設けられている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートSGDはU字状シリコンピラーSPの一方の柱状部に直交するように形成され、ソース側選択ゲートSGSは他方の柱状部に直交するように形成されている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。ソース線SLは、ソース側選択ゲートSGSの上方に設けられている。ソース線SLは、カラム方向に隣接する2つのメモリセルストリング300における4つの柱状部のうちの隣接する2つの柱状部に共有されるように形成されている。ソース線SLは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。複数のビット線BLは、ソース線SLよりも上方に設けられている。各ビット線BLは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。<第1の実施形態>図4乃至図8を用いて、第1の実施形態に係る不揮発性半導体記憶装置について説明する。第1の実施形態では、メモリセルトランジスタMTrMONOSメモリセルにおけるトンネル絶縁膜152がシリコンピラーSP側の界面においてSiO2、電荷蓄積膜151側の界面においてSiONで構成される。そして、その間においてシリコンピラーSP側から電荷蓄積膜151側に向かってN濃度が大きくなるように構成される。また、トンネル絶縁膜152中のN濃度の勾配は、シリコンピラーSP側から電荷蓄積膜151側に向かって大きくなるように構成される。これにより、トンネル絶縁膜152のバンドギャップをシリコンピラーSP側から電荷蓄積膜151側に向かって小さくなるように構成でき、電荷保持特性の向上を図ることができる。また、N濃度の勾配をシリコンピラーSP側から電荷蓄積膜151側に向かって大きくすることによって、円筒型MONOSメモリセルの外周側ほど電界が低減する形状効果を補い、均一なトンネル絶縁膜電界を実現することができる。以下に、第1の実施形態に係る不揮発性半導体記憶装置について詳説する。[構造]まず、第1の実施形態に係るMONOSメモリセルの構造について説明する。図4は、第1の実施形態に係るMONOSメモリセルを示す断面図および平面図である。より具体的には、図4aは、第1の実施形態に係るMONOSメモリセルの断面図を示し、図4bは、その平面図を示している。図4aおよび図4bに示すように、MONOSメモリセルは、コントロールゲートCG、ブロック絶縁膜150、電荷蓄積膜151、トンネル絶縁膜152、およびシリコンピラーSPで構成されている。コントロールゲートCGは、その上面から下面まで達する円筒状のメモリホール貫通ホール40を有している。言い換えると、コントロールゲートCGは、積層方向に貫通するメモリホール40を有している。ブロック絶縁膜150は、メモリホール40内におけるコントロールゲートCGの側面上に形成されている。ブロック絶縁膜150は、例えば、コントロールゲートCGの側面上から順に形成された、SiO2酸化シリコン、SiN窒化シリコン、およびSiO2の積層膜で構成されている。また、ブロック絶縁膜150は、これに限らず、SiO2またはSiNの単層膜で構成されてもよい。電荷蓄積膜151は、メモリホール40内におけるブロック絶縁膜150の側面上に形成されている。電荷蓄積膜151は、例えば、SiNで構成されている。また、電荷蓄積膜151は、これに限らず、種々の絶縁膜で構成され得るが、後述するトンネル絶縁膜よりもバンドギャップが小さい材料で構成される。トンネル絶縁膜152は、メモリホール40内における電荷蓄積膜151側面上に形成されている。本実施形態に係るトンネル絶縁膜152の詳細については、後述する。シリコンピラーSPは、メモリホール40内におけるトンネル絶縁膜152の側面上に形成されている。シリコンピラーSPは、例えば、ポリシリコンまたはアモルファスシリコンで構成されている。このシリコンピラーSPの内部メモリホール40の中央部には、中空H1が形成され、絶縁材が埋め込まれている。しかし、これに限らず、中空H1は、空洞として形成されていてもよい。これらブロック絶縁膜150、電荷蓄積膜151、トンネル絶縁膜152、およびシリコンピラーSPは、円筒状のメモリホール40に沿って形成されているため、それぞれ円筒状に形成されている。また、ブロック絶縁膜150、電荷蓄積膜151、トンネル絶縁膜152、およびシリコンピラーSPは、メモリホール40の中心Oを中心として同心円状に形成されている。図5は、第1の実施形態に係るMONOSメモリセルのN濃度の分布を示すグラフである。ここで、チャネルシリコンピラーSPとトンネル絶縁膜152との界面は、メモリホール40の中心Oから15nmの距離に位置する。また、トンネル絶縁膜152の膜厚は、6nmである。すなわち、図5は、主にトンネル絶縁膜152のN濃度を示している。また、図6は、第1の実施形態に係るMONOSメモリセルのエネルギーバンドを示す図である。第1の実施形態に係るトンネル絶縁膜152は、チャネルとの界面においてSiO2で構成され、電荷蓄積膜151との界面においてSiON酸窒化シリコンで構成されている。また、その間において、N濃度が連続的に変化するSiONで構成されている。このトンネル絶縁膜152は、SiシリコンおよびO酸素、すなわちSiO2を母材としている。また、トンネル絶縁膜152は、母材と異なるN窒素を含んでいる。このNは、SiO2を母材とするトンネル絶縁膜152に添加することにより、その母材のバンドギャップを低下させる元素である。より具体的には、トンネル絶縁膜152において、N濃度を大きくすることでそのバンドギャップを小さくすることができ、N濃度を小さくすることでそのバンドギャップを大きくすることができる。すなわち、トンネル絶縁膜152のバンドギャップは、N濃度に対する減少関数として変化する。また、トンネル絶縁膜152のバンドギャップの変化率は、N濃度の変化率に対応している。なお、ここで、母材とはトンネル絶縁膜152における主要材料を示しているが、単に組成比が大きい材料を示すものではない。それとは異なる元素ここではNを添加することによりバンドギャップもしくはバンドオフセットが低下するような元の材料を示している。ここで、図5に示すように、トンネル絶縁膜152におけるN濃度は、シリコンピラーSP側メモリホール40の内側から電荷蓄積膜151側メモリホール40の外側に向かって単調に増加する。すなわち、トンネル絶縁膜152は、チャネル側から電荷蓄積膜151に向かってN濃度が大きくなるSiONで構成されている。また、トンネル絶縁膜152におけるN濃度の勾配Nの濃度をn、メモリホール40の中心Oからの距離をrとした場合、その微分係数dn/drは、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に増加する。すなわち、トンネル絶縁膜152におけるN濃度は、メモリホール40の中心Oから外側に向かうにしたがって、その変化率増加率が増加する。このとき、トンネル絶縁膜152におけるN濃度、およびその勾配は、シリコンピラーSP側から電荷蓄積膜151側に向かって連続的に変化する。このようにSiO2を母材とするトンネル絶縁膜152にその母材とは異なる元素Nを導入することで、トンネル絶縁膜152のバンド構造を変調させることができる。より具体的には、図6に示すように、トンネル絶縁膜152は、チャネル側で大きなバンドギャップもしくはバンドオフセットを有し、電荷蓄積膜151側で小さなバンドギャップもしくはバンドオフセットを有する。また、トンネル絶縁膜152におけるバンドギャップもしくはバンドオフセットは、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に減少する。また、トンネル絶縁膜152におけるバンドギャップもしくはバンドオフセットの勾配の絶対値は、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に増加する。このとき、トンネル絶縁膜152におけるバンドギャップもしくはバンドオフセットは、シリコンピラーSP側から電荷蓄積膜151側に向かって連続的に変化する。以上の説明におけるバンドオフセットとは、伝導帯バンドオフセット、もしくは価電子帯バンドオフセットのことである。なお、トンネル絶縁膜152を構成する材料SiONの組成比は、SiO2x1-xと表される。より具体的には、チャネルとの界面においてx=1であり、電荷蓄積膜151との界面においてx=0.75である。すなわち、組成比は、x=0.75~1の範囲で変化する。組成比においてxが0.75より小さくなってしまうとトンネル絶縁膜152の平均配位数Navが3を超えてしまう。平均配位数Navが3を超えると、膜中の欠陥が急激に増加する。このため、本実施形態におけるトンネル絶縁膜152を構成する材料の組成比において、x≧0.75としている。また、図6に示すように、SiO2を母材とするトンネル絶縁膜152にNを添加した場合、エネルギーバンドにおいて伝導帯側の変調よりも価電子帯側の変調のほうが大きい。この価電子帯側の変調は、消去特性の向上に寄与することができる。[製造方法]次に、第1の実施形態に係るMONOSメモリセルの製造方法について説明する。まず、コントロールゲートCGとなる導電層に、上面から下面に達するように、円筒状のメモリホール40が形成される。次に、メモリホール40内におけるコントロールゲートCGの側面上に、ブロック絶縁膜150が形成される。その後、メモリホール40内におけるブロック絶縁膜150の側面上に、電荷蓄積膜151が形成される。次に、メモリホール40内における電荷蓄積膜151の側面上に、トンネル絶縁膜152が形成される。このトンネル絶縁膜152は、以下のように形成される。まず、メモリホール40内における電荷蓄積膜151の側面上に、例えばALDAtomicLayerDeposition法により、SiONで構成される第1膜が形成される。次に、第1膜の側面上に、例えばALD法により、第1膜よりもN濃度の小さいSiONで構成される第2膜が形成される。その後、同様に、第2膜の側面上に、例えばALD法により、SiONで構成される複数の膜が形成される。このとき、内側の膜ほどN濃度、およびその勾配が小さくなるように形成されていく。そして、最後に、例えばALD法により、SiO2で構成される膜が形成された後、十分なアニールが行われる。これにより、Nが拡散され、N濃度が連続的で、かつメモリホール40の内側に向かってN濃度、およびその勾配が単調に減少するトンネル絶縁膜152が形成される。または、トンネル絶縁膜152は、以下のように形成される。まず、メモリホール40内における電荷蓄積膜151の側面上に、例えばALD法により、SiNで構成される膜が形成された後、その膜が酸化され、SiONで構成される第1膜が形成される。次に、第1膜の側面上に、例えばALD法により、SiNで構成される膜が形成され後、その膜が酸化され、第1膜よりもN濃度の小さいSiONで構成される第2膜が形成される。その後、同様に、第2膜の側面上に、例えばALD法により、SiNで構成される膜が形成された後、その膜が酸化されてSiONで構成される膜が形成される工程が繰り返し行われる。このとき、内側の膜ほどN濃度、およびその勾配が小さくなるように形成されていく。そして、最後に、例えばALD法により、SiO2で構成される膜が形成された後、十分なアニールが行われる。これにより、Nが拡散され、N濃度が連続的で、かつメモリホール40の内側に向かってN濃度、およびその勾配が単調に減少するトンネル絶縁膜152が形成される。次に、メモリホール40内におけるトンネル絶縁膜152の側面上に、シリコンピラーSPが形成される。その後、メモリホール40内におけるシリコンピラーSPの側面上に、絶縁材が形成されてメモリホール40内の中央部が埋め込まれ、MONOSメモリセルが完成する。[効果]上記第1の実施形態によれば、MONOSメモリセルにおけるトンネル絶縁膜152は、シリコンピラーSP側の界面においてSiO2、電荷蓄積膜151側の界面においてSiONで構成され、その間においてシリコンピラーSP側から電荷蓄積膜151側に向かってN濃度、およびN濃度の勾配が大きくなる単調増加するSiONで構成されている。これにより、トンネル絶縁膜152のバンドギャップもしくはバンドオフセットをシリコンピラーSP側から電荷蓄積膜151側に向かって小さくなるように構成できる。その結果、電荷保持特性の向上を図ることができる。以下に、電荷保持によるバンド変調の原理について説明する。図7は、第1の実施形態に係るMONOSメモリセルの電荷保持によるバンド変調の比較例を示す図であり、図8は、第1の実施形態に係るMONOSメモリセルの電荷保持によるバンド変調を示す図である。図7aに示すように、比較例によれば、電荷蓄積膜151に電荷電子が保持されていない場合、トンネル絶縁膜152に内部電界バンドギャップの勾配はなく、各膜においてバンドギャップは一定の大きさである。そして、図7bに示すように、電荷蓄積膜151に電荷が保持された場合、その電荷によってバンド変調が生じる。より具体的には、電荷蓄積膜151のバンドエネルギーが上がることで伝導帯側の電子に対する障壁が小さくなるとともに、トンネル絶縁膜152のバンドエネルギーに電子がデトラッピングしやすいような自己電界が生じる。これにより、電荷蓄積膜151における電荷保持特性が劣化してしまう。これに対し、図8aに示すように、第1の実施形態によれば、電荷蓄積膜151に電荷が保持されていない場合、トンネル絶縁膜152に内部電界が生じ、トンネル絶縁膜152のバンドギャップがシリコンピラーSP側から電荷蓄積膜151側に向かって小さくなるように構成されている。このため、図8bに示すように、電荷蓄積膜151に電荷が保持された場合、その電荷によってトンネル絶縁膜152のバンドエネルギーに自己電界が生じても、それを緩和することができる。すなわち、電荷蓄積膜151に保持された電荷のデトラッピングを抑制することができる。また、第1の実施形態によれば、電子が電荷蓄積膜151側に加速しやすいように伝導帯側に内部電界が生じている。これにより、書き込み時の電界を強めることができ、書き込み特性を向上させることができる。また、正孔が電荷蓄積膜151側に加速しやすいように価電子帯側にも内部電界が生じている。これにより、消去時の電界を強めることができ、消去特性を向上させることができる。特に、トンネル絶縁膜152にNを添加することで、価電子帯側に大きな内部電界が生じる。このため、さらなる消去特性の向上を図ることができる。このような書き込み/消去特性の向上にともない、メモリセルの耐久性の劣化を抑制することができる。ところで、円筒型のMONOSメモリセルでは、円筒の径方向にE=C/εrの電界が発生する。ここで、Eは電界、εは誘電率、rはメモリホール40の中心Oからの距離、Cは電荷量に比例し、ワード線WLの膜厚に反比例した定数を示している。すなわち、円筒型のMONOSメモリセルでは、書き込みおよび消去動作において、メモリホール40の中心Oからの距離が大きくなるほど電界が小さくなる。言い換えると、メモリホール40の中心Oから外側になるほど電界が小さくなる円筒型メモリセルの形状効果。N濃度を径方向の外側に向かって単調に増加させると、バンドギャップもしくはバンドオフセットは減少するので、内部電界を作り出すことができる。しかし、N濃度を単調に増加させるだけでは、円筒型メモリセルの形状効果距離rの増加による電界の減少、およびNの導入にともなう誘電率の増加による電界の減少をカバーできない可能性がある。すなわち、トンネル絶縁膜152におけるN濃度を外側に向かって単調に増加させるだけでは、書き込みおよび消去動作において、その特性をそれほど向上させることができない。これに対し、第1の実施形態によれば、トンネル絶縁膜152においてN濃度をシリコンピラーSP側から電荷蓄積膜151側に向かって単調に増加するだけでなく、N濃度の勾配も単調に増加している。これにより、電荷蓄積膜151側の内部電界をさらに強めることができる。その結果、円筒型メモリセルの形状効果による影響を補正し、書き込み/消去特性の向上を図り、また蓄積電荷による自己電界を十分に緩和し、良好なデータ保持特性を得ることができる。<第2の実施形態>図9および図10を用いて、第2の実施形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態では、メモリセルトランジスタMTrMONOSメモリセルにおけるトンネル絶縁膜152がシリコンピラーSP側の界面においてSiO2、電荷蓄積膜151側の界面においてAl2O3で構成される。そして、その間においてシリコンピラーSP側から電荷蓄積膜151側に向かってAl濃度、およびその勾配が大きくなるように構成される。すなわち、第1の実施形態と異なる点は、トンネル絶縁膜152において、N濃度ではなくAl濃度を変化させていく点である。以下に、第2の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]まず、第2の実施形態に係るMONOSメモリセルの構造について説明する。図9は、第2の実施形態に係るMONOSメモリセルのAlアルミニウム濃度の分布を示すグラフである。ここで、チャネルシリコンピラーSPとトンネル絶縁膜152との界面は、メモリホール40の中心Oから15nmの距離に位置する。また、トンネル絶縁膜152の膜厚は、6nmである。すなわち、図9は、主にトンネル絶縁膜152のAl濃度を示している。また、図10は、第2の実施形態に係るMONOSメモリセルのエネルギーバンドを示す図である。第2の実施形態に係るトンネル絶縁膜152は、チャネルとの界面においてSiO2で構成され、電荷蓄積膜151との界面においてAl2O3アルミナで構成されている。また、その間において、Al濃度が連続的に変化するAlSiOアルミシリケートで構成されている。このトンネル絶縁膜152は、SiおよびO、すなわちSiO2を母材としている。また、トンネル絶縁膜152は、母材と異なる元素Alを含んでいる。このAlは、SiO2を母材とするトンネル絶縁膜152に添加することにより、その母材のバンドギャップを低下させる元素である。より具体的には、トンネル絶縁膜152において、Al濃度を大きくすることでそのバンドギャップもしくはバンドオフセットを小さくすることができ、Al濃度を小さくすることでそのバンドギャップもしくはバンドオフセットを大きくすることができる。すなわち、トンネル絶縁膜152のバンドギャップもしくはバンドオフセットは、Al濃度に対する減少関数として変化する。また、トンネル絶縁膜152のバンドギャップもしくはバンドオフセットの変化率は、Al濃度の変化率に対応している比例する。なお、ここで、母材とは主要材料を示しているが、単に組成比が大きい材料を示すものではない。それとは異なる元素ここではAlを添加することによりバンドギャップもしくはバンドオフセットが低下するような元の材料を示している。ここで、図9に示すように、トンネル絶縁膜152におけるAl濃度は、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に増加する。また、トンネル絶縁膜152におけるAl濃度の勾配Alの濃度をn、メモリホール40の中心Oからの距離をrとした場合、その微分係数dn/drは、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に増加する。すなわち、トンネル絶縁膜152におけるAl濃度は、メモリホール40の中心Oから外側に向かうにしたがって、その変化率増加率が増加する。このとき、トンネル絶縁膜152におけるAl濃度、およびその勾配は、シリコンピラーSP側から電荷蓄積膜151側に向かって連続的に変化する。このようにSiO2を母材とするトンネル絶縁膜152にその母材とは異なる元素Alを導入することで、トンネル絶縁膜152のバンド構造を変調させることができる。より具体的には、図10に示すように、トンネル絶縁膜152は、チャネル側で大きなバンドギャップもしくはバンドオフセットを有し、電荷蓄積膜151側で小さなバンドギャップもしくはバンドオフセットを有する。また、トンネル絶縁膜152におけるバンドギャップもしくはバンドオフセットは、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に減少する。また、トンネル絶縁膜152におけるバンドギャップもしくはバンドオフセットの勾配の絶対値は、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に増加減少する。このとき、トンネル絶縁膜152におけるバンドギャップもしくはバンドオフセットは、シリコンピラーSP側から電荷蓄積膜151側に向かって連続的に変化する。なお、トンネル絶縁膜152を構成する材料AlSiOの組成比は、SiO2x1-xである。より具体的には、チャネルとの界面においてx=1であり、電荷蓄積膜151との界面においてx=0である。すなわち、組成比は、x=0~1の範囲で変化する。また、図10に示すように、SiO2を母材とするトンネル絶縁膜152にAlを添加した場合、エネルギーバンドにおいて価電子帯側の変調よりも伝導帯側の変調のほうが大きい。この伝導帯側の変調は、電荷保持特性および書き込み特性の向上に寄与することができる。[製造方法]次に、第2の実施形態に係るMONOSメモリセルの製造方法について説明する。まず、コントロールゲートCGとなる導電層に、上面から下面に達するように、円筒状のメモリホール40が形成される。次に、メモリホール40内におけるコントロールゲートCGの側面上に、ブロック絶縁膜150が形成される。その後、メモリホール40内におけるブロック絶縁膜150の側面上に、電荷蓄積膜151が形成される。次に、メモリホール40内における電荷蓄積膜151の側面上に、トンネル絶縁膜152が形成される。このトンネル絶縁膜152は、ALD法を用いたアルミニウムシリケートの形成方法によって形成される。より具体的には、トンネル絶縁膜152は、以下のように形成される。まず、メモリホール40内における電荷蓄積膜151の側面上に、例えばALDAtomicLayerDeposition法により、Al2O3で構成される第1膜が形成される。次に、第1膜の側面上に、例えばALD法により、SiO2で構成される第2膜が形成される。その後、同様に、第2膜の側面上に、例えばALD法により、Al2O3で構成される膜、およびSiO2で構成される膜を交互に形成していく。ここで、ALD法は、原子層を1層単位で形成することが可能な堆積方法である。このため、メモリホール40内の外側のAl2O3の膜ほど多い層数とし、内側に向かって層数を減らしていく。一方、メモリホール40内の外側のSiO2の膜ほど少ない層数とし、内側に向かって層数を増やしていく。そして、最後に、例えばALD法により、SiO2で構成される膜が形成された後、十分なアニールが行われる。これにより、Alが拡散され、Al濃度が連続的で、かつメモリホール40の内側に向かってAl濃度、およびその勾配が単調に減少するトンネル絶縁膜152が形成される。次に、メモリホール40内におけるトンネル絶縁膜152の側面上に、シリコンピラーSPが形成される。その後、メモリホール40内におけるシリコンピラーSPの側面上に、絶縁材が形成されてメモリホール40内の中央部が埋め込まれ、MONOSメモリセルが完成する。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み/消去特性の向上を図ることができる。また、第2の実施形態によれば、MONOSメモリセルにおけるトンネル絶縁膜152は、シリコンピラーSP側の界面においてSiO2、電荷蓄積膜151側の界面においてAl2O3で構成され、その間においてシリコンピラーSP側から電荷蓄積膜151側に向かってAl濃度、およびその勾配が大きくなる単調増加するAlSiOで構成されている。これにより、トンネル絶縁膜152のバンドギャップもしくはバンドオフセットをシリコンピラーSP側から電荷蓄積膜151側に向かって小さくなるように構成できる。この際、価電子帯側と比べて伝導帯側に大きな内部電界が生じているため、さらなる書き込み特性の向上を図ることができる。なお、トンネル絶縁膜152に添加される元素はAlに限らず、例えばHfハフニウムでもよい。すなわち、トンネル絶縁膜152は、シリコンピラーSP側の界面においてSiO2、電荷蓄積膜151側の界面においてHfO2で構成され、その間においてシリコンピラーSP側から電荷蓄積膜151側に向かってHf濃度が大きくなる単調増加するHfSiOハフニウムシリケートで構成されてもよい。<第3の実施形態>図11および図12を用いて、第3の実施形態に係る不揮発性半導体記憶装置について説明する。第3の実施形態では、メモリセルトランジスタMTrMONOSメモリセルにおけるトンネル絶縁膜152が電荷蓄積膜151側のSiONを含む第1絶縁膜152aと、シリコンピラーSP側のSiO2を含む第2絶縁膜152bとで構成される。より具体的には、第1絶縁膜152aはシリコンピラーSP側から電荷蓄積膜151側に向かってN濃度が大きくなるように構成され、第2絶縁膜152bは組成比が一定のSiO2で構成される。すなわち、第1の実施形態と異なる点は、トンネル絶縁膜152がSiONを含む第1絶縁膜152aとSiO2を含む第2絶縁膜152bとで構成される点である。以下に、第3の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第3の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]まず、第3の実施形態に係るMONOSメモリセルの構造について説明する。図11は、第3の実施形態に係るMONOSメモリセルを示す断面図および平面図である。より具体的には、図11aは、第3の実施形態に係るMONOSメモリセルの断面図を示し、図11bは、その平面図を示している。図11aおよび図11bに示すように、第3の実施形態において、トンネル絶縁膜152は、第1絶縁膜152aおよび第2絶縁膜152bで構成されている。第1絶縁膜152aは、メモリホール40内における電荷蓄積膜151の側面上に形成されている。第1絶縁膜152aは、第1の実施形態におけるトンネル絶縁膜152と同様の構造を有している。すなわち、第1絶縁膜152aは、後述する第2絶縁膜152bとの界面においてSiO2で構成され、電荷蓄積膜151との界面においてSiONで構成されている。また、その間において、N濃度が連続的に変化するSiONで構成されている。この第1絶縁膜152aは、SiおよびO、すなわちSiO2を母材としている。また、第1絶縁膜152aは、母材と異なるNを含んでいる。第2絶縁膜152bは、メモリホール40内における第1絶縁膜152aの側面上に形成されている。第2絶縁膜152bは、SiO2で構成されている。この第2絶縁膜152bの組成比は一定である。第2絶縁膜152bの膜厚は、例えば1nm以上である。第2絶縁膜152bの側面上に、シリコンピラーSPが形成されている。言い換えると、第1絶縁膜152aとシリコンピラーSPとの間に、第2絶縁膜152bが形成されている。図12は、第3の実施形態に係るMONOSメモリセルのエネルギーバンドを示す図である。図12に示すように、第1絶縁膜152aにおけるバンドギャップは、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に減少する。また、第1絶縁膜152aにおけるバンドギャップの勾配の絶対値は、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に増加する。このとき、第1絶縁膜152aにおけるバンドギャップは、シリコンピラーSP側から電荷蓄積膜151側に向かって連続的に変化する。なお、第1絶縁膜152aを構成する材料SiONの組成比は、SiO2x1-xである。より具体的には、第2絶縁膜152bとの界面においてx=1であり、電荷蓄積膜151との界面においてx=0.75である。すなわち、組成比は、x=0.75~1の範囲で変化する。一方、第2絶縁膜152bにおけるバンドギャップは、一定の大きさである。これは、第2絶縁膜152bはNを含まず、SiO2で構成され、かつ一定の組成比で構成されているためである。また、第2絶縁膜152bにおけるバンドギャップは、第1絶縁膜152aのシリコンピラーSP側メモリホール40の内側の端部のバンドギャップと同程度の大きさである。このため、第1絶縁膜152aのバンドギャップと第2絶縁膜152bのバンドギャップとは、連続的に接している。言い換えると、第1絶縁膜152aと第2絶縁膜152bとは組成比が連続して接している。[製造方法]次に、第3の実施形態に係るMONOSメモリセルの製造方法について説明する。まず、コントロールゲートCGとなる導電層に、上面から下面に達するように、円筒状のメモリホール40が形成される。次に、メモリホール40内におけるコントロールゲートCGの側面上に、ブロック絶縁膜150が形成される。その後、メモリホール40内におけるブロック絶縁膜150の側面上に、電荷蓄積膜151が形成される。次に、メモリホール40内における電荷蓄積膜151の側面上に、第1絶縁膜152aが形成される。この第1絶縁膜152aは、第1の実施形態におけるトンネル絶縁膜152とほぼ同様の方法により形成される。その後、メモリホール40内における第1絶縁膜152aの側面上に、第2絶縁膜152bが形成される。このSiO2で構成される第2絶縁膜152bは、SiONで構成される第1絶縁膜152aの形成後に、例えばその端部メモリホール40の内側を酸素アニールすることによって形成される。または、第2絶縁膜152bは、SiONで構成される第1絶縁膜152aの形成後に、シリコンピラーSPとなる多結晶シリコンを形成し、その後、多結晶シリコンの裏側メモリホール40の内側から酸素アニールすることにより、形成される。すなわち、シリコンピラーSPとなる多結晶シリコンを介して酸素を供給することで多結晶シリコンの表側が酸化され、第1絶縁膜152aとシリコンピラーSPとの間に、第2絶縁膜152が形成される。その後は、通常の方法により、メモリホール40内の中央部が埋め込まれ、MONOSメモリセルが完成する。[効果]上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み/消去特性の向上を図ることができる。また、第3の実施形態によれば、トンネル絶縁膜152が電荷蓄積膜151側のSiONを含む第1絶縁膜152aと、シリコンピラーSP側のSiO2を含む第2絶縁膜152bとで構成されている。すなわち、チャネルと第1絶縁膜152aとの間にNが存在しない領域第2絶縁膜152bがある。チャネルの近傍にNが存在すると、チャネルにおける電荷の移動度が低下してしまう。第3の実施形態では、チャネルの界面にNが存在しない第2絶縁膜152bを形成することで、チャネルにおける電荷の移動度を大きくすることができる。なお、第1絶縁膜152aとして第1の実施形態におけるトンネル絶縁膜152と同様の構造に限らず、第2の実施形態におけるトンネル絶縁膜152と同様の構造にしてもよい。すなわち、第1絶縁膜152aは、第2絶縁膜152b側の界面においてSiO2、電荷蓄積膜151側の界面においてAl2O3で構成され、その間において第2絶縁膜152b側から電荷蓄積膜151側に向かってAl濃度、およびその勾配が大きくなる単調増加するAlSiOで構成されてもよい。<第4の実施形態>図13および図15を用いて、第4の実施形態に係る不揮発性半導体記憶装置について説明する。第4の実施形態は、第3の実施形態の変形例であり、メモリセルトランジスタMTrMONOSメモリセルにおけるトンネル絶縁膜152が電荷蓄積膜151側から順に積層されたSiONを含む第3絶縁膜152dと、第3絶縁膜152dよりもN濃度が小さいSiONを含む第4絶縁膜152eと、SiO2を含む第5絶縁膜152fとで構成される例である。第4の実施形態において、第3の実施形態と異なる点は、トンネル絶縁膜152を構成する第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fが、組成比が連続な膜ではなく、非連続な積層膜である点である。以下に、第4の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第4の実施形態において、上記第3の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]まず、第4の実施形態に係るMONOSメモリセルの構造について説明する。図13は、第4の実施形態に係るMONOSメモリセルを示す断面図および平面図である。より具体的には、図13aは、第4の実施形態に係るMONOSメモリセルの断面図を示し、図13bは、その平面図を示している。図13aおよび図13bに示すように、第4の実施形態において、トンネル絶縁膜152は、第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fで構成されている。第3絶縁膜152dは、メモリホール40内における電荷蓄積膜151の側面上に形成されている。第3絶縁膜152dは、SiONで構成されている。第3絶縁膜152dは、SiおよびO、すなわちSiO2を母材とし、また、母材と異なるNを含んでいる。第3絶縁膜152dにおけるN濃度は、例えば18at.である。また、第3絶縁膜152dの組成比は一定であり、膜厚は例えば2nmである。第4絶縁膜152eは、メモリホール40内における第3絶縁膜152dの側面上に形成されている。第4絶縁膜152eは、SiONで構成されている。第4絶縁膜152eは、SiおよびO、すなわちSiO2を母材とし、また、母材と異なるNを含んでいる。第4絶縁膜152eにおけるN濃度は、第3絶縁膜152dにおけるN濃度より小さく、例えば7at.である。また、第4絶縁膜152eの組成比は一定であり、膜厚は例えば2nmである。第5絶縁膜152fは、メモリホール40内における第4絶縁膜152eの側面上に形成されている。第5絶縁膜152fは、SiO2で構成されている。また、第5絶縁膜152fの組成比は一定である。第5絶縁膜152fの膜厚は、例えば2nmである。この第5絶縁膜152fの側面上に、シリコンピラーSPが形成されている。なお、第5絶縁膜152fは、SiおよびO、すなわちSiO2を母材とし、また、母材と異なるNを含んでいてもよい。なお、第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fにおけるN濃度の関係は上記に限らず、以下のようになればよい。図14は、第4の実施形態に係るMONOSメモリセルのN濃度の分布を示すグラフである。図14に示すように、第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fにおけるN濃度をそれぞれ、n1,n2,およびn3とし、第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fにおける膜厚をそれぞれ、r1,r2,およびr3とした場合を考える。このとき、N濃度は、n1>n2>n3の関係を満たす。また、N濃度の勾配は、n1-n2/r1r2>n2-n3/r2r3の関係を満たす。すなわち、トンネル絶縁膜152において、N濃度は、メモリホール40の中心Oから外側の膜ほど大きくなる。また、隣接する膜間のN濃度の差勾配は、メモリホール40の中心Oから外側に向かうにしたがって、大きくなる。より具体的には、外側に位置する第4絶縁膜152eと第3絶縁膜152dとのN濃度差は、内側に位置する第5絶縁膜152fと第4絶縁膜152eとのN濃度差よりも大きくなる。なお、r1=r2=r3であり各膜厚が等しく、n3=0であれば、n1>2×n2となる。また、絶縁膜が3つの場合のみならず、4つ以上の場合であっても、上記N濃度、およびN濃度勾配の条件は成立する。より具体的には、外側電荷蓄積膜151側から内側シリコンピラーSP側に順に形成された絶縁膜のN濃度をそれぞれ、n1,n2,,およびniiは整数、かつi≧3とし、膜厚をそれぞれ、r1,r2,,およびriとした場合を考える。このとき、N濃度は、n1>n2>>niの関係を満たす。また、N濃度の勾配は、n1-n2/r1r2>n2-n3/r2r3>>ni-1-ni/ri-1riの関係を満たす。図15は、第4の実施形態に係るMONOSメモリセルのエネルギーバンドを示す図である。図15に示すように、第3絶縁膜152dにおけるバンドギャップは、一定の大きさである。これは、第3絶縁膜152dが一定の組成比のSiONで構成されているためである。第4絶縁膜152eにおけるバンドギャップは、一定の大きさであり、かつ第3絶縁膜152dにおけるバンドギャップより大きい。これは、第4絶縁膜152eが一定の組成比のSiONで構成され、かつそのN濃度が第3絶縁膜152dにおけるN濃度よりも小さいためである。第5絶縁膜152fにおけるバンドギャップは、一定の大きさである。これは、第5絶縁膜152fはNを含まず、SiO2で構成され、かつ一定の組成比で構成されているためである。また、第5絶縁膜152fはNを含んでいないため、第3絶縁膜152dおよび第4絶縁膜152eよりもバンドギャップが大きい。図示するように、第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fの順にバンドギャップは大きくなっている。言い換えると、トンネル絶縁膜152は、電荷蓄積膜151側からシリコンピラーSPに向かってバンドギャップが大きくなる積層膜で構成されている。また、第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fのバンドギャップは、それぞれの界面で段階的であり非連続である。すなわち、図14に示すように、第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fの組成比も、それぞれの界面で段階的であり非連続である。[製造方法]次に、第4の実施形態に係るMONOSメモリセルの製造方法について説明する。まず、コントロールゲートCGとなる導電層に、上面から下面に達するように、円筒状のメモリホール40が形成される。次に、メモリホール40内におけるコントロールゲートCGの側面上に、ブロック絶縁膜150が形成される。その後、メモリホール40内におけるブロック絶縁膜150の側面上に、電荷蓄積膜151が形成される。次に、メモリホール40内における電荷蓄積膜151の側面上に、例えばALD法により、SiONで構成される第3絶縁膜152dが形成される。次に、メモリホール40内における第3絶縁膜152dの側面上に、例えばALD法により、第3絶縁膜152dよりもN濃度が小さいSiONで構成される第4絶縁膜152eが形成される。次に、メモリホール40内における第4絶縁膜152eの側面上に、例えばALD法により、SiO2で構成される第5絶縁膜152fが形成される。これにより、組成比が非連続な積層膜で構成されるトンネル絶縁膜152が形成される。次に、メモリホール40内におけるトンネル絶縁膜152の側面上に、シリコンピラーSPが形成される。その後、メモリホール40内におけるシリコンピラーSPの側面上に、絶縁材が形成されてメモリホール40内の中央部が埋め込まれ、MONOSメモリセルが完成する。[効果]上記第4の実施形態によれば、第3の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み/消去特性の向上を図ることができ、また、チャネルにおける電荷の移動度を大きくすることができる。また、第4の実施形態によれば、トンネル絶縁膜152が電荷蓄積膜151側から順に積層されたSiONを含む第3絶縁膜152dと、第3絶縁膜152dよりもN濃度が小さいSiONを含む第4絶縁膜152eと、SiO2を含む第5絶縁膜152fとで構成されている。これら第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fはそれぞれ、組成比が一定の膜である。また、各界面において組成比は非連続である。すなわち、第4の実施形態における製造方法では、トンネル絶縁膜152は、3パターンのガス種を用いたALD法を行うことで形成される。このため、ALD法の切り替えシーケンスが少ない。また、その後のアニール処理を行う必要がない。これにより、プロセスを容易にでき、またプロセス時間の短縮を図ることができる。なお、第4の実施形態において、トンネル絶縁膜152が3層の場合を例に説明したが、4層以上でもよい。また、第3絶縁膜152d、第4絶縁膜152e、および第5絶縁膜152fの各膜厚は2nmとしたが、適宜設定可能であり、トータルのトンネル絶縁膜152の膜厚として6nm程度になればよい。<第5の実施形態>図16および図17を用いて、第5の実施形態に係る不揮発性半導体記憶装置について説明する。第5の実施形態は、第3の実施形態の変形例であり、メモリセルトランジスタMTrMONOSメモリセルにおけるトンネル絶縁膜152が電荷蓄積膜151側のSiONを含む第6絶縁膜152gと、シリコンピラーSP側のSiO2を含む第7絶縁膜152hとで構成され、その界面近傍にSi微結晶152iを含有する例である。以下に、第5の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第5の実施形態において、上記第3の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]まず、第5の実施形態に係るMONOSメモリセルの構造について説明する。図16は、第5の実施形態に係るMONOSメモリセルを示す断面図である。図16に示すように、第5の実施形態において、トンネル絶縁膜152は、第6絶縁膜152g、第7絶縁膜152h、およびSi微結晶152iで構成されている。第6絶縁膜152gは、メモリホール40内における電荷蓄積膜151の側面上に形成されている。第6絶縁膜152gは、第3の実施形態における第1絶縁膜152aと同様の構造を有している。第7絶縁膜152hは、メモリホール40内における第6絶縁膜152gの側面上に形成されている。第7絶縁膜152hは、第3の実施形態における第2絶縁膜152bと同様の構造を有している。Si微結晶152iは、トンネル絶縁膜152における第6絶縁膜152gと第7絶縁膜152hとの界面近傍に含有されている。Si微結晶152iの存在密度は、一定であることが望ましいが、領域ごとに異なってもよい。また、図16において、Si微結晶152iは、第6絶縁膜152gと第7絶縁膜152hとの界面近傍のみに形成されているが、第7絶縁膜152hの内部に存在していてもよい。なお、Si微結晶152iは、Siドット、またはSiナノクリスタルとも称される。図17は、第5の実施形態に係るMONOSメモリセルのエネルギーバンドを示す図である。図17に示すように、第6絶縁膜152gにおけるバンドギャップは、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に減少する。また、第6絶縁膜152gにおけるバンドギャップの勾配の絶対値は、シリコンピラーSP側から電荷蓄積膜151側に向かって単調に増加する。このとき、第6絶縁膜152gにおけるバンドギャップは、シリコンピラーSP側から電荷蓄積膜151側に向かって連続的に変化する。一方、第7絶縁膜152hにおけるバンドギャップは、一定の大きさである。これは、第2絶縁膜152bはNを含まず、SiO2で構成され、かつ一定の組成比で構成されているためである。ここで、SiO2を母材とする第6絶縁膜152gにNを添加した場合、エネルギーバンドにおいて伝導帯側の変調よりも価電子帯側の変調のほうが大きい。第5の実施形態では、SiO2を母材とする第6絶縁膜152gにSi微結晶152iも添加している。この場合、図17に示すように、エネルギーバンドにおいてSi微結晶152iの導入の影響が現れ、書き込み時の伝導帯側における電子のトンネル確率が増大する。また、消去時の価電子帯側における正孔のトンネル確率も増大する。すなわち、消去特性のみならず、さらなる電荷保持特性および書き込み特性の向上を図ることができる。[製造方法]次に、第5の実施形態に係るMONOSメモリセルの製造方法について説明する。まず、コントロールゲートCGとなる導電層に、上面から下面に達するように、円筒状のメモリホール40が形成される。次に、メモリホール40内におけるコントロールゲートCGの側面上に、ブロック絶縁膜150が形成される。その後、メモリホール40内におけるブロック絶縁膜150の側面上に、電荷蓄積膜151が形成される。次に、メモリホール40内における電荷蓄積膜151の側面上に、第6絶縁膜152gが形成される。この第6絶縁膜152gは、第3の実施形態における第1絶縁膜152aと同様の方法により形成される。次に、メモリホール40内における第6絶縁膜152gの側面上に、シリコン薄膜が形成される。その後、例えば900から1000°C程度のRTARapidThermalAnneal処理が行われる。このRTA処理は高温短時間で行われ、Si微結晶152iを形成する。このようにして、第6絶縁膜152gの表面にSi微結晶152iが形成される。その後、Si微結晶152iが形成された第6絶縁膜152gの側面上に、第7絶縁膜152hが形成される。この第7絶縁膜152hは、第3の実施形態における第2絶縁膜152bと同様の方法により形成される。その後は、通常の方法により、メモリホール40内の中央部が埋め込まれ、MONOSメモリセルが完成する。[効果]上記第5の実施形態によれば、第3の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み/消去特性の向上を図ることができ、また、チャネル近傍の絶縁膜がSiO2で構成されているため、チャネルにおける電荷の移動度を大きくすることができる。また、第5の実施形態によれば、トンネル絶縁膜152が電荷蓄積膜151側のSiONを含む第6絶縁膜152gと、シリコンピラーSP側のSiO2を含む第7絶縁膜152hとで構成され、その界面近傍にSi微結晶152iを含有している。トンネル絶縁膜152にSi微結晶152iを添加することで、特に伝導帯側の電子トンネル確率が増加し、書き込み特性が向上する。すなわち、トンネル絶縁膜152に、価電子帯側に大きな内部電界を生じさせるNだけでなく、書き込み特性を向上させるSi微結晶152iも添加されている。このため、Nを添加することによるさらなる消去特性の向上のみならず、Si微結晶152iを添加することによるさらなる電荷保持特性および書き込み特性の向上を図ることができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"