"誘電体層の上面に第1極性の電極層、前記誘電体層の下面に第2極性の電極層を有し、特定位置の周りに配置された複数の第1容量素子と、前記誘電体層の上面に前記第2極性の電極層、前記誘電体層の下面に前記第1極性の電極層を有し、前記特定位置の周りに前記複数の第1容量素子と交互に配置された複数の第2容量素子と、前記特定位置に設けられ、前記複数の第1容量素子のすべての第1極性の電極層および前記複数の第2容量素子のすべての第1極性の電極層を接続する単一の共通接続孔と、前記共通接続孔の周りに設けられ、前記複数の第1容量素子の各々の第2極性の電極層を、隣接する前記第2容量素子の第2極性の電極層に接続する複数の個別接続孔とを備えた薄膜キャパシタ。前記複数の個別接続孔は、前記共通接続孔の周りに等方的に配置されている請求項1記載の薄膜キャパシタ。前記複数の第1容量素子のすべての第2極性の電極層および前記複数の第2容量素子のすべての第2極性の電極層が、前記複数の個別接続孔により接続されている請求項1記載の薄膜キャパシタ。前記複数の第1容量素子および前記複数の第2の容量素子のうち少なくとも一つの面積が他の面積とは異なる請求項1記載の薄膜キャパシタ。前記複数の第1容量素子および前記複数の第2容量素子は、各々扇形であると共に全体として円形をなしている請求項1記載の薄膜キャパシタ。前記複数の第1容量素子および前記複数の第2容量素子のうち少なくとも一つの中心角が他の中心角とは異なる請求項5記載の薄膜キャパシタ。前記複数の第1容量素子および前記複数の第2容量素子が、複数層積層されている請求項1記載の薄膜キャパシタ。薄膜キャパシタを有し、前記薄膜キャパシタは、誘電体層の上面に第1極性の電極層、前記誘電体層の下面に第2極性の電極層を有し、特定位置の周りに配置された複数の第1容量素子と、前記誘電体層の上面に前記第2極性の電極層、前記誘電体層の下面に前記第1極性の電極層を有し、前記特定位置の周りに前記複数の第1容量素子と交互に配置された複数の第2容量素子と、前記特定位置に設けられ、前記複数の第1容量素子のすべての第1極性の電極層および前記複数の第2容量素子のすべての第1極性の電極層を接続する単一の共通接続孔と、前記共通接続孔の周りに設けられ、前記複数の第1容量素子の各々の第2極性の電極層を、隣接する前記第2容量素子の第2極性の電極層に接続する複数の個別接続孔とを備えた多層配線基板。チップと、薄膜キャパシタを有する多層配線基板とを備え、前記薄膜キャパシタは、誘電体層の上面に第1極性の電極層、前記誘電体層の下面に第2極性の電極層を有し、特定位置の周りに配置された複数の第1容量素子と、前記誘電体層の上面に前記第2極性の電極層、前記誘電体層の下面に前記第1極性の電極層を有し、前記特定位置の周りに前記複数の第1容量素子と交互に配置された複数の第2容量素子と、前記特定位置に設けられ、前記複数の第1容量素子のすべての第1極性の電極層および前記複数の第2容量素子のすべての第1極性の電極層を接続する単一の共通接続孔と、前記共通接続孔の周りに設けられ、前記複数の第1容量素子の各々の第2極性の電極層を、隣接する前記第2容量素子の第2極性の電極層に接続する複数の個別接続孔とを備えた半導体装置。しかしながら、特許文献1では、キャパシタを複数個並列接続するためには、それぞれのキャパシタに正負の電極を接続する必要があり、面積の増大を避けられなかった。また、特許文献2では、極性,-が交互に並ぶように設けられた隣り合う電極端子に引き出し電極であるビアホール導体を接続させるため、異電極部分のビアホール導体が接触しないように、電極のくり抜き部を多数形成する必要が生じ、有効電極面積の減少を招くという問題があった。本開示の目的は、インダクタンスを低減すると共に、有効電極面積の減少を抑えて小型化することが可能な薄膜キャパシタ、この薄膜キャパシタを備えた多層配線基板、およびこの多層配線基板を備えた半導体装置を提供することにある。本開示による薄膜キャパシタは、以下のA~Dの構成要素を備えたものである。A誘電体層の上面に第1極性の電極層、誘電体層の下面に第2極性の電極層を有し、特定位置の周りに配置された複数の第1容量素子B誘電体層の上面に第2極性の電極層、誘電体層の下面に第1極性の電極層を有し、特定位置の周りに複数の第1容量素子と交互に配置された複数の第2容量素子C特定位置に設けられ、複数の第1容量素子のすべての第1極性の電極層および複数の第2容量素子のすべての第1極性の電極層を接続する単一の共通接続孔D共通接続孔の周りに設けられ、複数の第1容量素子の各々の第2極性の電極層を、隣接する第2容量素子の第2極性の電極層に接続する複数の個別接続孔本開示の薄膜キャパシタでは、誘電体層の上面に第1極性の電極層、誘電体層の下面に第2極性の電極層を有する複数の第1容量素子と、誘電体層の上面に第2極性の電極層、誘電体層の下面に第1極性の電極層を有する複数の第2容量素子とが、特定位置の周りに交互に配置されている。よって、第1極性の電極層と第2極性の電極層との隣接している部分で電流の向きが逆となり、発生する電磁界が打ち消し合い、インダクタンスが低減される。また、複数の第1容量素子のすべての第1極性の電極層および複数の第2容量素子のすべての第1極性の電極層が、単一の共通接続孔により接続されている。よって、接続孔の個数が少なくなり有効電極面積の減少が抑えられると共に小型化が可能となる。本開示の多層配線基板は、上記本開示の薄膜キャパシタを備えたものである。本開示の多層配線基板では、上記本開示の薄膜キャパシタがデカップリングキャパシタとして作用する。本開示の半導体装置は、チップと、上記本開示の薄膜キャパシタを有する多層配線基板とを備えたものである。本開示の半導体装置では、上記本開示の薄膜キャパシタを有する多層配線基板がマザーボードとして作用する。本開示の薄膜キャパシタによれば、誘電体層の上面に第1極性の電極層、誘電体層の下面に第2極性の電極層を有する複数の第1容量素子と、誘電体層の上面に第2極性の電極層、誘電体層の下面に第1極性の電極層を有する複数の第2容量素子とを、特定位置の周りに交互に配置するようにしたので、インダクタンスを低減することが可能となる。また、複数の第1容量素子のすべての第1極性の電極層および複数の第2容量素子のすべての第1極性の電極層を、単一の共通接続孔により接続するようにしたので、接続孔の個数を減らして有効電極面積の減少を抑制すると共に小型化が可能となる。従って、この薄膜キャパシタを多層配線基板に内蔵し、またはこの多層配線基板を用いて半導体装置を構成すれば、薄膜キャパシタの小型化によりレイアウトの自由度が上がり、多層配線基板の小型化が可能になると共に、半導体素子とキャパシタとの配線距離を短くすることができ、半導体装置から見たインダクタンスを低減することが可能となる。以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態薄膜キャパシタ;二つの第1容量素子および二つの第2容量素子が同寸法の正方形であり、第1容量素子の各々の第2極性の電極が、個別接続孔により、隣接する一つの第2容量素子の第2極性の電極に接続されている例2.変形例1薄膜キャパシタ;第1容量素子および第2容量素子が三角形である例3.第2の実施の形態薄膜キャパシタ;二つの第1容量素子および二つの第2容量素子が同寸法の正方形であり、すべての第1容量素子の第2極性の電極とすべての第2容量素子の第2極性の電極とが個別接続孔により接続されている例4.変形例2薄膜キャパシタ;第1容量素子および第2容量素子が三角形である例5.第3の実施の形態薄膜キャパシタ;二つの第1容量素子および二つの第2容量素子が異なる寸法の正方形であり、すべての第1容量素子の第2極性の電極とすべての第2容量素子の第2極性の電極とが個別接続孔により接続されている例6.第4の実施の形態薄膜キャパシタ;第1容量素子および第2容量素子が各々中心角の異なる扇形であると共に全体として円形をなしている例7.変形例3薄膜キャパシタ;第1容量素子の各々の第2極性の電極が、個別接続孔により、隣接する一つの第2容量素子の第2極性の電極に接続されている例8.第5の実施の形態薄膜キャパシタ;第1容量素子および第2容量素子を複数積層した例9.第6の実施の形態多層配線基板;薄膜キャパシタを内蔵する多層配線基板の例10.第7の実施の形態多層配線基板;薄膜キャパシタを内蔵するインターポーザ基板の例11.第8の実施の形態多層配線基板;インターポーザ基板を多段に重ねた例12.第9の実施の形態半導体装置;多層配線基板をマザーボードとして用いた例第1の実施の形態図1は、本開示の第1の実施の形態に係る薄膜キャパシタの平面構成を表し、図2は、図1に示した薄膜キャパシタの断面構成を表したものである。この薄膜キャパシタ1は、プリント配線板またはインターポーザ基板などの多層配線基板に内蔵されてデカップリングキャパシタとして用いられるものである。薄膜キャパシタ1は、例えば、複数の第1容量素子11,12以下、第1容量素子10と総称する。と、複数の第2容量素子21,22以下、第2容量素子20と総称する。とが、特定位置Pの周りに交互に配置された構成を有している。第1容量素子10および第2容量素子20は、例えば、同寸法の四角形正方形である。第1容量素子10は、誘電体層30の上面に第1極性例えばの第1電極層31、誘電体層30の下面に第2極性例えば-の第2電極層32を有している。第2容量素子20は、誘電体層30の上面に第2極性例えば-の第2電極層32、誘電体層30の下面に第1極性例えばの第1電極層31を有している。第1電極層31および第2電極層32は、例えば銅Cuなどの導体層により構成されている。誘電体層30の構成材料としては、例えばSiO2,Si3N4Al2O3HfO2ZrO2Ta2O5,STOSrTiO3,BTOBaTiO3,BSTBaSrTiOなどが挙げられ、比誘電率は4~1000となる。このような材料を使用してプリント配線基板に薄膜キャパシタ1を内蔵する場合、誘電体層30の膜厚は、例えば20nm~1000nm程度であることが望ましい。第1電極層31を流れる電流C31の向きは、特定位置Pから外側に向かう方向であり、第2電極層32を流れる電流C32の向きは、外側から特定位置Pに向かう方向である。よって、個々の第1容量素子10および第2容量素子20においては、第1電極層31を流れる電流の方向と第2電極層32を流れる電流の方向とが逆向きとなり、発生するインダクタンスを打ち消し合って小さくすることが可能となる。このような第1容量素子10および第2容量素子20は、同数図1では例えば二個ずつ設けられている。換言すれば、薄膜キャパシタ1は、第1容量素子10と第2容量素子20とからなる対を複数個図1では例えば二個有している。第1容量素子10は、特定位置Pの周りに間隔をあけて配置されている。第2容量素子20は、特定位置Pの周りに、複数の第1容量素子11,12の間の間隔のあいた部分に配置されている。従って、第1容量素子11,12と第2容量素子21,22とは、特定位置Pの周りに交互に隣接して配置されている。つまり、平面配置においては必ず極性の異なる第1電極層31と第2電極層32とが隣接するようになっている。このように第1容量素子10と第2容量素子20とを特定位置Pを中心にした交互配置とすることにより、第1電極層31と第2電極層32とが隣接している部分で電流C31,C32の向きが逆となり、発生する電磁界を打ち消し合い、インダクタンスを小さくすることが可能となる。また、第1電極層31例えば、VDD電極と第2電極層32例えば、VssGND電極とを同一層に設けることが可能となる。よって、半導体装置図示せずの端子からのVDD配線およびGND配線図示せずを短くすることが可能となり、ESLを小さくすることが可能となる。複数の第1容量素子10のすべての第1電極層31および複数の第2容量素子20のすべての第1電極層31は、特定位置Pに設けられ薄膜キャパシタ1を積層方向に貫通する単一の共通接続孔40によって接続されている。これにより、この薄膜キャパシタ1では、有効電極面積の減少を抑制すると共に小型化が可能となっている。左上の第1容量素子11の第2電極層32は、個別接続孔51により、隣接する左下の第2容量素子21の第2電極層32に接続されている。右下の第1容量素子12の第2電極層32は、個別接続孔52により、隣接する右上の第2容量素子22の第2電極32に接続されている。個別接続孔51,52は、共通接続孔40の周辺において薄膜キャパシタ1を積層方向に貫通するビアホールである。個別接続孔51は、隣接する一対の第1容量素子11および第2容量素子21の第2電極層32どうしを接続し、個別接続孔52は、隣接する一対の第1容量素子12および第2容量素子22の第2電極層32どうしを接続している。共通接続孔40を流れる電流C40の向きは、図2Cに示したように、積層方向において下向きである。個別接続孔51,52を流れる電流C51,C52の向きは、図2Bに示したように、積層方向において上向きである。すなわち、共通接続孔40を流れる電流C40の方向と個別接続孔51,52を流れる電流の方向C51,C52とが逆向きとなる。よって、共通接続孔40内の電流経路が形成する磁場を、個別接続孔51,52内の電流経路が形成する磁場によって相殺低減し、発生するインダクタンスを打ち消し合って小さくすることが可能となる。個別接続孔51,52は、共通接続孔40に近接して配置されていることが望ましい。具体的には、個別接続孔51,52を、デザインルールによって許容される範囲で可能な限り共通接続孔40の近傍に配置するほど、上述したインダクタンス低減効果をより高めることが可能となる。また、個別接続孔51,52は、共通接続孔40の周りに等方的に配置されていることが好ましい。ここに等方的とは、例えば、特定位置Pすなわち共通接続孔40から等距離多少の差がありほぼ等距離と言える場合を含むに配置されていることをいう。これにより、上述したインダクタンス低減効果を更に高めることが可能となる。更に、特定位置Pを中心とした円周方向に等間隔ほぼ等間隔の場合を含むに配置されていれば、より望ましい。薄膜キャパシタ1の上面には、絶縁性基材61と、保護膜としてのソルダーレジスト層62とが、薄膜キャパシタ1の側からこの順に設けられている。薄膜キャパシタ1の下面には、同様に、絶縁性基材63と、保護膜としてのソルダーレジスト層64とが、薄膜キャパシタ1の側からこの順に設けられている。絶縁性基材61,63は、例えば、ガラス布にエポキシ樹脂、ポリイミド樹脂、BT樹脂等の絶縁性樹脂を含浸させたシート状部材により構成されている。共通接続孔40および個別接続孔51,52の上端部、下端部には、電極端子配線層が設けられ、ソルダーレジスト層62,64が開口されてパッドが設けられている。このような薄膜キャパシタ1は、例えば、ビルドアップ法などの技術を用いて製造することができる。この薄膜キャパシタ1では、第1容量素子10および第2容量素子20の各端子図示せずに信号電圧が印加されると、図1に示したように、第1電極層31には、特定位置Pから外側に向かう方向に電流C31が流れ、第2電極層32には、外側から特定位置に向かう方向に電流C32が流れる。すなわち、個々の第1容量素子10および第2容量素子20においては、第1電極層31を流れる電流の方向と第2電極層32を流れる電流の方向とが逆向きとなる。よって、第1電極層31内の電流経路が形成する磁場が、第2電極層32内の電流経路が形成する磁場によって相殺低減され、発生するインダクタンスが打ち消し合って小さくなる。また、第1容量素子10と第2容量素子20とは、特定位置Pを中心にして交互に配置されているので、第1電極層31と第2電極層32とが隣接している部分で電流C31,C32の向きが逆となり、発生する電磁界を打ち消し合い、インダクタンスが小さくなる。更に、共通接続孔40には、図2Cに示したように、電流C40が、積層方向において下向きに流れる。個別接続孔51,52には、図2Bに示したように、電流C51,C52が、積層方向において上向きに流れる。すなわち、共通接続孔40を流れる電流C40の方向と個別接続孔51,52を流れる電流C51,C52の方向とが逆向きとなる。よって、共通接続孔40内の電流経路が形成する磁場が、個別接続孔51,52内の電流経路が形成する磁場によって相殺低減され、発生するインダクタンスが打ち消し合って小さくなる。このように本実施の形態では、第1容量素子10と第2容量素子20とを特定位置Pを中心にした交互配置とするようにしたので、第1電極層31と第2電極層32とが隣接している部分で電流C31,C32の向きを逆として、発生する電磁界を打ち消し合い、インダクタンスを小さくすることが可能となる。また、複数の第1容量素子10のすべての第1電極層31および複数の第2容量素子20のすべての第1電極層31を、単一の共通接続孔40により接続するようにしたので、接続孔の個数を減らして有効電極面積の減少を抑制すると共に小型化が可能となる。なお、上記実施の形態では、説明のため第1電極層31が極性、第2電極層32が-極性である場合を示したが、逆にしても同様である。変形例1また、上記実施の形態では、第1容量素子10および第2容量素子20が四角形正方形である場合について説明したが、第1容量素子10および第2容量素子20は、図3に示した三角形など、他の平面形状を有していてもよい。また、上記実施の形態では、第1容量素子10および第2容量素子20が二個ずつ、合計四個の容量素子が設けられている場合について説明したが、第1容量素子10および第2容量素子20の個数は特に限定されず、三個ずつ、またはそれ以上設けられていてもよい。第2の実施の形態図4は、本開示の第2の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ2は、複数の第1容量素子10のすべての第2電極層32および複数の第2容量素子20のすべての第2電極層32が、複数の個別接続孔51,52,53,54により接続されているものである。これにより、この薄膜キャパシタ2では、第2電極層32の取出し端子となる個別接続孔51~54の個数を増やし、個別接続孔51~54のレイアウト自由度を確保することが可能となっている。また、共通接続孔40の周辺を囲うように個別接続孔51~54が設けられているので、インダクタンスの低減が可能となっている。このことを除いては、本実施の形態は上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。個別接続孔53,54は、個別接続孔51,52と同様に、共通接続孔40の周辺において薄膜キャパシタ1を積層方向に貫通するビアホールである。個別接続孔53は、左下の第2容量素子21の第2電極層32と、隣接する右下の第1容量素子12の第2電極層32とを接続している。個別接続孔54は、右上の第2容量素子22の第2電極層32と、隣接する左上の第1容量素子11の第2電極32とを接続している。個別接続孔53は、隣接する一対の第1容量素子12および第2容量素子21の第2電極層32どうしを接続し、個別接続孔54は、隣接する一対の第1容量素子11および第2容量素子22の第2電極層32どうしを接続している。よって、すべての第1容量素子10および第2容量素子20の第2電極層32どうしが、個別接続孔51,52,53,54により接続されている。個別接続孔51~54は、第1の実施の形態と同様に、共通接続孔40に近接して配置されていることが望ましい。具体的には、個別接続孔51~54を、デザインルールによって許容される範囲で可能な限り共通接続孔40の近傍に配置するほど、上述したインダクタンス低減効果をより高めることが可能となる。また、個別接続孔51~54は、共通接続孔40の周りに等方的に配置されていることが好ましい。ここに等方的とは、例えば、特定位置Pすなわち共通接続孔40から等距離多少の差がありほぼ等距離と言える場合を含むに配置されていることをいう。これにより、上述したインダクタンス低減効果を更に高めることが可能となる。更に、特定位置Pを中心とした円周方向に等間隔ほぼ等間隔の場合を含むに配置されていれば、より望ましい。変形例2なお、上記実施の形態では、第1容量素子10および第2容量素子20が四角形正方形である場合について説明したが、第1容量素子10および第2容量素子20は、図5に示した三角形など、他の平面形状を有していてもよい。第3の実施の形態図6は、本開示の第3の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ3は、第1容量素子10および第2容量素子20の面積がすべて異なり、従って第1容量素子10および第2容量素子20の容量がすべて異なっているものである。このことを除いては、本実施の形態は上記第1および第2の実施の形態と同様の構成、作用および効果を有し、第1および第2の実施の形態と同様にして製造することができる。図7は、比較的大容量の容量素子C1と、比較的小容量の容量素子C2とを並列接続した場合の合成インピーダンスを表したものである。容量素子C1,C2は、特定の周波数領域ΔFではLC並列共振回路として振る舞い、ある周波数において合成インピーダンスSIが極めて高くなり反共振、ターゲットインピーダンスTIを超える場合がある。反共振は、各容量素子C1,C2のインピーダンス最小値の差ΔIが大きいほど、大きくなる。そこで、反共振を抑えるため、更に容量の異なる第3の容量素子を用いて反共振を緩和することが行われる。本実施の形態では、図8に示したように、面積容量の異なる二個の第1容量素子10および二個の第2容量素子20を並列に接続するようにしている。よって、それら各々のインピーダンスI11,I12,I21,I22を合成することにより、反共振を抑えると共に、より低周波側から高周波側までの合成インピーダンスSIを低減することが可能となる。よって、広い帯域でインピーダンスを下げ、デカップリング効果を有効にいかすことが可能となる。なお、上記実施の形態では、第1容量素子10および第2容量素子20の面積容量がすべて異なる場合について説明したが、複数の第1容量素子10および複数の第2の容量素子20のうち少なくとも一つの面積が他の面積とは異なっていればよい。第4の実施の形態図9は、本開示の第4の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ4は、複数の第1容量素子10および複数の第2容量素子20が、各々扇形であると共に全体として円形をなし、かつ、第1容量素子10および第2容量素子20の中心角面積、容量がすべて異なるものである。これにより、本実施の形態では、第1容量素子10および第2容量素子20の面積または容量は、扇形の中心角の角度によって調整することが可能となり、不整形状による有効面積の減少または無効面積の増大を抑制することが可能となる。このことを除いては、本実施の形態は上記第1ないし第3の実施の形態と同様の構成、作用および効果を有し、第1ないし第3の実施の形態と同様にして製造することができる。なお、上記実施の形態では、第1容量素子10および第2容量素子20の中心角面積、容量がすべて異なる場合について説明したが、複数の第1容量素子10および複数の第2容量素子20のうち少なくとも一つの中心角が他の中心角とは異なっていればよい。変形例3また、上記実施の形態では、第2の実施の形態と同様に、複数の第1容量素子10のすべての第2電極層32および複数の第2容量素子20のすべての第2電極層32が、複数の個別接続孔51~54により接続されている場合について説明した。しかしながら、図10に示したように、第1の実施の形態と同様に、個別接続孔51,52のみを設けるようにしてもよい。この場合には、個別接続孔51は、隣接する一対の第1容量素子11および第2容量素子21の第2電極層32どうしを接続し、個別接続孔52は、隣接する一対の第1容量素子12および第2容量素子22の第2電極層32どうしを接続している。第5の実施の形態図11は、本開示の第5の実施の形態に係る薄膜キャパシタの断面構成を表したものである。この薄膜キャパシタ5は、第1の実施の形態の第1容量素子10および第2容量素子20よりなる薄膜キャパシタ1を、複数層図11では例えば二層積層することにより、単位面積あたりの容量を増やすようにしたものである。このことを除いては、本実施の形態は上記第1ないし第3の実施の形態と同様の構成、作用および効果を有し、第1ないし第3の実施の形態と同様にして製造することができる。積層された薄膜キャパシタ1の間には、例えば、絶縁性基材65A,65Bが設けられている。また、それぞれの薄膜キャパシタ1と同層に、第1電極層31または第2電極層32と同じ層により構成された配線層66が設けられていてもよい。この配線層66は、第1電極層31または第2電極層32の形成に用いた膜が残存しているものである。なお、上記実施の形態では、第1の実施の形態の薄膜キャパシタ1を複数層積層した場合について説明したが、第2ないし第4の実施の形態の薄膜キャパシタ2~4を複数層積層することも可能であることは言うまでもない。第6の実施の形態図12は、本開示の第6の実施の形態に係る多層配線基板6の断面構成を表したものである。この多層配線基板6は、例えば、プリント配線板に第1の実施の形態の薄膜キャパシタ1を内蔵したものである。多層配線基板6は、コア層絶縁樹脂層の樹脂基板67およびプリプレグ絶縁樹脂63,61,65,68,63A,61A,65A,68Aを有している。プリプレグ63,61,65,68,61A,65A,68Aの各面には、パターニングされた配線層81,85,88,83A,81A,85A,88Aが設けられている。配線層85,88,81A,85A,88Aはレーザ等により設けられたビア90により接続されている。保護膜としてのソルダーレジスト層62,64が配線層88,88Aの上に設けられ、接続パッド101,102が開口されている。薄膜キャパシタ1は、プリプレグ63とプリプレグ61との間に埋設され、第1電極層31および第2電極層32は個別接続孔51および図示しない共通接続孔40等により、配線層81,81Aに接続されている。薄膜キャパシタ1と同層に、第1電極層31または第2電極層32と同じ層により構成された配線層66,69が設けられていてもよい。この配線層66,69は、第1電極層31または第2電極層32の形成に用いた膜が残存しているものである。この多層配線基板6は、例えば、ビルドアップ法などの技術を用いて製造することができる。本実施の形態では、薄膜キャパシタ1を多層配線基板6に内蔵したので、薄膜キャパシタ1の小型化によりレイアウトの自由度が上がり、多層配線基板6の小型化が可能となる。なお、上記実施の形態では、第1の実施の形態の薄膜キャパシタ1を多層配線基板6に内蔵した場合について説明したが、第2ないし第4の実施の形態の薄膜キャパシタ2~4を多層配線基板6に内蔵することも可能であることは言うまでもない。第7の実施の形態図13は、本開示の第7の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板7は、例えばインターポーザ基板として用いられるものであり、第1の実施の形態の薄膜キャパシタ1が内蔵された基板本体部71を有している。基板本体部71は、例えば第6の実施の形態のように薄膜キャパシタ1が内蔵された多層配線基板の構造を有している。基板本体部71の上面には半導体素子72が実装され,図12に示した接続パッド101とワイヤーボンド接続されており、モールド樹脂73で被覆されている。また、基板本体部71の下面には、マザーボード等に接続するためのはんだバンプ等が、図12に示した接続パッド102に設けられている。また、図14に示したように、半導体素子72はボールグリッドアレイ等によりバンプ接続により実装することも可能である。この多層配線基板7は、例えば、ビルドアップ法などの技術を用いて製造することができる。本実施の形態では、薄膜キャパシタ1を多層配線基板7の基板本体部71に内蔵してインターポーザ基板を構成するようにしたので、第6の実施の形態と同様に、薄膜キャパシタ1の小型化によりレイアウトの自由度が上がり、多層配線基板7の小型化が可能となる。また、半導体素子72またはICチップ74と薄膜キャパシタ1との配線距離を短くすることが可能となり、多層配線基板7から見たインダクタンスを低減することが可能となる。なお、上記実施の形態では、第1の実施の形態の薄膜キャパシタ1を多層配線基板7の基板本体部71に内蔵した場合について説明したが、第2ないし第4の実施の形態の薄膜キャパシタ2~4を多層配線基板7の基板本体部71に内蔵することも可能であることは言うまでもない。第8の実施の形態図15は、本開示の第8の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板8は、例えば、PoPパッケージオンパッケージと呼ばれる多段に重ねられた構造のインターポーザ基板であり、第7の実施の形態に係る多層配線基板7を複数層例えば図15では二層重ねた構成を有している。本実施の形態では、半導体素子72と、多層配線基板7の基板本体部71に埋め込まれた薄膜キャパシタ1との間の配線距離を最短にすることが可能となり、半導体素子72から見たパッケージ全体のインダクタンスを低減することが可能となる。とりわけ、PoPと呼ばれる多段に重ねられた構造において、上部に配置された多層配線基板7には特に有効である。なお、上記実施の形態では、第1の実施の形態の薄膜キャパシタ1を多層配線基板7の基板本体部71に内蔵した場合について説明したが、第2ないし第4の実施の形態の薄膜キャパシタ2~4を多層配線基板7の基板本体部71に内蔵することも可能であることは言うまでもない。第9の実施の形態図16は、本開示の第9の実施の形態に係る半導体装置の構成を表したものである。この半導体装置9は、例えばマザーボード110上に、DC/DC電源回路121と、バルクチップ122と、インターポーザ基板として第8の実施の形態に係る多層配線基板8とを実装したものである。マザーボード110は、図示されていない第1配線層L1,第2配線層GNDL2,第3配線層電源供給配線L3および図示されていない第4配線層L4を、樹脂層111,112,113を間にして積層した構成を有するプリント配線基板である。マザーボード110内部には、第2配線層GNDL2および第3配線層電源供給配線L3と、それらの間の樹脂層112とにより、上記第1の実施の形態に係る薄膜キャパシタ1が構成されている。本実施の形態では、薄膜キャパシタ1をマザーボード110に内蔵したので、半導体素子72と薄膜キャパシタ1との配線距離を短くすることが可能となり、半導体装置9から見たインダクタンスを低減することが可能となる。以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、薄膜キャパシタ,多層配線基板または半導体装置の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。なお、本技術は以下のような構成を取ることも可能である。1誘電体層の上面に第1極性の電極層、前記誘電体層の下面に第2極性の電極層を有し、特定位置の周りに配置された複数の第1容量素子と、前記誘電体層の上面に前記第2極性の電極層、前記誘電体層の下面に前記第1極性の電極層を有し、前記特定位置の周りに前記複数の第1容量素子と交互に配置された複数の第2容量素子と、前記特定位置に設けられ、前記複数の第1容量素子のすべての第1極性の電極層および前記複数の第2容量素子のすべての第1極性の電極層を接続する単一の共通接続孔と、前記共通接続孔の周りに設けられ、前記複数の第1容量素子の各々の第2極性の電極層を、隣接する前記第2容量素子の第2極性の電極層に接続する複数の個別接続孔とを備えた薄膜キャパシタ。2前記複数の個別接続孔は、前記共通接続孔の周りに等方的に配置されている前記1記載の薄膜キャパシタ。3前記複数の第1容量素子のすべての第2極性の電極層および前記複数の第2容量素子のすべての第2極性の電極層が、前記複数の個別接続孔により接続されている前記1または2記載の薄膜キャパシタ。4前記複数の第1容量素子および前記複数の第2の容量素子のうち少なくとも一つの面積が他の面積とは異なる前記1ないし3のいずれか1項に記載の薄膜キャパシタ。5前記複数の第1容量素子および前記複数の第2容量素子は、各々扇形であると共に全体として円形をなしている前記1ないし4のいずれか1項に記載の薄膜キャパシタ。6前記複数の第1容量素子および前記複数の第2容量素子のうち少なくとも一つの中心角が他の中心角とは異なる前記5記載の薄膜キャパシタ。7前記複数の第1容量素子および前記複数の第2容量素子が、複数層積層されている前記1ないし6のいずれか1項に記載の薄膜キャパシタ。8薄膜キャパシタを有し、前記薄膜キャパシタは、誘電体層の上面に第1極性の電極層、前記誘電体層の下面に第2極性の電極層を有し、特定位置の周りに配置された複数の第1容量素子と、前記誘電体層の上面に前記第2極性の電極層、前記誘電体層の下面に前記第1極性の電極層を有し、前記特定位置の周りに前記複数の第1容量素子と交互に配置された複数の第2容量素子と、前記特定位置に設けられ、前記複数の第1容量素子のすべての第1極性の電極層および前記複数の第2容量素子のすべての第1極性の電極層を接続する単一の共通接続孔と、前記共通接続孔の周りに設けられ、前記複数の第1容量素子の各々の第2極性の電極層を、隣接する前記第2容量素子の第2極性の電極層に接続する複数の個別接続孔とを備えた多層配線基板。9チップと、薄膜キャパシタを有する多層配線基板とを備え、前記薄膜キャパシタは、誘電体層の上面に第1極性の電極層、前記誘電体層の下面に第2極性の電極層を有し、特定位置の周りに配置された複数の第1容量素子と、前記誘電体層の上面に前記第2極性の電極層、前記誘電体層の下面に前記第1極性の電極層を有し、前記特定位置の周りに前記複数の第1容量素子と交互に配置された複数の第2容量素子と、前記特定位置に設けられ、前記複数の第1容量素子のすべての第1極性の電極層および前記複数の第2容量素子のすべての第1極性の電極層を接続する単一の共通接続孔と、前記共通接続孔の周りに設けられ、前記複数の第1容量素子の各々の第2極性の電極層を、隣接する前記第2容量素子の第2極性の電極層に接続する複数の個別接続孔とを備えた半導体装置。"