一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第1絶縁膜と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第2絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記第1絶縁膜上、前記ゲート絶縁膜上および前記第2絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極に隣接して、前記第1絶縁膜および前記第2絶縁膜上に形成された第1導電性プレートとを備えたことを特徴とする半導体装置。前記第1導電性プレートは、前記第1絶縁膜上に形成された第1プレート部と、前記第2絶縁膜上に形成された第2プレート部とからなることを特徴とする請求項1に記載の半導体装置。前記第1導電性プレートは電気的にフローティングであることを特徴とする請求項1または2に記載の半導体装置。一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第2絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第2絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極に隣接して、前記第2絶縁膜上に形成された第1導電性プレートとを備えたことを特徴とする半導体装置。前記第1導電性プレートは電気的にフローティングであることを特徴とする請求項4に記載の半導体装置。前記第1導電性プレートの上層に、層間絶縁膜を介して、前記第1導電性プレートの少なくとも一部と対向するように設けられた第2導電性プレートを有することを特徴とする請求項1~5のいずれかに記載の半導体装置。前記第2導電性プレートは電圧供給源に電気的に接続されていることを特徴とする請求項6に記載の半導体装置。前記電圧供給源は接地電圧から前記半導体装置の駆動電源電圧の間の所定の電圧を供給することを特徴とする請求項7に記載の半導体装置。前記第1導電性プレートは電圧供給源に電気的に接続されていることを特徴とする請求項1または4に記載の半導体装置。前記電圧供給源は、前記高不純物濃度ソース層および前記高不純物濃度ドレイン層に与えられる電位のうち、前記ゲート電極の電位に対する差が大きい方の電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定されていることを特徴とする請求項9に記載の半導体装置。前記第1プレート部および前記第2プレート部はそれぞれ独立した電圧供給源に電気的に接続されていることを特徴とする請求項2に記載の半導体装置。前記第1プレート部に接続する前記電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きい時、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、前記第2プレート部に接続する前記電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きい時、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定されていることを特徴とする請求項11に記載の半導体装置。図11に示した従来のMOS型トランジスタは、所定の高耐圧特性および印加される高電圧に対して一応の信頼性を備えたものであるが、更なる耐圧の改善および信頼性の向上を要求されることが予想される。その場合、従来のMOS型トランジスタの構造を維持したままでは前記要求を達成することが困難であるという問題があった。図11a、bに示したようなトランジスタでは、ゲート電極がゲート絶縁膜からLOCOS法で形成された厚い絶縁膜にかけての領域を覆うように設けられているために厚い絶縁膜上のゲート電極部分がフィールドプレートとして作用し、その部分直下のドレインオフセット層における電界を緩和させることは可能である。しかしながらゲート電極端部に起因して、厚い絶縁膜下面近傍のドレインオフセット層に生じる電界集中を回避することは困難であり、従ってトランジスタとしての耐圧をさらに向上させることも困難であった。それに加えて場合によっては上記電界集中によりドレインオフセット層中のキャリアが加速されてインパクトイオン化を起こし、それに伴うキャリア増倍現象が生じ、キャリアの一部が厚い絶縁膜中にトラップされて荷電した界面準位を形成する。こうした界面準位の生成と増加はドレインオフセット層中の電界分布を変化させ、電界分布の変化がドレイン耐圧の経年変化を生じさせる。すなわちトランジスタの耐圧に関する信頼性を劣化させるのである。本発明は上記課題を解決するものであって、耐圧およびその信頼性が改善された、特に高電圧で駆動するトランジスタおよびそのトランジスタを含む半導体装置を提供することを目的とする。上記課題を解決するための本発明に係る第1の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第1絶縁膜と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第2絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記第1絶縁膜上、前記ゲート絶縁膜上および前記第2絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極に隣接して、前記第1絶縁膜および前記第2絶縁膜上に形成された第1導電性プレートとを備えている。上記課題を解決するための本発明に係る第2の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第2絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第2絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極に隣接して、前記第2絶縁膜上に形成された第1導電性プレートとを備える。上記第1および第2の半導体装置においては、望ましくは前記第1導電性プレートが電気的にフローティングとされる。また、上記第1および第2の半導体装置の一形態においては、前記第1導電性プレートの上層に、層間絶縁膜を介して、前記第1導電性プレートの少なくとも一部と対向するように設けられた第2導電性プレートを有する。この第2導電性プレートはさらに電圧供給源に電気的に接続されることが望ましく、その場合、前記電圧供給源は接地電圧と前記半導体装置の駆動電源電圧との間の所定の電圧を供給するように設定することができる。上記第1および第2の半導体装置の他の一形態では、前記第1導電性プレートは電圧供給源に電気的に接続される。この場合第1の半導体装置において、前記電圧供給源は、前記高不純物濃度ソース層および前記高不純物濃度ドレイン層に与えられる電位のうち、前記ゲート電極の電位に対する差が大きい方の電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。第1の半導体装置のさらに他の一形態においては、前記第1導電性プレートが、前記第1絶縁膜上に形成された第1プレート部と、前記第2絶縁膜上に形成された第2プレート部とから構成される。これら第1プレート部および第2プレート部は電気的にフローティングとすることが望ましい。しかしこれら第1プレート部と第2プレート部はそれぞれ独立した電圧供給源に電気的に接続され得る。前記第1および第2プレート部が電圧供給源に接続される場合、前記第1プレート部に接続する前記電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きい時、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、前記第2プレート部に接続する前記電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きい時、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。以上のように本発明に係る半導体装置は、ゲート電極に隣接すると共に、少なくともチャネル領域と高不純物濃度ドレイン層との間の、低不純物濃度ドレイン層上に形成された第2絶縁膜上に設けられた第1導電性プレートを備えており、一つの望ましい場合には、第1導電性プレートが電気的にフローティングとされる。このような第1導電性プレートは隣接するゲート電極に容量結合し、半導体装置の動作中にゲート電極電位と高不純物濃度ドレイン層の電位の中間電位に自動的に設定される。この状態にある第1導電性プレートによって、高不純物濃度ドレイン層に高電圧が印加されても特に第2絶縁膜下面近傍の低不純物濃度ドレイン層部分の電界集中が緩和され、半導体装置の耐圧が向上する。また耐圧の経時変動が抑制されて耐圧信頼性が向上する。上記第1の半導体装置のように、ソース層側の第1絶縁膜上にも第1導電性プレートが設けられる場合は、ドレイン層側と同様にソース層側の耐圧およびその信頼性も向上する。また本発明に係る他の形態の半導体装置は、電気的にフローティングの第1導電性プレートに代えて、ゲート電極電位と高不純物濃度ドレイン層など高電圧が印加される側の電位の中間の適切な電位を生ずる電圧供給源に接続された第1導電性プレートを備えるが、このような第1導電性プレートによっても半導体装置の耐圧およびその信頼性が向上する。以下本発明の実施形態に係る半導体装置について図面を参照しながら説明する。以下の実施形態において説明する半導体装置は、電源電圧十数V~250V程度で駆動する横型で且つMOS型のトランジスタであり、最初に述べた中耐圧ないしは高耐圧トランジスタに対応する。しかしながら構造の面からは実質的に高耐圧トランジスタというべきデバイスであるから、以下の説明では中耐圧、高耐圧をまとめて高耐圧トランジスタという。実施形態1図1は本発明の第1の実施形態に係る半導体装置として、高耐圧MOS型トランジスタPチャネル型の一例を示す断面図であり、図2はその平面レイアウトを示す図である。この高耐圧MOS型トランジスタは特に駆動電圧が20V~100V程度の場合に好適なものであり、図1に示す断面は図2におけるA-A’線に沿う断面である。図1において、例えば単結晶シリコンからなるP型半導体基板1に低不純物濃度1016cm3のオーダーのN型のウェル2が形成されている。ウェル2は半導体基板1への不純物熱拡散あるいは半導体基板1上に成長させたN型エピタキシャル層によって形成可能である。また半導体基板1自体をN型としてもよい。このようなウェル2自体、ウェル2が形成されるエピタキシャル層および半導体基板1自体をまとめて半導体層とする。これは以下のすべての実施形態においても適用される。ウェル2内には、互いに離間して低不純物濃度1×1017cm3程度のP型ソース層3と低不純物濃度1×1017cm3程度のP型ドレイン層4が形成されている。これら低不純物濃度ソース層3およびドレイン層4はそれぞれソースオフセット層、ドレインオフセット層と呼ばれる不純物層であり、高耐圧MOS型トランジスタのドリフト領域として働き、それぞれソース耐圧、ドレイン耐圧を確保する。ソースオフセット層3、ドレインオフセット層4の一部からそれらの外部にあるウェル2の表面はLOCOS法で形成された例えば膜厚約400nmの素子分離絶縁膜7に被覆されている。またソースオフセット層3およびドレインオフセット層4の表面にはそれらに挟まれるトランジスタのチャネル領域を囲むように、厚いオフセット絶縁膜8が設けられて当該チャネル領域を区画する。またオフセット絶縁膜8のチャネル側端部はソースオフセット層3およびドレインオフセット層4の端部とほぼ一致している。チャネル長は例えば約4μmである。オフセット絶縁膜8は素子分離絶縁膜7と同時にLOCOS法で形成され、その膜厚は約400nmである。また、オフセット絶縁膜8のチャネル長方向の長さはソースオフセット層3上およびドレインオフセット層4上共に例えば約4μmである。オフセット絶縁膜8によって区画されたウェル2のチャネル領域上には膜厚約150nmのゲート絶縁膜9が形成され、その上にゲート電極10が形成されている。ゲート電極10は、例えばその膜厚が約300nmのN型ポリシリコン膜からなり、ゲート絶縁膜9上からその両側のオフセット絶縁膜8上にかけて延在する。さらにゲート電極10の左右両側に隣接してオフセット絶縁膜8上に導電性プレート11が設けられ、電気的にフローティングの状態に置かれている。この導電性プレート11はゲート電極10と同時に形成することができるので、その場合膜厚が約300nmのN型ポリシリコン膜からなる。ソースオフセット層3内の表面部にはソース層5が形成され、またドレインオフセット層4内の表面部にはドレイン層6が形成されている。これらソース層5およびドレイン層6は例えばゲート電極10および導電性プレート11の形成後、素子分離絶縁膜7とオフセット絶縁膜8をマスクとし、イオン注入などで不純物導入することによって同時に形成される。ソース層5およびドレイン層6はP型の高不純物濃度を有し、濃度は例えば約1×1020cm3である。素子分離絶縁膜7、オフセット絶縁膜8、ゲート電極10および導電性プレート11を含む全面をシリコン酸化膜からなる層間絶縁膜12が被覆し、ソース層5上およびドレイン層6上部分にコンタクトホール13が開口されている。さらにこれらコンタクトホール13上には、例えばTi/TiNバリアメタル膜とAl合金膜の積層膜からなる配線14、15が形成されており、配線14はソース層5に、また配線15はドレイン層6に電気的に接続されている。次に本発明の第1の実施形態に係る半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図2を参照して説明する。半導体基板1あるいはN型ウェル2図示省略の表面は素子分離絶縁膜7で被覆されており、所定の箇所にソース層5図1参照のためのソース層開口領域17、ドレイン層6図1参照のためのドレイン層開口領域18およびチャネル領域区画開口領域19が設けられている。そしてソース層開口領域17とチャネル領域区画開口領域19の間の両者が対向する部分、およびドレイン層開口領域18とチャネル領域区画開口領域19の間の両者が対向する部分も実質的に素子分離絶縁膜7で構成されるが、この部分がオフセット絶縁膜8に対応する。ソース層開口領域17およびドレイン層開口領域18上に複数のコンタクトホール13が形成され、その上にそれぞれ配線14、配線15が形成されている。ゲート電極10はチャネル領域区画開口領域19を完全に被覆し、素子分離絶縁膜7オフセット絶縁膜8にオーバーラップしており、チャネル幅方向の長さは例えば数十μmである。ゲート電極10はその上の層間絶縁膜12に開口されたコンタクトホール13を通じて配線16と電気的に接続されている。そして導電性プレート11はゲート電極10の周囲を例えばギャップ間隔0.1μm~0.5μmをもって取り囲んでおり、半導体装置を構成する他の部分例えば配線などとも電気的に接続されない。また導電性プレート11は図2に示すように、ソース層5に対する配線14およびドレイン層6に対する配線15それぞれとチャネル長方向に距離S1、S2をもって離間しており、その値は共に1μm以上である。図1、2に示す本実施形態による高耐圧MOS型トランジスタにおいては、一応ソース層5、ソースオフセット層3、ドレイン層6、ドレインオフセット層4、ソース層開口領域17、ドレイン層開口領域18の名称を固定して説明している。しかし本実施形態による高耐圧MOS型トランジスタは高耐圧半導体回路中において、動作中のある期間に例えばソース層5に接地電圧のような低電圧が印加され、ドレイン層6に高電圧が印加されるが、他の期間には逆にソース層5に高電圧、ドレイン層6に低電圧が印加されるような回路素子として設計されている。このため、ソース側とドレイン側の役目を入れ替えても実質的に同一の特性が得られるように、ゲート電極10の中心を通りチャネル幅方向図2における縦方向に延びる直線に関して線対称のパターン配置となるように、ゲート電極10、導電性プレート11、オフセット絶縁膜8など、すべてのトランジスタ構成要素が形成されている。なお、ゲート電極10はチャネル領域の電流を制御するだけである。従ってソース側とドレイン側の入れ替わりがあってもゲート電極10に与えられる電圧はその入れ替わりに対して原則的には独立である。Pチャネル型の場合、ゲート電圧はソース層としての役割を果たす不純物層に印加される電圧に対して、数V例えば5V程度の負電圧とする場合と高電位差例えば20V~100V程度の負電圧とする場合との両方のケースがあり得る。ここで電位をウェル2のような半導体層に外部から与えられる設定電位半導体層の電位というを基準とした電位とする。また特にことわらない限り高電圧を、半導体層とゲート電極間の電位差より大きい電位差とし、高電位を、半導体層とゲート電極間の電位差より大きい電位差高電圧が印加される時の、前記半導体層の電位を基準とした電位の絶対値とする。従って例えば半導体層の電位が接地電位の時、負の高電圧が印加される箇所の電位も高電位と定義する。このような定義は本発明に関する説明すべてに亘って適用される。本実施形態に係る半導体装置は上に説明したように小さいギャップ間隔でゲート電極に隣接する導電性プレートをオフセット絶縁膜上に備えており、この導電性プレートによって半導体装置の耐圧が改善される。図1、2におけるPチャネル高耐圧MOS型トランジスタのような半導体装置の耐圧値は以下の方法によって得られる。第1の方法では、ウェル2、ソース層5およびゲート電極10を接地電位にし、配線15を介してドレイン層6に負の電圧を印加して次第にその電圧の絶対値を上昇させていき、ドレイン層6との境界を含むドレインオフセット層4内で降伏現象を起こし始める電圧を測定する。第2の方法では、ドレイン層6を接地電位にし、ウェル2、ソース層5およびゲート電極10に正の電圧を印加して次第に電圧を上昇させていき、ドレイン層6との境界を含むドレインオフセット層4内で降伏現象を起こし始める電圧を測定する。この第2の方法は第1の方法と等価である。図5は本実施形態によるMOS型トランジスタにおいて、導電性プレート11を除去したトランジスタのドレインオフセット層4内に生ずる電位分布図であり、等電位線pを点線で示す。トランジスタの各部は上に説明した第1の方法による電圧にバイアスされているものとする。図5に示すように、ドレイン層6に設定された高電位はドレインオフセット層4内でチャネル領域の方向に低下する。このトランジスタの場合、ドレインオフセット層4のドレイン層6に近い部分のオフセット絶縁膜8底面近傍領域では横方向への電圧値の減少は比較的緩やかであるが、ドレインオフセット層4のゲート電極10の端部直下部分のオフセット絶縁膜8底面近傍領域で電圧値の横方向への減少割合が大きく、電界集中が起こっている。これによりこの部分で降伏を起こす確率が大きく、トランジスタとしての耐圧が低下し易い。これに対して図4は、本実施形態によるMOS型トランジスタにおいて、ドレインオフセット層4内に生ずる電位分布図であり、図5と同じく等電位線pを点線で示す。またトランジスタの各部は上記第1の方法による電圧にバイアスされているものとする。ドレイン層6が高電位とされ、ソース層5とゲート電極10間の電位差よりドレイン層6とゲート電極10間の電位差の方が著しく大きい条件下にあるとき、ゲート電極10と導電性プレート11との強い容量結合によって導電性プレート11が自動的に、ゲート電極10の接地電位と配線15またはドレイン層6に設定された負の高電位の中間電位に設定される。これはゲート電極10と導電性プレート11間のギャップ間隔が狭く比較的この間の結合容量が大きいことと、導電性プレート11が電気的にフローティングであることに基づく。図4に示すようにドレインオフセット層4のドレイン層6に近い部分のオフセット絶縁膜8底面近傍領域においては、導電性プレート11が存在することによってドレイン層6からチャネル領域方向に向かう電圧降下は緩やかではないが、導電性プレート11の電位がゲート電極10の接地電位よりはかなり高い中間電位を保持しているのでドレイン層6と導電性プレート11との電位差は大きくなく、電界集中は小さいといえる。一方、ドレインオフセット層4のゲート電極10の端部直下部分のオフセット絶縁膜8底面近傍領域では、導電性プレート11が中間電位であることにより、図5の場合より低電位とすることができる。この結果、図4に示すようにゲート電極10の直下に位置するドレインオフセット層4ではチャネル長方向の電位勾配や電界集中が緩和され、ゲート電極10の端部に起因する電界集中が抑制される。このようにして高耐圧MOS型トランジスタとしての耐圧が向上する。このことは高耐圧半導体回路中の一素子として本発明にかかるトランジスタが動作中、例えばドレイン層に高電圧が印加されていてトランジスタがオフ状態にあるときに流れるオフリーク電流が低減することを意味する。また高電界に起因するインパクトイオン化を通じてエネルギーを得たキャリアがオフセット絶縁膜へ注入され、界面準位となってドレインオフセット層内の電位分布を経時的に変化させ、耐圧を変動させることがなくなり、ドレイン耐圧などの信頼性が向上する。図1および図2に示したゲート電極10と導電性プレート11の配置は一例であり、図示の配置に係らずゲート電極10のオフセット絶縁膜8上におけるチャネル長方向の端部位置、ゲート電極10と導電性プレート11との間隔、導電性プレート11のドレイン層6と対向する端部のオフセット絶縁膜8上の位置などは必要に応じて調整することができる。このような調整によってドレインオフセット層4内の電位分布を適切に変化させ、電界強度を最小に抑制することが可能である。高耐圧MOS型トランジスタでは、オン抵抗を低減して特性を向上させるためにドレインオフセット層4の不純物濃度を増加させることが望ましいが同時にソースオフセット層3の不純物濃度も増加する、不純物濃度を高くした場合、特にドレインオフセット層4のチャネル領域に近い部分のオフセット絶縁膜8底面領域で電界強度が最大となる傾向がある。本発明によれば、図4に示したように特にドレインオフセット層4のチャネル領域に近い部分で電界集中が緩和されるのでドレインオフセット層4の不純物濃度を増加させることができる余裕が生じるという利点も得られる。なお、本実施形態によるトランジスタはゲート電極の中心に関して左右対称な形状を有するので、ソース層とドレイン層の役割を入れ替え、印加する電圧を交換して駆動させても効果には変化がない。図2には導電性プレート11がゲート電極10を、配線16が設置される領域を除いて概ね取り囲むようなパターンを有する場合を示した。図3は別の平面パターンを有する導電性プレートを備えた高耐圧MOS型トランジスタを示す第2の平面レイアウト図である。このトランジスタのチャネル長方向図3の横方向の断面構造は図1と同じであり、導電性プレートの平面パターンだけが異なる。導電性プレートはゲート電極10のソース層開口領域17側に隣接する第1プレート部11aとゲート電極10のドレイン層開口領域18側に隣接する第2プレート部11bとで構成されるものであり、各プレート部11a、11bとゲート電極10との間隔など配置、寸法は図1、図2におけるトランジスタと同等に設定される。またこれらプレート部は電気的にフローティングであり、互いに電気的に分離されている。図2に示すトランジスタが有する導電性プレート11はゲート電極10の周囲を取り囲む一体物として形成されるので、ゲート電極10とドレイン層6との間に位置する領域において導電性プレート11に自動的に設定された上記中間電位はゲート電極10とソース層5との間に位置する領域の導電性プレート11の部分にも設定されることになる。そうするとこの設定電位がソースオフセット層3内部の電位分布にも影響を及ぼす可能性がある。しかし、図3に示すトランジスタでは、トランジスタの動作中、第2プレート部11bは例えば容量結合によりゲート電極10とドレイン層6の電位の中間電位に設定される一方、第1プレート部11aは例えばほぼ接地電位に設定される。従って導電性プレートを図3のパターンとするとそれがソースオフセット層内部の電位分布に与える影響をなくすことができる。なお、第1プレート部11aおよび第2プレート部11bは、互いの容量結合を回避するためにゲート電極10のチャネル幅方向の端部に隣接する部分において、図3にS3で示す相当の距離例えば1μm以上離間しておくことが望ましい。図1、2および図3に示した本実施形態に係るトランジスタにおける導電性プレート11、11a、11bはゲート電極10を構成する膜と同一の膜で同時に形成することができるので、それら導電性プレート11、11a、11bが追加されても製造工程数は増加せず、製造コストも上昇しない利点がある。実施形態2図6は本発明の第2の実施形態に係る半導体装置として、高耐圧MOS型トランジスタPチャネル型の一例を示す断面図であり、図7はその平面レイアウトを示す図である。そして図6に示す断面は図7のBOB‘線に沿う断面であり、図6に表示した点線より左の部分B~OはMOS型トランジスタのチャネル幅方向の断面、また点線より右の部分O~B’はチャネル長方向の断面となっている。図6において、例えば単結晶シリコンからなるP型半導体基板21に低不純物濃度1016cm3のオーダーのN型のウェル22が形成されている。ウェル22は第1の実施形態と同様にして形成される。チャネル長方向、すなわちO~B’間の基本断面をまず説明すると、ウェル22内には、P型の低不純物濃度1×1017cm3程度を有するドレイン層23が形成され、高耐圧MOS型トランジスタのP型ドレインオフセット層となっている。ドレインオフセット層23上の一部から右外側のウェル22の表面はLOCOS法で形成された例えば膜厚約400nmの素子分離絶縁膜25に被覆されている。またドレインオフセット層23の左側部分の上には素子分離絶縁膜25と同時にLOCOS法で形成された厚いオフセット絶縁膜26が設けられており、例えばその膜厚は約400nm、チャネル長方向の長さは約4μmに設定されている。ドレインオフセット層23内の表面部にはさらにP型の高不純物濃度約1×1020cm3を有するドレイン層24が形成されている。一方、トランジスタのチャネル領域となるウェル22の表面上にはオフセット絶縁膜26に接して例えば膜厚約150nmのゲート絶縁膜27が形成され、さらにゲート絶縁膜27からオフセット絶縁膜26上に延在して例えばその膜厚が約300nmのN型ポリシリコン膜からなるゲート電極28が形成されている。図6にはトランジスタのソース部分を表示していない。しかしながら実際にはチャネル長方向に第1の実施形態に係る高耐圧MOS型トランジスタ図1参照と同様の断面構造を有し、ゲート電極28直下のチャネル領域を挟んでドレインオフセット層23、ドレイン層24およびオフセット絶縁膜26と反対側に、それらに対応したP型の低不純物濃度ソースオフセット層、P型の高不純物濃度ソース層およびソースオフセット層上に形成されたオフセット絶縁膜が存在する。次にチャネル長方向と垂直なチャネル幅方向、すなわちB~O間の基本断面を見ると、ウェル22の表面上にゲート絶縁膜27に隣接して素子分離絶縁膜25が形成されている。そしてゲート絶縁膜27上から素子分離絶縁膜25上まで延在してゲート電極28が位置している。以上に説明したB~O、O~B‘断面の結合構造を見ると、素子分離絶縁膜25およびオフセット絶縁膜26はトランジスタのチャネル領域を取り囲むことによってチャネル領域を区画し、チャネル長は例えば約4μmである。またオフセット絶縁膜26のチャネル側端部はドレインオフセット層23の端部とほぼ一致している。例えばギャップ間隔0.1μm~0.5μmというような狭い間隔をもってゲート電極28の周囲を取り囲んで、オフセット絶縁膜26上および素子分離絶縁膜25上に第1導電性プレート29が設けられ、電気的にフローティングの状態に置かれている。従って導電性プレート29は、半導体装置を構成する他の部分例えば配線などとも電気的に接続されない。この導電性プレート29はゲート電極28と同時に形成することができるので、その場合膜厚が約300nmのN型ポリシリコン膜からなる。また本実施形態の場合、第1導電性プレート29のチャネル幅方向の長さは第1の実施形態のそれより大幅に大きく設定されている。素子分離絶縁膜25、オフセット絶縁膜26、ゲート電極28および第1導電性プレート29を含む全面をシリコン酸化膜からなる層間絶縁膜30が被覆し、ドレイン層24上の層間絶縁膜30の部分にコンタクトホール31が開口されている。さらにコンタクトホール31上には、例えばTi/TiNバリアメタル膜とAl合金膜の積層膜からなる配線33が形成されドレイン層24に電気的に接続されている。さらに層間絶縁膜30上には、第1導電性プレート29の、ゲート電極28とチャネル方向に隣接する部分に対向するように面積の大きい第2導電性プレート35が設けられている。第2導電性プレート35は配線33と同時に形成できるので、その場合は例えばTi/TiNバリアメタル膜とAl合金膜の積層膜からなる。次に本実施形態に係る半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図7を参照して説明する。半導体基板21あるいはN型ウェル22図示省略の表面は素子分離絶縁膜25で被覆され、所定の箇所に上に述べた高不純物濃度のソース層のためのソース層開口領域36、ドレイン層24図6参照のためのドレイン層開口領域37およびチャネル領域区画開口領域38が設けられている。そしてソース層開口領域36とチャネル領域区画開口領域38間で両者が対向する部分、およびドレイン開口領域37とチャネル領域区画開口領域38間で両者が対向する部分も実質的に素子分離絶縁膜25となっているが、この部分はオフセット絶縁膜26に対応する。素子分離絶縁膜25はこのような開口領域36、37、38を有するので、上記高不純物濃度のソース層およびドレイン層24は例えばゲート電極28および第1導電性プレート29の形成後、素子分離絶縁膜25とオフセット絶縁膜26をマスクとし、イオン注入などで不純物導入することによって同時に形成される。ソース層開口領域36およびドレイン層開口領域37上に複数のコンタクトホール31が形成され、その上にそれぞれ配線32、配線33が形成されている。また図7に示すようにソース層に対する配線32およびドレイン層24に対する配線33それぞれとチャネル長方向に距離S4、S5をもって離間しており、その値は共に1μm以上である。ゲート電極28はチャネル領域区画開口領域38を完全に被覆し、素子分離絶縁膜25にオーバーラップし、チャネル幅方向の長さは例えば数十μmである。ゲート電極28はその上の層間絶縁膜30に開口されたコンタクトホール31を通じて配線34と電気的に接続されている。さらに第2導電性プレート35は第1導電性プレート29と大きい面積で重なり合い、層間絶縁膜30を介して対向するように設けられている。このために第1導電性プレート29の、ゲート電極28とチャネル方向に隣接する部分はゲート電極28から当該方向に大きく突出するパターンに形成され、それに対応して第2導電性プレート35の面積も大きく形成されている。また、第2導電性プレート35は図示していないが例えば外部電源に接続されており、あるいはトランジスタが半導体回路の一素子として設けられているときは当該トランジスタの電源ライン、接地電圧からトランジスタの駆動電源電圧間の任意の電圧を発生する基準電圧発生回路、接地ラインなど適切な電圧供給源に接続されている。本実施形態による高耐圧MOS型トランジスタは、第1導電性プレート29および第2導電性プレート35を除き、第1の実施形態による高耐圧MOS型トランジスタと断面構造、平面パターンレイアウト、各層の不純物濃度などについてはほぼ同一である。またこのトランジスタは第1の実施形態とほぼ同一のバイアス条件で駆動し、ドレイン側とソース側の役目を入れ替えて駆動が可能であるように設計されている。本実施の形態による高耐圧MOS型トランジスタは、ゲート電極28に隣接する第1導電性プレート29およびそれと層間絶縁膜30を介して部分的に対向するように設けられた第2導電性プレート35とが追加されている。これら第1および第2導電性プレート29、35によって第1の実施形態と同様にドレイン耐圧およびその信頼性を向上させることができる。図8は、図6、図7に示したトランジスタにおけるゲート電極28、第1導電性プレート29および第2導電性プレート35間の容量結合状態を示す図である。電気的にフローティング状態の第1導電性プレートの電位V0は近似的に以下に示す式で表される。この式はトランジスタが例えば第1の実施形態で述べた耐圧の第1の測定方法と同一のバイアス条件、すなわちウェル22、ソース層およびゲート電極28が接地電位に設定され、ドレイン層24に負の高電圧が印加されてトランジスタが動作している場合にも適用できるので、以下この場合について説明する。上記式において、V1:ゲート電極28の電位、V2:ゲート電極28の近傍でチャネル幅方向に延びる素子分離絶縁膜25直下のウェル22の電位、V3:トランジスタが動作中の場合は、オフセット絶縁膜26直下における、ドレインオフセット層23の代表電圧およびソースオフセット層図示していないの代表電圧を考慮した有効電位、V4:第2導電性プレート35の電位である。また、C1:ゲート電極28と第1導電性プレート29との微小ギャップ間隔gを介した結合容量、C2:第1導電性プレート29の一部と、ゲート電極28の近傍でチャネル方向に延びる素子分離絶縁膜25直下のウェル22との間の容量、C3:第1導電性プレート29と、ドレインオフセット層23およびソースオフセット層との間の容量、C4:第1導電性プレート29と第2導電性プレート35間の結合容量である。上記式から、第2導電性プレート35への印加電圧あるいは設定電位および第1、第2導電性プレート29、35間の容量C4、すなわち両者のオーバーラップ対向面積を変化させて第1導電性プレート29の電位V0を調節できることが理解できる。その他の容量や電位、例えばC2、C3、V1、V2、V3もV0に寄与するがこれらはトランジスタに固定されたパラメータであり、故意に変更することが難しい。またゲート電極28と第1導電性プレート29間の容量C1は両者の膜厚、両者間のギャップ間隔gからの制限によりC1を過度に大きくできず、V0への寄与がある程度制限を受ける。これに対して第2導電性プレート35および第1導電性プレート29の、ゲート電極28にチャネル方向に隣接する部分のパターン設計は比較的自由度が高い。従ってV4として所望の電圧を選択すると共に第1および第2導電性プレート29、35のオーバーラップ面積を大きく設定してC4による強い容量結合を作り、フローティングの第1導電性プレート29の電位V0を、トランジスタの耐圧および信頼性をさらに向上できる適切な電位とすることが可能となる。この点で本実施形態は、第1の実施形態より耐圧とその信頼性向上効果を大きくできる利点を有する。また、本実施形態によるトランジスタが半導体集積回路装置の一素子である場合、V4専用の供給電圧発生回路や外部電源を用意せず、V4として当該集積回路の接地電位、電源電位、基準電圧発生回路から得られる電位を流用しても十分V0値を制御することができる。さらに第1導電性プレート29はゲート電極28と同時に形成でき、第2導電性プレート35は配線32、33、34と同時に形成できるので製造工程数の増加と製造コスト上昇も招くことがない。実施形態3図9は本発明の第3の実施形態に係る半導体装置として、高耐圧MOS型トランジスタPチャネル型の一例を示す断面図であり、図10はその平面レイアウトを示す図ある。この高耐圧MOS型トランジスタは特に駆動電圧が20V~200V程度の場合に好適なものであり、図9の断面は図10におけるC-C’線に沿う断面である。図9において、例えば単結晶シリコンからなるP型半導体基板41に低不純物濃度1016cm3のオーダーのN型のウェル42が形成されている。さらにウェル42内の所定の領域に高不純物濃度濃度は例えば約1×1020cm3のP型ソース層43が形成されている。また、ソース層43と離間して低不純物濃度1×1017cm3程度のドレイン層44ドレインオフセット層が形成され、ドレインオフセット層44の領域に高不純物濃度濃度は例えば約1×1020cm3のP型ドレイン層45が形成されている。ソース層43、ドレイン層45から外側のドレインオフセット層44、ウェル42の表面はLOCOS法で形成された例えば膜厚約400nmの素子分離絶縁膜46で被覆されている。ドレインオフセット層44の表面には、ドレイン層45の端部とトランジスタのチャネル領域の間に厚いオフセット絶縁膜47が設けられている。またオフセット絶縁膜47のチャネル側端部はドレインオフセット層44の端部およびドレイン層45の端部とほぼ一致している。またオフセット絶縁膜47は素子分離絶縁膜46と同時にLOCOS法で形成されるのでその膜厚は約400nmであり、そのチャネル長方向の長さは例えば約4μmである。オフセット絶縁膜47に隣接してウェル42のチャネル領域上には膜厚約150nmのゲート絶縁膜48が形成され、ゲート絶縁膜48上からオフセット絶縁膜47上に跨ってゲート電極49が形成されている。ゲート電極49は例えばその膜厚が約300nmのN型ポリシリコン膜からなり、図では見えないがソース層43の端部と微小な領域でオーバーラップすると共にオフセット絶縁膜47上で終端する。さらにゲート電極49に隣接してオフセット絶縁膜47上に導電性プレート50が設けられ、電気的にフローティングの状態に置かれている。導電性プレート50はゲート電極49と同時に形成することができるので、その場合膜厚が約300nmのN型ポリシリコン膜からなる。上に述べたソース層43およびドレイン層45は素子分離絶縁膜46、オフセット絶縁膜47および上記ゲート電極49をマスクとして例えばイオン注入などで同時に不純物導入することによって形成できる。素子分離絶縁膜46、オフセット絶縁膜47、ゲート電極49および導電性プレート50を含む全面をシリコン酸化膜からなる層間絶縁膜51が被覆し、ソース層43上およびドレイン層45上の層間絶縁膜51の部分にコンタクトホール52が開口されている。さらにこれらコンタクトホール52上には、例えばTi/TiNバリアメタル膜とAl合金膜の積層膜からなる配線53、54が形成されており、配線53はソース層43に、また配線54はドレイン層45に電気的に接続されている。次に平面パターンレイアウト、すなわち平面視における構造の例を図10を参照して説明する。半導体基板41あるいはN型ウェル42図示省略の表面は素子分離絶縁膜46で被覆されており、所定の箇所にソース層42図9参照とトランジスタのチャネル領域を区画するためのソースチャネル領域区画開口領域56、ドレイン層45図9参照のためのドレイン層開口領域57が設けられている。ドレイン層開口領域57とソースチャネル領域区画開口領域56間で両者が対向する部分も実質的に素子分離絶縁膜46となっているが、この部分はオフセット絶縁膜47に対応する。ソースチャネル領域区画開口領域56およびドレイン層開口領域57上に複数のコンタクトホール52が形成され、その上にそれぞれ配線53、配線54が形成されている。ゲート電極49はソースチャネル領域区画開口領域56のチャネル領域を被覆し、素子分離絶縁膜46にオーバーラップしており、チャネル幅方向の長さは例えば数十μmである。ゲート電極49はその上の層間絶縁膜51に開口されたコンタクトホール52を通じて配線55と電気的に接続されている。そして導電性プレート50は少なくともゲート電極49のドレイン層開口領域57側に例えばギャップ間隔0.1μm~0.5μmをもって隣接しており、半導体装置を構成する他の部分例えば配線などとも電気的に接続されない。導電性プレート50の長さはゲート電極49のチャネル幅方向の長さと概ね同一であり、図10に示すように導電性プレート50は、ドレイン層45に対する配線54とチャネル長方向に距離S6をもって離間しており、その値は1μm以上である。なお、導電性プレート50はゲート電極49との結合容量を増加させるために、ゲート電極49のチャネル幅方向の端部とも、少なくとも部分的に隣接するようなパターンに形成されていてもよい。本実施形態による高耐圧MOS型トランジスタは、以上に説明したように第1の実施形態による高耐圧MOS型トランジスタにおいて、ソースオフセット層3が存在しない構造にしたデバイスである。そしてこのトランジスタは単体素子であるか、半導体集積回路中の一素子であるかに係らず常時例えばソース層43に接地電位が与えられ、ドレイン層45にパルス状の負の高電圧が印加されて動作するように設計されており、ソース層43とドレイン層45との間で印加電圧の入れ替えは行われない。ただしゲート電極49に印加される電圧はPチャネル型の場合、第1および第2の実施形態と同様ソース層43に印加される電圧に対して数V例えば5V程度の負電圧とする場合と高電位差例えば20V~100V程度の負電圧とする場合との両方のケースがあり得る。本実施形態による高耐圧MOS型トランジスタはゲート電極49に隣接してオフセット絶縁膜47上に電気的にフローティング状態にある導電性プレート50を備えているので、導電性プレート50が、トランジスタの動作中にゲート電極49の電位とドレイン層45または配線54の電位の中間電位に設定され、第1の実施形態と同様の効果を奏する。本実施形態に係る半導体装置の導電性プレート50の少なくとも一部に層間絶縁膜51を介して第2の実施形態における第2導電性プレートを対向させた構造にしてもよい。本発明に係る半導体装置は上に述べた第1~第3の実施形態に係らず種々の形態が可能である。上に述べた各実施形態では導電性プレートは電気的にフローティングに形成された。しかし導電性プレートには、ソース層およびドレイン層に与えられる電位のうち、ゲート電極の電位との差が大きい方の電位と、ゲート電極の電位との中間の所定の電位を与えるようにしてもよい。この場合は導電性プレートとゲート電極などとの容量結合なしで、導電性プレートの電位を外部電源や集積回路中に設けた基準電圧発生回路などを用いて自由に強制設定できる。従ってゲート電極端部直下の部分を含むオフセット絶縁膜底面近傍のドレインオフセット層またはソースオフセット層内の電界を最小にするような電位を導電性プレートに設定すれば、ドレイン耐圧ソース耐圧およびその信頼性を最大に向上させることができる。導電性プレートに所定の電位を設定する場合、第1の実施形態において図2に示した平面パターンレイアウトを有する半導体装置では、例えばゲート電極10用のコンタクトホール13とチャネル長方向に対向する導電性プレート11上の位置にコンタクトホールを設け、導電性プレート11に上記所定の電位を与える電圧供給源につながる配線を接続したパターンにできる。また、第3の実施形態に係る半導体装置に対しても導電性プレート50上にコンタクトホールとそれを通じて当該プレート50に所定の電位を与える配線を設けることができる。第1実施形態において図3に示した平面パターンレイアウトを有する半導体装置では、導電性プレートの第1プレート部11a上および第2プレート部11b上それぞれにコンタクトホールおよび配線を設け、それぞれの配線に独立した電圧供給源を接続し、独立に電位を設定できるようにする。半導体装置の動作中にソース層5とドレイン層6に印加される高電圧が既に述べたように時間的に交換されるので、ソース層5に高電圧が印加される期間ソース層5とゲート電極10間の電位差がドレイン層6とゲート電極10の電位差より大きくなる期間に同期して第1プレート部11aにゲート電極10とソース層5の電位の中間の所定電位を、またドレイン層6に高電圧が印加される期間ドレイン層6とゲート電極10間の電位差がソース層5とゲート電極10の電位差より大きくなる期間に同期して第2プレート部11bにゲート電極10とドレイン層6の電位の中間の所定電位を印加する回路を追加して実現することができる。また、この半導体装置では、第1プレート部11a、第2プレート部11bの少なくとも一方に上記のような方法で所定電位を印加できるようにし、他方を電気的フローティングにしてもよい。本発明に係る第1~第3の実施形態では素子分離絶縁膜やオフセット絶縁膜としてLOCOS法で形成する絶縁膜を採用したが、半導体層に形成した溝にシリコン酸化膜を含む絶縁膜を埋め込んで形成したSTIShallowTrenchIsolation構造を採用してもよい。またゲート電極、導電性プレートには、ポリシリコン膜以外に基本的に導電性の材質であれば、ポリシリコン膜と高融点金属シリサイド膜との積層膜、アルミニウム、銅やそれらを含む膜を使用してもよい。さらに第1~第3の実施形態に係る半導体装置としてPチャネルのMOS型トランジスタを例示したが本発明はウェルなどの半導体層、ソースオフセット層、ドレインオフセット層、ソース層、ドレイン層の導電型を反転させたNチャネルMOS型トランジスタにも適用することができる。