n型半導体層と、前記n型半導体層の表面に対し、局所的に形成されたスペーサと、前記スペーサの上面に積層されたp型半導体層とを有し、前記スペーサを介して前記n型半導体層と前記p型半導体層が接合されることで、前記両半導体層の間にギャップが形成されている半導体素子。前記スペーサは、n型半導体層の表面に対して複数にわたり形成されている請求項1に記載の半導体素子。前記n型半導体層が発光材料である請求項1に記載の半導体素子。前記n型半導体層はZnOである請求項1~3のいずれかに記載の半導体素子。前記スペーサはMgO薄膜からなる請求項1~4のいずれかに記載の半導体素子。第1基板の表面に、第1電極と、n型半導体層を順次積層形成する第1ステップと、第2基板の表面に、透明電極と、p型半導体層を順次積層形成する第2ステップと、前記n型半導体層もしくは前記p型半導体層のいずれかの表面に、局所的にスペーサを形成する第3ステップと、前記スペーサを介して前記n型半導体層と前記p型半導体層を接合し、前記両半導体層の間にギャップを存在させる第4ステップとを順次経ることを特徴とする、半導体素子の製造方法。前記n型半導体層としてZnO層を形成する請求項6に記載の半導体素子の製造方法。前記スペーサとして、MgO薄膜を形成する請求項6または7に記載の半導体素子の製造方法。しかし、上記のようにZnOに窒素をドーピングしてp型化した半導体膜において、高い結晶性と表面平滑性を得るためには、例えば特許文献1に開示されているように、300°C~800°C程度の高温度でアニール処理する必要がある。ガラス基板はそのような高温プロセスには耐えないので、p型ZnO系半導体薄膜を窒素ドーピングの方法によってガラス基板上に形成することは困難である。また、特許文献2に示されたようにZnOとNiOとのヘテロ接合によって良好なpn接合を得ることができるが、この場合も600°Cを越える高温プロセスを要している。従って、低温でも良好に薄膜形成できるp型半導体材料を得られないことが課題である。なお、ZnO:Al、N薄膜、NiO薄膜などをスパッタ蒸着すれば600°C以下のプロセスでp型化できるが、それらの薄膜を活性層のZnO上に直接堆積する場合は、スパッタ蒸着法による成膜時のダメージがZnOとp型半導体層との界面に及んでしまい、良好なpn接合の形成が困難である。また、これにより得られるp型半導体層を評価しても、前述の高温プロセスで作製したp型半導体層に比べ品質が劣り、多くの結晶欠陥を含んだものになっている。本発明は以上の課題に鑑みてなされたものであって、特に比較的低温で形成されるp型半導体を用いてn型半導体層にホ-ル注入する場合に、良好なホール注入特性を実現可能な半導体素子を提供することを目的とする。本発明の一実施形態に係る半導体素子は、n型半導体層と、前記n型半導体層の表面に対し、局所的に形成されたスペーサと、前記スペーサの上面に積層されたp型半導体層とを有し、前記スペーサを介して前記n型半導体層と前記p型半導体層が接合されることで、前記両半導体層の間にギャップが形成されている構成とする。本発明の一態様である半導体素子では、n型半導体層とp型半導体層との間にスペーサが介在する。これにより、前記両半導体層は、ギャップを介して接合されている。このギャップの存在によって、駆動時には両半導体層の禁制帯中に存在する不要な準位に対してキャリアが遷移するのが防止され、駆動時におけるキャリア再結合電流を抑制し、良好な少数キャリアの注入可能な構造とする。その結果、比較的高効率で発光に寄与するキャリアの移動が促進され、電流電圧特性が改善されて良好な特性を有する半導体素子を実現できる。また、上記構成を有する本発明の一態様の半導体素子を、比較的低温で形成されるp型半導体層を用いてn型半導体層にホ-ル注入する構成に適用すれば、良好なホール注入特性を期待することが可能である。また、このような半導体素子は、n型半導体層とp型半導体層とをそれぞれ別々に成膜した後、スペーサを介して接合することができるため、p型半導体層を成膜する際の熱によってn型半導体層がダメージを受けるのを防止できる。<発明の態様>本発明の一態様である発光素子は、n型半導体層と、前記n型半導体層の表面に対し、局所的に形成されたスペーサと、前記スペーサの上面に積層されたp型半導体層とを有し、前記スペーサを介して前記n型半導体層と前記p型半導体層が接合されることで、前記両半導体層の間にギャップが形成されている半導体素子とする。ここで本発明の別の態様として、前記スペーサは、n型半導体層の表面に対して複数にわたり形成することもできる。また本発明の別の態様として、前記n型半導体層を発光材料とすることもできる。この場合、本発明の別の態様として、前記n型半導体層はZnOとすることもできる。また、本発明の別の態様として、前記スペーサはMgO薄膜で構成することもできる。また、本発明の一態様である半導体素子の製造方法は、第1基板の表面に、第1電極と、n型半導体層を順次積層形成する第1ステップと、第2基板の表面に、透明電極と、p型半導体層を順次積層形成する第2ステップと、前記n型半導体層もしくは前記p型半導体層のいずれかの表面に、局所的にスペーサを形成する第3ステップと、前記スペーサを介して前記n型半導体層と前記p型半導体層を接合し、前記両半導体層の間にギャップを存在させる第4ステップとを順次経るものとする。ここで本発明の別の態様として、前記n型半導体層としてZnO層を形成することもできる。また本発明の別の態様では、前記スペーサとして、MgO薄膜を形成することもできる。以下、本発明を実施するための一実施形態について、図面を参照しながら説明する。なお、本発明は、以下の実施形態に限定されるものではない。<p型半導体材料について>本発明者は、詳細な鋭意検討を行った結果、n型半導体層を形成した基板と、前記n型半導体層にホール注入するためのp型半導体層を形成した基板とを用い、ギャップを介して前記n型半導体層と前記p型半導体層とを接合することで、n型半導体層に対して効率的にp型半導体層からホールを注入できることを見出した。具体的には、電子濃度が1×1020cm-3程度のn型半導体層から、1×1017cm-3程度のやや高抵抗なn型半導体層は、従来であればpn接合の作製が困難であったが、本願発明者らはこれらのn型半導体層の表面に島状やストライプ状等に形成したMgO薄膜からなるスペーサを介し、ギャップを挟んでn型半導体層とp型半導体層とを接合するとともに、良好な特性を持つ電流注入型の発光素子半導体素子を実現できることを見出したものである。ここで発光素子の発光波長は、n型半導体層のバンドギャップによって決まる。例えばn型半導体層に酸化亜鉛ZnOを用いた場合は、近紫外に発光する発光素子となる。また、n型半導体層とp型半導体層との間のギャップの間隔としては最適な値が存在する。<実施の形態1>図1aに本発明の実施の形態1に係る半導体素子1の構造例を示す。半導体層素子1は、基板10の表面に下部電極2、n型半導体層3を積層し、その上にスペーサ6を局所的に複数にわたり形成する。スペーサ6の上にはp型半導体層4を形成し、スペーサ6を介してn型半導体層3とp型半導体層4とを接合している。このスペーサ6の介在により、n型半導体層3とp型半導体層4の間にはギャップspが確保されている。p型半導体層4の上には上部電極透明電極5、第2基板10‘を順次積層する。一例として、n型半導体層3は、厚み2~4μm程度のn型ZnO層で構成できる。一方、p型半導体層4は、厚み200nm~400nm程度のZnNiO材料で構成できる。下部電極2、上部電極5は、いずれも厚み100nm程度のITOで構成できる。基板10、10‘はいずれも厚み0.5mm程度のガラス基板を利用可能である。半導体素子1は上方に発光するため、上部電極5と第2基板10‘はともに透明に形成する必要がある。図1bに、n型半導体層3の表面に配置されたスペーサ6の様子を示す。スペーサ6は、ここでは円柱型としているが、角柱やコーン型、球体等、形態を限定しない。また、一定の長さを有するリブとして形成することも可能である。n型半導体層3の表面に形成するスペーサ6の数は特に限定されないが、発光効率を考慮すると、あまり高密度に配設するのを避け、例えばn型半導体層3の表面の数を占める程度に形成することが望ましい。なお、ギャップspに含まれる気体としては、特に限定されないので、例えばエアーギャップspとすることができる。半導体素子1の製造方法を例示する。まず、基板10の片面に下部電極2、n型半導体層3を順次形成する。その後、n型半導体層3の表面にマスクを介して蒸着法によりMgO薄膜を形成し、スペーサ6とする。一方、基板10‘の片面にITOからなる透明電極を成膜し、上部電極5とする。この上面にp型半導体層4を形成する。その後、p型半導体層4とn型半導体層3とを対向させ、スペーサ6を介して両半導体層3、4を接合する。なお、スペーサ6は先にp型半導体層4の表面に形成してもよい。このようにn型半導体層3とp型半導体層4とを別々に形成することで、たとえp型半導体層を比較的高温で熱処理しても、熱的ダメージがn型半導体層3に及ぶのを効果的に防止できる。また、良好な結晶構造を有するn型半導体層3とp型半導体層4とをスペーサ6を介して良好に接合できる。以上の構成を有する半導体素子1では、駆動時にはp型半導体層4からのホールとn型半導体層3からの電子が、主としてn型半導体層3の表面において再結合し、発光する。このとき、ギャップspの存在により、前記電子及び前記ホールがn型半導体層3及びp型半導体層4中の各禁制帯において遷移するのが防止されるため、良好なキャリア注入が実現される。半導体素子1は、このように優れた発光効率で駆動される。特に、n型半導体層3をZnO、p型半導体層4をZnNiOで構成する場合は、ホール注入特性が良好に発揮され、発光効率の向上に貢献することができる。<性能確認試験>図2に比較検討した各種半導体素子の電流電圧特性を示す。縦軸は電流A/cm2、横軸は電圧Vとしている。図中、Aは、低抵抗なn型半導体を用い、p型半導体層として600°C以下の低温プロセスで成膜した従来構造の半導体素子の電流電圧特性である。BはAと同様のn型半導体層に対し、別基板に上記と同様の低温プロセスで成膜したp型半導体層を直接接合してなる半導体素子の電流電圧特性である。CとDは、Bの素子構造においてn型半導体層とp型半導体層の間にスペーサを局所的に配設し、両半導体層を接合してなる半導体素子の電流特性である。このうちCはギャップの高さが15nm、Dはギャップの高さが30nmである。図2のAから明らかなように、低抵抗n半導体層と、低温プロセスp型半導体層を用いた場合では整流特性が得られず、n型半導体層とp型半導体層との接合界面での再結合電流のみが観測されている。またB、C、Dを比較すると、本発明のp型材料は、直接ギャップを介さずに直接接合した場合、Bに示すように正負のバイアス電圧に対してわずかに非対称性を示す電流電圧特性となった。一方、ギャップを介すると電流電圧特性は改善が見られ、ギャップが15nmの場合C、さらに30nmの場合Dと増加させるにつれて電流電圧特性が良好な状態となることが分かる。なお発明者らの実験により、Dの場合よりも大きなギャップ30nmを超える高さを設けても良好な整流特性は得られるが、順方向のバイアス電圧正バイアス時の電流が指数関数的に低下する。このため、p型半導体層として用いるには不都合である。以上の結果を考慮すると、ギャップは設けるだけで一応の効果は得られるが、実験により少なくともギャップが15nm以上であれば良好な結果が得られる。その上限としては30nm以下とするのが、半導体素子を構成する上で妥当であると言える。続いて図3に、図2のB、C、Dにおける半導体素子への順方向バイアス電圧に対する発光強度を示す。なお、Aの従来構造の半導体素子の発光は微弱すぎて発光を観測することができなかった。図3に示す発光特性の結果から、n型半導体層とp型半導体層とを前記ギャップを介して接合することで、低抵抗n型半導体層に低温プロセスで形成されたギャップ準位を持ったp型半導体層を用いてホール注入を行えることが検証できた。この実験では、Dのギャップが30nmの構造においてより低電圧で発光強度も大きく最適であった。次に、n型ZnOとp型半導体層間のギャップ厚みdの果たすメカニズムを説明する。図4は順方向バイアスの場合、図5は逆方向バイアスの場合をそれぞれ示す。図4aと図5のaは、n型半導体層であるZnO層とp型半導体層の素子形成前のエネルギー状態を示す。図4bと図5bは、本発明のギャップを設けた接合の場合のエネルギー状態、図4cと図5cは、従来構造のn型半導体層とp型半導体層を直接接合した場合のエネルギー状態をそれぞれ示す。図4aのエネルギー状態を持つn型半導体とp型半導体が適当な間隔dのギャップを介して接合され、順バイアスされると、図4bのようにn型半導体層の伝導帯に存在している電子がp型半導体層の伝導帯に、p型半導体の価電子帯に存在しているホールがn型半導体層の価電子帯に量子力学的トンネリングによって遷移することが可能である。その結果、両半導体層に少数キャリアが注入される。本発明のようにn型半導体層を活性層とする場合には、上記のような少数キャリアホールの注入によって活性層内で効率的発光を生じることになる。一方、従来構造の順バイアスの場合は、図4cに示されているように接合界面に存在するエネルギーギャップ内再結合センターを通じて、n型半導体層からの電子とp型半導体層からのホールが再結合するメカニズムが支配的となる。このため発光はほとんど生じない。本発明の構造を有し、図4bに示すように少数キャリア注入が生じる場合、逆バイアスを印加すると、図5bに示すようにn型半導体層の伝導帯に存在している電子およびp型半導体の価電子帯に存在しているホールが遷移すべき状態が存在しなくなり、量子力学的トンネリングが生じない。この現象から、図2のDで得られたような電流電圧特性における整流特性を説明できる。同様に従来構造の場合、図5cに示したように順バイアス時と同様に再結合電流が支配し、整流特性を示さない。ここで、本発明の構造をより優れたものにするためには、ギャップの間隔dを最適化する必要がある。本発明の少数キャリア注入メカニズムが量子力学トンネリングで生じていることから、本質的にはギャップの間隔dは狭ければ狭いほど低電圧で多くの少数キャリア注入が期待できる。しかし、図3に示した発光強度の結果からDの構造が好適であることが示されており、ギャップの間隔には最適な値が存在する。そのメカニズムに関して図6に示す。n型の半導体層が単結晶ではなく、多結晶薄膜や粉体材料などからなる場合には、禁制帯中に電子によって占有されたギャップ準位図6a中のαが存在する。同様に、本発明の低温プロセスで作製されたp型半導体層も、禁制帯中に電子によって占有されていないホールによって占有されたギャップ準位図6a中のβが存在する。従って図6aに示す本発明の半導体素子に順バイアスを印加した場合、p型半導体層のホールはn型半導体層の価電子帯への遷移1とn型半導体層のAへの遷移2がある。また、n型半導体層からは電子のp型半導体層の伝導子帯への遷移3とn型半導体層のBへの遷移4がある。半導体素子において優れたデバイス性能を得るためには、遷移2及び4を低減させる必要があり、そのために図6a中のαやβの状態密度を低減することが本質的に必要と言える。しかしながら実際に用いる多結晶薄膜や粉体材料などからなる材料系において、このような準位を低減することは困難である。そこで本願発明者らは、n型半導体層とp型半導体層とをスペーサを介して接合し、両半導体層間にギャップを設けることによって、遷移2及び4を低減できることを見出したものである。α、βのエネルギー状態は、半導体層中に存在する局在したエネルギー準位であるため波動関数の空間的広がりがない。そのためn型半導体層とp型半導体層にギャップを設けることで、エネルギー状態αは、p型半導体層のホールと相互作用できなくなる。同様にエネルギー状態βは、n型半導体層の電子と相互作用できなくなる。一方、p型半導体層のホールやn型半導体層の伝導帯に存在する電子は、局在準位α、βに比べて空間的に広がった波動関数を持ち、且つ、外部からのバイアス電圧による分極の効果が重畳される。このためn型半導体層とp型半導体層に50~60nm程度のギャップを設けても相互作用が可能であり、遷移1や3が期待できる。このように本発明の構造の本質は、遷移1と3が可能であり、遷移2と遷移4が生じないギャップを設けることができることを見出したことである。本発明のコンセプトを表す図2において、ギャップがほとんどない場合図22、ギャップが15nmの場合図23では十分な発光特性が得られていない。これは図6に示した遷移2や遷移4がギャップによって充分抑制できていないためである。これに対し、ギャップが30nm図24の場合は、図6に示した遷移1が生じているが遷移2や遷移4が30nmのギャップを設けることで抑制できている。その結果、図3に示されているように低電圧で効率的に発光する半導体素子が実現可能になっている。なお、n型半導体層やp型半導体層に図6aに示すギャップ準位α、βが低減できると、図6bに示すようにギャップの間隔を狭くすることができ、一層低電圧で、且つ、さらにより効率的にホール注入が可能となる。その結果、本発明の半導体素子の発光特性を向上させることができる。