GaN系半導体で形成され、第1導電型のキャリアガスが発生した第1チャネル層と、前記第1チャネル層上に、前記第1チャネル層よりバンドギャップが大きいGaN系半導体で形成されたバリア層と、前記バリア層上に、前記バリア層よりバンドギャップが小さいGaN系半導体で形成され、第2導電型のキャリアガスが発生した第2チャネル層と、前記第2チャネル層にオーミック接続する第1ソース電極と、前記第2チャネル層にオーミック接続する第1ドレイン電極と、前記第1ソース電極及び前記第1ドレイン電極の間に形成された第1ゲート電極と、を備え、前記第2導電型のキャリアガスのキャリア濃度が、前記第1ゲート電極の下の領域で、前記第1ソース電極及び前記第1ドレイン電極の間の他の領域より低く、かつ、前記第1ゲート電極により制御されるGaN系半導体装置。前記第2チャネル層は、前記第1ゲート電極の下の領域で、前記第1ソース電極及び前記第1ドレイン電極の間の他の領域より薄い請求項1に記載のGaN系半導体装置。前記第1ゲート電極と、前記バリア層との間に形成された絶縁層をさらに備える請求項1または2に記載のGaN系半導体装置。前記第2チャネル層が、前記第1ゲート電極の下の領域で除去されている請求項3に記載のGaN系半導体装置。前記バリア層は、前記第1ゲート電極の下の領域で、前記第1ソース電極及び前記第1ドレイン電極の間の他の領域より薄い請求項4に記載のGaN系半導体装置。前記第1チャネル層と前記第1ドレイン電極との間に流れる電流が抑制されている請求項1から5のいずれか一項に記載のGaN系半導体装置。前記第1ドレイン電極と前記第1チャネル層との間が、ショットキー接続されている請求項1から5のいずれか一項に記載のGaN系半導体装置。前記第1ソース電極は、前記第1チャネル層にオーミック接続している請求項1から7のいずれか一項に記載のGaN系半導体装置。前記第1チャネル層はGaNで形成され、前記バリア層はAlGaNで形成され、前記第1チャネル層はGaNで形成された請求項1から8のいずれか一項に記載のGaN系半導体装置。前記第2チャネル層は、前記バリア層上に形成された下部第2チャネル層と、前記下部第2チャネル層上に形成された上部第2チャネル層と、を有する請求項1から9のいずれか一項に記載のGaN系半導体装置。前記下部第2チャネル層は、アンドープGaNで形成され、前記上部第2チャネル層は、p型GaNで形成された請求項10に記載のGaN系半導体装置。前記上部第2チャネル層は、前記第1ゲート電極の下部の領域で除去されている請求項10または11に記載のGaN系半導体装置。前記第1導電型のキャリアガスは2次元電子ガスであり、前記第2導電型のキャリアガスは2次元ホールガスである請求項1から12のいずれか一項に記載のGaN系半導体装置。前記第1チャネル層にオーミック接続する第2ソース電極と、前記第1チャネル層にオーミック接続する第2ドレイン電極と、前記第2ソース電極及び前記第2ドレイン電極の間に形成され、前記第1チャネル層のキャリア濃度を制御する第2ゲート電極と、をさらに備える請求項1から13のいずれか一項に記載のGaN系半導体装置。前記第1ソース電極、前記第1ドレイン電極及び前記第1ゲート電極と、前記第2ソース電極、前記第2ドレイン電極及び前記第2ゲート電極との間に形成され、前記第1導電型のキャリアガスを分離する分離部をさらに有する請求項14に記載のGaN系半導体装置。前記第1導電型のキャリアガスをキャリアとして用いる半導体デバイスをさらに備え、前記半導体デバイスのオフ状態における耐圧は、前記第1ソース電極、前記第1ドレイン電極及び前記第1ゲート電極を有する第1トランジスタのオフ状態における耐圧、及び、前記第2ソース電極、前記第2ドレイン電極及び前記第2ゲート電極を有する第2トランジスタのオフ状態における耐圧の、いずれよりも高い請求項14または15に記載のGaN系半導体装置。前記半導体デバイスは、前記第1トランジスタ及び前記第2トランジスタによって制御される請求項16に記載のGaN系半導体装置。GaN系半導体では、p型の半導体層を形成することが困難であることから、GaN系半導体を用いたp型トランジスタを作製するのが困難であった。p型トランジスタは、例えば、相補型トランジスタ構成に用いることができる。そこで、GaN系半導体を用いたp型トランジスタが望まれていた。本発明の第1の態様においては、GaN系半導体で形成され、第1導電型のキャリアガスが発生した第1チャネル層と、第1チャネル層上に、第1チャネル層よりバンドギャップが大きいGaN系半導体で形成されたバリア層と、バリア層上に、バリア層よりバンドギャップが小さいGaN系半導体で形成され、第2導電型のキャリアガスが発生した第2チャネル層と、第2チャネル層にオーミック接続する第1ソース電極と、第2チャネル層にオーミック接続する第1ドレイン電極と、第1ソース電極及び第1ドレイン電極の間に形成された第1ゲート電極と、を備え、第2導電型のキャリアガスのキャリア濃度が、第1ゲート電極の下の領域で、第1ソース電極及び第1ドレイン電極の間の他の領域より低く、かつ、第1ゲート電極により制御されるGaN系半導体装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1の実施形態に係るMOS型トランジスタ100の模式的な断面図である。MOS型トランジスタ100は、基板102、バッファ層104、第1チャネル層106、バリア層110、第2チャネル層112、絶縁層116、ソース電極118、ドレイン電極120、及び、ゲート電極122を備える。第1チャネル層106には、2DEG108が発生している。第2チャネル層112には、2DHG1142次元ホールガスが発生している。基板102は、シリコン基板である。基板102は、その他に例えば、サファイア基板、GaN基板、MgO基板、ZnO基板などである。バッファ層104が基板102上に形成される。基板102がシリコン基板であるとき、例えば、シリコン111面上にバッファ層104が形成される。バッファ層104は、第1チャネル層106と、基板102との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。バッファ層104は、基板102上にAlNとGaNとを、交互にそれぞれ複数積層して形成される。一例として、バッファ層104は、膜厚が100nmのAlN窒化アルミニウム上に、膜厚が5nm~400nmのGaNと、膜厚が1nm~40nmのAlNとよりなる積層膜を3層~20層有してもよい。他の例として、バッファ層104は、アンドープのGaNで形成されてよい。アンドープとは、P型およびN型のいずれかの導電性を与える不純物を意図的に添加せずに形成された半導体膜であることを表す。第1チャネル層106はバッファ層104上にGaN系半導体で形成される。バリア層110は第1チャネル層106上に形成される。バリア層110は、第1チャネル層106よりバンドギャップエネルギーが大きいGaN系半導体で形成される。第2チャネル層112がバリア層110上に形成される。第2チャネル層112はバリア層110上に形成される。第2チャネル層112はバリア層110よりバンドギャップエネルギーが小さいGaN系半導体で形成される。第1チャネル層106及び第2チャネル層112が同じ材料で形成されてよいが、これに限られず、互いに異なる材料で形成されてもよい。例えば、第1チャネル層106及び第2チャネル層112が、いずれもGaNで形成され、バリア層110がAlxGa1-xN0<x≦1で形成される。ここで、第1チャネル層106およびバリア層110がアンドープのGaN系半導体で形成され、第2チャネル層112はp型のGaN系半導体で形成されることがより好ましい。AlxGa1-xN0<x<1はAlNとGaNとの混晶である。xで表される構成比で、バリア層110のバンドギャップ、自発分極及びピエゾ分極が変化する。基板102としてシリコン基板を用いて、シリコン111面上にバッファ層104、第1チャネル層106、バリア層110、及び、第2チャネル層112が形成されると、第1チャネル層106の、バリア層110とのヘテロ接合界面付近に2DEG108が形成される。これは、シリコン111面にGaN系半導体が形成されると、Ga面の極性のGaN系半導体が形成されることによる。バリア層110と第1チャネル層106とのヘテロ接合界面の自発分極およびピエゾ分極によって、2DEG108が形成される。一例として、バリア層110がAl0.2Ga0.8Nで形成され、バリア層110の厚さが20nm~40nmであるときには、2DEG108の濃度は1×1013cm-3以上になる。第2チャネル層112の、バリア層110とのヘテロ接合界面付近に2DHG114が形成される。これは、バリア層110の第1チャネル層106側が正に分極することによる。すなわち、バリア層110の負に分極した側に、第2チャネル層112が形成されることになるので、第2チャネル層112のバリア層110側に2DHG114が発生する。第2チャネル層112がp型のGaN系半導体で形成されると、第2チャネル層112がp型でないときに比べて、2DHG114の濃度が高くなる。バリア層110の厚さを厚くすると、2DEG108及び2DHG114において、それぞれのキャリア濃度が高くなる一方で、バリア層110及び第2チャネル層112にクラックが入りやすくなる。したがって、バリア層110は40nm~60nmであることが好ましい。第2チャネル層112の一部が、相互に分離した領域で除去される。第2チャネル層112が除去された領域で、バリア層110上にソース電極118及びドレイン電極120が形成される。ソース電極118及びドレイン電極120は、いずれも2DHG114とオーミック接続される。ソース電極118及びドレイン電極120は、いずれも、2DEG108とショットキー接続される。一例として、ソース電極118及びドレイン電極120は、いずれもNiで形成される。ソース電極118及びドレイン電極120は、いずれも、Ni上に、さらに、Auを有してもよい。ソース電極118及びドレイン電極120は、その他に、Pt及びMoのいずれかを有してもよい。また、ソース電極118は、2DEG108とオーミック接触してもよい。一例として、ソース電極118は、Tiで形成されてもよい。ソース電極118とドレイン電極120との間で第2チャネル層112の一部が除去される。ソース電極118とドレイン電極120との間に、絶縁層116が形成される。ソース電極118とドレイン電極120との間において、絶縁層116は第2チャネル層112上に形成される。また、絶縁層116は、第2チャネル層112が除去された領域で、第2チャネル層112の側面及びバリア層110上に形成される。絶縁層116は、ソース電極118及びドレイン電極120の間以外の領域でも、第2チャネル層112上に形成される。絶縁層116は例えばSiO2で形成される。第2チャネル層112が除去された領域で、絶縁層116上にゲート電極122が形成される。ゲート電極122は例えば、Tiで形成される。ゲート電極122は、Ti上に、さらに、Auを有してもよい。2DEG108の電位は、ソース電極118と同電位またはソース電極118の電位に近い電位となる。ゲート電極122に閾値以上の電圧が印加されている状態で、MOS型トランジスタ100はオフ状態である。すなわち、正孔の濃度が、ゲート電極122の下の領域で、ソース電極118とドレイン電極120との間の他の領域より、低い。当該閾値は、例えばソース電極118の電位である。さらに、ソース電極118とゲート電極122との間の2DHG114と、ドレイン電極120とゲート電極122との間の2DHG114とが、ゲート電極122の下側で電気的に分離されてもよい。ゲート電極122に、閾値より低い電圧を印加すると、ゲート電極122の下側の領域で、バリア層110のゲート電極122側に正孔が蓄積する。バリア層110に蓄積した正孔と、2DHG114とが接続されて、MOS型トランジスタ100がオン状態になる。すなわち、ゲート電極122の下の領域における正孔の濃度が、ゲート電極122によって制御され、MOS型トランジスタ100はp型トランジスタとなる。以上、MOS型トランジスタ100について説明したが、MOS型トランジスタ100の実施の態様は上記に限られない。例えば、基板102上にN面の極性のGaN系半導体でバッファ層104、第1チャネル層106、バリア層110、及び、第2チャネル層112が形成されてもよい。これにより、第1チャネル層106の、バリア層110とのヘテロ接合界面付近に2DHGが形成される。また、第2チャネル層112の、バリア層110とのヘテロ接合界面付近に2DEGが形成される。また、別の例として、ソース電極118とドレイン電極120との間で第2チャネル層112が除去されて絶縁層116及びゲート電極122が形成される領域において、第2チャネル層112が厚さ方向にすべて除去されていなくてもよい。すなわち、ソース電極118とドレイン電極120との間の領域の一部で、第2チャネル層112が他の領域よりも薄くてもよい。そして、第2チャネル層112が薄い領域で、第2チャネル層112の側面及び上面に絶縁層116が形成されてもよい。これによって、MOS型トランジスタ100の閾値を調節することができる。例えば、第2チャネル層112が薄い領域における第2チャネル層112の厚さを十分厚くすることによって、MOS型トランジスタ100をノーマリーオン型とすることができる。また、別の例として、ソース電極118とドレイン電極120との間で第2チャネル層112が除去されて絶縁層116及びゲート電極122が形成される領域において、バリア層110が厚さ方向に一部除去されてもよい。すなわち、ソース電極118とドレイン電極120との間の領域の一部で、バリア層110が他の領域よりも薄くてもよい。そして、バリア層110が薄い領域で、絶縁層116は、バリア層110の側面及び上面、並びに、第2チャネル層112の側面に、形成されてもよい。これによって、MOS型トランジスタ100の閾値を調節することができる。図2は、第1の実施形態に係るMOS型トランジスタ100におけるキャリア濃度を示すグラフである。図2に示したグラフは、バリア層110が、厚さが28nmのAl0.2Ga0.8Nで形成されたMOS型トランジスタ100のキャリア濃度を示す。第2チャネル層112はノンドープのGaNで形成された。横軸は第2チャネル層112の厚さnm、縦軸は2DEG108及び2DHG114のシート密度cm-2を示す。実線が2DHG114のシート密度、破線が2DEG108のシート密度である。第2チャネル層112の厚さが50nm以上で、2DHG114のシート密度が3.2×1012cm-2以上となる。したがって、第2チャネル層112の厚さは、50nm以上が好ましい。一方、第2チャネル層112の厚さが200nmでは、2DHG114及び2DEG108は、いずれもシート密度がほぼ飽和する。したがって、第2チャネル層112の厚さは200nm以下であってもよい。図3は、本発明の第2の実施形態に係るMOS型トランジスタ130の模式的な断面図である。MOS型トランジスタ130は、基板102、バッファ層104、第1チャネル層106、バリア層110、第2チャネル層112、絶縁層116、ソース電極118、ドレイン電極120、及び、ゲート電極122を備える。第2チャネル層112は、アンドープ半導体層132及びp型半導体層134を有する。第1チャネル層106には、2DEG108が形成される。アンドープ半導体層132には、2DHG114が形成される。図3において、図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有する。バリア層110上に、アンドープのGaN系半導体でアンドープ半導体層132が形成される。アンドープ半導体層132上に、p型のGaN系半導体でp型半導体層134が形成される。p型半導体層134上の一部に、ソース電極118及びドレイン電極120が相互に分離されて形成される。ソース電極118及びドレイン電極120は、p型半導体層134とオーミック接触する。ソース電極118とドレイン電極120との間でアンドープ半導体層132及びp型半導体層134が除去される。ソース電極118とドレイン電極120との間において、絶縁層116は、p型半導体層134上に形成される。また、絶縁層116は、アンドープ半導体層132及びp型半導体層134が除去された領域で、アンドープ半導体層132及びp型半導体層134の側面、並びに、バリア層110上に形成される。絶縁層116は、ソース電極118及びドレイン電極120の間以外の領域でも、p型半導体層134上に形成される。アンドープ半導体層132及びp型半導体層134が除去された領域で、絶縁層116上にゲート電極122が形成される。アンドープ半導体層132の、バリア層110とのヘテロ接合界面付近に2DHG114が発生する。ゲート電極122に閾値以下の電圧を印加すると、バリア層110のゲート電極122側に正孔が蓄積する。これにより、MOS型トランジスタ130はp型トランジスタとして動作する。当該閾値は、例えばソース電極118の電位である。別の構成として、ソース電極118とドレイン電極120との間でアンドープ半導体層132及びp型半導体層134が除去されて絶縁層116及びゲート電極122が形成される領域において、アンドープ半導体層132が厚さ方向にすべて除去されていなくてもよい。すなわち、ソース電極118とドレイン電極120との間の領域の一部で、p型半導体層134が除去される。また、p型半導体層134が除去された領域で、アンドープ半導体層132が他の領域よりも薄くてもよい。そして、アンドープ半導体層132が薄い領域で、p型半導体層134の側面、並びに、アンドープ半導体層132の側面及び上面に、絶縁層116が形成されてもよい。これによって、MOS型トランジスタ130の閾値を調節することができる。また、別の例として、ソース電極118とドレイン電極120との間でアンドープ半導体層132及びp型半導体層134が除去されて絶縁層116及びゲート電極122が形成される領域において、バリア層110が厚さ方向に一部除去されてもよい。すなわち、ソース電極118とドレイン電極120との間の領域の一部で、バリア層110が他の領域よりも薄くてもよい。そして、バリア層110が薄い領域で、絶縁層116は、バリア層110の側面及び上面、並びに、アンドープ半導体層132及びp型半導体層134の側面に、形成されてもよい。これによって、MOS型トランジスタ130の閾値を調節することができる。図4は、本発明の第3の実施形態に係るショットキーゲート型トランジスタ200の模式的な断面図である。ショットキーゲート型トランジスタ200は、基板102、バッファ層104、第1チャネル層106、バリア層110、第2チャネル層112、保護膜202、ソース電極118、ドレイン電極120、及び、ゲート電極122を備える。第1チャネル層106には、2DEG108が形成される。第2チャネル層112には2DHG114が形成される。図4において、図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有する。第2チャネル層112の一部が、相互に分離した領域で除去される。第2チャネル層112が除去された領域で、バリア層110上にソース電極118及びドレイン電極120が形成される。ソース電極118及びドレイン電極120は、いずれも、2DEG108とショットキー接続される。ソース電極118及びドレイン電極120は、いずれも、2DEG108とショットキー接触する。また、ソース電極118は、2DEG108とオーミック接触してもよい。ソース電極118とドレイン電極120との間で、第2チャネル層112上に保護膜202が形成される。また、保護膜202は、ソース電極118及びドレイン電極120の間以外の領域でも、第2チャネル層112上に形成される。ソース電極118とドレイン電極120との間の一部で、保護膜202が除去される。ソース電極118とドレイン電極120との間の第2チャネル層112が除去された領域で、第2チャネル層112が厚さ方向に一部除去されて、第2チャネル層112が他の領域より薄い。第2チャネル層112が、他の領域の第2チャネル層112より薄い領域では、2DHG114の濃度が低い。第2チャネル層112の一部及び保護膜202が除去された領域で、第2チャネル層112上にゲート電極122が形成される。ゲート電極122は、第2チャネル層112にショットキー接触する。一例として、ゲート電極122は、Niで形成される。ゲート電極122は、Ni上に、さらに、Auを有してもよい。ゲート電極122に、閾値より低い電圧を印加すると、ゲート電極122の下側の領域で、第2チャネル層112に正孔が蓄積する。当該閾値は、例えばソース電極118の電位である。第2チャネル層112に蓄積した正孔と、2DHG114とが接続されて、ショットキーゲート型トランジスタ200がオン状態になる。すなわち、ショットキーゲート型トランジスタ200はp型トランジスタとなる。別の例として、ソース電極118とドレイン電極120との間で第2チャネル層112が除去される領域において、第2チャネル層112が除去されて、バリア層110上にゲート電極122が形成されてもよい。また、さらに、第2チャネル層112が除去された領域で、バリア層110が厚さ方向に一部除去されてもよい。すなわち、ソース電極118とドレイン電極120との間の領域の一部で、バリア層110が他の領域よりも薄くてもよい。そして、バリア層110が薄い領域で、ゲート電極122は、バリア層110の側面及び上面、並びに、第2チャネル層112の側面に、形成されてもよい。これによって、ショットキーゲート型トランジスタ200の閾値を調節することができる。図5は、本発明の第4の実施形態に係るショットキーゲート型トランジスタ220の模式的な断面図である。ショットキーゲート型トランジスタ220は、基板102、バッファ層104、第1チャネル層106、バリア層110、第2チャネル層112、保護膜202、ソース電極118、ドレイン電極120、及び、ゲート電極122を備える。第2チャネル層112は、アンドープ半導体層132及びp型半導体層134を有する。第1チャネル層106には、2DEG108が形成される。アンドープ半導体層132には、2DHG114が形成される。図5において、図3及び図4と同一の符号を付した要素は、図3及び図4において説明した要素と同一の機能および構成を有する。バリア層110上に、アンドープのGaN系半導体でアンドープ半導体層132が形成される。アンドープ半導体層132上に、p型のGaN系半導体でp型半導体層134が形成される。p型半導体層134上の一部に、ソース電極118及びドレイン電極120が相互に分離されて形成される。ソース電極118及びドレイン電極120は、p型半導体層134とオーミック接触する。ソース電極118とドレイン電極120との間で、第2チャネル層112上に保護膜202が形成される。また、保護膜202は、ソース電極118及びドレイン電極120の間以外の領域でも、第2チャネル層112上に形成される。ソース電極118とドレイン電極120との間の一部で、保護膜202及びp型半導体層134が除去される。ソース電極118とドレイン電極120との間の、保護膜202及びp型半導体層134が除去された領域で、アンドープ半導体層132が厚さ方向に一部除去されて、アンドープ半導体層132が他の領域より薄い。アンドープ半導体層132が、他の領域のアンドープ半導体層132より薄いので、当該領域では、2DHG114の濃度が低い。アンドープ半導体層132の一部、p型半導体層134、及び、保護膜202が除去された領域で、アンドープ半導体層132上にゲート電極122が形成される。ゲート電極122は、アンドープ半導体層132にショットキー接触する。ゲート電極122に、閾値より低い電圧を印加すると、ゲート電極122の下側の領域で、アンドープ半導体層132に正孔が蓄積する。当該閾値は、例えばソース電極118の電位である。アンドープ半導体層132に蓄積した正孔と、2DHG114とが接続されて、ショットキーゲート型トランジスタ200がオン状態になる。すなわち、ショットキーゲート型トランジスタ200はp型トランジスタとなる。別の例として、ソース電極118とドレイン電極120との間でp型半導体層134が除去される領域において、アンドープ半導体層132が除去されて、バリア層110上にゲート電極122が形成されてもよい。また、さらに、アンドープ半導体層132が除去された領域で、バリア層110が厚さ方向に一部除去されてもよい。すなわち、ソース電極118とドレイン電極120との間の領域の一部で、バリア層110が他の領域よりも薄くてもよい。そして、バリア層110が薄い領域で、ゲート電極122は、バリア層110の側面及び上面、並びに、アンドープ半導体層132及びp型半導体層134の側面に、形成されてもよい。これによって、ショットキーゲート型トランジスタ220の閾値を調節することができる。図6は、本発明の第5の実施形態に係る相補型トランジスタ300の模式的な断面図である。相補型トランジスタ300は、p型トランジスタ312、n型トランジスタ314、及び、分離領域310を備える。p型トランジスタ312は、第1の実施形態に係るMOS型トランジスタ100である。図5において、図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有する。分離領域310は、p型トランジスタ312とn型トランジスタ314との間に形成されて、p型トランジスタ312とn型トランジスタ314とを分離する。分離領域310は、第2チャネル層112、及び、バリア層110を貫通する。また、分離領域310は、第1チャネル層106の厚さ方向の一部に形成され、2DEG108を貫通する。分離領域310は、第2チャネル層112、バリア層110、第1チャネル層106にFeイオンが注入されて形成される。分離領域310は以上の例に限られず、第2チャネル層112、バリア層110、及び、第1チャネル層106にFイオンが注入されて形成されてもよい。分離領域310は、第2チャネル層112、バリア層110、及び、第1チャネル層106が酸化されて形成されてもよい。分離領域310は、第2チャネル層112、バリア層110、及び、第1チャネル層106が除去された開口部であってもよい。さらに、分離領域310は、第1チャネル層106を貫通して形成されてもよい。n型トランジスタ314は基板102、バッファ層104、第1チャネル層106、バリア層110、絶縁膜308、ソース電極302、ドレイン電極304、及び、ゲート電極306を備える。バリア層110上の一部に、相互に分離したソース電極302及びドレイン電極304が形成される。ソース電極302及びドレイン電極304は第1チャネル層106にオーミック接続される。ソース電極302とドレイン電極304との間の一部で、バリア層110が除去されて、バリア層110に開口が形成される。ソース電極302及びドレイン電極304が形成されていない領域で、バリア層110上に絶縁膜308が形成される。バリア層110が除去された領域では、バリア層110の開口の内側を覆い、かつ、第1チャネル層106上に絶縁膜308が形成される。バリア層110が除去された領域で、絶縁膜308上にゲート電極306が形成される。バリア層110が除去された領域では、第1チャネル層106に2DEG108が発生しない。n型トランジスタ314は、基板102上に、バッファ層104、第1チャネル層106、バリア層110、及び、第2チャネル層112が形成されてから、p型トランジスタ312が形成される前、あるいは、p型トランジスタ312が形成された後に、第2チャネル層112が除去されて形成される。第2チャネル層112の除去は、例えば、エッチングで行われる。これにより、p型トランジスタ312とn型トランジスタ314とが同一の基板上に、連続的に形成されることができる。n型トランジスタ314に閾値以上の電圧が印可されると、ゲート電極306の下で、第1チャネル層106に電子が蓄積される。これにより、ゲート電極306によって、ゲート電極306の下の領域のキャリアの濃度が制御されて、n型トランジスタ314がオン状態となる。バリア層110の開口部において、第1チャネル層106が厚さ方向に除去されて、他の領域より第1チャネル層106が薄くてもよい。これにより、n型トランジスタ314の閾値を調節してもよい。相補型トランジスタ300は、p型トランジスタ312とn型トランジスタ314とを備えるので、相補型トランジスタとして機能する。したがって、エンハンスメント型のトランジスタ及びデプレッション型のトランジスタの双方を形成する場合に比べて、消費電力を小さくし、かつ、小型化することができる。以上、p型トランジスタ312が第1の実施形態に係るMOS型トランジスタ100である例を説明したが、これに限られない。例えば、p型トランジスタ312は、第2の実施形態から第4の実施形態のいずれかに係るp型トランジスタであってもよい。また、n型トランジスタ314は、MOSFETに限られない。例えば、n型トランジスタ314は、HEMTであってもよい。図7は、本発明の第6の実施形態に係る半導体装置400の模式的な断面図である。半導体装置400は、p型トランジスタ312、n型トランジスタ314、耐圧素子412、分離領域310、及び、分離領域410を備える。p型トランジスタ312、分離領域310、及び、n型トランジスタ314は、第5の実施形態に係る相補型トランジスタ300と同じ構成及び機能を有する。図7において、図6と同一の符号を付した要素は、図6において説明した要素と同一の機能および構成を有する。耐圧素子412のオフ状態におけるソース電極402とドレイン電極404との間の耐圧は、p型トランジスタ312のオフ状態におけるソース電極118とドレイン電極120との間の耐圧、及び、n型トランジスタ314のオフ状態におけるソース電極302とドレイン電極304との間の耐圧のいずれより、大きい。分離領域410は、p型トランジスタ312及びn型トランジスタ314と、耐圧素子412との間に形成されて、p型トランジスタ312及びn型トランジスタ314と、耐圧素子412とを分離する。分離領域410は、バリア層110及び第1チャネル層106を貫通する。また、分離領域410は、バッファ層104の厚さ方向の一部に形成される。分離領域410は、バリア層110、第1チャネル層106、及び、バッファ層104にFeイオンが注入されて形成される。分離領域410は以上の例に限られず、バリア層110、第1チャネル層106、及び、バッファ層104にFイオンが注入されて形成されてもよい。分離領域410は、バリア層110、第1チャネル層106、及び、バッファ層104が酸化されて形成されてもよい。分離領域410は、バリア層110、第1チャネル層106、及び、バッファ層104が除去された開口部であってもよい。さらに、分離領域410は、第1チャネル層106を貫通して形成されてもよい。耐圧素子412は、2DEG108をキャリアとするHEMTである。耐圧素子412は、基板102、バッファ層104、第1チャネル層106、バリア層110、ソース電極402、ドレイン電極404、ゲート電極406、及び、絶縁膜408を備える。バリア層110上にソース電極402及びドレイン電極404が、相互に分離して形成される。ソース電極402及びドレイン電極404は、第1チャネル層106にオーミック接続される。ソース電極402とドレイン電極404との間にゲート電極406が形成される。ゲート電極406は第1チャネル層106にショットキー接続される。ソース電極402、ドレイン電極404、及び、ゲート電極406が形成されていない領域で、バリア層110上に、絶縁膜408が形成される。ゲート電極406は、ドレイン電極404側で、絶縁膜408上にも形成されたフィールドプレート構造を有する。耐圧素子412がHEMTである場合を説明したが、これに限られない。例えば、耐圧素子412は、MOSFET、PNダイオード、及び、ショットキーダイオードのいずれかであってもよい。図8は、第6の実施形態に係る半導体装置400の模式的な上視図である。半導体装置400は、基板102上に形成された回路領域502及びパワー領域504を備える。回路領域502は、Vss電極パッド510、Vdd電極パッド512、Vin電極パッド514、及び、ステータス電極パッド516を有する。また、回路領域502には、p型トランジスタ312及びn型トランジスタ314を有する駆動回路が形成され、当該駆動回路にVss電極パッド510、Vdd電極パッド512、Vin電極パッド514、及び、ステータス電極パッド516が電気的に接続されている。Vss電極パッド510には駆動回路のソース電圧が供給される。Vdd電極パッド512には駆動回路のドレイン電圧が供給される。Vin電極パッド514には駆動回路の電源レギュレータ電圧が供給される。ステータス電極パッド516には駆動回路のステータスリードが接続される。パワー領域504は、ソース電極パッド518及びドレイン電極パッド520を有する。また、パワー領域504には、耐圧素子412が形成される。耐圧素子412のソース電極402がソース電極パッド518に電気的に接続される。耐圧素子412のドレイン電極404がドレイン電極パッド520に電気的に接続される。耐圧素子412のゲート電極406は、回路領域502に形成された駆動回路に電気的に接続される。耐圧素子412、及び、耐圧素子412を駆動する駆動回路が同一の基板上に形成されるので、半導体装置400は配線が短く、配線ノイズが低減される。さらに、耐圧素子412を駆動する駆動回路がGaN系半導体を用いた相補型トランジスタで形成されるので、高温まで動作でき、消費電力が低減され、小型化される。図9は、本発明の第7の実施形態に係るインバータ600の上視図である。インバータ600は、基板102上に形成された回路領域502、複数のパワー領域504、接地電極パッド602、Vcc電極パッド604、U相電極パッド606、V相電極パッド608、及び、W相電極パッド610を備える。回路領域502は、Vss電極パッド510、Vdd電極パッド512、Vin電極パッド514、及び、ステータス電極パッド516を備える。また、回路領域502には、p型トランジスタ312及びn型トランジスタ314を有する駆動回路が形成され、当該駆動回路にVss電極パッド510、Vdd電極パッド512、Vin電極パッド514、及び、ステータス電極パッド516が電気的に接続されている。図6と同一の符号を付した要素は、図6において説明した要素と同一の機能および構成を有する。パワー領域504には、耐圧素子412が形成される。パワー領域504は、接地電極パッド602及びVcc電極パッド604に接続される。接地電極パッド602は接地される。Vcc電極パッド604には、正電源電圧が供給される。インバータ600は6つのパワー領域504を有する。U相電極パッド606、V相電極パッド608、及び、W相電極パッド610には、それぞれ2つのパワー領域504が接続される。U相電極パッド606、V相電極パッド608、及び、W相電極パッド610には、三相交流のU相、V相、及び、W相が、それぞれ供給される。パワー領域504に形成された耐圧素子412は、回路領域502に形成された駆動回路により駆動される。耐圧素子412、及び、耐圧素子412を駆動する駆動回路が同一の基板上に形成されるので、インバータ600は配線が短く、配線ノイズが低減される。さらに、耐圧素子412を駆動する駆動回路がGaN系半導体を用いた相補型トランジスタで形成されるので、高温まで動作でき、消費電力が低減され、小型化される。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。