複数の第1電極を有する配線基板と、前記配線基板上に実装され、複数の第2電極を有する半導体装置と、前記配線基板と前記半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを有するインターポーザとを備え、前記配線基板の半導体装置実装領域の外周部に設けられた前記第1電極と前記半導体装置の外周部に設けられた前記第2電極とがはんだ接合されており、前記配線基板の半導体装置実装領域の内周部に設けられた前記第1電極と前記インターポーザの前記導電性パッドの裏面とがはんだ接合されており、前記半導体装置の内周部に設けられた前記第2電極と前記インターポーザの前記導電性パッドの表面とがはんだ接合されていることを特徴とする実装構造体。前記導電性パッドは、前記第1電極及び前記第2電極の面積よりも小さい面積を有することを特徴とする、請求項1に記載の実装構造体。複数の第1電極を有する配線基板と、前記配線基板上に実装され、複数の第2電極を有する半導体装置と、前記配線基板と前記半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを有するインターポーザとを備え、前記配線基板の半導体装置実装領域の外周部に設けられた前記第1電極と前記半導体装置の外周部に設けられた前記第2電極とがはんだ接合されており、前記配線基板の半導体装置実装領域の内周部に設けられた前記第1電極と前記インターポーザの前記導電性パッドの裏面とがはんだ接合されており、前記半導体装置の内周部に設けられた前記第2電極と前記インターポーザの前記導電性パッドの表面とがはんだ接合されていることを特徴とする電子装置。格子状に配列され、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを備えることを特徴とするインターポーザ。シートに支持され、表面及び裏面が露出している導電性パッドを有するインターポーザの前記導電性パッドの裏面が、複数の第1電極を有する配線基板の半導体装置実装領域の内周部に設けられた前記第1電極上のはんだに接するように、前記配線基板上に前記インターポーザを載せ、前記配線基板の半導体装置実装領域の外周部に設けられた前記第1電極上のはんだと、複数の第2電極を有する半導体装置の外周部に設けられた前記第2電極上のはんだとが対向し、かつ、前記インターポーザの前記導電性パッドの表面が、前記半導体装置の内周部に設けられた前記第2電極上のはんだに接するように、前記インターポーザを載せた前記配線基板上に前記半導体装置を載せ、前記はんだを溶融させて、前記第1電極と前記第2電極とをはんだ接合し、前記第1電極と前記導電性パッドの裏面とをはんだ接合し、前記第2電極と前記導電性パッドの表面とをはんだ接合することを特徴とする実装構造体の製造方法。表面に導電膜を有するフィルムのパッド形成領域以外の導電膜を除去して、前記フィルム上に格子状に配列された複数の導電性パッドを形成し、前記フィルム及び前記複数の導電性パッドを覆うカバーフィルムを貼り付け、前記カバーフィルムに、前記複数の導電性パッドのそれぞれの表面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成し、前記フィルムに、前記複数の導電性パッドのそれぞれの裏面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成して、前記フィルムと前記カバーフィルムとからなるシートに支持され、格子状に配列され、表面及び裏面が露出している導電性パッドを有するインターポーザを製造することを特徴とするインターポーザの製造方法。表面に導電膜を有するフィルムのパッド形成領域以外の導電膜を除去して、前記フィルム上に格子状に配列された複数の導電性パッドを形成し、前記フィルム及び前記複数の導電性パッドを覆うソルダーレジストを形成し、前記ソルダーレジストに、前記複数の導電性パッドのそれぞれの表面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成し、前記フィルムに、前記複数の導電性パッドのそれぞれの裏面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成して、前記フィルムと前記ソルダーレジストとからなるシートに支持され、格子状に配列され、表面及び裏面が露出している導電性パッドを有するインターポーザを製造することを特徴とするインターポーザの製造方法。ところで、上述の実装方法では、配線基板に設けられた電極上に、はんだを介して、半導体装置に設けられた電極を載せた後、はんだを溶融させて、半導体装置の電極を配線基板の電極にはんだ接合することで、半導体装置を配線基板上に実装する。例えば、図14Aに示すように、配線基板100の電極101上に塗布されたはんだペースト102上に、半導体装置103の電極104上に設けられたはんだバンプ105を載せる。そして、図14Bに示すように、はんだペースト102及びはんだバンプ105を溶融させて、半導体装置103の電極104を配線基板100の電極101にはんだ接合することで、半導体装置103を配線基板100上に実装する。この場合、半導体装置103を配線基板100上に実装した実装構造体106は、半導体装置103の電極104と配線基板100の電極101とがはんだ107によって接合されたものとなる。この場合、はんだ溶融時の表面張力と半導体装置103の自重とがつりあった状態で、はんだは凝固する。このため、半導体装置103の電極104と配線基板100の電極101とを接合するはんだ107の形状は、球をつぶした太鼓のような形状、即ち、上下方向の中央部が膨らんだ太鼓形状になる。半導体装置103の動作時に半導体装置103が発熱して熱膨張すると、配線基板100との間に熱膨張差が生じ、この熱膨張差に起因して、半導体装置103の電極104と配線基板100の電極101とを接合するはんだ接合部に応力が加わることになる。特に、外周部に位置するはんだ接合部に、熱膨張差による大きな応力が加わることになる。また、上述のように、はんだ107が太鼓形状になっていると、図14Cに示すように、はんだ107と電極101、104とが接する箇所に応力が集中しやすくなる。なお、図14Cは、図14Bの中の符号Xで示す箇所を拡大して示したものである。また、半導体装置103の電極104と配線基板100の電極101とを接合するはんだ接合部には、半導体装置103のオンオフによって、応力が繰り返し加わることになる。このため、熱膨張差による大きな応力が加わる外周部のはんだ接合部に、応力が集中する箇所があるのは好ましくない。そこで、熱膨張差による大きな応力が加わる外周部のはんだと電極とが接する箇所に応力が集中するのを緩和し、信頼性を向上させることができるようにしたい。本実装構造体及び本電子装置は、複数の第1電極を有する配線基板と、配線基板上に実装され、複数の第2電極を有する半導体装置と、配線基板と半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、導電性パッドを支持するシートとを有するインターポーザとを備え、配線基板の半導体装置実装領域の外周部に設けられた第1電極と半導体装置の外周部に設けられた第2電極とがはんだ接合されており、配線基板の半導体装置実装領域の内周部に設けられた第1電極とインターポーザの導電性パッドの裏面とがはんだ接合されており、半導体装置の内周部に設けられた第2電極とインターポーザの導電性パッドの表面とがはんだ接合されていることを要件とする。本インターポーザは、格子状に配列され、表面及び裏面が露出している導電性パッドと、導電性パッドを支持するシートとを備えることを要件とする。本実装構造体の製造方法は、シートに支持され、表面及び裏面が露出している導電性パッドを有するインターポーザの導電性パッドの裏面が、複数の第1電極を有する配線基板の半導体装置実装領域の内周部に設けられた第1電極上のはんだに接するように、配線基板上にインターポーザを載せ、配線基板の半導体装置実装領域の外周部に設けられた第1電極上のはんだと、複数の第2電極を有する半導体装置の外周部に設けられた第2電極上のはんだとが対向し、かつ、インターポーザの導電性パッドの表面が、半導体装置の内周部に設けられた第2電極上のはんだに接するように、インターポーザを載せた配線基板上に半導体装置を載せ、はんだを溶融させて、第1電極と第2電極とをはんだ接合し、第1電極と導電性パッドの裏面とをはんだ接合し、第2電極と導電性パッドの表面とをはんだ接合することを要件とする。本インターポーザの製造方法は、表面に導電膜を有するフィルムのパッド形成領域以外の導電膜を除去して、フィルム上に格子状に配列された複数の導電性パッドを形成し、フィルム及び複数の導電性パッドを覆うカバーフィルムを貼り付け、カバーフィルムに、複数の導電性パッドのそれぞれの表面に達し、導電性パッドの面積よりも小さい面積を有する開口部を形成し、フィルムに、複数の導電性パッドのそれぞれの裏面に達し、導電性パッドの面積よりも小さい面積を有する開口部を形成して、フィルムとカバーフィルムとからなるシートに支持され、格子状に配列され、表面及び裏面が露出している導電性パッドを有するインターポーザを製造することを要件とする。本インターポーザの製造方法は、表面に導電膜を有するフィルムのパッド形成領域以外の導電膜を除去して、フィルム上に格子状に配列された複数の導電性パッドを形成し、フィルム及び複数の導電性パッドを覆うソルダーレジストを形成し、ソルダーレジストに、複数の導電性パッドのそれぞれの表面に達し、導電性パッドの面積よりも小さい面積を有する開口部を形成し、フィルムに、複数の導電性パッドのそれぞれの裏面に達し、導電性パッドの面積よりも小さい面積を有する開口部を形成して、フィルムとソルダーレジストとからなるシートに支持され、格子状に配列され、表面及び裏面が露出している導電性パッドを有するインターポーザを製造することを要件とする。したがって、本実装構造体、インターポーザ及びこれらの製造方法、並びに、電子装置によれば、熱膨張差による大きな応力が加わる外周部のはんだと電極とが接する箇所に応力が集中するのを緩和し、信頼性を向上させることができるという利点がある。以下、図面により、本発明の実施の形態にかかる実装構造体、インターポーザ及びこれらの製造方法、並びに、電子装置について説明する。[第1実施形態]まず、第1実施形態にかかる実装構造体、インターポーザ及びこれらの製造方法について、図1~図12を参照しながら説明する。本実施形態にかかる実装構造体は、例えばサーバやパソコンなどの電子装置に用いられる半導体パッケージを、例えばマザーボードなどの回路基板上に実装した実装構造体である。なお、電子装置を、電子機器あるいは情報機器ともいう。また、回路基板を、配線基板あるいはプリント基板ともいう。本実装構造体は、図1に示すように、回路基板1と、半導体パッケージ2と、回路基板1と半導体パッケージ2との間に設けられたインターポーザ3とを備える。そして、半導体パッケージ2は、フリップチップボンディングによって、インターポーザ3を間に挟んで、回路基板1上に実装されている。ここで、回路基板1は、半導体パッケージ2を実装する領域パッケージ実装領域の全面に格子状に配列された複数の電極4を備える例えば図7参照。なお、パッケージ実装領域を半導体装置実装領域ともいう。半導体パッケージ2は、パッケージ基板と、パッケージ基板上に搭載された半導体チップと、パッケージ基板のチップ搭載面の反対側の面の全面に格子状に配列された複数の電極5例えば図6参照と、各電極5上に設けられたはんだボール6とを備えるBGABallGridArrayパッケージである。このBGAパッケージ2は、例えば大型で高性能の半導体チップを回路基板1上に実装するのに有効である。ここでは、半導体チップはベアチップである。なお、半導体パッケージ1を半導体装置ともいう。また、はんだボール6をはんだバンプともいう。インターポーザ3は、格子状に配列され、表面及び裏面が露出している導電性パッド7例えば図8参照と、導電性パッド7を支持するシート8とを有する部品である。ここでは、シート8は、絶縁性樹脂シートである。つまり、シート8は、絶縁性シートであって、樹脂シートである。具体的には、ポリイミドフィルムとポリイミドカバーフィルムとからなるポリイミドシート8である例えば図3参照。また、導電性パッド7は、金属パッドであり、具体的には、Cuパッドである。ここでは、Cuパッド7の厚さは、約1μm~約20μm程度である。なお、パッドを電極あるいは貫通電極ともいう。また、インターポーザを高さ制御用シートともいう。なお、ここでは、ポリイミドシート8を用いているが、これに限られるものではなく、導電性パッド7を支持し、導電性パッド7の位置を固定することができるシートであれば良い。例えば、ポリイミドシート以外の樹脂シート、セラミックシートなどのはんだぬれ性が悪いシート、即ち、はんだが付かないシートを用いるのが好ましい。また、絶縁性シートを用いるのが好ましい。また、ポリイミドフィルム樹脂フィルム;絶縁性樹脂フィルムとソルダーレジスト膜樹脂膜;絶縁性樹脂膜とからなるシート絶縁性樹脂シートなどの異なる材料からなる部分を有するシートを用いても良い。また、ここでは、Cuパッド7を用いているが、これに限られるものではなく、はんだ付けが可能で、導電性を有するものであれば良い。このため、例えば他の金属パッドを用いても良いし、例えばAu-Ni-Cu-Ni-Anなどの多層構造のパッドを用いても良い。そして、回路基板1のパッケージ実装領域の外周部に設けられた電極4Aと半導体パッケージ2の外周部に設けられた電極5Aとがはんだ接合されている。つまり、本実装構造体は、回路基板1のパッケージ実装領域の外周部に設けられた電極4Aと半導体パッケージ2の外周部に設けられた電極5Aとを接合するはんだ9を備える。このため、本実装構造体は、はんだ9によって接合されたはんだ接合部を有する。これにより、回路基板1のパッケージ実装領域の外周部の電極4Aと半導体パッケージ2の外周部の電極5Aとが電気的に接続されている。また、回路基板1のパッケージ実装領域の内周部に設けられた電極4Bとインターポーザ3の導電性パッド7の裏面とがはんだ接合されている。つまり、本実装構造体は、回路基板1のパッケージ実装領域の内周部に設けられた電極4Bとインターポーザ3の導電性パッド7の裏面とを接合するはんだ10を備える。このため、本実装構造体は、はんだ10によって接合されたはんだ接合部を有する。これにより、回路基板1のパッケージ実装領域の内周部の電極4Bとインターポーザ3の導電性パッド7とが電気的に接続されている。また、半導体パッケージ2の内周部に設けられた電極5Bとインターポーザ3の導電性パッド7の表面とがはんだ接合されている。つまり、本実装構造体は、半導体パッケージ2の内周部に設けられた電極5Bとインターポーザ3の導電性パッド7の表面とを接合するはんだ6を備える。このため、本実装構造体は、はんだ6によって接合されたはんだ接合部を有する。これにより、半導体パッケージ2の内周部の電極5Bとインターポーザ3の導電性パッド7とが電気的に接続されている。つまり、回路基板1のパッケージ実装領域の内周部の電極4Bと半導体パッケージ2の内周部の電極5Bとが、はんだ10、インターポーザ3の導電性パッド7及びはんだ6を介して、電気的に接続されている。このように、回路基板1のパッケージ実装領域の内周部と半導体パッケージ2の内周部との間にインターポーザ3を挟み、外周部にはインターポーザ3を挟まずに、回路基板1上に半導体パッケージ2をはんだ接合している。特に、本実施形態では、回路基板1のパッケージ実装領域の内周部の電極4B上に設けられたはんだ10と、半導体パッケージ2の内周部の電極5B上に設けられたはんだ6との間に、インターポーザ3の導電性パッド7を介在させている。このように、導電性パッド7を上下のはんだ6、10の間に介在させることで、上下のはんだ6、10が一体化しないようにしながら、上下に設けられる半導体パッケージ2と回路基板1との間で電気信号が導通しうるようにしている。なお、回路基板1のパッケージ実装領域の外周部及び半導体パッケージ2の外周部に設けられた電極4A、5Aとは、少なくとも最外周に配列された一列の電極を含むものとする。また、回路基板1のパッケージ実装領域の外周部及び半導体パッケージ2の外周部に設けられた電極4A、5Aには、熱膨張差による応力の影響を考慮して、さらに最外周に配列された一列の電極に対して内側に配置された一列又は複数列の電極を含むものとする。また、内周部とは、外周部以外の領域であって、外周部の内側の領域をいう。このため、回路基板1のパッケージ実装領域の内周部及び半導体パッケージ2の内周部に設けられた電極4B、5Bとは、外周部に設けられた電極4A、5A以外の電極であって、外周部の内側の領域に設けられた電極をいう。このように構成しているのは、以下の理由による。つまり、動作時に半導体チップを含む半導体パッケージが発熱して熱膨張すると、回路基板との間に熱膨張差が生じ、半導体パッケージと回路基板とを接合するはんだ接合部に応力が加わることになる。この熱膨張差によって半導体パッケージと回路基板とを接合するはんだ接合部に加わる応力は、半導体パッケージの外周に近くなるほど大きくなり、中央に近くなるほど小さくなる。つまり、回路基板のパッケージ実装領域の内周部の電極と半導体パッケージの内周部の電極とを接合するはんだよりも、回路基板のパッケージ実装領域の外周部の電極と半導体パッケージの外周部の電極とを接合するはんだ接合部に、大きな応力が加わることになる。特に、四角形状の半導体パッケージの場合、回路基板のパッケージ実装領域の最外周に配列された一列の電極のうち角の部分に配置された電極と半導体パッケージの最外周に配列された一列の電極のうち角の部分に配置された電極とを接合するはんだ接合部に、最も大きな応力が加わることになる。逆に言うと、回路基板のパッケージ実装領域の内周部の電極と半導体パッケージの内周部の電極とを接合するはんだ接合部に加わる応力は小さく、熱膨張差による応力の影響は小さい。例えば、応力シミュレーションを行なうと、回路基板と半導体パッケージとの間に格子状に配列されたはんだ接合部のうち、最外周の角の部分に配置されたはんだ接合部に加わる応力が最も大きくなる。これに対して、最外周に配列された一列のはんだ接合部に対して一列内側の角の部分に配置されたはんだ接合部に加わる応力は、約30~約40程度小さくなる。この場合、最外周に配列された一列のはんだ接合部は、熱膨張差による応力の影響が大きいのに対し、最外周の一列に対して一列内側に配置されたはんだ接合部は、熱膨張差による応力の影響が小さいと言える。さらに、それよりもさらに内側に配置されたはんだ接合部は、熱膨張差による応力の影響がより小さいと言える。そこで、熱膨張差による応力の影響が小さい回路基板1のパッケージ実装領域の内周部に設けられた電極4Bと半導体パッケージ2の内周部に設けられた電極5Bとの間にインターポーザ3を挟み込むようにしている。ところで、同じはんだ量でも、半導体パッケージと回路基板とを接合するはんだが太鼓形状になっていると、即ち、はんだと電極との接合面の延長線に対するはんだの側面電極に接していないはんだの表面の角度が小さいほど、はんだと電極とが接する箇所に熱膨張差による応力が集中しやすい[図14C参照]。つまり、半導体パッケージと回路基板とを接合するはんだの高さ、ひいては、このはんだを含むはんだ接合部の高さ接合高さが低いと、はんだと電極とが接する箇所に、熱膨張差による応力が集中しやすい。一方、同じはんだ量でも、半導体パッケージと回路基板とを接合するはんだが円柱形状に近くなると、即ち、はんだと電極との接合面の延長線に対するはんだの側面の角度が大きいほど、はんだと電極とが接する箇所に熱膨張差による応力が集中しにくくなり、応力集中が緩和される。つまり、半導体パッケージと回路基板とを接合するはんだの高さ、ひいては、このはんだを含むはんだ接合部の高さが高いと、はんだと電極とが接する箇所に、熱膨張差による応力が集中しにくくなり、応力集中が緩和される。また、図2A、Bに示すように、回路基板1のパッケージ実装領域の電極4上に設けられたはんだ10と、半導体パッケージ2の電極5上に設けられたはんだ6とが、はんだ溶融時に互いに溶け合って一体化すると、一体化したはんだ9の体積が大きくなる。これにより、体積に対する表面張力の影響が小さくなるため、つぶれやすくなる。この場合、半導体パッケージ2と回路基板1とを接合するはんだ9の高さ、ひいては、このはんだ9を含むはんだ接合部の高さ接合高さhは低くなる。そこで、図2C、Dに示すように、回路基板1のパッケージ実装領域の内周部の電極4B上に設けられたはんだ10と、半導体パッケージ2の内周部の電極5B上に設けられたはんだ6との間に、インターポーザ3の導電性パッド7を介在させることで、これらのはんだが一体化しないようにしている。つまり、回路基板1のパッケージ実装領域の内周部の電極4B上に設けられたはんだ10は、インターポーザ3の導電性パッド7の裏面下面に接合され、半導体パッケージ2の内周部の電極5B上に設けられたはんだ6は、インターポーザ3の導電性パッド7の表面上面に接合されるようにしている。このため、インターポーザ3が設けられている箇所では、上下のはんだ6、10が分離され、半導体パッケージ2と回路基板1とが、はんだ10、導電性パッド7及びはんだ6を介して接合されることになる。一方、回路基板1のパッケージ実装領域の外周部の電極4A上に設けられたはんだ10と、半導体パッケージ2の外周部の電極5A上に設けられたはんだ6との間には、インターポーザ3の導電性パッド7を介在させないで、これらのはんだ6、10が一体化するようにしている。つまり、回路基板1のパッケージ実装領域の外周部の電極4A上に設けられたはんだ10と、半導体パッケージ2の外周部の電極5A上に設けられたはんだ6とは、はんだ溶融時に互いに溶け合って一体化し、はんだ9となるようにしている。このため、インターポーザ3が設けられていない箇所では、半導体パッケージ2と回路基板1とは、上下のはんだ6、10が一体化したはんだ9によって接合されることになる。この場合、一体化したはんだ9の体積は大きくなり、体積に対する表面張力の影響が小さくなるため、つぶれやすくなる。しかしながら、回路基板1のパッケージ実装領域の内周部の電極4B上に設けられたはんだ10と、半導体パッケージ2の内周部の電極5B上に設けられたはんだ6とは一体化しない。このため、それぞれのはんだ6、10の体積は小さく、体積に対する表面張力の影響が大きくなるため、つぶれにくくなる。この結果、これらのはんだ6、10の表面張力によって半導体パッケージ2の自重による沈み込みが小さくなる。これにより、回路基板1のパッケージ実装領域の外周部の電極4A上に設けられたはんだ10と、半導体パッケージ2の外周部の電極5A上に設けられたはんだ6とが一体化したはんだ9を含むはんだ接合部の高さが高くなり、熱膨張差による応力が集中しにくくなり、応力集中が緩和される。これは、はんだ接合の際に、加熱によって溶融され、液体となるはんだの表面張力と半径体積との関係を利用している。つまり、液体となったはんだは、自身の持つ表面張力によって、表面積を最小にしようとして球になろうとする。この表面張力は、球の表面積/球の体積から、3/rrは半径となるため、半径が小さいほど表面張力の影響が大きくなる。つまり、半径体積が小さいほど丸くなろうとする効果が大きく、半径体積が大きいほど丸くなりにくい性質がある。このような関係を利用すべく、回路基板1のパッケージ実装領域の内周部の電極4B上に設けられたはんだ10と、半導体パッケージ2の内周部の電極5B上に設けられたはんだ6とを一体化させないで体積が小さいままの状態とし、回路基板1のパッケージ実装領域の外周部の電極4A上に設けられたはんだ10と、半導体パッケージ2の外周部の電極5A上に設けられたはんだ6とは一体化させて体積を大きくしている。上述のように、本実施形態では、熱膨張差による応力熱応力の影響が小さい箇所内周部にインターポーザ3を設けて、熱応力の影響が大きい箇所外周部において半導体パッケージ2と回路基板1とを接合するはんだ9の形状を制御することで、応力集中を緩和し、信頼性を向上させるようにしている。次に、上述のように構成されるインターポーザ3の製造方法について説明する。ここでは、Cu箔を貼ったポリイミドフィルムを用いる場合を例に挙げて、2つの方法を説明する。なお、Cu箔を貼ったポリイミドフィルムを、表面に導電膜を有するフィルムともいう。最初に、第1の方法について、図3を参照しながら説明する。まず、図3A、図3Bに示すように、例えばフォトリソグラフィ技術を用いて、Cu箔11を貼ったポリイミドフィルム12のCu箔11上に、パッド形成領域のCu箔11が残るようなパターンを有するレジスト膜13を形成する。次に、図3Cに示すように、Cuをエッチングしうるエッチング液に浸して、Cu箔11の不要部分、即ち、パッド形成領域以外の領域のCu箔11を除去した後、レジスト膜13を剥離して、ポリイミドフィルム12上に格子状に配列された複数のCuパッド7を形成する。次に、図3Dに示すように、ポリイミドフィルム12及び複数のCuパッド7を覆うカバーフィルム14を、図示しない接着材を用いて貼り付ける。ここでは、カバーフィルム14はポリイミドフィルムである。次に、図3E、図3Fに示すように、各Cuパッド7の上方にCuパッド7の面積よりも小さい面積を有する開口部を備えるマスク15を位置合わせし、例えばレーザを照射してエッチングすることで、カバーフィルム14の不要部分を除去して、各Cuパッド7の表面を露出させる。つまり、カバーフィルム14に、複数のCuパッド7のそれぞれの表面に達し、Cuパッド7の面積よりも小さい面積を有する開口部14Aを形成する。次に、図3F、図3Gに示すように、各Cuパッド7の下方にCuパッド7の面積よりも小さい面積を有する開口部を有するマスク16を位置合わせし、例えばレーザを照射してエッチングすることで、ポリイミドフィルム12の不要部分を除去して、各Cuパッド7の裏面を露出させる。つまり、ポリイミドフィルム12に、複数のCuパッド7のそれぞれの裏面に達し、Cuパッド7の面積よりも小さい面積を有する開口部12Aを形成する。このようにして、ポリイミドフィルム12とカバーフィルム14とからなるシート8に支持され、格子状に配列され、表面及び裏面が露出しているCuパッド7を有するインターポーザ3を製造することができる。次に、第2の方法について、図4を参照しながら説明する。まず、上述の第1の方法と同様の工程を経て、図4A、図4Bに示すように、ポリイミドフィルム12上に格子状に配列された複数のCuパッド7を形成する。次に、図4Bに示すように、表面上の全面にソルダーレジスト膜17を塗布する。つまり、ポリイミドフィルム12及び複数のCuパッド7を覆うソルダーレジスト膜17を形成する。次に、図4C、図4Dに示すように、各Cuパッド7の上方にCuパッド7の面積よりも小さい面積を有する開口部を備えるマスク18を位置合わせし、例えば紫外線を用いて露光し、現像を行なうことで、各Cuパッド7の表面を露出させる。つまり、ソルダーレジスト膜17に、複数のCuパッド7のそれぞれの表面に達し、Cuパッド7の面積よりも小さい面積を有する開口部17Aを形成する。次に、図4E、図4Fに示すように、各Cuパッド7の下方にCuパッド7の面積よりも小さい面積を有する開口部を備えるマスク19を位置合わせし、例えばレーザを照射してエッチングすることで、ポリイミドフィルム12の不要部分を除去して、各Cuパッド7の裏面を露出させる。つまり、ポリイミドフィルム12に、複数のCuパッド7のそれぞれの裏面に達し、Cuパッド7の面積よりも小さい面積を有する開口部12Aを形成する。このようにして、ポリイミドフィルム12とソルダーレジスト膜17とからなるシート8に支持され、格子状に配列され、表面及び裏面が露出しているCuパッド7を有するインターポーザ3を製造することができる。次に、本実施形態にかかる実装構造体の製造方法について、図5を参照しながら説明する。まず、図5Aに示すように、回路基板1に設けられた複数の電極4上に、はんだ10を供給する。ここでは、回路基板1に設けられた複数の電極4上のそれぞれに、はんだペースト10を塗布する。また、半導体パッケージ2に設けられた複数の電極5上に、はんだ6を供給する。ここでは、半導体パッケージ2に設けられた複数の電極5上のそれぞれに、はんだボール6を供給し、加熱して、はんだバンプ6を形成する[図5C参照]。次に、図5Bに示すように、回路基板1上に、シート8に支持され、表面及び裏面が露出している導電性パッド7を有するインターポーザ3を載せる。ここでは、インターポーザ3の導電性パッド7の裏面が、回路基板1のパッケージ実装領域の内周部に設けられた電極4B上に塗布されたはんだペースト10に接するように、回路基板1上にインターポーザ3を載せる。次に、図5Cに示すように、インターポーザ3を載せた回路基板1上に半導体パッケージ2を載せる。ここでは、回路基板1のパッケージ実装領域の外周部に設けられた電極4A上に塗布されたはんだペースト10と、半導体パッケージ2の外周部に設けられた電極5A上に形成されたはんだバンプ6とが対向し、かつ、インターポーザ3の導電性パッド7の表面が、半導体パッケージ2の内周部に設けられた電極5B上に形成されたはんだバンプ6に接するように、インターポーザ3を載せた回路基板1上に半導体パッケージ2を載せる。次に、図5Dに示すように、全体を加熱して、はんだ6、10を溶融させて、回路基板1と半導体パッケージ2、回路基板1とインターポーザ3、半導体パッケージ2とインターポーザ3をそれぞれはんだ接合する。ここでは、回路基板1のパッケージ実装領域の外周部に設けられた電極4A上に塗布されたはんだペースト10と、半導体パッケージ2の外周部に設けられた電極5A上に形成されたはんだバンプ6とを、溶融させて、回路基板1の電極4Aと半導体パッケージ2の電極5Aとをはんだ接合する。つまり、はんだペースト10とはんだバンプ6を溶融し、一体化させてはんだ9とし、はんだ9によって、回路基板1のパッケージ実装領域の外周部に設けられた電極4Aと、半導体パッケージ2の外周部に設けられた電極5Aとを接合する。また、回路基板1のパッケージ実装領域の内周部に設けられた電極4B上に塗布されたはんだペースト10を、溶融させて、回路基板1の電極4Bとインターポーザ3の導電性パッド7の裏面とをはんだ接合する。また、半導体パッケージ2の内周部に設けられた電極5B上に形成されたはんだバンプ6を、溶融させて、半導体パッケージ2の電極5Bとインターポーザ3の導電性パッド7の表面とをはんだ接合する。これにより、回路基板1上に、インターポーザ3を間に挟んで、半導体パッケージ2が実装された実装構造体20が製造される。なお、ここでは、回路基板1に設けられた複数の電極4上にはんだペースト10を塗布し、半導体パッケージ2に設けられた複数の電極5上にはんだボール6を供給しているが、はんだの供給方法は、上述の実施形態のものに限られるものではない。はんだの供給方法として、例えば、はんだペーストを印刷する方法、はんだメッキ法、はんだ蒸着法、はんだ蒸着転写法などの他の方法を用いても良い。したがって、本実施形態にかかる実装構造体及びその製造方法、電子装置によれば、熱膨張差による大きな応力が加わる外周部のはんだと電極とが接する箇所に応力が集中するのを緩和し、信頼性接合信頼性を向上させることができるという利点がある。特に、大型の半導体装置2を回路基板1上に実装する場合に、信頼性を向上させることができる。以下、本実施形態にかかる実装構造体及びその製造方法の具体例について、図6~図12を参照しながら説明する。この具体例では、実装構造体を構成する半導体パッケージ、回路基板、インターポーザは、以下のような構成を有する。まず、半導体パッケージは、図6に示すように、約25mm×約25mmのガラスセラミック製のパッケージ基板21の裏面に、約1mmピッチで縦22個×横22個格子状に配列された直径φ約0.6mmのCu電極5を有する。そして、各Cu電極5上にはんだバンプ6が形成されている。ここでは、各Cu電極5上に例えばロジン系のフラックスを塗布した後、直径φ約0.6mmのSn-3Ag-0.5Cu以下、SACと呼ぶからなるはんだボール6を供給し、窒素雰囲気の加熱炉で例えば約240°Cで加熱して、各Cu電極5上にはんだバンプ6を形成する。なお、はんだバンプ6をボール電極ともいう。また、回路基板1は、図7に示すように、約25mm×約25mmのガラスエポキシ製の回路基板であって、その表面上で、半導体パッケージ2を実装するパッケージ実装領域に、約1mmピッチで縦22個×横22個格子状に配列された直径φ約0.6mmのCu電極4を有する。そして、上述の半導体パッケージ2の場合と同様に、各Cu電極4上にはんだバンプ10が形成されている。さらに、インターポーザ3は、図8に示すように、表面及び裏面が露出しており、約1mmピッチで格子状に配列された直径φ約0.6mmのCuパッド7と、Cuパッド7を支持するポリイミドシート8とを備える。ここでは、ポリイミドシート8の厚さは約0.05mmであり、Cuパッド7の厚さは約0.025mmである。また、ここでは、Cuパッド7が縦10個×横10個格子状に配列されたインターポーザ3[図9B参照]と、Cuパッドが縦16個×横16個配列されたインターポーザ[図9A参照]とを用いた。このような半導体パッケージ2、回路基板1、インターポーザ3を用いて、以下のようにして、実装構造体20を作製した。まず、図9A、図9Bに示すように、はんだバンプ10が形成されている回路基板1のパッケージ実装領域の内周部中央部を含むに、インターポーザ3を配置する。ここで、図9Aは、Cuパッド7が縦10個×横10個格子状に配列されたインターポーザ3を載せた状態を示しており、図9Bは、Cuパッド7が縦16個×横16個格子状に配列されたインターポーザ3を載せた状態を示している。なお、図9A、図9Bでは、主に回路基板1とインターポーザ3との配置を示しており、例えばはんだバンプ10等は省略している。次に、インターポーザ3が配置されている回路基板1上に、はんだバンプ6が形成されている半導体パッケージ2を配置する。そして、例えば窒素雰囲気の加熱炉で、はんだバンプ6、10又はこれらの近傍の温度が約240°C程度になるように加熱し、回路基板1、インターポーザ3、半導体パッケージ2の相互間をはんだ接合して、実装構造体20を作製した。なお、実装構造体20を接合体ともいう。その後、回路基板1の外周部に設けられた電極4Aと半導体パッケージ2の外周部に設けられた電極5Aとを接合するはんだ9を含むはんだ接合部を評価すべく、図10に示すように、研磨によって断面を観察できる状態にした。そして、回路基板1の外周部に設けられた電極4Aと半導体パッケージ2の外周部に設けられた電極5Aとを接合するはんだ9を含むはんだ接合部の高さ接合高さhを測定したところ、図11に示すような結果になった。ここで、図11は、電極使用率と接合高さhとの関係を示している。ここでは、回路基板1のパッケージ実装領域又は半導体パッケージ2の一辺の長さ、即ち、はんだバンプ6、10が形成されている領域の一辺の長さをAとし、インターポーザ3の一辺の長さ、即ち、Cuパッド7が設けられている領域の一辺の長さをBとする。そして、回路基板1のパッケージ実装領域の面積A2に対する、インターポーザ3の面積B2の割合を、電極使用率とする電極使用率=B2/A2。このため、インターポーザ3を用いない場合は電極使用率0、Cuパッド7が縦10個×横10個配列されたインターポーザ3を用いた場合は電極使用率約20[図9B参照]、Cuパッド7が縦16個×横16個配列されたインターポーザ3を用いた場合は電極使用率約52[図9A参照]となる。図11に示すように、電極使用率が高くなると、接合高さhが高くなることが分かる。つまり、インターポーザ3の面積が大きくなると、即ち、インターポーザ3のCuパッド7の数が増えると、接合高さhが高くなることが分かる。例えば、Cuパッド7が縦16個×横16個配列されたインターポーザ3を用いた場合[図9A参照]、インターポーザ3を用いない場合に対して、接合高さhを約30高くすることができる。ここで、図12は、接合高さhとはんだ接合部に加わる応力との関係を示している。ここでは、例えば直径約200μmの電極が配列されている半導体パッケージのフリップチップボンディングにおいて、同じ体積のはんだを用いて接合高さを変化させた場合のミーゼスの相当応力のシミュレーション結果を示している。図12に示すように、接合高さhが約100μmから約130μmまで約30高くなると、はんだ接合部に加わる応力集中箇所のミーゼスの相当応力が約10緩和される。このため、上述のように、例えばCuパッド7が縦16個×横16個配列されたインターポーザ3を用いて、接合高さhを約30高くすることで、インターポーザ3を用いない場合に対して、はんだ接合部に加わる応力集中箇所のミーゼスの相当応力を約10緩和できる。そして、はんだ接合部に加わる応力が約10緩和された場合、疲労寿命予測式として用いられる修正形コフィンマンソン則に当てはめてみると、約20~約40程度の長寿命化が可能であると見積もることができる。このように、半導体パッケージ2を回路基板1上に実装する際のプロセスを大きく変更することなく、熱膨張差による応力の影響が小さい箇所内周部にインターポーザ3を介在させるだけで良い。これにより、応力の影響が大きい箇所外周部のはんだ接合部の高さを高くすることができ、はんだ接合の信頼性を向上させることができる。なお、上述の実施形態では、導電性パッド7を、半導体パッケージ2の電極5及び回路基板1の電極4の面積よりも大きい面積を有するものとしているが、これに限られるものではない。例えば、導電性パッドを、半導体パッケージ半導体装置の電極及び回路基板配線基板の電極の面積と同一の面積を有するものとしても良い。また、例えば、導電性パッドを、半導体パッケージ半導体装置の電極及び回路基板配線基板の電極の面積よりも小さい面積を有するものとしても良い。これにより、半導体パッケージの外周部のはんだの高さ、ひいては、このはんだを含むはんだ接合部の高さを、より高くすることが可能である。[第2実施形態]次に、第2実施形態にかかる電子装置について、図13を参照しながら説明する。本実施形態にかかる電子装置は、上述の第1実施形態にかかる実装構造体20、即ち、半導体パッケージ2をインターポーザ3を間に挟んで回路基板1上に実装した実装構造体20を備える電子装置である。本電子装置は、例えばサーバやパソコンなどの電子装置である。本電子装置は、図13に示すように、上述の第1実施形態の実装構造体20を備え、さらに、回路基板1上に、電源部品30、コネクタ部品31、コントローラ部品32、メモリ部品33などの他の部品が実装され、冷却ファン34を備えるラック35に収納されている。そして、回路基板1上に実装された各部品2、30~33は、回路基板1に電気的に接続されている。また、ラック35に備えられる冷却ファン34によって、ラック35にセットされた回路基板1上に実装されている半導体パッケージ2に備えられる冷却フィン36に風を当てることができるようになっている。したがって、本実施形態にかかる電子装置によれば、上述の第1実施形態の実装構造体を備えるため、より信頼性接合信頼性の高い電子装置を実現することができるという利点がある。[その他]なお、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。例えば、上述の各実施形態では、半導体パッケージ2をインターポーザ3を間に挟んで回路基板1上に実装した実装構造体を例に挙げて説明しているが、これに限られるものではない。例えば、ベアチップ半導体装置をパッケージ基板配線基板上に実装する実装構造体において、ベアチップとパッケージ基板との間に上述の各実施形態のインターポーザを挟むようにしても良い。また、ベアチップ半導体装置を回路基板配線基板上に実装する実装構造体において、ベアチップと回路基板との間に上述の各実施形態のインターポーザを挟むようにしても良い。以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。付記1複数の第1電極を有する配線基板と、前記配線基板上に実装され、複数の第2電極を有する半導体装置と、前記配線基板と前記半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを有するインターポーザとを備え、前記配線基板の半導体装置実装領域の外周部に設けられた前記第1電極と前記半導体装置の外周部に設けられた前記第2電極とがはんだ接合されており、前記配線基板の半導体装置実装領域の内周部に設けられた前記第1電極と前記インターポーザの前記導電性パッドの裏面とがはんだ接合されており、前記半導体装置の内周部に設けられた前記第2電極と前記インターポーザの前記導電性パッドの表面とがはんだ接合されていることを特徴とする実装構造体。付記2前記シートは、絶縁性シートであることを特徴とする、付記1に記載の実装構造体。付記3前記シートは、樹脂シート又はセラミックシートであることを特徴とする、付記1又は2に記載の実装構造体。付記4前記導電性パッドは、金属パッドであることを特徴とする、付記1~3のいずれか1項に記載の実装構造体。付記5前記導電性パッドは、前記第1電極及び前記第2電極の面積よりも小さい面積を有することを特徴とする、付記1~4のいずれか1項に記載の実装構造体。付記6前記半導体装置は、半導体パッケージであることを特徴とする、付記1~5のいずれか1項に記載の実装構造体。付記7複数の第1電極を有する配線基板と、前記配線基板上に実装され、複数の第2電極を有する半導体装置と、前記配線基板と前記半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを有するインターポーザとを備え、前記配線基板の半導体装置実装領域の外周部に設けられた前記第1電極と前記半導体装置の外周部に設けられた前記第2電極とがはんだ接合されており、前記配線基板の半導体装置実装領域の内周部に設けられた前記第1電極と前記インターポーザの前記導電性パッドの裏面とがはんだ接合されており、前記半導体装置の内周部に設けられた前記第2電極と前記インターポーザの前記導電性パッドの表面とがはんだ接合されていることを特徴とする電子装置。付記8前記シートは、絶縁性シートであることを特徴とする、付記7に記載の電子装置。付記9前記シートは、樹脂シート又はセラミックシートであることを特徴とする、付記7又は8に記載の電子装置。付記10前記導電性パッドは、金属パッドであることを特徴とする、付記7~9のいずれか1項に記載の電子装置。付記11前記導電性パッドは、前記第1電極及び前記第2電極の面積よりも小さい面積を有することを特徴とする、付記7~10のいずれか1項に記載の電子装置。付記12前記半導体装置は、半導体パッケージであることを特徴とする、付記7~11のいずれか1項に記載の電子装置。付記13格子状に配列され、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを備えることを特徴とするインターポーザ。付記14前記シートは、絶縁性シートであることを特徴とする、付記13に記載のインターポーザ。付記15前記シートは、樹脂シート又はセラミックシートであることを特徴とする、付記13又は14に記載のインターポーザ。付記16前記シートは、樹脂フィルムとソルダーレジスト膜とからなることを特徴とする、付記13又は14に記載のインターポーザ。付記17前記導電性パッドは、金属パッドであることを特徴とする、付記13~16のいずれか1項に記載のインターポーザ。付記18シートに支持され、表面及び裏面が露出している導電性パッドを有するインターポーザの前記導電性パッドの裏面が、複数の第1電極を有する配線基板の半導体装置実装領域の内周部に設けられた前記第1電極上のはんだに接するように、前記配線基板上に前記インターポーザを載せ、前記配線基板の半導体装置実装領域の外周部に設けられた前記第1電極上のはんだと、複数の第2電極を有する半導体装置の外周部に設けられた前記第2電極上のはんだとが対向し、かつ、前記インターポーザの前記導電性パッドの表面が、前記半導体装置の内周部に設けられた前記第2電極上のはんだに接するように、前記インターポーザを載せた前記配線基板上に前記半導体装置を載せ、前記はんだを溶融させて、前記第1電極と前記第2電極とをはんだ接合し、前記第1電極と前記導電性パッドの裏面とをはんだ接合し、前記第2電極と前記導電性パッドの表面とをはんだ接合することを特徴とする実装構造体の製造方法。付記19表面に導電膜を有するフィルムのパッド形成領域以外の領域の導電膜を除去して、前記フィルム上に格子状に配列された複数の導電性パッドを形成し、前記フィルム及び前記複数の導電性パッドを覆うカバーフィルムを貼り付け、前記カバーフィルムに、前記複数の導電性パッドのそれぞれの表面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成し、前記フィルムに、前記複数の導電性パッドのそれぞれの裏面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成して、前記フィルムと前記カバーフィルムとからなるシートに支持され、格子状に配列され、表面及び裏面が露出している導電性パッドを有するインターポーザを製造することを特徴とするインターポーザの製造方法。付記20表面に導電膜を有するフィルムのパッド形成領域以外の領域の導電膜を除去して、前記フィルム上に格子状に配列された複数の導電性パッドを形成し、前記フィルム及び前記複数の導電性パッドを覆うソルダーレジストを形成し、前記ソルダーレジストに、前記複数の導電性パッドのそれぞれの表面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成し、前記フィルムに、前記複数の導電性パッドのそれぞれの裏面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成して、前記フィルムと前記ソルダーレジストとからなるシートに支持され、格子状に配列され、表面及び裏面が露出している導電性パッドを有するインターポーザを製造することを特徴とするインターポーザの製造方法。