"スキャン動作とキャプチャ動作との切り替えが可能なスキャンフリップフロップ回路を含む半導体装置の設計方法であって、上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を解析する解析処理と、上記解析処理の結果に基づいて、キャプチャ動作後の出力値が所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインを構築するスキャンチェイン構築処理と、を演算処理部に実行させることを特徴とする、半導体装置の設計方法。上記スキャンチェイン構築処理を上記演算処理部に実行させた後に、上記スキャンチェインを構成する各スキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値にマスク可能なマスクコントロールロジックを付加する固定値マスク機能付加処理を上記演算処理部に実行させる、請求項1記載の半導体装置の設計方法。上記圧縮スキャン付加処理を上記演算処理部に実行させた後に、上記スキャンチェインを構成するスキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路に置換するための置換処理を上記演算処理部に実行させる、請求項2記載の半導体装置の設計方法。上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を制御可能なテストポイント回路を挿入するための処理を上記演算処理部に実行させる、請求項3記載の半導体装置の設計方法。上記スキャンチェイン構築処理を上記演算処理部に実行させた後に、上記スキャンチェインを構成するスキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路に置換するための置換処理を上記演算処理部に実行させる、請求項1記載の半導体装置の設計方法。スキャン動作とキャプチャ動作との切り替えが可能なスキャンフリップフロップ回路を含む半導体装置の設計が可能な設計装置であって、予め設定されたプログラムに従って所定の処理を実行可能な演算処理部を備え、上記演算処理部は、上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を解析する解析処理と、上記解析処理の結果に基づいて、キャプチャ動作後の出力値が所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインを構築するスキャンチェイン構築処理と、を実行することを特徴とする設計装置。上記演算処理部は、上記スキャンチェイン構築処理を実行後に、上記スキャンチェインを構成する各スキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値にマスク可能なマスクコントロールロジックを付加する固定値マスク機能付加処理を実行する請求項6記載の設計装置。上記演算処理部は、上記圧縮スキャン付加処理を実行後に、上記スキャンチェインを構成するスキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路に置換するための置換処理を実行する請求項7記載の設計装置。上記演算処理部は、上記スキャンチェイン構築処理を実行後に、上記スキャンチェインを構成するスキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路に置換するための置換処理を実行する請求項6記載の設計装置。スキャン動作とキャプチャ動作との切り替えが可能なスキャンフリップフロップ回路を含む半導体装置であって、上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインが構築されたことを特徴とする半導体装置。キャプチャ動作後にとる確率の高いほうの論理値にマスク可能なマスクコントロールロジックを含む請求項10記載の半導体装置。キャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路を含む請求項11記載の半導体装置。上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を制御可能なテストポイント回路を含む請求項12記載の半導体装置。特許文献1-4によれば、ホールドタイミングは正相ラッチに近く、クロックがローレベルの期間以外は値の変動が許されない。クロックがハイレベルの期間にデータ端子の遷移が発生するのは禁止される。クロックがハイレベルの期間にデータ端子にグリッチ遷移が発生した場合、その遷移がEX-ORゲートを通り内部FFのクロック入力端子まで到達する。その結果、データ端子に変動が発生している状態で、グリッチの載ったクロックがFFに入力されるため、内部FFの値は不定になる。例えば図24に示される回路構成においては、図25に示されるように、ハザードの影響で、出力論理が不定になることが考えられる。また、回路構成において、論理値が1又は0になる確率については考慮されていない。特許文献5によれば、入力端子に同じ値が連続して印加されたときにクロックマスクを行うことで消費電力を削減するようにしており、この場合には、クロックがハイレベル期間に入力端子にデータの遷移が発生しても出力は不定値とならない。しかし、特許文献5によれば、EX-ORゲートとEX-NORゲートの両方を使うことで面積オーバーヘッドが大きくなる。また、特許文献5においては、論理値0,1のどちらが連続して印加されてもマスクが行われるようになっており、論理値が1又は0になる確率については考慮されていない。本発明の目的は、スキャンフリップフロップ回路の所定の論理値になる確率を考慮することで、消費電力の削減を図るための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を解析する解析処理と、この解析処理の結果に基づいて、キャプチャ動作後の出力値が所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインを構築するスキャンチェイン構築処理とを演算処理部に実行させる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、スキャンフリップフロップ回路の所定の論理値になる確率を考慮することで、消費電力の削減を図るための技術を提供することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係る半導体装置の設計方法は、上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を解析する解析処理S31と、上記解析処理の結果に基づいて、キャプチャ動作後の出力値が所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインを構築するスキャンチェイン構築処理S32と、を演算処理部3に実行させる。スキャン動作時においては、全てのFFを動作させる必要がある。そのため、スキャンテスト動作時はFFの値の遷移の影響を受けて、論理回路の活性化率が高くなり、通常動作時よりも多くの電力を消費する傾向にある。逆に、スキャン動作時において論理が遷移する確率これを遷移確率というを低く抑えることができれば、それだけ電力消費を抑えることができる。本発明の代表的な実施の形態に係る半導体装置の設計方法によれば、上記解析処理の結果に基づいて、所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインが構築される。所定の論理状態になる確率とは、論理値1又は0になる確率を意味する。ここで、例えば論理値1になる確率が50のスキャンフリップフロップ回路による第1スキャンチェインと、論理値1になる確率が50未満のスキャンフリップフロップ回路による第2スキャンチェインと、論理値1になる確率が50を越えるスキャンフリップフロップ回路による第3スキャンチェインとが構築される場合を考える。尚、論理値1になる確率が50未満のスキャンフリップフロップ回路による第2スキャンチェインは、論理値0になる確率が50を越えるスキャンフリップフロップ回路によるスキャンチェインに相当する。第2スキャンチェインや第3スキャンチェインは、第1スキャンチェインに比べて、スキャン動作時の遷移確率が低くなる。このため、第2スキャンチェインや第3スキャンチェインでの電力消費は、第1スキャンチェインでの電力消費に比べて少なくなる。このように所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインが構築されることにより、スキャン動作時の遷移確率が低下されたスキャンチェインが形成されることから、スキャンテスト時の消費電力の低減を図ることができる。2上記1において、上記スキャンチェイン構築処理を上記演算処理部に実行させた後に、上記スキャンチェインを構成する各スキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値にマスク可能なマスクコントロールロジックを付加する固定値マスク機能付加処理S33を上記演算処理部に実行させることができる。各チェインに含まれるFFのキャプチャ動作後にとる確率の高い値に対応した固定値マスク機能を付加することによって、各スキャンチェインのFFの値は、テストパタンのシフトインロードとキャプチャ値のシフトアウトアンロードに渡って同じ値をとる確率が高くなる。これにより、スキャンテスト動作時の遷移確率を低下させることができるので、スキャンテスト時の消費電力の低減を図ることができる。3上記2において、上記圧縮スキャン付加処理を上記演算処理部に実行させた後に、上記スキャンチェインを構成するスキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路に置換するための置換処理S34を上記演算処理部に実行させることができる。電力削減可能なスキャンフリップフロップ回路に置換されることは、電力削減効果を図る上で有効とされる。また、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路は、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率が論理値1又は0に制限される。そのような論理構成は、論理値0,1のどちらが連続して印加されてもマスクが行われるようにEX-ORゲートやEX-NORゲートを使う場合に比べて簡素化されるので、面積オーバヘッドの低減を図ることができる。4上記3において、上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を制御可能なテストポイント回路を挿入するための処理S40を上記演算処理部に実行させることができる。テストポイント回路が挿入されることにより、FFが論理値1になる確率を変更することができる。5上記1において、上記スキャンチェイン構築処理を上記演算処理部に実行させた後に、上記スキャンチェインを構成するスキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路に置換するための置換処理S34を上記演算処理部に実行させることができる。6本発明の代表的な実施の形態に係る半導体装置の設計装置1は、予め設定されたプログラムに従って所定の処理を実行可能な演算処理部3を備える。上記演算処理部は、上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を解析する解析処理S31と、上記解析処理の結果に基づいて、キャプチャ動作後の出力値が所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインを構築するスキャンチェイン構築処理S32とを実行する。上記のように所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインが構築されることにより、スキャン動作時の遷移確率が低下されたスキャンチェインが形成されることから、スキャンテスト時の消費電力の低減を図ることができる。7上記6において、上記演算処理部は、上記スキャンチェイン構築処理を実行後に、上記スキャンチェインを構成する各スキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値にマスク可能なマスクコントロールロジック175を付加する固定値マスク機能付加処理を実行する。各チェインに含まれるFFのキャプチャ動作後にとる確率の高い値に対応した固定値マスク機能を付加することによって、各スキャンチェインのFFの値は、テストパタンのシフトインロードとキャプチャ値のシフトアウトアンロードに渡って同じ値をとる確率が高くなる。これにより、スキャンテスト動作時の遷移確率を低下させることができるので、スキャンテスト時の消費電力の低減を図ることができる。8上記7において、上記演算処理部は、上記圧縮スキャン付加処理を実行後に、上記スキャンチェインを構成するスキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路に置換するための置換処理を実行する。電力削減可能なスキャンフリップフロップ回路に置換されることは、電力削減効果を図る上で有効とされる。また、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路は、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率が論理値1又は0に制限される。そのような論理構成は、論理値0,1のどちらが連続して印加されてもマスクが行われるようにEX-ORゲートやEX-NORゲートを使う場合に比べて簡素化されるので、面積オーバヘッドの低減を図ることができる。9上記6において、上記演算処理部は、上記スキャンチェイン構築処理を実行後に、上記スキャンチェインを構成するスキャンフリップフロップ回路の上記所定の論理状態になる確率の情報に基づいて、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路183,184に置換するための置換処理を実行する。電力削減可能なスキャンフリップフロップ回路に置換することは、電力削減効果を図る上で有効とされる。10本発明の代表的な実施の形態に係る半導体装置170は、スキャン動作とキャプチャ動作との切り替えが可能なスキャンフリップフロップ回路を含む。このとき、上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェイン171,172が構築される。上記のように所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインが構築されることにより、スキャン動作時の遷移確率が低下されたスキャンチェインが形成されることから、スキャンテスト時の消費電力の低減を図ることができる。11上記10において、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値にマスク可能なマスクコントロールロジック175を設けることができる。各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値にマスクされることにより、各スキャンチェインのFFの値は、テストパタンのシフトインロードとキャプチャ値のシフトアウトアンロードに渡って同じ値をとる確率が高くなる。これにより、スキャンテスト動作時の遷移確率を低下させることができるので、スキャンテスト時の消費電力の低減を図ることができる。12上記11において、当該スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路183,184を設けることができる。電力削減可能なスキャンフリップフロップ回路が設けられることは、電力削減効果を図る上で有効とされる。13上記12において、上記スキャンフリップフロップ回路のキャプチャ動作後の出力値が所定の論理状態になる確率を制御可能なテストポイント回路231~233,237~239を設けることができる。テストポイント回路が挿入されることにより、FFが論理値1になる確率を変更することができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には、本発明にかかる設計装置の構成例が示される。図1に示される設計装置1は、低電力スキャンテストが可能なネットリストを設計することができる。この設計装置1は、制御入力部2、表示出力部6、入出力I/Finterface;インタフェース部、演算処理部3、記憶部4を含む。制御入力部2は、オペレータが演算処理部2及び記憶部4を制御するための装置の総称で、キーボードやマウス等が挙げられる。表示出力部6は、オペレータが演算処理部3及び記憶部4の動作を確認するためのもので、液晶ディスプレイ等が挙げられる。演算処理部2は、半導体設計に必要なプログラムを実行することにより、LSIの設計に必要な各機能プロセスを実行する機能を有するCPU中央処理装置と、その周辺デバイスが含まれる。記憶部4は、LSIの設計に使用されるライブラリやネットリストの情報を保存するハードディスクや半導体メモリなどの記憶媒体とされる。演算処理部2では、所定のプログラムが実行されることにより、FFの論理値1になる確率の解析処理S31、スキャンFF置換及びスキャンチェイン構築処理S32、圧縮スキャン及び固定値マスク付加処理S33、電力削減スキャンFF置換処理S34などの各処理が行われる。FFの論理値1になる確率の解析処理S31では、記憶部41内のネットリスト41と機能ライブラリ42とが参照されて、スキャンフリップフロップ回路のキャプチャ動作後の出力値が例えば論理値1などの所定の論理状態になる確率が解析される。この解析結果は、FFの論理値1になる確率リスト43として記憶部41に格納される。スキャンFF置換及びスキャンチェイン構築処理S32では、記憶部41内のネットリスト41、機能ライブラリ42、及びFFの論理値1になる確率リスト43が参照されて、スキャンFFへの置換や、論理値1になる確率が同程度の複数のスキャンFF毎にスキャンチェインの構築が行われる。スキャンチェインの構築結果は、チェイン構築済ネットリスト44として記憶部4に格納される。圧縮スキャン及び固定値マスク付加処理S33では、記憶部41内のネットリスト41、機能ライブラリ42、及びFFの論理値1になる確率リスト43が参照されて、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値にマスク可能な圧縮スキャン回路が付加される。圧縮スキャン及び固定値マスク付加処理S33の結果は、固定値マスク付加済ネットリスト45として記憶部4に格納される。電力削減スキャンFF置換処理S34では、記憶部41内のネットリスト41、機能ライブラリ42、及びFFの論理値1になる確率リスト43が参照されて、スキャンフリップフロップ回路を、各スキャンチェインに含まれるスキャンフリップフロップ回路のキャプチャ動作後にとる確率の高いほうの論理値が連続して入力されたときにクロックマスクが有効とされることで電力削減可能なスキャンフリップフロップ回路に置換するための処理が行われる。この置換処理結果は、電力削減スキャンFF置換ネットリスト46として記憶部4に格納される。次に、上記各処理の詳細について説明する。図2には、FFの論理値1になる確率の解析処理S31の流れが示される。各FFがキャプチャ動作後に論理値1になる確率が解析される。この解析結果はスキャンチェイン構築時に利用される。各FFの論理値1になる確率の情報は、ネットリスト41、機能ライブラリ42を入力データとしS1、入力されたネットリスト41からFFを識別しS2、各パスの起点で論理値1になる確率を1/2に設定しS3、各パスの終点で論理値1になる確率を算出するS4、という手順で作成する。各論理ゲートの入力端子での論理値1になる確率が決まれば、論理に応じてそのゲートの出力端子での論理値1になる確率を求めることができる。スキャンテスト時に各FFに設定される値はほぼランダムであるため、スキャンシフト完了後に各FFの出力に設定される値が1になる確率は1/2とみなすことができる。また、オープンパスに関しては、1/2の確率で論理値1が設定されるものとする。そこで、識別したネットリストのパスの起点FFのデータ出力端子及びオープンパスの起点が1になる確率を1/2として設定し、論理回路を経由するパスの終点FFの入力端子における1になる確率を算出する。パスの終点FFのデータ入力端子における1になる確率は、キャプチャ動作後に各FFの値が1になる確率となる。図3に各論理ゲートの入力側の1になる確率に対応する出力側の論理値1になる確率が示される。2入力ANDゲート31では、各入力端子での論理値1になる確率がAとBであれば、その出力端子が1になる確率は、2つの入力端子が同時に1にならなければならないのでABになる。は乗算を意味する。同様に2入力ORゲート32では、各入力端子での論理値1になる確率がA,Bのとき、出力端子での論理値1になる確率は、AB-ABになる。NOTゲート33の場合は、値が反転するため、入力端子での論理値1になる確率がAだった場合、出力端子での論理値1になる確率は、1-Aになる。EX-ORゲート34では、各入力端子での論理値1になる確率がA,Bのとき、出力端子での論理値1になる確率は、A1-B1-ABになる。図4には、図3に示される確率の計算式に基いて、各FFの出力端子での論理値1になる確率を1/2とし、FFの入力端子での論理値1になる確率を算出した例が示される。FF141,142から直接到達するANDゲート145の出力が論理値1になる確率は1/4、FF143,144から直接到達するORゲート146の出力FF149の入力が論理値1になる確率は3/4になる。それらの影響を受けて、論理値1になる確率が1/4,3/4の信号線に結合された入力端子を有するANDゲート147の出力FF148の入力が論理値1になる確率は3/16になる。図5には、スキャンFF置換及びスキャンチェイン構築処理S32の流れが示される。ネットリスト41、機能ライブラリ42、及びFFの論理値1になる確率リスト43が演算処理部3に入力されるS6。そしてネットリスト41からスキャン対象FFが識別されS7、スキャン対象FFの論理値1になる確率情報を取得するS8。論理値1になる確率が同程度のFFの集合でスキャンチェインを構築しS9、スキャンチェイン構築済ネットリスト44を出力するS10。図6には、圧縮スキャン及び固定値マスク付加処理S33の流れが示される。この圧縮スキャン及び固定値マスク付加処理S33では、FFの論理値1になる確率情報を利用して、各スキャンチェインに含まれるFFがキャプチャ動作後にとる確率の高い値に対応する0又は1の固定値マスクを可能にする固定値マスク回路、及び圧縮スキャンを行うための圧縮スキャン回路が付加される。固定値マスク付加済ネットリストの生成は、チェイン構築済ネットリスト44と機能ライブラリ42とFFの論理値1になる確率リスト43の情報を入力とし、次に示す手順で行われる。先ず、入力されたネットリスト41からスキャンチェインに含まれるスキャンFFが識別され、そのスキャンFFに対応する、論理値1になる確率が関連づけられるS12。そして、スキャンテスト時のロードに起因する活性化率が低くなるように、各スキャンチェインに対して、そのスキャンチェインを構成するFFがキャプチャ動作後にとる確率の高い値を固定値マスクでのマスク値とするS13。例えば、論理値1になる確率の高いスキャンFFを多く含むスキャンチェインでは、固定値マスクの値を1とし、論理値0になる確率の高いスキャンFFを多く含むスキャンチェインでは、固定値マスクの値を0にする。そして、各スキャンチェインに対して、固定値マスク回路と圧縮スキャン回路を付加しS14、固定値マスク付加済ネットリスト45を出力する。ここで、圧縮スキャン回路には、スキャンチェインに供給されるテストパタンを生成するためのパタン生成器や、スキャンチェインから出力されたテストパタンデータを圧縮して出力するためのパタン圧縮器が含まれる。また、固定値マスク回路には、上記パタン生成器の出力に代えて、所定のマスク値論理値1又は0をスキャンチェインに供給することによって、スキャンチェインから所定のマスク値を出力させるためのマスクコントロールロジックが含まれる。図7には、電力削減スキャンFF置換処理S34の流れが示される。先ず、固定値マスク付加済ネットリスト45と機能ライブラリ42とFFの論理値1になる確率リスト43が演算処理部3に入力されるS16。尚、ここで想定する入力ネットリストは、スキャンチェイン構築の有無、固定値マスク機能の付加の有無は問わない。各FFの論理値1になる確率の情報より電力削減スキャンFFへの置換を行うため、どの段階のネットリストでも電力スキャンFFへの置換は可能となる。電力スキャンFF置換済スキャン化ネットリストは、ネットリストと機能ライブラリとFFの論理値1になる確率の情報を入力として次の手順で行われる。入力ネットリストより、スキャン対象FFが識別されるS17。入力ネットリストがスキャンチェイン構築済であった場合は、チェイントレースによってスキャンFFが識別される。識別した各スキャン対象FFに対して、各FFが論理値1になる確率の情報を元に、FFがとる確率の高い値に対応した0又は1のどちらかの値が連続して印加されたときのみ電力削減可能なスキャンFFで置換されるS18。そして、電力削減スキャンFF置換ネットリストが出力されるS19。《実施の形態2》図8には、電力削減スキャンFF置換処理S34の別の流れが示される。図8に示される電力削減スキャンFF置換処理S34では、固定値マスク機能の構成から、固定値マスクで設定する値に対応する0又は1のどちらかが連続して印加されたときのみ電力削減可能なスキャンFFで置換するようにしている。先ず、固定値マスク付加済ネットリスト45と機能ライブラリ42が演算処理部3に入力されるS20。各スキャンチェインに対する固定値マスクの値から置換対象とする電力削減スキャンFFの種類が解析されるS17。つまり、論理値0が連続して印加されたときのみ電力削減可能なスキャンFFであるか、又は論理値1が連続して印加されたときのみ電力削減可能なスキャンFFであるかが判別される。そのため、入力情報として、FFの論理値1になる確率リスト43は不要とされる。そして、固定値マスクの値に対応する値が連続して印加されたときのみ電力削減可能なスキャンFFで置換されS23、電力削減スキャンFF置換ネットリスト46が出力されるS24。《実施の形態3》図9には、論理値0が連続して印加されたときのみ電力削減可能なFFの回路例が示される。図9に示されるFF90は、内部FF93の前段に、ORゲート91及びANDゲート92が配置されて成る。ORゲート91では、内部FF93におけるデータ出力端子の論理値と、内部FF93におけるデータ入力端子の論理値とのOR論理がとられる。ANDゲート92では、ORゲート91の出力とクロックclkとのAND論理がとられる。ANDゲート92の出力が内部FF93のクロック入力端子に伝達される。これにより、現在の出力qが論理値0で、入力が論理値0のときつまり、論理値0が連続して印加されたときにのみORゲート91の出力値が論理値0となり、クロックマスクが有効となる。換言すれば、クロックclkが入力されているにもかかわらず、出力qが論理値0のままであり、論理変化を生じない。このため、論理値0が連続して印加された場合の当該FF90での電力消費を抑えることができる。図10には、論理値1が連続して印加されたときのみ電力削減可能なFFの回路例が示される。図10に示されるFF100は、内部FF103の前段に、NANDゲート101及びANDゲート102が配置されて成る。NANDゲート101では、内部FF103におけるデータ出力端子の論理値と、内部FF93におけるデータ入力端子の論理値とのNAND論理がとられる。ANDゲート102では、NANDゲート101の出力とクロックclkとのAND論理がとられる。ANDゲート102の出力が内部FF103のクロック入力端子に伝達される。これにより、現在の出力qが論理値1で、入力が論理値1のときつまり、論理値1が連続して印加されたときにのみNANDゲート101の出力値が論理値1となり、クロックマスクが有効となる。換言すれば、クロックclkが入力されているにもかかわらず、出力qが論理値1のままであり、論理変化を生じない。このため、論理値1が連続して印加された場合の当該FF100での電力消費を抑えることができる。一般的にFFはクロックが入力されただけで電力を消費する。このため、現在の値と入力値を比較し、同じだった場合はFFへのクロック入力をマスクすることで電力削減が可能となる。ここで従来技術によれば、電力削減FFとしてEX-ORゲートを用いることで、論理値0/1のどちらの値が連続して印加されてもクロックマスクが行われて電力削減が行われるようになっている。EX-ORゲートは、ORゲートや、NANDゲートに比べて構成素子数が多くなる。このため、図9や図10に示される構成によれば、EX-ORの代わりに、ORゲート91や、NANDゲート101を採用しているため、EX-ORを用いる場合に比べて、面積オーバーヘッドを低減することができる。図1に示される設計装置1で設計される半導体装置においては、所定の論理状態になる確率が同程度の複数のスキャンフリップフロップ回路毎にスキャンチェインが構築されるため、スキャンテスト動作時の各FFの値は論理値0又は1のどちらかの値になる確率が高くなる。そのため、連続して印加される論理値に応じて、図9又は図10の構成が採用されることにより、面積オーバーヘッドの低減、及び電力削減を達成することができる。《実施の形態4》次に、電力削減スキャンFFのホールドタイミング対策について説明する。電力削減スキャンFFでは、ホールドタイミング対策を無視できない。シフト動作時、キャプチャ動作時ともに、クロックclkがローレベル期間中の変化しか許されず、クロックclkがハイレベルの期間に内部FFの入力値に変動があると、出力値が不定になる。図11には、ホールド違反対策なしのスキャンFFが示される。このスキャンFF110は、マルチプレクサ111、ORゲート112、ANDゲート113、及び内部FF114を含み、論理値0が連続して印加されたときのみ電力削減可能とされる。スキャン動作とキャプチャ動作との切り替えは、マルチプレクサ111に入力されるスキャンイネーブル信号senによって行われる。ノードffinの論理値が0で、スキャンアウト端子soの論理値が0のとき、内部FF114へのクロック入力ノードn2はマスクされ、出力されない。内部FF114への入力値ノードffinの値が、クロックclkがローレベルの期間に変化した場合は、不正な出力は発生せず正常に動作する。現在の値が0で、且つクロックclkがハイベルの期間にノードffinの値が変化すると、その影響を受けて、ノードn2でクロックパルスが発生する。つまり、マスクを行うべき期間でクロックが出力され、不正な値になる。また、キャプチャ動作時において、クロックclkがハイレベルの期間にデータ端子に変動があると、高速なクロックが出力され、出力qの論理値が不定になるおそれがある。図12には、この場合の例が示される。すなわち、電力スキャンFF110において、クロックclkがハイレベルの期間にデータ入力端子に値の変動があり、不正な値が出力されている。図13には、キャプチャ動作時のホールド違反対策を行った電力削減スキャンFFの例が示される。図13に示される電力削減スキャンFF130は、マルチプレクサ131、ORゲート132、ANDゲート133、及び内部FF134を含む。図13に示される電力削減スキャンFFが、図11に示されるのと大きく相違するのは、3入力ORゲート132が設けられている点である。このORゲート132には、スキャンイネーブル信号SENが論理反転されてから入力される。これにより、スキャンイネーブル信号SENがハイレベルの期間スキャンシフト動作時のみ、クロックマスク機能が有効にされ、キャプチャ動作時にはクロックマスクが無効にされる。この結果、キャプチャ動作時には、クロックclkがハイレベルの期間においてデータ入力端子に値の変動が発生しても出力値は不確定にならず、ホールドタイミング違反のおそれがなくなる。しかし、シフト動作期間においては、ホールドタイミング違反のおそれがあり、例えば図14に示されるように、クロックclkがハイレベルの期間にデータ端子の変動が存在すると、不正な値になる。図15には、シフト動作時とキャプチャ動作時のホールド違反対策を行った論理値0の値が連続して印加したときのみ電力削減可能なスキャンFFの例が示される。図15に示されるマルチプレクサ151、ORゲート152、ANDゲート153、及び内部FF154、ANDゲート155、及びラッチ回路156を含む。図15に示される電力削減スキャンFFが、図13に示されるのと大きく相違するのは、ANDゲート155及びラッチ回路156が設けられている点である。このようにスキャンアウト端子soの直前に反転クロックが入力されるラッチ回路156が設けられることにより、スキャンアウト端子soの値は、クロックがローレベルの期間でのみ値が更新されるため、シフト動作時は、クロックclkがハイレベルの期間にデータ入力端子の値が変動することはなくなり、ホールドタイミング違反の心配はなくなる。また、ホールド対策用のラッチ回路156のクロック入力端子には、ANDゲート155が結合され、通常動作時はスキャンイネーブル信号senでマスクが行われる。これにより通常動作時におけるラッチ回路156の動作が制限されるので、消費電力が削減される。ラッチ回路156には、反転クロックが印加される。この場合、スキャンアウト端子soの値はクロックの値がレベルのときのみ更新されるため、スキャンシフト動作時のノードffinの値はクロックがローレベルの期間しか変化しなくなる。このため、図16に示されるように、スキャンシフト動作時のクロックclkがハイレベルのホールドタイミング違反に起因する不正なクロック出力は生じないので、キャプチャ動作時のクロックclkがハイレベルの期間にデータ端子に変動があっても、出力値は不定にはならなくなる。《実施の形態5》図17には、本発明にかかる半導体装置の構成例が示される。図17に示される半導体装置170は、図1に示される設計装置1によって設計されたものである。この半導体装置170は、キャプチャ動作後の値が論理値1になる確率が同程度のFFの集合で構成されたスキャンチェインを持ち、そのスキャンチェインに対して、そのスキャンチェインを構成するFFがキャプチャ動作後にとる確率の高い値に対応した論理値0又は1の固定値マスクマスクを行う機能を持つスキャンチェインが少なくとも1本以上存在する。図17に示される半導体装置170は、スキャンチェイン171,172、ANDゲート173、ORゲート174、マスクコントロールロジック175、パタン生成器/パタン圧縮器176、論理値0を出力する確率の高い論理177、論理値1を出力する確率の高い論理178を含む。スキャンチェイン171は、キャプチャ動作後に論理値0になる確率の高いスキャンFFの集合で構成されている。スキャンチェイン171における初段のスキャンFFのスキャンイン端子には、ANDゲート173の出力が伝達される。スキャンチェイン171における2段目以降のスキャンFFのスキャンイン端子には、前段のスキャンFFにおけるスキャンアウト端子の出力が伝達されるようになっている。スキャンチェイン172は、キャプチャ動作後に論理値1になる確率の高いスキャンFFの集合で構成されている。スキャンチェイン172における初段のスキャンFFのスキャンイン端子には、ORゲート174の出力が伝達される。スキャンチェイン172における2段目以降のスキャンFFのスキャンイン端子には、前段のスキャンFFにおけるスキャンアウト端子の出力が伝達されるようになっている。論理値0を出力する確率の高い論理177の出力は、スキャンチェイン172における各スキャンFFのデータ端子に伝達される。スキャンチェイン172における各スキャンFFの出力は、論理値1を出力する確率の高い論理178に伝達される。そして、論理値1を出力する確率の高い論理178の出力は、スキャンチェイン172における各スキャンFFのデータ端子に伝達される。スキャンチェイン171,172における最終段のスキャンFFのスキャン出力は、パタン生成器/パタン圧縮機176に伝達される。ANDゲート173は、マスクコントロールロジック175の出力と、パタン生成器/パタン圧縮器176の出力とのAND論理を得る。ORゲート174は、マスクコントロールロジック175の出力と、パタン生成器/パタン圧縮器176の出力とのOR論理を得る。マスクコントロールロジック175は、ANDゲート173を介することにより、スキャンチェイン171に対して論理値0でマスクすることができる。また、マスクコントロールロジック175は、ORゲート174を介することにより、スキャンチェイン172に対して論理値1でマスクすることができる。上記の構成において、キャプチャ動作においては、論理値0を出力する確率の高い論理177の出力がスキャンチェイン171に取り込まれ、論理値1を出力する確率の高い論理178の出力がスキャンチェイン172に取り込まれる。スキャンシフト動作においては、パタン生成器/パタン圧縮機176から出力されたテストパタンデータがANDゲート173を介してスキャンチェイン171に伝達され、ORゲート174を介してスキャンチェイン172に伝達される。また、マスクコントロールロジック175の制御により、上記パタン生成器の出力に代えて、論理値0をスキャンチェイン171に供給することができ、論理値1をスキャンチェイン172に供給することができる。スキャンテスト時に消費電力が多くなる原因として、スキャンシフト動作中のFFの活性化率が高いために論理全体の活性化率が上がることが挙げられる。これに対して上記の構成によれば、論理値1になる確率が同程度のFFで構成されたスキャンチェイン171では、キャプチャ動作後のシフトアウトアンロードに起因する活性化率が低下される。また、マスクコントロールロジック175は、論理値0になる確率が高いスキャンチェイン171には論理値0を供給し、論理値1になる確率が高いスキャンチェイン172には、論理値1を供給するように構成されているため、スキャンチェインに対する固定値マスクが有効とされる時には、ロードとアンロードの境界に起因する活性化率の低減が可能となる。このようにFFの活性化率が低下されることによって、スキャンフリップフロップ回路を含む半導体装置の電力削減を達成することができる。《実施の形態6》図18には、本発明にかかる半導体装置の別の構成例が示される。図18に示される半導体装置180は、図1に示される設計装置1によって設計されたものである。この半導体装置180は、キャプチャ動作後FFの値が論理値1になる確率が同程度のFFの集合で構成したスキャンチェインを持ち、そのスキャンチェインには、キャプチャ動作後FFがとる確率の高いのに対応した論理値0又は1が連続して印加されたときのみ電力削減可能なスキャンFFが1個以上含まれる。このようなスキャンチェインが少なくとも1本以上存在する。スキャンチェイン181は、キャプチャ動作後に論理値0になる確率の高いFFの集合で構成されている。スキャンチェイン182は、キャプチャ動作後に論理値1になる確率の高いFFの集合で構成されている。スキャンチェイン181には、論理値0を出力する確率の高い論理187の出力が供給される。スキャンチェイン182には、論理値1を出力する確率の高い論理188の出力が供給される。スキャンチェイン181を構成するスキャンFF183には、論理値0が連続して印加されたときのみ電力削減可能なスキャンFFが適用される。このスキャンFF183は、図15に示されるのと同一構成とされる。スキャンチェイン182を構成するスキャンFF184には、論理値1が連続して印加されたときのみ電力削減可能なスキャンFFが適用される。このようなスキャンFF184は、図10に示されるFFに、図15に示されるマルチプレクサ151、ANDゲート155、ラッチ回路156が付加されたものに相当する。尚、図18では省略されているが、図17におけるANDゲート173、ORゲート174、マスクコントロールロジック175、パタン生成器/パタン圧縮器176等に相当するものが設けられている。キャプチャ動作後に論理値0になる確率の高いFFで構成したスキャンチェインに含まれるFFは、キャプチャ動作後のシフトアウトアンロードで、論理値0が連続して印加される可能性が高くなる。このため、アンロードに起因する活性化率が低くなり、論理値0が連続して印加されたときのみ電力削減可能なスキャンFF183では、電力削減機能が働く可能性が高くなる。また、キャプチャ動作後に論理値1になる確率の高いFFで構成したスキャンチェインに含まれるFFは、キャプチャ動作後のシフトアウトアンロードで、論理値1が連続して印加される可能性が高くなる。このため、アンロードに起因する活性化率が低くなり、論理値1が連続して印加されたときのみ電力削減可能なスキャンFF184では、電力削減機能が働く可能性が高くなる。《実施の形態7》図19には、本発明にかかる半導体装置の別の構成例が示される。図19に示される半導体装置190は、スキャンチェイン191,192、ANDゲート193,194、マスクコントロールロジック195、パタン生成器/パタン圧縮器196を含む。スキャンチェイン191,192は、キャプチャ動作後に、論理値0又は1になる確率の高いスキャンFFの集合で構成されている。スキャンチェイン191,192は、固定値マスクでマスク制御可能とされる。スキャンチェイン191,192には、固定値マスクによるマスクの値に対応する論理値0又は1のどちらかの値が連続して印加されたときのみ電力削減可能なスキャンFF197が含まれる。このスキャンFF197には、図18に示されるスキャンFF183と同一構成のものを適用することができる。この場合、電力削減可能なスキャンFFでは、論理値0が連続して印加された場合に、電力削減の可能性が高くなるので、電力削減が期待できる。尚、スキャンFF197に、図18に示されるスキャンFF184と同一構成のものを適用することができ、その場合には、電力削減可能なスキャンFFでは、論理値1が連続して印加された場合に、電力削減可能性が高くなる。《実施の形態8》図1に示される設計装置1では、半導体装置の面積制約を考慮して電力削減スキャンFFが置換される。電力削減スキャンFFは、セルの面積が大きいため、全て電力削減FFに置換しようとすると、面積オーバーヘッドが大きくなる。そのため、面積制約を与えて電力削減効果の高いスキャンFFから優先して電力削減スキャンFFセルに置換することで、面積オーバーヘッドを抑えて高い電力削減効果を得る。面積制約を越えた時点で、電力削減スキャンFFの使用は辞めて、通常のスキャンFFを使用すると良い。本機能で想定する入力ネットリストは、スキャンチェインの有無、固定値マスク機能の付加の有無は問わない。ただし、スキャンチェイン構築前の場合は、最終的なネットリスト固定値マスクの有無や各FFの論理値1になる確率の情報を利用したスキャンチェインの有無を想定した電力削減スキャンFF置換を行う。本機能を利用した電力削減スキャンFF置換済ネットリストは、ネットリストと機能ライブラリとFFの論理値1になる確率の情報と面積ライブラリと面積制約を入力として、図20に示される手順で行うことができる。ネットリスト41、機能ライブラリ42、FFの論理値1になる確率リスト43に加えて、面積制約、面積ライブラリが演算処理部3に取り込まれるS25。入力されたネットリスト41からスキャン対象FFを識別するS26。電力削減スキャンFF置換ネットリストを参照する場合は、チェイントレースで識別したFFを対象とする。識別したスキャン化対象FFに対して、シフト動作中の遷移確率を解析するS27。この遷移確率の解析手順については、後に詳述するように、入力ネットリストの種類に応じて行われる。そして、面積制約の範囲内で、遷移確率が低いスキャンFFから順に、そのFFがとる確率の高い値に対応した論理値0又は1のどちらかが連続して印加されたときのみ電力削減可能な電力削減スキャンFFに置換されるS28。そして電力削減スキャンFF置換ネットリスト46が作成されるS29。次に、上記ステップS27でのスキャンシフト動作時のFFの遷移確率の算出について説明する。入力ネットリストに対して、FFの遷移確率の算出方法は、下記3通りに分けられる。すなわち、1固定値マスク付加済みネットリストの場合FFの論理値1になる確率を利用して構築したスキャンチェインを含まない、2FFの論理値1になる確率に基づいたチェイン構成のネットリストの場合固定値マスク機能無し、3FFの論理値1になる確率に基づいたチェイン構成で、且つ固定値マスクの機能を持つネットリストの場合、である。1先ず、固定値マスク付加済みネットリストの場合FFの論理値1になる確率を利用して構築したスキャンチェインを含まないについて説明する。パタン生成時に固定値マスクによって制御するロードの活性化率をNN=0~50、回路の最大チェイン段数をLとし、スキャンFFのアンロードの活性化率を1/2とし、そのスキャンFFの属するチェインの先頭からそのFFまでの段数をBとする。このときFFの遷移しない確率は次式によって示される。尚、は乗算を示す。面積制約に基づく電力削減スキャンFF置換では、単純にスキャンチェインの始端に近いFFから順番に置換することになる。これは、スキャンチェインの始端に近いFFは固定値マスクの影響を受けて、連続した値が印加され易いためである。2次に、FFの論理値1になる確率に基づいたチェイン構成のネットリストの場合固定値マスク機能無しについて説明する。回路の最大チェイン段数をL、スキャンFFの論理値1になる確率をA、そのスキャンFFの属するチェインの先頭からそのFFまでの段数をBとする。同程度の論理値1になる確率のFFの集合で構成したチェインの場合、チェインを構成するFFの論理値1になる確率が0又は1に近く、スキャンチェイン末端に近いFFであるほど連続した値が印加される可能性が高くなる。チェインの末端のFFにおいて、アンロード時に遷移しない確率は、A≦1/2のとき、1-Aとされ、A>1/2のとき、Aで表される。従って、FFが遷移しない確率は、次式によって示される。面積制約に基づく電力削減スキャンFF置換では、上記計算値が大きいFFから順番に電力削減スキャンFFに置換される。3次に、FFの論理値1になる確率に基づいたチェイン構成で、且つ固定値マスクの機能を持つネットリストの場合について説明する。パタン生成時に固定値マスクによって制御するロードの活性化率をNN0~50、回路の最大チェイン段数をL、スキャンFFの論理値1になる確率をA、そのスキャンFFの属するチェインの先頭からそのFFまでの段数をBとする。ロードの活性化率がNのとき、あるチェインの先頭のFFで遷移が発生しない確率は、1-N/100となる。その確率がチェインの先頭にあるほど影響する。また、末端にあるほど、アンロードによる影響を受ける。従って、FFが遷移しない確率は次式によって示される。面積制約に基づく電力削減スキャンFF置換では、上記計算値が大きいFFから順番に電力削減スキャンFFに置換される。スキャンシフト動作中のFFの遷移確率が低いほど、同じ値が印加される可能性が高く、電力削減スキャンFF置換時に、クロックマスクによる電力削減効果は大きくなる。ここで算出されたFFの遷移確率の情報は、電力削減スキャンFF置換の際、置換の優先度を決定する際に利用される。このように優先度の高いものだけを置換することで、面積オーバーヘッドが低いにもかかわらず、高い電力削減効果が得られる。《実施の形態9》本実施の形態で示す設計方法は、電力削減スキャンFF置換の際、電力削減制約を満たすように電力削減スキャンFFで置換される。電力削減スキャンFFは、セルの面積が大きいため、全て置換しようとすると面積オーバーヘッドが大きくなる。そのため、電力制約を与えて電力削減効果の高いスキャンFFから優先して電力削減スキャンFFセルに置換することで、面積オーバーヘッドを抑えて高い電力削減効果を得る。そして、電力制約を満たした時点で電力削減スキャンFFの使用は辞めて、通常のスキャンFFを使用する。本設計方法で想定する入力ネットリストは、スキャンチェインの有無、固定値マスク機能の付加の有無は問わない。ただし、スキャンチェイン構築前の場合は、最終的なネットリスト固定値マスクの有無と各FFの論理値1になる確率の情報を利用したスキャンチェインの有無を想定した電力削減スキャンFF置換を行う。スキャン化済みネットリストの場合はチェイントレースで識別したFFを対象とする。本機能を利用した電力削減スキャンFF置換済ネットリストは、ネットリストと機能ライブラリとFFの論理値1になる確率の情報と電力ライブラリと電力制約を入力として次の手順で行われる。初めに入力ネットリストからスキャン化対象FFを識別する。識別したスキャン化対象FFに対して、シフト動作中の遷移確率を解析する。この遷移確率の解析手順については入力ネットリストの種類に応じて、実施の形態7の手順で行われる。解析結果から得られたスキャンシフト動作中のFFの遷移確率と電力ライブラリより消費電力を求める。このとき求める消費電力は、FFの現在の消費電力と、そのFFのとる高い値に対応した論理値0又は1のどちらかが連続して印加されたときのみ電力削減可能なスキャンFFで置換した場合の消費電力を求める。現在の消費電力と電力削減スキャンFF置換時の消費電力の差分が大きいFFから順に電力削減スキャンFFに置換する。そして、電力制約を満たした時点で電力削減スキャンFFへの置換をやめる。最後に電力削減スキャンFF置換済みネットリストを出力する。本機能の実行フローチャート例として、実施の形態2の拡張例が図21に示される。実施の形態2からスキャン対象FF解析ステップS31の後に、スキャンシフト動作中の遷移確率解析ステップS32と消費電力算出のステップS33を追加する。実施の形態3からの拡張の場合は、同様に実施の形態3のスキャンチェイン解析ステップの後に、遷移確率解析のステップと消費電力算出のステップが追加される。このように、各FFの電力消費量を概算することで、電力削減スキャンFFの効果の高いFFを選択できる。また、電力消費量を概算するために、電力制約に基づいて置換対象FFを選択できる。電力削減効果が高いFFのみを電力削減スキャンFFで置換することで、面積オーバーヘッドが低いにもかかわらず、高い電力削減効果が得られる。《実施の形態10》本実施の形態で示す設計方法は、FFの論理値1になる確率を0又は1に近づけるテストポイントが挿入される。つまり、各FFの論理値1になる確率の情報の結果から、確率が1/2に近いFFに対して、確率が0又は1に近くなるようにテストポイントが挿入される。テストポイント挿入に関しては、一般的な手法を採用することができる。例えばANDゲート又はORゲートの挿入とテストポイント制御用FFが挿入される。そして、テストポイント挿入の結果得られたネットリストに対して、論理値1になる確率が再度導出され、各FFの論理値1になる確率情報が出力される。図22に、実施の形態1における各FFの論理値1になる機能を拡張した場合の実行フローチャートが示される。この例では、実施の形態1の論理値1になる確率の解析ステップの後に、テストポイント挿入ステップと挿入後に確率の再計算を行うステップとが追加されている。このフローチャートでは、ステップS36で入力ネットリストとライブラリから論理構造を解析しスキャン対象FFが識別されるS37。次に、識別したFFの出力値の論理値1になる確率が1/2に設定され、外部入力端子も1になる確率が1/2に設定されるS38。次に、前ステップで1/2を指定した点から、論理を通りパスの終点で論理値1になる確率を導出するS39。次に、識別した結果から、確率が1/2に近いFFに対してテストポイントを挿入することによりS40、FFが論理値1になる確率を0又は1に近づけられる。テストポイント挿入によって、影響を受けたFFの論理値1になる確率が再計算されるS41。最後に、確率の解析結果とTPI済ネットリストが出力されるS42。FFの論理値1になる確率に基づいたチェイン構成や電力削減スキャンFFへの置換を想定した場合、キャプチャ動作後に論理値1になる確率が1/2に近いFFでは、電力削減効果が低くなる。そこで、テストポイント挿入により、キャプチャ動作後のFFの論理値1になる確率を0又は1に近づける。これにより、テスト動作時の遷移率が下がることになり、高い電力削減効果が得られるようになる。《実施の形態11》図23には、実施の形態10の設計方法によりテストポイントが挿入された半導体装置の構成例が示される。図23に示される半導体装置230では、論理値0を出力する確率の高い論理235、論理値1を出力する確率が1/2の論理234、スキャンチェイン236、論理値1を出力する確率の高い論理241、論理値1を出力する確率が1/2の論理240、スキャンチェイン242を含む。そしてこの半導体装置230には、キャプチャ動作後のFFの論理値1になる確率を1又は0に近づけるための二つのテストポイントが存在する。第1テストポイントを構成する回路これを第1テストポイント回路というは、ANDゲート232,233とスキャンFF231とを含んで成る。第2テストポイントを構成する回路これを第2テストポイント回路というは、ORゲート238,239とスキャンFF237とを含んで成る。ANDゲート232,233は、論理値1を出力する確率が1/2の論理234と、スキャンチェイン236と間に配置される。ORゲート238,239は、論理値1を出力する確率が1/2の論理240と、スキャンチェイン242との間に配置される。上記の構成において、ANDゲート232,233及びORゲート238,239は、通常動作時は、テストポイントでマスクを行わない。つまり、スキャンFF231の出力が論理値1にされることで、論理値1を出力する確率が1/2の論理234の出力がスキャンチェイン236に伝達される。同様に、スキャンFF237の出力が論理値0にされることで、論理値1を出力する確率が1/2の論理240の出力がスキャンチェイン242に伝達される。キャプチャ動作後は、スキャンFF231の出力が論理値0にされる。これにより、ANDゲート232,233の出力は論理値0にマスクされるので、その出力が伝達されるスキャンFFは、論理値1を出力する確率が1/2の論理234の後段に配置されているにもかかわらず、キャプチャ動作後に論理値0になる確率が高いFFとなる。これにより、スキャンチェイン236は、キャプチャ動作後に論理値0になる確率の高いFFの集合となる。同様に、キャプチャ動作後は、スキャンFF237の出力が論理値1にされる。これにより、ORゲート238,239の出力は論理値1にマスクされるので、その出力が伝達されるスキャンFFは、論理値1を出力する確率が1/2の論理240の後段に配置されているにもかかわらず、キャプチャ動作後に論理値1になる確率が高いFFとなる。これにより、スキャンチェイン242は、キャプチャ動作後に論理値1になる確率の高いFFの集合となる。このようにテストポイント挿入により、シフト動作時の活性化率が低下できる構造になっているので、そのとき論理値0又は1のどちらかの値が連続して印加された場合に電力削減の効果が大きくなる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。"