半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、銅を主要な成分とする金属膜を含む第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記ランド部形成領域は、前記第2金属膜の面積が前記第1金属膜の面積よりも大きくなるように構成され、前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第2金属膜の直下に前記第1絶縁膜が形成されている半導体集積回路装置。前記再配線は、前記第1電極パッドから前記ランド部形成領域に延在する前記第1金属膜上に前記第2金属膜が形成されない部分を有する請求項1記載の半導体集積回路装置。前記第2金属膜の膜厚は、前記第1金属膜の膜厚より厚い請求項1または2記載の半導体集積回路装置。前記バンプ電極に接続されない再配線は、前記第1金属膜で構成される請求項1または2記載の半導体集積回路装置。ダミー配線を前記第1金属膜で構成する請求項1または2記載の半導体集積回路装置。抵抗素子、コンデンサ、容量素子の少なくとも1つは、前記第1金属膜で構成する請求項1または2記載の半導体集積回路装置。前記第2金属膜は、ニッケルを主要な成分とする金属膜で構成され、前記第1絶縁膜は、ポリイミド樹脂で構成されている請求項1または2記載の半導体集積回路装置。前記第1金属膜と前記第2金属膜との間には、前記第1金属膜と同一の面積を有し、ニッケルを主要な成分とする第3金属膜が介在している請求項1または2記載の半導体集積回路装置。前記第2金属膜は、前記ランド部のみに形成され、前記再配線の他の部分には形成されていない請求項1または2記載の半導体集積回路装置。前記ランド部の表面に凹凸が設けられている請求項1または2記載の半導体集積回路装置。請求項1または2記載の半導体集積回路装置を搭載した電子システム。前記バンプ電極は、前記第2金属膜の上面および側面と接触している請求項1または2記載の半導体集積回路装置。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記ランド部形成領域は、前記第2金属膜の面積が前記第1金属膜の面積よりも大きくなるように構成され、前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第2金属膜の直下に前記第1絶縁膜が形成され、前記再配線は、前記第1電極パッドから前記ランド部形成領域に延在する前記第1金属膜上に前記第2金属膜が形成されない部分を有する半導体集積回路装置。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記ランド部形成領域は、前記第2金属膜の面積が前記第1金属膜の面積よりも大きくなるように構成され、前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第2金属膜の直下に前記第1絶縁膜が形成され、前記バンプ電極に接続されない再配線は、前記第1金属膜で構成される半導体集積回路装置。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記ランド部形成領域は、前記第2金属膜の面積が前記第1金属膜の面積よりも大きくなるように構成され、前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第2金属膜の直下に前記第1絶縁膜が形成され、ダミー配線は、前記第1金属膜で構成される半導体集積回路装置。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記ランド部形成領域は、前記第2金属膜の面積が前記第1金属膜の面積よりも大きくなるように構成され、前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第2金属膜の直下に前記第1絶縁膜が形成され、抵抗素子、コンデンサ、容量素子の少なくとも1つは、前記第1金属膜で構成する半導体集積回路装置。半導体集積回路装置の製造方法であって、aデバイス面に形成された複数の半導体素子と、および前記複数の半導体素子間を接続する複数層の配線と、前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドとを有する半導体基板を準備する工程と、b前記保護膜の上部に、一端が前記パッド開口を、他端がランド部形成領域に達する第1開口を有する第1マスクを形成する工程と、c前記第1開口に第1層目金属膜を形成する工程と、d前記c工程の後、ランド部形成領域に開口を有する第2マスクを形成する工程と、e前記第2開口に第2層目金属膜を形成する工程と、f前記第1層目金属膜および第2層目金属膜を覆う第1絶縁膜を形成する工程と、を有し、前記ランド部形成領域は、前記第2金属膜の面積が前記第1金属膜の面積よりも大きくなるように構成され、前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第2金属膜の直下に前記第1絶縁膜が形成されている半導体集積回路装置の製造方法。前記第2マスクの開口は、前記第1電極パッドから前記ランド部形成領域に延在する前記第1層目金属膜上に開口を有さない請求項17記載の半導体集積回路装置の製造方法。前記第1層目金属膜の膜厚は、前記第2層目金属膜の膜厚より厚い請求項17または18記載の半導体集積回路装置の製造方法。前記第1層目金属膜および前記第2層目金属膜はメッキ法で形成される請求項17または18記載の半導体集積回路装置の製造方法。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記ランド部形成領域は、第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記再配線は、前記第1電極パッドから前記ランド部形成領域に延在する前記第1金属膜の上部に前記第2金属膜が形成されない部分を有する半導体集積回路装置。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、外部接続端子に接続されない再配線は、前記第1金属膜で構成される半導体集積回路装置。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記第1金属膜で構成されるダミー配線をさらに有する半導体集積回路装置。前記ダミー配線は、スクライブ領域に形成される請求項23記載の半導体集積回路装置。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記第1金属膜で構成される抵抗素子、コンデンサ、容量素子の少なくとも1つをさらに有する半導体集積回路装置。半導体集積回路装置であって、aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成された第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端が接続領域を構成する再配線と、f前記保護膜の上部に形成されるとともに、前記接続領域の下部に、前記接続領域の径よりも、大きい径を有するように形成された絶縁膜と、を有し、前記半導体基板は、樹脂により封止されている半導体集積回路装置。特許文献2は、再配線の一端であるランド部の表面に、外部接続端子としての半田バンプが接続された半導体装置を開示している。この半導体装置は、再配線を形成した後、再配線の下部に導電材料からなる下地層を、導電材料のオーバエッチングにより、再配線からなるランド部の面積よりも小さくなるように形成している。しかしながら、導電材料のオーバエッチングによる形成方法では、半田バンプに加わる応力を低減するために下地層を厚くすると、下地層のオーバエッチング量も大きくなり、下地層の配線寸法の制御および配線抵抗の制御が困難となり、半導体装置の特性が低下する。特に、微細化、高集積化、多ピン化により、再配線の配線長が長くなると半導体装置の特性の低下が問題になる。また、再配線を有する半導体集積回路装置においては、半導体チップのデバイス面上に形成した再配線の一端ランド部に外部接続端子としてのバンプ電極半田バンプを接続し、このバンプ電極を介して半導体チップを配線基板などに実装する構造が採用されている。本発明者らは、このような構造の半導体集積回路装置を携帯電話やノート型パソコンといったモバイル電子機器に搭載し、振動試験および衝撃落下試験を行った結果、半導体チップと配線基板とを接続しているバンプ電極の一部が断線する現象を見出した。そこで、この断線の原因を調べたところ、振動あるいは落下時の衝撃によってバンプ電極の端部が再配線の表面から剥離し、この剥離がバンプ電極の中心方向に進行することが断線の主因であることを見出した。そこで、半導体チップと配線基板との隙間にアンダーフィル樹脂を充填することによって、半導体チップと配線基板との密着力を強化する対策を講じたところ、振動試験時および衝撃落下試験時のバンプ電極の断線を低減することができた。しかしながら、半導体チップと配線基板との隙間にアンダーフィル樹脂を充填する上記の対策は、アンダーフィル樹脂を塗布するための専用の製造ラインを必要とするため、半導体集積回路の大幅なコスト増加を引き起こすという問題がある。また、バンプ電極と配線基板との隙間にアンダーフィル樹脂を充填した場合は、実装後に半導体チップに不良が発生した際などに、半導体チップを配線基板から取り外すことが困難になるという問題もある。本発明の目的は、再配線構造を有する半導体集積回路装置の特性を向上させる技術を提供することにある。本発明の他の目的は、半導体チップのデバイス面上に形成された再配線の一端ランド部に外部接続端子が接続された構造を有する半導体集積回路装置において、再配線と外部接続端子との接着強度を向上させる技術を提供することにある。本発明の更なる他の目的は、再配線と外部接続端子との接着強度を低減させることなく、再配線の配線抵抗を低減させる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの実施態様を簡単に説明すれば、次のとおりである。1本発明の一実施態様である半導体集積回路装置は、以下を含んでいる:aデバイス面を有する半導体基板と、b前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、c前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、d前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第1電極パッドと、e前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第1電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、f前記再配線を覆うように形成され、前記ランド部形成領域の上部に第1開口を有する第1絶縁膜と、を有し、前記再配線は、銅を主要な成分とする金属膜を含む第1金属膜と、前記第1金属膜の上部に形成された第2金属膜とを含んで構成され、前記ランド部形成領域は、前記第2金属膜の面積が前記第1金属膜の面積よりも大きくなるように構成され、前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第2金属膜の直下に前記第1絶縁膜が形成されている半導体集積回路装置。2前記再配線は、前記第1電極パッドから前記ランド部形成領域に延在する前記第1金属膜上に前記第2金属膜が形成されない部分を有する。3前記第2金属膜の膜厚は、その上部に前記第2金属膜が形成されていない前記第1金属膜の膜厚より厚い。4前記バンプ電極に接続されない再配線は、その上部に前記第2金属膜が形成されていない前記第1金属膜で構成される。5その上部に前記第2金属膜が形成されていない前記第1金属膜でダミー配線を構成する。6その上部に前記第2金属膜が形成されていない前記第1金属膜で抵抗素子、コンデンサ、容量素子の少なくとも1つを構成する。本願において開示される実施態様のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。再配線を有する半導体集積回路装置の特性が向上する。再配線の一端ランド部に外部接続端子が接続された構造を有する半導体集積回路装置において、再配線と外部接続端子との接着強度が向上する。再配線の一端ランド部に外部接続端子が接続された構造を有する半導体集積回路装置において、再配線と外部接続端子との接着強度を低減せずに、再配線の配線抵抗を低減することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。実施の形態1本実施の形態の半導体集積回路装置半導体装置は、例えば半導体チップのデバイス面に形成された複数の半導体素子と、複数の半導体素子間を接続する複数層の配線多層配線とによって構成された集積回路を有している。半導体集積回路装置は、例えば、携帯電話やノート型パソコンといったモバイル電子機器に搭載される。モバイル電子機器に搭載される半導体集積回路装置は、例えば、CPU、マイクロプロセッサ、コントローラ、アナログ回路、高周波数の通信用回路等の論理回路、メモリ等の記憶回路、記憶回路を搭載したの論理回路であってもよい。また、この半導体集積回路装置は、ハードディスクドライブHDD用ICに適用された半導体集積回路装置であってもよい。図1は、半導体集積回路装置の回路ブロック図の一例である。図1に示すように、半導体集積回路装置は、例えば半導体チップ1Aのデバイス面に形成された入出力I/O回路、アナログ回路、CMIS-ロジック回路、パワーMIS回路、およびメモリ回路を備えている。半導体集積回路装置を構成する上記回路のうち、CMIS-ロジック回路は、例えば動作電圧が1~3VのCMISトランジスタで構成されており、I/O回路およびメモリ回路は、例えば動作電圧が1~3Vおよび5~8VのCMISトランジスタで構成されている。動作電圧が1~3VのCMISトランジスタは、第1のゲート絶縁膜を有する第1のnチャネル型MISFETと、第1のゲート絶縁膜を有する第1のpチャネル型MISFETとで構成される。また、動作電圧が5~8VのCMISトランジスタは、第2のゲート絶縁膜を有す第2のnチャネル型MISFETと、第2のゲート絶縁膜を有す第2のpチャネル型MISFETとで構成される。第2のゲート絶縁膜の膜厚は、第1のゲート絶縁膜の膜厚よりも厚く構成される。以下の説明では、MISFETをMISトランジスタという。また、アナログ回路は、例えば動作電圧が5~8VのCMISトランジスタまたはバイポーラトランジスタと抵抗素子と容量素子とで構成されており、パワーMIS回路は、例えば動作電圧が5~8VのCMISトランジスタと動作電圧が20V~100Vの高耐圧MISトランジスタ高耐圧素子とで構成されている。また、高耐圧MISトランジスタは、例えば第3のゲート絶縁膜を有する第3のnチャネル型MISFET、または第3のゲート絶縁膜を有する第3のpチャネル型MISFET、あるいは両方で構成されている。ゲート電極とドレイン領域との間、またはゲート電極とソース領域との間に20V~100Vの電圧が印加される場合、第3のゲート絶縁膜の膜厚は、第2のゲート絶縁膜の膜厚よりも厚くなるように構成される。図2は、上記回路が形成された半導体チップ1Aの全体平面図、図3は、図2の一部拡大平面図、図4は、図3のA-A’線に沿った断面図、図5は、図3のB-B’線に沿った断面図である。なお、図2および図3は、最上層のポリイミド樹脂膜を取り除いた状態を示している。図4、図5に示すように、例えばp型の単結晶シリコンからなる半導体基板1Pには、p型ウエル2および素子分離溝3が形成されており、素子分離溝3の内部には、例えば酸化シリコン膜からなる素子分離絶縁膜3aが埋め込まれている。上記p型ウエル2上にはnチャネル型MISトランジスタQnが形成されている。nチャネル型MISトランジスタQnは、素子分離溝3で規定された活性領域のp型ウエル2に形成されたソース領域4sおよびドレイン領域4dと、p型ウエル2上にゲート酸化膜4iを介して形成されたゲート電極4gとを有している。なお、実際の半導体基板1Pには、さらにn型ウエルや、pチャネル型MISトランジスタ、抵抗素子、容量素子といった各種半導体素子が形成されているが、図4、図5には、半導体集積回路装置を構成する半導体素子の一例として、nチャネル型MISトランジスタQnのみが示されている。半導体素子の一例であるnチャネル型MISトランジスタQnのソース領域4s、ドレイン領域4dおよびゲート電極4gは、後述する多層配線を介して他の半導体素子あるいは電源配線に電気的に接続されている。上記nチャネル型MISトランジスタQnの上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に3層~10層程度の多層配線構造を有しているが、図4、図5には、多層配線の一例として、銅CuあるいはアルミニウムAl合金を主体とする導電膜である金属膜で構成された3層配線第1層配線5a、第2層配線5b、第3層配線5cが示されている。また、nチャネル型MISトランジスタQnと第1層配線5aとの間、第1層配線5aと第2層配線5bとの間、および第2層配線5bと第3層配線5cとの間には、酸化シリコン膜あるいは酸化シリコン膜よりも誘電率の低い低誘電体膜例えばSiCO膜、SiCON膜、SiCO膜などからなる層間絶縁膜6a、6b、6cが形成されている。1層目の層間絶縁膜6aは、半導体素子を覆うように、半導体基板1P上に形成されており、第1層配線5aは、この層間絶縁膜6a上に形成されている。第1層配線5aは、層間絶縁膜6aに形成されたプラグ7aを介して半導体素子、例えばnチャネル型MISトランジスタQnのソース領域4s、ドレイン領域4d、およびゲート電極4gに電気的に接続されている。2層目の層間絶縁膜6b上に形成された第2層配線5bは、層間絶縁膜6bに形成されたプラグ7bを介して第1層配線5aに電気的に接続されている。また、3層目の層間絶縁膜6c上に形成された第3層配線5cは、層間絶縁膜6cに形成されたプラグ7cを介して第2層配線5bに電気的に接続されている。プラグ7a、7b、7cは、Wタングステンなどの金属膜で構成されている。なお、ここでは金属膜およびプラグで多層配線3層配線を構成したが、化学的機械研磨法を利用し、銅Cuを主体とする金属膜で多層配線を構成する場合には、デュアルダマシン法を用いて配線とプラグとを一体に形成してよいことは勿論である。また、その際、層間絶縁膜6a、6b、6cは、酸化シリコン膜に代えて、酸化シリコン膜よりも誘電率の低い低誘電体膜、例えば炭素を含む酸化シリコン膜SiOC膜、窒素と炭素を含む酸化シリコン膜SiCON膜、フッ素を含む酸化シリコン膜SiOF膜の単層膜または積層膜などで構成してよいことも勿論である。上記多層配線3層配線の最上層配線である第3層配線5cの上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜または窒化シリコン膜からなる単層膜、あるいはこれらの絶縁膜を積層した2層膜で構成された表面保護膜8が形成されている。また、表面保護膜8の一部にはパッド開口9が形成されており、このパッド開口9の底部に露出した最上層配線第3層配線5cは、電極パッドであるパッド第1電極パッド10を構成している。パッド10は、図2に示す半導体チップ1Aの各辺に沿って一列に配置されている。なお、パッド10は、半導体チップ1Aの各辺に沿って千鳥状、あるいは3列以上の列となるように配置されることもある。最上層配線は、パッド10を主体として構成し、高融点金属膜で形成してもよい。高融点金属膜としては、例えばタンタルTa膜、チタンTi膜、窒化チタンTiN膜、窒化タンタルTaN膜、ニッケルNi膜、パラジウムPd膜の単層膜あるいは複数膜を積層した積層膜を挙げることができる。また、積層膜としては、例えば厚いニッケルNi膜の上部に薄いパラジウムPd膜を形成した2層の積層膜や、窒化チタンTiN膜の上部に厚いニッケルNi膜を形成し、この厚いニッケルNi膜の上部に薄いパラジウムPd膜を形成した3層の積層膜を挙げることができる。上記表面保護膜8の上部には、絶縁膜であるポリイミド樹脂膜12が形成されている。また、パッド開口9の上方のポリイミド樹脂膜12には開口11が設けられている。さらに、ポリイミド樹脂膜12の上部には、ポリイミド樹脂膜12の開口11および表面保護膜8のパッド開口9を通じてパッド10に電気的に接続された再配線20が形成されている。ポリイミド樹脂膜12は、表面保護膜8よりも厚い膜厚で形成されている。図4、図5に示すように、上記再配線20は、一例として下層から順にバリアメタル膜13、シード膜14、導電膜である銅Cu膜15、導電膜である2層のニッケルNi膜第1Ni膜16および第2Ni膜17を積層した5層膜からなる金属膜で構成されている。ここで、バリアメタル膜13は、例えば膜厚50~80nm程度の薄いクロムCr膜からなり、シード膜14は、例えば膜厚200~300nm程度の薄いCu膜からなる。また、導電膜であるCu膜15の膜厚は、例えば4~7μm程度の厚い膜であり、導電膜である第1Ni膜16および導電膜である第2Ni膜17の膜厚は、例えばそれぞれ2.5~3.5μm程度である。再配線20を構成する上記5層の金属膜のうち、導電膜であるCu膜15は電気抵抗が最も小さく、かつ他の導電膜よりも厚い膜で構成されているので、再配線20の電気抵抗は、このCu膜15の電気抵抗にほぼ等しい。すなわち、再配線20の電気抵抗は、下層の配線第1層配線5a、第2層配線5b、第3層配線5cに比べて電気抵抗が小さい導電材料Cuの電気抵抗にほぼ等しい。再配線20の膜厚は、下層の多層配線第1層配線5a、第2層配線5b、第3層配線5cの膜厚よりも大きく構成されており、再配線20の配線抵抗は、下層の多層配線第1層配線5a、第2層配線5b、第3層配線5cの配線抵抗よりも小さく構成されている。図3に示すように、再配線20は、第1層目金属膜第1金属膜20’で構成された配線部の一端に、配線部よりも幅の広い第1層目金属膜20’と第2層目金属膜第2金属膜の積層構造で構成されたランド部20Aを設けた構成になっている。そして、図4、図5に示すように、ランド部20Aの表面には、図1に示した回路の外部接続端子を構成するボール状の半田バンプ21バンプ電極が接続されている。なお、図3には、半田バンプ21を取り除いた状態の再配線20が示されている。後述する図7~図19を用いた製造方法で説明するように、第1層目金属膜第1金属膜20’は、第1のマスクであるフォトレジストパターン膜31、開口30を用いて形成され、主に導電膜である銅Cu膜15、および導電膜である第1Ni膜16で構成されている。また、第2層目金属膜第2金属膜は、第1のマスクとは平面パターンが異なる第2のマスクであるフォトレジストパターン膜33、開口32を用いて形成され、主に導電膜である第2Ni膜17で構成されている。このように、再配線20のランド部20Aは、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17を積層したた構造で構成されているので、再配線20の配線抵抗を低減でき、半導体集積回路装置半導体装置の特性を向上できる。半田バンプ21が接続された再配線20の一端ランド部20Aは、図2に示すように、半導体チップ1Aのデバイス面にマトリクス状に配置されている。また、再配線20の他端は、半導体チップ1Aのデバイス面の周辺部において、前述した第3層配線5cのパッド10に接続されている。また、後述するように、第1層目金属膜20’の膜厚を、第2層目金属膜第2Ni膜17の膜厚より厚く形成することにより、再配線20と半田バンプ21との接着強度を低減せずに、再配線20の配線抵抗を低減することができる。再配線20のランド部形成領域以外の他の部分第1層目金属膜20’で構成された配線部は、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されない構造で構成される。すなわち、パッド第1電極パッド10からランド部20Aに延在する再配線20のうち、ランド部20A以外の領域には、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されていない。また、第1のマスクと、第1のマスクとは平面パターンが異なる第2のマスクとを用いて再配線20を形成することにより、再配線20の寸法制御性を向上でき、配線抵抗の制御性を向上でき、半導体集積回路装置の特性を向上できる。すなわち、図2に示されるように、微細化、高集積化、多ピン化が進み、再配線20の配線長が長くなっても、半導体集積回路装置の特性を向上できる。また、第2層目金属膜第2Ni膜17をランド部形成領域のみに形成すればよいので、配線部の設計自由度が向上すると共に、微細化、高集積化、多ピン化を進めることができ、半導体集積回路装置の特性を向上することができる。また、後述するように、配線部の上部の絶縁膜であるポリイミド樹脂膜22の膜厚は、第2層目金属膜の上部の絶縁膜であるポリイミド樹脂膜22の膜厚よりも厚くなるので、半導体集積回路装置の信頼性を向上でき、半導体装置の特性を向上することができる。また、ウエハをダイシングする際の効率およびダイシング時の損傷等を考慮すると、ポリイミド樹脂膜22の膜厚を薄くしても、配線部の上部の絶縁膜であるポリイミド樹脂膜22の膜厚が厚いので半導体集積回路装置の特性を向上することができる。図2に示す半導体チップ1Aのデバイス面に形成された上記複数の半田バンプ21の一部は信号用の外部接続端子であり、信号入出力用の再配線20に電気的に接続されている。また、上記複数の半田バンプ21の他部は、電源Vcc、GND供給用の外部接続端子であり、電源Vcc、GND供給用の再配線20に電気的に接続されている。信号入出力用の再配線20は、信号入出力用の配線である配線第1層配線5a、第2層配線5b、第3層配線5cを介してMISトランジスタに電気的に接続され、電源供給用の再配線20は、電源供給用の配線である配線第1層配線5a、第2層配線5b、第3層配線5cを介してMISトランジスタに電気的に接続されている。また、図2に示すように、ランド部形成領域以外の他の部分配線部と同様の構造を用いて、半田バンプ21に接続されない再配線20sを形成してもよい。すなわち、再配線20sは、第1層目金属膜20’の上部に第2層目金属膜が形成されない構造で構成される。再配線20sは、信号配線または電源配線として用いられ、配線第1層配線5a、第2層配線5b、第3層配線5cを介してMISトランジスタに電気的に接続される。このように、再配線20sを第1層目金属膜20’を用いて構成することにより、上記した再配線20の配線部と同様の効果を奏することができる。図4、図5に示すように、再配線20の上部は、半田バンプ21が接続されたランド部20Aの上部を除き、絶縁膜である第2層目のポリイミド樹脂膜22で覆われている。すなわち、半導体チップ1Aのデバイス面は、半田バンプ21が接続されたランド部20Aの上部を除き、絶縁膜であるポリイミド樹脂膜22で覆われている。ここで、図4のランド部形成領域に対応する上記再配線20のランド部20Aにおける各部の寸法の一例を図6aに示す。また、図5のランド部形成領域に対応する上記再配線20のランド部20Aにおける各部の寸法の一例を図6bに示す。図6a、b中の符号LAは、ランド部20Aの中心から導電膜である第2Ni膜17の端部までの距離半導体チップ1Aのデバイス面と平行な面に沿った距離、以下同じを示している。また、符号LBは、ランド部20Aの中心から半田バンプ21の端部半田バンプ21の下端部と絶縁膜である第2層目のポリイミド樹脂膜22との界面までの距離を示している。さらに、符号LCは、ランド部20Aの中心から第1層目金属膜20’の端部、すなわち導電膜である第1Ni膜16、導電膜であるCu膜15、シード膜14およびバリアメタル膜13のそれぞれの端部までの距離を示している。本実施の形態では、再配線20のランド部20Aにおいて、上記した各部の寸法がLC<LB<LAの関係になっている。このように、上記再配線20のランド部20Aは、再配線20を構成する5層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17のうち、最上層の金属膜である第2Ni膜17第2層目金属膜の面積がその他の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16の面積よりも大きくなるように構成され、この第2Ni膜17の表面に半田バンプ21が接続されている。すなわち、半田バンプ21の端部では、再配線20が1層の金属膜第2層目金属膜;第2Ni膜17のみによって構成されており、この第2Ni膜17の直下に、金属膜よりも軟らかい材料である絶縁膜からなるポリイミド樹脂膜22が形成されている。これにより、半導体チップ1Aの外部から外部接続端子を構成する半田バンプ21の端部に応力が加わった際、半田バンプ21の端部の下方に形成された絶縁膜であるポリイミド樹脂膜22によってこの応力が緩和吸収されるので、半田バンプ21の端部がランド部20Aの表面から剥離する不具合が抑制される。従って、半田バンプ21とランド部20Aとの接着強度が向上する。また、第1層目金属膜20’バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16の膜厚を、第2層目金属膜第2Ni膜17の膜厚より厚く形成することにより、再配線20と半田バンプ21との接着強度を低減せずに、再配線20の配線抵抗を低減することができる。また、配線部の上部の絶縁膜であるポリイミド樹脂膜22の膜厚は、第2層目金属膜第2Ni膜17の上部の絶縁膜であるポリイミド樹脂膜22の膜厚よりも厚くなるので、半導体集積回路装置の信頼性を向上でき、半導体集積回路装置の特性を向上することができる。次に、本実施の形態の半導体集積回路装置半導体装置の製造方法を工程順に説明する。図7は、通常の製造方法に従って、半導体ウエハ1のデバイス面に半導体集積回路装置を構成する半導体素子およびそれらを接続する3層配線第1層配線5a、第2層配線5b、第3層配線5cを形成した後、第3層配線5cの上部にファイナルパッシベーション膜である表面保護膜8を堆積した状態を示している。すなわち、図7は、複数の半導体素子例えばnチャネル型MISトランジスタQnなど、および複数の半導体素子間を接続する複数層の配線第1層配線5a、第2層配線5b、第3層配線5cが形成された半導体ウエハ1のデバイス面の上部を表面保護膜8で被覆する工程を示している。表面保護膜8は、例えば酸化シリコン膜、窒化シリコン膜またはこれらの2層膜で構成され、複数層の配線のうちの最上層の配線第3層配線5cの上部にCVD法で形成される。なお、図7には、半導体集積回路装置を構成する半導体素子として、nチャネル型MISトランジスタQnのみが示されている。次に、図8に示すように、例えばフォトレジスト膜図示せずをマスクにしたドライエッチングにより、表面保護膜8をエッチングしてその一部にパッド開口9を形成し、第3層配線5cの一部を露出させることによって、電極パッドであるパッド10を形成する。次に、図9に示すように、例えば表面保護膜8の上部に絶縁膜であるポリイミド樹脂膜12を堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより、パッド10の上方のポリイミド樹脂膜12に開口11を形成し、パッド10を露出させる。すなわち、パッド10の上部のポリイミド樹脂膜12をエッチングしてパッド10を露出させる。次に、図10に示すように、例えば半導体ウエハ1の表面全体に、Cuの拡散防止用のバリアメタル膜13を堆積した後、バリアメタル膜13の上部に、Cuの電解メッキのためのシード膜金属シード膜14を堆積する。すなわち、パッド10の上面を含むデバイス面上にバリアメタル膜13およびシード膜14を形成する。バリアメタル膜13は、例えばスパッタリング法で堆積した膜厚75nm程度のCr膜からなり、シード膜14は、例えばスパッタリング法で堆積した膜厚250nm程度のCu膜からなる。なお、Cr膜に代わるバリアメタル膜として、Tiチタン膜、TiN窒化チタン膜、WN窒化タングステン膜などを使用することもできる。次に、図11に示すように、半導体ウエハ1の表面全体に、例えば膜厚8~12μm程度のフォトレジスト膜を堆積した後、このフォトレジスト膜を露光現像することによって、その一部に開口30を有するフォトレジスト膜パターン第1のマスク31を形成する。次に、図12に示すように、フォトレジスト膜パターン31の開口30の底部に露出したシード膜14の表面に電解メッキ法で膜厚6~8μm程度のCu膜15を堆積し、続いてCu膜15の表面に膜厚1~3μm程度の第1Ni膜16を堆積する。Cu膜15の表面に堆積された第1Ni膜16は、後の工程で再配線20のランド部20Aに接続される半田バンプ21とCu膜15との相互拡散を抑制する機能を備えている。次に、図13に示すように、フォトレジストパターン膜31を残した状態で、半導体ウエハ1の表面全体に、例えば膜厚8~12μm程度のフォトレジスト膜を堆積した後、このフォトレジスト膜を露光現像することによって、その一部に開口32を有するフォトレジスト膜パターン第2のマスク33を形成する。フォトレジスト膜パターン33の開口32は、ランド部形成領域を形成するために再配線20のランド部20Aに相当する部分がフォトレジスト膜パターン31の開口30より大きくなっているが、再配線20の他の部分配線部に相当する部分は、開口が形成されていない。次に、図14に示すように、フォトレジスト膜パターン33の開口32の底部に露出した第1Ni膜16の表面に電解メッキ法で膜厚1~3μm程度の第2Ni膜17を堆積する。また、フォトレジスト膜パターン33の開口32は、再配線20のランド部20Aに相当する部分がフォトレジスト膜パターン31の開口30よりも大きいので、ランド部20Aに相当する部分では、フォトレジストパターン膜31の表面にも第2Ni膜17が堆積される。このように、開口32ランド部形成領域の領域の5層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17は、ランド部形成領域になり、第1層目金属膜20’の上部に第2層目金属膜17が形成された構造で構成される。なお、ランド部形成領域以外の開口30の領域の4層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16は、再配線20のランド部形成領域以外の他の部分配線部となり、第1層目金属膜20’を構成する。次に、図15に示すように、不要となった2層のフォトレジストパターン膜31、33を溶剤あるいはアッシングなどによって除去し、続いてフォトレジスト膜パターン31を除去した領域に露出した不要のシード膜14およびバリアメタル膜13をウェットエッチングによって除去する。シード膜14の除去には、例えば25°C程度の過酸化水素水による7~13秒程度のウェットエッチング処理を用いる。また、バリアメタル膜13の除去には、例えば25°C程度の過マンガン酸カリウムとメタケイ酸ナトリウムの混合液などによる17~23分程度のウェットエッチング処理を用いる。このように、第1のマスクであるフォトレジストパターン膜31、開口30を用いて、導電膜である銅Cu膜15、および導電膜である第1Ni膜16を形成することで第1層目金属膜第1金属膜20’を形成する。また、第1のマスクとは平面パターンが異なる第2のマスクであるフォトレジストパターン膜33、開口32を用いて導電膜である第2Ni膜17を形成することで、第2層目金属膜第2金属膜を形成する。これにより、再配線20のランド部形成領域は、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成された構造で構成され、再配線20のランド部形成領域以外の他の部分配線部は、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されない構造で構成される。このように、再配線20は、パッド第1電極パッド10からランド部20に延在する第1層目金属膜20’において、ランド部形成領域以外の領域に、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されない部分を有する。また、第1のマスクと、第1のマスクとは平面パターンが異なる第2のマスクとを用いて再配線20を形成することにより、再配線20の配線寸法の制御性を向上でき、配線抵抗の制御性の向上でき、半導体集積回路装置の素子特性を向上できる。また、微細化、高集積化、多ピン化が進むことによって再配線20の配線長が長くなっても、半導体集積回路装置の素子特性を向上できる。また、後述するように、第1層目金属膜20’の膜厚を、第2層目金属膜第2Ni膜17の膜厚より厚く形成することにより、再配線20と半田バンプ21との接着強度を低減せずに、再配線20の配線抵抗を低減することができる。次に、図16に示すように、半導体ウエハ1の表面全体に第2層目のポリイミド樹脂膜22を堆積し、5層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17のそれぞれの側面と最上層の金属膜第2Ni膜17の表面とを絶縁膜であるポリイミド樹脂膜22で覆う。このとき、再配線20のランド部20Aの周辺部に相当する部分では、第2Ni膜17の下面もポリイミド樹脂膜22で覆われる。なお、第2Ni膜17の膜厚は、前述した数値1~3μm程度に限定されるものではないが、第2Ni膜17の膜厚が厚すぎると、半田バンプ21の端部に加わった応力が第2Ni膜17の直下のポリイミド樹脂膜22に伝わらなくなるので、ポリイミド樹脂膜22がこの応力を緩和吸収できなくなる。他方、第2Ni膜17の膜厚が薄すぎると、半田バンプ21の端部に加わった応力によって、半田バンプ21の端部下の第2Ni膜17が破壊される恐れがある。従って、第2Ni膜17の膜厚は、これらの点を考慮して最適化する必要がある。次に、図17に示すように、ポリイミド樹脂膜22をドライエッチングしてその一部にランド開口34を形成し、ランド開口34の底部に第2Ni膜17を露出させることにより、ランド部20Aを形成する。ここまでの工程により、バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17を積層した5層の金属膜で構成され、かつランド部20Aの周辺部において、最上層の第2Ni膜17がその他の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16よりも外側に張り出した再配線20が完成する。次に、図18に示すように、ランド開口34の底部に露出した再配線20のランド部20Aの表面第2Ni膜17の表面に、接着膜として例えば金Au膜35を形成する。Au膜35は、再配線20のランド部20Aの最上層金属膜第2Ni膜17と半田バンプ21との接着力を向上させるために形成される。Au膜35は無電解メッキ法により形成し、その膜厚は70~80nm程度とする。なお、接着膜は、Au膜35に限定されず、例えばパラジウムPd膜であってもよい。その後、図19に示すように、ランド部20Aの表面に半田バンプバンプ電極21を接続することにより、半導体集積回路装置を製造するための前工程ウエハプロセスが終了する。半田バンプ21は、例えば錫Snに微量の銀Agまたは銅Cuもしくはそれらの双方を添加した周知の半田材料で構成される。ランド部20Aの表面に上記半田バンプ21を接続するには、あらかじめボール状に成形された半田バンプ21をランド部20Aの表面に供給してリフローする方法や、ランド部20Aの表面にペースト状の半田材料を印刷した後、リフローする方法など、周知の方法が採用される。なお、ボール状に成形された半田バンプ21あるいはペースト状の半田材料をリフローすると、ランド部20Aの表面のAu膜35は、半田バンプ21中に拡散する。次に、上記半導体ウエハ1を薄型化するために、その裏面を研削する。半導体ウエハ1を薄型化する目的は、半導体ウエハ1から得られた半導体チップ1Aを実装する半導体装置ICパッケージを薄型化するためである。半導体ウエハ1を薄型化するには、半導体ウエハ1を図示しないスクライバに取り付けてその裏面をグラインダで研削する。その際、半導体ウエハ1のデバイス面にはバックグラインドテープ保護テープを貼り付けておき、デバイス面が汚染されたり、ダメージを受けたりしないようにする。この裏面研削により、半導体ウエハ1の厚さは、150μm~400μm程度になる。次に、半導体ウエハ1のスクライブ領域をダイシングして、半導体ウエハ1を個片化する。すなわち、半導体ウエハ1のデバイス面上からバックグラインドテープを除去した後、レーザビーム、ダイシングブレード、あるいはこれらの両方を使って半導体ウエハ1のスクライブ領域をダイシングして、半導体ウエハ1を個片化することにより、前記図2~図5に示した半導体チップ1Aが得られる。図20は、半田バンプバンプ電極21を介して上記半導体チップ1Aを配線基板40の上面に実装した実装構造の一例であるBGAボールグリッドアレイ型半導体装置を48を示している。このBGA型半導体装置48は、例えば配線基板40の下面に接続された複数の半田バンプバンプ電極41を介してモバイル電子機器電子システムであるノート型パソコンなどのマザーボードなどに搭載される。すなわち、BGA型半導体装置48は、図21に示すようなノート型パソコン、タブレット端末あるいはスマートフォンのような携帯電話等のモバイル電子機器電子システム60に搭載される。モバイル電子機器電子システム60は、例えばLCDのような表示部62、図20に示したBGA型半導体装置48、USB端子や入出力端子等の外部接続端子64などを有する。また、モバイル電子機器電子システム60は、特に限定されないが、Flashカード機能、CDROM機能、DVD機能、HDD機能等の情報機能部66を有してもよい。情報機能部66は、それら機能を接続するためのの端子機能も含むものである。なお、表示部62、半導体装置48、外部接続端子64、情報機能部66は、互いに電気的に接続されている。本発明者らは、図20に示したBGA型半導体装置48が搭載されたノート型パソコンに対して振動試験および衝撃落下試験を行い、半導体チップ1Aと配線基板40との隙間にアンダーフィル樹脂を充填しない場合でも、半導体チップ1Aと配線基板40とを接続する半田バンプバンプ電極21に断線が発生しないことを確認した。このように、再配線20の第1層目金属膜20’の膜厚を、第2層目金属膜第2Ni膜17の膜厚より厚く形成することにより、再配線20とバンプ電極21との接着強度を低減せずに、再配線20の配線抵抗を低減することができる。これにより、半導体チップ1Aと配線基板40との隙間に、アンダーフィル樹脂を充填しなくても、振動および衝撃落下において、半田バンプバンプ電極21の断線を低減できる。本実施の形態の半導体集積回路装置は、上記したような構成に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば図22に示すように、半田バンプ21の直径を大きくし、半田バンプ21の端部が第2Ni膜17の側面と接触するようにしてもよい。このようにすることにより、半田バンプ21とランド部20A第2Ni膜17との接触面積が大きくなるので、両者の接着強度がさらに大きくなる。また、ランド部20Aの平面形状は、円形に限定されるものではなく、例えば図23に示すように、多角形ここでは八角形とすることもできる。また、本実施の形態では、再配線20を構成する5層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17のうち、第2Ni膜17と第1Ni膜16とをほぼ同一の膜厚で形成したが、例えば図24に示すように、第2Ni膜17の膜厚を第1Ni膜16の膜厚より大きくしてもよい。また、これとは逆に、図25に示すように、第1Ni膜16の膜厚を第2Ni膜17の膜厚よりも大きくしてもよい。また、図26や図27に示すように、ランド部20A第2Ni膜17の表面を部分的にエッチングして凹凸を形成してもよい。このようにした場合は、半田バンプ21とランド部20A第2Ni膜17との接触面積が大きくなるので、両者の接着強度がさらに大きくなる。実施の形態2図28は、本実施の形態の半導体集積回路装置半導体装置の一部拡大平面図実施の形態1の図3に対応した平面図、図29は、図28のA-A’線に沿った断面図、図30は、図28のB-B’線に沿った断面図である。前記実施の形態1では、再配線20のランド部20Aのみを5層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17で構成し、他の部分配線部を4層の金属膜、すなわち第1層目金属膜20’バリアメタル膜13、シード膜14、Cu膜15および第1Ni膜16で構成したが、本実施の形態では、図29、図30に示すように、ランド部20Aを含む再配線20の全領域を5層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17で構成する。このようにした場合は、ランド部20Aだけでなく、ランド部形成領域以外の他の部分配線部の配線抵抗も低減することができる。本実施の形態の再配線20を形成する場合、図17に示したフォトレジスト膜パターン33の開口32のうち、再配線20のランド部20Aに相当する部分は、前記実施の形態1と同じように、フォトレジスト膜パターン31の開口30よりも大きくし、再配線20の他の部分配線部に相当する部分は、開口30の面積と同じにする。これにより、ランド部形成領域以外の他の部分配線部にも第2層目金属膜第2Ni膜17を形成することができる。また、本実施の形態においても、前記実施の形態1と同じように、図22~図27に示したような種々の設計変更を行うことができる。さらに、前記実施の形態1の再配線構造と本実施の形態の再配線構造とを同一半導体チップ1A上に混在させてもよい。すなわち、半導体チップ1Aに形成される複数の再配線20のうち、一部分を前記実施の形態1の再配線構造とし、他の部分を本実施の形態の再配線構造としてもよい。実施の形態3前記実施の形態1、2では、再配線20を5層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17で構成したが、例えば図31に示すように、第1Ni膜16を省略し、Cu膜15の上に第2Ni膜17を直接形成してもよい。あるいは、第2Ni膜17を省略し、ランド部20Aの第1Ni膜16の面積をその他の金属膜バリアメタル膜13、シード膜14、Cu膜1の面積より大きくしてもよい。また、本実施の形態においても、前記実施の形態1と同じように、図22~図27に示したような種々の設計変更を行うことができる。実施の形態4前記実施の形態1、2、3では、再配線20のランド部20Aに接続されるバンプ電極外部接続端子をボール状の半田バンプ21で構成したが、図32に示すように、バンプ電極を柱ピラー状電極21pで構成してもよい。柱ピラー状電極21pは、例えば銅Cuを主成分とするCu膜で形成される。なお、柱ピラー状電極21pの上面の高さは、絶縁膜であるポリイミド樹脂膜22の上面の高さと略同一であり、半導体チップ1Aの表面がほぼ平坦になるように構成される。また、この柱ピラー状電極21pの上に、さらにボール状の半田バンプバンプ電極21を形成してもよい。また、本実施の形態においても、前記実施の形態1と同じように、図22~図27に示したような種々の設計変更を行うことができる。実施の形態5図33は、本実施の形態の半導体集積回路装置が形成された半導体チップの全体平面図、図34は、図33のC-C’線に沿った断面図である。前記実施の形態1で説明したフォトレジストパターン膜第1のマスク31を用いて、再配線20の第1層目金属膜20’バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16を形成する際、絶縁膜であるポリイミド樹脂膜12の上部に第1層目金属膜20’バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16で構成されるダミーパターン50を形成してもよい。ダミーパターン50は、能動素子として機能せず、電気的にフローティングな状態となっていることが好ましい。ダミーパターン50は、例えば図30に示すように、再配線20が形成されていない領域、あるいは再配線20の密度が疎な領域に配置される。すなわち、再配線20の密度が疎な領域に複数のダミーパターン50が配置される。図34に示すように、ダミーパターン50は、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されない構造で構成され、再配線20の第1層目金属膜20’を形成する工程で同時に形成される。ダミーパターン50は、その上面および側面が絶縁膜であるポリイミド樹脂膜22で覆われ、半導体チップ1Aの表面に露出しない。前記実施の形態1のように、再配線20のランド部20Aのみを5層の金属膜バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16および第2Ni膜17で構成し、他の部分配線部を第1層目金属膜20’バリアメタル膜13、シード膜14、Cu膜15および第1Ni膜16で構成した場合、図2に示すように、半導体ウエハ1Aの面内における配線部第1層目金属膜20’の疎密のバラツキは、ランド部20A第2Ni膜17の疎密のバラツキより大きくなる。また、第2層目金属膜第2Ni膜17は、第1層目金属膜20’よりも膜厚が薄いので、第1層目金属膜20’および第2層目金属膜第2Ni膜17を電解メッキ法で形成した場合、ウエハ面内におけるメッキ膜厚のバラツキは、第2層目金属膜第2Ni膜17よりも第1層目金属膜20’の方が大きくなる。従って、再配線20の密度が疎な領域に、第1層目金属膜20’で構成された複数のダミーパターン50を配置することにより、再配線20を構成する導電膜であるCu膜15および第1Ni膜16を電解メッキ法で形成する際、ウエハ面内におけるメッキ膜厚のバラツキを低減できるので、半導体集積回路装置半導体装置の信頼性を向上でき、半導体装置の特性を向上することができる。ダミーパターン50は、半導体ウエハのスクライブ領域に設けてもよい。すなわち、半導体チップの周辺部には、多層配線で構成されるシールリング配線が集積回路形成領域を取り囲むように配置されるが、このシールリング配線が配置された領域よりも外側のスクライブ領域にダミーパターン50を配置してもよい。この場合、ダミーパターン50は、スクライブ領域全体に形成してもよく、シールリング配線の近傍のみに形成してもよい。また、ダミーパターン50を使ってマスク合わせ用のアライメントマークを形成することもできる。このように、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されない構造でダミーパターン50を構成することは、本発明の前記ならびにその他の目的と新規な特徴である。また、上記ダミーパターン50に対して図22~図27に示したような種々の設計変更を行うこともできる。実施の形態6図35は、本実施の形態の半導体集積回路装置が形成された半導体チップの一部拡大断面図である。前記実施の形態1で説明したフォトレジストパターン膜第1のマスク31を用いて、再配線20の第1層目金属膜20’バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16を形成する際、絶縁膜であるポリイミド樹脂膜12の上部に第1層目金属膜20’バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16で構成される抵抗素子Rを形成してもよい。図35に示すように、抵抗素子Rは、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されない構造で構成され、再配線20の第1層目金属膜20’を形成する工程で同時に形成される。抵抗素子Rは、その上面および側面が絶縁膜であるポリイミド樹脂膜22で覆われ、半導体チップ1Aの表面に露出しない。また、図示は省略するが、再配線20の第1層目金属膜20’バリアメタル膜13、シード膜14、Cu膜15、第1Ni膜16を形成する際、第1層目金属膜20’で構成されるインダクタンス素子を形成したり、第1層目金属膜20’を一方の電極とし、第3層配線5cをもう一方の電極とする容量素子を形成したりしてもよい。このように、再配線20の第1層目金属膜20’を使って抵抗素子R、インダクタンス素子、容量素子といった受動素子を形成することにより、素子特性のバラツキを低減できるので、半導体集積回路装置半導体装置の特性を向上することができる。また、新たな製造工程を追加することなく、かつ容易にチップサイズを縮小できる。このように、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されない構造で受動素子を構成することは、本発明の前記ならびにその他の目的と新規な特徴である。また、上記受動素子に対して図22~図27に示したような種々の設計変更を行うこともできる。実施の形態7前記実施の形態1では、再配線20のランド部20Aに接続される半田バンプ21の応力緩和構造について説明したが、本実施の形態では、ワイヤボンディング方式を用いて再配線20に外部接続端子ワイヤを接続する際のボンディングダメージの低減構造に適用した例を説明する。外部接続端子を半田バンプバンプ電極21に代えてワイヤで構成する場合、再配線20は、第1層目金属膜20’の上部に第2層目金属膜第2Ni膜17が形成されない構造で構成される。また、この再配線20の上面や側面にはポリイミド樹脂膜22が形成されない。すなわち、再配線20は、半導体チップ1Aの表面に露出した状態で形成される。また、この再配線20が形成された半導体チップ1Aは、エポキシ樹脂などの合成樹脂で封止され、プラスチックパッケージを構成する。このようなパッケージでは、パッケージの厚さを薄くするニーズがあるため、再配線20の下層にはポリイミド樹脂膜12を設けないことが望ましい。すなわち、再配線20は、表面保護膜ファイナルパッシベーション膜8の上に直接形成することが望ましい。しかしながら、再配線20は、半導体チップ1Aのデバイス面に形成された集積回路の上方に配置されるため、表面保護膜8と再配線20との間にポリイミド樹脂膜12のような絶縁膜を設けない場合は、集積回路に対するワイヤボンディングダメージが大きくなり、半導体集積回路装置の信頼性の低下や、素子特性の低下を招く恐れがある。また、表面保護膜8の下部に構成される層間絶縁膜に酸化シリコン膜の誘電率よりも低い誘電率を有する低誘電体膜を用いた半導体集積回路装置では、層間絶縁膜の強度が弱いので、信頼性の低下や、素子特性の低下を招く恐れがある。そこで、本実施の形態では、以下に説明するような構造によってワイヤボンディングダメージを低減する。図36は、本実施の形態の半導体チップの一部拡大平面図、図37は、図36のA-A’線に沿った断面図、図38は、図36のB-B’線に沿った断面図である。図36~図38に示すように、表面保護膜ファイナルパッシベーション膜8の上部には再配線20が形成されており、その一端は、表面保護膜8のパッド開口9を通じてパッド10に電気的に接続されている。また、再配線20の他端に設けられたボンディング領域接続領域には、再配線20の上面に形成された接着層23を介して金Auあるいは銅Cuからなるワイヤ24が電気的に接続されている。再配線20のボンディング領域に形成された接着層23は、例えばニッケルNi膜の上部に金Au膜を積層した2層膜で構成される。接着層23の下層膜であるNi膜は、再配線20の表面第1Ni膜16と接着層23との接着性を向上させるために形成される。また、接着層23の上層膜であるAu膜は、ワイヤ24と接着層23との接着性を向上させるために形成される。再配線20のボンディング領域の下部には、絶縁膜であるポリイミド樹脂膜12が形成されている。これに対し、ボンディング領域を除いた再配線20の他の部分配線部の下部には、ポリイミド樹脂膜12が形成されていない。すなわち、ポリイミド樹脂膜12は、再配線20のボンディング領域の下部のみに選択的に形成されている。符号20Fは、再配線20の表面が平坦になっている領域平坦部を示しており、ワイヤボンディング時の合わせ寸法を考慮したボンディング領域接続領域は、再配線20の平坦部20Fの内側内部に位置している。すなわち、ワイヤ24は、再配線20の平坦部20Fの内側に位置するボンディング領域において再配線20と電気的に接続される。また、符号12Fは、ポリイミド樹脂膜12の表面が平坦になっている領域平坦部を示している。ポリイミド樹脂膜12の平坦部12Fは、平面的に見て、再配線20の平坦部20Fと重なるように配置され、かつ、再配線20の平坦部20Fよりも径が大きくなるように構成される。従って、再配線20のボンディング領域は、平面的に見て、ポリイミド樹脂膜12の平坦部12Fの内側に位置している。また、ポリイミド樹脂膜12の平坦部12Fは、平面的に見て、再配線20の上面に形成された接着層23と重なるように配置され、かつ、接着層23よりも径が大きくなるように構成される。前述したように、ポリイミド樹脂膜12は、表面保護膜8よりも厚い膜厚で形成される。ポリイミド樹脂膜12の側面には、ポリイミド樹脂膜12の側面が急峻な段差となるのを防止するためのテーパ角θが設けられている。これにより、ポリイミド樹脂膜12の側面の上部に形成された再配線20に急峻な段差が生じるのを防止できるので、再配線20の抵抗の増加を抑制することができる。このように、再配線20のボンディング領域の下部にポリイミド樹脂膜12を形成することにより、再配線20にワイヤ24を接続する際のボンディングダメージがポリイミド樹脂膜12によって吸収されるので、集積回路に対するワイヤボンディングダメージが低減され、半導体集積回路装置の信頼性の低下や、素子特性の低下が抑制される。また、ポリイミド樹脂膜12は、再配線20のボンディング領域の下部のみに選択的に形成されており、他の領域には形成されていない。すなわち、再配線20は、ボンディング領域を除き、表面保護膜8の上に直接形成されている。これにより、半導体チップ1Aの表面全体にポリイミド樹脂膜12が形成されている場合に比べて半導体チップ1Aの厚さが薄くなるので、この半導体チップ1Aが樹脂封止されたパッケージの厚さを薄くすることができる。また、前述の多層配線構造の配線層を用いてヒューズ素子を構成し、レーザ等によりヒューズ素子を溶断する場合、ヒューズ素子形成領域において、表面保護膜8の下部に構成される層間絶縁膜に開口部を設ける。開口部を介して、レーザの照射によりヒューズ素子を溶断してトリミングあるいはメモリの欠陥救済等を行う。このトリミングを行った後、開口部を覆うようにポリイミド樹脂樹脂膜12を残すことで、半導体集積回路装置の信頼性を向上することができる。前述したように、再配線20の上面に形成された接着層23は、例えばNi膜の上部にAu膜を積層した2層膜で構成されるが、接着層23の上層膜であるAu膜は、下層膜であるNi膜や再配線20の表面の第1Ni膜16などに比べて樹脂との接着性が乏しい。そのため、接着層23を再配線20の上面全体に形成すると、樹脂と再配線20との接着性が低下し、パッケージの信頼性が低下する。本実施の形態では、接着層23が再配線20の上面の一部ボンディング領域に選択的に形成されているので、樹脂と再配線20との接着性の低下が抑制される構造になっている。また、半導体チップ1Aを樹脂封止するパッケージの製造工程では、パッケージの厚さを薄くするために、ワイヤボンディング工程に先立って半導体ウエハを薄型化する作業薄膜化工程が行われる。すなわち、半導体チップウエハの薄膜化工程では、例えば前工程ウエハプロセスが完了した半導体ウエハの裏面をグラインダで研削することによって、ダイシング後の半導体チップ1Aを薄型化する。上記した薄膜化工程において、半導体ウエハ1Aのデバイス面にバックグラインドテープを貼り付けると、バックグラインドテープは、再配線20の上面に形成された接着層23図35、図36参照の上面にも貼り付けられる。そのため、再配線20と接着層23との密着力が低い場合は、裏面研削の完了後に、半導体ウエハのデバイス面からバックグラインドテープを引き剥がした際に、再配線20の表面から接着層23が剥離する恐れがある。そして、剥離した接着層23は、例えば折れ曲がって接着層23の未剥離部に折れ重なるなど、ワイヤボンディングの弊害を引き起こす。再配線20とその上面に形成された接着層23との密着力を向上させるには、例えば図39および図40図39のA-A’線に沿った断面図に示すように、接着層23を再配線15の上面および側面を覆うように一体形成することが有効である。このようにした場合は、接着層23と再配線15との接触面積が増加するだけでなく、半導体ウエハ1Aのデバイス面にバックグラインドテープを貼り付けた際、再配線15の側面に形成された接着層23がバックグラインドテープと接触しない。これにより、再配線20と接着層23との密着力が向上するので、半導体チップ1Aの薄膜化工程において再配線20の表面から接着層23が剥離する不良の発生を抑制することができる。次に、本実施の形態の半導体集積回路装置の製造方法の一例を説明する。ここでは、接着層23を再配線15の上面および側面を覆うように一体形成する場合について説明するが、接着層23を再配線15の上面のみに形成する半導体集積回路装置図36~図38参照も、ここで説明する製造方法に準じた方法で製造することができる。まず、前記実施の形態1の図7、図8に示す工程に従って表面保護膜8にパッド開口9を形成し、第3層配線5cの一部を露出させることによってパッド10を形成する。次に、図41に示すように、表面保護膜8の上部にポリイミド樹脂膜12を形成した後、フォトレジスト膜をマスクにしたドライエッチングでポリイミド樹脂膜12をパターニングし、後の工程で再配線20のボンディング領域が配置される領域に選択的にポリイミド樹脂膜12を残す。次に、図42に示すように、例えばスパッタリング法を用いて半導体ウエハ1の表面全体にバリアメタル膜13とシード膜14を順次堆積した後、図43に示すように、半導体ウエハ1の表面全体にフォトレジスト膜を堆積し、このフォトレジスト膜を露光現像することによって、その一部に開口43を有するフォトレジスト膜パターン第1のマスク42を形成する。次に、図44に示すように、フォトレジスト膜パターン42の開口43の底部に露出したシード膜14の表面に電解メッキ法でCu膜15を堆積し、続いてCu膜15の表面に第1Ni膜16を堆積する。次に、図45に示すように、フォトレジストパターン膜42を残した状態で、半導体ウエハ1の表面全体にフォトレジスト膜を堆積し、このフォトレジスト膜を露光現像することによって、その一部に開口45を有するフォトレジスト膜パターン第2のマスク44を形成する。このとき、フォトレジストパターン膜44の下層に形成されたフォトレジストパターン膜42の一部も露光現像することにより、開口45の底部に再配線15の上面および側面の各一部を露出させる。次に、図46に示すように、フォトレジスト膜パターン44の開口45の底部に露出した再配線15の上面および側面に、電解メッキ法でNi膜とAu膜の2層膜で構成される接着層23を形成する。次に、不要となった2層のフォトレジストパターン膜42、44を溶剤あるいはアッシングなどによって除去し、続いてフォトレジスト膜パターン42を除去した領域に露出した不要のシード膜14およびバリアメタル膜13をウェットエッチングによって除去する。その後、半導体ウエハの薄膜化工程を経て半導体ウエハをダイシングし、得られた半導体チップ1Aの再配線20にワイヤ24を接続することにより、図39、図40に示す半導体チップ1Aが完成する。ワイヤ24の接続は、例えば超音波、または熱と超音波を同時に加えるボールボンディング法を用いて行う。その後、図47に示すように、リードLEの一部インナーリード、ダイパッド部DI、半導体チップ1Aおよびワイヤ24を、例えば熱硬化性エポキシ樹脂などの樹脂封止樹脂ENで封止するパッケージング工程を経て本実施の形態の半導体集積回路装置半導体装置が完成する。再配線20とその上面に形成された接着層23との密着力をさらに向上させるため、例えば図48に示すように、再配線20のボンディング領域の外側に位置するポリイミド樹脂膜12に、側面にテーパ角θを有するスリットSを設けてもよい。このスリットSは、平面的に見て、再配線20のボンディング領域を囲むように、リング状に設けることが望ましい。すなわち、平坦部12Fおよび平坦部20Fはボンディング領域を囲むように構成され、平坦部12の外側にスリットSが設けられる。再配線20のボンディング領域の外側に位置するポリイミド樹脂膜12に上記のようスリットSを設けた場合は、スリットSの上方の接着層23、すなわち再配線20のボンディング領域の外側に位置する接着層23には、テーパ角θに近い側面を有する段差部46が形成される。これにより、再配線20と接着層23との接触面積がさらに増加するので、再配線20と接着層23との密着力をさらに向上させることができる。なお、本実施の形態は、その要旨を逸脱しない範囲で、他の実施の形態1~6の一つ以上および複数と組み合わせてもよいことは勿論である。例えばリードLEやワイヤに接続されない再配線20s図2参照、前記実施の形態5のダミー配線50、前記実施の形態6の抵抗素子R、容量素子、インダクタンス素子などを本実施の形態の再配線20で構成してもよい。また、ワイヤ25に代えて、他の実施の形態のような半田バンプバンプ電極21を再配線20に接続してもよい。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば前記実施の形態1~6の再配線20は、Cu膜15の上部の金属膜としてNi膜第1Ni膜16および第2Ni膜17を採用したが、これに限定されるものではなく、半田バンプバンプ電極21とCu膜15との相互拡散を抑制する機能を備えたものであれば、Ni膜以外の金属膜を採用することもできるのは勿論である。また、再配線20をCu膜15および第1Ni膜16よりも低抵抗な材料で構成してもよい。また、前記実施の形態2、3、4において、前記実施の形態5のダミーパターン50、前記実施の形態6の受動素子抵抗素子R、容量素子、インダクタンス素子を再配線20で構成してもよい。また、前記実施の形態5のダミーパターン50、前記実施の形態6の受動素子抵抗素子R、容量素子、インダクタンス素子を、前記実施の形態2、3、4の第1層目金属膜20’と、その上部に積層した第2層目金属膜第2Ni膜17とで構成してもよい。また、実施の形態7は、例えば、ハードディスクドライブHDD用ICに適用された半導体集積回路装置であってもよい。また、再配線20に接続される外部接続端子は、半田バンプ21やワイヤ24に限定されず、例えばワイヤボンディングWirebondingWBによるリード端子などでもよい。