"半導体基板に形成された第1導電型のドリフト層と、ドリフト層の表面側に位置し、半導体基板の表面に形成された第2導電型のボディ層と、を有しており、ドリフト層は、ライフタイム制御領域を有しており、ライフタイム制御領域は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をhとした場合に、結晶欠陥密度がh/2以上となる領域であり、第1抵抗層と、第1抵抗層よりも比抵抗が低い第2抵抗層とを含む第1導電型のプレドリフト層に荷電粒子を照射することによって形成され、ライフタイム制御領域の少なくとも一部は、第2抵抗層の範囲内に形成される、半導体装置。第1抵抗層は、プレドリフト層に荷電粒子を照射する際に、荷電粒子が通過する第3抵抗層と、荷電粒子が通過しない第4抵抗層を備えており、第3抵抗層は、第2抵抗層の表面又は裏面の一方側に配置され、第4抵抗層は、第2抵抗層の表面又は裏面の他方側に配置されており、第3抵抗層の比抵抗は、第4抵抗層の比抵抗よりも低い、請求項1に記載の半導体装置。第2抵抗層は、エピタキシャル層である、請求項1または2に記載の半導体装置。半導体基板に形成された第1導電型のドリフト層と、ドリフト層の表面側に位置し、半導体基板の表面に形成された第2導電型のボディ層と、を有しており、ドリフト層は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をhとした場合に、結晶欠陥密度がh/2以上である、ライフタイム制御領域を有する半導体装置の製造方法であって、ドリフト層を製造する工程は、第1抵抗層と、第1抵抗層よりも比抵抗が低い第2抵抗層とを含む第1導電型のプレドリフト層を形成する工程と、ライフタイム制御領域の少なくとも一部が第2抵抗層に含まれるように、プレドリフト層に荷電粒子を照射する工程とを含む、半導体装置の製造方法。第1抵抗層は、第3抵抗層と、第3抵抗層よりも比抵抗が低い第4抵抗層を有しており、プレドリフト層を形成する工程では、第2抵抗層は、第3抵抗層と第4抵抗層との間に形成され、荷電粒子を照射する工程では、荷電粒子は、第4抵抗層側からプレドリフト層に照射される、請求項4に記載の半導体装置の製造方法。第2抵抗層は、エピタキシャル法によって形成する、請求項4または5に記載の半導体装置の製造方法。結晶欠陥は、通常、半導体基板に対して荷電粒子を照射することによって形成される。荷電粒子は、半導体基板を通過して半導体基板内で停止し、荷電粒子が停止した位置付近に、結晶欠陥密度の高い局所欠陥領域が形成される。この局所欠陥領域がライフタイム制御領域として効果的に機能する。この際、荷電粒子が通過した領域にも、結晶欠陥が形成される。荷電粒子によって結晶欠陥が形成された領域は、荷電粒子の照射前よりも比抵抗が高くなる。その結果、半導体基板の比抵抗の深さ方向の変化が大きくなり、半導体装置のリーク電流の増大や耐圧低下が起こり易くなる。本明細書が開示する半導体装置は、半導体基板に形成された第1導電型のドリフト層と、ドリフト層の表面側に位置し、半導体基板の表面に形成された第2導電型のボディ層と、を有している。ドリフト層は、ライフタイム制御領域を有しており、ライフタイム制御領域は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をhとした場合に、結晶欠陥密度がh/2以上となる領域である。ライフタイム制御領域は、第1抵抗層と、第1抵抗層よりも比抵抗が低い第2抵抗層とを含む第1導電型のプレドリフト層に荷電粒子を照射することによって形成され、ライフタイム制御領域の少なくとも一部は、第2抵抗層の範囲内に形成される。上記の半導体装置によれば、ライフタイム制御領域の少なくとも一部は、第2抵抗層の範囲内に形成される。第2抵抗層の比抵抗は、第1抵抗層の比抵抗よりも低いので、第2抵抗層内に結晶欠陥が高密度に形成されても、第2抵抗層の比抵抗が高くなり過ぎることが防止される。従来と比較して、ドリフト層の比抵抗の深さ方向の変化が緩和された半導体装置を提供できる。第1抵抗層は、プレドリフト層に荷電粒子を照射する際に、荷電粒子が通過する第3抵抗層と、荷電粒子が通過しない第4抵抗層を備えており、第3抵抗層は、第2抵抗層の表面又は裏面の一方側に配置され、第4抵抗層は、第2抵抗層の表面又は裏面の他方側に配置されていてもよい。この場合、第3抵抗層の比抵抗は、第4抵抗層の比抵抗よりも低いことが好ましい。第2抵抗層は、エピタキシャル層であってもよい。本明細書は、上記の半導体装置の製造方法を提供することもできる。すなわち、本明細書は、半導体基板に形成された第1導電型のドリフト層と、ドリフト層の表面側に位置し、半導体基板の表面に形成された第2導電型のボディ層と、を有しており、ドリフト層は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をhとした場合に、結晶欠陥密度がh/2以上である、ライフタイム制御領域を有する半導体装置の製造方法を提供することができる。この製造方法では、ドリフト層を製造する工程は、第1抵抗層と、第1抵抗層よりも比抵抗が低い第2抵抗層とを含む第1導電型のプレドリフト層を形成する工程と、ライフタイム制御領域の少なくとも一部が第2抵抗層に含まれるように、プレドリフト層に荷電粒子を照射する工程とを含む。上記の半導体装置の製造方法では、第1抵抗層は、第3抵抗層と、第3抵抗層よりも比抵抗が低い第4抵抗層を有していてもよい。この場合、プレドリフト層を形成する工程では、第2抵抗層は、第3抵抗層と第4抵抗層との間に形成され、荷電粒子を照射する工程では、荷電粒子は、第4抵抗層側からプレドリフト層に照射されることが好ましい。第2抵抗層は、エピタキシャル法によって形成してもよい。本明細書が開示する半導体装置およびその製造方法では、第1抵抗層は、比抵抗が所定の範囲内である単一層であってもよいし、互いに相違する比抵抗を有する複数の層であってもよい。例えば、第1抵抗層は、第3抵抗層と、第3抵抗層よりも比抵抗が低い第4抵抗層を有していてもよい。この場合、プレドリフト層を形成する工程では、第2抵抗層は、第3抵抗層と第4抵抗層との間に形成され、荷電粒子を照射する工程では、荷電粒子は、第4抵抗層側からプレドリフト層に照射されることが好ましい。本明細書が開示する半導体装置およびその製造方法では、第2抵抗層は、比抵抗が深さ方向に一定となる定抵抗領域を含んでおり、定抵抗領域の比抵抗は、第2抵抗層の比抵抗の最小値であってもよい。プレドリフト層を形成する工程では、第2抵抗層の一部に比抵抗が深さ方向に最小かつ深さ方向に一定である定抵抗領域を形成してもよい。定抵抗領域は、エピタキシャル法によって形成することができる。この場合、第2抵抗層は、エピタキシャル法によって形成することが好ましい。荷電粒子を照射する前の段階で、第2抵抗層の比抵抗分布半導体基板の深さ方向の分布は、極小値を有する分布であることが好ましく、ピークを有する曲線形状であることが特に好ましい。ライフタイム制御領域は、荷電粒子を照射することによって形成される結晶欠陥密度のピークを有している。第2抵抗層の深さ方向の比抵抗の最大値をMXとし、最小値をMNとした場合に、第2抵抗層の比抵抗がMNMX-MN/2以下である低抵抗領域が、ライフタイム制御領域の少なくとも一部と重なっていることが好ましい。荷電粒子を照射する工程では、この結晶欠陥密度のピークが第2抵抗層に形成されるように荷電粒子を照射することが特に好ましい。すなわち、第2抵抗層に荷電粒子が停止するように、照射が行われることが好ましい。本願に係る半導体装置は、ドリフト層に荷電粒子を照射して、結晶欠陥密度が高いライフタイム制御領域を形成するものであればよい。例えば、ダイオード、IGBT、またはIGBTと還流ダイオードが同一半導体基板に形成されたRC-IGBTであってもよい。半導体装置がダイオードである場合には、半導体基板の裏面ドリフト層の裏面側に、ドリフト層よりも第1導電型の不純物濃度が高い第1導電型の半導体層が形成されている。この第1導電型の半導体層とボディ層は、ダイオードのカソード、アノードとして機能する。半導体装置がIGBTである場合には、半導体基板の裏面ドリフト層の裏面側にコレクタ層が形成されている。半導体基板の表面ドリフト層の表面側にボディ層が形成されている。ボディ層の表面の一部にエミッタ層が形成されている。ボディ層およびエミッタ層は半導体基板の表面に露出している。半導体基板の表面側に、エミッタ層とドリフト層とを隔離する部分のボディ層に接する絶縁ゲートが形成されている。半導体装置が、IGBTと還流ダイオードが同一半導体基板に形成されたRC-IGBTである場合には、半導体基板の裏面ドリフト層の裏面側にコレクタ層またはカソード層が形成されている。半導体基板の表面ドリフト層の表面側にボディ層が形成されている。ボディ層の表面の一部にエミッタ層が形成されている。ボディ層およびエミッタ層は半導体基板の表面に露出している。半導体基板の表面側に、エミッタ層とドリフト層とを隔離する部分のボディ層に接するゲート電極が形成されている。RC-IGBTは、ダイオード素子が形成されているダイオード領域とIGBT素子が形成されているIGBT領域が分離されている半導体装置であってもよい。また、半導体基板の表面側の構造が共通しており、裏面側の構造がコレクタ層またはカソード層であって、ダイオード素子とIGBT素子が混在している半導体装置であってもよい。半導体装置図1に示す半導体装置10は、IGBTと還流ダイオードが同一の半導体基板100に形成されたRC-IGBTである。半導体装置10は、半導体基板100と、半導体基板100の表面側に形成された絶縁ゲート120および表面絶縁膜131と、半導体基板100の表面に接する表面電極141と、半導体基板100の裏面に接する裏面電極142とを備えている。半導体基板100は、n型のドリフト層110とp型の低濃度ボディ層104を有している。ドリフト層110の裏面側には、n型のカソード層101とp型のコレクタ層102が形成されている。カソード層101とコレクタ層102は、互いに隣接して半導体基板100の裏面に露出しており、裏面電極142に接している。低濃度ボディ層104の表面側に、n型のエミッタ層105およびp型の高濃度ボディ層106が形成されている。なお、n型との表現は、カソード層101およびエミッタ層105のn型の不純物濃度がドリフト層110よりも高いことを示している。同様に、p型との表現は、コレクタ層102および高濃度ボディ層106のp型の不純物濃度が低濃度ボディ層104よりも高いことを示している。絶縁ゲート120は、トレンチ121と、トレンチ121の内壁に形成されたゲート絶縁膜122と、ゲート絶縁膜122に覆われてトレンチ121内に充填されているゲート電極123とを備えている。絶縁ゲート120は、エミッタ層105とドリフト層110とを隔離する部分の低濃度ボディ層104に接している。エミッタ層105および高濃度ボディ層106は、表面電極141に接している。ゲート電極123は、表面絶縁膜131によって、表面電極141と隔離されている。ドリフト層110は、半導体基板100の表面側から順に、第1ドリフト層111と、第2ドリフト層112と、第3ドリフト層113が積層されている。第2ドリフト層112には、ライフタイム制御領域115が形成されている。ライフタイム制御領域115は、半導体基板100の深さ方向に変化するドリフト層110の結晶欠陥密度の極大値をhとした場合に、結晶欠陥密度がh/2以上の領域である。結晶欠陥密度のピークは第2ドリフト層112内に位置している。第1ドリフト層111の比抵抗をρ1とし、第2ドリフト層112の比抵抗をρ2とし、第3ドリフト層113の比抵抗をρ3とすると、ρ1、ρ2、ρ3は、ほぼ等しいρ1≒ρ2≒ρ3。ドリフト層110の比抵抗は、半導体基板100の深さ方向に略一定である。なお、第3ドリフト層113の厚さは、第1ドリフト層111および第2ドリフト層112の厚さに比べて厚く、ライフタイム制御領域115の結晶欠陥密度のピークからドリフト層110の表面ドリフト層110とボディ層104との界面までの距離は、ライフタイム制御領域115の結晶欠陥密度のピークからドリフト層110の裏面ドリフト層110と、カソード層101およびコレクタ層102との界面までの距離よりも著しく短い。図2は、半導体装置10のドリフト層110の比抵抗ρを示す図であって、結晶欠陥形成前のドリフト層プレドリフト層の比抵抗を併せて図示している。実線11はドリフト層110の比抵抗ρとドリフト層110の深さDとの関係を示しており、破線12はプレドリフト層の比抵抗ρとプレドリフト層の深さDとの関係を示している。参照番号111~113は、第1ドリフト層111、第2ドリフト層112、第3ドリフト層113の深さ方向の位置を示している。図2に示すように、プレドリフト層では、第1ドリフト層111に位置する層第1プレドリフト層というの比抵抗ρP1および第3ドリフト層113に位置する層第3プレドリフト層というの比抵抗ρP3は、略一定であり、第2ドリフト層112に位置する層第2プレドリフト層というの比抵抗ρP2よりも高い。さらに、比抵抗ρP1は、比抵抗ρP3よりも高いρP1>ρP3>ρP2。すなわち、第1プレドリフト層および第3プレドリフト層は、第1抵抗層に相当し、第2プレドリフト層は、第1抵抗層よりも比抵抗が低い第2抵抗層に相当する。第1プレドリフト層は、第3抵抗層に相当し、第3プレドリフト層は、第3抵抗層よりも比抵抗が低い第4抵抗層に相当する。なお、荷電粒子を照射する前の段階で、第2プレドリフト層の比抵抗分布は、破線12に示すような極小値を有する分布であることが好ましく、ピークを有する曲線形状であることが特に好ましい。荷電粒子を照射することによって形成される結晶欠陥の密度分布は、半導体装置の深さ方向に極大値ピークを有する曲線形状である。第2プレドリフト層の比抵抗分布が極小値ピークを有する曲線形状であれば、結晶欠陥による第2プレドリフト層の比抵抗の減少を緩和する効果を効率よく得ることができ、第2ドリフト層の比抵抗の深さ方向の変化を小さくすることができる。荷電粒子が第3プレドリフト層を通過して第2プレドリフト層内に停止するように半導体基板の裏面側第3プレドリフト層側からプレドリフト層に荷電粒子を照射すると、第2プレドリフト層に結晶欠陥密度のピークが形成される。荷電粒子が通過した層第3抵抗層である第3プレドリフト層にも、低密度の結晶欠陥が形成される。一方、荷電粒子が到達しない第1プレドリフト層には結晶欠陥が形成されない。結晶欠陥密度は、破線12を上下に反転させたような形状に半導体基板の深さ方向に分布した状態となる。荷電粒子の照射によって形成される結晶欠陥密度が高いほど、結晶欠陥を形成する前に比べて比抵抗が高くなる。結晶欠陥を形成することによって高くなる比抵抗Δρは、結晶欠陥密度分布と同様に、破線12を上下に反転させたような形状に半導体基板の深さ方向に分布した状態となる。図3は、従来の半導体装置のプレドリフト層とドリフト層の比抵抗ρの分布を図示している。従来の半導体装置と実施例1に係る半導体装置10との相違点は、プレドリフト層およびドリフト層の比抵抗の深さ方向の分布のみであるので、従来の半導体装置の具体的構造についての説明を省略する。実線21は従来のドリフト層の比抵抗ρと深さDとの関係を示しており、破線22は従来のプレドリフト層の比抵抗ρとプレドリフト層の深さDとの関係を示している。破線22に示すように、プレドリフト層の比抵抗が深さ方向に略一定である場合には、第2プレドリフト層の位置に結晶欠陥密度のピークを形成すると、ドリフト層の比抵抗は、実線21に示すような深さ方向の分布を有するものとなる。ドリフト層の比抵抗が実線21に示すような深さ方向の変化の大きい分布になると、IGBT動作時において、ドリフト層の実効的なキャリア密度が低下して、空乏層が拡がり易くなる。その結果、空乏層が裏面のコレクタ層まで達し易くなり、半導体装置の耐圧が低下し、リーク電流が増大する。耐圧低下を抑制する方法としては、半導体基板を厚くする方法とプレドリフト層全体の比抵抗を小さくする方法が挙げられる。しかしながら、半導体基板を厚くすると、半導体装置全体の抵抗が大きくなり、導通不良が起こり易くなる。プレドリフト層全体の比抵抗を小さくすると、ダイオードの特性ばらつきが大きくなる。これに対して、実施例1に係る半導体装置10では、図2に示すように、プレドリフト層の比抵抗は、荷電粒子を照射することによって増加する比抵抗Δρを相殺するように分布している。このため、結晶欠陥を形成することによって得られるドリフト層110の比抵抗を深さ方向に略一定とすることができる。半導体装置10では、従来の半導体装置と比較してドリフト層の比抵抗の深さ方向の変化が緩和されているため、ライフタイム制御領域を有する半導体装置において、耐圧の低下およびリーク電流の増大を抑制することと、半導体基板を薄くして導通不良を抑制することとを両立することができる。また、ダイオードを備えた半導体装置においては、ダイオードの特性ばらつきを抑制することができる。半導体装置の製造方法半導体装置10のドリフト層を製造する工程を一例を挙げて説明する。なお、半導体装置10のその他の構成については説明を省略するが、従来公知の製造方法を用いて製造することが可能であることは当業者であれば理解できる。プレドリフト層形成工程図4~図6は、プレドリフト層510を形成する工程を示している。図4に示すように、第3プレドリフト層513として、n型の半導体ウェハを準備する。図4に示すn型のウェハの厚さは、第3プレドリフト層513の厚さに略等しい。次に、図5に示すように、エピタキシャル法を用いて、第3プレドリフト層513の表面に、エピタキシャル層である第2プレドリフト層512を形成する。不純物濃度が高いほど、プレドリフト層の比抵抗は低くなるから、第2プレドリフト層512の不純物濃度を調整することによって、第2プレドリフト層512の比抵抗を調整できる。第2プレドリフト層512のn型の不純物濃度が、第3プレドリフト層513のn型の不純物濃度よりも高くなるように調整されたn型のドーパントガスおよびシリコン成長ガスの存在下で、エピタキシャル法を行って、第2プレドリフト層512を形成する。次に、図6に示すように、エピタキシャル法を用いて、第2プレドリフト層512の表面に、エピタキシャル層である第1プレドリフト層511を形成する。第1プレドリフト層511のn型の不純物濃度が、第2プレドリフト層512および第3プレドリフト層513のn型の不純物濃度よりも低くなるように調整されたn型のドーパントガスおよびシリコン成長ガスの存在下で、エピタキシャル法を行って、第1プレドリフト層511を形成する。その後、熱処理等のアニール処理を行って、n型のドーパントを活性化させる。これによって、第1プレドリフト層511の比抵抗ρP1、第2プレドリフト層512の比抵抗ρP2、第3プレドリフト層513の比抵抗ρP3について、ρP1>ρP3>ρP2となるように調整されたプレドリフト層510を製造することができる。荷電粒子照射工程図7,8は荷電粒子を照射する工程を示している。図7は、プレドリフト層510を形成した後に、さらに、表面電極141および裏面電極142を除く半導体基板100の表面側および裏面側の構造を形成した後の状態を示している。荷電粒子を照射する工程では、半導体基板100の裏面側から荷電粒子を照射する。照射する荷電粒子は、特に限定されないが、ヘリウム4He、3Heイオン、水素1H、2H、3Hイオンが特に好ましい。半導体基板100の裏面側から照射された荷電粒子は、第3プレドリフト層513を通過し、第2プレドリフト層512内に停止する。荷電粒子が停止する第2プレドリフト層512には、結晶欠陥密度のピークが形成され、高密度の結晶欠陥が形成される。荷電粒子が通過する第3プレドリフト層513にも、低密度の結晶欠陥が形成される。これによって、第1プレドリフト層511、第2プレドリフト層512、第3プレドリフト層513は、図1に示すように、それぞれ第1ドリフト層111、第2ドリフト層112、第3ドリフト層113となる。荷電粒子の照射によって第1プレドリフト層111に形成される結晶欠陥密度をX1とし、第2プレドリフト層112に形成される結晶欠陥密度をX2とし、第3プレドリフト層113に形成される結晶欠陥密度をX3とすると、X2>X3>X1である。荷電粒子の照射によって形成される結晶欠陥密度が高いほど、荷電粒子の照射によるドリフト層の比抵抗の上昇が大きくなる。第1プレドリフト層511と第1ドリフト層111との比抵抗の差をΔρ1=ρ1-ρP1とし、第2プレドリフト層512と第2ドリフト層112との比抵抗の差をΔρ2=ρ2-ρP2とし、第3プレドリフト層513と第3ドリフト層113との比抵抗の差をΔρ3=ρ3-ρP3とすると、Δρ1<Δρ3<Δρ2である。ここで、各プレドリフト層の比抵抗について、ρP1>ρP3>ρP2であるから、荷電粒子を照射した後に得られる各ドリフト層の比抵抗の差を小さくできる。本実施例では、荷電粒子を照射した後に、各ドリフト層の比抵抗が、ρ1≒ρ2≒ρ3となるように、各プレドリフト層の比抵抗ρP1、ρP2、ρP3が予め調整されている。上記のとおり、本実施例に係る半導体装置の製造方法によれば、プレドリフト層510を形成する工程において、第3抵抗層である第1プレドリフト層511と、第4抵抗層である第3プレドリフト層513と、第2抵抗層である第2プレドリフト層512が形成される。その後に行う荷電粒子を照射する工程では、ライフタイム制御領域115の少なくとも一部が第2プレドリフト層512に含まれるように、プレドリフト層510に荷電粒子を照射する。荷電粒子は、第3プレドリフト層513を通過して、第2プレドリフト層512内に停止する。結晶欠陥は、第2プレドリフト層512内に高密度に形成され、第3プレドリフト層513内に低密度に形成される。結晶欠陥密度のピークは、荷電粒子が停止する第2プレドリフト層512内に位置する。第2プレドリフト層512の比抵抗は、第1プレドリフト層511および第3プレドリフト層513よりも低いので、結晶欠陥が高密度に形成されることによって、第2プレドリフト層512の比抵抗が高くなり過ぎることが防止できる。荷電粒子が通過する第3プレドリフト層513の比抵抗は、荷電粒子が通過しない第1プレドリフト層511の比抵抗よりも低いので、第3プレドリフト層513内に低密度に形成される結晶欠陥に起因して第3プレドリフト層513の比抵抗が高くなることが防止できる。本実施例によれば、従来と比較して、ドリフト層110の比抵抗の深さ方向の変化が緩和された半導体装置10を容易に製造することができる。また、第2プレドリフト層512をエピタキシャル層として形成するため、第2プレドリフト層512中の非導電型不純物例えば、炭素、酸素は、低濃度かつばらつきが小さくなる。その結果、荷電粒子を照射することによってライフタイム制御領域115を形成した場合に、非導電型不純物に起因して形成される結晶欠陥のばらつきが小さくなり、半導体装置10の特性ばらつきを小さくすることができる。また、半導体ウェハをもっとも厚い第3プレドリフト層513として利用できるので、半導体装置10を薄くすることができるとともに、半導体装置10の製造工程を簡略化することができる。半導体装置10の材料コスト、製造コストを低減できる。変形例上記に説明した実施例において、第2プレドリフト層512は、比抵抗が一定である定抵抗領域を含むように形成されてもよい。すなわち、アニール処理前の段階では、プレドリフト層510は、図9の細い破線13に示すような比抵抗の分布を有するものであってもよい。第2プレドリフト層512の比抵抗は、アニール処理前には、細い破線13に示すように比抵抗が一定である定抵抗領域を含むものであってもよい。また、この場合、定抵抗領域の比抵抗は、第2プレドリフト層512の比抵抗の最小値であってもよい。なお、図9の細い破線13に示す比抵抗分布を有するプレドリフト層510にアニール処理を行うと、図9の破線12に示す曲線状の比抵抗分布を有するプレドリフト層510に変化する。上記で説明した、第2プレドリフト層512をエピタキシャル法で形成する方法では、細い破線13のような比抵抗が一定である定抵抗領域を有する第2プレドリフト層512を容易に形成することが可能である。実施例2では、実施例1で説明した半導体装置10のプレドリフト層形成工程について、他の一例を挙げて説明する。なお、実施例1と同様に、半導体装置10のその他の構成については説明を省略するが、従来公知の製造方法を用いて製造することが可能であることは当業者であれば理解できる。また、荷電粒子照射工程は、実施例1と同様の工程であるので、説明を省略する。プレドリフト層形成工程図10~図12は、プレドリフト層610を形成する工程を示している。図10に示すように、第3プレドリフト層613として、n型の半導体ウェハを準備する。なお、図10に示すn型の半導体ウェハの厚さは、プレドリフト層形成工程終了後の第3プレドリフト層613の厚さよりも厚い。次に、図11に示すように、第3プレドリフト層613の表層に、n型のドーパントを照射して、第3プレドリフト層613よりもn型の不純物濃度が高い、第2プレドリフト層612を形成する。第3プレドリフト層613の厚さは、第2プレドリフト612の厚さの分だけ薄くなる。次に、図12に示すように、エピタキシャル法を用いて、第2プレドリフト層612の表面に、エピタキシャル層である第1プレドリフト層611を形成する。第1プレドリフト層611のn型の不純物濃度が、第2プレドリフト層612および第3プレドリフト層613のn型の不純物濃度よりも低くなるように調整されたn型のドーパントガスおよびシリコン成長ガスの存在下で、エピタキシャル法を行って、第1プレドリフト層611を形成する。その後、熱処理等のアニール処理を行って、n型のドーパントを活性化させる。これによって、実施例1と同様に、第1プレドリフト層611の比抵抗ρP1、第2プレドリフト層612の比抵抗ρP2、第3プレドリフト層613の比抵抗ρP3について、ρP1>ρP3>ρP2となるように調整されたプレドリフト層610を製造することができる。実施例2では、第2プレドリフト層612をエピタキシャル層として形成しないため、実施例1で説明した方法よりも、材料コスト、製造コストをより低減することができる。その後、図7において、プレドリフト層510に代えてプレドリフト層610を用いて、実施例1と同様に、表面電極141および裏面電極142を除く半導体基板100の表面側および裏面側の構造を形成し、荷電粒子照射工程を行う。これによって、半導体装置10を製造することができる。実施例3では、半導体装置30としてIGBTを例示し、半導体基板の表面側から荷電粒子を照射して結晶欠陥を形成する場合について説明する。図13に示すように、半導体装置30は、半導体基板300と、半導体基板300の表面側に形成された絶縁ゲート320および表面絶縁膜331と、半導体基板300の表面に接する表面電極341と、半導体基板300の裏面に接する裏面電極342とを備えている。半導体基板300は、n型のドリフト層310とp型の低濃度ボディ層304を有している。ドリフト層310の裏面側には、p型のコレクタ層302が形成されている。コレクタ層302は、半導体基板300の裏面に露出しており、裏面電極342に接している。ドリフト層310は、半導体基板300の裏面側から順に、第1ドリフト層311と、第2ドリフト層312と、第3ドリフト層313が積層されている。第2ドリフト層312には、ライフタイム制御領域315が形成されている。ライフタイム制御領域315は、半導体基板300の深さ方向に変化するドリフト層310の結晶欠陥密度の極大値をhとした場合に、結晶欠陥密度がh/2以上の領域である。結晶欠陥密度のピークは第2ドリフト層312内に位置している。第1ドリフト層311の比抵抗をρ1とし、第2ドリフト層312の比抵抗をρ2とし、第3ドリフト層313の比抵抗をρ3とすると、ρ1、ρ2、ρ3は、ほぼ等しいρ1≒ρ2≒ρ3。ドリフト層310の比抵抗は、半導体基板300の深さ方向に略一定である。なお、第3ドリフト層313の厚さは、第1ドリフト層311および第2ドリフト層312の厚さに比べて厚く、ライフタイム制御領域115の結晶欠陥密度のピークからドリフト層310の裏面ドリフト層310と、コレクタ層302との界面までの距離は、ライフタイム制御領域315の結晶欠陥密度のピークからドリフト層310の表面ドリフト層310とボディ層304との界面までの距離よりも著しく短い。その他の構成については、図1に示す半導体装置10と同様であるので、100番台の参照番号を300番台に読み替えることによって、説明を省略する。図14は、半導体装置30のドリフト層310の比抵抗ρを示す図であって、結晶欠陥形成前のドリフト層プレドリフト層の比抵抗を併せて図示している。実線31はドリフト層310の比抵抗ρとドリフト層310の深さDとの関係を示しており、破線32はプレドリフト層の比抵抗ρとプレドリフト層の深さDとの関係を示している。参照番号311~313は、第1ドリフト層311、第2ドリフト層312、第3ドリフト層313の深さ方向の位置を示している。図14に示すように、プレドリフト層では、第1ドリフト層311に位置する層第1プレドリフト層というの比抵抗ρP1および第3ドリフト層313に位置する層第3プレドリフト層というの比抵抗ρP3は、略一定であり、第2ドリフト層312に位置する層第2プレドリフト層というの比抵抗ρP2よりも高い。さらに、比抵抗ρP1は、比抵抗ρP3よりも高いρP1>ρP3>ρP2。すなわち、第1プレドリフト層および第3プレドリフト層は、第1抵抗層に相当し、第2プレドリフト層は、第1抵抗層よりも比抵抗が低い第2抵抗層に相当する。第1プレドリフト層は、第3抵抗層に相当し、第3プレドリフト層は、第3抵抗層よりも比抵抗が低い第4抵抗層に相当する。荷電粒子が第3プレドリフト層を通過して第2プレドリフト層内に停止するように半導体基板の表面側第3プレドリフト層側からプレドリフト層に荷電粒子を照射すると、第2プレドリフト層に結晶欠陥密度のピークが形成される。荷電粒子が通過した層第3抵抗層である第3プレドリフト層にも、低密度の結晶欠陥が形成される。一方、荷電粒子が到達しない第1プレドリフト層には結晶欠陥が形成されない。結晶欠陥密度は、破線32を上下に反転させたような形状に半導体基板の深さ方向に分布した状態となる。荷電粒子の照射によって形成される結晶欠陥密度が高いほど、結晶欠陥を形成する前に比べて比抵抗が高くなる。結晶欠陥を形成することによって高くなる比抵抗Δρは、結晶欠陥密度分布と同様に、破線32を上下に反転させたような形状に半導体基板の深さ方向に分布した状態となる。半導体装置30の製造方法としては、実施例1,2で説明した製造方法を適用することができる。n型の半導体ウェハを第3プレドリフト層として用いて、実施例1または2で説明した方法で第1プレドリフト層および第2プレドリフト層を形成し、半導体基板の表面側から荷電粒子を照射すれば、半導体装置30を容易に製造することができる。なお、実施例で説明した製造方法では、半導体ウェハをドリフト層の一部として用いる場合を例示して説明したが、これに限定されない。例えば、半導体装置30において、半導体ウェハをコレクタ層として用いて、ドリフト層をエピタキシャル法によって製造することもできる。また、実施例では、RC-IGBTおよびIGBTを例示して説明したが、これに限定されない。例えば、半導体装置がダイオードである場合にも、実施例1~3の構成および製造方法を適用することができる。以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。"