活性側の表面にインタポーザが結合されたダイを準備する段階と、前記ダイを基板の層に取り付ける段階と、前記基板の1以上の付加的な層を形成して、前記ダイを前記基板に埋め込む段階と、を有し、前記表面は、i誘電材料と、ii前記ダイの電気信号を伝送するボンドパッドと、を含み、前記インタポーザは、前記インタポーザに形成されたビアを含み、前記ビアは、前記ボンドパッドに電気的に結合され、前記ダイの前記電気信号をさらに伝送する、方法。前記活性側の表面にインタポーザが結合されたダイを準備する段階は、前記ダイを作製する段階と、前記インタポーザを作製する段階と、前記インタポーザを前記ダイの前記活性側の前記表面に結合する段階と、を有する、請求項1に記載された方法。前記インタポーザは、熱圧着プロセスまたは半田リフロープロセスを用いて、前記ダイに結合され、前記ダイは、シリコンを含み、前記インタポーザは、シリコンを含み、前記インタポーザの前記ビアは、シリコン貫通ビアTSVを含み、前記ダイの前記誘電材料は、低誘電率材料である、請求項2に記載された方法。前記ダイは、前記ダイの非活性側を前記基板の前記層に結合する接着材を用いて、前記基板の前記層に取り付けられ、前記基板の前記層は、ラミネート材料を含み、前記ダイの前記非活性側は、前記ダイの前記活性側に対向して配される、請求項1に記載された方法。前記基板の1以上の付加的な層を形成する段階は、樹脂を含む芯材を堆積して、前記ダイおよび前記インタポーザを封入する段階と、前記芯材をパターニングして、前記芯材を介して前記インタポーザの前記ビアと電気的に結合する構造物を作製する段階と、を有する、請求項1に記載された方法。前記基板の1以上の付加的な層を形成する段階は、前記芯材上に、ラミネート材料を堆積する段階と、前記ラミネート材料をパターニングして、前記ラミネート材料を介して前記インタポーザの前記ビアと電気的に結合する構造物を作製する段階と、をさらに有する、請求項5に記載された方法。前記基板の1以上の付加的な層を形成する段階は、前記芯材上に堆積された前記ラミネート材料上に、ソルダーマスク層を形成する段階をさらに有する、請求項6に記載された方法。前記基板の1以上の付加的な層を形成する段階は、前記基板の前記層をパターニングして、前記基板の前記層を介して前記インタポーザの前記ビアと電気的に結合する構造物を作製する段階をさらに有する、請求項7に記載された方法。前記基板の1以上の付加的な層を形成する段階は、前記基板の前記層上に、ソルダーマスク層を形成する段階をさらに有する、請求項8に記載された方法。前記ソルダーマスク層に半田ボールを取り付ける段階をさらに有する、請求項9に記載された方法。i第1のラミネート層、ii第2のラミネート層ならびにiii前記第1のラミネート層および前記第2のラミネート層の間に配される芯材を有する基板と、前記第1のラミネート層に取り付けられるダイと、を備え、前記ダイは、前記ダイの活性側の表面に結合されるインタポーザを有し、前記表面は、i誘電材料と、ii前記ダイの電気信号を伝送するボンドパッドと、を含み、前記インタポーザは、前記インタポーザの中に形成されたビアを含み、前記ビアは、前記ボンドパッドに電気的に結合され、前記ダイの前記電気信号をさらに伝送し、前記ダイおよび前記インタポーザは前記基板の前記芯材の中に埋め込まれる、装置。前記ダイは、シリコンを含み、前記インタポーザは、シリコンを含み、前記インタポーザの前記ビアは、シリコン貫通ビアTSVを含み、前記ダイの前記誘電材料は、低誘電率材料であって、前記ダイの前記ボンドパッドは、アルミニウムまたは銅を含み、前記基板の前記芯材は、樹脂を含み、前記インタポーザは、金属-金属結合または半田結合を用いて、前記ダイと結合される、請求項11に記載の装置。前記ダイは、前記ダイの非活性側を前記第1のラミネート層に結合する接着材を用いて、前記第1のラミネート層に取り付けられ、前記ダイの前記非活性側は、前記ダイの前記活性側に対向して配される、請求項11に記載の装置。前記インタポーザの前記ビアと電気的に結合され、前記芯材、前記第1のラミネート層および前記第2のラミネート層を介して、前記ダイの前記電気信号をさらに伝送する1以上の配線構造をさらに備える、請求項11に記載の装置。前記1以上の配線構造は、前記インタポーザ上に形成される再分配層を用いて、前記インタポーザの前記ビアと電気的に結合される、請求項14に記載の装置。前記1以上の配線構造は銅を含む、請求項14に記載の装置。前記基板は、前記第1のラミネート層と結合される第1のソルダーマスク層と、前記第2のラミネート層と結合される第2のソルダーマスク層と、をさらに有する、請求項11に記載の装置。前記基板は、i前記第1のソルダーマスク層の中に配され、ii前記1以上のビアと電気的に結合されて、前記ダイの前記電気信号をさらに伝送するボンドパッドをさらに有する、請求項17に記載の装置。前記第1のソルダーマスク層の中に配された前記ボンドパッドと結合され、前記ダイの前記電気信号をさらに伝送する半田ボールをさらに備える、請求項18に記載の装置。前記基板は、ボールグリッドアレイBGA基板を含む、請求項19に記載の装置。一実施形態において、ダイの活性側activesideの表面に結合されたインタポーザを有するダイを準備する段階と、ダイを基板の層に取り付ける段階と、基板の1以上の付加的な層additionallayerを形成して、ダイを基板に埋め込む段階とを有し、表面は、i誘電材料と、iiダイの電気信号を伝送するボンドパッドbondpadとを含み、インタポーザは、インタポーザの内部に形成されたビアviaを含み、ビアは、ボンドパッドに電気的に結合され、ダイの電気信号をさらに伝送する方法が、本明細書に開示されている。他の実施形態において、i第1のラミネート層、ii第2のラミネート層ならびにiii第1のラミネート層および第2のラミネート層の間に配される芯材corematerialを有する基板と、第1のラミネート層に取り付けられるダイとが、本明細書に開示されている。ダイは、ダイの活性側の表面に結合されたインタポーザを有し、表面は、i誘電材料と、iiダイの電気信号を伝送するボンドパッドとを含み、インタポーザは、インタポーザの中に形成されたビアを含み、ビアは、ボンドパッドに電気的に結合され、ダイの電気信号をさらに伝送する。ダイおよびインタポーザは基板の芯材の中に埋め込まれる。本明細書に開示される実施形態は、添付の図面とともに、以下の詳細な説明によって、容易に理解されるであろう。説明を容易にする目的で、類似の構造要素には、類似の参照番号が指定される。本明細書の実施形態は、一例として説明されており、添付の図面の形状に限定されるものではない。本明細書に開示される実施形態は、技術、構造、ならびに、基板内に埋め込まれたダイおよびインタポーザの構造configurationを説明する。以下の詳細な説明において、本明細書の一部を構成する添付の図面が参照される。図面を通して、類似する部分には、類似する数字が指定される。本明細書の開示から逸脱することなく、他の実施形態を利用することができ、構造上または論理上の変更がなされてよい。それゆえ、以下の詳細な説明は、限定する意味に解釈されるべきではなく、実施形態の範囲は、添付の特許請求の範囲およびその均等物により定義される。上/下、上方/下方および/または頂部/底部といった、観点別の表記法perspectivebaseddescriptionが用いられる場合がある。このような記載は、単に議論を容易にする目的で使用されており、本明細書に記載された実施形態の応用を特定の方向に制限するものではない。本明細書において、A/Bという用語phraseは、AまたはBを意味する。Aおよび/またはBという用語は、A、BまたはAおよびBを意味する。A、BおよびCのうち少なくとも1つという用語は、A、B、C、AおよびB、AおよびC、BおよびCまたはA、BおよびCを意味する。ABという用語は、BまたはABを意味する。つまりAがオプションであることを意味する。権利が請求されている主題の理解を容易にすることを最優先して、様々な処理が多数の離散的な処理として順番に記載されている。しかし、記載の順序はこれらの処理順序に従うことが絶対必要であることを示唆しているのではない。具体的には、これらの処理は提示された順番に従って実行されなくてもよい。記載された処理は、記載された実施形態とは異なる順番で実行されてもよい。さらなる実施形態においては、様々な処理を追加してもよく、および/または、記載された処理を省略してもよい。本明細書において、一実施形態において、実施形態においてなどの用語が用いられているが、それぞれ、同一または異なる1以上の実施形態について言及している場合がある。さらに、備える、含む、有するなどの用語が、本明細書に開示される実施形態に関して用いられるとき、これらの用語は同義語である。図1は、基板160に埋め込まれたダイ102を保護するインタポーザ108が用いられているパッケージアセンブリ100の一例を概略的に示す。基板160は、第1のラミネート層116と、第2のラミネート層120と、第1のラミネート層116および第2のラミネート層120との間に配される芯材118とを有する。第1のラミネート層116および/または第2のラミネート層120は、例えば、エポキシ/樹脂ベースの材料のようなラミネート材料laminatematerialを含んでよい。幾らかの実施形態において、ラミネート材料は、難燃材タイプ4FlameRetardant4FR4またはビスマレイミドトリアジンBismaleimideTriazineBTを含んでよい。芯材118は、例えば、樹脂を含んでよい。幾らかの実施形態において、芯材118は、B/Cステージの熱硬化性樹脂stageBCthermosettingresinを含んでよい。材料はこれらの例に限定されない。他の実施形態において、第1のラミネート層116、第2のラミネート層120および/または芯材118としてその他の適切な材料が用いられてよい。図に示すように、基板160は、第1のラミネート層116と結合する第1のソルダーマスク層124と、第2のラミネート層120と結合する第2のソルダーマスク層122とをさらに含んでよい。第1のソルダーマスク層124および第2のソルダーマスク層122は、多くの場合、例えばエポキシのようなソルダーレジスト材料を含む。その他の実施形態において、第1のソルダーマスク層124および第2のソルダーマスク層122を作成するのに、その他の適切な材料が用いられてよい。基板160は、配線構造126、配線構造128、配線構造130、配線構造132および配線構造134をさらに含む。配線構造126、配線構造128、配線構造130、配線構造132および配線構造134は、それぞれ、第1のラミネート層116、芯材118、第2のラミネート層120、第2のソルダーマスク層122および第1のソルダーマスク層124の中に配される。配線構造126、配線構造128、配線構造130、配線構造132および配線構造134は、多くの場合、例えば銅などの導電性材料を含み、ダイ102の電気信号を伝送するダイ102の電気信号は、例えば、ダイ102の上に形成される集積回路ICデバイス図示されていない。の入力/出力I/O信号、および/または、電源/接地を含んでよい。図示されるように、配線構造126、配線構造128、配線構造130、配線構造132および配線構造134は、基板160の層内で電気信号を伝送するライン型構造linetypestructure、および/または、基板160の層を貫通して電気信号を伝送するビア型構造viatypestructureを含んでよい。その他の実施形態において、配線構造126、配線構造128、配線構造130、配線構造132および配線構造134は、図示された以外の構造を含んでよい。基板160として、特定の構造が図示されているけれども、3次元3Dパッケージング法を用いて、1以上のダイが埋め込まれた他の基板も、本明細書に記載された原理からの恩恵を受けることができる。ダイ102およびインタポーザ108は、図示されているように、基板160内に埋め込まれる。幾つかの実施形態によれば、ダイ102およびインタポーザ108は、第1のラミネート層116と第2のラミネート層120との間の芯材118内に埋め込まれる。ダイ102は、シリコンのような半導体材料を含む。多くの場合、論理回路用のトランジスタおよび/もしくはメモリ、または、その他の回路のようなICデバイス図示されていない。が、ダイ102の活性側S1の上に形成される。ダイ102の非活性側S2は、ダイ102の活性側S1と反対側に配される。活性側S1および非活性側S2は、本明細書に記載される幾つかの構造の記述を容易にする目的で、ダイ102の対向する面について大まかに言及するものであり、ダイ102の特定の表面に限定することを意図するものではない。幾つかの実施形態において、ダイ102の非活性側S2の表面は、例えば樹脂のような接着材114を用いて、第1のラミネート層116に取り付けられる。その他の実施形態において、ダイ102は、キャリアグループcarriergroupを利用するなど、その他の技術を利用して、第1のラミネート層116に結合されてよい。ダイ102の活性側S1は、誘電材料104を含む表面を有する。幾つかの実施形態において、誘電材料104は、二酸化シリコンの誘電率よりも小さな誘電率を有する低誘電率材料lowkdielectricmaterialを含む。多くの場合、約40ナノメートル以下の大きさのダイを作製するのに用いられるような低誘電率材料の材料特性は、低誘電率材料ではない誘電材料の材料特性と比較して、プロセスに関連する応力に由来する構造欠陥structuraldefectの影響を受けやすい可能性がある。幾つかの実施形態に関連して、誘電材料104は、炭素またはフッ素がドーピされた二酸化シリコンを含む。その他の実施形態において、誘電材料104は、その他の低誘電率材料を含んでよい。ダイ102の活性側S1の表面は、ダイ102の電気信号を伝送するための1以上のボンドパッド106または類似の構造物をさらに含む。1以上のボンドパッド106は、多くの場合、例えばアルミニウムまたは銅などの導電性材料を含む。その他の実施形態において、その他の適切な材料が使用されてよい。幾つかの実施形態において、ダイ102は、1以上のダイを含んでよい。例えば、ダイ102は、システムオンチップSOCまたはマルチチップモジュールMCM構造の一部であってよい。図示されるように、インタポーザ108は、活性側S1などのように、誘電材料104および1以上のボンドパッド106を有するダイ102の表面に結合されてよい。インタポーザ108は、多くの場合、シリコンなどの半導体材料の中に形成される1以上のビア110を含む。幾つかの実施形態において、1以上のビア110は、図示されるように、シリコン貫通ビアTSVを含む。シリコン貫通ビアは、インタポーザ108を完全に貫通する。1以上のビア110は、1以上のボンドパッドと電気的に結合される。1以上のビア110は、多くの場合、銅などの導電性材料で充填され、ダイ102の電気信号をさらに伝送する。インタポーザ108は、熱圧着プロセスまたは半田リフロープロセスなどを用いて、ダイ102に結合されてよい。幾つかの実施形態において、1以上のビア110に結合される金属または半田材料soldermaterialは、ダイ102の活性側S1上に配された金属または半田材料と結合されてよい。例えば、熱圧着を用いて、インタポーザ108とダイ102との間に金属-金属結合metalmetalbondを形成してよい。金属-金属結合としては、銅と銅との結合、金と銅との結合、または金と金との結合を例示することができる。半田リフローを用いて、半田結合solderbondを形成してよい。半田結合としては、半田と半田との結合、または、半田と金属との結合を例示することができる。バンプ、ピラーpillarまたはパッド例えば、1以上のボンドパッド106などの様々な構造物を用いて、結合を形成してよい。パッドは、再分配層redistributionlayerRDLを含むパッド構造を含んでよい。その他の実施形態において、その他の適切な材料、構造物、および/または結合技術bondingtechniqueが用いられてよい。幾つかの実施形態において、ダイ102およびインタポーザ108の両方が、同一又は類似する熱膨張係数CTEを有する材料例えば、シリコンを含む。ダイ102およびインタポーザ108に同一または類似するCTEを有する材料を用いることで、材料の加熱および/または冷却の不釣合いheatingandorcoolingmismatchに関連する応力を軽減することができる。幾つかの実施形態によれば、インタポーザ108は、亀裂crackingまたはその他の基板160にダイ102を埋め込むことに関連する欠陥から、ダイ102の誘電材料104を保護するように構成される。例えば、1以上の層を形成例えば、芯材118の堆積depositionして、ダイ102を基板160の中に埋め込むことで、応力が生じ、ダイの誘電材料104内の構造欠陥を引き起こす可能性がある。インタポーザ108は、特に、基板160内にダイ102を埋め込むための1以上の層を形成する間、ダイ102例えば、誘電材料104に、物理的な緩衝材physicalbuffer、支持材supportおよび補強材strengtheningagentを提供する。すなわち、本明細書に記載されているようなインタポーザ108に結合されたダイ102は、保護された集積回路構造150を提供する。保護された集積回路構造150は、ダイ102単独の場合と比較して、構造的に、基板160の作製に関連する応力に対する抵抗力がありresilient、結果として、ダイ102の収率および信頼性が向上する。多くの場合、図1に示された基板160に関連して、実施形態が記載されているが、これらの原理の恩恵をうけるその他の基板構造も本明細書の開示の範囲に含まれる。配線構造126、配線構造128、配線構造130、配線構造132および配線構造134は、1以上のビア110に電気的に結合され、ダイ102の電気信号を、基板160を通してthroughoutさらに伝送する例えば、1以上のビア110は、ファンアウトfanout、ファンインfaninまたはストレートアップ接続straightupconnectionを用いて、芯材118の領域に配される配線構造128に電気的に結合されてよい。幾つかの実施形態において、銅などの導電性材料を含む再分配層112は、インタポーザ108の上に形成され、1以上のビア110と配線構造128との間で電気信号を伝送する。図示されるように、配線構造126、配線構造128、配線構造130、配線構造132および配線構造134は、ダイ102の電気信号に対して、基板160の対向する面opposingsurfacesへの電気的な接続を提供する。付加的な構造物additionalstructureを形成して、ダイ102の電気信号をさらに伝送してよい。例えば、1以上のボンドパッド136が、基板160の表面上に形成されてよい。図示された実施形態において、1以上のボンドパッド136は、第1のソルダーマスク層124の中に配され、1以上のビア110と電気的に結合される。図示されていないが、その他の実施形態において、第2のソルダーマスク層122の中に1以上のボンドパッドが形成されてよい。1以上のボンドパッド136は、多くの場合、銅またはアルミニウムなどの導電性材料を含む。その他の実施形態において、1以上のボンドパッド136は、その他の導電性材料を用いて形成されてよい。幾つかの実施形態において、1以上の半田ボール138または類似のパッケージ相互接続構造物packageinterconnectstructureが、1以上のボンドパッド136の上に形成される。これにより、マザーボードなどのプリント配線基板のような、その他の電気部品を含むパッケージアセンブリ100の電気的な結合を容易にする。幾つかの実施形態によれば、パッケージアセンブリ100は、ボールグリッドアレイBGAパッケージである。その他の実施形態において、パッケージアセンブリ100は、その他の種類のパッケージを含んでよい。受動部品または能動部品が、基板160に結合されてよい。例えば、図1において、受動部品175例えば、キャパシタが、第2のソルダーマスク層122の中に配された配線構造132と電気的に結合される。その他の実施形態において、その他の種類の受動部品および/または能動部品が、基板160と電気的に結合されてよい。図2は、連結される前のダイ102およびインタポーザ108の一例を概略的に示す。ダイ102およびインタポーザ108は、図1に関連して説明された実施形態に適合してよい。ダイ102は、既知の半導体製造技術を用いて作製されてよい。例えば、ダイ102は、多数の他のダイと一緒にウエハ上に形成されてよい。トランジスタなどの1以上のICデバイス図示されていない。がダイ102の活性側S1に形成される。多くの場合、ダイ102の活性側S1上の表面に、誘電材料104および1以上のボンドパッド106が形成される。ウエハがダイシングされて、単体化された形態のダイ102が準備されてよい。インタポーザ108は、既知の半導体製造技術を用いて、同様に作製することが出来る。ダイ102と同様にして、インタポーザ108は、多数の他のインタポーザと一緒にウエハ上に形成されてよい。TSVなどの1以上のビア110は、インタポーザ108および/または再分配層112を貫通して、インタポーザ108の表面に形成されてよい。ウエハをダイシングして、単体化された形態のインタポーザ108を準備することができる。ダイ102およびインタポーザ108は、様々な技術によって、単体化された形態、ウエハの形態またはそれらが組み合わされた形態で連結されてよい。例えば、インタポーザ108が単体化され、ウエハの形態のダイ102と結合されてもよく、その逆であってもよい。幾つかの実施形態によれば、インタポーザ108は、本明細書で開示されているように、熱圧着プロセスまたは半田リフロープロセスを用いて、ダイ102と結合される。すなわち、インタポーザ108およびダイ102の上に1以上の導電性構造例えば、ピラー、バンプ、パッド、再分配層が形成され、インタポーザ108およびダイ102の間の結合を形成する。ダイ102の1以上のボンドパッド106は、なんらかの適切な熱圧着プロセスまたは半田リフロープロセスを用いて、インタポーザ108の1以上のビア110と電気的に結合され、1以上の導電性構造を形成してよい。矢印で示されるように、インタポーザ108は、その上に誘電材料104および1以上のボンドパッド106が配されたダイ102の表面例えば、活性側S1と結合される。図3は、ダイ102およびインタポーザ108を基板例えば、図1の基板160の層に取り付けた後のパッケージアセンブリ300の一例を概略的に示す。幾つかの実施形態において、基板の層は、第1のラミネート層116である。第1のラミネート層116は、図1に関連して既に説明された実施形態に適合してよい。ダイ102は、ダイ102の非活性側S2を第1のラミネート層116に結合する接着材114を用いて、第1のラミネート層116に取り付けられてよい。接着材114は、図1に関連して既に説明された実施形態に適合してよい。他の実施形態において、ダイ102は、他の技術例えば、キャリアグループを用いて、基板の層に取り付けられてよい。図4から図8は、基板の1以上の付加的な層を形成して、ダイを基板の中に埋め込んだ後のパッケージアセンブリの一例を概略的に示す。図4のパッケージアセンブリ400は、基板例えば、図1の基板160の芯材118を形成した後の図3のパッケージアセンブリ300を示す。芯材118は、図1に関連して既に説明した実施形態と適合してよい。図示されているように、芯材118は、ダイ102およびインタポーザ108を包むように配されてよい。例えば、芯材118は、熱硬化性樹脂を金型moldに入れるdepositことで形成されてよい。幾つかの実施形態によれば、インタポーザ108は、ダイ102の誘電材料104を芯材118の被覆depositionに関連する応力から保護するように配される。ダイ102の上のインタポーザ108は、図1に関連して説明されるような、保護されたIC構造150を形成する。幾つかの実施形態において、芯材118の被覆に先立って、第1のラミネート層116の上に配線構造128が形成される。配線構造128は、ダイ102を第1のラミネート層116に取り付ける前に、第1のラミネート層116の上に形成されてよい。配線構造128は、図1に関連して既に説明された実施形態に適合してよい。図5のパッケージアセンブリ500は、芯材118がパターニングされ、図示されるように付加的なadditional配線構造128および配線構造130が形成された後の、図4のパッケージアセンブリ400を示す。配線構造130は、図1に関連して既に説明された実施形態と適合してよい。芯材118は、リソグラフィ/エッチングまたはレーザードリルのような芯材118の一部を除去するための何らかの適切なプロセスを用いてパターニングされてよい。芯材118の一部が除去されて、導電性材料が堆積され、配線構造128および配線構造130が形成されてよい。例えば、芯材118がパターニングされ、芯材118を介してインタポーザ108の1以上のビア110と電気的に結合する構造物が作製されてよい。例えば、導電性材料を堆積して、配線構造128および配線構造130を形成することで、電気的な結合を形成してよい。図示されるように、配線構造128および配線構造130は、再分配層112を介して1以上のビア110と電気的に結合される。パッケージアセンブリ600は、芯材118上に第2のラミネート層120が形成された後のパッケージアセンブリ500を示す。第2のラミネート層120は、図1に関連して既に説明された実施形態に適合してよい。第2のラミネート層120は、ラミネート材料laminatematerialを芯材118の上に堆積させ、堆積したラミネート材料をパターニングして、ラミネート材料を介してインタポーザ108の1以上のビア110と電気的に結合する構造物を作製することで、形成されてよい。例えば、図示されるように、第2のラミネート層120がパターニングされ、ラミネート材料が除去されて付加的なadditional配線構造130が形成された領域に、導電性材料が堆積されてよい。配線構造130は、第2のラミネート層120を介した1以上のビア110との電気的な結合を提供する。パッケージアセンブリ700は、第2のラミネート層120の上にソルダーマスク層soldermasklayer例えば、図1の第2のソルダーマスク層122を形成した後のパッケージアセンブリ600を示す。第2のソルダーマスク層122は、図1に関連して説明した実施形態と適合してよい。配線構造132は、第2のラミネート層120上での導電性材料の堆積および/またはパターニングによって形成されてよい。配線構造132は、図1に関連して説明された実施形態と適合してよい。ソルダーレジスト材料solderresistmaterialが堆積および/またはパターニングされて、第2のソルダーマスク層122が形成されてよい。ソルダーレジスト材料は、その後の電気的な結合に備えて、配線構造132の一部が露出するように形成されてよい。パッケージアセンブリ800は、第1のラミネート層116の中に配線構造126が形成され、第1のラミネート層116の上にソルダーマスク層例えば、図1の第1のソルダーマスク層124が形成された後のパッケージアセンブリ700を示す。第1のソルダーマスク層124、1以上のボンドパッド136、1以上の半田ボール138、配線構造126および配線構造134は、図1の実施形態に適合してよい。幾つかの実施形態において、第1のラミネート層116がパターニングされて、第1のラミネート層116を介してインタポーザ108の1以上のビア110と電気的に結合する構造物が作製されてよい。第1のラミネート層のパターニングされた部分の中に導電性材料が堆積され、1以上のビア110と電気的に結合する配線構造126が形成されてよい。配線構造134は第1のラミネート層116の上に形成され、ダイ102の電気信号を伝送する配線構造126と電気的に結合される。1以上のボンドパッド136が、配線構造126の上に形成される。ソルダーレジスト材料が堆積および/またはパターニングされ、ソルダーマスク層124が形成される。ソルダーレジスト材料に開口が形成され、1以上のボンドパッド136の上に半田ボール138が形成/配置されてよい。図9は、本明細書に記載されているパッケージアセンブリ例えば、図1のパッケージアセンブリ100を製造する方法900のプロセスフロー図の一例を示す。方法900は、図1から図8に関連して説明した実施形態と適合してよい。ステップ902において、方法900は、ダイ例えば、図1のダイ102を作製する段階を含む。ダイは、既知の半導体製造技術を用いて作製されてよい。ダイの活性側の表面例えば、図1の活性側S1は、誘電材料例えば、図1の誘電材料104およびボンドパッド例えば、図1の1以上のボンドパッド106またはダイの電気信号を伝送するための類似の構造物を含むように作製される。ステップ904において、方法900は、インタポーザ例えば、図1のインタポーザ108を作製する段階をさらに含む。インタポーザは、既知の半導体製造技術を用いて作製されてよい。インタポーザは、その中に形成されるビア例えば、図1の1以上のビア110を含むように作製される。ステップ906において、方法900はインタポーザをダイに結合する段階を含む。インタポーザは、例えば、熱圧着プロセスまたは半田リフロープロセスを用いて、ダイに結合されてよい。幾つかの実施形態において、結合プロセスは、インタポーザのビアとダイのボンドパッドを電気的に結合する接合材bondを形成する。インタポーザは、例えば、バンプ、ピラー、パッドまたはインタポーザとダイとの間で導電性の接合材を形成する類似の物を用いて、ダイに結合されてよい。ステップ908において、方法900は、ダイの活性側の表面に結合されるインタポーザを有するダイを準備するprovide段階をさらに含む。幾つかの実施形態において、ダイの表面は、誘電材料およびダイの電気信号を伝送するボンドパッドを含む。インタポーザは、ボンドパッドと電気的に結合され、ダイの電気信号をさらに伝送するビアを有する。ステップ910において、方法900は、基板例えば、図1の基板160の層例えば、図1の第1のラミネート層116にダイを取り付ける段階をさらに含む。例えば、ダイは、接着材またはキャリアグループを用いて、基板の層に取り付けられてよい。ステップ912において、方法900は、基板の1以上の付加的な層を形成して、基板内に半導体ダイを埋め込む段階を含む。インタポーザは、1以上の付加的な層を形成することに関連する応力から、ダイの誘電材料を保護するように配される。基板の1以上の付加的な層を形成する段階は、基板のコア例えば、図1の芯材118を形成する段階を含む。コアcoreは、樹脂などの芯材corematerialを、ダイおよびインタポーザを包むように配することで、形成されてよい。芯材の一部が例えば、パターニングにより除去されて、または、さもなければ、芯材中に開口が形成されて、芯材を介してインタポーザのビアと電気的に結合する構造物が作製される。例えば、芯材のパターニングされた部分の中に導電性材料が堆積され、電気的な結合例えば、図1の配線構造128が提供されてよい。基板の1以上の付加的な層を形成する段階は、芯材の上に層を形成する段階をさらに含んでよい。幾つかの実施形態において、芯材の上にラミネート材料を堆積することによって、ラミネート層例えば、図1の第2のラミネート層120が形成される。ラミネート材料の一部が例えば、パターニングにより除去されて、または、さもなければ、ラミネート材料中に開口が準備されて、ラミネート材料を介してインタポーザのビアと電気的に結合する構造物が作製される。例えば、ラミネート材料のパターニングされた部分の中に導電性材料が堆積され、電気的な結合例えば、図1の配線構造130が提供されてよい。1以上の付加的な層を形成する段階は、芯材上に配されたラミネート材料の上に、ソルダーマスク層例えば、図1の第2のソルダーマスク層122を形成する段階をさらに含んでよい。ソルダーマスク層は、導電性材料を堆積および/またはパターニングして、配線構造例えば、図1の配線構造132を形成し、ソルダーレジスト材料を堆積および/またはパターニングして、配線構造に更なる電気的な結合を付与することで、形成されてよい。例えば、受動部品例えば、図1の受動部品175が、配線構造と電気的に結合されてよい。1以上の付加的な層を形成する段階は、基板の層例えば、図1の第1のラミネート層116のラミネート材料の一部を例えば、パターニングによって除去する、または、さもなければ、ラミネート材料中に開口を準備して、基板の層を介してインタポーザのビアと電気的に結合する構造物を作製する段階をさらに含んでよい。除去された部分または開口の中に導電性材料が堆積されて、電気的な結合例えば、図1の配線構造126が形成されてよい。1以上の付加的な層を形成する段階は、基板の層の上に、ソルダーマスク層例えば、図1の第1のソルダーマスク層124を形成する段階をさらに含んでよい。ソルダーマスク層は、導電性材料を堆積および/またはパターニングして、配線構造例えば、図1の配線構造134を形成し、ソルダーレジスト材料を堆積および/またはパターニングして、さらなる電気的な結合を付与することで、形成されてよい。1以上のボンドパッド例えば、1以上のボンドパッド136が配線構造の上に形成されてよい。ステップ914において、方法900は、基板上に、1以上のパッケージ相互接続構造packageinterconnectstructureを形成する段階をさらに含む。1以上のパッケージ相互接続構造は、例えば、半田ボール例えば、半田ボール118、または、パッケージアセンブリ例えば、図1のパッケージアセンブリ100のためにダイの電気信号をさらに伝送する何らかの他の類似の構造物を含んでよい。一実施形態において、半田ボールはソルダーマスク層の1以上のボンドパッドに取り付けられ、ダイの電気信号をさらに伝送する。いくつかの実施形態が例示され、本明細書において説明されたけれども、多種多様な代替および/もしくは同等の実施形態、または、同じ目的を達成するよう計画された実現策implementationが、本明細書の開示の範囲から逸脱することなく、例示および説明された実施形態の代わりに用いられることができる。本明細書における開示の意図するところは、本明細書において説明された実施形態のいかなる適応または変形をも包含することである。したがって、本明細書に記載された実施形態は、特許請求の範囲およびその均等物によってのみ限定されることも、明白に意図されている。