"一つ以上のセルを並列接続して内蔵した活性領域とターミネーション領域とから構成され、ターミネーション領域が活性領域に接してその周囲を取り囲んでいる構成をもつ一対の主表面を有する半導体素子であり、両領域は主表面間に両領域の表面が主表面を構成するように設けられ、且つ半導体装置を横断する共通の第1の導電型の第1半導体層を有しており、活性領域の各セルは各々の他方の主表面への露出面に第1の主電極が設けられ且つ各々の一方の主表面への露出面に第2の主電極が設けられている半導体素子において、ターミネーション領域の一方の主表面には、少なくとも第1の導電型の第1半導体層内に設けられた第1のターミネーションと第1の導電型の第5半導体層とが活性領域側から順次露出しており、その間には第1の導電型の第1半導体層が露出しており、且つこれらの露出面は第1のパッシベーション膜で被覆されており、更に第1のターミネーションは第2の主電極と電気的に接続されており、ターミネーション領域の他方の主表面には、活性領域の周囲を取り囲む第1の凹部が、底面が前記第1の導電型の第1半導体層内に含まれるように設けられ、第1の凹部の底面には第2のターミネーションが露出して設けられ且つ第1の主電極と電気的に接続されており、第1の凹部をはさんで活性領域と反対側の他方の主表面には、第1の導電型の第1半導体層と接する第10の半導体層が他方の主表面に露出して設けられており、第1の主電極と接する部分以外の他方の主表面は全て第2のパッシベーション膜で被覆されていることを特徴とする半導体素子。前記の一方の主表面には、凸部が設けられており、凸部には少なくとも前記活性領域とターミネーション領域の第2の導電型の第3半導体層が設けられ、第2の導電型の第3半導体層の一部は凸部の表面と側面に露出しており、その厚さは凸部の高さより小さく、更に前記第1のパッシベーション膜は第2の導電型の第3半導体層の凸部側面への露出面も被覆しており、前記の他方の主表面には、活性領域に接してその周囲を取り囲む第2の導電型の第4半導体層が前記第1の導電型の第1半導体層の他方の表面に接して設けられ、更に前記第1の凹部はこの第2の導電型の第4半導体層に接してその周囲を取り囲んで設けられ、第2の導電型の第4半導体層は厚さが第1の凹部の深さよりも小さく且つその側面が第1の凹部の斜面に露出しており、前記の各セルは、他方の主表面に露出し且つ前記第1の導電型の第1半導体層と接する第2の導電型の第1半導体層と前記第1の導電型の第1半導体層内に設けられ且つ一方の主表面に露出する第2の導電型の第2半導体層と、第2の導電型の第2半導体層内に設けられ且つ一方の主表面に露出する複数の第1の導電型の第2半導体層とを有し、第2の導電型の第1半導体層の主表面露出面と第2の導電型の第4半導体層の表面で且つ第2のパッシベーション膜で被覆されていない部分には第1の主電極が設けられ、複数の第1の導電型の第2半導体層の一方の主表面に露出する面の一部とその間の第2の導電型の第2半導体層の一方の主表面に露出する面には第2の主電極が設けられ、第1の導電型の第2半導体層と第2の導電型の第2半導体層との第2の主電極が設けられていない主表面露出面および第1の導電型の第1半導体層の一方の主表面露出面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第1の主電極どうし、第の2主電極どうし、ゲート電極どうしは各々電気的に接続されており、第2の導電型の第3半導体層は前記第1のターミネーションと第2の導電型の第5半導体層で連結され、セルの第2の導電型の第2半導体層とも電気的に接続されており、第2の導電型の第4半導体層は前記第2のターミネーションと第2の導電型の第6半導体層で連結され、第2の導電型の第1半導体層とも電気的に接続されていることを特徴とする請求項1に記載の半導体素子。第1の凹部に接し且つ表面が第2のパッシベーション膜で被覆されている前記第10の半導体層は、第2の導電型を有しており、且つ形状が1段以上の複数段を有する凸状であり、接している第1の導電型の第1半導体層から1段目までの高さは第2の導電型の第1半導体層の厚さおよび第2の導電型の第4半導体層の厚さと等しく、第1の凹部の深さよりも小さく、前記第10の半導体層と第1の導電型の第1半導体層との間に、第1の導電型の第1半導体層よりも高い不純物濃度を有する第1の導電型の第6半導体層が設けられていることを特徴とする請求項1および2に記載の半導体素子。前記の凸部には、一方の主表面と第1の導電型の第1半導体層との間に第1の導電型の第3半導体層が側面が凸部の斜面に露出するように設けられており、且つ前記第2の導電型の第2半導体層と第2の導電型の第3半導体層を各々が一方の主表面に露出するように内蔵しており、更に第1の導電型の第1半導体層よりも高い不純物濃度を有しており、前記ゲート酸化膜はこの第1の導電型の第3半導体層と前記第2の導電型の第2半導体層の表面には少なくとも設けられていることを特徴とする請求項2または3に記載の半導体素子。第1の導電型の第1半導体層と第2の導電型の第1半導体層、第2の導電型の第4半導体層および第2の導電型の第10半導体層との間に、第1の導電型の第4半導体層が設けられており、その不純物濃度は第1の導電型の第1半導体層の不純物濃度よりも高く、第1の導電型の第6半導体層および第2の導電型の第1半導体層の不純物濃度よりも低いことを特徴とする請求項2または3または4に記載の半導体素子。第2の導電型の第5半導体層は、第1の導電型の第1半導体層よりも不純物濃度が高いが、第1の導電型の第3半導体層よりも不純物濃度が低く、第2の主電極と電気的に接続された電極が前記凸部の斜面に第1のパッシベーション膜を介して設けられており、第1のパッシベーション膜は少なくとも第1の導電型の第3半導体層の斜面露出面上では局部的に薄くせしめられており、第2の導電型の第6半導体層は、第1の導電型の第1半導体層よりも不純物濃度が高いが、第1の導電型の第4半導体層よりも不純物濃度が低く、第1の主電極と電気的に接続された電極が前記第1の凹部の斜面に第2のパッシベーション膜を介して設けられており、第2のパッシベーション膜は少なくとも第1の導電型の第4半導体層の斜面露出面上では局部的に薄くせしめられていることを特徴とする請求項2または5に記載の半導体素子。前記の活性領域内の各セルは、他方の主表面に露出し且つ第1の導電型の第1半導体層の他方の表面と接する第2の導電型の第7半導体層と第1の導電型の第1半導体層の一方の表面と接する第2の導電型の第8半導体層と、第2の導電型の第8半導体層の中央部で接している第1の導電型の第5半導体層を有し、第2の導電型の第7半導体層の他方の主表面に露出する面には第4の主電極が設けられ、第1の導電型の第5半導体層の一方の主表面に露出する面には第5の主電極が設けられ、第2の導電型の第8半導体層の一方の主表面に露出する面には、両端にゲート電極が設けられ且つ第2の主電極とゲート電極の間に第3のパッシベーション膜が設けられており、各セルの第1の主電極どうし、第2の主電極どうし、ゲート電極どうしは各々電気的に接続されており、前記第2の導電型の第8半導体層は第1のターミネーションと第2の導電型の第9半導体層で連結され、第2の導電型の第7半導体層は第2のターミネーションと第2の導電型の第9半導体層で連結されていることを特徴とする請求項1に記載の半導体素子。少なくとも、1個以上の請求項1から8に記載の半導体素子とパッケージとを含む半導体装置であり、パッケージは半導体素子の前記第1の主電極および前記第2の主電極と半導体素子のゲート電極とに各々電気的に接続した第1の主配線および第2の主配線とゲート配線とを有しており、各配線は外部配線と接続するための第1の主端子および第2の主端子とゲート端子とを有しており、第1の主配線において、少なくとも半導体素子の前記第1の主電極が接続する部分はメサ状に盛り上がっており、その表面のメサ状接続部は半導体素子の他方の主表面の前記第10の半導体層に対向する位置よりも内側に存在しており、少なくとも半導体素子とその周辺部および各配線の一部はレジンで被覆されており、前記第1の主配線と半導体素子の端面間の絶縁破壊電圧が半導体素子の逆方向耐圧よりも高くなるように前記第1の主配線と半導体素子の端面間の最短距離を設定したことを特徴とする半導体装置。Si材料やSiC等のワイドギャップ半導体材料を用いて、耐圧が3kV級以上の高耐圧逆阻止IGBTを実現しようとすると、特許文献1の開示例の構造では種々の深刻な問題が存在し実現困難である。これらの問題の解決策については、上記の開示例ではなんら言及されていない。これらの問題は、特に高耐圧で信頼性の高い逆阻止バイポーラ半導体素子および半導体装置を実現する上で深刻になるものである。例えば、図12に示す特許文献1の逆阻止バイポーラ半導体素子すなわち逆阻止Si-IGBTにおいては、一方の主表面に順逆耐圧を実現するためのターミネーション図12では耐圧構造部と記述を設けて、順方向耐圧と逆方向耐圧の両方を達成している。特に、逆方向耐圧を実現するために一方の主表面から不純物を拡散して他方の主表面のpコレクタ10に達するp分離拡散領域2を形成し、このp分離拡散領域2およびpコレクタ10とドリフト層として機能するn半導体基板1とで高耐圧接合を形成している。このため、p分離拡散領域2の厚さは、電界を緩和するドリフト層特許文献1のn半導体基板1の厚さよりも厚くしなければならない。ドリフト層は、耐圧に相当する電圧を半導体素子に印加した際に空乏層を広げて電界を緩和し、接合部の最大電界をその半導体材料固有の絶縁破壊電界強度以下に抑える機能を持つものである。図12の開示例においては、耐圧が600Vの逆阻止Si-IGBTを実現するために、ドリフト層の厚さを約100ミクロンメートル以下ではμmと記述するにしている。耐圧はノンパンチスルー型半導体素子の場合は、原理的に最大絶縁破壊電界と空乏層幅の積に比例する。ドリフト幅は空乏層幅以上に設計しないと耐圧を達成できない。従って、耐圧が10倍の6kVの逆阻止Si-IGBTを実現しようとすると、ドリフト層の幅は1000μm程度必要になる。ところで、特許文献1に記載の開示例の逆阻止Si-IGBTでは、100μm程度のp分離拡散領域2を形成するために、不純物としてホウ素を用いて、1000°C以上の高温で50時間程度の拡散時間を要している。拡散深さは近似的に拡散係数と拡散時間の積の平方根に比例する。従って、例えば開示例の約10倍の耐圧である6kVに必要な1000μm程度の厚さのドリフト層を分離できるp分離拡散領域2を、同じ拡散係数の不純物で実現するためには、約100倍の拡散時間が必要となる。すなわち、5000時間の拡散時間が必要となる。これは量産性や高温設備の維持管理を考えるとまったく実用的でない。ワイドギャップ半導体IGBTの場合は不純物の拡散係数がSiの場合よりも著しく小さく、例えばSiCの場合は約6桁も小さいので更に実用的でない。このように開示例の構造では、高耐圧逆阻止半導体素子の場合は分離拡散領域が厚いので量産性よく形成することが実用的には困難であり、従って、量産性よく逆阻止半導体素子および半導体装置の高耐圧を実現することが難しいという第1の問題がある。通常、半導体素子をパッケージに半田でダイボンディングする時には、半導体素子の金属電極およびパッケージ部の金属電極と半田とのなじみを良くするために、半田が溶融した状態で半導体素子を押しつけながら前後左右に動かすスクラブ作業をする。この際、半導体素子のダイボンディング側の端部付近に大きな機械的ストレスがかかり、端部付近を起点にしてクラックや結晶欠陥や破損等の損傷が生じる。半導体素子が傾いてスクラブされると端部の損傷は更に大きくなる。この結果、半導体IGBT素子の場合は、ダイボンディング側のpコレクタ層やnドリフト層との間の主接合が損傷し、リーク電流が増大したりキャリアの寿命が短くなったりする。このため、特に逆阻止半導体素子および半導体装置の場合は、この損傷により逆方向耐圧が損なわれることになる。このように開示例では、ダイボンディング時のストレスで、逆阻止半導体素子および半導体装置の逆方向耐圧の低減が発生するという第2の問題がある。一般に半導体装置は内部抵抗を有するため通電電流に対応して発熱し温度が変化するので、通電電流に対応して熱膨張と収縮とが起こる。半導体素子とパッケージは材料が異なるので熱膨張と収縮の大きさが異なり半導体素子が大きなストレスをうける。開示例における上記のダイボンディング時の半導体素子の損傷は、半導体装置の稼働中に受けるこのストレスで徐々に拡大するので、更なる逆方向耐圧の劣化やリーク電流の増大が進行し、信頼性が損なわれる。このように、開示例ではダイボンディング時の損傷に起因して、稼働中のストレスにより逆阻止半導体素子および半導体装置の信頼性が損なわれるという第3の問題がある。本発明は、上述の従来技術による問題を解決し、逆方向耐圧を達成するための長時間拡散による分離拡散領域を必要としない、量産性よく高耐圧を実現できる逆阻止半導体素子および半導体装置を提供することを目的とする。また、本発明は、上述した従来技術による問題を解決し、ダイボンディング側のコレクタ層や逆方向耐圧用の主接合がうけるストレスが少ない、高い逆方向耐圧と高い信頼性を有する逆阻止半導体素子および半導体装置を提供することを目的とする。以下の手段の説明に当っては分かり易くするために、各導電型の各半導体層がドリフト層やコレクタ層といったように、機能的に半導体素子および半導体装置のどの層に該当するかをカッコ付きで付記してある。この際、半導体素子および半導体装置の極性としては、IGBTの場合はnチャネルタイプ、GCTの場合はカソードゲートタイプを対象にしている。なお、本明細書におけるターミネーションとは半導体素子の接合端部の電界を緩和する電界緩和手段を示し、JTEやFLR、RESURF、ガードリング等が該当する。また、ターミネーション領域とはこのターミネーションの他にチャネルストッパやダイシング代等を含む活性領域の周辺領域全体を示す。上述した課題を解決し本発明の目的を達成するため、この発明にかかる半導体素子は、一つ以上のセルを並列接続して内蔵した活性領域とターミネーション領域とから構成され、ターミネーション領域が活性領域に接してその周囲を取り囲んでいる構成をもつ一対の主表面を有する半導体素子であり、両領域は主表面間に両領域の表面が主表面を構成するように設けられ、且つ半導体素子を横断する共通の第1の導電型の第1半導体層ドリフト層を有しており、活性領域の各セルは各々の他方の主表面への露出面に第1の主電極コレクタ電極が設けられ且つ各々の一方の主表面への露出面に第2の主電極エミッタ電極が設けられている半導体素子において、ターミネーション領域の一方の主表面には、少なくとも第1の導電型の第1半導体層ドリフト層内に設けられた第1のターミネーションと第1の導電型の第5半導体層第1のチャネルストッパ層とが活性領域側から順次露出しており、その間には第1の導電型の第1半導体層ドリフト層が露出しており、且つこれらの露出面は第1のパッシベーション膜で被覆されており、更に第1のターミネーションは第2の主電極エミッタ電極と電気的に接続されており、ターミネーション領域の他方の主表面には、活性領域の周囲を取り囲む第1の凹部が、底面が前記第1の導電型の第1半導体層ドリフト層内に含まれるように設けられ、第1の凹部の底面には第2のターミネーションが露出して設けられ且つ第1の主電極コレクタ電極と電気的に接続されており、第1の凹部をはさんで活性領域と反対側の他方の主表面には、第1の導電型の第1半導体層ドリフト層と接する第10の半導体層半導体支持体が他方の主表面に露出して設けられており、第1の主電極コレクタ電極と接する部分以外の他方の主表面は全て第2のパッシベーション膜で被覆されていることを特徴とする。ここでの半導体素子は、IGBT、MAGBT、GTOサイリスタ、SIサイリスタStaticInductionThyristor、MOSサイリスタなどのビルトイン電圧を有するものである。また、この発明にかかる半導体素子は、上述した発明において、前記の一方の主表面には凸部が設けられており、凸部には少なくとも前記活性領域とターミネーション領域の第2の導電型の第3半導体層接合端ボディ層が設けられ、第2の導電型の第3半導体層接合端ボディ層の一部は凸部の表面と側面に露出しており、その厚さは凸部の高さより小さく、更に前記第1のパッシベーション膜は第2の導電型の第3半導体層接合端ボディ層の凸部側面への露出面も被覆しており、前記の他方の主表面には、活性領域に接してその周囲を取り囲む第2の導電型の第4半導体層接合端コレクタ層が前記第1の導電型の第1半導体層ドリフト層の他方の表面に接して設けられ、更に前記第1の凹部はこの第2の導電型の第4半導体層接合端コレクタ層に接してその周囲を取り囲んで設けられ、その厚さは第1の凹部の深さよりも小さく且つその側面が第1の凹部の斜面に露出しており、前記の各セルは、他方の主表面に露出し且つ前記第1の導電型の第1半導体層ドリフト層と接する第2の導電型の第1半導体層コレクタ層と前記第1の導電型の第1半導体層ドリフト層内に設けられ且つ一方の主表面に露出する第2の導電型の第2半導体層ボディ層と、第2の導電型の第2半導体層ボディ層内に間隔をおいて設けられ且つ一方の主表面に露出する複数の第1の導電型の第2半導体層エミッタ層とを有し、第2の導電型の第1半導体層コレクタ層の他方の主表面への露出面と第2の導電型の第4半導体層接合端コレクタ層の表面で且つ第2のパッシベーション膜で被覆されていない部分には第1の主電極コレクタ電極が設けられ、複数の第1の導電型の第2半導体層エミッタ層の一方の主表面に露出する面の一部とその間の第2の導電型の第2半導体層ボディ層の一方の主表面に露出する面には第2の主電極エミッタ電極が設けられ、第1の導電型の第2半導体層エミッタ層と第2の導電型の第2半導体層ボディ層との第2の主電極エミッタ電極が設けられていない主表面露出面および第1の導電型の第1半導体層の一方の主表面露出面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第1の主電極コレクタ電極どうし、第の2主電極エミッタ電極どうし、ゲート電極どうしは各々電気的に接続されており、第2の導電型の第3半導体層接合端ボディ層は前記第1のターミネーションと第2の導電型の第5半導体層第1連結層で連結され、セルの第2の導電型の第2半導体層ボディ層とも電気的に接続されており、第2の導電型の第4半導体層接合端コレクタ層は前記第2のターミネーションと第2の導電型の第6半導体層第2連結層で連結され、第2の導電型の第1半導体層コレクタ層とも電気的に接続されていることを特徴とする。また、この発明にかかる半導体素子は、上述した発明において、第1の凹部に接し且つ表面が第2のパッシベーション膜で被覆されている前記第10の半導体層半導体支持体は、第2の導電型を有しており、且つ形状が1段以上の複数段を有する凸状であり、接している第1の導電型の第1半導体層ドリフト層から1段目までの高さは第2の導電型の第1半導体層コレクタ層の厚さおよび第2の導電型の第4半導体層接合端コレクタ層の厚さと等しく、第1の凹部の深さよりも小さく、前記第10の半導体層半導体支持体と第1の導電型の第1半導体層ドリフト層との間に、第1の導電型の第1半導体層よりも高い不純物濃度を有する第1の導電型の第6半導体層第2のチャネルストッパが設けられていることを特徴とする。また、この発明にかかる半導体素子は、上述した発明において、前記の凸部には、一方の主表面と第1の導電型の第1半導体層ドリフト層との間に、第1の導電型の第3半導体層電流拡大層が側面が凸部の側面に露出するように設けられており、且つ前記第2の導電型の第2半導体層ボディ層と第2の導電型の第3半導体層接合端ボディ層を各々が一方の主表面に露出するように内蔵しており、更に第1の導電型の第1半導体層ドリフト層よりも高い不純物濃度を有しており、前記ゲート酸化膜はこの第1の導電型の第3半導体層電流拡大層と前記第2の導電型の第2半導体層ボディ層の表面には少なくとも設けられていることを特徴とする。また、この発明にかかる半導体素子は、上述した発明において、第1の導電型の第1半導体層ドリフト層と第2の導電型の第1半導体層コレクタ層、第2の導電型の第4半導体層接合端コレクタ層および第2の導電型の第10半導体層半導体支持体との間に、第1の導電型の第4半導体層が設けられており、その不純物濃度は第1の導電型の第1半導体層ドリフト層の不純物濃度よりも高く、第1の導電型の第6半導体層および第2の導電型の第1半導体層コレクタ層の不純物濃度よりも低いことを特徴とする。また、この発明にかかる半導体素子は、上述した発明において、第2の導電型の第5半導体層第1連結層は、第1の導電型の第1半導体層ドリフト層よりも不純物濃度が高いが、第1の導電型の第3半導体層電流拡大層よりも不純物濃度が低く、第2の主電極エミッタ電極と電気的に接続された電極が前記凸部の側面に第1のパッシベーション膜を介して設けられており、第1のパッシベーション膜は少なくとも第1の導電型の第3半導体層電流拡大層と第1の導電型の第1半導体層ドリフト層の斜面露出面上では局部的に薄くせしめられており、第2の導電型の第6半導体層第2連結層は、第1の導電型の第1半導体層ドリフト層よりも不純物濃度が高いが、第1の導電型の第4半導体層バッファー層よりも不純物濃度が低く、第1の主電極コレクタ電極と電気的に接続された電極が前記第1の凹部の斜面に第2のパッシベーション膜を介して設けられており、第2のパッシベーション膜は少なくとも第1の導電型の第4半導体層バッファー層と第1の導電型の第1半導体層ドリフト層の斜面露出面上では局部的に薄くせしめられていることを特徴とする。また、この発明にかかる半導体素子は、上述した発明において、前記の活性領域内の各セルは、他方の主表面に露出し且つ第1の導電型の第1半導体層ドリフト層の他方の表面と接する第2の導電型の第7半導体層コレクタ層と第1の導電型の第1半導体層ドリフト層一方の表面と接する第2の導電型の第8半導体層ベース層と、第2の導電型の第8半導体層ベース層の中央部で接している第1の導電型の第5半導体層エミッタ層を有し、第2の導電型の第1半導体層コレクタ層の他方の主表面に露出する面には第4の主電極が設けられ、第1の導電型の第5半導体層エミッタ層の一方の主表面に露出する面には第5の主電極が設けられ、第2の導電型の第8半導体層ベース層の一方の主表面に露出する両端の面にはゲート電極が設けられ、第2の主電極とゲート電極の間には第3のパッシベーション膜が設けられており、各セルの第1の主電極、第の2主電極、ゲート電極は各々電気的に接続されており、前記第2の導電型の第8半導体層ベース層は第1のターミネーションと第2の導電型の第9半導体層第1連結層で連結され、第2の導電型の第1半導体層は第2のターミネーションと第2の導電型の第9半導体層第2連結層で連結されていることを特徴とする。また、この発明にかかる半導体装置は、少なくとも、1個以上の上記した半導体素子とパッケージとを含む半導体装置であり、パッケージは半導体素子の前記第1の主電極コレクタ電極および前記第2の主電極エミッタ電極を集約した集約エミッタ電極と半導体素子のゲート電極を集約した集約ゲート電極とに各々電気的に接続した第1の主配線および第2の主配線とゲート配線とを有しており、各配線は外部配線と接続するための第1の主端子および第2の主端子とゲート端子とを有しており、第1の主配線において、少なくとも半導体素子の前記第1の主電極コレクタ電極が接続する部分はメサ状に盛り上がっており、その表面のメサ状接続部は半導体素子の他方の主表面の前記第10の半導体層半導体支持体に対向する位置よりも内側に存在しており、少なくとも半導体素子とその周辺部および各配線の一部はレジンで被覆されており、前記第1の主配線と半導体素子の端面間の絶縁破壊電圧が半導体素子の逆方向耐圧よりも高くなるように前記第1の主配線と半導体素子の端面間の最短距離を設定したことを特徴とする。この発明によれば、上記構成により、p分離拡散領域を設け半導体素子の一方の主表面のみにターミネーションを設けることにより順逆両方向耐圧を達成することをやめ、順方向耐圧を達成するためのターミネーションのみを半導体素子の一方の主表面に形成し、逆方向耐圧を達成するためのターミネーションは他方の主表面に形成することにより順逆両方向耐圧を実現する。この際、順方向耐圧は、従来の順阻止半導体素子において公知の一方の主表面に設けたターミネーションを転用して実現できるが、逆方向耐圧は困難である。このため本発明では、半導体素子の他方の主表面において、活性領域の周囲に第1の凹部を設けてその中に第2のターミネーションを形成し、且つこの他方の主表面において第1の凹部を挟んで活性領域と反対側の主表面に半導体支持体を設ける。活性領域の他方の主表面には他方の主電極を形成する。また半導体支持体表面には第2のパッシベーション膜を形成し、この膜で他方の主電極と半導体支持体とを絶縁すると共に、一方の主電極と半導体支持体とも絶縁し逆方向耐圧を実現する。この結果、p分離拡散領域を用いない構成で順逆両方向の耐圧を実現することが可能になり、上記の第1の問題を解決できる。この発明によれば、上記構成により、半導体装置のパッケージの第1の主配線において、半導体素子の前記第1の主電極コレクタ電極が接続する部分がメサ状に盛り上がっており、このメサ状接続部は半導体素子の他方の主表面の前記第10の半導体層半導体支持体に対向する位置よりも内側に存在するようにして、前記第1の主配線のメサ状接続部と半導体素子の端面ダイシング面間の最短距離がレジン被覆後に逆方向耐圧の達成に必要な適正距離を確保できるようにしている。また、半導体素子の端面ダイシング面とその他の周囲の前記第1の主配線との間の最短距離としても、レジン被覆後に逆方向耐圧の達成に必要な適正距離を確保できるようにしている。ここで適正距離とは、レジン被覆後に前記第1の主配線と半導体素子の端面ダイシング面間の絶縁破壊電圧が半導体素子の逆方向耐圧よりも高くなる距離であり、両者間に存在する被覆レジンの絶縁破壊電界をもとに下式で決定できる。適正距離≧半導体素子の逆方向耐圧÷レジンの絶縁破壊電界この結果、半導体装置に逆バイアスが印加された際、第2の主電極エミッタ電極と前記第1の主配線間が半導体素子の端面ダイシング面を介して絶縁破壊するのを防いで、高い逆方向耐圧を実現することが可能になり、より効果的に上記の第1の問題を解決できる。また本発明では上記構成により、高耐圧化に有利な半導体素子のセル構造として、ドリフト層が厚くなるノンパンチスルー構造を採用する。この場合、活性領域のセルのドリフト層よりも両主表面に形成したターミネーション間のドリフト層のほうが薄くなるので、この間のドリフト層の厚さを、パンチスルーすることなく耐圧を達成できる最小限の厚さ程度に設定する必要がある。従って、セル部のドリフト層が厚くなりターンオフ時間が長くターンオフ損失が大きくなる。そこで、ドリフト層とpコレクタ層の間にnバッファー層を設ける。これによりpコレクタからドリフト層への正孔の注入を抑制して適正化し、オン電圧を余り大きくすることなくターンオフ時間を短くしてターンオフ損失を低減する。この結果、性能を損ねることなく半導体素子の高耐圧化が可能になり、より効果的に上記の第1の問題を解決できる。また本発明では、上記構成により、高耐圧高性能化に更に効果の大きいパンチスルー構造も用いることができる。パンチスルー構造とは、半導体素子のドリフト層を大幅に薄くして所定の順方向耐圧に相当する電圧が印加した時には、ドリフト層が完全に空乏化しパンチスルーするが、nバッファー層内で空乏化がストップするようにし空乏層がpコレクタ層にまで到達するのを防止して所定の順方向耐圧を実現する一方、ドリフト層を薄くした分だけオン抵抗を大幅に低くし且つターンオフ時間も大幅に短くして損失を低減する構造である。また、逆方向耐圧に相当する電圧が印加する時には、コレクタ接合から空乏層が拡がりドリフト層が完全に空乏化しパンチスルーするが、n電流拡大層内で空乏化がストップするようにし、空乏層がpボディにまで到達するのを防止する。これにより、所定の逆方向耐圧を実現する。しかしこのパンチスルー構造の場合は、ターミネーションを前記のように一方の主表面の凸部の底部と他方の主表面の凹部の底部に形成しているので、ターミネーション間のドリフト層の方がセルのドリフト層よりも薄くなり、且つターミネーション間にはnバッファー層もないので、セルよりも低い電圧でパンチスルーし、この結果所定の順方向耐圧が実現できなくなる。逆方向電圧印加時も同様であり、ターミネーション間にはn電流拡大層もないので、ターミネーション間が素子部よりも低い電圧でパンチスルーし所定の逆方向耐圧が実現できなくなる。このようにパンチスルー構造にすると新たな問題が生じる。そこで本発明では、第1および第2のターミネーションは各々n電流拡大層およびnバッファー層によりpボディ層およびpコレクタ層から分断されている構造にする。これは例えば、p連結層を製作しないことによって実現できるし、またはp連結層の不純物濃度をn電流拡大層およびnバッファー層の不純物濃度より低くすることによっても実現できる。そのうえで、第1および第2の主電極に電気的に接続した電極が、凸部の斜面に設けた酸化膜を介してn電流拡大層とnバッファー層さらにnドリフト層の凸部斜面への露出面上に延在する構造にする。これにより、順方向電圧印加時にはn電流拡大層とnドリフト層の表面が第1の主電極の電圧による電界効果で、また逆方向電圧印加時にはnバッファー層とnドリフト層の表面が第2の主電極の電圧による電界効果でp層に反転させることができる。この結果、各々のターミネーションはpボディ層もしくはpコレクタ層と連結して電界緩和用のターミネーションとして機能し、順逆両方向の所定の高耐圧を実現できる。このように、新規な電界効果型ターミネーションにより耐圧を損ねることなく半導体素子を高性能化することが可能になり、より効果的に上記第1の問題を解決できる。更に、本発明では上記構成により、ダイボンディングの際に半導体素子がパッケージの第1の主配線のメサ状接続部に傾いた状態でスクラブされたりしても、活性領域の外周にp半導体支持体が設けられているので、機械的ストレスは半導体支持体にかかり直接的にはpコレクタ層等の活性領域におよばない。この結果、機械的ストレスによるクラックや結晶欠陥や破損等の損傷が発生するのを大幅に抑制でき、リーク電流の増大や耐圧の低下を抑制することが可能になり、上記第2の問題を解決できる。また本発明では上記構成にすることにより、ダイボンディング時の半導体素子の損傷を低減できるので、稼働中に半導体装置の内部発熱に起因する熱ストレスにより、この損傷が徐々に拡大し逆方向耐圧の劣化やリーク電流の増大をもたらすのを抑制でき、この結果、信頼性が損なわれるのを抑制でき上記の第3の問題を解決できる。一方、本発明では半導体素子の第1の凹部に露出するnドリフト層の露出面に、パッケージの半田を介するコレクタ電圧による電界効果によりチャネルが誘起されるという問題が生じる。しかし、上記構成により、半導体素子の第1の凹部が比較的深いのでこの電界効果を低減できる。また、半導体素子の第1の凹部により分断されたnバッファー層と、このnバッファー層とp半導体支持体の間に設けた高濃度のn半導体層とにより第2のチャネルストッパを構成する。これにより、上記の電界効果によって第1の凹部のnドリフト層露出面に誘起されるチャネルが伸長しp半導体支持体に達して逆方向耐圧が劣化するのを抑制でき、より効果的に上記の第3の問題を解決できる。以上のように、本発明により、順逆両方向の耐圧実現用のターミネーションを各々半導体素子の別主表面に設けるので、分離拡散領域なしに両方向の高い耐圧を容易に量産性良く実現できる。また、半導体支持体により、ダイボンディング時の機械的ストレスにより生じる活性領域のクラックや欠陥等の損傷を低減できるので、高い歩留まりでリーク電流の増大や耐圧の劣化を抑制でき量産性や信頼性の向上ができる。また、第1の凹部の深さにより半田を介する電界効果を低減できるので、この電界効果により他方の主表面のドリフト層露出面にチャネルが発生するのを抑制できるとともに、第2のチャネルストッパによりチャネルが半導体支持体に達して逆方向耐圧が損なわれるのを抑制でき高耐圧と高信頼性を実現できる。以下、図面を参照しながら、本発明の高耐圧逆阻止半導体素子および半導体装置の実施の形態をより詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。本発明の第1の実施例は8kV級高耐圧ノンパンチスルー型逆阻止Si-IGBT半導体素子および半導体装置である。図1に本逆阻止IGBT半導体素子の形状を示す。本明細書および添付図面ではA,C,D領域を合せて活性領域と呼ぶ。本逆阻止IGBTはXY線を中心線とする円盤状であり、活性領域には複数のIGBTセルが設けられ、その外周部をターミネーション領域Bが取り巻いている。C領域には、中心線X-Yに向かってIGBTセルAがリング状で且つ同心円状に何重にも多数内蔵されており、中心部DにはセルAと同じ断面を有する1個のセルがそのセンターが中心線X-Yに重なるように配置されている。本素子の直径は約15mmであり、セルAの幅は約105μm、ターミネーション領域Bの幅は約2400μm、素子のSi厚さは約990μmである。まず、図1を用いて本実施例の主要な断面構成を説明する。セルAはダイボンディングされる他方の主表面側から、コレクタ電極101、pコレクタ層102、nドリフト層103、pボディ層105、チャネル層106およびnエミッタ層107の順で構成され、pコンタクト層108とnエミッタ層107上にはエミッタ電極109が設けられている。更にnエミッタ層107とチャネル層106およびpボディ層105間のnドリフト層103の上にはゲート酸化膜110が設けられ、このゲート酸化膜を介してゲート電極111が設けられている。例えば、pコレクタ層102は不純物濃度が約1x1019cm-3で厚さが約30μm、nドリフト層103は不純物濃度が約1.5x1013cm-3で厚さが960μmであってもよい。また、コンタクト層108は不純物濃度が約1x1019cm-3で巾が10μm、nエミッタ層107は不純物濃度が約4x1019cm-3で巾が6μm、pボディ層105は不純物濃度が約1x1018cm-3で巾が25μm、チャネル部106は不純物濃度が約5x1016cm-3で巾が約1.5μmであってもよく、pボディ105間の幅は約80μmであってもよい。この場合は、セルの幅が約105μmである。なお、ゲート酸化膜の厚さは約500オングストロームであってもよい。ターミネーション領域Bの一方の主表面側は、IGBTセルの半分と接合端pボディ層126の残りの部分、ターミネーションであるJunctionTerminationExtension以下単にJTEと記述する、チャネルストッパ層113などから構成されている。また、JTEは2ゾーン構成であり、ゾーン112aおよびゾーン112bより構成されている。ターミネーション領域B内の凸部15に設けた接合端pボディ層126のうちの活性領域側の部分上には、チャネル、ゲート酸化膜およびゲート電極、nエミッタ層、更にエミッタ電極としても機能する接合端pボディ層電極127が形成されており、1/2のIGBTセルとして機能する。なお、本発明では凸部15の側面114は主表面に対し傾斜角を持っているので以下では斜面と記述する。接合端pボディ層126の斜面側の部分上にはnエミッタ層とゲート電極が形成されていないのでIGBTセルとしては機能しない。しかし、斜面に沿った第1のp連結層115により凸部底面20のJTE112と接続された複合構造を構成しており、凸部15は側面が傾斜したメサ形状をしていることから、この複合構造をメサJTEと呼ぶ。公知のようにメサ形状をした接合端ベベルとも呼ばれるとJTEは各々電界緩和効果をもつが、両者を結合した上記の複合構造すなわちメサJTEにすると両者の電界緩和効果が融合された高い電界緩和効果を発揮する。また、JTE112から所定の距離をおいてnチャネルストッパー層113が設けられている。例えば、凸部の高さは約10μm、2ゾーンJTEの斜面に近いゾーン112aは不純物濃度が約1.8x1017cm-3で巾が約1000μm、斜面から遠いゾーン112bは不純物濃度が約1.0x1017cm-3で巾が約700μmであってもよい。また、第1のp連結層115は不純物濃度が約1.8x1017cm-3であってもよく、nチャネルストッパー層は不純物濃度が約1x1018cm-3、JTE112とnチャネルストッパー層113間は約300μmであってもよい。一方、ターミネーション領域Bの他方の主表面側には、活性領域のpコレクタ102に接してその周囲を取り囲む接合端pコレクタ層第2の導電型の第4半導体層128が設けられ、更にこの層に接してこの層の周囲を取り囲んで第1の凹部116が設けられ、凹部の底面にはJTE117が設けられている。JTE117は2ゾーン構成であり、高濃度ゾーン117aおよび低濃度ゾーン117bより構成されている。また、JTE117は凹部斜面に沿って設けられた第2のp連結層118により接合端pコレクタ128と接続されて第2のメサJTEが構成されている。また、接合端pコレクタ層128の一部は前記1/2のIGBTセルのコレクタとしても機能する。第1の凹部をはさんで活性領域や接合端pコレクタ層128と反対側にはp半導体支持体第10の半導体層119が設けられている。このp半導体支持体119は、後述するようにpコレクタ102および接合端pコレクタ層128と同一の工程で作製される半導体層であり、いわば第1の凹部116により分断されたものである。p半導体支持体119は第1の凹部116とともに絶縁物である第2のパッシベーション膜120で表面が被覆されている。このためコレクタ層102やコレクタ電極101から電気的に絶縁されており、後述するように主に実装時にIGBTセルの損傷を抑制する支持体としての効果をもつ。例えば、第1の凹部116は深さが50μmで底部の幅が約1900μm、JTE117の活性領域に近いゾーン117aは不純物濃度が約1.6x1017cm-3で巾が約950μm、活性領域から遠いゾーン117bは不純物濃度が約0.8x1017cm-3で巾が約650μm、第2のp連結層118は不純物濃度が約1.6x1017cm-3であってもよい。図2は、本半導体素子の製作プロセスフローの主要部分を示す。ホトリソによる加工プロセスは公知の手法に依るので原則的にこのフローからは割愛する。まず、図2aに示すように、ドリフト層となる約965μm厚のnSi基板103の他方の主表面に、pコレクタ層102を拡散する。更にpコレクタ層保護用絶縁被覆膜120‘を形成する。次に、図2bに示すように、pコレクタ層保護用絶縁被覆膜120‘をホトリソ加工し、この膜をマスクとしてドライエッチングにより例えば深さ約25μmの第1の凹部116を形成する。この結果、前述したように、第1の凹部により分断されたpコレクタ102および接合端pコレクタ層128とp半導体支持体119とが形成される。更に公知のマスク用絶縁膜形成とホトリソ加工とを繰り返し併用しながら2ゾーンJTE117と第1の凹部の斜面の第2のp連結層118とをホウ素のイオン打込みで形成する。ついで、保護用絶縁被覆膜120’をエッチング除去した後、他方の主表面全面に新たに絶縁パッシベーション膜120を形成する。次に、図2cに示すプロセスフロー図を説明する。一方の主表面にドライエッチング用のマスク膜を形成した後、ドライエッチングで例えば高さ10μmの凸部15を形成し、ついで上記のJTE117と同様に凸部の底面20にJTE112と斜面の第1のp連結層115とをホウ素のイオン打込みを用いて形成し、更にnチャネルストッパ113を燐のイオン打込みを用いて形成する。その後、凸部にpボディ層105と接合端pボディ層126、チャネル層106、更にpコンタクト層108、nエミッタ層107を公知のホトリソ技術とイオン打込み技術およびアニール技術を用いて選択的に形成する。この時点での活性領域の厚さは例えば約990μm、ターミネーション領域の厚さは例えば約930μmである。ついで、ゲート酸化膜110とポリシリコンのゲート電極111を形成し、更にエミッタ電極109及び接合端pボディ層電極127を公知のホトリソ技術とスパッタリング技術およびアニール技術を用いて選択的に順次形成する。更に、図示していないが、Si半導体素子において公知の多層配線技術を用いて半導体素子の一方の主表面側に各セルのエミッタ電極109とゲート電極111を各々集約した集約電極図3の56および57を次に形成する。すなわち、凸部表面全体に渡って形成され且つ所定の位置に局所的に配線間接続用のスルーホールを設けた絶縁膜と金を主成分とする配線とを複数層重畳した多層配線により、各セルのゲート電極同士とエミッタ電極同士を各々結線した集約ゲート電極と集約エミッタ電極を構成する。集約エミッタ電極図3の56には同じプロセスで同時に接合端pボディ層電極127も結線される。その後、表面保護用の絶縁レジン膜を多層配線全面に厚め数μm~数十μmに形成し、半導体装置の他方の主表面全面にコレクタ電極膜を形成する。ついで、公知のホトリソ加工手法により第1の凹部116およびp半導体支持体119とその周辺部の上の電極膜部分を除去しコレクタ電極101を形成する。ついで、多層配線上の絶縁レジン膜も除去してアニールした後、ウエーハをダイシングして逆阻止Si-IGBT半導体素子を完成する。図3は上記逆阻止Si-IGBT半導体素子50をパッケージに実装して構成した半導体装置の主要断面図を示す。パッケージは熱放散用の銅板51に窒化シリコン絶縁膜52を蝋付けし、その上に少なくとも薄い銅板製のコレクタ配線部53とエミッタ配線部54およびゲート配線部55とが蝋付けされている。図示されていないが、各配線部には各々外部配線との接続用のコレクタ端子とエミッタ端子およびゲート端子が蝋付けされている。これらの銅板や配線部や端子は、酸化の抑制や後述の被覆およびモールド用のレジンとの密着性向上の観点からニッケルメッキ後に金メッキを施して構成してもよい。このコレクタ配線部53のメサ状接続部63には半導体素子50が半田58を用いてダイボンデングされ、更に半導体素子50上の集約エミッタ電極56および集約ゲート電極57はエミッタ配線部54およびゲート配線部55と各々複数本の結線用ワイヤ59および60でワイヤボンデングされている。ワイヤ59および60やダイボンデング用の半田58は上記と同じ観点から金を主成分とするものでもよい。半導体素子50と各ワイヤは保護用の高耐熱レジン61例えばナノテクレジンAで被覆され、更に組成の異なる同種の高耐熱レジン62ナノテクレジンBでモールドされて逆阻止Si-IGBT半導体装置が構成されている。これらの高耐熱レジンナノテクレジンAは所定の低めの粘度にして真空中で半導体素子に滴下塗布することにより、ダイボンディングやワイヤボンディング後の半導体素子の露出面全面にボイドレスで密着でき且つ熱硬化後に十分な強度で密着できるようにしている。本実施例は順逆両方向の耐圧を実現する必要があるが、ダイボンディングのスクラブの際に半田がはみ出してSi-IGBT半導体素子の端部のダイシング面30に付着してしまう。この半田がp半導体支持体119に付着し、ダイボンディング後にこの付着した半田がコレクタ配線部53に接すると、逆バイアス時に半田を介してp半導体支持体119がコレクタ電極101とほぼ同電位になってしまう。この結果、ダイシング面30に露出した接合部に逆バイアス電圧が印加されるので、低い電圧で降伏してしまい高い逆方向耐圧が達成できない。このために本実施例では、上記のコレクタ配線部53にはあらかじめ半導体素子50の周囲に溝64を設け、半導体素子のダイボンディング部分にメサ状に盛り上げたメサ状接続部63を設けている。この溝によりダイシング面30に付着した半田がコレクタ配線部53と接するのを防いでいる。また、半導体素子のダイシング面30とコレクタ配線部53の間の距離が小さいと、逆バイアスが印加された際にエミッタ電極109とコレクタ配線部53との間でダイシング面30を介して逆方向耐圧よりも低い電圧で絶縁破壊してしまう。本実施例ではこの溝により、ダイシング面30とその周辺のコレクタ配線部53との距離を十分確保し、この間の絶縁破壊耐圧が半導体素子の逆方向耐圧以上になるようにしている。このために必要なダイシング面30とその周辺のコレクタ配線部53の間の最短距離は、レジンの絶縁破壊電界に依存する。本半導体装置の場合は耐圧が8kVであるので、例えばこの間のレジンの絶縁破壊電界が約60kV/cmの場合はこのメサの高さは約1.5mmでもよい。メサ状接続部63はコレクタ電極101とほぼ相似な平面形状にしているが、p半導体支持体119よりも内側に存在するような大きさにすることが肝要である。これはダイボンディングおよびワイヤボンディング後の半導体素子に真空中でレジンを滴下塗布する際に、メサ状接続部63と半導体素子の第1の凹部の間にガスが残留するのを避けるとともに、レジンが充満できるようにするためである。次に、このようにして作製した本半導体素子および半導体装置の動作機構と主要な特性を以下に説明する。まず、耐圧について説明する。コレクタ電極101の電位がエミッタ電極109の電位よりも高い、いわゆる順バイアス状態にすると、pボディ層105およびチャネル層106とで形成する主接合が逆バイアスされ、この主接合から空乏層がpボディ層105およびチャネル層106側とnドリフト層103側に拡がる。本実施例の場合では耐圧に該当する電圧が印加されても、空乏層がpコレクタ層102に達しないように所定の低不純物濃度のドリフト層103を十分厚くしたいわゆるノンパンチスルーIGBT構造にしてある。すなわち、本実施例のような不純物濃度のドリフト層の場合、概略1kVの電圧印加で形成される空乏層厚さは100μm程度と算出されるので、耐圧8kVに該当する電圧が印加されると800μm程度である。ドリフト層103の厚さは例えば約960μmであるので、空乏層がpコレクタ層102に達するまでには160μm程度の余裕がある。上記の電圧が印加された際、ターミネーション領域Bではチャネル106と接合端pボディ層126および第1p連結層115とnドリフト層103とで形成する接合や、第1JTE112とドリフト層103とで形成する接合が逆バイアスされ空乏層が拡がってゆく。第1JTE112と第2JTE117間のドリフト層103の厚さは900μm以上あるので、この場合も耐圧に該当する電圧が印加されても空乏層はpコレクタ層102もしくは第2JTE117に達しない。印加電圧が耐圧に該当する電圧に至ると空乏層内の最も電界強度が高い部分でなだれ降伏を起こす。この時の降伏電圧が順方向耐圧である。一方、コレクタ電極101の電位がエミッタ電極109の電位よりも低い、いわゆる逆バイアス状態にすると、pコレクタ層102とドリフト層103で形成する接合が逆バイアスされ、空乏層が主にこの接合からpボディ105側に広がるが、この場合も上記のようにドリフト層103が厚いので、耐圧に該当する電圧が印加されても空乏層はpボディ層105に達しない。ターミネーション領域Bではp第2連結層118および第2JTE117とnドリフト層103とで形成される接合も逆バイアスされ空乏層が拡がってゆくが、やはり空乏層はnドリフト層103が厚いので第1JTE112に達しない。印加電圧が耐圧に該当する電圧に至ると、空乏層内の最も電界強度が高い部分でなだれ降伏を起こす。この時の降伏電圧が逆方向耐圧である。本実施例の場合、典型的な順方向耐圧は約8.3~8.7kV、逆方向耐圧は約8.5~9.0kVであった。上記のようなパッケージを用いて半田の量を適量にして実装したことが効を奏し、逆方向耐圧自体も上記のように妥当な値であると共に妥当なバラツキ範囲内に収まったと推定される。更に、室温で8kVの逆方向電圧印加時のリーク電流はほとんどのSi-IGBTが3x10-4A/cm2以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。測定温度を120°Cの高温にした場合でも、ナノテクレジンの高耐熱性も寄与し、順逆両方向の電圧印加時のリーク電流は8kVでほとんどのSi-IGBTが8x10-4A/cm2以下であり、耐圧は約0.4kV程度ではあるがむしろ増加傾向にあった。次に、オン特性について説明する。コレクタ電極101の電位がエミッタ電極109の電位よりも高い電圧以下、Vceを印加するいわゆる順バイアス状態においては、ゲート電極111にエミッタ電極109の電位よりも高いゲート電圧を印加すると、ゲート電圧が所定の閾値電圧以上の場合はVceを増大してゆくとビルトイン電圧に当る2.7V付近からIGBTがオンしコレクタ電極101からエミッタ電極109に向けて電流以下、Iceが流れる。本実施例の場合、Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約76ミリオームcm2である。微分オン抵抗とは、印加電圧がビルトイン電圧以上の電圧であり且つオン電流が流れている状態で、オン電圧―ビルトイン電圧をそのオン電圧で流れているオン電流で割り算して求めた抵抗である。このようにSi-IGBTの単位面積当たりの微分オン抵抗は8kV級のSi-MOSFETの単位面積当たりの微分オン抵抗の理論値に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。また、ターンオン時間は約5.2μs、ターンオフ時間は約8.5μsであり十分な高速動作も実現できており、スイッチング損失も十分小さい。図12の公知例の構造の場合、素子をパッケージにダイボンディングやワイヤボンディングする際の熱および機械ストレスで、セル部特にpコレクタ層102の端部からクラックや各種欠陥が発生し、リーク電流が増大したりキャリアの寿命が低減することが懸念された。しかし、半導体支持体によりセル端部が保護され、前記のように実装後のリーク電流やオン抵抗の顕著な増大はなく良好であった。また、逆バイアス試験や稼働試験でも、印加電圧に依存しないほぼ一定の飽和したリーク電流であるチャネル性のリーク電流は発生しなかった。これは、第1凹部が深いのでその底部と半田との距離を離すことができたことにより、半田を介する電界効果による第1凹部の底部におけるチャネルの発生を抑制できたことに依ると推定される。このように本実施例の構造により半導体素子および半導体装置の高い逆阻止耐圧を実現できると共に、深い第1凹部により半田を介する電界効果によるチャネル形成を抑制でき且つ半導体支持体により実装時のストレスを低減できるので、稼働時も含めてチャネルの形成と拡張を抑制でき且つ各種欠陥の発生と増殖を抑制でき、逆阻止Si-IGBT半導体素子および半導体装置の高性能化と高信頼化、量産性の向上が実現できる。本発明になる第2の実施例は、実施例1と同様の8kV級高耐圧ノンパンチスルー型逆阻止Si-IGBT半導体素子および半導体装置であり、実施例1に比べて、高い逆方向耐圧を歩留まり良く安定して実現することにより量産性の向上と信頼性の向上を図ったものである。図4は本実施例の逆阻止IGBT半導体素子の主要断面図実施例1のA、B領域に該当を示す。本逆阻止IGBT半導体素子の一方の主表面側の平面形状は実施例1とほぼ同様である。また、断面も以下の2点を除けば、実施例1と構造すなわち各層の不純物濃度や厚さおよび幅等がほぼ同じである。1点目は分断されたpコレクタ層から構成されるp半導体支持体219の形状がメサ状であり、ダイシング端面230までのメサ底面221も含めて全体が絶縁膜220で被覆されている点である。2点目はp半導体支持体219とドリフト層203との間に高濃度のイオン打込みで形成した第2のnチャネルストッパ222が設けられている点である。なお、逆阻止IGBT半導体装置の断面構成も図3の実施例1とほぼ同様である。このnチャネルストッパ222は実施例1の製作プロセスにおいて、pコレクタ層202の拡散に先立って、公知の手法で選択的に高濃度の燐をイオン打込みした後に拡散処理を施すことによって形成されるものである。また本実施例の絶縁膜220で被覆されたp半導体支持体219は、実施例1の製作プロセスにおいて、第1の凹部216をドライエッチングにより形成する工程で、p半導体支持体219のダイシング端面側もドライエッチングすることにより同時に形成されるものである。第1の実施例においては、ダイボンディングのスクラブの際に半田が半導体素子のダイシング面30の接合部に付着する場合があった。この場合は初期の段階もしくは稼働中に接合短絡を起こし、順バイアス時にはpコレクタ層102からのキャリアの注入が損なわれるし、逆バイアス時には逆方向耐圧が喪失されてしまうので、歩留まりが低下し量産性が低下するとともに信頼性も損なわれていた。本実施例では上記のように、絶縁膜220で被覆されたp半導体支持体219を設けることにより、ダイボンディングのスクラブの際に半田が直接接合部に付着するのを避けることができる。また、p半導体支持体219をメサ形状にすることにより、ダイシング面30とコレクタ配線部53間の絶縁距離をほぼ第1の凹部の深さ分だけ大きくできるのでこの間の絶縁破壊電圧をより高くできる。これらの結果、高い逆方向耐圧をより安定的に実現できる。また第1の実施例においては、逆バイアス時にコレクタ配線部53のメサ状接続部63の電界効果により、半導体素子の凹部116においてnドリフト層103が露出するSi界面部分150にチャネルが形成されることがあった。この結果、このチャネルを介してpコレクタ102の負電位が伝わってp半導体支持体119の電位が高い負電位になり、ドリフト層103との間の接合が逆バイアスされ、ダイシング面30の接合端でリーク電流の発生やなだれ降伏を生じてしまい量産性の低下を招いた。第1の凹部116の保護用絶縁膜120の表面に汚れが付着している場合は、このチャネルの発生がより顕著であり、初期段階では良好でも稼働中にリーク電流の増大をまねいて耐圧が低下し信頼性の低下を招いた。本実施例では、上記のように高濃度の第2のnチャネルストッパ222を設けることのより、逆バイアス印加時に第1の凹部216のnドリフト層203が露出面に誘起されるチャネルとp半導体支持体219とが接続するのを阻止している。すなわち、本実施例において逆バイアスが印加されると、実施例1と同様に、第1の凹部216にnドリフト層203が露出するSi界面250にチャネルが誘起されるが、第2のnチャネルストッパ222の不純物濃度は誘起されるチャネルの正の電荷の濃度よりも高濃度なのでp反転されず、チャネルがp半導体支持体219に連結するのをストップでき、高い逆方向耐圧を安定的に実現できる。本実施例において、pコレクタ層202は不純物濃度が約1x1019cm-3で厚さが約30μm、nドリフト層203は不純物濃度が約1.5x1013cm-3で厚さが960μm、第1の凹部216は深さが50μmで底部の幅が約1900μm、第2のチャネルストッパ222は、不純物濃度が約1x1018cm-3であってもよい。本実施例になる半導体装置では実施例1の典型的な半導体装置の特性に比べて、リーク電流に顕著な改善が見られた。すなわち、室温で8kVの逆方向電圧印加時のリーク電流はほとんど5x10-5A/cm2以下であり、高温でも実施例1に比べて大幅に低減した。その他の初期特性は実施例1とほぼ同等であった。また、逆バイアス試験や設備に組み込んだ稼働試験中に、逆バイアス時のリーク電流が異常に大きくなったり、逆方向耐圧が低減してしまったりするSi-IGBTを大幅に低減できた。このように本実施例の構造により、実施例1の効果に加えて、絶縁膜で被覆されたp半導体支持体219と第2のnチャネルストッパ層222とにより逆阻止Si-IGBT半導体装置の高い逆方向耐圧を安定して実現でき、量産性と信頼性を向上できる。本発明になる第3の実施例は、実施例2と同様の8kV級高耐圧ノンパンチスルー型逆阻止Si-IGBT半導体素子および半導体装置であり、実施例2の一方の主表面の主接合をプレーナ構造にすることにより製作を容易にし、量産性の向上を図ったものである。本実施例の逆阻止IGBT半導体素子は正方形であり、サイズは約15mmx15mmである。セルの形状はストライブである。セルの長手方向と直角な断面の構成は、図1の実施例1の断面図においてXY線を中心線とし左右対称にした断面構成となる。図5は本実施例の逆阻止IGBT半導体素子の主要断面図実施例1のA、B領域に該当を示す。なお、正方形の活性領域の周りはターミネーション領域Bが額縁状に取り囲んでいる。本逆阻止IGBT半導体素子は、上記のように形状が正方形であることと以下の相違点とを除けば、実施例2と断面構造すなわち各層の不純物濃度や厚さおよび幅等がほぼ同じである。相違点は一方の主表面において、凸部を形成しないで2ゾーン構成の第1のJTE262を設け、接合端pボディ層276との間を第1のp連結層265で電気的に連結することにより、主接合をプレーナ構造にした点である。なお、本実施例の逆阻止IGBT半導体装置の断面構成は図3の実施例1とほぼ同様である。ターミネーションは、一方の主表面に凸部が形成されておらず且つ接合端pボディ層276と2ゾーン構成の第1のJTE262が第1のp連結層265で連結されているので、典型的なJTEとして機能し高い電界緩和効果を示す。第1のp連結層265の不純物濃度は、第1のJTEの高濃度のゾーンの不純物濃度以下である方が好ましく、低濃度のゾーンと同じ不純物濃度でもよい。すなわち、約1.0x1017cm-3でもよい。本実施例の半導体素子は実施例1の製作プロセスにおいて、ドライエッチングによる凸部15の形成関連の工程を省くことによって容易に形成できる。この結果、製作プロセスを簡略化できるうえに、ドライエッチング用のマスク形成工程も省くことができ且つドライエッチングによる各種ダメージも生じないので、歩留まりも向上し量産性を向上できる。本実施例になる半導体素子および半導体装置では実施例1の典型的な半導体装置の特性に比べて、リーク電流はほぼ同等であった。すなわち、室温で8kVの逆方向電圧印加時のリーク電流はほとんど5x10-5A/cm2以下であった。その他のオン特性も実施例1とほぼ同等であった。また、逆バイアス試験や設備に組み込んだ稼働試験中に、逆バイアス時のリーク電流が異常に大きくなったり、逆方向耐圧が低減してしまったりするSi-IGBT半導体装置も実施例1に比べてほぼ同等に低減できた。このように本実施例の構造により、実施例2の効果に加えて、エッチングにより凸部を形成する半導体素子の製作工程を省略できることにより量産性の向上を実現できる。本発明になる第4の実施例は8kV級高耐圧ノンパンチスルー型逆阻止Si-IGBT半導体素子および半導体装置であり、主に実施例1に比べて、高い逆方向耐圧の安定的実現とターンオフ時のスイッチング特性の改良とを図ったものである。本半導体素子は実施例3と同様の正方形状であり、サイズは約15mmx15mmである。図6に断面図の主要部実施例1のA、B領域に該当を示す。本逆阻止IGBT半導体素子は、pコレクタ層302とnドリフト層303の間にnバッファー層322を介在させている点、第1の凹部によってnバッファー層322から分断されたp半導体支持体319の下のnバッファー層323を第2のチャネルストッパの一部として活用する点、p半導体支持体319を2段構成にしてp半導体支持体319の高さを高くしている点を除けば、実施例2と断面構造すなわち各層の不純物濃度や厚さおよび幅等はほぼ同じである。なお、本実施例の逆阻止IGBT半導体装置の断面構成は図3の実施例1とほぼ同様である。nバッファー層322は実施例2の製作プロセスにおいて、nチャネルストッパ222本実施例では324に該当の形成に先立って、n基板の他方の表面全面に燐をイオン打込みした後に拡散処理を施すことによって形成できる。また、本実施例の2段構成のp半導体支持体319は、実施例2の製作プロセスにおいて第1の凹部216を形成する前に第1の凹部形成と同様のプロセスを用いて第2の凹部324を形成し、その後に第1の凹部316を形成することによって形成できる。nバッファー層322は順バイアス時にpコレクタ層302から注入される正孔の注入量を抑制することにより、ターンオフ時にドリフト層303内に残る残存キャリアの量を適正化し、ターンオフ時間を低減させてターンオフ損失を低減する機能をもつものである。しかし、オン時の正孔の注入量が大幅に抑制されるとオン電圧が増加してしまい定常オン損失が大きくなるので、nバッファー層322の不純物濃度や厚さを適正化しトータルの損失が低減できるようにすることが肝要である。本実施例の逆阻止IGBT半導体素子はノンパンチスルー構造なのでnドリフト層303が厚いため、順方向耐圧に相当する電圧印加時の空乏層はこのnバッファー層322には達しない。このため、順バイアス時には空乏層の広がりをストップさせる層としての機能は持たなくてよく、定常オン損失とターンオフ損失のバランスに注目して適正化すればよいが、逆バイアス時に逆方向耐圧を損ねないようにその不純物濃度や厚さを抑制する必要がある。このような機能を持つnバッファー層322は、例えば、不純物濃度が約1x1016cm-3、厚さが6μmであってもよい。分断されたnバッファー層323とチャネルストッパ324とは第2のチャネルストッパとして機能する。その動作は実施例2の第2のnチャネルストッパ層222と同じであるので説明は省略するが、nバッファー層323とチャネルストッパ324の不純物濃度が重畳されるのでより大きなチャネルの阻止能力がある。また、より強い電界効果により第1の凹部底面に露出するnバッファー層323の表面がp反転した場合でも、これに接触するチャネルストッパ324部分の電界をnバッファー層323の反転部分に印加されている電圧相当分だけ低減できるので、逆耐圧が低下するのを抑制できる。このため実施例2と同等以上に高い逆方向耐圧の安定的実現と信頼性の改良に効果的であった。本半導体装置においてはpコレクタ電極301をコレクタ配線部のメサ状接続部に半田付けした後には、コレクタ配線部はpコレクタ電極301と同電位になる。このため高い逆方向耐圧を実現するためには、このコレクタ配線部と半導体素子のダイシング面330におけるnドリフト層露出部間の絶縁距離を大きくしこの間の絶縁破壊電圧を大きくすることが肝要である。本実施例の2段構成のp半導体支持体319は、IGBTセルのドリフト層303を耐圧に見合う所定の厚さに維持したまま、1段構成の実施例2および3に比べて第2の凹部324の深さ分だけこの絶縁距離を更に大きくできる。この結果、素子特性を犠牲にすることなく絶縁破壊電圧を更に大きくできる。本実施例の半導体素子はノンパンチスルー構造ではあるが、オン特性やターンオフ特性を損ねないようにするために、耐圧8kVに対するマージンを低減してnドリフト層303を前記実施例に比べて薄くしている。またpコレクタ層302の厚さや第1の凹部316の深さは実施例1と同じであり、例えば第1の凹部316の深さは50μm、第2の凹部342の深さは60μmnでもよい。また、pコレクタ層302は不純物濃度が約1x1019cm-3で厚さが約30μm、nドリフト層303は不純物濃度が約1.5x1013cm-3で厚さが960μmであってもよい。しかし、コレクタ電極301と半導体支持体319にはコレクタ電極301の厚さを考慮しても第2の凹部342の深さに相当する60μm程度の高さの差分が存在する。そこで、本実施例ではパッケージに半導体素子をダイボンディングする際には、パッケージのコレクタ配線部のメサ状接続部に、コレクタ電極301とほぼ同じ形状で前記高さの差分に相当する約60μmの厚さをもつ中間金属電極を半田付けし、その上に半導体素子のコレクタ電極301を半田付けするようにし高さの差分を解消している。半導体素子の厚さや中間電極の厚さ等のバラツキは半田の量を若干多目にすることにより半田溶融時に解消している。この結果、コレクタ配線部とダイシング面330におけるnドリフト層の露出部との間の絶縁距離を上記のように第2の凹部の深さ分だけ大きくできるので、高い逆方向耐圧をより安定的に実現できる。本実施例の場合、典型的な順方向耐圧は実施例1と同様であったが、逆方向耐圧は約8.1~8.5kVであった。Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約83ミリオームcm2であり少し増大しているが、ターンオフ時間は7.2μsと短くターンオフ損失が低減できた。このように本実施例の構造により、実施例1の効果に加えて、nバッファー層322により損失の大幅な低減ができるとともに、第2のチャネルストッパ323および324と2段構成の半導体支持体319および中間金属電極とにより高い逆方向耐圧の実現や信頼性の向上が達成できる。本発明になる第5の実施例は10kV級高耐圧ノンパンチスルー型逆阻止Si-IGBT半導体素子および半導体装置であり、主に低オン電圧化と逆方向耐圧の高信頼化を図ったものである。本半導体素子は実施例4と同様の正方形状であり、サイズは約13mmx13mmである。図7に断面図の主要部実施例1のA、B領域に該当を示す。本逆阻止IGBT半導体素子は、第4実施例に比べて、より高耐圧に対応した構造諸元値にしている点やp半導体支持体419が1段構成である点に加えて、pボディ層405およびチャネル層406とnドリフト層403の間にn電荷蓄積層404を介在させている点、第1の凹部416内に無機絶縁物429を設けている点を除けば実施例2と断面構造すなわち各層の不純物濃度や厚さおよび幅等がほぼ同じである。また、本実施例の逆阻止IGBT半導体装置の断面構成は実施例1とほぼ同様である。n電荷蓄積層404は実施例3の製作プロセスにおいて、pボディ層405の形成に先立ち、形成後のpボディ層を内蔵するように選択的に燐をイオン打込みし拡散処理を施すことにより形成できる。また、無機絶縁物429は、ゲート酸化膜上のポリシリコンのゲート電極311形成後に低融点ガラス等を第1の凹部内に充填し溶融させることにより形成できる。この場合は、その後のエミッタ電極やコレクタ電極などの金属電極形成時の熱処理などで溶融しない融点の材料を用いることが肝要である。n電荷蓄積層404は順バイアス時にpコレクタ層402からnドリフト層403に注入される正孔がpボディ層405層に流入するのを抑制することにより、n電荷蓄積層404周辺のnドリフト層403内に正孔を蓄積し正孔濃度を高くする機能をもつものである。これにより、オン時にn電荷蓄積層404周辺のnドリフト層403内で伝導度変調が一段と進行し、内部抵抗が著しく低くなりオン電圧を低減できる。本実施例において、pコレクタ層402は不純物濃度が約1x1019cm-3で厚さが約30μm、nバッファー層422は不純物濃度が約1x1016cm-3、厚さが25μm、nドリフト層403は不純物濃度が約1.5x1013cm-3で厚さが1220μm、第1の凹部216は深さが65μm、第2のチャネルストッパ424は、不純物濃度が約1x1018cm-3で、n電荷蓄積層404は不純物濃度が約7x1015cm-3、厚さが約6μmであってもよい。コレクタ電極401を半田付けしたパッケージのコレクタ配線部のメサ状接続部は第1の凹部416に対向してその下にも延在するため、高耐圧化に伴い第1の凹部底面のJTE表面とnドリフト層露出面450に及ぼす電界が増大する。すなわち、逆バイアス時にはコレクタ配線部の低い電位により、第1の凹部底面に露出するnドリフト層部分450にかかる電界により正電荷が誘起されチャネルが発生する。電界が増大すると誘起される正電荷が増加しチャネルの抵抗が下がる。またJTE表面部にも正電荷が誘起されJTEの電界緩和分布が崩れてしまう。これらの結果、例えばnチャネルストッパ423がp反転した際、チャネルストッパ424での電界が極端に増加し逆方向耐圧が損ねられる場合がある。また、逆バイアスが印加される累積時間が増すとともに界面の固定電荷が増大してゆく場合も多く、逆方向耐圧が徐々に低下してゆき信頼性が損ねられることもある。低融点ガラス等の無機絶縁物429は比較的深い第1の凹部416内に充填しパッシベーション膜420よりも厚く形成できるので、第1の凹部底面に及ぼされる電界を低下できるため、このような電界効果による信頼性の低下を抑制できる。次に、本実施例のオン特性について説明する。Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約88ミリオームcm2であり、8kV級のSi-MOSFETの単位面積当たりのオン抵抗の理論値に比べてもかなり低く、十分な伝導度変調がなされていることがあきらかであり、オン電力損失も十分少なくできている。また、ターンオン時間は6.2μs、ターンオフ時間は9.6μsであり十分な高速動作も実現できており、スイッチング損失も十分小さい。このように本実施例の構造により、実施例1,3,4の効果に加えて、n電荷蓄積層404により損失の大幅な低減ができるとともに、第1の凹部内に充填する無機絶縁物429により信頼性の向上を達成できる。本発明になる第6の実施例は6kV級高耐圧逆阻止Si-IGBT半導体素子および半導体装置である。本半導体素子は前記実施例と同様の正方形状であり、サイズは14mmx14mmである。図8にその断面図の主要部実施例1のA、B領域に該当を示す。本実施例では、実施例5のn電荷蓄積層と同様の機能を持つn電流拡大層504を設け、且つパンチスルー構造と新規な電界効果型ターミネーションとを採用し、順逆両方向の高耐圧の実現と特性の大幅改善とを同時に図っている。なお図示していないが、電界効果型ターミネーションがより効果的に機能するように、第1のパッシベーション膜は少なくとも電流拡大層504とドリフト層503の凸部斜面露出面上では局部的に薄くして絶縁膜524を構成しており、第2のパッシベーション膜520も少なくともバッファー層とドリフト層の第1の凹部斜面露出面上では局部的に薄くせしめて絶縁膜525を構成している。これらの絶縁膜524と525は多層構成にしたパッシベーション膜中の酸化膜で構成してもよい。また、本実施例の半導体素子はコレクタ電極501とその縁部との間に第2のパッシベーション絶縁膜520の厚さ相当の高さの差があるが、パッケージにダイボンディングして逆阻止IGBT半導体装置を構成する際に、半田の量を若干多目にすることにより半田溶融時に解消できる。この点を除けば本実施例の半導体装置の断面構成は実施例1とほぼ同様である。まず、本実施例の構成と動作機構を説明する。n電流拡大層504は、順バイアス時にpコレクタ層502からnドリフト層503に注入される正孔がpボディ層505に流入するのを抑制することにより、n電流拡大層504の周辺のnドリフト層503内に正孔を蓄積し正孔濃度を高くする機能をもつものである。これにより、オン時にn電流拡大層504周辺のnドリフト層503内で伝導度変調が一段と進行し、内部抵抗が低くなりオン電圧を低減できる。また本実施例の半導体素子ではパンチスルー型構造を採用している。すなわち、ノンパンチスルー構造に比べてnドリフト層503の厚さを大幅に薄くして、オン時のオン電圧を低減するとともにターンオフ時の残留キャリアも低減しIGBTの損失の大幅な低減を図っている。一方、順方向耐圧に相当する高電圧印加時には、IGBTセル部においては、n電流拡大層504のpボディ周辺とnドリフト層503とをほぼ完全に空乏化させ、更に延びた空乏層がnバッファー層522内でストップするようにして高耐圧を実現している。また、逆方向耐圧に相当する高電圧印加時には、nバッファー層522とnドリフト層503とをほぼ完全に空乏化させ、空乏層がn電流拡大層504内でストップするようにし高耐圧を実現している。IGBT半導体素子の両主表面のターミネーション部においては、JTEを基本とした電界効果型ターミネーションを採用し順逆両方向の高耐圧を実現している。すなわち、第1のJTE512はn電流拡大層504により接合端pボディ層526から隔離され電気的に分断されている。また、第2のJTE517はnバッファー層522により接合端pコレクタ層528から隔離され電気的に分断されている。一方、酸化絶縁膜524を介してエミッタ主電極に連結された接合端pボディ電極527を、凸部の斜面に露出したn電流拡大層504およびnドリフト層503と第1のJTE512端部との上にまで延在させるとともに、酸化絶縁膜525を介してコレクタ主電極501を第1の凹部516の斜面に露出したnバッファー層522およびnドリフト層503と第2のJTE517端部との上にまで延在させている。これにより、高い順方向電圧印加時には、凸部斜面のn電流拡大層504とnドリフト層503の表面がエミッタ主電極509の低い電位による電界効果でp層に反転してp第1連結層を形成し、接合端pボディ層526と第1のJTE512とを連結する。この結果、これらはメサJTEターミネーションとして有効に機能し、著しい電界緩和がなされる。一方、第1の凹部516の斜面のnバッファー層522とnドリフト層503の表面は、その上に延在しているコレクタ主電極501の高い電位による電界効果でn蓄積層となり、第2のJTE517が接合端pコレクタ層528から電気的により強固に分断される。この結果、耐圧に相当する高い順方向電圧が印加されて、第1のJTE512から拡がる空乏層で第1のJTE512と第2のJTE517がパンチスルーしても、第2のJTEと接触するnバッファー層522内でこの空乏層はストップさせられる。また、IGBTセル部Aにおいてはpボディ層505から拡がる空乏層がnドリフト層503をパンチスルーするが、nバッファー層522内でストップさせられる。このようにして、高い順方向耐圧が達成される。また、逆方向電圧印加時には、第1凹部516の斜面のnバッファー層522とnドリフト層503の表面はコレクタ主電極501の低い電位による電界効果でp層に反転してp第2連結層を形成し、接合端pコレクタ層528と第2のJTE517を連結する。この結果、これらはメサJTEターミネーションとして有効に機能し、著しい電界緩和がなされる。また一方の主表面側の凸部斜面のn電流拡大層504とドリフト層503の表面はエミッタ主電極509の高い電位による電界効果でn蓄積層となり、第1のJTE512は接合端pボディ層526から電気的により強固に分断される。この結果、耐圧に相当する高い逆方向電圧が印加されて第2のJTE517から拡がる空乏層により第2のJTE517と第1のJTE512がパンチスルーしても、第1のJTE512と接触する部分のn電流拡大層504の内でこの空乏層がストップさせられる。また、セル部Aにおいてはpコレクタ502から拡がる空乏層でnドリフト層503がパンチスルーするが、空乏層はn電流拡大層504内でストップさせられる。このようにして、高い逆方向耐圧が達成される。なお当然ながら、前記の実施例と同様に本実施例の半導体装置においても、コレクタ配線部の溝とp半導体支持体519によりダイシング面530とその周辺のコレクタ配線部との距離は十分確保されており、この間の絶縁破壊耐圧が半導体素子の逆方向耐圧以上にできている。以上のように、新規な電界効果型ターミネーションにより、パンチスルー型Si-IGBT半導体素子および半導体装置の順逆両方向の高耐圧を達成している。これらの電界効果型ターミネーションはオン特性に影響することはほとんどない。すなわち、順方向電圧印加状態でゲート電極に閾値電圧以上のゲート電圧を印加することにより、実施例1と同様にオン電流を流すことができる。次に、本実施例の構造と素子特性を説明する。本実施例においては例えば、pコレクタ層502は不純物濃度が約2x1018cm-3で厚さが約25μm、nバッファー層522は約1.5x1016cm-3で厚さが約15μm、ドリフト層503は不純物濃度が約7x1012cm-3で厚さが615μm、n電流拡大層504は不純物濃度が約1.2x1016cm-3でもよい。コンタクト層やnエミッタ層507、pボディ層505、チャネル部506の構造は実施例1とほぼ同じである。またセルの幅は約105μmでもよく、ゲート酸化膜510の厚さは約500オングストロームでもよい。また、場合によってはn電流拡大層504およびnバッファー層522の凸部斜面および第1の凹部斜面への露出面が、電界効果により確実にp反転しp連結層を形成しやすくするために、低濃度のアルミニュームを打込んでこれらの露出面の不純物濃度を調整しキャリア濃度を適正化してもよい。一方、凸部の高さは約10μmでもよい。第1のJTE512は2ゾーンに分割されており、斜面に近いゾーンは不純物濃度が約1x1017cm-3で幅が約800μm、斜面から遠いゾーンは不純物濃度が約1.8x1017cm-3、で幅が約500μmでもよい。第1のnチャネルストッパー層513の構造は実施例1と同様であり、第1JTE512と第1のnチャネルストッパー層513間の距離は約300μmでもよい。エミッタ主電極509とメサ斜面の間の絶縁膜524の厚さは約750nmでもよく、第1のnチャネルストッパー513と端部を除いた第1JTE512との上のパッシべーション膜厚は約4.0μmでもよい。更に、ターミネーション部Bの他方の主表面の第1凹部516は深さ45μmでもよく、第2JTE517の構造は第1JTE512とほぼ同じである。コレクタ主電極501と第1凹部斜面の間の絶縁膜525の厚さも約750nmでもよく、端部を除いた第2JTE517およびp半導体支持体519の上のパッシべーション膜520の厚さは約4.0μmでもよい。なお、第1および第2のJTE上の接合端pボディ電極527および接合端pコレクタ電極の端は、この端部での電界集中を緩和するために厚いパッシべーション膜上で終端するのが好ましい。本実施例の場合、典型的な順方向耐圧は約6.4~6.8kV、逆方向耐圧は約6.5~6.9kVであった。更に、室温で6kVの逆方向電圧印加時のリーク電流はほとんど6x10-5A/cm2以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。また、Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約46ミリオームcm2であり、6kV級のSi-MOSFETの単位面積当たりの微分オン抵抗の理論値に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。また、ターンオン時間は4.3μs、ターンオフ時間は5.8μsであり十分な高速動作も実現できており、スイッチング損失も十分小さい。特許文献1に開示の公知例の構造の場合、半導体素子をパッケージにダイボンディングする際の機械ストレスでpコレクタ層にクラックや各種欠陥の発生することが懸念された。しかし、本実施例ではp半導体支持体519が効を奏し、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。また本実施例の構造により、パンチスルー構造を採用できるので、高い順逆両方向の素子耐圧と良好な素子特性とを同時に達成できる。更に他の実施例と同様に深い第1の凹部および第2のチャネルストッパ523も活用できるので、稼働時の半田からの電界効果および汚れなどを介する電界効果で誘起されるチャネルの悪影響を大幅に緩和できる。このように本実施例の構造により、実施例1および2および4の効果に加えて、電界効果型ターミネーションによりパンチスルー構造を適用でき、更に大幅な逆阻止Si-IGBT半導体素子および半導体装置の性能の向上を達成できる。本発明になる第7の実施例は、8kV級ノンパンチスルー型逆阻止Si-GCTGateCommutatedThyrisitor半導体素子および半導体装置である。一般に、GCT半導体素子はIGBT半導体素子よりも伝導度変調が大きくできるため、高電流密度においてスイッチング速度はやや長くなるがオン電圧を小さくできるという特徴がある。図8にGCT半導体素子の断面図の主要部実施例1のA、B領域に該当を示す。本逆阻止SiGCT半導体素子は16mmx16mmの正方形であり、GCTの活性領域の外周部にはターミネーション領域Bが額縁状に設けられ、その内部の活性領域には長方形状のGCTセルAが多数並列接続して設けられている。セルは他方の主表面側から一方の主表面に向かってアノード電極601、pエミッタ層602、nバッファー層604、nドリフト層603、pベース層605、nエミッタ層606、カソード電極607の順に積層されている。本実施例においては例えば、セルAの幅は78μm、nエミッタ層の幅は50μmであってもよい。nエミッタ層間は凹部になっており、その幅は28μmであってもよい。凹部の底にはpベース層605が露出している。nエミッタ層606およびpベース層605上には各々カソード電極607とゲート電極608が設けられており、pエミッタ層602にはアノード電極601が設けられている。pエミッタ層602の不純物濃度は5x1018cm-3で厚さが30μm、nバッファー層604の不純物濃度は1x1016cm-3で厚さが20μm、nドリフト層603の不純物濃度は1.5x1013cm-3で厚さが945μm、pベース層605の不純物濃度は5x1017cm-3で厚さが25μm、nエミッタ層606の不純物濃度は5x1019cm-3で厚さが15μmであってもよい。一方の主表面に形成した第1のターミネーション612と他方の主表面の第1凹部616に形成した第2のターミネーション617は2ゾーン構成であり、不純物濃度や幅は実施例1とほぼ同じである。なお実施例4と同様に、第1凹部616により分断されたpエミッタ層はp半導体支持体619として機能する。また、チャネルストッパ624と第1凹部616により分断されたnバッファー層604とは、第2のチャネルストッパとして機能する。第1凹部616の深さは55μmであってもよい。本実施例のGCT半導体装置の断面構成は、半導体素子がGCTである点を除けば図3の実施例1の断面構成とほぼ同じである。本実施例の動作機構と特性を説明する。まず、耐圧について説明する。アノード電極601の電位がカソード電極607の電位よりも高い、いわゆる順バイアスにすると、pベース層605および接合端pベース層626とnドリフト層603で形成する主接合および第1JTE612とnドリフト層603とで形成する接合が逆バイアスされる。そして、これらの接合から空乏層がnドリフト層603側に拡がる一方、第1JTE612が上記主接合の端部の電界を緩和する。本実施例の場合は、耐圧に該当する順電圧が印加されても、空乏層が第2JTE617およびnバッファー層604に達しないようにnドリフト層603を十分厚くしたいわゆるノンパンチスルー構造にしてあるので高い順方向耐圧が達成される。またアノード電極601の電位がカソード電極607の電位よりも低い、いわゆる逆バイアスにすると、pエミッタ層602および接合端pエミッタ層728とnバッファー層604とで形成する主接合および第2JTE617とnドリフト層603とで形成する接合とが逆バイアスされ、これらの接合から空乏層がnドリフト層603側に拡がる。pエミッタ602および接合端pエミッタ層628と主接合を形成するnバッファー層604は薄いので比較的低い逆バイアスで完全に空乏化してしまうため、空乏層はnドリフト層603内に侵入して拡がる一方、第2JTE617がこの主接合端の電界を緩和する。耐圧に該当する逆電圧が印加されても、上記のようにドリフト層603は十分厚くしており、空乏層が第1JTE612およびpベース層605に達することはなく高い逆方向耐圧が達成される。本実施例の場合、典型的な順方向耐圧は約8.5~8.9kV、逆方向耐圧は約8.6~8.2kVであり、妥当な耐圧であった。更に、室温で8kVの逆方向電圧印加時のリーク電流はほとんど7x10-5A/cm2以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。次に、本実施例のターンオン特性について説明する。GCT半導体装置を順バイアス状態にした状態で、ゲート電極608にカソード電極606の電位よりも高いゲート電圧を印加してゲート電流を流し所定の閾値電流以上に大きくすると、アノード電極601とカソード電極607間の印加電圧以下、Vakと表示が約0.7V以上ではスイッチングしてアノード電極からカソード電極に向けてオン電流以下、Iakとが流れる。本実施例の場合、Vce=5Vにおける単位面積当たりのオン電流密度は55A/cm2である。市販の6kV耐圧のGCTの場合は、耐圧が低く逆阻止能力がないにもかかわらずVce=5Vにおけるオン電流密度は40~45A/cm2と低い。また、単位面積当たりの微分オン抵抗は約32ミリオームcm2であり、同耐圧のSiIGBTよりも低く、伝導度変調が更に十分なされていることが判る。次に、アノード電極601からカソード電極607に流れているオン電流を遮断する際のターンオフ特性について説明する。ターンオフの際にはゲート電極606にカソード電極607よりも低いゲート電圧を印加して、カソード電極に流れている通電電流の全てを瞬時にゲート電極606側に流す。これにより、通常のゲートターンオフサイリスタよりも短時間でターンオフできターンオフ損失を大幅に低減できる。本実施例の場合、ターンオン時間は8μs、ターンオフ時間は12μsであり十分な高速動作も実現できており、スイッチング損失も十分小さい。半導体素子をパッケージにダイボンディングする際の機械ストレスでpエミッタ層602および接合端pエミッタ層628にクラックや各種欠陥が発生することが懸念されたが、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。このように本実施例では、半導体支持体619により実装時のpエミッタ層602に及ぼすストレスを大幅に緩和でき各種の欠陥を低減できるので、リーク電流や損失の低減ができるとともに歩留まりの向上すなわち量産性の向上ができる。また本実施例の半導体素子の逆阻止構造により、コレクタ配線部から第2のJTE表面までの距離を第1凹部の深さ分だけ増大できるので、半導体素子の他方の主表面における第2のJTE表面やドリフト層露出面へのコレクタ配線部による電界効果の影響を抑制でき、初期のみならず稼働時のチャネル発生等を抑制でき信頼性も向上できる。以上のように、本実施例の構造により、逆阻止Si-GCTの高い逆方向耐圧と低損失、高量産性、高信頼性を達成できる。本発明になる第8の実施例は15kV級の高耐圧ノンパンチスルー型逆阻止nチャネルSiC-IGBT半導体素子および半導体装置である。本半導体素子は前記実施例と同様に正方形状であり、サイズは5mmx5mmである。図10に断面図の主要部実施例1のA、B領域に該当を示す。セルAの幅は約20μm、ターミネーション領域Bの幅は約1100μm、装置の厚さは約250μmである。本逆阻止SiC-IGBT半導体素子の断面形状は、半導体材料としてSiの代わりにSiCを用いている点とn電流拡大層704を設けている点、およびp半導体支持体719が1段構成である点を除けば実施例4とほぼ同じ構成である。図10を用いて本実施例の主要な断面構成を説明する。セルAはダイボンディングされる他方の主表面側から、コレクタ電極701、pコレクタ層702、nバッファー層722、nドリフト層703、n電流拡大層704、pボディ層705、チャネル層706およびnエミッタ層707の順で構成され、pコンタクト層708とnエミッタ層707上にはエミッタ電極709が設けられている。更にnエミッタ層707とチャネル層706およびpボディ層705間のn電流拡大層704の上にはゲート酸化膜710が設けられ、このゲート酸化膜を介してゲート電極711が設けられている。例えば、pコレクタ層702は不純物濃度が約1x1019cm-3で厚さが約30μm、nバッファー層722は不純物濃度が約1x1016cm-3で厚さが約10μm、nドリフト層703は不純物濃度が約3x1014cm-3で厚さが約208μm、n電流拡大層704は不純物濃度が約1x1016cm-3で厚さが約2μmであってもよい。また、コンタクト層708は不純物濃度が約1x1019cm-3で巾が6μm、nエミッタ層707は不純物濃度が約4x1019cm-3で巾が3μm、pボディ層705は不純物濃度が約1x1018cm-3で巾が14μm、チャネル部706は不純物濃度が約2x1016cm-3で巾が約1μmであってもよく、n電流拡大層704の主表面への露出部の幅すなわちpボディ705間の幅は約6μmであってもよい。この場合はセルの幅は約20μmである。なお、ゲート酸化膜の厚さは約500オングストロームであってもよい。なお、n電流拡大層704の機能は実施例6と同じなので説明を割愛する。ターミネーション領域Bの一方の主表面側は、SiC-IGBTセルの半分と接合端pボディ層726、2ゾーン構成のJTE712、チャネルストッパ層713などから構成されている。ターミネーション領域Bの凸部70に設けた接合端pボディ層726のうちの活性領域側の部分上にはチャネルとnエミッタ層、pコンタクト層が設けられ、更にその上にはゲート酸化膜を介してゲート電極とエミッタ電極としても機能する接合端pボディ層電極727とが形成されており、1/2のIGBTセルとして機能する。一方、接合端pボディ層726の凸部斜面側の部分上にはnエミッタ層とゲート電極が形成されていないのでIGBTセルとしては機能しない。しかし、この接合端pボディ層726部分は、凸部斜面に沿った第1のp連結層715によって凸部底面80のJTE712と接続されてメサJTEを構成しており、メサとJTEの両者の電界緩和効果が融合して高い電界緩和効果を発揮する。また、JTE712から所定の距離をおいてnチャネルストッパー層713が設けられている。例えば、凸部の高さは約3μm、2ゾーンJTEの斜面に近いゾーン712aは不純物濃度が約3x1017cm-3で巾が約350μm且つ厚さが約0.6μm、斜面から遠いゾーン712bは不純物濃度が約1.5x1017cm-3で巾が約300μm且つ厚さが約0.6μmであってもよい。また、第1のp連結層715は不純物濃度が約3x1017cm-3であってもよく、nチャネルストッパー層は不純物濃度が約1x1018cm-3、JTE712とnチャネルストッパー層713間は約100μmであってもよい。一方、ターミネーション領域Bの他方の主表面側には、活性領域のpコレクタ702に接してその周囲を取り囲む接合端pコレクタ層728が設けられ、更にこの層に接してこの層の周囲を取り囲んで第1の凹部716が設けられ、凹部の底面には2ゾーンのJTE717が設けられている。また、JTE717は凹部斜面に沿って設けられた第2のp連結層718により、接合端pコレクタ728と接続されて第2のメサJTEが構成されている。また、接合端pコレクタ層728は前記1/2のIGBTセルのコレクタとしても機能する。第1の凹部をはさんで活性領域や接合端pコレクタ層728の反対側には、p半導体支持体719が設けられている。このp半導体支持体719はpコレクタ702および接合端pコレクタ層728と同一の工程で作製され、第1の凹部716により分断されたものである。p半導体支持体719と第1の凹部716は絶縁物である第2のパッシベーション膜720で表面が被覆されているので、コレクタ層702やコレクタ電極701から電気的に絶縁されており、主に実装時にIGBTセルの損傷を抑制する支持体としての機能をもつ。例えば、第1の凹部716は深さが約45μmで底部の幅が約750μm、JTE717の活性領域に近いゾーン717aは不純物濃度が約3x1017cm-3で巾が約350μm、活性領域から遠いゾーン717bは不純物濃度が約1.5x1017cm-3で巾が約300μm、第2のp連結層718は不純物濃度が約3x1017cm-3であってもよい。nバッファー層722の機能は実施例4と同様なので説明は割愛する。分断されたnバッファー層723とチャネルストッパ724で構成する第2のチャネルストッパの機能は、実施例4の第2のnチャネルストッパと基本的に同じであるので説明は省略するが、より大きなチャネル阻止能力があり、逆耐圧の低下も抑制できるので、品質が安定化し量産性が向上できるとともに信頼性の改良にも効果的であった。このチャネルストッパ724は、概略的には例えば次のようなプロセスフローで形成する。一方の面にn電流拡大層704を設けたドリフト層703の他方の面にエピタキシャル成長で形成したnバッファー層722に窒素を局所的にイオン打込みし、その後pコレクタ層702をエピタキシャル成長した後に第1の凹部716をエッチングしてメサ状の半導体支持体719を形成することにより形成する。このチャネルストッパ724の不純物濃度は、例えば約1x1018cm-3、であってもよい。図11は本実施例の半導体装置の主要断面図を示す。半導体素子750をダイボンディングするコレクタ配線部753の半導体素子750の周囲に、溝を形成することなしにメサ状接続部763を設けている点を除けば、その断面構成は図3の実施例1とほぼ同様である。この断面構成は、本実施例のように半導体素子750のサイズが小さい場合に好適である。高い耐圧に対応してコレクタ配線部753のメサ状接続部763の高さを高くしてある。これはダイシング面730とコレクタ配線部753との最短距離を十分確保し、この間の絶縁破壊耐圧が半導体素子の逆方向耐圧以上になるようにするためである。本実施例の場合は耐圧が15kVであるので、例えばこの間のレジンの絶縁破壊電界が約60kV/cmの場合はこのメサ状接続部763の高さは約2.5mm以上にすればよい。メサ状接続部763の上面も素子サイズに対応して小さくしてあるが、コレクタ電極よりも過度に小さくするとダイボンディング部の抵抗が増えて発熱が増大したり、半導体素子の熱の放散が損ねられたり、ダイボンディング強度が損ねられてしまう。一方、真空中でレジンを滴下塗布する際に、メサ状接続部63と半導体素子の第1の凹部の間にガスが残留するのを避けるとともに、レジンが充満できるようにするためには、p半導体支持体719よりも内側に存在するような大きさにする必要がある。本実施例の半導体装置の場合、典型的な順方向耐圧は約15.4~15.9kVであり、逆方向耐圧は約15.2~15.7kVであった。Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約41ミリオームcm2と小さく、且つターンオフ時間も260nsと短く、Si-IGBTに比べて損失を大幅に低減できた。このように本実施例の構造により、実施例1の効果に加えて、SiCを用いたので大幅な高耐圧化と低損失化が達成できるとともに、nバッファー層722とn電流拡大層704により更なる損失の低減ができ、且つ第2のチャネルストッパ723と724により量産性や信頼性の向上も達成できる。以上、第1から第8の実施例に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、構造諸元の数値や半導体材料を変更することにより20kVや50kVといった更に高い耐圧の逆阻止半導体装置や1kVや4kVといった低目の耐圧の逆阻止半導体装置に展開できることは当然である。また、nチャネルIGBTについて説明したが、極性が反対のpチャネルIGBTに展開できることも当然である。更に、ターミネーションがJTEの場合について主に説明したが、第1および第2ターミネーションのいづれも、FLRやRESURF、ガードリング等の他のターミネーションや濃度の異なる更に多数のゾーン4ゾーンや12ゾーン等から構成されるJTE等を適用できることも当然である。素子形状やセル形状も実施例で言及した形状以外の種々の形状が採用できることも当然である。また第1凹部のみの場合について言及したが、更に多段の凹部を設ける場合にも同様に適用できるものである。また逆阻止半導体素子として、逆阻止IGBTと逆阻止GCTについて言及したが、逆阻止MGBTや逆阻止SIAFETHStaticInductionAccumulatedThyrisitor,逆阻止SIサイリスタStaticInductionThyristor逆阻止MOSサイリスタ等の他のバイポーラ半導体素子を適用できることも当然である。更に、1個の逆阻止半導体素子のみを内蔵した半導体装置について言及したが、複数個のしかも構造の異なる本発明になる逆阻止半導体素子同士を内蔵した逆阻止半導体装置や1個以上の本発明になる逆阻止半導体素子とその他の半導体素子とを内蔵した逆阻止半導体装置、更には半導体素子の制御回路までをも内蔵した逆阻止半導体装置にも当然応用展開できるものである。また、本発明の半導体装置のパッケージ構造としては、一般的なIGBTモジュールを想定したパッケージ構造について言及したが、TO3型やデュアルインライン型等の片面半田接着型のパッケージ構造や、他の片面および両面圧接型のパッケージ構造に適用できることも当然である。"