各シフト部が初期値を保存して、少なくとも1つの入力信号を受信し、前記少なくとも1つの入力信号に応答して、保存された前記初期値を順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定する初期値設定部とを備え、前記異なるフィルタ設定信号の各々は、前記少なくとも1つの入力信号をフィルタリングするための異なる基準を示し、前記初期保存値は第1ロジック値または第2ロジック値を有し、前記複数のシフト部のうちあらかじめ選択されたシフト部に前記第1ロジック値がシフトされると、出力信号を活性化することを特徴とするフィルタ回路。前記第1ロジック値が前記選択されたシフト部に到達するためにシフトされなければならないシフト部の個数が、前記異なるフィルタ設定信号に応答して変わることを特徴とする請求項1に記載のフィルタ回路。初期に前記第1ロジック値が保存されたシフト部の個数は、前記異なるフィルタ設定信号に応じて変わることを特徴とする請求項1に記載のフィルタ回路。前記異なるフィルタ設定信号に応じて、フィルタ回路の構成が変わることを特徴とする請求項1に記載のフィルタ回路。前記初期値設定部が、前記複数のシフト部に保存される値をリセットすることを特徴とする請求項1に記載のフィルタ回路。前記出力信号に応答して、リセット信号を活性化するリセット信号生成部をさらに備えることを特徴とする請求項5に記載のフィルタ回路。前記リセット信号生成部が、前記少なくとも1つの入力信号が非活性化されると、前記リセット信号を活性化することを特徴とする請求項6に記載のフィルタ回路。各シフト部が初期値を保存して、少なくとも1つの入力信号を受信し、前記少なくとも1つの入力信号に応答して、保存された前記初期値を第1方向または第2方向に、順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定する初期値設定部とを備え、前記異なるフィルタ設定信号の各々は、前記少なくとも1つの入力信号をフィルタリングするための異なる基準を示し、前記初期保存値は第1ロジック値または第2ロジック値を有し、前記複数のシフト部のうち第1シフト部に前記第1ロジック値がシフトされると、第1出力信号を生成し、前記複数のシフト部のうち第2シフト部に前記第1ロジック値がシフトされると、第2出力信号を生成することを特徴とするフィルタ回路。前記第1シフト部は、前記センターシフト部から、前記第1方向に位置する前記複数のシフト部のうちの1つであり、前記第2シフト部は、前記センターシフト部から前記第2方向に位置する前記複数のシフト部のうちの1つであることを特徴とする請求項8に記載のフィルタ回路。前記1つ以上の入力信号が、第1入力信号および第2入力信号を含み、前記複数のシフト部が、前記第1入力信号に応答して、各々の保存値を前記第1方向にシフトし、前記第2入力信号に応答して、各々の保存値を前記第2方向にシフトすることを特徴とする請求項9に記載のフィルタ回路。前記第1ロジック値が前記第1シフト部または前記第2シフト部に到達するためにシフトされなければならないシフト部の個数が、前記異なるフィルタ設定信号に応答して変わることを特徴とする請求項10に記載のフィルタ回路。前記初期値設定部が、リセット信号が活性化すると、前記センターシフト部および前記複数のシフト部の各々に保存される値を前記初期値にリセットすることを特徴とする請求項8に記載のフィルタ回路。前記第1出力信号または前記第2出力信号に応答して、前記リセット信号を生成するリセット信号生成部をさらに備えることを特徴とする請求項12に記載のフィルタ回路。少なくとも1つの検出信号を生成する検出部と、各シフト部が初期値を保存して、少なくとも1つの前記検出信号を受信し、前記少なくとも1つの検出信号に応答して、保存された前記初期値を第1方向または第2方向に、順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定するフィルタ部と、前記フィルタ部の出力信号に応答して動作を行う動作部と、を備えることを特徴とする集積回路。前記異なるフィルタ設定信号の各々は、前記少なくとも1つの検出信号をフィルタリングするための異なる基準を示し、前記初期保存値は第1ロジック値または第2ロジック値を有し、前記複数のシフト部のうち第1シフト部に前記第1ロジック値がシフトされると、第1出力信号を生成し、前記複数のシフト部のうち第2シフト部に前記第1ロジック値がシフトされると、第2出力信号を生成することを特徴とする請求項14に記載のフィルタ回路。前記第1シフト部が、前記センターシフト部から、前記第1方向に位置する前記複数のシフト部のうちの1つであり、前記第2シフト部が、前記センターシフト部から前記第2方向に位置する前記複数のシフト部のうちの1つであることを特徴とする請求項15に記載の集積回路。前記1つ以上の検出信号が、第1検出信号および第2検出信号を含み、前記センターシフト部および前記複数のシフト部が、前記第1検出信号に応答して、各々の保存値を前記第1方向にシフトし、前記第2検出信号に応答して、各々の保存値を前記第2方向にシフトすることを特徴とする請求項16に記載の集積回路。前記第1ロジック値が前記第1シフト部または前記第2シフト部に到達するためにシフトされなければならないシフト部の個数が、前記異なるフィルタ設定信号に応答して変わることを特徴とする請求項15に記載の集積回路。前記初期値設定部が、リセット信号が活性化すると、前記センターシフト部および前記複数のシフト部の各々に保存される値を前記初期値にリセットすることを特徴とする請求項14に記載の集積回路。本発明は、前記のような問題を解決するために提案されたもので、その目的は、フィルタ深さ範囲が増加しても回路の構成が簡単で、かつ回路の面積およびローディングを減らすことができるフィルタ回路およびフィルタ回路を含む集積回路を提供することにある。本発明の一実施形態に係るフィルタ回路は、各シフト部が初期値を保存して、少なくとも1つの入力信号を受信し、前記少なくとも1つの入力信号に応答して、保存された前記初期値を順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定する初期値設定部とを備え、前記異なるフィルタ設定信号の各々は、前記少なくとも1つの入力信号をフィルタリングするための異なる基準を示し、前記初期保存値は第1ロジック値または第2ロジック値を有し、前記複数のシフト部のうちあらかじめ選択されたシフト部に前記第1ロジック値がシフトされると、出力信号を活性化する。また、本発明の他の実施形態に係るフィルタ回路は、各シフト部が初期値を保存して、少なくとも1つの入力信号を受信し、前記少なくとも1つの入力信号に応答して、保存された前記初期値を第1方向または第2方向に、順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定する初期値設定部とを備え、前記異なるフィルタ設定信号の各々は、前記少なくとも1つの入力信号をフィルタリングするための異なる基準を示し、前記初期保存値は第1ロジック値または第2ロジック値を有し、前記複数のシフト部のうち第1シフト部に前記第1ロジック値がシフトされると、第1出力信号を生成し、前記複数のシフト部のうち第2シフト部に前記第1ロジック値がシフトされると、第2出力信号を生成する。また本発明の実施形態に係るフィルタ回路を含む集積回路は、少なくとも1つの検出信号を生成する検出部と、各シフト部が初期値を保存して、少なくとも1つの前記検出信号を受信し、前記少なくとも1つの検出信号に応答して、保存された前記初期値を第1方向または第2方向に、順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定するフィルタ部と、前記フィルタ部の出力信号に応答して動作を行う動作部とを備える。本発明によると、フィルタ深さの範囲が増加しても、フィルタ回路を簡単に構成することが可能で、フィルタ回路の面積およびローディングを小さくすることができる。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を実施することができる程度に、本発明の好ましい実施形態を、添付図面を参照して詳細に説明する。図2は、本発明の一実施形態に係るフィルタ回路統合方式の構成図である。図2にすように、フィルタ回路は、第1入力信号IN1に応答して自身の保存値を第1方向201にシフトし、第2入力信号IN2に応答して自身の保存値を第2方向202にシフトするセンターシフト部210および複数のシフト部211Aないし215A、211Bないし215Bと、フィルタ深さに応じて、センターシフト部210および複数のシフト部211Aないし215A、211Bないし215Bの各々に保存される初期値INIT<0:5>を設定する初期値設定部220と、出力信号OUT1、OUT2に応答してリセット信号RSTを生成するリセット信号生成部230とを備える。以下、図2を参照してフィルタ回路の動作を説明する。初期値設定部220は、リセット信号RSTが活性化すると、フィルタ深さ情報SELをデコーディングして複数の初期値INIT<0:5>を設定する。フィルタ深さ情報SELに応じて、センターシフト部210および複数のシフト部211Aないし215A、211Bないし215Bに保存される複数の初期値INIT<0:5>のうち、一部は活性化され、残りは非活性化される。活性化された初期値は1であり、非活性化された初期値は0である反対も可能。参考として、フィルタ深さ情報SELは、1ビット以上の信号であり、フィルタ深さの最大値より大きくないフィルタ回路のフィルタ深さを含む入力信号をフィルタリングするための異なる基準を示す。フィルタ回路は、異なるフィルタ深さ信号に応じて、異なる信号をフィルタリングする。センターシフト部210および複数のシフト部211Aないし215A、211Bないし215Bに保存された値は、第1入力信号IN1が入力されると第1方向201に、第2入力信号IN2が入力されると第2方向202にシフトされる。1が保存されたシフト部の位置に応じて、1が第1シフト部215A、センターシフト部210から第1方向201にあらかじめ設定または第2シフト部215Bセンターシフト部210から第2方向202にあらかじめ設定に到達するために、第1方向201または第2方向202を経由しなければならないシフト部の個数が変わる。例えばフィルタ深さが3ならば、1は3個のシフト部第1方向201に213A、214A、215A、第2方向202に213B、214B、215Bを経由して、第1シフト部215Aまたは第2シフト部215Bに到達する。それゆえに、INIT<0:2>=1と、INIT<3:5>=0とに設定する。このような動作のために必ずしもINIT<0:2>をすべて1とする必要はなく、INIT<2>のみ1と設定することもできる。参考として、第1シフト部は、センターシフト部210から第1方向201に位置したシフト部211Aないし215Aのうち1つに、第2シフト部は、センターシフト部210から第2方向201に位置したシフト部211Bないし215Bのうち1つにあらかじめ設定することができる。第1入力信号IN1が入力された回数と第2入力信号IN2が入力された回数との差が3となると、1が第1シフト部215Aまたは第2シフト部215Bに到達する。1が第1シフト部215Aに到達すると第1出力信号OUT1が生成され、第2シフト部215Bに到達すると第2出力信号OUT2が生成される。第1出力信号OUT1または第2出力信号OUT2が活性化すると、リセット信号生成部230はリセット信号RSTを活性化し、リセット信号RSTが活性化すると初期値設定部220は、あらためてフィルタ深さ情報SELに応答して、複数の初期値INIT<0:5>のうち、一部は活性化され、残りは非活性化される。参考として、第1方向201と第2方向202とでフィルタ深さが必ずしも同じである必要はない。第1シフト部215Aと第2シフト部215Bとで異なるように設定したり、第1方向201の複数のシフト部211Aないし215Aに保存される初期値と、第2方向202の複数のシフト部211Bないし215Bに保存される初期値とを互いに異なるように設定しても良い。本発明の場合、従来とは異なり、出力信号OUT1、OUT2を生成するシフト部215A、215Bをあらかじめ設定しておいて、フィルタ深さに応じて、活性化された初期値が保存されるシフト部を変更する。したがって、従来のように出力信号OUT1、OUT2を生成するシフト部を選択しないためマルチプレクサである選択部120、130が不要となる。これにより、フィルタ深さの範囲が増加しても論理ゲートのステージ数が増加せず、ローディング増加による信号のレベル低下を補償するためのバッファ図2未図示のサイズおよび電流がおおきく増加しない。マルチプレクサがないので、回路の構成も簡単となる。本発明の他の実施形態に係るフィルタ回路は、入力信号IN1、IN2に応答して自身の保存値を第1方向201または第2方向202にシフトするセンターシフト部210および複数のシフト部211Aないし215A、211Bないし215Bを備え、活性化した初期値1が第1シフト部215Aに到達すると、出力信号OUT1を生成するように構成することができる。第1方向201ではフィルタリング動作を行うが、第2方向202ではフィルタリング動作を行わない単方向フィルタ回路である。ここでフィルタリング動作とは、K1-K2=フィルタ深さとなれば出力信号OUT1を生成する動作をいう。このようなフィルタ回路も、基本的な原理は図2のフィルタ回路と同一である。図3は、本発明に係るフィルタ回路図2の動作を説明するための図である。四角形は、各シフト部210、211Aないし215A、211Bないし215Bに対応する。301はセンターシフト部210、302は第1シフト部215A、303は第2シフト部215Bに対応する。斜線の四角形は、活性化された初期値1が保存されたものであり、斜線のない四角形は、非活性化された初期値0が保存されたものである。第1動作310は、フィルタ深さが5である場合のフィルタ回路の動作を表す。第1動作310では、IN2、IN1、IN1、IN1、IN1、IN1、IN1の順序で入力信号IN1、IN2が入力される。K1=6であり、K2=1であるので、第1出力信号OUT1が活性化する。第2動作320は、フィルタ深さが4である場合のフィルタ回路の動作を表す。第2動作320では、IN1、IN2、IN2、IN2、IN2、IN2の順序で入力信号IN1、IN2が入力される。K1=1であり、K2=5であるので、第2出力信号OUT2が活性化する。第3動作330は、フィルタ深さが3である場合のフィルタ回路の動作を表す。第3動作330では、IN1、IN1、IN2、IN2、IN2、IN2、IN2の順序で入力信号IN1、IN2が入力される。K1=2であり、K2=5であるので、第2出力信号OUT2が活性化する。図4は、本発明の他の一実施形態によるフィルタ回路比例方式の構成図である。図4に示すように、フィルタ回路は、第1入力信号IN1に応答して自身の保存値を第1方向401にシフトする複数のシフト部410Aないし414Aと、第2入力信号IN2に応答して自身の保存値を第2方向402にシフトする複数のシフト部410Bないし414Bと、フィルタ深さに応じて、複数のシフト部410Aないし414A、410Bないし414Bの各々に保存される初期値UINIT<0:4>、DINIT<0:4>を設定する初期値設定部420と、出力信号OUT1、OUT2に応答してリセット信号URST、DRSTを生成するリセット信号生成部430とを備える。図4を参照して、フィルタ回路の動作を説明する。第1初期値設定部421は、第1リセット信号URSTが活性化されると、第1フィルタ深さ情報USELをデコーディングして複数の第1初期値UINIT<0:4>を設定する。第2初期値設定部422は、第2リセット信号DRSTが活性化されると、第2フィルタ深さ情報DSELをデコーディングして複数の第2初期値DINIT<0:4>を設定する。フィルタ深さ情報USEL、DSELに応じて、複数のシフト部410Aないし414A、410Bないし414Bに保存される初期値UINIT<0:4>、DINIT<0:4>のうち、一部は活性化され、残りは非活性化される。活性化された初期値は1であり、非活性化された初期値は0である反対も可能。参考として、フィルタ深さ情報USEL、DSELは、1ビット以上の信号であり、フィルタ深さの最大値より大きくないフィルタ回路のフィルタ深さを表す。以下では、第1フィルタ深さ情報USELと第2フィルタ深さ情報DSELとが同じであると仮定する。第1初期値UINIT<0:4>は、第1方向401の複数のシフト部410Aないし414Aに保存されるものであり、第2初期値DINIT<0:4>は、第2方向402の複数のシフト部410Bないし414Bに保存されるものである。第1方向401の複数のシフト部410Aないし414Aに保存された値は、第1入力信号IN1が入力されると第1方向401にシフトされ、第2入力信号IN2が入力されると改めて初めから初期化される。第2方向402の複数のシフト部410Bないし414Bに保存された値は、第2入力信号IN2が入力されると第2方向402にシフトされ、第1入力信号IN1が入力されると改めて初めから初期化される。1が保存されたシフト部の位置に応じて、1が第1シフト部414A、第1方向401にあらかじめ設定または第2シフト部414B、第2方向402にあらかじめ設定に到達するために、第1方向401または第2方向402を経由しなければならないシフト部の個数が変わる。例えばフィルタ深さが3ならば、1は3個のシフト部第1方向401に412A、413A、4154、第2方向402に412B、413B、414Bを経由して、第1シフト部414Aまたは第2シフト部414Bに到達する。それゆえに、UINIT<0:1>、DINIT<0:1>=1に、UINIT<2:4>、DINIT<2:4>=0に設定する。このような動作のために必ずしもUINIT<0:1>、DINIT<0:1>=1をすべて1とする必要はなく、UINIT<1>、DINIT<1>のみ1と設定することもできる。第1入力信号IN1が連続で入力された回数が3になるか、或いは第2入力信号IN2が連続で入力された回数が3になると、1が第1シフト部414Aまたは第2シフト部414Bに到達する。1が第1シフト部414Aに到達すると第1出力信号OUT1が生成され、第2シフト部414Bに到達すると第2出力信号OUT2が生成される。第1出力信号OUT1が活性化されると、第1リセット信号生成部431は第1リセット信号URSTを活性化し、第1リセット信号URSTが活性化されると、第1初期値設定部421は、第1フィルタ深さ情報USELに応答して複数の第1初期値UINIT<0:4>を改めて設定する。第2出力信号OUT2が活性化されると、第2リセット信号生成部432は第2リセット信号DRSTを活性化し、第2リセット信号DRSTが活性化されると、第2初期値設定部422は、第2フィルタ深さ情報DSELに応答して複数の第2初期値DINIT<0:4>を改めて設定する。入力信号IN1、IN2は、必ずしも2個である必要はなく、1つの入力信号の論理値に応じてシフト方向401、402を異なるようにする構成も可能である。このようなフィルタ回路も、基本的な原理は図4のフィルタ回路と同一である。本発明の他の実施形態に係るフィルタ回路は、入力信号IN1に応答して自身の保存値をシフトする複数のシフト部410Aないし414Aと、フィルタ深さに応じて、複数のシフト部410Aないし414Aの各々に保存される初期値UINIT<0:4>を設定する1つの初期値設定部と、出力信号OUT1または非活性化された入力信号IN2に応答して、リセット信号URSTを活性化する1つのリセット信号生成部とを備える。第1方向201ではフィルタリング動作を行うが、第2方向202ではフィルタリング動作を行わない単方向フィルタ回路である。フィルタ回路は、初期値UINIT<0:4>のうちの活性化された初期値が、複数のシフト部410Aないし414Aのうちのあらかじめ設定されたシフト部414Aに到達すると、出力信号OUT1を生成する。このようなフィルタ回路も、基本的な原理は図4のフィルタ回路と同一である。図5は、本発明に係るフィルタ回路図4の動作を説明するための図である。四角形は、各シフト部410Aないし414A、410Bないし414Bに対応する。501はシフト部410A、502はシフト部410B、503は第1シフト部414A、504は第2シフト部414Bに対応する。斜線の四角形は、活性化された初期値1が保存されたものであり、斜線のない四角形は、非活性化された初期値0が保存されたものである。第1動作510は、フィルタ深さが5である場合のフィルタ回路の動作を表す。第1動作510では、IN2、IN2、IN2、IN1、IN1、IN1、IN1、IN1の順序で入力信号IN1、IN2が入力される。第1入力信号IN1が連続で入力された回数が5であるので、第1出力信号OUT1が活性化する。第2動作520は、フィルタ深さが4である場合のフィルタ回路の動作を表す。第2動作520では、IN1、IN1、IN2、IN2、IN2、IN1、IN1、IN1、IN1の順序で入力信号IN1、IN2が入力される。第1入力信号IN1が連続で入力された回数が4であるので、第1出力信号OUT1が活性化する。第3動作530は、フィルタ深さが3である場合のフィルタ回路の動作を表す。第3動作530では、IN1、IN1、IN2、IN2、IN2の順序で入力信号IN1、IN2が入力される。第2入力信号IN2が連続で入力された回数が3であるので、第2出力信号OUT2が活性化する。図6は、本発明に係るフィルタ回路を含む集積回路の構成図である。図6に示すように、集積回路は、所定の値を検出して1以上の検出信号を生成する検出部610と、検出信号IN1、IN2の入力を受けて出力信号OUT1、OUT2を生成するフィルタ部620と、フィルタ部620の第1出力信号OUT1および第2出力信号OUT2に応答して動作を行う動作部630とを備える。検出信号IN1、IN2は、フィルタ回路図2、図4の入力信号IN1、IN2に該当する。統合方式が用いられる場合、フィルタ部620は図2のフィルタ回路と同一であり、比例方式が用いられる場合、フィルタ部620は図4のフィルタ回路と同一である。2種類の方式を共に使用する場合、図2のフィルタ回路および図4のフィルタ回路を共に含むが、論理和条件として使用すれば良い。集積回路は、入力端子Aから所定の値の入力を受け、検出部610でこの所定の値とあらかじめ設定された基準値とを比較して検出信号IN1、IN2を生成する。検出信号IN1、IN2に応答してフィルタ部620が出力信号OUT1、OUT2を生成すると、動作部630は、出力信号OUT1、OUT2に応答して自身の動作を調節する。動作部630は、自身の動作結果を出力端子Bに出力する。図7は、本発明に係るフィルタ回路を含む集積回路が適用された遅延固定ループの構成図である。図7に示すように、遅延固定ループは、入力クロックCLKINを遅延して出力クロックCLKOUTを生成する遅延部710と、出力クロックCLKOUTを遅延してフィードバッククロックCLKFBを生成するレプリカ遅延部750と、入力クロックCLKINの位相とフィードバッククロックCLKFBの位相とを比較して検出信号IN1、IN2を生成するフェーズディテクタPD720と、検出信号IN1、IN2のノイズを除去するフィルタ部730と、フィルタ部730で生成された出力信号OUT1、OUT2に応答して、遅延部710の遅延値を制御する遅延制御部740とを備える。フェーズディテクタPD720は、集積回路図6の検出部610に対応し、入力クロックCLKINの位相とフィードバッククロックCLKFBの位相とを比較して検出信号IN1、IN2を生成する。例えば、入力クロックCLKINの位相がフィードバッククロックCLKFBの位相より先行する場合は、第1検出信号IN1を生成し、反対の場合は、第2検出信号IN2を生成する。フィルタ部730は、集積回路図6のフィルタ部620に対応し、検出信号IN1、IN2に含まれうるノイズをフィルタリングして出力信号OUT1、OUT2を生成する。遅延固定ループの遅延部710および遅延制御部740は、集積回路図6の動作部630に対応し、出力信号OUT1、OUT2に応答して自身の動作を調節する。例えば、第1出力信号OUT1に応答して遅延部710の遅延値を増加させ、第1出力信号OUT2に応答して遅延部710の遅延値を減少させる。集積回路図6は、遅延固定ループに限定されて適用されるのではなく、デジタルフィルタ回路を備える信号処理装置や、DSPDSP;DigitalSignalProcessチップで使用されるなど、デジタルフィルタを使用するすべての装置に適用されうる。本発明の技術思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内での多様な実施形態が可能であることが分かるであろう。