"基板と、前記基板上に形成され、ゲートに一定の電位が印加されたときアノードとカソード間で導通することが可能なサイリスタ部と、前記基板上に形成され、かつ前記サイリスタ部から分離するように形成された発光機能を有する発光部とを有し、前記発光部は、第1導電型の第1の半導体層と当該第1の半導体層上に形成された第1導電型と異なる第2導電型の第2の半導体層を含み、第1の半導体層は、前記サイリスタ部のゲートに電気的に接続され、第2の半導体層には、前記発光部を発光させるための発光信号線に電気的に接続される、発光素子。前記基板上には、第1の島領域と、第1の島領域から分離された第2の島領域が形成され、第1の島領域には、前記サイリスタ部が形成され、第2の島領域には前記発光部が形成され、第1および第2の島領域は、pnpn構造の同一の半導体層を含む、請求項1に記載の発光素子。前記発光部は、前記第1の半導体層の直下に前記発光部で発生された光を反射するための反射層を含む、請求項1または2に記載の発光素子。前記反射層は、相対的に屈折率が高い高屈折率層と屈折率が低い低屈折率層の対を含む半導体多層膜反射鏡である、請求項1ないし3いずれか1つに記載の発光素子。前記高屈折率層は、AlAsまたはAlGaAsを酸化した層である、請求項4に記載の発光素子。前記反射層は、AlAsまたはAlGaAsを酸化した絶縁層であり、当該反射層の膜厚は、前記発光部で発生される光の発振波長のλ/4nrnrは媒質の屈折率の奇数倍である、請求項3に記載の発光素子。前記発光部は、前記第1の半導体層の直下に逆バイアスとなるpn接合を提供する半導体層を含む、請求項1または2に記載の発光素子。前記第1の島領域には、pnpn構造のpn接合を利用したダイオードが形成され、当該ダイオードのアノードは、前記サイリスタのゲートと共通である、請求項1ないし7いずれか1つに記載の発光素子。前記第1の島領域には、pnpn構造の半導体層を利用して抵抗が形成され、当該抵抗は前記サイリスタ部のゲートに接続される、請求項1ないし8いずれか1つに記載の発光素子。請求項1ないし9いずれか1つに記載の発光素子が前記基板上に線形に複数形成され発光素子アレイであって、奇数番目のサイリスタ部には、第1の転送信号が供給され、偶数番目のサイリスタ部には、第2の転送信号が供給され、線形に配列されたサイリスタ部は、第1および第2の転送信号に応じて順次点弧され、奇数番目の発光部の第2の半導体層には、第1の発光信号線が接続され、偶数番目の発光部の第2の半導体層には、第2の発光信号線が接続され、サイリスタ部が点弧されているとき、当該サイリスタ部のゲートに接続された発光部は、第1または第2の発光信号線から供給される発光信号が第1の値にあるとき発光し、第2の値にあるとき非発光である、自己走査型発光素子アレイ。請求項10に記載の発光素子アレイを用いた光書込みヘッド。請求項11に記載の光書込みヘッドを備えた画像形成装置。本発明は、高出力化を図る発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置を提供することを目的とする。請求項1は、基板と、前記基板上に形成され、ゲートに一定の電位が印加されたときアノードとカソード間で導通することが可能なサイリスタ部と、前記基板上に形成され、かつ前記サイリスタ部から分離するように形成された発光機能を有する発光部とを有し、前記発光部は、第1導電型の第1の半導体層と当該第1の半導体層上に形成された第1導電型と異なる第2導電型の第2の半導体層を含み、第1の半導体層は、前記サイリスタ部のゲートに電気的に接続され、第2の半導体層には、前記発光部を発光させるための発光信号線に電気的に接続される、発光素子。請求項2は、前記基板上には、第1の島領域と、第1の島領域から分離された第2の島領域が形成され、第1の島領域には、前記サイリスタ部が形成され、第2の島領域には前記発光部が形成され、第1および第2の島領域は、pnpn構造の同一の半導体層を含む、請求項1に記載の発光素子。請求項3は、前記発光部は、前記第1の半導体層の直下に前記発光部で発生された光を反射するための反射層を含む、請求項1または2に記載の発光素子。請求項4は、前記反射層は、相対的に屈折率が高い高屈折率層と屈折率が低い低屈折率層の対を含む半導体多層膜反射鏡である、請求項1ないし3いずれか1つに記載の発光素子。請求項5は、前記高屈折率層は、AlAsまたはAlGaAsを酸化した層である、請求項4に記載の発光素子。請求項6は、前記反射層は、AlAsまたはAlGaAsを酸化した絶縁層であり、当該反射層の膜厚は、前記発光部で発生される光の発振波長のλ/4nrnrは媒質の屈折率の奇数倍である、請求項3に記載の発光素子。請求項7は、前記発光部は、前記第1の半導体層の直下に逆バイアスとなるpn接合を提供する半導体層を含む、請求項1または2に記載の発光素子。請求項8は、前記第1の島領域には、pnpn構造のpn接合を利用したダイオードが形成され、当該ダイオードのアノードは、前記サイリスタのゲートと共通である、請求項1ないし7いずれか1つに記載の発光素子。請求項9は、前記第1の島領域には、pnpn構造の半導体層を利用して抵抗が形成され、当該抵抗は前記サイリスタ部のゲートに接続される、請求項1ないし8いずれか1つに記載の発光素子。請求項10は、請求項1ないし9いずれか1つに記載の発光素子が前記基板上に線形に複数形成され発光素子アレイであって、奇数番目のサイリスタ部には、第1の転送信号が供給され、偶数番目のサイリスタ部には、第2の転送信号が供給され、線形に配列されたサイリスタ部は、第1および第2の転送信号に応じて順次点弧され、奇数番目の発光部の第2の半導体層には、第1の発光信号線が接続され、偶数番目の発光部の第2の半導体層には、第2の発光信号線が接続され、サイリスタ部が点弧されているとき、当該サイリスタ部のゲートに接続された発光部は、第1または第2の発光信号線から供給される発光信号が第1の値にあるとき発光し、第2の値にあるとき非発光である、自己走査型発光素子アレイ。請求項11は、請求項10に記載の発光素子アレイを用いた光書込みヘッド。請求項12は、請求項11に記載の光書込みヘッドを備えた画像形成装置。請求項1によれば、発光部がサイリスタ部と分離されていない発光素子と比較して発光部の高出力化を図ることができる。請求項2によれば、基板上に分離された発光部とサイリスタ部とをモノリシックに形成することができる。請求項3、4によれば、発光部の高出力化を図ることができる。請求項5によれば、反射層の反射率を高くすることができる。請求項6によれば、光の反射と電気的な絶縁を同時に行うことができる。請求項7によれば、発光部の電気的な絶縁を行うことができる。請求項8によれば、ダイオードの形成を容易にすることができる。請求項9によれば、抵抗の形成を容易にすることができる。請求項10によれば、高光出力の自己走査型発光素子アレイを提供することができる。多数の発光素子を同一基板上に集積した発光素子アレイは、その駆動用回路等と組み合わせてLEDプリンタ用のプリントヘッドに用いられる光源に利用されている。発光素子としては、例えば発光ダイオードLEDを1次元的に配列した発光素子アレイでは、外部駆動用回路から画像信号に対応した信号を、一つ一つのLEDに供給しなければならないため、各LEDに給電するためのボンディングパッドがLEDと同数だけ基板上に必要となる。ところが、ボンドパッドは、通常、面積が大きいため、発光素子アレイチップの面積が必然的に大きくなってしまう。チップ面積が大きくなると、1つのウェハから取得できるチップ数は減少するため、コスト低減化に限界が生じてしまう。例えば、A3対応のプリンタの1200dpiプリントヘッドでは、1次元配列されたLEDの数は14000個以上となり、これと同数のワイヤーをボンドパッドにボンディングする必要がある。ワイヤーボンディングの数が増える程、発光素子アレイの作製にかかるコストが大きくなる。さらに、印刷画像の品質を高めるために、高解像度の発光素子アレイを作成する場合には、ボンドパッド数が増えることによりワイヤボンド数が増加し、チップ面積がさらに大きくなることによりコストが増加し、これに加え、チップ上のボンドパッドのレイアウト自体に限界が見えてくる。3端子構造の発光サイリスタを順次点弧させる自己走査型発光素子アレイでは、基板をアノード、最上層のn層をカソードとし、カソード層の直下のp層をゲートとするとき、しきい値以上の電流がゲートに流れないと、アノードカソード間に電流が流れない。自己走査型発光装置以下、SLEDSelfscanningLightEmittingDeviceと呼ぶは、このような性質をもつサイリスタをスイッチ素子として1次元的にアレイ化したシフト部サイリスタと、さらにサイリスタを発光素子として1次元的にアレイ化した発光部サイリスタとを同一基板上に集積したものである。SLEDでは、1つ1つの発光サイリスタに対応したボンドパッドを設ける必要はなく、チップの片側もしくは両側に配置されたボンドパッドに、矩形電圧を給電することにより、発光部サイリスタを端から順次点弧自己走査させることができる。従って、SLEDにおいては、解像度を上げても、ボンドパッドをチップの端に寄せることができ、ボンドパッド数の増加とそれによるチップ面積の拡大、ワイヤボンド数の増加によるコストアップを回避することができる。以下、本発明の実施の形態について図面を参照して説明する。本実施の態様のSLEDは、従来のSLEDと異なり、シフト部サイリスタから分離された発光部を有する。発光部は、好ましくは発光ダイオードである。発光ダイオードが形成される島またはメサは、シフト部サイリスタが形成される島またはメサから分離され、発光ダイオードが形成される島は、シフト部サイリスタが形成される島と同一のpnpn構造を含み、発光ダイオードは、このpnpn構造上に積層される。さらに好ましくは、発光ダイオードとpnpn構造との間には、発光ダイオードが発する光のうち、基板方向に向かう光を反射する反射領域が形成され、反射領域は、発光ダイオードとpnpn構造とを電気的に分離するものであってもよい。pnpn構造を構成する半導体層、および発光部を構成する半導体層は、好ましくはIII-V族化合物半導体によって構成されるが、以下の実施例では、化合物半導体として、GaAs、AlGaAs、AlAsを用いる。また、図面のスケールは、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールと同一ではないことに留意すべきである。図1は、本発明の実施例に係るSLEDの一部の素子の回路構成を示し、図2は、金属配線前のSLEDの平面図、図3は、金属配線後のSLEDの平面図、図4は、図3のA-A線断面図である。先ず、図1を参照すると、ここには、SLED10の一部として6つの発光ダイオードL1、L2、L5、L6と、発光ダイオードL1~L6を順次点灯可能な状態にさせるシフト部サイリスタT1、T2、T5、T6と、隣接するシフト部サイリスタT1~T6のゲート間に接続された結合ダイオードD0、D1、D6とが示されている。発光ダイオードL1~L6の各アノードは、対応するシフト部サイリスタT1~T6の各ゲートに短絡されている。奇数番目の発光ダイオードL1、L3、L5のカソードには、奇数ビット発光信号ラインΦI1が接続され、偶数番目の発光ダイオードL2、L4、L6のカソードには、偶数ビット発光信号ラインΦI2が接続される。シフト部サイリスタT1~T6のアノードは、グランド電位に接続される。奇数番目のシフト部サイリスタT1、T3、T5のカソードには、抵抗R1を介して奇数ビット転送ラインΦ1が接続され、偶数番目のシフト部サイリスタT2、T4、T6のカソードには、抵抗R1を介して偶数ビット転送ラインΦ2が接続される。シフト部サイリスタT1~T6の各ゲートは、ゲート負荷抵抗RGを介して電源ラインVGAに接続される。隣接するシフト部サイリスタT1~T6のゲート間には、結合ダイオードD0~D6が接続される。結合ダイオードは、後述するように、シフト部サイリスタと同一の島内に形成され、シフト部サイリスタのpnpn構造のpn接合を利用して構成される。このため、結合ダイオードD0~D6のカソード電極直下には、寄生サイリスタPT0~PT6が形成される。ここでは、寄生サイリスタPT0~PT6の動作は関係しないので説明を省略する。次に、図2を参照すると、ここには、図1の発光ダイオードL1~L3、シフト部サイリスタT1~T3、結合ダイオードD1~D3をそれぞれ形成するための3つの島S1、S2、S3が例示されている。島S1~S3は、実質的に同一の構成を有しており、p型のGaAs基板上にモノリシックに形成される。島S1、S2、S3は、発光ダイオードL1、L2、L3を形成する島S1a、S2a、S3aと、シフト部サイリスタT1~T3および結合ダイオードD1~D3を形成する島S1b、S2b、S3bとに分割される。図3は、図2上に、アルミニウム等の金属配線が形成された状態を示している。図示するように、奇数ビットおよび偶数ビットの発光信号ラインΦI1、ΦI2、奇数ビットおよび偶数ビットの転送ラインΦ1、Φ2、電源ラインVGAが島S1、S2、S3の配列方向に平行に延在されている。また、島S1、S2、S3の間は、配線WRによって接続され、さらに、島S1a、S2a、S3aの電極と、島S1b、S2b、S3bの電極48の間は、配線WRによって接続される。次に、島の内部構成を説明する。図4は、図3の島S1aと島S1bに跨るA-A線断面図である。同図に示すように、p型のGaAs半導体基板20上には、所定の膜厚、所定のドーパント濃度を有するp型のAlGaAsからなるアノード層22、所定の膜厚、所定のドーパント濃度を有するn型のAlGaAsからなるゲート層24、所定の膜厚、所定のドーパント濃度を有するp型のAlGaAsからなるゲート層26、および所定の膜厚、所定のドーパント濃度を有するn型のGaAsまたはAlGaAsからなるカソード層28が形成される。アノード層22は、島S1aと島S1bとに共通であるが、ゲート層24、26との間には、島S1aと島S1bとを分離するための溝30が形成される。溝30は、好ましくは、島S1、S2、S3を形成するときに半導体層をエッチングすることによって形成される。島S1bにおいて、カソード層28上には、結合ダイオードD1のカソード電極40が形成され、カソード層40の一部をエッチングすることで露出されたゲート層26上には、結合ダイオードD1のアノード電極42が形成される。このアノード電極42は、シフト部サイリスタT1のゲート電極と共通である。こうして、結合ダイオードD1は、ゲート層26とカソード層28のpn接合を利用して形成される。ここで、図2を参照すると、島S1bの上方には、もう1つの矩形状のカソード層28Tがパターンニングされている。このカソード層28T上には、カソード電極40Tが形成される。基板の裏面には、図4に示すように、アノード電極44が形成される。こうして、島S1b内に、pnpn構造のシフト部サイリスタT1が形成される。奇数番目のシフト部サイリスタT1、T3のカソード電極40Tには、図3に示すように、奇数ビットの転送ラインΦ1が接続され、偶数番目のシフト部サイリスタT2には、偶数ビットの転送ラインΦ2が接続される。再び図2を参照すると、結合ダイオードD1のアノード電極42、すなわちシフト部サイリスタT1のゲート電極42は、p型のゲート層26の拡散抵抗によるゲート負荷抵抗RGを介して、p型のゲート層26上に形成された電極50に接続され、電極50は、図3に示すように電源ラインVGAに接続される。島S1aにおいて、図4に示すように、カソード層28と共通のn型の半導体層上には反射層32が形成され、さらに反射層32上に発光ダイオードL1が形成される。発光ダイオードL1は、p型のAlGaAsからなるアノード層34とn型のAlGaAsからなるカソード層36とを含んで構成される。カソード層36上にはカソード電極46が形成され、カソード層46の一部をエッチングすることで露出されたアノード層34上にアノード電極48が形成される。奇数番目の発光ダイオードL1、L3のカソード電極46には、図3に示すように奇数ビットの発光信号ラインΦI1が接続され、偶数番目の発光ダイオードL2のカソード電極46には、偶数ビットの発光信号ラインΦI2が接続される。また、発光ダイオードL1、L2、L3のアノード電極48は、配線WRによって、シフト部サイリスタT1、T2、T3のゲート電極42に短絡される。好ましい例では、反射層32は、高屈折率層と低屈折率層の対を積層した分布ブラック型反射鏡DistributedBraggReflector以下DBRというから構成される。例えば、反射層32は、Al組成が高いAlGaAsまたはAlAsからなる低屈折率層と、Al組成が低いAlGaAsからなる高屈折率層との対から構成され、各層の膜厚は、発振波長例えば、780nmのλ/4nrnrは、媒質の屈折率であるである。反射層32を介在させることで、発光ダイオードで発光された光のうち基板の方向へ向かう光は上方に反射され、光出射口38図3を参照から効率良く取り出すことができる。さらに好ましくは、反射層32は、発光ダイオードL1とその直下のpnpn構造とを電気的に絶縁することで、発光ダイオードL1は、シフト部サイリスタからは完全に分離される。また、発光ダイオードL1の直下にあるpnpn構造がサイリスタとしてONする可能性を排除できる。このため、反射層32をDBRから構成する場合には、各半導体層に不純物をドーピングすることを要しない。さらに他の好適な例として、反射層32は、酸化DBRから構成される。酸化DBRは、低屈折率層側のAlAsまたはAlGaAs例えば、Al098Ga002Asを島またはメサの側面から全体的に酸化する。AlAsまたはAl098Ga002Asは酸化されると屈折率が小さくなるため、DBRの屈折率差を大きくすることで反射率を大きくすることができる。同時に、AlAsまたはAl098Ga002Asの酸化層は、高抵抗の絶縁領域となるため、発光ダイオードL1は、その直下のpnpn構造から良好に電気的に絶縁される。次に、本実施例のSLEDの動作について説明する。図5は、電源ラインVGA、奇数ビットおよび偶数ビットの転送ラインΦ1、Φ2、奇数ビットおよび偶数ビットの発光信号ラインΦI1、ΦI2から供給される信号の電圧波形を示す。図中、Tは、奇数ビットおよび偶数ビットの転送信号の周期を示し、奇数ビットおよび偶数ビットの転送信号がともにローレベルになっている時間を重なり時間と呼び、これをtaで表わしている。図6は、シフト部サイリスタT2がオン状態にあり、発光ダイオードL2がオンし、発光している状態を示している。電源ラインVGAと、奇数ビットおよび偶数ビットの転送ラインΦ1、Φ2、奇数ビットおよび偶数ビットの発光信号ラインΦI1、ΦI2から供給される信号のローレベルの電圧が-33Vとすると、オン状態にあるシフト部サイリスタT2のゲート電位は、-02V程度まで引き上げられる。結合ダイオードD2の両端には、拡散電位分の約15Vの電位差が発生するため、シフト部サイリスタT3のゲートには、-17Vが印加され、シフト部サイリスタT4のゲートには、-32Vが印加される。サイリスタをオンさせるためには、少なくともゲートカソード間に拡散電位以上の電圧が印加され、かつカソードアノード間に保持電流以上の電流が流される必要がある。シフト部サイリスタT4のゲートカソード間には、01V程度しか印加されないので、シフト部サイリスタT4は、偶数ビット転送ラインΦ2によって-33Vが印加されても点弧できない。シフト部サイリスタT3のカソードには、奇数ビットの転送ラインΦ1によって0Vが印加されるため、シフト部サイリスタT3はオフ状態であるが、次に、転送ラインΦ1によって-33Vが印加されれば点弧することができる。一方、シフト部サイリスタT2よりも左側にあるダイオードD1には、逆バイアスがかかるので、ゲートD1の電位は電源ラインVGAの電圧程度約-33Vとなり、シフト部サイリスタT1はオンすることはできない。シフト部サイリスタT2のゲートは、発光ダイオードL2のアノードに短絡されているため、発光ダイオードL2のアノードには-02Vの電圧が印加される。また、発光ダイオードL2のカソードには、偶数ビット発光信号ラインΦI2からの信号が抵抗RIを介して供給される。偶数ビット発光信号ラインΦI2の信号が0またはローレベルであるとき、発光ダイオードL2のカソードには、約-17Vの電圧が印加され、発光ダイオードL2は、順方向にバイアスされるため発光する。他方、偶数ビット発光信号ラインΦI2の信号が1またはハイレベルであるとき、発光ダイオードL2のカソードには約0Vが印加され、発光ダイオードはL2は逆バイアスとなるので発光しない。こうして、発光ダイオードL2は、偶数ビット発光信号ラインΦI2の0、1のデータに応じて発光する。次に、図7に示すように、重なり期間taにおいて、奇数ビット転送ラインΦ1がローレベルに遷移すると、シフト部サイリスタT3がオンし、シフト部サイリスタのゲート電位分布が1ビット分右へシフトされる。次に、図8に示すように、偶数ビット転送ラインΦ2および偶数ビット発光信号ラインΦI2がハイレベル0Vに遷移されると、シフト部サイリスタT2および発光ダイオードL2はともにオフする。また、奇数ビット発光信号ラインΦI1の信号がローレベル-33Vであるとき、発光ダイオードL3がオンし、発光するが、奇数ビット発光信号ラインΦI1の信号がハイレベル0Vであるとき、発光ダイオードL3が発光しない。こうして、シフト部サイリスタの列の左側から右側へ向けて順次点弧状態が転送され、シフト部サイリスタがオン状態であるビットの発光ダイオードタのみ、発光信号ラインΦI1、ΦI2から供給された0、1データにしたがって、オンするか否かが決まる。これにより、0、1データが発光または非発光の情報に変換される。従来の発光素子アレイは、シフト部サイリスタと発光部サイリスタとが同一の島においてpnpn構造の半導体層カソード層を除くを共通にするため、半導体基板上に形成されるエピタキシャル層は、シフト部サイリスタが高速でスイッチングできるように、容量や抵抗が小さくされている。抵抗を小さくするために、p型のゲート層の不純物濃度を増加させると、発光の自由キャリアの吸収が増加し、発光効率が減少する。従って、従来の発光素子アレイでは、発光機能の最適解とスイッチング機能の最適解とを同時に満たすような構成ではない。これに対し、本実施例では、発光ダイオードは、シフト部サイリスタとを構成する半導体層上に形成されるが、発光ダイオードが形成される島は、シフト部サイリスタが形成される島から分離されているため、シフト部サイリスタの機能を優先させるための構成に依存することなく、発光ダイオードの機能の最適化を図ることができる。これにより、シフト部サイリスタのスイッチングを高速化しつつ、発光ダイオードの高出力化を図ることができる。本実施例では、発光ダイオードは、反射層32を介してpnpn構造上に形成されるため、発光ダイオードから発光された光のうち基板側へ向かう光は反射層32によって上方に反射される。このため、発光された光の一部が、基板20やpnpn構造の半導体層によって吸収されるのが抑制され、効率良く光を基板の最上層の光出射口38から取り出すことができる。また、発光ダイオードを構成するアノード層およびカソード層は、発光効率の最適化を図る膜厚および不純物濃度とすることができる。さらに好ましい例では、発光ダイオードは、アノード層とカソード層との間に量子井戸層を含み、正孔と電子の結合効率を向上させることができる。さらに発光ダイオードは、アノード層の内部、あるいはアノード層とカソード層との間に電流狭窄層を形成し、電流狭窄層により正孔のキャリア密度を高め、正孔と電子の結合効率を向上させることができる。電流狭窄層は、例えば、p型のAlAsもしくはAl組成比が高いAlGaAs例えば、Al組成が98以上から構成され、島またはメサの側面から電流狭窄層の一部を酸化させることにより得ることができる。さらに好ましい例では、発光ダイオードは、量子井戸層と電流狭窄層とそれぞれを含み、発光効率を向上させるものであってもよい。次に、本発明の他の実施例を図9に示す。図9Aに示す第2の実施例では、発光ダイオードL1は、絶縁層32A上に形成され、発光ダイオードL1は、下部のpnpn構造から完全に電気的に分離される。好ましくは絶縁層32Aは、AlAsまたはAlGaAsを酸化した酸化アルミ層から構成される。さらに好ましくは、酸化アルミ層32Aの膜厚は、発振波長の1/4nrnrは、媒質の屈折率の奇数倍に設定され、これにより発光ダイオードL1の光を反射する機能を備える。絶縁層32Aは、基板20上にエピタキシャル成長により形成される他の半導体層から構成されるものであってもよい。図9Bに示す第3の実施例では、発光ダイオードL1は、pn接合を有する追加の半導体層32B上に形成される。半導体層32Bは、発光ダイオードL1のアノード層34の直下にn型の半導体層と、その直下にp型の半導体層とを有し、発光ダイオードL1と下部pnpn構造との間に逆バイアス接合を提供する。これにより、発光ダイオードL1は、下部pnpn構造から電気的に分離される。半導体層32Bは、基板20上にエピタキシャル成長できる層であれば良く、例えば、AlGaAs、GaAs、AlAsなどである。このように、発光ダイオードと下部pnpn構造との間には、電気的絶縁および/または光学的な反射機能を備えた半導体層が介在される。次に、本発明の第1の実施例の発光素子アレイの製造方法を図10ないし図13を参照して説明する。p型のGaAs半導体基板上には、MOCVDにより、シフト部サイリスタとしてのpnpn構造の半導体層22~28と、反射層32と、発光ダイオードとしてのpn構造の半導体層34、36がエピタキシャル成長される。図10Aは、最上層であるn型の半導体層上に、発光ダイオードのカソード電極46が形成された状態を示している。次に、図10Bに示すように、発光ダイオードのカソード層36が残されるように半導体層がエッチングされる。次いで、図11Aに示すように、露出されたp型の半導体層上に、発光ダイオードのアノード電極48が形成される。次いで、図11Bに示すように、発光ダイオードのアノード層34が残されるように半導体層がエッチングされる。次に、図12Aに示すように、露出されたn型の半導体層上に、結合ダイオードのカソード電極40、シフト部サイリスタのカソード電極40Tが形成され、次に、図12Bに示すように、結合ダイオードのカソード層28、シフト部サイリスタのカソード層40Tが残されるように半導体層がエッチングされる。次に、図13Aに示すように、露出されたp型の半導体層上に、結合ダイオードおよびシフト部サイリスタに共通のアノード電極/ゲート電極42、電源ラインVGAのための電極50が形成され、次に、図13Bに示すように、島S1a、S1b、S2a、S2b、S3a、S3bを分離される溝溝30を含むが形成される。その後、シリコン窒化膜等の層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成し、コンタクトホールによって露出された電極は、図3に示す金属配線によって接続される。なお、上記の工程は一例であって、必ずしもこれに限る必要はない。例えば、図10Aの工程と図12Aの工程は同時に行われるようにしてもよいし、図11Aの工程と図13Aの工程は同時に行われるようにしてもよい。以上のような自己走査型発光素子アレイは、例えば、光プリンタの光書込みヘッドに用いられる。図14に、自己走査型発光素子アレイを用いた光書込みヘッドの一例を示す。チップ実装基板70上に、発光サイリスタを列状に配置した複数個の発光素子アレイチップ71が、主走査方向に実装され、発光素子アレイチップ71の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ72が、樹脂ハウジング73により固定されている。ロッドレンズアレイ72の光軸上には、感光ドラム74が設けられる。また、チップ実装基板70の下地には発光素子アレイチップ71の熱を放出するためのヒートシンク75が設けられ、ハウジング73とヒートシンク75は、チップ実装基板70を間に挟んで止め金具76により固定されている。図14に示す光書込みヘッドを用いた光プリンタを図15に示す。光プリンタには、光書込みヘッド100が設置される。円筒形の感光ドラム102の表面に、アモルファスSi等の光導電性を持つ材料感光体が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器104で一様に帯電させる。そして、光書込みヘッド100で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器106で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器108でカセット110中から送られてきた用紙112上に、トナーを転写する。用紙は、定着器114にて熱等を加えられ定着され、スタッカ116に送られる。一方、転写の終了したドラムは、消去ランプ118で帯電が全面にわたって中和され、清掃器120で残ったトナーが除去される。このような光書込みヘッドは、プリンタのみならずファクシミリ,複写機などの画像形成装置にも利用することができる。以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"