"基板と、前記基板上に配置された酸化物半導体層と、前記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された二つの低抵抗層と、前記酸化物半導体層上の一部に形成され、シランカップリング剤を有する界面層と、前記界面層を介して前記二つの低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、前記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、前記チャネル領域を含むように前記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とする薄膜トランジスタ。本発明は上記問題点に鑑みてなされたものであり、低温プロセスでの製造が可能であり、電流律速を抑制することができ、さらにスイッチング制御が可能な優れた安定性を有する薄膜トランジスタを提供することを主目的とする。本発明者は上記課題を解決するために鋭意検討を重ねた結果、酸化物半導体層と樹脂を含有するゲート絶縁層との間にシランカップリング剤を有する界面層を設けることにより、スイッチング制御が可能な優れた安定性を兼ね備える薄膜トランジスタが得られることを見出し、本発明を完成させるに至った。すなわち、本発明は、基板と、上記基板上に配置された酸化物半導体層と、上記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された二つの低抵抗層と、上記酸化物半導体層上の一部に形成され、シランカップリング剤を有する界面層と、上記界面層を介して上記二つの低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、上記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、上記チャネル領域を含むように上記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とする薄膜トランジスタを提供する。本発明によれば、シランカップリング剤を有する界面層を酸化物半導体層とゲート絶縁層との間に設けており、上記シランカップリング剤は、酸化物半導体層の表面にある水酸基およびゲート絶縁層に含まれる樹脂とそれぞれ親和性を有する官能基を有する。このように、上記シランカップリング剤は、有機材料と吸着もしくは反応する官能基および無機材料と吸着もしくは反応する官能基を有する有機ケイ素化合物であるため、上記酸化物半導体層と上記ゲート絶縁層の両者と結合することで両層の密着性を向上させることができ、これによりスイッチング制御が可能な優れた安定性を有するTFTとすることが可能となる。また、ゲート絶縁層として樹脂を用いることにより、低温プロセスでの製造が可能となる。これにより、酸化物半導体層表面にプラズマ処理によって形成された低抵抗層が、熱によるダメージを受けることなく、上記低抵抗層が有する導電体特性を維持することが可能となるため、ソース電極またはドレイン電極からチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なTFTとすることができる。さらに、低温プロセスでTFTを製造できることにより、基板として、プラスチック等の耐熱性が低い高分子材料を用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。本発明においては、酸化物半導体層とゲート絶縁層との間に界面層を設けることにより、樹脂を含有するゲート絶縁層を用いた場合においても、スイッチング制御が可能な優れた安定性を有する薄膜トランジスタとすることが可能であるという効果を奏する。また、これにより低温プロセスでの製造が可能であり、電流律速を抑制できる薄膜トランジスタとすることが可能であるという効果を奏する。以下、本発明の薄膜トランジスタについて説明する。本発明の薄膜トランジスタ以下、薄膜トランジスタをTFTと称する場合がある。は、基板と、上記基板表面に配置された酸化物半導体層と、上記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された低抵抗層と、上記低抵抗層を有する上記酸化物半導体層表面に形成され、シランカップリング剤を有する界面層と、上記界面層を介して上記低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、上記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、上記チャネル領域を含むように上記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とするものである。本発明のTFTについて図面を参照しながら説明する。図1は、本発明のTFTの一例を示す概略断面図であり、図2は本発明のTFTの他の例を示す概略断面図である。図1に示すように、本発明のTFT100は、基板1上に酸化物半導体層2が配置され、上記酸化物半導体層2の表面にチャネル領域Cとなる間隔を空けて二つの低抵抗層3が形成されている。上記二つの低抵抗層3は、上記酸化物半導体層2表面においてソース電極6Sとドレイン電極6Dとにそれぞれ対応して形成されるものである。また、上記酸化物半導体層2表面に形成される上記低抵抗層3の形成位置により、上記チャネル領域Cは画定される。図1のTFT100におけるチャネル領域Cは、上記酸化物半導体層2表面に形成され、上記ソース電極6Sに対応して形成された上記低抵抗層3aの内側端部から上記ドレイン電極6Dに対応して形成された上記低抵抗層3bの内側端部までの領域である。このような上記低抵抗層3を有する上記酸化物半導体層2上には、シランカップリング剤を有する界面層4が形成され、上記界面層4を覆うようにゲート絶縁層5が形成されている。このとき、上記ゲート絶縁層5にはコンタクトホール9があけられており、上記コンタクトホール9中の導電材を介して上記低抵抗層3と上記ソース電極6Sおよび上記ドレイン電極6Dとが上記界面層4を介して接触するように配置されている。また、上記ゲート絶縁層5上において、上記チャネル領域Cに相当する領域にはゲート電極7が配置されている。このように、図1のTFT100は、ソース電極6Sとドレイン電極6Dおよびゲート電極7が、基板1上に形成された酸化物半導体層2よりも基板1とは逆側に配置されている。このような構造をトップゲートトップコンタクト型構造と呼び、また、トップゲートトップコンタクト型構造の中でも、図1に示すTFT100のように、ソース電極6Sとドレイン電極6Dとゲート電極7とが同一平面上に配置されている構造をコプレーナ型構造と呼ぶ。図2に示す他の例であるTFT100は、基板1表面に酸化物半導体層2が形成され、上記酸化物半導体層2の表面にチャネル領域Cとなる間隔を空けて二つの低抵抗層3が形成されている。上記二つの低抵抗層3は、上記酸化物半導体層2表面においてソース電極6Sとドレイン電極6Dとにそれぞれ対応して形成されるものである。また、上記酸化物半導体層2表面に形成される上記低抵抗層3の形成位置により、上記チャネル領域Cは画定される。図2のTFT100におけるチャネル領域Cは、上記酸化物半導体層2表面に形成され、上記ソース電極6Sに対応して形成される上記低抵抗層3aの内側端部から上記ドレイン電極6Dに対応して形成される上記低抵抗層3bの内側端部までの領域である。このような上記低抵抗層3を有する上記酸化物半導体層2表面には、シランカップリング剤を有する界面層4が形成されており、上記基板1表面に形成された上記酸化物半導体層2および上記界面層4を覆うようにソース電極6Sおよびドレイン電極6Dが配置されている。上記ソース電極6Sは、上記酸化物半導体層2表面において、ソース電極6Sに対応して形成される上記低抵抗層3aの内側端部から、上記酸化物半導体層2の上記ソース電極6S側の側面までを覆っている。また、上記ドレイン電極6Dは、上記酸化物半導体層2表面において、ドレイン電極6Dに対応して形成される上記低抵抗層3bの内側端部から、上記酸化物半導体層2の上記ドレイン電極6D側の側面までを覆っている。さらに、基板1表面に形成された上記酸化物半導体層2および上記ソース電極6S、上記ドレイン電極6Dを覆うように、ゲート絶縁層5が形成されおり、上記ゲート絶縁層5上において、上記チャネル領域Cに相当する領域にゲート電極7が形成されている。このように、図2のTFT100は、ソース電極6Sとドレイン電極6Dおよびゲート電極7が、酸化物半導体層2の基板1側とは逆側に配置されている。このような構造をトップゲートトップコンタクト型構造と呼ぶ。従来、トップゲートトップコンタクト型構造をなすTFTに対して、例えば、ボトムゲート型構造やボトムコンタクト型構造をなすTFTでは、寄生容量が増大してしまうといった課題がある。寄生容量とは、TFTの駆動電流が流れる経路チャネル領域と近傍の導電体との間に付加される容量であり、ここでは、ゲート電極とソース電極またはドレイン電極との間の容量を指す。このような寄生容量が増大すると、この容量を充電するために時間を要するため、TFTの速度性能が低下してしまう。本発明のTFT構造としては、トップゲートトップコンタクト型構造であるため、上述した寄生容量の増大は防げるが、寄生抵抗が発生し、それに伴いTFT駆動電流が減少してTFTの性能が低下してしまう。寄生抵抗の発生を抑えるため、本発明においては、図1、図2に示すように酸化物半導体層2表面に低抵抗層3が設けられているが、上記低抵抗層3が有する導電体特性を維持するためには、本発明のTFT100を低温プロセスで製造する必要があり、本発明に用いられるゲート絶縁層5は樹脂を含有するものを用いる必要がある。しかしながら、本発明のようなトップゲートトップコンタクト型構造をなし、酸化物半導体層を有するTFTに対して、樹脂を含有するゲート絶縁層を用いると、上記酸化物半導体層と上記ゲート絶縁層との界面における密着性が低下し、これにより閾値電圧がマイナスとなり、TFTのスイッチング制御が困難となってしまう。そこで、本発明においては、上記酸化物半導体層上にシランカップリング剤を有する界面層を設けることにより、上記酸化物半導体層と樹脂を含有する上記ゲート絶縁層との密着性が向上し、スイッチング制御が可能な優れた安定性を有するTFTとすることが可能となった。また、ゲート絶縁層として、樹脂を含有することにより、低温プロセスでの製造が可能となり、これにより、酸化物半導体層表面にプラズマ処理によって形成された低抵抗層が、熱によるダメージを受けることなく、上記低抵抗層が有する導電体特性を維持することが可能となるため、ソース電極またはドレイン電極からチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なTFTとすることができる。さらに、低温プロセスでTFTを製造できることにより、基板として、プラスチック等の耐熱性が低い高分子材料を用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。以下、本発明のTFTにおける各構成について説明する。1.界面層本発明に用いられる界面層は、低抵抗層を有する酸化物半導体層上の一部に形成され、シランカップリング剤を有するものである。なお、酸化物半導体層の一部に形成され、とは、上記酸化物半導体層上において、少なくともチャネル領域に相当する領域に界面層が形成されていることを指す。また、ここでの酸化物半導体層上とは、酸化物半導体層上において、上記酸化物半導体層と界面層とが接触して配置された状態を指す。図1、図2に示すように、本発明に用いられる界面層4は、基板1上に形成され、低抵抗層3を有する酸化物半導体層2と、上記酸化物半導体層2を覆うように形成されたゲート絶縁層5との間に形成されるものである。上記界面層を酸化物半導体層とゲート絶縁層との間に設けており、上記界面層に含まれる上記シランカップリング剤は、酸化物半導体層の表面にある水酸基およびゲート絶縁層に含まれる樹脂とそれぞれ親和性を有する官能基を有する。このように、上記シランカップリング剤は、有機材料と吸着もしくは反応する官能基および無機材料と吸着もしくは反応する官能基を有するため、上記酸化物半導体層と上記ゲート絶縁層との両者と結合することで両層の密着性を向上させることができ、これによりスイッチング制御が可能な優れた安定性を有するTFTとすることが可能となる。上記シランカップリング剤とは、Rn-Si-X4-nn=1、2、3の化学式で表される。ここで、Rは、アルキル基などの比較的不活性な極性の低い官能基を含むものである。また、Xはハロゲン、アルコキシ基又はアセトキシ基など、基質表面の水酸基あるいは吸着水との反応により結合可能な官能基からなるものである。本発明に用いられるシランカップリング剤としては、ゲート絶縁層に含まれる樹脂との吸着もしくは反応によって十分な密着性を得られるものであれば特に限定されるものではないが、上記シランカップリング剤が酸化物半導体層の表面にある水酸基と吸着もしくは反応した際、極性を打ち消し合うことによって分子全体が無極性となるものであることが好ましく、例えば、アルキル系シランカップリング剤、またはフルオロアルキル系シランカップリング剤等が挙げられる。シランカップリング剤が、酸化物半導体層の表面にある水酸基と吸着もしくは反応することによって無極性になると、界面層中の電荷の移動が安定してTFTの電気特性が向上するからである。上記アルキル系シランカップリング剤としては、Rn-Si-X4-nn=1、2、3のRがアルキル基を有する官能基であれば特に限定されるものではなく、直鎖状のものであってもよく、あるいは分岐鎖状のものであってもよい。具体的なRとしては、メチル、エチル、プロピル、iso-プロピル、ブチル、iso-ブチル、sec-ブチル、ペンチル、iso-ペンチル、sec-ペンチル、ヘキシル、ヘプチル、オクチル、2-エチルヘキシル、ノニル、デシル、イソデシル、ドデシル、テトラデシル、ヘキサデシル、オクタデシル等を挙げることができ、中でもCH3、CH2等の官能基を有するものが好ましい。また、上記アルキル系シランカップリング剤におけるRn-Si-X4-nn=1、2、3のX4-nとしては、酸化物半導体層の表面にある水酸基と吸着もしくは反応する官能基であれば特に限定されるものではなく、例えば、NHSiCH33、OCH2CH33、OCH33、Cl3、CH3OCH32、CH3Cl2、CH32OCH2CH3、CH32OCH3、CH32Cl等が挙げることができ、中でもNH2、NH等の官能基を有するものが好ましい。本発明におけるアルキル系シランカップリング剤としては、CH3nSiOCH2CH33、CH3CH2nSiOCH33、CH3CH2nSiCl3、CH33SiNHSiCH33が好ましく、特にCH33SiNHSiCH33以下、CH33SiNHSiCH33をHmDSと称する場合がある。が好ましい。また、上記フルオロアルキル系シランカップリング剤としては、Rn-Si-X4-nn=1、2、3のRにフルオロアルキル基を有するものであれば特に限定されるものではなく、直鎖状であってもよく、あるいは分岐鎖状であってもよい。フルオロアルキル系シランカップリング剤のRとしては、CF3CF2xCH2yx:0以上10以下の整数、y:0以上4以下の整数で表される構造を持ち、複数個のRがSiに結合している場合には、Rはすべて同じでも良いし、異なっていてもよい。具体的なRとしては、CF3CH22、CF3CF2CH22、CF3CF22CH22、CF3CF23CH22等を挙げることができ、中でもCF2、CF3等のフッ素含有基を有するものが好ましい。また、Rn-Si-X4-nn=1、2、3のXとしては、上記アルキル系シランカップリング剤と同様とすることができる。本発明におけるフルオロアルキル系シランカップリング剤としては、CF3CH22SiOCH33、CF3CH22SiCH32Cl、CF3CH22SiCH3Cl2、CF3CH22SiCH32Clが好ましい。本発明に用いられるシランカップリング剤としては、上述したアルキル系シランカップリング剤およびフルオロアルキル系シランカップリング剤の中でも、上記シランカップリング剤を用いた処理よって表面の接触角が、比較的緩やかに変化するものであり、表面処理をコントロールしやすいものであることが好ましく、具体的には、CH33SiNHSiCH33ヘキサメチルジシラザンHmDSが好ましい。本発明に用いられる界面層としては、上述したシランカップリング剤を1種類含むものであってもよく、あるいは2種類以上含むものであってもよい。本発明に用いられる界面層の厚みとしては、所望の効果を得られるものであれば特に限定されるものではなく、TFTの設計等に応じて適宜調整される。本発明においては、例えば、0.1nm~10nmの範囲内であることが好ましく、中でも0.1nm~5nmの範囲内であることが好ましい。界面層の厚みが上記範囲内であることにより、上記界面層を介して接続されるソース電極およびドレイン電極と、酸化物半導体層表面に形成された低抵抗層との間で十分な電流を流すことが可能となるからである。また、このような界面層の形成方法としては、酸化物半導体層とゲート絶縁層との間に形成できる方法であれば特に限定されるものではなく、例えば、上記シランカップリング剤を噴霧または蒸気状態で酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法、酸化物半導体層が形成された基板上に液体状のシランカップリング剤を直接塗布して酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法が挙げられる。2.ゲート絶縁層本発明に用いられるゲート絶縁層は、界面層を覆うように形成され、樹脂を含有するものである。本発明に用いられるゲート絶縁層5は、図1に示すように、基板1上に形成され、低抵抗層3を有する酸化物半導体層2および上記酸化物半導体層2上に形成された界面層4を覆うように形成されるものである。また、ゲート絶縁層5は図2に示すように、基板1上に形成され、低抵抗層3を有する酸化物半導体層2と、上記酸化物半導体層2上に形成された界面層4と、上記酸化物半導体層2を覆うように形成されたソース電極6Sおよびドレイン電極6Dとを覆うように形成されるものである。従来、TFTの製造は高温プロセスで行われていたが、高温での製造においてはいくつかの課題があった。まずは、酸化物半導体層に形成された低抵抗層は、熱によるダメージを受けやすく、200°C以上の熱を加えることにより、低抵抗層の抵抗値が上昇し、導電体特性が失われてしまうといった課題である。次に、TFTに用いられる基板材料についての課題である。現在、TFTを大面積の液晶パネル等に適用する場合、低コスト化の観点から、高品質な石英基板等に代えて、プラスチック基板やガラス基板が用いられるようになってきた。しかし、プラスチック基板等は耐熱性が低いため、製造に高温プロセスを要するTFTへの適用は困難であった。このような課題を解決する方法として、樹脂をゲート絶縁層の材料として用いることが知られており、これにより、高温プロセスを必要としない塗布法等を用いてゲート絶縁層を形成することが可能となる。なお、ここでの樹脂とは、有機物からなる樹脂を指す。上述したように、樹脂を有するゲート絶縁層を用いることにより、低温での成膜が可能となる。これにより、酸化物半導体層に形成された低抵抗層が有する導電体特性を維持でき、安定的な薄膜トランジスタとすることが可能である。さらにフレキシブルなポリマーフィルム等を基板として用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。上記ゲート絶縁層の材料としては、絶縁性が高く、誘電率が高く、ゲート絶縁層として適している有機物からなる樹脂であれば特に限定されるものではなく、例えば、パターニングしやすい光硬化型樹脂であることが好ましい。具体的には、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を挙げることができ、中でも、アクリル系樹脂、フッ素系樹脂、カルド系樹脂が好ましく、特にアクリル系樹脂が好ましい。このようなゲート絶縁層の厚みとしては特に限定されるものではないが、通常、100nm~10μm程度である。なお、上記ゲート絶縁層の形成方法としては、有機物からなる樹脂を含有するゲート絶縁層を形成でき、高温プロセスを必要としないものであれば特に限定されるものではなく、例えば、スピンコート法、ダイコート法、ディップコート法、バーコート法、グラビア印刷法、スクリーン印刷法等の塗布法を挙げることができる。3.酸化物半導体層本発明に用いられる酸化物半導体層は、基板上に形成され、基板とは反対側の面にチャネル領域となる間隔をあけて形成された低抵抗層を有するものである。本発明に用いられる酸化物半導体層2は、図1、図2に示すTFT100おいて、基板1上に形成され、ソース電極6Sおよびドレイン電極6Dにそれぞれ対応して形成される低抵抗層3を有するものである。また、上記酸化物半導体層2表面に形成され、ソース電極6Sに対応して形成される低抵抗層3aの内側端部からドレイン電極6Dに対応して形成される低抵抗層3bの内側端部までの間がチャネル領域Cとなる。すなわち、酸化物半導体層2表面に形成される低抵抗層3の位置よりチャネル領域Cは画定される。上記チャネル領域は、本発明のTFTがオン状態になるとすなわち、後述するゲート電極にゲート電圧が印加されると電流が流れる。これにより、TFTは駆動し、この時に上記チャネル領域に流れる電流をオン電流という。上述したチャネル領域の大きさとしては、TFTに所望の電気特性を付与することができる大きさであれば特に限定されるものではないが、通常、チャネル領域の長さ方向に100μm~10mmの範囲内であることが好ましい。本発明に用いられる酸化物半導体層の材料としては、酸化物材料からなるものであれば特に限定されるものではないが、例えば、酸化亜鉛ZnO、酸化チタンTiO、酸化マグネシウム亜鉛MgxZn1-xO、酸化カドミウム亜鉛CdxZn1-xO、酸化カドミウムCdO、酸化インジウムIn2O3、酸化ガリウムGa2O3、酸化スズSnO2、酸化マグネシウムMgO、酸化タングステンWO、InGaZnO系、InGaSnO系、InGaZnMgO系、InAlZnO系、InFeZnO系、InGaO系、ZnGaO系、InZnO系を挙げることができる。中でも、InGaZnO系が好ましい。電界効果移動度が大きいTFTとすることができ、優れた電気特性を付与することができるからである。このような酸化物半導体層の厚みとしては、特に限定されるものではないが、例えば、10nm~150nmの範囲内であることが好ましく、特に20nm~100nmの範囲内であることが好ましい。4.低抵抗層本発明に用いられる低抵抗層は、酸化物半導体層表面にチャネル領域となる間隔を空けて形成されるものである。本発明に用いられる低抵抗層3は、図1、図2に示すように、上述した酸化物半導体層2表面に形成されるものである。上記低抵抗層3は、ゲート電極7の直下方以外の範囲LS、LDに形成され、かつソース電極6Sおよびドレイン電極6Dにそれぞれ対応して上記酸化物半導体層2表面に形成されることが好ましい。また、上記低抵抗層3が形成される位置によって、酸化物半導体層2におけるチャネル領域Cが画定される。従来、TFTには、寄生抵抗の発生に伴いTFT駆動電流が減少し、TFTの速度性能が低下してしまうといった課題があった。寄生抵抗とは、TFTの駆動電流オン電流が流れる経路チャネル領域の抵抗のうち、ゲート電極直下に形成されるチャネル領域以外の抵抗である。本発明のTFTの場合、図1、図2に示すように、酸化物半導体層2においてTFTの駆動電流オン電流が流れる経路とは、LSの外側端部からチャネル領域Cを経てLDの外側端部までの経路を指し、このうち、ゲート電極7直下に形成されるチャネル領域C以外の領域であるLSおよびLDで生じる抵抗が寄生抵抗である。上記低抵抗層3は、このような寄生抵抗を抑え、電流律速を抑制する特性を有する。本発明に用いられる低抵抗層は、TFTを構成する酸化物半導体層の形成時にその酸化物半導体層と同一材料で同時に形成した後、さらにプラズマ処理したものである。すなわち、本発明においては、酸化物半導体層の一部を低抵抗層とするので、その一部にプラズマ処理を施して導体化する。プラズマ処理は、酸化物半導体層の一部に酸素欠損を生じさせることができるので、酸化物半導体層が有する当初の半導体特性を導電体特性に変化させることができ、低抵抗層とすることができる。本発明における低抵抗層は、水素H、ヘリウムHe、ネオンNe、アルゴンAr、クリプトンKr、フッ素F、キセノンXe、酸素Oの元素群のうち少なくとも1種の濃度が高い領域を含むことにより低抵抗化される。このような低抵抗層の形成範囲としては、上述した寄生抵抗を抑え、電流律速を抑制する特性を得ることができる範囲であれば特に限定されるものではなく、図1および図2に示すように、ソース電極6Sに対応し、ゲート電極7直下のチャネル領域C以外の領域であるLSと、ドレイン電極6Dに対応し、ゲート電極7直下のチャネル領域C以外の領域であるLDとに形成されていることが好ましい。また、上述したように、チャネル領域Cの大きさとしては、通常、チャネル領域の長さ方向に100μm~10mmの範囲内が好ましいため、上記範囲内でチャネル領域Cを画定するように、低抵抗層3が形成されていることが好ましい。上記低抵抗層を形成する際の導体化手段としてのプラズマ処理条件は、酸化物半導体層の組成や特性に応じて適宜調整されるものであり、特に限定されるものではないが、例えば、IGZO系酸化物半導体層を形成した場合におけるプラズマ条件としては、例えば、アルゴンガスまたはCF4ガスまたはCHF3ガス等のCを含むフッ素系ガスを用い、5mW/mm2程度のRF出力で50sec~300secの範囲内であることが好ましい。なお、所望の効果が得られるガスであれば、アルゴン系ガスやCを含むフッ素系ガス以外であってもよく、必要に応じて適宜選択されるものである。このようにして、酸化物半導体層が有する当初の半導体特性を、キャリア密度が1×1016~1×1018程度の導電体特性に変化させ、上記導電体特性を有する低抵抗層を形成することができる。5.基板本発明に用いられる基板は、本発明のTFTを構成する各部材を支持するものである。本発明に用いられる基板1は、図1および図2に示すようにTFT100を構成する低抵抗層3を有する酸化物半導体層2、シランカップリング剤を有する界面層4、ゲート絶縁層5、ソース電極6Sおよびドレイン電極6D、ゲート電極7の各部材を支持するものである。本発明に用いられる基板としては、TFTを支持できるものであれば特に限定されるものではない。例えば、ガラス基板やプラスチック基板を挙げることができる。上記プラスチック基板としては、例えば、ポリエーテルサルホン、ポリエチレンナフタレート、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、または熱可塑性ポリイミド等からなる有機基材およびそれらの複合基材を挙げることができる。また、上記基板はリジットであってもよいし、フレキシブルなフィルム状のものであってもよいが、フレキシブルなプラスチック基板であることが好ましい。本発明のTFTをフレキシブルなものとすることができるため曲面への適用等、種々のアプリケーションへの適用可能性が広がるからである。なお、ここでのフレキシブルとは、JISR1601のファインセラミックスの曲げ試験方法で、5KNの力をかけたときに曲がることを指す。このような上記基板の厚みとしては特に限定されるものではなく、用途等に応じて適宜選択されるものであるが、例えば、5μm~300μm程度であることが好ましい。6.ゲート電極本発明に用いられるゲート電極は、チャネル領域を含むようにゲート絶縁層上に形成されるものである。本発明に用いられるゲート電極7は、図1に示すように、上記基板1表面に配置され、表面に低抵抗層3を有する酸化物半導体層2と、上記酸化物半導体層2を覆うように形成された界面層4と、を覆うように形成されたゲート絶縁層5上において、チャネル領域Cに相当する領域に形成されるものである。また、ゲート電極7は、図2においても基板1表面に形成された酸化物半導体層2と、上記酸化物半導体層2表面に形成された界面層4と、上記酸化物半導体層2を覆うように配置されたソース電極6Sおよびドレイン電極6Dとを覆うように形成されたゲート絶縁層5上において、チャネル領域Cに相当する領域に形成されるものである。上記ゲート電極の材料としては、所望の導電性を備えるものであれば特に限定されるものではなく、一般的にTFTに用いられる導電性材料を用いることができる。このような材料の例としては、Ta、Ti、Al、Zr、Cr、Nb、Hf、Mo、Au、Ag、Pt、Mo-Ta合金、W-Mo合金、ITO、IZO等の無機材料、およびPEDOT/PSS等の導電性を有する有機材料を挙げることができる。また、本発明に用いられるゲート電極の厚みとしては、特に限定されるものではないが、通常、50nm~3μm程度である。なお、上記ゲート電極の形成方法としては、一般的なものと同様とすることができる。7.ソース電極およびドレイン電極本発明に用いられるソース電極およびドレイン電極は、界面層を介して酸化物半導体層表面に形成された二つの低抵抗層とそれぞれ接続するように配置されるものである。本発明に用いられるソース電極およびドレイン電極が配置される位置としては、低抵抗層が形成される位置やチャネル領域の大きさ等に応じて適宜調整されるものであり、酸化物半導体層に形成される低抵抗層と、上記ソース電極および上記ドレイン電極とが、界面層を介して接続するように配置されるものであれば特に限定されない。図1のTFT100におけるソース電極6Sおよびドレイン電極6Dは、ゲート絶縁層5に形成されたコンタクトホール9を介して酸化物半導体層2の表面に形成された低抵抗層33aおよび3bと接続するように配置され、図2に示すTFT100では、界面層4の表面に形成され、上記界面層4を介して酸化物半導体層2の表面に形成された低抵抗層33aおよび3bと接続するように配置されている。なお、図1に示すTFT100でのソース電極6Sは、ゲート絶縁層5の表面に配置された電極部61Sおよびコンタクトホール9内に配置された導電部62Sから構成されるものを指し、ドレイン電極6Dも同様に、ゲート絶縁層5の表面に配置された電極部61Dおよびコンタクトホール9内に配置された導電部62Dから構成されるものを指す。一方、図2に示すTFT100におけるソース電極6Sは、電極部61Sのみから構成されるものを指し、ドレイン電極6Dは電極部61Dのみから構成されるものを指す。上記ソース電極における導電部およびドレイン電極における導電部が形成される位置としては、酸化物半導体層に形成される低抵抗層の形成位置や、それに伴ってゲート絶縁層に形成されるコンタクトホールの位置によって適宜調整されるものであり、ソース電極およびドレイン電極における導電部と上記低抵抗層とが、界面層を介して接続するように形成されていれば特に限定されるものではない。ソース電極6Sにおける導電部62Sと界面層4を介して接続する低抵抗層3aとの具体的な位置関係としては、図1に示すように、ソース電極6Sにおける導電部62Sの下底面の内側端部および外側端部が、何れも上記低抵抗層3aが形成された領域内にあることが好ましい。また、ドレイン電極6Dにおける導電部62Dと界面層4を介して接続する低抵抗層3bとの具体的な位置関係としては、ソース電極6Dにおける導電部62Dの下底面の内側端部および外側端部が、何れも上記低抵抗層3bが形成された領域内にあることが好ましい。ソース電極およびドレイン電極の各導電部が、低抵抗層が形成された領域内にない場合、寄生抵抗が増大してしまうおそれがあるからである。このようなソース電極およびドレイン電極とゲート電極との位置関係としては、上記ゲート電極を挟むようにソース電極およびドレイン電極が対向して配置され、所望の効果が得られるものであったら特に限定されない。図1に示すような構造をなすTFT100においては、ゲート絶縁層5の表面に配置されたゲート電極7を挟むようにソース電極6Sおよびドレイン電極6Dが配置され、かつゲート電極7とソース電極6Sにおける電極部62Sおよびドレイン電極6Dにおける電極部62Dとが接続されないように同一面上に配置される。また、図2に示すような構造をなすTFT100においては、ゲート絶縁層5の表面の平面視上ソース電極6Sおよびドレイン電極6Dが、ゲート電極7に重ならないように配置されることが好ましい。上述したように、ソース電極およびドレイン電極は、酸化物半導体層表面に形成された低抵抗層に接続するように配置されることにより、ソース電極からドレイン電極までのチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なTFTとすることができる。以下、ソース電極およびドレイン電極について、電極部と導電部とに分けて詳しく説明する。1電極部ソース電極およびドレイン電極を構成する電極部61S、61Dとは、図1に示すTFT100では、ゲート絶縁層5の表面に形成されるものであり、図2に示すTFT100では、界面層4の表面に、上記界面層を介して低抵抗層3を接続するように形成されるものである。このようなソース電極およびドレイン電極における電極部の材料としては、所望の導電性を備えるものであれば特に限定されるものではなく、一般的にTFTに用いられる導電性材料を用いることができる。このような材料の例としては、Ta、Ti、Al、Zr、Cr、Nb、Hf、Mo、Au、Ag、Pt、Mo-Ta合金、W-Mo合金、ITO、IZO等の無機材料、およびPEDOT/PSS等の導電性を有する有機材料を挙げることができる。また、ソース電極およびドレイン電極における電極部の厚みとしては特に限定されるものではないが、通常、0.1μm~10μm程度である。なお、電極部の厚みとは、図1および図2に示す厚みWを指す。なお、ソース電極およびドレイン電極における電極部の形成方法としては、一般的なものと同様とすることができる。2導電部ソース電極およびドレイン電極を構成する導電部62S、62Dとは、図1に示すTFT100では、ゲート絶縁層5に形成されたコンタクトホール9内に形成され、界面層4を介して酸化物半導体層2に形成された低抵抗層3と接続されるものである。このようなソース電極およびドレイン電極における導電部の材料は、導電性ペーストであることが好ましい。上記導電材料が導電性ペーストであることにより、インクジェット法等を用いてコンタクトホール内に上記導電部を容易に配置することが可能となるからである。上記導電性ペーストとしては、上記コンタクトホール内に配置可能で、ソース電極およびドレイン電極を接続することができるものであれば、特に限定されるものではなく、具体的には、導電性高分子化合物や、樹脂材料に導電性を有する無機材料を分散させたもの等を用いることができる。上記導電性ペーストが導電性高分子化合物である場合、上記導電性高分子化合物としては、具体的には、ポリチオフェン、ポリパラフェニレン、ポリアニリン、ポリパラフェニレンビニル等を用いることができる。また、上記導電性ペーストが、樹脂材料に導電性を有する無機材料を分散させたものである場合は、上記導電性を有する無機材料としては、カーボン、Ag、Cu、Al等を挙げることができ、本発明においては、導電率の点でAg、Cu等を用いることがより好ましい。また、上記樹脂材料としては、具体的には、アクリル樹脂、エポキシ樹脂、ウレタン樹脂等を用いることができる。本発明における上記導電部の配置方法および厚みとしては、上記導電材料を配置することにより、上記ソース電極およびドレイン電極の断線を防止することができるものであれば特に限定されるものではない。8.コンタクトホール本発明におけるコンタクトホールは、コプレーナ型構造をなすTFTを形成する際に、ゲート絶縁層に形成されるものであり、上記コンタクトホール内にはソース電極およびドレイン電極における導電部が形成される。上記コンタクトホールの平面視上の形状としては、上記TFTのソース電極およびドレイン電極を接続させることが可能な面積を確保することができる形状であれば特に限定されるものではなく、例えば、円形状、楕円形状、多角形状等を挙げることができる。本発明に用いられるコンタクトホールの大きさとしては、上記ソース電極およびドレイン電極を接続することが可能な大きさであれば特に限定されず、本発明のTFTの大きさに合わせて適宜選択されるものである。上記コンタクトホールの形成位置としては、図1に示すように、酸化物半導体層2に形成される低抵抗層3の位置や、それに伴って調整されるソース電極6Sの導電部62Sおよびドレイン電極6Dの導電部62Dの位置により適宜調整されるものである。9.その他の構成本発明のTFTには、上述した構成の他にも他の構成を用いることができ、必要に応じて適宜決定されるものである。例えば、保護膜等が挙げられる。以下、保護膜について説明する。本発明に用いられる保護膜は、上記ソース電極およびドレイン電極表面にTFT全体を覆うように形成され、本発明のTFTを保護するために設けられるものである。例えば、酸化物半導体層が空気中に含有される水分等に曝露されることを防止することができる。保護膜が形成されていることにより、TFT特性の経時劣化を低減することができるのである。このような保護膜の材料としては特に限定されるものではないが、例えば、酸化ケイ素、窒化ケイ素等の絶縁性無機材料、および、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等の絶縁性有機材料が用いられる。保護膜の厚みおよび形成方法としては特に限定されるものではなく、一般的なものと同様とすることができる。10.用途本発明のTFTの用途としては、例えば、有機エレクトロルミネッセンス表示装置、電子ペーパー、反射型液晶表示装置、RFIDなどの回路、およびセンサーなどに用いることができる。中でも、有機エレクトロルミネッセンス表示装置および電子ペーパーが好適である。11.TFTの製造方法本発明のTFTの製造方法としては、本発明のTFTを製造でき、TFTを構成する各部材が所望の効果を得られる方法であれば特に限定されるものではない。図3は、図1に示すTFTの製造工程を示す工程図であり、図4は、図2に示すTFTの製造工程を示す工程図である。以下、本発明のTFTの製造方法について、各工程に分けて説明する。1酸化物半導体層形成工程本工程は、図3aおよび図4aに示すように、基板1の上に酸化物半導体層2を形成する工程である。酸化物半導体層を形成する方法としては、本発明のTFTを構成する酸化物半導体層を形成できる方法であれば特に限定されるものではないが、酸化物半導体膜を形成した後、パターニングして不要部分を除去する方法を挙げることができる。具体的には、スパッタリング法により酸化物半導体膜の成膜した後、フォトリソグラフィ法を用いてパターニングする方法が好ましい。本発明のTFTは、低温プロセスでの製造が求められているからである。2低抵抗層形成工程本工程は、図3b、cおよび図4b、cに示すように、上述した酸化物半導体層2表面に低抵抗層3を形成する工程である。本発明の低抵抗層3は、図3bおよび図4bに示すように、ソース電極およびドレイン電極にそれぞれ対応して形成されるものであり、酸化物半導体層2表面にパターン状に形成されるものである。また、ソース電極に対応して形成される低抵抗層3aおよびドレイン電極に対応して形成される低抵抗層3bによって、酸化物半導体層2におけるチャネル領域が画定される。このように、低抵抗層3をパターン状に形成するために、酸化物半導体層2表面をレジスト8でマスキングをし、マスキングされていない酸化物半導体層2表面を導体化することによって低抵抗化する。低抵抗層の形成は、アルゴンガスまたはCF4ガスまたはCHF3ガス等のCを含むフッ素系ガスを含むプラズマ条件下で行う。なお、低抵抗層形成おける詳しい条件等については、4.低抵抗層の項で説明したものと同様とすることができるのでここでの記載は省略する。低抵抗層を形成した後は、酸化物半導体層からレジストを剥離する。3界面層形成工程本工程は、図3dおよび図4dに示すように、低抵抗層3が形成された酸化物半導体層2上にシランカップリング剤を有する界面層4を形成する工程である。シランカップリング剤を有する界面層を酸化物半導体層上に形成する方法としては、シランカップリング剤を噴霧または蒸気状態で酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法、酸化物半導体層が形成された基板をステンレスバット等に入れた液体状のシランカップリング剤に浸して酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法を挙げることができる。4ゲート絶縁層、ソース電極およびドレイン電極形成工程本工程は、図3e、fおよび図4e、fに示すように、ゲート絶縁層5、ソース電極6Sおよびドレイン電極6Dを形成する工程である。なお本工程は、図1に示すTFT100の製造工程図3参照および図2に示すTFT100の製造工程図4の二つの態様に分けることができる。以下、各態様に分けて説明する。a第1態様本態様は図1に示すTFT100の製造工程図3参照において、ゲート絶縁層5、ソース電極6Sおよびドレイン電極6Dを形成する工程である。図3e、fに示すように、酸化物半導体層2表面に界面層4を形成した後、酸化物半導体層2および界面層4を覆うように樹脂を含有するゲート絶縁層5を形成し、次いで、ゲート絶縁層5にあけられたコンタクトホール9中の導電材を介して、酸化物半導体層2表面の低抵抗層3と接続するようにソース電極6Sおよびドレイン電極6Dが配置される。本態様のゲート絶縁層は樹脂を有するため、低温プロセスでの製造が求められる。低温プロセスでのゲート絶縁層の形成方法としては、塗布法、DCスパッタリング法、パルスプラズマCVD法等を挙げることができる。塗布法としては、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。また、DCスパッタリング法によるゲート絶縁層の形成方法は、ターゲット原料に電子やイオンが衝突し、はじき飛ばされたターゲットの粒子が付着することによりゲート絶縁層を形成する方法である。パルスプラズマCVD法によるゲート絶縁層の形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化してゲート絶縁層を形成する方法である。このような方法を用いてゲート絶縁層が形成された後、図3eに示すように、フォトリソグラフィ法を用いて選択的にエッチングし、コンタクトホール9を形成する。次いで、コンタクトホールの形成により露出した界面層を介して、酸化物半導体層における低抵抗層と接続するようにソース電極およびドレイン電極を形成する。具体的には、ゲート絶縁層に形成されたコンタクトホール内に導電材が配置され、ソース電極およびドレイン電極における導電部が形成される。ソース電極およびドレイン電極の形成方法としては、電極材料の種類に応じた成膜方法およびパターニング方法が用いられる。ソース電極およびドレイン電極が金属材料や導電性材料である場合には、成膜方法としてスパッタリング法や各種CVD法等が適用でき、パターニング方法としてフォトリソグラフィ法が適用できるが、本発明においては低温プロセスでの製造が求められるため、低温での成膜が可能なスパッタリング法やプラズマCVD法を用いることが好ましい。また、ソース電極およびドレイン電極が導電性高分子である場合には、成膜方法として真空蒸着法やパターン印刷法等を適用でき、パターニング方法としてはフォトリソグラフィ法が適用できる。b第2態様本態様は図2に示すTFT100の製造工程図4参照において、ゲート絶縁層5、ソース電極6Sおよびドレイン電極6Dを形成する工程である。図4e、fに示すように、酸化物半導体層2表面に界面層4を形成した後、酸化物半導体層2および界面層4を覆うようにソース電極6Sおよびドレイン電極6Dが配置される。ソース電極6Sおよびドレイン電極6Dが形成された後、表面に界面層4が形成された酸化物半導体層2およびソース電極6S、ドレイン電極6Dを覆うようにゲート絶縁層5が形成される。ゲート絶縁層、ソース電極およびドレイン電極の詳しい形成方法としては、第1態様と同様とすることができるので、ここでの記載は省略する。5ゲート電極形成工程本工程は、図3fおよび図4gに示すように、ゲート絶縁層5の表面にゲート電極7を形成する工程である。なお、ゲート電極7は、ゲート絶縁層5表面の平面視上チャネル領域に相当する領域に形成される。ゲート電極の形成方法としては、電極材料の種類に応じた成膜方法およびパターニング方法が用いられる。ゲート電極が金属材料や導電性材料である場合には、成膜方法としてスパッタリング法や各種CVD法等が適用でき、パターニング方法としてフォトリソグラフィ法が適用できるが、本発明においては低温プロセスでの製造が求められるため、低温での成膜が可能なスパッタリング法やプラズマCVD法を用いることが好ましい。また、ゲート電極が導電性高分子である場合には、成膜方法として真空蒸着法やパターン印刷法等を適用でき、パターニング方法としてはフォトリソグラフィ法が適用できる。6その他の工程本発明のTFTの製造方法におけるその他の工程としては、必要に応じて適宜追加できるものであり、例えば、保護膜を形成する工程を挙げることができる。保護膜形成工程は、本発明のTFTを形成した後に、TFT全体を覆うように保護膜を形成する工程である。このような保護膜の形成方法としては、本発明のTFTが所望の効果を得られるものであれば特に限定されるものではなく、例えば、スパッタリング法、化学気相成長法CVD法等を挙げることができる。なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。以下、実施例を挙げて本発明を具体的に説明する。[実施例]図3は実施例における製造工程の一例を示した工程図である。図3を用いて各工程についてそれぞれ説明する。厚さ0.7mmのガラス基板1上に、厚さ25nmの酸化物半導体層酸化インジウムガリウム亜鉛2をスパッタリング法ターゲット組成:In:Ga:Zn=1:1:1、圧力0.4Pa、O2流量9.8sccm、RF500Wで成膜し、その後、フォトリソグラフィ法によりパターニングして酸化物半導体層酸化インジウムガリウム亜鉛2をアイランド化した図3a参照。パターニングは、酸性混合溶液を用いたウエットエッチングで行った。次に、全面に感光性レジスト材料を塗布した後に露光、現像して、酸化物半導体層2において低抵抗層3を形成する領域に相当する箇所を開口部とするレジスト8を設けた。次いで、酸化物半導体層2の表面にレジスト8を設けた後、露出した領域を導体化し、低抵抗層3を形成した図3b参照。このときの導体化処理は、3.0Pa、Ar:50mL/min、RF300W、180secの条件でプラズマ照射を行った。この導体化処理により、酸化物半導体層中の酸素欠損が生じ、その結果、半導体特性から導体特性に変化させることができる。その後、レジスト8をアルカリ溶剤または有機溶剤ここではアルカリ溶剤で除去した図3c参照。次いで、常温常圧のデシケータ内にシャーレを置き、シャーレ内に1,1,1,3,3,3-ヘキサメチルジシラザンHmDSを入れて放置し、気化させることで、デシケータ内にHmDSを充満させた。その後、酸化物半導体層2が形成された基板を100°Cで加熱し、HmDSが充満したデシケータ内に投入した。投入して1~10分後に基板をデシケータから取り出した。これにより、酸化物半導体層2酸化インジウムガリウム亜鉛の表面にある水酸基に1,1,1,3,3,3-ヘキサメチルジシラザンHmDSを吸着もしくは反応させて界面層4を形成した図3d参照。次いで、塗布法により厚み1000nmの樹脂新日鐵化学社V259PAを有するゲート絶縁層5を形成した。その後、全面に感光性レジスト材料を塗布した後に露光、現像してゲート絶縁層5にコンタクトホール9を形成する部位を開口部とするようにマスキングをし、そこにCF4とO2ガスを用いたドライエッチングによりエッチングを行って、ゲート絶縁層5にコンタクトホール9を形成した図3e参照。コンタクトホール9を形成した基板全面にスパッタリング法圧力0.5Pa、Ar流量10.8sccm、DC900Wを用いてTiを成膜した。Ti膜に感光性レジスト材料を塗布した後に露光、現像、エッチングを施し、ソース電極、ドレイン電極、ゲート電極を同時に形成した。その後、有機溶剤でパターン上に残った感光性レジストを除去した図3f参照。[比較例]界面層を除いたこと以外は、実施例と同様にしてTFTを作製した。[評価結果]実施例で得られたTFT100は、界面層4により酸化物半導体層2と樹脂を有するゲート絶縁層5の両者が結合し、密着性が向上する。これにより、図5a、bに示すように、比較例により得られたTFTと比べて、スイッチング制御が可能な優れた安定性を有するTFTとすることができた。"