復帰要因を検知する基板であるか否かを表す検知信号及びポーリングする必要がある基板であるか否かを表すポーリング信号を含む基板種類信号を送信する機能を有する、予め定めた拡張機能を実行するための外部接続基板が接続可能とされ、接続された前記外部接続基板に対して情報を転送するためのシリアル転送インターフェース手段と、クロックを発生するクロック発生手段と、使用するクロックを、前記クロック発生手段によって発生されたクロック、または前記外部接続基板による拡張対象でかつクロック発生機能を備えた外部機器より送信されるクロックに切り換える切換手段と、接続された前記外部接続基板から送信される前記基板種類信号に基づいて、前記外部接続基板の種類毎に予め定めた状態になるように、前記クロック発生手段及び前記シリアル転送インターフェース手段への通電を制御すると共に、前記切換手段の切換を制御する制御手段と、を備えた周辺機器の省電力制御装置。前記制御手段が、前記クロック発生手段の通電を行うための第1半導体スイッチと、前記シリアル転送インターフェース手段への通電、並びに前記切換手段の切換を行うための第2半導体スイッチと、前記基板種類信号に基づいて、前記第1半導体スイッチ及び前記第2半導体スイッチを制御するための信号を出力する論理回路と、を有する請求項1に記載の周辺機器の省電力制御装置。前記クロック発生手段の通電を行うための第1半導体スイッチと、前記シリアル転送インターフェース手段への通電、並びに前記切換手段の切換を行うための第2半導体スイッチと、を更に備え、前記制御手段が、前記基板種類信号に基づいて、前記第1半導体スイッチ及び前記第2半導体スイッチを制御する請求項1に記載の周辺機器の省電力制御装置。コンピュータを請求項1又は請求項3に記載の周辺機器の省電力制御装置の制御手段として機能させるための省電力制御プログラム。本発明は、接続される外部接続基板の種類に対応した効率的な省電力制御を行うことを目的とする。請求項1に記載の画像形成装置は、復帰要因を検知する基板であるか否かを表す検知信号及びポーリングする必要がある基板であるか否かを表すポーリング信号を含む基板種類信号を送信する機能を有する、予め定めた拡張機能を実行するための外部接続基板が接続可能とされ、接続された前記外部接続基板に対して情報を転送するためのシリアル転送インターフェース手段と、クロックを発生するクロック発生手段と、使用するクロックを、前記クロック発生手段によって発生されたクロック、または前記外部接続基板による拡張対象でかつクロック発生機能を備えた外部機器より送信されるクロックに切り換える切換手段と、接続された前記外部接続基板から送信される前記基板種類信号に基づいて、前記外部接続基板の種類毎に予め定めた状態になるように、前記クロック発生手段及び前記シリアル転送インターフェース手段への通電を制御すると共に、前記切換手段の切換を制御する制御手段と、を備えることを特徴としている。請求項2に記載の発明は、請求項1に記載の発明において、前記制御手段が、前記クロック発生手段の通電を行うための第1半導体スイッチと、前記シリアル転送インターフェース手段への通電、並びに前記切換手段の切換を行うための第2半導体スイッチと、前記基板種類信号に基づいて、前記第1半導体スイッチ及び前記第2半導体スイッチを制御するための信号を出力する論理回路と、を有することを特徴としている。請求項3に記載の発明は、請求項1に記載の発明において、前記クロック発生手段の通電を行うための第1半導体スイッチと、前記シリアル転送インターフェース手段への通電、並びに前記切換手段の切換を行うための第2半導体スイッチと、を更に備え、前記制御手段が、前記基板種類信号に基づいて、前記第1半導体スイッチ及び前記第2半導体スイッチを制御することを特徴としている。請求項4に記載の省電力制御プログラムは、コンピュータを請求項1又は請求項3に記載の周辺機器の省電力制御装置の制御手段として機能させることを特徴としている。請求項1に記載の発明によれば、本構成を採用しない場合と比較して、接続される外部接続基板の種類に対応した効率的な省電力制御を行うことができる、という効果がある。請求項2、3に記載の発明によれば、本構成を採用しない場合と比較して、簡単な構成で効率的な省電力制御が可能となる、という効果がある。請求項4に記載の発明によれば、本構成を採用しない場合と比較して、簡単なソフトウエア構成で効率的な省電力制御が可能となる、という効果がある。以下、図面を参照して本発明の実施の形態の一例を詳細に説明するが、実施形態を説明する前にシリアル転送インターフェース以下、PCIExpressという規格構成を参考形態として説明する。参考形態図8は、参考形態に係わるPCIExpress規格構成を示す図である。PCIExpress規格構成のRISER基板60は、CPUを搭載したマザーボード等のRoot基板62の機能を拡張するための拡張基板として機能する。RISER基板60は、Root基板62と接続するためのコネクタ64と、2つの拡張用コネクタ66、68が設けられており、2つの外部接続基板以下、EP基板と称する70が拡張用コネクタ66、68に接続可能とされている。また、RISER基板60には、クロックバッファ72、及びPCIExpressスイッチ74が設けられており、PCIExpressスイッチ74を介してRoot基板62からデータが各EP基板EP基板70A、EP基板70B70に送信される。また、Root基板62からのクロック信号がクロックバッファ72を介して各EP基板70へ送信されるようになっている。そして、Root基板62側のパワーマネージメントPM回路がRISER基板60を介して各EP基板70に接続されてホットラインとされて、常時電源供給される。このように構成されたRISER基板60及びEP基板70の動作は、図9に示すフローチャートに従って行われる。図9は、参考形態のRISER基板60及びEP基板70の動作の流れを示すフローチャートである。まず、スタンバイ状態とされ200、スリープへ移行するか否かが判定される202。スリープへ移行する場合には復帰要因を受ける回路を除く他の全ての回路部への電源がオフされる204。ここで、復帰検知された場合にはホットラインでRoot基板62に復帰通知を行って206、208、Root基板62が順次電源をオンしてスタンバイ状態に復帰させる210。そして、復帰要因に対応する処理が実行される212。このように通常のPCIExpress規格構成では、復帰要因を検知する基板が接続される場合には常時電源を供給して、ホットラインを用いてRoot基板62側へ復帰要因検出を通知し、Root基板62が順次電源を投入して、スタンバイ状態へ戻して復帰要因に対応する。第1実施形態図1は、本発明の第1実施形態に係わる周辺機器の省電力制御装置の一例としてのRISER基板10の概略構成を示す図である。RISER基板10は、CPUを搭載したマザーボード等のRoot基板12の機能を拡張するための拡張基板として機能する。RISER基板10は、Root基板12と接続するためのコネクタ16と、2つの拡張用コネクタ1818A、18Bが設けられており、2つの外部接続基板以下、EPエンドポイント基板と称する14が拡張用コネクタ18に接続可能とされている。RISER基板10には、PCIExpressスイッチ20が設けられており、当該PCIExpressスイッチ20を介してRoot基板12からデータが各EP基板14に送信される。また、RISER基板10には、クロックジェネレータCG22、クロックバッファCB24、及び切換SW26が設けられており、切換SW26によってRoot基板12側のクロックジェネレータrootCGによって生成されるクロックを使用するか、RISER基板10のCG22によって生成されたクロックを使用するかの切換が行われる。また、RISER基板10には、CG22をオンオフするためのスイッチング素子28、CB24をオンオフするためのスイッチング素子30、及びPCIExpressスイッチ20をオンオフするためのスイッチング素子32が設けられている。なお、各スイッチング素子28、30、32は、本実施形態では、FETを適用する。CB24をオンオフするためのスイッチング素子30のゲートには、アンドゲート34の出力端子が接続されており、アンドゲート34の出力に応じてCB24への通電がオンオフされるようになっている。また、アンドゲート34の入力端子には、各EP基板14が接続され、各EP基板14が復帰要因を検知する基板であることを表す検知信号をアンドゲート34に入力する。なお、アンドゲート34の入力側はそれぞれプルアップ電源36、38が設けられており、スイッチング素子30は、アンドゲート34の出力がハイの場合にCB24への通電をオフするようになっている。PCIExpressスイッチ20をオンオフするためのスイッチング素子32のゲートには、アンドゲート40の出力端子が接続されており、アンドゲート40の出力に応じてPCIExpressスイッチ20への通電がオンオフされるようになっている。また、アンドゲート40の入力端子には、各EP基板14が接続され、各EP基板14がRoot基板12側からポーリングする必要がある基板であるか否かを表すポーリング信号をアンドゲート40に入力する。また、アンドゲート40の入力側はそれぞれプルアップ電源42、44が設けられており、スイッチング素子32は、アンドゲート40の出力がハイの場合にPCIExpressスイッチ20への通電をオフするようになっている。また、CG22をオンオフするためのスイッチング素子28のゲートには、オアゲート46の出力端子が接続されており、オアゲート46の出力に応じてCG22への通電がオンオフされるようになっている。オアゲート46の入力端子には、アンドゲート34の出力が接続されていると共に、アンドゲート40の出力がインバータ回路48を介して接続されており、スイッチング素子28は、オアゲート46の出力がハイの場合にCG22への通電をオフするようになっている。さらに、オアゲート46の出力は切換SW26に接続されており、オアゲート46の出力がハイの場合にRoot基板12側からCB24へクロックを供給し、ローの場合に、CG22からCB24へクロックを供給するように切換を行う。さらに、電源50がRISER基板10を介して各EP基板14へ供給され、Root基板12から省エネ信号がRISER基板10を介して各EP基板14へ出力されことによって、スリープへ移行するようになっている。続いて、上述のように構成された本発明の第1実施形態に係わるRISER基板10における、接続されるEP基板14の種類に応じたスリープ時の動作について説明する。なお、以下の説明で参照する図2~5では、各スイッチング素子28、30、32の制御に関する信号の部分を示し、他の信号については省略して示す。まず、EP基板14A及びEP基板14Bとして、復帰要因を検知しないと共にポーリングする必要がない基板がそれぞれ接続された場合のスリープ時の動作について説明する。図2は、本発明の第1実施形態に係わるRISER基板10において、EP基板14A及びEP基板14Bとして、復帰要因を検知する必要がないと共にポーリングする必要がない基板がそれぞれ接続された場合のスリープ時の動作を説明するための図である。なお、図2中の斜線部分は電源オフを示し、塗り潰し部分は常時電源オンを示す。EP基板14A及びEP基板14Bがそれぞれ復帰要因を検知しない場合には、アンドゲート34の入力にはそれぞれプルアップ電源電圧によるハイ信号検知1、検知2が入力される。すなわち、アンドゲート34の出力がハイとなり、スイッチング素子30によってCB24への通電がオフされる。また、アンドゲート40についても、それぞれプルアップ電源電圧によるハイ信号ポーリング1、ポーリング2が入力されることにより、アンドゲート40の出力がハイとなり、スイッチング素子32によってPCIExpressスイッチ20への通電がオフされる。また、オアゲート46は、アンドゲート34からハイ信号が入力されると共に、アンドゲート40からインバータ回路48を介してロー信号が入力される。すなわち、オアゲート46の出力がハイとなり、スイッチング素子28によってCG22への通電がオフされる。また、オアゲート46の出力がハイの場合に切換SWによってCB24へクロック送信されるように切換が行われる。すなわち、EP基板14A及びEP基板14Bとして、復帰要因を検知しないと共にポーリングする必要がない基板がそれぞれ接続された場合には、スリープ時には、EP基板14側からの復帰要求がないのでRISER基板10の各部及び各EP基板14への通電がオフされて、消費電力が低減される。このとき、切換スイッチ26によってCB24へのクロック送信するように切換が行われるが、Root基板12側のRootCGが停止可能であるため、Root基板12側から作動していないCB24にクロックが送信されることがなく、部品信頼性が確保される。そして、スリープからスタンバイへ移行する際には、Root基板12側から図1のsleep信号をスタンバイ信号として指示すれば、各EP基板14がスタンバイ状態へ移行される。次に、EP基板14Aとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続され、EP基板14Bとして、復帰要因を検知する基板が接続された場合のスリープ時の動作について説明する。図3は、本発明の第1実施形態に係わるRISER基板10において、EP基板14Aとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続され、EP基板14Bとして、復帰要因を検知する基板が接続された場合のスリープ時の動作を説明するための図である。なお、図3中の斜線部分は電源オフを示し、塗り潰し部分は常時電源オンを示す。EP基板14Aとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続され、EP基板14Bとして復帰要因を検知する基板が接続されると、アンドゲート34の入力にはプルアップ電源電圧によるハイ信号検知1と、復帰要因を検知することを表すロー信号検知2が入力される。すなわち、アンドゲート34の出力がローとなり、スイッチング素子30によってCB24への通電がオンされる。また、アンドゲート40については、それぞれプルアップ電源電圧によるハイ信号ポーリング1、ポーリング2が入力されることにより、アンドゲート40の出力がハイとなり、スイッチング素子32によってPCIExpressスイッチ20への通電がオフされる。また、オアゲート46は、アンドゲート34からロー信号が入力されると共に、アンドゲート40からインバータ回路48を介してロー信号が入力される。すなわち、オアゲート46の出力がローとなり、スイッチング素子28によってCG22への通電がオンされる。また、オアゲート46の出力がローの場合に切換SWによってCB24へのクロック送信が行われるように切換が行われる。すなわち、復帰検知する基板EP基板14Bが接続された場合には、CG22及びCB24がオンされることにより、CG22によって生成されたクロックがCB24を介してEP基板14Bへ送信されるので、当該クロックにより復帰要因の検知が行われる。また、他の部分については電源がスリープ時にはオフされたままとなるので消費電力が低減される。次に、EP基板14Aとして、ポーリングする必要がある基板が接続され、EP基板14Bとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続された場合のスリープ時の動作について説明する。図4は、本発明の第1実施形態に係わるRISER基板10において、EP基板14Aとして、ポーリングする必要がある基板が接続され、EP基板14Bとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続された場合のスリープ時の動作を説明するための図である。なお、図4中の斜線部分は電源オフを示し、塗り潰し部分は常時電源オンを示す。EP基板14Aとして、ポーリングする必要がある基板が接続され、EP基板14Bとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続されると、アンドゲート34の入力にはそれぞれプルアップ電源電圧によるハイ信号検知1が入力される。すなわち、アンドゲート34の出力がハイとなり、スイッチング素子30によってCB24への通電がオフされる。また、アンドゲート40については、ポーリングする必要があることを表すロー信号ポーリング1が入力されると共に、プルアップ電源電圧によるハイ信号ポーリング2が入力される。すなわち、アンドゲート40の出力がローとなり、スイッチング素子32によってPCIExpressスイッチ20への通電がオンされる。また、オアゲート46は、アンドゲート34からハイ信号が入力されると共に、アンドゲート40からインバータ回路48を介してハイ信号が入力される。すなわち、オアゲート46の出力がハイとなり、スイッチング素子28によってCG22への通電がオフされる。また、オアゲート46の出力がハイの場合に切換SW26によってCB24へクロック送信されるように切換が行われる。すなわち、ポーリングが必要な基板EP基板14Aが接続された場合には、Root基板12のRootCGからCB24を介してEP基板14Aにクロック送信すると共に、PCIExpressスイッチ20の電源がオンしているので、Root基板12からEP基板14Aにアクセスしてポーリングが行われる。また、他の部分については、電源が不要であるので、スリープ時には電源がオフされて消費電力が低減される。次に、EP基板14Aとして、ポーリングする必要がある基板が接続され、EP基板14Bとして復帰要因を検知する基板が接続された場合のスリープ時の動作について説明する。図5は、本発明の第1実施形態に係わるRISER基板10において、EP基板14Aとして、ポーリングする必要がある基板が接続され、EP基板14Bとして、復帰要因を検知する基板が接続された場合のスリープ時の動作を説明するための図である。なお、図5中の斜線部分は電源オフを示し、塗り潰し部分は常時電源オンを示す。EP基板14Aとして、ポーリングする必要がある基板が接続され、EP基板14Bとして復帰要因を検知する基板が接続されると、アンドゲート34の入力にはプルアップ電源電圧によるハイ信号検知1と、復帰要因を検知することを表すロー信号検知2が入力される。すなわち、アンドゲート34の出力がローとなり、スイッチング素子30によってCB24への通電がオンされる。また、アンドゲート40については、ポーリングする必要があることを表すロー信号ポーリング1が入力されると共に、プルアップ電源電圧によるハイ信号ポーリング2が入力される。すなわち、アンドゲート40の出力がローとなり、スイッチング素子32によってPCIExpressスイッチ20への通電がオンされる。また、オアゲート46は、アンドゲート34からロー信号が入力されると共に、アンドゲート40をからインバータ回路48を介してハイ信号が入力される。すなわち、オアゲート46の出力がハイとなり、スイッチング素子28によってCG22への通電がオフされる。また、オアゲート46の出力がハイの場合に切換SW26によってCB24へクロック送信されるように切換が行われる。すなわち、ポーリングが必要な基板EP基板14Aが接続された場合には、Root基板12のRootCGからCB24を介してEP基板14Aにクロック送信すると共に、PCIExpressスイッチ20の電源がオンしているので、Root基板12からEP基板14Aにアクセスしてポーリングが行われる。さらに、復帰検知する基板EP基板14Bが接続された場合には、CG22及びCB24がオンされることにより、CG22によって生成されたクロックがCB24を介してEP基板14Bへ送信されるので、当該クロックにより復帰要因の検知が行われる。また、他の部分については電源がスリープ時にはオフされたままとなるので消費電力が低減される。このように、本発明の第1実施形態に係わるRISER基板10では、接続される基板の種類に合わせてスリープ時の電源オフ部分を変更するので、EP基板14からの復帰要因による復帰動作がなされると共に、ポーリングが必要な場合には、Root基板12からEP基板14へのポーリングがなされる。第2実施形態続いて、本発明の第2実施形態に係わる周辺機器の省電力装置の一例としてのRISER基板11について説明する。第1実施形態では、回路構成によってスリープ時の各部品の電源オンオフを制御するようにする例を説明したが、第2実施形態では、第1実施形態の動作をソフトウエアで行うようにしたものである。図6は、本発明の第2実施形態に係わる周辺機器の省電力制御装置の一例としてのRISER基板の概略構成を示す図である。なお、第1実施形態と同一部分については同一符号を付して説明する。また、第1実施形態で示した電源50やRoot基板12からの省エネ信号については省略して示す。RISER基板11は、CPUを搭載したマザーボード等のRoot基板12の機能を拡張するための拡張基板として機能する。RISER基板11は、Root基板12と接続するためのコネクタ16と、2つの拡張用コネクタ1818A、18Bが設けられており、2つの外部接続基板以下、EPエンドポイント基板と称する14が拡張用コネクタ18に接続可能とされている。RISER基板11には、PCIExpressスイッチ20が設けられており、当該PCIExpressスイッチ20を介してRoot基板12からデータが各EP基板14に送信される。また、RISER基板11には、クロックジェネレータCG22、クロックバッファCB24、及び切換SW26が設けられており、切換SW26によってRoot基板12側のクロックジェネレータrootCGによって生成されるクロックを使用するか、RISER基板11のCG22によって生成されたクロックを使用するかの切換が行われる。また、RISER基板11には、CG22をオンオフするためのスイッチング素子28、CB24をオンオフするためのスイッチング素子30、及びPCIExpressスイッチ20をオンオフするためのスイッチング素子32が設けられている。なお、各スイッチング素子28、30、32は、本実施形態では、FETを適用する。第1実施形態では、これらのスイッチング素子28、30、32をアンドゲートやオアゲート等を用いて制御するようにしたが、本実施形態では、Root基板12からこれらのスイッチング素子28、30、32を制御するようになっている。また、Root基板12側から各スイッチング素子28、30、32を制御するために、EP基板14A及びEP基板14Bから、復帰要因を検知する基板であることを表す検知信号やポーリングする必要がある基板であるか否かを表すポーリング信号をRoot基板12側へ送信するようになっている。なお、検知信号やポーリング信号の送信タイミングは、接続時としてもよいし、起動時としてもよい。続いて、上述のように構成された本発明の第2実施形態に係わるRISER基板11において、EP基板14の種類に応じたスリープ時の動作について説明する。図7は、本発明の第2実施形態に係わるRISER基板11に対してRoot基板12が行うスリープ時の処理の流れの一例を示すフローチャートである。なお、以下の処理はプログラムとして各種記憶媒体に記憶して流通するようにしてもよい。まず、ステップ100では、スタンバイ状態とされてステップ102へ移行して、スリープへ移行か否か判定される。該判定は、無操作状態が予め定めた時間経過したか否か等の予め定めたスリープへ移行する条件を満たしたか否かを判定し、該判定が否定された場合にはステップ100へ戻って処理が繰り返され、判定が肯定された場合にはステップ10へ移行する。ステップ104では、各EP基板14の電源オフ可能部品の電源がオフされてステップ106へ移行する。ステップ106では、ポーリング基板があるか否かが判定される。該判定は、例えば、EP基板14が接続されたときに、EP基板14からポーリングする必要がある基板であることを表すポーリング信号がRoot基板12に入力されたか否かを判定し、該判定が肯定された場合にはステップ108へ移行し、否定された場合にはステップ116へ移行する。ステップ108では、PCIExpressスイッチ20が電源オンのままとされてステップ110へ移行する。すなわち、スイッチング素子32を制御してPCIExpressスイッチ20への通電を行う。ステップ110では、切換SW26はRoot基板12側のrootCGを使用のままとされてステップ112へ移行する。ステップ112では、CG22の電源がオフされてステップ114へ移行する。すなわち、スイッチング素子28を制御することにより、切換SW26の切換及びCG22の電源オフが制御される。ステップ114では、CB24の電源がオンのままとされて一連の処理を終了する。すなわち、Root基板12からスイッチング素子30を制御することによりCB24への通電が維持される。一方、ステップ116では、PCIExpressスイッチ20の電源がオフされてステップ118へ移行する。すなわち、Root基板12からスイッチング素子32を制御することによりPCIExpressスイッチ20への通電がオフされる。ステップ118では、EP基板14Aが復帰要因を検知する基板か否か判定される。該判定は、例えば、EP基板14Aが接続されたときに、EP基板14Aから復帰要因を検知する基板であることを表す検知信号1がRoot基板12に入力されたか否かを判定し、該判定が肯定された場合にはステップ120へ移行し、否定された場合にはステップ124へ移行する。ステップ120では、切換SW26の切換が行われてRoot基板12側のrootCGを使用とされてステップ122へ移行する。ステップ122では、CG22の電源がオンされて上述のステップ114へ移行する。すなわち、スイッチング素子28を制御することにより、切換SW26の切換及びCG22の電源オンが制御される。また、ステップ124では、EP基板14AのI/Fの電源がオフされてステップ126へ移行する。ステップ126では、EP基板14Bが復帰要因を検知する基板か否か判定される。該判定は、例えば、EP基板14Bが接続されたときに、EP基板14Bから復帰要因を検知する基板であることを表す検知信号2がRoot基板12に入力されたか否かを判定し、該判定が肯定された場合には上述のステップ126へ移行し、否定された場合にはステップ128へ移行する。ステップ128では、EP基板14BのI/Fの電源がオフされてステップ130へ移行する。ステップ130では、CG22の電源がオフされて一連の処理を終了する。すなわち、スイッチング素子28を制御することにより、CG22の電源がオフされる。このようにソフトウエア的な処理を行うことによっても第1実施形態と同様にRISER基板11の各部及びEP基板14の動作が行われる。従って、接続される基板の種類に合わせてスリープ時の電源オフ可能部分を変更するので、EP基板14からの復帰要因による復帰動作がなされると共に、ポーリングが必要な場合には、Root基板12からEP基板14へのポー梨郷動作がなされる。なお、上記の実施の形態では、EP基板14として2つの基板が接続可能な例を説明したが、2つに限定されるものではなく、3つ以上としてもよい。