第1、第2の入力信号をそれぞれ入力する第1導電型の第1、第2の差動対と、前記第1、第2の差動対をそれぞれ駆動する第1、第2の電流源と、第1の駆動信号を出力し、前記第1、第2の電流源を前記第1の駆動信号に応じて駆動させる第1の基準電流発生回路と、を備える第1の差動入力部と、前記第1、第2の入力信号をそれぞれ入力する第2導電型の第3、第4の差動対と、前記第3、第4の差動対をそれぞれ駆動する第3、第4の電流源と、第2の駆動信号を出力し、前記第3、第4の電流源を前記第2の駆動信号に応じて駆動させる第2の基準電流発生回路と、を備える第2の差動入力部と、前記第1の差動入力部と第2の差動入力部との出力に応じて、前記第1、第2の入力信号の中間値を出力電圧として出力する出力部と、を有し、前記第1の基準電流発生回路の前記第1の駆動信号を生成する第1の電流経路上に接続される第1のトランジスタを前記第1の入力信号に応じて制御することで、前記第1の差動入力部の出力を制御し、前記第2の基準電流発生回路の前記第2の駆動信号を生成する第2の電流経路上に接続される第2のトランジスタを前記第2の入力信号に応じて制御することで、前記第2の差動入力部の出力を制御する差動増幅器。前記第1の基準電流発生回路は、第1の電源と第2の電源間に前記第1の電流経路と第3、第4の電流経路と、前記第3の電流経路に入力トランジスタ、前記第1の電流経路に出力トランジスタを備える第1のカレントミラー回路と、前記第1の電流経路に入力トランジスタ、前記第4の電流経路に出力トランジスタを備える第2のカレントミラー回路と、前記第4の電流経路上に接続される第3のトランジスタと、を備え、前記第1のトランジスタは、前記第1のカレントミラー回路の出力トランジスタと前記第2のカレントミラー回路の入力トランジスタとの間に接続され、前記第3のトランジスタに流れる電流に応じて前記第1の駆動信号が決定され、前記第2の基準電流発生回路は、第1の電源と第2の電源間に前記第2の電流経路と第5、第6の電流経路と、前記第5の電流経路に入力トランジスタ、前記第2の電流経路に出力トランジスタを備える第3のカレントミラー回路と、前記第2の電流経路に入力トランジスタ、前記第6の電流経路に出力トランジスタを備える第4のカレントミラー回路と、前記第6の電流経路上に接続される第4のトランジスタと、を備え、前記第2のトランジスタは、前記第3のカレントミラー回路の出力トランジスタと前記第4のカレントミラー回路の入力トランジスタとの間に接続され、前記第4のトランジスタに流れる電流に応じて前記第2の駆動信号が決定される請求項1に記載の差動増幅器。前記第1の差動対は、前記第1の入力信号を制御端子に入力する第1導電型の第5のトランジスタと前記出力電圧を制御端子に入力する第1導電型の第6のトランジスタとを有し、前記第2の差動対は、前記第2の入力信号を制御端子に入力する第1導電型の第7のトランジスタと前記出力電圧を制御端子に入力する第1導電型の第8のトランジスタとを有し、前記第3の差動対は、前記第1の入力信号を制御端子に入力する第2導電型の第9のトランジスタと前記出力電圧を制御端子に入力する第2導電型の第10のトランジスタとを有し、前記第4の差動対は、前記第2の入力信号を制御端子に入力する第2導電型の第11のトランジスタと前記出力電圧を制御端子に入力する第2導電型の第12のトランジスタとを有し、前記第1、第2の電流源は、それぞれ第1導電型の第13、第14のトランジスタを有し、前記第13、第14のトランジスタが前記第3トランジスタを入力トランジスタとしてカレントミラー接続され、前記第3、第4の電流源は、それぞれ第2導電型の第15、第16のトランジスタを有し、前記第15、第16のトランジスタが前記第4トランジスタを入力トランジスタとしてカレントミラー接続される請求項1または請求項2に記載の差動増幅器。前記第1の基準電流発生回路は、第5の電流経路上に入力トランジスタ、第6の電流経路上に出力トランジスタを備える第5のカレントミラー回路を備え、前記第5、第7のトランジスタは、前記第5のカレントミラー回路の入力トランジスタを介して第1の電源と接続され、前記第6、第8のトランジスタは、前記第5のカレントミラー回路の出力トランジスタを介して第1の電源と接続され、前記第2の基準電流発生回路は、前記第5の電流経路上に入力トランジスタ、前記第6の電流経路に出力トランジスタを備える第6のカレントミラー回路を備え、前記第9、第11のトランジスタは、前記第6のカレントミラー回路の入力トランジスタを介して第2の電源と接続され、前記第10、第12のトランジスタは、前記第6のカレントミラー回路の出力トランジスタを介して第2の電源と接続される請求項3に記載の差動増幅器。前記出力部は、第17、第18のトランジスタを備え、前記第17のトランジスタの制御端子が前記第5のカレントミラー回路の出力トランジスタに接続され、前記第18のトランジスタの制御端子が前記第6のカレントミラー回路の出力トランジスタに接続され、前記第17、第18のトランジスタの接続ノードにおいて前記出力電圧を出力する請求項4に記載の差動増幅器。しかし、図3の差動増幅器は、Nch差動対、Pch差動対をオンからオフ、もしくはオフからオンに制御する際に、スイッチング動作が行われているため、このスイッチング動作の切換えにより、出力電圧Voutに、図4の破線部A1、A2に示すような段差が発生するという問題がある。なお、図4は入力電圧Vin1、Vin2の電圧差を0.2V但しVin1<Vin2に保ったまま変化させ、供給電圧の全範囲にわたって、出力精度を調べた波形である。本発明は、第1、第2の入力信号をそれぞれ入力する第1導電型の第1、第2の差動対と、前記第1、第2の差動対をそれぞれ駆動する第1、第2の電流源と、第1の駆動信号を出力し、前記第1、第2の電流源を前記第1の駆動信号に応じて駆動させる第1の基準電流発生回路と、を備える第1の差動入力部と、前記第1、第2の入力信号をそれぞれ入力する第2導電型の第3、第4の差動対と、前記第3、第4の差動対をそれぞれ駆動する第3、第4の電流源と、第2の駆動信号を出力し、前記第3、第4の電流源を前記第2の駆動信号に応じて駆動させる第2の基準電流発生回路と、を備える第2の差動入力部と、前記第1の差動入力部と第2の差動入力部との出力に応じて、前記第1、第2の入力信号の中間値を出力電圧として出力する出力部と、を有し、前記第1の基準電流発生回路の前記第1の駆動信号を生成する第1の電流経路上に接続される第1のトランジスタを前記第1の入力信号に応じて制御することで、前記第1の差動入力部の出力を制御し、前記第2の基準電流発生回路の前記第2の駆動信号を生成する第2の電流経路上に接続される第2のトランジスタを前記第2の入力信号に応じて制御することで、前記第2の差動入力部の出力を制御する差動増幅器である。本発明は、第1の駆動信号を生成する第1の電流経路上に接続される第1のトランジスタを第1の入力信号に応じて制御することで、第1の差動入力部の出力を制御し、また、第2の駆動信号を生成する第2の電流経路上に接続される第2のトランジスタを第2の入力信号に応じて制御することで、第2の差動入力部の出力を制御することができる。このため、第1、第2の差動対、もしくは第3、第4の差動対がオンからオフ、オフからオンに切り替わる点における差動増幅器の出力に発生する段差を無くす事が出来る。本発明は、差動増幅器の出力に発生する段差を無くす事が出来る。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1に本実施の形態にかかる差動増幅器の構成を示す。図1に示すように、差動増幅器100は、基準電流発生回路110、120と、Nch差動対130、150と、Pch差動対140、160と、増幅回路170と、カレントミラー回路CM1、CM2と、電流源CC3、CC4、CC13~CC16とを有する。基準電流発生回路110は、NMOSトランジスタN11~N13と、PMOSトランジスタP14、P15と、電流源CC1とを有する。電流源CC1は、電源端子VDDとノードD18との間に接続される。NMOSトランジスタN10は、ドレインとゲートがノードD18、ソースが接地端子GNDに接続される。NMOSトランジスタN11は、ドレインとゲートがノードD16、ソースが接地端子GNDに接続される。NMOSトランジスタN12は、ドレインがノードD17、ソースがノードD19、ゲートが入力端子Vin1に接続される。NMOSトランジスタN13は、ドレインがノードD19、ソースが接地端子GND、ゲートがノードD18に接続される。PMOSトランジスタP14は、ソースが電源端子VDD、ドレインがノードD16、ゲートがノードD17に接続される。PMOSトランジスタP15は、ソースが電源端子VDD、ドレインとゲートがノードD17に接続される。Nch差動対130は、NMOSトランジスタN1、N2を有する。NMOSトランジスタN1はドレインがノードD13、ソースがノードD11、ゲートが入力端子Vin1に接続される。NMOSトランジスタN2はドレインがノードD14、ソースがノードD11、ゲートが出力端子Voutに接続される。電流源CC13は、NMOSトランジスタN5を有する。NMOSトランジスタN5は、ドレインがノードD11、ソースが接地端子GND、ゲートがノードD16に接続される。Nch差動対150は、NMOSトランジスタN3、N4を有する。NMOSトランジスタN3はドレインがノードD13、ソースがノードD12、ゲートが入力端子Vin2に接続される。NMOSトランジスタN4はドレインがノードD14、ソースがノードD12、ゲートが出力端子Voutに接続される。電流源CC15は、NMOSトランジスタN6を有する。NMOSトランジスタN6は、ドレインがノードD12、ソースが接地端子GND、ゲートがノードD16に接続される。カレントミラー回路CM1は、PMOSトランジスタP7、P8を有する。PMOSトランジスタP7は、ソースが電源端子VDD、ドレインとゲートがノードD13に接続される。PMOSトランジスタP8は、ソースが電源端子VDD、ドレインがノードD14、ゲートがノードD13に接続される。このカレントミラー回路CM1は、上記Nch差動対130、150のそれぞれの出力対に対して共通の能動負荷となる。本例では、PMOSトランジスタP7が、NMOSトランジスタN1とN3の能動負荷、PMOSトランジスタP8が、NMOSトランジスタN2とN4の能動負荷となる。なお、基準電流発生回路110と、Nch差動対130、150と、電流源CC13、CC15と、カレントミラー回路CM1とで、NMOS差動入力部を構成する。基準電流発生回路120は、PMOSトランジスタP11~P13と、NMOSトランジスタN14、N15と、電流源CC2とを有する。電流源CC2は、接地端子GNDとノードD28との間に接続される。PMOSトランジスタP10は、ドレインとゲートがノードD28、ソースが電源端子VDDに接続される。PMOSトランジスタP11は、ドレインとゲートがノードD26、ソースが電源端子VDDに接続される。PMOSトランジスタP12は、ドレインがノードD27、ソースがノードD29、ゲートが入力端子Vin2に接続される。PMOSトランジスタP13は、ドレインがノードD29、ソースが電源端子VDD、ゲートがノードD28に接続される。NMOSトランジスタN14は、ソースが接地端子GND、ドレインがノードD26、ゲートがノードD27に接続される。NMOSトランジスタN15は、ソースが接地端子GND、ドレインとゲートがノードD27に接続される。Pch差動対140は、PMOSトランジスタP1、P2を有する。PMOSトランジスタP1はドレインがノードD23、ソースがノードD21、ゲートが入力端子Vin1に接続される。PMOSトランジスタP2はドレインがノードD24、ソースがノードD21、ゲートが出力端子Voutに接続される。電流源CC14は、PMOSトランジスタP5を有する。PMOSトランジスタP5は、ドレインがノードD21、ソースが電源端子VDD、ゲートがノードD26に接続される。Pch差動対160は、PMOSトランジスタP3、P4を有する。PMOSトランジスタP3はドレインがノードD23、ソースがノードD22、ゲートが入力端子Vin2に接続される。PMOSトランジスタP4はドレインがノードD24、ソースがノードD22、ゲートが出力端子Voutに接続される。電流源CC16は、PMOSトランジスタP6を有する。PMOSトランジスタP6は、ドレインがノードD22、ソースが電源端子VDD、ゲートがノードD26に接続される。カレントミラー回路CM2は、NMOSトランジスタN7、N8を有する。NMOSトランジスタN7は、ソースが接地端子GND、ドレインとゲートがノードD23に接続される。NMOSトランジスタN8は、ソースが接地端子GND、ドレインがノードD24、ゲートがノードD23に接続される。このカレントミラー回路CM2は、上記Pch差動対140、160のそれぞれの出力対に対して共通の能動負荷となる。本例では、NMOSトランジスタN7が、PMOSトランジスタP1とP3の能動負荷、NMOSトランジスタN8が、PMOSトランジスタP2とP4の能動負荷となる。なお、基準電流発生回路120と、Pch差動対140、160と、電流源CC14、CC16と、カレントミラー回路CM2とで、PMOS差動増幅部を構成する。出力段増幅回路である増幅回路170は、NMOSトランジスタN9と、PMOSトランジスタP9とを有する。PMOSトランジスタP9は、ソースが電源端子VDD、ドレインが出力端子Vout、ゲートがノードD14に接続される。NMOSトランジスタN9は、ソースが接地端子GND、ドレインが出力端子Vout、ゲートがノードD24に接続される。電流源CC3は、ノードD13とD23との間に接続される。電流源CC4は、ノードD14とD24との間に接続される。次に、差動増幅器100の動作を説明する。図2に、入力端子Vin1、Vin2に入力される入力電圧Vin1、Vin2の電圧差を0.2V但しVin1<Vin2に保ったまま、入力電圧Vin1、Vin2を供給電圧の全範囲0V~15Vにわたって変化させたときの出力精度の波形を示す。まず、0V<Vin1<3Vにおいては、Nch差動対130のNMOSトランジスタN1のしきい値電圧Vtn1と電流源CC13であるNMOSトランジスタN5の飽和ドレイン電圧Vdsatn5の関係がVin1<Vtn1Vdsatn5となる。このため、NMOSトランジスタN12はオフしており、基準電流発生回路110のPMOSトランジスタP15、NMOSトランジスタN12、N13で構成される第1の電流経路には電流が流れない。第1の電流経路に電流が流れないことから、PMOSトランジスタP14、NMOSトランジスタN11で構成される第4の電流経路にも電流が流れず、NMOSトランジスタN11とカレントミラー接続されるNMOSトランジスタN5電流源CC13、N6電流源CC15にも電流が流れない。よって、Nch差動対130、150を駆動する電流源CC13、CC15が停止し、差動増幅器100のNch差動入力が停止する。次に、3V≦Vin1但し、Vin1が3V付近では、Vin1<Vtn1Vdsatn5が徐々にVin1>Vtn1Vdsatn5と変化する。このため、NMOSトランジスタN12が徐々にオンし始める。NMOSトランジスタN12が徐々にオンし始めることから、第1の電流経路に電流が流れ、第4の電流経路にも電流が流れる。よって、NMOSトランジスタN11とカレントミラー接続されるNMOSトランジスタN5電流源CC13、N6電流源CC15にも電流が流れ始める。このように、Nch差動対130、150を駆動する電流源CC13、CC15が停止状態から動作状態に移行することから、図2に示すように、3V付近での出力期待値に段差が発生しない。なお、電流源CC1とNMOSトランジスタN10により構成される電流経路を第3の電流経路と称す。また、NMOSトランジスタN5、N6、N11は、NMOSトランジスタN11を入力トランジスタ、NMOSトランジスタN5、N6を出力トランジスタとするカレントミラー回路を構成する。よって、第4の電流経路に流れる電流に応じたノードD16に発生する電圧第1の駆動信号により、NMOSトランジスタN5、N6に流れる電流が決定される。上記Vin1<Vtn1Vdsatn5の条件で、NMOSトランジスタN12を停止させる動作は、以下のような条件で実現可能となる。1つは、NMOSトランジスタN12のしきい値電圧Vtn12をNMOSトランジスタN1のしきい値電圧Vtn1と等しくなるようにトランジスタサイズを決定する。もう1つは、NMOSトランジスタN13の飽和ドレイン電圧Vdsatn13をNMOSトランジスタN5の飽和ドレイン電圧Vdsatn5と等しくなるようにトランジスタサイズを決定する。これらのことにより、Vin1<Vtn1Vdsatn5の条件で、NMOSトランジスタN12を停止させることができる。以上のような構成により、本実施の形態の差動増幅器100は、電流源CC13、CC15の停止動作を、従来技術の図3のように制御部による電流源の活性オン状態か非活性オフ状態といったスイッチング動作で行っていない。このため、従来技術の動作波形である図4の破線部A1で示した箇所のようなNch差動対がオフからオンに切り替わる点における出力期待値の段差が発生しない図2の破線部B1。一方、12V<Vin2においては、Pch差動対140のPMOSトランジスタP1のしきい値電圧Vtp1と電流源CC14であるPMOSトランジスタP5の飽和ドレイン電圧Vdsatp5の関係がVin2>VDD-Vtp1-Vdsatp5となる。このため、PMOSトランジスタP12はオフしており、基準電流発生回路120のNMOSトランジスタN15、PMOSトランジスタP12、P13で構成される第2の電流経路には電流が流れない。第2の電流経路に電流が流れないことから、NMOSトランジスタN14、PMOSトランジスタP11で構成される第6の電流経路にも電流が流れず、PMOSトランジスタP11とカレントミラー接続されるPMOSトランジスタP5電流源CC14、P6電流源CC16にも電流が流れない。よって、Pch差動対140、160を駆動する電流源CC14、CC16が停止し、差動増幅器100のPch差動入力が停止する。次に、12V≧Vin2但し、Vin2が12V付近では、Vin2>VDD-Vtp1‐Vdsatp5が徐々にVin2<VDD-Vtp1‐Vdsatp5と変化する。このため、PMOSトランジスタP12が徐々にオンし始める。PMOSトランジスタP12が徐々にオンし始めることから、第2の電流経路に電流が流れ、第6の電流経路にも電流が流れる。よって、PMOSトランジスタP11とカレントミラー接続されるPMOSトランジスタP5電流源CC14、P6電流源CC16にも電流が流れ始める。このように、Pch差動対140、160を駆動する電流源CC14、CC16が停止状態から動作状態に移行することから、図2に示すように、12V付近での出力期待値に段差が発生しない。なお、電流源CC2とPMOSトランジスタP10により構成される電流経路を第5の電流経路と称す。また、PMOSトランジスタP5、P6、P11は、PMOSトランジスタP11を入力トランジスタ、PMOSトランジスタP5、P6を出力トランジスタとするカレントミラー回路を構成する。よって、第5の電流経路に流れる電流に応じたノードD26に発生する電圧第2の駆動信号により、PMOSトランジスタP5、P6に流れる電流が決定される。上記Vin2>VDD-Vtp1‐Vdsatp5の条件で、PMOSトランジスタP12を停止させる動作は、以下のような条件で実現可能となる。1つは、PMOSトランジスタP12のしきい値電圧Vtp12をPMOSトランジスタP1のしきい値電圧Vtp1と等しくなるようにトランジスタサイズを決定する。もう1つは、PMOSトランジスタP13の飽和ドレイン電圧Vdsatp13をPMOSトランジスタP5の飽和ドレイン電圧Vdsatp5と等しくなるようにトランジスタサイズを決定する。これらのことにより、Vin2>VDD-Vtp1‐Vdsatp5の条件で、PMOSトランジスタP12を停止させることができる。以上のような構成により、本実施の形態の差動増幅器100は、電流源CC14、CC16の停止動作を、従来技術の図3のように制御部による電流源の活性オン状態か非活性オフ状態といったスイッチング動作で行っていない。このため、従来技術の動作波形である図4の破線部A2で示した箇所のようなPch差動対がオフからオンに切り替わる点における出力期待値の段差が発生しない図2の破線部B2。以上、本実施の形態の効果としては、電流源を駆動させる基準電流発生回路110において、電流が流れる経路にNMOSトランジスタN12、もしくは、基準電流発生回路120において、PMOSトランジスタP12を挿入させる構成をとる。そして、上記NMOSトランジスタN12、PMOSトランジスタP12のゲート電圧を、入力電圧Vin1、Vin2によって制御を行うことで、Nch差動対、もしくはPch差動対がオンからオフ、オフからオンに切り替わる点における差動増幅器100の出力期待値に発生する段差を無くす事が出来る。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。