画像処理された画素のデータを所定の画素の配列に基づいて複数の画素データに振り分けて異なる端子から出力する画素データ処理手段と、発光された走査ビームの通過検知に基づいて水平同期信号を発生する水平同期信号生成手段と、前記水平同期信号生成手段から発生する水平同期信号と基準クロックに基づいて、前記画素データ処理手段から出力されたそれぞれの画素データに対してパルス位置を調整する調整手段と、前記画素データ処理手段によって振り分けられた総ての画素データであって前記調整手段から出力され調整された前記画素データを合成する合成手段と、この合成手段から出力された画素のデータに応じて走査ビームとして発光する発光手段とを有することを特徴としたビーム光走査装置。前記調整手段は、それぞれの画素データに基づく出力パルス位置を調整する複数の出力パルス調整手段を含み、各出力パルス調整手段で調整する時間よりも短い時間で、前記合成手段によって合成されたそれぞれの画素データに基づく発光制御を行うドライバを備えることを特徴とした請求項1記載のビーム光走査装置。画像処理された画素のデータを所定の画素の配列に基づいて複数の画素データに振り分けて異なる端子から出力し、発光された走査ビームの通過検知に基づいて水平同期信号を発生し、前記水平同期信号生成手段から発生する水平同期信号と基準クロックに基づいて、前記画素データ処理手段から出力されたそれぞれの画素データに対してパルス位置を調整し、前記画素データ処理手段によって振り分けられた総ての画素データであって前記調整手段から出力され調整された前記画素データを合成し、この合成手段から出力された画素のデータに応じて走査ビームとして発光することを特徴としたビーム光走査装置。それぞれの画素データに基づく出力パルス位置を調整する時間よりも短い時間で、合成されたそれぞれの画素データに基づく発光制御を行うことを特徴とした請求項3記載のビーム光走査装置。請求項1乃至4の何れか一記載のビーム光走査装置と、前記発光されたビームを受光する像担持体に前記ビーム光によって作成された潜像を顕像化するための現像手段を含むプリンタエンジン部とを有することを特徴とする画像形成装置。しかしながら、ビームを発光する発光素子のレーザダイオードが高価なため、発光手段として多くのレーザダイオードを用いると、ビーム光走査装置及びそれを用いた画像形成装置が高価になるという問題を有する。上記課題を解決するものであり、少ない数の発光手段によって画像形成するための発光を高速で行うとともに、価格を抑える。上記課題を達成するために、実施形態のビーム光走査装置は、画像処理された画素のデータを所定の画素の配列に基づいて複数の画素データに振り分けて異なる端子から出力する画素データ処理手段と、発光された走査ビームの通過検知に基づいて水平同期信号を発生する水平同期信号生成手段と、前記水平同期信号生成手段から発生する水平同期信号と基準クロックに基づいて、前記画素データ処理手段から出力されたそれぞれの画素データに対してパルス位置を調整する調整手段と、前記画素データ処理手段によって振り分けられた総ての画素データであって前記調整手段から出力され調整された前記画素データを合成する合成手段と、この合成手段から出力された画素のデータに応じて走査ビームとして発光する発光手段とを有する。本発明の第1の実施の形態について図1乃至図4に基づいて説明をする。図1は画像形成装置の電気的ブロック図、第2図はビーム光走査装置の一部の電気回路の詳細図、図3はPWMPulseWidthModulatorのパルス幅調整及びパルス位置に関する説明図、図4は第1の実施の形態のタイミングチャートである。最初に図1に示した画像形成装置の電気的ブロック図について説明をする。画像形成装置は画像形成装置全体の制御を司る主制御部CPU11を備えている。このCPU11で制御する制御内容を記憶したROMリードオンリーメモリやCPU11によって画像処理メモリとは異なる種々のデータを一時的に記憶するRAMランダムアクセスメモリなどのメモリ12が画像形成装置に配置されている。また、像担持体の表面を均一的に帯電する帯電手段や像担持体に作成された潜像を顕像化するための現像手段や像担持体に顕像化された画像を搬送されてくる媒体に転写する転写手段などの電子写真プロセス部分と、媒体を搬送するための搬送手段と、媒体上に転写された画像を定着するための定着手段などを含むプリンタエンジン部13も備えている。これら電子写真プロセス部分、搬送手段、定着手段などは周知の技術のため図1においてはプリンタエンジン部13としてまとめ、詳細な説明及びその図示を省略する。さらに画像形成装置は画像を読み取るためのスキャナ部14、このスキャナ部14で読取られた画像を処理する画像メモリを含む画像処理部15を備えている。また、スキャナ部14も周知の技術のため図1においては簡略化して示している。外部のパーソナルコンピュータなどから媒体に出力するために送られてくるデータを受取る外部インターフェース外部I/F16、外部I/F16から受取った画像情報を一時保持するページメモリ17が設けられている。画像処理部15またはページメモリ17からの画像データを選択的に受取る画像データインターフェース画像データI/F18が設けられている。さらに、この画像形成装置はオペレータが操作するコントロールパネルやその制御回路を含むコントロールパネル部19を有し、ファクシミリ通信によって送られてくるデータも外部通信インターフェース外部通信I/F20を介して受信することができる。さらに、画像形成装置は本発明の特徴部分であるレーザ制御手段であるレーザ制御部30を備えている。また、レーザ制御部30はレーザビームを発光するレーザダイオード81を制御するレーザダイオードドライバ82と接続されている。また、レーザ制御部30とレーザダイオード81によって発光手段は構成されている。レーザダイオードから発光されたレーザビームはプリンタエンジン部13に設けている像担持体の表面に潜像画像を形成する。また、レーザ制御部30はレーザダイオード81から発光されるレーザビームを受光する水平同期センサ83を制御するドライバや水平同期センサから入力されたパルス状の電流を電圧信号に変換する電流電圧変換回路や2値化回路を含むビーム検知回路84とも接続している。水平同期センサ83及びビーム検知回路84で水平同期信号生成手段が構成されている。また、レーザ制御部30は画像データI/F18とも接続され、画像データI/F18からの画像データを受取る。画像形成装置にはレーザダイオード81が発光するレーザビームを受取り反射するポリゴンミラーを回転させるポリゴンモータ85を制御するポリゴンモータドライバ86を設けている。CPU11はバスを介して、メモリ12、プリンタエンジン部13、スキャナ部14、コントロールパネル部19、外部通信I/F20、ビーム検知回路84、ポリゴンモータドライバ86などと接続している。レーザ制御部30、レーザダイオード81、レーザダイオードドライバ82、水平同期センサ83ビーム検知回路84、ポリゴンモータ85、ポリゴンモータドライバ86などによってビーム光走査装置が形成されている。次に図2を用いてレーザ制御部30について詳細に説明をする。レーザ制御部30内部には画像処理された隣接するデータを第1の画素データと第2の画素データに振り分ける画素データ処理手段である画像データ処理部31と、基準クロックと同期した第1の画素データまたは第2の画素データを出力する信号同期手段である同期回路32と、隣接する画素に影響するデータをマスク処理するための信号を生成するマスクパルス発生手段であるパルス発生回路33と、レーザ制御処理に関する基準になるクロックを出力する基準クロック34を備えている。また、第1の画素データに基づく出力パルス幅を調整する第1の出力パルス調整手段であるPWM1第1のPWMと称する35と、第2の画素データに基づく出力パルス幅を調整する第2の出力パルス調整手段であるPWM2第2のPWMと称する36を備えている。パルス発生回路33から出力された信号と第1のPWM35から出力された信号の積を採るデータマスク合成手段の一部である第1のAND回路AND137と、インバータ39を介して反対極性にしたパルス発生回路33から出力された信号と第2のPWM36から出力された信号の積を採るデータマスク合成手段の一部である第2のAND回路AND238と、第1のAND回路37から出力された信号調整された第1の画素データと第2のAND回路38から出力された信号調整された第2画素のデータの和を採る合成手段である合成回路40などを備えている。なお、同期回路32、パルス発生回路33、第1のPWM35、第2のPWM36、第1のAND回路37、第2のAND回路38、インバータ39などから調整手段が構成されている。ビーム検知回路84とパルス発生回路33とが接続され水平同期信号BDが送られる。また、ビーム検知回路84とは同期回路32とも接続され水平同期信号BDが送られる。画像データ処理部31は画像データI/F18と接続されている。画像データ処理部31は第1の画素データと第2の画素データを同期回路32に転送するために別々の線で接続されている。また、基準クロック34は同期回路32と接続されている。同期回路32は第1のPWM35と接続されるとともに第2のPWM36と接続されている。第1のAND回路37はパルス発生回路33と接続されるとともに第1のPWM35とも接続されている。第1のAND回路38はインバータ39を介してパルス発生回路33と接続されるとともに第1のPWM35とも接続されている。合成回路40は第1のAND回路37と接続されているとともに第2のAND回路38とも接続されている。合成回路40はレーザダイオードドライバ82と接続されている。水平同期センサ83はフォトダイオードから形成されている。水平同期センサ83はポリゴンモータ85によって回転される図示しないポリゴンミラーによって図2で示される矢印方向に走査されるレーザビームの通過タイミングを検知し、検知した光量に応じて電流を発生させる。この電流はビーム検知回路84内にある電流電圧回路によって変換された後に2値化回路にてデジタル信号になり、ビーム検知回路84から出力される。画像データ処理部31は画像処理部15にある画像メモリまたはページメモリ17に記憶された画像データ画素データが画像データI/F18を介して入力される。画像データ処理部31は入力された画素データをそれぞれのPWMに対応した画素データに振り分ける。本実施の形態では奇数画素のデータを第1のPWM35で処理するとともに、偶数画素のデータを第2のPWM36で処理するように設定されている。振り分けられた画素データは対応する線を介して同期回路32に転送される。本実施の形態では第1の画素データである奇数画素データは図2中の画像データ1を示している線を介し、第2の画素データである偶数画素データは画像データ2を示している線を介して同期回路32に入力される。同期回路32は基準クロック34が発生する基準クロックCLK0をもとに、ビーム検知回路84から出力した水平同期信号BDに同期した新たな基準クロックCLK1を生成する。また、同期回路32は新たに生成された基準クロックCLK1に画像データ処理部31から転送されてくる第1の画素データを同期させる。同期させた第1の画素データである奇画素データは図2中の画像データ3を示している線を介して第1のPWM35に入力される。また同期回路32によって同期させた第2の画素データである偶数画素データは図中の画像データ4を示している線を介して第2のPWM36に入力される。パルス発生回路33はビーム検知回路84から出力された水平同期信号BDが入力されるとともに、同期回路32でビーム検知回路84から出力された水平同期信号BDによって同期された基準クロックCLK1が入力される。パルス発生回路33は入力された信号に基づいて隣接する画素に影響するデータをマスクするための信号を生成して第1のマスクパルス信号SIG1として出力する。また、パルス発生回路から出力した第1のマスクパルス信号SIG1はインバータ39を介して反対極性の第2のマスクパルス信号SIG2も生成される。基準クロック34はレーザ制御のタイミングをとるためにレーザ制御部30に独自に設けられている。出力パルス調整手段である第1のPWM35及び第2のPWM36はそれぞれの画素のデータに応じたパルス幅の出力を行う。本第1の実施の形態では第1のPWM35と第2のPWM36の基準クロックが共通であるため、このままでは第1の画素データと第2の画素データが重なってしまう。したがって、パルス幅調整の機能とパルス位置を可変する機能を用いて第1のPWM35と第2のPWM36の出力の位相差を設けている。また、パルス幅を変更することによって、1画素以下の画像を形成することを実現している。さらに、パルス位置を変更することによって、ぎざぎざのない滑らかな斜線を形成することを実現している。このパルス位置を可変できる機能を利用して本実施の形態ではパルス幅を1/255単位で刻み、第1のPWM35は奇数画素を形成するために用いパルス位置を左基準とし、第2のPWM36は偶数画素を形成するために用いパルス位置を中央基準として制御しているので各画素間に位相を設け隣接する画素が重なり合うことを防止している。ここでさらに出力パルス調整手段であるPWMのパルス幅の変更機能とパルス位置の変更機能を図3を用いて詳細に説明をする。図3にT1で示す周期は第1のPWM35が動作する周期に相当する。また、図3中でT2で示す期間は画素クロック周期に相当し、周期T1は周期T2の2倍の長さの周期になっている。また、周期T1の前半部分のT2は奇数画素の動作に関係し、周期T1の後半部分のT2は偶数画素の動作に関係する。パルス位置は時系列に対して前側基準である左基準、時系列に対して後基準である右基準及び中央基準の3つの基準から選択することが出来る。パルス位置を左基準に選択された場合にはパルスの立上がり位置を基準にしてパルス幅が変更される。すなわち、最小パルス幅に対してパルス幅が大きくなると時系列に対して後側になる図3に示す右側の立下がり位置が変化し、パルス幅が広がる。図3においては最小単位のパルス幅をt1で示し、その2倍のパルス幅の場合をt2、最小単位のパルス幅に対して3倍のパルス幅を持つ場合をt3、最小単位のパルス幅に対して4倍のパルス幅を持つ場合をt4で示している。尚、奇数画素の最大パルス幅に対してt4はその半分を示している。パルス位置を右基準に選択された場合にはパルスの立下がり位置を基準にしてパルス幅が変更される。すなわち、最小パルス幅に対してパルス幅が大きくなると時系列に対して前側になる図3に示す左側の立上がり位置が変化し、パルス幅が広がる。右基準の立下がり位置は所定の画素の後端部分と一致している。一方、パルス位置を中央基準に選択された場合にはパルス幅の中央位置を基準にしてパルス幅が変更される。すなわち、最小パルス幅に対してパルス幅が大きくなると時系列に対して前側及び後側の左右両方の立上がり位置及び立下がり位置双方が変化し、パルスが広がる。図3においては最小単位のパルス幅をt1で示し、その2倍のパルス幅の場合をt2、最小単位のパルス幅に対して3倍のパルス幅を持つ場合をt3、最小単位のパルス幅に対して4倍のパルス幅を持つ場合をt4、最小単位のパルス幅に対して5倍のパルス幅を持つ場合をt5で示している。このような機能を有するパルス幅調整素子を本第1の実施の形態では第1のPWM35と第2のPWM36に用いている。また、第1のPWM35は左基準で使用し、第2のPWM36は中央基準として使用することによって各画素に位相を設けている。第1のAND回路37は第1のPWM35によって出力されたパルス幅調整された第1の画素データPIXDAT1を入力するとともにパルス発生回路33から出力されたマスク信号を入力し、調整された信号として図2中にPIXDAT5で示す信号を出力する。また、第2のAND回路38は第2のPWM36によって出力されたパルス幅調整された第2の画素データPIXDAT2を入力するとともにパルス発生回路33から出力されたマスク信号の反転信号を入力し、調整された信号として図2中にPIXDAT6で示す信号を出力する。合成回路40は第1のAND回路37から出力されたPIXDAT5として調整された第1の画素データと第2のAND回路38から出力されたPIXDAT6として調整された第2の画素データを合成する。この合成された信号はレーザダイオードドライバ82にPIXDAT3として出力される。この合成回路40はOR回路で形成されている。尚、レーザダイオードドライバ82の駆動速度は第1のPWM35及び第2のPWM36に比べて高速に処理することが出来るので、2つの系統で処理された信号が、レーザダイオードドライバ側で対応しきれない状態は発生しない。次に第1の実施の形態の作用について図4を用いて説明をする。ビーム検知回路84から出力させる水平同期信号BDが同期回路32に入力されると基準クロックの周期が変わる。本第1の実施の形態では水平同期信号BDが立上がると同期回路32から出力される基準クロックCLK1はPWMの周期であるT1より短い周期に変更される。水平同期信号BDが立下がったときに同期回路32から出力される基準クロックCLK1が立上がるとともに、第1のPWM35から出力される信号PIXDAT1も立上がる。このとき第1のPWM35は左基準としてT1の周期255に対してパルス幅96の出力を行っている。また、パルス発生回路33から出力される第1のマスクパルス信号SIG1はPWMが動作する周期T1の半分のT2の時間のパルス幅になっている。合成回路40から出力された信号PIXDAT3も水平同期信号BDが立下がった時に立上がり第1の画素の出力が開始される。このときパルスの幅はPIXDAT1の立上がり時間全体を通して第1のマスクパルス信号SIG1も立上がっているので、PIXDAT1と同等の信号を得ることができる。また、図示はしていないがこのときのPIXDAT3の信号はPIXDAT5の信号である。第2画素目を形成する第2のPWM36から出力は、中央基準としてパルス幅64の出力を行っている。したがって、水平同期信号BDが立下がったときからT2の経過前にPIXDAT2の信号の立上がりがおこる。また、パルス発生回路から発生された第1のマスクパルス信号SIG1に基づいて生成される第2のマスクパルス信号SIG2は水平同期信号BDの立下がりからT2経過した後に立上がる。また、図4に示すように、第1のマスクパルス信号SIG1及び第2のマスクパルス信号SIG2は周期T1でHのレベル時間がT2であるとともにLのレベル時間もT2であるディーティ50の信号として作用している。また、第1のマスクパルス信号SIG1と第2のマスクパルス信号SIG2は相互にT2だけ位相差をもって作用している。合成回路40から出力された信号PIXDAT3はPIXDAT2からの出力に基づいた所定の幅を持ったパルス幅であるパルス幅32になっている。このとき、PIXDAT3のHレベルの出力時間はPIXDAT2のHレベルであるとともに第2のマスクパルス信号SIG2のHレベルであるときになっている。第2のマスクパルス信号SIG2が水平同期信号BDの立下がりからT2経過した以降にHレベルになっているため、PIXDAT2のHレベルの前半部分のパルス幅32分についてはPIXDAT3には反映されず、この部分のPIXDAT3の出力はLレベルになっている。第2のPWM36の出力であるPIXDAT2の出力パルス幅の前半部分がレーザダイオードドライバ82に反映されず、マスクがかけられた状態になっている。しかし、この部分は本来第2のPWM36が作用を行う部分ではなく、第1のPWM35によって作用されるタイミングである。このように第2のPWM36の基準を中央基準とした場合でも、パルス発生回路33から出力される信号に基づいてマスクがかけられ所望のパルス幅を有した信号にすることが出来る。また、図示はしていないがこのときのPIXDAT3の信号はPIXDAT6の信号である。このようにして第1番目の画素に対してはパルス幅96の出力が得られ、第2番目の画素に対してはパルス数32の画素が得られる。また、第3番目以降の奇数番目の画素については第1番目の画素と同様の作用によってPIXDAT3の出力が得られる。第4番目以降の偶数番目の画素については第2番目の画素と同様な作用によってPIXDAT3の出力が得られる。本第1の実施の形態では1つのレーザダイオードドライバに対してレーザダイオードドライバの駆動より遅いPWMを2つ利用しての発光を行うので、高速な発光を実現することが出来る。この構成によって1つのレーザダイオードドライバに対して1つのPWMを利用して発光を行う構成よりも高速で発光を行うことも可能になる。また、高価なレーザダイオードの数を増やすこと無く高速化を実現できる効果もある。また、パルス発生回路を用いているので、隣接する画素の部分に影響を与えるデータ信号をマスクすることができ、適切な発光タイミングを実現でき、良好な画像形成をすることも出来る。次に第2の実施の形態について説明をする。尚、画像形成装置の全体については図1と同等であるため同じ番号を付し説明を省略する。図5はビーム光走査装置の一部のレーザ制御部30の電気回路の詳細図、図6は第2の実施の形態のタイミングチャートである。レーザ制御部30の内部には、画像処理された隣接するデータを第1の画素データと第2の画素データに振り分ける画素データ処理手段である画像データ処理部51と、基準クロックと同期した第1の画素データ及び第2の画素データを出力する信号同期手段である同期回路52と、隣接する画素に影響するデータをマスク処理するための信号を生成するマスクパルス発生手段であるパルス発生回路53と、レーザ制御処理に関し基準になるクロックを出力する基準クロック54を備えている。また、第1の画素に基づく出力パルス幅を調整する第1の出力パルス調整手段であるPWM1第1のPWMと称する55と、同期回路52から出力される同期された画素データに対して所定の時間遅らせる遅延手段である遅延回路DLY150と、第2の画素データに基づく出力パルス幅を調整する第2の出力パルス調整手段であるPWM2第2のPWMと称する56を備えている。パルス発生回路53から出力された信号と第1のPWM55から出力された信号の積を採るデータマスク合成手段の一部である第1のAND回路AND157と、インバータ59を介して反対極性にしたパルス発生回路53から出力された信号と第2のPWM56から出力された信号の積を採るデータマスク合成手段である第2のAND回路AND258と、第1のAND回路57から出力された信号調整された第1の画素データと第2のAND回路58から出力された信号調整された第2画素のデータの和を採る合成手段である合成回路60などを備えている。なお、同期回路52、パルス発生回路53、第1のPWM55、第2のPWM56、第1のAND回路57、第2のAND回路58、インバータ59、遅延回路50等から調整手段が構成されている。ビーム検知回路84とパルス発生回路53とが接続され水平同期信号BDが送られる。また、ビーム検知回路84とは同期回路52とも接続され水平同期信号BDが送られる。画像データ処理部51は画像データI/F18と接続されている。画像データ処理部51は第1の画素データと第2の画素データを同期回路52に転送するために別々の線で接続されている。また、基準クロック54は同期回路52と接続されている。同期回路52は第1のPWM55と接続されている。また、同期回路52は、遅延手段である遅延回路50とはタイミングを伝える信号線と画像を送信する信号線の2つで接続されている。遅延回路50はパルス発生回路53に接続されているとともに第2のPWM56とも接続されている。第1のAND回路57はパルス発生回路53と接続されるとともに第1のPWM55とも接続されている。第2のAND回路58はインバータ59を介してパルス発生回路53と接続されるとともに第2のPWM56とも接続されている。合成回路60は第1のAND回路57と接続されているとともに第2のAND回路58とも接続されている。合成回路60はレーザダイオードドライバ82と接続されている。画像データ処理部51は、画像処理部15にある画像メモリまたはページメモリ17に記憶された画像データ画素データが画像データI/F18を介して入力される。画像データ処理部51は入力された画素データをそれぞれのPWMに対応した画素データに振り分ける。本実施の形態では奇数画素のデータを第1のPWM55で処理するとともに、偶数画素がそのデータを第2のPWM56で処理するように設定されている。振り分けられた画素データは対応する線を介して同期回路52に転送される。本実施の形態では第1の画素データである奇数画素データは図5中の画像データ1を示している線を介し、第2の画素データである偶数画素データは画像データ2を示している線を介して同期回路32に入力される。同期回路52は、基準クロック54が発生する基準クロックCLK0をもとに、ビーム検知回路84から出力した水平同期信号BDに同期した新たな基準クロックCLK1を生成する。また、同期回路52は新たに生成された基準クロックCLK1に画像データ処理部51から転送されてくる第1の画素データを同期させる。同期させた第1の画素データである奇画素データは図5中の画像データ3を示している線を介して第1のPWM55に入力される。また同期回路52によって同期させた第2の画素データである偶数画素データは図中の画像データ4-1を示している線を介して遅延回路50に入力させる。遅延回路50は同期回路52から受取った第2の画素データを1画素出力相当分以内で所定の時間出力を遅らせる機能を有する。本第2の実施の形態では1画素分遅延させる機能を有している。また、所定時間遅らせた遅延回路50から出力された信号は図5に画像データ4-2を示している線を介して第2のPWM56に入力される。また、1画素分遅れた同期信号が図5で基準クロックCLK2としてパルス発生回路53に入力される。パルス発生回路53はビーム検知回路84から出力された水平同期信号BDが入力されるとともに、同期回路52でビーム検知回路84から出力された水平同期信号BDによって同期された基準クロックCLK1が入力される。また、遅延回路50から所定時間遅延された基準クロックCLK2も入力される。パルス発生回路53は入力された信号に基づいて隣接する画素に影響するデータをマスクするための信号を生成して第1のマスクパルス信号SIG1として出力する。また、パルス発生回路53から出力した第1のマスクパルス信号SIG1はインバータ59を介して反対極性の第2のマスクパルス信号SIG2も生成される。基準クロック54は、レーザ制御のタイミングをとるためにレーザ制御部30に独自に設けられている。出力パルス調整手段である第1のPWM55及び第2のPWM56は、それぞれの画素データに応じたパルス幅の出力及びパルス位置の設定を行う。このパルス位置を可変できる機能を利用して本第2の実施の形態ではパルス幅を1/255単位で刻み、第1のPWM55は奇数画素を形成するために用いパルス位置を左基準とし、第2のPWM56は偶数画素を形成するために用いパルス位置を第1のPWM55と同じく左基準として制御しているので各画素間に位相を設け隣接する画素が重なり合うことを防止している。PWMのパルス幅の変更機能とパルス位置の変更機能は第1の実施の形態と同様である。第1のAND回路57は、第1のPWM35によって出力されたパルス幅調整された第1の画素データPIXDAT1を入力するとともにパルス発生回路53から出力されたマスク信号を入力し、調整された信号として図5中にPIXDAT5で示す信号を出力する。また、第2のAND回路58は第2のPWM56によって出力されたパルス幅調整された第2の画素データPIXDAT2を入力するとともにパルス発生回路53から出力されたマスク信号の反転信号を入力し、調整された信号として図5中にPIXDAT6で示す信号を出力する。合成回路60は、第1のAND回路57から出力されたPIXDAT5として調整された第1の画素データと第2のAND回路58から出力されたPIXDAT6として調整された第2の画素データを合成する。この合成された信号はレーザダイオードドライバ82にPIXDAT3として出力される。この合成回路60はOR回路で形成されている。次に第2の実施の形態の作用について図6を用いて説明をする。ビーム検知回路84から出力させる水平同期信号BDが同期回路52に入力されると基準クロックの周期が変わる。本第2の実施の形態では水平同期信号BDが立上がると同期回路52から出力される基準クロックCLK1はPWMの周期であるT1より短い周期に変更される。水平同期信号BDが立下がったときに同期回路52から出力される基準クロックCLK1が立上がるとともに、第1のPWM55から出力される信号PIXDAT1も立上がる。このとき第1のPWM55は左基準としてT1の周期255に対してパルス幅96の出力を行っている。また、パルス発生回路53から出力される第1のマスクパルス信号SIG1は立上がり1周期T1の半分のT2の時間のパルス幅になっている。合成回路60から出力された信号PIXDAT3も水平同期信号BDが立下がった時に立上がり第1の画素の出力が開始される。このときパルスの幅はPIXDAT1の立上がり時間全体を通して第1のマスクパルス信号SIG1も立上がっているので、PIXDAT1と同等の信号を得ることができる。また、図示はしていないがこのときのPIXDAT3の信号はPIXDAT5の信号である。水平同期信号BDが立下がったときから1画素分相当時間後のT2に基準クロックCLK2が立上がる。このとき同時に第2のPWM56から出力される信号PIXDAT2が立上がる。このとき第2のPWM56は左基準としてT1の周期255に対してパルス幅96の出力を行っている。また、パルス発生回路から発生された第1のマスクパルス信号SIG1に基づいて生成される第2のマスクパルス信号SIG2は水平同期信号BDの立下がりからT2経過した後に立上がる。パルス発生回路53から出力される第1のマスクパルス信号SIG1はPWMが動作する立上がり1周期T1の半分のT2の時間のパルス幅になっている。合成回路60から出力された信号PIXDAT3も水平同期信号BDが立下がった時に立上がり第1の画素の出力が開始される。このときパルスの幅はPIXDAT1の立上がり時間全体を通して第1のマスクパルス信号SIG1も立上がっているので、PIXDAT1と同等の信号を得ることができる。また、図示はしていないがこのときのPIXDAT3の信号はPIXDAT5の信号である。また、T2は1画素処理分の周期に相当している。図6に示すように、第1のマスクパルス信号SIG1及び第2のマスクパルス信号SIG2は周期T1でHのレベル時間がT2であるとともにLのレベル時間もT2であるディーティ50の信号として作用している。また、第1のマスクパルス信号SIG1と第2のマスクパルス信号SIG2は相互にT2だけ位相差をもって作用している。合成回路60から出力された信号PIXDAT3はPIXDAT2からの出力に基づいた所定の幅を持ったパルス幅であるパルス幅96になっている。また、図示はしていないがこのときのPIXDAT3の信号はPIXDAT6の信号である。このようにして第1番目の画素に対してはパルス幅96の出力が得られ、第2番目の画素に対してもパルス数96の画素が得られる。また、第3番目以降の奇数番目の画素については第1番目の画素と同様の作用によってPIXDAT3の出力が得られる。第4番目以降の偶数番目の画素については第2番目の画素と同様な作用によってPIXDAT3の出力が得られる。しかしながら、第1のPWM55及び第2のPWM56の出力であるパルス幅が温度などの環境変化によって所定より大きなパルス幅で出力する場合がある。その場合を図6中に第5番目の画素のとき及び第10番目の画素のときに示した。第5番目のそのときはPIXDAT1のHレベルのパルス幅が1画素分のT2の長さより長い時間出力している。この信号をそのまま出力すると隣接する画素に影響を与え高度な画像処理が出来なくなる。一方第5番目の画素に関与する第1のマスクパルス信号SIG1のHレベルのパルス幅は1画素分のT2の時間になっている。合成回路60から出力されるPIXDAT3はPIXDAT1と第1のマスクパルス信号SIG1の積の関係になっているので、第1のマスクパルス信号SIG1によってPIXDAT1の信号が隣接する画素に影響を及ぼす信号であってもマスクがかけられPIXDAT3の信号は隣接する画素に影響を及ぼすことを防止できる。第10番目の画素の場合についても同様である。第2のマスクパルス信号SIG2によってPIXDAT2の信号が隣接する画素に影響を及ぼす信号であってもマスクがかけられPIXDAT3の信号は隣接する画素に影響を及ぼすことを防止できる。このように第2の実施の形態では、1つのレーザダイオードドライバに対してレーザダイオードドライバの駆動より遅いPWMを2つ利用しての発光を行うので、高速な発光を実現することが出来る。この構成によって1つのレーザダイオードドライバに対して1つのPWMを利用して発光を行う構成よりも高速で発光を行うことも可能になる。また、高価なレーザダイオードをの数を増やすこと無く高速化を実現できる効果もある。また、パルス発生回路を用いているので、隣接する画素の部分に影響を与えるデータ信号をマスクすることができ、適切な発光タイミングを実現でき、良好な画像形成をすることも出来る。また、温度などの環境変化に伴いPWMから出力されるデータが1画素分よりも長い時間Hレベルになっていてもパルス発生回路から出力される信号によって隣接する画素に影響を及ぼすことを防止することが出来る。次に第3の実施の形態について説明をする。尚、画像形成装置の全体については図1と同等であるため同じ番号を付し、説明を省略する。図7はビーム光走査装置の一部のレーザ制御部30の電気回路の詳細図、図8は第3の実施の形態のタイミングチャートである。レーザ制御部30の内部には、画像処理された隣接するデータを第1の画素データと第2の画素データに振り分ける画素データ処理手段である画像データ処理部71と、基準クロックと同期した第1の画素データを出力する第1の信号同期手段である第1の同期回路同期回路172aと、基準クロックと同期した第2の画素データを出力する第2の信号同期手段である第2の同期回路同期回路272bと、隣接する画素に影響するデータをマスク処理するための信号を生成するデータマスク合成手段であるパルス発生回路73と、レーザ制御処理に関し基準になるクロックを出力する基準クロック74を備えている。また、第1の画素に基づく出力パルス幅を調整する第1の力パルス調整手段であるPWM1第1のPWMと称する75と、水平同期センサ83から出力される水平同期信号BD1に所定の時間遅らせる遅延手段である遅延回路DLY170と、第2の画素データに基づく出力パルス幅を調整する第2の出力パルス調整手段であるPWM2第2のPWMと称する76を備えている。パルス発生回路73から出力された信号と第1のPWM75から出力された信号の積を採るデータマスク合成手段の一部である第1のAND回路AND177と、インバータ79を介して反対極性にしたパルス発生回路73から出力された信号と第2のPWM76から出力された信号の積を採るデータマスク手段の一部である第2のAND回路AND278と、第1のAND回路77から出力された信号調整された第1の画素データと第2のAND回路78から出力された信号調整された第2画素のデータの和を採る合成手段である合成回路80などを備えている。なお、同期回路72、パルス発生回路73、第1のPWM75、第2のPWM76、第1のAND回路77、第2のAND回路78、インバータ79、遅延回路70等から調整手段が構成されている。ビーム検知回路84は、パルス発生回路73と接続されているともに遅延回路70とも接続されている。また、ビーム検知回路84は第1の同期回路72aとも接続され水平同期信号BD1が送られる。画像データ処理部71は画像データI/F18と接続されている。画像データ処理部71は第1の同期回路72aと接続され第1の画素データが送られる。また、画像データ処理部71は第2の同期回路72bと接続され第2の画素データが送られる。また、基準クロック74は第1の同期回路72aと第2の同期回路72bと接続されている。第1の同期回路72aは第1のPWM75と接続されるとともにパルス発生回路73にも接続されている。第2の同期回路72bは第2のPWM76と接続されるとともにパルス発生回路73にも接続されている。合成回路80はレーザダイオードドライバ82と接続されている。第1のAND回路77は、パルス発生回路73と接続されるとともに第1のPWM75とも接続されている。第2のAND回路78は、インバータ79を介してパルス発生回路73と接続されるとともに第2のPWM76とも接続されている。合成回路80は、第1のAND回路77と接続されているとともに第2のAND回路78とも接続されている。画像データ処理部71は、画像処理部15にある画像メモリまたはページメモリ17に記憶された画像データ画素データが画像データI/F18を介して入力される。画像データ処理部71は、入力された画素データをそれぞれのPWMに対応した画素データに振り分ける。本実施の形態では奇数画素のデータを第1のPWM75で処理するとともに、偶数画素のデータを第2のPWM76で処理するように設定されている。振り分けられた画素データは、対応する線を介して第1の同期回路72aあるいは第2の同期回路72bへ転送される。本実施の形態では第1の画素データである奇数画素データは図7中の画像データ1を示している線を介し、第2の画素データである偶数画素データは画像データ2を示している線を介して第1の同期回路72aまたは第2の同期回路72bに入力される。遅延回路70は、ビーム検知回路84から受取った水平同期信号BD1を1画素分遅延させる機能を有している。また、所定時間遅らせた遅延回路70から出力された信号は図7に水平同期信号BD2を示している線を介して1画素分遅れた水平同期信号BD2をパルス発生信号に送信している。第1の同期回路72aは、基準クロック74が発生する基準クロックCLK0をもとに、ビーム検知回路84から出力された水平同期信号BD1に同期した新たな基準クロックCLK1を生成する。また、第1の同期回路72aは新たに生成された基準クロックCLK1に画像データ処理部71から転送されてくる第1の画素データを同期させる。同期させた第1の画素データである奇画素データは図7中の画像データ3を示している線を介して第1のPWM75に入力される。第2の同期回路72bは、基準クロック74が発生する基準クロックCLK0をもとに、遅延回路70から出力された遅延された水平同期信号BD2に同期した新たな基準クロックCLK2を生成する。また、第2の同期回路72bは、新たに生成された基準クロックCLK2に画像データ処理部71から転送されてくる第1の画素データを同期させる。同期させた第2の画素データである奇画素データは、図7中の画像データ4を示している線を介して第2のPWM76に入力される。パルス発生回路73は、ビーム検知回路84から出力された水平同期信号BD1が入力されるとともに、遅延回路70から1画素分遅延された水平同期信号BD2を入力する。また、パルス発生回路73は、第1の同期回路72aから出力された基準クロックCLK1を入力するとともに第2の同期回路72bから出力された基準クロックCLK2を入力する。パルス発生回路73は、入力された信号に基づいて隣接する画素に影響するデータをマスクするための信号を生成して第1のマスクパルス信号SIG1として出力する。また、パルス発生回路から出力した第1のマスクパルス信号SIG1は、インバータ79を介して反対極性の第2のマスクパルス信号SIG2も生成される。基準クロック74は、レーザ制御のタイミングをとるためにレーザ制御部30に独自に設けられている。出力パルス調整手段である第1のPWM75及び第2のPWM76は、それぞれの画素データに応じたパルス幅の出力及びパルス位置の設定を行う。このパルス位置を可変できる機能を利用して本第3の実施の形態ではパルス幅を1/255単位で刻み、第1のPWM75は奇数画素を形成するために用いパルス位置を左基準とし、第2のPWM76は偶数画素を形成するために用いパルス位置を第1のPWM75と同じく左基準として制御しているので各画素間に位相を設け隣接する画素が重なり合うことを防止している。PWMのパルス幅の変更機能とパルス位置の変更機能は、第1の実施の形態と同様である。第1のAND回路77は、第1のPWM75によって出力されたパルス幅調整された第1の画素データPIXDAT1を入力するとともにパルス発生回路73から出力されたマスク信号を入力し、調整された信号として図7中にPIXDAT5で示す信号を出力する。また、第2のAND回路78は、第2のPWM76によって出力されたパルス幅調整された第2の画素データPIXDAT2を入力するとともにパルス発生回路73から出力されたマスク信号の反転信号を入力し、調整された信号として図5中にPIXDAT6で示す信号を出力する。合成回路80は、第1のAND回路77から出力されたPIXDAT5として調整された第1の画素データと第2のAND回路78から出力されたPIXDAT6として調整された第2の画素データを合成する。この合成された信号は、レーザダイオードドライバ82にPIXDAT3として出力される。この合成回路80はOR回路で形成されている。次に第3の実施の形態の作用について図8を用いて説明をする。ビーム検知回路84から出力させる水平同期信号BD1が第1の同期回路72aに入力されると基準クロックの周期が変わる。本第3の実施の形態では水平同期信号BD1が立上がると第1の同期回路72aから出力される基準クロックCLK1はPWMの周期であるT1より短い周期に変更される。また、遅延回路によって遅延された水平同期信号BD2第2の同期回路72bに入力されると基準クロックの周期が変わる。本第3の実施の形態では水平同期信号BD2が立上がると第2の同期回路72bから出力される基準クロックCLK1はPWMの周期であるT1より短い周期に変更される。水平同期信号BD1が立下がったときに第1の同期回路72aから出力される基準クロックCLK1が立上がるとともに、第1のPWM75から出力される信号PIXDAT1も立上がる。このとき第1のPWM75は左基準としてT1の周期255に対してパルス幅96の出力を行っている。また、パルス発生回路73から出力される第1のマスクパルス信号SIG1は立上がり1周期T1の半分のT2の時間のパルス幅になっている。合成回路80から出力された信号PIXDAT3も、水平同期信号BD1またはBD2が立下がった時に立上がり第1の画素の出力が開始される。このときパルスの幅はPIXDAT1の立上り時間全体を通して第1のマスクパルス信号SIG1も立上がっているので、PIXDAT1と同等の信号を得ることができる。また、図示はしていないがこのときのPIXDAT3の信号はPIXDAT5の信号である。遅延回路70によって遅延された水平同期信号BD2が立下がったときに第2の同期回路72bから出力される基準クロックCLK2が立上がるとともに、第2のPWM76から出力される信号PIXDAT2も立上がる。水平同期信号BD1が立下がってからT2時間経過後に水平同期信号BD2が立下がっている。第2のPWM76は左基準としてT1の周期255に対してパルス幅96の出力を行っている。また、パルス発生回路73から出力される信号第2のマスクパルス信号SIG2はPWMが動作する周期T1の半分のT2の時間のパルス幅になっている。合成回路80から出力された信号PIXDAT3も遅延された水平同期信号BD2が立下がった時に立上がり第2の画素の出力が開始される。このときパルスの幅はPIXDAT2の立上がり時間全体を通して第2のマスクパルス信号SIG2も立上がっているので、PIXDAT1と同等の信号を得ることができる。また、図示はしていないがこのときのPIXDAT3の信号はPIXDAT6の信号である。このようにして第1番目の画素に対してはパルス幅96の出力が得られ、第2番目の画素に対してもパルス数96の画素が得られる。また、第3番目以降の奇数番目の画素については第1番目の画素と同様の作用によってPIXDAT3の出力が得られる。第4番目以降の偶数番目の画素については第2番目の画素と同様な作用によってPIXDAT3の出力が得られる。しかしながら、第1のPWM75及び第2のPWM76の出力であるパルス幅が温度などの環境変化によって所定より大きなパルス幅で出力する場合がある。その場合を図8中に第5番目の画素のとき及び第10番目の画素のときに示した。第5番目のそのときはPIXDAT1のHレベルのパルス幅が1画素分のT2の長さより長い時間出力している。この信号をそのまま出力すると隣接する画素に影響を与え高度な画像処理が出来なくなる。一方第5番目の画素に関与する第1のマスクパルス信号SIG1のHレベルのパルス幅は1画素分のT2の時間になっている。合成回路80から出力されるPIXDAT3はPIXDAT1と第1のマスクパルス信号SIG1の積の関係になっているので、第1のマスクパルス信号SIG1によってPIXDAT1の信号が隣接する画素に影響を及ぼす信号であってもマスクがかけられPIXDAT3の信号は隣接する画素に影響を及ぼすことを防止できる。第10番目の画素の場合についても同様である。第2のマスクパルス信号SIG2によってPIXDAT2の信号が隣接する画素に影響を及ぼす信号であってもマスクがかけられPIXDAT3の信号は隣接する画素に影響を及ぼすことを防止できる。このように第3の実施の形態では、1つのレーザダイオードドライバに対してレーザダイオードドライバの駆動より遅いPWMを2つ利用しての発光を行うので、高速な発光を実現することが出来る。この構成によって1つのレーザダイオードドライバに対して1つのPWMを利用して発光を行う構成よりも高速で発光を行うことも可能になる。また、高価なレーザダイオードをの数を増やすこと無く高速化を実現できる効果もある。また、パルス発生回路を用いているので、隣接する画素の部分に影響を与えるデータ信号をマスクすることができ、適切な発光タイミングを実現でき、良好な画像形成をすることも出来る。また、温度などの環境変化に伴いPWMから出力されるデータが1画素分よりも長い時間Hレベルになっていてもパルス発生回路から出力される信号によって隣接する画素に影響を及ぼすことを防止することが出来る。次に第4の実施の形態について説明をする。尚、画像形成装置の全体については図1と同等であるため同じ番号を付し説明を省略する。図9はビーム光走査装置の一部のレーザ制御部30の電気回路の詳細図、図10は第4の実施の形態のタイミングチャートである。レーザ制御部30の内部には、画像処理された隣接するデータを第1の画素データと第2の画素データに振り分ける画素データ処理手段である画像データ処理部91と、基準クロックと同期した第1の画素データ及び第2の画素データを出力する信号同期手段である同期回路92と、レーザ制御処理に関し基準になるクロックを出力する基準クロック94を備えている。また、第1の画素に基づく出力パルス幅を調整する第1の出力パルス調整手段であるPWM1第1のPWMと称する95と、第2の画素データに基づく出力パルス幅を調整する第2の出力パルス調整手段であるPWM2第2のPWMと称する96を備えている。同期回路92から出力された第1の画素データと第2の画素データの和を採る合成手段である合成回路97などを備えている。なお、同期回路92、第1のPWM95、第2のPWM96等から調整手段が構成されている。ビーム検知回路84は、同期回路92と接続されている。画像データ処理部91は、画像データI/F18と接続されている。画像データ処理部91は、第1のPWM95と接続されているとともに第2のPWM96とも接続されている。基準クロック94は、第1のPWM95と接続されているとともに第2のPWM96とも接続されている。第1のPWM95は、さらに同期回路92と接続されている。第2のPWM96も、同期回路92に接続している。同期回路92は、第1の画素データと第2の画素データを合成回路97に転送するために別々の線で接続されている。合成回路97は、レーザダイオードドライバ82と接続されている。画像データ処理部91は、画像処理部15にある画像メモリまたはページメモリ17に記憶された画像データ画素データが画像データI/F18を介して入力される。画像データ処理部91は入力された画素データをそれぞれのPWMに対応した画素データに振り分ける。本第4の実施の形態では奇数画素のデータを第1のPWM95で処理するとともに、偶数画素がそのデータを第2のPWM96で処理するように設定されている。振り分けられた画素データは対応する線を介して該当するPWMに転送される。本第4の実施の形態では第1の画素データである奇数画素データは図10中の画像データ1を示している線を介し、第2の画素データである偶数画素データは画像データ2を示している線を介してそれぞれのPWMに入力される。基準クロック94は、レーザ制御のタイミングをとるためにレーザ制御部30に独自に設けている。出力パルス調整手段である第1のPWM95及び第2のPWM96は、それぞれの画素データに応じたパルス幅の出力及びパルス位置の設定を行う。このパルス位置を可変できる機能を利用して本第4の実施の形態ではパルス幅を1/255単位で刻み、第1のPWM95は奇数画素を形成するために用いパルス位置を左基準とし、第2のPWM96は偶数画素を形成するために用いパルス位置を右基準として制御しているので各画素間に位相を設け隣接する画素が重なり合うことを防止している。PWMのパルス幅の変更機能とパルス位置の変更機能は第1の実施の形態と同様である。同期回路92はビーム検知回路84から水平同期信号BDを受取るとともに第1の画素データは図10中の画像データ3を示している線を介して入力し、2の画素データは画像データ4を示している線を介して入力する。また、同期回路92は水平同期信号BDに同期して第1の画素データまたは第2の画素データを出力する。合成回路97は、同期回路92から別々の線で出力された第1の画素データまたは第2の画素データを合成する。この合成された信号はレーザダイオードドライバ82にPIXDAT3として出力される。この合成回路はOR回路で形成されている。次に第4の実施の形態の作用について図10を用いて説明をする。ビーム検知回路84から出力させる水平同期信号BDが同期回路92に入力されると基準クロックの周期が変わる。本第2の実施の形態では水平同期信号BDが立上がると同期回路92から出力される基準クロックCLK1はPWMの周期であるT1より短い周期に変更される。水平同期信号BDが立下がったときに同期回路92から出力されるPIXDAT1が立上がるとともに、PIXDAT2が立下がる。このとき第1のPWM95は左基準としてT1の周期255に対してパルス幅96の出力を行っている。このとき、合成回路97から出力されるPIXDAT3はPIXDAT1と同じ波形になっている。このようにして第1番目の画素に相当する画素のデータがレーザダイオードから出力される。また、水平同期信号BDが立下がったときから1画素分相当時間より任意の時間経過後にPIXDAT2が立上がる。このとき第2のPWM96は右基準としてT1の周期255に対してパルス幅96の出力を行っている。このとき、合成回路97から出力されるPIXDAT3はPIXDAT2と同じ波形になっている。このようにして第2番目の画素に相当する画素のデータがレーザダイオードから出力される。第3番目以降の奇数番目の画素については第1番目の画素と同様の作用によって、第4番目以降の偶数番目の画素については第2番目の画素と同様の作用によって、PIXDAT3の出力が得られる。奇数番目出力の最後と偶数番目の出力の最初がともにHであるので、PIXDAT3はHの状態のまま次の画素の出力を行っている。このように第2の実施の形態では、1つのレーザダイオードドライバに対してレーザダイオードドライバの駆動より遅いPWMを2つ利用しての発光を行うので、高速な発光を実現することが出来る。この構成によって1つのレーザダイオードドライバに対して1つのPWMを利用して発光を行う構成よりも高速で発光を行うことも可能になる。また、高価なレーザダイオードの数を増やすこと無く高速化を実現できる効果もある。尚、第1乃至第3の実施の形態でパルス発生回路に第1及び第2のAND回路を設けなくとも、2つのPWMを用いて1つのレーザダイオードドライバによって発光させ、少ない数のレーザダイオードによって高速な画像形成装置を実現することは出来る。このときは隣接する画素に影響を及ぼす信号が出力されてもマスク処理する機能を有していないので、パルス発生回路などを設けた方がよい。第1乃至第4の実施の形態では1つのレーザダイオードドライバに対して2つのPWMの構成で説明をしたが、これに限らず、レーザダイオードドライバの処理能力がPWMに対して4倍以上の能力があれば、1つのレーザダイオードドライバに対して4つのPWMの構成にしてもよい。このようにレーザダイオードドライバの能力に応じてそこにつなげるレーザダイオードドライバの数を設定してもよい。また、本第1乃至第4の実施の形態については単色の場合について説明をしたが、これに限らずカラー画像を形成する画像形成装置に適応してもよい。また、第1乃至第4の実施の形態では主走査方向に対して隣接する画素について論じたが副走査方向に対して隣接する画素について用いてもよい。各実施の形態に用いた構成を組み合わせて本発明の効果を得るようにしてもよい。