ソースが監視対象である電源電圧の印加端に接続されており、ドレインが出力信号の印加端に接続されており、ゲートが第1バイアス電圧の印加端に接続されており、第1オンスレッショルド電圧を有する第1Pチャネル型トランジスタと;ソースが接地電圧の印加端に接続されており、ドレインが前記出力信号の印加端に接続されており、ゲートが第2バイアス電圧の印加端に接続されており、前記第1オンスレッショルド電圧とは異なる第2オンスレッショルド電圧を有する第1Nチャネル型トランジスタと;前記第1オンスレッショルド電圧に応じて前記第1バイアス電圧を可変制御し、前記第2オンスレッショルド電圧に応じて前記第2バイアス電圧を可変制御するバイアス電圧生成部と;を有することを特徴とする電圧検出回路。前記電源電圧が閾値電圧よりも低いときには、前記第1Nチャネル型トランジスタに流れるドレイン電流が前記第1Pチャネル型トランジスタに流れるドレイン電流よりも大きくなり、前記電源電圧が前記閾値電圧よりも高いときには、前記第1Pチャネル型トランジスタに流れるドレイン電流が前記第1Nチャネル型トランジスタに流れるドレイン電流よりも大きくなる、ことを特徴とする請求項1に記載の電圧検出回路。前記バイアス電圧生成部は、前記第1オンスレッショルド電圧が高いほど前記第1バイアス電圧を下げ、前記第1オンスレッショルド電圧が低いほど前記第1バイアス電圧を上げるように、前記第1バイアス電圧の可変制御を行い、前記第2オンスレッショルド電圧が高いほど前記第2バイアス電圧を上げ、前記第2オンスレッショルド電圧が低いほど前記第2バイアス電圧を下げるように、前記第2バイアス電圧の可変制御を行う、ことを特徴とする請求項2に記載の電圧検出回路。前記バイアス電圧生成部は、ソースが前記電源電圧の印加端に接続されており、ゲートとドレインがいずれも前記第1Pチャネル型トランジスタのゲートに接続されており、前記第1Pチャネル型トランジスタとペア性を有する第2Pチャネル型トランジスタと;前記第1Pチャネル型トランジスタのゲートと前記接地電圧の印加端との間に接続されている第1負荷と;ソースが前記接地電圧の印加端に接続されており、ゲートとドレインがいずれも前記第1Nチャネル型トランジスタのゲートに接続されており、前記第1Nチャネル型トランジスタとペア性を有する第2Nチャネル型トランジスタと;前記第1Nチャネル型トランジスタのゲートと前記電源電圧の印加端との間に接続されている第2負荷と;を含むことを特徴とする請求項3に記載の電圧検出回路。前記第1負荷は、第3Nチャネル型トランジスタであり、前記第2負荷は、第3Pチャネル型トランジスタである、ことを特徴とする請求項4に記載の電圧検出回路。前記第3Nチャネル型トランジスタのゲートには、前記電源電圧が印加されており、前記第3Pチャネル型トランジスタのゲートには、前記接地電圧が印加されている、ことを特徴とする請求項5に記載の電圧検出回路。ソースが前記電源電圧の印加端に接続されており、ドレインが前記第1Pチャネル型トランジスタのゲートに接続されている第4Pチャネル型トランジスタと;ソースが前記接地電圧の印加端に接続されており、ドレインが前記第1Nチャネル型トランジスタのゲートに接続されている第4Nチャネル型トランジスタと;をさらに有し、前記第3Nチャネル型トランジスタと前記第3Pチャネル型トランジスタ、及び、前記第4Pチャネル型トランジスタと前記第4Nチャネル型トランジスタは、いずれもイネーブル信号に応じてオン/オフ制御される、ことを特徴とする請求項5に記載の電圧検出回路。前記イネーブル信号に応じて前記出力信号の論理レベルを固定する出力論理固定部をさらに有することを特徴とする請求項7に記載の電圧検出回路。上記従来例の電圧検出回路100は、コンパレータ101や参照電圧生成部104を構成要素として含むので、多数例えば100個以上のトランジスタが必要となり、回路面積が大きい、という問題があった。また、特許文献1に開示されたパワーオンリセット回路は、閾値電圧の精度が低いという問題があった。本発明は、本願の発明者により見出された上記の問題点に鑑み、回路面積が小さく閾値電圧の精度が高い電圧検出回路を提供することを目的とする。本発明に係る電圧検出回路は、ソースが監視対象である電源電圧の印加端に接続されており、ドレインが出力信号の印加端に接続されており、ゲートが第1バイアス電圧の印加端に接続されており、第1オンスレッショルド電圧を有する第1Pチャネル型トランジスタと;ソースが接地電圧の印加端に接続されており、ドレインが前記出力信号の印加端に接続されており、ゲートが第2バイアス電圧の印加端に接続されており、前記第1オンスレッショルド電圧とは異なる第2オンスレッショルド電圧を有する第1Nチャネル型トランジスタと;前記第1オンスレッショルド電圧に応じて前記第1バイアス電圧を可変制御し、前記第2オンスレッショルド電圧に応じて前記第2バイアス電圧を可変制御するバイアス電圧生成部と;を有する構成第1の構成とされている。なお、上記第1の構成から成る電圧検出回路は、前記電源電圧が閾値電圧よりも低いときには、前記第1Nチャネル型トランジスタに流れるドレイン電流が前記第1Pチャネル型トランジスタに流れるドレイン電流よりも大きくなり、前記電源電圧が前記閾値電圧よりも高いときには、前記第1Pチャネル型トランジスタに流れるドレイン電流が前記第1Nチャネル型トランジスタに流れるドレイン電流よりも大きくなる構成第2の構成にするとよい。また、上記第2の構成から成る電圧検出回路において、前記バイアス電圧生成部は、前記第1オンスレッショルド電圧が高いほど前記第1バイアス電圧を下げ、前記第1オンスレッショルド電圧が低いほど前記第1バイアス電圧を上げるように、前記第1バイアス電圧の可変制御を行い、前記第2オンスレッショルド電圧が高いほど前記第2バイアス電圧を上げ、前記第2オンスレッショルド電圧が低いほど前記第2バイアス電圧を下げるように、前記第2バイアス電圧の可変制御を行う構成第3の構成にするとよい。また、上記第3の構成から成る電圧検出回路において、前記バイアス電圧生成部は、ソースが前記電源電圧の印加端に接続されており、ゲートとドレインがいずれも前記第1Pチャネル型トランジスタのゲートに接続されており、前記第1Pチャネル型トランジスタとペア性を有する第2Pチャネル型トランジスタと;前記第1Pチャネル型トランジスタのゲートと前記接地電圧の印加端との間に接続されている第1負荷と;ソースが前記接地電圧の印加端に接続されており、ゲートとドレインがいずれも前記第1Nチャネル型トランジスタのゲートに接続されており、前記第1Nチャネル型トランジスタとペア性を有する第2Nチャネル型トランジスタと;前記第1Nチャネル型トランジスタのゲートと前記電源電圧の印加端との間に接続されている第2負荷と;を含む構成第4の構成にするとよい。また、上記第4の構成から成る電圧検出回路において、前記第1負荷は第3Nチャネル型トランジスタであり、前記第2負荷は第3Pチャネル型トランジスタである構成第5の構成にするとよい。また、上記第5の構成から成る電圧検出回路は、前記第3Nチャネル型トランジスタのゲートには、前記電源電圧が印加されており、前記第3Pチャネル型トランジスタのゲートには、前記接地電圧が印加されている構成第6の構成にするとよい。また、上記第5の構成から成る電圧検出回路は、ソースが前記電源電圧の印加端に接続されており、ドレインが前記第1Pチャネル型トランジスタのゲートに接続されている第4Pチャネル型トランジスタと;ソースが前記接地電圧の印加端に接続されており、ドレインが前記第1Nチャネル型トランジスタのゲートに接続されている第4Nチャネル型トランジスタと;をさらに有し、前記第3Nチャネル型トランジスタと前記第3Pチャネル型トランジスタ、及び、前記第4Pチャネル型トランジスタと前記第4Nチャネル型トランジスタは、いずれもイネーブル信号に応じてオン/オフ制御される構成第7の構成にするとよい。また、上記第7の構成から成る電圧検出回路は、前記イネーブル信号に応じて前記出力信号の論理レベルを固定する出力論理固定部をさらに有するを有する構成第8の構成にするとよい。本発明によれば、回路面積が小さく閾値電圧の精度が高い電圧検出回路を提供することが可能となる。<第1実施形態>図1は電圧検出回路の第1実施形態を示す図である。第1実施形態の電圧検出回路10は、Pチャネル型MOS[metaloxidesemiconductor]電界効果トランジスタ11と、Nチャネル型MOS電界効果トランジスタ12と、を有する。トランジスタ11のソースは、監視対象である電源電圧VDDの印加端に接続されている。トランジスタ11のドレインは、出力信号OUTの印加端に接続されている。トランジスタ11のゲートは、バイアス電圧VBPの印加端に接続されている。トランジスタ12のソースは、接地電圧GNDの印加端に接続されている。トランジスタ12のドレインは、出力信号OUTの印加端に接続されている。トランジスタ12のゲートは、バイアス電圧VBNの印加端に接続されている。なお、トランジスタ11のゲートに印加されるバイアス電圧VBPとしては、例えば、接地電圧GNDが固定的に設定される。また、トランジスタ11のゲートに印加されるバイアス電圧VBNとしては、例えば、電源電圧VDDが固定的に設定される。トランジスタ11のチャネル長は、トランジスタ12のチャネル長よりも短く設計されている。一方、トランジスタ11のチャネル幅は、トランジスタ12のチャネル幅と同サイズに設計されている。このような素子設計を行うことにより、トランジスタ11のオンスレッショルド電圧VonPは、トランジスタ12のオンスレッショルド電圧VonNよりも高い値となる。図2は、電源電圧VDDと出力信号OUTとの関係を示す図である。図2に示したように、第1実施形態の電圧検出回路10において、電源電圧VDDが所定の閾値電圧Vthを下回っているときには、出力信号OUTがローレベルとなり、電源電圧VDDが閾値電圧Vthを上回っているときには、出力信号OUTがハイレベルとなる。以下では、このような電圧検出動作の原理について詳細に説明する。図3は、電圧検出動作の原理を説明するための図である。図3に示したように、トランジスタ11のソースに電源電圧VDDを印加し、ドレインとゲートに接地電圧GNDを印加した状態では、トランジスタ11にドレイン電流IDSPが流れるものとする。一方、トランジスタ12のソースに接地電圧GNDを印加し、ドレインとゲートに電源電圧VDDを印加した状態では、トランジスタ12にドレイン電流IDSNが流れるものとする。図4は、電源電圧VDDとドレイン電流IDSP及びIDSNとの関係を示した図である。先にも述べたように、長チャネルであるトランジスタ12のオンスレッショルド電圧VonNは、短チャネルであるトランジスタ11のオンスレッショルド電圧VonPよりも低い値となる。従って、電源電圧VDDの上昇に伴い、ドレイン電流IDSNはドレイン電流IDSPよりも急峻に立ち上がる。ただし、短チャネルのトランジスタ11は、長チャネルのトランジスタ12よりもオン抵抗値が小さいので、電源電圧VDDが十分に高くなってトランジスタ11及び12が各々フルオンされた状態に至ると、ドレイン電流IDSPの方がドレイン電流IDSNよりも大きくなる。上記したドレイン電流IDSP及びIDSNの挙動の違いにより、電源電圧VDDが閾値電圧Vthよりも低い領域弱反転領域においては、トランジスタ12に流れるドレイン電流IDSNの方がトランジスタ11に流れるドレイン電流IDSPよりも大きくなる。その結果、出力信号OUTはローレベルとなる。一方、電源電圧VDDが閾値電圧Vthよりも高い領域強反転領域においては、トランジスタ11に流れるドレイン電流IDSPの方がトランジスタ12に流れるドレイン電流IDSNよりも大きくなる。その結果、出力信号OUTはハイレベルとなる。従って、第1実施形態の電圧検出回路10であれば、回路面積の大きいコンパレータや参照電圧生成部を用いることなく、電源電圧VDDが閾値電圧Vthよりも高いか低いかに応じて論理レベルが切り替わる出力信号OUTを生成することができる。なお、閾値電圧Vthは、トランジスタ11及び12のW/L[widthlength]を調整することによって、任意に設定することが可能である。<素子ばらつきによる特性への影響>図5及び図6は、それぞれ、トランジスタ11及び12の素子ばらつきによって閾値電圧Vthが変動する様子を示す図である。電源電圧VDDとバイアス電流IDSP及びIDSNとの関係が図5の実線で示されている場合、出力信号OUTは、図6の実線で示すように、電源電圧VDDが閾値電圧Vthよりも低いときにローレベルとなり、電源電圧VDDが閾値電圧Vthよりも高いときにハイレベルとなる。しかしながら、トランジスタ11及び12の素子ばらつきに起因して、各々のオンスレッショルド電圧VonP及びVonNが変動した場合には、電圧検出回路10の閾値電圧Vthにも意図しない変動が生じる。例えば、図5の破線で示すように、トランジスタ11のオンスレッショルド電圧VonPが上昇してバイアス電流IDSPが減少IDSP→IDSP’し、かつ、トランジスタ12のオンスレッショルド電圧VonNが低下してバイアス電流IDSNが増大IDSN→IDSN’した場合、電圧検出回路10の閾値電圧Vthが所望の値よりも上昇Vth→Vth’してしまう。その結果、図6の破線で示すように、電源電圧VDDの立ち上げ時において、出力信号OUTがローレベルからハイレベルに立ち上がるタイミングが予定よりも遅れる結果となる。このように、第1実施形態の電圧検出回路10は、閾値電圧Vthの精度が低いという点で、さらなる改善の余地があると言える。<第2実施形態>図7は、電圧検出回路の第2実施形態を示す図である。第2実施形態の電圧検出回路10は、第1実施形態を基礎として、さらに、バイアス電圧生成部13を追加した点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について、重点的な説明を行う。バイアス電圧生成部13は、Pチャネル型MOS電界効果トランジスタ131と、Nチャネル型MOS電界効果トランジスタ132と、Nチャネル型MOS電界効果トランジスタ133と、Pチャネル型MOS電界効果トランジスタ134と、を含む。トランジスタ131のソースは、電源電圧VDDの印加端に接続されている。トランジスタ131のゲート及びドレインは、いずれもトランジスタ11のゲートに接続されている。トランジスタ131は、トランジスタ11とペア性を有している。従って、トランジスタ11及び131には同一の素子ばらつきが発生し、各々のオンスレッショルド電圧VonPは同一の挙動で変動する。トランジスタ132のソースは、接地電圧GNDの印加端に接続されている。トランジスタ132のドレインは、トランジスタ11のゲートに接続されている。トランジスタ132のゲートは、電源電圧VDDの印加端に接続されている。なお、トランジスタ132に代えて抵抗や電流源などの負荷を用いることもできる。トランジスタ133のソースは、接地電圧GNDの印加端に接続されている。トランジスタ133のゲート及びドレインは、いずれもトランジスタ12のゲートに接続されている。トランジスタ133は、トランジスタ12とペア性を有している。従って、トランジスタ12及び133には同一の素子ばらつきが発生し、各々のオンスレッショルド電圧VonNは同一の挙動で変動する。トランジスタ134のソースは、電源電圧VDDの印加端に接続されている。トランジスタ134のドレインは、トランジスタ12のゲートに接続されている。トランジスタ134のゲートは、接地電圧GNDの印加端に接続されている。なお、トランジスタ134に代えて抵抗や電流源などの負荷を用いることもできる。上記構成から成るバイアス電圧生成部13において、素子ばらつきに起因してトランジスタ11のオンスレッショルド電圧VonPが低下した場合、トランジスタ131のオンスレッショルド電圧VonPも同一の挙動で低下する。その結果、ダイオード接続されたトランジスタ131の順方向降下電圧Vfが低くなるので、オンスレッショルド電圧VonPの低下分を相殺するようにバイアス電圧VBP=VDD-Vfが上昇する。従って、オンスレッショルド電圧VonPの低下に起因するバイアス電流IDSPの増大を防止することができる。逆に、素子ばらつきに起因してトランジスタ11のオンスレッショルド電圧VonPが上昇した場合、トランジスタ131のオンスレッショルド電圧VonPも同一の挙動で上昇する。その結果、ダイオード接続されたトランジスタ131の順方向降下電圧Vfが高くなるので、オンスレッショルド電圧VonPの上昇分を相殺するようにバイアス電圧VBP=VDD-Vfが低下する。従って、オンスレッショルド電圧VonPの上昇に起因するバイアス電流IDSPの低下を防止することができる。また、素子ばらつきに起因してトランジスタ12のオンスレッショルド電圧VonNが低下した場合、トランジスタ133のオンスレッショルド電圧VonNも同一の挙動で低下する。その結果、ダイオード接続されたトランジスタ133の順方向降下電圧Vfが低くなるので、オンスレッショルド電圧VonNの低下分を相殺するようにバイアス電圧VBN=Vfが低下する。従って、オンスレッショルド電圧VonNの低下に起因するバイアス電流IDSNの増大を防止することができる。逆に、素子ばらつきに起因してトランジスタ12のオンスレッショルド電圧VonNが上昇した場合、トランジスタ133のオンスレッショルド電圧VonNも同一の挙動で上昇する。その結果、ダイオード接続されたトランジスタ133の順方向降下電圧Vfが高くなるので、オンスレッショルド電圧VonNの上昇分を相殺するようにバイアス電圧VBN=Vfが低下する。従って、オンスレッショルド電圧VonNの上昇に起因するバイアス電流IDSNの低下を防止することができる。上記したように、バイアス電圧生成部13は、トランジスタ11のオンスレッショルド電圧VonPに応じてバイアス電圧VBPを可変制御し、また、トランジスタ12のオンスレッショルド電圧VonPに応じてバイアス電圧VBNを可変制御する。より具体的に述べると、バイアス電圧生成部13は、オンスレッショルド電圧VonPが大きいほどバイアス電圧VBPを下げ、オンスレッショルド電圧VonPが小さいほどバイアス電圧VBPを上げるように、バイアス電圧VBPの可変制御を行う。また、バイアス電圧生成部13は、オンスレッショルド電圧VonNが大きいほどバイアス電圧VBNを上げ、オンスレッショルド電圧VonNが小さいほどバイアス電圧VBNを下げるように、バイアス電圧VBNの可変制御を行う。このような構成とすることにより、トランジスタ11及び12の素子ばらつきに依ることなく、電圧検出回路10の閾値電圧Vthを一定に保つことができるので、回路面積が小さく閾値電圧Vthの精度が高い電圧検出回路10を提供することが可能となる。<第3実施形態>図8は、電圧検出回路の第3実施形態を示す図である。第3実施形態の電圧検出回路10は、第2実施形態を基礎として、さらに、イネーブル機能を備えた点に特徴を有する。そこで、第2実施形態と同様の構成要素については、図7と同一の符号を付すことで重複した説明を割愛し、以下では、第3実施形態の特徴部分について、重点的な説明を行う。第3実施形態の電圧検出回路10は、イネーブル機能を実現するために、第2実施形態の構成要素に加えて、さらに、Pチャネル型MOS電界効果トランジスタ14と、Nチャネル型MOS電界効果トランジスタ15と、インバータ16と、3ステートインバータ17と、を含む。トランジスタ14のソースは、電源電圧VDDの印加端に接続されている。トランジスタ14のドレインは、トランジスタ11のゲートに接続されている。トランジスタ15のソースは、接地電圧GNDの印加端に接続されている。トランジスタ15のドレインは、トランジスタ12のゲートに接続されている。トランジスタ132及び14のゲートは、いずれもインバータ16の出力端に接続されている。インバータ16の入力端は、イネーブル信号ENの印加端に接続されている。トランジスタ134及び15のゲートは、イネーブル信号ENの印加端に接続されている。3ステートインバータ17の入力端は、電源電圧VDDの印加端に接続されている。3ステートインバータ17の出力端は、出力信号OUTの印加端に接続されている。3ステートインバータ17の制御端は、インバータ16の出力端に接続されている。上記構成から成る電圧検出回路10において、トランジスタ14及び15と、トランジスタ131及び133は、いずれもイネーブル信号ENに応じてオン/オフ制御される。具体的に述べると、イネーブル信号ENがハイレベルとされている場合には、トランジスタ132及び134がオフとなり、トランジスタ14及び15がオンとなる。従って、バイアス電圧生成部13の出力動作が停止されるとともに、バイアス電圧VBPが電源電圧VDDに引き上げられて、かつ、バイアス電圧VBNが接地電圧GNDに引き下げられる。その結果、トランジスタ11及び12がいずれもオフとなる。また、イネーブル信号ENがハイレベルとされている場合、3ステートインバータ17は、その出力動作が許可された状態となる。従って、出力信号OUTは、電源電圧VDDに依ることなくローレベルに固定される。一方、イネーブル信号ENがローレベルとされている場合には、トランジスタ132及び134がオンとなり、トランジスタ14及び15がオフとなる。従って、バイアス電圧生成部13からトランジスタ11及び12のゲートに対してバイアス電圧VBP及びVBNが印加される。その結果、トランジスタ11及び12は、電源電圧VDDに応じた導通状態となる。また、イネーブル信号ENがローレベルとされている場合、3ステートインバータ17は、その出力動作が禁止された状態出力ハイインピーダンス状態となる。従って、出力信号OUTは、先に説明した通り、トランジスタ11及び12の導通状態に応じた論理レベルとなる。このような構成とすることにより、電圧検出回路10の検出動作を必要に応じてオン/オフさせることができるので、消費電力の低減を図ることが可能となる。例えば、電源電圧VDDの起動時には、イネーブル信号ENをローレベルとして電圧検出回路10をオンとしておき、出力信号OUTの立上がりエッジが検出された後、イネーブル信号ENをハイレベルとして電圧検出回路10をオフすることにより、電圧検出回路10の消費電力を低減することが可能となる。なお、上記の第3実施形態では、イネーブル信号ENに応じて出力信号OUTの論理レベルを固定する出力論理固定部として、3ステートインバータ17を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、出力論理固定部として、3ステートバッファを用いてもよいし、或いは、固定電圧の印加端と出力信号OUTの印加端との間を導通/遮断するアナログスイッチを用いてもよい。また、上記の第3実施形態では、第2実施形態の電圧検出回路10にイネーブル機能を付加した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、第1実施形態の電圧検出回路10にイネーブル機能を付加した構成言い換えれば、第3実施形態からバイアス調整機能を除外した構成としても構わない。<第1応用例>図9は、電圧検出回路10の第1応用例を示す図である。第1応用例では、電源電圧VDDが電圧検出回路10と電子回路20の双方に供給されており、電圧検出回路10の出力信号OUTは、電子回路20のパワーオンリセット信号として用いられている。図10は、第1応用例の動作を説明するためのタイムチャートであり、上から順に、電源電圧VDD、出力信号OUT、及び、電子回路20の動作状態が描写されている。電源電圧VDDが閾値電圧Vthよりも低いときには、出力信号OUTがローレベルとなり、電子回路20はリセット状態となる。これにより、電源立ち上げ中の誤動作を防止することができる。一方、電源電圧VDDが閾値電圧Vthよりも高くなると、出力信号OUTがハイレベルとなり、電子回路20の通常動作が開始される。このように、電圧検出回路10をパワーオンリセット信号の生成手段として用いることにより、電圧検出回路10が搭載されるセットの小型化を図ることが可能となる。<第2応用例>図11は、電圧検出回路10の第2応用例を示す図である。第2応用例では、電子回路30に電源電圧VDD1が供給されており、電圧検出回路10と電子回路40の双方に電源電圧VDD2が供給されている。電子回路30と電子回路40との間には主従関係があり、電子回路30は、電圧検出回路10の出力信号OUTに基づいて、電子回路40の制御信号CTRLを生成する。また、電子回路30は、イネーブル信号ENを用いて電圧検出回路10を周期的にオン/オフ制御する機能も備えている。図12は、第2応用例の動作を説明するためのタイムチャートであり、上から順に、電源電圧VDD2、イネーブル信号EN、出力信号OUT、及び、制御信号CTRLが描写されている。イネーブル信号ENがローレベル電圧検出回路10の動作を許可するための論理レベルに立ち下げられたときに、電源電圧VDD2が閾値電圧Vthを上回っていた場合には、出力信号OUTがハイレベルとなる。このとき、電子回路30は、電子回路40に電源電圧VDD2が供給されていると判断して、電子回路40を動作状態RUNとするための制御信号CTRLを出力する。一方、イネーブル信号ENがローレベルに立ち下げられたときに、電源電圧VDD2が閾値電圧Vthを下回っていた場合には、出力信号OUTがローレベルとなる。このとき、電子回路30は、電子回路40に電源電圧VDD2が供給されていないと判断して、電子回路40を待機状態WAITさせるための制御信号CTRLを出力する。このような構成とすることにより、電源電圧VDD2の供給状態に応じて、電子回路40の動作を適切にオン/オフさせることが可能となる。<その他の変形例>本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。