"抵抗変化型不揮発性記憶装置の検査方法であって、前記抵抗変化型不揮発性記憶装置は、低抵抗状態と高抵抗状態の少なくとも2つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、前記複数のワード線から少なくとも1つを選択し、前記複数のビット線から少なくとも1つを選択することにより、メモリセルを選択するメモリセル選択回路と、選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第1電圧、および、前記閾値電圧より低い第2電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、選択された前記メモリセルの抵抗状態を読み出す読み出し回路と、を備え、前記第2電圧による前記メモリセルの抵抗状態の読み出しのときに、前記電流制御素子に所定値以上の電流が流れるならば、前記電流制御素子が短絡異常を有していると判定する工程と、前記第1電圧による前記メモリセルの抵抗状態の読み出しのときに、前記抵抗変化素子の状態が低抵抗状態か高抵抗状態かを判定する工程と、を含む抵抗変化型不揮発性記憶装置の検査方法。前記第2電圧は、前記第1電圧より前記閾値電圧の電圧値だけ低い請求項1に記載の抵抗変化型不揮発性記憶装置の検査方法。前記電流制御素子が短絡異常を有していると判定する工程の前に、前記メモリセルに対し低抵抗状態の書き込み動作を行う工程をさらに含み、前記電流制御素子に前記所定値以上の電流が流れないならば、前記電流制御素子が正常であると判定する請求項1または2に記載の抵抗変化型不揮発性記憶装置の検査方法。前記第2電圧により前記メモリセルの抵抗状態を読み出した後、前記第1電圧により前記メモリセルの抵抗状態を読み出す請求項1~3のいずれか1項に記載の抵抗変化型不揮発性記憶装置の検査方法。前記所定値は、低抵抗状態の正常な前記電流制御素子に前記閾値電圧を印加したときであって前記電流制御素子をオフ状態とみなせる場合の、前記電流制御素子に流れる電流の最大値である請求項1~4のいずれか1項に記載の抵抗変化型不揮発性記憶装置の検査方法。第1の平面内において互いに平行に配置された複数のワード線と、前記第1の平面に平行な第2の平面内において互いに平行に、かつ、前記ワード線と立体交差するように配置された複数のビット線と、低抵抗状態と高抵抗状態の少なくとも2つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れ電流制御素子とで構成される複数のメモリセルを有し、前記複数のワード線と前記複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、前記複数のワード線から少なくとも1つを選択し、前記複数のビット線から少なくとも1つを選択することにより、メモリセルを選択するメモリセル選択回路と、選択された前記メモリセルの抵抗状態を読み出す読み出し回路と、を備え、前記読み出し回路は、前記閾値電圧より高い第1電圧と、前記閾値電圧より低い第2電圧を発生し、それぞれ第1出力端子および第2出力端子から出力するビット線制御電圧発生回路と、前記ビット線制御電圧発生回路に接続され、前記第1電圧と前記第2電圧とを切り替えて出力するビット線電圧切り替え回路と、出力端子が前記メモリ選択回路に接続され、制御端子が前記ビット線電圧切り替え回路に接続されたビット線電圧制限回路と、前記ビット線電圧制限回路の制御端子に印加される電圧により前記選択されたビット線に印加される電圧が決定され、前記選択されたメモリセルに前記選択されたワード線、および前記選択されたビット線を介して流れる電流を検知する検知回路と、を有し、前記検知回路は、前記第1電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルが低抵抗状態のときは第1の論理出力を出力し、高抵抗状態のときは第2の論理出力を出力し、前記第2電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルにおいて前記電流制御素子が短絡異常を有していれば、前記抵抗変化素子が低抵抗状態のときに第1の論理出力を出力し、高抵抗状態のときに第1または第2の論理出力を出力する抵抗変化型不揮発性記憶装置。前記ビット線電圧制限回路は、N型MOSトランジスタからなり、前記ビット線電圧制限回路の前記出力端子は、前記N型MOSトランジスタのソースおよびドレインの一方であり、前記ビット線電圧制限回路の前記制御端子は、前記N型MOSトランジスタのゲートである請求項6に記載の抵抗変化型不揮発性記憶装置。前記第2電圧は、前記第1電圧より前記閾値電圧の電圧値だけ低い請求項6に記載の抵抗変化型不揮発性記憶装置。前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第1出力端子と前記第2出力端子との間に、電流制御素子が接続されている請求項6~8のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第1出力端子と前記第2出力端子との間に固定抵抗素子が接続され、前記固定抵抗素子の抵抗値は、前記第1電圧と前記第2電圧の電位差が前記閾値電圧に等しくなるように設定されている請求項6に記載の抵抗変化型不揮発性記憶装置。前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の接地電位と前記第2出力端子との間に、ドレインとゲートが接続されたN型MOSトランジスタと抵抗素子とが直列接続されている請求項6~10のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記抵抗素子は、前記メモリセルと同じ構造の抵抗変化素子で形成され、低抵抗状態または高抵抗状態のいずれかに設定されている請求項11に記載の抵抗変化型不揮発性記憶装置。前記抵抗素子は、固定抵抗素子で形成され、前記固定抵抗素子の抵抗値は、前記抵抗変化素子の低抵抗状態の抵抗値と高抵抗状態の抵抗値の間の抵抗値に設定されている請求項11に記載の抵抗変化型不揮発性記憶装置。前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の接地電位と前記第2出力端子との間に固定抵抗素子が接続され、前記固定抵抗素子の抵抗値は、前記第1電圧と前記第2電圧の電位差が前記閾値電圧に等しくなるように設定されている請求項6~10のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記ビット線制御電圧発生回路の前記第1出力端子と前記第2出力端子との間に、前記メモリセルと同じ構造の電流制御素子と抵抗変化素子とが直列接続されている請求項6に記載の抵抗変化型不揮発性記憶装置。前記ビット線制御電圧発生回路は、前記第1電圧を発生する第1電圧源と、前記第2電圧を発生する第2電圧源を有する請求項6に記載の抵抗変化型不揮発性記憶装置。前記読み出し回路は、さらに、前記選択されたビット線の電圧を検知する電圧検知回路を備える請求項6に記載の抵抗変化型不揮発性記憶装置。しかしながら、メモリセルアレイを大容量化すると、メモリセル不良の発生が増加する傾向にある。従来の1D1R型クロスポイントアレイ構造においては、電流制御素子として用いられるダイオード素子でリーク電流異常が起こると、そのリーク電流異常が起こった不良メモリセルを選択した場合に正常な読み出しができなくなる。また、正常なメモリセルを選択した場合においても、不良メモリセルの影響を受けるため、不良メモリセルが1つであってもその不良メモリセルを含むビット線、またはワード線の複数のメモリセルで不良が発生しているように誤検出され、不良メモリセルのアドレスを特定することができない。そのため、物理解析やFIB解析等で不良の原因を解析することが極めて困難であるという課題を有している。また、特許文献2で示される構成では、アノードとカソードを有する単方向ダイオード素子の不良ビット線の検出方法について記載されている。つまり、順方向に電圧を印加すると電流が流れ、逆方向に電圧を印加すると電流が流れないことを利用して、リーク電流異常を起こしている不良ビット線の検出を行う方法について記載されている。全てのビット線をVdd電位、全てのワード線をVss電位にして、ダイオード素子を逆バイアス状態にすることで、全てのメモリセルが正常であれば電流は流れないが、リーク電流異常を起こしている不良メモリセルがあると、その不良メモリセルを含むビット線からワード線に対してリーク電流が流れる。このリーク電流を判定することで、リーク電流異常を起こしている不良ビット線の検出ができる。しかしながら、双方向型の電流制御素子例えばMSMダイオードやMIMダイオード等を用いたメモリセルでは、どちらの方向に電圧を印加しても電流が流れるため、リーク電流異常が起こっている不良メモリセルを検出できないという課題を有している。また、特許文献2では、図19で示されるように、不良検知回路2053は、ビット線にのみ接続されているため、リーク電流異常を起こしている不良ビット線の検出はできるが、その不良ビット線に接続されているどのメモリセルが不良を起こしているかは検出できないという課題も有している。上記課題を解決するために、本発明は、電流制御素子を用いたメモリセルアレイの不良メモリセルを検出することができる抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置を提供することを目的とする。上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置の検査方法は、抵抗変化型不揮発性記憶装置の検査方法であって、前記抵抗変化型不揮発性記憶装置は、低抵抗状態と高抵抗状態の少なくとも2つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなせる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、前記複数のワード線から少なくとも1つを選択し、前記複数のビット線から少なくとも1つを選択することにより、メモリセルを選択するメモリセル選択回路と、選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第1電圧、および、前記閾値電圧より低い第2電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、選択された前記メモリセルの抵抗状態を読み出す読み出し回路とを備え、前記第2電圧による前記メモリセルの抵抗状態の読み出しのときに、前記抵抗変化素子が低抵抗状態でありかつ前記電流制御素子に所定値以上の電流が流れるならば、前記電流制御素子が短絡異常を有していると判定する工程と、前記第1電圧による前記メモリセルの抵抗状態の読み出しのときに、前記抵抗変化素子の状態が低抵抗状態か高抵抗状態かを判定する工程とを含む。この構成によれば、双方向型の電流制御素子を用いたクロスポイントアレイ構造のメモリセルアレイにおいて、閾値電圧の特性不良を有する電流制御素子を備えた不良メモリセル、つまり、短絡異常を有する電流制御素子を備えたメモリセルを特定することができる。これにより、信頼性の高いメモリセルアレイを実現することができる。また、前記第2電圧は、前記第1電圧より前記閾値電圧の電圧値だけ低いことが好ましい。この構成によれば、例えば電流制御素子により、第1電圧および第2電圧を容易に設定することができる。また、前記電流制御素子が短絡異常を有していると判定する工程の前に、前記メモリセルに対し低抵抗状態の書き込み動作を行う工程をさらに含み、前記電流制御素子に所定値以上の電流が流れないならば、前記電流制御素子が正常であると判定することが好ましい。この構成によれば、選択されたメモリセルの電流制御素子が高抵抗状態であっても、あらかじめ低抵抗状態にすることにより、電流制御素子が正常か異常かを正確に判定することができる。また、前記第2電圧により前記メモリセルの抵抗状態を読み出した後、前記第1電圧により前記メモリセルの抵抗状態を読み出すことが好ましい。この構成によれば、選択されたメモリセルの電流制御素子が正常か異常かを判定するときに、電流制御素子が第1電圧により高抵抗状態に変化するのを抑制することができるので、電流制御素子が正常か異常かを正確に判定することができる。また、前記所定値は、低抵抗状態の正常な前記電流制御素子に前記閾値電圧を印加したときであって前記電流制御素子をオフ状態とみなせる場合の、前記電流制御素子に流れる電流の最大値であることが好ましい。この構成によれば、選択されたメモリセルの電流制御素子が正常か異常かを判定するときに、低抵抗状態の正常な電流制御素子に閾値電圧を印加したときであって電流制御素子をオフ状態とみなせる場合の、電流制御素子に流れる電流の最大値最大オフ電流を基準に判定することができるので、電流制御素子が正常か異常かを正確に判定することができる。また、上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、第1の平面内において互いに平行に配置された複数のワード線と、前記第1の平面に平行な第2の平面内において互いに平行に、かつ、前記ワード線と立体交差するように配置された複数のビット線と、低抵抗状態と高抵抗状態の少なくとも2つの状態に変化する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を超えると導通状態とみなせる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、前記複数のワード線と前記複数のビット線との立体交差点に前記複数のメモリセルが配置されたメモリセルアレイと、前記複数のワード線から少なくとも1つを選択し、前記複数のビット線から少なくとも1つを選択することにより、メモリセルを選択するメモリセル選択回路と、選択された前記メモリセルの抵抗状態を読み出す読み出し回路とを備え、前記読み出し回路は、前記閾値電圧より高い第1電圧と、前記閾値電圧より低い第2電圧を発生し、それぞれ第1出力端子および第2出力端子から出力するビット線制御電圧発生回路と、前記ビット線制御電圧発生回路に接続され、前記第1電圧と前記第2電圧とを切り替えて出力するビット線電圧切り替え回路と、出力端子が前記メモリ選択回路に接続され、制御端子が前記ビット線電圧切り替え回路に接続されたビット線電圧制限回路と、前記ビット線電圧制限回路の制御端子に印加される電圧により前記選択されたビット線に印加される電圧が決定され、前記選択されたメモリセルに前記選択されたワード線、および前記選択されたビット線を介して流れる電流を検知する検知回路とを有し、前記検知回路は、前記第1電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルが低抵抗状態のときは第1の論理出力を出力し、高抵抗状態のときは第2の論理出力を出力し、前記第2電圧による前記メモリセルの抵抗状態の読み出しのときに、選択された前記メモリセルにおいて前記電流制御素子が短絡異常を有していれば、前記抵抗変化素子が低抵抗状態のときに第1の論理出力を出力し、高抵抗状態のときに第1または第2の論理出力を出力する。この際、前記ビット線電圧制限回路は、N型MOSトランジスタからなり、前記ビット線電圧制限回路の前記出力端子は、前記N型MOSトランジスタのソースおよびドレインの一方であり、前記ビット線電圧制限回路の前記制御端子は、前記N型MOSトランジスタのゲートであることが好ましい。この構成によれば、双方向型の電流制御素子を用いたクロスポイントアレイ構造のメモリセルアレイにおいて、閾値電圧の特性不良を有する電流制御素子を備えた不良メモリセル、つまり、短絡異常を有する電流制御素子を備えたメモリセルを特定することができる。これにより、信頼性の高いメモリセルアレイを実現することができる。また、前記第2電圧は、前記第1電圧より前記閾値電圧の電圧値だけ低いことが好ましい。この構成によれば、例えば電流制御素子により、第1電圧および第2電圧を容易に設定することができる。また、前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記第1出力端子と前記第2出力端子との間に、電流制御素子が接続されていることが好ましい。また、前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記第1出力端子と前記第2出力端子との間に固定抵抗素子が接続され、前記固定抵抗素子の抵抗値は、前記第1電圧と前記第2電圧の電位差が前記閾値電圧に等しくなるように設定されていることが好ましい。また、前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記接地電位と前記第2出力端子との間に、ドレインとゲートが接続されたN型MOSトランジスタと抵抗素子とが直列接続されていることが好ましい。また、前記抵抗素子は、前記メモリセルと同じ構造の抵抗変化素子で形成され、低抵抗状態または高抵抗状態のいずれかに設定されていることが好ましい。また、前記抵抗素子は、固定抵抗素子で形成され、前記固定抵抗素子の抵抗値は、前記抵抗変化素子の低抵抗状態の抵抗値と高抵抗状態の抵抗値の間の抵抗値に設定されていることが好ましい。また、前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記接地電位と前記第2出力端子との間に固定抵抗素子が接続され、前記固定抵抗素子の抵抗値は、前記第1電圧と前記第2電圧の電位差が前記閾値電圧に等しくなるように設定されていることが好ましい。また、前記第2電圧は、前記第1電圧と基準電位である接地電位との間の電圧分圧として生成され、前記第1出力端子と前記第2出力端子との間に、前記メモリセルと同じ構造の電流制御素子と抵抗変化素子とが直列接続されていることが好ましい。この構成によれば、短絡異常を有する電流制御素子を備えたメモリセルをより正確に検出することができる。また、前記ビット線制御電圧発生回路は、前記第1電圧を発生する第1電圧源と、前記第2電圧を発生する第2電圧源を有することが好ましい。この構成によれば、第1電圧および第2電圧を、それぞれ第1電圧源および第2電圧源により直接設定することができる。また、前記読み出し回路は、さらに、前記ビット線の電圧を検知する電圧検知回路を備えることが好ましい。この構成によれば、電流制御素子が正常か異常かを早く検出することができる。また、電流制御素子が短絡異常を有している場合に、抵抗変化素子に大電流が流れないように電流を制限することができる。本発明によれば、電流制御素子を用いたメモリセルアレイの不良メモリセルを検出することができる抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置を提供することができる。以下に、本発明の抵抗変化型不揮発性記憶装置以下、単に不揮発性記憶装置ともいう。の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を参照しながら説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。第1の実施の形態[メモリセル]図1は、本発明の第1の実施の形態におけるメモリセルの構成図の一例である。図1に示すメモリセル30は、電流制御素子10と、抵抗変化素子20とで構成されている。図1において、電流制御素子10は、コンタクト41を介して抵抗変化素子20と接続され、電流制御素子10と抵抗変化素子20により1ビットの1D1R型メモリセル30が構成されている。メモリセル30の一方の端子は、コンタクト40を介して下部配線50と接続され、メモリセル30のもう一方の端子は、コンタクト42を介して上部配線51と接続され、電流制御素子10と抵抗変化素子20は、コンタクト41で接続されている。電流制御素子10は、ダイオード等に代表されるように、電流制御素子10の両端に印加される電圧と電流制御素子10の両端に流れる電流が、非線形の特性を示す素子であり、印加される電圧の極性によって流れる電流の方向が変わる双方向型のダイオードである。つまり、電流制御素子10は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、電流制御素子10の両端に印加される電圧の絶対値が閾値電圧VF以下の場合は、流れる電流の絶対値はほとんど電流が流れない程度であるが、VFを超える場合は、非線形的に流れる電流の絶対値が増加する特性を有している。また、印加される電圧の極性によって、流れる電流方向が変わり、その印加される電圧の絶対値に応じて、流れる電流の絶対値が変化する特性を有している。また、抵抗変化素子20は、下部電極23と、第1の抵抗変化層21と、第2の抵抗変化層22と、上部電極24とを備えている。抵抗変化素子20は、例えば酸素不足型のタンタル酸化物TaOx、0<x<2.5を第1の抵抗変化層21とし、当該第1の抵抗変化層21の上に、第1の抵抗変化層21よりも酸素濃度の高いタンタル酸化物TaOy、x<yで構成された第2の抵抗変化層22を備え、下部電極23と上部電極24とで第1の抵抗変化層21と第2の抵抗変化層22を挟み込んだサンドイッチ構造になっている。ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物のことで、遷移金属の1つであるタンタルの例でいえば、化学量論的な組成を有する酸化物としてTa2O5がある。このTa2O5では、酸素がタンタルの2.5倍含まれており、酸素含有率で表現すると、約71.4となり、この酸素含有率よりも低くなった状態の酸化物をTaOxと表現したとき、0<x<2.5を満足するような組成を有するタンタル酸化物を、酸素不足型の酸化物としている。抵抗変化素子20は、下部電極23と上部電極24間に印加される電圧の極性によって第2の抵抗変化層22の抵抗値が変化し、その状態を保持することができる不揮発の特性を示す。つまり、下部電極23を基準にして上部電極24に、例えば、正の第1の抵抗変化電圧を印加することで、第2の抵抗変化層22を高抵抗状態に設定でき、上部電極24を基準にして下部電極23に正の第2の抵抗変化電圧を印加することで、第2の抵抗変化層22を低抵抗状態に設定することができる。上部電極24は、第1の抵抗変化層21や第2の抵抗変化層22を構成する金属ここではタンタルの標準電極電位より標準電極電位が高い金属例えばPt白金やIrイリジウム等の貴金属で構成され、下部電極23は、上部電極24より標準電極電位が低い材料例えばTaNタンタルナイトライド等を主成分とする電極材料で構成される。下部電極23と上部電極24とは、異なる元素からなる材料によって構成され、下部電極23の標準電極電位V1と、上部電極24の標準電極電位V2と、第2の抵抗変化層22に含まれる金属の標準電極電位Vtとが、Vt<V2かつV1<V2を満足する材料であればよい。具体的には、第1の抵抗変化層や第2の抵抗変化層にタンタル酸化物を用いた場合、下部電極23は、TaN、W、Ni、Ta、Ti、Alからなる群から選択され、上部電極24は、Pt、Ir、Pd、Ag、Cu、Au等で構成される群から選択されて構成されることが望ましい。なお、図1の電流制御素子10と、抵抗変化素子20との上下の接続関係を逆にして接続しても構わないし、第1の抵抗変化層21と第2の抵抗変化層22との上下の接続関係を逆にし、下部電極23と上部電極24との上下の接続関係を逆にしても構わない。図2は、図1に示した本実施の形態におけるメモリセル30の等価回路図である。図2では、電流制御素子100と抵抗変化素子101を直列に接続したメモリセル102の等価回路図を示している。なお、メモリセル102の一方の端子T1を下部配線50に接続し、もう一方の端子T2を上部配線51に接続しても良いし、メモリセルの一方の端子T2を下部配線50に接続し、もう一方の端子T1を上部配線51に接続しても良い。図2において、メモリセル102の2つの端子T1とT2間に電圧Vceが印加されると、電流制御素子100と抵抗変化素子101のそれぞれのインピーダンスの違いによって、電流制御素子100と抵抗変化素子101の両端に印加される電圧は、それぞれVdi、Vreに分圧され、メモリセル102にメモリセル電流が流れる。図3は、本実施の形態におけるメモリセル30の電圧電流特性を示す図である。図1の構造を持つメモリセル30に対し、下部配線50よりも上部配線51が高い電圧となる極性を正の電圧とし、上部配線51から下部配線50に流れる電流の向きを正の電流方向としたときに、メモリセル30の両端に電圧を印加した場合の電圧と電流の関係の実測値を示している。メモリセル30に対し、上部配線51よりも下部配線50が高い電位となるように、上部配線51に負極性の電圧を印加していくと、A点から電流が流れ出し、抵抗変化素子20は高抵抗状態から低抵抗状態へと変化を開始する。さらに、B点まで印加すると、印加電圧の絶対値に応じて電流の絶対値は大きくなり、徐々に抵抗値は低くなっている。つまり、メモリセル30に印加する電圧あるいは電流に応じて、低抵抗状態の抵抗値を設定することができる。一方、メモリセル30に対し、下部配線50よりも上部配線51が高い電位となるように、上部配線51に正極性の電圧を印加していくと、C点から電流が流れ出し、高抵抗状態から低抵抗状態へと変化を開始する。さらに、上述した低抵抗状態への変化電圧と概ね対称であるD点に達すると、抵抗変化素子20は低抵抗状態から高抵抗状態へと変化を開始する。さらに、電圧を上げると印加電圧に応じて電流が増加する。この後、印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。すなわち、図3に示す実測データは、図1の構造を持つメモリセル30について、上部配線51の電圧を基準として下部配線50の電圧がLR書き込み電圧VwlB点になったとき低抵抗状態に変化し、下部配線50の電圧を基準として上部配線51の電圧がHR書き込み電圧Vwh以上D点以上の電圧になったとき高抵抗状態に変化する双方向性の抵抗変化特性を示している。また、図3に示す実測データは、低抵抗状態の印加電圧B点と、高抵抗状態への変化開始電圧D点とが、図3に示す実測データの原点に対して概ね対称な電圧、電流関係にあることを示している。また、メモリセル30に電圧を印加しても、A点からC点で示す電圧区間は顕著には電流が流れない電圧帯がある。これは、メモリセル30の電流制御素子10がオフ状態になっているためであり、メモリセル30にはほとんど電流が流れない。つまり、メモリセル30の電流制御素子10は、印加電圧により流れる電流が非線形の特性を有する素子であるため、電流制御素子10に印加される電圧の絶対値が閾値電圧VF以下であると電流はほとんど流れない。これにより、電流制御素子10はオフ状態とみなされ、メモリセル30にはほとんど電流が流れない。ここで、閾値電圧VFとは、電流制御素子10がオフ状態とみなせるような電流最大オフ電流しか流れないときに電流制御素子10に印加される最大電圧である。また、電流制御素子10の最大オフ電流とは、少なくともメモリセル30の抵抗変化素子20が高抵抗状態で流れる最大電流IHRよりも小さい電流値である。また、A点やC点は、電流制御素子10の閾値電圧VFと、抵抗変化素子20に印加される電圧の合計電圧に対応しており、アレイ状に複数のメモリセル30が配置されたメモリアレイクロスポイントアレイにおいては、選択したメモリセル30にはこのA点やC点の電圧以上を印加し、非選択メモリセルはこのA点とC点の間の電圧範囲に電圧が印加されるようにすることで、非選択セルへのリーク電流を抑制して、選択したメモリセル30に電流が流れるような動作がなされる。図4は、本実施の形態における正常な特性を持つメモリセル30と、不良な特性短絡異常を持つメモリセル30の電圧電流特性を示す図である。図1の下部配線50と上部配線51によって選択されたメモリセル30に対し、下部配線50よりも上部配線51が高い電圧となる極性を正の電圧とし、正常な特性を持つメモリセル30に印加される正の電圧と電流は、実線で表される特性110で示されるように、閾値電圧がVFとなる非線形の特性を示す。一方、電流制御素子10が破壊された不良な特性を持ったメモリセル30の場合、抵抗変化素子20の特性が支配的になるため、不良な特性を持ったメモリセル30は、破線で表される特性111で示されるように線形の特性を示す。特性110で示されるように、正常な特性を持つメモリセル30の両端に、電流制御素子10の閾値電圧VFを印加すると、電流制御素子10の両端に印加される電圧Vdiは、閾値電圧VF以下になるため、電流制御素子10はオフ状態になり、E点で示されるように、メモリセル30に流れる電流は最大オフ電流以下の電流しか流れない。一方、特性111で示されるように、電流制御素子10が破壊された不良な特性を持つメモリセル30の両端に、閾値電圧VFを印加すると、電流制御素子10は破壊されているためショート状態になり、F点で示されるような電流が流れ、最大オフ電流を超える電流が流れる。つまり、下部配線50と上部配線51によって選択されたメモリセル30に対し、電流制御素子10がオフ状態になる閾値電圧VF以下の電圧が電流制御素子10に印加されるようにメモリセルの両端にメモリセル電圧Vceを印加すると、特性110のような正常な特性を示す場合は、E点に示す程度のわずかな電流最大オフ電流以下の電流しか流れない。一方、特性111のような不良な特性を示す場合は、F点に示すような最大オフ電流を超える電流が流れる。この電流値を検出することにより、メモリセル30の特性を調べることができる。以上、電流制御素子10が完全に破壊されショート状態になっている特性111の場合について記載したが、電流制御素子10の閾値電圧VFが低くなっている不良な特性の場合でも同様に検出することができる。図4の特性112、特性113は、電流制御素子10の閾値電圧が、それぞれ正常なメモリセル30の閾値電圧VFよりも小さいVF1及びVF2の時のメモリセルの電圧電流特性である。いずれも、メモリセル30の両端にVFを印加すると、電流制御素子10は不良な特性を有しているため、G点やH点で示されるような、メモリセル30にはそれぞれ最大オフ電流を超える電流が流れる。この電流を検出することにより、メモリセル30の特性を調べることができる。また、メモリセル30の両端に電圧VF2を印加した場合、特性110と特性113の特性を持ったメモリセル30には最大オフ電流以下の電流しか流れないが、特性111と特性112の特性を持ったメモリセル30には最大オフ電流を超える電流が流れる。つまり、メモリセル30の両端に印加する電圧値を変えることによって、検出したいメモリセル30の特性を選別することができる。[抵抗変化型不揮発性記憶装置]図5は、第1の実施の形態における抵抗変化型不揮発性記憶装置200の構成図を示すものである。図5に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置200は、基板上にメモリ本体部201を備えている。メモリ本体部201は、メモリセルアレイ202と、ワード線選択回路203と、ビット線選択回路204と、データの書き込みを行うための書き込み回路205と、データの読み出しを行うための読み出し回路206とを備えている。読み出し回路206は、センスアンプ300と、ビット線電圧切り替え回路400と、少なくとも2種類のクランプ電圧を発生するビット線制御電圧発生回路500から構成されており、外部から入出力されるデータ信号の入出力を行うためのデータ信号入出力回路207に接続されている。また、この抵抗変化型不揮発性記憶装置200は、抵抗変化型不揮発性記憶装置200の外部から入力されるアドレス信号を受け取るアドレス信号入力回路208と、抵抗変化型不揮発性記憶装置200の外部から入力される制御信号を受け取る制御回路209とを備えている。メモリセルアレイ202は、基板上に形成された互いに交差するように配列された複数のワード線WL1、WL2、WL3、、および、複数のビット線BL1、BL2、BL3、を備えている。図5に示すように、複数のワード線WL1、WL2、WL3、は、基板の主面に平行な同一の平面内第1の平面内において互いに平行に配置されている。同様に、複数のビット線BL1、BL2、BL3、は、第1の平面に平行な同一の平面内第1の平面に平行な第2の平面内において互いに平行に配置されている。また、上記した第1の平面と第2の平面は平行に配置され、複数のワード線WL1、WL2、WL3、と複数のビット線BL1、BL2、BL3、は立体交差するように配置されている。これらのワード線WL1、WL2、WL3、、および、ビット線BL1、BL2、BL3、との立体交差した位置には、電流制御素子D11、D12、D13、D21、D22、D23、D31、D32、D33、以下、電流制御素子D11、D12、D13、と表すと、電流制御素子D11、D12、D13、D21、D22、D23、D31、D32、D33、と直列接続された抵抗変化素子R11、R12、R13、R21、R22、R23、R31、R32、R33、以下、抵抗変化素子R11、R12、R13、と表すとが設けられている。直列接続されたこれらの電流制御素子D11、D12、D13、D21、D22、D23、D31、D32、D33、、および、抵抗変化素子R11、R12、R13、R21、R22、R23、R31、R32、R33、のそれぞれは、メモリセルM11、M12、M13、M21、M22、M23、M31、M32、M33、以下、メモリセルM11、M12、M13、と表すを構成している。つまり、図5に示すように、抵抗変化素子R11、R21、R31、の一方の端子は、電流制御素子D11、D21、D31、と接続しており、もう一方の端子は、ビット線BL1と接続され、抵抗変化素子R12、R22、R32、の一方の端子は、電流制御素子D12、D22、D32、と接続しており、もう一方の端子は、ビット線BL2と接続され、抵抗変化素子R13、R23、R33、の一方の端子は、電流制御素子D13、D23、D33、と接続しており、もう一方の端子は、ビット線BL3と接続されている。また、電流制御素子D11、D12、D13、の一方の端子は、抵抗変化素子R11、R12、R13、と接続されており、もう一方の端子は、ワード線WL1と接続され、電流制御素子D21、D22、D23、の一方の端子は、抵抗変化素子R21、R22、R23、と接続されており、もう一方の端子は、ワード線WL2と接続され、電流制御素子D31、D32、D33、の一方の端子は、抵抗変化素子R31、R32、R33、と接続されており、もう一方の端子は、ワード線WL3と接続されている。なお、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。アドレス信号入力回路208は、外部から入力されるアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号をワード線選択回路203へ出力するとともに、列アドレス信号をビット線選択回路204へ出力する。ここで、アドレス信号は、複数のメモリセルM11、M12、M13、の内の選択される特定のメモリセルのアドレスを示す信号である。本実施の形態に係る抵抗変化型不揮発性記憶装置200は、メモリセルにデータを書き込む書き込みモードと、メモリセルのデータを読み出す通常読み出しモードと、メモリセルの特性を判定するセル特性判定モードを備えている。書き込みモード時には、制御回路209は、データ信号入出力回路207に入力された入力データDinに応じて、書き込み用電圧の印加を指示する信号を書き込み回路205へ出力する。また、通常読み出しモード時や、セル特性判定モード時には、制御回路209は、それぞれの動作を指示する信号を読み出し回路206に出力する。ワード線選択回路203は、アドレス信号入力回路208から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL1、WL2、WL3、のうち、選択されたワード線に書き込み回路205から供給される電圧を印加するとともに、選択されていないワード線には所定の非選択行印加電圧Vss~Vwl,またはVwhを印加するか、またはハイインピーダンスHi-Z状態にすることができる。また、同様に、ビット線選択回路204は、アドレス信号入力回路208から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL1、BL2、BL3、のうち、選択されたビット線に書き込み回路205から供給される電圧、または読み出し回路206から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧Vss~Vwl、またはVwh、またはVblを印加するか、またはハイインピーダンスHi-Z状態にすることができる。なお、ワード線選択回路203およびビット線選択回路204は、本発明におけるメモリ選択回路に相当する。書き込み回路205は、書き込みモード時に制御回路209から出力された書き込み信号を受け取り、ワード線選択回路203とビット線選択回路204とで選択されたメモリセルに対して、LR書き込み電圧Vwl、またはHR書き込み電圧Vwhを印加することで、メモリセルを低抵抗状態、または高抵抗状態にすることができる。図5に示す抵抗変化型不揮発性記憶装置200において、メモリセルM11を低抵抗状態にする場合は、BL1を基準にしてWL1に高い電位となるLR書き込み電圧Vwlを印加すると、抵抗変化素子R11は低抵抗状態に変化する。また、メモリセルM11を高抵抗状態にする場合は、WL1を基準にしてBL1に高い電位となるHR書き込み電圧Vwhを印加すると、抵抗変化素子R11は高抵抗状態に変化する。読み出し回路206は、読み出し動作時において、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線間に、読み出し電圧を印加し、メモリセルM11に流れるメモリセル電流をセンスアンプ300で判定することで、メモリセルM11に記憶されている状態を読み出すことができる。また、セル特性判定動作時においては、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線間に、セル特性判定クランプ電圧Vctを印加し、メモリセルM11に流れるメモリセル電流をセンスアンプ300で判定することで、メモリセルM11のセル特性を判定することができる。ここで、ビット線制御電圧発生回路500は、通常読み出しモード時、およびセル特性判定モード時のそれぞれのモードに応じて、ビット線選択回路204によって選択した選択ビット線の電位を設定するため、読み出しクランプ電圧Vcr>VFと、セル特性判定クランプ電圧Vct<VFを発生する。ビット線電圧切り替え回路400は、通常読み出しモード時には、ビット線制御電圧発生回路500から出力された読み出しクランプ電圧Vcrをセンスアンプ300に供給する。また、セル特性判定モード時には、ビット線制御電圧発生回路500から出力されたセル特性判定クランプ電圧Vctをセンスアンプ300に供給する。センスアンプ300は、ビット線電圧切り替え回路400から供給されたクランプ電圧VcrまたはVctによって、通常読み出しモード時、およびセル特性判定モード時に、ビット線の電位をそれぞれ所定の電位に設定する。また、ビット線選択回路204を介して読み出されたメモリセル電流からセル特性を判定し、その判定された結果を、データ信号入出力回路207を介して外部へ出力する。ビット線の電位の設定については、後述する。図6は、図5における読み出し回路206の構成の一例を示す回路図である。読み出し回路206は、センスアンプ300と、ビット線電圧切り替え回路400と、ビット線制御電圧発生回路500と、を備えている。センスアンプ300は、比較回路310と、カレントミラー回路320と、ビット線電圧制御トランジスタN1ビット線電圧制限回路とで構成されている。ここで、ビット線電圧制御トランジスタN1は、ビット線電圧制限回路の最も簡単な構成例である。カレントミラー回路320は、PMOSトランジスタP1と、PMOSトランジスタP2と、PMOSトランジスタP3と、定電流回路330とで構成されている。カレントミラー回路320のPMOSトランジスタP1と、PMOSトランジスタP2と、PMOSトランジスタP3のそれぞれのソース端子は電源に接続され、それぞれのゲート端子は互いに接続されるとともに、PMOSトランジスタP1のドレイン端子と、定電流回路330の一方の端子とに接続されている。定電流回路330のもう一方の端子は、接地電位に接続されている。PMOSトランジスタP2のドレイン端子は、比較回路310の一方の入力端子例えば、端子と、ビット線電圧制御トランジスタN1のドレイン端子入力端子に接続されている。PMOSトランジスタP3のドレイン端子は、ビット線制御電圧発生回路500に接続されている。ビット線電圧制御トランジスタN1のゲート端子制御端子は、ビット線電圧切り替え回路400の出力端子と接続され、ビット線電圧制御トランジスタN1のソース端子出力端子は、読み出し回路206の端子BLINを介して、ビット線選択回路204と接続されている。比較回路310のもう一方の端子例えば、-端子は、読み出し回路206の端子SAREFと接続され、比較回路310の出力端子は、読み出し回路206の端子SAOUTを介して、データ信号入出力回路207と接続され、外部にデータを出力する。ここで、PMOSトランジスタP1とPMOSトランジスタP2のそれぞれのサイズ比例えば、同一のゲート長の場合、ゲート幅比で決まるミラー比M2=P2/P1によって、定電流回路330に流れる基準電流Irefが増幅または減衰されて、PMOSトランジスタP2の負荷電流Ild2=Iref×M2が決まる。また、PMOSトランジスタP1とPMOSトランジスタP3のそれぞれのサイズ比で決まるミラー比M3=P3/P1によって、定電流回路330に流れる基準電流Irefが増幅または減衰されて、PMOSトランジスタP3の負荷電流Ild3=Iref×M3が決まる。PMOSトランジスタP2とPMOSトランジスタP3を同じサイズにすることで、負荷電流は同じ電流値Ild2=Ild3に設定することができる。一方、ビット線電圧制御トランジスタN1ビット線電圧制限回路のゲート端子制御端子には、ビット線電圧切り替え回路400から出力されるクランプ電圧VcrまたはVctが印加されるため、ビット線電圧制御トランジスタN1のソース端子出力端子、BLINに接続には、ビット線電圧切り替え回路400から出力されるクランプ電圧VcrまたはVctからビット線電圧制御トランジスタN1の閾値電圧Vtn分が降下した電圧が印加され、ビット線選択回路204を介して、選択されたビット線に印加される。ビット線電圧制限回路は、上記のようにビット線に印加される電圧を制限する特性を有する回路であれば、他の構成でもよい。また、ビット線電圧制御トランジスタN1のドレイン端子入力端子、SAINに接続の電位は、比較回路310の端子に印加され、比較回路310の-端子には、端子SAREFから基準電圧Vrefが印加されている。比較回路310は、-端子に印加された基準電圧Vrefと端子に印加された端子SAINの電位を比較する。比較回路310は、出力端子に、端子SAINの電位のほうが端子SAREFの電位よりも低ければL電位を出力し、端子SAINの電位のほうが端子SAREFの電位よりも高ければH電位を出力することで、メモリセル30の状態を、データ信号入出力回路207を介して外部に出力する。つまり、メモリセル30に流れる電流が大きければ、端子SAINの電位はH電位からL電位へと早く変移し、メモリセル30に流れる電流が小さければ、端子SAINの電位はH電位からL電位へと遅く変移するか、またはH電位のまま維持される。そして、所定の出力センスタイミングで端子SAINと端子SAREFの電位を比較回路310で比較すると、端子SAINの電位のほうが低ければ、出力端子SAOUTにL電位を出力し、メモリセル30に流れる電流が小さいと判定する。また、同様に端子SAINの電位のほうが高ければ、出力端子SAOUTにH電位を出力し、メモリセル30に流れる電流が大きいと判定する。なお、図6には示していないが、端子SAREFから印加される基準電圧Vrefは、抵抗変化型不揮発性記憶装置200内部で発生させても良いし、または、外部端子から印加しても構わない。ビット線電圧制御トランジスタN1のゲート端子に印加される電圧は、ビット線制御電圧発生回路500で生成される。ビット線制御電圧発生回路500は、リファレンス電流制御素子RD10と、NMOSトランジスタN10と、リファレンス抵抗変化素子RE10とで構成されている。リファレンス電流制御素子RD10の一方の端子は、カレントミラー回路320のPMOSトランジスタP3のドレイン端子と接続されるとともに、ビット線制御電圧発生回路500の出力端子OUT1と接続され、読み出しクランプ電圧Vcrを出力端子より出力する。リファレンス電流制御素子RD10のもう一方の端子は、NMOSトランジスタN10のドレイン端子とゲート端子に接続されるとともに、出力端子OUT2と接続され、セル特性判定クランプ電圧Vctを出力端子より出力する。NMOSトランジスタN10のソース端子は、リファレンス抵抗変化素子RE10の一方の端子と接続され、リファレンス抵抗変化素子RE10のもう一方の端子は、接地されている。ここで、リファレンス電流制御素子RD10、および、リファレンス抵抗変化素子RE10は、メモリセルアレイ202に含まれる電流制御素子D11、D12、D13、や抵抗変化素子R11、R12、R13、と同じ素子で構成される。ここでは明記していないが、リファレンス抵抗変化素子RE10は、メモリセルアレイ202に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができ、少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子RE10の抵抗値は、メモリセルアレイ202の平均的な高抵抗状態の抵抗値に設定することが望ましい。ビット線制御電圧発生回路500の出力端子OUT1から出力される読み出しクランプ電圧Vcr、および出力端子OUT2から出力されるセル特性判定クランプ電圧Vctは、リファレンス抵抗変化素子RE10に印加される電圧をVre抵抗変化素子R11、R12、R13、とほぼ同じ印加電圧、NMOSトランジスタN10の閾値電圧をVtnNMOSトランジスタN1とほぼ同じ閾値電圧、リファレンス電流制御素子RD10の閾値電圧をVF電流制御素子D11、D12、D13、とほぼ同じ閾値電圧とすると、それぞれ、式1、式2で表される。Vcr=VreVtnVF式1Vct=VreVtn式2NMOSトランジスタN10は、センスアンプ300のビット線電圧制御トランジスタN1と同一のトランジスタサイズで構成され、センスアンプ300のPMOSトランジスタP3はPMOSトランジスタP2と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタN1とPMOSトランジスタP2のサイズ比を保って、NMOSトランジスタN10とPMOSトランジスタP3を縮小したサイズで構成してもよい。このような構成にすることで、擬似的に出力端子OUT1から読み出し回路206の端子BLINの電圧即ち、メモリセルを読み出し動作するときのビット線電圧よりビット線電圧制御トランジスタN1の閾値電圧Vtn分高い電圧が出力される。また、出力端子OUT2から、出力端子OUT1よりリファレンス電流制御素子RD10の閾値電圧VF分低い電圧が出力される。なお、出力端子OUT1および出力端子OUT2から出力される電圧が、それぞれ本実施の形態における第1出力および第2出力に相当する。ビット線電圧切り替え回路400は、スイッチSW1とSW2とで構成されている。ビット線電圧切り替え回路400のスイッチSW1の一方の端子は、ビット線制御電圧発生回路500の出力端子OUT1と接続され、スイッチSW2の一方の端子は、ビット線制御電圧発生回路500の出力端子OUT2と接続されている。スイッチSW1とスイッチSW2のそれぞれのもう一方の端子は、互いに接続され、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子に接続されている。ビット線電圧切り替え回路400は、センスアンプ300の通常読み出しモード時には、SW1をオン状態、SW2をオフ状態にすることで、ビット線制御電圧発生回路500の出力端子OUT1の読み出しクランプ電圧VcrをトランジスタN1のゲート端子に出力する。また、セル特性判定モード時には、SW1をオフ状態、SW2をオン状態にすることで、ビット線制御電圧発生回路500の出力端子OUT2のセル特性判定クランプ電圧VctをトランジスタN1のゲート端子に出力する。以上の構成によって、選択されたビット線に印加される電圧は、ビット線電圧制御トランジスタN1のゲート端子に印加される電圧からトランジスタN1の閾値電圧Vtn分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Vblrと、セル特性判定モード時にビット線に印加されるビット線電圧Vbltは、それぞれ、式3、式4で表すことができる。Vblr≦VreVF式3Vblt≦Vre式4次に、通常読み出しモード時とセル特性判定モードのそれぞれの場合で、式3および式4の電圧がビット線に印加されたときのメモリアレイ中のメモリセル動作について説明する。図7は、メモリセルアレイ202における電流パスを説明するための回路図である。説明を簡素化するために、前述した図5のメモリセルアレイ202を3×3に配置した場合の回路図で、メモリセルM22を選択する場合についての一例を示している。また、図8は、図7の等価回路図である。通常読み出しモードにおいて、メモリセルM22の抵抗状態を読み出すために、まず、メモリセルM22を選択する。メモリセルM22を選択するには、ワード線選択回路203で選択されたワード線WL2にVss電位を与え、ビット線選択回路204で選択されたビット線BL2に、式3に示すビット線電圧Vblrを印加し、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3は、ハイインピーダンス状態Hi-Zにする。本実施の形態では、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3を、ハイインピーダンス状態にしているが、選択ビット線BL2と選択ワード線WL2間に印加される電圧以下の電圧値に設定しても構わない。図8に示すように、メモリセルM22を選択した場合、メモリセルM11、M12、M13、M21、M23、M31、M32、M33は、3段の直列接続されたメモリセルがメモリセルM22に対して並列に接続されているのと等価に表される。つまり、図7に示した1D1R型クロスポイント構造のメモリセルアレイでは、図8に示すように、非選択メモリセルアレイ中のリーク電流パスは、等価的に3段の直列接続になっている。図8に示した非選択メモリセルアレイでは、以下の1~4の4つのパスがある。1M12→M11→M212M12→M13→M233M32→M31→M214M32→M33→M23図8の等価回路に示されるように、クロスポイントアレイにおいては、選択ビット線に流れる選択ビット線電流Iblは、選択されたメモリセルM22に流れる選択メモリセル電流Iselと、非選択メモリセルアレイに流れる非選択メモリセル電流Inselの和になる。ここで、メモリセルM22には、選択ビット線BL2と選択ワード線WL2の間に与えられた電圧が印加され、メモリセルM22の抵抗状態に応じて選択メモリセル電流Iselが流れる。一方、非選択メモリセルアレイには、選択ビット線BL2と選択ワード線WL2間に与えられた電圧が印加されるが、いずれの組み合わせをとっても等価的に3段の直列接続になっているため、選択ビット線BL2に印加されたビット線電圧Vblrは、非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33のそれぞれのインピーダンスに従って分圧されて印加される。そのため、非選択メモリセルアレイ中の非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33が正常なメモリセルの場合、それぞれの電流制御素子には閾値電圧VF以下の電圧しか印加されないため、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイには非選択メモリセル電流Inselはほとんど流れない。つまり、選択ビット線電流Iblは、選択メモリセル電流Iselとほとんど同じになり、選択されたメモリセルM22の抵抗状態を読み出すことができる。選択されたメモリセルM22が正常なメモリセルの場合、式3に示すビット線電圧VblrがメモリセルM22に印加されると、電流制御素子D22には閾値電圧VFを超える電圧が印加されるため、電流制御素子D22はオン状態になる。これにより、抵抗変化素子R22には、選択ビット線電流Iblが流れる。選択ビット線電流Iblは、抵抗変化素子R22の抵抗状態高抵抗状態または低抵抗状態により異なる電流値となるので、選択ビット線電流Iblの電流値を読み出し回路206で判定することで、メモリセルM22が高抵抗状態か、低抵抗状態かを読み出すことができる。一方、選択されたメモリセルM22の電流制御素子D22が破壊されているような場合、電流制御素子D22は導通状態とみなせる状態になり、ビット線電圧Vblrは全て抵抗変化素子R22に印加される。そのため、上記した選択ビット線電流Iblは、メモリセルM22が低抵抗状態でも高抵抗状態でも、正常なメモリセルの場合に流れるメモリセル電流以上の電流が流れる。したがって、メモリセルの抵抗状態を読み出すことができない。そこで、セル特性判定モードにより電流制御素子D22が破壊されているかどうかを検出する必要がある。電流制御素子が破壊されているかどうかを検出するセル特性判定モードにおいて、メモリセルM22を選択するには、ワード線選択回路203で選択されたワード線WL2にVss電位を与え、ビット線選択回路204で選択されたビット線BL2に、式4に示すビット線電圧Vbltを印加し、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3は、ハイインピーダンス状態にする。つまり、ビット線BL2に、通常読み出しモードにおけるビット線電圧Vblrよりも、リファレンス電流制御素子RD10の閾値電圧VF電流制御素子D22とほぼ同じ閾値電圧だけ低いビット線電圧Vbltを印加する。なお、本実施の形態では、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3を、ハイインピーダンス状態にしているが、これに限らず、選択ビット線BL2と選択ワード線WL2間に印加される電圧以下の電圧値に設定しても構わない。通常読み出しモードと同様に、選択ビット線に流れる選択ビット線電流Ibl’は、選択されたメモリセルM22に流れる選択メモリセル電流Isel’と、非選択メモリセルアレイに流れる非選択メモリセル電流Insel’の和になる。ここで、メモリセルM22には、選択ビット線BL2と選択ワード線WL2間に与えられた電圧が印加され、メモリセルM22のセル特性状態に応じて選択メモリセル電流Isel’が流れる。一方、非選択メモリセルアレイには、選択ビット線BL2と選択ワード線WL2間に与えられた電圧が印加されるが、いずれの組み合わせをとっても等価的に3段の直列接続になっているため、選択ビット線BL2に印加されたビット線電圧Vbltは、非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33のそれぞれのインピーダンスに従って分圧されて印加される。そのため、非選択メモリセルアレイ中の非選択メモリセルM11、M12、M13、M21、M23、M31、M32、M33が正常なメモリセルの場合、それぞれの電流制御素子には閾値電圧VF以下の電圧しか印加されないため、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイには非選択メモリセル電流Insel’はほとんど流れない。つまり、選択ビット線電流Ibl’は、選択メモリセル電流Isel’とほとんど同じになり、選択されたメモリセルM22のセル特性状態を読み出すことができる。ここで、選択されたメモリセルM22が正常なメモリセルの場合は、式4に示すビット線電圧VbltがメモリセルM22に印加されると、電流制御素子D22には閾値電圧VF以下の電圧が印加されるため、電流制御素子D22はオフ状態になる。これにより、抵抗変化素子R22の抵抗状態に関わらず選択ビット線電流Ibl’はほとんど電流が流れない。一方、メモリセルM22の電流制御素子D22が破壊されている場合、電流制御素子D22は導通状態とみなせる状態になり、ビット線電圧Vbltは全て抵抗変化素子R22に印加される。ここで、抵抗変化素子R22が低抵抗状態の時は、抵抗変化素子R22には選択ビット線電流Ibl’が流れるため、読み出し回路206で判定することで、メモリセルM22が破壊されていることを検出することができる。ここで、読み出し回路206は、抵抗変化素子R22に、例えば、低抵抗状態の正常な電流制御素子の最大オフ電流、つまり、低抵抗状態の正常な電流制御素子に閾値電圧を印加したときであって電流制御素子をオフ状態とみなせる場合の、電流制御素子に流れる電流の最大値以上の電流が流れる場合を、メモリセルM22が破壊されていると判定することとしてもよい。ところが、抵抗変化素子R22が高抵抗状態の時は、抵抗変化素子R22には選択ビット線電流Ibl’が流れないために、メモリセルM22が破壊されているかどうかは判定できない。つまり、双方向型の電流制御素子を用いた本実施の形態における抵抗変化型不揮発性記憶装置200において、セル特性判定モードでは、少なくとも、選択メモリセルの抵抗変化素子が低抵抗状態の場合は、選択メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができ、不良アドレスの特定をすることができる。また、選択メモリセルの抵抗変化素子が高抵抗状態の場合は、選択メモリセルの電流制御素子の状態を正しく判定することはできないが、選択メモリセルの抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、選択メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。また、上記した1~4のいずれの電流パスにおいても、3段のメモリセルが直列に接続されているため、非選択メモリセルアレイ中のリーク電流パス経路中の少なくとも2ビット以下のメモリセルが破壊されていても、残り1ビットが正常であれば非選択メモリセルアレイ電流Inselは流れないため、選択メモリセルM22の電流を判定することで、不良アドレスの特定をすることができる。また、例えば、M12、M11、M23のように2ビットを超える不良セルが存在しても、1~4のリーク電流パス上にいずれも2ビット以下の不良セルしかないため非選択メモリセルアレイ電流Inselは流れず、同様に不良アドレスの特定をすることができる。また、同じリーク電流パス上の3ビット全てが不良セルのような場合は、メモリセルアレイ中の大部分のメモリセルも同様の不良を持っている場合であり、解析等で容易に不良メモリセルを見つけることは可能である。図9は、通常読み出しモード時とセル特性判定モード時における各設定状態と読み出し回路206の端子SAOUTの状態を表した表モード別真理値表である。図9において、Lは、本実施の形態における第1の論理出力であり、メモリセルの抵抗状態が低抵抗状態のときにセンスアンプ300がL電位を出力することを示している。また、Hは、本実施の形態における第2の論理出力であり、メモリセルの抵抗状態が高抵抗状態のときにセンスアンプ300の出力がH電位を出力することを示している。通常読み出しモード時においては、図9に示すように、ビット線電圧切り替え回路400のSW1はオン状態、SW2はオフ状態になっているため、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子ノードCLMPには、読み出しクランプ電圧Vcr=VreVtnVFが印加されている。そのため、ビット線選択回路204を介して端子BLINと接続されている選択ビット線BLの電圧は、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子の読み出しクランプ電圧Vcrから、ビット線電圧制御トランジスタN1の閾値電圧Vtn分降下したVreVF以下の電圧に設定される。ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオン状態になり、メモリセルの抵抗変化素子の抵抗状態によって、メモリセルに流れるメモリセル電流が決まる。このメモリセル電流によって、ビット線BL、およびビット線選択回路204を介して、読み出し回路206のセンスアンプ300の端子SAINの電位がH電位からL電位へと変移する。ここで、メモリセルの抵抗変化素子が低抵抗状態であれば、メモリセル電流が大きくなり、端子SAINの電位は早くL電位へと変移し、メモリセルの抵抗変化素子が高抵抗状態であれば、メモリセル電流が小さくなり、端子SAINの電位は遅くL電位へと変移するか、もしくはH電位のまま維持される。そのため、所定の出力タイミングで端子SAINと端子SAREFの電位を比較回路310で比較すると、端子SAINの電位のほうが低ければ、出力端子SAOUTにL電位を出力し、メモリセルに流れる電流が小さいと判定し、端子SAINの電位のほうが高ければ、出力端子SAOUTにH電位を出力し、メモリセルに流れる電流が大きいと判定する。つまり、センスアンプ300がL電位を出力すれば、メモリセルの状態は低抵抗状態を示し、センスアンプ300の出力がH電位を出力すれば、メモリセルの状態は高抵抗状態を示す。一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ300の出力はL電位になり、メモリセルの状態は低抵抗状態を示すが、抵抗変化素子が高抵抗状態の場合、センスアンプ300の出力は、L電位、またはH電位になるため、メモリセルの抵抗状態を正確に判別することができない。以上のように、通常読み出しモードにおいては、メモリセルが正常なセルの時は、センスアンプ300の出力電位によって、メモリセルの抵抗状態を判定することができる。メモリセルの電流制御素子が破壊されたセルの時は、メモリセルの抵抗状態を判定することができない。また、セル特性判定モード時においては、図9に示すように、ビット線電圧切り替え回路400のSW1はオフ状態、SW2はオン状態になっているため、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子ノードCLMPには、セル特性判定クランプ電圧Vct=VreVtnが印加されている。そのため、ビット線選択回路204を介して端子BLINと接続されている選択ビット線BLの電圧は、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子のセル特性判定クランプ電圧Vctから、ビット線電圧制御トランジスタN1の閾値電圧Vtn分降下したVre以下の電圧に設定される。ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオフ状態になるため、メモリセルの抵抗変化素子の抵抗状態に関わらず、メモリセルに流れるメモリセル電流はほとんど流れない。このメモリセル電流を、ビット線BL、およびビット線選択回路204を介して、読み出し回路206のセンスアンプ300で判定すると、センスアンプ300の出力は、抵抗変化素子の抵抗状態に関わらずH電位を出力する。一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ300の出力は、L電位になり、電流制御素子が破壊されていることを判定することができるが、抵抗変化素子が高抵抗状態の場合、センスアンプ300の出力は、抵抗変化素子の抵抗値によって、L電位、またはH電位になるため、メモリセルのセル特性状態を正確に判別することができない。また、メモリセルの抵抗変化素子が高抵抗状態の場合は、あらかじめ抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。あらかじめ抵抗変化素子を低抵抗状態にした場合に、電流制御素子に所定値以上の電流が流れないならば、電流制御素子が正常であると明確に判断することが可能である。抵抗変化素子を低抵抗状態にするには、書き込み回路205により、BL1を基準にしてWL1に高い電位となるLR書き込み電圧Vwlを印加すると、抵抗変化素子R11は低抵抗状態に変化する。以上のように、セル特性判定モードにおいては、少なくとも、メモリセルの抵抗変化素子が低抵抗状態の場合は、メモリセルの電流制御素子の状態を判定することができる。つまり、抵抗変化素子が低抵抗状態でありかつ電流制御素子に所定値以上の電流が流れるならば、メモリセルの電流制御素子が短絡異常を有していると判定することができる。なお、所定値とは、上記した最大オフ電流の値としてもよい。また、メモリセルの抵抗変化素子が高抵抗状態の場合は、メモリセルの電流制御素子の状態を正確に判定することができないが、抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。破壊状態である電流制御素子を有すると判定されたメモリセルは、使用しないこととするか、または、所定のリペア処理等を行うこととしてもよい。次に、セル特性判定モード時の判定フローの一例について説明する。図10aは、メモリセルの抵抗変化素子の状態に依存しないセル特性判定モード時の判定フローの一例である。初めに、読み出し回路206をセル特性判定モードに設定するとステップS101、ビット線電圧切り替え回路400のSW1はオフ状態になり、SW2はオン状態になる。これにより、ビット線制御電圧発生回路500の出力端子OUT2が選択され、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子には、セル特性判定クランプ電圧Vctが印加される。次に、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも一つのメモリセルを選択するステップS102。また、その選択されたメモリセルに対して読み出し動作を行うステップS103。そして、センスアンプ300の端子SAOUTに出力される電圧を判定しステップS104、L電位であればメモリセルの電流制御素子が破壊されたセルとして判定するステップS105。H電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をするステップS106。そして、全メモリセル領域を判定ステップS107した後、セル特性判定モードを終了する。つまり、図10aのセル特性判定モード時の判定フローでは、センスアンプ300の端子SAOUTにL電位が出力されれば、メモリセルの電流制御素子が破壊されていると判定できる。図10bは、メモリセルの抵抗変化素子の状態を最初に低抵抗状態に設定した後の、セル特性判定モード時の判定フローの一例である。初めに、セル特性判定の対象となるメモリセルを低抵抗状態に設定しステップS200、その後、読み出し回路206をセル特性判定モードに設定するとステップS201、ビット線電圧切り替え回路400のSW1はオフ状態になり、SW2はオン状態になる。これにより、ビット線制御電圧発生回路500の出力端子OUT2が選択され、センスアンプ300のビット線電圧制御トランジスタN1のゲート端子には、セル特性判定クランプ電圧Vctが印加される。次に、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも一つのメモリセルを選択するステップS202。また、その選択されたメモリセルに対して前述したセル特性判定動作セル特性の読み出し動作を行うステップS203。そして、センスアンプ300の端子SAOUTに出力される電圧を判定しステップS204、L電位であればメモリセルの電流制御素子が破壊されたセルとして判定するステップS205。H電位であれば正常セルとして判定するステップS206。そして、全メモリセル領域を判定ステップS207した後、セル特性判定モードを終了する。つまり、図10bのセル特性判定モード時の判定フローでは、あらかじめメモリセルの抵抗変化素子の状態を低抵抗状態に設定することで、メモリセルの電流制御素子が破壊されているかどうかを正確に判定することができる。第1の実施の形態の変形例図11a~図11cは、本発明の第1の実施の形態における不揮発性記憶装置の読み出し回路206のビット線制御電圧発生回路500の変形例を示す回路図である。図11aに示すビット線制御電圧発生回路501は、図6のビット線制御電圧発生回路500のリファレンス抵抗変化素子RE10を、固定抵抗素子RR21に変更した例である。固定抵抗素子RR21の抵抗値は、リファレンス抵抗変化素子RE10が低抵抗状態から高抵抗状態までの抵抗値のいずれかに設定される。本変形例では、固定抵抗素子は1つだけしか記載していないが、複数個備えてスイッチでそれぞれ独立に切り替えても構わない。リファレンス抵抗変化素子RE10を固定抵抗素子RR21に変更することで、リファレンス抵抗変化素子RE10の抵抗値を事前に設定する必要がないため、ビット線制御電圧発生回路501では、OUT1およびOUT2に出力される読み出しクランプ電圧Vcrおよびセル特性判定クランプ電圧Vctを容易に生成することができる。また、抵抗値のばらつきが小さい固定抵抗素子RR21を使用することで、読み出しクランプ電圧Vcrおよびセル特性判定クランプ電圧Vctのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。図11bに示すビット線制御電圧発生回路502は、図6のビット線制御電圧発生回路500のリファレンス抵抗変化素子RE10を、固定抵抗素子RR22に変更し、ビット線制御電圧発生回路500のリファレンス電流制御素子RD11を固定抵抗素子RR12に変更した例である。固定抵抗素子RR22の抵抗値は、リファレンス抵抗変化素子RE10が低抵抗状態から高抵抗状態までの抵抗値のいずれかに設定され、固定抵抗素子RR12の抵抗値は、リファレンス電流制御素子RD11の閾値電圧VFに相当する電圧が、固定抵抗素子RR12の両端に印加されるような抵抗値に設定される。抵抗値のばらつきが小さい固定抵抗素子RR22を使用することで、読み出しクランプ電圧Vcrおよびセル特性判定クランプ電圧Vctのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。図11cに示すビット線制御電圧発生回路503は、図6のビット線制御電圧発生回路500のリファレンス抵抗変化素子RE10とNMOSトランジスタN10を固定抵抗素子RR23に変更し、ビット線制御電圧発生回路500のリファレンス電流制御素子RD10を固定抵抗素子RR13にした例である。固定抵抗素子RR23の抵抗値は、NMOSトランジスタの閾値電圧Vtnとリファレンス抵抗変化素子RE10に印加される電圧に相当する電圧が固定抵抗素子RR23に印加されるように設定される。また、固定抵抗素子RR13の抵抗値は、リファレンス電流制御素子RD11の閾値電圧VFに相当する電圧が、固定抵抗素子RR13の両端に印加されるような抵抗値に設定される。抵抗値のばらつきが小さい固定抵抗素子RR13を使用することで、読み出しクランプ電圧Vcrおよびセル特性判定クランプ電圧Vctのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。以上の図11a~図11cは、第1の実施の形態におけるビット線制御電圧発生回路500の変形例であるが、いずれも出力端子OUT1には、電流制御素子の閾値電圧を超える電圧が出力され、出力端子OUT2には、メモリセルの電流制御素子の閾値電圧以下の電圧が出力されるような回路構成であれば構わない。また、リファレンス固定抵抗素子は、抵抗変化素子でも構わない。第2の実施の形態次に、本発明の第2の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。図12は、本実施の形態における読み出し回路206の構成の一例を示す回路図である。以降の図の説明において、今までの図と同じ構成要素については同じ符号を用い、説明を省略する。図12に示す読み出し回路206は、センスアンプ301と、ビット線電圧切り替え回路400と、ビット線制御電圧発生回路504から構成されている。センスアンプ301は、比較回路310と、カレントミラー回路321と、ビット線電圧制御トランジスタN1ビット線電圧制限回路とで構成されている。カレントミラー回路321は、PMOSトランジスタP1と、PMOSトランジスタP2と、PMOSトランジスタP3と、PMOSトランジスタP4と、定電流回路330とで構成されている。カレントミラー回路321のPMOSトランジスタP1と、PMOSトランジスタP2と、PMOSトランジスタP3と、PMOSトランジスタP4のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、PMOSトランジスタP1のドレイン端子と、定電流回路330の一方の端子とに接続されている。定電流回路330のもう一方の端子は、接地されている。PMOSトランジスタP2のドレイン端子は、比較回路310の一方の入力端子例えば、端子と、ビット線電圧制御トランジスタN1のドレイン端子に接続されている。PMOSトランジスタP3のドレイン端子と、PMOSトランジスタP4のドレイン端子は、それぞれ、ビット線制御電圧発生回路504に接続されている。ビット線電圧制御トランジスタN1のゲート端子は、ビット線電圧切り替え回路400の出力端子と接続され、ビット線電圧制御トランジスタN1のソース端子は、読み出し回路206の端子BLINを介して、ビット線選択回路204と接続されている。比較回路310のもう一方の端子例えば、-端子は、読み出し回路206の端子SAREFと接続され、比較回路310の出力端子は、読み出し回路206の端子SAOUTを介して、データ信号入出力回路207と接続され、外部にデータを出力する。ここで、PMOSトランジスタP1とPMOSトランジスタP2のそれぞれのサイズ比で決まるミラー比M2=P2/P1によって、定電流回路330に流れる基準電流Irefが増幅または減衰されて、PMOSトランジスタP2の負荷電流Ild2=Iref×M2が決まる。また、PMOSトランジスタP1とPMOSトランジスタP3のそれぞれのサイズ比で決まるミラー比M3=P3/P1によって、定電流回路330に流れる基準電流Irefが増幅または減衰されて、PMOSトランジスタP3の負荷電流Ild3=Iref×M3が決まる。同様に、PMOSトランジスタP1とPMOSトランジスタP4のそれぞれのサイズ比で決まるミラー比M4=P4/P1によって、定電流回路330に流れる基準電流Irefが増幅または減衰されて、PMOSトランジスタP4の負荷電流Ild4=Iref×M4が決まる。PMOSトランジスタP2とPMOSトランジスタP3とPMOSトランジスタP4を同じサイズにすることで、負荷電流は同じ電流値Ild2=Ild3=Ild4に設定することができる。ビット線電圧制御トランジスタN1のゲート端子に印加される電圧は、ビット線制御電圧発生回路504で生成される。ビット線制御電圧発生回路504は、読み出しクランプ電圧Vcrを発生する読み出しクランプ電圧発生回路510と、セル特性判定クランプ電圧Vctを発生するセル特性判定クランプ電圧発生回路520から構成されている。読み出しクランプ電圧発生回路510は、NMOSトランジスタN14と、リファレンスメモリセルRM14とで構成されている。リファレンスメモリセルRM14は、リファレンス抵抗変化素子RE14とリファレンス電流制御素子RD14とが直列接続されて構成されている。ここで、NMOSトランジスタN14のドレイン端子とゲート端子は、カレントミラー回路321のPMOSトランジスタP3のドレイン端子と接続されるとともに、ビット線制御電圧発生回路504の出力端子OUT1と接続され、読み出しクランプ電圧Vcrを出力端子OUT1より出力する。NMOSトランジスタN14のソース端子は、リファレンスメモリセルRM14のリファレンス抵抗変化素子RE14の一方の端子と接続され、リファレンス抵抗変化素子RE14のもう一方の端子は、リファレンス電流制御素子RD14の一方の端子と接続され、リファレンス電流制御素子RD14のもう一方の端子は、接地されている。また、セル特性判定クランプ電圧発生回路520は、NMOSトランジスタN24と、リファレンス固定抵抗素子RR24とで構成されている。NMOSトランジスタN24のドレイン端子とゲート端子は、カレントミラー回路321のPMOSトランジスタP4のドレイン端子と接続されるとともに、ビット線制御電圧発生回路504の出力端子OUT2と接続され、セル特性判定クランプ電圧Vctを出力端子OUT2より出力する。NMOSトランジスタN24のソース端子は、リファレンス固定抵抗素子RR24の一方の端子と接続され、リファレンス固定抵抗素子RR24のもう一方の端子は接地されている。ここで、リファレンスメモリセルRM14のリファレンス電流制御素子RD14、および、リファレンス抵抗変化素子RE14は、メモリセルアレイ202に含まれる電流制御素子D11、D12、D13、や抵抗変化素子R11、R12、R13、と同じ素子で構成されている。また、リファレンス固定抵抗素子RR24は、メモリセルアレイ202に含まれる抵抗変化素子R11、R12、R13、の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子RR24は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子RE14は、メモリセルアレイ202に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子RE10、およびリファレンス固定抵抗素子RR24の抵抗値は、メモリセルアレイ202の平均的な高抵抗状態の抵抗値に設定することが望ましい。以上の構成により、リファレンスメモリセルRM14は、メモリセルアレイ202に含まれるメモリセルM11、M12、M13、と同じ構成で実現することができるため、より高精度にメモリセルの状態を検出することができ、また、抵抗値のばらつきが小さい固定抵抗素子RR24を使用することで、読み出しクランプ電圧Vcrおよびセル特性判定クランプ電圧Vctのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。第3の実施の形態次に、本発明の第3の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。図13は、本実施の形態における読み出し回路206の構成の一例を示す回路図であり、図12のセル特性判定クランプ電圧発生回路520を少なくとも2つ含む構成である。また、本実施の形態では、2つのセル特性判定クランプ電圧発生回路で構成されている場合について説明をするが、3つ以上のセル特性判定クランプ電圧発生回路で構成しても構わない。図13に示す読み出し回路206は、センスアンプ302と、ビット線電圧切り替え回路401と、ビット線制御電圧発生回路505から構成されている。センスアンプ302は、比較回路310と、カレントミラー回路322と、ビット線電圧制御トランジスタN1ビット線電圧制限回路とで構成されている。カレントミラー回路322は、PMOSトランジスタP1と、PMOSトランジスタP2と、PMOSトランジスタP3と、PMOSトランジスタP4と、PMOSトランジスタP5と、定電流回路330とで構成されている。カレントミラー回路322のPMOSトランジスタP1と、PMOSトランジスタP2と、PMOSトランジスタP3と、PMOSトランジスタP4と、PMOSトランジスタP5のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、PMOSトランジスタP1のドレイン端子と定電流回路330の一方の端子とに接続されている。定電流回路330のもう一方の端子は、接地されている。PMOSトランジスタP2のドレイン端子は、比較回路310の一方の入力端子例えば、端子と、ビット線電圧制御トランジスタN1のドレイン端子に接続されている。PMOSトランジスタP3のドレイン端子と、PMOSトランジスタP4のドレイン端子と、PMOSトランジスタP5のドレイン端子は、それぞれ、ビット線制御電圧発生回路505に接続されている。ビット線電圧制御トランジスタN1のゲート端子は、ビット線電圧切り替え回路401の出力端子と接続され、ビット線電圧制御トランジスタN1のソース端子は、読み出し回路206の端子BLINを介して、ビット線選択回路204と接続されている。比較回路310のもう一方の端子例えば、-端子は、読み出し回路206の端子SAREFと接続され、比較回路310の出力端子は、読み出し回路206の端子SAOUTを介して、データ信号入出力回路207と接続され、外部にデータを出力する。ここで、PMOSトランジスタP1とPMOSトランジスタP2のそれぞれのサイズ比で決まるミラー比M2=P2/P1によって、定電流回路330に流れる基準電流Irefが増幅または減衰されて、PMOSトランジスタP2の負荷電流Ild2=Iref×M2が決まる。また、PMOSトランジスタP1とPMOSトランジスタP3のそれぞれのサイズ比で決まるミラー比M3=P3/P1によって、定電流回路330に流れる基準電流Irefが増幅または減衰されて、PMOSトランジスタP3の負荷電流Ild3=Iref×M3が決まる。同様に、PMOSトランジスタP4、PMOSトランジスタP5からそれぞれ負荷電流Ild4、Ild5が決まる。PMOSトランジスタP2とPMOSトランジスタP3とPMOSトランジスタP4と、PMOSトランジスタP5を同じサイズにすることで、負荷電流は同じ電流値Ild2=Ild3=Ild4=Ild5に設定することができる。ビット線電圧制御トランジスタN1のゲート端子に印加される電圧は、ビット線制御電圧発生回路505で生成される。ビット線制御電圧発生回路505は、読み出しクランプ電圧Vcrを発生する読み出しクランプ電圧発生回路510と、第1のセル特性判定クランプ電圧Vct1を発生するセル特性判定クランプ電圧発生回路521と、第2のセル特性判定クランプ電圧Vct2を発生するセル特性判定クランプ電圧発生回路522から構成されている。読み出しクランプ電圧発生回路510は、NMOSトランジスタN14と、リファレンスメモリセルRM14とで構成されている。リファレンスメモリセルRM14は、リファレンス抵抗変化素子RE14とリファレンス電流制御素子RD14とが直列接続されて構成されている。ここで、NMOSトランジスタN14のドレイン端子とゲート端子は、カレントミラー回路322のPMOSトランジスタP3のドレイン端子と接続されるとともに、ビット線制御電圧発生回路505の出力端子OUT1と接続され、読み出しクランプ電圧Vcrを出力端子OUT1より出力する。NMOSトランジスタN14のソース端子は、リファレンスメモリセルRM14のリファレンス抵抗変化素子RE14の一方の端子と接続され、リファレンス抵抗変化素子RE14のもう一方の端子は、リファレンス電流制御素子RD14の一方の端子と接続され、リファレンス電流制御素子RD14のもう一方の端子は、接地されている。また、セル特性判定クランプ電圧発生回路521は、NMOSトランジスタN25と、リファレンス固定抵抗素子RR25とで構成されている。NMOSトランジスタN25のドレイン端子とゲート端子は、カレントミラー回路322のPMOSトランジスタP4のドレイン端子と接続されるとともに、ビット線制御電圧発生回路505の出力端子OUT2と接続され、第1のセル特性判定クランプ電圧Vct1を出力端子OUT2より出力する。NMOSトランジスタN25のソース端子は、リファレンス固定抵抗素子RR25の一方の端子と接続され、リファレンス固定抵抗素子RR25のもう一方の端子は接地されている。同様に、セル特性判定クランプ電圧発生回路522は、NMOSトランジスタN26と、リファレンス固定抵抗素子RR26とで構成されている。NMOSトランジスタN26のドレイン端子とゲート端子は、カレントミラー回路322のPMOSトランジスタP5のドレイン端子と接続されるとともに、ビット線制御電圧発生回路505の出力端子OUT3と接続され、第2のセル特性判定クランプ電圧Vct2を出力端子OUT3より出力する。NMOSトランジスタN26のソース端子は、リファレンス固定抵抗素子RR26の一方の端子と接続され、リファレンス固定抵抗素子RR26のもう一方の端子は接地されている。ここで、リファレンスメモリセルRM14のリファレンス電流制御素子RD14、および、リファレンス抵抗変化素子RE14は、メモリセルアレイ202に含まれる電流制御素子D11、D12、D13、や抵抗変化素子R11、R12、R13、と同じ素子で構成されている。また、リファレンス固定抵抗素子RR25、RR26は、メモリセルアレイ202に含まれる抵抗変化素子R11、R12、R13、の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子RR25、RR26は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子RE14は、メモリセルアレイ202に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子RE14、およびリファレンス固定抵抗素子RR25、RR26の抵抗値は、メモリセルアレイ202の平均的な高抵抗状態の抵抗値に設定することが望ましい。ビット線制御電圧発生回路500の出力端子OUT1から出力される読み出しクランプ電圧Vcr、および出力端子OUT2から出力される第1のセル特性判定クランプ電圧Vct1、出力端子OUT3から出力される第2のセル特性判定クランプ電圧Vct2は、リファレンス抵抗変化素子RE14に印加される電圧をVre抵抗変化素子R11、R12、R13、とほぼ同じ印加電圧、NMOSトランジスタN14、N25、N26の閾値電圧をVtnNMOSトランジスタN1とほぼ同じ閾値電圧、リファレンス電流制御素子RD14の閾値電圧をVF電流制御素子D11、D12、D13、とほぼ同じ閾値電圧、リファレンス固定抵抗素子RR25、RR26に印加される電圧をVre1、Vre2とすると、それぞれ、式5、式6、式7で表される。Vcr=VreVtnVF式5Vct1=Vr1Vtn式6Vct2=Vr2Vtn式7NMOSトランジスタN14、N25、N26はセンスアンプ302のビット線電圧制御トランジスタN1と同一のトランジスタサイズで構成され、センスアンプ302のPMOSトランジスタP3、P4、P5はPMOSトランジスタP2と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタN1とPMOSトランジスタP2のサイズ比を保って、NMOSトランジスタN14とPMOSトランジスタP3を縮小したサイズで構成してもよい。同様に、ビット線電圧制御トランジスタN1とPMOSトランジスタP2のサイズ比を保って、NMOSトランジスタN25とPMOSトランジスタP4、NMOSトランジスタN26とPMOSトランジスタP5を縮小したサイズで構成してもよい。このような構成にすることで、擬似的に出力端子OUT1から読み出し回路206の端子BLINの電圧即ち、メモリセルを読み出し動作するときのビット線電圧よりビット線電圧制御トランジスタN1の閾値電圧Vtn分高い電圧が出力される。また、出力端子OUT2から、出力端子OUT1よりリファレンス電流制御素子RD14の閾値電圧VF分低い電圧と、リファレンス抵抗変化素子RE14に印加される電圧Vreとリファレンス固定抵抗素子RR25に印加される電圧Vre1の差分電圧Vre-Vre1の合計の電圧が出力される。また、出力端子OUT3から、出力端子OUT1よりリファレンス電流制御素子RD14の閾値電圧VF分低い電圧と、リファレンス抵抗変化素子RE14に印加される電圧Vreとリファレンス固定抵抗素子RR26に印加される電圧Vre2の差分電圧Vre-Vre2の合計の電圧が出力される。一方、ビット線電圧切り替え回路401は、スイッチSW1とSW2とSW3で構成されている。ビット線電圧切り替え回路401のスイッチSW1の一方の端子は、ビット線制御電圧発生回路505の出力端子OUT1と接続され、スイッチSW2の一方の端子は、ビット線制御電圧発生回路505の出力端子OUT2と接続され、スイッチSW3の一方の端子は、ビット線制御電圧発生回路505の出力端子OUT3と接続されている。スイッチSW1とスイッチSW2とスイッチSW3のそれぞれのもう一方の端子は、互いに接続され、センスアンプ302のビット線電圧制御トランジスタN1のゲート端子に接続されている。ビット線電圧切り替え回路401は、センスアンプ302の通常読み出しモード時には、SW1をオン状態、SW2、SW3をオフ状態にすることで、ビット線制御電圧発生回路505の出力端子OUT1の読み出しクランプ電圧VcrをトランジスタN1のゲート端子に出力する。また、セル特性判定モード時には、SW1をオフ状態、SW2とSW3のいずれか1つをオン状態、他をオフ状態にすることで、ビット線制御電圧発生回路505の出力端子OUT2の第1のセル特性判定クランプ電圧Vct1、または出力端子OUT3の第2のセル特性判定クランプ電圧Vct2をトランジスタN1のゲート端子に出力する。つまり、ビット線電圧切り替え回路401は、センスアンプ302のビット線電圧制御トランジスタN1のゲート端子に、通常読み出しモード時には読み出しクランプ電圧Vcrを印加し、セル特性判定モード時には第1のセル特性判定クランプ電圧Vct1、または第2のセル特性判定クランプ電圧Vct2を印加する。以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタN1のゲート端子に印加される電圧からトランジスタN1の閾値電圧Vtn分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Vblrと、セル特性判定モード時にビット線に印加されるビット線電圧Vblt1SW1:オン状態、SW2オフ状態、Vblt2SW1:オフ状態、SW2オン状態は、それぞれ、式8、式9、式10で表すことができる。Vblr≦VreVF式8Vblt1≦Vre1式9Vblt2≦Vre2式10以上の構成により、通常読み出しモード時には、ビット線には電流制御素子の閾値電圧VFを超える電圧が印加されることによって、メモリセルアレイ202に含まれる電流制御素子がオン状態になり、メモリセル状態を検出することができる。また、セル特性判定モード時には、ビット線には電流制御素子の閾値電圧VF以下の複数の電圧を切り替えて印加することによって、様々なばらつきを持った電流制御素子の特性を検出することができる。図14は、第3の実施の形態における不揮発性記憶装置を用いたセル特性判定モード時の判定フローの一例である。本判定フローは、図13で説明をした回路図を例に、第1と第2のクランプ電圧が設定できることとして説明をする。初めに、セル特性判定モード時を設定するとステップS300、ビット線電圧切り替え回路401のSW1はオフ状態になる。次に、第1のセル特性判定クランプ電圧を設定するためステップS301、ビット線電圧切り替え回路401のSW2はオン状態に、SW3はオフ状態になることで、ビット線制御電圧発生回路505の出力端子OUT2が選択され、センスアンプ302のビット線電圧制御トランジスタN1のゲート端子に、第1のセル特性判定クランプ電圧Vct1が印加される。次に、ワード線選択回路203で選択されたワード線と、ビット線選択回路204で選択されたビット線とによってメモリセルアレイ202の少なくとも一つのメモリセルを選択しステップS302、その選択されたメモリセルに対して前述したセル特性判定動作セル特性の読み出し動作を行うステップS303。そして、センスアンプ302の出力電圧を判定しステップS304、L電位であればメモリセルの電流制御素子が破壊されたセルとして判定しステップS305、H電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をするステップS306。そして、全てのセル特性判定クランプ電圧での検出がされていればステップS307でYes、全メモリセル領域を判定ステップS309した後、セル特性判定モードを終了し、全てのセル特性判定クランプ電圧での検出がされていなければステップS307でNo、次のセル特性判定クランプ電圧第2のセル特性判定クランプ電圧以降に切り替えてステップS308、読み出し動作ステップS303以降のフローを繰り返す。つまり、図14のセル特性判定モード時の判定フローでは、複数のセル特性判定動作電圧で順次メモリセルの状態を検出することができるため、メモリセルの電流制御素子の閾値電圧のばらつき等を評価することができる。図14のセル特性判定モード時において、セル特性判定クランプ電圧は、低いセル特性判定クランプ電圧から評価を開始し、次により高いセル特性判定クランプ電圧に設定をするほうが望ましい。これは、最初に高いセル特性判定クランプ電圧を設定した場合、メモリセルの電流制御素子が破壊されていると、その設定された高いセル特性判定クランプ電圧がメモリセルの抵抗変化素子に印加され、抵抗変化素子の書き込み電圧を超えると抵抗変化素子の状態が変化する場合があるからである。特に、抵抗変化素子が高抵抗状態に変化すると、図9のモード別真理値表でも説明したように、メモリセルの破壊状態が検出されない場合が発生する。また、セル特性判定モード時に印加される電圧の印加極性は、メモリセルが低抵抗状態に変化する極性で印加するほうがより望ましい。第4の実施の形態次に、本発明の第4の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。図15は、本実施の形態における読み出し回路206の構成の一例を示す回路図であり、図15に示すとおり、ビット線制御電圧発生回路506に少なくとも2つ以上の電圧源を用いた構成の一例を示している。また、本実施の形態では、2つの電圧源で構成されている場合について説明をするが、3つ以上の電圧源で構成して、ビット線電圧切り替え回路400のスイッチで切り替えても構わない。図15に示す読み出し回路206は、センスアンプ303と、ビット線電圧切り替え回路400と、ビット線制御電圧発生回路506から構成されている。ビット線制御電圧発生回路506は、電圧源VPP1、VPP2から構成されている。電圧源VPP1は、ビット線制御電圧発生回路506の出力端子OUT1から読み出しクランプ電圧Vcrを出力し、電圧源VPP2は、ビット線制御電圧発生回路506の出力端子OUT2からセル特性判定クランプ電圧Vctを出力する。なお、電圧源VPP1、VPP2は、不揮発性記憶装置に組み込んでも構わないし、外部電源から供給されても構わない。センスアンプ303は、比較回路310と、カレントミラー回路323と、ビット線電圧制御トランジスタN1ビット線電圧制限回路とで構成されている。カレントミラー回路323は、PMOSトランジスタP1と、PMOSトランジスタP2と、定電流回路330とで構成されている。カレントミラー回路323のPMOSトランジスタP1と、PMOSトランジスタP2のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、PMOSトランジスタP1のドレイン端子と定電流回路330の一方の端子とに接続されている。定電流回路330のもう一方の端子は、接地されている。PMOSトランジスタP2のドレイン端子は、比較回路310の一方の入力端子例えば、端子と、ビット線電圧制御トランジスタN1のドレイン端子に接続されている。ビット線電圧制御トランジスタN1のゲート端子は、ビット線電圧切り替え回路400の出力端子と接続され、ビット線電圧制御トランジスタN1のソース端子は、読み出し回路206の端子BLINを介して、ビット線選択回路204と接続されている。比較回路310のもう一方の端子例えば、-端子は、読み出し回路206の端子SAREFと接続され、比較回路310の出力端子は、読み出し回路206の端子SAOUTを介して、データ信号入出力回路207と接続され、外部にデータを出力する。ビット線電圧制御トランジスタN1のゲート端子に印加される電圧は、電圧源VPP1、または電圧源VPP2から供給される。電圧源VPP1は、式1で示す読み出しクランプ電圧Vcrを発生し、電圧源VPP2は、式2で示すセル特性判定クランプ電圧Vctを発生する。ビット線電圧切り替え回路400は、スイッチSW1とSW2とで構成されている。ビット線電圧切り替え回路400のスイッチSW1の一方の端子は、電圧源VPP1と接続され、スイッチSW2の一方の端子は、電圧源VPP2と接続されている。スイッチSW1とスイッチSW2のそれぞれのもう一方の端子は、互いに接続され、センスアンプ303のビット線電圧制御トランジスタN1のゲート端子に接続されている。ビット線電圧切り替え回路400は、センスアンプ303の通常読み出しモード時には、SW1をオン状態、SW2をオフ状態にすることで、電圧源VPP1の読み出しクランプ電圧VcrをトランジスタN1のゲート端子に出力する。また、セル特性判定モード時には、SW1をオフ状態、SW2をオン状態にすることで、電圧源VPP2のセル特性判定クランプ電圧Vctをビット線電圧制御トランジスタN1のゲート端子に出力する。つまり、ビット線電圧切り替え回路400は、センスアンプ303のビット線電圧制御トランジスタN1のゲート端子に、通常読み出しモード時には読み出しクランプ電圧Vcrを印加し、セル特性判定モード時にはセル特性判定クランプ電圧Vctを印加する。以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタN1のゲート端子に印加される電圧からトランジスタN1の閾値電圧Vtn分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Vblrと、セル特性判定モード時にビット線に印加されるビット線電圧Vbltは、それぞれ、式3、式4で表すことができ、安定した電圧源を用いることでより高精度にメモリセルの状態を検出することができる。第5の実施の形態次に、本発明の第5の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。図16は、本実施の形態における読み出し回路206の構成の一例を示す回路図である。図16に示す読み出し回路206は、センスアンプ304と、ビット線電圧切り替え回路400と、ビット線制御電圧発生回路507から構成されている。ビット線制御電圧発生回路507は、電圧源VPPとリファレンス電流制御素子RD15から構成されている。電圧源VPPは、ビット線制御電圧発生回路507の出力端子OUT1から読み出しクランプ電圧Vcrを出力する。電圧源VPPは、リファレンス電流制御素子RD15の一方の端子と接続されている。リファレンス電流制御素子RD15のもう一方の端子は、ビット線制御電圧発生回路507の出力端子OUT2と接続され、リファレンス電流制御素子RD15は、セル特性判定クランプ電圧Vctを出力する。なお、電圧源VPPは、不揮発性記憶装置に組み込んでも構わないし、外部電源から供給されても構わない。センスアンプ304は、比較回路310と、カレントミラー回路323と、ビット線電圧制御トランジスタN1ビット線電圧制限回路と、ビット線プリチャージトランジスタN11と、ビット線電圧検知回路600とで構成されている。カレントミラー回路323は、PMOSトランジスタP1と、PMOSトランジスタP2と、定電流回路330とで構成されている。カレントミラー回路323のPMOSトランジスタP1と、PMOSトランジスタP2のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、PMOSトランジスタP1のドレイン端子と定電流回路330の一方の端子とに接続されている。定電流回路330のもう一方の端子は、接地されている。PMOSトランジスタP2のドレイン端子は、比較回路310の一方の入力端子例えば、端子と、ビット線電圧制御トランジスタN1のドレイン端子に接続されている。ビット線電圧制御トランジスタN1のゲート端子は、ビット線プリチャージトランジスタN11のゲート端子に接続されるとともに、ビット線電圧検知回路600の出力端子BDOUTと接続されている。ビット線電圧制御トランジスタN1のソース端子は、読み出し回路206の端子BLINを介して、ビット線選択回路204と接続されるとともに、ビット線プリチャージトランジスタN11のソース端子と、ビット線電圧検知回路600の入力端子BDINと接続されている。ビット線プリチャージトランジスタN11のドレイン端子は電源電圧と接続されている。また、比較回路310のもう一方の端子例えば、-端子は、読み出し回路206の端子SAREFと接続され、比較回路310の出力端子は、読み出し回路206の端子SAOUTを介して、データ信号入出力回路207と接続され、外部にデータを出力する。ビット線電圧検知回路600は、PMOSトランジスタP10と、NMOSトランジスタN13で構成されたインバータ素子である。PMOSトランジスタP10のソース端子は、ビット線電圧検知回路600の端子VDDBDを介して、ビット線電圧切り替え回路400と接続されている。PMOSトランジスタP10のゲート端子は、接地されている。PMOSトランジスタP10のドレイン端子は、ビット線電圧検知回路600の出力端子BDOUTと接続されるとともに、NMOSトランジスタN13のドレイン端子と接続されている。NMOSトランジスタN13のゲート端子は、ビット線電圧検知回路600の入力端子BDINと接続され、NMOSトランジスタN13のソース端子は、接地されている。ビット線電圧切り替え回路400は、スイッチSW1とSW2とで構成されている。ビット線電圧切り替え回路400のスイッチSW1の一方の端子は、ビット線制御電圧発生回路507の出力端子OUT1と接続され、スイッチSW2の一方の端子は、ビット線制御電圧発生回路507の出力端子OUT2と接続されている。スイッチSW1とスイッチSW2のそれぞれのもう一方の端子は、互いに接続され、センスアンプ304のビット線電圧検知回路600の端子VDDBDと接続されている。ビット線制御電圧発生回路507は、電圧源VPPとリファレンス電流制御素子RD15から構成されている。電圧源VPP、は式1で示される読み出しクランプ電圧Vcrを発生し、ビット線制御電圧発生回路507の出力端子OUT1を介して読み出しクランプ電圧Vcrを出力する。リファレンス電流制御素子RD15の一方の端子は、電圧源VPPと接続され、もう一方の端子は、ビット線制御電圧発生回路507の出力端子OUT2と接続されて、式2で示されるセル特性判定クランプ電圧Vctを発生する。ビット線制御電圧発生回路507の出力端子OUT2から出力されるセル特性判定クランプ電圧Vctは、出力端子OUT1から出力される読み出しクランプ電圧Vcrからリファレンス電流制御素子RD15の閾値電圧VF分降下した電圧になる。ビット線電圧切り替え回路400は、センスアンプ304の通常読み出しモード時には、SW1をオン状態、SW2をオフ状態にすることで、読み出しクランプ電圧Vcrをビット線電圧検知回路600の端子VDDBDに出力する。また、セル特性判定モード時には、SW1をオフ状態、SW2をオン状態にすることで、セル特性判定クランプ電圧Vctをビット線電圧検知回路600の端子VDDBDに出力する。一方、ビット線電圧検知回路600は、センスアンプ304の端子BLINを介してビット線の電位を入力端子BDINで検知する。ビット線の電位がビット線電圧検知回路600の閾値電圧以下の場合には、NMOSトランジスタN13がオフ状態になり、端子VDDBDから供給される電圧が出力端子BDOUTを介して、ビット線電圧制御トランジスタN1のゲート端子と、ビット線プリチャージトランジスタN11のゲート端子に印加されることで、ビット線の電位はビット線電圧制御トランジスタN1のゲート端子に印加される電圧からビット線電圧制御トランジスタN1の閾値電圧Vtn分降下した電圧までプリチャージされる。ビット線の電位が、ビット線電圧検知回路600の閾値電圧を超えると、NMOSトランジスタN13がオン状態になり、ビット線電圧検知回路600の出力端子BDOUTの電圧が低下することによって、ビット線電圧制御トランジスタN1、およびビット線プリチャージトランジスタN11はオフ状態になる。つまり、ビット線の電位がビット線電圧検知回路600の閾値電圧以下の時は、ビット線プリチャージトランジスタN11によってビット線を高速に所定の電位までプリチャージすることができる。以上の構成によって、ビット線に印加される電圧は、ビット線プリチャージトランジスタN11によって所定の電位にプリチャージされるので、高速にメモリセルの状態を検出することができる。なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。例えば、メモリセルにおいて、電流制御素子と、抵抗変化素子との上下の接続関係を逆にして接続しても構わないし、第1の抵抗変化層と第2の抵抗変化層との上下の接続関係を逆にし、下部電極と上部電極との上下の接続関係を逆にしても構わない。また、上記した実施の形態では、非選択ビット線BL1、BL3、および非選択ワード線WL1、WL3を、ハイインピーダンス状態にしているが、これに限らず、選択ビット線BL2と選択ワード線WL2間に印加される電圧以下の電圧値に設定しても構わない。また、上記の実施の形態における上部電極、下部電極、第1の抵抗変化層、第2の抵抗変化層の材料は一例であって、その他の材料を用いても構わない。例えば、抵抗変化素子の金属酸化物層はタンタル酸化物の積層構造で構成されるとして説明したが、本発明の上述した作用効果は、金属酸化物層がタンタル酸化物の場合に限って発現されるものではなく、抵抗変化素子は、可逆的に少なくとも2つ以上の抵抗値を遷移する素子であれば、他の構成や材料であっても構わないことは明白である。また、上記の実施の形態における電流制御素子は双方向型の電流制御素子について記載しているが、単方向ダイオードを用いても構わない。また、上記の実施の形態における電流制御素子は、PNダイオードやショットキーダイオード、ツェナーダイオードでも構わない。"