ゲート部、ソース部、ドレイン部を有する電界効果型トランジスタのアバランシェ耐量検査装置であり、前記アバランシェ耐量検査装置は、インダクタを含み、前記ドレイン部又は前記ソース部と接続可能であるインダクタ部と、前記インダクタ部と接続され、前記ソース部、又は前記ドレイン部と接続可能である電源部と、前記電源部と接続され、前記ゲート部と接続可能であるパルス電圧電源と、を具備し、検査するとき、前記電源部は、前記ソース部と前記ドレイン部の間に、前記電界効果型トランジスタを破壊させる電圧以下の電圧である第一電圧を常時印加し、更に前記ソース部と前記ドレイン部の間に、検査条件の電流を流すために必要な電圧である第二電圧を一定時間印加し、前記パルス電圧電源は、前記ゲート部にパルス電圧を、前記第二電圧の印加と同じタイミング、且つ前記一定時間と同じ時間印加する、検査装置。請求項1に記載の検査装置において、前記電源部は、前記インダクタ部と接続されている第一の定電圧電源と、前記第一の定電圧電源と接続されている第二の定電圧電源と、スイッチと、を具備し、前記スイッチは前記第一の定電圧電源、及び前記第二の定電圧電源と接続されている第一の端子と、前記第二の定電圧電源と接続されている第二の端子と、前記パルス電圧電源に接続され、前記ソース部に接続可能である第三の端子と、を具備する、検査装置。請求項1に記載の検査装置において、前記電源部は、前記インダクタ部、前記パルス電圧電源に接続され、前記ソース部と接続可能である可変電圧電源を具備する、検査装置。請求項1乃至3のいずれか一項に記載の検査装置において、更に前記電源部、及び前記パルス電圧電源と接続され、それらを制御する制御部を具備する、検査装置。請求項1乃至4のいずれか一項に記載の検査装置において、前記電界効果型トランジスタに対して、オープンショート検査が可能な機能を有する、検査装置。ゲート部、ソース部、ドレイン部を有する電界効果型トランジスタに対して、前記ソース部と前記ドレイン部の間に、前記電界効果型トランジスタを破壊させる破壊電圧以下の電圧である第一電圧を、検査開始から検査終了までの間に印加するステップと、前記ゲート部へパルス電圧を印加し、又、前記パルス電圧を印加するのと同時に、前記ソース部と前記ドレイン部の間に、検査条件の電流を流すために必要な電圧である第二電圧を印加するステップと、前記検査条件の電流に達した時点で、前記ゲート部への前記パルス電圧を無印加とし、又、前記ゲート部への前記パルス電圧を無印加とする時点と同時に、前記ソース部と前記ドレイン部の間への印加電圧を、第一電圧まで降圧するステップと、を具備する、検査装置の検査方法。請求項6に記載の検査装置の検査方法において、前記第一電圧を印加するステップは、前記ソース部と前記ドレイン部の間に、前記第一電圧を、検査開始から検査終了までの間に、第一の定電圧電源から印加するステップを備え、前記第二電圧を印加するステップは、前記ゲート部へ、パルス電圧電源からパルス電圧を印加し、又、前記パルス電圧を印加するのと同時に、前記ソース部と前記ドレイン部の間に、前記第二電圧を第二の定電圧電源から印加するステップを備え、降圧するステップは、前記検査条件の電流に達した時点で、前記パルス電圧電源からの、前記ゲート部への前記パルス電圧を無印加とし、又、前記ゲート部への前記パルス電圧を無印加とする時点と同時に、前記第二の定電圧電源からの、前記ソース部と前記ドレイン部の間に印加されていた前記第二電圧を、無印加とするステップを備える、検査装置の検査方法。請求項6に記載の検査装置の検査方法において、前記第一電圧を印加するステップは、前記ソース部と前記ドレイン部の間に、前記第一電圧を、検査開始から検査終了までの間に、可変電圧電源から印加するステップを備え、前記第二電圧を印加するステップは、前記ゲート部へ、パルス電圧電源からパルス電圧を印加し、又、前記パルス電圧を印加するのと同時に、前記ソース部と前記ドレイン部の間に、前記可変電圧電源を昇圧することにより、前記第二電圧を印加するステップを備え、降圧するステップは、前記検査条件の電流に達した時点で、前記パルス電圧電源からの、前記ゲート部への前記パルス電圧を無印加とし、又、前記ゲート部への前記パルス電圧を無印加とする時点と同時に、前記可変電圧電源からの、前記ソース部と前記ドレイン部の間への印加電圧を、前記第一電圧まで降圧するステップを備える、検査装置の検査方法。請求項6乃至8のいずれか一項に記載の検査装置の検査方法において、更に、前記電界効果型トランジスタにオープンショート検査をするステップを具備する、検査装置の検査方法。アバランシェ耐量検査装置100図1は、回路構成は簡便だが、定電流電源の特性上、定電流電源2の電流の立ち上がりが遅い。そのため、被検査半導体装置1のドレイン端子1aとソース端子1bの間に流れる電流IDが所望のIDpeakに達する前に自己発熱により焼損する可能性がある。すなわち、アバランシェ耐量検査装置100では、アバランシェ耐量検査に求められる条件である、ブレイクダウン時の最大電流IDpeakを満足することができない、という問題がある。また、負荷としてインダクタが接続されていないため、実際の使用環境に近似した条件下での検査が実現できず、十分な製品保証を与えることができない。アバランシェ耐量検査装置200図4は、定電流電源を用いていないため、アバランシェ耐量検査装置100と比較して、被検査半導体装置1がブレイクダウンの状態にある時間が短い。よって被検査半導体装置1が自己発熱により焼損する可能性は小さくなる。また、負荷としてインダクタが接続されているため、実際の使用環境に近似した条件下での検査が実現できる。しかしながら、アバランシェ耐量検査装置200は、省エネルギーの低耐圧かつ大電流を流す半導体装置には対応できない問題を有する。これは、例えば、耐圧20Vの半導体装置に100A以上の大電流を流して検査をしたい場合などである。このとき、例えば回路抵抗が300mΩであった場合、被検査半導体装置に100Aを流すためには30V以上の電圧印加が必要である。アバランシェ耐量検査装置200を用いた場合、被検査半導体装置をオンの状態にするための電圧VGSを印加する前に、被検査半導体装置のドレイン端子1aとソース端子1bの間には、被検査半導体装置の耐圧電圧を超える、30Vの電圧VDSが印加されてしまい、被検査半導体装置はオンの状態になる前にブレイクダウン状態となる。この結果、アバランシェ耐量検査の前に被検査半導体装置は破壊されてしまう。アバランシェ耐量検査装置300図6は、被検査半導体装置1のドレイン端子1aとソース端子1bの間に電圧VDSが印加される前に、被検査半導体装置1をオンの状態にするための電圧VGSが印加される。よって、低耐圧かつ大電流を流す半導体装置を検査する場合でも、アバランシェ耐量検査装置200が有する前述の問題は生じない。しかしながら、アバランシェ耐量検査装置300では、被検査半導体装置をオンの状態にするための電圧VGSが印加されている間においてのみ電圧VDSが印加される。一方で、製品段階の被検査半導体装置の使用環境においては、ドレイン端子1aとソース端子1bの間には常時、電圧が印加されていることが多い。よって、アバランシェ耐量検査装置300では、実際の使用環境に近似した条件下での検査が実現できず、十分な製品保証を与えることができない。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。ゲート部41c、ソース部41b、ドレイン部41aを有する電界効果型トランジスタ41のアバランシェ耐量検査装置400、500であり、このアバランシェ耐量検査装置400、500は、インダクタを含むインダクタ部44と、電源部49、53と、パルス電圧電源45とを具備し、インダクタ部44は、電界効果型トランジスタ41と接続可能であり、電源部49、53は、電界効果型トランジスタ41のソース部41bとドレイン部41aの間に、電界効果型トランジスタ41を破壊させる電圧以下の電圧を検査中に常時印加し、更に電界効果型トランジスタ41のソース部41bとドレイン部41aの間に、検査条件の電流を流すために必要な電圧を一定時間印加し、パルス電圧電源45は、電界効果型トランジスタ41のゲート部41cにパルス電圧を印加する。電源部49は、第一の定電圧電源42と、第二の定電圧電源43と、スイッチ47とを具備し、スイッチ47は、第一の端子47aと、第二の端子41bと、第三の端子41cとを具備する。第一の定電圧電源42の一端は、インダクタ部44と接続され、第一の定電圧電源42の他端は、第二の定電圧電源43の一端、及び、スイッチ47の第一の端子47aと接続され、第二の定電圧電源43の他端は、スイッチ47の第二の端子47bと接続され、スイッチ47の第三の端子47cは、パルス電圧電源45、及び電界効果型トランジスタ41のソース部41bと接続されている。また、電源部53は、可変電圧電源51を用いても本発明の実施が可能であり、この場合、可変電圧電源51の一端は、インダクタ部44と接続され、可変電圧電源51の他端は、パルス電圧電源45、及び電界効果型トランジスタ41のソース部41bと接続されている。上述のアバランシェ耐量検査装置400、500は、更に制御部48、52を具備し、制御部48、52は電源部49、53、及びパルス電圧電源45と接続されている。更に、上述のアバランシェ耐量検査装置400、500は、電界効果型トランジスタ41に対して、オープンショート検査が可能な機能を有する。本発明によれば、低耐圧かつ大電流を流す半導体装置に対応し、且つより厳格な製品保証を与えることを可能とするアバランシェ耐量検査装置を提供することができる。以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。第一実施形態以下に、図面を参照して、本実施形態の、アバランシェ耐量検査装置400について説明を行う。図8は、本発明の第一実施形態の、アバランシェ耐量検査装置400の構成を示す回路図である。本実施の形態では、被検査半導体装置として、n型電界効果トランジスタ41以下n-MOSFET41と呼ぶを用いる。n-MOSFET41はドレイン端子41aと、ソース端子41bと、ゲート端子41cを有する。このアバランシェ耐量検査装置400は、第一定電圧電源42と、第二定電圧電源43と、コイルなどを含むインダクタ部44と、パルス電圧電源45と、抵抗器などを含む抵抗部46と、スイッチ47と、制御部48を備えている。スイッチ47は、回路の経路を切り替える役割を有する。また、スイッチ47は、第二定電圧電源43を迂回するための、第一端子47aを有する。また、スイッチ47は、第二定電圧電源43と接続するための、第二端子47bを有する。また、スイッチ47は、第三端子47cを有する。インダクタ部44の一端は、n-MOSFET41のドレイン端子41aと接続され、もう一端は、第一定電圧電源42の正極側と接続されている。第一定電圧電源42の負極側は、第二定電圧電源43の正極側、及びスイッチ47の第一端子47aに接続されている。第二定電圧電源43の負極側は、スイッチ47の第二端子47bに接続されている。抵抗部46の一端は、n-MOSFET41のゲート端子41cと接続され、もう一端は、パルス電圧電源45の一端と接続されている。パルス電圧電源45のもう一端は、n-MOSFET41のソース端子41bと、第三端子47cと接続されている。ここで、第一定電圧電源42、第二定電圧電源43、及びスイッチ47の構成部図8中の破線部を、電源部49とする。制御部48は、パルス電圧電源45の、印加電圧の大きさや印加するタイミング、印加時間、スイッチ47の切り替えのタイミングなどを制御するためのプログラムを有し、被制御対象であるパルス電圧電源45、及び電源部49と接続されている。上述の通り、アバランシェ耐量検査装置400はインダクタ部44を有し、このインダクタ部44は被検査半導体と接続可能である。よって、実際の使用環境に近似した条件下での検査が実現できる。図9は、アバランシェ耐量検査装置400の動作を示す波形である。図9aは、スイッチ47の有する第一端子47aと第二端子47bの切り替えのタイミングである。図9bは、第一電圧電源42からの電圧VDD1の、印加されるタイミングである。図9cは、第二定電圧電源43からの電圧VDD2の、印加されるタイミングである。図9dは、パルス電圧電源45からの電圧VGSの、印加されるタイミングである。図9eは、n-MOSFET41のドレイン端子41aとソース端子41bの間に流れる電流IDである。図9fは、n-MOSFET41のドレイン端子41aとソース端子41bの間の電圧VDSである。図9aから図9fの六図は同時系列における波形である。また、アバランシェ耐量検査装置400では、初期状態では第一定電圧電源42から、ドレイン端子41aとソース端子41bの間に、常時n-MOSFET41の耐圧電圧以下の電圧VDD1が印加されている。一方で、パルス電圧電源45からは、ゲート端子41cに電圧VGSは印加されておらず、n-MOSFET41はオフの状態にある。同じく初期状態では、スイッチ47が第一端子47a側に設定されているので、第二定電圧電源43からの、アバランシェ検査のための電圧VDD2は、ドレイン端子41aとソース端子41bの間には印加されていない。この結果、ドレイン端子41aとソース端子41bの間に流れる電流IDは、0[A]と略一致であり、一方で、ドレイン端子41aとソース端子41bの間には、耐圧以下の電圧が常時掛かっている。次に、アバランシェ耐量検査装置400を制御する制御部48により、t41のタイミングで、パルス電圧電源45からVGSを印加し、n-MOSFET41をオンの状態にする。また、パルス電圧VGSを印加と同時に、同じくt41のタイミングでスイッチ47を第二端子47b側に切り替える。その結果、第二定電圧電源43から、アバランシェ検査のためのブレイクダウン時の最大電流であるIDpeakを流すために必要な電圧VDD2が、ドレイン端子41aとソース端子41bの間に印加される。電圧VDD2は、n-MOSFET41がオンの状態のときのみ印加されるので、低耐圧の半導体装置に大電流を流しても、半導体装置を破壊することなく検査することが可能になる。よってアバランシェ耐量検査装置200では実現できなかった、低耐圧で大電流が流れる半導体装置のアバランシェ耐量検査が可能となる。ドレイン端子41aとソース端子41bの間に流れる電流IDが、設定の値であるIDpeakに達した時点であるt42のタイミングで、パルス電圧電源45からのパルス電圧VGSの印加を停止する。つまり、n-MOSFET41をオフの状態にする。それと略同時に、同じくt42のタイミングで、スイッチ47の設定を初期状態のときと同様に第一端子47a側に戻す。その結果、ドレイン端子41aとソース端子41bの間には、インダクタ部44の逆起電力により、降伏電圧BVDSSが印加される。降伏電圧BVDSSは、電流IDが初期状態と略一致の電流値になるまで、ドレイン端子41aとソース端子41bの間に印加され続ける。電流IDが初期状態と略一致の電流値に戻る時点であるt43において、ドレイン端子41aとソース端子41bの間の電圧VDSは、初期状態と同様に、再び第一定電圧電源42から印加される電圧VDD1のみとなる。この一連の検査の間に、n-MOSFET41に電圧、言い換えれば負荷が掛かっていない時間はないため、アバランシェ耐量検査装置300では実現できなかった、実際の使用環境に近似した条件下での検査が可能となる。尚、本実施の形態ではn型の電界効果トランジスタを使用しての検査を例示したが、p型の電界効果トランジスタについても、第一定電圧電源42から印加される電圧VDD1、第二定電圧電源43から印加される電圧VDD2、パルス電圧電源45から印加された電圧VGS、の各々の正負を逆にして印加することにより、n型の電界効果トランジスタと同様にアバランシェ耐量検査を実行することができる。図10は、本実施の形態のアバランシェ耐量検査の手順である。本発明の第一実施形態では、アバランシェ耐量検査の手順の中で、被検査半導体装置であるn-MOSFET41に降伏電圧BVDSSを印加する部分ステップS110に力点を置いたが、本発明によるアバランシェ耐量検査を遂行するためには、本実施の形態を実行後に、被検査半導体装置であるn-MOSFET41にオープンショート検査ステップS120を行う。アバランシェ耐量検査後に動作不良となったn-MOSFET41はオープン破壊、若しくはショート破壊ステップS130に至る。よって本発明によるアバランシェ耐量検査装置に簡易的なオープンショート検出機能を追加することで、動作不良品を選別ステップS140、S150することが可能となる。また、オープンショート検出機能を有さない場合は、被検査半導体装置であるn-MOSFET41に降伏電圧BVDSSを印加後に、オープンショート検査機能を有するテスタにより動作不良品の選別を行うことも可能である。以上から、本発明の第一実施形態であるアバランシェ耐量検査装置400によって、従来技術では実現困難であった、被検査半導体装置に常時ストレスが印加される様な実際の使用環境に近似した条件下での検査と、低耐圧で大電流が流れる半導体装置のアバランシェ耐量検査が、共に実現可能となることがわかる。第二実施形態図11は、本発明による、アバランシェ耐量検査装置500の構成回路である。本実施の形態では、被検査半導体装置として、n型電界効果トランジスタ41以下n-MOSFET41と呼ぶを用いる。このアバランシェ耐量検査装置500は、アバランシェ耐量検査装置400の回路構成から、第一定電圧電源42、第二定電圧電源43、及びスイッチ47を取り除き、これらの代わりに、可変電圧電源51を追加した回路構成を有している。可変電圧電源51は、正極側はインダクタ部44の一端と接続され、負極側は、ソース端子41b、及びパルス電圧電源45の一端と接続されている。ここで、可変電圧電源51を含む図11中の破線部を電源部53とする。また、アバランシェ耐量検査装置500は、パルス電圧電源45と可変電圧電源51を制御するための制御部52を有する。制御部52は、パルス電圧電源45、印加電圧の大きさや印加するタイミング、印加時間、及び可変電圧電源51の、印加電圧の大きさや印加するタイミング、印加時間などを制御するためのプログラムを有する。制御部52は、被制御対象であるパルス電圧電源45、及び電源部53と接続されている。その他の回路構成は、アバランシェ耐量検査装置400と同様であるので省略する。アバランシェ耐量検査装置500は、アバランシェ耐量検査装置400同様に、インダクタ部44を有し、このインダクタ部44は被検査半導体と接続可能である。よって、実際の使用環境に近似した条件下での検査が実現できる。図12は、アバランシェ耐量検査装置500の動作を示す波形である。図12aは、可変電圧電源51から印加される電圧VDDである。図12bは、パルス電圧電源45からの電圧VGSの、印加されるタイミングである。図12cは、n-MOSFET41のドレイン端子41aとソース端子41bの間に流れる電流IDである。図12dは、n-MOSFET41のドレイン端子41aとソース端子41bの間の電圧VDSである。図12aから図12dの四図は同時系列における波形である。初期状態では、可変電圧電源51から、n-MOSFET41のドレイン端子41aとソース端子41bの間には、常時n-MOSFET41の耐圧電圧以下の電圧VDD1が印加されている。一方で、パルス電圧電源45からは、n-MOSFET41のゲート端子41cに電圧VGSは印加されておらず、n-MOSFET41はオフの状態にある。この結果、電流IDは、0[A]と略一致であり、一方で、n-MOSFET41のドレイン端子41aとソース端子41bの間には、耐圧以下の電圧が常時掛かっている。次に、アバランシェ耐量検査装置500を構成する回路の各素子を制御する制御部52により、t51のタイミングで、パルス電圧電源45からパルス電圧VGSを印加し、n-MOSFET41をオンの状態にする。また、パルス電圧VGSを印加と略同時に、t51のタイミングで、可変電圧電源51から、ブレイクダウン時の最大電流であるIDpeakがドレイン端子41aとソース端子41bの間に流れるために必要な電圧VDD3を、ドレイン端子41aとソース端子41bの間に印加する。この結果、可変電圧電源51から印加される電圧VDD3は、n-MOSFET41がオンの状態のときのみ印加されるので、低耐圧の半導体装置に大電流を流しても、半導体装置を破壊することなく検査することが可能になる。よってアバランシェ耐量検査装置200では実現できなかった、低耐圧で大電流が流れる半導体装置のアバランシェ耐量検査が可能となる。ドレイン端子41aとソース端子41bの間に流れる電流IDが、IDpeakに達した時点であるt52のタイミングで、パルス電圧電源45からのパルス電圧VGSの印加を停止する。それと略同時に、t52のタイミングで、可変電圧電源51の印加電圧を、VDD3からVDD1に降圧させる。その結果、n-MOSFET41のドレイン端子41aとソース端子41bの間には、インダクタ部44の逆起電力により、降伏電圧BVDSSが印加される。降伏電圧BVDSSは、電流IDが初期状態と略一致の電流値になるまで、n-MOSFET41のドレイン端子41aとソース端子41bの間に印加され続ける。電流IDが初期状態と略一致の電流値に戻る時点であるt53において、ドレイン端子41aとソース端子41bの間の電圧VDSは、初期状態と同様に、再び可変電圧電源51から印加される電圧VDD1のみとなる。この一連の検査の間に、n-MOSFET41に電圧、言い換えれば負荷が掛かっていない時間はない。従って、アバランシェ耐量検査装置300では実現できなかった、実際の使用環境に近似した条件下での検査が可能となる。ここで、図9と図12の波形を比較すると、電流ID、及び電圧VDSは、略一致の結果である。これは、可変電圧電源51は、アバランシェ耐量検査装置400から取り除いた、第一定電圧電源42、第二定電圧電源43、及びスイッチ47、の各々の全ての役割を満たすことが可能であることを明示している。尚、本実施の形態ではn型の電界効果トランジスタを使用しての検査を例示したが、p型の電界効果トランジスタについても、アバランシェ耐量検査装置400の場合と同様に、可変電圧電源51から印加される電圧VDD1、及びVDD3、パルス電圧電源45から印加された電圧VGS、の各々の正負を逆にして印加することにより、n型の電界効果トランジスタと同様にアバランシェ耐量検査を実行することができる。また、本実施の形態のアバランシェ耐量検査の手順についても、アバランシェ耐量検査装置400の場合と同様に、図10に示す手順によって、オープンショート検査によって動作不良品を選別することが可能となる。詳細な説明は重複となるので省略する。以上から、本発明の第二実施形態であるアバランシェ耐量検査装置500によって、アバランシェ耐量検査装置400により実現可能となったアバランシェ耐量検査が、可変電圧電源を用いることにより、より簡便な回路の構成により実現可能となることがわかる。