半導体基板と、半導体基板に対して垂直方向に直列接続された複数のメモリセル、ダミートランジスタ、及びバックゲートトランジスタを有するメモリストリングと、前記メモリセルのゲートと電気的に接続された複数の第1導電層と、前記ダミートランジスタのゲートと電気的に接続された第2導電層と、前記バックゲートトランジスタのゲートと電気的に接続された第3導電層とを備え、前記第2導電層は、前記第3導電層と短絡していることを特徴とする不揮発性半導体記憶装置。前記ダミートランジスタは、前記メモリストリング内に一対設けられ、前記第2導電層は、前記一対のダミートランジスタそれぞれに対応して同層に一対設けられ、一対の前記第2導電層の少なくとも一方は、前記第3導電層と短絡していることを特徴とする請求項1記載の不揮発性半導体記憶装置。一対の前記第2導電層は、共に前記第3導電層と短絡していることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記第2導電層は、複数の前記第1導電層よりも上層に設けられていることを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。前記第1導電層及び前記第2導電層の上層に設けられ、前記半導体基板に対して平行に延びる上部配線層と、前記半導体基板に対して垂直方向に延びる複数のプラグ層とを更に備え、複数の前記プラグ層の1つは、前記第2導電層と前記上部配線層とを接続し、複数の前記プラグ層の他の1つは、前記第3導電層と前記上部配線層とを接続することを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。前記半導体基板に対して垂直方向に延びる柱状半導体層を備え、前記柱状半導体層は、第1の長さの直径を有し、複数の前記第1導電層、及び前記第2導電層は、各々、前記半導体基板と平行な第1方向に前記第1の長さの2倍の第2の長さの幅を有し、前記第1方向に前記第1の長さの間隔をもって配列された複数の櫛歯部を備え、複数の前記上部配線層は、前記第1方向に前記第1の長さの幅を有し、前記第1方向に前記第1の長さの間隔をもって配置されることを特徴とする請求項5記載の不揮発性半導体記憶装置。前記メモリストリングは、前記半導体基板に対して垂直方向に延び、複数の前記メモリセルのボディ、前記ダミートランジスタのボディとして機能する一対の柱状半導体層と、一対の前記柱状半導体層の下端を連結し、前記バックゲートトランジスタのボディとして機能する連結半導体層と、前記柱状半導体層の側面、及び前記連結半導体層の側面を取り囲むように形成された電荷蓄積層とを備え、複数の前記第1導電層は、前記電荷蓄積層を介して前記柱状半導体層の側面を取り囲むように形成され、前記第2導電層は、前記電荷蓄積層を介して前記柱状半導体層の側面を取り囲むように形成され、前記第3導電層は、前記電荷蓄積層を介して前記連結半導体層を取り囲むように形成されていることを特徴とする請求項1乃至請求項6のいずれか1項記載の不揮発性半導体記憶装置。本発明は、メモリブロックを縮小化可能な不揮発性半導体記憶装置を提供する。一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、複数の第1導電層、第2導電層、及び第3導電層を有する。メモリストリングは、半導体基板に対して垂直方向に直列接続された複数のメモリセル、ダミートランジスタ、及びバックゲートトランジスタを有する。複数の第1導電層は、メモリセルのゲートと電気的に接続されている。第2導電層は、ダミートランジスタのゲートと電気的に接続されている。第3導電層は、バックゲートトランジスタのゲートと電気的に接続されている。第2導電層は、第3導電層と短絡している。以下、図面を参照して、不揮発性半導体記憶装置の一の実施の形態について説明する。[第1の実施の形態]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置のブロック図である。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ11、ロウデコーダ12、13、センスアンプ14、カラムデコーダ15、及び制御信号生成部16を備える。メモリセルアレイ11は、図1に示すように、複数のメモリブロックMBを有する。各メモリブロックMBは、3次元マトリクス状に配列された複数のメモリトランジスタMTrメモリセルを有し、データ消去動作を実行する場合において、一括で消去される最小消去単位を構成する。メモリトランジスタMTrは、ロウ方向、カラム方向、及び積層方向にマトリクス状3次元的に配置されている。ロウデコーダ12、13は、図1に示すように、制御信号入力部16から入力されたブロックアドレス信号等をデコードし、メモリセルアレイ11を制御する。センスアンプ14は、メモリセルアレイ11からデータを読み出す。カラムデコーダ15は、カラムアドレス信号をデコードし、センスアンプ14を制御する。制御信号生成部16は、基準電圧を昇圧させて、プログラム動作や消去動作に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ12、13、センスアンプ14、及びカラムデコーダ15を制御する。次に、図2を参照して、メモリブロックMBの具体的構成について説明する。メモリブロックMBは、複数のメモリユニットMUを有する。メモリユニットMUの一端はビット線BLに接続され、メモリユニットMUの他端はソース線SLに接続される。複数のビット線BLは、ロウ方向に配列され、カラム方向に延びるように形成される。複数のビット線BLは、複数のメモリブロックMB間で共有されるように形成される。複数のソース線SLは、ロウ方向及びカラム方向に延びるように形成される。1つのメモリブロックMB中には、複数のメモリユニットMUがロウ方向、及びカラム方向にマトリクス状に配置される。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。第1の実施の形態では、1つのメモリブロックMBにおいて、メモリユニットMUは、ロウ方向にL個、カラム方向にM個配列される。メモリストリングMSは、図2に示すように、直列接続されたメモリトランジスタMTr1~MTr2N-1、ダミートランジスタDTr-s、DTr-d、及びバックゲートトランジスタBTrを有する。これらメモリトランジスタMTr1~MTr2N-1、ダミートランジスタDTr-s、DTr-d、及びバックゲートトランジスタBTrは、半導体基板に対して垂直方向に並ぶ。1つのメモリストリングMSは、バックゲートトランジスタBTrの位置メモリストリングMSの中間位置で折り返され、断面方向においてU字形状を有している。メモリトランジスタMTr1~MTrN-1、MTrN~MTr2N-1は、データ記憶のためのメモリセルとして機能するトランジスタであり、互いに直列接続される。ダミートランジスタDTr-s、DTr-dは、メモリトランジスタMTrと略同一の構造を有するが、データ記憶のためには用いられない。ダミートランジスタDTr-sのドレインは、メモリトランジスタMTr1のソースに接続され、ダミートランジスタDTr-dのソースは、メモリトランジスタMTr2N-1のドレインに接続される。バックゲートトランジスタBTrは、メモリトランジスタMTrN-1とメモリトランジスタMTrNとの間に接続される。メモリトランジスタMTr1~MTr2N-1は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じたデータを保持する。1つのメモリブロックMB中にL行M列にマトリクス状に配列されたメモリトランジスタMTr1のゲートには、ワード線WL1が共通接続される。同様に、1つのメモリブロックMB中にマトリクス状に配列されたメモリトランジスタMTr2~MTr2N-1のゲートには、それぞれワード線WL2~WL2N-1が共通接続される。また、1つのメモリブロックMB中にL行M列にマトリクス状に配列されたダミートランジスタDTr-s、DTr-dのゲートには、各々、ダミーワード線SDWL、DDWLが共通接続される。L行M列に配列されたバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通接続される。そして、第1の実施の形態において、バックゲート線BGとダミーワード線SDWLは短絡される。詳細は後述するが、この短絡により第1の実施の形態は、メモリブロックMBのサイズを縮小化することができる。ソース側選択トランジスタSSTrのドレインは、ダミートランジスタDTr-sのソースに接続される。ソース側選択トランジスタSSTrのソースは、ソース線SLに接続される。ロウ方向に1列に並ぶソース側選択トランジスタSSTrのゲートには、1本のソース側選択ゲート線SGSが共通接続される。ドレイン側選択トランジスタSDTrのソースは、ダミートランジスタDTr-dのドレインに接続される。ドレイン側選択トランジスタSSTrのドレインは、ビット線BLに接続される。また、ロウ方向に1列に並ぶドレイン側選択トランジスタSDTrのゲートには、1本のドレイン側選択ゲート線SGDが共通接続される。次に、図3及び図4を参照して、第1の実施の形態に係るメモリセルアレイの構造について説明する。図3及び図4は、1つのメモリブロックMBを代表的に図示している。このようなメモリブロックMBが、ビット線BLを共有して、カラム方向に繰り返して形成される。1つのメモリブロックMBは、図3及び図4に示すように、基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~MTr2N-1、及びダミートランジスタDTr-s、DTr-dとして機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図3及び図4に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、基板20と平行なロウ方向及びカラム方向に2次元的に、板状に広がるように形成される。バックゲート導電層31は、例えば、ポリシリコンpoly-Siの材料を用いる。バックゲート層30は、図4に示すように、メモリゲート絶縁層43、及び連結半導体層44Bを有する。メモリゲート絶縁層43は、連結半導体層44Bとバックゲート導電層31との間に設けられている。連結半導体層44Bは、バックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bは、バックゲート導電層31を掘り込むように形成される。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図3及び図4に示すように、バックゲート層30の上層に形成される。メモリ層40は、N層のワード線導電層411~41Nを有する。ワード線導電層411は、ワード線WLN-1、及びメモリトランジスタMTrN-1のゲートとして機能する。また、ワード線導電層411は、ワード線WLN、及びメモリトランジスタMTrNのゲートとしても機能する。同様に、ワード線導電層412~41N-1は、各々、ワード線WLN-2~WL1、及びメモリトランジスタMTrN-2~MTr1のゲートとして機能する。また、ワード線導電層412~41N-1は、各々、ワード線WLN~WL2N-1、及びメモリトランジスタMTrN~MTr2N-1のゲートとしても機能する。ワード線導電層41Nは、ダミーワード線SDWL、及びダミートランジスタDTr-sのゲートとして機能する。また、ワード線導電層41Nは、ダミーワード線DWL、及びダミートランジスタDTr-dのゲートとしても機能する。ワード線導電層411~41Nは、その上下間に層間絶縁層45を挟んで積層される。ワード線導電層411~41Nは、カラム方向にピッチ3Fをもってロウ方向図4の紙面垂直方向を長手方向として延びるように形成される。ワード線導電層411~41Nは、例えば、ポリシリコンpoly-Siの材料を用いる。ダミーワード線SDWLとして機能するワード線導電層41Nは、バックゲート導電層31と短絡している。メモリ層40は、図4に示すように、メモリゲート絶縁層43、及び柱状半導体層44Aを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層411~41Nとの間に設けられている。柱状半導体層44Aは、メモリトランジスタMTr1~MTr2N-1、及びダミートランジスタDTr-s、DTr-dのボディチャネルとして機能する。柱状半導体層44Aは、ワード線導電層411~41N、及び層間絶縁層45を貫通するように形成される。柱状半導体層44Aは、基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合するように形成される。柱状導体層44Aは、例えば、ポリシリコンpoly-Siの材料を用いる。すなわち、バックゲート層30及びメモリ層40において、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bは、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44を構成する。メモリ半導体層44は、ロウ方向からみてU字状に形成される。メモリ半導体層44は、1つの柱状半導体層44Bの径が最小加工寸法Fで加工されるのであれば、カラム方向にピッチ6Fをもって配置される。柱状半導体層44Aの間のカラム方向の距離は2Fとなる。また、メモリ半導体層44は、カラム方向に4Fの長さを持ち、カラム方向に2Fの間隔をおいて配置される。なお、説明の簡略化のため、上記の柱状半導体層44Bの径は、メモリゲート絶縁層43の厚みも含むものとする。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲むように形成される。また、上記メモリ層40の構成を換言すると、ワード線導電層411~41Nは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成される。選択トランジスタ層50は、図3及び図4に示すように、ソース側導電層51a、及びドレイン側導電層51bを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。複数のソース側導電層51a、及びドレイン側導電層51bは、カラム方向にピッチ3Fをもってロウ方向に延びるように形成される。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siの材料を用いる。選択トランジスタ層50は、図4に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、及びドレイン側柱状半導体層54bを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aとソース側柱状半導体層54aとの間に設けられている。ソース側柱状半導体層54aは、ソース側導電層51aを貫通するように形成されている。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、基板20に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siの材料を用いる。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bとドレイン側柱状半導体層54bとの間に設けられている。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通するように形成されている。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、基板20に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siの材料を用いる。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びるように形成される。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びるように形成される。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属の材料を用いる。次に、図5を参照して、メモリゲート絶縁層43の構成について詳しく説明する。図5は、図4の拡大図である。メモリゲート絶縁層43は、ワード線導電層411~41Nの側面側からメモリ柱状半導体層44側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成される。ブロック絶縁層43aは、図5に示すように、ワード線導電層411~41Nの側面に厚みT1をもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側面に厚みT2をもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側面に厚みT3をもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2の材料を用いる。電荷蓄積層43bは、窒化シリコンSiNの材料を用いる。次に、図6を参照して、バックゲート導電層31、ワード線導電層411~41Nのより具体的な形状について説明する。図6に示すように、バックゲート導電層31は、1つのメモリブロックMB全体に亘ってロウ方向及びカラム方向に広がる板状に形成される。図6に示すように、ワード線導電層411~41Nは、櫛歯状に左右から噛み合うように配置される。ワード線導電層1~41Nそれぞれは、複数の櫛歯部MP、及び共通接続部PPを有する。複数の櫛歯部MP各々は、それぞれロウ方向に並ぶ複数本の柱状半導体層44Aの側面をメモリゲート絶縁層43を介して取り囲むように形成され、ワード線WL、ダミーワード線DDWL又はSDWLとして機能する。一例として、柱状半導体層44Aの直径が最小加工寸法Fに設定される場合、櫛歯部MPは、カラム方向に2Fの幅をもつ。櫛歯部MPは、上方からみてロウ方向に延びる矩形状に形成される。また、複数の櫛歯部MPは、カラム方向に間隔Fをもってカラム方向に並ぶ。共通接続部PPは、複数の櫛歯部MPの一端を互いに連結するように形成される。そして、ワード線導電層411~41Nの共通接続部PPの端部各々は、ロウ方向の位置が異なるように階段状に加工され、階段部STを構成する。この階段部STに、後述する上部配線層71が、プラグ層Pを介して接続される。次に、図7を参照して、ソース側導電層51a、及びドレイン側導電層51bのより具体的な形状について説明する。図7に示すように、カラム方向にM個並ぶメモリ半導体層44に対して、ソース側導電層51a、及びドレイン側導電層51b各々は、1つのメモリブロックMB内にM本設けられている。ソース側導電層51aソース側選択ゲート線SGS、及びドレイン側導電層51bドレイン側選択ゲート線SGDは、カラム方向にピッチ3Fをもってロウ方向にストライプ状に延びる。ソース側導電層51a、及びドレイン側導電層51bは、カラム方向に長さ2Fの幅をもって、長さFの間隔をおいて配置される。[効果]次に、図8~図11を参照して、第1の実施の形態による効果について説明する。比較例は、バックゲート線BGとダミーワード線SDWLとの間を短絡していない点においてのみ第1の実施の形態と異なる図示略。複数の上部配線層71それぞれは、図8に示すように、各種配線WL1~WL2N-1、SDWL、DDWL、BG、ソース側ゲート線SGS、ドレイン側ゲート線SGDとして機能する導電層にプラグ層Pを介して接続される。上部配線層71は、配線層60の上層に形成される。複数の上部配線層71それぞれは、カラム方向にピッチ2Fをもってロウ方向にストライプ状に延びる。上部配線層71は、カラム方向に長さFの幅を有する。上部配線層71は、メモリブロックMBのロウ方向の両端から各種配線として機能する導電層に向かって延びるように形成される。プラグ層Pは、基板20に対して垂直方向に延びる。ここで、図8に示すように、1つのメモリブロックMBに2N-1本のワード線WLが設けられていることから、それらに接続するためにメモリブロックMBのロウ方向両端にそれぞれN-1本の上部配線層71が必要とされる。また、1つのメモリブロックMB内にM本のソース側線選択ゲート線SGS及びM本のドレイン側選択ゲート線SGDが設けられていることから、それらに接続するためにメモリブロックMBのロウ方向両端にそれぞれM本の上部配線層71が必要とされる。また、1つのメモリブロックMB内に1本のダミーワード線SDWL及び1本のダミーワード線DDWLが設けられていることから、それに接続するためにメモリブロックMBのロウ方向両端にそれぞれ1本の上部配線層71が必要とされる。また、1つのメモリブロックMB内に1本のバックゲート線BGが設けられていることから、それに接続するためにメモリブロックMBのロウ方向一端に1本の上部配線層71が必要とされる。以上、1つのメモリブロックMBの一端側に、NM1本の上部配線層71が必要とされる。そして、上部配線層71はカラム方向にピッチ2Fで配置されるので、NM1本の上部配線層71のために、カラム方向に長さ2F×NM1のスペースが必要となる。一方、1つのメモリブロックMB内においてカラム方向にM個のメモリストリングMSメモリ半導体層44が設けられ、メモリストリングMSはカラム方向にピッチ6Fで配置される。よって、それらメモリストリングMSのために、カラム方向に長さ6F×Mのスペースが必要となる。ここで、メモリブロックMBのサイズを抑えるためには、上述したメモリストリングMSに必要とされるスペース6F×M内に、上部配線層71に必要とされるスペース2F×NM1を収める必要がある。すなわち、以下の数式1を満たす必要がある。6F×M≧2F×NM1...数式1上記数式1において、例えば、N=4とした場合、M=3となる。すなわち、比較例に係るメモリブロックMBにおいて、N=4の場合、最小でカラム方向に長さ6F×3のスペースが必要となる。N=4、M=3とした場合の比較例の上面図は、図9に示すようになる。図9に示すように、比較例においては、どの配線とも接続されない不必要な上部配線層71が形成されることとなる。次に、図10を参照して、第1の実施の形態について説明する。第1の実施の形態は、バックゲート線BGとダミーワード線SDWLとを短絡させている。その結果、比較例と異なり第1の実施の形態では、図10に示すように、1本バックゲート線BGと1本ダミーワード線SDWLに対して、共通に1本の上部配線層71を設けるだけでよい。具体的に、1本の上部配線層71は、1つのプラグ層Pを介してバックゲート導電層31バックゲート線BGに接続され、もう1つのプラグ層Pを介してワード線導電層41Nダミーワード線SDWLに接続される。したがって、第1の実施の形態において、必要とされる上部配線層71の本数は、比較例よりも1本少なく、メモリブロックMBのサイズを抑えるための条件は以下の数式2で表すことができる。6F×M≧2F×NM...数式2上記数式2において例えばN=4とした場合、M=2となる。すなわち、N=4とした場合、第1の実施の形態に係るメモリブロックMBは、最小でカラム方向に長さ6F×2のスペースが必要となる。したがって、第1の実施の形態は、比較例よりもメモリブロックMBのサイズをカラム方向に6Fだけ縮小化できる。N=4、M=2とした場合の比較例の上面図は、図11に示すようになる。図11に示すように、第1の実施の形態においては、比較例のように不必要な上部配線層71が形成されない。[不揮発性半導体記憶装置の動作]次に、図12を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の各種動作について説明する。先ず、図12を参照して、選択されたメモリトランジスタMTrのデータを読み出す読出動作READについて説明する。図12に示すように、読出動作時、ビット線BLは電圧Vblに充電され、ソース線SLは接地電圧Vssに設定される。選択されたメモリブロックMB以下、選択メモリブロックMBにおいて、選択されたワード線WL以下、選択ワード線WLは、読み出し電圧Vrefを印加される。読み出し電圧Vrefは、メモリトランジスタMTrが有し得る2つの閾値電圧分布の間の電圧である。また、非選択のワード線WL以下、非選択ワード線WL、ダミーワード線SDWL、DDWL、及びバックゲート線BGは、読み出しパス電圧Vreadを印加される。読み出しパス電圧Vreadは、非選択とされたメモリトランジスタMTrが保持するデータの如何によらず、非選択のメモリトランジスタMTrを導通させることができる電圧である。選択したドレイン側選択ゲート線SGD以下、選択ドレイン側選択ゲート線SGD、及び選択したソース側選択ゲート線SGS以下、選択ソース側選択ゲート線SGSは、電圧Vsgを印加される。非選択のドレイン側選択ゲート線SGD以下、非選択ドレイン側選択ゲート線SGD、及び非選択のソース側選択ゲート線SGS以下、非選択ソース側選択ゲート線SGSは、電圧Vssを印加される。ここで、電圧Vsgは、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTrを導通状態とする電圧である。電圧Vssは、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTrを非導通状態とする電圧である。上記制御により、選択したメモリトランジスタMTrのデータに応じて、ビット線BLからソース線SLに電流が流れる。これにより、データが読み出される。一方、非選択とされたメモリブロックMB以下、非選択メモリブロックMBにおいて、ワード線WL、ダミーワード線SDWL、DDWL、及びバックゲート線BGは、フローティングとされる。ソース側選択ゲート線SGS、及びドレイン側選択ゲート線SGDは、電圧Vssを印加される。これにより、非選択メモリブロックMBにおいて、ビット線BLからソース線SLに電流が流れることはない。次に、図12を参照して、選択されたメモリトランジスタMTrにデータをプログラムする動作PROGRAMについて説明する。プログラム動作は、選択したメモリトランジスタMTrに例えば2値のデータをプログラムする。図12に示すように、プログラム動作時、ビット線BLは、メモリトランジスタMTrにプログラムされる例えば2値のデータに応じて電圧Vdd又は電圧Vssを印加される。ソース線SLは、電圧Vddを印加される。選択メモリブロックMBにおいて、選択ワード線WLは、電圧Vpgmを印加される。電圧Vpgmは、選択したメモリトランジスタMTrの電荷蓄積層に電荷を注入するための電圧である。また、選択メモリブロックMBにおいて、非選択ワード線WLは、電圧Vpassを印加される。電圧Vpassは、非選択とされたメモリトランジスタMTrが保持するデータの如何によらず、非選択のメモリトランジスタMTrを導通させることができる電圧である。ダミーワード線SDWL、DDWL、及びバックゲート線BGは、電圧Vpmidを印加される。電圧Vpmidは、ダミートランジスタDTr-s、DTr-d、及びバックゲートトランジスタBTrを導通状態とする電圧である。選択ドレイン側選択ゲート線SGDは、電圧Vddを印加される。電圧Vddは、ビット線BLの電位がVssの時にドレイン側選択トランジスタSDTrを導通状態とし、ビット線BLの電位がVddの時にドレイン側選択トランジスタSDTrを非導通状態とするような電圧である。非選択ドレイン側選択ゲート線SGD、及びソース側選択ゲート線SGSは、電圧Vssを印加される。電圧Vssは、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrを非導通状態とする電圧である。上記制御により、選択したメモリトランジスタMTrの電荷蓄積層に電荷が注入され、データがプログラムされ得る。なお、非選択メモリブロックMBのプログラム動作においては、その読出動作と同様の制御が実行されるため、その説明は省略する。なお、書込動作は、プログラム動作とベリファイ動作により実行される。次に、図12を参照して、第1消去動作ERASE1について説明する。第1消去動作は、メモリブロックMB内の全てのメモリストリングMSを対象としてデータを消去する。第1消去動作は、ソース側選択トランジスタSSTrのゲートの近傍、及びドレイン側選択トランジスタSDTrのゲートの近傍でGIDL電流を生じさせる。図12に示すように、第1消去動作時、ビット線BLは電圧Veraを印加される。ソース線SLは、電圧Veraを印加される。選択メモリブロックMBにおいて、ワード線WLは、電圧Vssに設定される。ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSは、電圧Veragを印加される。ダミーワード線DDWL、SDWL、バックゲート線BGは、電圧Vemidを印加される。電圧Veragは、電圧Veraよりも小さい。電圧Vemidは、電圧Veragと電圧Vssとの間の電圧である。或いは電圧Vemidは、電圧Veragよりも小さい。上記制御により、ソース線SLの電圧Veraとソース側選択ゲート線SGSの電圧Veragとの間の電位差によりGIDL電流が発生する。また、ソース線SLの電圧Veraとドレイン側選択ゲート線SGDの電圧Veragとの間の電位差によりGIDL電流が発生する。このGIDL電流によりメモリストリングMSのボディの電圧は上昇する。そして、電圧Vssに設定されたメモリトランジスタMTrのゲートとメモリストリングMSのボディとの間の電位差により、データの消去が実行される。次に、図12を参照して、第2消去動作ERASE2について説明する。第2消去動作は、選択したソース線SL、選択ドレイン側選択ゲート線SGD、及び選択ソース側選択ゲート線SGSに接続されたメモリストリングMS以下、選択メモリストリングMSのみを対象としてデータを消去する。第2消去動作は、ソース側選択トランジスタSSTrのゲートの近傍のみでGIDL電流を生じさせる。図12に示すように、第2消去動作時、ビット線BLは電圧Veblを印加される。選択したソース線SLは、電圧Veraを印加される。非選択とされたソース線SLは、電圧Veblを印加される。選択メモリブロックMBにおいて、ワード線WLは、電圧Vssに設定される。ダミーワード線DDWLは、電圧Veraを印加される。選択ドレイン側選択ゲート線SGD、非選択ドレイン側選択ゲート線SGD、及び非選択ソース側選択ゲート線SGSは、電圧Veblを印加される。選択ソース側選択ゲート線SGSは、電圧Veragを印加される。ダミーワード線SDWL、及びバックゲート線BGは、電圧Vemidを印加される。上記制御により、選択されたソース線SLの電圧Veraと選択ソース側選択ゲート線SGSの電圧Veragとの間の電位差によりGIDL電流が発生する。このGIDL電流により選択メモリストリングMSのボディの電圧は上昇する。そして、電圧Vssに設定されたメモリトランジスタMTrのゲートと選択メモリストリングMSのボディとの間の電位差により、データの消去が実行される。次に、図12を参照して、第3消去動作ERASE3について説明する。第3消去動作は、メモリブロックMB内の選択ドレイン側選択ゲート線SGD及び選択ソース側選択ゲート線SGSに接続された選択メモリストリングMSを対象としてデータを消去する。第3消去動作は、ソース側選択トランジスタSSTrのゲートの近傍、及びドレイン側選択トランジスタSDTrのゲートの近傍でGIDL電流を生じさせる。図12に示すように、第3消去動作時、ビット線BLは電圧Veraを印加される。ソース線SLは、電圧Veraを印加される。選択メモリブロックMBにおいて、ワード線WLは、電圧Vssに設定される。選択ドレイン側選択ゲート線SGD、選択ソース側選択ゲート線SGSは、電圧Veragを印加される。非選択ドレイン側選択ゲート線SGD、非選択ソース側選択ゲート線SGSは、電圧Veraを印加される。ダミーワード線DDWL、SDWL、バックゲート線BGは、電圧Vemidを印加される。上記制御により、ソース線SLの電圧Veraと選択ソース側選択ゲート線SGSの電圧Veragとの間の電位差によりGIDL電流が発生する。また、ソース線SLの電圧Veraと選択ドレイン側選択ゲート線SGDの電圧Veragとの間の電位差によりGIDL電流が発生する。このGIDL電流によりメモリストリングMSのボディの電圧は上昇する。そして、電圧Vssに設定されたメモリトランジスタMTrのゲートとメモリストリングMSのボディとの間の電位差により、データの消去が実行される。[第2の実施の形態]次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第2の実施の形態において、第1の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。第2の実施の形態においては、図13に示すように、ダミーワード線SDWLとバックゲート線BGとは短絡しておらず、ダミーワード線DDWLとバックゲート線BGとが短絡される。この点のみにおいて、第2の実施の形態は第1の実施の形態と異なる。これにより、第1の実施の形態と同様に、バックゲート線BGとダミーワード線DDWLに必要とされる上部配線層71は1本で足りる。したがって、第2の実施の形態は、第1の実施の形態と同様にメモリブロックMBのサイズを縮小化することができる。なお、第2の実施の形態は、第1の実施の形態と同様の読出動作、プログラム動作、及び第1、第3消去動作を実行する。[第3の実施の形態]次に、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第3の実施の形態において、第1及び第2の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。第3の実施の形態においては、図14に示すように、第1の実施の形態と同様に、ダミーワード線SDWLとバックゲート線BGとが短絡している。更に、第3の実施の形態においては、第2の実施の形態と同様に、ダミーワード線DDWLとバックゲート線BGとが短絡している。これにより、N=4、M=2とした場合の第3の実施の形態の上面図は、図15に示すようになる。図15に示すように、バックゲート線BGとダミーワード線SDWLに必要とされる上部配線層71は1本で足りる。また、バックゲート線BGとダミーワード線DDWLに必要とされる上部配線層71は1本で足りる。したがって、第3の実施の形態は、第1及び第2の実施の形態と同様にメモリブロックMBのサイズを縮小化できる。なお、第3の実施の形態は、第2の実施の形態と同様の読出動作、プログラム動作、及び第1、第3消去動作を実行する。また、上記図3及び図4に示したように、バックゲート線BGバックゲート導電層31は、メモリブロックMBを構成する積層構造の最も下側に形成される。したがって、バックゲート線BGは、その下の基板20と大きな容量を持つことがある。そこで、バックゲート線BGには、その他のワード線WLなどに比べて大きな駆動能力が必要とされる。これに対して、第3の実施の形態は、バックゲート線BGの両側に上部配線層71を設けて、その2本の上部配線層71によりバックゲート線BGを駆動している。したがって、第3の実施の形態は、十分にバックゲート線BGを駆動することができる。[第4の実施の形態]次に、第4の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第4の実施の形態において、第1乃至第3の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。先ず、図16を参照して、第4の実施の形態の回路構成について説明する。第4の実施の形態において、メモリストリングMSは、図16に示すように、メモリトランジスタMTr1~MTr2N-2、ダミートランジスタDTr-d1、DTr-d2、DTr-s1、DTr-s2、及びバックゲートトランジスタBTrを有する。この点において、第4の実施の形態は、第1~第3の実施の形態と異なる。ダミートランジスタDTr-d1、DTr-d2、DTr-s1、DTr-s2は、メモリトランジスタMTrと略同一の構造を有するが、データ記憶のためには用いられない。ソース線SL側からビット線BL側へと、ダミートランジスタDTr-s1、メモリトランジスタMTr1~MTr2N-2、ダミートランジスタDTr-s2、バックゲートトランジスタBTr、ダミートランジスタDTr-d2、メモリトランジスタMTrN-1~MTr2N-2、ダミートランジスタDTr-d1の順番で、それらは直列接続される。L行M列にマトリクス状に配列されたダミートランジスタDTr-d1のゲートは、ダミーワード線DDWL1に共通接続される。L行M列にマトリクス状に配列されたダミートランジスタDTr-d2のゲートは、ダミーワード線DDWL2に共通接続される。L行M列にマトリクス状に配列されたダミートランジスタDTr-s1のゲートは、ダミーワード線SDWL1に共通接続される。L行M列にマトリクス状に配列されたダミートランジスタDTr-s2のゲートは、ダミーワード線SDWL2に共通接続される。そして、図16に示すように、バックゲート線BGとダミーワード線SDWL2との間は短絡している。なお、第4の実施の形態において、ワード線導電層411は、ダミートランジスタDTr-s2、DTr-d2のゲート、及びダミーワード線SDWL2、DDWL2として機能する。ワード線導電層412~41N-1は、メモリトランジスタMTr1~MTr2N-2のゲート、及びワード線WL1~WL2N-2として機能する。ワード線導電層41Nは、ダミートランジスタDTr-s1、DTr-d1のゲート、及びダミーワード線SDWL1、DDWL1として機能する。上記のようにバックゲート線BGとダミーワード線SDWL2との間が短絡している。これにより、N=4、M=2とした場合の第4の実施の形態の上面図は、図17に示すようになる。したがって、第4の実施の形態においても、図17に示すように、上記第1~第3の実施の形態と同様にメモリブロックMBのサイズを縮小化することができる。[その他]以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記第1~第4の実施の形態は、カラム方向からみてU字状のメモリ半導体層44を有する。しかしながら、図18に示すように、ロウ方向及びカラム方向からみてI字柱状のメモリ半導体層44’を有するものであってもよい。この場合、ダミーワード線SDWLとダミーワード線DDWLが短絡していればよい。例えば、上記第1~第3の実施の形態では、ダミートランジスタDTr-d、DTr-sを有する例を説明した。しかし、ダミートランジスタDTr-d、DTr-sのいずれか一方のみを有する不揮発性半導体記憶装置とすることも可能である。また、上記第1~第3の実施の形態においては、ダミートランジスタDTr-d、DTr-sがメモリストリングMSの端部に接続される例を説明した。しかし、ダミートランジスタDTr-d、DTr-sは、例えばメモリストリングMSの中央部に位置してもよい。