スイッチングトランジスタを含むスイッチング電源の制御回路であって、前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、前記フィードバック電圧を、前記基準電圧より低く設定された所定の下側しきい値電圧と比較し、前記フィードバック電圧が前記下側しきい値電圧より低くなるとアサートされる第1比較信号を生成する下側コンパレータと、前記パルス幅変調信号および前記第1比較信号を受け、a前記第1比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、b1前記第1比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第1パルス幅を有する第1固定パルス信号にもとづき前記スイッチングトランジスタを駆動するドライバと、を備えることを特徴とする制御回路。前記第1固定パルス信号のデューティ比は100であることを特徴とする請求項1に記載の制御回路。前記第1固定パルス信号のデューティ比は90以上であることを特徴とする請求項1に記載の制御回路。前記ドライバは、前記第1比較信号がアサートされると、前記パルス幅変調信号の複数の周期にわたり連続して前記スイッチングトランジスタをオンするレベルを持続する前記第1固定パルス信号を出力することを特徴とする請求項1に記載の制御回路。前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第2比較信号を生成する上側コンパレータをさらに備え、前記ドライバは、前記パルス幅変調信号および前記第1比較信号に加えて前記第2比較信号を受け、a前記第1比較信号および第2比較信号の両方がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、b1前記第1比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第1デューティ比を有する第1固定パルス信号にもとづき前記スイッチングトランジスタを駆動し、b2前記第2比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第2パルス幅を有する第2固定パルス信号にもとづき前記スイッチングトランジスタを駆動することを特徴とする請求項1に記載の制御回路。スイッチングトランジスタを含むスイッチング電源の制御回路であって、前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第2比較信号を生成する上側コンパレータと、前記パルス幅変調信号および前記第2比較信号を受け、a前記第2比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、b2前記第2比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第2パルス幅を有する第2固定パルス信号にもとづき前記スイッチングトランジスタを駆動するドライバと、を備えることを特徴とする制御回路。前記第2固定パルス信号のデューティ比は0であることを特徴とする請求項5または6に記載の制御回路。前記第2固定パルス信号のデューティ比は10以下であることを特徴とする請求項5または6に記載の制御回路。前記ドライバは、前記第2比較信号がアサートされると、前記パルス幅変調信号の複数の周期にわたり連続して前記スイッチングトランジスタをオフさせるレベルを持続する前記第2固定パルス信号を出力することを特徴とする請求項5または6に記載の制御回路。被試験デバイスに対して電力を供給するスイッチング電源であって、請求項1から9のいずれかに記載の制御回路によって制御されるスイッチング電源を備えることを特徴とする試験装置。スイッチングトランジスタを含むスイッチング電源の制御方法であって、前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するステップと、前記フィードバック電圧を、前記基準電圧より低く設定された所定の下側しきい値電圧と比較し、前記フィードバック電圧が前記下側しきい値電圧より低くなるとアサートされる第1比較信号を生成するステップと、a前記第1比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、b1前記第1比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第1パルス幅を有する第1固定パルス信号にもとづき前記スイッチングトランジスタを駆動するステップと、を備えることを特徴とする制御方法。前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第2比較信号を生成するステップをさらに備え、a前記第1比較信号および第2比較信号の両方がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、b1前記第1比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第1パルス幅を有する第1固定パルス信号にもとづき前記スイッチングトランジスタを駆動し、b2前記第2比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第2パルス幅を有する第2固定パルス信号にもとづき前記スイッチングトランジスタを駆動することを特徴とする請求項11に記載の制御方法。スイッチングトランジスタを含むスイッチング電源の制御方法であって、前記スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するステップと、前記フィードバック電圧を、前記基準電圧より高く設定された所定の上側しきい値電圧と比較し、前記フィードバック電圧が前記上側しきい値電圧より高くなるとアサートされる第2比較信号を生成するステップと、a前記第2比較信号がネゲートされているときは、前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動し、b2前記第2比較信号がアサートされるときは、前記パルス幅変調信号と同期し、かつ所定の第2パルス幅を有する第2固定パルス信号にもとづき前記スイッチングトランジスタを駆動するステップと、を備えることを特徴とする制御方法。誤差増幅器を用いたフィードバック制御の過渡応答特性の問題を解決するために、ヒステリシス制御方式のDC/DCコンバータが利用される場合もある。ヒステリシス制御方式では、ヒステリシスコンパレータによって、DC/DCコンバータの出力電圧を、ヒステリシスを有するしきい値電圧基準電圧と比較し、比較結果に応じてスイッチングトランジスタをスイッチングさせる。この方式では、位相補償器が不要となるため、高速応答が実現できる。一方でヒステリシス制御方式のDC/DCコンバータは、スイッチング周波数が時々刻々と変動するという問題を有する。スイッチング周波数が変動すると、他のDC/DCコンバータや他の回路との間で同期をとることができない。また、原理的に出力電圧にリップルが重畳するため、低ノイズ化が難しい。また過渡応答を改善するために負荷のコンデンサ容量を大きくすると意図した動作が得られなくなり、また負荷のコンデンサにある程度大きな等価直列抵抗ESR:EquivalentSeriesResistanceが必要となる。本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、別の回路との同期を維持しつつ、負荷応答が改善されたスイッチング電源の提供にある。本発明のある態様は、スイッチングトランジスタを含むスイッチング電源の制御回路に関する。制御回路は、スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、フィードバック電圧を、基準電圧より低く設定された所定の下側しきい値電圧と比較し、フィードバック電圧が下側しきい値電圧より低くなるとアサートされる第1比較信号を生成する下側コンパレータと、パルス幅変調信号および第1比較信号を受け、a第1比較信号がネゲートされているときは、パルス幅変調信号にもとづきスイッチングトランジスタを駆動し、b1第1比較信号がアサートされるときは、パルス幅変調信号と同期し、かつ所定の第1パルス幅を有する第1固定パルス信号にもとづきスイッチングトランジスタを駆動するドライバと、を備える。この態様によると、負荷が安定している場合には、パルス幅変調信号にもとづいてスイッチングトランジスタが駆動され、スイッチング電源の出力電圧が基準電圧に応じた目標レベル付近に安定化される。負荷電流が急激に増加すると、言い換えれば負荷が突然重くなると、パルス幅変調器の応答が追従できずに、フィードバック電圧が下側しきい値電圧まで低下し、第1比較信号がアサートされる。これにより、パルス幅変調信号にもとづく制御から、第1固定パルス信号にもとづく制御に移行するため、フィードバック電圧を直ちに基準電圧に近づけることができ、応答性を改善できる。加えて、第1固定パルス信号は、パルス幅変調信号と同期して生成されるため、第1固定パルス信号にもとづく制御と、パルス幅変調信号にもとづく制御の間で遷移が発生しても、他の回路との同期を維持することができる。第1固定パルス信号のデューティ比は90以上であってもよい。第1固定パルス信号のデューティ比は100であってもよい。ドライバは、第1比較信号がアサートされると、パルス幅変調信号の複数の周期にわたり連続してスイッチングトランジスタをオンさせるレベルを持続する第1固定パルス信号を出力してもよい。本発明の別の態様もまた、制御回路である。この制御回路は、スイッチング電源の出力電圧に応じたフィードバック電圧が所定の基準電圧に近づくようにデューティ比が調節されるパルス幅変調信号を生成するパルス幅変調器と、フィードバック電圧を、基準電圧より高く設定された所定の上側しきい値電圧と比較し、フィードバック電圧が上側しきい値電圧より高くなるとアサートされる第2比較信号を生成する上側コンパレータと、パルス幅変調信号および第2比較信号を受け、a第2比較信号がネゲートされているときは、パルス幅変調信号にもとづきスイッチングトランジスタを駆動し、b2第2比較信号がアサートされるときは、パルス幅変調信号と同期し、かつ所定の第2パルス幅を有する第2固定パルス信号にもとづきスイッチングトランジスタを駆動するドライバと、を備える。この態様によると、負荷が安定している場合には、パルス幅変調信号にもとづいてスイッチングトランジスタが駆動され、フィードバック電圧が基準電圧付近に安定化される。負荷電流が急激に減少すると、言い換えれば負荷が突然軽くなると、パルス幅変調器の応答が追従できずに、フィードバック電圧が上側しきい値電圧まで上昇し、第2比較信号がアサートされる。これにより、パルス幅変調信号にもとづく制御から、第2固定パルス信号にもとづく制御に移行するため、フィードバック電圧を直ちに基準電圧に近づけることができ、応答性を改善できる。加えて、第2固定パルス信号は、パルス幅変調信号と同期して生成されるため、第2固定パルス信号にもとづく制御と、パルス幅変調信号にもとづく制御の間で遷移が発生しても、他の回路との同期を維持することができる。第2固定パルス信号のデューティ比は10以下であってもよい。また第2固定パルス信号のデューティ比は0であってもよい。ドライバは、第2比較信号がアサートされると、パルス幅変調信号の複数の周期にわたり連続してスイッチングトランジスタをオフさせるレベルを持続する第2固定パルス信号を出力してもよい。本発明の別の態様は、試験装置に関する。試験装置は、被試験デバイスに対して電力を供給するスイッチング電源を備える。スイッチング電源は、制御回路によって制御される。なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、別の回路との同期を維持しつつ、スイッチング電源の負荷応答を改善できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aが、部材Bと接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。図2は、実施の形態に係るDC/DCコンバータ4構成を示す回路図である。DC/DCコンバータ4は、同期整流型の降圧コンバータであり、その入力端子P1には、直流電源6からの入力電圧VINが入力される。DC/DCコンバータ4の出力端子P2には負荷8が接続され、入力電圧VINを降圧して目標レベルに安定化した出力電圧VOUTを、負荷8に供給する。DC/DCコンバータ4は、制御回路100および出力回路102を備える。出力回路102は、スイッチングトランジスタM1、同期整流トランジスタM2、インダクタL1、出力キャパシタC1を含む。出力回路102の構成は一般的なものであるため説明を省略する。制御回路100は、出力電圧VOUTに応じたフィードバック電圧VFBを受け、それが出力電圧の目標レベルに応じた基準電圧VREFと一致するように、スイッチングトランジスタM1および同期整流トランジスタM2を駆動する。制御回路100は、パルス幅変調器10、ドライバ20、下側コンパレータ30、上側コンパレータ32を備える。パルス幅変調器10は、DC/DCコンバータ4の出力電圧VOUTに応じたフィードバック電圧VFBが所定の基準電圧VREFに近づくようにデューティ比パルス幅が調節されるPWM信号SPWMを生成する。図2のパルス幅変調器10は、いわゆる電圧モード制御を行う回路であるが、特に限定されるものではなく、ピーク電流モード、平均電流モードなど、公知の、あるいは将来利用可能なさまざまな変調器が適用可能である。図2のパルス幅変調器10は、誤差増幅器12、位相補償器14、PWMコンパレータ16、オシレータ18を備える。誤差増幅器12は、フィードバック電圧VFBと基準電圧VREFの誤差を増幅し、誤差に応じた誤差電圧VERRを生成する。位相補償器14は、誤差電圧VERRの高周波成分を除去する。位相補償器14は、ローパスフィルタ、またはローパスフィルタおよびハイパスフィルタを並列に組み合わせて構成してもよい。具体的には誤差増幅器12は、gmアンプであり、位相補償器14は、誤差増幅器12の出力端子と接地端子の間に直列に接続されたキャパシタおよび抵抗を含んでもよい。オシレータ18は、所定の周波数を有する三角波もしくはのこぎり波の周期電圧VOSCを生成する。またオシレータ18は、周期信号VOSCと同期し、かつ同じ周波数を有するクロック信号CLKを生成する。周期信号VOSCおよびクロック信号CLKの周期をTpと書く。PWMコンパレータ16は、誤差電圧VERRを周期電圧VOSCと比較し、VERR>VOSCのときに第1レベルたとえばハイレベル、VERR<VOSCのとき第2レベルたとえばローレベルとなるPWM信号SPWMを出力する。PWM信号SPWMのデューティ比周期Tpに対するハイレベルの期間の比率は、フィードバック電圧VFBが基準電圧VREFに近づくようにフィードバック制御される。下側コンパレータ30は、DC/DCコンバータ4の出力電圧VOUTに応じたフィードバック電圧VFBを、基準電圧VREFより低く設定された所定の下側しきい値電圧VTH_Lと比較する。VTH_L=VREF-ΔVLとする。下側コンパレータ30は、フィードバック電圧VFBが下側しきい値電圧VTH_Lより低くなるとアサートハイレベルされる第1比較信号CMP1を生成する。上側コンパレータ32は、フィードバック電圧VFBを、基準電圧VREFより高く設定された所定の上側しきい値電圧VTH_Hと比較する。VTH_H=VREFΔVHとする。上側コンパレータ32は、フィードバック電圧VFBが上側しきい値電圧VTH_Hより高くなるとアサートハイレベルされる第2比較信号CMP2を生成する。ドライバ20は、PWM信号SPWM、第1比較信号CMP1、第2比較信号CMP2およびクロック信号CLKを受ける。ドライバ20は、以下のように、スイッチングトランジスタM1および同期整流トランジスタM2を駆動する。aドライバ20は、第1比較信号CMP1および比較信号CMP2の両方がネゲートされているとき、言い換えれば、フィードバック電圧VFBが、下側しきい値電圧VTH_Lから上側しきい値電圧VTH_Hの範囲に含まれているとき、PWM信号SPWMにもとづきスイッチングトランジスタM1および同期整流トランジスタM2を駆動する。具体的には、ドライバ20は、PWM信号SPWMがハイレベルの期間、スイッチングトランジスタM1をオン、同期整流トランジスタM2をオフし、PWM信号SPWMがローレベルの期間、スイッチングトランジスタM1をオフ、同期整流トランジスタM2をオンする。なお、スイッチングトランジスタM1と同期整流トランジスタM2の両方が同時にオンするのを防止するため、デッドタイムを挿入してもよい。b1ドライバ20は、第1比較信号CMP1がアサートされるとき、すなわち、フィードバック電圧VFBが下側しきい値電圧VTH_Lを下回ると、第1固定パルス信号S1にもとづき、スイッチングトランジスタM1および同期整流トランジスタM2を駆動する。第1固定パルス信号S1は、PWM信号SPWMと同期し、かつ所定の第1パルス幅を有している。たとえば第1固定パルス信号S1の第1デューティ比は90以上であることが好ましい。本実施の形態において、第1デューティ比は100である。b2ドライバ20は、第2比較信号CMP2がアサートされるとき、すなわちフィードバック電圧VFBが上側しきい値電圧VTH_Hを上回ると、第2固定パルス信号S2にもとづき、スイッチングトランジスタM1および同期整流トランジスタM2を駆動する。第2固定パルス信号S2は、第1固定パルス信号S1同様にPWM信号SPWMと同期し、かつ所定の第2パルス幅を有している。たとえば第2固定パルス信号S2の第2デューティ比は10以下であることが好ましい。本実施の形態において、第2デューティ比は0である。つまり第2パルス幅はゼロである。ドライバ20は、パルス合成部22および駆動部24を備える。パルス合成部22は、第1比較信号CMP1、第2比較信号CMP2がともにネゲートローレベルされるとき、パルス幅変調器10からのPWM信号SPWMを通過させる。また、パルス合成部22は、第1比較信号CMP1がアサートされると、クロック信号CLKの1周期Tpの間、その出力をハイレベルに固定し、第1固定パルス信号S1を出力する。パルス合成部22は、第2固定パルス信号S2がアサートされると、クロック信号CLKの1周期Tpの間、その出力をローレベルに固定し、第2固定パルス信号S2を出力する。なおパルス合成部22は、インダクタL1に流れるインダクタ電流ILなどに応じた帰還信号を受け、電流モード制御をする回路を内蔵してもよい。図3a、bは、パルス合成部22の構成例を示す回路図である。図3aのパルス合成部22aはセレクタSELおよびフリップフロップFFを含む。フリップフロップFFは、第1比較信号CMP1、第2比較信号CMP2を、クロック信号CLKのエッジごとにラッチする。セレクタSELは、PWM信号SPWM、ハイレベル電圧VH、ローレベル電圧VLのうち、フリップフロップFFの出力信号に応じたひとつを選択する。図3bのパルス合成部22bは、フリップフロップFFと、論理ゲートOR1、AND1を含む。ORゲートOR1は、PWM信号SPWMと、ラッチされた第1比較信号CMP1の論理和を生成する。第1比較信号CMP1がアサートされると、クロック信号CLKの1周期にわたり、ORゲートOR1の出力はハイレベルに固定される。ANDゲートAND1は、ORゲートOR1の出力と、フリップフロップFFの出力Q2の反転信号Q2の論理積を生成する。第2比較信号CMP2がアサートされると、クロック信号CLKの1周期にわたり、AND1ゲートAND1の出力はローレベルに固定される。パルス合成部22の構成は、図3に示されるものには限定されず、デジタル回路あるいはアナログ回路によって構成することができ、その構成は特に限定されない。図2の駆動部24は、パルス合成部22からの信号SPWM、S1、S2にもとづき、スイッチングトランジスタM1および同期整流トランジスタM2を相補的にスイッチングする。以上が実施の形態に係るDC/DCコンバータ4の構成である。続いてその動作を説明する。第1制御負荷変動が小さい定常状態では、フィードバック電圧VFBが基準電圧VREF付近に保たれる。VTH_L<VFB<VTH_Hが成り立つとき第1比較信号CMP1、第2比較信号CMP2はいずれもネゲートされており、パルス幅変調器10を含むフィードバックループによって、出力電圧VOUTが目標レベルに保たれる。第2制御負荷変動が発生すると、パルス幅変調器10がその変動に追従できず、出力電圧VOUTおよびフィードバック電圧VFBが変動する。負荷8に流れる負荷電流が急激に増加したり入力電圧VINが急激に低下すると、出力電圧VOUTが低下し、VFB<VTH_Lとなって第1比較信号CMP1がアサートされる。その結果、直ちにクロック信号CLKPWM信号の1周期Tpにわたり、スイッチングトランジスタM1がオン、同期整流トランジスタM2がオフに固定される。これを第2制御ともいう。これにより、出力電圧VOUTが上昇する方向にフィードバックがかかり、VTH_L<VFBの状態に戻ると、パルス幅変調器10による制御に復帰する。もし、1クロックにわたる第2制御によって第1制御に戻らない場合、続く周期も第2制御が継続される。第3状態反対に負荷8に流れる負荷電流が急激に減少したり、入力電圧VINが急激に上昇すると、出力電圧VOUTが上昇し、VFB>VTH_Hとなって第2比較信号CMP2がアサートされる。その結果、直ちにクロック信号CLKPWM信号の1周期Tpにわたり、スイッチングトランジスタM1がオフ、同期整流トランジスタM2がオンに固定される。これを第3制御という。これにより、出力電圧VOUTが低下する方向にフィードバックがかかり、VFB<VTH_Hの状態に戻ると、パルス幅変調器10による制御に復帰する。もし、1クロックにわたる第3制御によって第1制御に戻らない場合、続く周期も第3制御が継続される。このように、実施の形態に係るDC/DCコンバータ4によれば、定常状態では意匠補償器を有するパルス幅変調器10によって、出力電圧VOUTを小さなリップルで目標レベル付近に保つことができる。また、急峻な負荷変動や入力電圧変動が発生し、出力電圧VOUTが目標レベルから逸脱すると、ただちに下側コンパレータ30もしくは上側コンパレータ32による第2制御もしくは第3制御に切りかわる。第2制御、第3制御のフィードバックループは、位相補償器を有さないため、きわめて高速な応答性を有する。したがって、パルス幅変調器10を用いる第1制御に比べてきわめて短時間で出力電圧VOUTを元の目標レベルに引き戻すことができる。さらに、下側コンパレータ30や上側コンパレータ32を含むフィードバック制御において生成される第1固定パルス信号S1および第2固定パルス信号S2は、いずれも、クロック信号CLK、すなわちPWM信号SPWMと同期している。したがってパルス幅変調器10によるフィードバック制御と、下側コンパレータ30もしくは上側コンパレータ32によるフィードバック制御のいずれの場合でも、常にオシレータ18との同期動作が保証されることになり、DC/DCコンバータ4とその他の回路ブロックの同期を維持することが可能となる。ここで、実施の形態に係るDC/DCコンバータ4の効果は、以下の比較技術との対比によって、より明確となる。比較技術電圧モードの欠点と、ヒステリシスモードの欠点を補うために、電圧モードとヒステリシスモードを組み合わせた制御回路について検討する。この比較技術に係る制御回路では、定常状態において電圧モードで動作し、良好な出力電圧のレギュレーションを得ることができる。また負荷変動時や入力電圧変動時には、ヒステリシスモードで動作し、その高速な応答性によって、出力電圧の変動を抑制できる。ところが比較技術に係る制御回路は、定常状態では内部オシレータと同期して動作するため外部回路との周波数同期が可能であるが、過渡状態では外部回路との周波数同期、位相同期がともにとれなくなるという問題が生ずる。これに対して、実施の形態に係るDC/DCコンバータ4は、常にオシレータ18と同期動作するため、外部回路との周波数同期、位相同期を保つことが可能となるという効果を得ることができる。続いて、しきい値電圧VTH_H、VTH_Lの好ましい設定について説明する。スイッチングトランジスタM1のオン時間をTon、そのオフ時間をTOFFと書く。デッドタイムを無視すれば、TONTOFF=Tpが成り立つ。VTH_L<VFB<VTH_Hが成り立つ期間、パルス幅変調器10によって出力電圧VOUTが目標レベルVOUT1に安定化される。第1状態におけるインダクタL1に流れるインダクタ電流ILのリップルΔI1は、式1で与えられる。ΔIa=VIN-VOUTaTON/L=VOUTaTOFF/L...1VFB<VTH_Lとなり第2制御がなされる期間、クロック信号CLKの1周期Tpの間、スイッチングトランジスタM1がオン、同期整流トランジスタM2がオフとなる。このときのインダクタ電流ILのリップルΔIbは、式2で与えられる。ΔIb=VIN-VOUTbTp/L...2式2のVOUTbは、第2制御中の出力電圧VOUTの平均レベルを表しており、VOUTb=VOUTaVdropb...2aが成り立つものとする。ただし、Vdropb<0である。第3状態のVTH_H<VFBとなる期間、クロック信号CLKの1周期Tpの間、スイッチングトランジスタM1がオフ、同期整流トランジスタM2がオンとなる。このときのインダクタ電流ILのリップルΔIcは、式3で与えられる。ΔIc=VOUTcTp/L...3式3のVOUTcは、第3状態における出力電圧VOUTの平均レベルを表しており、VOUTc=VOUTaVdropc...3aが成り立つものとする。ただし、Vdropc>0である。式2、3を瞬時値で書き直すと、式2b、3bを得る。ΔIbt=VIN-VOUTa-Vdropbt/L...2bΔIct=VOUTaVdropct/L...3b式2b、3bから、第2制御、第3制御中における出力電圧VOUTの変動量ΔVOUTb、ΔVOUTcは、それぞれ式4、5で与えられる。ΔVOUTb=1/C×∫0Tp{VIN-VOUTa-Vdropbt/L}dt=VIN-VOUTa-VdropbTp2/2CL...4ΔVOUTc=1/C×∫0Tp{VOUTaVdropct/L}dt=VOUTaVdropcTp2/2CL...5Vdropb、Vdropcが、いずれもVIN-VOUT、およびVOUTに対して無視しうるほど小さいと仮定すると、式6、7を得る。ΔVOUTb≒VIN-VOUTaTp2/2CL...6ΔVOUTc≒VOUTaTp2/2CL...7式6、7のΔVOUTbおよびΔVOUTcはそれぞれ、第1固定パルス信号S1および第2固定パルス信号S2によってスイッチングトランジスタM1、同期整流トランジスタM2を駆動したときの出力電圧VOUTの変化量を示す。したがって、ΔVOUTb≦Vdropbとなった場合に、第1固定パルス信号S1による制御に、ΔVOUTc≧Vdropcとなった場合に、第2固定パルス信号S2による制御に切りかえることにより、出力電圧VOUTを目標レベルVOUTaに保つことができる。したがって、しきい値電圧VTH_L、VTH_Hは以下のように定めればよい。VTH_L=VREFΔVL=VREF-KbVIN-VOUTaTp2/2CLVTH_H=VREFΔVH=VREFKcVOUTaTp2/2CLここでKb、Kcは、系の安定性を高めるための係数であり1以上に設定する。出力電圧VOUTのリップルを考慮すると、ΔVOUTb≦VdropbVripple/2となった場合に、第1固定パルス信号S1による制御に切りかえ、ΔVOUTc≧Vdropc-Vripple/2となった場合に、第2固定パルス信号S2による制御に切りかえればよい。したがって、しきい値電圧VTH_L、VTH_Hは以下のように定めればよい。VTH_L=VREF-KbVIN-VOUTaTp2/2CLVripple/2VTH_H=VREFKcVOUTaTp2/2CL-Vripple/2VIN、VOUTが固定される系では、リップルVrippleを定数として扱うことにより、しきい値電圧VTH_L、VTH_Hを固定してもよい。あるいは、インダクタ電流ILを検出し、リップルVrippleを推定してもよい。たとえば電流モードのパルス幅変調器10には、インダクタ電流ILを検出する手段が存在するため、それを利用すればよい。この場合、推定されたリップルVrippleに応じて、しきい値電圧VTH_L、VTH_Hを変化させることができ、より良好な制御を行うことができる。以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。変形例1コンバータの種類について実施の形態では、同期整流型の降圧DC/DCコンバータ4を説明したが、本発明はそれに限定されない。たとえば同期整流トランジスタM2に代えてダイオードを有するダイオード整流型のコンバータにも適用可能である。また、出力回路102のインダクタL1に代えて、トランスを有する絶縁型のコンバータにも同様に適用することができる。さらに、昇圧型、あるいは昇降圧型のDC/DCコンバータにも適用可能である。これらの変形例においては、出力回路102の回路トポロジーを適宜変更すればよく、またドライバ20の構成を修正すればよい。さらには、AC/DCコンバータあるいはDC/ACコンバータにも適用することができる。すなわち、スイッチングトランジスタを備えるさまざまなスイッチング電源に適用できる。変形例2コンパレータの個数について実施の形態では、2つの下側コンパレータ30、上側コンパレータ32を有する場合を説明したが本発明はそれに限定されない。出力電圧VOUTのドロップのみを抑制したい場合には、上側コンパレータ32を省略することができ、出力電圧VOUTの上昇のみを抑制したい場合には、下側コンパレータ30を省略することができる。あるいは下側コンパレータ30、上側コンパレータ32それぞれを、複数個設けてもよい。この場合、各コンパレータごとに、異なるパルス幅の固定パルス信号を生成するように構成すればよい。たとえばM個の下側コンパレータ30を設ける場合、i番目1≦i≦Mの下側コンパレータ30の出力がアサートされたとき、クロック信号のi周期の間、スイッチングトランジスタM1を連続してオンするようにしてもよい。同様に、N個の上側コンパレータ32を設ける場合、j番目1≦j≦Nの下側コンパレータ30の出力がアサートされたとき、クロック信号のj周期の間、スイッチングトランジスタM1を連続してオフするようにしてもよい。変形例3第1固定パルス信号S1、第2固定パルス信号S2のパルス幅について実施の形態では、第1固定パルス信号S1のデューティ比が100、第2固定パルス信号S2のデューティ比が0の場合を説明したが、本発明はそれに限定されない。第1固定パルス信号S1の第1デューティ比を100としたときの、第2制御による変化量ΔVOUTbが大きすぎる場合には、第1デューティ比を100より小さな値とするとよい。同様に第2固定パルス信号S2の第2デューティ比を0としたときの、第3制御による変化量ΔVOUTcが大きすぎる場合には、第2デューティ比を0より大きな値とするとよい。反対に、第1固定パルス信号S1の第1デューティ比を100としたときの、第2制御による変化量ΔVOUTbが小さすぎると、下側しきい値電圧VTH_Lが基準電圧VREFと近くなりすぎ、回路動作が不安定となるかもしれない。この場合、第1固定パルス信号S1は、PWM信号クロック信号の複数nnは2以上の整数の周期にわたり連続してスイッチングトランジスタM1をオンするレベルを持続するようにしてもよい。すなわち、第2制御が、n×Tpを単位として実行されるようにしてもよい。このときの第1固定パルス信号S1の第1デューティ比は、n×100であると言える。図2のパルス合成部22には、クロック信号CLKを1/n分周したクロック信号を供給すればよい。また第2固定パルス信号S2の第2デューティ比を0としたときの、第3制御による変化量ΔVOUTcが小さすぎると、上側しきい値電圧VTH_Hが基準電圧VREFと近くなりすぎ、回路動作が不安定となるかもしれない。この場合、第2固定パルス信号S2は、PWM信号クロック信号の複数nnは2以上の整数の周期にわたり連続してスイッチングトランジスタM1をオフするレベルを持続するようにしてもよい。すなわち、第3制御が、n×Tpを単位として実行されるようにしてもよい。図2のパルス合成部22には、クロック信号CLKを1/n分周したクロック信号を供給すればよい。変形例4各信号のハイレベル、ローレベルの割り当ては一例である。たとえば実施の形態では、アサートがハイレベル、ネゲートがローレベルとして説明したが、ハイレベルとローレベルを反転してもよい。最後に、DC/DCコンバータ4の用途について説明する。図4は、図2のDC/DCコンバータ4を備える試験装置2のブロック図である。試験装置2は、DUT被試験デバイス1に信号を与え、DUT1からの信号を期待値と比較して、DUT1の良否や不良箇所を判定する。試験装置2は、ドライバDR、コンパレータタイミングコンパレータCP、DC/DCコンバータ4などを備える。ドライバDRは、DUT1に対して試験信号テストパターンを出力する。この試験信号は図示しないタイミング発生器TG、パターン発生器PGおよび波形整形器FCいずれも不図示などによって生成され、ドライバDRに入力される。DUT1が出力する信号は、コンパレータCPに入力される。コンパレータCPは、DUT1からの信号を所定のしきい値と比較し、比較結果を適切なタイミングでラッチする。コンパレータCPの出力は、その期待値と比較される。DC/DCコンバータ4の出力端子P2は、電源ラインLVDDを介してDUT1の電源端子VDDと接続される。DUT1の電源端子VDDの直近には、バイパスコンデンサキャパシタC1が接続されている。DC/DCコンバータ4とDUT1が離れて配置される場合、すなわち電源ラインLVDDが長い場合には、DUT1の電源端子VDDに近い箇所の電圧VOUTに応じた電圧VFBを制御回路100にフィードバックしてもよい。この場合、誤差増幅器12、下側コンパレータ30、上側コンパレータ32に対するフィードバック電圧VFBのうち、いくつかを出力回路102に近い箇所から取り出し、残りのいくつかを、DUT1の電源端子VDDに近い箇所から取り出してもよい。これにより発振耐性を高めることができ、系を安定化できる。試験中、DUT1にはさまざまなテストパターンが与えられ、DUT1の動作電流はダイナミックに変動する。したがってDC/DCコンバータ4の応答速度が低いと、電源端子VDDの電圧が大きく変動する。電源電圧が変動するとDUT1が正常品であったとしても、フェイル判定がなされるおそれがある。このことから、試験装置2のDC/DCコンバータ4には、高速な応答性が求められる。上述のDC/DCコンバータ4はその良好な応答性から、試験装置4に好適である。また試験装置2は、膨大な個数のDUTを同時に試験するため、DC/DCコンバータ4が多数設けられるが、複数のDC/DCコンバータ4は同期動作できることが望ましい。この観点からも、実施の形態のDC/DCコンバータ4は試験装置に好適に利用できる。ただしDC/DCコンバータ4の用途は試験装置2には限定されず、さまざまな分野で利用しうることは言うまでもない。実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。