リアルメモリセルと、前記リアルメモリセルに接続され、前記リアルメモリセルのアクセスが禁止される第1モード中にフローティング状態になることで、第1電源線に供給される電源電圧と接地電圧との中間の電圧に設定されるリアルビット線と、前記第1モード中に前記第1電源線と前記リアルビット線との接続を解除し、前記リアルメモリセルのアクセスが許可される第2モード中に前記第1電源線を前記リアルビット線に接続する第1プリチャージ回路と、前記リアルビット線の負荷と同じ負荷を有するダミービット線と、前記第1モード中に前記第1電源線と前記ダミービット線との接続を解除し、前記第2モード中に前記第1電源線を前記ダミービット線に接続する第2プリチャージ回路と、前記第1モード中に前記ダミービット線を前記接地電圧に設定するリセット回路と、前記第1モードから前記第2モードへの切り替わり時に、前記第2プリチャージ回路の動作により前記接地電圧から上昇する前記ダミービット線の電圧が、前記中間の電圧を超えたときに、前記第2モードへの復帰を示す検出信号を活性化する検出回路とを備えていることを特徴とする半導体メモリ。前記第1プリチャージ回路は、所定数の前記リアルビット線に共通に設けられ、前記第2プリチャージ回路の駆動能力は、前記第1プリチャージ回路の駆動能力より低く、前記第2プリチャージ回路により充電される前記ダミービット線の充電速度が前記第1プリチャージ回路により充電される前記所定数の前記リアルビット線の各々の充電速度と等しくなる駆動能力に設定されていることを特徴とする請求項1に記載の半導体メモリ。前記第1モード中に前記第1電源線と前記リアルビット線との接続を解除し、前記第1モードから前記第2モードへの切り替わり時に、前記検出信号の活性化に応答して前記第1電源線を前記リアルビット線に接続し、駆動能力が前記第1プリチャージ回路の駆動能力より高い第3プリチャージ回路を備えていることを特徴とする請求項1または請求項2に記載の半導体メモリ。前記第1電源線と前記第2電源線との間に配置され、前記第1モード中にオフし、前記検出信号の活性化に応答してオンする第2トランジスタと前記第1電源線と第2電源線との間に配置され、前記第1モード中にオフし、前記第2モード中にオンする第1トランジスタと、前記第2電源線と前記リアルビット線との間に配置され、前記第1モード中にオフし、前記第1モード中の前記リアルメモリセルの非アクセス時にオンする第3トランジスタと、を備え、前記第1プリチャージ回路は、前記第1トランジスタおよび前記第3トランジスタを含み、前記第3プリチャージ回路は、前記第2トランジスタおよび前記第3トランジスタを含むことを特徴とする請求項3に記載の半導体メモリ。前記第1プリチャージ回路は、前記リアルビット線毎に設けられ、前記第2プリチャージ回路の駆動能力は、前記第1プリチャージ回路の駆動能力と等しいことを特徴とする請求項1に記載の半導体メモリ。前記第1モード中に前記第1電源線と前記リアルビット線との接続を解除し、前記第1モードから前記第1モードへの切り替わり時に、前記検出信号の活性化に応答して前記第1電源線を前記リアルビット線に接続し、駆動能力が前記第1プリチャージ回路の駆動能力より高い第3プリチャージ回路を備えていることを特徴とする請求項5に記載の半導体メモリ。前記第1電源線と前記各リアルビット線との間に配置され、前記第1モード中にオフし、前記第1モード中にオンする第1トランジスタと、前記第1電源線と前記各リアルビット線との間に配置され、前記第1モード中にオフし、前記検出信号の活性化に応答してオンする第2トランジスタとを備え、前記第1プリチャージ回路は、前記第1トランジスタを含み、前記第3プリチャージ回路は、前記第2トランジスタを含むことを特徴とする請求項6に記載の半導体メモリ。請求項1ないし請求項7のいずれか1項に記載の半導体メモリと、前記半導体メモリにアクセスするコントローラとを備え、前記コントローラは、前記半導体メモリを前記第1モードまたは前記第1モードに設定するためのモード信号を前記半導体メモリに出力し、前記半導体メモリは、前記モード信号を受けるモード端子を備えていることを特徴とするシステム。例えば、メモリセルのアクセスが許可される第2モードとメモリセルのアクセスが禁止される第1モードとを有する半導体メモリでは、消費電力を削減するために、第1モード中にビット線のプリチャージが停止される。この種の半導体メモリでは、アクセス効率を向上するために、第1モードから第2モードに復帰した後、最小限の時間でビット線をプリチャージする必要がある。本発明の目的は、ビット線のプリチャージが停止される第1モードから第2モードへの復帰時に、最小限の時間でビット線をプリチャージし、アクセス効率を向上することである。本発明の一形態では、半導体メモリは、リアルメモリセルと、リアルメモリセルに接続され、リアルメモリセルのアクセスが禁止される第1モード中にフローティング状態になることで、第1電源線に供給される電源電圧と接地電圧との中間の電圧に設定されるリアルビット線と、第1モード中に第1電源線とリアルビット線との接続を解除し、リアルメモリセルのアクセスが許可される第2モード中に第1電源線をリアルビット線に接続する第1プリチャージ回路と、リアルビット線の負荷と同じ負荷を有するダミービット線と、第1モード中に第1電源線とダミービット線との接続を解除し、第2モード中に第1電源線をダミービット線に接続する第2プリチャージ回路と、第1モード中にダミービット線を接地電圧に設定するリセット回路と、第1モードから第2モードへの切り替わり時に、第2プリチャージ回路の動作により接地電圧から上昇するダミービット線の電圧が、中間の電圧を超えたときに、第2モードへの復帰を示す検出信号を活性化する検出回路とを備えている。第1モードから第2モードへの復帰時に、最小限の時間でビット線をプリチャージでき、アクセス効率を向上できる。以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾にXが付いている信号は、負論理を示している。二重の四角印は、外部端子を示している。外部端子は、例えば、半導体マクロの端子、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリMEMの例を示している。例えば、メモリセルMCは、SRAMStaticRandomAccessMemoryのメモリセルである。半導体メモリMEMは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリMEMは、メモリセルMC、メモリセルMCに接続されたビット線BIT、ダミービット線DBIT、ダミービット線DBITに接続された負荷LD、プリチャージ回路PRE1、PRE2、リセット回路RSTおよび検出回路DETCを有している。メモリセルMCは、リアルメモリセルの一例である。ビット線BITは、リアルビット線の一例である。なお、ビット線BITに複数のメモリセルMCが接続されてもよい。負荷LDは、ダミービット線DBITの負荷をビット線BITの負荷と同じにするために設けられる。例えば、負荷LDは、メモリセルMCと同じ構造のダミーメモリセルをダミービット線DBITに接続することで形成される。あるいは、負荷LDは、メモリセルMC内のトランスファトランジスタと同じサイズのトランジスタをダミービット線DBITに接続することで形成される。プリチャージ回路PRE1は、電源線VDDとビット線BITとの間に配置されている。プリチャージ回路PRE1は、モード信号MDが第1モードを示すときに動作を停止し、電源線VDDとビット線BITとの接続を解除し、電源電圧VDDのビット線BITへの供給を停止する。プリチャージ回路PRE1は、モード端子で受けるモード信号MDが第2モードを示すときに電源線VDDをビット線BITに接続し、電源電圧VDDをビット線BITに供給する。ここで、第1モードおよび第2モードは、半導体メモリMEMの動作モードである。第1モードは、メモリセルMCのアクセスが禁止される動作モードであり、例えば、スリープモードや低電力モードである。第2モードは、メモリセルMCのアクセスが許可される動作モードであり、例えば、通常モードである。例えば、半導体メモリMEMは、モード信号MDがロウレベルのときに第1モードに遷移し、モード信号MDがハイレベルのときに第2モードに遷移する。プリチャージ回路PRE2は、電源線VDDとダミービット線DBITとの間に配置されている。プリチャージ回路PRE2は、モード信号MDが第1モードを示すときに動作を停止し、電源線VDDとダミービット線DBITとの接続を解除し、電源電圧VDDのダミービット線DBITへの供給を停止する。プリチャージ回路PRE2は、モード信号MDが第2モードを示すときに電源線VDDをダミービット線DBITに接続し、電源電圧VDDをダミービット線DBITに供給する。リセット回路RSTは、モード信号MDが第1モードを示すときにダミービット線DBITを接地線VSSに設定する。リセット回路RSTは、モード信号MDが第2モードを示すときにダミービット線DBITと接地線VSSとの接続を解除する。検出回路DETCは、第1モードから第2モードに切り替わり時のプリチャージ回路PRE2の動作により、接地電圧VSSに設定されているダミービット線DBITの電圧が電圧VDD/2まで上昇したときに、検出信号DETXを活性化する。例えば、検出回路DETCは、入力がダミービット線DBITに接続されたCMOSインバータを有している。電圧VDD/2は、電源電圧VDDと接地電圧VSSとの中間の電圧である。検出信号DETXの活性化は、第1モードから第2モードに切り替わった後、アクセス動作リード動作およびライト動作の実行が可能になったことを示す。検出信号DETXは、アクセス動作を制御する回路に供給される。なお、検出信号DETXは、アクセス動作が実行可能になったことを通知するために、半導体メモリMEMにアクセスするコントローラ図15のCPU等に出力されてもよい。図2は、図1に示した半導体メモリMEMの動作の例を示している。網掛けの枠は、プリチャージ回路PRE1、PRE2の各々が動作する期間を示している。第1モードは符号MD1で示し、第2モードは符号MD2で示す。なお、図2では、第2モードMD2中に実行されるリード動作およびライト動作は示していない。このため、第2モードMD2中、ビット線BITの電圧は、電源電圧VDDに維持される。プリチャージ回路PRE1は、第2モードMD2中に動作し、ビット線BITを電源電圧VDDにプリチャージする図2a。第2モードMD2は、ビット線BITの電圧が中間の電圧VDD/2から電源電圧VDDに復帰する復帰期間RETを含む。復帰期間RETは、モード信号MDがハイレベルに変化してから検出信号DETXがロウレベルに活性化されるまでの期間である。プリチャージ回路PRE2は、ダミービット線DBITを電源電圧VDDにプリチャージするために、第2モードMD2中に動作する図2b。検出回路DETCは、ダミービット線DBITのハイレベルの期間、検出信号DETXをロウレベルに設定する図2c。半導体メモリMEMの状態が第2モードMD2から第1モードMD1に遷移すると、プリチャージ回路PRE1、PRE2は動作を停止する図2d、e。プリチャージ回路PRE1の停止により、ビット線BITはフローティング状態になる。ビット線BIT上の電荷は、接地線VSS側のリークパスを介して徐々に減り、ビット線BITの電圧は徐々に低下する図2f。但し、フローティング状態のビット線BITには、電源線VDD側のリークパスも存在するため、ビット線BITの電圧は、最終的に電源電圧VDDと接地電圧VSSとの中間の電圧VDD/2に設定される図2g。プリチャージ回路PRE2の停止により、ダミービット線DBITはフローティング状態になり、リセット回路RSTにより接地電圧VSSに設定される図2h。なお、リセット回路RSTは、ダミービット線DBITと接地線VSSとの間に配置される高抵抗により形成されてもよい。この場合、ダミービット線DBITの電圧の低下速度は、図2より遅くなる。検出回路DETCは、ダミービット線DBITのロウレベルへの変化に応答して、検出信号DETXをハイレベルに非活性化する図2i。次に、モード信号MDがロウレベルからハイレベルに変化すると、半導体メモリMEMの状態は、第1モードMD1から第2モードMD2に遷移する図2j。第1モードMD1から第2モードへの切り替わり時の復帰期間RETにおいて、プリチャージ回路PRE1、PRE2は、ハイレベルのモード信号MDを受けて動作を開始する。ビット線BITは、プリチャージ回路PRE1の動作により中間の電圧VDD/2から電源電圧VDDまで上昇する図2k。ダミービット線DBITは、プリチャージ回路PRE2の動作により接地電圧VSSから電源電圧VDDまで上昇する図2l。ここで、ダミービット線DBITの負荷LDは、ビット線BITの負荷に等しく、プリチャージ回路PRE1、PRE2の駆動能力は互いに等しい。駆動能力は、ビット線BITまたはダミービット線DBITへの電源供給能力であり、ビット線BITまたはダミービット線DBITに流せる電源電流の大きさを示す。このため、ビット線BITとダミービット線DBITの電圧の上昇速度波形の傾きは、互いに等しくなる。したがって、ダミービット線DBITの電圧が接地電圧VSSから中間の電圧VDD/2まで上昇すると、ビット線BITの電圧は、中間の電圧VDD/2から電源電圧VDDまで上昇する。すなわち、ビット線BITより電圧が低いダミービット線DBITを用いて、ビット線BIT、BITXの電圧をモニターできる。この結果、CMOSインバータ等の簡易な検出回路DETCを用いて、ビット線BITが電源電圧VDDまでプリチャージしたことを検出できる。検出回路DETCは、ダミービット線DBITの電圧が中間の電圧VDD/2まで上昇したときに検出信号DETXをロウレベルに活性化する図2m。検出信号DETXが活性化される時点で、ビット線BITの電圧は、プリチャージ回路PRE1の動作により電源電圧VDDまで上昇している。このため、半導体メモリMEMは、検出信号DETXが活性化された後、直ちにアクセス動作を開始できる。換言すれば、半導体メモリMEMは、ビット線BITの電圧が電源電圧VDDに上昇後、最小の時間でアクセス動作を開始できる。例えば、半導体メモリMEMの製造条件の変動により、トランジスタ等の閾値電圧が変動する場合、プリチャージ回路PRE1、PRE2の電気的特性は同じ傾向で変化する。このため、ビット線BITおよびダミービット線DBITの電圧の上昇速度は、製造条件が変動してもずれない。製造条件の変動により、ビット線BITおよびダミービット線DBITの配線幅や膜厚が変動した場合にも、ビット線BITおよびダミービット線DBITの電圧の上昇速度はずれない。さらに、電源電圧VDDの変動または動作温度の変動が発生する場合にも、プリチャージ回路PRE1、PRE2の電気的特性は同じ傾向で変化するため、ビット線BITおよびダミービット線DBITの電圧の上昇速度はずれない。この結果、製造条件の変動等により、ビット線BITのプリチャージが完了するまでの復帰期間RETが変化しても、この変化に合わせて、常に最小の時間でアクセス動作を開始できる。以上、この実施形態では、第1モードMD1から第2モードMD2に復帰してからメモリセルMCのアクセスが可能になるまでの時間を最小限にでき、半導体メモリMEMのアクセス効率を向上できる。図3は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、SRAMである。半導体メモリMEMは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリMEMは、複数のメモリブロックBLKBLK1-BLK4、メモリブロックBLK1-BLK4にそれぞれ対応するバッファ回路PBUF、ダミー回路DMY、インバータIV1、IV2、IV3およびpMOSトランジスタP1、P3を有している。例えば、各メモリブロックBLK1-BLK4は、16ビットのデータ端子I/OI/O1-I/O16で受けるデータを記憶する領域を有している。なお、メモリブロックBLKの数およびデータ端子I/Oの数は、図3に示した数に限定されない。リード動作およびライト動作では、メモリブロックBLK1-BLK4の1つが、半導体メモリMEMの外部から供給されるブロックアドレスに応じて選択される。リード動作およびライト動作は、スリープ端子で受けるスリープ信号SLPXがハイレベルに非活性化される通常モード中に実行される。スリープ信号は、半導体メモリMEMを通常モードまたはスリープモードに設定するためのモード信号の一例である。メモリブロックBLK1-BLK4は、ブロックアドレスの割り当てが異なることを除き互いに同じ回路である。このため、以下では、メモリブロックBLK1について説明する。メモリブロックBLK1は、マトリックス状に配置された複数のメモリセルMC、図3の縦方向に並ぶメモリセルMCの列以下、メモリセル列とも称するに接続されるプリチャージ回路PRE、カラムスイッチCSW、センスアンプSAを有している。メモリセル列、プリチャージ回路PREおよびカラムスイッチCSWは、相補のビット線対BIT、BITXにより互いに接続されている。この例では、4つのメモリセル列毎にデータ端子I/O1-I/O16の1つが割り当てられる。メモリセルMCの例は、図4に示す。ビット線BIT、BITXは、リアルビット線の一例である。各データ端子I/O1-I/O16に対応する4つのメモリセル列および4つのカラムスイッチCSWは、カラム選択信号COLXCOL1X-COL4Xに応じて選択される。センスアンプSAは、リード動作時に動作し、カラム選択信号COLXに応じて選択されるカラムスイッチCSWに接続されたビット線対BIT、BITXの電圧差を増幅し、リードデータI/O1-I/O16を生成する。なお、センスアンプSAは、ビット線対BIT、BITXの一方の電圧を用いて、リードデータを生成してもよい。4つのバッファ回路PBUFは、互いに同じ回路であるため、メモリブロックBLK1に対応するバッファ回路PBUFについて説明する。なお、図3では、同じ符号のカラム選択信号COL1X-COL4Xが4つのバッファ回路PBUFに供給されているが、実際には、カラム選択信号COL1X-COL4Xは、メモリブロックBLK1-BLK4を識別するためのブロックアドレスの論理を含んでいる。このため、4つのバッファ回路PBUFに供給されるカラム選択信号COL1X-COL4Xは、互いに異なる。バッファ回路PBUFは、カラム選択信号COLXCOL1X-COL4Xをそれぞれ受ける4つのナンドゲートを有している。各ナンドゲートは、ロウレベルのスリープ信号SLPXまたはロウレベルのカラム選択信号COLXを受けたときに、対応するプリチャージ信号PREXPRE1X-PRE4Xをハイレベルに非活性化する。プリチャージ信号PREXの非活性化により、対応するビット線対BIT、BITXのプリチャージ動作が停止される。リード動作またはライト動作では、カラム選択信号COL1Xの1つが活性化され、対応するプリチャージ信号PREXが非活性化され、フローティング状態になったビット線対BIT、BITXにリードデータまたはライトデータが伝達される。なお、メモリセル列の数およびカラム選択信号COLXの数は、図3に示した数に限定されない。バッファ回路PBUFは、メモリブロックBLK1-BLK4内にそれぞれ形成されてもよい。ダミー回路DMYは、ダミービット線DBITに接続された複数のダミーメモリセルDMCを有している。ダミービット線DBITの長さは、ビット線BITの長さと同じであり、ダミービット線DBITの構造配線幅、膜厚、材質、配線層等は、ビット線BITの構造と同じである。例えば、ダミーメモリセルDMCの構造トランジスタの大きさ、閾値電圧、膜厚、材質、配線層等は、メモリセルMCの構造と同じであり、ダミーメモリセルDMCの電気的特性は、メモリセルMCの電気的特性に等しい。ダミーメモリセルDMCの数は、1つのメモリセル列に配置されるメモリセルMCの数と同じである。これにより、ダミービット線DBITの負荷を、ビット線BITの負荷と同じにできる。ダミービット線DBITは、一端側がインバータIV2の出力に接続され、他端側がインバータIV3の入力に接続される。例えば、ダミー回路DMYは、メモリブロックBLK1-BLK4とともにメモリセルアレイ内に形成される。この例では、ダミーメモリセルDMCは、メモリブロックBLK4の右端に位置するメモリセル列の外側に配置されるダミーメモリセル列を用いて形成される。同様に、ダミービット線DBITは、ダミーメモリセル列に接続されるダミービット線である。ダミーメモリセル列は、メモリセルMCの配線や拡散層の形状を均一にするために、メモリセルアレイの周囲に形成される。ダミーメモリセル列を利用してダミーメモリセルDMCを形成することで、半導体メモリMEMの面積が増加することを防止できる。メモリセルMCおよびダミーメモリセルDMCの例は、図4に示す。なお、ダミーメモリセルDMCの代わりに、メモリセルMC内の転送トランジスタと同じサイズのトランジスタを形成し、ダミービット線DBITに接続してもよい。インバータIV1は、スリープ信号SLPXの論理を反転してpMOSトランジスタP1のゲートおよびインバータIV2の入力に出力する。pMOSトランジスタP1は、通常モード中スリープ信号SLPX=ハイレベルにオンして電源線VDDを電源線VDD2に接続し、スリープモード中スリープ信号SLPX=ロウレベルにオフして電源線VDD2と電源線VDDの接続を解除する。スリープモードは、メモリセルMCのアクセスが禁止される第1モードの一例である。通常モードは、メモリセルMCのアクセスが許可され、リード動作およびライト動作が実行される第2モードの一例である。スリープモードでは、ビット線BIT、BITXのプリチャージ動作が禁止され、ビット線BIT、BITXはフローティング状態になる。これにより、スリープモードは、ビット線BIT、BITXがプリチャージされた状態でリード動作およびライト動作が実行されないスタンバイ状態に比べて、半導体メモリMEMの消費電力を削減できる。インバータIV2は、pMOSトランジスタP2およびnMOSトランジスタN2を有している。インバータIV2は、通常モード中にnMOSトランジスタN2をオンし、ダミービット線DBITを接地線VSSに接続する。インバータIV2は、スリープモード中に、pMOSトランジスタP2をオンし、ダミービット線DBITを電源線VDDに接続する。インバータIV2のnMOSトランジスタN2は、スリープモード中にダミービット線DBITを接地電圧VSSに設定するリセット回路の一例である。なお、リセット回路は、nMOSトランジスタN2の代わりに、ダミービット線DBITと接地線VSSとの間に配置される高抵抗により形成されてもよい。インバータIV3は、ダミービット線DBITの他端側の電圧を受け、スリープ解除信号SLPOUTXを出力する。スリープ解除信号SLPOUTXは、ダミービット線DBITの電圧が高いときにロウレベルに設定され、ダミービット線DBITの電圧が低いときにハイレベルに設定される。pMOSトランジスタP3は、スリープ解除信号SLPOUTXがロウレベルに活性化されているときにオンし、電源線VDDを電源線VDD2に接続する。pMOSトランジスタP3は、スリープ解除信号SLPOUTXがハイレベルに非活性化されているときにオフし、電源線VDDと電源線VDD2の接続を解除する。この例では、pMOSトランジスタP2の駆動能力は、pMOSトランジスタP1の駆動能力より低い。pMOSトランジスタP1、P2の駆動能力は、pMOSトランジスタP2により充電されるダミービット線DBITの充電速度が、pMOSトランジスタP1により充電されるメモリブロックBLK1-BLK4の各ビット線BIT、BITXの充電速度と等しくなるように設計されている。pMOSトランジスタP1の駆動能力は、pMOSトランジスタP3の駆動能力より低い。スリープモードから通常モードへの復帰時に、フローティング状態のビット線BIT、BITXは、駆動能力が相対的に低いpMOSトランジスタP1を用いてプリチャージされる。このため、全てのメモリブロックBLK1-BLK4が同時にプリチャージされる場合にも、電源電流が急激に増えることを防止でき、電源ノイズの発生を防止できる。pMOSトランジスタP1、P2の駆動能力は、ゲート幅Wとチャネル長Lの比W/Lを大きくすることで大きくなり、比W/Lを小さくすることで小さくなる。なお、駆動能力が高いpMOSトランジスタP3は、通常モード中に実行されるアクセス動作後のビット線対BIT、BITXのプリチャージ動作のために使用される。駆動能力が高いpMOSトランジスタP3は、複数のトランジスタを並列に接続することにより形成されてもよい。この際、メモリブロックBLK1-BLK4毎にpMOSトランジスタP3を配置してもよく、所定数のメモリセル例毎にpMOSトランジスタP3を配置してもよい。同様に、pMOSトランジスタP2も、複数のトランジスタを並列に接続することにより形成されてもよい。図4は、図3に示した半導体メモリMEMの要部の例を示している。図4では、図3のメモリブロックBLK4の右端に配置されるプリチャージ回路PRE、メモリセルMCおよびビット線対BIT、BITXを示している。プリチャージ回路PREは、電源線VDD2をビット線BIT、BITXにそれぞれ接続するpMOSトランジスタP4、P5と、ビット線対BIT、BITXを互いに接続するpMOSトランジスタP6とを有している。pMOSトランジスタP4、P5、P6は、ゲートでロウレベルのプリチャージ信号PRE4Xを受けているときにオンし、ビット線対BIT、BITXに電源電圧VDD2を供給する。pMOSトランジスタP4、P5、P6は、ゲートでハイレベルのプリチャージ信号PRE4Xを受けているときにオフする。すなわち、プリチャージ回路PREは、スリープモード中SLPX=ロウレベルおよび通常モード中にメモリセル列が選択されているときCOL4X=ロウレベルにオフし、通常モード中にメモリセル列が選択されていないときCOL4X=ハイレベルにオンする。メモリセルMCは、一般的なSRAMのメモリセルであり、負荷トランジスタL1、L2、駆動トランジスタD1、D2および転送トランジスタT1、T2を有している。負荷トランジスタL1、L2および駆動トランジスタD1、D2によりラッチが形成される。ラッチの一対の入出力ノードは、転送トランジスタT1、T2を介しては、ビット線BIT、BITXにそれぞれ接続される。この例では、各メモリセル列は、512本のワード線WLWL1-WL512に接続される512個のメモリセルMCを有している。なお、ワード線WLの数は、512本に限定されない。半導体メモリMEMがマクロとして形成される場合、ワード線WLの数は、半導体メモリMEMを使用するユーザ仕様により異なる。ワード線WLの数が多くなると、ビット線BIT、BITXに接続されるメモリセルMCの数が増え、ビット線BIT、BITXは長くなり、各ビット線BIT、BITXの負荷負荷容量や配線抵抗は大きくなる。ダミーメモリセルDMCは、転送トランジスタT1、T2のゲートがワード線WLではなく接地線VSSに接続されていること、転送トランジスタT1、T2がダミービット線DBIT、DBITXに接続されていることを除き、メモリセルMCと同じである。換言すれば、ダミーメモリセルDMCは、配線パターンを除いて、メモリセルMCと同じレイアウトデータを用いて形成される。また、ダミーメモリセルDMCは、メモリセルMCに隣接してレイアウトされているため、ダミーメモリセルDMCの電気的特性は、メモリセルMCの電気的特性と同じである。ダミーメモリセルDMCの数は、メモリセルMCの数と同じ512個である。これにより、ダミービット線DBITの負荷は、各ビット線BIT、BITXの負荷と同じになる。図4において、pMOSトランジスタP1は第1トランジスタの一例である。pMOSトランジスタP3は第2トランジスタの一例である。各pMOSトランジスタP4、P5は、第3トランジスタの一例である。pMOSトランジスタP1、P4およびpMOSトランジスタP1、P5は、第1プリチャージ回路の一例である。pMOSトランジスタP2は、第2プリチャージ回路の一例である。pMOSトランジスタP3、P4またはpMOSトランジスタP3、P5は、第3プリチャージ回路の一例である。すなわち、pMOSトランジスタP4、P5は、第1プリチャージ回路および第3プリチャージ回路に共通の素子である。図5は、図4に示したインバータIV3の電気的特性の例を示している。例えば、インバータIV3は、pMOSトランジスタおよびnMOSトランジスタを有するCMOSインバータである。インバータIV3は、入力電圧VINが電源電圧VDDと接地電圧VSSとの中間の電圧VDD/2を超えたときに出力電圧VOUTをハイレベルからロウレベルに変化する。インバータIV3は、入力電圧VINが中間の電圧VDD/2より低くなったときに出力電圧VOUTをロウレベルからハイレベルに変化する。なお、インバータIV3を含む複数のインバータを直列に接続して検出回路が形成される場合、インバータIV3は、初段に配置され、ダミービット線DBITの他端側に接続される。図6は、図3に示した半導体メモリMEMの全体ブロックの例を示している。半導体メモリMEMは、メモリブロックBLK1-BLK4、ダミー回路DMY、ワードデコーダWDEC、カラムデコーダCDECおよび制御回路CNT1-CNT4を有している。メモリブロックBLK1-BLK4は、メモリセルアレイMCA、プリチャージ部PREU、カラムスイッチ部CSWU、センスアンプ部SAUを有している。メモリセルアレイMCAは、マトリックス状に配置されたメモリセルMCを含む。プリチャージ部PREUは、図3に示したプリチャージ回路PREおよびバッファ回路PBUFを含む。カラムスイッチ部CSWUは、図3に示したカラムスイッチCSWを含む。センスアンプ部SAUは、図3に示したセンスアンプSAを含む。ワードデコーダWDECは、リード動作およびライト動作において、アドレス端子で受けるアドレス信号に応じて図4に示したワード線WLの1つを選択し、選択したワード線WLをハイレベルに設定する。カラムデコーダCDECは、リード動作およびライト動作において、アクセスするメモリセルMCを選択するために、アドレス端子で受けるアドレス信号に応じて図3に示したカラム選択信号COLXの1つを活性化する。例えば、制御回路CNT1は、スリープ信号SLPXを受けるバッファを有している。例えば、制御回路CNT2は、コマンド端子で受けるコマンド信号CMDをデコードするコマンドデコーダを有しており、リード動作またはライト動作を実行するためのタイミング信号を生成する。例えば、制御回路CNT3は、図3に示したインバータIV1、IV2およびpMOSトランジスタP1、P3を有している。例えば、制御回路CNT4は、図3に示したインバータIV3およびデータ信号をデータ端子I/Oに対して出力または入力するデータ入出力回路を有している。なお、データ端子は、出力用と入力用に分けて形成してもよい。図7は、図3に示した半導体メモリMEMの動作の例を示している。図2と同じ動作については、詳細な説明は省略する。図7は、ワード線WLの数が多いとき例えば、512本の動作を示している。通常モードは符号NRMで示し、スリープモードは、符号SLPで示す。通常モードNRM中、図3に示したpMOSトランジスタP2がオンするため、ダミービット線DBITはハイレベル設定される図7a。スリープ信号SLPXがハイレベルからロウレベルに変化すると、半導体メモリMEMは、通常モードNRMからスリープモードSLPに移行する図7b。これにより、図3に示したpMOSトランジスタP1、P2はオフし、nMOSトランジスタN2はオンする。nMOSトランジスタN2のオンにより、ダミービット線DBITは、ハイレベルからロウレベルにリセットされる図7c。ダミービット線DBITの電圧の降下速度は、nMOSトランジスタN2の駆動能力に依存する。インバータIV3は、ダミービット線DBITのロウレベルを受けて、スリープ解除信号SLPOUTXをロウレベルからハイレベルに変化する図7d。図3に示したpMOSトランジスタP3は、ハイレベルのスリープ解除信号SLPOUTXを受けてオフする。pMOSトランジスタP1、P2、P3のオフによりビット線対BIT、BITXは、フローティング状態になり、徐々に中間の電圧VDD/2まで下がる図7e。中間の電圧VDD/2まで下がる理由は、図2で説明した内容と同じである。スリープモードSLP中、電源線VDD2もフローティング状態になる。しかし、電源線VDD2は、オフしているpMOSトランジスタP1、P3が抵抗値が非常に高い高抵抗として機能するため、電圧の低下量は、ビット線対BIT、BITXに比べて少ない図7f。この後、通常モードNRMに復帰するために、スリープ信号SLPXがハイレベルに変化され、半導体メモリMEMの状態は、復帰期間RETに遷移する図7g。ハイレベルのスリープ信号SLPXにより、pMOSトランジスタP1、P2はほぼ同時にオンし、ビット線BIT、BITXとダミービット線DBITのプリチャージ動作が開始される。ビット線対BIT、BITXは、中間の電圧VDD/2から電源電圧VDDまで徐々に上昇し、ダミービット線DBITは、接地電圧VSSから電源電圧VDDまで徐々に上昇する図7h、i。図2と同様に、ビット線BIT、BITXとダミービット線DBITの電圧の上昇速度波形の傾きは、互いに等しくなる。したがって、ダミービット線DBITの電圧が接地電圧VSSから中間の電圧VDD/2まで上昇すると、ビット線BITの電圧は、中間の電圧VDD/2から電源電圧VDDまで上昇する。すなわち、ビット線BIT、BITXの電圧と電圧が異なるダミービット線DBITを用いて、ビット線BIT、BITXの電圧をモニターできる。この結果、簡易なインバータIV3を用いて、ビット線BIT、BITXが電源電圧VDDまでプリチャージしたことを検出できる。なお、スリープ信号SLPXがハイレベルに変化することで、図4に示したプリチャージ回路PREのpMOSトランジスタP4、P5、P6がオンする。しかし、復帰期間RET中、pMOSトランジスタP3はオフしているため、ビット線BIT、BITXのプリチャージ動作は、pMOSトランジスタP1のみを介して実行される。復帰期間RET中に駆動能力が高いpMOSトランジスタP3をオフすることで、ビット線BIT、BITXが急激にプリチャージされることを防止でき、電源ノイズの発生を防止できる。さらに、pMOSトランジスタP1、P3を電源線VDDとプリチャージ回路PREとの間に並列に接続することで、既存のプリチャージ回路PREを用いて、半導体メモリMEMを設計できる。図7において、ダミービット線DBIT、ビット線BIT、BITXおよびスリープ解除信号SLPOUTXにそれぞれ示した3つの波形は、半導体メモリMEMの製造条件の変動、電源電圧VDDの変動および動作温度の変動の少なくともいずれかによるタイミングの変化を示している。最も早い波形は、トランジスタの閾値電圧が相対的に低いとき、電源電圧VDDが相対的に高いとき、動作温度が相対的に低いとき、またはこれ等の複数の条件が重なったときのタイミングを示している。反対に、最も遅い波形は、トランジスタの閾値電圧が相対的に高いとき、電源電圧VDDが相対的に低いとき、動作温度が相対的に高いとき、またはこれ等の複数の条件が重なったときのタイミングを示している。真ん中の波形は、標準的なタイミングを示している。図3に示したインバータIV3は、図5に示した電気的特性を有しており、ダミービット線DBITの電圧が中間の電圧VDD/2まで上昇したときにスリープ解除信号SLPOUTXをロウレベルに活性化する図7j。スリープ解除信号SLPOUTXの活性化により、ビット線BIT、BITXの電圧は電源電圧VDDまで上昇していると判断され、復帰期間RETは終了し、アクセス動作が実行可能になる。図7では、スリープ解除信号SLPOUTXの活性化タイミングが最も遅いワースト条件を、復帰期間RETの終了タイミングとしている。ワースト条件での復帰期間RETの終了タイミングは、回路シミュレーションや半導体メモリMEMの電気的特性の評価により求められる。例えば、ワーストの復帰期間RETは、スリープモードSLPが解除されてから半導体メモリMEMのアクセス動作が実行可能になるまでのセットアップ時間半導体メモリMEMのタイミング仕様として使用される。pMOSトランジスタP3は、スリープ解除信号SLPOUTXの活性化に応答してオンする。駆動能力が高いpMOSトランジスタP3は、リード動作またはライト動作の後のビット線BIT、BITXのプリチャージ動作のために使用される。復帰期間RETの終了時に、pMOSトランジスタP3をオンすることで、復帰期間RETとその後のアクセス動作時とで、ビット線BIT、BITXをプリチャージするための能力を変えることができる。すなわち、全てのビット線BIT、BITXが同時にプリチャージされる復帰期間RETでは、駆動能力の低いpMOSトランジスタP1のみを用いてプリチャージ動作を実行できる。これに対して、アクセスされたビット線BIT、BITXのみがプリチャージされる通常モードNRMでは、pMOSトランジスタP1とともに、駆動能力が高いpMOSトランジスタP3を用いてプリチャージ動作を実行できる。この結果、復帰期間RETの電源ノイズの発生を抑えながら、アクセス動作時のプリチャージ動作を迅速に実行できる。図2と同様に、スリープ解除信号SLPOUTXが活性化された時点で、ビット線BIT、BITXの電圧は、pMOSトランジスタP1の動作により電源電圧VDDまで上昇している。このため、半導体メモリMEMは、スリープ解除信号SLPOUTXが活性化された後、直ちにアクセス動作を開始できる。したがって、復帰期間RETに対応する上記セットアップ時間を最小限にでき、半導体メモリMEMのアクセス効率を向上できる。なお、スリープ解除信号SLPOUTXは、アクセス動作が実行可能になったことを通知するために、半導体メモリMEMにアクセスするコントローラ図15のCPU等に出力されてもよい。図8は、図3に示した半導体メモリMEMの動作の別の例を示している。図2および図7と同じ動作については、詳細な説明は省略する。図8は、ワード線WLの数が少ないとき例えば、128本の動作を示している。ワード線WLの数が少ない場合、ビット線BIT、BITXに接続されるメモリセルMCの数は減り、ビット線BIT、BITXは短くなる。このため、各ビット線BIT、BITXの負荷負荷容量や配線抵抗は相対的に小さくなる。同様に、ダミービット線DBITの負荷も相対的に小さくなる。したがって、復帰期間RETにおいて、ビット線BIT、BITXおよびダミービット線DBITの電圧の上昇速度は高くなり、復帰期間RETは短くなる図8a、b。復帰期間RETを除く波形は、図7と同様である。この実施形態では、ワード線WLの本数に依存する復帰期間RETに応じて、スリープモードSLPが解除されてから半導体メモリMEMのアクセス動作が実行可能になるまでのセットアップ時間タイミング仕様を決めることが可能である。特に、半導体メモリMEMがマクロとして形成される場合、例えば、ワード線WLの数が64本増える毎に、セットアップ時間を順に増やすことができる。このとき、セットアップ時間は、ワード線WLが最大数64本、128本、192本などのときの復帰期間RETに基づいて設定される。この結果、ワード線WLの本数に応じて、最小限のセットアップ時間で半導体メモリMEMを効率よくアクセスできる。図9は、図3に示した半導体メモリMEMの動作の別の例を示している。この例では、スリープモードSLPの期間が図7に比べて短く、半導体メモリMEMの状態がスリープモードSLPから通常モードNRMに遷移するときに、ビット線BIT、BITXの電圧は、中間の電圧VDD/2より高い。その他の動作は、復帰期間RETに、ビット線BIT、BITXの電圧が電源電圧VDDに変化するまでの時間が早いことを除き、図7と同じである。スリープモードSLPの期間が短く、ビット線BIT、BITXの電圧が中間の電圧VDD/2より高い場合、ビット線BIT、BITXの電圧は、復帰期間RETの途中で電源電圧VDDまで上昇する。このため、復帰期間RET中のビット線BIT、BITXの波形は、復帰期間RET中のダミービット線DBITの波形と相違する。しかし、復帰期間RETの終了時に、ビット線BIT、BITXの電圧は電源電圧VDDに設定されているため、通常モードNRMでのアクセス動作は、支障なく実行される。図10は、半導体メモリMEMの別の例を示している。図10は、図3に示した半導体メモリMEMとの比較例である。半導体メモリMEMは、メモリブロックBLKBLK1-BLK4、メモリブロックBLK1-BLK4にそれぞれ対応するバッファ回路PBUFおよび3つの遅延回路DLYを有している。メモリブロックBLK1-BLK4は、図4に示したプリチャージ回路PREが電源線VDD2でなく電源線VDDに接続されていることを除き、図3のメモリブロックBLK1-BLK4と同様である。バッファ回路PBUFは、図3と同じである。例えば、各遅延回路DLYは、入力端子で受ける立ち上がりエッジを遅延して出力端子に出力し、入力端子で受ける立ち下がりエッジを遅延せずに出力端子に出力する。遅延回路DLYの立ち上がりエッジの遅延時間は互いに等しい。各遅延回路DLYの立ち上がりエッジの遅延時間は、復帰期間RETにおいて、各メモリブロックBLKのビット線BIT、BITXが中間の電圧VDD/2から電源電圧VDDに変化するまでの時間に合わせて設定される。なお、各遅延回路DLYは、2つのインバータが直列に接続されているが、偶数個のインバータが直列に接続されていればよい。メモリブロックBLK2に対応するバッファ回路PBUFは、スリープ信号SLPXを遅延回路DLY1で遅延させたスリープ信号SLP1Xを受ける。メモリブロックBLK3に対応するバッファ回路PBUFは、スリープ信号SLP1Xを遅延回路DLY2で遅延させたスリープ信号SLP2Xを受ける。メモリブロックBLK4に対応するバッファ回路PBUFは、スリープ信号SLP2Xを遅延回路DLY3で遅延させたスリープ信号SLP3Xを受ける。これにより、半導体メモリMEMは、スリープ信号SLPXがハイレベルに非活性化された後の復帰期間RETにおいて、メモリブロックBLK1-BLK4毎にビット線BIT、BITXのプリチャージ動作を実行する。図11は、図10に示した半導体メモリMEMの動作の例を示している。図11は、ワード線WLの数が多いとき例えば、512本の動作を示している。図11では、遅延回路DLYの立ち上がりエッジの遅延時間を符号DLYで示している。この例では、スリープ信号SLPXの立ち上がりエッジは、遅延回路DLYの遅延時間だけ遅延され、スリープ信号SLP1X、SLP2X、SLP3Xが順に立ち上がる。このため、復帰期間RETでは、メモリブロックBLK1-BLK4のビット線BIT、BITXのプリチャージ動作が順に実行される。ビット線BIT、BITXおよびスリープ信号SLPX、SLP1X、SLP2X、SLP3Xにそれぞれ示した3つの波形は、図7と同様に、半導体メモリMEMの製造条件の変動、電源電圧VDDの変動および動作温度の変動の少なくともいずれかによるタイミングの変化を示している。タイミングの変化には、遅延回路DLYの遅延時間の変動も含まれる。遅延回路DLYを用いて、プリチャージ動作がメモリブロックBLK1-BLK4毎に分散して実行されるため、プリチャージ動作に必要な電源電流は分散される。このため、復帰期間RETに、図3に示した駆動能力の低いpMOSトランジスタP1を用いることなく、図4に示したプリチャージ回路PREのみを使用してプリチャージを実行できる。一方、復帰期間RETは、各メモリブロックBLK1-BLK4のビット線BIT、BITXの電源電圧VDDへの上昇時間の変動と、遅延回路DLYの遅延時間の変動を考慮し、ワーストの上昇時間とワーストの遅延時間を加算した時間に設定する必要がある。このため、復帰期間RETは、図7に比べて長くなり、半導体メモリMEMのアクセス効率の向上効果は低い。図12は、図10に示した半導体メモリMEMの動作の別の例を示している。図11と同じ動作については、詳細な説明は省略する。図12は、ワード線WLの数が少ないとき例えば、128本の動作を示している。ワード線WLの数が少ないため、ビット線BIT、BITXは短くなり、各ビット線BIT、BITXの負荷は相対的に小さくなる。このため、復帰期間RETにおいて、ビット線BIT、BITXを中間の電圧VDD/2から電源電圧VDDにプリチャージするための時間は、図11に比べて短くなる。しかしながら、遅延回路DLYの立ち上がりの遅延時間は、ワード線WLの数に依存せず、固定である。このため、メモリブロックBLK1のビット線BIT、BITXのプリチャージ動作が完了した後、メモリブロックBLK2のビット線BIT、BITXのプリチャージ動作が開始されるまでの期間は、無駄な時間を含む。同様に、メモリブロックBLK2のビット線BIT、BITXのプリチャージ動作が完了した後、メモリブロックBLK3のビット線BIT、BITXのプリチャージ動作が開始されるまでの期間は、無駄な時間を含む。メモリブロックBLK3のビット線BIT、BITXのプリチャージ動作が完了した後、メモリブロックBLK4のビット線BIT、BITXのプリチャージ動作が開始されるまでの期間は、無駄な時間を含む。この結果、ワード線WLの数が少ない場合に、復帰期間RETは、メモリブロックBLK4のビット線BIT、BITXのプリチャージ時間の減少分しか減らない。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワード線WLの本数が異なる場合にも、復帰期間RETを、ビット線BIT、BITXの負荷に応じて最小限に設定でき、最小限のセットアップ時間で半導体メモリMEMを効率よくアクセスできる。また、アクセス動作時にビット線BIT、BITXをプリチャージするための駆動能力の高いpMOSトランジスタP3を、pMOSトランジスタP1とは別に設けることで、復帰期間RET中に最適な速度でビット線BIT、BITXをプリチャージできる。この結果、復帰期間RETの電源ノイズの発生を抑えながら、アクセス動作時のプリチャージ動作を迅速に実行でき、アクセス効率を向上できる。図13は、別の実施形態における半導体メモリMEMの例を示している。図3と同じ要素については、詳細な説明は省略する。メモリブロックBLK1-BLK4およびダミー回路DMYは図3と同じである。この実施形態では、各メモリブロックBLK1-BLK4に対応するバッファ回路PBUFは、スリープ信号SLPXではなく、スリープ解除信号SLPOUTXを受けて動作する。なお、図3と同様に、バッファ回路PBUFに供給されるカラム選択信号COL1X-COL4Xは、ブロックアドレスの論理を含んでおり、メモリブロックBLK1-BLK4毎に異なる。スリープ信号SLPXは、各メモリブロックBLK1-BLK4に直接供給される。図3に示したpMOSトランジスタP1は、駆動能力を低くして、プリチャージ回路PREの内部に形成される。図3に示したpMOSトランジスタP3は削除され、プリチャージ回路PREがpMOSトランジスタP3の代わりに機能する。半導体メモリMEMの状態のその他の構成は、インバータIV3の出力にインバータIV4、IV5、IV6が直列に接続されることを除き、図3と同様である。図14は、図13に示した半導体メモリMEMの要部の例を示している。図4と同じ要素については、詳細な説明は省略する。図14では、図13のメモリブロックBLK4の右端に配置されるプリチャージ回路PRE、メモリセルMCおよびビット線対BIT、BITXを示している。プリチャージ回路PREは、各ビット線BIT、BITXを電源線VDDに接続するための複数のpMOSトランジスタP1を有している。すなわち、pMOSトランジスタP1は、ビット線BIT、BITX毎に設けられる。各pMOSトランジスタP1の構造トランジスタの大きさ、閾値電圧、膜厚、材質、配線層等は、pMOSトランジスタP2の構造と同じであり、各pMOSトランジスタP1の電気的特性は、pMOSトランジスタP2の電気的特性に等しい。すなわち、pMOSトランジスタP2の駆動能力は、各pMOSトランジスタP1の駆動能力に等しい。プリチャージ回路PREのpMOSトランジスタP4、P5、P6は、対応するバッファ回路PBUFからのプリチャージ信号この例では、PRE4Xをゲートで受けて動作する。各pMOSトランジスタP4、P5は、第2トランジスタの一例である。pMOSトランジスタP1は、第1プリチャージ回路および第3プリチャージ回路の一例である。pMOSトランジスタP2は、第2プリチャージ回路の一例である。バッファ回路PBUFは、インバータIV4、IV5、IV6を介してスリープ解除信号SLPOUTXを反転した信号をナンドゲートで受ける。バッファ回路PBUFは、スリープ解除信号SLPOUTXがハイレベルのとき、またはロウレベルのカラム選択信号COLXこの例では、COL4Xを受けたときに、対応するプリチャージ信号PREXこの例では、PRE4Xをハイレベルに非活性化する。プリチャージ信号PREXの非活性化により、対応するビット線対BIT、BITXのプリチャージが停止される。また、バッファ回路PBUFは、スリープ解除信号SLPOUTXがロウレベルでカラム選択信号COLXがハイレベルのとき、対応するプリチャージ信号PREXをロウレベルに活性化する。プリチャージ信号PREXの活性化により、対応するビット線対BIT、BITXのプリチャージ動作が実行される。例えば、各pMOSトランジスタP4、P5の駆動能力は、各pMOSトランジスタP1の駆動能力より高い。メモリセルMC、ダミーメモリセルDMC、ビット線BIT、BITX、ダミービット線DBITは、図3と同じである。この実施形態の動作は、図7および図8と同じである。この実施形態では、復帰期間RETにおけるビット線BIT、BITXのプリチャージ動作は、対応するpMOSトランジスタP1を用いてそれぞれ実行される。各ビット線BIT、BITXの負荷とダミービット線DBITの負荷は互いに等しく、pMOSトランジスタP1、P2の駆動能力は互いに等しい。このため、復帰期間RETにおける各ビット線BIT、BITXの電圧の上昇速度と、ダミービット線DBITの電圧の上昇速度は互いに等しくなる。復帰期間RETのスリープ解除信号SLPOUTXがロウレベルに活性化され、通常モードNRMに復帰した後のビット線BIT、BITXのプリチャージ動作は、pMOSトランジスタP1だけでなく、pMOSトランジスタP4またはP5を用いて実行される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、復帰期間RETに動作させるpMOSトランジスタP1をビット線BIT、BITX毎に設けることで、pMOSトランジスタP1、P2を互いに同じ駆動能力に設計できる。この結果、復帰期間RETにおけるビット線BIT、BITXとダミービット線DBITの上昇速度を、回路シミュレーション等を実施することなく、容易かつ確実に同じ速度に設定できる。アクセス動作時のプリチャージに使用するpMOSトランジスタP4、P5が電源線VDDに直接接続されているため、アクセス動作後のビット線BIT、BITXのプリチャージ動作を迅速に実行でき、アクセス効率を向上できる。バッファ回路PBUFの動作をスリープ解除信号SLPOUTXの論理を用いて制御することで、プリチャージ回路PREのpMOSトランジスタP4、P5を復帰期間RET中にオフできる。したがって、復帰期間RET中にビット線BIT、BITXが駆動能力の高いpMOSトランジスタP4、P5でプリチャージされることを防止でき、電源ノイズの発生を防止できる。図15は、上述した半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を形成する。システムSYSは、シリコン基板上に複数のマクロが集積されたシステムオンチップSoCを有している。あるいは、システムSYSは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージMCPを有している。あるいは、システムSYSは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージSiPを有している。さらに、システムSYSは、チップオンチップCoCあるいはパッケージオンパッケージPoPの形態で形成されてもよい。例えば、システムSYSは、CPUCentralProcessingUnit、ROMReadOnlyMemory、周辺回路I/Oおよび半導体メモリMEMを有している。CPU、ROM、周辺回路I/Oおよび半導体メモリMEMは、システムバスSBUSにより互いに接続されている。CPUは、ROM、周辺回路I/Oおよび半導体メモリMEMをアクセスするとともにシステム全体の動作を制御する。CPUは、ライト動作を実行させるためにコマンド信号CMD、アドレス信号AD、ライトデータ信号I/Oを半導体メモリMEMに出力する。CPUは、リード動作を実行させるためにコマンド信号CMD、アドレス信号ADを半導体メモリMEMに出力し、半導体メモリMEMからリードデータ信号I/Oを受ける。CPUは、半導体メモリMEMの状態を通常モードNRMまたはスリープモードSLPに設定するためのスリープ信号SLPXを半導体メモリMEMに出力する。なお、システムSYSの最小構成は、CPUと半導体メモリMEMである。以上の実施形態において説明した発明を整理して、付記として開示する。付記1リアルメモリセルと、前記リアルメモリセルに接続され、前記リアルメモリセルのアクセスが禁止される第1モード中にフローティング状態になることで、第1電源線に供給される電源電圧と接地電圧との中間の電圧に設定されるリアルビット線と、前記第1モード中に前記第1電源線と前記リアルビット線との接続を解除し、前記リアルメモリセルのアクセスが許可される第2モード中に前記第1電源線を前記リアルビット線に接続する第1プリチャージ回路と、前記リアルビット線の負荷と同じ負荷を有するダミービット線と、前記第1モード中に前記第1電源線と前記ダミービット線との接続を解除し、前記第2モード中に前記第1電源線を前記ダミービット線に接続する第2プリチャージ回路と、前記第1モード中に前記ダミービット線を前記接地電圧に設定するリセット回路と、前記第1モードから前記第2モードへの切り替わり時に、前記第2プリチャージ回路の動作により前記接地電圧から上昇する前記ダミービット線の電圧が、前記中間の電圧を超えたときに、前記第2モードへの復帰を示す検出信号を活性化する検出回路とを備えていることを特徴とする半導体メモリ。付記2前記第1プリチャージ回路は、所定数の前記リアルビット線に共通に設けられ、前記第2プリチャージ回路の駆動能力は、前記第1プリチャージ回路の駆動能力より低く、前記第2プリチャージ回路により充電される前記ダミービット線の充電速度が前記第1プリチャージ回路により充電される前記所定数の前記リアルビット線の各々の充電速度と等しくなる駆動能力に設定されていることを特徴とする付記1に記載の半導体メモリ。付記3前記第1モード中に前記第1電源線と前記リアルビット線との接続を解除し、前記第1モードから前記第2モードへの切り替わり時に、前記検出信号の活性化に応答して前記第1電源線を前記リアルビット線に接続し、駆動能力が前記第1プリチャージ回路の駆動能力より高い第3プリチャージ回路を備えていることを特徴とする付記1または付記2に記載の半導体メモリ。付記4前記第1電源線と前記第2電源線との間に配置され、前記第1モード中にオフし、前記検出信号の活性化に応答してオンする第2トランジスタと前記第1電源線と第2電源線との間に配置され、前記第1モード中にオフし、前記第2モード中にオンする第1トランジスタと、前記第2電源線と前記リアルビット線との間に配置され、前記第1モード中にオフし、前記第1モード中の前記リアルメモリセルの非アクセス時にオンする第3トランジスタと、を備え、前記第1プリチャージ回路は、前記第1トランジスタおよび前記第3トランジスタを含み、前記第3プリチャージ回路は、前記第2トランジスタおよび前記第3トランジスタを含むことを特徴とする付記3に記載の半導体メモリ。付記5前記リアルメモリセルおよび前記リアルビット線を各々含む複数のメモリブロックを備え、前記第1トランジスタおよび前記第2トランジスタは、前記メモリブロックに共通に設けられることを特徴とする付記4に記載の半導体メモリ。付記6前記第1プリチャージ回路は、前記リアルビット線毎に設けられ、前記第2プリチャージ回路の駆動能力は、前記第1プリチャージ回路の駆動能力と等しいことを特徴とする付記1に記載の半導体メモリ。付記7前記第1モード中に前記第1電源線と前記リアルビット線との接続を解除し、前記第1モードから前記第1モードへの切り替わり時に、前記検出信号の活性化に応答して前記第1電源線を前記リアルビット線に接続し、駆動能力が前記第1プリチャージ回路の駆動能力より高い第3プリチャージ回路を備えていることを特徴とする付記6に記載の半導体メモリ。付記8前記第1電源線と前記各リアルビット線との間に配置され、前記第1モード中にオフし、前記第1モード中にオンする第1トランジスタと、前記第1電源線と前記各リアルビット線との間に配置され、前記第1モード中にオフし、前記検出信号の活性化に応答してオンする第2トランジスタとを備え、前記第1プリチャージ回路は、前記第1トランジスタを含み、前記第3プリチャージ回路は、前記第2トランジスタを含むことを特徴とする付記7に記載の半導体メモリ。付記9前記ダミービット線に接続されたダミーメモリセルを備え、前記ダミーメモリセルは、前記リアルメモリセルに形成される、前記リアルビット線に接続されたトランジスタと同じ構造を有するトランジスタを含み、前記ダミーメモリセルの数は、前記リアルビット線に接続される前記リアルメモリセルの数に等しいことを特徴とする付記1ないし付記8のいずれか1項に記載の半導体メモリ。付記10前記ダミーメモリセルは、前記リアルメモリセルと同じ構造を有することを特徴とする付記9に記載の半導体メモリ。付記11付記1ないし付記10のいずれか1項に記載の半導体メモリと、前記半導体メモリにアクセスするコントローラとを備え、前記コントローラは、前記半導体メモリを前記第1モードまたは前記第1モードに設定するためのモード信号を前記半導体メモリに出力し、前記半導体メモリは、前記モード信号を受けるモード端子を備えていることを特徴とするシステム。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。