"メモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、前記メモリブロックは、ストリング選択ラインstringselectlineと前記ストリング選択ラインに対応する共通ソースラインcommonsourcelineとの間に位置した複数のワードラインによって定義され、前記方法は、前記メモリブロックの第1サブブロックfirstsub-blockをプログラミングする段階と、前記第1サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かを前記不揮発性メモリ装置で判断する段階と、前記第1サブブロックのプログラミングの間に、前記基準ワードラインがプログラミングされたと判断するとすぐに、前記メモリブロックの第2サブブロックsecondsub-blockを部分イレージングpartialerasingする段階と、を含むことを特徴とする方法。前記方法は、前記第2サブブロックを部分イレージングした後、前記メモリブロックの前記第2サブブロックをプログラミングする段階をさらに含むことを特徴とする請求項1に記載の方法。前記第2サブブロックを部分イレージングする段階は、前記メモリコントローラから対応する部分イレーズ命令を受信せず、前記不揮発性メモリ装置によって実行されることを特徴とする請求項1に記載の方法。前記第1サブブロックをプログラミングする段階は、前記メモリブロックの第1ワードラインから前記メモリブロックの前記基準ワードラインまでを順次プログラミングし、前記第1ワードラインから前記基準ワードラインまでは、前記メモリブロックの前記第1サブブロックを定義することを特徴とする請求項1に記載の方法。前記方法は、前記メモリブロックの前記第1サブブロックをプログラミングする以前に、前記メモリブロックをイレージングする段階をさらに含むことを特徴とする請求項1に記載の方法。前記第2サブブロックを部分イレージングのための部分イレーズ時間は、前記メモリブロックをイレージングするための全体イレーズ時間より短いことを特徴とする請求項5に記載の方法。前記メモリブロックをイレージングする段階は、前記メモリブロックの前記複数のワードラインに第1イレーズ電圧を供給する段階を含むことを特徴とする請求項5に記載の方法。前記第2サブブロックをイレージングする段階は、前記第2サブブロックの複数のワードラインに第2イレーズ電圧を供給する段階と、フローティング状態floatingstateを前記第1サブブロックの複数のワードラインに適用する段階と、を含むことを特徴とする請求項7に記載の方法。前記第2イレーズ電圧は、前記第1イレーズ電圧より高いことを特徴とする請求項8に記載の方法。前記第2イレーズ電圧は、前記第1イレーズ電圧と同じであることを特徴とする請求項8に記載の方法。前記メモリブロックは、順次に配列された第1ワードラインから第Nワードラインまでを含み、Nは複数であり、前記第1サブブロックをプログラミングする段階は、前記メモリブロックの前記第1ワードラインから第mワードラインまでを順次プログラミングし、mはNより小さく、前記第mワードラインは、前記基準ワードラインであることを特徴とする請求項2に記載の方法。前記第2サブブロックをプログラミングする段階は、第m1ワードラインから前記第Nワードラインまでを順次プログラミングし、前記第2サブブロックは、前記第m1ワードラインから前記第Nワードラインによって定義されることを特徴とする請求項11に記載の方法。少なくとも一本のワードラインは、前記基準ワードラインと前記第2サブブロックとの間に位置することを特徴とする請求項11に記載の方法。前記方法は、前記第2サブブロックを部分イレージングする間に、前記少なくとも一本のワードラインに中間電圧を供給する段階をさらに含み、前記中間電圧は、前記第2サブブロックを部分イレージングする間に、前記第2サブブロックの複数のワードラインに供給された部分イレーズ電圧より高いことを特徴とする請求項13に記載の方法。前記基準ワードラインは、第1基準ワードラインであり、前記メモリブロックは、第3サブブロックを含むことを特徴とする請求項1に記載の方法。前記方法は、前記第2サブブロックのプログラミングの間に、第2基準ワードラインがプログラムされるか否かを前記不揮発性メモリ装置で判断する段階と、前記第2サブブロックのプログラミングの間に、前記第2基準ワードラインがプログラミングされたと判断するとすぐに、前記メモリブロックの前記第3サブブロックを部分イレージングする段階と、前記第3サブブロックを部分イレージングした後、前記メモリブロックの前記第3サブブロックをプログラミングする段階と、をさらに含むことを特徴とする請求項15に記載の方法。前記第2サブブロックを部分イレージングする段階は、前記第3サブブロックを部分イレージングする段階を含み、前記方法は、前記第2サブブロックのプログラミングの間に、第2基準ワードラインがプログラムされたか否かを前記不揮発性メモリ装置で判断する段階と、前記第2サブブロックのプログラミングの間に、前記第2基準ワードラインがプログラミングされたと判断するとすぐに、前記メモリブロックの前記第3サブブロックを部分イレージングする段階と、前記第3サブブロックを部分イレージングした後、前記メモリブロックの前記第3サブブロックをプログラミングする段階と、をさらに含むことを特徴とする請求項15に記載の方法。前記第2サブブロックを部分イレージングする段階は、前記メモリコントローラから対応する部分イレーズ命令を受信せず、前記不揮発性メモリ装置によって実行されることを特徴とする請求項16に記載の方法。前記不揮発性メモリ装置のパワーアップpower-upの間に、前記基準ワードラインを表わすアドレスを検索retrievingする段階をさらに含むことを特徴とする請求項1に記載の方法。前記不揮発性メモリ装置は、レディ/ビジーready/busy信号を発生させ、前記方法は、前記基準ワードラインの前記プログラミングと前記第2サブブロックの前記部分イレーズとを含む連続した期間の間に、ビジー状態で前記レディ/ビジー信号を保持する段階をさらに含むことを特徴とする請求項1に記載の方法。前記プログラミングは、前記メモリブロックの複数のワードラインに最下位ビットleast-significant-bit、LSBページと最上位ビットmost-significant-bit、MSBページとをプログラミングするマルチレベルセルmulti-levelcellプログラミングであることを特徴とする請求項1に記載の方法。前記マルチレベルセルプログラミングは、シャドープログラミング技術に基いて実行され、前記第2サブブロックは、前記LSBページが、前記基準ワードラインにプログラムされた後、そして、前記MSBページが、前記基準ワードラインにプログラムされる以前に部分的にイレーズされることを特徴とする請求項21に記載の方法。前記メモリブロックは、3次元メモリブロックであり、前記第1サブブロックと前記第2サブブロックは、3次元サブブロックであることを特徴とする請求項1に記載の方法。メモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、前記メモリブロックは、ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義され、前記方法は、前記メモリブロックの第1サブブロックをプログラミングする段階と、前記第1サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かを前記メモリコントローラで判断する段階と、前記第1サブブロックのプログラミングの間に、前記基準ワードラインがプログラミングされたと判断するとすぐに、部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、前記部分イレーズ命令に応答して、前記メモリブロックの第2サブブロックを部分イレージングする段階と、前記第2サブブロックを部分イレージングした後、前記メモリブロックの前記第2サブブロックをプログラミングする段階と、を含むことを特徴とする方法。前記方法は、前記不揮発性メモリ装置で前記基準ワードラインのアドレスを保存する段階と、前記第1サブブロックのプログラミング以前に、前記メモリコントローラに前記基準ワードラインの前記アドレスを伝送する段階と、をさらに含むことを特徴とする請求項24に記載の方法。前記基準ワードラインの前記アドレスを保存する段階は、前記不揮発性メモリ装置のパワーアップの間に、前記基準ワードラインの前記アドレスを読出す段階を含むことを特徴とする請求項25に記載の方法。前記第1サブブロックをプログラミングする段階と前記基準ワードラインがプログラミングされたと判断する段階は、前記第1サブブロックのために、プログラム命令とプログラムアドレスのシーケンスsequenceを、前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、伝送されたプログラムアドレスが、前記メモリコントローラによって、前記基準ワードラインに対応すると判断される時、前記部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、を含むことを特徴とする請求項24に記載の方法。前記不揮発性メモリ装置は、前記メモリコントローラによって読み取れるレディ/ビジー信号を発生させ、前記方法は、前記基準ワードラインの前記プログラミングを含む第1区間の間に、ビジー状態で前記レディ/ビジー信号を保持する段階と、前記第2サブブロックの前記部分イレージングを含む第2区間の間に、前記ビジー状態で前記レディ/ビジー信号を保持する段階と、をさらに含み、前記第1区間は、前記第2区間から分離されたことを特徴とする請求項27に記載の方法。前記方法は、前記メモリブロックの前記第1サブブロックをプログラミングする以前に、前記メモリブロックをイレージングする段階をさらに含むことを特徴とする請求項24に記載の方法。前記第2サブブロックを部分イレージングするための部分イレーズ時間は、前記メモリブロックをイレージングするための全体イレーズ時間より短いことを特徴とする請求項29に記載の方法。少なくとも一本のワードラインは、前記基準ワードラインと前記第2サブブロックとの間に位置することを特徴とする請求項24に記載の方法。前記プログラミングは、前記メモリブロックの複数のワードラインに最下位ビットLSBページと最上位ビットMSBページとをプログラミングするマルチレベルセルプログラミングであることを特徴とする請求項24に記載の方法。前記マルチレベルセルプログラミングは、シャドープログラミング技術に基いて実行され、前記第2サブブロックは、前記LSBページが、前記基準ワードラインにプログラムされた後、そして、前記MSBページが、前記基準ワードラインにプログラムされる以前に部分的にイレーズされることを特徴とする請求項32に記載の方法。前記第1サブブロックと前記第2サブブロックは、3次元サブブロックであることを特徴とする請求項24に記載の方法。ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、前記メモリブロックの第1サブブロックをプログラムし、前記第1サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたか否かを判断し、前記第1サブブロックのプログラミングの間に、前記基準ワードラインがプログラムされたと判断するとすぐに、前記メモリブロックの第2サブブロックを部分的にイレーズする制御回路と、を含むことを特徴とする不揮発性メモリ装置。前記制御回路は、前記第2サブブロックを部分イレージングした後、前記メモリブロックの前記第2サブブロックをプログラムすることを特徴とする請求項35に記載の不揮発性メモリ装置。前記制御回路は、外部装置から対応する部分イレーズ命令の受信なしに、前記第2サブブロックを部分イレーズすることを特徴とする請求項35に記載の不揮発性メモリ装置。ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、前記不揮発性メモリブロックの複数のワードラインに対してプログラム命令と部分イレーズ命令とを実行する制御回路とを含む不揮発性メモリ装置と、前記メモリブロックの第1サブブロックをプログラムするために、前記不揮発性メモリ装置にプログラム命令を伝送し、前記第1サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたか否かを判断し、前記第1サブブロックのプログラミングの間に、前記基準ワードラインがプログラムされたと判断するとすぐに、部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送し、前記部分イレーズ命令を伝送した後に、前記メモリブロックの前記第2サブブロックをプログラムするために、前記不揮発性メモリ装置にプログラム命令を伝送するメモリコントローラと、を含むことを特徴とするメモリシステム。前記不揮発性メモリ装置はさらに、前記基準ワードラインのアドレスを保存し、前記メモリコントローラが、前記第1サブブロックをプログラムするために、前記プログラム命令を伝送する以前に、前記メモリコントローラに前記基準ワードラインの前記アドレスを伝送することを特徴とする請求項38に記載のメモリシステム。本発明が解決しようとする技術的な課題は、選択されていない上位ワードラインに接続された多数のイレーズセルに対するパス電圧ディスターバンスの影響を除去する方法と、該方法を行う装置とを提供することである。メモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、メモリブロックは、ストリング選択ラインstringselectlineとストリング選択ラインに対応する共通ソースラインcommonsourcelineとの間に位置した複数のワードラインによって定義され、前記方法は、メモリブロックの第1サブブロックfirstsub-blockをプログラミングする段階と、第1サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かを不揮発性メモリ装置で判断する段階と、第1サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたと判断するとすぐに、メモリブロックの第2サブブロックsecondsub-blockを部分イレージングpartialerasingする段階と、を含む。当該方法は、第2サブブロックを部分イレージングした後、メモリブロックの第2サブブロックをプログラミングする段階をさらに含む。第2サブブロックを部分イレージングする段階は、メモリコントローラから対応する部分イレーズ命令を受信せず、不揮発性メモリ装置によって実行される。第1サブブロックをプログラミングする段階は、メモリブロックの第1ワードラインからメモリブロックの基準ワードラインまでを順次プログラミングし、第1ワードラインから基準ワードラインまでは、メモリブロックの第1サブブロックを定義する。当該方法は、メモリブロックの第1サブブロックをプログラミングする以前に、メモリブロックをイレージングする段階をさらに含む。第2サブブロックを部分イレージングのための部分イレーズ時間は、メモリブロックをイレージングするための全体イレーズ時間より短い。メモリブロックをイレージングする段階は、メモリブロックの複数のワードラインに第1イレーズ電圧を供給する段階を含む。第2サブブロックをイレージングする段階は、第2サブブロックの複数のワードラインに第2イレーズ電圧を供給する段階と、フローティング状態floatingstateを第1サブブロックの複数のワードラインに適用する段階と、を含む。一実施形態によれば、第2イレーズ電圧は、第1イレーズ電圧より高い。他の実施形態によれば、第2イレーズ電圧は、第1イレーズ電圧と同一である。メモリブロックは、順次に配列された第1ワードラインから第Nワードラインまでを含み、Nは複数であり、第1サブブロックをプログラミングする段階は、メモリブロックの第1ワードラインから第mワードラインまでを順次プログラミングし、mはNより小さく、第mワードラインは、基準ワードラインである。第2サブブロックをプログラミングする段階は、第m1ワードラインから第Nワードラインまでを順次プログラミングし、第2サブブロックは、第m1ワードラインから第Nワードラインによって定義される。少なくとも一本のワードラインは、基準ワードラインと第2サブブロックとの間に位置する。当該方法は、第2サブブロックを部分イレージングする間に、少なくとも一本のワードラインに中間電圧を供給する段階をさらに含み、中間電圧は、第2サブブロックを部分イレージングする間に第2サブブロックの複数のワードラインに供給された部分イレーズ電圧より高い。基準ワードラインは、第1基準ワードラインであり、メモリブロックは、第3サブブロックを含む。当該方法は、第2サブブロックのプログラミングの間に、第2基準ワードラインがプログラムされたか否かを不揮発性メモリ装置で判断する段階と、第2サブブロックのプログラミングの間に、第2基準ワードラインがプログラミングされたと判断するとすぐに、メモリブロックの第3サブブロックを部分イレージングする段階と、第3サブブロックを部分イレージングした後、メモリブロックの第3サブブロックをプログラミングする段階と、をさらに含む。第2サブブロックを部分イレージングする段階は、第3サブブロックを部分イレージングする段階を含み、当該方法は、第2サブブロックのプログラミングの間に、第2基準ワードラインがプログラムされたか否かを不揮発性メモリ装置で判断する段階と、第2サブブロックのプログラミングの間に、第2基準ワードラインがプログラミングされたと判断するとすぐに、メモリブロックの第3サブブロックを部分イレージングする段階と、第3サブブロックを部分イレージングした後、メモリブロックの第3サブブロックをプログラミングする段階と、をさらに含む。第2サブブロックを部分イレージングする段階は、メモリコントローラから対応する部分イレーズ命令を受信せず、不揮発性メモリ装置によって実行される。当該方法は、不揮発性メモリ装置のパワーアップpower-upの間に、基準ワードラインを表わすアドレスを検索retrievingする段階をさらに含む。不揮発性メモリ装置は、レディ/ビジーready/busy信号を発生させ、当該方法は、基準ワードラインのプログラミングと第2サブブロックの部分イレーズとを含む連続した期間の間に、ビジー状態でレディ/ビジー信号を保持する段階をさらに含む。プログラミングは、メモリブロックの複数のワードラインに最下位ビットleast-significant-bit、LSBページと最上位ビットmost-significant-bit、MSBページとをプログラミングするマルチレベルセルmulti-levelcellプログラミングである。マルチレベルセルプログラミングは、シャドープログラミング技術に基いて実行され、第2サブブロックは、LSBページが、基準ワードラインにプログラムされた後、そして、MSBページが、基準ワードラインにプログラムされる以前に部分的にイレーズされる。メモリブロックは、3次元メモリブロックであり、第1サブブロックと第2サブブロックとは、3次元サブブロックである。本発明の他の実施形態によるメモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、メモリブロックは、ストリング選択ラインとストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義され、当該方法は、メモリブロックの第1サブブロックをプログラミングする段階と、第1サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かをメモリコントローラで判断する段階と、第1サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたと判断するとすぐに、部分イレーズ命令をメモリコントローラから不揮発性メモリ装置に伝送する段階と、部分イレーズ命令に応答して、メモリブロックの第2サブブロックを部分イレージングする段階と、第2サブブロックを部分イレージングした後、メモリブロックの第2サブブロックをプログラミングする段階と、を含む。当該方法は、不揮発性メモリ装置で基準ワードラインのアドレスを保存する段階と、第1サブブロックのプログラミング以前に、メモリコントローラに基準ワードラインのアドレスを伝送する段階と、をさらに含む。基準ワードラインのアドレスを保存する段階は、不揮発性メモリ装置のパワーアップの間に、基準ワードラインのアドレスを読出す段階を含む。本発明の実施形態による不揮発性メモリ装置は、ストリング選択ラインとストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、メモリブロックの第1サブブロックをプログラムし、第1サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたことを判断し、第1サブブロックのプログラミングの間に、基準ワードラインがプログラムされたとを判断するとすぐに、メモリブロックの第2サブブロックを部分的にイレーズする制御回路と、を含む。制御回路は、第2サブブロックを部分イレージングした後、メモリブロックの第2サブブロックをプログラムする。制御回路は、外部装置から対応する部分イレーズ命令の受信なしに、第2サブブロックを部分イレーズする。本発明の実施形態によるメモリシステムは、不揮発性メモリ装置とメモリコントローラとを含む。不揮発性メモリ装置は、ストリング選択ラインとストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、不揮発性メモリブロックの複数のワードラインに対してプログラム命令と部分イレーズ命令とを実行する制御回路と、を含む。メモリコントローラは、メモリブロックの第1サブブロックをプログラムするために、不揮発性メモリ装置にプログラム命令を伝送し、第1サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたかを判断し、第1サブブロックのプログラミングの間に、基準ワードラインがプログラムされたと判断するとすぐに、部分イレーズ命令をメモリコントローラから不揮発性メモリ装置に伝送し、部分イレーズ命令を伝送した後に、メモリブロックの第2サブブロックをプログラムするために、不揮発性メモリ装置にプログラム命令を伝送する。不揮発性メモリ装置はさらに、基準ワードラインのアドレスを保存し、メモリコントローラが、第1サブブロックをプログラムするために、プログラム命令を伝送する以前に、メモリコントローラに基準ワードラインのアドレスを伝送する。本発明の実施形態による方法と該方法を行う装置は、選択されていない上位ワードラインに接続された多数のイレーズセルに対するパス電圧ディスターバンスの影響を除去することができる。以下、添付した図面を参照して、本発明を詳しく説明する。図1は、本発明の実施形態による不揮発性メモリ装置のブロック図を示す。不揮発性メモリ装置10は、メモリセルアレイmemorycellarray20とアクセス制御回路accesscontrolcircuit22とを含む。アクセス制御回路22は、電圧供給回路28、コントロールロジックcontrolligic50、カラムデコーダcolumndecoder60、ページバッファ/感知増幅器S/Aブロック70、Y-ゲーティングY-gating回路80、及び入出力I/Oブロック90とを含む。電圧供給回路28は、電圧発生器30とローデコーダrowdecoder40とを含み、コントロールロジック50は、デコーダ52とコード発生器54とを含む。アクセス制御回路22の作動例は、発明の実施形態に基づいて後述される。メモリセルアレイ20の例は、図2A、図2B、及び図3を参照して説明される。図2Aは、図1のメモリセルアレイに具現可能な2次元メモリブロックの複数のサブブロックの一実施形態を示し、図2Bは、図1のメモリセルアレイに具現可能な3次元メモリブロックの複数のサブブロックの他の実施形態を示す。図2Aと図2Bとに示されたように、メモリセルアレイ20のメモリブロックMBは、複数のNANDメモリセルストリング20-1、20-2、...、20-mmは、自然数を含む。例えば、複数のNANDメモリセルストリング20-1、20-2、...、20-mは、同じ平面planeまたはレイヤlayerに配置または具現可能である。各NANDメモリセルストリング20-1、20-2、...、20-mは、直列に接続された複数の不揮発性メモリセル21を含む。例えば、NANDメモリセルストリング20-1は、ビットラインBL1に接続された第1選択トランジスタまたは、ストリング選択トランジスタST1と共通ソースラインCSLに接続された第2選択トランジスタまたは、接地選択トランジスタST2との間に直列に連結された複数の不揮発性メモリセル21を含む。第1選択トランジスタST1のゲートは、ストリング選択ラインSSLに接続され、第2選択トランジスタST2のゲートは、接地選択ラインgroundselectlineGSLに接続される。複数の不揮発性メモリセル21のそれぞれのゲートは、複数のワードラインWL0~WL63のそれぞれに接続される。複数のNANDメモリセルストリング20-2~20-mのそれぞれの構造は、NANDメモリセルストリング20-1の構造と同一であるか、実質的に同一である。図2Aと図2Bとの実施形態で、64個のワードラインWL0~WL63が示されているが、本発明の技術的思想は、ワードラインの個数に限定されるものではない。複数のNANDメモリセルストリング20-1~20-mに含まれた複数の不揮発性メモリセル21のそれぞれは、1ビットまたはそれ以上のビットを保存することができるフラッシュEPROMとして具現可能である。すなわち、各不揮発性メモリセル21は、1ビットまたはそれ以上のビットを保存することができるNANDフラッシュメモリセル、例えば、SLCsiglelevelcellまたはMLCmulti-levelcellとして具現可能である。メモリブロックの複数のメモリセルが、SLCである場合、同じワードラインに接続された複数のメモリセルストリングの複数のメモリセルは、一つのアドレス可能なaddressableデータページを保存する。しかし、メモリブロックの複数のメモリセルが、MLCである場合、同じワードラインに接続された複数のメモリストリングの複数のメモリセルは、多数のアドレス可能なデータページを保存する。例えば、2ビットMLCである場合、各ワードラインは、2つのアドレス可能なデータページ、すなわち、LSBleast-significantbitページとMSBmost-significantbitページとを含む。図3は、図1のメモリセルアレイに具現可能な3次元メモリブロックを示す。ここで、複数のNANDメモリセルストリング20’-1、20’-2、...、20’-kkは、自然数は、3次元的に互いに異なる平面またはレイヤに配置される。この際、複数のNANDメモリセルストリング20’-1~20’-kは、複数のNANDメモリセル20’-1~20’-kに接近可能なアクセス制御回路を共有することができる。示されたように、第1NANDメモリセルストリング20’-1は、第1レイヤ21-1に配置され、第2NANDメモリセルストリング20’-2は、第2レイヤ21-2に配置され、第kNANDメモリセルストリング20’-kは、第kレイヤ21-kに配置される。例えば、複数のレイヤ21-1~21-kは、ウェーハ積層waferstack、チップchip積層、またはセルcell積層を通じて形成される。複数のレイヤ21-1~21-kは、TSVthrough-siliconvia、コンダクティブバンプconductivebump、またはワイヤボンディングwirebondingを通じて互いに接続され得る。複数のレイヤ21-1~21-kのそれぞれは、複数のセルストリングを含む。例えば、第1レイヤ21-1に具現された第1NANDメモリセルストリング20’-1は、複数の選択トランジスタST11、ST21の間に直列に接続された複数の不揮発性メモリセル、例えば、複数のNANDフラッシュメモリセルを含む。第2レイヤ21-2に具現された第2NANDメモリセルストリング20’-2は、複数の選択トランジスタST12、ST22の間に直列に接続された複数の不揮発性メモリセル、例えば、複数のNANDフラッシュメモリセルを含む。第kレイヤ21-kに具現された第kNANDメモリセルストリング20’-kは、複数の選択トランジスタST1k、ST2kの間に直列に接続された複数の不揮発性メモリセル、例えば、複数のNANDフラッシュメモリセルを含む。図3に示されたように、各NANDメモリセルストリング20’-1~20’-kは、複数のワードラインWL0~WL63、共通ソースラインCLS、及びビットラインBL1を共有することができる。すなわち、各レイヤ21-1~21-kで対応する位置に具現された各NANDメモリセルストリングは、ページバッファと感知増幅器S/Aブロック70に含まれたページバッファ71-1~71-m、PB1~PBmとに接続され得る図1。さらに詳しい3次元不揮発性メモリ装置については、米国特許第7,679,133号特許文献4に記載されており、これを参照referenceとして含む。本発明の具体的な実施形態は、図1及び2Aを参照して説明される。図2Aを参照すると、メモリブロックMBは、第1サブブロックSB1と第2サブブロックSB2とを含み、各サブブロックSB1、SB2は、少なくとも一本のワードラインを含み得る。ここで、第1サブブロックSB1は、複数のワードラインWL0~WL31を含み、第2サブブロックSB2は、複数のワードラインWL32~WL63を含む。しかし、本発明の技術的思想は、図2Aに示された構造に制限されるものではない。アクセス制御回路22は、命令または、命令セットcomandsetsと外部から受信されたアドレスaddressesとによってデータアクセス動作を行うために、メモリセルアレイ20をアクセスすることができる。例えば、アドレスは、外部メモリコントローラから受信され得る。データアクセス動作は、プログラム動作、リードread動作、またはイレーズerase動作であり得る。プログラム動作は、プログラム検証動作programverifyoperationを含み、イレーズ動作は、イレーズ検証動作eraseverifyoperationを含むものと理解しなければならない。図1から図5Bを参照すると、本発明の実施形態によって、不揮発性メモリ装置のメモリブロックをプログラミングする方法は、メモリブロックMBの第1サブブロックSB1をプログラミングし、第1サブブロックSB1のプログラミングの間に、基準ワードラインがプログラムされる時、基準ワードラインがプログラムされたか否かを不揮発性メモリで判断し、及び第1サブブロックSB1のプログラミングの間に、基準ワードラインがプログラムされたと判断するとすぐに、メモリブロックMBの第2サブブロックSB2を部分的にイレージングpartialerasingする。ここで、基準ワードラインは、ワードライン31WL31である。例えば、図1と図2Aとを参照すると、プログラミング動作が実行される時、アクセス制御回路22は、メモリコントローラから出力されたアドレス、データ、及びプログラム命令を受信し、プログラミングは、メモリブロックの第1ワードラインWL01から順次行われる。図2Aの実施形態で、ワードラインWL31は、基準ワードラインとして指定され、ワードラインWL31は、第1サブブロックSB1で順次プログラムされた最後のワードラインである。アクセス制御回路22から受信されたプログラムアドレスが、基準ワードラインWL31を識別すると仮定する。この場合、アクセス制御回路22は、プログラミング動作と部分イレーズ動作partialeraseoperationとをいずれも行う。すなわち、プログラム命令に応答して、アクセス制御回路22は、受信されたアドレスによって識別されたワードラインWL31をプログラミングし、次いで、プログラムされていないワードラインWL32~WL63をイレーズするために、部分イレーズ動作を行う。MLCの場合、ワードラインWL31は、部分イレーズ動作の実行前に部分的にプログラムされ例えば、LSBページプログラム、次いで、部分イレーズ動作後に完全にプログラムされる例えば、MSBページプログラム。ここで、部分イレーズ動作は、メモリブロックの全てのワードラインより少ないワードラインがイレーズされるイレーズ動作を意味する。これは、メモリブロックの全てのワードラインがイレーズされる正常イレーズ動作normaleraseoperationと対比される。このような観点で、下記の表は、例示的なバイアス条件を表わす。表1で、正常イレーズ動作の場合、複数のビットライン、SSL、GSL、及びCSLは、いずれも電気的なフローティングfloatingである。基板電圧は、20Vのような第1高イレーズ電圧でバイアスbiasされ、複数のワードラインは、0Vのような第1電圧でバイアスされる。全体メモリブロックがイレーズされているために、正常イレーズ動作時には、選択されていないワードラインがない。しかし、基板電圧は、メモリセルアレイのバンドにバルクbulk、例えば、ポケットPウェルpocketP-wellまたはディープNウェルdeepN-wellに供給されるものと理解され得る。表1で、部分イレーズ動作の場合、選択されていない複数のワードライン、例えば、図2Aの第1サブブロックSB1の複数のワードラインは、複数のビットライン、SSL、GSL、及びCSLと共に電気的なフローティングである。他の実施形態で、選択されていない複数のワードライン、例えば、図2Aの第1サブブロックSB1の複数のワードラインは、基板に供給された高いイレーズ電圧のような高電圧を供給され得る。基板電圧は、第2高イレーズ電圧でバイアスされ、選択された複数のワードライン、例えば、図2Aの第1サブブロックSB1の複数のワードラインには、第2ワードライン電圧でバイアスされる。部分イレーズ動作で、選択されていない複数のワードライン、例えば、図2Aの第1サブブロックSB1の複数のワードラインを電気的にフローティングさせることによって、または選択されていない複数のワードラインに高電圧を供給することによって、F-NトンネリングF-Ntunnelingが誘導されず、以前に保存されたデータは消去されない。第1ワードライン電圧は、第2ワードライン電圧と同一であるか、または異なり、第1高イレーズ電圧は、第2高イレーズ電圧と同一であるか、異なる。例えば、第1ワードライン電圧と第2ワードライン電圧は、いずれも0Vであり、第1高イレーズ電圧と第2高イレーズ電圧は、いずれも20Vであり得る。しかし、実施形態は、このような特別な電圧例に限定されるものではない。部分イレーズ動作で、選択された複数のワードラインと基板との間の電圧差は、正常イレーズ動作で選択された複数のワードラインと基板との間の電圧差より小さい。これは、イレーズされたerased状態で複数のワードラインが既にイレーズされたので、部分イレーズ動作では、さらに小さな電圧差が必要であるためである。小さな電圧差の使用は、複数のワードラインと基板との間でさらに高い電圧差からなされるオーバーイレーズ条件over-eraseconditionの発生incidenceを減らし得る。したがって、例えば、部分イレーズ動作のための第2ワードライン電圧は、正常イレーズ動作のための第1ワードライン電圧より高く、部分イレーズ動作のための第2高イレーズ基板電圧は、正常イレーズ動作のための第1高イレーズ基板電圧より低い。図2Aの例で、複数のワードラインWL32~WL63の部分イレーズ動作は、複数のワードラインWL32~WL63のプログラミング以前にイレーズされた複数のセルの電圧分布voltagedistributionをリセットresetするのに効果的である。特に、メモリブロックMBのワードラインの順次プログラミングの間に、上位upperワードライン例えば、第2サブブロックSB2のワードラインのイレーズされたセルは、下位lowerワードライン、例えば、第1サブブロックSB1のワードラインのプログラミングの間に、選択されていないワードラインへのパス電圧の供給によって引き起こされるスレショルド電圧シフトに敏感である。これを、ここでは、Vpassディスターブdisturbと言う。イレーズされたセルの電圧分布でのシフトshiftsは、メモリブロックMBのプログラミング完了において、イレーズされたセルとプログラムされたセルとの間のスレショルド電圧分布ウィンドウthresholdvoltagedistributionwindowを悪化させる得る。例えば、図4は、複数のワードラインに対する順次プログラミングの間に、パス電圧の供給によって引き起こされたスレショルド電圧分布で分布例を説明するための図である。図4で、メモリブロックは、64個のワードラインWL0~WL63を含む。4個のメモリセルは、各ワードラインに接続されている。NANDメモリセルのそれぞれは、3ビットデータを保存する。ここで、Eは、イレーズされた状態でのNANDメモリセルを意味し、P7は、プログラムされた状態での最も高いスレショルド電圧を有するNANDメモリセルを意味する。分布曲線L1は、メモリブロックMBのプログラミング動作が行われる前のワードラインWL63に接続されたイレーズされたセルEの初期スレショルド電圧Vthの分布を意味する。分布曲線L2は、プログラム動作が下位ワードライン、例えば、ワードラインWL31に行われた後、ワードラインWL63に接続されたイレーズされたセルEのVthの分布を意味する。Vpassディスターブは、ワードラインWL63のイレーズされたセルの電圧分布の正電圧方向へのシフトshiftを引き起こす。ワードラインWL63に対する部分イレーズ動作の適用は、ワードラインWL63のイレーズされたセルの電圧分布を元のVthの分布曲線L1への復帰または実質的な復帰を引き起こす。このような方法で、メモリブロックMBのプログラミングが完了した後、イレーズされたセルとプログラムされたセルとの間の適切な電圧分布ウィンドウは保存される。SLCプログラミングの場合、現在の実施形態で、図2Aの第2サブブロックSB2の部分イレーズ動作は、基準ワードラインWL31の1ビットプログラミング以後に行われる。前述したように、MLCプログラミングの場合、ワードラインWL31は、部分イレーズ動作の実行以前に部分的にプログラムされ、例えば、LSBページプログラム、部分イレーズ動作以後に完全にプログラムされる例えば、MSBページプログラム。各メモリセルに保存されたデータビットの数が増加するほど、マルチビットmulti-bitsまたは、マルチレベルmulti-levelのデータを保存するメモリ装置の信頼度を安全に保証することはさらに難しくなる。信頼度を低下させる潜在的要因は、隣接したメモリセルの間のカップリングcouplingから引き起こされる意図していないスレショルド電圧変化であり得る。例えば、以前にプログラムされたメモリセルのスレショルド電圧は、プログラムされたメモリセルに隣接したメモリセルがプログラムされる時のカップリングによって変わる。このようなカップリング効果に対処するため、シャドープログラミングshadowprogrammingとアドレススクランブリングaddressscramblingのような技術が発展した。この場合、図2Aの例で、第2サブブロックSB2のワードラインWL32の一つまたはそれ以上の下位ビットまたは、ページpagesは、第1サブブロックSB1のワードラインWL31の一つまたはそれ以上の上位ビットまたは、ページ以前にプログラムされ得る。したがって、ワードラインWL32のプログラムされた下位ビットのイレーズを避けるために、第2サブブロックSB2の部分イレーズがワードラインWL31の下位ビットプログラミング以後に行われる。すなわち、第2サブブロックSB2は、LSBページが基準ワードラインWL31でプログラムされた以後に、そして、MSBページが基準ワードラインWL31でプログラムされる以前に、部分的にイレーズされ得る。定義するために、少なくとも一本の下位ワードラインの少なくとも一つのMSB以前に、少なくとも一本の上位ワードラインの少なくとも一つのLSBがプログラムされるプログラミングスキームprogrammingschemesは、集合的にシャドープログラミングと称する。図2Aの例で、前述したように、基準ワードラインは、WL31であり、メモリブロックMBは、2つのサブブロックSB1及びSB2を含む。受信されたプログラムアドレスが、基準ワードラインWL31に該当する時、不揮発性メモリ装置は、プログラム命令に応答して、自動的にプログラム動作と部分イレーズ動作とを実行する。すなわち、基準ワードラインWL31の少なくとも一つのページは、プログラムされ、部分イレーズは、第2サブブロックSB2で実行される。しかし、本発明は、メモリブロック当たり2つのサブブロックを有するか、またはサブブロックが同数のワードラインを有することに制限されるものではない。図2Bに示された実施形態を参照すると、メモリブロックMBが、3つのサブブロックSB1、SB2、及びSB3を含む時、第1サブブロックSB1は、ワードラインWL0~WL31を含み、第2サブブロックSB2は、ワードラインWL32及びWL33を含み、第3サブブロックSB3は、ワードラインWL34~WL63を含む。図2Bを参照すると、第1サブブロックSB1の全てのワードラインWL0~WL31がプログラムされた後、部分イレーズ動作は、第2サブブロックSB2と第3サブブロックSB3とで同時に実行可能である。一実施形態によれば、第1サブブロックSB1の全てのワードラインWL0~WL31がプログラムされた後、部分イレーズ動作は、第2サブブロックSB2のみで実行され、第2サブブロックSB2がプログラムされた後、部分イレーズ動作は、第3サブブロックSB3のみで実行可能である。他の実施形態によれば、第1サブブロックSB1の全てのワードラインWL0~WL31がプログラムされた後、部分イレーズ動作は、第2サブブロックSB2と第3サブブロックSB3の両方で実行され、第2サブブロックSB2がプログラムされた後、部分イレーズ動作は、第3サブブロックSB3のみで実行可能である。図2Bの構成についての他の実施形態で、第1サブブロックSB1の最後のワードラインWL31のプログラミング以後に実行された部分イレーズ動作の間に、中間電圧がワードラインWL32及びWL33に印加される。例えば、中間電圧Vmidは、部分イレーズ動作の間に、基板と第3サブブロックSB3のワードラインに印加されたワードライン電圧例えば、0Vとの間の電圧であり得る。例えば、第3サブブロックSB3のワードライン電圧が0Vであり、基板イレーズ電圧が15V~20Vである時、中間電圧Vmidは、5Vから8Vの間であり得る。しかし、中間電圧Vmidは、特定の電圧範囲に限定されるものではない。部分イレーズ動作の間に、中間電圧Vmidの供給は、部分イレーズ動作の間に、下位ワードライン、すなわち、第1サブブロックSB1のワードラインに対するスレショルド妨害thresholddisturbanceを減らすのに効果的である。本発明の技術的思想は、図3の例示のように、3次元構成にも適用可能である。この場合、共有されたワードラインWL31は、基準ワードラインと指定され、共有されたワードラインWL0~WL31のメモリセルは、第1サブブロックを構成し、共有されたワードラインWL32~WL63は、第2サブブロックを構成する。以前の例でのように、プログラムアドレスが基準ワードラインWL31に対応する時、不揮発性メモリ装置10は、外部からのプログラム命令に応答して、プログラム動作と部分イレーズ動作、例えば、第2サブブロックに対する部分イレーズ動作のいずれもを行うことができる。不揮発性メモリ装置10は、一つのプログラム命令に応答して、ワードラインに対するプログラム動作と次のサブブロックに対する部分イレーズ動作とを順次行うことができる。実施形態によって、不揮発性メモリ装置10は、外部装置からプログラム命令とサブブロックイレーズ命令とを順次受信することができる。この際、サブブロックイレーズ命令は、プログラム命令の対象となるワードラインの次のワードラインを指示するアドレスを含み得る。前述した実施形態で、基準ワードラインは、メモリブロックMBで順次に配列されたワードラインの中心領域にほぼ位置しているが、これに限定されるものではない。また、基準ワードラインの選択は、不揮発性メモリ装置の試行錯誤テストによって実験的に行われる。基準ワードラインが決定されれば、基準ワードラインのアドレスは、情報メモリブロック及び/または不揮発性メモリ装置10のeヒューズe-fuseに保存することができる。前述したように、図1のアクセス制御回路22は、電圧供給回路28、コントロールロジック50、カラムデコーダ60、ページバッファ感知増幅器S/Aブロック70、Y-ゲーティング回路80、及び入出力I/Oブロック90を含む。メモリセルアレイ20が、図2Aに示された構造を有し、入力ワードラインまたは、ページアドレスADDが、基準ワードラインまたは、ページアドレスと同じである時、電圧供給回路28は、コントロールロジック50から出力された第1制御コードC-CODEiiは、1に応答して、ワードラインWL31に供給されるプログラム電圧Vpgmを発生させる。ワードラインWL31に対するプログラム動作が完了した後すなわち、プログラム実行動作とプログラム検証動作との成功裏に完了した後、電圧供給回路28は、第2制御コードC-CODEiiは、2に応答して、表1に記載の部分イレーズバイアス条件を設定する。現在の実施形態で、第1制御コードC-CODE1と第2制御コードC-CODE2は、コントロールロジック50によって外部からイレーズ命令を受信せずとも、自動で順次生成される。すなわち、入力ワードラインまたは、ページアドレスADDが、基準ワードラインまたは、ページアドレスと同じである時、コントロールロジック50は、外部から受信されたプログラム命令に応答して、第1制御コードC-CODE1と第2制御コードC-CODE2とを順次発生させる。メモリセルアレイ20が、図2Aに示された構造を有し、入力ワードラインまたは、ページアドレスADDが、基準ワードラインまたは、ページアドレスと同じである時、電圧供給回路28は、コントロールロジック50から出力された第1制御コードC-CODEiiは、1に応答して、ワードラインWL31に供給されるプログラム電圧Vpgmを発生させる。ワードラインWL31に対するプログラム動作が完了した後すなわち、プログラム実行動作とプログラム検証動作とが成功裏に完了した後、電圧供給回路28は、第3制御コードC-CODEiiは、3に応答して、表1に記載の部分イレーズバイアス条件を設定する。但し、ワードラインWL32、WL33は、先に説明された中間電圧Vmidで設定される。現在の実施形態で、第1制御コードC-CODE1と第3制御コードC-CODE3は、コントロールロジック50によって外部からイレーズ命令を受信せずとも、自動で順次生成される。電圧供給回路28は、電圧発生器30とローデコーダ40とを含む。電圧発生器30は、プログラム動作を行うために必要なプログラム電圧Vpgm、部分イレーズ電圧Vera、及び中間電圧Vmidなどの多様な電圧を発生させる。ローデコーダ40は、コントロールロジック50の制御によって、ワードライン及び/または基板バルクsubstratebulkで生成された電圧を選択的に供給する。プログラム電圧Vpgmは、ISPPincrementalsteppulseprogramスキームschemeによって生成され、イレーズ電圧Veraは、ISPEincrementalsteppulseeraseスキームによって生成され得る。コントロールロジック50は、アクセス制御回路22の全般的な動作を制御し、デコーダ52とコード発生器54とを含む。デコーダ52は、入力アドレスすなわち、メモリコントローラから出力されたアドレスと所定の基準アドレスとを比較し、コード発生器54は、比較結果によって適当な制御コードC-CODEiを発生させる。例えば、メモリセルアレイ20が、図2Aに示された構造を有し、入力アドレスが、基準ワードラインのアドレスと同じである時、コントロールロジック50は、前述した第1制御コードC-CODE1と第2制御コードC-CODE2とを自動で順次発生させる。しかし、入力アドレスが、基準ワードラインのアドレスと同じではない時、コントロールロジック50は、単に第1制御コードC-CODE1を発生させ、電源供給回路28は、第1制御コードC-CODE1に応答して、入力アドレスに相応する選択されたワードライン例えば、ワードラインWL0~WL30のうちの一つにプログラム電圧Vpgmを供給する。メモリセルアレイ20が、図2Bに示された構造を有し、入力アドレスが、基準ワードラインのアドレスと同じである時、コントロールロジック50は、前述した第1制御コードC-CODE1と第3制御コードC-CODE3とを自動で順次発生させる。しかし、入力アドレスが、基準ワードラインのアドレスと同じではない時、コントロールロジック50は、単に第1制御コードC-CODE1を発生させ、電源供給回路28は、第1制御コードC-CODE1に応答して、入力アドレスに相応する選択されたワードライン例えば、ワードラインWL0~WL30のうちの一つにプログラム電圧Vpgmを供給する。デコーダ52は、電源供給回路28に供給される制御信号を発生させるために使われる。例えば、入力アドレスが、基準ワードラインのアドレスと同じである時、デコーダ52は、第1制御信号をコード発生器54に出力し、図2Aに示された第2サブブロックSB2の部分イレーズ動作の間に、適当な電圧例えば、0VをワードラインWL32~WL63に供給されるように、第2制御信号をローデコーダ40に伝送する。他の実施形態として、入力アドレスが、基準ワードラインのアドレスと同じである時、デコーダ52は、第1制御信号をコード発生器54に出力し、図2Bに示された第3サブブロックSB3に対する部分イレーズ動作の間に、中間電圧例えば、0VをワードラインWL32~WL33に供給され、適当な電圧、例えば、0VがワードラインWL34~WL63に供給されるように、第2制御信号をローデコーダ40に伝送する。カラムデコーダ60は、コントロールロジック50の制御下でカラムアドレスをデコードしdecode、複数の対応する選択信号をY-ゲーティング回路80に出力する。ページバッファ及び感知増幅器S/Aブロック70は、それぞれがビットラインBL1~BLmのそれぞれに接続された複数のページバッファ71-1~71-mを含む。複数のページバッファ71-1~71-mのそれぞれは、コントロールロジック50の制御によってプログラム動作の間に、ページデータをメモリセルアレイ20にプログラムするためのライトドライバーwritedriverとして動作することができる。また、複数のページバッファ71-1~71-mのそれぞれは、コントロールロジック50の制御によって読み出し動作の間に、または検証動作の間に、複数のビットラインBL1~BLmのそれぞれの電圧レベルを感知し、増幅することができる感知増幅器S/Aとして動作することができる。Y-ゲーティング回路80は、カラムデコーダ60から出力された複数の選択信号に応答して、ページバッファ及び感知増幅器S/Aブロック70と入出力I/Oブロック90との間でデータの伝送を制御することができる。入出力ブロック90は、外部装置から受信されたデータをY-ゲーティング回路80に伝送するか、またはY-ゲーティング回路90から出力されたデータを複数の入出力ピンI/Opinsまたはデータバスdatabusを通じて外部装置に伝送し得る。複数の入出力ピンは、プログラムアドレス、読み出しアドレス、またはイレーズアドレスのようなアドレス、プログラム命令、読み出し命令、またはイレーズ命令のような命令、及びデータを受信することができる。また、入出力ピンは、読み出し命令に応答して、データを外部に伝送し得る。アドレスは、カラムアドレスcolumnaddressesとローアドレスrowaddressesとを含む。図5Aは、図1に示された不揮発性メモリ装置の動作方法を説明するためのフローチャートを示す。図5Bは、命令シーケンスと図1に示された不揮発性メモリ装置の動作とを示す。図5Cは、図1に示された不揮発性メモリ装置の動作方法を説明するためのタイミング図の一実施形態を示す。図5A~図5Cを参照して、半導体装置の動作を説明すれば、次の通りである。不揮発性メモリ装置50が、パワーアップされた後、基準アドレスWLrefがデコーダ52に設定されるステップS10。基準アドレスWLrefの設定は、不揮発性メモリ装置10のメモリセルアレイ20の一部にある情報ブロックに保存された基準アドレスWLrefのeヒューズ読み出し動作の実行によって行われる。次いで、不揮発性メモリ装置10は、入出力データバスを通じて外部装置、例えば、メモリコントローラからプログラム入力命令CMD1、アドレスADD、データDATA、及びプログラム確認命令CMD2を受信するステップS20。図5A及び図5Bは、順次受信された信号CMD1、ADD、DATA及びCMD2を示す。しかし、このような信号のうちの二つまたはそれ以上の信号は並列入力され得る。次に、不揮発性メモリ装置10は、プログラム確認命令CMD2に応答して、アドレスADDによって定義されたページにデータDATAをプログラムする図5AのステップS30。ステップS30は、図5BのPGM1に対応する。前述したように、プログラム動作は、プログラム実行区間及びプログラム検証動作の検証区間を含む。ページの全てのセルが、成功裏にプログラムされたものと検証された後、そして、ワードラインアドレスが、前述した基準アドレスWLrefに対応する場合ステップS40のYES、不揮発性メモリ装置10は、メモリブロックMBのプログラムされていないサブブロック、例えば、図2Aの第2サブブロックSB2に対して自動で部分イレーズ動作を実行する。このような動作は、図5AのステップS50と図5BPEOとで表わされる。図5Cを参照すると、チップイネーブルchipenable信号/CEが、ローlowで活性化され、命令ラッチイネーブルcommandlatchenable信号CLEが、ハイhighで活性化である間に、命令は、ライトイネーブルwriteenable信号/WEのトグルtogglesに基づいて不揮発性メモリ装置10に入力される。同様に、アドレスラッチイネーブルaddresslatchenable信号ALEが、ライトイネーブル信号/WEのトグルに基づいてハイで活性化される時、アドレスは、不揮発性メモリ装置10に入力される。また、データストローブdatastrobe信号DQSがトグルされる時、データは不揮発性メモリ装置10に入力され、該入力されたデータは一時的に保存される。例えば、不揮発性メモリ装置のページバッファが保存される。図5Cに分離されたカラムアドレス信号CADDとローアドレス信号RADDとが示された。示された例で、ローアドレス信号RADDは、基準ワードライン、例えば、ワードラインWL31を確認するのに使う。図5Cに示されたように、不揮発性メモリ装置10が、ビジーbusy状態にある時、これを外部装置、例えば、メモリコントローラに知らせるために不揮発性メモリ装置10によって生成されたレディ/ビジーRB信号が示されている。命令、アドレス信号、及びデータを受信した後、アドレス信号に含まれたローアドレス信号RADDが、基準ワードラインを指示すれば、不揮発性メモリ装置10は、プログラム動作と部分イレーズ動作とを実行する。このような動作が行われる間に、レディ/ビジー信号R/Bは、ビジー状態にある。図5Cで、tPROGは、基準ワードラインに対するプログラム動作を実行するための時間経過を表わし、tERSは、部分イレーズ動作を実行するための時間経過を表わす。例えば、図2Aの第2サブブロックSB2の部分イレーズである。図6は、図1に示された不揮発性メモリ装置の動作方法の動作シーケンスの一実施形態を示す。まず、ステップS610で、基準ワードラインまたは、ページアドレスWrefが、不揮発性メモリ装置10に設定される。前述したように、ステップS610は、例えば、不揮発性メモリ装置10のパワーアップ時に、eヒューズ読み出し動作readoperationの実行によって行われる。不揮発性メモリ装置10のメモリブロックMBのプログラミングが行われる場合、コントローラは、不揮発性メモリ装置10のワードラインの順次プログラミングを始める。前述したように、プログラミングは、SLCプログラミング及び/またはMLCプログラミングであり得る。このような順次プログラミングの間に、メモリコントローラは、基準アドレスWrefに対応するプログラムアドレスを出力する図6のステップS620。前述したように、プログラムアドレスが、基準アドレスWrefに対応する時、ステップS630で不揮発性メモリ装置は、基準アドレスWrefによって指定されたページをプログラムし、メモリブロックMBに残っているプログラムされていないワードラインの少なくとも一部に対する部分イレーズ動作を実行する。ステップS640で、tPROGtERSの間に、レディ/ビジー信号R/Bは、ロー状態、すなわち、ビジー状態になる。図6のステップS650で、メモリコントローラは、レディ/ビジー信号R/Bを監視し、レディ/ビジー信号R/Bがビジー状態にある間に、他のプログラム命令の生成または出力を遅延させる。示されたように、メモリコントローラは、状態リード命令statusreadcommandを生成し、不揮発性メモリ装置10は、状態リード命令に応答して、状態データstatusdataを出力することができるステップS660。時間区間tPROGtERSが終了した後、レディ/ビジー信号R/Bは、ハイ状態、すなわち、レディready状態に設定され、ステップS670で、メモリコントローラは、メモリブロックMBの次のワードライン、例えば、Wref1に関連したプログラミング命令を生成させる。前述した実施形態で、メモリコントローラから受信された部分イレーズ命令がない時、部分イレーズ動作は、不揮発性メモリ装置10によって行われる。すなわち、不揮発性メモリ装置10は、基準アドレスWrefとメモリコントローラから受信されたプログラムアドレスADDとを比較し、基準アドレスWrefがプログラムアドレスADDと一致する時、自動で部分イレーズ動作を行う。しかし、本発明の技術的思想は、図7A~図7Cの実施形態に限定されるものではない。図7Aは、図1に示された不揮発性メモリ装置の動作を制御するための命令シーケンスを示す。図7Bは、図1に示された不揮発性メモリ装置の動作方法を説明するためのタイミング図の他の実施形態を示す。図7Aを参照すると、不揮発性メモリ装置は、外部装置、例えば、メモリコントローラから入出力データバスを通じてプログラム入力命令CMD1、アドレスCADD及びRADD1、データDATA、及びプログラム確認命令CMD2を受信する。図7Aは、順次受信された信号CMD1、CADD及びRADD1、DATA、及びCMD2を表わす。このような信号のうちの二つまたはそれ以上の信号は、並列受信され得る。そして、不揮発性メモリ装置は、プログラム確認命令CMD2によって、ローアドレスRADD1によって定義されたページにデータDATAをプログラムする。前述したように、プログラム動作は、プログラム実行区間及びプログラム確認動作の確認区間を含む。このような時間の間に、レディ/ビジー信号R/Bは、ビジー状態になる。図7Aで、ローアドレスRADD1が、基準アドレスWrefに対応すると仮定する。基準ページの全てのセルが成功裏にプログラムされたと判断された後、レディ/ビジー信号R/Bは、レディ状態に設定され、不揮発性メモリ装置は、部分イレーズ入力命令P-ERS1、ローアドレスRADD2、及び部分イレーズ確認命令P-ERS2を受信する。この信号は、順次、及び/または並列受信され得る。ローアドレスRADD2を参照して、前述したように、不揮発性メモリ装置は、メモリブロックの上位ワードラインに対する部分イレーズを実行する。ローアドレスRADD2は、ワードラインアドレスWLref1と一致するか、異なってもよい。部分イレーズ動作の間に、レディ/ビジー信号R/Bは、ビジー状態になる。図7Bは、図7Aの動作に対応し、プログラム動作と部分イレーズ動作とが分離されて行われるものを除けば、図7Bは、図5Cと同様である。すなわち、部分イレーズ入力命令P-ERS1、ローアドレスRADD2、及び部分イレーズ確認命令P-ERS2の受信は、時間区間tPROGのプログラミング動作後、そして、時間区間tERSの部分イレーズ動作以前に発生する。図7Cは、図1に示された不揮発性メモリ装置の動作方法の動作シーケンスの他の実施形態を示す。ステップS710で、基準ワードラインまたは、ページアドレスWrefは、不揮発性メモリ装置に設定される。前述したように、ステップS710は、不揮発性メモリ装置のパワーアップ時に、eヒューズ読み出し動作の実行によって行われる。ステップS720で、メモリコントローラは、不揮発性メモリ装置に設定された基準アドレスWrefを読出す。不揮発性メモリ装置10のメモリブロックMBのプログラミングが行われる場合、メモリコントローラは、不揮発性メモリ装置のメモリブロックMBのワードラインを順次プログラミングし始める。前述したように、プログラミングは、SLCプログラミング及び/またはMLCプログラミングであり得る。このような順次プログラミングの間に、メモリコントローラは、基準アドレスWrefに対応するプログラムアドレスを発生させる図7CのステップS730。前述したように、プログラムアドレスが、基準アドレスWrefに対応する時、不揮発性メモリ装置は、基準アドレスWrefによって指定されたページをプログラムするステップS740。tPROGの間に、レディ/ビジー信号R/Bは、ロー状態、すなわち、ビジー状態になるステップS750。図7CのステップS760で、メモリコントローラは、レディ/ビジー信号R/Bをモニタmonitorし、レディ/ビジー信号R/Bが、ビジー状態にある間に、他のプログラム命令の発生を遅延する。図7Cに示されたように、メモリコントローラは、状態リード命令を発生させ、不揮発性メモリ装置は、状態リード命令に応答して、状態データを出力することができるステップS770。時間区間tPROGが完了した後、レディ/ビジー信号R/Bは、ハイ状態、すなわち、レディ状態に設定され、メモリコントローラは、部分イレーズ命令と、Wref1に対応するアドレスとを発生させるステップS780。ステップS790で、不揮発性メモリ装置は、メモリコントローラから出力された部分イレーズ命令に応答して、Wref1に対応するワードラインを含むメモリブロックMBにプログラムされていない残っているワードラインの少なくとも一部に対する部分イレーズ動作を実行する。tERSの間に、レディ/ビジー信号R/Bは、ロー状態、すなわち、ビジー状態になる。図7CのステップS800で、メモリコントローラは、レディ/ビジー信号R/Bをモニタし、レディ/ビジー信号R/Bが、ビジー状態にある間に、他のプログラム命令の発生を遅延する。メモリコントローラは、前述したように、状態リード命令を生成することができる。時間区間tERSが完了した後、レディ/ビジー信号R/Bは、ハイ状態、すなわち、レディ状態に設定され、メモリコントローラは、プログラム命令と共にWref1に対応するプログラムアドレスを生成することができるステップS810。Wref1から残ったワードラインの順次プログラミングが進行する。図8は、図1に示された不揮発性メモリ装置を含むメモリシステムの一実施形態を示すブロック図である。メモリシステム100は、携帯電話機、スマートフォンsmartphone、タブレットPCtabletpersonalcomputer、PDApersonaldigitalassistant、または無線通信システムとして具現可能である。メモリシステム100は、不揮発性メモリ装置10と、不揮発性メモリ装置10の動作を制御することができるメモリコントローラ150とを含む。メモリコントローラ150は、プロセッサ110の制御によって不揮発性メモリ装置10のデータアクセス動作、例えば、プログラム動作、イレーズ動作、及び読み出し動作を制御することができる。プログラム動作の間に、不揮発性メモリ装置10とメモリコントローラ150は、先に説明された実施形態によって動作することができる。不揮発性メモリ装置10にプログラムされたページデータは、プロセッサ110及び/またはメモリコントローラ150の制御下でディスプレイ120を通じて表示される。無線送受信器130は、アンテナANTを通じて無線信号を送受信することができる。無線送受信器130は、アンテナANTを通じて受信された無線信号をプロセッサ110によって処理され得る信号に変更することができる。したがって、プロセッサ110は、無線送受信器130から出力された信号を処理し、該処理された信号をメモリコントローラ150またはディスプレイ120に伝送し得る。メモリコントローラ150は、プロセッサ110によって処理された信号を不揮発性メモリ装置10にプログラムすることができる。また、無線送受信器130は、プロセッサ110から出力された信号を無線信号に変更し、該変更された無線信号をアンテナANTを通じて外部装置に出力することができる。入力装置140は、プロセッサ110の動作を制御するための制御信号、またはプロセッサ110によって処理されるデータを入力することができる装置である。入力装置140は、タッチパッドtouchpad、コンピュータマウスcomputermouse、キーパッドkeypad、またはキーボードkeyboardとして具現可能である。プロセッサ110は、メモリコントローラ150から出力されたデータ、無線送受信器130から出力されたデータ、または入力装置140から出力されたデータがディスプレイ120を通じて表示されるように、ディスプレイ120の動作を制御することができる。不揮発性メモリ装置の動作を制御することができるメモリコントローラ150は、プロセッサ110の一部として、または別途のチップとして具現可能である。図9は、図1に示された不揮発性メモリ装置を含むメモリシステムの他の実施形態を示すブロック図である。メモリシステム200は、PC、タブレットPC、ネットブック、eリーダーe-reader、PDA、PMPportablemultimediaplayer、MP3プレーヤ、またはMP4プレーヤとして具現可能である。メモリシステム200は、不揮発性メモリ装置10と、不揮発性メモリ装置のデータ処理動作を制御することができるメモリコントローラ240とを含む。不揮発性メモリ装置10とメモリコントローラ150は、先に説明された実施形態によって動作することができる。プロセッサ210は、入力装置220を通じて入力されたデータによって不揮発性メモリ装置10に保存されたデータをディスプレイ230を通じて表示する。入力装置22は、タッチパッド、コンピュータマウス、キーパッド、またはキーボードのようなポインティング装置として具現可能である。プロセッサ210は、全般的なメモリシステム200の動作とメモリコントローラ240の動作とを制御することができる。不揮発性メモリ装置10の動作を制御することができるメモリコントローラ240は、プロセッサ210の一部として、または別途のチップとして具現可能である。図10は、図1に示された不揮発性メモリ装置を含むメモリシステムのまた他の実施形態を示すブロック図である。メモリシステム300は、メモリカードmemorycardまたはスマートカードsmartcardとして具現可能である。メモリシステム300は、不揮発性メモリ装置10、メモリコントローラ310、及びカードインターフェースcardinterface320を含む。不揮発性メモリ装置10とメモリコントローラ150は、先に説明された実施形態によって動作することができる。メモリコントローラ310は、不揮発性メモリ装置10とカードインターフェース320との間でデータ交換を制御することができる。カードインターフェース320は、SDsecuredigitalカードインターフェースまたはMMCmulti-mediacardインターフェースであり得るが、これに限定されるものではない。カードインターフェース320は、ホストhost330のプロトコルprotocolによってホスト330とメモリコントローラ310との間でデータ交換をインターフェースすることができる。カードインターフェース320は、USBuniversalserialbusプロトコル、またはICinterchip-USBプロトコルをサポートできる。ここで、カードインターフェースとは、ホスト330が使うプロトコルをサポートできるハードウェアhardware、ハードウェアに搭載されたソフトウェアsoftware、または伝送信号方式を意味する。メモリシステム300が、PC、タブレットPC、デジタルカメラ、デジタルオーディオプレーヤーdigitalaudioplayer、携帯電話機、コンソールビデオゲームハードウェアconsolevideogamehardware、またはデジタルセットトップボックスdigitalset-topboxのようなホスト330に接続される時、ホスト300のホストインターフェース350は、マイクロプロセッサmicroprocessor340の制御によってカードインターフェース320とメモリコントローラ310とを通じて、不揮発性メモリ装置10とデータ通信を行うことができる。図11は、図1に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示すブロック図である。メモリシステム400は、イメージ処理装置、例えば、デジタルカメラ、デジタルカメラ付き携帯電話機、デジタルカメラ付きスマートフォン、またはデジタルカメラ付きタブレットPCとして具現可能である。メモリシステム400は、不揮発性メモリ装置10と、不揮発性メモリ装置10のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ440を含む。不揮発性メモリ装置10とメモリコントローラ150は、先に説明された実施形態によって動作することができる。メモリシステム400に含まれたイメージセンサ420は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号をプロセッサ410またはメモリコントローラ440に伝送する。プロセッサ410の制御によって変換されたデジタル信号は、ディスプレイ430を通じて表示されるか、またはメモリコントローラ440を通じて不揮発性メモリ装置10に保存することができる。不揮発性メモリ装置10に保存されたデータは、プロセッサ410またはメモリコントローラ440の制御によってディスプレイ430を通じて表示される。不揮発性メモリ装置10の動作を制御することができるメモリコントローラ440は、プロセッサ410の一部、または別途のチップとして具現可能である。図12は、図1に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示すブロック図である。メモリシステム500は、不揮発性メモリ装置10と、不揮発性メモリ装置10の動作を制御することができるCPUcentralprocessingunit510とを含む。不揮発性メモリ装置10とメモリコントローラ150は、先に説明された実施形態によって動作することができる。メモリシステム500は、CPU510の動作メモリとして使われるメモリ装置550を含む。メモリ装置550は、ROMreadonlymemoryのような不揮発性メモリとして具現され、SRAMstaticrandomaccessmemoryのような不揮発性メモリとして具現可能である。メモリシステム500に接続されたホストHOSTは、メモリインターフェース520とホストインターフェース540とを通じて、不揮発性メモリ装置10とデータ通信を行うことができる。CPU510の制御によってエラー訂正コードECC:errorcorrectioncodeブロック530は、メモリインターフェース520を通じて不揮発性メモリ装置10から出力されたデータに含まれたエラービットを検出し、エラービットを訂正し、エラー訂正されたデータをホストインターフェース540を通じてホストHOSTに伝送し得る。CPU510は、バス501を通じてメモリインターフェース520、ECCブロック530、ホストインターフェース540、及びメモリ装置550の間でデータ通信を制御することができる。メモリシステム500は、フラッシュメモリドライブflashmemorydrive、USBメモリドライブ、IC-USBメモリドライブ、またはメモリスティックmemorystickとして具現可能である。図13は、図1に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示すブロック図である。メモリシステム600は、SSDsolidstatedriveのようなデータ保存システムとして具現可能である。メモリシステム600は、複数のメモリ装置10、複数のメモリ装置10のデータ処理動作を制御することができるメモリコントローラ610、DRAMのような揮発性メモリ装置630、メモリコントローラ610とホスト640との間で送受信するデータを揮発性メモリ装置630に保存することを制御するバッファマネージャーbuffermanager620を含み得る。不揮発性メモリ装置10とメモリコントローラ150は、先に説明された実施形態によって動作することができる。図14は、図13に示されたメモリシステムを含むデータ処理装置のブロック図を示す。図13と図14とを参照すると、データ処理装置700は、RAIDreductantarrayofindependentdisksシステムとして具現可能である。データ処理装置700は、RAIDコントローラ710と、複数のメモリシステム600-1~600-nnは、自然数とを含み得る。複数のメモリシステム600-1~600-nのそれぞれは、図13に示されたメモリシステム600であり得る。複数のメモリシステム600-1~600-nは、RAIDアレイを構成することができる。データ処理装置700は、PCまたはSSDとして具現可能である。プログラム動作の間に、RAIDコントローラ710は、ホストから受信されたプログラム命令に応答して、ホストから出力されたプログラムデータをRAIDレベルによって複数のメモリシステム600-1~600-nのうちの少なくとも何れか一つのメモリシステムに伝送し得る。リード動作の間に、RAIDコントローラ710は、ホストから受信されたリード命令に応答して、複数のメモリシステム600-1~600-nのうちの少なくとも何れか一つのメモリシステムから読出されたデータをホストに伝送し得る。本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。"