"各々が、第1導電型からなる第1の半導体層と、前記第1の半導体層内で互いに分離するように配設され、第2導電型からなる第2および第3の半導体層と、前記第2の半導体層と電気的に接続された第1電極と、前記第3の半導体層と電気的に接続された第2電極とを有する1または複数の記憶素子のうちの駆動対象の記憶素子に対して、前記第1電極と前記第2電極との間に所定の閾値以上の電圧を印加して、前記第2の半導体層と前記第3の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う半導体装置の動作方法。前記記憶素子は、前記第1の半導体層上における前記第2および第3の半導体層間に対応する領域に、誘電体膜および導電体膜をこの順に有しており、前記駆動対象の記憶素子における前記導電体膜を電圧無印加状態に設定しつつ、前記第1電極と前記第2電極との間に前記閾値以上の電圧を印加することにより、前記書き込み動作を行う請求項1に記載の半導体装置の動作方法。前記書き込み動作以外のときには、所定の制御トランジスタをオン状態とすることにより、前記駆動対象の記憶素子における前記導電体膜を所定の電位に設定する一方、前記書き込み動作のときには、前記制御トランジスタをオフ状態に設定する請求項2に記載の半導体装置の動作方法。前記フィラメントは、前記第1電極を構成する導電体成分および前記第2電極を構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成される請求項1ないし請求項3のいずれか1項に記載の半導体装置の動作方法。前記書き込み動作がなされていない前記記憶素子では、前記第2および第3の半導体層同士が電気的に分離された開放状態である一方、前記書き込み動作がなされた後の前記記憶素子では、前記フィラメントの形成によって前記第2および第3の半導体層同士が抵抗成分で電気的に接続された状態である請求項1ないし請求項3のいずれか1項に記載の半導体装置の動作方法。前記閾値以上の電圧を印加するためのビット線と接地との間に、1つの記憶素子と1つの選択トランジスタとが互いに直列接続されるように設け、前記選択トランジスタをオン状態として前記駆動対象の記憶素子を選択したうえで、前記書き込み動作を行う請求項1ないし請求項3のいずれか1項に記載の半導体装置の動作方法。前記記憶素子と前記選択トランジスタとが、同一の活性化領域内で一体的に形成されている請求項6に記載の半導体装置の動作方法。前記第2および第3の半導体層内にそれぞれ、シリサイド層を設ける請求項1ないし請求項3のいずれか1項に記載の半導体装置の動作方法。前記フィラメントは、前記第1電極を構成する導電体成分、前記第2電極を構成する導電体成分および前記シリサイド層を構成する導電体成分のうちの少なくとも1つがマイグレーションによって移動することにより形成される請求項8に記載の半導体装置の動作方法。各々が、第1導電型からなる第1の半導体層と、前記第1の半導体層内で互いに分離するように配設され、第2導電型からなる第2および第3の半導体層と、前記第2の半導体層と電気的に接続された第1電極と、前記第3の半導体層と電気的に接続された第2電極とを有する1または複数の記憶素子と、前記1または複数の記憶素子のうちの駆動対象の記憶素子において、前記第1電極と前記第2電極との間に所定の閾値以上の電圧を印加して、前記第2の半導体層と前記第3の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う駆動部とを備えた半導体装置。前記記憶素子は、前記第1の半導体層上における前記第2および第3の半導体層間に対応する領域に、誘電体膜および導電体膜をこの順に有している請求項10に記載の半導体装置。前記駆動部は、前記駆動対象の記憶素子における前記導電体膜を電圧無印加状態に設定しつつ、前記第1電極と前記第2電極との間に前記閾値以上の電圧を印加することにより、前記書き込み動作を行う請求項11に記載の半導体装置。前記1または複数の記憶素子のうちの駆動対象の記憶素子を選択するための選択トランジスタを備え、前記記憶素子と前記選択トランジスタとが、同一の活性化領域内で一体的に形成されている請求項10ないし請求項12のいずれか1項に記載の半導体装置。上記特許文献1のOTP素子は、MOSトランジスタにおけるスナップバック現象を利用したものである。このスナップバック現象とは、ゲートに所定の電圧ゲート電圧を印加してトランジスタをオン状態にした後にそのゲート電圧を下げると、強制的に強いピンチオフが発生し、通常のMOSトランジスタの耐圧よりも低い電圧でソースドレイン間に大電流が流れるという現象である。特許文献1のOTP素子では、このスナップバック現象の際に流れる大電流によってPN接合が破壊され、その結果、ソースドレイン間がショートするようになっている。すなわち、このOTP素子においても上記した一般的なantifuse型のOTP素子と同様に、両電極間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。ところで、上記した一般的なfuse型のOTP素子では、抵抗体を溶断するという目的から、書き込み動作の際に大電流を流す必要がある。そのため、その大電流を流すことが可能な電流能力の高いトランジスタや、大電流を流し得るだけの幅の広い配線が必要となり、周辺の書き込み動作用を含めた回路全体の面積が大きくなってしまう。また、OTP素子自身も、通常のトランジスタの素子サイズと比べて大きくする必要があるため、記憶装置におけるビット数が増えた場合、この点からも面積的には不利な方向に働く。一方、上記した一般的なantifuse型のOTP素子では、誘電体膜を絶縁破壊させるため、高電圧を印加する必要がある。その高電圧は、誘電体膜をゲート絶縁膜とする通常のMOSトランジスタの耐圧を超すほどのものであることから、OTP素子に対して書き込み動作を行うためにより高い耐圧のトランジスタを設ける必要が生じる。そのため、やはり記憶装置の大面積化を引き起こしたり、製造工程の増加につながる。他方、上記特許文献1のOTP素子では、スナップバック現象の際に流れる大電流によってPN接合を破壊させるため、駆動対象書き込み動作対象のOTP素子を選択するためのトランジスタ選択トランジスタにもその大電流が流れることになる。ここで、この手法では上記したように、OTP素子および選択トランジスタの双方に電流が流れている状態オン状態からOTP素子のゲート電圧を下げてスナップバックモードとすることにより、大電流を流すようにしている。このため、最初のオン状態の際の選択トランジスタの抵抗値が大きいと、電圧降下によってOTP素子の両端間の電圧が低下することが懸念される。したがって、選択トランジスタでは、チャネル領域の幅ゲート幅を広く設定するなどして抵抗値を下げる必要がある。このことは、選択トランジスタの素子サイズが大きくなることにつながる。加えて、この選択トランジスタは、書き込み動作後の読み出し動作時において読み出し対象のOTP素子を選択するためにも使用されることから、書き込み動作時における選択トランジスタの破壊は、許容されることではない。したがって、選択トランジスタでは、書き込み動作時に流れる電流をオン状態において十分に流せるだけの高い電流能力が求められ、この点からも、選択トランジスタの素子サイズをOTP素子よりも大きくする必要がある。これらのことから、特許文献1のOTP素子では、通常のMOSトランジスタと同程度の素子サイズで形成できるにも関わらず、OTP素子と組になって使用される選択トランジスタは、OTP素子よりも大きい素子サイズとなってしまう。その結果、1ビット当たりのメモリセルいわゆる1T1R型のメモリセル全体としては、素子面積が大きくなる方向に働いてしまう。このように、従来の記憶素子OTP素子を備えた半導体装置では、省面積化を図るのが困難であり、改善するための手法の提案が望まれていた。本発明はかかる問題点に鑑みてなされたもので、その目的は、省面積化を図ることが可能な半導体装置およびその動作方法を提供することにある。本発明の半導体装置の動作方法は、各々が、第1導電型からなる第1の半導体層と、この第1の半導体層内で互いに分離するように配設され、第2導電型からなる第2および第3の半導体層と、第2の半導体層と電気的に接続された第1電極と、第3の半導体層と電気的に接続された第2電極とを有する1または複数の記憶素子のうちの駆動対象の記憶素子に対して、第1電極と第2電極との間に所定の閾値以上の電圧を印加して、第2の半導体層と第3の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行うようにしたものである。本発明の半導体装置の動作方法では、1または複数の記憶素子のうちの駆動対象の記憶素子に対して、第1電極と第2電極との間に所定の閾値以上の電圧を印加して第2の半導体層と第3の半導体層との間の領域に上記フィラメントを形成することにより、情報の書き込み動作が行われる。これにより、記憶素子を高耐圧のものとしたり、書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。本発明の半導体装置は、各々が、第1導電型からなる第1の半導体層と、この第1の半導体層内で互いに分離するように配設され、第2導電型からなる第2および第3の半導体層と、第2の半導体層と電気的に接続された第1電極と、第3の半導体層と電気的に接続された第2電極とを有する1または複数の記憶素子と、この1または複数の記憶素子のうちの駆動対象の記憶素子において、第1電極と第2電極との間に所定の閾値以上の電圧を印加して、第2の半導体層と第3の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う駆動部とを備えたものである。本発明の半導体装置では、1または複数の記憶素子のうちの駆動対象の記憶素子において、第1電極と第2電極との間に所定の閾値以上の電圧が印加されて第2の半導体層と第3の半導体層との間の領域に上記フィラメントが形成されることにより、情報の書き込み動作が行われる。これにより、情報の書き込み動作後の記憶素子に対応する少なくとも一部の記憶素子では、記憶素子を高耐圧のものとしたり、書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。本発明の半導体装置およびその動作方法によれば、1または複数の記憶素子のうちの駆動対象の記憶素子に対して、第1電極と第2電極との間に所定の閾値以上の電圧を印加して第2の半導体層と第3の半導体層との間の領域に上記フィラメントを形成することによって、情報の書き込み動作を行うようにしたので、記憶素子を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作を実現することができる。よって、半導体装置における省面積化を図ることが可能となる。以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態誘電体膜,導電体膜を設けない例:NPN接合型構造2.第1の実施の形態の変形例変形例1シリサイド層を設けた例3.第2の実施の形態誘電体膜,導電体膜を設けた例:N型MOSトランジスタ構造4.第2の実施の形態の変形例変形例2記憶素子および選択トランジスタを一体的に形成した例変形例3記憶素子の導電体膜電位を制御する制御トランジスタを設けた例5.その他の変形例<第1の実施の形態>[記憶装置1の構成]図1は、本発明の第1の実施の形態に係る半導体装置記憶装置1のブロック構成を表すものである。記憶装置1は、情報データを1回に限り書き込むことができると共に何度もその書き込んだ情報を読み出すことができ、かつ情報の消去は行うことができない記憶装置いわゆるOTPROMReadOnlyMemoryである。この記憶装置1は、複数のメモリセル20を有するメモリアレイ2と、ワード線駆動部31と、ビット線駆動部センスアンプ32とを備えている。これらのうち、ワード線駆動部31およびビット線駆動部センスアンプ32が、本発明における駆動部書き込み動作部,プログラミング動作部の一具体例に対応する。ワード線駆動部31は、行方向に平行して配置された複数ここではmm:2以上の整数個のワード線WL1~WLmに対して、所定の電位後述するワード線電位を印加するものである。ビット線駆動センスアンプ部32は、列方向に平行して配置された複数ここではm個のビット線BL1~BLmに対して、所定の電位後述する書き込み動作用の電圧を印加するものである。これにより、メモリセル20内の後述する記憶素子21に対して所定の電圧V1が印加され、後述する情報の書き込み動作がなされるようになっている。このビット線駆動センスアンプ部32はまた、上記したm個のビット線BL1~BLmを用いて、各メモリセル20から情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下ではビット線BL1~BLmの総称として、ビット線BLを適宜用いるものとする。このようにして、ワード線駆動部31およびビット線駆動部センスアンプ32は、メモリアレイ2内の複数のメモリセル20の中から駆動対象動作対象となるメモリセル20を選択し、情報の書き込み動作または読み出し動作を選択的に行うようになっている。[メモリアレイ2の構成]メモリアレイ2では、図1に示したように、複数のメモリセル20が行列状マトリクス状に配置されている。図2は、メモリアレイ2の回路構成例を表したものである。このメモリアレイ2では、各メモリセル20に対して、1つのワード線WLと1つのビット線BLとが接続されている。また、各メモリセル20は、1つの記憶素子21と1つの選択トランジスタ22とを有しており、いわゆる1T1R型の回路構成となっている。このメモリセル20では、選択トランジスタ22のゲートにはワード線WLが接続されている。選択トランジスタ22におけるソースおよびドレインのうちの一方にはビット線BLが接続され、他方には記憶素子21における一方の端子後述する電極215Bが接続されている。また、記憶素子21における他方の端子後述する電極215Aは、グランド接地GNDに接続されている。すなわち、このメモリセル20では、ビット線BLとグランドGNDとの間で、1つの記憶素子21と1つの選択トランジスタ22とが互いに直列接続されている。選択トランジスタ22は、駆動対象書き込み動作対象または読み出し動作対象の記憶素子21を選択するためのトランジスタであり、例えばMOSMetalOxideSemiconductorトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。記憶素子21記憶素子21は、後述する書き込み動作によって情報の記憶が行われる素子であり、詳細は後述するが、いわゆるantifuse型のOTP素子である。図3は、この記憶素子21の断面構成例を模式的に表したものであり、Aは後述する書き込み動作前の断面構成例を、Bはこの書き込み動作後の断面構成例を、それぞれ示す。図3Aに示したように、書き込み動作前における記憶素子21は、半導体層211P,212N,213Nと、一対の電極215A,215Bと、絶縁層214とからなる積層構造を有している。半導体層211P第1の半導体層は、例えば半導体基板を構成するものであり、P型第1導電型の半導体層である。この半導体層211Pは、例えば、シリコンSiなどにホウ素B等の不純物をドープさせた半導体材料からなる。半導体層212N第2の半導体層および半導体層213N第3の半導体層は、半導体層211P内において互いに所定の間隔を隔てて互いに分離するように配設されており、N型第2導電型の半導体層からなるいわゆるN層を構成している。これらの半導体層212N,213Nはそれぞれ、例えば、Siなどにヒ素AsやリンP等の不純物をドープさせた半導体材料からなり、その厚みは50~200nm程度である。このような半導体層212N,213Nは、半導体層211Pの領域内において、所定のフォトレジストや酸化膜などのマスクパターンを用いることにより、容易に形成することできる。ここで、これらの半導体層212N,213N間の距離は、できるたけ短くすることが望ましい例えば、50~200nm程度。これにより、素子サイズの小さな記憶素子21を実現することができるからである。絶縁層214は、半導体層211P,212N,213N上を覆うように設けられている。この絶縁層214は、例えば、酸化シリコンSiO2や窒化シリコンSiNXなどの絶縁材料からなり、その厚みは50~1000nm程度である。電極215A第1電極は、半導体層212N上においてこの半導体層212Nと電気的に接続されるように絶縁層214内に設けられており、これにより半導体層212Nに対して所定の電位を印加できるようになっている。また、電極215B第2電極は、半導体層213N上においてこの半導体層213Nと電気的に接続されるように絶縁層214内に設けられており、これにより半導体層213Nに対して所定の電位を印加できるようになっている。これらの電極215A,215Bはそれぞれ、例えばタングステンWやアルミニウムAl等の金属などの導電性材料からなる。一方、図3Bに示したように、書き込み動作後における記憶素子21では、上記した半導体層211P,212N,213N、電極215A,215Bおよび絶縁層214に加え、以下説明するフィラメント210導電経路部が形成されている。このフィラメント210は、半導体層211Pを介して半導体層212N,213N間の領域に形成されており、詳細は後述するが、これらの半導体層212N,213N同士電極215A,215B同士を電気的に繋ぐ導電パス導電経路として機能するようになっている。換言すると、この図3Bに示した記憶素子21では、フィラメント210によって、半導体層212N,213N間が所定の抵抗値をもって抵抗成分によって短絡されているショート状態となっている。このようなフィラメント210は、電極215A,215B間に所定の閾値以上の電圧V1を印加したときに図2参照、電極215Aを構成する導電体成分および電極215Bを構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成されたものである。なお、このフィラメント210が形成される原理の詳細については、後述する。なお、図3Aに示した記憶素子21の構造は、一般的なMOSトランジスタの形成工程と同様の手法例えば、MOSトランジスタのゲートをマスクにしたセルフアライン自己整合型のソースドレイン形成工程を用いることにより、容易に形成することが可能である。その場合、互いに分離された半導体層212N,213N間の距離を狭く形成することができると共に、寸法の制御性も良好に形成することが可能である。[記憶装置1の作用効果]1.基本動作この記憶装置1では、図1および図2に示したように、ワード線駆動部31が、m個のワード線WL1~WLmに対して所定の電位ワード線電位を印加する。また、それと共に、ビット線駆動センスアンプ部32が、m個のビット線BL1~BLmに対して所定の電位書き込み動作用の電圧を印加する。これにより、メモリアレイ2内の複数のメモリセル20の中から駆動対象書き込み動作対象となるメモリセル20が選択され、その中の記憶素子21に対して後述する所定の電圧V1が印加されることにより、情報の書き込み動作1回限りが選択的に行われる。一方、ビット線駆動センスアンプ部32は、m個のビット線BL1~BLmを用いて、駆動対象読み出し動作対象のメモリセル20内の記憶素子21から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。これにより、記憶素子21から情報の読み出し動作が選択的に行われる。ここで、駆動対象書き込み動作対象または読み出し動作対象のメモリセル20記憶素子21を選択する際には、そのメモリセル20に接続されたワード線WLに対して所定の電位ワード線電位が印加されると共に、接続されたビット線BLに対して所定の電圧書き込み動作用の電圧が印加される。一方、駆動対象外のメモリセル20では、接続されたワード線WLに対してグランド電位例えば0Vが印加されると共に、接続されたビット線BLがフローティング状態あるいはグランド電位0Vに設定される。このようにして、駆動対象のメモリセル20内の選択トランジスタ22をオン状態とし、駆動対象の記憶素子21を選択したうえで、書き込み動作または読み出し動作が行われる。2.書き込み動作の詳細について次に、図3~図5を参照して、本発明の特徴的部分の1つである、記憶装置1における書き込み動作について、比較例と比較しつつ詳細に説明する。2-1.比較例図4は、比較例に係る記憶装置におけるメモリセルメモリセル100の回路構成を表したものである。この比較例のメモリセル100は、トランジスタにより構成された1つの記憶素子101OTP素子と、1つの選択トランジスタ102とを有している。このメモリセル100では、選択トランジスタ102のゲートにはワード線WLが接続されている。選択トランジスタ102におけるソースおよびドレインのうちの一方にはビット線BLが接続され、他方には、記憶素子101におけるソースおよびドレインのうちの一方が接続されている。また、記憶素子101におけるソースおよびドレインのうちの他方はグランドGNDに接続され、ゲートは、所定のゲート電圧Vgが印加されるゲート線GLに接続されている。このメモリセル100では、MOSトランジスタにおけるスナップバック現象を利用して、記憶素子101に対する情報の書き込み動作がなされる。このスナップバック現象とは、ゲートに所定の電圧ゲート電圧を印加してトランジスタをオン状態にした後にそのゲート電圧を下げると、強制的に強いピンチオフが発生し、通常のMOSトランジスタの耐圧よりも低い電圧でソースドレイン間に大電流が流れるという現象である。この記憶素子101への書き込み動作の際には、まず、記憶素子101および選択トランジスタ102の各ゲートに対し、所定の閾値電圧Vth以上の電圧が印加され、ともにオン状態に設定される記憶素子101のゲート電圧Vg>Vth:図5参照。次いで、ビット線BLに対して記憶素子101および選択トランジスタ102の各耐圧を超えない電圧が印加され、記憶素子101および選択トランジスタ102へそれぞれ電流が流れる状態に設定される。続いて、記憶素子101のゲート電圧Vgが下げられ例えば、Vg=グランドGNDの電位:図5参照、記憶素子101がスナップバックモードに設定される。これにより、上記したように記憶素子101のソースドレイン間に大電流が流れてPN接合が破壊される結果、ソースドレイン間がショートする短絡する。すなわち、この記憶素子101では一般的なantifuse型のOTP素子と同様に、両電極ソースドレイン間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。ところが、この比較例の書き込み動作では、スナップバック現象の際に流れる大電流によってPN接合を破壊させるため、選択トランジスタ102にもその大電流が流れることになる。ここで、この手法では上記したように、記憶素子101および選択トランジスタ102の双方に電流が流れている状態オン状態から記憶素子101のゲート電圧Vgを下げてスナップバックモードとすることにより、大電流を流すようにしている。このため、最初のオン状態の際の選択トランジスタ102の抵抗値が大きいと、電圧降下によって記憶素子101の両端ソースドレイン間の電圧が低下することが懸念される。したがって、選択トランジスタ102では、チャネル領域の幅ゲート幅を広く設定するなどして抵抗値を下げる必要がある。このことは、選択トランジスタ102の素子サイズが大きくなることにつながる。加えて、この選択トランジスタ102は、書き込み動作後の読み出し動作時において読み出し対象の記憶素子101を選択するためにも使用されることから、書き込み動作時における選択トランジスタ102の破壊は、許容されることではない。したがって、選択トランジスタ102では、書き込み動作時に流れる電流をオン状態において十分に流せるだけの高い電流能力が求められ、この点からも、選択トランジスタ102の素子サイズを記憶素子101よりも大きくする必要がある。これらのことから、比較例の記憶素子101では、通常のMOSトランジスタと同程度の素子サイズで形成できるにも関わらず、この記憶素子101と組になって使用される選択トランジスタ102は、記憶素子101よりも大きい素子サイズとなってしまう。その結果、1ビット当たりのメモリセル100全体としては、素子面積が大きくなる方向に働いてしまう。このように、この比較例の記憶素子101を含む従来のOTP素子における書き込み動作の手法では、記憶装置半導体装置の省面積化を図るのが困難である。2-2.実施の形態の書き込み動作これに対して本実施の形態の記憶装置1では、ワード線駆動部31およびビット線駆動部センスアンプ32において、図2および図3A,Bに示したようにして、メモリセル20内の記憶素子21に対する情報の書き込み動作を行う。すなわち、ワード線駆動部31およびビット線駆動部センスアンプ32は、メモリアレイ2内の複数の記憶素子21のうちの駆動対象の記憶素子21に対し、その電極215A,215B間に所定の閾値以上の電圧V1を印加する。ここで、この所定の閾値の電圧とは、記憶素子21において前述したフィラメント210が形成される電圧のことであり、例えば3~20V程度である。これにより、図3Bに示したように、書き込み動作対象の記憶素子21において、半導体層212N,213N間に、それらの半導体層同士電極215A,215B同士を電気的に繋ぐ導電パスであるフィラメント210を形成する。ここで、このフィラメント210は、以下の原理で形成されるものと考えられる。すなわち、まず、記憶素子21の電極215A,215B間に上記電圧V1が印加されると、一般的なバイポーラトランジスタで発生するコレクタエミッタ間での分離耐圧の現象と同様にして、半導体層212N,213Nがブレイクダウンし、それらの間に電流が流れる。そして、この際に流れる電流に起因した熱によるマイグレーションによって、電極215Aを構成する導電体成分および電極215Bを構成する導電体成分のうちの少なくとも一方が半導体層211P内へと移動し、その結果、フィラメント210が形成されると考えられる。このように、本実施の形態の記憶装置1では、上記の書き込み動作がなされていない情報が書き込まれていない記憶素子21では、図3Aに示したように、半導体層212N,213N同士が電気的に分離された開放状態オープン状態である。一方、上記の書き込み動作後の情報が書き込まれた記憶素子21では、図3Bに示したように、フィラメント210の形成によって、半導体層212N,213N同士が抵抗成分で電気的に接続された状態ショート状態となる。すなわち、記憶素子21をantifuse型のOTP素子として機能させることができる。なお、上記した書き込み動作前のオープン状態においては、実際には微小のリーク電流が流れるため、厳密には完全なオープン状態とはなっていない。ただし、書き込み動作前フィラメント210の形成前と書き込み動作後フィラメント210の形成後とでは、半導体層212N,213N間に流れる電流の差が大きいことから、これらの動作前後の状態を区別して検出することが可能となっている。このような本実施の形態の書き込み動作では、上記比較例を含む従来のOTP素子における手法とは異なり、記憶素子を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。以下、この点について詳述する。まず、この書き込み動作の際には、前述したように選択トランジスタ22のゲートに対して所定のワード電位を印加して選択トランジスタ22をオン状態にした後に、ビット線BLに対して所定以上の電圧書き込み動作用の電圧を印加する。このとき、選択トランジスタ22はオン状態にあるものの、リーク電流程度の電流しか流れないため、選択トランジスタ22における電圧降下は、ほとんど無視することができる。このため、ビット線BLに印加された電圧とグランドGNDの電位接地電位との電位差電圧は、ほぼそのまま、記憶素子21の両端間電極215A,215B間に印加されることになる。そして、ビット線BLに印加する電圧を、記憶素子21がブレイクダウンを起こしてその際に流れる瞬間的な大電流によりフィラメント210が形成される電圧前述の閾値電圧以上に設定することにより、記憶素子21への書き込み動作が実現される。このように、本実施の形態の記憶素子21では、一般的なMOSトランジスタと同程度の小さい素子面積でOTP素子を実現できるため、従来のOTP素子と比べて面積的に小さいOTP素子を実現することができ、特にビット数が多い場合に有利になる。また、一般的なCMOSComplementaryMetalOxideSemiconductorプロセスの工程範囲内で記憶素子21を形成することができるため、ウェーハコストの点でも非常に有利である。また、記憶素子21における半導体層212N,213N間でブレイクダウンを生じさせるためには、同世代のMOSトランジスタの耐圧以上となる電圧をビット線BLに印加することが必要となる。そのため、書き込み動作によって記憶素子21がある抵抗成分をもって短絡された状態ショート状態に至った際に、選択トランジスタ22のソースドレイン間に電位差が生じる。そして、この電位差電圧により、選択トランジスタ22においても記憶素子21と同様のブレイクダウンが生じ、選択トランジスタ22が破壊されてしまうことが懸念される。しかしながら、本実施の形態の書き込み動作の際には、選択トランジスタ22がオン状態となっているため、この選択トランジスタ22の抵抗値と記憶素子21の抵抗値とによって、ビット線BLに印加される電圧が分配されることになる。つまり、結果として、選択トランジスタ22のソースドレイン間に印加される電圧は、記憶素子21への書き込み動作時に印加される電圧よりも低い方向になる。このため、書き込み動作時のビット線BLへの印加電圧を適切に設定することにより、選択トランジスタ22の破壊を生じさせることなく、記憶素子21への書き込み動作を行うことができる。これにより、高耐圧の選択トランジスタ22を形成する必要がないことから、そのような高耐圧用の製造工程を追加せずに済み、ウェーハコストの点でも非常に有利である。以上のように本実施の形態では、ワード線駆動部31およびビット線駆動部センスアンプ32において、メモリアレイ2内の複数の記憶素子21のうちの駆動対象の記憶素子21に対し、その電極215A,215B間に所定の閾値以上の電圧V1を印加して、半導体層212N,213N間の領域にフィラメント210を形成することによって、情報の書き込み動作を行う。これにより、記憶素子21を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作を実現することができる。よって、記憶装置1半導体装置における省面積化を図ることが可能となると共に、製造コストを低減することも可能となる。<第1の実施の形態の変形例>続いて、上記第1の実施の形態の変形例変形例1について説明する。なお、第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例1]図6は、変形例1に係る記憶素子記憶素子21Aの断面構成例を模式的に表したものであり、Aは書き込み動作前の断面構成例を、Bは書き込み動作後の断面構成例を、それぞれ示す。本変形例の記憶素子21Aは、図3A,Bに示した第1の実施の形態の記憶素子21において、半導体層212N,213N内にシリサイド層212S,213Sを設けるようにしたものであり、他の構成は同様となっている。シリサイド層212Sは半導体層212N内に設けられており、シリサイド層213Sは半導体層213N内に設けられている。これらのシリサイド層212S,213Sはそれぞれ、例えばCoSiやNiSiなどのシリサイド金属高融点金属を用いたシリサイドからなり、一般的なシリサイド化プロセスを用いて形成することが可能である。本変形例においても、基本的には上記第1の実施の形態と同様の作用により同様の効果を得ることが可能である。ただし、本変形例では、電極215Aを構成する導電体成分、電極215Bを構成する導電体成分およびシリサイド層212S,213Sを構成する導電体成分のうちの少なくとも1つがマイグレーションによって半導体層211P内へと移動することにより、フィラメント210が形成される。<第2の実施の形態>続いて、本発明の第2の実施の形態について説明する。なお、第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。これまで説明した第1の実施の形態および変形例1では、NPN接合型構造からなる記憶素子であったのに対し、本実施の形態では、以下説明するように、N型のMOSトランジスタ構造からなる記憶素子を用いている。図7は、第2の実施の形態に係るメモリセルメモリセル20Bの回路構成例を表したものである。本実施の形態のメモリセル20Bは、1つの記憶素子21Bまたは記憶素子21Cと、1つの選択トランジスタ22とを有している。すなわち、メモリセル20Bは、第1の実施の形態のメモリセル20において、記憶素子21の代わりに以下説明する記憶素子21Bまたは記憶素子21Cを設けたものとなっている。このメモリセル20Bでは、選択トランジスタ22のゲートにはワード線WLが接続されている。選択トランジスタ22におけるソースおよびドレインのうちの一方にはビット線BLが接続され、他方には記憶素子21Bまたは記憶素子21Cにおける電極215Bが接続されている。また、記憶素子21Bまたは記憶素子21Cにおける電極215AはグランドGNDに接続され、後述する導電体膜217は、電気的にフローティング状態未接続状態となっている。記憶素子21B図8は、本実施の形態の記憶素子21Bの断面構成例を模式的に表したものであり、Aは書き込み動作前の断面構成例を、Bは書き込み動作後の断面構成例を、それぞれ示す。この記憶素子21Bは、図3A,Bに示した第1の実施の形態の記憶素子21において、半導体層212N,213N間に対応する領域に、誘電体膜216および導電体膜217をこの順に設けるようにしたものであり、他の構成は同様となっている。具体的には、ここでは半導体層212N,213N間の領域、およびこれら半導体層212N,213Nにおける一部の領域に、誘電体層216および導電体層217が設けられている。誘電体膜216は、半導体層211P上において、上記したように半導体層212N,213N間に対応する領域に設けられている。この誘電体膜216は、例えば、SiO2などの絶縁材料誘電体からなり、その厚みは数nm~20nm程度である。導電体膜217は、誘電体膜216の形成領域上に設けられており、これにより、下層型の誘電体膜216と上層側の導電体膜217とからなる積層構造が形成されている。この導電体膜217は、例えば多結晶シリコンやシリサイド金属等の導電性材料からなり、その厚みは50~500nm程度である。なお、前述したように導電体膜217はフローティング状態に設定されることから、この導電体膜217に電位を与えるための電極は必ずしも必要としない。また、ここでは記憶素子21Bのゲート長は、互いに分離された半導体層212N,213N間の距離を規定することになるが、このゲート長を、MOSトランジスタとしての最小値定格等により定まる値に設定する必要はない。すなわち、半導体層212N,213N同士が分離されるのであれば、MOSトランジスタとしての最小のゲート長以下で形成しなくてもよい。記憶素子21C図9は、本実施の形態の記憶素子21Cの断面構成例を模式的に表したものであり、Aは書き込み動作前の断面構成例を、Bは書き込み動作後の断面構成例を、それぞれ示す。この記憶素子21Cは、図8A,Bに示した上記記憶素子21Bにおいて、前述した変形例1と同様に、半導体層212N,213N内にシリサイド層212S,213Sを設けるようにしたものであり、他の構成は同様となっている。本実施の形態では、書き込み動作対象の記憶素子21B,21Cにおける導電体膜217を電圧無印加状態フローティング状態に設定しつつ、第1の実施の形態と同様にして半導体層212N,213N間電極215A,215B間に電圧V1を印加することにより、書き込み動作を行う。これにより、第1の実施の形態と同様の作用によって、半導体層212N,213N間の領域にフィラメント210を形成することができ、同様の効果を得ることが可能となる。なお、本実施の形態では、記憶素子21B,21CにおけるMOSトランジスタのゲートに相当する導電体膜217の幅半導体層212N,213Nを跨ぐ方向の長さを、MOSトランジスタからなる選択トランジスタ22のゲート長Lよりも狭くすることが望ましい。これにより、半導体層212N,213N間の分離耐圧を下げる方向にすることができ、結果として記憶素子21B,21Cへの書き込み動作時の電圧を低く抑えることができると共に、フィラメント210をより形成し易くなるからである。実施例ここで、図10~図12を参照して、本実施の形態の記憶素子21Cを用いた記憶装置の一実施例について説明する。まず、図10は、書き込み動作前および書き込み動作後における、記憶素子21Cの電気的特性端子間電流と端子間電圧との関係を示す特性の一例を表したものである。なお、ここで言う端子間とは、電極215A,215B間半導体層212N,213N間のことを意味している。この図10により、書き込み動作前の記憶素子21Cでは、端子間に電圧を印加してもほとんど電流が流れない特性を示していたのに対し、書き込み動作によって記憶素子21Cが、端子間電圧の印加に応じて端子間に電流が流れる抵抗性の特性を示すようになることが分かる。また、図11は、記憶素子21Cにおける書き込み動作後の状態の断面写真TEMTransmissionElectronMicroscope:透過型電子顕微鏡写真の一例を表したものである。この図11により、書き込み動作によって半導体層212N,213N間にフィラメント210が形成されている様子が分かる。そして、図12に示した記憶素子21Cの電極間領域における元素分析結果EDXEnergyDispersiveXrayspectrometry:エネルギー分散X線分光法による分析結果の一例により、以下のことが言える。すなわち、書き込み動作後の半導体層212N,213N間において、電極215Aを構成する導電体成分、電極215Bを構成する導電体成分およびシリサイド層212S,213Sを構成する導電体成分のうちの少なくとも1つが検出されている。なお、ここでは一例として、図12において示したピーク波形では、タングステンW,チタンTiおよびコバルトCoの元素成分が検出されている。これにより、上記した部材の導電体成分がマイグレーションによって半導体層211P内へと移動することによりフィラメント210が形成されることが、実際に確認された。<第2の実施の形態の変形例>続いて、上記第2の実施の形態の変形例変形例2,3について説明する。なお、第2の実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例2]図13は、変形例2に係る記憶素子21Cおよび選択トランジスタ22の平面構成例の概略を模式的に表したものである。また、図14は、これらの記憶素子21Cおよび選択トランジスタ22の断面構成例を模式的に表したものであり、Aは書き込み動作前の断面構成例を、Bは書き込み動作後の断面構成例を、それぞれ示す。本変形例ではメモリセル20B内において、以下説明するように、記憶素子21Cと選択トランジスタ22とが、同一の活性化領域アクティブ領域内で一体的に形成されている。具体的には、ここでは、P型の半導体層211P内に、3つのN型の半導体層212N,213N223N,222Nが形成されている。また、これらの半導体層212N,213N223N,222N内にはそれぞれ、シリサイド層212S,213S,222Sが形成されている。半導体層211P上における半導体層212N,213N間に対応する領域には、前述した誘電体膜216および導電体膜217がこの順に形成されている。また、半導体層211P上における半導体層213N,222N間に対応する領域にも、選択トランジスタ22のゲート絶縁膜およびゲート電極に対応する、誘電体膜226および導電体膜227がこの順に形成されている。半導体層212Nおよびシリサイド層212S上にはこれと電気的に接続された電極215Aが形成され、半導体層222Nおよびシリサイド層222S上にはこれと電気的に接続された電極225Aが形成されている。このようにして、本変形例の記憶素子21Cおよび選択トランジスタ22では、同一の活性化領域内で一体的に形成されることにより、それらのゲート導電体膜217,227が並列的パラレルに配置されている。換言すると、記憶素子21Cおよび選択トランジスタ22では、誘電体膜216,226および導電体膜217,227がそれぞれ、互いに共通の同一の構造となっている。加えて、ここでは図示していないが、これらの記憶素子21Cおよび選択トランジスタ22の構造はまた、記憶装置1における回路内の他のMOSトランジスタとも共通の同一の構造となっている。なお、図13に示したW1は、導電体膜217の幅を表しており、W2は、導電体膜227の幅選択トランジスタ22のゲート長Lに対応を表しているここでは、電流が流れる方向を導電体膜の幅と規定している。この場合も前述したように、記憶素子21Cにおける導電体膜217の幅W1が、選択トランジスタ22における導電体膜227の幅W2ゲート長Lよりも狭くなっていることが望ましいと言える。このように本変形例では、記憶素子21Cおよび選択トランジスタ22を同一の活性化領域内で一体的に形成することによって、それらのゲートが並列的に配置されているようにしたので、第2の実施の形態における効果に加え、以下の効果を得ることが可能である。すなわち、選択トランジスタ22と記憶素子21Cとからなるメモリセル20Bを、2つのゲートを有するMOSトランジスタと同程度の小さい面積で実現することができ、特にビット数が多い場合においても、小面積で周辺回路を実現することが可能となる。なお、本変形例では、記憶素子21Cと選択トランジスタ22とが同一の活性化領域内で一体的に形成されている場合について説明したが、例えば、前述した記憶素子21Bと選択トランジスタ22とが同一の活性化領域内で一体的に形成されているようにしてもよい。[変形例3]図15は、変形例3に係るメモリセルメモリセル20Cの回路構成例を表したものである。本変形例のメモリセル20Cは、1つの記憶素子21Bまたは記憶素子21Cと、1つの選択トランジスタ22と、1つの制御トランジスタ23とを有している。すなわち、このメモリセル20Cは、第2の実施の形態のメモリセル20Bにおいて、以下説明する制御トランジスタ23を更に設けたものであり、他の構成は同様となっている。制御トランジスタ23は、記憶素子21Bまたは記憶素子21Cの導電体膜電位例えば、図中に示した電極215Cの電位を制御するトランジスタであり、ここではMOSトランジスタにより構成されている。この制御トランジスタ23は、ゲートが所定の制御信号線CTLに接続され、ソースおよびドレインのうちの一方が、記憶素子21Bまたは記憶素子21Cにおける導電体膜217と電気的に接続された電極215Cに接続されている。また、制御トランジスタ23におけるソースおよびドレインのうちの他方は、所定の電位ゲート電位Vgとなるように設定されている。本変形例のメモリセル20Cでは、書き込み動作時には、制御信号線CTLによる制御によって制御トランジスタ23がオフ状態となることにより、書き込み動作対象の記憶素子21Bまたは記憶素子21Cにおける導電体膜217が電圧無印加状態フローティング状態に設定される。ただし、この制御トランジスタ23がオフ状態のときに、導電体膜217がフローティング状態に設定されていなくてもよく、所定の電位が印加されるように設定してもよい。一方、書き込み動作以外のときには、制御信号線CTLによる制御によって制御トランジスタ23がオン状態となることにより、導電体膜217が所定のゲート電位Vgここでは、記憶素子21Bまたは記憶素子21CをMOSトランジスタとして見たときのオフ電圧に相当に設定される。なお、ここで言う書き込み動作以外のときとは、記憶装置の回路が動作していないとき記憶素子に対して読み出し動作および書き込み動作のいずれをも行っていないときは、含まれないものとする。したがって本変形例では、書き込み動作以外のときにも記憶素子21Bまたは記憶素子21Cのゲートがフローティング状態となることによる以下の問題点を回避することが可能となる。すなわち、まず、電荷の逃げ場がないフローティング状態のゲートにホットキャリア現象などで何らかの電荷が蓄積されたときに、MONOSMetalOxideNitrideOxideSilicon型の記憶素子メモリトランジスタなどと同様に、記憶素子21Bまたは記憶素子21Cが定常的にオン状態となる。その結果、本変形例では、非書き込みの状態の記憶素子が書き込み状態の記憶素子であると誤認識されることを回避することが可能となる。<その他の変形例>以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子、メモリセルおよび記録装置等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。また、上記実施の形態等では、ビット線BLとグランドGNDとの間において、選択トランジスタ22をビット線BL側、記憶素子21,21A~21CをグランドGND側としてそれらを互いに直列接続させる場合について説明したが、メモリセルの回路構成はこれには限られない。すなわち、逆に、選択トランジスタ22をグランドGND側、記憶素子21,21A~21Cをビット線BL側としてそれらを互いに直列接続させるようにしてもよい。更に、上記実施の形態等では、半導体層211PがP型の半導体層であると共に半導体層212N,213N,222N,223NがN型の半導体層である場合について説明したが、これらの半導体層における導電型P型およびN型の関係が逆であってもよい。加えて、上記実施の形態等では、記憶装置内に記憶素子が複数設けられている場合について説明したが、この場合には限られず、1つの記憶素子のみが設けられているようにしてもよい。また、上記実施の形態等では、本発明の半導体装置の一例として記憶装置を挙げて説明したが、このような記憶装置に加えて他の素子例えば、トランジスタや容量素子、抵抗素子などをも備えた半導体集積回路によって、半導体装置を構成するようにしてもよい。"