メモリセルと、前記メモリセルのデータを伝達するディジット線と、前記メモリセルにデータを書き込む書込み回路と、前記書込み回路の動作を制御する制御回路と、前記メモリセルのドライバトランジスタのソースに接続されるソース線と、前記ディジット線と前記ソース線との間に設けられたスイッチ回路と、を具備し、前記制御回路が、供給される書き込み信号に基づいて前記ソース線と前記書き込み回路とを接続し、前記スイッチ回路が、スタンバイ信号に基づいて、前記ディジット線を前記ソース線に接続することによって、前記書込み回路が、GND電圧を供給する接地線と前記ソース線と間のダイオードとして機能することを特徴とする半導体記憶装置。前記書込み回路と前記制御回路とを、前記ディジット線対毎に備えたことを特徴とする請求項1に記載の半導体記憶装置。前記制御回路は、CMOSを含むインバータ素子であり、前記インバータ素子のNチャネルトランジスタのソースを前記ソース線に接続することを特徴とする請求項1または2に記載の半導体記憶装置。前記書込み回路はNチャネルトランジスタを備え、前記Nチャネルトランジスタは、ゲートが、前記制御回路を介して前記ソース線に接続され、ドレインが、前記スイッチ回路を介して前記ソース線に接続されることで、前記ダイオードとして機能することを特徴とする請求項1から3の何れか一項に記載の半導体記憶装置。メモリセルのデータを伝達するディジット線と、前記メモリセルにデータを書き込む書込み回路と、前記書込み回路の動作を制御する制御回路と、前記メモリセルのドライバトランジスタのソースに接続されるソース線と、前記ディジット線と前記ソース線との間に設けられたスイッチ回路とを具備する半導体記憶装置の動作方法であって、前記スイッチ回路を閉じることによって前記ディジット線と前記ソース線とを接続するステップと、前記ソース線にGND電圧を供給するステップと、前記ソース線と前記書き込み回路とを接続するステップと前記制御回路を介して前記書き込み回路と前記ソース線とを接続するステップと、を備え、前記ディジット線を前記ソース線に接続することによって、前記書込み回路を、GND電圧を供給する接地線と前記ソース線と間のダイオードとして機能させることを特徴とする半導体記憶装置の動作方法。以下に、SRAMメモリセル103が、ワード数2048、ビット数42の半導体記憶装置101に備えられ、1ビット毎に4カラムのアレイを構成している場合を例示して、本願発明が解決しようとする課題についての説明を行う。図4A、図4Bは、従来技術の課題を説明するための回路図である。図4A、図4Bは、上述の半導体記憶装置101に含まれるSRAMメモリセル103と、Nchダイオード104とに着目した回路を示している。図4Aは、図1におけるNchダイオード104を、Wサイズ42μmのNchダイオード104aで構成した場合の回路を示す回路図であり、図4Bは、図1におけるNchダイオード104を、Wサイズ420μmのNchダイオード104bで構成した場合の回路を示している。Nchダイオード104aおよびNchダイオード104bは、Nチャネルトランジスタをダイオード接続することによって、ダイオードとしての機能を提供している。図4A、図4Bに示されているように、そのNチャネルトランジスタのゲートとドレインは、ソース線SLに接続されている。また、そのNチャネルトランジスタのソースは、接地電圧VSSを供給する接地線に接続されている。図5は、図4Aと図4Bにおいて、SRAMメモリセル103のサブスレッショルド電流をメモリセルサブスレッショルド電流とし、Nchダイオード104aの電流を第1ダイオード電流IMX1とし、Nchダイオード104bの電流を第2ダイオード電流IMX10としたときの、各電流とソース線電圧VARVSSとの関連性を示すグラフである。図5のグラフの縦軸は電流を示し、横軸はソース線電圧VARVSSを示している。図5の線121は、ソース線電圧VARVSS―メモリセルサブスレッショルド電流MCLEAK特性を示している。線122は、ソース線電圧VARVSS―第1ダイオード電流IMX1特性を示している。線123は、ソース線電圧VARVSS―第2ダイオード電流IMX10特性を示している。メモリセルサブスレッショルド電流は、ソース線SLのソース線電圧VARVSSが増大するにつれてソースドレイン間電圧が小さくなるため減少する。また、第1ダイオード電流IMX1および、第2ダイオード電流IMX10は、ソース線SLのソース線電圧VARVSSが増大するにつれて、ソースドレイン間電圧およびソースゲート間電圧が大きくなるため、急激に増加する。図5において、メモリセルサブスレッショルド電流を示す線121と第1ダイオード電流IMX1を示す線122が交差する点を、第1制御点124とする。その第1制御点124においては、メモリセルサブスレッショルド電流と第1ダイオード電流IMX1とが釣り合っていることになる。また、メモリセルサブスレッショルド電流を示す線121と第2ダイオード電流IMX10を示す線123が交差する点を制御点125とする。その第2制御点125においては、メモリセルサブスレッショルド電流と第2ダイオード電流IMX10とが釣り合っていることになる。図5に示されているように、第1制御点124では、ソース線SLのソース線電圧VARVSSが0.35Vであり、第2制御点125では、ソース線SLのソース線電圧VARVSSが0.25Vである。メモリセルデータを保持する上で必要となるソース線SLの上限を、ARVSS上限電圧VARVSSMAXとするとき、ARVSS上限電圧VARVSSMAXが、0.35Vの場合は、Wサイズ42μmのNchダイオード104aで、半導体記憶装置101を形成することが可能である。しかし、ARVSS上限電圧VARVSSMAXが、0.25Vの場合は、Nchダイオード104aよりWサイズが10倍大きいNchダイオード104bが必要となる。すなわち、メモリセルデータを保持する上で必要となるソース線電圧VARVSSの上限であるARVSS上限電圧VARVSSMAXが低くなるに連れて、Nchダイオードは非常に大きなサイズが必要となる。本発明が解決しようとする課題は、SRAM面積の増加を抑制しつつ、サブスレッショルド電流を削減しながらデータ保持が可能となる技術を提供することにある。以下に、[発明を実施するための形態]で使用される番号を用いて、[課題を解決するための手段]を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。上記の課題を解決するために、メモリセル3と、メモリセル3のデータを伝達するディジット線DT0、DB0と、メモリセル3にデータを書き込む書込み回路17、18と、書込み回路17、18の動作を制御する制御回路9、11と、メモリセル3のドライバトランジスタのソースに接続されるソース線SLと、ディジット線DT0、DB0とソース線SLとの間に設けられたスイッチ回路21、22とを具備する半導体記憶装置を構成する。ここにおいて、制御回路9、11は、供給される書き込み信号に基づいてソース線SLと書き込み回路とを接続する。また、スイッチ回路21、22は、スタンバイ信号に基づいて、ディジット線DT0、DB0をソース線SLに接続する。このような構成動作によって、書込み回路17、18は、GND電圧を供給する接地線とソース線SLと間のダイオードとして機能する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、SRAM面積の増加を抑制しつつ、サブスレッショルド電流を削減しながらデータ保持が可能となる。以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図6は、本実施形態の半導体記憶装置1の構成を例示する回路図である。半導体記憶装置1は、複数のSRAMメモリセルを有するメモリセルアレイと、SRAMメモリセルにアクセスするための周辺回路とを備えている。複数のSRAMメモリセル3の各々は、1ビットのデータを保持するSRAMメモリセルである。ビット点線枠2で囲まれた領域は、1ビットのデータを出力する回路領域を示している。その領域には、SRAMメモリセル3と周辺回路とが備えられている。ここで、SRAMメモリセル3の構成について説明を行う、図7は、半導体記憶装置1に備えられたSRAMメモリセル3の構成を例示する回路図である。図7に示されているように、SRAMメモリセル3は、アクセストランジスタ31と、アクセストランジスタ32と、ロードトランジスタ33と、ロードトランジスタ34と、ドライバトランジスタ35と、ドライバトランジスタ36とを備えている。ロードトランジスタ33と、ロードトランジスタ34のソースは、電源電圧VDDを供給する電源線に接続されている。ドライバトランジスタ35とドライバトランジスタ36のソースは、ソース線SLに接続されている。アクセストランジスタ31およびアクセストランジスタ32のゲートは、ワード線WLに接続されている。ドライバトランジスタ35のドレインは、アクセストランジスタ31を介してディジット線DTに接続されている。また、ドライバトランジスタ36のドレインは、アクセストランジスタ32を介してディジット線DBに接続されている。図6を参照すると、ビット点線枠2で囲まれた領域は、n個のカラムを備えている。図6に示されているように、0カラム点線枠0COLで囲まれた領域は、0カラム一番目のカラムの回路領域を示している。残りの1カラム~n-1カラムは、0カラムと同様の構成である。そのため、まとめてmm;任意の自然数カラム点線枠mCOLで囲まれた領域として表す。なお、各カラムの構成および選択時の動作は、すべて同様である。そのため、以下では、構成および選択時の動作に関する説明を0カラムに対して行い、1カラム~n-1カラムの説明は省略する。本実施形態の半導体記憶装置1において、メモリ制御回路図示されずからは、スタンバイ時の制御信号であるスタンバイ信号LCMNが供給されている。そのメモリ制御回路とビット点線枠2で囲まれた回路との間には、ソース線電圧制御回路30が設けられている。ソース線電圧制御回路30は、電源スイッチ5と、プルダウントランジスタ6と、遅延回路4と、インバータ41を備えている。電源スイッチ5は、スタンバイ信号LCMNに基づいて供給される信号に応答して活性化される。図6に示されているように、電源スイッチ5は、Nchトランジスタによって構成されている。その電源スイッチ5は、遅延回路4の出力端から供給される信号遅延スタンバイ信号LCMN1をゲート入力として受け取る。また、その電源スイッチ5のソースは、接地電圧VSSを供給する接地線に接続されている。電源スイッチ5のドレインは、メモリセルのドライバトランジスタのソース線SLに接続されている。プルダウントランジスタ6は、Nchトランジスタによって構成されている。そのプルダウントランジスタ6のゲートは、電源電圧VDDを供給する電源線に接続されている。そのプルダウントランジスタ6のソースは、接地電圧VSSを供給する接地線に接続されている。そのプルダウントランジスタ6のドレインは、ソース線SLに接続されている。プルダウントランジスタ6は、ゲートに供給される電源電圧VDDに応答して、常時オン状態を維持している。インバータ41は、スタンバイ信号LCMNを入力として受け取り、そのスタンバイ信号LCMNを反転させた反転スタンバイ信号LCMを出力する。遅延回路4は、任意の奇数段インバータで構成され、その反転スタンバイ信号LCMを入力として受け取る。遅延回路4は、反転スタンバイ信号LCMを遅延させた遅延スタンバイ信号LCMN1を出力する。また、メモリ制御回路図示されずからは、プリチャージ信号PCB、カラム選択信号YB0、カラム選択信号YB1、カラム選択信号YBn-1が供給されている。ビット点線枠2で囲まれた回路は、それらの信号を入力として受け取る。ソース線SLは、ビット点線枠2の中の全てのメモリセルのドライバトランジスタに共通のソース線である。本実施形態の半導体記憶装置1において、プリチャージバッファ7は、2入力NAND回路によって構成されている。プリチャージバッファ7の入力端には、プリチャージ信号PCBとスタンバイ信号LCMNとが供給されている。プリチャージバッファ7は、プリチャージ信号PCを出力する。また、ビット点線枠2には、入力回路部図示されずからの入力信号として、非反転書き込み信号IWTおよび反転書き込み信号IWBが供給されている。入力非反転書き込み信号IWTは、書き込みデータがLOW電圧からHIGH電圧に遷移するとき、入力反転書き込み信号IWBは、その遷移に対応してHIGH電圧からLOW電圧に遷移する。また、スタンバイ時や読み出し時には、入力非反転書き込み信号IWTと入力反転書き込み信号IWBは、いずれもHIGH電圧となる。図6に示されているように、非反転書き込みPchトランジスタ8と非反転書き込みNchトランジスタ9とでインバータが構成されている。そのインバータは、入力非反転書き込み信号IWTを入力として受け、内部非反転書き込み信号WTを出力する。また、非反転書き込みNchトランジスタ9のソースは、信号線40を介してソース線SLに接続されている。同様に、反転書き込みPchトランジスタ10と反転書き込みNchトランジスタ11とでインバータが構成されている。そのインバータは、入力反転書き込み信号IWBを入力として受け、内部反転書き込み信号WBを出力する。また、反転書き込みNchトランジスタ11のソースは、信号線40を介してソース線SLに接続されている。ビット点線枠2で囲まれた領域において、0カラム1番目のカラムのSRAMメモリセル3は、ディジット線DT0およびディジット線DB0に接続されている。ラッチ型センスアンプ14のディジット線を、センスアンプディジット線12およびセンスアンプディジット線13とするとき、ディジット線DT0はセンスアンプディジット線12に接続され、ディジット線DB0はセンスアンプディジット線13に接続される。プリチャージトランジスタ15およびプリチャージトランジスタ16は、Pchトランジスタで構成されている。プリチャージトランジスタ15およびプリチャージトランジスタ16のゲートには、プリチャージ信号PCが供給されている。また、プリチャージトランジスタ15およびプリチャージトランジスタ16のソースには、電源電圧VDDが供給されている。そして、プリチャージトランジスタ15のドレインは、ディジット線DT0に接続され、プリチャージトランジスタ16のドレインは、ディジット線DB0に接続されている。書き込みトランジスタ17および書き込みトランジスタ18は、Nchトランジスタで構成されている。書き込みトランジスタ17および書き込みトランジスタ18のソースには、接地電圧VSSが供給されている。書き込みトランジスタ17のドレインは、ディジット線DT0に接続され、書き込みトランジスタ18のドレインは、ディジット線DB0に接続されている。また、書き込みトランジスタ17のゲートには、非反転書き込み信号WTが供給され、書き込みトランジスタ18のゲートには、反転書き込み信号WBが供給される。0カラム1番目のカラムにおいて、ディジット線DT0とセンスアンプディジット線12の間には、Pchトランジスタで構成された非反転デカップル19が設けられている。また、ディジット線DB0とセンスアンプディジット線13の間には、Pchトランジスタで構成された反転デカップル20が設けられている。非反転デカップル19のソースは、ディジット線DT0に接続され、ドレインは、センスアンプディジット線12に接続されている。反転デカップル20のソースは、ディジット線DB0に接続され、ドレインは、センスアンプディジット線13に接続されている。非反転デカップル19のゲートと反転デカップル20のゲートには、カラム選択信号YB0が供給されている.なお、残りの1カラム~n-1カラムも、0カラムと同様に、非反転デカップル反転デカップルを備えている。図6に示されているように、本実施形態の半導体記憶装置1において、ビット点線枠2で囲まれた領域には、スイッチトランジスタ21とスイッチトランジスタ22が設けられている。スイッチトランジスタ21とスイッチトランジスタ22とは、Nchトランジスタで構成され、かつ、カラム毎に設けられている。スイッチトランジスタ21のソースは、ディジット線DT0に接続されている。スイッチトランジスタ21のドレインは、ソース線SLに接続されている。スイッチトランジスタ21のゲートには、スタンバイ信号LCMが供給される。スイッチトランジスタ22のソースは、ディジット線DB0に接続されている。スイッチトランジスタ22のドレインは、ソース線SLに接続されている。スイッチトランジスタ22のゲートには、スタンバイ信号LCMが供給される。以下に、本実施形態の半導体記憶装置1の動作を説明する。図8は、半導体記憶装置1の動作を例示するタイミングチャートである。時刻T0は通常動作開始時刻であり、時刻T0から時刻T1の間は通常動作状態を表している。時刻T0から時刻T1までの期間では、スタンバイ信号LCMNがHIGH電圧のため、電源スイッチ5はオン状態となっている。そのため、ソース線SLはLOW電圧の状態となっており、一般的なSRAMの動作と同じ動作となる。時刻T1は、スタンバイ信号LCMNがLOW電圧となり、スタンバイ状態開始となる時刻を示している。スタンバイ信号LCMNがLOW電圧となると、プリチャージバッファ7からは、HIGH電圧のプリチャージ信号PCが出力される。このとき、ディジット線DT0およびディジット線DB0は、ダイナミック保持状態になる。また、反転スタンバイ信号LCMがHIGH電圧となるため、スイッチトランジスタ21とスイッチトランジスタ22とがオン状態となる。スイッチトランジスタ21とスイッチトランジスタ22とがオンする活性化されると、ディジット線DT0およびディジット線DB0は、ソース線SLとが電気的に接続される。また、非反転書き込み信号IWTおよび反転書き込み信号IWBは、スタンバイ時にそれぞれHIGH電圧となる。そのため、非反転書き込みNchトランジスタ9および反転書き込みNchトランジスタ11がオン状態になる。それによって、ソース線SLは、非反転書き込み信号WTの信号線と、反転書き込み信号WBの信号線とに接続される。これにより、書き込みトランジスタ17のゲートは、非反転書き込みNchトランジスタ9と信号線40を介してソース線SLに接続され、書き込みトランジスタ17のドレインは、ディジット線DT0とスイッチトランジスタ21とを介してソース線SLに接続される。また、書き込みトランジスタ17のソースには、接地電圧VSSが供給されている。したがって、書き込みトランジスタ17のドレインおよびゲートの電圧が、ソース線電圧VARVSSと同じになり、書き込みトランジスタ17は、Nchダイオードを構成することになる。同様に、書き込みトランジスタ18のゲートは、反転書き込みNchトランジスタ11と信号線40を介してソース線SLに接続され、書き込みトランジスタ18のドレインは、ディジット線DB0とスイッチトランジスタ22とを介してソース線SLに接続される。また、書き込みトランジスタ18のソースには、接地電圧VSSが供給されている。したがって、書き込みトランジスタ18のドレインおよびゲートの電圧が、ソース線電圧VARVSSと同じになり、書き込みトランジスタ18は、Nchダイオードを構成することになる。時刻T1では、電源スイッチ5がオンした状態のままである。そのため、ディジット線DT0およびディジット線DB0のダイナミック保持されているチャージは、スイッチトランジスタ21とスイッチトランジスタ22を介して接地電圧VSSを供給する接地線に引き抜かれる。時刻T2は、時刻T1でのスタンバイ信号LCMNのLOW電圧への変化により、遅延回路4を信号が伝播し遅延スタンバイ信号LCMN1をLOW電圧に変化したタイミングを示している。遅延スタンバイ信号LCMN1がLOW電圧となるため、電源スイッチ5はオフ状態となる。なお、本実施形態の半導体記憶装置1において、ディジット線電圧が接地電圧VSSまで遷移する時間より長くなるように、遅延回路4の遅延伝播時間T2―T1をあらかじめ設計しておくことが好ましい。時刻T2以降、SRAMメモリセル3のドライバトランジスタに接続されるソース線SLの電圧ソース線電圧VARVSSは、メモリセルのサブスレッショルド電流と、電源スイッチ5のサブスレッショルド電流と、プルダウントランジスタ6を流れる電流との関係から、任意の中間電圧に決定される。本実施形態の半導体記憶装置1において、電源電圧VDD-ソース線電圧VARVSSが、メモリセルの保持電圧よりも高い電圧であれば、サブスレッショルド電流の量を低減させるとともに、適切にデータを保持することが可能となる。一般的に、SRAMアレイに配置される書き込みトランジスタは、トランジスタ特性ばらつきや、ディジット線チャージ引き抜き時の鈍りによる遅延ばらつきなどを低減するために、Wゲート幅サイズが1ミクロン~数ミクロン程度のトランジスタで構成される。本実施形態の半導体記憶装置1の書き込みトランジスタ17のゲートは、非反転書き込みNchトランジスタ9に接続されている。その非反転書き込みNchトランジスタ9のソースは、接地電圧VSSを供給する信号線ではなく、信号線40を介してメモリセルドライバトランジスタのソース線SLに接続されている。同様に、書き込みトランジスタ18のゲートは、反転書き込みNchトランジスタ11に接続されている。その反転書き込みNchトランジスタ11のソースは、接地電圧VSSを供給する信号線ではなく、信号線40を介してメモリセルドライバトランジスタのソース線SLに接続されている。また、ディジット線DT0、ディジット線DB0とメモリセルドライバトランジスタのソース線SLとの間には、それらを導通させるスイッチとなるスイッチトランジスタ21とスイッチトランジスタ22が配置されている。そのため、スタンバイ信号LCMNがLOW電圧となりスタンバイ状態となった際に、反転スタンバイ信号LCMがHIGH電圧となり、スイッチトランジスタ21とスイッチトランジスタ22が活性化され、オン状態となる。スイッチトランジスタ21とスイッチトランジスタ22がオン状態となることにより、ディジット線DT0、ディジット線DB0とメモリセルドライバトランジスタのソース線SLが導通する。このとき、電源スイッチ5はオン状態のままである。そのため、ディジット線DT0、ディジット線DB0にチャージされていた電荷は、すべて引き抜かれる。また、スタンバイ状態では、非反転書き込み信号IWTと反転書き込み信号IWBはいずれもHIGH電圧となっている。そのため、非反転書き込みNchトランジスタ9および反転書き込みNchトランジスタ11は、ともにオン状態になっている。スイッチトランジスタ21とスイッチトランジスタ22がオン状態になることにより、メモリセルドライバトランジスタのソース線SLとディジット線DT0、ディジット線DB0と非反転書き込み信号WTと反転書き込み信号WBがすべて同電圧となる。すなわち、書き込みトランジスタ17および書き込みトランジスタ18は、メモリセルドライバトランジスタのソース線SLをゲートとドレインに入力したNchダイオードになる。やがて遅延回路4の出力である遅延スタンバイ信号LCMN1がLOW電圧となり、電源スイッチ5がオフ状態となる。電源スイッチ5がオフ状態となると、メモリセルのドライバトランジスタのソース線SLの電圧は、メモリセルのサブスレッショルド電流、電源スイッチである電源スイッチ5のサブスレッショルド電流、Nchダイオードとして機能する書き込みトランジスタ17と書き込みトランジスタ18を流れる電流、およびプルダウントランジスタ6を流れる電流の関係から、任意の中間電圧になる。したがって、本実施形態の半導体記憶装置1では、サブスレッショルド電流の増加を抑制しつつ、適切なデータ保持を行うことが可能となる。上述したように、SRAMメモリセル3を、WORD数2048、BIT数42で1BIT毎に4カラム構成のアレイとした場合、従来の半導体記憶装置101では、ソース線SLの上限電圧VARVSSMAXが、0.25Vの場合、Wサイズ420μmのNchダイオード106を配置する必要があった。本実施形態の半導体記憶装置1では、非反転書き込みNchトランジスタ9および反転書き込みNchトランジスタ11をそれぞれ1.25μmとすると書き込み回路の総Wサイズは、1.25μm×2×4カラム×42BIT=420μmとなる。したがって、非反転書き込みNchトランジスタ9および反転書き込みNchトランジスタ11を含む書き込み系によって、Wサイズ420μmのNchダイオード106と同等の機能を実現することができる。これによって、プルダウントランジスタ106のような回路を設ける必要が無くなり、プルダウントランジスタ106が占有していた面積と同等の面積を削減することができる。なお、本実施形態の半導体記憶装置1には、スイッチトランジスタ21とスイッチトランジスタ22がディジット線対毎に追加されている。それらのWサイズは0.lμm程度と非常に小さい。そのため、回路設計の段階でスイッチトランジスタ21とスイッチトランジスタ22とを適当な位置に配置することで、スイッチトランジスタ21とスイッチトランジスタ22とに起因する面積の増加を抑制することができる。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。