変化する入力信号の継続的な或いは一定期間における周波数の中心設定値に対する瞬時変動を計測し、その変動状態が有する周波数スペクトルのエネルギを解析するフーリエ級数変換装置を用いた計測系において、入力信号の周波数中心値の設定を入力信号の変化に自動的に追随させる事を特徴とする周波数解析システム。従来、上述の周期周波数偏差測定装置は、中心周波数或は中心周期は固定に設定されるものであった。このため、これまでの周波数変動を計測するシステムでは、徐々に加速或は減速する回転体に於いての、細かい周波数変動成分を適切に計測するシステムが存在しなかった。本発明はかかる課題を解決し、被計測信号の周波数の長期的変動に自動的に追従しつつ、短期的な変動成分を高分解能にて計測する周波数解析システムを提供することを目的とする。上記課題を解決するために、本発明の周波数解析システムは、変化する入力信号の継続的な或いは一定期間における周波数の中心設定値に対する瞬時変動を計測し、その変動状態が有する周波数スペクトルのエネルギを解析するフーリエ級数変換装置を用いた計測系において、入力信号の周波数中心値の設定を入力信号の変化に自動的に追随させる事を特徴とする。周波数情報の平均値を演算することによって、入力信号の変動する周波数の中心値を得ることができる。減算器から得られる周波数変動情報は、平均値、転じて積分フィルタによって落とされる、細かい周波数の変動成分の情報であるので、データ解析に最適な情報である。更に、ベースクロックのトリガ時点から要求される分解能にほぼ等しいディレイを有するディレイ手段に次いで、その整数N倍のディレイ手段をN個備えた多段ディレイを用いることにより、入力信号到来時点を夫々のディレイ手段から得られるタイミングでカウンタの値をレジスタで取得し、各々のレジスタの値を比較することで、入力信号のエッジがベースクロックの1クロックの間のどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタによって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。本発明により、被計測信号の周波数の長期的変動に自動的に追従しつつ、短期的な変動成分を高分解能にて計測する周波数解析システムを提供できる。図1は、本実施形態に係る周波数変動計測システムのブロック図である。なお、図1では、周波数変動計測システム101に入力される計測対象の一例として、モータ102に矩形波信号源が設けられている具体例を示している。周波数変動計測システム101は、周波数変動情報生成装置103と、データ解析装置104よりなる。モータ102には遮蔽円盤105とフォトインタラプタ106が設けられている。遮蔽円盤105は図示しない駆動対象に連動して回転する。モータ102の軸107と駆動対象との間に生じる捩れや滑り等の要因で、遮蔽円盤105に回転の変動が生じる。周波数変動情報生成装置103は、フォトインタラプタ106が出力する矩形波信号が入力され、矩形波信号の周波数変動情報を生成する。データ解析装置104は、周波数変動情報生成装置103が出力する周波数変動情報を入力されると、FFT演算部108が周知の高速フーリエ変換の演算処理を行い、その結果を表示部109に表示する。なお、データ解析装置104は市販の装置がそのまま利用可能である。例えば、株式会社小野測器のCF-7200httpwwwonosokkicojpHPWKproductskeisokudatacf7200html等が利用可能である。周波数変動情報生成装置103は、周波数計測部110と、RAM111と、平均値算出部112と、減算器113と、制御部114と操作部115よりなる。フォトインタラプタ106等の矩形波信号源が出力する矩形波信号は、周波数計測部110に入力される。周波数計測部110は、矩形波信号の周波数を計測し、周波数情報を出力する。周波数情報は、RAM111と平均値算出部112と減算器113に夫々入力される。RAM111は周知のリングバッファを構成し、後述するベースクロックに基づいて周波数情報を取り込む。平均値算出部112は、RAM111内に格納されている周波数情報を読み込み、単純移動平均や加重移動平均等の、幾つかの種類の移動平均法に基づいて移動平均値を算出する。どの種類の移動平均法を採用するかは、制御部114を通じて操作部115の操作によって選択される。減算器113は、周波数計測部110から出力される現在の周波数情報から、平均値算出部112が出力する現在の周波数平均値を減算する。こうして、減算器113は周波数変動情報を出力する。平均値算出部112において周波数情報の移動平均を演算することによって、矩形波信号の変動する周波数の中心値を得ることができる。減算器113から得られる周波数変動情報は、移動平均、転じて積分フィルタによって落とされる、細かい周波数の変動成分の情報である。もし、周波数計測部110が出力する周波数情報をそのままデータ解析装置104に入力すると、矩形波信号の基本周波数成分によって周波数の変動成分がマスキングされてしまい、正確な周波数変動を観測することが極めて困難になってしまう。基本周波数成分を平均値算出部112から得て、この基本周波数成分を除去することで、細かな周波数変動情報を得ることができる。図2は本実施形態に係る周波数計測部110のブロック図である。なお、図2以降、図1に示したフォトインタラプタ106を含め、矩形波信号を出力する構成部分を一般的な矩形波信号源202として表す。周波数計測部110は、マイコン或はASIC等で構成されるデジタル機器である。この周波数計測部110は、計測対象である、外部の矩形波信号源202から出力される矩形波信号を入力されると、矩形波信号の周期を計測し、周期から周波数を算出して、計測結果である周波数情報を出力する。外部の矩形波信号源202が発生する矩形波信号は、それぞれ周期カウンタ205と時間幅計測部206に入力される。周期カウンタ205は、ベースクロック発振器207から出力されるベースクロックを用いて、入力される矩形波信号の周期を計測して、計数値を出力する。この周期カウンタ205は、矩形波信号の周期を計測するために必要な桁数の数を計数可能である。例えば、ベースクロックが20nsec50MHzの場合、200kHz以上の周波数の矩形波信号の周期を計測するためには、周期カウンタ205は最低でも以下の式1より、500以上を計数できる必要がある。50MHz÷200KHz=5001本実施形態の周波数計測部110の場合、周期カウンタ205は規定状態として32ビット幅のカウンタである。したがって、ベースクロックが50MHzの場合、約0.01Hzまで計測が可能である。時間幅計測部206は、ベースクロックの周期以上の分解能を以て、ベースクロックに対する矩形波信号のずれに相当する時間情報を出力する。演算部208は、周期カウンタ205が出力する計数値と、時間幅計測部206が出力する時間情報を演算して、矩形波信号の立ち上がりの相対時間を算出して、周期を算出した後、数値1を周期で除算して、周波数を算出する。演算部208の演算結果である周波数情報は、図1の平均値算出部112、RAM111、そして減算器113に供給される。本実施形態の周波数計測部110は、ベースクロックの周期以上の分解能を得るために、時間幅計測部206を新たに設けている。これより、この時間幅計測部206の詳細を順を追って説明する。図3は、時間幅計測部206のブロック図である。矩形波信号は多段ディレイ301に供給される。多段ディレイ301はディレイ素子302が複数直列接続されている。各々のディレイ素子302は等しい遅延時間を実現する。また、多段ディレイ301内のディレイ素子302の遅延時間は、ディレイ素子302の数に1を加えた数で逓倍すると、ベースクロックの周期と一致するように設計されている。図3では、第一のディレイ素子302a、第二のディレイ素子302b及び第三のディレイ素子302cと、三つのディレイ素子が多段ディレイ301に収められており、各々のディレイ素子302はベースクロックの周期の1/4の時間だけ遅延する構成となっている。一方、ベースクロックはカウンタ303に供給される。カウンタ303はベースクロックを計数して所定のビット数の数値を出力する。カウンタ303の出力データは、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307にそれぞれ供給される。第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307にはデータ記憶指令端子以下Cp端子と略が設けられており、これらレジスタはCp端子に入力される信号のアップエッジで、データを記憶する。第一レジスタ304のCp端子には、矩形波信号が直接供給される。次に、第二レジスタ305のCp端子には、多段ディレイ301の第一のディレイ素子302aの出力信号が供給される。同様に、第三レジスタ306のCp端子には、多段ディレイ301の第二のディレイ素子302bの出力信号が供給される。同様に、第四レジスタ307のCp端子には、多段ディレイ301の第三のディレイ素子302cの出力信号が供給される。これら第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307は、各々のCp端子に入力される信号のタイミングで、カウンタ303の値を保持する。第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307は、それぞれ判定部308に接続される。判定部308は、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307の値を比較して、その結果に応じた時間情報を出力する。図4は、判定部308のブロック図である。第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307の出力データは、それぞれ第一判定ユニット401、第二判定ユニット402、第三判定ユニット403及び第四判定ユニット404に供給される。第一判定ユニット401は、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307の出力データが全て同じ値であるときに、論理の真を示す信号を出力する。第二判定ユニット402は、第一レジスタ304、第二レジスタ305及び第三レジスタ306の出力データが同じで、第四レジスタ307の出力データが他のレジスタの値と異なる値であるときに、論理の真を示す信号を出力する。第三判定ユニット403は、第一レジスタ304及び第二レジスタ305の出力データが同じで、第三レジスタ306及び第四レジスタ307の出力データが同じで、第二レジスタ305と第三レジスタ306の値が異なる値であるときに、論理の真を示す信号を出力する。第四判定ユニット404は、第二レジスタ305、第三レジスタ306及び第四レジスタ307の出力データが同じで、第一レジスタ304の値が他のレジスタの値と異なる値であるときに、論理の真を示す信号を出力する。第一判定ユニット401、第二判定ユニット402、第三判定ユニット403及び第四判定ユニット404の出力信号は、時間幅データ出力部405に供給される。時間幅データ出力部405は周知のROMを有し、入力された信号に応じたデータを出力する。図5a、b、c及びdは、第一判定ユニット401、第二判定ユニット402、第三判定ユニット403及び第四判定ユニット404の回路図である。図5aは第一判定ユニット401の回路図である。第一判定ユニット401は、三つの一致判定回路501a、501b及び501cと、ANDゲート502aよりなる。一致判定回路は、二つの入力データが一致しているときに論理の真を出力する。一致判定回路501aには、第一レジスタ304及び第二レジスタ305の出力データが供給される。一致判定回路501bには、第二レジスタ305及び第三レジスタ306の出力データが供給される。一致判定回路501cには、第三レジスタ306及び第四レジスタ307の出力データが供給される。したがって、第一レジスタ304及び第二レジスタ305の出力データが一致し、且つ第二レジスタ305及び第三レジスタ306の出力データが一致し、且つ第三レジスタ306及び第四レジスタ307の出力データが一致している時に、ANDゲート502aは論理の真を出力する。図5bは第二判定ユニット402の回路図である。第二判定ユニット402は、二つの一致判定回路501d及び501eと、一つの不一致判定回路503aと、ANDゲート502bよりなる。一致判定回路501dには、第一レジスタ304及び第二レジスタ305の出力データが供給される。一致判定回路501eには、第二レジスタ305及び第三レジスタ306の出力データが供給される。不一致判定回路は、二つの入力データが一致していないときに論理の真を出力する。不一致判定回路503aには、第三レジスタ306及び第四レジスタ307の出力データが供給される。したがって、第一レジスタ304及び第二レジスタ305の出力データが一致し、且つ第二レジスタ305及び第三レジスタ306の出力データが一致し、且つ第三レジスタ306及び第四レジスタ307の出力データが一致していない時に、ANDゲート502bは論理の真を出力する。図5cは第三判定ユニット403の回路図である。第三判定ユニット403は、二つの一致判定回路501f及び501gと、一つの不一致判定回路503bと、ANDゲート502cよりなる。一致判定回路501fには、第一レジスタ304及び第二レジスタ305の出力データが供給される。不一致判定回路503bには、第二レジスタ305及び第三レジスタ306の出力データが供給される。一致判定回路501gには、第三レジスタ306及び第四レジスタ307の出力データが供給される。したがって、第一レジスタ304及び第二レジスタ305の出力データが一致し、且つ第二レジスタ305及び第三レジスタ306の出力データが一致しておらず、且つ第三レジスタ306及び第四レジスタ307の出力データが一致している時に、ANDゲート502cは論理の真を出力する。図5dは第四判定ユニット404の回路図である。第二判定ユニット402は、二つの一致判定回路501h及び501iと、一つの不一致判定回路503cと、ANDゲート502dよりなる。不一致判定回路503cには、第一レジスタ304及び第二レジスタ305の出力データが供給される。一致判定回路501hには、第二レジスタ305及び第三レジスタ306の出力データが供給される。一致判定回路501iには、第三レジスタ306及び第四レジスタ307の出力データが供給される。したがって、第一レジスタ304及び第二レジスタ305の出力データが一致しておらず、且つ第二レジスタ305及び第三レジスタ306の出力データが一致し、且つ第三レジスタ306及び第四レジスタ307の出力データが一致している時に、ANDゲート502dは論理の真を出力する。図6a及びbは、一致判定回路501及び不一致判定回路503の回路図である。なお、図5a、b、c及びdの一致判定回路501a、501b、501c、501d、501e、501f、501g、501h及び501iを総称して、一致判定回路501として定義する。同様に、不一致判定回路503a、503b及び503cを総称して、不一致判定回路503として定義する。図6aは一致判定回路501の回路図である。図5a、b、c及びdに示される一致判定回路501は、二つの同じビット数のデータ列の一致を判定する。図6aに示す一致判定回路501は、この一致判定回路501がどのように二つのデータ列の一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。一致判定回路501は、二つの入力データの、夫々のビット毎にエクスクルーシブNORゲート601を接続し、各々のエクスクルーシブNORゲート601の出力をANDゲート602で受ける構成である。エクスクルーシブNORゲート601は、二つの入力信号が同一論理のときに論理の真を出力する。したがって、二つのデータの全てのビットが一致していれば、ANDゲート602は論理の真を出力する。図6bは不一致判定回路503の回路図である。図5a、b、c及びdに示される不一致判定回路503は、二つの同じビット数のデータ列の不一致を判定する。図6bに示す不一致判定回路503は、この不一致判定回路503がどのように二つのデータ列の不一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。不一致判定回路503は、二つの入力データの、夫々のビット毎にエクスクルーシブORゲート603を接続し、各々のエクスクルーシブORゲート603の出力をORゲート604で受ける構成である。エクスクルーシブORゲート603は、二つの入力信号の論理が異なるときに論理の真を出力する。したがって、二つのデータのいずれか一つ以上のビットが一致していなければ、ORゲート604は論理の真を出力する。図7a及びb、図8c及びdは、時間幅計測部206の動作を説明するタイムチャートである。図7及び図8では、ベースクロックの周期が20nsec50MHzであり、ディレイ素子302の遅延時間は5nsec200MHzであるとする。図7aは、矩形波信号のアップエッジがベースクロックのアップエッジから5nsecの範囲内にあるときの、カウンタ303の値と、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307のCp端子に入力されるパルスの波形を示すタイムチャートである。今、カウンタ303はベースクロックを計数し、時点t721の時点でカウンタ303の値はnであり、時点t722の時点でカウンタ303の値はn1であるとするP701。以上のような状態において、時点t723の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ304のCp端子に入力されるP702。時点t723のカウンタ303の値はnである。次に、ディレイ素子302によって5nsec遅延された矩形波信号のアップエッジは、時点t724の時点で第二レジスタ305のCp端子に入力されるP703。時点t724のカウンタ303の値はnである。同様に、ディレイ素子302によって更に5nsec遅延された矩形波信号のアップエッジは、時点t725の時点で第三レジスタ306のCp端子に入力されるP704。時点t725のカウンタ303の値はnである。同様に、ディレイ素子302によって更に5nsec遅延された矩形波信号のアップエッジは、時点t726の時点で第四レジスタ307のCp端子に入力されるP705。時点t726のカウンタ303の値はnである。すなわち、時点t723、t724、t725及びt726の全ての時点において、カウンタ303の値はnであるので、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307には全てnが記憶される。このように、全てのレジスタが等しい値を示す状態を判定部308が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から5nsec以内の範囲に存在することが明らかになる。この、全てのレジスタが等しい値を示す状態を判定するために、第一判定ユニット401は三つの一致判定回路501a、501b及び501cとANDゲート502aを用いてこれを実現している。図7bは、矩形波信号のアップエッジがベースクロックのアップエッジから5nsec以降20nsec以内の範囲内にあるときの、カウンタ303の値と、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307のCp端子に入力されるパルスの波形を示すタイムチャートである。今、カウンタ303はベースクロックを計数し、時点t721の時点でカウンタ303の値はnであり、時点t722の時点でカウンタ303の値はn1であるとするP706。以上のような状態において、時点t733の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ304のCp端子に入力されるP707。時点t733のカウンタ303の値はnである。次に、ディレイ素子302によって5nsec遅延された矩形波信号のアップエッジは、時点t734の時点で第二レジスタ305のCp端子に入力されるP708。時点t734のカウンタ303の値はnである。同様に、ディレイ素子302によって更に5nsec遅延された矩形波信号のアップエッジは、時点t735の時点で第三レジスタ306のCp端子に入力されるP709。時点t735のカウンタ303の値はnである。同様に、ディレイ素子302によって更に5nsec遅延された矩形波信号のアップエッジは、時点t736の時点で第四レジスタ307のCp端子に入力されるP720。時点t736のカウンタ303の値はn1である。すなわち、時点t733、t734及びt735の全ての時点において、カウンタ303の値はnである一方、時点t736のカウンタ303の値はn1である。このため、第一レジスタ304、第二レジスタ305及び第三レジスタ306にはnが記憶され、第四レジスタ307にはn1が記憶される。このように、第四レジスタ307のみ他のレジスタと異なる値を示す状態を判定部308が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から5~20nsec以内の範囲に存在することが明らかになる。この、第四レジスタ307のみ異なる値を示す状態を判定するために、第二判定ユニット402は二つの一致判定回路501d及び501eと一つの不一致判定回路503aとANDゲート502bを用いてこれを実現している。図8cは、矩形波信号のアップエッジがベースクロックのアップエッジから20nsec以降15nsec以内の範囲内にあるときの、カウンタ303の値と、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307のCp端子に入力されるパルスの波形を示すタイムチャートである。今、カウンタ303はベースクロックを計数し、時点t721の時点でカウンタ303の値はnであり、時点t722の時点でカウンタ303の値はn1であるとするP801。以上のような状態において、時点t823の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ304のCp端子に入力されるP802。時点t823のカウンタ303の値はnである。次に、ディレイ素子302によって5nsec遅延された矩形波信号のアップエッジは、時点t824の時点で第二レジスタ305のCp端子に入力されるP803。時点t824のカウンタ303の値はnである。同様に、ディレイ素子302によって更に5nsec遅延された矩形波信号のアップエッジは、時点t825の時点で第三レジスタ306のCp端子に入力されるP804。時点t825のカウンタ303の値はn1である。同様に、ディレイ素子302によって更に5nsec遅延された矩形波信号のアップエッジは、時点t826の時点で第四レジスタ307のCp端子に入力されるP805。時点t826のカウンタ303の値はn1である。すなわち、時点t823及びt824の時点において、カウンタ303の値はnである一方、時点t825及びt826のカウンタ303の値はn1である。このため、第一レジスタ304及び第二レジスタ305にはnが記憶され、第三レジスタ306及び第四レジスタ307にはn1が記憶される。このように、第一レジスタ304及び第二レジスタ305が等しく、第三レジスタ306及び第四レジスタ307が等しく、且つ第二レジスタ305と第三レジスタ306が異なる値を示す状態を判定部308が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から20~15nsec以内の範囲に存在することが明らかになる。この、第一レジスタ304及び第二レジスタ305が等しく、第三レジスタ306及び第四レジスタ307が等しく、且つ第二レジスタ305と第三レジスタ306が異なる値を示す状態を判定するために、第二判定ユニット402は二つの一致判定回路501f及び501gと一つの不一致判定回路503bとANDゲート502cを用いてこれを実現している。図8dは、矩形波信号のアップエッジがベースクロックのアップエッジから15nsec以降20nsec以内の範囲内にあるときの、カウンタ303の値と、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307のCp端子に入力されるパルスの波形を示すタイムチャートである。今、カウンタ303はベースクロックを計数し、時点t831の時点でカウンタ303の値はnであり、時点t832の時点でカウンタ303の値はn1であるとするP806。以上のような状態において、時点t833の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ304のCp端子に入力されるP807。時点t833のカウンタ303の値はnである。次に、ディレイ素子302によって5nsec遅延された矩形波信号のアップエッジは、時点t834の時点で第二レジスタ305のCp端子に入力されるP808。時点t834のカウンタ303の値はnである。同様に、ディレイ素子302によって更に5nsec遅延された矩形波信号のアップエッジは、時点t835の時点で第三レジスタ306のCp端子に入力されるP809。時点t835のカウンタ303の値はn1である。同様に、ディレイ素子302によって更に5nsec遅延された矩形波信号のアップエッジは、時点t836の時点で第四レジスタ307のCp端子に入力されるP820。時点t836のカウンタ303の値はn1である。すなわち、時点t833の時点においてカウンタ303の値はnである一方、時点t834、t825及びt826のカウンタ303の値はn1である。このため、第一レジスタ304にはnが記憶され、第二レジスタ305、第三レジスタ306及び第四レジスタ307にはn1が記憶される。このように、第一レジスタ304のみ他のレジスタと異なる値を示す状態を判定部308が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から20~15nsec以内の範囲に存在することが明らかになる。この、第一レジスタ304のみ他のレジスタと異なる値を示す状態を判定するために、第二判定ユニット402は二つの一致判定回路501h及び501iと一つの不一致判定回路503cとANDゲート502dを用いてこれを実現している。時間幅データ出力部405は、第一判定ユニット401が論理の真を示したとき、値0を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して0nsecのオフセットを有することを意味する。一方、時間幅データ出力部405は、第二判定ユニット402が論理の真を示したとき、値5を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して5nsecのオフセットを有することを意味する。同様に、時間幅データ出力部405は、第三判定ユニット403が論理の真を示したとき、値20を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して20nsecのオフセットを有することを意味する。同様に、時間幅データ出力部405は、第四判定ユニット404が論理の真を示したとき、値15を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して15nsecのオフセットを有することを意味する。このように、ベースクロックの周期を等間隔に細分化するディレイ素子302を複数備える多段ディレイ301を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子302から得られるタイミングでカウンタ303の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ205によって得られる周期の値に与えることで、周期計測及び周波数計測の分解能を向上させることができる。例えば、ベースクロックが50MHz周期は20nsecで、ディレイ素子302の遅延時間が5nsec周波数200MHz相当である場合、計測可能な周波数は最大で50MHzではあるものの、その分解能は5nsec、つまり200MHz相当の分解能を付与することができる。ここで改めて、図5a、b、c及びdに示す、第一判定ユニット401、第二判定ユニット402、第三判定ユニット403及び第四判定ユニット404を見ると、これらの判定ユニットが何を検出しているのかが理解できるだろう。第一判定ユニット401は、第一レジスタ304、第二レジスタ305、第三レジスタ306及び第四レジスタ307の全てのレジスタの値が等しい状態を検出する。このために、一致判定回路501a、501b及び501cが隣り合うレジスタ同士の一致を判定する。第二判定ユニット402は、第一レジスタ304、第二レジスタ305及び第三レジスタ306の値が一致していると共に、第三レジスタ306と第四レジスタ307の値が等しくない状態を検出する。このために、不一致判定回路503aは第三レジスタ306と第四レジスタ307の不一致を判定する。第三判定ユニット403は、第一レジスタ304及び第二レジスタ305の値が一致し、第三レジスタ306及び第四レジスタ307の値が一致していると共に、第二レジスタ305と第三レジスタ306の値が等しくない状態を検出する。このために、不一致判定回路503bは第二レジスタ305と第三レジスタ306の不一致を判定する。第四判定ユニット404は、第二レジスタ305、第三レジスタ306及び第四レジスタ307の値が一致していると共に、第一レジスタ304と第二レジスタ305の値が等しくない状態を検出する。このために、不一致判定回路503cは第二レジスタ305と第三レジスタ306の不一致を判定する。第二判定ユニット402、第三判定ユニット403及び第四判定ユニット404を俯瞰して見ると、不一致判定回路503aは第三レジスタ306と第四レジスタ307の不一致を判定し、不一致判定回路503bは第二レジスタ305と第三レジスタ306の不一致を判定し、不一致判定回路503cは第一レジスタ304と第二レジスタ305の不一致を判定する。つまり、不一致判定回路503a、503b及び503cは、カウンタ303の値がどのレジスタで変わったのかを捉える。したがって、第二判定ユニット402、第三判定ユニット403及び第四判定ユニット404の、一致判定回路501d、501e、501f、501g、501h及び501iと、ANDゲート502b、502c及び502dは、カウンタ303の桁あふれに起因する不具合を防ぐことができれば、なくてもよい。上述の実施形態の他、以下のような応用例が考えられる。1上述の実施形態の周波数計測部110では、矩形波信号のアップエッジを装置の動作の基準にしていたが、ダウンエッジを基準にしてもよい。エッジをアップエッジとダウンエッジのどちらで取得するかは設計的事項である。2本実施形態の周波数計測部110の場合、判定部308には第一判定ユニット401、第二判定ユニット402、第三判定ユニット403及び第四判定ユニット404の、四つの判定ユニットが設けられている。判定ユニットの個数は、ベースクロックを細分化するディレイ素子302の遅延時間と個数によって変化する。本実施形態の周波数計測部110では、ディレイ素子302はベースクロックの周期を四分割する遅延時間であったが、五分割、十分割の遅延時間に設計してもよい。その場合、判定部308の内部に設ける判定ユニットは、全てのレジスタの一致を判定する判定ユニットが一つと、一つの不一致判定回路503を含む判定ユニットとの合計数が、レジスタの数だけ必要になる。不一致判定回路503は、隣り合うレジスタの不一致を判定するので一個だけあれば良い。なお、図5及び図6に開示した判定ユニットは一例であり、全てのレジスタの一致の判定と、隣り合うレジスタの不一致の判定を実現する構成であれば手段は問わない。特に、プログラムで構成する場合、図5のような構成ではなく、変数に格納された値の一致又は不一致を判定することとなる。3また、本実施形態に係る周波数変動計測システムは、以下のような構成を取ることもできる。《1》本実施形態の周波数変動計測システムは、入力信号の周波数を計測して周波数情報を出力する周波数計測部と、前記周波数計測部から出力される前記周波数情報を一時的に記憶するリングバッファと、前記リングバッファ内に記憶されている複数の前記周波数情報から所定の平均値を算出する平均値算出部と、前記周波数計測部から出力される前記周波数情報から前記平均値算出部から出力される前記平均値を減算して周波数変動情報を出力する減算器と、前記周波数変動情報をフーリエ変換するフーリエ変換部と、前記フーリエ変換部の演算結果を表示する表示部とを具備する。《2》本実施形態の周波数変動計測システムの前記周波数計測部は、ベースクロックを発振するベースクロック発振器と、前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、前記ベースクロックを計数するカウンタと、前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周期を算出する演算部とを具備する。本実施形態では、周波数変動計測システム101を開示した。平均値算出部112において周波数情報の移動平均を演算することによって、矩形波信号の変動する周波数の中心値を得ることができる。減算器113から得られる周波数変動情報は、移動平均、転じて積分フィルタによって落とされる、細かい周波数の変動成分の情報であるので、データ解析に最適な情報である。更に、ベースクロックの周期を等間隔に細分化するディレイ素子302を複数備える多段ディレイ201を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子302から得られるタイミングでカウンタ203の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ205によって得られる周期の値に与えることで、周波数計測の分解能を向上させることができる。以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。