"行列状に2次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するA/D変換部と、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える切替部と、を備える固体撮像装置。上記A/D変換部は、時間変化する参照信号と画素から得られるアナログ信号とを比較する比較器と、上記比較器における比較完了までの時間をカウントするカウンタと、を有し、上記切替部は、各信号線に対応して設けられたA/D変換部において比較器の出力端子とカウンタの入力端子とを接続する第1のスイッチと、各信号線に対応して設けられたA/D変換部における比較器の出力端子と他の信号線に対応して設けられたA/D変換部におけるカウンタの入力端子とを接続する第2のスイッチと、上記第1のスイッチと上記第2のスイッチの切り替えを制御する切替制御部と、を備える請求項1に記載の固体撮像装置。上記切替部は、二本の上記信号線の一方を通して出力される上記アナログ信号を、当該一方の信号線に対応付けて設けられたA/D変換部と、他方の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える請求項1に記載の固体撮像装置。上記切替部は、上記複数の信号線のそれぞれについて、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線の一方側に隣接して設けられた信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える請求項1に記載の固体撮像装置。上記複数の画素は、所定数の画素がフローティングディフュージョンを共有しており、上記切替部は、同じフローティングディフュージョンを共有する2以上の画素のアナログ信号をフローティングディフュージョンにてアナログ加算して上記信号線に出力させる請求項1に記載の固体撮像装置。上記複数の画素は、各画素に対応してフィルタの色を区分された色フィルタアレイを受光面側に設けられ、上記色フィルタアレイは、ホワイトフィルタが市松状に配置され、赤と青の各フィルタが縦横2画素ピッチの市松配列とされ、且つ、赤と青の各フィルタ間が斜め一画素ズレで配列され、残りの画素が緑フィルタとされる請求項1に記載の固体撮像装置。上記複数の画素は、各画素に対応してフィルタの色を区分された色フィルタアレイを受光面側に設けられ、上記色フィルタアレイは、ベイヤ配列にて各色フィルタが配列された請求項1に記載の固体撮像装置。行列状に2次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するA/D変換部と、を備える固体撮像装置の制御方法であって、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える切替工程を備える、固体撮像装置の制御方法。行列状に2次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するA/D変換部と、を備える固体撮像装置の制御プログラムであって、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える切替機能を備える、固体撮像装置の制御プログラム。上述した図29に示す色配列を用いつつ加算加算平均を論理信号処理回路にて間引き処理を行う場合、4×4の画素配置内で16画素全てを選択し、各垂直信号線に対応して設けられたカラムADC回路でそれぞれAD変換を行って加算加算平均を行うことになる。すなわち、間引き出力時にも全てのカラムADC回路を動作させる必要があり、カラムADC回路にかかる電力消費が低減されない。また、AD変換により得られた加算加算平均値を後段の論理信号処理部に送信し、水平方向の加算加算平均を行う必要があるため、後段の論理信号処理部は受信した値を処理するための回路やラインメモリを実装する必要があり、回路規模、動作速度、消費電力のいずれをも増加させる要因となる。むろん、論理信号処理部におけるこれらデメリットは、上述した図32に示した白色を含むフィルタアレイの色配列の場合にも同様のことが言える。さらに、上述した従来のFD加算方式、ソースフォロワー加算方式、カウンタ加算方式、容量加算方式では、図32に示す色配列を採用した場合に、異なる垂直信号線に接続された画素の間で加算加算平均による間引き出力を行うことが物理的に困難であった。なお、容量加算方式であれば、隣接する垂直信号線に接続された画素間で加算加算平均による間引き出力を行うこと自体は可能であるものの、間引きしない出力方式と切り替えて実行することができない。本技術は、上記課題に鑑みてなされたもので、回路規模、動作速度、消費電力を増大させること無く、異なる垂直信号線に接続された画素の間で加算加算平均による間引き出力を行うことが可能な固体撮像装置、固体撮像装置の制御方法および固体撮像装置の制御プログラムを提供することを目的とする。上記課題を解決するために、本技術に係る発明では、行列状に2次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するA/D変換部と、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える切替部と、を備える構成としてある。上述した固体撮像装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は上記固体撮像装置を備える撮像システム、上述した装置の構成に対応した工程を有する制御方法、上述した装置の構成に対応した機能をコンピュータに実現させるプログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、上記固体撮像装置を製造する方法、等としても実現可能である。以上説明したように本技術によれば、回路規模、動作速度、消費電力を増大させること無く、異なる垂直信号線に接続された画素の間で加算加算平均による間引き出力を行うことが可能な固体撮像装置を提供することができる。以下、下記の順序に従って本技術の実施形態を説明する。1固体撮像装置の構成:2画素加算の第1実施形態:3画素加算の第2実施形態:4画素加算の第3実施形態:5各種変形例:1固体撮像装置の構成:図1は、固体撮像装置の構成を示すブロック図である。本実施形態では、撮像装置としてX-Yアドレス型固体撮像装置の一種であるCMOSイメージセンサを例にとり説明を行う。なお、以下ではCMOSイメージセンサの全ての画素にNMOSが用いられているものとして説明するが、これは一例であって、本技術の対象となるデバイスはMOS型の固体撮像装置に限らない。例えば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくは行列状に複数個配列してなり、アドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。固体撮像装置100は、入射光量に応じた信号を出力する受光素子を含む複数個の画素が行列状に2次元配置された画素部を有し、各画素からの信号出力が電圧信号であって、AD変換部ADC;AnalogDigitalConverterが列並列に設けられているものである。ここで、列並列とは、イメージセンサを構成する画素の垂直列と平行に配された垂直信号線列信号線の一例と同じ数のAD変換部を、各垂直信号線と1対1対応するように並列に配置し、1つのAD変換部が1ライン1本の垂直信号線に対応付けられていることを意味する。列並列にADC回路が設けられる典型例としては、撮像部の出力側に設けられたカラム領域と呼ばれる部分にアナログ信号処理部やADC回路を垂直信号線ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型列並列型に限らず、隣接する複数たとえば2つ分の垂直信号線に対して1つのADC回路を割り当てる形態や、N本おきNは正の整数;間にN-1本を配するのN本分の垂直信号線に対して1つのADC回路を割り当てる形態なども採用できる。カラム型以外では、何れの形態も、複数の垂直信号線が1つのADC回路を共用するため、画素アレイ部30から供給される複数列分の画素信号を1つのADC回路に供給する切替回路スイッチを設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。AD変換方式は、回路規模や処理速度高速化や分解能などの観点から様々な方式が考えられているが、一例を挙げると、スロープ積分型あるいはランプ信号比較型以下、本明細書においては参照信号比較型と称する。がある。参照信号比較型のAD変換方式では、AD変換の対象となるアナログ信号と漸次に値が変化するランプ状の参照信号ランプ波とを比較し、比較処理の継続時間をカウントすることにより得られるカウント値に基づいてAD変換の対象となるアナログ信号のデジタル値を取得する。なお、本実施形態では、ランプ信号比較型のAD変換方式としてある。参照信号比較型のAD変換方式を採用する場合に、参照信号生成部を複数設けることも考えられる。例えば、垂直信号線の中の奇数列に参照信号を供給する参照信号生成部と偶数列に参照信号を供給する参照信号生成部とを設けたり、列並列で垂直信号線ごとに設けたりすることも考えられる。ただし、参照信号生成部を複数設けると、回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部を全列共通に設ける構成とし、参照信号生成部から発生される参照信号を各垂直信号列に対応して設けられるカラム型のADC回路が共通に使用する構成としてある。以下、図1を参照しつつ、固体撮像装置の具体的な一例について説明する。図1において、固体撮像装置100は、色フィルタアレイ10と、半導体基板20とを備えている。半導体基板20には、画素アレイ部30と、垂直駆動部40と、水平駆動部50と、タイミング制御部60と、カラム処理部70と、参照信号生成部80と、出力回路90が設けられている。なお、必要に応じて、出力回路90の前段に、デジタル演算部を設けてもよい。デジタル演算部は、例えば、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行なう場合などに設ける。画素アレイ部30は、受光面側に各画素に対応してフィルタの色を区分された色フィルタアレイ10が設けられ、光電変換素子としてのフォトダイオードが含む画素PXLが行列状に配置されている。なお、画素PXLの具体的な回路構成や色フィルタアレイ10の色配列については、後に詳述する。画素アレイ部30には、n本の画素駆動線HSLnnは2以上の整数とm本の垂直信号線VSLmmは2以上の整数が配線されている。画素駆動線HSLnは、図の左右方向画素行の画素配列方向/水平方向に沿って等間隔で配線され、垂直信号線VSLmは、図の上下方向画素列の画素配列方向/垂直方向に沿って等間隔で配線されている。画素駆動線HSLnの一端は、垂直駆動部40の各行に対応した出力端に接続されている。垂直信号線VSLmの一端は、カラム処理部70において各垂直信号線VSLmに対応したADC回路に接続されている。なお、画素駆動線HSLnと垂直信号線VSLmの具体的な配線については、後述の単位画素の説明とともに説明する。垂直駆動部40、水平駆動部50、タイミング制御部60等から成る駆動制御部は、画素アレイ部30の外側に設けられ、画素アレイ部30を構成する各画素から信号を順次読み出す制御を行う。タイミング制御部60は、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロックマスタークロックに基づいて、各種のクロック信号を生成する。通信インターフェースは、半導体基板20の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像装置100の内部情報を含むデータを出力する。タイミング制御部60は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを2分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部、例えば、垂直駆動部40、水平駆動部50、カラム処理部70等に供給する。垂直駆動部40は、シフトレジスタやアドレスデコーダ等によって構成されており、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。垂直駆動部40は、読み出し走査と掃き出し走査が可能である。読み出し走査は、信号を読み出す単位画素を順に選択する走査である。この走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、後述する所定の順番により行われる。掃き出し走査は、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、その読み出し走査よりもシャッタースピードの時間分だけ先行して、その読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。水平駆動部50は、タイミング制御部60の出力するクロックに同期してカラム処理部70のADC回路を順番に選択し、その信号を水平信号線水平出力線Ltrfに導く。水平駆動部50は、例えば、水平方向の読出列を規定するカラム処理部70内の個々のADC回路を選択する水平アドレス設定部と、水平アドレス設定部にて規定された読出アドレスに従ってカラム処理部70の各信号を水平信号線Ltrfに導く水平走査部を備える。水平走査部による選択走査により、カラム処理部70を構成する各ADC回路にて信号処理された画素信号が、水平信号線Ltrfを介して順番に出力回路90へ出力される。参照信号生成部80は、DACDigtalAnalogConverterを備え、タイミング制御部60から供給される初期値から、タイミング制御部60から供給されるカウントクロックに同期して、階段状に時間変化する鋸歯状波ランプ波形を生成して、カラム処理部70の個々のADC回路に参照信号として供給する。以下では、参照信号生成部80をDAC80と記載する場合がある。なお、参照信号生成部80は、カウントクロックの周期を調整することで、参照信号の傾きを調整することができる、例えば、基準クロックに対して1/m分周したクロックを使うと、傾きを1/mにすることができる。このとき、ADC回路に含まれる後述のカウンタに供給するカウントクロックを基準のままにすればカウント値がm倍となる。すなわち、カウントクロックの周期を調整することにより、後述するカウンタにおけるカウント値を調整することができる。例えば、後述のように2画素分のアナログ値を順次ADC回路にてカウントした時に、生成されるカウント値を2画素分の加算平均とするには、AD変換するレンジを2倍にすることで実現できる。参照信号生成部80の参照信号を用いる場合は、たとえば、参照信号の傾きを通常のクロックの2倍にすることによりAD変換するレンジを2倍にすることができる。カラム処理部70は、垂直信号線VSLmごとに設けられたADC回路71mmは2以上の整数を備え、各垂直信号線VSLmから出力されるアナログ信号をデジタル信号に変換し、水平駆動部50の制御に従って水平信号線Ltrfに出力する。なお、以下では、ADC回路71mやその内部構成比較器72m、カウンタ73m、メモリ74mについてmに相当する数字を付けずに説明する場合は、各ADC回路に共通の説明であるものとする。本実施形態において、後述の図2や図6に示すように、ADC回路71は、比較器コンパレータ72、カウンタ73、メモリ74、を備える。なお、ADC回路71は、A/D変換部の一例である。比較器72は、参照信号生成部80により生成される参照信号と、画素から垂直信号線を通して出力されるアナログの画素信号と、を入力されており、これら参照信号と画素信号を比較する。比較器72は、参照信号と画素信号との大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号と画素信号の大小関係が入れ替わると、出力がハイレベルとローレベルの間で反転する。カウンタ73は、タイミング制御部60からクロックを供給されており、AD変換の開始から終了までの時間カウント動作有効期間をカウントしている。AD変換の開始と終了のタイミングは、参照信号の変化の開始タイミングや比較器72の出力反転に基づいて特定できる。比較器72の出力反転は、参照信号と画素信号の比較開始や比較完了に対応するからである。カウンタ73が生成するカウント値はデジタル値であり、垂直信号線VSLmを通して画素からカラム処理部70へ入力されたアナログの画素信号に相当するデジタルデータである。カウンタ73の生成したデジタルデータは、メモリ74に保持ラッチされる。なお、カウント値をリセット成分を用いて生成する場合は、カウンタ73は、タイミング制御部60の制御に従い、垂直信号線VSLmからリセット成分に相当するアナログ信号が出力されている間は、例えばダウンカウント動作を行い、垂直信号線から信号成分に相当するアナログ信号が出力されている間は、リセット成分のときと逆のアップカウントを行う。このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値であり、リセット成分にて較正された信号成分となる。出力回路90は、画素アレイ部30からカラム処理部70を経由して出力される、色フィルタアレイ10の色配列に対応した信号を、演算処理にて色配列に対応した信号に変換する処理を行う。図2は、カラム処理部70の第1実施例を説明する図である。同図には、説明を簡略化するため、垂直信号線を2本だけ示し、カラム処理部70に含まれるADC回路も2つだけ示してある。同図において、カラム処理部70は、ADC回路711,712と、スイッチ回路SWaとを備えている。各ADC回路71は、比較器72、カウンタ73、メモリ74、を備えている。各ADC回路71の備える比較器72とカウンタ73は、スイッチ回路SWaを介して接続されている。なお、比較器、カウンタ、メモリのそれぞれの機能は上述した通りである。スイッチ回路SWaは、スイッチSWa11,SWa12,SWa21,SWa22を備えている。比較器721とカウンタ731はスイッチSWa11を介して接続され、比較器722とカウンタ732はスイッチSWa22を介して接続されている。比較器721とカウンタ732はスイッチSWa12を介して接続され、比較器722とカウンタ731はスイッチSWa21を介して接続されている。すなわち、スイッチ回路SWaは、同じ垂直信号線に対応して設けられた比較器とカウンタとを接続するスイッチと、隣接する一組の垂直信号線の一方に対応して設けられた比較器と他方に対応して配されたカウンタとの間を接続するスイッチとを備えている。これら二種類のスイッチで接続することにより、隣接する一組の垂直信号線のうち、一方の垂直信号線に対応して設けられたカウンタと、他方の垂直信号線に対応して設けられたカウンタと、のいずれか一方で選択的にカウントを行わせることができる。具体的には、スイッチSWa11をオンすれば、垂直信号線VSL1に接続された画素のアナログ信号をカウンタ731にてデジタル変換して保持させることができ、スイッチSWa12をオンすれば、垂直信号線VSL1に接続された画素のアナログ信号をカウンタ732にてデジタル変換して保持させることができる。またスイッチSWa22をオンすれば、垂直信号線VSL2に接続された画素のアナログ信号をカウンタ732にてデジタル変換して保持させることができ、スイッチSWa21をオンすれば、垂直信号線VSL2に接続された画素のアナログ信号をカウンタ731にてデジタル変換して保持させることができる。さらに、スイッチSWa11がオンされている間のカウントとスイッチSWa21がオンされている間のカウントとをカウンタ加算により合算することにより、垂直信号線VSL1に接続された画素の画素値と垂直信号線VSL2に接続された画素の画素値とを合算したデジタルデータをカウンタ731に生成させることができる。同様に、スイッチSWa22がオンされている間のカウントとスイッチSWa12がオンされている間のカウントとをカウンタ加算により合算することにより、垂直信号線VSL1に接続された画素の画素値と垂直信号線VSL2に接続された画素の画素値とを合算したデジタルデータをカウンタ732に生成させることができる。なお、カウンタ加算は、一方の画素信号のカウントが終了した後、当該一方の画素信号にかかるカウント値を他方の画素信号のカウントの初期値として用いてカウントを継続することにより実現できる。スイッチSWa11,SWa12,SWa21,SWa22のオンオフ制御は、SW制御線を通して行われるタイミング制御部60切替制御部の制御に従って行われる。図3は、スイッチSWa11,SWa12,SWa21,SWa22のオンオフの対応関係を示す表である。同図に示すように、スイッチSWa11とスイッチSWa12は択一的にオンされ、スイッチSWa22とスイッチSWa21も択一的にオンされる。一方、スイッチSWa11とスイッチSWa22のオンオフは連動しており、スイッチSWa12とスイッチSWa21のオンオフも連動している。なお、以下では、このように隣接する一組の垂直信号線に対応するADC回路の間で出力を入れ替え可能に接続されたカラム処理部70をクロス配線型のカラム処理部と称することがある。以上説明したように、AD変換を担当するカウンタをスイッチにより適宜に選択することにより、隣接した一組の垂直信号線にそれぞれ接続された画素の画素値を合算したデジタルデータを1つのカウンタにて生成することができる。なお、スイッチ回路SWaは、カラム処理部60の一部として形成されるものであり、カラム部分画素アレイの外側に配置される。すなわち、スイッチ回路SWaは、配置に特に制約が無く、画素配列に応じて様々な組み合わせで対応できるというメリットもある。さらに、High/Lowのどちらかしか取り得ない比較器コンパレータ出力というデジタル値の入力先を切り替えるものであるため、スイッチング時のノイズのケアが容易である。図4は、スイッチSWa11,SWa12,SWa21,SWa22を具体的に実現する回路の一例を示す図である。同図に示すスイッチは、NMOSトランジスタとPMOSトランジスタを組み合わせた相補スイッチの構成とされる。これらの相補スイッチは、二本の制御線La1,La2を通じて伝送される制御信号によって制御される。以下では、制御線La1を伝送される制御信号をCROSSと呼び、制御線La2を伝送される制御信号をXCROSSと呼ぶことにする。なお、相補スイッチとは、2つの相補型MOS電界効果トランジスタ含むアナログスイッチであって、そのソース-ドレイン回路がスイッチの入力端子と出力端子との間に並列に配置され、スイッチを制御するための制御信号を一方のチャンネル型のMOS電界効果トランジスタのゲートに直接印加することができ、他方のチャンネル型のMOS電界効果トランジスタのゲートに否定器を介して印加することができるようなアナログスイッチである。制御信号CROSS,XCROSSは、正負を論理反転させた信号であり、その信号の状態に応じて、一方の垂直信号線に対応して設けられた比較器の出力を、同じ一方の垂直信号線に対応して設けられたカウンタに入力させたり、他方の垂直信号線に対応して設けられたカウンタに入力させたりすることができる。図5は、制御信号XCROSS,CROSSの真理値表である。同図に示すように、制御線La1にて伝送される制御信号XCROSSが正論理Highであり、制御線La2にて伝送される制御信号CROSSが負論理Lowの時は、スイッチSWa11,SWa22がオンし、スイッチSWa12,SWa21がオフする。このとき、一方の垂直信号線に対応して設けられた比較器の出力は、同じ一方の垂直信号線に対応して設けられたカウンタに入力される。すなわち、一方の垂直信号線から出力されるアナログの画素信号は、同じ一方の垂直信号線に対応して設けられたカウンタにおいてカウント値としてのデジタルデータに変換される。一方、制御線La1にて伝送される制御信号XCROSSが負論理であり、制御線La2にて伝送される制御信号CROSSが正論理の時は、スイッチSWa11,SWa22がオフし、スイッチSWa12,SWa21がオンする。このとき、一方の垂直信号線に対応して設けられた比較器の出力は、他方の垂直信号線に対応して設けられたカウンタに入力される。すなわち、一方の垂直信号線から出力されるアナログの画素信号は、他方の垂直信号線に対応して設けられたカウンタにおいてカウント値としてのデジタルデータに変換される。以上説明した相補スイッチによれば、PMOS電界効果トランジスタとNMOS電界効果トランジスタの組み合わせにより簡単な回路構成でスイッチ回路を実現できる。また、CMOSLSIを製造するプロセスの中でスイッチ回路を組み込むことができる。図6は、カラム処理部70の第2実施例を説明する図である。同図には、説明を簡略化するため、垂直信号線を2本だけ示し、カラム処理部70に含まれるADC回路も2つだけ示してある。同図において、カラム処理部70は、ADC回路711,712とスイッチ回路SWbとを備えている。ADC回路71は、比較器72、カウンタ73、メモリ74、を備えている。ADC回路71の備える比較器72とカウンタ73は、スイッチ回路SWbを介して接続されている。なお、比較器、カウンタ、メモリのそれぞれの機能は上述した通りである。スイッチ回路SWbは、スイッチSWb11,SWb12,SWb22,SWb23を備えている。比較器721とカウンタ731はスイッチSWb11を介して接続され、比較器722とカウンタ732はスイッチSWb22を介して接続されている。比較器721とカウンタ732はスイッチSWb12を介して接続され、比較器722と不図示のADC回路713の備えるカウンタ733はスイッチSWb23を介して接続されている。すなわち、スイッチ回路SWbは、同じ1つの垂直信号線に対応して設けられた比較器とカウンタとを接続するスイッチと、1つの垂直信号線に対応して設けられた比較器と当該1つの垂直信号線の一方側に隣接する垂直信号線に対応して設けられたカウンタとの間を接続するスイッチとを備えている。なお、ここで言う一方側とは、例えば図6における右側であり、1つの固体撮像装置内に備えられる全ての垂直信号線で同じ側である。そのため、垂直信号線に対応して設けられたカウンタと、垂直信号線の一方側に隣接して設けられた垂直信号線に対応して設けられたカウンタと、のいずれか一方を選択してカウントを行わせることができる。ここで、スイッチSWb11をオンすれば、垂直信号線VSL1に接続された画素のアナログ信号をカウンタ731にてデジタル変換して保持させることができ、スイッチSWb12をオンすれば、垂直信号線VSL1に接続された画素のアナログ信号をカウンタ732にてデジタル変換して保持させることができる。また、スイッチSWb22をオンすれば、垂直信号線VSL2に接続された画素のアナログ信号をカウンタ732にてデジタル変換して保持させることができ、スイッチSWb23をオンすれば、不図示の垂直信号線VSL3に接続された画素のアナログ信号を不図示のカウンタ733にてデジタル変換して保持させることができる。さらに、スイッチSWb12がオンされている間のカウントとスイッチSWb22がオンされている間のカウントとをカウンタ加算により合算すれば、垂直信号線VSL1に接続された画素の画素値と垂直信号線VSL1の右側に隣接した設けられた垂直信号線VSL2に接続された画素の画素値とを合算したデジタルデータをカウンタ732に生成させることができる。同様に、スイッチSWb23がオンされている間のカウントと不図示のスイッチSWb33がオンされている間のカウントとを、カウンタ加算により合算すれば、垂直信号線VSL2に接続された画素の画素値と不図示の垂直信号線VSL3に接続された画素の画素値とを合算したデジタルデータを不図示のカウンタ733に生成させることができる。なお、不図示の垂直信号線VSL3は、垂直信号線VSL2の右側に隣接して設けられた垂直信号線であり、不図示のカウンタ733は垂直信号線VSL3に対応して設けられたカウンタである。各スイッチは、SW制御線を通して行われるタイミング制御部60切替制御部の制御に従ってオンオフが制御される。図7は、スイッチSWb11,SWb12,SWb22,SWb23のオンオフの対応関係を示す表である。なお、スイッチSWb11,SWb12,SWb22,SWb23よりも右側に設けられるスイッチは、スイッチSWb11,SWb12,SWb22,SWb23のオンオフ対応関係が周期的に適用される。例えば、上述した不図示のスイッチSWb33は、スイッチSWb11と同様のオンオフ対応関係となる。同図に示すように、スイッチSWb11とスイッチSWb12は択一的にオンされ、スイッチSWb22とスイッチSWb23も択一的にオンされる。一方、スイッチSWb11とスイッチSWb22のオンオフは連動しており、スイッチSWb12とスイッチSWb23のオンオフも連動している。なお、以下では、各垂直信号線の出力をその一方側に隣接する垂直信号線にシフト出力可能に接続されたカラム処理部をシフト配線型のカラム処理部と称することがある。以上説明したように、各垂直信号線に接続された画素の画素信号のAD変換を、その垂直信号線に対応して設けられたカウンタと、その垂直信号線から一方側にシフトして設けられた垂直信号線に対応して設けられたカウンタの間で選択的に行わせることにより、隣接した二本の垂直信号線に接続された画素の画素値を合算したデジタルデータを生成することができる。なお、スイッチ回路SWbは、上述したクロス配線方のカラム処理部の場合と同様に、カラム処理部60の一部として形成されるものであり、カラム部分画素アレイの外側に配置される。すなわち、スイッチ回路SWbは、配置に特に制約が無く、画素配列に応じて様々な組み合わせで対応できるというメリットもある。さらに、High/Lowのどちらかしか取り得ない比較器コンパレータ出力というデジタル値の入力先を切り替えるものであるため、スイッチング時のノイズのケアが容易である。図8は、スイッチSWb11,SWb12,SWb22,SWb23を具体的に実現する回路の一例を示す図である。同図に示すスイッチは、上述した図4の場合と同様に、NMOSトランジスタとPMOSトランジスタを組み合わせた相補スイッチの構成とされる。図9は、制御信号XCROSS,CROSSの真理値表である。同図に示すように、制御線Lb1にて伝送される制御信号XCROSSが正論理Highであり、制御線La2にて伝送される制御信号CROSSが負論理Lowの時は、スイッチSWb11,SWb22がオンし、スイッチSWb12,SWb23がオフする。従って、各垂直信号線に対応して設けられた比較器の出力は、同じ垂直信号線に対応して設けられたカウンタに入力される。すなわち、各垂直信号線から出力されるアナログの画素信号は、同じ垂直信号線に対応して設けられたカウンタにおいてカウント値としてのデジタルデータに変換される。一方、制御線Lb1にて伝送される制御信号XCROSSが負論理Lowであり、制御線Lb2にて伝送される制御信号CROSSが正論理Highの時は、スイッチSWb11,SWb22がオフし、スイッチSWb12,SWb23がオンする。従って、各垂直信号線に対応して設けられた比較器の出力は、右側に隣接して設けられた垂直信号線に対応して設けられたカウンタに入力される。すなわち、各垂直信号線から出力されるアナログの画素信号は、右側に隣接して設けられた垂直信号線に対応して設けられたカウンタにおいてカウント値としてのデジタルデータに変換される。以上説明した相補スイッチによれば、上述のクロス配線側のカラム処理部の場合と同様に、PMOS電界効果トランジスタとNMOS電界効果トランジスタの組み合わせにより簡単な回路構成でスイッチ回路を実現できる。また、CMOSLSIを製造するプロセスの中でスイッチ回路を組み込むことができる。次に、単位画素の具体的回路構成について説明する。本実施形態の画素PXLは、フローティングディフュージョンFDを複数の画素例えば、4画素で共有する構成であるが、以下では、まず基本的な画素構成を説明し、その後、フローティングディフュージョンFDを4画素で共有する構成について説明する。図10は、4つのトランジスタで構成されるCMOSイメージセンサの基本的な画素回路の一例を示す回路図である。同図に示す画素回路は、受光素子としてのフォトダイオードPXL1、転送素子としての転送トランジスタPXL2、リセット素子としてのリセットトランジスタPXL3、増幅トランジスタPXL4、選択トランジスタPXL5、を備えている。フォトダイオードPXL1は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送トランジスタPXL2は、フォトダイオードPXL1のカソードと出力ノードとしてのフローティングディフュージョンFDとの間に接続されている。転送トランジスタPXL2は、転送制御線Ltrgを通じてそのゲート転送ゲートに転送信号が入力されるとオン状態となる。転送トランジスタPXL2がオンになると、フォトダイオードPXL1の光電変換によって蓄積された信号電荷ここでは、光電子をフローティングディフュージョンFDに転送する。リセットトランジスタPXL3は、ドレインを電源ラインLVDDに接続され、ソースをフローティングディフュージョンFDに接続されている。リセットトランジスタPXL3は、リセット制御線Lrstを通じて垂直駆動部40からゲートにリセット信号が入力される。リセットトランジスタPXL3は、フォトダイオードPXL1からの電荷転送に先立って、リセットパルスを与えられるとオン状態となり、フローティングディフュージョンFDの電荷を電源ラインLVDDに捨てることによってフローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。増幅トランジスタPXL4は、そのゲートがフローティングディフュージョンFDに接続されている。増幅トランジスタPXL4は、選択トランジスタPXL5を介して垂直信号線VSLに接続されている。選択トランジスタPXL5は、選択制御線Lselを通じてそのゲートに制御信号アドレス信号またはセレクト信号を入力されるとオンする。選択トランジスタPXL5がオンすると、増幅トランジスタPXL4はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線VSLに出力する。垂直信号線VSLを通じて各画素から出力された電圧は、カラム処理部70に出力される。次に、フローティングディフュージョンFDを複数の画素で共有する画素回路について説明する。なお、以下では、フローティングディフュージョンFDを共有する複数の画素をFD共有画素ユニットと呼ぶことにする。図11は、FD共有画素ユニットを説明する図である。同図では、4×4の16画素で画素アレイが構成されており、それぞれが2×2の4画素で構成されるFD共有画素ユニットU1~U4の組み合わせで構成されている。各FD共有画素ユニットは、その中央にFDを共有しており、垂直信号線VSL1は、FD共有画素ユニットU1,U3のFDに接続され、垂直信号線VSL2は、FD共有画素ユニットU2,U4のFDに接続されている。各FD共有画素ユニットは、同一行に属する複数画素のうち、各FD共有画素ユニットにおいてFDを基準とした位置関係が共通する画素は同じ画素駆動線にて駆動され、各FD共有画素ユニットにおいてFDを基準とした位置関係が共通しない画素は異なる画素駆動線にて駆動されるようになっている。具体的には、図11では、画素P11~P14、画素P21~P24、画素P31~P34、画素P41~P44、がそれぞれ同一行に属し、画素P11~P14の行を例にとると、画素P11と画素P13が同じ画素駆動線にて駆動され、画素P12と画素P14が同じ画素駆動線にて駆動される。むろん、ここで説明した画素と画素駆動線との組み合わせは一例であり、様々に変更できることは言うまでも無い。例えば、FDを共有する複数画素の2つ以上を同時に駆動することにより、これら2つの画素のアナログ値を加算した値をFDに生成し、このFD加算されたアナログ値を垂直信号線に出力することもできる。次に、FD共有画素ユニットの具体的回路構成について説明する。図12は、FD共有画素ユニットの回路構成の一例を示す回路図である。同図において、FD共有画素ユニットUは、画素P11,P12,P21,P22にて構成されている。FD共有画素ユニットUは、各単位画素がそれぞれに1つのフォトダイオードPD11,PD12,PD21,PD22並びに1つの転送トランジスタTtrs11,Ttrs12,Ttrs21,Ttrs22を備えている。画素P11,P12が配置されている行には、転送制御線Ltrg1,Ltrg2が配線され、画素P21,P22が配置されている行には、転送制御線Ltrg3,Ltrg4が配線されている。転送制御線Ltrg1は、1列目の画素P11の転送トランジスタTtrs11のゲートに接続され、転送制御線Ltrg2は、1列目の画素P12の転送トランジスタTtrs12のゲートに接続されている。転送制御線Ltrg3は、2列目の画素P21の転送トランジスタTtrs21のゲートに接続され、転送制御線Ltrg4は、2列目の画素P22の転送トランジスタTtrs22のゲートに接続されている。転送制御線Ltrg1,Ltrg2,Ltrg3,Ltrg4は、垂直駆動部40により個別に駆動可能になっており、各単位画素のフォトダイオードからフローティングディフュージョンFDへの電荷出力は、単位画素毎に個別に制御できる。一方、FD共有画素ユニットUは、4つの画素P11,P12,P21,P22に対し、1つのフローティングディフュージョンFD、1つのリセットトランジスタTres、1つの増幅トランジスタTamp、および1つの選択トランジスタTselを備えている。リセット制御線Lrstは、リセットトランジスタTresのゲートに接続され、選択制御線Lselは、選択トランジスタTselのゲートに接続されている。すなわち、フローティングディフュージョンFDのリセットや、フローティングディフュージョンに蓄積された電圧の増幅及び垂直信号線VSLに対する信号の出力は、FD共有画素ユニットUで共通に実行されるようになっている。なお、以上説明したFD共有型の画素回路は一例であり、FDを共有する単位画素の数や単位画素の並びは、適宜に変更可能である。例えば、FDを共有する単位画素の数を3×3の9画素としたり8×8の64画素としたりしてもよい。また、FDを共有する単位画素を、1×4の4画素、すなわち縦一列に並ぶ4画素においてFDを共有する構成としてもよいし、4×1の4画素、すなわち、横一列に並ぶ4画素においてFDを共有する構成としてもよい。2画素加算の第1実施例:次に、画素加算の第1実施例について説明する。本第1実施例では、白色を含む色フィルタアレイを採用し、カラム処理部に上述したクロス配線型を採用してある。図13は、第1実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。同図に示す色フィルタアレイは、説明を簡略にするため、4×4の16画素分を示してある。同図に示す色フィルタアレイは、出力レベルが最も高くなるWホワイトフィルタが市松状に配置され、R赤B青の各フィルタが縦横2画素ピッチの市松配列とされ、且つ、RBの各フィルタ間が斜め一画素ズレで配列され、残りの画素がG緑フィルタとなっている。このとき、Gフィルタは斜めストライプ状の配列となる。具体的には、Wフィルタは市松状に配置され、Rフィルタは2行目の4列目と4行目の2列目に配置され、Bフィルタは1行目の3列目と3行目の1列目に配置されている。これらRフィルタとBフィルタの配列が、2画素ピッチの市松配列である。そして、残りの画素位置にGフィルタが配置されている。むろん、白色を含む色フィルタアレイの色配列はこれに限るものではなく、様々な色配列が採用可能であることはいうまでも無い。画素アレイは、縦横2×2の4画素がFD共有画素ユニットになっている。具体的には、左上の4画素G1,G2,W1,W2が1つのFD共有画素ユニットを構成し、左下の4画素B2,R2,W5,W6が1つのFD共有画素ユニットを構成する。これらのFD共有画素ユニットはそれぞれの共有FDを通して垂直信号線VSL1に接続されている。また、右上の4画素B1,R1,W3,W4が1つのFD共有画素ユニットを構成し、右下の4画素G3,G4,W7,W8が1つのFD共有画素ユニットを構成する。これらのFD共有画素ユニットはそれぞれの共有FDを通して垂直信号線VSL2に接続されている。垂直信号線VSL1を通して出力される画素信号は、比較器721に入力される。比較器721は、DAC80から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器721は、参照信号が画素信号よりも小さい時はLowを出力し、参照信号が画素信号以上になるとHighを出力する。一方、垂直信号線VSL2を通して出力される画素信号は、比較器722に入力される。比較器722は、DAC80から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器722は、参照信号が画素信号よりも小さい時はLowを出力し、参照信号が画素信号以上になるとHighを出力する。比較器721の出力端子は、垂直信号線VSL1に対応して設けられたカウンタ731にスイッチSWa11を通して接続されるとともに、垂直信号線VSL2に対応して設けられたカウンタ732にスイッチSWa12を通して接続されている。なお、垂直信号線VSL2は、垂直信号線VSL1に隣接して配された垂直信号線である。比較器722の出力端子は、垂直信号線VSL2に対応して設けられたカウンタ732にスイッチSWa22を通して接続され、垂直信号線VSL1に対応して設けられたカウンタ731にスイッチSWa21を通して接続されている。なお、垂直信号線VSL1は、垂直信号線VSL2に隣接して配された垂直信号線である。スイッチSWa11,SWa12,SWa22,SWa21は、タイミング制御部60がSW制御線を通して出力するSW制御信号によってオンオフを制御されている。これらスイッチは、上述の図3に示した関係を満たすようにオンオフされる。図14は、第1実施例の加算動作にかかるタイミングチャートである。まず、輝度の主成分となるホワイト画素の加算動作について説明する。ホワイト画素を加算するには、スイッチSWa11,SWa22をオンし、スイッチSWa12,SWa21をオフする。そして、画素W1と画素W3を選択し、画素W1の画素信号を垂直信号線VSL1に出力させ、画素W3の画素信号を垂直信号線VSL2に出力させる。次に、画素W2と画素W4を選択し、画素W2の画素信号を垂直信号線VSL1に出力させ、画素W4の画素信号を垂直信号線VSL2に出力させる。すなわち、垂直信号線VSL1には画素W1,W2の画素信号が順次を出力され、垂直信号線VSL2には画素W3,W4の画素信号が順次出力される。ここで、スイッチSWa11,SWa22がオンし、且つ、スイッチSWa12,SWa21がオフしているため、画素W1,W2の画素信号はいずれもカウンタ731にてカウントされ、画素W3,W4の画素信号はいずれもカウンタ732にてカウントされる。また、カウンタ731は、タイミング制御部60の制御により、画素W1,W2の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ731のカウント値は、画素W1,W2の画素信号の合算に相当するデジタルデータとなる。同様に、カウンタ732は、タイミング制御部60の制御により、画素W3,W4の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ732のカウント値は、画素W3,W4の画素信号の合算に相当するデジタルデータとなる。言い換えると、タイミング制御部60は、加算対象となる2画素分のカウントが終了するまでカウンタ731,732にカウント値を初期化させず、加算対象となる2画素分のカウントが終了してカウント値をメモリ741,742図2参照に出力するとカウンタ731,732のカウント値を初期化させる。カウンタ731,732は、2画素分の画素信号のカウントが終了すると、タイミング制御部60の制御により、カウント値をメモリ741,742にそれぞれ出力する。その結果、メモリ741,742には、画素W1,W2を合算したデジタルデータと画素W3,W4を合算したデジタルデータとがそれぞれ記憶される。メモリ741,742に記憶されたデジタルデータは、タイミング制御部60の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路90へ出力される。その他のホワイト画素である画素W5、W6,W7,W8についても同様の加算動作を行うことにより、メモリ741,742に画素W5,W6を合算したデジタルデータと画素W7,W8を合算したデジタルデータとがそれぞれ記憶され、タイミング制御部60の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路90へ出力される。次に、R,G,B画素の加算動作について説明する。なお、本実施例ではホワイト画素にかかる加算動作を先に行い、RGB画素の加算動作を後で行っているが、むろん、この順番は逆に行ったり交互に行ったり、適宜に順番を入れ替えてよいことは言うまでない。R,G,B画素を加算するには、まず、スイッチSWa11,SWa22をオフし、スイッチSWa12,SWa21をオンする。そして、画素G1と画素B1を選択し、垂直信号線VSL1に画素G1の画素信号を出力させ、垂直信号線VSL2に画素B1の画素信号を出力させる。ここで、スイッチSWa11,SWa22がオフし、スイッチSWa12,SWa21がオンしているため、垂直信号線VSL1を通して出力される画素G1の画素信号は、隣接する垂直信号線VSL2に対応して設けられたカウンタ732にてカウントされ、垂直信号線VSL2を通じて出力される画素B1の画素信号は、隣接する垂直信号線VSL1に対応して設けられたカウンタ731にてカウントされる。次に、スイッチSWa11,SWa22をオンし、スイッチSWa12,SWa21をオフする。そして、画素B2と画素G3を選択し、垂直信号線VSL1に画素B2の画素信号を出力させ、垂直信号線VSL2に画素G3の画素信号を出力させる。ここで、スイッチSWa11,SWa22が閉じ、スイッチSWa12,SWa21がオフしているため、垂直信号線VSL1を通して出力される画素B2の画素信号はカウンタ731にてカウントされ、垂直信号線VSL2を通じて出力される画素G3の画素信号はカウンタ732にてカウントされる。カウンタ731は、白色のカウント時と同様に、タイミング制御部60の制御により、画素B1,B2の2画素分のカウントが終了するまでカウントを継続するため、カウンタ731のカウント値は、画素B1,B2の画素信号の合算に相当するデジタルデータとなる。カウンタ732も、同様に、タイミング制御部60の制御により、画素G1,G3の2画素分のカウントが終了するまでカウントを継続するため、カウンタ732のカウント値は、画素G1,G3の画素信号の合算に相当するデジタルデータとなる。カウンタ731,732は、2画素分の画素信号のカウントが終了すると、タイミング制御部60の制御により、カウント値をメモリ741,742にそれぞれ出力する。すなわち、タイミング制御部60は、2画素分のカウントが終了するまでカウンタ731,732にカウント値を初期化させず、2画素分のカウントが終了するとカウンタ731,732のカウント値を初期化させる。その結果、メモリ741,742には、画素B1,B2を合算したデジタルデータと画素G1,G3を合算したデジタルデータとがそれぞれ記憶される。メモリ741,742に記憶されたデジタルデータは、タイミング制御部60の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路90へ出力される。画素R1,R2,G2,G4についても同様の加算動作を行うことにより、メモリ741,742には、画素R1,R2を合算したデジタルデータと画素G2,G4を合算したデジタルデータとがそれぞれ記憶され、タイミング制御部60の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路90へ出力される。図15は、図13,14を参照しつつ説明した加算動作における読み出しイメージを示す図である。図15aに示すように、上述した加算動作を行うことにより、ホワイト画素については、斜め方向に隣接するホワイト画素を加算したデジタルデータが取得され、RGB画素については、斜め方向に2画素離れた同色の画素を加算したデジタルデータが取得される。ただし、図15bに示すように、図14に示すタイミングチャートの加算動作にて得られるホワイト画素の加算値は、FD共有画素ユニットの中央の画素値に相当するが、RGB画素の加算値は、FD共有画素ユニット中央から外れた位置の画素値に相当する。そこで、加算動作を行う際に、A/D変換におけるゲインを調整することにより、最終的に得られる画素の加算値が、FD共有画素ユニットの中央の画素値に近づくように調整することもできる。図16は、ゲインを調整しつつ行う第1実施例の加算動作を示すタイミングチャートである。なお、ゲイン調整は、例えば、上述したように参照信号生成部80にて生成する参照信号の傾きを調整することにより実現することができる。すなわち、ゲインを高めるには参照信号の傾きを小さくし、ゲインを低めるには参照信号の傾きを大きくすればよい。同図に示すように、画素B1,G1,R2,G4の読み出し時に12dBのゲインをかけ、画素W1~W8並びに画素B2,G3,R1,G2の読み出しの時には0dBのゲインをかけている。すなわち、図15において加算される2画素の一方のゲインを他方よりも高くすることにより、加算値の対応する位置をゲインの高い方の画素位置に近づけるように調整する。なお、ここで説明したゲイン値は一例であり、任意に調整可能であることは言うまでもない。図17は、図16に示すゲイン調整の結果として得られる読み出しイメージの図である。図17に示すように、画素B1のゲインを画素B2より高くすることにより画素B1と画素B2の加算値が対応する位置は画素B1の画素位置に近くなり、画素G1のゲインを画素G3より高くすることにより画素G1と画素G3の加算値が対応する位置は画素G1の画素位置に近くなり、画素R2のゲインを画素R1より高くすることにより画素R1と画素R2の加算値が対応する位置は画素R2の画素位置に近くなり、画素G4のゲインを画素G2より高くすることにより画素G2と画素G4の加算値が対応する位置は画素G4の画素位置に近くなる。なお、ホワイト画素W1~W8は、加算値が対応する位置は、もともと各画素ユニットの中央に対応していたため、本第1実施例ではゲイン調整を行う必要は無く、図15bと同じ位置に対応している。3画素加算の第2実施例:次に、画素加算の第2実施例について説明する。本第2実施例では、白色を含む色フィルタアレイを採用し、カラム処理部に上述したシフト配線型を採用してある。図18は、第2実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。同図に示す色フィルタアレイは、上述した第1実施例と同様に、4×4の16画素分を示し、出力レベルが最も高くなるWフィルタが市松状に配置され、RBの各フィルタが縦横2画素ピッチの市松配列とされ、且つ、RBの各フィルタ間が斜め一画素ズレで配列され、残りの画素がGフィルタとなっている。また、画素アレイは、縦横2×2の4画素がFD共有画素ユニットになっている。具体的には、左上の4画素B1,R1,W1,W2が1つのFD共有画素ユニットを構成し、左下の4画素G3,G4,W5,W6が1つのFD共有画素ユニットを構成する。これらのFD共有画素ユニットはそれぞれの共有FDを通して垂直信号線VSL1に接続されている。また、右上の4画素G1,G2,W3,W4が1つのFD共有画素ユニットを構成し、右下の4画素B,R,W7,W8が1つのFD共有画素ユニットを構成する。これらのFD共有画素ユニットはそれぞれの共有FDを通して垂直信号線VSL2に接続されている。なお、左下に示した2画素B2,R2は、垂直信号線VSL1の左側に隣接する不図示の垂直信号線VSL0に接続された画素であり、スイッチSWb01がオンされた時に、カウンタ731にてカウントされることになる。不図示の垂直信号線VSL0を通して出力される画素信号は、この垂直信号線VSL0に対応して設けられた不図示の比較器720に入力される。比較器720は、DAC80から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器720は、参照信号が画素信号よりも小さい時はLowを出力し、参照信号が画素信号以上になるとHighを出力する。垂直信号線VSL1を通して出力される画素信号は、比較器721に入力される。比較器721は、DAC80から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器721は、参照信号が画素信号よりも小さい時はLowを出力し、参照信号が画素信号以上になるとHighを出力する。垂直信号線VSL2を通して出力される画素信号は、比較器722に入力される。比較器722は、DAC80から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器722は、参照信号が画素信号よりも小さい時はLowを出力し、参照信号が画素信号以上になるとHighを出力する。不図示の比較器720の出力端子は、垂直信号線VSL1に対応して設けられたカウンタ731にSWb01を通して接続されている。比較器721の出力端子は、垂直信号線VSL1に対応して設けられたカウンタ731にスイッチSWb11を通して接続されるとともに、垂直信号線VSL2に対応して設けられたカウンタ732にスイッチSWb12を通して接続されている。なお、垂直信号線VSL2は、垂直信号線VSL1の右側に隣接して配された垂直信号線である。比較器722の出力端子は、垂直信号線VSL2に対応して設けられたカウンタ732にスイッチSWb22を通して接続され、不図示の垂直信号線VSL3に対応して設けられたカウンタ733にスイッチSWb23を通して接続されている。なお、垂直信号線VSL3は、垂直信号線VSL2の右側に隣接して配された垂直信号線である。スイッチSWb01,SWb11,SWb12,SWb22,SWb23は、タイミング制御部60がSW制御線を通して出力するSW制御信号によってオンオフを制御されている。これらスイッチは、上述の図7に示した関係を満たすようにオンオフされる。図19は、第2実施例の加算動作にかかるタイミングチャートである。まず、輝度の主成分となるホワイト画素の加算動作について説明する。ホワイト画素を加算するには、スイッチSWb11,SWb22をオンし、スイッチSWb12,SWb23をオフする。そして、画素W1と画素W3を選択し、画素W1の画素信号を垂直信号線VSL1に出力させ、画素W3の画素信号を垂直信号線VSL2に出力させる。次に、画素W2と画素W4を選択し、画素W2の画素信号を垂直信号線VSL1に出力させ、画素W4の画素信号を垂直信号線VSL2に出力させる。すなわち、垂直信号線VSL1には画素W1,W2の画素信号が順次を出力され、垂直信号線VSL2には画素W3,W4の画素信号が順次出力される。ここで、スイッチSWb11,SWb22がオンし、且つ、スイッチSWb12,SWb23がオフしているため、画素W1,W2の画素信号はいずれもカウンタ731にてカウントされ、画素W3,W4の画素信号はいずれもカウンタ732にてカウントされる。また、カウンタ731は、タイミング制御部60の制御により、画素W1,W2の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ731のカウント値は、画素W1,W2の画素信号の合算に相当するデジタルデータとなる。同様に、カウンタ732は、タイミング制御部60の制御により、画素W3,W4の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ732のカウント値は、画素W3,W4の画素信号の合算に相当するデジタルデータとなる。言い換えると、タイミング制御部60は、加算対象となる2画素分のカウントが終了するまでカウンタ731,732にカウント値を初期化させず、加算対象となる2画素分のカウントが終了してカウント値をメモリ741,742図2参照に出力するとカウンタ731,732のカウント値を初期化させる。カウンタ731,732は、2画素分の画素信号のカウントが終了すると、タイミング制御部60の制御により、カウント値をメモリ741,742にそれぞれ出力する。その結果、メモリ741,742には、画素W1,W2を合算したデジタルデータと画素W3,W4を合算したデジタルデータとがそれぞれ記憶される。メモリ741,742に記憶されたデジタルデータは、タイミング制御部60の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路90へ出力される。その他のホワイト画素である画素W5、W6,W7,W8についても同様の加算動作を行うことにより、メモリ741,742に画素W5,W6を合算したデジタルデータと画素W7,W8を合算したデジタルデータとがそれぞれ記憶され、タイミング制御部60の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路90へ出力される。次に、R,G,B画素の加算動作について説明する。なお、本第2実施例ではホワイト画素にかかる加算動作を先に行い、RGB画素の加算動作を後で行っているが、むろん、この順番は逆に行ったり交互に行ったり、適宜に順番を入れ替えてよいことは言うまでない。R,G,B画素を加算するには、まず、スイッチSWb11,SWb22をオンし、スイッチSWb12,SWb23及びスイッチSWb01をオフする。そして、画素B1と画素G1を選択し、垂直信号線VSL1に画素B1の画素信号を出力させ、垂直信号線VSL2に画素G1の画素信号を出力させる。ここで、スイッチSWb11,SWb22がオンし、スイッチSWb12,SWb23がオフしているため、垂直信号線VSL1を通して出力される画素B1の画素信号は、垂直信号線VSL1に対応して設けられたカウンタ731にてカウントされ、垂直信号線VSL2を通じて出力される画素G1の画素信号は、垂直信号線VSL2に対応して設けられたカウンタ732にてカウントされる。次に、スイッチSWb11,SWb22をオフし、スイッチSWb12,SWa23及びスイッチSWb01をオンする。そして、画素B2と画素G3を選択し、不図示の垂直信号線VSL0に画素B2の画素信号を出力させ、垂直信号線VSL1に画素G3の画素信号を出力させる。ここで、スイッチSWb11,SWb22がオフし、スイッチSWb12,SWb23及びスイッチSWb01がオンしているため、不図示の垂直信号線VSL0を通して出力される画素B2の画素信号はカウンタ731にてカウントされ、垂直信号線VSL1を通じて出力される画素G3の画素信号はカウンタ732にてカウントされる。カウンタ731は、白色のカウント時と同様に、タイミング制御部60の制御により、画素B1,B2の2画素分のカウントが終了するまでカウントを継続するため、カウンタ731のカウント値は、画素B1,B2の画素信号の合算に相当するデジタルデータとなる。カウンタ732も、同様に、タイミング制御部60の制御により、画素G1,G3の2画素分のカウントが終了するまでカウントを継続するため、カウンタ732のカウント値は、画素G1,G3の画素信号の合算に相当するデジタルデータとなる。カウンタ731,732は、2画素分の画素信号のカウントが終了すると、タイミング制御部60の制御により、カウント値をメモリ741,742にそれぞれ出力する。すなわち、タイミング制御部60は、2画素分のカウントが終了するまでカウンタ731,732にカウント値を初期化させず、2画素分のカウントが終了するとカウンタ731,732のカウント値を初期化させる。その結果、メモリ741,742には、画素B1,B2を合算したデジタルデータと画素G1,G3を合算したデジタルデータとがそれぞれ記憶される。メモリ741,742に記憶されたデジタルデータは、タイミング制御部60の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路90へ出力される。画素R1,R2,G2,G4についても同様の加算動作を行うことにより、メモリ741,742には、画素R1,R2を合算したデジタルデータと画素G2,G4を合算したデジタルデータとがそれぞれ記憶され、タイミング制御部60の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路90へ出力される。図20は、図18,19を参照しつつ説明した加算動作における読み出しイメージを示す図である。図20aに示すように、上述した加算動作を行うことにより、ホワイト画素については、斜め方向に隣接するホワイト画素を加算したデジタルデータが取得され、RGB画素については、斜め方向に2画素離れた同色の画素を加算したデジタルデータが取得される。ただし、図20bに示すように、図19に示すタイミングチャートの加算動作にて得られるホワイト画素の加算値は、FD共有画素ユニットの中央の画素値に相当するが、RGB画素の加算値は、FD共有画素ユニット中央から外れた位置の画素値に相当する。そこで、加算動作を行う際に、A/D変換におけるゲインを調整することにより、最終的に得られる画素の加算値が、FD共有画素ユニットの中央の画素値に近づくように調整することもできる。図21は、ゲインを調整しつつ行う第2実施例の加算動作を示すタイミングチャートである。同図に示すように、画素B1,G1,R1,G2の読み出し時に6dBのゲインをかけ、画素W1~W8並びに画素B2,G3,R2,G4の読み出しの時には0dBのゲインをかけている。すなわち、図20において加算される2画素の一方のゲインを他方よりも高くすることにより、加算値の対応する位置をゲインの高い方の画素位置に近づけるように調整する。なお、より正確に画素の加算値が、FD共有画素ユニットの中央の画素値に相当するように調整するには、画素B1,G1,R1,G2のゲインと画素B2,G3,R2,G4のゲインとの比率が3:1となるように、画素B2,G3,R2,G4のゲインが0dBのとき、画素B1,G1,R1,G2のゲインを6.64dBとする。図22は、図21に示すゲイン調整の結果として得られる読み出しイメージの図である。図22に示すように、画素B1のゲインを画素B2より高くすることにより画素B1と画素B2の加算値が対応する位置は画素B1の画素位置に近くなり、画素G1のゲインを画素G3より高くすることにより画素G1と画素G3の加算値が対応する位置は画素G1の画素位置に近くなり、画素R2のゲインを画素R1より高くすることにより画素R1と画素R2の加算値が対応する位置は画素R2の画素位置に近くなり、画素G4のゲインを画素G2より高くすることにより画素G2と画素G4の加算値が対応する位置は画素G4の画素位置に近くなる。なお、ホワイト画素W1~W8は、加算値が対応する位置がもともと各画素ユニットの中央に対応していたため、本第2実施例ではゲイン調整を行っておらず、図20bと同じ位置に対応している。4画素加算の第3実施例:次に、画素加算の第3実施例について説明する。本第3実施例では、従来あるベイヤ配列の色フィルタアレイを採用し、カラム処理部に上述したクロス配線型を採用してある。図23は、第3実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。同図に示す色フィルタアレイは、上述した第1実施例と同様に、4×4の16画素分を示してある。また、画素アレイは、縦横2×2の4画素がFD共有画素ユニットになっている。具体的には、左上の4画素R1,B1,G,Gが1つのFD共有画素ユニットを構成し、左下の4画素G2,G4,R,Bが1つのFD共有画素ユニットを構成する。これらのFD共有画素ユニットはそれぞれの共有FDを通して垂直信号線VSL1に接続されている。また、右上の4画素R,B,G1,G3が1つのFD共有画素ユニットを構成し、右下の4画素R2,B2,G,Gが1つのFD共有画素ユニットを構成する。これらのFD共有画素ユニットはそれぞれの共有FDを通して垂直信号線VSL2に接続されている。垂直信号線VSL1を通して出力される画素信号は、比較器721に入力される。比較器721は、DAC80から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器721は、参照信号が画素信号よりも小さい時はLowを出力し、参照信号が画素信号以上になるとHighを出力する。一方、垂直信号線VSL2を通して出力される画素信号は、比較器722に入力される。比較器722は、DAC80から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器722は、参照信号が画素信号よりも小さい時はLowを出力し、参照信号が画素信号以上になるとHighを出力する。比較器721の出力端子は、垂直信号線VSL1に対応して設けられたカウンタ731にスイッチSWa11を通して接続されるとともに、垂直信号線VSL2に対応して設けられたカウンタ732にスイッチSWa12を通して接続されている。なお、垂直信号線VSL2は、垂直信号線VSL1に隣接して配された垂直信号線である。比較器722の出力端子は、垂直信号線VSL2に対応して設けられたカウンタ732にスイッチSWa22を通して接続され、垂直信号線VSL1に対応して設けられたカウンタ731にスイッチSWa21を通して接続されている。なお、垂直信号線VSL1は、垂直信号線VSL2に隣接して配された垂直信号線である。スイッチSWa11,SWa12,SWa22,SWa21は、タイミング制御部60がSW制御線を通して出力するSW制御信号によってオンオフを制御されている。これらスイッチは、上述の図3に示した関係を満たすようにオンオフされる。図24は、第3実施例の加算動作にかかるタイミングチャートである。まず、スイッチSWa11,SWa22をオンし、スイッチSWa12,SWa21をオフする。そして、画素R1を選択し、画素R1の画素信号を垂直信号線VSL1に出力させる。ここで、スイッチSWa11,SWa22がオンし、且つ、スイッチSWa12,SWa21がオフしているため、画素R1の画素信号はカウンタ731にてカウントされる。次に、スイッチSWa11,SWa22をオフし、スイッチSWa12,SWa21をオンする。そして、画素R2を選択し、画素R2の画素信号を垂直信号線VSL2に出力させる。ここで、スイッチSWa11,SWa22がオフし、且つ、スイッチSWa12,SWa21がオンしているため、画素R2の画素信号はカウンタ731にてカウントされる。カウンタ731は、タイミング制御部60の制御により、画素R1,R2の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ731のカウント値は、画素R1,R2の画素信号の合算に相当するデジタルデータとなる。次に、スイッチはそのままで、画素G1を選択し、画素G1の画素信号を垂直信号線VSL2に出力させる。すると、画素G1の画素信号はカウンタ731にてカウントされる。次に、スイッチSWa11,SWa22をオンし、スイッチSWa12,SWa21をオフする。そして、画素G2を選択し、画素G2の画素信号を垂直信号線VSL1に出力させる。すると、画素G2の画素信号はカウンタ731にてカウントされる。このように、スイッチの開閉の切替とカウンタ値の出力とを交互に繰り返すことにより、他の画素G4,G3,B2,B1についても画素の加算値を出力回路90に順次出力することができる。なお、本第3実施例においては、垂直信号線VSL2に対応して設けられた比較器722やカウンタ732やメモリ742を使用しないため、これらの構成をスタンバイ状態として消費電力を低減することができる。図25は、図23,24を参照しつつ説明した加算動作における読み出しイメージを示す図である。図25aに示すように、上述した加算動作を行うことにより、RGB画素について斜め方向に2画素離れた同色の画素を加算したデジタルデータが取得される。ただし、図25bに示すように、図24に示すタイミングチャートの加算動作にて得られるRGB画素の加算値は、FD共有画素ユニット中央から外れた位置の画素値に相当する。そこで、加算動作を行う際に、A/D変換におけるゲインを調整することにより、最終的に得られる画素の加算値が、FD共有画素ユニットの中央の画素値に近づくように調整することもできる。図26は、ゲインを調整しつつ行う第3実施例の加算動作を示すタイミングチャートである。同図に示すように、画素R1,G1,G4,B2の読み出し時に6dBのゲインをかけ、画素R2,G2,G3,B1の読み出しの時には0dBのゲインをかけている。すなわち、図25において加算される2画素の一方のゲインを他方よりも高くすることにより、加算値の対応する位置をゲインの高い方の画素位置に近づけるように調整する。図27は、図26に示すゲイン調整の結果として得られる読み出しイメージの図である。図27に示すように、画素R1のゲインを画素R2より高くすることにより画素R1と画素R2の加算値が対応する位置は画素R1の画素位置に近づき、画素G1のゲインを画素G2より高くすることにより画素G1と画素G2の加算値が対応する位置は画素G1の画素位置に近づき、画素G4のゲインを画素G3より高くすることにより画素G4と画素G3の加算値が対応する位置は画素G4の画素位置に近づき、画素B2のゲインを画素B1より高くすることにより、画素B2と画素B1の加算値が対応する位置は画素B2の画素位置に近づく。5各種変形例:5-1第一の変形例:上述した実施例では、FD加算方式を併用してもよい。すなわち、FD共有画素ユニットから、複数の画素を選択して複数画素のフォトダイオードからフローティングディフュージョンに電荷を出力させ、フローティングディフュージョンFDにおいて画素値を予めアナログ加算しておいて垂直信号線に出力させる。例えば、上述した第1実施例や第2実施例において、1つのFD共有画素ユニットに属する2つのホワイト画素をFD加算して出力すれば、ホワイト画素の出力にかかる処理時間を半分に短縮することができる。5-2第二の変形例:上述した実施例や変形例では、縦横4×4の16画素を縦横2×2の4画素に間引き出力する場合を例にとり説明を行ったが、むろん、縦横8×8の64画素を縦横2×2の4画素に間引き出力する等、各種の間引き度合いに対応させることができることは言うまでも無い。5-3第三の変形例:上述した実施例や変形例では、各垂直信号線に対応する比較器とカウンタを第1のスイッチで接続しつつ、各垂直信号線に対応する比較器と隣接する垂直信号線に対応するカウンタとを第2のスイッチで接続したが、第2のスイッチの接続先となるカウンタは、必ずしも隣接する垂直信号線に対応するものに限るものではない。図28は、第三の変形にかかる接続関係を説明する図である。同図は、基本的な構成は図2と同様とし、スイッチ回路SWaの接続関係を変更して示してある。スイッチ回路SWaは、スイッチSWa11,SWa1m,SWam1,SWammを備えている。比較器721とカウンタ731はスイッチSWa11を介して接続され、比較器72mとカウンタ73mはスイッチSWammを介して接続されている。比較器721とカウンタ73mはスイッチSWa1mを介して接続され、比較器72mとカウンタ731はスイッチSWam1を介して接続されている。すなわち、スイッチ回路SWaは、1つの垂直信号線に対応して設けられた比較器とカウンタとを接続するスイッチと、当該1つの垂直信号線に対応して設けられた比較器と当該1つの垂直信号線と異なる垂直信号線に対応して設けられたカウンタとの間を接続するスイッチとを備えている。そのため、一組の垂直信号線VSL1,VSLmのうち、一方の垂直信号線に対応して設けられたカウンタと、他方の垂直信号線に対応して設けられたカウンタと、のいずれか一方を選択してカウントを行わせることができる。これら一組の垂直信号線VSL1,VSLmは、隣接していても隣接していなくてもよい。従って、垂直信号線VSL1に接続された画素と垂直信号線VSLmに接続された画素の画素値を、カウンタ731やカウンタ73mにて加算して出力させることができる。なお、ここではクロス配線型のカラム処理部70を例に取り説明を行ったが、シフト配線型のカラム処理部70であっても本第三の変形例を適用可能であることは言うまでも無い。5-4第四の変形例:上述した実施例や変形例では、2列の画素列につき垂直信号線を1本ずつ設けていたが、むろん、1列の画素列につき垂直信号線を1本ずつ設ける構成としてもよいし、3列以上の画素列につき垂直信号線を1本ずつ設ける構成としてもよい。なお、本技術は上述した実施例や変形例に限られず、上述した実施例および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施例および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また、本技術の技術的範囲は上述した実施例に限定されず,特許請求の範囲に記載された事項とその均等物まで及ぶものである。そして、本技術は、以下のような構成を取ることができる。1行列状に2次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するA/D変換部と、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える切替部と、を備える固体撮像装置。2上記A/D変換部は、時間変化する参照信号と画素から得られるアナログ信号とを比較する比較器と、上記比較器における比較完了までの時間をカウントするカウンタと、を有し、上記切替部は、各信号線に対応して設けられたA/D変換部において比較器の出力端子とカウンタの入力端子とを接続する第1のスイッチと、各信号線に対応して設けられたA/D変換部における比較器の出力端子と他の信号線に対応して設けられたA/D変換部におけるカウンタの入力端子とを接続する第2のスイッチと、上記第1のスイッチと上記第2のスイッチの切り替えを制御する切替制御部と、を備える前記1に記載の固体撮像装置。3上記切替部は、二本の上記信号線の一方を通して出力される上記アナログ信号を、当該一方の信号線に対応付けて設けられたA/D変換部と、他方の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える前記1または2に記載の固体撮像装置。4上記切替部は、上記複数の信号線のそれぞれについて、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線の一方側に隣接して設けられた信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える前記1~3のいずれかに記載の固体撮像装置。5上記複数の画素は、所定数の画素がフローティングディフュージョンを共有しており、上記切替部は、同じフローティングディフュージョンを共有する2以上の画素のアナログ信号をフローティングディフュージョンにてアナログ加算して上記信号線に出力させる前記1~4のいずれかに記載の固体撮像装置。6上記複数の画素は、各画素に対応してフィルタの色を区分された色フィルタアレイを受光面側に設けられ、上記色フィルタアレイは、ホワイトフィルタが市松状に配置され、赤と青の各フィルタが縦横2画素ピッチの市松配列とされ、且つ、赤と青の各フィルタ間が斜め一画素ズレで配列され、残りの画素が緑フィルタとされる前記1~5のいずれかに記載の固体撮像装置。7上記複数の画素は、各画素に対応してフィルタの色を区分された色フィルタアレイを受光面側に設けられ、上記色フィルタアレイは、ベイヤ配列にて各色フィルタが配列された前記1~6のいずれかに記載の固体撮像装置。8行列状に2次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するA/D変換部と、を備える固体撮像装置の制御方法であって、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える切替工程を備える、固体撮像装置の制御方法。9行列状に2次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するA/D変換部と、を備える固体撮像装置の制御プログラムであって、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたA/D変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたA/D変換部と、のいずれにてデジタル信号に変換させるか切り替える切替機能を備える、固体撮像装置の制御プログラム。"