基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の第1の絶縁層とを有する第1の積層体と、前記第1の積層体上に設けられ、選択ゲートとその上に設けられた第2の絶縁層とを有する第2の積層体と、前記第1の積層体を積層方向に貫通して形成された第1のホールの側壁に設けられたメモリ膜と、前記第1のホールと連通し、前記第2の積層体を積層方向に貫通して形成された第2のホールの側壁に設けられたゲート絶縁膜と、前記メモリ膜の内側および前記ゲート絶縁膜の内側に設けられたチャネルボディと、を備え、前記選択ゲートの側面と前記第2の絶縁層との間に段差部が形成され、前記チャネルボディの前記選択ゲートの上端近傍に位置する領域は、シリサイド化されていることを特徴とする半導体記憶装置。前記シリサイド化されている領域の下端は、前記選択ゲートの上端より下方に設けられていることを特徴とする請求項1記載の半導体記憶装置。前記シリサイド化されている領域と前記チャネルボディのシリサイド化されていない領域との境界近傍には不純物が偏析した偏析部が形成されていることを特徴とする請求項1または2に記載の半導体記憶装置。前記シリサイド化されている領域と前記ゲート絶縁膜との境界近傍には不純物が偏析した偏析部が形成されていることを特徴とする請求項1~3のいずれか1つに記載の半導体記憶装置。前記チャネルボディの内側であって、前記選択ゲートの上方に設けられた配線電極部を備え、前記シリサイド化されている領域の前記配線電極部側の表面には凹凸部が形成されていることを特徴とする請求項1~4のいずれか1つに記載の半導体記憶装置。前記シリサイド化されている領域の内部には空隙が形成されていることを特徴とする請求項1~4のいずれか1つに記載の半導体記憶装置。本発明が解決しようとする課題は、十分な消去速度が得られる半導体記憶装置を提供することである。実施形態に係る半導体記憶装置は、基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の第1の絶縁層とを有する第1の積層体と、前記第1の積層体上に設けられ、選択ゲートとその上に設けられた第2の絶縁層とを有する第2の積層体と、前記第1の積層体を積層方向に貫通して形成された第1のホールの側壁に設けられたメモリ膜と、前記第1のホールと連通し、前記第2の積層体を積層方向に貫通して形成された第2のホールの側壁に設けられたゲート絶縁膜と、前記メモリ膜の内側および前記ゲート絶縁膜の内側に設けられたチャネルボディと、を備えている。そして、前記選択ゲートの側面と前記第2の絶縁層との間に段差部が形成され、前記チャネルボディの前記選択ゲートの上端近傍に位置する領域は、シリサイド化されている。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態半導体記憶装置1には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。図1は、第1の実施形態に係る半導体記憶装置の模式斜視図である。なお、図1においては、煩雑となるのを避けるために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。図2は、図1におけるメモリセルが設けられた部分の模式拡大断面図である。また、図1においては、XYZ直交座標系を導入している。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向としている。図1において、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。バックゲートBGは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。バックゲートBG上には、図2に示す複数の絶縁層42第1の絶縁層の一例に相当すると、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sが、それぞれ交互に積層されている。すなわち、基板10上にそれぞれ交互に積層された複数の電極層と複数の絶縁層42とを有する第1の積層体ML1が形成されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間には、絶縁物が埋め込まれた分離溝Tが設けられている。電極層WL1D~WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S~WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層の層数は任意であり、図1に例示する4層に限られない。また、以下の説明において、各電極層WL1D~WL4D及びWL1S~WL4Sを、単に電極層WLと表すこともある。電極層WLは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。絶縁層42は、例えば、シリコン酸化物を含むTEOStetraethoxysilane層とすることができる。電極層WL4D上には、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。電極層WL4S上には、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。すなわち、第1の積層体ML1上に設けられ、選択ゲートソース側選択ゲートSGS、ドレイン側選択ゲートSGDとその上に設けられた絶縁層47第2の絶縁層の一例に相当するとを有する第2の積層体ML2が形成されている。なお、絶縁層47については図3、図4などにおいて例示する。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、ソース線SLが設けられている。ソース線SLは、例えば、金属層とすることができる。ドレイン側選択ゲートSGD及びソース線SL上には、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBG及びこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部81を介してつなげられ、U字状のメモリホールMHが形成されている。メモリホールMHの内部には、U字状にチャネルボディ20、51が設けられている。チャネルボディ20、51は、例えば、シリコン膜とすることができる。チャネルボディ20と、メモリホールMHの内壁との間にはメモリ膜30が設けられている。ドレイン側選択ゲートSGDとチャネルボディ51との間、およびソース側選択ゲートSGSとチャネルボディ51との間には、ゲート絶縁膜GDが設けられている。すなわち、第1の積層体ML1を積層方向Z方向に貫通して形成された第1のホールの側壁にはメモリ膜30が設けられている。また、第1のホールと連通し、第2の積層体ML2を積層方向に貫通して形成された第2のホールの側壁にはゲート絶縁膜GDが設けられている。そして、メモリ膜30の内側およびゲート絶縁膜GDの内側にはチャネルボディ20、51が設けられている。この場合、ゲート絶縁膜GDは、メモリ膜30と同じ構成をした積層膜とすることができる。なお、図1に例示をしたようなメモリホールMH内のすべてをチャネルボディで埋める構造に限られず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディを形成してもよい。あるいは、そのチャネルボディ内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリセルトランジスタ以下、単にメモリセルとも言うにおける各電極層WLとチャネルボディ20との間には、図2に示すように、電極層WL側から順にブロック膜31、電荷蓄積膜32、およびトンネル膜33が設けられている。ブロック膜31は電極層WLに接し、トンネル膜33はチャネルボディ20に接し、ブロック膜31とトンネル膜33との間には電荷蓄積膜32が設けられている。チャネルボディ20は、メモリセルトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。半導体記憶装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルは、例えば、チャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜とすることができる。トンネル膜33は、例えば、シリコン酸化膜とすることができ、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。ブロック膜31は、例えば、シリコン酸化膜とすることができ、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ドレイン側選択ゲートSGD、チャネルボディ51及びそれらの間のゲート絶縁膜GDは、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDにおけるチャネルボディ51は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ51及びそれらの間のゲート絶縁膜GDは、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSにおけるチャネルボディ51は、ソース線SLと接続されている。なお、以下の説明において、ドレイン側選択トランジスタSTDとソース側選択トランジスタSTSとを区別することなく単に選択トランジスタSTと表すこともある。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ20及びメモリ膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTS、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20、51を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLの下端をつなぐ連結部JPとを有する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルMCがX方向、Y方向及びZ方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリ領域に設けられている。半導体記憶装置1において、データの消去動作は、電荷蓄積膜32からの電子の引き抜き、あるいは、電荷蓄積膜32への正孔の注入を行う動作である。電極層WLをコントロールゲートとしてメモリセルMCを構成するトランジスタは、しきい値電圧が相対的に低い状態消去状態と、しきい値電圧が相対的に高い状態書き込み状態とを有する。この場合、消去動作は、メモリセルMCのしきい値電圧を低い側の状態に設定する動作である。一般的な2次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、本実施形態のような3次元構造の半導体記憶装置1では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるGIDLGateInducedDrainLeakage電流を利用してメモリセルのチャネル電位をブーストする方法が用いられている。例えば、チャネルボディ51の上端部分に高濃度の不純物がドープされた拡散領域を設け、この拡散領域に高電圧を印加することで、選択ゲートSGと拡散領域との間に形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ51、20に供給することでチャネル電位を上昇させる。電極層WLの電位を例えばグランド電位0Vにすることで、チャネルボディ20と電極層WLとの電位差で、電荷蓄積膜32の電子が引き抜かれ、あるいは、電荷蓄積膜32に正孔が注入され、消去動作が行われる。このような消去動作の高速化には、選択ゲートSG上端近傍のチャネルボディ51に高濃度の不純物を含む拡散領域を形成する必要がある。ところが、本発明者の得た知見によれば、半導体記憶装置1における微細化が進むにつれ、この拡散領域における不純物濃度を高くすることが困難となることが判明した。そのため、半導体記憶装置における微細化が進むにつれ、十分な消去速度が得られなくなるおそれがある。そこで、半導体記憶装置1においては、チャネルボディ51の選択ゲートGDの上端近傍に位置する領域をシリサイド化することで、半導体記憶装置における微細化が進んだとしても十分な消去速度が得られるようにしている。図3は、選択ゲート上端近傍の模式拡大断面図である。図3aに示すように、選択ゲートSG上には絶縁層47が形成されている。また、選択ゲートSGを貫通するホールh2第2のホールの一例に相当するの内部には中空状のチャネルボディ51が形成されている。チャネルボディ51とホールh2の内壁との間にはゲート絶縁膜GDが形成されている。中空状のチャネルボディ51の内部には絶縁部60が形成されている。絶縁部60の上端は、選択ゲートSGの上端近傍に設けられている。絶縁部60は、例えば、シリコン酸化物やシリコン窒化物などを用いて形成されたものとすることができる。中空状のチャネルボディ51の内側であって、選択ゲートGDの上方には配線電極部53が形成されている。配線電極部53は、例えば、不純物がドープされた半導体やタングステンなどの金属などを用いて形成されたものとすることができる。チャネルボディ51の選択ゲートGDの上端近傍に位置する領域151は、シリサイド化されている。この場合、シリサイド化されている領域151の下端は、選択ゲートGDの上端より下方に設けられている。すなわち、シリサイド化されている領域151の下端が選択ゲートSGの上端と同じ位置、または、シリサイド化されている領域151の下端が選択ゲートSGの上端を超えて下方の位置となっている。シリサイド化されている領域151は、例えば、シリコンと金属とを主成分としたものとすることができる。また、ゲルマニウムなどの異種元素を含む半導体と金属とを主成分としたものとすることもできる。この場合、金属は、例えば、タングステン、ニッケル、コバルト、白金、ジルコニウム、ハフニウム、ホルミウム、イットリウムなどとすることができる。シリサイド化されている領域151のZ方向における寸法厚み寸法は、1nm~20nm程度である。本実施の形態によれば、選択ゲートSGの上端近傍にシリサイド化されている領域151が形成されているので、この部分におけるキャリヤ濃度を高くすることができる。そのため、消去時においてPass電圧印加時の逆バイアスが印加されたpn接合が高電界となる。その結果、低電圧でBTBT電流BandtoBandTunnel電流を発生させることができるので消去速度を速くすることができ、十分な消去速度を得ることが可能となる。また、選択ゲートSGの上端近傍にシリサイド化されている領域151を形成することで、コンタクト抵抗を減少させることができる。そのため、読み出し電圧、書込み電圧、消去電圧を低減させることができるので、読み出し時間を短縮することもできる。図3bは、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。図3bは、図3aに例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。図3bに示すように、シリサイド化されている領域151とチャネルボディ51のシリサイド化されていない領域との境界近傍には不純物が偏析した偏析部152aが形成されている。また、シリサイド化されている領域151とゲート絶縁膜GDとの境界近傍には不純物が偏析した偏析部152bが形成されている。なお、少なくとも偏析部152aが形成されているようにすることができる。また、偏析部152aの下端は、選択ゲートGDの上端より下方に設けられている。すなわち、偏析部152aの下端が選択ゲートSGの上端と同じ位置、または、偏析部152aの下端が選択ゲートSGの上端を超えて下方の位置となっている。この場合、シリサイド化されている領域151の下端は、偏析部152aの下端よりも上方であってもよい。偏析部152a、152bは、例えば、ヒ素などの不純物が偏析することで形成されたものとすることができる。本実施の形態によれば、ヒ素などの不純物が偏析した偏析部152aが形成されることで、領域151とチャネルボディ51との境界近傍に高濃度なn層が形成されることになる。そのため、急峻な階段pn接合が形成され、消去時においてPass電圧印加時の逆バイアスが印加されたpn接合がさらに高電界となる。その結果、さらに低電圧でBTBT電流BandtoBandTunnel電流を発生させることができるので消去速度を速くすることができ、さらに十分な消去速度を得ることが可能となる。また、ヒ素などの不純物が偏析した偏析部152bが形成されることで、ゲート絶縁膜GDの固定電荷による電界の影響を抑制することができる。また、空乏化の抑制や、ON抵抗、読み出し電圧、書込み電圧、消去電圧などの低減を図ることができるので、読み出し時間をさらに短縮することができる。なお、選択ゲートSGの上端近傍にシリサイド化されている領域151を形成することの効果は図3aにおいて例示をした場合と同様である。図3cも、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。図3cは、図3aに例示をした構成に加えて、シリサイド化されている領域151aの配線電極部53側の表面に凹凸部151a1が形成されている場合である。シリサイド化されている領域151aに凹凸部151a1が形成されていること以外は前述したシリサイド化されている領域151の場合と同様とすることができる。例えば、シリサイド化されている領域151aの主成分、シリサイド化されている領域151aの下端と選択ゲートSGの上端との位置関係などは、前述したシリサイド化されている領域151の場合と同様とすることができる。本実施の形態によれば、シリサイド化されている領域151aの配線電極部53側の表面に凹凸部151a1が形成されているので、配線電極部53との接触表面積を大きくすることができる。そのため、コンタクト抵抗を低減することができるので、読み出し電圧、書込み電圧、消去電圧を低減させることができ、読み出し時間を短縮することができる。なお、選択ゲートSGの上端近傍にシリサイド化されている領域151aを形成することの効果は図3aにおいて例示をした場合と同様である。図3dも、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。図3dは、図3cに例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。すなわち、シリサイド化されている領域151aとチャネルボディ51のシリサイド化されていない領域との境界近傍には不純物が偏析した偏析部152aが形成されている。また、シリサイド化されている領域151aとゲート絶縁膜GDとの境界近傍には不純物が偏析した偏析部152bが形成されている。なお、少なくとも偏析部152aが形成されているようにすることができる。この場合、偏析部152a、152bの主成分や位置関係などは図3bにおいて例示をしたものと同様とすることができる。本実施の形態によれば、図3cにおいて例示をした凹凸部151a1が形成されていることの効果と、図3bにおいて例示をした偏析部152a、152bが形成されていることの効果と、図3aにおいて例示をしたシリサイド化されている領域が形成されていることの効果と、を併せて享受することができる。図3eも、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。図3eは、図3cに例示をした構成においてシリサイド化されている領域151bを拡張して、領域151bと配線電極部とを一体化した場合である。すなわち、本実施の形態においては、選択ゲートSGの上端近傍であって、ゲート絶縁膜GDの内側に配線電極部の機能をも有するシリサイド化されている領域151bが形成されている。また、シリサイド化されている領域151bの内部には、空隙153が形成されている。なお、シリサイド化されている領域151bの主成分、シリサイド化されている領域151bの下端と選択ゲートSGの上端との位置関係などは、前述したシリサイド化されている領域151の場合と同様とすることができる。なお、選択ゲートSGの上端近傍にシリサイド化されている領域151bを形成することの効果は図3aにおいて例示をした場合と同様である。図3fも、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。図3fは、図3eに例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。すなわち、シリサイド化されている領域151bにおいて、チャネルボディ51のシリサイド化されていない領域との境界側には不純物が偏析した偏析部152cが形成されている。また、シリサイド化されている領域151bにおいて、領域151bとゲート絶縁膜GDとの境界近傍には不純物が偏析した偏析部152bが形成されている。なお、少なくとも偏析部152cが形成されているようにすることができる。この場合、偏析部152c、152bの主成分や位置関係などは図3bにおいて例示をしたものと同様とすることができる。本実施の形態によれば、図3eにおいて例示をしたシリサイド化されている領域151bを拡張した効果や空隙153が形成されていることの効果と、図3bにおいて例示をした偏析部152a、152bが形成されていることの効果と、図3aにおいて例示をしたシリサイド化されている領域が形成されていることの効果と、を併せて享受することができる。図4も、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。図3に例示をしたものの場合は段差のないメモリホールが形成された場合であるが、図4に例示をするものの場合は選択ゲートSGの側面と絶縁層47との間に段差部50が形成された場合である。図4aは、図3aに例示をしたものに段差部50を設けることでホールh2の中心軸側に出っ張る体積膨張部51a1を形成した場合である。図4aに示すように、それぞれ交互に積層された複数の電極層WLと複数の絶縁層42とを有する積層体ML1が形成されている。積層体ML1を積層方向に貫通して形成されたホールh第1のホールの一例に相当する側壁にメモリ膜30が設けられている。ホールh内におけるメモリ膜30の内側にはチャネルボディ20が設けられている。チャネルボディ20の内側は空隙60aとなっている。また、積層体ML1上に設けられ、選択ゲートSGとその上に設けられた絶縁層47とを有する積層体ML2が設けられている。ホールhと連通し、積層体ML2を積層方向に貫通して形成されたホールh2の側壁にはゲート絶縁膜GD1が設けられている。ホールh2内におけるゲート絶縁膜GD1の内側に設けられ、チャネルボディ20とつながったチャネルボディ51aが設けられている。すなわち、メモリ膜30の内側およびゲート絶縁膜GD1の内側にはチャネルボディ20、51aが設けられている。そして、選択ゲートSGの側面と絶縁層47との間に段差部50が形成されている。また、チャネルボディ51aにおいて、段差部50を被覆する部分体積膨張部51a1の膜厚は、絶縁層47間に設けられた部分の膜厚よりも厚くなる。チャネルボディ51aの体積膨張部51a1は、段差部50近傍で空隙60aの開口部を狭くする。なお、体積膨張部51a1により空隙60aの開口部が塞がれるようにすることもできる。また、チャネルボディ51aの選択ゲートGDの上端近傍に位置する領域151は、シリサイド化されている。この場合、シリサイド化されている領域151の下端は、選択ゲートGDの上端より下方に設けられている。すなわち、シリサイド化されている領域151の下端が選択ゲートSGの上端と同じ位置、または、シリサイド化されている領域151の下端が選択ゲートSGの上端を超えて下方の位置となっている。なお、シリサイド化されている領域151の主成分などは図3aに例示をしたものと同様である。この場合、シリサイド化されている領域151が形成されていることの効果は、図3aに例示をしたものと同様である。またさらに、本実施の形態においては以下の効果をも奏する。本実施の形態においては、段差部50を設けることでホールh2の中心軸側に出っ張る体積膨張部51a1が形成されている。そのため、絶縁層47間のホールh2の側壁に形成されたチャネルボディ51aの側面よりも、段差部50を被覆する部分に対するスパッタされた金属の付着効率が高くなる。したがって、チャネルボディ51aにおける段差部50を被覆する部分の近傍に他の部分よりも高濃度の金属を含ませることができる。また、体積膨張部51a1が形成されるので、領域151をシリサイド化するためにスパッタされた金属が選択ゲートSG間のチャネルボディ51a側に侵入することを抑制できる。これにより、選択トランジスタのカットオフ特性を高めてオフリーク電流Ioffを抑えることができる。図4b~図4fは、図3b~図3fに例示をしたものに段差部50を設けることでホールh2の中心軸側に出っ張る体積膨張部51a1を形成した場合である。この場合、それぞれの場合におけるシリサイド化されている領域、偏析部、凹凸部、空隙などに関する説明は図3b~図3fにおいて例示をしたものと同様のため詳細な説明は省略する。また、段差部50、体積膨張部51a1に関する説明は、図4aにおいて例示をしたものと同様のため詳細な説明は省略する。第2の実施形態次に、第2の実施形態に係る半導体記憶装置の製造方法について例示する。なお、以下の説明では、主にメモリセルアレイの形成方法について説明することにする。図5~図9は、第2の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。基板10上には、図示しない絶縁層を介してバックゲートBGが設けられる。バックゲートBGは、例えば、ホウ素等の不純物がドープされたシリコン層である。そして、図5aに示すように、バックゲートBG上に、レジスト94を形成する。レジスト94は、パターニングされ、選択的に形成された開口94aを有する。次に、図5bに示すように、レジスト94をマスクにして、バックゲートBGを選択的にドライエッチングする。これにより、バックゲートBGに凹部81が形成される。次に、図5cに示すように、凹部81に犠牲膜82を埋め込む。犠牲膜82は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、図5dに示すように、犠牲膜82を全面エッチングして、凹部81と凹部81との間のバックゲートBGの表面を露出させる。次に、図6aに示すように、バックゲートBG上に絶縁膜41を形成した後、その上に、複数の電極層WL及び複数の絶縁層42を含む積層体ML1を形成する。すなわち、基板10上に、それぞれ交互に積層された複数の電極層WLと複数の絶縁層42とを有する積層体ML1を形成する。電極層WLと絶縁層42とは交互に積層され、絶縁層42は電極層WL間に介在される。最上層の電極層WL上には、絶縁膜43が形成される。次に、図6bに示すように、フォトリソグラフィ法とエッチング法とにより、積層体ML1を分断し、絶縁膜41に達する溝を形成した後、その溝を、絶縁膜45で埋め込む。溝を絶縁膜45で埋め込んだ後、全面エッチングにより絶縁膜43を露出させる。次に、図6cに示すように、絶縁膜43上に絶縁膜46が形成される。さらに、絶縁膜46上には、選択ゲートSG及び絶縁層47を含む積層体ML2が形成される。すなわち、積層体ML1上に、選択ゲートSG、絶縁層47の順に形成し積層体ML2を形成する。この場合、絶縁膜46上に選択ゲートSGが形成され、選択ゲートSG上に絶縁層47が形成される。次に、図7aに示すように、バックゲートBG上の積層体ML1及び積層体ML2に、ホールhを形成する。ホールhは、図示しないマスクを用いて、例えば、RIEReactiveIonEtching法により形成される。ホールhの下端は犠牲膜82に達し、ホールhの底部に犠牲膜82が露出する。犠牲膜82のほぼ中央に位置する絶縁膜45を挟むように、一対のホールhが1つの犠牲膜82上に位置する。次に、犠牲膜82を例えばウェットエッチング法によりホールhを通じて除去する。このときのエッチング液としては、例えばKOH水酸化カリウム溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液H3PO4を用いることができる。これにより、図7bに示すように、犠牲膜82が除去される。犠牲膜82の除去により、バックゲートBGに凹部81が形成される。1つの凹部81につき、一対のホールhがつながっている。すなわち、一対のホールhのそれぞれの下端が1つの共通の凹部81とつながり、1つのU字状のメモリホールMHが形成される。この後、複数の電極層WLを含む積層体ML1におけるメモリホールMHの内壁に、図2に示すメモリ膜30を形成する。さらに、メモリホールMH内におけるメモリ膜30の内側に、チャネルボディ20としてシリコン膜を形成する。一方、選択ゲートSGを含む積層体ML2に対しては、以下の工程が実施される。以下に例示する工程は、図7bに示すメモリホールMHを形成した後に行われる。なお、メモリホールMHにおいて、特に、選択ゲートSG及び絶縁層47を含む積層体ML2を貫通する部分をホールh2とする。図8aは、積層体ML2にホールh2が形成された状態を表す。そして、図4に例示をしたものの場合には、さらに段差部50が形成される。まず、図8aに示すホールh2の形成後、例えば希フッ酸を用いた処理が行われる。この処理により、シリコン酸化物系の絶縁層47はエッチングされる。また、この希フッ酸処理は、ホールh2形成時のRIE法による堆積物除去と、ゲート絶縁膜GDの成膜前処理も兼ねている。図8bに示すように、このエッチング処理により、絶縁層47のホールh2に露出する側壁がホールh2の中心軸から離間する方向に後退する。例えば、絶縁層47の側壁の後退量は5nmほどである。したがって、ホールh2における絶縁層47間の孔径は、選択ゲートSG間の孔径よりも大きくなる。このため、選択ゲートSGの側面と絶縁層47との間に段差部50が形成される。以下においては、図4に例示をしたものが形成される場合について例示をする。まず、図8cに示すように、ホールh2の側壁にゲート絶縁膜GDを形成する。ゲート絶縁膜GDは、段差部50に沿って段差部50を被覆し、ゲート絶縁膜GDにも段差部が形成される。ゲート絶縁膜GDは、例えば、CVDchemicalvapordeposition法によって形成されるシリコン酸化膜、あるいはシリコン窒化膜である。次に、ホールh2内におけるゲート絶縁膜GDの内側に、チャネルボディ51aとなるポリシリコン膜を例えばCVD法で形成する。チャネルボディ51aは、メモリセルにおけるチャネルボディ20とつながっている。チャネルボディ51は、ゲート絶縁膜GDを介在させて段差部50を被覆し、チャネルボディ51aにも段差部が形成される。次に、偏析部を形成する場合には、イオン注入法を用いてチャネルボディ51aのシリサイド化される領域に不純物を注入する。例えば、チャネルボディ51aのシリサイド化される領域にn形不純物であるヒ素Asが、10keVの加速電圧で5×1015/cm2のドーズ量で注入されるようにすることができる。そして、例えば、1000°Cで10秒間加熱する活性化アニールを行うことでチャネルボディ51aのシリサイド化される領域に不純物を拡散させる。次に、チャネルボディ51aの選択ゲートSGの上端近傍に位置する領域をシリサイド化する。まず、スパッタリング法を用いてチャネルボディ51aに金属を付着させる。この場合、付着させる金属は、例えば、タングステン、ニッケル、コバルト、白金、ジルコニウム、ハフニウム、ホルミウム、イットリウムなどとすることができる。そして、300°C~600°C程度に加熱するシリサイドアニールを行う。この場合、加熱温度を適宜設定することで凹凸部151aを形成することができる。例えば、600°C以上に加熱することで凹凸部151aを形成するようにすることができる。また、ゲート絶縁膜GDの内側に形成するチャネルボディ51aの厚みを適宜設定することで、シリサイド化されている領域151bを拡張し、また、空隙153を形成するようにすることができる。また、偏析部を形成するために不純物を注入、拡散させている場合には、シリサイドアニールを行うことでシリサイド化されている領域における境界近傍に不純物を偏析させる。例えば、図3b、図3d、図3f、図4b、図4d、図4fに例示をしたように、シリサイド化されている領域とチャネルボディのシリサイド化されていない領域との境界近傍や、シリサイド化されている領域とゲート絶縁膜GDとの境界近傍に不純物を偏析させることができる。ここで、チャネルボディ51aにおいて、選択ゲートSGの側面と絶縁層47との間の段差部50を被覆する部分は、段差部50に沿うように形成され、ホールh2の中心軸側に出っ張っている。そのため、絶縁層47間のホールh2の側壁に形成されたチャネルボディ51aの側面よりも、段差部50を被覆する部分に対する金属の付着効率や不純物の注入効率が高くなる。したがって、チャネルボディ51aにおける段差部50を被覆する部分は他の部分よりも高濃度に金属や不純物を含むことになる。そのため、前述したシリサイド化されている領域を形成する効果や、偏析部を形成する効果をさらに向上させることができる。また、チャネルボディ51aにおける段差部50を被覆する部分は、他の部分よりも金属や不純物の濃度が高くなるため体積が膨張し、その後シリサイドアニールを行うことでさらに体積の膨張が生じる。例えば、シリサイドアニール後のチャネルボディ51aは、2.3倍ほど体積が膨張する。そのため、図9aに示すように、チャネルボディ51において、段差部50を被覆する部分体積膨張部51a1の膜厚は、絶縁層47間に設けられた部分の膜厚よりも厚くなる。この場合、チャネルボディ51の体積膨張部51a1によりホールh2の開口部を閉塞するようにすることもできる。なお、体積膨張によりホールh2の開口部を閉塞するためには、ホールh2の孔径及びゲート絶縁膜GDの膜厚に応じてチャネルボディ51aの膜厚を適宜設定すればよい。この場合、ホールh2の孔径が小さいほど、体積膨張によりホールh2の開口部を閉塞させることが可能となるチャネルボディ51aの膜厚は薄くなる。また、ゲート絶縁膜GDの膜厚が厚いほど、体積膨張によりホールh2の開口部を閉塞させることが可能となるチャネルボディ51aの膜厚は薄くなる。なお、体積膨張部51a1によりホールh2の開口部を閉塞させなくてもよい。ホールh2の開口部を閉塞させない場合には、図3、図4に示すように、チャネルボディ51、51aの内部に、例えば、シリコン酸化物やシリコン窒化物などを埋め込み、エッチバックすることで絶縁部60、60aを形成する。次に、図9bに示すように、選択ゲートSGより上のホールh2内に配線電極部53を形成する。例えば、体積膨張部51a1によりホールh2の開口部が閉塞されている場合には、体積膨張部51a1により閉塞された部分より上のチャネルボディ51aの内側に配線電極部53を形成する。体積膨張部51a1によりホールh2の開口部が閉塞されていない場合には、絶縁部60、60aが形成された部分より上のチャネルボディ51aの内側に配線電極部53を形成する。例えば、成膜中に1×1020/cm2以上のドーズ量でリンがドープされたアモルファスシリコンを、体積膨張部51a1より上のホールh2内に埋め込む。また、例えば、タングステンなどの金属を、体積膨張部51a1より上のホールh2内に埋め込むようにすることもできる。その後、RIEReactiveIonEtching法を用いて、絶縁層47の上面上のゲート絶縁膜GD、チャネルボディ51aおよび配線電極部53を除去する。そして、リンなどがドープされたアモルファスシリコンが埋め込まれた場合には、熱処理を行うことで多結晶シリコンにする。この場合、配線電極部53は、不純物としてリンなどがドープされた多結晶シリコンから形成されたものとなる。続いて、図9cに示すように、絶縁層47の上にビット線BLまたはソース線SLとなる配線WRを形成する。チャネルボディ51a及び配線電極部53は、配線WRと電気的に接続される。すなわち、本実施の形態に係る半導体記憶装置の製造方法は以下の工程を備えたものとすることができる。基板10上に、それぞれ交互に積層された複数の電極層WLと複数の絶縁層42とを有する積層体ML1を形成する工程、積層体ML1上に、選択ゲートSG、絶縁層47の順に形成し積層体ML2を形成する工程、積層体ML1を積層方向に貫通するホールh及び積層体ML2を積層方向に貫通し、ホールhと連通するホールh2を形成する工程、絶縁層47間のホールh2の孔径を、選択ゲートSG間のホールh2の孔径よりも大きくし、選択ゲートSGの側面と絶縁層47との間に段差部50を形成する工程、ホールhの側壁にメモリ膜30を形成する工程、ホールh2の側壁にゲート絶縁膜GDを形成する工程、メモリ膜30の内側およびゲート絶縁膜GDの内側にチャネルボディを形成する工程、チャネルボディの選択ゲートGDの上端近傍に位置する領域をシリサイド化する工程。また、前述した偏析部、凹凸部などを形成する工程をさらに備えることもできる。例えば、チャネルボディの選択ゲートSGの上端近傍に位置する領域に不純物を注入する工程をさらに備え、前記シリサイド化する工程において、シリサイド化されている領域とチャネルボディのシリサイド化されていない領域との境界近傍に注入された不純物を偏析させるようにすることができる。なお、以上に例示をしたものはU字状のメモリストリングMSを有した半導体記憶装置1の場合であるがこれに限定されるわけではない。例えば、図10に示すようなI字状のメモリストリングを有した半導体記憶装置であってもよい。なお、図10は導電部分のみを示し、絶縁部分の図示は省略している。図10に例示をした構造では、基板10上にソース線SLが設けられ、その上にソース側選択ゲートまたは下部選択ゲートSGSが設けられ、その上に複数例えば4層の電極層WLが設けられ、最上層の電極層WLとビット線BLとの間にドレイン側選択ゲートまたは上部選択ゲートSGDが設けられる。この様なI字状のメモリストリングを有した半導体記憶装置の場合であっても、メモリストリングの上端部に設けられたドレイン側選択トランジスタSTDに対して図3、図4に例示をしたような構成を適用することができる。また、図8、図9に例示をした製造方法を適用することができる。以上に例示をした実施形態によれば、十分な消去速度が得られる半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。