"各々が複数の各プログラムを実行することで別々の処理を行う複数の処理手段と、データが記憶される記憶領域を複数有するデータ記憶手段と、データ転送元の記憶領域とデータ転送先の記憶領域とを示すデータ転送要求が、前記各処理手段の何れかによって出されると、前記データ記憶手段の記憶領域のうち、前記データ転送要求が示すデータ転送元の記憶領域から、前記データ転送要求が示すデータ転送先の記憶領域へ、データを転送するDMAコントローラと、を備えたマイクロコンピュータであって、前記データ記憶手段の記憶領域のうち、どの記憶領域がどの処理手段に割り当てられているかを示す割当情報を記憶する割当情報記憶手段を備え、前記DMAコントローラが、前記割当情報記憶手段に記憶されている前記割当情報を読み取り可能となっていること、を特徴とするマイクロコンピュータ。請求項1に記載のマイクロコンピュータにおいて、前記DMAコントローラは、前記データ転送要求が前記各処理手段の何れかによって出されると、当該データ転送要求が示すデータ転送元の記憶領域が割り当てられている処理手段と、当該データ転送要求が示すデータ転送先の記憶領域が割り当てられている処理手段とを、前記割当情報から特定して、その特定した両方の処理手段が一致しているか否かを判定し、その両方の処理手段が一致していないと判定した場合には、データの転送処理を行わないこと、を特徴とするマイクロコンピュータ。請求項2に記載のマイクロコンピュータにおいて、前記DMAコントローラは、前記両方の処理手段が一致していないと判定した場合には、前記データ転送要求を出した処理手段へ、エラーの通知を行うこと、を特徴とするマイクロコンピュータ。ここで、マルチプロセッサマイコンにおいて、1つのDMAコントローラが複数のプロセッサに共用される構成の場合、たとえ、前述のMPUやPPUといったメモリ管理装置が設けられていても、それらには、DMAコントローラからのアクセスに対する制限機能データ保護機能はないため、DMAコントローラによる意図せぬアクセスによるデータ破壊は防止することができない。例えば、図3に例示したマイコン100において、ノイズ等の影響により誤ってPE2が、PE1に割り当てられたペリフェラル21に直接アクセスしようとすると、そのアクセスはPPU35が防止することとなるが、PE2がDMAコントローラ37を介して誤ってペリフェラル21にアクセスしてしまうと、そのアクセスが行われてしまう。つまり、各PE1,2は、本当ならば、自身に割り当てられている記憶領域同士の間でDMA転送が行われるように、DMAコントローラ37に対するDMA要求として、その要求を成す転送元アドレスと転送先アドレスとの両方が、自身に割り当てられている記憶領域のアドレスとなるDMA要求を出すはずであるが、ノイズ等の影響により、DMAコントローラ37に取得された転送先アドレスが、他のPEに割り当てられた記憶領域のアドレスに化けてしまったとすると、異なるPEに割り当てられた記憶領域同士の間でデータ転送DMA転送が行われることととなり、PE1,2間のデータ干渉を生じさせてしまう。すると、各PE1,2の処理の独立性が確保されなくなり、各PE1,2の処理を正しく行うことができなくなってしまう。特に、各PE1,2が、何等かの制御対象を制御するための処理を行う場合には、その制御対象を正しく制御することができなくなる。例えば、PE1に割り当てられた記憶領域から、PE2に割り当てられた記憶領域にデータが転送されてしまうと、PE2が処理に用いるデータが破壊されてしまい、そのPE2側の処理を正しく行うことができなくなる。逆に、PE2に割り当てられた記憶領域から、PE1に割り当てられた記憶領域にデータが転送されてしまうと、PE1が処理に用いるデータが破壊されてしまい、そのPE1側の処理を正しく行うことができなくなる。本発明は、こうした問題に鑑みなされたものであり、1つのDMAコントローラが複数の処理手段に共用されるようになっているマイクロコンピュータにおいて、異なる処理手段に割り当てられた記憶領域同士の間でDMA転送が行われてしまう誤アクセスを防止することを目的としている。請求項1のマイクロコンピュータは、各々が複数の各プログラムを実行することで別々の処理を行う複数の処理手段と、データが記憶される記憶領域を複数有するデータ記憶手段と、複数の処理手段に共用されるDMAコントローラとを備えている。DMAコントローラは、データ転送元の記憶領域とデータ転送先の記憶領域とを示すデータ転送要求が、各処理手段の何れかによって出されると、データ記憶手段の記憶領域のうち、データ転送要求が示すデータ転送元の記憶領域から、データ転送要求が示すデータ転送先の記憶領域へ、データを転送する。そして、このマイクロコンピュータには、データ記憶手段の記憶領域のうち、どの記憶領域がどの処理手段に割り当てられているかを示す割当情報を記憶する割当情報記憶手段が備えられており、DMAコントローラは、その割当情報記憶手段に記憶されている割当情報を読み取り可能となっている。このため、DMAコントローラは、データ転送要求が出された場合に、割当情報記憶手段に記憶されている割当情報を参照することで、データ転送要求が示すデータ転送元の記憶領域が割り当てられている処理手段と、当該データ転送要求が示すデータ転送先の記憶領域が割り当てられている処理手段とが、一致しているか否かを判定することができ、その両方の処理手段が一致していることを確認した上で、データ転送要求を処理する即ち、データの転送処理を行うことで、DMA転送による各処理手段間のデータ干渉を防止することができる。つまり、異なる処理手段に割り当てられた記憶領域同士の間でDMA転送が行われてしまう誤アクセスを防止することができる。具体的には、請求項2に記載のように、DMAコントローラは、データ転送要求が各処理手段の何れかによって出されると、当該データ転送要求が示すデータ転送元の記憶領域が割り当てられている処理手段と、当該データ転送要求が示すデータ転送先の記憶領域が割り当てられている処理手段とを、前記割当情報から特定して、その特定した両方の処理手段が一致しているか否かを判定し、その両方の処理手段が一致していないと判定した場合には、データの転送処理を行わないように構成すれば良い。そして、このように構成すれば、1つのDMAコントローラが複数の処理手段に共用されるマイクロコンピュータにおいて、DMA転送による各処理手段間のデータ干渉を防いで、各処理手段の処理の独立性を確保することができる。尚、データ記憶手段は、物理的に1つの記憶装置例えば複数のアドレスを持つメモリであっても良いし、複数の記憶装置からなっていても良い。つまり、トータルで複数の記憶領域を有していれば、物理的な形態としては1つでも複数でも何れでも良い。また、複数の各処理手段としては、ハードウェア的に別々に設けられた複数の各CPUプロセッサであっても良いし、1つのCPUが複数の各プログラムを切り替えて実行することで実現される機能手段であっても良い。後者の場合には、実行されるプログラムを切り替える機構を備えると共に、各プログラムの実行演算に必要なレジスタを複数組備えることで、1つのCPUにより複数の各プログラムを仮想的に並列実行するマルチタスクの手法により、各処理手段を実現することができる。次に、請求項3のマイクロコンピュータでは、請求項2のマイクロコンピュータにおいて、DMAコントローラは、前記両方の処理手段が一致していないと判定した場合には、データ転送要求を出した処理手段へ、エラーの通知を行うようになっている。この構成によれば、処理手段は、そのエラー通知により、データ転送要求が拒否されたことデータ転送が行われなかったことを知ることができるため、例えば、データ転送要求を出し直したり、他のエラー発生時用の処理を行ったりすることができる。よって、プログラム処理の信頼性を上げることができる。ところで、1つのマイコンに複数の制御を実装する場合、各制御処理の保障すべき信頼性レベルは、制御の内容によって異なると考えられる。しかし、各処理手段間のデータ干渉があると、各処理手段が行う処理の独立性が不十分となるため、全ての制御処理の信頼性レベルを、マイコンに実装する制御の中で最高の信頼性レベルが必要なものと同じレベルで保障しなければならない。これに対して、本発明によれば、各処理手段間のデータ干渉を防ぐことができるようになるため、保障すべき信頼性レベル毎に制御を複数の各処理手段に割り振ることにより、処理手段毎に制御処理の信頼性レベルを必要最低限で保障できれば良いようにすることができる。よって、信頼性を保障するためのプログラムの工夫を、必要最低限の簡単なものにすることができる。以下に、本発明が適用された実施形態のマイコンマイクロコンピュータについて説明する。図1Aに示すように、実施形態のマイコン40は、図3に示したマイコン100と比較すると、下記[1],[2]の点が異なっている。尚、本実施形態のマイコン40も、図3のマイコン100と同様に、マルチプロセッサマイコンであり、PE1,2の各々は、別々のCPUからなるプロセッサエレメントである。そして、例えば、PE1は、図示しないROMに記憶されているエンジン制御用のプログラムを実行することでハイブリッド車両HVのエンジンを制御するための処理を行う。また、例えば、PE2は、上記ROMあるいはそのROMとは別のROMに記憶されているパワーマネジメント制御用のプログラムを実行することでハイブリッド車両のパワーマネジメント制御の処理モータとエンジンの出力を決定したり、モータ/ジェネレータを制御したりする処理を行う。更に、本実施形態のマイコン40においても、前述したように、ペリフェラル21は、マイコン40の外部装置と通信するための通信装置更に具体的には、例えば同期シリアル通信装置であって、PE1に割り当てられたものであり、ペリフェラル22は、マイコン40の外部から入力されるアナログ信号をAD変換するAD変換器であって、PE2に割り当てられたものである。但し、PE1,2の制御処理内容やペリフェラルの種類は一例である。[1]本実施形態のマイコン40は、レジスタ41を備えており、そのレジスタ41の記憶内容は、DMAコントローラ37が読み取り可能となっている。尚、レジスタ41は、DMAコントローラ37の外部と内部との何れに設けられても良い。そして、レジスタ41には、当該マイコン40におけるデータ記憶手段の記憶領域のうち、どの記憶領域がどのPEに割り当てられているかを示す割当テーブル割当情報に相当が記憶されている。ここで、本実施形態においては、メモリ10とペリフェラル21,22,...が、データ記憶手段に相当しており、メモリ10の記憶領域と、ペリフェラル21,22,...に備えられた記憶装置レジスタやRAM等の記憶領域とが、データ記憶手段の記憶領域に相当している。また、その各記憶領域のうち、バス31を介してアクセスライトアクセス又はリードアクセスされる記憶領域は、バス31のうちのアドレスバスに出力するアドレスデータによって指定されるようになっている。そして、レジスタ41に記憶される割当テーブルは、図1Bに示すように、各記憶領域のアドレスと、そのアドレス詳しくは、そのアドレスが示す記憶領域が割り当てられているPEの識別情報本実施形態ではPEの番号であり、以下、PE番号とも言うとを、対応付けて記述したものとなっている。尚、本実施形態では、PEがPE1とPE2との2つであるため、PE番号は、1又は2であるが、図1B及び以下の説明では、分かりやすくするために、PE番号を、PE1、PE2と記載している。また、図1Bにおいて、アドレスを示す文字列の先頭2文字の0xは、それより左側の1文字ずつが16進数を示す文字0~Fであることを意味している。また更に、本実施形態では、例えば、0x0000から0xEFFFまでのアドレスが、メモリ10の各記憶領域のアドレスであり、0xF000から0xFFFFまでのアドレスのうちの何れかが、ペリフェラル21,22,...のアドレスとなっている。そして、図1Bにおいて、例えば、アドレスaは、ペリフェラル21の送信データ用レジスタのアドレスであり、アドレスbは、ペリフェラル21の受信データ用レジスタのアドレスであり、アドレスcは、ペリフェラル22のアドレス詳しくは、AD変換結果が格納されるレジスタのアドレスであり、アドレスdは、他のペリフェラルのアドレスである。一方、割当テーブルは、ROMへのプログラム書き込み時最初の書き込み時あるいは書き替え時や、当該マイコン40の起動時リセットスタート時において、レジスタ41へ書き込むように構成することができる。そして、前者の場合には、ROMにプログラムを書き込むための外部装置から、割当テーブルのデータを送信することで、その割当テーブルがレジスタ41に書き込まれるように構成することができる。また、後者の場合には、MPU33とPPU35とに記憶されている前述のアクセス権限情報から、割当テーブルを作成してレジスタ41に書き込むように構成することができる。また例えば、マイコン40の起動要因によって、PE1,2の各々に割り当てられる記憶領域が変わるのであれば、マイコン40の起動時において、その時の起動要因に応じた割当テーブルを作成してレジスタ41に記憶するように構成すれば良い。[2]DMAコントローラ37は、PE1,2の何れかからDMA要求データ転送要求に相当が出されると、図2の処理を行う。尚、本実施形態において、DMA要求は、DMA転送を要求する信号であるDMA要求通知と、データの転送元アドレスデータ転送元の記憶領域のアドレスと、データの転送先アドレスデータ転送先の記憶領域のアドレスとからなるが、それらは、同時に出力される形態でも、順次出力される形態でも、何れでも良い。図2に示すように、DMAコントローラ37は、DMA要求が出されるとDMA要求通知を受け取ると、そのDMA要求が示す転送元アドレスと転送先アドレスとを取得する。そして、転送元アドレスの記憶領域が割り当てられているPEの番号と、転送先アドレスの記憶領域が割り当てられているPEの番号とを、レジスタ41内の割当テーブルから検索して取得するS110。この処理により、転送元アドレスの記憶領域が割り当てられているPEと、転送先アドレスの記憶領域が割り当てられているPEとが、特定されることとなる。更に、DMAコントローラ37は、上記取得した2つのPE番号が同一か否かを、例えばコンパレータにより判定しS120、2つのPE番号が同一であればS120:YES、データ干渉を起こさないと判断して、DMA転送を実施するS130。つまり、DMA要求が示す転送元アドレスから転送先アドレスへとデータを転送する。また、DMAコントローラ37は、上記取得した2つのPE番号が同一でない一致していないと判定した場合にはS120:NO、そのままDMA転送してしまうと、異なるPEに割り当てられた記憶領域同士の間でデータ転送してしまい、転送先アドレスのデータを破壊してしまうため、DMA転送データの転送処理を実施することなく、DMA要求の出力元へエラー通知を行うS140。すると、DMA要求の出力元は、そのエラー通知により、DMA要求が拒否されたこと即ち、DMA転送が行われなかったことを知ることとなり、例えば、DMA要求を出し直したり、他のエラー発生時用の処理を行ったりする。次に、このようなマイコン40の作用について、具体例を挙げて説明する。この具体例では、PE1から、ペリフェラル21同期シリアル通信装置で受信されたデータであって、前述のアドレスbに格納されているデータを、メモリ10のアドレスのうち、PE1に割り当てられている記憶領域11のアドレスBにDMA転送する、というDMA要求が出されたとする。すると、DMAコントローラ37は、そのPE1からのDMA要求を受け取って、そのDMA要求が示す転送元アドレスと転送先アドレスとを取得する。そして、DMAコントローラ37は、レジスタ41に格納されている割当テーブルを参照して、転送元アドレス正常ならばアドレスbの記憶領域が割り当てられているPEの番号正常ならばPE1であり、ここではPENo_Xであるとすると、転送先アドレス正常ならばアドレスBの記憶領域が割り当てられているPEの番号正常ならばPE1であり、ここではPENo_Yであるとするとを取得する。そして更に、DMAコントローラ37は、その取得した2つのPE番号PENo_X,PENo_Yを比較し、両方のPE番号PENo_X,PENo_Yが一致していれば、アドレスbからアドレスBへのDMA転送を行う。つまり、アドレスbからデータを読み出して、そのデータをアドレスBに書き込む。また、DMAコントローラ37が取得した転送元アドレスと転送先アドレスとの何れかが、ノイズ等の影響により、PE2に割り当てられた記憶領域のアドレスに化けてしまった場合には、上記2つのPE番号PENo_X,PENo_Yは一致しなくなる。すると、その場合、DMAコントローラ37は、DMA転送を実施せずに、PE1に対してエラー通知を行うこととなる。よって、PE1がエンジン制御に用いるデータを、PE2に割り当てられた記憶領域に上書きしてしまい、PE2がパワーマネジメント制御に用いるデータを破壊してしまうことや、逆に、PE2がパワーマネジメント制御に用いるデータを、PE1に割り当てられた記憶領域に上書きしてしまい、PE1がエンジン制御に用いるデータを破壊してしまうことを防止することができる。そして、以上のようなマイコン40によれば、異なるPEに割り当てられた記憶領域同士の間でDMA転送が行われてしまう誤アクセス換言すれば、DMA転送によるPE間のデータ干渉を防止して、各PEの制御処理の独立性を確保することができる。尚、本実施形態では、PE1,PE2の各々が処理手段に相当し、また、既述したように、メモリ10とペリフェラル21,22,...がデータ記憶手段に相当している。そして、レジスタ41が割当情報記憶手段に相当し、割当テーブルが割当情報に相当している。以上、本発明の一実施形態について説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施し得ることは勿論である。例えば、PE1,2の各々が、メモリ10とペリフェラル21,22,...に直接アクセスDMAコントローラ37を介さずにアクセスしないのであれば、MPU33とPPU35は設けなくても良い。また、割当テーブルを記憶する記憶手段としては、レジスタ41に限らず、例えばRAMや書き替え可能なROMや書き替え不能なROMを用いても良い。また、PE1,2の各々は、1つのCPUが複数の各プログラムを切り替えて実行することで実現される機能手段であっても良い。また、PEの数は3つ以上でも良い。"