半導体基板と、前記半導体基板上に順に形成された第1絶縁層、電荷蓄積層、第2絶縁層、および制御電極を有し、前記電荷蓄積層の側面が傾斜面を有する複数のメモリセルトランジスタと、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第1の絶縁膜部分と、前記メモリセルトランジスタ間のエアギャップ上と前記メモリセルトランジスタ上に連続して形成された第2の絶縁膜部分と、を有する1層以上の絶縁膜とを備え、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第1距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きい、不揮発性半導体記憶装置。前記第1距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚の2倍以上である、請求項1に記載の不揮発性半導体記憶装置。前記メモリセルトランジスタ間の前記半導体基板の上面における不純物濃度は、前記メモリセルトランジスタ下の前記半導体基板の上面における不純物濃度と等しい、請求項1または2に記載の不揮発性半導体記憶装置。前記メモリセルトランジスタの前記制御電極は、シリサイド層を有する、請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。前記絶縁膜は、前記第1の絶縁膜部分の一部を構成する第1の絶縁膜と、前記第1の絶縁膜部分の一部と前記第2の絶縁膜部分とを構成する第2の絶縁膜と、を含む請求項1から4のいずれか1項に記載の不揮発性半導体記憶装置。半導体基板上に、第1絶縁層、電荷蓄積層、第2絶縁層、および制御電極の材料を順に形成し、前記電荷蓄積層の側面に傾斜面が形成されるように、前記制御電極、前記第2絶縁層、および前記電荷蓄積層の材料をエッチングして、前記半導体基板上に複数のメモリセルトランジスタを形成し、前記半導体基板上に1層以上の絶縁膜を形成することで、前記メモリセルトランジスタ間にエアギャップを形成し、前記絶縁膜は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第1の絶縁膜部分と、前記エアギャップ上と前記メモリセルトランジスタ上に連続して形成された第2の絶縁膜部分と、を有するように形成され、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第1距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きく設定される、不揮発性半導体記憶装置の製造方法。シリサイド工程によるゲート絶縁膜の金属汚染や、メモリセルのショートチャネル効果を抑制することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。一の実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に順に形成された第1絶縁層、電荷蓄積層、第2絶縁層、および制御電極を有し、前記電荷蓄積層の側面が傾斜面を有する複数のメモリセルトランジスタとを備える。さらに、前記装置は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第1の絶縁膜部分と、前記メモリセルトランジスタ間のエアギャップ上と前記メモリセルトランジスタ上に連続して形成された第2の絶縁膜部分と、を有する1層以上の絶縁膜を備える。さらに、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第1距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きい。また、別の実施形態による不揮発性半導体記憶装置の製造方法では、半導体基板上に、第1絶縁層、電荷蓄積層、第2絶縁層、および制御電極の材料を順に形成する。さらに、前記方法では、前記電荷蓄積層の側面に傾斜面が形成されるように、前記制御電極、前記第2絶縁層、および前記電荷蓄積層の材料をエッチングして、前記半導体基板上に複数のメモリセルトランジスタを形成する。さらに、前記方法では、前記半導体基板上に1層以上の絶縁膜を形成することで、前記メモリセルトランジスタ間にエアギャップを形成する。さらに、前記方法では、前記絶縁膜は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第1の絶縁膜部分と、前記エアギャップ上と前記メモリセルトランジスタ上に連続して形成された第2の絶縁膜部分と、を有するように形成される。さらに、前記方法では、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第1距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きく設定される。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態の不揮発性半導体記憶装置の構造を示す断面図である。図1の不揮発性半導体記憶装置は、NAND型フラッシュメモリであり、図1に示す断面は、NAND型フラッシュメモリのメモリセルトランジスタMC、選択トランジスタSGのゲート長方向に沿った断面GCGateConductor断面に相当する。図1の不揮発性半導体記憶装置は、半導体基板101と、拡散層102と、メモリセルトランジスタMCと、選択トランジスタSGを備えている。図1には、これらのトランジスタMC、SGの例として、4つのメモリセルトランジスタMC1~MC4と、2つの選択トランジスタSG1、SG2が示されている。半導体基板101は、例えばシリコン基板である。図1には、半導体基板101の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板101の主面に垂直なZ方向が示されている。X方向、Y方向はそれぞれ、上記のトランジスタMC、SGのゲート長方向と、チャネル幅方向に相当する。拡散層102は、これらのトランジスタMC、SG間の半導体基板101内に形成されている。図1に示す符号Wは、各拡散層102の幅を示し、符号Lは、各メモリセルトランジスタMCのゲート長を示している。メモリセルトランジスタMC、選択トランジスタSGの各々は、半導体基板101上に順に形成された第1絶縁層ゲート絶縁膜111と、第1電極層浮遊ゲート112と、第2絶縁層ゲート間絶縁膜113と、第2電極層制御ゲート114を有している。浮遊ゲート112と、制御ゲート114はそれぞれ、電荷蓄積層と、制御電極の例である。第1絶縁層111は、例えばシリコン酸化膜である。第1絶縁層111は、トランジスタMC、SG内とトランジスタMC、SG間に連続して形成されている。第1電極層112は、例えばポリシリコン層である。図1に示すように、各トランジスタMC、SG内の第1電極層112の側面は、傾斜面Sを有している。符号θは、第1電極層112の下面と傾斜面Sとの間の角度を示す。本実施形態では、角度θは、90度未満、例えば、50~70度に設定されている。その結果、傾斜面Sは、第1電極層112の幅を広げる方向に傾斜している。なお、本実施形態では、第1電極層112の側面の一部が傾斜面Sとなっているが、第1電極層112の側面全体を傾斜面Sとしてもよい。傾斜面Sは、X方向に裾を引くように形成されている。第2絶縁層113は例えば、第1のシリコン酸化膜、シリコン窒化膜、第2のシリコン酸化膜を含む積層絶縁膜である。選択トランジスタSG1、SG2では、第1電極層112と第2電極層114が、第2絶縁層113に形成された開口部H1、H2により電気的に接続されている。第2電極層114は、例えばポリシリコン層である。図1に示すように、各トランジスタMC、SG内の第2電極層114内には、シリサイド層121が形成されている。シリサイド層121の例としては、NiSiニッケルシリサイド層や、CoSiコバルトシリサイド層などが挙げられる。図1の不揮発性半導体記憶装置はさらに、側壁絶縁膜201と、第1~第3のライナー絶縁膜211~213と、第1~第3の層間絶縁膜221~223と、エアギャップAGを備えている。エアギャップAGは、メモリセルトランジスタMC同士の間と、メモリセルトランジスタMCと選択トランジスタSGとの間に形成されている。これらのエアギャップAGは、図1に示すように、側壁絶縁膜201と第1の層間絶縁膜221で囲まれている。側壁絶縁膜201は、これらのトランジスタMC、SGの側面と、これらのトランジスタMC、SG間の半導体基板101の上面に形成されている。側壁絶縁膜201は、例えばシリコン酸化膜である。本実施形態では、第1絶縁層111が、トランジスタMC、SG内とトランジスタMC、SG間に連続して形成されているため、側壁絶縁膜201は、これらのトランジスタMC、SG間の半導体基板101の上面に、第1絶縁層111を介して形成されている。また、層間絶縁膜201は、これらのトランジスタMC、SG間において、略U字型または略V字型になっている。第1~第3のライナー絶縁膜211~213は、選択トランジスタSG間の半導体基板101上に順に形成されている。第1~第3のライナー絶縁膜211~213は、例えばそれぞれ、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜である。第1の層間絶縁膜221は、上記のようなエアギャップAGが形成されるように、トランジスタMC、SG上に形成されている。第1の層間絶縁膜221は、エアギャップAG上と、トランジスタMC、SG上と、第1~第3のライナー絶縁膜211~213上に連続して形成されている。また、第1の層間絶縁膜221の一部は、これらのトランジスタMC、SG間にも入り込んでいる場合がある。第1の層間絶縁膜221は、例えばシリコン酸化膜である。第2、第3の層間絶縁膜222、223は、第1の層間絶縁膜221上に順に形成されている。第2、第3の層間絶縁膜222、223は、例えばそれぞれ、シリコン窒化膜、シリコン酸化膜である。以上のように、側壁絶縁膜201と第1の層間絶縁膜221は、メモリセルトランジスタMCの側面と、メモリセルトランジスタMC間の半導体基板101の上面に形成された第1の絶縁膜部分と、エアギャップAG上とメモリセルトランジスタMC上に連続して形成された第2の絶縁膜部分とを有している。よって、側壁絶縁膜201と第1の層間絶縁膜221は、本開示の1層以上の絶縁膜の例に相当する。また、側壁絶縁膜201と第1の層間絶縁膜221はそれぞれ、本開示の第1、第2の絶縁膜の例である。1膜厚T1、T2の説明次に、図1に示す膜厚T1、T2について説明する。上述のように、メモリセルトランジスタMCの側面と、メモリセルトランジスタMC間の半導体基板101の上面には、側壁絶縁膜201と第1の層間絶縁膜221とを含む絶縁膜が形成されている。以下、この絶縁膜のうち、メモリセルトランジスタMCの側面に形成された絶縁膜を、絶縁膜Aと呼び、メモリセルトランジスタMC間の半導体基板101の上面に形成された絶縁膜を、絶縁膜Bと呼ぶことにする。絶縁膜Bは、図1では側壁絶縁膜201のみで形成されているが、側壁絶縁膜201と第1の層間絶縁膜221で形成されていてもよい。また、絶縁膜Aは、図1では側壁絶縁膜201と第1の層間絶縁膜221で形成されているが、側壁絶縁膜201のみで形成されていてもよい。また、絶縁膜A、Bは、側壁絶縁膜201や、第1の層間絶縁膜221以外の絶縁膜を含んでいてもよい。また、メモリセルトランジスタMC間の第1絶縁層111が除去されて、メモリセルトランジスタMC間の半導体基板101の上面にシリコン酸化膜が形成されていてもよい。このようなシリコン酸化膜の例としては、メモリセルトランジスタMC間を覆うレジストを除去するためのアッシング時に形成されたシリコン酸化膜が挙げられる。図1には、膜厚T1、T2が示されている。膜厚T1は、メモリセルトランジスタMCの側面に形成された絶縁膜Aの膜厚を示す。ただし、膜厚T1は、傾斜面S以外の側面に形成された絶縁膜Aの膜厚であるとする。また、膜厚T2は、メモリセルトランジスタMC間の半導体基板101上に順に形成された第1絶縁層111と絶縁膜Bの合計膜厚を示す。膜厚T2は、メモリセルトランジスタMC間の半導体基板101の上面からエアギャップAGの下端までの距離に相当する。この距離は、第1距離の例である。本実施形態では、第1電極層112の側面に傾斜面Sがあることで、メモリセルトランジスタMC間の幅が第1絶縁層111の上面付近で狭くなっている。その結果、絶縁膜Bが厚膜化され、膜厚T2が、膜厚T1よりも厚くなっているT2>T1。本実施形態では、膜厚T2は、膜厚T1の2倍以上に設定されているT2≧2T1。本実施形態によれば、第1電極層112の側面に傾斜面Sを形成し、膜厚T2を膜厚T1よりも厚くすることで、後述する種々の効果が得られる。これらの効果については、図1の不揮発性半導体記憶装置の製造方法の説明後に詳説する。2不揮発性半導体記憶装置の製造方法次に、図2~図6を参照して、図1の不揮発性半導体記憶装置の製造方法を説明する。図2~図6は、図1の不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図2、図3~図6に示す断面は、GC断面に相当し、図2、図2に示す断面は、トランジスタMC、SGのチャネル幅方向に沿った断面AAActiveArea断面に相当する。図2~図2には、半導体基板101上に、第1絶縁層111と、第1電極層112と、第2絶縁層113と、第2電極層114と、キャップ層131が順に形成された様子が示されている。図2、図2はそれぞれ、図2に示すI-I’線、J-J’線におけるAA断面図である。図2は、メモリセルトランジスタMCを形成予定の領域の断面に相当し、図2は、選択トランジスタSGを形成予定の領域の断面に相当する。図2、図2には、半導体基板101内に、X方向に延びるように形成された素子領域141と素子分離絶縁膜142が示されている。図3~図6は、図2に続く工程を示す断面図である。まず、図3に示すように、キャップ層131をマスクとするRIEReactiveIonEtchingにより、第2電極層114、第2絶縁層113、第1電極層112をエッチングする。その結果、半導体基板101上に、メモリセルトランジスタMCと、選択トランジスタSGが形成される。本実施形態では、図3の工程の際、第1電極層112の側面にX方向に裾を引くように傾斜面Sが形成されるように、第1電極層112をエッチングする。以下、このようなエッチング処理の一例を説明する。まず、第2電極層114と第2絶縁層113を、これらの側面が非傾斜面となるようにエッチングする。次に、プラズマガスと電界を適宜調整して、第1電極層112をエッチングする。この際、プラズマガスは電界によりイオン化され、イオン化されたプラズマガスは、第1電極層112中の原子シリコン原子と反応して、揮発性物質を生成する。このような反応により、第1電極層112は、その側面に傾斜面Sを有するようにエッチングされる。なお、プラズマガスは例えば、Cl2塩素ガスとHeヘリウムガスを混合することで生成される。また、Cl2ガスとHeガスの各々の流量、圧力は、例えば、500SCCM、500mTに設定される。また、上記の電界は例えば、400W以下の電力により生成される。次に、図3に示すように、半導体基板101上の全面に、側壁絶縁膜201を形成する。その結果、トランジスタMC、SGの上面および側面と、これらのトランジスタMC、SG間の第1絶縁層111の上面が、側壁絶縁膜201で覆われる。なお、本実施形態では、第1電極層112の側面に傾斜面Sがあることで、メモリセルトランジスタMC間の幅が第1絶縁層111の上面付近で狭くなっている。そのため、本実施形態では、第1絶縁層111の上面に形成される側壁絶縁膜201が厚膜化される。その結果、本実施形態では、最終的に膜厚T2が膜厚T1よりも厚くなる図1参照。本実施形態では、側壁絶縁膜201の膜厚や、傾斜面Sの傾斜角θなどを適宜調整することで、膜厚T2を膜厚T1の2倍以上に設定する。次に、図3に示すように、半導体基板101内へのイオン注入を行う。その結果、これらのトランジスタMC、SG間の半導体基板101内に、拡散層102が形成されることとなる。このイオン注入で用いる不純物は、P型拡散層を形成する場合には、例えばBボロンであり、N型拡散層を形成する場合には、例えばAsヒ素である。ここで、メモリセルトランジスタMC間では、傾斜面S越しに半導体基板101内にイオン注入を行う部分が生じる。そのため、半導体基板101内では、メモリセルトランジスタMCに近づくに従い、自己整合的に拡散層濃度が低くなる。その結果、ショートチャネル効果を防止することができる。次に、図4に示すように、半導体基板101上の全面に、スペーサ絶縁膜202を形成する。スペーサ絶縁膜202は、例えばシリコン窒化膜である。スペーサ絶縁膜202の膜厚は、メモリセルトランジスタMC間の隙間と、メモリセルトランジスタMCと選択トランジスタSGとの間の隙間が埋まる厚さに設定する。次に、図4に示すように、RIEにより、選択トランジスタSG間の半導体基板101の上面から、第1絶縁層111、側壁絶縁膜201、およびスペーサ絶縁膜202を除去する。その結果、側壁絶縁膜201とスペーサ絶縁膜202は、図4に示すように、メモリセルトランジスタMC間、メモリセルトランジスタMCと選択トランジスタSGとの間、および選択トランジスタSGの側面に残る。次に、図4に示すように、半導体基板101上の全面に、第1~第3のライナー絶縁膜211~213を順に形成する。第3のライナー絶縁膜213の膜厚は、選択トランジスタSG間の隙間が埋まる厚さに設定する。次に、図4に示すように、第2のライナー絶縁膜212をストッパとするCMPChemicalMechanicalPolishingにより、第3のライナー絶縁膜213の表面を平坦化する。次に、図5に示すように、第2電極層114の上面が露出するまで、例えばRIE処理によりエッチングを行う。その結果、側壁絶縁膜201と、スペーサ絶縁膜202と、第1~第3のライナー絶縁膜211~213の上面は、第2電極層114の上面よりも低くなる。次に、図5に示すように、ウェットエッチングにより、シリコン窒化膜であるスペーサ絶縁膜202と第2のライナー絶縁膜212を除去する。ただし、第2のライナー絶縁膜212は、膜厚が薄く、ウェットエッチング用の薬液との接触面積が小さいため、一部残存する場合がある。ウェットエッチング用の薬液としては、例えばリン酸H3PO4水溶液を使用する。次に、図5に示すように、シリサイド反応により、第2電極層114内にシリサイド層121を形成する。シリサイド層121は例えば、NiSiニッケルシリサイド層またはCoSiコバルトシリサイド層である。なお、メモリセルトランジスタMCの制御ゲート114をすべてシリサイド化してもよいし、制御ゲート114内の上部のみをシリサイド化して、制御ゲート114内の下部にシリコン領域が残存するようにしてもよい。次に、図6に示すように、半導体基板101上の全面に、第1の層間絶縁膜221を形成する。本実施形態では、第1の層間絶縁膜221の材料や形成条件として、埋め込み性の悪い材料や条件を採用する。その結果、第1の層間絶縁膜221の形成後に、メモリセルトランジスタMC間や、メモリセルトランジスタMCと選択トランジスタSGとの間に、エアギャップAGが残存することとなる。図6では、各エアギャップAGが、層間絶縁膜201と第1の層間絶縁膜221で囲まれている。なお、第1の層間絶縁膜221の材料として、やや埋め込み性の悪い材料を採用した場合、メモリセルトランジスタMC間の側壁絶縁膜201の上面にも第1の層間絶縁膜221が形成される。その結果、各エアギャップAGが、第1の層間絶縁膜221で囲まれるようになる。次に、図6に示すように、第1の層間絶縁膜221上に、第2、第3の層間絶縁膜222、223を順に形成する。その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜などを形成する。このようにして、不揮発性半導体記憶装置が製造される。3第1実施形態の効果次に、図7を参照して、第1実施形態の効果について説明する。図7は、第1実施形態の不揮発性半導体記憶装置の効果について説明するための断面図である。図7は、図5を拡大した断面図であり、シリサイド工程を示している。矢印Aは、このシリサイド工程においてスパッタリングされる金属を示している。従来の製造方法では、この金属が、メモリセルトランジスタMC間のゲート絶縁膜第1絶縁層111に到達し、ゲート絶縁膜111の金属汚染が生じる可能性があった。このような金属汚染が生じると、ゲート絶縁膜111の膜質が劣化し、メモリセルトランジスタMCの信頼性が悪化してしまう。すなわち、浮遊ゲート第1電極層112の付近において、浮遊ゲート112の下面よりも低い部分のゲート絶縁膜111に金属原子が到達すると、メモリセルトランジスタMCの信頼性が悪化してしまう。しかしながら、本実施形態では、図7に示すように、メモリセルトランジスタMC間のゲート絶縁膜111上の絶縁膜が厚膜化されている。そのため、ゲート絶縁膜111内への上記金属の侵入が、この絶縁膜により緩和される。よって、本実施形態によれば、シリサイド工程によるゲート絶縁膜111の金属汚染を抑制することができる。図7は、図3を拡大した断面図であり、イオン注入工程を示している。矢印Bは、このイオン注入工程において注入される不純物イオンを示している。本実施形態では、浮遊ゲート112の側面に傾斜面Sがあるため、X方向に隣接する浮遊ゲート112同士の距離が狭くなっている。よって、本実施形態によれば、図7に示すように、各メモリセルトランジスタMCのゲート長Lが長くなる。よって、本実施形態では、メモリセルトランジスタMCの微細化が進展しても、ゲート長Lを長くすることで、メモリセルトランジスタMCのショートチャネル効果を抑制することができる。図7は、図1を拡大した断面図である。矢印E1~E3は、浮遊ゲート112と半導体基板101との間に掛かる電界を示している。これらの電界E1~E3のうち、電界E1、E3は、浮遊ゲート112の側面付近と半導体基板101との間に掛かるフリンジ電界を示す。従来の不揮発性半導体装置では、エアギャップAGを有する場合、フリンジ電界の多くはエアギャップAG中を通過する。これに対し、本実施形態では、メモリセルトランジスタMC間のゲート絶縁膜111上の絶縁膜が厚膜化されているため、フリンジ電界の多くはこの絶縁膜中を通過する。エアギャップAGの比誘電率は1であるのに対し、絶縁膜の比誘電率は1よりも大きい。よって、本実施形態によれば、従来の不揮発性半導体装置に比べ、フリンジ電界の電束密度を増大させることができる。ゲート長Lを長くすると、ショートチャネル効果を抑制するというメリットが得られるものの、同時に、オン電流が小さくなる。しかしながら、本実施形態によれば、フリンジ電界の電束密度を増大させることで、メモリセルトランジスタMCのオン電流を大きくすることができる。その結果、ショートチャネル効果を防止しつつ、オン電流を増やすことができる。以上のように、本実施形態では、メモリセルトランジスタMCの浮遊ゲート112の側面に傾斜面Sを形成する。さらに、本実施形態では、この傾斜面Sを利用して、メモリセルトランジスタMC間のゲート絶縁膜111上の絶縁膜を厚膜化して、膜厚T2を膜厚T1よりも厚くする。よって、本実施形態によれば、この絶縁膜により、シリサイド工程によるゲート絶縁膜111の金属汚染を抑制することが可能となる。さらに、本実施形態によれば、浮遊ゲート112の側面に傾斜面Sがある状態でイオン注入を行うことで、メモリセルトランジスタMCのゲート長Lを長くし、メモリセルトランジスタMCのショートチャネル効果を抑制することが可能となる。さらに、本実施形態によれば、上記の絶縁膜により、フリンジ電界の電束密度を増大させ、各メモリセルトランジスタMCのチャネル領域に電流を流しやすくすることが可能となる。なお、金属汚染の抑制効果や、フリンジ電界の電束密度の増大効果は、膜厚T2が厚くなるほど高くなる。よって、膜厚T2は、膜厚T1よりも十分に厚くすることが望ましく、例えば、膜厚T1の2倍以上にすることが望ましい。以下、第1実施形態の変形例である第2実施形態について、第1実施形態との相違点を中心に説明する。第2実施形態図8は、第2実施形態の不揮発性半導体記憶装置の構造を示す断面図である。図8では、拡散層102は、選択トランジスタSG間の半導体基板101内に形成されているが、メモリセルトランジスタMC間の半導体基板101内と、メモリセルトランジスタMCと選択トランジスタSGとの間の半導体基板101内には形成されていない。本実施形態では、上述したフリンジ電界により、各メモリセルトランジスタMC間に反転層を形成し、各メモリセルトランジスタMCのチャネル領域に電流を流す。よって、本実施形態では、メモリセルトランジスタMC間の半導体基板101の上面の不純物濃度は、拡散層102と同じ濃度ではなく、素子領域141図2参照とほぼ同じ濃度となっている。よって、メモリセルトランジスタMC間の半導体基板101の上面の不純物濃度は、メモリセルトランジスタMC下の半導体基板101の上面の不純物濃度、すなわち、チャネル領域の不純物濃度とほぼ同じ濃度となっている。図9は、第2実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。本実施形態の不揮発性半導体記憶装置は、例えば、図3の工程を図9の工程に置き換えることで製造可能である。図9では、メモリセルトランジスタMC間の隙間と、メモリセルトランジスタMCと選択トランジスタSGとの間の隙間をレジスト膜301で覆った状態で、イオン注入を行っている。その結果、拡散層102が、選択トランジスタSG間の半導体基板101内のみに形成される。最後に、第2実施形態の効果について説明する。本実施形態では、第1実施形態と同様に、メモリセルトランジスタMCの浮遊ゲート112の側面に傾斜面Sを形成する。さらに、本実施形態では、この傾斜面Sを利用して、メモリセルトランジスタMC間のゲート絶縁膜111上の絶縁膜を厚膜化して、膜厚T2を膜厚T1よりも厚くする。よって、本実施形態によれば、第1実施形態と同様に、シリサイド工程によるゲート絶縁膜の金属汚染や、メモリセルトランジスタMCのショートチャネル効果を抑制することが可能となる。さらには、フリンジ電界の電束密度を増大させ、各メモリセルトランジスタMCのチャネル領域に電流を流しやすくすることが可能となる。また、メモリセルトランジスタMC間に拡散層を形成しないことによって、さらにショートチャネル効果を抑制することが可能となる。また、上述したフリンジ電界により、各メモリセルトランジスタMC間に反転層が形成されやすくなる。以上、第1及び第2実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。例えば、第1電極層112を、シリコン窒化膜などの電荷トラップ機能を有する絶縁膜に置き換えることも可能である。この絶縁膜は、電荷蓄積層の例である。また、第1電極層112の上部に、電荷トラップ機能を有する絶縁膜を形成されていてもよい。この場合、第1電極層112とこの絶縁膜とを含む積層層は、電荷蓄積層の例である。このように、第1絶縁層111と第2絶縁層113との間の層は、電荷を蓄積する機能を有する電荷蓄積層であればよい。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。