"III族窒化物半導体にドープされるとp型半導体になるp型不純物、および金属を有する合金からなる合金層と、前記合金層の下に接して形成され、前記III族窒化物半導体からなり、前記p型不純物が一部に拡散している半導体層と、前記合金層上に形成され、前記p型不純物の拡散係数が、前記半導体層より小さい拡散防止層と、を備える半導体デバイス。前記拡散防止層が、前記p型不純物および前記金属の金属間化合物からなる請求項1に記載の半導体デバイス。前記拡散防止層上に、前記金属からなる電極層を更に備える請求項1または2に記載の半導体デバイス。前記III族窒化物半導体がGaNであり、前記p型不純物がZnである請求項1から3のいずれか一項に記載の半導体デバイス。前記合金層のZnの濃度が10原子パーセント以下で、前記合金層の前記金属と全固溶する濃度である請求項4に記載の半導体デバイス。前記拡散防止層の、前記金属およびZnの合計に対するZnの比率が、前記金属が、Niであるときに45原子パーセント以上、Ptであるときに19原子パーセント以上、Pdであるときに32原子パーセント以上である、請求項4または5に記載の半導体デバイス。GaNからなる半導体層と、前記半導体層上に形成され、Znと金属を有するZn合金からなるZn合金層と、前記半導体層と、前記Zn合金層の間に形成され、前記半導体層に接し、Znの濃度が前記Zn合金層より高い高濃度Zn層と、前記Zn合金層上に形成され、前記金属からなる電極層と、を備え、前記半導体層の、前記高濃度Zn層と接する部分に、Znが拡散している半導体デバイス。前記高濃度Zn層がZnOX0≦X<1からなる請求項7に記載の半導体デバイス。前記Zn合金層と前記電極層との間に形成され、Znの拡散係数が前記半導体層より小さい拡散防止層をさらに備える請求項8に記載の半導体デバイス。前記拡散防止層が、Znと前記金属の金属間化合物、または、高融点金属からなる請求項9に記載の半導体デバイス。III族窒化物半導体からなる半導体層を形成する半導体層形成工程と、前記III族窒化物半導体にドープされるとp型半導体になるp型不純物、および金属を有する合金からなる合金層を、前記半導体層に接して形成する合金層形成工程と、前記p型不純物の拡散係数が、前記半導体層より小さい拡散防止層を、前記合金層上に形成する拡散防止層形成工程と、前記合金層の前記p型不純物が、前記半導体層に拡散する不純物拡散工程と、を備える半導体デバイス製造方法。前記拡散防止層が、p型不純物、および前記金属の金属間化合物からなる請求項11に記載の半導体デバイス製造方法。前記拡散防止層上に、前記金属からなる電極層を形成する電極層形成工程を更に備える請求項11または12に記載の半導体デバイス製造方法。前記III族窒化物半導体がGaNであり、前記p型不純物がZnである請求項11から13のいずれか一項に記載の半導体デバイス製造方法。前記合金層のZnの濃度が10原子パーセント以下で、前記金属と全固溶する濃度である請求項14に記載の半導体デバイス製造方法。前記拡散防止層の、前記金属およびZnの合計に対するZnの比率が、前記金属が、Niであるときに45原子パーセント以上、Ptであるときに19原子パーセント以上、Pdであるときに32原子パーセント以上である、請求項14または15に記載の半導体デバイス製造方法。GaNからなる半導体層を形成する半導体層形成工程と、前記半導体層に接して、前記半導体層にZnを拡散させるZn拡散層を形成する拡散層形成工程と、前記Zn拡散層上に、Znおよび金属を有するZn合金からなり、Znの濃度が前記Zn拡散層より低いZn合金層を形成する合金層形成工程と、前記Zn合金層上に、電極層を形成する工程と、前記Zn拡散層のZnが、前記半導体層に拡散するZn拡散工程と、を備える半導体デバイス製造方法。前記Zn拡散層がZnOX0≦X<1からなる請求項17に記載の半導体デバイス製造方法。前記Zn合金層と前記電極層との間に、Znの拡散係数が前記半導体層より小さい拡散防止層を形成する拡散防止層形成工程をさらに備える請求項18に記載の半導体デバイス製造方法。前記拡散防止層が、Znと金属の金属間化合物、または、高融点金属からなる請求項19に記載の半導体デバイス製造方法。これらのMOSFETのチャネル層には、ドレイン領域に隣接してリサーフREducedSURfaceField、RESURF領域が形成されている。リサーフ領域を形成することで、ゲートドレイン間の電界集中を緩和して、耐電圧を高くしている。しかしこれらのMOSFETでは、高電圧を印加したときにチャネル層にホールが蓄積する可能性がある。ホールの蓄積が進むと、素子が破壊される可能性がある。シリコン半導体デバイスでは、チャネル層に形成された、ホールの濃度が高いp層に、ボディ電極を形成してチャネル層からホールを引き抜くことができる。しかし、III族窒化物半導体では、p型不純物を高濃度にイオン注入すると、結晶品質が低下してしまう。結晶品質が低下するとオフ電流が増加して、電子デバイス特性が低下する可能性がある。このため、III族窒化物半導体では、p層を選択的に形成して、チャネル層からホールを引き抜くことが困難であった。上記課題を解決するために、本発明の第1の態様においては、III族窒化物半導体にドープされるとp型半導体になるp型不純物、および金属を有する合金からなる合金層と、合金層の下に接して形成され、III族窒化物半導体からなり、p型不純物が一部に拡散している半導体層と、合金層上に形成され、p型不純物の拡散係数が、半導体層より小さい拡散防止層と、を備える半導体デバイスを提供する。本発明の第2の態様においては、窒化ガリウムGaNからなる半導体層と、半導体層上に形成され、Znと金属を有するZn合金からなるZn合金層と、半導体層とZn合金層との間に形成され、半導体層に接し、Znの濃度がZn合金層より高い高濃度Zn層と、Zn合金層上に形成され、金属からなる電極層と、を備え、半導体層の、Zn拡散促進層と接する部分に、Znが拡散している半導体デバイスを提供する。本発明の第3の態様においては、III族窒化物半導体からなる半導体層を形成する半導体層形成工程と、III族窒化物半導体にドープされるとp型半導体になるp型不純物、および金属を有する合金からなる合金層を、半導体層に接して形成する合金層形成工程と、p型不純物の拡散係数が、半導体層より小さい拡散防止層を、合金層上に形成する拡散防止層形成工程と、合金層のp型不純物が、半導体層に拡散する不純物拡散工程と、を備える半導体デバイス製造方法を提供する。本発明の第4の態様においては、GaNからなる半導体層を形成する半導体層形成工程と、半導体層に接して、半導体層にZnを拡散させるZn拡散層を形成する拡散層形成工程と、Zn拡散層上に、Znおよび金属を有するZn合金からなり、Znの濃度がZn拡散層より低いZn合金層を形成する合金層形成工程と、Zn合金層上に、電極層を形成する工程と、Zn拡散層のZnが、半導体層に拡散するZn拡散工程と、を備える半導体デバイス製造方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1の実施形態に係る半導体層104およびオーミック電極102の模式的な断面図である。半導体層104は、III族窒化物半導体である。オーミック電極102は、半導体層104の上面に接して形成され、半導体層104とオーミック接合する。オーミック電極102は、合金層106、拡散防止層108、電極層110および保護層112を有する。半導体層104は、p領域120を有する。p領域120は、合金層106の下側に接して形成される。合金層106は、p型不純物、および他の金属を有する合金から形成される。合金層106に含まれていたp型不純物の一部が半導体層104に拡散して、p領域120を形成する。半導体層104および合金層106をアニールすることで、p領域120を形成してよい。このような構成により、III族窒化物半導体の半導体層104と合金層106がオーミック接合する。拡散防止層108は合金層106上に形成される。拡散防止層108は、合金層106に含まれるp型不純物の拡散係数が、半導体層104より小さい材料からなる。そのため拡散防止層108は、p型不純物が合金層106から拡散防止層108の側に、すなわち上側に拡散するのを防止する。合金層106に含まれるp型不純物は、拡散防止層108よりも半導体層104に拡散しやすいので、拡散防止層108は、p領域120の形成を促進する。電極層110は、拡散防止層108上に形成される。電極層110を形成する金属は、合金層106を構成する合金に含まれる金属の一部または全部と同一でよい。当該金属は、合金層106がp領域120とオーミックコンタクトする程度に仕事函数が大きい金属であってよい。保護層112は、電極層110上に形成される。保護層112は、電極層110の表面を覆って形成されることで、電極層110の酸化を防止する。また、保護層112は、ワイヤボンディングしやすい材料で形成してよい。これにより、オーミック電極102へのワイヤボンディングを容易にできる。一例として、保護層112は、Auで形成してよい。上述したように、合金層106に含まれていたp型不純物の一部または全部は、合金層106から半導体層104の全部または一部に拡散して、半導体層104の全部または一部にp領域120を形成する。p型不純物とは、III族窒化物半導体からなる半導体層104にドープされると、ドープされた領域がp型半導体になる不純物をいう。III族窒化物半導体がGaN、AlN、またはAlGaNである場合、p型不純物は、例えば、Znである。p領域120は、金属との間でオーミック接続する程度に、p型不純物がドープされている半導体の領域を指す。例えば、p領域120は、p型不純物がドープされてp型のキャリア濃度が1018cm-3程度、あるいはそれ以上の高い濃度である領域を指してよい。合金層106は、p型不純物と、その他の一種または二種以上の金属の合金からなってよい。合金層106は、例えば、p型不純物以外の金属が一種類のときは二元合金からなり、二種類のときは三元合金からなる。p型不純物がZnの場合の二元合金の例として、NiZn合金、PtZn合金、またはPdZn合金がある。p型不純物がZnの場合の三元合金の例として、NiAuZn合金がある。合金層106は、p型不純物と、電極層110を構成する金属の全部または一部と同じ金属とを含む合金であってよい。合金層106を構成する合金のp型不純物の濃度は、p型不純物が合金層106に全固溶する濃度を選んでよい。p型不純物が、合金層106に全固溶して、合金層106に金属層あるいは金属間化合物が分離した相を形成させないことで、熱などに対して合金層106を安定とすることができる。合金層106を形成するp型不純物以外の金属の仕事函数が、p領域120の価電子帯の中で最も高いエネルギー準位と、当該金属のフェルミ準位のエネルギー準位との差が、所定の値以下となるような値であってよい。半導体層104がGaNからなる場合には、半導体層104のバンドギャップが約3.4eVであり、電子親和力が1eV~3eVであるから、当該金属は、好ましくは仕事函数が4.5eV以上、より好ましくは、仕事函数が5eV以上である。合金層106は、合金層106とp領域120とがオーミック接続できる程度のp型不純物の濃度を有する。p型不純物の仕事函数が小さいときに、p型不純物の濃度が高くなると、合金層106の仕事函数が小さくなって、合金層106とp領域120がオーミック接続できなくなるからである。たとえば、合金層106のp型不純物の濃度は、10原子パーセント以下としてよい。p型不純物の濃度を10原子パーセント以下とすれば、当該p型不純物以外の金属の仕事函数の値に対する影響が小さいので、合金層106と半導体層104との間にオーミック接合を形成しやすい。拡散防止層108は、例えば、金属間化合物からなる。金属間化合物は、2種以上の金属または、金属と非金属の化合物であるから、金属間化合物からなる拡散防止層108におけるp型不純物の拡散係数は、半導体層104におけるp型不純物の拡散係数に比べると、無視できるほどに小さい。拡散防止層108は、p型不純物およびその他の金属の金属間化合物であってよい。拡散防止層108に含まれるp型不純物は、合金層106に含まれるp型不純物と同じであってよい。拡散防止層108に含まれるp型不純物以外の金属は、合金層106に含まれるp型不純物以外の金属の一部または全部と同じ金属であってよい。拡散防止層108は、一例として、p型不純物がZnである場合、ZnNi、Zn11Ni2、Zn22Ni3、ZnPt3、ZnPt,Zn17Pt、Zn10Pt3、Zn36.2Pt10.8、Zn8Pt、ZnPd2、ZnPd、Zn5.33Pd2.67、および、Zn10Pd3からなる群より選ばれた1以上の金属間化合物からなる。拡散防止層108は、高融点金属で形成してよい。高融点金属とは、融点が、合金層106の融点より高い金属をいう。高融点金属で形成された拡散防止層108は、アニール中にp型不純物が合金層106から拡散防止層108側に拡散するのを防ぐ。p型不純物がZnの場合、拡散防止層108は、ニオブNbおよびモリブデンMoの一方または両方で形成してよい。高融点金属からなる拡散防止層108の厚さは、50nm以上としてよい。50nm以上の膜厚があれば、合金層106に含まれるp型不純物が、拡散防止層108側に拡散するのを防ぐことができる。電極層110は、合金層106を形成するp型不純物以外の金属と同じ金属で形成されてよい。例えば、合金層106がNiZn合金、PtZn合金、またはPdZn合金の場合に、電極層110は、それぞれ、Ni、PtまたはPdからなる。電極層110は、オーミック電極102の抵抗が小さくなるように、合金層106、拡散防止層108および保護層112のそれぞれよりも厚く形成されてよい。以下、オーミック電極102の形成方法を説明する。オーミック電極102は、半導体層104上に、オーミック電極102を構成する層を順次積層して形成する。すなわち、まず、半導体層104上に合金層106を形成する。合金層106上に拡散防止層108を形成する。拡散防止層108上に電極層110を形成する。電極層110上に保護層112を形成する。合金層106、拡散防止層108、電極層110および保護層112は、スパッタ、あるいは、蒸着により形成してよい。合金層106および半導体層104をアニールして、合金層106から半導体層104にp型不純物を拡散させる。アニールでは、半導体層104およびオーミック電極102全体が加熱されてよい。こうして半導体層104の全部または一部にp領域120が形成される。p領域120が形成されることにより、オーミック電極102が、半導体層104とオーミック接続する。電極層110が、p型不純物の拡散防止層108から保護層112への拡散を防止する。p型不純物がZnであり、保護層112がAuからなる場合、ZnがAu中に拡散すると、保護層112とワイヤボンディングの密着性が低下する。保護層112と拡散防止層108との間に電極層110を形成することで、保護層112のワイヤボンディングの密着性の低下を防止できる。拡散防止層108がp型不純物を含まない場合には、電極層110を省略してもよい。p型不純物を含まない拡散防止層108の例は、高融点金属からなる拡散防止層108である。一例として、拡散防止層108は、ニオブNbおよびモリブデンMoの一方または両方で形成してよい。電極層110を省略した場合は、オーミック電極102の抵抗が低くなるように、拡散防止層108または保護層112の一方または両方を厚く形成してよい。アニールは、半導体層104上に、合金層106および拡散防止層108を形成した後に行うことが好ましい。電極層110および保護層112を形成する前に行っても、形成した後に行ってもよい。電極層110を形成した後にアニールを行った場合、アニール後にオーミック電極102と半導体層104との間の抵抗を検査することができる。p型不純物がZnである場合、Znは飽和蒸気圧が高いので、拡散防止層108を形成する前に減圧下で加熱すると、Znが合金層106から蒸発することがある。Znが合金層106から蒸発すると、合金層106の中のZnが蒸発の起こっている面、すなわち上面に向かって合金層106内のZnが拡散して、半導体層104へのZnの拡散が妨げられる。拡散防止層108を形成してからアニールを行うことで、Znの蒸発を防ぐことができる。図2は、本発明の第2の実施形態に係る半導体層104およびオーミック電極102の模式的な断面図である。図2において図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有してよい。半導体層104は、III族窒化物半導体である。オーミック電極102は、半導体層104の上面に、接して形成され、半導体層104とオーミック接合する。オーミック電極102は、高濃度p型不純物層130、合金層106、拡散防止層108、電極層110および保護層112を有する。半導体層104は、p領域120を有する。p領域120は、高濃度p型不純物層130の下側に接して形成される。高濃度p型不純物層130は、p型不純物を、合金層106より高い濃度で有する。高濃度p型不純物層130に含まれていたp型不純物の一部が半導体層104に拡散して、p領域120を形成する。半導体層104および高濃度p型不純物層130をアニールすることで、p領域120を形成してよい。このような構成により、III族窒化物半導体の半導体層104と高濃度p型不純物層130がオーミック接合する。高濃度p型不純物層130は、合金層106よりp型不純物の濃度が高いので、高濃度p型不純物層130によって、半導体層104へのp型不純物の拡散は、高濃度p型不純物層130がないときより促進される。高濃度p型不純物層130は、例えば、ZnOx0≦x<1からなる。ZnOをスパッタで製膜して、その後、加熱してZnOx0≦x<1としてよい。この場合、高濃度p型不純物層130上に合金層106を形成する前に、ZnOを加熱してZnOx0≦x<1とすることが好ましい。加熱により、ZnOからOが脱離してZnOx0≦x<1となる過程が、合金層106に妨げられないからである。高濃度p型不純物層130の厚さと、p型不純物の濃度は、p型不純物と合金層106の界面で金属間化合物を作らないように選択してよい。例えば、高濃度p型不純物層130の厚さを0.5nm~1nmとしてよい。オーミック電極102は、半導体層104上に、オーミック電極102を構成する層を順次積層して形成してよい。まず、半導体層104上に高濃度p型不純物層130を形成する。次に、高濃度p型不純物層130上に合金層106を形成してよい。合金層106上に拡散防止層108を形成してよい。次に、拡散防止層108上に電極層110を形成してよい。電極層110上に保護層112を形成してよい。次に、合金層106、拡散防止層108、電極層110および保護層112は、スパッタ、あるいは、蒸着により形成してよい。高濃度p型不純物層130、合金層106および半導体層104をアニールして、高濃度p型不純物層130および合金層106から半導体層104にp型不純物を拡散させる。当該アニール後に高濃度p型不純物層130がなくなるように高濃度p型不純物層130の材料および膜厚を選んでもよい。例えば、薄いZnからなる高濃度p型不純物層130を形成してもよい。半導体層104の全部または一部にp領域120を形成して、オーミック電極102を、半導体層104とオーミック接続させる。拡散防止層108がp型不純物を含まない場合に、電極層110を省略してもよい。p型不純物を含まない拡散防止層108の例は、高融点金属からなる拡散防止層108である。一例として、拡散防止層108は、ニオブNbおよびモリブデンMoの一方または両方で形成してよい。図2に示した例において、合金層106を省略してよい。合金層106を省略しても、高濃度p型不純物層130のp型不純物が半導体層104に拡散して、p領域120が形成される。図3は、NiとZnの状態図である。NiとZnの合金において、Znの比率が全体の26原子パーセント以下であれば、全固溶することが示されている。また、NiとZnの系では、Znの比率が全体の45原子パーセント以上で、NiとZnの金属間化合物を形成することが示されている。合金層106は、Znが全固溶する組成からなるNiZn合金からなってよい。拡散防止層108は、NiとZnが金属間化合物を形成する組成を有してよい。図4は、PtとZnの状態図である。PtとZnの合金において、Znの比率が全体の19原子パーセントより小さければ、全固溶することが示されている。また、PtとZnの系では、Znの比率が全体の19原子パーセント以上で、PtとZnの金属間化合物を形成することが示されている。合金層106は、Znが全固溶する組成からなるPtZn合金からなってよい。拡散防止層108は、PtとZnが金属間化合物を形成する組成を有してよい。図5は、PdとZnの状態図である。PdとZnの合金において、Znの比率が全体の9原子パーセントより小さければ、全固溶することが示されている。また、PdとZnの系では、Znの比率が全体の32原子パーセント以上で、PdとZnの金属間化合物を形成することが示されている。合金層106は、Znが全固溶する組成からなるPdZn合金からなってよい。拡散防止層108は、PdとZnが金属間化合物を形成する組成を有してよい。なお、図3、図4および図5は物質材料研究機構データベースステーションのAtomWorksから引用した。図6は、GaNの状態密度DOS:densityofstatesをシミュレーションした結果を示す。実線はGaNにZnをドープした場合であり、破線はGaNにMgをドープした場合である。横軸が電子のエネルギーを表し、0eVがフェルミエネルギーに相当する。また、第一原理電子状態計算の結果、GaN中にZnを含む系の凝集エネルギーは原子数あたり-9.04eVであった。一方、GaN中にMgを含む系の凝集エネルギーは原子数あたり-3.93eVであった。比較例として、完全結晶の凝集エネルギーは原子数当たり-3.63eVである。シミュレーションは、アドバンスソフト株式会社製のAdvance/PHASEを用いた。また、計算にはVanderbilt型のウルトラソフト擬ポテンシャルを用いた。また、交換相互作用は、一般化勾配近似の範囲で計算した。原子モデルとして、Ga原子15個、窒素原子16個および不純物原子1個の32原子からなるスーパーセルを用いた。カットオフエネルギーは、波動函数および電化密度分布で、それぞれ25Ryおよび230Ryとした。k点サンプルは3×3×4とし、計算したバンド数は100である。図6に示した結果および凝集エネルギーの計算結果から、GaNの表面に存在するZnがGaNに容易に固溶してp領域を形成することがわかる。すなわち、GaN中にZnを含む系の凝集エネルギーが、完全結晶の凝集エネルギーより小さいので、GaNの表面にZnが存在するよりも、GaN中にZnが存在する方が安定である。また、図6に示されるように、GaN中にZnが存在すれば、0eV付近の浅いアクセプタ準位ができるので、GaN中に高い濃度のホールが形成されることがわかる。したがって、GaNからなる半導体層104上に、Zn合金からなる合金層106を形成してからアニールすることによって、ZnがGaNに固溶して、半導体層104中にp領域120が形成される。半導体層104と合金層106の間に、Znを含む高濃度p型不純物層130を形成しても同様である。図7は、本発明の第3の実施形態に係るpnダイオード素子250の模式的な断面図である。図7において図1および図2と同一の符号を付した要素は、図1または図2において説明した要素と同一の機能および構成を有してよい。pnダイオード素子250は、基板200,バッファ層202、n半導体層204、n型半導体層205、p型半導体層206、カソード電極208、およびオーミック電極102を備える。p型半導体層はp型GaNである。オーミック電極102は、第1のまたは第2の実施形態に示した構成を有する。p型半導体層206は、p領域120を有する。p領域120は、オーミック電極102に接して形成される。オーミック電極102は、p型半導体層206とオーミック接合する。基板200はサファイアからなってよい。基板200上に形成されたバッファ層202は、厚さ30nmのGaNからなってよい。GaNからなるバッファ層202は、基板200をMOCVD装置に設置してから、トリメチルガリウムTMGaとアンモニアNH3とを、それぞれ、14μmol/min、12L/minの流量で、MOCVD装置のチャンバーに導入して、エピタキシャル成長させてよい。成長温度は例えば550°Cである。n半導体層204が、バッファ層202上に形成される。n半導体層204は、n型GaNからなる。n型GaNとは、n型GaNより、n型不純物の濃度あるいはn型キャリアの濃度が高いGaNをいう。n半導体層204は、厚さ500nmで、n型のキャリア濃度が2×1018cm-3の、n型GaNからなってよい。n型GaNからなるn半導体層204は、TMGaとNH3とを、それぞれ、58μmol/min、12L/minの流量で、MOCVD装置のチャンバーに導入して、エピタキシャル成長させてよい。同時に、シランSiH4を導入して、SiをGaNにドープしてn型としてよい。SiH4の流量は所定のキャリア濃度に応じて調整する。成長時の圧力を200Torr、成長温度を1050°Cとしてよい。n半導体層204はカソード電極208とのコンタクト層として働けば、キャリア濃度は任意である。n型半導体層205が、n半導体層204上に形成される。n型半導体層205は、n型GaNからなる。n型半導体層205は、厚さ2μmで、n型のキャリア濃度が5×1016cm-3の、n型GaNからなってよい。n型半導体層205は、n半導体層204と同様に形成してよい。SiH4の流量が所定のキャリア濃度に応じて調整される。p型半導体層206が、n型半導体層205上に形成される。p型半導体層206はp型GaNからなってよい。p型半導体層206は、厚さ500nmで、Mgの濃度が1×1018cm-3の、p型のGaNで形成されてよい。p型GaNからなるp型半導体層206は、TMGaとNH3とを、それぞれ、19μmol/min、12L/minの流量で、MOCVD装置のチャンバーに導入して、エピタキシャル成長させてよい。同時に、ビスシクロペンタジエニルマグネシウムCp2Mgを導入して、MgをGaNにドープしてp型としてよい。Cp2Mgの流量は所定のキャリア濃度に応じて調整する。成長時の圧力を200Torr、成長温度を1050°Cとしてよい。p型半導体層206のp型不純物は、Mg以外に、ZnあるいはBeでもよい。カソード電極208が、n半導体層204上に形成される。カソード電極208は金属で形成してよい。カソード電極208は、n半導体層204上に形成された厚さ25nmのTiからなる層と、Tiからなる層上に形成された厚さ300nmのAlからなる層の積層であってよい。カソード電極208は、基板200上に、バッファ層202、n半導体層204、n型半導体層205およびp型半導体層206を形成した後に、n型半導体層205およびp型半導体層206の一部分を除去して、露出したn半導体層204上に形成してよい。カソード電極208は、次のようにして形成してよい。基板200上に、バッファ層202、n半導体層204、n型半導体層205およびp型半導体層206を形成した後に、p型半導体層206上に、プラズマCVDでSiO2膜を形成する。次に、SiO2膜上にフォトレジストを塗布して、フォトリソグラフィでパターニングしてから、フッ化水素酸系水溶液を用いて、カソード電極208を形成する部分のSiO2膜を除去する。パターニングで形成されたSiO2膜は、例えば、直径160μmの円形であってよい。次に、ドライエッチング装置で、SiO2膜が除去された部分のp型半導体層206およびn型半導体層205を除去して、n半導体層204を露出させる。スパッタで、TiおよびAlからなるカソード電極208を、露出したn半導体層204上に積層する。その後、SiO2膜が、フッ化水素酸系溶液で除去されてよい。この場合、n型半導体層205およびp型半導体層206は、直径160μmの円筒状の形状となる。カソード電極208が、170μmの内径で形成されてよい。オーミック電極102が、p型半導体層206上に形成される。オーミック電極102は、図1に示すように、合金層106、拡散防止層108、電極層110および保護層112を有してよい。オーミック電極102は、図2に示すように、高濃度p型不純物層130、合金層106、拡散防止層108、電極層110および保護層112を有してよい。オーミック電極102は、例えば、直径150μmの円形である。合金層106は、p型半導体層206の上面に接して形成されてよい。合金層106は、厚さ50nmのNiZn合金層で形成されてよい。合金層106は、例えば、Znを1原子パーセント含むNiZn合金である。拡散防止層108は、合金層106上に形成されてよい。拡散防止層108は、厚さ50nmのZnNi金属間化合物層で形成されてよい。電極層110は、拡散防止層108上に形成されてよい。電極層110は、厚さ100nmのNiで形成されてよい。保護層112は、電極層110上に形成される。保護層112は、厚さ200nmのAuで形成されてよい。p型半導体層206およびオーミック電極102が、700°Cで30分間、熱処理アニールされてよい。当該熱処理により、合金層106に含まれるZnがp型半導体層206に拡散してよい。合金層106に接するp型半導体層206の一部が、p領域となって、オーミック電極102とp型半導体層206の間がオーミック接合される。オーミック電極102はpnダイオード素子250のアノード電極として動作する。カソード電極208およびn半導体層204は、同時にアニールされて、オーミック接続してよい。以上のようにして形成されたpnダイオード素子250は、良好な整流特性を示した。また、耐圧が、600V以上であった。オーミック電極102は、合金層106の下に、さらに、p型半導体層206に接して、ZnOx0≦x<1からなる高濃度p型不純物層130を備えてもよい。この場合、p型半導体層206上にZnOからなる高濃度p型不純物層130をスパッタで形成後に、熱処理を行って、ZnOx0≦x<1としてよい。p型不純物層へのZnの拡散は、高濃度p型不純物層130によって、高濃度p型不純物層130が形成されていない場合よりも、促進される。図8は、本発明の第4の実施形態に係るMOSFET350の模式的な断面図である。図8において図7と同一の符号を付した要素は、図7において説明した要素と同一の機能および構成を有してよい。MOSFET350は、基板200,バッファ層202、クラック抑制層304,GaN層306、p型半導体層308、ゲート酸化膜314、ソース電極316、ドレイン電極318、ゲート電極320およびオーミック電極102を備える。p型半導体層308は、p領域120を有する。p領域120は、オーミック電極102に接して形成される。オーミック電極102は、p型半導体層308とオーミック接合する。オーミック電極102は、第1または第2の実施形態に示した構成を有する。オーミック電極102は、MOSFET350のボディ電極としてはたらき、p型半導体層308から、ホールを引き抜く。p型半導体層308は、ソース電極316およびドレイン電極318と接して、コンタクト領域310を有する。p型半導体層308は、ゲート電極320の下部の領域と、ドレイン電極318に接するコンタクト領域310との間に、リサーフ領域312を有する。基板200は、面方位111の、厚さ1mmのシリコン基板200であってよい。バッファ層202は厚さ40nmのAlNからなってよい。AlNからなるバッファ層202は、基板200をMOCVD装置に設置してから、トリメチルアルミTMAlとNH3とを、それぞれ、175μmol/min、35L/minの流量で、MOCVD装置のチャンバーに導入して、エピタキシャル成長させてよい。成長温度は、例えば1000°Cである。バッファ層202上に、クラック抑制層304が形成される。クラック抑制層304は、GaNからなる層、および、AlNからなる層の積層を繰り返して形成されていてよい。クラック抑制層304によって、エピタキシャル膜に発生するクラックを抑制し、かつ、基板200のそり量を制御する。GaNからなる層は厚さ180nmであってよい。AlNからなる層は厚さ20nmであってよい。積層の繰り返し回数は、例えば、12回である。GaNからなる層は、TMGaとNH3とを、それぞれ、58μmol/min、12L/minの流量で導入して、エピタキシャル成長させてよい。AlNからなる層は、TMAlとNH3とを、それぞれ、195μmol/min、12L/minの流量で導入して、エピタキシャル成長させてよい。クラック抑制層304上にGaN層306が形成される。GaN層306は、厚さ100nmのGaNからなってよい。GaN層306はバッファの働きをする。GaN層306は、TMGaとNH3とを、それぞれ、58μmol/min、12L/minの流量で導入して、1050°Cの成長温度、および、50Torrの圧力下で、エピタキシャル成長させてよい。GaN層306上に、p型半導体層308が形成される。p型半導体層308はMOSFET350の反転層として機能する。p型半導体層308は、厚さ500nmの、Mgがドープされたp型GaNからなってよい。p型半導体層308は、TMGaとNH3とを、それぞれ、19μmol/min、12L/minの流量で導入して、1050°Cの成長温度、および、200Torrの圧力下で、エピタキシャル成長させてよい。このとき、Cp2Mgを導入してMgをドープしてよい。p型半導体層308のアクセプタ濃度が1×1017cm-3となるように、Cp2Mgの流量を調整してよい。p型半導体層308にドープするp型のドーパントは、ZnまたはBeでもよい。p型半導体層308の一部に、リサーフ領域312が形成される。リサーフ領域312は、ゲート電極320とドレイン側のコンタクト領域310と間に形成されて、電界を緩和する。リサーフ領域312は、n型不純物をドープした、n-GaNからなってよい。n-GaNからなる領域は、p型半導体層308の一部に、厚さ50nmで、n型キャリア濃度が5×1017cm-3~3×1018cm-3となるように、Siをイオン注入して形成してよい。p型半導体層308の一部に、コンタクト領域310が形成されてよい。コンタクト領域310は、ソース電極316およびドレイン電極318に接する、p型半導体層308の一部分に形成されて、ソース電極316およびドレイン電極318と、p型半導体層308との間に電気的に接続をとる。コンタクト領域310は、n型不純物をドープしたnGaNからなってよい。コンタクト領域310は、p型半導体層308の一部に、n型キャリア濃度が5×1018cm-3となるように、Siをイオン注入して形成してよい。リサーフ領域312およびコンタクト領域310をイオン注入で形成した後、800°C~900°Cで1時間の熱処理を行って、イオン注入による照射損傷を回復させてよい。p型半導体層308上に、ゲート酸化膜314が形成されてよい。ゲート酸化膜314は、厚さ60nmのSiO2からなってよい。ゲート酸化膜314はプラズマCVDで形成してよい。ゲート酸化膜314の一部を除去して、ゲート酸化膜314から露出したコンタクト領域310上に、ソース電極316およびドレイン電極318が形成されてよい。ソース電極316およびドレイン電極318は、厚さ25nmのTiからなる層と、Tiの層上に形成された厚さ300nmのAlからなる層の積層であってよい。p型半導体層308上に、ゲート酸化膜314の一部を除去して、オーミック電極102が形成されてよい。オーミック電極102は、p型半導体層308の、コンタクト領域310またはリサーフ領域312が形成されていない部分に形成されて、ボディ電極として機能する。ソース電極316およびドレイン電極318を形成するために、ゲート酸化膜314上にフォトレジストを塗布して、露光および現像を行ってから、ゲート酸化膜314がエッチングで除去されてよい。エッチングはフッ化水素酸系水溶液を用いてよい。ゲート酸化膜314が除去された、コンタクト領域310上に、TiおよびAlをスパッタで製膜して、ソース電極316およびドレイン電極318を形成してよい。オーミック電極102が、p型半導体層308の上面に接して形成される。オーミック電極102は、図1に示すように、合金層106、拡散防止層108、電極層110および保護層112を有してよい。図8の合金層106は、p型半導体層308の上面に接して形成される。合金層106は、厚さ50nmのPtZn合金層で形成されてよい。合金層106は、例えば、Znを1原子パーセント含むPtZn合金である。拡散防止層108は、合金層106上に形成される。拡散防止層108は、厚さ50nmのZnPt3金属間化合物層で形成されてよい。電極層110は、拡散防止層108上に形成される。電極層110は、厚さ100nmのPtで形成されてよい。保護層112は、電極層110上に形成される。保護層112は、厚さ200nmのAuで形成されてよい。オーミック電極102はスパッタ法または真空蒸着法で形成されてよい。p型半導体層308およびオーミック電極102が、700°Cで30分間、熱処理アニールされて、合金層106に含まれるZnがp型半導体層308に拡散してよい。合金層106に接するp型半導体層308の一部が、p領域となって、オーミック電極102とp型半導体層308の間がオーミック接合される。オーミック電極102はボディ電極として機能して、MOSFET350が動作するときにp型半導体層308からホールを引き抜く。ソース電極316およびドレイン電極318と、コンタクト領域310とは、これと同時にアニールされ、互いにオーミック接続してよい。オーミック電極は、合金層106の下に、p型半導体層308に接して、高濃度p型不純物層130を、さらに備えてもよい。高濃度p型不純物層130は、ZnOx0≦x<1からなってよい。ゲート酸化膜314上の、ソース電極316側のコンタクト領域310と、リサーフ領域312との間に、ゲート電極320が形成されてよい。ゲート電極320は、リンをドープしたp型ポリシリコンからなってよい。p型ポリシリコンは低圧CVDで形成されてよい。MOSFET350のゲート電極320/ソース電極316間の距離が5μm、ゲート電極320/ドレイン電極318間の距離が20μm、ゲート長が2μm、ゲート幅が200μmであってよい。MOSFET350は耐圧の高い素子となる。図9は、本発明の第5の実施形態に係るMOSFET360の模式的な断面図である。図9において図8と同一の符号を付した要素は、図8において説明した要素と同一の機能および構成を有してよい。MOSFET360は、基板200,バッファ層202、クラック抑制層304,GaN層306、p型半導体層308、ドリフト層322,電子供給層324、ゲート酸化膜314、ソース電極316、ドレイン電極318、ゲート電極320およびオーミック電極102を備える。p型半導体層308は、p領域120を有する。p領域120は、オーミック電極102に接して形成される。オーミック電極102は、p型半導体層308とオーミック接合する。オーミック電極102は、第1または第2の実施形態に示した構成を有する。オーミック電極102は、MOSFET350のボディ電極としてはたらき、p型半導体層308から、ホールを引き抜く。以下に、図8に示したMOSFET350との相違点を説明する。GaN層306上に形成されたp型半導体層308は、厚さ450nmの、Mgがドープされたp型GaNからなってよい。p型半導体層308は、反転層として機能する。p型GaNは、TMGaとNH3とを、それぞれ、19μmol/min、12L/minの流量で導入して、1050°Cの成長温度、および、200Torrの圧力下で、エピタキシャル成長させてよい。このとき、Cp2Mgを導入してMgをドープしてよい。p型半導体層308のアクセプタ濃度が1×1017cm-3となるように、Cp2Mgの流量を調整してよい。p型半導体層308にドープするp型のドーパントは、ZnまたはBeでもよい。p型半導体層308は、p型不純物以外に、遷移金属をドープしてよい。遷移金属の濃度は、アクセプタ濃度と同程度以下が好ましい。ドープされた遷移金属が、p型半導体層308中の、n型の残留キャリアを補償して、MOSFET360の耐圧が向上する。ただし、遷移金属の濃度が高すぎると、MOSFET360のオン抵抗が大きくなることがある。例えば、p型不純物層は、5×1016cm-3のFeがドープされる。p型不純物層を形成するときに、ビスシクロペンタジエニル鉄Cp2Feを5sccmの流量で導入して、p型不純物層に当該ドープ量のFeがドープできる。Feをドープするために、ビスエチルシクロペンタジエニル鉄EtCp2Feを用いてもよい。p型不純物層にドープされる遷移金属は、Niでもよい。Niをドープするために、アリルシクロペンタジエニルニッケルAllylCpNi、ビスシクロペンタジエニルニッケルCp2Ni、または、テトラキスフォスファラストリフルオライドニッケルNiPF34を用いてもよい。ドリフト層322が、p型不純物層上に形成される。ドリフト層322は、厚さ50nmのGaNからなってよい。ドリフト層322は、TMGaとNH3とを、それぞれ、19μmol/min、12L/minの流量で導入して、1050°Cの成長温度、および、200Torrの圧力下で、エピタキシャル成長させてよい。電子供給層324が、ドリフト層322上に形成される。電子供給層324は、厚さ20nmのAlyGa1-yNからなってよい。ドリフト層322は、TMAl、TMGaおよびNH3を、それぞれ、100μmol/min、19μmol/min、および、12L/minの流量で導入して、1050°Cの成長温度で、エピタキシャル成長させてよい。電子供給層324のAlyGa1-yNをX線回折で評価したところ、y=0.22であった。電子供給層324上に、ソース電極316およびドレイン電極318が形成されてよい。ソース電極316およびドレイン電極318は、電子供給層324とドリフト層322との界面に形成される2次元電子ガス層にオーミック接触する。ソース電極316およびドレイン電極318は、例えば、電子供給層324上に形成された厚さ25nmのTiからなる層と、Tiの層上に形成された厚さ300nmのAlからなる層との積層である。電子供給層324およびドリフト層322が、ソース電極316とドレイン電極318との間の一部で除去されて、p型半導体層308が露出し、さらに、p型半導体層308の露出した部分が厚さ方向に一部分除去されて、リセス面を形成してよい。ソース電極316とドレイン電極318との間の、電子供給層324の表面および側面、ドリフト層322の側面、ならびに、p型半導体層308は、ゲート酸化膜314で覆われてよい。ゲート酸化膜314は、厚さ60nmのSiO2からなってよい。ゲート酸化膜314上の、ソース電極316側のコンタクト領域310と、リサーフ領域312との間に、ゲート電極320が形成されてよい。ソース電極316とドレイン電極318との間以外の部分で、電子供給層324およびドリフト層322が除去されてp型半導体層308が露出し、さらに、p型半導体層308の露出した部分が厚さ方向に一部分除去されてよい。当該部分のp型半導体層308上に、オーミック電極102を形成してよい。オーミック電極102は、ボディ電極として機能して、MOSFET360が動作中に、p型半導体層308からホールを引き抜いてよい。ソース電極316、ドレイン電極318、ゲート酸化膜314、および、オーミック電極102は以下のように形成してよい。まず、基板200上に、バッファ層202、クラック抑制層304、GaN層306、p型半導体層308、ドリフト層322、電子供給層324を形成する。その後、電子供給層324上にSiO2膜を形成する。ゲート電極320およびオーミック電極102を形成すべき部分のSiO2膜を除去するために、SiO2膜上にフォトレジストを塗布してフォトリソグラフィ工程でパターニングを行ってから、フッ化水素酸系溶液で、SiO2膜の一部を除去する。SiO2膜の開口部分の、電子供給層324およびドリフト層322をドライエッチングし、さらに、当該部分のp型半導体層308を深さ方向に一部分ドライエッチングする。p型半導体層308のエッチングされる深さは、例えば、20nmである。その後、SiO2膜をフッ化水素酸系水溶液で除去する。次に、ゲート酸化膜314が、電子供給層324を覆って、また、電子供給層324、ドリフト層322およびp型半導体層308の一部が除去された部分を覆って、プラズマCVDで形成されてよい。ソース電極316、ドレイン電極318およびオーミック電極102を形成する部分のゲート酸化膜314が、フッ化水素酸系溶液によるエッチングで除去される。その後、ソース電極316およびドレイン電極318がスパッタ法または真空蒸着法で形成されてよい。オーミック電極102が、p型半導体層308の上面に接して形成される。オーミック電極102は、図1に示すように、合金層106、拡散防止層108、電極層110および保護層112を有してよい。合金層106は、p型半導体層308の上面に接して形成されてよい。合金層106は、厚さ50nmのPdZn合金層で形成されてよい。合金層106は、例えば、Znを1原子パーセント含むPdZn合金である。拡散防止層108は、合金層106上に形成される。拡散防止層108は、厚さ50nmのZnPd2金属間化合物層で形成されてよい。電極層110は、拡散防止層108上に形成される。電極層110は、厚さ100nmのPdで形成されてよい。保護層112は、電極層110上に形成される。保護層112は、厚さ200nmのAuで形成されてよい。オーミック電極102はスパッタ法または真空蒸着法で形成されてよい。p型半導体層308およびオーミック電極102が、700°Cで30分間、熱処理アニールされて、合金層106に含まれたZnがp型半導体層308に拡散してよい。合金層106に接するp型半導体層308の一部が、p領域となって、オーミック電極102とp型半導体層308の間がオーミック接合される。ソース電極316およびドレイン電極318と、電子供給層324とが、これと同時にアニールされ、互いにオーミック接続してよい。オーミック電極は、合金層106の下に、p型半導体層308に接して、高濃度p型不純物層130を、さらに備えてもよい。高濃度p型不純物層130は、ZnOx0≦x<1からなってよい。ソース電極316とドレイン電極318との間の、ゲート絶縁膜上には、ゲート電極320が形成されてよい。ゲート電極320は、リンをドープしたp型ポリシリコンからなってよい。p型ポリシリコンは低圧CVDで形成されてよい。MOSFET360は、一例として、ゲートソース間距離が5μm、ゲートドレイン間距離が20μm、ゲート長が2μm、ゲート幅が200μmとしてよい。ゲート長は、電流と平行な方向のゲート電極320の長さである。ゲート幅は、ゲート電極320の幅である。ゲートソース間距離は、ゲート電極320のソース電極316側の端部と、ソース電極316のゲート電極320側の端部との距離である。ゲートドレイン間距離は、ゲート電極320のドレイン電極318側の端部と、ドレイン電極318のゲート電極320側の端部との距離である。MOSFET360は、ドリフト層322と電子供給層324の界面に2次元電子ガス層が形成されるので、オン抵抗が低い。また、MOSFET360は、オーミック電極102がボディ電極として働くので耐圧が高くなる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。"