"複数のバンクを有する半導体記憶装置において、前記複数のバンクを相互に接続する複数ビット幅を有するバスと、所定のバンクとの間で前記バスを用いてデータを転送する第1のデータ転送手段と、他のバンクとの間で前記バスを用いてデータを転送する第2のデータ転送手段と、前記第1のデータ転送手段が前記複数ビット幅を有するバスの一部を用いてデータを転送し、前記第2のデータ転送手段が前記第1のデータ転送手段が未使用のビットの一部または全部を用いてデータを転送する第1の転送モードと、前記第1または第2のデータ転送手段の何れかが前記バスの全部を用いてデータを転送する第2の転送モードとを、バースト転送されるデータの個数に応じて切り替える制御手段と、を有することを特徴とする半導体記憶装置。前記第1または第2のデータ転送手段によるデータの転送中に、新たなコマンドの入力を禁止するコマンド入力禁止手段を更に有することを特徴とする請求項1記載の半導体記憶装置。前記第1のデータ転送手段および前記第2のデータ転送手段は、各バンクに設けられ、前記複数ビット幅を有するバスの何れのビットで、自身のバンクのデータを読み出すか選択するスイッチ素子群を有し、前記第1の転送モードにおいて、前記第1のデータ転送手段の前記スイッチ素子群と、前記第2のデータ転送手段の前記スイッチ素子群は、他方のスイッチ素子群で選択されなかったビットを選択して、前記自身のバンクのデータを読み出していくことを特徴とする請求項1記載の半導体記憶装置。ところで、以上に示す従来例においては、バースト転送中のインタラプトが許容されていた。即ち、バースト転送実行中に、他のコマンドが入力された場合には、最後のコマンドを優先的に実行するために、実行中のコマンドの実施を中止する構成となっていた。具体的に説明すると、図11に示すRD2コマンドが入力されて、このコマンドに対するデータを転送中に、RD3コマンドが入力されたとすると、RD2コマンドに対応するデータQ22の転送が終了した時点で、インターリーブがなされて、RD3コマンドに対応するデータQ31の転送が開始される。しかしながら、このようなインターリーブを許容するためには、バースト転送中においても、新たに入力されるコマンドに対するチェックを行う必要があり、また、バースト転送が要求された場合にはADD入力回路6からのADDまたはバーストアドレス発生回路10からのBADDの何れかを選択する処理が必要になっていた。その結果、以上のような判断処理が必要になることから、高速動作に対するマージンが十分に確保できないという問題点があった。また、半導体記憶装置は、設定可能な最大バースト長に応じたビット幅のデータバスを有することが一般的である。例えば、最大バースト長が4ビットである場合には、4ビットの幅のデータバスを有する場合が多い。ところで、バースト長を4ビットに設定した場合には、4ビットのデータを送出するのに必要な時間例えば、2CLK中にデータを転送すればよい。しかしながら、バースト長を2ビットに設定した場合には、2ビットのデータを送出するのに必要な時間例えば、1CLK中にデータを転送しなければならない。従って、最低のバースト長が設定された場合には、動作のマージンの確保が困難であり、高速動作に適しないという問題点があった。本発明はこのような点に鑑みてなされたものであり、高速動作を可能とする半導体記憶装置を提供することを目的とする。本発明では上記課題を解決するために、図1に示す、複数のバンク104を具備し、単一のコマンドの入力により、所定のバンク内の複数のデータを連続してアクセスするバースト転送モードを有する半導体記憶装置において、前記コマンドの入力を受けるコマンド入力手段100と、前記コマンドに対応する所定のバンクを選択するバンク選択手段101と、前記バンク選択手段101によって選択されたバンクを対象としてバースト転送を実行するバースト転送手段102と、前記バースト転送手段102によるバースト転送中に、前記コマンド入力手段100が新たなコマンドの入力を受けることを禁止するコマンド入力禁止手段103と、を有することを特徴とする半導体記憶装置が提供される。ここで、コマンド入力手段100は、コマンドの入力を受ける。バンク選択手段101は、コマンドに対応する所定のバンクを選択する。バースト転送手段102は、バンク選択手段101によって選択されたバンクを対象としてバースト転送を実行する。コマンド入力禁止手段103は、バースト転送手段102によるバースト転送中に、コマンド入力手段100が新たなコマンドの入力を受けることを禁止する。また、複数のバンクを有する半導体記憶装置において、前記複数のバンクを相互に接続する複数ビット幅を有するバスと、所定のバンクとの間で前記複数ビット幅を有するバスの一部を用いてデータを転送する第1のデータ転送手段と、他のバンクとの間で前記所定のバンクが未使用のビットの一部または全部を用いてデータを転送する第2のデータ転送手段と、を有することを特徴とする半導体記憶装置が提供される。ここで、バスは、複数のバンクを相互に接続する複数ビットを有する。第1のデータ転送手段は、所定のバンクとの間で複数ビット幅を有するバスの一部を用いてデータを転送する。第2のデータ転送手段は、他のバンクとの間で第1のバンクが未使用のビットの一部または全部を用いてデータを転送する。本発明では、複数のバンクを具備し、単一のコマンドの入力により、所定のバンク内の複数のデータを連続してアクセスするバースト転送モードを有する半導体記憶装置において、コマンドの入力を受けるコマンド入力手段と、コマンドに対応する所定のバンクを選択するバンク選択手段と、バンク選択手段によって選択されたバンクを対象としてバースト転送を実行するバースト転送手段と、バースト転送手段によるバースト転送が開始された場合には、コマンド入力手段が新たなコマンドの入力を受けることを禁止するコマンド入力禁止手段と、を設けるようにしたので、高速動作時においても安定な動作を実現することが可能になる。また、複数のバンクを有する半導体記憶装置において、複数のバンクを相互に接続するnビットの幅を有するバスと、所定のバンクとの間でnビットの幅を有するバスの一部を用いてデータを転送する第1のデータ転送手段と、他のバンクとの間で第1のバンクが未使用のビットの一部または全部を用いてデータを転送する第2のデータ転送手段と、を設けるようにしたので、最大バースト長を下回るバースト長を設定した場合でも安定に動作することが可能になる。以下、本発明の実施の形態を図面を参照して説明する。図1は、本発明の動作原理を説明する原理図である。この図において、コマンド入力手段100は、外部からコマンドの入力を受ける。バンク選択手段101は、バンク群104の中から、コマンドに対応する所定のバンクを選択する。バースト転送手段102は、バンク選択手段101によって選択されたバンクを対象としてバースト転送を実行する。コマンド入力禁止手段103は、バースト転送手段102によるバースト転送が開始された場合には、コマンド入力手段100が新たなコマンドの入力を受けることを禁止する。バンク群104は、複数の記憶素子がマトリクス状に配置されたセル、行列デコーダ、および、センスアンプ等によって構成されるバンクの集合体であり、バンク選択手段101によって選択されたバンクを対象としてバースト転送がなされる。次に、以上の原理図の動作について説明する。コマンド入力手段100から、例えば、RDコマンドが入力され、所定のバンクに対するバースト転送が要求されたとする。すると、バンク選択手段101は、該当するバンクをバンク群104から選択する。バースト転送手段102は、バンク選択手段101によって選択されたバンクを対象としてバースト転送を実行する。即ち、所定のバンクから複数のデータを一括して読み出し、外部に対して出力する。バースト転送手段102によるバースト転送が開始されると、コマンド入力禁止手段103は、コマンド入力手段100に対してコマンドの入力を禁止させる。その結果、コマンド入力手段100は、バースト転送が完了するまでは新たなコマンドの入力を行わないので、コマンドに対するデコード処理を省略することができる。その結果、動作マージンを確保することが可能になるので、高速動作時においても安定して動作させることが可能になる。以上に説明したように、本発明の半導体記憶装置によれば、バースト転送中は、コマンドの入力を禁止するようにしたので、コマンドのデコード処理を省略することにより、動作マージンを確保し、高速動作時においても安定した動作を期待することができる。次に、本発明の実施の形態について説明する。図2は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の半導体記憶装置は、制御部20、バンクA30、バンクB40によって構成されている。また、バンクA30は、セル31、列デコーダ32、行デコーダ33、SASenseAmplifier34、および、I/OInputOutput回路35によって構成されている。また、バンクB40も同様に、セル41、列デコーダ42、行デコーダ43、SA44、および、I/O回路45によって構成されている。制御部20は、CLK信号、CMD信号、ADD信号、および、DATA信号等を入力し、装置の各部に供給するとともに、データを転送する際には、所定のバンクを選択し、選択したバンクからデータを読み出したり、または、書き込んだりする動作を実行する。バンクA30のセル31は、マトリクス状に配置された記憶素子群から構成されており、入力されたデータを記憶する。行デコーダ33は、データを入出力する際に、行アドレスに基づいてセル31の所定の行を指定する。列デコーダ32は、データを入出力する際に、列アドレスに基づいてセル31の所定の列を指定する。SA34は、セル31から読み出された信号を所定のゲインで増幅し、ディジタルレベルの信号に変換する。I/O回路35は、データの入出力に関する制御を行う。バンクB40も同様の構成とされているので、その説明は省略する。図3は、図2に示す制御部20の詳細な構成例を示す図である。ここで、CLK入力端子1は、外部からCLK信号の入力を受ける。CMD入力端子2は、外部からCMD信号の入力を受ける。ADD入力端子3は、外部からADD信号の入力を受ける。CLK入力回路4は、CLK入力端子1から入力されたCLK信号を、波形整形した後、CMD入力回路5、ADD入力回路6、および、バースト長カウンタ9へ供給する。CMD入力回路5は、CMD入力端子2から入力されたCMD信号を、波形整形してCMDデコーダ7に供給する。ADD入力回路6は、ADD入力端子3から入力されたADD信号を、波形整形してバースト長判定回路8に供給する。CMDデコーダ7は、バースト長カウンタ9から供給されるenable信号がHの状態である場合には、CMD入力回路5からCMD信号を取得してデコードし、RDコマンド、および、WRコマンドを抽出し、バースト長カウンタ9に供給する。なお、enable信号がHの状態でない場合には、CMD信号の取得は行わない。バースト長判定回路8は、例えば、装置の起動時において、バースト長を設定するためのコマンドが入力された場合には、そのコマンドを解析して、設定されたバースト長を判定する。バースト長カウンタ9は、RDコマンドまたはWRコマンドが入力され、バースト転送が開始された場合には、バーストアドレスをリセットRESETするように要求し、CLK信号に同期してバースト長をカウントするとともに、バーストアドレス発生回路50に対してバーストアドレスをカウントアップUPするように要求する。また、バースト転送が開始された場合には、enable信号をLの状態にし、新たなコマンドの取得を禁止する。アドレス取り込み回路51は、バーストアドレス発生回路50から供給されたバーストアドレスBAADを波形整形した後、内部アドレスIADDとして出力する。図4は、図2に示すI/O回路35の構成例である。この図に示すように、I/O回路35は、インバータ60~65、NOR素子66、CMOSスイッチ67,68、NOR素子とインバータによって構成されるOR素子70~73、NAND素子とインバータによって構成されるAND素子74~77、および、MOSスイッチ80~87,90~97によって構成されている。ここで、インバータ60は、バースト長が4である場合にHの状態になるBL4信号を反転して、AND素子74,75に供給する。NOR素子66は、BL4信号とRD/WR信号の論理和を反転した結果を、インバータ61、および、CMOSスイッチ67,68に供給する。インバータ61は、NOR素子66の出力を反転してCMOSスイッチ67,68に供給する。CMOSスイッチ67は、NOR素子66の出力がHである場合にはONの状態になる。インバータ62は、CMOSスイッチ67の出力を反転してCMOSスイッチ68に供給する。インバータ63は、インバータ62の出力を反転してインバータ62の入力に帰還する。CMOSスイッチ68は、NOR素子66の出力がLである場合にはONの状態になる。インバータ64は、CMOSスイッチ68の出力を反転してOR素子70およびAND素子74に供給する。インバータ65は、インバータ64の出力を反転してインバータ64の入力に帰還する。ここで、インバータ61~65およびCMOSスイッチ67,68は分周回路を構成しており、入力されたRD/WR信号を1/2分周して出力信号N1としてする。インバータ64は、分周信号を反転し、出力信号N2として出力する。OR素子70は、インバータ64の出力と、BL4信号の論理和を演算して出力する。OR素子71は、BL4信号と、CMOSスイッチ68の出力の論理和を演算して出力する。OR素子72は、上位ビットまたは下位ビットを選択するためのA信号とBL4信号との論理和を演算した結果を出力する。OR素子73は、上位ビットまたは下位ビットを選択するためのNANは反転信号であることを意味する信号とBL4信号との論理和を演算した結果を出力する。AND素子74は、インバータ60の出力と、インバータ64の出力との論理積を演算して出力する。AND素子75は、CMOSスイッチ68の出力と、インバータ60の出力の論理積を演算して出力する。AND素子76は、OR素子72の出力と、バンクを選択するためのNBA信号との論理積を演算して出力する。AND素子77は、OR素子73の出力と、バンクを選択するためのNBA信号との論理積を演算して出力する。MOSスイッチ80,81は、OR素子70の出力であるSW1a信号がHの状態になった場合にONの状態になり、DB1,DB2とセンスアンプ34の出力a,bとをそれぞれ接続する。MOSスイッチ82,83は、AND素子74の出力であるSW1c信号がHの状態になった場合にONの状態になり、DB1,DB2とセンスアンプ34の出力c,dとをそれぞれ接続する。MOSスイッチ84,85は、AND素子75の出力であるSW3a信号がHの状態になった場合にONの状態になり、DB3,DB4とセンスアンプ34の出力a,bとをそれぞれ接続する。MOSスイッチ86,87は、OR素子71の出力であるSW3c信号がHの状態になった場合にONの状態になり、DB3,DB4とセンスアンプ34の出力c,dとをそれぞれ接続する。MOSスイッチ90~93は、AND素子76の出力がHの状態になった場合にONの状態になり、MOSスイッチ80,84,81,85と、センスアンプ34の出力a,bとをそれぞれ接続する。MOSスイッチ94~97は、AND素子77の出力がHの状態になった場合にONの状態になり、MOSスイッチ82,86,83,87と、センスアンプ34の出力c,dとをそれぞれ接続する。図5は、図2に示すI/O回路45の詳細な構成例を示す図である。なお、この図において、図4に示す場合と対応する部分には同一の符号を付してあるので、その説明は省略する。I/O回路45では、I/O回路35に比較して、AND素子76,77に入力されるNBA信号がBA信号に変更されている。また、図の右下に記載されているセンスアンプの出力であるQAがQBに変更されている。なお、その他の構成は図4の場合と同様である。次に、以上の実施の形態の動作について説明する。半導体記憶装置が起動され、CMD入力端子2からバースト長を設定するためのモードレジスタセットコマンドが入力されると、CMDデコーダ7はバースト長の設定が要求されていることを検知し、バースト長判定回路8に通知する。バースト長判定回路8は、ADD入力端子3から入力されるバースト長を設定するためのデータを取得し、バースト長を判定する。例えば、バースト長として2が入力されたとすると、バースト長判定回路8はこれを了知し、バースト長カウンタ9に通知する。以上の動作により、バースト長が設定されることになる。次に、以上のような動作により、バースト長が2に設定された場合の詳細な動作について以下に説明する。図6Aに示す第0番目のクロックの立ち上がりエッジにおいて、図6Bに示す、バンクB40からデータの読み出しを要求するRDBコマンドがCMD入力端子2に供給されると、CMDデコーダ7は、CMD入力回路5を介してこのRDBコマンドを取り込み、デコードする。その結果、CMDデコーダ7は、バンクB40からのデータの読み出しが要求されている旨を認知し、バースト長カウンタ9に通知する。バースト長カウンタ9は、バーストアドレス発生回路50に対してリセットRESET信号を供給する。その結果、バーストアドレス発生回路50は、ADD入力回路6から供給された、バースト転送の先頭を示すアドレスを取得し、BADDとして出力するとともに、バースト長カウンタ9がCLKに同期して供給するUP信号に同期して先に取り込んだアドレスをカウントアップし、2ビット以降のBADDとして出力する。アドレス取り込み回路51は、バーストアドレス発生回路50から供給されるBADDを波形整形し、内部アドレスIADDとして出力する。アドレス取り込み回路51から出力された内部アドレスIADDは、制御部20において、DB1~DB4の選択に利用される。なお、バースト長カウンタ9は、バースト転送中は、CMDデコーダ7に供給するenable信号をLの状態にする。CMDデコーダ7は、enable信号がLの状態である場合には、CMD入力回路5からの新たなコマンドの取得を保留するので、バースト転送が開始された場合には新たなコマンドの入力が禁止されることになる。ところで、いまの例では、RDBに対応する動作であり、バンクB40がデータの読み出しの対象として指定されているので、図8Hに示すようにBA信号は、Hの状態になっており、図7Hに示すようにNBA信号は、Lの状態になっている。従って、図4に示すバンクA30のAND素子76,77の出力は、Lの状態となるので、MOSスイッチ90~97は全てOFFの状態になり、DB1~DB4への出力は遮断される。一方、図5に示すバンクB40のI/O回路45では、BL4信号がLであるので、OR素子72,73の出力は、A信号およびNA信号に応じてHまたはLの状態になる。具体的には、A信号がHである場合にはOR素子72の出力はH、OR素子73の出力はLになる。また、A信号がLの場合にはOR素子72の出力はL、OR素子73の出力はHになる。バンクB40が選択されている場合、BA信号は前述のようにHの状態であるので、図5に示すAND素子76,77の出力であるAA図8I参照およびNAA図8J参照は、OR素子72,73の出力に応じてHまたはLの状態になる。いまの例では、図8Jに示すようにNAA信号がBA信号と同期してHの状態になるので、NAA信号がHの状態になるタイミングで、MOSスイッチ94~97がONの状態になる。図8Gに示すように、図5に示す、SW3aおよびSW3c信号は、N1信号図8Dから生成され、NAA信号に同期してHの状態になることから、センスアンプ44の出力c,dがDB3,4に接続されることになる。その結果、QB21,QB22がDB3,DB4に対してそれぞれ送出される図8K,L参照。続いて、図6Aに示す第1番目のクロックの立ち上がりエッジにおいて、図6Bに示す、バンクA30からデータを読み出すことを要求するRDAコマンドがCMD入力端子2に供給されると、CMDデコーダ7は、CMD入力回路5を介してこのRDAコマンドを取り込み、デコードする。その結果、CMDデコーダ7は、バンクA30からのデータの読み出しが要求されている旨を認知し、バースト長カウンタ9に通知する。バースト長カウンタ9は、バーストアドレス発生回路50に対してリセットRESET信号を供給する。その結果、バーストアドレス発生回路50は、ADD入力回路6から供給された、バースト転送の先頭を示すアドレスを取得し、BADDとして出力するとともに、バースト長カウンタ9がCLKに同期して供給するUP信号に同期して先に取り込んだアドレスをカウントアップし、2ビット以降のBADDとして出力する。アドレス取り込み回路51は、バーストアドレス発生回路50から供給されるBADDを波形整形し、内部アドレスIADDとして出力する。アドレス取り込み回路51から出力された内部アドレスIADDは、制御部20において、DB1~DB4の選択に利用される。なお、前述の場合と同様に、バースト長カウンタ9は、バースト転送中は、CMDデコーダ7に供給するenable信号をLの状態にする。CMDデコーダ7は、enable信号がLの状態である場合には、CMD入力回路5からの新たなコマンドの取得を保留するので、バースト転送が開始された場合には新たなコマンドの入力が禁止されることになる。ところで、いまの例では、RDAに対応する動作であり、バンクA30がデータの読み出しの対象として指定されているので、図7Hに示すようにNBA信号は、Hの状態になっており、図8Hに示すようにBA信号は、Lの状態になっている。従って、図4に示すバンクB40のAND素子76,77の出力は、Lの状態となるので、MOSスイッチ90~97は全てOFFの状態になり、DB1~DB4への出力は遮断される。一方、図5に示すバンクA30のI/O回路45では、BL4信号がLであるので、OR素子72,73の出力は、A信号およびNA信号に応じてHまたはLの状態になる。具体的には、A信号がHである場合にはOR素子72の出力はH、OR素子73の出力はLになる。また、A信号がLの場合にはOR素子72の出力はL、OR素子73の出力はHになる。バンクA30が選択されている場合、NBA信号は前述のようにHの状態であるので、AND素子76,77の出力であるAA信号図7I参照およびNAA信号図7J参照は、OR素子72,73の出力に応じてHまたはLの状態になる。いまの例では、図7Jに示すようにAA信号がNBA信号と同期してHの状態になるので、AA信号がHの状態になるタイミングで、MOSスイッチ94~97がONの状態になる。図7Fに示すように、SW1aおよびSW1c信号は、N2信号図7Eから生成され、AA信号に同期してHの状態になることから、センスアンプ34の出力a,bがDB1,2に接続されることになる。その結果、QA11,QA12がDB1,DB2に対してそれぞれ送出される図7K,L参照。以上の動作をまとめると、図6に示すように、CLK信号図6A参照の立ち上がりエッジでRDB,RDAコマンドが入力されると、バーストアドレス発生回路50によって対応するバーストアドレスが発生され、バンクA30およびバンクB40に供給される。このとき、各バンクにはBA信号およびNBA信号によって何れのバンクが選択されているかが示されており、MOSスイッチ80~87およびMOSスイッチ90~97によって所定の出力が選択され、図6C~Fに示すように、DB1~DB4に対してデータが出力される。このとき、DB1,DB2に出力されるデータと、DB3,DB4に出力されるデータとは、1クロック分だけずれを有しており、また、その際の出力周期は、2クロックの周期に等しいので、動作周波数を向上させた場合でも、動作のマージンを確保することができる。更に、バースト長カウンタ9からのenable信号によってCMDデコーダ7がバースト転送中に新たなコマンドをデコードすることが禁止されるので、デコードに必要な処理を省略することにより、高速動作時における動作マージンを確保することが可能になる。なお、それに付随して、CMDデコーダ7は、バースト長カウンタ9に対して、バースト転送中を示すNOPを供給する必要がなくなる。更にまた、最大バースト長以下に設定された場合以上の例では、最大バースト長が4である場合にバースト長が2に設定された場合に、データバス分割し、分割されたデータバスを交互に使用してデータを転送するようにしたので、各データが転送される際の時間を延長することが可能になるので、高速動作時におけるマージンを確保することが可能になる。なお、以上の実施の形態では、バンクA30がDB1,2を占有し、バンクB40がDB3,4を占有する場合を例に挙げて説明したが、RDコマンドの入力のタイミングによっては、バンクA30がDB3,4を占有し、バンクB40がDB1,2を占有する場合もあり得る。次に、バースト長を4に設定した場合の動作について説明する。半導体記憶装置が起動され、CMD入力端子2からバースト長を設定するためのモードレジスタセットコマンドが入力されると、CMDデコーダ7はバースト長の設定が要求されていることを検知し、バースト長判定回路8に通知する。バースト長判定回路8は、ADD入力端子3から入力されるデータを取得し、バースト長を判定する。例えば、バースト長として4が設定されたとすると、バースト長判定回路8はこれを了知し、バースト長カウンタ9に通知する。バースト長が4に設定された後、図9Aに示すCLK信号の第0番目の立ち上がりエッジにおいてRDAコマンドが入力されると、CMDデコーダ7はこれを検知し、バースト長カウンタ9に通知する。バースト長カウンタ9は、バーストアドレス発生回路50に対してRESET信号を供給する。その結果、バーストアドレス発生回路50は、ADD入力回路6からバースト転送の先頭アドレスを取得してBADDを発生し、アドレス取り込み回路51を介してバンクA30およびバンクB40にそれぞれ供給する。また、バースト長カウンタ9は、CMDデコーダ7に対して供給するenable信号をLの状態にするので、新たなコマンドに対するデコードが禁止される。ところで、いまの例では、RDAコマンドに対応する動作であり、バンクA30が選択されているので、図4に示すNBA信号がHの状態に、また、図5に示すBA信号がLの状態になっている。その結果、図5に示すバンクB40のMOSスイッチ90~97は全てOFFの状態になるので、バンクB40からの出力は停止される。一方、図4に示すバンクA30では、インバータ60の出力がLであることから、AND素子74,75の出力はLの状態となり、BL4はHの状態になることから、OR素子70,71の出力はHの状態になる。従って、MOSスイッチ80,81,86,87がONの状態になる。このとき、OR素子72,73にはBL4信号が供給されているのでこれらの出力はHの状態であり、また、NBA信号がHの状態であることから、MOSスイッチ90~97は全てONの状態になる。その結果、図9C~Fに示すように、QA11~QA14がDB1~DB4に対してそれぞれ出力されることになる。続いて、第2番目のCLK信号の立ち上がりエッジにおいてRDBコマンドが入力されると、CMDデコーダ7はこれを検知し、バースト長カウンタ9に通知する。バースト長カウンタ9は、バーストアドレス発生回路50に対してRESET信号を供給する。その結果、バーストアドレス発生回路50は、ADD入力回路6からバースト転送の先頭アドレスを取得してBADDを発生し、アドレス取り込み回路51を介してバンクA30およびバンクB40にそれぞれ供給する。いまの例では、RDBに対応する動作であり、バンクB40が選択されているので、図4に示すNBA信号がLの状態に、また、図5に示すBA信号がHの状態になっている。その結果、図4に示すバンクB40のMOSスイッチ90~97は全てOFFの状態になるので、バンクA30からの出力は停止される。一方、図5に示すバンクB40では、インバータ60の出力がLであることから、AND素子74,75の出力はLの状態となり、BL4はHの状態であることから、OR素子70,71の出力はHの状態になる。従って、MOSスイッチ80,81,86,87がONの状態になる。このとき、OR素子72,73にはBL4信号が供給されており、これらの出力はHの状態であり、NBA信号はHの状態であることから、MOSスイッチ90~97は全てONの状態になる。その結果、図9C~Fに示すように、QA11~QA14がDB1~DB4に対してそれぞれ出力されることになる。以上がバースト長が4に設定された場合の動作である。このように、バースト長が4に設定された場合には、所定のバンクがBAおよびNBAによって選択され、出力a~dがDB1~DB4にそれぞれ出力されることになる。従って、従来の場合と同様の動作を実現することができる。ところで、以上の実施の形態では、バースト転送中は新たなコマンドの入力を禁止する場合インタラプトを許容しない場合の実施の形態について説明したが、インタラプトを許容した場合の動作について以下に説明する。図10は、最大バースト長が8である半導体記憶装置において、バースト長を4に設定した場合であって、インタラプトを許容する場合の動作を説明する図である。この図の例では、RD2コマンドによってRD1コマンドをインタラプトしている。このように、インタラプトを許容すると、本来はDB5~DB8図10G~J参照に示すように4CLK分の周期で動作するところを、DB1~DB4図10C~F参照に示すように3CLK分の周期で動作することになることから、動作マージンが厳しくなる方向に作用する。従って、本発明の実施の形態の効果をより発揮させるためには、インタラプトを許容しない仕様にすることが望ましいといえる。なお、以上の実施の形態に示す回路はほんの一例であり、本発明がこのような回路にのみ限定されるものではないことはいうまでもない。また、以上の実施の形態では、最大バースト長が4の場合を例に挙げて説明したが、これ以外の場合でも本発明を適用可能であることはいうまでもない。更にまた、以上の実施の形態では、インタラプトを禁止する手段を半導体記憶装置の内部に設けるようにしたが、外部に設けるようにしてもよい。その場合には、バースト転送中は、CMD入力端子2に対するコマンドの供給を禁止するようにすれば、前述の場合と同様の効果を得ることが可能になる。"