チャネル層と障壁層が積層された半導体へテロ接合と、前記半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートとを有することを特徴とする半導体素子。請求項1に記載の半導体素子において、前記第1のフィールドプレートは、前記第2のソースドレイン端子に接続され、前記第2のフィールドプレートは、前記第1のソースドレイン端子に接続されることを特徴とする半導体素子。請求項1又は2に記載の半導体素子において、前記半導体へテロ接合が設けられた基板を有し、前記基板は、前記ゲートに接続されていることを特徴とする半導体素子。請求項1乃至3のいずれか1項に記載の半導体素子において、前記半導体へテロ接合が設けられた基板を有し、前記基板には、少なくても前記半導体素子が非導通の期間中、前記第1および前記第2のソースドレイン端子に印加される電位より低い電位が印加されることを特徴とする半導体素子。請求項1乃至4のいずれか1項に記載の半導体素子において、前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合に、前記第1のソースドレイン端子から前記第2のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第1の動作モードと、前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合に、前記第2のソースドレイン端子から前記第1のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第2の動作モードとを有することを特徴とする半導体素子。半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートを有する半導体素子の駆動方法であって、前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合には、前記第2のソースドレイン端子の電位に前記半導体素子の閾値を加えた第1の閾値電位に基づいて前記半導体素子を駆動する第1の駆動モードと、前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合には、前記第1のソースドレイン端子の電位に前記半導体素子の閾値を加えた第2の閾値電位に基づいて前記半導体素子を駆動する第2の駆動モードを有することを特徴とする半導体素子の駆動方法。請求項6に記載の半導体素子の駆動方法において、前記第1の駆動モードでは、前記半導体素子の導通時における前記第1の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第1の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせ、前記第2の駆動モードでは、前記半導体素子の導通時における前記第2の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第2の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせることを特徴とする半導体素子の駆動方法。請求項1に記載の半導体素子において、前記第1のフィールドプレートは、前記ゲートに接続され、前記第2のフィールドプレートは、前記ゲートに接続されていることを、特徴とする半導体素子。請求項8に記載の半導体素子において、前記半導体へテロ接合が設けられた基板を有し、前記基板は、前記ゲートに接続されていることを特徴とする半導体素子。請求項8又は9に記載の半導体素子において、前記半導体へテロ接合が設けられた基板を有し、前記基板には、少なくても前記半導体素子が非導通の期間中、前記第1および前記第2のソースドレイン端子に印加される電位より低い電位が印加されることを特徴とする半導体素子。パワーMOSFETは、ソース電極に陽極アノードが接続されドレイン電極に陰極カソードが接続された寄生ダイオードを有している。このためソースがドレインに対して高電位になると、寄生ダイオードを介してソースからドレインに電流が流れる。従って単体のパワーMOSFETで、ソースからドレインに流れる電流を遮断することは困難である。そこで、ソースとドレインの向きを反転させた一対のパワーMOSFETを直列接続したスイッチング回路を用いて、双方向で電流の流れが制御ON/OFF制御される。しかし、この回路は2つのパワーMOSFETで形成され、1つのパワーMOSFETでは形成できないという問題がある。GaN-FP―HEMTは、寄生トランジスタを有していない。しかし、GaN―FP―HEMTには、ソース電位がドレイン電位より数十V程度高くなっただけで、ゲート絶縁層が破壊されてしまうという問題がある。従って、GaN-FP―HEMTを用いても、ソースからドレインに流れる電流を制御することは困難である。本装置の一観点によれば、チャネル層と障壁層が積層された半導体へテロ接合と、前記半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートとを有することを特徴とする半導体素子半導体素子が提供される。本実施の形態の半導体素子およびその駆動方法によれば、他のトランジスタを接続しなくても、双方向で電流の流れを制御ON/OFF制御することができる。以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。実施の形態11構造図1は、本実施の形態の半導体素子2の断面図である。図2は、半導体素子2の等価回路である。本実施の形態の半導体素子2は、図1に示すように、基板4の上に設けられた半導体へテロ接合6を有している。基板4は、例えばp型Si基板半導体基板である。半導体へテロ接合6は、チャネル層8と障壁層10が積層された半導体へテロ接合である。チャネル層は、例えばアンドープGaN層である。障壁層10は、例えばアンドープまたはn型AlGaN層である。更に、半導体素子2は、半導体へテロ接合6の上方に設けられたゲート12と、ゲート12の両側に設けられた第1および第2のソースドレイン端子14a14bを有している。また、半導体素子2は、第1のソースドレイン端子14aとゲート12の間に設けられた第1のフィールプレート16aと、第2のソースドレイン端子14bとゲート12の間に設けられた第2のフィールドプレート16bを有している。半導体ヘテロ接合6と基板4の間には、バッファ層18が設けられている。バッファ層18は、例えばAlN層である。障壁層10とゲート12の間には、SiN等の第1の絶縁膜20が設けられている。ゲート12は、この第1の絶縁膜20の上に設けられている。更に、第1の絶縁膜20の上に、SiO2膜等の第2の絶縁膜22が設けられている。第1のFP16aと第2のFP16bは、この第2の絶縁膜22の上に設けられている。尚、第1の絶縁膜20を設けずに、障壁層10の上に直接ゲート12を設けてもよい。また、バッファ層18はチャネル層8の結晶性を高めるためのものであり、省略することも可能である。第1の絶縁膜20および第2の絶縁膜22には、障壁層10に達するコンタクトホール24a24bが設けられている。第1および第2のソースドレイン端子14a4bは、コンタクトホール24a24bに設けられた部分と第2の絶縁膜22の表面に設けられた部分を有している。図1に示すように、第1および第2のソースドレイン端子14a4bは、コンタクトホール24a24bの底に露出した障壁層10に接続している。尚、コンタクトホール24a24bの底で部分的に薄くなった障壁層10に、第1および第2のソースドレイン端子14a4bは接続されてもよい。ゲート12およびその近傍のヘテロ構造6第1の絶縁膜20を含むは、HEMTとして機能する。また、第1のFP16aおよびその近傍のヘテロ構造6第1および第2の絶縁膜2022を含むも、HEMTとして機能する。同様に、第2のFP16bおよびその近傍のヘテロ構造6第1および第2の絶縁膜2022を含むも、HEMTとして機能する。従って、半導体素子2の等価回路は、図2に示すように、ゲート12に対応するHEMT26と、第1のFP16aに対応するHEMT28aと、第2のFP16bに対応するHEMT28bとの直列回路である。このゲート12に対応するHEMT26を、以後、ゲートトランジスタと呼ぶ。第1のFP16aに対応するHEMT28aを、第1のFPトランジスタと呼ぶ。第2のFP16bに対応するトランジスタ28bを、第2のFPトランジスタと呼ぶ。図2に示すように、第1のフィールプレート16aは、第2の絶縁膜22の上に設けられた配線図示せずにより第2のソースドレイン端子14bに接続されている。また、第2のフィールプレート16bは、第2の絶縁膜22の上に設けられた配線図示せずにより第1のソースドレイン端子14aに接続されている。一方、基板4は、いずれの端子第1および第2のソースドレイン端子14a14b、第1および第2のFP16a16b、ゲート12にも接続されておらず、また外部回路グランドを含むにも接続されていない。このため半導体素子2の外部から直接、基板4に電圧が印加されることない。ここで第1および第2のFPトランジスタ28a28bの閾値は、負の電圧例えば-40V程度である。一方、ゲートトランジスタ26の閾値は、例えば正の電圧例えば、1~3V程度である。各トランジスタ2628a28bの閾値は、他のトランジスタが導通した状態で、半導体素子2が非導通状態から導通状態に変わるゲート電圧或いは第1または第2のフィールドプレート電圧の境界値閾値である。半導体素子2の閾値は、第1および第2のFPトランジスタ28a28bが導通した状態で、半導体素子2が非導通状態から導通状態に変わるゲート電圧の境界値閾値である。尚、ゲートトランジスタ26の閾値は、後述するように半導体素子2の閾値でもある。ここでゲート電圧とは、低電位側の第1または第2のソースドレイン端子14a14bに対するゲート12の電圧である。また、第1のフィールドプレート電圧とは、低電位側の第1または第2のソースドレイン端子14a14bに対する第1のフィールドプレート16aの電圧である。同様に、第2のフィールドプレート電圧とは、低電位側の第1または第2のソースドレイン端子14a14bに対する第2のフィールドプレート16bの電圧である。半導体へテロ接合6は、例えばAlGaN/GaNヘテロ接合である。AlGaN/GaNヘテロ接合では、AlGaN障壁層とGaNチャネル層との間の格子歪によりピエゾ分極が発生する。このピエゾ分極と自発分極により、AlGaN障壁層とGaNの界面には二次元電子ガスが生成される。無論、AlGaN障壁層24に、n型不純物をドーピングしてもよい。ゲートトランジスタ26の耐圧は、例えば100V程度である。第1および第2のFPトランジスタ28a28bの耐圧は、第1および第2のソースドレイン端子14a14bの間に加わる電圧の最大値例えば、380Vより十分に高い。ここで、ゲートトランジスタ26の耐圧とは、ゲート12の両側の電位差チャネル層10における電位差に対する耐圧である。同様に、第1のFPトランジスタ28aの耐圧とは、第1のFP16a両側の電位差に対する耐圧である。第2のFPトランジスタ28bの耐圧についても、同様である。ゲートトランジスタ12および第1および第2のFPトランジスタ16a16bの特性閾値、耐圧等の違いは、ゲート12の下側の絶縁膜20の厚さと第1および第2のFP16a16bの下側の絶縁膜2022の厚さの違いによるものである。第1および第2のFPトランジスタ16a16bの下側には、ゲート12の下側の絶縁膜20より厚い絶縁膜2022が設けられている。このため第1および第2のFPトランジスタ16a16bの耐圧が高くなる。半導体素子2は、例えば有機金属気相成長法およびシリコンICIntegratedCircuitのプロセス技術により製造することができる。有機金属気相成長法によりシリコン基板上にバッファ層18と半導体ヘテロ接合6を成長し、その後シリコンICIntegratedCircuitのプロセス技術を用いて第1および第2の絶縁膜2022とゲート12等の電極を形成する。その後、第2の絶縁膜22の表面に第1のFP16aと第2のソースドレイン端子14bを接続する配線等を形成し、半導体素子2が製造される。2動作図3は、半導体素子2の動作を説明する回路図の一例である。図3に示す半導体素子2は等価回路である。また、図3には、第1のソースドレイン端子14aに接続される回路の等価回路30a以下、第1の回路と呼ぶと、第2のソースドレイン端子14bに接続される回路の等価回路30b以下、第2の回路と呼ぶが示されている。第1の回路30aおよび第2の回路30bは、半導体素子2の動作を説明するため単純化されている。第1の回路30aは、例えば蓄電池である。第2の回路30bは、例えばDCdirectcurrent-DCコンバータと負荷回路の並列回路である。図3には、半導体素子2のゲート12を駆動するゲート駆動回路32も示されている。図3に示すように、第1の回路30aは、第1の負荷R1と、第1の定電圧源E1と、第1のスイッチSW1を有している。第2の回路30bは、第2の負荷R2と、第2の定電圧源E2と、第2のスイッチSW2を有している。第1のスイッチSW1と第2のスイッチSW2は連動して切り替わる。例えば、第1のスイッチSW1は、ある期間、第1のソースドレイン端子14aに第1の定電圧源E1を接続し、第2のスイッチSW2は第2のソースドレイン端子14bに第2の負荷R2を接続する。また、第1のスイッチSW1は、別の期間、第1のソースドレイン端子14aに第1の第1の負荷R1を接続し、第2のスイッチSW2は第2のソースドレイン端子14bに第2の定電圧源E2を接続する。第1および第2の定電圧源E1E2の電圧>0Vは、例えば380Vである。半導体素子2は、第1の動作モードおよび第2の動作モードで動作する。第1の動作モードは、第1のソースドレイン端子14aの電位が第2のソースドレイン端子14bの電位より高い場合に、第1のソースドレイン端子14aから第2のソースドレイン端子14bに向かって流れる電流を通過させ又は遮断する動作モードである。図3に示す例では、第1の動作モードは、第1のソースドレイン端子14aが第1の定電圧源E1>0Vに接続され、第2のソースドレイン端子14bが第2の負荷R2に接続されている状態以下、第1の接続状態と呼ぶのモードである。第2の動作モードは、第2のソースドレイン端子14bの電位が第1のソースドレイン端子14aの電位より高い場合に、第2のソースドレイン端子14bから第1のソースドレイン端子14aに向かって流れる電流を通過させ又は遮断する動作モードである。図3に示す例では、第2の動作モードは、第1のソースドレイン端子14aが第1の負荷R1に接続され、第2のソースドレイン端子14bが第2の定電圧源E2>0Vに接続されている状態以下、第2の接続状態と呼ぶのモードである。ゲート駆動回路32は、第1の駆動モードおよび第2の駆動モードで半導体素子2を駆動する。第1の駆動モードは、第1の動作モードに対応する駆動モードである。ゲート駆動回路32は、例えば第1および第2のソースドレイン端子14a14bの電位を監視し、第1のソースドレイン端子14aの電位が第2のソースドレイン端子14bの電位より高い場合には、第1の駆動モードで半導体素子2を駆動する。ゲート駆動回路32は、第1の駆動モードでは、第2のソースドレイン端子14bの電位にゲートトランジスタ26の閾値を加えた第1の閾値電位に基づいて半導体素子2を駆動する。例えば、ゲート駆動回路32は、半導体素子2の導通時における第1の閾値電位より高い電位以下、第1のハイベル電位と呼ぶをゲート12に印加して、半導体素子2を導通させる。また、ゲート駆動回路32は、半導体素子2の非導通時における第1の閾値電位より低い電位以下、第1のローレベル電位と呼ぶをゲート12に印加して、半導体素子2を非導通にさせる。図3に示す例では、第1の駆動モードは、第1の接続状態における駆動モードである。上述したように、第1の接続状態は、第1のソースドレイン端子14aが第1の定電圧源E1に接続され、第2のソースドレイン端子14bが第2の負荷R2に接続されている状態である。第1の接続状態では、半導体素子2の導通時における第2のソースドレイン端子14bの電位は、略第1の定電圧源E1の電圧に略等しい。従って、半導体素子2の導通時における第1の閾値電位は、第1の定電圧源E1の電圧例えば、380Vにゲートトランジスタ26の閾値例えば、3Vを加えた電位に略等しくなる。ゲート駆動回路32は、この導通時の第1の閾値電位383Vより高い第1のハイレベル電位例えば、400Vをゲート12に印加して、半導体素子12を導通させる。一方、半導体素子2の非導通時における第2のソースドレイン端子14bの電位は、略グラウンドGの電位に等しい。従って、半導体素子2の非導通時における第1の閾値電位は、グラウンドGの電位0Vにゲートトランジスタ26の閾値例えば、3Vを加えた電位に略等しくなる。ゲート駆動回路32は、非導通時の第1の閾値電位3Vより低い第1のローレベル電位例えば、0Vをゲート12に印加して、半導体素子12を非導通にさせる。第2の駆動モードは、第2の動作モードに対応する駆動モードである。ゲート駆動回路32は、例えば第1および第2のソースドレイン端子14a14bの電位を監視し、第2のソースドレイン端子14bの電位が第1のソースドレイン端子14aの電位より高い場合には、第2の駆動モードでトランジスタ2を駆動する。ゲート駆動回路32は、第2の駆動モードでは、第1のソースドレイン端子14aの電位にゲートトランジスタ26の閾値を加えた第2の閾値電位に基づいて半導体素子2を駆動する。例えば、ゲート駆動回路32は、半導体素子2の導通時における第2の閾値電位より高い電位以下、第2のハイベル電位と呼ぶをゲート12に印加して、半導体素子2を導通させる。また、ゲート駆動回路32は、半導体素子2の非導通時における第2の閾値電位より低い電位以下、第2のローレベル電位と呼ぶをゲート12に印加して、半導体素子2を非導通にさせる。図3に示す例では、第2の駆動モードは、第2の接続状態における駆動モードである。上述したように、第2の接続状態は、第1のソースドレイン端子14aが第1の負荷R1に接続され、第2のソースドレイン端子14bが第2の定電圧源E2に接続されている状態である。第2の接続状態では、半導体素子2の導通時における第1のソースドレイン端子14aの電位は、略第2の定電圧源E2の電圧に略等しい。従って、半導体素子2の導通時における第2の閾値電位は、第2の定電圧源E2の電圧例えば、380Vにゲートトランジスタ26の閾値例えば、3Vを加えた電位に略等しくなる。故にゲート駆動回路32は、この導通時の第2の閾値電位383Vより高い第2のハイレベル電位例えば、400Vをゲート12に印加して、半導体素子2を導通させる。一方、半導体素子2の非導通時における第1のソースドレイン端子14bの電位は、略グラウンドGの電位に等しい。従って、半導体素子2の非導通時における第2の閾値電位は、グラウンドGの電位0Vにゲートトランジスタ26の閾値例えば、3Vを加えた電位に略等しくなる。故に、ゲート駆動回路32は、この非導通時の第2の閾値電位3Vより低い第2のローレベル電位例えば、0Vをゲート12に印加して、半導体素子2を非導通にさせる。以上の例では、第1および第2の定電圧源の電圧は等しくなっている。しかし、第1および第2の定電圧源の電圧は異なっていてもよい。また、第1および第2のハイレベル電位も異なっていてもよい。第1および第2のローレベル電位についても同様である。図4は、第1の接続状態においてゲート電位が第1のハイレベル電位から第1のローレベル電位例えば、0Vに変わる前後の半導体素子2の状態の一例を示す表以下、表1と呼ぶである。表1に示す電位は、以下の説明において括弧内に示す代表値である。下記図5においても、同様である。ゲート12に第1のハイレベル電位例えば、400Vが印加されている状態では半導体素子2は導通し、第1のソースドレイン端子14aから第2のソースドレイン端子14bに向かって電流が流れている。従って、第1のソースドレイン端子14aの電位は、第1の定電圧源の電圧例えば、380Vになっている。また、第1のノードN1第1のFP16aとゲートト12の間のノードおよび第2のノード第2のFP16bとゲート12の間のノードの電位も、略第1の定電圧源の電圧例えば、380Vになっている。また、第2のソースドレイン端子14bの電位も、略第1の定電圧源の電圧例えば、380Vになっている。この状態でゲート12に第1のローレベル電位例えば、0Vが印加されると、ゲートトランジスタ26は、表1の第4列目に示すように、導通状態ONから非導通OFFになる。その結果、第1のソースドレイン端子14aから第2のソースドレイン端子14bに向かって流れる電流は遮断される。すると第2のソースドレイン端子14bの電位は、表1の第7列目に示すように、略グランド電位0Vになる。このため第2のソースドレイン端子14bの電位例えば、0Vと第1のノードN1の電位例えば、380Vの差例えば、-380Vが、第1のFPトランジスタ16aの閾値例えば、-40Vより低くなる。従って、第1のFPトランジスタ16aは、表1の第2列目に示すように、導通状態から非導通状態になる。ゲートトランジスタ12および第1のFPトランジスタ16aが非導通状態になると、第1のノードN1の寄生容量が放電し第1のノードN1の電位が低下する。その結果、第2のソースドレイン端子14bと第1のノードN1の電位差が、第1のFPトランジスタ28aの閾値例えば、-40Vの近傍まで上昇する。するとノード1に流れ込む第1のFPトランジスタ28aのリーク電流と寄生容量の放電電流が同程度になり、第1のノードN1の電位低下が停止する。この時の第1のノードN1の電位は、表1の第3列目に示すように、略第1のFPトランジスタ16aの閾値の絶対値例えば、40Vに略等しくなる。一方、第1の接続状態では、高電位側の第1のソースドレイン端子14aに接続された第2のFP16bの電位は、低電位側の第2のソースドレイン端子14bの電位より常に高い。このため第2のFPトランジスタ16bは、表1の第6列目に示すように、導通したままである。従って、ゲートトランジスタ26が非導通になると、第2のノードN2の浮遊容量は、第2の負荷抵抗R2を介して除々に放電する。その結果、第2のノードN2の電位は、表1の第5列目に示すように、ゲートトランジスタ26が導通している時の電位例えば、略380Vから略グランド電位0Vに低下する。以上のような過程を経て、第1のソースドレイン端子14aから第2のソースドレイン端子14bに向かう電流が遮断される。尚、以上の説明では、半導体素子2は表1の各列に示す状態に順次遷移していくように説明したが、実際は同時並行的に遷移する。上述したように第1のノードN1の電位は、第1のFPトランジスタ16aの閾値の絶対値例えば、40Vに略等しくなる。一方、第2のノードN2の電位は、略グランド電位例えば、0Vになる。このためゲート12の両端の電位差は、第1のFPトランジスタ16aの閾値の絶対値と同程度になる。従って、ゲート12の直下の絶縁層第1の絶縁膜20および障壁層10が、破壊されることはない。図5は、第1の接続状態においてゲート電位が第1のローレベル電位から第1のハイレベル電位に変わる前後の半導体素子の状態の一例を示す表以下、表2と呼ぶである。ゲート電位が第1のローレベル電位例えば、0Vから第1のハイレベル例えば、400Vに変わると、表2の第4列目に示すように、ゲートトランジスタ26は非導通状態OFFから導通状態ONに変わる。すると第2のFPトランジスタ28bが導通しているので、第1のノードN1と第2のソースドレイン端子14bの電位差が略なくなる。このため第2のソースドレイン端子14bに接続された第1のFP16aと第1のノードN1の電位差略0Vが、第1のFPトランジスタ28aの閾値例えば、-40Vより高くなる。このため第1のFPトランジスタ28aは、表2の第2列目に示すように導通する。その結果、半導体素子2に含まれる全てのトランジスタが導通し、第1のソースドレイン端子14aから第2のソースドレイン端子14bに向かって電流が流れる。この電流により第2の負荷R2の両端に電圧が発生し、第2のソースドレイン端子14bの電位は、表2の第7列目に示すように、第1のソースドレイン端子14aの電位例えば、380Vに対して僅かに低い電位例えば、略380Vまで上昇する。この時の第1のソースドレイン端子14aと第2のソースドレイン端子14bの電位差は、半導体素子2のオン抵抗に起因する。この時、第1および第2のノードN1N2の電位も、第1のソースドレイン端子14aの電位に対して僅かに低い電位例えば、略380Vまで上昇する。尚、第2のFPトランジスタ28bは、表2の第6列目に示すように導通したままである。これは、第2のFP16bが接続された第1のソースドレイン端子14aの電位が、第2のソースドレイン端子14bより高いか第2のソースドレイン端子14bと略同電位なためである。このように第1の接続状態では、第2のFPトランジスタ28bは常に導通している。以上のような過程を経て、半導体素子2は導通する。すなわち、第1のソースドレイン端子14aから第2のソースドレイン端子14bに向かう電流が、半導体素子2を通過する。この時、表2に示すように、第1のノードN1と第2のノードN2の電位差は殆どないので、ゲート12の直下の絶縁層第1の絶縁膜20および障壁層10は破壊されない。尚、以上の過程も、表1に示した過程と同様、同時並行的に進行する。以上図4および5を参照して、ゲート駆動回路32による第1の駆動モードを説明した。図1に示すように、半導体素子2は、ゲート12を中心とする対称構造を有している。従って、第2の動作モードに対応する第2の駆動モードでは、第1のFPトランジスタ28aの動作と第2のFPトランジスタ28bの動作が入れ替わる。また、第1のノードN1の電位と第2のノードN2の電位が入れ替わる。同様に、第1のソースドレイン端子14aの電位と第2のソースドレイン電位14bの電位が入れ替わる。従って、ゲート12に第2のローレベル電位例えば、0Vが印加されると、第2のソースドレイン端子14bから第1のソースドレイン端子14aに向かって流れる電流が、半導体素子2により遮断される。一方、ゲート12に第2のハイレベル電位例えば、400Vが印加されると、第2のソースドレイン端子14bから第1のソースドレイン端子14aに向かう電流が、半導体素子2を通過する。以上のように、本実施の形態の半導体素子2によれば、別のトランジスタを接続しなくても、第1のソースドレイン端子14aから第2のソースドレイン端子14bに向かう方向およびその逆方向で電流の流れを制御ON/OFF制御することができる。尚、第1および第2のソースドレイン端子14a14bの電位は、0Vまたは正電位が好ましい。但し、第1および第2のソースドレイン端子14a14bの電位は、必ずしも0Vまたは正電位でなくてもよい。例えば、低電位側のソースドレイン端子の電位が0Vより低くてもよい。ゲートトランジスタ12を非飽和領域で動作させるためには、半導体素子2の導通時における高電位側のソースドレイン端子の電位にゲートトランジスタ12の閾値を加えた電位より高い電位を、ゲート12に印加することが好ましい。―パワーMOSFET―図6は、パワーMOSFET34の断面図の一例である。図7は、パワーMOSFET34を用いた、双方向で電流の流れを制御するスイッチング回路の回路図である。パワーMOSFET34は、n型Si基板36に設けられたp型領域38と、p型領域38に囲われたn型領域40を有している。n型Si基板36は、ドレインとして機能する。p型領域38は、チャネル層として機能する。n型領域40はソースとして機能する。パワーMOSFET34は、更に、n型領域40の上に設けられた酸化膜42と、酸化膜42に埋め込まれたゲート44を有している。また、パワーMOSFET34は、n型領域ソース40に接続されたソース電極45と、n型Si基板ドレイン36に接続されたドレイン電極46を有している。図6には、ドレインからソースに流れるドレイン電流の経路48も示されている。図6に示すように、パワーMOSFETでは、ソース電極45は、n型領域ソースだけでなく、p型領域チャネル層38に接続されている。このためn型基板36とp型領域38の間のpn接合が、ソース電極45に陽極アノードが接続されドレイン電極46に陰極カソードが接続された寄生ダイオード50として動作する。ソース電極45をp型領域チャネル層38に接続する理由は、チャネル層p型領域38をソースn型領域40と同電位にするためである。ソース電極45がドレイン電極46より高電位の場合、ゲート電位が閾値より低くなっても、寄生ダイオード50を介して電流が流れるため、ソース電極45からドレイン電極46に流れる電流を遮断することはできない。そこで、双方向で電流の流れを制御するためには、図7に示すようにソースSとドレインDの向きを反転させた一対のパワーMOSFET34a34bの直列回路が用いられる。第1のパワーMOSFET34aのゲートG1と第2のパワーMOSFET34bのゲートG2には同電位が印加され、第1および第2のパワーMOSFET34a34は同時に導通し又は非導通になる。第1のパワーMOSFET34aの寄生ダイオード50aの順方向は、第2のパワーMOSFET34bの寄生ダイオード50bの逆方向を向いている。従って、第1のパワーMOSFET34aおよび第2のパワーMOSFET34bが非導通状態の場合に、第1の寄生ダイオード50aおよび第2の寄生ダイオード50bを電流が流れることはない。このため図7に示す回路を用いれば、双方向で電流の流れを制御ON/OFF制御することができる。しかし、図7の回路は1つのパワーMOSFETで形成することはできす、2つのパワーMOSFETが用いて形成される。―GaN-FP―HEMT―図8は、GaN-FP―HEMT52の断面図である。図9は、GaN-FP―HEMT52の等価回路である。GaN-FP―HEMT52の構造は、本実施の形態の半導体素子2に類似している。但し、ゲート12と第1のソースドレイン端子14aソースの間には、フィールドプレートが設けられていない。第1のソースドレイン端子14aソースの電位が第2のソースドレイン端子14bドレインの電位より高い場合、第2のFP16が接続される第1のソースドレイン端子14aは第2のソースドレイン端子14bより高電位になる。このため第2のFPトランジスタ28bは、常に導通している。従ってゲート12の両端には、第1のソースドレイン端子14aと第2のソースドレイン端子14bの電位差が略そのまま加わる。このような状態で、ゲートトランジスタ26が非導通になると、ゲート12とその絶縁層第1の絶縁膜20および障壁層10の間に高い電圧例えば、380Vが加わり、絶縁層が破壊される。このため単体のGaN-FP―HEMT52だけでは、双方で電流の流れを制御することはできない。一方、本実施の形態の半導体素子2では、ゲート12と第1のソースドレイン端子14aの間にも第1のFP16aが設けられているので、双方で電流の流れを制御することができる。因みに、GaN-FP―HEMT52は、基板4が第1のソースドレイン端子14aに接続された状態で用いられる。この状態では、第1および第2のソースドレイン端子14a14bに対して、基板電位が非対称になる。この点でもGaN-FP―HEMT52は、双方方向の電流制御には適していない。3変形例図10は、半導体素子2の変形例を示す等価回路である。変形例2aの断面図は、図1に示す半導体素子2の断面図と略同じである。従って、半導体素子2と共通する部分については説明を省略する。変形例2aでは、図10に示すように、基板4図1参照がゲート12に接続されている。基板4とゲート12は、例えば基板4の外部に設けられた配線により接続されている。或いは、半導体ヘテロ接合6に設けられた貫通孔を用いて、ゲート12と基板4が接続される。変形例2aでは、基板4がゲート12に接続されているので、ゲート直下のチャネル層8のポテンシャルが、ゲート側だけでなく基板側からもコントロールされる。このため半導体素子2aは、導通および非導通しやすくなる。すなわち、半導体素子2aの導通制御が容易になる。図11は、本実施の形態の別の変形例2bの等価回路である。変形例2bの断面図は、図1に示す半導体素子2の断面図と略同じである。従って、半導体素子2と共通する部分については説明を省略する。変形例2bの基板4には、図11に示すゆに、少なくても半導体素子2bが非導通の期間中、第1および第2のソースドレイン端子14a14bに印加される電位より低い電位が印加される。基板4に印加される電位は、例えば基板端子54に接続される外部電源56により供給される。例えば図3と同様に、定電圧源E1E2と負荷R1R2を有する回路30a30bが変形例2bの両端に接続される場合、第1および第2のソースドレイン端子14a14bへの印加電圧は、0Vまたは定電圧源E1E2の起電力>0Vである。従って、少なくても半導体素子2bが非導通の状態の期間中、基板4には、0Vより低い電位例えば、-1~-10V程度が印加される。上述したように、ゲート直下のチャネル層8のポテンシャルは、ゲート側だけでなく基板側からもコントロールされる。従って、基板4が浮遊状態で電位が制御されていないと基板電位が上昇して、半導体素子2bが導通してしまうことがある。しかし、本実施の形態によれば、基板4には第1および第2のソースドレイン端子14a14bより低い電位が基板に印加される。これにより、ゲートトランジスタ26の閾値が上昇し、半導体素子2bの動作が安定する。以上の例では、ゲートトランジスタ26の閾値は、正の電圧である。但し、ゲートトランジスタ26の閾値は、0V以下であってもよい。また、以上の例では、第1のソースドレイン端子14aと第2のソースドレイン端子14bの間には、380Vの電圧が印加される。しかし、第1のソースドレイン端子14aと第2のソースドレイン端子14bの間には、別の電圧例えば、600Vが印加されてもよい。実施の形態2図12は、本実施の形態の半導体素子2cの等価回路である。半導体素子2cの断面図は、図1に示す実施の形態1の半導体素子2の断面図と略同じである。従って、実施の形態1の半導体素子2と共通する部分については、説明を省略する。図12に示すように、半導体素子2cの第1および第2のFP16a16bは、ゲート12に接続されている。第1および第2のFP16a16bは、例えば第2の絶縁膜22図1参照の上に設けられた配線図示せずによりゲート12に接続されている。ゲートトランジスタ26の閾値は、例えば0Vまたは正電圧例えば、1~3Vである。第1および第2のFPトランジスタ28a28bの閾値は、負の電圧例えば、-40Vである。このようにゲートトランジスタ26の閾値は、第1および第2のFP28a28bの閾値より高い。半導体素子2cは、実施の形態1で説明した駆動方法によって駆動される。例えば、ゲート12には、実施の形態1で説明したハイレベル電位およびローレベル電位が印加される。ゲート12に印加される電位は、第1および第2のFP16a16bにも印加される。ところでゲートトランジスタ26の閾値は、上述したように、第1および第2のFPトランジスタ28a28bより高い。従って、ハイレベル電位がゲート12に印加されると、第1および第2のFPトランジスタ28a28bはゲートトランジスタ12と共に導通する。この時の半導体素子2cは、双方方向で電流を流すことができる。一方、ローレベル電位例えば、0V程度がゲート12に印加されると、ゲートトランジスタ26は非導通になる。その直後、高電位側のFPトランジスタ例えば、第1のFPトランジスタ28aとゲートトランジスタ12の間のノード例えば、ノードN1の電位は、寄生容量により高電位側のソースドレイン端子と略電位に保たれている。このためゲート12に印加されたローレベル電位例えば、0Vと上記ノード電位例えば、380Vの差が、高電位側のFPトランジスタの閾値例えば、-40Vより低くなる。従って、高電位側のFPトランジスタは非導通になる。ゲートトランジスタ12および高電位側のFPトランジスタが非導通状態になると、上記ノードの寄生容量が放電して、上記ノードの電位は低下する。上記ノードの電位の電位が、ローレベル電位に高電位側のFPトランジスタの閾値例えば、-40V程度の絶対値を加えた電位例えば、40V程度近傍まで低下すると高電位側のFPトランジスタのリーク電流が大きくなる。このため上記ノードの電位低下は、停止する。この時の上記ノードの電位は、ローレベル電位例えば、0Vに高電位側のFPトランジスタの閾値例えば、-40V程度の絶対値を加えた電位例えば、40V程度程度である。従って、ゲート12の両端には高電圧が発生せず、第1のゲート絶縁膜20および障壁層10は破壊されない。このように半導体素子2cは、第1および第2のソースドレイン端子14a14bのいずれが高電位になっても、電流を遮断することができる。すなわと、半導体素子2cは、双方向で電流を遮断することができる。以上のように、半導体素子2は、双方向で電流を通過させ又は遮断する。すなわち、半導体素子2cは、実施の形態1で説明した第1および第2の動作モードを有している。以上の例では、ゲートトランジスタ26の閾値は0Vまたは正電圧である。しかし、ゲートトランジスタ26の閾値は負電圧であってもよい。また、半導体素子2cの基板4は、実施の形態1の変形例のように、ゲート12に接続されてもよい。また、実施の形態1の別の変形例のように、基板4には、少なくても半導体素子2cが非導通の期間中、第1および第2のソースドレイン端子14a14bに印加される電位より低い電位が印加されてもよい。実施の形態1および2の半導体へテロ接合6は、GaNAlGaNへテロ接合である。しかし、半導体へテロ接合6は、他の半導体へテロ接合であってよい。例えば、半導体へテロ接合6は、GaAsAlGaAsへテロ接合であってもよい。以上の実施の形態1および2に関し、更に以下の付記を開示する。付記1チャネル層と障壁層が積層された半導体へテロ接合と、前記半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートとを有することを特徴とする半導体素子。付記2付記1に記載の半導体素子において、前記第1のフィールドプレートは、前記第2のソースドレイン端子に接続され、前記第2のフィールドプレートは、前記第1のソースドレイン端子に接続されることを特徴とする半導体素子。付記3付記1又は2に記載の半導体素子において、前記半導体へテロ接合が設けられた基板を有し、前記基板は、前記ゲートに接続されていることを特徴とする半導体素子。付記4付記1乃至3のいずれか1項に記載の半導体素子において、前記半導体へテロ接合が設けられた基板を有し、前記基板には、少なくても前記半導体素子が非導通の期間中、前記第1および前記第2のソースドレイン端子に印加される電位より低い電位が印加されることを特徴とする半導体素子。付記5付記1乃至4のいずれか1項に記載の半導体素子において、前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合に、前記第1のソースドレイン端子から前記第2のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第1の動作モードと、前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合に、前記第2のソースドレイン端子から前記第1のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第2の動作モードとを有することを特徴とする半導体素子。付記6付記1乃至5のいずれか1項に記載の半導体素子において、前記第1のフィールドプレートに対応するトランジスタの閾値および前記第2のフィールドプレートに対応するトランジスタの閾値は、負電圧であることを特徴とする半導体素子。付記7付記1乃至6のいずれか1項に記載の半導体素子において、前記チャネル層は、AlGaN層であり、前記障壁層は、GaNであることを特徴とする半導体素子。付記8半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートを有する半導体素子の駆動方法であって、前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合には、前記第2のソースドレイン端子の電位に前記半導体素子の閾値を加えた第1の閾値電位に基づいて前記半導体素子を駆動する第1の駆動モードと、前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合には、前記第1のソースドレイン端子の電位に前記半導体素子の閾値を加えた第2の閾値電位に基づいて前記半導体素子を駆動する第2の駆動モードを有することを特徴とする半導体素子の駆動方法。付記9付記8に記載の半導体素子の駆動方法において、前記第1の駆動モードでは、前記半導体素子の導通時における前記第1の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第1の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせ、前記第2の駆動モードでは、前記半導体素子の導通時における前記第2の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第2の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせることを特徴とする半導体素子の駆動方法。付記10付記1に記載の半導体素子において、前記第1のフィールドプレートは、前記ゲートに接続され、前記第2のフィールドプレートは、前記ゲートに接続されていることを、特徴とする半導体素子。付記11付記10に記載の半導体素子において、前記半導体へテロ接合が設けられた基板を有し、前記基板は、前記ゲートに接続されていることを特徴とする半導体素子。付記12付記10又は11に記載の半導体素子において、前記半導体へテロ接合が設けられた基板を有し、前記基板には、少なくても前記半導体素子が非導通の期間中、前記第1および前記第2のソースドレイン端子に印加される電位より低い電位が印加されることを特徴とする半導体素子。付記13付記10乃至12のいずれか1項に記載の半導体素子において、前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合に、前記第1のソースドレイン端子から前記第2のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第1の動作モードと、前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合に、前記第2のソースドレイン端子から前記第1のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第2の動作モードとを有することを特徴とする半導体素子。付記14付記10乃至13のいずれか1項に記載の半導体素子において、前記第1のフィールドプレートに対応するトランジスタの閾値および前記第2のフィールドプレートに対応するトランジスタの閾値は、負電圧であることを特徴とする半導体素子。付記15付記10乃至13のいずれか1項に記載の半導体素子において、前記チャネル層は、AlGaN層であり、前記障壁層は、GaNであることを特徴とする半導体素子。