"リード選択信号が入力されるリードワード線と、ライト選択信号が入力されるライトワード線と、ライトデータ信号が入力されるライトデータ線と、リードデータ信号が出力されるリードデータ線と、前記ライトデータ線に接続されたデータ入力端子、前記ライトワード線に接続された書込許可入力端子、及びデータ出力端子を有し、前記書込許可入力端子に入力される前記ライト選択信号がアサートされると前記データ入力端子に入力されるライトデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ入力端子に入力されるライトデータ信号の論理レベル電圧をホールドし、スルーまたはホールドされる論理レベル電圧又はその反転値を前記データ出力端子から出力するDラッチ回路、並びに前記Dラッチ回路の前記データ出力端子と前記リードデータ線との間に接続され、前記リード選択信号がアサートされると前記データ出力端子の論理レベル電圧又はその反転値を前記リードデータ線へ出力し前記リード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファを具備するメモリセルと、を備えた半導体記憶装置。前記Dラッチ回路は、第1のCMISインバータと、入力端子に前記第1のCMISインバータの出力端子が接続された第2のCMISインバータと、前記第2のCMISインバータの出力端子と前記前記第1のCMISインバータの入力端子との間に接続され、前記書込許可入力端子から入力されるライト選択信号がネゲートされたときに両端子を接続し、アサートされたときに両端子を切断するループゲート回路と、前記データ入力端子と前記第1のCMISインバータの入力端子との間に接続され、前記書込許可入力端子から入力されるライト選択信号がアサートされたときに両端子を接続し、ネゲートされたときに両端子を切断する入力ゲート回路と、を備えたことを特徴とする請求項1記載の半導体記憶装置。前記トライステートバッファは、CMISインバータと、前記CMISインバータの出力端子に接続され、前記リード選択信号がアサートされたときに両端子を接続し、ネゲートされたときに両端子を切断する出力ゲート回路と、を備えたことを特徴とする請求項1又は2に記載の半導体記憶装置。前記リードワード線及び前記ライトワード線のペアであるワード線ペアと、前記ライトデータ線及び前記リードデータ線のペアであるデータ線ペアとが、前記各ワード線ペアを行とし前記各データ線ペアを列として格子状に複数配設され、前記各ワード線ペアと前記各データ線ペアとの交点のそれぞれに前記メモリセルが配設されており、書込データの論理レベル電圧が入力されるデータ入力端子と、データの書込を行うメモリセルに接続する前記データ線ペアの列を選択する列アドレス信号が入力される列アドレス入力端子と、前記各データ線ペアのそれぞれに対して当該データ線ペアの前記ライトデータ線を、当該データ線ペアの前記リードデータ線又は前記データ入力端子の何れかに選択的に接続する書込用セレクタと、を備え、前記各書込用セレクタは、当該書込用セレクタの列が前記列アドレス信号により選択された列の場合、前記ライトデータ線を前記データ入力端子に接続し、それ以外の場合、前記ライトデータ線を前記リードデータ線に接続することを特徴とする請求項1乃至3の何れか一に記載の半導体記憶装置。前記入力ゲート回路と、前記出力ゲート回路は、それぞれ逆極性の片チャネルMISFETで構成されることを特徴とする請求項2乃至4の何れか一に記載の半導体記憶装置。前記入力ゲート回路はPMISFET、前記出力ゲート回路はNMISFETで構成されることを特徴とする請求項5に記載の半導体記憶装置。前記入力ゲート回路と、前記ループゲート回路と、前記出力ゲート回路のうち少なくとも1つは、片チャネルMISFETで構成されることを特徴とする請求項2乃至4の何れか一に記載の半導体記憶装置。隣接するメモリセルでは、前記入力ゲート回路、前記ループゲート回路、前記出力ゲートを構成する片チャンネルMISFETの一部、または全てにおいて、その極性が逆となっていることを特徴とする請求項7に記載の半導体記憶装置。しかしながら、上記従来の半導体記憶装置では、ラッチインバータで構成される記憶保持部のデータを反転させる場合や、ラッチインバータ保持データを読み出す場合の、両方の場合あるいは片方の場合において、メモリセルを構成する全てのトランジスタ、またはその一部のトランジスタにおいて、そのゲートサイズゲート幅/ゲート長の選択の範囲に設計上の制約、いわゆるレシオ設計が必要であり、各トランジスタの性能ばらつきを考慮した上で、安定的に動作させるためには、さらに設計マージンの確保が必要であり、今後のトランジスタの性能ばらつきの増大においては、いずれ破綻をきたす恐れがあるという課題があった。そこで本発明の目的は、回路を構成する各トランジスタの設計サイズゲート幅/ゲート長によらず、またマージン設計を行うことなしに、安定な動作が可能な半導体記憶装置を提供することにある。本発明に係る半導体記憶装置の第1の構成は、リード選択信号が入力されるリードワード線と、ライト選択信号が入力されるライトワード線と、ライトデータ信号が入力されるライトデータ線と、リードデータ信号が出力されるリードデータ線と、前記ライトデータ線に接続されたデータ入力端子、前記ライトワード線に接続された書込許可入力端子、及びデータ出力端子を有し、前記書込許可入力端子に入力される前記ライト選択信号がアサートされると前記データ入力端子に入力されるライトデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ入力端子に入力されるライトデータ信号の論理レベル電圧をホールドし、スルーまたはホールドされる論理レベル電圧又はその反転値を前記データ出力端子から出力するDラッチ回路、並びに前記Dラッチ回路の前記データ出力端子と前記リードデータ線との間に接続され、前記リード選択信号がアサートされると前記データ出力端子の論理レベル電圧又はその反転値を前記リードデータ線へ出力し前記リード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファを具備するメモリセルと、を備えたことを特徴とする。この構成によれば、データを保持する各メモリセルをDラッチ回路とトライステートバッファを用いて構成することにより、メモリセルへのデータ書き込み、メモリセルからのデータ読み出しの両方の場合において、メモリセルの動作が全てデジタル動作となり、基本的にその動作の可否は、構成する各トランジスタの設計値ゲート幅/ゲート長には依存しなくなる。本発明に係る半導体記憶装置の第2の構成は、前記第1の構成において、前記Dラッチ回路は、第1のCMISインバータと、入力端子に前記第1のCMISインバータの出力端子が接続された第2のCMISインバータと、前記第2のCMISインバータの出力端子と前記前記第1のCMISインバータの入力端子との間に接続され、前記書込許可入力端子から入力されるライト選択信号がネゲートされたときに両端子を接続し、アサートされたときに両端子を切断するループゲート回路と、前記データ入力端子と前記第1のCMISインバータの入力端子との間に接続され、前記書込許可入力端子から入力されるライト選択信号がアサートされたときに両端子を接続し、ネゲートされたときに両端子を切断する入力ゲート回路と、を備えたことを特徴とする。この構成によれば、メモリセルを構成するDラッチ回路部を、単純なCMISインバータとトランスファーゲート回路のみで構成でき、小型化、低電圧化が図れる。本発明に係る半導体記憶装置の第3の構成は、前記第1又は2の構成において、前記トライステートバッファは、CMISインバータと、前記CMISインバータの出力端子に接続され、前記リード選択信号がアサートされたときに両端子を接続し、ネゲートされたときに両端子を切断する出力ゲート回路と、を備えたことを特徴とする。この構成によれば、メモリセルを構成するトライステートバッファを、単純なCMISインバータとトランスファーゲート回路のみで構成でき、小型化、低電圧化が図れる。本発明に係る半導体記憶装置の第4の構成は、前記第1乃至3の何れか一の構成において、前記リードワード線及び前記ライトワード線のペアであるワード線ペアと、前記ライトデータ線及び前記リードデータ線のペアであるデータ線ペアとが、前記各ワード線ペアを行とし前記各データ線ペアを列として格子状に複数配設され、前記各ワード線ペアと前記各データ線ペアとの交点のそれぞれに前記メモリセルが配設されており、書込データの論理レベル電圧が入力されるデータ入力端子と、データの書込を行うメモリセルに接続する前記データ線ペアの列を選択する列アドレス信号が入力される列アドレス入力端子と、前記各データ線ペアのそれぞれに対して当該データ線ペアの前記ライトデータ線を、当該データ線ペアの前記リードデータ線又は前記データ入力端子の何れかに選択的に接続する書込用セレクタと、を備え、前記各書込用セレクタは、当該書込用セレクタの列が前記列アドレス信号により選択された列の場合、前記ライトデータ線を前記データ入力端子に接続し、それ以外の場合、前記ライトデータ線を前記リードデータ線に接続することを特徴とする。この構成によれば、本発明のメモリセルで、メモリセルアレイを構成した場合に、書き込み動作時に、行アドレス信号では選択されているが、列アドレス信号では指定されていない本発明のメモリセルにおいて、保持していたデータを、リードデータ線、ライトデータ線経由でループバックを行い、メモリセル内のデータを消失することなく、正しく保持することが可能となる。本発明に係る半導体記憶装置の第5の構成は、前記第2乃至4の何れか一の構成において、前記入力ゲート回路と、前記出力ゲート回路は、それぞれ逆極性の片チャネルMISFETで構成されることを特徴とする。この構成によれば、情報記憶部の保持特性を維持したまま、メモリセルを構成するトランジスタ数が削減でき、また、NMISFETとPMISFETの数が同数となり、レイアウトの容易化、小型化が図れる。本発明に係る半導体記憶装置の第5の構成は、前記第5の構成において、前記入力ゲート回路はPMISFET、前記出力ゲート回路はNMISFETで構成されることを特徴とする。この構成によれば、SRAMの最大の特長である高速な読み出し速度を維持したまま、情報記憶部の保持特性を維持し、メモリセルを構成するトランジスタ数が削減でき、また、NMISFETとPMISFETの数が同数となり、レイアウトの容易化、小型化が図れる。本発明に係る半導体記憶装置の第7の構成は、前記第2乃至4の何れか一の構成において、前記入力ゲート回路と、前記ループゲート回路と、前記出力ゲート回路のうち少なくとも1つは、片チャネルMISFETで構成されることを特徴とする。この構成によれば、メモリセルを構成するトランジスタ数を削減でき、レイアウトが容易になり、小型化が図れる。本発明に係る半導体記憶装置の第8の構成は、前記第7の構成において、隣接するメモリセルでは、前記入力ゲート回路、前記ループゲート回路、前記出力ゲートを構成する片チャンネルMISFETの一部、または全てにおいて、その極性が逆となっていることを特徴とする。この構成によれば、隣接する複数のメモリセルを構成するNMISFETとPMISFETの数が同数となり、レイアウトが容易になり、小型化が図れる。以上のように、本発明によれば、データを保持する各メモリセルをDラッチ回路とトライステートバッファを用いて構成したことにより、回路を構成する各トランジスタの設計値ゲート幅/ゲート長によらずマージンフリーな設計を行うことが可能な半導体記憶装置を提供することが可能となる。以下、本発明を実施するための形態について、図面を参照しながら説明する。図1は、本発明の実施例1に係る半導体記憶装置のメモリセルの構成を表す回路ブロック図である。図1において、半導体記憶装置は、リードワード線RW及びライトワード線WWのペアであるワード線ペアと、ライトデータ線WD及びリードデータ線RDのペアであるデータ線ペアとが格子状に配設され図4参照、各ワード線ペアと各データ線ペアとの交点のそれぞれにメモリセル1が配設されている。リードワード線RWには、リード選択信号が入力される。ライトワード線WWには、ライト選択信号が入力される。ライトデータ線WDには、ライトデータ信号が入力される。リードデータ線RDには、リードデータ信号が出力される。メモリセル1は、Dラッチ回路2とトライステートバッファ3を備えている。Dラッチ回路2は、ライトデータ線WDに接続されたデータ入力端子D、ライトワード線WWに接続された書込許可入力端子φ、及びデータ出力端子Q-を備えている。Dラッチ回路2は、書込許可入力端子φに入力されるライト選択信号がアサートされるとデータ入力端子Dに入力されるライトデータ信号の論理レベル電圧をスルーし、ライト選択信号がネゲートされるとライトデータ信号の論理レベル電圧をホールドする。また、Dラッチ回路2は、ラッチされた論理レベル電圧をデータ出力端子Q-から出力する。尚、本実施例では、データ出力端子Q-からは、ラッチされた論理レベル電圧の反転値が出力されるように構成されているが、本発明では非反転値が出力されるように構成してもよい。トライステートバッファ3は、入力端子がDラッチ回路2のデータ出力端子Q-に接続され、出力端子がリードデータ線RDとの間に接続され、制御端子がリードワード線RWに接続された反転出力トライステートバッファである。トライステートバッファ3は、リード選択信号がアサートされるとデータ出力端子の論理レベル電圧の反転値をリードデータ線へ出力し、リード選択信号がネゲートされると出力が高インピーダンス状態となる。尚、データ出力端子Q-からラッチされた論理レベル電圧の非反転値を出力する構成とする場合には、トライステートバッファ3には非反転出力トライステートバッファを使用すればよい。図2は、図1のDラッチ回路2の内部構成を表す回路図である。Dラッチ回路2は、CMISインバータ4,5、ループゲート回路6、入力ゲート回路7、及びインバータ8を備えている。CMISインバータ5の入力端子には、CMISインバータ4の出力端子が接続されている。また、ループゲート回路6は、nMISFETM1とpMISFETM2とのチャネルを並列接続したトランスミッションゲートであり、チャネル両端子がCMISインバータ5の出力端子とCMISインバータ4の入力端子との間に接続されている。ループゲート回路6のpMISFETM2のゲートは書込許可入力端子φに接続され、ループゲート回路6のnMISFETM1のゲートはインバータ8を介して書込許可入力端子φに接続されている。これにより、ループゲート回路6は、書込許可入力端子φから入力されるライト選択信号がネゲートされたときLレベルのときに両端子を接続し、アサートされたときHレベルのときに両端子を切断する。CMISインバータ4,5は、ループゲート回路6を間挿して出力と入力とが互いにクロスカップリングされることで、フリップフロップを構成している。また、CMISインバータ4の出力端子は、データ出力端子Q-に接続されている。従って、データ出力端子Q-からは、CMISインバータ4,5からなるフリップフロップでラッチされた論理レベル電圧の反転値が出力される。入力ゲート回路7は、nMISFETM3とpMISFETM4とのチャネルを並列接続したトランスミッションゲートであり、チャネル両端子がデータ入力端子DとCMISインバータ4の入力端子との間に接続されている。入力ゲート回路7のnMISFETM3のゲートは書込許可入力端子φに接続され、入力ゲート回路7のpMISFETM4のゲートはインバータ8を介して書込許可入力端子φに接続されている。これにより、入力ゲート回路7は、書込許可入力端子φから入力されるライト選択信号がネゲートされたときLレベルのときに両端子を切断し、アサートされたときHレベルのときに両端子を接続する。図3は、図1のトライステートバッファ3の内部構成を表す回路図である。トライステートバッファ3は、出力ゲート回路9及びインバータ10,11を備えている。出力ゲート回路9は、nMISFETM5とpMISFETM6とのチャネルを並列接続して構成されたトランスミッションゲートであり、nMISFETM5のゲートは制御端子ENBに接続され、pMISFETM6のゲートはインバータ10を介して制御端子ENBに接続されている。また、制御端子ENBは、リードワード線RWに接続されている。また、出力ゲート回路9の入力端子は、インバータ11を介してトライステートバッファ3の入力端子inに接続され、出力ゲート回路9の出力端子は、トライステートバッファ3の出力端子outに接続されている。尚、トライステートバッファ3の入力端子inは、Dラッチ回路2のデータ出力端子Q-に接続され、トライステートバッファ3の出力端子outは、リードデータ線RDに接続されている。図4は、本発明の実施例1に係る半導体記憶装置の全体構成を表す回路ブロック図である。図4において、実施例1の半導体記憶装置は、リードワード線RWnn=1,2,...及びライトワード線WWnのペアであるワード線ペアWnと、ライトデータ線WDmm=1,2,...及びリードデータ線RDmのペアであるデータ線ペアDmとが、各ワード線ペアWnを行とし各データ線ペアDmを列として格子状に配設されている。各ワード線ペアWnと各データ線ペアDmとの交点のそれぞれに、図1のメモリセル1が配設されている。また、各ライトデータ線WDm及びリードデータ線RDmの一端には、列選択回路12が接続されている。列選択回路12は、データ入力端子Din,データ出力端子Dout,及び列アドレス入力端子Y0を備えている。データ入力端子Dinからは、何れかのメモリセル1に書き込むデータの論理レベル電圧が入力される。データ出力端子Doutからは、何れかのメモリセル1から読み出されたデータの論理レベル電圧が出力される。また、列アドレス入力端子Y0には、データの書込を行うメモリセルに接続するデータ線ペアDmm=1,2,...を選択する列アドレス信号が入力される。列選択回路12は、各データ線ペアD1,D2,...に対して、それぞれ書込用セレクタ13-1,13-2,...を備えている。これらの書込用セレクタ13-mm=1,2,...は、対応するデータ線ペアDmのライトデータ線WDmとリードデータ線RDmとの一端とデータ入力端子Dinとに接続されている。各書込用セレクタ13-mm=1,2,...は、接続されたライトデータ線WDmを、リードデータ線RDm又はデータ入力端子Dinの何れかに選択的に接続するセレクタである。各書込用セレクタ13-mm=1,2,...は、接続するデータ線ペアDmの列mが、列アドレス信号により選択された列のときはライトデータ線WDmをデータ入力端子Dinに接続し、それ以外のときは、ライトデータ線WDmをリードデータ線WDmに接続する。これにより、列選択回路12は、列アドレス信号に従って、選択されたデータ線ペアDiのライトデータ線WDiをデータ入力端子Dinに接続し、それ以外のデータ線ペアDjj≠iのライトデータ線WDj及びリードデータ線WDjを接続するように動作する。また、列選択回路12は、列アドレス信号により選択されたリードデータ線RDiをデータ出力端子Doutに選択的に接続する出力セレクタ14を備えている。以上のように構成された本実施例に係る半導体記憶装置について、以下その動作を説明する。1リード動作図5は、図4の回路のリード動作時における各信号のタイムチャートである。図5は、一例として、1行2列目のメモリセル1図4において符号Bを付したメモリセルのデータを読み出す場合を示している。データの読み出しを行う場合、まず、読み出しを行うセルの列を選択する列アドレス信号を列アドレス入力端子Y0に入力する。これにより、選択された列のリードデータ線RD2がデータ出力端子Doutに接続される。次に、読み出しを行うセルの行のリードワード線RW1のリード選択信号をアサートするHレベルにする。これにより、リードワード線RW1に接続されたすべてのメモリセル1のトライステートバッファ3が接続状態となり、各リードデータ線RDmm=1,2,...には、1行目の各メモリセル1にラッチされている論理レベル電圧Dold11,Dold12,...が出力される。このとき、データ出力端子Doutには選択されたリードデータ線RD2のみが接続されているため、データ出力端子Doutには1行2列目のメモリセル1にラッチされている論理レベル電圧Dold12が出力される。以上のような動作により、選択されたメモリセル1にラッチされているデータの読み出しが行われる。2ライト動作図6は、図4の回路のライト動作時における選択されたメモリセルの各信号のタイムチャート、図7は、図4の回路のライト動作時における非選択のメモリセルの各信号のタイムチャートである。図6,図7では、一例として、1行2列目のメモリセル1図4において符号Bを付したメモリセルにデータを書き込む場合を示している。データの書き込みを行う場合、まず、書き込みを行うセルの行のリードワード線RW1のリード選択信号をアサートするHレベルにする時刻t1。これにより、各列のリードデータ線RD1,RD2,...には、選択されたリードワード線RW1に接続する各列のメモリセル1にラッチされた論理レベル電圧Dold11,Dold12,...が出力される時刻t2。このとき、列アドレス信号はまだ入力されていないため、すべての列の書込用セレクタ13-2は接続状態にある。従って、各列のリードデータ線RDmm=1,2,...に出力された論理レベル電圧Dold1mは、ペアであるライトデータ線WDmに伝達され、ライトデータ線WDmの電圧は論理レベル電圧Dold1mとなる時刻t3。次に、データ入力端子Dinに書き込みを行う書込データの論理レベル電圧Dnewを入力する時刻t4。次に、書き込みを行うセルの列を選択する列アドレス信号を列アドレス入力端子Y0に入力する。これにより、選択された列の書込用セレクタ13-2は、ライトデータ線WD2をデータ入力端子Dinに接続する。また、それ以外の書込用セレクタ13-jj≠2では、ライトデータ線WDjがリードデータ線RDjに接続された状態のままであるt5。これによって、選択された列のライトデータ線WD2は、書込データの論理レベル電圧Dnewとなる。一方、選択されなかった列のライトデータ線WDjj≠2はリードデータ線RDjと接続されたままの状態であるため、選択行のj列目のメモリセル1は、トライステートバッファ3の出力端子とDラッチ回路2のデータ入力端子Dが短絡されたループ状態となっている。次に、書き込みを行う行のライトワード線WW1のライト選択信号をアサートするHレベルとする時刻t6。これにより、選択された行1行目のすべてのメモリセル1のDラッチ回路2に、そのメモリセル1が属する列mm=1,2,...のライトデータ線WDmに設定された電圧が設定される。このとき、選択された列のライトデータ線WD2には、書込データの論理レベル電圧Dnewが設定されているので、1行2列目のメモリセル1のDラッチ回路2には論理レベル電圧Dnewが設定され時刻t7、それに伴い、2列目のリードデータ線RD2の電圧も論理レベル電圧Dnewとなる時刻t8。一方、選択されなかった列のライトデータ線WDjj≠2には、選択行1行目のメモリセル1にラッチされている論理レベル電圧Dold1jが設定されているので、1行1列目のメモリセル1のDラッチ回路2の設定電圧はそのまま維持される。次に、ライトワード線WW1のライト選択信号をネゲートするLレベルとする。これにより、1行目の各メモリセル1のDラッチ回路2は、その時点におけるデータ入力端子Dの電圧をラッチする時刻t9。最後に、列アドレス信号の入力を停止するとともに、書き込み行のリードワード線RW1のリード選択信号をネゲートするLレベルにする時刻t10。これにより、1行目の各列のメモリセル1のDラッチ回路2からリードデータ線RD1,RD2,...へのデータの出力が停止される時刻t11,t12。以上の動作によって、1行2列目のメモリセル1に新しいデータが書き込まれ、1行1列目のメモリセル1は従前のデータを保持する。以上のように、本実施例の半導体記憶装置では、各メモリセル1にDラッチ回路2とトライステートバッファ3を使用し、トライステートバッファ3によりDラッチ回路2の出力を高インピーダンスで受けてリードデータ線RDから分離することにより、Dラッチ回路2の入力ゲート回路7に使用する各トランジスタM3,M4の設計値ゲート幅/ゲート長と出力ゲート回路9に使用する各トランジスタM5,M6の設計値ゲート幅/ゲート長を全く独立に決めることが可能となる。そのため、各トランジスタM3,M4,M5,M6の設計値ゲート幅/ゲート長に制限されることなく設計を行うことが可能となる。また、各トランジスタM3,M4,M5,M6の設計値ゲート幅/ゲート長に関係なく設計が可能であるので、各トランジスタM3,M4,M5,M6及び、各インバータ回路を構成するトランジスタを、プロセスの最小レベルのサイズとして設計することも可能となる。従って、全体として回路を小型化することができる。図8は、本発明の実施例2に係る半導体記憶装置のメモリセルの構成を表す回路図である。図8において、リードワード線RW、ライトワード線WW、ライトデータ線WD、リードデータ線RD、メモリセル1、Dラッチ回路2、トライステートバッファ3、CMISインバータ4,5、ループゲート回路6、入力ゲート回路7、出力ゲート回路9及びインバータ11は、図1~図3の同符号のものと同様である。また、図8の各トランジスタM1~M6は、図2,図3の同符号のものに対応する。本実施例の半導体記憶装置では、図2のDラッチ回路2のインバータ8及び図3のトライステートバッファ3のインバータ10が省略されており、その代わりに、リードワード線RWの論理反転値が入力されるリードワード線RW-と、ライトワード線WWの論理反転値が入力されるライトワード線WW-とを備えている。そして、トランジスタM1,M4のゲートにはライトワード線WW-が接続され、トランジスタM6のゲートにはリードワード線RW-が接続されている。このような構成としても、実施例1と同様の作用効果を得ることができる。尚、本実施例の回路構成では、実施例1と比べてインバータ8,10が省略されるため、実施例1に比べて1つのメモリセル1あたり、少なくとも4個のトランジスタを減らすことができるが、その代わり、1行あたり2本の新たな配線リードワード線RW-,ライトワード線WW-が必要となる。図9は、本発明の実施例3に係る半導体記憶装置のメモリセルの構成を表す回路図である。図9において、リードワード線RW、ライトワード線WW、ライトデータ線WD、リードデータ線RD、メモリセル1、Dラッチ回路2、トライステートバッファ3、CMISインバータ4,5、ループゲート回路6、入力ゲート回路7、出力ゲート回路9、インバータ11、及びトランジスタM2,M3,M5は、実施例2の図8の同符号のものに対応する。図8と比較して、本実施例のメモリセル1では、ループゲート回路6、入力ゲート回路7、及び出力ゲート回路9を、両チャネルのトランスミッションゲートの代わりに、片チャネルのトランスファーゲートによって構成した点が異なる。これにより、図8のリードワード線RW-及びライトワード線WW-が不要となる。片チャネルのトランスファーゲートを使用した場合、例えばpMISFETのみではLow側の信号が正確に伝達されないという弱点はあるが、このような構成でも本発明の半導体記憶装置を構成することが可能である。尚、本実施例において、図4の各メモリセル1は、すべて図9に示した同じ構成のものとしたが、他の例として、図4の隣接するメモリセル1では、入力ゲート回路7、ループゲート回路6、及び出力ゲート回路9を構成する片チャンネルMISFETM3,M2,M5の一部、または全てにおいて、その極性が逆となるように構成することもできる実施例7参照。これにより、チップ全体のレイアウト面積を小さくすることができる。図10は、本発明の実施例4に係る半導体記憶装置のメモリセル1の構成を表す回路図である。図10において、リードワード線RW、ライトワード線WW、ライトデータ線WD、リードデータ線RD、メモリセル1、Dラッチ回路2、トライステートバッファ3、CMISインバータ4,5、ループゲート回路6、入力ゲート回路7、出力ゲート回路9、インバータ11、及びトランジスタM1,M2,M3,M5は、実施例2の図8の同符号のものに対応する。図10のメモリセル1は、図9のメモリセル1を改良したものである。図9と比較すると、ループゲート回路6に、実施例1と同様の両チャネルのトランスミッションゲートを使用した点のみが相違する。CMISインバータ4,5から構成されるフリップフロップに内挿されたループゲート回路6のみを両チャネルのトランスミッションゲートとした理由は、ループゲート回路6を図9のように片チャンネルとすると、Lowレベル側の特性がきれいに出ないため、リーク電流が増加し、フリップフロップにおける状態の保持を補償するためにループゲート回路6のマージンを厳しくして設計する必要が生じるからである。図10のように両チャネルのトランスミッションゲートを使用すれば、そのような問題は解消される。尚、本実施例において、図4の各メモリセル1は、すべて図10に示した同じ構成のものとしたが、他の例として、図4の隣接するメモリセル1,1では、入力ゲート回路7、及び出力ゲート回路9を構成する片チャンネルMISFETM7,M9の一部、または全てにおいて、その極性が逆となるように構成することもできる実施例7参照。これにより、チップ全体のレイアウト面積を小さくすることができる。図11は、本発明の実施例5に係る半導体記憶装置のメモリセル1の構成を表す回路図である。図11のメモリセル1は、図10のメモリセル1を改良したものである。図10と比較すると、ループゲート回路6とインバータ5を一体化した、ループゲートインバータ回路15を使用しており、また、出力ゲート回路9を、PMISFETのM6で構成している点が異なる。インバータと、その出力にあるトランスファーゲートを、15のようなループゲートインバータ回路へ接続変更して用いることは、機能的に等価であり、レイアウト等の都合上よく行われる。また、出力ゲート回路9をPMISFETで構成することで、図11の回路では、メモリセルを構成するNMISFETと、PMISFETの数が、それぞれ5個ずつと揃うため、レイアウトが容易となり、小型化も図り易くなる。図12は、本発明の実施例6に係る半導体記憶装置のメモリセル1の構成を表す回路図である。図12のメモリセル1は、図11のメモリセル1を変形したものである。図11と比較すると、ループゲートインバータ回路15内において、直列に接続されるそれぞれPMISFET、NMISFETの接続順が入れ替わった構成になっている。また、入力ゲート回路7と出力ゲート回路9を構成するトランジスタの極性が逆になっており、出力ゲート回路9にNMISFETを用いているため、SRAMで最も重要な特長であるデータ読み出し速度に影響を与えることがない。図10のインバータとその出力にあるトランスファーゲートを、図11あるいは図12におけるループゲートインバータ回路15へ接続変更して用いることは、機能的に等価であり、この部分のトランジスタの接続は、レイアウト等の都合で選択すればよい。また、入力ゲート回路7と出力ゲート回路9を片チャンネル化する場合は、図10、図11、図12のように、PMISFET、NMISFETのいずれでもよく、レイアウト容易性や、小型化等を考慮して選択すればよい。図13は、本発明の実施例7に係る半導体記憶装置の複数のメモリセル1の構成を表す回路図である。図13の半導体記憶装置は、図9のメモリセル1と、さらに、メモリセル1のループゲート回路6,入力ゲート回路7,及び出力ゲート回路9を構成する片チャンネルトランジスタM2,M3,M5の極性を逆にしたトランジスタM1,M4,M6で構成されたループゲート回路6’,入力ゲート回路7’,及び出力ゲート回路9’を備えたメモリセル1’から構成されている。図9の回路は、メモリセル1を構成するトランジスタ総数が9個と、図9~図12の回路の中で、最も素子数が少ないが、素子総数が奇数であるために、PMISFET、NMISFETの数は同数ではなく、例えば、レイアウトを行う際に小型化が図りにくい。そこで、図13のように、隣接するメモリセルでは、片チャンネルMISFETで構成されるトランスファーゲートの全て、あるいは一部を逆極性として、複数のメモリセルにおいて、PMISFET、NMISFETのトランジスタ数を同数とする。図13の例では、上下の2つのメモリセル1,1’内では、PMISFET、NMISFETの数はそれぞれ9個と同数になり、前記課題を解決できる。また、図13の例では、2つの隣接するメモリセルの、少なくとも出力ゲート回路9の部分のみを逆極性とすることで、本効果が得られる。"