半導体基板の上面に形成された複数の記憶素子と、隣り合う前記各記憶素子の間に埋め込まれた層間絶縁膜と、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、前記各記憶素子の前記側面において膜厚が10nm以下である保護膜と、前記層間絶縁膜中に形成されたコンタクトと、を備え、前記保護膜は、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第1の保護膜と、前記第1の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第2の保護膜とを有する、ことを特徴とする半導体記憶装置。半導体基板の上面に形成された複数の記憶素子と、隣り合う前記各記憶素子の間に埋め込まれた層間絶縁膜と、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成された保護膜と、前記層間絶縁膜中に形成されたコンタクトと、を備え、前記保護膜は、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第1の保護膜と、前記第1の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第2の保護膜とを有する、ことを特徴とする半導体記憶装置。半導体基板の上面に形成された複数の記憶素子と、隣り合う前記各記憶素子の間に埋め込まれた層間絶縁膜と、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、窒化ボロン膜からなる保護膜と、前記層間絶縁膜中に形成されたコンタクトと、を備える、ことを特徴とする半導体記憶装置。前記保護膜の膜厚は、前記各記憶素子の側面において10nm以下であることを特徴とする請求項2又は3に記載の半導体記憶装置。前記記憶素子は、MTJ素子又は抵抗変化素子であることを特徴とする請求項1から4のいずれか1つに記載の半導体記憶装置。半導体基板の上面に複数の記憶素子を形成し、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜を連続的に堆積して、第1の保護膜を形成し、前記第1の保護膜の上に、ボロン膜又は窒化ボロン膜を連続的に堆積して、第2の保護膜を形成し、隣り合う前記各記憶素子の間に層間絶縁膜を埋め込み、隣り合う前記各記憶素子の間の前記層間絶縁膜中にエッチングを用いてコンタクトホールを形成する、ことを特徴とする半導体記憶装置の製造方法。本発明は、エッチングに対して耐性を持つ保護膜が設けられた記憶素子を有する半導体記憶装置を提供するものである。本発明の実施形態によれば、半導体記憶装置は、半導体基板の上面に形成された複数の記憶素子と、隣り合う前記各記憶素子の間に埋め込まれた層間絶縁膜と、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、前記各記憶素子の前記側面において膜厚が10nm以下である保護膜と、前記層間絶縁膜中に形成されたコンタクトとを備え、前記保護膜は、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第1の保護膜と、前記第1の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第2の保護膜とを有する。以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。第1の実施形態図1を用いて本実施形態のMRAM1を説明する。図1は、本実施形態のMRAM1の断面図である。ここでは、MTJ素子記憶素子10とそれを覆う保護膜20とについて説明するが、本発明は以下のような半導体記憶装置に限られるものではなく、様々な形態のMRAMにも適用することができ、さらReRAMの有する抵抗変化素子等にも適用することができる。図1に示されるように、本実施形態にかかるMRAM1は、半導体基板11の上面に複数のMTJ素子10を有し、隣り合うMTJ素子10の間隔は例えば60nmであり、その間に層間絶縁膜30が埋め込まれている。MTJ素子10は、例えば、半導体基板11上に順次堆積された、下地層101、記憶層102、トンネル接合層103、参照層104、キャップ層105、コンタクト層106の積層構造からなるが、本実施形態のMTJ素子10はこのような構成の積層構造に限定されるものではなく、他の積層構造であっても良い。また、層間絶縁膜30は例えば酸化シリコン膜からなり、SOGSpinOnGlass等を用いて各MTJ素子10の間に埋め込まれる。そして、各MTJ素子10の側面と各MTJ素子10の間の半導体基板11の上面とは、保護膜20で連続的に覆われている。なお、保護膜20が各MTJ素子10の上面の一部を覆っていても良い。詳細には、保護膜20は、MTJ素子10の側面と各MTJ素子10の間の半導体基板11の上面との上に連続的に形成された第1の保護膜21と、第1の保護膜21上に連続的に形成された第2の保護膜22とからなり、それぞれ、MTJ素子10の側面と半導体基板11の上面とを露出することのないコンフォーマルな膜である。さらに、第1の保護膜21と第2の保護膜22とを合わせた保護膜20の膜厚は、MTJ素子10の側面において10nm以下であることが好ましく、これより厚くなってしまうと、隣り合うMTJ素子10の間が狭くなってしまい、隣り合うMTJ素子10の間にボイドを生じることなく層間絶縁膜30を埋め込むことが難しくなるからである。また、このように保護膜20の膜厚が薄いため、MTJ素子10に保護膜20から大きな応力印加されることを避けることができ、この応力によるMTJ素子10の特性悪化を避けることができる。また、第1の保護膜21は、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなり、電気的な絶縁性を有し、且つ、誘電率が低い。従って、第1の保護膜21により、MTJ素子10を構成する各層間を電気的に絶縁し、且つ、隣り合うMTJ素子10の間に生じる寄生容量の増加を避けることができ、さらに、層間絶縁膜30からの水分や酸素等がMTJ素子10に入り込むことを防ぐことができる。詳細には、第1の保護膜21を酸化シリコン膜から形成した場合には、寄生容量の増加を抑える効果がより高く、第1の保護膜21を窒化シリコン膜から形成した場合には、水分や酸素等がMTJ素子10に入り込むことを防ぐ効果がより高くなる。また、第1の保護膜21を酸窒化シリコン膜とした場合には、上記の酸化シリコン膜及び窒化シリコン膜の両方の効果を適度に兼ね備えることができる。また、第2の保護膜22は、結晶ボロン膜やアモルファスボロン膜といったボロン膜又は窒化ボロン膜からなる。ボロン膜又は窒化ボロン膜に含まれる原子結合は共有結合であるため、その結合は強く、よって第2の保護膜22は後の工程で行われるエッチングに対して耐性を有する。従って、第1の保護膜21と第2の保護膜22との膜厚、すなわち、保護膜20の膜厚が薄いものであっても、エッチング耐性を有する第2の保護膜がエッチングから第1の保護膜を保護しているため、MTJ素子10を構成する各層間を電気的に絶縁し、且つ、層間絶縁膜30からの水分や酸素等がMTJ素子10に入り込むことを防ぐことができる。さらに、保護膜20において、第1の保護膜21は薄く、第2の保護膜22がそれに比べて厚い場合には、エッチング耐性のある膜が厚くなることから、コンタクトホール61の加工時のエッチングストップ膜として用いることができる。それに対して、第1の保護膜21が厚く、第2の保護膜22がそれに対して薄い場合には、低誘電率である膜が厚くなることから、隣り合うMTJ素子10の間の寄生容量をより抑えることができる。そして、図1に示されるように各MTJ素子10の上面の上には、各MTJ素子10と電気的に接続された配線50が配置されている。さらに、隣り合うMTJ素子10の間の層間絶縁膜30にはコンタクトホール61が形成されており、その中に、半導体基板11と、層間絶縁膜30上に位置する配線51とを電気的に接続するコンタクト60が形成されている。次に、図2から図5を用いて、本実施形態のMRAM1の製造方法の一例を説明する。図2から図5は、本実施形態の製造方法における各工程での断面図であり、図1に示すMRAM1の断面に対応するものである。ここでは、MTJ素子10を覆う保護膜20の製造方法について説明するが、本発明は以下の半導体記憶装置の製造方法に限られるものではない。図2aに示されるように、半導体基板11の上面に複数のMTJ素子10を周知の方法により形成する。隣り合うMTJ素子10の間隔は例えば60nmである。次に、図2bに示されるように、MTJ素子10の上面及び側面と、MTJ素子10の間に位置する半導体基板11の上面とを連続的に覆うように、窒化シリコン膜、酸化シリコン膜、又は、酸窒化シリコン膜第1の保護膜21を堆積する。すなわち、窒化シリコン膜、酸化シリコン膜、又は、酸窒化シリコン膜21は、MTJ素子10の側面と、半導体基板11の上面とを露出することのないコンフォーマルな膜として形成する。なお、窒化シリコン膜、酸化シリコン膜、又は、酸窒化シリコン膜21は、MTJ素子10の上面を覆っていても良い。以下、窒化シリコン膜21を形成するものとして説明するが、窒化シリコン膜21の形成は、熱ALDAtomicLayerDeposition法、プラズマALDプラズマアシストALD法、プラズマCVDプラズマアシストCVD法、スパッタ法等を用いて行うことができる。詳細には、熱ALD法は、カバレッジ率が例えば100程度であるような、高いカバレッジ率を有する窒化シリコン膜21を容易に形成できる点で好ましく、しかしながら、プロセス温度が高温であるため、MTJ素子10が高温に弱い膜を含む場合には好ましいものではない。プラズマALD法は、熱CVD法により形成された膜に比べるとカバレッジ率は低くなるが、カバレッジ率が例えば60から80程度であるようなシリコン窒化膜21を容易に形成することができ、さらに、プロセス温度が低温であってもコンフォーマルな膜を形成することができるという点で好ましい。プラズマCVD法は、カバレッジ率が例えば30から50程度であるような窒化シリコン膜21が形成されやすいが、プロセス温度が低温であっても生産性スループットが高い膜が得られるという点で好ましい。スパッタ法は、カバレッジ率が例えば20から40程度であるような窒化シリコン膜21が形成されやすいが、室温程度のプロセス温度であっても水素濃度が低い膜が得られる点で好ましい。そして、図3cに示されるように、窒化シリコン膜21を連続的に覆うように、ボロン膜又は窒化ボロン膜第2の保護膜22を周知の方法により堆積する。すなわち、ボロン膜又は窒化ボロン膜22は、窒化シリコン膜21の表面を露出することのないコンフォーマルな膜として形成する。この際様々な方法を選択することができるが、MTJ素子10が高温に弱い膜等を含む場合には、プロセス温度が高温とならない方法を選択することが好ましい。例えば、ジボラン、アンモニア、窒素等のガスを用いた300°C以下の熱CVD法を用いて形成する。なお、これらのガスの割合を変えることにより、所望の組成のボロン膜又は窒化ボロン膜22を形成することができる。なお、先に説明したように、窒化シリコン膜21とボロン膜又は窒化ボロン膜22とを合わせた保護膜20の膜厚がMTJ素子10の側面において10nm以下になるように、これらの膜を形成する。また、MTJ素子10の側面においてこれらの膜厚の合計が10nm以下になるような範囲であれば、窒化シリコン膜21、ボロン膜又は窒化ボロン膜22のそれぞれの膜厚は、保護膜20に対して求める性質に応じて変えることができる。なお、保護膜20をMTJ素子の上面に形成した場合には、MTJ素子10の上面における保護膜20の膜厚は、MTJ素子10の側面における膜厚よりも薄くても良い。さらに、図3dに示されるように、保護膜20に覆われたMTJ素子10の間を埋め込むように、SOGを用いて層間絶縁膜30を形成し、その上面をCMPChemicalMechanicalPolishing等を用いて平坦化する。次に、図4eに示すように、保護膜20に覆われたMTJ素子10の上面と層間絶縁膜30の上面との上にマスク70を形成する。このマスク70は、層間保護膜30の上面を覆い、且つ、保護膜20に覆われたMTJ素子10の上面を露出するように、形成されている。そして、マスク70から露出した保護膜20を、言い換えると、MTJ素子10の上面に位置する保護膜20を除去する。さらに、マスク70を除去し、層間絶縁膜30を平坦化すると、図4fに示すような構造を得る。次に、図5gに示すように、隣り合うMTJ素子10の間の層間絶縁膜30中に、RIEReactiveIonEtching等のドライエッチングを用いてコンタクトホール61を形成する。そして、図5hに示すように、このコンタクトホール61中にコンタクト60を形成する。さらに周知の工程を経て本実施形態のMRAM1を形成する。本実施形態によれば、保護膜20の一部として、ボロン膜又は窒化ボロン膜からなる第2の保護膜22を設けることにより、これらの膜がエッチング耐性を有することから、保護膜20の膜厚が薄いものであっても、エッチング工程において保護膜20がエッチングされることを避け、MTJ素子10や半導体基板11をエッチングから保護することができる。詳細には、MRAM1等の半導体記憶装置に対しては微細化が求められており、これに対応するためにMTJ素子10を微細化した場合には、隣り合うMTJ素子10の間隔が狭くなるため、層間絶縁膜30を埋め込むための空間の幅が狭くなり、言い換えるとこの空間のアスペクト比が高くなる。このようなアスペクト比の高い空間に層間絶縁膜30を埋め込む際、層間絶縁膜30中にボイドが生じることを避けることは難しい。従って、MTJ素子10を微細化しつつMTJ素子10の間隔をより広げるために、MTJ素子10を覆う保護膜20をより薄くすることが好ましく、すなわち、MTJ素子10の間隔をより広げつつMTJ素子10を保護するために、保護膜20は、膜厚が薄く、且つ、MTJ素子10の側面と、MTJ素子10の間に位置する半導体基板11の上面とを露出することのない連続的なコンフォーマルな膜であることが好ましい。しかしながら、保護膜20を薄い膜、例えば薄い窒化シリコン膜のみで構成した場合には、窒化シリコン膜はエッチングに対する耐性が低く、さらに、その膜厚が薄いために、層間絶縁膜30中にドライエッチングを用いてコンタクトホール61を形成する際に、窒化シリコン膜のみで構成された保護膜20がエッチングされ、保護膜20がMTJ素子10を保護する機能を発揮することができなくなり、酸素や水分等により劣化されやすい膜からなるMTJ素子10の記憶層102、参照層104やトンネル接合膜103等が層間絶縁膜30からの酸素や水分等により劣化され、それによってMTJ素子10の磁気特性を劣化させてしまう可能性がある。また、コンタクトホール61が半導体基板11を突き抜けてしまう可能性がある。一方、本実施形態によれば、保護膜20の一部として、ボロン膜又は窒化ボロン膜からなる第2の保護膜22をMTJ素子10の側面と隣り合う各MTJ素子10の間の半導体基板11とを覆うように設けることにより、ボロン膜又は窒化ボロン膜の原子結合は共有結合であるため、その結合は強く、従ってエッチング耐性を有することから、保護膜20を薄く形成した場合であっても、エッチング工程において保護膜20がエッチングされることを避け、ひいては、MTJ素子10が劣化したり、半導体基板11がエッチングされたりすることを避けることができる。さらに、本実施形態によれば、保護膜20をMTJ素子10の側面において10nm以下の膜厚を持つ薄い膜とすることにより、保護膜20の存在により隣り合うMTJ素子10の間を狭くすることを避け、隣り合うMTJ素子10の間にボイドを生じることなく層間絶縁膜30を埋め込むことを容易にする。さらに、MTJ素子10に保護膜20から大きな応力が印加されることを避け、ひいてはMTJ素子10の特性を悪化させことを避けることができる。また、本実施形態によれば、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなるコンフォーマルな第1の保護膜21と、前記第1の保護膜21上に形成されたボロン膜又は窒化ボロン膜からなるコンフォーマルな第2の保護膜22とからなる積層構造の保護膜20により、MTJ素子10の側面と隣り合う各MTJ素子10の間の半導体基板11とを覆うことにより、MTJ素子10の各層間を電気的に絶縁し、且つ、層間絶縁膜30からの水分や酸素等がMTJ素子10に入り込むことを防ぐことができる。そして、本実施形態によれば、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第1の保護膜21と、ボロン膜又は窒化ボロン膜からなる第2の保護膜22とからなる保護膜20を、先に説明した方法で形成することにより、このような保護膜20がMTJ素子10の側面上に存在することに起因して、もしくは、保護膜20の形成過程に起因して、MTJ素子10が酸化還元されることはなく、従って、MTJ素子10の特性を劣化させることを避けることができる。さらに、保護膜20は、その形成におけるプロセス温度が例えば300°C以下といった低温であっても、コンフォーマルに形成することができるようなものであるため、保護膜20の形成の際の熱によりMTJ素子10の特性を悪化させることを避けることができる。第2の実施形態第1の実施形態では保護膜20を第1の保護膜21と第2の保護膜22とからなるものとしていたが、本実施形態では、窒化ボロン膜のみからなる保護膜23を用いる点で、第1の実施形態と異なる。このように、窒化ボロン膜のみからなる保護膜23を用いることにより、MRAM1の製造コスト及び製造時間を減らすことができる。図6を用いて本実施形態のMRAM1を説明する。図6は、本実施形態のMRAM1の断面図である。ここでは、MTJ素子記憶素子10とそれを覆う保護膜20とについて説明するが、本発明は以下のような半導体記憶装置に限られるものではなく、様々な形態のMRAMにも適用することができ、さらにReRAMの有する抵抗変化素子等にも適用することができる。なお、以下の本実施形態の説明において、第1の実施形態と同じ構成および機能を有する部分は、第1の実施形態と同じ符号を付し、その説明は省略するものとする。図6に示されるように、本実施形態にかかるMRAM1は、第1の実施形態と同様に、半導体基板11の上面に複数のMTJ素子10を有し、隣り合うMTJ素子10の間に層間絶縁膜30が埋め込まれている。図6中のMTJ素子10は、第1の実施形態と同様の積層構造からなるが、本実施形態のMTJ素子10はこのような構成の積層構造に限定されるものではなく、他の積層構造であってもかまわない。そして、各MTJ素子10の側面と各MTJ素子10の間の半導体基板11の上面とは、保護膜23で連続的に覆われている。なお、保護膜23が各MTJ素子10の上面の一部を覆っていても良い。詳細には、保護膜23は、MTJ素子10の側面と各MTJ素子10の間の半導体基板11の上面との上に形成された窒化ボロン膜からなり、すなわち、保護膜23は、MTJ素子10の側面と半導体基板11の上面とを露出することのない連続したコンフォーマルな膜である。窒化ボロン膜は、絶縁性を有し、且つ、共有結合であることからエッチング耐性を有する。さらに、第1の実施形態と同様に、保護膜23の膜厚は、MTJ素子10の側面において10nm以下であることが好ましく、これより厚くなってしまうと、隣り合うMTJ素子10の間が狭くなってしまい、隣り合うMTJ素子10の間にボイドを生じることなく層間絶縁膜30を埋め込むことが難しくなるからである。また、このように保護膜23の膜厚が薄いため、MTJ素子10に保護膜23から大きな応力印加されることを避けることができ、この応力によりMTJ素子10の特性を悪化させることを避けることができる。なお、保護膜23をMTJ素子の上面に形成した場合には、MTJ素子10の上面における保護膜23の膜厚は、MTJ素子10の側面における膜厚よりも薄くても良い。従って、この第2の実施形態においても、第1の実施形態と同様に、保護膜23の膜厚が薄いものであっても、保護膜23はエッチングされることがないため、保護膜23は、MTJ素子10を構成する各層間を電気的に絶縁し、且つ、層間絶縁膜30からの水分や酸素等がMTJ素子10に入り込むことを防ぐことができる。次に、図7及び図8を用いて、本実施形態のMRAM1の製造方法の一例を説明する。図7及び図8は、本実施形態の製造方法における各工程での断面図であり、図6に示すMRAM1の断面に対応するものである。ここでは、MTJ素子10を覆う保護膜23の製造方法について説明するが、本発明は以下の半導体記憶装置の製造方法に限られるものではない。なお、以下の本実施形態の説明においては、第1の実施形態と同じ個所についての説明は省略するものとする。図7aに示されるように、第1の実施形態と同様に、半導体基板11の上面に複数のMTJ素子10を周知の方法により形成する。次に、図7bに示されるように、MTJ素子10の側面と、MTJ素子10の間の半導体基板11の上面とを連続的に覆うように、窒化ボロン膜保護膜23を周知の方法により堆積する。すなわち、窒化ボロン膜23は、MTJ素子10の側面と、半導体基板11の上面とを露出することのないコンフォーマルな膜として形成する。なお、窒化ボロン膜23は、MTJ素子10の上面を覆っていても良い。この際様々な方法を選択することができるが、MTJ素子10が高温に弱い膜等を含む場合には、プロセス温度が高温とならない方法を選択することが好ましい。例えば、ジボラン、アンモニア、窒素等のガスを用いた300°C以下の熱CVD法により形成する。なお、これらのガスの割合を変えることにより、所望の組成の窒化ボロン膜23を形成することができる。また、第1の実施形態と同様に、窒化ボロン膜23の膜厚が、MTJ素子10の側面において10nm以下になるように形成する。なお、窒化ボロン膜23をMTJ素子の上面に形成した場合には、MTJ素子10の上面における窒化ボロン膜23の膜厚は、MTJ素子10の側面における膜厚よりも薄くても良い。さらに、第1の実施形態と同様に、保護膜23で覆われたMTJ素子10の間を埋め込むように、層間絶縁膜30を形成し、平坦化する。そして、保護膜20に覆われたMTJ素子10の上面と層間絶縁膜30の上面との上にマスク70を形成し、マスク70から露出したMTJ素子10の上面に位置する保護膜20を除去する。さらに、マスク70を除去して、層間絶縁膜30に対して平坦化を行うと、図8cに示すような構造を得る。次に、図8dに示すように、第1の実施形態と同様に、隣り合うMTJ素子10の間の層間絶縁膜30中に、ドライエッチングを用いてコンタクトホール61を形成し、このコンタクトホール61中にコンタクト60を形成する。さらに周知の工程を経て本実施形態のMRAM1を形成する。本実施形態によれば、保護膜23として、絶縁性を有し、且つ、エッチング耐性を有するコンフォーマルな窒化ボロン膜を用いることにより、保護膜23の膜厚が薄いものであっても、エッチング工程において保護膜23がエッチングされることを避け、ひいては、MTJ素子10が劣化したり、半導体基板11がエッチングされたりすることを避けることができる。さらに、MTJ素子10の各層の間を電気的に絶縁し、且つ、層間絶縁膜30からの水分や酸素等がMTJ素子10に入り込むことを防ぐことができる。また、本実施形態によれば、窒化ボロン膜のみからなる保護膜23を用いることにより、MRAM1の製造コスト及び製造時間を減らすことができる。さらに、本実施形態によれば、保護膜23をMTJ素子10の側面において10nm以下の膜厚を持つ膜とすることにより、保護膜23の存在により隣り合うMTJ素子10の間を狭くすることを避け、隣り合うMTJ素子10の間にボイドを生じることなく層間絶縁膜30を埋め込むことを容易にする。さらに、MTJ素子10に保護膜23から大きな応力が印加されることを避け、ひいてはMTJ素子10の特性を悪化させことを避けることができる。そして、本実施形態によれば、窒化ボロン膜からなる保護膜23を、先に説明した方法で形成することにより、このような保護膜23がMTJ素子10の側面上に存在すること、もしくは、保護膜23の形成過程に起因して、MTJ素子10が酸化還元されることはなく、従って、MTJ素子10の特性を劣化させることを避けることができる。さらに、保護膜23は、その形成におけるプロセス温度が例えば300°C以下といった低温であっても、コンフォーマルに形成することができるような方法があるため、保護膜23の形成の際の熱によりMTJ素子10の特性を悪化させることを避けることができる。なお、本実施形態においては、保護膜23は各MTJ素子10の上面の一部を覆っていても良く、また、MTJ素子10の上面の一部を覆う保護膜23は、MTJ素子10の側面上の保護膜23の膜厚にくらべて薄くても良い。なお、上記の実施形態においては、半導体基板11は、必ずしもシリコン基板でなくてもよく、他の基板でも良い。また、このような種々の基板上に半導体構造等が形成されたものでも良い。また、上記の実施例においては、MRAMを例に説明したがこれに限るものではなく、抵抗変化素子を構成する層を酸化等から保護する必要があるReRAM等の半導体装置にも適用することができる。本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。