"セルトランジスタと、下部電極、相変化膜、及び上部電極により構成される相変化記憶素子とを有する半導体装置の製造方法であって、前記セルトランジスタの上層に設けられた第1の層間絶縁膜にスルーホールを設ける工程と、導電材料を成膜することにより、前記スルーホール内に、下面で前記セルトランジスタの一方の被制御電極と電気的に接続する前記下部電極を形成する工程と、前記導電材料の成膜後、前記第1の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程と、前記下部電極の上面の一部を覆うマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記下部電極をエッチングすることにより、前記第1の層間絶縁膜の上面に絶縁膜埋込用溝部を設ける工程と、前記絶縁膜埋込用溝部に絶縁材料を埋め込む工程と、前記マスク膜を覆う第2の層間絶縁膜を形成するとともに、表面を平坦化して前記マスク膜の上面を露出させる工程と、前記マスク膜を除去することにより、前記第2の層間絶縁膜の上面に開口部を設ける工程と、前記開口部内に相変化材料を成膜することにより、前記開口部内に露出した前記下部電極の上面を前記相変化膜で覆う工程と、前記相変化膜の上面に接するよう、前記上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。前記開口部内に相変化材料を成膜する工程は、少なくとも前記開口部が埋まる程度まで相変化材料を成膜する工程と、前記第2の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。互いに直交する方向に延伸するワード線及びビット線を備え、前記ワード線は、前記セルトランジスタの制御電極を構成し、前記上部電極は、前記ビット線を構成することを特徴とする請求項2に記載の半導体装置の製造方法。前記開口部内に相変化材料を成膜する工程は、前記第2の層間絶縁膜をマスクとして用いて前記下部電極をエッチングすることにより、前記第1の層間絶縁膜の上面に相変化膜埋込用溝部を設ける工程と、少なくとも前記相変化膜埋込用溝部が埋まる程度まで相変化材料を成膜する工程と、前記第1の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記第1及び第2の層間絶縁膜はともにシリコン酸化膜であり、前記絶縁材料はシリコン窒化膜であり、前記相変化膜埋込用溝部を設ける工程では、塩素ガスプラズマを用いた等方性エッチングにより、前記下部電極をエッチングすることを特徴とする請求項4に記載の半導体装置の製造方法。互いに直交する方向に延伸するワード線及びビット線を備え、前記ワード線は、前記セルトランジスタの制御電極を構成し、前記ビット線は、前記上部電極の上面と接するように構成されることを特徴とする請求項4又は5に記載の半導体装置の製造方法。前記絶縁膜埋込用溝部に前記絶縁材料を埋め込む工程では、前記絶縁材料により、前記マスク膜の上面及び側面並びに前記第1の層間絶縁膜の露出面を覆うことを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置の製造方法。前記第2の層間絶縁膜は、前記マスク膜の側面が前記絶縁材料によって覆われた状態で形成され、前記第2の層間絶縁膜及び前記絶縁材料はそれぞれ、シリコン酸化膜及びシリコン窒化膜であり、前記マスク膜を除去する工程では、酸素ガスプラズマを用いた等方性エッチングにより、前記マスク膜を除去することを特徴とする請求項7に記載の半導体装置の製造方法。前記下部電極を形成する工程では、前記下部電極と前記スルーホールの内壁の間に設けられるサイドウォール絶縁膜と、前記下部電極と、前記下部電極の内側を埋めるフィルイン絶縁膜とが順次形成されることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置の製造方法。前記第1の層間絶縁膜はシリコン酸化膜であり、前記サイドウォール絶縁膜及び前記フィルイン絶縁膜はともにシリコン窒化膜であり、前記絶縁膜埋込用溝部を設ける工程では、塩素ガスプラズマを用いた等方性エッチングにより、前記下部電極をエッチングすることを特徴とする請求項9に記載の半導体装置の製造方法。前記下部電極は底面が閉じられた筒型の導電膜であることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置の製造方法。それぞれワード線方向に延伸する複数のワード線と、それぞれ前記ワード線方向と直交するビット線方向に延伸するビット線と、前記ワード線と前記ビット線の交点ごとに設けられる複数のメモリセルとを備え、前記複数のメモリセルは、前記ビット線方向に隣接する第1のメモリセルと第2のメモリセルを含み、前記第1のメモリセルは、前記複数のワード線のうちのひとつを制御電極とする第1のセルトランジスタと、第1の下部電極、第1の相変化膜、及び第1の上部電極により構成される相変化記憶素子とを有し、前記第2のメモリセルは、前記複数のワード線のうちの他のひとつを制御電極とする第2のセルトランジスタと、第2の下部電極、第2の相変化膜、及び第2の上部電極により構成される相変化記憶素子とを有する半導体装置の製造方法であって、前記第1及び第2のセルトランジスタの上層に設けられた第1の層間絶縁膜に第1及び第2のスルーホールを設ける工程と、導電材料を成膜することにより、前記第1のスルーホール内に、下面で前記第1のセルトランジスタの一方の被制御電極と電気的に接続する前記第1の下部電極を形成し、かつ前記第2のスルーホール内に、下面で前記第2のセルトランジスタの一方の被制御電極と電気的に接続する前記第2の下部電極を形成する工程と、前記導電材料の成膜後、前記第1の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程と、前記第1の下部電極の上面から前記第2の下部電極の上面に跨って設けられ、かつ前記第1の下部電極の上面のうち前記第2の下部電極寄りの一部と、前記第2の下部電極の上面のうち前記第1の下部電極寄りの一部とを覆うマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記第1及び第2の下部電極をエッチングすることにより、前記第1の層間絶縁膜の上面に第1及び第2の絶縁膜埋込用溝部を設ける工程と、前記第1及び第2の絶縁膜埋込用溝部に絶縁材料を埋め込む工程と、前記マスク膜を覆う第2の層間絶縁膜を形成するとともに、表面を平坦化して前記マスク膜の上面を露出させる工程と、前記マスク膜を除去することにより、前記第2の層間絶縁膜の上面に開口部を設ける工程と、前記開口部内に相変化材料を成膜することにより、前記開口部内に露出した前記第1及び第2の下部電極の上面をそれぞれ前記第1及び第2の相変化膜で覆う工程と、前記第1及び第2の相変化膜の上面と電気的に接続するよう、前記ビット線を形成する工程とを備えることを特徴とする半導体装置の製造方法。前記開口部内に相変化材料を成膜する工程は、少なくとも前記開口部が埋まる程度まで相変化材料を成膜する工程と、前記第2の層間絶縁膜の上面が露出する程度まで表面を平坦化することによって、前記開口部内に前記第1及び第2の相変化膜を一体で形成する工程とを含むことを特徴とする請求項12に記載の半導体装置の製造方法。前記開口部内に相変化材料を成膜する工程は、前記第2の層間絶縁膜をマスクとして用いて前記第1及び第2の下部電極をエッチングすることにより、前記第1の層間絶縁膜の上面に第1及び第2の相変化膜埋込用溝部を設ける工程と、少なくとも前記第1及び第2の相変化膜埋込用溝部が埋まる程度まで相変化材料を成膜する工程と、前記第1の層間絶縁膜の上面が露出する程度まで表面を平坦化することによって、前記第1及び第2の相変化膜埋込用溝部内にそれぞれ前記第1及び第2の相変化膜を形成する工程とを含むことを特徴とする請求項12に記載の半導体装置の製造方法。前記第1及び第2の相変化膜埋込用溝部内に前記相変化膜を形成した後、前記第1の層間絶縁膜の上面に第3の層間絶縁膜を形成する工程と、前記第3の層間絶縁膜を貫通し、下面で前記第1及び第2の相変化膜の上面と接触する前記上部電極を形成する工程とを備え、前記ビット線は、前記上部電極を介して、前記第1及び第2の相変化膜の上面と電気的に接続することを特徴とする請求項14に記載の半導体装置の製造方法。前記第1及び第2の絶縁膜埋込用溝部に前記絶縁材料を埋め込む工程では、前記絶縁材料により、前記マスク膜の上面及び側面並びに前記第1の層間絶縁膜の露出面を覆うことを特徴とする請求項12乃至15のいずれか一項に記載の半導体装置の製造方法。ところで、書き込み電流低減や寄生容量防止などの観点から、下部電極の上面のうち相変化膜の下面と直接接しない部分は、上面からある程度の深さのところまで絶縁膜で置き換えておくことが好ましい。このような構造は、例えば、層間絶縁膜内に下部電極を形成した後、表面を平坦化して下部電極の上面を露出させ、露出した部分の一部以下では、相変化膜接触面と称する。をマスク膜で覆った状態で下部電極をエッチングし、それによって形成された溝部に絶縁膜を埋め込むことによって実現できる。相変化膜は、溝部に絶縁膜を埋め込んだ後、再度表面を平坦化し、さらに相変化材料を成膜した後、成膜した相変化材料をパターニングすることによって形成できる。しかしながら、この製造方法によれば、下部電極の相変化膜接触面と相変化膜の下面との間で位置ずれが発生するおそれがある。位置ずれは下部電極と相変化膜の接触面積のばらつきを生じ、結果的に書き換え電流の電流値が製品ごとにバラつく原因となることから、位置ずれの発生を防止することが望まれる。なお、接触面積のばらつき自体は、例えば相変化膜の下面の面積を広めに取ることによっても防止できる。しかしながら、このような方法では相変化膜の体積も増加してしまうことから、書き換え電流の電流値の増大を招く結果となり、好ましくない。本発明による半導体装置の製造方法は、セルトランジスタと、下部電極、相変化膜、及び上部電極により構成される相変化記憶素子とを有する半導体装置の製造方法であって、前記セルトランジスタの上層に設けられた第1の層間絶縁膜にスルーホールを設ける工程と、導電材料を成膜することにより、前記スルーホール内に、下面で前記セルトランジスタの一方の被制御電極と電気的に接続する前記下部電極を形成する工程と、前記導電材料の成膜後、前記第1の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程と、前記下部電極の上面の一部を覆うマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記下部電極をエッチングすることにより、前記第1の層間絶縁膜の上面に絶縁膜埋込用溝部を設ける工程と、前記絶縁膜埋込用溝部に絶縁材料を埋め込む工程と、前記マスク膜を覆う第2の層間絶縁膜を形成するとともに、表面を平坦化して前記マスク膜の上面を露出させる工程と、前記マスク膜を除去することにより、前記第2の層間絶縁膜の上面に開口部を設ける工程と、前記開口部内に相変化材料を成膜することにより、前記開口部内に露出した前記下部電極の上面を前記相変化膜で覆う工程と、前記相変化膜の上面に接するよう、前記上部電極を形成する工程とを備えることを特徴とする。本発明の他の一側面による半導体装置の製造方法は、それぞれワード線方向に延伸する複数のワード線と、それぞれ前記ワード線方向と直交するビット線方向に延伸するビット線と、前記ワード線と前記ビット線の交点ごとに設けられる複数のメモリセルとを備え、前記複数のメモリセルは、前記ビット線方向に隣接する第1のメモリセルと第2のメモリセルを含み、前記第1のメモリセルは、前記複数のワード線のうちのひとつを制御電極とする第1のセルトランジスタと、第1の下部電極、第1の相変化膜、及び第1の上部電極により構成される相変化記憶素子とを有し、前記第2のメモリセルは、前記複数のワード線のうちの他のひとつを制御電極とする第2のセルトランジスタと、第2の下部電極、第2の相変化膜、及び第2の上部電極により構成される相変化記憶素子とを有する半導体装置の製造方法であって、前記第1及び第2のセルトランジスタの上層に設けられた第1の層間絶縁膜に第1及び第2のスルーホールを設ける工程と、導電材料を成膜することにより、前記第1のスルーホール内に、下面で前記第1のセルトランジスタの一方の被制御電極と電気的に接続する前記第1の下部電極を形成し、かつ前記第2のスルーホール内に、下面で前記第2のセルトランジスタの一方の被制御電極と電気的に接続する前記第2の下部電極を形成する工程と、前記導電材料の成膜後、前記第1の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程と、前記第1の下部電極の上面から前記第2の下部電極の上面に跨って設けられ、かつ前記第1の下部電極の上面のうち前記第2の下部電極寄りの一部と、前記第2の下部電極の上面のうち前記第1の下部電極寄りの一部とを覆うマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記第1及び第2の下部電極をエッチングすることにより、前記第1の層間絶縁膜の上面に第1及び第2の絶縁膜埋込用溝部を設ける工程と、前記第1及び第2の絶縁膜埋込用溝部に絶縁材料を埋め込む工程と、前記マスク膜を覆う第2の層間絶縁膜を形成するとともに、表面を平坦化して前記マスク膜の上面を露出させる工程と、前記マスク膜を除去することにより、前記第2の層間絶縁膜の上面に開口部を設ける工程と、前記開口部内に相変化材料を成膜することにより、前記開口部内に露出した前記第1及び第2の下部電極の上面をそれぞれ前記第1及び第2の相変化膜で覆う工程と、前記第1及び第2の相変化膜の上面と電気的に接続するよう、前記ビット線を形成する工程とを備えることを特徴とする。本発明によれば、相変化膜の下面の配置が、下部電極の相変化膜接触面の配置に対して自己整合的に決定される。したがって、下部電極の相変化膜接触面と相変化膜の下面との間で位置ずれが発生することを防止できる。また、本発明によれば、相変化膜の下面の面積を広めに取る必要もないので、書き換え電流の電流値が増大することもない。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1abは、本発明の好ましい第1の実施の形態による半導体装置1の構成を示す図である。図1aは半導体装置1の平面図、図1bは、図1aのA-A線断面に対応する半導体装置1の断面図となっている。なお、図1aでは、後述する相変化記憶素子以外の各構造体を透過的に示している。半導体装置1は例えばPRAMなどの半導体記憶装置であり、それぞれx方向に延伸する複数のビット線BLと、それぞれy方向x方向と直交する方向に延伸する複数のワード線WLとを備えている。図1には、ビット線BLとワード線WLをそれぞれ2本ずつのみ図示しているが、実際にはより多数のこれらが配置される。後掲する各図でも同様である。半導体装置1では、ビット線BLとワード線WLの交点ごとに、メモリセルが設けられる。図1aには、このうち4つのメモリセルのみを示しており、以下では、これら4つのメモリセルを特に区別して説明する必要がある場合、これらのうち図面右下のものを第1のメモリセルS1、第1のメモリセルS1とx方向に隣接するものを第2のメモリセルS2、第1のメモリセルS1とy方向に隣接するものを第3のメモリセルS3、残りの1つを第4のメモリセルS4と称する。各メモリセルは、相変化記憶素子とセルトランジスタとによって構成される。以下では、第nのメモリセルSnに属するセルトランジスタを、第nのセルトランジスタTnと称するnは1~4の整数。図1bには、第1及び第2のセルトランジスタT1,T2と、これらに対応する2つの相変化記憶素子が示されている。半導体装置1は、図1bに示すように、単結晶基板シリコン基板2を備えている。基板2の表面には、素子分離領域3が形成される。素子分離領域3は、x方向に延伸する部分とy方向に延伸する部分とを有し、これらによって複数の活性領域がマトリクス状に区画される。1つの活性領域には1本のビット線BLと2本のワード線WLが対応しており、したがって、1つの活性領域には2つのメモリセルが含まれる。図1aの例では、第1及び第2のメモリセルS1,S2は活性領域K1に含まれ、第3及び第4のメモリセルS3,S4は、活性領域K1とy方向に隣接する活性領域K2に含まれる。以下、メモリセルの構造について、図1bを参照しながら具体的に説明する。なお、本実施の形態では、セルトランジスタがいわゆるプレーナ型である場合を例にとって説明するが、本発明の特徴は相変化記憶素子部分にあり、セルトランジスタの構造はどのようなものであっても構わない。例えば、基板に形成した溝内にゲート絶縁膜を介してゲート電極を埋め込んで形成される立体型のセルトランジスタなど、他の種類のセルトランジスタを用いても構わない。図1bに示すように、活性領域の内側に相当する基板2の表面内のうち、x方向の中ほどの領域には不純物拡散領域4が設けられ、x方向の両端の領域には不純物拡散領域5が設けられる。これら不純物拡散領域4,5は、基板2中の不純物と逆の導電型を有する不純物を、基板2の表面に注入することによって形成される。不純物拡散領域4,5の間には、図1bに示すように、ごく薄いゲート絶縁膜6を介してワード線WLが配線される。ワード線WLはセルトランジスタのゲート制御電極となり、不純物拡散領域4,5はソース/ドレインの一方及び他方一方及び他方の被制御電極となる。y方向に隣接するセルトランジスタの間では、共通のワード線WLが制御電極となる。図1aの例では、第1のセルトランジスタT1第1のメモリセルS1に含まれるセルトランジスタ。以下同様。と第3のセルトランジスタT3とは互いにy方向に隣接しており、したがって、共通のワード線WLを制御電極としている。同様に、第2のセルトランジスタT2と第4のセルトランジスタT4とは互いにy方向に隣接しており、したがって、共通のワード線WLを制御電極としている。基板2の表面には、図1bに示すように、シリコン酸化膜からなる層間絶縁膜7が成膜され、ワード線WLはこの層間絶縁膜7の内部に埋め込まれる。層間絶縁膜7の内部には、平面的に見て2本のワード線WLの間の位置に、接地電位が供給されるプレート配線PLも埋め込まれる。プレート配線PLは、図1aに示すようにワード線WLと同様にy方向に延伸する配線であり、ワード線WLとは電気的に絶縁されている。プレート配線PLは、層間絶縁膜7に設けられたコンタクトプラグ8によって、不純物拡散領域4と電気的に接続している。したがって、不純物拡散領域4の電位は、常時接地電位に維持される。なお、図1bでは、基板2の表面より上方にプレート配線PLが配置されているが、基板2の内部に埋め込んでプレート配線PLを設けてもよい。層間絶縁膜7の内部には、ストレージノードコンタクトプラグ9も設けられる。ストレージノードコンタクトプラグ9は、不純物拡散領域5ごとに層間絶縁膜7を貫通して設けられ、下面で対応する不純物拡散領域5と接続し、上面で対応する相変化記憶素子の下部電極HE後述と接続する。つまり、不純物拡散領域5と、対応する相変化記憶素子の下部電極HEとは、ストレージノードコンタクトプラグ9によって電気的に接続される。層間絶縁膜7の上面には、シリコン酸化膜からなる層間絶縁膜10第1の層間絶縁膜が成膜される。層間絶縁膜10には、ストレージノードコンタクトプラグ9ごとにスルーホール10aが設けられ、スルーホール10aの底面には、対応するストレージノードコンタクトプラグ9の上面が露出している。スルーホール10a内には、相変化記憶素子の下部電極HEと、下部電極HEとスルーホール10aの内壁の間に設けられるサイドウォール絶縁膜11と、下部電極HEの内側を埋めるフィルイン絶縁膜12とが形成されている。スルーホール10a内の各構成についてより具体的に説明すると、サイドウォール絶縁膜11は、スルーホール10aの内壁に沿って形成された筒型のシリコン窒化膜である。下部電極HEは、底面が閉じられた筒型の導電膜であり、サイドウォール絶縁膜11の内壁に沿って形成されている。下部電極HEの下面は対応するストレージノードコンタクトプラグ9と接触しており、このストレージノードコンタクトプラグ9を介して、対応するセルトランジスタの不純物拡散領域5と電気的に接続している。なお、本実施の形態では、図1aにも示すように、下部電極HEの平面的な形状を円形としているが、他の形状、例えば長方形や、非特許文献1にも示されるような正方形としてもよい。フィルイン絶縁膜12は、下部電極HEの内側を埋める柱型のシリコン窒化膜である。図2は、本実施の形態による下部電極HEの構造を示す斜視図である。同図に示すように、下部電極HEは、上面の一部相変化膜接触面U1が他の部分相変化膜非接触面U2に比べてz方向垂直方向に突出した構造を有している。相変化膜接触面U1は層間絶縁膜10の上面に露出しているが、相変化膜非接触面U2は層間絶縁膜10の上面に露出していない。相変化膜非接触面U2と層間絶縁膜10の上面の間に生ずる空間には、シリコン窒化膜からなる絶縁膜13aが埋め込まれている。図1に戻る。層間絶縁膜10の上面には、シリコン酸化膜からなる層間絶縁膜14第2の層間絶縁膜が成膜される。層間絶縁膜14には開口部14aが設けられており、その内部には、カルコゲナイド系合金などの相変化材料からなる相変化膜GSTが埋め込まれている。なお、本実施の形態では、図1abに示すように、開口部14a及び相変化膜GSTを直方体形状としているが、他の形状、例えば非特許文献1にも示されるような逆四角錐台形状としてもよい。層間絶縁膜14と層間絶縁膜10の間、及び相変化膜GSTと開口部14aの内壁の間には、シリコン窒化膜からなる絶縁膜13が連続して形成される。上述した絶縁膜13aは、この絶縁膜13の一部である。相変化膜GSTと開口部14aの内壁の間に絶縁膜13を形成しているのは、層間絶縁膜14から相変化膜GSTに対して酸素及び水分が拡散することを防止するためである。相変化膜GSTは、長手方向がx方向と一致するように配置され、1つの活性領域内の2つのメモリセルに跨って設けられる。相変化膜GSTの下面は、これら2つのメモリセルそれぞれの下部電極HEの相変化膜接触面U1と接する。言い換えれば、本実施の形態では、これら2つのメモリセルそれぞれに対応する相変化膜GST第1及び第2の相変化膜が一体化されている。相変化膜GSTの下面長辺のy方向の位置は、対応する相変化膜接触面U1の周方向の辺図2に示した辺E1,E2の位置と一致している。これは、後述する半導体装置1の製造過程において、相変化膜GSTの下面の配置が、相変化膜接触面U1の配置に対して自己整合的に決定されるようにしていることによるものである。したがって、一致の精度は非常に高くなっている。層間絶縁膜14の上面には、図1bに示すように、ビット線BLが形成される。ビット線BLは、対応する相変化膜GSTの上面と接して設けられる。本実施の形態では、ビット線BLが相変化記憶素子の上部電極を兼ねている。次に、以上説明した構造を有する半導体装置1の動作について説明する。以下では、第1のメモリセルS1に対して読み書きを行う場合を取り上げて説明するが、他のメモリセルでも同様である。初めに、第1のメモリセルS1に対応するワード線WLを活性化させる。これによって第1のセルトランジスタT1がオンとなり、第1のメモリセルS1に属する下部電極HE以下、第1の下部電極HEと称するとプレート配線PLとが電気的に接続される。したがって、第1の下部電極HEに接地電位が供給される。次に、第1のメモリセルS1に対応する対応するビット線BLに、所定の電位を与える。この電位は、読み出しの場合と書き込みの場合とで異なる電位である。具体的には、まず読み出しの場合には、第1のメモリセルS1に対応する相変化膜GSTが相変化を起こさない程度の相対的に低い電位を与える。この電位を与えた後のビット線BLの電位は、相変化膜GSTを通って第1の下部電極HEに流れる電流によって若干低下するが、その低下の度合いは相変化膜GSTの第1の下部電極HE付近での相状態によって異なる。具体的には、相状態が相対的に低抵抗な結晶相であれば、相対的に高抵抗なアモルファス相である場合に比べ、ビット線BLの電位は大きく低下する。このような低下量の違いを検出することにより、相変化膜GSTの第1の下部電極HE付近での相状態を読み出す。一方、書き込みの場合には、相変化膜GSTに相変化が発生する程度の相対的に高い電位を与える。また、相変化膜GSTを高抵抗状態にするリセット動作と、相変化膜GSTを低抵抗状態にするセット動作とでは、電位を上昇させた後の低下にかける時間を異ならせる。具体的には、リセット動作では、電位を上昇させた後、相対的に急激に電位を0に戻す。その結果、相変化膜GSTは急激に冷やされ、高抵抗なアモルファス相となる。一方、セット動作では、電位を上昇させた後、相対的にゆっくりと電位を0に戻す。その結果、相変化膜GSTは徐々に冷やされ、低抵抗な結晶相となる。以上のように、電位の低下時間を制御することで、相変化膜GSTに所望の相状態を書き込む。次に、半導体装置1の製造方法について説明する。図3~図7のaは、製造途中における半導体装置1の平面図である。また、図3~図7のbは、対応するaのA-A線断面に対応する半導体装置1の断面図である。以下、これらの図を参照しながら、本実施の形態による半導体装置1の製造方法について説明する。以下の説明では、図1に示した活性領域K1に着目して説明するが、他の活性領域についても同様である。まず、図3に示すように、基板2の表面に素子分離領域3を形成することにより、活性領域K1を区画する。そして、基板2の表面のうち活性領域K1内の領域に、不純物拡散領域4,5を形成する。不純物拡散領域4は活性領域K1の中央付近に1つ設け、不純物拡散領域5は活性領域K1の両端付近に1つずつ設ける。一方の不純物拡散領域5は第1のメモリセルS1に対応し、他方の不純物拡散領域5は第2のメモリセルS2に対応する。次に、基板2の表面のうち不純物拡散領域4と不純物拡散領域5の間の領域にゲート絶縁膜6及びワード線WLを順次形成し、さらに、全体をシリコン酸化膜で覆う。このシリコン酸化膜は、層間絶縁膜7の一部プレート配線PLの下面より下の部分を構成する。続いて、層間絶縁膜7に、不純物拡散領域4の上面を露出させるスルーホールを形成する。そして、このスルーホール内に導電材料を埋め込むことで、コンタクトプラグ8を形成する。さらに、コンタクトプラグ8の上面と接するプレート配線PLを形成し、全体をシリコン酸化膜で覆う。このシリコン酸化膜は、層間絶縁膜7の残部プレート配線PLの下面より上の部分を構成する。その後、層間絶縁膜7に不純物拡散領域5の上面を露出させるスルーホールを形成し、このスルーホール内に導電材料を埋め込むことで、ストレージノードコンタクトプラグ9を形成する。ストレージノードコンタクトプラグ9は、不純物拡散領域5ごとに設けられる。次に、層間絶縁膜7の表面を平坦化し、平坦化された表面にシリコン酸化膜からなる層間絶縁膜10第1の層間絶縁膜を成膜する。そして、この層間絶縁膜10に、ストレージノードコンタクトプラグ9の上面を露出させるスルーホール10aを、ストレージノードコンタクトプラグ9ごとに形成する。スルーホール10aの形成は、リソグラフィとドライエッチング技術を用いて行うことが好適である。なお、スルーホール10aをドライエッチングする場合のエッチングストッパー膜として、層間絶縁膜7と層間絶縁膜10の間にシリコン窒化膜を形成しておくことが望ましい。スルーホール10aを形成したら、その内部に、シリコン窒化膜からなるサイドウォール絶縁膜11、窒化チタンなどの金属材料からなる下部電極HE、シリコン窒化膜からなるフィルイン絶縁膜12を順次形成する。サイドウォール絶縁膜11については、全面にシリコン窒化膜を成膜した後、異方性エッチバックを行うことにより、層間絶縁膜10の上面及び各スルーホール10aの底面に成膜された部分を除去する。下部電極HE及びフィルイン絶縁膜12については、これらの構成材料を順次全面に成膜した後、CMPによる研磨エッチバックによって、層間絶縁膜10の上面が露出する程度まで表面を平坦化することにより、形成する。この平坦化に伴い、下部電極HEの上面は層間絶縁膜10の上面に露出する。ここまでの工程により、スルーホール10aごとに、その底面に露出したストレージノードコンタクトプラグ9と下面で接触する筒型の下部電極HEが形成される。次に、平坦化した表面に、下部電極HEの上面の一部を覆うマスク膜20を形成する。マスク膜20は、活性領域K1内の2つのメモリセル第1及び第2のメモリセルS1,S2それぞれの下部電極HEに跨って設けられる。より具体的には、マスク膜20は、第1のメモリセルS1に属する下部電極HE第1の下部電極の上面のうち、第2のメモリセルS2に属する下部電極HE第2の下部電極寄りの一部と、第2の下部電極HEの上面のうち第1の下部電極HE寄りの一部とを覆うように設けられる。マスク膜20の具体的な形成方法はダブルパターニング法によることが好ましく、そうすることで、マスク膜20のy方向短手方向の幅を、リソグラフィの解像度よりも小さくすることが可能になる。マスク膜20の具体的な構成材料は、後の工程でのエッチングを考慮して決定される。つまり、まず、マスク膜20は、図4に示す工程で、下部電極HEをエッチングする際のマスクとして使用される。このとき、シリコン酸化膜からなる層間絶縁膜10と、それぞれシリコン窒化膜からなるサイドウォール絶縁膜11及びフィルイン絶縁膜12とがエッチングされないようにする必要がある。また、マスク膜20は、図7に示す工程で、シリコン酸化膜からなる層間絶縁膜14及びシリコン窒化膜からなる絶縁膜13を残しつつ、除去される必要がある。具体的には、マスク膜20としてプラズマCVD法で形成する非晶質カーボン膜や回転塗布法で形成するポリイミド樹脂膜、あるいはそれらの材料にシリコンを含有させた膜を用いることが好ましい。ここで、マスク膜20として上記非晶質カーボン膜等が適当である理由は、次のとおりである。本実施の形態では、下部電極HEに窒化チタンを用いている。ただし、窒化チタンに限らず、タングステンなど、他の金属膜を用いることも可能である。これらの金属膜のエッチングには、塩素ガスプラズマを用いたドライエッチングを用いることができるが、塩素ガスプラズマではシリコン酸化膜やシリコン窒化膜はエッチングされない。また、ここでエッチングされる下部電極HEは、スリット内に埋設された構成となっており、エッチングに異方性を必要としない。したがって、イオン衝撃を伴う異方性ドライエッチングを用いる必要がなく、ソフトエッチングとなる等方性エッチングを用いるので、上述の非晶質カーボン膜やポリイミド樹脂膜などで充分にマスク膜としての機能を持たせることができる。また、非晶質カーボン膜やポリイミド樹脂膜などからなるマスク膜20自体のエッチングには、これらの材料がカーボン膜からなる材料であることから酸素ガスプラズマを用いることができる。酸素ガスプラズマでは、シリコン酸化膜、シリコン窒化膜、金属膜は全くエッチングされないのでマスク膜20自体を高選択でエッチングすることができる。さて、マスク膜20を形成したら、マスク膜20をマスクとして用いて下部電極HEをエッチングする。これにより、図4に示すように、層間絶縁膜10の上面に絶縁膜埋込用溝部HEaが形成される。絶縁膜埋込用溝部HEaの底面は、相変化膜非接触面U2となる。このエッチングには、上述のように塩素ガスプラズマを用いた等方性エッチングを用いることが好適である。エッチング深さは、下部電極HEの高さの半分程度とすることが好ましい。次に、シリコン窒化膜を全面に成膜する。これにより、図5に示すように、サイドウォール絶縁膜11及びフィルイン絶縁膜12の露出面を含む層間絶縁膜10の上面、並びにマスク膜20の側面及び上面が絶縁膜13に覆われ、絶縁膜埋込用溝部HEaの内部には絶縁膜13a絶縁材料が埋め込まれる。シリコン窒化膜の成膜後は、図5に示すように、マスク膜20の上面を超える膜厚でシリコン酸化膜を全面に成膜する。このシリコン酸化膜は、層間絶縁膜14第2の層間絶縁膜となる。次に、CMPによる研磨エッチバックによって上面を平坦化することにより、図6に示すように、マスク膜20の上面を露出させる。さらに、図7に示すように、マスク膜20を除去し、層間絶縁膜14に開口部14aを形成する。マスク膜20の除去には、前述のように、酸素ガスプラズマを用いた等方性エッチングを用いることが好適である。このようなエッチング条件を選択することにより、開口部14aの側壁には、シリコン窒化膜である絶縁膜13がサイドウォール絶縁膜として残ることになる。また、開口部14aの底面には、第1の下部電極HE及び第2の下部電極HEそれぞれの相変化膜接触面U1が露出する。次に、相変化膜GSTとなる相変化材料を全面に成膜する。これにより、開口部14a内にも相変化材料が形成され、各下部電極HEの露出面相変化膜接触面U1が相変化材料によって覆われることとなる。本実施の形態では、このときの相変化材料の成膜量を、開口部14aが埋まる程度とする。成膜後には、CMPによって、層間絶縁膜14の上面が露出する程度まで表面を平坦化する。ここまでの工程により相変化膜GSTが完成し、完成した相変化膜GSTの下面は、第1の下部電極HE及び第2の下部電極HEそれぞれの相変化膜接触面U1と接触する。言い換えれば、第1及び第2のメモリセルS1,S2にそれぞれ対応する相変化膜GST第1及び第2の相変化膜が、一体で形成される。この後、平坦化された表面に導電膜を形成し、この導電膜をビット線パターンにパターニングする。これによってビット線BLが形成され、図1に示した半導体装置1が完成する。以上説明した本実施の形態による半導体装置1の製造方法によれば、層間絶縁膜14の上面に設ける開口部14aの平面的な配置=相変化膜GSTの下面の配置が、下部電極HEのエッチングに用いたマスク膜20の平面的な配置=下部電極HEの相変化膜接触面U1の配置に対して自己整合的に決定される。したがって、下部電極HEの相変化膜接触面U1と相変化膜GSTの下面との間で位置ずれが発生することを防止できる。また、本実施の形態による半導体装置1の製造方法によれば、相変化膜GSTの下面の面積を広めに取る必要もないので、下部電極HEと相変化膜GSTの接触面積を確保する代償としての書き換え電流の電流値の増大も発生しない。さらに、本実施の形態による半導体装置1の製造方法によれば、開口部14aの側壁に絶縁膜13を残していることから、上述したように、層間絶縁膜14から相変化膜GSTに対する酸素及び水分の拡散が防止される。したがって、これらの拡散による相変化膜GSTの膜質劣化や特性変動が防止される。図8abは、本発明の好ましい第2の実施の形態による半導体装置1の構成を示す図である。図8aは半導体装置1の平面図、図8bは、図8aのA-A線断面に対応する半導体装置1の断面図となっている。なお、図8aでは、相変化記憶素子以外の各構造体を透過的に示している。本実施の形態による半導体装置1は、図8abに示すように、下部電極HEの相変化膜接触面U1が層間絶縁膜10の上面より低い位置に配置され、相変化膜接触面U1と層間絶縁膜10の上面との間に相変化膜GSTが設けられる点、層間絶縁膜10の上面に絶縁膜13及び層間絶縁膜14ではなく層間絶縁膜21第3の層間絶縁膜が設けられ、さらに層間絶縁膜21を貫通する上部電極22が設けられる点で、第1の実施の形態による半導体装置1と異なっている。以下、相違点を中心に説明する。図9は、本実施の形態による下部電極HE及び相変化膜GSTの構造を示す斜視図である。同図に示すように、本実施の形態による下部電極HEは、上面の一部相変化膜接触面U1が他の部分相変化膜非接触面U2に比べて垂直方向に突出した構造を有している点では第1の実施の形態と同様であるが、相変化膜非接触面U2だけでなく相変化膜接触面U1も層間絶縁膜10の上面に露出していない。相変化膜GSTは、相変化膜接触面U1と層間絶縁膜10の上面の間に生ずる空間内に、メモリセルごとに設けられる。なお、相変化膜非接触面U2と層間絶縁膜10の上面の間に生ずる空間には、第1の実施の形態と同様に、絶縁膜13aが埋め込まれる。本実施の形態では、図9に示すように、相変化膜GSTの下面と、対応する相変化膜接触面U1とが、水平面内の位置及びサイズの点で完全に一致する。したがって、当然のことであるが、相変化膜GSTの下面長辺のy方向の位置は、第1の実施の形態と同様、対応する相変化膜接触面U1の周方向の辺図9に示した辺E1,E2の位置と高精度に一致している。これも、製造過程において、相変化膜GSTの下面の配置が、相変化膜接触面U1の配置に対して自己整合的に決定されるようにしていることによるものである。図8に戻る。層間絶縁膜10の上面には、シリコン酸化膜からなる層間絶縁膜21が成膜される。この層間絶縁膜21は、第1の実施の形態で説明した層間絶縁膜14とは異なるものである。つまり、本実施の形態では、層間絶縁膜14は製造過程において一旦すべて取り除かれる。層間絶縁膜21は、その後別途の工程により積層したものである。詳しくは後述する。層間絶縁膜21内には、層間絶縁膜21を貫通する上部電極22が設けられる。上部電極22は柱型の導電膜であり、活性領域ごとに設けられる。上部電極22の下面は、対応する活性領域内の2つのメモリセルそれぞれの相変化膜GSTと接触しており、上部電極22の上面は、対応するビット線BLと接触している。次に、本実施の形態による半導体装置1の製造方法について説明する。図10~図12のaは、製造途中における半導体装置1の平面図である。また、図10~図12のbは、対応するaのA-A線断面に対応する半導体装置1の断面図である。以下、これらの図を参照しながら、本実施の形態による半導体装置1の製造方法について説明する。以下の説明では、図8に示した活性領域K1に着目して説明するが、他の活性領域についても同様である。初めに、第1の実施の形態と同様の工程により、図7に示した段階まで、半導体装置1を作製する。なお、層間絶縁膜14及び絶縁膜13の垂直方向の膜厚は、第1の実施の形態での膜厚よりも小さくして構わない。第1の実施の形態では、相変化膜GSTの膜厚をこれらの膜厚より厚くすることはできないためにある程度の膜厚が必要とされるが、本実施の形態では、相変化膜GSTの膜厚との間にそのような関係はないからである。図7の段階に達したら、第2の層間絶縁膜をマスクとして用いて、下部電極HEをエッチングする。このエッチングには、上述した塩素ガスプラズマを用いた等方性エッチングを用いることが好適である。これにより、図10に示すように、相変化膜接触面U1の垂直方向の位置が層間絶縁膜10の上面よりも低い位置まで下げられ、層間絶縁膜10の上面に相変化膜埋込用溝部HEbが形成される。次に、図11に示すように、相変化膜GSTとなる相変化材料を全面に成膜する。これにより、相変化膜埋込用溝部HEb内を含む開口部14a内にも相変化材料が形成され、各下部電極HEの露出面相変化膜接触面U1が相変化材料によって覆われることとなる。本実施の形態では、このときの相変化材料の成膜量は、相変化膜埋込用溝部HEbが埋まる程度とすればよい。成膜後には、図12に示すように、CMPによって、層間絶縁膜10の上面が露出する程度まで表面を平坦化する。ここまでの工程により、メモリセルごとに相変化膜GSTが完成する。完成した相変化膜GSTの下面は、対応する下部電極HEの相変化膜接触面U1と接触する。この後、平坦化された表面に層間絶縁膜21を堆積する。そして、層間絶縁膜21に貫通孔を設け、全面に導電膜を成膜してから再度CMPによって表面を平坦化することにより、上部電極22を形成する。そして、平坦化された表面に導電膜を形成し、この導電膜をビット線パターンにパターニングする。これによってビット線BLが形成され、図8に示した半導体装置1が完成する。以上説明した本実施の形態による半導体装置1の製造方法によっても、層間絶縁膜14の上面に設ける開口部14aの配置=相変化膜GSTの下面の配置が、下部電極HEのエッチングに用いたマスク膜20の配置=下部電極HEの相変化膜接触面U1の配置に対して自己整合的に決定される。したがって、下部電極HEの相変化膜接触面U1と相変化膜GSTの下面との間で位置ずれが発生することを防止できる。また、本実施の形態による半導体装置1の製造方法によれば、第1の実施の形態に比べて相変化膜GSTの体積を小さくすることができる。したがって、書き換え電流の電流値を低減できる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記各実施の形態では、下部電極HEを筒型の導電膜としていた。これは、下部電極HEと相変化膜GSTの接触面積をできるだけ低減するためであるが、本発明は、下部電極HEを柱型の導電膜とした場合にも適用可能である。この場合、フィルイン絶縁膜12は用いない。また、本発明は次のように物の発明として構成することも可能であるので、以下に付記する。本発明による半導体装置は、第1の層間絶縁膜に設けられたスルーホールと、前記スルーホールの内壁に沿って形成された筒型の導電膜であり、上面の一部が前記第1の層間絶縁膜の上面に露出する一方、上面の残部が前記第1の層間絶縁膜の上面に露出しない下部電極と、前記下部電極の上面の前記残部と前記第1の層間絶縁膜の上面との間に配置された絶縁膜と、前記第1の層間絶縁膜の上面に設けられ、前記下部電極の上面の前記一部と接する相変化膜と、前記相変化膜の上面に接する上部電極とを備え、前記下部電極の上面の前記一部の周方向の辺の位置と、前記相変化膜の下面の辺の位置とが一致していることを特徴とする半導体装置である。本発明の他の一側面による半導体装置は、第1の層間絶縁膜に設けられたスルーホールと、前記スルーホールの内壁に沿って形成された筒型の導電膜であり、上面が前記第1の層間絶縁膜の上面に露出しない下部電極と、前記下部電極の上面の一部と前記第1の層間絶縁膜の上面との間に配置された相変化膜と、前記下部電極の上面の残部と前記第1の層間絶縁膜の上面との間に配置された絶縁膜と、前記第1の層間絶縁膜の上面に設けられ、前記相変化膜の上面と接する上部電極とを備え、前記下部電極の上面の前記一部の周方向の辺の位置と、前記相変化膜の下面の辺の位置とが一致していることを特徴とする半導体装置である。"