"第1導電型の半導体基板の一方の主面に形成された第2導電型の第1半導体領域および第2半導体領域と、前記半導体基板の前記主面上に絶縁層を介して設けられたゲート電極とを含むMOS構造を有するとともに、前記ゲート電極の前記第1半導体領域側に設けられ電荷保持機能を有する第1記憶部と、前記ゲート電極の前記第2半導体領域側に設けられ電荷保持機能を有する第2記憶部とを有し、前記第1記憶部および前記第2記憶部それぞれの電荷保持量に応じて2ビットのデータを記憶するメモリセルと、前記メモリセルの前記第2半導体領域から前記第1半導体領域に向けて電荷を移動させることで該電荷の一部を前記第1記憶部に保持させる第1電荷移動手段と、前記メモリセルの前記第1半導体領域から前記第2半導体領域に向けて電荷を移動させることで該電荷の一部を前記第2記憶部に保持させる第2電荷移動手段と、前記第1電荷移動手段による前記第1記憶部への電荷保持と、前記第2電荷移動手段による前記第2記憶部への電荷保持とを交互に行わせることで、前記第1記憶部および前記第2記憶部それぞれに所定量の電荷を保持させてデータを書込む書込み制御手段と、を備えることを特徴とする半導体記憶装置。第1導電型の半導体基板の一方の主面に形成された第2導電型の第1半導体領域および第2半導体領域と、前記半導体基板の前記主面上に絶縁層を介して設けられたゲート電極とを含むMOS構造を有するとともに、前記ゲート電極の前記第1半導体領域側に設けられ電荷保持機能を有する第1記憶部と、前記ゲート電極の前記第2半導体領域側に設けられ電荷保持機能を有する第2記憶部とを有し、前記第1記憶部および前記第2記憶部それぞれの電荷保持量に応じて2ビットのデータを記憶するメモリセルにおいて、前記第1記憶部および前記第2記憶部それぞれに所定量の電荷を保持させてデータを書込む方法であって、前記メモリセルの前記第2半導体領域から前記第1半導体領域に向けて電荷を移動させることで該電荷の一部を前記第1記憶部に保持させる第1電荷移動ステップと、前記メモリセルの前記第1半導体領域から前記第2半導体領域に向けて電荷を移動させることで該電荷の一部を前記第2記憶部に保持させる第2電荷移動ステップと、を備え、前記第1電荷移動ステップと前記第2電荷移動ステップとを交互に行うことで、前記第1記憶部および前記第2記憶部それぞれに所定量の電荷を保持させてデータを書込む、ことを特徴とするデータ書込み方法。ところが、MOS構造を有するメモリセルは、他の不揮発性メモリと比較して特性および信頼性の点で問題を有している。具体的には、メモリセルの第1記憶部および第2記憶部の双方に電荷を保持させる場合、各々の電荷保持量の差が小さいことが望ましいが、実際には各々の電荷保持量の差は小さくない。さらに、このような電荷保持量に差があるとメモリ消去時に第1記憶部又は第2記憶部の片側に電荷が残ってしまう。このような残留電荷は、メモリセルの第1記憶部および第2記憶部の双方に電荷を保持させる毎に、各々の電荷保持量の差を拡大させてしまう。メモリセルの第1記憶部および第2記憶部それぞれの電荷保持量の差が大きいと、データ読出しの際に誤りが生じる虞がある。特許文献2に開示された半導体記憶装置は、このような問題に対処するものであり、メモリセルの第1記憶部および第2記憶部の双方に電荷を保持させることなく、第1記憶部および第2記憶部のうち一方に電荷を保持させるが他方には電荷を保持させない。すなわち、同文献に開示された半導体記憶装置は、第1記憶部および第2記憶部それぞれに書き込むデータを互いに相補的なものとしている。原理的には1つのメモリセルに2ビットのデータを記憶することができるにも拘わらず、同文献に開示された半導体記憶装置では、1つのメモリセルに1ビットのデータを記憶することしかできす、その結果、半導体基板上の単位面積あたりの記憶容量が小さい。本発明は、上記問題点を解消する為になされたものであり、MOS構造を有する各メモリセルにおいて信頼性が高い2ビットのデータの記憶が容易な半導体記憶装置およびデータ書込み方法を提供することを目的とする。本発明の半導体記憶装置が備えるメモリセルは、第1導電型の半導体基板の一方の主面に形成された第2導電型の第1半導体領域および第2半導体領域と、半導体基板の主面上に絶縁層を介して設けられたゲート電極とを含むMOS構造を有するとともに、ゲート電極の第1半導体領域側に設けられ電荷保持機能を有する第1記憶部と、ゲート電極の第2半導体領域側に設けられ電荷保持機能を有する第2記憶部とを有し、第1記憶部および第2記憶部それぞれの電荷保持量に応じて2ビットのデータを記憶することができる。なお、第1導電型および第2導電型のうち、一方はn型であり、他方はp型である。本発明の半導体記憶装置は、上記のメモリセルと、メモリセルの第2半導体領域から第1半導体領域に向けて電荷を移動させることで該電荷の一部を第1記憶部に保持させる第1電荷移動手段と、メモリセルの第1半導体領域から第2半導体領域に向けて電荷を移動させることで該電荷の一部を第2記憶部に保持させる第2電荷移動手段と、第1電荷移動手段による第1記憶部への電荷保持と、第2電荷移動手段による第2記憶部への電荷保持とを交互に行わせることで、第1記憶部および第2記憶部それぞれに所定量の電荷を保持させてデータを書込む書込み制御手段と、を備えることを特徴とする。本発明のデータ書込み方法は、上記のようなメモリセルにおいて第1記憶部および第2記憶部それぞれに所定量の電荷を保持させてデータを書込む方法であって、メモリセルの第2半導体領域から第1半導体領域に向けて電荷を移動させることで該電荷の一部を第1記憶部に保持させる第1電荷移動ステップと、メモリセルの第1半導体領域から第2半導体領域に向けて電荷を移動させることで該電荷の一部を第2記憶部に保持させる第2電荷移動ステップと、を備え、第1電荷移動ステップと第2電荷移動ステップとを交互に行うことで、第1記憶部および第2記憶部それぞれに所定量の電荷を保持させてデータを書込むことを特徴とする。本発明によれば、MOS構造を有する各メモリセルにおいて信頼性が高い2ビットのデータの記憶が容易となる。以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。図1は、本実施形態の半導体記憶装置に含まれるメモリセル10の構成を示す断面図である。メモリセル10は、NMOS構造を有していてもよいし、PMOS構造を有していてもよい。以下では、メモリセル10がNMOS構造を有している場合について説明する。メモリセル10は、p型のシリコン半導体基板11の一方の主面に形成されたn型の第1半導体領域121および第2半導体領域122と、基板11の主面上に設けられたゲート電極13とを含み、NMOS構造を有する。なお、MOS構造において第1半導体領域121および第2半導体領域122は、一般には一方がドレイン領域と呼ばれ他方がソース領域と呼ばれるが、本実施形態ではドレイン領域とソース領域とに区別して呼ぶ必要はない。また、メモリセル10は、ゲート電極13の第1半導体領域121側に設けられた第1記憶部141と、ゲート電極13の第2半導体領域122側に設けられた第2記憶部142とを有する。ゲート電極13は、基板11の主面上に絶縁層15を介して設けられている。ゲート電極13と第1記憶部141との間に絶縁層161があり、第1記憶部141の外側に絶縁層171がある。ゲート電極13と第2記憶部142との間に絶縁層162があり、第2記憶部142の外側に絶縁層172がある。第1記憶部141および第2記憶部142それぞれはSi3N4からなる。絶縁層15,161,162,171,172それぞれはSiO2からなる。第1記憶部141および第2記憶部142それぞれは電荷保持機能を有する。メモリセル10は、サイドウォールSideWall部を構成する第1記憶部141および第2記憶部142それぞれの電荷保持量に応じて2ビットのデータを記憶することができ、サイドウォール型のメモリと呼ばれる。なお、メモリセル10がNMOS構造を有している場合、第1記憶部141および第2記憶部142それぞれが保持する電荷は電子である。図2は、メモリセル10のポテンシャル分布を示す図である。同図は、基板11,絶縁層15,記憶部14および絶縁層17のポテンシャルを示す。なお、ここで、記憶部14および絶縁層17は、記憶部141および絶縁層171であってもよいし、記憶部142および絶縁層172であってもよい。同図に示されるように、基板11のポテンシャルより記憶部14のポテンシャルが高く、これらより絶縁層15,17のポテンシャルが更に高い。Si3N4からなる記憶部14のポテンシャルと、SiO2からなる絶縁層15,17のポテンシャルとの差は、2eV程度である。このようなポテンシャル分布を有するメモリセル10において、電子にとって、絶縁層15,17は障壁層となり、記憶部14は井戸層となる。高いエネルギーを有する電子は、基板11から絶縁層15を越えて記憶部14に到達し得る。また、記憶部14に蓄積された電子は、温度Tjが125°C程度のエネルギーでは、記憶部14から絶縁層15を越えて基板11へ行くことが簡単にはできない。メモリセル10は、このような現象を利用することで、第1記憶部141および第2記憶部142それぞれにおいて個別に電子を保持してデータを記憶することができ、不揮発性のメモリを実現することができる。メモリセル10の第1記憶部141に電子を保持させるには、ゲート電極13に所定電圧を印加するとともに、第2半導体領域122を接地電位とする一方で第1半導体領域121に比較的高い電圧例えば5Vを印加する。これにより、第2半導体領域122から第1半導体領域121へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、その高エネルギーの電子が基板11から絶縁層15を越えて第1記憶部141に到達するようにする。メモリセル10の第2記憶部142に電子を保持させるには、ゲート電極13に所定電圧を印加するとともに、第1半導体領域121を接地電位とする一方で第2半導体領域122に比較的高い電圧例えば5Vを印加する。これにより、第1半導体領域121から第2半導体領域122へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、その高エネルギーの電子が基板11から絶縁層15を越えて第2記憶部142に到達するようにする。メモリセル10の第1記憶部141および第2記憶部142それぞれの電荷保持量の大きさすなわち、記憶されているデータの値を読み出すには、ゲート電極13に所定電圧を印加するとともに、第1半導体領域121と第2半導体領域122との間に比較的低い電圧例えば±33Vを印加して、第1半導体領域121から第2半導体領域122へ流れるセル電流I12の大きさを検出するとともに、第2半導体領域122から第1半導体領域121へ流れるセル電流I21の大きさを検出する。そして、セル電流I12,I21それぞれの大きさに基づいて、第1記憶部141および第2記憶部142それぞれの電荷保持量の大きさすなわち、記憶データの値を読み出す。図3は、メモリセル10におけるデータ読出しを説明する図である。同図では、メモリセル10をMOSシンボルで記し、また、第1記憶部141および第2記憶部142それぞれを矩形で示している。第1記憶部141および第2記憶部142それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電子が保持されている場合を黒塗潰しの矩形で示している。同図aに示されるように、第1記憶部141および第2記憶部142の何れもが電子を保持していない場合、セル電流I12,I21の双方は比較的大きい。同図bに示されるように、第1記憶部141が電子を保持しておらず、第2記憶部142が所定量の電子を保持している場合、セル電流I12は比較的大きく、セル電流I21は比較的小さい。同図cに示されるように、第1記憶部141が所定量の電子を保持しており、第2記憶部142が電子を保持していない場合、セル電流I12は比較的小さく、セル電流I21は比較的大きい。また、同図dに示されるように、第1記憶部141および第2記憶部142の双方が所定量の電子を保持している場合、セル電流I12,I21の双方は比較的小さい。このように、セル電流I12,I21それぞれの大きさに基づいて、第1記憶部141および第2記憶部142それぞれの電荷保持量の大きさすなわち、記憶データの値を読み出すことができる。図3dに示されるように第1記憶部141および第2記憶部142の双方に電子を保持させる場合、図4に示される手順により可能である。図4は、比較例のデータ書込み方法におけるメモリセル10の第1記憶部141および第2記憶部142の双方に電子を保持させる場合の手順の一例を説明する図である。同図でも、メモリセル10をMOSシンボルで記し、また、第1記憶部141および第2記憶部142それぞれを矩形で示している。第1記憶部141および第2記憶部142それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電荷保持量を矩形内の黒塗潰し領域の大きさで表している。比較例のデータ書込み方法では、第1記憶部141および第2記憶部142の何れもが電子を保持していない図4aの状態から、第2半導体領域122を接地電位とする一方で第1半導体領域121に比較的高い電圧を印加することにより、第2半導体領域122から第1半導体領域121へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、第1記憶部141に電子を保持させた同図bの状態とする第1電荷移動ステップ。続いて、第1半導体領域121を接地電位とする一方で第2半導体領域122に比較的高い電圧を印加することにより、第1半導体領域121から第2半導体領域122へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、第2記憶部142に電子を保持させた同図cの状態とする第2電荷移動ステップ。このように、比較例のデータ書込み方法では、第1記憶部141に電子を保持させる第1電荷移動ステップと、第2記憶部142に電子を保持させる第2電荷移動ステップとを各1回行うことで、第1記憶部141および第2記憶部142の双方に所定量の電子を保持させようとする。しかし、この場合、同図cに示されるように、第1電荷移動ステップの後に行われる第2電荷移動ステップでは、意図した量の電子を第2記憶部142に保持させることができず、第2記憶部142の電荷保持量は第1記憶部141の電子保持量より少ない。これは、第1電荷移動ステップ実行時と第2電荷移動ステップ実行時との間で、第1記憶部141および第2記憶部142それぞれの周辺のポテンシャル分布が相違していることに因ると考えられる。そして、第1記憶部141および第2記憶部142それぞれの最終的な電子保持量が異なる結果、データ読出し時のセル電流I12およびセル電流I21の大きさが互いに異なることとなって、セル電流I12,I21の大きさの差が大きいとデータ読出しに誤りが生じる虞がある。そこで、本実施形態のデータ書込み方法では、第1電荷移動ステップと第2電荷移動ステップとを交互に行うことで、第1記憶部141および第2記憶部142それぞれに所定量の電荷を保持させる。図5は、本実施形態におけるメモリセル10の第1記憶部141および第2記憶部142の双方に電子を保持させる場合の手順の一例を説明する図である。同図でも、メモリセル10をMOSシンボルで記し、また、第1記憶部141および第2記憶部142それぞれを矩形で示している。第1記憶部141および第2記憶部142それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電荷保持量を矩形内の黒塗潰し領域の大きさで表している。本実施形態のデータ書込み方法では、第1記憶部141および第2記憶部142の何れもが電子を保持していない状態から、第1電荷移動ステップを行って、最終的な電子保持目標量の一部量の電子を第1記憶部141に保持させた図5aの状態とする。続いて、第2電荷移動ステップを行って、最終的な電子保持目標量の一部量の電子を第2記憶部142に保持させた同図bの状態とする。その後、順に、同様の第1電荷移動ステップを行って同図cの状態とし、同様の第2電荷移動ステップを行って同図dの状態とし、同様の第1電荷移動ステップを行って同図eの状態とし、同様の第2電荷移動ステップを行って同図fの状態とする。このように、本実施形態のデータ書込み方法では、第1記憶部141に電子を保持させる第1電荷移動ステップと、第2記憶部142に電子を保持させる第2電荷移動ステップとを交互に行うことで、第1記憶部141および第2記憶部142の双方に所定量の電子を保持させる。比較例のデータ書込み方法と比べて、本実施形態のデータ書込み方法では、或る第1電荷移動ステップ実行時と次の第2電荷移動ステップ実行時との間、および、或る第2電荷移動ステップ実行時と次の第1電荷移動ステップ実行時との間で、第1記憶部141および第2記憶部142それぞれの周辺のポテンシャル分布の相違が小さい。したがって、本実施形態のデータ書込み方法では、第1記憶部141および第2記憶部142それぞれの最終的な電子保持量の差が小さくなる結果、データ読出し時のセル電流I12およびセル電流I21の大きさの差も小さくなって、データ読出し誤りの発生が抑制される。このように、本実施形態では、MOS構造を有する各メモリセルにおいて信頼性が高い2ビットのデータの記憶が容易となる。なお、本実施形態のデータ書込み方法の最も簡単なものは、第1電荷移動ステップ、第2電荷移動ステップ、第1電荷移動ステップと、計3ステップを順次に行うものである。第1電荷移動ステップおよび第2電荷移動ステップを交互に各々複数回すなわち、計4ステップ以上行うのが好適である。第1電荷移動ステップおよび第2電荷移動ステップそれぞれで追加保持する電子の量を一定するのが好適である。また、最初および最後それぞれの電荷移動ステップ第1電荷移動ステップまたは第2電荷移動ステップで追加保持する電子の量を、他の電荷移動ステップで追加保持する電子の量の2分の1としてもよい。この場合、各電荷移動ステップ開始時における第1記憶部141および第2記憶部142それぞれの電荷保持量の差が一定となる。図6は、本実施形態の半導体記憶装置1の構成を示す図である。半導体記憶装置1は、これまで説明したメモリセル10に加えて、書込み制御回路21、アドレスデコーダ22、アドレス電圧制御回路23、第1データ書込み用ドライバ241、第2データ書込み用ドライバ242、第1コントロールゲート回路251、第2コントロールゲート回路252、第1インバータ回路261および第2インバータ回路262を備える。書込み制御回路21は、WEWriteEnable信号を入力したあとに、セルメモリ10に書込まれるべき2ビットのデータD0,D1を入力する。書込み制御回路21は、これらに基づいて、GCGateControl信号としてGC0信号およびGC1信号、CDCellData信号としてCD0信号およびCD1信号、ならびに、VCVoltageControl信号を出力する。これらの信号については後に図7を用いて更に説明する。アドレスデコーダ22は、アドレスADを入力してデコードし、そのデコード後のアドレスをアドレス電圧制御回路23に与える。アドレス電圧制御回路23は、アドレスデコーダ22によりデコードされたアドレスを入力するとともに、書込み制御回路21から出力されたVC信号を入力して、そのアドレスが示すメモリセル10のゲート電極13に、VC信号が指示する値の電圧を与える。第1インバータ回路261は、書込み制御回路21から出力されるGC0信号を入力して論理反転し、そのGC0論理反転信号を第1データ書込み用ドライバ241および第1コントロールゲート回路251に与える。第1データ書込み用ドライバ241は、第1インバータ回路261から出力されるGC0論理反転信号を入力するとともに、書込み制御回路21から出力されるCD0信号およびVC信号を入力して、これらの信号レベルに応じた値の電圧をメモリセル10の第1半導体領域121に与える。GC0信号がローレベルであるとき、第1データ書込み用ドライバ241の出力はハイインピーダンスとなる。GC0信号がハイレベルであってCD0信号がローレベルであるとき、第1データ書込み用ドライバ241は、接地電位の電圧値を出力する。GC0信号がハイレベルであってCD0信号もハイレベルであるとき、第1データ書込み用ドライバ241は、VC信号が指示する電圧値を出力する。第1コントロールゲート回路251は、第1インバータ回路261から出力されるGC0論理反転信号のレベルに応じてメモリセル10の第1半導体領域121と接地電位との接続を制御するスイッチとして作用する。GC0信号がローレベルであるとき、第1コントロールゲート回路251はオン状態となって、メモリセル10の第1半導体領域121は接地電位の電圧値とされる。GC0信号がハイレベルであるとき、第1コントロールゲート回路251はオフ状態となる。第2インバータ回路262は、書込み制御回路21から出力されるGC1信号を入力して論理反転し、そのGC1論理反転信号を第2データ書込み用ドライバ242および第2コントロールゲート回路252に与える。第2データ書込み用ドライバ242は、第2インバータ回路262から出力されるGC1論理反転信号を入力するとともに、書込み制御回路21から出力されるCD1信号およびVC信号を入力して、これらの信号レベルに応じた値の電圧をメモリセル10の第2半導体領域122に与える。GC1信号がローレベルであるとき、第2データ書込み用ドライバ242の出力はハイインピーダンスとなる。GC1信号がハイレベルであってCD1信号がローレベルであるとき、第2データ書込み用ドライバ242は、接地電位の電圧値を出力する。GC1信号がハイレベルであってCD1信号もハイレベルであるとき、第2データ書込み用ドライバ242は、VC信号が指示する電圧値を出力する。第2コントロールゲート回路252は、第2インバータ回路262から出力されるGC1論理反転信号のレベルに応じてメモリセル10の第2半導体領域122と接地電位との接続を制御するスイッチとして作用する。GC1信号がローレベルであるとき、第2コントロールゲート回路252はオン状態となって、メモリセル10の第2半導体領域122は接地電位の電圧値とされる。GC1信号がハイレベルであるとき、第2コントロールゲート回路252はオフ状態となる。第1データ書込み用ドライバ241、第2データ書込み用ドライバ242、第1コントロールゲート回路251および第2コントロールゲート回路252は、各々の出力状態に応じて、メモリセル10の第2半導体領域122から第1半導体領域121に向けて電荷を移動させることで該電荷の一部を第1記憶部141に保持させる第1電荷移動手段として作用することができ、また、メモリセル10の第1半導体領域121から第2半導体領域122に向けて電荷を移動させることで該電荷の一部を第2記憶部142に保持させる第2電荷移動手段として作用することもできる。書込み制御回路21は、第1電荷移動手段による第1記憶部141への電荷保持と、第2電荷移動手段による第2記憶部142への電荷保持とを交互に行わせることで、第1記憶部141および第2記憶部142それぞれに所定量の電荷を保持させる書込み制御手段として作用することができる。図7は、本実施形態の半導体記憶装置1における各信号のタイミングチャートである。このタイミングチャートは、メモリセル10の第1記憶部141および第2記憶部142の双方に所定量の電荷を保持させる場合すなわち、D0=D1=1のデータを書込む場合を示す。アドレスADおよびデータD0,D1が確定した後、WE信号が一定期間に亘ってアクティブになると、その後、GC0信号およびGC1信号それぞれは一定周期Tでレベルが変化する。GC0信号およびGC1信号のうち一方がハイレベルである間、他方はローレベルとなる。GC0信号がハイレベルである期間においてCD0信号はハイレベルとなり、GC1信号がハイレベルである期間においてCD1信号はハイレベルとなる。また、VC信号が指示する値の電圧は、周期Tのn倍の周期nT毎に次第に増加していく。nは自然数であり、図7ではn=1としている。このように書込み制御回路21から出力される各信号が変化すると、メモリセル10のゲート電極13に与えられる電圧値は周期nT毎に次第に増加していく。また、メモリセル10の第1半導体領域121と第2半導体領域122との間の電圧の印加方向は、周期Tの各期間に正方向および逆方向となるとともに、周期nT毎に電圧値の絶対値が次第に増加していく。これにより、第1電荷移動ステップと第2電荷移動ステップとを交互に行うことができ、第1記憶部141および第2記憶部142それぞれに所定量の電荷を保持させることができる。メモリセル10の第1記憶部141および第2記憶部142の双方に所定量の電荷を保持させる場合すなわち、D0=D1=1のデータを書込む場合において、メモリセル10のゲート電極13に与えられる電圧値VG、第1半導体領域121に与えられる電圧値V1、第2半導体領域122に与えられる電圧値V2、および、各ステップの時間τ、それぞれの一例は以下のとおりである。ここではn=3とする。最初の周期3Tの期間では、第1電荷移動ステップではVG=45V,V1=45V,V2=0V,τ=1msとし、第2電荷移動ステップではVG=45V,V1=0V,V2=45V,τ=1msとして、第1電荷移動ステップと第2電荷移動ステップとを交互に3回ずつ行う。続く周期3Tの期間では、第1電荷移動ステップではVG=47V,V1=47V,V2=0V,τ=1msとし、第2電荷移動ステップではVG=47V,V1=0V,V2=47V,τ=1msとして、第1電荷移動ステップと第2電荷移動ステップとを交互に3回ずつ行う。更に続く周期3Tの期間では、第1電荷移動ステップではVG=49V,V1=49V,V2=0V,τ=1msとし、第2電荷移動ステップではVG=49V,V1=0V,V2=49V,τ=1msとして、第1電荷移動ステップと第2電荷移動ステップとを交互に3回ずつ行う。メモリセル10の第1記憶部141および第2記憶部142の双方のデータを消去する際には、例えば、VG=-50V、V1=V2=50V、継続時間100ms~300msとすればよい。上記に一例として示した電圧値および時間の条件でデータ書込み及びデータ消去を実際に行ったところ、良好な結果が得られた。このような半導体記憶装置は、様々な用途での利用が可能である。例えば、遊技機や電子ゲーム機などの大量の画像データを扱うとともに、デバッグやメモリの再利用などに伴い数回程度、その画像データの書き換えが行われる電子装置においては、その低コスト化に貢献することも可能である。"