m本mは2以上の整数の書き込みワード線と、m本の読み出しワード線と、ビット線と、ソース線と、信号線と、前記ビット線と前記ソース線との間に直列に接続された第1乃至第mのメモリセルと、を有し、前記第1乃至第mのメモリセルはそれぞれ、第1のゲート電極、第1のソース電極、第1のドレイン電極および第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極および第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1乃至第mのメモリセルのそれぞれにおいて、前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第mのメモリセルのノードに生じる寄生容量の値は、第iiは、1以上m-1以下の整数のメモリセルのノードに生じる寄生容量の値の半分以上である半導体装置。m本mは2以上の整数の書き込みワード線と、m本の読み出しワード線と、ビット線と、ソース線と、信号線と、前記ビット線と前記ソース線との間に直列に接続された第1乃至第mのメモリセルと、を有し、前記第1乃至第mのメモリセルはそれぞれ、第1のゲート電極、第1のソース電極、第1のドレイン電極および第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極および第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1乃至第mのメモリセルのそれぞれにおいて、前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1乃至第mのメモリセルの各ノードに生じる寄生容量は、同等の値である半導体装置。m本mは2以上の整数の書き込みワード線と、m本の読み出しワード線と、ビット線と、ソース線と、信号線と、前記ビット線と前記ソース線との間に直列に接続された第1乃至第mのメモリセルと、を有し、前記第1乃至第mのメモリセルはそれぞれ、第1のゲート電極、第1のソース電極、第1のドレイン電極および第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極および第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第2のトランジスタは、絶縁層を介して、前記第1のトランジスタの少なくとも一部と重畳して設けられ、前記第2のソース電極または前記第2のドレイン電極の一方は、前記第1のゲート電極上に接して設けられ、前記第1乃至第mの各メモリセルにおいて、前記第2のソース電極または第2のドレイン電極の一方は、前記第1のゲート電極と接する第1の領域と、前記第1のゲート電極よりも前記第2のチャネル形成領域側に伸長した第2の領域と、前記第1のゲート電極よりも前記第2のチャネル形成領域と逆側に伸長した第3の領域と、を有し、前記第mのメモリセルに含まれる、前記第3の領域と前記第1のトランジスタとの間に生じる寄生容量と、第iiは、1以上m-1以下の整数のメモリセルに含まれる、前記第3の領域と前記第1のトランジスタとの間に生じる寄生容量の値は同等の値である、半導体装置。前記第1乃至第mのメモリセルに各々含まれる、前記第2のソース電極のチャネル長方向の長さは、同じ長さである、請求項3に記載の半導体装置。前記第mのメモリセルにおいて、前記第2のソース電極は、前記第2の領域の一部であって、前記第2のゲート電極と重畳する第4の領域と、前記第3の領域の一部であって、前記ソース線と重畳する第5の領域と、を有し、前記第5の領域と前記ソース線との間に生じる寄生容量と、前記第m-1のメモリセルに含まれる前記第2のソース電極と前記第mのメモリセルに含まれる第2のゲート電極との間に生じる寄生容量の値は、同等の値である、請求項3または請求項4に記載の半導体装置。前記第5の領域のチャネル長方向の長さは、前記第m-1のメモリセルに含まれる前記第2のソース電極と、前記第mのメモリセルに含まれる第2のゲート電極と、が重畳する領域におけるチャネル長方向の長さと、同じ長さである、請求項5に記載の半導体装置。前記第1のチャネル形成領域は、シリコンを含んで構成され、前記第2のチャネル形成領域は、酸化物半導体を含んで構成される、請求項1乃至請求項6のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。本発明の一態様は、m本mは2以上の整数の書き込みワード線と、m本の読み出しワード線と、ビット線と、ソース線と、信号線と、ビット線とソース線との間に直列に接続された第1乃至第mのメモリセルと、を有し、第1乃至第mのメモリセルはそれぞれ、第1のゲート電極、第1のソース電極、第1のドレイン電極および第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極および第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1乃至第mのメモリセルのそれぞれにおいて、第1のゲート電極と、第2のソース電極または第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第mのメモリセルのノードに生じる寄生容量の値は、第iiは、1以上m-1以下の整数のメモリセルのノードに生じる寄生容量の値の半分以上である半導体装置である。また、本発明の一態様は、m本mは2以上の整数の書き込みワード線と、m本の読み出しワード線と、ビット線と、ソース線と、信号線と、ビット線とソース線との間に直列に接続された第1乃至第mのメモリセルと、を有し、第1乃至第mのメモリセルはそれぞれ、第1のゲート電極、第1のソース電極、第1のドレイン電極および第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極および第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1乃至第mのメモリセルのそれぞれにおいて、第1のゲート電極と、第2のソース電極または第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第1乃至第mのメモリセルの各ノードに生じる寄生容量は、同等の値である半導体装置である。また、本発明の一態様は、m本mは2以上の整数の書き込みワード線と、m本の読み出しワード線と、ビット線と、ソース線と、信号線と、ビット線とソース線との間に直列に接続された第1乃至第mのメモリセルと、を有し、第1乃至第mのメモリセルはそれぞれ、第1のゲート電極、第1のソース電極、第1のドレイン電極および第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極および第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第2のトランジスタは、絶縁層を介して、第1のトランジスタの少なくとも一部と重畳して設けられ、第2のソース電極または第2のドレイン電極の一方は、第1のゲート電極上に接して設けられ、第1乃至第mの各メモリセルにおいて、第2のソース電極または第2のドレイン電極の一方は、第1のゲート電極と接する第1の領域と、第1のゲート電極よりも第2のチャネル形成領域側に伸長した第2の領域と、第1のゲート電極よりも第2のチャネル形成領域と逆側に伸長した第3の領域と、を有し、第mのメモリセルに含まれる、第3の領域と第1のトランジスタとの間に生じる寄生容量と、第iiは、1以上m-1以下の整数のメモリセルに含まれる、第3の領域と第1のトランジスタとの間に生じる寄生容量の値は同等の値である、半導体装置である。上記の半導体装置において、第1乃至第mのメモリセルに各々含まれる、第2のソース電極のチャネル長方向の長さは、同じ長さであるのが好ましい。また、上記の半導体装置において、第mのメモリセルにおいて、第2のソース電極は、第2の領域の一部であって、第2のゲート電極と重畳する第4の領域と、第3の領域の一部であって、ソース線と重畳する第5の領域と、を有していてもよい。第5の領域とソース線との間に生じる寄生容量と、第m-1のメモリセルに含まれる第2のソース電極と第mのメモリセルに含まれる第2のゲート電極との間に生じる寄生容量の値は、同等の値であるのが好ましい。また、上記の半導体装置において、第5の領域のチャネル長方向の長さは、第m-1のメモリセルに含まれる第2のソース電極と、第mのメモリセルに含まれる第2のゲート電極と、が重畳する領域におけるチャネル長方向の長さと、同じ長さであるのが好ましい。また、上記の半導体装置において、第1のチャネル形成領域は、シリコンを含んで構成されていてもよく、第2のチャネル形成領域は、酸化物半導体を含んで構成されていてもよい。なお、上記半導体装置において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下という用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下という用語は説明の便宜のために用いる表現に過ぎない。また、本明細書等において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、程度を示す同じ、同等などという用語は、諸条件や数値等が厳密に同一である状態に限らず、合理的な逸脱をその語義の範疇に含むものである。また、本明細書等において、第1または第2などとして付される序数詞は便宜上用いるものであって、工程順または積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。またこれらの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明の一形態に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明の一形態に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。実施の形態1本実施の形態では、開示する発明の一態様に係る回路構成および動作について、図面を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。また、該回路構成を適用した半導体装置の構成およびその作製方法について図面を参照して説明する。<基本回路>はじめに、基本的な回路構成およびその動作について、図7を参照して説明する。図7Aに示す半導体装置において、第1の配線1stLineとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図7Cに示すように、容量素子164を設けない構成とすることも可能である。図7Aに示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極に電荷QHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極に電荷QLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、電荷QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。電荷QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないためには、トランジスタ160が並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、トランジスタ160が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明の一形態に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の一形態の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図7Aに示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図7Bのように考えることが可能である。つまり、図7Bでは、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、および、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROS、およびR2≧ROSの関係を満たすものであることが望ましいといえる。一方、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、本実施の形態に係る半導体装置は高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち。容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明の一形態に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qをトランジスタ160のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成例えば、15F2~50F2など:Fは最小加工寸法を採用しても十分な記憶容量を確保することができる。<応用例>次に、図7に示す回路を応用したより具体的な回路構成および動作について、図8および図9を参照して説明する。図8に示す半導体装置は、m個のメモリセル170を有する半導体装置の回路図の一例である。図8中のメモリセル170の構成は、図7Aと同様である。すなわち、図7Aにおける第1の配線が図8におけるビット線BLに相当し、図7Aにおける第2の配線が図8におけるソース線SLに相当し、図7Aにおける第3の配線が図8における信号線Sに相当し、図7Aにおける第4の配線が図8における書き込みワード線WWLに相当し、図7Aにおける第5の配線が図8における読み出しワード線RWLに相当する。図8は、メモリセル170がビット線BLとソース線SLとの間に直列に接続された、いわゆるNAND型の半導体装置の回路図である。図8に示す構成において、ビット線BLと、第1行目のメモリセル170が有するトランジスタ160のドレイン電極とが、選択トランジスタ180を介して電気的に接続されている。選択トランジスタ180はゲート電極において、選択トランジスタ180のオンオフを切り替えるための選択線Gと電気的に接続されている。また、第m行目のメモリセル170のみがソース線SLと直接接続している。第2行目乃至第m-1行目のメモリセル170は、同じ列の他のメモリセル170を介してビット線BLおよびソース線SLと電気的に接続される。図8に示す半導体装置は、m本mは2以上の整数の書き込みワード線WWLと、m本の読み出しワード線RWLと、ソース線SLと、ビット線BLと、信号線Sと、縦にm個行配置されたメモリセル170と、を有する。なお、図8では、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。例えば、m本の書き込みワード線WWLと、m本の読み出しワード線RWLと、ソース線SLと、n本nは2以上の整数のビット線BLと、n本の信号線Sと、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、を有する構成としてもよい。各メモリセル170において、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイン電極の一方と、容量素子164の電極の一方とは、電気的に接続されている。また、信号線Sとトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続され、書き込みワード線WWLと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、読み出しワード線RWLと、容量素子164の電極の他方は電気的に接続されている。また、メモリセル170が有するトランジスタ160のソース電極は、隣接するメモリセル170のトランジスタ160のドレイン電極と電気的に接続され、メモリセル170が有するトランジスタ160のドレイン電極は、隣接するメモリセル170のトランジスタ160のソース電極と電気的に接続される。また、メモリセル170が有するトランジスタ162のソース電極は、隣接するメモリセル170のトランジスタ162のドレイン電極と電気的に接続され、メモリセル170が有するトランジスタ162のドレイン電極は、隣接するメモリセル170のトランジスタ162のソース電極と電気的に接続される。なお、図8に示す半導体装置において、信号線Sとビット線BLは別々に設けられているが、開示する発明はこれに限られるものではなく、信号線Sとビット線BLを同一の配線とする構成としても良い。図8に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行うことができる。書き込み動作は次のように行われる。書き込み動作は、行ごとに第m行から順番に行われる。第k行kは1以上m以下の整数の書き込みを行う場合には、書き込みを行う行第k行の書き込みワード線WWL_kにトランジスタ162_kがオン状態となる電位を与え、書き込みを行う行のトランジスタ162_kをオン状態にする。ここで、トランジスタ162_kと信号線Sとの間にトランジスタ162_1乃至トランジスタ162_k-1が存在する場合には、書き込みを行う行までのトランジスタ162_1乃至トランジスタ_k-1もオン状態として、書き込みを行う行第k行のメモリセル170に信号線Sの電位が与えられるようにする。これにより、指定した行のトランジスタ160_kのゲート電極に信号線Sの電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、書き込みワード線WWL_kの電位をGNDに固定すると、トランジスタ160_kのゲート電極に与えられた電荷が固定される。このようにして、指定した行第k行のメモリセルにデータを書き込むことができる。同様の方法で第k-1行より前側の行のメモリセルにデータを書き込むことができる。なお、図8に示す半導体装置では、各メモリセル170を構成するトランジスタ162を直列に接続するため、任意の行のデータのみを書き換えることは困難である。図8に示す半導体装置の書き換え方法としては、ビット線BLから最も遠い行第m行のメモリセルから順番にデータを書き込むとよい。なお、ビット線BLから最も遠い行第m行のメモリセルにデータ0を書き込むことで、第1行目~第m-1行目のメモリセルにもデータ0が書き込まれる。これにより、第1行目~第m行目のメモリセルからなるブロックの一括消去を行うことも可能である。また、読み出し動作は次のように行われる。まず、選択線G_1に電位を与えることにより、選択トランジスタをオンにする。また、読み出しを行う行例えば、第k行以外の読み出しワード線RWLに、トランジスタ160_kのゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ160がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ160をオン状態とする。それから、読み出しを行う行の読み出しワード線RWL_kに、トランジスタ160_kのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ160_kのオン状態またはオフ状態が選択されるような電位読み出し電位を与える。また、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ160_1~160_mのうち、読み出しを行う行のトランジスタ160_kを除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスの大小は、読み出しを行う行のトランジスタ160_kの状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ160_kのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ160_kの状態オン状態またはオフ状態は異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。次に、図8に示す半導体装置などに用いることができる読み出し回路の一例について図9を用いて説明する。図9Aには、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線BLに接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、トランジスタに流れる電流が制御される。読み出し回路の端子Aに接続される負荷は、ソース線SL-ビット線BL間のコンダクタンスの大小によって決まる。ソース線SL-ビット線BL間のコンダクタンスの大小は、読み出しを行うメモリセルが有するトランジスタの状態オン状態またはオフ状態によって決定される。つまり、読み出しを行うメモリセルが有するトランジスタのゲート電極が有する電荷がどのデータに対応するかによって、ソース線SL-ビット線BL間のコンダクタンスの大小が異なる値をとることになる。読み出しを行うメモリセルが有するトランジスタがオン状態の場合には、ソース線SL-ビット線BL間のコンダクタンスは大きくなり、端子Aの電位は参照電位Vrefより低くなる。その結果、センスアンプ回路はLowの信号を出力する。読み出しを行うメモリセルが有するトランジスタがオフ状態の場合には、ソース線SL-ビット線BL間のコンダクタンスは小さくなり、端子Aの電位は参照電位Vrefより高くなる。その結果、センスアンプ回路はHighの信号を出力する。このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。例えば、参照電位Vrefの代わりに参照用のビット線BLが接続される構成としても良い。また、あらかじめビット線BLをプリチャージしておいて、プリチャージした電荷が放電されるかどうかによって決まる端子Aの電位を読み出しても良い。プリチャージした電荷が放電されるかどうかは、ソース線SL-ビット線BL間のコンダクタンスの大小によって決まる。この場合、図9Aに示したトランジスタのような電流源を有さなくてもよい。また、プリチャージ回路を有しても良い。図9Bに、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子VinとVin-と出力端子Voutを有し、VinとVin-の電位の差を増幅する。Vinの電位がVin-の電位よりも高ければVoutは、High信号を出力し、Vinの電位がVin-の電位よりも低ければVoutは、Low信号を出力する。当該差動型センスアンプを読み出し回路に用いる場合、VinとVin-の一方は入力端子Aと接続し、VinとVin-の他方には参照電位Vrefを与える。図9Cに、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する。まず、信号SpをHigh、信号SnをLowとして、電源を遮断する。そして、比較を行う電位をV1とV2にそれぞれ与える。その後、ノードQ1とノードQ2を浮遊状態とする。さらに信号SpをLow、信号SnをHighとして電源を供給する。その結果、V1の電位がV2の電位よりも高ければ、ノードQ1はHigh、ノードQ2はLowとなり、V1の電位がV2の電位よりも低ければ、ノードQ1はLow、ノードQ2はHighとなる。そして、ノードQ1もしくはノードQ2と出力端子とを導通させることで、信号が出力される。当該ラッチ型センスアンプを読み出し回路に用いる場合、例えば、ノードQ1と端子Aとをスイッチを介して接続し、ノードQ2と参照電位Vrefとをスイッチを介して接続する。そして、ノードQ1と出力端子とをスイッチを介して接続すればよい。<半導体装置の断面構成および平面構成>次に、図8に示す回路構成を適用した半導体装置の具体的な構成について、図面を参照して説明する。図1は、半導体装置の構成の一例である。図1Aには、半導体装置の断面を、図1Bには、半導体装置の平面を、それぞれ示す。ここで、図1Aは、図1BのA1-A2、B1-B2およびC1-C2における断面に相当する。図1に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。本実施の形態で示す半導体装置は、トランジスタ160、トランジスタ162および容量素子164を含むメモリセル170を複数個有している。なお、以下の説明において、k行目kは、1以上m以下の整数のメモリセルに用いるトランジスタ160等を、特に、トランジスタ160_k等と示すことがある。図1においては、m行mは2以上の整数のメモリセル170を有する半導体装置を示し、最後の行のメモリセル170に含まれるトランジスタ160_m、トランジスタ162_mおよび容量素子164_mと、i行目iは1以上m-1以下の整数のメモリセル170に含まれるトランジスタ160_i、トランジスタ162_iおよび容量素子164_iにおける平面図および断面図を示している。図1におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128が設けられている。なお、高集積化を実現するためには、図1に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120を設けても良い。図1におけるトランジスタ162は、絶縁層128上に設けられたソース電極ドレイン電極142aと、ドレイン電極ソース電極142bと、ソース電極142aおよびドレイン電極142bと電気的に接続されている酸化物半導体層144と、ソース電極142a、ドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。この場合、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、図1のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。図1における容量素子164は、ソース電極142a、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。なお、図1の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層させる構成の容量素子164を採用しても良い。さらに、容量が不要の場合は、容量素子164を設けない構成とすることも可能である。なお、トランジスタ162および容量素子164において、ソース電極142a、およびドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状とすることにより、ゲート絶縁層146の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。トランジスタ162および容量素子164の上には、絶縁層151が設けられており、絶縁層151上には絶縁層152が設けられている。そして、絶縁層152上には配線156ビット線BLが形成される。図1に示す半導体装置において、トランジスタ160は、ソース領域またはドレイン領域として機能する不純物領域120および金属化合物領域124を共有して、第1行目から第m行目まで直列に接続される。また、トランジスタ162は、ソース電極またはドレイン電極を共有して、第1行目から第m行目まで直列に接続される。つまり第i行目iは1以上m-1以下の整数のトランジスタ160のソース領域として機能する不純物領域120および金属化合物領域124は、第i1行目のトランジスタ160のドレイン領域として機能する。また、第i行目のトランジスタ162のソース電極142aは、隣接する第i1行目のトランジスタ162の、ドレイン電極142bとして機能する。このように、メモリセルに含まれるトランジスタ160またはトランジスタ162を直列に接続することによって、メモリセルの占有面積の低減を図ることができる。図1に示す半導体装置において、第1行目から第m行目の各メモリセル170に含まれるソース電極142aは、ゲート電極110上に接して設けられている。また、第i行目におけるトランジスタ162_iのソース電極142aは、トランジスタ160_iのゲート電極110と接する第1の領域200aと、該ゲート電極110からトランジスタ162_iに含まれる酸化物半導体層144側に伸長した第2の領域200bと、該ゲート電極110から第2の領域200bと逆側トランジスタ162_i1に含まれる酸化物半導体層144側に伸長した第3の領域200cと、を有している。また、第m行目のメモリセルおいても同様に、トランジスタ162_mのソース電極142aは、トランジスタ160_mのゲート電極110と接する第1の領域200aと、該ゲート電極110からトランジスタ162_mに含まれる酸化物半導体層144側に伸長した第2の領域200bと、ゲート電極110から第2の領域200bと逆側に伸長した第3の領域200cと、を有する。メモリセル170において、ソース電極142aとゲート電極110とが電気的に接続される部位が、図8に示す回路図におけるノードFGに相当する。ここで、第i行目のメモリセルのノードFGに生じる寄生容量の値は、第2の領域200bとトランジスタ160_iのソース領域またはドレイン領域との間の寄生容量と、第3の領域200cとトランジスタ160_iのドレイン領域またはソース領域との間の寄生容量と、第2の領域200bとトランジスタ162_iのゲート電極148aとの間の寄生容量と、第3の領域200cとトランジスタ162_i1のゲート電極148aとの間の寄生容量の値と、の合計の値となる。上述したように、トランジスタ162_iのソース電極142aは、トランジスタ162_i1のドレイン電極142bとしても機能しているが、最終行に含まれるトランジスタ162_mのソース電極142aは、隣接する行のトランジスタのドレイン電極として機能することはない。したがって、レイアウト縮小のためには、第m行目のソース電極142aにおける第3の領域200cを省略することが可能である。しかしながら、本実施の形態で示す半導体装置は、第m行目のトランジスタ162_mにおいても、ソース電極142aに第3の領域200cを設けることで、第m行目のメモリセルのノードFGに生じる寄生容量の値を、その他の行第i行目のメモリセルのノードFGに生じる寄生容量の値に近づけることができる。具体的には、第m行目のメモリセルのノードFGに生じる寄生容量の値は、第2の領域200bとトランジスタ160_mのソース領域またはドレイン領域との間の寄生容量と、第3の領域200cとトランジスタ160_mのドレイン領域またはソース領域との間の寄生容量と、第2の領域200bとトランジスタ162_mのゲート電極148aとの間の寄生容量と、の合計の値となる。これによって、第1乃至第m行目までのメモリセルにおけるノードFGの電位のばらつきを抑制することができ、安定した動作が可能な半導体装置とすることができる。なお、第m行目のメモリセルのノードFGに生じる寄生容量の値を、第i行目のメモリセルのノードFGに生じる寄生容量の値と、より近づけるために、第m行目のメモリセルに含まれる第3の領域200cとトランジスタ160_mとの間に生じる寄生容量と、第i行目のメモリセルに含まれる第3の領域200cとトランジスタ160_iとの間に生じる寄生容量の値は同等の値とするのが好ましい。例えば、トランジスタ162_mにおける第3の領域200cのチャネル長方向の長さを、トランジスタ162_iにおける第3の領域200cのチャネル長方向の長さと同じ長さにするのが好ましい。また、トランジスタ162_mにおける第3の領域200cとトランジスタ162_mのソース領域またはドレイン領域とが重畳する面積を、トランジスタ162_iにおける第3の領域200cとトランジスタ160_iのソース領域またはドレイン領域とが重畳する面積と同じにするのがより好ましい。また、半導体装置の別の構成例を図2に示す。図2Aには、半導体装置の断面を、図2Bには、半導体装置の平面を、それぞれ示す。ここで、図2Aは、図2BのD1-D2における断面に相当する。図2Aおよび図2Bに示される半導体装置は、図1の半導体装置と同様に、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。図2に示す半導体装置は、第m行目のメモリセルに含まれるトランジスタ162_mにおいて、ソース電極142aは、ゲート電極110と接する第1の領域200aと、ゲート電極110よりも酸化物半導体層144側に伸長した第2の領域200bと、ゲート電極110よりも酸化物半導体層144と逆側に伸長した第3の領域200cと、を有している。さらに、第2の領域200bの一部には、ゲート電極148aと重畳する第4の領域200dを含み、第3の領域200cの一部には、配線138と重畳する第5の領域200eを含む。図2において、配線138は、図8の回路図におけるソース線SLに相当する。あるいは、配線138はソース線SLとは別の信号線図示せずであっても構わない。図2に示す半導体装置において、第m行目のメモリセルのノードFGに生じる寄生容量の値は、第2の領域200bとトランジスタ160_mのソース領域またはドレイン領域との間の寄生容量と、第3の領域200cとトランジスタ160_mのドレイン領域またはソース領域との間の寄生容量と、第4の領域200dとトランジスタ162_mのゲート電極148aとの間の寄生容量と、第5の領域200eと配線138との間の寄生容量の値と、の合計の値となる。したがって、第m行目のメモリセルのノードFGに生じる寄生容量の値を、その他の行第i行目のメモリセルのノードFGに生じる寄生容量の値により近づけることができ、好ましくは同等の値とすることができる。これによって、第1乃至第mのメモリセルにおけるノードFGの電位のばらつきを抑制することができ、安定した動作が可能な半導体装置とすることができる。なお、第m行目のメモリセルのノードFGに生じる寄生容量の値と、第i行目のメモリセルのノードFGに生じる寄生容量の値とをより近づけるために、第m行目のメモリセルに含まれる第3の領域200cとトランジスタ160_mとの間に生じる寄生容量と、第i行目のメモリセルに含まれる第3の領域200cとトランジスタ160_iとの間に生じる寄生容量の値は同等の値とするのが好ましい。例えば、トランジスタ162_mにおける第3の領域200cのチャネル長方向の長さを、トランジスタ162_iにおける第3の領域200cのチャネル長方向の長さと同じ長さにするのが好ましい。また、トランジスタ162_mにおける第3の領域200cとトランジスタ160_mのソース領域またはドレイン領域とが重畳する面積を、トランジスタ162_iにおける第3の領域200cとトランジスタ160_iのソース領域またはドレイン領域とが重畳する面積と同じにするのがより好ましい。さらに、第5の領域200eと配線138との間に生じる寄生容量の値と、第i行目のメモリセルに含まれる第3の領域200c具体的には、第3の領域200cの一部であって、トランジスタ162_i1のゲート電極148aと重畳する領域とトランジスタ162_i1のゲート電極148aとの間の寄生容量の値とを、同等の値とするのが好ましい。例えば、トランジスタ162_mにおける第5の領域200eのチャネル長方向の長さを、トランジスタ162_iにおける第3の領域200cが、トランジスタ162_i1のゲート電極148aと重畳する領域のチャネル長方向の長さと同じ長さにするのが好ましい。また、トランジスタ162_mにおける第5の領域200eの面積を、トランジスタ162_iにおける第3の領域200cとトランジスタ162_i1のゲート電極148aがと重畳する領域の面積と同じにするのがより好ましい。なお、図2に示す半導体装置において、配線138は、トランジスタ160_mのソース領域またはドレイン領域と接続されている。図2に示す半導体装置の構成は、配線138および配線138と重畳する第5の領域200eを有すること以外は、図1に示す半導体装置と同様の構成のため、詳細な説明は省略する。図1または図2に示す半導体装置において、第1乃至第m行目のメモリセルは、同様のレイアウトを有するのがより好ましい。例えば、m行目のメモリセルに含まれるトランジスタ162_mにおいて、ソース電極142aのチャネル長方向の長さは、第i行目のメモリセルに含まれるトランジスタ162_iにおけるソース電極142aのチャネル長方向の長さと略一致しているのが好ましい。また、第1行目のメモリセル170の断面図の例を図11に示す。本実施の形態において、第1行目のトランジスタ160_1は、選択トランジスタ180を介して配線156と電気的に接続されている。したがって、第1行目のトランジスタ160_1のドレイン領域として機能する不純物領域120および金属化合物領域124は、選択トランジスタ180のソース領域として機能する。ここで、選択トランジスタ180は、トランジスタ160と同様の構成とすることができる。つまり、選択トランジスタ180は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、選択トランジスタ180のゲート電極110は、図8に示す回路図における選択線Gとして機能する。また、ゲート絶縁層146、絶縁層150、絶縁層151などに形成された開口に設けられた電極154と、ソース電極142aと同じ層に設けられた電極140と、絶縁層128に埋め込まれた電極126と、を介して配線156と選択トランジスタ180のドレイン領域として機能する金属化合物領域124とが電気的に接続される。ここで、配線156は、図8に示す回路における、ビット線BLとして機能する。図12に、図8に示すメモリセルのうち、i行目iは1以上m-1以下の整数のメモリセルと、i1行目のメモリセルの一部を抜粋して、寄生容量を加えた回路モデル図を示す。図12において、Cwiは容量素子が有する容量、Cg1iはトランジスタ160のゲート容量、Cs1iはノードFGとトランジスタ160_iのソース領域またはドレイン領域回路図におけるソース線SL側の間の寄生容量、Cb1iはノードFGとトランジスタ160_iのソース領域またはドレイン領域回路図におけるビット線BL側の間の寄生容量、Cs2iはノードFGとトランジスタ162_iのゲート電極との間の寄生容量、Cb2i1はノードFGと、ソース線側に隣接するメモリセルのトランジスタ162_iのゲート電極との間の寄生容量、をそれぞれ表す。ノードFGに接続される容量Cfgは、Cfgi=CwiCg1iCparaiと表される。また、ここで、Cparaは寄生容量であり、上述したモデルにもとづいて、Cparai=Cs1iCb1iCs2iCb2i1で表される。寄生容量Cparaが十分小さく、CwCgate1>>Cparaの関係が成り立つ場合には、半導体装置の動作にCparaのばらつきが影響を与えることはない。しかしながら、例えば、プロセスが微細化され、ノードFGに接続される容量Cfgが小さくなると、相対的に寄生容量Cparaの割合が大きくなる。その結果、寄生容量Cparaのばらつきは重要になり、動作に影響を及ぼす恐れがある。また、例えば、メモリセルに記憶させる状態数を、3値以上の多値とした場合には、状態間を区別するために必要なノードFGの電位差が小さくなるため、各メモリセルのノードFGの電位を精度良く制御する必要がある。その場合においても、寄生容量Cparaのばらつきが、動作に影響を及ぼす恐れがある。半導体装置の駆動方法によるが、寄生容量Cparaがばらつくと、読み出しを行う際に、メモリセルのノードFGの電位がばらつく要因となる。例えば、選択したメモリセルにおいて、書き込み時に読み出しワード線に0Vを与え、読み出し時に読み出しワード線にVR例えば-2Vを与えるとする。この場合、書き込み時のノードFGの電位をVFG0とすると、読み出し時のノードFGの電位は、VFG1=VFG0VRL×Cw/Cfgと表される。ここで、ノードFGに接続される容量Cfgには寄生容量Cparaが含まれるために、寄生容量Cparaがばらつくと、読み出し時の読み出しを行うメモリセルのノードFGの電位VFG1がばらつくことがわかる。図1に示すように、第1乃至第m-1行目のメモリセルは、同じレイアウトおよび構造を採用することが可能であるため、ノードFGに接続される容量の大きさは同等である。一方、第m行目のメモリセルにおいては、m1行目のメモリセルが存在しないため、第1乃至m-1行目のメモリセルと全く同じレイアウトおよび構造を用いることが出来ない。例えば、第m行目のメモリセルのノードFGに接続される容量には、Cb2m1の成分は存在しない。したがって、第m行目のメモリセルの寄生容量Cparamは、他の行のメモリセルの寄生容量Cparaiよりも小さくなる。また、仮に、第m行目のメモリセルにおいて、第3の領域200cを設けない場合には、Cs1mは、Cs1iより小さくなるため、第m行目のメモリセルの寄生容量Cparamと、他の行のメモリセルの寄生容量Cparaiとの相違がより大きくなる。このことは、各メモリセルが同じデータを記憶している場合であっても、第i行目のメモリセルの読み出し時のノードFGの電位と、第m行目のメモリセルの読み出し時のノードFGの電位とが異なることを意味する。その結果、半導体装置の読み出し動作の安定性を低減させてしまう。一方、本実施の形態で示す半導体装置では、加工精度上は、第m行目のメモリセルをさらに縮小できるにもかかわらず、意図的に、トランジスタ162_mに第3の領域200cを設けている。これにより、第m行目のメモリセルの寄生容量Cs1mを他のメモリセルの寄生容量Cs1iに近い値とすることが可能である。ここで、意図的に設けるとは、加工精度上の最小値よりも大きく設計するという意味である。本発明において、第m行目のメモリセルの第3の領域200cとトランジスタ160のソース領域もしくはドレイン領域との間の寄生容量Cs1mは、他の行のメモリセルが有する寄生容量Cs1iに必ずしも一致しなくてよい。寄生容量の値を近づけることで、メモリセル間の寄生容量のばらつきを低減させることができるためである。すなわち、半導体装置の動作を正常に行える程度にばらつきを低減させることができれば、有効といえる。例えば、第m行目のメモリセルの寄生容量Cs1mを、他の行のメモリセルの寄生容量Cs1iの半分以上となるように第3の領域200cmを設けた例は、意図的に第3の領域200cを設けた例ということができ、メモリセル間の寄生容量のばらつきを低減させることができるため、好ましい。より好ましくは、第m行目のメモリセルの寄生容量Cs1mが他の行のメモリセルの寄生容量Cs1iと同等となるように第3の領域200cを設ける。例えば、第m行目のメモリセルの第3の領域200cのレイアウトパタンを、他の行のメモリセルの第3の領域200cのレイアウトパタンと同じとすることが好ましい。あるいは、第m行目のメモリセルにおける、第3の領域200cとトランジスタ160のソース領域もしくはドレイン領域との重なり面積を、他の行のメモリセルにおける、第3の領域200cとトランジスタ160のソース領域もしくはドレイン領域との重なり面積と同じとすることが好ましい。なお、実際には、プロセスばらつきトランジスタの作製工程において生じるばらつきが存在するから、完全に一致することはなく、プロセスばらつきの範囲で一致することとなる。従って、寄生容量が同等であるとは、プロセスばらつきを許容した範囲で一致することを意味する。したがって、第3の領域200cmの形状と第3の領域200ciの形状がプロセスばらつきを許容した範囲で一致することが好ましい。あるいは、第3の領域200cmとトランジスタ160_mのソース領域またはドレイン領域とが重畳する面積と、第3の領域200ciとトランジスタ160_iのソース領域またはドレイン領域とが重畳する面積とがプロセスばらつきを許容した範囲で一致することが好ましい。また、図2に示す半導体装置では、第m行目のメモリセルに第5の領域200eを設けることで、配線138と第5の領域200eとの間に寄生容量が生じる。これは、第m行目のメモリセルには存在しなかった、ノードFGと、ソース線側に隣接するメモリセルのトランジスタ162のゲート電極との間の寄生容量Cb2i1と同等の寄生容量が形成されることを意味する。その結果、第m行目のメモリセルの寄生容量Cparamは、その他の行のメモリセルの寄生容量Cparaiに近い値とすることができる。なお、第m行目のメモリセルにおいて、第5の領域200eによって形成された寄生容量が、第i行目のメモリセルにおける、ノードFGと、ソース線側に隣接するメモリセルのトランジスタ162_i1のゲート電極との間の寄生容量Cb2i1と同等となるように第5の領域200eを設けることが好ましい。例えば、第i行目のメモリセルのノードFGとトランジスタ162_i1のゲート電極とが重なりを有する場合、第m行目のメモリセルのノードFGと配線138とも重なりを有するように設けることが好ましく、その重なりの面積を同等とすることがより好ましい。また、第i行目のメモリセルのノードFGとトランジスタ162_i1のゲート電極とが重なりを有さない場合いわゆるオフセット構造であっても、配線138を設けることは有効である。その場合、第m行目のメモリセルのノードFGと配線138も重なりを有さないことが好ましく、トランジスタ162_mにおけるソース電極142aから、配線138までのチャネル長方向の長さと、オフセット幅とを同等とすることがより好ましい。<半導体装置の作製方法>次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図3および図4を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図5および図6を参照して説明する。<下部のトランジスタの作製方法>まず、半導体材料を含む基板100を用意する図3A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図3A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図3B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、基板100上に絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図3C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図3C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120を形成する図3D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図4A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される図4A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する図4B参照。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図4C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層は、2層以上の積層構造としても良い。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図4C参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110の上面を露出させる図4D参照。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。<上部のトランジスタの作製方法>ゲート電極110、絶縁層128などの上に酸化物半導体層を形成し、該酸化物半導体層を選択的にエッチングして、酸化物半導体層144を形成する図5A参照。なお、絶縁層128の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。酸化物半導体層は、四元系金属酸化物であるIn-Sn-Ga-Zn系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn系酸化物半導体、In-Sn-Zn系酸化物半導体、In-Al-Zn系酸化物半導体材料、Sn-Ga-Zn系酸化物半導体、Al-Ga-Zn系酸化物半導体、Sn-Al-Zn系酸化物半導体や、二元系金属酸化物であるIn-Zn系酸化物半導体、In-Ga系酸化物半導体、Sn-Zn系酸化物半導体、Al-Zn系酸化物半導体、Zn-Mg系酸化物半導体、Sn-Mg系酸化物半導体、In-Mg系酸化物半導体や、単元系金属酸化物であるIn系酸化物半導体、Sn系酸化物半導体、Zn系酸化物半導体などを用いて形成することができる。中でも、In-Ga-Zn系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。本実施の形態では、酸化物半導体層を、In-Ga-Zn系の酸化物半導体成膜用ターゲットを用いたスパッタリング法により形成する。酸化物半導体層としてIn-Ga-Zn系の材料を用いる場合、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol比]x=1、y=1の組成比を有する酸化物半導体成膜用ターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol比]x=1、y=0.5の組成比を有する酸化物半導体成膜用ターゲットや、In2O3:Ga2O3:ZnO=1:1:4x=1、y=2の組成比を有する酸化物半導体成膜用ターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol比]x=0、y=1の組成比を有する酸化物半導体成膜用ターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層を、In-Ga-Zn-O系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。また、酸化物半導体としてIn-Zn系の酸化物材料を用いることもできる。酸化物半導体としてIn-Zn系の酸化物材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2mol比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1mol比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1mol比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間の距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、成膜時に発生する粉状物質パーティクル、ゴミともいうが軽減でき、膜厚のばらつきも小さくなるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層128の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、酸素を補填することでi型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、ゲート電極110、絶縁層128、酸化物半導体層144などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142a、ドレイン電極142bを形成する図5B参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜、アルミニウム膜、チタン膜が順に積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142a、およびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142a、およびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。次に、酸化物半導体層144の一部、ソース電極142a、およびドレイン電極142bに接するゲート絶縁層146を形成し、その後、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し、ゲート電極110、ソース電極142aと重畳する領域に電極148bを形成する図5C参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、ゲート絶縁層146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2Oxx=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2Oxx=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaxAl2-xO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層146および下地絶縁層の双方に適用しても良い。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、絶縁層151および絶縁層152を形成する図6A参照。絶縁層151および絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層151や絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層151や絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層151と絶縁層152の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。次に、ゲート絶縁層146、絶縁層151、絶縁層152に、ドレイン電極142bにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、上記開口に電極図示せずを形成し、絶縁層152上に該電極に接する配線156を形成する図6B参照。電極は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極142aなどと同様である。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、本実施の形態に示す半導体装置は、最終行第m行目のメモリセルに含まれるトランジスタ162_mにおいて、ソース電極142aは、ゲート電極110よりも酸化物半導体層144と逆側ソース線SL側に伸長した第3の領域200cを有している。これによって、第1乃至第mのメモリセルにおいて、ソース電極142aとゲート電極110とが電気的に接続される部位ノードFGに生じる寄生容量の値を近づける、好ましくは同等の値とすることができる。したがって、第1乃至第mのメモリセルにおけるノードFGの電位のばらつきを抑制することができ、安定した動作が可能な半導体装置とすることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図10を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図10Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ、消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図10Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減された携帯情報端末が実現される。図10Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減された電子書籍が実現される。図10Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図10Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減された携帯電話機が実現される。図10Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減されたデジタルカメラが実現される。図10Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。