所定の信号を受けて電流入出力端子から充放電を行うチャージポンプ回路と、前記電流入出力端子の端子電圧に基づく電圧が電源として供給される遅延回路と、前記チャージポンプ回路に充放電電流の基準となるバイアス電圧を与えるバイアス生成回路と、を備え、前記チャージポンプ回路及び前記遅延回路が、それぞれ、第1導電型トランジスタと、前記第1導電型トランジスタと導電型の異なる第2導電型トランジスタを含んで構成され、前記バイアス生成回路が、前記第1導電型トランジスタの相互コンダクタンスと前記第2導電型トランジスタの相互コンダクタンスの和に基づいて、前記バイアス電圧を生成することを特徴とする遅延制御回路。前記バイアス生成回路は、前記電流入出力端子の端子電圧がバイアス電圧として与えられる第1導電型基準電流生成トランジスタと、前記電流入出力端子の端子電圧がバイアス電圧として与えられる第2導電型基準電流生成トランジスタと、を備え、前記第1導電型基準電流生成トランジスタに流れる電流と前記第2導電型基準電流生成トランジスタに流れる電流とを加算してバイアス電流を生成するバイアス電流生成回路と、前記バイアス電流の電流値に基づいて、前記チャージポンプ回路の第1導電型トランジスタに与える第1のバイアス電圧と、前記チャージポンプ回路の第2導電型トランジスタに与える第2のバイアス電圧と、を前記バイアス電圧として生成するバイアス電圧生成回路と、を含むことを特徴とする請求項1記載の遅延制御回路。前記チャージポンプ回路は、前記第1のバイアス電圧が与えられて流れる電流の大きさが制御される第1導電型電流源トランジスタと、前記第2のバイアス電圧が与えられて流れる電流の大きさが制御される第2導電型電流源トランジスタと、第1の電源と前記電流入出力端子との間に前記第1導電型電流源トランジスタと直列に接続され、第1の前記所定の信号により導通/非導通が制御され、導通するときに前記第1導電型電流源トランジスタにより大きさが制御される電流を前記第1の電源と前記電流入出力端子との間に流す第1導電型スイッチトランジスタと、第2の電源と前記電流入出力端子との間に前記第2導電型電流源トランジスタと直列に接続され、第2の前記所定の信号により導通/非導通が制御され、導通するときに前記第2導電型電流源トランジスタにより大きさが制御される電流を前記第2の電源と前記電流入出力端子に流す第2導電型スイッチトランジスタと、を備えることを特徴とする請求項2記載の遅延制御回路。前記バイアス電流生成回路は、前記電流入出力端子の端子電圧を入力し、これに比例する電圧を出力するレギュレータアンプと、電流ミラー回路と、を備え、前記第1導電型基準電流生成トランジスタは、ソースが前記レギュレータアンプの出力端子に、ゲートが固定電位に、ドレインが前記電流ミラー回路の電流入力端に、それぞれ接続され、前記第2導電型基準電流生成トランジスタは、ゲートに前記電流入出力端子の端子電圧を入力し、ソースが前記第2の電源へと接続され、ドレインが前記電流ミラー回路の電流出力端と接続されて前記バイアス電流を生成し、前記バイアス電圧生成回路は、前記バイアス電流を電流電圧変換して前記第1のバイアス電圧、及び前記第2のバイアス電圧を生成することを特徴とする請求項3記載の遅延制御回路。前記チャージポンプ回路の出力電圧を入力してこれに比例する電圧を出力するレギュレータアンプを含み、前記レギュレータアンプの出力電圧を前記遅延回路の電源として供給する前記遅延回路の電源回路をさらに含むことを特徴とする請求項1乃至4いずれか1項記載の遅延制御回路。前記電流入出力端子に接続されたローパスフィルタをさらに含み、前記遅延回路の前記電源回路は、前記ローパスフィルタによって濾波された前記チャージポンプ回路の出力電圧に基づいて、前記遅延回路に電源を供給することを特徴とする請求項5記載の遅延制御回路。前記ローパスフィルタは、前記電流入出力端子と接地との間に直列に接続された抵抗と容量とを備えることを特徴とする請求項6記載の遅延制御回路。前記チャージポンプ回路を第1のチャージポンプ回路としたときに、前記第1のチャージポンプ回路と並列に接続された第2のチャージポンプ回路をさらに備え、前記ローパスフィルタは、前記第1のチャージポンプの電流入出力端子と接地との間に接続された第1の容量と、前記第1のチャージポンプ回路の電流入出力端子が非反転入力端子に接続され、第2のチャージポンプ回路の電流入出力端子が反転入力端子と出力端子とに接続され、前記バイアス生成回路により前記バイアス電圧が与えられて出力抵抗が制御されるゼロ点調整用アンプと、前記ゼロ点調整用アンプの出力端子と接地との間に接続された第2の容量と、を含むことを特徴とする請求項6記載の遅延制御回路。前記遅延回路の出力信号と、基準クロック信号と、の位相を比較し、比較結果に基づいて、前記所定の信号を生成する位相比較回路をさらに含むことを特徴とする請求項1乃至8いずれか1項記載の遅延制御回路。前記遅延回路は、複数の遅延素子が縦続接続され、出力段の位相が反転して初段の入力に接続されたリングオシレータであり、前記遅延制御回路は、前記リングオシレータが前記基準クロック信号と同期して発振するように前記リングオシレータの発振周波数及び位相を制御するPLL回路であることを特徴とする請求項9記載の遅延制御回路。前記遅延回路が、前記基準クロック信号を入力し、前記基準クロック信号の位相を遅延させて出力する遅延回路であり、前記遅延制御回路がDLL回路であることを特徴とする請求項9記載の遅延制御回路。前記第1導電型トランジスタと前記第2導電型トランジスタのうち、一方がPMOSトランジスタ、他方がNMOSトランジスタであることを特徴とする請求項1乃至11いずれか1項記載の遅延制御回路。前記第1導電型基準電流生成トランジスタと、前記第2導電型基準電流生成トランジスタと、前記遅延回路に含まれる第1導電型トランジスタ及び第2導電型トランジスタと、がいずれもデプレッション型電界効果トランジスタであることを特徴とする請求項1乃至12いずれか1項記載の遅延制御回路。前記バイアス生成回路は、前記遅延回路の遅延時間を一定としたときに前記第1導電型トランジスタと第2導電型トランジスタの相互コンダクタンスのばらつきによる前記チャージポンプ回路の出力電圧のばらつきを補償して前記バイアス電圧が前記遅延回路の遅延時間に依存する電流を流す電圧となるように制御することを特徴とする請求項1乃至13いずれか1項記載の遅延制御回路。第1の信号に応答して第1導電型充電用トランジスタに流れる電流を電流入出力端子から充電する充電回路と、第2の信号に応答して第2導電型放電用トランジスタに流れる電流を前記電流入出力端子から放電する放電回路と、前記放電電流の値が前記充電電流の値に等しく、かつ、電流値が第1導電型トランジスタの相互コンダクタンスと第2導電型トランジスタの相互コンダクタンスとの和に比例するように前記充電用トランジスタ及び前記放電用トランジスタにバイアス電圧を与えるバイアス生成回路と、を備えることを特徴とするチャージポンプ回路。前記バイアス生成回路は、前記電流入出力端子の端子電圧がバイアス電圧として与えられる第1導電型基準電流生成トランジスタと、前記電流入出力端子の端子電圧がバイアス電圧として与えられる第2導電型基準電流生成トランジスタと、を備え、前記第1導電型基準電流生成トランジスタに流れる電流と前記第2導電型基準電流生成トランジスタに流れる電流とを加算してバイアス電流を生成するバイアス電流生成回路と、前記バイアス電流に比例する電流を前記充電用トランジスタに流す第1の電流ミラー回路と、前記バイアス電流に比例する電流を前記放電用トランジスタに流す第2の電流ミラー回路と、を備えることを特徴とする請求項15記載のチャージポンプ回路。前記バイアス電流生成回路は、前記電流入出力端子の端子電圧を入力し、これに比例する電圧を出力するレギュレータアンプと、電流入力端が前記第1導電型基準電流生成トランジスタのドレインに接続され、電流出力端が前記バイアス電流の出力端子に接続された第3の電流ミラー回路と、をさらに備え、前記第1導電型基準電流生成トランジスタは、ソースが前記レギュレータアンプの出力端子に、ゲートが固定電位に、それぞれ接続され、前記第2導電型基準電流生成トランジスタは、ゲートに前記電流入出力端子の端子電圧を入力し、ソースが負荷回路を介して固定電位に接続され、ドレインが前記第3の電流ミラー回路の電流出力端と接続され、前記第1導電型基準電流生成トランジスタに流れる電流と前記第2導電型基準電流生成トランジスタに流れる電流が加算されて前記バイアス電流を生成することを特徴とする請求項16記載のチャージポンプ回路。前記充電回路が、第1の電源と前記電流入出力端子との間に前記充電用トランジスタと直列に接続され、前記第1の信号を受けて導通非導通が制御される第1導電型スイッチトランジスタをさらに含み、前記放電回路が、第2の電源と前記電流入出力端子との間に前記放電用トランジスタと直列に接続され、前記第2の信号を受けて導通非導通が制御される第2導電型スイッチトランジスタをさらに含むことを特徴とする請求項15乃至17いずれか1項記載のチャージポンプ回路。PMOSトランジスタとNMOSトランジスタとを有するCMOS回路によってそれぞれ構成される位相比較回路と、チャージポンプ回路と、電圧制御発振回路と、を含み、前記位相比較回路によって前記電圧制御発振回路の発振クロックを外部から与えられる基準クロックと発振周波数及び位相について比較し、その比較結果に基づいて、前記チャージポンプ回路が前記電圧制御発振回路に与える電源の充放電を行うPLL回路において、PMOSトランジスタの相互コンダクタンスと、NMOSトランジスタの相互コンダクタンスと、の和に基づいて基準電流を生成するステップと、前記基準電流の値に基づいて、前記チャージポンプ回路の充電電流と、放電電流と、を一定に制御するステップと、を備えることを特徴とするチャージポンプ回路の充放電電流制御方法。前記基準電流を生成するステップが、前記電圧制御発振回路に与える電源の電圧と固定電位との電位差に比例する電圧をPMOSトランジスタのゲートソース間に与えて当該PMOSトランジスタのドレイン電流に変換するステップと、前記電圧制御発振回路に与える電源の電圧に比例する電圧をNMOSトランジスタのゲートに与えて当該NMOSトランジスタのドレイン電流に変換するステップと、前記PMOSトランジスタのドレイン電流と前記NMOSトランジスタのドレイン電流とを加算し、前記基準電流を生成するステップと、を備え、前記充電電流と、放電電流と、を一定に制御するステップが、前記充電電流を流すときに、前記基準電流に比例する充電電流を流すステップと、前記放電電流を流すときに、前記基準電流に比例する放電電流を流すステップと、を備えることを特徴とする請求項19記載のチャージポンプ回路の充放電電流制御方法。なお、上記特許文献1及び非特許文献1の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。CMOSのPMOSトランジスタとNMOSトランジスタのように、遅延回路を第1導電型のトランジスタと第2導電型のトランジスタで構成すると、図5に示すように、遅延回路の遅延時間は同じであっても、第1導電型のトランジスタと第2導電型のトランジスタの特性のばらつきによって、遅延回路の電源電圧は同じにはならない。特に第1導電型のトランジスタと第2導電型のトランジスタの特性がアンバランスにばらつくと、遅延回路の電源電圧に基づいて、PLLやDLLの制御ループの動作電流を制御しても、動作電流が制御ループにとって最適なものにならず、所望の特性が得られない。なお、この問題については、実施形態の説明の中でさらに詳しく説明する。本発明の第1の視点によれば、所定の信号を受けて電流入出力端子から充放電を行うチャージポンプ回路と、前記電流入出力端子の端子電圧に基づく電圧が電源として供給される遅延回路と、前記チャージポンプ回路に充放電電流の基準となるバイアス電圧を与えるバイアス生成回路と、を備え、前記チャージポンプ回路及び前記遅延回路が、それぞれ、第1導電型トランジスタと、前記第1導電型トランジスタと導電型の異なる第2導電型トランジスタを含んで構成され、前記バイアス生成回路が、前記第1導電型トランジスタの相互コンダクタンスと前記第2導電型トランジスタの相互コンダクタンスの和に基づいて、前記バイアス電圧を生成する遅延制御回路が提供される。本発明の第2の視点によれば、第1の信号に応答して第1導電型充電用トランジスタに流れる電流を電流入出力端子から充電する充電回路と、第2の信号に応答して第2導電型放電用トランジスタに流れる電流を前記電流入出力端子から放電する放電回路と、前記放電電流の値が前記充電電流の値に等しく、かつ、電流値が第1導電型トランジスタの相互コンダクタンスと第2導電型トランジスタの相互コンダクタンスとの和に比例するように前記充電用トランジスタ及び前記放電用トランジスタにバイアス電圧を与えるバイアス生成回路と、を備えるチャージポンプ回路が提供される。本発明の第3の視点によれば、PMOSトランジスタとNMOSトランジスタとを有するCMOS回路によってそれぞれ構成される位相比較回路と、チャージポンプ回路と、電圧制御発振回路と、を含み、前記位相比較回路によって前記電圧制御発振回路の発振クロックを外部から与えられる基準クロックと発振周波数及び位相について比較し、その比較結果に基づいて、前記チャージポンプ回路が前記電圧制御発振回路に与える電源の充放電を行うPLL回路において、PMOSトランジスタの相互コンダクタンスと、NMOSトランジスタの相互コンダクタンスと、の和に基づいて基準電流を生成するステップと、前記基準電流の値に基づいて、前記チャージポンプ回路の充電電流と、放電電流と、を一定に制御するステップと、を備えることを特徴とするチャージポンプ回路の充放電電流制御方法が提供される。本発明の各視点によれば、第1導電型トランジスタと第2導電型トランジスタの特性がアンバランスにばらついた場合であっても、チャージポンプ回路の充放電電流の最適化が可能になる。[実施形態の概要]本発明の実施形態の概要について説明する。図1に一例を示すように所定の信号UPB、DNを受けて電流入出力端子CIOから充放電を行うチャージポンプ回路10と、電流入出力端子CIOの端子電圧VPMPに基づく電圧VCが電源として供給される遅延回路20と、チャージポンプ回路10に充放電電流の基準となるバイアス電圧Vbiasp、Vbiasnを与えるバイアス生成回路30と、を備える。さらに図4も参照すると、チャージポンプ回路10及び遅延回路20が、それぞれ、第1導電型トランジスタMP9、MP10、MVP0~MVP2と、第1導電型トランジスタと導電型の異なる第2導電型トランジスタMN12、MN13を含んで構成される。さらに、バイアス生成回路30が、第1導電型トランジスタの相互コンダクタンスと第2導電型トランジスタの相互コンダクタンスの和に基づいて、バイアス電圧を生成する。従って、チャージポンプ回路の充放電流は、第1導電型トランジスタの相互コンダクタンスと第2導電型トランジスタの相互コンダクタンスの和に比例する電流が流れるようになる。遅延回路の信号の伝達速度遅延時間の逆数は、おおよそ第1導電型トランジスタの相互コンダクタンスと第2導電型トランジスタの相互コンダクタンスの和に比例するので、たとえ、第1導電型トランジスタの相互コンダクタンスの値と第2導電型トランジスタの相互コンダクタンスの値がアンバランスにばらついた場合であってもチャージポンプ回路の充放電電流の電流値が最適化できる。なお、この概要で引用した図面及び付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。[従来技術の問題点の補足説明]次に、本発明の各実施形態の詳細な説明に入る前に、従来技術の問題点についてもう少し詳しく説明しておく。図9は、本発明の比較例となる適応バイアス型PLL回路の回路ブロック図である。図9は、すでに説明した非特許文献1の開示内容に基づいて発明者が作成した図面である。図9の比較例となる適応バイアス型PLL回路900の構成について説明する。位相比較回路40は、外部から与えられた基準クロックREFCLKと、適応バイアス型PLL回路900全体の出力クロック信号であるCLKOUTと、の周波数、位相を比較する。位相比較回路40は、基準クロックREFCLKの周波数、位相に対して出力クロック信号CLKOUTの周波数、位相が遅れていることを検出した場合、制御信号UPBにロウレベルを出力する。一方、出力クロック信号CLKOUTの周波数、位相が、基準クロックREFCLKと揃っているか、遅れている場合には、制御信号UPBは、ハイレベルを出力する。また、位相比較回路40は、基準クロックREFCLKの周波数、位相に対して出力クロック信号CLKOUTの周波数、位相が進んでいることを検出した場合は、制御信号DNにハイレベルを出力する。一方、出力クロック信号CLKOUTの周波数、位相が、基準クロックREFCLKと揃っているか、遅れている場合には、制御信号DNは、ロウレベルを出力する。位相比較回路40が出力する制御信号UPB、DNは、チャージポンプ回路10に接続される。チャージポンプ回路10は、制御信号UPB、DNの論理レベルに基づいて、電流入出力端子CIOから充放電を行う。図4は、チャージポンプ回路10の内部の構成を示す回路ブロック図である。図4に示すように、チャージポンプ回路10は、充電回路15と放電回路16を備えている。充電回路15は、ソースが電源VDDに、ゲートが第1のバイアス電圧Vbiaspに、接続されたPMOSトランジスタである充電用の電流源トランジスタMP9と、ソースが電流源トランジスタMP9のドレインに、ゲートが制御信号UPBに、ドレインが電流入出力端子CIOに、接続されたPMOSトランジスタであるスイッチトランジスタMP10を備える。放電回路16は、ソースが電源VSSに、ゲートが第2のバイアス電圧Vbiasnに、接続されたNMOSトランジスタである放電用の電流源トランジスタMN12と、ソースが電流源トランジスタMN12のドレインに、ゲートが制御信号DNに、ドレインが電流入出力端子CIOに、接続されたNMOSトランジスタであるスイッチトランジスタMN13を備える。図9に戻って説明を続ける。チャージポンプ回路10の電流入出力端子CIOは、ループフィルタ60に接続される。ループフィルタ60は、電流入出力端子CIOと電源VSSとの間に直列に接続された固定抵抗Rzと容量Cpとを備える。ループフィルタ60によって濾波された電流入出力端子CIOの端子電圧ループフィルタ60の出力電圧VPMPは、遅延回路20の電源回路となるレギュレータアンプ50の非反転入力端子INPに接続される。また、VPMPは、バイアス生成回路930にも接続されている。レギュレータアンプ50の出力端子OUTは反転入力端子INMに接続され、レギュレータアンプ50は、非反転入力端子INPに入力されたループフィルタ60によって濾波された電流入出力端子CIOの端子電圧VPMPに等しい電圧を出力端子OUTから出力する。レギュレータアンプ50の出力端子OUTは、遅延回路20の電源に接続され、遅延回路20に電源電圧VCを供給する。遅延回路20の電源電圧VCはループフィルタ60によって濾波された電流入出力端子CIOの端子電圧VPMPにほぼ等しい電圧である。なお、レギュレータアンプ50の動作電流は、バイアス生成回路930から与えられる第2のバイアス電圧Vbiasnによって制御され、電源回路としての出力インピーダンスもバイアス電圧Vbiasnによって制御されることになる。遅延回路20は、それぞれ、PMOSトランジスタMVP0とNMOSトランジスタMVN0、PMOSトランジスタMVP1とNMOSトランジスタMVN1、PMOSトランジスタMVP2とNMOSトランジスタMVN2からなる3つのCMOSインバータ回路を含んでいる。この3つのインバータ回路は、前段の出力端子が後段の入力端子に縦続接続され、最終段の出力端子が初段の入力端子に接続されることにより、リングオシレータとして機能する。このリングオシレータは、電源電圧VCの電圧値により発振周波数が制御されるので、PLL制御ループの中では、電圧制御発振器VCO:VoltageControlledOscillatorとして機能する。このリングオシレータを成す遅延回路20の出力信号は、分周回路41によって分周され、出力クロック信号CLKOUTとして、外部に出力されると共に、位相比較回路40に帰還接続される。バイアス生成回路930は、チャージポンプ回路10の出力電圧VPMPを入力し、この電圧値に基づいて、チャージポンプ回路10に与える第1、第2のバイアス電圧Vbiasp、Vbiasnを制御する。また、第2のバイアス電圧Vbiasnは、遅延回路20の電源となるレギュレータアンプ50にも与えられて、レギュレータアンプ50の動作電流を制御する。バイアス生成回路930は、チャージポンプ回路10の出力電圧VPMPがそれぞれゲートに接続されたNMOSトランジスタMN21とMN22を備える。NMOSトランジスタMN22のソースは、電源VSSに接続され、ドレインは、NMOSトランジスタMN21のソースに直列に接続されている。この直列に接続されたNMOSトランジスタMN21とMN22によりチャージポンプ回路10の出力電圧VPMPを電流Ibiasに変換する。複数のトランジスタMN21、MN22を直列に接続しているのは、一つには、電流量Ibiasの電流値の調整のためと、電源VSSとNMOSトランジスタMN21のソースとの間に負荷回路を設けることにより、NMOSトランジスタMN21を飽和領域で動作させるためである。複数直列に接続されるNMOSトランジスタは3個以上であってもよい。最も基本的には、ソースが固定電圧に接続された一つのNMOSトランジスタのゲートに出力電圧VPMPを接続することによっても、出力電圧VPMPの電圧を電流Ibiasに変換することができる。NMOSトランジスタMN21のドレインは、PMOSトランジスタMP2のゲートとドレインに接続され、PMOSトランジスタのMP2のソースは電源VDDに接続されている。さらに、PMOSトランジスタMP2のゲート及びドレインはPMOSトランジスタMP3のゲートにも接続されている。PMOSトランジスタMP3のソースは電源VDDに接続されている。このPMOSトランジスタMP2とMP3は電流ミラー回路として機能し、PMOSトランジスタMP2のソースドレイン間に流れる電流Ibiasに比例する電流をPMOSトランジスタMP2のソースドレイン間に流す。電流ミラー回路としては、PMOSトランジスタMP2のドレインが電流の入口となり、PMOSトランジスタMP3のドレインが電流の出口となる。さらに、PMOSトランジスタMP3のドレインは、NMOSトランジスタMN5、MN6、チャージポンプ回路10の電流源トランジスタMN12図4参照からなる第2の電流ミラー回路の電流入力端子NMOSトランジスタMN5のドレインに接続されている。さらに、NMOSトランジスタMN5のドレインは、NMOSトランジスタMN5、MN6、電流源トランジスタMN12のゲートにそれぞれ接続されている。また、NMOSトランジスタMN5のドレインは、レギュレータアンプ50の図示しない電流源NMOSトランジスタのゲートにも接続されている。また、NMOSトランジスタMN5、MN6のソースは、いずれも電源VSSに接続されている。この第2の電流ミラー回路によって、NMOSトランジスタMN5のソースドレイン間に流れる電流により生じるソースドレイン間電圧によって、第2のバイアス電圧Vbisasnが生成される。さらに、この第2のバイアス電圧Vbisasnによって、チャージポンプ回路10の放電電流とレギュレータアンプ50の動作電流が制御される。また、NMOSトランジスタMN6のドレインは、PMOSトランジスタMP4とチャージ回路10の電流源トランジスタMP9図4参照からなる第3の電流ミラー回路の電流入力端子PMOSトランジスタMP4のドレインに接続されている。さらに、PMOSトランジスタMP4のドレインは、PMOSトランジスタMP4、電流源トランジスタMP9のゲートに、それぞれ接続されている。また、PMOSトランジスタMP4のソースは電源VDDに接続されている。この第3の電流ミラー回路によって、PMOSトランジスタMP4のソースドレイン間に流れる電流により生じるソースドレイン間電圧によって、第1のバイアス電圧Vbisaspが生成される。この第1のバイアス電圧Vbisaspによって、チャージポンプ回路10の充電電流が制御される。このNMOSトランジスタMN21とMN22による電圧電流変換回路と、PMOSトランジスタMP2とMP3による第1の電流ミラー回路、NMOSトランジスタMN5とMN6と、チャージポンプ回路の電流源NMOSトランジスタMN12による第2の電流ミラー回路、PMOSトランジスタMP4と、チャージポンプ回路の電流源PMOSトランジスタMP9による第3の電流ミラー回路により、チャージポンプ回路10の出力電圧VPMPの電圧に基づいて、チャージポンプ回路の充放電電流の大きさを制御することができる。また、各電流ミラー回路のトランジスタサイズを適切に設定することにより、チャージポンプ回路10の充電するときの充電電流の大きさと、放電するときの放電電流の大きさを比較的精度よく、等しい電流値にすることができる。この比較例となる適応バイアス型PLL回路900によれば、遅延回路20の電源電圧VCの基準となる電圧であるチャージポンプ回路10の出力電圧VPMPに基づいて、チャージポンプ回路10の充放電電流を制御しているので、遅延回路20の遅延時間、すなわち、VCOの発振周波数が広い範囲で変化した場合であって、チャージポンプ回路10やレギュレータアンプ50等のPLL制御ループの特性をその発振周波数に合わせた値に設定することができるので、遅延回路の遅延時間リングオシレータの発振周波数を広範囲に変えても、制御ループのダンピングファクターを一定にし、低ジッターであるPLL回路が実現できる。しかし、この比較例の適応バイアス型PLL回路900は、NMOSトランジスタMN21とMN22を用いて、ループフィルタの出力電圧を電流に変換している。一方、遅延回路20はCMOS構成であるので、NMOSトランジスタとPMOSトランジスタを用いている。従って、NMOSトランジスタとPMOSトランジスタの特性がばらついた場合、特に、NMOSトランジスタとPMOSトランジスタの特性がアンバランスにばらついた場合、遅延回路20の遅延時間、VCOの発振周波数に対して、チャージポンプ回路10の充放電電流の大きさ、遅延回路20に電源を供給するレギュレータアンプ50の出力インピーダンスが最適なものとならない場合がある。図5に、比較例となる適応バイアス型PLL回路900について、回路を構成するPMOSトランジスタとNMOSトランジスタの特性のばらつきCASEA~CASEDと、VCO制御電圧左軸とチャージポンプ回路等に流すバイアス電流右軸の大きさのばらつきを示す。トランジスタの特性のばらつきのうち、CASEAは、PMOSトランジスタ及びNMOSトランジスタの閾値が共に低い方にばらついた場合である。同様に、CASEBは、PMOSトランジスタの閾値が高い方にばらつき、NMOSトランジスタの閾値が低い方にばらついた場合である。逆に、CASECは、PMOSトランジスタの閾値が低い方にばらつき、NMOSトランジスタの閾値が高い方にばらついた場合である。さらに、CASEDは、PMOSトランジスタ及びNMOSトランジスタの閾値が共に高い方にばらついた場合である。なお、トランジスタの閾値が低い方にばらつくのは、トランジスタの相互コンダクタンスが低い方にばらつく一例であり、トランジスタの閾値が高い方にばらつくのは、トランジスタの相互コンダクタンスが高い方にばらつく一例である。閾値のばらつき以外の理由で相互コンダクタンスがばらついた場合も図5と同じ結果になる。本来、VCOの発振周波数遅延回路の遅延時間が一定であれば、VCO制御電圧や回路を構成するトランジスタの特性のばらつきによらず、チャージポンプ回路の充放電電流等PLLの制御ループの特性は、一定であることがPLL制御ループの特性としては望ましい。しかし、実際にはその様にはならない。VCO制御電圧は、トランジスタの閾値が低いと電源電圧が低くとも遅延回路リングオシレータは高速に動作するので、発振周波数を一定と考えた場合は、PMOSトランジスタ、NMOSトランジスタの閾値が共に低いCASEAの場合が最も制御電圧が低くなる。逆に、トランジスタの閾値が高いと電源電圧を高くしなければ、遅延回路は所望の速度で動作しないので、CASEDの場合が最も制御電圧は高くなる。CASEB、CASECのように、PMOSトランジスタ、NMOSトランジスタのうち、一方が高く、他方が低い場合、制御電圧の高さは、その中間レベルになる。一方、バイアス電流値は、図9に示すように、NMOSトランジスタを用いて電圧電流変換した場合には、VCO制御電圧の大きさと、NMOSトランジスタの特性のばらつきの両方に依存してバイアス電流が影響を受ける。CASEAのように、PMOSトランジスタ、NMOSトランジスタの閾値が共に低い方にばらつくと、VCOの制御電圧は低くなるので、バイアス電流は少なくなる方へ作用する。しかし、NMOSトランジスタの閾値が低く相互コンダクタンスgmが高くなるのでバイアス電流は増加する方向に作用する。このVCOの制御電圧が低くなることによる作用とNMOSトランジスタの閾値が低いことによる直接の作用が打ち消しあって、CASEAの場合は、バイアス電流は適切な電流値に設定できる。CASEBのように、PMOSトランジスタの閾値が高い方、NMOSトランジスタの閾値が低い方にばらつくと、VCO制御電圧の大きさは、標準的な値になるので、VCO制御電圧のばらつきを介してバイアス電流の大きさに影響を与えることはない。しかし、NMOSトランジスタの閾値が低い方にばらつくので、NMOSトランジスタの閾値のばらつきがバイアス電流に直接影響を与え、バイアス電流は大きくなる方向にばらつく。なお、NMOSトランジスタの閾値をVtnとして、VCOの制御電圧VC=バイアス生成回路の入力段のNMOSトランジスタMN21のゲート電圧VPMPとすると、バイアス電流Ibiasは、VPMP-Vtnの2乗に比例した値となる。CASECのように、PMOSトランジスタの閾値が低い方、NMOSトランジスタの閾値が高い方にばらつくと、VCO制御電圧の大きさは、標準的な値になるので、VCO制御電圧のばらつきを介してバイアス電流の大きさに影響を与えることはない。しかし、NMOSトランジスタの閾値が高い方にばらつくので、NMOSトランジスタの閾値のばらつきがバイアス電流に直接影響を与え、バイアス電流は小さくなる方向にばらつく。最後に、CASEDのように、PMOSトランジスタ、NMOSトランジスタの閾値が共に高い方にばらつくと、VCOの制御電圧は高くなるので、バイアス電流は多くなる方へ作用する。しかし、NMOSトランジスタの閾値が高く相互コンダクタンスgmが低くなるのでバイアス電流は減少する方向に作用する。このVCOの制御電圧が高くなることによる作用とNMOSトランジスタの閾値が高いことによる直接の作用が打ち消し合って、CASEDの場合は、バイアス電流は適切な電流値に設定できる。上記CASEA~Dのうち、CASEBのPMOSトランジスタの閾値が高い方にばらつき、NMOSトランジスタの閾値が低い方にばらついた場合は、以下の問題が生じる。第1には、バイアス電流を生成するNMOSトランジスタの相互コンダクタンスが高いためにバイアス電流は大きな電流が流れることになるが、PMOSトラジスタの相互コンダクタンスが低いため、チャージポンプ回路10のPMOSトランジスタMP9、レギュレータアンプ50のPMOSトランジスタのゲートオーバードライブ電圧Vgs-Vthが増加する。ゲートオーバードライブ電圧の増加によって飽和マージンが減少し、チャージポンプ回路の出力電圧VPMP、遅延回路の電源電圧VCの電源ノイズ除去比が悪化する。第2には、チャージポンプ回路の出力電圧VPMPを非反転入力端子に入力するレギュレータアンプ50の入力レンジが狭くなることから、レギュレータアンプ50の最大出力電圧であるVCmaxレベルが低下する。レギュレータアンプ50の最大出力電圧VCmaxが低下すると、VCOの最大発振周波数が低下し、PLL回路としての最高動作周波数が減少する。第3には、バイアス電流が過剰に増加するため、消費電流が増加する。一方、CASECのPMOSトランジスタの閾値が低い方にばらつき、NMOSトランジスタの閾値が高い方にばらついた場合は、バイアス電流が少なくなりすぎ、応答性が遅くなる。例えば、ノイズ等の何らかの原因で周波数がずれた場合に正常な周波数への復帰が遅くなる。すなわち、PMOSトランジスタとNMOSトランジスタの閾値トランジスタの相互コンダクタンスがアンバランスにばらついたときが特に問題となる。[本発明の作用について]この問題に対して本発明では、図2に回路の一例を示すように、第1導電型トランジスタMP1の相互コンダクタンスと第2導電型トランジスタMN1MN2の相互コンダクタンスの和に基づいて、バイアス電流Ibiasを生成する。または、チャージポンプ回路の出力電圧に基づく電圧VPMPを第1導電型トランジスタにバイアス電圧として与えて第1の電流を第1導電型電流源トランジスタMP1に流し、チャージポンプ回路の出力電圧に基づく電圧を第2導電型トランジスタにバイアス電圧として与えて第2の電流を第2導電型電流源トランジスタMN1MN2に流し、第1の電流と第2の電流を加算した電流に基づいてバイアス電流Ibiasを生成する。これにより、図6に示すとおり、第1導電型トランジスタと第2導電型トランジスタの特性がアンバランスにばらつく場合であっても、遅延回路の遅延時間が一定であれば、それに対応する一定のバイアス電流を生成することができる。その具体的な実現方法については、各実施形態の説明の中で説明する。[第1の実施形態]図1は、本発明の第1の実施形態による遅延制御回路100の全体のブロック図である。図1の遅延制御回路100は、具体的には、チャージポンプ回路10の出力電圧VPMPによって、チャージポンプ回路10の充放電電流や遅延回路20の電源回路となるレギュレータアンプの動作電流を制御する適応バイアス型のPLL回路である。すでに説明した図9の比較例と回路構成が共通である部分については、共通の符号を付し、重複する説明は省略して説明する。従って、重複する部分の詳細な説明は、図9の比較例の説明も参考にされたい。図1において、位相比較回路40は、外部から与えられた基準クロックREFCLKと、遅延制御回路100全体の出力クロック信号であるCLKOUTと、の周波数、位相を比較し、その結果に基づいて、制御信号UPB、DNを出力する。チャージポンプ回路10は、制御信号UPB、DNの論理レベルに基づいて、電流入出力端子CIOから充放電を行う。図4は、チャージポンプ回路10の構成を示す回路ブロック図である。チャージポンプ回路10は、充電回路15と放電回路16を備えている。チャージポンプ回路10の構成自体は、図9に示す比較例と同一である。チャージポンプ回路10の電流入出力端子CIOは、ループフィルタ60に接続される。ループフィルタ60は、電流入出力端子CIOと電源VSSとの間に直列に接続された固定抵抗Rzと容量Cpとを備える。固定抵抗Rzは、位相調整用の抵抗である。また、ループフィルタ60によって濾波された電流入出力端子CIOの端子電圧ループフィルタ60の出力電圧VPMPは、遅延回路20の電源回路となるレギュレータアンプ50の非反転入力端子INPに接続される。遅延回路20の電源回路となるレギュレータアンプ50の出力端子OUTは反転入力端子INMに接続され、レギュレータアンプ50は、非反転入力端子INPに入力されたループフィルタ60によって濾波された電流入出力端子CIOの端子電圧VPMPに等しい電圧を出力端子OUTから出力する。レギュレータアンプ50の出力端子OUTは、遅延回路20の電源に接続され、遅延回路20に電源電圧VCを供給する。遅延回路20の電源電圧VCはループフィルタ60によって濾波された電流入出力端子CIOの端子電圧VPMPにほぼ等しい電圧である。なお、レギュレータアンプ50の動作電流、出力インピーダンスは、バイアス生成回路30から与えられる第2のバイアス電圧Vbiasnによって制御される。レギュレータアンプ50の内部の回路構成としては、後で説明する。図3に示すレギュレータアンプ32と同一の回路を用いることができる。但し、レギュレータアンプ32のバイアス電圧入力端子Vbiasnには、固定バイアス電圧が与えられるのに対して、レギュレータアンプ50のバイアス電圧入力端子Vbiasnには、バイアス生成回路30により、ループフィルタ60の出力電圧と、PMOSトランジスタの相互コンダクタンスのばらつき、及びNMOSトランジスタの相互コンダクタンスのばらつきに依存したバイアス電圧が与えられる点が異なる。遅延回路20は、3つのインバータ回路がリング状に接続され、リングオシレータを構成する。このリングオシレータは、電源電圧VCの電圧値により発振周波数が制御され、電圧制御発振器VCOとして機能する。このリングオシレータを成す遅延回路20の出力信号は、分周回路41によって分周され出力クロック信号CLKOUTとして、外部に出力されると共に、位相比較回路40に帰還接続される。バイアス生成回路30は、チャージポンプ回路10の出力電圧VPMPを入力し、この電圧値に基づいて、チャージポンプ回路10に与える第1、第2のバイアス電圧Vbiasp、Vbiasnを生成する。また、第2のバイアス電圧Vbiasnは、遅延回路20の電源となるレギュレータアンプ50にも与えられて、レギュレータアンプ50の動作電流、出力インピーダンスを制御する。バイアス生成回路30は、チャージポンプ回路10の出力電圧VPMPからバイアス電流にIbiasを生成するバイアス電流生成回路31を備えている。バイアス電流生成回路31で生成したバイアス電流Ibiasを第1乃至第3の電流ミラー回路により第1のバイアス電圧Vbiasp、第2のバイアス電圧Vbiasnを生成し、チャージポンプ回路10の充放電電流、レギュレータアンプ50の動作電流及び出力インピーダンスを制御する点は、図9の比較例の適応バイアス型PLL回路900と基本的に同一である。なお、上記第1乃至第3の電流ミラー回路のうち、第1の電流ミラー回路はPMOSトランジスタMP2とMP3を含む。第2の電流ミラー回路はバイアス生成回路30のNMOSトランジスタMN5、MN6の他、チャージポンプ回路10のNMOSトランジスタMN12図4参照、レギュレータアンプ50の電流源トランジスタ図3のNMOSトランジスタMN9に相当が含まれる。第3の電流ミラー回路は、バイアス生成回路30のPMOSトランジスタMP4とチャージポンプ回路10のPMOSトランジスタMP9図4参照が含まれる。図2は、バイアス電流生成回路31の構成の一例を示す回路ブロック図である。バイアス電流生成回路31は、チャージポンプ回路10の出力電圧VPMPを入力し、これに比例する電圧を出力するレギュレータアンプ32を備えている。チャージポンプ回路10の出力電圧VPMPは、レギュレータアンプ32の非反転信号入力端子INPに入力され、レギュレータアンプ32の反転信号入力端子INMは、出力端子OUTと接続されている。また、レギュレータアンプ32のバイアス電圧入力端子Vbiasnには、電源電圧VDD、チャージポンプ回路10の出力電圧VPMPに依存しない固定バイアス電圧が与えられている。このような固定バイアス電圧を与える回路としては、特許文献1に記載されているような周知の基準電圧発生回路を用いることができる。図2では、レギュレータアンプ32は、非反転信号入力端子INPに入力されたチャージポンプ回路10の出力電圧VPMPに等しい電圧を出力端子OUTから出力する。従って、出力端子OUTの電圧をVPMPMIRとするとVPMPMIRの電圧値は、VPMPの電圧値にほぼ等しい。レギュレータアンプ32の出力端子OUTは、第1の電流源トランジスタとなるPMOSトランジスタMP1のソースに接続される。PMOSトランジスタMP1のゲートは電源VSSに接続されているので、PMOSトランジスタMP1のゲートソース間には、電源VSSの電圧を0Vとしたときに、電圧VPMPの符号を反転させた-VPMPが印加される。すなわち、PMOSトランジスタMP1を電流源トランジスタと考えた場合、ゲートの電位が固定されているので、PMOSトランジスタMP1のソースに印加する電圧によって、ドレインから出力する電流を制御するバイアス電圧がソースに与えられていると考えることができる。このソースに与えられるバイアス電圧は、実質的にチャージポンプ回路10の出力電圧VPMPに等しい。ここで、第1の電流源トランジスタPMOSトランジスタMP1は、電圧VPMPが上昇すれば、ドレイン電流が増加し、電圧VPMPが下降すれば、ドレイン電流が減少するように制御されることになる。PMOSトランジスタMP1のドレインは、NMOSトランジスタMN3のゲートとドレイン及びNMOSトランジスタMN4のゲートに接続される。NMOSトランジスタMN3とMN4のソースは共に電源VSSに接続される。このNMOSトランジスタMN3とMN4は電流ミラー回路を構成し、PMOSトランジスタMP1のドレインから出力する電流に等しい電流をNMOSトランジスタMN4のドレインから出力する。ただし、PMOSトランジスタMP1のドレインから電流が流出し、NMOSトランジスタMN4のドレインには、電流が流れ込むので、電流の流れる方向は逆である。また、NMOSトランジスタMN2のソースは電源VSSに接続され、ドレインは、NMOSトランジスタMN1のソースに接続されている。また、NMOSトランジスタMN1、MN2のゲートには、共にチャージポンプ回路10の出力電圧VPMPが与えられる。このNMOSトランジスタMN1とMN2は、全体として第2の電流源トランジスタとして機能し、電源VSSの電圧を0Vとすれば、ゲートに与えられた電圧VPMPによって、NMOSトランジスタMN1のドレインに流れる電流が制御される。さらに、NMOSトランジスタMN1のドレインは、NMOSトランジスタMN4のドレインと接続され、バイアス電流生成回路31のバイアス電流出力端子へと接続されている。すなわち、NMOSトランジスタMN4のドレインに流れる電流とNMOSトランジスタMN1のドレインに流れる電流がここで加算されてバイアス電流Ibiasが生成される。NMOSトランジスタMN4のドレインに流れる電流は、PMOSトランジスタである第1の電流源トランジスタMP1に流れる電流に等しいので、ここでPMOSの第1の電流源トラジスタに流れる電流と、NMOSの第2の電流源トランジスタに流れる電流が加算されてバイアス電流Ibiasとなってバイアス電流生成回路31から出力される。ここで、PMOSの第1の電流源トランジスタMP1の相互コンダクタンスをgmpとして、NMOSの第2の電流源トランジスタMN1MN2の相互コンダクタンスをgmnとする。第1の電流源トランジスタMP1、第2の電流源トランジスタMN1MN2には、共に共通のバイアス電圧VPMPが与えられていると考えることができるので、バイアス電流生成回路31において、入力電圧VPMPが変化したときの出力電流Ibiasの変化は式1で表される。ΔIbias=gmpΔVPMPgmnΔVPMP=ΔVPMPgmpgmn式1すなわち、バイアス電流生成回路31全体で考えた場合、バイアス電流生成回路31全体の入力電圧の変化ΔVPMPに対する出力電流の変化ΔIbiasは、PMOSトランジスタMP1の相互コンダクタンスgmpとNMOSトランジスタMN1MN2の相互コンダクタンスgmnの和に等しいことになる。ただし、PMOSトランジスタとNMOSトランジスタでは、バイアス電圧の与える向きを反転する必要があるので、PMOSトランジスタMP1へバイアス電圧VPMPを与えるに際して、レギュレータアンプ32を用いて、PMOSトランジスタMP1のソースへ実質的にバイアス電圧VPMPに等しい電圧を与え、ゲートを固定電位一例として電源VSSに接続している。また、電流の流れる向きを反転させるため、NMOSトランジスタMN3とMN4とで構成する電流ミラー回路を用いて電流の流れる向きを反転した上、PMOSトランジスタMP1のドレインに流れる電流と、NMOSトランジスタMN1MN2のドレインに流れる電流を加算してバイアス電流Ibiasを生成している。次に、図3は、レギュレータアンプ32の構成の一例を示す回路ブロック図である。NMOSトランジスタMN9は、差動対を構成するNMOSトランジスタMN7とMN8の電流源となるトランジスタである。NMOSトランジスタMN9のソースは、電源VSSに接続され、ゲートには、バイアス電圧Vbiansが接続される。また、NMOSトランジスタMN9のドレインには、差動対をなすNMOSトランジスタMN7とMN8のソースが接続されている。NMOSトランジスタMN7のゲートは、反転信号入力端子INMに接続され、NMOSトランジスタMN8のゲートは、非反転信号入力端子INPに接続される。NMOSトランジスタMN7のドレインは、負荷回路となるPMOSトランジスタMP5のゲートとドレインに接続され、PMOSトランジスタMP6のゲートに接続されている。また、PMOSトランジスタMP5、MP6のソースは共に電源VDDに接続されている。差動対の他方NMOSトランジスタMN8のドレインは、負荷回路となるPMOSトランジスタMP7のゲートとドレインに接続され、NMOSトランジスタMN8のドレインは、さらに、レギュレータアンプ32の出力トランジスタとなるPMOSトランジスタMP8のゲートに接続されている。また、PMOSトランジスタMP7、MP8のソースは共に電源VDDに接続されている。PMOSトランジスタMP6のドレインは、NMOSトランジスタMN10のゲートとドレイン、及び出力トランジスタとなるNMOSトランジスタMN11のゲートに接続されている。NMOSトランジスタMN10、MN11のソースは、電源VSSに接続されている。また、プッシュプルの出力トラジスタとなるNMOSトランジスタMN11とPMOSトランジスタMP8のドレインは、出力端子OUTに接続されている。[第1の実施形態の効果]図6に、実施形態1の遅延制御回路適応バイアス型PLL回路100について、回路を構成するPMOSトランジスタとNMOSトランジスタの特性のばらつきCASEA~CASEDと、VCO制御電圧左軸とチャージポンプ回路等に流すバイアス電流の大きさのばらつき右軸を示す。CASEA~CASEDの4つのケースは、いずれも図5と同一のケースであるので詳細な説明は省略する。図5と同様に、トランジスタの閾値のばらつきは、トランジスタの相互コンダクタンスのばらつきの一例である。遅延回路20の回路構成は、図9の比較例と変わりはないので、VCO制御電圧は、遅延回路の遅延時間VCOの発振周波数が同一であっても、トランジスタの閾値相互コンダクタンスの影響を受けてばらつく。すなわち、PMOSトランジスタ、NMOSトランジスタの閾値が共に低い相互コンダクタンスが共に高いCASEAの場合が最も制御電圧が低くなる。逆に、PMOSトランジスタ、NMOSトランジスタの閾値が共に高い相互コンダクタンスが共に低いCASEDの場合が最も制御電圧が高くなる。CASEB、CASECのように、PMOSトランジスタ、NMOSトランジスタのうち、一方が高く、他方が低い場合、制御電圧の高さは、その中間レベルになる。しかし、実施形態1の遅延制御回路100では、PMOSトランジスタの相互コンダクタンスとNMOSトランジスタの相互コンダクタンスの和に基づいて、VCO制御電圧実際はチャージポンプ回路10の出力電圧VPMPでありVCO制御電圧VCそのものではないが、VPMPは実質的にVCO制御電圧VCに等しいをバイアス電流Ibiasに変換している。従って、バイアス電流生成回路31により、VCO制御電圧VCに相当する電圧VPMPからバイアス電流Ibiasを生成する際に、PMOSトランジスタとNMOSトランジスタの相互コンダクタンス一例としてトランジスタの閾値のアンバランスなばらつきは補正され、トランジスタのアンバランスなばらつきがあってもほぼ一定の最適なバイアス電流を生成することができる。半導体集積回路の製造工程において、MOSトランジスタの相互コンダクタンスのばらさきに最も大きく効くのがトランジスタの閾値電圧Vthである。従って、閾値Vthの変動の観点から、第1の実施形態をまとめると以下の通りになる。PLLの制御電圧VPMP=VCはVCOの内部遅延に比例する。VCOの内部遅延はTd=CloadRonにより決定され、RonはVCOを構成するインバータのPMOS、NMOSのオン抵抗と考えることができるため、式2、式3が成立する。VC∝Ronp∝1式2VC∝Ronn∝1式3式2において、WmvpとLmvpはそれぞれVCO回路のPMOSトラジスタのチャンネル幅とチャンネル長である。また、式3において、WmvnとLmvnはそれぞれVCO回路のNMOSトラジスタのチャンネル幅とチャンネル長である。式2、3より、VCO回路の電源電圧VCは、NMOSトランジスタとPMOSトランジスタの閾値Vth依存性を持つ。一方、バイアス電流生成回路31が生成する基幹バイアス電流Ibiasは、以下の式4により表される。Ibias∝Wmn1Lmn12Wmp1Lmp12式4式4において、Wmn1、Lmn1はそれぞれバイアス電流生成回路31のNMOSトランジスタMN1のチャンネル幅とチャンネル長であり、Wmp1、Lmp1はそれぞれバイアス電流生成回路31のPMOSトランジスタMP1のチャンネル幅とチャンネル長である。上記式4より基幹バイアス電流IbiasはNMOSトランジスタの閾値VthnとPMOSトランジスタの閾値Vthpに依存性を持つ。上記式2、式3より、電圧VCは、Vthn、Vthpがそれぞれ大きくなると大きくなる。式4より、IbiasはVthn又はVthpのいずれかが大きくなれば小さくなる。従って、NMOSトランジスタとPMOSトランジスタのそれぞれのVth変動に対する電圧VCの変動に対し、Ibiasも連動して変動することでバイアス電流の変動を抑制する。[第2の実施形態]図7は、第2の実施形態による遅延制御回路全体のブロック図である。図7に示す第2の実施形態の遅延制御回路100Aも第1の実施形態による遅延制御回路100と同様に、チャージポンプ回路10の出力電圧実質的に電圧制御発振器VCOの電源電圧に基づいて、バイアス電流を制御する適応バイアス型のPLL回路である。第2の実施形態の遅延制御回路100Aは、第1のチャージポンプ回路10に加えて第2のチャージポンプ回路11を備えていることと、ループフィルタローパスフィルタ60Aの内部の回路構成が異なっている。それ以外の構成については、第1の実施形態の遅延制御回路100と構成、動作は同一であるので、同一である部分については、同一の符号を付し、重複する説明は省略する。第2のチャージポンプ回路11は、第1のチャージポンプ回路10と内部の構成は同一であり、入力信号の接続も第1のチャージポンプ回路10と共通している。従って、第2のチャージポンプ回路11についての内部の構成の説明と動作の説明についても重複する説明を省略する。ループフィルタローパスフィルタ60Aは、第1の容量Cpと、第2の容量Czと、ゼロ点調整用アンプ61と、を備える。第1の容量Cpは、一端が第1のチャージポンプ回路10の電流入出力端子CIOに接続され、他端が電源VSSに接続されている。ゼロ点調整用アンプ61は、非反転入力端子INPが第1のチャージポンプ回路10の電流入出力端子CIOに接続され、反転入力端子INMが、出力端子OUTと第2のチャージポンプ回路11の電流入出力端子CIO2に接続されている。また、第2の容量Czは、一端がゼロ点調整用アンプ61の出力端子OUTに接続され、他端が電源VSSに接続されている。ゼロ点調整用アンプ61のバイアス電圧入力端子Vbiasnには、バイアス生成回路30から第2のバイアス電圧Vbiasnが与えられる。ゼロ点調整用アンプ61の内部回路としては、図3に示すレギュレータアンプ32と同一構成の差動増幅回路を用いることができる。ゼロ点調整用アンプ61は、位相調整用のアンプである。バイアス生成回路30から与えられるバイアス電圧Vbiasnに応じて、出力インピーダンスの値が変化する。第1の実施形態で、位相調整用に設けられていた抵抗Rzが固定抵抗であったのに対して、第2の実施形態では、バイアス生成回路30により、VCOの発振周波数に応じて、最適な出力インピータダンスの値を設定することができ、VCOの発振周波数の広い範囲でより安定したPLL制御ループの特性が得られる。[第3の実施形態]図8は、第3の実施形態による遅延制御回路全体のブロック図である。図8の遅延制御回路100Bは、チャージポンプ回路10の出力電圧VPMP実質的に遅延回路20Aの電源電圧VCに基づいて、DLL制御ループのバイアス電流を制御する適応バイアス型のDLL回路である。第3の実施形態の遅延制御回路100Bは、第1の実施形態の遅延制御回路100と、制御ループがPLLであるかDLLであるか違うだけで、基本的な構成は同一である。従って、第1の実施形態の遅延制御回路100と同一である部分は、同一の符合を付し、重複する説明は省略する。PLL回路100の場合は、遅延回路20は、複数の縦続接続されたインバータ回路について最終段の出力の位相を反転させて初段に入力することにより、自励させていたが、DLL回路100Bにおいては、縦続接続された遅延回路20Aの遅延素子の初段の入力クロック信号として外部から基準クロック信号REFCLKを接続し、遅延回路20Aで基準クロック信号REFCLKの位相を遅らせ、波形整形回路21で波形を整形して出力クロック信号を生成し、位相比較回路40に入力している。その他の構成は、第1の実施形態と同一である。すなわち、本発明による遅延制御回路の適用は、PLL回路に限られるものではなく、DLL回路にももちろん適用することが可能であり、第1導電型トランジスタと、第2導電型トランジスタの相互コンダクタンスがアンバランスにばらついた場合であっても、チャージポンプ回路等のDLL制御系に対して、クロック信号の周波数に合わせた最適なバイアスを与えることができる。[各実施形態の変形例]第1乃至第3の実施形態において、図2のバイアス電流生成回路31のPMOSトランジスタMP1、NMOSトランジスタMN1、遅延回路20、20Aに含まれるPMOSトランジスタMVP0、MVP1、MVP2、NMOSトランジスタMVN0、MVN1、MVN2にデプレッション型のMOSトランジスタを用いることもできる。デプレッション型のトランジスタを用いることにより、常にトランジスタを飽和領域で動作させることができる。トランジスタを飽和領域で動作させることにより、チャージポンプ回路10の出力電圧VPMPとバイアス電流との関係をリニアにすることができる。また、本発明の遅延制御回路は、PLL回路やDLL回路のように帰還ループを有する遅延制御回路に必ずしも限られるものではなく、外部から制御信号UPB、DNを受けてチャージポンプ回路によって遅延時間を制御する遅延制御回路に適用することも可能である。また、第1導電型のトランジスタと第2導電型のトランジスタを用いて充放電を行うチャージポンプ回路であれば、遅延時間を制御するものではないチャージポンプ回路に適用することも可能である。また、CMOS回路に本発明を適用する場合、電源VDDの電圧値が電源VSSの電圧値より高電圧である場合には、第1導電型トランジスタとしてPMOSトランジスタ、第2導電型トランジスタとしてNMOSトランジスタを用いるのが好適であるが、電源VDDの電圧値が電源VSSの電圧値より低い場合には、第1導電型トランジスタとしてNMOSトランジスタ、第2導電型トランジスタとしてPMOSトランジスタを用いることが好適である。さらに、好適な実施例としては、CMOS回路であるものを示したが、PNPトランジスタやNPNトランジスタなど、第1導電型トラジスタ、または/及び、第2導電型トランジスタについて、PMOSトランジスタ、NMOSトランジスタ以外のトランジスタを用いることも可能である。