"演算増幅器の入力端に入力スイッチを介して入力抵抗が接続され,前記入力端と前記演算増幅器の出力端との間に帰還抵抗を有する可変利得増幅器が直列に多段接続された可変利得増幅回路において,一端が第1の可変利得増幅器の入力抵抗と入力スイッチとの第1の接続ノードに接続され,他端が前記第1の可変利得増幅器の後段側の第2の可変利得増幅器の演算増幅器の入力端に接続された第1のバイパススイッチを有することを特徴とする可変利得増幅回路。請求項1において,さらに,一端が前記第1の接続ノードに接続され,他端が前記第1の可変利得増幅器と前記第2の可変利得増幅器との間に設けられた中間段の可変利得増幅器の演算増幅器の入力端に接続された第2のバイパススイッチを有することを特徴とする可変利得増幅回路。請求項1において,さらに,一端が前記第2の可変利得増幅器の演算増幅器の入力端に接続され,他端が前記第1の可変利得増幅器と前記第2の可変利得増幅器との間に設けられた中間段の可変利得増幅器の入力スイッチと演算増幅器との第2の接続ノードに接続された第2のバイパススイッチを有することを特徴とする可変利得増幅回路。請求項2または3において,前記第1,第2のバイパススイッチ,前記演算増幅器をオン,オフする制御部を有し,前記制御部は,前記第1または第2のバイパススイッチをオンすることにより入力信号がバイパスされた演算増幅器をオフすることを特徴とする可変利得増幅回路。請求項1~4の何れかにおいて,前記演算増幅器の入力信号のDCオフセットを調整するDCオフセット調整回路と,前記可変利得増幅回路の出力信号のDCオフセットを検出するDCオフセット検出回路と,前記検出されたDCオフセットに応じて,前記DCオフセット調整回路のDCオフセット調整量を制御するDCオフセット制御回路とを有することを特徴とする可変利得増幅回路。請求項1~4の何れかにおいて,前記第1の可変利得増幅器の演算増幅器の入力信号,または,前記第1のバイパススイッチを介して前記第1の可変利得増幅器の後段側の演算増幅器に入力される信号のDCオフセットを調整する第1のDCオフセット調整回路と,前記第1の可変利得増幅器の後段側の演算増幅器の入力信号のDCオフセットを調整する第2のDCオフセット調整回路と,前記可変利得増幅回路の出力信号のDCオフセットを検出するDCオフセット検出回路と,前記検出されたDCオフセットに応じて,前記第1,第2のDCオフセット調整回路のDCオフセット調整量を制御するDCオフセット制御回路とを有し,前記第1のDCオフセット調整回路のDCオフセット調整可変範囲は,前記第2のDCオフセット調整回路のDCオフセット調整可変範囲よりも広いことを特徴とする可変利得増幅回路。受信信号をダウンコンバートするミキサと,復調処理を行うベースバンド部と,前記ダウンコンバートされた受信信号を増幅し,増幅信号を前記ベースバンド部に出力する可変利得増幅回路とを有し,前記可変利得増幅回路は,演算増幅器の入力端に入力スイッチを介して入力抵抗が接続され,前記入力端と前記演算増幅器の出力端との間に帰還抵抗を有する可変利得増幅器が直列に多段接続された可変利得増幅回路であって,一端が第1の可変利得増幅器の入力抵抗と入力スイッチとの第1の接続ノードに接続され,他端が前記第1の可変利得増幅器の後段側の第2の可変利得増幅器の演算増幅器の入力端に接続された第1のバイパススイッチを有することを特徴とする通信装置。変調信号を生成するベースバンド部と,前記変調信号をアップコンバートするミキサと,前記変調信号を増幅し,増幅信号を前記ミキサに出力する可変利得増幅回路とを有し,前記可変利得増幅回路は,演算増幅器の入力端に入力スイッチを介して入力抵抗が接続され,前記入力端と前記演算増幅器の出力端との間に帰還抵抗を有する可変利得増幅器が直列に多段接続された可変利得増幅回路であって,一端が第1の可変利得増幅器の入力抵抗と入力スイッチとの第1の接続ノードに接続され,他端が前記第1の可変利得増幅器の後段側の第2の可変利得増幅器の演算増幅器の入力端に接続された第1のバイパススイッチを有することを特徴とする通信装置。ここで,図2に示した可変利得増幅回路をLSIにより実現する場合,経路切替スイッチSWc1~SWcは,トランジスタスイッチであることが多い。トランジスタスイッチは,オン抵抗や寄生容量を有する。可変利得増幅器の利得は,入力抵抗をRi,帰還抵抗をRfとすると,利得ARfRiとなる。しかし,経路切替スイッチSWc1~SWcのオン抵抗値が入力抵抗Riに付加されるために,目標利得に対しズレが生じる。このズレを図3で説明する。図3は,図2に示した可変利得増幅回路において,3段の可変利得増幅器が直列接続された構成を示す。すなわち,可変利得増幅回路は,直列に多段接続された3個の可変利得増幅器1~3を有する。図3において,例えば,可変利得増幅回路は,経路切替スイッチSWc1,SWc2をバイパス経路BL1側に切り換え,経路切替スイッチSWc3,SWc4をバイパス経路BL2側に切り換え,経路切替スイッチSWc5,SWc6を可変利得増幅器3側に切り換える。そして,可変利得増幅回路は,可変利得増幅器3の入力スイッチSWi31をオンにする。これにより,可変利得増幅回路を1段の可変利得増幅器とする。スイッチ1個あたりのオン抵抗をαとする場合,図3の例では,可変利得増幅回路における入力抵抗は,可変利得増幅器3の入力抵抗Ri31,入力スイッチSWi31のオン抵抗α,経路切替スイッチSWc1~SWc5のオン抵抗5αであるから,となる。この場合,可変利得増幅回路の利得は,A’Rf3となる。つまり,信号が通過するスイッチの段数に従って目標利得に対してズレが大きくなる。したがって,本発明の目的は,利得ズレを抑制する可変利得増幅回路を提供することにある。上記第1の側面における好ましい態様は,演算増幅器の入力端に入力スイッチを介して入力抵抗が接続され,前記入力端と前記演算増幅器の出力端との間に帰還抵抗を有する可変利得増幅器が直列に多段接続された可変利得増幅回路において,一端が第1の可変利得増幅器の入力抵抗と入力スイッチとの第1の接続ノードに接続され,他端が前記第1の可変利得増幅器の後段側の第2の可変利得増幅器の演算増幅器の入力端に接続されたバイパススイッチを有する。第1の側面によれば,信号が通過するスイッチの数を最小限にすることで,利得ズレを抑制することができる。図4は,本実施の形態における可変利得増幅回路の構成の一例を示す。可変利得増幅回路において,同一構成の可変利得増幅器が直列に多段接続されている。可変利得増幅器を多段接続することで,ダイナミックレンジを広くすることができる。図4においては,簡略化のために中間段の可変利得増幅器を省略して,可変利得増幅器11,13を示している。当然に,2つの可変利得増幅器11と可変利得増幅器13とを直列接続する構成,すなわち,可変利得増幅器11の演算増幅器OP1の出力端が可変利得増幅器13の入力抵抗Ri30の入力端に接続する構成であってもよい。また,可変利得制御回路を構成する可変利得増幅器11の前段側に別個の可変利得増幅器を設けてもよいし,また,可変利得増幅器13の後段側に別個の可変利得増幅器を設けるようにしてもよい。可変利得増幅器11は,演算増幅器OP1の入力端に入力スイッチSWi10を介して入力抵抗Ri10が接続され,この入力端と演算増幅器OP1の出力端との間に帰還抵抗Rf1を有する。なお,演算増幅器OP1のこの入力端の一方の入力端は,定電圧源例えばグランドに接続している。可変利得増幅器13は,演算増幅器OP3の入力端に入力スイッチSWi30を介して入力抵抗Ri30が接続され,この入力端と演算増幅器OP3の出力端との間に帰還抵抗Rf3を有する。なお,演算増幅器OP3のこの入力端の一方の入力端は,定電圧源例えばグランドに接続している。そして,図4における,可変利得増幅回路は,一端が可変利得増幅器11の入力抵抗Ri10と入力スイッチSWi10との第1の接続ノードN1に接続され,他端が可変利得増幅器3の演算増幅器OP3の入力端に接続されたバイパススイッチSWb13を有する。本実施の形態において,可変利得増幅器11が例えば第1の可変利得増幅器であり,可変利得増幅器13が,例えば第1の可変利得増幅器の後段側に設けられた第2の可変利得増幅器である。また,バイパススイッチSWb13が例えば第1のバイパススイッチである。可変利得増幅回路は,1段の増幅器として機能する場合,すなわち可変利得増幅器11の演算増幅器OP1をバイパスする場合,バイパススイッチSWb13をオンにして,演算増幅器OP1をオフする。そして,可変利得増幅器13の入力スイッチSWi30をオフにして,演算増幅器OP3をオンにする。また,可変利得増幅回路は,可変利得増幅器11の演算増幅器OP1をバイパスしない場合,バイパススイッチSWb13をオフにして,演算増幅器OP1,入力スイッチSWi10をオンにする。そして,可変利得増幅器13の入力スイッチSWi30,演算増幅器OP3をオンにする。以上説明したように,多段に接続された可変利得増幅器を有する可変利得増幅回路に,一端が可変利得増幅器1の入力抵抗Ri10と入力スイッチSWi10との第1の接続ノードN1に接続され,他端が可変利得増幅器3の演算増幅器OP3の入力端に接続されたバイパススイッチSWb13を設けることで,信号が通過するスイッチの数を最小限にすることができる。その結果,信号が通過するスイッチに起因する利得ズレを抑制することができる。図5は,第1の実施の形態における可変利得増幅回路の構成の具体例を示す。入力抵抗Ri11~Ri1nは,図4に示した可変利得増幅器11の入力抵抗Ri10に対応し,入力スイッチSWi111~SWi11nは,可変利得増幅器11の入力スイッチSWi10に対応する。また,バイパススイッチSWb131~SWb13nは,図4に示したバイパススイッチSWb13に対応する。図4における,可変利得増幅回路の各可変利得増幅器において,複数の入力抵抗を並列接続することで,利得値を細かく調整することを可能にしている。具体的には,可変利得増幅器11において,一端が可変利得増幅器11の入力端に接続される入力抵抗Ri11~Ri1nが並列接続され,各入力抵抗Ri11~Ri1nの他端に1つずつ入力スイッチSWi111~SWi11nの一端が直列接続されている。そして,入力スイッチSWi111~SWi11nの他端が演算増幅器OP1の入力端に接続されている。すなわち,可変利得増幅器11において,演算増幅器OP1の入力端に入力スイッチSWi11kを介して入力抵抗Ri1kが接続されている。また,この入力端と演算増幅器OP1の出力端との間に帰還抵抗Rf1を有する。可変利得増幅器13も可変利得増幅器11と同様に,一端が可変利得増幅器13の入力端に接続される入力抵抗Ri31~Ri3nが並列接続され,各入力抵抗Ri31~Ri3nの他端に1つずつ入力スイッチSWi31~SWi3nの一端が直列接続されている。そして,入力スイッチSWi31~SWi3nの他端が演算増幅器OP3の入力端に接続されている。また,一端が可変利得増幅器11における入力抵抗Ri11~Ri1nと入力スイッチSWi111~SWi11nとの接続ノードN11~N1nに接続され,他端が可変利得増幅器13の演算増幅器OP3の入力端に接続されるバイパススイッチSWb131~SWb13nを有する。すなわち,一端が可変利得増幅器11における入力抵抗Ri1kと入力スイッチSWi11kとの接続ノードN1kに接続され,他端が可変利得増幅器13の演算増幅器OP3の入力端に接続されるバイパススイッチSWb13kを有する。図5における,可変利得増幅回路は,可変利得増幅器11の演算増幅器OP1をバイパスする場合,バイパススイッチSWb131~SWb13nの何れか1つをオンして,演算増幅器OP1,入力スイッチSWi111~SWi11nをオフする。そして,可変利得増幅回路は,可変利得増幅器13の入力スイッチSWi31~SWi3nをオフにして,演算増幅器OP3をオンにする。また,可変利得増幅回路は,可変利得増幅器11の演算増幅器OP1をバイパスしない場合,バイパススイッチSWb131~SWb13nをオフにして,入力スイッチSWi111~SWi11nの何れかをオンにして,演算増幅器OP1をオンする。そして,可変利得増幅回路は,可変利得増幅器13の入力スイッチSWi31~SWi3nの何れかをオンにして,演算増幅器OP3をオンにする。なお,演算増幅器のオン,オフを先に実行し,この後に,入力スイッチ,バイパススイッチのオン,オフを実行することが好ましい。このようにバイパススイッチを設けることで,複数の入力抵抗が並列接続している構成でも,演算増幅器のバイパスが可能になる。図6は,本実施の形態における可変利得増幅回路の構成の一例を示す。可変利得増幅回路は,3段の可変利得増幅器から構成され,可変利得増幅器11と可変利得増幅器13との間に設けられた中間段の可変利得増幅器12を有する。そして,可変利得増幅回路において,可変利得増幅器11~13が直列に多段接続されている。可変利得増幅器12は,演算増幅器OP2の入力端に入力スイッチSWi20を介して入力抵抗Ri20が接続され,この入力端と演算増幅器OP2の出力端との間に帰還抵抗Rf2を有する。なお,演算増幅器OP2のこの入力端の一方の入力端は,定電圧源例えばグランドに接続している。図6における,可変利得増幅回路は,一端が可変利得増幅器11の接続ノードN1に接続され,他端が可変利得増幅器12の演算増幅器OP2の入力端に接続されたバイパススイッチSWb12を有する。さらに,可変利得増幅回路は,一端が接続ノードN1に接続され,他端が可変利得増幅器13の演算増幅器OP3の入力端に接続されたバイパススイッチSWb13を有する。図6において,可変利得増幅器11が例えば第1の可変利得増幅器であり,可変利得増幅器13が例えば第2の可変利得増幅器である。また,バイパススイッチSWb13が例えば第1のバイパススイッチであり,バイパススイッチSWb12が例えば第2のバイパススイッチである。可変利得増幅回路のPDSW制御部60は,図7に示す制御信号テーブル70を有する。PDSW制御部60は,制御信号テーブル70に基づき,可変利得増幅器11の入力スイッチSWi10,演算増幅器OP1,可変利得増幅器12の入力スイッチSWi20,演算増幅器OP2,可変利得増幅器13の入力スイッチSWi30,演算増幅器OP3,バイパススイッチSWb12,バイパススイッチSWb13のオン,オフを制御する。すなわち,PDSW制御部60は,制御信号SWs61により,可変利得増幅器11の入力スイッチSWi10とバイパススイッチSWb12,バイパススイッチSWb13のオン,オフを制御し,制御信号PD61により,可変利得増幅器11の演算増幅器OP1のオン,オフを制御する。また,PDSW制御部60は,制御信号SWs62により,可変利得増幅器12の入力スイッチSWi20のオン,オフを制御し,制御信号PD62により,可変利得増幅器12の演算増幅器OP2のオン,オフを制御する。さらに,PDSW制御部60は,制御信号SWs63により,可変利得増幅器13の入力スイッチSWi30のオン,オフを制御し,制御信号PD63により,可変利得増幅器13の演算増幅器OP3のオン,オフを制御する。図7は,制御信号テーブル70の一例を示す図である。図7において,1がオン制御,0がオフ制御を示す。GainCodeは,可変利得増幅回路の全体のゲインに対応するコード番号を示す。制御信号テーブル70には,ゲインコードに対応して,入力スイッチ,バイパススイッチ,演算増幅器のオン制御,オフ制御が記録されている。例えば,図6における,可変利得増幅回路が,GainCode2に対応するゲインを得る場合について説明する。この場合,PDSW制御部60は,可変利得増幅器11の入力スイッチSWi10をオフ,バイパススイッチSWb12をオン,バイパススイッチSWb13をオフにする制御信号SWs61,演算増幅器OP1をオフにする制御信号PD61を出力する。また,PDSW制御部60は,可変利得増幅器12の入力スイッチSWi20をオフにする制御信号SWs62,演算増幅器OP2をオンにする制御信号PD62を出力する。さらに,PDSW制御部60は,可変利得増幅器13の入力スイッチSWi30をオンにする制御信号SWs63,演算増幅器OP3をオンにする制御信号PD63を出力する。このようにして,PDSW制御部60は,入力スイッチ,バイパススイッチ,演算増幅器のオン,オフ制御を行い,バイパススイッチをオンすることにより入力信号がバイパスされた演算増幅器をオフする。その結果,演算増幅器をオフすることにより省電力化を実現できる。また,可変利得増幅回路は,各GainCodeに対応するゲインを得ることができる。各GainCodeに対応するゲインは信号が通過する入力抵抗と,オンしている演算増幅器の帰還抵抗に基づき定まる。具体的には,GainCode1に対応するゲインは,であり,GainCode2に対応するゲインは,×であり,GainCode3に対応するゲインは,××である。なお,前記したオン,オフ制御を行うタイミングについて説明する。本実施の形態の可変利得増幅回路を受信装置に適用した場合には,例えば可変利得増幅回路の出力信号のレベルを検出するレベル検出器61の検出結果に基づき,PDSW制御部60が,対応するゲインコードを決定し,前記した制御を行う。また,可変利得増幅回路を送信装置に適用した場合には,例えば基地局から送信装置に送信される制御信号に基づき,前記した制御を行う。以下の説明においては,レベル検出器61の記載は省略する。図8は,本実施の形態における図6の構成に対応する可変利得増幅回路の構成の具体例を示す。図5で説明したように,可変利得増幅回路の各可変利得増幅器において,複数の入力抵抗を並列接続している。可変利得増幅回路は,可変利得増幅器11と可変利得増幅器13との間に設けられた中間段の可変利得増幅器12を有する。そして,可変利得増幅回路において,可変利得増幅器11~13が直列に多段接続されている。可変利得増幅器12において,一端が可変利得増幅器12の入力端に接続される入力抵抗Ri21~Ri2nが並列接続され,各入力抵抗Ri21~Ri2nの他端に1つずつ入力スイッチSWi21~SWi2nの一端が直列接続されている。そして,入力スイッチSWi21~SWi2nの他端が演算増幅器OP2の入力端に接続されている。図8における,可変利得増幅回路は,バイパススイッチSWb131~SWb13nに加えて,一端が可変利得増幅器11における接続ノードN11~N1nに接続され,他端が可変利得増幅器12の演算増幅器OP2の入力端に接続されるバイパススイッチSWb121~SWb122nを有する。可変利得増幅回路のPDSW制御部60は,図9に示す制御信号テーブル90を有する。PDSW制御部60は,制御信号テーブル90に基づき,可変利得増幅器11の入力スイッチSWi111~SWi11n,演算増幅器OP1,可変利得増幅器12の入力スイッチSWi21~SWi2n,演算増幅器OP2,可変利得増幅器13の入力スイッチSWi31~SWi3n,演算増幅器OP3,バイパススイッチSWb121~SWb12n,バイパススイッチSWb131~SWb13nのオン,オフを制御する。すなわち,PDSW制御部60は,制御信号SWs61により,可変利得増幅器11の入力スイッチSWi111~SWi11nとバイパススイッチSWb121~SWb12n,バイパススイッチSWb131~SWb13nのオン,オフを制御し,制御信号PD61により,可変利得増幅器11の演算増幅器OP1のオン,オフを制御する。また,PDSW制御部60は,制御信号SWs62により,可変利得増幅器12の入力スイッチSWi21~SWi2nのオン,オフを制御し,制御信号PD62により,可変利得増幅器12の演算増幅器OP2のオン,オフを制御する。さらに,PDSW制御部60は,制御信号SWs63により,可変利得増幅器13の入力スイッチSWi31~SWi3nのオン,オフを制御し,制御信号PD63により,可変利得増幅器13の演算増幅器OP3のオン,オフを制御する。図9は,制御信号テーブル90の一例を示す図である。制御信号テーブル90は,図7で説明した構成を有し,1がオン制御,0がオフ制御を示す。GainCodeは,可変利得増幅回路の全体のゲインに対応するコード番号を示す。ここでは,入力抵抗が3段に並列接続されている場合のテーブルを示す。なお,可変利得増幅器11の入力抵抗の抵抗値を,例えば,入力抵抗Ri11で1dB,入力抵抗Ri12で2dB,入力抵抗Ri13で3dBと利得が決まるような抵抗値に設定してもよい。可変利得増幅器12,13の入力抵抗についても同様である。例えば,図8における,可変利得増幅回路が,GainCode2に対応するゲインを得る場合について説明する。この場合,PDSW制御部60は,可変利得増幅器11の入力スイッチSWi111~SWi113をオフ,バイパススイッチSWb121~SWb123,バイパススイッチSWb131をオフ,バイパススイッチSWb132をオン,バイパススイッチSWb133をオフにする制御信号SWs61,演算増幅器OP1をオフにする制御信号PD61を出力する。また,PDSW制御部60は,可変利得増幅器12の入力スイッチSWi21~SWi23をオフにする制御信号SWs62,演算増幅器OP2をオフにする制御信号PD62を出力する。さらに,PDSW制御部60は,可変利得増幅器13の入力スイッチSWi31~SWi33をオフにする制御信号SWs63,演算増幅器OP3をオンにする制御信号PD63を出力する。このようにして,PDSW制御部60は,入力スイッチ,バイパススイッチ,演算増幅器のオン,オフ制御を行い,バイパススイッチをオンすることにより,入力信号がバイパスされた演算増幅器をオフする。その結果,演算増幅器をオフすることにより省電力化を実現できる。また,図8における,可変利得増幅回路は,各GainCodeに対応するゲインを得ることができる。なお,前述したように,各GainCodeに対応するゲインは信号が通過する入力抵抗と,オンしている演算増幅器の帰還抵抗に基づき定まる。図9の例は,利得最小から利得を上げる時に入力に近い側の可変利得増幅回路から利得を上げるように制御をした場合の例である。この場合,図8の入力スイッチSWi111SWi112バイパススイッチSWb121SWb122入力抵抗Ri21Ri22入力スイッチSWi21SWi22は不要となる。本実施の形態では,中間段の可変利得増幅器を1つ例示したが,中間段の可変利得増幅器を複数段設け,それらを直列接続してもよい。この場合も,一端が接続ノードN1に接続され,他端が中間段の各可変利得増幅器の演算増幅器の入力端に接続されたバイパススイッチを設ける。本実施の形態によれば,信号が通過するスイッチに起因する利得ズレを抑制することができる。さらに,複数段の可変利得増幅器のオン,オフ制御を同時に実行することができ,可変利得増幅回路全体としての利得制御をきめ細かに実行することができる。第1の実施の形態では,初段の可変利得増幅器側にバイパススイッチを設ける構成としていた。このような可変利得増幅回路を例えばLSIに配置する場合,バイパススイッチが初段の可変利得増幅器側に集中して配置される。そのため,バイパススイッチの配置が困難になることが考えられる。そこで,バイパススイッチの配置効率を向上させた可変利得増幅回路の構成例を説明する。図10は,本実施の形態における可変利得増幅回路の構成の一例を示す。可変利得増幅回路は,可変利得増幅器11と可変利得増幅器13との間に設けられた中間段の可変利得増幅器12を有する。可変利得増幅器11~13を直列接続する構成は,図6で説明した構成と同様である。可変利得増幅回路は,一端が可変利得増幅器11の接続ノードN1に接続され,他端が可変利得増幅器13の演算増幅器OP3の入力端に接続されたバイパススイッチSWb13を有する。さらに,可変利得増幅回路は,一端が可変利得増幅器12の入力抵抗Ri20と入力スイッチSWi20との第2の接続ノードN2に接続され,他端が可変利得増幅器13の演算増幅器OP3の入力端に接続されたバイパススイッチSWb21を有する。本実施の形態において,可変利得増幅器11が例えば第1の可変利得増幅器であり,可変利得増幅器13が例えば第2の可変利得増幅器である。また,バイパススイッチSWb13が例えば第1のバイパススイッチであり,バイパススイッチSWb21が例えば第2のバイパススイッチである。可変利得増幅回路のPDSW制御部100は,図11に示す制御信号テーブル110を有する。PDSW制御部100は,制御信号テーブル110に基づき,可変利得増幅器11の入力スイッチSWi10,演算増幅器OP1,可変利得増幅器12の入力スイッチSWi20,演算増幅器OP2,可変利得増幅器13の入力スイッチSWi30,演算増幅器OP3,バイパススイッチSWb21,バイパススイッチSWb13のオン,オフを制御する。すなわち,PDSW制御部100は,制御信号SWs101により,可変利得増幅器11の入力スイッチSWi10とバイパススイッチSWb13のオン,オフを制御し,制御信号PD101により,可変利得増幅器11の演算増幅器OP1のオン,オフを制御する。また,PDSW制御部100は,制御信号SWs102により,可変利得増幅器12の入力スイッチSWi20とバイパススイッチSWb21のオン,オフを制御し,制御信号PD102により,可変利得増幅器12の演算増幅器OP2のオン,オフを制御する。さらに,PDSW制御部100は,制御信号SWs103により,可変利得増幅器13の入力スイッチSWi30のオン,オフを制御し,制御信号PD103により,可変利得増幅器13の演算増幅器OP3のオン,オフを制御する。図11は,制御信号テーブル110の一例を示す図である。制御テーブル110は,図7で説明した構成を有し,1がオン制御,0がオフ制御を示す。GainCodeは,図10における,可変利得増幅回路の全体のゲインに対応するコード番号を示す。制御信号テーブル110には,ゲインコードに対応して,入力スイッチ,バイパススイッチ,演算増幅器のオン制御,オフ制御が記録されている。例えば,図10における,可変利得増幅回路が,GainCode2に対応するゲインを得る場合について説明する。この場合,PDSW制御部100は,可変利得増幅器11の入力スイッチSWi10をオン,バイパススイッチSWb13をオフにする制御信号SWs101,演算増幅器OP1をオンにする制御信号PD101を出力する。また,PDSW制御部100は,可変利得増幅器12の入力スイッチSWi20をオフ,バイパススイッチSWb21をオンにする制御信号SWs102,演算増幅器OP2をオフにする制御信号PD102を出力する。さらに,PDSW制御部100は,可変利得増幅器13の入力スイッチSWi30をオフにする制御信号SWs103,演算増幅器OP3をオンにする制御信号PD103を出力する。このようにして,PDSW制御部100は,入力スイッチ,バイパススイッチ,演算増幅器のオン,オフ制御を行い,バイパススイッチをオンすることにより,入力信号がバイパスされた演算増幅器をオフする。その結果,演算増幅器をオフすることにより省電力化を実現できる。また,図10における,可変利得増幅回路は,各GainCodeに対応するゲインを得ることができる。具体的には,GainCode1に対応するゲインは,であり,GainCode2に対応するゲインは,×であり,GainCode3に対応するゲインは,××である。図12は,本実施の形態における図10の構成に対応する可変利得増幅回路の構成の具体例を示す。図5で説明したように,可変利得増幅回路の各可変利得増幅器において,複数の入力抵抗を並列接続している。可変利得増幅回路は,可変利得増幅器11と可変利得増幅器13との間に設けられた中間段の可変利得増幅器12を有する。そして,可変利得増幅回路において,可変利得増幅器11~13が直列に多段接続されている。可変利得増幅器11~13が直列接続する構成は,図8で説明した構成と同様である。可変利得増幅回路は,バイパススイッチSWb131~SWb13nに加えて,一端が可変利得増幅器12における入力抵抗Ri21~Ri2nと入力スイッチSWi211~SWi21nとの接続ノードN21~N2nに接続され,他端が可変利得増幅器13の演算増幅器OP3の入力端に接続されるバイパススイッチSWb221~SWb22nを有する。すなわち,一端が可変利得増幅器12における入力抵抗Ri2kと入力スイッチSWi21kとの接続ノードN2kに接続され,他端が可変利得増幅器13の演算増幅器OP3の入力端に接続されるバイパススイッチSWb22kを有する。可変利得増幅回路のPDSW制御部100は,図13に示す制御信号テーブル130を有する。PDSW制御部100は,制御信号テーブル130に基づき,可変利得増幅器11の入力スイッチSWi111~SWi11n,演算増幅器OP1,可変利得増幅器12の入力スイッチSWi211~SWi21n,演算増幅器OP2,可変利得増幅器13の入力スイッチSWi31~SWi3n,演算増幅器OP3,バイパススイッチSWb131~SWb13n,バイパススイッチSWb221~SWb22nのオン,オフを制御する。すなわち,PDSW制御部100は,制御信号SWs101により,可変利得増幅器11の入力スイッチSWi111~SWi11nとバイパススイッチSWb131~SWb13nのオン,オフを制御し,制御信号PD101により,可変利得増幅器11の演算増幅器OP1のオン,オフを制御する。また,PDSW制御部100は,制御信号SWs102により,可変利得増幅器12の入力スイッチSWi211~SWi21nとバイパススイッチSWb221~SWb22nのオン,オフを制御し,制御信号PD102により,可変利得増幅器12の演算増幅器OP2のオン,オフを制御する。さらに,PDSW制御部100は,制御信号SWs103により,可変利得増幅器13の入力スイッチSWi31~SWi3nのオン,オフを制御し,制御信号PD103により,可変利得増幅器13の演算増幅器OP3のオン,オフを制御する。図13は,制御信号テーブル130を示す図である。制御信号テーブル130は,図7で説明した構成を有し,1がオン制御,0がオフ制御を示す。GainCodeは,図12における,可変利得増幅回路の全体のゲインに対応するコード番号を示す。ここでは,入力抵抗が3段に並列接続されている場合のテーブルを示す。例えば,図12における,可変利得増幅回路が,GainCode2に対応するゲインを得る場合について説明する。この場合,PDSW制御部100は,可変利得増幅器11の入力スイッチSWi111~SWi113をオフ,バイパススイッチSWb131をオフ,バイパススイッチSWb132をオン,バイパススイッチSWb133をオフにする制御信号SWs101,演算増幅器OP1をオフにする制御信号PD101を出力する。また,PDSW制御部100は,可変利得増幅器12の入力スイッチSWi211~SWi213,バイパススイッチSWb211~SWb213をオフにする制御信号SWs102,演算増幅器OP2をオフにする制御信号PD102を出力する。さらに,PDSW制御部100は,可変利得増幅器13の入力スイッチSWi31~SWi33をオフにする制御信号SWs103,演算増幅器OP3をオンにする制御信号PD103を出力する。このようにして,PDSW制御部100は,入力スイッチ,バイパススイッチ,演算増幅器のオン,オフ制御を行い,バイパススイッチをオンすることにより,入力信号がバイパスされた演算増幅器をオフする。その結果,演算増幅器をオフすることにより省電力化を実現できる。また,図12における,可変利得増幅回路は,各GainCodeに対応するゲインを得ることができる。図13の例は,利得最小から利得を上げる時に入力に近い側の可変利得増幅回路から利得を上げるように制御をした場合の例である。この場合,図12の入力スイッチSWi111SWi112SWi211SWi212は不要となる。本実施の形態によれば,バイパススイッチが初段の可変利得増幅器側に集中して配置されることがなく,バイパススイッチの配置を分散することができる。その結果,可変利得増幅回路を効率よくLSIに配置することができる。また,可変利得増幅器とバイパススイッチとを1単位として構成することができるので,可変利得増幅回路の設計手番を簡略化することができる。ここで,上記した本実施の形態における,目標利得と実際の増幅利得とのズレについて考察する。図14は,図2において,4個の可変利得増幅器1~4を有する可変利得増幅回路の構成を示す図である。図14において,入力スイッチ,バイパススイッチとして,NMOSトランジスタを利用している。ここで,可変利得増幅回路において,可変利得増幅器1~3をバイパスし,可変利得増幅器4の演算増幅器OP4により入力信号を増幅する場合を考える。すなわち,可変利得増幅回路は,経路切替スイッチSWc1,SWc2をバイパス経路BL1側に切り換え,経路切替スイッチSWc3,SWc4をバイパス経路BL2側に切り換え,経路切替スイッチSWc5,SWc6をバイパス経路BL3側に切り換え,経路切替スイッチSWc7,SWc8を可変利得増幅器4側に切り換える。そして,可変利得増幅器4の入力スイッチSWi41をオンにする。図15は,図12の可変利得増幅回路において,可変利得増幅器11と可変利得増幅器13との間に設けられた中間段の可変利得増幅器12,可変利得増幅器14を有する可変利得増幅回路の構成を示す図である。可変利得増幅回路は,一端が可変利得増幅器14における入力抵抗Ri41~Ri4nと入力スイッチSWi411~SWi41nとの接続ノードN41~N4nに接続され,他端が可変利得増幅器13の演算増幅器OP3の入力端に接続されるバイパススイッチSWb421~SWb42nを有する。図15において,入力スイッチ,バイパススイッチとして,NMOSトランジスタを利用している。なお,各スイッチ,演算増幅器のオン,オフを制御するPDSW制御部については,図示を省略している。ここで,図15における,可変利得増幅回路は,バイパススイッチSWb131,演算増幅器OP3のみをオンにして,その他のスイッチ,演算増幅器はオフにする。すなわち,可変利得増幅回路は,可変利得増幅器11,可変利得増幅器12,可変利得増幅器14をバイパスし,可変利得増幅回路13の演算増幅器OP3により入力信号を増幅する。図16は,増幅信号の周波数と増幅利得との関係を示したグラフ図である。図16のグラフにおいて,縦軸は増幅利得を示し,横軸は増幅信号の周波数を示す。L1は,目標利得を示し,L2は,図14の可変利得増幅回路による増幅信号の周波数と増幅利得との関係を示し,L3は,図15の可変利得増幅回路による増幅信号の周波数と増幅利得との関係を示す。図17は,図16のグラフ図において,Gain10dB~Gain16dBの部分を拡大したグラフ図である。図17に示すように,図15の可変利得増幅回路によれば,図14の可変利得増幅回路に比べて,目標利得と増幅利得との乖離が小さい。すなわち,目標利得と増幅利得とのズレが少ない。第1,第2の実施の形態の可変利得増幅回路によれば,入力信号のバイパスにより,雑音指数例えば,第1,第2の形態で説明した可変利得増幅回路を図1で説明した通信装置300に適用した場合に,この可変利得増幅回路に入力される信号のDCオフセット電圧を調整する処理について説明する。この入力信号のDCオフセット電圧は,例えば温度変化,漏洩電流など様々な要因により発生する。このDCオフセットが大きくなると,可変利得増幅回路は,出力信号の電圧を所望の範囲に納めることができなくなるので,DCオフセットを調整する必要がある。また,可変利得増幅回路が,送信装置において使用された場合は,ローカルリークが大きくなる原因となるため,DCオフセットを調整する必要がある。なお,DCオフセットの調整は,例えば,周波数分割複信を行う通信装置に本実施の形態の可変利得増幅回路を適用した場合には,初期動作時に行われる。また,時分割複信を行う通信装置に本実施の形態の可変利得増幅回路を適用した場合には,時分割された期間において増幅動作を実行していない間に行われる。図18は,本実施の形態におけるDCオフセット調整機能を有する可変利得増幅回路の構成の一例を示す図である。可変利得増幅回路は,図4の可変利得増幅回路にオフセット調整機能を追加したものである。ここでは,説明の簡略化のため2段構成の可変利得増幅回路について例示している。可変利得増幅回路は,可変利得増幅器11と,可変利得増幅器12と,DCオフセット調整時に可変利得増幅回路に所定の電圧を出力する電圧生成回路180と,可変利得増幅器11の演算増幅器OP1の入力信号のDCオフセットを調整するDCオフセット調整回路181と,可変利得増幅器12の演算増幅器OP2の入力信号のDCオフセットを調整するDCオフセット調整回路182と,可変利得増幅回路の出力信号のDCオフセットを検出するDCオフセット検出回路183と,検出されたDCオフセットに応じて,DCオフセット調整回路181,DCオフセット調整回路182のDCオフセット調整量を制御するDCオフセット制御回路184とを有する。電圧生成回路180は,一定電圧Voを1段目の可変利得増幅器11に出力する電圧生成部Voと,スイッチSWt11,SWt12とを有する。この一定電圧は,可変利得増幅回路が増幅動作を行う通常動作時に,可変利得増幅回路に入力される信号のDCオフセット電圧に対応する。電圧生成回路180は,可変利得増幅回路が入力信号の増幅動作を行う通常動作時には,スイッチSWt11をオン,スイッチSWt12をオフする。また,電圧生成回路180は,DCオフセット調整時には,スイッチSWt11をオフ,スイッチSWt12をオンにして,電圧Voを可変利得増幅器11に出力する。DCオフセット調整時における電圧生成回路180のスイッチの状態を,DCオフセット調整モードと呼ぶ。DCオフセット調整回路181は,可変利得増幅器11の演算増幅器OP1の入力端に接続される。DCオフセット調整回路182は,可変利得増幅器12の演算増幅器OP2の入力端に接続される。DCオフセット検出回路183は,可変利得増幅回路の出力信号の電圧と一定電圧,例えばグランド電圧とを比較し,比較信号CMPを出力する比較器COMPと,比較器COMPの非反転入力端子と可変利得増幅器12の出力端との間に設けられたスイッチSWt13とを有する。可変利得増幅回路の出力信号の電圧は,比較器COMPの非反転入力端子に入力され,グランド電圧は,比較器COMPの反転入力端子に入力される。DCオフセット検出回路183は,通常動作時には,スイッチSWt13をオフにする。また,DCオフセット検出回路183は,DCオフセット調整時には,スイッチSWt13をオンにする。DCオフセット調整時におけるDCオフセット検出回路183のスイッチの状態を,前記したようにDCオフセット調整モードと呼ぶ。DCオフセット制御回路184は,比較信号CMPに基づき,DCオフセット調整回路181を制御する制御信号Ctr1をDCオフセット調整回路181に出力し,DCオフセット調整回路182を制御する制御信号Ctr2をDCオフセット調整回路182に出力する。図19は,DCオフセット調整回路181の構成の一例を示す図である。DCオフセット調整回路181は,DCオフセット用の電流を外部に出力する定電流源Ap,2Ap,4Ap,8Apと,これら定電流源の出力端に設けられた電流切替スイッチSWo1p,SWo2p,SWo4p,SWo8pとを有する。さらに,DCオフセット調整回路181は,電流切替スイッチSWo1p,SWo2p,SWo4p,SWo8pとDCオフセット調整回路181の出力端との間に設けられた電流切替スイッチSWopを有する。また,DCオフセット調整回路181は,DCオフセット用の電流を外部から引き抜く定電流源Am,2Am,4Am,8Amと,これら定電流源の入力端に設けられた電流切替スイッチSWo1m,SWo2m,SWo4m,SWo8mとを有する。さらに,DCオフセット調整回路181は,電流切替スイッチSWo1m,SWo2m,SWo4m,SWo8mとDCオフセット調整回路181の出力端との間に設けられた電流切替スイッチSWomを有する。定電流源Ap,2Ap,4Ap,8Apは,それぞれ定電流amA,2amA,4amA,8amAを生成する。同じく,定電流源Am,2Am,4Am,8Amは,それぞれ定電流amA,2amA,4amA,8amAを生成する。DCオフセット調整回路181は,制御信号Ctr1に基づき,電流切替スイッチをオン,オフすることにより,定電流amA,2amA,4amA,8amAを組み合わせたオフセット電流を外部に出力,または,同オフセット電流を外部から引き抜く。具体的には,DCオフセット調整回路181は,制御信号Ctr1に基づき,定電流a~15amAを外部に出力,または,外部から引き抜く。このように,帰還抵抗Rf1への電流量I’を調整し,ΔVでDCオフセットを調整する。DCオフセット調整回路181が,例えば,amAを外部に出力するように指示する制御信号Ctr1を受信すると,電流切替スイッチSWop,SWo1pをオンにして,電流切替スイッチSWo2p,SWo4p,SWo8p,SWomをオフにする。また,DCオフセット調整回路181が,例えば,amAを外部から引き抜くように指示する制御信号Ctr1を受信すると,電流切替スイッチSWom,SWo1mをオンにして,電流切替スイッチSWo2m,SWo4m,SWo8m,SWopをオフにする。DCオフセット調整処理について具体的に説明する。DCオフセット制御回路184は,入力信号のDCオフセットが適切範囲に収まるように,DCオフセット調整回路181,DCオフセット調整回路182を制御する。可変利得増幅回路は,電圧生成回路180,DCオフセット検出回路183を,DCオフセット調整モードにする。このとき,DCオフセット調整回路181,DCオフセット調整回路182は未動作である。DCオフセット検出回路183の比較器COMPは,可変利得増幅回路の出力信号の電圧と,グランド電圧とを比較し,比較信号CMPをDCオフセット制御回路184に出力する。DCオフセット制御回路184は,比較信号CMPのレベルが切り替わる最も小さい電流を外部に出力,または,外部から引き抜くようにDCオフセット調整回路181をフィードバック制御する。この制御について説明する。比較信号CMPがローレベルの場合,DCオフセット制御回路184は,DCオフセット調整回路181の電流切替スイッチSWOPをオンにして,例えばamAを外部に出力するように指示する制御信号Ctr1をDCオフセット調整回路181に出力する。すると,この電流出力により可変利得増幅回路の出力信号の電圧が変化する。DCオフセット検出回路183の比較器COMPは,その変化した出力信号の電圧と,グランド電圧とを比較し,比較信号CMPをDCオフセット制御回路184に出力する。比較信号CMPがローレベルからハイレベルに切り替わった場合,DCオフセット制御回路184は,DCオフセット調整回路181の制御を終了し,DCオフセット調整回路181にこのときの各スイッチのオン,オフを維持させる。比較信号CMPがローレベルからハイレベルに切り替わらない場合,次に,現時点の出力電流値よりも1段階大きい値,すなわち2amAを外部に出力するように指示する制御信号Ctr1をDCオフセット調整回路181に出力する。比較信号CMPがローレベルからハイレベルに切り替わるまで,または,15amAに至るまで,これら一連の処理を段階的に行う。比較信号CMPがローレベルからハイレベルに切り替わると,DCオフセット制御回路184は,DCオフセット調整回路181の制御を終了し,DCオフセット調整回路181にこのときの各スイッチのオン,オフを維持させる。15amAに至っても比較信号CMPがローレベルからハイレベルに切り替わない場合,例えば15amAを外部に出力するように指示する制御信号Ctr1をDCオフセット調整回路181に出力する。他にも,DCオフセット制御回路184は,例えば,2分探索を行うことにより,DCオフセット調整回路181を制御してもよい。例えば,DCオフセット制御回路184は,最初に,a~15amAの中央値である8amAを外部に出力するように指示する制御信号Ctr1をDCオフセット調整回路181に出力する。そして,DCオフセット制御回路184は,2分探索を行い,比較信号CMPのレベル変化に応じて,最小値a~最大値15amAの中から最小オフセット電流を決定する。比較信号CMPがハイレベルの場合,DCオフセット制御回路184は,DCオフセット調整回路181の電流切替スイッチSWomをオンにして,例えばamAを外部から引き抜くように指示する制御信号Ctr1をDCオフセット調整回路181に出力する。すると,この電流出力により可変利得増幅回路の出力信号の電圧が変化する。DCオフセット検出回路183の比較器COMPは,その変化した出力信号の電圧と,グランド電圧とを比較し,比較信号CMPをDCオフセット制御回路184に出力する。比較信号CMPがハイレベルからローレベルに切り替わった場合,DCオフセット制御回路184は,DCオフセット調整回路181の制御を終了し,DCオフセット調整回路181にこのときの各スイッチのオン,オフを維持させる。比較信号CMPがハイレベルからローレベルに切り替わらない場合,次に,現時点の引き抜き電流値よりも1段階大きい値,すなわち2amAを外部から引き抜くように指示する制御信号Ctr1をDCオフセット調整回路181に出力する。比較信号CMPがハイレベルからローレベルに切り替わるまで,または,15amAに至るまで,これら一連の処理を段階的に行う。比較信号CMPがハイレベルからローレベルに切り替わると,DCオフセット制御回路184は,DCオフセット調整回路181の制御を終了し,DCオフセット調整回路181にこのときの各スイッチのオン,オフを維持させる。15amAに至っても比較信号CMPがハイレベルからローレベルに切り替わない場合,例えば15amAを外部から引き抜くように指示する制御信号Ctr1をDCオフセット調整回路181に出力する。他にも,DCオフセット制御回路184は,例えば,前記したように2分探索を行うことにより,DCオフセット調整回路181を制御してもよい。DCオフセット制御回路184は,DCオフセット調整回路181に対して上記説明した制御が終了すると,DCオフセット調整回路182に対しても上記説明した制御を行い,最小オフセット電流を決定する。なお,可変利得増幅器11の入力スイッチSWi10がオフ,演算増幅器OP1がオフ,バイパススイッチSWb12がオン,可変利得増幅器12の入力スイッチSWi20がオフ,演算増幅器OP2がオンの場合,演算増幅器OP1に信号が入力されない。そこで,可変利得増幅回路は,DCオフセット制御回路184に対して,DCオフセット調整回路181に対する制御を実行しないように指示することが,省電力の面からも好ましい。図20は,本実施の形態におけるDCオフセット調整機能を有する可変利得増幅回路の構成の具体例を示す図である。可変利得増幅回路は,図8の可変利得増幅回路にオフセット調整機能を追加した構成を有する。なお,図20において,図18で説明した電圧生成回路180の図示は省略している。可変利得増幅回路のDCオフセット調整回路181,182,186は,それぞれ,可変利得増幅器11の演算増幅器OP1,可変利得増幅器12の演算増幅器OP2,可変利得増幅器13の演算増幅器OP3の入力端に接続される。DCオフセット制御回路185は,図18のDCオフセット制御回路184の機能に加えて,DCオフセット調整回路186の制御を行う。すなわち,DCオフセット制御回路185は,比較信号CMPに基づき,制御信号Ctr1をDCオフセット調整回路181に出力し,制御信号Ctr2をDCオフセット調整回路182に出力し,さらに,オフセット調整回路186を制御する制御信号Ctr3をDCオフセット調整回路186に出力する。DCオフセット制御回路185は,図18,図19で説明したように,DCオフセット調整回路181,182,186を順次制御して,最小オフセット電流を決定する。このとき,DCオフセット制御回路185は,PDSW制御部60から演算増幅器の動作状態を取得し,例えば,演算増幅器OP1,OP2,OP3がオンの場合,DCオフセット調整回路181,182,186をこの順序で順次制御して,各DCオフセット調整回路における最小オフセット電流を決定する。また,演算増幅器OP1がオフ,演算増幅器OP2,OP3がオンの場合,DCオフセット調整回路182,186をこの順序で順次制御して,各DCオフセット調整回路における最小オフセット電流を決定する。他にも,演算増幅器OP1,OP2がオフ,演算増幅器OP3がオンの場合,DCオフセット調整回路186を制御して,DCオフセット調整回路における最小オフセット電流を決定する。このように,演算増幅器の動作状態に応じて,DCオフセット調整回路の制御を行うことで,省電力化を実現する。図21は,本実施の形態におけるDCオフセット調整機能を有する可変利得増幅回路の構成の具体例を示す図である。可変利得増幅回路は,図12の可変利得増幅回路にオフセット調整機能を追加した構成を有する。可変利得増幅回路のDCオフセット調整回路181,182,186は,図20と同様に接続される。また,DCオフセット制御回路185は,図20で説明したように,DCオフセット調整回路181,182,186を順次制御する。本実施の形態によれば,入力信号のDCオフセットを適切に調整することができる。ところで,オフセット調整機能を有する可変利得増幅回路を図1に示した受信装置310に適用した場合,ミキサ313の後段側に可変利得増幅回路が設けられる。この場合,ミキサ313の自己ミキシングなどにより大きなDCオフセットが発生する可能性がある。この大きなDCオフセットを調整するために,図18~図21で説明したDCオフセット調整回路のオフセット調整可変範囲を広くすることが好ましい。すなわち,DCオフセット調整回路は,広範囲の電流を外部に出力,または,広範囲の電流を外部から引き抜くことができることが好ましい。しかし,全てのDCオフセット調整回路のオフセット調整可変範囲が広いと,可変利得増幅回路が大型化する。また,電流調整可変範囲が広いので,DCオフセット調整時に,余分なDCオフセット調整用電流が流れ,無駄に電力を消費する。そこで,初段側に設けられたDCオフセット調整回路181のオフセット調整可変範囲のみを広くする。そして,DCオフセット調整回路181の後段側に設けられたDCオフセット調整回路のオフセット調整可変範囲を,DCオフセット調整回路181のオフセット調整可変範囲よりも狭くする。このように構成できるのは,後段側のDCオフセット調整回路は,後段側の演算増幅器のDCオフセットのみを調整すればよいからである。具体的には,例えば,DCオフセット調整回路181の後段側に設けられたDCオフセット調整回路を,DCオフセット調整回路181から,電流源8Ap,8Am,電流切替スイッチSWo8p,SWo8mを外した構成とする。しかし,このように構成すると,図18のバイパススイッチSWb12がオンしている状態において,DCオフセットが大きい入力信号が可変利得増幅回路に入力されると,オフセット調整可変範囲が狭い後段側に設けられたDCオフセット調整回路が,この入力信号のDCオフセットを調整しなければならない。すると,この入力信号のDCオフセットを十分に調整できないことがある。図22は,本実施の形態におけるDCオフセット調整機能を有する可変利得増幅回路の構成の一例を示す図である。可変利得増幅回路は,図18の可変利得増幅回路に,オフセット切替スイッチSWof11,SWof21,SWof22を追加したものである。また,DCオフセット調整回路181のDCオフセット調整可変範囲は,DCオフセット調整回路182’のDCオフセット調整可変範囲よりも広い。可変利得増幅回路のバイパススイッチSWb12がオンしている状態において,DCオフセットが大きい入力信号が可変利得増幅回路に入力される。その場合であっても,オフセット切替スイッチにより,オフセット調整可変範囲が広いDCオフセット調整回路181が,この入力信号のDCオフセットを調整することができる。DCオフセット調整回路181は,オフセット切替スイッチSWof11を介して可変利得増幅器11の演算増幅器OP1の入力端に接続される。オフセット切替スイッチSWof11は,一端が演算増幅器OP1の入力端に接続され,他端がDCオフセット調整回路181の入力端に接続される。DCオフセット調整回路182は,オフセット切替スイッチSWof22を介して可変利得増幅器12の演算増幅器OP2の入力端に接続される。本実施の形態において,DCオフセット調整回路181が,例えば第1のDCオフセット調整回路であり,DCオフセット調整回路182’が,例えば第2のDCオフセット調整回路である。オフセット切替スイッチSWof22は,一端が可変利得増幅器12の演算増幅器OP2の入力端に接続され,他端がDCオフセット調整回路182の入力端に接続される。また,オフセット切替スイッチSWof21は,一端がオフセット切替スイッチSWof22の一端と演算増幅器OP2の入力端との接続ノードに接続され,他端がオフセット切替スイッチSWof11の他端とDCオフセット調整回路181の入力端との接続ノードに接続される。DCオフセットを調整する際に,可変利得増幅器11の入力スイッチSWi10がオン,演算増幅器OP1がオン,バイパススイッチSWb12がオフ,可変利得増幅器12の入力スイッチSWi20がオン,演算増幅器OP2がオンの場合,可変利得増幅回路は,オフセット切替スイッチSWof11をオン,オフセット切替スイッチSWof21をオフ,オフセット切替スイッチSWof22をオンにする。このとき,DCオフセット調整回路181は,可変利得増幅器11の演算増幅器OP1の入力信号のDCオフセットを調整する。また,可変利得増幅器11の入力スイッチSWi10がオフ,演算増幅器OP1がオフ,バイパススイッチSWb12がオン,可変利得増幅器12の入力スイッチSWi20がオフ,演算増幅器OP2がオンの場合,可変利得増幅回路は,オフセット切替スイッチSWof11をオフ,オフセット切替スイッチSWof21をオン,オフセット切替スイッチSWof22をオフにする。このとき,DCオフセット調整回路181は,バイパススイッチSWb12を介して可変利得増幅器11の後段側の演算増幅器OP2に入力される信号のDCオフセットを調整する。そして,DCオフセット制御回路184は,DCオフセット調整回路181に対して上記した制御を実行する。このように,オフセット切替スイッチのオンオフ制御を行うことで,可変利得増幅回路にDCオフセットが大きい信号が入力されても,このDCオフセットをDCオフセット調整回路181により調整することができる。なお,DCオフセット制御回路184は,バイパススイッチSWb12がオンの場合,省電力のため,DCオフセット調整回路182に対して上記した制御は実行しない。しかし,例えば,上記した制御において,最大電流を出力,または,引き抜いても比較信号CMPのレベルが変化しない場合には,可変利得増幅回路は,オフセット切替スイッチSWof22をオンにして,DCオフセット制御回路184に,DCオフセット調整回路182に対して上記した制御を実行するように指示してもよい。図23は,本実施の形態におけるDCオフセット調整機能を有する可変利得増幅回路の構成の具体例を示す図である。可変利得増幅回路は,図20の可変利得増幅回路に,オフセット切替スイッチを追加した構成を有する。なお,図23において,図18で説明した電圧生成回路180の図示は省略している。可変利得増幅回路のPDSW制御部230は,図8のPDSW制御部60の制御機能に加えて,図24の制御信号テーブル240に基づき,オフセット切替スイッチSWof11,SWof21,SWof22,SWof31,SWof32,SWof33のオン,オフを制御する。すなわち,PDSW制御部230は,制御信号SWos231により,オフセット切替スイッチSWof11のオン,オフを制御し,制御信号SWos232により,オフセット切替スイッチSWof21,SWof22のオン,オフを制御し,制御信号SWos233により,オフセット切替スイッチSWof31~SWof33のオン,オフを制御する。図24は,オフセット切替スイッチの制御信号テーブルの一例である。図24の制御信号テーブル240には,演算増幅器OP1~OP3のオン,オフに対応して,オフセット切替スイッチのオン制御,オフ制御が記録されている。PDSW制御部230は,例えば,演算増幅器OP1,OP2がオフ,演算増幅器OP3がオンの場合,オフセット切替スイッチSWof11,SWof21,SWof22をオフ,SWof31をオン,SWof32,SWof33をオフにする。図23のDCオフセット調整回路181は,オフセット切替スイッチSWof11を介して可変利得増幅器1の演算増幅器OP1に接続される。オフセット切替スイッチSWof11は,一端が演算増幅器OP1の入力端に接続され,他端がDCオフセット調整回路181の入力端に接続される。DCオフセット調整回路182は,オフセット切替スイッチSWof22を介して可変利得増幅器2の演算増幅器OP2に接続される。オフセット切替スイッチSWof22は,一端が演算増幅器OP2の入力端に接続され,他端がDCオフセット調整回路182の入力端に接続される。また,オフセット切替スイッチSWof21は,一端がオフセット切替スイッチSWof22の一端と演算増幅器OP2の入力端との接続ノードに接続され,他端がオフセット切替スイッチSWof11の他端とDCオフセット調整回路181の入力端との接続ノードに接続される。DCオフセット調整回路186’は,オフセット切替スイッチSWof33を介して可変利得増幅器32の演算増幅器OP3に接続される。オフセット切替スイッチSWof32は,一端がオフセット切替スイッチSWof33の一端と演算増幅器OP3の入力端との接続ノードに接続され,他端がSWof22の他端とDCオフセット調整回路182の入力端との接続ノードに接続される。オフセット切替スイッチSWof31は,一端がオフセット切替スイッチSWof33の一端と演算増幅器OP3の入力端との接続ノードに接続され,他端がオフセット切替スイッチSWof11の他端とDCオフセット調整回路181の入力端との接続ノードに接続される。DCオフセット制御回路185は,図18のDCオフセット制御回路184の機能に加えて,DCオフセット調整回路186’の制御を行う。すなわち,DCオフセット制御回路185は,比較信号CMPに基づき,制御信号Ctr1をDCオフセット調整回路181に出力し,DCオフセット調整回路182を制御する制御信号Ctr2をDCオフセット調整回路182に出力する。さらに,DCオフセット制御回路185は,比較信号CMPに基づき,オフセット調整回路186’を制御する制御信号Ctr3をDCオフセット調整回路186’に出力する。DCオフセット制御回路185は,図18,図19で説明したように,DCオフセット調整回路181,182,186’を順次制御して,最小オフセット電流を決定する。このとき,DCオフセット制御回路185は,PDSW制御部230から演算増幅器の動作状態を取得し,例えば,演算増幅器OP1,OP2,OP3がオンの場合,DCオフセット調整回路181,182,186’をこの順序で順次制御して,各DCオフセット調整回路における最小オフセット電流を決定する。また,演算増幅器OP1がオフ,演算増幅器OP2,OP3がオンの場合,DCオフセット調整回路181,186’をこの順序で順次制御して,各DCオフセット調整回路における最小オフセット電流を決定する。他にも,演算増幅器OP1,OP2がオフ,演算増幅器OP3がオンの場合,DCオフセット調整回路181を制御して,DCオフセット調整回路における最小オフセット電流を決定する。このように,演算増幅器の動作状態に応じて,DCオフセット調整回路の制御を行うことで,省電力化を実現する。図25は,本実施の形態におけるDCオフセット調整機能を有する可変利得増幅回路の構成の具体例を示す図である。可変利得増幅回路は,図21の可変利得増幅回路にオフセット切替スイッチを追加した構成を有する。なお,図25において,図18で説明した電圧生成回路180の図示は省略している。可変利得増幅回路のPDSW制御部250は,図12のPDSW制御部100の制御機能に加えて,図26の制御信号テーブル260に基づき,オフセット切替スイッチSWof41,SWof42,SWof51,SWof52のオン,オフを制御する。すなわち,PDSW制御部250は,制御信号SWos251により,オフセット切替スイッチSWof41SWof42のオン,オフを制御し,制御信号SWos252により,オフセット切替スイッチSWof51,SWof52のオン,オフを制御する。図26は,オフセット切替スイッチの制御信号テーブルの一例である。図26の制御信号テーブル260には,演算増幅器OP1~OP3のオン,オフに対応して,オフセット切替スイッチのオン制御,オフ制御が記録されている。PDSW制御部250は,例えば,演算増幅器OP1,OP3がオン,演算増幅器OP2がオフの場合,オフセット切替スイッチSWof41をオン,オフセット切替スイッチSWof42,SWof51,SWof52をオフにする。図25のDCオフセット調整回路181は,オフセット切替スイッチSWof41を介して可変利得増幅器11の演算増幅器OP1に接続される。オフセット切替スイッチSWof41は,一端が演算増幅器OP1の入力端に接続され,他端がDCオフセット調整回路181の入力端に接続される。オフセット切替スイッチSWof42は,一端がバイパススイッチSwi131~Swi13nの出力端に接続され,他端がDCオフセット調整回路181の入力端に接続される。DCオフセット調整回路182は,オフセット切替スイッチSWof51を介して可変利得増幅器12の演算増幅器OP2に接続される。オフセット切替スイッチSWof51は,一端が演算増幅器OP2の入力端に接続され,他端がDCオフセット調整回路182の入力端に接続される。オフセット切替スイッチSWof52は,一端がバイパススイッチSWi131~SWi13nの出力端に接続され,他端がオフセット切替スイッチSWof51の他端とDCオフセット調整回路182の入力端との接続ノードに接続される。DCオフセット調整回路186’は,可変利得増幅器13の演算増幅器OP3に接続される。DCオフセット制御回路185は,図18のDCオフセット制御回路184の機能に加えて,DCオフセット調整回路186’の制御を行う。すなわち,DCオフセット制御回路185は,比較信号CMPに基づき,制御信号Ctr1をDCオフセット調整回路181に出力し,DCオフセット調整回路182を制御する制御信号Ctr2をDCオフセット調整回路182に出力する。さらに,DCオフセット制御回路185は,比較信号CMPに基づき,オフセット調整回路186’を制御する制御信号Ctr3をDCオフセット調整回路186’に出力する。DCオフセット制御回路185は,図18,図19で説明したように,DCオフセット調整回路181,182,186’を順次制御して,最小オフセット電流を決定する。このとき,DCオフセット制御回路185は,PDSW制御部250から演算増幅器の動作状態を取得し,例えば,演算増幅器OP1,OP2,OP3がオンの場合,DCオフセット調整回路181,182,186’をこの順序で順次制御して,各DCオフセット調整回路における最小オフセット電流を決定する。また,演算増幅器OP2がオフ,演算増幅器OP1,OP3がオンの場合,DCオフセット調整回路181,186’をこの順序で順次制御して,各DCオフセット調整回路における最小オフセット電流を決定する。他にも,演算増幅器OP1,OP2がオフ,演算増幅器OP3がオンの場合,DCオフセット調整回路181,186’を制御して,DCオフセット調整回路における最小オフセット電流を決定する。本実施の形態によれば,後段側に設けられたDCオフセット調整回路の回路規模を小さくすることができ,可変利得増幅回路の小型化を図ることができる。また,電流調整可変範囲が狭いので,DCオフセット調整時に,余分なDCオフセット調整用電流が流れることがなくなるので,省電力化を実現できる。以上の実施の形態で説明した可変利得増幅回路の構成を全差動型の演算増幅器に適用することができる。図27は,例えば図8で説明した可変利得増幅回路の構成を全差動型演算増幅器に適用した構成を示す。可変利得増幅回路は,全差動型演算増幅器を備えた可変利得増幅器21~23を有する。可変利得増幅器21~23は,同一構成を有する。可変利得増幅器21において,一端が可変利得増幅器21の入力端INPに接続される入力抵抗RP11~RP1nが並列接続され,各入力抵抗RP11~RP1nの他端に1つずつ入力スイッチSWP111~SWP11nの一端が直列接続されている。そして,入力スイッチSWP111~SWP11nの他端が全差動型の演算増幅器OP11のプラス極性側の入力端に接続されている。また,この入力端と演算増幅器OP11の出力端との間に帰還抵抗Rf1を有する。さらに,可変利得増幅器21において,一端が可変利得増幅器21の入力端INMに接続される入力抵抗RM11~RM1nが並列接続され,各入力抵抗RM11~RM1nの他端に1つずつ入力スイッチSWM111~SWM11nの一端が直列接続されている。そして,入力スイッチSWM111~SWM11nの他端が演算増幅器OP11のマイナス極性側の入力端に接続されている。また,この入力端と演算増幅器OP11の出力端との間に帰還抵抗Rf1を有する。可変利得増幅器22は,可変利得増幅器21と同様に,全差動型の演算増幅器OP12のプラス極性側の入力端側に,入力抵抗RP21~RP2n,入力スイッチSWP21~SWP2n,帰還抵抗Rf2を有する。さらに,可変利得増幅器22は,全差動型の演算増幅器OP12のマイナス極性側の入力端側に,入力抵抗RM21~RM2n,入力スイッチSWM21~SWM2n,帰還抵抗Rf2を有する。可変利得増幅器23は,可変利得増幅器21と同様に,全差動型の演算増幅器OP13のプラス極性側の入力端側に,入力抵抗RP31~RP3n,入力スイッチSWP31~SWP3n,帰還抵抗Rf3を有する。さらに,全差動型の演算増幅器OP13のマイナス極性側の入力端側に,入力抵抗RM3~RM3n,入力スイッチSWM31~SWM3n,帰還抵抗Rf3を有する。また,可変利得増幅器21~23は,直列に多段接続されている。具体的には,演算増幅器OP11のプラス極性側の出力端が,入力抵抗RP21の入力端に接続され,演算増幅器OP11のマイナス極性側の出力端が,入力抵抗RM21の入力端に接続されている。さらに,演算増幅器OP12のプラス極性側の出力端が,入力抵抗RP31の入力端に接続され,演算増幅器OP12のマイナス極性側の出力端が,入力抵抗RM31の入力端に接続されている。そして,演算増幅器OP13のプラス極性側の出力端が,出力端子OUTPに接続され,演算増幅器OP13のマイナス極性側の出力端が,出力端子OUTMに接続されている。そして,可変利得増幅回路は,一端が可変利得増幅器21における入力抵抗RP11~RP1nと入力スイッチSWP111~SWP11nとの接続ノードに接続され,他端が可変利得増幅器22の演算増幅器OP12のプラス極性側の入力端に接続されるバイパススイッチSWP121~SWP12nを有する。また,可変利得増幅回路は,一端が可変利得増幅器21における入力抵抗RP11~RM1nと入力スイッチSWM111~SWM11nとの接続ノードに接続され,他端が可変利得増幅器22の演算増幅器OP12のマイナス極性側の入力端に接続されるバイパススイッチSWM121~SWM12nを有する。さらに,可変利得増幅回路は,一端が可変利得増幅器21における入力抵抗RP11~RP1nと入力スイッチSWP111~SWP11nとの接続ノードに接続され,他端が可変利得増幅器23の演算増幅器OP13のプラス極性側の入力端に接続されるバイパススイッチSWP131~SWP13nを有する。また,可変利得増幅回路は,一端が可変利得増幅器21における入力抵抗RP11~RM1nと入力スイッチSWM111~SWM11nとの接続ノードに接続され,他端が可変利得増幅器23の演算増幅器OP13のマイナス極性側の入力端に接続されるバイパススイッチSWM131~SWM13nを有する。PDSW制御部270は,制御信号SWs271により,入力スイッチSWP111~SWP11n,SWM111~SWM11n,バイパススイッチSWP121~SWP12n,SWM121~SWM12n,SWP131~SWP13n,SWM131~SWM13nのオン,オフを制御し,制御信号PD271により,演算増幅器OP11のオン,オフを制御する。また,PDSW制御部270は,制御信号SWs272により,入力スイッチSWP21~SWP2n,SWM21~SWM2nのオン,オフを制御し,制御信号PD272により,演算増幅器OP12のオン,オフを制御する。PDSW制御部270は,制御信号SWs273により,入力スイッチSWP31~SWP3n,SWM31~SWM3nのオン,オフを制御し,制御信号PD273により,演算増幅器OP13のオン,オフを制御する。PDSW制御部270は,例えば,図9に示した制御信号テーブル90に基づき,この制御を実行することができる。制御信号テーブル90におけるスイッチのオン,オフ制御値は,図27におけるマイナス極性側のスイッチのオン,オフ制御値に対応する。また,制御信号テーブル90の演算増幅器のオン,オフ制御値は,演算増幅器OP11~OP13のオン,オフ制御値に対応する。PDSW制御部270は,マイナス極性側のスイッチをオン,オフすると,それに対応するプラス極性側のスイッチをオン,オフする。例えば,PDSW制御部270は,マイナス極性側のバイパススイッチSWM131をオンにして,SWM131以外のマイナス極性側のスイッチをオフにする。この場合,PDSW制御部270は,前記オン,オフしたスイッチに対応するプラス極性側のバイパススイッチSWP131をオンにして,SWP131以外のプラス極性側のスイッチをオフにする。上記実施の形態で説明した可変利得増幅回路を図1で説明した通信装置300に適用することができる。例えば,通信装置300に設けられた受信装置310の可変利得増幅回路315,送信装置320の可変利得増幅回路323を,第1~第4の実施の形態で説明した可変利得増幅回路に置き換える。この場合,通信装置300の受信装置310は,上記実施の形態の可変利得増幅回路と,受信信号をダウンコンバートするミキサ313と,復調処理を行うベースバンド部316とを有し,前記の可変利得増幅回路は,ダウンコンバートされた受信信号を増幅し,増幅信号をベースバンド部316に出力する。また,通信装置300の送信装置320は,上記実施の形態の可変利得増幅回路と,変調信号を生成するベースバンド部321と,変調信号をアップコンバートするミキサ324とを有し,前記の可変利得増幅回路は,変調信号を増幅し,増幅信号をミキサ324に出力する。"