リセット信号に基づいて動作を開始し、第1クロックを分周/逓倍して第2クロックを生成する第1分周/逓倍回路を備えた第1回路と、伝送路を介して入力した前記リセット信号に基づいて動作を開始し、前記伝送路を介して入力した前記第1クロックを分周/逓倍して第2クロックを生成する第2分周/逓倍回路を備えた第2回路と、を含むことを特徴とする電子機器。前記第1分周/逓倍回路と前記第2分周/逓倍回路とは、同じ分周比/逓倍比で分周/逓倍を行なうことを特徴とする請求項1に記載の電子機器。一般に、伝送路230は、複数本の信号線、コネクタ、基板回路等により構成されるが、配置の制約等により、CLKの信号線と分周CLKの信号線とが近接する場合がある。このような場合、CLKと分周CLKとの間でクロストークが発生してクロック波形が乱れ、ジッタ増加等の弊害が生じることがあり、電子機器の品質低下を招くおそれがあった。同様の問題は、分周CLKのみならず、CLKを逓倍した逓倍CLKをCLKとともに伝送する場合にも生じていた。そこで、本発明は、複数の回路間で伝送路を介して第1クロックを伝送し、それぞれの回路で第1クロックを分周あるいは逓倍した第2クロックを用いる電子機器において、第1クロックと第2クロックとの伝送路でのクロストークを防止することを目的とする。上記課題を解決するため、本発明の電子機器は、リセット信号に基づいて動作を開始し、第1クロックを分周/逓倍して第2クロックを生成する第1分周/逓倍回路を備えた第1回路と、伝送路を介して入力した前記リセット信号に基づいて動作を開始し、前記伝送路を介して入力した前記第1クロックを分周/逓倍して第2クロックを生成する第2分周/逓倍回路を備えた第2回路と、を含むことを特徴とする。前記第1分周/逓倍回路と前記第2分周/逓倍回路とは、同じ分周比/逓倍比で分周/逓倍を行なうことができる。本発明では、伝送路で第1クロックとリセット信号とを伝送するようにしているため、伝送路において第1クロックと第2クロックとのクロストークが発生することはなく、電子機器の品質低下を防ぐことができる。なお、分周/逓倍回路は、例えば、分周回路、PLL等を用いて構成することができる。本発明によれば、複数の回路間で伝送路を介して第1クロックを伝送し、それぞれの回路で第1クロックを分周あるいは逓倍した第2クロックを用いる電子機器において、第1クロックと第2クロックとの伝送路でのクロストークを防止することができる。本発明の実施の形態について図面を参照して説明する。図1は、伝送路を介して第1回路から第2回路にクロックを伝送し、それぞれの回路で分周クロックを使用する本実施形態の電子機器の構成例を示すブロック図である。本図に示すように、第1回路110と第2回路120とを備えた電子機器100では、伝送路130を介して第1回路110から第2回路120にクロックCLKが伝送される。クロックCLKは、第1クロックとして機能する。第1回路110は分周回路111を備えており、CLKを分周した分周CLKを生成している。分周CLKは、第2クロックとして機能し、第1回路110の動作に用いられる。第2回路120は分周回路121を備えており、第1回路110から伝送路130を介して入力したCLKを分周した分周CLKを生成している。分周回路121は、第1回路110の分周回路111と同じ分周を行なう回路である。分周CLKは、第2クロックとして機能し、第2回路120の動作に用いられる。本実施形態では、第1回路110から第2回路120に、分周CLKではなく、分周回路のリセット信号が、伝送路130を介して伝送される。分周回路のリセット信号は、第1回路110の分周回路111と第2回路120の分周回路121に入力され、両分周回路をリセットする。分周回路111および分周回路121は、リセット信号が入力されると、所定のタイミングでクロックCLKの分周を開始する。本実施形態では、分周回路111、分周回路121ともリセット信号の解除状態を検出して所定時間経過後に分周を開始するものとする。このように、本実施形態では、伝送路130でクロックCLKとリセット信号とを伝送するようにしているため、伝送路130において第1クロックであるクロックCLKと第2クロックである分周CLKとのクロストークが発生することはなく、電子機器100の品質低下を防ぐことができる。図2は、第1回路110および第2回路120におけるCLKとリセット信号と分周CLKの波形を示すタイミングチャートである。本図に示すようにクロックCLKは、伝送路130を介して第1回路110から第2回路120に伝送されるため、伝送路遅延が発生する。リセット信号も伝送路130を介して第1回路110から第2回路120に伝送されるため、伝送路遅延が発生する。あるタイミングでリセット信号が入力され、解除されると、タイミングA後に第1回路110の分周回路111が分周を開始する。リセット信号は、回路動作の開始時に1回だけ発行すればよい。このリセット信号は、第2回路120の分周回路121にも伝送路遅延分遅れて入力され、解除されてからタイミングB後に第2回路120の分周回路121が分周を開始する。このとき、第1回路110内の分周CLKと第2回路120内の分周CLKとの位相差をaとすると、いずれの分周CLKとも共通のCLKを元に生成しているため、以降の位相差b...とも等しくなる。このため、第1回路110と第2回路120とにおいて、分周CLKを基準とした相互の動作を行なうことが可能となる。また、第1回路110の分周回路111と第2回路120の分周回路121とで同特性の分周回路を用いるようにすれば、タイミングAとタイミングBとが一致することになり、第1回路110におけるクロックCLKと分周CLKとの位相差と、第2回路120におけるクロックCLKと分周CLKとの位相差とを等しくすることができるようになる。なお、本発明は、分周回路を用いてクロックCLKを分周するのみならず、PLLPhaseLockedLoopを用いてクロックCLKを逓倍する場合にも適用することができる。図3は、分周回路に代えてPLLを用いた場合の電子機器の構成例を示すブロック図である。本図に示すように、第1回路110aと第2回路120aとを備えた電子機器100aでは、伝送路130を介して第1回路110aから第2回路120aにクロックCLKが伝送される。第1回路110aはPLL回路112を備えており、CLKを逓倍した逓倍CLKを生成している。逓倍CLKは、第1回路110aの動作に用いられる。第2回路120aはPLL回路122を備えており、第1回路110aから伝送路130を介して入力したCLKを逓倍した逓倍CLKを生成している。PLL回路122は、第1回路110のPLL回路112と同じ逓倍を行なう。分周CLKは、第2回路120aの動作に用いられる。本例では、第1回路110aから第2回路120aに、PLL回路のリセット信号が、伝送路130を介して伝送される。PLL回路のリセット信号は、第1回路110aのPLL回路112と第2回路のPLL回路122に入力され、両PLL回路をリセットする。PLL回路112およびPLL回路122は、リセット信号が入力されると、所定のタイミングでクロックCLKの逓倍を開始する。このように、本例でも、伝送路130でクロックCLKとリセット信号とを伝送するようにしているため、伝送路130において第1クロックであるクロックCLKと第2クロックである逓倍CLKとのクロストークが発生することはなく、電子機器100aの品質低下を防ぐことができる。また、本発明は、第1回路から第2回路にクロックCLKを伝送する場合のみならず、3個以上の回路を、直列または並列に連結した場合にも適用することができる。図4は、第1回路からクロックCLKを伝送された第2回路から、さらに並列に接続された第3回路、第4回路にクロックCLKを伝送する電子機器の構成例を示すブロック図である。本図に示すように、第1回路110と第2回路120と第3回路150と第4回路160とを備えた電子機器100bでは、伝送路130を介して第1回路110から第2回路120にクロックCLKが伝送され、伝送路131を介して第2回路120から第3回路150にクロックCLKが伝送され、伝送路132を介して第2回路120から第4回路160にクロックCLKが伝送される。第1回路110は分周回路111を備えており、CLKを分周した分周CLKを生成している。分周回路111が生成する分周CLKは、第1回路110の動作に用いられる。第2回路120は分周回路121を備えており、第1回路110から伝送路130を介して入力したCLKを分周した分周CLKを生成している。分周回路121は、第1回路110の分周回路111と同じ分周を行なう回路である。分周回路121が生成する分周CLKは、第2回路120の動作に用いられる。第3回路150は分周回路151を備えており、第2回路120から伝送路131を介して入力したCLKを分周した分周CLKを生成している。分周回路151は、第1回路110の分周回路111と同じ分周を行なう回路である。分周回路151が生成する分周CLKは、第3回路150の動作に用いられる。第4回路160は分周回路161を備えており、第2回路120から伝送路132を介して入力したCLKを分周した分周CLKを生成している。分周回路161は、第1回路110の分周回路111と同じ分周を行なう回路である。分周回路161が生成する分周CLKは、第4回路160の動作に用いられる。本例では、第1回路110から第2回路120に分周回路のリセット信号が伝送路130を介して伝送され、第2回路120から第3回路150に分周回路のリセット信号が伝送路131を介して伝送され、第2回路120から第4回路160に分周回路のリセット信号が伝送路132を介して伝送される。分周回路のリセット信号は、第1回路110の分周回路111と第2回路の分周回路121と第3回路150の分周回路151と第4回路の分周回路161とに入力され、全分周回路をリセットする。分周回路111、分周回路121、分周回路151、分周回路161は、リセット信号が入力されると、所定のタイミングでクロックCLKの分周を開始する。このように、本例でも、各伝送路でクロックCLKとリセット信号とを伝送するようにしているため、伝送路において第1クロックであるクロックCLKと第2クロックである分周CLKとのクロストークが発生することはなく、電子機器100bの品質低下を防ぐことができる。