第1導電型の半導体基板と、前記半導体基板表面に選択的に複数設けられる第2導電型の半導体ベース層と、隣り合う前記半導体ベース層を跨ぐように、前記半導体基板上でゲート絶縁膜を介して設けられるゲート電極と、前記半導体基板の裏面に設けられ、前記半導体基板よりも厚さが薄く、前記半導体基板と接する面側の不純物濃度よりも前記半導体基板と相対向する面側の不純物濃度が3桁以上高く、低格子欠陥層である第1導電型の半導体ドレイン層と、前記半導体ドレイン層に接続されるドレイン電極と、を具備することを特徴とする半導体装置。第1導電型の半導体基板と、前記半導体基板上に設けられ、断面が短冊状の第1導電型の第1の半導体ピラー層と第2導電型の第2の半導体ピラー層が前記半導体基板表面に沿って横方向に交互に形成されるピラー層と、前記第2の半導体ピラー層表面及び前記第1の半導体ピラー層の端部表面に選択的に複数設けられる第2導電型の半導体ベース層と、隣り合う前記半導体ベース層を跨ぐように、前記第1の半導体ピラー層上でゲート絶縁膜を介して設けられるゲート電極と、前記半導体基板の裏面に設けられ、前記半導体基板及び前記ピラー層よりも厚さが薄く、前記半導体基板と接する面側の不純物濃度よりも前記半導体基板と相対向する面側の不純物濃度が3桁以上高く、低格子欠陥層である第1導電型の半導体ドレイン層と、前記半導体ドレイン層に接続されるドレイン電極と、を具備することを特徴とする半導体装置。前記第1の半導体ドレイン層は燐及び砒素から構成され、燐の不純物濃度は砒素の不純物濃度よりも高く、且つ燐の拡散層が砒素の拡散層よりも深いことを特徴とする請求項1又は2の半導体装置。裏面に第1導電型の不純物がドープされた第1の絶縁膜が設けられる第1導電型の半導体基板ウェハと第1の支持ウェハを前記第1の絶縁膜を介してウェハ接着する工程と、ウェハ接着後、前記半導体基板ウェハの表面側を所定の厚さだけ研磨して前記半導体基板ウェハの厚さを薄くする工程と、研磨後、前記半導体基板ウェハ表面に素子領域を形成し、素子形成工程中の熱処理で前記第1の絶縁膜から前記半導体基板ウェハ及び前記第1の支持ウェハに前記第1導電型の不純物を拡散して前記半導体基板ウェハの裏面に第1導電型の第1の半導体層を形成する工程と、前記第1の絶縁膜をエッチング除去して前記半導体基板ウェハと前記第1の支持ウェハを分離する工程と、を具備することを特徴とする半導体装置の製造方法。前記第1の支持ウェハには、貫通孔が複数設けられる請求項4に記載の半導体装置の製造方法。表面に第1導電型の不純物がドープされた第1の絶縁膜が設けられる第1の支持ウェハと第1導電型の半導体基板ウェハを前記第1の絶縁膜を介してウェハ接着する工程と、ウェハ接着後、前記半導体基板ウェハのウェハ接着されていない表面側を所定の厚さだけ研磨して前記半導体基板ウェハの厚さを薄くする工程と、研磨後、前記半導体基板ウェハ表面に素子領域を形成し、素子形成工程中の熱処理で前記第1の絶縁膜から前記半導体基板ウェハ及び前記第1の支持ウェハに前記第1導電型の不純物を拡散して前記半導体基板ウェハの裏面に第1導電型の第1の半導体層を形成する工程と、前記第1の絶縁膜をエッチング除去して前記半導体基板ウェハと前記第1の支持ウェハを分離する工程と、を具備することを特徴とする半導体装置の製造方法。表面に第2導電型の不純物がドープされた第2の絶縁膜が設けられる第2の支持ウェハと前記第1の半導体層が形成される前記半導体基板ウェハを前記第2の絶縁膜と前記第1の半導体層が接するようにウェハ接着する工程と、ウェハ接着後、熱処理により前記第2の絶縁膜から前記第1の半導体層及び前記第2の支持ウェハに前記第2導電型の不純物を拡散して前記第1の半導体層に第2導電型の第2の半導体層を形成する工程と、前記第2の絶縁膜をエッチング除去して前記半導体基板ウェハと前記第2の支持ウェハを分離する工程と、を更に具備することを特徴とする請求項4乃至6のいずれか1項に記載の半導体装置の製造方法。前記第1の絶縁膜への第1導電型の不純物ドープは、端部を除いた領域に行われることを特徴とする請求項4乃至7のいずれか1項に記載の半導体装置の製造方法。前記第1の絶縁膜には燐及び砒素がドーピングされ、前記第1の半導体層は燐及び砒素が拡散されて形成されたものであり、燐の不純物濃度は砒素の不純物濃度よりも高く、且つ燐の拡散層は砒素の拡散層よりも深いことを特徴とする請求項4乃至7のいずれか1項に記載の半導体装置の製造方法。前記第1の半導体層は、イオン注入及び高温熱処理を用いて形成された半導体層よりも格子欠陥が少ないことを特徴とする請求項4乃至9のいずれか1項に記載の半導体装置の製造方法。本発明は、半導体基板の裏面側に設けられる高濃度半導体層の格子欠陥を低減することができる半導体装置及びその製造方法を提供することにある。一つの実施形態によれば、半導体装置は、半導体基板、半導体ベース層、ゲート電極、半導体ドレイン層、及びドレイン電極が設けられる。半導体基板は、第1導電型を有する。半導体ベース層は、第2導電型を有し、半導体基板表面に選択的に複数設けられる。ゲート電極は、隣り合う半導体ベース層を跨ぐように、半導体基板上でゲート絶縁膜を介して設けられる。半導体ドレイン層は、第1導電型を有し、半導体基板の裏面に設けられ、半導体基板よりも厚さが薄く、半導体基板と接する面側の不純物濃度よりも半導体基板と相対向する面側の不純物濃度が3桁以上高く、低格子欠陥層である。ドレイン電極は、半導体ドレイン層に接続される。他の実施形態によれば、半導体装置の製造方法は、第1乃至4の工程を有する。第1の工程では、裏面に第1導電型の不純物がドープされた第1の絶縁膜が設けられる第1導電型の半導体基板ウェハと第1の支持ウェハを前記第1の絶縁膜を介してウェハ接着する。第2の工程では、ウェハ接着後、半導体基板ウェハの表面側を所定の厚さだけ研磨して半導体基板ウェハの厚さを薄くする。第3の工程では、研磨後、半導体基板ウェハ表面に素子領域を形成し、素子形成工程中の熱処理で第1の絶縁膜から半導体基板ウェハ及び第1の支持ウェハに第1導電型の不純物を拡散して半導体基板ウェハの裏面に第1導電型の第1の半導体層を形成する。第4の工程では、第1の絶縁膜をエッチング除去して半導体基板ウェハと第1の支持ウェハを分離する。以下本発明の実施形態について図面を参照しながら説明する。第1の実施形態まず、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図1は半導体装置を示す概略断面図である。図2は図1のA-A線に沿うNドレイン層の不純物プロファイルを示す図である。本実施形態では、PSG膜を介して基板ウェハと支持ウェハをウェハ接着して基板ウェハ表面を研磨後、素子形成工程中に基板ウェハの裏面側にNドレイン層を形成している。図1に示すように、半導体装置90には、N-基板1、Nドレイン層2、Pベース層4、Pコンタクト層5、Nソース層6、ゲート絶縁膜7、ゲート電極8、絶縁膜9、ソース電極10、及びドレイン電極11が設けられる。半導体装置90は、例えば、600V系プレーナ型パワーMOSFETであり、電力用半導体素子として使用される。シリコン基板からなるN-基板1は、膜厚T1を有し、N-ドリフト層として機能する。N-基板1の表面には、Pベース層4が設けられる。Pベース層4の表面には、Pコンタクト層5及びNソース層6が設けられる。Pベース層4とPベース層4の間のN-基板1上には、ゲート絶縁膜7を介してPベース層4及びNソース層6とオーバーラップするように、ゲート電極8が設けられる。積層されるゲート絶縁膜7及びゲート電極8の側面及び上面には絶縁膜9が設けられる。Pコンタクト層5及びNソース層6上の絶縁膜9は、エッチングされ開口部が設けられる。Pコンタクト層5、Nソース層6、及び絶縁膜9上には、Pコンタクト層5及びNソース層6に接続されるソース電極10が設けられる。Nドレイン層2は、N-基板1の裏面側に設けられ、膜厚T2を有する。N-基板1と相対向するNドレイン層2の裏面側には、ドレイン電極11が設けられる。ここで、例えば、膜厚T1は45μm、膜厚T2は5μmに設定される。N-基板1は、不純物濃度が5×1014/cm3である。図2に示すように、Nドレイン層2は、N-基板1側の濃度が低く、ドレイン電極11側になるほど濃度が高い。具体的には、Nドレイン層2は、ドレイン電極11側の表面濃度1×1019/cm3がN-基板1側の濃度5×1014/cm3よりも3桁以上高い不純物濃度を有し、急峻なプロファイルとなっている。Nドレイン層2は、半導体装置90の素子形成工程での高温熱処理により、PSGPcontainingsilicateglass膜から拡散で形成された層である。例えば、イオン注入高温熱処理で形成されたNドレイン層2には、空孔型格子欠陥が数多く存在し、空孔クラスターの複合体等が形成される。空孔型格子欠陥は、例えば陽電子消滅分光法positronannihilationspectroscopyを用いて原子数比で10-7~10-6程度以上の濃度の欠陥の存在を高感度に検出することができる。空孔型格子欠陥は、リーク電流や耐圧低下の原因となる。また、イオン注入高温熱処理で形成されたNドレイン層は、不純物濃度が不均一になるという問題点がある。不純物濃度の不均一の検出には、例えばSIMSsecondaryionmicroprobespectrometer法等が用いられる。一方、本実施形態のPSG膜から拡散で形成されたNドレイン層2は、空孔型格子欠陥などが大幅に低減された低格子欠陥層であり、不純物濃度が均一に形成される。このため、PSG膜から拡散で形成されたNドレイン層2を有する半導体装置90では、耐圧を確保でき、且つリーク電流を低減することができる。また、N-型シリコンウェハに高濃度不純物拡散を長時間実施して拡散深さの深いN層を形成し、薄化したN-層/N層基板ウェハを用いた半導体装置と比較すると、PSG膜から拡散で形成された本実施形態のNドレイン層2は表面濃度ドレイン電極側を高不純物濃度にすることができ、且つ急峻なプロファイルにすることができる。この点について図17及び図18を参照して更に説明する。図17は拡散深さと距離L1だけ内部での不純物濃度の関係を示す図である。図18はドレイン層の表面濃度を示す図である。図17に示すように、N-型シリコンウェハに高濃度不純物拡散を長時間実施して拡散深さの深いN層を形成し、N層のプロファイル先端部から距離L1だけ内側での不純物濃度を比較すると、拡散深さの深いプロファイルcでの不純物濃度C3、プロファイルcよりも浅い不純物プロファイルbでの不純物濃度C2、プロファイルbよりも浅い不純物プロファイルaでの不純物濃度C1の関係は、C1>C2>C3式1で表される。また、本実施形態のNドレイン層2、薄化したN-層/N層基板ウェハを用いたNドレイン層の表面濃度を比較すると、図18に示すように、薄化したN-層/N層基板ウェハを用いた場合、ドレイン電極側の表面濃度がN-基板側の濃度よりも3桁以上高い不純物濃度にすることが困難であり、急峻なプロファイルにすることができない。一方、本実施形態のNドレイン層2では、不純物濃度C0であるドレイン電極11側の表面濃度1×1019/cm3がN-基板1側の濃度5×1014/cm3よりも3桁以上高い不純物濃度にすることができ、急峻なプロファイルにすることができる。次に、半導体装置の製造方法について図3乃至7を参照して説明する。図3乃至7は半導体装置の製造工程を示す断面図である。図3に示すように、まず、裏面側にCVD法で形成されたPSG膜21を有するN-基板1ウェハと支持ウェハ50を用意する。支持ウェハ50は、例えば最終デバイスウェハ厚分程度薄くするのが好ましい。PSG膜21を介してN-基板1ウェハと支持ウェハ50をウェハ接着する。このとき、支持ウェハ50表面にシリコン酸化膜SiO2膜が形成されていてもよい。ウェハ接着の詳細は、ウェハ接着面であるPSG膜21及び支持ウェハ50の表面を、高真空チャンバー内で水素或いはアルゴンAr等のガスを用いてプラズマクリーンして活性化する。クリーニング後、常温接着或いは熱接着する。ここで、N-基板1ウェハ側にPSG膜21を設けているが、図4に示すように支持ウェハ50側にPSG膜21を設けてもよい。また、PSG膜21の代わりに、シリコン酸化膜SiO2膜にP燐イオン注入した膜を用いてもよい。次に、図5に示すように、N-基板1ウェハの素子が形成される表面側を研磨して薄くし、N-基板1ウェハの厚さを所定の厚さであるT1T2にする。具体的には、例えばグラインダーラップ等を用いて研削し、CMPchemicalmechanicalpolishing等を用いて研磨してから薬液処理により表面をミラー仕上げにする。続いて、図6に示すように、N-基板1ウェハの表面側に素子形成領域23を従来の半導体製造技術を用いて形成する。素子形成領域23には、Pベース層4、Pコンタクト層5、Nソース層6、ゲート絶縁膜7、ゲート電極8、絶縁膜9等が含まれる。従来の半導体製造技術とは、イオン注入、酸化、レジストパターン形成、エッチング、成膜、洗浄等をいう。このとき、素子形成領域23の形成に要する高温熱処理例えば、1100°C4h相当により、PSG膜21のP燐が拡散されてN-基板1の裏面側に膜厚T2を有するNドレイン層2が形成され、支持ウェハ50のPSG膜21が設けられる表面側にN拡散層51が形成される。次に、図7に示すように、表面保護膜24で素子形成領域23を被覆する。表面保護膜24には、例えばレジスト膜やテープ等を用いる。表面保護膜24を被覆後、PSG膜21をウエットエッチング例えば、バッファドフッ酸により除去してN-基板1ウェハと支持ウェハ50を分離する。なお、ウエットエッチングの代わりにHFフッ化水素ガスなどを用いてもよい。これ以降は周知の技術を用いてソース電極10及びドレイン電極11を有する半導体装置90が形成される。上述したように、本実施形態の半導体装置及びその製造方法では、N-基板1、Nドレイン層2、Pベース層4、Pコンタクト層5、Nソース層6、ゲート絶縁膜7、ゲート電極8、絶縁膜9、ソース電極10、及びドレイン電極11が半導体装置90に設けられる。N-基板1ウェハと支持ウェハ50は、PSG膜21を介して接着される。接着後、N-基板1ウェハの表面は、所定の厚さ分研磨されてN-基板1ウェハが薄化される。N-基板1ウェハの表面側に素子の形成工程中の熱処理により、N-基板1ウェハの裏面側にNドレイン層2が形成される。このため、N-ドリフト層であるN-基板1の厚さを高精度に設定することができる。Nドレイン層2の厚さを所定の厚さに形成でき、ドレイン電極11側を高不純物濃度に設定できる。Nドレイン層2を格子欠陥が低減された層にすることができる。また、Nドレイン層2の不純物濃度を均一にすることができる。したがって、半導体装置90の耐圧を確保でき、且つリーク電流を低減することができる。なお、本実施形態では、変形例として図8及び図9に示すようにPAsAGPAscontainingsilicateglass膜25を用いてNドレイン層2を形成してもよい。具体的には図8に示すように、N-基板1ウェハの裏面にCVD法を用いてPAsSG膜25を形成する。PAsSG膜25中のP燐濃度は、As砒素濃度よりも3倍程度高濃度に設定するのが好ましい。素子形成領域23の形成に要する高温熱処理により、Nドレイン層2を形成する。形成されたNドレイン層2は、図9に示すように、Nドレイン層2中のAs砒素は、裏面側でP燐よりも低濃度であり、拡散深さはP燐よりも浅く形成される。PAsSG膜25により形成されたNドレイン層2は、PSG膜21から拡散したものより格子欠陥が低減された、略無欠陥の拡散層となる。このため、第1の実施形態の半導体装置90よりも耐圧を確保でき、且つリーク電流を低減することができる。また、変形例としてパワーMOSFETの代わりに図10及び図11に示すようにIGBTinsulatedgatebipolartransistorにも適用してもよい。具体的には図10に示すように、第1の実施形態と同様な方法でN-基板1ウェハの裏面にNバッファ層31を形成してN-基板1ウェハと支持ウェハ50を分離後、表面にBSGBcontainingsilicateglass膜52を有する支持ウェハ50aとN-基板1ウェハをNバッファ層31とBSG膜52が接するようにウェハ接着する。次に、図11に示すように、IGBTの素子形成領域の形成に要する高温熱処理により、BSG膜52中のBホウ素を拡散してNバッファ層31のBSG膜52に接する側にPドレイン層32を形成し、支持ウェハ50a表面にP拡散層53を形成する。これ以降は、第1の実施形態と同様な工程を用いてIGBTが形成される。IGBTでは、PSG膜21を用いてNバッファ層31を形成し、BSG膜52を用いてPドレイン層32を形成すると、Nバッファ層31及びPドレイン層32の格子欠陥を低減することができる。また、不純物濃度を均一にすることができる。この結果、IGBTの耐圧を確保でき、且つリーク電流を大幅に低減することができる。第2の実施形態次に、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図12は半導体装置を示す概略断面図である。本実施形態では、スーパージャンクション構造を有するパワーMOSFETのNドレイン層2の格子欠陥を低減している。以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図12に示すように、半導体装置91には、N-基板1、Nドレイン層2、Pピラー層3、Nピラー層12、Pベース層4、Pコンタクト層5、Nソース層6、ゲート絶縁膜7、ゲート電極8、絶縁膜9、ソース電極10、及びドレイン電極11が設けられる。半導体装置91は、例えば、スーパージャンクション構造を有する600V系プレーナ型パワーMOSFETであり、電力用半導体素子として使用される。シリコン基板からなるN-基板1は、膜厚T1bを有し、N-ドリフト層として機能する。N-基板1の表面には、Pピラー層3及びNピラー層12が設けられる。Pピラー層3及びNピラー層12は、膜厚T1aを有し、N-基板1上の図中横方向に交互に周期的に形成されるピラー層を有するスーパージャンクション構造。ここでは、ピラー層を図中直交方向に延びるストライプ状に形成しているが、代わりに格子状或いは千鳥状に形成してもよい。Pピラー層3の表面及びNピラー層12の端部側の表面には、Pベース層4が設けられる。Pベース層4の表面には、Pコンタクト層5及びNソース層6が設けられる。Pベース層4とPベース層4の間のNピラー層12上には、ゲート絶縁膜7を介してPベース層4及びNソース層6とオーバーラップするように、ゲート電極8が設けられる。ここで、例えば、膜厚T1aは25μm、膜厚T1bは20μm、膜厚T2は5μmに設定される。スーパージャンクション構造を有する半導体装置91では、耐圧を確保しながらオン抵抗を大幅に低減することができる。次に、半導体装置の製造方法について図13及び図14を参照して説明する。図13及び図14は半導体装置の製造工程を示す断面図である。図13に示すように、まず、N-基板1ウェハの裏面側にシリコン酸化膜SiO226を形成する。シリコン酸化膜26は、熱酸化或いはCVD法を用いて形成する。シリコン酸化膜26は、不純物がドープされていない。シリコン酸化膜26のウェハ端部側にレジスト膜27を形成し、レジスト膜27をマスクにしてシリコン酸化膜26中にP燐のイオン注入を行い、イオン注入された領域をPSG膜21にする。次に、図14に示すように、N-基板1ウェハと支持ウェハ50をシリコン酸化膜26ウェハ端部及びPSG膜21を介してウェハ接着する。N-基板1ウェハの端部側にPSG膜21を設けずにシリコン酸化膜26を設けた場合、半導体装置91の素子形成工程中にP燐の外方拡散を大幅に抑制することができる。具体的には、素子形成領域へのP燐のコンタミ汚染を大幅に抑制することができる。これ以降の工程は、第1の実施形態と同様に行い、ソース電極10及びドレイン電極11を有する半導体装置91が形成される。上述したように、本実施形態の半導体装置及びその製造方法では、N-基板1、Nドレイン層2、Pピラー層3、Nピラー層12、Pベース層4、Pコンタクト層5、Nソース層6、ゲート絶縁膜7、ゲート電極8、絶縁膜9、ソース電極10、及びドレイン電極11が半導体装置91に設けられる。N-基板1ウェハと支持ウェハ50は、シリコン酸化膜26ウェハ端部及びPSG膜21を介してウェハ接着される。接着後、N-基板1ウェハの表面は、所定の厚さ分研磨されてN-基板1ウェハが薄化される。N-基板1ウェハの表面側に素子の形成工程中の熱処理により、N-基板1ウェハの裏面側にNドレイン層2が形成される。このため、第1の実施形態の効果の他に素子形成領域へのP燐のコンタミ汚染を大幅に抑制することができる。したがって、スーパージャンクション構造を有する半導体装置91の耐圧を確保でき、且つリーク電流を低減することができる。第3の実施形態次に、本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照して説明する。図15及び図16は半導体装置の製造工程を示す断面図である。本実施形態では、支持ウェハに複数の貫通孔を設けてN-基板ウェハと支持ウェハの分離を容易化している。以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図15に示すように、まず、裏面側にCVD法で形成されたPSG膜21を有するN-基板1ウェハと複数の貫通孔54を有する支持ウェハ50bを用意する。支持ウェハ50bは、例えば最終デバイスウェハ厚分程度薄くするのが好ましい。PSG膜21を介してN-基板1ウェハと支持ウェハ50bをウェハ接着する。このとき、支持ウェハ50b表面にシリコン酸化膜SiO2膜が形成されていてもよい。次に、図16に示すように、ウェハ接着後、第1の実施形態と同様に、N-基板1ウェハを薄化する。N-基板1ウェハの表面側に素子形成領域23を形成し、素子形成領域23の形成に要する高温熱処理により、N-基板1の裏面側にNドレイン層2と支持ウェハ50bの表面側にN拡散層51を形成する。表面保護膜24で素子形成領域23を被覆する。表面保護膜24を被覆後、PSG膜21をウエットエッチング例えば、バッファドフッ酸により除去してN-基板1ウェハと支持ウェハ50bを分離する。このとき、支持ウェハ50bには複数の複数の貫通孔54が設けられているので、PSG膜21のエッチングが促進され分離が容易に行うことができる。上述したように、本実施形態の半導体装置の製造方法では、支持ウェハ50bに複数の貫通孔54が設けられる。貫通孔54は、N-基板1ウェハと支持ウェハ50bの分離を促進する働きをする。このため、フッ酸による素子形成領域の電極や絶縁膜にダメージを与える可能性を大幅に抑制することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。