"第1の入力電圧が入力される第1の入力部と、第2の入力電圧が入力される第2の入力部と、基準電圧が入力され、前記第1の入力部及び前記第2の入力部のそれぞれと対になって差動対を構成する共通の基準電圧入力部と、前記差動対を駆動する電流源と、前記第1の入力電圧と前記基準電圧との第1の電圧差及び前記第2の入力電圧と前記基準電圧との第2の電圧差の少なくとも一方の電圧差に応じて前記基準電圧入力部に流れる電流に応じて、第1の出力電流及び第2の出力電流を生成するカレントミラーと、前記第1の電圧差に応じて前記第1の入力部に流れる電流と、前記第1の出力電流とに応じて、前記第1の電圧差に応じた信号を出力する第1の出力部と、前記第2の電圧差に応じて前記第2の入力部に流れる電流と、前記第2の出力電流とに応じて、前記第2の電圧差に応じた信号を出力する第2の出力部とを備える、差動回路。演算増幅器として使用される、請求項1に記載の差動回路。演算増幅回路の出力段の複数のカスコード回路の出力インピーダンスを増強する演算増幅器として使用される、請求項2に記載の差動回路。前記第1の出力部と前記第1の入力部との間に設けられた第1の負帰還回路と、前記第2の出力部と前記第2の入力部との間に設けられた第2の負帰還回路とを有する、請求項2に記載の差動回路。前記電流源は、カスコード電流源を有する、請求項1に記載の差動回路。前記第1の出力部及び前記第2の出力部は、カスコード電流源を有する、請求項1に記載の差動回路。積分回路に使用される、請求項2に記載の差動回路。増幅回路に使用される、請求項2に記載の差動回路。フィルタ回路に使用される、請求項2に記載の差動回路。コンパレータとして使用される、請求項1に記載の差動回路。しかしながら、複数の入力電圧を同一の基準電圧と比較する回路を従来の差動回路の構成で実現しようとすると、図1のコンパレータ102,103のように、複数の差動回路を設けなければならない。そうすると、差動回路と同数の基準電圧入力部図1の場合、コンパレータ102,103の反転入力端子部が存在するため、回路規模が大きくなってしまう。そこで、本発明は、複数の入力電圧を同一の基準電圧と比較する回路の小面積化を容易に実現できる、差動回路の提供を目的とする。上記目的を達成するため、本発明に係る差動回路は、第1の入力電圧が入力される第1の入力部と、第2の入力電圧が入力される第2の入力部と、基準電圧が入力され、前記第1の入力部及び前記第2の入力部のそれぞれと対になって差動対を構成する共通の基準電圧入力部と、前記差動対を駆動する電流源と、前記第1の入力電圧と前記基準電圧との第1の電圧差及び前記第2の入力電圧と前記基準電圧との第2の電圧差の少なくとも一方の電圧差に応じて前記基準電圧入力部に流れる電流に応じて、第1の出力電流及び第2の出力電流を生成するカレントミラーと、前記第1の電圧差に応じて前記第1の入力部に流れる電流と、前記第1の出力電流とに応じて、前記第1の電圧差に応じた信号を出力する第1の出力部と、前記第2の電圧差に応じて前記第2の入力部に流れる電流と、前記第2の出力電流とに応じて、前記第2の電圧差に応じた信号を出力する第2の出力部とを備えることを特徴とするものである。本発明によれば、複数の入力電圧を同一の基準電圧と比較する回路の小面積化を容易に実現できる。以下、図面を参照して、本発明を実施するための形態について説明する。なお、各図面において、ゲートに丸印を付したトランジスタはPチャネル型MOSトランジスタを表し、ゲートに丸印を付していないトランジスタはNチャネル型MOSトランジスタを表す。<本発明の差動回路の第1の実施例である発振回路の構成図>図3は、本発明の差動回路をコンパレータ112として使用する発振回路の構成図である。この発振回路は半導体集積回路化されている。図3の発振回路は、制御信号に応じてコンデンサの充放電を切り替える充放電部と、前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータと、前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップと、前記コンデンサの電圧に応じて前記コンパレータの動作電流を制御する電流制御部と、を有することを特徴とするものである。ここで、前記電流制御部は、前記コンデンサの電圧が前記コンパレータの基準電圧近傍において前記コンデンサの電圧に応じた電流を前記コンパレータに流す第1電流制御部と、前記コンパレータに一定の動作電流を定常的に流す第2電流制御部を有すると好適である。また、前記フリップフロップの出力信号を遅延した信号に基づいて前記コンパレータの比較結果信号を所定レベルに変更するレベル変更部を有すると好適である。以下、具体的に説明する。図3において、定電流回路111は一端に電源Vddが接続され、他端にpチャネルMOSトランジスタM111,M113のソースが接続されている。MOSトランジスタM111のドレインはnチャネルMOSトランジスタM112のドレインに接続され、MOSトランジスタM112のソースは電源Vssに接続されている。また、MOSトランジスタM113のドレインはnチャネルMOSトランジスタM114のドレインに接続され、MOSトランジスタM114のソースは電源Vssに接続されている。MOSトランジスタM111,M112のドレインはコンデンサC111の一端に接続されると共にコンパレータ112の第1の非反転入力端子と電流回路116の制御端子124に接続されている。コンデンサC111の他端は電源Vssに接続されている。MOSトランジスタM111,M112のゲートはRSフリップフロップ114のQ端子に接続されている。また、MOSトランジスタM113,M114のドレインはコンデンサC112の一端に接続されると共にコンパレータ112の第2の非反転入力端子と電流回路116の制御端子125に接続されている。コンデンサC112の他端は電源Vssに接続されている。MOSトランジスタM113,M114のゲートはRSフリップフロップ114のQB端子に接続されている。コンパレータ112の反転入力端子は定電圧回路115の一端に接続されて基準電圧Vthを印加され、定電圧回路115の他端は電源Vssに接続されている。コンパレータ112は電流入力端子を電流回路116及び117の一端に接続されて動作電流を供給されており、電流回路116,117の他端は電源Vssに接続されている。電流回路116は制御端子124にコンデンサC111の電圧を供給されており、この電圧が基準電圧Vth近傍においてコンデンサC111の電圧に応じた動作電流をコンパレータ112に流す。また、電流回路116は制御端子125にコンデンサC112の電圧を供給されており、この電圧が基準電圧Vth近傍においてコンデンサC112の電圧に応じた動作電流をコンパレータ112に流す。電流回路117はコンパレータ112に一定の動作電流を定常的に流す。ここで、電流回路117がコンパレータ112に流す動作電流I2はコンパレータ112が内部状態を維持することができる程度の小さい値である。電流回路116が基準電圧Vthにおいて電流回路117と共にコンパレータ112に流す最大の動作電流I1はコンパレータ112が内部状態を変化させるのに必要なある程度大きな値である。コンパレータ112は、コンデンサC111の電圧が基準電圧Vthを超えたときハイレベルとなり、基準電圧Vth以下のときローレベルとなる第1の出力信号を生成して、第1の出力端子からフリップフロップ114のセット端子Sに供給する。また、コンパレータ112は、コンデンサC112の電圧が基準電圧Vthを超えたときハイレベルとなり、基準電圧Vth以下のときローレベルとなる第2の出力信号を生成して、第2の出力端子からフリップフロップ114のリセット端子Rに供給する。フリップフロップ114はセット端子Sにハイレベルの信号を供給されるとQ端子出力をハイレベル、QB端子出力をローレベルとする。また、フリップフロップ114はリセット端子Rにハイレベルの信号を供給されるとQ端子出力をローレベル、QB端子出力をハイレベルとする。フリップフロップ114のQ端子出力とQB端子出力の一方又は双方が発振信号として出力される。また、フリップフロップ114のQ端子は遅延回路120を介してnチャネルMOSトランジスタM115のゲートに接続され、MOSトランジスタM115のドレインはフリップフロップ114のセット端子Sに接続され、MOSトランジスタM115のソースは電源Vssに接続されている。このため、フリップフロップ114のQ端子出力がハイレベルとなったのち遅延回路120の遅延時間を経過すると、MOSトランジスタM115がオンしてフリップフロップ114のセット端子Sは強制的にローレベルに変更される。同様に、フリップフロップ114のQB端子は遅延回路121を介してnチャネルMOSトランジスタM116のゲートに接続され、MOSトランジスタM116のドレインはフリップフロップ114のリセット端子Rに接続され、MOSトランジスタM116のソースは電源Vssに接続されている。このため、フリップフロップ114のQB端子出力がハイレベルとなったのち遅延回路121の遅延時間を経過すると、MOSトランジスタM116がオンしてフリップフロップ114のリセット端子Rは強制的にローレベルに変更される。このように、遅延回路120,121,MOSトランジスタM115,M116を設けることにより、発振周波数を大きい値に設定した場合にも、フリップフロップ114のセット端子Sとリセット端子Rが同時にハイレベルとなることを回避することができる。図4A,4Bに電流回路116,117の一実施形態の回路図を示す。図4Aにおいて、端子126はコンパレータ112の電流入力端子に接続される。端子126にはnチャネルMOSトランジスタM124,M125,M122のドレインが接続され、MOSトランジスタM124,M125のソースはnチャネルMOSトランジスタM121のドレインに接続され、MOSトランジスタM121,M122のソースは電源Vssに接続されている。MOSトランジスタM124のゲートは制御端子124を介してMOSトランジスタM111,M112のドレインに接続され図3参照、MOSトランジスタM125のゲートは制御端子125を介してMOSトランジスタM113,M114のドレインに接続されている図3参照。MOSトランジスタM121,M122のゲートは端子123からバイアス電圧Vbiasを供給されている。バイアス電圧Vbiasは、例えば、電源Vddから降圧して生成された一定電圧である。MOSトランジスタM124は制御端子124からゲートに印加される電圧に応じた電流を流し、MOSトランジスタM125は制御端子125からゲートに印加される電圧に応じた電流を流す。なお、図4Bでは、MOSトランジスタM124,M125が端子126とMOSトランジスタM121との間に接続される代りに、MOSトランジスタM124,M125がMOSトランジスタM121と電源Vssとの間に接続されている。この他にも、図4A,4Bにおいて、MOSトランジスタM121を削除した構成としても良い。また、図4A,4Bでは電流回路116,117をnチャネルMOSトランジスタで構成しているが、同様にしてpチャネルMOSトランジスタで構成しても良い。ところでnチャネルMOSトランジスタM124,M125,M121,M122のスレッショルド電圧は例えば0.6V程度である。MOSトランジスタM124,M125に所望のスイッチング動作をさせるためには、基準電圧VthをMOSトランジスタM124,M125のスレッショルド電圧以上の例えば1.0V程度の値に設定する。また、MOSトランジスタM121,M122に所望のスイッチング動作をさせるためには、バイアス電圧VbiasをMOSトランジスタM121,M122のスレッショルド電圧以上基準電圧Vth以下の例えば0.8V程度の値に設定する。また、この発振回路で生成した発振信号を連続時間系デルタシグマ変調器のクロックとして使用する場合には、クロックのジッタが低いことが要求される。このような場合は基準電圧Vthを高めに設定し、SN比を高くして低ジッタ化を図る。一方、低消費電流用途に発振回路を用いる場合には基準電圧Vthを可能な限り低く設定して消費電流を低減させる。図5は、コンパレータ112として使用可能な差動回路の一例である差動回路1の構成図である。差動回路1は、第1の入力電圧が入力される第1の入力部として、第1の入力端子131から入力される第1の入力電圧がゲートに印加されるMOSトランジスタM138を備え、第2の入力電圧が入力される第2の入力部として、第2の入力端子132から入力される第2の入力電圧がゲートに印加されるMOSトランジスタM144を備える。差動回路1がコンパレータ112として使用される場合、第1の入力端子131は、コンパレータ112の第1の非反転入力端子に相当し、第1の入力端子131から入力される第1の入力電圧は、コンデンサC111の電圧aに相当する。同様に、第2の入力端子132は、コンパレータ112の第2の非反転入力端子に相当し、第2の入力端子132から入力される第2の入力電圧は、コンデンサC112の電圧bに相当する。また、差動回路1は、基準電圧が入力される基準電圧入力部として、第3の入力端子133から入力される基準電圧がゲートに印加されるMOSトランジスタM133を備える。MOSトランジスタM133は、MOSトランジスタM138とM144のそれぞれと対になって差動対を構成し、上記の第1の入力電圧と第2の入力電圧の双方に比較される共通の基準電圧が入力される基準電圧入力部である。すなわち、MOSトランジスタM133は、MOSトランジスタM133とM138によって構成される第1の差動対と、MOSトランジスタM133とM144によって構成される第2の差動対に共通使用される基準電圧入力部である。MOSトランジスタM133,M138,M144のそれぞれのソースは互いに接続されている。差動回路1がコンパレータ112として使用される場合、第3の入力端子133は、コンパレータ112の反転入力端子に相当し、第3の入力端子133から入力される基準電圧は、定電圧回路115から供給される基準電圧Vthに相当する。また、差動回路1は、上記の第1の差動対及び第2の差動対を駆動する駆動源として、MOSトランジスタM135を備える。MOSトランジスタM135のドレインは、MOSトランジスタM133,M138,M144のソースに接続され、MOSトランジスタM135のソースは、電源Vssに接続される。MOSトランジスタM135のゲートには、一定のバイアス電圧Vbiasが印加される。差動回路1が図3の発振回路に使用される場合、MOSトランジスタM135は、電流回路117のMOSトランジスタM122に相当し図4A,4B参照、MOSトランジスタM133,M138,M144のそれぞれのソースが互いに接続されたノードが、端子126に相当する図4A,4B参照。また、上記の第1の差動対及び第2の差動対を駆動する駆動源は、MOSトランジスタM135と共に、MOSトランジスタM140を備えていてもよい。図5には、MOSトランジスタM140,M139,M145によって構成される電流可変部136が示されている。差動回路1が図3の発振回路に使用される場合、MOSトランジスタM140が、MOSトランジスタM121に相当し、MOSトランジスタM139が、MOSトランジスタM124に相当し、MOSトランジスタM145が、MOSトランジスタM125に相当する。また、差動回路1は、MOSトランジスタM133のドレインに流れる電流Iaに応じて、第1の出力電流Ie及び第2の出力電流Ifを生成するカレントミラー回路を備える。このカレントミラー回路は、MOSトランジスタM132,M137,M143から構成される。MOSトランジスタM132,M137,M143のソースは、電源Vddに接続される。MOSトランジスタM132,M137,M143のドレインは、それぞれ、MOSトランジスタM133,M138,M144のドレインに接続される。電流Iaは、MOSトランジスタM133のドレインに流れる電流であり、第1の出力電流Ieは、トランジスタM137のドレインから流れる電流であり、第2の出力電流Ifは、トランジスタM143のドレインから流れる電流である。電流Iaの電流値は、MOSトランジスタM138のゲートに入力される電圧とMOSトランジスタM133のゲートに入力される電圧との第1の電圧差及びMOSトランジスタM144のゲートに入力される電圧とMOSトランジスタM133のゲートに入力される電圧との第2の電圧差の少なくとも一方の電圧差に応じて変化する。電流Iaは、第1の電圧差が無くても第2の電圧差があれば、第2の電圧差に応じた電流値になり、第2の電圧差が無くても第1の電圧差があれば、第1の電圧差に応じた電流値になり、第1の電圧差と第2の電圧差が共にあれば、第1の電圧差及び第2の電圧差の双方の電圧差に応じた電流値になる。また、差動回路1は、第1の電圧差に応じてMOSトランジスタM138のドレインに流れる電流Ibと、第1の出力電流Ieとに応じて、第1の電圧差に応じた第1の出力信号を出力する第1の出力部として、第1の出力電圧を出力する第1の出力端子134を備える。第1の出力端子134は、MOSトランジスタM138のドレインとMOSトランジスタM137のドレインとが接続されたノードに接続されている。また、差動回路1は、第2の電圧差に応じてMOSトランジスタM144のドレインに流れる電流Icと、第2の出力電流Ifとに応じて、第2の電圧差に応じた第2の出力信号を出力する第2の出力部として、第2の出力電圧を出力する第2の出力端子135を備える。第2の出力端子135は、MOSトランジスタM144のドレインとMOSトランジスタM143のドレインとが接続されたノードに接続されている。差動回路1がコンパレータ112として使用される場合、第1の出力端子134は、コンパレータ112の第1の出力端子に相当し、第2の出力端子135は、コンパレータ112の第2の出力端子に相当する。したがって、図5の差動回路1の構成によれば、図1のコンパレータ102の反転入力端子部とコンパレータ103の反転入力端子部を、一つの回路共有部137にまとめることができる。このように、2入力1出力の2つのコンパレータを、3入力2出力の一つのコンパレータにまとめることができるので、使用素子削減による小面積化を容易に実現できる。図6は、コンパレータ112として使用可能な差動回路の一例である差動回路2の構成図である。図5の差動回路1と同様の構成については、その説明を省略又は簡略する。差動回路2は、図5の差動回路1と同様に、第1の入力部として、MOSトランジスタM138を備え、第2の入力部として、MOSトランジスタM144を備え、2つの差動対が共有する基準電圧入力部として、MOSトランジスタM133を備え、2つの差動対の駆動源として、MOSトランジスタM135を備える。差動回路2は、MOSトランジスタM133のドレインに流れる電流Iaに応じて、第1の出力電流Ie及び第2の出力電流Ifを生成するカレントミラー回路を備える。このカレントミラー回路は、MOSトランジスタM132,M131から構成される第1のカレントミラー回路と、MOSトランジスタM134,M141,M146から構成される第2のカレントミラー回路とを備える。第1のカレントミラー回路は、電流Iaに応じた電流Idを所定の電流比で生成し、第2のカレントミラー回路は、電流Idに応じた第1の出力電流Ie及び第2の出力電流Ifを所定の電流比で生成する。それらの所定の電流比は1:1でもよい。電流Idは、MOSトランジスタM131のドレインから流れる電流であり、第1の出力電流Ieは、MOSトランジスタM141のドレインに流れる電流であり、第2の出力電流Ifは、MOSトランジスタM146のドレインに流れる電流である。MOSトランジスタM132,M131のソースは、電源Vddに接続される。MOSトランジスタM132のドレインは、MOSトランジスタM133のドレインに接続される。第1のカレントミラー回路の出力部であるMOSトランジスタM131のドレインは、第2のカレントミラー回路の入力部であるMOSトランジスタM134のドレインに接続される。MOSトランジスタM134,M141,M146のソースは、電源Vssに接続される。また、差動回路2は、第1の出力部として、MOSトランジスタM136,M137から構成される第3のカレントミラー回路と、第1の出力端子134とを備える。第3のカレントミラー回路は、電流Ibに応じて流れる電流Igを生成する。電流Igは、MOSトランジスタM137のドレインから流れ、電流Ibに応じて所定の電流比で流れる電流である。その所定の電流比は1:1でもよい。第1の出力端子134は、MOSトランジスタM137のドレインとMOSトランジスタM141のドレインとが接続されたノードに接続されている。また、差動回路2は、第2の出力部として、MOSトランジスタM142,M143から構成される第4のカレントミラー回路と、第2の出力端子135とを備える。第4のカレントミラー回路は、電流Icに応じて流れる電流Ihを生成する。電流Ihは、MOSトランジスタM143のドレインから流れ、電流Icに応じて所定の電流比で流れる電流である。その所定の電流比は1:1でもよい。第2の出力端子135は、MOSトランジスタM143のドレインとMOSトランジスタM146のドレインとが接続されたノードに接続されている。したがって、図6の差動回路2の構成によれば、図1のコンパレータ102の反転入力端子部とコンパレータ103の反転入力端子部を、一つの回路共有部138にまとめることができる。このように、2入力1出力の2つのコンパレータを、3入力2出力の一つのコンパレータにまとめることができるので、使用素子削減による小面積化を容易に実現できる。また、差動回路2は、差動対の片方の回路を構成するMOSトランジスタM138,M144が出力段に構成されていないため、出力端子134,135から出力される電圧の振幅をVss-Vddにすることができ、その振幅を差動回路1に比べて大きくできる。<図3の発振回路の動作>フリップフロップ114のQ端子出力がローレベルのときMOSトランジスタM111がオン、MOSトランジスタM112がオフでコンデンサC111は充電され図7A、同時にQB端子出力がハイレベルでMOSトランジスタM113がオフ、MOSトランジスタM114がオンでコンデンサC112は放電される図7C。そして、コンデンサC111の電圧が基準電圧Vthを超えるとコンパレータ112の第1の出力端子の出力はハイレベルとなり図7B、フリップフロップ114がセットされてQ端子出力がハイレベル、QB端子出力がローレベルとなる。このときMOSトランジスタM111がオフ、MOSトランジスタM112がオンでコンデンサC111は放電され、同時にQB端子出力がローレベルでMOSトランジスタM113がオン、MOSトランジスタM114がオフでコンデンサC112は充電される。そして、コンデンサC112の電圧が基準電圧Vthを超えるとコンパレータ112の第2の出力端子の出力はハイレベルとなり図7D、フリップフロップ114がリセットされてQ端子の出力がローレベル、QB端子出力がハイレベルとなる。ここで、図7E,図7F,図7Gにコンパレータ112の動作電流を示す。電流回路117は定常的に値I2の電流を流し、電流回路116はコンデンサC111の電圧a又はコンデンサC112の電圧bが基準電圧Vth近傍であるとき、電流I2に加算されて最大値I1となる鋸歯状の電流を流す。具体的には、電流回路116は、コンデンサC111の電圧aがMOSトランジスタM124のスレッショルド電圧以上のとき、又は、コンデンサC112の電圧bがMOSトランジスタM125のスレッショルド電圧以上のときに、電流を流す。コンパレータ112は出力値がローレベル/ハイレベルで切り替るときに大きな電流I1を要するが、切り替りがないときは小さな電流I2を流しておけば内部状態を維持することができる。なお、従来は、図1のコンパレータ2,3のそれぞれに定常的に値I1の電流を流しており、上記実施形態では図7E,図7Fに斜線で示す部分の電流を削減することができる。電流の削減量は電流I2の値と電流I1を流す期間によって上下するものの、従来の1/2未満に削減することが可能である。また、回路共有部137又は138のように構成素子をまとめることによりバイアス電流を削減できるので、コンパレータ112の全動作期間における消費電流を従来に比べて削減できる図7G参照。これにより、コンパレータ112に流れる総電流は図7Gに示すようになり、斜線で示す部分の電流を従来に比して大幅に削減することが可能となる。<本発明の差動回路の第2の実施例である差動演算増幅回路の構成図>図8は、本発明の差動回路を演算増幅器A1,A2として使用する差動演算増幅回路100の構成図である。差動演算増幅回路100は、差動入力-差動出力型のフォールデッド型演算増幅回路であって、CMOSプロセスを含む半導体集積回路に集積されている。差動演算増幅回路100は、差動入力回路と、複数のカスコード回路と、前記複数のカスコード回路の出力インピーダンスを増強する演算増幅器とを有し、前記演算増幅器が、前記複数のカスコード回路それぞれのフィードバック電圧が入力される複数の入力部と前記フィードバック電圧それぞれに共通のリファレンス電圧が入力される基準電圧入力部とによって構成される差動対と、前記複数のカスコード回路の制御電圧を出力するシングルエンド出力部が前記複数のカスコード回路毎に設けられ、前記差動対が前記リファレンス電圧を前記フィードバック電圧毎に比較した結果を前記複数のカスコード回路それぞれの制御電圧として出力する出力回路とを備える、ことを特徴とするものである。ここで、前記第2の入力部が、前記シングルエンド出力部間で共通して使用されると好適である。以下、具体的に説明する。差動演算増幅回路100は、Pチャネル型の差動入力回路14と、差動入力回路14に接続された差動出力回路16とを備える。差動入力回路14は、トランジスタM1とM2によって構成されたバイアス電流源と、一対のトランジスタM3とM4によって構成された差動入力対とを備えている。バイアス電流源は、正極側電源電圧VDDが入力される端子に接続され、トランジスタM3とM4によって構成された差動入力対にバイアス電流を供給する。トランジスタM1のゲートは、バイアス電圧VB0が入力される端子32に接続され、トランジスタM2のゲートは、バイアス電圧VB1が入力される端子34に接続される。一方、トランジスタM3とM4によって構成された差動入力対は、差動演算増幅回路100の差動入力端子22,24に接続される。トランジスタM3のゲートは、正入力電圧VINPが入力される差動入力端子24に接続され、トランジスタM4のゲートは、負入力電圧VINNが入力される差動入力端子22に接続される。トランジスタM3のドレインは、演算増幅器A2の第1の反転入力端子に接続され、トランジスタM4のドレインは、演算増幅器A2の第2の反転入力端子に接続される。トランジスタM3とM4のソースは、互いに接続され、トランジスタM1とM2によって構成されたバイアス電流源に接続される。差動出力回路16は、正極側電源電圧VDDが入力される端子と差動演算増幅回路100の一対の差動出力端子26,28との間に接続されたPチャネル型のPMOSカスコード電流源20と、負極側電源電圧VSSが入力される端子と差動演算増幅回路100の一対の差動出力端子26,28との間に接続されたNチャネル型のNMOSカスコード電流源18とを備える。PMOSカスコード電流源20とNMOSカスコード電流源18は、それぞれ、カスコード接続された複数のカスコード素子からそれぞれ構成される複数のカスコード回路を備える。PMOSカスコード電流源20は、トランジスタM5とM8によって構成された第1のカスコード回路M5,M8と、トランジスタM6とM7によって構成された第2のカスコード回路M6,M7とを備える。NMOSカスコード電流源18は、トランジスタM10とM11によって構成された第3のカスコード回路M10,M11と、トランジスタM9とM12によって構成された第4のカスコード回路M9,M12とを備える。第1のカスコード回路M5,M8は、正極側電源電圧VDDが入力される端子と差動演算増幅回路100の差動出力端子26との間に接続される。第1のカスコード回路M5,M8は、図示の構成の場合、バイアス電流源M1,M2のミラー回路である。すなわち、トランジスタM5は、ゲートがトランジスタM1のゲートに接続され、ソースが正極側電源電圧VDDに接続され、ドレインがトランジスタM8のソースに接続される。図示の構成に限らず、トランジスタM1とトランジスタM5との間のバイアスは分離されていてもよい。トランジスタM8のゲートが、第1のカスコード回路M5,M8の制御ノード38に相当し、トランジスタM5とM8との接続点が、第1のカスコード回路M5,M8のフィードバックノード36に相当する。制御ノード38は、PMOSカスコード電流源20内の演算増幅器A1の第1の正側出力端子に接続され、フィードバックノード36は、演算増幅器A1の第1の反転入力端子に接続される。第2のカスコード回路M6,M7は、正極側電源電圧VDDが入力される端子と差動演算増幅回路100の差動出力端子28との間に接続される。第2のカスコード回路M6,M7は、図示の構成の場合、バイアス電流源M1,M2のミラー回路である。すなわち、トランジスタM6は、ゲートがトランジスタM1のゲートに接続され、ソースが正極側電源電圧VDDに接続され、ドレインがトランジスタM7のソースに接続される。図示の構成に限らず、トランジスタM1とトランジスタM6との間のバイアスは分離されていてもよい。トランジスタM7のゲートが、第2のカスコード回路M6,M7の制御ノード42に相当し、トランジスタM6とM7との接続点が、第2のカスコード回路M6,M7のフィードバックノード40に相当する。制御ノード42は、PMOSカスコード電流源20内の演算増幅器A1の第2の正側出力端子に接続され、フィードバックノード40は、演算増幅器A1の第2の反転入力端子に接続される。また、リファレンス電圧VB2が、端子56を介して、演算増幅器A1の非反転入力端子に供給される。リファレンス電圧VB2は、フィードバックノード36と40の両方の電圧と比較されるバイアス電圧である。第3のカスコード回路M10,M11は、負極側電源電圧VSSが入力される端子と差動演算増幅回路100の差動出力端子26との間に接続される。トランジスタM11のドレインは、トランジスタM3のドレイン及びトランジスタM10のソースに接続されていて、トランジスタM11のゲート-ソース間には、バイアス電流源M1,M2からの定電流が差動入力対M3,M4により半分に分割された電流と第1のカスコード回路M5,M8から供給される定電流とを合わせた電流を流すためのバイアス電圧VB3が供給される。トランジスタM10のゲートが、第3のカスコード回路M10,M11の制御ノード50に相当し、トランジスタM10とM11との接続点が、第3のカスコード回路M10,M11のフィードバックノード48に相当する。制御ノード50は、NMOSカスコード電流源18内の演算増幅器A2の第1の正側出力端子に接続され、フィードバックノード48は、演算増幅器A2の第1の反転入力端子に接続される。第4のカスコード回路M9,M12は、負極側電源電圧VSSが入力される端子と差動演算増幅回路100の差動出力端子28との間に接続される。トランジスタM12のドレインは、トランジスタM4のドレイン及びトランジスタM9のソースに接続されていて、トランジスタM12のゲート-ソース間には、バイアス電流源M1,M2からの定電流が差動入力対M3,M4により半分に分割された電流と第2のカスコード回路M6,M7から供給される定電流とを合わせた電流を流すためのバイアス電圧VB3が供給される。トランジスタM9のゲートが、第4のカスコード回路M9,M12の制御ノード54に相当し、トランジスタM9とM12との接続点が、第4のカスコード回路M9,M12のフィードバックノード52に相当する。制御ノード54は、NMOSカスコード電流源18内の演算増幅器A2の第2の正側出力端子に接続され、フィードバックノード52は、演算増幅器A2の第2の反転入力端子に接続される。また、リファレンス電圧VB5が、端子58を介して、演算増幅器A2の非反転入力端子に入力される。リファレンス電圧VB5は、フィードバックノード48と52の両方の電圧と比較されるバイアス電圧である。なお、差動演算増幅回路は、図8に示した形態に限らない。図9は、本発明の差動回路を演算増幅器A1,A2として使用する差動演算増幅回路200の構成図である。差動演算増幅回路200は、差動入力-シングルエンド出力型のフォールデッド型演算増幅回路であって、CMOSプロセスを含む半導体集積回路に集積されている。図9の構成において、図8の構成と同様の構成については、その説明を省略する。図9において、トランジスタM8とM10との接続点をトランジスタM5のゲートに接続することによって、カレントミラー回路が構成されるため、トランジスタM1のゲートは、トランジスタM5及びM6のゲートと非接続にされている。図10は、図8,9に示された演算増幅器A1として使用可能な差動回路の一例の構成図である。図8,9と図10との対応関係を説明すると、第1のカスコード回路M5,M8からフィードバックノード36を介して演算増幅器A1の第1の反転入力端子に供給されるフィードバック電圧が、トランジスタM72のゲートに入力される第1のフィードバック入力電圧VINN1に相当する。第2のカスコード回路M6,M7からフィードバックノード40を介して演算増幅器A1の第2の反転入力端子に供給されるフィードバック電圧が、トランジスタM73のゲートに入力される第2のフィードバック入力電圧VINN2に相当する。演算増幅器A1の非反転入力端子に供給されるリファレンス電圧VB2が、トランジスタM71のゲートに入力されるリファレンス入力電圧VINPに相当する。演算増幅器A1の第1の正側出力端子から第1のカスコード回路M5,M8の制御ノード38に供給される制御電圧が、トランジスタM32とM62との接続点から出力される第1の制御出力電圧VOUT1に相当する。演算増幅器A1の第2の正側出力端子から第2のカスコード回路M6,M7の制御ノード42に供給される制御電圧が、トランジスタM33とM63との接続点から出力される第2の制御出力電圧VOUT2に相当する。図10に示される演算増幅器A1は、フィードバック入力電圧VINN1が入力される第1の入力部と、フィードバック入力電圧VINN2が入力される第2の入力部と、リファレンス入力電圧VINPが入力される基準電圧入力部とによって構成されるNチャネル型のNMOS差動対を有する。第1の入力部は、トランジスタM72によって構成され、第2の入力部は、トランジスタM73によって構成される。基準電圧入力部は、トランジスタM71とトランジスタM21,M31,M61,M41によって構成される。このNMOS差動対は、トランジスタM50とM51によってカスコード型に構成されたバイアス電流源に接続される。また、演算増幅器A1は、第1のカスコード回路M5,M8に流れる電流を制御する第1の制御出力電圧VOUT1を出力する第1のシングルエンド出力部と、第2のカスコード回路M6,M7に流れる電流を制御する第2の制御出力電圧VOUT2を出力する第2のシングルエンド出力部とを備えている。第1のシングルエンド出力部は、トランジスタM22,M32,M62,M42から構成される。第1のシングルエンド出力部から出力される第1の制御出力電圧VOUT1は、リファレンス入力電圧VINPと第1のフィードバック入力電圧VINN1との差電圧を、トランジスタM61,M62,M41,M42によって構成される第1の低電圧カスコード型NMOSカレントミラーによって増幅した電圧である。第1の低電圧カスコード型NMOSカレントミラーは、トランジスタM21,M22,M31,M32によって構成される第1のPMOSバイアス電流源に接続される。第2のシングルエンド出力部は、トランジスタM23,M33,M63,M43から構成される。第2のシングルエンド出力部から出力される第2の制御出力電圧VOUT2は、リファレンス入力電圧VINPと第2のフィードバック入力電圧VINN2との差電圧を、トランジスタM61,M63,M41,M43によって構成される第2の低電圧カスコード型NMOSカレントミラーによって増幅した電圧である。第2の低電圧カスコード型NMOSカレントミラーは、トランジスタM21,M23,M31,M33によって構成される第2のPMOSバイアス電流源に接続される。第1の低電圧カスコード型NMOSカレントミラーは、基準電圧入力部のトランジスタM71のドレインに流れる電流Iiに応じて変化する電流Inに応じて、第1の出力電流Ioを生成する。第2の低電圧カスコード型NMOSカレントミラーは、基準電圧入力部のトランジスタM71のドレインに流れる電流Iiに応じて変化する電流Inに応じて、第2の出力電流Ipを生成する。電流Iiの電流値は、トランジスタM72のゲートに入力される電圧とトランジスタM71のゲートに入力される電圧との第1の電圧差及びトランジスタM73のゲートに入力される電圧とトランジスタM71のゲートに入力される電圧との第2の電圧差の少なくとも一方の電圧差に応じて変化する。電流Iiは、第1の電圧差が無くても第2の電圧差があれば、第2の電圧差に応じた電流値になり、第2の電圧差が無くても第1の電圧差があれば、第1の電圧差に応じた電流値になり、第1の電圧差と第2の電圧差が共にあれば、第1の電圧差及び第2の電圧差の双方の電圧差に応じた電流値になる。電流Inは、基準電圧入力部のトランジスタM31のドレインから流れる電流である。第1の出力電流Ioは、電流Inと電流値が等しく、トランジスタM62のドレインに流れる電流である。第2の出力電流Ipは、電流Inと電流値が等しく、トランジスタM63のドレインに流れる電流である。また、演算増幅器A1は、トランジスタM72のドレインに流れる電流Ijに応じて電流値が変化する電流Isと、第1の出力電流Ioとに応じて、第1の制御出力電圧VOUT1を出力する。電流Ijの電流値は、トランジスタM72のゲートに入力される電圧とトランジスタM71のゲートに入力される電圧との第1の電圧差に応じて変化する。電流Isは、トランジスタM32のドレインから流れる電流である。また、演算増幅器A1は、トランジスタM73のドレインに流れる電流Ikに応じて電流値が変化する電流Itと、第2の出力電流Ipとに応じて、第2の制御出力電圧VOUT2を出力する。電流Ikの電流値は、トランジスタM73のゲートに入力される電圧とトランジスタM71のゲートに入力される電圧との第2の電圧差に応じて変化する。電流Itは、トランジスタM33のドレインから流れる電流である。したがって、演算増幅器A1として使用される図10の差動回路の構成によれば、従来の2つの演算増幅器それぞれの基準電圧入力端子部を、一つの回路共有部139にまとめることができる。このように、2入力1出力の2つの演算増幅器を、3入力2出力の一つの演算増幅器にまとめることができるので、使用素子削減による小面積化を容易に実現できる。図11は、図8,9に示された演算増幅器A2として使用可能な差動回路の一例の構成図である。図11の構成は、図10の構成を反転させたものであるため、その詳細な説明を省略する。すなわち、図10の演算増幅器A1の差動対は、その差動対に接続されるカスコード回路がPチャネル型であるため、Nチャネル型であるが、図11の演算増幅器A2の差動対は、その差動対に接続されるカスコード回路がNチャネル型であるため、Pチャネル型である。シングルエンド出力部についても、同様である。また、演算増幅器A2として使用される図11の差動回路の構成でも、図10の差動回路の構成と同様に、従来の2つの演算増幅器それぞれの基準電圧入力端子部を、一つの回路共有部140にまとめることができるので、使用素子削減による小面積化を容易に実現できる。図12は、各図に示されるトランジスタM及び演算増幅器A1,A2に印加される一定のバイアス電圧VBを生成するバイアス回路の一例である。バイアス回路の構成は、本例に限らない。図12のバイアス回路は、バイアス電流を生成する前段カレントミラー部と、各バイアス電圧VBを生成する後段カレントミラー部とを備える。図示のように構成することによって、VB5<VB3VB8<VB4VB9及びVB1VB7<VB0VB6<VB2の大小関係を有する複数のバイアス電圧VBを生成することができる。したがって、このように生成された各バイアス電圧VBを各部に印加すると、図8,9の演算増幅器A1の負フィードバックによって、フィードバックノード36と40の両電圧が共通のリファレンス電圧VB2に略等しくなるように調整される。その結果、第1のカスコード回路M5,M8及び第2のカスコード回路M6,M7の出力インピーダンスを、演算増幅器A1のゲインによって、増強することができる。演算増幅器A2についても同様である。また、演算増幅器A1,A2は、図10,11に示されるように、差動出力型ではなく、差動入力-シングルエンド出力型の演算増幅器の構成になっているため、従来技術では必要であったコモンモードフィードバック回路が不要となる。つまり、演算増幅器A1の場合であれば、リファレンス電圧VB2とフィードバックノード36,40の電圧が同じ電圧になるようにフィードバック制御されるので、演算増幅器A1の出力側に新たな回路を設けなくても、入力側のリファレンス電圧VB2を調整するだけで、制御ノード38を安定した電圧に維持することができる。演算増幅器A2の場合についても同様である。また、演算増幅器A1,A2は、リファレンス入力電圧VINPが入力される基準電圧入力部M71,M21,M31,M61,M41が、第1のシングルエンド出力部と第2のシングルエンド出力部との間で共通で使用される一つの回路にまとめられているので、リファレンス入力電圧VINPが入力される入力部がシングルエンド出力部毎に複数存在する構成に比べて、回路面積や消費電流を抑えることができる。また、演算増幅回路を低電圧動作させるとき、動作電圧マージンが小さくなるため、カスコード回路の出力インピーダンスを増強する差動出力型の演算増幅器で使用されるコモンモードフィードバック回路には、トランジスタM5,M6,M11,M12のドレイン‐ソース間電圧を潰してカスコード回路の出力インピーダンスが低くならないように、比較的精度の良いコモンモードフィードバック制御が要求される。これに対し、シングルエンド出力の演算増幅器A1,A2の場合、オフセット誤差程度の精度でフィードバックノード36,40,48,52の電位が定まるため、低電圧動作時の動作電圧マージンを余分に確保する必要が無いため、より低い電源電圧で演算増幅回路を動作させることができる。以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。例えば、図11において、トランジスタM21のゲートとトランジスタM31のドレインとの間を非接続にしてトランジスタM21,M22,M23のゲートにバイアス電圧VB6を印加するとともに、トランジスタM41のゲートとトランジスタM61M31のドレインとの間を接続してバイアス電圧VB9を非印加にする構成としてもよい。また、演算増幅器の構成は図10,11に示されるように3入力2出力に限らず、N1入力N出力としてもよいNは2以上の整数。図13は、5入力4出力の演算増幅器A1-1として使用可能な差動回路の一例の構成図である。図10の演算増幅器A1の構成を拡張した演算増幅器A1-1は、4つのフィードバック入力電圧VINN1~VINN4と1つのリファレンス入力電圧VINPに応じて流れる電流Ii~Ivに基づいて、4つの制御出力電圧VOUT1~VOUT4を出力する。すなわち、出力インピーダンスを増大させたいカスコード回路の数が3つ以上ある場合、従来技術では対応困難であるが、本発明では、フィードバック電圧が入力される第1の入力部の数及びシングルエンド出力部の数が、カスコード回路の数に等しくなるように増減できるので、容易に対応できる。また、図13において、トランジスタM41のゲートとトランジスタM61のドレインとの間を非接続にしてトランジスタM41~M45のゲートにバイアス電圧VB9を印加するとともに、トランジスタM21のゲートとトランジスタM31M61のドレインとの間を接続してバイアス電圧VB6を非印加にする構成としてもよい。また、差動対がNチャネル型の場合、Nチャネル型MOSトランジスタのカスコード素子の一部又は全部を削除してもよく、差動対がPチャネル型の場合、Pチャネル型MOSトランジスタのカスコード素子の一部又は全部を削除してもよい。例えば、図13において、バイアス電圧VB10がトランジスタM50及びM61~65に印加されているが、トランジスタM50のみに印加しM61~65を削除してもよいし、トランジスタM50を削除してトランジスタM61~65のみに印加してもよい。また、トランジスタM50及びM61~65を削除してもよい。また、ゲインブーストしたい演算増幅回路が複数ある場合、それらの複数の演算増幅回路間で本発明に係る演算増幅器を共通使用してもよい。図14A,14B,14C,14Dは、2つの演算増幅回路100-1,100-2に本発明に係る演算増幅器A1-1,A2-1を共通使用した構成図である。紙面の都合上、一つの回路構成が、図14A,14B,14C,14Dの4つの図面に分けられている。例えば、演算増幅器A1-1の内部構成は図13の構成に相当し、演算増幅器A2-1の内部構成は図13の構成を反転した構成に相当する。すなわち、図10と図11の上述の反転関係と同様に、演算増幅器A2-1の差動対は、図13の演算増幅器A1-1の差動対をPチャネル型に変更した構成に相当する。また、ゲインブーストしたいカスコード回路が複数ある場合、それらの複数のカスコード回路間で本発明に係る演算増幅器を共通使用してもよい。図15A,15Bは、4つのカスコード電流源に図13の構成を反転した演算増幅器A2-1を使用した構成図である。紙面の都合上、一つの回路構成が、図15A,15Bの2つの図面に分けられている。また、ゲインブースト以外の用途として、本発明に係る差動回路によれば、同じリファレンス電圧基準で動作している複数の演算増幅回路を一つにまとめることができる。例えば、図16Aの2つの演算増幅回路201を、抵抗負荷の場合には出力バッファを追加した一つの演算増幅回路にまとめることができ図16B参照、容量負荷を有するフィルタ回路の場合には出力バッファが無い一つの演算増幅回路にまとめることができる図16C参照。また、例えば、図16Dの2つのRC型の積分器202を、一つの演算増幅回路にまとめることができる図16E参照。また、演算増幅回路は、フォールデッドカスコード型に限定する必要はない。本発明に係る差動回路を、図17に例示されるテレスコピックカスコード型に適用してもよいし、差動対とカレントミラーで構成された図18に例示の演算増幅回路に適用してもよい。本国際出願は、2010年9月15日に出願した日本国特許出願第2010-207235号に基づく優先権を主張するものであり、日本国特許出願第2010-207235号の全内容を本国際出願に援用する。"