"不揮発性半導体記憶装置を用いたメモリシステムであって、頻繁に書き換えを行う第1データ領域および殆ど書き換えを行わない第2データ領域を含む不揮発性メモリ部と、上記頻繁に書き換えを行う第1データ領域の新しい書き換え先の物理ブロックアドレスを、上記殆ど書き換えを行わない第2データ領域の論理ブロックアドレスを順次選択し、当該選択した論理ブロックアドレスに対応する物理ブロックアドレスに更新する制御部と、を有し、上記制御部は、特定物理アドレスブロックに書き換えが集中しないウェアーレベリングWearleveling制御を行う際、書き換えを行わない物理アドレスブロックは、そのまま放置しておくパッシブウェアーレベリングPassivewearleveling制御と、書き換えを行わない物理アドレスブロックも全ての物理アドレスブロックの書き換え回数が平均化されるように書き換えを行うアクティブウェアーレベリングActivewearleveling制御とが可能であり、上記不揮発性メモリ部には、上記パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値が格納されているメモリシステム。上記制御部は、上記不揮発性メモリ部の半分以上のブロックに書き換えを頻繁に行わないデータを格納する場合には、上記アクティブウェアーレベリング制御方式を選択し、上記不揮発性メモリ部の半分以上のブロックには、書き換えを頻繁に行うデータを格納する場合には、上記パッシブウェアーレベリング制御方式を選択する請求項1記載のメモリシステム。ページバッファを有し、上記パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値は、上記不揮発性メモリ部の第一のページに格納され、電源投入時に自動的にページバッファに読み出される請求項1記載のメモリシステム。ページバッファを有し、上記パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値は、上記不揮発性メモリ部の第一のページに格納され、電源投入時に自動的にページバッファに読み出される請求項2記載のメモリシステム。上記パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、および、両ウェアーレベリングの条件設定値は任意に設定可能である請求項1記載のメモリシステム。上記パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、および、両ウェアーレベリングの条件設定値は任意に設定可能である請求項3記載のメモリシステム。上記制御部は、前記殆ど書き換えを行わない第2データ領域の論理ブロックアドレスに格納されたデータを、消去済みのブロックにコピーした後、コピー元のブロックは消去しておく請求項1記載のメモリシステム。上記制御部は、上記殆ど書き換えを行わないデータを格納している論理ブロックアドレス、および、上記頻繁に書き換えを行うデータを格納している論理ブロックアドレスの少なくともいずれかに一方に識別用フラグを設けている請求項7記載のメモリシステム。上記制御部は、消去済みのブロックに消去後、直ちに消去済み論理ブロックアドレスを書き込み、書き換えを行うブロックは、上記消去済み論理ブロックアドレスに従って、順次書き換えを行う請求項1から8のいずれか一項に記載のメモリシステム。上記不揮発性半導体記憶装置は、書き換え可能な不揮発性メモリセルを複数個直列接続したNAND型フラッシュメモリを含む請求項1から9のいずれか一項に記載のメモリシステム。ところで、特許文献4においては、書き換えを重ねるうちに、書き換え回数の不均一性が生じる不揮発性メモリシステムにおいて、互いに消去可能な複数のメモリセルグループに分かれた構成で、ホストから第1の論理アドレスとデータを受け取り、第1の論理アドレスを第1の物理アドレスへの論物変換を行い、第1の物理アドレスへデータを書き込む。さらに第2のデータと第1の論理アドレスをホストから受けた際に、第1の消去単位があらかじめ定めた書き換え回数を上回っているときに、第1の論理アドレスを異なるメモリセルグループの第2の物理アドレスへ変換する。という定義がある。したがって、アクティブウェアーレベリング制御においては、書き換えを行う必要の無いブロックにおいても平均的に書き換えが行われる。これは、結果として、不必要に多くの書き換えを行ってしまう場合がある。図2および図3は、NAND型フラッシュメモリの実使用の例を示す図である。そして、図2は、NAND型フラッシュメモリ容量の大半のブロックが、頻繁に書き換えを行うブロックWBLKで占められている場合を、また、逆に図3は、NAND型フラッシュメモリ容量の大半のブロックが、殆ど書き換えを行わないブロックREWBLKで占められている場合をそれぞれ示している。図2の場合は、アクティブウェアーレベリング制御を行ってしまうと、大半のブロックが書き換えを頻繁に行って自動的にウェアーレベリング制御を行っているにもかかわらず、さらに全てのブロックにおいて書き換え回数を平均化するために不必要な書き換えを行ってしまい、この結果、書き換え回数寿命に全体のブロックが早く到達してしまう。一方、図3の場合は、パッシブウェアーレベリング制御を行ってしまうと、自動的にウェアーレベリングが行われるのは、頻繁に書き換えを行う数少ないブロックに対してであり、これらのブロックは直ぐに書き換え回数寿命に達してしまう。したがって、図2の場合には、パッシブウェアーレベリング制御が、また、図3の場合には、アクティブウェアーレベリング制御が最適と言える。また、図4は、たとえば2048個のブロックがあり、その幾つかが消去済みブロックERDBLKになっている場合を示す図である。この際、データ書き換えを行う場合、まず消去済みブロックERDBLKを探すのであるが、物理ブロックのアドレスが小さい順に探していくため、どうしても物理ブロックのアドレスが小さいブロックに書き換えが集中し、書き換え回数が多くなってしまう不利益がある。本発明の目的は、頻繁に書き換えを行うデータ領域と殆ど書き換えを行わないデータ領域とが混在するデータを格納している際にも常に最適なウェアーレベリング制御が行うことが可能となり、システムの書き換え回数の実効的な寿命を大幅に改善することが可能なメモリシステムを提供することにある。本発明の第1の観点は、不揮発性半導体記憶装置を用いたメモリシステムであって、頻繁に書き換えを行う第1データ領域および殆ど書き換えを行わない第2データ領域を含む不揮発性メモリ部と、制御部と、を有し、上記制御部は、上記頻繁に書き換えを行う第1データ領域の新しい書き換え先の物理ブロックアドレスを、上記殆ど書き換えを行わない第2データ領域の論理ブロックアドレスを順次選択し、当該選択した論理ブロックアドレスに対応する物理ブロックアドレスに更新する。好適には、上記制御部は、前記殆ど書き換えを行わない第2データ領域の論理ブロックアドレスに格納されたデータを、消去済みのブロックにコピーした後、コピー元のブロックは消去しておく。好適には、上記制御部は、上記殆ど書き換えを行わないデータを格納している論理ブロックアドレス、および、上記頻繁に書き換えを行うデータを格納している論理ブロックアドレスの少なくともいずれかに一方に識別用フラグを設けている。好適には、制御部は、消去済みのブロックに消去後、直ちに消去済み論理ブロックアドレスを書き込み、書き換えを行うブロックは、上記消去済み論理ブロックアドレスに従って、順次書き換えを行う。本発明の第2の観点は、不揮発性半導体記憶装置を用いたメモリシステムにおいて、頻繁に書き換えを行う第1データ領域および殆ど書き換えを行わない第2データ領域を含む不揮発性メモリ部と、上記頻繁に書き換えを行う第1データ領域の新しい書き換え先の物理ブロックアドレスを、上記殆ど書き換えを行わない第2データ領域の論理ブロックアドレスを順次選択し、当該選択した論理ブロックアドレスに対応する物理ブロックアドレスに更新する制御部と、を有し、上記制御部は、特定物理アドレスブロックに書き換えが集中しないウェアーレベリングWearleveling制御を行う際、書き換えを行わない物理アドレスブロックは、そのまま放置しておくパッシブウェアーレベリングPassivewearleveling制御と、書き換えを行わない物理アドレスブロックも全ての物理アドレスブロックの書き換え回数が平均化されるように書き換えを行うアクティブウェアーレベリングActivewearleveling制御とが可能であり、上記不揮発性メモリ部には、上記パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値が格納されている。好適には、上記制御部は、上記不揮発性メモリ部の半分以上のブロックに書き換えを頻繁に行わないデータを格納する場合には、上記アクティブウェアーレベリング制御方式を選択し、上記不揮発性メモリ部の半分以上のブロックには、書き換えを頻繁に行うデータを格納する場合には、上記パッシブウェアーレベリング制御方式を選択する。好適には、ページバッファを有し、上記パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値は、上記不揮発性メモリ部の第一のページに格納され、電源投入時に自動的にページバッファに読み出される。好適には、上記パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、および、両ウェアーレベリングの条件設定値は任意に設定可能である。本発明によれば、頻繁に書き換えを行う第1データ領域と殆ど書き換えを行わない第2データ領域とが混在するデータを格納している際にも常に最適なウェアーレベリング制御が行うことが可能となり、不揮発性半導体記憶装置を用いたメモリシステムの書き換え回数の実効的な寿命を大幅に改善することができる。システムの書き換え回数が増加することにより、より信頼性の高いシステムを提供できることは言うまでも無く、さらに書き換え回数寿命が延びたことにより、システムの低コスト化に繋がる。以下、本発明の実施形態を図面に関連付けて説明する。図5は、本発明の実施形態に係るメモリシステム記憶装置を示す構成図である。図5のメモリシステム記憶装置10は、不揮発性メモリ部としてのNAND型フラッシュメモリ11、ページバッファ12、制御部13、インターフェース回路I/F14、および内部データバス15を、主構成要素として有している。メモリシステム10は、内部データバス15には、たとえば16ビットの入出力を持つ1チップのNAND型フラッシュメモリ11が並列接続されている。ページバッファ12は、アクセスされたページデータを内部バス15を介して一時記憶するものであり、外部とのインターフェース回路14に接続されている。制御部13は、改善したウェアーレベリング制御方式に基づき、フラッシュメモリ11へのアクセス制御を行い、後で説明するように、フラッシュメモリ11における頻繁に書き換えを行う第1データ領域と、殆ど書き換えを行わない第2データ領域とが混在するデータを格納している際にも常に最適なウェアーレベリング制御を実現している。本実施形態のNAND型フラッシュメモリ11は、頻繁に書き換えを行う第1データ領域111と殆ど書き換えを行わない第2データ領域112とを有する。そして、フラッシュメモリ11は、制御部13により、頻繁に書き換えを行うデータ領域の新しい書き換え先の物理ブロックアドレスPA:PHISICALADDRESSは、殆ど書き換えを行わない第2データ領域の論理ブロックドレスLA:LOGICALADDRESSが順次選択され、その論理ブロックアドレスLAに対応する物理ページアドレスPAに更新される。図6は、本実施形態に係るNAND型フラッシュメモリにおけるデータ領域の構成例を示す図である。図6に示すように、本実施形態のフラッシュメモリ11は、頻繁に書き換えを行う第1データ領域111、および殆ど書き換えを行わない第2データ領域112を有している。図6の例では、フラッシュメモリ11の記憶容量の大半のブロックが、殆ど書き換えを行わないブロックで占められている場合を示している。なお、図2は、論理ブロックアドレスLAで示した例である。図7は、図6の対応する論理ブロックアドレスLAを物理ブロックアドレスPAに変換して見た例を示す図である。図7においては、頻繁に書き換えを行う第1データ領域111の新しい書き換え先の物理ブロックアドレスPAは、殆ど書き換えを行わない第2データ領域112の論理ブロックアドレスLAを順次選択し、その論理ブロックアドレスLAに対応する物理ブロックアドレスPAに更新される様子が示されている。また、本実施形態のNAND型フラッシュメモリ11は、殆ど書き換えを行わない第2データ領域112の論理ブロックアドレスLAに格納されたデータは、消去済みのブロックにコピーされた後、コピー元のブロックは消去しておくように制御され、管理される。そして、本実施形態のNAND型フラッシュメモリ11は、殆ど書き換えを行わないデータを格納している第2データ領域112の論理ブロックアドレスLA2、若しくは、頻繁に書き換えを行うデータを格納している第1領域111の論理ブロックアドレスLA1、若しくは、それぞれにはフラグを設けており、それぞれを識別可能にしている。また、図8は、殆ど書き換えを行わないデータを格納している論理ブロックアドレスLA2にフラグを設けた例を示しており、図9は、頻繁に書き換えを行うデータを格納している論理ブロックアドレスにLA1フラグを設けた例を示しており、図10は、それぞれにはフラグを設けた例を示している。また、本実施形態のNAND型フラッシュメモリ11において、消去済みのブロックに消去後、直ちに消去済み論理ブロックアドレスを書き込み、書き換えを行うブロックは、消去済み論理ブロックアドレスに従って、順次書き換えを行い、特定の物理ブロックに書き換えが集中し、特定の物理ブロックの書き換え回数のみが増加しないように平均化される。図11は、消去済みのブロックに消去後すぐに消去済み論理ブロックアドレスを書き込み、書き換えを行うブロックは、消去済み論理ブロックアドレスに従って、順次書き換えを行い、特定の物理ブロックに書き換えが集中し、特定の物理ブロックの書き換え回数のみが増加しないように平均化されるようにした例を示している。図11は、2値2GbitNAND型フラッシュメモリのブロックおよびページ配置を示している。図11に示すように、2Gbitチップには、128KBのブロックBLKが2048個あり、2Gb=256MB=128KB×2048で構成されている。また、各ブロックBLK0~BLK2047には、2KBのページが64個あり、128KB=2KB×64で構成されている。ここで、以上のようにデータ領域が第1データ領域111と第2データ領域112とを有し、制御部13の制御下でアクセスされるNAND型フラッシュメモリ11の具体的な構成例について説明する。図12は、本実施形態に係るNAND型フラッシュメモリの1ブロックにおけるメモリセルアレイおよびロウデコーダを示す図である。メモリセルアレイ113は、図12に示すように、直列に接続された複数、たとえば16個のメモリセルトランジスタM0~M15およびその両端に直列に接続された2個の選択ゲートトランジスタST0,ST1により構成されたメモリセルユニットメモリセルユニットMCUT00,MCUT01,MCUT04223がマトリクス状に配置されている。なお、図12では、図面の簡単化のため、1行4224列の4224個のメモリセルユニットMCUT00~MCUT04223が配列された1行のブロックBLK0のみについて示しているが、実際には、ブロックBLK0と同様の構成を有する複数m個のブロックBLK1~BLKmがさらに配列される。また、図12の例では、ビット線本数は、通常512バイトに予備の16バイトを加えた528バイト、つまり4224本としている。メモリセルユニットMCUT00のメモリセルトランジスタM0のドレインに接続された選択ゲートトランジスタST0がビット線BL0に接続され、メモリセルユニットMCUT01のメモリセルトランジスタM0のドレインがビット線BL1に接続され、同様にして、メモリセルユニットMCUT04223のメモリセルトランジスタM0のドレインがビット線BL4223に接続されている。また、各メモリセルユニットMCUT00~04223のメモリセルトランジスタM15のソースが接続された選択ゲートトランジスタST1が共通のソース線SRLに接続されている。また、同一行に配置されたメモリセルユニットMCUT00,MCUT01~MCUT04223のメモリセルトランジスタのゲート電極が共通のワード線WL0~WL15に接続され、選択ゲートトランジスタST0のゲート電極が共通の選択ゲート線DSGに接続され、選択ゲートトランジスタST1のゲート電極が共通の選択ゲート線SSGに接続されている。ロウデコーダ114は、ブロックアドレスデコーダ115により導通状態が制御される転送ゲート群1141、図示しないワード線デコーダから供給されるワード線および選択ゲート線用駆動電圧供給線VCG0~VCG15,VDSG,VSSGを有している。なお、図12では、図面の簡単化のため、ブロックBLK0に対応するブロックアドレスデコーダ部分並びに転送ゲート群を示しているが、実際には、複数配列される図示しないブロックに対応してブロックアドレスデコーダ部分並びに転送ゲート群が設けられる。ロウデコーダ114は、ワード線制御ゲート線を選択する機能を有し、リード読み出し、ライト書き込み、プログラム、あるいはイレーズ消去の動作を示すコントロール信号に応じて、アドレスレジスタに保持されたアドレスから動作に応じて図示しない昇圧回路により昇圧されたあるいは昇圧されていない電源電圧Vccまたはそれ以下の駆動電圧が駆動電圧供給線VCG0~VCG15,VDSG,VSSGに供給する。転送ゲート群1141は、転送ゲートTW0~TW15,TD0およびTS0により構成されている。転送ゲート群11141は、ブロックアドレスデコーダ115でデコードされたブロックアドレスに応答して生成され、対応するブロックの選択ゲート線およびワード線を駆動するための信号BSELによって導通状態に保持させる。具体的には、ブロックBLK0がアドレス指定されていた場合、各転送ゲートTW0~TW15は、それぞれブロックアドレスデコーダ115の出力信号BSEL0に応じてワード線WL0~WL15と駆動電圧供給線VCG0~VCG15とを作動的に接続し、転送ゲートTD0,TS0は同じくブロックアドレスデコーダ19の出力信号BSEL0に応じて選択ゲート線DSG,SSGと駆動電圧供給線VDSG,VSSGとを作動的に接続する。ブロックアドレスデコーダ115は、図示しないアドレスレジスタの保持されたアドレスからブロックアドレスをデコードし、デコードしたブロックアドレスに応答して、ロウデコーダ114の対応するブロックの選択ゲート線およびワード線を駆動するための転送ゲート群2221を信号BSELによって導通状態に保持させる。図1のページバッファ12は、フラッシュメモリ11のメモリセルアレイ113からのリードデータ読み出しデータあるいはメモリセルアレイ11へのライトデータ書き込みデータをページ単位でラッチする。そして、ページバッファ12には、このパッシブウェアーレベリング制御およびアクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値は、フラッシュメモリ11の第一のページに格納され、電源投入時に自動的に読み出される。本実施形態のメモリシステム10において、制御部13は、特定物理アドレスブロックに書き換えが集中しないウェアーレベリングWearleveling制御を行う際、書き換えを行わない物理アドレスブロックは、そのまま放置しておくパッシブウェアーレベリングPassivewearleveling制御と、書き換えを行わない物理アドレスブロックも全ての物理アドレスブロックの書き換え回数が平均化されるように書き換えを行うアクティブウェアーレベリングActivewearleveling制御とを行う。パッシブウェアーレベリング制御およびアクティブウェアーレベリン制御の方式選択、若しくは、両ウェアーレベリングの条件設定値をフラッシュメモリ11に格納しておき、ユーザが自由に両ウェアーレベリング制御の方式選択および条件設定を行えるように構成される。そして、このパッシブウェアーレベリング制御およびアクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値は、フラッシュメモリ11の第一のページに格納され、電源投入時に自動的にページバッファ12に読み出される。制御部13は、フラッシュメモリに対して特定物理アドレスブロックに書き換えが集中しないウェアーレベリングWearleveling制御を行う際、フラッシュメモリ11の半分以上のブロックに、書き換えを頻繁に行わないデータを格納する場合には、アクティブウェアーレベリング制御方式を選択する。一方、制御部13は、フラッシュメモリ11の半分以上のブロックには、書き換えを頻繁に行うデータを格納する場合には、パッシブウェアーレベリング制御方式を選択する。図13は、アクティブウェアーレベリングおよびパッシブウェアーレベリングの条件設定値をNAND型フラッシュメモリに格納しておく例を示す図である。たとえば、NAND型フラッシュメモリ11の半分以上のブロックには、書き換えを頻繁に行わないデータを格納する場合には、アクティブウェアーレベリング制御方式を選択し、一方、NAND型フラッシュメモリ11の半分以上のブロックには、書き換えを頻繁に行うデータを格納する場合には、パッシブウェアーレベリング制御方式を選択されるように両ウェアーレベリングの条件設定値をNAND型フラッシュメモリ11に格納しておく。また、図13において、パッシブウェアーレベリング制御およびアクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値は、NAND型フラッシュメモリの第一のページに格納され、電源投入時に自動的にページバッファ13に読み出されることを示している。次に、制御部13におけるウェアーレベリングWearleveling制御動作について説明する。ここでは、第1データ領域111への書き換え時に毎回アクティブウェアーレベリングを行う場合、第1データ領域111への書き換え時にN回に1回アクティブウェアーレベリングを行う場合、および書き換え時にホストコマンドによりアクティブウェアーレベリングを行う場合を例について順を追って説明する。まず、第1データ領域111への書き換え時に毎回アクティブウェアーレベリングを行う場合を説明する。図14は、第1データ領域111への書き換え時に毎回アクティブウェアーレベリングを行う場合を説明するためのフローチャートである。なお、以下は、第1データ領域111をデータ領域Bとし、第2データ領域112をデータ領域Aとして説明する。この場合、処理済物理ブロックXを取得しST1、データ書き換えはデータ領域B第1データ領域111であるか否かの判別を行うST2。ステップST2において、データを書き換えるべき領域がデータ領域B第1データ領域111であると判別すると、データ領域A第2データ領域112に対応する物理ブロックYのデータを消去済物理ブロックXへ移動するST3。次に、物理ブロックYを消去するST4、書き換えデータを物理ブロックYへ書き込むST5。一方、ステップST2において、データを書き換えるべき領域がデータ領域B第1データ領域111でないと判別すると、書き換えデータを物理ブロックXへ書き込むST6。ステップST5またはステップST6の処理後、書き換えデータに対応した物理ブロックZを消去するST7。図15は、図14の処理フローにおいて、第1データ領域B111の論理ブロックB-3に書き換えがあった場合の書き換え前と後の状態を示す図である。図15の例においては、第1データ領域B111が論理ブロックB-1~B-mを含み、第2データ領域A112が論理ブロックA-1~A-nを含む場合である。第2データ領域A112の論理ブロックA-1~A-nが物理ブロック1~nとなり、第1データ領域B111が論理ブロックB-1~B-mが物理ブロックn1~nmとなり、開き領域が物理ブロックnm1~nmkとなっている。この書き換え前の状態から、第1データ領域B111の論理ブロックB-3を書き換えする場合には、第2データ領域A112の論理ブロックA-1に対応する物理ブロックも一緒に入れ替える。この例の書き換え後の状態では、消去済物理ブロックXはnm1であり、第2データ領域A112の物理ブロックは1であり、書き換えデータに対応していた物理ブロックZはn3であり、この物理ブロックn3は空領域となる。図16は、図14の処理フローにおいて、図15のように第1データ領域B111の論理ブロックB-3に書き換え後に、論理ブロックB-4に書き換えがあった場合の書き換え前と後の状態を示す図である。図15の書き換え後に生じた書き換え前の状態から、第1データ領域B111の論理ブロックB-4を書き換えする場合には、第2データ領域A112の論理ブロックA-2に対応する物理ブロックも一緒に入れ替える。この例の書き換え後の状態では、消去済物理ブロックXはnm2であり、第2データ領域A112の物理ブロックは2であり、書き換えデータに対応していた物理ブロックZはn4であり、この物理ブロックn4は空領域となる。次に、第1データ領域111への書き換え時にN回に1回アクティブウェアーレベリングを行う場合を説明する。図17は、第1データ領域111への書き換え時にN回に1回アクティブウェアーレベリングを行う場合を説明するためのフローチャートである。この場合、処理済物理ブロックXを取得しST11、データ書き換えはデータ領域B第1データ領域111であるか否かの判別を行うST12。ステップST12において、データを書き換えるべき領域がデータ領域B第1データ領域111であると判別すると、所定数Jが0になったか否かの判別を行うST13。ステップST13においてJが0に達したと判別すると、Jから1をデクリメントして次の処理に移行する。ステップST13においてJが0に達したと判別すると、データ領域A第2データ領域112に対応する物理ブロックYのデータを消去済物理ブロックXへ移動するST15。次に、物理ブロックYを消去するST16、書き換えデータを物理ブロックYへ書き込むST17。そして、JをNとするST18。一方、ステップST12において、データを書き換えるべき領域がデータ領域B第1データ領域111でないと判別した場合、またはステップST14でJから1からデクリメントした場合には、書き換えデータを物理ブロックXへ書き込むST19。ステップST18またはステップST19の処理後、書き換えデータに対応した物理ブロックZを消去するST20。次に、書き換え時にホストコマンドによりアクティブウェアーレベリングを行う場合を説明する。図18は、書き換え時にホストコマンドによりアクティブウェアーレベリングを行う場合を説明するためのフローチャートである。この場合、処理済物理ブロックXを取得しST21、データ書き換えはアクティブウェアーレベリングであるか否かの判別を行うST22。ステップST22において、データ書き換えがアクティブウェアーレベリングであると判別すると、データ領域A第2データ領域112に対応する物理ブロックYのデータを消去済物理ブロックXへ移動するST23。次に、物理ブロックYを消去するST24、書き換えデータを物理ブロックYへ書き込むST25。一方、ステップST22において、データ書き換えがアクティブウェアーレベリングでないと判別すると、書き換えデータを物理ブロックXへ書き込むST26。ステップS2T5またはステップST26の処理後、書き換えデータに対応した物理ブロックZを消去するST27。以上説明したように、本実施形態によれば、頻繁に書き換えを行う第1データ領域および殆ど書き換えを行わない第2データ領域を含むフラッシュメモリ11と、頻繁に書き換えを行う第1データ領域の新しい書き換え先の物理ブロックアドレスを、殆ど書き換えを行わない第2データ領域の論理ブロックアドレスを順次選択し、この選択した論理ブロックアドレスに対応する物理ブロックアドレスに更新する制御部13と、を有し、制御部13は、特定物理アドレスブロックに書き換えが集中しないウェアーレベリングWearleveling制御を行う際、書き換えを行わない物理アドレスブロックは、そのまま放置しておくパッシブウェアーレベリングPassivewearleveling制御と、書き換えを行わない物理アドレスブロックも全ての物理アドレスブロックの書き換え回数が平均化されるように書き換えを行うアクティブウェアーレベリングActivewearleveling制御とが可能であり、フラッシュメモリ11には、パッシブウェアーレベリング制御および上記アクティブウェアーレベリング制御の方式選択、若しくは、両ウェアーレベリングの条件設定値が格納されていることから、以下の効果を得ることができる。すなわち、不揮発性半導体記憶装置を用いたシステムにおいて、ウェアーレベリング制御方式を大幅に改善することができ、頻繁に書き換えを行うデータ領域と殆ど書き換えを行わないデータ領域とが混在するデータを格納している際にも常に最適なウェアーレベリング制御が行うことが可能となり、不揮発性半導体記憶装置を用いたメモリシステムの書き換え回数の実効的な寿命を大幅に改善することができる利点がある。メモリシステムの書き換え回数が増加することにより、より信頼性の高いシステムを提供できることは言うまでも無く、さらに書き換え回数寿命が延びたことにより、システムの低コスト化に繋がる。"