"外部から入力されたNビットのデータを1ビットずつシリアルに増幅して出力する出力バッファと、電源とグランドとの間に設けられ、制御電極が第1のノードに接続される第1のトランジスタと、前記第1のノードとグランドとの間に設けられた第1のキャパシタと、前記出力バッファと同じタイミングで前記外部から入力されたデータの各ビットを受け、出力が前記第1のノードに接続される制御用バッファと、電源とグランドとの間に設けられ、制御電極が第2のノードに接続される第2のトランジスタと、前記第2のノードとグランドとの間に設けられた第2のキャパシタと、前記出力バッファと同じタイミングで前記外部から入力されたデータの各ビットを受け、出力が前記第2のノードに接続される制御用インバータとを備えた、出力インタフェース回路。前記外部から入力されたNビットのデータをラッチするラッチ用レジスタと、前記ラッチ用レジスタからラッチされたNビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形のシフトレジスタとをさらに備え、前記出力バッファは、前記シフトレジスタの出力と接続される、請求項1記載の出力インタフェース回路。第1のクロックから、前記第1のクロックの周波数のN倍の周波数を有する第2のクロックを生成するPLL回路とをさらに備え、前記ラッチ用レジスタは、前記第1のクロックに従ってラッチ動作を行ない、前記シフトレジスタは、前記第2のクロックに従ってシフト動作を行なう、請求項2記載の出力インタフェース回路。外部から入力されたNビットのデータを1ビットずつシリアルに増幅して出力する出力バッファと、前記外部から入力されたNビットのデータを所定数のビット単位に分割し、分割した各単位について、隣接するビットのレベルからレベルが変化するビットの数をカウントして、カウント結果が所定の閾値を越える場合には、前記所定数の第1のレベルのビットを出力し、前記カウント結果が前記閾値以下の場合には、前記所定数の第2のレベルのビットを出力する判定回路と、前記出力バッファに前記外部から入力されたNビットのデータを供給するための第1のパスおよび第2のパスとを備え、前記第1のパスにおけるデータの伝送遅延量は、前記第2のパスにおけるデータの伝送遅延量よりも小さく、前記判定回路の出力ビットが第1のレベルの場合には、前記第1のパスと前記出力バッファとを接続し、前記判定回路の出力ビットが第2のレベルの場合には、第2のパスと前記出力バッファとを接続するセレクタとをさらに備えた、出力インタフェース回路。前記外部から入力されたNビットのデータをラッチする第1のラッチ用レジスタと、前記第1のラッチ用レジスタからラッチされたNビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第1のシフトレジスタとをさらに備え、前記出力バッファは、前記第1のシフトレジスタの出力と接続され、前記判定回路で生成されたNビットのダミーデータをラッチする第2のラッチ用レジスタと、前記第2のラッチ用レジスタからラッチされたNビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第2のシフトレジスタとをさらに備え、前記セレクタは、前記第2のシフトレジスタの出力と接続される、請求項4記載の出力インタフェース回路。外部から入力されたNビットのデータを1ビットずつシリアルに増幅して出力する第1の出力バッファと、前記外部から入力されたNビットのデータに基づいて、Nビットのダミーデータを出力するダミーデータ生成回路と、前記外部から入力されたデータの各ビットが前記第1の出力バッファに入力されるのと同じタイミングで、前記ダミーデータの対応するビットが入力され、前記入力されたビットを増幅する第2の出力バッファとを備え、前記ダミーデータ生成回路は、前記外部から入力されたNビットのデータを所定数のビット単位に分割し、分割した各単位について、前記所定数のビットのレベルがすべて同じ場合には、少なくとも1つのレベルが他と相違する前記所定数のビットを出力し、前記所定数のビットのレベルに不一致の部分がある場合には、すべてが同一レベルの前記所定数のビットを出力する、出力インタフェース回路。前記外部から入力されたNビットのデータをラッチする第1のラッチ用レジスタと、前記第1のラッチ用レジスタからラッチされたNビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第1のシフトレジスタとをさらに備え、前記第1の出力バッファは、前記第1のシフトレジスタの出力と接続され、前記ダミーデータ生成回路で生成されたNビットのダミーデータをラッチする第2のラッチ用レジスタと、前記第2のラッチ用レジスタからラッチされたNビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第2のシフトレジスタとをさらに備え、前記第2の出力バッファは、前記第2のシフトレジスタの出力と接続される、請求項6記載の出力インタフェース回路。外部から入力されたNビットのデータを1ビットずつシリアルに増幅して出力する出力バッファと、前記外部から入力されたNビットのデータに基づいて、Nビットのダミーデータを生成するダミーデータ生成回路と、電源とグランドとの間に設けられ、前記外部から入力されたNビットのデータの各ビットが前記出力バッファに入力されるのと同じタイミングで、前記ダミーデータの対応するビットが制御電極に入力されるトランジスタとを備え、前記ダミーデータ生成回路は、前記外部から入力されたNビットのデータを所定数のビット単位に分割し、分割した各単位について、前記所定数のビットのレベルがすべて同じ場合には、少なくとも1つのレベルが他と相違する前記所定数のビットを出力し、前記所定数のビットのレベルに不一致の部分がある場合には、すべてが同一レベルの前記所定数のビットを出力する、出力インタフェース回路。前記外部から入力されたNビットのデータをラッチする第1のラッチ用レジスタと、前記第1のラッチ用レジスタからラッチされたNビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第1のシフトレジスタとをさらに備え、前記出力バッファは、前記第1のシフトレジスタの出力と接続され、前記ダミーデータ生成回路で生成されたNビットのダミーデータをラッチする第2のラッチ用レジスタと、前記第2のラッチ用レジスタからラッチされたNビットのデータを受けて保持し、シフト動作を行なう並列入力直列出力形の第2のシフトレジスタとをさらに備え、前記トランジスタの制御電極は、前記第2のシフトレジスタの出力と接続される、請求項8記載の出力インタフェース回路。第1のクロックから、前記第1のクロックの周波数のN倍の周波数を有する第2のクロックを生成するPLL回路とをさらに備え、前記第1のラッチ用レジスタおよび前記第2のラッチ用レジスタは、前記第1のクロックに従ってラッチ動作を行ない、前記第1のシフトレジスタおよび前記第2のシフトレジスタは、前記第2のクロックに従ってシフト動作を行なう、請求項5、7または9記載の出力インタフェース回路。しかしながら、特許文献1に記載の装置では、電源電圧の変動を抑制するために、伝送データによって電流が消費されないときには、常にダミーデータによって電流を消費するようにしている。したがって、電源電圧の変動の抑制のために、多量の電流が消費されてしまう。それゆえに、本発明の目的は、多量の電流が消費されるのを防止しつつ、電源電圧の変動を抑制することができる出力インタフェース回路を提供することである。上記課題を解決するために、本発明の一実施形態の出力インタフェース回路は、外部から入力されたNビットのデータを1ビットずつシリアルに増幅して出力する出力バッファと、電源とグランドとの間に設けられ、制御電極が第1のノードに接続される第1のトランジスタと、第1のノードとグランドとの間に設けられた第1のキャパシタと、出力バッファと同じタイミングで外部から入力されたデータの各ビットを受け、出力が第1のノードに接続される制御用バッファと、電源とグランドとの間に設けられ、制御電極が第2のノードに接続される第2のトランジスタと、第2のノードとグランドとの間に設けられた第2のキャパシタと、出力バッファと同じタイミングで外部から入力されたデータの各ビットを受け、出力が第2のノードに接続される制御用インバータとを備える。本発明の一実施形態によれば、多量の電流が消費されるのを防止しつつ、電源電圧の変動を抑制することができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]構成図1は、本発明の実施形態の液晶テレビの構成を表わすブロック図である。図1を参照して、液晶テレビは、DTVDigitalTV9と、複数のテレビコントローラ3a~3fと、ソースドライバ2と、液晶パネル1とを備える。DTV9は、アンテナ若しくは外部映像信号源DVDDigitalVersatileDiskなどから入力された映像信号を液晶パネルのドット数に応じた映像信号に変換する。テレビコントローラ3a~3fは、ソースドライバ2に駆動信号を供給する。テレビコントローラ3a~3fは、入力IFInterface4と、駆動信号生成部5と、映像補正部6と、出力IF7とを備える。入力IF4は、DTV9から出力される信号を取込む。駆動信号生成部5は、液晶パネル1を駆動するための駆動信号を生成する。映像補正部6は、液晶パネル1での表示が鮮明となるように駆動信号を補正する。出力IFは7、映像補正部6で補正された差動の駆動信号をソースドライバに供給する。ソースドライバ2は、駆動信号に従って、液晶パネル1を駆動する。出力IF図2は、第1の実施形態の出力IFの構成を表わす図である。図2を参照して、この出力IF7は、PLLPhaseLockedLoop8と、第1ラッチ用レジスタ14と、第1シフトレジスタ16と、ノーマル出力バッファ10と、ダミーデータ生成回路60と、第2ラッチ用レジスタ18と、第2シフトレジスタ20と、ダミー出力バッファ12とを備える。第1ラッチ用レジスタ14と、第1シフトレジスタ16と、第2ラッチ用レジスタ18と、第2シフトレジスタ20は、28ビットの記憶容量を有する。PLL8は、80MHzのシステムクロックSCLKを受けて、2.24GHz=80MHz×28のシリアル出力クロックSRCLKを第1シフトレジスタ16および第2シフトレジスタ20へ供給する。第1ラッチ用レジスタ14は、システムクロックSCLKに従って、同時に並列に外部から伝送されてくる28ビットのノーマルデータをラッチして、第1シフトレジスタ16へ出力する。28ビットのノーマルデータは、液晶パネルの1画素分のデータである。一例として、ノーマルデータの第0~第3ビットは制御データであり、第4~第11ビットはRレッドの画素値であり、第12ビット~第19ビットはGグリーンの画素値であり、第20~第27ビットはBブルーの画素値である。第1シフトレジスタ16は、シリアル出力クロックSRCLKに従って、保持しているノーマルデータのシフト動作を行なう。ノーマル出力バッファ10は、第1シフトレジスタ16から出力されるノーマルデータを1ビットずつシリアルに増幅して、差動増幅信号VP,VNを出力する。ダミーデータ生成回路60は、外部から伝送されてくる28ビットのノーマルデータに基づいて、28ビットのノーマルデータに基づいて、28ビットのダミーデータを生成する。ダミーデータ生成回路60は、28ビットのノーマルデータを4ビットの単位に分割する。ダミーデータ生成回路60は、分割した各単位について、4ビットのレベルがすべてHレベルまたはLレベルの場合には、すべてがLレベルである4ビットを出力する。ダミーデータ生成回路60は、分割した各単位について、4ビットのレベルがすべてHレベルまたはLレベルではない場合には、1つのビットのレベルが他の3ビットと相違するような4ビットを出力する。具体的には、ダミーデータ生成回路60は、第2シフトレジスタ20の第4×i、第4×i1、第4×i3i=0~6ビットにLレベルを出力する。ダミーデータ生成回路60は、4ビットごとに、NOR回路21と、AND回路22と、OR回路23とを備える。たとえば、NOR回路21は、第0~第3ビットのノーマルデータを受けて、すべてがLレベルである場合に限り、Hレベルを出力する。AND回路22は、第0~第3ビットのノーマルデータを受けて、すべてがHレベルである場合に限り、Hレベルを出力する。OR回路23は、AND回路21とNOR回路22の論理和を第2シフトレジスタ20の第2ビットに出力する。ダミーデータ生成回路60は、i=0~6について、第4×i~第4×i3ビットの4ビットが連続してHまたはLレベルであった場合に、第2シフトレジスタ20の第4×i2ビットにHレベルを出力する。ダミーデータ生成回路60は、第4×i~第4×i3ビットの4ビットが連続してHまたはLレベルではない場合に、第2シフトレジスタ20の第4×i2ビットにLレベルを出力する。第2ラッチ用レジスタ18は、システムクロックSCLKに従って、ダミーデータ生成回路60から同時に並列に出力されてくる28ビットのダミーデータをラッチして、第2シフトレジスタ20へ出力する。第2シフトレジスタ20は、シリアル出力クロックSRCLKに従って、保持しているダミーデータのシフト動作を行なう。ダミー出力バッファ12は、第2シフトレジスタ20から出力されるダミーデータを1ビットずつシリアルに増幅して、差動増幅信号DVP,DVNを出力する。ノーマルデータのビットがノーマル出力バッファ10に入力されるのと同じタイミングで、ダミーデータの対応するビットがダミー出力バッファ12に入力される。この差動信号DVP、DVNは、出力IFの外部へは出力されない。参考図3は、従来の出力IFの構成を表わす図である。図3を参照して、この出力IF7は、PLL8と、ラッチ用レジスタ140と、シフトレジスタ116と、出力バッファ110とを備える。PLL8、ラッチ用レジスタ140、シフトレジスタ116、出力バッファ110は、それぞれ、図2のPLL8、第1ラッチ用レジスタ14、第1シフトレジスタ16、ノーマル出力バッファ10と同様のものである。動作図4は、従来の出力IFの動作例を表わす図である。図4では、ノーマルデータの第0~第3ビットがLLLLで、第4~第7ビットがLLLLで、第8~第11ビットがLLLHで、第12~第15ビットがLHLHで、第16~第19ビットがLHHHで、第20~第23ビットがLLLHで、第24~第27ビットがHHHHの場合のノードAの電圧および電源電圧VDDの時間変化を表わす。図4に示すように、ノードAの電圧レベルが変動するときには、電源と接続される図示しないキャパシタンスに対して充放電が行なわれるので、電源電圧VDDの大きさは減少する。電源電圧VDDの大きさが小さいと、電源電圧VDDで動作する出力IFを構成しているトランジスタの動作速度が遅くなり、出力IFに入力されたデータは、相対的に大きな遅延量で出力される。一方、ノードAの電圧レベルが一定を維持するときには、電源と接続される図示しないキャパシタンスに対して充放電が行なわれないので、電源電圧VDDの大きさは減少せずに、高い値を維持する。電源電圧VDDの大きさが高いと、電源電圧VDDで動作する出力IFを構成するトランジスタの動作速度が速くなり、出力IFに入力されたデータは、相対的に小さな遅延量で出力される。図4の例では、電源電圧VDDの大きさが高い期間が比較的長く続くので、出力IFを構成するトランジスタの動作速度が速くなり、出力IFに入力されたデータは、相対的に小さな遅延量で出力される。出力IFから出力されたデータを受ける受信側の機器は、データを取込むタイミングを相対的に小さな遅延量のデータに合わせて調整する。図4の例では、その後、電源電圧VDDの大きさが低くなり、出力IFを構成するトランジスタの動作速度が遅くなり、出力IFに入力されたデータは、相対的に大きな遅延量で出力される。しかし、受信側の機器は、調整したタイミングでデータを取込めずに、データをとりこぼしてしまう。図5は、第1の実施形態の出力IFの動作例を表わす図である。図5では、図4と同様に、ノーマルデータの第0~第3ビットがLLLLで、第4~第7ビットがLLLLで、第8~第11ビットがLLLHで、第12~第15ビットがLHLHで、第16~第19ビットがLHHHで、第20~第23ビットがLLLHで、第24~第27ビットがHHHHの場合のノードA、ノードBの電圧および電源電圧VDDの時間変化を表わす。図5に示すように、ダミーデータの第0~第1、第3~第5、第7~第9、第11~第13、第15~第17、第19~第21、第23~第25、第27ビットは、ノーマルデータのレベルに係らず、Lレベルである。ノーマルデータの第0~第3ビットについて、4ビットが連続してLであるから、ダミーデータの第2ビットがHとなる。ノーマルデータの第4~第7ビットについて、4ビットが連続してLであるから、ダミーデータの第6ビットがHとなる。ノーマルデータの第8~第11ビットについて、4ビットが連続してLまたはHではないから、ダミーデータの第10ビットがLとなる。ノーマルデータの第12~第15ビットについて、4ビットが連続してLまたはHではないから、ダミーデータの第14ビットがLとなる。ノーマルデータの第16~第19ビットについて、4ビットが連続してLまたはHでないから、ダミーデータの第18ビットがLとなる。ノーマルデータの第20~第23ビットについて、4ビットが連続してLまたはHではないから、ダミーデータの第22ビットがLとなる。ノーマルデータの第24~第27ビットについて、4ビットが連続してHであるから、ダミーデータの第26ビットがHとなる。ダミーデータの第2、第6、第26ビットがHとなるので、これらのビットで図示しないキャパシタンスに対して充放電が行なわれるので、電源電圧VDDの大きさは減少する。これによって、図4に示したような、電源電圧VDDの大きさが高い期間が比較的長く続き、その結果、受信側の機器が、出力IFから出力される遅延量の少ないデータに合わせて受信タイミングを調整してしまうのを防止することができ、受信側の機器でデータの取りこぼしが起こるのを回避することができる。なお、本実施の形態では、ダミーデータ生成回路60は、ノーマルデータを4ビット単位に分割し、各分割単位について、ダミーデータの3ビットをLに固定し、ダミーデータの1ビットをノーマルデータの変動に応じてLまたはHに設定したが、これに限定するものではない。たとえば、4ビットのノーマルデータがすべて同じ場合には、LLLLのダミーデータを生成し、4ビットのノーマルデータの一部が異なる場合には、少なくとも1ビットが他の3ビットと相違するようなダミーデータLHLH、HLHLなどを生成することとしてもよい。[第2の実施形態]構成図6は、第2の実施形態の出力IFの構成を表わす図である。図6の出力IFが、図2の出力IFと相違する点は、ダミー出力バッファ12の代りに、MOSトランジスタTr0を備える点である。NMOSトランジスタTr0は、電源と、グランドとの間に設けられ、ゲートが第2シフトレジスタ20の出力に接続される。ノーマルデータのビットがノーマルバッファに入力されるのと同じタイミングで、ダミーデータの対応するビットがNMOSトランジスタTr0のゲートに入力される。第2シフトレジスタ20からHレベルのビットが出力された場合には、NMOSトランジスタTr0がオンし、電源からグランドへ電流が向かって流れることによって、電源電圧VDDは、減少する。動作第2の実施形態の出力IFの電源電圧VDDの変動は、第1の実施形態の出力IFの電源電圧VDDの変動と同様である。第1の実施形態で説明したように、ノーマルデータの第0~第3ビットがLLLLで、第4~第7ビットがLLLLで、第8~第11ビットがLLLHで、第12~第15ビットがLHLHで、第16~第19ビットがLHHHで、第20~第23ビットがLLLHで、第24~第27ビットがHHHHの場合には、ダミーデータの第2、第6、第26ビットがHとなり、これらのビットでトランジスタTr0を介して放電が行なわれるので、電源電圧VDDの大きさは減少する。これによって、図4に示したような、電源電圧VDDの大きさが高い期間が比較的長く続くのを防止することができ、図4で説明したような受信側の機器でデータの取りこぼしが起こるのを回避することができる。また、第2の実施形態では、第1の実施形態のような大面積を占めるダミーバッファを設けないので、出力IFの大きさを小さくすることができる。[第3の実施形態]図7は、第3の実施形態の出力IFの構成を表わす図である。図7を参照して、この出力IFは、PLL8と、ラッチ用レジスタ140と、シフトレジスタ116と、出力バッファ110と、NMOSトランジスタTr1と、NMOSトランジスタTr2と、キャパシタ43と、キャパシタ44と、制御用バッファ41と、制御用インバータ42とを備える。PLL8、ラッチ用レジスタ140、シフトレジスタ116、出力バッファ110は、それぞれ、図2のPLL8、第1ラッチ用レジスタ14、第1シフトレジスタ16、ノーマル出力バッファ10と同様のものである。NMOSトランジスタTr1は、電源と、グランドとの間に設けられ、ゲートがノードBに接続される。NMOSトランジスタTr2は、電源と、グランドとの間に設けられ、ゲートがノードCに接続される。キャパシタ43は、ノードBとグランドとの間に設けられる。キャパシタ44は、ノードCとグランドとの間に設けられる。制御用バッファ41は、出力バッファ110と同じタイミングでノーマルデータの各ビットを受けて、出力がノードBに接続される。制御用インバータ42は、出力バッファ110と同じタイミングでノーマルデータの各ビットを受けて、出力がノードCに接続される。動作図8は、第3の実施形態の出力IFの動作例を表わす図である。ノーマルデータがLHHHHLHLHLLLLHの場合、ノードAの電圧は、図8に示すように変化する。制御用バッファ41の出力と接続するノードBは、ノードAの電圧がHレベルを維持すると、次第に増加し、ノードAの電圧がLレベルになると、急激に低下する。NMOSトランジスタTr1は、ノードBの電圧が一定値以上となると、オンとなり、一定値未満になるとオフとなる。ノードAの電圧の反転パターンを図8において/Aとして示す。制御用インバータ42の出力と接続するノードCは、/AがHレベルを維持すると、次第に増加し、/AがLレベルになると、急激に低下する。NMOSトランジスタTr2は、ノードCの電圧が一定値以上となると、オンし、一定値未満になるとオフする。NMOSトランジスタTr1またはNMOSトランジスタTr2がオンになると、電源からグランドへ電流が流れることによって、図8の最下段に示すように、電源電圧VDDは減少する。図8の最上段に示すように、このような対策を施さない従来の出力IFでは、電源電圧VDDの変動の差が大きかったのに対して、図8の最下段に示すように、本実施の形態では、電源電圧VDDの変動の差を少なくすることができる。これによって、出力IFを構成するトランジスタの速度のばらつきが減少し、受信側の機器でデータの受信タイミングを調整するのが容易となり、データの取りこぼしが起こるのを回避することができる。[第4の実施形態]図9は、第4の実施形態の出力IFの構成を表わす図である。図9を参照して、この出力IFは、PLL8と、第1ラッチ用レジスタ14と、第1シフトレジスタ16と、ノーマル出力バッファ10と、変動判定回路30と、第2ラッチ用レジスタ18と、第2シフトレジスタ20と、遅延回路34と、セレクタ50とを備える。PLL8、第1ラッチ用レジスタ14、第1シフトレジスタ16、ノーマル出力バッファ10、第2ラッチ用レジスタ18、第2シフトレジスタ20は、それぞれ、図2で説明したものと同様のものである。変動判定回路30は、28ビットのノーマルデータを7ビットの単位に分割する。変動判定回路30は、分割した各単位について、隣接するビットのレベルからレベルが変化するビットの数をカウントする。変動判定回路30は、カウント結果が所定の閾値3を越える場合には、7ビットのHを出力し、カウント結果が所定の閾値3以下の場合には、7ビットのLを出力する。第1ラッチ用レジスタ14と、セレクタ50との間は、第1のパスPA1と、第2のパスPA2の2つの経路で接続される。第1のパスPA1には、遅延回路34が設けられていないが、第2のパスPA2には、遅延回路34が設けられる。遅延回路34は、2つのインバータからなる。ここで、遅延回路34による遅延量は、電源電圧VDDが高いときの出力IFを構成するトランジスタの入出力の遅延量すなわち、入力されたタイミングと出力されるタイミングとの差と、電源電圧VDDが低いときの出力IFを構成するトランジスタの入出力の遅延量との差とする。第1のパスPA1におけるデータの伝送遅延量は、第2のパスPA2におけるデータの電装遅延量よりも小さい。セレクタ50は、第2シフトレジスタ20から出力されるデータがHレベルの場合に、第1のパスPA1とノーマル出力バッファ10とを接続する。セレクタ50は、第2シフトレジスタ20から出力されるデータがHレベルの場合に、第2のパスPA2とノーマル出力バッファ10とを接続する。入出力例図10は、変動判定回路30の入出力の例を表わす図である。図10では、ノーマルデータの第0ビットD0、第1ビットD1、第2ビットD2、第3ビットD3、第4ビットD4、第5ビットD5、第6ビットD6のデータの入力に対する変化数と、出力されるデータを示している。たとえば、D0、D1、D2、D3、D4、D5、D6がそれぞれ、H、H、L、H、H、H、Hの場合には、変化数が2であり、閾値3を越えないので、変動判定回路30は、7ビットのL、L、L、L、L、L、Lを第2シフトレジスタ20の第0~第6ビットへ出力する。一方、D0、D1、D2、D3、D4、D5、D6がそれぞれ、H、H、L、H、H、L、Hの場合には、変化数が4であり、閾値3を越えるので、変動判定回路30は、7ビットのH、H、H、H、H、H、Hを第2シフトレジスタ20の第0~第6ビットへ出力する。動作図11は、第4の実施形態の出力IFの動作例を表わす図である。図11に示すように、ノーマルデータは、第0~第6ビットがHHHHHHHで、第7~第13ビットがHLHLHLHで、第14ビット~第20ビットがHHHHHLHである。ノーマルデータの第0~第6ビットでは充放電が起こらず、第14ビット~第20ビットでは充放電の回数は少ないため、これらのビットでは、電源電圧VDDは高い値を維持する。その結果、電源電圧低下によるノーマル出力バッファ10からの出力の遅延は発生しない。ノーマルデータの第7~第13ビットでは、充放電の回数が多いため、電源電圧VDDは減少する。その結果、電源電圧低下によるノーマル出力バッファ10からの出力の遅延が発生する。一方、第0~第6ビットにおいては、変動判定回路30のカウント結果は0であり、3以下なので、変動判定回路30は、7ビットのLLLLLLLを出力する。セレクタ50は、第2のパスPA2とノーマルバッファとを接続する。これによって、遅延回路34を経由することによるノーマル出力バッファ10からの出力の遅延が発生する。第7~第13ビットにおいては、変動判定回路30のカウント結果は6であり、3を越えるので、変動判定回路30は、7ビットのHHHHHHHを出力する。セレクタ50は、第1のパスPA1とノーマルバッファとを接続する。これによって、遅延回路34を経由することによるノーマル出力バッファ10からの出力の遅延が発生しない。第14ビット~第20ビットにおいて、変動判定回路30のカウント結果は1であり、3以下なので、変動判定回路30は、7ビットのLLLLLLLを出力する。セレクタ50は、第2のパスPA2とノーマルバッファとを接続する。これによって、遅延回路34を経由することによるノーマル出力バッファ10からの出力の遅延が発生する。以上より、ノーマルデータの第0~第6ビットでは、遅延回路34を経由することによるノーマル出力バッファ10の出力の遅延が発生し、ノーマルデータの第7~第13ビットでは、電源電圧低下によるノーマル出力バッファ10の出力の遅延が発生し、ノーマルデータの第14~第20ビットでは遅延回路34を経由することによるノーマル出力バッファ10の出力の遅延が発生する。したがって、ノーマルデータの第0~第20ビットのいずれのビットにおいても、ノーマル出力バッファ10の出力の遅延が発生するため、受信側の機器でノーマルデータの受信タイミングを調整することが容易となり、ノーマルデータの取りこぼしが発生するのを防止することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"