"外部電圧を受ける第1のノードと、接地電圧を受ける第2のノードと、前記第1および第2のノードの間に並列に接続される保護回路および被保護素子を備え、前記保護回路は、エミッタが前記第2のノードに接続される横型IGBTと、アノードが前記横型IGBTのコレクタに接続され、カソードが前記第1のノードに接続されるアバランシェダイオードと、前記第1および第2のノードの間に接続され、前記横型IGBTのゲートに接続されるクランプ駆動回路とを含む半導体装置。前記クランプ駆動回路は、前記第1および第2のノードの電圧に基づいて、前記横型IGBTのゲートに信号を出力する、請求項1に記載の半導体装置。前記クランプ駆動回路は、前記第1のノードに一端が接続された負荷抵抗と、前記負荷抵抗の他端にカソードに接続され、直列接続される第1のアバランシェダイオード群と、前記第1のアバランシェダイオード群のアノードがカソードに接続される第2のアバランシェダイオードと、前記第1のアバランシェダイオード群と前記第2のアバランシェダイオードとの接続ノードと前記第2のノードとの間に前記第2のアバランシェダイオードと並列に接続される放電抵抗とを含み、前記接続ノードは、前記横型IGBTのゲートに接続される、請求項1に記載の半導体装置。前記アバランシェダイオードは、ダイオード接続されたトランジスタを含む、請求項1に記載の半導体装置。半導体基板の主表面上に形成された第1導電型の半導体層を備え、前記半導体層は横型IGBTとアバランシェダイオードを含み、前記横型IGBTは、前記半導体層の表面から深さ方向に形成された前記第1導電型のコレクタ領域と、前記半導体層の表面から深さ方向に形成された前記第1導電型のエミッタ領域と、前記エミッタ領域を周方向と下方から取り囲むように、前記半導体層に形成された第2導電型の第1のウェル領域と、前記半導体層と前記エミッタ領域との間に位置する前記第1のウェル領域の上に形成された第1のゲート電極とを有し、前記アバランシェダイオードは、前記コレクタ領域と、前記コレクタ領域を周方向と下方から取り囲むように、前記半導体層に形成された前記第2導電型の第2のウェル領域とを有し、前記第2のウェル領域の近傍に形成する前記第1導電型のバッファ領域をさらに備える半導体装置。前記バッファ領域は、前記エミッタ領域より前記コレクタ領域に近い領域に形成された、請求項5に記載の半導体装置。前記横型IGBTのゲート長に沿う方向に前記半導体装置を切断した断面図において、前記コレクタ領域の中心から前記コレクタ領域の端部までの距離は、前記コレクタ領域の中心から前記エミッタ領域の中心までの距離の4分の1から2.8分の1である、請求項5に記載の半導体装置。特開2010-205808号公報特許文献1と特開2010-278188号公報特許文献2は共に保護素子としてIGBTを使用するものであるが、電源電圧が重畳されているサージ印加されると容易に電源短絡を起こしてしまう問題があった。また、従来のESD保護回路は保護に必要とされる降伏電流電圧特性とサージ耐性を両立させるために低圧デバイスの積層構造をとる必要があった。そのため埋め込み拡散層や深い高濃度拡散層を用いた縦型デバイス構造が必要となり高耐圧素子の保護用としては保護素子のサイズが大きく、プロセス工数が増加しがちで低コスト化しにくい問題があった。さらに、ラッチアップ試験からサージ印加後に直流電圧が継続して印加されるとIGBTはオン状態を保ったままとなり、直流電圧の電圧値によっては、素子破壊する可能性があるという問題もあった。本発明の目的は、上記問題を解決するため、横型IGBTのコレクタ領域側にPN接合によりアバランシェダイオードをさらに設けることにより、ESD保護回路の面積および製造コストを減少させ、かつ、直流電流が重畳した場合にも素子破壊を防止するESD保護回路を提供することを目的とする。さらにこのESD保護回路を含む半導体装置を提供することを目的とする。本発明の一実施例に係る半導体装置は、外部電圧を受ける第1のノードと、接地電圧を受ける第2のノードと、第1および第2のノードの間に並列に接続される保護回路および被保護素子を備え、保護回路は、エミッタが第2のノードに接続される横型IGBTと、アノードが横型IGBTのコレクタに接続され、カソードが第1のノードに接続されるアバランシェダイオードと、第1および第2のノードの間に接続され、横型IGBTのゲートに接続されるクランプ駆動回路とを含む。本発明の一実施例に係る半導体装置によれば、横型IGBTのコレクタ領域側にPN接合によりアバランシェダイオードをさらに設けることにより、製造コストの減少および直流電流が重畳した場合にも被保護素子破壊を防止することができる。半導体装置のチップ面積を増加させることなく、高性能なESD耐圧を確保することが可能となり、半導体装置の性能を向上させることができる。以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。[実施の形態の半導体装置の全体構成]図1は、半導体装置1の概略的なフロアレイアウトである。図1を参照して、半導体装置1は、高耐圧ドライバ2と、論理回路3と、アナログ回路4と、I/O回路5とを含む。I/O回路はさらにESD保護回路10を含む。高耐圧ドライバとして、たとえば、PDPPlasmaDisplayPanelやLCDLiquidCrystalDisplayに用いられる高耐圧ドライバが考えられる。ESD保護回路10により、ESDサージ電圧から高耐圧ドライバ2、論理回路3、アナログ回路4等は保護される。[実施の形態1]図2は、半導体装置1に含まれるESD保護回路10を概略的に示す回路図である。このESD保護回路10は、半導体装置1の端子ごとに設けられる。ここでは、1つの端子に対するESD保護回路10について説明する。図2を参照して、ESD保護回路10は、横型IGBT100と、アバランシェダイオード200と、アクティブクランプ駆動回路300と、保護される被保護素子400とを含む。入出力である端子21と接地端子22との間に保護される被保護素子400が接続される。横型IGBT100のコレクタ端子側に直列にアバランシェダイオード200のアノードが接続される。また、アバランシェダイオード200のカソードが端子21に接続され、横型IGBT100のエミッタ電極12が接地端子22に接続される。横型IGBT100のゲート電極は、アクティブクランプ駆動回路300からの出力を受ける。アクティブクランプ駆動回路300は、たとえば、端子21に供給される電圧が過電圧の状態の場合に、ノード23に電圧を供給し、横型IGBT100のゲートに電圧を印加させる。この印加電圧により、横型IGBT100がオン状態となり、アバランシェダイオード200を介して、端子21から接地端子22へ降伏電流が流れる。これにより、端子21の電圧状態が適正状態となる。直流電流が重畳した場合にも素子破壊を防止するため、アバランシェダイオード200は、電源電圧程度の降伏電圧を有する。なお、アバランシェダイオード200の構成としては、以下に説明するようにPN接合によるダイオードの構成に限定されることなく、ダイオード接続されたトランジスタでも実現できる。たとえば、GGNMOSGate-groundedNMOSを用いることができる。12Vの電源用途では、横型IGBTの保持電圧が数V程度ある事を考慮すればGGNMOSを1~2段のスタックで代用することができる。しかしながら、この場合のチップ面積は、横型IGBT100のチップ面積を用いる場合と比較して約2~3倍増加する。さらに、横型IGBT100では、40V程度の耐圧を得るためにGGNMOSでは複数段用いる必要はなく、チップ面積もさらに小さくできる。なお、GGPMOSGate-groundedPMOSを用いれば、保持電圧が高く取れる。しかし、クランプ抵抗が高く、高電流での降伏電圧を制御することが難しい。さらに、破壊電流自体も小さいのでチャネル幅を増やす必要がありチップ面積を減らすことが難しい。図3は、アクティブクランプ駆動回路300の概略的な回路図である。図3を参照して、アクティブクランプ駆動回路300は、端子21と接地端子22との間に他の素子と同等に並列接続される。その制御出力が横型IGBT100のゲート電極13に接続される。アクティブクランプ駆動回路300は、保護電圧調整用アバランシェダイオード群301と、ゲート保護アバランシェダイオード302と、制限抵抗303と、放電抵抗304とを含む。保護電圧調整用アバランシェダイオード群301は、複数のアバランシェダイオード301a、...、301nをさらに含む。端子21に過電圧が印加された場合には、保護電圧調整用アバランシェダイオード群301に含まれるアバランシェダイオード301a、...、301nのアバランシェ降伏によって、保護電圧調整用アバランシェダイオード群301が導通状態になる。これにより、横型IGBT100のゲート電極は、Hレベルの信号を受け、横型IGBT100はオン状態となる。このとき、横型IGBT100を介して、過電圧が印加されている端子21から接地端子22へ電流が流れ、被保護素子400が過電圧から保護される。ただし、ノード23が受ける電圧が大きすぎると、横型IGBT100が破壊されてしまうため、その保護のためにゲート保護アバランシェダイオード302を設けている。具体的には、ノード23に供給される電圧が大きい場合は、ゲート保護アバランシェダイオード302がアバランシェ降伏し、接地端子22へ電流を流すことになる。これにより、横型IGBT100のゲート電極13に、横型IGBT100が破壊されるような、高電圧が印加されることなく、端子21の過電圧の状態に応じて、横型IGBT100がオン/オフされる。なお、制限抵抗303は、保護電圧調整用アバランシェダイオード群301に過電流を流さないために設けられたものである。また、放電抵抗304は、端子21に過電圧がかかっていないときに、横型IGBT100のゲート電極13の電圧がフローティングになってしまうことを防止するために設けられたものである。図4は、ESD保護回路10の電気的特性を説明するための図である。図4を参照して、横軸にコレクタ電圧Vcが示され、縦軸にアバランシェダイオード200と横型IGBT100を流れるコレクタ電流Icが示される。ESD保護回路10と被保護素子400の降伏特性は、それぞれ実線と破線とで示されている。被保護素子400を過電圧から保護する観点からESD保護回路10の降伏特性のトリガ電圧Vt1は、被保護素子400の降伏電圧Vbrより低い電圧に設定される。また、ESD保護回路10の降伏特性のホールド電圧Vhは、被保護素子の電源電圧を含め、高耐圧素子のスイッチングなど通常の回路動作上発生する上限の電圧よりも高い電圧に設定される。上記のようにESD保護回路10の降伏特性を設定することによって、端子21に過電圧が印加された場合に、ESD保護回路10が被保護素子400より低い電圧で降伏状態にさせることができる。ESD保護回路10が導通状態になり、過電圧を接地端子22から放電でき、被保護素子400を保護できる。一方、ホールド電圧Vhが、被保護素子400の上限の電圧より高電圧のため、通常動作時において、横型IGBT100がオン状態になることなく、被保護素子400は、適正な動作を行なえる。なお、アバランシェダイオード200の降伏電圧は電源電圧と同等かそれ以上の高電圧とする。横型IGBT100の降伏電圧は、アクティブクランプ駆動回路300の動作電圧すなわち保護電圧調整用アバランシェダイオード群301の降伏電圧とゲート保護アバランシェダイオード302の降伏電圧との総和よりも高くなるように設定される。図5は、TLPTransmissionLinePulse測定による電圧電流特性を示す図である。図5を参照して、縦軸にコレクタ電流Icが示され、横軸上段にリーク電流ILが示され、横軸下段にコレクタ電圧Vcが示される。グラフAには、リーク特性が示されている。一方、グラフBには、コレクタ電流Ic-コレクタ電圧Vcとの特性が示されている。グラフA,Bを参照して、コレクタ電圧Vcが40V以上の電圧になるとESD保護回路10が動作を開始する。その後60V程度までコレクタ電圧Vcが過電圧になると、降伏状態となり、導電状態のため50V程度ホールド電圧Vhまで電圧が減少するスナップバック状態。さらに、再度電圧が60V程度まで再増加する。リーク電流の発生前までは横型IGBT100が降伏状態になっている。そのためサージ電流が通電されるが、被保護素子400にそのストレスが印加されない。すなわち、このときには被保護素子400はまだ素子破壊されていない。横型IGBT100は、サステイン動作により高い電流密度と高い降伏電圧かつ低いクランプ抵抗でESDサージに耐えることができる。次に、コレクタ電流Icが約2.5A、コレクタ電圧Vcが約65Vになったときについて、このとき急激にリーク電流が増加している。これは、リーク電流により被保護素子400が破壊されたために生じた現象である。そうすると、被保護素子400の降伏電圧として70V程度以上であれば、放電抵抗1.5KΩ、放電容量100pFのHBMHuman-Body-Modelにおいて印加電圧が4kV程度であっても、被保護素子400は、ESD保護回路10によって十分に保護することができる。なお、上記の測定は、TLP試験機を用いて100nsのパルスをESD保護回路10に印加し、電圧電流特性を測定することで容易に取得できる。このときの横型IGBTの実効面積3500μm2、チャネル長180μmである。また、横型IGBT100は、たとえばGGNMOSの降伏電圧と比較しても、非常に高い電圧であり、被保護素子400の保護の目的では、GGNMOSのようにスタック構成にすることよるチップ面積の増大またはクランプ抵抗の増大を引き起こさない。[実施の形態2]図6は、実施の形態2に係る横型IGBT100とアバランシェダイオード200との平面図である。図7は、実施の形態2において、図6に示す断面線VII-VIIにおける断面図である。図8は、実施の形態2において、図7に示す断面図を拡大した図である。図6を参照して、コレクタ電極11を取り囲むようにゲート電極106aが配置され、さらにこのゲート電極106aを取り囲むようにゲート電極13が配置される。さらに、このゲート電極13を取り囲むようにエミッタ領域が配置されている。このエミッタ電極12は、他の横型IGBTのエミッタ電極と共通化され、同じ電位となる。このエミッタ電極12をさらに取り囲むように、横型IGBTの素子分離用のトレンチ分離絶縁膜115aに配置されている。図7、図8を参照して、アバランシェダイオードを含む横型IGBTの構造図は横型IGBT100のコレクタ領域内にアバランシェダイオード200を一体的に集積した構成した例を示す。ここでは、SOISiliconOnInsulator構造のNチャネル型の横型IGBTについて説明する。シリコンの支持基板110の上に埋め込み酸化膜109を介在させてN-エピタキシャル層101が形成されている。ここでは、SOI構造の横型IGBTで説明するが、これに限らず、たとえばバルク基板を用いることもできる。Nチャネル型の横型IGBT100が形成されている。N-エピタキシャル層101の表面から所定の深さにわたり、横型IGBT100のコレクタ領域としてのPウェル104が形成されている。Pウェル104とN-エピタキシャル層101との接合面はPN接合面となる。そのPウェル104を周囲から取り囲むように、N-エピタキシャル層101の表面にLOCOSLocalOxidationofSilicon酸化膜111bが形成されている。そのN拡散層103を側方と下方から取り囲むように、N-エピタキシャル層101の表面から所定の深さにわたりPウェル102が形成されている。Pウェル102は、LOCOS酸化膜111bとの間にN-エピタキシャル層101の表面が露出するように形成されている。こうして、エミッタ領域としてのN拡散層103は、Pウェル102を介在させてN-エピタキシャル層101とは隔てられている。N拡散層103とN-エピタキシャル層101とによって挟まれたPウェル102の領域上に、ゲート絶縁膜図示せずを介在させてゲート電極13が形成されている。ゲート電極13は、そのPウェル102の領域からLOCOS酸化膜111bの外周部分を覆うように形成されている。一方、ゲート電極106aは、Pウェル104の領域からLOCOS酸化膜111bの外周部分を覆うように形成されている。このゲート電極106aは、端子21の電位とコレクタ領域であるPウェル104の電位との範囲になるよう制限されており、拡散接合の表面でのチャネルリークを防ぐ。なお、ゲート電極106aの電位を上記の範囲に固定せず、浮遊電極としてもよい。素子形成領域のN-エピタキシャル層101およびLOCOS酸化膜111bを覆うように、層間絶縁膜111が形成されている。その層間絶縁膜111の上には、Pウェル104と電気的に接続されるコレクタ電極11が形成されている。また、N拡散層103およびPウェル102と電気的に接続されるエミッタ電極12が形成されている。コレクタ領域であるPウェル104とN拡散層105との間のPN接合によって、コレクタ電流の流れる方向と逆方向に形成され10V程度の降伏電圧を有するアバランシェダイオード200を内包している。この横型IGBT100では、ゲート電極13に所定のしきい値電圧以上の電圧を印加することにより、ゲート電極13の直下に位置するPウェル102の領域にチャネルが形成されて、エミッタ領域としてのN拡散層103からチャネルを経て、N-エピタキシャル層101へ電子が注入される。N-エピタキシャル層101に電子が注入されて蓄積されると、コレクタ領域としてのPウェル104とN-エピタキシャル層101とのPN接合面に順方向にバイアスが作用して、Pウェル104からN-エピタキシャル層101へ、少数キャリアとしてのホール正孔が注入される。これにより、N-エピタキシャル層101では、いわゆる伝導度変調と呼ばれる現象が起こりN-エピタキシャル層101の抵抗値が下がり、エミッタ領域であるN拡散層103とコレクタ領域であるPウェル104との間の導通が可能なオン状態になる。さらに、Nバッファ領域101aがエミッタ領域側よりもコレクタ領域側に近く配置されることにより、Pウェル104とN拡散層105のPN接合から生成されるアバランシェダイオードの降伏電圧およびサステイン電圧を制御できる。なお、上述したSOI構造の横型IGBTでは、Nチャネル型の横型IGBTを例に挙げて説明したが、Pチャネル型の横型IGBTにも適用することができる。図9は、実施の形態2のデバイスシミュレーション結果を示す図である。図9を参照して、ゲート電圧を0~12Vまで掃引し、そのときのコレクタ電流Ic-コレクタ電圧Vcの関係を示す。縦軸にコレクタ電流Icが示され、横軸にコレクタ電圧Vcが示される。なお、このシミュレーションでは通電による温度上昇の効果は取り入れていない。ゲート電圧Vgが10V程度で十分に印加されている場合に、ノード23が供給する電圧が13.0V程度この電圧をVaと称する。になると、コレクタ電流Icが流れる。このコレクタ電流Icの電流値は、0.6mA/μm程度で飽和する。一方、ノード23が供給する電圧が40V程度以上になると、急速にコレクタ電流Icが増加する。この電圧Vaによりコレクタ電流Icが流れはじめるのは、コレクタ領域内に形成したアバランシェダイオードの降伏特性によるものである。次に、図10は、実施の形態2にアクティブクランプ駆動回路300を含むデバイスシミュレーションの結果を示す図である。IGBT100の総ゲート幅Wtは909μmとし、保護電圧調整用アバランシェダイオード群301の降伏電圧は40Vとし、ゲート保護アバランシェダイオード302の降伏電圧は10Vと設定されている。ここで、総ゲート幅Wtは、ゲート電極13のエミッタ電極12側のゲート幅になる。すなわち、このゲート幅は、コレクタ電極11とエミッタ電極12との間の電流が流れる領域の総和である。1つの素子では、コレクタ電極11を挟んで両側に1本ずつゲート電極13がある。従って、素子全体として、この繰り返し構造を有する1つの素子を利用したゲート幅とゲート電極2本を乗じた長さが総ゲート幅となる。なお、このシミュレーションでは通電による温度上昇の効果は取り入れていない。図10を参照して、ノード23に供給される電圧が40V程度以下であれば、コレクタ電流Icはほとんど流れない。一方、被保護素子400においては、この40V程度の電圧範囲では被保護素子400の動作には影響しない。たとえば、ESD保護回路10に5A程度の高電流が流れる場合でも、アクティブクランプ駆動回路300は50V程度でクランプ動作しているため、8kV程度のHBMにおいても十分に被保護素子400を保護できる。降伏電圧が10VであるGGNMOSを用いて同様な効果を実現しようとすると、降伏電圧40Vを得るために、GGNMOSは、4段積みのスタック構造をとる必要があり、また、5Aの電流を流すためには、従来、ゲート幅W=500μm程度が必要である。従って、総ゲート幅Wtは2000μm程度必要となる。しかしながら、たとえば、SOI基板上の横型IGBTのコレクタ電極11-エミッタ電極12の間隔は、降伏電圧を100Vとすると10μm程度で構成できる。このコレクタ領域にアバランシェダイオードを内蔵しても2~3μm程度増加だけで対応できる。また、このコレクタ電極11-エミッタ電極12の間隔は5V系のGGNMOSのトランジスタサイズと略同等である。アクティブクランプ駆動回路300は電力消費が僅かなため小さな面積で構成できることから、この構造ではGGNMOSスタックのほぼ半分の面積で実施の形態2に示すESD保護回路が実現できる。実施の形態2にかかる横型IGBT100とアバランシェダイオード200との一体的に製造する製造方法の一例について簡単に説明する。図11~図20は、実施の形態2にかかる製造方法の一部を説明するための図である。なお、ここでは、図6~図8と同様に、SOI構造のNチャネル型の横型IGBT100とアバランシェダイオード200との製造工程のうち、特にN-エピタキシャル層101の形成工程以降の工程について簡単に説明する。また、図11~図20では、シリコンの支持基板110とその基板上の埋め込み酸化膜109が省略されている。ここでは、SOI構造の横型IGBTで説明するが、これに限らず、たとえばバルク基板を用いることもできる。図11を参照して、まず、半導体基板上にN-エピタキシャル層101が形成される。なお、貼り合せによるSOIプロセスにより、支持基板の上に埋め込み酸化膜109を介在させてN-エピタキシャル層が形成されてもよい。図12を参照して、N-エピタキシャル層101に半導体層の表面から所定の深さにわたりボトムNウェル101Pが形成される。図13を参照して、N-エピタキシャル層101にトレンチ分離絶縁膜115aを露出するトレンチが形成され、そのトレンチ内に所定のトレンチ分離絶縁膜115aが形成される。こうして、N-エピタキシャル層101では、トレンチ分離絶縁膜115aによって区画された素子形成領域が形成される。同時にN-エピタキシャル層101の所定の領域に、LOCOS酸化膜111bが形成される。図14~図15を参照して、ボトムNウェル101Pの半導体主表面層側にNウェル101Qが形成される。さらに、横型IGBT100が形成される素子形成領域ではPウェル102が形成される。また、アバランシェダイオード200が形成される素子形成領域ではPウェル104が形成される。図16を参照して、横型IGBT100が形成される素子形成領域では、所定のPウェル102の領域上にゲート絶縁膜図示せずを介在させてゲート電極が形成される。また、アバランシェダイオード200が形成される素子形成領域では、所定のPウェル104の領域上にゲート絶縁膜図示せずを介在させてゲート電極106aが形成される。図17を参照して、横型IGBT100が形成される素子形成領域では、Pウェル102に、エミッタ領域となるN拡散層103とP拡散層102aとが形成される。一方、アバランシェダイオード200が形成される素子形成領域では、Pウェル104に、アバランシェダイオード200のカソード領域となるN拡散層105が形成される。なお、このカソード領域は横型IGBT100のコレクタ領域でもある。図18を参照して、素子形成領域に形成された各素子を覆うように、層間絶縁膜111が形成され、その絶縁膜の上にレジストが塗布される。そのレジストに所定の写真製版処理を施すことにより、所定のレジストマスクが形成される。図19を参照して、横型IGBT100のエミッタ領域となるエミッタ電極およびアバランシェダイオード200のカソード領域となるカソード電極横型IGBT100のコレクタ電極とそれぞれ接続するために、リソグラフィおよびエッチング技術によりコンタクトホールが開口される。図20を参照して、上記形成したコンタクトホールに層間絶縁膜111の上に、たとえばスパッタリング法により金属膜を堆積させ、リソグラフィとエッチングで加工して配線が形成される。これにより、横型IGBT100のエミッタ電極とアバランシェダイオード200のカソード電極横型IGBT100のコレクタ電極を取り出すことができる。このように、アバランシェダイオード200を含む横型IGBT100は形成される。以上から、横型IGBT100のコレクタ領域であるN拡散層105にアバランシェダイオード200を内蔵することによって必要となるESD保護回路10の面積増加はコンタクトを共有する効果もあってごく僅かであり、GGNMOSなどの素子を直列接続する場合よりもESD保護素子の所要面積を減らす事ができる。図21~図23は、HBMにおける実施の形態2のコレクタ領域の温度分布のシミュレーション結果を示す図である。このシミュレーションの前提条件として、実効面積10000μm2のESD保護回路10Aに40Vの降伏電圧をもつ保護電圧調整用アバランシェダイオード群301を用いたアクティブクランプ駆動回路300も含まれる。また、図21~図23に記載される素子群は繰り返し構造の最小単位のものであるが、シミュレーション上では、境界条件も考慮されている。このESD保護回路10に対して、HBMを用い8kVのサージESD電圧を端子21に印加する。図21~図23を参照して、図21~図23の各図は、コレクタ領域となるN拡散層105の幅コレクタ領域をこの順で徐々に大きくしたものである。図21では、図22~図23と比べ、コレクタ領域の中心からエミッタ領域の中心まで距離Ptに対してコレクタ領域の中心からコレクタ領域の端点までの距離コレクタ領域長Lnが短い場合には、コレクタ領域となるN拡散層105の接合は不純物濃度が高く逆バイアス時の空乏層の広がりが少ないため電流密度が高くなり発熱が集中して温度が高くなる。たとえば、図21の場合は、730°C程度の温度上昇が見られる。一方、図22~図23のように、コレクタ領域の中心からエミッタ領域の中心まで距離Ptに対してコレクタ領域長Lnが増加した場合には、チャネルから遠い位置では電流密度は低くなり、具体的には、電流が流れにくくなる。すなわち、コレクタ領域長Lnが増加しても、その中央付近では、電流密度は低く、温度上昇の可能性も少ない。一方、チャネルに近い付近コレクタ領域の両端においては、電流密度が高くなり、発熱が集中して温度が高くなる。図22~図23でのコレクタ領域の最高温度は、それぞれ、約560°C、約570°C程度となり、図21と比べ最高温度が低下している。一方、コレクタ領域長Lnを増加させて続けても、上述の図22の最高温度と図23の最高温度を比較すれば、最高温度が常に低下するとは限らない。従って、コレクタ領域長Lnを最適値に設定することによって、最高温度の最小値を設定することができる。具体的には、コレクタ領域長Lnが最適値のときに、コレクタ領域の最高温度が最小値になり、ESD保護素子としてのマージンが大きくなる。このマージンについて、以下に、コレクタ領域長Lnとコレクタ電極-エミッタ電極間距離Ptとの割合がどの程度が望ましいのかを温度変化および総ゲート幅Wtとの関係も考慮して説明する。図24は、コレクタ領域の中心からエミッタ領域の中心まで距離Ptに対するコレクタ領域長Lnの割合コレクタ領域の割合Ln/Ptと最高温度dTmaxおよび総ゲート幅Wtの関係を説明するための図である。図24を参照して、横軸に、図7のコレクタ領域の中心からエミッタ領域の中心まで距離Ptに対するコレクタ領域長Lnが示され、縦軸に、最高温度dTmax単位は、degCと総ゲート幅Wt単位はμmが示される。コレクタ領域の割合が増加するにつれて、総ゲート幅Wtは減少する。具体的には、W1からW5まで、コレクタ領域の割合が増加するにつれて、その総ゲート幅Wtも略一定の傾きで減少する。一方、最高温度の変化は、コレクタ領域の割合が増加するにつれて、最高温度も減少する。すなわち、T4の段階であるLn/Pt=0.31程度において発熱する温度は約530degCとなり、最高温度の最小値となる。その後、コレクタ領域の割合が大きくなるとT5の段階まで最高温度が上昇する。従って、コレクタ領域長Lnが、コレクタ領域の中心からエミッタ領域の中心までの距離Ptの4分の1図24のT2から2.8分の1図24のT5程度、好ましくは略3分の1程度にすることによって、電流密度も低くなり、最高温度を低下させることができる。これにより、ESD保護回路10の温度特性のマージンが良くなり、ひいては、被保護素子400をESDサージ電圧からの保護する耐圧マージンも良くなる。以上説明したように、横型IGBTのコレクタ領域側にPN接合によりアバランシェダイオードをさらに設けることにより、ESD保護回路の面積および製造コストを減少させ、かつ、直流電流が重畳した場合にも素子破壊を防止することができる。半導体装置のチップ面積を増加させることなく、高性能なESD耐圧を確保することが可能となり、半導体装置の性能を向上させることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれない。"