"互いに交差する複数の行線及び列線、並びに、前記行線及び列線の各交差部に配置された可変抵抗素子を含む複数のメモリセルからなるメモリセル配列と、前記メモリセルにデータ消去/書き込み/読み出しに必要な選択電圧を印加するデコーダとを備え、前記行線の本数をM、前記列線の本数をN、前記選択電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する前記選択電圧の半分の電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流の比をkとした場合、M2<2×N×kなる関係があることを特徴とする半導体記憶装置。互いに交差する3方向をX方向、Y方向、Z方向とすると、X方向並びにY方向に広がる平面を主平面とする半導体基板と、Z方向に延びX方向に配列された複数の行線とX方向に延びZ方向に配列された複数の列線と前記複数の行線及び列線の各交差部に配置された可変抵抗素子を含む複数のメモリセルとからなる複数のメモリセル配列、並びに、所定の前記メモリセル配列の行線及びその他の前記メモリセル配列の行線間を接続するY方向に延びX方向に配列された複数の行線接続線を有し、前記半導体基板上に形成されたメモリセル配列ブロックと、前記メモリセルにデータ消去/書き込み/読み出しに必要な選択電圧を印加するデコーダとを備え、前記行線のX方向の配列数をN、前記行線のY方向の配列数をL、前記列線のZ方向の配列数をM、前記列線のシート抵抗に対する前記行線接続線のシート抵抗の比をr、前記選択電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する前記選択電圧の半分の電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する比をkとした場合、M2<2×N×k且つL2×M×r<2×N×kなる関係があることを特徴とする半導体記憶装置。前記メモリセルは、前記可変抵抗素子に直列接続された選択素子を有し、前記抵抗変化素子は、データ消去/書き込みにおいて、前記選択電圧の極性に拘わらず抵抗状態が変化する材料からなり、前記選択素子は、データ消去/書き込みにおいて、前記選択電圧の極性に拘わらず前記抵抗変化素子の抵抗状態を変化させる電流を流すことを特徴とする請求項1又は2記載の半導体記憶装置。前記デコーダは、前記複数のメモリセルのうちの選択セルにデータ消去/書き込み/読み出しする際、前記複数の行線のうちの前記選択セルに接続された選択行線に対して選択行線電圧を供給すると共に、その他の非選択行線に対して非選択行線電圧を供給する行線デコーダと、前記複数の列線のうちの前記選択セルに接続された選択列線に対して選択列線電圧を供給すると共に、その他の非選択列線に対して非選択列線電圧を供給する列線デコーダとを有し、前記選択列線電圧は、前記選択行線電圧に対し前記選択電圧分の電位差を有し、且つ、前記非選択行線電圧と実質同一であることを特徴とする請求項1~3のいずれか1項記載の半導体記憶装置。M2/2×N×k<M/√Nなる関係があることを特徴とする請求項1~4のいずれか1項記載の半導体記憶装置。本発明は、高集積化が容易な半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、互いに交差する複数の行線及び列線、並びに、前記行線及び列線の各交差部に配置された可変抵抗素子を含む複数のメモリセルからなるメモリセル配列と、前記メモリセルにデータ消去/書き込み/読み出しに必要な選択電圧を印加するデコーダとを備え、前記行線の本数をM、前記列線の本数をN、前記選択電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する前記選択電圧の半分の電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流の比をkとした場合、M2<2×N×kなる関係があることを特徴とする。実施形態に係る他の半導体記憶装置は、互いに交差する3方向をX方向、Y方向、Z方向とすると、X方向並びにY方向に広がる平面を主平面とする半導体基板と、Z方向に延びX方向に配列された複数の行線とX方向に延びZ方向に配列された複数の列線と前記複数の行線及び列線の各交差部に配置された可変抵抗素子を含む複数のメモリセルとからなる複数のメモリセル配列、並びに、所定の前記メモリセル配列の行線及びその他の前記メモリセル配列の行線間を接続するY方向に延びX方向に配列された複数の行線接続線を有し、前記半導体基板上に形成されたメモリセル配列ブロックと、前記メモリセルにデータ消去/書き込み/読み出しに必要な選択電圧を印加するデコーダとを備え、前記行線のX方向の配列数をN、前記行線のY方向の配列数をL、前記列線のZ方向の配列数をM、前記列線のシート抵抗に対する前記行線接続線のシート抵抗の比をr、前記選択電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する前記選択電圧の半分の電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する比をkとした場合、M2<2×N×k且つL2×M×r<2×N×kなる関係があることを特徴とする。以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。[第1の実施形態]先ず、第1の実施形態に係る半導体記憶装置の全体構成について説明する。図1は、第1の実施形態に係る半導体記憶装置の全体構成を示す斜視図である。通常のシリコンSi基板51半導体基板上に、通常用いられるプロセスにより、配線層を含むCMOS回路52が構成され、その上に複数のメモリセル部54を含む層53が形成されている。図1に示す各メモリセル部54は後述するメモリセル配列11に対応し、24nmのデザインルールで配線が形成されている。また、図1のドライバ、デコーダ及び上位ブロックを含む、通常の半導体記憶装置における周辺回路と呼ばれている部分は、CMOS回路52に含まれている。なお、CMOS回路52は、メモリセル部54との接続部を除き、メモリセル部54の配線よりも緩い、例えば90nmデザインルールで設計製作が行われる。各メモリセル部54の周囲には、CMOS回路52との電気的接続部図示せずが設けられる。これらのメモリセル部54と周辺の電気的接続部とを一単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部54を含む層53にはスルーホール図示せずが形成される。メモリセル部54の電気的接続部はこのスルーホールを介してCMOS回路52に接続される。メモリセル部54は、CMOS回路52によって動作が制御される。入出力部55は、CMOS回路52の入出力部と電気的な結合を有する端子を含む。これら端子も前述のスルーホールを介してCMOS回路52の入出力部に接続される。CMOS回路52がメモリセル部54の動作を制御するために必要なデータ、コマンド、アドレス等は、入出力部55を介して外部とやり取りされる。入出力部55は、メモリセル部54を含む層53の端部に形成されている。以上の構成により、CMOS回路52の保護膜に相当する部分をメモリセル部54に形成される絶縁膜で兼用することが可能となる。また、本実施形態では、メモリセル部54とCMOS回路52とが積層方向Z方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や、同時アクセス可能なメモリセル数の大幅な増加が可能となる。なお、入出力部55は、通常の半導体記憶装置の入出力部と同様、パッケージ工程においてリードフレームにボンディングされる。次に、本実施形態に係る半導体記憶装置の機能ブロックについて図2を参照しながら説明する。この半導体記憶装置は、互いに交差する複数の行線及び列線、並びに、これら行線及び列線の各交差部に配置されたメモリセルを有するメモリセル配列11を備える。このメモリセル配列11は、図1に示すメモリセル部54に相当する。以下の説明では、通常の半導体記憶装置にならい、行線をワード線、列線をビット線と呼ぶ。また、半導体記憶装置は、アクセスデータ消去/書き込み/読み出し時に、ワード線を選択する行デコーダ12及びビット線を選択する列デコーダ13を備える。列デコーダ13は、アクセス動作を制御するドライバを含む。更に、半導体記憶装置は、メモリセル配列11中のアクセス対象となるメモリセルを選択する制御回路として上位ブロック14を備える。上位ブロック14は、行デコーダ12、列デコーダ13に対して、それぞれ行アドレス、列アドレスを与える。電源15は、データ消去/書き込み/読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ12及び列13に供給する。以上の機能ブロックによって、同一ワード線に接続された全てのメモリセルの一括したデータ消去/書き込み/読み出しが可能になる。図1に示すCMOS回路52に、図2の行デコーダ12、列デコーダ13及び上位ブロック14などの周辺回路が設けられている。次に、本実施形態に係る半導体記憶装置のメモリセル配列11について図3を参照しながら説明する。メモリセル配列11は、複数のワード線WL及びビット線BLが交差するように配置され、これらワード線WL及びビット線BLの各交差部には、可変抵抗素子VRを有するメモリセルMCが形成されている。メモリセルMCの可変抵抗素子VRには選択素子Sが直列接続されており、この選択素子Sを介して、可変抵抗素子VRは、ワード線WL及びビット線BLから電圧の供給を受ける。以上のようなメモリセル配列11の構造によれば、ワード線WL及びビット線BLは、単なるラインアンドスペースのパターンとなり、メモリセル配列11の形成に際しては、ワード線WL及びビット線BLが交差する位置関係であれば良いためズレを考慮する必要はない。つまり、メモリセルMCの位置合せ精度を極めて緩くすることができるため、半導体記憶装置を容易に製造することができる。また、上記構造の場合、4F2の領域当たり1個のメモリセルMCを形成できるため、半導体記憶装置の高集積化を図ることができる。メモリセル配列11の各ワード線WLには行デコーダ12が接続されており、各ビット線BLには列デコーダ13が接続されている。また、行デコーダ12及び列デコーダ13には、電源15からデータ消去/書き込み/読み出しのそれぞれの動作に対応した所定の電圧が供給される。メモリセルMCへのアクセスは、始めに、上位ブロック14が出力する行アドレス、列アドレスに基づいて、行デコーダ12、列デコーダ13がメモリセル配列11内のアクセス対象となる選択セルMCSに接続されているワード線WL、ビット線BLを選択する。図3の場合、行デコーダ12、列デコーダ13は、それぞれワード線WL0、ビット線BL0を選択することになる。続いて、行デコーダ12は、選択ワード線WL図3の場合、WL0に対して選択ワード線電圧VSW選択行線電圧を供給し、その他の非選択ワード線WL等に対して非選択ワード線電圧VUW非選択行線電圧を供給する。一方、列デコーダ13は、選択ビット線BL図3の場合、BL0に対して選択ビット線電圧VSB選択列線電圧を供給し、その他の非選択ビット線BLに対して非選択ビット線電圧VUB非選択列線電圧を供給する。これら選択ワード線電圧VSW、非選択ワード線電圧VUW、選択ビット線電圧VSB及び非選択ビット線電圧VUBを後述するような適切な電圧に設定することによって、メモリセル配列11中の所定のメモリセルMCに対するアクセスができる。次に、メモリセルMCの特性について説明する。始めに、メモリセルMCの可変抵抗素子VRの特性について図4を参照しながら説明する。可変抵抗素子VRは、例えば、TiO2に代表される抵抗変化材を材料として形成される。この抵抗変化材は、低抵抗状態LRSと高抵抗状態HRSの少なくとも2つの抵抗値を遷移する素材である。高抵抗状態の抵抗変化材は、ある一定以上の電圧図4の場合、負の方向に電圧Vmset以上の電圧が印加されると、図4の矢印A1に示すように、低抵抗状態に遷移する。このような抵抗変化材の低抵抗状態から高抵抗状態への遷移をセット動作と呼ぶ。本実施形態におけるデータ書き込みは、このセット動作によって実現される。なお、図4では、セット動作開始時に抵抗変化材に流れている電流をIsetとして示している。一方、低抵抗状態の抵抗変化材は、ある一定以上の電流図4の場合、電流Ireset以上の電流が流れると、図4の矢印A2に示すように、高抵抗状態に遷移する。このような抵抗変化材の低抵抗状態から高抵抗状態への遷移をリセット動作と呼ぶ。本実施形態におけるデータ消去は、このリセット動作によって実現される。なお、図4では、リセット動作開始時に抵抗変化材に印加される電圧をVmresetとして示している。特に、図4に示すように、セット動作とリセット動作が、異なる極性の電圧印加でなされる可変抵抗素子VRを、バイポーラ動作素子と呼び、後述する選択素子Sとの組み合わせによってメモリセルMCに用いられる。可変抵抗素子VRは、TiO2以外にも、HfOx、ZnMn2O4、NiO、SrZrO3、Pr0.7Ca0.3MnO3、炭素等を材料とする薄膜によって構成することができる。続いて、メモリセルMCの選択素子Sの特性について図5を参照しながら説明する。選択素子Sは、前述の通り、可変抵抗素子VRがバイポーラ動作素子であるため、図5A、Bで示すように正負両方の極性で所定の電流を流す特性を有する必要がある。そのため、選択素子Sには、逆方向リーク電流を大きく設定したダイオードやトンネル素子等を用いる。選択素子Sの特性として最も重要なパラメータは、半選択セル電流IHである。ここで、半選択セル電流IHは、可変抵抗素子VRのセット動作/リセット動作に必要な電流を選択セル電流IS、この選択セル電流ISを流すためにメモリセルMCに印加される電圧をVS選択電圧とすると、メモリセルMCに電圧VS/2を印加したときにメモリセルMCに流れる電流をいう。以下では、便宜的に、半選択セル電流IHに対する選択セル電流ISの比をkと定義し、このkを選択素子Sの特性パラメータとする。また、電圧VS/2が印加されるメモリセルMCを半選択セルと呼ぶ。なお、厳密には、メモリセルMCは、直列接続された抵抗変化素子VR及び選択素子Sで構成されているため、後述のアレイ動作で用いるには、両者の電圧分配に応じて補正する必要がある。次に、本実施形態に係る半導体記憶装置のメモリセル配列11のサイズ及びデータ消去/書き込み/読み出し時のバイアス状態について図6を参照しながら説明する。本実施形態のメモリセル配列11は、配列サイズがM×Nとなっており、これらMとNとの間には、M2<2Nkなる関係がある。特に、本実施形態では、図6にも示すように、M2よりも2Nkが十分大きい場合M2≪2Nk、本実施形態のより大きな効果を得ることができる。したがって、以下では、例えば、M=1k個、N=16k個の場合など、M2≪2Nkが成立する場合について説明する。ここで、kは、前述の選択素子Sの特性パラメータである。また、非選択ワード線電圧VUWと選択ビット線電圧VSBは、共に所定の電圧Vで等しくなっている。本実施形態では、メモリセル配列11の配列サイズ及びバイアス状態を図6のようにすることで、メモリセル配列11の縮小スケーリングが容易になるが、そのことの理解を助けるため、図21に示す比較例に示すメモリセル配列の場合について説明しておく。図21では、例として、ワード線WL0を選択ワード線、ビット線BL0を選択ビット線、これらワード線WL0及びビット線BL0の交差部に接続されたメモリセルMCSを選択セルとした場合のバイアス状態を示している。この比較例に係るメモリセル配列は、配列サイズM×Nであるが、通常、これらMとNとの間には、M≒Nなる関係がある。また、非選択ワード線電圧VUWと非選択ビット線電圧VUBは、共に電圧V/2であり、選択ワード線電圧VSW及び選択ビット線電圧VSBの中間の電圧に設定されている。この場合、選択ビット線BL0には、図21中実線矢印で示す選択ビット線電流IBが流れる。また、選択ワード線WL0又は選択ビット線BL0に接続され、且つ、選択セルMCS以外のメモリセルは、電圧降下を考慮しない場合、V/2のバイアスが印加される半選択セルMCHとなる。この半選択セルMCHには、図21中点線矢印で示す半選択セル電流IHが流れる。実際に、アレイ動作を行う上では、メモリセル配列内の配線に起因する電圧降下を補償し、所望の電圧VSを選択セルMCSに印加することが重要となるが、図21の場合、選択ビット線BL0、選択ワード線WL0の電圧降下BL_IR、WL_IRは、それぞれ最大で1、2式に示す値となる。[数1]但し、ρは、ビット線BL及びワード線WLのシート抵抗である。ここで、電流密度一定で、系のサイズをスケーリング係数λで縮小スケーリングする場合を考える。このスケーリング係数λは、系のサイズを小さくする程、小さくなる値である。この場合、メモリセル配列の各種パラメータは、図7の表に示す様に変化する。そこでスケーリング係数λを考慮した上で、IH=IS/kと置くと、1、2式から、それぞれ3、4式を得る。[数2]3、4式を見ると、右辺第1項は共にλに依存しないので、縮小スケーリングを行っても、一定の大きさに保つことができる。一方、右辺第2項は共に1/λに比例しており、系を縮小させると電圧降下が増大していくことが判る。同様に、列デコーダ13側からセル電流を読み出しする際の、列デコーダ13に流れる選択ビット電流IBに占める選択セル電流ISの比率をREAD信号比と定義すると、そのスケーリング依存性は、以下の5式で与えられる。[数3]5式から、READ信号比も、縮小スケーリングの際に一定にはならず、系を縮小させると半選択セル電流IHの比率が増加し、選択セル電流ISの検知が困難になっていくことが判る。これに対し、図6に示す本実施形態では、非選択ワード線WL1等のバイアス電圧を選択ビット線BL0のバイアス電圧に近づけているため、選択ビット線電流IBに半選択セル電流IHが混入しない。従って、選択ビット線BL0の電圧降下は、縮小スケーリングを行っても、6式で与えられる一定の値となる。[数4]一方、選択ワード線WL0の電圧降下は、数式上は比較例の場合と同様の以下の7式で与えられる。[数5]ところが、前述の様に、M2≪2Nkが成り立つように配列サイズを決めた場合、7式の右辺第2項は、6式の値よりも十分に小さく、実質的に無視することが可能である。そのため、7式は、右辺第1項のみが有効となり、選択ワード線WL0の電圧降下BL_IRは、実質的に縮小スケーリングを行っても一定の値になる。なお、6式の見積もりには、非選択ワード線WL1等の電圧降下が十分に小さいという仮定が必要である。しかし、7式の右辺第2項と非選択ワード線WL1等の電圧降下は、同一の数式で与えられるため、M2≪2Nkが成立する場合、この仮定も成立する。さらに、本実施形態では、前述のとおり、選択ビット線電流IBに混入する半選択セル電流IHが無いため、READ信号比は常に1になり、縮小スケーリングを行っても、小さくなることは無い。このように、配列サイズを縦横で非対称とし、非選択ワード線WLのバイアス電圧を選択ビット線BLのバイアス電圧に近づけることによって、縮小スケーリング時における実質的に電圧降下を一定の値に保つことができる。さらに、読み出し対象となる選択セル電流ISの信号比を一定に保つこともできる。具体的には、例えば、1ビット/セルのメモリセルMCでメモリセル配列11を構成する場合であって、1つのメモリセル配列11に16Mビットの記憶容量を割り当てる場合、M=1k個、N=16k個とすれば、M2=1M、2N=32kとなる。この場合、選択素子Sのパラメータkが1000程度以上であれば、第一世代においてM2/2Nk<1/32、3世代後においても<1/11となり、1桁以上の大きさの比を確保することができる。また、選択素子Sが線形素子の場合にはk=2となるが、この場合でも、M=128個、N=256k個とすれば、第一世代においてM2/2Nk=1/32となり、先ほどの例と同様に1桁以上の比を確保することができる。さらに、同一チップ面積上に多くの記憶容量を割り当てるために、図8に示すように、M×Nのメモリセル配列11を基板垂直方向Z方向にL層積層させた積層構造とすることもできる。この場合、各ビット線BLに対する接続は一本毎に行う必要があるが、ワード線WLに対する接続は、例えば、偶数番目のメモリセル配列11と奇数番目のメモリセル配列11でそれぞれ共通にすることも可能である。以上では、M2≪2Nkとなる一例として、M=1k個、N=16個の場合について説明したが、ここで、一般的に、2NkがM2よりもどの程度大きけいことが望ましいかについて説明しておく。この説明では、評価関数として不等式:M2≪2Nkに対して、単位ビット線長当たりの右辺-左辺を導入し、この評価関数をfと記述する。また、独立変数として、M,N,kの組に代えて、M,N,x但し、x=M2/2Nkを用いる。この場合、fは8式のように表すことができる。[数6]図9は、8式をグラフにしたものである。図9から分かるように、関数fの傾きの絶対値が1を超えるとfが急激に大きくなるため図9中に示す斜線を施した領域、評価関数は十分に大きいとみなすことができる。関数fの傾きが1より大きくなる条件は9式のようになる。[数7]以上から、M2に対する2Nkの望ましい大きさの条件は、10式のように表すことができる。[数8]但し、10式に拘わらず、いかなる場合であってもf>0になるため、x<1を満たす必要があることに注意されたい。なお、図6及び図21に示すバイアス状態は一例であり、電圧は各電極間の相対的な値のみが意味を持つ。したがって、図6及び図21に示したV,V/2,0の組み合わせに替えて、例えば、全体を-V/2して、V/2,0,-V/2の組み合わせを用いることもできる。この場合、負電圧を生成する回路が必要となるが、回路の供給する最大電圧を小さくすることができるため、CMOS回路の耐圧を小さくすることができ、CMOS回路部分の占有面積を削減することができるという利点がある。以上、本実施形態によれば、セルサイズを縮小スケーリングする場合であっても、配線における実質的に電圧降下を一定に保つことができ、更に、READ信号比を一定に保つことができる。したがって、電圧降下及びREAD信号比を考慮する必要がなく容易に縮小スケーリングできる半導体記憶装置を提供することができる。[第2の実施形態]第2の実施形態に係る半導体記憶装置は、主に、図1に示すメモリセル部54に相当する部分の構造が第1の実施形態に係る半導体記憶装置と異なっている。そこで、以下では、本実施形態に係る半導体記憶装置について、第1の実施形態に係る半導体記憶装置と異なる点を中心に説明する。図10は、本実施形態に係る半導体記憶装置の機能ブロックを示す図である。本実施形態に係る半導体記憶装置は、メモリセル配列11、列デコーダ13、上位ブロック14に替えて、メモリセル配列ブロック31、列層デコーダ33、上位ブロック34が備わっている点を除き、第1の実施形態に係る半導体記憶装置と同様の機能ブロックを備える。メモリセル配列ブロック31は、互いに交差する複数のワード線及びビット線、並びに、ワード線及びビット線の各交差部に設けられたメモリセルからなるメモリセル配列が複数積層されて構成されている。メモリセル配列ブロック31の各ビット線BLにはデータ消去/書き込み/読み出し機能を持つドライバを含む列層デコーダ33が接続されている。この列層デコーダ33は、上位ブロック34から出力される列層アドレスに基づいてメモリセル配列ブロック31の中の特定のメモリセル配列を選択し、このメモリセル配列のワード線に対して選択ワード線電圧VSW又は非選択ワード線電圧VUWを供給する。次に、メモリセル配列ブロック31の各メモリセル配列について説明する。図11は、メモリセル配列ブロック31の一部を示す斜視図である。図11において、X方向、Y方向及びZ方向は、それぞれ図1に示すX方向、Y方向及びZ方向と一致している。メモリセル配列ブロック31は、図11に示すように、Y方向に所定ピッチで複数積層されたメモリセル配列によって構成となっている。メモリセル配列ブロック31の各メモリセル配列は、Y-Z平面内で、X方向に延び、Z方向に所定ピッチで配列された複数のビット線BLと、X-Y平面内で、Z方向に延び、X方向に所定ピッチで配列された複数の柱状のワード線WLと、これらビット線BL及びワード線WLの各交差部に設けられたメモリセルMCとを有する。ここで、各メモリセル配列のビット線BLの本数Mと、ワード線WLの本数Nとは、第1の実施形態に係るメモリセル配列11と同様、M2<2Nkの関係を有する。特に、M2よりもNkが十分大きい場合M2≪Nk、本実施形態のより大きな効果を得ることができる点については、第1の実施形態と同様である。なお、ワード線WL及びビット線BLは、Y方向に隣接する2つのメモリセル配列に共有されている。また、奇数番目のメモリセル配列のワード線WL同士は、X-Y平面内で、Y方向に延び、X方向に所定ピッチで配列されたワード線接続線WLCL行線接続線で共通に接続されている。同様に、偶数番目のメモリセル配列のワード線WL同士もワード線接続線WLCLで共通に接続されている。このように、メモリセル配列のワード線WL方向を、Z方向にすることによって、ビット線BLの配列方向を、最も繰り返し形成が困難なシリコン基板51の垂直方向に合わせることができ、これによって、チップ全体の最適化を図ることができる。なお、第2の実施形態の場合、ワード線WLは、ワード線接続線WLCLによって共通に接続されているため、ビット線BL及びワード線WLにおける電圧降下の他、ワード線接続線WLCLにおける電圧降下も考慮する必要がある。しかし、ワード線接続線WLCLは、メモリセル配列ブロック31の外縁に配置可能であるため、膜厚を大きくする等の手段により、シート抵抗を小さくすることができる。その結果、ワード線接続線WLCLによる影響を小さくすることができる。第2の実施形態に係る半導体記憶装置の場合、ワード線接続線WLCLのシート抵抗に対するビット線BLのシート抵抗の比をrと定義すると、第1の実施形態で必要とされたM2<2Nkの関係に加え、L2Mr<2Nkの関係が成り立っていれば、半選択セル電流IHによる電圧降下を小さくすることができる。特に、M2≪2Nkの関係が成立し、更に、L2Mr≪2Nkの関係が成立している場合、半選択セル電流IHによる電圧降下を無視することができる。第2の実施形態によれば、第1の実施形態と同様に、縮小スケーリングが容易であるばかりでなく、第1の実施形態よりも更に高集積化を図ることができる。例えば、図8に示す第1の実施形態において、M=1k個、N=16k個、L=8層とする半導体記憶装置を想定し、これと同じ記憶容量、同じ面積、同じ電圧降下となる半導体記憶装置を図11に示す第2の実施形態に係る半導体記憶装置で実現したい場合、シート抵抗比r=0.25、M=8個、N=16k個、L=512個とすれば良い。これは、図11に示す第2の実施形態の場合、各ビット線BL、各ワード線WLの両側にメモリセルMCを設けることができるためである。また、このように構成されたメモリセル配列ブロック31を用いた場合、第1の実施形態と同様に、非選択ワード線電圧VUWを、選択ビット線電圧VSBに近づけることによって、半選択セル電流IHによる電圧降下を無視することができる。次に、メモリセル配列ブロック31の製造工程を図12~図20を参照しながら説明する。始めに、図12に示すように、シリコン基板101半導体基板の片面に、CVD法を用いてSiO2からなる層間絶縁膜103と、高濃度不純物を含むシリコンSi膜102を交互に積層する。このシリコン膜102は、後の加工工程を経て、図11に示すビット線BLになる。そのため、シリコン膜102は、シリコン基板101に垂直なZ方向に形成されるビット線BLの数に対応する数図11の場合、4層だけ積層される。続いて、図13に示すように、絶縁膜104及び絶縁膜105を介してエッチングマスク106を積層する。エッチングマスク106上にレジストパターンをフォトエッチング工程を用いて形成する。このレジストパターンをマスクとして反応性イオンエッチングによりエッチングマスク106をパターニングする。エッチングマスク106は、X方向に延び、Y方向に複数本が並ぶように形成される。続いて、図14に示すように、絶縁膜105及びエッチングマスク106上にマスク材を堆積した後、エッチバックを行う。このエッチバックにより、エッチングマスク106のY方向側壁に沿って延びる側壁マスク107を形成する。続いて、図15に示すように、エッチングマスク106及び側壁マスク107をマスクとして反応性イオンエッチングにより層間絶縁膜103及びシリコン膜102をエッチングする。このエッチングはシリコン基板101まで達し、シリコン基板101の表面が露出するまで行う。続いて、図16に示すように、エッチングにより露出したシリコン膜102の側面に抵抗変化材108を形成する。その後、抵抗変化材108間を埋め込むように、高濃度不純物を含むシリコンSi膜109を堆積する。このシリコン膜109は、後の加工工程を経て、図11に示すワード線WLとなる。シリコン膜109は、シリコン基板101上にあらかじめ設けられている拡散層配線図示せずと接続する。続いて、図17に示すように、後のエッチング工程に用いるためのエッチングマスク110を抵抗変化剤108及びシリコン膜109上に堆積する。その後、CMPChemiccalMachanicalPolishingにより、エッチングマスク110、エッチングマスク106及び側壁マスク107を平坦化する。次に、図18に示すように、エッチングマスク106のみを除去する。その後、エッチングマスク110及び側壁マスク107をマスクとして反応性イオンエッチングにより層間絶縁膜103及びシリコン膜102をエッチングする。このエッチングは、最下層の層間絶縁膜103が残存し、シリコン基板101まで到達しないように行う。続いて、図19に示すように、エッチングにより露出したシリコン膜102の側面に抵抗変化材111を形成する。その後、抵抗変化材111間を埋め込むように、高濃度不純物を含むシリコンSi膜112を堆積する。このシリコン膜112は、後の加工工程を経て、図11に示すワード線WLとなる。シリコン膜112は、最下層の層間絶縁膜103により拡散層配線が形成されているシリコン基板101とは絶縁分離されている。その後、CMPにより、シリコン膜112を平坦化するとともにエッチングマスク107を除去する。最後に、図20に示すように、全面に金属膜及びエッチングマスクを堆積した後、フォトエッチング工程を用いてエッチングマスク上にレジストパターンを形成する。このレジストパターンをマスクとして反応性イオンエッチングによりエッチングマスクをパターニングする。エッチングマスクは、Y方向に伸び、X方向に複数本が並ぶように形成される。このエッチングマスクをマスクとして反応性イオンエッチングにより金属膜及びシリコン膜をエッチングする。このエッチングによりシリコン膜は、複数のワード線WLがX方向に並ぶように分離される。また、エッチングされた金属配線113が図11に示すワード線接続線WLCLとなる。なお、金属配線113は、エッチングマスク110によりシリコン膜109とは絶縁分離されている。以上の工程によって、図11に示す半導体記憶装置を製造することができる。上述の製造方法でフォトエッチング工程を行う回数は2回であり、リソグラフィ工程コストの上昇を抑えることができる。また、シリコン膜102ビット線BLの間に交互に形成されるシリコン膜109ワード線WL及びシリコン膜112ワード線WLは、側壁マスク107の間に交互に形成されるエッチングマスク106、110をマスクとしてエッチングされた開口に形成される。もし、ワード線WLを製造する際に複数回のフォトエッチング工程を行うとすると、位置あわせずれが生じやすく、製造されたワード線WL、メモリセルMC等の性能がばらつくおそれがある。しかし、上述の製造方法によれば、側壁マスク107を除去せずワード線WLの位置あわせがされるため、位置あわせずれや線幅のばらつきを抑制することができる。以上、本実施形態によれば、第1の実施形態と同様の効果を得ることができるばかりでなく、第1の実施形態と比べ、更に高集積化を図ることができる半導体記憶装置を提供することができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"