基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、第1の強誘電体膜と第2の強誘電体膜とを有しており、前記第1の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第2の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されており、前記第2の強誘電体膜において、前記Ruは前記第2の強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであることを特徴とする記憶装置。前記第2の強誘電体膜は前記下部電極または前記上部電極と接していることを特徴とする請求項1に記載の記憶装置。前記強誘電体膜は、更に、第3の強誘電体膜を有するものであって、前記第3の強誘電体膜はチタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されており、前記Ruは前記第3の強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであって、前記第1の強誘電体膜の一方の面に前記第2の強誘電体膜が設けられており、前記第1の強誘電体膜の他方の面に前記第3の強誘電体膜が設けられていることを特徴とする請求項1に記載の記憶装置。前記第2の強誘電体膜は前記下部電極と接しており、前記第3の強誘電体膜は前記上部電極と接していることを特徴とする請求項3に記載の記憶装置。基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされており、前記Ruは、前記強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであって、前記強誘電体膜をPbZr1-YTiY-XRuXO3とした場合、0<X≦0.1であることを特徴とする記憶装置。基板の上に、下部電極を形成する工程と、前記下部電極上に、強誘電体膜を形成する工程と、前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、を有し、前記強誘電体膜は、第1の強誘電体膜と第2の強誘電体膜とが積層されたものであって、前記第1の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第2の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されているものであることを特徴とする記憶装置の製造方法。ところで、このPZT膜を強誘電体メモリに用いた場合、PZT膜を薄くすることにより、強誘電体メモリをより低電圧で動作させることが可能である。しかしながら、PZT膜を薄くすると、分極値が減少し、また、リーク電流が増加してしまい、不揮発性メモリとして十分な特性を得ることができなくなる場合がある。このため、低電圧であっても大きな分極値が得られる強誘電体メモリである記憶装置及び記憶装置の製造方法が求められている。本実施の形態の一観点によれば、基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、第1の強誘電体膜と第2の強誘電体膜とを有しており、前記第1の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第2の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されており、前記第2の強誘電体膜において、前記Ruは前記第2の強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであることを特徴とする。また、本実施の形態の他の一観点によれば、基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされており、前記Ruは、前記強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであって、前記強誘電体膜をPbZr1-YTiY-XRuXO3とした場合、0<X≦0.1であることを特徴とする。また、本実施の形態の他の一観点によれば、基板の上に、下部電極を形成する工程と、前記下部電極上に、強誘電体膜を形成する工程と、前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、を有し、前記強誘電体膜は、第1の強誘電体膜と第2の強誘電体膜とが積層されたものであって、前記第1の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第2の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されているものであることを特徴とする。開示の記憶装置及び記憶装置の製造方法によれば、低電圧であっても大きな分極値を得ることができるため、低電圧で動作可能な不揮発性メモリである記憶装置を提供することができる。実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。第1の実施の形態記憶装置第1の実施の形態における記憶装置である強誘電体メモリの製造方法について、図1から図3に基づき説明する。最初に、図1aに示すように、基板となるシリコン基板等の半導体基板10の表面にMOSMetalOxideSemiconductorトランジスタ20を作製し、更に、Wプラグ30を形成する。具体的には、シリコン基板等の半導体基板10の表面に、STIShallowTrenchIsolationにより素子分離領域11を形成し、素子分離領域11に区画された素子活性領域において、半導体基板10の表面にウェル12を形成する。次に、ゲート絶縁膜13、ゲート電極14、シリサイド層15、低濃度拡散層16、サイドウォール17及び高濃度拡散層18をウェル12の表面に形成することにより、MOSトランジスタ20を形成する。次に、MOSトランジスタ20を覆うように全面にシリコン酸窒化膜21を形成し、更に、全面にシリコン酸化膜22を例えば、有機CVDChemicalVaporDepositionにより形成する。シリコン酸窒化膜21は、シリコン酸化膜22を形成する際のゲート絶縁膜13等の水素劣化を防ぐために形成されている。この後、各々の高濃度拡散層18に到達するコンタクトホールとなる開口部をシリコン酸化膜22及びシリコン酸窒化膜21を除去することにより形成する。次に、コンタクトホール内に50nmのTiN膜と30nmのTi膜により形成されるグルー膜31を形成し、更に、CVD法によりW膜を埋め込み、CMPChemicalMechanicalPolishing:化学機械研磨を行なうことにより平坦化し、Wプラグ30を形成する。次に、図1bに示すように、強誘電体キャパシタを形成する。具体的には、シリコン酸化膜22及びWプラグ30等の表面に、密着層40を形成し、更に、下部電極50、強誘電体膜60、上部電極70の順に積層形成する。密着層40は、TiN/TiAlN膜により形成されている。例えば、TiN膜は、スパッタリングによりTi膜を20nmの厚さ成膜した後、窒素N2雰囲気中において、高速アニールRTA:RapidThermalAnnealingによって、650°Cに加熱することにより形成する。また、TiAlN膜は、TiN膜の上に、スパッタリングにより100nmの厚さ成膜することにより形成する。下部電極50は、スパッタリングにより、表1に示される成膜条件で、Ir膜を約200nm成膜することにより形成する。強誘電体膜60は、スパッタリングにより、表2に示される成膜条件で、RuがドープされたPZTPbZrTiO3:チタン酸ジルコン酸鉛膜を約80nm成膜することにより形成する。尚、本願においては、RuがドープされたPZTをRuドープPZTと記載する場合がある。また、強誘電体膜60は、PZT膜に、La、Ca、Sr等がドープされているものに、更にRuがドープされているもの、即ち、RuがドープされているPLZTPbLaZrTiO3膜等であってもよい。また、本願において、PZTと記載する場合には、PZTにLa、Ca、Sr等がドープされているものも含むものを意味する場合がある。強誘電体膜60を成膜した後、ArとO2との混合雰囲気中O2:濃度2.5において、600°Cの温度で90秒の急速熱処理を行なう。尚、昇温温度は、125°C/secである。このように、急速熱処理を行なうことにより、PZT膜が結晶化するとともに、ドープされているRuをPb、Zr、Tiのいずれかのサイトに置換して入れることができる。尚、急速熱処理の温度は、550°C以上、800°C以下が好ましい。550°C未満では、強誘電体膜60を所望の結晶化状態にすることができず、また、800°Cを超える温度では、強誘電体膜60における酸素成分が抜けて組成ずれ等が生じる場合があるからである。本実施の形態では、スパッタリングにより、RuがドープされたPZT膜を常温で成膜した後、急速熱処理を行なう方法について説明したが、RuをPb、Zr、Tiのサイトに置換して入れることができる方法であれば、他の方法であってもよい。尚、強誘電体膜60の詳細については後述する。上部電極70は、急速熱処理の行なわれた強誘電体膜60上に、スパッタリングにより、表3に示される成膜条件で、IrO2膜を約200nm成膜することにより形成する。尚、上部電極70として、Pt膜等ではなくIrO2膜を用いているのは、強誘電体膜60の水素劣化耐性を向上させるためである。Pt膜の場合、水素分子に対して触媒作用があるため、水素ラジカルが発生し、強誘電体膜60であるPZT膜を還元し劣化させやすい。これに対して、IrO2膜は触媒作用を有していないため、水素ラジカルが発生しにくく、強誘電体膜60の水素劣化耐性が格段に向上する。この後、上部電極70の成膜による強誘電体膜60へのダメージを回復するために、回復アニールを施す。本実施の形態では、例えば、ファーネスで650°C、O2雰囲気、60分の条件で行なう。次に、図1cに示すように、パターンニング、エッチング技術を用いて、スタック構造の強誘電体キャパシタを形成する。本実施の形態では、プラズマTEOS/TiNをハードマスクとして、上部電極70、強誘電体膜60、下部電極50、密着層40を一括でエッチングする。これにより、所定のWプラグ30の上の領域に、下部電極50、強誘電体膜60、上部電極70によりスタック構造の強誘電体キャパシタを形成することができる。このスタック構造の強誘電体キャパシタの拡大図を図4に示す。次に、図2aに示すように、保護膜80を形成した後、ファーネスで650°C、O2雰囲気、60分の条件でアニールを行なう。この保護膜80は、プロセスにおけるダメージより強誘電体キャパシタを保護するためのものであり、本実施の形態においては、保護膜80は、膜厚50nmの酸化アルミニウムAl2O3膜により形成されている。次に、図2bに示すように、層間絶縁膜90を形成した後、CMPにより平坦化を行なう。具体的には、層間絶縁膜90は、HDPHighDensityPlasma装置により形成された酸化膜であり、CMPは強誘電体キャパシタの上部電極70上において、層間絶縁膜90の膜厚が300nmになるまで行なう。次に、図2cに示すように、上部に強誘電体キャパシタが形成されていないWプラグ30と接続されるWプラグ100を形成する。具体的には、パターンニング、エッチング技術を用いて、上部に強誘電体キャパシタが形成されていないWプラグ30と接続するためのコンタクトホールを形成し、この後、グルー膜101、W膜を成膜した後に、W-CMPを行い、Wプラグ100を形成する。本実施の形態では、グルー膜101は、膜厚が50nmのTiN膜により形成されている。また、W-CMPを行なった後には、N2プラズマ、350°C、120秒を施す。このWプラグ100と、前述したWプラグ30の2つにより、viatoviaコンタクトが形成され、後述するメタル配線110から基板10までのコンタクトを形成することができる。通常のメモリに比べて、強誘電体メモリの場合では、強誘電体キャパシタが形成される分だけ段差を有しているため、メタル配線110から基板10へのコンタクトのアスペクト比が大きくなる。このため、従来のように、コンタクトを形成するための開口部を一括のエッチングにより形成しようとしても、このようなエッチング自体が困難であり、また、このような開口部を形成することができたとしても、グルー膜の埋め込み形成することも困難である。よって、この場合には、歩留りの低下を招き、また、製造コストの上昇を招く。しかしながら、本実施の形態においては、viatoviaコンタクトを形成することにより、強誘電体メモリの歩留りを向上させることができ、製造コストを低減することが可能となる。次に、図3に示すように、不図示のW酸化防止膜を成膜した後、強誘電体キャパシタの上部電極70と接続するためのコンタクトホールを形成し、この後、コンタクトホールが形成された領域にメタル配線110を形成する。W酸化防止膜は、膜厚が100nmのSiONにより形成されており、W酸化防止膜を成膜した後、パターンニング、エッチングにより、強誘電体キャパシタの上部電極70と接続するためのコンタクトホールを形成する。次に、ファーネスで550°C、O2雰囲気、60分の条件で回復アニールを行ない、その後、W酸化防止膜をエッチバックにより除去する。この後、メタル配線110を形成する。本実施の形態では、メタル配線110は、約70nmのTiN膜、約5nmのTi膜、約400nmのAl-Cu膜、約30nmのTiN膜、約60nmのTi膜の積層膜により形成されている。メタル配線110の形成方法は、メタル配線110を形成するための上述した積層膜を成膜した後、この積層膜上に誘電体膜を形成し、誘電体膜上にメタル配線110の形状に対応したレジストパターンを形成する。この後、エッチングによりレジストパターンの形成されていない領域の誘電体膜及び積層膜を除去することにより形成する。誘電体膜としては、約30nmのSiON膜が用いられる。尚、本実施の形態においては、図3に示されるように、形成されるメタル配線110は、下層グルー膜111、配線材料膜112及び上層グルー膜113が積層されたものである。よって、本実施の形態では、約70nmのTiN膜及び約5nmのTi膜により下層グルー膜111が形成され、約400nmのAl-Cu膜により配線材料膜112が形成され、約30nmのTiN膜及び約60nmのTi膜により上層グルー膜113が形成される。この後、図示しないが、同様の工程を所望の回数行なうことにより、更に2層以降の層間絶縁膜、コンタクトプラグ及びメタル配線を形成して、所望の層の多層配線構造を形成し、最後に、TEOSとSiNにより形成されるカバー膜を形成する。これにより、本実施の形態における記憶装置である強誘電体キャパシタを有する強誘電体メモリを作製することができる。このような方法により、強誘電体膜60におけるRuの組成の異なる強誘電体キャパシタを複数作製し、1.0Vで電気的特性の測定を行なった。尚、測定のために作製された強誘電体膜60は、Pb0.9La0.1Zr0.4Ti0.6-XRuXO3以下、RuドープPLZTと記載する膜である。強誘電体膜にRuドープされていないX=0のPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.6O3膜を用いた場合では、分極量は7.0μC/cm2であった。一方、強誘電体膜60にX=0.05のRuドープPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.55Ru0.05O3膜を用いた場合では、分極量は15.2μC/cm2であった。また、強誘電体膜60にX=0.1のRuドープPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.5Ru0.1O3膜を用いた場合では、分極量は9.2μC/cm2であった。このように、PLZTにRuをドープすることにより、分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも10-10A程度であり、顕著な違いは見られなかった。尚、PZTやPLZTにおいてRuを過剰にドープした場合、分極が生じなくなることから、PZTまたはPLZTにドープされるRuの量は、分極量が増加する0<X≦0.1が好ましい。即ち、RuドープされたPZTをPbZr1-YTiY-XRuXO3と記載する場合には、0<X≦0.1が好ましく、RuドープされたPLZTをPb1-ZLaZZr1-YTiY-XRuXO3と記載する場合には、0<X≦0.1が好ましい。強誘電体膜60本実施の形態においては、強誘電体膜60は、強誘電体膜60にドープされるRuが、PZTの粒界ではなく、PZT結晶格子中に存在していること、即ち、PZT結晶におけるPb、Zr、Tiのいずれかと置換していることが重要である。また、強誘電体膜60がPLZTの場合には、強誘電体膜60にドープされているRuはPLZTの粒界ではなく、PLZT結晶格子中に存在していること、即ち、PLZT結晶におけるPb、La、Zr、Tiのいずれかと置換していることが重要である。このように、RuがPZT結晶格子中に存在しているか否かは、X線異常分散回折法を用いて確認することができる。具体的には、Ruの吸収端近傍のエネルギーのX線を用いて、PZTの回折ピーク強度のエネルギー依存性を測定することにより、PZT結晶格子中にRuがドープされているか否かを判別することが可能である。次に、PZT結晶格子中にRuがドープされているか否かの判別方法について説明する。最初に、PZT結晶格子中にRuが存在しているか否かにより、X線回折の強度にどのような変化が生じるか、シミュレーションを行なった。異常分散の効果が現れる吸収端近傍のエネルギーでは、回折ピークの強度は、数1に示す式により表わされる。尚、hklは回折ピークの指数、xyzは原子位置である。また、原子散乱因子fは、f=f0ΔfiΔfで表され、f0は非異常分散項、Δfは異常分散項の実部、Δfは異常分散項の虚部を意味する。上記の数1に示される式を用いて、PZT回折強度におけるRu吸収端近傍のエネルギー依存性を求めた。PZTの格子定数は、a=b=4.015Å0.4015nm、c=4.034Å0.4034nm、α=β=γ=90°とした。原子位置は、Pbは000、Zr及びTiは0.50.50.52、酸素は、0.50.50と0.500.5と00.50.5とした。組成は、Ruがドープされていない場合については、PbZr0.4Ti0.6O3であり、Ruがドープされている場合については、RuはいわゆるBサイトの約5に置換しているPbZr0.4Ti0.55Ru0.05O3とした。原子散乱因子は、NISTNationalInstituteofStandardsandTechnologyのホームページ等に記載されている公知な値を用いている。尚、本実施の形態では、PZTにおいて、Pbの位置をAサイト、Zr又はTiの位置をBサイトとして記載する。これらの条件を用いて、PZT100とPZT110の2種類の回折ピークについて計算を行なった。尚、本実施の形態においては、PZT100とは、PZTの100、010、001のすべて含む総称であり、PZT110とは、PZTの110、101、011のすべて含む総称であるものとする。このシミュレーションの結果を図5に示す。図5は、15400eVの強度の回折ピークにより規格化したものである。図5aは、Ruがドープされていないものの結果であり、図5bは、RuがX=0.05ドープされているものの結果である。図5bに示されるように、Ruをドープすることにより、Ruの吸収端のエネルギーにおいて、PZT100は上に凸のピークを示し、PZT110は下に凸のピークを示す。尚、図5aにおいては、PZT100とPZT110とが重なっている。図6は、RuがドープされているPZTにおいて、Ru吸収端近傍の異常分散測定を行った結果を示すものである。図6aは、PZT100における結果であり、図6bはPZT110における結果である。Ruの吸収端のエネルギーにおいて、破線で示される直線に対して、PZT100は上に凸のピークを示し、PZT110は下に凸のピークを示していることが確認されている。図6に示される結果は、図5bに示されるシミュレーションによる計算結果とよく一致しており、このようにして、PZT結晶格子中にRuがドープされていることを確認することができる。第2の実施の形態記憶装置第2の実施の形態における記憶装置である強誘電体メモリの製造方法について、図7から図9に基づき説明する。最初に、図7aに示すように、基板となるシリコン基板等の半導体基板10の表面にMOSトランジスタ20を作製し、更に、Wプラグ30を形成する。具体的には、シリコン基板等の半導体基板10の表面に、STIにより素子分離領域11を形成し、素子分離領域11に区画された素子活性領域において、半導体基板10の表面にウェル12を形成する。次に、ゲート絶縁膜13、ゲート電極14、シリサイド層15、低濃度拡散層16、サイドウォール17及び高濃度拡散層18をウェル12の表面に形成することにより、MOSトランジスタ20を形成する。次に、MOSトランジスタ20を覆うように全面にシリコン酸窒化膜21を形成し、更に、全面にシリコン酸化膜22を例えば、有機CVDにより形成する。シリコン酸窒化膜21は、シリコン酸化膜22を形成する際のゲート絶縁膜13等の水素劣化を防ぐために形成されている。この後、各々の高濃度拡散層18に到達するコンタクトホールとなる開口部をシリコン酸化膜22及びシリコン酸窒化膜21を除去することにより形成する。次に、コンタクトホール内に50nmのTiN膜と30nmのTi膜により形成されるグルー膜31を形成し、更に、CVD法によりW膜を埋め込み、CMPを行なうことにより平坦化し、Wプラグ30を形成する。次に、図7bに示すように、強誘電体キャパシタを形成する。具体的には、シリコン酸化膜22及びWプラグ30等の表面に、密着層40を形成し、更に、下部電極50、強誘電体膜160、上部電極70の順に積層形成する。密着層40は、TiN/TiAlN膜により形成されている。例えば、TiN膜は、スパッタリングによりTi膜を20nmの厚さ成膜した後、窒素N2雰囲気中において、高速アニールによって、650°Cに加熱することにより形成する。また、TiAlN膜は、TiN膜の上に、スパッタリングにより100nmの厚さ成膜することにより形成する。下部電極50は、スパッタリングにより、前述した表1に示される成膜条件で、Ir膜を約200nm成膜することにより形成する。強誘電体膜160は、第1の強誘電体膜161と第2の強誘電体膜162により形成されており、第1の強誘電体膜161は、Ruがドープされていない約70nmのPZT膜であり、第2の強誘電体膜162は、Ruがドープされた約10nmのPZT膜である。第1の強誘電体膜161及び第2の強誘電体膜162は、スパッタリングにより、前述した表2に示される成膜条件と同様の成膜条件で成膜することにより形成する。尚、第1の強誘電体膜161は、PZT膜に、La、Ca、Sr等がドープされているもの、即ち、PLZT膜等であってもよい。また、第2の強誘電体膜162は、PZT膜に、La、Ca、Sr等がドープされているものに、更にRuがドープされているもの、即ち、RuがドープされているPLZT膜等であってもよい。強誘電体膜160を形成する第1の強誘電体膜161及び第2の強誘電体膜162を成膜した後、ArとO2との混合雰囲気中O2:濃度2.5において、600°Cの温度で90秒の急速熱処理を行なう。尚、昇温温度は、125°C/secである。このように、急速熱処理を行なうことにより、PZT膜が結晶化すると共に、ドープされているRuをPb、Zr、Tiのいずれかのサイトに置換して入れることができる。尚、急速熱処理の温度は、550°C以上、800°C以下が好ましい。550°C未満では、強誘電体膜160を所望の結晶化状態にすることができず、また、800°Cを超える温度では、強誘電体膜160における酸素成分が抜けて組成ずれ等が生じる場合があるからである。本実施の形態では、スパッタリングにより、RuがドープされたPZT膜を常温で成膜した後、急速熱処理を行なう方法について説明したが、RuをPb、Zr、Tiのサイトに置換して入れることができる方法であれば、他の方法であってもよい。上部電極70は、急速熱処理の行なわれた強誘電体膜160上に、スパッタリングにより、前述した表3に示される成膜条件で、IrO2膜を約200nm成膜することにより形成する。尚、上部電極70として、Pt膜等ではなくIrO2膜を用いているのは、強誘電体膜160の水素劣化耐性を向上させるためである。Pt膜の場合、水素分子に対して触媒作用があるため、水素ラジカルが発生し、強誘電体膜160であるPZT膜を還元し劣化させやすい。これに対して、IrO2膜は触媒作用を有していないため、水素ラジカルが発生しにくく、強誘電体膜160の水素劣化耐性が格段に向上する。この後、上部電極70の成膜による強誘電体膜160へのダメージを回復するために、回復アニールを施す。本実施の形態では、例えば、ファーネスで650°C、O2雰囲気、60分の条件で行なう。次に、図7cに示すように、パターンニング、エッチング技術を用いて、スタック構造の強誘電体キャパシタを形成する。本実施の形態では、プラズマTEOS/TiNをハードマスクとして、上部電極70、第2の強誘電体膜162、第1の強誘電体膜161、下部電極50、密着層40を一括でエッチングする。これにより、所定のWプラグ30の上の領域に、下部電極50、第2の強誘電体膜162、第1の強誘電体膜161、上部電極70によりスタック構造の強誘電体キャパシタを形成することができる。このスタック構造の強誘電体キャパシタの拡大図を図10に示す。このように、強誘電体膜160における第2の強誘電体膜162は、上部電極70と接して形成される。次に、図8aに示すように、保護膜80を形成した後、ファーネスで650°C、O2雰囲気、60分の条件でアニールを行なう。この保護膜80は、プロセスにおけるダメージより強誘電体キャパシタを保護するためのものであり、本実施の形態においては、保護膜80は、膜厚50nmの酸化アルミニウムAl2O3膜により形成されている。次に、図8bに示すように、層間絶縁膜90を形成した後、CMPにより平坦化を行なう。具体的には、層間絶縁膜90は、HDP装置により形成された酸化膜であり、CMPは強誘電体キャパシタの上部電極70上において、層間絶縁膜90の膜厚が300nmになるまで行なう。次に、図8cに示すように、上部に強誘電体キャパシタが形成されていないWプラグ30と接続されるWプラグ100を形成する。具体的には、パターンニング、エッチング技術を用いて、上部に強誘電体キャパシタが形成されていないWプラグ30と接続するためのコンタクトホールを形成し、この後、グルー膜101、W膜を成膜した後に、W-CMPを行い、Wプラグ100を形成する。本実施の形態では、グルー膜101は、膜厚が50nmのTiN膜により形成されている。また、W-CMPを行なった後には、N2プラズマ、350°C、120秒を施す。このWプラグ100と、前述したWプラグ30の2つにより、viatoviaコンタクトが形成され、後述するメタル配線110から基板10までのコンタクトを形成することができる。通常のメモリに比べて、強誘電体メモリの場合では、強誘電体キャパシタが形成される分だけ段差を有しているため、メタル配線110から基板10へのコンタクトのアスペクト比が大きくなる。このため、従来のように、コンタクトを形成するための開口部を一括のエッチングにより形成しようとしても、このようなエッチング自体が困難であり、また、このような開口部を形成することができたとしても、グルー膜の埋め込み形成することも困難である。よって、この場合には、歩留りの低下を招き、また、製造コストの上昇を招く。しかしながら、本実施の形態においては、viatoviaコンタクトを形成することにより、強誘電体メモリの歩留りを向上させることができ、製造コストを低減することが可能となる。次に、図9に示すように、不図示のW酸化防止膜を成膜した後、強誘電体キャパシタの上部電極70と接続するためのコンタクトホールを形成し、この後、コンタクトホールが形成された領域にメタル配線110を形成する。W酸化防止膜は、膜厚が100nmのSiONにより形成されており、W酸化防止膜を成膜した後、パターンニング、エッチングにより、強誘電体キャパシタの上部電極70と接続するためのコンタクトホールを形成する。次に、ファーネスで550°C、O2雰囲気、60分の条件で回復アニールを行ない、その後、W酸化防止膜をエッチバックにより除去する。この後、メタル配線110を形成する。本実施の形態では、メタル配線110は、約70nmのTiN膜、約5nmのTi膜、約400nmのAl-Cu膜、約30nmのTiN膜、約60nmのTi膜の積層膜により形成されている。具体的には、メタル配線110の形成方法は、メタル配線110を形成するための上述した積層膜を成膜した後、この積層膜上に誘電体膜を形成し、誘電体膜上にメタル配線110の形状に対応したレジストパターンを形成する。この後、エッチングによりレジストパターンの形成されていない領域の誘電体膜及び積層膜を除去することにより形成する。誘電体膜としては、約30nmのSiON膜が用いられる。尚、本実施の形態においては、図9に示されるように、形成されるメタル配線110は、下層グルー膜111、配線材料膜112及び上層グルー膜113が積層されたものである。よって、本実施の形態では、約70nmのTiN膜及び約5nmのTi膜により下層グルー膜111が形成され、約400nmのAl-Cu膜により配線材料膜112が形成され、約30nmのTiN膜及び約60nmのTi膜により上層グルー膜113が形成される。この後、図示しないが、同様の工程を所望の回数行なうことにより、更に2層以降の層間絶縁膜、コンタクトプラグ及びメタル配線を形成して所望の層の多層配線構造を形成し、最後に、TEOSとSiNにより形成されるカバー膜を形成する。これにより、本実施の形態における記憶装置である強誘電体キャパシタを有する強誘電体メモリを作製することができる。このような方法により、第2の強誘電体膜162におけるRuの組成の異なる強誘電体キャパシタを複数作製し、1.0Vで電気的特性の測定を行なった。尚、測定のために作製された第2の強誘電体膜162は、RuドープPLZT膜であり、第1の強誘電体膜161は、RuドープされていないPLZT膜である。第1の強誘電体膜及び第2の強誘電体膜に相当する強誘電体膜をともに、RuドープされていないPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.6O3膜により形成した場合では、分極量は7.0μC/cm2であった。一方、第2の強誘電体膜162にX=0.05のRuドープPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.55Ru0.05O3膜を用いた場合では、分極量は18.3μC/cm2であった。第1の強誘電体膜161をRuドープされていないPLZT膜により形成し、第2の強誘電体膜162をRuドープPLZT膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも10-10A程度であり、顕著な違いは見られなかった。尚、上記以外の内容については、第1の実施の形態と同様である。第3の実施の形態次に、第3の実施の形態について説明する。本実施の形態は、図11及び図12に示すように、強誘電体膜260は、第1の強誘電体膜261と第2の強誘電体膜262を有しており、RuドープPLZT膜である第2の強誘電体膜262が下部電極50と接して形成されている。尚、図12は、本実施の形態における強誘電体メモリにおけるスタック構造の強誘電体キャパシタの拡大図を示す。具体的には、本実施の形態においては、下部電極50上に第2の強誘電体膜262、第1の強誘電体膜261がこの順で積層形成されており、第1の強誘電体膜261上に上部電極70が形成されている。第1の強誘電体膜261は、Ruがドープされていない約70nmのPZT膜であり、第2の強誘電体膜262は、Ruがドープされた約10nmのPZT膜である。尚、第1の強誘電体膜261及び第2の強誘電体膜262は、第2の実施の形態と同様の成膜方法及び成膜条件により形成することができる。また、本実施の形態における記憶装置である強誘電体メモリの製造方法は、強誘電体膜260を除き、第2の実施の形態と同様である。本実施の形態における記憶装置における強誘電体キャパシタとして、第2の強誘電体膜262におけるRuの組成の異なる強誘電体キャパシタを作製し、1.0Vで電気的特性の測定を行なった。尚、測定のために作製された第2の強誘電体膜262は、RuドープPLZT膜であり、第1の強誘電体膜261は、RuドープされていないPLZT膜である。第1の強誘電体膜及び第2の強誘電体膜に相当する強誘電体膜をともに、RuドープされていないPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.6O3膜により形成した場合では、分極量は7.0μC/cm2であった。一方、第2の強誘電体膜262にX=0.05のRuドープPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.55Ru0.05O3膜を用いた場合では、分極量は16.3μC/cm2であった。第1の強誘電体膜261をRuドープされていないPLZT膜により形成し、第2の強誘電体膜262をRuドープPLZT膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも10-10A程度であり、顕著な違いは見られなかった。尚、本実施の形態においては、下部電極50上にRuドープPZT膜等が形成されているものであるため、下部電極50上のPZT結晶の配位方向のばらつきについて、第1及び第2の実施の形態と比較を行った。この結果、本実施の形態における111回折ピークにおけるロッキングカーブの半値幅は、3.8°であったのに対し、第1の実施の形態及び第2の実施の形態における111回折ピークにおけるロッキングカーブの半値幅は、4.5°であった。PZT結晶の配位方向のばらつきの減少は、分極量のばらつきが減少することを意味している。つまり、強誘電体キャパシタのサイズが小さくなり、1つのキャパシタあたりの結晶粒の数が少なくなったときに、分極量がキャパシタ毎に一様になる効果が期待できる。よって、本実施の形態における記憶装置である強誘電体メモリは、より一層均一性を高め、歩留りを向上させることができる。尚、上記以外の内容については、第2の実施の形態と同様である。第4の実施の形態次に、第4の実施の形態について説明する。本実施の形態は、図13及び図14に示すように、強誘電体膜360は、第1の強誘電体膜361と第2の強誘電体膜362と第3の強誘電体膜363を有している。また、RuドープPLZT膜である第2の強誘電体膜362が下部電極50と接して形成されており、RuドープPLZT膜である第3の強誘電体膜363が上部電極70と接して形成されている。尚、図14は、本実施の形態における強誘電体メモリにおけるスタック構造の強誘電体キャパシタの拡大図を示す。具体的には、本実施の形態においては、下部電極50上に第2の強誘電体膜362、第1の強誘電体膜361、第3の強誘電体膜363が、この順で積層形成されており、第3の強誘電体膜363上に上部電極70が形成されている。第1の強誘電体膜361は、Ruがドープされていない約60nmのPZT膜であり、第2の強誘電体膜362及び第3の強誘電体膜363は、Ruがドープされた約10nmのPZT膜である。尚、第1の強誘電体膜361、第2の強誘電体膜362及び第3の強誘電体膜363は、第2の実施の形態と同様の成膜方法及び成膜条件により形成することができる。また、本実施の形態における記憶装置である強誘電体メモリの製造方法は、強誘電体膜360を除き、第2の実施の形態と同様である。本実施の形態における記憶装置における強誘電体キャパシタとして、第2の強誘電体膜362及び第3の強誘電体膜363におけるRuの組成の異なる強誘電体キャパシタを作製し、1.0Vで電気的特性の測定を行なった。尚、測定のために作製された第2の強誘電体膜362及び第3の強誘電体膜363は、RuドープPLZT膜であり、第1の強誘電体膜361は、RuドープされていないPLZT膜である。第1の強誘電体膜、第2の強誘電体膜及び第3の強誘電体膜に相当する強誘電体膜をRuドープされていないPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.6O3膜により形成した場合では、分極量は7.0μC/cm2であった。一方、第2の強誘電体膜362及び第3の強誘電体膜363にX=0.05のRuドープPLZT膜、即ち、Pb0.9La0.1Zr0.4Ti0.55Ru0.05O3膜を用いた場合では、分極量は17.8μC/cm2であった。第1の強誘電体膜361をRuドープされていないPLZT膜により形成し、第1の強誘電体膜361の両側に、第2の強誘電体膜362及び第3の強誘電体膜363をRuドープPLZT膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも10-10A程度であり、顕著な違いは見られなかった。尚、本実施の形態においては、下部電極50上にRuドープPZT膜等が形成されているものであるため、下部電極50上のPZT結晶の配位方向のばらつきについて、第1及び第2の実施の形態と比較を行った。この結果、本実施の形態における111回折ピークにおけるロッキングカーブの半値幅は、3.8°であったのに対し、第1の実施の形態及び第2の実施の形態における111回折ピークにおけるロッキングカーブの半値幅は、4.5°であった。PZT結晶の配位方向のばらつきの減少は、分極量のばらつきが減少することを意味している。つまり、強誘電体キャパシタのサイズが小さくなり、1つのキャパシタあたりの結晶粒の数が少なくなったときに、分極量がキャパシタ毎に一様になる効果が期待できる。よって、本実施の形態における記憶装置である強誘電体メモリは、より一層均一性を高め、歩留りを向上させることができる。尚、上記以外の内容については、第2の実施の形態と同様である。以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。上記の説明に関し、更に以下の付記を開示する。付記1基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、第1の強誘電体膜と第2の強誘電体膜とを有しており、前記第1の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第2の強誘電体膜は、PbZrTiO3を含む材料にRuがドープされているものにより形成されており、前記第2の強誘電体膜において、前記Ruは前記第2の強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであることを特徴とする記憶装置。付記2前記第1の強誘電体膜は、チタン酸ジルコン酸鉛にLa、Ca、Srのうちから選ばれる1または2以上の元素が含まれる材料により形成されており、前記第2の強誘電体膜は、チタン酸ジルコン酸鉛にLa、Ca、Srのうちから選ばれる1または2以上の元素が含まれる材料に、Ruがドープされているものより形成されていることを特徴とする付記1に記載の記憶装置。付記3前記第2の強誘電体膜は、前記下部電極または前記上部電極と接していることを特徴とする付記1または2に記載の記憶装置。付記4前記強誘電体膜は、更に、第3の強誘電体膜を有するものであって、前記第3の強誘電体膜はチタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されており、前記Ruは前記第3の強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであって、前記第1の強誘電体膜の一方の面に前記第2の強誘電体膜が設けられており、前記第1の強誘電体膜の他方の面に前記第3の強誘電体膜が設けられていることを特徴とする付記1または2に記載の記憶装置。付記5前記第3の強誘電体膜は、チタン酸ジルコン酸鉛にLa、Ca、Srのうちから選ばれる1または2以上の元素が含まれる材料に、Ruがドープされているものであることを特徴とする付記4に記載の記憶装置。付記6前記第2の強誘電体膜は前記下部電極と接しており、前記第3の強誘電体膜は前記上部電極と接していることを特徴とする付記4または5に記載の記憶装置。付記7基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされており、前記Ruは、前記強誘電体膜におけるPb、Zr、Tiのいずれかと置換しているものであって、前記強誘電体膜をPbZr1-YTiY-XRuXO3とした場合、0<X≦0.1であることを特徴とする記憶装置。付記8前記強誘電体膜は、チタン酸ジルコン酸鉛にLa、Ca、Srのうちから選ばれる1または2以上の元素が含まれる材料に、Ruがドープされているものであることを特徴とする付記7に記載の記憶装置。付記9前記基板上にはトランジスタが形成されており、前記下部電極または前記上部電極は、前記トランジスタと接続されていることを特徴とする付記1から8のいずれかに記載の記憶装置。付記10前記下部電極は、前記トランジスタの上方に形成されていることを特徴とする付記9に記載の記憶装置。付記11基板の上に、下部電極を形成する工程と、前記下部電極上に、強誘電体膜を形成する工程と、前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、を有し、前記強誘電体膜は、第1の強誘電体膜と第2の強誘電体膜とが積層されたものであって、前記第1の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第2の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されているものであることを特徴とする記憶装置の製造方法。付記12前記強誘電体膜を形成する工程は、前記下部電極上に、前記第2の強誘電体膜を形成する工程と、前記第2の強誘電体膜上に、前記第1の強誘電体膜を形成する工程と、前記第1の強誘電体膜上に、第3の強誘電体膜を形成する工程と、を有するものであって、前記上部電極は、前記第3の強誘電体膜上に形成されるものであって、前記第3の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にRuがドープされているものにより形成されているものであることを特徴とする付記11に記載の記憶装置の製造方法。付記13前記基板にトランジスタを形成する工程と、前記トランジスタの上に層間絶縁膜を形成し、前記層間絶縁膜に開口部を形成し、前記開口部にW膜を形成することにより、前記トランジスタに接続されるWプラグを形成する工程と、を有し、前記下部電極を形成する工程は、前記Wプラグの上部に、前記下部電極を形成するものであることを特徴とする付記11または12に記載の記憶装置の製造方法。