"差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、を有し、前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを3つ以上のチップを用いて分割して構成し、前記3つ以上のチップの基板に対して異なる電圧を印加することにより、プロセス耐圧よりも大きい出力電圧を前記出力回路から出力するように構成されたことを特徴とするドライバ集積化回路。請求項1において、前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを3つのチップを用いて分割して構成する場合、第1のチップを高電圧印加チップ、第2のチップを中間電圧印加チップ、第3のチップを低電圧印加チップとし、前記プロセス耐圧をV2とすると、前記第1のチップの印加電圧をV1±δV1はほぼV2に等しい、δは変動要素、前記第2のチップの印加電圧を0±δ、前記第3のチップの印加電圧を-V1±δに設定し、前記出力電圧の最大値を±2V1とすることを特徴とするドライバ集積化回路。請求項2において、前記差動入力回路は、前記第1のチップに配置され、前記レベルシフト回路は、前記第1乃至第3のチップに分割して配置され、前記第1のチップのレベルシフト回路部分は、前記第2のチップに含まれるレベルシフト回路部分が前記増幅された信号を電圧シフトして生成したHレベル側の信号を保持し、前記第3のチップのレベルシフト回路部分は、前記第2のチップに含まれるレベルシフト回路部分が前記増幅された信号を電圧シフトして生成したLレベル側の信号を保持し、前記出力回路は、前記第1乃至第3のチップに分割して配置され、前記第1のチップの出力回路部分と前記第2のチップの出力回路部分によって前記Hレベル側の信号が増幅され、前記第2のチップの出力部分と前記第3のチップの出力回路部分によって前記Lレベル側の信号が増幅され、これら増幅された信号によって前記出力電圧が生成されることを特徴とするドライバ集積回路。請求項3において、前記第1のチップのレベルシフト回路部分に対する印加電圧は、V1より大きく、2V1よりも小さく、前記第2のチップのレベルシフト回路部分に対する印加電圧は、-V1より大きく、V1よりも小さく、前記第3のチップのレベルシフト回路部分に対する印加電圧は、-2V1より大きく、-V1よりも小さくなるように設定され、前記第1のチップの出力回路部分に対する印加電圧は、V1より大きく、2V1よりも小さく、前記第2のチップのレベルシフト回路部分に対する印加電圧は、-V1より大きく、V1よりも小さく、前記第3のチップのレベルシフト回路部分に対する印加電圧は、-2V1より大きく、-V1よりも小さくなるように設定されることを特徴とするドライバ集積化回路。請求項1において、複数のベタ層を有する多層基板と、当該多層基板のチップ載置面とは反対側の裏面に取り付けられた放熱器と、を有し、前記多層基板のチップ載置面には、前記3つ以上のチップが分離して配置され、前記複数のベタ層のうち、前記チップ数分のベタ層から前記3以上のチップのそれぞれの基板に対して基板電位が印加され、前記多層基板の裏面には、前記基板電圧を印加するためのベタ層から前記3つ以上のチップのそれぞれへの電通を可能にする、前記チップの数に対応する複数のチップ電位パターンが形成され、前記基板電圧が印加される前記チップ数分のベタ層のそれぞれと、前記複数のチップ電位パターンのそれぞれと、前記3つ以上のチップのそれぞれは、互いのチップが電気的に分離するように複数の接続ビアによって接続され、前記3つ以上のチップから発せられる熱は、前記複数のチップ電位パターンを介して前記放熱器から前記ドライバ集積回路の外部に放出されることを特徴とするドライバ集積化回路。請求項5において、前記放熱器と、前記チップ電位パターン及び前記多層基板の裏面と間に、絶縁部材で構成される絶縁層が形成されていることを特徴とするドライバ集積化回路。請求項1において、前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを3つのチップを用いて分割して構成する場合、第1のチップを高電圧印加チップ、第2のチップを中間電圧印加チップ、第3のチップを低電圧印加チップとし、前記プロセス耐圧をV2とすると、前記第1のチップの印加電圧をV1±δV1はほぼV2に等しい、δは変動要素に設定し、前記第2のチップの印加電圧を前記出力電圧を抵抗分圧によって決定される電位に設定し、前記第3のチップの印加電圧を-V1±δに設定し、前記出力電圧の最大値を±2V1とすることを特徴とするドライバ集積化回路。差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、基板電位制御部と、を有し、前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを5つ以上のチップを用いて分割して構成し、前記基板電位制御部は、前記出力回路で生成される出力電圧の値に応じて変化する印加電圧であって、前記5つ以上のチップのそれぞれに対して異なる印加電圧を設定することにより、プロセス耐圧よりも大きい前記出力電圧を出力するように構成されたことを特徴とするドライバ集積化回路。しかしながら、特許文献1では、出力段以外の一部の回路部分は高耐圧プロセスが不要であるが、出力段の回路は依然として高耐圧のプロセスが必須である。全体回路から考えると、プロセスの耐圧を超える電圧が出力できる手段ではなく、コスト削減及び回路製造の短縮化を考慮した場合には基本的な解決案ではない。一般的に、高電圧出力ドライバ回路の種類は、集積化して構成することと、ディスクリートで構成することの2種類がある。集積化して回路を構成する場合、基本的に全ての回路構成要素が同じチップ上で生成して、最後一つの部品としてパッケージ化する。この場合、回路の最大出力電圧範囲がチップを製造するプロセスの耐圧で決められている。装置の高性能化に要求される最大出力電圧が現状プロセスの耐圧に満足できない場合は、さらに高耐圧のプロセスを開発する必要である。但し、新しい高耐圧プロセスの開発がコスト時間が掛かり、容易ではない。一方、ディスクリート部品で回路を構成する場合は、各回路要素が個別パッケージされたデバイスを使用する。各デバイスに印加した電圧がそれぞれデバイスの耐圧より低くければ問題はない。そして、回路設計の工夫で回路の最大電圧を各デバイスへ分圧すれば、各デバイスの耐圧を超える電圧を出力可能な回路は実現できる。但し、ディスクリート部品で回路を構成した場合には部品点数が多く、実装面積が大きくなるので、個別のパッケージや部品間の配線により発生した寄生素子の影響のため、要求される高速性能を達成することが困難な場合が多い。本発明はこのような状況に鑑みてなされたものであり、現状のプロセスを利用して短期間低コストで製造可能であって、プロセスの耐圧を超える電圧が出力でき、要求される装置性能高速高電圧を満足するドライバ集積化回路の構成を提供するものである。上記課題を解決するために、本発明によるドライバ集積化回路は、差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、を有する。そして、差動入力回路と、レベルシフト回路と、出力回路とを3つ以上のチップを用いて分割して構成する。また、3つ以上のチップの基板に対しては、異なる電圧が印加され、プロセス耐圧よりも大きい出力電圧が出力回路から出力される。本発明に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、本発明の態様は、要素及び多様な要素の組み合わせ及び以降の詳細な記述と添付される特許請求の範囲の様態により達成され実現される。本明細書の記述は典型的な例示に過ぎず、本発明の特許請求の範囲又は適用例を如何なる意味に於いても限定するものではないことを理解する必要がある。本発明によれば、新規プロセスの開発のために必要とされるコストや時間を節約することができ、プロセス耐圧以上の電圧を出力することができるドライバ集積化回路を実現することができる。以下、添付図面を参照して本発明の実施形態について説明する。添付図面では、機能的に同じ要素は同じ番号で表示される場合もある。なお、添付図面は本発明の原理に則った具体的な実施形態と実装例を示しているが、これらは本発明の理解のためのものであり、決して本発明を限定的に解釈するために用いられるものではない。本実施形態では、当業者が本発明を実施するのに十分詳細にその説明がなされているが、他の実装形態も可能で、本発明の技術的思想の範囲と精神を逸脱することなく構成構造の変更や多様な要素の置き換えが可能であることを理解する必要がある。従って、以降の記述をこれに限定して解釈してはならない。1第1の実施形態<一般的なドライバ集積化回路の構成>図1は、一般的な高電圧出力ドライバ集積化回路の構成を示す図である。高電圧出力ドライバ集積化回路130は、一般的に差動入力回路1311と、レベルシフト回路1312と、高電圧出力段回路1313と、を有している。高電圧出力端子1316の出力電圧を±2Vo、回路への最大印加電圧を±2V1とすると、V1をVoより数V~十数V高い電圧デバイスのドロップ電圧として設定する必要がある。図1に示した回路を既存のプロセス方法で集積化する場合は、チップに同時印加する電圧範囲を最大±2V1、必要なプロセス耐圧を±2V2とする。ここで、V2=V1δV1であり、δV1はマージンを示している。<改良された高耐圧ドライバ集積化回路の構成>図2は、本発明の第1の実施形態による、改良された高耐圧ドライバ集積化回路の構成を示す図である。図2の回路構成を採用すれば、耐圧±V2のプロセスを使用して、最大出力電圧を±2V1V1≒V2とすることができるようになる。図2に示すように、当該高耐圧ドライバ集積化回路100では、全体のドライバ回路を3つのチップ101、102、及び103で分割して構成する。各チップの基板電位基準電圧は、Vsub1、Vsub2、Vsub3の異なる電位に設定される。Vsub1、Vsub2、及びVsub3の電位は自由に設定してもよいが、分割された3つのチップ101、102、及び103の耐圧が同じであれば、Vsub1=V1、Vsub2=0、Vsub3=-V1のように、Vsub1とVsub3がVsub2に中心して対称となり、全体回路の耐圧が一番高くなる。なお、印加電圧に変動分がある場合には、Vsub1=V1±δ、Vsub2=±δ、Vsub3=-V1±δとなる。また、各チップは、同一プロセスを用いて製造されていることが望ましい。差動入力回路部差動入力段部分1021は、1つのチップ102に配置され、その印加電圧範囲は、プロセスの耐圧より低く設定される。また、レベルシフト回路部レベルシフト段部分に印加する電圧範囲は、最大±2V1であり、ほぼプロセス耐圧±V2の2倍である。そして、レベルシフト段部分は、3つのチップ、チップ1101、チップ2102、及びチップ3103に分けて配置される。レベルシフト段部分に属する回路は、高電圧部分1011と、中間電圧部分1022と、低電圧部分1031である。ここで、チップ1101に配置される高電圧部分1011に対する印加電圧VLSHは、V1<VLSh<2V1の範囲印加電圧範囲に設定される。また、チップ2102に配置される中間電圧部分1022に対する印加電圧VLSMは、-V1<VLSm<V1の範囲印加電圧範囲に設定される。さらに、チップ3103に配置される低電圧部分1031に対する印加電圧VLSLは-2V1<VLSl<-V1の範囲印加電圧範囲に設定される。同様に、高電圧出力回路部も3つのチップに分散して配置される。つまり、高電圧出力回路部分に属する回路は、高電圧部分1012と、中間電圧部分1023と、低電圧部分1032である。チップ1101に配置される高電圧部分1012に対する印加電圧VHVOHは、V1<VHVOH<2V1の範囲印加電圧範囲に設定される。また、チップ2102に配置される中間電圧部分1023に対する印加電圧VHVOMは、-V1<VHVOM<V1の範囲印加電圧範囲に設定される。さらに、チップ3103に配置される低電圧部分1032に対する印加電圧VHVOLは、-2V1<VHVOL<-V1の範囲印加電圧範囲に設定される。図2に示される高耐圧ドライバ集積回路100において、差動入力信号Vinは、差動入力部分差動入力アンプ1021で増幅される。増幅された信号は、レベルシフト部分レベルシフタ回路1022によってHレベル側のゲート入力とLレベル側のゲート入力に電圧シフトされる。そして、トランジスタP1,P2,N1,N2と抵抗R1,R2で構成される最終段ドライバ高電圧出力段の中間電圧部分1023は、電圧シフトした信号を増幅して出力する。この最終段ドライバでは、PMOSP1,P2とNMOSN1,N2が縦続接続になっており、N2のゲート電圧V3とP2のゲート電圧V1はそれぞれ、式1及び2のように表すことができる。また、P2及びN2のソース電圧V2及びV4はそれぞれ、P2のゲートソース間電圧をVgsp、N2のゲートソース間電圧をVgsnとすると、式3及び4のように表すことができる。式4より、V4をVout-VssL/2に設定すると、NMOS及びPMOSのドレインソース間電圧は等分に分圧されて最大限に高耐圧化できるため、R1とR2は式5のように表すことができる。このように、チップ分割かつ抵抗分圧すれば、各チップ上のデバイスの印加電圧がプロセス耐圧以下になることを保証できるとともに、全体回路に印加する電圧と最大出力電圧が約プロセス耐圧よりも大きく例えば、2倍なるようにすることができるになる。<実装構造>図3及び4を参照して、高耐圧ドライバ集積化回路の実装構造について説明する。ここでは、上述した3つのチップによって分割された回路を1つ回路として動作するために必要なチップ間配線や、パッケージについて説明する。図3は、3つチップを1つのケースによって実現するハイブリッドパッケージ構成を示す図である。図4は、基板上に実装された高耐圧ドライバ集積化回路の断面構造を示す図である。図3において、チップ101、102、及び103は、同一の実装基板106上に載置され、各チップ間の電気信号伝送は短いワイヤーボンディング105により接続し、配線により発生する寄生素子を最小限に低減して実装される。これにより、高速かつ高電圧出力が可能なハイブリッド集積化回路が実現できる。ところで、高電圧出力回路の大きな課題は放熱である。例えば、±200Vで給電され、最大出力電流が150mAの高電圧出力回路は、消費電力が約30Wであり、熱を放出する。この熱によって回路が正しく動作しなくなる場合もある。よって、放熱設計は、回路が正しく動作させるための重要な課題である。チップからの熱は、基本的に基板106からパッケージ104に経由して空気へ逃げる。つまり、基本的な放熱経路は、基板→パッケージ→空気である。しかし、方熱効率を上げるには、この放熱経路だけでは不十分である。そこで、パッケージの放熱効率をより良くするために、パッケージ104に放熱器放熱板108をつけるのが一般的である。なお、パッケージと放熱器は、基本的に金属製のものが多い。続いて、図4を参照して回路の断面構造について説明する。当該回路において、放熱の主な面積である各チップ裏面の電位と実装基板106の接続パターン電位は、各チップのサブ電位基板電位と同じである。また、各チップ101乃至103を基板106に載置して接続する際には、基板106の表面チップ実装面上に、それぞれ分離されたパターン120、121及び122を設置し、その上に各チップを載置する。本実施形態では、各チップの熱をパターン120、121及び122を経由して基板106の裏面へ伝導しやすくするため、基板106を多層基板にしている。図4に示すように、多層基板の構造として、チップ1用放熱ベタ層111と、チップ2用放熱ベタ層112と、チップ3用放熱ベタ層113と、回路クランド層であるベタ層114が設けられている。また、基板106の裏面には、各チップ101乃至103のサブ電位と裏面パターン等電位放熱パターン、或いはチップ電位パターンとも言う123、124、及び125が設けられている。同一ベタ層の電位は同電位に設定されている。例えば、チップ1放熱用ベタ層111はV1に、チップ2放熱用ベタ層112は0Vに、チップ3放熱用ベタ層113は-V1に設定されている。その意味において、チップ1放熱用ベタ層111はチップ1のサブ電位ベタパターン層、チップ2放熱用ベタ層112はチップ2のサブ電位ベタパターン層、チップ3放熱用ベタ層113はチップ3のサブ電位ベタパターン層と呼ぶこともできる。さらに、チップ1101のサブ電位パターン120、ベタ層111、及び裏面パターン123の間の熱抵抗を下げるために、できるだけ多数のビア接続ビア、ワイヤーボンディングとも言う115を設置すると良い。また、チップ2102のサブ電位パターン121、ベタ層112、及び裏面パターン124の間の熱抵抗、並びに、チップ3103のサブ電位パターン122、ベタ層113、及び裏面パターン125の間の熱抵抗を低減するためにも、同様に、多数のビア接続ビア115が設けられている。なお、各チップのために設けられたビアは、他のチップとは電気的に接続されないように設けられていることに注意すべきである。チップ101乃至103の表面には配線があるため、熱はパッケージ104へとは逃げにくい。従って、上述のような構成を採用すると、チップからパッケージへの主な放熱径路は、チップ101乃至103→電位パターン120乃至122→裏面パターン123乃至125となる。但し、各チップのサブパターン電位は異なるので、同じパッケージと直接接続できない。このため、基板106の裏面とパッケージ104の間に、絶縁用シートやクリーム107が必要となる。この絶縁シートやクリームは、高耐圧絶縁性電気的に絶縁性を有すること及び低熱抵抗熱が逃げやすいことの2つの条件を少なくとも満足する必要がある。以上の実装と放熱構造によって、本発明の実施形態第1乃至第3の実施形態で示される高耐圧ドライバ集積化回路の正常動作を保証することできる。2第2の実施形態図5は、本発明の第2の実施形態による高耐圧ドライバ集積化回路の構成を示す図である。当該回路の構成や放熱の設計に関して、基本的に第1の実施形態と同様である。よって、以下では相違点のみについて説明する。図5に示すように、高耐圧ドライバ集積化回路100’の真中のチップ102のサブ電位Vsub2は、第1の実施形態のような固定の電位Vsub2=0ではなく、抵抗R10及びR11によって出力Voutを分圧された電位となっている。つまり、式6及び7で示される通りである。このように、チップ102に印加する最大電圧は、±Voutである。耐圧条件を考える時、基本的に|Vout-Vsub2|<プロセス耐圧であることが必要となる。Voutの正負電圧範囲が同じであれば、Vsub2が固定的な電位であるとすると、0V時が一番有利となる。この時、耐圧条件は、Vout<プロセス耐圧である。図5のように、式6及び7によりVsub2がVoutと連動して可変となるように設定すれば、Vout-Vsub2の値をR10及びR11の選択により低減することができる。チップ102上にグランド電位が存在することを考えると、R10=R11を設定する場合は、チップ102上サブ電位に対する最大電位差=Vout/2となる。つまり、チップ102の耐圧条件を半分に緩和することができる。さらに、出力段回路の分圧抵抗とトランジスタの数を増やせば、プロセス耐圧の2倍以上の電圧を出力できるドライバ回路の設計と製造は可能である。3第3の実施形態拡張案図6は、本発明の第3の実施形態による高耐圧ドライバ集積化回路の構成を示す図である。本実施形態における高耐圧ドライバ集積化回路の基本構成は、第1及び2の実施形態とほぼ同様であるため、重複する部分についての詳細説明は省略し、ここでは第1及び第2の実施形態と異なる部分についてのみ説明する。上述したように、第1及び第2の実施形態では、高印加電圧を縦接続する部分をチップ分割するとき、3つのチップの例を用いて説明しているが、本実施形態では5つのチップ141乃至145に分割するようにしても良い。5つのチップで構成する場合、基板電位可変制御機能ブロック150は、全部のチップサブ電位151乃至155を、全体集積化回路の出力電圧160に応じて自動的に可変制御する。例えば、システムの最大出力電圧を±3V1とし、チップ141の印加電圧を3V1、チップ145の印加電圧を-3V1とする。出力電圧Vout≒-3V1の場合には、チップ141のサブ電位を2V1に、チップ142のサブ電位を0V、チップ143のサブ電位を-2V1に設定すれば、チップ141~チップ143まで各チップの印加電圧範囲がサブ電位を中心に±V1の範囲になる。同じく、出力電圧Vout=3V1の場合には、チップ145のサブ電位を-2V1に,チップ144のサブ電位を0V、チップ143のサブ電位を2V1に設定すれば、チップ145~チップ143まで各チップの印加電圧範囲がサブ電位を中心に±V1の範囲になる。これにより、回路全体の出力電圧は、プロセス耐圧の最大3倍までの高電圧を出力可能となる。なお、第1の実施形態同様、各チップは、同一プロセスを用いて製造されていることが望ましい。また、本実施形態では一般化すれば、図7のように5つ以上チップで分割することができる。この場合には、耐圧が±V1の2N-1個のチップ分割で、最大±NV1の高電圧を出力することが可能となる。4まとめドライバ集積化回路は、差動入力部と、レベルシフト部と、負荷を駆動する高電圧出力部出力回路部の3つの基本機能ブロックから構成される。差動入力部に関する電圧レベルは、基本的に低電圧であるが、レベルシフト部と出力部回路に関する電圧は、ほぼ回路の最大出力電圧に近いレベルとなっている。レベルシフト部と出力部で使用する部品の印加電圧範囲を下げるためには、レベルシフト部と出力回路部を縦接続の3つブロックに分けて、それぞれに印加する電圧の範囲をプロセスの耐圧範囲に限定する。例えば、マージンδVを含む耐圧電圧が±V1真のプロセス耐圧V2=V1δV1、δV1がマージンを表すのプロセスを使用して最大出力電圧が約±2V1のドライバ回路を作ることを考える。同一プロセスで3つのチップチップ1、チップ2、チップ3を作製し、各チップの基板電位Vsub1=V1±変動分、Vsub2=0±変動分、Vsub3=-V1±変動分と、それぞれ異なる電位に設定する。このようにすることにより、現状のプロセスを利用してドライバ集積化回路を構成するので、新規プロセスの開発のために必要とされるコストや時間を節約することができ、プロセス耐圧以上の電圧が出力可能な要求される高耐圧のドライバ集積化回路を実現することができる。差動入力部は、基板電位Vsub1=0のチップチップ2に配置する。また、レベルシフト回路は3つの部分に分割して、それらをチップ1乃至3に配置し、印加電圧の範囲に応じて縦接続する。例えば、レベルシフト回路においては、V1<印加電圧<2V1の部分1011をVsub1=V1のチップ1に配置し、-V1<印加電圧範囲<V1の部分1022をチップ2に配置し、-2V1<印加電圧<-V1の部分1031をチップ3に配置する。同様に、出力回路も3つの部分に分割してそれらをチップ1乃至3に配置して縦接続する。例えば、出力回路においては、V1<印加電圧<2V1の部分1012をVsub1=V1のチップ1に配置し、-V1<印加電圧範囲<V1の部分1023をチップ2に配置し、-2V1<印加電圧<-V1の部分1032をチップ3に配置する。なお、チップ1、チップ2、及びチップ3に印加した電圧の絶対値は異なっているが、各チップのサブ電位基板電位は浮いているグランドにつながっていないので、電圧範囲は各チップの耐圧範囲内で収めれば特に問題はない。また、チップ2の印加電圧を、出力電圧を抵抗分圧によって決定される電位に設定するようにしても良い。これにより、チップ2の印加電圧サブ電位が出力電圧に応じて自動的に変化するので、チップ2の耐圧条件を緩和することができる。さらに、3つのチップ間を1つのパッケージを実装して、チップ間の信号伝達が短いワイヤーボンディングビアにより接続するようにしても良い。このようにすることにより、配線によって発生する寄生素子を最小限に低減して、高速且つ高電圧出力なハイブリッド集積化IC回路が実現できる。また、ドライバ集積化回路を構成するための基板を多層基板とし、多層基板の裏面チップ西面とは反対側の面に放熱器を取り付けるようにする。そして、各チップからビアを介して熱を放熱器に伝える。このようにすることにより、各チップから発せられる熱であって、パッケージを経由させても逃がしにくく不正動作の原因となりうる熱を効率よく放出することができるようになり、回路の誤動作を回避することができる。なお、多層基板の裏面と放熱器との間には、絶縁部材絶縁シートや絶縁クリームで構成される絶縁層が形成されていることが望ましい。以上、本発明の実施形態について詳細に説明した。ただし、明細書に記載された具体例は典型的なものに過ぎず、本発明の範囲と精神は後続する請求範囲で示される。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の態様が形成できる。さらに、上述の実施形態において、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。全ての構成が相互に接続されていても良い。加えて、本技術分野の通常の知識を有する者には、本発明のその他の実装がここに開示された本発明の明細書及び実施形態の考察から明らかになるものである。"