第1導電型または第2導電型の基板1と、前記基板1上に形成された第1導電型層2と前記第1導電型層2の表層部に形成された第2導電型層3と、前記第2導電型層3の表面から形成され、前記第2導電型層3を貫通して前記第1導電型層2に達するトレンチ4と、前記トレンチ4の内壁面に形成されたゲート絶縁膜6と、前記トレンチ4の対向する側面上に前記ゲート絶縁膜6を介して形成され、互いに離間されているゲート電極7と、前記第2導電型層3の表層部に形成され、前記トレンチ4の側面と接する第1導電型領域5と、を有する半導体装置の製造方法において、前記基板1を用意し、前記基板1上に前記第1導電型層2を形成して半導体基板11を用意する工程と、前記半導体基板11の表面から所定深さの前記トレンチ4を形成する工程と、前記トレンチ4の内壁面に前記ゲート絶縁膜6を形成する工程と、前記トレンチ4に前記ゲート絶縁膜6を介して導電膜7aを形成する工程と、前記導電膜7aを異方性エッチングして前記ゲート電極7を形成する工程と、を行い、前記トレンチ4を形成する工程および前記ゲート絶縁膜6を形成する工程では、前記トレンチ4のうち前記第2導電型層3と接する部分を中間部とすると、前記トレンチ4の対向する側面に形成された前記ゲート絶縁膜6の間隔において、前記トレンチ4の開口部に形成されている部分の間隔W1が前記トレンチ4の中間部に形成されている部分の間隔W2より狭くなる前記トレンチ4および前記ゲート絶縁膜6を形成し、前記導電膜7aを形成する工程では、前記トレンチ4に前記導電膜7aで囲まれる空隙14を形成しつつ、前記導電膜7aを形成し、前記ゲート電極7を形成する工程では、前記導電膜7aを異方性エッチングし、前記空隙14を介して前記トレンチ4の底面に形成された前記導電膜7aを除去して前記ゲート電極7を形成することを特徴とする半導体装置の製造方法。前記ゲート絶縁膜6を形成する工程では、前記トレンチ4の側面のうち、前記開口部に形成されている部分の膜厚が前記中間部に形成されている部分の膜厚よりも厚くなる前記ゲート絶縁膜6を形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記ゲート絶縁膜6を形成する工程では、前記トレンチ4上に酸化膜6aを形成する工程と、前記トレンチ4の対向する側面上に前記酸化膜6aを介して窒化膜13を形成する工程と、LOCOS酸化法を行い、前記酸化膜6aのうち、前記トレンチ4の開口部に形成されている部分の膜厚を前記中間部に形成されている部分の膜厚よりも厚くする工程と、を行うことを特徴とする請求項2に記載の半導体装置の製造方法。前記トレンチ4を形成する工程では、前記トレンチ4の開口部の幅が前記中間部の幅より狭くなる前記トレンチ4を形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記導電膜7aを形成する工程では、不純物がドープされたポリシリコンを堆積して前記導電膜7aを形成する工程と、前記空隙14の形状を維持しつつ、前記ポリシリコンを結晶化させるアニール工程と、を行うことを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置の製造方法。前記アニール工程は、900°C以下で行うことを特徴とする請求項5に記載の半導体装置の製造方法。第1導電型または第2導電型の基板1と、前記基板1上に形成された第1導電型層2と前記第1導電型層2の表層部に形成された第2導電型層3と、前記第2導電型層3の表面から形成され、前記第2導電型層3を貫通して前記第1導電型層2に達するトレンチ4と、前記トレンチ4の内壁面に形成されたゲート絶縁膜6と、前記トレンチ4の対向する側面上に前記ゲート絶縁膜6を介して形成され、互いに離間されているゲート電極7と、前記第2導電型層3の表層部に形成され、前記トレンチ4の側面と接する第1導電型領域5と、を有し、前記トレンチ4のうち前記第2導電型層3と接する部分を中間部とすると、前記トレンチ4の対向する側面に形成された前記ゲート絶縁膜6の間隔において、前記トレンチ4の開口部に形成されている部分の間隔W1が前記トレンチ4の中間部に形成されている部分の間隔W2より狭くされていることを特徴とする半導体装置。前記ゲート絶縁膜6は、前記トレンチ4の開口部に形成されている部分の膜厚が前記中間部に形成されている部分の膜厚よりも厚くされていることを特徴とする請求項7に記載の半導体装置。前記ゲート絶縁膜6は、前記トレンチ4の底面に形成されている部分の膜厚が前記中間部に形成されている部分の膜厚よりも厚くされていることを特徴とする請求項7または8に記載の半導体装置。前記トレンチ4は、開口部の幅が中間部の幅より狭くされていることを特徴とする請求項7に記載の半導体装置。しかしながら、上記製造方法では、半導体装置の微細化に伴ってトレンチの幅を、例えば、350nm程度にした場合、一般的な堆積速度である100nm/h程度で導電膜を形成しようとすると、容易にトレンチが導電膜で埋め込まれてしまう。このため、導電膜を異方性エッチングしてトレンチの対向する側面上のみにゲート電極を形成することが困難になる。本発明は上記点に鑑みて、トレンチの対向する側面上に互いに離間されたゲート電極を有する半導体装置において、微細化に対応することができる半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1導電型または第2導電型の基板1を用意し、基板1上に第1導電型層2を形成して半導体基板11を用意する工程と、半導体基板11の表面から所定深さのトレンチ4を形成する工程と、トレンチ4の内壁面にゲート絶縁膜6を形成する工程と、トレンチ4にゲート絶縁膜6を介して導電膜7aを形成する工程と、導電膜7aを異方性エッチングしてゲート電極7を形成する工程と、を行い、次の点を特徴としている。すなわち、トレンチ4を形成する工程およびゲート絶縁膜6を形成する工程では、トレンチ4のうち第2導電型層3と接する部分を中間部とすると、トレンチ4の対向する側面に形成されたゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1がトレンチ4の中間部に形成されている部分の間隔W2より狭くなるトレンチ4およびゲート絶縁膜6を形成し、導電膜7aを形成する工程では、トレンチ4に導電膜7aで囲まれる空隙14を形成しつつ、導電膜7aを形成し、ゲート電極7を形成する工程では、導電膜7aを異方性エッチングし、空隙14を介してトレンチ4の底面に形成された導電膜7aを除去してゲート電極7を形成することを特徴としている。これによれば、トレンチ4の対向する側面に形成されたゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1をトレンチ4の中間部に形成されている部分の間隔W2より狭くしている。このため、導電膜7aを形成する際に、トレンチ4の幅によらず、トレンチ4の内部に導電膜7aで囲まれる空隙14を形成しつつ、導電膜7aを形成することができる。したがって、導電膜7aを異方性エッチングする際、空隙14を介してトレンチ4の底面に形成された導電膜7aを除去することができる。すなわち、上記製造方法では、トレンチ4の幅によらず、トレンチ4の対向する側面上に互いに離間されたゲート電極7を形成することができ、微細化に十分に対応することができる。例えば、請求項2に記載の発明のように、ゲート絶縁膜6を形成する工程では、トレンチ4の側面のうち、開口部に形成される部分の膜厚が中間部に形成される部分の膜厚よりも厚くなるゲート絶縁膜6を形成することができる。この場合、請求項3に記載の発明のように、ゲート絶縁膜6を形成する工程では、トレンチ4上に酸化膜6aを形成する工程と、トレンチ4の対向する側面上に酸化膜6aを介して窒化膜13を形成する工程と、LOCOS酸化法を行い、酸化膜6aのうち、トレンチ4の開口部に形成されている部分の膜厚を中間部に形成されている部分の膜厚よりも厚くする工程と、を行うことができる。また、請求項4に記載の発明のように、トレンチ4を形成する工程では、トレンチ4の開口部の幅が中間部の幅より狭くなるトレンチ4を形成することもできる。そして、請求項5に記載の発明のように、導電膜7aを形成する工程では、不純物がドープされたポリシリコンを堆積して導電膜7aを形成する工程と、空隙14の形状を維持しつつ、ポリシリコンを結晶化させるアニール工程とを行うことができる。このように、導電膜7aとして不純物がドープされたポリシリコンを堆積する場合には、堆積されたポリシリコンはアモルファスとなる。このため、空隙14の形状を維持しつつ、ポリシリコンを結晶化させることにより、導電膜7aを異方性エッチングする際に、半導体基板11の表面に堆積された導電膜7aに対するエッチングレートが部分毎にばらつくことを抑制することができる。この場合、請求項6に記載の発明のように、アニール工程を900°C以下で行うことが好ましい。また、請求項7に記載の発明では、第1または第2導電型の基板1と、基板1上に形成された第1導電型層2と、第1導電型層2の表層部に形成された第2導電型層3と、第2導電型層3の表面から形成され、第2導電型層3を貫通して第1導電型層2に達するトレンチ4と、トレンチ4の内壁面に形成されたゲート絶縁膜6と、トレンチ4の対向する側面上にゲート絶縁膜6を介して形成され、互いに離間されているゲート電極7と、第2導電型層3の表層部に形成され、トレンチ4の側面と接する第1導電型領域5と、を有し、トレンチ4のうち第2導電型層3と接する部分を中間部とすると、トレンチ4の対向する側面に形成されたゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1がトレンチ4の中間部に形成されている部分の間隔W2より狭くされていることを特徴としている。この場合、請求項8に記載の発明のように、ゲート絶縁膜6は、トレンチ4の開口部に形成されている部分の膜厚が中間部に形成されている部分の膜厚よりも厚くされているものとすることができる。また、請求項9に記載の発明のように、ゲート絶縁膜6は、トレンチ4の底面に形成されている部分の膜厚が中間部に形成されている部分の膜厚よりも厚くされているものとすることができる。これによれば、中間部に形成されているゲート絶縁膜6の膜厚とトレンチ4の底面に形成されているゲート絶縁膜6の膜厚とが等しい場合と比較して、ゲート電極7と第2導電型層2との間隔を長くすることができる。このため、例えば、基板の裏面にドレイン電極10が配置される場合には、ゲート-ドレイン間の容量をさらに低減することができる。また、請求項10に記載の発明のように、トレンチ4は、開口部の幅が中間部の幅より狭くされているものとすることができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図面を参照しつつ説明する。図1は、本実施形態の半導体装置の断面構成を示す図であり、本発明をトレンチゲート型のMOSFETに対して適用したものである。図1に示されるように、n型基板1上にn-型ドリフト層2が備えられており、n-型ドリフト層2の表層部に所定深さのp型ベース層3が形成されている。さらに、p型ベース層3を貫通してn-型ドリフト層2まで達するようにトレンチ4が形成されている。トレンチ4は、本実施形態では、開口部の幅と底部の幅とが等しい形状とされており、紙面奥行き方向に延設されている。なお、p型ベース層3は、トレンチ4の延設方向における先端よりも内側で終端する構造とされている。また、p型ベース層3の表層部には、n型ソース領域5が形成されている。このn型ソース領域5は、n-型ドリフト層2よりも高不純物濃度で構成され、p型ベース層3内において終端しており、かつトレンチ4の側面に接するように配置されている。より詳しくは、トレンチ4の延設方向に沿って棒状に延設されており、トレンチ4の先端よりも内側で終端する構造とされている。また、トレンチ4には、内壁面にゲート絶縁膜6が形成されている。ゲート絶縁膜6は、トレンチ4のうちp型ベース層3と接する領域を中間部とすると、トレンチ4の開口部に形成されている部分の膜厚がトレンチ4の中間部に形成されている部分の膜厚より厚くされている。すなわち、トレンチ4の対向する側面に形成されたゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1がトレンチ4の中間部に形成されている部分の間隔W2より狭くされている。つまり、ゲート絶縁膜6はいわゆるオーバーハング形状とされている。さらに、本実施形態では、ゲート絶縁膜6は、トレンチ4の底面に形成されている部分の膜厚がトレンチ4の中間部に形成されている部分の膜厚より厚くされている。そして、トレンチ4には、ゲート絶縁膜6を介して対向する側面にゲート電極7が形成されており、これらゲート電極7は互いに離間されている。つまり、トレンチ4の底面には、ゲート電極7が配置されない部分が形成されている。このゲート電極7は、本実施形態では、不純物がドープされたポリシリコンによって構成されている。また、トレンチ4内のゲート電極7の間には、BPSG等で構成される絶縁膜8が形成されている。本実施形態では、このように、トレンチ4、ゲート絶縁膜6、ゲート電極7、絶縁膜8によってトレンチゲート構造が構成されている。そして、p型ベース層3上には、絶縁膜8を覆うようにソース電極9が形成されており、ソース電極9がp型ベース層3およびn型ソース領域5と電気的に接続されている。さらに、n型基板1の裏面には、n型基板1と電気的に接続されるドレイン電極10が形成されている。以上が本実施形態における半導体装置としてのMOSFETの構成である。なお、本実施形態ではn型が本発明の第1導電型に相当しており、p型が本発明の第2導電型に相当している。また、n-型ドリフト層2が本発明の第1導電型層に相当し、p型ベース層3が本発明の第2導電型層に相当し、n型ソース領域5が本発明の第1導電型領域に相当している。このようなトレンチゲート構造を有する半導体装置では、ゲート電極7に対してゲート電圧が印加されると、p型ベース層3のうちトレンチ4の側面に配置されたゲート絶縁膜6と接する部分が反転型チャネル領域となってソース電極9とドレイン電極10との間に電流が流れる。すなわち、上記トレンチ4の中間部に形成されているゲート絶縁膜6とは、言い換えると、反転型チャネル領域とゲート電極7との間に形成されているゲート絶縁膜6のことである。次に、上記半導体装置の製造方法について説明する。図2および図3は、図1に示す半導体装置の製造工程を示す図である。まず、図2aに示されるように、n型基板1上にn-型ドリフト層2をエピタキシャル成長させてなる半導体基板11を用意し、当該半導体基板11の表面に酸化膜等のマスク12を形成する。そして、当該マスク12をパターニングし、異方性エッチングによって、半導体基板11の表面から幅が350nm程度であり、深さが1500nm程度であるトレンチ4を形成する。なお、半導体基板11の表面とは、n-型ドリフト層2のうちn型基板1側と反対側の一面のことである。その後、図2bに示されるように、マスク12を除去し、熱酸化等により、半導体基板11の表面およびトレンチ4の内壁面に酸化膜6aを50nm程度形成する。なお、この酸化膜6aは上述のゲート絶縁膜6となるものである。続いて、図2cに示されるように、LPCVD法等により、酸化膜6a上に窒化膜13を20nm程度形成する。次に、図2dに示されるように、異方性エッチングにより、半導体基板11の表面上およびトレンチ4の底面上に形成された窒化膜13を除去し、トレンチ4の対向する側面上のみに窒化膜13を残す。そして、図2eに示されるように、LOCOS酸化法を行い、酸化膜6aのうちトレンチ4の開口部に形成されている部分の膜厚を中間部に形成されている部分の膜厚よりも厚くする。これにより、トレンチ4の対向する側面に形成された酸化膜6aゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1がトレンチ4の中間部に形成されている部分の間隔W2より狭くなる。その後、燐酸を用いたウェットエッチングやケミカルドライエッチング等によってトレンチ4の対向する側面に形成されていた窒化膜13を除去する。なお、この工程におけるトレンチ4の中間部とは、後述の図3cの工程において、p型ベース層3およびn型ソース領域5を形成したときにp型ベース層3と接する部分のことであり、言い換えるとp型ベース層3と接する予定部分のことである。また、LOCOS酸化法を行うことにより、半導体基板11の表面に形成された酸化膜6aおよびトレンチ4の底面に形成された酸化膜6aもトレンチ4の中間部に形成されている酸化膜6aの膜厚よりも厚くなる。次に、図2fに示されるように、LPCVD法等により、ゲート絶縁膜6上に不純物がドープされたポリシリコンにて構成される導電膜7aを、例えば、100nm/h程度で堆積させる。この場合、上記のように、トレンチ4の対向する側面に形成されたゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1がトレンチ4の中間部に形成されている部分の間隔W2より狭くされている。このため、導電膜7aを形成した場合には、トレンチ4内に、導電膜7aで囲まれるすと呼ばれる空隙14が形成されつつ、導電膜7aが堆積される。続いて、導電膜7aを不純物がドープされたポリシリコンを堆積させて形成した場合には、当該導電膜7aはアモルファスとなっているため、半導体基板11をアニールして導電膜7aを結晶化する。導電膜7aがアモルファスである場合には、後述の図3aの工程において異方性エッチングを行った場合、半導体基板11の表面に堆積された導電膜7aに対するエッチングレートが部分毎にばらつくためである。また、このアニール工程は、空隙14の形状を維持しつつ、つまり空隙14の形状を変化させずに導電膜7aを結晶化できる温度で行う。アニール工程を行った際に、導電膜7aが拡散等して空隙14が消滅してしまうと、後述の図3aの工程における異方性エッチングによってトレンチ4の底面に形成された導電膜7aを除去することが困難になるためである。例えば、900°で15分程度のアニールを行うことにより、空隙14を残しつつ、導電膜7aを結晶化することができる。なお、導電膜7aのうちトレンチ4の開口部を閉塞する部分図3f中の領域Aは、トレンチ4の対向する側面に形成された部分が接触接合することによって構成されている。このため、図3f中の領域Aでは、アニールを行った際に結晶化されるものの粒界が発生し、他の部分よりも結晶性が低い状態になっている。すなわち、他の部分より脆くなっている。続いて、図3aに示されるように、導電膜7aを異方性エッチングによってエッチバックし、トレンチ4の開口部を閉塞する導電膜7aを除去して空隙14と外部とを連通させると共に、空隙14を介してトレンチ4の底面に形成された導電膜7aを除去する。これによって、トレンチ4の対向する側面上に互いに離間されている導電膜7aからなるゲート電極7が形成される。なお、上記のように、導電膜7aのうちトレンチ4の開口部を閉塞する部分では、粒界が存在して脆くなっているため、半導体基板11の表面に形成された導電膜7aよりもエッチングレートが大きくなる。したがって、半導体基板11の表面に形成された導電膜7aをエッチバックする際に、トレンチ4の開口部を閉塞する導電膜7aが除去されて空隙14と外部とが連通されると共にトレンチ4の底面に形成された導電膜7aが除去される。次に、図3bに示されるように、LPCVD法等によって、トレンチ4を埋め込むように絶縁膜8を形成する。その後、図3cに示されるように、絶縁膜8および酸化膜6aのパターニング、不純物のイオン注入、熱処理等の一般的な半導体製造プロセスを行い、p型ベース層3、n型ソース領域5、ソース電極9、ドレイン電極10を形成することにより、図1に示す半導体装置が製造される。以上説明したように、本実施形態では、トレンチ4の開口部に形成されているゲート絶縁膜6の膜厚をトレンチ4の中間部に形成されているゲート絶縁膜6の膜厚よりも厚くしている。すなわち、トレンチ4の対向する側面に形成されたゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1をトレンチ4の中間部に形成されている部分の間隔W2より狭くしている。このため、ゲート電極7を構成する導電膜7aを形成する際、トレンチ4の幅によらず、トレンチ4の内部に導電膜7aで囲まれる空隙14を形成しつつ、導電膜7aを形成することができる。このため、半導体基板11の表面に形成された導電膜7aを異方性エッチングする際、空隙14を介してトレンチ4の底面に形成された導電膜7aを除去することができる。すなわち、トレンチ4の幅によらず、トレンチ4の対向する側面上に互いに離間されているゲート電極7を形成することができ、微細化に十分に対応することができる。また、本実施形態では、トレンチ4の底面に形成されているゲート絶縁膜6の膜厚をトレンチ4の中間部に形成されているゲート絶縁膜6の膜厚よりも厚くしている。このため、当該中間部に形成されているゲート絶縁膜6の膜厚とトレンチ4の底面に形成されているゲート絶縁膜6の膜厚とが等しくされている場合と比較して、ゲート電極7とドリフト層2との間隔を長くすることができ、ゲート-ドレイン間の容量をさらに低減することができる。さらに、トレンチ4の開口部に形成されているゲート絶縁膜6の膜厚を厚くしているため、トレンチ4の延設方向の先端における開口部に形成されたゲート絶縁膜6の膜厚も厚くなる。そして、上記のように、p型ベース層3およびn型ソース領域5は、トレンチ4の先端よりも内側で終端する構造とされており、トレンチ4の先端ではゲート絶縁膜6を挟んでゲート電極7とn-型ドリフト層2とが配置される構造となっている。このような構造では、トレンチ4の先端における開口部に電界集中が発生しやすいが、トレンチ4の開口部に形成されているゲート絶縁膜6の膜厚をトレンチ4の中間部に形成されているゲート絶縁膜6の膜厚よりも厚くしているため、当該中間部に形成されているゲート絶縁膜6の膜厚とトレンチ4の開口部に形成されているゲート絶縁膜6の膜厚とが等しくされている場合と比較して、ゲート-ドレイン間耐圧を向上させることもできる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してトレンチ4の形状を変更したものであり、その他に関しては第1実施形態と同様であるためここでは説明を省略する。図4に示されるように、本実施形態では、トレンチ4は開口部の幅が中間部の幅より狭くなる逆テーパ形状とされており、このトレンチ4の対向する側面にゲート絶縁膜6が形成されている。より具体的には、トレンチ4は開口部の幅が底部の幅より狭くなる逆テーパ形状とされている。そして、上記のように、トレンチ4の対向する側面に形成されたゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1がトレンチ4の中間部に形成されている部分の間隔W2より狭くされている。なお、本実施形態では、トレンチ4の開口部に形成されているゲート絶縁膜6の膜厚とトレンチ4の中間部に形成されているゲート絶縁膜6の膜厚とは等しくされている。次に、上記半導体装置の製造方法について説明する。まず、図5aに示されるように、半導体基板11を用意し、半導体基板11の表面にマスク12を形成して当該マスク12をパターニングする。そして、開口部の幅が中間部の幅より狭くなる逆テーパ形状のトレンチ4をドライエッチング等の異方性エッチングによって形成する。特に限定されるものではないが、例えば、開口部の幅が350nm程度であって底部の幅が400nm程度以上であり、深さが1500nm程度のトレンチ4を形成する。このような逆テーパ形状のトレンチ4は、ドライエッチング時の圧力やエッチングガスを構成するガスの混合比等を制御することによって形成される。例えば、圧力を20mTorrとすると共に、SF6六フッ化硫黄、酸素O2の混合比が5:3で構成されるエッチングガスを使用し、エッチングが進むにつれて側面のエッチングが大きくなるSF6六フッ化硫黄の比率を次第に大きくすることにより、逆テーパ形状のトレンチ4を形成することができる。その後、図5bに示されるように、図2bと同様に、マスク12を除去し、熱酸化等により、酸化膜6aを形成する。これにより、トレンチ4が逆テーパ形状とされているため、トレンチ4の対向する側面に形成された酸化膜6aゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1がトレンチ4の中間部に形成されている部分の間隔W2より狭くなる。その後は、図5c~fに示されるように、上記図2fおよび図3a~cと同様の工程を行う。すなわち、図5cに示されるように、LPCVD法等により、ゲート絶縁膜6上に導電膜7aを形成する。この場合、上記のように、トレンチ4の対向する側面に形成された酸化膜6aゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1がトレンチ4の中間部に形成されている部分の間隔W2より狭くされているため、トレンチ4内に空隙14が形成されつつ、導電膜7aが堆積される。そして、半導体基板11をアニールして導電膜7aを結晶化する。続いて、図5dに示されるように、導電膜7aを異方性エッチング等によってエッチバックし、トレンチ4の対向する側面上に互いに離間されている導電膜7aからなるゲート電極7を形成する。そして、図5eに示されるように、トレンチ4を埋め込むように絶縁膜8を形成し、図5fに示されるように、一般的な半導体製造プロセスを行い、p型ベース層3、n型ソース領域5、ソース電極9、ドレイン電極10を形成することにより、図4に示す半導体装置が製造される。以上説明したように、本実施形態では、トレンチ4の開口部の幅を中間部の幅より狭くすることによって、トレンチ4の対向する側面に形成されたゲート絶縁膜6の間隔において、トレンチ4の開口部に形成されている部分の間隔W1をトレンチ4の中間部に形成されている部分の間隔W2より狭くしている。このため、導電膜7aを形成する際、トレンチ4の幅によらず、トレンチ4の内部に導電膜7aで囲まれる空隙14を形成しつつ、導電膜7aを形成することができる。したがって、半導体基板11の表面に形成された導電膜7aを異方性エッチングする際、空隙14を介してトレンチ4の底面に形成された導電膜7aを除去することができる。すなわち、トレンチ4の幅によらず、トレンチ4の対向する側面上にゲート絶縁膜6を介して互いに離間されているゲート電極7を形成することができ、微細化に十分に対応することができる。他の実施形態上記各実施形態では、第1導電型をn型、第2導電型をp型としてnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記各実施形態では、トレンチゲート構造を有するMOSFETを例に挙げて説明したが、同様のトレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタIGBTに対しても本発明を適用することができる。なお、IGBTに本発明を適用する場合には、上記各実施形態に対して基板1の導電型をn型からp型に変更すればよい。そして、上記各実施形態では、ゲート電極7を形成した後にp型ベース層3およびn型ソース領域5を形成する例について説明したが、次のようにすることもできる。すなわち、トレンチ4を形成する前に、半導体基板11にマスクを配置してp型ベース層3およびn型ソース領域5を形成してもよく、p型ベース層3およびn型ソース領域5を形成する順番は特に限定されるものではない。また、上記第1実施形態では、LOCOS酸化法を行った後に窒化膜13を除去する方法について説明したが、窒化膜13を除去せずに窒化膜13上にさらに絶縁膜を形成するようにしてもよい。すなわち、上記第1実施形態では、窒化膜13がゲート電極7と接触すると窒化膜13に電荷がチャージアップされる可能性があるために窒化膜13を除去しているが、窒化膜13とゲート電極7との間に絶縁膜を形成して電荷がチャージアップされることを防止するようにしてもよい。さらに、上記各実施形態では、導電膜7aとして不純物がドープされたポリシリコンをLPCVD法により形成する例について説明したが、例えば、不純物がドープされていないポリシリコンをLPCVD法により形成した後、当該ポリシリコンに不純物をイオン注入する等して導電膜7aを形成することもできる。なお、不純物がドープされていないポリシリコンをLPCVD法により形成する場合には、一般的に、不純物がドープされているポリシリコンに対して形成するときの温度が高く、半導体基板11表面やトレンチ4に堆積された時点から結晶化される。このため、不純物がドープされていないポリシリコンをLPCVD法により形成した場合には、結晶化させるためのアニール工程を行わなくてもよい。