"スペアのメモリセルをもつ冗長メモリと、前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第1生成部と、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第1比較部と、前記第1比較部の比較結果を記憶する記憶部と、前記第1比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する書込制御部と、を有する、集積回路。前記比較結果の前記記憶部への書込みに先立って、前記記憶部の各メモリセルに初期値を書き込む初期化部、をさらに有し、前記書込制御部は、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む、請求項1に記載の集積回路。前記記憶部に記憶された前記比較結果および前記位置情報に基づいて特定される故障位置のメモリセルを、前記スペアのメモリセルに置き換える修復部、をさらに有する、請求項1または請求項2に記載の集積回路。スペアのメモリセルをもたない非冗長メモリ、をさらに有し、前記非冗長メモリが前記記憶部として用いられる、請求項1~請求項3のいずれか一項に記載の集積回路。前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第2生成部と、前記第2生成部によって生成された前記期待値と、前記第2生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第2比較部と、をさらに有し、前記第2比較部の比較結果として不一致が得られなかった非冗長メモリが、前記記憶部として用いられる、請求項4に記載の集積回路。集積回路上にそなえられ、当該集積回路におけるメモリの試験を行なう試験装置であって、前記集積回路上におけるスペアのメモリセルをもつ冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第1生成部と、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第1比較部と、前記第1比較部の比較結果を記憶する記憶部と、前記第1比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する書込制御部と、を有する、集積回路の試験装置。スペアのメモリセルをもつ冗長メモリと、前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第1生成部と、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第1比較部と、前記第1比較部の比較結果を記憶する記憶部と、を有する集積回路の試験方法であって、前記記憶部の各メモリセルに初期値を書き込む初期化を行ない、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する、集積回路の試験方法。スペアのメモリセルをもつ冗長メモリと、前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第1生成部と、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第1比較部と、スペアのメモリセルをもたない非冗長メモリと、前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第2生成部と、前記第2生成部によって生成された前記期待値と、前記第2生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第2比較部と、を有する集積回路の試験方法であって、前記非冗長メモリについての試験を、前記第2生成部および前記第2比較部を用いて行ない、前記第2比較部の比較結果として不一致が得られなかった場合、前記非冗長メモリの各メモリセルに初期値を書き込む初期化を行ない、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記非冗長メモリの位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記非冗長メモリに書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記非冗長メモリへの書込を抑止する、集積回路の試験方法。1つの側面では、本件は、集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得することを目的とする。本件の集積回路は、スペアメモリをもつ冗長メモリのほか、第1生成部,第1比較部,記憶部および書込み制御部を有している。第1生成部は、前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する。第1比較部は、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する。記憶部は、前記第1比較部の比較結果を記憶する。書込制御部は、前記第1比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する。また、本件の集積回路の試験装置は、集積回路上にそなえられ、当該集積回路におけるメモリの試験を行なう試験装置であって、スペアメモリをもつ冗長メモリの試験を行なうべく、上述した第1生成部,第1比較部,記憶部および書込み制御部を有している。さらに、本件の集積回路の試験方法は、上述した冗長メモリ,第1生成部,第1比較部および記憶部を有する集積回路の試験方法であって、前記記憶部の各メモリセルに初期値を書き込む初期化を行ない、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する。また、本件の集積回路の試験方法は、上述した冗長メモリ,第1生成部,第1比較部および記憶部を有するとともに、スペアのメモリセルをもたない非冗長メモリと、前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第2生成部と、前記第2生成部によって生成された前記期待値と前記第2生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第2比較部と、を有する集積回路の試験方法であって、前記非冗長メモリについての試験を、前記第2生成部および前記第2比較部を用いて行ない、前記第2比較部の比較結果として不一致が得られなかった場合、前記非冗長メモリの各メモリセルに初期値を書き込む初期化を行ない、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記非冗長メモリの位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記非冗長メモリに書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記非冗長メモリへの書込を抑止する。本件によれば、集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得することができる。以下、図面を参照して実施の形態を説明する。1冗長メモリまず、図16A~図16Cを参照しながら、本実施形態で試験対象/修復対象となる冗長メモリの構成について詳細に説明する。図16A~図16Cは冗長メモリの回路構成を示すもので、図16AはロウRow冗長タイプの冗長メモリ回路構成を示す図、図16BはコラムColumn冗長タイプの冗長メモリ回路構成を示す図、図16Cはロウコラム冗長タイプの冗長メモリ回路構成を示す図である。冗長メモリは、通常のメモリセルのほかに、スペアのメモリセルを有する。冗長メモリの回路構成は、スペアのメモリセルの配置や置き換え単位に依って異なる。図16Aに示すように、ロウ冗長タイプの冗長メモリでは、ビット毎に、アドレスに対応するm×n個図中7×4個の通常メモリセルと、複数組のロウ単位図中2組4個のスペアメモリセルとがそなえられている。このようなロウ冗長タイプの冗長メモリでは、不良の発生したメモリセルのロウアドレスが、不良位置情報として取得される。メモリセルの不良が発生した場合、不良の発生したメモリセルが、ロウ単位でスペアメモリセルに置き換えられる。ただし、図16Aに示す例では、3以上の異なるロウでメモリセルの不良が発生した場合、スペアメモリセルが足りなくなるため、不良の修復が不可能であると判定される。図16Bに示すように、コラム冗長タイプの冗長メモリでは、ビット毎に、アドレスに対応するm×n個図中7×4個の通常メモリセルと、複数組のコラム単位図中2組7個のスペアメモリセルとがそなえられている。このようなコラム冗長タイプの冗長メモリでは、不良の発生したメモリセルのコラムアドレスが、不良位置情報として取得される。メモリセルの不良が発生した場合、不良の発生したメモリセルが、コラム単位でスペアメモリセルに置き換えられる。ただし、図16Bに示す例では、3以上の異なるコラムでメモリセルの不良が発生した場合、スペアメモリセルが足りなくなるため、不良の修復が不可能であると判定される。図16Cに示すように、ロウコラム冗長タイプの冗長メモリでは、ビット毎に、アドレスに対応するm×n個図中7×4個の通常メモリセルと、1組以上のロウ単位図中1組4個のスペアメモリセルと、1組以上のコラム単位図中1組7個のスペアメモリセルとがそなえられている。このようなロウコラム冗長タイプの冗長メモリでは、不良の発生したメモリセルのアドレスロウアドレスコラムアドレスが、不良位置情報として取得される。メモリセルの不良が発生した場合、不良の発生したメモリセルが、ロウ単位またはコラム単位でスペアメモリセルに置き換えられる。ただし、図16Bに示す例では、3以上の異なるセル行/セル列でメモリセルの不良が発生した場合、スペアメモリセルが足りなくなるため、不良の修復が不可能であると判定される。2冗長メモリと非冗長メモリとが混在する場合の一般的なメモリ試験手順図17および図18を参照しながら、冗長メモリと非冗長メモリとが混在するLSIの一般的なメモリ試験手順について説明する。図17は、非冗長メモリおよび冗長メモリが混在するLSIの構成を示すブロック図、図18は、非冗長メモリと冗長メモリとが混在するLSIの一般的なメモリ試験手順を説明するフローチャートである。図17に示すように、一般的なLSI100Bには、複数のメモリが搭載され、非冗長メモリ101および冗長メモリ101Aが混在している。このように非冗長メモリ101と冗長メモリ101Aとが混在するLSI100Bにおいて、各非冗長メモリ101には上述したメモリBIST回路110がそなえられるとともに、各冗長メモリ101Aには上述したメモリBIST回路110,不良位置情報取得回路120およびFUSE130がそなえられる。このようなLSI100Bにおける、非冗長メモリ101および冗長メモリ101Aの一般的な試験手順について、図18に示すフローチャートステップS1~S9に従って説明する。まず、冗長メモリ101Aの試験および修復が実行されるステップS1~S6。つまり、各冗長メモリ101Aの不良判定試験が、メモリBIST回路110により、図19を参照しながら後述する不良判定用メモリ試験パターンを用いて実行される。そして、不良位置情報取得回路120により、冗長メモリ101Aにおいて不良の発生した故障位置アドレス等が、不良位置情報として取得されるステップS1。冗長メモリ101Aにおいて不良が発生した場合ステップS2の不良ありルート、その不良を修復可能であるか否かが、図16A~図16Cを参照しながら前述したように判定されるステップS3。修復が可能である場合ステップS3の修復可能ルート、不良位置情報から修復情報が生成され、生成された修復情報がFUSE130に書き込まれ、故障位置のメモリセルがスペアのメモリセルに置き換えられ、故障メモリセルの修復が実行されるステップS4。修復が不可能である場合ステップS3の修復不可能ルート、本LSI100Bは不良品NGであると判定されステップS6、試験を終了する。冗長メモリ101Aにおいて不良が発生しなかった場合ステップS2の不良なしルート、もしくは、ステップS4で修復が実行された後、全ての冗長メモリ101Aに対し処理を終了したか否かが判定されるステップS5。全ての冗長メモリ101Aに対し処理を終了していない場合ステップS5のNOルート、ステップS1の処理に戻り未処理の冗長メモリ101Aに対し上述と同様の処理が実行される。全ての冗長メモリ101Aに対し処理を終了した場合ステップS5のYESルート、全てのメモリ101,101Aの試験が実行されるステップS6~S9。つまり、各メモリ101または101Aの不良判定試験が、メモリBIST回路110により、図19を参照しながら後述する不良判定用メモリ試験パターンを用いて実行されるステップS7。メモリ101または101Aにおいて不良が発生した場合ステップS8の不良ありルート、本LSI100Bは不良品NGであると判定されステップS6、試験を終了する。一方、メモリ101または101Aにおいて不良が発生しなかった場合ステップS8の不良なしルート、全てのメモリ101,101Aに対し処理を終了したか否かが判定されるステップS9。全てのメモリ101,101Aに対し処理を終了していない場合ステップS9のNOルート、ステップS7の処理に戻り未処理のメモリ101または101Aに対し上述と同様の処理が実行される。3不良判定用メモリ試験パターンここで、メモリの試験に際しては用いられる一般的な不良判定用メモリ試験パターンの一例について、図19に示すフローチャートステップA0~A9に従って説明する。まず、試験対象のメモリに対し、アドレスXに、X=0,1,...,N-1の順に0が書き込まれるステップA0。全てのアドレス0~N-1に0を書き込んだ後、X=0,1,...,N-1の順に、アドレスXからデータが読み出され期待値0と比較されるとともにアドレスXに1が書き込まれるステップA1,A2。全てのアドレス0~N-1に1を書き込んだ後、X=0,1,...,N-1の順に、アドレスXからデータが読み出され期待値1と比較されるとともにアドレスXに0が書き込まれるステップA3,A4。全てのアドレス0~N-1に0を書き込んだ後、逆の順序つまりX=N-1,N-2,...,1,0の順に、アドレスXからデータが読み出され期待値0と比較されるとともにアドレスXに1が書き込まれるステップA5,A6。全てのアドレス0~N-1に1を書き込んだ後、X=N-1,N-2,...,1,0の順に、アドレスXからデータが読み出され期待値1と比較されるとともにアドレスXに0が書き込まれるステップA7,A8。全てのアドレス0~N-1に0を書き込んだ後、X=0,1,...,N-1の順に、アドレスXからデータが読み出され期待値0と比較されステップA9、試験を終了する。このような不良判定用メモリ試験パターンでは、試験対象のメモリの各アドレスに対し複数回の比較が行なわれ複数の比較結果が得られる。前述した通り、あるアドレスのメモリセルに不良が発生している場合、当該アドレスに対する複数回の比較によって得られた複数の比較結果は、全てが不一致になることもあるが、一部のみが不一致で他の比較結果は一致を示すこともある。したがって、試験対象のメモリの各アドレスでの比較結果を他のメモリの同一アドレスに書き込む際、他のメモリの当該アドレスに既に比較結果が書き込まれている場合には、既に書き込まれている比較結果に、新たな比較結果が上書きされる。このため、上述のように比較結果の一部のみが不一致で他の比較結果が一致を示す場合に、他のメモリのアドレスに最後に上書きされた比較結果が一致を示していると、以前の不一致を示す比較結果が消えてしまい、試験対象のメモリにおける不良位置情報を取得できなくなる。これに対処すべく、前回までの比較結果を読み出して新たな比較結果と統合した結果を他のメモリに書き込むことも考えられるが、この場合、試験用回路に新たな追加すべき回路が大きくなってしまう。また、上述のような統合を行なう場合、連続して読出および比較を行なうメモリ試験図19のステップA9参照に対応できない。また、冗長メモリの不良位置情報を取得すべく不良判定試験を行なう場合図18のステップS1、図19に示すような不良判定用メモリ試験パターンを簡略化して用いることも考えられる。しかし、不良判定用メモリ試験パターンを簡略化すると、不良判定用メモリ試験パターンでしか検出できない不良を見逃す場合がある。このような不良の見逃しが発生すると、故障メモリセルの修復に失敗するおそれがある。4実施形態4-1第1実施形態図1~図3を参照しながら、第1実施形態の試験装置を含む集積回路としてのLSI1Aの構成について説明する。図1は第1実施形態の試験装置を含むLSI1Aの構成を示すブロック図、図2は図1に示すLSI1Aにおける不良位置情報取得回路50Aの詳細構成を示すブロック図、図3は図1および図2に示すLSI1Aの詳細構成を示すブロック図である。図1に示すように、第1実施形態のLSI1Aには、試験対象の非冗長メモリ10および冗長メモリ30がそなえられる。非冗長メモリ10は、スペアのメモリセルをもたないものであり、冗長メモリ30は、スペアのメモリセルをもつ図16A~図16Cのいずれかに示すタイプのものである。以下に説明する第1~第6実施形態において、冗長メモリ30は、ロウコラム冗長タイプとする。また、第1実施形態のLSI1Aには、非冗長メモリ10用のメモリBIST回路20,冗長メモリ30用のメモリBIST回路40,不良位置情報取得回路50AおよびFUSE60がそなえられている。非冗長メモリ10用のメモリBIST回路20は、図3に示すように、図20に示した既存のメモリBIST回路110と同様、試験信号生成回路21,比較回路22および比較結果記憶回路23を有している。試験信号生成回路第2生成部21は、非冗長メモリ10用のテストパターンと期待値ERD1と記憶指示SEN1とを生成する。非冗長メモリ10用のテストパターンは、後述する不良位置情報取得回路50Aのセレクタ53a~53cを介して試験対象の非冗長メモリ10に与えられる入力信号で、具体的には、読出/書込指示RW1,アドレスADR1,書込データWD1である。期待値ERD1は、上記テストパターンを非冗長メモリ10に与えた際に非冗長メモリ10から出力されるべきデータの期待値であり、比較回路22に与えられる。記憶指示SEN1は、比較回路22による比較結果を、比較結果記憶回路23に記憶させるタイミングを指示する信号である。比較回路第2比較部22は、試験信号生成回路21によって生成された期待値ERD1と、上記テストパターンを非冗長メモリ10に与えた際に非冗長メモリ10から出力されるデータ即ち、読出データRD0b1とを比較する。比較回路22は、期待値ERD1と読出データRDとが一致した場合に例えば0を、不一致の場合に例えば1を比較結果CMP1として出力する。非冗長メモリ10の試験に際しては、図19に示すような不良判定用メモリ試験パターンを用い試験信号生成回路21によってテストパターンが生成され、比較回路22では、各テストパターンについて比較が行なわれる。比較結果記憶回路23は、試験信号生成回路21からの記憶指示SEN1に従って、比較回路22からの比較結果CMP1を記憶する。より具体的に、比較結果記憶回路23は、比較回路22によって得られた複数回の比較結果のうち一回でも不一致があったか否かを記憶する。例えば、比較結果記憶回路23は、比較回路22によって得られた複数回の比較結果のうち一回でも不一致があった場合には1を比較結果として記憶する一方、一回も不一致がない場合には0を比較結果として記憶する。なお、比較結果記憶回路23は、比較回路22からの比較結果CMP1を常時取り込む必要はなく、試験信号生成回路21からの記憶指示SEN1が立ち上がったタイミングで、比較回路22からの比較結果CMP1を記憶する。つまり、比較回路22は、読出指示に応じて非冗長メモリ10から読出データRDを読み出すサイクルの、次のサイクルで比較を実行する。したがって、上記次のサイクルで比較回路22からの比較結果CMP1が比較結果記憶回路23に取り込まれるように、試験信号生成回路21は、記憶指示SEN1を生成する。非冗長メモリ10の試験を完了すると、非冗長メモリ10用のメモリBIST回路20に接続されるLSIテスタ200は比較結果記憶回路23における比較結果を読み出す。LSIテスタ200は、読み出された比較結果が一回でも不一致がある場合には非冗長メモリ10に不良があると判定し、試験対象のLSI1Aを不良品と判定する。一方、LSIテスタ200は、読み出された比較結果が一回も不一致がない場合には試験対象の非冗長メモリ10に不良がないと判定する。このように不良がないことを補償された非冗長メモリ10は、後述するように、冗長メモリ30の試験時における比較結果の記憶部として用いられる。このとき、メモリBIST回路20試験信号生成回路21は、冗長メモリ30の試験時における比較結果を非冗長メモリ10に書き込むのに先立って、非冗長メモリ10の各メモリセルに初期値、例えば0を書き込む初期化部として機能する。冗長メモリ30用のメモリBIST回路40は、図3に示すように、図20に示した既存のメモリBIST回路110と同様、試験信号生成回路41および比較回路42を有している。試験信号生成回路第1生成部41は、冗長メモリ30用のテストパターンと期待値ERDと記憶指示SENとを生成する。冗長メモリ30用のテストパターンは、試験対象の冗長メモリ30に与えられる入力信号で、具体的には読出/書込指示RW,アドレスADR,書込データWDである。期待値ERDは、上記テストパターンを冗長メモリ30に与えた際に冗長メモリ30から出力されるべきデータの期待値であり、比較回路42に与えられる。記憶指示SENは、比較回路42による比較結果を、非冗長メモリ10に記憶させるタイミングを指示する信号である。比較回路第1比較部42は、試験信号生成回路41によって生成された期待値ERDと、上記テストパターンを冗長メモリ30に与えた際に冗長メモリ30から出力されるデータ即ち、読出データRDとを比較する。比較回路42は、期待値ERDと読出データRDとが一致した場合に例えば0を、不一致の場合に例えば1を比較結果CMPとして出力する。冗長メモリ30の試験に際しても、図19に示すような不良判定用メモリ試験パターンを用い試験信号生成回路41によってテストパターンが生成され、比較回路42では、各テストパターンについて比較が行なわれる。なお、冗長メモリ30用のメモリBIST回路40も、図20に示した既存のメモリBIST回路110と同様に構成されており、試験信号生成回路41は、既存のメモリBIST回路110の記憶指示SENと同じタイミングで、記憶指示SENを生成する。つまり、比較回路42は、読出指示に応じて冗長メモリ30から読出データRDを読み出すサイクルの、次のサイクルで比較を実行する。したがって、上記次のサイクルで比較回路42からの比較結果CMPが、後述する不良位置情報取得回路50Aを介して記憶部非冗長メモリ10に取り込まれるように、試験信号生成回路41は、記憶指示SENを生成する。記憶指示SENは、1のとき比較結果CMPの非冗長メモリ10への取り込みを指示する。不良位置情報取得回路書込制御部50Aは、メモリBIST回路40による冗長メモリ30の試験時に不良が発生した場合、つまり比較回路42による比較結果が不一致である場合、当該比較結果を、当該比較結果を得た冗長メモリ30の位置情報に対応付けて非冗長メモリ10に書き込む。一方、不良位置情報取得回路50Aは、比較回路42の比較結果が一致である場合、当該比較結果の非冗長メモリ10への書込を抑止する。このとき、不良位置情報取得回路50Aは、比較回路42の比較結果が不一致である場合、初期化処理によって非冗長メモリ10に設定された前記初期値0と異なる値1を、当該比較結果として、当該比較結果を得た冗長メモリ30の位置に対応する、非冗長メモリ10の位置に書き込む。これにより、不良位置情報取得回路50Aは、当該比較結果を、当該比較結果を得た冗長メモリ30の位置情報つまり不良位置情報ロウコラムアドレスに対応付けて非冗長メモリ10に書き込む。より具体的に、第1実施形態の不良位置情報取得回路50Aでは、比較回路42による、期待値ERDと、アドレスADRによって指定され冗長メモリ30から読み出されたデータRDとの比較結果が不一致である場合に、アドレスADRに含まれるロウコラムアドレスが、不良位置情報として抽出される。そして、非冗長メモリ10の所定ビット第1実施形態では0ビット目における前記アドレスADRロウコラムアドレスRCAに対応するメモリセルに、前記初期値0と異なる値1が書込データWD0として書き込まれる。これにより、冗長メモリ30のアドレスADRロウコラムアドレスRCAにおけるメモリセルにおいて、不良が発生したことが、非冗長メモリ10に書き込まれ、冗長メモリ30における不良位置情報が取得される。上述のような機能を果たす第1実施形態の不良位置情報取得回路50Aは、図2に示すように、ANDゲート51,FFフリップフロップ52およびセレクタ53a,53b,53c,54a,54bを有している。ANDゲート51は、冗長メモリ用メモリBIST回路40の比較回路42からの比較結果CMPと、同メモリBIST回路40の試験信号生成回路41からの記憶指示SENとの論理積を出力する。前述した通り、比較結果CMPは、期待値ERDと読出データRDとが一致する場合に0となり、期待値ERDと読出データRDとが不一致の場合に1となる。また、記憶指示SENは、比較結果CMPの非冗長メモリ10への取り込みタイミングで1となり、それ以外で0となる。このため、ANDゲート51の出力は、冗長メモリ30で不良が発生して比較回路42の比較結果CMPが1となり且つ記憶指示SENが1となった場合に1となり、それ以外の場合は0となる。FF52は、メモリBIST回路40試験信号生成回路41からのアドレス情報RCAを、1サイクルの間、保持してから出力する。メモリBIST回路40の比較回路42は、読出指示に応じて冗長メモリ30から読出データRDを読み出すサイクルの、次のサイクルで比較を実行する。このため、FF52がアドレス情報RCAを1サイクルの間保持することにより、比較回路42からの比較結果CMPの入力タイミングと比較結果CMPに対応するアドレス情報RCAとの同期がとられる。なお、アドレス情報RCAは、メモリBIST回路40の試験信号生成回路41によって生成されるアドレスADRの一部または全部であり、本実施形態ではロウコラムアドレスである。セレクタ53a,53b,53cは、それぞれ、試験時にLSI1Aに接続されるLSIテスタ200からの不良位置情報取得モード指示信号FGMに応じて、2入力のうちの一方を選択する。不良位置情報取得モード指示信号FGMは、不良位置情報取得回路50Aに不良位置情報を取得させる場合に1となり、それ以外の場合、非冗長メモリ10を不良位置情報取得時以外の接続先に接続させる場合に0となる。不良位置情報取得時以外の接続先としては、例えば図3に示すように、非冗長メモリ用メモリBIST回路20が挙げられるが、非冗長メモリ用メモリBIST回路20以外の回路が、セレクタ53a,53b,53cを介して非冗長メモリ10に接続されてもよい。セレクタ53aは、指示信号FGMが0のとき、例えば図3に示すように、非冗長メモリ用メモリBIST回路20からのアドレスADR1を選択しアドレスADRとして非冗長メモリ10へ出力する。一方、セレクタ53aは、指示信号FGMが1のとき、後述するセレクタ54aからのアドレス情報を選択しアドレスADRとして非冗長メモリ10へ出力する。セレクタ53bは、指示信号FGMが0のとき、例えば図3に示すように、非冗長メモリ用メモリBIST回路20からの読出/書込指示RW1を選択し読出/書込指示RWとして非冗長メモリ10へ出力する。一方、セレクタ53bは、指示信号FGMが1のとき、後述するセレクタ54bからの読出/書込指示を選択し読出/書込指示RWとして非冗長メモリ10へ出力する。セレクタ53cは、指示信号FGMが0のとき、例えば図3に示すように、非冗長メモリ用メモリBIST回路20からの書込データWD1を選択し書込データWD0b1として非冗長メモリ10へ出力する。一方、セレクタ53cは、指示信号FGMが1のとき、ANDゲート51からの比較結果CMPを選択し0ビット目の書込データWD0として非冗長メモリ10へ出力する。セレクタ54a,54bは、それぞれ、試験時にLSI1Aに接続されるLSIテスタ200からの不良位置情報読出モード指示信号FRMに応じて、2入力のうちの一方を選択する。不良位置情報読出モード指示信号FRMは、非冗長メモリ10から不良位置情報を読み出す場合に0となり、非冗長メモリ10に不良位置情報を書き込む場合に1となる。セレクタ54aは、指示信号FRMが0のとき、LSIテスタ200によって指定される不良位置情報読出アドレスFRAを選択しアドレス情報としてセレクタ53aに出力する。一方、セレクタ54aは、指示信号FRMが1のとき、FF52からのアドレス情報RCAを選択しアドレス情報としてセレクタ53aに出力する。セレクタ54bは、指示信号FRMが0のとき、この指示信号FRM=0を選択し読出/書込指示としてセレクタ53bに出力する。一方、セレクタ54bは、指示信号FRMが1のとき、ANDゲート51からの比較結果CMPを選択し読出/書込指示としてセレクタ53bに出力する。なお、図2や図3において、aは冗長メモリ30のアドレス本数、bはビット数、a′は冗長メモリ30のロウコラムアドレスの本数を示している。また、読出/書込指示RWは、0のとき、非冗長メモリ10からの読出Readを指示する一方、1のとき、非冗長メモリ10への書込Writeを指示する。さらに、指示信号FGM=1かつ指示信号FRM=0の場合、非冗長メモリ10にはb読出指示RW=0とLSIテスタ200からの不良位置情報読出アドレスFRAとが入力される。したがって、非冗長メモリ10から、アドレスFRAの0ビット目の値が読出データRD0としてLSIテスタ200に出力される。このとき、読出データRD0が1の場合、冗長メモリ30におけるアドレスFRAのメモリセルに不良があると判定される一方、読出データRD0が0の場合、冗長メモリ30におけるアドレスFRAのメモリセルに不良はないと判定される。つまり、読出データRD0=1となるアドレスは、冗長メモリ30の不良位置情報である。FUSE不揮発性記憶素子60は、非冗長メモリ10に記憶された比較結果CMPおよび不良位置情報に基づいて特定される故障位置のメモリセルを、スペアのメモリセルに置き換える修復部として機能するものである。なお、FUSE60は、図21を参照しながら前述したFUSE130と同様に構成されており、電源オフ後も情報を記憶可能な素子で、外部からの物理的な操作もしくはLSI内部の電気的な操作によって切り換えられ、故障位置のメモリセルをスペアのメモリセルに置き換えることが可能になっている。次に、図4に示すフローチャートステップS11~S20に従って、図1~図3に示すLSI1Aのメモリ試験手順について説明する。まず、非冗長メモリ10についての試験が、メモリBIST回路20を用いて実行されるステップS11。このとき、LSIテスタ200からの指示信号FGMが0に設定される。これにより、セレクタ53aを介して、メモリBIST回路20からのアドレスADR1がアドレスADRとして非冗長メモリ10へ出力される。また、セレクタ53bを介して、メモリBIST回路20からの読出/書込指示RW1が読出/書込指示RWとして非冗長メモリ10へ出力される。さらに、セレクタ53cを介して、メモリBIST回路20からの書込データWD1が書込データWD0b1として非冗長メモリ10へ出力される。この状態で、非冗長メモリ10の不良判定試験が、メモリBIST回路20により、例えば図19に示す不良判定用メモリ試験パターンを用いて実行される。具体的には、LSI1AにLSIテスタ200を接続した状態で、初期化後、試験信号生成回路21がテストパターン,期待値ERD1および記憶指示SEN1を適宜生成することにより、非冗長メモリ10の試験が実行される。そして、比較回路22の比較結果CMP1が比較結果記憶回路23に記憶される。非冗長メモリ10の試験を完了すると、LSIテスタ200は、比較結果記憶回路23における比較結果を読み出す。LSIテスタ200は、読み出された比較結果が一回でも不一致がある場合、非冗長メモリ10に不良ありと判定しステップS12の不良ありルート、試験対象のLSI1Aは不良品NGであると判定されステップS13、試験を終了する。一方、LSIテスタ200は、読み出された比較結果が一回も不一致がない場合、非冗長メモリ10には不良なしと判定しステップS12の不良なしルート、メモリBIST回路20試験信号生成回路21を用いて、非冗長メモリ10の各メモリセルに初期値0を書き込む初期化が実行されるステップS14。この後、LSIテスタ200からの指示信号FGMが1に設定されるとともにLSIテスタ200からの指示信号FRMが1に設定される。これにより、FF52およびセレクタ54a,53aを介して、メモリBIST回路40からのアドレス情報RCAロウコラムアドレスがアドレスADRとして非冗長メモリ10へ出力される。また、セレクタ54b,53bを介して、ANDゲート51の出力が読出/書込指示RWとして非冗長メモリ10へ出力される。さらに、セレクタ53cを介して、ANDゲート51からの比較結果CMPが書込データWD0として非冗長メモリ10へ出力される。この状態で、冗長メモリ30の不良判定試験が、メモリBIST回路40により、例えば図19に示す不良判定用メモリ試験パターンを用いて実行されるステップS15。具体的には、LSI1AにLSIテスタ200を接続した状態で、試験信号生成回路41がテストパターン,期待値ERDおよび記憶指示SENを適宜生成することにより、冗長メモリ30の試験が実行される。同時に、比較回路42の比較結果CMPが、不良位置情報取得回路50Aを介し、当該比較結果CMPを得た冗長メモリ30のアドレス情報RCAに対応付けて、不良がないことを補償され且つ初期値0を書き込まれた非冗長メモリ10に書き込まれる。このとき、不良位置情報取得回路50Aでは、比較回路42の比較結果が不一致不良ありでCMP=1が出力され、且つ、試験信号生成回路41からの記憶指示SENが1になった場合にのみ、ANDゲート51の出力が1になる。ANDゲート51の出力が1になると、セレクタ54b,53bを介して書込指示RW=1が非冗長メモリ10へ出力される。また、当該比較結果を得た冗長メモリ30のロウコラムアドレスRCAが、FF52,セレクタ54a,53aを介して非冗長メモリ10のアドレスADRとして出力される。これに伴い、ANDゲート51の出力1が、セレクタ53cを介し、非冗長メモリ10の0ビット目における、前記ロウコラムアドレスRCAに対応するメモリセルに、書込データWD0として書き込まれる。これにより、冗長メモリ30のアドレスADRロウコラムアドレスRCAにおけるメモリセルに不良が発生したことが、非冗長メモリ10に書き込まれ、冗長メモリ30における不良位置情報が取得される。一方、不良位置情報取得回路50Aでは、比較回路42の比較結果が一致不良なしでCMP=0が出力される場合、試験信号生成回路41からの記憶指示SENの値にかかわらず、ANDゲート51の出力が0になる。ANDゲート51の出力が0になると、セレクタ54b,53bを介して読出指示RW=0が非冗長メモリ10へ出力される。これにより、比較結果CMPとして0が非冗長メモリ10に書き込まれることが抑止される。冗長メモリ30の不良判定試験を終了すると、LSIテスタ200からの指示信号FGMが1に設定されるとともにLSIテスタ200からの指示信号FRMが0に設定される。これにより、セレクタ54a,53aを介して、LSIテスタ200によって指定される不良位置情報読出アドレスFRAがアドレスADRとして非冗長メモリ10へ出力される。また、セレクタ54b,53bを介して、指示信号FRMの値0つまり読出指示RW=0が非冗長メモリ10へ出力される。これに伴い、非冗長メモリ10から、アドレスFRAの0ビット目の値が読出データRD0としてLSIテスタ200に出力されるステップS16。このとき、前述した通り、読出データRD0が1の場合、冗長メモリ30におけるアドレスFRAのメモリセルに不良があると判定される一方、読出データRD0が0の場合、冗長メモリ30におけるアドレスFRAのメモリセルに不良はないと判定される。非冗長メモリ10から不良位置情報を読み出した結果、冗長メモリ30において不良が発生していない場合ステップS17の不良なしルート、本LSI1Aは良品であると判定されステップS20、試験を終了する。一方、非冗長メモリ10から不良位置情報を読み出した結果、冗長メモリ30において不良が発生している場合ステップS17の不良ありルート、その不良を修復可能であるか否かが、図16A~図16Cを参照しながら前述したように判定されるステップS18。修復が可能である場合ステップS18の修復可能ルート、不良位置情報から修復情報が生成され、生成された修復情報がFUSE60に書き込まれ、故障位置のメモリセルがスペアのメモリセルに置き換えられ、故障メモリセルの修復が実行されるステップS19。修復が不可能である場合ステップS18の修復不可能ルート、本LSI1Aは不良品NGであると判定されステップS13、試験を終了する。上述した第1実施形態の試験装置を含むLSI1Aによれば、冗長メモリ30について得られる比較結果が不一致不良ありである場合にのみ、その旨を示す値1が、非冗長メモリ10において、冗長メモリ30で不良の発生したアドレスに対応するアドレスのメモリセルに書き込まれる。また、比較結果が一致不良なしである旨を示す値0を非冗長メモリ10に書き込む動作は抑止されるため、一旦、不良を示す値1を書き込まれると、その値1が0によって上書きされることはない。また、非冗長メモリ10には初期値0が設定されており、冗長メモリ30について得られる比較結果が一致不良なしである場合には、非冗長メモリ10に対する書込は何ら行なわれない。このため、非冗長メモリ10において、冗長メモリ30で不良の発生しなかったアドレスに対応するアドレスのメモリセルには、初期値0が維持され続ける。したがって、例えば図19に示す不良判定用メモリ試験パターンを用いて不良位置情報を確実に取得することが可能になる。つまり、各アドレスに対して読出データと期待値との比較を複数回行なう場合でも、適切な比較結果一度でも不一致があったか否かを確実に取得することが可能になる。これにより、LSI1A上の冗長メモリ30の試験に際し、冗長メモリ30における不良発生位置を確実に取得できるので、冗長メモリ30における故障位置のメモリセルを特定し、故障位置のメモリセルをスペアのメモリセルに置き換えて冗長メモリ30を確実に修復することができる。また、第1実施形態の試験装置を含むLSI1Aによれば、不良位置情報の取得を行なう必要が無い非冗長メモリ10について不良がないことを補償する試験を行ない、不良がないことを補償された非冗長メモリ10を用いて冗長メモリ30の試験および不良位置情報の取得が行なわれる。このため、LSI1A上に搭載された非冗長メモリ10を用いて冗長メモリ30の不良位置情報の取得が行なわれるので、不良位置情報の取得に際し、LSIテスタ200などLSI外部の回路に不良位置情報を格納する必要がなくなる。したがって、LSI1A上においてLSIテスタ200のスペックを超えるクロック周波数で試験を行なう場合の、不良位置情報の取得にも対応することが可能になる。これにより、高いクロック周波数でなければ出現しないメモリ不良にも対応することができる。4-2第2実施形態図5および図6を参照しながら、第2実施形態の試験装置を含む集積回路としてのLSI1Bの構成について説明する。図5は第2実施形態の試験装置を含むLSI1Bの構成を示すブロック図、図6は図5に示すLSI1Bにおける不良位置情報取得回路50Bの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。図5に示すように、第2実施形態のLSI1Bにおいては、2つの非冗長メモリ10-1,10-2と第1実施形態と同様の冗長メモリ30とがそなえられる。2つの非冗長メモリ10-1,10-2は、いずれも第1実施形態の非冗長メモリ10と同様に構成される。また、第2実施形態のLSI1Bには、非冗長メモリ10-1用のメモリBIST回路20-1と、非冗長メモリ10-2用のメモリBIST回路20-2と、第1実施形態と同様のメモリBIST回路40と、不良位置情報取得回路50Bと、第1実施形態と同様のFUSE60とがそなえられる。2つのメモリBIST回路20-1および20-2は、いずれも第1実施形態のメモリBIST回路20と同様に構成されている。不良位置情報取得回路書込制御部50Bは、比較回路42の比較結果が不一致である場合、当該比較結果を得た冗長メモリ30のアドレス情報RCAロウコラムアドレスの一部に応じて2つの非冗長メモリ10-1,10-2のうちの一つを選択する。そして、不良位置情報取得回路50Bは、選択した非冗長メモリ10-1または10-2の所定ビット第2実施形態では0ビット目における前記アドレス情報RCAロウコラムアドレスに対応するメモリセルに、前記初期値0と異なる値1を書込データWD0として書き込む。これにより、不良位置情報取得回路50Bは、当該比較結果を、当該比較結果を得た冗長メモリ30の位置情報つまり不良位置情報ロウコラムアドレスに対応付けて非冗長メモリ10-1または10-2に書き込む。上述のような機能を果たす第2実施形態の不良位置情報取得回路50Bは、図6に示すように、第1実施形態と同様のANDゲート51およびFF52を有するほか、セレクタ53a-1,53b-1,53c-1,54a-1,54b-1と、セレクタ53a-2,53b-2,53c-2,54a-2,54b-2と、反転素子付きANDゲート55aおよびANDゲート55bとを有している。セレクタ53a-1,53b-1,53c-1,54a-1,54b-1は、非冗長メモリ10-1用にそなえられ、それぞれ第1実施形態のセレクタ53a,53b,53c,54a,54bと同様の機能を果たすもので、その詳細な説明は省略する。また、セレクタ53a-2,53b-2,53c-2,54a-2,54b-2は、非冗長メモリ10-2用にそなえられ、それぞれ第1実施形態のセレクタ53a,53b,53c,54a,54bと同様の機能を果たすもので、その詳細な説明は省略する。反転素子付きANDゲート55aは、FF52からのa′ビットのアドレス情報RCAの1ビット例えば最上位ビットの反転値と、ANDゲート51の出力との論理積を出力する。つまり、反転素子付きANDゲート55aは、アドレス情報RCAの最上位ビットが0である場合にのみ、比較結果が不一致であることを示す値CMP=1を書込指示RW=1として出力し、それ以外の場合には読出指示RW=0を出力する。セレクタ54a-1は、指示信号FRMが0のとき、LSIテスタ200によって指定される不良位置情報読出アドレスFRAを選択しアドレス情報としてセレクタ53a-1に出力する。一方、セレクタ54a-1は、指示信号FRMが1のとき、FF52からのアドレス情報RCAのうちの上記最上位ビット以外のアドレス情報a′′=a′-1本のアドレスを選択しアドレス情報としてセレクタ53a-1に出力する。セレクタ54b-1は、指示信号FRMが0のとき、この指示信号FRM=0を選択し読出指示RW=0としてセレクタ53b-1に出力する。一方、セレクタ54b-1は、指示信号FRMが1のとき、反転素子付きANDゲート55aの出力を選択し読出/書込指示RWとしてセレクタ53b-1に出力する。ANDゲート55bは、FF52からのa′ビットのアドレス情報RCAの1ビット例えば最上位ビットの値と、ANDゲート51の出力との論理積を出力する。つまり、ANDゲート55bは、アドレス情報RCAの最上位ビットが1である場合にのみ、比較結果が不一致であることを示す値CMP=1を書込指示RW=1として出力し、それ以外の場合には読出指示RW=0を出力する。セレクタ54a-2は、指示信号FRMが0のとき、LSIテスタ200によって指定される不良位置情報読出アドレスFRAを選択しアドレス情報としてセレクタ53a-2に出力する。一方、セレクタ54a-2は、指示信号FRMが1のとき、FF52からのアドレス情報RCAのうちの上記最上位ビット以外のアドレス情報a′′本のアドレスを選択しアドレス情報としてセレクタ53a-2に出力する。セレクタ54b-2は、指示信号FRMが0のとき、この指示信号FRM=0を選択し読出指示RW=0としてセレクタ53b-2に出力する。一方、セレクタ54b-2は、指示信号FRMが1のとき、ANDゲート55bの出力を選択し読出/書込指示RWとしてセレクタ53b-2に出力する。上述のごとく構成された第2実施形態のLSI1Bのメモリ試験は、図4に示すフローチャートステップS11~S20に従って、第1実施形態と同様に行なわれる。ただし、第2実施形態のLSI1Bでは、ステップS15において、FF52からのアドレス情報RCAの最上位ビットが0である場合、比較結果が不一致であることを示す値CMP=1が、書込指示RW=1として非冗長メモリ10-1へ出力される。このとき、FF52からのアドレス情報RCAのうちの上記最上位ビット以外のアドレス情報a′′本のアドレスが非冗長メモリ10-1へアドレスADRとして出力される。これに伴い、ANDゲート51の出力1が、非冗長メモリ10-1の0ビット目における、当該a′′本のアドレスADRに対応するメモリセルに、書込データWD0として書き込まれる。これにより、冗長メモリ30のアドレスADRロウコラムアドレスRCAにおけるメモリセルに不良が発生したことが、非冗長メモリ10-1に書き込まれ、冗長メモリ30における不良位置情報が取得される。なお、FF52からのアドレス情報RCAの最上位ビットが0である場合、ANDゲート55bの出力は常に0となり、常に読出指示RW=0が非冗長メモリ10-2へ出力され、非冗長メモリ10-2への比較結果の書込みが抑止される。同様に、第2実施形態のLSI1Bでは、ステップS15において、FF52からのアドレス情報RCAの最上位ビットが1である場合、比較結果が不一致であることを示す値CMP=1が、書込指示RW=1として非冗長メモリ10-2へ出力される。このとき、FF52からのアドレス情報RCAのうちの上記最上位ビット以外のアドレス情報a′′本のアドレスが非冗長メモリ10-2へアドレスADRとして出力される。これに伴い、ANDゲート51の出力1が、非冗長メモリ10-2の0ビット目における、当該a′′本のアドレスADRに対応するメモリセルに、書込データWD0として書き込まれる。これにより、冗長メモリ30のアドレスADRロウコラムアドレスRCAにおけるメモリセルに不良が発生したことが、非冗長メモリ10-2に書き込まれ、冗長メモリ30における不良位置情報が取得される。なお、FF52からのアドレス情報RCAの最上位ビットが1である場合、反転素子付きANDゲート55aの出力は常に0となり、常に読出指示RW=0が非冗長メモリ10-1へ出力され、非冗長メモリ10-1への比較結果の書込みが抑止される。上述した第2実施形態の試験装置を含むLSI1Bによれば、第1実施形態と同様の作用効果が得られる。また、第2実施形態の試験装置を含むLSI1Bによれば、一つの冗長メモリ30の不良位置情報を複数の非冗長メモリ10に分けて記憶することができる。したがって、冗長メモリ30のアドレス本数a′が、非冗長メモリ10のアドレス本数a′′よりも多い場合にも対応することができ、各冗長メモリ30における不良発生位置を確実に取得できる。4-3第3実施形態図7および図8を参照しながら、第3実施形態の試験装置を含む集積回路としてのLSI1Cの構成について説明する。図7は第3実施形態の試験装置を含むLSI1Cの構成を示すブロック図、図8は図7に示すLSI1Cにおける不良位置情報取得回路50Cの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。図7に示すように、第3実施形態のLSI1Cにおいては、データマスク機能付き非冗長メモリ10′と、第1実施形態と同様の冗長メモリ30とがそなえられる。また、第3実施形態のLSI1Cには、第1実施形態と同様のメモリBIST回路20,40およびFUSE60と、不良位置情報取得回路50Cとがそなえられる。データマスク機能付き非冗長メモリ10′は、基本的に第1実施形態の非冗長メモリ10と同様の構成を有しているが、複数ビットのうちの特定ビットにのみ書込を許可するデータマスク機能を有している。例えば図8に示すように、本実施形態の非冗長メモリ10′には、複数ビットのうちの0ビット目および1ビット目へのデータ書込に際し、それぞれ、データマスクを行なうか否かを指示するデータマスク信号DM0およびDM1が入力される。データマスク信号DM0が0である場合、0ビット目のデータマスクを行なわず書込データWD0を非冗長メモリ10′の0ビット目に書き込み可能な状態になる。一方、データマスク信号DM0が1である場合、0ビット目のデータマスクが行なわれ書込データWD0の非冗長メモリ10′の0ビット目への書込が禁止される。同様に、データマスク信号DM1が0である場合、1ビット目のデータマスクを行なわず書込データWD1を非冗長メモリ10′の1ビット目に書き込み可能な状態になる。一方、データマスク信号DM1が1である場合、1ビット目のデータマスクが行なわれ書込データWD1の非冗長メモリ10′の1ビット目への書込が禁止される。不良位置情報取得回路書込制御部50Cは、比較回路42の比較結果が不一致である場合、当該比較結果を得た冗長メモリ30のアドレス情報RCAロウコラムアドレスの一部に応じて非冗長メモリ10′の0ビット目または1ビット目を選択する。非冗長メモリ10′における0ビット目または1ビット目の選択は、上記データマスク機能を用いて行なわれる。そして、不良位置情報取得回路50Cは、選択したビットにおける前記アドレス情報RCAロウコラムアドレスに対応するメモリセルに、前記初期値0と異なる値1を書込データWD0またはWD1として書き込む。これにより、不良位置情報取得回路50Cは、当該比較結果を、当該比較結果を得た冗長メモリ30の位置情報つまり不良位置情報ロウコラムアドレスに対応付けて非冗長メモリ10′の0ビット目または1ビット目に書き込む。上述のような機能を果たす第3実施形態の不良位置情報取得回路50Cは、図8に示すように、第1実施形態と同様のANDゲート51,FF52およびセレクタ53a,53b,53c,54a,54bを有するほか、セレクタ53dおよび反転素子56を有している。セレクタ53dは、セレクタ53cと並列的に設けられ、セレクタ53cと同様、指示信号FGMが0のとき、非冗長メモリ用メモリBIST回路20からの書込データを選択し非冗長メモリ10′へ出力する。一方、セレクタ53dは、指示信号FGMが1のとき、ANDゲート51からの比較結果CMPを選択し1ビット目の書込データWD1として非冗長メモリ10′へ出力する。反転素子56は、FF52からのa′ビットのアドレス情報RCAの1ビット例えば最上位ビットの値を反転し、その反転値をデータマスク信号DM0として非冗長メモリ10′へ出力する。また、本実施形態では、FF52からのa′ビットのアドレス情報RCAの1ビット例えば最上位ビットの値は、データマスク信号DM1として非冗長メモリ10′へ出力される。また、第3実施形態のセレクタ54aは、指示信号FRMが1のとき、FF52からのアドレス情報RCAのうちの上記最上位ビット以外のアドレス情報a′′=a′-1本のアドレスを選択しアドレス情報としてセレクタ53aに出力する。上述のごとく構成された第3実施形態のLSI1Cのメモリ試験は、図4に示すフローチャートステップS11~S20に従って、第1実施形態と同様に行なわれる。ただし、第3実施形態のLSI1Cでは、ステップS15において、FF52からのアドレス情報RCAの最上位ビットが0である場合、データマスク信号DM0=1およびDM1=0が非冗長メモリ10′に入力される。これにより、非冗長メモリ10′において、書込データWD0の0ビット目への書込が禁止されると同時に書込データWD1を1ビット目に書き込み可能な状態になる。この状態で、ANDゲート51の出力が1になると、セレクタ54b,53bを介して書込指示RW=1が非冗長メモリ10′へ出力される。このとき、FF52からのアドレス情報RCAのうちの上記最上位ビット以外のアドレス情報a′′本のアドレスが非冗長メモリ10′へアドレスADRとして出力される。これに伴い、ANDゲート51の出力1が、セレクタ53dを介して、非冗長メモリ10′の1ビット目における、当該a′′本のアドレスADRに対応するメモリセルに、書込データWD1として書き込まれる。これにより、冗長メモリ30のアドレスADRロウコラムアドレスRCAにおけるメモリセルに不良が発生したことが、非冗長メモリ10′の1ビット目に書き込まれ、冗長メモリ30における不良位置情報が取得される。なお、ANDゲート51の出力1は、セレクタ53cを介し書込データWD0として非冗長メモリ10′へも出力されている。しかし、FF52からのアドレス情報RCAの最上位ビットが0の場合、上述の通り、非冗長メモリ10′において書込データWD0の0ビット目への書込が禁止されている。このため、ANDゲート51の出力1が非冗長メモリ10′の0ビット目に書き込まれることはない。同様に、第3実施形態のLSI1Cでは、ステップS15において、FF52からのアドレス情報RCAの最上位ビットが1である場合、データマスク信号DM0=0およびDM1=1が非冗長メモリ10′に入力される。これにより、非冗長メモリ10′において、書込データWD0を0ビット目に書き込み可能な状態になる同時に書込データWD1の1ビット目への書込が禁止される。この状態で、ANDゲート51の出力が1になると、セレクタ54b,53bを介して書込指示RW=1が非冗長メモリ10′へ出力される。このとき、FF52からのアドレス情報RCAのうちの上記最上位ビット以外のアドレス情報a′′本のアドレスが非冗長メモリ10′へアドレスADRとして出力される。これに伴い、ANDゲート51の出力1が、セレクタ53dを介して、非冗長メモリ10′の0ビット目における、当該a′′本のアドレスADRに対応するメモリセルに、書込データWD0として書き込まれる。これにより、冗長メモリ30のアドレスADRロウコラムアドレスRCAにおけるメモリセルに不良が発生したことが、非冗長メモリ10′の0ビット目に書き込まれ、冗長メモリ30における不良位置情報が取得される。なお、ANDゲート51の出力1は、セレクタ53dを介し書込データWD1として非冗長メモリ10′へも出力されている。しかし、FF52からのアドレス情報RCAの最上位ビットが1の場合、上述の通り、非冗長メモリ10′において書込データWD1の1ビット目への書込が禁止されている。このため、ANDゲート51の出力1が非冗長メモリ10′の1ビット目に書き込まれることはない。上述した第3実施形態の試験装置を含むLSI1Cによれば、第1実施形態と同様の作用効果が得られる。また、第3実施形態の試験装置を含むLSI1Cによれば、一つの冗長メモリ30の不良位置情報を、一つの非冗長メモリ10′における異なる複数のビットに分けて記憶することができる。したがって、第2実施形態と同様、冗長メモリ30のアドレス本数a′が、非冗長メモリ10′のアドレス本数a′′よりも多い場合にも対応することができ、冗長メモリ30における不良発生位置を確実に取得できる。4-4第4実施形態図9および図10を参照しながら、第4実施形態の試験装置を含む集積回路としてのLSI1Dの構成について説明する。図9は第4実施形態の試験装置を含むLSI1Dの構成を示すブロック図、図10は図9に示すLSI1Dにおける不良位置情報取得回路50Dの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。図9に示すように、第4実施形態のLSI1Dにおいては、第3実施形態と同様のデータマスク機能付き非冗長メモリ10′と、2つの冗長メモリ30-1,30-2とがそなえられる。2つの冗長メモリ30-1,30-2は、いずれも第1実施形態の冗長メモリ30と同様に構成される。また、第4実施形態のLSI1Dには、第1実施形態と同様のメモリBIST回路20と、冗長メモリ30-1用のメモリBIST回路40-1と、冗長メモリ30-2用のメモリBIST回路40-2と、不良位置情報取得回路50Dと、2つの冗長メモリ30-1,30-2のそれぞれに対応するFUSE修復部60-1,60-2とがそなえられる。2つのメモリBIST回路40-1および40-2は、いずれも第1実施形態のメモリBIST回路40と同様に構成されている。2つのFUSE60-1,60-2は、いずれも第1実施形態のFUSE60と同様に構成されている。不良位置情報取得回路書込制御部50Dは、2つのメモリBIST回路40-1,40-2のうちの一方で比較回路42の比較結果が不一致である場合、2つのメモリBIST回路40-1,40-2のうちの一方に予め対応付けられた非冗長メモリ10′のビット0ビット目または1ビット目を選択する。非冗長メモリ10′における0ビット目または1ビット目の選択は、上記データマスク機能を用いて行なわれる。本実施形態において、メモリBIST回路40-1,40-2は、それぞれ、非冗長メモリ10′の1ビット目および0ビット目に対応付けられている。そして、不良位置情報取得回路50Dは、選択したビットにおける、当該比較結果を得た冗長メモリ30-1または30-2のアドレスADRロウコラムアドレスRCAに対応するメモリセルに、前記初期値0と異なる値1を書き込む。これにより、メモリBIST回路40-1での比較結果が不一致である場合冗長メモリ30-1で不良発生の場合、不良位置情報取得回路50Dは、当該比較結果を、当該比較結果を得た冗長メモリ30-1の不良位置情報に対応付け、非冗長メモリ10′の1ビット目に書き込む。同様に、メモリBIST回路40-2での比較結果が不一致である場合冗長メモリ30-2で不良発生の場合、不良位置情報取得回路50Dは、当該比較結果を、当該比較結果を得た冗長メモリ30-2の不良位置情報に対応付け、非冗長メモリ10′の0ビット目に書き込む。上述のような機能を果たす第4実施形態の不良位置情報取得回路50Dは、図10に示すように、第1および第3実施形態と同様のFF52およびセレクタ53a,53b,53c,53d,54a,54bを有するほか、ANDゲート51-1,51-2,反転素子56′およびセレクタ57a,57bを有している。ANDゲート51-1,51-2は、それぞれ、メモリBIST回路40-1,40-2に対応してそなえられ、いずれも第1実施形態のANDゲート51と同様に機能する。つまり、ANDゲート51-1は、メモリBIST回路40-1の比較回路42からの比較結果CMPと、同メモリBIST回路40-1の試験信号生成回路41からの記憶指示SENとの論理積を出力する。同様に、ANDゲート51-2は、メモリBIST回路40-2の比較回路42からの比較結果CMPと、同メモリBIST回路40-2の試験信号生成回路41からの記憶指示SENとの論理積を出力する。セレクタ57a,57bは、それぞれ、試験時にLSI1Dに接続されるLSIテスタ200からの試験対象冗長メモリ選択信号MSELに応じて、2入力のうちの一方を選択する。試験対象冗長メモリ選択信号MSELは、冗長メモリ30-1を試験対象とする場合に0となり、冗長メモリ30-2を試験対象とする場合に1となる。セレクタ57aは、選択信号MSELが0のとき、メモリBIST回路40-1からのアドレス情報RCAを選択しFF52へ出力する。一方、セレクタ57aは、選択信号MSELが1のとき、メモリBIST回路40-2からのアドレス情報RCAを選択しFF52へ出力する。セレクタ57bは、選択信号MSELが0のとき、ANDゲート51-1の出力を選択しセレクタ54b,53c,53dへ出力する。一方、セレクタ57bは、選択信号MSELが1のとき、ANDゲート51-2の出力を選択しセレクタ54b,53c,53dへ出力する。反転素子56′は、LSIテスタ200からの試験対象冗長メモリ選択信号MSELの値を反転し、その反転値をデータマスク信号DM0として非冗長メモリ10′へ出力する。また、本実施形態では、LSIテスタ200からの試験対象冗長メモリ選択信号MSELの値は、データマスク信号DM1として非冗長メモリ10′へ出力される。次に、図11に示すフローチャートステップS11~S20,S151に従って、図9および図10に示すLSI1Dのメモリ試験手順について説明する。第4実施形態のLSI1Dにおいても、ステップS11~S14およびステップS16~S20の処理は、基本的に第1実施形態と同様に実行されるので、その詳細な説明は省略する。ただし、第1実施形態では、冗長メモリ30およびメモリBIST40が1組そなえられているのに対し、第4実施形態では、冗長メモリ30およびメモリBIST40が2組そなえられている。このため、第4実施形態では、ステップS15の処理各冗長メモリ30-1,30-2の不良判定試験が、冗長メモリ30およびメモリBIST40の組数だけ、繰り返し実行される。つまり、図11に示すように、第4実施形態では、一つの冗長メモリ30の不良判定試験が実行されるとステップS15、全ての冗長メモリ30に対し処理を終了したか否かが判定されるステップS151。全ての冗長メモリ30に対し処理を終了していない場合ステップS151のNOルート、ステップS15の処理に戻り未処理の冗長メモリ30に対し上述と同様の処理が実行される。全ての冗長メモリ30に対し処理を終了した場合ステップS151のYESルート、ステップS16の処理へ移行する。上述のように、ステップS15において、冗長メモリ30-1,30-2それぞれに対する不良判定試験は、以下のように実行される。ここでは、まず、冗長メモリ30-1の不良判定試験不良位置情報取得を行なってから、冗長メモリ30-2の不良判定試験不良位置情報取得を行なう。冗長メモリ30-1の不良判定試験を行なう場合、LSIテスタ200からの指示信号FGM,FRMがいずれも1に設定されるとともに、冗長メモリ30-1を試験対象とすべく選択信号MSELが0に設定される。これにより、セレクタ57aは、メモリBIST回路40-1からのアドレス情報RCAを選択しFF52へ出力し、セレクタ57bは、ANDゲート51-1の出力を選択しセレクタ54b,53c,53dへ出力する。また、データマスク信号DM0=1およびDM1=0が非冗長メモリ10′に入力され、非冗長メモリ10′において、書込データWD0の0ビット目への書込が禁止されると同時に書込データWD1を1ビット目に書き込み可能な状態になる。この状態で、メモリBIST回路40-1により冗長メモリ30-1の不良判定試験を行なうことで、冗長メモリ30-1の不良位置情報が、非冗長メモリ10′の1ビット目に取得される。また、冗長メモリ30-2の不良判定試験を行なう場合、LSIテスタ200からの指示信号FGM,FRMがいずれも1に設定されるとともに、冗長メモリ30-2を試験対象とすべく選択信号MSELが1に設定される。これにより、セレクタ57aは、メモリBIST回路40-2からのアドレス情報RCAを選択しFF52へ出力し、セレクタ57bは、ANDゲート51-2の出力を選択しセレクタ54b,53c,53dへ出力する。また、データマスク信号DM0=0およびDM1=1が非冗長メモリ10′に入力され、非冗長メモリ10′において、書込データWD1の1ビット目への書込が禁止されると同時に書込データWD0を0ビット目に書き込み可能な状態になる。この状態で、メモリBIST回路40-2により冗長メモリ30-2の不良判定試験を行なうことで、冗長メモリ30-2の不良位置情報が、非冗長メモリ10′の0ビット目に取得される。ここでは、冗長メモリ30およびメモリBIST回路40が2組そなえられる場合について説明したが、本件は、これに限定されるものでない。冗長メモリ30およびメモリBIST回路40がnn:3以上の自然数組そなえられる場合には、図10に示す不良位置情報取得回路50Dを拡張することにより、n個の冗長メモリ30の不良位置情報をそれぞれ非冗長メモリ10′の0~n-1ビット目に取得することが可能である。上述した第4実施形態の試験装置を含むLSI1Dによれば、第1実施形態と同様の作用効果が得られる。また、第4実施形態の試験装置を含むLSI1Dによれば、試験対象の冗長メモリ30が複数存在する場合でも、複数の冗長メモリ30の不良位置情報を、一つのデータマスク機能付き非冗長メモリ10′に記憶することが可能である。4-5第5実施形態図12および図13を参照しながら、第5実施形態の試験装置を含む集積回路としてのLSI1Eの構成について説明する。図12は第5実施形態の試験装置を含むLSI1Eの構成を示すブロック図、図13は図12に示すLSI1Eにおける不良位置情報取得回路50Eの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。図12に示すように、第5実施形態のLSI1Eにおいては、2つのデータマスク機能付き非冗長メモリ10′-1,10′-2と、3つの冗長メモリ30-1,30-2,30-3とがそなえられる。2つのデータマスク機能付き非冗長メモリ10′-1,10′-2は、いずれも第3実施形態のデータマスク機能付き非冗長メモリ10′と同様に構成される。3つの冗長メモリ30-1,30-2,30-3は、いずれも第1実施形態の冗長メモリ30と同様に構成される。また、第5実施形態のLSI1Eには、非冗長メモリ10′-1用のメモリBIST回路20-1と、非冗長メモリ10′-2用のメモリBIST回路20-2と、冗長メモリ30-1用のメモリBIST回路40-1と、冗長メモリ30-2用のメモリBIST回路40-2と、冗長メモリ30-3用のメモリBIST回路40-3と、3つの冗長メモリ30-1~30-3のそれぞれに対応するFUSE修復部60-1~60-3とがそなえられる。2つのメモリBIST回路20-1,20-2は、いずれも第1実施形態のメモリBIST回路20と同様に構成されている。3つのメモリBIST回路40-1~40-3は、いずれも第1実施形態のメモリBIST回路40と同様に構成されている。3つのFUSE60-1~60-3は、いずれも第1実施形態のFUSE60と同様に構成されている。不良位置情報取得回路書込制御部50Eでは、後述するデータマスク決定回路58により、3つの冗長メモリ30-1~30-3メモリBIST回路40-1~40-3と2つの非冗長メモリ10′-1,10′-2における各ビットとが予め対応付けられている。例えば、第5実施形態において、冗長メモリ30-1メモリBIST回路40-1には非冗長メモリ10′-1の0ビット目が対応付けられ、冗長メモリ30-2メモリBIST回路40-2には非冗長メモリ10′-1の1ビット目が対応付けられ、冗長メモリ30-3メモリBIST回路40-3には非冗長メモリ10′-2の0ビット目が対応付けられている。不良位置情報取得回路50Eは、3つのメモリBIST回路40-1~40-3のうちの一つで比較回路42の比較結果が不一致である場合、3つのメモリBIST回路40-1~40-3のうちの一つに対応付けられた、非冗長メモリ10′-1または10′-2におけるビットを選択する。非冗長メモリ10′-1または10′-2におけるビット0ビット目または1ビット目の選択は、上記データマスク機能および後述するデータマスク決定回路58を用いて行なわれる。そして、不良位置情報取得回路50Eは、選択したビットにおける、当該比較結果を得た冗長メモリ30-1または30-2のアドレスADRロウコラムアドレスRCAに対応するメモリセルに、前記初期値0と異なる値1を書き込む。これにより、メモリBIST回路40-1での比較結果が不一致である場合冗長メモリ30-1で不良発生の場合、不良位置情報取得回路50Eは、当該比較結果を、当該比較結果を得た冗長メモリ30-1の不良位置情報に対応付け、非冗長メモリ10′-1の0ビット目に書き込む。また、メモリBIST回路40-2での比較結果が不一致である場合冗長メモリ30-2で不良発生の場合、不良位置情報取得回路50Eは、当該比較結果を、当該比較結果を得た冗長メモリ30-2の不良位置情報に対応付け、非冗長メモリ10′-1の1ビット目に書き込む。さらに、メモリBIST回路40-3での比較結果が不一致である場合冗長メモリ30-3で不良発生の場合、不良位置情報取得回路50Eは、当該比較結果を、当該比較結果を得た冗長メモリ30-3の不良位置情報に対応付け、非冗長メモリ10′-2の0ビット目に書き込む。上述のような機能を果たす第5実施形態の不良位置情報取得回路50Eは、図13に示すように、第4実施形態と同様のFF52およびセレクタ53a,53b,53c,53d,54a,54bを有するほか、ANDゲート51-1~51-3,セレクタ57a′,57b′およびデータマスク決定回路58を有している。ANDゲート51-1~51-3は、それぞれ、メモリBIST回路40-1~40-3に対応してそなえられ、いずれも第1実施形態のANDゲート51と同様に機能する。つまり、ANDゲート51-1~51-3は、それぞれ、メモリBIST回路40-1~40-3の比較回路42からの比較結果CMPと、同メモリBIST回路40-1~40-3の試験信号生成回路41からの記憶指示SENとの論理積を出力する。セレクタ57a′,57b′は、それぞれ、試験時にLSI1Eに接続されるLSIテスタ200からの試験対象冗長メモリ選択信号MSEL2ビットに応じて、3入力のうちの一つを選択する。試験対象冗長メモリ選択信号MSELは、冗長メモリ30-1を試験対象とする場合に01となり、冗長メモリ30-2を試験対象とする場合に10となり、冗長メモリ30-3を試験対象とする場合に11となる。セレクタ57a′は、選択信号MSELが01のとき、メモリBIST回路40-1からのアドレス情報RCAを選択しFF52へ出力する。また、セレクタ57a′は、選択信号MSELが10のとき、メモリBIST回路40-2からのアドレス情報RCAを選択しFF52へ出力する。さらに、セレクタ57a′は、選択信号MSELが11のとき、メモリBIST回路40-3からのアドレス情報RCAを選択しFF52へ出力する。セレクタ57b′は、選択信号MSELが01のとき、ANDゲート51-1の出力を選択しセレクタ54b,53c,53dへ出力する。また、セレクタ57b′は、選択信号MSELが10のとき、ANDゲート51-2の出力を選択しセレクタ54b,53c,53dへ出力する。さらに、セレクタ57b′は、選択信号MSELが11のとき、ANDゲート51-3の出力を選択しセレクタ54b,53c,53dへ出力する。また、セレクタ53aは、指示信号FGMが1のとき、セレクタ54aからのアドレス情報を選択しアドレスADRとして非冗長メモリ10′-1および10′-2へ出力する。セレクタ53bは、指示信号FGMが1のとき、セレクタ54bからの読出/書込指示を選択し読出/書込指示RWとして非冗長メモリ10′-1および10′-2へ出力する。セレクタ53cは、指示信号FGMが1のとき、セレクタ57b′からの出力を選択しデータWD0として非冗長メモリ10′-1の0ビット目および非冗長メモリ10′-2の0ビット目へ出力する。セレクタ53dは、指示信号FGMが1のとき、セレクタ57b′からの出力を選択しデータWD1として非冗長メモリ10′-1の1ビット目へ出力する。データマスク決定回路58は、LSIテスタ200からの試験対象冗長メモリ選択信号MSEL2ビットに応じて、特定ビット以外をデータマスクすべく、非冗長メモリ10′-1用のデータマスク信号DM10およびデータマスク信号DM11と、非冗長メモリ10′-2用のデータマスク信号DM20とを出力する。特に、本実施形態のデータマスク決定回路58は、選択信号MSELが01のとき、非冗長メモリ10′-1の0ビット目以外をマスクすべく、データマスク信号DM10=0,DM11=1,DM20=1を出力する。また、データマスク決定回路58は、選択信号MSELが10のとき、非冗長メモリ10′-1の1ビット目以外をマスクすべく、データマスク信号DM10=1,DM11=0,DM20=1を出力する。さらに、データマスク決定回路58は、選択信号MSELが10のとき、非冗長メモリ10′-2の0ビット目以外をマスクすべく、データマスク信号DM10=1,DM11=1,DM20=0を出力する。上述のごとく構成された第5実施形態のLSI1Eのメモリ試験は、図11に示すフローチャートステップS11~S20,S151に従って、第4実施形態と同様に行なわれる。ただし、第5実施形態のLSI1Eでは、ステップS15において、冗長メモリ30-1~30-3のそれぞれに対する不良判定試験は以下のように実行される。ここでは、まず、冗長メモリ30-1,30-2,30-3の順に不良判定試験不良位置情報取得を行なう。冗長メモリ30-1の不良判定試験を行なう場合、LSIテスタ200からの指示信号FGM,FRMがいずれも1に設定されるとともに、冗長メモリ30-1を試験対象とすべく選択信号MSELが01に設定される。これにより、セレクタ57a′は、メモリBIST回路40-1からのアドレス情報RCAを選択しFF52へ出力し、セレクタ57b′は、ANDゲート51-1の出力を選択しセレクタ54b,53c,53dへ出力する。また、データマスク決定回路58は、データマスク信号DM10=0,DM11=1,DM20=1を出力し、非冗長メモリ10′-1の0ビット目以外がマスクされ、非冗長メモリ10′-1は、書込データWD0を0ビット目に書き込み可能な状態になる。この状態で、メモリBIST回路40-1により冗長メモリ30-1の不良判定試験を行なうことで、冗長メモリ30-1の不良位置情報が、非冗長メモリ10′-1の0ビット目に取得される。また、冗長メモリ30-2の不良判定試験を行なう場合、LSIテスタ200からの指示信号FGM,FRMがいずれも1に設定されるとともに、冗長メモリ30-2を試験対象とすべく選択信号MSELが10に設定される。これにより、セレクタ57a′は、メモリBIST回路40-2からのアドレス情報RCAを選択しFF52へ出力し、セレクタ57b′は、ANDゲート51-2の出力を選択しセレクタ54b,53c,53dへ出力する。また、データマスク決定回路58は、データマスク信号DM10=1,DM11=0,DM20=1を出力し、非冗長メモリ10′-1の1ビット目以外がマスクされ、非冗長メモリ10′-1は、書込データWD1を1ビット目に書き込み可能な状態になる。この状態で、メモリBIST回路40-2により冗長メモリ30-2の不良判定試験を行なうことで、冗長メモリ30-2の不良位置情報が、非冗長メモリ10′-1の1ビット目に取得される。さらに、冗長メモリ30-3の不良判定試験を行なう場合、LSIテスタ200からの指示信号FGM,FRMがいずれも1に設定されるとともに、冗長メモリ30-3を試験対象とすべく選択信号MSELが11に設定される。これにより、セレクタ57a′は、メモリBIST回路40-3からのアドレス情報RCAを選択しFF52へ出力し、セレクタ57b′は、ANDゲート51-3の出力を選択しセレクタ54b,53c,53dへ出力する。また、データマスク決定回路58は、データマスク信号DM10=1,DM11=1,DM20=0を出力し、非冗長メモリ10′-2の0ビット目以外がマスクされ、非冗長メモリ10′-2は、書込データWD0を0ビット目に書き込み可能な状態になる。この状態で、メモリBIST回路40-3により冗長メモリ30-3の不良判定試験を行なうことで、冗長メモリ30-3の不良位置情報が、非冗長メモリ10′-2の0ビット目に取得される。上述した第5実施形態の試験装置を含むLSI1Eによれば、第1実施形態と同様の作用効果が得られる。また、第5実施形態の試験装置を含むLSI1Eによれば、試験対象の冗長メモリ30が複数存在する場合でも、複数の冗長メモリ30の不良位置情報を、複数の冗長メモリ10′における各ビットに分けて記憶することができる。したがって、冗長メモリ30の数が非冗長メモリ10′のビット数よりも多い場合にも対応することができ、各冗長メモリ30における不良発生位置を確実に取得できる。4-6第6実施形態図14および図15を参照しながら、第6実施形態の試験装置を含む集積回路としてのLSI1Fの構成について説明する。図14は第6実施形態の試験装置を含むLSI1Fの構成を示すブロック図、図15は図14に示すLSI1Fにおける不良位置情報取得回路50Fの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。図14に示すように、第6実施形態のLSI1Fには、第4実施形態と同様のデータマスク機能付き非冗長メモリ10′,メモリBIST回路20,2つの冗長メモリ30-1,30-2,2つのメモリBIST回路40-1,40-2およびFUSE60-1,60-2がそなえられるほか、不良位置情報取得回路50Fがそなえられる。特に、第6実施形態のLSI1Fは、後述するごとく、複数実施形態では2つの冗長メモリ30の不良位置情報を同時に取得することを実現する。このため、第6実施形態において、冗長メモリ30-1のアドレスRCAの本数と冗長メモリ30-2のアドレスRCAの本数とは同一とする。また、第6実施形態において、冗長メモリ30-1の不良位置情報を取得するために用いられる不良判定用メモリ試験パターン例えば図19参照と、冗長メモリ30-2の不良位置情報を取得するために用いられる不良判定用メモリ試験パターンとは同一とする。このような条件を満たす場合、メモリBIST回路40-1からのアドレスRCAおよび記憶指示SENとメモリBIST回路40-2からのアドレスRCAおよび記憶指示SENとは、同じ出力内容となる。そこで、図15に示すように、本実施形態では、メモリBIST回路40-1からのアドレスRCAおよび記憶指示SENが、代表して用いられる。不良位置情報取得回路書込制御部50Fは、2つのメモリBIST回路40-1,40-2で比較回路42の比較結果が不一致である場合CMP=1の場合、2つのメモリBIST回路40-1,40-2にそれぞれ予め対応付けられた非冗長メモリ10′の2つのビット0ビット目および1ビット目を選択する。非冗長メモリ10′における0ビット目または1ビット目の選択は、上記データマスク機能を用いて行なわれる。本実施形態において、メモリBIST回路40-1,40-2は、それぞれ、非冗長メモリ10′の0ビット目,1ビット目に対応付けられている。そして、不良位置情報取得回路50Fは、選択した2つのビットにおける、当該比較結果を得た冗長メモリ30-1,30-2のアドレスRCAに対応するメモリセルに、前記初期値0と異なる値1を同時に書き込む。これにより、メモリBIST回路40-1での比較結果が不一致である場合冗長メモリ30-1で不良発生の場合、不良位置情報取得回路50Fは、当該比較結果を、当該比較結果を得た冗長メモリ30-1の不良位置情報に対応付け、非冗長メモリ10′の0ビット目に書き込む。同様に、メモリBIST回路40-2での比較結果が不一致である場合冗長メモリ30-2で不良発生の場合、不良位置情報取得回路50Fは、当該比較結果を、当該比較結果を得た冗長メモリ30-2の不良位置情報に対応付け、非冗長メモリ10′の1ビット目に同時に書き込む。上述のような機能を果たす第6実施形態の不良位置情報取得回路50Fは、図15に示すように、第4実施形態と同様のFF52およびセレクタ53a,53b,53c,53d,54a,54bおよびANDゲート51-1,51-2を有するほか、反転素子56-1,56-2およびORゲート59を有している。ANDゲート51-1,51-2は、それぞれ、メモリBIST回路40-1,40-2に対応してそなえられる。第6実施形態において、ANDゲート51-1は、メモリBIST回路40-1の比較回路42からの比較結果CMPと、同メモリBIST回路40-1の試験信号生成回路41からの記憶指示SENとの論理積を出力する。また、ANDゲート51-2は、メモリBIST回路40-2の比較回路42からの比較結果CMPと、メモリBIST回路40-1の試験信号生成回路41からの記憶指示SENとの論理積を出力する。ORゲート59は、ANDゲート51-1の出力とANDゲート51-2の出力との論理和を、セレクタ54b,53c,53dへ出力する。反転素子56-1は、ANDゲート51-1の出力を反転し、その反転値をデータマスク信号DM0として非冗長メモリ10′へ出力する。反転素子56-2は、ANDゲート51-2の出力を反転し、その反転値をデータマスク信号DM1として非冗長メモリ10′へ出力する。上述のごとく構成された第6実施形態のLSI1Fのメモリ試験は、図4に示すフローチャートステップS11~S20に従って、第1実施形態と同様に行なわれる。ただし、第6実施形態のLSI1Fでは、ステップS15において、2つの冗長メモリ30-1,30-2の不良判定試験不良位置情報取得が同時に実行される。このとき、2つの冗長メモリ30-1,30-2の少なくとも一方で不良が発生し、2つのANDゲート51-1,51-2の少なくとも一方の出力が1になると、ORゲート59の出力は1となる。これに伴い、非冗長メモリ10′には、書込指示RW=1が出力されるとともに、非冗長メモリ10′の0ビット目および1ビット目への書込データWD0,WD1として1が出力される。そして、2つのANDゲート51-1,51-2の出力が両方とも1の場合、反転素子56-1,56-2によりデータマスク信号DM0,DM1は両方とも0となる。これにより、非冗長メモリ10′は、書込データWD0,WD1をそれぞれ0ビット目,1ビット目に書き込み可能な状態になる。したがって、非冗長メモリ10′の0ビット目および1ビット目の両方において、不良位置を示すアドレスに対応するメモリセルに1が同時に書き込まれ、冗長メモリ30-1,30-2における不良位置情報が取得される。また、ANDゲート51-1の出力が1でANDゲート51-2の出力が0の場合、反転素子56-1,56-2によりデータマスク信号DM0,DM1はそれぞれ0,1となる。これにより、非冗長メモリ10′は、書込データWD0を0ビット目に書き込み可能な状態になる一方、1ビット目をデータマスクして書込データWD1の1ビット目への書込を禁止される。したがって、非冗長メモリ10′の0ビット目においてのみ、不良位置を示すアドレスに対応するメモリセルに1が書き込まれる。同様に、ANDゲート51-1の出力が0でANDゲート51-2の出力が1の場合、反転素子56-1,56-2によりデータマスク信号DM0,DM1はそれぞれ1,0となる。これにより、非冗長メモリ10′は、0ビット目をデータマスクして書込データWD0の0ビット目への書込を禁止される一方、書込データWD1を1ビット目に書き込み可能な状態になる。したがって、非冗長メモリ10′の1ビット目においてのみ、不良位置を示すアドレスに対応するメモリセルになお、2つのANDゲート51-1,51-2の出力が両方とも0の場合、反転素子56-1,56-2によりデータマスク信号DM0,DM1は両方とも1となる。これにより、非冗長メモリ10′は、書込データWD0,WD1の0ビット目,1ビット目への書込を禁止される。したがって、非冗長メモリ10′の0ビット目および1ビット目の両方ともデータの上書きが回避される。上述した第6実施形態の試験装置を含むLSI1Fによれば、第1実施形態と同様の作用効果が得られる。また、第6実施形態の試験装置を含むLSI1Fによれば、試験対象の冗長メモリ30が複数存在する場合に、複数の冗長メモリ30に対する試験を同時に行なって、複数の冗長メモリ30に不良位置情報を、一つの複数の冗長メモリ10′における各ビットに分けて同時に取得し記憶することができる。したがって、冗長メモリ30の数が非冗長メモリ10′のビット数よりも多い場合にも対応することができ、各冗長メモリ30における不良発生位置を確実に取得できるほか、複数の冗長メモリ30における不良発生位置を短時間で取得できる。なお、第6実施形態では、冗長メモリ30およびメモリBIST回路40が2組そなえられる場合について説明したが、本件は、これに限定されるものでない。冗長メモリ30およびメモリBIST回路40がnn:3以上の自然数組そなえられる場合には、図15に示す不良位置情報取得回路50Fを拡張することにより、n個の冗長メモリ30の不良位置情報をそれぞれ非冗長メモリ10′の0~n-1ビット目に同時に取得することが可能である。5その他以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。6付記以上の本実施形態を含む実施形態に関し、さらに以下の付記を開示する。付記1スペアのメモリセルをもつ冗長メモリと、前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第1生成部と、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第1比較部と、前記第1比較部の比較結果を記憶する記憶部と、前記第1比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する書込制御部と、を有する、集積回路。付記2前記比較結果の前記記憶部への書込みに先立って、前記記憶部の各メモリセルに初期値を書き込む初期化部、をさらに有し、前記書込制御部は、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む、付記1に記載の集積回路。付記3前記第1比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記記憶部の所定ビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記2に記載の集積回路。付記4複数の前記記憶部を有し、前記第1比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記アドレスに応じて前記複数の記憶部のうち一つを選択し、選択した記憶部の所定ビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記2に記載の集積回路。付記5前記第1比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記アドレスに応じて前記記憶部のビットを選択し、選択したビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記2に記載の集積回路。付記6複数組の前記冗長メモリ,前記第1生成部および前記第1比較部を有し、前記複数組のうちの一つにおいて、前記第1比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記複数組のうちの一つに予め対応付けられた前記記憶部のビットを選択し、選択したビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記2に記載の集積回路。付記7複数の前記記憶部を有し、複数組の前記冗長メモリ,前記第1生成部および前記第1比較部を有し、前記書込制御部は、前記複数組のそれぞれと前記複数の記憶部における各ビットとを予め対応付け、前記複数組のうちの一つにおいて、前記第1比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記複数組のうちの一つに予め対応付けられた、前記複数の記憶部のうちの一つにおけるビットを選択し、選択したビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記2に記載の集積回路。付記8複数組の前記冗長メモリ,前記第1生成部および前記第1比較部を有し、前記複数組のうちの二以上において、前記第1比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記二以上の組のそれぞれに予め対応付けられた前記記憶部の二以上のビットを選択し、選択した二以上のビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を同時に書き込む、付記2に記載の集積回路。付記9前記記憶部は、複数ビットのうちの特定ビットにのみ書込を許可するデータマスク機能を有し、前記書込制御部は、前記記憶部の前記データマスク機能を用いて、前記初期値と異なる値を書き込むべきビットを選択する、付記5~付記8のいずれか一項に記載の集積回路。付記10前記記憶部に記憶された前記比較結果および前記位置情報に基づいて特定される故障位置のメモリセルを、前記スペアのメモリセルに置き換える修復部、をさらに有する、付記1~付記9のいずれか一項に記載の集積回路。付記11スペアのメモリセルをもたない非冗長メモリ、をさらに有し、前記非冗長メモリが前記記憶部として用いられる、付記1~付記10のいずれか一項に記載の集積回路。付記12前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第2生成部と、前記第2生成部によって生成された前記期待値と、前記第2生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第2比較部と、をさらに有し、前記第2比較部の比較結果として不一致が得られなかった非冗長メモリが、前記記憶部として用いられる、付記11に記載の集積回路。付記13集積回路上にそなえられ、当該集積回路におけるメモリの試験を行なう試験装置であって、前記集積回路上におけるスペアのメモリセルをもつ冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第1生成部と、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第1比較部と、前記第1比較部の比較結果を記憶する記憶部と、前記第1比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する書込制御部と、を有する、集積回路の試験装置。付記14前記比較結果の前記記憶部への書込みに先立って、前記記憶部の各メモリセルに初期値を書き込む初期化部、をさらに有し、前記書込制御部は、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む、付記13に記載の集積回路の試験装置。付記15前記第1比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記記憶部の所定ビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記14に記載の集積回路の試験装置。付記16前記記憶部に記憶された前記比較結果および前記位置情報に基づいて特定される故障位置のメモリセルを、前記スペアのメモリセルに置き換える修復部、をさらに有する、付記13~付記15のいずれか一項に記載の集積回路の試験装置。付記17前記集積回路上におけるスペアのメモリセルをもたない非冗長メモリが前記記憶部として用いられる、付記13~付記16のいずれか一項に記載の集積回路の試験装置。付記18前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第2生成部と、前記第2生成部によって生成された前記期待値と、前記第2生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第2比較部と、をさらに有し、前記第2比較部の比較結果として不一致が得られなかった非冗長メモリが、前記記憶部として用いられる、付記17に記載の集積回路の試験装置。付記19スペアのメモリセルをもつ冗長メモリと、前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第1生成部と、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第1比較部と、前記第1比較部の比較結果を記憶する記憶部と、を有する集積回路の試験方法であって、前記記憶部の各メモリセルに初期値を書き込む初期化を行ない、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する、集積回路の試験方法。付記20スペアのメモリセルをもつ冗長メモリと、前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第1生成部と、前記第1生成部によって生成された前記期待値と、前記第1生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第1比較部と、スペアのメモリセルをもたない非冗長メモリと、前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第2生成部と、前記第2生成部によって生成された前記期待値と、前記第2生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第2比較部と、を有する集積回路の試験方法であって、前記非冗長メモリについての試験を、前記第2生成部および前記第2比較部を用いて行ない、前記第2比較部の比較結果として不一致が得られなかった場合、前記非冗長メモリの各メモリセルに初期値を書き込む初期化を行ない、前記第1比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記非冗長メモリの位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記非冗長メモリに書き込む一方、前記第1比較部の比較結果が一致である場合、当該比較結果の前記非冗長メモリへの書込を抑止する、集積回路の試験方法。"