メモリセルのセグメント化されたプログラミングの方法であって、プログラミング電圧で前記メモリセルにバイアスをかけることと、複数の傾斜電圧信号セグメントで前記メモリセルをプログラム検証することであって、各傾斜電圧信号セグメントが他の傾斜電圧信号セグメントとは異なる開始電圧および異なる終了電圧を有する、プログラム検証することと、を含む、方法。前記複数の傾斜電圧信号セグメントのそれぞれが同じ傾斜率を有する、請求項1に記載の方法。第1の傾斜電圧信号セグメントが隣接する傾斜電圧信号セグメントと重複する、請求項1に記載の方法。前記傾斜電圧信号セグメントのうちの第1のものを印加後に、特定の数の前記メモリセルが前記プログラム検証に合格する場合に、前記プログラミング電圧を増加させ、前記バイアスをかけることと前記プログラム検証することとを繰り返すことをさらに含む、請求項1に記載の方法。前記プログラム検証に合格する前記メモリセルの前記特定の数は、他のメモリセルよりも高速でプログラミングするメモリセルによって決定される、請求項4に記載の方法。第1の傾斜電圧信号セグメントの開始電圧は、後続の傾斜電圧信号セグメントの開始電圧未満であり、前記第1の傾斜電圧セグメントの終了電圧は、前記後続の傾斜電圧信号セグメントの終了電圧未満である、請求項1に記載の方法。目標メモリセルを作動させる傾斜電圧信号セグメントの特定の電圧に関連付けられるカウントを決定することをさらに含み、前記カウントは前記目標メモリセルの閾値電圧を示す、請求項1に記載の方法。前記メモリセルの複数のセグメントをユーザデータでプログラミングすることをさらに含み、後続の開始電圧は前の開始電圧よりも大きく、後続の停止電圧は前の停止電圧よりも大きい、請求項1に記載の方法。前記メモリセルの第2のセグメントをユーザデータでプログラミングすることは、前記メモリセルの第1のセグメントのプログラミングを阻害することをさらに含む、請求項1に記載の方法。第1の傾斜電圧信号セグメントが印加され、前記第2のセグメントの特定の数の前記メモリセルが前記プログラム検証に合格した後で、前記メモリセルの前記第2のセグメントをユーザデータでプログラミングすることをさらに含む、請求項9に記載の方法。第2の傾斜電圧信号セグメントが印加され、前記第2および/または第3のセグメントの特定の数の前記メモリセルが前記プログラム検証に合格した後で、前記メモリセルの第3のセグメントをユーザデータでプログラミングすることをさらに含み、第3の傾斜電圧信号セグメントを印加することをさらに含む、む、請求項10に記載の方法。前記プログラミング電圧でバイアスをかける前にページバッファにプログラムデータをロードすることをさらに含み、前記プログラムデータは、メモリセルの複数のセグメントのうちの特定のセグメントが前記特定のセグメント内の最も高い閾値電圧にプログラミングされるように構成される、請求項1に記載の方法。メモリセルアレイと、前記メモリセルアレイに結合され、複数の異なる傾斜電圧信号セグメントを生成するように構成される傾斜電圧発生器回路であって、各傾斜電圧信号セグメントが、異なる開始電圧および異なる停止電圧を有し、それぞれのプログラム検証動作中に一群の前記メモリセルに印加される、傾斜電圧発生器回路と、を備える、メモリデバイス。前記傾斜発生器回路は、カウントを提供するように構成されるカウンタと、前記カウントを前記傾斜電圧信号セグメントのうちの定義されたものに対応する信号に変換するように構成されるデジタル/アナログコンバータとを備え、前記傾斜電圧信号セグメントのうちの前記定義されたものは、前記発生器回路によって受信されたVstartおよびVstop信号によって決定される、請求項13に記載のメモリデバイス。前記傾斜電圧発生器回路は、前記傾斜電圧信号セグメントのうちの、その停止電圧に達する前記定義されたものに応答して、傾斜完了信号を生成するように構成される、請求項14に記載のメモリデバイス。前記メモリデバイスは、前記傾斜電圧信号セグメントの生成を制御するように構成されるメモリ制御回路をさらに含む、請求項14に記載のメモリデバイス。前記制御回路は、前記VstartおよびVstop信号の生成を制御するように構成される、請求項16に記載のメモリデバイス。以下の詳細な説明において、その一部を形成し、例として、特定の実施形態が示される、添付の図面が参照される。図中、いくつかの図を通して、同様の数字はほぼ同様の構成要素を記載する。他の実施形態を利用してもよく、また、本開示の範囲から逸脱せずに、構造的、論理的、および電気的な変更を行ってもよい。したがって、以下の詳細な説明は、制限的な意味で解釈されるべきではない。図1は、メモリアレイ101のプログラム検証回路の一実施形態のブロック図を示す。図2にプログラム検証されるメモリアレイ101が示され、以降に記載されるNANDアレイ等の不揮発メモリアレイにすることができる。代替の実施形態は、他の種類のメモリアレイを使用することができる。例として、選択されたアクセスライン例えばワードラインに結合されるメモリセル120、121はプログラム検証されると想定される。傾斜電圧発生器回路100は、メモリアレイ101に結合される。傾斜電圧発生器回路100は、プログラム検証動作中に選択されたワードラインを介してメモリセルの制御ゲートに印加される傾斜電圧信号の生成に関与している。以降により詳細に記載されているように、傾斜電圧信号が印加されている選択されたメモリセルの閾値電圧を増加させる場合、そのメモリセルが作動し、選択されたメモリセルに結合されるビットライン上に電流を流す。選択されたメモリセルがプログラムされる閾値電圧を決定するために、感知回路によってこの電流が検出される。傾斜電圧発生器回路100は、デジタル/アナログコンバータDAC111に結合されるカウンタ110を含む。カウンタ110は、クロック入力CLKの移行をカウントし、アナログ傾斜電圧信号にカウントを変換するデジタル/アナログコンバータ111へ、カウントを出力する。アナログ傾斜電圧信号は、傾斜電圧発生器回路100からメモリアレイ101へ、電流利得、電圧利得、および/または電気インピーダンス変換のうちの1つ以上を提供できるバッファ112へ入力される。DAC111の範囲は、傾斜電圧発生器回路100によって生成される傾斜電圧信号セグメントの意図されたVt範囲をカバーするように、VstartおよびVstopによって定義できる。VstartおよびVstop信号は、プログラム検証回路と同じチップ図示せず上に生成できる。傾斜電圧信号セグメントの生成は、カウンタ110へのCLKをオンにすることによって開始できる。このイベントは、プログラム検証回路と同じチップ上にすることができる、ステートマシン図示せずによって制御可能である。カウンタ110がその最大カウントに達するとき等、傾斜電圧信号セグメントが完了すると、回路100からRAMP_DONEという信号が生成され、傾斜電圧信号セグメントがその停止電圧、Vstopに達したことを示すために、ステートマシン図示せずに送り返される。図1の実施形態において、カウンタ110は、8ビットカウンタである。カウンタ110は、こうして、00000000から11111111例えば0~255へバイナリカウントを出力する。バッファ107によって、最上位7ビット例えばビット1~7が周辺回路105へ出力される。この7ビットカウントは、以降、Vtカウントと称され、0000000~1111111例えば0~127のバイナリカウントである。傾斜電圧信号セグメント例えば図3のセグメント301~303を参照がプログラムされているメモリセルの閾値電圧に達すると、Vtカウントは、周辺回路105のラッチにラッチされる。ラッチされたVtカウントは、メモリセルを作動させた特定の電圧を生成したカウントに対応するため、プログラムされているメモリセルの閾値電圧を示す。周辺回路105例えばページバッファは、一実施形態において、感知回路、ラッチ、およびコンパレータを含む。周辺回路105は、さらに、例えば、ビットラインを介して、メモリアレイ101に結合される。周辺回路105のより詳細な動作については、以降、説明する。図2は、図1に示されるように、不揮発メモリセルの一連のストリングを備える、NANDアーキテクチャメモリアレイ201の一部の一実施形態の概略図を示す。メモリアレイの本実施形態は、示されるNANDアーキテクチャに制限されない。代替の実施形態は、NORまたは他のアーキテクチャも使用することができる。メモリアレイ201は、一連のストリング204、205等の行に配列される不揮発メモリセル例えばフローティングゲートのアレイを含む。セルのそれぞれは、各一連のストリング204、205内において、ドレインソース間に結合される。複数の一連のストリング204、205の間をまたがるアクセスライン例えばワードラインWL0~WL31は、列内のメモリセルの制御ゲートにバイアスをかけるように、列内の各メモリセルの制御ゲートに結合される。偶数/奇数のビットラインBL_E、BL_O等のデータラインは、一連のストリングに結合され、最終的に、選択されたビットライン上の電流または電圧を感知することにより、各セルの状態を検出する感知回路に結合される。メモリセルの各一連のストリング204、205は、ソース選択ゲート216、217例えばトランジスタによってソースライン206へ、また、ドレイン選択ゲート212、213例えばトランジスタによって個々のビットラインBL_E、BL_Oへ結合される。ソース選択ゲート216、217は、それらの制御ゲートに結合されるソース選択ゲート制御ラインSG218によって制御される。ドレイン選択ゲート212、213は、ドレイン選択ゲート制御ラインSGD214によって制御される。各メモリセルは、単一レベルセルSLCまたは複数レベルセルMLCとしてプログラムすることができる。各セルの閾値電圧Vtは、そのセルのデータ値を示す。例えば、SLCにおいて、2.5VのVtは、プログラムされたセルを示してもよく、一方で、-0.5VのVtは消去されたセルを示してもよい。MLCは、それぞれ、異なる状態を示す複数のVt範囲を使用する。複数レベルセルは、ビットパターンを特定のVt範囲に割り当てることにより、従来のフラッシュセルのアナログの性質を利用することができる。この技術は、セルに割り当てられる多数のVt範囲による、セル当たり2ビット以上を表すデータ値の格納を可能にする。メモリセルをプログラムする時間の長さは、プログラミングパルスの時間に加えて、各プログラミングパルス後のプログラム検証動作を遂行するための時間を含むことができる。メモリセルがプログラミングパルスを経験するたびに、その閾値電圧を大きくすることができる。したがって、メモリセルがプログラム検証されるたびに同じ傾斜電圧信号を使用することは、時間の無駄である可能性がある。セグメント化されたプログラム検証動作は、プログラム検証傾斜電圧信号を複数セグメントにセグメント化例えば分割する。図3は、こうしたセグメント化された動作の一例を示す。図3および本記載は3つのセグメントに言及しているが、本実施形態は、セグメントのいずれの特定の数にも制限されない。図3は、従来の傾斜電圧発生器回路の出力にすることができる典型的な傾斜電圧信号300を示す。例として、この傾斜電圧信号300は、-3Vで開始し、40.96μ秒間にわたって5Vまで増加すると想定される。本発明の1つ以上の実施形態において、かかる傾斜電圧信号は、代わりに、3つのセグメント301~303にセグメント化することもでき、ここで、3つのセグメント301303のそれぞれは、12.8μ秒の期間を有する。3つのセグメント301~303のそれぞれは、隣接するセグメントと重複する。例えば、第1の傾斜電圧信号セグメント301は、-2Vの開始電圧を有し、12.8μ秒の期間にわたり、0.5Vの停止電圧まで増加する。第2の傾斜電圧信号セグメント302は0Vの開始電圧を有し、そのそれぞれの12.8μ秒間にわたり、2.5Vの停止電圧まで増加する。第3の傾斜電圧信号セグメント303は、2Vの開始電圧を有し、そのそれぞれの12.8μ秒の期間にわたって、4.5Vの停止電圧まで増加する。セグメントを隣接するセグメントと重複させることにより、プログラムされているメモリセルによって生じる全ての閾値電圧が複数セグメントによってカバーされる可能性が高まり得る。各傾斜電圧信号セグメントの範囲例えば停止電圧と開始電圧との間の差を、各プログラミングパルスから生じるメモリセルの閾値電圧の予測される分散の大きさに基づいて選択することができる。例えば、各プログラミングパルスから生じるメモリセルの閾値電圧の予測される分散が2.5V未満である場合、セグメント301~303のそれぞれの範囲を、2.5Vに選択できる。重複するセグメントであっても、セグメントのいずれか内においてプログラミングの遅いメモリセルは検証可能でない可能性がある。かかる場合において、これらのメモリセルの読み取りを訂正するために誤り訂正コーディングを使用してもよい。こうして、従来の傾斜電圧信号300がセグメント化される例えば分割されるセグメント数は、セグメント化されたプログラム検証動作によって検証可能なメモリセル数と誤り訂正コーディングによって訂正可能なメモリセル数との間の妥協点にすることができる。セグメント数は、メモリ技術によって決定することもできる。例えば、1つのメモリ技術は、閾値電圧分散が、ある技術において、他の技術よりも幅広くなるように、プログラミングパルスに対して、別のメモリ技術とは異なって応答してもよい。より幅広い閾値電圧分散は、典型的には、より少ないセグメントを使用することができる。図3に示される各セグメント301~303は、さらに、図1のカウンタ110の最上位7ビットからのVtカウント0~127を示す。同じ128カウントは、従来のセグメント化されていない傾斜電圧信号例えば8Vよりも短い電圧範囲例えば2.5Vをカバーするため、セグメント化されたプログラム検証方法は、先行技術と比較して、より大きい書き込み解像度例えば電圧範囲/ビット数を提供できることがわかる。一実施形態において、各セグメントの傾斜率は、従来のセグメント化されていない傾斜率と同じに保持するべきである。これによって、各ワードラインの抵抗-容量RCに応答して実行される誤り訂正により、読み取り動作中に、閾値電圧をより容易に計算することができる。典型的なワードラインは、何千ものメモリセルに対して結合する可能性があるため、各ワードラインのRCは、ワードラインの一端に印加される電圧がワードラインのもう一方の端に達するのを遅延させることができる。傾斜電圧信号がワードラインの一端の特定の電圧である場合、ラッチされる実際のVtカウントは遅延せず、メモリセルを実際に作動させているものとは異なる電圧を示すことができる。プログラミング動作中に、この差は、傾斜電圧信号が印加されている場所よりも遠い、メモリセルにプログラムされているデータに追加される公知のオフセットによって相殺される。このオフセットは、傾斜電圧信号の傾斜率と共に、印加された電圧からの距離を考慮する。傾斜電圧信号セグメントの傾斜率が従来の傾斜率とは異なる場合、RC誤りを相殺するために、異なるオフセットを決定する必要がある。図4A~図4Cは、セグメント化されたプログラミング例えばセグメント化されたプログラム検証の方法の一実施形態のフローチャートを示す。セグメント化されたプログラミングの実施形態の動作を示すために、図4A~図4Cの例は、プログラム検証傾斜電圧信号が3つのセグメントにセグメント化された例えばパーティション分割されたと想定する。さらに、メモリセルのそれぞれは、各メモリセルが、図5に示されるように、8つの異なる状態例えばL0~L7のうちのそれぞれ1つにプログラム可能であるように、セル当たり3ビットを格納するように構成されると想定する。さらに、プログラミング実行順序は、最も低い状態例えば、最も低い公称閾値電圧を表すL0から最も高い状態例えば、最も高いプログラムされた公称閾値電圧を表すL7であると想定する。代替の実施形態は、傾斜電圧信号を異なる多数のセグメントにセグメント化することができる、および/または、メモリセルは、異なる多数の状態のうちのそれぞれの1つにプログラムされるように構成することができる。以降に記載されているように、代替の実施形態は、さらに、最も高い状態から最も低い状態への順序等、異なるプログラミング実行順序を使用することができる。図4A~図4Cに説明された方法は、3つのセグメントを備えるメモリセルの1つのグループ化のプログラミングに関する。一実施形態において、このグループ化は、データのページである。こうして、データのページは、3つのデータロードサイクルおよび3つのプログラミングサイクルを経験する。図4Aは、ユーザデータの第1のセグメントによるメモリセルのプログラミングを示す。図4Bは、ユーザデータの第2のセグメントによるメモリセルのプログラミングを示す。図4Cは、ユーザデータの第3のセグメントによるメモリセルのプログラミングを示す。図4A~図4Cのプログラミング実施形態の記載では、図5の電圧レベル分散を参照する。電圧レベルL0例えば消去された状態はプログラムされないため、L0電圧レベルを保持するべきメモリセルはプログラミングから阻害される。一実施形態において、阻害データ例えば論理的ゼロは、これらのメモリセルのためにページバッファにロードされる。これは、これらのセルのプログラミングを阻害するように、メモリ制御回路に命令する。図4A~図4Cの以下の記載は、レベルL0を保持するべきメモリセルが、プログラミングからいくつかの点で阻害されると想定する。図4Aを参照すると、説明されたプログラミング動作の第1のセグメントは、データのページをページバッファ401にロードすることから開始する。データのページは、L1またはL2状態のうちの1つにプログラムされるこれらのセル等のメモリセルの第1のセグメントについて、ユーザデータ本明細書で用いられるように、ユーザデータという用語は、例えば、オーバーヘッドデータを含む、セルに最終的にプログラムされる実際のデータを指すを含むことができる。データの第1のページの他の部分例えばメモリセルの第2および第3のセグメントのデータは、プログラムデータを含むことができる。本明細書で用いられているように、プログラムデータは、例えば、メモリ制御回路に、プログラミング動作の第1のセグメントの間、名目上は実現可能な最も高い閾値電圧に、対応するメモリセルをプログラムするように試行させるデータを指すことができる。一実施例において、プログラムデータは、例えば、全ての論理的データまたは状態L3に対応するデータにすることができる。次いで、データのページのプログラミングが開始される403。プログラミングは、初期のプログラミング電圧を有する初期のプログラミングパルス404によって、第1のセグメントメモリセルの制御ゲートにバイアスをかけることを含む。次いで、第1のセグメント傾斜電圧405でプログラム検証動作が実行される。かかる傾斜電圧301の一例が、図3に示される。特定の数の第2および/または第3のセグメントのメモリセル例えば10がプログラム検証動作406に合格したかどうかが決定される。これは、作動されたメモリセルからビットライン内の電流の流れを検知する感知回路によって遂行することができる。第2および/または第3のセグメントの特定の数のメモリセルが、プログラム検証動作に合格したかどうかを決定することは、第2および第3のセグメント内のプログラミングが速いfast-to-programセルによって決定付けられる。特定の数のメモリセルがプログラム検証動作406に合格する場合、プログラミングパルスカウントNが決定される。次いで、説明されたプログラミング動作の第2のセグメントが実行される409。プログラム検証によって、第2および/または第3のセグメントの特定の数のメモリセル例えば10が問題なくプログラムされたことが示されない場合、プログラミングパルスカウントは、増分された利得例えば増分プログラミング電圧であり、メモリセルは別のプログラミング動作409のためにバイアスをかけられる。第2および/または第3のセグメントの特定の数のメモリセル例えば10が問題なくプログラムされるまで、またはメモリセルがプログラムできないと判断されるまで、増分されたプログラミングパルスおよびプログラム検証が繰り返され405、406、409、こうして誤り訂正が生じる。図5の上部プロット501は、図4に説明されたプログラミング動作の第1のセグメントの結果の一実施形態を示す。このプロットは、閾値電圧分散範囲に対する各状態の多数のメモリセルの分散を示す。上部プロット501は、プログラム阻害された例えばL0、ユーザデータに対応するそれらの目標閾値電圧にプログラムされた例えばL1およびL2、またはプログラミング動作の第1のセグメント後にユーザデータ例えば分散510に対応するそれらの目標電圧に達していないメモリセルを示す。図3に示される分散510および520は、各セグメント内のメモリセルの最終的なプログラムされた状態を必ずしも表さない。これらの分散510および520は、メモリセルの2つ以上のプログラムされた状態をカバーしてもよい。図4Bに示される説明されたプログラミング動作の第2のセグメントは、データのページをページバッファ411にロードすることを含む。データのページは、L3またはL4の状態のうちの1つにプログラムされるこれらのセル等の、メモリセルの第2のセグメントのユーザデータを含むことができる。ページは、さらに、メモリセルの第1のセグメントのプログラミングを阻害するように、メモリセルの第1のセグメントの阻害データ例えば論理的ゼロを含むことができる。さらに、データのページは、メモリセルの第3のセグメントのプログラムデータを含むことができる。本明細書において用いられているように、プログラムデータは、例えば、メモリ制御回路を、プログラミング動作の第2のセグメントにおいて名目上は実現可能な最も高い閾値電圧に、対応するメモリセルをプログラムするように試行させるデータを指すことができる。一実施例において、データのページに含まれるプログラムデータは、状態L5に対応するデータを含むことができる。次いで、データのページのプログラミングが開始される413。第1の傾斜電圧信号セグメントの開始電圧で開始することは、第2のセグメントメモリセルが既に第1のセグメントの最も高い閾値電圧にプログラムされているため、効率的ではない。こうして、第1のセグメントのプログラミング動作の終了時に決定されるプログラミングパルスカウントNは、例えばN1増分され、このプログラミングパルス数によって表される電圧はメモリセル414の制御ゲートに印加される。次いで、プログラム検証動作が、第2の傾斜電圧信号セグメント415で実行される。かかる傾斜電圧信号セグメントの一例は、セグメント302として、図3に示される。次いで、第2のセグメントの特定の数のメモリセル例えば10がプログラム検証動作416に合格するかどうかが決定される。これは、作動されたメモリセルからビットライン内の電流の流れを検出する感知回路によって遂行できる。第2のセグメントの特定の数のメモリセルがプログラム検証動作に合格したかどうかを決定することは、第2のセグメント内のプログラミングが速いセルによって決定付けられる。第2のセグメントの特定の数のメモリセルがプログラム検証動作415に合格する場合、プログラミングパルスカウントMが決定される。次いで、説明されたプログラミング動作の第3のセグメントが実行される418。プログラム検証によって、第3のセグメントの特定の数のメモリセル例えば10が問題なくプログラムされたことが示されない場合、プログラミングパルスカウントは、再び増分され例えば増分プログラミング電圧、メモリセルは別のプログラミング動作419についてバイアスをかけられる。第3のセグメントの特定の数のメモリセル例えば10が問題なくプログラムされるまで、またはメモリセルがプログラムできないと決定されるまで、増分されたプログラミングパルスおよびプログラム検証が繰り返され415、416、419、こうして誤り条件が生じる。図5の中間プロット502は、プログラム阻害された例えばL0、ユーザデータ例えばL1~L4に従ってそれらの目標閾値電圧にプログラムされた、または説明されたプログラミング動作の第1および第2のセグメント後に、ユーザデータ例えば分散520に相当するそれらの目標閾値電圧に達していないメモリセルを示す。図4Cに示される、説明されたプログラミング動作の第3のセグメントは、データのページをページバッファ421にロードすることを含む。データのページは、L5、L6またはL7状態のうちの1つにプログラムされるこれらのセル等の、メモリセルの第3のセグメントのユーザデータを含むことができる。データのページの残りの部分例えばメモリセルの第1および第2のセグメントのデータは、阻害データを含むことができる。次いで、データのページのプログラミングが開始される423。プログラミング動作の第2のセグメントの終了時に決定されるプログラミングパルスカウントMは、増分され例えばM1、このプログラミングパルス数によって表される電圧は、メモリセル424にバイアスをかけるために使用される。次いで、第3の傾斜電圧信号セグメント425で、プログラム検証動作が実行される。かかる傾斜電圧信号セグメントの一例は、傾斜電圧信号セグメント303として図3に示される。次いで、メモリセルの特定の数例えば10以上、プログラム検証426に失敗していないかどうかが決定される。特定の数以上のメモリセルが、プログラム検証動作に失敗していないかどうかの決定は、プログラミングが遅いslow-to-programセルによって決定付けられ、プログラミングの完了を示す従来の方法に対応することができる。これは、ビットラインにおける電流の流れを検知することができない感知回路によって遂行できる。プログラム検証によって、特定の数以上のメモリセル例えば10が、プログラム検証に失敗していないことが示されない場合、プログラミングパルスカウントは再び増分され例えば増分プログラミング電圧、メモリセルは、別のプログラミング動作429についてバイアスをかけられる。特定の数以上のメモリセル例えば10が、プログラム検証に失敗していないまで、またはメモリセルがプログラムできないことが決定されるまで、増分されたプログラミングパルスおよびプログラム検証が繰り返され425、426、429、こうして、誤り条件が生じる。図5の下部プロット503は、説明されたプログラミング動作の第1、第2、および第3のセグメント後のメモリセルを示す。図4および図5に説明されたプログラミング動作は、第1のセグメントメモリセルから第3のセグメントメモリセルへプログラムする実施形態を示す。代替の実施形態において、最初に第3のセグメントメモリセル、続いて第2のセグメントメモリセル、最後に第1のセグメントメモリセルがプログラムされるように、このプログラミングシーケンスを逆にすることができる。かかる実施形態は、より高い閾値電圧メモリセルが最初にプログラムされるため、プログラム中断条件が減るという利点を有することができる。図6は、メモリデバイス600の機能ブロック図を示す。メモリデバイス600は、外部プロセッサ610に結合される。プロセッサ610は、マイクロプロセッサまたはいくつかの他の種類のコントローラにしてもよい。メモリデバイス600およびプロセッサ610は、メモリシステム620の一部を形成する。メモリデバイス600は、メモリセルのアレイ101例えば不揮発メモリセルを含む。メモリアレイ101は、ワードライン列およびビットライン行のバンクで配列される。一実施形態において、メモリアレイ101の行は、メモリセルの一連のストリングを備える。アドレスバッファ回路640は、入出力回路660を介して提供されるアドレス信号をラッチするように提供される。アドレス信号は、メモリアレイ101にアクセスするために、列デコーダ644および行デコーダ646によって受信およびデコードされる。メモリデバイス600は、感知増幅器回路650を使用して、メモリアレイ行内の電圧または電流の変化を感知することにより、メモリアレイ101内のデータを読み込む。感知増幅器回路650は、一実施形態において、メモリアレイ101から、データの列を読み込みおよびラッチするように結合される。双方向データ通信、さらに、コントローラ610による複数のデータ接続662によるアドレス通信のためにデータ入力および出力バッファ回路660が含まれる。メモリアレイにデータを書き込むために書き込み回路655が提供される。メモリ制御回路670は、プロセッサ610から制御接続672上に提供される信号をデコードする。これらの信号は、データ読み込み、データ書き込みプログラム、および消去動作を含む、メモリアレイ101上の動作を制御するために使用される。メモリ制御回路670は、ステートマシン、シーケンサ、またはメモリ制御信号を生成するためのいくつかの他の種類のコントローラであってもよい。一実施形態において、メモリ制御回路670は、本開示のセグメント化されたプログラミング方法のうちの1つ以上の実行を制御するように構成される。図6に示されるメモリデバイスは、メモリの特徴の基礎的な理解に役立つよう、簡略化されている。内部回路のより詳細な理解およびフラッシュメモリの機能は、当業者に公知である。まとめ要約すると、セグメント化されたプログラミング方法のうちの1つ以上の実施形態は、プログラミング中におけるより高速なプログラム検証動作を提供できる。各プログラム検証動作について典型的な先行技術の単一プログラム検証傾斜電圧信号を使用する代わりに、プログラム検証傾斜電圧は、それぞれ、異なる検証電圧で開始および終了する、複数の傾斜電圧信号セグメントにセグメント化される。メモリセルのセグメントは、検証が成功するまでプログラムされ例えばプログラミングパルスおよびプログラム検証動作、次いで、次のセグメントがプログラムされる例えば最も低いセグメントから最も高いセグメントまたは最も高いセグメントから最も低いセグメント。本明細書において特定の実施形態が示され、記載されているが、同じ目的を実現するように考慮されている構成を、示された特定の実施形態に置き換えてもよいことが、当業者に理解されるであろう。本発明の多くの応用例が当業者に明らかであろう。したがって、本出願は、本発明の応用例または変形例をカバーすることを意図するものである。