"第1電源と第2電源とを切り替えて出力ノードに接続可能な電源切り替え回路であって、前記出力ノードとされる電源端子を有する差動増幅回路と、前記差動増幅回路の前記電源端子と前記第1電源との間の接続および遮断を切り替える第1スイッチング素子と、前記差動増幅回路の前記電源端子と前記第2電源との間の接続および遮断を切り替える第2スイッチング素子と、前記差動増幅回路の2つの入力端子の一方と前記第1電源との間に接続され、前記第1電源の電圧を第1分圧比にて分圧して前記一方の入力端子に印加する第1分圧回路と、前記差動増幅回路の2つの入力端子の他方と前記第2電源との間に接続され、前記第2電源の電圧を第2分圧比にて分圧して前記他方の入力端子に印加する第2分圧回路と、を備え、前記差動増幅回路の2つの出力端子の一方は、前記第1スイッチング素子の制御端子に接続され、前記一方の出力端子から前記第1スイッチング素子の制御端子に印加される電圧によって前記第1スイッチング素子のオン/オフが切り替えられ、前記差動増幅回路の2つの出力端子の他方は、前記第2スイッチング素子の制御端子に接続され、前記他方の出力端子から前記第2スイッチング素子の制御端子に印加される電圧によって前記第2スイッチング素子のオン/オフが切り替えられることを特徴とする電源切り替え回路。前記差動増幅回路は、前記電源端子と前記一方の出力端子との間に接続された第1抵抗と、前記電源端子と前記他方の出力端子との間に接続された第2抵抗と、を備えることを特徴とする請求項1に記載の電源切り替え回路。前記差動増幅回路の前記電源端子と前記第1電源との間で前記第1スイッチング素子に逆並列に接続された第1ダイオードと、前記差動増幅回路の前記電源端子と前記第2電源との間で前記第2スイッチング素子に逆並列に接続された第2ダイオードと、を備えることを特徴とする請求項1または請求項2に記載の電源切り替え回路。前記第1分圧比および前記第2分圧比は、前記第1電源および前記第2電源のうち電流能力がより高い方を優先的に前記出力ノードに接続するように設定されていることを特徴とする請求項1から請求項3の何れか1つに記載の電源切り替え回路。前記第1電源および前記第2電源のうち電流能力がより低い方と前記差動増幅回路の前記電源端子との間の接続および遮断を切り替える前記第1スイッチング素子および前記第2スイッチング素子の何れか一方の前記制御端子に接続されたコンデンサを備えることを特徴とする請求項1から請求項4の何れか1つに記載の電源切り替え回路。前記第1スイッチング素子および前記第2スイッチング素子はPチャネル型電界効果トランジスタであって、前記第1スイッチング素子および前記第2スイッチング素子のソースは前記電源端子に接続され、前記第1スイッチング素子のドレインは前記第1電源に接続され、前記第2スイッチング素子のドレインは前記第2電源に接続され、前記差動増幅回路は、互いのエミッタが接続された2つのNPN型バイポーラトランジスタまたは互いのソースが接続された2つのNチャネル型電界効果トランジスタからなる第1トランジスタおよび第2トランジスタを備え、前記第1抵抗は前記第1トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、前記第2抵抗は前記第2トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、前記第1トランジスタのベースまたはゲートは前記一方の入力端子とされ、前記第2トランジスタのベースまたはゲートは前記他方の入力端子とされ、前記第1抵抗と前記第1トランジスタのコレクタまたはドレインとの接続点からなる前記一方の出力端子は、前記第1スイッチング素子の前記制御端子であるゲートに接続され、前記第2抵抗と前記第2トランジスタのコレクタまたはドレインとの接続点からなる前記他方の出力端子は、前記第2スイッチング素子の前記制御端子であるゲートに接続されていることを特徴とする請求項2から請求項4の何れか1つに記載の電源切り替え回路。ところで、上記従来技術に係る電源切り替え回路においては、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することが望まれている。本発明は上記事情に鑑みてなされたもので、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することが可能な電源切り替え回路を提供することを目的としている。上記課題を解決して係る目的を達成するために、本発明の請求項1に係る電源切り替え回路は、第1電源例えば、実施の形態での第1電源メイン電源11と第2電源例えば、実施の形態での第2電源サブ電源12とを切り替えて出力ノード例えば、実施の形態での電源端子13Aに接続可能な電源切り替え回路であって、前記出力ノードとされる電源端子を有する差動増幅回路例えば、実施の形態での差動増幅回路13と、前記差動増幅回路の前記電源端子と前記第1電源との間の接続および遮断を切り替える第1スイッチング素子例えば、実施の形態での第1スイッチング素子Q114と、前記差動増幅回路の前記電源端子と前記第2電源との間の接続および遮断を切り替える第2スイッチング素子例えば、実施の形態での第2スイッチング素子Q215と、前記差動増幅回路の2つの入力端子の一方例えば、実施の形態での入力端子13Dと前記第1電源との間に接続され、前記第1電源の電圧を第1分圧比にて分圧して前記一方の入力端子に印加する第1分圧回路例えば、実施の形態での第1分圧回路16と、前記差動増幅回路の2つの入力端子の他方例えば、実施の形態での入力端子13Eと前記第2電源との間に接続され、前記第2電源の電圧を第2分圧比にて分圧して前記他方の入力端子に印加する第2分圧回路例えば、実施の形態での第2分圧回路17と、を備え、前記差動増幅回路の2つの出力端子の一方例えば、実施の形態での出力端子13Bは、前記第1スイッチング素子の制御端子例えば、実施の形態でのゲートに接続され、前記一方の出力端子から前記第1スイッチング素子の制御端子に印加される電圧によって前記第1スイッチング素子のオン/オフが切り替えられ、前記差動増幅回路の2つの出力端子の他方例えば、実施の形態での出力端子13Cは、前記第2スイッチング素子の制御端子例えば、実施の形態でのゲートに接続され、前記他方の出力端子から前記第2スイッチング素子の制御端子に印加される電圧によって前記第2スイッチング素子のオン/オフが切り替えられる。さらに、本発明の請求項2に係る電源切り替え回路では、前記差動増幅回路は、前記電源端子と前記一方の出力端子との間に接続された第1抵抗例えば、実施の形態での第1抵抗23と、前記電源端子と前記他方の出力端子との間に接続された第2抵抗例えば、実施の形態での第2抵抗24と、を備える。さらに、本発明の請求項3に係る電源切り替え回路は、前記差動増幅回路の前記電源端子と前記第1電源との間で前記第1スイッチング素子に逆並列に接続された第1ダイオード例えば、実施の形態での第1ダイオード14Aと、前記差動増幅回路の前記電源端子と前記第2電源との間で前記第2スイッチング素子に逆並列に接続された第2ダイオード例えば、実施の形態での第2ダイオード15Aと、を備える。さらに、本発明の請求項4に係る電源切り替え回路は、前記第1分圧比および前記第2分圧比は、前記第1電源および前記第2電源のうち電流能力がより高い方を優先的に前記出力ノードに接続するように設定されている。さらに、本発明の請求項5に係る電源切り替え回路は、前記第1電源および前記第2電源のうち電流能力がより低い方と前記差動増幅回路の前記電源端子との間の接続および遮断を切り替える前記第1スイッチング素子および前記第2スイッチング素子の何れか一方の前記制御端子に接続されたコンデンサ例えば、実施の形態でのコンデンサC26を備える。さらに、本発明の請求項6に係る電源切り替え回路は、前記第1スイッチング素子および前記第2スイッチング素子はPチャネル型電界効果トランジスタであって、前記第1スイッチング素子および前記第2スイッチング素子のソースは前記電源端子に接続され、前記第1スイッチング素子のドレインは前記第1電源に接続され、前記第2スイッチング素子のドレインは前記第2電源に接続され、前記差動増幅回路は、互いのエミッタが接続された2つのNPN型バイポーラトランジスタまたは互いのソースが接続された2つのNチャネル型電界効果トランジスタからなる第1トランジスタ例えば、実施の形態での第1トランジスタQ421および第2トランジスタ例えば、実施の形態での第2トランジスタQ322を備え、前記第1抵抗は前記第1トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、前記第2抵抗は前記第2トランジスタのコレクタまたはドレインと前記電源端子との間に接続され、前記第1トランジスタのベースまたはゲートは前記一方の入力端子とされ、前記第2トランジスタのベースまたはゲートは前記他方の入力端子とされ、前記第1抵抗と前記第1トランジスタのコレクタまたはドレインとの接続点からなる前記一方の出力端子は、前記第1スイッチング素子の前記制御端子であるゲートに接続され、前記第2抵抗と前記第2トランジスタのコレクタまたはドレインとの接続点からなる前記他方の出力端子は、前記第2スイッチング素子の前記制御端子であるゲートに接続されている。本発明の請求項1に係る電源切り替え回路によれば、第1電源と第2電源とを切り替えて出力ノードに接続するための第1スイッチング素子および第2スイッチング素子の各オン接続およびオフ遮断は、差動増幅回路の2つの出力端子から出力される電圧によって制御される。そして、差動増幅回路の2つの出力端子から出力される電圧は、差動増幅回路の2つの入力端子に印加される電圧、つまり第1電源の出力電圧が第1分圧比にて分圧されて得られる電圧および第2電源の出力電圧が第2分圧比にて分圧されて得られる電圧である。これらにより、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、第1電源および第2電源の各電圧に応じて適切に第1電源と第2電源とを切り替えて出力ノードに接続することができる。さらに、本発明の請求項2に係る電源切り替え回路によれば、第1抵抗および第2抵抗は、第1スイッチング素子および第2スイッチング素子が接続された電源端子と、第1スイッチング素子および第2スイッチング素子の各制御端子に接続された2つの出力端子との間に接続されていることから、第1スイッチング素子または第2スイッチング素子がオフになるときに、所謂プルアップ抵抗として機能する。つまり、第1スイッチング素子がオンかつ第2スイッチング素子がオフになる場合には、第2スイッチング素子の制御端子に印加される電圧が第2抵抗によって出力ノード電源端子の出力電圧にプルアップされて第2スイッチング素子のオフが安定に維持される。一方、第1スイッチング素子がオフかつ第2スイッチング素子がオンになる場合には、第1スイッチング素子の制御端子に印加される電圧が第1抵抗によって出力ノード電源端子の出力電圧にプルアップされて第1スイッチング素子のオフが安定に維持される。第1抵抗および第2抵抗は予め差動増幅回路に備えられていることから、例えばプルアップ抵抗として機能する専用の抵抗などを備える必要無しに、第1抵抗および第2抵抗にプルアップを含む複数の機能例えば、プルアップ抵抗の機能と差動増幅回路でのコレクタ抵抗の機能などを持たせることができ、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。さらに、本発明の請求項3に係る電源切り替え回路によれば、第1ダイオードおよび第2ダイオードは、差動増幅回路の電源投入時の電源供給源になると共に、例えば回路異常時などにおいて第1スイッチング素子および第2スイッチング素子がオフになるときであっても第1電源および第2電源のうち何れか電圧の高い方によって出力ノードに電源供給を行なうことができ、出力ノードに対する電源遮断の発生を防止することができる。さらに、本発明の請求項4に係る電源切り替え回路によれば、第1スイッチング素子および第2スイッチング素子の各オン/オフを制御するために差動増幅回路の2つの出力端子から出力されて各制御端子に印加される電圧は、差動増幅回路の2つの入力端子に印加される電圧、つまり第1分圧比にて分圧された第1電源の電圧および第2分圧比にて分圧された第2電源の電圧に応じた値を有している。したがって、例えば第1電源が第2電源よりも高い電流能力を有する場合には、第1電源の電圧が第1分圧比にて分圧されて得られる電圧が第2電源の電圧が第2分圧比にて分圧されて得られる電圧よりも高くなるように設定することで、第1スイッチング素子が優先的にオンになり、第1電源が優先的に出力ノードに電源供給を行なう。一方、例えば第2電源が第1電源よりも高い電流能力を有する場合には、第2電源の電圧が第2分圧比にて分圧されて得られる電圧が第1電源の電圧が第1分圧比にて分圧されて得られる電圧よりも高くなるように設定することで、第2スイッチング素子が優先的にオンになり、第2電源が優先的に出力ノードに電源供給を行なう。これらにより、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、効率よく出力ノードに電源供給を行なうことができる。さらに、本発明の請求項5に係る電源切り替え回路によれば、コンデンサは、第1スイッチング素子および第2スイッチング素子の各オン/オフが切り替えられるときに、第1電源および第2電源のうち電流能力がより低い方が出力ノードに接続されるタイミングを遅延させる。すなわち、例えば第1電源が第2電源よりも高い電流能力を有する場合には、コンデンサは第2スイッチング素子の制御端子に接続されており、第1スイッチング素子がオンからオフに切り替えられ、かつ、第2スイッチング素子がオフからオンに切り替えられるときに、第2スイッチング素子がオンになるタイミングが遅延して、第1スイッチング素子および第2スイッチング素子が同時にオンになることが防止される。一方、例えば第2電源が第1電源よりも高い電流能力を有する場合には、コンデンサは第1スイッチング素子の制御端子に接続されており、第2スイッチング素子がオンからオフに切り替えられ、かつ、第1スイッチング素子がオフからオンに切り替えられるときに、第1スイッチング素子がオンになるタイミングが遅延して、第1スイッチング素子および第2スイッチング素子が同時にオンになることが防止される。これらにより、電流能力が異なる第1電源および第2電源に対して第1スイッチング素子および第2スイッチング素子が同時にオンになることに起因する不具合の発生、例えば、第1電源および第2電源のうち、より低い電流能力を有する方から過大な電流が出力されることで過大な電圧降下が生じてしまうことなど、を防止することができる。さらに、本発明の請求項6に係る電源切り替え回路によれば、第1抵抗および第2抵抗は、Pチャネル型電界効果トランジスタである第1スイッチング素子および第2スイッチング素子に対するプルアップ抵抗として機能すると共に、差動増幅回路の第1トランジスタおよび第2トランジスタのコレクタ抵抗またはドレイン抵抗として機能し、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。以下、本発明の一実施形態に係る電源切り替え回路について添付図面を参照しながら説明する。本実施の形態による電源切り替え回路10は、例えば図1に示すように、第1電源メイン電源11と、第2電源サブ電源12と、差動増幅回路13と、第1スイッチング素子Q114と、第2スイッチング素子Q215と、第1分圧回路16と、第2分圧回路17とを備えて構成されている。そして、第1電源11は、例えば、第2電源12よりも高い電流能力を有している。第1スイッチング素子Q114および第2スイッチング素子Q215は、例えば、Pチャネル型電界効果トランジスタであって、各ソースは電源切り替え回路10の出力ノードとされる差動増幅回路13の電源端子13Aに接続されている。第1スイッチング素子14のドレインは第1電源11に接続され、第2スイッチング素子15のドレインは第2電源12に接続されている。そして、第1スイッチング素子14は差動増幅回路13の電源端子13Aと第1電源11との間の接続および遮断を切り替え、第2スイッチング素子15は差動増幅回路13の電源端子13Aと第2電源12との間の接続および遮断を切り替える。なお、差動増幅回路13の2つの出力端子13B,13Cは第1スイッチング素子14および第2スイッチング素子15の各ゲートに接続され、第1スイッチング素子14のオン/オフは一方の出力端子13Bからゲートに印加される電圧によって切り替えられ、第2スイッチング素子15のオン/オフは他方の出力端子13Cからゲートに印加される電圧によって切り替えられる。また、差動増幅回路13の電源端子13Aと第1電源11との間には第1スイッチング素子14に逆並列につまり、ドレインからソースに向かい順方向となるように接続された第1ダイオード14Aが設けられ、差動増幅回路13の電源端子13Aと第2電源12との間には第2スイッチング素子15に逆並列につまり、ドレインからソースに向かい順方向となるように接続された第2ダイオード15Aが設けられている。なお、第1ダイオード14Aおよび第2ダイオード15Aは、例えば第1スイッチング素子14および第2スイッチング素子15がパワーMOSFETMetalOxideSemiconductorFieldEffectTransistorである場合には、ソースドレイン間に内蔵されたボディダイオードである。第1分圧回路16は、直列に接続された2つの抵抗16A,16Bを備え、抵抗値R1の抵抗16Aは第1電源11と差動増幅回路13の一方の入力端子13Dとを接続し、抵抗値R2の抵抗16Bは差動増幅回路13の一方の入力端子13Dと接地点とを接続している。第1分圧回路16は、第1電源11の出力電圧を第1分圧比R2/R1R2にて分圧して得られる電圧Vth1を差動増幅回路13の一方の入力端子13Dに印加する。第2分圧回路17は、直列に接続された2つの抵抗17A,17Bを備え、抵抗値R3の抵抗17Aは第2電源12と差動増幅回路13の他方の入力端子13Eとを接続し、抵抗値R4の抵抗17Bは差動増幅回路13の他方の入力端子13Eと接地点とを接続している。第2分圧回路17は、第2電源12の出力電圧を第2分圧比R4/R3R4にて分圧して得られる電圧Vth2を差動増幅回路13の他方の入力端子13Eに印加する。なお、第1分圧比R2/R1R2および第2分圧比R4/R3R4は、例えば、第1電源11の出力電圧と第2電源12の出力電圧とが同一である場合に入力端子13Dに印加される電圧Vth1が入力端子13Eに印加される電圧Vth2よりも僅かに高くなるように設定されている。これにより、例えば下記表1に示すように、第2電源12よりも高い電流能力を有している第1電源11が優先的に差動増幅回路13の電源端子13A出力ノードに接続されるように設定されている。つまり、上記表1において、少なくとも第1電源11の動作ON時には、第1電源11の出力電圧が差動増幅回路13の電源端子13Aに印加される。また、第1電源11の停止OFF時かつ第2電源12の動作ON時には、第2電源12の出力電圧が差動増幅回路13の電源端子13Aに印加される。また、第1電源11および第2電源12の停止OFF時には、差動増幅回路13の電源端子13Aに印加される電圧はゼロになる。差動増幅回路13は、例えば、互いのエミッタが接続された2つのNPN型バイポーラトランジスタ以下、単に第1トランジスタQ4および第2トランジスタQ3と呼ぶ。21,22と、第1トランジスタQ421のコレクタと電源端子13Aとを接続する第1抵抗23と、第2トランジスタQ322のコレクタと電源端子13Aとを接続する第2抵抗24と、第1トランジスタ21および第2トランジスタ22のエミッタと接地点とを接続する第3抵抗25と、他方の出力端子13Cと接地点との間に接続されたつまり、第2スイッチング素子15のゲートと接地点との間に接続されたコンデンサC26とを備えて構成されている。第1トランジスタ21のベースは一方の入力端子13Dに接続され、第2トランジスタ22のベースは他方の入力端子13Eに接続されている。そして、抵抗値R7を有する第1抵抗23と第1トランジスタ21のコレクタとの接続点からなる一方の出力端子13Bは、第1スイッチング素子14の制御端子であるゲートに接続され、抵抗値R6を有する第2抵抗24と第2トランジスタ22のコレクタとの接続点からなる他方の出力端子13Cは、第2スイッチング素子15の制御端子であるゲートに接続されている。第1抵抗23および第2抵抗24は、第1トランジスタ21および第2トランジスタ22の各コレクタに接続されたコレクタ抵抗であると共に、出力ノードである電源端子13Aに接続されている。さらに、第1抵抗23および第2抵抗24は、第1スイッチング素子14および第2スイッチング素子15の各ゲートと、電源端子13Aに接続された各ソースとを接続していることで、第1スイッチング素子14または第2スイッチング素子15がオフになるときに、所謂プルアップ抵抗として機能する。本実施の形態による電源切り替え回路10は上記構成を備えており、次に、この電源切り替え回路10の動作について説明する。先ず、差動増幅回路13の停止時には、少なくとも第1電源11または第2電源12の起動に伴い、第1ダイオード14Aまたは第2ダイオード15Aを通じて差動増幅回路13に電源が供給され、差動増幅回路13が作動を開始する。そして、第1電源11および第2電源12の各出力電圧と第1分圧比および第2分圧比とに応じて、差動増幅回路13の入力端子13Dに電圧Vth1が印加され、入力端子13Eに電圧Vth2が印加される。このとき、入力端子13Dに印加される電圧Vth1が入力端子13Eに印加される電圧Vth2よりも高ければ、例えば図2に示すように、第1スイッチング素子14のゲートに印加される電圧がロー状態となって第1スイッチング素子14がオンになり、第1電源11の出力電圧が電源端子13Aに印加される。そして、第2スイッチング素子15は、ゲートに印加される電圧が第2抵抗24によって電源端子13Aの出力電圧にプルアップされることでオフになる。次に、例えば第1電源11の出力電圧が低下することによって、入力端子13Dに印加される電圧Vth1が入力端子13Eに印加される電圧Vth2よりも低くなれば、例えば図3に示すように、第2スイッチング素子15のゲートに印加される電圧がロー状態となって第2スイッチング素子15がオンになり、第2電源12の出力電圧が電源端子13Aに印加される。そして、第1スイッチング素子14は、ゲートに印加される電圧が第1抵抗23によって電源端子13Aの出力電圧にプルアップされることでオフになる。このとき、第2スイッチング素子15のゲートにコンデンサ26が接続されていることから、第2スイッチング素子15がオンになるタイミングが遅延して、第1スイッチング素子14がオンからオフに切り替えられた後に、第2スイッチング素子15がオフからオンに切り替えられ、第1スイッチング素子14および第2スイッチング素子15が同時にオンになることが防止されている。なお、例えば回路異常時などにおいて第1スイッチング素子14および第2スイッチング素子15がオフになるときであっても、例えば図4に示すように、第1電源11および第2電源12のうち何れか電圧の高い方によって、第1ダイオード14Aまたは第2ダイオード15Aを通じて電源端子13Aに電源供給が行なわれる。上述したように、本実施の形態による電源切り替え回路10によれば、差動増幅回路13の2つの出力端子13B,13Cから出力される電圧によって、第1スイッチング素子13および第2スイッチング素子15のオン/オフを制御することができ、回路構成が複雑化することを抑制し、回路構成に要する費用を削減しつつ、第1電源11と第2電源12とを適切に切り替えて電源端子13Aに接続することができる。さらに、予め差動増幅回路13に備えられて第1トランジスタ21および第2トランジスタ22のコレクタ抵抗とされる第1抵抗23および第2抵抗24は、第1スイッチング素子14および第2スイッチング素子15に対するプルアップ抵抗としても機能し、例えばプルアップ抵抗として機能する専用の抵抗などを備える場合に比べて、回路構成が複雑化することを抑制し、回路構成に要する費用を削減することができる。さらに、第1ダイオード14Aおよび第2ダイオード15Aは、差動増幅回路13の電源投入時の電源供給源になると共に、例えば回路異常時などにおいて第1スイッチング素子14および第2スイッチング素子15がオフになるときであっても第1電源11および第2電源12のうち何れか電圧の高い方によって電源端子13Aに電源供給を行なうことができ、電源端子13Aに対する電源遮断の発生を防止することができる。さらに、第2電源12よりも高い電流能力を有する第1電源11が優先的に電源端子13Aに電源供給を行なうことから、電源供給の効率を向上させることができる。さらに、第1電源11よりも低い電流能力を有する第2電源12に対しては、第1スイッチング素子14および第2スイッチング素子15が同時にオンになることが防止され、過大な電流が出力されることで過大な電圧降下が生じてしまうことを防止することができる。しかも、電源切り替え回路10は、基本的なディスクリートパーツである抵抗、トランジスタ、コンデンサにより構成され、例えば複数の抵抗や複数のトランジスタなどによりモジュール化された電子部品を用いて回路を構成可能であり、集積回路などを用いる場合に比べて、回路構成が複雑化することを抑制し、回路構成に要する部品数および実装面積の増大を抑制し、回路構成に要する費用を削減することができる。なお、上述した実施の形態においては、第1トランジスタ21および第2トランジスタ22は互いのエミッタが接続された2つのNPN型バイポーラトランジスタとされたが、これに限定されず、例えば、互いのソースが接続された2つのNチャネル型電界効果トランジスタとされてもよい。"