埋込みチップパッケージの配線構体38において、誘電体層42と、複数の上部コンタクトパッド52、54を具備し且つ前記複数の上部コンタクトパッドの第1の面が前記誘電体層42の上面44に固着されている第1の金属層と、複数の下部コンタクトパッド56、58を具備し且つ前記複数の下部コンタクトパッドの第1の面が前記誘電体層42の底面46に固着されている第2の金属層と、前記複数の上部コンタクトパッド52、54と前記複数の下部コンタクトパッド56、58との間に電気的接続部を形成するために前記誘電体層42を貫通し且つ前記複数の上部コンタクトパッド52、54及び前記複数の下部コンタクトパッド56、58と接触するように形成された複数のメタライズ接続部62とを具備し、前記複数の下部コンタクトパッド56、58の第1の面とは反対の側の複数の下部コンタクトパッド56、58の第2の面に前記配線構体38の第1の側の少なくとも1つの入出力I/O部が形成され、前記複数の上部コンタクトパッド52、54の第1の面とは反対の側の複数の上部コンタクトパッド52、54の第2の面に前記配線構体38の第2の側の少なくとも1つのI/O部が形成される配線構体38。前記誘電体層42はポリイミド膜から形成される、請求項1記載の配線構体38。前記第1の金属層及び前記第2の金属層は銅から形成される、請求項1記載の配線構体38。前記複数の上部コンタクトパッド52、54の第2の面に結合されたチタン層を更に具備する、請求項1記載の配線構体38。前記複数のメタライズ接続部62は、前記複数の上部コンタクトパッド52、54の第1の面から前記複数の下部コンタクトパッド56、58の第2の面まで延在する、請求項1記載の配線構体38。前記複数のメタライズ接続部62は、前記複数の下部コンタクトパッド56、58の第1の面から前記誘電体層42の上面まで延在する、請求項1記載の配線構体38。前記複数のメタライズ接続部62は、前記誘電体層42の上面の複数の上部コンタクトパッド52、54の実装場所に隣接する位置まで延在する、請求項6記載の配線構体38。従って、ICパッケージの両面I/O系を製造する簡単な方法が必要とされる。更に、ICパッケージの平面度を維持しつつ両面I/O系をICパッケージに集積する方法が必要とされる。従って、集積回路パッケージの組立電気配線を製造する装置及び方法を提供することが望ましいであろう。本発明の1つの態様によれば、埋込みチップパッケージの配線構体は、誘電体層と、複数の上部コンタクトパッドを具備する第1の金属層と、複数の下部コンタクトパッドを具備する第2の金属層とを含む。複数の上部コンタクトパッドの第1の面は誘電体層の上面に固着され且つ複数の下部コンタクトパッドの第1の面は誘電体層の底面に固着される。埋込みチップパッケージは、複数の上部コンタクトパッドと複数の下部コンタクトパッドとの間に電気的接続部を形成するために誘電体層を貫通し且つ上部コンタクトパッド及び下部コンタクトパッドと接触するように形成された複数のメタライズ接続部を更に含む。複数の下部コンタクトパッドの第1の面とは反対の側の複数の下部コンタクトパッドの第2の面に配線構体の第1の側の少なくとも1つの入出力I/O部が形成され且つ複数の上部コンタクトパッドの第1の面とは反対の側の複数の上部コンタクトパッドの第2の面に配線構体の第2の側の少なくとも1つのI/O部が形成される。本発明の別の態様によれば、埋込みチップパッケージを製造する方法が記載される。方法は、メタライズ実装基板を提供するステップと、実装基板の第1の面にダイを結合するステップと、組立配線構造の第1の側を実装基板の第1の面に結合するステップとを含む。組立配線構造は、上面及び底面に複数のメタライズコンタクトパッドが形成された絶縁基板を含み、基板の上面のメタライズコンタクトパッドは複数の金属配線を介して基板の底面のメタライズコンタクトパッドに電気的に接続される。方法は、ダイと組立配線構造との間に複数の電気接続部を形成するステップを更に含み、複数の電気接続部は、実装基板の第1の面とは反対の側の第2の面にダイからの少なくとも1つの入出力I/O部を形成し且つ組立配線構造の第2の側にダイからの少なくとも1つのI/O部を形成する。本発明の別の態様によれば、埋込みチップパッケージは、第1の面に再分布層が形成され且つ第1の面とは反対の側の第2の面に第1のダイが実装された実装基板を含む。埋込みチップパッケージは、金属めっき絶縁基板上にパターニングされた上部コンタクト層及び下部コンタクト層を具備する組立配線構体を更に含む。組立配線構体の上部コンタクト層及び下部コンタクト層は、それらの層の間のメタライズ接続部を介して電気的に接続される。組立配線構体の上部コンタクト層は実装基板の第2の面に固着され且つ再分布層及び第1のダイの双方に電気的に接続されるようにパターニングされる。他の種々の特徴及び利点は以下の詳細な説明及び添付の図面から明らかになるであろう。図1は、本発明の一実施形態に係る配線構体又はインターポーザ10を示した平面図である。インターポーザ10の詳細を示すために、インターポーザ10の一部分12の拡大図が図2に示す。図3は、図2の線3-3に沿ったインターポーザ12の断面図である。図1~図3に示すように、インターポーザ10は、例えばKaptonなどのポリイミド材料から成る誘電体膜層又は絶縁膜層18の上面16に結合された複数の銅フィードスルーパッド14を含む。誘電体膜層18の下面22には複数の銅フィードスルーパッド20が結合される。図2及び図3に示すように、各上部フィードスルーパッド14に対応して1つの下部フィードスルーパッド20が整列されている。所定の設計仕様に従ってフィードスルーパッド14、20の数、形状及びパターンが変更されてもよいことは当業者には自明であろう。誘電体膜層18を貫通して形成されたビア24は、誘電体膜層18の上面16及び底面22の間に延在する。誘電体膜層18の上面16に形成されたメタライゼーションパス26は、上部フィードスルーパッド14がそれぞれ対応する下部フィードスルーパッド20に電気的に結合されるようにビア24を貫通する。一実施形態において、メタライゼーションパス26は、スパッタリング及びめっき技術と、その後に実行されるリソグラフィ処理とを使用して形成されてもよい。図2は、フィードスルーパッド14ごとに1つのビア24及びそれに対応する1つのメタライゼーションパス26を示すが、例えば高電流が使用される用途では第2のビア及び第2のメタライゼーションパス図示せずが含まれてもよい。更に、以下に図5~図12に関して更に詳細に説明されるように、インターポーザ10がICパッケージに集積される場合に1つ以上のダイ図示せずを受け入れるために誘電体膜層18の中央部分に開口部28が形成されてもよい。次に図4を参照して説明する。生産速度を増し且つ製造費用を低減するために、一実施形態では、図1~図3の配線構体10に類似する複数のフィードスルー配線30がインターポーザのパネル32として製造されてもよい。パネル32の処理後、レーザーを使用して個別の配線モジュール34及び/又は複数の配線モジュール36がパネル32から切り離される。モジュール34、36は、図13~図17に関して以下に説明されるように埋込みダイと共にフレックス回路に配置されてもよい。図5~図12を参照すると、本発明の一実施形態に係るインターポーザ又は配線構体38を製造する方法が示される。配線構体38の製造は、例えばKaptonなどのポリイミド膜である絶縁膜材料42から形成されたプリメタライズフレックスのシート40から始まる。図5に示すように、膜材料42の上面44及び底面46は圧延熱処理された銅の層48、50によってそれぞれめっきされている。銅層48、50の厚さは例えばダイの厚さなどの設計条件に応じて選択されてもよい。図6に示すように、上面44に複数の上部フィードスルーパッド52、54を規定し且つ底面46に複数の下部フィードスルーパッド56、58を規定するために、銅層48、50はパターニングされ且つエッチングされる。フィードスルーパッド52~58のパターンは、図4に示すような単一のモジュール又は複数のモジュールに合わせて配列されてもよい。一実施形態では、絶縁膜材料42の厚さは約55μmであり且つ各銅層48、50の厚さは約110μmである。しかし、フレックス層40の寸法は設計仕様に基づいて変更されてもよい。例えば、以下に更に詳細に説明されるように、銅層48、50の厚さは対応するダイの厚さとほぼ等しいか又はそれより厚くなるように選択されてもよい。更に、プリメタライズフレックスのシート40の長さ及び幅は、所定の処理方法及び利用可能な処理ツールに基づいて選択されてもよい。図7を参照すると、凹部64、66に隣接してビア60、62が形成される。ビア60、62は絶縁膜層42を貫通する。ビア60、62はUVレーザードリリング又はエッチングにより形成されてもよい。種々の実施形態では、各対の下部フィードスルーパッド及び上部フィードスルーパッド52~58の間に1つ以上のビア60、62が形成されてもよい。図8及び図9は、ビア60、62が形成された後の配線38の一部分をそれぞれ示した平面図及び底面図である。図示されるように、上部フィードスルーパッド52、54は凹部64、66を有するように形成され且つ下部フィードスルーパッド56、58はビア60、62を包囲するような大きさに形成される。一実施形態では、図8及び図9に示すように、下部フィードスルーパッド56、58の幅は上部フィードスルーパッド52、54の幅より広い。しかし、ビアの配置及び設計仕様に基づいてフィードスルーパッド52~58の形状が選択されてもよいことが当業者には自明であろう。次に図10を参照する。ビア60及び62が形成され且つ洗浄された後、絶縁膜層42の上面44にビア60、62を通って延在するようにメタライゼーション層68が塗布される。接着層68は、例えば銅及びチタン又はクロムの初期メタライズシード層と、シード層のすぐ上の電気めっき銅層と、例えば製造処理の後の段階で接着層として作用するために電気めっき銅層を被覆するようにスパッタリングされたチタン又はクロムなどの金属の上面層とを含んでもよい。次に、図11に示すように、メタライゼーション層68はパターニングされ且つエッチングされる。その結果残ったメタライズビア70、72は、下部フィードスルーパッドと上部フィードスルーパッド52~58との間の電気的接続部を形成する。一実施形態では、後の組み立て処理中に使用される接着層を形成するために、例えばチタン又はクロムなどの追加金属層74想像線により示されるがメタライゼーション層68の上に任意に形成されてもよい。設計条件に基づいて、例えばニッケル金層などの追加金属層76想像線により示されるが無電界めっき技術又は電気めっき技術を使用して下部フィードスルーパッド56、58に任意に塗布されてもよい。図12を参照して説明すると、ダイの厚さ及び設計条件に応じて、ダイを配置するための間隙として残される開口部78を形成するために絶縁膜層42の一部がレーザーによって任意に除去されてもよい。次に図13~17を参照して、本発明の一実施形態に係るICパッケージ80図17を製造する方法を説明する。ICパッケージ80は、図1の配線構体10のようなフィードスルー配線82又はICパッケージ80への組み付け前に図5~図12に関して説明したように製造された配線38を組み込まれている。配線82は、絶縁膜層92の上に位置決めされた複数の上部フィードスルーパッド84、86及び複数の下部フィードスルーパッド88、90を具備する。メタライズビア94、96は上部フィードスルーパッド84、86と下部フィードスルーパッド88、90との間の電気的接続部を形成する。図13に示すように、ICパッケージ80の製造は、絶縁シート100の上にダイ又は半導体チップ98を位置決めすることから始まる。製造中、ゆがみを調整するために、絶縁シート100はフレーム図示せず上で延伸されてもよい。一実施形態では、シート100は、例えば約1~2mil厚さのKaptonのようなプリパターニングされた誘電体フレックス材料から製造されてもよい。絶縁シート100の上面104にエポキシ接着剤102の層が塗布される。次に、低温焼成を使用してエポキシ接着剤102はBステージ化され、その結果、エポキシ接着剤102は粘着状態となる。次に、ピックアンドプレースシステムを使用してダイ98が下向きにエポキシ接着剤102の中に位置決めされる。ダイ98の位置決め後、配線82がエポキシ接着剤102の中に配置され且つダイ98及びフレックス層100のメタライゼーションパターンの周囲に整列される。図14に示すように、ダイ98が絶縁膜層92の開口部106を貫通するように配線82はダイ98と整列される。ダイ98及び配線82が位置決めされた後、エポキシ接着剤102は完全に硬化される。次に図15を参照すると、製造技術の続く工程は埋込みチップビルドアップ処理である。フレックス層100を貫通してダイ98の複数のコンタクト面110、配線82の複数のコンタクト面112及びフレックス層100の中の複数のコンタクト面114に至る複数のビア108が形成される。ビア108は例えばUVレーザードリリング又はドライエッチングにより形成されてもよい。ビア108が洗浄された後、フレックス膜100の上面101に複数のメタライゼーションパス116が形成される。メタライゼーションパス116はそれぞれのビア108を通って延在し且つ対応するコンタクト面110、112でダイ98及び上部フィードスルーパッド84、86に電気的に結合される。一実施形態において、メタライゼーションパス116は、銅の層から形成されてもよく且つスパッタリング及びめっき技術と、その後に実行されるリソグラフィ処理とを使用して形成されてもよい。フレックス層100、ビア108及びメタライゼーションパス116は第1の再分布層118を形成する。第1の再分布層118の上に別の再分布層120が任意に積層されてもよい。図16は2つの再分布層118、120を示すが、設計仕様に基づいて再分布層の数及び構成が選択されてもよいことが当業者には自明であろう。図17に示すように、製造技術の続く工程は、再分布層118、120の上面124を被覆するためのはんだマスク層122の塗布である。フィードスルーパッド84~90の間の構造強度及び絶縁を更に向上するために、ダイ98及び配線82の周囲に例えばエポキシ又は他の充填剤などのアンダーフィル材料126が塗布されてもよい。あるいは、アンダーフィル材料126は、ダイ98の背面128を被覆しないように塗布されてもよい。更に別の実施形態では、製造処理のより早い段階で、エポキシ樹脂102が硬化した後にアンダーフィル材料126が追加されてもよい。このようにして製造されたICパッケージ80は、ICパッケージ80の上面130及び底面132の双方にダイ98からの少なくとも1つの入出力部を有する。単一のICパッケージに関して図13~図17を説明したが、1つのICパッケージを製造する技術は複数のICパッケージのパネル化形態の同時製造にも同等に適用可能であることが当業者には自明であろう。そのような実施形態では、絶縁シート上の複数のダイの周囲に多数のフィードスルー配線が位置決めされる。製造時間を短縮するために、モジュール36図4のような多数の配線モジュールが使用されてもよい。製造が完了した後、レーザーを使用してICパッケージパネルから個別のICパッケージが切り離されてもよい。図18を参照すると、別の実施形態に係るICパッケージ134が示される。ICパッケージ134は、誘電体層146に実装された複数対の上部フィードスルーパッド及び下部フィードスルーパッド138~144を具備する組立配線構体136を含む。先に図7~図11に関して説明した方法とは異なる方法で形成されたメタライズビア148、150は上部フィードスルーパッド138、150及び誘電体層146を貫通し、下部フィードスルーパッド142、144との間に電気的接続部を形成する。メタライズビア148、150は上部フィードスルーパッド138、140を貫通しているので、上部フィードスルーパッド及び下部フィードスルーパッド138~144は同様の構造を有するように形成されてもよい。ICパッケージ134は、1つ以上の再分布層154に固着されたダイ152を更に含む。配線136はダイ152の周囲に位置決めされる。ダイ152は下部フィードスルーパッド142、144の厚さ158より薄い厚さ156を有するので、誘電体層146は変化しない状態を保ち、図示されるような埋込みダイ構成を形成する。あるいは、図19に示すように、フィードスルーパッド138~144を薄くすることにより配線136の厚さが調整されてもよい。更に、別の実施形態では、マルチチップモジュール162を形成するためにダイ152に隣接して第2のダイ160が実装されてもよい。マルチチップモジュール162に任意の数の追加ダイが含まれてよいことが当業者には自明であろう。図18に戻ると、ICパッケージ134は、図17に関して説明したはんだマスクに類似するはんだマスク164を更に含む。下部フィードスルーパッド142、144及びダイ152の周囲にアンダーフィル層166が塗布される。一実施形態では、誘電体層146にヒートシンク168想像線により示されるが任意に固着されてもよい。あるいは、熱を消散させるためにダイ152にヒートシンク170想像線により示されるが係合されてもよい。従って、本発明の実施形態は、ダイから配線構体の上面及び底面の双方へ入出力部を取り出すことができるようにICパッケージに組み込まれてもよい配線構体を含む。配線構体の実施形態は、非常に薄いダイ例えば50μm以下と共に使用されてもよく且つ従来より少ない数の層間パターニングステップ及びメタライゼーションステップによって従来の集積チップと同様の電気的接続を実現できる。更に、本明細書において説明される配線構体の実施形態は、埋込みダイ構成及び積層ダイ構成などの種々のダイ寸法及びデバイス構造に対応するために種々の厚さで組立構造として製造可能である。配線構体を組立構造にすることにより、ICパッケージに組み込む前に配線を試験できるので、最終組み立て後のICパッケージの歩留まりが改善される。更に、先に説明した方法及び組立配線構体を使用して組み立てられたICパッケージは、組み立て後、従来の方法を使用して製造されたICパッケージより高い平面度を保つ。配線構体が上述のような構造上の特徴を有し且つ組立構造であるため、ICパッケージで配線構体を使用することによって組み立て後のICパッケージの応力及び平面のゆがみは減少する。従って、組立配線構体を使用して組み立てられたICパッケージのダイ及び実装基板は、ダイの実装面と平行な平面において相対的に平坦すなわち平坦状態からの偏差は約5未満であるなままである。従って、本発明の一実施形態では、埋込みチップパッケージの配線構体は、誘電体層と、複数の上部コンタクトパッドを具備する第1の金属層と、複数の下部コンタクトパッドを具備する第2の金属層とを含む。複数の上部コンタクトパッドの第1の面は誘電体層の上面に固着され且つ複数の下部コンタクトパッドの第1の面は誘電体層の底面に固着される。埋込みチップパッケージは、複数の上部コンタクトパッドと複数の下部コンタクトパッドとの間に電気的接続部を形成するために誘電体層を貫通し且つ複数の上部コンタクトパッド及び複数の下部コンタクトパッドと接触するように形成された複数のメタライズ接続部を含む。複数の下部コンタクトパッドの第1の面とは反対の側の複数の下部コンタクトパッドの第2の面に配線構体の第1の側の少なくとも1つの入出力I/O部が形成され且つ複数の上部コンタクトパッドの第1の面とは反対の側の複数の上部コンタクトパッドの第2の面に配線構体の第2の側の少なくとも1つのI/O部が形成される。本発明の別の実施形態では、埋込みチップパッケージを製造する方法が提供される。方法は、メタライズ実装基板を提供するステップと、実装基板の第1の面にダイを結合するステップと、実装基板の第1の面に組立配線構造の第1の側を結合するステップとを含む。組立配線構造は、複数のメタライズコンタクトパッドが上面及び低面に形成された絶縁基板を含み、基板の上面のメタライズコンタクトパッドは複数の金属配線を介して基板の底面のメタライズコンタクトパッドに電気的に接続される。方法は、ダイと組立配線構造との間に複数の電気接続部を形成するステップを更に含み、複数の電気接続部は、実装基板の第1の面とは反対の側の第2の面にダイからの少なくとも1つの入出力I/O部を形成し且つ組立配線構造の第2の側にダイからの少なくとも1つのI/O部を形成する。本発明の更に別の実施形態では、埋込みチップパッケージは、第1の面に再分布層が形成され且つ第1の面とは反対の側の第2の面に第1のダイが実装された実装基板を含む。埋込みチップパッケージは、金属めっき絶縁基板上でパターニングされた複数の上部コンタクト層及び下部コンタクト層を具備する組立配線構体を更に含む。組立配線構体の上部コンタクト層及び下部コンタクト層は、それらの層の間のメタライズ接続部を介して電気的に接続される。組立配線構体の上部コンタクト層は実装基板の第2の面に固着され且つ再分布層及び第1のダイの双方に電気的に接続されるようにパターニングされる。最良の態様を含めて本発明を開示するため並びに任意の装置又はシステムを製造すること及び本明細書に含まれる任意の方法を実施することを含めて当業者による本発明の実施を可能にするために、以上の説明は実施例を使用する。本発明の特許性の範囲は添付の特許請求の範囲により定義され且つ当業者が考えうる他の実施例を含んでもよい。そのような他の実施例は、添付の特許請求の範囲の用語と相違しない構造要素を有する場合又は特許請求の範囲の用語と実質的に相違しない同等の構造要素を含む場合には特許請求の範囲の範囲内にあることを意図する。