"チャネルドープを行っていない第1の半導体層とチャネルドープを行っていない第2の半導体層を有する半導体装置であって、前記第1の半導体層に設けられた第1のゲート電極と、前記第2の半導体層に設けられた第2のゲート電極と、前記第1の半導体層と前記第2の半導体層に接して設けられた第1の絶縁層と、前記第1の絶縁層が設けられた前記第1の半導体層の一方の面の反対側に設けられた第2の絶縁層と、前記第1の絶縁層が設けられた前記第2の半導体層の一方の面の反対側に設けられた前記第2の絶縁層及び第3の絶縁層と、を有し、前記第1の半導体層には前記第2の絶縁層により応力が加わり、前記第2の半導体層には前記第2の絶縁層と前記第3の絶縁層により応力が加わることで、前記第1の半導体層及び前記第2の半導体層に加わる応力が異なることを特徴とする半導体装置。チャネルドープを行っていない第1の半導体層とチャネルドープを行っていない第2の半導体層を有する半導体装置であって、前記第1の半導体層に設けられた第1のゲート電極と、前記第2の半導体層に設けられた第2のゲート電極と、前記第1の半導体層と前記第2の半導体層に接して設けられた第1の絶縁層と、前記第1の絶縁層が設けられた前記第1の半導体層の一方の面の反対側に設けられた第2の絶縁層と、前記第1の絶縁層が設けられた前記第2の半導体層の一方の面の反対側に設けられた前記第2の絶縁層及び第3の絶縁層と、を有し、前記第3の絶縁層は前記第1の半導体層と重ならず、前記第1の半導体層には前記第2の絶縁層により応力が加わり、前記第2の半導体層には前記第2の絶縁層と前記第3の絶縁層により応力が加わることで、前記第1の半導体層及び前記第2の半導体層に加わる応力が異なることを特徴とする半導体装置。チャネルドープを行っていない第1の半導体層とチャネルドープを行っていない第2の半導体層を有する半導体装置であって、前記第1の半導体層に設けられた第1のゲート電極と、前記第2の半導体層に設けられた第2のゲート電極と、前記第1の半導体層と前記第2の半導体層に接して設けられた第1の絶縁層と、前記第1の絶縁層が設けられた前記第1の半導体層の一方の面の反対側に設けられた第2の絶縁層と、前記第1の絶縁層が設けられた前記第2の半導体層の一方の面の反対側に設けられた前記第2の絶縁層及び第3の絶縁層と、を有し、前記第3の絶縁層は前記第1の半導体層と重ならず、前記第1の半導体層には前記第2の絶縁層により応力が加わり、前記第2の半導体層には前記第2の絶縁層と前記第3の絶縁層により応力が加わることで、前記第1の半導体層及び前記第2の半導体層に加わる応力が異なり、前記第1の半導体層と前記第2の半導体層は単結晶半導体であることを特徴とする半導体装置。前記第1の半導体層に設けられた第1のゲート電極と、前記第2の半導体層に設けられた第2のゲート電極と、前記第1の半導体層と前記第2の半導体層に接して設けられた第1の絶縁層と、前記第1の絶縁層が設けられた前記第1の半導体層の一方の面の反対側に設けられた第2の絶縁層と、前記第1の絶縁層が設けられた前記第2の半導体層の一方の面の反対側に設けられた前記第2の絶縁層及び第3の絶縁層と、を有し、前記第1の半導体層には前記第2の絶縁層により応力が加わり、前記第2の半導体層には前記第2の絶縁層と前記第3の絶縁層により応力が加わることで、前記第1の半導体層及び前記第2の半導体層に加わる応力が異なることを特徴とする半導体装置。請求項1乃至4のいずれか一において、前記第1の半導体層及び前記第2の半導体層に応力が加えられることにより前記第1の半導体層及び前記第2の半導体層に歪が生じていることを特徴とする半導体装置。請求項1乃至5のいずれか一において、前記第1の半導体層及び前記第2の半導体層に前記第2の絶縁層が接していることを特徴とする半導体装置。請求項1乃至6のいずれか一において、前記第3の絶縁層は、前記第2の絶縁層上に設けられることを特徴とする半導体装置。請求項1乃至7のいずれか一において、前記第1の半導体層に接した前記第2の絶縁層の応力と膜厚の積は、前記第2の半導体層に接した前記第2の絶縁層の応力と膜厚の積とは異なることを特徴とする半導体装置。請求項1乃至5のいずれか一において、前記第2の絶縁層上に、コンタクトホールを介して前記第1の半導体層に電気的に接続するソース電極及びドレイン電極が設けられ、前記第2の絶縁膜及び前記第3の絶縁膜上に、コンタクトホールを介して前記第2の半導体層に電気的に接続するソース電極及びドレイン電極が設けられていることを特徴とする半導体装置。請求項9において、前記第3の絶縁層は、前記第2の絶縁層と前記第2の半導体層の間に設けられることを特徴とする半導体装置。請求項9または10において、前記第1の半導体層に電気的に接続する前記ソース電極及びドレイン電極と、前記第2の半導体層に電気的に接続する前記ソース電極及びドレイン電極上に酸化シリコン膜を有することを特徴とする半導体装置。請求項1乃至11のいずれか一において、前記第1の半導体層のチャネル形成領域におけるn型またはp型不純物の濃度はSIMS分析における検出限界値未満であり、前記第2の半導体層のチャネル形成領域におけるn型またはp型不純物の濃度はSIMS分析における検出限界値未満であることを特徴とする半導体装置。請求項1乃至12のいずれか一において、前記第1の半導体層を有する第1のTFTと前記第2の半導体層を有する第2のTFTは、エンハンスメント型TFTであることを特徴とする半導体装置。請求項1乃至13のいずれか一に記載の半導体装置と、操作スイッチとを有する電子機器。しきい値電圧の制御にチャネルドープ法を用いて行う場合、活性層に不純物を導入するため、必然的にこの不純物起因のバルク結晶欠陥や、半導体層と絶縁層の界面凖位を生じさせてしまう。この結果、TFT特性、特に電界効果型移動度を悪化させる原因となる。本発明者は、TFT特性を悪化させることなくしきい値電圧の制御をおこなうことが、デバイス作成上重要であり、したがってチャネルドープ法を用いないでしきい値電圧の制御をする方法を確立することが重要であると考えた。また、そのためには薄膜の応力を制御することが有効であると考えた。チャネルドープを行っていない場合について考える。この場合、チャネル形成領域でのp型またはn型不純物濃度は、SIMS分析における検出限界値1×1015atomscm3未満になる。TFTに用いられる半導体膜は、非晶質半導体をはじめ、高い電界効果移動度が得られる結晶質半導体が適していると考えられている。ここで、結晶質半導体とは、単結晶半導体、多結晶半導体、または微結晶半導体を含むものである。また、絶縁層は、代表的には酸化シリコン、窒化シリコン、または窒酸化シリコンなどの材料で形成されている。CVD法化学的気相成長法、スパッタ法、または真空蒸着法などの公知の技術で製作される前記材料の薄膜には内部応力があることが知られている。内部応力はさらにその薄膜が本来持つ真性応力と、薄膜と基板との熱膨張係数の差に起因する熱応力とに分離して考えられていた。熱応力はTFT作製工程の加熱工程で発生するもので、プロセス温度の設定によりその影響を無視できる。一方、真性応力の発生のメカニズムは必ずしも明確にはされておらず、薄膜の成長過程やその後の熱処理などによる相変化や組成変化が複雑に絡み合って発生しているものと考えられていた。一般に、内部応力は図2に示すように、基板に対して薄膜が収縮しようとする時には、基板はその影響を受けて、薄膜を内側にして変形するのでこれを引っ張り応力と呼んでいる。一方、薄膜が伸張する時には、基板は押し縮められて薄膜を外側にして変形するのでこれを圧縮応力と呼んでいる。このように、便宜上内部応力の定義は基板を中心として考えられていた。本明細書でも内部応力はこの定義に従って記述する。また、本明細書では、引っ張り応力は正、圧縮応力は負の符号をもつとして定義する。非晶質半導体膜から熱結晶化やレーザー結晶化などの方法で作製される結晶質半導体膜は、結晶化の過程で体積収縮が起こることが知られていた。その割合は非晶質半導体膜の状態にもよるが、0.1~1程度であるとされていた。その結果、結晶質半導体膜には引っ張り応力が発生し、その大きさは約1×109Paに及ぶこともあった。また酸化シリコン膜、窒化シリコン膜、および窒酸化シリコン膜などの絶縁膜の内部応力は、膜作製条件やその後の熱処理条件によって圧縮応力から引っ張り応力まで様々に変化することが知られていた。ところで、活性層半導体膜とそれに接している基板側または基板と反対側の絶縁膜の応力を変化させると、しきい値電圧が変化する。これについて詳細な理由は現在までのところ明らかではないが、例えば活性層半導体膜が収縮しようとするとき、これを引き伸ばす方向に応力が作用すれば結晶粒界に歪が生じ、この領域に転位や結晶欠陥の生成および不対結合手の生成に伴う界面凖位の発生がおこると考えられる。また結晶欠陥や界面凖位はしきい値電圧に影響を及ぼすことはよく知られたことであった。したがって応力の変化によりしきい値電圧を変化させることができる。あるいは、応力が活性層半導体膜に加わると、格子定数、すなわち半導体膜を構成している半導体原子の隣接間距離が変化し、これに伴って半導体膜のエネルギーバンド構造が変化するためにしきい値電圧も変化すると考えられる。したがって、活性層に加わる応力を適当に変えることで、しきい値電圧を制御できる。ところでしきい値電圧と直接的な相関を持つのは第2の絶縁膜の応力と膜厚の積と活性層の応力と膜厚の積の和であり、同じ膜質であっても、活性層と第2の絶縁層の両方、またはどちらか一方の膜厚を変えることによっても、しきい値電圧を制御することができる。図11は第2の絶縁層の応力と膜厚の積および活性層の応力と膜厚の積との和、とTFTのドレイン電圧の絶対値1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧の相関曲線である。ただし、図の特性曲線はpチャネル型TFTとnチャネル型TFTが活性層の不純物濃度を除いて、同じ構造を持っていると仮定している。この仮定のもとで、ドレイン電圧の絶対値1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧が0VになるX座標X0の大きさは同じになるが、これはX0が第2の絶縁膜の応力と膜厚の積と活性層の応力と膜厚の積の和という量のみで決まっていることを表している。また、前記相関曲線は直線になり、nチャネル型TFTとpチャネル型TFTでは、傾きの符号が等しくなっており、したがってエンハンスメント型かディプレッション型かの区別は同じX座標では逆になっている。前記相関曲線でX0の絶対値と、前記相関曲線の傾きは、第1の絶縁層の応力と膜厚の積または活性層の応力と膜厚の積により任意の値をとるが、その場合でも第2の絶縁層の応力と膜厚を適当なものにすることで、ドレイン電圧の絶対値1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧を0Vに近い値、好ましくは絶対値が2V以下にすることが可能である。ところで、しきい値電圧の制御にチャネルドープ法を用いる場合でも、チャネルドープなしでドレイン電圧の絶対値1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧が0V近く好ましくは2V以下になるように第2の絶縁層と活性層の応力と膜厚の積を適当な値に設定しておけば、チャネル領域にチャネルドープする不純物の濃度を小さくでき、したがってチャネルドープ起因のTFT特性悪化が抑制できるため有効である。以上説明したように、活性層の応力と膜厚の積または第2の絶縁膜の応力と膜厚の積を適当な値にすることでチャネルドープを行わずに、TFTのしきい値電圧を制御することが可能である。これによりチャネルドープ起因の結晶欠陥のないよりよい電気的特性を持つTFTの作製が可能となる。実施の形態1チャネルドープ法を用いない場合についての実施形態を図3で説明する。図3のAおよびBにおいて絶縁表面を有する基板301上にゲート電極302が形成され、その上に第1の絶縁層である、引っ張り応力を持つ窒化シリコン膜303aと圧縮応力を持つ窒酸化シリコン膜303bが積層されている。活性層304は非晶質半導体膜をレーザー結晶化や熱結晶化などの方法で作製された結晶質半導体膜であり、詳細な作製方法に限定されるものではないが必然的に引張り応力を有している。そして、必要に応じてチャネル形成領域304c、LDD領域304b、ソース領域304a、ドレイン領域304dが設けられている。ソース電極306とドレイン電極307は、第2の絶縁層305の一部にコンタクトホールを形成して設けられている。チャネル形成領域ではn型不純物であるリンや砒素、またはp型不純物であるホウ素の濃度がSIMS分析による検出限界以下であり、ソース領域およびドレイン領域ではn型不純物であるリンや砒素、またはp型不純物であるホウ素が1×1019atomscm3以上の高濃度で注入されている。図3Aにおいて、第2の絶縁層は圧縮応力を持つ窒酸化シリコン膜である。その応力と膜厚によりしきい値電圧を制御している。また、図3Bにあるように、第2の絶縁層は複数の絶縁膜を積層して形成してもよい。図3Bでは、第2の絶縁層305aは圧縮応力を持つ窒酸化シリコン膜で、その上に圧縮応力を持つ第2の絶縁層305bである酸化シリコン膜が積層されており、より効果的に応力の制御ができた。第1の絶縁層における応力の絶対値と膜厚の積は、第2の絶縁層における応力の絶対値と膜厚の積と比べ十分小さいため、しきい値電圧への第2の絶縁層からの応力と膜厚の積が支配的であった。第2の絶縁層における応力Paと膜厚mの積と、活性層における応力Paと膜厚mの積、の和が8.0×101~1.2×102であり、ドレイン電圧の絶対値1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧の絶対値は2V以下に制御された。以上の工程により作製されたnチャネル型TFTはディプレッション型TFTとなり、pチャネル型TFTはエンハンスメント型TFTとなった。実施の形態2CMOS回路においては、同一基板上にnチャネル型TFTおよびpチャネル型TFTの両方が作製される。そして、前記nチャネル型TFTおよびpチャネル型TFTについては両方ともエンハンスメント型である回路構成がよく用いられる。そこで、本実施の形態では、チャネルドープ法を用いず、第2の絶縁層における応力と膜厚の積を適当に設定することで、しきい値電圧を制御し所望のTFTを得る方法を図4で説明する。ところで,発明の詳細な説明で記述したように、チャネルドープを行っていないnチャネル型TFTおよびpチャネル型TFTにおいては、エンハンスメント型かディプレッション型かの区別は、第2の絶縁膜と活性層の応力と膜厚の積が同じなら、互いに反対の種類になる。そこで、同一基板内でエンハンスメント型かディプレッション型かどちらか一方のみのTFTを作製するには第2の絶縁層の構造をかえて応力と膜厚の積に差違をつけることが必要となる。図4において絶縁表面を有する基板401上にゲート電極402が形成され、その上に第1の絶縁層である、引っ張り応力を持つ窒化シリコン膜403aと圧縮応力を持つ窒酸化シリコン膜403bが積層されている。nチャネル型TFT側において、活性層404は、引張り応力を有した半導体層であり、必要に応じてチャネル形成領域404c、LDD領域404b、ソース領域404a、ドレイン領域404dが設けられている。また、pチャネル型TFT側において活性層405は、引張り応力を有した半導体層であり、チャネル形成領域405c、ソース領域405a、ドレイン領域405dが設けられている。ソース電極406、408とドレイン電極407、409は、第2の絶縁層410の一部にコンタクトホールを形成して設けられている活性層チャネル形成領域ではn型不純物であるリンや砒素、またはp型不純物であるホウ素の濃度が1×1015atomscm3以下であり、活性層ソースおよびドレイン領域ではn型不純物であるリンや砒素、またはp型不純物であるホウ素が1×1019atomscm3以上の高濃度で注入されている。ところで、図4においてnチャネル型TFTの第2の絶縁層410と活性層404の間に積層されているのは、前記nチャネル型TFTの不純物ドーピング時に使用される、活性層保護膜、およびマスク絶縁膜であり、不純物ドーピング後もエッチングせずに残しておくことで、pチャネル型TFTに対して、第2の絶縁層の膜厚と応力の積に差異が付けられる。nチャネル型TFTに加わる応力として、第2の絶縁層とマスク絶縁膜とドーピング時に使用した活性層の保護膜の応力Paと膜厚mの積、および活性層の応力Paと膜厚mの積の和が、nチャネル型TFTでは1.2×102~1.4×102とし、一方pチャネル型TFTでは8.0×101~1,2×102とすると、nチャネル型TFTとpチャネル型TFTのどちらもエンハンスメント型であるTFTができる。また、ドレイン電圧の絶対値1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧の絶対値は2V以下に制御される。実施の形態3本発明のチャネルト ゙ーフ ゚法を用いる場合についての実施の形態を図16で説明する。CMOS回路では、同一基板内でnチャネル型TFTとpチャネル型TFTの両方が作られ、どちらもエンハンスメント型TFTとなるようにしきい値電圧が制御される。ところが、チャネルドープをしない場合に、第2の絶縁層と活性層の応力と膜厚が前記nチャネル型TFTと前記pチャネル型TFTで同一になるようにした場合には、発明の詳細な説明で述べたように、ドレイン電圧の絶対値1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧の絶対値は0V近くになるように制御できるが、エンハンスメント型TFTだけでなく、ディプレッション型TFTも作られてしまう。この場合には前記nチャネル型TFTか前記pチャネル型TFTのうちディプレッション型になっているTFTの活性層にチャネルドープを行い、エンハンスメント型TFTになるようにしきい値電圧を制御するのが有効である。図16において絶縁表面を有する基板401上にゲート電極402が形成され、その上に第1の絶縁層である、引っ張り応力を持つ窒化シリコン膜403aと圧縮応力を持つ窒酸化シリコン膜403bが積層されている。nチャネル型TFT側において、活性層404は、引張り応力を有した半導体層であり、必要に応じてチャネル形成領域404c、LDD領域404b、ソース領域404a、ドレイン領域404dが設けられている。また、pチャネル型TFT側において活性層405は、引張り応力を有した半導体層であり、チャネル形成領域405c、ソース領域405a、ドレイン領域405dが設けられている。ソース電極406、408とドレイン電極407、409は、第2の絶縁層410の一部にコンタクトホールを形成して設けられている。ここで、活性層404と405は同時に成膜された同一の膜厚および応力をもつ半導体膜であり、第2の絶縁層410と411は同時に成膜された、同一の膜厚及び膜質を持つ絶縁膜である。例えば図16のpチャネル型TFTがエンハンスメント型になるように第2の絶縁層と活性層の膜厚と応力を設定した場合には、nチャネル型TFTの活性層チャネル形成領域404にボロンなどのp型不純物でチャネルドープを行いエンハンスメント型にしきい値を制御する。これにより同一基板内にエンハンスメント型のnチャネル型TFTとpチャネル型TFTを作ることができる。以上の方法ではnチャネル型TFTにはチャネルドープを行わないため、その活性層はチャネルドープ起因の結晶欠陥や界面凖位がない良好な結晶性を持つ。また、pチャネル型TFTにはチャネルドープを行っているが、第2の絶縁層と活性層の応力を考慮して作られているため、チャネルドープにおける不純物濃度は5×1017atomscm3以下の十分少ない量でしきい値電圧が制御できるため、やはり良好な結晶性を持つ活性層をもつTFTとなる。図5~図7を用いて本実施例を説明する。まず、基板601としてガラス基板、例えばコーニング社の1737基板を用意した。そして、基板601上にゲート電極602を形成した。ここでは、スパッタ法を用いて、タンタルTa膜を200nmの厚さにスパッタ法により形成した。また、ゲート電極602を、窒化タンタル膜膜厚50nmとタンタル膜膜厚250nmの2層構造としても良い。そして、第1の絶縁層603、非晶質半導体層604を順次大気開放しないで連続形成した。第1の絶縁層は窒素リッチな窒酸化シリコン膜603a膜厚50nmと窒酸化シリコン膜膜厚125nmで形成した。窒素リッチな窒酸化シリコン膜603aはSiH4、N2O、NH3の混合ガスよりプラズマCVD法で作製された。また、非晶質半導体層604もプラズマCVD法を用い、20~100nm、好ましくは30~75nmの厚さに形成した。図5Bそして、450~550°Cで1時間の加熱処理を行った。この加熱処理により第1の絶縁層603と非晶質半導体層604とから水素が放出され、引張り応力を付与することができた。その後、非晶質半導体層604に対して、結晶化の工程を行い、結晶質半導体層605を形成した。ここでの結晶化の工程は、レーザー結晶化法や熱結晶化法を用いれば良い。レーザー結晶化法では、例えばXeClエキシマレーザー光波長308nmを用い、線状ビームを形成して、発振パルス周波数30Hz、レーザーエネルギー密度100~500mJ/cm2、線状ビームのオーバーラップ率を96として非晶質半導体層の結晶化を行った。ここで、非晶質半導体層が結晶化するに伴って、体積収縮が起こり、形成された結晶性半導体層605の引張り応力は増大した。図5Cここで、チャネルドープを行う場合には結晶性半導体層605に接して絶縁層を形成後、レジストマスクを使用してチャネルドープを行うTFTのみ選択的にチャネルドープを行う。チャネルドープを行った後でレジストマスクを剥離しさらに活性層を覆っていた絶縁層にはチャネルドープ時に不純物が注入されており、後の工程で活性層にこの絶縁層中の不純物が拡散する可能性があるためフッ酸系エッチャントをもちいて選択的に除去する。次に、こうして形成された結晶質半導体層605に接して絶縁膜606を形成した。ここでは、窒酸化シリコン膜を200nmの厚さに形成した。その後、裏面からの露光を用いたパターニング法により、絶縁膜606に接したレジストマスク607を形成した。ここでは、ゲート電極602がマスクとなり、自己整合的にレジストマスク607を形成することができた。そして、図示したようにレジストマスクの大きさは、光の回り込みによって、わずかにゲート電極の幅より小さくなった。図5Dそして、レジストマスク607を用いて絶縁膜606をエッチングして、チャネル保護膜608を形成した後、レジストマスク607は除去した。この工程により、チャネル保護膜608と接する領域以外の結晶性半導体層605の表面を露呈させた。このチャネル保護膜608は、後の不純物添加の工程でチャネル領域に不純物が添加されることを防ぐ役目を果たした。図5E次いで、フォトマスクを用いたパターニングによって、nチャネル型TFTの一部とpチャネル型TFTの領域を覆うレジストマスク609を形成し、結晶質半導体層605の表面が露呈している領域にn型を付与する不純物元素を添加する工程を行った。そして、第1の不純物領域n型領域610aが形成された。本実施例では、n型を付与する不純物元素としてリンを用いたので、イオンドープ法においてフォスフィンPH3を用い、ドーズ量5×1014atomscm2、加速電圧10kVとした。また、上記レジストマスク609のパターンは実施者が適宣設定することによりn型領域の幅が決定され、所望の幅を有するn型領域、およびチャネル形成領域を容易に得ることができた。図6Aレジストマスク609を除去した後、マスク用絶縁膜611を形成した。ここでは、窒酸化シリコン膜膜厚50nmをプラズマCVD法で作製した。窒酸化シリコン膜は圧縮応力を有していた。図6B次いで、マスク用絶縁膜611が表面に設けられた結晶質半導体層にn型を付与する不純物元素を添加する工程を行い、第2の不純物領域n型領域612を形成した。但し、マスク用絶縁膜611を介してその下の結晶質半導体層に不純物を添加するために、マスク用絶縁膜611の厚さを考慮にいれ、適宣条件を設定する必要があった。ここでは、ドーズ量3×1013atomscm2、加速電圧60kVとした。こうして形成される第2の不純物領域612はLDD領域として機能した。図6C次いで、nチャネル型TFTを覆うレジストマスク614を形成し、pチャネル型TFTが形成される領域にP型を付与する不純物元素を添加する工程を行った。ここでは、イオンドープ法でジボランB2H6を用い、ボロンBを添加した。ドーズ量は4×1015atomscm2、加速電圧30kVとした。図6Dところで、p型不純物添加後に、nチャネル型TFTを覆っていたレジストマスクを剥離せず、pチャネル型TFTの活性層を覆っているマスク用絶縁膜611およびチャネル保護膜608をフッ素系エッチング液で選択除去し、nチャネル型TFTとp型TFTにおける第2の絶縁層の構造を変えることで活性層に加わる応力に差違をつけ、しきい値電圧を制御してもよい。図8Aまた、たとえば、同一基板上にあるnチャネル型TFTのなかで、エンハンスメント型およびディプレッション型TFTの両方を作り込む場合には、不純物添加行程終了後、ディプレッション型にしたいTFT以外をレジストマスクで覆い、フッ素系エッチャント液でマスク用絶縁膜とチャネル保護膜を選択除去すればよい。その後、レーザーアニールまたは熱アニールによる不純物元素の活性化の工程を行った後、水素雰囲気中で熱処理300~450°C、1時間を行い全体を水素化した図7、8A。また、プラズマ化された水素により水素化しても良い。その後、チャネル保護膜608とマスク用絶縁膜611をフッ酸系エッチング液で選択除去し、公知のパターニング技術により結晶性半導体層を所望の形状にエッチングした。図7、8B以上の工程を経て、nチャネル型TFTのソース領域615、ドレイン領域616、LDD領域617、618、チャネル形成領域619が形成され、pチャネル型TFTのソース領域621、ドレイン領域622、チャネル形成領域620が形成された。次いで、nチャネル型TFTおよびpチャネル型TFTを覆って第2の絶縁層を形成した。第2の絶縁層は圧縮応力―8.1×108Paを持つ酸化シリコン膜を1000nmの厚さに形成した。図7、8Cそして、コンタクトホールを形成して、ソース電極624、627、ドレイン電極625、627を形成した。さらに第2の絶縁層として、酸化シリコン膜から成る絶縁膜623上に、ソース電極624、627、ドレイン電極625、627を覆って、窒酸化シリコン膜623を形成した。図7、8Dに示す状態を得た後、最後に水素雰囲気中で熱処理を行い、全体を水素化してnチャネル型TFTとpチャネル型TFTが完成した。水素化の工程はプラズマ化した水素雰囲気にさらすことによっても実現できた。以上の工程により作製したTFTによる、ドレイン電圧の絶対値1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧の絶対値、の応力依存性該ゲート電圧に対する、第2の絶縁層の応力と膜厚の積および活性層の応力と膜厚の積の和の依存性は図12AおよびBのようになった。ここで、図12にある3種類の応力と膜厚の積の値は、表1で表される第2の絶縁層構造によって得られた。図12Aは前記TFT作製方法により作製した、nチャネルTFTのしきい値と第2の絶縁層応力×膜厚の依存性をあらわす。実測データがある直線上にのると仮定し、この直線を最小二乗法を用いて最も実測テ ゙ータと誤差の少ない直線線分として求めたのが、図12のFittingCurveであり、そのFittingCurveを外挿したのが予想曲線である。FittingCurveと予想曲線より、第2の絶縁層の応力Paと膜厚mの積と活性層の応力Paと膜厚mの積の和がおよそ7.5×101~―1.1×101の間にある時は、ドレイン電圧1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧の絶対値が2V以下になっていることが分かった。またエンハンスメント型TFTとディプレッション型TFTの両方を、第2の絶縁層の応力と膜厚の積と活性層の応力と膜厚の積の和を適当な値にすることで、作製できることが分かった。同様に図12BはpチャネルTFTの作製実験結果であるが、やはり2の絶縁層応力Paと膜厚mの積と活性層の応力Paと膜厚mの積の和がおよそ8.5×101~1.1×101の間にある時は、ドレイン電圧の-1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧の絶対値が2V以下になっていること、エンハンスメント型TFTとディプレッション型TFTの両方を作製できること、が分かった。チャネルドープを行わず実施例1の作製工程を用いたnチャネル型TFTとpチャネル型TFTを備えた半導体装置について図9を用いてその一例を説明する。図9はCMOS回路の基本構成であるインバータ回路を示す。このようなインバータ回路を組み合わせることで、NAND回路、NOR回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる。図9AはCMOS回路の上面図に相当する図であり、図9Aにおいて点線AAの断面構造図を図9Bに示す。図9Bにおいて、nチャネル型TFTおよびpチャネル型TFTの両方は同一基板上に形成されている。pチャネル型TFTは、ゲート電極902が形成され、その上に第1の絶縁層として、引張り応力を有する窒素リッチな窒酸化シリコン膜903と、窒酸化シリコン膜904とが設けられている。そして、第1の絶縁層に接して結晶性半導体膜から成る活性層が形成され、p領域912ドレイン領域、915ソース領域とチャネル形成領域914とが設けられている。この半導体層に接して第2の絶縁層917が設けられ、ここでは酸化シリコン膜919が形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通してソース電極920、ドレイン電極918が形成されている。一方、nチャネル型TFTの活性層には、n型領域905ソース領域、911ドレイン領域とチャネル形成領域909と、前記n型領域とチャネル形成領域との間にn型領域が設けられている。そして活性層の上に、ドープ行程で用いたマスク用絶縁膜921および活性層保護膜922が除去されず残されており、これにより前記pチャネル型TFTに比べより大きな応力を受け、しきい値電圧を制御させている。さらにpチャネル型TFTと同様に、第2の絶縁層917にはコンタクトホールが形成され、ソース電極916、ドレイン電極918が設けられている。このようなCMOS回路は、アクティブマトリクス型液晶表示装置の周辺駆動回路や、ELElectroLuminescence表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。チャネルドープを行わず、実施例1の作製工程を用いたnチャネル型TFTを備えた半導体装置について図10を用いてその一例を説明する。図10はNMOS回路の基本構成であるE/DMOSエンハンスメントディプレッションインバータ回路を示す。E/DMOSインバータの特徴は、一つの回路内にエンハンスメント型とディプレッション型の両方のTFTが含まれることであり、このようなインバータ回路を組み合わせることで、NAND回路、NOR回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる点は実施例2のCMOSインバータ回路と同様である。図10AはE/DMOSインバータ回路の上面図に相当する図であり、図10Aにおいて点線AAの断面構造図を図10Bに示し、また図10Cに回路図を表す。図10Bにおいて、エンハンスメント型とディプレッション型TFTが同一基板上に形成されている。ディプレッション型TFTは、ゲート電極902が形成され、その上に第1の絶縁層として、引張り応力を有する窒素リッチな窒酸化シリコン膜903と、窒酸化シリコン膜904とが設けられている。そして、第1の絶縁層に接して結晶性半導体膜から成る活性層が形成され、n領域911ドレイン領域、915ソース領域とチャネル形成領域914とが設けられ、またソース領域およびドレイン領域とチャネル形成領域の間には必要に応じてn型領域が設けられている。この半導体層に接して第2の絶縁層917が設けられ、ここでは酸化シリコン膜919が形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通して、ドレイン電極920が形成されている。一方、エンハンスメント型TFTの活性層には、n型領域905ソース領域、911ドレイン領域とチャネル形成領域909と、前記n型領域とチャネル形成領域との間にn型領域が設けられている。そして活性層の上に、ドープ工程で用いたマスク用絶縁膜921および活性層の保護膜922が除去されず残されており、これにより前記ディプレッション型TFTに比べより大きな応力を受け、しきい値電圧を制御させている。さらにディプレッション型TFTと同様に、第2の絶縁層917にはコンタクトホールが形成され、ソース電極916、が設けられている。このようなE/DMOS回路は、実施例2のCMOS回路同様アクティブマトリクス型液晶表示装置の周辺駆動回路や、ELElectroluminescence型表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。同一基板上にエンハンスメント型TFTであるnチャネル型TFTとpチャネル型TFTを備え、そのどちらか一方のTFTのチャネル形成領域にチャネルドープが行われている半導体装置について図17を用いてその一例を説明する。図17はCMOS回路の基本構成であるインバータ回路を示す。このようなインバータ回路を組み合わせることで、NAND回路、NOR回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる。図17AはCMOS回路の上面図に相当する図であり、図17Aにおいて点線AAの断面構造図を図17Bに示す。図17Bにおいて、nチャネル型TFTおよびpチャネル型TFTの両方は同一基板上に形成されている。pチャネル型TFTは、ゲート電極902が形成され、その上に第1の絶縁層として、引張り応力を有する窒素リッチな窒酸化シリコン膜903と、窒酸化シリコン膜904とが設けられている。そして、第1の絶縁層に接して結晶性半導体膜から成る活性層が形成され、p領域912ドレイン領域、915ソース領域とp型またはn型不純物濃度が1×1015atomscm3未満であるチャネル形成領域914とが設けられている。この半導体層に接して第2の絶縁層917が設けられ、ここでは酸化シリコン膜919が形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通してソース電極920、ドレイン電極918が形成されている。一方、nチャネル型TFTの活性層には、n型領域905ソース領域、911ドレイン領域とチャネル形成領域909と、前記n型領域とチャネル形成領域との間にn型領域が設けられている。そして活性層チャネル形成領域の909にBなどのp型不純物が1×1015atomscm3以上5×1017atomscm3以下の低濃度でチャネルドープされており、これによりドレイン電圧1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧をプラス側に制御させている。さらにpチャネル型TFTと同様に、第2の絶縁層917にはコンタクトホールが形成され、ソース電極916、ドレイン電極918が設けられている。以上はnチャネル型TFTにチャネルドープを行う例だが、第2の絶縁層と活性層の膜厚と応力の設定によってはpチャネル型TFTにチャネルドープを行っても良い。このようなCMOS回路は、アクティブマトリクス型液晶表示装置の周辺駆動回路や、ELElectroLuminescence表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。同一基板上にエンハンスメント型TFTである第1のnチャネル型TFTとディプレッション型TFTである第2のnチャネル型TFTの両方を備え、その何れか一方にチャネルドープを行った半導体装置について図18を用いて説明する。図18はNMOS回路の基本構成であるE/DMOSエンハンスメントディプレッションインバータ回路を示す。E/DMOSインバータの特徴は、一つの回路内にエンハンスメント型とディプレッション型の両方のTFTが含まれることであり、このようなインバータ回路を組み合わせることで、NAND回路、NOR回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる点は実施例2のCMOSインバータ回路と同様である。図18AはE/DMOSインバータ回路の上面図に相当する図であり、図18Aにおいて点線AAの断面構造図を図18Bに示し、また図18Cに回路図を表す。図18Bにおいて、エンハンスメント型とディプレッション型TFTが同一基板上に形成されている。ディプレッション型TFTは、ゲート電極902が形成され、その上に第1の絶縁層として、引張り応力を有する窒素リッチな窒酸化シリコン膜903と、窒酸化シリコン膜904とが設けられている。そして、第1の絶縁層に接して結晶性半導体膜から成る活性層が形成され、n領域911ドレイン領域、915ソース領域とp型またはn型不純物濃度が1×1015atomscm3未満であるチャネル形成領域914とが設けられ、またソース領域およびドレイン領域とチャネル形成領域の間には必要に応じてn型領域が設けられている。この半導体層に接して第2の絶縁層917が設けられ、ここでは酸化シリコン膜919が形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通して、ドレイン電極920が形成されている。一方、エンハンスメント型TFTの活性層には、n型領域905ソース領域、911ドレイン領域とチャネル形成領域909と、前記n型領域とチャネル形成領域との間にn型領域が設けられている。そして活性層チャネル形成領域の909にBなどのp型不純物が1×1015atomscm3以上5×1017atomscm3以下の低濃度でチャネルドープされており、これによりドレイン電圧1Vでチャネル形成領域の幅1μm当たりのドレイン電流の絶対値1pAのときのゲート電圧をプラス側に制御させている。さらにディプレッション型TFTと同様に、第2の絶縁層917にはコンタクトホールが形成され、ソース電極916、が設けられている。以上はエンハンスメント型TFTにチャネルドープを行う例だが、第2の絶縁層と活性層の膜厚と応力の設定によってはディプレッション型TFTにチャネルドープを行っても良い。このようなE/DMOS回路は、実施例2のCMOS回路同様アクティブマトリクス型液晶表示装置の周辺駆動回路や、ELElectroluminescence型表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。本実施例では、本発明のTFT回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図13、図14、図15で説明する。このような半導体装置には、携帯情報端末電子手帳、モバイルコンピュータ、携帯電話等、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図13と図14に示す。図13Aは携帯電話であり、本体9001、音声出力部9002、音声入力部9003、表示装置9004、操作スイッチ9005、アンテナ9006から構成されている。本願発明は音声出力部9002、音声入力部9003、及びアクティブマトリクス基板を備えた表示部9004に適用することができる。図13Bはビデオカメラであり、本体9101、表示部9102、音声入力部9103、操作スイッチ9104、バッテリー9105、受像部9106から成っている。本願発明は音声入力部9103、及びアクティブマトリクス基板を備えた表示装置9102、受像部9106に適用することができる。図13Cはモバイルコンピュータ或いは携帯型情報端末であり、本体9201、カメラ部9202、受像部9203、操作スイッチ9204、表示装置9205で構成されている。本願発明は受像部9203、及びアクティブマトリクス基板を備えた表示装置9205に適用することができる。図13Dはヘッドマウントディスプレイであり、本体9301、表示部9302、アーム部9303で構成される。本願発明は表示装置9302に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。図13Eはテレビであり、本体9401、スピーカー9402、表示部9403、受信装置9404、増幅装置9405等で構成される。液晶表示装置や、EL表示装置は表示部9403に適用することができる。図13Fは携帯書籍であり、本体9501、表示部9502、9503、記憶媒体9504、操作スイッチ9505、アンテナ9506から構成されており、ミニディスクMDやDVDに記憶されたデータや、アンテナで受信したデータを表示するものである。表示部9502、9503は直視型の表示装置であり、本発明はこの表示部に適用することができる。図14Aはパーソナルコンピュータであり、本体9601、画像入力部9602、表示部9603、キーボード9604で構成される。図14Bはプログラムを記録した記録媒体以下、記録媒体と呼ぶを用いるプレーヤーであり、本体9701、表示装置9702、スピーカ部9703、記録媒体9704、操作スイッチ9705で構成される。なお、この装置は記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。図14Cはデジタルカメラであり、本体9801、表示部9802、接眼部9803、操作スイッチ9804、受像部図示しないで構成される。図15Aはフロント型プロジェクターであり、表示装置3601、スクリーン3602で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図15Bはリア型プロジェクターであり、本体3701、投射装置3702、ミラー3703、スクリーン3704で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。なお、図15Cは、図15A及び図15B中における投射装置3601、3702の構造の一例を示した図である。投射装置3601、3702は、光源光学系3801、ミラー3802、3804~3806、ダイクロイックミラー3803、プリズム3807、液晶表示装置3808、位相差板3809、投射光学系3810で構成される。投射光学系3810は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図15C中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。また、図15Dは、図15C中における光源光学系3801の構造の一例を示した図である。本実施例では、光源光学系3801は、リフレクター3811、光源3812、レンズアレイ3813、3814、偏光変換素子3815、集光レンズ3816で構成される。なお、図15Dに示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。また、本発明はその他にも、イメージセンサやEL型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。"