"複数のメモリセルを備えるメモリセルアレイと、前記メモリセルのデータを格納する第1レジスタと、前記メモリセルアレイおよび前記第1レジスタを制御するシーケンス制御回路とを具備し、前記シーケンス制御回路は、少なくとも前記メモリセルのデータ読み出し動作の際に、不良データが許容範囲か否かを示すフラグ情報を含んで前記メモリセルアレイから読み出し、読み出した前記フラグ情報の状態を判定し、フラグ情報があると判定された場合には、前記第1レジスタに格納されるアドレスの順に読み出されるようにマッピングされる第1アドレスマッピングとは読み出しの順が変更された第2アドレスマッピングにより前記メモリセルのデータを読み出す半導体記憶装置。前記制御回路は、フラグ情報がないと判定された場合には、前記第1レジスタに格納されるアドレスの順に読み出されるようにマッピングされる前記第1アドレスマッピングにより前記メモリセルのデータを読み出す、ように更に制御する請求項1に記載の半導体記憶装置。前記フラグ情報が外部に通知される経路と、前記メモリアレイのアクセス番地数およびデータ長を決定する少なくとも1ビット以上データを格納する第2レジスタとを更に具備する請求項1または2に記載の半導体記憶装置。前記フラグ情報は、読み出し単位の冗長領域であって、追記方式は許可されるが、データの書き換えやデータの消去が禁止された領域にセットされる請求項1乃至3のいずれかに記載の半導体記憶装置。前記複数のメモリセルは、複数のワード線とビット線との交差位置にそれぞれ配置され、電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子をそれぞれ有し、半導体基板上に三次元的に複数層に積層される請求項1乃至4のいずれかに記載の半導体記憶装置。読み出しエラーの防止に有利な半導体記憶装置を提供する。実施形態によれば、一態様に係る半導体記憶装置は、複数のメモリセルを備えるメモリセルアレイと、前記メモリセルのアドレスを格納する第1レジスタと、前記メモリセルアレイおよび前記第1レジスタを制御するシーケンス制御回路とを具備する。前記シーケンス制御回路は、少なくとも前記メモリセルのデータ読み出し動作の際に、不良データが許容範囲か否かを示すフラグ情報を含んで前記メモリセルアレイから読み出し、読み出した前記フラグ情報の状態を判定し、フラグ情報があると判定された場合には、前記第1レジスタに格納されるアドレスの順に読み出されるようにマッピングされる第1アドレスマッピングとは読み出しの順が変更された第2アドレスマッピングにより前記メモリセルのデータを読み出す。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記1乃至2と同様の効果が得られる。さらに、本例によれば、下記3に示す効果が得られる。3フラグ情報FLAGを外部に通知することができ、利便性を向上できる。上記図18に示したように、本例に係る構成によれば、ページを構成するデータ群に複数の冗長領域を設けることにより、フラグ情報FLAGを装置の外部に通知することができる。そのため、半導体記憶装置の外部のユーザ具体的には制御装置メモリコントローラから、フラグ領域FLAGの状態を検知することができ、利便性を向上できる点で、有利である。[第3の実施形態更に読み出しデータ長を決定する一例]次に、図19および図20を用い、第3の実施形態に係る半導体記憶装置およびそのデータ制御方法について説明する。この実施形態は、ページを構成するデータ群に複数の冗長領域を設ける形態であって、更に読み出しデータ長を決定する一例に関するものである。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。<構成例>図19を用い、本例に係る半導体記憶装置の全体構成例について説明する。本例は、上記第2の実施形態のさらなる変形として、ページを構成するデータ群に複数の冗長領域を設ける形態であって、更に読み出しデータ長を決定する。そのため、図示するように、本例ではレジスタ回路113を更に備える点で、上記第2の実施形態と相違する。レジスタ回路113は、半導体記憶装置の外部のメモリコントローラ等からのコマンドやデータ付与により、その内容を書き替えることができる揮発性記憶回路から構成される。レジスタ回路113の入力は入力バッファ101の出力に接続され、出力はアドレスバッファ104に接続される。本例では、1ページ読み出し単位で32バイトを、4つの異なるサイクルで読み出すことから、1サイクルは8バイトである。そのため、この8バイトを1単位として、読み出しデータ長を変更すると仮定すると、レジスタ回路113に2ビットを格納することで、その格納したデータ状態により、読み出しデータ長を設定することができる。具体的には、レジスタ回路113に2ビットのレジスタを準備すると、4つの異なる状態を設定できる。例えば、2ビットのレジスタが格納するデータが、00状態である場合には最大の32バイトのデータ長を読み出し、同様に、01状態である場合には24バイト、10状態の場合では16バイト、11のデータ状態では8バイトのデータを読み出すように設定する。<データ読み出し動作>次に、図20を用い、本例に係る半導体記憶装置のデータ読み出し動作について説明する。ここで、本例においても、読み出し単位である1ページは32バイトから構成され、さらに装置内部でのデータ処理目的を目的とし、装置内部でのみそのデータの書き換えが可能かつ装置外部の読み出し可能な複数のフラグ領域からなるとする。冗長領域は前記目的以外でさらに設けることは妨げない。a開始アドレスを番地0とし、読み出しデータ長32バイト不良データがない場合図20aは、ページ読み出し動作に先立って与える読み出し開始アドレスを番地0とし、ページの最終の番地まで32バイトを読み出す例である。まず、データ読み出し動作に先立って、上記レジスタ回路113に設けられた読み出しデータ長を決定するレジスタを予め32バイトにセットして、指定する読み出しデータ長を決める。例えば、このaに示す場合、1ページには不良データがないことから、データ長を変更する必要がない。そのため、外部のメモリコントローラ等は、8バイトの1単位として、第1乃至第4のサイクルを行い、1ページの最終の番地までデータ読み出す。従って、まず、フラグFlagサイクルの実行後、上記第1サイクル、第2サイクル、、、と動作を実行すれば良い。そのため、第1のサイクルの際には、上記と同様に、第1フレームを読み出す。続いて、同様に、第2乃至第4のサイクルの際に、第2乃至第4フレームを順次読み出す。b開始アドレスを番地0とし、読み出しデータ長16バイト第3、第4のサイクルに不良データが集中する場合bに示す場合では、第3、第4のサイクルに不良データが集中するため、データ読み出しの前に、レジスタ回路113に設定されるレジスタを予め16バイトに制限してセットされる。まず、同様に、フラグFlagサイクルとして、上記フラグ情報FLAGビットを読み出す。次に、第1、第2のサイクルの際には、上記と同様に、第1、第2フレームを順次読み出す。一方、続く第3、第4のサイクルの際には、読み出しデータが16バイトに制限されるため、データ読み出しは行われず、これが省略される。c開始アドレスを番地8とし、読み出しデータ長8バイト第1、第3、第4のサイクルに不良データが集中する場合bに示す場合では、第1、第3、第4のサイクルに不良データが集中するため、データ読み出しの前に、開始アドレスを番地8とし、レジスタ回路113に設定されるレジスタを予め8バイトに制限してセットされる。まず、同様に、フラグFlagサイクルとして、上記フラグ情報FLAGビットを読み出す。次に、第1のサイクルの際には、開始アドレスが番地8とされるため、データ読み出しは行われず、これが省略される。第2のサイクルの際には、上記と同様に、第2フレームを順次読み出す。続く第3、第4のサイクルの際には、読み出しデータが8バイトに制限されるため、データ読み出しは行われず、これが省略される。<作用効果>上記のように、第3の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、本例では、下記4に示す効果が得られる。4外部の制御装置が必要とするデータ長のみを取得でき、読み出し時間を低減できる。本例ではレジスタ回路113を更に備える点で、上記第2の実施形態と相違する。そのため、レジスタ回路113にセットする2ビットデータの状態により、読み出し開始アドレスおよび読み出しデータ長を予め設定でき、図示せぬ装置の外部の制御装置メモリコントローラ等が必要とするデータ長のみを取得できる点で、有利である。加えて、上記と同様に製造工程中に発生した欠陥、もしくは長期使用によるメモリセルの劣化に起因する、いわゆるクロスポイント不良により使用できなくなったフレームデータを無駄に読み出す必要がなくなり、外部の制御装置にとって、真に必要なデータ箇所のみを読み出せばよくなるため、読み出し時間を低減できる点で、有利である。より具体的には、上記図20bに示したように、例えば第2のアドレスマッピングを使用して番地16から番地31を含む箇所に前記不良によるデータが集中していることがあらかじめ分かっている場合、図示せぬ制御装置は、まず、読み出しに先立って読み出しデータ長を16バイトに設定する。つまりレジスタ回路113に格納される2ビットデータのレジスタの状態を10状態に設定し、読み出し開始アドレスを0に設定する。続いて、上記データ読み出し動作を行う。このbに示す場合、第1、第2のサイクルの際には、上記と同様に、第1、第2フレームを順次読み出す一方、続く第3、第4のサイクルの際には、読み出しデータが16バイトに制限されるため、データ読み出しは行われず、これが省略される。そのため、上記第2の実施形態のように外部の制御装置がフラグ情報FLAGを検知することができることに加え、本例では1ページ32バイトの全領域を読む必要がなく、必要な第1、第2フレームのみを読み出すことができる。換言すると、第3のサイクルと第4のサイクルを省略して、第2のサイクルのデータ読出しが終了した時点で、必要データがレジスタ112-12に収集し終えている。そのため、半導体記憶装置は、その時点で、読み出し動作を終了して、レディービジーRBx信号によりレディー状態を外部に通知することができる。このように、外部のメモリコントローラ等にとって、不要なサイクルを省略できるため、データ読み出し時間の低減に効果があると言える。[第4の実施形態フラグ情報を準備する一例]次に、図21を用い、第4の実施形態に係る半導体記憶装置およびそのデータ制御方法について説明する。この実施形態は、上記フラグ情報FLAGを準備する一例に関するものである。この説明において、上記第1乃至第3の実施形態と重複する部分の詳細な説明を省略する。上記第1から第3の実施形態を実施するにあたり、フラグ情報FLAGを冗長領域に予め準備して記憶させておく必要がある。ここで、予めとは、例えば、製造工程上で発生した欠陥に起因する場合は工場出荷のタイミングや、長期使用劣化より発生した欠陥に起因する場合には半導体記憶装置に接続された図示せぬ制御装置による任意のタイミング等である。<構成例>上記のように、例えば、製造工程上で発生した欠陥に起因する場合に工場出荷のタイミングで、フラグ情報FLAGをセットする場合には、上記第1、第2の実施形態に係る構成と同様である。この構成により、装置外部から一時的に上記第1のアドレスマッピングを使用するか、上記第2のアドレスマッピングを使用するか否かを選択することができる。その他の構成に関しては、上記第1乃至第4の実施形態と実質的に同様であるため、詳細な説明を省略する。<フラグ情報FLAGの書き込み>次に、図21に沿って、前記フラグ情報を準備するフローについて説明する。ステップS300まず、外部のメモリコントローラ等により、アドレスマッピングを一時的に切り替えるために、ページレジスタ112内のレジスタ112-12の値を変更する。ここでは、例えば、上記第2のアドレスマッピングを選択するようにレジスタ112-12をセットする。ステップS301続いて、必要に応じ、外部のメモリコントローラ等により、上記第3の実施形態で係る読み出しデータ長を変更するレジスタ113が格納するデータの状態を設定する。ここでは、1バンクのデータが連続した4バイトに集中するように構成されているため、少なくとも4バイト長以上に設定すればよい。例えば、構成要件として、ECCの訂正単位内に集中するようにすることである。本形態では、上記と同様の8バイトとする。ステップS302続いて、読み出し開始のカラム番地を指定して、上記と同様のデータ読み出し動作を開始する。このステップの結果の読み出しデータは、レジスタ112-12上に保持される。ステップS303続いて、ページレジスタ112内において、不良データのフェイル許容数Nfailを設定する。不良データのフェイル許容数Nfailは、可変であり、必要に応じて、出荷のタイミングではフェイルビット数計数回路112-9を用いて許容数Nfailを設定しても良い。また、上記任意のタイミングでは、図示せぬ外部に接続された制御装置により設定しても良い。より具体的には、本実施形態では同一バンクから4バイトのデータが読み出されるため、単一のクロスポイントフェイルに起因する期待値と異なるデータは、最大4バイト出力される可能性がある。よって、フェイル許容数Nfailを3バイトに設定すれば、4バイト以上の期待値不一致は前記不良と推定することが可能である。ステップS304続いて、レジスタ112-12上に保持された上記読み出し結果を基に、フェイル許容数以上の期待値と異なるデータフェイルビットを装置内部でカウントする。このフェイルビットのカウントは、同様に、装置内部のフェイルビット数計数回路112-9とフェイルビット数比較回路111とを用いても良いし、図示せぬ外部に接続された制御装置に読み出して計数しても良い。ステップS305続いて、フェイルビット数計数回路112-9とフェイルビット数比較回路111とを用い、上記ステップS303の際に予め設定したフェイル許容数NfailとステップS304の際にカウントしたフェイルビットとを比較し、フェイル許容数Nfailの許容範囲内か否かを判断する。この際、より具体的には、単一の期待値一致不一致の判定だけではなく、複数の期待値一致不一致の判定を行うことによる総合的に判定することにより、不良データが許容範囲内か否かを判断することも可能である。続いて、このステップS305の際に、フェイル許容数Nfailの許容範囲内である判断された場合Yesには、前述のクロスポイント型フェイルの可能性は低く、第1のアドレスマッピングで良く、第2のアドレスマッピングを使用する必要はない。そのため、フラグ情報FLAGを書き込む必要はなく0状態:消去状態、この動作を終了するEnd。ステップS306続いて、上記ステップS305の際に、フェイル許容数Nfailの許容範囲を超えると判断された場合Noには、クロスポイントフェイルの可能性が高くその他必要な不良パターン等からの総合判断を行っても良いため、冗長領域にフラグ情報FLAGを書き込みセットする1状態:セット状態。このフラグ情報FLAGは、通常のメモリセルのデータとは異なる箇所冗長領域に書き込まれる。かつ、フラグデータFLAGは、そのデータを変更すると情報を消失してしまうため、通常のデータ消去時やデータ書き換え時であっても、追記方式は許可されるが、データの書き換えやデータの消去が禁止された領域に書き込まれる。また、通常のデータ書き込みとは異なる方法、例えばコマンドシーケンスを別途設けるなどの方法で、誤って書き込まれることがないように、設定されることがより望ましい。<作用効果>上記のように、第4の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記1乃至4と同様の効果が得られる。さらに、本例によれば、上記記載のフラグ情報FLAGをセット等することができるため、欠陥起因の不具合の影響を必要最小限にとどめることができ、半導体記憶装置の利便性向上に寄与できることが明らかある。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。100...メモリコアメモリセルアレイ、112...ページレジスタ、107...シーケンス制御回路、FLAG...フラグ情報、BYTEADD...バイトアドレス。以下、実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1の実施形態]図1乃至図16を用いて、第1の実施形態に係る半導体記憶装置およびそのデータ制御方法を説明する。<1.構成例>1-1.全体構成例まず、図1を用い、第1の実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、本例に係る半導体記憶装置は、メモリコア100、ページレジスタ112、および周辺回路10を備える。メモリコアMemoryCore100は、ワード線およびビット線の交差位置にメモリセルが配置され、その複数のメモリセルが三次元的に配置された複数のバンクBank0Bank1...Bank15から構成される。尚、メモリコア100は、これに限らず、論理的に少なくとも2つに分割された複数のプレーンPlaneを備えても良いし、バンク構成あるいはプレーンの構成は本実施形態に示した場合に限るものではない。詳細については、後述する。ページレジスタPR112は、ページレジスタ制御回路110より主にカラム番地を指示するBYTEADD信号を受け、ページレジスタ制御回路110にフラグ信号FLAGを出力する。詳細については、後述する。周辺回路10には、図示しないこの半導体記憶装置の外部に電気的に接続されるメモリコントローラMemoryContorollerより、チップイネーブルCEx、ライトイネーブルWEx、リードイネーブルREx、コマンドラッチイネーブルCLEx、アドレスラッチイネーブルALEx、ライトプロテクトWPx、および入出力ポートIOx、レディービジーRBx等の制御信号およびデータの出力が行われる。入力バッファInputbuffer101には、上記チップイネーブルCEx、ライトイネーブルWEx、リードイネーブルREx、コマンドラッチイネーブルCLEx、アドレスラッチイネーブルALEx、ライトプロテクトWPx等の制御信号が入力される。これら入力された制御信号を用い、コマンド、アドレス、およびデータ入出力の制御が行われる。入力バッファInputbuffer102には、入出力ポートIOxが接続され、入力バッファ101の出力の制御を受けながら、コマンド、アドレス、入力データを装置内部の必要箇所に転送する。入出力ポートIOxは、出力バッファ106-1にも接続され、データを出力する際には、この経路を使って外部に出力される。コマンドデコーダ103は、コマンドを解釈し、必要に応じて、データの書込み、読み出し、消去その他必要な動作の開始や、内部の動作状態を決定する権限を持つ。内部の動作開始を指示信号は、コマンド信号CMDとして、シーケンス制御回路107へ通知される。アドレスバッファAddressbuffer104は、外部より入力されたデータ書込み、消去、または読み出しのアドレスを保持する。また、アドレスバッファ104は、必要に応じて、カウンタ回路を構成したり、またはアドレスの比較回路を内蔵する。データバッファDatabuffer105は、外部より入力された書込みデータ、消去データを一時保持する。さらに、保持されたデータは、DIN70なるバス、バスアービタおよびMDIO70なるバスを介して、ページレジスタ回路112に転送される。出力バッファOutputbuffer106-2は、この装置内部が動作中であるか否かを外部のメモリコントローラに通知するレディービジーRBxを制御するバッファ回路である。シーケンス制御回路SequenceControl107は、この装置全体のデータ読み出し、書込み、消去その他内蔵するテスト動作を含めた動作を制御する制御回路である。シーケンス制御回路107は、シーケンス制御のために、必要に応じて、アドレス信号、後述するフェイルが許容数を超過したか否かを通知するHITLIMIT信号などが入力され、アレイ制御回路108やチャージポンプ制御回路109、ページレジスタ制御回路110、フェイルビット数比較回路111を直接制御する。また、シーケンス制御回路107が動作中であるか否かを通知するため、RB信号を出力バッファ106-2へ通知する。アレイ制御回路ArrayControl108は、メモリコア100に入力される、主にメモリセルアクセスに使われるデコードされたメインロウアドレス信号MRAD、ローカルロウアドレス信号LRAD、サイクルアドレスCOLADを出力する。これらは、アドレスバッファ104が出力するロウアドレスROWADD、カラムアドレスCOLADDからつくられる。チャージポンプ制御回路PumpContorl109は、必要に応じて必要タイミングで昇圧回路動作を制御する手段を持つ。なお、本構成は必須ではない。ページレジスタ制御回路PRControl110は、主にカラム番地を指示するBYTEADD信号を出力する。フェイルビット数比較回路111は、とくにデータ書込みや消去ベリファイ時、あるいはテスト時に特定領域にフェイルビットの存在数を計測し、また許容されるフェイルビット数との比較手段を有し、その比較結果をHITLIMITなる信号線にてシーケンス制御回路107へ通知する。また、その計数結果は、装置外部に出力できるようにSTATUS信号にて出力バッファ106-1へも同時に通知される。1-2.バンクの構成例次に、図2を用い、バンクBankの構成例について説明する。ここでは、Bank0を一例に挙げる。図示するように、Bank0は、半導体基板Sisubの基板面垂直方向に複数層配置される複数のレイヤーLayer~Layer、およびレイヤー下に配置され半導体基板の表面領域に配置されるビット線ドライバBD等を備える。複数のレイヤーLayer~Layerは、列選択線であるワード線WLおよび行選択線であるビット線BLの交差位置にマトリクス状に配置される複数のメモリセルmemorycellを備える。ビット線BLの一端は、半導体基板Sisub上のビット線コンタクトBCを介して、センスアンプ回路BDに電気的に接続される。ワード線WLの一端は、半導体基Sisub上のワード線コンタクトWCを介して、ローカルロウデコーダWDに電気的に接続される。レイヤーLayer~Layer下の半導体基板の表面領域には、書き込みデータを一時保持するレジスタ回路112を含む各種論理回路等が配置されても良い。他のバンクについても、Bank0と実質的に同様の構成である。尚、ここでは、特に図示せぬが、製造工程中に偶発的に発生する欠陥もしくは装置使用中の長期信頼性低下等に起因する欠陥により、不良メモリが発生する場合がある。この場合には、バンク全体のメモリセル全体のデータ読み出しに支障を来たす場合がある。詳細については、後述する。1-3.レイヤーLayerの構成例次に、図3を用い、各レイヤーLayerの構成例について説明する。ここでは、Layerを一例に挙げる。図示するように、レイヤー1Layerには、複数のメモリセルM00~M23が配置される。ここでは、ビット線4本およびワード線3本の計12セルを例として記載してある。本例に係る複数のメモリセルM00~M23のそれぞれは、電気的に書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子33と、ダイオード34とにより構成される。可変抵抗素子33の電流経路の一端は、複数のワード線WL~WLn2のいずれかに接続され、他端はノードn00~n23を介してダイオード34のカソードに接続される。可変抵抗素子33は、例えば、遷移金属酸化物等を含んで形成される。ダイオード34のアノードは、複数のビット線BLn-1~BLn2のいずれかに接続される。尚、メモリセルの構成は、本例に示す形態に限らない。例えば、ダイオード34のワード線とビット線との接続関係を逆転させてもよい。即ち、ダイオード34のアノードはノードn01を介して可変抵抗素子33の電流経路の他端に接続され、カソードはビット線BLnに接続される。さらには、ダイオードと可変抵抗素子の接続関係を逆転させて、ビット線とダイオードのアノード間に可変抵抗を接続してもよい。例えば、ダイオードに代わって、スイッチトランジスタを配置してもよい。即ち、スイッチトランジスタの電流経路の一端はノードn01を介して可変抵抗素子33の他端に接続され、電流経路の他端はビット線BLnに接続され、ゲートには制御信号が入力され、電流経路の導通状態が制御される。1-4.接続関係について次に、図4を用い、バンクを複数配置してなるメモリコア100、ページレジスタ回路112、および周辺回路10の接続関係について説明する。図示するように、それぞれのバンクBank0~Bank15100-1は、本例では、メモリコア100に、計16個配置される。勿論、この個数は本形態に限るものではなく、最適個数を配置すればよい。また本例では、データバスPRD070にはBank0とBank8とが接続されるが、さらに多数配置してもよい。またデータバスは計8組を配置したが、最適組数を準備すればよく、本形態に限るものではない。1-5.Bank内の構成について次に、図5を用い、Bank内の構成について説明する。図示するように、Bank100-1内は、上記に説明したセルアレイ200、ローカルロウデコーダ201、センスアンプ回路202を備える。セルアレイ200は、上記のように複数のワード線WLとビット線BLとの交差位置に配置されるメモリセルを備える。ローカルロウデコーダRowSubdec201は、アレイ制御回路108より入力されるMRAD信号、LRAD信号を受けて、必要ワード線WLに選択電位ならびに非選択電位を与える。センスアンプ回路SA202は、アレイ制御回路108より入力されるCOLAD信号を受けて、同様にビット線BLに選択電位ならびに非選択電位を与える。センスアンプ回路202は、さらに、セルアレイ200の読み出しデータ、書込みデータ、消去ベリファイ時にはビット線BLの電位を検知して、メモリセルのデータ状態を判別する。また、センスアンプ回路202から出力される書込み消去データ、読み出しデータ等は、データバスPRD070なるバスにより、ページレジスタ112へ入出力される。1-6.ローカルロウデコーダ次に、図6を用い、図5中の上記ローカルロウデコーダ201ついて説明する。ローカルロウデコーダ201は、メインロウアドレスの1本MRADとローカルロウアドレスの1本LRADから1本のワード線WLに必要電位を与えるための回路である。図示するように、本例に係るローカルロウデコーダ201は、複数のバッファ回路201-1、電位転送トランジスタ201-2、201-3から構成される。複数のバッファ回路201-1は、入力がメインロウアドレスMRADに接続され、出力が電位転送トランジスタ201-2のゲート電極に接続される。電位転送トランジスタ201-2の電流経路の一端は基準電圧VROWに接続され、他端はワード線WLに接続される。電位転送トランジスタ201-3の電流経路の一端はローカルロウアドレスLRADに接続され、他端はワード線WLに接続され、ゲート電極は複数のバッファ回路201-1のうちの先頭のバッファ回路の入力に接続される。上記構成において、当該ワード線WLが選択時はLocalMRADがHレベルになりLRADの電位が転送される。非選択状態時にはLocalMRADnがHレベルになり、非選択電位生成回路ならびに接続関係については図示せずVROWと接続される。尚、構成は、本形態に限るものではなく、必要電位が所定のワード線に与えることができれば良い。1-7.センスアンプ回路次に、図7を用い、図5中の上記センスアンプ回路202の内部構成例について説明する。センスアンプ回路202は、1本のサイクルアドレスCOLADとローカルサイクルアドレス信号LCOLから1本のビット線BLに必要電位を与えるための回路である。図示するように、本例に係るセンスアンプ回路202は、センス回路202-1、ライトバッファ回路202-2、バッファ回路202-3、および電位転送トランジスタ202-4、202-5を備える。センスSense回路202-1は、読み出し時Readにスイッチがオンとされ、参照電圧refとの電圧を比較し、メモリセルの状態を検知する。ライトバッファ回路202-2は、書込み時Writeや消去時Resetに、スイッチがオンとされ、データを出力する。バッファ回路202-3は、サイクルアドレスCOLADを受け、出力LocalCSLnを電位転送トランジスタ202-4のゲート電極に与える。電位転送トランジスタ202-5の電流経路の一端はライトバッファ回路202-2の出力LCOLに接続され、他端はビット線BLに電気的に接続される。電位転送トランジスタ202-4の電流経路の一端はビット線BLに接続され、他端は図示せぬが、非選択時にビット線BLに供給する電位VUBLに接続され、ゲート電極はバッファ回路202-3の出力LocalCSLnに接続される。上記の構成において、センス回路202-1とライトバッファ回路202-2は、データ書込み時Write、消去時Reset、読み出し時Readでは排他的に接続されるスイッチ回路に接続される。図示する構成では、データ読み出し時Readを示し、信号Readによりスイッチがセンス回路202-1に接続されている状態となっている。尚、センスアンプ回路202の内部構成においても本形態に限るものではなく、必要電位が所定のビット線に与えられれば良い。1-8.ページレジスタ回路次に、図8を用い、本例に係るページレジスタ回路112について説明する。図示するように、本例に係るページレジスタ回路112は、8ブロックのユニット回路112-1~112-8、およびフェイルカウンタ112-9を備える。ユニット回路112-1~112-8の入力は、ページレジスタ制御回路110より入力されるバイトアドレスBYTEADDおよびPeripheralcircuit10より入力されるバスMDIO70にそれぞれ接続される。ユニット回路112-1~112-8の出力は、データバスPRD070~PRD770が各バンクBankにそれぞれ接続される。また、特定ユニットからFLAG信号がページレジスタ制御回路110に出力される。フェイルビット数計数回路112-9は、各ユニット回路112-1~112-8からのデータ出力を受けて、ベリファイフェイル数の計数、累積の機能、ならびにテスト時には特定データ状態にあるメモリセルが幾つ存在するかを計算する。そして、フェイルビット数計数回路112-9の出力Nfailは、その計数結果を比較回路Failnumbercompare111に通知する。1-9.ユニット回路次に、図9を用い、ユニット回路の構成について説明する。ここでは、ユニット回路112-1を一例に挙げる。図示するように、ユニット回路112-1は、バスMDIOiとPRD0iがスイッチ回路112-10とスイッチ回路112-11とを介して接続され、その間に複数のレジスタ112-12が接続され、さらにそのレジスタ112-12を選択するバイトアドレスデコーダ回路112-13が接続される。スイッチ回路SW回路112-10は、入力および出力が互いに接続されラッチ接続されるインバータIN10-1,IN10-2により構成される。インバータIN10-1の制御端子にはWriteIn信号が与えられ、インバータIN10-2の制御端子にはReadOut信号が与えられる。スイッチ回路SW回路112-11は、入力および出力が互いに接続されラッチ接続されるインバータIN11-1,IN11-2により構成される。インバータIN11-1の制御端子にはWrite信号が与えられ、インバータIN11-2の制御端子にはRead信号が与えられる。スイッチ回路SW回路112-11の出力は上記FailCounter112-9に接続される。レジスタRegister112-12は、スイッチ回路112-10の出力とスイッチ回路112-11の入力との間に接続され、バイトアドレスデコーダ回路112-13により出力が選択される。バイトアドレスデコーダ回路ByteAddressDecorder112-13は、入力がページレジスタ制御回路110より入力されるバイトアドレスBYTEADDに接続され、出力によりレジスタ112-12を選択する。上記構成において、各スイッチ回路112-10、112-11は、データの方向を決定する役割を持ち、読み出し時には出力PRD0iを、IBUSiに接続して、レジスタ112-12にデータを転送する。ユニット回路112-1は、データ書込み時や消去時には、データを各バンクへ転送する。この制御は図示せぬWrite信号とRead信号にて行う。また書込みデータ入力時は、バスMDIOiからの入力データをレジスタ112-12に接続するため、Writein信号を活性化してMDIOiをIBUSiに接続する。データ出力時は逆にReadOut信号を活性化してIBUSiをMDIOiに接続する。通常レジスタ112-12は複数個接続され、その選択は入力されるバイトアドレスBYTEADDによって制御される。また、図8の一部のユニットから出力されるFLAG信号はレジスタ11212から出力され、読み出し結果をMDIOなどを介さず直接出力できるように構成する。もちろん、MDIOを介して出力する形態であってもかまわない。1-10.アドレスマッピングについて次に、図10を用い、本例に係る読み出しデータのアドレスマッピングついて説明する。図10a,bに示すように、本例では、冗長領域をもつ1ページ1PageByteのデータ構成を一例に挙げる。冗長領域には、1バイトのフラグ情報FLAGと称するが格納される。ここで、本例のように、通常抵抗値をデータとして記憶する半導体記憶装置においては、その電流による発熱や電位降下を回避するため、上記複数のバンクBank0Bank15を同時に活性化し、各バンクから均等にデータを収集する。さらに、同一バンクからは複数回異なるアドレスからデータを読み出し、ページデータを収集する形態をとることが多い。そのため、本例では、Bank0からBank7の計8バンクを同時に活性化し、かつ8バンク読み出しを4回行って、32バイトByteの1ページデータを確保する形態を一例に挙げる。尚、ここでは、図示を省略するが、データ読み出し動作中には、装置は外部より読み出しコマンドを与えられ、シーケンス制御回路107がビジー信号を装置外部に通知する。より具体的には、レディービジーピンRBxがL出力となって、装置が動作中であることを外部に通知する。図10aは、不良データが許容範囲内でフラグ情報FLAGが検出されない場合第1のアドレスマッピングの場合を示す。図示するように、第1のアドレスマッピングでは、32バイトのデータは、時刻1の際にBank0からBank7まで8Byte同時にデータを読み出し、これをレジスタ112-12の番地0から番地7へ格納する以後、この8Byteを一単位としてフレームと称する。同様に、時刻2の際に、時刻1とは異なるアドレスのBank0からBank7まで8Byte同時にデータを読み出し、レジスタ112-12の番地8から番地15へ格納する。時刻3でも時刻1、時刻2と異なるアドレスのBank0からBank7よりデータを順次読み出し、レジスタ回路112-12の番地16から番地23に格納する。時刻4の際では、時刻1から時刻3とも異なるアドレスのBank0からBank7よりデータを読み出して、レジスタ回路112-12の番地24から番地31に格納する。この時刻4の時点で、1ページのデータを全て収集できたことになる。収集が完了したら、図示せぬシーケンス制御回路107がレディーを、外部に通知してデータ出力許可状態となったことを示す。図10bは、不良データが許容範囲を超えてフラグ情報FLAGが検出される場合第2のアドレスマッピングの場合を示す。図示するように、本実施形態では、上記第1のアドレスマッピングとは異なる第2のアドレスマッピングによりマッピングされたアドレス順序でデータを読み出すことが可能なように構成されている。第2のアドレスマッピングは、最初に読み出されるバンク本例では、Bank0起源のデータが、第1フレームに集中してマッピングされる。仮に、不良データが最初のバンクに集中して発生した場合、これを第1フレームに集中させることにより、その他の第2乃至第4フレームを読み出し可能に救済させることを可能にするものである。勿論、マッピングの仕方は、本例に限るものではなく、適宜必要に応じて選択可能である。第2のアドレスマッピングでは、時刻1の際では、順次Bank0からBank7よりデータを読み出すが、レジスタ112-12の番地0、4、8、12、16、20、24、28にそれぞれ格納する。同様に、時刻2の際では、レジスタ112-12の番地1、5、9、13、17、21、25、29に格納する。続いて、時刻3の際では、レジスタ112-12の番地2、6、10、14、18、22、26、30にそれぞれ格納する。続いて、時刻3読み出し順序3の際では、レジスタ112-12の番地3、7、11、15、19、23、27、31にそれぞれ格納する。読み出しデータの収集が完了したら、第1のアドレスマッピングのときと同様、シーケンス制御回路107がレディーを通知してデータ出力許可状態となったことを外部に示す。上記において、aに示す第1のアドレスマッピングを採用するか、bに示す第2のアドレスマッピングを採用するか否かの切り替えは、データ読み出し動作に先立って読み出されるフラグデータFLAGの状態によって判断される。本例では、このフラグデータFLAGを不揮発に保持するために、1ページに冗長領域として1バイト確保される。例えば、フラグデータFLAGが消去状態0状態であった場合、第1のアドレスマッピングを採用してデータ読み出し動作を行う。一方、フラグデータFLAGが書込み状態1状態であった場合、第2のアドレスマッピングを採用してデータ読み出しを行う。このフラグバイトFLAGは内部処理のためのデータバイトであるため、ユーザが装置外部から直接データの書き換えができないように構成することが好ましい。詳細については、後述する。ただし第一のアドレスマッピング、第二のアドレスマッピングいずれの場合でも記憶装置外部にデータを読み出す場合の順序は不変である。1-11.デコードテーブル次に、図11を用い、本例に係るデコードテーブルついて説明する。上記第1のアドレスマッピングと第2のアドレスマッピングとを実現するために、バイトアドレスBYTEADD信号のデコードテーブルは、図示するように示される。このテーブルを実現するのは、上記図1中のページレジスタ制御回路110およびアレイ制御回路108である。より具体的には、ページレジスタ制御回路110およびアレイ制御回路108は、ページレジスタ回路112が出力するFLAG信号の状態により、メモリコア100へ与えるサイクルアドレスCOLADを変更させ、ページレジスタ112内のレジスタ112-12への格納順序を変更させる。<2.データ制御動作>2-1.マッピングされたデータ読み出し動作次に、図12乃至図16を用い、第1の実施形態に係る半導体記憶装置のマッピングされたデータ読み出し動作について説明する。この説明では、図12に示すフローに沿って説明する。ステップS0ここでは図示を省略するが、このデータ読み出し動作に先立って、半導体記憶装置に接続される制御装置メモリコントローラより、読み出しアドレスおよび読み出し開始コマンドを取り込み、データ読み出し動作が開始される。ステップS200フラグ情報の読み出しまず、シーケンス制御回路107は、1ページデータのうち、冗長領域Col32のフラグ情報FLAGのみをメモリコア100より読み出す。尚、フラグ情報FLAGは、本例では、バンク7に属することとしているが、別途独立してバンクを設けてもよい。上記第1のアドレスマッピングか、第2のアドレスマッピングのいずれを採用するかが判断できれば良い。ステップS201フラグ情報の判定続いて、シーケンス制御回路107は、上記読み出した冗長領域Col32のフラグ情報FLAGの状態を判定する。例えば、フラグ情報がないと判定FLAG0状態:消去状態された場合No、上記第1のアドレスマッピングを採用して、後述するステップS206からステップS209までを実行してページデータを収集する。一方、フラグ情報があると判定FLAG1状態:セット状態された場合Yes、上記第2のアドレスマッピングを採用し、後述するステップS202からS205を実行して、ページデータを収集する。ステップS202続いて、フラグ情報があると判定FLAG1状態:セット状態された場合Yes、シーケンス制御回路107は、上記第2のアドレスマッピングを採用するため、第1フレームとして8バイトのデータCol0481216202428を同時に読み出す。ステップS203続いて、シーケンス制御回路107は、同様に、上記第2のアドレスマッピングを採用するため、第2フレームとして8バイトのデータCol1591317212529を同時に読み出す。ステップS204続いて、シーケンス制御回路107は、同様に、第3フレームとして8バイトのデータCol26101418222630を同時に読み出す。ステップS205続いて、シーケンス制御回路107は、同様に、第4フレームとして8バイトのデータCol37111519232731を同時に読み出し、1ページ分のデータを読み出してこの動作を終了するEnd。ステップS206続いて、フラグ情報がないと判定FLAG0状態:消去状態された場合No、シーケンス制御回路107は、上記第1のアドレスマッピングを採用するため、第1フレームとして8バイトのデータCol01234567を同時に読み出す。ステップS207続いて、シーケンス制御回路107は、同様に、上記第1のアドレスマッピングを採用するため、第2フレームとして8バイトのデータCol89101112131415を同時に読み出す。ステップS208続いて、シーケンス制御回路107は、同様に、第3フレームとして8バイトのデータCol1617181920212223を同時に読み出す。ステップS209続いて、シーケンス制御回路107は、同様に、第4フレームとして8バイトのデータCol2425262728293031を同時に読み出し、1ページ分のデータを読み出してこの動作を終了するEnd。2-2-1.シーケンス本例の場合次に、図13を用い、第1の実施形態に係る半導体記憶装置の上記データ読み出し動作のシーケンスについて説明する。図13は第1の実施形態に係る上記データ読み出し動作のシーケンスである。図13に示すように、まず、時刻0の際に、レディビジィ信号RBxがH状態で、外部のメモリコントローラ図示せずから入力される読み出し開始コマンドCmdをI/Oピンから取り込むと、シーケンス制御回路107は、idle状態からデータ読み出し動作を開始する。続いて、時刻t1の際、レディビジィ信号RBxがL状態となると、シーケンス制御回路107は、まずフラグ情報FLAGの読み出しを開始する。続いて、時刻t2の際、レディビジィ信号RBxがL状態で、シーケンス制御回路107は、フラグ情報FLAGの有無を判定する。ここでは、フラグ情報FLAGが有る場合FLAG1caseを一例に挙げるため、上記第2のアドレスマッピングを採用する。続いて、時刻t3の際、レディビジィ信号RBxがL状態で、シーケンス制御回路107は、第1フレームとして8バイトのデータCol04812162028を8Byte同時に読み出し、ページレジスタPR112の中のバッファに格納させる開始する。続いて、時刻t4の際、レディビジィ信号RBxがL状態で、シーケンス制御回路107は、第2フレームとして8バイトのデータCol1591317212529を8Byte同時に読み出し、ページレジスタPR112の中のバッファに順次格納を開始する。続いて、時刻t5の際、レディビジィ信号RBxがL状態で、シーケンス制御回路107は、第3フレームとして8バイトのデータCol26101418222630を8Byte同時に読み出し、ページレジスタPR112の中のバッファに格納を開始する。続いて、時刻t6の際、レディビジィ信号RBxがL状態で、シーケンス制御回路107は、第4フレームとして8バイトのデータCol37111519232731を8Byte同時に読み出し、ページレジスタPR112の中のバッファに格納を開始する。続いて、時刻t7の際、1ページ分のデータが格納されると全ByteDataReady、レディビジィ信号RBxがH状態となり、シーケンス制御回路107は、idle状態に戻る。2-2-2.シーケンス比較例の場合次に、図14を用い、比較例に係る半導体記憶装置のデータ読み出し動作のシーケンスについて説明する。図14は第1の実施形態と比較するための比較例に係るデータ読み出し動作のシーケンスである。図示するように、比較例では、第1の実施形態のように第1、第2のアドレスマッピングやフラブ情報を有さず、フラグ情報の読み出しFlagReadやフラグ情報の有無の判断Judgeがされることがない点で、上記第1の実施形態と相違する。そのため、比較例では、1ページの32バイトのデータCol01231を8Byteずつ順次、単純に読み出し、ページレジスタPRに格納させる。<3.作用効果>上記第1の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも下記1乃至2の効果が得られる。1読み出しエラーを防止できる。上記のように、本例に係る半導体記憶装置は、1Page読み出し単位の冗長領域に不良データが許容範囲か否かを示すフラグ情報FLAGを有する。そして、データ読み出し動作の際には、まずシーケンス制御回路107は、上記冗長領域Col32のフラグ情報FLAGを含んで読み出すS200。続いて、シーケンス制御回路107は、上記読み出した冗長領域Col32のフラグ情報FLAGの状態を判定するS201。続いて、フラグ情報があると判定FLAG1状態された場合には、上記第2のアドレスマッピングを採用し、後述するステップS202からS205を実行して、ページデータを収集する。ここで、本例の第2のアドレスマッピングでは、最初に読み出されるバンク本例では、Bank0起源のデータが、第1フレームに集中してマッピングされる。そのため、本例のように製造工程中に発生もしくは長期使用中等に発生した故障による不良データが最初のバンクBank0に発生することが多い場合、これを第1フレームに集中させることにより、その他の第2乃至第4フレームを読み出し可能にして救済することができる。より具体的に、例えば、製造工程中に発生もしくは長期使用中等に発生した故障による不良データが最初のバンクBank0に発生した場合の読み出し結果を第一のアドレスマッピングで表すと図15のように示される。図中の×で示すように、この場合では、第1乃至第4フレームのそれぞれに最初のバンクBank0に発生した不良データCol081624が存在する。そのため、このままのアドレスマッピングでは、仮にECCの訂正単位が8Byteと仮定したとき、第1乃至第4フレームのそれぞれにエラー訂正が必要となってエラー訂正回路の負担が増大し、利便性が低減し、1ページ全てが読み出せない読み出しエラーとなるおそれもある。そこで、本例に係る第2のアドレスマッピングを採用した場合には、図16のように示される。図示するように、第2のアドレスマッピングは、Bank0起源のデータが、第1フレームに集中してマッピングされる第1フレーム:Col081624191725。そのため、図中の×で示すように、第1フレームに不良データCol081624が集中してマッピングできる結果、第2乃至第4フレームにはエラー訂正が不要となってエラー訂正回路の負担を低減でき、利便性を向上でき、第2乃至第4フレームを救済できる。従って、1ページ全てが読み出せない読み出しエラーとなるおそれもない点で有利である。例えば、本例のような三次元積層したクロスポイント型の不揮発性半導体記憶装置の場合、固有のダイオードの形成不良などによるクロスポイントフェイルによる支障を排除することができる点で有益である。2歩留り低下を防止できる。上記のように、本例によれば、製造工程中に不良データが発生しても、不良データに起因して歩留まりが低下することを防止できる。また、エラー訂正などの不必要な動作等も不要となるため、これによる性能低下を防止できる。加えて、複雑な構成を新たに加える必要もなく、フラグ情報FLAGを冗長領域に書き込めば良い点で、製造コストの低減に有利であるとも言える。尚、フラブ情報FLAGを冗長領域にセットする具体的な例については、後述第4の実施形態する。また、本例では、データ読み出し動作を一例に挙げて説明したが、1ページがデータ書き込み単位およびデータ消去単位でもある場合には、その他の動作、データ書き込み動作およびデータ消去動作の際でも同様に適用でき、同様の効果を得ることが可能である。[第2の実施形態フラグ情報を外部に通知する一例]次に、図17および図18を用い、第2の実施形態に係る半導体記憶装置およびそのデータ制御方法について説明する。この実施形態は、ページを構成するデータ群に複数の冗長領域を設け、フラグ情報FLAGを外部に通知する経路を有する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。上記第1の実施形態では、読み出すページを構成する8バンクのうち少なくとも1バンクが欠陥により読み出しできなくなった場合に、冗長領域のフラグ情報FLAGの状態によって、データを読み出す順序を変更する。ここで、フラグ情報FLAGは、半導体記憶装置の内部の処理目的でのみ構成される。そのため、半導体記憶装置の外部のユーザ、具体的には制御装置メモリコントローラからは、このフラグ領域FLAGの状態を検知する経路が無い。そこで、この第2の実施形態では、上記の点を考慮して構成するものある。<構成例>全体構成例まず、図17を用い、第2の実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、本例に係る半導体記憶装置は、フラグ情報FLAGが、出力バッファ106-1を介して、IOxに電気的に接続される経路を備える点で、上記第1の実施形態と相違する。そのため、図示せぬコマンド信号が入力されると、データバスDOUT70、ステータス信号STATUS、およびフラグ情報FLAGのいずれかを、外部へ出力することができる。これにより、フラグ情報FLAGの状態1状態or0状態を装置外部に通知することができる。フラグ情報の書式次に、図18を用い、第2の実施形態に係るフラグ情報FLAGが格納される書式について説明する。前記第1実施形態では、フラグ情報FLAGの書式について特に定めていなかったが、本実施形態では、たとえば、図18aに示すように、フラグ情報FLAGを1バイトとして、そのなかの8ビットをさらに固有の情報を記憶するように構成する点で、第1の実施形態と相違する。そのため、図18bに示すように、本例に係るフラグ情報FLAGは、対応するページレジスタ112内の上記レジスタ112-12内に、それぞれ異なる第1乃至第8の領域に独立して、8個のフェイルフラグとして区別して認識されるように格納される点で、第1の実施形態と相違する。第1乃至第8の領域の各フェイルフラグは、バンクに一対一対応するものである。例えば、第1の領域のフェイルフラグは、バンク0の故障不良データの有無を指示する。以下同様に、第2乃至第8の領域のフェイルフラグは、バンク1~バンク7の故障の有無を指示する。ここで、上記第1の実施形態に係るフェイルフラグは、これら8領域のフェイルフラグのOR情報で構成され、いずれか一箇所でフェイルフラグが成立している場合は第2のアドレスマッピングで動作を行い、成立していない場合は第1のアドレスマッピングで動作をさせる。一方、この第2の実施形態では、各バンクのフェイルフラグ情報FLAGを独立して格納させる。これは、フェイルフラグ情報FLAGを装置外部に出力し、第2のアドレスマッピングを使用するためには、図示しない外部の制御装置メモリコントローラが、どのECCフレームにフェイルデータが集中するかをこのフラグ情報FLAGに基づき予め認識するためである。これにより、フラグ情報FLAGに基づき、そのデータ書き込み、データ消去、データ読み出しに必要なデータの管理を行うことが可能となる。より具体的には、例えば、不良が集中するフレームのデータ読み出し結果にあっては、ブランクデータとして認識する、書込み時には当該フレームには有効データを付与しない等のデータ管理の手段を提供することが可能となる。このように、本例によれば、ページを構成するデータ群に複数の冗長領域を設け、フラグ情報FLAGを外部に通知することができる。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記1乃至2と同様の効果が得られる。さらに、本例によれば、下記3に示す効果が得られる。3フラグ情報FLAGを外部に通知することができ、利便性を向上できる。上記図18に示したように、本例に係る構成によれば、ページを構成するデータ群に複数の冗長領域を設けることにより、フラグ情報FLAGを装置の外部に通知することができる。そのため、半導体記憶装置の外部のユーザ具体的には制御装置メモリコントローラから、フラグ領域FLAGの状態を検知することができ、利便性を向上できる点で、有利である。[第3の実施形態更に読み出しデータ長を決定する一例]次に、図19および図20を用い、第3の実施形態に係る半導体記憶装置およびそのデータ制御方法について説明する。この実施形態は、ページを構成するデータ群に複数の冗長領域を設ける形態であって、更に読み出しデータ長を決定する一例に関するものである。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。<構成例>図19を用い、本例に係る半導体記憶装置の全体構成例について説明する。本例は、上記第2の実施形態のさらなる変形として、ページを構成するデータ群に複数の冗長領域を設ける形態であって、更に読み出しデータ長を決定する。そのため、図示するように、本例ではレジスタ回路113を更に備える点で、上記第2の実施形態と相違する。レジスタ回路113は、半導体記憶装置の外部のメモリコントローラ等からのコマンドやデータ付与により、その内容を書き替えることができる揮発性記憶回路から構成される。レジスタ回路113の入力は入力バッファ101の出力に接続され、出力はアドレスバッファ104に接続される。本例では、1ページ読み出し単位で32バイトを、4つの異なるサイクルで読み出すことから、1サイクルは8バイトである。そのため、この8バイトを1単位として、読み出しデータ長を変更すると仮定すると、レジスタ回路113に2ビットを格納することで、その格納したデータ状態により、読み出しデータ長を設定することができる。具体的には、レジスタ回路113に2ビットのレジスタを準備すると、4つの異なる状態を設定できる。例えば、2ビットのレジスタが格納するデータが、00状態である場合には最大の32バイトのデータ長を読み出し、同様に、01状態である場合には24バイト、10状態の場合では16バイト、11のデータ状態では8バイトのデータを読み出すように設定する。<データ読み出し動作>次に、図20を用い、本例に係る半導体記憶装置のデータ読み出し動作について説明する。ここで、本例においても、読み出し単位である1ページは32バイトから構成され、さらに装置内部でのデータ処理目的を目的とし、装置内部でのみそのデータの書き換えが可能かつ装置外部の読み出し可能な複数のフラグ領域からなるとする。冗長領域は前記目的以外でさらに設けることは妨げない。a開始アドレスを番地0とし、読み出しデータ長32バイト不良データがない場合図20aは、ページ読み出し動作に先立って与える読み出し開始アドレスを番地0とし、ページの最終の番地まで32バイトを読み出す例である。まず、データ読み出し動作に先立って、上記レジスタ回路113に設けられた読み出しデータ長を決定するレジスタを予め32バイトにセットして、指定する読み出しデータ長を決める。例えば、このaに示す場合、1ページには不良データがないことから、データ長を変更する必要がない。そのため、外部のメモリコントローラ等は、8バイトの1単位として、第1乃至第4のサイクルを行い、1ページの最終の番地までデータ読み出す。従って、まず、フラグFlagサイクルの実行後、上記第1サイクル、第2サイクル、、、と動作を実行すれば良い。そのため、第1のサイクルの際には、上記と同様に、第1フレームを読み出す。続いて、同様に、第2乃至第4のサイクルの際に、第2乃至第4フレームを順次読み出す。b開始アドレスを番地0とし、読み出しデータ長16バイト第3、第4のサイクルに不良データが集中する場合bに示す場合では、第3、第4のサイクルに不良データが集中するため、データ読み出しの前に、レジスタ回路113に設定されるレジスタを予め16バイトに制限してセットされる。まず、同様に、フラグFlagサイクルとして、上記フラグ情報FLAGビットを読み出す。次に、第1、第2のサイクルの際には、上記と同様に、第1、第2フレームを順次読み出す。一方、続く第3、第4のサイクルの際には、読み出しデータが16バイトに制限されるため、データ読み出しは行われず、これが省略される。c開始アドレスを番地8とし、読み出しデータ長8バイト第1、第3、第4のサイクルに不良データが集中する場合bに示す場合では、第1、第3、第4のサイクルに不良データが集中するため、データ読み出しの前に、開始アドレスを番地8とし、レジスタ回路113に設定されるレジスタを予め8バイトに制限してセットされる。まず、同様に、フラグFlagサイクルとして、上記フラグ情報FLAGビットを読み出す。次に、第1のサイクルの際には、開始アドレスが番地8とされるため、データ読み出しは行われず、これが省略される。第2のサイクルの際には、上記と同様に、第2フレームを順次読み出す。続く第3、第4のサイクルの際には、読み出しデータが8バイトに制限されるため、データ読み出しは行われず、これが省略される。<作用効果>上記のように、第3の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、本例では、下記4に示す効果が得られる。4外部の制御装置が必要とするデータ長のみを取得でき、読み出し時間を低減できる。本例ではレジスタ回路113を更に備える点で、上記第2の実施形態と相違する。そのため、レジスタ回路113にセットする2ビットデータの状態により、読み出し開始アドレスおよび読み出しデータ長を予め設定でき、図示せぬ装置の外部の制御装置メモリコントローラ等が必要とするデータ長のみを取得できる点で、有利である。加えて、上記と同様に製造工程中に発生した欠陥、もしくは長期使用によるメモリセルの劣化に起因する、いわゆるクロスポイント不良により使用できなくなったフレームデータを無駄に読み出す必要がなくなり、外部の制御装置にとって、真に必要なデータ箇所のみを読み出せばよくなるため、読み出し時間を低減できる点で、有利である。より具体的には、上記図20bに示したように、例えば第2のアドレスマッピングを使用して番地16から番地31を含む箇所に前記不良によるデータが集中していることがあらかじめ分かっている場合、図示せぬ制御装置は、まず、読み出しに先立って読み出しデータ長を16バイトに設定する。つまりレジスタ回路113に格納される2ビットデータのレジスタの状態を10状態に設定し、読み出し開始アドレスを0に設定する。続いて、上記データ読み出し動作を行う。このbに示す場合、第1、第2のサイクルの際には、上記と同様に、第1、第2フレームを順次読み出す一方、続く第3、第4のサイクルの際には、読み出しデータが16バイトに制限されるため、データ読み出しは行われず、これが省略される。そのため、上記第2の実施形態のように外部の制御装置がフラグ情報FLAGを検知することができることに加え、本例では1ページ32バイトの全領域を読む必要がなく、必要な第1、第2フレームのみを読み出すことができる。換言すると、第3のサイクルと第4のサイクルを省略して、第2のサイクルのデータ読出しが終了した時点で、必要データがレジスタ112-12に収集し終えている。そのため、半導体記憶装置は、その時点で、読み出し動作を終了して、レディービジーRBx信号によりレディー状態を外部に通知することができる。このように、外部のメモリコントローラ等にとって、不要なサイクルを省略できるため、データ読み出し時間の低減に効果があると言える。[第4の実施形態フラグ情報を準備する一例]次に、図21を用い、第4の実施形態に係る半導体記憶装置およびそのデータ制御方法について説明する。この実施形態は、上記フラグ情報FLAGを準備する一例に関するものである。この説明において、上記第1乃至第3の実施形態と重複する部分の詳細な説明を省略する。上記第1から第3の実施形態を実施するにあたり、フラグ情報FLAGを冗長領域に予め準備して記憶させておく必要がある。ここで、予めとは、例えば、製造工程上で発生した欠陥に起因する場合は工場出荷のタイミングや、長期使用劣化より発生した欠陥に起因する場合には半導体記憶装置に接続された図示せぬ制御装置による任意のタイミング等である。<構成例>上記のように、例えば、製造工程上で発生した欠陥に起因する場合に工場出荷のタイミングで、フラグ情報FLAGをセットする場合には、上記第1、第2の実施形態に係る構成と同様である。この構成により、装置外部から一時的に上記第1のアドレスマッピングを使用するか、上記第2のアドレスマッピングを使用するか否かを選択することができる。その他の構成に関しては、上記第1乃至第4の実施形態と実質的に同様であるため、詳細な説明を省略する。<フラグ情報FLAGの書き込み>次に、図21に沿って、前記フラグ情報を準備するフローについて説明する。ステップS300まず、外部のメモリコントローラ等により、アドレスマッピングを一時的に切り替えるために、ページレジスタ112内のレジスタ112-12の値を変更する。ここでは、例えば、上記第2のアドレスマッピングを選択するようにレジスタ112-12をセットする。ステップS301続いて、必要に応じ、外部のメモリコントローラ等により、上記第3の実施形態で係る読み出しデータ長を変更するレジスタ113が格納するデータの状態を設定する。ここでは、1バンクのデータが連続した4バイトに集中するように構成されているため、少なくとも4バイト長以上に設定すればよい。例えば、構成要件として、ECCの訂正単位内に集中するようにすることである。本形態では、上記と同様の8バイトとする。ステップS302続いて、読み出し開始のカラム番地を指定して、上記と同様のデータ読み出し動作を開始する。このステップの結果の読み出しデータは、レジスタ112-12上に保持される。ステップS303続いて、ページレジスタ112内において、不良データのフェイル許容数Nfailを設定する。不良データのフェイル許容数Nfailは、可変であり、必要に応じて、出荷のタイミングではフェイルビット数計数回路112-9を用いて許容数Nfailを設定しても良い。また、上記任意のタイミングでは、図示せぬ外部に接続された制御装置により設定しても良い。より具体的には、本実施形態では同一バンクから4バイトのデータが読み出されるため、単一のクロスポイントフェイルに起因する期待値と異なるデータは、最大4バイト出力される可能性がある。よって、フェイル許容数Nfailを3バイトに設定すれば、4バイト以上の期待値不一致は前記不良と推定することが可能である。ステップS304続いて、レジスタ112-12上に保持された上記読み出し結果を基に、フェイル許容数以上の期待値と異なるデータフェイルビットを装置内部でカウントする。このフェイルビットのカウントは、同様に、装置内部のフェイルビット数計数回路112-9とフェイルビット数比較回路111とを用いても良いし、図示せぬ外部に接続された制御装置に読み出して計数しても良い。ステップS305続いて、フェイルビット数計数回路112-9とフェイルビット数比較回路111とを用い、上記ステップS303の際に予め設定したフェイル許容数NfailとステップS304の際にカウントしたフェイルビットとを比較し、フェイル許容数Nfailの許容範囲内か否かを判断する。この際、より具体的には、単一の期待値一致不一致の判定だけではなく、複数の期待値一致不一致の判定を行うことによる総合的に判定することにより、不良データが許容範囲内か否かを判断することも可能である。続いて、このステップS305の際に、フェイル許容数Nfailの許容範囲内である判断された場合Yesには、前述のクロスポイント型フェイルの可能性は低く、第1のアドレスマッピングで良く、第2のアドレスマッピングを使用する必要はない。そのため、フラグ情報FLAGを書き込む必要はなく0状態:消去状態、この動作を終了するEnd。ステップS306続いて、上記ステップS305の際に、フェイル許容数Nfailの許容範囲を超えると判断された場合Noには、クロスポイントフェイルの可能性が高くその他必要な不良パターン等からの総合判断を行っても良いため、冗長領域にフラグ情報FLAGを書き込みセットする1状態:セット状態。このフラグ情報FLAGは、通常のメモリセルのデータとは異なる箇所冗長領域に書き込まれる。かつ、フラグデータFLAGは、そのデータを変更すると情報を消失してしまうため、通常のデータ消去時やデータ書き換え時であっても、追記方式は許可されるが、データの書き換えやデータの消去が禁止された領域に書き込まれる。また、通常のデータ書き込みとは異なる方法、例えばコマンドシーケンスを別途設けるなどの方法で、誤って書き込まれることがないように、設定されることがより望ましい。<作用効果>上記のように、第4の実施形態に係る半導体記憶装置およびそのデータ制御方法によれば、少なくとも上記1乃至4と同様の効果が得られる。さらに、本例によれば、上記記載のフラグ情報FLAGをセット等することができるため、欠陥起因の不具合の影響を必要最小限にとどめることができ、半導体記憶装置の利便性向上に寄与できることが明らかある。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"