半導体基板と、前記半導体基板に行列状に配置され、入射光に応じた信号電荷を生成する複数の光電変換部と、前記半導体基板に、列毎に設けられており、対応する列に配置された複数の光電変換部で生成された信号電荷を読み出し、読み出した信号電荷を垂直方向に転送するための複数の垂直転送電極を有する複数の垂直電荷転送部と、前記垂直電荷転送部を制御するタイミング制御部と、前記光電変換部で発生した過剰電荷を前記半導体基板へ排出するオーバーフロードレイン構造と、前記半導体基板に供給する基板電圧を制御する基板電圧制御部とを備え、前記タイミング制御部は、第1電圧を前記垂直転送電極に印加することにより、前記光電変換部から前記垂直電荷転送部へ信号電荷を読み出し、前記第1電圧を前記垂直転送電極に印加した後、前記第1電圧より小さい第2電圧を、前記垂直転送電極に印加し、前記基板電圧制御部は、前記垂直転送電極に前記第2電圧が印加されている間に、前記基板電圧を制御することにより、当該垂直電荷転送部へ読み出された信号電荷の一部を、前記光電変換部及び前記オーバーフロードレイン構造を介して前記半導体基板に排出する固体撮像装置。前記タイミング制御部は、さらに、前記垂直電荷転送部を電荷蓄積状態にする第3電圧と、前記垂直電荷転送部に電位障壁を形成する第4電圧とを前記垂直転送電極に印加することにより、前記信号電荷を垂直方向に転送し、前記第2電圧は、前記第3電圧より大きい請求項1記載の固体撮像装置。前記第2電圧が前記垂直転送電極に印加されているときの前記垂直電荷転送部の電荷蓄積容量は、前記第3電圧が前記垂直転送電極に印加されているときの前記垂直電荷転送部の電荷蓄積容量よりも小さい請求項2記載の固体撮像装置。前記固体撮像装置は、さらに、複数の水平転送電極を有し、前記複数の垂直電荷転送部により垂直方向に転送された信号電荷を水平方向に転送する水平電荷転送部を備え、前記タイミング制御部は、さらに、前記複数の水平転送電極に第5電圧及び第6電圧を印加することにより、前記信号電荷を水平方向に転送し、前記第2電圧は、前記第5電圧と等しい請求項1記載の固体撮像装置。前記第5電圧は、前記第6電圧より大きい請求項4記載の固体撮像装置。半導体基板と、前記半導体基板に行列状に配置され、入射光に応じた信号電荷を生成する複数の光電変換部と、前記半導体基板に、列毎に設けられており、対応する列に配置された複数の光電変換部で生成された信号電荷を読み出し、読み出した信号電荷を垂直方向に転送するための複数の垂直転送電極を有する複数の垂直電荷転送部と、前記光電変換部で発生した過剰電荷を前記半導体基板へ排出するオーバーフロードレイン構造とを備える固体撮像装置の駆動方法であって、第1電圧を前記垂直転送電極に印加することにより、前記光電変換部から前記垂直電荷転送部へ信号電荷を読み出すステップと、前記第1電圧を前記垂直転送電極に印加した後、前記第1電圧より小さい第2電圧を、前記垂直転送電極に印加するステップと、前記垂直転送電極に前記第2電圧が印加されている間に、前記半導体基板に供給する基板電圧を制御することにより、当該垂直電荷転送部へ読み出された信号電荷の一部を、前記光電変換部及び前記オーバーフロードレイン構造を介して前記半導体基板に排出するステップとを含む固体撮像装置の駆動方法。従来技術では、セルの微細化に伴い、感度特性を維持しつつ且つVCCDを細く設計するためには設計マージンを減らす必要がある。しかしながら、PDで生成される信号電荷以外の電荷スミア等のノイズ成分がVCCDに蓄積されることなどにより、想定以上の電荷がVCCDに蓄積された場合、VCCD容量が足りないことにより隣接VCCDへ電荷が漏れこむ。これにより、イメージセンサの特性が悪化するという課題を有していた。そこで本発明は、垂直電荷転送部に蓄積された過剰電荷が隣接する垂直電荷転送部に漏れ込むことを抑制できる固体撮像装置を提供することを目的とする。上記目的を達成するために、本発明の一形態に係る固体撮像装置は、半導体基板と、前記半導体基板に行列状に配置され、入射光に応じた信号電荷を生成する複数の光電変換部と、前記半導体基板に、列毎に設けられており、対応する列に配置された複数の光電変換部で生成された信号電荷を読み出し、読み出した信号電荷を垂直方向に転送するための複数の垂直転送電極を有する複数の垂直電荷転送部と、前記垂直電荷転送部を制御するタイミング制御部と、前記光電変換部で発生した過剰電荷を前記半導体基板へ排出するオーバーフロードレイン構造と、前記半導体基板に供給する基板電圧を制御する基板電圧制御部とを備え、前記タイミング制御部は、第1電圧を前記垂直転送電極に印加することにより、前記光電変換部から前記垂直電荷転送部へ信号電荷を読み出し、前記第1電圧を前記垂直転送電極に印加した後、前記第1電圧より小さい第2電圧を、前記垂直転送電極に印加し、前記基板電圧制御部は、前記垂直転送電極に前記第2電圧が印加されている間に、前記基板電圧を制御することにより、当該垂直電荷転送部へ読み出された信号電荷の一部を、前記光電変換部及び前記オーバーフロードレイン構造を介して前記半導体基板に排出する。この構成によれば、本発明の一形態に係る固体撮像装置は、光電変換部に蓄積された信号電荷を垂直電荷転送部へ読み出した後に、垂直電荷転送部に読み出された信号電荷の一部を、光電変換部及び縦型オーバーフロードレイン構造を介して、半導体基板へ排出できる。さらに、当該固体撮像装置は、第1電圧より低い第2電圧の印加時に、垂直電荷転送部の信号電荷を半導体基板へ排出する。これにより、当該固体撮像装置は、高電圧である第1電圧の印加時に、垂直電荷転送部から半導体基板へ信号電荷の一部を排出する場合に比べて、垂直電荷転送部に残る信号電荷の量を少なくできる。よって、本発明の一形態に係る固体撮像装置は、垂直電荷転送部に蓄積された過剰電荷が隣接する垂直電荷転送部に漏れ込むことを、より一層抑制できる。また、前記タイミング制御部は、さらに、前記垂直電荷転送部を電荷蓄積状態にする第3電圧と、前記垂直電荷転送部に電位障壁を形成する第4電圧とを前記垂直転送電極に印加することにより、前記信号電荷を垂直方向に転送し、前記第2電圧は、前記第3電圧より大きくてもよい。また、前記第2電圧が前記垂直転送電極に印加されているときの前記垂直電荷転送部の電荷蓄積容量は、前記第3電圧が前記垂直転送電極に印加されているときの前記垂直電荷転送部の電荷蓄積容量よりも小さくてもよい。この構成によれば、本発明の一形態に係る固体撮像装置は、直電荷転送部に蓄積された過剰電荷が隣接する垂直電荷転送部に漏れ込むことを、より一層抑制できる。また、前記固体撮像装置は、さらに、複数の水平転送電極を有し、前記複数の垂直電荷転送部により垂直方向に転送された信号電荷を水平方向に転送する水平電荷転送部を備え、前記タイミング制御部は、さらに、前記複数の水平転送電極に第5電圧及び第6電圧を印加することにより、前記信号電荷を水平方向に転送し、前記第2電圧は、前記第5電圧と等しくてもよい。この構成によれば、固体撮像装置で用いる電圧の種類を増加させることなく、垂直電荷転送部に蓄積された過剰電荷が隣接する垂直電荷転送部に漏れ込むことを抑制できる。また、前記第5電圧は、前記第6電圧より大きくてもよい。なお、本発明は、このような固体撮像装置として実現できるだけでなく、固体撮像装置に含まれる特徴的な手段をステップとする固体撮像装置の駆動方法として実現できる。さらに、本発明は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路LSIとして実現したり、このような固体撮像装置を備える撮像装置カメラとして実現したりできる。以上より、本発明は、垂直電荷転送部に蓄積された過剰電荷が隣接する垂直電荷転送部に漏れ込むことを抑制できる固体撮像装置を提供できる。以下、本発明に係る固体撮像装置の実施形態について、図面を参照しながら詳細に説明する。比較例まず、本発明の比較例に係る固体撮像装置について説明する。以下、本発明の比較例に係る固体撮像装置の構成を説明する。図1は、本発明の比較例に係る固体撮像装置の構成を示す図である。図1に示す固体撮像装置100は、インターライン方式CCDイメージセンサである。この固体撮像装置100は、複数の光電変換部101と、複数の垂直電荷転送部102と、水平電荷転送部104と、電荷電圧変換部105と、タイミング制御部106と、信号処理部107と、基板電圧制御部109とを備える。複数の光電変換部101PD:PhotoDiodeは、垂直方向及び水平方向にマトリクス状行列状に配列されている。このPD101は、入射光量に応じた信号電荷を生成する。複数の垂直電荷転送部102以下、VCCDと記載は、列毎に設けられている。このVCCD102は、対応する列に配置された複数のPD101で発生した信号電荷を読み出す。また、VCCD102は、読み出した信号電荷を垂直方向に転送する。また、VCCD102は、複数のPD101で発生した信号電荷を読み出し、読み出した信号電荷を垂直方向に転送するための複数の垂直転送電極を備える。水平電荷転送部104以下、HCCDと記載は、複数のVCCD102により転送された信号電荷を水平方向に転送する。また、HCCD104は、信号電荷を水平方向に転送するための複数の水平転送電極を備える。電荷電圧変換部105は、HCCD104により水平方向に転送された信号電荷を電圧信号に変換する。信号処理部107は、電荷電圧変換部105で変換された電圧信号に信号処理を施し、信号処理後の信号を出力する。タイミング制御部106は、VCCD102及びHCCD104を制御する。このタイミング制御部106は、VCCD102を駆動する駆動信号φV1~φV3と、HCCD104駆動する駆動信号H1及びH2を生成する。駆動信号φV1~V3は、VCCD102が有する複数の垂直転送電極に供給され、駆動信号φH1及びφH2は、HCCD104が有する複数の水平転送電極に供給される。基板電圧制御部109は、基板電圧Vsubを制御する。図2は、図1に示す領域110を拡大した図である。図2に示すように、本比較例ではVCCD102は3相φV1~φV3駆動である。また、1画素に対してVCCD102のゲート電極103垂直転送電極が1つ設けられている一画素一電極の構造である。タイミング制御部106は3値VL、VM、VHの電圧をゲート電極103へ供給する。これらの電圧の大小関係は、VL<VM<VHである。また、タイミング制御部106は、電圧VHをゲート電極103に印加することにより、PD101からVCCD102へ信号電荷を読み出す。また、電圧VMは、VCCD102を電荷蓄積状態にするための電圧であり、電圧VLは、VCCD102に電位障壁を形成するための電圧である。タイミング制御部106は、電圧VM及び電圧VLをゲート電極103に印加することにより、信号電荷を垂直方向に転送する。図3は、図2に示すA0-A1面の断面図である。一般的にCCDイメージセンサでは、N型の半導体基板120にPウェル121が形成され、Pウェル121内にN型のPD101及びN型のVCCD102が形成される。また、固体撮像装置100は、PD101で発生した過剰電荷を半導体基板120へ排出する縦型オーバーフロードレイン構造を有する。具体的には、この縦型オーバーフロードレイン構造は、図3に示すようにPD101からPウェル121を介して半導体基板120に至る経路である。図4は、VCCD102の駆動タイミングを示す図である。本比較例の特徴は、T=t2の読み出し時に基板電圧Vsubを通常の電圧よりも高い電圧に設定することである。ここで、φV1は、ゲート電極V1に印加される駆動信号であり、φV2はゲート電極V2に印加される駆動信号であり、φV3はゲート電極V3に印加される駆動信号である。また、基板電圧Vsubは、半導体基板120に印加される電圧である。基板電圧制御部109は、複数のPD101の1以上から、対応する列のVCCD102へ信号電荷が読み出された後に、基板電圧Vsubを制御することにより、読み出された信号電荷の一部を、PD101及び縦型オーバーフロードレイン構造を介して、半導体基板120に排出する。具体的には、基板電圧制御部109は、ゲート電極103に電圧VHが印加されている間に、基板電圧Vsubを制御することにより、VCCD102へ読み出された信号電荷の一部を、半導体基板120に排出する。図5A、図5B、図6A、図6B、図7A、図7B、図8A及び図8Bは、図4のT=t1~t3におけるPD101及びVCCD102のポテンシャルを模式的に表している。また、図5A、図6A、図7A及び図8Aは、図3に示すC0-C1線に沿ったポテンシャルを示す。図5B、図6B、図7B及び図8Bは、図2に示すB0-B1線に沿ったポテンシャルを示す。また、これらの図に示す、電位P1は、VCCD102間のバリア電位である。電位P2は、PD101とVCCD102との間のバリア電位である。電位P3a及び電位P3bは、PD101と半導体基板120との間のバリア電位である。言い換えると電位P3a及びP3bは、Pウェル121で構成されるOFBオーバーフローバリアの電位である。図5A及び図5Bに示すように、高輝度な被写体を撮影する際に、T=t1では、VCCD102にスミア信号が蓄積される。次に、T=t2において、タイミング制御部106は、ゲート電極V1に読み出しパルスVHを印加する。また、基板電圧制御部109は、読み出しパルスVHの印加と同時に、基板電圧Vsubを、通常の電圧より高い基板引き抜き電圧に設定する。これにより、PD101と半導体基板120とのバリアポテンシャルが高くなる。具体的には、図6A及び図6Bに示す、バリアポテンシャルがP3aからP3bに変化する。これにより、過剰電荷Q0が半導体基板120へ排出される。よって、図7A及び図7Bに示すように、VCCD102に蓄積される電荷はQ1となる。次に、T=t3において、タイミング制御部106は、ゲート電極V1に電圧VMを印加する。これにより、VCCD102は電荷蓄積状態になる。このように、T=t2の過剰電荷の半導体基板120への排出により、図8Bに示すようにQ1がVM印加時のVCCD102の容量Qよりも小さくなる。そのため、従来T=t3で発生していた隣接VCCDへの電荷漏れを抑制できる。第1の実施形態以下、本発明の第1の実施形態に係る固体撮像装置について説明する。上記比較例では、読み出しパルスVHの印加時に基板電圧Vsubを制御したが、本発明の第1の実施形態に係る固体撮像装置は、読み出しパルスVHよりも低い電圧VMsを印加しているときに基板電圧Vsubを制御する。なお、以下では、比較例との相違点を主に説明し、重複する説明は省略する。図9は、本発明の第1の実施形態に係る固体撮像装置200の構成を示す図である。なお、図1と同様の要素には同一の符号を付している。図9に示す固体撮像装置200は、図1に示す固体撮像装置100に対して、タイミング制御部206及び基板電圧制御部209の機能が異なる。また、領域110の拡大図は、図2と同様である。タイミング制御部206は、4値VL、VMs、VM、VHの駆動信号φV1~φV3を生成する。これらの電圧の大小関係は、VL<VM<VMs<VHである。また、電圧VH、電圧、VMs、電圧VM及び電圧VLは、本発明の第1電圧、第2電圧、第3電圧及び第4電圧に相当する。基板電圧制御部209は、PD101から半導体基板120へ電荷を排出する際に、基板電圧Vsubを通常の電圧より高い電圧に設定する。図10は、PD101からVCCD102への電荷読み出し時の駆動タイミングを示している。本実施形態ではメカシャッタによる露光期間/非露光期間の調整は無く、メカシャッタレスの状態である。よって、露光期間の終わりは、読み出しパルスVHの印加タイミングで決定される。また、タイミング制御部206は、露光期間において、VCCD102にスミア等のノイズ成分が蓄積されることを防ぐためゲート電極V1~V3の全てに電圧VLを印加している。また、タイミング制御部206は、読み出しパルスVHをゲート電極103に印加した後、電圧VMsを、ゲート電極103に印加する。そして、基板電圧制御部209は、ゲート電極103に電圧VMsが印加されている間に、基板電圧Vsubを制御することにより、VCCD102へ読み出された信号電荷の一部を、半導体基板120に排出する。図11A、図11B、図12A、図12B、図13A、図13B、図14A及び図14Bは、図10のt1~t4におけるPD101及びVCCD102のポテンシャルを模式的に表している。また、図11A、図12A、図13A及び図14Aは、図3に示すC0-C1線に沿ったポテンシャルを示す。図11B、図12B、図13B及び図14Bは、図2に示すB0-B1線に沿ったポテンシャルを示す。電位P3は、PD101と半導体基板120との間のバリア電位である。図11A及び図11Bに示すように、T=t1において、タイミング制御部206は、VCCD102のゲート電極V1、V2及びV3に電圧VLを印加する。そのため、スミア等のノイズ成分はVCCD102には蓄積されない。次に、図12A及び図12Bに示すように、T=t2において、タイミング制御部206は、ゲート電極V1に電圧VHを印加する。これにより、PD101からVCCD102へ電荷が読み出される。ここで高輝度な被写体を撮像している場合、この電荷読み出し中にスミアがVCCD102に蓄積される。そのため、VCCD102にはスミア信号とPD信号とが混合された信号Q2が蓄積される。次に、T=t3において、読み出し期間が終了する。図13A及び図13Bに示すように、読み出し後、タイミング制御部206は、ゲート電極V1に電圧VMsを印加する。電圧VMsは電圧VMより大きく、電圧VHよりも小さい。また、ゲート電極V1に電圧VMsが印加されたタイミングに同期して、基板電圧制御部209は、基板電圧Vsubを通常の電圧より高い完全引き抜き電圧にする。これにより、ポテンシャルP2はポテンシャルP1よりも高くなるため、過剰電荷Q3がPD101へ移動する。さらに、基板電圧Vsubが完全引き抜き電圧となっているため、この過剰電荷Q3は半導体基板120へ排出される。これら一連の動作により、VCCD102に蓄積される電荷はQ4となる。ここで、Q2=Q3Q4の関係を満たしている。また、この過剰電荷Q3を半導体基板120へ排出する動作を以後、PDドレイン動作と記載する。また、ゲート電極V1に電圧VMを印加したときのVCCD102の容量をQとした場合、PDドレイン動作時は、Q>Q4の関係になるように、ポテンシャルP2を設計する。つまり、電圧VMsがゲート電極103に印加されているときのVCCD102の電荷蓄積容量Q4は、電圧VMがゲート電極103に印加されているときのVCCD102の電荷蓄積容量Qよりも小さい。また、設計パラメータとしては、PD101とVCCD102との間のバリアを形成するP型領域のP型不純物濃度、及び電圧VMsの少なくとも一方を用いることができる。次に、図14A及び図14Bに示すように、T=t4において、タイミング制御部206は、ゲート電極V1に電圧VMを印加する。前述したPDドレイン動作により、蓄積電荷はQ>Q4となっているため、隣接するVCCD102へ電荷が漏れ込むことに起因する画像不良は発生しない。すなわち、一般的に電荷読み出し時にゲート電極103にはVH=12V~13Vといった高い電圧が印加される。そのため、読み出し時電圧VH印加時のVCCD102の容量は蓄積状態VM印加時のVCCD102の容量よりも非常に大きくなる。よって、上述した比較例のように、T=t2の読み出し時に基板電圧Vsubを高く設定した場合には、過剰電荷を半導体基板120へ排出したとしても、VCCD102に残った電荷が電圧VM印加時のVCCD102容量Qよりも大きくなってしまう場合がある。これにより、隣接するVCCD102への電荷の漏れ込みが発生する。一方で、本実施形態に係る固体撮像装置200は、電圧VHよりも低い電圧VMs印加時に過剰電荷を排出する。これにより、固体撮像装置200は、上記電荷の漏れ込みの発生を防ぐことができるので、過剰電荷の排出能力を十分に得ることができる。以上、図面を用いて説明したように、本発明の第1の実施形態に係る固体撮像装置200は、PD101に蓄積された過剰電荷を半導体基板120へ排出する縦型オーバーフロードレイン構造を備えた固体撮像装置に関するものである。VCCD102にはタイミング制御部206より4値の電圧VL/VM/VMs/VHが供給される。電圧VLはVCCD間のバリアポテンシャルの形成に用いられ、電圧VMはVCCD102の電荷蓄積状態の形成に用いられ、電圧VHはPD101からVCCD102への電荷読み出しに用いられる。また、電圧の大小関係は、VL<VM<VMs<VHである。また、本実施形態に係る固体撮像装置200は、VCCD102のゲート電極103に読み出しパルスVHを印加後に、ゲート電極103に電圧VMsを印加し、且つ、基板電圧Vsubを完全引き抜き電圧PD101の電荷を半導体基板120の方向へ完全に排出可能な基板電圧まで高くすることを特徴とする。また、ゲート電極103に電圧VMsを印加している時は、VCCD102間のバリアポテンシャルよりもPD101とVCCD102との間のバリアポテンシャルが高くなる。そのため、固体撮像装置200は、ゲート電極103に電圧VHを印加している時読み出し時にVCCD102に蓄積された電荷量が電圧VMを印加している時のVCCD102の容量Qよりも多い場合においても、VCCD102の過剰電荷をPD101経由で半導体基板120へ排出することが可能となる。第2の実施形態本発明の第2の実施形態では、上述した第1の実施形態の変形例について説明する。具体的には、第2の実施形態では、イメージセンサの前に設置されたメカシャッタによりイメージセンサの露光期間と遮光期間とを制御する場合について説明する。図15は、本発明の第2の実施形態に係る固体撮像装置300の構成を示す図である。図15に示す固体撮像装置300は、メカシャッタ131と、レンズ132と、イメージセンサ133と、画像処理部134と、制御部135とを備える。イメージセンサ133は、上述した第1の実施形態に係る固体撮像装置200と同様の構成である。図16は、本実施形態における、PD101からVCCD102への電荷読み出し時のタイミングを示している。また、図17A及び図17Bは図16のT=t1におけるPD101及びVCCD102のポテンシャルを模式的に表している。また、図17Aは、図3に示すC0-C1線に沿ったポテンシャルを示す。図17Bは、図2に示すB0-B1線に沿ったポテンシャルを示す。また、図16のT=t2~t4におけるポテンシャルは、上述した図12A、図12B、図13A、図13B、図14A及び図14Bと同様である。図17A及び図17Bに示すように、T=t1における露光期間ではメカシャッタ131が開いている状態にある。よって、イメージセンサ133に光が入射する。また、露光期間中、VCCD102は高速転送動作によりVCCD102内で発生したスミア等のノイズ成分を掃き出している。T=t2では、メカシャッタ131が閉じイメージセンサ133は遮光される。また、メカシャッタ131が閉じると同時に、タイミング制御部206は、ゲート電極V1に電圧VHを印加する。これにより、PD101からVCCD102へ電荷が移動する。ここで、メカシャッタ131が開放状態から完全に閉まるまでの時間Tsが限りなく0に近い場合は、この読み出し期間中に強い光がイメージセンサに入射した場合においても、VCCD102にはスミア信号はほぼ蓄積されない。しかしながら、実際にはメカシャッタ131ではある一定の開閉期間が必要である。よって、読み出し期間中にVCCD102にはPD101から読み出された信号の他にスミア信号が蓄積される。T=t3では、読み出し期間終了と同時にPDドレイン動作が開始される。なお、以降の動作は、上述した実施形態2と同様である。以上により、本発明の第2の実施形態に係る固体撮像装置300は、上述した第1の実施形態に係る固体撮像装置200と同様の効果を実現できる。また、PDドレイン動作を行わない場合、メカシャッタ131の開閉期間Tsを短くすることで読み出し期間中に発生するスミア信号を低減可能である。しかしながら、期間Tsを短くするにはメカシャッタ131を高速に動作させるための強力なバネを組み込む必要がある。そうなれば、バネを制御する強力なモータも必要となるため、撮像装置カメラが大型化してしまう。一方、PDドレイン動作を用いることで、メカシャッタ131の開閉期間Tsを短くする必要が無いので、大型なモータが不要となるためカメラの小型化が可能となる。また高性能なメカシャッタ131を必要としないのでカメラの低コスト化にも繋がる。また、PDドレイン動作により、VCCD間の電荷漏れを抑制できることはデバイス特性の観点においても有用である。通常、VCCD102を設計する際、VCCD102に蓄積可能な電荷の容量はPD101の飽和量αとする。つまり、VCCD102に蓄積可能な電荷の容量に、ある一定のマージンαを持たせて設計する。このマージンにより、スミアなどのPD101以外からの信号がVCCD102に蓄積された場合でも、隣接するVCCDパケットへの電荷漏れが生じないようにしている。一方で、PDドレイン動作を用いることで、マージンαを限りなく0に近づけることが可能である。これにより、VCCD102の幅を通常PDドレイン動作を行わない場合よりも細く設計することが可能となる。このようにVCCD102を細くすることで、PD101の面積を大きくできるため、感度の向上が見込まれる。このように、セルサイズの微細化により、感度の低下が問題視される状況下において、高画素で高感度のセンサを実現するためにも本発明は有用である。また、PDドレイン動作によりVCCD102の飽和信号量を規定できるため、PD101の飽和量を制御するために基板電圧を制御する必要がなくなる。一般的に画素加算を行う際に、基板電圧を制御することでPD101の飽和量を小さくする。一方、本実施形態では、PDドレイン動作により飽和信号量を規定できるため、この基板電圧制御が不要となる。これにより、基板電圧を制御のための専用回路も不要となるため、固体撮像装置の面積を縮小できる。また、PDドレイン動作に用いる電圧VMsはVM<VMs<VHの関係を満たす電圧であれば固体撮像装置内の他で用いられている電圧であってもよい。例えば、電圧VMsを水平電荷転送部104HCCDの駆動電圧と兼用してもよい。通常HCCD104は二種類の電圧Ha及びHb:Ha>Hbで駆動される。一般的に、Hb=VMとし、Haに関してはVH/VM/VLとは異なる電圧である。よって、Ha=VMsとすることで新たな電源を用意することなくPDドレイン動作が可能である。また、電圧Ha及び電圧Hbは本発明の第5電圧及び第6電圧に相当する。また、上記説明では、1画素1電極構造を例に説明を行なったが、本発明はこの構造に限らない。例えば、図18に記載しているような、1画素2電極構造に本発明を用いてもよい。1画素2電極構造では、図中のゲート電極V1及びV3に電圧VHを印加することで全てのPD101に対して同時刻に読み出し動作を行うことが可能である。この時、ゲート電極V2及びV4には電圧VLが印加されている。読み出し直後に、第1の実施形態又は第2の実施形態で説明したように、ゲート電極V1及びV3に電圧VMsを印加することでPDドレイン動作が可能である。この1画素2電極構造は、同時刻にPD101の信号を読み出せるため、動きの早い被写体を撮像する際にも画像の歪みが発生しないという利点を有する。以上、本発明の実施形態に係る固体撮像装置について説明したが、本発明は、この実施形態に限定されるものではない。また、上記第1及び第2の実施形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGAFieldProgrammableGateArray、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブルプロセッサを利用してもよい。また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。また、上記第1及び第2の実施形態に係る、固体撮像装置、及びそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ/ローにより表される論理レベル又はオン/オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、不純物領域等の導電型を示すn型及びp型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。更に、本発明の主旨を逸脱しない限り、本実施形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。