絶縁表面上のTFTを含む半導体装置において、前記TFTのチャネル形成領域は、結晶構造であり、且つ、前記TFTのソース領域またはドレイン領域は、主に非晶質構造であることを特徴とする半導体装置。絶縁表面上のTFTを含む半導体装置において、前記TFTのチャネル形成領域は、結晶構造を有し、且つ、前記TFTのソース領域またはドレイン領域の少なくとも上層部分は、非晶質構造を有していることを特徴とする半導体装置。同一の絶縁表面上に画素部及び駆動回路を含む半導体装置において、前記画素部及び前記駆動回路はnチャネル型TFTで形成され、前記nチャネル型TFTのチャネル形成領域は、主に結晶質であり、且つ、前記nチャネル型TFTのソース領域またはドレイン領域は、主に非晶質であることを特徴とする半導体装置。請求項1乃至3のいずれか一において、前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面であることを特徴とする半導体装置。請求項1乃至4のいずれか一において、前記TFTの半導体層は、スパッタ法、PCVD法、LPCVD法、真空蒸着法、または光CVD法により形成されたことを特徴とする半導体装置。請求項1乃至5のいずれか一に記載された半導体装置とは、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末であることを特徴とする半導体装置。絶縁表面上に結晶構造を有する半導体層を形成する工程と、前記結晶構造を有する半導体層上に絶縁層を形成する工程と、前記絶縁層上に導電層を形成する工程と、イオンドーピング法により前記結晶構造を有する半導体層の一部にn型を付与する不純物元素及び水素を同時に添加して非晶質領域を形成する工程と、熱処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはドレイン領域とする工程と、を有することを特徴とする半導体装置の作製方法。請求項7において、前記導電層はゲート電極であり、前記n型を付与する不純物元素及び水素を添加する際、前記導電層をマスクとして前記半導体層の上層部分に添加することを特徴とする半導体装置の作製方法。絶縁表面上に導電層を形成する工程と、導電層上に絶縁層を形成する工程と、前記絶縁層上に結晶構造を有する半導体層を形成する工程と、イオンドーピング法により前記結晶構造を有する半導体層の一部にn型を付与する不純物元素及び水素を添加して非晶質領域を形成する工程と、熱処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはドレイン領域とする工程と、を有することを特徴とする半導体装置の作製方法。請求項7乃至9のいずれか一において、前記熱処理は、100~300°Cの加熱処理であることを特徴とする半導体装置の作製方法。請求項7乃至10のいずれか一において、前記熱処理は、水素雰囲気で100~300°Cの加熱処理であることを特徴とする半導体装置の作製方法。請求項7乃至9のいずれか一において、前記熱処理は、100~300°Cの水素プラズマ処理であることを特徴とする半導体装置の作製方法。請求項7乃至11のいずれか一において、前記結晶構造を有する半導体層は、スパッタ法により成膜した後、結晶化させることを特徴とする半導体装置の作製方法。請求項7乃至13のいずれか一において、前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面であることを特徴とする半導体装置の作製方法。請求項7乃至14のいずれか一において、前記n型を付与する不純物元素及び水素を添加する工程以降の製造プロセス温度が350°C以下であることを特徴とする半導体装置の作製方法。請求項7乃至15のいずれか一において、前記n型を付与する不純物元素及び水素を添加する工程以降の製造プロセスで前記非晶質領域を再結晶化させないことを特徴とする半導体装置の作製方法。上記従来技術によるTFTの作製工程において、基板を400°C以上に加熱しなければならないため、基板としてガラス基板を用いた場合には問題とならないが、プラスチック基板のような低耐熱性基板を用いた場合は、その加熱温度に耐えられないという問題が生じていた。本発明は、さらなる低温プロセス300°C以下、好ましくは250°C以下を実現し、素子形成基板として低耐熱性のプラスチック基板を用いることを可能とするとともに、工程簡略化とスループットの向上を実現することを課題とする。従来、ドーピングの際に形成されるソース領域及びドレイン領域の非晶質部分を数時間の高温熱処理500~600°C、またはレーザ処理によって結晶性を回復させなければ低抵抗化させるのは困難であった。本発明は、このような高温の熱処理やレーザー光の照射を行うことなく、ソース領域またはドレイン領域を低抵抗化させることができるものである。本発明は、イオンドーピング法を用いて結晶構造を有する半導体層結晶質半導体層にn型不純物元素及び水素元素を低加速電圧で添加した後、100~300°C、好ましくは150~250°Cの熱処理を行うことにより、低抵抗なソース領域およびドレイン領域を形成することを特徴としている。即ち、本発明は、短時間、且つ、低温で低抵抗なソース領域およびドレイン領域を形成することができる。本発明において、イオンドーピングの際、n型を付与する不純物元素と同時に添加される水素をソース領域及びドレイン領域に高濃度で存在させることが重要であり、イオンドーピング後に100~300°C、好ましくは150~250°Cの熱処理を行って水素拡散させることによってソース領域またはドレイン領域の低抵抗化を可能とした。なお、イオンドーピング直後、ソース領域及びドレイン領域に含まれる水素濃度は、1×1019~1×1022/cm3、好ましくは、1×1021~1×1022/cm3以上とする。また、本発明において、イオンドーピング以降の工程での熱処理は400°C以下、好ましくは350°C以下とすることが重要である。なぜなら、400°C程度の熱処理を行うと半導体膜中から水素が脱離して抜けてしまうからである。即ち、イオンドーピング以降の工程では、膜中から水素が脱離する熱処理やレーザー光の照射を行わないことを特徴としている。また、本発明において、ソース領域及びドレイン領域は、イオンドーピングにより非晶質化されるが、完全に非晶質化されないようなドーピング条件とすることが好ましい。例えば、低加速電圧10kV以下でドーピングすることによって、ソース領域及びドレイン領域における上層部分は損傷をうけて非晶質となる一方、下層部分には結晶質な構造がある程度残るようにする。即ち、上層部分に向かって不純物元素が高濃度に添加されるようにするとともに、下層部分に向かって不純物元素が低濃度に添加されるようにドーピング条件を適宜調節する。また、非晶質となった上層部分には不純物元素が多く添加され、不純物元素と同時にドーピングされる水素元素も多く添加されると推測できる。即ち、本発明において、水素と不純物元素とを同時にドーピングすることが望ましい。水素だけをドーピングした場合には、質量数やイオン半径が小さいので膜厚の薄い半導体膜を突き抜けてしまい、上層部分のみに添加することは非常に困難である。また、本発明の熱処理100~300°C以降に高温の熱処理を行わなければ、不純物元素がドーピングされて非晶質となった領域非晶質領域とも呼ぶは、TFTの作製完了時において、そのままの状態である。即ち、本発明においては、TFTの作製完了時において、不純物元素がドーピングされないチャネル形成領域は主に結晶構造を有し、ソース領域及びドレイン領域は主に非晶質を有している。従来ではソース領域及びドレイン領域を非晶質のままの状態とすることはなく、熱処理やレーザー光などによって再結晶化させていた。本明細書で開示する発明の構成は、絶縁表面上のTFTを含む半導体装置において、前記TFTのチャネル形成領域は、結晶構造であり、且つ、前記TFTのソース領域またはドレイン領域は、主に非晶質構造であることを特徴とする半導体装置である。望ましくは、前記TFTのチャネル形成領域は、主に結晶質であり、且つ、前記TFTのソース領域またはドレイン領域は、主に非晶質であることを特徴とする半導体装置である。ここで主にとは50以上を指している。少なくとも、前記TFTのチャネル形成領域は、結晶構造を有し、且つ、前記TFTのソース領域またはドレイン領域の少なくとも上層部分は、非晶質構造を有している。また、本発明により300°C以下、好ましくは250°C以下でソース領域及びドレイン領域の低抵抗化を行うことが可能となり、すべてのTFT作製工程を完了できるため、素子形成基板として薄型、軽量で耐衝撃性に優れたプラスチック基板を用いることが可能となる。従来、プラスチック基板は耐熱性の面で限界があるため、プラスチック基板上に特性の優れたTFTを作製することは非常に困難であった。また、本発明は、不純物元素のドーピング後に100~300°C、好ましくは150~250°Cの熱処理を行なえばよく、工程順序は特に限定されない。また、上記熱処理に代えて水素化処理水素プラズマ処理、あるいは水素雰囲気での熱処理等を100~300°C、好ましくは150~250°Cで行えば、さらに高濃度の水素を膜中に含有させることができ、相乗効果を得ることができる。この場合、熱処理工程が削減でき、スループットが向上する。また、水素化処理以外のTFT作製工程、例えば、成膜処理を100~300°Cで行っても同様の効果ソース領域及びドレイン領域の低抵抗化を得ることができる。また、同一基板上における全ての回路、即ち駆動回路と画素TFTをNチャネル型TFTのみで作製すればマスク数の低減となり、歩留まりも向上する。また、本明細書で開示する他の発明の構成は、同一の絶縁表面上に画素部及び駆動回路を含む半導体装置において、前記画素部及び前記駆動回路はnチャネル型TFTで形成することを特徴とする半導体装置である。前記nチャネル型TFTのチャネル形成領域は、主に結晶質であり、且つ、前記nチャネル型TFTのソース領域またはドレイン領域は、主に非晶質であることを特徴としている。また、上記構成において、前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面であることを特徴としている。また、上記構成において、上記半導体層の成膜方法としては、スパッタ法、PCVD法、LPCVD法、真空蒸着法、光CVD法等を用いることが可能であるが、なかでも低温、短時間で成膜可能なスパッタ法が好ましい。また、TFTの構造は特に限定されず、トップゲート型TFTであってもボトムゲート型TFTであってもよい。また、上記構造を実現するための発明の構成は、絶縁表面上に結晶構造を有する半導体層を形成する第1の工程と、前記結晶構造を有する半導体層上に絶縁層を形成する第2の工程と、前記絶縁層上に導電層を形成する第3の工程と、イオンドーピング法により前記結晶構造を有する半導体層の一部にn型を付与する不純物元素及び水素を同時に添加して非晶質領域を形成する第4の工程と、熱処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはドレイン領域とする第5の工程と、を有することを特徴とする半導体装置の作製方法である。なお、これらの工程によりトップゲート型TFTが形成される。上記構成において、前記導電層はゲート電極であり、前記n型を付与する不純物元素及び水素を添加する際、前記導電層をマスクとして前記半導体層の上層部分に添加することを特徴としている。また、本発明の他の発明の構成は、絶縁表面上に導電層を形成する第1の工程と、導電層上に絶縁層を形成する第2の工程と、前記絶縁層上に結晶構造を有する半導体層を形成する第3の工程と、イオンドーピング法により前記結晶構造を有する半導体層の一部にn型を付与する不純物元素及び水素を添加添加して非晶質領域を形成する第4の工程と、熱処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはドレイン領域とする第5の工程と、を有することを特徴とする半導体装置の作製方法である。なお、これらの工程によりボトムゲート型TFTが形成される。上記各構成において、前記熱処理は、100~300°Cの熱処理で行い、非晶質領域を低抵抗化させてソース領域及びドレイン領域とする。また、前記熱処理は、水素雰囲気での熱処理であってもよい。あるいは、上記構成において、前記熱処理は、100~300°Cの水素プラズマ処理で行ってソース領域及びドレイン領域を低抵抗化させてもよい。また、上記各構成において、前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面である。また、上記各構成において、n型を付与する不純物元素及び水素を添加する工程以降の製造プロセス温度が350°C以下、好ましくは300°C以下であることを特徴としている。また、上記各構成において、n型を付与する不純物元素及び水素を添加する工程以降の製造プロセスで前記非晶質領域を再結晶化させないことを特徴としている。また、本発明は、低温での熱処理でソース領域及びドレイン領域の電気抵抗値を低減するものであるため、非常にプラスチック基板に適したものであるが、ガラス基板や石英基板にも適用することができることは言うまでもない。ガラス基板や石英基板に適用する場合においても、プロセス温度の低下によるコスト低減やスループットの向上といった効果が得られる。本発明によれば、低温300°C、好ましくは250°C以下での熱処理数分間によりソース領域及びドレイン領域の低抵抗化が可能となるので、耐熱性の低いプラスチック基板を素子形成基板として用いる場合であっても十分にシート抵抗値が低いソース領域及びドレイン領域を備えたTFTを作製することができる。従って、フレキシブルなプラスチックフィルムの上にTFT素子を形成することも可能である。また、本発明によって、非常に少ない工程数、且つ低温短時間で電気光学装置を作製することができる。そのため、歩留まり及びスループットが向上し、製造コストを低減することが可能である。また、安価な電気光学装置を作製できるようになったことで、それを表示部に用いる様々な電気器具を安価な価格で提供することができる。本発明の実施形態について、以下に説明する。本発明のTFT作製方法の一例を図1に示す。まず、基板101上に下地絶縁膜102を形成する。基板101はプラスチック基板を用い、例えば、ポリイミド、アクリル、PETポリエチレンテレフタレート、ポリカーボネイトPC、ポリアリレートPAR、PEEKポリエーテルエーテルケトン、PESポリエーテルスルホン、PENポリエーテルニトリル、ナイロン、ポリスルホンPSF、ポリエーテルイミドPEI、ポリブチレンテレフタレートPBT等からなるプラスチック基板を用いることができる。ここでは350°Cの熱処理に十分耐え得るポリイミドからなる基板を用いた例を示す。下地絶縁膜102はスパッタ法を用いて成膜する。プラズマCVD法を用いる場合は基板温度を室温~300°Cとして成膜すればよい。次いで、下地絶縁膜102上に非晶質半導体膜を公知の技術スパッタ法、PCVD法、LPCVD法、真空蒸着法、光CVD法等により形成する。次いで、非晶質半導体膜を公知の技術により結晶化させ、結晶質半導体膜を形成する。ただし、プラスチック基板を用いた場合、400°Cを越える熱処理には耐えられないので、レーザー光の照射により結晶化させることが好ましい。なお、レーザー光の照射により結晶化させる場合には、照射する前に非晶質半導体膜の含有水素量を5atom以下とする必要があるため、成膜直後の段階で水素濃度が低い成膜方法、あるいは成膜条件とすることが好ましい。レーザー光としては、エキシマレーザー等の気体レーザーや、YVO4レーザーやYAGレーザーなどの固体レーザーや、半導体レーザーを用いればよい。また、レーザー発振の形態は、連続発振、パルス発振のいずれでもよく、レーザービームの形状も線状、矩形状、円状、楕円状のいずれでもよい。また、使用する波長は、基本波、第2高調波、第3高調波のいずれでもよい。また、走査方法は、縦方向、横方向、斜め方向のいずれでもよく、さらに往復させてもよい。次いで、結晶質半導体膜をパターニングしてTFTの活性層となる半導体層103を形成する。次いで、半導体層103を覆うゲート絶縁膜104を形成する。図1Aゲート絶縁膜104は、スパッタ法あるいはプラズマCVD法を用いて成膜する。次いで、ゲート絶縁膜上にゲート電極105を形成する。図1Bゲート電極105は、スパッタ法で形成した導電膜を所望の形状にパターニングして形成する。次いで、ゲート電極105をマスクとして絶縁膜のエッチングを行い、ゲート絶縁膜106を形成する。図1C次いで、イオンドーピング法を用いてn型を付与する不純物元素リンを自己整合的にドーピングする。図1Dこのドーピングでは、リンと同時に水素を添加することが重要であり、リン及び水素が添加された半導体領域の上層部分は非晶質化される。また、この時の加速電圧は1~20kV程度として行う。ただし、半導体層の下層部分にはある程度の結晶質を残すように、ドーピング条件加速電圧等を適宜調節することが好ましい。また、リンと比較して多く水素が添加するようにドーピング条件ドーピング処理室の圧力等を適宜調節とすることが好ましい。なお、本発明において、イオンドーピングを行う前に絶縁膜のエッチングを行って半導体層の一部を露呈させた後、イオンドーピングを行うほうが、半導体層の下層部分にある程度の結晶質を残すことができるため好ましい。次いで、150~300°Cの熱処理によりソース領域及びドレイン領域の低抵抗化を行う。図1Eこの低温での熱処理により水素が拡散して、ソース領域またはドレイン領域となる半導体領域107を低抵抗化させる。ただし、リンが添加された領域は非晶質状態のままである。この熱処理の温度300°C以下では、ドーピングにより非晶質化した領域の結晶性は回復しない。次いで、層間絶縁膜110を形成し、ソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース領域に電気的に接続するソース配線111、ドレイン領域に電気的に接続するドレイン配線112を形成する。次いで、TFT特性を向上させるために水素化処理を行う。この水素化としては、水素雰囲気中での熱処理、あるいは低温でプラズマ水素化を行う。ここでは水素雰囲気中で350°C、1時間の熱処理を行う。以上の作製工程により、350°C以下のプロセス温度でプラスチック基板上にトップゲート型のTFTが完成する。図1Fなお、水素化処理でプラズマ水素化を低温で行えば、300°C以下のプロセス温度でプラスチック基板上にTFTが完成する。こうして得られたTFTのソース領域またはドレイン領域は、非晶質状態であるにも関わらず、そのシート抵抗が非常に低い値を示している。ドーピング直後のシート抵抗は20kΩ/□以上の値を示すのに対して、低温250°C~350°C、4時間での熱処理後のシート抵抗は、10kΩ/□以下の値を示し、よいものでは5kΩ/□以下と非常に低い値を示した。また、以下のような実験を行った。まず、基板上にアモルファスシリコン膜をスパッタ法で成膜してレーザー処理XeClレーザ、30Hz、1mm/secを行い結晶化させたポリシリコン膜にリンをイオンドープ法を用いて添加した。アモルファスシリコン膜のスパッタ条件は基板温度150°C、成膜圧力を0.4Pa、スパッタ電力を3kW、Ar流量を50sccmとした。また、水素で希釈されたフォスフィンガスを用い、ドーピングのドーズ量はそれぞれ5×1015/cm2、1×1016/cm2、2×1016/cm2、3×1016/cm2として条件を振った。それぞれのドーズ量でリンが添加されたポリシリコン膜が設けられた基板に150°C、250°C、350°C、450°C、550°C比較例とで条件を振った。また、それぞれの温度で4時間の熱処理を行い、その後でそれぞれの電気抵抗値、ここではシート抵抗値を測定した。なお、ポリシリコン膜の膜厚が50nmの測定結果を図7に示し、ポリシリコン膜の膜厚が70nmの測定結果を図8に示し、ポリシリコン膜の膜厚が100nmの測定結果を図9に示した。図7の測定結果に示したように、熱処理後で抵抗が大きく低減する。熱処理温度を150°Cにした場合で、不純物を添加した半導体領域が急激に低抵抗化している。熱処理前と熱処理後を比較した場合、熱処理後のシート抵抗値は、熱処理前の約半分に低減した。これは、膜中を水素が自由自在に拡散しはじめる温度水素ガラスの平衡温度130°C付近によるものだと考えられる。この水素の拡散はダングリングボンド密度が高いほど、不純物元素濃度P濃度が高いほど容易に起こる。また、比較するため、従来と同様に550°Cの熱処理を行った比較例においても抵抗が低減しているが、抵抗が低減した原因は本発明とは異なっており、550°Cという高温熱処理によってドーピングにより非晶質となったドープ領域の結晶性が回復して再結晶化したためと考えられる。図10は、膜厚50nmのポリシリコン膜にリンをドーピングした後でのシリコン膜のラマン散乱スペクトルを示す図である。このドーピングされたシリコン膜はTFTを作製した場合におけるソース領域またはドレイン領域と同一と見なせる。波数500~520/cm―1の範囲において、散乱強度に関して極大値を有している。550°Cでの熱処理により再結晶化されているソース領域またはドレイン領域の極大値に比べて小さく、450°C以下の加熱では、ほとんどが非晶質であることを示している。このことから、TFTを作製した場合、450°C以下の熱処理では、ソース領域及びドレイン領域は再結晶化せず、主に非晶質のままであることが分かる。このように本発明により、ソース領域及びドレイン領域が非晶質であってもシート抵抗値を低くすることができる。本明細書で結晶質とは、シリコン膜のラマン散乱スペクトルにおいて、波数500~520/cm―1の範囲において非常に強いピークを有した結晶構造を指している。一方、非晶質とは、アモルファス状態であることを指している。また、150°Cの熱処理において、時間依存性の実験も行ったところ、初期段階数分でシート抵抗値は大きく減少することを見出した。この実験結果より本発明の熱処理100~300°C、好ましくは150~250°Cに必要な時間は数分程度でも十分である。また、窒素雰囲気下での熱処理と、水素雰囲気下での熱処理とを比較したところ、水素雰囲気下のほうがシート抵抗値が下がった。350°C、4時間の熱処理を窒素雰囲気下で行ったサンプルのシート抵抗は、4834Ω/□の値を示したのに対して、350°C、4時間の熱処理を水素雰囲気下で行ったサンプルのシート抵抗は、3626Ω/□と非常に低い値を示した。また、イオンドーピング法により不純物元素の添加と同時にプロトンを注入して活性化する技術が特開平6-104280号公報に示されているが、イオンドーピング工程と同時に不純物元素及びプロトンが添加された領域は、最終的には結晶化されて多結晶状態となっており、本発明とは異なっている。また、同公報においては、ドーピング直後でシート抵抗値が低いものとなっており、本発明とは異なっている。本発明において、ドーピング直後のシート抵抗値は約20kΩ/□と非常に高い。また、この自己活性化技術は、高いドーズ量及び高い加速電圧によって半導体層が非常に高温となるため、プラスチック基板には不向きである。また、ドーピング法により不純物原子の添加と同時にシリサイドを形成し、ソース領域及びドレイン領域を低抵抗化させる技術が特開平8-181302号公報に示されているが、同様に不純物元素が添加された領域は、結晶化されて多結晶状態となっており、本発明とは異なっている。同公報においては、ドーピング直後でシート抵抗値が低いものとなっており、本発明とは異なっている。また、本発明において、ドーピング直後のシート抵抗値は約20kΩ/□と非常に高い。また、シリサイドを形成するため、シリサイドを形成する金属元素が原因となるTFT特性の低下が懸念される。また、従来のレーザー活性化とは異なり、本発明の低温350°C以下での熱処理は、一度に大量の基板を処理することができるのでスループットが向上する。また、本発明は図1の構造に限定されず、必要があればチャネル形成領域とドレイン領域またはソース領域との間にLDD領域を有する低濃度ドレインLDD:LightlyDopedDrain構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をLDD領域と呼んでいる。さらにゲート絶縁膜を介してLDD領域をゲート電極と重ねて配置させた、いわゆるGOLDGatedrainOverlappedLDD構造としてもよい。また、これらのLDD領域またはGOLD領域に水素元素を高濃度に含む領域または層を形成してもよい。以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。本発明では350°C以下の低温プロセスで画素部および駆動回路をすべてnチャネル型TFTで形成することを特徴としている。そこで、本実施例ではプラスチック基板上に画素TFTを形成する作製工程について以下に説明する。まず、有機物からなるプラスチック基板201を用意する。本実施例では、ポリイミドからなる基板201を用いる。このポリイミドからなる基板の耐熱温度は約399°Cであり、基板自体の色は透明ではなく、褐色である。次いで、基板201上に下地絶縁膜202を形成する。この下地絶縁膜はプロセス温度が300°Cを越えない成膜方法であれば特に限定されず、ここではスパッタ法を用いて形成した。次いで、非晶質半導体膜を形成し、レーザー照射により結晶化させて結晶質半導体膜を形成する。非晶質半導体膜はプロセス温度が300°Cを越えない成膜方法であれば特に限定されず、ここではスパッタ法を用いて形成した。次いで、結晶質半導体膜を所望の形状にパターニングして半導体層203を形成する。次いで、半導体層203を覆うゲート絶縁膜204を形成する。ゲート絶縁膜はプロセス温度が300°Cを越えない成膜方法であれば特に限定されず、ここではスパッタ法を用いて形成した。図2A次いで、ゲート電極205を形成する。図2Bゲート電極205としては、Ta、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。次いで、ゲート電極をマスクとしてゲート絶縁膜を自己整合的にエッチングしてゲート絶縁膜206を形成するとともに、半導体層の一部を露呈させてから半導体層の一部にn型を付与する不純物元素、ここではリンを添加ドーピングして不純物領域207を形成する。図2C本実施例ではゲート絶縁膜のエッチングを行った後にドーピングを行ったが、ゲート電極を形成した後、ゲート絶縁膜を通過させてドーピングを行ってもよい。この場合、不純物元素はゲート絶縁膜を通過し、ゲート電極をマスクとして自己整合的にドーピングされる。次いで、150°C~350°C、少なくとも2分、マージンを考えると10分以上の熱処理を行って、半導体層に含まれる水素の作用によりシート抵抗の低い不純物領域208を形成する。図2D次いで、層間絶縁膜210を形成し、ソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース領域に電気的に接続するソース配線211、ドレイン領域に電気的に接続する画素電極212を形成する。次いで、TFT特性を向上させるために水素化処理を行う。この水素化としては、水素雰囲気中での熱処理350°C、1時間、あるいは低温でプラズマ水素化を行う。以上の作製工程により、400°C以下のプロセス温度でプラスチック基板上にトップゲート型のTFTが完成する。図2E本実施例に従って完成したTFTのソース領域及びドレイン領域は、主に非晶質であるのにシート抵抗値が約5kΩと非常に低い値となった。なお、必要があれば無機絶縁膜からなるパッシベーション膜を形成してもよい。本実施例に従って完成したTFTシングルゲート構造の電気的特性は、良好な値を示した。図18にそのTFT特性V-I特性を示す。また、V-I特性グラフにおける立ち上がり点での電圧値を示すしきい値Vthは、2.33Vとなっている。また、S値は0.357V/dec、移動度μFEは128.8cm2/Vsと優れたものとなっている。TFTを完成させた後、配向膜216a形成、ラビング処理、配向膜216bと対向電極215を備えた対向基板214の貼り合わせ、液晶213注入等の工程を経て反射型液晶表示装置が完成する。ここでは、画素電極212として、反射性を有する金属材料、例えばAl、Ag等を主成分とする材料を用いた。なお、本実施例では反射型の液晶表示装置の例を示したが、画素電極として透明導電膜、例えばITO酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金In2O3―ZnO、酸化亜鉛ZnO等を用いれば透過型液晶表示装置を形成することができる。本実施例で示すNチャネル型TFTを用いてNAND回路、NOR回路のような基本論理回路を構成したり、さらに複雑なロジック回路信号分割回路、オペアンプ、γ補正回路などをも構成することができる。なお、本実施例に示すTFTは、チャネル形成領域となる半導体に周期表の15族に属する元素好ましくはリンもしくは周期表の13族に属する元素好ましくはボロンを添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。また、Nチャネル型TFTを組み合わせてNMOS回路を形成する場合、エンハンスメント型TFT同士で形成する場合以下、EEMOS回路というと、エンハンスメント型とデプレッション型とを組み合わせて形成する場合以下、EDMOS回路というがある。これらの回路を組み合わせて、液晶表示装置の駆動回路を全てNチャネル型TFTで構成することも可能である。本実施例では、水素化での熱処理の際、同時に不純物領域の低抵抗化を行う例を図3に示す。なお、ドーピング工程までは実施例1と同一であるため、詳細な説明は省略する。まず、実施例1に従って、基板301上に下地絶縁膜302、半導体層303、ゲート絶縁膜304を形成する。図3A次いで、実施例1と同様に、ゲート電極305を形成する。図3B。次いで、実施例1と同様に、エッチングしてゲート絶縁膜306を形成する。図3C。次いで、実施例1と同様に、ゲート電極305をマスクとして自己整合的に不純物元素を添加して不純物領域を形成する。図3D次いで、熱処理を行わずに層間絶縁膜310を形成し、ソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース領域に電気的に接続するソース配線311、ドレイン領域に電気的に接続するドレイン電極312を形成する。次いで、TFT特性を向上させるために水素化処理を行う。この水素化としては、水素雰囲気中での熱処理350°C、1~4時間を行う。この水素化と同時にソース領域及びドレイン領域の低抵抗化も行われる。本実施例水素雰囲気中で350°C、4時間の熱処理に従って完成したTFTのソース領域及びドレイン領域は、主に非晶質であるのにシート抵抗値が約3.6kΩと非常に低い値となった。こうして、低温での熱処理でソース領域及びドレイン領域の低抵抗化が可能であることから、活性化のためだけに行われていた熱処理工程を省略し、水素化と同時にソース領域及びドレイン領域の低抵抗化させることができた。なお、本実施例では水素化と同時にソース領域及びドレイン領域の低抵抗化を行った例を示したが、特に限定されず、ドーピング工程以降の工程のうち、100~300°C、好ましくは150~250°Cの熱処理が加えられる工程例えば、層間絶縁膜の成膜、パッシベーション膜の成膜等と同時に行うことが可能である。実施例1では、TFTとしてトップゲート構造のTFT具体的にはプレーナ型TFTを例示したが、本発明はTFT構造に限定されるものではなく、ボトムゲート構造のTFTにも実施できる。本実施例では、代表的には逆スタガTFTに実施する例を図4に示す。まず、有機物からなるプラスチック基板400を用意する。なお、基板からの不純物の拡散を防止してTFTの電気特性を向上させるための下地絶縁膜401を設ける。その下地絶縁膜の材料としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜SiOxNy、またはこれらの積層膜等を100~500nmの膜厚範囲で用いることができ、形成手段としては熱CVD法、プラズマCVD法、蒸着法、スパッタ法、減圧熱CVD法等の形成方法を用いることができる。次いで、単層構造または積層構造を有するゲート配線ゲート電極含む402を形成する。ゲート配線402の形成手段としては熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、スパッタ法等を用いて10~1000nm、好ましくは30~300nmの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線402の材料としては、導電性材料または半導体材料を主成分とする材料、例えばTaタンタル、Moモリブデン、Tiチタン、Wタングステン、クロムCr等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、N型又はP型の導電性を有するポリシリコン等の材料、低抵抗金属材料Cu銅、Alアルミニウム等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。次いで、ゲート絶縁膜を形成する。ゲート絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜SiOxNy、有機樹脂膜BCBベンゾシクロブテン膜、またはこれらの積層膜等を100~400nmの膜厚範囲で用いることができる。下地膜の形成手段としては熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、スパッタ法、塗布法等の形成方法を用いることができる。ここでは図4Aに示すように、積層構造のゲート絶縁膜403a、403bを用いた。下層のゲート絶縁膜403aは、基板やゲート配線からの不純物の拡散を効果的に防止する窒化シリコン膜等を膜厚10nm~60nmの膜厚範囲で形成する。次いで、非晶質半導体膜を成膜する。非晶質半導体膜404としては、シリコンを主成分とする非晶質シリコン膜を20~100nm、より好ましくは20~60nmの膜厚範囲で用いることができる。非晶質半導体膜の形成手段としては熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、スパッタ法等の形成方法を用いることができる。なお、上記ゲート絶縁膜403a、403bと非晶質半導体膜とを大気にさらすことなく連続成膜すれば、不純物がゲート絶縁膜と非晶質半導体膜との界面に混入しないため良好な界面特性を得ることができる。次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニングする。図4Aなお、半導体膜のパターニングを行う工程順序は特に限定されず、例えば不純物元素の添加後に行ってもよい。結晶化処理としては、レーザー光の照射による結晶化方法を用いればよい。また、この結晶化処理の直前に非晶質半導体膜表面の自然酸化膜をバッファーフッ酸等のフッ酸系のエッチャントで除去すると、表面付近のシリコンの結合手が水素終端されて不純物と結合しにくくなり、良好な結晶質半導体膜を形成することができるため好ましい。次いで、結晶質半導体層404上に絶縁層405を形成する。この絶縁層405は不純物元素の添加工程時にチャネル形成領域を保護する。この絶縁層405としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜SiOxNy、有機樹脂膜BCB膜、またはこれらの積層膜等を100~400nmの膜厚範囲で用いることができる。絶縁層405は、公知のパターニング技術、例えば通常の露光や裏面露光等を用いて形成する。図4B次いで、絶縁層405をマスクに用いて、結晶質半導体膜にn型を付与する不純物元素を添加するドーピング工程を行ない、不純物領域406を形成する。図4C半導体材料に対してn型を付与する不純物元素としては、15族に属する不純物元素、例えばP、As、Sb、N、Bi等を用いることができる。この工程では、プラスマドーピング法によりドーピング条件ドーズ量、加速電圧等を適宜設定して表面が露出している結晶質半導体膜にPリンを添加する。他のドーピング方法としてイオン注入法を用いることもできる。また、この不純物領域406は高濃度不純物領域であり、後のソース/ドレイン領域となる。次いで、熱処理150~350°C、1時間以上を行って、半導体層に含まれる水素の作用によりシート抵抗の低い不純物領域407を形成する。本実施例に従って完成したTFTのソース領域及びドレイン領域は、主に非晶質であるのにシート抵抗値が約5kΩと非常に低い値となった。次いで、全面に層間絶縁膜408を形成する。層間絶縁膜408としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機性樹脂膜ポリイミド膜、BCB膜等のいずれか或いはそれらの積層膜を用いることができる。次いで、公知の技術を用いてコンタクトホールを形成した後、配線409、410を形成して、図4Fに示す状態を得る。この配線409、410はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してNチャネル型TFTが完成する。また、上記本実施例においては、活性層のパターニングを絶縁層405の形成前に行う例を示したが、特に限定されず、例えば結晶化工程前、またはドーピング前、または熱処理の後に行ってもよい。また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、TFTのしきい値制御を行う工程チャネルドーピング工程とも呼ぶを加えてもよい。また、本実施例は実施例2と組み合わせることができる。実施例1乃至3のいずれか一により得られるアクティブマトリクス基板を用いて液晶表示パネルを作製する例を以下に示す。図5に示す上面図は、画素部、駆動回路、FPCフレキシブルプリント配線板:FlexiblePrintedCircuitを貼り付ける外部入力端子、外部入力端子と各回路の入力部までを接続する配線81などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板82とがシール材83を介して貼り合わされている。ゲート側駆動回路84と重なるように対向基板側に遮光層86aが設けられ、ソース側駆動回路85と重なるように対向基板側に遮光層86bが形成されている。また、画素部87上の対向基板側に設けられたカラーフィルタ88は遮光層と、赤色R、緑色G、青色Bの各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色Rの着色層、緑色Gの着色層、青色Bの着色層の3色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。ここでは、カラー化を図るためにカラーフィルタ88を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層86a、86bを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所各画素電極の間隙や、駆動回路を遮光してもよい。また、外部入力端子にはベースフィルムと配線から成るFPC89が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることができる。また、上記液晶表示装置におけるブロック図を図6に示す。なお、図6はアナログ駆動を行うための回路構成である。本実施例では、ソース側駆動回路90、画素部91及びゲート側駆動回路92を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。ソース側駆動回路90は、シフトレジスタ90a、バッファ90b、サンプリング回路トランスファゲート90cを設けている。また、ゲート側駆動回路92は、シフトレジスタ92a、レベルシフタ92b、バッファ92cを設けている。なお、シフトレジスタ90a、92aとしては図16に示したシフトレジスタを用いれば良い。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。また、本実施例において、画素部91は複数の画素を含み、その複数の画素に各々TFT素子が設けられている。これらソース側駆動回路90およびゲート側駆動回路92は全てNチャネル型TFTで形成され、全ての回路は図15Aに示したEEMOS回路を基本単位として形成されている。ただし、従来のCMOS回路に比べると消費電力は若干上がってしまう。なお、図示していないが、画素部91を挟んでゲート側駆動回路92の反対側にさらにゲート側駆動回路を設けても良い。また、本実施例は実施例1乃至3のいずれか一と自由に組み合わせることができる。本実施例では画素構造を図11に示し、断面構造を図12に示す。それぞれ、A-A’断面図、B-B’断面図を示した。本実施例では保持容量は、第2の半導体層1002上の絶縁膜を誘電体として、第2の半導体層1002と、容量電極1005とで形成している。なお、容量電極1005は、容量配線1009と接続されている。また、容量電極1005は、第1の電極1004及びソース配線1006と同じ絶縁膜上に同時に形成される。また、容量配線は、画素電極1011、接続電極1010、ゲート配線1007と同じ絶縁膜上に同時に形成される。また、本実施例では、不純物領域1012~1014にはn型を付与する不純物元素が添加されている。なお、1012はソース領域、1013はドレイン領域である。また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスクを1枚増やし、さらにゲート電極と第1の電極及び容量配線を別の工程で形成してもよい。即ち、まず、半導体層と重なりゲート電極となる部分だけを形成し、n型の不純物元素を添加し、低温での熱処理を行った後、ゲート電極と重ねて第1の電極を形成する。この際、コンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第1の電極とのコンタクトを形成する。また、第1の電極と同時にソース配線、容量配線を形成する。こうすることによって第1の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いることが可能となる。また、容量配線に重なる半導体層にn型の不純物元素を添加して保持容量の増加を図ることができる。なお、本実施例は実施例1乃至4のいずれか一と自由に組み合わせることができる。実施例1に示すnチャネル型TFTは、チャネル形成領域となる半導体に周期表の15族に属する元素好ましくはリンもしくは周期表の13族に属する元素好ましくはボロンを添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。また、nチャネル型TFTを組み合わせてNMOS回路を形成する場合、エンハンスメント型TFT同士で形成する場合以下、EEMOS回路というと、エンハンスメント型とデプレッション型とを組み合わせて形成する場合以下、EDMOS回路というがある。ここでEEMOS回路の例を図13Aに、EDMOS回路の例を図13Bに示す。図13Aにおいて、31、32はどちらもエンハンスメント型のnチャネル型TFT以下、E型NTFTというである。また、図13Bにおいて、33はE型NTFT、34はデプレッション型のnチャネル型TFT以下、D型NTFTというである。なお、図13A、Bにおいて、VDHは正の電圧が印加される電源線正電源線であり、VDLは負の電圧が印加される電源線負電源線である。負電源線は接地電位の電源線接地電源線としても良い。さらに、図13Aに示したEEMOS回路もしくは図13Bに示したEDMOS回路を用いてシフトレジスタを作製した例を図14に示す。図14において、40、41はフリップフロップ回路である。また、42、43はE型NTFTであり、E型NTFT42のゲートにはクロック信号CLが入力され、E型NTFT43のゲートには極性の反転したクロック信号CLバーが入力される。また、44で示される記号はインバータ回路であり、図14Bに示すように、図13Aに示したEEMOS回路もしくは図13Bに示したEDMOS回路が用いられる。従って、表示装置の駆動回路を全てnチャネル型TFTで構成することも可能である。なお、本実施例は実施例1乃至5のいずれか一と自由に組み合わせることができる。本実施例は、上記実施例1または実施例3で得られるTFTを用いてELエレクトロルミネセンス表示装置を作製した例について図15を用い、以下に説明する。なお、本実施例は、画素部及び駆動回路に使用するTFTを全てNチャネル型TFTで構成したEL表示装置の例である。同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例但し封止前の状態を図15に示す。なお、駆動回路には基本単位となるCMOS回路を示し、画素部には一つの画素を示す。図15において、1501はプラスチック基板であり、まず、実施の形態に従い、プラスチック基板1501上に下地絶縁膜を形成する。下地絶縁膜上にはNチャネル型TFT1504、Nチャネル型TFT1505からなる駆動回路、Nチャネル型TFTからなるスイッチングTFT1506およびNチャネル型TFTからなる電流制御TFT1507が形成されている。なお、Nチャネル型TFTの説明は実施例1を参照すれば良いので省略する。また、本実施例では、TFTはすべてトップゲート型TFTで形成されている。また、スイッチングTFTはソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造ダブルゲート構造となっているが、特に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、電流制御TFTのドレイン領域の上には第2層間絶縁膜が設けられる前に、第1層間絶縁膜にコンタクトホールが設けられている。これは第2層間絶縁膜にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第2層間絶縁膜にはドレイン領域に到達するようにコンタクトホールが形成され、ドレイン領域に接続された画素電極が設けられている。画素電極はEL素子の陰極として機能する電極であり、周期表の1族もしくは2族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。また、画素電極の端部を覆うように設けられた絶縁膜を本明細書中ではバンクと呼ぶ。バンクは珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が1×106~1×1012Ωm好ましくは1×108~1×1010Ωmとなるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。また、EL素子1505は画素電極陰極、EL層および陽極からなる。陽極は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をEL層と定義する。なお、ここでは図示しないが陽極を形成した後、EL素子1505を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。以降の工程は、公知の技術に従って、発光装置を完成すればよい。また、Nチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてNチャネル型TFTで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でTFT工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのICチップとする場合にも本実施例は実施できる。また、本実施例では、E型NTFTのみを用いて駆動回路を構成したがE型NTFTおよびD型NTFTを組み合わせて形成してもよい。また、本実施例は、上方に発光する例を示したが、EL素子の構成を適宜変更して下方に発光する構造としてもよい。なお、本実施例は、実施例1、実施例2または実施例6と自由に組み合わせることが可能である。また、本実施例ではトップゲート型TFTを用いたが特に限定されず、実施例3に示したような逆スタガ型TFTを用いることもできる。本発明を実施して形成された駆動回路や画素部は様々な電気光学装置アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイに用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイゴーグル型ディスプレイ、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話または電子書籍等などが挙げられる。それらの一例を図16及び図17に示す。図16Aはパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。本発明を画像入力部2002、表示部2003やその他の駆動回路に適用することができる。図16Bはビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明を表示部2102やその他の駆動回路に適用することができる。図16Cはモバイルコンピュータモービルコンピュータであり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。本発明は表示部2205やその他の駆動回路に適用できる。図16Dはゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303等を含む。本発明は表示部2302やその他の駆動回路に適用することができる。図16Eはプログラムを記録した記録媒体以下、記録媒体と呼ぶを用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部2402やその他の駆動回路に適用することができる。図16Fはデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部図示しない等を含む。本発明を表示部2502やその他の駆動回路に適用することができる。図17Aは携帯電話であり、本体2901、音声出力部2902、音声入力部2903、表示部2904、操作スイッチ2905、アンテナ2906等を含む。本発明を表示部2904やその他の駆動回路に適用することができる。図17Bは携帯書籍電子書籍であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表示部3002、3003やその他の駆動回路に適用することができる。図17Cはディスプレイであり、本体3101、支持台3102、表示部3103等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上特に30インチ以上のディスプレイには有利である。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1~7のどのような組み合わせからなる構成を用いても実現することができる。