"行方向と列方向に配列する複数の発光素子と、前記発光素子の各行に設けられた走査線およびリセット線と、前記発光素子の各列に設けられたデータ線と、電源線と、前記走査線、リセット線、データ線および電源線に接続され前記発光素子に電流を供給する画素回路と、前記走査線とリセット線にそれぞれの電圧信号を与える行駆動回路と、前記データ線に電圧信号を与える列駆動回路とを含む表示装置であって、前記画素回路は、信号入力端を備え、前記信号入力端の電圧に応じた電流を生成し、前記リセット線のリセット信号により前記信号入力端の電圧がリセットされる電流生成回路と、ゲートが前記走査線に接続され、第1電流端子が前記データ線に接続された第1のトランジスタと、前記第1のトランジスタの第2電流端子と前記電流生成回路の前記信号入力端の間に接続された第1の容量と、前記第1のトランジスタの前記第2電流端子と固定電位の間に接続された第2の容量と、を含んでおり、前記行駆動回路が、前記リセット線に順にリセット信号を印加して前記電流生成回路の信号入力端の電圧をリセットし、かつ前記列駆動回路が前記データ線にデータ電圧を印加している間に、前記行駆動回路が、前記リセット線にリセット信号が印加されている行の前記走査線に主選択信号を印加し前記第1のトランジスタを導通させて、前記第1と第2の容量の前記第1のトランジスタの前記第2電流端子に接続された端子に前記データ電圧を保持させ、前記走査線の1つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、複数回、前記列駆動回路が前記データ線に基準電圧を印加し、前記行駆動回路が、前記走査線に副選択信号を印加し前記トランジスタを導通させて、前記第1と第2の容量の前記第1のトランジスタの前記第2電流端子に接続された端子に前記基準電圧を保持させることを特徴とする表示装置。前記リセット線へのリセット信号の印加が終了した直後に、前記列駆動回路が前記データ線に前記基準電圧を印加し、前記行駆動回路が前記走査線に1回目の前記副選択信号を印加することを特徴とする請求項1に記載の表示装置。前記走査線の1つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、前記走査線に前記副選択信号が等時間間隔で印加されることを特徴とする請求項1または2に記載の表示装置。前記列駆動回路が前記データ線に前記基準電圧を印加しているすべての期間に、前記行駆動回路が前記走査線に前記副選択信号を印加することを特徴とする請求項1または2に記載の表示装置。前記列駆動回路は、前記データ線に、前記画素回路ごとの前記データ電圧と前記基準電圧を交互に印加することを特徴とする請求項1ないし4のいずれか1項に記載の表示装置。前記電流生成回路が、前記電源に対して前記発光素子と直列に接続される第2のトランジスタと、前記第2のトランジスタのゲートとドレインを接続する第1スイッチと、前記第2のトランジスタと前記発光素子とを接続する第2スイッチとを有し、前記第2のトランジスタのゲートが前記信号入力端であることを特徴とする請求項1ないし5のいずれか1項に記載の表示装置。前記リセット信号が前記第1スイッチをオン、前記第2スイッチをオフにする信号であることを特徴とする請求項6に記載の表示装置。前記第2の容量は前記第1の容量よりも小さいことを特徴とする請求項1ないし7のいずれか1項に記載の表示装置。TFTをスイッチング素子として使用する場合、オフ時には電流が全く流れないことが望ましいが、実際には10-12~10-14A程度のオフ電流以下、Ioffが流れてしまう。図14の画素回路は、VIのタイミングでトランジスタ105がオフになった後は、保持容量109のデータ線側端子は寄生容量113によってデータ電圧を保持するはずである。しかし、画素回路がTFTで構成されている場合、トランジスタ105のオフ電流が寄生容量113に流れ込むためこの端子電圧が変化する。データ線は、大部分の期間データ電圧より高い基準電圧にあるため、オフ電流はデータ線から寄生容量113に向かう方向に流れ、保持容量109のデータ線側端子の電圧が上昇する。それにつれてトランジスタ106のゲート電圧も上昇し、EL素子110の輝度が低下してしまう。オフ電流が画素ごとにばらつくと、輝度の低下に加えて画像にざらついたような輝度むらが生じ、画質が低下する。寄生容量113を第2の保持容量として大きな値にすれば、オフ電流が流れても電圧がほとんど変化しないようになる。しかし、第2の保持容量を大きくするためには画素回路の面積を大きくしなければならず、画素の微細化が困難になる。本発明は、小面積の画素回路を用いながら、オフ電流による保持容量の電圧変化を抑える表示装置の駆動方法を提供することを目的とする。本発明は、行方向と列方向に配列する複数の発光素子と、前記発光素子の各行に設けられた走査線およびリセット線と、前記発光素子の各列に設けられたデータ線と、電源線と、前記走査線、リセット線、データ線および電源線に接続され前記発光素子に電流を供給する画素回路と、前記走査線とリセット線にそれぞれの電圧信号を与える行駆動回路と、前記データ線に電圧信号を与える列駆動回路とを含む表示装置であって、前記画素回路は、信号入力端を備え、前記信号入力端の電圧に応じた電流を生成し、前記リセット線のリセット信号により前記信号入力端の電圧がリセットされる電流生成回路と、ゲートが前記走査線に接続され、第1電流端子が前記データ線に接続された第1のトランジスタと、前記第1のトランジスタの第2電流端子と前記電流生成回路の前記信号入力端の間に接続された第1の容量と、前記第1のトランジスタの前記第2電流端子と固定電位の間に接続された第2の容量と、を含んでおり、前記行駆動回路が、前記リセット線に順にリセット信号を印加して前記電流生成回路の信号入力端の電圧をリセットし、かつ前記列駆動回路が前記データ線にデータ電圧を印加している間に、前記行駆動回路が、前記リセット線にリセット信号が印加されている行の前記走査線に主選択信号を印加し前記第1のトランジスタを導通させて、前記第1と第2の容量の前記第1のトランジスタの前記第2電流端子に接続された端子に前記データ電圧を保持させ、前記走査線の1つに前記主選択信号が印加されたのち次に同じ走査線に前記主選択信号が印加されるまでの期間内に、複数回、前記列駆動回路が前記データ線に基準電圧を印加し、前記行駆動回路が、前記走査線に副選択信号を印加し前記第1のトランジスタを導通させて、前記第1と第2の容量の前記第1のトランジスタの前記第2電流端子に接続された端子に前記基準電圧を保持させることを特徴とする。データ電圧と基準電圧の2種類の電圧を画素に書き込む表示装置の駆動方法において、基準電圧を複数回書き込む事により、トランジスタのリークによる書き込まれた基準電圧の変動があっても、基準電圧のリフレッシュが可能となる。その結果、画素内の基準電圧を保持するための容量を小さくすることができる。又は、トランジスタのリーク電流が多い低コストプロセスの使用が可能となる。図1は本発明の表示装置に用いられる画素回路である。図1の画素回路は、具体的には図14や以下の実施例に挙げる画素回路である。図1の画素回路11は、信号入力端INを持つ電流生成回路10と、ゲートGが走査線SELに接続されドレインDがデータ線DATAに接続された第1のトランジスタTr1と、第1のトランジスタTr1のソースSと電流生成回路10の信号入力端INの間に接続された第1の容量C1と、第1のトランジスタTr1のソースSと電源線VCCの間に接続された第2の容量C2とを含んでいる。ここで、第1のトランジスタTr1のソースとドレインのうち、データ線DATAに接続されたほうをドレインと呼び、第1と第2の容量C1,C2に接続されたほうをソースとよんでいる。トランジスタは、ゲートーソース間の電圧が閾値を超えたときに導通状態となり、Nチャネル型ではソースからドレインに向かって電流が流れ、Pチャネル型ではソースからドレインに向かって電流が流れる。電流の流れる向きによってソースとドレインの位置が決まり、それによって決められたソースとゲートの間の電圧が電流の大きさを決めているといってもよい。図1の第1のトランジスタのように、電流が両方向に流れるように動作するトランジスタは、電流の向きによってソースとドレインの位置が逆転する。しかしそれでは煩わしいので、両方向に電流が流れるようなトランジスタについては、通例は、ソースとドレインの位置をどちらかに便宜的に固定して呼ぶことが多い。以下の説明では、データ線に接続されたほうをドレイン、第1と第2の容量に接続されたほうをソースとした。ソースとドレインの呼称に互換性があるとき、それらの変わりに第1電流端子、第2電流端子と呼ぶこともある。第1のトランジスタTr1はNチャネル型のトランジスタであって、データ線8を第1の容量C1の一端と、第2の容量C1の一端に、接続する第1のスイッチとして機能する。第1のトランジスタTr1は、P1制御信号がHHIGHレベルになると導通し、データ線8の電位これはデータ電圧Vdataと基準電圧Vrefとで切り替わるを画素回路に取り込む。便宜的に、データ線8に接続された端子をソース、第1の容量C1の一端と、第2の容量C2の一端に接続された端子をドレインと呼ぶ。電流生成回路10は、信号入力端INの電圧に応じた電流を生成し、これを出力端OUTから発光素子ELに供給する。信号入力端INの電圧は、走査線SELに選択信号が入ったときに第1のトランジスタTr1と第1の容量C1を介してデータ線DATAから与えられる。この電圧は、第1のトランジスタTr1がオフになった後も第1の容量C1と第2の容量C2によって保持される。第2の容量C2のもう一方の端子は、固定電位に設定されていればよいので、図1では電源線に接続されているが、接地されていてもよい。リセット線RESにリセット信号が入ると、信号入力端INの電圧は、データ線DATAの電圧に依らない電圧にリセットされる。リセット動作とその結果信号入力端INに生じるリセット電圧Vresは、電流生成回路10の具体的な構成によって異なるので、後の実施例で詳しく説明する。図2は、図1の画素回路11が接続されている走査線SEL、リセット線RES、データ線DATAのそれぞれに入力される電圧信号と、第1のトランジスタTr1のソースSの電圧、電流生成回路の電圧入力端INの電圧の時間変化を示すタイミングチャートである。時刻T0からT1の間、リセット線RESにリセット信号Highレベル,以下Hレベルを与え、これによって信号入力端INの電圧をリセット電圧Vresにする。時刻T0からT1の期間をリセット期間TRと呼ぶ。リセット期間TRに、走査線SELには選択信号Hレベルが印加され、データ線DATAからデータ電圧Vdataが第1の容量C1と第2の容量C2のソースに接続された端子に取り込まれる。第1の容量C1にはデータ電圧Vdataとリセット電圧Vresの差が保持され、第2の容量C2にはデータ電圧Vdataと電源電圧Vccの差が保持される。リセット期間TRでデータ電圧を書き込んだ後、時刻T1でリセット信号は終了し、リセット線RESの電圧はLLowレベルに戻る。この結果、信号入力端INはハイインピーダンス状態、つまり、回路の動作の上でどこにも電流が流れ出ずどこからも電流が流れ込まない状態になる。走査線SELはそのまま選択信号Hレベルを維持し、データ線DATAの電圧をデータ電圧Vdataから基準電圧Vrefに切り替えると、第1の容量C1と第2の容量C2の第1のトランジスタのソースに接続されたほうの端子Sは基準電圧Vrefになり、第1の容量C1を介して電流生成回路10の信号入力端INも同じだけ電圧変化を受ける。信号入力端INはリセット電圧Vresに基準電圧Vrefとデータ電圧Vdataの差が上乗せされた電圧VresVref-Vdataになる。このように、時刻T1-T2の期間TSでは電流生成回路10の信号入力端INにデータ電圧が伝達される。この電圧に応じて電流生成回路が電流を生成し発光素子ELに供給する。このようにして発光素子ELはデータ電圧Vdataに応じた輝度で発光する。時刻T2で走査線SELの選択信号が終了し第1のトランジスタTr1がオフになっても、第2の容量C2に基準電圧Vrefが保持されるため、電流生成回路10の信号入力端電圧INは変化しない。この結果発光が維持される。しかし、第1のトランジスタTr1がオフであってもソース-ドレイン間に漏れ電流があると、第1のトランジスタTr1のソースSの電圧が徐々に変化する。時刻T2で画素回路の選択期間が終了しても、それ以降の時間にデータ線には他の画素回路のデータ電圧が印加されるため、データ線の電位は一定ではない。図2のようにデータ線DATAの電圧が平均的に基準電圧Vrefよりも高いと、第1のトランジスタTr1のドレインDからソースSに向かって漏れ電流が流れ、ソースSの電圧が上昇する。それにつれて電流生成回路10の信号入力端電圧INの電圧も上昇する。逆の場合は電圧が下降する。いずれの場合も発光素子の輝度が変化してしまう。そこで、第1の容量C1と第2の容量C2の第1のトランジスタTr1のソースSに接続された端子に基準電圧Vrefを書き込んだ後の画素回路11に対して、データ線DATAを基準電圧VrefにするタイミングT4-T5を設け、それに同期して走査線SELに選択電圧Hレベルを印加し、再度第1のトランジスタTr1を導通させる。これにより保持容量のデータ線側端子の電圧Sが基準電圧Vrefに戻るので、電流生成回路の信号入力端電圧Vinも元に戻り、その結果発光素子の輝度が回復する。同様の動作をT6-T7の期間にも設けるなどして、必要に応じてこの動作を繰り返せば、漏れ電流による信号入力端電圧の変化を任意の程度に小さく押さえることができる。走査線SELは、画素回路11にデータ電圧Vdataを書き込むために、リセット線のリセット信号Hレベルに同期して時刻T0-T1の期間にも選択レベルになる。以下、このリセット信号Hレベルに同期した走査線の選択信号を主選択信号12と呼び、時刻T1-T2,T4-T5,T6-T7などの、データ線の基準電圧Vrefに同期した走査線の選択信号を副選択信号13と呼ぶ。図2のタイミングチャートでは、T0-T1の主選択信号12とT1-T2の副選択信号13は1つの連続したパルスになっている。主選択信号12の印加期間はデータ線にデータ電圧Vdataが印加される期間でもある。また、副選択信号13の印加期間はデータ線に基準電圧Vrefが印加される期間でもある。複数回の副選択信号13のうち、データ電圧Vdataの書き込み直後のTS期間T1-T2に印加される1回めの副選択信号13-1は、電流生成回路の信号入力端にデータ電圧を伝えるために設けられている。これによって発光素子が発光を開始する。期間TTT4-T5,T6-T7に印加される2回め以降の副選択信号13-2,13-3は、漏れ電流による信号入力端の電圧変化を元に戻すために印加される。期間TTはリフレッシュ期間、2回め以降の副選択信号はリフレッシュ信号ともいう。リフレッシュを一定の発光時間をあけて行うために、2回目以降の副選択信号は、1フレーム内で発光期間を等分割するように等時間間隔で印加されることが好ましい。マトリクスディスプレイにおいてはデータ線が1つの列の複数の画素回路にデータ電圧を供給するので、時刻T0-T2の動作は、時刻T2以降、他の画素回路で繰り返される。したがって、データ線DATAにはデータ電圧と基準電圧が交互に印加される。図2において、時刻T3以降、データ線DATAにいろいろなデータ電圧Vdataが現れるのは、他の画素回路にデータ電圧を書き込むからである。リフレッシュ動作は、このような他の画素回路の書き込み動作に伴う基準電圧Vref印加のタイミングを利用して行えばよい。図3-図5は、マトリクスディスプレイの場合のタイミングチャートを描いたものである。各行の走査線SELとリセット線RESカッコ内の1-16は行番号を表す、及び代表的なデータ線の電圧変化を示す。走査線SELの主選択信号12は白いパルス、副選択信号13は斜線を施したパルスで表してある。t0-t16が1フレーム周期で、次のフレームはt16をt0として繰り返される。1フレーム期間は1つの画像を表示するために割り当てられる期間であって、この期間に、各行のリセット線と走査線にそれぞれリセット信号と主選択信号が順に印加されてデータ線からデータ電圧が書き込まれる。ここでは全16行のマトリクスディスプレイを例に取っているが、さらに多い行数であっても同じである。図3は、図2と同じく、各走査線の主選択信号12の直後に副選択信号13-1を連続して印加する場合のタイミングチャートである。t0-t1の期間の前半TRに、まず1行目のリセット線RES1がHレベルになると同時に、走査線SEL1に主選択信号Hレベルが与えられ、データ線DATAにはデータ電圧Vdataが印加される。次いで後半のTS期間でリセット線RES1はLレベルに戻り、走査線SEL1は引き続く副選択信号によりHレベルのままである。このときデータ線DATAは基準電圧Vrefになる。この結果1行目の発光素子が発光を開始する。t1-t2の期間は2行目の走査線SEL2とリセット線RES2におなじHレベルの信号が印加され、データが書き込まれるとともに2行目の発光素子が発光を開始する。以下、各行に順次書き込みと発光開始の走査が行われる。9行目が選択される時刻t8-t9のTS期間に、9行目の走査線SEL9に副選択信号が印加されるのに同期して、1行目の走査線に2回目の副選択信号が印加される。これによって1行目の画素回路の状態がリフレッシュされる。このリフレシュ動作は、次のt9-t10の期間に2行目、t10-t11の期間に3行目というように、順次行われる。副選択信号は1フレーム期間内に2回、各走査線に印加される。図4は、走査線の主選択信号と1回めの副選択信号の間を離した場合のタイミングチャートである。各行の1回めの副選択信号は、次の行の走査線に主選択信号が印加された直後に印加される。主選択信号と1回めの副選択信号の間隔を広げると発光期間が短くなり、全体として輝度が低下する。これを利用してディスプレイの輝度調整ができる。図5は、主選択信号印加後のすべてのTS期間に副選択信号を印加した場合を示す。このように短い時間間隔でリフレシュを行うと、漏れ電流による電圧変化はほとんど生じない。従来は1フレーム期間にわたって、第2の容量C2の電圧を保持する必要があり、C2を小さくすることができなかった。データ線の電圧変動は、C1/C1C2の減衰を伴って電流生成回路の信号入力端に伝わるから、C2を大きくすることは信号の精度を低くする。このため、C2はC1とほぼ同じ程度の大きさに設定されていることが多い。本発明の表示装置は、1フレーム期間内にリフレッシュ動作を入れることで必要な電圧保持時間を短くすることができるので、それに伴ってC2をC1よりもずっと小さくすることができる。1フレーム期間に9回のリフレッシュ動作を行うと、必要な電圧保持時間は1フレームの1/10になり、C2の大きさもC1より約1ケタ小さくなる。リフレッシュ回数を増やせばさらに小さくすることも可能である。画素回路11は、上で説明したとおり、信号入力端を持つ電流生成回路と、ゲートが副走査線に接続されドレインがデータ線に接続されたトランジスタと、このトランジスタのソースと電流生成回路の信号入力端の間に接続された第1の容量と、同じトランジスタのソースと電源の間に接続された第2の容量とを含んでおり、電流生成回路の信号入力端をリセットできるものであればよい。また、以下では発光素子が有機EL素子であるとして説明するが、本発明の表示装置はこれに限定されるものではなく、無機EL素子、LEDなどの他の発光素子を用いた表示装置にも適用することができる。本発明の表示装置は、携帯電話、携帯コンピュータ、スチルカメラ若しくはビデオカメラなどの情報機器、またはそれらの各機能の複数を併せ持つ複合情報機器に取り付けられる。これらの情報機器は、表示装置以外に情報入力部を備えている。例えば、携帯電話の場合には情報入力部は、アンテナを含んで構成される。PDAや携帯PCの場合には、情報入力部はネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には、情報入力部はCCDやCMOSなどによるセンサ部を含んで構成される。1.画素回路の構成図6は図1の回路の具体例であって、本実施例の表示装置に用いられる画素回路とその周囲の信号線を示す図である。図1と同じ部分には同じ符号を付した。電流生成回路10は、図6には、発光素子EL、電流生成回路10を含む画素回路11、それに信号を送る第1の制御信号線走査線P1、第2の制御信号線リセット線P2、データ線8、および電源電圧を与える電源線9の結線が示されている。第1のトランジスタTr1と、第1と第2の容量C1,C2は図1と同じ配置である。第2の容量C2の他端は、電源線9とは異なる電源線を配線しそこに接続されていてもよい。破線で囲んだ部分が図1の電流生成回路10に相当し、第2のトランジスタTr2と、スイッチとして機能する第3および第4のトランジスタTr3,Tr4から構成されている。第2のトランジスタTr2のゲートが電流生成回路10の信号入力端である。第2のトランジスタTr2は、電源に対して発光素子Elと直列に配置され、信号入力端の電圧によって決まるドレイン電流を生成し、発光素子に供給する。発光素子に駆動電流を供給するので、第2のトランジスタを以下では駆動トランジスタと呼ぶ。駆動トランジスタTr2は、ソースが電源線9に接続され、ドレインが第3のトランジスタTr3のドレインに接続され、同時に第4のトランジスタTr4のドレインに接続されている。ゲートは、第1の容量C1の他方の一端と、第3のトランジスタTr3のソースに接続されている。ここでは駆動トランジスタTr2はPチャネル型のMOS-FETである。第3のトランジスタTr3もNチャネル型のトランジスタであって、駆動トランジスタTr2のゲートとドレインの間に配置され、P2制御信号がHレベルになると導通する。第3のトランジスタTr3は後述するオートゼロ動作にために設けられたスイッチ第1スイッチである。第4のトランジスタTr4もNチャネル型のトランジスタであって、ソースは発光素子ELのアノードに接続され、ゲートがILM線に接続される。ILM線のP3制御信号がHレベルになると導通する。第4のトランジスタTr4は発光素子に流れる電流を遮断するスイッチ第2スイッチとして働く。発光素子ELは、アノードとカソードの2つの電極と、それらに挟まれた有機EL発光層を備えている。アノードとカソードのいずれか一方が画素回路11と接続される電極端子となる。図6ではアノードが画素回路11のTr4のソース端子に接続されており、カソードは接地電位GNDに接続されている。電圧はすべて画素回路と対向する側の発光素子電極の接地電位GNDを基準とする。画素回路11には電源線9が接続され、電源線9には一定の電圧VCCが供給される。電源電圧VCCは、行方向または列方向に延びる電源線9によって各画素回路11に配られている。2.表示装置の構成図7は、本発明の第1の実施例である表示装置の、画素とそれに接続される配線群を示す図である。画素1はm行×n列の2次元マトリクスをなして配列し、アクティブマトリクス表示装置を構成している。画素1は、図6に示された画素回路11と発光素子ELとを含んでいる。画素1は、行方向に延びる3本の制御信号線5,6,7によって結線され、列方向に1本のデータ線8によって結線されている。制御信号線5,6,7は、それぞれ図6の3本の制御信号線SEL、RES,ILMに対応する。データ線8は図6のデータ線DATAに対応する。画素1は、実際には、赤R、緑G、青Bの3色をそれぞれ発光する3つの発光素子ELと、それらに電流を供給する3つの画素回路11とから構成されている。データ線8は画素列ごとに1本として描かれているが、実施には1つの画素列にR、G、Bのデータ線が1本ずつ、計3本配されている。画素配列の周辺には、行駆動回路3と列駆動回路4とが配置されている。行駆動回路3からは、各行の制御信号線5にP11~P1m、制御信号線6にP21~P2m、制御信号線7にP31~P3mの制御信号が出力される。図7には描かれていないが、電源線9も画素回路の行または列に沿って配置されている。列駆動回路4の全3n個の出力端子からデータ電圧Vdataと基準電圧Vrefが交互に出力される。データ電圧Vdataは階調レベルに応じた電圧であり、基準電圧Vrefはデータ電圧に関係なく一定の電圧である。これらの信号はデータ線8を介して各列の画素回路に入力される。3.回路の動作図8は、図6の画素回路11の動作を示すタイミングチャートである。画素回路はi行目にあるとし、上から順に、aデータ線8の電圧、bi行の制御信号線5の制御信号P1i、ci行の制御信号線6の制御信号P2i、di行の制御信号線7の制御信号P3i、ei行目の画素回路の第2のトランジスタTr2のゲート電圧Vgi、fj行の制御信号線5の制御信号P1j、gj行の制御信号線6の制御信号P2j、hj行の制御信号線7の制御信号P3j、ij行目の画素回路の第2のトランジスタTr2のゲート電圧Vgj、が描かれている。画素に画像データを書き込んでから次の画像データを書き込むまでの期間が1フレーム期間である。1フレーム期間は、プログラム期間と発光期間に分けられる。プログラム期間は、画素回路にデータ電圧を書き込むための期間であり、Aプリチャージ期間、Bリセット期間、C基準電圧セット期間の3つの期間に分けられる。発光期間は、EL素子に電流を流して発光させる期間であり、D発光保持期間とEリフレッシュ期間の2つの期間に分けられる。以下、A-Eのそれぞれの期間の動作について説明する。Aプリチャージ期間まず、i行のプリチャージ期間Aで制御信号P2iとP3iがHレベルにセットされ、第3のトランジスタTr3第1スイッチと第4のトランジスタTr4第2スイッチがオンになる。駆動トランジスタTr2のソース電圧VsはVCCになっている。駆動トランジスタTr2のゲートとドレインは短絡され、ダイオード接続になる。駆動トランジスタTr2からEL素子に電流が流れ、駆動トランジスタTr2のゲート電圧がEL素子のアノード電圧に等しくなる。このように、プリチャージ期間はそれまでの発光状態の記憶が消されて画素回路が初期化される期間である。図8ではP1iもHレベルになって第1のトランジスタTr1もオンになるが、これは必ずしも必要な動作ではない。プリチャージ期間中、P1iがLowレベル以下Lレベルで第1のトランジスタTr1がオフであってもよい。またこの期間中のデータ線の電圧はどのようなものであってもよい。Bオートゼロサンプリング期間次のオートゼロサンプリング期間Bで、P2iはHレベルのまま、P1iがHレベル、P3iがLレベルにセットされる。第1のトランジスタTr1と第3のトランジスタTr3第1スイッチはオン、第4のトランジスタTr4第2スイッチがオフになる。データ線には、列駆動回路4から、当該画素i行目にあるに対するデータ電圧Vdata=Viが印加される。駆動トランジスタTr2のドレイン電流は、第3のトランジスタTr2を通じて容量C1を充電する。この結果、駆動トランジスタTr2のゲート電圧が上昇し、その結果ドレイン電流が減少する。一定時間の後、駆動トランジスタTr2のゲート-ソース間電圧が閾値電圧Vthに収束し、ドレイン電流はほぼゼロになる。駆動トランジスタTr2に流れる電流によってゲート-ソース間電圧が閾値電圧Vthに収束する過程はオートゼロ動作と呼ばれる。ドレイン電流がほぼゼロになった時点で、容量C1には、データ線8のデータ電圧Viと駆動トランジスタTr2のゲート電圧VCC-Vthとの差、すなわちVCC-Vth-Viの電圧が保持される。このようにリセット期間には、駆動トランジスタTr2のVgsが閾値電圧にリセットされると同時に、容量C1の一端駆動トランジスタTr2に接続された方の端子に閾値電圧が、他端第1のトランジスタTr1に接続された方の端子にデータ電圧が書き込まれる。C基準電圧セット期間次の基準電圧セット期間Cで、P2iがLレベルにセットされ駆動トランジスタTr2のゲートを絶縁する。データ線のデータ電圧VdataはViからVrefに切り替えられる。データ線の電圧変化に伴って、容量C1を通して駆動トランジスタTr2のゲート電位が変化し、駆動トランジスタTr2のゲート-ソース間電圧Vgsは、VthよりVi-Vrefだけ大きな電圧になる。こうして、駆動トランジスタTr2は、閾値電圧のばらつきやその経時変化に関係しない、データ電圧Viにより決められる電流を生成するように設定される。このように、基準電圧セット期間Cは、容量C1の両端電圧が一定のまま一端の電位がデータ電圧Viから基準電圧Vrefに切り替わることにより、データ電圧Viを駆動トランジスタTr2のゲートに伝達する期間である。容量C2の両端にかかる電圧はVCC-Vrefとなり、容量C2はこれ以降、この電圧を保持する。D発光保持期間以上のA-Cでデータ電圧がプログラミングされた後、発光保持期間D1でP1iはLレベルにセットされ、第1のトランジスタTr1がオフになる。これにより、画素とデータ線が切断され、その後データ線が変動しても駆動トランジスタTr2のゲート電圧は変動しない。P3iはHレベルにセットされトランジスタTr4第2スイッチがオンになり、発光が開始される。この時、第1のトランジスタTr1はオフ状態であるが、実際には微少なリーク電流Ioffが流れている。図9は一般的なトランジスタ特性のVg-Id特性を示したグラフであるが、Vgs=0やVgs<0の領域でもIdがゼロにはならない。このIoffにより、C1の両端の電位は、時間の経過とともに徐々に変化していく。本実施例ではVdata>Vrefであり、Vdata≠Vrefの時に、Tr1に電流が流れ、図8に示すように容量C1のデータ線側の電位が上昇していく。同時に、容量C1を通して駆動トランジスタTr2のゲート電位Vgも上昇してしまう。そのため、駆動トランジスタTr2のドレイン電流が減少し、発光素子に流れる電流も減少するため、輝度が低下していく。ここで、容量C2は、容量値が大きいほど容量C1の電位変化を抑えるように働く。E基準電圧再セット期間基準電圧再セット期間Eは、発光期間の途中でデータ線の電位を基準電圧にし、第1のトランジスタTr1を導通させてデータ線の基準電圧を容量C2の一端に伝達する期間である。1回だけ基準電圧の再セットを行うときは、1フレーム期間のほぼ真ん中にそのための期間を設け、それによって分けられる2つの発光保持期間D1とD2の長さが概ね同じになるように設定する。基準電圧再セット期間はA-Cの期間と別に設ける必要はない。i行目の基準電圧再セット期間Eのタイミングを他の行j行目の1回めの副選択期間Cと合わせることで、効率的に基準電圧の再セットを行う事ができる。基準電圧再セット期間Eでは、P1iはHレベルにセットされ、第1のトランジスタTr1がオンになる。これにより、画素とデータ線が再度接続される。再セット期間Eは他の行j行目の再セット期間Cでもあるので、データ線は基準電圧Vrefになっている。このため、容量C1の第1のトランジスタTr1側の端子は、発光保持期間D1中に漏れ電流により変化していた電圧から、基準電圧Vrefに設定しなおされる。その結果、容量C1を通して駆動トランジスタTr2のゲート電位Vgも再度、C基準電圧セット期間に設定した電圧に戻る。減少していた駆動トランジスタTr2のドレイン電流も元に戻るので、低下していた発光素子の輝度を元に戻すことができる。本実施例では、オートゼロサンプリング期間Bが電流生成回路10をリセットするリセット期間図2のTRである。この期間のP1iが主選択信号、P2iがリセット信号に相当する。また、1回目の副選択信号印加期間図2のTSに相当するのは、P2iがLレベルで、かつP1iがHレベル、データ線に基準電圧Vrefが印加される基準電圧セット期間Cである。その次に再びP1iがHレベルになる基準電圧再セット期間Eがリフレッシュ期間図2のTTである。データ線にデータ電圧Viではなく基準電圧Vrefを与えることによってリフレッシュを行うので、いったん書き込んだデータ電圧Viをリフレッシュのために再度データ線に供給する必要はない。また、複数行の走査線に同時に副選択信号を与えて一斉にリフレッシュを行うこともできる。第3のトランジスタTr3の漏れ電流などにより容量C1の電荷が変化していた場合は、データ線から基準電圧Vrefを与えても、駆動トランジスタTr2のゲート電位は回復しない。駆動トランジスタTr2のゲート電位は、容量C1が小さいほど容易に変動する。容量C1の容量値は第3のトランジスタTr3の漏れ電流による1フレーム期間内の電圧変化が無視できる程度に大きくすることが好ましい。逆に、容量C2は小さくてもよく、第1のトランジスタTr1の寄生容量をC2として用いてもよい。本実施例では、基準電圧再セット期間Eは1フレーム内に1回の設定の例を説明したが、複数回設定することも可能である。そのタイミングはデータ線電圧がVrefになっているときであればいつでも可能である。また、基準電圧再セット期間Eを複数回設ける場合、発光保持期間を等分に分割するタイミングで設けることで、本発明の効果が最もよく得ることができる。本実施例によれば、トランジスタのオフリークにより容量C1のデータ線側電位が変化しても、基準電圧再セット期間に基準電圧Vrefに戻すことで、輝度の変化を抑えることが可能となる。その結果、容量C2の値を小さく設計することが可能となり、画素回路の微細化、高精細化や、回路パターンレイアウト自由度を向上させることが可能となる。図10は、図6の駆動トランジスタTr2をNチャネル型トランジスタにしたものである。駆動トランジスタTr2のゲート―ドレイン間に配置されていた第3のトランジスタTr3の接続位置も変え、第4のトランジスタTr4が駆動トランジスタTr2と電源線の間に配置された構成となっている。また、容量C2の第2電極はVCCではなくGNDに接続されている。他の構成は全く同じである。図7のような画素回路にも本発明を適用することができる。図11は本発明の第2の実施例の画素回路、図12はそれに与える各信号のタイミングチャートである。本実施例の画素回路は、図6に示した実施例1の画素回路11に対して、発光期間制御スイッチとなる第4のトランジスタTr4をPチャネル型にし、第1の制御信号線SELから第1のトランジスタTr1と第4のトランジスタTr4に共通のゲート信号を与えるようにしたものである。発光期間制御のための第3の制御信号線ILMは不要となる。図12のタイミングチャートは、プリチャージ期間AでP1iをLレベルにし、P2iのみをHレベルにした点が図8と異なる。第3のトランジスタTr3と第4のトランジスタTr4がオンとなることで、駆動トランジスタTr2がダイオード接続されプリチャージが行われる。オートゼロサンプリング期間BでP1iとP2iの両方をHレベルにすると、第1のトランジスタTr1と第3のトランジスタTr3がオン、第4のトランジスタTr4がオフになる。この結果、第1のトランジスタTr1のソースにデータ線8の電圧Vdata=Viがセットされ、駆動トランジスタTr2のゲートがVcc-Vthにリセットされる。基準電圧セット期間Cで、P1iはHレベルのままP2iをLレベルにすることにより、第1のトランジスタTr1はオン,第3のトランジスタTr3と第4のトランジスタTr4はオフになる。データ線8は基準電圧Vrefになり、この電圧が容量C1,C2に取り込まれ、それによって駆動トランジスタTr2のゲートにデータ電圧Viが設定される。発光保持期間D1、D2ではP1iをLレベルに戻して第1のトランジスタTr1をオフ、第4のトランジスタTr4をオンにする。これにより駆動トランジスタTr2で生成された電流が発光素子ELに流れる。基準電圧再セット期間Eでは、P1iのみをHレベルにし、P2iはLレベルのままにする。第1のトランジスタTr1がオン、第4のトランジスタTr4がオフになる。容量C2の電圧が基準電圧Vrefに回復し、駆動トランジスタTr2のゲート電圧も元に戻る。基準電圧再セット期間中、発光素子への電流供給は停止するが、終了後の発光保持期間D2にはもとの電流が流れるので輝度に変化はない。本実施例においても、P1とP2がともにHレベルになって第1のトランジスタTr1と第3のトランジスタTr3がオンとなるオートゼロサンプリング期間Bが電流生成回路10をリセットするリセット期間図2のTRである。この期間のP1が主選択信号、P2がリセット信号に相当する。P1信号線がオンのままP2信号線がオフになり、データ線に基準電圧が印加される基準電圧セット期間Cが、1回目の副選択信号印加期間図2のTS、基準電圧再セット期間Eがリフレッシュ期間TTである。図13は、本発明の表示装置を組み込んだデジタルスチルカメラシステム50のブロック図である。撮影部51で撮影した映像又はメモリ54に記録された映像を、映像信号処理回路52で信号処理し、表示パネル53で見ることができる。CPU55では、操作部56からの入力によって、撮影部51、メモリ54、映像信号処理回路52などを制御して、状況に適した撮影、記録、再生、表示を行う。"