"設計対象回路のネットリスト中のネットに仮の寄生容量及び0個以上の仮の寄生抵抗が付加された寄生RC付きネットリストを作成するステップと、前記寄生RC付きネットリストを用いて回路シミュレーションを行い、前記ネットにつながるそれぞれの素子端子の電流である素子端子電流及び前記仮の寄生容量の電流である寄生容量電流を算出するステップと、前記寄生容量電流を前記それぞれの素子端子に分配することによって、前記素子端子電流の値を変更するステップと、変更後の前記素子端子電流に基づいて、前記ネットに関する配線幅制約を算出するステップとを含む半導体集積回路の設計方法。請求項1に記載の半導体集積回路の設計方法であって、前記寄生RC付きネットリストを作成するステップは、前記設計対象回路のレイアウトから寄生パラメータを抽出するレイアウトパラメータ抽出処理よりも前に実施される半導体集積回路の設計方法。請求項1又は2に記載の半導体集積回路の設計方法であって、更に、前記配線幅制約を考慮しながら配線処理を行い、前記設計対象回路のレイアウトを作成するステップを含む半導体集積回路の設計方法。請求項3に記載の半導体集積回路の設計方法であって、前記配線幅制約を算出するステップは、前記配線処理を行うステップの最中に、各配線毎に逐次実行される半導体集積回路の設計方法。請求項1乃至4のいずれか一項に記載の半導体集積回路の設計方法であって、前記寄生容量電流を前記それぞれの素子端子に分配するステップは、前記それぞれの素子端子の前記素子端子電流の大きさに応じて、前記寄生容量電流を比例配分するステップを含む半導体集積回路の設計方法。請求項1乃至4のいずれか一項に記載の半導体集積回路の設計方法であって、前記ネットにつながる素子のパラメータであって、当該素子を流れる電流の大きさに寄与するパラメータは、電流寄与パラメータであって、前記寄生容量電流を前記それぞれの素子端子に分配するステップは、前記それぞれの素子端子を有するそれぞれの素子の前記電流寄与パラメータに応じて、前記寄生容量電流を比例配分するステップを含む半導体集積回路の設計方法。半導体集積回路の設計処理をコンピュータに実行させる設計プログラムであって、前記設計処理は、設計対象回路のネットリスト中のネットに仮の寄生容量及び0個以上の仮の寄生抵抗が付加された寄生RC付きネットリストを、記憶装置から読み出すステップと、前記寄生RC付きネットリストを用いて回路シミュレーションを行い、前記ネットにつながるそれぞれの素子端子の電流である素子端子電流及び前記仮の寄生容量の電流である寄生容量電流を算出するステップと、前記寄生容量電流を前記それぞれの素子端子に分配することによって、前記素子端子電流の値を変更するステップと、変更後の前記素子端子電流に基づいて、前記ネットに関する配線幅制約を算出するステップとを含む設計プログラム。上述の典型的な設計プロセスによれば、配線電流値[無負荷]に基づいて配線幅制約が算出される。従って、配線幅制約を満たすようにレイアウトが作成されたとしても、LPE処理後の配線電流値[実負荷]に基づくEM検証の結果はNGとなる可能性が高い。EM検証の結果がNGとなった場合、設計処理は、配置配線工程まで逆戻りする。このことは、設計に要する時間の増大を招く。本発明の1つの観点において、半導体集積回路の設計方法が提供される。その設計方法は、A設計対象回路のネットリスト中のネットに仮の寄生容量及び0個以上の仮の寄生抵抗が付加された寄生RC付きネットリストを作成するステップと、B寄生RC付きネットリストを用いて回路シミュレーションを行い、ネットにつながるそれぞれの素子端子の電流である素子端子電流及び仮の寄生容量の電流である寄生容量電流を算出するステップと、C寄生容量電流をそれぞれの素子端子に分配することによって、素子端子電流の値を変更するステップと、D変更後の素子端子電流に基づいて、ネットに関する配線幅制約を算出するステップと、を含む。本発明の他の観点において、半導体集積回路の設計処理をコンピュータに実行させる設計プログラムが提供される。その設計処理は、A設計対象回路のネットリスト中のネットに仮の寄生容量及び0個以上の仮の寄生抵抗が付加された寄生RC付きネットリストを作成するステップと、B寄生RC付きネットリストを用いて回路シミュレーションを行い、ネットにつながるそれぞれの素子端子の電流である素子端子電流及び仮の寄生容量の電流である寄生容量電流を算出するステップと、C寄生容量電流をそれぞれの素子端子に分配することによって、素子端子電流の値を変更するステップと、D変更後の素子端子電流に基づいて、ネットに関する配線幅制約を算出するステップと、を含む。本発明によれば、寄生RCが考慮された配線幅制約を簡易に求めることが可能となる。その配線幅制約を考慮して設計対象回路のレイアウトを作成することによって、EM検証の結果がNGとなる確率が大幅に低減される。その結果、設計に要する時間が大幅に短縮される。添付図面を参照して、本発明の実施の形態に係る半導体集積回路の設計方法を説明する。図1は、本実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。以下、図1に示されるフローに沿って、本実施の形態に係る半導体集積回路の設計処理を順番に説明する。尚、本実施の形態において、設計対象回路は、例えば、アナログ/カスタムICである。但し、設計対象回路は、それだけに限られない。1.寄生RC付きネットリストの作成ステップS10ステップS10において、設計対象回路のネットリストNET中のネットに、寄生抵抗及び寄生容量以下、まとめて寄生RCと参照されるが付加される。ここで付加される寄生RCは、設計対象回路のレイアウトからLPE処理によって抽出されるものではなく、仮の寄生RCである。仮の寄生RCは、レイアウト決定時に当該ネットに対応する配線に付くと予想される期待値であり、配線幅設計値や基盤の仕様に基づいて見積もられる。ネットリストNET中のネットに仮の寄生RCが付加されることにより、寄生RC付きネットリストNET-RCが作成される。図2は、ネットリストNETで示される回路の一例を概念的に示している。図2において、素子例、トランジスタ1a~1eが、それぞれ、素子端子2a~2eを有している。それら素子端子2a~2eが、同一のネット3につながっている。図3は、図2で示された回路に寄生RCが付加された場合の一例を概念的に示している。図3に示される例では、ネット3内で想定される分岐枝毎に寄生抵抗が付与され、また、想定される分岐点毎に寄生容量が付与されている。但し、この場合、寄生RCの見積もりと寄生RC付きネットリストNET-RCの作成に要する時間が増大してしまう。また、そのような寄生RC付きネットリストNET-RCを用いて後述の回路シミュレーションステップS20を実施する場合、そのシミュレーションに要する時間が増大してしまう。図4は、図2で示された回路に寄生RCが付加された場合の他の例を概念的に示している。図4に示される例では、1個の寄生抵抗RAと1個の寄生容量CAだけが、ネット3内の適当な位置に付与されている。1個の寄生容量CAは、ネット3に付くと予想される寄生容量の総和に相当する。このように簡略化された寄生RCを用いる場合、寄生RCの見積もり、寄生RC付きネットリストNET-RCの作成、及び後述の回路シミュレーションステップS20に要する時間が短縮され、好適である。図5は、図2で示された回路に寄生RCが付加された場合の更に他の例を概念的に示している。ネット3に付与される寄生容量の数は、1個でなくてもよく、数個であってもよい。図5に示される例では、グランド電位側の寄生容量CAと電源電位側の寄生容量CBの2個が、ネット3内の適当な位置に付与されている。また、仮の寄生抵抗は必ずしも付加されなくてもよく、仮の寄生容量だけがネットに付加されてもよい。つまり、仮の寄生容量と0個以上の仮の寄生抵抗が、ネットに付加されればよい。以下の説明では、図4で示された例のように、1個の寄生抵抗RAと1個の寄生容量CAがネット3に付加される場合を考える。但し、他の例の場合でも基本的には同様である。いずれにせよ、本ステップS10は、設計対象回路のレイアウトから寄生パラメータ寄生RCを抽出するLPE処理よりも前に実施される。2.回路シミュレーションステップS20次に、ステップS10で作成された寄生RC付きネットリストNET-RCを用いて回路シミュレーションが実行される。この回路シミュレーションにより、各素子端子2での電流である素子端子電流Itと、ネット3内の寄生容量CAの端子電流である寄生容量電流Icが算出される。そして、算出された素子端子電流Itと寄生容量電流Icを示すシミュレーション結果データSIMが作成される。図6は、素子端子電流Itと寄生容量電流Icを示す概念図である。それぞれの素子端子2での素子端子電流は、It[i]で表される。i=1,2,Nは、ネット3につながるN個の素子端子2のそれぞれの識別番号である。3.素子端子電流の変更ステップS30次に、ステップS20で算出された寄生容量電流Icの全てが、ネット3につながる素子端子2に分配される振り分けられる。そのために、上述のシミュレーション結果データSIMとネットリストNETが参照される。寄生容量電流Icの分配によって、図7に示されるように、素子端子電流It[i]の値が変更される。変更後の素子端子電流は、It’[i]で表される。そして、変更後の素子端子電流It’[i]を示す素子端子電流データETCが作成される。尚、この電流分配においては、ネット3に対する電流の向きも考慮される。例えば、ネット3に流れ込む向きが正の向きとして定義され、ネット3から流れ出す向きが負の向きとして定義される。正の向きの素子端子電流はItp[i]で表され、負の向きの素子端子電流はItn[i]で表される。そして、正の向きの寄生容量電流Icは、同じ正の向きの素子端子電流Itp[i]が流れる素子端子2に分配される。一方、負の向きの寄生容量電流Icは、同じ負の向きの素子端子電流Itp[i]が流れる素子端子2に分配される。寄生容量電流Icを素子端子2へ分配する際の方針としては、様々考えられる。例えば、それぞれの素子端子2の素子端子電流It[i]の大きさに応じて、寄生容量電流Icを比例配分することが考えられる。この場合、変更後の素子端子電流It’[i]は、次の数式1で与えられる。他の例として、素子端子電流It[i]の大きさの代わりに、各素子1に関する素子パラメータに着目することも考えられる。例えばトランジスタのゲート幅WやインダクタのインダクタンスLといった素子パラメータは、当該素子1を流れる電流の大きさに寄与する電流寄与パラメータである。従って、ネット3につながるそれぞれの素子1の電流寄与パラメータに応じて、寄生容量電流Icを比例配分してもよい。尚、既出の図5で示されたように複数の寄生容量がネット3に付加されて、複数の寄生容量電流Icが算出される場合には、それぞれの寄生容量電流Icに関して分配が行われる。4.配線幅制約を考慮してレイアウト作成ステップS40続いて、ステップS40では、設計対象回路のレイアウトが作成される。より詳細には、上記の素子端子電流データETCで示される素子端子電流It’[i]に基づいて、ネット3に関する配線幅制約が算出される。そして、その配線幅制約を考慮しながら配置配線処理placementandroutingが実施され、設計対象回路のレイアウトが作成される。作成されたレイアウトを示すデータは、レイアウトデータLAYである。図8は、ステップS40の一例を示している。図8に示される例では、ステップS40は、配線幅制約データの作成ステップS41と配置配線処理ステップS42とを個別に有している。つまり、配線幅制約データの作成ステップS41と配置配線処理ステップS42とが分離されている。ステップS41:ステップS41では、ネット3に対応する配線でのエレクトロマイグレーションの発生等を防止するための配線幅制約が算出される。そのために、まず、上記の素子端子電流データETCとネットリストNETが参照され、ネット3での電流値が算出される。但し、実際のレイアウトにおいてネット3に対応する配線の分岐がどうなるかは分からない。従って、最も単純には、ネット3に流れ込む素子端子電流It’[i]の総和を、ネット3の電流値として算出することが考えられる。あるいは、ネット3内の分岐に関していくつか又は全ての分岐パターンを想定し、各分岐枝での電流値を算出してもよい。各分岐枝での電流値は、その片側にある素子端子電流It’[i]の和として算出可能である。そして、算出された全電流値のうち最大のものを、ネット3の電流値としてもよい。このようにして得られたネット3の電流値から、ネット3に関する配線幅制約が算出される。電流値から配線幅制約への変換には、あらかじめ用意された対応表または計算式が用いられる。そして、算出された配線幅制約を示す配線幅制約データCONが作成される。尚、上記のステップS30が行われない場合、つまり、寄生容量電流Icの素子端子2への分配が行われない場合、各分岐枝での電流値を素子端子電流It[i]未変更から算出するのは簡単ではない。それは、寄生容量をネット3内のどこに配置するかに依って各分岐枝の電流が変わってしまい、電流値が一意に定まらないからである。本実施の形態では、寄生容量電流Icが素子端子2に分配されるため、各分岐枝での電流を、その片側にある素子端子電流It’[i]の和として簡単に算出することが可能となる。また、分岐枝の左右の素子端子電流It’[i]の和が一致する。ステップS42:次に、配線幅制約データCON及びネットリストNETが読み込まれ、配線幅制約データCONで示される配線幅制約を考慮しながら配置配線処理が実行される。その結果、設計対象回路のレイアウトが作成され、レイアウトデータLAYが出力される。このステップS42には、市販のレイアウトツールを使用することも可能である。<変形例>図9は、ステップS40の変形例を示している。図9に示される例では、配置配線処理の最中に、各配線毎に配線幅制約が逐次算出されるステップS45。より詳細には、配置配線処理中に、現在引いている配線につながっている素子端子2が抽出される。続いて、素子端子電流データETCを参照することにより、抽出された素子端子2のそれぞれの素子端子電流It’[i]の総和が算出される。続いて、算出された総電流値から、現在引いている配線に関する配線幅制約が算出される。電流値から配線幅制約への変換には、あらかじめ用意された対応表または計算式が用いられる。そして、その配線幅制約を満たすように、現在引いている配線のレイアウトが決定される。このような処理の繰り返しにより、設計対象回路のレイアウトが作成され、レイアウトデータLAYが出力される。本変形例によれば、分岐枝毎に異なる配線幅制約を適用することが可能である。ネット3全体に対して同じ配線幅制約が均一に適用される場合に比べて、精密な解析が可能となる。また、配線幅制約が緩和されるため、配線幅がいたずらに広くなることが抑制され、レイアウト面積が縮小される。尚、配線幅制約計算において、各分岐枝の電流値を計算する際にネット内を抵抗網として解析してもよい。5.検証処理ステップS50レイアウト作成後、LPE処理が実施され、レイアウトデータLAYから寄生RCが抽出される。その後、LPE処理によって得られた寄生RCが付加されたネットリスト寄生RC付きネットリストを用いて回路シミュレーションが行われ、配線電流値[実負荷]が算出される。そして、その配線電流値[実負荷]に基づいて、EM検証が実施される。EM検証の結果がNGとなった場合、設計処理は、配置配線工程まで逆戻りする。上述の通り、本実施の形態によれば、寄生RCが考慮された配線幅制約を簡易に求めることが可能である。その配線幅制約を考慮して設計対象回路のレイアウトを作成することによって、ステップS50でのEM検証の結果がNGとなる確率が大幅に低減される。その結果、設計に要する時間が大幅に短縮される。尚、従来の設計フローで作成されたレイアウトデータに対して、本実施の形態で得られる配線幅制約データCONを用いてEM検証配線幅検証を行ってもよい。この場合、LPE処理を伴わないEM検証が実現され、検証に要する時間が大幅に短縮される。6.設計システム以上に説明された本実施の形態に係る設計処理は、コンピュータシステム設計システムにより実現され得る。図10は、本実施の形態に係る設計処理を実行する設計システム100の構成を示すブロック図である。設計システム100は、処理装置200と記憶装置300を備えている。処理装置200は、CPUを含む。記憶装置300は、RAMやHDDを含む。記憶装置300には、ネットリストNET、寄生RC付きネットリストNET-RC、シミュレーション結果データSIM、素子端子電流データETC、配線幅制約データCON、レイアウトデータLAY、等が格納される。また、記憶装置300には、設計プログラムPROGが格納される。設計プログラムPROGは、本実施の形態に係る設計処理をコンピュータ処理装置200に実行させるコンピュータプログラムである。設計プログラムPROGは、コンピュータ読み取り可能な記録媒体に記録されていてもよい。処理装置200は、寄生RC付きネットリスト作成部10、回路シミュレーション部20、素子端子電流変更部30、配線幅制約データ作成部41、レイアウト作成部42、レイアウト作成部45、及び検証処理部50といった機能ブロックを備えている。これら機能ブロックは、処理装置200が設計プログラムPROGを実行することにより実現される。各機能ブロックは、記憶装置300から必要なデータを読み出し、所定のデータ処理を実行し、作成したデータを記憶装置300に格納する。具体的には、寄生RC付きネットリスト作成部10は、上述のステップS10を実行する。回路シミュレーション部20は、上述のステップS20を実行する。素子端子電流変更部30は、上述のステップS30を実行する。配線幅制約データ作成部41は、上述のステップS41を実行する。レイアウト作成部42は、上述のステップS42を実行する。レイアウト作成部45は、上述のステップS45を実行する。検証処理部50は、上述のステップS50を実行する。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。"