互いに独立に動作するNNは2以上の整数個の単位領域に区分された半導体チップと、前記半導体チップの動作を制御する制御チップと、前記制御チップの端子群と電気的に接続される複数の第1外部端子と、前記半導体チップの端子群と電気的に接続される複数の第2外部端子とを含む複数の外部端子と、を備え、前記N個の単位領域は、前記複数の第2外部端子のうち互いに異なるN個の第2外部端子と前記端子群を介してそれぞれ接続されるとともに、前記半導体チップ上の互いに共通のN本の内部配線とそれぞれ接続され、各々の前記単位領域は、前記複数の単位領域のうちモニタ対象とすべき1個の単位領域を選択する第1の選択情報と、複数の内部信号のうちモニタ対象とすべきN個の内部信号を選択する第2の選択情報とを保持するレジスタと、前記レジスタの前記第1の選択情報に基づいて選択的に活性化され、前記レジスタの前記第2の選択情報に基づいて選択された前記N個の内部信号を前記N本の内部配線に出力するとともに、前記N本の内部配線のうちの対応する1本の内部配線を経由して伝送される1個の内部信号を、対応する1個の前記第2外部端子に出力する回路部と、を備えることを特徴とする半導体装置。半導体チップと、前記半導体チップの動作を制御する制御チップと、前記制御チップの端子群と電気的に接続される複数の第1外部端子と、前記半導体チップの端子群と電気的に接続される複数の第2外部端子とを含む複数の外部端子と、を備え、前記半導体チップは、少なくとも、前記半導体チップの複数の内部信号のうちNNは2以上の整数個の内部信号を選択する選択情報を保持するレジスタと、前記レジスタの前記選択情報に基づいて選択された前記N個の内部信号を、N本の内部配線を経由して前記複数の第2外部端子のうち対応するN本の第2外部端子に出力する回路部と、を備えることを特徴とする半導体装置。前記回路部は、前記制御チップから供給される複数の制御信号を用いて、前記複数の内部信号を生成する内部信号生成回路と、前記第2の選択情報に基づいて、前記複数の内部信号のうち前記N個の内部信号を選択するセレクタと、前記第1の選択情報に基づいて、前記N個の内部信号を前記N本の内部配線にそれぞれ出力する出力回路と、前記N本の内部配線のうちの対応する1本の内部配線を経由して伝送される1個の内部信号を、前記N個の第2外部端子のうちの1個の第2外部端子に出力する出力バッファと、を含むことを特徴とする請求項1に記載の半導体装置。前記内部信号生成回路は、前記複数の制御信号のうちの第1の信号と第2の信号との論理演算を行い、前記論理演算の結果を前記内部信号として出力する論理回路を含むことを特徴とする請求項3に記載の半導体装置。前記内部信号生成回路は、前記制御信号と同一波形の前記内部信号を出力する回路を含むことを特徴とする請求項3に記載の半導体装置。複数の前記半導体チップと前記制御チップが積層された構造を有し、前記複数の半導体チップ、前記制御チップ、前記複数の外部端子を積層方向に接続する複数の貫通電極が設けられていることを特徴とする請求項1に記載の半導体装置。上述のシステムとしては、1個の制御チップと1又は複数の半導体チップとを含んで構成され、各々の半導体チップが外部との直接のインターフェースを持つことなく制御チップとのインターフェースを持つ形態が一般的である。このようなシステムの場合、半導体チップへのアクセスは制御チップを介してのみ行なわれるため、システムに不具合が起きた場合に、制御チップ又は半導体チップのいずれに問題があるのか、それぞれのチップの動作を確認することができないため、組み立て後に両チップからなる半導体装置を分解することなくその判定を行なうことが非常に難しいという問題がある。上記課題を解決するために、本発明の半導体装置は、互いに独立に動作するNNは2以上の整数個の単位領域に区分された半導体チップと、前記半導体チップの動作を制御する制御チップと、前記制御チップの端子群と電気的に接続される複数の第1外部端子と、前記半導体チップの端子群と電気的に接続される複数の第2外部端子とを含む複数の外部端子とを備え、前記N個の単位領域は、前記複数の第2外部端子のうち互いに異なるN個の第2外部端子と前記端子群を介してそれぞれ接続されるとともに、前記半導体チップ上の互いに共通のN本の内部配線とそれぞれ接続され、各々の前記単位領域は、前記複数の単位領域のうちモニタ対象とすべき1個の単位領域を選択する第1の選択情報と、複数の内部信号のうちモニタ対象とすべきN個の内部信号を選択する第2の選択情報とを保持するレジスタと、前記レジスタの前記第1の選択情報に基づいて選択的に活性化され、前記レジスタの前記第2の選択情報に基づいて選択された前記N個の内部信号を前記N本の内部配線に出力するとともに、前記N本の内部配線のうちの対応する1本の内部配線を経由して伝送される1個の内部信号を、対応する1個の前記第2外部端子に出力する回路部とを備えることを特徴としている。本発明によれば、半導体装置の半導体チップはN個の単位領域に区分され、そのうちの選択された単位領域の複数の内部信号を、レジスタの選択情報に応じて多様な形態でN個の第2外部端子に出力可能に構成したので、通常は制御チップと半導体チップとの間でやり取りされる多数の内部信号を外部にて直接モニタリングすることができる。この場合、制御チップから半導体チップに送られる制御信号そのものをモニタリングすることに加え、多様な演算回路を経由したテスト用の信号をモニタリングすることで、半導体装置の不良解析等が容易になる。また、各単位領域の内部信号のモニタ用にN本の第2外部端子を共用することができるので、その分だけ接続構造を簡素化できるとともに、制御チップに内部信号の選択用のセレクタを設けることも不要となる。よって、全体の構成を複雑化することなく自在に内部信号のモニタリングが可能な半導体装置を実現することができる。以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の各実施形態では、本発明の半導体装置の一例として、複数のDRAMチップと制御チップとを含む構成について説明する。なお、以下で説明する各実施形態は、本願の請求対象を限定するものではない。図1は、本実施形態の半導体装置10の模式的な断面構造の例を示す図である。本実施形態の半導体装置10は、5つのチップが積層された構造を有する。すなわち、下層側から順に、1個の制御チップCSと、4個の半導体チップC0、C1、C2、C3が積層され、最下層部にパッケージ基板としてのインタポーザIPが配置されている。4個の半導体チップC0~C3はいわゆるワイドIODRAMのDRAMチップであって、互いに同一の機能及び構造を有し、同一の回路パターンを有している。制御チップCSは、例えば半導体装置10を制御するSOCSystemonChipであり、半導体チップC0~C3のそれぞれの動作を制御するロジック回路を備えている。半導体装置10は、全体がパッケージ内で一体的に樹脂封止されている。また、図1に示すように、半導体装置10には、その積層方向に延びる貫通電極である複数のTSVThroughSiliconViaが形成されている。そして、半導体装置10のインタポーザIPの底面には複数の外部端子TEが形成され、それぞれ対応するTSVと電気的に接続されている。それぞれのTSVは、半導体装置10内の制御チップCSの端子群及び半導体チップC0~C3の端子群と電気的に接続される。よって、半導体装置10をパッケージ基板に実装した状態で、外部端子TEとパッケージ基板上の回路との間で通信を行うことができる。なお、半導体装置10の外部端子TEには、通常動作時に制御チップCSと外部との通信に用いる複数の外部端子TE1や、通常動作時には使用されないがテスト時に半導体チップC0~C3の内部信号のモニタ用に用いる複数の外部端子TE2が含まれる。なお、DRAMで用いられるコマンド、アドレス、入出力データI/ODQ、データストローブDQS等の信号は、制御チップCSからTSVを介して供給され、テスト試験のための信号は、制御チップCS内のロジック回路をスルーして外部端子TE2に接続される。図2は、図1の半導体チップC0~C3のいずれかの半導体チップCii=0~3の概念図を示している。図2に示す半導体チップCiは、それぞれがDRAMとして機能する4つの単位領域であるチャネル0~3を含んで構成される。つまり、図1の半導体装置10を例にとると、その全体には全部で16チャネル相当のDRAMが含まれることになる。図2に示すように、4つのチャネル0~3のそれぞれは同一の内部回路20を備えている。すなわち、各チャネルの内部回路20には、チャネル内の動作を制御する制御回路21と、データを記憶するメモリセルアレイ22と、外部との間のデータ入出力を制御する入出力回路23と、本実施形態において特徴的なコマンドモニタ回路24が含まれる。なお、チャネル0のみ内部回路20内の構成要素を図示しているが、チャネル1、2、3の各内部回路20も同様の構成要素を含む。また、各チャネルの端部には、上述の複数のTSVに接続される端子群25が配置され、内部回路20から端子群25及びTSVを経由して制御チップCSの端子群及び外部端子TEとの電気的接続が可能となっている。なお、図1においては、半導体装置10が4個の半導体チップC0~C3を含む例を示しているが、半導体チップの個数は4個には限られない。同様に、図2においては、1個の半導体チップCiが4個のチャネルC0~C3を含む例を示しているが、チャネルの個数も4個には限られない。よって、半導体装置10がM個Mは1以上の整数の半導体チップを含み、各半導体チップがN個Nは1以上の整数のチャネルを含む構成を採用してもよい。また、図1の半導体装置10は、制御チップCS及び半導体チップC0~C3以外のチップを含んでいてもよい。次に図3は、図2の各チャネルに含まれるコマンドモニタ回路24の構成例を示している。図3に示すコマンドモニタ回路24は、レジスタ30、内部信号生成回路31、セレクタ32、出力回路33、出力バッファ34を含んでいる。レジスタ30は、モニタ対象とすべきチャネルを選択的に活性化するための情報第1の選択情報及びモニタ対象とすべき内部信号群を選択するための情報第2の選択情報を含む所定のビット数の選択情報が保持されている。レジスタ30に対する選択情報の設定は、例えば、制御チップCSから送られる所定のコマンドに基づいて行われる。制御チップCSは、例えば、特定の半導体チップCiに対する試験を実行する際、前述のコマンドを発行して半導体チップCiのうちの対応するレジスタ30に所望の選択情報を設定することができる。なお、レジスタ30の具体的な構成及び機能については後述する。内部信号生成回路31は、制御チップCSから複数の入力ノードN1を介して供給される複数の制御信号を用いて、複数の内部信号Sinを生成する回路である。なお、複数の制御信号と同じ個数の内部信号生成回路31が並列して設けられる。内部信号生成回路31により生成される複数の内部信号Sinは、外部でのモニタリングの目的に適合して定められる。セレクタ32は、内部信号生成回路31により生成される複数の内部信号Sinをレジスタ30に保持される選択情報に基づいて選択する。図3の例では、セレクタ32により4つの内部信号Sinが選択される。出力回路33は、セレクタ32により選択された内部信号Sinを、レジスタ30から供給されるチャネル選択信号CSELに応じて、4つの出力ノードN2を介して4つの出力信号OUT<0:3>として出力する。なお、図3には示されないが、4つの内部信号Sinに対応して、セレクタ32及び出力回路33はいずれも4個ずつ並列して設けられる。ここで、図4は、図3のうち出力信号OUT<0>を出力する出力回路33の回路構成例を示している。図4において、内部信号SinがNANDゲート及びNORゲートに入力されるとともに、上述のチャネル選択信号CSELがインバータを介してNORゲートに入力される。かかる構成において、チャネル選択信号CSELがハイのときは、出力段のトランジスタ回路を介して出力信号OUT<0>が出力される。一方、チャネル選択信号CSELがローのときは、出力段のトランジスタ回路から出力信号OUT<0>は出力されない。なお、他の3つの出力信号OUT<1:3>を出力する3つの出力回路33についても同様の構成及び動作である。このようにして、出力信号OUT<0:3>の出力の可否がチャネル選択信号CSELに応じて制御される。図3に戻って、出力バッファ34は、出力信号OUT<0:3>のうち予め対応付けられた所定の出力信号OUTnnは0~3のいずれかが入力ノードN3を介して入力され、それをバッファリングして、出力ノードN4を介して出力する。出力バッファ34から出力ノードN4を介して出力される出力信号OUTnは、端子群25の端子とTSVとを経由して、図1で説明した外部端子TE2に伝送されるので、外部からのモニタリングが可能となる。このように、コマンドモニタ回路24の各ノードN1~N4のうち、半導体装置10の外部端子TE2に接続されるのは1個の出力ノードN4のみであり、他のノードN1~N3は制御チップCSや内部配線には接続されるが、外部端子TETE1、TE2には接続されない。次に、図5を参照して、4つのチャネル0~3のそれぞれのコマンドモニタ回路24の接続関係について説明する。図5に示すように、各チャネルの複数の入力ノードN1には、制御チップCSからの複数の制御信号群S0~S3がそれぞれ供給されている。また、各チャネルの出力ノードN4は、上述した経路に沿って外部端子TE2に接続されている。すなわち、4つのチャネル0~3に対応付けられる4個の外部端子TE20~TE23が存在する。これに対し、各チャネルの4つの出力ノードN2及び1つの入力ノードN3は、1個の半導体チップCi上に形成された内部配線群を経由して相互に接続されている。図5に示すように、各チャネルの4つの出力ノードN2は、4つのチャネル0~3が共有する4本の内部配線L0~L3に接続され、この4本の内部配線L0~L3を経由して4つの出力信号OUT<0:3>が伝送される。また、各チャネルの1つの入力ノードN3は、出力信号OUT<0:3>の4本の内部配線L0~L3のうち、チャネル毎に異なる1本の内部配線Lnn=0~3に接続されている。図5の例では、チャネル0の入力ノードN3が出力信号OUT<0>の内部配線L0に接続され、チャネル1の入力ノードN3が出力信号OUT<1>の内部配線L1に接続され、チャネル2の入力ノードN3が出力信号OUT<2>の内部配線L2に接続され、チャネル3の入力ノードN3が出力信号OUT<3>の内部配線L3に接続されている。例えば、チャネル3がモニタ対象として選択されたと仮定すると、チャネル3のコマンドモニタ回路24から出力された4つの出力信号OUT<0:3>は、4本の内部配線L0~L3を経由して4つのチャネル0~3の4個のコマンドモニタ回路24に振り分けられた後、4個の外部端子TE20~TE23に伝送されることになる。次に、図6を参照して、コマンドモニタ回路24のレジスタ30の設定例について説明する。本実施形態においては、5ビットの選択情報を保持するレジスタ30が、モニタ対象のチャネルを選択する上位2ビット第1の選択情報のサブレジスタ<4:3>と、モニタ対象の信号群を選択する下位3ビット第2の選択情報のサブレジスタ<2:0>とにより構成されるものとする。図6aは、サブレジスタ<4:3>の設定例を示している。図6aに示すように、サブレジスタ<4:3>に対し、それぞれパターン00、01、10、11を設定したとき、この順にモニタ対象のチャネル0、1、2、3が選択される。また、図6bは、サブレジスタ<2:0>の設定例を示している。図6bに示すように、サブレジスタ<2:0>のパターンに応じて、選択されたチャネルに対するテスト時のコマンドモニタモードにおいてモニタすべき4つの信号が選択され、それぞれが4個の外部端子TE20~TE23に割り当てられる。なお、サブレジスタ<2:0>のパターン000は通常動作モードすなわち、テスト時のコマンドモニタモードではないモードとして、各パターン101、110、111は未定義としてそれぞれ用意されているものとする。例えば、サブレジスタ<2:0>に対し、パターン001を設定したときは4つの信号A、B、C、Dがモニタ対象として選択され、パターン010を設定したときは4つの信号E、F、G、Hがモニタ対象として選択される。また、サブレジスタ<2:0>のパターン011は、チャネル内のクロックCLKのレベルに応じて異なる信号が選択される。すなわち、クロックCLKがLレベルの時間帯は信号群A、B、C、Dが選択され、クロックCLKがHレベルの時間帯は信号群E、F、G、Hが選択される。さらに、サブレジスタ<2:0>のパターン100は、クロックCLK、所定の入出力データDQi及びデータストローブ信号DQSj、その両者のAND演算出力DQiDQSjがそれぞれ選択される。この場合は、対応する内部信号生成回路31にAND回路を設ける必要がある。なお、クロックCLK及びデータストローブ信号DQSjは、いずれも制御チップCSから半導体チップCiに供給される。また、入出力データDQiは、半導体チップCi内のメモリセルアレイ22から読み出されるデータによって供給される。ここで、図6bに示される信号A~Hとしては、多様な信号を用いることができる。例えば、制御チップCSから各半導体チップC0~C3に送出されるコマンドを構成する制御信号群例えば、RAS、CAS、WE等や、制御チップCSから各半導体チップC0~C3に送出されるアドレスの所定ビットを信号A~Hとして用いてもよい。この場合、図3の内部信号生成回路31は例えばバッファ等により構成され、制御信号とこれに対応する内部信号Siが同一の波形となる。また、図3の内部信号生成回路31が所定の論理演算を行う論理回路である場合、上記の制御信号群やアドレスとは異なる多様な内部信号Sinを信号A~Hとして用いることができる。次に、図7~図9を参照して、図6のレジスタ30の設定例に基づく具体的なモニタ動作について説明する。図7は、レジスタ30においてサブレジスタ<2:0>がパターン100に設定される場合のモニタ動作の2つの例を示している。図7a、bの各例においては、所定周期のクロックCLKと、データストローブ信号DQSjと、入出力データDQiと、内部信号生成回路31におけるAND演算出力DQiDQSjと、外部端子TE23に伝送されるAND演算出力DQiDQSjのそれぞれの波形が示されている。この場合、図7aと図7bを比較すると、入出力データDQiのデータが互いに反転しているため、AND演算出力DQiDQSjのデータも互いに異なっている。なお、外部端子TE23における波形は、TSV等の伝送線路の容量や各種回路の負荷の影響によって鈍った波形となっている。まず、図7aにおいては、入出力データDQiの位相に対応するAND演算出力DQiDQSjのパルスにより、入出力データDQiに対するデータストローブ信号DQSjのホールド時間をモニタリングすることができる。一方、図7bにおいては、入出力データDQiの位相に対応するAND演算出力DQiDQSjのパルスにより、入出力データDQiに対するデータストローブ信号DQSjのセットアップ時間をモニタリングすることができる。よって、ホールド時間とセットアップ時間のいずれをモニタリングするかに応じて、入出力データDQiの所望のデータパターンを予めメモリセルアレイ22に記憶させておく必要がある。図8は、レジスタ30においてサブレジスタ<2:0>がパターン001に設定される場合のモニタ動作の例を示している。図8の例においては、制御チップCSから供給される信号A及び信号Bの各波形と、外部端子TE20に伝送される信号Aの波形と、外部端子TE21に伝送される信号Bの波形がそれぞれ示されている。なお、信号C、Dについては図示を省略している。この場合、モニタ対象のチャネルのコマンドモニタ回路24では、内部信号生成回路31で受信された信号A、Bは、例えばバッファ等を介してセレクタ32に出力される。それぞれの外部端子TE20、TE21に現れる信号A、Bの波形は複数の回路及び伝送路を経由するため、伝送遅延及び波形の鈍りが生じることがわかる。図9は、レジスタ30においてサブレジスタ<2:0>がパターン011に設定される場合のモニタ動作の例を示している。図9の例においては、所定周期のクロックCLKと、制御チップCSから供給される信号A及び信号Eと、内部信号生成回路31によってクロックCLKのレベルに応じて信号A又はEをスイッチングした信号SA/Eと、外部端子TE20に伝送される信号SA/Eのそれぞれの波形が示されている。この場合、信号SA/Eは、クロックCLKがLレベルのときは信号Aを出力し、クロックCLKがHレベルのときは信号Eを出力するような論理で制御される。図9のモニタ動作においては、クロックCLKのLレベルのときに出力される4つの信号と、クロックCLKのHレベルのときに出力される4つの信号とを含めて、全部で8つの信号を同時にモニタリングすることが可能となる。以上説明したように、本実施形態の構成及び制御を適用することにより、半導体チップC0~C3内の多様な信号を自在に外部にてモニタリングすることができる。すなわち、レジスタ30の選択情報に応じて選択された半導体チップCi内の所定のチャネルにおいて、制御チップCSから供給される制御信号と同一波形の内部信号Sinを出力することで制御信号そのものをモニタリングすることが可能となる。あるいは、2以上の制御信号の論理演算を行い、その結果を内部信号Sinとして出力することや、さらには2以上の制御信号をクロックCLKの位相に応じて選択的に内部信号Sinとして出力することで、動作状況に応じた多様な信号をモニタリングすることが可能となり、半導体チップCiの不良解析に有用な動作情報を得ることができる。また、本実施形態の構成及び制御を適用することにより、例えば、図3に示すチャネル0~3の4つのコマンドモニタ回路24が、それぞれの4つの出力信号OUT<0:3>を外部出力するために4個の外部端子TE2を共用できるので、半導体装置10の配線構造を簡素化することができる。すなわち、4つのコマンドモニタ回路24を順次切り替えることで、16個の出力信号OUT<0:3>を順番に外部出力することができる。よって、半導体チップC0~C3の内部配線L0~L3を有効に活用し、半導体チップC0~C3から外部端子TE2に至るTSVの本数を抑制することが可能となる。また、制御チップCS内に多数の信号を選択するセレクタを設ける必要がなくなるので、回路規模の低減が可能となる。上述の実施形態によれば、上記従来の構成が開示された特許文献1、2を組み合わせて考えた場合の問題点も解決することができる。すなわち、従来の技術では、1又は複数の半導体チップの各単位領域に対応するモニタ用の端子を設ける場合には、回路規模の増大を招くことになっており、この場合、制御チップにモニタ対象の信号群を選択するセレクタを設け、半導体チップの各単位領域から伝送された信号群をセレクタによって選択する構成も採用可能であるが、かかる構成は、セレクタを別途配置することに加えて、半導体チップと制御チップとの間の内部配線が増加することは避けられない。このように、従来の技術では、制御チップ及び半導体チップを含む半導体装置において、構成を複雑にすることなく、モニタ用の信号を自在に取り出し可能な半導体装置を実現することは困難であったが、上述の実施形態によれば構成を複雑にすることなくモニタ用の信号を容易に取り出すことができる。以上、本発明の好ましい実施形態について説明したが、本発明は、本実施形態の内容に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、図1では1個の制御チップCS及び4個の半導体チップC0~C3を含む半導体装置10を示したが、1個の制御チップCS及び1個の半導体チップC0を含む半導体装置10に対しても本発明を適用することができる。この場合においても、半導体チップC0内で図5に示す接続関係を採用することにより、複数のチャネルの多様な信号を簡素な構成でモニタリングする効果を得ることができる。また、上記実施形態においては、記憶機能を有するDRAM等の複数の半導体チップ10を用いる場合を説明したが、本発明はこれには限定されず、記憶機能以外の多様な機能を有する複数の半導体チップを含む半導体装置に対して広く適用することができる。また、本発明が適用される半導体装置を構成する各種回路は、上記各実施形態で開示された回路形式には限定されず、多様な回路形式を採用することができる。また、上記実施形態においては、4枚の半導体チップ半導体チップC0~C3を積層した半導体装置10を例に挙げたが、本発明は、半導体チップの積層枚数が、好適には、2枚以上の半導体装置に適用できるものであり、このように半導体チップの積層枚数が4枚以外の半導体装置においても、本実施形態で開示した構成を適用することができる。すなわち、このような半導体装置のうちで最上段に積層された半導体チップに貫通電極TSV及び端子群を形成せず、最上段に積層された半導体チップの厚さを半導体装置内の他の半導体チップよりも厚くするという構成を適用することができる。本発明は、多様な形態の半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、その他のメモリ等の多様な半導体装置に対して本発明を適用可能である。また、本発明を適用可能な半導体装置の製品形態やパッケージ形態としては、例えば、SOCSystemonChip、MCPMultiChipPackage、POPPackageonPackageなど、多様な形態を挙げることができる。本発明の論理回路を構成するトランジスタとしては、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、NMOSトランジスタNチャネル型MOSトランジスタは第1導電型のトランジスタの代表例であり、PMOSトランジスタPチャネル型MOSトランジスタは第2導電型のトランジスタの代表例である。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、特許請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。[システム]以下、本実施形態の半導体装置10についてシステムの視点から補足的に説明する。図10は、図1に示す半導体装置10のうち、半導体チップC0~C3のいずれかであるメモリ装置100と、制御チップCSであるコントローラ200と、パッケージ基板であるインタポーザIPを含むシステムの構成例を示している。コントローラ200は、メモリ装置100の各チャネル0~3をそれぞれ制御するためのコマンドCMD0~CMD3を出力する。また、コントローラ200とメモリ装置100は、各チャネルのインターフェース100aからデータD0~D3をそれぞれ送受信する。なお、図10の例では、各チャネルのインターフェース100aが128ビットである場合の例を示す。よって、メモリ装置100の全体では、512ビットのデータを入出力することができる。図10に示すように、データD0~D3及びコマンドCMD0~CMD3を伝送する経路は、メモリ装置100の端子群から複数のTSVを経由してコントローラ200の端子群に至り、コントローラ200からインタポーザIPを介して外部インターフェースとの間で入出力される。これに対し、各チャネル0~3のモニタ用の内部信号を上述の4個の外部端子TE20~TE23に伝送する経路は、メモリ装置100の4個の端子から4本のTSVを経由し、コントローラ200内のロジック回路をスルーしてインタポーザIPの端子群に直結される。すなわち、各チャネル0~3のモニタ用の内部信号がコントローラ200には取り込まれず、インタポーザIPから外部インターフェースに送られる点が特徴的である。これにより、外部に設置した装置により、直接メモリ装置100の内部信号をモニタリングすることができる。なお、図1及び図10では、パッケージ基板としてのインタポーザIPを示しているが、インタポーザIPを設けることなく、コントローラ200制御チップCSが外部インターフェースに直接接続される構成を採用してもよい。この場合であっても、各チャネル0~3からのモニタ用の内部信号は、コントローラ200のロジック回路をスルーして、外部インターフェースに伝送される。以上、これまで説明した複数の実施例及びそれら実施例の組み合わせから得られる本願の技術思想及び態様を、システムの視点で以下に付記として記述する。[付記1]通常動作時に信号が入出力される第1の端子と、テスト動作時に前記第1の端子に供給された信号を内部信号として出力する前記第1の端子とは異なる第2の端子と、を含む半導体チップを含む半導体装置。付記2前記半導体チップは、互いに独立して動作するNNは2以上の整数個の単位領域に区分されていることを特徴とする付記1記載の半導体。付記3外部インターフェースからの信号を受けてコマンド信号を出力するコントローラと前記コマンド信号を受けて動作する半導体チップであって、通常動作時には前記コマンド信号に応じて前記コントローラとの間で通信を行なうと共に、テスト動作時には前記コマンド信号に応じた結果を前記コントローラ内の制御回路を介さずに外部へ出力する半導体チップとを備えることを特徴とするシステム。