"埋め込みゲートトランジスタ装置であって、半導体材料からなり、上面を有する活性領域と、上記活性領域に配された第1ソース/ドレイン領域と、上記活性領域に配された第2ソース/ドレイン領域とを備え、第1ソース/ドレイン領域と第2ソース/ドレイン領域との間にゲート電極が配されており、ゲート電極は、上記活性領域における半導体材料内で凹んだ第1部分と、活性領域における上面へ延びる第2部分とを有し、ゲート電極の第2部分は側壁を有し、ゲート電極と活性領域における半導体材料との間には、ゲート誘電体が配されており、上記ゲート電極の側壁に沿って側壁スペーサーが配されており、第1ソース/ドレイン領域及び第2ソース/ドレイン領域には、シリサイド領域が形成されており、このシリサイド領域は、上記側壁スペーサーにより、ゲート電極側面と離間している、装置。上記シリサイド領域は、コバルトシリサイド領域からなっている、請求項1に記載の装置。上記ゲート電極は半導体材料からなり、さらに、ゲート電極の上部に沿ったシリサイド領域が設けられた、請求項1に記載の装置。上記活性領域は、分離領域により囲まれており、上記ゲート電極は分離領域における溝を通過して延びている、請求項1に記載の装置。さらに、ゲート電極下の活性領域内にチャンネル領域を備え、第1ソース/ドレイン領域は、上記誘電体層の厚さが最も薄くなった地点近傍で、チャンネル領域と交わるようになっている、請求項1に記載の装置。半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板表面に凹部を形成する工程と、上記凹部に誘電体ライナを形成する工程と、埋め込みゲート形成後に、高ドープされた半導体基板に第1及び第2ソース/ドレイン領域を形成し、ゲート電極により、第1ソース/ドレイン領域と第2ソース/ドレイン領域とを側方で離間させる工程とを含む、方法。上記凹部を形成する工程では、凹部を、約5nmと約200nmとの間にリソグラフィパターニングエッチングする、請求項6に記載の方法。誘電体ライナを形成する工程では、酸化層を熱的に成長させる、請求項6に記載の方法。誘電体ライナを形成する工程では、高k材料を堆積する、請求項6に記載の方法。ゲート電極を形成する工程では、活性領域から延びる埋め込みゲート電極を形成し、ゲート電極の側壁に沿って、側壁スペーサーを形成する工程と、第1及び第2ソース/ドレイン領域上にシリサイドを形成し、該シリサイドが側壁スペーサーにより、ゲート電極側面と離間するようにする工程とを含む、請求項6に記載の方法。凹部形成後に、ハロインプラントを行う工程を含む、請求項6に記載の方法。チルト角インプラントを用いて、ハロインプラントを行い、このチルト角インプラントでは、シリコン凹部及び浅い形状になったハードマスクを用い、これにより、チャンネル全体のインプラントを防止する一方、上記インプラントが単独でチャンネル端部に位置するようにする、請求項11に記載の方法。第1ソース/ドレイン領域上に凹型第1ソース/ドレイン領域を形成し、第2ソース/ドレイン領域上に凹型第2ソース/ドレイン領域を形成する工程を含む、請求項6に記載の方法。半導体装置の製造方法であって、第1活性領域、第2活性領域、及び第1活性領域と第2活性領域との間の分離領域を有する半導体基板を準備する工程と、半導体基板表面に、第1活性領域、第2活性領域、及び分離領域を横切って延びる凹部を形成する工程と、上記凹部内にゲート誘電体を形成する工程と、上記凹部にゲート電極を形成する工程と、上記第1活性領域には、第1及び第2ソース/ドレイン領域を形成し、上記第2活性領域には、第3及び第4ソース/ドレイン領域を形成し、第1ソース/ドレイン領域が、ゲート電極により第2ソース/ドレイン領域と離間し、第3ソース/ドレイン領域が、ゲート電極により第4ソース/ドレイン領域と離間するようにする工程とを含み、第1活性領域には、nドープ半導体が含まれており、第2活性領域には、pドープ半導体が含まれている、方法。半導体装置の製造方法であって、第1活性領域、第2活性領域、及び第1活性領域と第2活性領域との間の分離領域を有する半導体基板を準備する工程と、半導体基板表面に、第1活性領域、第2活性領域、及び分離領域を横切って延びる凹部を形成する工程と、上記凹部内にゲート誘電体を形成する工程と、上記凹部にゲート電極を形成する工程と、上記第1活性領域には、第1及び第2ソース/ドレイン領域を形成し、上記第2活性領域には、第3及び第4ソース/ドレイン領域を形成し、第1ソース/ドレイン領域が、ゲート電極により第2ソース/ドレイン領域と離間し、第3ソース/ドレイン領域が、ゲート電極により第4ソース/ドレイン領域と離間するようにする工程と、第1ソース/ドレイン領域を第3ソース/ドレイン領域に電気的に接続する工程と、第2ソース/ドレイン領域を第1電源電圧ノードに電気的に接続する工程と、第4ソース/ドレイン領域を第2電源電圧ノードに電気的に接続する工程とを含む、方法。実施形態の詳細な説明以下に、好適な実施形態の構成及び使用について詳細な説明を行う。ただし、本発明はここで述べる例示的実施形態に限定されず、特定の概念に基づき、さまざまな変形例に応用可能であることを前提とする。本発明の実施形態は、例えばCovやIoffなどの短チャンネル効果を同時に改善することができる工程系統を提供する。この工程系統により、従来技術よりも優れたメリットを得ることができる。例えば、本発明の実施形態では、埋め込みゲートが複数のソース/ドレインを接続できる、あるいは単独のポリに接触するように、分離領域をエッチングする。これにより、部材の占有面積に係る問題を減少させ、工程系統を簡略化し1つのCMPのみとなる、STI凹部のばらつきを低減する、などといったさまざまな利点を実現することが可能となる。その結果、応力と閾値電圧ばらつきとを低減することが可能となる。本発明の実施形態では、さらに、電極凹部およびゲートを形成した後にソース/ドレインの打ち込みを行う。これにより、ゲート及びソース/ドレインのドーピングを同時に行うことができ、酸化工程においてより均一なドーピングが基板に対してなされるので充分なドーピングが行われる場合にのみ、均一なゲート酸化膜の形成が可能となる。埋め込みゲート形成において、ゲートを形成する前にソース/ドレインをドープする従来の方法と異なり、本発明の実施形態ではCovとSCEとの良好なバランスを得るために、薄い酸化膜側壁を用いている。ゲート酸化膜は、チャンネル及びソース/ドレインが重なる領域と同じ厚さになっている。これにより、チャンネルと接触する部分においてソース/ドレインは非常によくドープされるので、オン状態における性能がより良好なものとなる。最大オン状態電流に関して、ソース/ドレインとチャンネルの接触箇所は、最も薄い酸化膜に位置しなければならない。つまり、Covが最大であれば、チャンネル中のキャリアの数も最大になる。以下に、特定の状況における本発明の好適な実施形態について、つまり、CMOS装置に埋め込みゲートトランジスタを形成する方法について説明する。本発明の好適な実施形態では、CMOS装置において、nMOSトランジスタとpMOSトランジスタとの間に浅溝分離領域などの分離領域を設けている。本発明の好適な実施形態は、STIおよび活性領域のどちらにも埋め込みゲート電極を形成する一括形成工程を提供する。好適な実施形態では、ソース/ドレインの打ち込みを行う前に、ゲート誘電体とゲート電極とを形成する。先にソース/ドレインの打ち込みを行う従来の方法とは異なり、本発明の実施形態は、添加量に左右される酸化膜やエッチングレートによる半導体凹部のばらつきに関する工程上の問題を有利に回避するものである。このようなばらつきによって、ゲート周囲の酸化膜が不均一になってしまう。それゆえ、従来のような、先にソース/ドレインの打ち込みを行う方法では、埋め込みゲート法およびその構成の使用や再現性を限定してしまう。本発明の実施形態が達成する他のメリットは、ゲートを形成した後にソース/ドレインの打ち込みを行うことにより、ソース/ドレインと同時にnMOSトランジスタとpMOSトランジスタのドーピングを行うことができるということである。これにより、マスクの追加を必要としない、あるいは個別のポリゲートドーピングを必要としない構成とすることができる。以下、特定の状況における本発明の好適な実施形態について、つまり、CMOS装置におけるnチャンネルトランジスタとpチャンネルトランジスタとについて説明する。ただし、本発明の実施形態は、一つ以上の埋め込みゲートトランジスタを使用するその他の半導体あるいは集積回路にも応用可能である。なお、実施形態においては、1個のpMOS装置と1個のnMOS装置のみが示されているが、ここで述べるそれぞれの製造工程において半導体基板に設けられるpMOS装置及びnMOS装置の数は一般的に多い例えば数千あるいは数百万。ここで、図1は、本発明の実施形態を示す。本実施形態は、シリコンや他の半導体材料からなる基板102を有する。上記基板102は、他の半導体例えば、Si,SiGe,SiCや絶縁体例えば、絶縁体上シリコンやSOI基板上に、単結晶シリコン基板や単結晶シリコン層を有していてもよい。シリコンの代わりに、例えばGaAs、InP、SiGe、SiCなどの化合物あるいは合金半導体を使用することができる。基板102は、第1活性領域104と第2活性領域106とを有する。後述するCMOSの例において、pチャンネルトランジスタpMOSが第1活性領域104に形成され、nチャンネルトランジスタnMOSが第2活性領域106に形成される。したがって、第1活性領域104はn型ドーパントで軽くドープされており、第2活性領域106はp型ドーパントで軽くドープされている。その他の実施形態では、他の装置を形成することができる。活性領域104及び106と類似した活性領域に、例えば、他のnMOSトランジスタ、他のpMOSトランジスタ、両極性トランジスタ、ダイオード、コンデンサ、抵抗器、その他の装置を形成することができる。図1に示すように、第1領域104と第2領域106とは、基板102に形成された、例えば浅溝分離STI領域108などの分離領域によって分離される。STI領域108は、溝埋め材により充填されている。該溝埋め材は二酸化珪素などの酸化物からなる構成でもよい。一実施形態において、酸化物は、テトラエチルオキシランを分解することによって堆積可能である。その他の実施形態において、他の材料を使用することができる。例えば、溝埋め材は、非晶質あるいは多結晶ドープ済みあるいは未ドープのシリコンでもよいし、あるいは窒化珪素などの窒化物であってもよい。その他の図示しない実施形態においては、STI領域108の溝側壁はライナを有していてもよい。例えば、酸化及び/または窒化ライナ図示せずが、溝埋め材と基板102の材料との間に形成されていてもよい。図1の構造を形成するために、バッファ層112は、基板102上に形成されている。バッファ層112は、次の工程で応力緩和層として機能し、例えばCVDシリコン酸化物を有してもよい。バッファ層は約1~50nm、好ましくは約10nmの厚さを有している。バッファ層112には、窒化珪素などのハードマスク層114が形成されている。ハードマスク114は、好ましくはCVD窒化物例えば、Si3N4であり、約10~500nmの厚みを有するように形成される。ハードマスク114上には、レジスト116が形成されている。レジスト116は、例えば、標準的なPCマスク用のPCネガティヴレジスト、あるいはPC反転マスク上のPCポジティヴレジストを有していてもよい。ここで、図2Aによると、図1の構成を元に、基板102の表面に凹部118を形成する。凹部118は、約5nm~200nmの深さに形成されることが好ましい。図2Bの平面図に示すように、本発明の実施形態では、相互連結活性領域104/106/107の間の分離領域108を部分的に網羅するよう凹部118を同時に設ける。同時に凹部118を形成する際に、凹部Siをさらに傷めてしまうことのない、HFなどの分離SiO2エッチング液を用いる。ここで、図3によると、図2Aと図2Bに示される構成を元に、レジスト116を取り除く。ゲート誘電体120は、凹部118に形成される。ゲート誘電体120は、厚さが約0.5nm~5nmの熱成長酸化膜例えばSiO2からなることが好ましい。また、窒化物Si3N4あるいは酸化物と窒化物との組み合わせ例えば、SiN、酸化物窒化物酸化物の列からなる構成でもよい。他の実施形態では、約5.0以上の誘電率を有する高k誘電体highkdielectricmaterialがゲート誘電体120として使用される。適切な高k誘電体highkdielectricmaterialとしては、HfO2,HfSiOx,Al2O3,ZrO2,ZrSiOx,Ta2O5,La2O5,La2O3,それらの窒化物,SixNy,SiON,HfAlOx,HfAlOxN1-x-y,ZrAlOx,ZrAlOxNy,SiAlOx,SiAlOxN1-x-y,HfSiAlOx,HfSiAlOxNy,ZrSiAlOx,ZrSiAlOxNy,それらの組み合わせ、あるいはそれらの組み合わせとSiO2との組み合わせが挙げられる。あるいは、ゲート誘電体120は、他の高k誘電体highkdielectricmaterialや他の誘電体からなる構成でもよい。ゲート誘電体120は、単層であってもよいし、あるいは二層以上であってもよい。ゲート誘電体120の堆積は、化学蒸着CVDによるもの、金属有機化学蒸着MOCVDによるもの、物理蒸着PVDによるもの、原子層堆積ALDによるもの、あるいは、噴射蒸着JVDによるものなどが挙げられる。ゲート誘電体120を形成した後、浅い第一ドーパントインプラント122により、ドープ済みチャンネル領域124が形成される。浅いインプラントはハードマスク114を貫通しないので、図3に示すように、凹部118の下に形成されたドープ済みチャンネル領域124中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域124は、トランジスタのオンオフを切り替える閾値電圧を変調する。凹部118の形状により、凹部118の側壁領域125におけるドーピングレベルは、凹部118の真下よりも低くなっている。好適な実施形態に関して、以下に説明するように、トランジスタソース/ドレイン228は、チャンネルドーピング濃度の低い凹部118の側壁領域125に近接するドープ済みチャンネル領域124に接触するように形成されている。ソース/ドレイン228が側壁125の低チャンネルドーピング部分に接触するので下方のゲート酸化膜の下部には接触しない、接続容量、ゲート誘発バリアの低下、ホットキャリアの生成、接続漏れなどが改善される。次に、ゲート電極126は、ゲート誘電体120上に形成される。ゲート電極126は、ポリシリコンや非結晶シリコンなどの半導体物質からなることが好ましい。あるいは、他の半導体物質をゲート電極126に使用してもかまわない。他の実施形態において、ゲート電極126は、ポリシリコン;TiN,HfN,TaN,W,Al,Ru,RuTa,TaSiN,NiSix,CoSix,TiSix,Ir,Y,Pt,Ti,PtTi,Pd,Re,Rh;Ti,Hf,Zr,TiAlN,Mo,MoN,ZrSiN,ZrN,HfN,HfSiN,WN,Ni,Pr,VN,TiWのホウ化物、リン化物、あるいはアンチモン化合物;部分珪素化ゲート物質、全珪素化ゲート物質FUSI、その他の物質、及び/またはそれらの組み合わせなどからなる。一実施形態において、ゲート電極126は、珪素化合物層例えば、チタン珪素化合物、ニッケル珪素化合物、タンタル珪素化合物、コバルト珪素化合物、プラチナ珪素化合物の下に形成されるドープ済みポリシリコン層を有している。例えば、ゲート電極126がFUSIからなる場合、ポリシリコンはゲート誘電体120上に堆積され、ニッケルなどの金属はポリシリコン上に堆積される。Ta,Ti,Co,Ptといった耐熱金属など、他の物質も代わりに使用することができる。基板102は、ニッケル珪素化合物の単層を形成するのに、およそ600~700°Cで加熱してもよい。ゲート電極143は、上方にポリシリコンキャップ層が堆積された金属下層など、複数の積層ゲート物質からなる構成でもよい。厚さがおよそ1000~2000Åのゲート電極126は、CVD、PVD、ALDなどの堆積法で堆積してもよい。次に、ゲート電極126の形成過程で発生する過剰なポリシリコンは、CMP平坦化法により除去される。好適な実施形態において、ハードマスク層114は、HPO3などによるウェットエッチングにより除去される。ソース/ドレイン接続とポリドーピングインプラントは、スペーサーを形成する前に形成することが好ましい。これにより、上述したように、CMPやRIEの後で、残存するポリ-Siやハードマスクの厚さ調節よりも良好にバッファの厚さを調節することができる。その結果、ゲート酸化膜の端部におけるソース/ドレインの深さの調節をより良好に行うことができる。この場合、好ましくはRIEにより、以前のように新たなハードマスク例えば、薄い酸化窒化物あるいは窒化物のみが堆積し、スペーサーが形成される。その他の実施形態において、ソース/ドレインの形成は、より深いソース/ドレイン領域をゲート酸化膜側壁から離間するようにスペーサーを形成した後に行うことができる。いずれの場合でも、バッファ層により、打ち込み中にソース/ドレインとポリドーピングの相対的深度を個々に最適化できる。図4によると、CMOS装置202が示されているが、このCMOS装置202はpチャンネルトランジスタ216と、好ましくは埋め込みゲート電極126を有するnチャンネルトランジスタ218とを備える。ゲート電極が半導体からなる場合、半導体は、pチャンネルトランジスタ216とnチャンネルトランジスタ218とで異なったドーピングが可能になる。いずれの場合にも、ゲートはソース/ドレイン領域と同時にドープすることが好ましい。他の実施形態において、異なる型のトランジスタは、異なる材料のゲートを有していてもよい。ソース/ドレイン領域228は、nウェル104とpウェル106とに形成可能である。好ましくは、強くドープしたソース/ドレイン領域228を形成する従来の方法により、イオン例えば、pMOSトランジスタ216にはホウ素、nMOSトランジスタ218にはヒ素及び/またはリンを打ち込む。ドーパントは活性化され得る。例えば、従来のアニール、例えば急熱アニールRTAを約1050°Cで行うことにより、ドーパントを活性化させ、打ち込みダメージを低減することができる。SCEを最小限にするため、ソース/ドレイン領域228は、下方ゲート酸化膜の位置を越す程度まで拡大しないことが好ましい。しかしながら、ゲート長の限定に応じて、場合によってはソース/ドレイン領域228のこの程度までの拡大は許容される。好ましい場合としては、強くドープされたソース/ドレイン228は、ゲート酸化膜がゲート下の部分よりも厚い部分で、チャンネルと接触する。これにより、最小化されたソース/ドレイン-チャンネル間抵抗により、最大トランジスタ性能を得ることができる。シリコン窒化物のような誘電体が堆積され、図4に示されるように、反応性イオンエッチングを用いて成形され、スペーサー214が形成される。バッファ層112aの一部分は残り、ソース/ドレイン領域228を形成する際に、インプラント用酸化膜として使用される。珪素化合物230例えば、ニッケル珪素化合物は、ソース/ドレイン領域228とゲート電極126上に形成される。珪素化合物材230は、例えば、化学蒸着CVD、物理蒸着PVD、あるいは他の堆積手段によって形成されてもよい。珪素化合物230は、例えば、コバルト珪素化合物、チタン珪素化合物、タンタル珪素化合物、プラチナ珪素化合物、ニッケルプラチナ珪素化合物、あるいは他の珪素化合物からなる構成でもよい。好ましくは、使用される堆積方法は、珪素化合物230がスペーサー214上に形成されない限り、いずれの方法でも選択可能である。本発明の好ましい実施形態によると、スペーサー214は、ゲート電極125上に形成される珪素化合物230がソース/ドレイン領域228上に形成される珪素化合物230とつながってしまうブリッジのを防ぐという利点がある。両領域に形成された次の珪素化合物の完全な分離を図るため、スペーサーは一定の幅と高さを有する。上記利点はこのような構成によって得られる。一般的に、一定の幅と高さとは、およそ20nmの幅あるいは高さをいう。したがって、ここにスペーサーがないと、あるいは、ゲート酸化膜の厚みが増すと一般的に、およそ5nm以上、珪素化合物間距離が許容できないほど小さくなり、珪素化合物のブリッジを招来し、回路内でのトランジスタ数を低下させてしまう。図示しないが、層間誘電体ILD層は、トランジスタ216と218上に形成される。適切なILD層は、例えば、ドープ済みガラスBPSG,PSG,BSG、有機珪素化合物ガラスOSG、フッ素系珪素化合物ガラスFSG、スパンオンガラスSOG、窒化珪素、PEプラズマ助長テトラエトキシシランTEOSなどの材料からなる。一般的には、ゲート電極とソース/ドレインコンタクト図示せずは、層間誘電体を介して形成されている。様々な要素を接続する金属化層は、チップ中に含まれ、簡単のため図示していない。要するに、図4はCMOS装置のような半導体装置からなる、本発明の一実施形態を示す。実施形態において、このような装置を形成する方法であって、基板の第1領域と第2領域の間に分離領域を形成する工程を含む方法を提供する。実施形態において、さらに、第1領域と第2領域の表面に凹部を形成する工程と、底面凹部表面と一組の凹部側壁に酸化膜層を形成する工程とが含まれる。実施形態において、さらに、第1及び第2領域におけるチャンネル領域をドーピングする工程と、凹部にゲート電極材料を堆積させる工程と、ゲート電極材料を堆積させた後に、第1及び第2領域におけるチャンネル領域に隣接するソース/ドレインを形成する工程とが含まれる。図5A及び図5Bは、本発明の実施形態における二つのメリットを説明する。図5Aは、強くドープしたソース/ドレイン領域228が、ゲート誘電体例えば、ゲート酸化膜の最も薄い部分においてチャンネル124と接触する状態を示す。この最も薄い部分は、125という数字がうたれている円形部分で示している。図5Bは、珪素化合物領域230とゲート電極126との間の空間を最適化するように、半導体表面上のゲート電極126の高さHとスペーサー214の幅Wとが調節可能であることを示す。この構成は、短絡の原因となる珪素ブリッジを回避するのに役立つ。上述したほかの構成と同様、これらの構成は、設計の変更に際して、組み合わせたり個別に実施したりすることができる。本発明の一実施例を図9A~図9Eに示す。図9Aは、集積回路装置における構成要素、すなわちCMOSインバータを含むことが可能なnFET310とpFET315の平面図である。図9Bは、図9Aに示される構造の回路図である。図9Cは、その斜視図である。本発明の実施形態に追加できる構成を、図6~図8に示す。図6は、シリコン凹部のシャドウイングによる局部ハロインプランテーションを行っている状態を示す。ハロは一般的に、SCEの改善、つまり、ソース及びドレインの近接によって閾値電圧が減少するのを防ぐために、最新の装置において採用されている処理である。局所高チャンネルドーピングは、ソース/ドレインがチャンネルに接触する場所でのみ効果的に行われる。すなわち、短チャンネル機器において、比較的高い効果を発揮する。従来の装置において、ハロの打ち込みは、ゲート端部に落ち着くように、ゲート下の角度から行われる。しかし、ソース/ドレインのさらに深い領域から発生するSCEを防ぐために、かなり深くにハロを打ち込む必要がある。このため、チャンネルでキャリアの散乱を増加させる過剰なドーピングが行われ、チャンネル電流移動度が減少する。実施形態において、埋め込みゲートによるアプローチで上記構成を用いる場合、矢印450で示すように、ハロインプラント452はチャンネルインプラント124の形成直後に行われる。ハロの傾きは、一般的に10~50度の間で、シリコン凹部とハードマスクの高さに合わせて調節される。ハロは、ウェハを180度回転させることにより分離する2つの半量インプラントからなる。高い回路密度に対するパターン転写制限によってゲートは一般的に一方向に揃えられるので、このハロインプラントは、最新の装置において有用である。ハードマスクは、チャンネルの大部分に大きく傾いたハロインプラントが到達してしまうことを防ぎつつ、チャンネルの側面にハロインプラントが打ち込まれるよう、ハロインプラントのシャドウイングを施す。従来の表面‐ゲートといったアプローチに優る大きなメリットは、ゲート酸化膜位置の下方にソース/ドレインが存在しないソース/ドレインからSCEが発生しないことにより、ハロの有するエネルギーが極めて弱いものとすることができる点である。これにより、SCEの改善及び移動度低下の防止ができるように、ハロの局在化をより良好に調節することができる。ゲート酸化膜位置よりも上にあるソース/ドレインの性質により、ハロの必要量もおのずと減少する。したがって、この必要量は、求められるエネルギーとともに低減され、チャンネル中のドーピングレベルの低下に伴い、チャンネル移動度が増加する。図7は、例えば重なり容量Covを最適化するために使用される、ゲート酸化膜より上方に位置するソース/ドレインに関する実施形態を説明するものである。より高いCovがIonを増加する一方で、過剰なCovがソース/ドレインゲート間容量による回路遅延を増加することがある。これを解決するため、シリコンあるいは他の半導体材料凹部を、所望のCovになるように調節することが考えられる。しかしながら、Covを低くするためにはすなわち、Si凹部を小さくするためには、ソース/ドレインが浅すぎるという問題がある例えば、珪素化合物をソース/ドレインより深くできない等。図7に示される実施形態では、埋め込みゲートの最終的な形成を行う例を説明する。凹部の深度を小さくするためには、ソース/ドレイン228の底面から離間する上方に珪素化合物を位置するように、バッファ層を取り除いた後であり、なおかつソース/ドレイン228の打ち込みの前に、例えばシリコンなどのエピタキシャル堆積半導体層454を形成することができる。一実施形態において、エピタキシャル成長により形成され、ゲート酸化膜より上方に位置するソース/ドレインは、例えばおよそ10nmという浅い凹部を有する構成としてもよい。必要であれば、エピタキシャル成長においてゲート上にシリコンが堆積するのを防ぐため、ゲート126を、例えばTEOSなどの誘電体456で覆ってもよい。この覆い456は、CMPからハードマスクの形成が終わったあとにゲート124の表面に堆積させ、以降のハードマスクのウェットエッチングに対する抵抗となる。本実施形態は多くの特徴を有している。例えば、接触抵抗や漏れが最小限に抑えられるということがある。他の有利な点は、例えば、珪素化合物が厚く形成される場合、スペーサーが高いほどゲート酸化膜と珪素化合物の接触が減るということである。また、エピタキシャルシリコンによって、ソース/ドレイン及びゲートが同時にドーピングされるようにそれらの厚さがより似通ったものとなるように、打ち込みそのものがはるかに簡単になる。他の実施形態では、CMP形成直後、さらにSi3N4などのスペーサー層をハードマスクに堆積させるように構成する。材料は、ハードマスクと同様のものを用いるのが好ましい。したがって、ハードマスク/スペーサー材料にRIEを施すことによって、すぐにスペーサーを形成することができる。バッファ層は、ソース/ドレイン成形の前に取り除かれる。本実施形態の結果として、図8に示すように、ソース/ドレインは、ゲート酸化膜上にあるのと同じ状態で、ゲート酸化膜よりもはるかに深く配置することができる。本発明の好適な実施形態によると、nFET310とpFET315装置は浅溝分離領域などの分離構造108に囲まれている。図に示されるように、ソース領域S1はゲート電極320によってドレイン領域D1から離間され、ソース領域S2はゲート電極320によってドレイン領域D2から離間される。ゲート電極320は、トランジスタ装置310と315の双方に共通である。図9Bのインバータを形成するために、ソース領域S1はソース領域S2と電気的に接続される。この電気的接続は、例えば、図示しない金属や図示しないローカルインターコネクトを介して実現することができる。さらに、ドレイン領域D1は、第1供給電圧ノードこの場合はアースに電気的に接続される。これらの供給接続は一般的に金属接続図示せずを介しておこなわれる。本発明の概念を基づく他の実施形態は、DRAMなどのメモリセルである。図10Aは、記憶容量564に直列接続するアクセストランジスタ201を有するDRAMセルの概略図である。本実施形態では、アクセストランジスタとして、上記いずれかの実施形態の埋め込みゲートトランジスタを使用してもよい。図10Bと図10Cは、ここで述べた埋め込みゲートトランジスタを含むメモリセル構造について2つの例を示す。特に、図10Bは溝容量についての実施形態を示し、図10Cは積層容量についての実施形態を示す。図10Bと図10Cとの構成要素は、図10Aと同様に番号が付してある。図10A~図10Cによれば、埋め込みトランジスタは、図示しないビットラインに電気的に接続可能な第1ソース/ドレイン領域228bを有している。ゲート124は、図示しないワード線に電気的に接続されている。好適な実施例としては、ゲート124はワード線として機能し、アレイにおけるメモリセルの全列を網羅するいくつかの活性エリアを網羅するゲート伝導体用の溝118を示す図2を参照。ワード線によって、抵抗を低減するための珪素化も可能となり、さらに抵抗を低減するために、定期的にゲート伝導体に接続する平行金属伝導体を追加することもできる。第2ソース/ドレイン228aは、容量564の第1プレート566に電気的に接続される。溝容量の例図10Bにおいて、第1プレート566は、ストラップ562を介してソース/ドレイン領域288aに接続される溝に含まれる伝導体である。積層容量の例図10Cにおいて、第1プレート566は、基板102における高伝導領域562を介してソース/ドレイン228aに接続される第1伝導層である。容量564における第2プレート568は、容量誘電体570によって第1プレート566から分離される。溝容量の例図10Bにおいて、第2プレート568は、基板102におけるドープ済み領域である。積層容量の例図10Cにおいて、第2プレート568は、第1伝導層を覆う第2伝導層である。以上、本発明とその利点について詳細に説明したが、本発明の精神と添付の特許請求事項の範囲内で、様々な変更、置き換え、代替を施すことができるものである。例えば、上記の物や方法を、本発明の範囲内で様々に変更してもよいことは、当業者にとって明白であろう。また、本発明は、好適な実施形態を説明するための特定の状況以外の多くの発明思想を提供するものである。従って、添付の特許請求事項は、そのような工程、機械、製造、要素、手段、方法、ステップを包括するものである。また、本発明は、以下の発明を包含する。1埋め込みゲートを有する半導体装置であって、活性領域が溝分離領域により囲まれて形成された半導体基板と、上記活性領域表面及び上記溝分離領域に設けられた凹部と、上記凹部に形成された誘電体層と、上記凹部の底面下の活性領域内に配されたチャネル領域とを備え、上記活性領域には、ソース/ドレイン領域が配されているとともに、上記凹部にはゲート電極を構成する電極材料が充填されており、上記誘電体層は、上記チャネル領域および上記ソース/ドレイン領域が重なる領域と同じ厚さになっている、半導体装置。2上記誘電体層は、上記凹部の側壁及び底面に沿って厚さが略均一になっている、1に記載の半導体装置。3上記電極材料は、上記活性領域及び溝分離領域で、略均一厚さになっている、1に記載の半導体装置。4上記電極材料は、ポリシリコン、金属、及びそれらの組み合わせからなるグループから選択された材料を含む、1に記載の半導体装置。5上記誘電体層は、酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、及びそれらの窒化物からなるグループから選択された材料を含む、1に記載の半導体装置。6さらに、上記溝分離領域により上記第1活性領域と分離された第2活性領域が形成され、上記凹部は、上記第1活性領域から、上記溝分離領域を横切り、第2活性領域へ延びている、1に記載の半導体装置。7上記第1活性領域には、nチャンネルトランジスタが形成されており、上記第2活性領域には、上記第2活性領域には、pチャンネルトランジスタが形成されており、上記電極材料は、nチャンネルトランジスタとpチャンネルトランジスタとの両方のゲート電極として機能している、6に記載の半導体装置。8DRAMセルを備え、ゲート電極材料は、ワード線と接続しているとともに、さらに、上記半導体基板の活性領域と接続したキャパシタを備えた、1に記載の半導体装置。9上記キャパシタは、積層キャパシタを備えた、8に記載の半導体装置。10埋め込みゲートトランジスタ装置であって、活性領域を有し、該活性領域が溝分離領域により囲まれた半導体基板と、上記活性領域に配された凹部と、上記凹部における側壁及び底面に形成され、最小厚さになっている誘電体層とを備え、上記凹部には、ゲート電極導体が充填され、活性領域において、誘電体層が、ゲート電極導体と活性領域との間に配されるようになっており、少なくとも上記凹部の第1側壁上部に隣接する活性領域内には、第1導電型に重くドープされた第1ソース/ドレイン領域が配され、この第1ソース/ドレイン領域は、誘電体層の厚さが最も薄く、かつ第1ソース/ドレインドーパント濃度が最大レベルあるいは略最大レベルになっている箇所で、上記誘電体層に接触しており、少なくとも上記凹部の第2側壁上部に隣接する活性領域内には、第1導電型に重くドープされた第2ソース/ドレイン領域が配され、この第2ソース/ドレイン領域は、上記凹部により上記第1ソース/ドレイン領域と離間されるとともに、誘電体層の厚さが最も薄く、かつ第2ソース/ドレインドーパント濃度が最大レベルあるいは略最大レベルになっている箇所で、上記誘電体層に接触しており、少なくとも上記凹部の底面下の活性領域内には、チャンネル領域が配されており、このチャンネル領域は、上記第1導電型とは逆に第2導電型に軽くドープされている、装置。11上記凹部は、活性領域に隣接する分離領域の部分を通過して延びるようになっている、10に記載の装置。12上記誘電体層は、上記凹部の側壁及び底面に沿って略均一になっている、10に記載の装置。13上記誘電体層は、高誘電率材料を含む、10に記載の装置。14半導体装置の製造方法であって、第1活性領域、第2活性領域、及び第1活性領域と第2活性領域との間の分離領域を有する半導体基板を準備する工程と、半導体基板表面に、第1活性領域、第2活性領域、及び分離領域を横切って延びる凹部を形成する工程と、上記凹部内にゲート誘電体を形成する工程と、上記凹部にゲート電極を形成する工程と、上記第1活性領域には、第1及び第2ソース/ドレイン領域を形成し、上記第2活性領域には、第3及び第4ソース/ドレイン領域を形成し、第1ソース/ドレイン領域が、ゲート電極により第2ソース/ドレイン領域と離間し、第3ソース/ドレイン領域が、ゲート電極により第4ソース/ドレイン領域と離間するようにする工程とを含む、方法。15ゲート電極形成後に、上記のソース/ドレイン領域を形成する、14に記載の方法。16ゲート電極形成前に、第1及び第2活性領域にチャンネル領域をドープする工程を含む、14に記載の方法。本発明の実施形態に係る埋め込みゲートトランジスタを形成する基板の側面図である。好ましい埋め込みゲートトランジスタ用の凹部を活性領域とSTI領域に形成する際の側面図及び平面図である。好ましい埋め込みゲートトランジスタ用の凹部を活性領域とSTI領域に形成する際の側面図及び平面図である。埋め込みトランジスタのゲート酸化膜及びチャンネルドープの形成を説明する側面図である。側壁スペーサーを形成し、ソース/ドレイン領域に金属ケイ素化合物が含まれることを説明する、本発明の実施形態の側面図である。本発明の実施形態における二つのメリットを説明する図である。本発明の実施形態における二つのメリットを説明する図である。本発明における他の実施形態を説明する図である。本発明における他の実施形態を説明する図である。本発明における他の実施形態を説明する図である。本発明の概念を用いた回路の第1実施例を説明する図である。本発明の概念を用いた回路の第1実施例を説明する図である。本発明の概念を用いた回路の第1実施例を説明する図である。本発明の概念を用いた回路の第1実施例を説明する図である。本発明の概念を用いた回路の第1実施例を説明する図である。本発明の概念を用いた回路の第1実施例を説明する図である。"