メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられ、前記基板の主面に対して垂直な第1軸に沿って積層され複数の電極膜を含む構造体と、前記構造体を前記第1軸に沿って貫通する複数の半導体層と、前記複数の電極膜と前記半導体層との間に設けられたメモリ膜と、前記基板と前記構造体との間に設けられ、隣り合う2つの前記半導体層のそれぞれの端部と接続された接続部材と、前記基板と前記接続部材との間に設けられ前記メモリ領域から前記非メモリ領域に延在した導電部材であって、前記非メモリ領域の上に設けられた凹部を有し、前記凹部内に設けられた第1シリサイド部を含む導電部材と、を備えたことを特徴とする不揮発性半導体記憶装置。前記複数の電極膜は、前記複数の電極膜のそれぞれの端部に設けられた第2シリサイド部を含むことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記複数の電極膜は、前記非メモリ領域に延在し、前記複数の電極膜の端部は、階段状であり、前記凹部は、前記第1軸に沿ってみたとき前記構造体と並置されたことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。基板の主面に沿って導電部材を形成し、前記導電部材の上に絶縁膜を介して接続部材を形成する工程と、前記導電部材及び前記接続部材の上に、前記主面と垂直な第1軸に沿って複数の電極膜を積層して構造体を形成する工程と、前記構造体を前記第1軸に沿って貫通する複数の半導体層を形成し、前記複数の電極膜と前記半導体層との間にメモリ膜を形成する工程と、前記複数の電極膜の一部を階段状にして階段部を形成するとともに、前記階段部を形成する際に前記階段部の外側に延出する前記導電部材の部分に凹部を形成する工程と、前記凹部に第1シリサイド部を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。前記第1シリサイド部を形成する工程は、前記複数の電極膜のそれぞれの端部に第2シリサイド部を形成することを含むことを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。本発明の実施形態は、メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法を提供する。実施形態に係る不揮発性半導体記憶装置は、構造体と、複数の半導体層と、メモリ膜と、接続部材と、導電部材と、を備える。前記構造体は、メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられる。前記構造体は、前記基板の主面に対して垂直な第1軸に沿って積層され複数の電極膜を含む。前記半導体層は、前記構造体を前記第1軸に沿って貫通する。前記メモリ膜は、前記複数の電極膜と前記半導体層との間に設けられる。前記接続部材は、前記基板と前記半導体層との間に設けられる。前記接続部材は、隣り合う2つの前記半導体層のそれぞれの端部と接続される。前記導電部材は、前記基板と前記接続部材との間に設けられる。前記導電部材は、前記非メモリ領域の上に設けられた凹部を有する。前記凹部内には、第1シリサイド部が設けられる。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。図1では、図を見易くするために、絶縁部分の一部の図示を省略している。図2は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図2では、メモリアレイ領域Rmの端部Rmpと、メモリアレイ領域Rmの中央部Rmcと、周辺回路領域Rcと、を表している。図3は、メモリ膜を例示する模式的拡大図である。図1に表したように、不揮発性半導体記憶装置110は、構造体20と、複数の半導体層39と、メモリ膜33と、接続部材40と、導電部材14と、を備える。本明細書において、基板11の主面11aに直交する軸をZ軸第1軸、Z軸と直交する軸第2軸のうちの1つをX軸、Z軸と直交する軸第2軸のうちの他の1つで、X軸にも垂直な軸第3軸をY軸とする。また、Z軸に沿って基板11の主面11aから離れる方向を上上側、その反対を下下側ということにする。基板11は、メモリアレイ領域Rmと、周辺回路領域Rcと、を有する。メモリアレイ領域Rmは、メモリ領域である中央部Rmcと、非メモリ領域である端部Rmpと、を有する。構造体20は、基板11のメモリ領域の上に設けられる。構造体20は、基板11の主面11a上に設けられた複数の電極膜21を含む。複数の電極膜21は、Z軸に沿って積層される。図2では8つの電極膜21が積層された構造体20を示しているが、説明の便宜上、図1では4つの電極膜21が積層された構造体20を示している。不揮発性半導体記憶装置110において、電極膜21の積層数は限定されない。電極膜21は、例えばワード線である。半導体ピラーSPは、構造体20をZ軸に沿って貫通する。複数の半導体ピラーSPは、X軸及びY軸に沿ってマトリクス状に設けられている。半導体ピラーSPには、半導体層39が含まれる。半導体層39は、複数の電極膜21の側面21s図3参照と対向する。半導体層39は、例えば、Z軸に沿って柱状に設けられ、半導体ピラーSPとなる。半導体ピラーSPは、半導体材料による例えば中実構造である。半導体ピラーSPは、半導体材料による中空構造でもよい。半導体ピラーSPは、中空構造の内側に、例えば絶縁層を含む構造でもよい。図2及び図3に表したように、メモリ膜33は、複数の電極膜21のそれぞれの側面21sと、半導体ピラーSPの半導体層39と、の間に設けられる。電極膜21の側面21sと、半導体層39と、の交差する位置に設けられたメモリ膜33によってメモリセルトランジスタが形成される。メモリセルトランジスタは3次元マトリクス状に配列され、この記憶層電荷蓄積膜36に電荷を蓄積させることにより、各メモリセルトランジスタが情報データを記憶するメモリセルMCとして機能する。接続部材40は、基板11と、構造体20と、のあいだに設けられる。接続部材40は、Y軸に沿って隣り合う2つの半導体ピラーSPのそれぞれの端部と接続される。U字ピラー38は、2つの半導体ピラーSPと、これらを接続する接続部材40と、を含む。U字ピラー38に含まれる2つの半導体ピラーSPに沿って複数のメモリセルMCが配置される。1つのメモリストリングSTR1は、1つのU字ピラー38と、このU字ピラー38に設けられた複数のメモリセルMCと、を含む。基板11上には、複数のメモリストリングSTR1がマトリクス状に配列される。導電部材14は、基板11と、接続部材40と、のあいだに設けられる。導電部材14は、中央部Rmcから端部Rmpに延在する。導電部材14は、バックゲート電極BGとして用いられる。導電部材14は、端部Rmpの上に設けられた凹部141を有する。凹部141は、導電部材14の表面においてZ軸に沿ってみて構造体20と並置される。導電部材14は、凹部141内に設けられた第1シリサイド部145を含む。導電部材14には、例えば、リンがドープされたシリコンリンドープドシリコンが用いられる。第1シリサイド部145は、例えばニッケルNi、コバルトCo及びチタンTiのうちから選択された少なくとも1つの金属と、導電部材14の材料に含まれるシリコンと、による合金を含む。導電部材14に第1シリサイド部145が含まれることで、導電部材14であるバックゲート電極BGの電気抵抗は、第1シリサイド部145が含まれない場合に比べて低くなる。これにより、バックゲート電極BGによるメモリセルMCの制御性が高まる。次に、不揮発性半導体記憶装置110の具体例を説明する。基板11には、例えばシリコンが用いられる。実施形態では、一例としてシリコンの基板11を用いる例を説明する。図2に表したように、メモリアレイ領域Rmにおいては、基板11上にシリコン酸化膜13が形成されており、その上に、バックゲート電極BGである導電部材14が設けられている。メモリアレイ領域Rmの中央部Rmcにおいて、導電部材14の上層部分には、Y軸方向に延びる凹部15が複数形成されている。凹部15の内面上には、例えばシリコン酸化膜16が設けられている。また、導電部材14上には、シリコン酸化膜17が設けられている。シリコン酸化膜17上には、構造体20が設けられている。構造体20においては、複数本の電極膜21が設けられている。電極膜21には、例えばボロンが導入されたシリコンボロンドープドシリコンが用いられる。電極膜21は、メモリセルトランジスタのゲート電極として機能する。電極膜21の形状は、X軸に沿って延びる帯状であって、Y軸及びZ軸に沿ってマトリクス状に配列される。Y軸に沿って隣り合う2つの電極膜21の間には、例えばシリコン酸化物からなる絶縁板材22が設けられている。絶縁板材22の形状は、構造体20を貫通する。複数の電極膜21は、絶縁板材22の設けられた位置で分割される。なお、複数の電極膜21を分割する位置に孔を形成し、孔の側壁に絶縁膜を設けた中空構造にしてもよい。構造体20の上にはシリコン酸化膜26が設けられている。シリコン酸化膜26の上には、制御電極27が設けられている。制御電極27には、例えばボロンドープドシリコンが用いられる。制御電極27は、X軸に沿って延在する。制御電極27は、各半導体ピラーSPごとに設けられる。制御電極27は、例えば選択ゲート電極SGである。構造体20、シリコン酸化膜26及び制御電極27には、Z軸に沿って延びる複数本の貫通孔30が形成されている。複数本の貫通孔30は、X軸及びY軸に沿ってマトリクス状に配列される。貫通孔30は、制御電極27、シリコン酸化膜26及び構造体20を貫いて、凹部15のY軸に沿った両端部に到達している。これにより、Y軸に沿って隣り合う一対の貫通孔30が、凹部15によって連通されて、1本のU字ホール31を構成している。各貫通孔30の形状は例えば円柱形である。各U字ホール31の形状はほぼU字形である。図1及び図3に表したように、U字ホール31の内面上には、ブロック絶縁膜35が設けられている。ブロック絶縁膜35は、不揮発性半導体記憶装置110の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜35には、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜36を形成する材料の誘電率よりも高い材料例えば、シリコン酸化物が用いられる。図3に表したように、ブロック絶縁膜35上には、電荷蓄積膜36が設けられる。電荷蓄積膜36は電荷を蓄積する膜である。電荷蓄積膜36は、例えば、電子のトラップサイトを含む膜である。電荷蓄積膜36には、例えばシリコン窒化膜が用いられる。電荷蓄積膜36上には、トンネル絶縁膜37が設けられる。トンネル絶縁膜37は、通常は絶縁性であるが、不揮発性半導体記憶装置110の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜37には、例えばシリコン酸化物が用いられる。メモリ膜33は、ブロック絶縁膜35、電荷蓄積膜36及びトンネル絶縁膜37の積層膜を含む。U字ホール31内には、半導体層39が埋め込まれる。半導体層39には、不純物例えば、リンを含むポリシリコンが用いられる。U字ホール31内に半導体層39が埋め込まれることで、U字ピラー38が形成される。U字ピラー38の形状は、U字ホール31の形状を反映したU字形である。U字ピラー38はトンネル絶縁膜37に接している。U字ピラー38のうち、貫通孔30内に配置された部分が半導体ピラーSPであり、凹部15内に配置された部分が接続部材40である。複数の半導体ピラーSPのうち、X軸に沿って並ぶ同じ列の半導体ピラーSPは、同じ電極膜21を貫いている。Y軸に沿って隣接する2つのU字ピラー38に含まれる4つの半導体ピラーSP第1半導体ピラーSP1、第2半導体ピラーSP2、第3半導体ピラーSP3及び第4半導体ピラーSP4において、内側の2つの半導体ピラーSP第2半導体ピラーSP2及び第3半導体ピラーSP3は、同じ電極膜21を貫いている。また、上記4つの半導体ピラーSPにおいて、外側の2つの半導体ピラーSP第1半導体ピラーSP1及び第4半導体ピラーSP4は、同じ電極膜21を貫いている。なお、各半導体ピラーSPごとに、異なる電極膜21を貫くように設けられていてもよい。図2に表したように、メモリアレイ領域Rmの端部Rmpでは、複数の電極膜21の一部が階段状に加工されている。すなわち、複数の電極膜21は端部Rmpに延在する。複数の電極膜21の各端部における主面11aからZ軸に沿った高さは、メモリアレイ領域Rmの中央部Rmcから離れるに従い低くなる。図2に表した例では、X軸に沿って中央部Rmcから離れるに従い、最上層の電極膜21から最下層の電極膜21までの各端面の上記高さが順に低くなる。構造体20において、複数の電極膜21の一部を階段状にした部分を階段部STPと言うことにする。階段部STPの側面、シリコン酸化膜26の側面、及び制御電極27の側面には、絶縁膜41が設けられている。絶縁膜41には、例えばシリコン窒化物が用いられる。絶縁膜41は階段部STPの形状を反映して階段状に形成されている。また、制御電極27の上及び絶縁膜41の上には、例えばシリコン酸化物からなる層間絶縁膜72が設けられている。構造体20は、層間絶縁膜72で埋め込まれる。層間絶縁膜72内には、プラグ43、コンタクト44及び45が埋め込まれている。プラグ43は半導体ピラーSPの直上域に配置されており、半導体ピラーSPに接続されている。コンタクト44は、制御電極27のX軸に沿った一端部の直上域に配置されており、制御電極27に接続されている。コンタクト45は、電極膜21のX軸に沿った一端部の直上域に配置されており、電極膜21に接続されている。層間絶縁膜72内におけるプラグ43、コンタクト44及び45よりも上の部分には、ソース線47、プラグ48、配線49及び50が埋め込まれている。ソース線47は、X軸に沿って延びており、U字ピラー38に属する一対の半導体ピラーSPのうちの一方にプラグ43を介して接続されている。プラグ48はU字ピラー38に属する一対の半導体ピラーSPのうちの他方にプラグ43を介して接続されている。配線49及び50はY軸に沿って延びており、それぞれ、コンタクト44及び45に接続されている。層間絶縁膜72上には、Y軸に沿って延びるビット線51が設けられており、プラグ48に接続されている。また、層間絶縁膜72上には、配線52が設けられており、プラグ53を介して配線49に接続されている。層間絶縁膜72上には、ビット線51及び配線52を埋め込むように、シリコン窒化膜54及び層間絶縁膜55が設けられており、所定の配線等が埋設されている。図2に表したように、周辺回路領域Rcにおいては、基板11の上層部分にトランジスタ61等が形成されている。基板11上には層間絶縁膜72、シリコン窒化膜54及び層間絶縁膜55が設けられている。周辺回路領域Rcの内部には所定の配線等が埋設されている。次に、導電部材14の凹部141について詳細に説明する。図4は、階段部及び凹部の構成を例示する模式的断面図である。凹部141は、導電部材14の階段部STPより外側例えば、X軸に沿った外側に延在する部分に設けられている。凹部141は、階段部STPを形成する際に、導電部材14の一部が除去されることで形成される。これにより、凹部141は、階段部STPと並んで導電部材14に設けられる。凹部141は、例えば、Z軸に沿ってみた階段部STPの外形の少なくとも一部と平行に設けられる部分を有する。凹部141は、例えば主面11aに沿って延在する溝形状を有する。凹部141は、溝形状のほか、特定の方向に延在しない窪み形状であってもよい。凹部141内には、第1シリサイド部145が設けられる。第1シリサイド部145は、例えば凹部141の内壁に設けられる。第1シリサイド部145は、凹部141内に形成した金属膜Ni、Co、Ti等を熱処理することで形成される。第1シリサイド部145は、金属膜と、導電部材14に含まれるシリコンと、が熱処理によって反応した金属化合物を含む。凹部141内に第1シリサイド部145が設けられていることで、導電部材14の電気抵抗は、第1シリサイド部145が設けられていない導電部材の電気抵抗よりも低くなる。導電部材14であるバックゲート電極BGの電気抵抗が低くなると、バックゲート電極BGによるメモリセルMCの制御性が高まる。また、複数の電極膜21の一部には、第2シリサイド部146が含まれていてもよい。第2シリサイド部146は、第1シリサイド部145と同様、電極膜21に形成した金属膜Ni、Co、Ti等を熱処理することでシリサイド化されたものである。例えば、第2シリサイド部146は、複数の電極膜21のそれぞれの端部211に設けられている。コンタクト45は、第2シリサイド部146を介して電極膜21に接続される。これにより、コンタクト45と、電極膜21と、の接触抵抗が低減される。図5a~cは、凹部の形状を例示する模式的断面図である。図5a~cでは、凹部141の断面形状を表している。図5aに表した凹部141Aは、Z軸に沿って深さd1を有する。第1シリサイド部145は、凹部141Aの内壁に沿って設けられる。凹部141Aの底部と、基板11側のシリコン酸化膜13と、のあいだには、導電部材14が残っている。図5bに表した凹部141Bは、Z軸に沿って深さd2を有する。深さd2は、深さd1図5a参照よりも深い。第1シリサイド部145は、凹部141Aの内壁に沿って設けられる。凹部141Bの底部と、基板11側のシリコン酸化膜13と、のあいだには、導電部材14が残っていない。すなわち、凹部141Bの底部と、シリコン酸化膜13と、のあいだの全てがシリサイド化されている。図5cに表した凹部141Cは、Z軸に沿って導電部材14を貫通した貫通孔である。第1シリサイド部145は、凹部141Cの側壁に沿って設けられる。いずれの凹部141A、141B及び141Cであっても、内部に別な部材が埋め込まれていてもよい。図6a~bは、他の階段部及び凹部の例を示す模式図である。図6aでは、他の階段部の例の模式的斜視図を表している。図6bでは、他の階段部の例の模式的平面図を表している。図6a及びbに表した階段部STPでは、複数の電極膜21の一部にX軸及びY軸のそれぞれに沿って階段形状が設けられている。すなわち、複数の電極膜21の各端部に設けられた段差面のZ軸に沿った主面11aからの高さは、X軸に沿って順に変化するとともに、Y軸に沿っても順に変化する。図6に表した例では、基板11の主面11aから上側に向けて8つの電極膜21a~21hが積層されている。電極膜21a~21hの各段差面STa~SThは、Z軸に沿ってみたとき、X軸方向及びY軸方向にマトリクス状に設けられる。各段差面STa~SThの主面11aからの高さは、段差面STa~SThの順に高くなる。各段差面STa~SThの高さの差は、例えば、各電極膜21a~21hの間に設けられた層間絶縁膜42の厚さと等しい。このように段差面STa~SThが設けられた複数の電極膜21a~21hを有する階段部STPの構造では、最下層となる電極膜21aの段差面STaと隣り合う位置に露出する導電部材14に、凹部141が設けられる。すなわち、凹部141は、Z軸に沿ってみたとき、階段面STa及びSTcとそれぞれ隣り合う位置に並んで設けられる。凹部141は、窪み状に形成される。この凹部141の内壁に沿って第1シリサイド部145が設けられる。なお、図6では、8つの電極膜21a~21hによる階段部STPを例示したが、8つ以外の電極膜21であっても同様である。実施形態に係る不揮発性半導体記憶装置110では、バックゲート電極BGとして用いられる導電部材14に凹部141が設けられ、この凹部141内に第1シリサイド部145が設けられているため、バックゲート電極BGが低抵抗化される。バックゲート電極BGが低抵抗化することにより、バックゲート電極BGによるメモリセルMCの制御性が向上する。第2の実施形態第2の実施形態は、不揮発性半導体記憶装置の製造方法の例である。図7は、不揮発性半導体記憶装置の製造方法を例示するフローチャートである。図7に表したように、この製造方法は、導電部材及び接続部材の形成ステップS101と、構造体の形成ステップS102と、メモリ膜の形成ステップS103と、階段部及び凹部の形成ステップS104と、第1シリサイド部の形成ステップS105と、を備える。図8a~図15bは、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。図8a~図15bでは、階段部を中心とした模式的断面図を例示している。先ず、図8aに表したように、基板11の主面11aに沿って導電部材14を形成する。導電部材14には、例えば不純物が添加され導電性を有するシリコンが用いられる。導電部材14は、例えばCVDChemicalVaporDeposition法により形成される。導電部材14は、基板11の主面11aに設けられたシリコン酸化膜13の上に形成される。導電部材14は、バックゲート電極BGになる膜である。次に、導電部材14の上に、構造体20を形成する。具体的には、導電部材14をパターニングした後、導電部材14の上に、電極膜21になる例えばボロンが導入されたボロンドープドポリシリコン層と、ノンドープのポリシリコン層と、をそれぞれ1層ずつ交互に積層する。次に、積層膜を貫通する孔を形成し、この孔を介してノンドープのポリシリコン層をエッチングにより除去する。そして、ノンドープのポリシリコン層が除去された部分に、層間絶縁膜42になるシリコン酸化膜を埋め込む。最上層の層間絶縁膜42の上には、選択ゲート電極SGとなる制御電極27が形成される。制御電極27には、例えば不純物が添加され導電性を有するシリコンが用いられる。この構造体20を形成した後、メモリセルアレイ領域に対して、半導体ピラーSP、メモリセルMC、ドレイン側選択トランジスタ、ソース側選択トランジスタ、バックゲートトランジスタなどの形成工程が行われる。その後、図8bに表したように、階段部STPを形成する領域に、図示しないレジストマスクを形成し、制御電極27の下の層間絶縁膜42を選択的に除去してパターニングを行う。この後、図9aに表したように、構造体20の上面を覆う絶縁層例えばシリコン酸化層41を形成した後、その絶縁膜41の上にレジスト膜RGを形成する。次に、レジスト膜RGに対して、図示しないマスクを用いたリソグラフィ及び現像を行い、図9bに示すように、レジスト膜RGの端を所望の位置になるようにパターニングする。次に、そのレジスト膜RGをマスクにしてRIEReactiveIonEtchingを行い、絶縁膜41及びその下の電極膜21におけるレジスト膜RGから露出している部分を除去する。これにより、図10aに表したように、レジスト膜RGで覆われていない絶縁膜41の一部及びその下の1層分の電極膜21の一部が除去される。次に、レジスト膜RGの平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、図10bに示すように、絶縁膜41の表面の一部が新たに露出する。そして、そのスリミングされたレジスト膜RGをマスクにしてRIEを行う。これにより、図11aに表したように、先のエッチングにより電極膜21が除去された部分の下の層間絶縁膜42及びこの下の電極膜21が除去されると共に、その隣の部分でレジスト膜RGから露出している層間絶縁膜42及びその下の電極膜21も除去される。その後も、レジスト膜RGのスリミング工程と、スリミングされたレジスト膜RGに覆われず露出している部分の絶縁膜41及びその下の電極膜21、並びにその隣りの部分でレジスト膜RGから露出している層間絶縁膜42及びその下の電極膜21を、それぞれ一層分ずつエッチングする工程とを繰り返すことで、図11bに示す階段構造が得られる。その後、図12aに表したように、さらにレジスト膜RGのスリミングを行い、その残されたレジスト膜RGをマスクにしてエッチングを行う。これにより、階段構造部の表面を覆う絶縁膜41及び層間絶縁膜42が除去される。図12bに表したように、このエッチング後、電極膜21の一部及び導電部材14の一部が露出する。また、階段部STPと隣り合う導電部材14には、凹部141が形成される。凹部141は、階段部STPの階段構造を形成する工程で形成される。次に、図13aに示すように、階段構造部を金属膜46で覆う。金属膜46は、例えばスパッタ法で形成される。実施形態では、金属膜46の材料として、チタンTiを一例に挙げて説明するが、チタン以外にも、コバルトCo、ニッケルNi、タンタルTa、白金Pt、パラジウムPd、タングステンWなどを用いてもよい。金属膜46の形成後、アニール処理熱処理を行い、制御電極27、電極膜21及び導電部材14に含まれるシリコンと、金属膜46に含まれるチタンとを反応させる。これにより、導電部材14の凹部141の内壁であって、金属膜46と接する部分には、チタンシリサイド第1シリサイド部145が形成される。また、制御電極27の端部であって、金属膜46と接する部分には、チタンシリサイド第2シリサイド部146が形成される。また、制御電極27の端部であって、金属膜46と接する部分には、チタンシリサイド第3シリサイド部147が形成される。なお、この工程で、図2に表したメモリアレイ領域Rmの中央部Rmcにおいて、電極膜21の端部電極膜21を分割した際の露出する電極膜21の端部にチタンシリサイド等のシリサイド部を形成してもよい。その後、金属膜46の未反応部をウェット処理により除去する。これにより、図13bに表したように、各段のチタンシリサイド第1シリサイド部145、第2シリサイド部146及び第3シリサイド部147が露出する。次に、図14aに表したように、階段構造部を覆うようにストッパ層71を形成する。ストッパ層71には、例えばシリコン窒化物が用いられる。ストッパ層71は、凹部141の壁面に沿って設けられても、凹部141を埋め込むように設けられてもよい。その後、制御電極27上のストッパ層71を選択的に除去した後、図14bに表したように、ストッパ層71の上、及び制御電極27の上に、層間絶縁膜72を形成する。層間絶縁膜72には、例えばシリコン酸化物が用いられる。その後、層間絶縁膜72の上面を平坦化した後、その上に図示しない有機膜などのマスクを形成し、それをマスクとして、層間絶縁膜72及びストッパ層71を選択的にエッチングする。これにより、図15aに表したように、層間絶縁膜72及びストッパ層71に複数のコンタクトホール73が形成される。複数のコンタクトホール73は、層間絶縁膜72の上面からの深さが互いに異なる。各コンタクトホール73は、層間絶縁膜72及びストッパ層71を貫通し、それぞれ制御電極27、電極膜21、導電部材14の上面に形成されたチタンシリサイド第1シリサイド部145、第2シリサイド部146及び第3シリサイド部147に達する。複数のコンタクトホール73はRIEReactiveIonEtchingにより同時に一括形成される。コンタクト領域における各シリコン層制御電極27、電極膜21及び導電部材14を、下層ほど長くした階段状に加工することで、各シリコン層に達する複数のコンタクトホール73を、同一エッチングプロセスにより一括形成することができ、効率的なプロセスを行える。このとき、シリコン窒化物であるストッパ層71は、シリコン酸化物である層間絶縁膜72のエッチング時のエッチングストッパとして機能し、各段の表面のチタンシリサイド第1シリサイド部145、第2シリサイド部146及び第3シリサイド部147は、ストッパ層71のエッチング時のエッチングストッパとして機能する。コンタクトホール73の形成後、図15bに表したように、コンタクトホール73の内部にコンタクト45を形成する。コンタクト45を形成した後は、図2に表したように、コンタクト45よりも上側の各種配線ソース線47、プラグ48、配線49及び50等を形成する。これにより、不揮発性半導体記憶装置110が完成する。実施形態に係る不揮発性半導体記憶装置の製造方法では、階段部STPに階段形状を形成する工程で凹部141が形成されるため、別工程で凹部141を形成する必要がない。これにより、凹部141を有する不揮発性半導体記憶装置110の製造工程の増加が抑制される。また、凹部141内に第1シリサイド部145が設けられているため、平面上にシリサイドが形成される場合に比べてシリサイドの面積が大きくなる。これにより、導電部材14であるバックゲート電極BGの電気抵抗が下がり、メモリセルMCの制御性が高まる。以上説明したように、実施形態によれば、メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法が提供される。なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。