行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、前記磁気トンネル接合の一端が前記選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリMRAMセルと、それぞれがMRAMセルの選択トランジスタのゲートを介して行に沿ってMRAMセルを接続する複数のワード線と、それぞれが列に沿ってMRAMセルを接続し、それぞれが前記MRAMセルの選択トランジスタのドレインを介してMRAMセルを接続する複数のビット線とを備えるメモリデバイスであって、それぞれが行に沿ってMRAMセルを接続する複数のソース線をさらに備え、各ソース線が、前記磁気トンネル接合の他端を介して前記MRAMセルを接続するメモリデバイス。前記選択トランジスタが、高出力で低しきい値電圧のトランジスタである請求項1に記載のメモリデバイス。メモリデバイスに書き込みを行うための方法であって、前記メモリデバイスが、行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、前記磁気トンネル接合の一端が前記選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリMRAMセルと、それぞれがMRAMセルの選択トランジスタのゲートを介して行に沿ってMRAMセルを接続する複数のワード線と、それぞれが列に沿ってMRAMセルを接続し、それぞれが前記MRAMセルの選択トランジスタのドレインを介してMRAMセルを接続する複数のビット線と、それぞれが前記磁気トンネル接合の他端を介して行に沿ってMRAMセルを接続する複数のソース線とを備える方法であって、選択されたTAS-MRAMセルに接続されたワード線およびソース線にそれぞれワード書き込みバイアス電圧およびソース書き込みバイアス電圧を印加し、前記選択されたTAS-MRAMセルに接続されたビット線を接地することによって、前記TAS-MRAMセルの1つに選択的に書き込みを行うステップと、前記ワード書き込みバイアス電圧に実質的に対応する値を有するビットバイアス電圧を対応するビット線を介して印加し、対応するワード線を接地することにより他のTAS-MRAMセルを非選択にすることによって、前記選択的に書き込みが行われるTAS-MRAMセルと同じ行にあるTAS-MRAMセルを非選択にするステップとを含む方法。前記選択的に書き込みが行われるMRAMセルの磁気トンネル接合に加熱電流を流すために、前記選択されたTAS-MRAMセルに接続された前記ソース線の前記ソース書き込みバイアス電圧が、前記選択されたTAS-MRAMセルに接続された前記ワード線の前記ワード書き込みバイアス電圧よりも高い値を有する請求項3に記載の方法。前記ソース書き込みバイアス電圧が、VDDと、加熱電流を流したときの磁気トンネル接合両端間の書き込みバイアス接合電圧との和に対応する値を有する請求項4に記載の方法。前記加熱電流の大きさが、選択トランジスタの飽和ドレイン電流の大きさに実質的に対応する請求項4に記載の方法。各MRAMセルの磁気トンネル接合が、固定磁化を有する基準層と、第1の安定な方向から第2の安定な方向に反転可能な第2の磁化を有する記憶層と、前記記憶層と前記検出層の間の絶縁層とを備え、TAS-MRAMセルを非選択にする前に、前記記憶層の磁化を反転させるステップをさらに含む請求項4に記載の方法。メモリデバイスから読み取りを行う方法であって、前記メモリデバイスが、行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、前記磁気トンネル接合の一端が前記選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリMRAMセルと、それぞれがMRAMセルの選択トランジスタのゲートを介して行に沿ってMRAMセルを接続する複数のワード線と、それぞれが列に沿ってMRAMセルを接続し、それぞれが前記MRAMセルの選択トランジスタのドレインを介して前記MRAMセルを接続する複数のビット線と、それぞれが前記磁気トンネル接合の他端を介して行に沿ってMRAMセルを接続する複数のソース線とを備える方法であって、選択されたTAS-MRAMセルに接続された選択トランジスタのゲートにワード線を介してワード読み取りバイアス電圧を印加し、前記選択されたTAS-MRAMセルをアドレス指定するビット線およびソース線にビット読み取りバイアス電圧およびソース読み取りバイアス電圧を印加することによって、前記TAS-MRAMセルの1つから選択的に読み取りを行うステップと、ソース読み取りバイアス電圧に対応する値を有するビットバイアス電圧を対応するビット線を介して印加し、対応するワード線を接地することにより他のTAS-MRAMセルを非選択にすることによって、前記選択的に読み取りが行われるTAS-MRAMセルと同じ行にあるTAS-MRAMセルを非選択にするステップとを含む方法。センス電圧を発生させ、前記選択されたTAS-MRAMセルの前記磁気トンネル接合にセンス電流を流すために、前記選択されたTAS-MRAMセルに接続された前記ワード線の前記ワード読み取りバイアス電圧が前記ソース読み取りバイアス電圧よりも高い請求項8に記載の方法。前記ワード読み取りバイアス電圧が、前記選択トランジスタがその線形領域で動作されるようなものである請求項9に記載の方法。本出願は、従来技術の少なくともいくつかの限界を克服するメモリデバイスを開示する。いくつかの実施形態によれば、メモリデバイスが、行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、磁気トンネル接合の一端が選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリMRAMセルと、それぞれがMRAMセルの選択トランジスタのゲートを介して行に沿ってMRAMセルを接続する複数のワード線と、それぞれが列に沿ってMRAMセルを接続し、それぞれがMRAMセルの選択トランジスタのドレインを介してMRAMセルを接続する複数のビット線とを備え、それぞれが行に沿ってMRAMセルを接続する複数のソース線をさらに備え、各ソース線が、磁気トンネル接合の他端を介してMRAMセルを接続する。一実施形態では、選択トランジスタが、高出力で低しきい値電圧のトランジスタである。別の実施形態では、各MRAMセルの磁気トンネル接合が、固定磁化を有する基準層と、第1の安定な方向から第2の安定な方向に反転可能な第2の磁化を有する記憶層と、記憶層と検出層の間の絶縁層とを備える。さらに別の実施形態では、磁気トンネル接合は、基準層の磁化をピンニングする第1の反強磁性層と、磁気トンネル接合が上側しきい値温度未満の温度であるときに記憶層をピンニングする第2の反強磁性層とをさらに備える。本出願はまた、メモリデバイスに書き込みを行うための方法であって、選択されたTAS-MRAMセルに接続されたワード線およびソース線にそれぞれワード書き込みバイアス電圧およびソース書き込みバイアス電圧を印加し、選択されたTAS-MRAMセルに接続されたビット線を接地することによって、TAS-MRAMセルの1つに選択的に書き込みを行うステップと、ワード書き込みバイアス電圧に実質的に対応する値を有するビットバイアス電圧に対応するビット線を介して印加し、対応するワード線を接地することにより他のTAS-MRAMセルを非選択にすることによって、選択的に書き込みが行われるTAS-MRAMセルと同じ行にあるTAS-MRAMセルを非選択にするステップとを含む方法に関する。一実施形態では、選択的に書き込みが行われるMRAMセルの磁気トンネル接合に加熱電流を流すために、選択されたTAS-MRAMセルに接続されたソース線のソース書き込みバイアス電圧が、選択されたTAS-MRAMセルに接続されたワード線のワード書き込みバイアス電圧よりも高い値を有する。別の実施形態では、ソース書き込みバイアス電圧が、VDDと、加熱電流を流したときの磁気トンネル接合両端間の書き込みバイアス接合電圧との和に対応する値を有する。さらなる別の実施形態では、加熱電流の大きさが、選択トランジスタの飽和ドレイン電流の大きさに実質的に対応する。さらなる別の実施形態では、方法が、TAS-MRAMセルを非選択にする前に、記憶層の磁化を反転させるステップをさらに含む。さらなる別の実施形態では、記憶層の磁化の前記反転が、TAS-MRAMセルの前記1つをアドレス指定するビット線に界磁電流を流すことによって発生される磁場を含む。さらなる別の実施形態では、記憶層の磁化の前記反転が、TAS-MRAMセルの前記1つをアドレス指定するビット線を介して、TAS-MRAMセルの前記1つの磁気トンネル接合にスピン偏極電流を流すことを含む。また、メモリデバイスから読み取りを行う方法であって、選択されたTAS-MRAMセルに接続された選択トランジスタのゲートにワード線を介してワード読み取りバイアス電圧を印加し、選択されたTAS-MRAMセルをアドレス指定するビット線およびソース線にビット読み取りバイアス電圧およびソース読み取りバイアス電圧を印加することによって、TAS-MRAMセルの1つから選択的に読み取りを行うステップと、ソース読み取りバイアス電圧に対応する値を有するビットバイアス電圧を対応するビット線を介して印加し、対応するワード線を接地することにより他のTAS-MRAMセルを非選択にすることによって、選択的に読み取りが行われるTAS-MRAMセルと同じ行にあるTAS-MRAMセルを非選択にするステップとを含む方法が開示される。一実施形態では、センス電圧を発生させ、選択されたTAS-MRAMセルの磁気トンネル接合にセンス電流を流すために、選択されたTAS-MRAMセルに接続されたワード線のワード読み取りバイアス電圧がソース読み取りバイアス電圧よりも高い。別の実施形態では、ワード読み取りバイアス電圧が、選択トランジスタがその線形領域で動作されるようなものである。さらなる別の実施形態では、センス電圧は300mVである。本明細書で開示するメモリデバイスは、従来のメモリデバイスで使用されるものよりもサイズが小さい選択トランジスタを使用できるようにし、したがってメモリデバイスの全体サイズを小さくする。したがって、高密度および低電力消費のメモリデバイスを実現することができる。本発明は、例として提示して図面に示す一実施形態の説明から、より良く理解されよう。図2aおよび図2bは、一実施形態による、複数の行および列に配列された複数の熱アシスト磁化反転磁気抵抗ランダムアクセスメモリTAS-MRAMセル1を備えるアレイから形成されたメモリデバイス10の等価回路を表す。図2aおよび図2bには、TAS-MRAMセル1が4つのみ示されている。各TAS-MRAMセル1が、磁気トンネル接合2と、磁気トンネル接合2に電気的に結合された選択トランジスタ3とを備える。さらに、メモリデバイス10は、複数のビット線BLと、ビット線BLに直交する複数の選択線SLとを備える。各ビット線BLは、TAS-MRAMセル1それぞれの選択トランジスタ3のソースを介して列に沿ってTAS-MRAMセル1を接続し、各選択線SLは、TAS-MRAMセル1それぞれの磁気トンネル接合2を介して行に沿ってTAS-MRAMセル1を接続する。図2aおよび図2bの例では、メモリデバイス10は、さらに複数のワード線WLを備え、ワード線WLは、選択線SLに平行であり、MRAMセル1それぞれの選択トランジスタ3のゲートを介して行に沿ってMRAMセル1を接続する。一実施形態図示せずでは、磁気トンネル接合2は、固定磁化を有する基準層と、第1の安定方向から第2の安定方向に反転させることができる磁化を有する記憶層と、基準層と記憶層の間の絶縁層とから形成することができる。さらに、磁気トンネル接合2は、基準層の磁化をピンニングして基準層の固定磁化を提供する第1の反強磁性層と、磁気トンネル接合2が第2の反強磁性層の上側しきい値温度未満の温度であるときに記憶層をピンニングする第2の反強磁性層とを備えることができる。書き込み操作中、対応するワード線WL、ビット線BL、およびソース線SLを適切な電圧値でアドレス指定することによって、TAS-MRAMセル1の1つに選択的に書き込みを行うことができる。図2aにメモリセル1が示されており、ここで、書き込みが行われる、すなわち選択された1つのTAS-MRAMセル1が円で囲んで示されている。より詳細には、書き込み操作中、選択されたTAS-MRAMセル1に接続されたワード線WLおよびソース線SLに、それぞれワード書き込みバイアス電圧VWL_wおよびソース書き込みバイアス電圧VSL_wが印加される。ワード書き込みバイアス電圧VWL_wは、選択されたTAS-MRAMセル1の選択トランジスタ3を通電モードに設定する。選択されたTAS-MRAMセル1に接続されたビット線BLは接地されるGND。一実施形態では、選択されたTAS-MRAMセル1の磁気トンネル接合2にドレイン電流31を流すために、ソース書き込みバイアス電圧VSL_wは、ワード書き込みバイアス電圧VWL_wよりも高い値を有する。ソース書き込みバイアス電圧VSL_wおよびワード書き込みバイアス電圧VWL_wの値は、ドレイン電流31の大きさが選択トランジスタ3の飽和ドレイン電流の大きさに実質的に対応するような値にすることができる。好ましくは、ソース書き込みバイアス電圧VSL_wは、トランジスタ飽和ドレイン電圧VDsatよりも値Vwtj_wだけ高く、この値は、ドレイン電流31を流したときの磁気トンネル接合2両端間の書き込みバイアス接合電圧に対応する。選択トランジスタゲート酸化物の損傷を防止するようにゲート酸化物に関する鋳造設計規則または選択トランジスタ3の仕様に適合している限り、VWL_wの値をVDDに設定し、VSL_wの値をVDDVmtj_wに対応する値に設定することが便宜であることがある。一実施形態では、ドレイン電流は、対応する記憶層を消磁させるために、選択されたTAS-MRAMセル1の磁気トンネル接合2を上側しきい値温度よりも高い温度まで加熱するための加熱電流31として使用される。選択トランジスタ3がその飽和電圧までバイアスをかけられる場合、加熱電流31は、選択トランジスタ3の飽和ドレイン電流に対応し、加熱電流31をソースsourcingするのに必要な選択トランジスタ3のサイズを最小にすることができるようにする。書き込み操作中、選択されたTAS-MRAMセル1をアドレス指定するビット線BLを通して、または別個の力線図示せずを通して界磁電流図示せずを流すことによって発生される磁場を含む反転手段によって、加熱された磁気トンネル接合2の記憶層の磁化が反転される。また、反転手段は、対応するアドレス指定するビット線BLを介して、選択されたTAS-MRAMセル1の加熱された磁気トンネル接合2にスピン偏極電流図示せずを流すことを含むこともできる。後者の場合、記憶層の磁化は、いわゆるスピントランスファトルクSTT効果によって反転される。一実施形態では、活性化されたソース線SLに接続された、すなわち選択されたTAS-MRAMセル1と同じ行にある他のTAS-MRAMセル1図2aにおいて、選択されたセルの右側にあるTAS-MRAMセル1は、対応するビット線BLを介して、ワード書き込みバイアス電圧VWL_wに実質的に対応する値を有するビットバイアス電圧VBL_wを、VBL_wとVWL_wの値の差がゼロとなるか、または少なくとも対応する選択トランジスタ3の大きな漏れ電流を遮断するのに十分に小さくなるように印加することによって非選択にされるすなわち書き込みを行われない。他の行にある他のTAS-MRAMセル1図2aにおける下側の2つのTAS-MRAMセルは、それらをアドレス指定するワード線WLを接地しGND、選択トランジスタ3を遮断モードに設定することによって非選択にすることができる。図2aの例では、対応するソース線SLは、バイアス電圧VDDに設定されるか、または浮動しているフロート状態。ビットバイアス電圧VBL_wに設定された非選択のTAS-MRAMセル1をアドレス指定するビット線BLは、高いソース-基板ソース書き込みバイアス電圧VSL_wで逆方向基板バイアスをかけられるバックバイアスをかけられる。その結果、基板効果により、対応する選択トランジスタ3の非常に低いサブスレショルド漏れsub-thresholdleakを実現することができる。これにより、選択トランジスタ3として、高電力で低しきい値電圧低VTのトランジスタを使用できるようになる。さらに、低VTのトランジスタは、典型的には従来のトランジスタの飽和電流よりも20高い飽和電流を有し、高電流に最適化される。その結果、選択トランジスタ3のサイズを小さくし、それによりメモリデバイス10のサイズを小さくすることができる。本実施形態によるメモリデバイスを用いれば、漏れ電流のカットオフにより、従来のメモリデバイスに比べて低い電力消費を実現することができる。また、選択トランジスタのサイズが小さくなることで、より大きなメモリアレイに比べて発生する寄生電流が小さくなるので、選択トランジスタ電流の変動を最小にすることもできる。読み取り操作中図2b参照、TAS-MRAMセル1の選択トランジスタ3のゲートを、対応するワード線WLを介してワード読み取りバイアス電圧VWL_rでアドレス指定し、トランジスタ3を通電モードに設定することによって、TAS-MRAMセル1の1つ図2bに円で囲んで示されるから選択的に読み取りを行うことができる。選択されたTAS-MRAMセル1をアドレス指定するビット線BLおよびソース線SLに、それぞれビット読み取りバイアス電圧VBL_rおよびソース読み取りバイアス電圧VSL_rが印加される。一実施形態では、センス電圧Vsenseを発生させ、選択されたMRAMセル1の磁気トンネル接合2にセンス電流32を流すために、ワード読み取りバイアス電圧VWL_rは、ソース読み取りバイアス電圧VSL_rよりも高い。このとき、ビット読み取りバイアス電圧VBL_rは、ソース読み取りバイアス電圧VSL_rからセンス電圧Vsenseを引き、さらに選択トランジスタ3の電圧降下VDropを引いた値に対応する値を有する。ここで、VDropは、トランジスタ両端間のVDS降下に対応する。ここで、磁気トンネル接合2の接合抵抗Rを求めるために、従来の電流検出技法を使用して、ビット線BLを介して磁気トンネル接合2を通って流れるセンス電流32を検出することができる。求められた接合抵抗Rの値は、基準層の磁化に対する記憶層の磁化の書き込み方向に対応する。別の方法として、接合抵抗Rは、電圧検出技法を使用して求めることができる。選択されたTAS-MRAMセル1を高い信頼性でロバストに検出するために、選択トランジスタ3がその線形領域で動作されることが好ましく、線形領域では、TAS-MRAMセル1の小さな信号の抵抗は、選択トランジスタ3に直列の磁気トンネル接合2の磁気抵抗変化を検出できるほど十分に低い。これは、選択されたTAS-MRAMセル1の選択トランジスタ3のゲートに、回路設計に実用的な大きさの値を有するワード読み取りバイアス電圧VWL_rを印加することによって実現することができる。しかし、ワード読み取りバイアス電圧VWL_rは、選択トランジスタ3のゲート酸化物を損傷するほど、および/またはTAS-MRAMセル1の長期信頼性を損なうほど高くてはならない。例えば、ワード読み取りバイアス電圧VWL_rは、値VDDを有することができ、ここでVDDは、VDDΔVに対応し、ΔVは、検出できるようにセンス電流32が十分に大きくなるようにセンス電圧Vsenseを発生する余剰電圧である。好ましい一実施形態では、センス電圧Vsenseは、約300mVの値を有し、高い磁気抵抗を生じ、磁気トンネル接合2の大幅な加熱を防止する。一実施形態では、活性化されたソース線SLに接続された、すなわち選択されたTAS-MRAMセル1と同じ行にある他のTAS-MRAMセル1図2bにおいて、選択されたセルの右側にあるTAS-MRAMセル1は、対応するビット線BLを介して、ワード読み取りバイアス電圧VWL_rに対応する値を有するビットバイアス電圧VBL_rをVBL_rとVWL_rの値の差がゼロになるように印加することによって非選択にされるすなわち読み取りを行われない。他の行にある他のTAS-MRAMセル1図2bにおける下側の2つのTAS-MRAMセルは、それらをアドレス指定するワード線WLを接地しGND、選択トランジスタ3を遮断モードに設定することによって非選択にすることができる。図2bの例では、対応するソース線SLは、バイアス電圧VDDに設定されるか、または浮動しているフロート状態。便宜的に、かつメモリデバイス1の電力消費を最小にするために、それぞれ書き込み操作および読み取り操作中の、選択されたビット線BLに印加されるビット書き込みバイアス電圧VBL_wと選択されていないビット線BLに印加されるビット読み取りバイアス電圧VBL_rを同じ値にすることができる。さらに、ソース書き込みバイアス電圧VSL_wおよびソース読み取りバイアス電圧VSL_rは、選択されたソース線SLに接続された非選択のTAS-MRAMセル1の磁気トンネル接合2を介して、その選択されたソース線SLにバイアスをかける。表1は、それぞれ、選択された線および非選択の線に関して、書き込み操作および読み取り操作中にビット線BL、ワード線WL、およびソース線SLに印加されるビットバイアス電圧、ソースバイアス電圧、およびワードバイアス電圧の様々な値をまとめたものである。本開示には様々な修正形態および代替形態があり、それらの具体的な例を、図面に例として示し、本明細書で詳細に説明してきた。しかし、本開示は、開示した特定の形態または方法に限定されるものではなく、逆に、本開示は、すべての修正形態、均等形態、および代替形態を網羅するものであることを理解すべきである。例えば、いくつかの実施形態によるメモリデバイス構成は、STTなど電流密度をできるだけ大きくすることが望まれる任意のタイプのMRAMセルに関して使用することができ、TAS-MRAMセルに限定されない。