"C軸方向に結晶成長することで基板の上に形成されたGaNからなる緩衝層と、C軸方向に結晶成長することで前記緩衝層の上に形成されたAlGaNからなる障壁層と、前記障壁層の上に形成されたゲート電極と、前記障壁層の上に前記ゲート電極を挟んで前記ゲート電極とは離間して形成されたソース電極およびドレイン電極と、C軸方向に結晶成長することで前記障壁層と前記ゲート電極との間に形成されたInAlNからなるキャップ層とを少なくとも備えることを特徴とする電界効果トランジスタ。請求項1記載の電界効果トランジスタにおいて、前記ゲート電極と前記ソース電極との間および前記ゲート電極と前記ドレイン電極との間の前記障壁層の上に形成されたInAlNからなる保護層を備え、前記保護層は、前記キャップ層より薄く形成されていることを特徴とする電界効果トランジスタ。請求項1または2記載の電界効果トランジスタにおいて、前記ゲート電極と前記キャップ層との間に形成されたゲート絶縁層を備えることを特徴とする電界効果トランジスタ。請求項1~3のいずれか1項に記載の電界効果トランジスタにおいて、前記キャップ層は、臨界膜厚以下とされていることを特徴とする電界効果トランジスタ。C軸方向に結晶成長することで基板の上にGaNからなる緩衝層を形成する工程と、C軸方向に結晶成長することで前記緩衝層の上にAlGaNからなる障壁層を形成する工程と、C軸方向に結晶成長することで前記障壁層の上にInAlNからなる半導体層を形成する工程と、ソース電極を形成する領域およびドレイン電極を形成する領域の前記半導体層を除去して前記障壁層にソース電極形成部およびドレイン電極形成部を形成する工程と、前記障壁層の前記ソース電極形成部にソース電極を形成し、前記障壁層の前記ドレイン電極形成部にドレイン電極を形成する工程と、前記ソース電極および前記ドレイン電極に挟まれた領域の前記半導体層の上のゲート形成領域にゲート電極を形成する工程と、前記ゲート形成領域と前記ソース電極との間および前記ゲート形成領域と前記ドレイン電極との間の前記半導体層を除去して前記障壁層と前記ゲート電極との間に配置されるInAlNからなるキャップ層を形成する工程とを少なくとも備えることを特徴とする電界効果トランジスタの製造方法。請求項5記載の電界効果トランジスタの製造方法において、前記キャップ層を形成する工程では、前記ゲート形成領域と前記ソース電極との間および前記ゲート形成領域と前記ドレイン電極との間の前記半導体層を除去し、前記障壁層と前記ゲート電極との間に配置されるInAlNからなるキャップ層を形成するとともに、前記ゲート形成領域と前記ソース電極との間および前記ゲート形成領域と前記ドレイン電極との間の前記障壁層の上に、前記キャップ層より薄いInAlNからなる保護層を形成することを特徴とする電界効果トランジスタの製造方法。請求項5または6記載の電界効果トランジスタの製造方法において、前記ゲート電極を形成する前にゲート絶縁層を形成する工程を備え、前記ゲート電極は、前記ゲート絶縁層の上に形成することを特徴とする電界効果トランジスタの製造方法。請求項5~7のいずれか1項に記載の電界効果トランジスタの製造方法において、前記半導体層は、臨界膜厚以下に形成することを特徴とする電界効果トランジスタの製造方法。ところで、リセス構造を作製するためには、AlGaN障壁層をエッチングにより加工する必要がある。窒化物半導体の場合は、適当なエッチング液が存在せずウェットエッチングが不可能であり、プラズマガスによるドライエッチングによって加工することになる。しかし、プラズマガスは結晶にダメージを与えるため、ゲートリーク,耐圧の低下,および界面準位の発生といったデバイス特性の劣化を発生させる要因となる。さらに、選択エッチングが不可能であるため、リセスエッチングの深さ制御が困難である。このように、現在、用いられている技術では、しきい値の制御が容易に行えず、また、再現性が低いという問題がある。本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようにすることを目的とする。本発明に係る電界効果トランジスタは、C軸方向に結晶成長することで基板の上に形成されたGaNからなる緩衝層と、C軸方向に結晶成長することで緩衝層の上に形成されたAlGaNからなる障壁層と、障壁層の上に形成されたゲート電極と、障壁層の上にゲート電極を挟んでゲート電極とは離間して形成されたソース電極およびドレイン電極と、C軸方向に結晶成長することで障壁層とゲート電極との間に形成されたInAlNからなるキャップ層とを少なくとも備える。上記電界効果トランジスタにおいて、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間の障壁層の上に形成されたInAlNからなる保護層を備え、保護層は、キャップ層より薄く形成されているようにしてもよい。また、ゲート電極とキャップ層との間に形成されたゲート絶縁層を備えるようにしてもよい。なお、キャップ層は、臨界膜厚以下とされているとよい。また、本発明に係る電界効果トランジスタの製造方法は、C軸方向に結晶成長することで基板の上にGaNからなる緩衝層を形成する工程と、C軸方向に結晶成長することで緩衝層の上にAlGaNからなる障壁層を形成する工程と、C軸方向に結晶成長することで障壁層の上にInAlNからなる半導体層を形成する工程と、ソース電極を形成する領域およびドレイン電極を形成する領域の半導体層を除去して障壁層にソース電極形成部およびドレイン電極形成部を形成する工程と、障壁層のソース電極形成部にソース電極を形成し、障壁層のドレイン電極形成部にドレイン電極を形成する工程と、ソース電極およびドレイン電極に挟まれた領域の半導体層の上のゲート形成領域にゲート電極を形成する工程と、ゲート形成領域とソース電極との間およびゲート形成領域とドレイン電極との間の半導体層を除去して障壁層とゲート電極との間に配置されるInAlNからなるキャップ層を形成する工程とを少なくとも備える。上記電界効果トランジスタの製造方法において、キャップ層を形成する工程では、ゲート形成領域とソース電極との間およびゲート形成領域とドレイン電極との間の半導体層を除去し、障壁層とゲート電極との間に配置されるInAlNからなるキャップ層を形成するとともに、ゲート形成領域とソース電極との間およびゲート形成領域とドレイン電極との間の障壁層の上に、キャップ層より薄いInAlNからなる保護層を形成するようにしてもよい。上記電界効果トランジスタの製造方法において、ゲート電極を形成する前にゲート絶縁層を形成する工程を備え、ゲート電極は、ゲート絶縁層の上に形成するようにしてもよい。なお、半導体層は、臨界膜厚以下に形成するとよい。以上説明したように、本発明によれば、GaNからなる緩衝層の上に設けたAlGaNからなる障壁層の上にInAlNからなるキャップ層を介してゲート電極を形成したので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。実施の形態1はじめに、本発明の実施の形態1について図1を用いて説明する。図1は、本発明の実施の形態1における電界効果トランジスタの構成を模式的に示す断面図である。この電界効果トランジスタは、基板101の上に形成されたGaNからなる緩衝層102と、緩衝層102の上に形成されたAlGaNからなる障壁層103と、障壁層103の上に形成されたゲート電極104とを備える。また、障壁層103の上にゲート電極104を挟んでゲート電極104とは離間して形成されたソース電極105およびドレイン電極106を備える。ソース電極105およびドレイン電極106は、障壁層103の上に、オーミック接続している。加えて、障壁層103とゲート電極104との間に形成されたInAlNからなるキャップ層107を備える。キャップ層107は、トランジスタ動作を得るためにゲート電極104による電界が印加される範囲内に形成されていることが重要となる。ゲート電極104は、例えば、キャップ層107の上にショットキー接続している。なお、各窒化物半導体の層は、C軸方向に結晶成長することで形成されている。ここで、キャップ層107は、歪みが開放されないことを目的とし、臨界膜厚以下に形成することが望ましい。上述した本実施の形態によれば、ゲート電極104と障壁層103との間にInAlNからなるキャップ層107を備えているので、ゲート電極104の直下の障壁層103および緩衝層102のヘテロ界面に生じる分極電荷の状態が制御できるようになる。キャップ層107の層厚、もしくは、In組成により、ヘテロ界面に生じる分極電荷の状態が制御できる。このように、本実施の形態によれば、複雑で制御が容易ではない微細加工などをすることなく、分極電荷の状態が制御できるので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになる。以下、より詳細に説明する。まず、InAlNは、In組成0.18でGaNの層緩衝層102に対し格子整合する。In組成が0.18より低ければ緩衝層102に対して引っ張り歪みを与える。一方、In組成が0.18より高ければ、緩衝層102に対して圧縮歪みを与える。InAlNからなるキャップ層107により圧縮歪みを生じさせた場合、キャップ層107とこの下の層との間で生じるピエゾ分極による分極電荷の向きは、キャップ層107の自発分極による分極電荷の向きとは反対方向となる。また、キャップ層107のIn組成が高くなるにつれ、キャップ層107によるピエゾ分極電荷密度が増大する一方で、キャップ層107における自発分極電荷密度は減少する。従って、例えば、キャップ層107のIn組成を障壁層103の層厚,組成に合わせて適宜に設定することで、緩衝層102,障壁層103,およびキャップ層107の積層構造部分の全体の分極電荷を0とすることができる。このように分極電荷を0とすれば、緩衝層102と障壁層103とのヘテロ界面に2次元電子ガスが誘起されなくなり、ゲート電極104の直下は、空乏化された状態となる。また、In組成を制御して、上述した分極電荷の状態を制御すれば、しきい値電圧をより広い範囲で制御できるようになる。これらの制御は、歪みの状態を制御するものであり、キャップ層107の層厚を変化させることによっても行える。以上に説明したように、本実施の形態によれば、ゲート電極104の直下にInAlNからなるキャップ層107を設けるようにしたので、キャップ層107におけるIn組成やキャップ層107の層厚により、これより下の緩衝層102および障壁層103との間の歪みの状態が制御できるようになり、結果として、より広い範囲でしきい値電圧が制御できるようになる。例えば、キャップ層107のIn組成および層厚により、しきい値電圧を2Vから-6Vまで制御できるようになる。実施の形態2次に、本発明の実施の形態2について図2を用いて説明する。図2は、本発明の実施の形態2における電界効果トランジスタの構成を模式的に示す断面図である。この電界効果トランジスタは、基板101の上に形成されたGaNからなる緩衝層102と、緩衝層102の上に形成されたAlGaNからなる障壁層103と、障壁層103の上に形成されたゲート電極104とを備える。また、障壁層103の上にゲート電極104を挟んでゲート電極104とは離間して形成されたソース電極105およびドレイン電極106を備える。ソース電極105およびドレイン電極106は、障壁層103の上に、オーミック接続している。また、障壁層103とゲート電極104との間に形成されたInAlNからなるキャップ層107を備える。各窒化物半導体の層は、C軸方向に結晶成長することで形成されている。上述した構成は、前述した実施の形態1と同様である。実施の形態2では、新たに、ゲート電極104とキャップ層107との間にゲート絶縁層108を備えるようにしている。ゲート絶縁層108は、例えば、窒化シリコンSi3N4から構成すればよい。実施の形態2では、ゲート絶縁層108を、ソース電極105からドレイン電極106にかけて形成している。ゲート絶縁層108により、ゲート電極104とソース電極105との間、およびゲート電極104とドレイン電極106との間の障壁層103の表面を覆っている。上述した実施の形態2においても、ゲート電極104と障壁層103との間にInAlNからなるキャップ層107を備えているので、ゲート電極104の直下の障壁層103および緩衝層102のヘテロ界面に生じる分極電荷の状態が制御できるようになる。キャップ層107の層厚、もしくは、In組成により、ヘテロ界面に生じる分極電荷の状態が制御できる。このように、実施の形態2によれば、複雑で制御が容易ではない微細加工などをすることなく、分極電荷の状態が制御できるので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになる。また、実施の形態2によれば、ゲート絶縁層108を備えているので、ゲート耐圧をより高くすることができる。実施の形態3次に、本発明の実施の形態3について図3を用いて説明する。図3は、本発明の実施の形態3における電界効果トランジスタの構成を模式的に示す断面図である。この電界効果トランジスタは、基板101の上に形成されたGaNからなる緩衝層102と、緩衝層102の上に形成されたAlGaNからなる障壁層103と、障壁層103の上に形成されたゲート電極104とを備える。また、障壁層103の上にゲート電極104を挟んでゲート電極104とは離間して形成されたソース電極105およびドレイン電極106を備える。ソース電極105およびドレイン電極106は、障壁層103の上に、オーミック接続している。また、障壁層103とゲート電極104との間に形成されたInAlNからなるキャップ層107を備える。ゲート電極104は、例えば、キャップ層107の上にショットキー接続している。各窒化物半導体の層は、C軸方向に結晶成長することで形成されている。上述した構成は、前述した実施の形態1と同様である。実施の形態3では、新たに、ゲート電極104とソース電極105との間、およびゲート電極104とドレイン電極106との間の障壁層103の上にInAlNからなる保護層109を形成している。保護層109は、ゲート電極104とソース電極105との間、およびゲート電極104とドレイン電極106との間の障壁層103の表面を覆っている。上述した実施の形態3においても、ゲート電極104と障壁層103との間にInAlNからなるキャップ層107を備えているので、ゲート電極104の直下の障壁層103および緩衝層102のヘテロ界面に生じる分極電荷の状態が制御できるようになる。キャップ層107の層厚、もしくは、In組成により、ヘテロ界面に生じる分極電荷の状態が制御できる。このように、実施の形態3によれば、複雑で制御が容易ではない微細加工などをすることなく、分極電荷の状態が制御できるので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになる。また、実施の形態3によれば、保護層109を備えているので、2次元電子ガス濃度の熱的安定性を向上させることができる。この点について、詳細に説明する。まず、一般に、電子デバイスの高効率化のためには、オン抵抗の低減が必須である。このためには、ソース電極およびドレイン電極の接触抵抗およびアクセス抵抗を低減する必要がある。窒化物半導体の場合、ソース電極およびドレイン電極などのオーミック性の電極形成のためには、Ti/Al系金属を堆積した後に600°C以上での熱処理が必要となる。ところが、この高温での熱処理によりヘテロ界面の2次元電子ガスが減少し、アクセス抵抗が増加してしまうという現象が生じる。このように、窒化物半導体のヘテロ接合を用いたデバイスでは、ヘテロ界面の電気抵抗が熱的に不安定であるという問題がある。これに対し、実施の形態3によれば、InAlNからなる保護層109を備えているので、ヘテロ界面における2次元電子ガスを熱的により安定にすることが可能となる。この点についてより詳細に説明すると、例えば、In組成0.18のInAlNでは、GaNとのヘテロ界面の2次元電子ガス濃度が、AlGaNと比べ熱的に安定であることが報告されている。これは歪みの影響によるものと考えられている。AlGaNは、GaNに対し引っ張り歪みを有する。この引っ張り歪みによる応力により、結晶がエネルギー的に不安定となり、熱的エネルギーが加えられた際に、表面および結晶内において欠陥生成が促進されてバンドのポテンシャルが変化する。この熱による変化が、2次元電子ガス濃度の変化させるものと考えられる。一方、GaNに対して格子整合するInAlNでは、結晶がエネルギー的に安定であり、熱的エネルギーが加えられても欠陥生成が生じず、2次元電子ガス濃度も熱的に安定となる。従って、InAlNからなる保護層109を用い、緩衝層102と障壁層103とのヘテロ接合の歪みによる応力を緩和することで、2次元電子ガス濃度の熱的安定性が向上できるものと考えられる。このように、実施の形態3によれば、窒化物半導体を用いた電界効果トランジスタにおける2次元電子ガス濃度の熱的安定性を向上させることができる。なお、保護層109は、キャップ層107より薄く形成されていることが重要となる。保護層109が、あまり厚く形成されていると、キャップ層107と同じ効果が発生し、ヘテロ界面における2次元電子ガスの発生を抑制することになる。このため、保護層109は、少なくともキャップ層107より薄く形成し、安定して2次元電子ガスが発生する状態とすることが重要となる。実施の形態4次に、本発明の実施の形態4について説明する。図4は、本発明の実施の形態4における電界効果トランジスタの構成を模式的に示す断面図である。この電界効果トランジスタは、基板101の上に形成されたGaNからなる緩衝層102と、緩衝層102の上に形成されたAlGaNからなる障壁層103と、障壁層103の上に形成されたゲート電極104とを備える。また、障壁層103の上にゲート電極104を挟んでゲート電極104とは離間して形成されたソース電極105およびドレイン電極106を備える。ソース電極105およびドレイン電極106は、障壁層103の上に、オーミック接続している。また、障壁層103とゲート電極104との間に形成されたInAlNからなるキャップ層107を備える。また、ゲート電極104とソース電極105との間、およびゲート電極104とドレイン電極106との間の障壁層103の上にInAlNからなる保護層109を備える。各窒化物半導体の層は、C軸方向に結晶成長することで形成されている。上述した構成は、前述した実施の形態3と同様である。実施の形態4では、ゲート電極104とキャップ層107との間にゲート絶縁層408を備えるようにしている。ゲート絶縁層408は、例えば、窒化シリコンから構成すればよい。実施の形態4では、ゲート絶縁層408を、ソース電極105からドレイン電極106にかけて形成している。ゲート絶縁層408により、ゲート電極104とソース電極105との間、およびゲート電極104とドレイン電極106との間の、保護層109の表面を覆っている。上述した実施の形態4においても、ゲート電極104と障壁層103との間にInAlNからなるキャップ層107を備えているので、ゲート電極104の直下の障壁層103および緩衝層102のヘテロ界面に生じる分極電荷の状態が制御できるようになる。キャップ層107の層厚、もしくは、In組成により、ヘテロ界面に生じる分極電荷の状態が制御できる。このように、実施の形態4によれば、複雑で制御が容易ではない微細加工などをすることなく、分極電荷の状態が制御できるので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになる。また、実施の形態4によれば、保護層109を備えているので、2次元電子ガス濃度の熱的安定性を向上させることができる。また、実施の形態4によれば、ゲート絶縁層408を備えているので、ゲート耐圧をより高くすることができる。製造方法例1次に、本発明の実施の形態における電界効果トランジスタの製造方法について説明する。はじめに、製造方法例1について図5A~図5Gを用いて説明する。図5A~図5Gは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。まず、図5Aに示すように、基板101の上に、GaNからなる緩衝層102,AlGaNからなる障壁層103,InAlNからなる半導体層501を、よく知られたエピタキシャル成長技術により順次に形成する。エピタキシャル成長は、C軸方向に行う。エピタキシャル成長方法としては、分子線エピタキシーMolecularBeamEpitaxyMBE法や、有機金属気相成長MetalOrganicVaporPhaseEpitaxy法などがある。ここで、半導体層501は、後述するようにキャップ層107を形成するための層である。前述したように、キャップ層107は、歪みが開放されないことを目的として臨界膜厚以下に形成することが望ましい。従って、半導体層501も、臨界膜厚以下に形成することが望ましい。次に、図5Bに示すように、公知のリソグラフィー技術によりマスクパターン502を形成し、また、公知のドライエッチング技術によりマスクパターン502をマスクとして半導体層501を選択的にエッチングする。これにより、ソース電極を形成する領域およびドレイン電極を形成する領域の半導体層501を除去し、障壁層103にソース電極形成部503およびドレイン電極形成部504を形成する。ここで、上述した半導体層501の選択的なエッチングにおいて、厳密なエッチング量の制御が容易ではない場合、一部の障壁層103をエッチングしてもよい。なお、ソース電極形成部503およびドレイン電極形成部504を形成した後、マスクパターン502は除去する。次に、図5Cに示すように、ソース電極形成部503にソース電極105を形成し、ドレイン電極形成部504にドレイン電極106を形成する。例えば、蒸着法などの公知の金属堆積技術および公知のリフトオフ法などにより、ソース電極105およびドレイン電極106を形成すればよい。例えば、各電極形成領域が開放しているリフトオフ用のマスクパターンを形成し、次いで、電子ビーム蒸着装置を用い、層厚15nmのTi層,層厚100nmのAl層,層厚30nmのNi層,層厚50nmのAu層を順次に堆積する。次に、上記マスクパターンを除去することで、ソース電極形成部503およびドレイン電極形成部504に、上述した金属が積層した電極構造を形成する。この後、850°Cで30秒間熱処理することで、障壁層103にオーミック接続するソース電極105およびドレイン電極105を形成する。次に、半導体層501を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図5Dに示すように、ソース電極105およびドレイン電極106に挟まれた領域の障壁層103の上のゲート形成領域505に、キャップ層107を形成する。次に、図5Eに示すように、キャップ層107の上に、ゲート電極104を形成する。例えば、蒸着法などの公知の金属堆積技術および公知のリフトオフ法などにより、ゲート電極104を形成すればよい。例えば、ゲート形成領域505が開放するリフトオフ用のマスクパターンを形成し、次いで、電子ビーム蒸着装置を用い、層厚100nmのNi層および層厚100nmのAu層を順次に堆積する。次に、上記マスクパターンを除去することで、キャップ層107の上にショットキー接合するゲート電極104を形成する。また、ゲート電極104を先に形成し、この後で、キャップ層107のパターニングを行ってもよい。例えば、図5Fに示すように、半導体層501のゲート形成領域505にゲート電極104を形成する。この後、例えば、ゲート電極104をマスクとした公知のドライエッチング技術により半導体層501を選択的にエッチングすることで、図5Gに示すように、キャップ層107を形成する。上述した製造方法例1により、前述した実施の形態1における電界効果トランジスタが得られる。製造方法例2次に、本発明の実施の形態における電界効果トランジスタの製造方法について説明する。以下では、製造方法例2について、図5A~図5D,図6A,および図6Bを用いて説明する。図6A,図6Bは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。まず、図5A~図5Dを用いて説明したように、基板101の上に、緩衝層102,障壁層103を形成し、ソース電極105,ドレイン電極106を形成し、ソース電極105およびドレイン電極106に挟まれた領域の障壁層103の上のゲート形成領域505に、キャップ層107を形成する。次に、図6Aに示すように、ソース電極105,ドレイン電極106,およびキャップ層107が形成されている障壁層103の上に、絶縁膜601を形成する。例えば、公知のスパッタ法により窒化シリコンを堆積して絶縁膜601とすればよい。次に、絶縁膜601を公知のリソグラフィー技術およびエッチング技術によりパターニングしてソース電極105およびドレイン電極106を露出させ、図6Bに示すように、ソース電極105とドレイン電極106との間にゲート絶縁層108を形成する。この後、キャップ層107の上に、ゲート絶縁層108を介してゲート電極104を形成する。上述した製造方法例2により、前述した実施の形態2における電界効果トランジスタが得られる。製造方法例3次に、本発明の実施の形態における電界効果トランジスタの製造方法について説明する。以下では、製造方法例3について、図5A~図5C,図7A,および図7Bを用いて説明する。図7A,図7Bは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。まず、図5A~図5Cを用いて説明したように、基板101の上に、緩衝層102,障壁層103,半導体層501を形成し、また、ソース電極105,ドレイン電極106を形成する。次に、半導体層501を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図7Aに示すように、キャップ層107を形成するとともに、ゲート電極104とドレイン電極106との間の障壁層103の上にInAlNからなる保護層109を形成する。例えば、公知のリソグラフィー技術により、キャップ層107を形成する箇所の半導体層501の上にマスクパターンを形成し、次いで、マスクパターンをマスクとして選択的に半導体層501をドライエッチングする。このエッチング処理において、ゲート電極104とドレイン電極106との間の障壁層103の上の領域に半導体層501の一部を残すようにすれば、キャップ層107を形成するとともに、保護層109が形成できる。この後、図7Bに示すように、キャップ層107の上にゲート電極104を形成する。上述した製造方法例3により、前述した実施の形態3における電界効果トランジスタが得られる。製造方法例4次に、本発明の実施の形態における電界効果トランジスタの製造方法について説明する。以下では、製造方法例4について、図5A~図5C,図7A,図8A,および図8Bを用いて説明する。図8A,図8Bは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。まず、図5A~図5Cを用いて説明したように、基板101の上に、緩衝層102,障壁層103,半導体層501を形成し、また、ソース電極105,ドレイン電極106を形成する。次に、図7Aを用いて説明したように、キャップ層107を形成するとともに、ゲート電極104とドレイン電極106との間の障壁層103の上にInAlNからなる保護層109を形成する。次に、図8Aに示すように、ソース電極105,ドレイン電極106,保護層109,およびキャップ層107の上に、絶縁膜801を形成する。例えば、公知のスパッタ法により窒化シリコンを堆積して絶縁膜801とすればよい。次に、絶縁膜801を公知のリソグラフィー技術およびエッチング技術によりパターニングしてソース電極105およびドレイン電極106を露出させ、図8Bに示すように、ソース電極105とドレイン電極106との間にゲート絶縁層408を形成する。この後、キャップ層107の上に、ゲート絶縁層408を介してゲート電極104を形成する。上述した製造方法例4により、前述した実施の形態4における電界効果トランジスタが得られる。次に、実際に作製した電界効果トランジスタの特性について説明する。前述した実施の形態1における電界効果トランジスタを、キャップ層107を臨界膜厚以下の状態に作製した。また、層厚5nmおよび10nmの2種類のキャップ層107で、各々、In組成を0.2,0.3,0.4,および0.5と変化させた、8つの電界効果トランジスタを作製し、各々についてしきい値電圧を測定した。なお、障壁層103は、Al組成を0.3とし、層厚10nmとした。まず、図9に、InAlNにおけるInの組成と臨界膜厚との関係を示す。Inの組成比を大きくするほど、臨界膜厚は薄くなる。また、In組成が0.5間での範囲であれば、5nmおよび10nmは、臨界膜厚以下であることがわかる。また、図10に、キャップ層107におけるIn組成としきい値電圧との関係を示す。図10からわかるように、キャップ層107の層厚、およびIn組成により、しきい値電圧が、-6V~2Vの範囲で制御ができることが分かった。以上に説明したように、本発明では、GaNからなる緩衝層およびAlGaNからなる障壁層によるヘテロ構造を用いた窒化物半導体による電界効果トランジスタにおいて、障壁層の上にInAlNからなるキャップ層を介してゲート電極を形成するようにした。この結果、本発明によれば、ゲート電極直下のヘテロ界面における電子濃度をより廣範囲で制御できるようになり、より広い範囲で敷地電圧が制御できるようになる。また、この制御は、キャップ層の層厚およびIn組成により行えるので、複雑な工程を必要とすることなく、非常に容易に行える。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、ゲート絶縁層は、窒化シリコンに限るものではなく、SiO2,Al2O3などの他の絶縁材料を用いるようにしてもよい。また、ソース電極およびドレイン電極は、Ti15nm/Al100nm/Ni30nm/Au50nmの構造に限るものではなく、オーミック接続した状態が得られていればよい。また、ゲート電極は、Ni100nm/Au100nmの構造に限るものではなく、キャップ層の上に直接形成する場合は、ショットキー接続する状態が得られていればよい。また、ゲート絶縁層を用いる場合は、ショットキー接続する金属材料に限らず、様々なゲート電極材料を用いることが可能である。また、障壁層には、ある程度の濃度であれば、不純物が導入されていてもよい。例えば、障壁層の上部に、1×1019cm3までの範囲でシリコンが導入されていてもよい。このようにすることで、ソース電極およびドレイン電極に対するアクセス抵抗が低減でき、また、ソース電極およびドレイン電極の接触抵抗が低減できるため、電界効果トランジスタのオン抵抗の低減が見込める。ただし、ドーピング濃度の増加に伴い、しきい値がマイナス方向に大きくなるため、マイナス方向に小さいしきい値電圧を有するノーマリーオフデバイスの作製には適さない。"