"入力信号に遅延を付加した出力信号を生成する遅延回路であって、第1電流及び当該第1電流に比例した第2電流を生成する電流ミラー回路と、ゲートに所定電圧が印加されてソース-ドレイン間に前記第1電流が流れることにより、第1電圧を生成する第1トランジスタと、前記第1電圧に応じた参照電圧を生成する参照電圧生成部と、容量素子と、前記入力信号の電圧レベルに基づいて、前記第2電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース-ドレイン間に前記第2電流が流れることにより、第2電圧を生成する第2トランジスタと、前記第2電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備えた遅延回路。前記電流ミラー回路は、電源電圧に応じた前記第1電流を生成する第3トランジスタと、前記第3トランジスタと電流ミラー接続され、前記第2電流を生成する第4トランジスタと、を有し、前記第3及び前記第4トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、請求項1に記載の遅延回路。前記第1及び前記第2トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、請求項1又は2に記載の遅延回路。電源電圧を分圧して前記所定電圧として出力する抵抗素子をさらに備えた請求項1~3のいずれか一項に記載の遅延回路。前記出力信号をクロック信号として生成する請求項1~4のいずれか一項に記載された遅延回路と、前記クロック信号に同期して動作する内部回路と、を備えた半導体装置。しかし、関連する技術のディレイ回路遅延回路は、トランジスタの閾値電圧がばらついてしまうと、精度良くタイミング調整することができないという問題があった。換言すると、関連する技術のディレイ回路は、トランジスタの閾値電圧がばらついてしまうと、入力信号に精度の高い遅延を付加した出力信号を生成することができないという問題があった。例えば、この遅延回路が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができない。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンが無くなってしまい、正確なデータの読み出しが行われないという問題があった。以下、その理由を具体的に説明する。図5は、標準的な半導体製造工程にて製造されたトランジスタの閾値電圧のばらつきを示す図である。図5に示すように、ディレイ回路に設けられたPMOSトランジスタM1,M2の閾値電圧VtP、及び、NMOSトランジスタM3,M4の閾値電圧VtNは、それぞれ製造範囲Sの範囲内でばらついている。なお、製造範囲Sとは、閾値電圧VtPの上限値である閾値電圧Pbと、閾値電圧VtPの下限値である閾値電圧Paと、閾値電圧VtNの上限値である閾値電圧Nbと、閾値電圧VtNの下限値である閾値電圧Naと、によって囲まれる領域のことである。なお、閾値電圧Pceは、閾値電圧VtPのセンター値である。閾値電圧Nceは、閾値電圧VtNのセンター値である。以下の説明では、閾値電圧VtP,VtNがそれぞれセンター値である閾値電圧Pce,Nceを示す場合を通常状態と称す。閾値電圧VtP,VtNがそれぞれ上限値である閾値電圧Pb,Nbを示す場合を閾値電圧が高いVt高状態と称す。閾値電圧VtP,VtNがそれぞれ下限値である閾値電圧Pa,Naを示す場合を閾値電圧が低いVt低状態と称す。なお、トランジスタの閾値電圧VtP,VtNは温度変化によっても変動する。温度変化による閾値電圧VtP,VtNの変動は、一般的にトランジスタのソース-ドレイン間のリークによるものとされている。したがって、トランジスタの閾値電圧VtP,VtNがセンター値である閾値電圧Pce,Nceを示す場合通常状態でも、リーク量が増加する高温では当該閾値電圧VtP,VtNは低くなり、リーク量が減少する低温では当該閾値電圧VtP,VtNは高くなる。図6は、図4に示すディレイ回路の動作を示すタイミングチャートである。図6には、入力1に入力された信号便宜上、入力信号1と称すと、出力2から出力された信号便宜上、出力信号2と称すと、参照電圧としてのノードMの電圧Vmと、比較電圧としてのノードNの電圧Vnと、が示されている。なお、通常状態におけるノードMの電圧をVmc、Vt高状態におけるノードMの電圧をVmb、Vt低状態におけるノードMの電圧をVmaと区別して説明する場合がある。また、通常状態におけるノードNの電圧をVnc、Vt高状態におけるノードNの電圧をVnb、Vt低状態におけるノードNの電圧をVnaと区別して説明する場合がある。さらに、通常状態における出力信号2を出力信号2c、Vt高状態における出力信号2を出力信号2b、Vt低状態における出力信号2を出力信号2aと区別して説明する場合がある。図6の例では、初期状態である時刻t30にて、入力信号1はLレベル接地電圧GNDレベルを示している。このとき、スイッチSW1がオフしスイッチSW2がオンするため、ノードNの電圧Vnc,Vnb,Vnaは、何れも接地電圧GNDレベルを示す。一方、ノードMの電圧Vmc,Vmb,Vmaは、それぞれ異なる値を示すが後述、何れも接地電圧GNDレベルよりも大きな中間電位電源電圧VCC/2程度を示す。そのため、出力信号2c,2b,2aは何れもLレベルを示している。時刻t31にて、入力信号1がLレベルからHレベル電源電圧VCCレベルに変化すると、スイッチSW1がオンしスイッチSW2がオフするため、ノードNの電圧Vnc,Vnb,Vnaは一定の傾きで上昇し始める。一方、ノードMの電圧Vmc,Vmb,Vmaは、PMOSトランジスタM1及びNMOSトランジスタM3のそれぞれのドレイン電圧の差電圧を抵抗8,9の抵抗比により抵抗分圧したものであるから、それぞれトランジスタM1,M3の閾値電圧VtP,VtNのばらつきによって異なる値を示す。つまり、ノードMの電圧Vmc,Vmb,Vmaは、通常状態、Vt高状態、Vt低状態の場合でそれぞれ異なる値を示す。Vt高状態では、時刻t32にて、ノードNの電圧VnbがノードMの電圧Vmbにまで達する交点Z。それにより、コンパレータ13は、比較結果をLレベルからHレベルに切り替えて出力信号2bとして出力する。通常状態では、時刻t33にて、ノードNの電圧VncがノードMの電圧Vmcにまで達する交点Y。それにより、コンパレータ13は、比較結果をLレベルからHレベルに切り替えて出力信号2cとして出力する。Vt低状態では、時刻t34にて、ノードNの電圧VnaがノードMの電圧Vmaにまで達する交点X。それにより、コンパレータ13は、比較結果をLレベルからHレベルに切り替えて出力信号2aとして出力する。そして、時刻t35にて、容量12に対する電荷の供給が完了し、最終的にノードNの電圧Vnc,Vnb,Vnaは何れも電源電圧VCCレベルまで上昇する。このように、入力信号1がLレベルからHレベルに変化してから時刻t31、出力信号2がLレベルからHレベルに変化するまで時刻t32,t33,t34の時間は、トランジスタの閾値電圧VtP,VtNのばらつきによって異なる。つまり、トランジスタの閾値電圧VtP,VtNがばらつくことにより、入力信号1がLレベルからHレベルに変化してから時刻t31、出力信号2がLレベルからHレベルに変化するまで時刻t32,t33,t34の時間が、所望の時間遅延時間と異なってしまう可能性がある。以上のように、関連する技術のディレイ回路遅延回路は、トランジスタの閾値電圧のばらつきにより、入力信号に精度の高い遅延を付加した出力信号を生成することができないという問題があった。本発明にかかる遅延回路は、入力信号に遅延を付加した出力信号を生成する遅延回路であって、第1電流及び当該第1電流に比例した第2電流を生成する電流ミラー回路と、ゲートに所定電圧が印加されてソース-ドレイン間に前記第1電流が流れることにより、第1電圧を生成する第1トランジスタと、前記第1電圧に応じた参照電圧を生成する参照電圧生成部と、容量素子と、前記入力信号の電圧レベルに基づいて、前記第2電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース-ドレイン間に前記第2電流が流れることにより、第2電圧を生成する第2トランジスタと、前記第2電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備える。上述のような回路構成により、入力信号に精度の高い遅延を付加した出力信号を生成することができる。本発明により、入力信号に精度の高い遅延を付加した出力信号を生成することが可能な遅延回路を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素動作ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。実施の形態1図1は、本発明の実施の形態1にかかる遅延回路100の構成例を示す図である。本実施の形態にかかる遅延回路100は、比較電圧V2の変化の傾きと参照電圧V1とのそれぞれを、トランジスタの閾値電圧のばらつきに応じて変化させるため、比較電圧V2と参照電圧V1とが一致するタイミングのずれを従来よりも小さくすることができる。それにより、本実施の形態にかかる遅延回路100は、入力信号Vinに精度の高い遅延を付加した出力信号Voutを出力することができる。以下、具体的に説明する。図1に示すように、遅延回路100は、基準電圧発生部615と、比較用基準電圧生成部616と、電荷充放電部617と、容量部618と、電圧比較部比較部619と、インバータ621と、を備える。遅延回路100の構成まず、図1に示す遅延回路100の構成について説明する。基準電圧発生部615基準電圧発生部615は、基準電圧所定電圧Vrを発生する部である。基準電圧発生部615は、定電圧源625を有する。定電圧源625の一端には、電源から接地電圧GNDの供給される接地電圧端子以下、接地電圧端子GNDと称すが接続され、定電圧源625の他端には、ノード601が接続される。そして、定電圧源625は、ノード601に向けて基準電圧Vrを出力する。比較用基準電圧生成部616比較用基準電圧生成部616は、参照電圧V1を生成する部である。比較用基準電圧生成部616は、トランジスタ第3トランジスタ605と、トランジスタ第1トランジスタ607と、抵抗素子第1抵抗素子、参照電圧生成部608,609と、を有する。本実施の形態では、トランジスタ605がPチャネルMOSトランジスタであって、トランジスタ607がNチャネルMOSトランジスタである場合を例に説明する。また、本実施の形態では、抵抗素子608,609のそれぞれの抵抗値が略同一である場合を例に説明する。トランジスタ605,607及び抵抗素子608,609は、電源から電源電圧VDDの供給される電源電圧端子以下、電源電圧端子VDDと称すと、接地電圧端子GNDと、の間に直列に設けられている。より具体的には、トランジスタ605では、ソースが電源電圧端子VDDに接続され、ゲート及びドレインがノード624に接続される。トランジスタ607では、ドレインがノード624に接続され、ゲートが601に接続され、ソースがノード602に接続される。抵抗素子608では、一端がノード602に接続され、他端がノード603に接続される。抵抗素子609では、一端がノード603に接続され、他端が接地電圧端子GNDに接続される。そして、比較用基準電圧生成部616は、ノード603の電圧を参照電圧V1として出力する詳しくは後述。電荷充放電部617電荷充放電部617は、入力信号Vinに基づいて、後述するコンデンサ613に電荷を蓄積し、又は、コンデンサ613に蓄積された電荷を放出する部である。電荷充放電部617は、トランジスタ第4トランジスタ606と、トランジスタ610と、トランジスタ第2トランジスタ611と、トランジスタ612と、を有する。トランジスタ610,612により充放電部とも称する。本実施の形態では、トランジスタ606,610がそれぞれPチャネルMOSトランジスタであって、トランジスタ611,612がそれぞれNチャネルMOSトランジスタである場合を例に説明する。トランジスタ606,610,611,612は、電源電圧端子VDDと接地電圧端子GNDとの間に直列に設けられている。より具体的には、トランジスタ606では、ソースが電源電圧端子VDDに接続され、ゲートがノード624に接続され、ドレインがトランジスタ610のソースに接続される。トランジスタ610では、ゲートがインバータ621を介して外部入力端子620に接続され、ドレインがトランジスタ611のドレインに接続される。つまり、トランジスタ610のゲートには、外部から外部入力端子620に供給された入力信号Vinの反転信号が印加される。トランジスタ611では、ゲートがノード601に接続され、ソースがノード604に接続される。トランジスタ612では、ドレインがノード604に接続され、ゲートがインバータ621を介して外部入力端子620に接続され、ソースが接地電圧端子GNDに接続される。つまり、トランジスタ612のゲートには、外部から外部入力端子620に供給された入力信号Vinの反転信号が印加される。例えば、入力信号VinがHレベルからLレベルに変化すると、トランジスタ610がオフしトランジスタ612がオンするため、コンデンサ613に蓄積された電荷がトランジスタ612を介して接地電圧端子GNDに放出されていく。一方、入力信号VinがLレベルからHレベルに変化すると、トランジスタ610がオンしトランジスタ612がオフするため、電源電圧端子VDDからトランジスタ606,610,611を介してコンデンサ613に電荷が蓄積されていく詳しくは後述。容量部618容量部618は、コンデンサ容量素子613を有し、当該コンデンサ613に蓄積された電荷に応じた比較電圧V2を生成する部である。コンデンサ613の一端はノード604に接続され、コンデンサ613の他端は接地電圧端子GNDに接続される。そして、容量部618は、ノード604の電圧を比較電圧V2として出力する。電圧比較部619電圧比較部619は、比較電圧V2と参照電圧V1とを比較し、比較結果を出力信号Voutとして出力する部である。電圧比較部619は、比較器614を有する。比較器614では、非反転入力端子がノード604に接続され、反転入力端子がノード603に接続され、出力端子が外部出力端子623に接続される。例えば、ノード604の電圧比較電圧V2がノード603の電圧参照電圧V1より低い場合、電圧比較部619は、Lレベルの比較結果を出力信号Voutとして出力する。一方、ノード604の電圧比較電圧V2がノード603の電圧参照電圧V1以上である場合、電圧比較部619は、Hレベルの比較結果を出力信号Voutとして出力する。この出力信号Voutは、外部出力端子623を介して外部に出力される。なお、上記の接続関係から明らかなように、トランジスタ605,606は電流ミラー接続されている。したがって、トランジスタ605,606の組み合わせを電流ミラー回路とも称する。また、本実施の形態では、トランジスタ605,606が、同一導電型Pチャネル型、略同一のチャネル幅及び略同一のチャネル長である場合を例に説明する。また、本実施の形態では、トランジスタ607,611が、同一導電型Nチャネル型、略同一のチャネル幅及び略同一のチャネル長である場合を例に説明する。遅延回路100の動作次に、図1に示す遅延回路100の動作について、図2を用いて説明する。図2は、図1に示す遅延回路100の動作を示すタイミングチャートである。図2には、入力信号Vinと、出力信号Voutと、参照電圧ノード603の電圧V1と、比較電圧ノード604の電圧V2と、が示されている。なお、通常状態における参照電圧V1をV1c、Vt高状態における参照電圧V1をV1b、Vt低状態における参照電圧V1をV1aと区別して説明する場合がある。また、通常状態における比較電圧V2をV2c,Vt高状態における比較電圧V2をV2b、Vt低状態における比較電圧V2をV2aと区別して説明する場合がある。さらに、通常状態における出力信号Voutを出力信号Voutc、Vt高状態における出力信号Voutを出力信号Voutb、Vt低状態における出力信号Voutaと区別して説明する場合がある。なお、本実施の形態では、コンデンサ613の静電容量Cがばらつかないものとして説明する。図2に示すタイミングチャートを時間軸に沿って説明する前に、前提となる動作について簡単に説明する。トランジスタ605のソース-ドレイン間には、電源電圧VDDに応じた電流第1電流I0が流れる。また、トランジスタ606のソース-ドレイン間には、トランジスタ605のソース-ドレイン間に流れる電流に比例した電流第2電流が流れる。本実施の形態では、トランジスタ605,606は略同一のサイズ略同一のチャネル幅及び略同一のチャネル長であるため、トランジスタ606のソース-ドレイン間には、トランジスタ605のソース-ドレイン間と同じ電流値の電流I0が流れる。なお、通常状態における電流I0をI0c、Vt高状態にける電流I0をI0b、Vt低状態における電流I0をI0aと区別して説明する場合がある。また、トランジスタ607のゲートには、当該トランジスタ607が常にオン状態となるような電圧値の基準電圧Vrが印加されている。同様に、トランジスタ611のゲートには、当該トランジスタ611が常にオン状態となるような電圧値の基準電圧Vrが印加されている。本実施の形態では、トランジスタ607,611は略同一のサイズであるため、それぞれのソース-ドレイン間に同じ電流値の電流I0が流れる場合には、それぞれのソース電圧ノード602の電圧,ノード604の電圧V0,V2は最終的に略同一の値を示す。より具体的には、ノード602の電圧第1電圧V0は、ノード601の電圧基準電圧Vrからトランジスタ607のゲート-ソース間電圧Vgsを引いた値を示す。ノード604の電圧比較電圧,第2電圧V2は、ノード601の電圧基準電圧Vrからトランジスタ611のゲート-ソース間電圧Vgsを引いた値を示す。抵抗素子608の抵抗値をR3とし、抵抗素子609の抵抗値をR4とすると、電圧V0は、以下の式1のように表すことができる。V0=R3R4×I01また、抵抗素子608と抵抗素子609との間のノード603の電圧参照電圧V1は、以下の式2のように表すことができる。V1=V0×R4/R3R42上記したように、抵抗素子608,609のそれぞれの抵抗値R3,R4は略同一であるため、参照電圧V1は、電圧V0の1/2の電圧値を示す。また、比較電圧V2は、トランジスタ610がオンすることによりトランジスタ611のソース-ドレイン間に電流I0が流れている場合、電圧V0と略同一の電圧値まで上昇する。続いて、図2のタイミングチャートを時間軸に沿って説明する。図2の例では、初期状態である時刻t0にて、入力信号VinはLレベル接地電圧GNDレベルを示している。このとき、トランジスタ610はオフしトランジスタ612はオンしているため、コンデンサ613に蓄積された電荷はトランジスタ612を介して接地電圧端子GNDに放出されている。したがって、比較電圧V2c,V2b,V2aは接地電圧GNDレベルを示す。一方、参照電圧V1c,V1b,V1aは、式1及び式2を参照するとそれぞれ以下のように表すことができる。まず、通常状態における電圧V0以下、V0cと称すは、式1を参照すると、以下の式3のように表すことができる。V0c=R3R4×I0c3したがって、通常状態における参照電圧V1cは、式2を参照すると、以下の式4のように表すことができる。V1c=V0c×R4/R3R44ここで、上記したように抵抗素子608,609のそれぞれの抵抗値R3,R4は略同一であるため、参照電圧V1cは、電圧V0cの1/2の電圧値を示す。また、Vt高状態における電圧V0以下、V0bと称すは、式1を参照すると、以下の式5のように表すことができる。V0b=R3R4×I0b5したがって、Vt高状態における参照電圧V1bは、式2を参照すると、以下の式6のように表すことができる。V1b=V0b×R4/R3R46ここで、上記したように抵抗素子608,609のそれぞれの抵抗値R3,R4は略同一であるため、参照電圧V1bは、電圧V0bの1/2の電圧値を示す。また、Vt低状態における電圧V0以下、V0aと称すは、式1を参照すると、以下の式7のように表すことができる。V0a=R3R4×I0a7したがって、Vt低状態における参照電圧V1aは、式2を参照すると、以下の式8のように表すことができる。V1a=V0a×R4/R3R48ここで、上記したように抵抗素子608,609のそれぞれの抵抗値R3,R4は略同一であるため、参照電圧V1aは、電圧V0aの1/2の電圧値を示す。このように、参照電圧V1c,V1b,V1aは、それぞれ異なる値を示すが、何れも接地電圧GNDレベルよりも大きな中間電圧電源電圧VDD/2程度を示す。そのため、比較器614は、Lレベルの比較結果を出力信号Voutc,Voutb,Voutaとして出力している。時刻t1にて、入力信号VinがLレベルからHレベルに変化すると、トランジスタ610がオンしトランジスタ612がオフするため、電源電圧端子VDDからトランジスタ606,610,611を介してコンデンサ613に電荷が蓄積されていく。つまり、ノード604の電圧比較電圧V2は上昇し始める。このとき、トランジスタ606,610,611には、トランジスタ605と同じ電流I0が流れる。具体的には、通常状態では電流I0cが流れ、Vt高状態では電流I0bが流れ、Vt低状態では電流I0aが流れる。そのため、ノード604の電圧比較電圧V2c,V2b,V2aは、それぞれノード602の電圧V0c,V0b,V0aと略同一の電圧値まで、それぞれ異なる傾きで上昇していく。一方、ノード603の電圧参照電圧V1c、V1b,V1aは、それぞれノード602の電圧V0c,V0b,V0aの1/2の電圧値を示す。時刻t2にて、通常状態、Vt高状態及びVt低状態の何れの場合も、比較電圧V2が参照電圧V1にまで達する。具体的には、通常状態では比較電圧V2cが参照電圧V1cにまで達し交点Y1、Vt高状態では比較電圧V2bが参照電圧V1bにまで達し交点Z1、Vt低状態では比較電圧V2aが参照電圧V1aにまで達する交点X1。それにより、比較器614は、比較結果をLレベルからHレベルに切り替えて出力信号Voutc,Voutb,Voutaとして出力する。そして、時刻t3にて、通常状態、Vt高状態及びVt低状態の何れの場合も、コンデンサ613に対する電荷の供給が完了し、最終的にノード604の電圧比較電圧V2c,V2b,V2aはそれぞれノード602の電圧V0c,V0b,V0aと略同一の電圧値まで上昇する。このように、本実施の形態にかかる遅延回路100は、比較電圧V2の変化の傾きと参照電圧V1とのそれぞれを、トランジスタの閾値電圧のばらつきに応じて変化させる。そのため、入力信号VinがLレベルからHレベルに変化してから時刻t1、出力信号VoutがLレベルからHレベルに変化するまで時刻t2の時間は、トランジスタの閾値電圧がばらついたとしてもほとんど変化しない。つまり、本実施の形態にかかる遅延回路100は、トランジスタの閾値電圧がばらついたとしても、入力信号Vinに精度の高い遅延を付加した出力信号Voutを生成することができる。なお、本実施の形態にかかる遅延回路100の遅延時間時刻t1~t2の時間は、通常状態、Vt高状態及びVt低状態のそれぞれにおいて、以下のようにして導き出すことができる。なお、コンデンサ613の静電容量をCとする。まず、通常状態では、コンデンサ613に蓄積される電荷Qcは、以下の式9のように表すことができる。Qc=CV2c=CV0c9したがって、入力信号VinがLレベルからHレベルに変化してから時刻t1、コンデンサ613に対する電荷の供給が完了するまで時刻t3の時間t3-t1は、以下の式10のように表すことができる。t3-t1=Qc/I0c=CV0c/I0c10同様にVt高状態では、コンデンサ613に蓄積される電荷Qbは、以下の式11のように表すことができる。Qb=CV2b=CV0b11したがって、入力信号VinがLレベルからHレベルに変化してから時刻t1、コンデンサ613に対する電荷の供給が完了するまで時刻t3の時間t3-t1は、以下の式12のように表すことができる。t3-t1=Qb/I0b=CV0b/I0b12同様にVt低状態では、コンデンサ613に蓄積される電荷Qaは、以下の式13のように表すことができる。Qa=CV2a=CV0a13したがって、入力信号VinがLレベルからHレベルに変化してから時刻t1、コンデンサ613に対する電荷の供給が完了するまで時刻t3の時間t3-t1は、以下の式14のように表すことができる。t3-t1=Qa/I0a=CV0a/I0a14例えば、トランジスタの閾値電圧のばらつきにより、Vt高状態の電流I0bがVt低状態の電流I0aの1/2の電流値を示す場合について説明する。換言すると、トランジスタの閾値電圧のばらつきにより、I0b=I0a/2が成り立つ場合について説明する。このとき、V0b=V0a/2が成り立つため、式12を変形することにより、以下の式15のように表すことができる。t3-t1=CV0b/I0b=CV0a/2/I0a/2=CV0a/I0a15式14と式15とが等しいことから、トランジスタの閾値電圧がばらついた場合でも、時間t3-t1は一定となることが分かる。続いて、入力信号VinがLレベルからHレベルに変化してから時刻t1、出力信号VoutがLレベルからHレベルに変化するまで時刻t2の時間t2-t1は、通常状態、Vt高状態及びVt低状態のそれぞれにおいて、以下のように導き出すことができる。まず、通常状態では、V1c=V0c/2が成り立つため、時間t2-t1は、式10を参照すると、以下の式16のように表すことができる。t2-t1=t3-t1/2=CV0c/I0c/2=CV0c/2I0c16つまり、通常状態における遅延回路100の遅延時間t2-t1は、CV0c/2I0cとなる。同様にVt高状態では、V1b=V0b/2が成り立つため、時間t2-t1は、式12を参照すると以下の式17のように表すことができる。t2-t1=t3-t1/2=CV0b/I0b/2=CV0b/2I0b17つまり、Vt高状態における遅延回路100の遅延時間t2-t1は、CV0b/2I0bとなる。同様にVt低状態では、V1a=V0a/2が成り立つため、時間t2-t1は、式14を参照すると以下の式18のように表すことができる。t2-t1=t3-t1/2=CV0a/I0a/2=CV0a/2I0a18つまり、Vt低状態における遅延回路100の遅延時間t2-t1は、CV0a/2I0aとなる。式14と式15とが等しいことから、式16、式17及び式18は等しくなる。つまり、トランジスタの閾値電圧がばらついた場合でも、遅延回路100の遅延時間t2-t1は一定となることが分かる。このように、本実施の形態にかかる遅延回路100では、ノード604の電圧比較電圧V2がノード602の電圧V0と略同一の電圧値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、比較電圧V2及び電圧V0の何れもが略同一の変化量で変化する。また、ノード603の電圧参照電圧V1は、ノード602の電圧V0を1/2に抵抗分圧した電圧値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、参照電圧V1は電圧V0の1/2の変化量で変化する。さらに、ノード604に流れる電流は、ノード602に流れる電流と略同一の電流値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、何れの電流も略同一の変化量で変化する。つまり、トランジスタの閾値電圧のばらつきに応じた電流変化量は略同一である。それにより、本実施の形態にかかる遅延回路100は、トランジスタの閾値電圧がばらついたとしても、入力信号VinがLレベルからHレベルに変化してから時刻t1、出力信号VoutがLレベルからHレベルに変化するまで時刻t2の時間のずれを従来よりも小さくすることができる。換言すると、本実施の形態にかかる遅延回路100は、トランジスタの閾値電圧がばらついたとしても参照電圧V1と比較電圧V2とが一致するタイミングのずれを従来よりも小さくすることができる。つまり、本実施の形態にかかる遅延回路100は、トランジスタの閾値電圧がばらついたとしても、入力信号Vinに精度の高い遅延を付加した出力信号Voutを生成することができる。また、本実施の形態にかかる遅延回路100は、製造や温度変化によりトランジスタの閾値電圧がばらついた場合以外にも、電源電圧が変動した場合においても、同様の理由により同様の効果を奏することができる。例えば、この遅延回路100が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができる。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンを十分に確保することができるため、従来よりも正確なデータの読み出しが行われる。実施の形態2図3は、本発明の実施の形態2にかかる遅延回路101の構成例を示す図である。図3に示す遅延回路101は、図1に示す遅延回路100の場合と比較して、基準電圧発生部615に代えて基準電圧発生部628を備える。基準電圧発生部628は、抵抗素子第2抵抗素子626,627を有する。抵抗素子626では、一端が電源電圧端子VDDに接続され、他端がノード601に接続される。抵抗素子627では、一端がノード601に接続され、他端が接地電圧端子GNDに接続される。そして、基準電圧発生部628は、電源電圧VDDを抵抗素子626,627の抵抗比により抵抗分圧したものを基準電圧Vrとして出力する。図3に示す遅延回路101のその他の回路構成及び動作については、図1に示す遅延回路100の場合と同様であるため、その説明を省略する。なお、基準電圧発生部628が発生する基準電圧Vrは、抵抗素子626の抵抗値をR1とし、抵抗素子627の抵抗値をR1とすると、以下の式19のように表すことができる。Vr=VDD×R2/R1R219この場合、ノード602の電圧V0は、ノード601の電圧基準電圧Vrからトランジスタ607のゲート-ソース間電圧Vgsを引いた値を示す。また、ノード603の電圧参照電圧V1は電圧V0の1/2の電圧値を示す。このように、本実施の形態にかかる遅延回路101の場合にも、実施の形態1にかかる遅延回路100と同様の効果を奏することができる。例えば、この遅延回路101が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができる。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンを十分に確保することができるため、従来よりも正確なデータの読み出しが行われる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、トランジスタ610がオンしている場合に、トランジスタ605,606のそれぞれのソース-ドレイン間に略同一の電流が流れる場合を例に説明したが、これに限られない。また、トランジスタ610がオンしている場合に、トランジスタ607,611のそれぞれのソース電圧が略同一になる場合を例に説明したが、これに限られない。比較電圧V2と参照電圧V1とが一致するタイミングのずれが従来よりも抑制できるのであれば、こられは必ずしも略同一である必要はない。換言すると、比較電圧V2と参照電圧V1とが一致するタイミングのずれが従来よりも抑制できるのであれば、トランジスタ605,606のサイズは必ずしも略同一である必要はないし、トランジスタ607,611のサイズは必ずしも略同一である必要はない。また、本実施の形態では、抵抗素子608の抵抗値R3と、抵抗素子609の抵抗値R4と、が略同一である場合を例に説明したが、これに限られない。抵抗素子608,609の抵抗比は、入力信号に付加する遅延値遅延時間に応じて適宜変更可能である。また、本実施の形態では、入力信号VinがLレベルからHレベルに変化してから出力信号VoutがLレベルからHレベルに変化するまでの時間を一定に保つ場合を例に説明したが、これに限られない。入力信号VinがHレベルからLレベルに変化してから出力信号VoutがHレベルからLレベルに変化するまでの時間を一定に保つ回路構成にも適宜変更可能である。本発明にかかる遅延回路は、例えば、内部回路とともに半導体装置に設けられる。本発明にかかる遅延回路は、出力信号Voutをクロック信号として生成する。そして、内部回路は、当該クロック信号に同期して動作する。例えば、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。付記1入力信号に遅延を付加した出力信号を生成する遅延回路であって、第1電流及び当該第1電流に比例した第2電流を生成する電流ミラー回路と、ゲートに所定電圧が印加されてソース-ドレイン間に前記第1電流が流れることにより、第1電圧を生成する第1トランジスタと、前記第1電圧に応じた参照電圧を生成する参照電圧生成部と、容量素子と、前記入力信号の電圧レベルに基づいて、前記第2電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース-ドレイン間に前記第2電流が流れることにより、第2電圧を生成する第2トランジスタと、前記第2電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備えた遅延回路。付記2前記電流ミラー回路は、電源電圧に応じた前記第1電流を生成する第3トランジスタと、前記第3トランジスタと電流ミラー接続され、前記第2電流を生成する第4トランジスタと、を有し、前記第3及び前記第4トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、付記1に記載の遅延回路。付記3前記第1及び前記第2トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、付記1又は2に記載の遅延回路。付記4前記参照電圧生成部は、前記第1電圧を分圧して前記参照電圧として出力する第1抵抗素子により構成されることを特徴とする付記1~3の何れか一項に記載の遅延回路。付記5前記所定電圧を生成する定電圧源をさらに備えた付記1~4の何れか一項に記載の遅延回路。付記6電源電圧を分圧して前記所定電圧として出力する第2抵抗素子をさらに備えた付記1~4のいずれか一項に記載の遅延回路。付記7前記出力信号をクロック信号として生成する付記1~6のいずれか一項に記載された遅延回路と、前記クロック信号に同期して動作する内部回路と、を備えた半導体装置。"