"半導体層に形成された第1導電型の不純物層と、前記不純物層の表面部に形成された第1導電型のソース領域と、前記不純物層の表面部に形成された第1導電型のドレイン領域と、前記不純物層の表面部において、前記ソース領域および前記ドレイン領域の間に、前記ソース領域および前記ドレイン領域から離間して形成された第2導電型のゲート領域と、前記ソース領域と前記ゲート領域との間、および前記ドレイン領域と前記ゲート領域との間の、前記不純物層上のそれぞれに、絶縁膜を介して形成された制御電極とを備えたことを特徴とする半導体装置。前記半導体層に絶縁材料からなる素子分離をさらに備え、前記不純物層は前記素子分離から離間して形成されていることを特徴とする請求項1に記載の半導体装置。前記制御電極の下の前記不純物層に空乏層を発生させる電圧を前記制御電極に印加する手段を備えたことを特徴とする請求項1に記載の半導体装置。前記制御電極の側壁に絶縁膜からなるサイドウォールが形成されていることを特徴とする請求項1に記載の半導体装置。半導体層に第1導電型の不純物層を形成する工程と、前記不純物層の表面上に絶縁膜を形成する工程と、前記絶縁膜上に導電性膜を形成し、前記導電性膜をエッチングして少なくとも第1制御電極および第2制御電極を互いに離間して形成する工程と、前記第1制御電極および前記第2制御電極をマスクとして、前記不純物層に第1導電型の不純物を導入し、前記第1制御電極および前記第2制御電極の両方を挟んで互いに離間した第1導電型のソース領域および第1導電型のドレイン領域を形成する工程と、前記第1制御電極および前記第2制御電極をマスクとして、前記不純物層に第2導電型の不純物を導入し、前記第1制御電極および前記第2制御電極の間に第2導電型のゲート領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第1導電型のソースドレイン領域とを有する第1の半導体素子と、ゲート電極と、ゲート絶縁膜と、第2導電型のソースドレイン領域とを有する第2の半導体素子とをさらに有し、前記不純物層の表面上の前記絶縁膜と、前記第1の半導体素子のゲート絶縁膜と、前記第2の半導体素子のゲート絶縁膜とを同時に形成する工程と、前記第1制御電極、前記第2制御電極、前記第1の半導体素子のゲート電極および前記第2の半導体素子のゲート電極を同時に形成する工程とを含むことを特徴とする請求項5に記載の半導体装置の製造方法。前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第1導電型のソースドレイン領域とを有する第1の半導体素子と、ゲート電極と、ゲート絶縁膜と、第2導電型のソースドレイン領域とを有する第2の半導体素子とをさらに有し、前記第1制御電極および前記第2制御電極の両方を挟んで互いに離間した前記ソース領域および前記ドレイン領域と、前記第1の半導体素子の前記第1導電型のソースドレイン領域とを同時に形成する工程を含むことを特徴とする請求項5または6に記載の半導体装置の製造方法。前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第1導電型のソースドレイン領域とを有する第1の半導体素子と、ゲート電極と、ゲート絶縁膜と、第2導電型のソースドレイン領域とを有する第2の半導体素子とをさらに有し、前記第1制御電極および前記第2制御電極の間の前記ゲート領域と、前記第2の半導体素子の前記第2導電型のソースドレイン領域とを同時に形成する工程を含むことを特徴とする請求項5~7のいずれかに記載の半導体装置の製造方法。前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第1導電型のソースドレイン領域とを有する第1の半導体素子と、前記半導体層に形成された第1導電型のウエルと、ゲート電極と、ゲート絶縁膜と、前記第1導電型のウエルに形成された第2導電型のソースドレイン領域とを有する第2の半導体素子とをさらに有し、前記不純物層と前記第1導電型のウエルとを同時に形成する工程を含むことを特徴とする請求項5に記載の半導体装置の製造方法。前記半導体層に絶縁材料からなる素子分離を形成する工程をさらに備え、前記不純物層を前記素子分離から離間して形成することを特徴とする請求項5に記載の半導体装置の製造方法。しかしながら本願発明者らの検討によれば、特許文献1や特許文献2が開示するような従来の構造を有するJFETにはノイズ特性を劣化させる要因が未だに存在している。例えば特許文献1に示されるJFET図9参照が動作する場合、ソース領域5とドレイン領域6間をゲート領域7の下部を経由してキャリアが流れる。ソース領域5およびドレイン領域6のチャネル領域3の表面に近い部分から入出するキャリアは、ソース領域5とゲート領域の間およびドレイン領域6とゲート領域7の間でチャネル領域3と絶縁膜9の界面付近を流れる。一方、シリコン基板等の半導体基板とシリコン酸化膜等の絶縁膜との接触界面には界面準位が存在する。半導体基板と絶縁膜とは互いに異なる原子結合を有することが原因で、両者のそれぞれを構成する原子同士が完全に結合することが困難であり、界面において一部の原子はダングリングボンド状態にある。このような界面における欠陥が界面準位を生成し、界面準位の一部は荷電している。そして界面準位が界面近傍を流れるキャリアの捕獲と捕獲したキャリアの放出を繰り返すことによって流れるキャリア数に変調が生じ、ノイズ特に1/fノイズが発生すると考えられる。図9に示す特許文献1のJFETの絶縁膜9は通常CVD法を用いて堆積される。しかしCVD法による絶縁膜の界面に生ずる界面準位密度は他の方法により形成される絶縁膜と比較して非常に大きく、特にノイズ低減に関して課題を有する。特許文献2に記載されたJFET図10参照も特許文献1のものと実質的に同一構造を有するので同じ課題が存在する。本発明は上記課題を解決するものである。本発明の第1の目的は上に説明したノイズを大幅に低減することのできる構造を有するJFETを提供することである。本発明の第2目的は、前記第1の目的を満足するJFETを小さい寸法で形成できる構造および製造方法を提供することである。さらに本発明の第3の目的は、前記第1の目的を満足するJFETと他の半導体素子とを含む半導体装置を、コストを抑制して製造することができる半導体装置の製造方法を提供することである。上記課題を解決するための本発明に係る半導体装置は、半導体層に形成された第1導電型の不純物層と、前記不純物層の表面部に形成された第1導電型のソース領域と、前記不純物層の表面部に形成された第1導電型のドレイン領域と、前記不純物層の表面部において、前記ソース領域および前記ドレイン領域の間に、前記ソース領域および前記ドレイン領域から離間して形成された第2導電型のゲート領域と、前記ソース領域と前記ゲート領域との間、および前記ドレイン領域と前記ゲート領域との間の、前記不純物層上のそれぞれに、絶縁膜を介して形成された制御電極とを備える。本発明に係る半導体装置の一形態は、上記の構造に加えて、前記半導体層に絶縁材料からなる素子分離を備え、前記不純物層が前記素子分離から離間して形成されている。本発明に係る半導体装置は、前記制御電極の下の前記不純物層に空乏層を発生させる電圧を前記制御電極に印加する手段を備えていてもよい。前記制御電極の側壁に絶縁膜からなるサイドウォールが形成されていてもよい。上記課題を解決するための本発明に係る半導体装置の製造方法は、半導体層に第1導電型の不純物層を形成する工程と、前記不純物層の表面上に絶縁膜を形成する工程と、前記絶縁膜上に導電性膜を形成し、前記導電性膜を選択的にエッチングして少なくとも第1制御電極および第2制御電極を互いに離間して形成する工程と、前記第1制御電極および前記第2制御電極をマスクとして、前記不純物層に第1導電型の不純物を導入し、前記第1制御電極および前記第2制御電極の両方を挟んで互いに離間した第1導電型のソース領域および第1導電型のドレイン領域を形成する工程と、前記第1制御電極および前記第2制御電極をマスクとして、前記不純物層に第2導電型の不純物を導入し、前記第1制御電極および前記第2制御電極の間に第2導電型のゲート領域を形成する工程とを含む。本発明に係る製造方法の望ましい一形態は、前記半導体層に絶縁材料からなる素子分離を形成する工程をさらに備え、前記不純物層が前記素子分離から離間して形成される。本発明に係る半導体装置は半導体集積回路の形態に製造される一つの場合において、ゲート電極と、ゲート絶縁膜と、第1導電型のソースドレイン領域とを有する第1の半導体素子と、ゲート電極と、ゲート絶縁膜と、第2導電型のソースドレイン領域とを有する第2の半導体素子とを有する。本発明に係る半導体装置の製造方法は、このような半導体装置に対して以下に列挙する効率的な製造工程を含み、それらの工程を実施可能にしている。前記不純物層の表面上の前記絶縁膜と、前記第1の半導体素子のゲート絶縁膜と、前記第2の半導体素子のゲート絶縁膜とを同時に形成する工程と、前記第1制御電極、前記第2制御電極、前記第1の半導体素子のゲート電極および前記第2の半導体素子のゲート電極を同時に形成する工程とを含む。前記第1制御電極および前記第2制御電極の両方を挟んで互いに離間した前記ソース領域および前記ドレイン領域と、前記第1の半導体素子の前記第1導電型のソースドレイン領域とを同時に形成する工程を含む。前記第1制御電極および前記第2制御電極の間の前記ゲート領域と、前記第2の半導体素子の前記第2導電型のソースドレイン領域とを同時に形成する工程を含む。前記半導体装置の第2の半導体素子が、前記半導体層に形成された第1導電型のウエルを有する場合は、前記不純物層と前記第1導電型のウエルとを同時に形成することができる。本発明に係る半導体装置は、ソース領域とゲート領域との間、およびドレイン領域とゲート領域との間の半導体層上に、絶縁膜を介して設けられた制御電極を有する。半導体装置は制御電極に電圧が印加されることにより、制御電極の下の絶縁膜と半導体層の界面近傍に空乏層を形成することができる。形成した空乏層はソース領域とドレイン領域間を流れるキャリア電流が界面に近づくことを阻止するので、キャリアは界面や界面近傍に存在する欠陥、界面準位の影響を受けることなく流れる。この結果として電気信号ノイズの発生を低減することができる。本発明によると、制御電極をマスクとして半導体層に不純物を導入してソース領域、ドレイン領域およびゲート領域を形成し、半導体装置はそのような方法によって形成された構造を有する。このように制御電極と上記3領域は自己整合的に位置決めができる。従って制御電極が不純物層上に追加されても、面積の増加を抑制して半導体装置を小さい寸法で製造することができる。本発明に係る半導体装置が上に述べた第1および第2の半導体素子を有する場合、不純物層上の絶縁膜、制御電極、ソース領域、ドレイン領域およびゲート領域等が形成されるデバイス領域は、第1および第2の半導体素子と類似した構造を持っている。このため、第1および第2の半導体素子を製造する工程を利用して上記のデバイス領域を製造することができる。従って本発明に係る製造方法によれば半導体装置を低コストで製造することができる。以下、本発明の実施の形態について図面を用いて詳細に説明する。実施形態1図1は、本発明の第1の実施形態に係る半導体装置nチャネルJFETを示す断面図であり、図2はこの半導体装置のパターンレイアウトの一例を示す平面図である。図2は設計上のパターンレイアウトを示す図である。そして図1は図2のA-Bを結ぶ線に沿うこの半導体装置の断面である。図1において、p型の低不純物濃度4×1015/cm3半導体基板シリコン単結晶基板101に、素子分離102が形成されている。素子分離102は本実施形態では、半導体基板101に溝を形成し、その内部にシリコン酸化物材料を埋め込んで形成したSTIShallowTrenchIsolation型の素子分離領域である。素子分離102の下に半導体基板101より高不純物濃度のp型チャネルストッパ103が形成され、JFETが形成された領域と外部との間のリーク電流流入流出を防止している。素子分離102で挟まれ、区画された半導体基板101の結成領域に素子分離102より浅いJFETのn型チャネル層104が形成されている。チャネル層104の不純物濃度は5×1016/cm3程度である。チャネル層104の表面部には、p型の高不純物濃度ゲート領域105を挟んで、n型の高不純物濃度ソース領域106、およびn型の高不純物濃度ドレイン領域107が互いに一定距離だけ離間して形成されている。ゲート領域105、ソース領域106およびドレイン領域107の不純物濃度は共に1×1020/cm3程度である。そしてソース領域106とゲート領域105との間、ゲート領域105とドレイン領域107との間におけるチャネル層104上には、薄い絶縁膜108を介して制御電極109が形成されている。絶縁膜108は膜厚10nm程度の酸化シリコン系の膜であり、制御電極109はn型またはp型の高不純物濃度多結晶シリコン膜からなり、膜厚は200nm程度である。また、制御電極109の左右側壁に絶縁材料からなるサイドウォールが設けられている。制御電極109、ゲート領域105、ソース領域106、およびドレイン領域107の表面には高融点金属シリサイド層110が貼り付けられている。特にゲート領域105、ソース領域106、およびドレイン領域107上の高融点金属シリサイド層110は前記のサイドウォールによって、制御電極109、およびゲート領域105とチャネル層104とのPN接合と接触しないように電気的に絶縁されている。素子分離102、ゲート領域105、ソース領域106、ドレイン領域107および制御電極109を覆うように、半導体基板101上に、シリコン酸化膜を主体とする層間絶縁膜111が形成されている。層間絶縁膜111には、ソース領域106等のチャネル層104に設けられた不純物導入領域に接続するコンタクトホール112と制御電極109に接続するコンタクトホール113が開口されている。これらコンタクトホール112、113の内部に、図示していないが例えばTi/TiNからなるバリアメタルを介してタングステンが埋め込まれ、バリアメタルとタングステンからなるコンタクトプラグ114が形成されている。層間絶縁膜111上にはシリコン酸化膜を主体とする層間絶縁膜116が形成され、複数の配線が埋め込み形成されている。配線115aはコンタクトプラグ114、高融点金属シリサイド層110を介してソース領域106と電気的に接続されている。また配線115b、配線115c、配線115dはそれぞれ制御電極109、ゲート領域105、ドレイン領域107と電気的に接続されている。配線115a~115dは層間絶縁膜116に形成された配線溝内面に形成された例えばTaN/Taバリアメタルを介して配線溝に埋め込み形成された銅からなる。配線115a~115dにより、ソース領域106、制御電極109、ゲート領域105、ドレイン領域107のそれぞれに所定の電圧が供給される。層間絶縁膜116上には保護絶縁膜117が形成されている。保護絶縁膜117が配線層構造の最上層である場合は、シリコン窒化膜またはそれを含む積層膜からなる。保護絶縁膜117の上層にさらに配線層が形成される場合は、保護絶縁膜117はシリコン酸化膜系の膜からなる。次に、本実施形態に係る半導体装置の平面パターンレイアウトの一例を説明する。図2に示すように半導体装置JFETが形成される半導体基板の活性領域は、素子分離102で周囲を囲まれ、区画された矩形状を有している。素子分離102の下に形成されるチャネルストッパ103図1も参照も活性領域を取り囲み、JFETから外部へのリーク電流、または外部からのリーク電流を防止している。JFETの矩形状の活性領域の内部には、活性領域の周辺部から中央部に向かって順に、ソース領域106、制御電極109、ゲート領域105、制御電極109が形成され、これらはすべて矩形状のリングパターンを有する。ドレイン領域107は活性領域の中央に配置され、矩形状のパターンを有する。配線115a、115bおよび115cはそれぞれ、ソース領域106、制御電極109、ゲート領域105の矩形を形成する4辺のうち帯状に繋がる3辺に沿い、且つその3辺上に配置されている。配線115dはドレイン領域107上に配置されている。また配線115a~115dをソース領域106、制御電極109、ゲート領域105、ドレイン領域107に接続するためのコンタクトホール112および113は、上記各領域上に複数個線状に配列されている。さらに配線115a~115dは、活性領域から一方向に素子分離102上に引き出され、延長されている。本発明に係るJFETは、上に述べた構造を有することにより良好な低ノイズ特性を有することができる。図3は本実施形態に係るJFETの動作を説明するための断面図であり、図1のJFETにおける右半分の主要部分を拡大して示している。JFETはnチャネルであるから図3において、p型の半導体基板101とn型のソース領域106には同一の電圧Vsub、Vs=Vsubが印加され、n型のドレイン領域107にはVsubに対して正電圧Vdが印加されると仮定する。またゲート領域105にはVsubに対して所定の負電圧Vgを印加する。さらに制御電極109にはVsubに対して所定の負電圧Vcを印加する。このようなバイアス条件の下で、Vgによりゲート領域105の周囲のチャネル層104中に空乏層が広がり、ゲート領域105の直下がJFETのいわゆるチャネル領域となる。これと共に制御電極109のVcにより絶縁膜108とチャネル層104との界面から下方にも空乏層が広がる。このようにしてソース領域106からドレイン領域107間に空乏層118aが生ずる。これに加えてVd、VgおよびVsubの各バイアス電圧により半導体基板101とチャネル層104間のPN接合からも空乏層118bが生じ、キャリアは主要電流経路Iaに沿って流れる。一方、ドレイン領域107の表面に近い部分から出たキャリアは、絶縁膜108の近傍に形成された空乏層118aによるポテンシャル障壁の存在により、空乏層118aより下部の電流経路Ibに沿って流れる。この結果、絶縁膜108の界面に存在する界面準位によるキャリアの捕獲/放出がなくなるので、流れるキャリア数の変調電流の変調が低減し、ノイズを低減することができる。制御電極109に印加する電圧Vcは絶縁膜108の界面を含むチャネル層104の表面層に空乏層を形成できる電圧であればよく、要求されるノイズレベル、チャネル層104に形成される電流経路の幅やJFET動作時におけるチャネル層104の実効抵抗等を考慮して適宜決定することができる。なお、制御電極109の負電圧VcはDC電圧であることが望ましいが、必要であれば時間的に変化する電圧であってもよい。Vcを印加する手段として外部電源に限らずJFET自体がVcを発生する電源回路を備えていてもよい。図1に示したJFETのチャネル層104は、素子分離102で囲まれる活性領域全面に形成されている。この場合、チャネル層104を流れるキャリアの一部はシリコン酸化物からなる素子分離102とチャネル層104との界面に接触しながらソース領域106に流入する。従ってこの界面における界面準位が原因でノイズが発生する可能性もある。このようなノイズも低減する場合、チャネル層104を素子分離102から離間して半導体基板101の活性領域に設けてもよい。実施形態2図4~図7は、本発明の第2の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態において例示する半導体装置は、第1の実施形態において説明した構造を有するJFETと、例えば5.5V以下の低電圧領域で駆動するCMOS回路とが同一半導体基板上に形成された半導体集積回路装置である。従って第1の実施形態に示したJFETを形成している部分と同一機能、同一材料を有する部分には同一符号を付与している。図4~図7に示した断面図において、図中の切断帯より左側が第1の実施形態によるJFETが形成される領域であり、右側がCMOS回路の2種類の半導体素子nチャネルMOS型トランジスタおよびpチャネルMOS型トランジスタが形成される領域である。最初に図4aに示すように、p型の低不純物濃度半導体基板シリコン単結晶基板101の所定領域をエッチングして溝を形成し、溝内部にシリコン酸化膜を埋め込んでSTI型の素子分離102を形成する。続いてpチャネルMOS型トランジスタ以後pchTrというを形成すべき半導体基板101の領域に、素子分離102を通してn型不純物をイオン注入し、n型ウエル122を形成する。さらにnチャネルMOS型トランジスタ以後nchTrというを形成すべき半導体基板101の領域に、n型ウエルの場合と同様の方法でp型ウエル121を形成する。この時、JFET形成領域の素子分離102の下にp型ウエル形成工程を利用してp型のチャネルストッパ103が同時に形成される。次に図4bに示すように、JFETを形成すべき半導体基板101の領域に、n型不純物を、異なる条件で2回イオン注してチャネル層104を形成する。イオン注入条件は、ドーズ量:1×1012/cm2、注入エネルギー:300keV、およびドーズ量:1×1012/cm2、注入エネルギー40keVである。次に図5aに示すように、n型ウエル122、p型ウエル121の表面を熱酸化し、nchTr、pchTr形成領域にゲート絶縁膜123を形成する。この工程でJFETのチャネル層104の表面上に制御電極に対応して絶縁膜108が同時に形成される。ゲート絶縁膜123および絶縁膜108は熱酸化の後、アンモニアガスや窒素プラズマを用いて窒化酸化膜としてもよい。次に絶縁膜108およびゲート絶縁膜123上に導電性膜シリコン膜をCVD法で堆積する。そして図示していないが導電性膜上にレジストパターンを形成し、それをマスクとして導電性膜を選択的にエッチングしてパターン化し、nchTr、pchTrのゲート電極124およびJFETの制御電極109を同時に形成する。次いで図5bに示すように、所定の領域に開口を有するレジスト膜125を半導体基板101上に形成し、レジスト膜125、制御電極109およびゲート電極124をマスク層としてp型不純物を高濃度にイオン注入する。この工程により、n型ウエル122の表面部にpchTrのソースドレイン領域126が形成されると同時に、JFETのチャネル層104の表面部にゲート領域105が形成される。次に図6aに示すように、レジスト膜125を除去し、所定の領域に開口を有するレジスト膜127を再び半導体基板101上に形成し、レジスト膜127、ゲート電極124および制御電極109をマスク層としてn型不純物を高濃度にイオン注入する。この工程によりp型ウエル121の表面部にnchTrのソースドレイン領域128が形成されると同時に、JFETのチャネル層104の表面部にソース領域106およびドレイン領域107が形成される。図5bおよび図6aのイオン注入を実施することにより、nchTrのゲート電極124がn型、pchTrのゲート電極124がp型というデュアルゲートに形成される。またJFETの制御電極109にも不純物が導入されて導電性を得ることができる。CMOS回路に要求される特性によっては図5aの工程段階において、半導体基板101上に形成されるシリコン膜の全面に亘ってn型不純物が高濃度に導入されてもよい。この場合は、図5bの工程において制御電極109の一部にp型不純物が導入されても制御電極109の全体は低抵抗のn型である。次に図6bに示すように、レジスト膜127を除去し、半導体基板101上の全面を覆ってシリコン酸化膜あるいはシリコン窒化膜を主体とする絶縁膜を堆積する。この後堆積した当該絶縁膜を異方性ドライエッチングでエッチバックし、ゲート電極124および制御電極109の側壁にサイドウォール129を同時に形成する。さらにエッチバックによって表面が露出したゲート電極124、制御電極109、nchTr、pchTrのソースドレイン領域128、126およびJFETのゲート領域105、ソース領域106およびドレイン領域107の表面に、サリサイド技術を用いて高融点金属シリサイド層110を選択的に形成する。高融点金属シリサイド層110として、具体的にチタンシリサイド、コバルトシリサイド、ニッケルシリサイドのうちの少なくともいずれか1つを選択することができる。次に図7aに示すように、ゲート電極124、制御電極109等を覆って半導体基板101上の全面に、例えば高密度プラズマHDPCVD法を用いてシリコン酸化膜を主体とする層間絶縁膜111を堆積する。堆積した層間絶縁膜111の表面はCMP法で平坦化する。続いて層間絶縁膜111に、nchTr、pchTrのソースドレイン領域126、128やJFETのチャネル層104に形成されたゲート領域105、ソース領域106、ドレイン領域107に接続するコンタクトホール112、および制御電極109に接続するコンタクトホール113を開口する。コンタクトホール112および113の内面に図示しないがTi/TiNからなるバリアメタルを堆積し、さらにCVD法によりタングステン膜を堆積する。この後、CMP法により層間絶縁膜111の上面に堆積したバリアメタルやタングステン膜を除去し、これらの膜をコンタクトホール112、113内に埋め込んでコンタクトプラグ114を形成する。次に図7bに示すように、層間絶縁膜111上の全面に、プラズマCVD法を用いてシリコン酸化膜系の層間絶縁膜116を堆積する。次いで層間絶縁膜116に配線溝を形成し、配線溝を含む全面に図示しないがTaN/Taからなるバリアメタルを堆積し、さらに例えばめっき法により銅膜を堆積する。そして層間絶縁膜116の上面上に堆積されたこれらの膜をCMP法で除去し、配線溝内のみにこれらの膜を埋め込み、nchTr、pchTrの形成領域には配線130を、JFET形成領域には図1、図2に示した配線115a~115dを形成する。層間絶縁膜116上に図1に示す保護絶縁膜117をプラズマCVD法を用いて堆積する。本実施形態に係る半導体装置の製造方法は、第1の実施形態と同様にJFETのノイズを低減するという効果を発揮する。本発明に係るJFETの製造においては、ノイズを低減するために従来のJFETが持たない制御電極109をソース領域106とゲート領域105との間、およびゲート領域105とドレイン領域107との間のチャネル層104上に形成する必要がある。しかし本実施形態に係る製造方法によれば、図5b、図6aの工程に示すように、制御電極109をマスクとしてn型またはp型の不純物をチャネル層104に導入することによってゲート領域105、ソース領域106およびドレイン領域107を形成する。このためこれらの領域105、106、107が制御電極109に対して自己整合的に位置決めされ、しかもこれら3つの領域の端部が制御電極109とオーバーラップする。従って公知の製造工程、すなわちフォトリソ技術を用いて上記3つの領域のパターンを制御電極のパターンに対して位置合わせを行うときに生ずる誤差を吸収するマージンが不要である。このような理由で本発明によるJFETの構造および本実施形態による半導体装置の製造方法を用いれば、小さい寸法のJFETを得ることができる。さらに本実施形態に係る半導体装置の製造方法は、第1の実施形態に係るJFETとCMOS回路を同一半導体基板上に有する半導体集積回路を製造する場合以下の利点を有する。図4~図7を用いて説明したように、JFETのチャネル層104を除いて、nchTrおよびpchTrのゲート電極124とJFETの制御電極109、nchTrのソースドレイン領域128とJFETのソース領域106およびドレイン領域107、pchTrのソースドレイン領域126とJFETのゲート領域105のそれぞれのグループは同時に形成される。従ってJFETのほとんどの部分はCMOS回路の製造工程を利用してCMOS回路と同時に形成することができるので、製造コストを低減したり製造コストの上昇を抑制することができる。なおJFETの特性仕様から、図4bに示した工程のようにチャネル層104を独立に形成する代わりに、図4aの工程でn型ウエル121と同時にチャネル層を形成することが可能であれば、JFETをCMOS回路の製造工程だけで製造できる。従ってさらに製造コストが低減できる。第2の実施形態に係る半導体装置の製造方法によれば、nchTrのソースドレイン領域とJFETのソースおよびドレイン領域、およびpchTrのソースドレイン領域とJFETのゲート領域が同一形状に形成される。これは公知のMOS型トランジスタの製造工程から明らかである。例えばCMOS回路からの要求により、pchTrは図5b等に示すソースドレイン領域126でよいが、nchTrのソースドレイン領域としていわゆるLDD型の構造が必要な場合、JFETのソースドレイン領域もLDD構造で形成される。またnchTr、pchTrの両方にLDD型ソースドレインが必要な場合はJFETのソースドレイン領域およびゲート領域もLDD構造で形成される。さらにpchTrに関して次の場合がある。ゲート電極の側壁にサイドウォールを形成した後、ゲート電極とサイドウォールをマスクとしてp型不純物をn型ウエルに導入する。次に熱拡散によりn型ウエルに導入したp型不純物を水平拡散させてp型ソースドレイン領域の端部をゲート電極とオーバーラップさせる。この場合はJFETのゲート領域も制御電極109とオーバーラップした形状に形成される。しかしながら、JFETおよびnchTr,pchTrの特性をそれぞれ最適化するために、JFETのソースドレイン領域およびゲート領域をpchTr、nchTrのソースドレイン領域と異なる構造に形成することが必要となる可能性がある。この場合、新たな不純物導入用マスク層レジストパターン等の形成、不純物導入および不純物導入用マスク層の除去工程を追加しなければならない。図8は第2の実施形態に係る半導体装置の製造方法の別の工程を示す工程断面図である。図8は、JFETのソースドレイン領域の構造がnchTrのソースドレイン領域LDD型と同一にならないように形成する場合の一例を示す工程断面図である。第2の実施形態と同様にして図4a~図5bまでの工程を実施する。次に図8aに示すように、半導体基板101上に、nchTrを形成すべき領域上に開口が形成され、JFETを形成すべき領域上全体を覆うレジスト膜140を形成する。レジスト膜140およびゲート電極124をマスクとしてp型ウエル121にn型不純物をイオン注入し、低不純物濃度のドレイン領域としてLDD141を形成する。次に図8bに示すようにレジスト膜140を除去した後、ゲート電極124および制御電極109の側壁にサイドウォール129を第2の実施形態と同様の方法で形成する。次いで図6aに示す工程におけるレジスト膜と同一のレジスト膜127を半導体基板101上に形成し、レジスト膜127、ゲート電極124、制御電極109およびサイドウォール129をマスクとしてn型不純物をイオン注入する。このようにしてnchTrの高不純物濃度ソースドレイン領域142、JFETのソース領域143およびドレイン領域144を同時に形成する。次にレジスト膜127を除去し、第2の実施形態と同様に図6b、図7a、bに示す工程を実施する。この製造方法によれば、レジスト膜140からなるマスク層、LDD141を形成するイオン注入、およびレジスト膜140の除去工程が追加され、nchTrのソースドレイン領域と異なる構造のJFETのソース領域143およびドレイン領域144を形成することができる。しかしnchTr、pchTrのゲート電極とJFETの制御電極については共通の工程で形成されるので、これらの部分に関する製造工程数はなお削減される。第1および第2の実施形態では、JFETのチャネル層を半導体基板に形成した場合を示した。しかし、チャネル層を形成することができる領域は半導体基板に限定されない。半導体基板に形成されたウエル領域、半導体基板上に成長したエピタキシャル層、チャネル層とは反対導電型を有する埋め込み層上の単結晶半導体領域等にもチャネル層を形成することができる。これらの領域と半導体基板とを含めて半導体層と見なすことができ、従って一般にチャネル層は半導体層に形成される、と定義できる。これに基づけばnchTr、pchTrのp型ウエル、n型ウエルも一般に半導体層に形成される。本発明に係る実施形態ではnチャネルJFETを例示したが、n型半導体層に形成されたp型チャネル層、p型ソース領域、p型ドレイン領域、n型ゲート領域を有するpチャネルJFETにも本発明を適用することができる。その場合も上記実施形態と同様の効果を得ることができる。本発明に係るJFETは低ノイズ特性を有するので、低ノイズの下に電気信号を扱う種々のデバイスに組み込めば非常に有効である。このようなデバイスとしては一般的なアナログ集積回路、AD変換器、差動増幅器、センサインターフェース回路等を挙げることができる。差動増幅器ではCMOSトランジスタを差動入力で使用した場合1/fノイズレベルが高くアナログ信号を十分処理できない場合がある。しかし本発明によるJFETを用いることによって十分目的を達成することができる。またセンサインターフェース回路はセンサからの微小信号を高精度に検知し増幅しなければならないので、回路が低ノイズであることが重要である。このことから本発明によるJFETはセンサインターフェース回路に使用して特に有益である。"