"交流電源のクロック信号を用い、外部からの入力信号に基づいて論理計算した結果を出力信号として出力する半導体集積回路装置において、抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記入力信号に応じた論理計算を行う第1の計算部とを備える第1のロジック演算手段と、抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記第1の計算部の計算結果と相補的な計算結果が得られるような論理計算を行う第2の計算部とを備え、前記第1のロジック演算手段と並列に接続される第2のロジック演算手段と、前記第1のロジック演算手段における前記負荷及び前記第1の計算部の間、並びに前記第2のロジック演算手段における前記負荷及び前記第2の計算部の間に接続され、前記第1のロジック演算手段及び前記第2のロジック演算手段にて演算された計算結果を保持する保持手段と、前記第1のロジック演算手段及び前記第2のロジック演算手段における負荷側と計算部側とに、それぞれ高電圧と低電圧とを相補的に変化させて印加すると共に、当該印加される電圧の位相に同期して前記保持手段に電圧を印加する電圧印加手段とを備え、前記第1のロジック演算手段及び前記第2のロジック演算手段による論理計算の処理と、前記保持手段から計算結果を出力する処理とが、前記電圧印加手段が印加する電圧の位相の半周期ごとに交互に実行されることを特徴とする半導体集積回路装置。請求項1に記載の半導体集積回路装置において、前記電圧印加手段が、一の交流電源により前記第1のロジック演算手段、前記第2のロジック演算手段及び前記保持手段に電圧を印加することを特徴とする半導体集積回路装置。請求項1又は2に記載の半導体集積回路装置において、前記第1のロジック演算手段及び前記第2のロジック演算手段における負荷が単一の負荷で形成されていることを特徴とする半導体集積回路装置。請求項1ないし3のいずれかに記載の半導体集積回路装置において、前記第1のロジック演算手段及び前記第2のロジック演算手段における負荷が単一のPMOSで形成され、前記第1の計算部及び前記第2の計算部が、NMOSのプルダウンネットワークで形成され、前記電圧印加手段が、前記第1のロジック演算手段及び前記第2のロジック演算手段における計算部側と同相の位相で前記負荷のPMOSにゲート電圧を印加することを特徴とする半導体集積回路装置。請求項1ないし4のいずれかに記載の半導体集積回路装置において、前記保持手段が、前記電圧印加手段に接続する前段に、前記第1のロジック演算手段及び前記第2のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えることを特徴とする半導体集積回路装置。上記各非特許文献は、消費電力の性能向上について可能性を秘めているものの、低消費電力化という観点では不十分な技術であり、アーキテクチャとアルゴリズムに注目した場合には、回路構成の複雑化も問題となる。一方、非特許文献7、8に記載の技術は、回路技術により低消費電力化を実現しているが、トランジスタの数が多く、また増幅回路の部分でリーク電流が発生してしまい、消費電力が効率的に低減されていないという課題を有する。発明者らは、非特許文献8に示す技術のように、アーキテクチャやアルゴリズムに注目するのではなく、新規な低消費電力の回路技術を使用して、高集積ロジック回路の低消費電力化を実現した。本願は、擬似NMOS増幅ロジックpseudo-NMOSboostlogicpNBLを提供する。pNBLは、増幅機能を有しており、その動作は計算段階と増幅段階とに分けられ、その動作周波数はギガヘルツという高い値に到達する。また、pNBLの駆動能力は、他の増幅ロジックと比較して高いものである。本発明に係る半導体集積回路装置は、交流電源のクロック信号を用い、外部からの入力信号に基づいて論理計算した結果を出力信号として出力する半導体集積回路装置において、抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記入力信号に応じた論理計算を行う第1の計算部とを備える第1のロジック演算手段と、抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記第1の計算部の計算結果と相補的な計算結果が得られるような論理計算を行う第2の計算部とを備え、前記第1のロジック演算手段と並列に接続される第2のロジック演算手段と、前記第1のロジック演算手段における前記負荷及び前記第1の計算部の間、並びに前記第2のロジック演算手段における前記負荷及び前記第2の計算部の間に接続され、前記第1のロジック演算手段及び前記第2のロジック演算手段にて演算された計算結果を保持する保持手段と、前記第1のロジック演算手段及び前記第2のロジック演算手段における負荷側と計算部側とに、それぞれ高電圧と低電圧とを相補的に変化させて印加すると共に、当該印加される電圧の位相に同期して前記保持手段に電圧を印加する電圧印加手段とを備え、前記第1のロジック演算手段及び前記第2のロジック演算手段による論理計算の処理と、前記保持手段から計算結果を出力する処理とが、前記電圧印加手段が印加する電圧の位相の半周期ごとに交互に実行されるものである。このように、本発明に係る半導体集積回路装置においては、PBLの回路構造におけるプルアップネットワークの構成が入力信号に応じた論理計算を行わない任意の負荷となるため、従来のPBLのように電荷を回収しつつ、プルアップネットワークで外部からの入力信号に対する論理計算を行うことがなく、構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、プルアップネットワークの構成が単純な負荷となることで、消費電力を低減させることが可能になるという効果を奏する。本発明に係る半導体集積回路装置は、前記電圧印加手段が、一の交流電源により前記第1のロジック演算手段、前記第2のロジック演算手段及び前記保持手段に電圧を印加するものである。このように、本発明に係る半導体集積回路装置においては、電圧印加手段が、一の交流電源により第1のロジック演算手段、第2のロジック演算手段及び保持手段に電圧を印加するため、交流電源の構成を簡略化することができると共に、第1のロジック演算手段及び第2のロジック演算手段で得られた計算結果の電圧値を、交流電源のクロック信号の振幅値に増幅し、正確な論理演算を実現することができるという効果を奏する。本発明に係る半導体集積回路装置は、第1のロジック演算手段及び第2のロジック演算手段における負荷が単一の負荷で形成されているものである。このように、本発明に係る半導体集積回路装置においては、第1のロジック演算手段及び第2のロジック演算手段における負荷が単一の負荷で形成されるため、回路の構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、構成が単一の負荷となることで、消費電力を格段に低減させることが可能になるという効果を奏する。本発明に係る半導体集積回路装置は、第1のロジック演算手段及び第2のロジック演算手段における負荷が単一のPMOSで形成され、第1の計算部及び第2の計算部が、NMOSのプルダウンネットワークで形成され、電圧印加手段が、第1のロジック演算手段及び第2のロジック演算手段における計算部側と同相の位相で負荷のPMOSにゲート電圧を印加するものである。このように、本発明に係る半導体集積回路装置においては、第1のロジック演算手段及び第2のロジック演算手段における負荷が単一のPMOSで形成され、第1の計算部及び第2の計算部が、NMOSのプルダウンネットワークで形成され、第1のロジック演算手段及び第2のロジック演算手段における計算部側と同相の位相で負荷のPMOSにゲート電圧を印加するため、従来のPBLの構成と同様の機能を実現しつつ、従来のPBLと比較して回路の構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、構成が単一の負荷となることで、消費電力を格段に低減させることが可能になるという効果を奏する。本発明に係る半導体集積回路装置は、保持手段が、電圧印加手段に接続する前段に、第1のロジック演算手段及び第2のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えるものである。このように、本発明に係る半導体集積回路装置においては、保持手段が、電圧印加手段に接続する前段に、第1のロジック演算手段及び第2のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えるため、消費電力を低減させることが可能になるという効果を奏する。以下、本発明の実施の形態を説明する。本発明は多くの異なる形態で実施可能である。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。本発明の第1の実施形態本実施形態に係る半導体集積回路装置について、図1ないし図5を用いて説明する。図1は、本実施形態に係る半導体集積回路装置の機能構成図、図2は、本実施形態に係る半導体集積回路装置の回路の構造図、図3は、OR回路の回路構成を示す図、図4は、本実施形態に係る半導体集積回路装置においてclk ̄が高電位の場合の回路状態を示す図、図5は、本実施形態に係る半導体集積回路装置においてclkが高電位の場合の回路状態を示す図である。図1において、半導体集積回路装置1は、負荷1aと外部からの入力信号in ̄以下、 ̄はバーを示し、反転値を意味するものとするに応じて論理計算を行う第1の計算部2aとが直列に接続されて形成される第1のロジック演算部10aと、負荷1bと外部からの入力信号inに応じて論理計算を行う第2の計算部2bとが直列に接続されて形成される第2のロジック演算部10bとが並列に接続されている。第1の計算部2aと第2の計算部2bは、計算結果が相補的となるようにそれぞれ論理計算を行う計算部である。すなわち、第1の計算部2aの計算結果が1の場合は、第2の計算部2bの計算結果が0となり、第1の計算部2aの計算結果が0の場合は、第2の計算部2bの計算結果が1となる。第1のロジック演算部10a及び第2のロジック演算部10bにおける負荷側と計算部側には、電圧印加手段としての交流電源3から電源クロックclk,clk ̄が印加される。電源クロックは、負荷側負荷1aと負荷1bが接続されている側と計算部側第1の計算部2aと第2の計算部2bが接続されている側とで逆相となっており、高電圧と低電圧とが相補的に印加される。負荷1a及び第1の計算部2aの間の接続点4aと、負荷1b及び第2の計算部2bの間の接続点4bは、保持手段として機能する保持回路5にそれぞれ接続されており、第1のロジック演算部10a及び第2のロジック演算部10bで計算された結果は保持回路5で保持される。保持回路5にも、交流電源3の位相と同期するクロック信号clk,clk ̄が入力され、そのクロック信号を出力値out,out ̄として出力する。先の半周期で第1のロジック演算部10a及び第2のロジック演算部10bが論理計算を行うと共に、計算結果に応じて保持回路5のゲート電圧が印加され、次の半周期では保持回路5にクロック信号が供給されて計算結果が出力される。なお、保持回路5に入力されるクロック信号を交流電源3から供給することで、第1のロジック演算部10a及び第2のロジック演算部10bに印加されるクロック信号と位相を同期させ、出力値をクロック電圧の振幅値に増幅することが可能となる。以下に、本実施形態に係る半導体集積回路装置の回路構造、動作及びエネルギー性能について説明する。図2に示すように、本願のpNBLは、図13のPBLの機能を拡張したものである。図2に示すpNBLでは、図13のPBLにおける計算ロジックを行う双方の回路ロジック計算回路100,200のそれぞれのプルアップネットワークPUN:PullUpNetwork110,210を単一のPMOSトランジスタ負荷1a,負荷1bに相当に置き換え、置き換えたPMOSトランジスタのゲートがclkに接続されている。pNBLの動作は、半周期ごとに計算段階と増幅段階とに分かれている。計算段階では、clkが0~Vdd/2の低電圧以下、LOWとするの半周期である間、clk ̄はVdd/2~Vddの高電圧以下、HIGHとするの半周期となる。clkがLOWのとき、PMOSM7とPMOSM8は常にON状態であり、PUNとして動作し、相補的な外部からの入力信号により、一方のプルダウンネットワークPDN:PullDownNetworkがオンの場合、他方のPDNはオフとなる。増幅段階では、clkがHIGHの半周期である間、clk ̄はLOWの半周期となる。clk ̄がLOWであるため、パスゲートM5とパスゲートM6はどちらもオフとなり、第1のロジック演算部10a及び第2のロジック演算部10bで生成された電圧は、保持回路5に運ばれない。そして、計算段階で生成された電圧値は、保持回路5に入力されるclk電圧の振幅値に増幅されて出力される。上記動作をより具体的な例を挙げて説明する。ここでは、図3に示すようなOR回路を例として動作を説明する。図3の場合、上部分に記載されている並列回路がPUNで下部分に記載されている直列回路がPDNとなる。したがって、OR回路の場合は、本実施形態に係る半導体集積回路装置1の回路構造が図4及び図5に示すものとなる。図4A及び図5Aは、半導体集積回路装置1の回路構造を示し、図4B及び図5Bは、それぞれの回路構造の状態に対応する周期を示す。図4は、clk ̄が高電位でclkが低電位の場合の回路状態、図5は、clk ̄が低電位でclkが高電位の場合の回路状態である。ここでは、仮に外部からの入力信号がA=1、B=1であるとする。図4の場合、clk ̄が高電位で入力値A=1、B=1であることから、第1のロジック演算部10aにおいては、PMOSM7及びパスゲートM5はONとなり、NMOSM11及びNMOSM12はOFFとなる。第2のロジック演算部10bにおいては、PMOSM8、NMOSM13、NMOSM14及びパスゲートM6が全てONとなる。したがって、第1のロジック演算部10aで生成された電圧によりPMOSM4及びNMOSM2のゲート電圧がHIGHとなるため、PMOSM4はOFF、NMOSM2はONとなる。一方、第2のロジック演算部10bでは全てのトランジスタがONであることから、PMOSM3及びNMOSM1のゲート電圧がLOWとなるため、PMOSM3はON、NMOSM1はOFFとなる。このとき、PMOSM9及びNMOSM10はいずれもOFFとなっているため、リーク電流の流れを遮蔽することができる。次に、半周期後の図5の場合、clkが高電位であることから、PMOSM7、パスゲートM5、PMOSM8及びパスゲートM6はいずれもOFFとなる。つまり、この半周期では、第1のロジック演算部10aや第2のロジック演算部10bで生成された電圧の影響を受けることはない。一方、保持回路5では、clkが高電位であることから、PMOSM9及びNMOSM10がONとなっている。そして、前の半周期で計算された結果M1~M4のON/OFF状態にしたがって、clk電圧の振幅値でoutに1、out ̄に0が出力される。このように、半周期ごとに論理計算と出力が繰り返して行われる。なお、上記構成において、負荷1a及び負荷1bを単一のPMOSとしたが、抵抗成分を有し、外部からの入力信号に対して論理計算を行わない負荷であればよい。例えば、単一のNMOSこの場合、ゲート電圧はclk ̄となるや複数のMOSFETで構成することもできる。また、抵抗で構成することもできる。また、第1の計算部2aと第2の計算部2bについては、それぞれが相補的に演算を行う構成であればよいが、NMOSで構成されるプルダウンネットーワークで構成されることが望ましい。次にエネルギー性能について説明する。上記のようなpNBLと従来知られているPBLとを比較すると、pNBLは以下の点で優れている。第1に、複雑なPUNが取り除かれることで、回路の複雑性を改善することができる。第2に、PBLに比べてpNBLの消費電力が小さいため、ロジック演算部におけるクローバ電流を削減することができる。pNBLの消費電力の分析方法は、非特許文献3でPBLに適用されている手法と同様である。この分析を適用するには、いくつかの仮定が必要であり、AC電源装置の解析のために、信号が正弦波の形式に簡略化され、トランジスタは全て線形領域で働いているものとする。エネルギー分析は、計算段階におけるエネルギー消費と増幅段階におけるエネルギー消費との2つのパートに分けられる。pNBLの計算段階においては、信号はそれぞれ論理値0の場合と論理値1の場合とで分析される必要がある。論理値1の場合、動作周波数において信号電圧をVddとVdd-Vthの間で振り、論理値0の場合、動作周波数において信号電圧を0とVthの間で振る。計算段階の負荷容量は、パスゲートM5とパスゲートM6の寄生容量Cpassであり、したがって、論理値0と1の両方の条件における電流振幅はωCpassVthである。pNBLの構造が2レール構造であることから、論理値が0である可能性と1である可能性は同じである。計算段階における1サイクルの消費エネルギーは次式で示される。ここで、Reはロジック演算部におけるNMOSデバイスの等価抵抗であり、Tは1サイクルの時間である。pNBLの増幅段階においても、分析は論理値0の場合と1の場合とに分けられる。論理値0の場合、計算段階では、出力がLOWの半周期サイクルになっているclkに接続され、増幅段階でも、出力がLOWの半周期サイクルになっているclk ̄に接続される。周波数が動作クロックの2倍であることにより、それぞれの半サイクルでの出力値は0とVthの間で振られる。論理値1の場合、動作クロックと同じ周波数において、出力値はVddとVdd-Vthの間で振られる。pNBLゲートの負荷容量をCLとすると、電流振幅は論理値0と1の場合に、それぞれ、2ωCLVthとωCLVthになる。上記の分析によると増幅段階における消費エネルギーは次式で表される。ここで、Rbは保持回路における等価抵抗である。結果として、pNBLのエネルギー消費は、となる。pNBL構造において、等価抵抗RbとReは同等であり、負荷容量CLはギガヘルツレベルの動作周波数で数十フェムトファラッドなのに対して、パスゲートCpassの容量はわずか数フェムトファラッドである。これらの前提条件から、式3の第1項は第2項よりもはるかに小さくなり、次式のように簡略化される。式4は、計算段階の寄与は無視できるほど十分に小さく、主な消費電力は増幅段階で発生することを示している。上記で分析したように、下記の式5に示すPBLの消費電力と比較して、本実施形態に係る半導体集積回路装置の構造により消費電力を抑えることができる。上記に示した半導体集積回路装置1に関して、発明者らは、LDPCチップの消費電力を低減するのにpNBLが有効であることを確認するために、電力損失の大部分を占める処理エンジンPEと呼ばれる回路モジュールを構築した。pNBLを使用することでPEの消費電力が低減されることが実証されると、結果的にLDPCの総電力が低減されることとなる。また、pNBLを有するPEモジュールのテストチップを設計し、標準的なCMOSのプロセス技術で製造した。詳細は後述するが、シミュレーション結果は、pNBLが従来のスタティックCMOSよりも高いパフォーマンスの消費エネルギーを達成し、高い動作周波数で動作できることを示している。PEが高い動作周波数で動作しているとき、エネルギー消費は、従来のスタティックCMOSと比較して少ししか低減していない。しかしながら、例えば、400MHzぐらいの低い動作周波数で動作しているときは、消費エネルギーは、従来のスタティックCMOSと比較して大きく低減している。LDPCアプリケーションは、数百MHzの帯域の動作周波数であるため、本願のpNBLゲートは、従来のスタティックCMOS回路に比べてより高い消費エネルギーのパフォーマンスを達成することができる。以下に実験結果について詳細に説明する。1.PEの設計APEについて処理エンジンPEは、LDPCデコーディング回路の構造において、中心となる処理ユニットである。LDPCデコーダでは、パリティチェック行列PCMが必要であり、デコーディングアルゴリズムは、メッセージパッシングアルゴリズムMPAと呼ばれる。MPAでは、メッセージを結合するために対数尤度比LLRが使用される。PEはLLRの計算を実行するために使用される。図6にPEの簡略化したブロック図を示す。PEの目的は、入力LLRの情報の最小値を見つけてオフセット係数を減算する。そして、このオフセット値をチェックメッセージを更新するために使用する。PEの入力は、2つの5ビットの符号付き数値符号1ビット、数値4ビットであり、MPAアルゴリズムを実行した場合も、その出力は2つの5ビットの符号付き数値である。PEモジュールにおいて、回路は、加算器、FIFO、マルチプレクサ、直覚可能なデジタル回路用のコンパレータを含む。BpNBLのPEの設計従来のスタティックCMOSと本実施例のpNBLとの間のインターフェース回路を図7に示す。これらのインターフェースにより、pNBL回路は従来のスタティックCMOSと互換性を有することができる。スタティックCMOS間のインターフェースは、直流の入力信号を交流信号に変換可能で、生成された信号のセットアップ時間と保持時間の間にpNBLの要件を満たすことができるpNBLバッファである。pNBLとスタティックCMOS間のインターフェースは、非特許文献3で示されているものと同じであり、A/Dコンバータとして認識することができる。A/Dコンバータは、出力がピーク値のときにデータを抽出する。それによる遅延は電源クロックのサイクル時間と比較して小さいものである。電源クロックを生成するのに、インダクタが磁気エネルギーという形でエネルギーを貯蔵できることから、回路のエネルギーを再利用できるLCタンク回路を用いた。そして、エネルギーは次のサイクルで電気エネルギーの形で再利用される。pNBLを駆動するには、2相の非重複電源クロック逆相で同期している電源クロックが必要であるため、ブリップと呼ばれる参考文献1W.Athas,L.Svensson,andN.Tzartzanis,Aresonantsignaldriverfortwo-phase,almost-non-overlappingclocks,CircuitsandSystems,1996,ISCAS’96.,’Connectingtheworld’,1996IEEEInternationalSymposiumon,vol.4,pp.129-132,12-15,May,1996に記載の回路図8を参照を設計した。本実施例のシステムが高いエネルギー効率と高い動作周波数で動作できることを確認するために、シミュレーションでは中央タップのオンチップインダクタモデルを使用する。2本実施例に係るPEのテストチップA計算シミュレーション消費電力の性能向上を実証するために、pNBLのPE設計で用いられたのと同じプロセス技術を用いて、同じアーキテクチャである従来のスタティックCMOSのPE設計がなされた。pNBLは、スタティックCMOSと互換性を有するため、機能検証の方法は従来のPE回路と同じように、入力データのパターンと出力データの確認で行う。検証結果は、本実施例に係るpNBLのPEが、機能的に正しく動作することを示した。スタティックCMOSの場合は、サイクル当たりのエネルギー消費が次式で表される。ここで、CLは負荷容量でVDDは電源電圧である。消費電力のより良いパフォーマンスの向上を達成するには、回路が正常に機能し動作するために、低い動作周波数帯域でより低いVDDが用いられ、高い動作周波数帯域でより高いVDDが必要である。図9は、スタティックCMOSゲートのPEとpNBLゲートのPEの消費電力の比較を示す。図9によると、pNBLゲートのPEを用いたLDPCチップは、この帯域において、スタティックCMOSゲートよりもよりいい消費エネルギーのパフォーマンスを達成していることがわかる。Bテストチップの測定本実施例におけるpNBLのPEモジュールは、上述したようにCMOSプロセス技術で製造されている。図10は、電源クロックジェネレータとPEモジュールを含むテストチップの顕微鏡写真を示している。電源クロックジェネレータで使用されている中央タップのオンチップインダクタは3nHであり、オフチップコンデンサは電源クロックジェネレータの共振周波数を調整するために使用されている。まず、処理エンジンの機能がテストされ、その結果、テストチップは上記の各周波数で正しく機能することが示された。図11に、動作周波数の変化に対するシミュレーションの結果と測定結果とを比較して示す。測定結果の傾向は、シミュレーション結果と同じであるが、測定された消費エネルギーは、シミュレーションの結果よりも少し大きい。これは、線抵抗のような測定要素がシミュレーションには含まれていないからである。図12にテストチップの性能をまとめて示す。3結論本発明に係る新規な構造の電荷回収ロジックpNBLは、他の電荷回収ロジックと比較して高速であり、また少ないトランジスタにより低消費電力である。LDPCデコードシステムの処理エンジンは、本発明に係る電荷回収ロジックで設計され、標準的なCMOSプロセス技術で実装される。そして、電荷回収ロジックの低消費電力の優位性が確認できた。以上のことから、本発明に係る電荷回収ロジックは高速で低消費電力を実現していることがわかる。"