"互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1入力端子、第2入力端子および第1出力端子と、第1容量素子と、第3入力端子、第4入力端子および第2出力端子を有する制御素子とを備え、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第2出力端子の電圧と前記第1出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記第1入力端子の電圧と前記第2入力端子の電圧との電位差またはそれに対応する電位差に応じて前記第2入力端子と前記第4入力端子との電気的な接続を継断するようになっており、前記第1容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第1出力端子側の端子との間に挿入されており、前記制御素子は、前記第1入力端子および前記第2入力端子がともにハイとなっている期間においては、前記第3入力端子がハイとなっているときだけ、前記第2トランジスタがオンする電圧を前記第2出力端子から出力するようになっているインバータ回路。前記制御素子は、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第2容量素子を有し、前記第4トランジスタは、前記第3入力端子を介して当該第4トランジスタのゲートに入力される信号に基づいて前記第5トランジスタのゲートと前記第2入力端子との電気的な接続を継断するようになっており、前記第5トランジスタは、前記第4トランジスタを介して当該第5トランジスタのゲートに入力される信号に基づいて前記第6トランジスタのソースまたはドレインである第1端子と前記第2出力端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記第4入力端子と前記第1端子との電圧との電位差またはそれに対応する電位差に応じて第3電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第1入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2出力端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第2容量素子は、前記第6トランジスタのゲートと前記第1端子との間に挿入されている請求項1に記載のインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1入力端子、第2入力端子および第1出力端子と、第1容量素子と、第3入力端子、第4入力端子および第2出力端子を有する制御素子とを備え、前記第1トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第2トランジスタでは、ゲートが前記第2出力端子に接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第3トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が前記第2入力端子に接続され、ソースおよびドレインのうち他方が前記第3入力端子に接続され、前記第1容量素子は、前記第5トランジスタのゲートと前記第5トランジスタのソースおよびドレインのうち前記第3電圧線に未接続の端子との間に挿入され、前記制御素子では、前記第4入力端子が前記第3トランジスタのソースおよびドレインのうち前記第2入力端子に未接続の端子に接続され、前記第2出力端子が前記第2トランジスタのゲートに接続され、前記制御素子は、前記第1入力端子および前記第2入力端子がともにハイとなっている期間においては、前記第3入力端子がハイとなっているときだけ、前記第2トランジスタがオンする電圧を前記第2出力端子から出力するようになっているインバータ回路。前記制御素子は、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第2容量素子を有し、前記第4トランジスタでは、ゲートが前記第3入力端子に接続され、ソースおよびドレインのうち一方が前記第2入力端子に接続され、ソースおよびドレインのうち他方が前記第5トランジスタのゲートに接続され、前記第5トランジスタでは、ゲートが前記第4トランジスタのソースおよびドレインのうち前記第2入力端子に未接続の端子に接続され、ソースおよびドレインのうち一方が前記第1端子に接続され、ソースおよびドレインのうち他方が前記第2出力端子に接続され、前記第6トランジスタでは、ゲートが前記第4入力端子に接続され、前記第1端子が前記第5トランジスタのソースおよびドレインのうち前記第2トランジスタのゲートに未接続の端子に接続され、ソースおよびドレインのうち前記第1端子とは異なる端子が第3電圧線に接続され、前記第7トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が前記第2出力端子に接続され、前記第2容量素子は、前記第6トランジスタのゲートと前記第1端子との間に挿入されている請求項3に記載のインバータ回路。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1入力端子、第2入力端子および第1出力端子と、第1容量素子と、第3入力端子、第4入力端子および第2出力端子を有する制御素子とを有し、前記制御素子は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1入力端子、第2入力端子および第1出力端子と、第1容量素子と、第3入力端子、第4入力端子および第2出力端子を有する制御素子とを有し、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第2出力端子の電圧と前記第1出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記第1入力端子の電圧と前記第2入力端子の電圧との電位差またはそれに対応する電位差に応じて前記第2入力端子と前記第4入力端子との電気的な接続を継断するようになっており、前記第1容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第1出力端子側の端子との間に挿入されており、前記制御素子は、前記第1入力端子および前記第2入力端子がともにハイとなっている期間においては、前記第3入力端子がハイとなっているときだけ、前記第2トランジスタがオンする電圧を前記第2出力端子から出力するようになっている表示装置。前記駆動部は、前記第1入力端子の電圧が立ち下がる時を含む第1期間に前記第2トランジスタをオンさせるパルスを前記第3入力端子に出力するとともに、前記第1入力端子および前記第2入力端子がともにハイとなっている期間のうち前記第1期間に非該当の期間においては、前記第2トランジスタがオフ状態となる電圧を前記第3入力端子に出力する請求項5に記載の表示装置。前記制御素子は、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第2容量素子を有し、前記第4トランジスタは、前記第3入力端子を介して当該第4トランジスタのゲートに入力される信号に基づいて前記第5トランジスタのゲートと前記第2入力端子との電気的な接続を継断するようになっており、前記第5トランジスタは、前記第4トランジスタを介して当該第5トランジスタのゲートに入力される信号に基づいて前記第6トランジスタのソースまたはドレインである第1端子と前記第2出力端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記第4入力端子と前記第1端子との電圧との電位差またはそれに対応する電位差に応じて第3電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第1入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2出力端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第2容量素子は、前記第6トランジスタのゲートと前記第1端子との間に挿入されている請求項5または請求項6に記載の表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1入力端子、第2入力端子および第1出力端子と、第1容量素子と、第3入力端子、第4入力端子および第2出力端子を有する制御素子とを有し、前記第1トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第2トランジスタでは、ゲートが前記第2出力端子に接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第3トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が前記第2入力端子に接続され、ソースおよびドレインのうち他方が前記第3入力端子に接続され、前記第1容量素子は、前記第5トランジスタのゲートと前記第5トランジスタのソースおよびドレインのうち前記第3電圧線に未接続の端子との間に挿入され、前記制御素子では、前記第4入力端子が前記第3トランジスタのソースおよびドレインのうち前記第2入力端子に未接続の端子に接続され、前記第2出力端子が前記第2トランジスタのゲートに接続され、前記制御素子は、前記第1入力端子および前記第2入力端子がともにハイとなっている期間においては、前記第3入力端子がハイとなっているときだけ、前記第2トランジスタがオンする電圧を前記第2出力端子から出力するようになっている表示装置。前記駆動部は、前記第1入力端子の電圧が立ち下がる時を含む第1期間に前記第2トランジスタをオンさせるパルスを前記第3入力端子に出力するとともに、前記第1入力端子および前記第2入力端子がともにハイとなっている期間のうち前記第1期間に非該当の期間においては、前記第2トランジスタがオフ状態となる電圧を前記第3入力端子に出力する請求項8に記載の表示装置。前記制御素子は、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第2容量素子を有し、前記第4トランジスタでは、ゲートが前記第3入力端子に接続され、ソースおよびドレインのうち一方が前記第2入力端子に接続され、ソースおよびドレインのうち他方が前記第5トランジスタのゲートに接続され、前記第5トランジスタでは、ゲートが前記第4トランジスタのソースおよびドレインのうち前記第2入力端子に未接続の端子に接続され、ソースおよびドレインのうち一方が前記第1端子に接続され、ソースおよびドレインのうち他方が前記第2出力端子に接続され、前記第6トランジスタでは、ゲートが前記第4入力端子に接続され、前記第1端子が前記第5トランジスタのソースおよびドレインのうち前記第2トランジスタのゲートに未接続の端子に接続され、ソースおよびドレインのうち前記第1端子とは異なる端子が第3電圧線に接続され、前記第7トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が前記第2出力端子に接続され、前記第2容量素子は、前記第6トランジスタのゲートと前記第1端子との間に挿入されている請求項8または請求項9に記載の表示装置。インバータ回路10では、例えば、図17に示したように、入力端子INの電圧VinがVssとなっている時、出力端子OUTの電圧VoutがVddとはならず、Vdd-Vthとなってしまう。つまり、出力端子OUTの電圧Voutには、トランジスタTr20の閾値電圧Vthが含まれており、出力端子OUTの電圧Voutは、トランジスタTr20の閾値電圧Vthのばらつきの影響を大きく受けてしまう。そこで、例えば、図18のインバータ回路20に示したように、トランジスタTr20のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vdd2≧VddVthが印加される正側電圧線L30にゲートを接続することが考えられる。また、例えば、図19のインバータ回路30に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタTr20のゲートと正側電圧線L20との間にトランジスタT30を挿入し、トランジスタTr30のゲートを正側電圧線L20に接続するとともに、トランジスタTr20のゲートとトランジスタTr30のソースとの接続点Dと、接続点Cとの間に容量素子C10を挿入した回路構成が考えられる。しかし、図16、図18、図19のいずれの回路においても、入力端子INの電圧Vinがハイとなっている時、つまり、出力端子OUTの電圧Voutがローとなっている時まで、トランジスタTr10,Tr20を介して、正側電圧線L20側から負側電圧線L10側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。本発明の第1のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタを備えたものである。このインバータ回路は、さらに、第1入力端子、第2入力端子および第1出力端子と、第1容量素子と、第3入力端子、第4入力端子および第2出力端子を有する制御素子と備えている。第1トランジスタは、第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて第1出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、第2出力端子の電圧と第1出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、第1入力端子の電圧と第2入力端子の電圧との電位差またはそれに対応する電位差に応じて第2入力端子と第4入力端子との電気的な接続を継断するようになっている。第1容量素子は、第2トランジスタのゲートと、第2トランジスタのソースおよびドレインのうち第1出力端子側の端子との間に挿入されている。制御素子は、第1入力端子、第2入力端子および第3入力端子がともにハイとなっているときだけ第2トランジスタがオンする電圧を第2出力端子から出力するようになっている。本発明の第1の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第1のインバータ回路と同一の構成要素を含んでいる。本発明の第2のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタを備えたものである。このインバータ回路は、さらに、第1入力端子、第2入力端子および第1出力端子と、第1容量素子と、第3入力端子、第4入力端子および第2出力端子を有する制御素子とを備えている。第1トランジスタでは、ゲートが第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第2トランジスタでは、ゲートが第2出力端子に接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第3トランジスタでは、ゲートが第1入力端子に接続され、ソースおよびドレインのうち一方が第2入力端子に接続され、ソースおよびドレインのうち他方が第3入力端子に接続されている。第1容量素子は、第5トランジスタのゲートと、第5トランジスタのソースおよびドレインのうち第3電圧線に未接続の端子との間に挿入されている。制御素子では、第4入力端子が第3トランジスタのソースおよびドレインのうち第2入力端子に未接続の端子に接続され、第2出力端子が第2トランジスタのゲートに接続されている。制御素子は、第1入力端子、第2入力端子および第3入力端子がともにハイとなっているときだけ第2トランジスタがオンする電圧を第2出力端子から出力するようになっている。本発明の第2の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第2のインバータ回路と同一の構成要素を含んでいる。本発明の第1および第2のインバータ回路ならびに第1および第2の表示装置では、第1入力端子から印加される電圧に応じてオンオフする第3トランジスタと、制御素子とを介して、第2入力端子の電圧が第2トランジスタのゲートに入力される。そのため、第1入力端子および第2入力端子がともにハイとなっている期間においては、第3入力端子がハイとなっているときだけ、第2トランジスタがオンする電圧が第2出力端子から出力される。つまり、第1トランジスタおよび第2トランジスタが同時にオンする期間を、第3入力端子に入力する電圧によって制御することが可能である。本発明の第1および第2のインバータ回路ならびに第1および第2の表示装置によれば、第1トランジスタおよび第2トランジスタが同時にオンする期間を、制御素子内の第3入力端子に入力する電圧によって制御することができるようにしたので、貫通電流を少なくすることができる。これにより、消費電力を抑えることができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態図1~図82.変形例図93.適用例図10~図15<1.実施の形態>構成図1は、本発明の一実施の形態に係るインバータ回路1の全体構成の一例を表したものである。インバータ回路1は、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Dを出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の7つのトランジスタT1~T7を備えたものである。インバータ回路1は、上記の7つのトランジスタT1~T7の他に、3つの容量素子C1,C2,C3と、3つの入力端子IN1,IN2,IN3と、1つの出力端子OUTとを備えており、7Tr3Cの回路構成となっている。トランジスタT1が本発明の第1トランジスタの一具体例に相当し、トランジスタT2が本発明の第2トランジスタの一具体例に相当し、トランジスタT3が本発明の第3トランジスタの一具体例に相当する。トランジスタT4が本発明の第4トランジスタの一具体例に相当し、トランジスタT5が本発明の第5トランジスタの一具体例に相当する。トランジスタT6が本発明の第6トランジスタの一具体例に相当し、トランジスタT7が本発明の第7トランジスタの一具体例に相当する。容量素子C1が本発明の第1容量素子の一具体例に相当し、容量素子C2が本発明の第2容量素子の一具体例に相当する。入力端子IN1が本発明の第1入力端子の一具体例に相当し、入力端子IN2が本発明の第2入力端子の一具体例に相当し、入力端子IN3が本発明の第3入力端子の一具体例に相当する。出力端子OUTが本発明の第1出力端子の一具体例に相当する。トランジスタT1~T7は、互いに同一チャネル型の薄膜トランジスタTFTであり、例えば、nチャネルMOS型の薄膜トランジスタTFTである。トランジスタT1は、例えば、入力端子IN1の電圧以下、入力電圧Vin1という。と低電圧線L1の電圧Vssとの電位差またはそれに対応する電位差に応じて、出力端子OUTと低電圧線L1との電気的な接続を継断するようになっている。トランジスタT1のゲートが入力端子IN1に電気的に接続されている。トランジスタT1のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタT1のソースおよびドレインのうち低電圧線L1に未接続の端子が出力端子OUTに電気的に接続されている。トランジスタT2は、トランジスタT5のソースおよびドレインのうちトランジスタT6に未接続の端子以下、端子Aという。の電圧と、出力端子OUTの電圧以下、出力電圧Voutという。との電位差またはそれに対応する電位差に応じて高電圧線L2と出力端子OUTとの電気的な接続を継断するようになっている。トランジスタT2のゲートがトランジスタT5の端子Aに電気的に接続されている。トランジスタT2のソースまたはドレインが出力端子OUTに電気的に接続されており、トランジスタT2のソースおよびドレインのうち出力端子OUTに未接続の端子が高電圧線L2に電気的に接続されている。トランジスタT3は、入力電圧Vin1と入力端子IN2の電圧以下、入力電圧Vin2という。との電位差またはそれに対応する電位差に応じてトランジスタT6のゲートと入力端子IN2との電気的な接続を継断するようになっている。トランジスタT3のゲートが入力端子IN1に電気的に接続されている。トランジスタT3のソースまたはドレインが入力端子IN2に電気的に接続されており、トランジスタT3のソースおよびドレインのうち入力端子IN2に未接続の端子がトランジスタT6のゲートに電気的に接続されている。トランジスタT4は、入力端子IN3の電圧以下、入力電圧Vin3という。と入力電圧Vin2との電位差またはそれに対応する電位差に応じてトランジスタT5のゲートと入力端子IN2との電気的な接続を継断するようになっている。トランジスタT4のゲートが入力端子IN3に電気的に接続されている。トランジスタT4のソースまたはドレインがトランジスタT5のゲートに電気的に接続されており、トランジスタT5のソースおよびドレインのうちトランジスタT5のゲートに未接続の端子が入力端子IN2に電気的に接続されている。トランジスタT5は、当該トランジスタT5のゲート電圧に応じてトランジスタT6のソースまたはドレイン以下、端子Bという。とトランジスタT2のゲートとの電気的な接続を継断するようになっている。トランジスタT5のゲートがトランジスタT4のソースおよびドレインうち入力端子IN2に未接続の端子に電気的に接続されている。トランジスタT5の端子AがトランジスタT2のゲートに電気的に接続されている。トランジスタT5のソースおよびドレインのうち端子Aとは異なる端子がトランジスタT6の端子Bに電気的に接続されている。トランジスタT6は、当該トランジスタT6のゲート電圧と、端子Bとの電位差またはそれに対応する電位差に応じて高電圧線L3と端子Bとの電気的な接続を継断するようになっている。トランジスタT6のゲートがトランジスタT3のソースおよびドレインのうち入力端子IN2に未接続の端子に電気的に接続されている。トランジスタT6の端子BがトランジスタT5のソースおよびドレインのうち端子Aとは異なる端子に電気的に接続されており、トランジスタT6のソースおよびドレインのうち端子Bとは異なる端子が高電圧線L3に電気的に接続されている。トランジスタT7は、入力電圧Vin1と低電圧線L1の電圧との電位差またはそれに対応する電位差に応じてトランジスタT2のゲートと低電圧線L1との電気的な接続を継断するようになっている。トランジスタT7のゲートが入力端子IN1に電気的に接続されている。トランジスタT7のソースまたはドレインがトランジスタT2のゲートに電気的に接続されており、トランジスタT7のソースおよびドレインのうちトランジスタT2のゲートに未接続の端子が低電圧線L1に電気的に接続されている。低電圧線L1が本発明の第1電圧線、第4電圧線の一具体例に相当する。高電圧線L2が本発明の第2電圧線の一具体例に相当し、高電圧線L3が本発明の第3電圧線の一具体例に相当する。トランジスタT6の端子Bが本発明の第1端子の一具体例に相当する。高電圧線L2,L3は、低電圧線L1の電圧よりも高電圧一定電圧を出力する電源図示せずに接続されている。高電圧線L2の電圧は、インバータ回路1の駆動時にハイレベルの電圧Vddとなっており、高電圧線L3の電圧は、インバータ回路1の駆動時に、ハイレベルの電圧Vddよりも高い電圧Vccとなっている。なお、高電圧線L3の電圧Vccは、VddVth2よりも高い電圧となっていることが好ましい。なお、Vth2は、トランジスタT2の閾値電圧である。一方、低電圧線L1は、高電圧線L2,L3の電圧よりも低電圧一定電圧を出力する電源図示せずに接続されており、低電圧線L1の電圧は、インバータ回路1の駆動時に、ローレベルの電圧Vss<Vddとなっている。入力端子IN2は、所定のパルス信号を出力する電源S1図示せずに接続されている。入力端子IN3は、所定のパルス信号を出力する電源S2図示せずに接続されている。電源S1は、例えば、図2Bに示したように、入力電圧Vin1が立ち上がる前から、立ち下がる前までの所定の期間の間、ローレベルの電圧Vssを制御信号として出力するようになっている。なお、図2Bには、電源S1が、入力電圧Vin1が連続してハイレベルの電圧Vddとなっている時間よりも長い時間、ローレベルの電圧Vssを制御信号として出力するようになっている場合が例示されている。また、電源S1は、例えば、図2Bに示したように、上記以外の期間の間、具体的には、入力電圧Vin1が立ち下がる時を含む所定の期間の間、ハイレベルの電圧Vddを制御信号として出力するようになっている。一方、電源S2は、例えば、図2Cに示したように、入力電圧Vin1が連続してハイレベルの電圧Vddとなっている時間よりも短い周期で、ハイレベルの電圧Vddと、ローレベルの電圧Vssとが交互に繰り返されたパルス信号を制御信号として出力するようになっている。電源S2は、入力電圧Vin1,Vin2がハイレベルの電圧Vddとなっている期間の間ずっとトランジスタT2がオン状態とならないように、トランジスタT2のゲート電圧を制御する信号を出力するようになっている。具体的には、電源S2は、例えば、図2Cに示したように、入力電圧Vin1,Vin2がハイレベルの電圧Vddとなっている期間期間ΔTのうち一部の期間においてハイレベルの電圧Vddを出力し、期間ΔTのうちそれ以外の期間においてローレベルの電圧Vssを出力するようになっている。電源S2は、さらに、例えば、図2Cに示したように、ハイレベルの電圧Vddを出力する期間が、入力電圧Vin1が立ち下がる時を含むように、制御信号を出力するようになっている。具体的には、電源S2は、例えば、図2Cに示したように、入力電圧Vinが立ち下がる直前に、波高値がハイレベルの電圧Vddのパルスを出力するようになっている。より具体的には、電源S2は、例えば、図2Cに示したように、入力電圧Vin1がハイレベルの電圧Vddからローレベルの電圧に立ち下がる時を含む所定の期間に波高値がVddのパルスを出力するとともに、期間ΔT内においては他のパルスを出力しないつまり、ローレベルの電圧Vssを出力するようになっている。容量素子C1は、トランジスタT2のゲートと、トランジスタT2のソースおよびドレインのうち高電圧線L2に未接続の端子つまり出力端子OUT側の端子との間に挿入されている。容量素子C1の容量は、入力端子IN1に立ち下がり電圧が入力され、トランジスタT1,T7がオフしたときに、トランジスタT2のゲートをVssVth2よりも大きな電圧にチャージすることの可能な値となっている。なお、Vth2はトランジスタT2の閾値電圧である。容量素子C2は、トランジスタT6のゲートと、トランジスタT6の端子Bとの間に挿入されている。容量素子C3は、トランジスタT5のゲートと、トランジスタT5のソースおよびドレインのうちトランジスタT6の端子B側の端子との間に挿入されている。ところで、インバータ回路1は、従来のインバータ回路具体的には図18のインバータ回路20との関係では、出力段のトランジスタT1,T2と入力端子IN1との間に、制御素子10、トランジスタT3および容量素子C1を挿入したものに相当する。ここで、制御素子10は、例えば、図1に示したように、4つのトランジスタT4~T7と、2つの容量素子C2,C3と、1つの入力端子IN3とを含んで構成されたものである。制御素子10は、例えば、図1に示したように、4つの端子P1~P4と、入力端子IN3とを有している。端子P1はトランジスタT6のゲートに電気的に接続されており、端子P2は入力端子IN1に電気的に接続されており、端子P3は入力端子IN2に電気的に接続されている。また、端子P4はトランジスタT2のゲートに電気的に接続されている。つまり、3つの端子P1~P3は制御素子10にとっては入力端子としての役割を有しており、端子P4は制御素子10にとっては出力端子としての役割を有している。なお、インバータ回路1において制御素子10が特定の機能ブロックとして概念的に規定されている場合には、4つの端子P1~P4は、概念的なものであり、物理的な端子を指していない。制御素子10が本発明の制御素子の一具体例に相当する。端子P1が本発明の第4入力端子の一具体例に相当し、端子P4が本発明の第2出力端子の一具体例に相当する。制御素子10は、入力電圧Vin1,Vin2と、入力端子IN3に入力される電圧以下、入力電圧Vin3という。とに基づくトランジスタT4~T7のオンオフ動作により、出力段のトランジスタT1,T2のオンオフを制御するようになっている。具体的には、制御素子10は、図2に示したように、入力電圧Vin1,Vin2がともにハイレベルの電圧Vddとなっている期間においては、入力電圧Vin3がハイレベルの電圧Vddとなっているときだけ、トランジスタTr2をオンさせる電圧を端子P4から出力するようになっている。より具体的には、制御素子10は、図2に示したように、入力電圧Vin1がハイレベルの電圧Vddからローレベルの電圧に立ち下がる時を含む所定の期間にトランジスタT2をオンさせるパルスを端子P4から出力するとともに、期間ΔT内においては他のパルスを出力しないつまり、トランジスタT2がオフ状態となる電圧を端子P4に出力するようになっている。動作次に、図3~8を参照しつつ、インバータ回路1の動作の一例について説明する。図3~図8は、インバータ回路1の一連の動作の一例を表す回路図である。まず、図3に示したように、期間t1において、入力電圧Vin1がローレベルの電圧Vssとなっており、トランジスタT1,T3,T7がオフしている。また、期間t1において、入力端子IN2には制御信号としてハイレベルの電圧Vddが印加されている。さらに、期間t1において、入力端子IN3には、短い周期でハイレベルの電圧Vddとローレベルの電圧Vssとが交互に繰り返されたパルス信号が制御信号として印加されている。この時、図3に示したように、トランジスタT2のゲート電位はVxとなり、VxがVddVth2よりも大きいので、トランジスタT2がオンし、ハイレベルの電圧Vddが出力電圧Voutとして出力される。また、トランジスタT6のゲート電圧はVyという電位となっており、トランジスタT6のゲート-ソース間電圧がトランジスタT6の閾値電圧Vth6よりも大きいので、トランジスタT6のソース電圧はVddとなる。これにより、トランジスタT5に与えられるゲート-ソース間電圧はトランジスタT4の閾値電圧を上回ることがないため、トランジスタT5はオン状態とならずトランジスタT2のゲート電圧はVxに保持される。次に、図4に示したように、入力電圧Vin2がハイレベルの電圧Vddからローレベルの電圧Vssに変化しつまり立ち下がり、期間t1から期間t2に移行する。このとき、入力電圧Vin1がローレベルの電圧Vssとなっているので、トランジスタTr3はオフしたままである。期間t2において、入力電圧Vin3がハイレベルの電圧Vddとなった時には、トランジスタT5のゲート電圧はローレベルの電圧Vssに変化する。その電圧変化量は容量素子C3を介してトランジスタT6のソースに入力され、トランジスタT6のソース電圧が変動する。しかし、トランジスタT6のゲート-ソース間には容量素子C2が接続されているので、トランジスタT6のゲート-ソース間電圧に変化は無く、一定時間後にトランジスタT6のソース電圧はハイレベルの電圧Vddとなる。また、トランジスタT5のゲート電圧がローレベルの電圧Vssとなっても、トランジスタT5はオフしたままである。そのため、トランジスタT2のゲート電位はVxであり出力電圧Voutはハイレベルの電圧Vddのままである。次に、図5に示したように、入力電圧Vin1がローレベルの電圧Vssからハイレベルの電圧Vddに変化しつまり立ち上がり、期間t2から期間t3に移行する。これにより、トランジスタT1、T3、T4がオン状態となり、トランジスタT2のゲートおよび出力端子OUTはローレベルの電圧Vssに充電され、トランジスタT2はオフ状態となる。この時、入力電圧Vin2はVssとなっているので、トランジスタT6のゲート電圧もVssとなる。更に、期間t3においても、入力電圧Vin3はハイレベルの電圧Vddと、ローレベルの電圧Vssとを交互に繰り返すが、これによって、各ノードの電圧値は変化しない。一定時間経過後、図6に示したように、入力電圧Vin1がハイレベルの電圧Vddとなっており、かつ入力電圧Vin3がローレベルの電圧Vssとなっている時、入力電圧Vin2がローレベルの電圧Vssからハイレベルの電圧Vddに変化しつまり立ち上がり、期間t3から期間t4に移行する。この時、入力電圧Vin2からトランジスタT3を介して電流が流れ、トランジスタT6のゲート電圧がローレベルの電圧Vssから増加する。一定時間経過後、トランジスタT6のゲート電圧はVdd-Vth3という電位となる。なお、Vth3は、トランジスタT3の閾値電圧である。次に、図7に示したように、入力電圧Vin3がローレベルの電圧Vssからハイレベルの電圧Vddに変化しつまり立ち上がり、期間t4から期間t5に移行する。これにより、トランジスタT4がオン状態となり、トランジスタT5のゲート電圧がVdd-Vth4へと変化する。なお、Vth4は、トランジスタT4の閾値電圧である。この時、入力電位Vin1がハイレベルの電圧Vddとなっている。そのため、トランジスタT7はオン状態となっており、トランジスタT2のゲート電圧がローレベルの電圧Vssとなっているので、トランジスタT5がオンする。その結果、図7に示したように、高電圧線L3からトランジスタT6、T5、T7を介して低電圧線L1に貫通電流が流れ、一定時間経過後、トランジスタT6のソース電圧がVaという電圧となり、トランジスタT2のゲート電圧がVbという電圧となる。この時、トランジスタT2のゲート-ソース間電圧Vb-VssがトランジスタT2の閾値電圧Vth2より小さければ、高電圧線L2から低電圧線L1に電流は流れない。なお、この時、トランジスタT5のゲート電圧の変化が容量素子C3を介してトランジスタT6のソースに入力される。しかし、前述のように、トランジスタT5、T7がオンしているので、トランジスタT6のソース電圧の変化は駆動に影響を与えない。最後に、図8に示したように、入力電位Vin1がハイレベルの電圧Vddからローレベルの電圧Vssに変化しつまり立ち下がり、期間t5から期間t6に移行する。これにより、トランジスタT3、T7がオフ状態となる。この時、高電圧線L3からトランジスタT6、T5、T7を介して電流が流れるので、トランジスタT6のソース電圧と、トランジスタT2のゲート電圧が上昇する。トランジスタT6のソース電圧の変化が容量素子C3を介してトランジスタT5のゲート電圧に入力され、トランジスタT5のゲート電圧が増加し、Vzという電圧となる。また、トランジスタT2のゲート電圧がVssVth2を超えると、トランジスタT2のゲート-ソース間電圧がVth2よりも大きくなるので、トランジスタT2がオンする。その結果、高電圧線L2からトランジスタT2を介して電流が流れ、トランジスタT2のソース電圧出力電圧Voutが上昇を開始する。この時、トランジスタT2のゲート-ソース間には容量素子C1が接続されているので、トランジスタT2のゲート電圧はソース電圧の上昇によっても増加する。トランジスタT2のゲート電圧がVz-Vth5よりも大きくなった時、トランジスタT5はオフし、トランジスタT2のゲート電圧は容量素子C1を介したソース電圧の増加によってのみ上昇を続ける。最終的に、トランジスタT2のゲート電圧はVxという電圧となり、ハイレベルの電圧Vddが出力電圧Voutとして出力される。以上のようにして、本実施の形態のインバータ回路1では、入力端子IN1に入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Dが出力端子OUTから出力される。効果ところで、例えば、図16に示したような従来のインバータ回路10は、2つのnチャネルMOS型のトランジスタT10,T20が直列接続された単チャネル型の回路構成となっている。インバータ回路10では、例えば、図17に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd-Vthとなってしまう。つまり、出力電圧Voutには、トランジスタT20の閾値電圧Vthが含まれており、出力電圧Voutは、トランジスタT2の閾値電圧Vthのばらつきの影響を大きく受けてしまう。そこで、例えば、図18のインバータ回路20に示したように、トランジスタT20のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vss2=VddVthが印加される高電圧配線L30にゲートを接続することが考えられる。また、例えば、図19のインバータ回路30に示したようなブートストラップ型の回路構成が考えられる。しかし、図16、図18、図19のいずれの回路においても、入力電圧Vinがハイとなっている時、つまり、出力電圧Voutがローとなっている時まで、トランジスタT10,T20を介して、高電圧配線L20側から低電圧配線L10側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。一方、本実施の形態のインバータ回路1では、入力端子IN1から印加される電圧に応じてオンオフするトランジスタT3と、制御素子10とを介して、入力電圧Vin2がトランジスタT2のゲートに入力される。そのため、入力電圧Vin1,Vin2がともにハイレベルの電圧Vddとなっている期間においては、入力電圧Vin3がハイレベルの電圧Vddとなっているときだけ、トランジスタT1,T2の双方のゲートにオン電圧が印加される。つまり、トランジスタT1,T2が同時にオンする期間を、入力電圧Vin3によって制御することができる。その結果、図16、図18、図19に記載のインバータ回路と比べて、貫通電流を少なくすることができ、消費電力を抑えることができる。<2.変形例>上記実施の形態では、トランジスタT5のゲート-ドレイン間に容量素子C3が設けられている。これにより、トランジスタT6のソース電圧の上昇が容量素子C3を介してトランジスタT5のゲートに入力されるので、トランジスタT5のゲート電圧がVddVth5よりも大きくなっていた。そのため、トランジスタT6のドレインに接続されている高電圧線L3を高電圧線L2に置き換えた場合には、期間t6においてトランジスタT5がオンしてしまい、トランジスタT2のゲート電圧がハイレベルの電圧Vddとなってしまう。従って、出力電圧Voutをハイレベルの電圧Vddとすることができない。そこで、上記実施の形態において、容量素子C3を省略し、高電圧線L3を高電圧線L2に置き換えてもよい図9。このようにした場合には、期間t6において、トランジスタT6のソース電圧の増加はトランジスタT5のゲートには入力されず、トランジスタT5のゲート電圧がVdd-Vth5<Vddとなる。そのため、トランジスタT2のゲート電圧およびトランジスタT6のソース電圧がVdd-Vth4-Vth5を超えると、トランジスタT5はオフする。その結果、期間t6において、トランジスタT2のゲート電圧をVddVth2より大きくすることができ、出力電圧VoutとしてVddを出力することが可能となる。<3.適用例>図10は、上記実施の形態およびその変形例に係るインバータ回路1の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110と、表示パネル110を駆動する駆動回路120とを備えている。表示パネル110表示パネル110は、複数の表示画素114が2次元配置された表示領域110Aを有しており、各表示画素114が駆動回路120によって駆動されることにより、表示領域110Aに映像を表示するものである。各表示画素114は、互いに隣り合う3つの画素113R,113G,113Bからなる。なお、以下では、各画素113R,113G,113Bの総称として画素113を適宜、用いるものとする。画素113Rは、有機EL素子111Rおよび画素回路112を含んで構成されている。画素113Gは、有機EL素子111Gおよび画素回路112を含んで構成されている。画素113Bは、有機EL素子111Bおよび画素回路112を含んで構成されている。有機EL素子111Rは赤色光を発する有機EL素子であり、有機EL素子111Gは緑色光を発する有機EL素子であり、有機EL素子111Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子111R,111G,111Bの総称として有機EL素子111を適宜、用いるものとする。図11は、表示領域110A内の回路構成の一例を、後述の書込線駆動回路124の一例と共に表したものである。表示領域110A内には、複数の画素回路112が個々の有機EL素子111と対となって2次元配置されている。各画素回路112は、例えば、有機EL素子111に流れる電流を制御する駆動トランジスタT100と、信号線DTLの電圧を駆動トランジスタT100に書き込む書き込みトランジスタT200と、保持容量Csとによって構成されたものであり、2Tr1Cの回路構成となっている。駆動トランジスタT100および書き込みトランジスタT200は、例えば、nチャネルMOS型の薄膜トランジスタTFTにより形成されている。駆動トランジスタT100または書き込みトランジスタT200は、例えば、pチャネルMOS型のTFTであってもよい。表示領域110Aにおいて、複数の書込線WSLが行状に配置され、複数の信号線DTLが列状に配置されている。なお、書込線WSLが本発明の走査線の一具体例に相当する。表示領域110Aには、さらに、複数の電源線PSL電源電圧の供給される部材が書込線WSLに沿って行状に配置されている。各信号線DTLと各書込線WSLとの交差点近傍には、有機EL素子111が1つずつ設けられている。各信号線DTLは、後述の信号線駆動回路123の出力端と、書き込みトランジスタT200のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線WSLは、後述の書込線駆動回路124の出力端と、書き込みトランジスタT200のゲート電極に接続されている。各電源線PSLは、後述の電源線駆動回路125の出力端と、駆動トランジスタT100のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタT200のドレイン電極およびソース電極のうち信号線DTLに未接続の方の電極は、駆動トランジスタT100のゲート電極と、保持容量Csの一端に接続されている。駆動トランジスタT100のドレイン電極およびソース電極のうち電源線PSLに未接続の方の電極と保持容量Csの他端とが、有機EL素子111のアノード電極図示せずに接続されている。有機EL素子111のカソード電極は、例えば、グラウンド線GNDに接続されている。駆動回路120次に、駆動回路120内の各回路について、図10、図11、図12を参照して説明する。なお、図12は、同期信号の波形の一例と、駆動回路120から各書込線WSLに出力される電圧波形の一例とを表したものである。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124および電源線駆動回路125を有している。また、駆動回路120は、上記実施の形態およびその変形例における各種電源具体的には低電圧線L1および高電圧線L2,L3等に接続された電源も有している。タイミング生成回路121は、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125が連動して動作するように制御するものである。タイミング生成回路121は、例えば、外部から入力された同期信号120Bに応じて同期して、上述した各回路に対して制御信号121Aを出力するようになっている。映像信号処理回路122は、外部から入力された映像信号120Aに対して所定の補正を行うと共に、補正した後の映像信号122Aを信号線駆動回路123に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。信号線駆動回路123は、制御信号121Aの入力に応じて同期して、映像信号処理回路122から入力された映像信号122Aを各信号線DTLに印加して、選択対象の画素113に書き込むものである。なお、書き込みとは、駆動トランジスタT100のゲートに所定の電圧を印加することを指している。信号線駆動回路123は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各列に対応して、1段ごとにバッファ回路図示せずを備えている。この信号線駆動回路123は、制御信号121Aの入力に応じて同期して、各信号線DTLに対して、例えば、2種類の電圧Vofs、Vsigを出力可能となっている。具体的には、信号線駆動回路123は、各画素113に接続された信号線DTLを介して、書込線駆動回路124により選択された画素113へ2種類の電圧Vofs、Vsigを順番に供給するようになっている。ここで、オフセット電圧Vofsは、信号電圧Vsigの値に依らず一定電圧値となっている。また、信号電圧Vsigは、映像信号122Aに対応する電圧値となっている。信号電圧Vsigの最小電圧はオフセット電圧Vofsよりも低い電圧値となっており、信号電圧Vsigの最大電圧はオフセット電圧Vofsよりも高い電圧値となっている。書込線駆動回路124は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各行に対応して、1段ごとにバッファ回路2を備えている。バッファ回路2は、上述したインバータ回路1を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路124は、制御信号121Aの入力に応じて同期して、各書込線WSLに対して、2種類の電圧Vdd、Vssを出力可能となっている。具体的には、書込線駆動回路124は、各画素113に接続された書込線WSLを介して、駆動対象の画素113へ2種類の電圧Vdd、Vssを供給し、書き込みトランジスタT200を制御するようになっている。例えば、図19に示したように、制御信号121Aとして、クロックckと、スキャンパルスspが入力されると、書込線駆動回路124は、複数の書込線WSLに対して、波高値がVddで、幅が2Hのパルスを含む電圧Vsi1≦i≦N、iおよびNは正の整数を、パルスの位相を1Hずつずらしながら順番に出力するようになっている。ここで、電圧Vddは、書き込みトランジスタT200のオン電圧以上の値となっている。電圧Vddは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路124から出力される電圧値である。電圧Vssは、書き込みトランジスタT200のオン電圧よりも低い値となっており、かつ、電圧Vddよりも低い値となっている。電源線駆動回路125は、例えばシフトレジスタ図示せずを含んで構成されており、例えば、画素113の各行に対応して、1段ごとにバッファ回路図示せずを備えている。この電源線駆動回路125は、制御信号121Aの入力に応じて同期して、2種類の電圧VccH、VccLを出力可能となっている。具体的には、電源線駆動回路125は、各画素113に接続された電源線PSLを介して、駆動対象の画素113へ2種類の電圧VccH、VccLを供給し、有機EL素子111の発光および消光を制御するようになっている。ここで、電圧VccLは、有機EL素子111の閾値電圧と、有機EL素子111のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧VccHは、有機EL素子111の閾値電圧と、有機EL素子111のカソードの電圧とを足し合わせた電圧以上の電圧値である。表示装置100では、各画素113において画素回路112がオンオフ制御され、各画素113の有機EL素子111に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル110の表示領域110Aにおいて画像が表示される。ところで、本適用例では、例えば、書込線駆動回路124内のバッファ回路2は、上述したインバータ回路1を複数含んで構成されている。これにより、バッファ回路2内を流れる貫通電流はほとんど存在しないので、バッファ回路2の消費電力を抑えることができる。また、本適用例において、書込線駆動回路124は、例えば、図13、図14に示したように、書込線WSLごとに設けられたインバータ回路1の出力端子OUTから出力される信号出力電圧Vouti=Vsiまたはそれに対応する信号を書込線WSLに出力するようになっていてもよい。書込線駆動回路124は、さらに、i-1段目の書込線WSLに対応して設けられたインバータ回路1の出力端子OUTから出力される信号出力電圧Vouti-1またはそれに対応する信号を反転させた反転信号を、入力端子IN2に入力するようになっていてもよい。このようにした場合には、入力端子IN2に入力する制御信号を生成する回路を別途、設ける必要がなくなるので、表示装置100の回路構成を簡略化することができる。なお、図15に示したように、容量素子C3を省略し、高電圧線L3を高電圧線L2に置き換えたものを書込線WSLごとのインバータ回路1として用いてもよい。以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記適用例では、上記実施の形態およびその変形例に係るインバータ回路1が書込線駆動回路124の出力段に用いられていたが、書込線駆動回路124の出力段の代わりに、電源線駆動回路125の出力段に用いられていてもよいし、書込線駆動回路124の出力段と共に、電源線駆動回路125の出力段に用いられていてもよい。なお、上記実施の形態およびその変形例に係るインバータ回路1を電源線駆動回路125の出力段に用いる場合には、例えば、低電圧線L1に対してVccLを出力する電源図示せずを接続し、高電圧線L2に対してVccHを出力する電源図示せずを接続し、高電圧線L3に対してVccHVth5を出力する電源図示せずを接続すればよい。"