"第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、前記第1の配線と前記第2の配線、および前記第3の配線乃至前記第5の配線はそれぞれ平行であり、前記第1の配線と前記第3の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタとキャパシタを有し、前記第2の記憶セルは、第3のトランジスタを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートは前記第1の配線に接続し、前記キャパシタの他方の電極は前記第2の配線に接続し、前記第1のトランジスタのソースは前記第3の配線に接続し、前記第2のトランジスタのドレインは前記第4の配線に接続し、前記第2のトランジスタのソースは前記第5の配線に接続し、前記第3のトランジスタのゲートは前記第2の配線に接続していることを特徴とする半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、前記第1の配線と前記第2の配線、および前記第3の配線および前記第4の配線はそれぞれ平行であり、前記第1の配線と前記第3の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタとキャパシタを有し、前記第2の記憶セルは、第3のトランジスタを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートは前記第1の配線に接続し、前記キャパシタの他方の電極は前記第2の配線に接続し、前記第1のトランジスタのソースおよび前記第2のトランジスタのソースは前記第3の配線に接続し、前記第2のトランジスタのドレインは前記第4の配線に接続し、前記第3のトランジスタのゲートは前記第2の配線に接続していることを特徴とする半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルと第2の記憶セルと第3の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、前記第1の配線と前記第2の配線、および前記第3の配線および前記第4の配線はそれぞれ平行であり、前記第1の配線と前記第3の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタとキャパシタを有し、前記第2の記憶セルは、第3のトランジスタを有し、前記第2の記憶セルは、第4のトランジスタと第5のトランジスタを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第4のトランジスタのドレインは前記第5のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートおよび前記第4のトランジスタのゲートは前記第1の配線に接続し、前記キャパシタの他方の電極は前記第2の配線に接続し、前記第1のトランジスタのソースおよび前記第2のトランジスタのソースは前記第3の配線に接続し、前記第2のトランジスタのドレインおよび前記第5のトランジスタのドレインは前記第4の配線に接続し、前記第3のトランジスタのゲートは前記第2の配線に接続していることを特徴とする半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルと第2の記憶セルと第3の記憶セルを含む複数の記憶セルよりなる半導体メモリ装置において、前記第1の配線と前記第2の配線、および前記第3の配線および前記第4の配線はそれぞれ平行であり、前記第1の配線と前記第3の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタとキャパシタを有し、前記第2の記憶セルは、第3のトランジスタを有し、前記第2の記憶セルは、第4のトランジスタと第5のトランジスタを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第4のトランジスタのドレインは前記第5のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートおよび前記第4のトランジスタのゲートは前記第1の配線に接続し、前記キャパシタの他方の電極は前記第2の配線に接続し、前記第1のトランジスタのソースおよび前記第2のトランジスタのソースは前記第3の配線に接続し、前記第2のトランジスタのドレインおよび前記第4のトランジスタのソース、前記第5のトランジスタのソースは前記第4の配線に接続し、前記第3のトランジスタのゲートは前記第2の配線に接続していることを特徴とする半導体メモリ装置。請求項1もしくは4記載の半導体メモリ装置において、データの書き込み時には、前記第4の配線の電位が前記第3の配線の電位と同期することを特徴とする半導体メモリ装置の駆動方法。請求項1乃至請求項4記載の半導体メモリ装置において、前記第2のトランジスタはn型であり、データの書き込み時には、前記第4の配線の電位が前記第3の配線の電位以上に保持することを特徴とする半導体メモリ装置の駆動方法。上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。メモリ装置においては、低消費電力がまず求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、あるいは、バッテリでの駆動時間が短くなるという問題があるからである。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もあるためである。また、書き込み回数の制限がないことが好ましく、10億回以上の書き込みができることが望まれる。この点、DRAMは常時、リーク電流を生じ、リフレッシュ動作が必要であり消費電力が大きくなるため望ましくない。一方、SRAMでは、消費電力の問題はある程度解消できるものの、1つの記憶セルに6つのトランジスタを有するため集積度を上げられない。また、FGNVMにおいては消費電力や集積度の点では問題はなかったが、書き込み回数が10万回以下であった。上記に鑑み、記憶セルで記憶保持のために使用される電力をDRAMよりも削減すること、記憶セルに用いるトランジスタの数を5つ以下とすること、書き込み回数を100万回以上とすること、という3つの条件を克服することが第一の課題となる。また、電力の供給がない状態で、データを10時間以上、好ましくは、100時間以上保持することと、書き込み回数を100万回以上とすること、という2つの条件を克服することが第二の課題となる。本発明では、上記第一または第二の課題のいずれかを解決する。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の90となる時間と定義する。本発明では、上記の課題に加えて、新規の半導体装置、特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置、特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置、特に、半導体メモリ装置の作製方法を提供することを課題とする。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。また、本明細書では、マトリクスにおいて直交するとは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、マトリクスにおいて平行であるとは、2つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。本発明の第1の態様は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ読み出しトランジスタおよび、キャパシタで1つの記憶セルを構成する。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線、バイアス線という5種類の配線を用意する。そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシタの他方の電極を読み出しワード線に接続する。書き込みトランジスタのオフ状態nチャネル型にあっては、ゲートの電位がソース、ドレインのいずれの電位よりも低い状態でのソースとドレイン間のリーク電流は、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-21A以下、あるいは85°Cで1×10-20A以下であることが望ましい。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、シリコン半導体よりも大きなバンドギャップ、好ましくは、2.5電子ボルト以上のバンドギャップを有する酸化物半導体を好ましい条件で加工してチャネルに用いたトランジスタにおいては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いることが好ましい。その他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが3電子ボルト以上、好ましくは、3電子ボルト以上3.6電子ボルト未満であるものが望ましい。また、電子親和力が4電子ボルト以上、好ましくは、4電子ボルト以上4.9電子ボルト未満であるものが望ましい。このような材料において、さらに、キャリア濃度が1×1014cm-3未満、好ましくは、1×1011cm-3未満であるものが望ましい。本発明者らは、このような条件を満たす酸化物半導体は、例えば、150°Cにおいても、室温で観測される半導体特性とほとんど変わらないことを見いだした。読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイッチングスピードが10nsec以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流ゲートとソースあるいはゲートとドレイン間のリーク電流が極めて低いことが求められ、また、キャパシタも内部リーク電流電極間のリーク電流が低いことが求められる。いずれのリーク電流も、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-21A以下であることが望ましい。また、読み出しトランジスタのゲートに印加される電圧は、読み出しワード線の電圧に応じて変化するが、書き込みトランジスタのドレイン側に電荷がない状態では、キャパシタの容量/読み出しトランジスタのゲート容量キャパシタの容量に比例するので、キャパシタの容量が読み出しトランジスタのゲート容量よりも大きいと、比較的低い読み出しワード線の電圧で、読み出しトランジスタのゲートに適切な電圧を印加できる。逆に、キャパシタの容量がゲート容量よりも小さいと、同じ電圧を読み出しトランジスタのゲートに印加するために、より高い電圧を読み出しワード線に印加しなければならない。したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは2倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は10fF以下とすることが望ましい。書き込みワード線、書き込みビット線、読み出しビット線、バイアス線および読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ましい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。図1Aに、上記の構造を有する記憶セルを図示する。ここでは、第n行第m列の記憶セルを例にして説明する。図1Aでは、書き込みトランジスタTr1n,mと読み出しトランジスタTr2n,mとキャパシタCn,mからなる記憶セルが示されている。ここで、書き込みトランジスタTr1n,mのドレインは読み出しトランジスタTr2n,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,mのソースは書き込みビット線Rmに、読み出しトランジスタTr2n,mのソースは読み出しビット線Omに、読み出しトランジスタTr2n,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図1Aでは、書き込みワード線Qnと読み出しワード線Pnは平行であり、また、書き込みビット線Rm、読み出しビット線Om、バイアス線Smは平行である。そして、書き込みワード線Qnと読み出しワード線Pnは、書き込みビット線Rm、読み出しビット線Om、バイアス線Smと直交する。図1Bは第n行第m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり2本、1列あたり3本の配線が必要であるので、N行M列のマトリクスでは2N3M本の配線が必要である。図1Aに示す回路は、特許文献2にゲインセルとして記載されているメモリセルと同じものである。このようなメモリセルはキャパシタの容量をDRAMのキャパシタに比べて十分に小さくできるとして研究が進められた。すなわち、DRAMでは必要なキャパシタの容量がビット線の寄生容量の相対比で決定されるのに対し、ゲインセルでは、読み出しトランジスタのゲート容量との相対比で決定される。キャパシタの容量が小さくできれば、その充放電に要する時間、すなわち、スイッチング時間が短縮できる。DRAMではキャパシタの充放電が律速となって、動作スピードの制約があるのに対し、ゲインセルではデザインルールの縮小と共に読み出しトランジスタのゲート容量とキャパシタの容量が小さくなるため、非常に高速で応答するメモリが作製できる。具体的には、デザインルールが1/10になれば、キャパシタの容量は1/10となり、トランジスタのオン抵抗も1/10となるため、スイッチングに要する時間は1/100となる。一方、DRAMではトランジスタのオン抵抗が1/10となっても、キャパシタの容量は変わらないので、スイッチング時間は1/10となるにとどまる。すなわち、ゲインセルではDRAMより約10倍の高速化が可能である。このように優れた特性が期待されるゲインセルであるが、トランジスタのソースとドレイン間のリーク電流を十分に抑制できないために、実用にはいたらなかった。一般にデザインルールが1/10となってもトランジスタのオフ時のリーク電流が1/10となることはなく、むしろ、微細化に伴って発生するさまざまな要因によって、リーク電流は増加することがあるからである。例えば、PN接合を用いて絶縁するトランジスタであれば、トランジスタの微細化とともにPN接合におけるバンド間トンネルによるリークが顕著となる。また、バンドギャップが小さな2.5電子ボルト未満の半導体では、熱励起キャリアによるリークも無視できない。リーク電流を抑制できなければキャパシタの容量を減らすことは難しい。ゲインセルの書き込みトランジスタを公知のシリコンを用いた絶縁ゲート型トランジスタで構成した場合にはトランジスタを2つ用いることの効果は消失する。例えば、キャパシタの容量が通常のDRAMのように10fF程度であるとすると、シリコンを用いたトランジスタではオフ時のリーク電流は最低でも10-14A程度であるため、1秒ほどでキャパシタに蓄積された電荷は消失する。そのため、通常のDRAMと同様に1秒間に十数回のリフレッシュ動作が必要となる。もっとも、DRAMより1つ余分にトランジスタを設けるのに同じ容量のキャパシタを使うのではコストに見合わないので、キャパシタの容量を低減する必要がある。例えば、キャパシタの容量を1/10にしても、データを読み出せることがゲインセルの特徴でもある。しかしながら、キャパシタの容量が1/10になると、リフレッシュの間隔も1/10になる。その分、消費電力が増大する上、メモリへのアクセスも制約を受ける。同様にキャパシタの容量が1/100になると、リフレッシュの間隔が1/100となり、到底、実用的ではない。従来は、書き込みトランジスタのリーク電流を十分に低減する手段がなかったため、このようなゲインセルが実用化されることは無かった。書き込みトランジスタを、上述のようなワイドバンドギャップ半導体をチャネルに用いた絶縁ゲート型トランジスタで形成すると、そのソースとドレイン間のリーク電流が通常の方法では測定できないほど極めて小さくなる。本発明ではそのことに着目することにより、ゲインセルを実用的なメモリセルとすることができる。トランジスタのリーク電流が十分に小さくなると、ゲインセルは非常に有望なメモリセルとなる。すなわち、キャパシタの容量は、書き込みトランジスタや読み出しトランジスタのゲート容量と同程度まで小さくできるので、DRAMのような特殊な形状スタック型やトレンチ型のキャパシタを設ける必要は無く、設計の自由度が拡がり、工程も簡単となる。そして、上述のように高速動作の可能なメモリとなる。例えば、リーク電流をシリコントランジスタの場合の10万分の110-20A程度とすれば、仮にキャパシタがDRAMの千分の1であったとしても、リフレッシュの間隔はDRAMの千倍すなわち、1分に1度で済む。リーク電流がより小さく、例えば、10-24A以下であれば、数日に一度のリフレッシュで済む。書き込みに際しては、上記のようにDRAMに比べて格段に小さな容量のキャパシタへの充電であるから、オン電流や移動度といった書き込みトランジスタの特性はそれほど優れたものでなくとも現在のDRAMと同程度あるいはそれ以上のものとなる。例えば、図1Aのキャパシタの容量が、DRAMのキャパシタの容量の千分の1であれば、書き込みトランジスタもオン電流あるいは移動度はDRAMのトランジスタの千分の1でよい。仮に書き込みトランジスタの移動度がシリコンを用いたトランジスタの1/100の移動度であっても、通常のDRAMの10倍の速度で書き込みが実行できる。上述のように、高速性はデザインルールの縮小とともに顕著になる。以下、図1Aに示す回路の動作の例について説明する。図1Aに示す記憶セルにデータを書き込むには、書き込みワード線Qnに適切な電位を印加することによって、書き込みトランジスタTr1n,mをオン状態とする。その際の書き込みビット線Rmの電位により、書き込みトランジスタTr1n,mのドレイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Rmの電位、読み出しトランジスタTr2n,mのゲート容量、キャパシタCn,mの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。次に、書き込みワード線Qnに別の適切な電位を印加することによって、書き込みトランジスタTr1n,mをオフ状態とする。この場合でも、書き込みトランジスタTr1n,mのドレイン側の電荷はそのまま保持される。電荷は、マトリクスへの電源供給が遮断されても保持される。読み出す際には、読み出しワード線Pnに適切な電位を与え、読み出しトランジスタTr2n,mがどのような状態となるかをモニタする。例えば、データとして、書き込みトランジスタTr1n,mのドレイン側に電荷がないか、正の電荷があるかという2つの状態を考える。読み出しトランジスタTr2n,mがn型であり、バイアス線Smを適切な正の電位に保ち、読み出しワード線Pnに、読み出しトランジスタTr2n,mのしきい値以下の適切な電位を与えるものとする。電荷がない場合には、読み出しトランジスタTr2n,mのゲートの電位はしきい値以下であるので、読み出しトランジスタTr2n,mはオフ状態であるため、ソースとドレイン間の抵抗は極めて大きい。このため、読み出しビット線Omの電位は、バイアス線Smの電位とは大きく異なる。しかし、書き込みトランジスタTr1n,mのドレイン側に正の電荷があれば、読み出しワード線Pnの電位がしきい値に達していなくても読み出しトランジスタTr2n,mはオン状態となることがあり、読み出しビット線Omの電位がバイアス線Smの電位と同じもしくは非常に近いものとなることがある。このようにして、どのようなデータが保持されているかを知ることができる。同じ原理を用いて、1つの記憶セルに蓄えられた電荷量の大小を知ることができる。図4Aは、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビット線Rmの電位を変化させることにより、電荷Qを4段階の値Q0、Q1、Q2、Q3、Q0<Q1<Q2<Q3とする。読み出し時には、書き込みトランジスタTr1n,mは、絶縁体とみなせるので、書き込みワード線Qn、書き込みビット線Rmとともに図面からは削除してある。電荷Qの値に応じて、読み出しトランジスタTr2n,mのみかけの特性が変化する。読み出しビット線Omの電位を0、バイアス線Smの電位をVSH>0とし、読み出しワード線Pnの電位を変化させると、読み出しトランジスタTr2n,mを流れる電流量が変化する。その様子を図4Bに示す。電荷がもっとも多く保持されている場合Q=Q3は、Vgが負であっても十分大きな電流が流れ、オン状態となる。例えば、Vg=VP1とすればオン状態となる。これをオフ状態とするには、Vgを十分、大きな負の値例えば、VPLとする必要がある。電荷量が2番目の場合Q=Q2は、左から二番目の曲線となる。このとき、Vg=VP1ではオフ状態である。しかし、Vg=VP2ではオン状態となる。電荷量が3番目の場合Q=Q1は、左から三番目の曲線となる。このとき、Vg=VP2ではオフ状態であるが、Vg=VP3ではオン状態となる。Q=Q0であれば、Vg=VP3でもオフ状態である。すなわち、読み出しワード線Pnに何段階かの電位を印加することにより、保持されている電荷量を知ることができる。最初、Vg=VPLとしておく。この場合、保持されている電荷量にかかわらずオフ状態である。次に、Vg=VP1とすると、保持されている電荷量がQ3の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場合は、保持されていた電荷量はQ3であったと判断できる。Vg=VP2とすると、保持されている電荷量がQ3もしくはQ2の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はQ2であったと判断できる。Vg=VP3とすると、保持されている電荷量がQ3もしくはQ2もしくはQ1の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はQ1であったと判断できる。また、この段階でもオン状態とならなかった場合には、電荷量はQ0であったと判断できる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。このように、記憶セルに保持される電荷量を複数段階とすることによって多くのデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。電荷量のばらつきが大きいと、図4BのVPL、VP1、VP2、VP3の間隔を大きくすることが必要となるためである。本発明の第1の態様に示したマトリクス型の半導体記憶装置は、保持される電荷量のばらつきが小さいため、この目的に適している。本発明の第2の態様は、上記本発明の第1の態様の構成における読み出しワード線を別の行の書き込みワード線で代用するものである。図5Aに、上記の構造を有する記憶セルを図示する。ここでは、第n行第m列の記憶セルを例にして説明する。図5Aでは、書き込みトランジスタTr1n,mと読み出しトランジスタTr2n,mとキャパシタCn,mからなる記憶セルが示されており、書き込みトランジスタTr1n,mのドレインは読み出しトランジスタTr2n,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,mのソースは書き込みビット線Rmに、読み出しトランジスタTr2n,mのソースは読み出しビット線Omに、読み出しトランジスタTr2n,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極はひとつ上の行の書き込みワード線Qn-1に、それぞれ接続されている。図5Bは第n行第m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり1本、1列あたり3本の配線が必要であるので、N行M列のマトリクスではN3M1本の配線が必要である。このように、本発明の第1の態様の読み出しワード線を別の行の書き込みワード線で代用することにより、本発明の第1の態様よりも配線数を減らすことができる。本発明の第3の態様は、上記本発明の第2の態様の構成における読み出しビット線を書き込みビット線で代用するものである。図10Aに、上記の構造を有する記憶セルを図示する。ここでは、第n行第m列の記憶セルを例にして説明する。図10Aでは、書き込みトランジスタTr1n,mと読み出しトランジスタTr2n,mとキャパシタCn,mからなる記憶セルが示されており、書き込みトランジスタTr1n,mのドレインは読み出しトランジスタTr2n,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,mのソースは書き込みビット線Rmに、読み出しトランジスタTr2n,mのソースも書き込みビット線Rmに、読み出しトランジスタTr2n,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は一つ上の書き込みワード線Qn-1に、それぞれ接続されている。図10Bは第n行第m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり1本、1列あたり2本の配線が必要であるので、N行M列のマトリクスではN2M1本の配線が必要である。このように、本発明の第1の態様の読み出しビット線を書き込みビット線で代用することにより、本発明の第1の態様よりも配線数を減らすことができる。以上、課題解決手段として3つの構成を示したが、本明細書では、それ以外の解決手段も開示している。また、上記3つの構成やその他の本明細書に開示された解決手段に、当業者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段は上記の3つの構成に限られるものではない。上記の構成のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。書き込み回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。従って、上記の構成では、書き込み回数を大きくすることが出来る。条件の最適化により、10億回の書き込みにおいても、トランジスタの主要な特性しきい値電圧、オン電流、S値に測定誤差範囲あるいは1未満の変動しか観測されない。図14は、従来のFGNVMの記憶セルと本発明の第1の態様の記憶セルの書き換えによる、トランジスタのしきい値の変動の様子を示した図である。FGNVMの記憶セルにおいては、書き換え回数が千回を超えると、書き込むデータが、0すなわち、フローティングゲートには電子が注入されない場合であっても、1すなわち、フローティングゲートに電子が注入される場合であっても、しきい値は明確に変化し始め、1万回では、しきい値の差が、3ボルト以下となる。これに対し、本発明の態様の第1の記憶セルでは、10億回の書き換えにおいても、当初から目立った変化が認められない。図15は、従来のFGNVMの記憶セルと本発明の第1の態様の記憶セルの書き換えによる、トランジスタの導電性コンダクタンスの変動の様子を示した図である。FGNVMの記憶セルにおいては、書き換え回数が百回を超えると、導電性は顕著に低下し始める。1万回では、当初の20以下となる。このことは、トランジスタのオン抵抗が高まることを意味する。すなわち、書き換え回数が増大するにしたがって、記憶セルの応答速度が低下する。これに対し、本発明の第1の態様の記憶セルでは、10億回の書き換えにおいても、当初から目立った変化が認められない。このように、本発明の一態様の半導体メモリ装置は実質的に書き換え回数の制限がない。また、データの保存できる期間に関しても、本発明の一態様は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を10時間以上、好ましくは100時間以上保持できる。さらには、条件を最適化することにより、1ヶ月以上、あるいは1年以上保持できる。リークにより電荷が減少した場合は、従来のDRAMと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、1ヶ月に1度あるいは1年に1度などとなる。従来のDRAMで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。本発明の一態様の半導体メモリ装置では、データを読み出す操作により、データが消えることがない。従来、このような特徴はSRAMでのみ実現できるものであったが、本発明の一態様の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のSRAMより少なく、5つ以下、典型的には2つである。しかも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。本発明の一態様では、記憶セルに必要な容量の絶対値を低減させることができる。例えば、DRAMにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、30fFの容量は必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと1つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、そのことは同時に読み出しトランジスタのゲート容量が小さくなることを意味するので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。さらに、上記構成を有する半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない。FGNVMのうち、いわゆるフラッシュメモリ特にNANDは集積度の点でSRAMやDRAMより有利であったが、1つでもデータの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、本発明の半導体メモリ装置では行ごとの書き換えであるので、必要最小限の操作で完了する。また、FGNVMにおいては、書き込み時のフローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、4段階2ビット程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。これに対し、本発明の一態様の構成では、電荷の注入が可逆的におこなわれるため、ばらつきが小さく、例えば、図4Bに示されるトランジスタ特性におけるしきい値のばらつきを0.5ボルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを1つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、4ビット16段階のデータの書き込みや読み出しに際して、使用する電圧を10ボルト以下とできる。このような比較的低い電圧であるため、隣接する素子との干渉あるいは隣接する素子への信号もれのような現象は、FGNVMよりも生じにくく、計算上は1つの記憶セルの1辺の長さを10nmまで小さくできる。このような効果をさらに高めるためには、使用するトランジスタのS値を使用時の温度で59mV/dec以上70mV/dec以下、好ましくは、59mV/dec以上63mV/dec以下とするとよい。かくすることにより、必然的に半導体メモリ装置全体のしきい値のばらつきを低減できる。特に書き込みトランジスタにおいて、上記の範囲のS値を有すると、データの書き込みの際の電荷量のばらつきが狭まる。また、読み出しトランジスタにおいて、上記の範囲のS値を有すると、読み出しの際に読み出しワード線に印加する電位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上で有効である。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう。実施の形態1本実施の形態では、図1AおよびBに示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、ともにn型であるものとする。まず、書き込み方法について、図2を用いて説明する。書き込み時においては、読み出しビット線、Om-1、Om、Om1、、バイアス線、Sm-1、Sm、Sm1、、読み出しワード線、Pn-1、Pn、Pn1、は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここですべての電位を0ボルトとする。この状態で、書き込みワード線、Qn-1、Qn、Qn1、に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されない場合の書き込みワード線の電位をVQLとし、印加されるパルスの電位をVQHとする。図2Aに示すように、それぞれの行に順次、パルスを印加することにより、行ごとに書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジスタの特性を考慮して決定すればよい。図では、各パルスが印加される時間は重ならないようにしているが、例えば、Qn-1にパルスが印加される時間の一部がQnにパルスが印加される時間と重なってもよい。また、VQLは、書き込みトランジスタTr1のしきい値以下であることが必要であり、例えば-2ボルトとすることができる。また、VQHは書き込みトランジスタTr1のしきい値以上であることが必要であり、例えば2ボルトとすることができる。このとき、同時に書き込みビット線、Rm-1、Rm、Rm1、にも信号を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、さまざまとすることができる。ここでは、VRL、VRLα、VRL2α、VRL3αα>0という4段階とする。これらのパルスは書き込みワード線のパルスと完全に同期するわけではない。例えば、書き込みワード線のパルスが印加されて、一定の時間τ1をおいた後に書き込みビット線のパルスが印加され、書き込みワード線のパルスが終了し、一定の時間τ2をおいた後に書き込みビット線のパルスが終了することが好ましい。ここで、τ1<τ2あるいはτ1>τ2としてもよいが、回路設計上、τ1=τ2となるように設定することが好ましい。図2Bは、第n行第m列の記憶セルの状態を示しているが、ここでは、書き込みワード線Qnの電位がVQHとなったため、書き込みトランジスタTr1n,mがオン状態となっている。そのため、書き込みトランジスタTr1n,mのドレインすなわち、読み出しトランジスタTr2n,mのゲートの電位は、そのときの書き込みビット線Rmの電位、VRL3αと同じ、あるいはそれに近い電位となる。このようにして、各記憶セル内部の電位が決定される。内部の電位により、各書き込みトランジスタTr1のドレイン側に生じる電荷量が決定される。ここで、電位VRL、VRLα、VRL2α、VRL3αに対応する電荷量を、それぞれ、Q0、Q1、Q2、Q3とすると、各記憶セルの電荷量は、表1のようになる。電荷量Q0、Q1、Q2、Q3は図4Bで説明した電荷量Q0、Q1、Q2,Q3に相当するものとする。これらの電荷はこの半導体メモリ装置への電源供給が停止された後でも、相当の長時間10時間以上にわたって保持されうる。次に読み出し方法について、図3AおよびBを用いて説明する。図3Bに示すように、読み出し時には、書き込みワード線、Qn-1、Qn、Qn1、および書き込みビット線、Rm-1、Rm、Rm1、には、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はVQL、書き込みビット線の電位はVRLに保持するが、それ以外の電位としてもよい。また、バイアス線、Sm-1、Sm、Sm1、も一定の電位VSHに保持する。VSHとしては、例えば、2ボルトとすることができる。さらに、読み出しビット線、Om-1、Om、Om1、の先には適切な大きさの負荷抵抗を接続し、負荷の先端の電位は一定の値ここでは0Vに保つものとする。また、読み出しワード線の電位はパルス印加時以外は、VPLに保たれている。そして、図3Aに示すように、読み出しワード線、Pn-1、Pn、Pn1、に順次、パルスを印加する。パルスの高さは、最初、VP1とし、一定時間後には読み出しビット線、Om-1、Om、Om1、の電位を順次初期の電位VPLに戻す。これをすべての行に印加した後、次は、高さVP2のパルスを順次、読み出しワード線に印加する。最後に、高さVP3のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、VPL、VP1、VP2、VP3は、図4Bで説明した、VPL、VP1、VP2、VP3に相当するものとする。すると、パルスの印加によって、読み出しトランジスタTr2がオン状態となる場合がある。例えば、図4Bで説明したように、もっとも低い高さVP1のパルスでオン状態となるのは、電荷量がQ3であるセルの読み出しトランジスタTr2であるので、読み出しビット線、Om-1、Om、Om1、の電位を観測していれば、電荷量がQ3であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス線の電位と同じか近い値となるからである。図3Aでは、読み出しワード線Pn-1にパルスが印加された際に、読み出しビット線Om1の電位が上昇パルスが発生し、また、読み出しワード線Pnにパルスが印加された際に、読み出しビット線Omの電位が上昇する。このことから、第n-1行第m1列および第n行第m列の記憶セルの電荷量がQ3であると特定できる。次に、読み出しワード線に高さVP2のパルスが印加された場合、電荷量がQ3あるいはQ2の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの電荷量がQ3あるいはQ2であるかを知ることができる。同じく、読み出しワード線に高さVP3のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の電位が変動する。以上で読み出しは終了するが、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き込まれていたデータを知ることができる。例えば、図3Aによれば、第n行第m列の記憶セルは、一連の読み出しにおいて、3回パルスを発生させている。これは、保持されていた電荷がQ3であったために、読み出しワード線Pnに印加されるすべてのパルスに応答して、オン状態となり、読み出しビット線Omの電位がバイアス線Smの電位と同じあるいはそれに近い値となったためである。逆に、第n1行第m-1の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セルの電荷量がQ0と最も少なかったため、もっとも高いVP3のパルスでもオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集計すると表2のようになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができる。以上の例では、行ごとに順次、データを読み出す例を示したが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。実施の形態2本実施の形態では、図5AおよびBに示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、ともにn型であるものとする。本実施の形態は、実施の形態1の読み出しワード線を他の行の書き込みワード線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態1の場合よりも削減できる。本実施の形態では、第n行の読み出しワード線を、第n-1行の書き込みワード線で代用する。書き込み方法は、実施の形態1とほぼ同じである。読み出しビット線、Om-1、Om、Om1、、バイアス線、Sm-1、Sm、Sm1、はそれぞれ一定の電位に保たれる。配線の種類ごとに電位は異なってもよいが、読み出しトランジスタのソースとドレイン間に電流が流れることを避けるために、各列の読み出しビット線とバイアス線の電位は等しくすることが望まれる。ここですべての電位を3ボルトとする。なお、このような条件では、書き込みトランジスタTr1のドレインの電位すなわち、読み出しトランジスタTr2のゲートの電位によっては、読み出しトランジスタTr2が常にオフとなる。例えば、VRL3αを3ボルト以下とすれば、多くの時間でそのような状態となる。そして、図2Aに示すように、書き込みワード線、Qn-1、Qn、Qn1、に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線、Rm-1、Rm、Rm1、に信号を印加することにより、記憶セルにデータを書き込む。書き込みワード線に印加するパルスの波高VQHは、例えば、3ボルト、VQLは-3ボルトとする。また、VRLは0ボルトとする。各記憶セルに保持された電荷量は、実施の形態1と同様に表1のようになる。次に読み出し方法について、図6AおよびBを用いて説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。図6Bに示すように、読み出し時には、書き込みビット線、Rm-1、Rm、Rm1、には、一定の電位VRLを印加する。また、バイアス線、Sm-1、Sm、Sm1、も一定の電位VSHに保持する。VRL、VSHとしては、例えば、共に0ボルトとすることができる。書き込みワード線、Qn-1、Qn、Qn1、には、パルスを印加する。パルスの波高は、図4Bに示されるVP1、VP2、VP3VP1<VP2<VP3の3段階とするが、VP3は書き込みビット線、Rm-1、Rm、Rm1、の電位より低いことが好ましい。また、パルスが印加されていない時間の電位はVPLであることが好ましい。例えば、VPL=-6[ボルト]、VP1=-5[ボルト]、VP2=-4[ボルト]、VP3=-3[ボルト]とすることができる。このような順次高くなる3つのパルス群を順次書き込みワード線に印加する。ここで、注意すべきことは、書き込みワード線は書き込みトランジスタのゲートにも接続しているが、以下の条件を満たせば、書き込みトランジスタがオン状態となることはない。したがって、キャパシタに保持された電荷が読み出し時に流出することはない。上記の通り、書き込みワード線に印加されるパルスの電位は最大でも-3ボルトであり、かつ、書き込みトランジスタのソースに接続する書き込みビット線の電位は0ボルトであるので、両者の比較では、書き込みトランジスタのゲートの電位の方が、ソースの電位よりも低い。ただし、書き込みトランジスタのゲートの電位がドレインの電位より高くなれば、書き込みトランジスタはオン状態となり、キャパシタに保持された電荷が流出してしまう。注意しなければならないことは、書き込みトランジスタのドレインの電位は、キャパシタを介して、1行上の書き込みワード線の電位の変動の影響を受け、書き込み時の電位と異なることがある。そのような電位の変動を考慮した上で、書き込みトランジスタのドレインの電位が書き込みトランジスタのゲートの電位より常に低くなるように、書き込み時あるいは読み出し時の条件を設定する必要がある。書き込みトランジスタおよび読み出しトランジスタの寄生容量がないという条件では、VRL-VQL-VP3VPLがゼロ以上であればよい。上記の条件VRL=0[ボルト]、VQL=-3[ボルト]、VPL=-6[ボルト]、VP3=-3[ボルト]はこの条件を満たすので、記憶セルに保持されている電荷が、書き込みワード線に印加されるパルスによって、書き込みトランジスタから流出することはない。図6Aに示すように、書き込みワード線、Qn-2、Qn-1、Qn、に順次、パルスを印加する。ここで注意しなければならないことは、第n行の記憶セルのデータは、第n-1行の書き込みワード線にパルスが印加された際に得られる、ということである。書き込みトランジスタTr1のドレイン側に保持された電荷量によって、読み出しトランジスタTr2のオン状態オフ状態が変化するということは実施の形態1と同じである。実施の形態1と同様に、読み出しビット線の電位をモニタすることにより1行前の書き込みワード線のパルスに応じた読み出しトランジスタのオン状態オフ状態を知ることができる。例えば、第n行第m列の記憶セルの読み出しトランジスタの状態を知るには、図5AもしくはBにおいて、書き込みワード線Qn-1にパルスが印加された際の、データ読み出し線Omの電位をモニタすればよい。この記憶セルの電荷量がもっとも多いQ3であれば、もっとも低いパルスでも読み出しトランジスタはオン状態となり、3つのパルスの印加される間、読み出しビット線の電位は3回、変動し、3つのパルスを観測できる。逆に、電荷量が最も少ないQ0であれば、もっとも高いパルスであっても、読み出しトランジスタはオン状態とならないので、一度もパルスを観測しない。このように、パルスの数を数えることにより、各記憶セルに保持されていた電荷量、すなわちデータを知ることができる。実施の形態3本実施の形態では、実施の形態2で説明した半導体メモリ装置の形状や作製方法について説明する。本実施の形態では、書き込みトランジスタは、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタとし、その上に、酸化物半導体を半導体層に用いたトランジスタを形成して、これを書き込みトランジスタとする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。図7に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図7Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域102を形成する。素子分離領域102以外の部分には、導電性の材料やドーピングされたシリコンを用いた配線106c、106dを形成し、その一部は、読み出しトランジスタのソース106a、ドレイン106bとなる。配線106c、106dは、それぞれ、読み出しビット線、バイアス線となる。ソース106a、ドレイン106bは読み出しトランジスタのゲート電極109で分離されている。図7Bは、図7Aの回路の上に形成される、酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域110と書き込みワード線112a、読み出しワード線112bを形成する。書き込みワード線112aの一部は酸化物半導体領域110と重なって、書き込みトランジスタのゲート電極となる。また、読み出しワード線112bは、ゲート電極109との重なりの部分において、キャパシタを形成する。図7AおよびBに加えてさらに上層に形成される配線116を重ね合わせると、図7Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図7A乃至Cの点A、Bは同じ位置を示すものである。このような素子のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を10nm以上0.4μm以下、チャネル長を10nm以上0.4μm以下とするとよい。以下、上記の構造の半導体メモリ装置の作製方法について説明する。図8および図9は図7の点Aと点Bを結ぶ断面である。まず、公知の半導体製造技術を用いて、図8Aに示すように、単結晶シリコン基板101上に素子分離領域102,ドーピングされたシリコン領域不純物領域105a、105b、ゲート絶縁膜103、ダミーゲート104を形成する。ダミーゲート104の側面には、図に示すようにサイドウォールを設けてもよい。ゲート絶縁膜の厚さはリーク電流を抑制するために厚さ10nm以上であることが好ましい。また、ゲート容量をその後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。不純物領域105a、105b上には、シリサイド領域を設けて導電性を高めてもよい。本明細書では、このようにして設けられたシリサイド領域や不純物領域を、ソース106a、ドレイン106bと呼ぶ。また、図7Aに関連して説明したように、それらは読み出しビット線すなわち配線106c、バイアス線すなわち配線106dの一部となる。次に図8Bに示すように、層間絶縁物107を形成する。層間絶縁物107は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。そして、化学的機械的研磨CMP法により、層間絶縁物107を平坦化しつつ、エッチングし、ダミーゲート104が露出した時点でエッチングを停止する。そして、図8Cに示すように、ダミーゲートを選択的に除去して、空孔部108を形成する。そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図8Dに示すように、空孔部108にゲート電極109を形成する。その後、層間絶縁物107の表面の水素濃度を低下させるためにアルゴン等の希ガスのイオンを用いた表面処理をおこなってもよい。ゲート電極109の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Wが酸化物半導体の電子親和力φ酸化物半導体の導電帯の下限と真空準位の間のエネルギー差とほぼ同じか小さい材料が挙げられる。すなわち、W<φ0.3[電子ボルト]の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。ついで、厚さ3乃至10nmの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体としては、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の元素を含有する。例えば、四元系4種類の元素を含むの酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系の酸化物であるIn-Ga-Zn系酸化物、In-Sn-Zn系酸化物、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、一元系金属の酸化物であるインジウム酸化物、錫酸化物、亜鉛酸化物などを用いることができる。また、上記酸化物半導体に、例えばSiを含ませてもよい。ここで、例えば、In-Ga-Zn系酸化物とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その組成比は問わない。また、酸化物半導体は、化学式InMO3ZnOmm>0で表記される材料を用いることができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。また、酸化物半導体としてIn-Zn系酸化物を用いる場合、用いるターゲットの組成比は、原子比で、In/Zn=0.5~50、好ましくはIn/Zn=1~20、さらに好ましくはIn/Zn=1.5~15とする。例えば、In-Zn系酸化物の形成に用いるターゲットは、原子数比がIn:Zn:O=1:1:Xのとき、X>1、好ましくはX>1.5とする。図9Aに示すように、このようにして形成した酸化物半導体膜をエッチングして島状の酸化物半導体領域110を形成する。半導体特性を改善するため酸化物半導体領域110に熱処理を施してもよい。かくして、ゲート電極109と酸化物半導体領域110を接触させた構造を得ることができる。その後、図9Aに示すようにゲート絶縁膜111をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜111の厚さは20nm以上が好ましく、また、ゲート絶縁膜中の水素濃度は、1×10-19cm-3以下が好ましい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。ゲート絶縁膜111はキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が10以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも半導体特性を改善するため熱処理をしてもよい。その後、導電性材料により書き込みワード線112aと読み出しワード線112bを形成する。図9Bに示すように、書き込みワード線112aの一部は酸化物半導体を用いたトランジスタのゲート電極となる。また、読み出しワード線112bの一部はゲート電極109との間でキャパシタを構成する。書き込みワード線112aの材料としては、その仕事関数が酸化物半導体の電子親和力より0.5電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、p型シリコン等である。その後、図9Bに示すように、公知のイオン注入法を用いて、酸化物半導体領域に酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜111,酸化物半導体領域110に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の水素の濃度は好ましくは、0.1以下とする。水素は酸化物半導体のドナーとなることが知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が酸化物半導体中を移動して、素子の信頼性を低下させる。酸化物半導体は上記のようなイオン注入により、酸素欠損が生じて、n型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。もちろん、酸化物半導体においても、イオン注入後に熱処理をおこなってもよい。かくして、酸化物半導体領域110中にn型の導電性を示す領域113を形成する。これらの領域のキャリア電子濃度が1×10-19cm-3以上となるようにイオン注入条件を設定することが好ましい。以上で、基本的な素子構造は完成する。その後、単層もしくは多層の薄膜よりなる層間絶縁物114を形成する。そして、その表面を平坦化して、酸化物半導体領域110に達するコンタクトホールを形成し、接続電極115を埋め込む。その後、配線116を形成する。配線116は書き込みビット線である。同様な配線を、書き込みワード線112aや読み出しワード線112bと平行に形成してもよい。かくして、図9Cに示される半導体メモリ装置の記憶セルが作製される。実施の形態4本実施の形態では、実施の形態2で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図10に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態2の読み出しビット線を書き込みビット線で代用する。このため、実施の形態2に比べてさらに配線数を削減することができる。例えば、N行M列のマトリクスの半導体メモリ装置は、配線数がN2M1本となる。図10AおよびBに示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、ともにn型であるものとする。書き込み方法は、実施の形態2とほぼ同じである。図2Aに示すように、書き込みワード線、Qn-1、Qn、Qn1、に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線、Rm-1、Rm、Rm1、に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態1と同様に表1のようになる。もっとも、読み出しビット線を書き込みビット線で代用するため問題も生じる。例えば、第n行第m列の記憶セルに正の電荷が保持された結果、書き込み時に、当該セルの読み出しトランジスタTr2n,mがオン状態となることがある。書き込みビット線Rmは、同じ列の他の記憶セルにデータを書き込むため常に電位が変動する。もし、バイアス線Smが一定の電位に保たれている場合、読み出しトランジスタTr2n,mのソースとドレインの間に電流が流れることとなる。このような電流を防止するためには、書き込み時に、バイアス線Smの電位を書き込みビット線Rmの電位と同じになるように、書き込みビット線Rmに流すのと同じ信号を同じ位相でバイアス線に流せばよい。あるいは、バイアス線Smに流す信号を書き込みビット線Rmと同期させればよい。書き込みビット線Rmとバイアス線Smの電位を同じとなるようにするので、理論的には、読み出しトランジスタTr2n,mのソースとドレインの間には電流は流れない。また、書き込みビット線Rmとバイアス線Smの電位を完全に同じとしなくとも、実効的な電位差が十分に小さくなるようにバイアス線Smの電位を書き込みビット線Rmの電位に同期させれば、読み出しトランジスタTr2n,mのソースとドレインの間に流れる電流を十分に削減できる。本実施の形態の効果を享受するには、バイアス線Smの電位と書き込みビット線Rmの電位の位相のずれを5以下とすることが好ましい。次に読み出し方法について説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。読み出し方法は実施の形態2と同様におこなう。読み出し時には、バイアス線、Sm-1、Sm、Sm1、を一定の電位VSHに保持する。VSHとしては、例えば、0ボルトとすることができる。書き込みワード線には、図6Aに示すようにパルスを印加する。例えば、VPL=-6[ボルト]、VP1=-5[ボルト]、VP2=-4[ボルト]、VP3=-3[ボルト]とすることができる。書き込みトランジスタTr1のドレイン側に保持された電荷量によって、読み出しトランジスタTr2のオン状態オフ状態が変化するということは実施の形態2と同じである。書き込みビット線の電位をモニタすることにより1行前の書き込みワード線のパルスに応じた読み出しトランジスタのオン状態オフ状態を知ることができる。そして、実施の形態2と同様に、パルスの数を数えることにより、各記憶セルに保持されていた電荷量、すなわちデータを知ることができる。実施の形態5本実施の形態では実施の形態4で示した、書き込みビット線と読み出しビット線を兼用する構造を有する半導体メモリ装置の作製方法について図11及び図12を用いて説明する。まず、公知の半導体製造技術を用いて、図11Aに示すように、単結晶シリコン基板201上に素子分離領域202,ドーピングされたシリコン領域不純物領域205a、205b、ゲート絶縁膜203、ダミーゲート204を形成する。ダミーゲート204の側面には、図に示すようにサイドウォールを設けてもよい。不純物領域205a、205b上には、シリサイド領域206a、206bを設けて導電性を高める。不純物領域205a、205b、シリサイド領域206a、206bは書き込みビット線、バイアス線の一部となる。次に、層間絶縁物207を形成する。そして、実施の形態3で説明したように層間絶縁物207を平坦化しつつ、エッチングし、ダミーゲート204が露出した時点でエッチングを停止する。そして、図11Bに示すように、ダミーゲート204を選択的に除去して、空孔部208を形成する。さらに、図11Cに示すように、層間絶縁物207にシリサイド領域206aに達するコンタクトホール209を形成する。そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図11Dに示すように、空孔部208、コンタクトホール209にゲート電極211、接続電極210を形成する。ついで、厚さ3乃至10nmの島状の酸化物半導体領域212を形成後、図12Aに示すようにゲート絶縁膜213を形成する。その後、導電性材料により書き込みワード線214aと214bを形成する。図12Bに示すように、書き込みワード線214aの一部は酸化物半導体を用いたトランジスタのゲート電極となる。また、書き込みワード線214bの一部はゲート電極211との間でキャパシタを構成する。その後、公知のイオン注入法を用いて、酸化物半導体領域に酸化物半導体よりも酸化されやすい元素のイオンを注入する。その後、単層もしくは多層の薄膜よりなる層間絶縁物215を形成する。かくして、図12Bに示される半導体メモリ装置の記憶セルが作製される。実施の形態6本実施の形態では、実施の形態4で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図13に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態4で各列に設けられたバイアス線を隣接する記憶セルで共有する。図13Aに示すように、第n行第2m-1列の記憶セルのバイアス線Smは第n行第2m列の記憶セルのバイアス線と共有される。このため、実施の形態4に比べてさらに配線数を削減することができる。例えば、N行2M列のマトリクスの半導体メモリ装置は、配線数がN3M1本となる。N行2M列のマトリクスの半導体メモリ装置の配線数は、実施の形態1では2N6M本、実施の形態2では1N6M1本、実施の形態4では1N4M1本である。第n行第2m列の記憶セルの周辺の様子を図13Bに示す。本実施の形態の半導体メモリ装置の駆動方法は実施の形態4のものとほぼ同じである。実施の形態7本実施の形態では、実施の形態4で説明した半導体メモリ装置の配線をさらに削減した半導体メモリ装置について説明する。図16に本実施の形態の半導体メモリ装置の回路図を示す。本実施の形態では、実施の形態4で各列に設けられたバイアス線を隣接する書き込みビット線で代用する。図16Aに示すように、第m列の記憶セルのバイアス線は第m1列の書き込みビット線Rm1で代用される。このため、実施の形態4に比べてさらに配線数を削減することができる。例えば、N行M列のマトリクスの半導体メモリ装置は、配線数がNM2本となる。第n行第m列の記憶セルの周辺の様子を図16Bに示す。本実施の形態の半導体メモリ装置の書き込み方法は実施の形態4のものとほぼ同じである。次に読み出し方法について、図17および図18を用いて説明する。実施の形態2あるいは4と同様に読み出し時には、書き込みワード線、Qn-1、Qn、Qn1、にパルスを印加する。また、書き込みビット線、Rm-1、Rm、Rm1、は、読み出す列に応じて電位VSHもしくはVSLVSH>VSLに保持するか、電位判定回路を接続する。電位判定回路の中に、電位を供給する手段を有してもよい。電位判定回路は各列に設けられ、第m列の読み出し回路は、第m-1列の記憶セルの読み出し時に、第m列の書き込みビット線Rmに電気的に接続するようにする。電位判定回路は、少なくとも、書き込みビット線に接続できる配線からの端子と電位計測手段と、キャパシタと、キャパシタを電位計測手段もしくは上記端子のいずれか1つに接続を切り替えるスイッチング機構とを有する書き込みビット線Rmは、第m-1列のデータの読み出し時にスイッチング機構により、キャパシタ、電位計測手段のいずれか1つと接続される。図17Bには、第m列の書き込みビット線Rmに関連する、電位判定回路と書き込みビット線RmにVSLあるいはVSHのいずれかの電位を供給する手段とを示す。書き込みビット線Rmは、切り替えスイッチSW1mによって、これらのひとつと接続できる。第m列の電位判定回路においては、図17Bに示すように、切り替えスイッチSW2mと電位計測手段VmとキャパシタCmとVSLの電位を供給する手段に接続する端子を有し、切り替えスイッチSW2mは、書き込みビット線Rm側の配線、上記端子もしくは電位計測手段Vmのいずれかとキャパシタとを接続させる。データの読み出し以外の場合には、キャパシタと上記端子を接続することにより、キャパシタの電位をVSLとしておくとよい。以下に第n行第m-1列のデータを読み出す方法を示す。図16Aの回路は、読み出し時には、図17Aの等価回路で表現される。したがって、第n行第m-1列の記憶セルやその周辺の記憶セルは、読み出し時には図17Bに示されるようなマトリクスで表現される。第m-1列の記憶セルのデータを読み出すときには、書き込みビット線Rm-1から左の書き込みビット線の電位をVSH、書き込みビット線Rm1から右の書き込みビット線の電位をVSLとする。また、書き込みビット線Rmは、電位判定回路に接続される前には、切り替えスイッチSW1mによって、電位をVSLとなるようにしておく。そして、切り替えスイッチSW1mによって、書き込みビット線Rmと電位判定回路を接続する。また、このとき、電位判定回路においては、書き込みビット線RmとキャパシタCmが接続された状態となっている。キャパシタCmの書き込みビット線Rm側の電位はVSLとなるように、キャパシタCmは蓄電されている。書き込みビット線Rm-1より左の記憶セルおよび書き込みビット線Rm1より右側の記憶セルは、いずれも、読み出しトランジスタのソースとドレインが同電位であるので、電流は流れないので、回路から無視できる。また、書き込みワード線Qn-1に接続された記憶セル以外の記憶セルも、読み出しトランジスタはオフ状態となるように設定されるので、回路から無視できる。その結果、注目すればよい回路は、図18Aに示されるように、書き込みビット線Rmをはさんだ、第n行第m-1列と第n行第m列の記憶セルの記憶セルであり、なかでも、それぞれの読み出しトランジスタTr2n,m-1とTr2n,mを中心とする回路である。これらのトランジスタは第n-1行の書き込みワード線Qn-1の電位によってオン状態あるいはオフ状態となる。トランジスタはオフ状態では、非常に大きな抵抗となり、回路は遮断されると考えられる。この状態は非常に小さな容量のキャパシタとして表現できる。一方、トランジスタはオン状態でも有限の抵抗を持つ。したがって、読み出しトランジスタTr2n,m-1とTr2n,mのオン状態とオフ状態すなわち第n行第m-1列の記憶セル、および第n行第m列の記憶セルのデータの組み合わせにより、図18B乃至Eに示されるような等価回路となる。例えば、読み出しトランジスタTr2n,m-1がオフで、読み出しトランジスタTr2n,mがオンの場合は、図18Bに示すような回路となる。同様に、読み出しトランジスタTr2n,m-1がオンで、読み出しトランジスタTr2n,mがオフの場合は、図18Cに示すような回路、読み出しトランジスタTr2n,m-1、Tr2n,mともオンの場合は、図18Dに示すような回路、読み出しトランジスタTr2n,m-1、Tr2n,mともオフの場合は、図18Eに示すような回路になる。ここで、各トランジスタのオン状態における抵抗値は、トランジスタの大きさや形状を同様にすれば、近いものとなる。全く同じ大きさのトランジスタであれば同じ抵抗値となる。記憶セルに用いられる読み出しトランジスタはすべて同じものとなるように設計されているので、各読み出しトランジスタは概略同じ抵抗を示すものとして扱ってよい。回路が安定して電流が流れなくなったとき定常状態となったとき、すなわち、キャパシタCmがその状態に応じた電荷を蓄積したときの、キャパシタCmの書き込みビット線Rm側の電位は、理想的には、図18Bでは、VSL、図18Cでは、VSH、図18Dでは、VSLVSH/2、図18EではVSLとなる。図18Eでは、バイアス線は初期の状態と変わらないので、キャパシタCmの書き込みビット線Rm側の電位はVSLである。ここで、読み出しトランジスタTr2n、m-1がオフ状態図18Bと図18Eの状態であれば、読み出しトランジスタTr2n、mの状態にかかわらず、キャパシタCmの書き込みビット線Rm側の電位はVSLとなる。あるいは、読み出しトランジスタTr2n、m-1がオン状態図18Cと図18Dの状態であれば、読み出しトランジスタTr2n、mの状態にかかわらず、キャパシタCm書き込みビット線Rm側の電位はVSL以外の値となる。したがって、キャパシタCmの書き込みビット線Rm側の電位を観測することによって、読み出しトランジスタTr2n、m-1の状態を知ることができる。VSH、VSLの値としては、例えば、それぞれ、3ボルト、0ボルトとすることができる。キャパシタCmの書き込みビット線Rm側の電位の測定は切り替えスイッチSW2mによって、キャパシタCmと電位計測手段Vmとを接続することによりおこなうことができる。接地電位を0ボルトとすれば、電位計測手段Vmによって、キャパシタCmに何らかの電荷が充電されていたことが観測できれば、Tr2n、m-1はオン状態であったということを知ることができる。あるいは、何の電荷も充電されていなかったことが観測できれば、Tr2n、m-1はオフ状態であったということを知ることができる。このようにして、各記憶セルの読み出しをおこうことができる。以上の例では、書き込みビット線Rm-1より左の書き込みビット線の電位をVSH、書き込みビット線Rm1より右の書き込みビット線の電位をVSLとしたが、逆に、書き込みビット線Rm-1より左の列の書き込みビット線の電位をVSL、書き込みビット線Rm1より右の書き込みビット線の電位をVSHとしてもよい。また、読み出し時にキャパシタCmの電位をVSLにしていたが、VSHにしてもよい。これらの変更により読み出せるセルが変わることに注意する必要がある。"