クロック信号に基づいて、入力データのデータセンタ又はデータエッジのいずれか一方の値を積分する積分回路と、前記クロック信号に基づいて前記入力データのデータセンタ又はデータエッジのいずれか他方の値をサンプリングするサンプリング回路と、前記積分回路の積分値のデータ値を判定する第1判定部と、前記サンプリング回路のサンプリング値のデータ値を判定する第2判定部と、前記第1判定部及び前記第2判定部によって判定されるデータ値に基づき、前記入力データの位相情報を検出する位相検出部と、前記位相情報に応じて、前記入力データの位相に追従するようにリファレンスクロック信号の位相を調整して、前記クロック信号として出力する位相調整部とを含む、CDR回路。前記第1判定部又は前記第2判定部は、判定帰還等化回路である、請求項1記載のCDR回路。前記積分回路が前記入力データのデータセンタの値を積分する場合は、前記積分回路の積分時間は前記入力データの1周期の長さと等しい、請求項1又は2記載のCDR回路。前記積分回路が前記入力データのデータエッジの値を積分する場合は、前記積分回路の積分時間は前記入力データの1周期の逓数倍の長さと等しい、請求項1又は2記載のCDR回路。前記積分回路及び前記サンプリング回路を複数組含むとともに、前記クロック信号はインターリーブ形式のクロック信号であり、前記複数組の積分回路及びサンプリング回路の各組は、それぞれ、前記インターリーブ形式のクロックに基づき、積分値及びサンプリング値をインターリーブ形式で出力する、請求項1乃至4のいずれか一項記載のCDR回路。前記第1判定部及び前記第2判定部と、前記位相検出部との間に、パターンフィルタを含む、請求項1乃至5のいずれか一項記載のCDR回路。請求項1乃至6のいずれか一項記載のCDR回路と、前記CDR回路によって位相が調整されたクロック信号に基づき、前記入力データの処理を行う処理部とを含む、受信回路。請求項7記載の受信回路と、前記受信回路に入力される入力データの演算処理を行う演算処理回路とを含む、電子装置。ところで、従来のCDR回路では、受信データの1ビットに対して2回以上サンプリングを行う場合には、位相の異なる複数のクロック信号を用いる必要があった。位相の異なる複数のクロック信号を生成するには、複雑な回路が必要になるとともに、回路全体での消費電力が増大するという問題がある。このように、従来のCDR回路では、クロック信号の数を増やすことなくサンプリングレートを増大させることが困難であるという問題がある。そこで、クロック信号の数を増やすことなくサンプリングレートを増大させることができるCDR回路、受信回路、及び、電子装置を提供することを目的とする。本発明の実施の形態のCDR回路は、クロック信号に基づいて、入力データのデータセンタ又はデータエッジのいずれか一方の値を積分する積分回路と、前記クロック信号に基づいて前記入力データのデータセンタ又はデータエッジのいずれか他方の値をサンプリングするサンプリング回路と、前記積分回路の積分値のデータ値を判定する第1判定部と、前記サンプリング回路のサンプリング値のデータ値を判定する第2判定部と、前記第1判定部及び前記第2判定部によって判定されるデータ値に基づき、前記入力データの位相情報を検出する位相検出部と、前記位相情報に応じて、前記入力データの位相に追従するようにリファレンスクロック信号の位相を調整して、前記クロック信号として出力する位相調整部とを含む。クロック信号の数を増やすことなくサンプリングレートを増大させることができるCDR回路、受信回路、及び、電子装置を提供することができる。以下、本発明のCDR回路、受信回路、及び、電子装置を適用した実施の形態について説明する。実施の形態のCDR回路について説明する前に、まず、図1乃至図4を用いて、比較例1、2のCDR回路の問題点について説明する。<比較例1>図1は、比較例1のCDR回路を示す図である。比較例1のCDR回路10は、2x型のCDR回路であり、データ入力端子1、サンプリング回路2A、2B、比較回路3A、3B、データ出力端子4、位相検出回路5、フィルタ6、位相調整回路7、及びクロック入力端子8を含む。CDR回路10は、例えば、サーバ内のバックプレーンに実装されたICIntegratedCircuit:集積回路チップの内部に配設され、同一のバックプレーンに実装された他のICチップからバックプレーンを経由して受信した受信データのデータ及びクロック信号の復元を行う回路である。データ入力端子1は、バックプレーン経由で他のICチップから受信した受信データDinをCDR回路10に入力する端子である。サンプリング回路2A、2Bは、データ入力端子1に対して並列に接続され、それぞれ、受信データDinのデータセンタの値Dsc及びデータエッジの値Dseをサンプリングする回路である。サンプリング回路2A、2Bの出力側には、それぞれ、比較回路3A、3Bが接続されている。サンプリング回路2A、2Bは、受信データDinのデータセンタの値Dsc及びデータエッジの値Dseをそれぞれインターリーブ形式のデータとして出力する。比較回路3A、3Bは、それぞれ、サンプリング回路2A、2Bの出力側に接続される。比較回路3Aの出力側は、データ出力端子4及び位相検出回路5の一方の入力端子に接続されている。比較回路3Bの出力側は、位相検出回路5の他方の入力端子に接続されている。比較回路3A、3Bは、それぞれ、サンプリング回路2A、2Bから出力される受信データDinのデータセンタの値Dsc及びデータエッジの値Dseを所定の閾値と比較する。比較回路3A、3Bは、それぞれ、受信データDinのデータセンタの値Dsc及びデータエッジの値Dseが1又は0のいずれのデータ値であるかを判定し、判定結果1又は0を表すデータDdc、Ddeを出力する。比較回路3A、3Bは、判定結果1又は0を表すデータDdc、Ddeをインターリーブ形式のデータとして出力する。データ出力端子4は、比較回路3Aから出力されるデータDdcをCDR回路10の出力データDoutとして出力する。出力データDoutは、インターリーブ形式のデータである。位相検出回路5は、比較回路3A、3Bから入力されるデータDdc、Ddeから受信データDinの位相を検出し、受信データDinに対してサンプリングクロックCLKsの位相が進んでいる場合にはダウン信号Dnを出力し、受信データDinに対してサンプリングクロックCLKsの位相が遅れている場合にはアップ信号Upを出力する。フィルタ6は、位相検出回路5から入力されるアップ信号Up又はダウン信号Dnから位相コードPhcodeを生成し、位相調整回路7に入力する。位相調整回路7は、フィルタ6から入力される位相コードPhcodeに基づき、リファレンスクロックCLKinの位相が受信データDinの位相に追従するようにリファレンスクロックCLKinの位相を調整し、サンプリングクロックCLKsとして出力する。サンプリングクロックCLKsは、リファレンスクロックCLKinに対して0度/180度、45度/225度、90度/270度、135度/315度の位相差を有するクロック信号であり、0度と180度のクロック信号を組とする差動クロックと、45度と225度のクロック信号を組とする差動クロックと、90度と270度のクロック信号を組とする差動クロックと、135度と315度のクロック信号を組とする差動クロックとの4つの差動クロックとして用いられる。クロック入力端子8は、図示しないPLLPhaseLockedLoop回路等から基準のクロック信号となるリファレンスクロックCLKinが入力される端子である。ここで、図2を用いて、比較例1のCDR回路10の位相調整回路7について説明する。図2は、比較例1のCDR回路10の位相調整回路7の回路構成を示す図である。位相調整回路7は、入力端子11A~11H、位相補間回路12A~12D、位相補正回路13、及び出力端子14A~14Hを含む。入力端子11A、11B、11C、11Dは、90度ずつ位相の異なるクロックCLKin000、CLKin090、CLKin180、CLKin270が入力され、出力側は位相補間回路12A、12Bの各々に接続されている。入力端子11A~11Dには、図示しないPLL回路等からリファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270が入力される。リファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270は、それぞれ、位相補間回路12A、12Bに入力される。位相補間回路12A、12Bは、フィルタ6から入力される位相コードPhcodeに基づき、リファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270の位相が受信データDinの位相に追従するように位相を補間する。位相補間回路12A、12Bは、位相の異なるリファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270を加算することにより、各リファレンスクロックの間の位相のクロックを生成する。リファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270は、各リファレンスクロックを加算する時の比率を位相コードによって調整することで、所望の位相のクロックCLK000、CLK090、CLK180、CLK270を生成する。位相補間回路12A、12Bで位相が補間されたクロックCLK000、CLK090、CLK180、CLK270は位相補正回路13に入力され、例えば、skew等の補正が行われる。入力端子11E、11F、11G、11Hは、90度ずつ位相の異なるクロックCLKin045、CLKin135、CLKin225、CLKin315が入力され、出力側は位相補間回路12C、12Dの各々に接続されている。入力端子11E、11F、11G、11Hに入力されるクロックCLKin045、CLKin135、CLKin225、CLKin315は、入力端子11A、11B、11C、11Dに入力されるクロックCLKin000、CLKin090、CLKin180、CLKin270とは、45度ずつ位相が異なる。入力端子11E~11Hには、図示しないPLL回路等からリファレンスクロックCLKin045、CLKin135、CLKin225、CLKin315が入力される。リファレンスクロックCLKin045、CLKin135、CLKin225、CLKin315は、それぞれ、位相補間回路12C、12Dに入力される。位相補間回路12C、12Dは、フィルタ6から入力される位相コードPhcodeに基づき、リファレンスクロックCLKin045、CLKin135、CLKin225、CLKin315の位相が受信データDinの位相に追従するように位相を補間する。位相補間回路12C、12Dで位相が補間されたクロックCLK045、CLK135、CLK225、CLK315は位相補正回路13に入力され、例えば、skew等の補正が行われる。このように位相調整回路7は、クロックの1周期を45度間隔で分割した8種類のクロックCLK000、CLK045、CLK090、CLK135、CLK180、CLK225、CLK270、CLK315を取り扱う。クロックCLK000~CLK315は、クロックCLK000の1周期を45度間隔で分割することによって得られる8種類のクロックであり、45度間隔のクロック同士では位相の間隔が比較的狭く、高精度なクロックであることが要求される。このため、位相調整回路7は、8種類のクロックCLK000~CLK315の高い精度を保つために、位相補正回路13でskewの各クロックCLK000~CLK315の位相を補正している。位相補正回路13で補正が行われたクロックCLK000、CLK090、CLK180、CLK270は、出力端子13A~13Dを介して、サンプリングクロックCLKs000、CLKs090、CLKs180、CLKs270として出力される。サンプリングクロックCLKs000、CLKs090、CLKs180、CLKs270は、サンプリングクロックCLKs000とCLKs180の組の差動クロックと、サンプリングクロックCLKs090とCLKs270の組の差動クロックとの2組の差動クロックを含む。サンプリングクロックCLKs000とCLKs180の組の差動クロックと、サンプリングクロックCLKs090とCLKs270の組の差動クロックとは、互いに90度位相が異なる。位相補正回路13で補正が行われたクロックCLK045、CLK135、CLK225、CLK315は、出力端子13E~13Hを介して、サンプリングクロックCLKs045、CLKs135、CLKs225、CLKs315として出力される。サンプリングクロックCLKs045、CLKs135、CLKs225、CLKs315は、サンプリングクロックCLKs045とCLKs225の組の差動クロックと、サンプリングクロックCLKs135とCLKs315の組の差動クロックとの2組の差動クロックを含む。サンプリングクロックCLKs045とCLKs225の組の差動クロックと、サンプリングクロックCLKs135とCLKs315の組の差動クロックとは、互いに90度位相が異なる。位相調整回路7は、サンプリングクロックCLKs000とCLKs180の差動クロック、CLKs045とCLKs225差動クロック、CLKs090とCLKs270の差動クロック、CLKs135とCLKs315の差動クロックの4組の差動クロックをインターリーブ形式で出力する。比較例1のCDR回路10は、上述のようなインターリーブ形式で出力される4組の差動クロックを用いることにより、受信データの1ビットに対して2回サンプリングを行うことを可能としている。次に、図3を用いて、比較例2のCDR回路20について説明する。図3は、比較例2のCDR回路を示す図である。比較例2のCDR回路20は、1x型のCDR回路であり、データ入力端子1、サンプリング回路2、比較回路23A、23B、23C、データ出力端子4、位相検出回路25、フィルタ26、位相調整回路27、及びクロック入力端子8を含む。CDR回路20は、比較例1のCDR回路10と同様に、例えば、サーバ内のバックプレーンに実装されたICチップの内部に配設され、同一のバックプレーンに実装された他のICチップからバックプレーンを経由して受信した受信データのデータ及びクロック信号の復元を行う回路である。以下、比較例1のCDR回路10の構成要素と同様の構成要素には同一符号を付し、その説明を省略する。サンプリング回路2は、データ入力端子1に入力される受信データのデータセンタの値Dscをサンプリングする回路である。サンプリング回路2の出力側には、比較回路23A、23B、23Cが接続されており、サンプリング回路2は、インターリーブ形式のデータセンタの値Dscを出力する。比較回路23A、23B、23Cは、それぞれ、サンプリング回路2の出力側に接続される。比較回路23Aの出力側は、データ出力端子4及び位相検出回路25の3つの入力端子うちの1つに接続されている。比較回路23B、23Cの出力側は、それぞれ、位相検出回路25の3つの入力端子のうちの残りの2つに接続されている。比較回路23A、23B、23Cは、それぞれ、サンプリング回路2から出力される受信データDinのデータセンタの値Dscを所定の閾値と比較する。比較回路23A、23B、23Cは、異なる基準値を有している。比較回路23Aの基準値は、3つの基準値のうちの中間値であり、比較回路23Bの基準値は、比較回路23Aの基準値よりも大きな基準値であり、比較回路23Cの基準値は、比較回路23Aの基準値よりも小さな基準値である。比較回路23A、23B、23Cは、それぞれ、受信データDinのデータセンタの値Dscを基準値と比較して1又は0のいずれのデータ値であるかを判定し、判定結果1又は0を表すデータDdc、Dde、Dde-をインターリーブ形式で出力する。位相検出回路25は、比較回路23A、23B、23Cから入力されるデータDdc、Dde、Dde-から受信データDinの位相を検出し、受信データDinに対してサンプリングクロックCLKsの位相が進んでいる場合には位相を遅延させるためのダウン信号Dnを出力する。また、位相検出器25は、受信データDinに対してサンプリングクロックCLKsの位相が遅れている場合には位相を進めるためのアップ信号Upを出力する。フィルタ6は、位相検出回路25から入力されるアップ信号Up又はダウン信号Dnから位相コードPhcodeを生成し、位相調整回路27に入力する。位相調整回路27は、フィルタ6から入力される位相コードPhcodeに基づき、リファレンスクロックCLKinの位相を調整し、サンプリングクロックCLKsとして出力する。サンプリングクロックCLKsは、90度の位相差を有するインターリーブ形式の差動クロックである。位相調整回路27から出力されるサンプリングクロックCLKsは、リファレンスクロックCLKinの位相を受信データDinの位相に追従させたクロック信号である。ここで、図4を用いて、比較例2のCDR回路20の位相調整回路27について説明する。図4は、比較例2のCDR回路20の位相調整回路27の回路構成を示す図である。位相調整回路27は、入力端子31A~31D、位相補間回路32A、32B、及び出力端子33A~33Dを含む。入力端子31A、31B、31C、31Dは、90度ずつ位相の異なるクロックCLKin000、CLKin090、CLKin180、CLKin270が入力され、出力側は位相補間回路32に接続されている。入力端子31A~31Dには、図示しないPLL回路等からリファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270が入力される。リファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270は、それぞれ、位相補間回路32A、32Bに入力される。位相補間回路32Aは、フィルタ6から入力される位相コードPhcodeに基づき、リファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270の位相が受信データDinの位相に追従するように位相を補間し、リファレンスクロックCLKin000、CLKin180を出力する。位相補間回路32Bは、フィルタ6から入力される位相コードPhcodeに基づき、リファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270の位相が受信データDinの位相に追従するように位相を補間し、リファレンスクロックCLKin90、CLKin270を出力する。位相補間回路32A、32Bで位相が補間されたリファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270は、出力端子33A~33Dを介して、サンプリングクロックCLKs000、CLKs90として出力される。サンプリングクロックCLKs000とCLKs180は、1組の差動クロックであり、サンプリングクロックCLKs090とCLKs270は、もう1組の差動クロックである。これら2組の差動クロックは、位相が90度異なるインターリーブ形式で出力端子33A~33Dから出力される。比較例2のCDR回路20は、上述のようにインターリーブ形式で出力される2組の差動クロックを用いることにより、受信データDinの1ビットに対して1回サンプリングを行うことを可能としている。以上のように、比較例1のCDR回路10は2x型のCDR回路であり、比較例2のCDR回路20は1x型のCDR回路である。2x型のCDR回路10は、位相調整回路7でインターリーブ形式で出力される4組の差動クロックを用いるため、1x型のCDR回路20の位相調整回路27に比べて、回路自体が大型化するとともに、より多くの消費電力が必要になる。これは、位相調整回路27図4参照が位相補間回路32だけで済むのに対して、位相調整回路7図2参照は、2つの位相補間回路12A、12Bが必要になるためである。また、比較例1の位相調整回路7は、インターリーブ形式で45度間隔の位相差で出力される4組の差動クロックを出力するため、skew等の補正を行っている。比較例1の位相調整回路7は、位相補正回路13を含むことによっても、比較例2の位相調整回路27に比べて、消費電力の増大、及び、回路規模の大型化が生じている。以上のように、比較例1の2x型のCDR回路10は、受信データDinの1ビットに対してサンプリングを行える回数を比較例2の1x型のCDR回路20の2倍にできるものの、消費電力の増大、又は、回路規模の大型化が伴うという問題があった。また、比較例2の1x型のCDR回路20は、回路構成を簡略化できるものの、比較例1の2x型のCDR回路10に比べると、位相追従性能が低いという問題があった。このため、以下で説明する実施の形態では、上述の問題点を解決したCDR回路、及び、電子装置を提供することを目的とする。以下、実施の形態1乃至3のCDR回路、受信回路、及び、電子装置について説明する。<実施の形態1>図5は、実施の形態1のCDR回路を含むICチップを示す図である。図5に示すICIntegratedCircuit:集積回路チップ50A、50Bは、伝送路60A、60Bを介して接続されている。伝送路60A、60Bは、例えば、ICチップ50A、50Bが実装されるバックプレーンの配線を模式化して表したものである。ICチップ50Aは、コアロジック51A、送信回路52A、及び受信回路53Aを含む。同様に、ICチップ50Bは、コアロジック51B、送信回路52B、及び受信回路53Bを含む。なお、ICチップ50A、50Bは、実施の形態1のCDR回路を含む電子装置の一例である。コアロジック51A、51Bは、それぞれ、CPUCentralProcessingUnit:中央演算処理装置を含むコアである。送信回路52Aは、入力側がコアロジック51Aに接続され、出力側は伝送路60Aを介してICチップ50Bの受信回路53Bに接続されている。受信回路53Aは、出力側がコアロジック51Aに接続され、入力側は伝送路60Bを介してICチップ50Bの送信回路52Bに接続されている。送信回路52Bは、入力側がコアロジック51Bに接続され、出力側は伝送路60Bを介してICチップ50Aの受信回路53Aに接続されている。受信回路53Bは、出力側がコアロジック51Bに接続され、入力側は伝送路60Aを介してICチップ50Aの送信回路52Aに接続されている。バックプレーン等の伝送路60A、60Bを経て、ICチップ50Aと50Bとの間でデータを伝送する場合において、特に、伝送速度伝送レートが高速である場合、又は、伝送路60A、60Bが長い場合には、データの波形が劣化する。このため、実施の形態1のICチップ50A、50Bは、データを受信する受信回路53A、53Bの内部に、受信データのクロック及びデータを復元するCDRClockandDataRecovery回路を含んでいる。なお、ここでは、実施の形態1のCDR回路が受信回路53A、53Bに含まれる形態について説明するが、実施の形態1のCDR回路を含む回路は、データ及びクロックの復元が必要になる回路であればよく、受信回路53A、53Bに限られない。次に、実施の形態1のCDR回路について説明する。図6は、実施の形態1のCDR回路を示す図である。実施の形態1のCDR回路100は、データ入力端子101A、データ出力端子101B、積分回路102、サンプリング回路103、DFEDecisionFeedbackEqualizer:判定帰還等化回路104、比較回路105、位相検出回路106、フィルタ107、位相調整回路108、及びクロック入力端子109を含む。CDR回路100は、ICチップ50A、50Bの受信回路53A、53Bの内部にそれぞれ配設され、伝送路60A、60Bを経由して受信した受信データDinのデータ及びクロック信号の復元を行う回路である。受信データDinは、CDR回路100の入力データの一例である。実施の形態1のCDR回路100は、インターリーブ形式のサンプリングクロックCLKsに応じてインターリーブ動作を行う。データ入力端子101Aは、伝送路60A、60B図5参照経由で他のICチップ50A又は50Bから受信した受信データDinをCDR回路100に入力する端子である。積分回路102は、入力側がデータ入力端子101Aに接続され、出力側がDFE104に接続されている。積分回路102は、位相調整回路108から入力されるサンプリングクロックCLKsに基づき、データ入力端子101Aから入力される受信データDinのデータセンタの値Dscを積分して出力する。なお、実施の形態1のCDR回路100はインターリーブ動作を行うため、積分回路102は実際には2つ設けられている。サンプリング回路103は、データ入力端子101Aに対して積分回路102と並列に接続され、受信データDinのデータエッジの値Dseをサンプリングする回路である。サンプリング回路103の出力側には、比較回路105が接続されている。なお、実施の形態1のCDR回路100はインターリーブ動作を行うため、サンプリング回路103は実際には2つ設けられている。DFE104は、入力側が積分回路102の出力側に接続され、出力側にデータ出力端子101Bと、位相検出回路106の一方の入力端子が接続されている。DFE104は、積分回路102から入力される受信データDinのデータセンタの値Dscのデータ値が1又は0のいずれであるかを判定し、判定結果1又は0を表すデータDdcを出力する。DFE104は、第1判定部の一例である。なお、実施の形態1のCDR回路100はインターリーブ動作を行うため、DFE104は実際には2つ設けられている。比較回路105は、サンプリング回路103の出力側に接続される。比較回路105の出力側は、位相検出回路106の他方の入力端子に接続されている。比較回路105は、サンプリング回路103から出力される受信データDinのデータエッジの値Dseを所定の閾値と比較し、受信データDinのデータエッジの値Dseが1又は0のいずれのデータ値であるかを判定する。比較回路105は、判定結果1又は0を表すデータDdeを出力する。比較回路105は、第2判定回路の一例である。なお、実施の形態1のCDR回路100はインターリーブ動作を行うため、比較回路105は実際には2つ設けられている。データ出力端子101Bは、DFE104から出力されるデータDdcをCDR回路100の出力データDoutとして出力する。DFE104から出力されるデータDdcは、受信データDinのデータセンタの値であり、受信データDinのデータ値1又は0そのものを表す値であるため、データ出力端子101BからCDR回路100の出力として出力される。位相検出回路106は、DFE104及び比較回路105から入力されるデータDdc、Ddeから受信データDinの位相を検出し、受信データDinに対してサンプリングクロックCLKsの位相が早い場合には位相を遅延させるためのダウン信号Dnを出力し、受信データDinに対してサンプリングクロックCLKsの位相が遅れている場合には位相を進めるためのアップ信号Upを出力する。位相検出回路106は、位相検出部の一例である。フィルタ107は、位相検出回路106から入力されるアップ信号Up又はダウン信号Dnから位相コードPhcodeを生成し、位相調整回路108に入力する。このようなフィルタ107は、例えば、ローパスフィルタを含んでおり、位相検出回路106から入力されるアップ信号Up又はダウン信号Dnを積分し、積分値を表すコードを位相コードPhcodeとして出力する。位相調整回路108は、フィルタ107から入力される位相コードPhcodeに基づき、リファレンスクロックCLKinの位相が受信データDinの位相に追従するようにリファレンスクロックCLKinの位相を調整し、サンプリングクロックCLKsとして出力する。位相調整回路108は、位相調整部の一例である。サンプリングクロックCLKsは、リファレンスクロックCLKinに対して0度/180度、90度/270度の位相差を有するクロック信号を含んでおり、0度と180度のクロック信号を組とする差動クロックと、90度270度を組とする差動クロックとして用いられる。クロック入力端子109は、図示しないPLLPhaseLockedLoop回路等から基準のクロック信号となるリファレンスクロックCLKinが入力される端子である。次に、図7を用いて、積分回路102について説明する。図7は、実施の形態1のCDR回路100の積分回路102の回路構成を示す図である。積分回路102は、データ入力端子111、スイッチ112A、112B、スイッチ113A、113B、キャパシタ114A、114B、スイッチ115A、115B、スイッチ116A、116B、オペアンプ117A、117B、及びデータ出力端子118A、118Bを含む。データ入力端子111は、データ入力端子101A図6参照から受信データDinが入力される端子である。データ入力端子111の出力側は、スイッチ112A、112Bの一端に接続されている。スイッチ112A、112Bは、それぞれ、一端図7中の左側の端子がデータ入力端子111に接続され、他端図7中の右側の端子に、スイッチ113A、113Bの一端図7中の上側の端子とキャパシタ114A、114Bの一端図7中の左側の端子が接続される。スイッチ112A、112Bは、サンプリングクロックCLKsによって交互にオン/オフが行われる。スイッチ113A、113Bは、一端図7中の上側の端子がスイッチ112A、112Bの他端図7中の右側の端子と、キャパシタ114A、114Bの一端図7中の左側の端子に接続され、他端図7中の下側の端子が接地される。キャパシタ114A、114Bは、それぞれ、一端図7中の左側の端子がスイッチ112A、112Bの他端図7中の右側の端子とスイッチ113A、113Bの一端図7中の上側の端子に接続され、他端がスイッチ115A、115Bの一端図7中の上側の端子と、スイッチ116A、116Bの一端図7中の左側の端子に接続される。スイッチ115A、115Bは、それぞれ、一端図7中の上側の端子がキャパシタ114A、114Bの他端図7中の右側の端子とスイッチ116A、116Bの一端図7中の左側の端子に接続され、他端図7中の下側の端子が接地される。スイッチ116A、116Bは、それぞれ、一端図7中の左側の端子がキャパシタ114A、114Bの他端図7中の右側の端子と、スイッチ115A、115Bの一端図7中の上側の端子に接続され、他端図7中の右側の端子がオペアンプ117A、117Bの反転入力端子に接続される。オペアンプ117A、117Bは、反転入力端子がスイッチ116A、116Bの他端図7中の右側の端子に接続され、非反転入力端子が接地され、出力端子がデータ出力端子118A、118Bに接続されている。オペアンプ117A、117Bの反転入力端子と出力端子との間には、それぞれ、負帰還キャパシタが接続されている。データ出力端子118A、118Bは、それぞれ、オペアンプ117A、117Bの出力端子に接続されており、積分値をインターリーブ形式で出力する。積分器102は、サンプリングクロックCLKsによってスイッチ112Aがオンにされている間は、スイッチ113A及び116Aをオフするとともに、スイッチ115Aをオンにし、キャパシタ114Aに受信データを充電する。これが積分器102の積分動作である。また、サンプリングクロックCLKsによってスイッチ112Aがオフにされている間は、スイッチ113A及び116Aをオンにするとともに、スイッチ115Aをオフにし、キャパシタ114Aに充電した電荷をオペアンプ117Aを介して積分値Dsc0としてデータ出力端子118Aに出力する。これにより、積分値Dsc0が積分回路102から出力される。スイッチ112B、113B、115B、116Bは、上述したスイッチ112A、113A、115A、116Aとは逆位相でオン/オフが行われる。このため、キャパシタ114Bに充電された電荷は、オペアンプ117Aを介して積分値Dsc1としてデータ出力端子118Aから出力される。これにより、積分値Dsc1が積分回路102から出力される。以上により、積分器102から積分値Dsc0と積分値Dsc1がインターリーブ形式で出力される。ここで、図8を用いて、積分回路102による受信データDinのデータセンタの値Dscの積分について説明する。図8は、実施の形態1のCDR回路100の積分回路102が受信データのデータセンタの値を積分する際における受信データ、サンプリングクロックのエッジ、及び積分値の関係を模式的に示す図である。例えば、図8の実線で示すように、0、1、0、0という受信データDinが積分回路102に入力されるとする。1UIは、受信データDinのユニットインターバルUnitIntervalを示す。実施の形態1では、サンプリングクロックCLKsのエッジのタイミングは、受信データDinに追従するように位相調整回路108によって調整される。なお、実施の形態1では、一例として、サンプリングクロックCLKsの立ち上がりをサンプリングクロックCLKsのエッジとして表すが、サンプリングクロックCLKsのエッジとして、サンプリングクロックの立ち下がりを用いてもよい。従って、サンプリングクロックCLKsのエッジ同士の間の積分期間1~4で1UIを積分期間とする積分を行うと、受信データDinが1になる積分期間2における積分値は、1UIのデータセンタの値となる。これは、積分期間1、3、4においても同様である。なお、実施の形態1では、積分回路102で受信データDinのデータセンタの値を積分するため、積分期間は受信データDinの1UIの長さと同一である。図8には、受信データDinのアイパターンに積分値を重ねて示すが、積分値は受信データDinの1UIのデータセンタの値として求まる。実施の形態1では、図8に示すように、積分回路102で受信データDinのデータセンタの値を積分する。次に、図9を用いて、サンプリング回路103について説明する。図9は、実施の形態1のCDR回路100のサンプリング回路103の回路構成を示す図である。サンプリング回路103は、データ入力端子121、スイッチ122A、122B、キャパシタ123A、123B、オペアンプ124A、124B、及びデータ出力端子125A、125Bを含む。データ入力端子121は、データ入力端子101A図6参照から受信データDinが入力される端子である。データ入力端子121の出力側は、スイッチ122A、122Bの一端図9中の左側の端子に接続されている。スイッチ122A、122Bは、それぞれ、一端図9中の左側の端子がデータ入力端子121に接続され、他端図9中の右側の端子がキャパシタ123A、123Bの一端図9中の上側の端子と、オペアンプ124A、124Bの非反転入力端子とに接続されている。スイッチ122A、122Bは、サンプリングクロックCLKsによって交互にオン/オフが行われる。キャパシタ123A、123Bは、一端図9中の上側の端子がスイッチ122A、122Bの他端図9中の右側の端子とオペアンプ124A、124Bの非反転入力端子とに接続され、他端図9中の下側の端子は接地されている。オペアンプ124A、124Bは、非反転入力端子がスイッチ122A、122Bの他端図9中の右側の端子とキャパシタ123A、123Bの一端図9中の上側の端子とに接続され、反転入力端子が自己の出力端子に接続され、出力端子が自己の反転入力端子とデータ出力端子125A、125Bとに接続されている。データ出力端子125A、125Bは、それぞれ、オペアンプ124A、124Bの出力端子と反転入力端子とに接続されている。サンプリングクロックCLKsによってスイッチ122Aがオンになると、データ入力端子121を介して受信データDinがサンプリングされることによって、キャパシタ123Aが充電され、オペアンプ123Aを介してサンプリング値がデータ出力端子125Aから出力される。スイッチ122Aと122BはサンプリングクロックCLKsによって交互にオン/オフが行われるため、データ出力端子125A、125Bからはインターリーブ形式でサンプリング値を表すデータが出力される。図10は、実施の形態1のCDR回路100に含まれるDFE104の回路構成を示す図である。DFE104は、データ入力端子131A、131B、比較回路132A~132D、セレクタ133A、133B、FFFlipFlop134、134B、及びデータ出力端子135A、135Bを含む。データ入力端子131Aは、積分回路102の出力端子に接続され、受信データDinのデータセンタの値Dsc0が入力される端子である。比較回路132A、132Bは、それぞれ、入力側がデータ入力端子131Aに接続され、比較用の閾値として入力される等化係数C1、-C1と受信データDinのデータセンタの値Dsc0とを比較し、比較結果を表す値1又は0を出力する。具体的には、データセンタの値Dsc0が0を中心とした振幅を持つとすると、比較回路132Aは、データ入力端子131Aから入力される受信データDinのデータセンタの値Dsc0から等化係数C1を減算した結果Dsc0-C1が0よりも大きければ1を出力し、減算結果Dsc0-C1が0以下であれば0を出力する。また、比較回路132Bは、データ入力端子131Aから入力される受信データDinのデータセンタの値Dsc0から等化係数-C1を減算した結果Dsc0C1が0よりも大きければ1を出力し、減算結果Dsc0C1が0以下であれば0を出力するのに等しい。セレクタ133Aは、入力端子が比較回路132A、132Bの出力端子に接続され、選択信号入力端子がFF134Bの出力端子に接続され、出力端子がFF134Aの入力端子とデータ出力端子135Aに接続されている。セレクタ133Aは、FF134Bから入力される選択信号の値が1であるときは比較回路132Aの出力を選択して出力し、FF134Bから入力される選択信号の値が0であるときは比較回路132Bの出力を選択して出力する。セレクタ133Aの選択信号入力端子にFF134Bから入力される値は、セレクタ133Aに比較回路132A又は132Bから入力されるデータよりも1ビット前のデータである。FF134Aは、入力側がセレクタ133Aの出力端子に接続され、出力側がセレクタ133Bの選択信号入力端子に接続されている。FF134Aは、セレクタ133Bに比較回路132C、132Dから入力されるデータよりも1ビット前のセレクタ133Aの出力を保持する。データ出力端子135Aは、セレクタ133Aの出力をDFE104の判定結果を表す値として出力する端子であり、データ出力端子101B及び位相検出回路106の一方の入力端子に接続される。また、データ入力端子131Bは、積分回路102の出力端子に接続され、受信データDinのデータセンタの値Dsc1が入力される端子である。比較回路132C、132Dは、それぞれ、入力側がデータ入力端子131Bに接続され、比較用の閾値として入力される等化係数C1、-C1と受信データDinのデータセンタの値Dsc1とを比較し、比較結果を表す値1又は0を出力する。具体的には、データセンタの値Dsc1が0を中心とした振幅を持つとすると、比較回路132Cは、データ入力端子131Bから入力される受信データDinのデータセンタの値Dsc1から等化係数C1を減算した結果Dsc1-C1が0よりも大きければ1を出力し、減算結果Dsc1-C1が0以下であれば0を出力する。また、比較回路132Dは、データ入力端子131Bから入力される受信データDinのデータセンタの値Dsc1から等化係数-C1を減算した結果Dsc1C1が0よりも大きければ1を出力し、減算結果Dsc1C1が0以下であれば0を出力するのに等しい。セレクタ133Bは、入力端子が比較回路132C、132Dの出力端子に接続され、選択信号入力端子がFF134Aの出力端子に接続され、出力端子がFF134Bの入力端子とデータ出力端子135Bに接続されている。セレクタ133Bは、FF134Aから入力される選択信号の値が1であるときは比較回路132Cの出力を選択して出力し、FF134Aから入力される選択信号の値が0であるときは比較回路132Dの出力を選択して出力する。セレクタ133Bの選択信号入力端子にFF134Aから入力される値は、セレクタ133Bに比較回路132C又は132Dから入力されるデータよりも1ビット前のデータである。FF134Bは、入力側がセレクタ133Bの出力端子に接続され、出力側がセレクタ133Aの選択信号入力端子に接続されている。FF134Bは、セレクタ133Aに比較回路132A、132Bから入力されるデータよりも1ビット前のセレクタ133Bの出力を保持する。データ出力端子135Bは、セレクタ133Bの出力をDFE104の判定結果を表す値として出力する端子であり、データ出力端子101B及び位相検出回路106の一方の入力端子に接続される。以上の処理により、DFE104は、比較回路132A、132Bから入力されるデータの等化を行っている。DFE104は、受信データDinのデータセンタDsc0、Dsc1のデータ値1又は0を判定し、判定結果を表すデータDdc0、Ddc1をデータ出力端子135A、135Bから出力する。データDdc0、Ddc1の値は、1又は0である。DFE104は、データ出力端子135A、135Bからインターリーブ形式でデータDdc0、Ddc1を出力する。次に、図11を用いて、実施の形態1のCDR回路100の位相検出回路106について説明する。図11は、実施の形態1のCDR回路100の位相検出回路106の回路構成を示す図である。位相検出回路106は、データ入力端子141A~141D、XOR排他的論理和回路142A~142D、FF143、演算回路144、及び出力端子145を含む。データ入力端子141A~141Dのうち、データ入力端子141A及び141Cは、DFE104の出力端子に接続されており、データDdc0、Ddc1がそれぞれ入力される。また、データ入力端子141B及び141Dは、比較回路105の出力端子に接続されており、データDde0、Dde1がそれぞれ入力される。データ入力端子141Aの出力側は、XOR回路142Aの一方の入力端子と、XOR回路142Bの一方の入力端子に接続されている。データ入力端子141Bの出力側は、XOR回路142Bの他方の入力端子と、XOR回路142Cの一方の入力端子に接続されている。データ入力端子141Cの出力側は、XOR回路142Cの他方の入力端子と、XOR回路142Dの一方の入力端子に接続されている。データ入力端子141Dの出力側は、XOR回路142Dの他方の入力端子と、FF143の入力端子に接続されている。XOR回路142Aは、一対の入力端子がFF143の出力端子とデータ入力端子141Aとに接続されており、出力端子が演算回路144の入力端子に接続されている。XOR回路142Bは、一対の入力端子がデータ入力端子141Aとデータ入力端子141Bとに接続されており、出力端子が演算回路144の入力端子に接続されている。XOR回路142Cは、一対の入力端子がデータ入力端子141Bとデータ入力端子141Cとに接続されており、出力端子が演算回路144の入力端子に接続されている。XOR回路142Dは、一対の入力端子がデータ入力端子141Cとデータ入力端子141Dとに接続されており、出力端子が演算回路144の入力端子に接続されている。FF143は、入力端子がデータ入力端子141Dに接続され、出力端子がXOR回路142Aの他方の入力端子に接続されている。演算回路144は、入力側がXOR回路142A~142Dの出力端子に接続され、出力側が出力端子145に接続されている。出力端子145は、演算回路144の出力側に接続されている。XOR回路142Aは、FF143の出力とデータ入力端子141Aから入力されるデータとの排他的論理和を表す信号をアップ信号UP0として出力する。XOR回路142Bは、データ入力端子141Aに入力されるデータと、データ入力端子141Bに入力されるデータとの排他的論理和を表す信号をダウン信号Dn0として出力する。XOR回路142Cは、データ入力端子141Bに入力されるデータと、データ入力端子141Cに入力されるデータとの排他的論理和を表す信号をアップ信号UP1として出力する。XOR回路142Dは、データ入力端子141Cに入力されるデータと、データ入力端子141Dに入力されるデータとの排他的論理和を表す信号をダウン信号Dn0として出力する。ここで、図12を用いて、位相検出回路106に含まれるデータ入力端子141A、141B、141C、XOR回路142A、142Bの動作と、XOR回路142A、142Bの出力について説明する。図12は、実施の形態1のCDR回路100の位相検出回路106のXOR回路142A、142Bの出力を説明する図である。図12Aは、位相検出回路106の構成要素のうちのデータ入力端子141A、141B、141C、XOR回路142A、142Bを抜き出して示す。図12Bは、データ入力端子141A、141B、141Cにそれぞれ入力するデータDdc0、Dde0、Ddc1と、XOR回路142A、142が出力するアップ信号Up又はダウン信号Dnの関係を示す真理値である。ここで、アップ信号Upは、受信データDinに対してサンプリングクロックCLKsの位相が遅れている場合に位相を進めるために出力される信号である。また、ダウン信号Dnは、受信データDinに対してサンプリングクロックCLKsの位相が進んでいる場合に位相を遅延させるために出力される信号である。また、アップ信号Upが1でダウン信号Dnが0である場合は、サンプリングクロックCLKsの位相を進める場合を示す。一方、アップ信号Upが0でダウン信号Dnが1である場合は、サンプリングクロックCLKsの位相を遅れさせる場合を示す。図12Cは、データDdc0、Dde0、Ddc1が立ち上がる場合に、XOR回路142Aからアップ信号Upが出力される場合の動作例を示す。図12Dは、データDdc0、Dde0、Ddc1が立ち下がる場合に、XOR回路142Bからダウン信号Dnが出力される場合の動作例を示す。データ入力端子141A、141B、141Cには、図12Aに示すようにXOR回路142A、142Bが接続されている。このため、図12Bの真理値表に示すように、アップ信号Upが1になるとともに、ダウン信号Dnが0になるのは、データDdc0、Dde0、Ddc1が0、1、1の場合と、1、0、0の場合である。また、アップ信号Upが0になるとともにダウン信号Dnが1になるのは、データDdc0、Dde0、Ddc1が0、0、1の場合と、1、1、0の場合である。例えば、図12Cに示すように、データDdc0=0からデータDdc1=1に立ち上がる際に、その間にあるエッジのデータDde0=1である場合は、受信データDinに対してサンプリングクロックCLKsの位相が遅れている場合に相当する。このため、サンプリングクロックCLKsの位相を進めるためにアップ信号Upを1にするとともにダウン信号Dnを0にする。なお、これは、データDdc0、Dde0、Ddc1が1、1、0の場合も同様である。また、図12Dに示すように、データDdc0=1からデータDdc1=0に立ち下がる際に、その間にあるエッジのデータDde0=1である場合は、受信データDinに対してサンプリングクロックCLKsの位相が進んでいる場合に相当する。このため、サンプリングクロックCLKsの位相を遅らすためにアップ信号Upを0にするとともにダウン信号Dnを1にする。なお、これは、データDdc0、Dde0、Ddc1が0、0、1の場合も同様である。以上、図12A~Dでデータ入力端子141A、141B、141C、及びXOR回路142A、142Bについて説明した動作は、図11に示す位相検出回路106のデータ入力端子141A~141D、XOR回路142A~142Dについて同様である。図11に示す位相検出回路106の演算回路144は、例えば、XOR回路142A~142Dから入力されるアップ信号Upとダウン信号Dnの平均値等に基づき、位相検出回路106として最終的に出力端子145から出力するアップ信号Up又はダウン信号Dnの度合を決定する。次に、図13を用いて、実施の形態1のCDR回路100の位相調整回路108について説明する。図13は、実施の形態1のCDR回路100の位相調整回路108の回路構成を示す図である。位相調整回路108は、入力端子151A~151D、及び位相補間回路152A~152Dを含む。入力端子151A、151B、151C、151Dは、90度ずつ位相の異なるクロックCLKin000、CLKin090、CLKin180、CLKin270が入力され、出力側は位相補間回路152A、152Bの各々に接続されている。入力端子151A~151Dには、図示しないPLL回路等からリファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270が入力される。リファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270は、それぞれ、位相補間回路152A、152Bに入力される。位相補間回路152A、152Bは、フィルタ6から入力される位相コードPhcodeに基づき、リファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270の位相が受信データDinの位相に追従するように位相を補間する。位相補間回路152Aは、位相コードPhcodeに基づいてリファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270を加算することにより、サンプリングクロックCLKs000とCLKs180を生成する。位相補間回路152Bは、位相コードPhcodeに基づいてリファレンスクロックCLKin000、CLKin090、CLKin180、CLKin270を加算することにより、サンプリングクロックCLKs090とCLKs270を生成する。位相補間回路152A、152Bは、各リファレンスクロックを加算する時の比率を位相コードPhcodeによって調整することで、所望の位相のクロックCLKs000、CLKs090、CLKs180、CLKs270を生成する。サンプリングクロックCLKs000、CLKs090、CLKs180、CLKs270は、サンプリングクロックCLKs000とCLKs180の組の差動クロックと、サンプリングクロックCLKs090とCLKs270の組の差動クロックとの2組の差動クロックを含む。サンプリングクロックCLKs000とCLKs180の組の差動クロックと、サンプリングクロックCLKs090とCLKs270の組の差動クロックとは、互いに90度位相が異なる。位相調整回路108は、サンプリングクロックCLKs000とCLKs180との差動形式のサンプリングクロックと、CLKs090とCLKs270との差動形式のサンプリングクロックとをインターリーブ形式で出力する。すなわち、位相調整回路108は、位相の異なる2種類の差動クロックをインターリーブ形式で出力する。次に、図14を用いて、実施の形態1のCDR回路100の位相調整回路108に含まれる位相補間回路152Aについて説明する。図14は、実施の形態1のCDR回路100の位相調整回路108に含まれる位相補間回路152Aと、入力端子151A~151Dとを示す図である。位相補間回路152Aは、コード入力端子161、バッファ162A、162B、電流源163A、163B、バッファ164、及び出力端子165A、165Bを含む。コード入力端子161は、フィルタ107図6参照から位相コードPhcodeが入力される端子である。バッファ162Aは、一対の入力端子が入力端子151A、151Cに接続され、PLL回路等からリファレンスクロックCLKin000、CLKin180が入力される。バッファ162Aは、一対の出力端子がバッファ164の一対の入力端子に接続され、電流源163Aの電流が制御されることにより、出力する差動クロックの位相を調整する。バッファ162Bは、一対の入力端子が入力端子151B、151Dに接続され、PLL回路等からリファレンスクロックCLKin090、CLKin270が入力される。バッファ162Bは、一対の出力端子がバッファ164の一対の入力端子に接続され、電流源163Bの電流が制御されることにより、出力する差動クロックの位相を調整する。電流源163Aは、コード入力端子161を介してフィルタ107図6参照から入力される位相コードPhcodeに応じて出力位相0度180度の反転切替え及び出力電流の調整を行う。電流源163Bは、コード入力端子161を介してフィルタ107図6参照から入力される位相コードPhcodeに応じて出力位相90度270度の反転切替え及び出力電流の調整を行う。バッファ164は、バッファ162Aから入力されるリファレンスクロックCLKin000またはCLKin180と、バッファ162Bから入力されるリファレンスクロックCLKin090またはCLKin270とを用いてバッファ162A、162Bの出力電流の比率に応じて位相を補間して、サンプリングクロックCLKs000を出力する。また、バッファ164は、バッファ162Aから入力されるリファレンスクロックCLKin180またはCLKin000と、バッファ162Bから入力されるリファレンスクロックCLKin270またはCLKin090とを用いてバッファ162A、162Bの出力電流の比率に応じて位相を補間して、サンプリングクロックCLKs180を出力する。なお、ここでは位相補間回路152Aについて説明したが、位相補間回路152Bも同様の回路構成を有する。位相補間回路152は、サンプリングクロックCLKs090とCLKs270を生成する。以上、実施の形態1によれば、積分回路102で受信データDinのデータセンタの値Dscを積分するため、受信データDinの1UIの中央にエッジを有するサンプリングクロックを用いなくても、受信データDinのデータセンタの値Dscを積分値として得ることができる。また、受信データのデータエッジの値Dseは、サンプリングクロックのエッジで受信データの値を取得するサンプリング回路103によって得ることができる。このため、比較例1のように4組の差動クロックを用いなくても、比較例1のCDR回路10と同様に、受信データDinの1ビットに対して2回サンプリングを行う2x型の動作が可能である。サンプリングクロックを生成する位相調整回路108図13参照は、1x型の動作を行う比較例1のCDR回路20の位相調整回路27図4参照と同様の回路である。すなわち、実施の形態1のCDR回路100は、クロックの数を増やすことなく、サンプリングレートを増大することができる。また、位相調整回路108図13参照は、1x型の動作を行うための比較例1の位相調整回路27図4参照と同様に小規模であり、消費電力も少ない。このため、省電力化と回路規模の小型化を図ることができる。なお、以上では、位相調整回路108が比較例1の位相調整回路7のように位相補正回路13を含まない形態について説明したが、位相調整回路108は、例えば、取り扱う周波数の高速化等で位相の補正を行った方が良い場合は、位相補正回路を含んでもよい。また、以上では、積分回路102の出力側にDFE104を接続する形態について説明したが、DFE104の代わりに、比較回路105と同様の比較回路を接続してもよい。また、サンプリング回路103の出力側に接続される比較回路105の代わりにDFEを接続してもよい。また、位相調整回路108は図13に示した構成の回路に限られず、リファレンスクロックCLKinの位相を調整できる回路であれば他の形式の回路であってもよく、例えば、図15に示す回路を用いることができる。図15は、実施の形態1の変形例による位相調整回路108Aの回路構成を示す図である。位相調整回路108Aは、入力端子161、バッファ162-1~162-n、セレクタ163、及び出力端子164を含む。入力端子161は、図示しないPLL回路等からリファレンスクロックCLKinが入力される端子である。バッファ162-1~162-nは、直列接続されたn個のバッファであり、それぞれが同一の遅延時間を有する。なお、nは2以上の任意の整数である。セレクタ163は、各バッファ162-1~162-nの出力側が入力されるように接続されており、フィルタ107から入力される位相信号Phcodeが選択信号として選択信号入力端子に入力される。セレクタ163は、位相信号Phcodeによって特定されるいずれかのバッファ162-1~162-nのうちのいずれか1つの出力を選択して出力する。セレクタ163は、バッファ162-1から位相信号Phcodeによって特定されたバッファ162-2~162-nのいずれかまでのバッファによって遅延されたリファレンスクロックCLKinをサンプリングクロックCLKsとして出力する。出力端子164は、セレクタ163から出力されるサンプリングクロックCLKsを出力する。なお、図15に示す位相調整回路108Aを4つ用いれば、図13に示す位相調整回路108の代わりに、サンプリングクロックCLKs000、CLKs090、CLKs180、CLKs270を出力することができる。<実施の形態2>図16は、実施の形態2のCDR回路200を示す図である。実施の形態2のCDR回路200は、データ入力端子101A、データ出力端子101B、積分回路102、サンプリング回路103、DFE104、比較回路105、デマルチプレクサ210、位相検出回路206、フィルタ107、位相調整回路108、及びクロック入力端子109を含む。実施の形態2のCDR回路200は、デマルチプレクサ210を含む点と、位相検出回路106の代わりに位相検出回路206を含む点とが実施の形態1のCDR回路100と異なる。その他の構成は、実施の形態1のCDR回路100と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。デマルチプレクサ210は、DFE104及び比較回路105と、位相検出回路206との間に接続されている。デマルチプレクサ210は、DFE104から入力されるインターリーブ形式の2組の差動データであるデータDdcを半分の周波数のデータDdcに変換し、インターリーブ形式の4組の差動データDdcとして出力する。また、デマルチプレクサ210は、比較回路105から出力されるインターリーブ形式の2組の差動データであるデータDdeを半分の周波数のデータDdeに変換し、インターリーブ形式の4組の差動データDdeとして出力する。位相検出回路206は、デマルチプレクサ210から入力されるデータDdc、Ddeから受信データDinの位相を検出し、受信データDinに対してサンプリングクロックCLKsの位相が早い場合には位相を遅延させるためのダウン信号Dnを出力し、受信データDinに対してサンプリングクロックCLKsの位相が遅れている場合には位相を進めるためのアップ信号Upを出力する。次に、図17を用いて、実施の形態2のCDR回路200の位相検出回路206の回路構成について説明する。図17は、実施の形態2のCDR回路200の位相検出回路206を示す図である。位相検出回路206は、データ入力端子221A~221H、XOR排他的論理和回路222A~222H、FF223、演算回路224、及び出力端子225を含む。データ入力端子221A~221Hは、デマルチプレクサ210の出力端子に接続されており、データDdc0、Dde0、Ddc1、Dde1、Ddc2、Dde2、Ddc3、Dde3がそれぞれ入力される。データ入力端子221Aの出力側は、XOR回路222Aの一方の入力端子と、XOR回路222Bの一方の入力端子に接続されている。データ入力端子221Bの出力側は、XOR回路222Bの他方の入力端子と、XOR回路222Cの一方の入力端子に接続されている。データ入力端子221Cの出力側は、XOR回路222Cの他方の入力端子と、XOR回路222Dの一方の入力端子に接続されている。データ入力端子221Dの出力側は、XOR回路222Dの他方の入力端子と、XOR回路222Eの一方の入力端子に接続されている。データ入力端子221Eの出力側は、XOR回路222Eの他方の入力端子と、XOR回路222Fの一方の入力端子に接続されている。データ入力端子221Fの出力側は、XOR回路222Fの他方の入力端子と、XOR回路222Gの一方の入力端子に接続されている。データ入力端子221Gの出力側は、XOR回路222Gの他方の入力端子と、XOR回路222Hの一方の入力端子に接続されている。データ入力端子221Hの出力側は、XOR回路222Hの他方の入力端子と、FF223の入力端子に接続されている。XOR回路222Aは、一対の入力端子がFF223の出力端子とデータ入力端子221Aとに接続されており、出力端子が演算回路224の入力端子に接続されている。XOR回路222Bは、一対の入力端子がデータ入力端子221Aとデータ入力端子221Bとに接続されており、出力端子が演算回路224の入力端子に接続されている。XOR回路222Cは、一対の入力端子がデータ入力端子221Bとデータ入力端子221Cとに接続されており、出力端子が演算回路224の入力端子に接続されている。XOR回路222Dは、一対の入力端子がデータ入力端子221Cとデータ入力端子221Dとに接続されており、出力端子が演算回路224の入力端子に接続されている。XOR回路222Fは、一対の入力端子がデータ入力端子221Eとデータ入力端子221Fとに接続されており、出力端子が演算回路224の入力端子に接続されている。XOR回路222Gは、一対の入力端子がデータ入力端子221Fとデータ入力端子221Gとに接続されており、出力端子が演算回路224の入力端子に接続されている。XOR回路222Hは、一対の入力端子がデータ入力端子221Gとデータ入力端子221Hとに接続されており、出力端子が演算回路224の入力端子に接続されている。FF223は、入力端子がデータ入力端子221Hに接続され、出力端子がXOR回路222Aの他方の入力端子に接続されている。演算回路224は、入力側がXOR回路222A~222Hの出力端子に接続され、出力側が出力端子225に接続されている。出力端子225は、演算回路224の出力側に接続されている。XOR回路222Aは、FF223の出力とデータ入力端子221Aから入力されるデータとの排他的論理和を表す信号をアップ信号UP0として出力する。XOR回路222Bは、データ入力端子221Aに入力されるデータと、データ入力端子221Bに入力されるデータとの排他的論理和を表す信号をダウン信号Dn0として出力する。XOR回路222Cは、データ入力端子221Bに入力されるデータと、データ入力端子221Cに入力されるデータとの排他的論理和を表す信号をアップ信号UP1として出力する。XOR回路222Dは、データ入力端子221Cに入力されるデータと、データ入力端子221Dに入力されるデータとの排他的論理和を表す信号をダウン信号Dn0として出力する。XOR回路222Eは、データ入力端子221Dに入力されるデータと、データ入力端子221Eに入力されるデータとの排他的論理和を表す信号をアップ信号UP2として出力する。XOR回路222Fは、データ入力端子221Eに入力されるデータと、データ入力端子221Fに入力されるデータとの排他的論理和を表す信号をダウン信号Dn2として出力する。XOR回路222Gは、データ入力端子221Fに入力されるデータと、データ入力端子221Gに入力されるデータとの排他的論理和を表す信号をアップ信号UP3として出力する。XOR回路222Hは、データ入力端子221Gに入力されるデータと、データ入力端子221Hに入力されるデータとの排他的論理和を表す信号をダウン信号Dn3として出力する。演算回路224は、例えば、XOR回路222A~222Hから入力されるアップ信号Upとダウン信号Dnの平均値等に基づき、位相検出回路206として最終的に出力端子225から出力するアップ信号Up又はダウン信号Dnの度合を決定する。以上のようなデマルチプレクサ210及び位相検出回路206を含む実施の形態2のCDR回路200は、実施の形態1のCDR回路100と同様に、受信データDinの1ビットに対して2回サンプリングを行う2x型の動作が可能である。この際に、比較例1のように4組の差動クロックを用いる必要はなく、比較例1のCDR回路10と同様に、2組の差動クロックを用いればよい。従って、実施の形態2のCDR回路200は、クロックの数を増やすことなく、サンプリングレートを増大することができる。また、位相調整回路108図13参照は、1x型の動作を行うための比較例1の位相調整回路27図4参照と同様に小規模であり、消費電力も少ない。このため、省電力化と回路規模の小型化を図ることができる。また、実施の形態2のCDR回路200は、データ出力端子101Bから出力される出力データDoutの周波数を、実施の形態1のCDR回路100のデータ出力端子101Bから出力される出力データDoutの周波数の半分にすることができる。<実施の形態3>図18は、実施の形態3のCDR回路300を示す図である。実施の形態3のCDR回路300は、データ入力端子101A、データ出力端子101B、サンプリング回路302、積分回路303、DFE104、比較回路105、デマルチプレクサ210、パターンフィルタ310、位相検出回路206、フィルタ107、位相調整回路308、及びクロック入力端子109を含む。実施の形態3のCDR回路300は、サンプリング回路302で受信データDinのデータセンタを検出するとともに、積分回路303で受信データDinのデータエッジを検出する点が実施の形態2のCDR回路200と異なる。また、実施の形態3のCDR回路300は、デマルチプレクサ210と検出回路206との間に、パターンフィルタ310を含む点が実施の形態2のCDR回路200と異なる。また、実施の形態3の位相調整回路308は、受信データDinのデータセンタに追従するようにサンプリングクロックCLKsの位相を調整する点が実施の形態1の位相調整回路108と異なる。その他の構成は、実施の形態2のCDR回路200と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。サンプリング回路302は、実施の形態1、2のサンプリング回路103と同様の回路構成を有する。サンプリング回路302は、データ入力端子101AとDFE104との間に接続されている。サンプリング回路302は、サンプリングクロックCLKsに基づき、データ入力端子101Aを介して入力される受信データDinのデータセンタの値Dscをサンプリングして出力する。サンプリング回路302の出力はDFE104で等化されるため、受信データDinにデータの信号レベルの損失がある場合でも、比較例1のCDR回路10のサンプリング回路2Aと同等の性能で受信データDinを受信することができる。積分回路303は、実施の形態1、2の積分回路102と同様の回路構成を有する。積分回路303は、データ入力端子101Aと比較回路105との間に接続されている。積分回路303は、サンプリングクロックCLKsに基づき、データ入力端子101Aを介して入力される受信データDinのデータエッジの値Dseを積分して出力する。このように、実施の形態3のCDR回路300では、サンプリング回路302で受信データDinのデータセンタの値をサンプリングするため、サンプリングクロックCLKsの立ち上がりのタイミングは、受信データDinのデータセンタに一致するように位相調整回路308によって位相が調整される。パターンフィルタ310は、デマルチプレクサ210の出力に含まれるデータのパターンを検出する。パターンフィルタ310は、受信データDinのデータエッジを積分する積分回路303によって振幅特性のばらつき、又は、位相追従精度の低下が生じないようにするために、位相検出回路206の入力側に設けられている。パターンフィルタ310は、例えば、0101のように、受信データDinが高周波になるパターンはマスクフィルタして、それ以外のデータパターンの受信データDinの位相を検出する。ここで、図19を用いて、積分回路303による受信データDinのデータエッジの値Dseの積分について説明する。図19は、実施の形態3のCDR回路300の積分回路303が受信データのデータエッジの値を積分する際における受信データ、サンプリングクロックのエッジ、及び積分値の関係を模式的に示す図である。例えば、図19の実線で示すように、0、1、0、0という受信データDinが積分回路303に入力されるとする。1UIは、受信データDinのユニットインターバルUnitIntervalを示す。実施の形態3では、サンプリングクロックCLKsのエッジ立ち上がりのタイミングは、受信データDinのデータセンタに一致するように位相調整回路108によって調整される。このため、サンプリングクロックCLKsのエッジ同士の間の積分期間1~3で1UIを積分期間とする積分を行うと、受信データDinが1と0に跨る積分期間2における積分値は、1UIのデータエッジの値1と0の中間値となる。ここで、図19には、積分期間が受信データの1周期の長さと等しい場合を示すが、実施の形態3のように積分回路303が受信データDinのデータエッジの値を積分する場合は、積分回路303の積分期間は受信データDinの1周期の逓数倍の長さと等しければよい。すなわち、積分期間は、1UIの逓数倍の期間であればよく、1UIに限られない。これは、受信データDinのデータエッジを積分する場合は、複数のUIで規定される期間にわたって積分を行っても、データエッジの積分値を得ることができるからである。図19には、受信データDinのアイパターンに積分値を重ねて示すが、積分値は受信データDinの1UIのデータエッジの値として求まる。実施の形態3では、図19に示すように、積分回路303で受信データDinのデータエッジの値を積分する。以上のような実施の形態3のCDR回路300は、実施の形態1、2のCDR回路100、200と同様に、受信データDinの1ビットに対して2回サンプリングを行う2x型の動作が可能である。この際に、比較例1のように4組の差動クロックを用いる必要はなく、比較例1のCDR回路10と同様に、2組の差動クロックを用いればよい。従って、実施の形態3のCDR回路300は、クロックの数を増やすことなく、サンプリングレートを増大することができる。また、位相調整回路108図13参照は、1x型の動作を行うための比較例1の位相調整回路27図4参照と同様に小規模であり、消費電力も少ない。このため、省電力化と回路規模の小型化を図ることができる。また、実施の形態3のCDR回路300は、データ出力端子101Bから出力される出力データDoutの周波数を、実施の形態3のCDR回路300のデータ出力端子101Bから出力される出力データDoutの周波数の半分にすることができる。以上、本発明の例示的な実施の形態1乃至3のCDR回路、受信回路、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。以上の実施の形態に関し、さらに以下の付記を開示する。付記1クロック信号に基づいて、入力データのデータセンタ又はデータエッジのいずれか一方の値を積分する積分回路と、前記クロック信号に基づいて前記入力データのデータセンタ又はデータエッジのいずれか他方の値をサンプリングするサンプリング回路と、前記積分回路の積分値のデータ値を判定する第1判定部と、前記サンプリング回路のサンプリング値のデータ値を判定する第2判定部と、前記第1判定部及び前記第2判定部によって判定されるデータ値に基づき、前記入力データの位相情報を検出する位相検出部と、前記位相情報に応じて、前記入力データの位相に追従するようにリファレンスクロック信号の位相を調整して、前記クロック信号として出力する位相調整部とを含む、CDR回路。付記2前記第1判定部又は前記第2判定部は、判定帰還等化回路である、付記1記載のCDR回路。付記3前記積分回路が前記入力データのデータセンタの値を積分する場合は、前記積分回路の積分時間は前記入力データの1周期の長さと等しい、付記1又は2記載のCDR回路。付記4前記積分回路が前記入力データのデータエッジの値を積分する場合は、前記積分回路の積分時間は前記入力データの1周期の逓数倍の長さと等しい、付記1又は2記載のCDR回路。付記5前記積分回路及び前記サンプリング回路を複数組含むとともに、前記クロック信号はインターリーブ形式のクロック信号であり、前記複数組の積分回路及びサンプリング回路の各組は、それぞれ、前記インターリーブ形式のクロックに基づき、積分値及びサンプリング値をインターリーブ形式で出力する、付記1乃至4のいずれか一項記載のCDR回路。付記6前記第1判定部及び前記第2判定部と、前記位相検出部との間に、パターンフィルタを含む、付記1乃至5のいずれか一項記載のCDR回路。付記7付記1乃至6のいずれか一項記載のCDR回路と、前記CDR回路によって位相が調整されたクロック信号に基づき、前記入力データの処理を行う処理部とを含む、受信回路。付記8付記7記載の受信回路と、前記受信回路に入力される入力データの演算処理を行う演算処理回路とを含む、電子装置。