"シリアルデータバスと、第1周波数の第1クロック信号が伝送されるクロックバスとに接続されるシリアルインタフェース回路を備え、前記シリアルインタフェース回路は、前記第1クロック信号の1サイクルの期間内で2のN乗Nは1以上の整数個のデータを前記シリアルデータバスに順次送信し、前記第1クロック信号の1サイクルの期間内で2のN乗Nは1以上の整数個のデータを前記シリアルデータバスから順次受信する第1モードと、前記第1クロック信号の1サイクルの期間内で1個のデータを前記シリアルデータバスに送信し、前記第1クロック信号の1サイクルの期間内で1個のデータを前記シリアルデータバスから受信する第2モードとを備えることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記シリアルデータバス上のデータはNRZI信号であり、前記シリアルインタフェース回路は、前記第1クロック信号の連続する第1番目から第M番目Mは2以上の整数までのクロックサイクルで前記シリアルデータバスとの間で、順次、データの送信または受信を行い、前記第1番目のクロックサイクルでは前記第1モードで動作し、前記M番目のクロックサイクルでは前記第2モードで動作することを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記シリアルインタフェース回路は、前記クロックバスからの前記第1クロック信号を受けて、前記第1クロック信号と同じ前記第1周波数を持つ第2クロック信号と、前記第2クロック信号の2のN乗倍の周波数を持つ第3クロック信号とを生成する第1クロック生成回路と、前記第2モードの際には前記第2クロック信号を、前記第1モードの際には前記第3クロック信号をそれぞれ選択し、第1内部クロック信号として出力する第1選択回路と、前記シリアルデータバスとの間でデータの送信または受信を行う複数の第1フリップフロップ回路とを備え、前記第1内部クロック信号は、前記複数の第1フリップフロップ回路に供給されることを特徴とする半導体集積回路装置。請求項3記載の半導体集積回路装置において、前記シリアルデータバスおよび前記クロックバスは、SLIMbus登録商標規格に対応していることを特徴とする半導体集積回路装置。請求項4記載の半導体集積回路装置において、前記シリアルインタフェース回路は、自身が前記第1モードを備えていることを表す第1情報を保持し、前記第1情報は、SLIMbus登録商標規格で定められるメッセージチャネルで前記シリアルデータバスに読み出し可能となっていることを特徴とする半導体集積回路装置。請求項5記載の半導体集積回路装置において、前記シリアルインタフェース回路は、前記第1クロック信号の連続するK個Kは2以上の整数のクロックサイクルを1個のスロットとして、連続するJ個Jは2以上の整数のスロットの期間で前記シリアルデータバスとの間でデータの送信または受信を行い、前記J個のスロット内の最終スロットとなるJ番目のスロットでは前記第2モードで動作し、1番目のスロットからJ-1番目のスロットでは前記第1モードで動作することを特徴とする半導体集積回路装置。請求項6記載の半導体集積回路装置において、前記半導体集積回路装置は、さらに、前記シリアルインタフェース回路で受信したデータを無線通信用の周波数帯にアップコンバートする第1周波数変換回路と、無線通信用の周波数帯を持つデータを所定の周波数帯にダウンコンバートし、前記シリアルインタフェース回路に向けて出力する第2周波数変換回路とを有することを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記シリアルインタフェース回路は、前記第1周波数を持つ第4クロック信号と、前記第4クロック信号の2のN乗倍の周波数を持つ第5クロック信号とを生成する第1クロック生成回路と、前記第2モードの際には前記第4クロック信号を、前記第1モードの際には前記第5クロック信号をそれぞれ選択し、第2内部クロック信号として出力する第2選択回路と、前記シリアルデータバスとの間でデータの送信または受信を行う複数の第2フリップフロップ回路とを備え、前記第4クロック信号は、前記第1クロック信号として前記クロックバスに出力され、前記第2内部クロック信号は、前記複数の第2フリップフロップ回路に供給されることを特徴とする半導体集積回路装置。NRZI信号が伝送されるシリアルデータバスと、第1周波数の第1クロック信号が伝送されるクロックバスとに接続されるシリアルインタフェース回路を備え、前記シリアルインタフェース回路は、前記第1クロック信号と同じ前記第1周波数を持つ第2クロック信号と、前記第2クロック信号の2のN乗倍Nは1以上の整数の周波数を持つ第3クロック信号とを生成する第1クロック生成回路と、内部状態を第1モードか第2モードに設定する制御回路と、前記第1モードの際には前記第3クロック信号を、前記第2モードの際には前記第2クロック信号をそれぞれ選択し、内部クロック信号として出力する選択回路と、前記シリアルデータバス上のデータを前記内部クロック信号の立ち上がりエッジ立ち下がりエッジの一方となる第1エッジでラッチする第1フリップフロップ回路と、所定の送信データと前記第1フリップフロップ回路の出力との排他的論理和演算を行う第1演算回路と、前記第1演算回路の出力を前記内部クロック信号の立ち上がりエッジ立ち下がりエッジの他方となる第2エッジでラッチし、前記シリアルデータバスに向けて送信する第2フリップフロップ回路と、前記第1フリップフロップ回路の出力を前記内部クロック信号の前記第1エッジでラッチする第3フリップフロップ回路と、前記第1フリップフロップ回路の出力と前記第3フリップフロップ回路の出力との排他的論理和演算を行うことで受信データを復元する第2演算回路とを有することを特徴とする半導体集積回路装置。請求項9記載の半導体集積回路装置において、前記シリアルインタフェース回路は、前記第1クロック信号の連続する第1番目から第M番目Mは2以上の整数までのクロックサイクルで前記シリアルデータバスとの間で、順次、データの送信または受信を行い、前記制御回路は、前記第1番目のクロックサイクルでは前記第1モードに設定し、前記M番目のクロックサイクルでは前記第2モードに設定することを特徴とする半導体集積回路装置。請求項10記載の半導体集積回路装置において、前記シリアルデータバスおよび前記クロックバスは、SLIMbus登録商標規格に対応していることを特徴とする半導体集積回路装置。請求項11記載の半導体集積回路装置において、前記シリアルインタフェース回路は、前記第1クロック信号の連続するK個Kは2以上の整数のクロックサイクルを1個のスロットとして、連続するJ個Jは2以上の整数のスロットの期間で前記シリアルデータバスとの間でデータの送信または受信を行い、前記制御回路は、前記J個のスロット内の最終スロットとなるJ番目のスロットでは前記第2モードに設定し、1番目のスロットからJ-1番目のスロットでは前記第1モードに設定することを特徴とする半導体集積回路装置。シリアルデータバスと、第1周波数の第1クロック信号が伝送されるクロックバスと、前記シリアルデータバスおよび前記クロックバスに接続される第1シリアルインタフェース回路を含んだ第1デバイスと、前記シリアルデータバスおよび前記クロックバスに接続される第2シリアルインタフェース回路を含んだ第2デバイスと、前記シリアルデータバスおよび前記クロックバスに接続される第3シリアルインタフェース回路を含んだ第3デバイスとを備え、前記第1シリアルインタフェース回路は、前記クロックバスに前記第1クロック信号を供給し、前記第2および前記第3シリアルインタフェース回路は、前記クロックバスから前記第1クロック信号が供給され、前記第1および前記第2シリアルインタフェース回路は、前記第1クロック信号の1サイクルの期間内で2のN乗Nは1以上の整数個のデータを前記シリアルデータバスに順次送信し、前記第1クロック信号の1サイクルの期間内で2のN乗Nは1以上の整数個のデータを前記シリアルデータバスから順次受信する第1モードと、前記第1クロック信号の1サイクルの期間内で1個のデータを前記シリアルデータバスに送信し、前記第1クロック信号の1サイクルの期間内で1個のデータを前記シリアルデータバスから受信する第2モードとを有し、前記第1シリアルインタフェース回路は、前記第2シリアルインタフェース回路との間で通信を行う際には少なくとも一部の期間にて前記第1モードで動作することを特徴とする通信システム。請求項13記載の通信システムにおいて、前記第3シリアルインタフェース回路は、前記第1モードを備えずに前記第2モードを備え、前記第1シリアルインタフェース回路は、前記第3シリアルインタフェース回路との間で通信を行う際には常に前記第2モードで動作することを特徴とする通信システム。請求項13記載の通信システムにおいて、前記シリアルデータバスおよび前記クロックバスは、SLIMbus登録商標規格に対応していることを特徴とする通信システム。請求項15記載の通信システムにおいて、前記第2シリアルインタフェース回路は、前記クロックバスからの前記第1クロック信号を受けて、前記第1クロック信号と同じ前記第1周波数を持つ第2クロック信号と、前記第2クロック信号の2のN乗倍の周波数を持つ第3クロック信号とを生成する第1クロック生成回路と、前記第2モードの際には前記第2クロック信号を、前記第1モードの際には前記第3クロック信号をそれぞれ選択し、第1内部クロック信号として出力する第1選択回路と、前記シリアルデータバスとの間でデータの送信または受信を行う複数の第1フリップフロップ回路とを備え、前記第1内部クロック信号は、前記複数の第1フリップフロップ回路に供給され、前記第1シリアルインタフェース回路は、前記第1周波数を持つ第4クロック信号と、前記第4クロック信号の2のN乗倍の周波数を持つ第5クロック信号とを生成する第2クロック生成回路と、前記第2モードの際には前記第4クロック信号を、前記第1モードの際には前記第5クロック信号をそれぞれ選択し、第2内部クロック信号として出力する第2選択回路と、前記シリアルデータバスとの間でデータの送信または受信を行う複数の第2フリップフロップ回路とを備え、前記第4クロック信号は、前記第1クロック信号として前記クロックバスに出力され、前記第2内部クロック信号は、前記複数の第2フリップフロップ回路に供給されることを特徴とする通信システム。請求項16記載の通信システムにおいて、前記第2シリアルインタフェース回路は、自身が前記第1モードを備えていることを表す第1情報を保持し、前記第1シリアルインタフェース回路は、SLIMbus登録商標規格で定められるメッセージチャネルを用いて前記第1情報を前記シリアルデータバスを介して読み取ることを特徴とする通信システム。請求項16記載の通信システムにおいて、前記シリアルデータバス上のデータはNRZI信号であり、前記第1シリアルインタフェース回路は、前記第1クロック信号の連続するK個Kは2以上の整数のクロックサイクルを1個のスロットとして、連続するJ個Jは2以上の整数のスロットの期間で、前記第2シリアルインタフェース回路を対象として前記シリアルデータバスを介した通信を行い、前記J個のスロット内の最終スロットとなるJ番目のスロットでは前記第2モードで動作し、1番目のスロットからJ-1番目のスロットでは前記第1モードで動作することを特徴とする通信システム。請求項16記載の通信システムにおいて、前記シリアルデータバス上のデータはNRZI信号であり、前記第1シリアルインタフェース回路は、前記第1クロック信号の連続するK個Kは2以上の整数のクロックサイクルを1個のスロットとして、連続するJ個Jは2以上の整数のスロットの期間で、前記第2シリアルインタフェース回路を対象として前記シリアルデータバスを介した通信を行い、続いて、I個Iは1以上の整数のスロットの期間で前記第3シリアルインタフェース回路を対象として前記シリアルデータバスを介した通信を行い、前記J個のスロット内の最終スロットとなるJ番目のスロットと前記I個のスロット内の最初のスロットとなる1番目のスロットとの間に1個以上の空きスロットが確保できる場合には、前記J個のスロットの期間にて前記第1モードで動作することを特徴とする通信システム。例えば、携帯電話機向けの通信規格として、非特許文献1および特許文献2に記載されているようなSLIMbus登録商標規格が知られている。SLIMbus登録商標規格は、主に、携帯電話機内における音声信号の送受信等を用途として定められたシリアル通信規格であり、他の通信規格に比べ、転送レートが低く抑えられているのが特徴となっている。具体的には、アイソクロナス転送を基本プロトコルとして、クロック配線とデータ配線の2本の配線を用いて最速で28.8Mbpsのデータ転送速度を実現する。携帯電話機の小型化等を図るためには、シリアル通信を行う回路ブロックの大部分にSLIMbus登録商標規格を適用することが望まれる。ただし、当該回路ブロックの中には、無線LANLocalAreaNetworkやBluetooth登録商標等の処理を担う回路ブロックが含まれ得る。無線LANやBluetooth登録商標では、近年、例えば百Mbps等のように帯域が大幅に向上しており、SLIMbus登録商標規格の速度性能を超えてしまう場合がある。このため、SLIMbus登録商標規格の拡張によって帯域を向上させることが望まれる。帯域を向上させる最も単純な方式は、クロック周波数を上げることである。しかしながら、クロック周波数を上げると、既存のSLIMbus登録商標規格対応のデバイスに対して下位互換性が保てなくなる恐れがある。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、SLIMbus登録商標規格等に対応した半導体集積回路装置およびそれを備えた通信システムにおいて、規格の下位互換性を保ちつつ、データ転送速度を向上させることにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による半導体集積回路装置は、シリアルデータバスDATと、第1周波数の第1クロック信号が伝送されるクロックバスCLKとに接続されるシリアルインタフェース回路SLMBIFを備える。ここで、当該シリアルインタフェース回路は、第1モードDDRモード等と第2モードSDRモードを有する。第1モードでは、第1クロック信号CLKの1サイクルの期間内で2のN乗Nは1以上の整数個のデータをシリアルデータバスに順次送信し、また、第1クロック信号の1サイクルの期間内で2のN乗Nは1以上の整数個のデータをシリアルデータバスから順次受信する。一方、第2モードでは、第1クロック信号CLKの1サイクルの期間内で1個のデータをシリアルデータバスに送信し、また、第1クロック信号の1サイクルの期間内で1個のデータをシリアルデータバスから受信する。このような構成を用いることで、クロックバスのクロック周波数は変えずに、シリアルデータバスおよびクロックバスを介した通信相手が第1モードに対応する場合には第1モードを用いて高速な通信を行うことができ、第1モードに対応しない場合には第2モードを用いて低速な通信を行うことが可能になる。その結果、SLIMbus登録商標規格等の下位互換性を保ちつつ、データ転送速度の向上が実現可能になる。また、本実施の形態による半導体集積回路装置は、より具体的には、前述したシリアルデータバスDATがNRZI信号を伝送し、前述したシリアルインタフェース回路SLMBIFが、第1クロック生成回路と、制御回路と、選択回路と、第1~第3フリップフロップ回路と、第1および第2演算回路とを有している。第1クロック生成回路CKGH,CKGSは、第1クロック信号CLKと同じ第1周波数を持つ第2クロック信号と、第2クロック信号の2のN乗倍Nは1以上の整数の周波数を持つ第3クロック信号とを生成する。制御回路DSRCTLは、内部状態を第1モードDDRモード等か第2モードSDRモードに設定する。選択回路SELは、第1モードの際には第3クロック信号を、第2モードの際には第2クロック信号をそれぞれ選択し、内部クロック信号CKとして出力する。第1フリップフロップ回路FF3は、シリアルデータバスDAT上のデータを内部クロック信号の立ち上がりエッジ立ち下がりエッジの一方となる第1エッジでラッチする。第1演算回路EOR1は、所定の送信データTXDATと第1フリップフロップ回路の出力との排他的論理和演算を行う。第2フリップフロップ回路FF1は、第1演算回路の出力を内部クロック信号の立ち上がりエッジ立ち下がりエッジの他方となる第2エッジでラッチし、シリアルデータバスに向けて送信する。第3フリップフロップ回路FF4は、第1フリップフロップ回路の出力を内部クロック信号の第1エッジでラッチする。第2演算回路EOR2は、第1フリップフロップ回路の出力と第3フリップフロップ回路の出力との排他的論理和演算を行うことで受信データRXDATを復元する。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、半導体集積回路装置およびそれを備えた通信システにおいて、SLIMbus登録商標規格等の下位互換性を保ちつつ、データ転送速度の向上が実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いる場合があるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《SLIMbus登録商標規格の概要》まず、本発明の前提となるSLIMbus登録商標規格の概要について説明を行う。ただし、本実施の形態による半導体集積回路装置および通信システムは、必ずしもSLIMbus登録商標規格に限定されるものではなく、それに類するシリアル通信規格に対しても同様に適用可能である。図17aは、本発明の実施の形態1による通信システム携帯電話システムにおいて、SLIMbus登録商標規格を適用した場合の一部の概略構成例を示すブロック図であり、図17bは、図17aの比較例であり、SLIMbus登録商標規格を適用しない場合のブロック図である。図17bに示す携帯電話システムは、例えば、1個の半導体チップで構成されたシステムLSISOCと、それに接続される複数の外部部品WLANBK’,BTBK’,CP,SPKBK1’,SPKBK2’,MICBK’を備えている。WLANBK’は例えば無線LANLocalAreaNetwork用のアンテナ等を含んだ外部部品であり、BTBK’は例えばBluetooth登録商標用のアンテナ等を含んだ外部部品である。CPは、シリアル通信機能を備えた外部部品例えばICカード等である。SPKBK1’,SPKBK2’は、それぞれ、例えば着信用、音声用のスピーカ等を含んだ外部部品であり、MICBK’はマイク等を含んだ外部部品である。SOCは、互いにバスBSで接続されたプロセッサユニットCPU、ダイレクトメモリアクセスコントローラDMAC、および複数の制御回路WLANCT,BTCT,SCI,SPKCT1,SPKCT2,MICCTを備える。WLANCTは、無線LAN用の制御回路であり、例えば、SOCの外部端子を介して外部部品WLANBK’との間で高周波信号例えば2.4GHz帯等の送受信を行う。BTCTは、Bluetooth登録商標用の制御回路であり、例えば、SOCの外部端子を介して外部部品BTBK’との間で高周波信号例えば2.4GHz帯等の送受信を行う。SCIは、シリアル通信用の制御回路インタフェース回路であり、SOCの外部端子を介して外部部品CPとの間でシリアル通信を行う。SPKCT1,SPKCT2は、音声出力用の制御回路であり、所定の音声情報に基づいてSOCの外部端子を介してSPKBK1’,SPKBK2’をそれぞれ駆動する。MICCTは、音声入力用の制御回路であり、MICBK’からの音声信号をSOCの外部端子を介して受け、所定の信号処理を行う。図17bの例のように、無線LAN対応やBluetooth登録商標対応等といった携帯電話システムの多機能化が進むと、システムLSISOCの外部端子数が増加し、これに伴い携帯電話システムの小型化が困難となる恐れがある。そこで、図17aに示すようにSLIMbus登録商標規格を適用することが有益となる。図17aに示す携帯電話システムは、例えば、1個の半導体チップで構成されたマイクロコンピュータMCUと、MCUとの間でSLIMバスSLMBSを介して接続される複数の外部部品WLANBK,BTBK,CP,SPKBK1,SPKBK2,MICBKを備えている。WLANBKは、例えば無線LAN用のアンテナや高周波信号処理チップWLANICを備え、WLANICは、例えばベースバンド帯と高周波数帯例えば2.4GHz帯等との間の周波数変換や変調復調処理等を行う回路と、SLIMバス用のインタフェース回路等を備える。BTBKは、例えばBluetooth登録商標用のアンテナや高周波信号処理チップBTICを備え、BTICは、例えばベースバンド帯と高周波数帯例えば2.4GHz帯等との間の周波数変換や変調復調処理等を行う回路と、SLIMバス用のインタフェース回路等を備える。CPは、所定の機能を持つ回路に加えてSLIMバス用のインタフェース回路を備える。SPKBK1,SPKBK2は、それぞれ、スピーカとその制御チップSPKIC1,SPKIC2を備え、SPKIC1,SPKIC2のそれぞれは、ディジタルアナログ変換回路やアンプ回路等に加えてSLIMバス用のインタフェース回路を備える。MICBKは、マイクとその制御チップMICICを備え、MICICは、アナログディジタル変換回路やアンプ回路等に加えてSLIMバス用のインタフェース回路を備える。MCUは、互いにバスBSで接続されたプロセッサユニットCPU、ダイレクトメモリアクセスコントローラDMAC、およびSLIMバス用のインタフェース回路SLMBIF等を備える。SLMBIFは、前述した外部のSLIMバスSLMBSに接続され、SLMBSとMCU内部のBSとの間のプロトコル変換等を行う。ここで、SLMBSは、シリアル通信を行うための1本のクロック配線クロック信号CLKと1本のデータ配線データ信号DATを備える。したがって、図17aに示すような構成例を用いることで、図17bの場合と比較してMCUの外部端子数を削減できる。MCUの外部端子は、電気的な接続を確保するために、ある程度の物理的大きさが必要であるため、この外部端子の削減は、システム全体の小型化に有効である。例えば携帯電話システムの多機能化等が進むほど、この外部端子の削減に伴い、システム全体の小型化が図り易くなる。図18は、図17aにおいて、そのSLIMバス上を流れるフレームの構造例を示す説明図である。SLIMバスSLMBS上では、図18ならびに前述した非特許文献1に示されるように、連続する192のスロットSLTから構成されるフレームFRMと呼ばれる単位でデータ転送が行われる。図18に示すように、1個のスロットSLTは、クロック信号CLKの1サイクル期間のデータ信号DATを1個のセルCLとして、例えば4個実際には可変設定可能のセルCL0~CL3によって構成される。また、連続する複数個この例では8個であるが実際には可変設定可能のスロットSLTによってサブフレームSFRMが構成される。時系列的に見ると、図18に示すように、スロット[0]、スロット[1]、...、スロット[191]の順番でシリアルデータ転送が行われる。ここで、各サブフレームSFRM内では、前半の複数個ここでは2個のSLTが制御情報の送受信で用いられるコントロール領域CTLSPに割り当てられ、後半の複数個ここでは6個のSLTがデータ情報の送受信で用いられるデータ領域DATSPに割り当てられる。データ転送を行う際には、予めCTLSP内に存在する所定のチャネルメッセージチャネルと呼ばれるを用いてDATSP中にチャネルが確立される。そして、送信側受信側は、当該チャネルの情報を共有した状態で各チャネル固有のタイミングに基づいてデータの送受信を行う。チャネルは、セグメントと呼ばれる一連のスロットSLT群からなる。チャネルの確立に際しては、最初のセグメントがフレームFRMの先頭から何スロット目から開始するかセグメントオフセット、セグメント長は何スロットか、セグメントのインターバルは何スロットかなどが設定可能となっている。図18の例では、図17aにおける外部部品MICBKを送信側ソースと呼ばれるとしマイクロコンピュータMCUを受信側シンクと呼ばれるとするチャネルACH_Aと、MCUを送信側とし外部部品SPKBK2を受信側とするチャネルBCH_Bが確立されている。CH_Aの設定は、セグメントオフセット=5、セグメント長=2、セグメントインターバル=16であり、CH_Bの設定は、セグメントオフセット=7、セグメント長=2、セグメントインターバル=64である。なお、コントロール領域CTLSP内には、フレーム同期用シンボルSLT[0]およびフレーム情報SLT[96]からなるフレーミングチャネルや、ガイドチャネルSLT[1]およびSLT[8]が含まれ、これ以外の箇所に前述したメッセージチャネルが割り当てられる。フレーム情報では、前述したサブフレーム長の設定等を含むフレームの形状が保持され、ガイドチャネルは、メッセージのステータスを共有する際等で使用される。図19aは、図17aにおいて、そのSLIMバス上の実際の動作波形の一例を示す図であり、図19bは、図19aの動作波形を用いて行われる調停機能の一例を表す説明図である。図19aに示すように、SLIMバスSLMBS上ではNRZINonReturntoZeroInvert信号を用いてデータ転送が行われる。データ送信時には、クロック信号CLKの立ち上がりエッジに同期してデータ配線DATに向けた出力が行われる。この際に、送信データTXDATが‘1’の場合にはDAT上のデータが反転駆動され、TXDATが‘0’の場合にはDAT上のデータが保持される。一方、データ受信時には、CLKの立ち下がりエッジに同期してDATの取り込みが行われる。この際に、前サイクルと比較してDAT上のデータが反転有りの場合には受信データRXDATが‘1’と判定され、DAT上のデータが反転無しの場合にはRXDATが‘0’と判定される。SLIMbus登録商標規格では、SLIMバスSLMBS上の各デバイスは、前述したメッセージチャネルを用いてメッセージの送信を行うことが可能となっている。この際に複数のデバイスから同時にメッセージが送信されないようにするため、SLIMbus登録商標規格では、図19bに示すように、前述したNRZI信号とワイヤードOR論理の組合せを利用した調停機能が備わっている。調停動作の全体制御は、バス制御を担うアクティブマネージャと呼ばれるデバイスによって行われ、当該デバイスは、通常、図17aのMCUに割り当てられる。図19bにおいて、INT_MCUは、MCUに向けた割り込み信号に該当し、INT_DEVa~INT_DEVxは、図17aにおける各外部部品WLANBK,BTBK,...に該当する各デバイスによって生成される割り込み信号にそれぞれ該当する。ここで、メッセージを送信したいデバイスは、割り込み信号として自身に割り当てられた固有の識別番号をデータ配線DAT上にシリアルに送信する。例えば、INT_DEVa識別番号を010、INT_DEVb識別番号を011として、これらが1番目のビットここでは右端とするから順に同時送信される場合を想定する。この場合、1番目のビットではINT_DEVbによってDATの反転駆動が行われ、2番目のビットではINT_DEVa,INT_DEVbによってDATの反転駆動が行われ、3番目のビットではDATの保持動作が行われる。その結果、INT_MCUの論理値としては011が得られ、INT_DEVbに対応するデバイスにメッセージの送信権が与えられることになる。すなわち、例えば各識別番号を000~111とした場合、111が最も優先順位が高く、次いで110、101、...、000の順に優先順位が定められることになる。図20は、図17aにおいて、SLIMバス上のホストデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。図21は、図17aにおいて、SLIMバス上のスレーブデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。ホストデバイスは、アクティブフレーマと呼ばれ、バス上にクロック信号を供給し、フレーム構造を形成するデバイスである。当該デバイスは、適宜変更可能であるが、通常、図17aのMCUに割り当てられる。スレーブデバイスは、ノンアクティブフレーマと呼ばれ、バスを介してクロック信号が供給され、当該クロック信号に同期して動作するデバイスである。当該デバイスは、バス上のホストデバイス以外のデバイスであり、例えば、図17aにおけるMCU以外のデバイスに該当する。図20に示すインタフェース回路SLMBIFHostは、フリップフロップ回路FF1~FF5と、出力バッファ回路OBF1,OBF2と、入力バッファ回路IBF1と、EXOR排他的論理和演算回路EOR1,EOR2と、バス保持回路BSKPを備える。まず、送信系に関する構成を説明する。IBF1は、SLIMバスSLMBS上のデータ配線DATを入力としてFF3に出力を行う。FF3は、当該デバイス内部で生成した内部クロック信号CKの立ち下がりエッジに同期してIBF1の出力を取り込む。EOR1は、FF3の出力と送信データTXDATのEXOR演算を行う。FF1は、内部クロック信号CKの立ち上がりエッジに同期してEOR1の出力を取り込む。FF2は、当該CKの立ち上がりエッジに同期して出力イネーブル信号OEを取り込む。OBF1は、FF2の出力すなわちOEに応じて活性状態非活性状態が制御され、活性状態すなわちOEがイネーブル状態の際にはFF1の出力をSLIMバスSLMBS上のデータ配線DATに送信し、非活性状態すなわちOEがディスエーブル状態の際には当該送信を行わない。OBF2は、当該CKをSLMBS上のクロック配線CLKに供給する。BSKPは、DATの論理レベルの保持を行う。このように、DATのデータをCKの立ち下がりエッジで取り込み、当該データとTXDATのEXOR演算を行い、その演算結果を次の立ち上がりエッジでDATに送出することで、図19aに示したように、DAT上にNRZI信号を出力することが可能になる。次に、受信系に関する構成を説明する。FF4は、前述したFF3の出力信号を内部クロック信号CKの立ち下がりエッジに同期して取り込む。EOR2は、FF3の出力とFF4の出力のEXOR演算を行う。FF5は、EOR2の出力をCKの立ち上がりエッジで取り直し、受信データRXDATを出力する。このように、現サイクルにおけるDATのデータとその前サイクルにおけるDATのデータとをそれぞれCKの立ち下がりエッジで取り込み、そのEXOR演算を行うことで、図19aに示したように、DAT上のNRZI信号から受信データ論理値を判別することが可能になる。一方、図21に示すインタフェース回路SLMBIFSlaveは、前述した図20における出力バッファ回路OBF2が入力バッファ回路IBF2に置き換わった構成を備えている。これ以外の構成に関しては図20と同様であるため、詳細な説明は省略する。IBF2は、SLIMバスSLMBS上のクロック配線CLKを入力として、内部クロック信号CKを出力する。そして、図20の場合と同様に、フリップフロップ回路FF1~FF5は、当該CKに同期して動作を行う。《本実施の形態による通信システムの全体構成》図1は、本発明の実施の形態1による通信システムにおいて、その構成の一例を示す概略図である。図1に示す通信システムRFSYSは、例えば携帯電話システムとなっており、配線基板例えばセラミック基板MBDと、外部部品SPKBK1,SPKBK2,MICBKと、ケーブルCBLと、アンテナANT1~ANT4を備えている。MBD上には、複数の半導体チップ半導体集積回路装置又はデバイスMCU,WLANIC,BTIC,SCIIC,MEMSIC,MODIC,PWIC,GPSIC,NFCICが実装され、各半導体チップはMBD上の配線パターンによって形成されたSLIMバスSLMBSによって互いに接続されている。SLMBSは、クロック配線CLKとデータ配線DATを持つ。各半導体チップは、共通して、SLMBSとの接続部分にSLIMバス用インタフェース回路SLMBIFを備える。MCUは、マイクロコンピュータ等であり、バスBSによって接続されたプロセッサユニットCPUおよびSLIMバス用インタフェース回路SLMBIFを備える。MODICは、GSMGlobalSystemforMobileCommunicationsやW-CDMAWidebandCodeDivisionMultipleAccess等を代表とする携帯電話用の高周波信号処理チップであり、SLMBSと外部のANT1との間のデータの送受信を担う。図2は、図1の通信システムにおける携帯電話用高周波信号処理チップの主要部の概略構成例を示すブロック図である。図2に示す高周波信号処理チップMODICは、SLIMバス用インタフェース回路SLMBIF2に加えて、ADC、DAC、FLT/PGA、MIX_TX,MIX_RX、VCO_TX,VCO_RX、PA、LNA、ANTSW/DPX等を備えている。ADCはアナログディジタル変換回路であり、DACはディジタルアナログ変換回路である。FLTはフィルタ回路であり、PGAはプログラマブルゲインアンプ回路である。MIX_TX,MIX_RXは、それぞれ送信用、受信用のミキサ回路であり、VCO_TX,VCO_RXは、それぞれ送信用、受信用の発振回路である。PAはパワーアンプ回路であり、LNAは低雑音増幅回路である。ANTSWはアンテナスイッチ回路であり、DPXはデュプレクサ回路である。このような構成例において、送信動作時には、まず、SLMBIF2がSLMBSを介して送信データとなるディジタル信号を取得し、DACが当該ディジタル信号をアナログ信号に変換する。次いで、MIX_TXは、DACの出力信号をVCO_TXからの局部発振信号を用いて所定の高周波数帯例えば850MHz帯や2GHz帯等にアップコンバート周波数変換し、また、加えて直交変調IQ変調等を行う。PAは、このMIX_TXからの出力信号を増幅し、ANTSWおよび/又はDPXを介してANT1に送出する。一方、受信動作時には、まず、ANT1によって受信された高周波信号がANTSWおよび/又はDPXを介してLNAに入力され、LNAによって増幅される。次いで、MIX_RXは、LNAの出力信号をVCO_RXからの局部発振信号を用いてベースバンド帯にダウンコンバート周波数変換し、また、加えて直交復調IQ復調等を行う。続いて、FLT/PGAは、MIX_RXの出力信号に対して不要な高調波成分の除去や振幅調整等を行い、ADCは、FLT/PGAの出力信号をディジタル信号に変換する。SLMBIF2は、このディジタル信号を受信データとしてSLMBSに送出する。なお、ここでは、MODIC内にPAやANTSW/DPXを設けたが、これらは場合によってはMODICの外部に設けられることもある。図1において、WLANICは、無線LAN用の高周波信号処理チップであり、BTICは、Bluetooth登録商標用の高周波信号処理チップである。WLANICはSLMBSと外部のANT2との間で送受信を担い、BTICはSLMBSと外部のANT3との間の送受信を担う。これらの具体的な構成および動作は、前述したMODICの場合とほぼ同様である。ただし、実際には、変調復調方式や使用する周波数帯の違い等に応じて構成および動作に若干の違いが生じ得る。例えば、変調方式としてFSKFrequencyShiftKeyingを用いるような場合には、MIX_TXを備えずに、VCO_TXに対して直接変調を行った信号をPAに入力するような場合もある。GPSICは、GPS用の高周波信号処理チップであり、外部のANT4からの受信信号を処理してSLMBSに出力する。その具体的な構成および動作は、前述したMODICでの受信部分とほぼ同様である。ただし、実際には、復調方式や使用する周波数帯の違い等に応じて若干違いが生じ得る。SCIICは、例えば、JTAGコントローラ等のシリアル通信制御チップであり、SLMBSと外部のデバックポートDBGPTとの間の送受信プロトコル変換を担う。MEMSICは、各種センサ用の制御チップであり、SLMBSと外部のセンサ図示せずとの間の送受信を担う。PWICは、MBD上の各半導体チップに電源を供給する電源制御チップであり、例えば、SLMBSを介した命令に基づいて所定の半導体チップを対象に電源供給の遮断や復帰等を行う。NFCICは、小電力無線通信所謂RFIDRadioFrequencyIDentification用の制御チップであり、SLMBSからSLMBIFを介して入力されたデータをアンテナ図示せずを介して無線送信し、またアンテナで検知した受信データをSLMBIFを介してSLMBSに送出する。外部部品SPKBK1は、スピーカ制御チップSPKIC1を備えた着信用のスピーカ部品であり、外部部品SPKBK2は、スピーカ制御チップSPKIC2を備えた通話用のスピーカ部品である。外部部品MICBKは、マイク制御チップMICICを備えた通話用のマイク部品である。各半導体チップ半導体集積回路装置又はデバイスSPKIC1,SPKIC2,MICICは、前述した配線基板MBD上のSLMBSとの間で、SLIMバスを内蔵したケーブル例えばフラットケーブルCBLを介して互いにバス接続されている。そして、SPKIC1,SPKIC2,MICICは、共通して、このCBLとの接続部分にSLIMバス用インタフェース回路SLMBIFを備える。図3aは、図1の通信システムにおけるマイク部品の主要部の概略構成例を示すブロック図であり、図3bは、図1の通信システムにおけるスピーカ部品の主要部の概略構成例を示すブロック図である。図3aに示すマイク部品MICBKは、マイク制御チップMICICとマイクMICを備え、MICICは、SLIMバス用インタフェース回路SLMBIF3と、アナログディジタル変換回路ADCと、アンプ回路AMPを備えている。MICは入力された音声に応じた電気信号を発生し、AMPは当該電気信号を増幅する。ADCはAMPの出力信号をディジタル信号に変換し、SLMBIF3は当該ディジタル信号をCBL上のSLIMバスに送出する。図3bに示すスピーカ部品SPKBKは、図1のSPKBK1,SPKBK2にそれぞれ該当し、スピーカ制御チップSPKICとスピーカSPKを備えている。SPKICは、SLIMバス用インタフェース回路SLMBIF4と、音声処理回路ADPCMと、ディジタルアナログ変換回路DACと、アンプ回路AMPを備える。SLMBIF4は、CBLを介して入力されたディジタル信号を取り込み、ADPCMは、当該ディジタル信号例えば圧縮されたディジタル音声信号に対して伸張を行う。ADCは、ADPCMからのディジタル信号をアナログ信号に変換し、AMPは、当該アナログ信号を増幅してSPKを駆動する。図1~図3で述べたような構成例を用いると、図17でも述べたように、例えばマイクロコンピュータMCUの外部端子数を削減でき、配線基板MBD上でMCUと各半導体チップWLANIC、BTIC、SCIIC、...との間の接続配線を簡略化することができる。また、MCUMBDと外部部品SPKBK1,SPKBK2,MICBKとの間の接続配線も簡略化することができる。これらの結果、携帯電話システムの小型化が実現可能になる。しかしながら、特に、無線LANWLANICやBluetooth登録商標BTICでは、例えば数百Mbpsのデータ転送速度が必要とされる場合があり、また、携帯電話MODICにおいてもデータ速度の向上が飛躍的に進んでいる。その結果、SLIMbus登録商標規格で規定されている28.8Mbpsのデータ転送速度では速度性能が不足する恐れがあるため、SLIMbus登録商標規格の拡張が望まれる。この際に、例えば単純にSLIMバス上のクロック周波数を上げるような方式を用いると下位互換性が保てなくなる恐れがある。そこで、後述する本実施の形態によるSLIMバスの動作方式を用いることが有益となる。《本実施の形態によるSLIMバスの動作方式[1]》図4a、bは、図1の通信システムにおいて、そのSLIMバス上を流れるフレームの構造例を示す概念図である。図5は、図4a、bにそれぞれ対応するSLIMバス上の1スロット分の動作波形例を示す概略図である。図4a、bには、図18で説明したフレーム構造に対応する一部のフレーム構造が示されている。ここでは、データ領域DATSP内にチャネルACH_AとチャネルBCH_Bが確立された場合を例としており、各チャネルのセグメント長一連のスロット群の長さは共に3に設定されている。ここで、本実施の形態による通信システムは、SLIMバスの動作モードとして、図4aに示すようなSDRモードに加えて、図4bに示すようなDDRDoubleDataRateモードを備えていることが主要な特徴となっている。図4aに示すフレーム構造は、図18に示したフレーム構造と同様であり、図5のSDRモードに示すように、各スロットSLTが4個のセルCLによって構成され、各CLに1ビットのデータが割り当てられている。図5に示すSDRモードでは、図4aにおける1個のスロットスロットデータDA0が例示されており、DA0は4個のセルに対応して4ビットのセルデータDA0[3],DA0[2],DA0[1],DA0[0]を備える。一方、図4bに示すフレーム構造は、図18に示したフレーム構造を拡張したものであり、ここでは、チャネルACH_AがDDRモードで動作した場合を示している。図4bに示すフレーム構造は、図4aにおける1個のスロットスロットデータ例えばDA0内に2倍の情報例えばDA0a,DA0bが含まれる構造となっている。具体的には、図5のDDRモードに示すように、クロック信号CLKの両エッジを利用して1個のセルCL内に2ビットのデータが割り当てられる。図5に示すDDRモードでは、SDRモードにおけるセルデータDA0[3]が拡張セルデータDA0a[3],DA0b[3]に置き換わり、以降同様にして、SDRモードにおけるセルデータDA0[0]が拡張セルデータDA0a[0],DA0b[0]に置き換わっている。このような動作方式を用いると、図5に示すように、SLIMバス上のクロック信号CLKの周波数を上げることなく、データ信号DATの動作周波数をクロック周波数の2倍にすることで、SDRモード時と比べて2倍のデータ転送速度が実現可能になる。すなわち、ある期間のデータ領域DATSPに対応するSLIMバス上のデータ信号DATは、特定のデバイスソースデバイスとシンクデバイスのみで使用され、バス上の他のデバイスには影響を及ぼさない。一方、SLIMバス上のクロック信号CLKは、バス上の全デバイスに影響を及ぼす。そこで、この性質を利用して、SLIMバス上のクロック信号CLKの周波数は一定とし、DDRモードに対応したデバイス同士で通信を行う際には、例えばCLKに基づいて各デバイスの内部で2倍の内部クロック信号を生成し、当該内部クロック信号を用いてデータ信号DATのみの動作周波数を2倍とした状態でデータ送受信を行えばよい。具体的には、例えば前述した図20および図21において、各フリップフロップ回路FF1~FF5にクロック信号CLKの2倍の内部クロック信号を供給すればよい。また、例えば、DDRモードとSDRモードを兼ね備えたデバイスの通信相手がSDRモードにしか対応していないような場合には、共にSDRモードを用いて通信を行えばよい。これによって、SLIMbus登録商標規格上の下位互換性を維持した状態で、データ転送速度の高速化を図ることが可能になる。しかしながら、図19aで述べたように、SLIMバス上のデータ転送はNRZI信号を用いて行われる。このため、図4および図5で述べたような動作方式を用いると次のような事態が生じる恐れがある。図6は、図4および図5の動作方式に伴う問題点の一例を示す説明図である。図6では、デバイスADEVaがDDRモードを用いてSLIMバスにデータDA2の送信を行ったのち、続けて、デバイスBDEVbがSDRモードを用いてSLIMバス上にデータDB0の送信を行っている。すなわち、図6には図4bにおけるDA2bとDB0の繋ぎ目の部分が示されている。DEVaは、送信データTXDAT2a[2],2b[2],...,2a[0],2b[0]に応じて、クロック信号CLKの立ち上がりエッジと立ち下がりエッジに同期してデータ線DAT上にNRZI信号のデータDA2a[2],2b[2],...,2a[0],2b[0]を順に送出する。この際にセグメントの最終データDA2b[0]はCLKの立ち下がりエッジから出力される。一方、DEVbは、図20および図21でも述べたように、このDA2b[0]に伴うCLKの立ち下がりエッジを用いてDATのデータを取り込み、当該データと送信データTXDAT0[3]のEXOR演算結果に基づきセグメントの最初のデータDB0[3]を次のCLKの立ち上がりエッジでDATに送出する。しかしながら、このDATのデータの取り込みの際には、DEVaによるDA2b[0]の送出が行われているため、当該DATの取り込みデータは不定値Xとなり、DEVbによって正しいNRZI信号が送出できない恐れがある。なお、ここでは、送信動作を例に説明を行ったが、受信動作に関しても同様の問題が生じ得る。《本実施の形態によるSLIMバスの動作方式[2]》図7は、図4bの変形例であり、図1の通信システムにおいて、そのSLIMバス上を流れるフレームの構造例を示す概念図である。図6で述べたような問題を解決するため、図7に示すような動作方式を用いることが有益となる。図7の動作方式は、DDRモードのデバイスチャネルACH_Aに続いてSDRモードのデバイスチャネルBCH_Bが動作する際に、DDRモードにおける各セグメントの最終スロットデータDA2,DA5,DA8,...がSDRモードで送出されることが特徴となっている。これによって、SDRモードのデバイスが各セグメントの最初のデータDB0,DB3,DB6,...をクロック信号の立ち上がりエッジから送出する際に、その直前のクロック信号の立ち下がりエッジでデータ線DAT上のデータを正しく取り込むことが可能になる。また、図7から判るように、DDRモードにおいて最終スロットデータ以外はDDRモードで送出されるため、SDRモードのみを使用する場合と比べてデータ転送速度の向上が図れる。《SLIMバス用インタフェース回路の詳細》図8は、図1の通信システムにおいて、SLIMバス上のホストデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。図9は、図1の通信システムにおいて、SLIMバス上のスレーブデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。図20および図21で述べたように、必ずしも限定はされないが、ホストデバイスは代表的には図1のマイクロコンピュータMCUに該当し、スレーブデバイスは、図1におけるその他のデバイスWLANIC,BTIC,...,SPKIC2,MICICに該当する。図8に示すSLIMバス用インタフェース回路SLMBIFHostは、フリップフロップ回路FF1~FF5と、出力バッファ回路OBF1,OBF2と、入力バッファ回路IBF1と、EXOR排他的論理和演算回路EOR1,EOR2と、バス保持回路BSKPを備え、加えてクロック制御回路CKCTL1を備えている。すなわち、図20の構成例と比較すると、CKCTL1が加わり、またOBF2の入力元が変更された構成となっている。以下、図20と重複する部分に関しては簡単に説明を行うと共に、図20との相違点に着目して説明を行う。CKCTL1は、DDRSDRモード制御回路DSRCTLと、クロック生成回路CKGHと、セレクタ回路SELを備える。CKGHは、1倍のクロック信号のその2倍の周波数を持つクロック信号を生成する。DSRCTLは、DDRモードイネーブル信号DDRENのイネーブルアサートディスエーブルネゲートを制御する。SELは、DDRENがイネーブル状態の際ここでは‘1’の際にCKGHからの2倍のクロック信号を内部クロック信号CKとして出力し、DDRENがディスエーブル状態の際ここでは‘0’の際にCKGHからの1倍のクロック信号をCKとして出力する。OBF2は、DDRENに関わらず、CKGHからの1倍のクロック信号を入力として、それをSLIMバスSLMBS上のクロック配線CLKに供給する。送信動作の際には、SLMBS上のデータ配線DATのデータがCKの立ち下がりエッジでFF3に取り込まれ、当該データと送信データTXDATのEXOR演算が行われる。そして、このEXOR演算結果がCKの立ち上がりエッジでFF1に取り込まれ、OBF1を介してSLMBS上のDATに送出される。一方、受信動作の際には、前述したFF3の出力と、その前サイクルのFF3の出力すなわちFF4の出力とのEXOR演算が行われる。そして、このEXOR演算結果がCKの立ち上がりエッジでFF5に取り込まれ、受信データRXDATとなる。また、図9に示すインタフェース回路SLMBIFSlaveは、前述した図8におけるCKCTL1がクロック制御回路CKCTL2に置き換わり、更にOBF2が入力バッファ回路IBF2に置き換わった構成を備えている。これ以外の構成に関しては図8と同様であるため、詳細な説明は省略する。IBF2は、SLIMバスSLMBS上のクロック配線CLKを入力とする。CKCTL2は、CKCTL1のCKGHがクロック生成回路CKGSに置き換わり、加えてCKCTL1と同様のDDRSDRモード制御回路DSRCTLならびにセレクタ回路SELを備えている。CKGSは、前述したCKGHと異なり、IBF2の出力に基づいて、CLKと同じ周波数1倍を持つクロック信号と、その2倍の周波数を持つクロック信号を生成する。SELは、この1倍または2倍のクロック信号をDSRCTLからのDDRモードイネーブル信号DDRENに応じて選択し、内部クロック信号CKとして出力する。なお、特に限定はされないが、CKGH,CKGSは、例えばPLLPhaseLockedLoop回路等によって構成される。図10は、図8および図9のインタフェース回路における主要な動作例を示す波形図である。図10では、例えば、図7におけるDA0a~DA2周りに対応する図8および図9の動作波形例が示されている。また、この際の送信データTXDATは全て‘1’であるものとして説明を行う。図10において、1スロットSLT目は図7のDA0aDA0bに、2SLT目は図7のDA1aDA1bに、3SLT目は図7のDA2にそれぞれ対応する。図8および図9のDDRSDRモード制御回路DSRCTLは、図7で述べたように1SLT目および2SLT目をDDRモードで動作させるため、この期間でのDDRモードイネーブル信号DDRENを‘1’に制御し、また、3SLT目をSDRモードで動作させるため、この期間でのDDRENを‘0’に制御する。これに伴い、1SLT目および2SLT目では、SLIMバス上のクロック信号CLKの2倍の周波数を持つ内部クロック信号CKが生成され、3SLT目ではCLKと同じ周波数を持つCKが生成される。まず、送信動作について説明を行う。1SLT目において、内部クロック信号CKに同期して1番目のデータを送信する際には、予めフリップフロップ回路FF3を用いて、その前クロックサイクルC0におけるCKの立ち下がりエッジに同期してデータ配線DATのデータがラッチされる。そして、このFF3の出力と送信データTXDATとのEXOR演算結果が次のクロックサイクルC11SLT目の1番目のクロックサイクルにおけるCKの立ち上がりエッジに同期してDATに送出される。DDRモードでの連続する送信期間内においても同様に、例えば、1SLT目の3番目のクロックサイクルC3でデータを送信する際には、FF3によりその前クロックサイクルC2におけるCKの立ち下がりエッジに同期してDATのデータがラッチされる。そして、このFF3の出力と送信データTXDATとのEXOR演算結果が次のクロックサイクルC3におけるCKの立ち上がりエッジに同期してDATに送出される。次に受信動作について説明を行う。1SLT目において、CKに同期して1番目のデータを受信する際には、予めFF3を用いてその前クロックサイクルC0におけるCKの立ち下がりエッジに同期して前クロックサイクルC0のDATのデータがラッチされる。当該ラッチデータは、次のクロックサイクルC11SLT目の1番目のクロックサイクルにおけるCKの立ち下がりエッジに同期してFF4でラッチされる。更に、このC1では、FF3によって、CKの立ち下がりエッジに同期して現クロックサイクルC1のDATのデータがラッチされる。そして、この前クロックサイクルC0のラッチデータFF4の出力と現クロックサイクルC1のラッチデータFF3の出力とのEXOR演算結果がCKの次のクロックサイクルC21SLT目の2番目のクロックサイクルの立ち上がりエッジに同期して受信データRXDATとして内部に伝達される。DDRモードでの連続する受信期間内においても同様に、例えば、1SLT目の3番目のクロックサイクルC3でデータを受信する際には、FF3によりその前クロックサイクルC2におけるCKの立ち下がりエッジに同期してDATのデータがラッチされる。当該ラッチデータは、次のクロックサイクルC3におけるCKの立ち下がりエッジに同期してFF4でラッチされる。更に、このC3では、FF3によって、CKの立ち下がりエッジに同期して現クロックサイクルC3のDATのデータがラッチされる。そして、この前クロックサイクルC2のラッチデータFF4の出力と現クロックサイクルC3のラッチデータFF3の出力とのEXOR演算結果がCKの次のクロックサイクルC41SLT目の4番目のクロックサイクルの立ち上がりエッジに同期してRXDATとして内部に伝達される。ここで、図10の送信動作および受信動作では、前述したように3SLT目がSDRモードで動作している。したがって、この3SLT目に続いて別のデバイスがクロックサイクルCn1でデータ送信を行う際すなわち例えば図7のDB0を送信する際には、当該別のデバイスは、その前クロックサイクルCnにおいて自身の内部クロック信号CKの立ち下がりエッジに同期してデータ配線DATのデータを確実にラッチすることができる。すなわち、CnはSDRモードであるため、クロック信号CLKの立ち下がりエッジに同期したDATのデータ遷移は行われない。その結果、図6で述べたような問題を生じさせずに、データ転送速度の向上が図れる。なお、ここでは、各セグメントの最終スロット内の全クロックサイクルをSDRモードとしたが、原理的には、当該最終スロット内の最後のクロックサイクル図10のCnのみがSDRモードであればよい。ただし、SLIMbus登録商標規格に限れば、スロット単位でデータ処理が行われため、図10のように、1スロット内にDDRモードとSDRモードを混在させない動作方式とする方が望ましい。《SLIMバスの動作方式[2]の初期設定方法》図11は、図7の動作方式において、その初期設定コンフィグ方法の一例を示すフロー図である。SLIMbus登録商標規格では、図18で述べたように、コントロール領域CTLSP内のメッセージチャネルを用いて予め通信の初期設定コンフィグを行うことが可能となっている。そこで、本実施の形態では、ホストデバイスアクティブマネージャ代表的には図1のMCUがSLIMバス上の対象スレーブデバイス図1のMCU以外のデバイスに対してDDRモードに対応しているか否かを当該メッセージチャネルを用いて予め問い合わせ、その結果に基づいてチャネルの構築を行う。ここでは、前提として、ホストデバイスはDDRモードに対応しているものとし、各スレーブデバイスは、UserInformationElementと呼ばれる自身内部の設定ビットにDDRモードへの対応有無の情報を保持しているものとする。また、スレーブデバイスをDDRモードで動作させる際の命令として、NEXT_DDR_CHANNELメッセージが新たに設けられるものとする。更に、各スレーブデバイスはホストデバイスとの間でデータ送受信を行うものとする。図11において、ステップS201~S206からなるステップS200は、SLIMbus登録商標規格で一般的に行われるコンフィグフローであり、ステップS101~S104からなるステップS100は、本実施の形態の動作方式に伴い新たに追加されたものである。図11では、まず、ホストデバイスが、通信相手のスレーブデバイスに対してREQUEST_INFORMATIONメッセージを用いてUserInformationElementの送信命令を発行するS101。次いで、ホストデバイスは、対象スレーブデバイスからのUserInformationElementの情報を含むREPLAY_INFORMATIONメッセージを受信するS102。続いて、ホストデバイスは、S102の情報に基づいて、対象スレーブデバイスがDDRモードに対応しているか否かを判別するS103。ここで、DDRモードに対応している場合、ホストデバイスは対象スレーブデバイスに対してNEXT_DDR_CHANNELメッセージを送信したのちS201へ移行するS104。一方、DDRモードに対応していない場合は、そのままS201へ移行する。S201において、ホストデバイスは、対象スレーブデバイスに対して、CONNECT_SOURCE又はCONNECT_SINKメッセージを送信する。CONNECT_SOURCEメッセージを受信した対象スレーブデバイスはチャネル上でデータ送信動作を行い、CONNECT_SINKメッセージを受信した対象スレーブデバイスはチャネル上でデータ受信動作を行う。次いで、ホストデバイスは、対象スレーブデバイスに対して、NEXT_DEFINE_CHANNELメッセージを送信するS202。NEXT_DEFINE_CHANNELメッセージはチャネル番号を指示するためのものである。続いて、ホストデバイスは、対象スレーブデバイスに対して、NEXT_DEFINE_CONTENT又はCHANGE_CONTENTメッセージを送信するS203。これらのメッセージは、図18で述べたようなチャネル配置セグメントオフセット、セグメント長、セグメントインターバルを指示するためのものである。次いで、ホストデバイスは、対象スレーブデバイスに対して、NEXT_ACTIVATE_CHANNELメッセージを送信するS204。NEXT_ACTIVATE_CHANNELメッセージは、次のリコンフィグ境界で、チャネルをアクティブにすることデータ転送を開始することを指示するためのものである。その後、ホストデバイスと対象スレーブデバイスとの間でRECONFIG_NOWメッセージを送受信することでリコンフィグ境界フレームの境界厳密にはスーパーフレームと呼ばれる8フレーム群の境界が定められS205、チャネルが確立されるS206。これによって、例えば、前述したS104でNEXT_DDR_CHANNELメッセージを受信した対象スレーブデバイスは、S206で確立されたチャネルにおいてホストデバイスとの間で図7および図10に示したようなDDRモードを用いて通信を行う。一方、S104でNEXT_DDR_CHANNELメッセージを受信しなかった対象スレーブデバイスは、S206で確立されたチャネルにおいてホストデバイスとの間で通常のSDRモードを用いて通信を行う。このように、ステップS100のフローを追加することで、SLIMbus登録商標規格の下位互換性すなわちSDRモードを用いたデータ送受信動作ならびにそれに伴うコンフィグフローを維持した状態で、対象スレーブデバイスがDDRモードに対応する場合のみそれを用いることが可能になる。なお、ここでは、スレーブデバイスの通信相手をホストデバイスとしたが、勿論、他のスレーブデバイスに設定することも可能である。この場合、図11の場合と同様にして、ホストデバイスが双方のスレーブデバイスに対してDDRモードへの対応有無を問い合わせ、双方共に対応有りの場合に双方に対してNEXT_DDR_CHANNELメッセージを送信すればよい。以上、本実施の形態1の半導体集積回路装置および通信システムを用いることで、代表的には、SLIMbus登録商標規格等の下位互換性を保ちつつ、データ転送速度を向上させることが可能になる。実施の形態2本実施の形態2では、前述した図7の動作方式の変形例として、DDRモードのチャネルが連続する場合の動作方式について説明する。図12a、bは、本発明の実施の形態2による通信システムにおいて、そのSLIMバス上を流れるフレームのそれぞれ異なる構造例を示す概念図である。図13は、図12bの動作方式を用いた場合の図8および図9の詳細な動作例を示す波形図である。本実施の形態2による通信システムは、例えば前述した図1のような構成例を備え、その各デバイス半導体集積回路装置内に図8および図9に示したようなSLIMバス用インタフェース回路SLMBIFを備える。図12a、bに示すフレーム構造は、前述した図7のフレーム構造と比較して、チャネルBCH_Bに対してもDDRモードが適用されている点が異なっている。図12aに示すフレーム構造は、CH_BにおいてもチャネルACH_Aの場合と同様に、各セグメントの最終スロットDB2,DB5,DB8,...にSDRモードが適用されている。一方、図12bに示すフレーム構造は、CH_Bにおいては各セグメントの最終スロットDB2,DB5,DB8,...にSDRモードが適用されているが、CH_Aにおいては各セグメントの最終スロットに対してもDDRモードが適用されている。例えば、図10に示したように、DDRモードを適用するスロット期間においてのみDDRモードイネーブル信号DDRENをイネーブル状態にする場合を想定する。この場合、図12aにおいて、CH_B側の各セグメントの最初のデータ例えばDB0a内の1番目のクロックサイクルのデータを出力するために、CH_A側の各セグメントの最終スロット例えばDA2にSDRモードを適用し、データ配線DAT上のデータを検出できるようにする必要がある。ただし、例えば、図13に示すように、DDRENを実際にDDRモードを適用するスロット期間の1個前のスロット期間からイネーブル状態にすることで図12bに示したように、CH_Aにおける各セグメントの最終スロットに対してもDDRモードを適用することが可能になる。図13では、前述した図8および図9のインタフェース回路SLMBIFを用いて、図12bに示したように、CH_AにおいてDDRモードを用いた送信動作が行われ、続けてCH_BにおいてもDDRモードを用いた送信動作が行われている。ここで、CH_BにおけるDDRモードの送信動作は、図13に示すように、3SLTからなるセグメントの1SLT目当該スロット内の1番目のクロックサイクルC01から行われるが、それに先立って、CH_Aでの最終スロット3SLT目からDDRENがイネーブル状態‘1’に駆動されている。この場合、CH_Bの1SLT目において、内部クロック信号CKに同期して1番目のデータを送信する際には、予めフリップフロップ回路FF3を用いて、その前クロックサイクルC00におけるCKの立ち下がりエッジに同期してデータ配線DATのデータがラッチされる。この際に、当該CKは、DDRENのイネーブル状態に伴いクロック信号CLKの2倍の周波数を持つため、図13から判るように、C00におけるCKの立ち下がりエッジのタイミングでDATの遷移は行われず、DATのデータを正確にラッチすることが可能になる。そして、このFF3の出力と送信データTXDATとのEXOR演算結果が次のクロックサイクルC011SLT目の1番目のクロックサイクルにおけるCKの立ち上がりエッジに同期してDATに送出される。なお、CH_Bにおいては、この例では、各セグメントの最終スロットの後ろにコントロール領域CTLSPが続くため、最終スロットをSDRモードとしている。このように、図12bおよび図13に示すような動作方式を用いると、図12aの場合と比較して更なるデータ転送速度の向上が図れる。ただし、DDRENを前もってイネーブル状態にする必要性が有るすなわち本来の範囲外でCKが2倍になってしまうことや、CH_Bの例のようにその後段のスロットの状況によっては適用が困難となること等から、前後のスロットの状況を判別する必要性が生じ、実際の制御や適用有無の判別が複雑化する恐れがある。この観点からは図12aに示したような方式を用いる方が望ましい。以上、本実施の形態2の半導体集積回路装置および通信システムを用いることで、代表的には、SLIMbus登録商標規格等の下位互換性を保ちつつ、データ転送速度を向上させることが可能になる。実施の形態3本実施の形態3では、前述した図7の動作方式の他の変形例について説明する。図14は、本発明の実施の形態3による通信システムにおいて、そのSLIMバス上を流れるフレームの構造例を示す概念図である。本実施の形態3による通信システムは、例えば前述した図1のような構成例を備え、その各デバイス半導体集積回路装置内に図8および図9に示したようなSLIMバス用インタフェース回路SLMBIFを備える。図14に示すフレーム構造は、前述した図7のフレーム構造と比較して、チャネルACH_Aにおける各セグメントの最終スロットがSDRモードではなく空白スロットすなわち当該スロット期間中はデータ線DATのデータが継続的に保持されるとなっている点が異なっている。最終スロットを空白スロットとすることで、図7の場合と比較してデータ転送速度は低下するが、SDRモードのみの場合よりはデータ転送速度の高速化が図れる場合があり、かつ図6に示したような問題を容易に解決することが可能になる。図14に示したような動作方式は、ホストデバイスアクティブマネージャが図18で述べたようなチャネル配置セグメントオフセット、セグメント長、セグメントインターバルを図11と同様なフローを用いて適切に設定することで容易に実現可能である。すなわち、DDRモードのチャネルと、その後段に割り当てられるチャネルとの間に空白のスロットが存在するようにチャネル配置を定めればよい。その具体例について説明する。図15は、図14の動作方式において、そのチャネル配置の決定方法の一例を示すフロー図である。図15に示すフローは、例えば、一旦、ホストデバイスによってSDRモードをベースとしたチャネルパラメータチャネル配置が作成されたのちS301、それを更新する形で行われる。この際には、ホストデバイス内でチャネル配置は作成されているが、その実際の設定対象デバイスに対する指示は未だ行われていない。この状態で、ホストデバイスは、例えば図11で述べたS101~S103のようなフローを用いて、まず、対象デバイスがDDRモードに対応しているか否かを確認するS302。対応していない場合にはS308へ移行してチャネルパラメータの作成更新を完了し、対応している場合にはS303へ移行する。S303において、ホストデバイスは、現在の作成済みのチャネルパラメータにおいて、対象デバイスのセグメント後に1スロット以上の空きが有るか否かを確認する。空きが有る場合には、図14に示したように、現在のチャネルパラメータを単純にDDRモードに変更し、S308へ移行してチャネルパラメータの作成更新を完了する。具体的には、例えば図11のS104のような処理によって対象デバイスに対してDDRモードの設定を行う。一方、S303において空きが無い場合にはS304へ移行する。S304において、ホストデバイスは、現在の作成済みのチャネルパラメータにおいて、対象デバイスのセグメントを1スロット早められるか否かを確認する。早められる場合には、セグメントオフセット値を1スロット小さい値に変更しS309、S308へ移行してチャネルパラメータの作成更新を完了する。具体的には、例えば図11のS104のような処理により対象デバイスに対してDDRモードの設定を行い、その後S203のような処理により対象デバイスに対して変更後のセグメントオフセット値の値を設定する。なお、セグメントを1スロット早められる場合とは、例えば、対象デバイスのセグメントの前に1スロット以上の空きが存在するような場合である。一方、S304において早められない場合にはS305へ移行する。S305において、ホストデバイスは、現在の作成済みのチャネルパラメータにおいて、対象デバイスのセグメント長を1スロット短縮できるか否かを判別する。短縮できる場合には、セグメント長を1スロット小さい値に変更しS310、S308へ移行してチャネルパラメータの作成更新を完了する。具体的には、例えば図11のS104のような処理により対象デバイスに対してDDRモードの設定を行い、その後S203のような処理により対象デバイスに対して変更後のセグメント長の値を設定する。なお、セグメント長の短縮有無の判別は、例えば、現在のチャネルパラメータのセグメント長等に応じて判別される。すなわち、SDRモードでセグメント長が2の場合とDDRモードでセグメント長が1の場合とではデータ転送速度は同等であるため、この場合にはSDRモードで通信を行えばよい。一方、S305において短縮できない場合にはS306へ移行する。S306において、ホストデバイスは、現在の作成済みのチャネルパラメータにおいて、フレーム上のデータ領域内のいずれかに、対象デバイスのセグメントを移動可能な大きさを持つ空きスロット領域が存在する否かを確認する。空きスロット領域が存在する場合には、当該空きスロット領域に対象デバイスのセグメントを移動しS311、S303へ移行して前述した処理を繰り返す。一方、S306において空きスロット領域が存在しない場合には、DDRモード化を断念しS307、S308へ移行してチャネルパラメータの作成更新を完了する。これによって、図14に示したようなDDRモードの動作方式が適用可能な場合のみでその適用が行われ、そうでない場合には通常のSDRモードでの動作が行われる。すなわち、SLIMbus登録商標規格の下位互換性が保たれる。以上、本実施の形態3の半導体集積回路装置および通信システムを用いることで、代表的には、SLIMbus登録商標規格等の下位互換性を保ちつつ、データ転送速度を向上させることが可能になる。なお、ここではSLIMbus登録商標規格を想定して、少なくとも1スロット期間の空白を確保したが、原理的には、1クロックサイクル以上の空白が確保できればよい。実施の形態4本実施の形態4では、前述した図7の動作方式の更に他の変形例について説明する。図16aは、本発明の実施の形態4による通信システムにおいて、そのSLIMバス上を流れるフレームの構造例を示す概念図であり、図16bは、図16aに対応するSLIMバス上の1スロット分の動作波形例を示す概略図である。図16aに示すフレーム構造は、前述した図7のフレーム構造と比較して、チャネルACH_Aにおける各セグメントの最終スロット以外のスロットがDDRモードではなくQDRQuadDataRateモードとなっている点が異なっている。図16aにおいて、各セグメントの最終スロットは、図7の動作方式と同様にSDRモードとなっているが、図14で述べたような空白スロットであってもよい。図16aに示すフレーム構造は、例えば、図4aのフレーム構造と比較すると、図4aにおける1個のスロットスロットデータ例えばDA0内に4倍の情報例えばDA0a,DA0b,DA0c,DA0dが含まれる構造となっている。具体的には、図16bに示すように、QDRモードの各スロットSLT内にはクロック信号CLKの4サイクル分に対応して4個のセルCLが設けられ、1個のセルCL内に4ビットのデータが割り当てられる。図5のSDRモードと比較すると、図5のセルデータDA0[3]が図16bの拡張セルデータDA0a[3],b[3],c[3],d[3]に置き換わり、以降同様にして、図5のセルデータDA0[0]が図16bの拡張セルデータDA0a[0],b[0],c[0],d[0]に置き換わっている。このような動作方式を用いると、DDRモードの場合と同様にSLIMbus登録商標規格の下位互換性を保ちつつ、DDRモードの場合よりもデータ転送速度を更に向上させることが可能になる。すなわち、DDRモードの場合をN=1、QDRモードの場合をN=2として、1個のセルCLKの1サイクル内に2のN乗N=1,2,3,...のデータが割り当てられるように順次拡張を図り、データ転送速度を順次向上させることが可能になる。なお、本実施の形態4による通信システムは、例えば前述した図1のような構成例を備え、その各デバイス半導体集積回路装置内に図8および図9とほぼ同様のSLIMバス用インタフェース回路SLMBIFを備える。ただし、QDRモードに対応させるため、図8および図9におけるクロック生成回路CKGH,CKGSは、CLKの4倍のクロック信号を生成する。以上、本実施の形態4の半導体集積回路装置および通信システムを用いることで、代表的には、SLIMbus登録商標規格等の下位互換性を保ちつつ、データ転送速度を向上させることが可能になる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。"