"デバッグ対象のプログラムを実行するコアプロセッサと、当該コアプロセッサのためのデバッグ回路とを備えたプロセッサ装置のためのデバッグ回路であって、ホスト装置と、当該ホスト装置にデイジーチェーン接続された複数の上記プロセッサ装置とを含む複数の通信装置のうちの前段の通信装置からコマンドを受信して実行するとともに上記コマンドを中継して上記複数の通信装置のうちの後段の通信装置に送信する一方、上記後段の通信装置から受信した応答に対して所定の処理を行い上記前段の通信装置に送信する通信手段と、上記コアプロセッサを、上記プログラムを実行するように制御するとともに、上記プログラムの実行をブレークするように制御する制御手段とを備えたデバッグ回路において、上記制御手段は、上記コアプロセッサが上記プログラムの実行をブレークしていることを検出したとき、ブレーク通知信号を発生して上記通信手段に送信し、上記通信手段は、上記前段の通信装置から所定の第1のコマンドを受信したとき、上記制御手段から上記ブレーク通知信号を受信したときは、上記受信した第1のコマンドに代えて、上記コアプロセッサによる上記プログラムの実行をブレークさせるための第2のコマンドを上記後段の通信装置に送信する一方、上記ブレーク通知信号を受信しなかったときは、上記受信した第1のコマンドを上記後段の通信装置に送信し、上記通信手段は、上記前段の通信装置から上記第2のコマンドを受信したとき、上記制御手段を、上記コアプロセッサによる上記プログラムの実行をブレークするように制御することを特徴とするデバッグ回路。上記第1のコマンドは、上記プログラムを実行している実行状態、又は上記プログラムの実行をブレークしているブレーク状態である、上記複数のプロセッサ装置の各コアプロセッサのステータスを要求するステータス要求コマンドであり、上記通信手段は、上記前段の通信装置から上記ステータス要求コマンドを受信したとき、上記コアプロセッサのステータスを含む応答を、上記前段の通信装置に送信することを特徴とする請求項1記載のデバッグ回路。上記通信手段は、上記後段の通信装置から、後段の各通信装置のコアプロセッサの各ステータスを含む、上記ステータス要求コマンドに対する応答を受信し、当該受信した応答に基づいて、上記後段の各通信装置のコアプロセッサのうち少なくとも1つのコアプロセッサのステータスがブレーク状態であることを検出したとき、ブレーク要求信号を発生して上記制御手段に送信し、上記制御手段は、上記ブレーク要求信号に応答して、上記コアプロセッサを、上記プログラムの実行をブレークするように制御し、上記通信手段は、上記ステータス要求コマンドに対する、上記後段の通信装置から受信した応答に、上記コアプロセッサのステータスを挿入して上記前段の通信装置に送信することを特徴とする請求項2記載のデバッグ回路。上記制御手段は、上記コアプロセッサが上記プログラムの実行をブレークしていることを検出したとき、上記第2のコマンドを上記後段の通信装置に送信することを指示する指示信号を上記通信手段に送信し、上記通信手段は、上記指示信号に応答して、上記ステータス要求コマンドを受信することなく、上記第2のコマンドを上記後段の通信装置に送信することを特徴とする請求項3記載のデバッグ回路。上記第2のコマンドは、上記複数のプロセッサ装置の各コアプロセッサの各ステータスを要求しかつ上記コアプロセッサによる上記プログラムの実行をブレークさせるためのブレーク及びステータス要求コマンドであり、上記通信手段は、上記前段の通信装置から上記第2のコマンドを受信したとき、上記制御手段を、上記コアプロセッサによる上記プログラムの実行をブレークするように制御するとともに、上記コアプロセッサのステータスを含む応答を、上記前段の通信装置に送信し、上記通信手段は、上記後段の通信装置から、後段の各通信装置のコアプロセッサの各ステータスを含む、上記ブレーク及びステータス要求コマンドに対する応答を受信し、当該受信した応答に基づいて、上記後段の各通信装置のコアプロセッサのうち少なくとも1つのコアプロセッサのステータスがブレーク状態であることを検出したとき、上記ブレーク要求信号を発生して上記制御手段に送信し、上記通信手段は、上記ブレーク及びステータス要求コマンドに対する、上記後段の通信装置から受信した応答に、上記コアプロセッサのステータスを挿入して上記前段の通信装置に送信することを特徴とする請求項4記載のデバッグ回路。上記通信手段は、上記第2のコマンドを上記後段の通信装置に送信すると同時に、上記コアプロセッサが上記プログラムの実行をブレークしていることを示す応答を、上記前段の通信装置に送信することを特徴とする請求項1乃至5のうちのいずれか1つに記載のデバッグ回路。上記各コマンドはシリアルデータ信号であって、上記通信手段は、上記前段の通信装置からコマンドを受信中に、当該コマンドの先頭部分のデータに基づいて当該コマンドが上記第1のコマンドであるか否かを判断し、上記第1のコマンドの末尾のデータを変更することにより上記第2のコマンドを発生して、上記後段の通信装置に出力することを特徴とする請求項1乃至6のうちのいずれか1つに記載のデバッグ回路。上記各応答はシリアルデータ信号であって、上記通信手段は、上記後段の通信装置から応答を受信中に、当該応答の所定のビット位置のデータを変更することにより、上記コアプロセッサのステータスを含む応答を上記前段の通信装置に送信することを特徴とする請求項1乃至7のうちのいずれか1つに記載のデバッグ回路。請求項1乃至8のうちのいずれか1つに記載のデバッグ回路と、上記コアプロセッサとを備えたことを特徴とするプロセッサ装置。ホスト装置と、上記ホスト装置にデイジーチェーン接続された請求項9記載の複数の上記プロセッサ装置とを備えたことを特徴とするデバッグシステム。一般に、プログラムを効率的にデバッグするために、実行中のプログラムを一時停止ブレークするためのブレークポイントが用いられる。複数のコアプロセッサを搭載したシステムでは、いずれかのコアプロセッサによるプログラムの実行がブレーク一時停止したときに、他の全てコアプロセッサによるプログラムの実行をブレークさせなければならないことがあるが、コアプロセッサをそれぞれ備えたプロセッサ装置がICEにデイジーチェーン接続されている場合、以下の課題が生じた。この場合、プロセッサ装置間は通信ラインのみで接続されており、各プロセッサ装置のコアプロセッサが互いに連係して動作する機構がなく、最上流のプロセッサ装置に接続されたICEは、対象となるプロセッサ装置を指定してコマンドを実行させたり、コアプロセッサのステータスブレーク状態又は実行状態を要求したりする。このため、いずれか1つのプロセッサ装置のコアプロセッサがプログラムの実行をブレークしたときに他のプロセッサ装置のコアプロセッサによるプログラムの実行をブレークさせるためには、プロセッサ装置毎にコアプロセッサのステータスを問い合わせた後に、プロセッサ装置毎に、コアプロセッサによるプログラムの実行をブレークさせる必要があるので、ICEと各プロセッサ装置との間で複数回の通信を行う必要があり、効率的にデバッグを行うことができなかった。本発明の目的は以上の問題点を解決し、複数のプロセッサ装置をホスト装置にデイジーチェーン接続してなるデバッグシステムにおいて、従来技術に比較して効率的なデバッグ環境を提供できる、プロセッサ装置のためのデバッグ回路、当該デバッグ回路を備えたプロセッサ装置、及びデバッグシステムを提供することにある。第1の発明に係るデバッグ回路は、デバッグ対象のプログラムを実行するコアプロセッサと、当該コアプロセッサのためのデバッグ回路とを備えたプロセッサ装置のためのデバッグ回路であって、ホスト装置と、当該ホスト装置にデイジーチェーン接続された複数の上記プロセッサ装置とを含む複数の通信装置のうちの前段の通信装置からコマンドを受信して実行するとともに上記コマンドを中継して上記複数の通信装置のうちの後段の通信装置に送信する一方、上記後段の通信装置から受信した応答に対して所定の処理を行い上記前段の通信装置に送信する通信手段と、上記コアプロセッサを、上記プログラムを実行するように制御するとともに、上記プログラムの実行をブレークするように制御する制御手段とを備えたデバッグ回路において、上記制御手段は、上記コアプロセッサが上記プログラムの実行をブレークしていることを検出したとき、ブレーク通知信号を発生して上記通信手段に送信し、上記通信手段は、上記前段の通信装置から所定の第1のコマンドを受信したとき、上記制御手段から上記ブレーク通知信号を受信したときは、上記受信した第1のコマンドに代えて、上記コアプロセッサによる上記プログラムの実行をブレークさせるための第2のコマンドを上記後段の通信装置に送信する一方、上記ブレーク通知信号を受信しなかったときは、上記受信した第1のコマンドを上記後段の通信装置に送信し、上記通信手段は、上記前段の通信装置から上記第2のコマンドを受信したとき、上記制御手段を、上記コアプロセッサによる上記プログラムの実行をブレークするように制御することを特徴とする。上記デバッグ回路において、上記第1のコマンドは、上記プログラムを実行している実行状態、又は上記プログラムの実行をブレークしているブレーク状態である、上記複数のプロセッサ装置の各コアプロセッサのステータスを要求するステータス要求コマンドであり、上記通信手段は、上記前段の通信装置から上記ステータス要求コマンドを受信したとき、上記コアプロセッサのステータスを含む応答を、上記前段の通信装置に送信することを特徴とする。また、上記デバッグ回路において、上記通信手段は、上記後段の通信装置から、後段の各通信装置のコアプロセッサの各ステータスを含む、上記ステータス要求コマンドに対する応答を受信し、当該受信した応答に基づいて、上記後段の各通信装置のコアプロセッサのうち少なくとも1つのコアプロセッサのステータスがブレーク状態であることを検出したとき、ブレーク要求信号を発生して上記制御手段に送信し、上記制御手段は、上記ブレーク要求信号に応答して、上記コアプロセッサを、上記プログラムの実行をブレークするように制御し、上記通信手段は、上記ステータス要求コマンドに対する、上記後段の通信装置から受信した応答に、上記コアプロセッサのステータスを挿入して上記前段の通信装置に送信することを特徴とする。さらに、上記デバッグ回路において、上記制御手段は、上記コアプロセッサが上記プログラムの実行をブレークしていることを検出したとき、上記第2のコマンドを上記後段の通信装置に送信することを指示する指示信号を上記通信手段に送信し、上記通信手段は、上記指示信号に応答して、上記ステータス要求コマンドを受信することなく、上記第2のコマンドを上記後段の通信装置に送信することを特徴とする。またさらに、上記デバッグ回路において、上記第2のコマンドは、上記複数のプロセッサ装置の各コアプロセッサの各ステータスを要求しかつ上記コアプロセッサによる上記プログラムの実行をブレークさせるためのブレーク及びステータス要求コマンドであり、上記通信手段は、上記前段の通信装置から上記第2のコマンドを受信したとき、上記制御手段を、上記コアプロセッサによる上記プログラムの実行をブレークするように制御するとともに、上記コアプロセッサのステータスを含む応答を、上記前段の通信装置に送信し、上記通信手段は、上記後段の通信装置から、後段の各通信装置のコアプロセッサの各ステータスを含む、上記ブレーク及びステータス要求コマンドに対する応答を受信し、当該受信した応答に基づいて、上記後段の各通信装置のコアプロセッサのうち少なくとも1つのコアプロセッサのステータスがブレーク状態であることを検出したとき、上記ブレーク要求信号を発生して上記制御手段に送信し、上記通信手段は、上記ブレーク及びステータス要求コマンドに対する、上記後段の通信装置から受信した応答に、上記コアプロセッサのステータスを挿入して上記前段の通信装置に送信することを特徴とする。また、上記通信手段は、上記第2のコマンドを上記後段の通信装置に送信すると同時に、上記コアプロセッサが上記プログラムの実行をブレークしていることを示す応答を、上記前段の通信装置に送信することを特徴とする。さらに、上記デバッグ回路において、上記各コマンドはシリアルデータ信号であって、上記通信手段は、上記前段の通信装置からコマンドを受信中に、当該コマンドの先頭部分のデータに基づいて当該コマンドが上記第1のコマンドであるか否かを判断し、上記第1のコマンドの末尾のデータを変更することにより上記第2のコマンドを発生して、上記後段の通信装置に出力することを特徴とする。またさらに、上記デバッグ回路において、上記各応答はシリアルデータ信号であって、上記通信手段は、上記後段の通信装置から応答を受信中に、当該応答の所定のビット位置のデータを変更することにより、上記コアプロセッサのステータスを含む応答を上記前段の通信装置に送信することを特徴とする。第2の発明に係るプロセッサ装置は、上記デバッグ回路と、上記コアプロセッサとを備えたことを特徴とする。第3の発明に係るデバッグシステムは、ホスト装置と、上記ホスト装置にデイジーチェーン接続された複数の上記プロセッサ装置とを備えたことを特徴とする。本発明に係るデバッグ回路、プロセッサ装置及びデバッグシステムによれば、制御手段は、コアプロセッサがプログラムの実行をブレークしていることを検出したとき、ブレーク通知信号を発生して通信手段に送信する。通信手段は、前段の通信装置から所定の第1のコマンドを受信したとき、制御手段からブレーク通知信号を受信したときは、受信した第1のコマンドに代えて、コアプロセッサによるプログラムの実行をブレークさせるための第2のコマンドを後段の通信装置に送信する一方、ブレーク通知信号を受信しなかったときは、受信した第1のコマンドを後段の通信装置に送信する。さらに、通信手段は、前段の通信装置から第2のコマンドを受信したとき、制御手段を、コアプロセッサによるプログラムの実行をブレークするように制御する。従って、ブレーク状態にあるコアプロセッサを備えたプロセッサ装置よりも後段のプロセッサ装置を、ホスト装置からブレークコマンドを出力することなく、従来技術に比較して短時間でブレーク状態にできるので、従来技術に比較して効率的なデバッグ環境を提供できる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。第1の実施形態.図1は、本発明の第1の実施形態に係るデバッグシステムの構成を示すブロック図である。図1のデバッグシステムは、ホスト装置であるICE10と、ICE10にデイジーチェーン接続された複数N個のプロセッサ装置1-1,1-2,...,1-Nとを備えて構成される。ここで、プロセッサ装置1-1~1-Nの個数Nの最大値は7に設定されている。各プロセッサ装置1-nn=1,2,...,Nは、デバッグ回路14と、入力端子Ti1及びTi2と、出力端子To1及びTo2とを備えて構成される。また、各プロセッサ装置1-1~1-Nにおいて、デバッグ回路14は、通信部11と制御部12とを備え、コアプロセッサ13によって実行されるデバッグ対象のプログラムをデバッグするために用いられる。プロセッサ装置1-1の通信部11には、入力端子Ti1及び信号線TX0と、出力端子To1及び信号線RX0とを介してICE10のコマンド発行部10cが接続される一方、プロセッサ装置1-Nの通信部11には、入力端子Ti2及び信号線RXN1と、出力端子To2及び信号線TXN1とを介して終端器2が接続される。また、その他のプロセッサ装置1-nn=2,3,...,N-1の通信部11は、入力端子Ti1及び信号線TXn-1と、出力端子To1及び信号線RXn-1とを介して前段のプロセッサ装置1-n-1の通信部11に接続される一方、入力端子Ti2及び信号線RXnと、出力端子To2及び信号線TXnを介して後段のプロセッサ装置1-n1の通信部11に接続される。以下、図1のデバッグシステムにおいて、ICE10側を上流といい、終端器2側を下流という。また、ICE10及びプロセッサ装置1-1~1-Nは、それぞれ通信装置である。図2は、図1のデバッグシステムの信号線TX0~TXNを介して伝送されるコマンド信号及び信号線RX0~RXNを介して伝送される応答信号の伝送タイミングを示すタイミングチャートである。図1及び図2において、各プロセッサ装置1-nn=1,2,...,Nは、コマンドを含むコマンド信号を、前段のプロセッサ装置1-n-1又はICE10のコマンド発行部10cから入力端子Ti1及び信号線TXn-1を介して受信し、コマンドの実行などの所定の処理を行った後に、出力端子To2及び信号線TXnを介して後段のプロセッサ装置1-n1又は終端器2に送信する。さらに、各プロセッサ装置1-nは、コマンドに対する応答を含む応答信号を、後段のプロセッサ装置1-n1から信号線RXn及び入力端子Ti2を介して受信し、所定の処理を行った後に、出力端子To1及び信号線RXn-1を介して前段のプロセッサ装置1-n-1又はICE10のコマンド発行部10cに送信する。図2に示すように、コマンド信号及び応答信号は、各プロセッサ装置1-nにおいて遅延されて伝送される。以下、コマンドを含むコマンド信号をコマンドともいい、応答を含む応答信号を応答ともいう。図1において、ICE10のコマンド発行部10cは、以下の各コマンドを発生し、当該コマンドを含むコマンド信号を、信号線TX0を介してプロセッサ装置1-1の通信部11に出力する。1次に送信するコマンドを実行させる1つ又は全てのプロセッサ装置1-1~1-NのID以下、対象IDという。を含む対象ID設定コマンド。2各プロセッサ装置1-1~1-Nに対して固有のIDを割り当てるID設定コマンド。コマンド発行部10cは、全てのプロセッサ装置1-1~1-Nを表すIDを対象IDとして含む対象ID設定コマンドに続いて、0をIDとして含むID設定コマンドを出力する。全てのプロセッサ装置1-1~1-Nを表す対象IDは、0である。詳細後述するように、コマンド発行部10cがID設定コマンドをプロセッサ装置1-1に出力すると、プロセッサ装置1-1,1-2,...,1-Nに対して、1,2,...,Nの値をそれぞれ有するIDが割り当てられる。3全てのプロセッサ装置1-1~1-Nの各コアプロセッサ13又は所定のプロセッサ装置1-nのコアプロセッサ13のステータスブレーク状態又は実行状態を要求するステータス要求コマンド。例えば、全てのプロセッサ装置1-1~1-Nの各コアプロセッサ13のステータスを要求する場合、コマンド発行部10cは、全てのプロセッサ装置1-1~1-Nを表すIDを対象IDとして含む対象ID設定コマンドに続いて、ステータス要求コマンドを出力する。また、所定のプロセッサ装置1-nのコアプロセッサ13のステータスを要求する場合、コマンド発行部10cは、プロセッサ装置1-nのIDを対象IDとして含む対象ID設定コマンドに続いて、ステータス要求コマンドを出力する。4プロセッサ装置1-1~1-Nのうちの所定のプロセッサ装置1-nのコアプロセッサ13において、メモリ131図3参照。に格納されたプログラムを実行させるためのプログラム実行コマンド。例えば、所定のプロセッサ装置1-nに対してメモリ131に格納されたプログラムを実行させる場合、コマンド発行部10cは、プロセッサ装置1-nのIDnである。を対象IDとして含む対象ID設定コマンドに続いて、プログラム実行コマンドを出力する。5全てのプロセッサ装置1-1~1-Nの各コアプロセッサ13又は所定のプロセッサ装置1-nのコアプロセッサ13によるプログラムの実行をブレークさせるためのブレークコマンド。例えば、全てのプロセッサ装置1-1~1-Nのコアプロセッサ13によるプログラムの実行をブレークさせるとき、コマンド発行部10cは、全てのプロセッサ装置1-1~1-Nを表すIDを対象IDとして含む対象ID設定コマンドに続いて、ブレークコマンドを出力する。また、所定のプロセッサ装置1-nのコアプロセッサ13によるプログラムの実行をブレークさせるとき、コマンド発行部10cは、プロセッサ装置1-nのIDnである。を対象IDとして含む対象ID設定コマンドに続いて、ブレークコマンドを出力する。詳細後述するように、本実施形態に係るデバッグ回路14は、デバッグ対象のプログラムを実行するコアプロセッサ13と、当該コアプロセッサ13のためのデバッグ回路14とを備えたプロセッサ装置1-nn=1,2,...,Nのためのデバッグ回路である。また、各デバッグ回路14は、aICE10と、ICE10にデイジーチェーン接続された複数のプロセッサ装置1-1~1-Nとを含む複数の通信装置のうちの前段の通信装置からコマンドを受信して実行するとともに上記コマンドを中継して上記複数の通信装置のうちの後段の通信装置に送信する一方、上記後段の通信装置から受信した応答に対して所定の処理を行い上記前段の通信装置に送信する通信部11と、bコアプロセッサ13を、プログラムを実行するように制御するとともに、プログラムの実行をブレークするように制御する制御部12とを備える。図1において、制御部12は、コアプロセッサ13がプログラムの実行をブレークしていることを検出したとき、ブレーク通知信号を発生して通信部11に送信することを特徴としている。また、通信部11は、前段の通信装置からステータス要求コマンドを受信したとき制御部12からブレーク通知信号を受信したときは、受信したステータス要求コマンドに代えて、13コアプロセッサによるプログラムの実行をブレークさせるためのブレーク及びステータス要求コマンドを後段の通信装置に送信する一方、ブレーク通知信号を受信しなかったときは、受信したステータス要求コマンドを後段の通信装置に送信することを特徴としている。さらに、通信部11は、前段の通信装置からブレーク及びステータス要求コマンドを受信したとき、制御部12を、コアプロセッサ13によるプログラムの実行をブレークするように制御することを特徴としている。図3は、図1のプロセッサ装置1-nn=1,2,...,Nの構成を示すブロック図であり、図4は、図3のID管理部117の構成を示すブロック図である。また、図5は、図3のコマンド制御部118の構成を示すブロック図であり、図6は、図3の応答制御部116の構成を示すブロック図である。図3において、プロセッサ装置1-nは、通信部11と、制御部12と、コアプロセッサ13とを備えて構成される。ここで、コアプロセッサ13は、デバッグ対象のプログラムを格納するメモリ131を備えて構成される。また、制御部12は、ステータス管理部121と、コア制御部122とを備えて構成される。さらに、通信部11は、コマンド受信部111と、コマンド送信部112と、応答受信部113と、応答送信部114と、コマンド実行部115と、応答制御部116と、ID管理部117と、コマンド制御部118とを備えて構成される。また、図4において、ID管理部117は、ID設定部1171と、対象ID記憶部1172と、ID比較部1173と、遅延出力設定部1174と、応答コマンド検出部1175とを備えて構成される。さらに、図5において、コマンド制御部118は、コマンド中継部1181と、設定ID加算部1182と、コマンド変更部1183とを備えて構成される。またさらに、図6において、応答制御部116は、応答中継部1161と、応答出力遅延管理部1162と、応答情報出力部1163とを備えて構成される。図3において、コア制御部122は、コマンド実行部115の制御のもとで、コアプロセッサ13を、メモリ131に格納されたプログラムを実行するように制御し、かつ当該プログラムの実行をブレークするように制御する。コアプロセッサ13は、当該コアプロセッサのステータスプログラムの実行状態又はブレーク状態を含む信号を、ステータス管理部121に出力する。また、ステータス管理部121は、コアプロセッサ13のステータスを含む応答情報信号を、応答制御部116の応答情報出力部1163図6参照。に出力する。さらに、ステータス管理部121は、コアプロセッサ13のステータスがブレーク状態であるときは、ブレーク通知信号を発生して、コマンド制御部118のコマンド変更部1183図5参照。に出力する。図3において、コマンド受信部111は、前段のICE又はプロセッサ装置1-n-1から信号線TXn及び入力端子Ti1を介して入力コマンド信号を受信し、当該入力コマンド信号に対して所定のインターフェース処理を行い、処理後の入力コマンド信号を、コマンド制御部118のコマンド中継部1181、設定ID加算部1182、及びコマンド変更部1183と、ID管理部117のID設定部1171、対象ID記憶部1172、及び応答コマンド検出部1175と、コマンド実行部115とに出力する。図5において、設定ID加算部1182は、コマンド受信部111からの入力コマンド信号に含まれるコマンドがID設定コマンドであるとき、出力コマンド信号を出力することを禁止する出力禁止信号S1182をコマンド中継部1181に出力するとともに、ID設定コマンドに含まれるIDに対して1を加算する。そして、加算後のIDを含むID通知信号をID設定部1171図4参照。に出力する。さらに、設定ID加算部1182は、入力コマンド信号に含まれるID設定コマンド内のIDデータを加算後のIDデータに書き換えて、出力コマンド信号としてコマンド送信部112に出力する。なお、設定ID加算部1182は、コマンド受信部111からの入力コマンド信号に含まれるコマンドがID設定コマンドではないとき、出力禁止信号S1182をコマンド中継部1181に出力しない。図7は、図5のコマンド変更部1183によって実行されるコマンド変更処理を示すフローチャートである。コマンド変更部1183は、入力コマンド信号を受信したとき、図7のコマンド変更処理を実行する。図7のステップS1において、コマンド変更部1183は、コマンド受信部111からの入力コマンド信号に含まれるコマンドがステータス要求コマンドであるか否かを判断し、YESのときはステップS2に進む一方、NOのときはコマンド変更処理を終了する。また、ステップS2において、コマンド変更部1183は、ステータス管理部121から、コアプロセッサ13のステータスがブレーク状態であることを通知するブレーク通知信号を受信しているか否かを判断し、YESのときはステップS3に進む一方、NOのときはコマンド変更処理を終了する。ステップS3において、コマンド変更部1183は、出力コマンド信号を出力することを禁止する出力禁止信号S1183をコマンド中継部1181出力する。さらに、コマンド変更部1183は、後段の各プロセッサ装置1-n1~1-Nのコアプロセッサ13に夜プログラムの実行をそれぞれブレークさせ、かつ後段の各プロセッサ装置1-n1~1-Nのコアプロセッサ13の各ステータスを要求するためのブレーク及びステータス要求コマンドを発生し、当該コマンドを含む出力コマンド信号をコマンド送信部112に出力してコマンド変更処理を終了する。また、図5において、コマンド中継部1181は、出力禁止信号S1182及びS1183を受信していないとき、コマンド受信部111からの入力コマンド信号をそのまま出力コマンド信号としてコマンド送信部112に出力する。また、コマンド中継部1181は、出力禁止信号S1182及びS1183のうちの少なくとも一方を受信しているとき、出力コマンド信号をコマンド送信部112に出力しない。図4のID管理部117において、ID設定部1171は、設定ID加算部1182からのID通知信号に含まれるIDを、プロセッサ装置1-nのIDとして記憶するとともに、ID比較部1173及び遅延出力設定部1174に出力する。また、対象ID記憶部1172は、コマンド受信部111からの入力コマンド信号が対象ID設定コマンドを含むとき、当該対象ID設定コマンドに含まれる対象IDを読み出して記憶するとともに、ID比較部1173に出力する。ID比較部1173は、ID設定部1171からのプロセッサ装置1-nのIDと、対象ID記憶部1172からの対象IDとを比較し、対象IDが0又はプロセッサ装置1-nのIDと一致するとき、当該一致を示すID一致通知信号をコマンド実行部115に出力する。ID比較部1173は、対象IDデータが0又はプロセッサ装置1-nのIDと一致しないときはID一致通知信号を発生しない。さらに、図4において、応答コマンド検出部1175は、コマンド受信部111からの入力コマンド信号に含まれるコマンドが応答すべきコマンド例えば、ステータス要求コマンド又は、ブレーク及びステータス要求コマンドである。であるか否かを判断し、当該判断結果を示す信号を遅延出力設定部1174に出力する。図4において、遅延出力設定部1174は、応答コマンド検出部1175からの判断結果を示す信号に基づいて、コマンド受信部111からの入力コマンド信号に含まれるコマンドが応答すべきコマンドであることを検出したとき、ID設定部1171からのプロセッサ装置1-nのIDと、プロセッサ装置1-1~1-Nの個数の最大値7である。とに基づいて、プロセッサ装置1-nが入力コマンド信号を受信してから出力応答信号を出力するまでの遅延時間レイテンシを算出し、算出された遅延時間を含むアクティブな遅延出力設定信号を発生して応答出力遅延管理部1162に出力する。具体的には、遅延出力設定部1174は、全てのプロセッサ装置1-1~1-Nからの各応答信号が同一のタイミングでICE10に到達するように、遅延時間を設定する。図1の例では、プロセッサ装置1-1,1-2,...,1-Nの順序でICE10からの距離は遠くなるので、プロセッサ装置1-1,1-2,...,1-Nの順序で、遅延時間はIDに比例して大きくなるように設定される。なお、遅延出力設定部1174は、コマンド受信部111からの入力コマンド信号に含まれるコマンドが応答すべきコマンドではないとき、ノンアクティブな遅延出力設定信号を発生して応答出力遅延管理部1162に出力する。図3において、コマンド送信部112は、コマンド制御部118からの出力コマンド信号に対して所定のインターフェース処理を行い、処理後の出力コマンド信号を、出力端子To2及び信号線TXn1を介して後段のプロセッサ装置1-n1のコマンド受信部111又は終端器2に出力する。また、コマンド実行部115は、ID管理部1173のID比較部1173からのID一致通知信号に応答して、コマンド受信部111からの入力コマンド信号に含まれるコマンドを実行する。具体的には、コマンド実行部115は、プログラム実行コマンドを実行することにより、コア制御部122を、コアプロセッサ13がメモリ131に格納されたプログラムを実行するように制御する。さらに、コマンド実行部115は、ブレークコマンドを実行することにより、コア制御部122を、コアプロセッサ13によるプログラムの実行をブレークさせるように制御する。またさらに、コマンド実行部115は、ブレーク及びステータス要求コマンドを実行することにより、コア制御部122を、コアプロセッサ13によるプログラムの実行をブレークさせるように制御する。また、図3において、応答受信部113は、後段のプロセッサ装置1-n1又は終端器2から信号線RXn1及び入力端子Ti2を介して入力応答信号を受信し、当該入力応答信号に対して所定のインターフェース処理を行い、応答制御部116の応答中継部1161及び応答情報出力部1163図6参照。に出力する。ここで、入力応答信号は、各コマンドに対する応答を含む。特に、ステータス要求コマンドに対する応答は、プロセッサ装置1-1~1-Nにそれぞれ割り当てられたビット位置に、プロセッサ装置1-1~1-Nの各コアプロセッサ13のステータスを表すデータを格納する。図6において、応答出力遅延管理部1162は、遅延出力設定部1174からの遅延出力設定信号がアクティブであるとき、当該遅延出力設定信号に含まれる遅延時間のデータを、応答情報出力部1163に出力する。また、応答情報出力部1163は、ステータス管理部121からの応答情報信号に含まれるコアプロセッサ13のステータスのデータと、応答出力遅延管理部1162からの遅延時間のデータとを、応答中継部1161に出力する。そして、応答中継部1161は、応答受信部113からの入力応答信号に、プロセッサ装置1-nのコアプロセッサ13のステータスを表すデータを書き込み、遅延出力設定部1174によって設定された遅延時間だけ遅延させて、出力応答信号として応答送信部114に出力する。図3において、応答送信部114は、入力される出力応答信号に対して所定のインターフェース処理を行い、処理後の出力応答信号を、出力端子To1及び信号線RXnを介してICE10又は前段のプロセッサ装置1-n-1の応答受信部113に出力する。以上説明したように構成された図1のデバッグシステムにおいて、始めに、コマンド発行部10cは、ID設定コマンドをプロセッサ装置1-1に出力する。これにより、各プロセッサ装置1-nn=1,2,...,Nの設定ID加算部1182図5参照。により、nがIDとして設定され、設定されたIDは各プロセッサ装置1-nのID設定部1171図4参照。に記憶される。次に、コマンド発行部10cは、プロセッサ装置1-nに対して所定のコマンドを実行させる前に、プロセッサ装置1-nのIDを対象IDとして含む対象ID設定コマンドをプロセッサ装置1-1に出力する。これにより、全てのプロセッサ装置1-1~1-Nの対象ID記憶部1172図4参照。は、対象ID設定コマンドに含まれる対象IDを記憶する。次に、コマンド発行部10cが、プロセッサ装置1-nに実行させるコマンドをプロセッサ装置1-1に出力すると、対象ID記憶部1172に記憶された対象IDと、ID設定部1171に記憶されたIDとが一致するプロセッサ装置1-nのコマンド実行部115は、上記コマンドを実行する。また、図1において、ICE10は、全てのプロセッサ装置1-1~1-Nのコアプロセッサ13のステータスを要求するとき、コマンド発行部10cにより、全てのプロセッサ装置1-1~1-Nを示すIDを含む対象ID設定コマンドをプロセッサ装置1-1に出力する。次に、コマンド発行部10cは、ステータス要求コマンドをプロセッサ装置1-1に出力する。全てのプロセッサ装置1-1~1-Nのコアプロセッサ13のステータスが実行状態であるとき、全てのプロセッサ装置1-1~1-Nのコマンド制御部118図5参照。において、出力禁止信号S1182及びS1183が発生されないので、ステータス要求コマンドは、そのまま、コマンド中継部1181図5参照。を介して最下流のプロセッサ装置1-Nまで中継される。そして、ステータス要求コマンドに対する応答を含む応答信号は、最下流のプロセッサ装置1-NからICE10まで、順次、送信される。このとき、各プロセッサ装置1-nn=1,2,...,Nの応答中継部1161図6参照。は、応答受信部113からの入力応答信号に応答に、プロセッサ装置1-nのステータスを表すデータを書き込み、遅延出力設定部1174によって上述したように設定された遅延時間だけ遅延させて、応答送信部114を介して前段のプロセッサ装置1-n-1に出力する。これにより、ICE10は、ステータス要求コマンドを1回だけ出力することにより、全てのプロセッサ装置1-1~1-Nのコアプロセッサ13のステータスを含む応答信号を受信できる。図8は、図1のプロセッサ装置1-1のコアプロセッサ13のステータスが実行状態であり、プロセッサ装置1-2のコアプロセッサ13のステータスがブレーク状態であるときに伝送されるステータス要求コマンドと、ブレーク及びステータス要求コマンドとを示すブロック図である。図8において、コマンド発行部10cは、全てのプロセッサ装置1-1~1-Nを示すIDを含む対象ID設定コマンドに続いて、ステータス要求コマンドをプロセッサ装置1-1に出力する。プロセッサ装置1-1のコアプロセッサ13のステータスは実行状態であるので、プロセッサ装置1-1は、入力されるステータス要求コマンドを、そのままプロセッサ装置1-2に出力する。プロセッサ装置1-2のコアプロセッサ13のステータスはブレーク状態であるので、プロセッサ装置1-2のコマンド変更部1183は、ブレーク及びステータス要求コマンドを、コマンド送信部112を介して後段のプロセッサ装置1-3に出力する。引き続き、プロセッサ装置1-3~1-Nの各コマンド実行部115図3参照。は、入力されるブレーク及びステータス要求コマンドを実行することにより、コアプロセッサ13によるプログラムの実行をブレークさせる。また、プロセッサ装置1-3~1-Nのコマンド中継部1181図5参照。は、出力禁止信号S1182及びS1183を受信しないので、入力されるブレーク及びステータス要求コマンドをそのまま中継する。図8において、各プロセッサ装置1-nn=1,2,...,Nは、後段のプロセッサ装置から受信した応答信号の割り当てられたビット位置に、自プロセッサ装置のコアプロセッサ13のステータスを表すデータを格納して、前段のプロセッサ装置に出力する。この結果、ICE10は、プロセッサ装置1-1が実行状態であり、プロセッサ装置1-2~1-Nの各コアプロセッサ13がブレーク状態であることを示す応答信号を受信する。そして、ICE10は、受信した応答信号に基づいて、ブレーク状態にあるコアプロセッサ13を備えたプロセッサ装置1-2~1-Nがあることを検出すると、全てのプロセッサ装置1-1~1-Nを表すIDを含む対象ID設定コマンドを出力した後に、ブレークコマンドを出力する。これに応答して、実行状態にあるプロセッサ装置1-1のコアプロセッサ13によるプログラムの実行はブレークし、全てのプロセッサ装置1-1~1-Nのコアプロセッサ13によるプログラムの実行はブレークする。従来技術に係るICEは、各プロセッサ装置1-1~1-N毎に、ステータス要求コマンドを出力していたため、全てのプロセッサ装置1-1~1-Nのコアプロセッサ13のステータスを検出するためには、ステータス要求コマンドをN回だけ出力する必要があった。一方、本実施形態によれば、ICE10は、全てのプロセッサ装置1-1~1-Nを表すIDを含む対象ID設定コマンドを出力した後に、1回だけステータス要求コマンドを出力することにより、全てのプロセッサ装置1-1~1-Nの各ステータスを検出できる。また、各プロセッサ装置1-1~1-Nのコマンド変更部1183は、図7のコマンド変更処理を実行するので、図8に示すように、ブレーク状態にあるコアプロセッサ13を備えたプロセッサ装置よりも下流のプロセッサ装置のコアプロセッサ13を、ICE10からブレークコマンドを出力することなく、ブレーク状態にすることができる。従って、従来技術に比較して、ICE10及びプロセッサ装置1-1~1-N間の通信のための信号線TX0~TXN及びRX0~RXNに新たに信号線を追加することなく、ICE10からコマンドを出力する回数を削減して、効率的にプロセッサ装置1-1~1-Nの各コアプロセッサ13をブレーク状態にすることができる。なお、本実施形態において、図5のコマンド変更部1183は、ステータス要求コマンドをブレーク及びステータス要求コマンドに変更したが、本発明はこれに限らず、ステータス要求コマンド以外の所定のコマンドをブレーク及びステータス要求コマンドに変更してもよい。また、ステータス要求コマンドをブレークコマンドに変更してもよい。第2の実施形態.図9は、本発明の第2の実施形態に係るプロセッサ装置1A-nの構成を示すブロック図であり、図10は、図9の応答制御部116Aの構成を示すブロック図である。本実施形態に係るプロセッサ装置1A-nn=1,2,...,Nは、第1の実施形態に係るプロセッサ装置1-nに比較して、デバッグ回路14に代えてデバッグ回路14Aを備える。さらに、デバッグ回路14Aは、デバッグ回路14に比較して、通信部11に代えて通信部11Aを備え、制御部12に代えて制御部12Aを備える。また、制御部12Aは、制御部12に比較して、コア制御部122に代えてコア制御部122Aを備える。さらに、通信部11Aは、通信部11に比較して、応答制御部116に代えて応答制御部116Aを備える。本実施形態に係るデバッグ回路14Aは、通信部11Aが、後段のプロセッサ装置から、後段の各プロセッサ装置のコアプロセッサ13の各ステータスを含む、ステータス要求コマンドに対する応答を受信し、当該受信した応答に基づいて、後段の各プロセッサ装置のコアプロセッサ13のうち少なくとも1つのコアプロセッサ13のステータスがブレーク状態であることを検出したとき、ブレーク要求信号を発生して制御部12Aに送信し、制御部12Aが、ブレーク要求信号に応答して、コアプロセッサ13を、プログラムの実行をブレークするように制御することを特徴としている。さらに、通信部11Aは、ステータス要求コマンド、又はブレーク及びステータス要求コマンドに対する、後段のプロセッサ装置から受信した応答に、コアプロセッサ13のステータスを挿入して前段のプロセッサ装置に送信することを特徴としている。図10において、応答制御部116Aは、図6の応答制御部116にブレークデバイス判定部1164を追加した構成を有する。ブレークデバイス判定部1164は、後段のプロセッサ装置1A-n1から応答受信部113を介して受信した入力応答信号に基づいて、プロセッサ装置1A-n1~1A-Nの各コアプロセッサ13のうちの少なくとも1つのステータスがブレーク状態であるか否かを判断し、YESのときはブレーク要求信号を発生してコア制御部122Aに出力する一方、NOのときはブレーク要求信号を発生しない。図9において、コア制御部122Aは、ブレークデバイス判定部1164からのブレーク要求信号に応答して、コアプロセッサ13によるプログラムの実行をブレークさせる。また、コアプロセッサ13がブレークするので、ステータス管理部121は、コアプロセッサ13のステータスがブレーク状態であることを示す応答情報信号を図10の応答情報出力部1163に出力する。従って、応答中継部1161は、応答受信部113からの入力応答信号に、プロセッサ装置1A-nのコアプロセッサ13のステータスブレーク状態を表すデータを書き込み、遅延出力設定部1174によって上述したように設定された遅延時間だけ遅延させて、出力応答信号として応答送信部114を介して前段のプロセッサ装置1A-n-1に出力する。図11は、図9のプロセッサ装置1A-Nのコアプロセッサ13のステータスのみがブレーク状態であり、他のプロセッサ装置1A-1~1A-N-1の各コアプロセッサ13のステータスが実行状態であるときに、プロセッサ装置1A-1の通信部11Aにより発生されるブレーク要求信号を示すブロック図である。図11において、プロセッサ装置1A-Nのコアプロセッサ13のステータスのみがブレーク状態であり、他のプロセッサ装置1A-1~1A-N-1の各コアプロセッサ13のステータスが実行状態であるときに、コマンド発行部10cが、全てのプロセッサ装置1A-1~1-Nを示すIDを含む対象ID設定コマンドに続いて、ステータス要求コマンドをプロセッサ装置1A-1に出力すると、ステータス要求コマンドは、プロセッサ装置1A-1からプロセッサ装置1A-Nまで、順次、中継される。さらに、プロセッサ装置1A-Nのコアプロセッサ13のステータスはブレーク状態であるので、プロセッサ装置1A-Nの応答中継部1161図10参照。は、入力されるステータス要求コマンドに対する応答を含む応答信号に、プロセッサ装置1A-Nのコアプロセッサ13のステータスブレーク状態を表すデータを書き込み、遅延出力設定部1174図4参照。により設定された遅延時間だけ遅延させて、出力応答信号として応答送信部114を介して前段のプロセッサ装置1A-N-1に出力する。次に、図11において、プロセッサ装置1A-N-1のブレークデバイス判定部1164図10参照。は、後段のプロセッサ装置1A-Nからの入力応答信号に基づいて、後段のプロセッサ装置1A-Nのコアプロセッサ13のステータスがブレーク状態であることを検出し、ブレーク要求信号を発生してコア制御部122Aに出力する。これに応答して、コア制御部122Aは、プロセッサ装置1A-N-1のコアプロセッサ13によるプログラムの実行をブレークさせる。また、プロセッサ装置1A-N-1の応答中継部1161は、後段のプロセッサ装置1A-Nからの入力応答信号に、プロセッサ装置1A-N-1のコアプロセッサ13のステータスブレーク状態を表すデータを書き込み、遅延出力設定部1174図4参照。により設定された遅延時間だけ遅延させて、出力応答信号として応答送信部114を介して前段のプロセッサ装置1A-N-2に出力する。以下、同様にプロセッサ装置1A-1~1A-N-2の各コアプロセッサ13はブレークする。第1の実施形態に係るプロセッサ装置1-1~1-Nによれば、ブレーク状態にあるコアプロセッサ13を備えたプロセッサ装置よりも後段のプロセッサ装置をブレーク状態にすることができるが、ブレーク状態にあるコアプロセッサ13を備えたプロセッサ装置よりも前段のプロセッサ装置をブレーク状態にすることはできない。これに対して、本実施形態に係るプロセッサ装置1A-1~1A-Nによれば、後段のプロセッサ装置のコアプロセッサ13によるプログラムの実行がブレークしているときに自プロセッサ装置のコアプロセッサ13によるプログラムの実行をブレークさせるためのブレーク要求信号を発生するブレークデバイス判定部1164図10を備えたので、ブレーク状態にあるプロセッサ装置よりも前段のプロセッサ装置のコアプロセッサ13をブレーク状態にすることができる。従って、本実施形態によれば、少なくとも1つのプロセッサ装置がブレーク状態にあるとき、ICE10からステータス要求コマンドを1回出力するだけで、ブレークコマンドを出力することなく、全てのプロセッサ装置1A-1~1A-Nの各コアプロセッサ13によるプログラムの実行をブレークさせることができ、第1の実施形態に比較してさらに効率的に全てのプロセッサ装置1A-1~1A-Nの各コアプロセッサ13によるプログラムの実行をブレークさせることができる。また、ICE10及びプロセッサ装置1A-1~1A-N間の通信のための信号線TX0~TXN及びRX0~RXNに新たに信号線を追加する必要がない。第3の実施形態.図12は、本発明の第3の実施形態に係るプロセッサ装置1B-nの構成を示すブロック図であり、図13は、図12のコマンド制御部118Aの構成を示すブロック図である。本実施形態に係るプロセッサ装置1B-nn=1,2,...,Nは、第2の実施形態に係るプロセッサ装置1A-nに比較して、デバッグ回路14Aに代えてデバッグ回路14Bを備える。また、デバッグ回路14Bは、デバッグ回路14Aに比較して、通信部11Aに代えて通信部11Bを備え、制御部12Aに代えて制御部12Bを備える。また、制御部12Bは、制御部12Aに比較して、ステータス管理部121に代えてステータス管理部121Aを備え、かつブレーク及びステータス要求コマンド発行指示部123をさらに備える。さらに、通信部11Bは、通信部11Aに比較して、コマンド実行部115に代えてコマンド実行部115Aを備え、コマンド制御部118に代えてコマンド制御部118Aを備える。また、図13において、コマンド制御部118Aは、コマンド制御部118に比較して、コマンド発行部1184をさらに備えたことを特徴としている。本実施形態に係るデバッグ回路14Bは、制御部12Bが、コアプロセッサ13がプログラムの実行をブレークしていることを検出したとき、ブレーク及びステータス要求コマンドを後段のプロセッサ装置に送信することを指示する指示信号を通信部11Bに送信し、通信部11bは、指示信号に応答して、ステータス要求コマンドを受信することなく、ブレーク及びステータス要求コマンドを後段のプロセッサ装置に送信することを特徴としている。図12において、ステータス管理部121Aは、コアプロセッサ13のステータスを含む応答情報信号を、応答制御部116Aの応答情報出力部1163図10参照。及びブレーク及びステータス要求コマンド発行指示部123に出力する。さらに、ステータス管理部A121は、第1及び第2の実施形態に係るステータス管理部121と同様に、コアプロセッサ13のステータスがブレーク状態であるときは、ブレーク通知信号を発生して、コマンド制御部118Aのコマンド変更部1183図13参照。に出力する。ブレーク及びステータス要求コマンド発行指示部123は、ステータス管理部121Aからの応答情報信号に基づいて、コアプロセッサ13がブレーク状態になったことを検出すると、ブレーク及びステータス要求コマンドを発生することを指示するためのブレーク及びステータス要求コマンド発行指示信号を発生して、コマンド制御部118Aのコマンド発行部1184に出力する。また、図13において、コマンド発行部1184は、ブレーク及びステータス要求コマンド発行指示部123からのブレーク及びステータス要求コマンド発行指示信号に応答して、ブレーク及びステータス要求コマンドを含む出力コマンド信号を発生して、コマンド送信部112を介して、後段のプロセッサ装置1B-n1に出力する。さらに、図12において、コマンド実行部115Aは、コマンド受信部222からの入力コマンド信号に含まれるコマンドがブレーク及びステータス要求コマンドであるとき、ID管理部117からID一致通知信号を受信しているか否かに関係なく、ブレーク及びステータス要求コマンドを実行する。図14は、図12のプロセッサ装置1B-2のコアプロセッサ13がブレークを開始したときに発生されるブレーク及びステータス要求コマンド発行指示信号と、伝送されるブレーク及びステータス要求コマンドと、ブレーク及びステータス要求コマンドに対する応答を示すブロック図である。図14において、プロセッサ装置1B-2のコアプロセッサ13がブレークを開始すると、プロセッサ装置1B-2のブレーク及びステータス要求コマンド発行指示部123は、ブレーク及びステータス要求コマンド発行指示信号を発生して、コマンド発行部1184図13参照。に出力する。これに応答して、コマンド発行部1184は、ブレーク及びステータス要求コマンドを含む出力コマンド信号を発生して、コマンド送信部112を介して、後段のプロセッサ装置1B-3に出力する。プロセッサ装置1B-3のコマンド実行部115A図12参照。は、前段のプロセッサ装置1B-2からのブレーク及びステータス要求コマンドを実行して、プロセッサ装置1B-3のコアプロセッサ13によるプログラムの実行をブレークさせる。さらに、プロセッサ装置1B-3のコマンド中継部1181図13参照。は、プロセッサ装置1B-2からのブレーク及びステータス要求コマンドを含む入力コマンド信号を、出力コマンド信号として、後段のプロセッサ装置1B-4に出力する。以下、同様に、ブレーク及びステータス要求コマンドはプロセッサ装置1B-4~1B-Nに出力され、各プロセッサ装置1B-4~1B-Nの各コアプロセッサ13はブレークする。従って、プロセッサ装置1B-2より後段の全てのプロセッサ装置1B-3~1B-Nの各コアプロセッサ13はブレークする。さらに、図14において、プロセッサ装置1B-3~1B-Nはそれぞれ、ブレーク及びステータス要求コマンドに対する応答を含む応答信号を、前段のプロセッサ装置1B-2~1B-N-1に出力する。第1の実施形態に係るプロセッサ装置1-1~1-Nによれば、ICE10がステータス要求コマンドを出力しなければ、ブレーク状態にあるコアプロセッサ13を備えたプロセッサ装置の後段のプロセッサ装置の各コアプロセッサ13を、ブレーク及びステータス要求コマンドを用いてブレーク状態にすることはできない。しかしながら本実施形態に係るプロセッサ装置1B-1~1B-Nによれば、コアプロセッサ13がブレーク状態になったことを検出したときにブレーク及びステータス要求コマンド発行指示信号を発生するブレーク及びステータス要求コマンド発行指示部123と、ブレーク及びステータス要求コマンド発行指示信号に応答してブレーク及びステータス要求コマンドを発生して後段のプロセッサ装置に出力するコマンド発行部1184とをさらに備えたので、ICE10がステータス要求コマンドを出力しなくても、ブレーク状態になったコアプロセッサ13を備えたプロセッサ装置の後段のプロセッサ装置の各コアプロセッサ13をブレーク状態にすることができる。また、ICE10及びプロセッサ装置1B-1~1B-N間の通信のための信号線TX0~TXN及びRX0~RXNに新たに信号線を追加する必要がない。第4の実施形態.図15は、本発明の第4の実施形態に係るプロセッサ装置1C-nの構成を示すブロック図である、図16は、図15の応答制御部116Bの構成を示すブロック図である。図15において、本実施形態に係るプロセッサ装置1C-nn=1,2,...,Nは、第3の実施形態に係るプロセッサ装置1B-nに比較して、デバッグ回路14Bに代えてデバッグ回路14Cを備える。また、デバッグ回路14Cは、デバッグ回路14Bに比較して、通信部11Bに代えて通信部11Cを備える。また、通信部11Cは、通信部11Bに比較して、応答制御部116Aに代えて応答制御部116Bを備える。図16において、応答制御部116Bは、応答制御部116Aに比較して、応答遅延出力管理部1162に代えて応答遅延出力管理部1162Aを備え、応答検出部1165をさらに備えたことを特徴としている。本実施形態に係るデバッグ回路14Cは、通信部11Cが、後段のプロセッサ装置から、後段の各プロセッサ装置のコアプロセッサ13の各ステータスを含む、ブレーク及びステータス要求コマンドに対する応答を受信し、当該受信した応答に基づいて、後段の各プロセッサ装置のコアプロセッサ13のうち少なくとも1つのコアプロセッサのステータスがブレーク状態であることを検出したとき、ブレーク要求信号を発生して制御部12Bに送信することを特徴としている。さらに、通信部11Cが、ブレーク及びステータス要求コマンドに対する応答に、コアプロセッサ13のステータスを挿入して前段のプロセッサ装置に送信することを特徴としている。本実施形態において、入力応答信号に含まれる応答の先頭のビットデータは0である。図16において、応答検出部1165は、応答受信部113からの入力応答信号に含まれるビットデータがゼロであることを検出すると、入力応答信号が応答を含むことを示す検出信号S1165を発生して応答遅延出力管理部1162Aに出力する。図17は、図16の応答遅延出力管理部1162Aによって実行される応答遅延出力管理処理を示すフローチャートである。図17のステップS11において、応答遅延出力管理部1162Aは、応答検出部1165から検出信号S1165を受信したか否かを判断することにより、後段のプロセッサ装置1C-n1から応答を含む入力応答信号を受信したか否かを判断し、YESのときはステップS12に進む一方、NOのときはステップS11の処理を繰り返して実行する。そして、ステップS12において、応答遅延出力管理部1162Aは、遅延出力設定部1174からの遅延出力設定信号がアクティブか否かを判断することにより、受信された入力応答信号に含まれる応答に対応するコマンドを受信したか否かを判断し、YESのときはステップS13に進む一方、NOのときはステップS14に進む。ステップS13において、応答遅延出力管理部1162Aは、遅延時間を、遅延出力設定信号に含まれる遅延時間に設定してステップS15に進む。また、ステップS14において、応答遅延出力管理部1162Aは、遅延時間をゼロに設定してステップS15に進む。そして、ステップS15において、応答遅延出力管理部1162Aは、設定された遅延時間を応答情報出力部1163に出力してステップS11に戻る。図16に戻り参照すると、応答情報出力部1163は、ステータス管理部121Aからの応答情報信号に含まれるコアプロセッサ13のステータスのデータと、応答出力遅延管理部1162Aからの遅延時間のデータとを、応答中継部1161に出力する。そして、応答中継部1161は、応答受信部113からの入力応答信号に、プロセッサ装置1C-nのコアプロセッサ13のステータスを表すデータを書き込み、応答情報出力部1163から入力される遅延時間だけ遅延させて、出力応答信号として応答送信部114に出力する。図18は、図15のプロセッサ装置1C-Nのコアプロセッサの状態がブレーク状態であるときに伝送される応答と、プロセッサ装置1C-2において発生されるブレーク要求信号及びブレーク指示信号とを示すブロック図である。図18において、プロセッサ装置1C-2のコアプロセッサ13がブレークすると、第3の実施形態と同様に、コマンド発行部1184図13参照。はブレーク及びステータス要求コマンドを発生して、コマンド送信部112と信号線TXN1を介して終端器2に出力する。これに応答して、終端器2とプロセッサ装置1C-Nとの間の信号線RXN1の電圧レベルはローレベルになる。このとき、遅延出力設定部1174図4参照。からの遅延設定出力信号はノンアクティブであるので、応答遅延出力管理部1162Aは、遅延時間をゼロに設定する図17の応答遅延出力管理処理のステップS13参照。。そして、プロセッサ装置1C-Nの応答中継部1161は、プロセッサ装置1C-Nのコアプロセッサ13のステータスブレーク状態を含む出力応答信号を、前段のプロセッサ装置1C-N-1に出力する。これに応答して、プロセッサ装置1C-N-1のブレークデバイス判定部1164図16参照。は、ブレーク要求信号を発生してコア制御部122Aに出力し、コア制御部122Aはプロセッサ装置1C-N-1のコアプロセッサ13によるプログラムの実行をブレークさせる。さらに、プロセッサ装置1C-N-1の応答中継部1161は、プロセッサ装置1C-N-1及び1C-Nの各コアプロセッサ13のステータスを含む出力応答信号を発生して、応答送信部114を介して前段のプロセッサ装置1C-N-2に出力する。以下、同様に、プロセッサ装置1C-1及びIEC10まで、応答が順次出力され、全てのプロセッサ装置1C-1~1C-Nの各コアプロセッサ13はブレークする。第3の実施形態に係るプロセッサ装置1B-nn=1,2,...,Nによれば、前段のプロセッサ装置からコマンドを受信したときに応答を出力するので、最下流のプロセッサ装置1B-Nから、ブレーク状態にあるコアプロセッサ13を備えたプロセッサ装置まで、各プロセッサ装置を介して応答を出力できるが、ブレーク状態にあるコアプロセッサ13を備えたプロセッサ装置よりも前段のプロセッサ装置に応答を出力できない図14参照。。しかしながら、本実施形態に係るプロセッサ装置1C-nによれば、後段のプロセッサ装置1C-n1から入力応答信号を受信したとき、自プロセッサ装置1C-nのコアプロセッサのステータスを含む出力応答信号を発生して、前段のプロセッサ装置1C-n-1に出力する応答制御部116Bを備えたので、ICE10がステータス要求コマンドを出力しなくても、ブレーク状態にあるコアプロセッサ13を備えたプロセッサ装置の前段のプロセッサ装置の各コアプロセッサ13をブレーク状態にすることができる。このため、本実施形態によれば、プロセッサ装置1C-1~1C-Nのうちの1つのプロセッサ装置のコアプロセッサ13がブレークすると、ICE10からのコマンドなしに、全てのプロセッサ装置1C-1~1C-Nをブレーク状態にすることができる。また、ICE10及びプロセッサ装置1C-1~1C-N間の通信のための信号線TX0~TXN及びRX0~RXNに新たに信号線を追加する必要がない。なお、本実施形態において、応答検出部1165は、応答受信部113からの入力応答信号に含まれるビットデータがゼロであることを検出すると、入力応答信号が応答を含むことを示す検出信号S1165を発生したが、本発明はこれに限られない。応答検出部1165は、応答受信部113からの入力応答信号において応答の開始を示す所定のスタートビットを検出すると、入力応答信号が応答を含むことを示す検出信号S1165を発生してもよい。第5の実施形態.図19は、本発明の第5の実施形態に係るコマンド制御部118Bの構成を示すブロック図である。本実施形態に係るコマンド制御部118Bは、第3及び第4の実施形態に係るコマンド制御部118Aに比較して、コマンド中継部1181及びコマンド変更部1183に代えて、シリアル通信を行うコマンド中継部1181A及びコマンド変更部1183Aを備えたことを特徴としている。また、図20は、信号線TX1を介して図19のコマンド制御部118Bが受信したコマンド信号と、当該コマンド信号に含まれるコマンドをコマンド制御部118Bが変更しない場合に、コマンド制御部118Bが信号線TX2を介して出力するコマンド信号とを示すタイミングチャートである。さらに、図21は、信号線TX1を介して図19のコマンド制御部118Bが受信したコマンド信号と、当該コマンド信号に含まれるステータス要求コマンドを図19のコマンド制御部118Bがブレーク及びステータス要求コマンドに変更する場合にコマンド制御部118Bが信号線TX2を介して出力するコマンド信号とを示すタイミングチャートである。図19において、コマンド受信部111からの入力コマンド信号は、シリアルデータ信号であって、入力コマンド信号に含まれるコマンドのタイプを、シリアルデータ信号の先頭部分に設けられたコマンドタイプ格納部図20参照。に格納する。図19のコマンド中継部1181Aは、出力禁止信号S1182及びS1183を受信していないとき、図20に示すように、入力コマンド信号を受信しながら、当該入力コマンド信号を、出力コマンド信号としてそのままコマンド送信部112に出力する。また、図19において、コマンド変更部1183Aは、コマンド受信部111からの入力コマンド信号に含まれるコマンドがステータス要求コマンドであるか否かを、入力コマンド信号の先頭部分のコマンドタイプ格納部に格納されたデータに基づいて判断する。さらに、入力コマンド信号に含まれるコマンドがステータス要求コマンドであるときは、ステータス管理部121Aから、コアプロセッサ13のステータスがブレーク状態であることを通知するブレーク通知信号を受信しているか否かを判断し、ブレーク通知信号を受信しているときは、出力コマンド信号を出力することを禁止する出力禁止信号S1183をコマンド中継部1181出力し、かつ、入力コマンド信号の末尾に格納されたデータD14及びD15を書き換えることにより図21参照。、ブレーク及びステータス要求コマンドを発生し、当該コマンドを含む出力コマンド信号をコマンド送信部112に出力する。本実施形態によれば、図19のコマンド変更部1183Aは、コマンド受信部111からの入力コマンド信号を受信中に、当該入力コマンド信号に含まれるコマンドがステータス要求コマンドであるか否かを、入力コマンド信号の先頭部分のコマンドタイプ格納部に格納されたデータに基づいて判断し、入力コマンド信号の末尾のデータを変更するすることによりステータス要求コマンドをブレーク及びステータス要求コマンドに変更する。従って、コマンド変更部1183Aは、入力コマンド信号全体を受信し終わる前に、入力コマンド信号を受信しながら、出力コマンド信号を出力できる。従って、コマンド信号がシリアル通信で伝送される場合、上記各実施形態に比較して、各プロセッサ装置で入力コマンド信号の受信を開始してから、出力コマンド信号の送信を終了するまでの遅延時間を最小限にできる。このため、上記各実施形態に比較して、各プロセッサ装置のコアプロセッサ13によるプログラムの実行を、短時間でブレークさせることができる。第6の実施形態.図22は、本発明の第6の実施形態に係る応答制御部116Cの構成を示すブロック図である。また、図23は、信号線RX2を介して図22の応答中継部1161Aが受信した応答信号と、当該応答信号に含まれるステータスデータD8を図22の応答中継部1161Aが書き換えた場合に応答制御部116Cが信号線RX1を介して出力する応答信号とを示すタイミングチャートである。さらに、図24は、本発明の第6の実施形態において、信号線TX0~TXNを介して伝送されるコマンド信号及び信号線RX0~RXNを介して伝送される応答信号の伝送タイミングを示すタイミングチャートである。図23において、各応答信号はシリアルデータ信号であって、プロセッサ装置1C-1~1C-Nにそれぞれ割り当てられたビット位置に、プロセッサ装置1C-1~1C-Nの各コアプロセッサ13のステータスを表すビットデータを格納する。図22において、応答制御部116Cは、図16の応答制御部116Bに比較して、応答情報出力部1163に代えて応答情報出力部1163Aを備えたことを特徴としている。応答情報出力部1163Aは、入力応答信号を応答受信部113から受信したタイミングから、出力応答信号を応答送信部114に送信するタイミングまでの遅延時間を最小にするように、応答中継部1161に出力する遅延時間を設定する。具体的には、応答中継部1161が入力応答信号を受信しながら、当該入力応答信号の対応するビットデータ図23の場合、データD8である。を、コアプロセッサ13のステータスを表すデータに書き換えて出力応答信号として出力できるように、遅延時間を設定する。本実施形態によれば、図24に示すように、応答中継部1161は、入力応答信号の受信中に、入力応答信号の所定のビット位置のデータを変更することにより、コアプロセッサ13のステータスを含む出力応答信号を出力できる。従って、応答信号がシリアル通信で伝送される場合、上記各実施形態に比較して、各プロセッサ装置で入力応答信号の受信を開始してから、出力応答信号の送信を終了するまでの遅延時間を最小限にできる。このため、上記各実施形態に比較して、各プロセッサ装置のコアプロセッサ13によるプログラムの実行を、短時間でブレークさせることができる。上記各実施形態において、通信部11,11A,11B,11Cは、ブレーク及びステータス要求コマンドを後段のプロセッサ装置に送信してから、遅延出力設定部1174図4参照。によって設定された遅延時間だけ経過した後に、コアプロセッサ13がプログラムの実行をブレークしていることを示す出力応答信号を、前段のプロセッサ装置に送信したが、本発明はこれに限られない。通信部11,11A,11B,11Cは、ブレーク及びステータス要求コマンドを後段のプロセッサ装置に送信すると同時に、コアプロセッサ13がプログラムの実行をブレークしていることを示す出力応答信号を、前段のプロセッサ装置に送信してもよい。"