制御ゲートが第1の配線に接続され、ソースドレイン端の第1端が第2の配線に接続され、電荷を蓄積する膜を有する第1のメモリセルトランジスタと、制御ゲートが前記第1の配線に接続され、ソースドレイン端の第3端が前記第1のメモリセルトランジスタのソースドレイン端の第2端に接続され、第4端が第3の配線に接続され、電荷を蓄積する膜を有する第2のメモリセルトランジスタと、前記第1のメモリセルトランジスタのソースドレイン端の第2端と前記第2のメモリセルトランジスタのソースドレイン端の第3端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第1の基板電極を有し、前記第1のメモリセルトランジスタまたは前記第2のメモリセルトランジスタに書き込む時、前記第1の配線に書き込み電圧を印加し、前記第2の配線と第3の配線のいずれか一方に第1の電圧を、他方に前記第1の電圧よりも低い第2の電圧を印加し、前記パストランジスタのウェルに前記第1の電圧と前記第2の電圧の間の電圧の基板電圧を印加することを特徴とする不揮発プログラマブルロジックスイッチ。前記第1のメモリセルトランジスタと前記第2のメモリセルトランジスタと前記パストランジスタは同一のウェル上に形成され、前記第1の基板電極は前記第1のメモリセルトランジスタと前記第2のメモリセルトランジスタのウェルにも基板電圧を印加することを特徴とする請求項1に記載の不揮発プログラマブルロジックスイッチ。前記第1のメモリセルトランジスタと前記第2のメモリセルトランジスタは基板に形成された第1のウェル上に形成され、前記パストランジスタは前記第1のウェルとは異なる第2のウェル上に形成され、前記第1のメモリセルトランジスタと前記第2のメモリセルトランジスタのウェルに基板電圧を印加する第2の基板電極を更に有することを特徴とする請求項1に記載の不揮発プログラマブルロジックスイッチ。半導体基板に設けられた素子分離領域と、前記半導体基板に設けられ、前記素子分離領域によって互いに分離された第1導電型の第1および第2の半導体領域と、前記第1の半導体領域内に離間して設けられた第2導電型の第1、第2、第3の拡散層領域と、前記第1の拡散層領域と前記第2の拡散層領域との間の前記第1半導体領域上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた電荷を蓄積する第1の電荷蓄積膜と、前記第1の電荷蓄積膜上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された第1の制御ゲートと、を有する第1のメモリセルトランジスタと、前記第2の拡散層領域と前記第3の拡散層領域との間の前記第1半導体領域上に設けられた第3の絶縁膜と、前記第3の絶縁膜上に設けられた電荷を蓄積する第2の電荷蓄積膜と、前記第2の電荷蓄積膜上に形成された第4の絶縁膜と、前記第4の絶縁膜上に形成された第2の制御ゲートと、を有する第2のメモリセルトランジスタと、前記第2の半導体領域内に離間して設けられた第2導電型の第4、第5の拡散層領域と、前記第4の拡散層領域と前記第5の拡散層領域との間の前記第2の半導体領域上に設けられた第5の絶縁膜と、前記第5の絶縁膜上に設けられ、前記第2の拡散層領域と電気的に接続されたゲート電極と、を有するパストランジスタと、前記半導体基板に設けられ、前記第2の半導体領域に基板電圧を印加する第1の基板電極とを備え、前記第1のメモリセルトランジスタまたは前記第2のメモリセルトランジスタに書き込む時、前記第1の制御ゲートおよび前記第2の制御ゲートに書き込み電圧を印加し、前記第1の拡散層領域と前記第3の拡散層領域のいずれか一方に第1の電圧を、他方に前記第1の電圧よりも低い第2の電圧を印加し、前記第1の基板電極に前記第1の電圧と前記第2の電圧の間の電圧を印加することを特徴とする不揮発性プログラマブルロジックスイッチ。前記第1の半導体領域と前記第2の半導体領域は同一ウェル内に形成されており、前記第1の基板電極は前記第1の半導体領域にも基板電圧を印加することを特徴とする請求項4に記載の不揮発性プログラマブルロジックスイッチ。前記第1の半導体領域は基板に形成された第1のウェルに形成され、前記第2の半導体領域は前記第1のウェルとは異なる第2のウェルに形成され、前記第1の半導体領域に基板電圧を印加する第2の基板電極を更に有することを特徴とする請求項4に記載の不揮発プログラマブルロジックスイッチ。前記第1のメモリセルトランジスタと前記第2のメモリセルトランジスタは、MONOS型トランジスタまたはSONOS型トランジスタであることを特徴とする請求項1乃至6のいずれか1項に記載の不揮発プログラマブルロジックスイッチ。前記第1の配線に0Vの電圧を印加し、前記第2の配線と第3の配線を浮遊状態にし、前記第1の基板電極に所定の書き込み電圧を印加して前記第1のメモリセルトランジスタおよび前記第2のメモリセルトランジスタのデータを消去する請求項2に記載の不揮発プログラマブルロジックスイッチ。前記第1の配線に0Vの電圧を印加し、前記第2の配線と第3の配線を浮遊状態にし、前記第1の基板電極に所定の書き込み電圧を印加し、前記第2の基板電極に前記所定の書き込み電圧を印加して、前記第1のメモリセルトランジスタおよび前記第2のメモリセルトランジスタのデータを消去する請求項3に記載の不揮発プログラマブルロジックスイッチ。特許文献1に記載される発明では、2個の不揮発トランジスタを直列に接続し、不揮発トランジスタの出力ノードにスイッチングトランジスタのゲートを接続した集積回路が開示されている。この集積回路を動作させる時には、一方の不揮発トランジスタをスイッチングトランジスタ駆動電圧電源に接続し、もう一方の不揮発トランジスタを電位0Vの接地線に接続する。これによって、不揮発トランジスタに書き込まれた内容に応じて、スイッチングトランジスタのゲートに駆動電圧あるいは0Vが入力される。この集積回路に含まれる2個の不揮発トランジスタは制御ゲートが共通であるが、出力ノードにアクセストランジスタを設け、これを利用して出力ノードに適当な電位を与えることで、それぞれの不揮発トランジスタに対して選択的に書き込み消去が可能である。しかしながら、特許文献1に記載された集積回路は、不揮発トランジスタのゲートに負電圧を印加することで消去を行う。そのため、書き込みや駆動用の正電圧電源とは別に負電圧電源が必要となり、チップサイズが大きくなってしまう。FPGAのチップ面積は縮小化が求められており、電源のためにチップサイズを大きくすることは好ましくない。更に、特許文献1に記載されたような集積回路においてチップ面積の縮小化や、回路の簡素化による遅延消費電力低減を実現するためには、メモリセルトランジスタとロジックトランジスタとを高密度に混載する必要がある。しかし、一般的なフローティングゲート型のメモリセルトランジスタは、ロジックトランジスタとプロセスが大きく異なるため、それぞれを別々のブロックに作らざるを得ない。そのため、回路が複雑化し、サイズを小さくすることが難しい。そこで本発明は、誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供することを目的とする。上記目的を達成するために、本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第1の配線に接続され、第1のソースドレイン端が第2の配線に接続され、電荷を蓄積する膜を有する第1のメモリセルトランジスタと、制御ゲートが前記第1の配線に接続され、第3のソースドレイン端が前記第1のメモリセルトランジスタの第2のソースドレイン端に接続され、第4のソースドレイン端が第3の配線に接続され、電荷を蓄積する膜を有する第2のメモリセルトランジスタと、前記第1のメモリセルトランジスタの前記第2のソースドレイン端と前記第2のメモリセルトランジスタの前記第3のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第1の基板電極を有し、前記第1のメモリセルトランジスタまたは前記第2のメモリセルトランジスタに書き込む時、前記第1の配線に書き込み電圧を印加し、前記第2の配線と第3の配線のいずれか一方に第1の電圧を、他方に前記第1の電圧よりも低い第2の電圧を印加し、前記パストランジスタのウェルに前記第1の電圧と前記第2の電圧の間の電圧の基板電圧を印加することを特徴としている。本発明の実施形態を説明する前に、本願発明に至った経緯を説明する。まず、特許文献1についての本願発明者達の知見を説明する。特許文献1に記載の集積回路は、2個の不揮発トランジスタのゲートが共通の配線controlvoltagelineに接続されており、同一の電圧が印加される構造となっている。第1の不揮発トランジスタに書き込む場合、配線controlvoltagelineに正電圧を印加し、さらに例えば配線PDHprogramdatahighlineに正電圧を与え、出力ノードQに接続されているアクセストランジスタをオンにし、出力ノードを接地することで、第1の不揮発トランジスタのドレイン端にホットエレクトロンを発生させて、第1の不揮発トランジスタに電荷を注入する。この際、配線PDLprogramdatalowlineを接地しておくと、第2の不揮発トランジスタにはホットエレクトロンが発生せず、第2の不揮発トランジスタには電荷が注入されない。この方法では、第1の不揮発トランジスタのドレイン端に発生したホットエレクトロンが絶縁膜のエネルギー障壁を飛び越えて電荷蓄積層へ入る必要があるため、配線PDHには絶縁膜の障壁高さ以上の電圧を印加する必要がある。そのため、例えば基板半導体がSiで絶縁膜がSiO2の場合、2V程度以上の電圧が必要となる。このとき、配線PDHを共有する別のロジックスイッチのフラッシュメモリセルがオンの状態であると、配線PDHの電圧が出力ノードQに接続されるパストランジスタのゲートに入力される。パストランジスタは、ロジック向けの高性能トランジスタから成り、現在では駆動電圧は1.5V以下であり、2V以上の電圧が印加されると絶縁膜が破壊される恐れがあるため、特許文献1に記載の方法では、パストランジスタが損傷する可能性がある。次に、プログラマブルロジックスイッチのメモリセルトランジスタとロジックトランジスタを高密度に混載して、チップ面積を縮小化したり回路の簡素化したりするために、ロジックトランジスタとプロセスの相性が良いMONOS型トランジスタを使う場合について説明する。特許文献1に記載の不揮発トランジスタのデータ消去方法では、配線controlvoltagelineに負電圧を印加し、アクセストランジスタのゲートが接続された配線addresslineに電圧を印加してアクセストランジスタをオン状態にし、出力ノードQに配線referencevoltagelineから電圧を印加する。すると、第1の不揮発トランジスタと第2の不揮発トランジスタの出力ノードQ側のドレイン端において、高電界が発生し、フローティングゲートから出力ノードQ側へ電子が引き抜かれ、消去できる。しかし、MONOS型トランジスタを用いたプログラマブルロジックスイッチに、特許文献1に記載の消去方法を適用したとしても、正しく消去できない恐れがある。これは、電荷蓄積膜内部を電荷が自由に移動できるフローティングゲート型とは異なり、MONOS型のような絶縁性の電荷蓄積膜を用いたメモリセルトランジスタでは、電荷蓄積膜内部での電荷の移動が起きにくいためである。電荷蓄積膜内部での電荷の移動が起きにくいことによって、局所的に消去が起こるだけで、電荷蓄積膜全体の消去を行うことが難しい。また、負電圧を印加するための負電圧発生回路が必要となり、チップ面積の増大につながる。さらに、ドレイン電界がソース端にまで影響を及ぼす短チャネルデバイスでは、ドレイン端に電界が集中しにくいため、このような消去方法は、デバイスの縮小化には不向きである。このような知見を考慮することにより、本発明者達は、サイズを可及的に小さくすることができる不揮発プログラマブルロジックスイッチを得ることができた。この不揮発プログラマブルロジックスイッチを以下に実施形態として説明する。第1の実施形態図1と図2を参照して、本発明の第1の実施形態による不揮発プログラムロジックスイッチ以下、単にロジックスイッチとも云うについて説明する。図1は、本発明の第1の実施形態によるロジックスイッチ1の断面図である。図2は、ロジックスイッチ1の回路図である。図1に示すとおり、ロジックスイッチ1のシリコン基板9上にウェル10a、10bが形成され、メモリセルトランジスタFC21、FC22が同一ウェル10a上に存在する。メモリセルトランジスタFC21、FC22は、MONOS型トランジスタであって、ゲート構造がシリコン基板側からシリコン酸化膜トンネル膜11、シリコン窒化膜電荷蓄積絶縁膜12、シリコン酸化膜ブロック膜13、金属電極14となっている。MONOS型トランジスタは、シリコン窒化膜の電荷捕獲サイトに電荷が捕獲されることによって、データを保持する不揮発メモリである。金属電極は、高濃度不純物を含むシリコンに置き換えても良く、この場合はSONOS型トランジスタと呼ばれる。なお、フローティングゲート型のトランジスタを用いても良い。図1および図2に示すとおり、メモリセルトランジスタFC21およびFC22のゲートは、いずれも配線WL21に接続されている。メモリセルトランジスタFC21のソースドレイン電極15のうち、一方は配線BL21に接続されており、他方はメモリセルトランジスタFC22のソースドレイン電極の一方に接続されている。メモリセルトランジスタFC22のソースドレイン電極15の他方は、配線BL22に接続されている。また、メモリセルトランジスタFC21、FC22の接続ノードは、パストランジスタPT1のゲートに接続されている。さらに、メモリセルトランジスタFC21、FC22が設けられたウェル10aには基板電極16が形成されており、これらの基板電極16は、配線SUB21へ接続されている。これによって、配線SUB21を通じてメモリセルトランジスタFC21、FC22に基板電圧を印加することができる。パストランジスタPT1は、基板上に形成されたウェル10b上に存在し、メモリセルトランジスタFC21、FC22の接続ノードからの出力がゲートに入力される。ウェル10bにも基板電極16が設けられ、この基板電極16は、配線SUB22へ接続されている。これによって、配線SUB22を通じてパストランジスタPT1に基板電圧を印加することができる。なお、ここでは、メモリセルトランジスタFC21、FC22がP型ウェル上に形成されたN型MOSトランジスタとして説明するが、N型ウェル上に形成されたP型MOSトランジスタであっても良い。また、図1において、メモリセルトランジスタFC21、FC22は、素子分離17で囲まれた同一アクティブエリア以下、AAと略す上に形成されているが、異なるAA上に形成されていても良い。さらに、基板はシリコン基板として説明するが、その他の半導体であっても良い。本実施形態に係るロジックスイッチは、必要に応じてメモリセルトランジスタFC21、FC22のいずれか一方を書き込み状態にする。メモリセルトランジスタFC21、FC22の書き込み状態電荷蓄積絶縁膜への電荷蓄積状態に応じてメモリセルトランジスタFC21、FC22のオン/オフ状態導通/非導通状態が定まる。つまり、メモリセルトランジスタFC21、FC22のいずれか一方がオン状態となり、他方がオフ状態となる。そして、メモリセルトランジスタFC21、FC22の一方のソースドレイン電極を駆動電圧電源に接続し、他方のソースドレイン電極を電位0Vの接地線に接続する。これによって、駆動電圧電源に接続されたメモリセルトランジスタがオン状態の場合には、パストランジスタPT1のゲートに駆動電圧が入力されてパストランジスタPT1がオン状態となり、接地線に接続されたメモリセルトランジスタがオン状態の場合には、パストランジスタPT1のゲートに0Vが入力されてパストランジスタPT1がオフ状態となる。本実施形態とは異なり、1つのメモリセルトランジスタを用いて、このメモリセルトランジスタにパストランジスタのゲートを接続してロジックスイッチを構成したとすると、メモリセルトランジスタのオン/オフによって、パストランジスタに駆動電圧が入力される状態とされない状態とを切り替えることができる。しかしながら、このロジックスイッチでは、メモリセルトランジスタがオフのときに、パストランジスタのゲートは外部から遮断されて浮遊状態となるため、パストランジスタを通るロジック信号などの影響で電位が不安定となり、誤動作を起こす可能性がある。それに対して、本実施形態のように、2つのメモリセルトランジスタFC21、FC22を用いると、パストランジスタPT1に駆動電圧と0Vとを入力することができるため、パストランジスタPT1のゲート浮遊による誤動作が生じない。次に、本実施形態に係るロジックスイッチへのデータの書き込みおよび消去方法を図3~図7を用いて説明する。図3は、図2に示したロジックスイッチをアレイ状に並べたスイッチアレイである。図3中のセル00、01、10、11それぞれが図2に示したロジックスイッチに対応する。セル00とセル01に含まれるメモリセルトランジスタのゲートは同じ配線WL210に接続され、セル10とセル11に含まれるメモリセルトランジスタのゲートは配線WL211に接続される。また、セル00とセル10とに対して共通の配線メモリセルトランジスタのソースドレイン電極が接続される配線BL210、220や、基板電極が接続される配線SUB210、SUB220が用いられ、セル01とセル11とに対して共通の配線メモリセルトランジスタのソースドレイン電極が接続される配線BL211、221や、基板電極が接続される配線SUB211、SUB221が用いられる。このスイッチアレイのセル00にデータを書き込む際には、スイッチアレイの各配線に、例えば図3に示す電圧を印加する。図4は、図3におけるスイッチアレイのセル00データが書き込まれる選択セルを示す図である。セル00のメモリセルトランジスタFC21、FC22のゲートが接続された配線WL210には19Vの高電圧が印加され、メモリセルトランジスタFC21のソースドレインの一方が接続される配線BL210には3V、メモリセルトランジスタFC22のソースドレインの一方が接続される配線BL220には0Vの電圧が印加される。また、メモリセルトランジスタFC21、FC22の基板電極が接続される配線SUB210には1.5Vの電圧が印加され、パストランジスタPT1の基板電極が接続される配線SUB220には0Vの電圧が印加される。配線WL210に印加される19Vの電圧は、メモリセルトランジスタFC21、FC22をオン状態にするのに十分な電圧である。そのため、配線BL210からBL220へ電流が流れる。なお、配線WL210に電圧を印加する際、メモリセルトランジスタFC21とFC22とがオン状態になるタイミングがずれて、いずれか一方がオン状態となり、他方がオフ状態となる状況が生じうる。この場合、接続ノードQに最大3V配線BL210に印加されている電圧、最低0V配線BL220に印加されている電圧がかかる。パストランジスタPT1は、ロジック向けの高性能トランジスタからなっており、駆動電圧は1.5V以下であり、2V以上の電圧が印加されると損傷する恐れがある。そこで、配線SUB220を通じてパストランジスタPT1に、接続ノードQにかかる最大の電圧の半分の電圧1.5Vの基板電圧を印加しておく。これによって、パストランジスタPT1のゲート絶縁膜にかかる正味の電圧は最大で1.5Vとなる。1.5Vは、ロジックトランジスタの耐圧内であるから、パストランジスタPT1のゲート絶縁膜が破壊されない。配線WL210に電圧を印加して十分に時間が経てば、メモリセルトランジスタFC21、FC22は共にオン状態になる。このとき、メモリセルトランジスタのチャネル内部で電位降下が主として生じるため、メモリセルトランジスタFC22のトンネル膜にかかる電圧はFC21のトンネル膜にかかる電圧よりも最大で3V程度大きくなる。このため、このトンネル膜にかかる電圧の差を利用して、メモリセルトランジスタFC22のみ書き込み状態にし、FC21を書き込み状態にしないことができる。図8は、トンネル膜厚tox=7.9nm、ブロック膜厚tipd=12.2nmのメモリセルトランジスタFC21、FC22のゲートに、書き込み電圧プログラム電圧Vpgmを与えたときのしきい値電圧の変化量を表す図である。図8によると、メモリセルトランジスタFC21、FC22の双方のゲートに18~19V付近の電圧を印加すると、メモリセルトランジスタFC22は書き込まれて、しきい値電圧が変化し、FC21は書き込まれないため、しきい値電圧に変化が無い。また、このときのメモリセルトランジスタFC21とFC22とのしきい値電圧の差は3Vに達し、FC21のしきい値電圧よりも高く、FC22のしきい値電圧よりも低い電圧を双方のゲートに与えて、FC22のみをオン状態にするために、十分実用的な大きさのウィンドウである。このように、配線WL210からメモリセルトランジスタFC21、FC22のゲートに印加する電圧を、いずれか一方のメモリセルトランジスタのみしきい値電圧の変化が生じるような電圧に調整することで、一方のメモリセルトランジスタにのみ書き込むことができる。なお、この例では、メモリセルトランジスタFC22のみ書き込み状態にするとして説明したが、FC21のみを書き込み状態にすることもできる。メモリセルトランジスタFC21を書き込み状態にするとともにFC22を書き込まれていない状態にするには、メモリセルトランジスタFC21に接続されている配線BL210よりも高い電圧をメモリセルトランジスタFC22に接続されている配線BL220に印加する例えば、BL210に0V、BL220に3V。図5は、図3におけるスイッチアレイのセル01データが書き込まれない非選択セルを示す図である。セル01のメモリセルトランジスタFC21、FC22には、配線WL210を通じて19Vの電圧が印加されている。しかしながら、メモリセルトランジスタFC21、FC22がそれぞれ接続されている配線BL211とBL221の両方に3Vが印加されているため、メモリセルトランジスタFC21、FC22のトンネル膜を電子がトンネルするために必要な電界が確保されず、メモリセルトランジスタFC21、FC22ともに書き込まれることはない。配線SUB211からセル01のメモリセルトランジスタFC21、FC22に印加される基板電圧は、配線BL211、BL221からメモリセルトランジスタFC21、FC22に印加する電圧3Vを超えない範囲であれば良い。ただし、誤書き込みを防ぐためにトンネル膜電界を低減するためには、1.5~3V程度であることが望ましい。なお、メモリセルトランジスタFC21、FC22のゲートには、実質16Vの電圧がかかるため、メモリセルトランジスタFC21、FC22はオン状態となっており、接続ノードQには3Vの電圧がかかる。そこで、パストランジスタPT1の損傷を防ぐために、配線SUB221からパストランジスタPT1に基板電圧1.5Vを印加する。これによって、パストランジスタPT1のゲート絶縁膜にかかる電圧は実質1.5Vとなるため、ゲート絶縁膜を保護することができる。図6は、図3におけるスイッチアレイのセル10データが書き込まれない非選択セルを示す図である。セル10のメモリセルトランジスタFC21、FC22のゲートに接続されている配線WL211にかかる電圧は0Vのため、メモリセルトランジスタFC21、FC22に書き込まれることは無い。ただし、メモリセルトランジスタFC21は、ゲートにかかる電圧が0Vでオン状態になっている場合があり、接続ノードQに3Vが印加される場合がある。そこで、配線SUB220からパストランジスタPT1に基板電圧1.5Vを印加する。これによって、パストランジスタPT1のゲート絶縁膜に印加される電圧が実質1.5Vとなり、ゲート絶縁膜を保護することができる。図7は、図3におけるスイッチアレイのセル11データが書き込まれない非選択セルを示す図である。セル11のメモリセルトランジスタFC21、FC22のゲートに接続されている配線WL211にかかる電圧は0Vのため、メモリセルトランジスタFC21、FC22に書き込まれることは無い。ただし、メモリセルトランジスタFC21、FC22のいずれかもしくは両方が0Vのゲート電圧でオン状態となる場合があり、その場合、接続ノードQに3Vが印加される。そこで、配線SUB220からパストランジスタPT1に基板電圧1.5Vを印加する。これによって、パストランジスタPT1のゲート絶縁膜に印加される電圧が実質1.5Vとなり、ゲート絶縁膜を保護することができる。次に、スイッチアレイからデータを消去する方法について説明する。スイッチアレイからデータを消去する際には、メモリセルトランジスタ毎やロジックスイッチ毎に消去を行う必要は無く、一括して全てを消去し、その後で必要なデータを改めて書き込めば良い。スイッチアレイからデータを消去する場合、スイッチアレイに含まれる全てのロジックスイッチに対して図9に示すように各配線に電圧を印加する。つまり、ゲートが接続された配線WLを接地してメモリセルトランジスタFC21、FC22のゲートを0Vにし、メモリセルトランジスタFC21、FC22、パストランジスタPT1へ印加する基板電圧を、例えば19Vの高電圧にする。その他の端子は全て浮遊状態とする。すると、メモリセルトランジスタFC21、FC22のブロック膜に高電界がかかり、電荷蓄積絶縁膜の電子捕獲サイトに捕獲されていた電子が引き抜かれて、データが消去される。なお、配線SUB21に19Vの高電圧をかけると、メモリセルトランジスタFC21、FC22のソースドレイン電極と基板との間のPN接合に順バイアスがかかるため、接続ノードQに19Vという大きな電圧がかかるが、配線SUB22からパストランジスタPT1に19Vの基板電圧を印加しておけば、パストランジスタPT1のゲート絶縁膜にかかる電圧は相殺され、ゲート絶縁膜が破壊されることは無い。以上説明したように、本実施形態によれば、配線WL21、BL21、BL22、SUB21、SUB22に印加する電圧を調整することによって、スイッチアレイ中の所望のロジックスイッチに含まれる2つのメモリセルトランジスタのいずれか一方にのみデータを書き込むことができる。また、スイッチアレイ中のロジックスイッチのデータを一括して消去することもできる。さらに、データの書き込み、消去の際に、パストランジスタに与える基板電圧を調整することで、パストランジスタのゲート絶縁膜にかかる電圧を所定の範囲内に抑え、パストランジスタの損傷を防ぐことができる。なお、上述の説明において各配線に印加した電圧は一例であって、メモリセルトランジスタのしきい値電圧や、パストランジスタの耐圧範囲などに応じて適宜変更することができる。次に、本実施形態に係るロジックスイッチ1の作成方法を図10~図20を参照して説明する。まず、シリコン基板9上にSTIShallowTrenchIsolationなどの素子分離を行い、領域110、111、112、113の4領域に分離する図10。次に、領域110と111全体、および領域112と113領域全体に、ホウ素等のアクセプターイオンを注入し、P型ウェル10a、10bを形成する。このP型ウェル10a、10bは素子分離17よりも深く形成される。そのため、領域110と111、領域112と113はシリコン基板9内部で電気的に接続される図11。そして、必要に応じて領域111および112にチャネル形成用のイオン注入を行う。イオン注入の際には、リソグラフィーなどでマスクを行って領域111と112とに別々にイオン注入を行っても良いし、領域111と112に同時にイオン注入を行っても良い。また、イオン注入を行わなくても良い。その後、例えばRTARapidThermalAnneal等の手法によってアニールを行い、ウェル10a、10bおよびチャネルのアクセプターを活性化する。アニール温度は例えば1000°C程度であり、アニール時間は例えば1秒程度である。そして、MONOS型トランジスタのトンネル膜となる酸化膜11を基板上全面に成膜し図12、その上に電荷蓄積絶縁膜となる窒化膜12を成膜し図13、さらにその上にブロック膜となる酸化膜13を成膜する図14。そして、リソグラフィー等によってメモリセルトランジスタFC21、FC22を作製する領域111にマスクを行い、例えばRIE等の手法を用いて、領域110、112、113の酸化膜11、窒化膜12、酸化膜13を除去する図15。そして、パストランジスタ用のゲート絶縁膜18を全体に成膜する図16。ゲート絶縁膜18は、例えばSiO2から成る絶縁膜である。もしくは、SiONから成る絶縁膜や、HfSiON等のhigh-k絶縁膜であっても良い。なお、図16では領域111に形成された酸化膜13上にゲート絶縁膜18が形成されている様子を図示しているが、図17以降では、酸化膜13もゲート絶縁膜18もSiO2から成るとして説明し、領域111の酸化膜13とゲート絶縁膜18を纏めて酸化膜13として表す。次に、ゲート絶縁膜18上にメモリセルトランジスタFC21、FC22、パストランジスタPT1のゲート電極となる金属もしくはアモルファスシリコンもしくはポリシリコンを成膜する図17。そして、リソグラフィーの手法によってゲート電極をパターニングし、例えばRIE等の手法を用いて、ゲート電極14を形成する図18。さらに、ゲート電極14をマスクにしてメモリセルトランジスタFC21、FC22、パストランジスタPT1のソースドレイン電極用のドナーイオンを注入する図19。この際、メモリセルトランジスタFC21、FC22、パストランジスタPT1が形成されない領域110、113にリソグラフィー等でマスクをし、ドナーが注入されないようにしておいても良い。そして、必要に応じて領域111、112をリソグラフィー等によってマスクしたうえで、領域110、113に基板電極用のアクセプターを注入しても良い図20。そして、さらに必要に応じてサリサイド等のプロセスを行った後、配線を行うと、図1のようなロジックスイッチ1を作製することができる。第2の実施形態次に、本発明の第2の実施形態によるロジックスイッチについて説明する。図21は、第2の実施形態に係るロジックスイッチ2の回路図であり、図22は、ロジックスイッチ2の断面図である。図21、図22では、第1の実施形態に係るロジックスイッチ1と同じ構成要素については同じ記号で表し、詳細な説明を省略する。図21、図22に示すように、ロジックスイッチ2のメモリセルトランジスタFC21、FC22、パストランジスタPT1は、1つのウェル10c上に形成され、ウェル10cの基板電極は配線SUB21に接続される基板電極16のみである。このため、第1の実施形態に係るロジックスイッチ1のように2つのウェル10a、10bが形成されて、配線SUB21、SUB22に接続される2つの基板電極16が形成される場合に比べ、ロジックスイッチ2は面積を縮小することができる。図23は、図21に示すロジックスイッチをアレイ状に並べたスイッチアレイである。図23中のセル00、01、10、11それぞれが図21に示したロジックスイッチに対応する。このスイッチアレイのセル00にデータを書き込む際には、スイッチアレイの各配線に、例えば図23に示す電圧を印加する。第1の実施形態で説明したロジックスイッチ1と本実施形態に係るロジックスイッチ2とでは、パストランジスタPT1に接続される配線がSUB210やSUB211であり、SUB211には1.5Vの電圧が印加されるという点で違いがあるが、本実施形態に係るロジックスイッチ2でも、パストランジスタPT1のゲート絶縁膜を保護することができる。ロジックスイッチ2で構成されるセル00の配線WL210には、メモリセルトランジスタFC21、FC22をオン状態にするのに十分な電圧19Vが印加される。そのため、配線BL210からBL220へ電流が流れる。ただし、第1の実施形態にて説明したように、メモリセルトランジスタFC21とFC22のいずれか一方がオン状態となり、他方がオフ状態となる状況が生じうる。この場合、接続ノードQに最大3V、最低0Vがかかり、パストランジスタPT1が損傷する恐れがある。そこで、配線SUB210を通じてパストランジスタPT1に、接続ノードQにかかる最大の電圧と最低の電圧の間の電圧1.5Vの基板電圧を印加しておく。これによって、パストランジスタPT1のゲート絶縁膜にかかる正味の電圧は最大で1.5Vとなる。1.5Vは、ロジックトランジスタの耐圧内であるから、パストランジスタPT1のゲート絶縁膜が破壊されない。ロジックスイッチ2で構成されるセル01のメモリセルトランジスタFC21、FC22はオン状態となるため、接続ノードQには3Vの電圧がかかる。しかし、配線SUB211からパストランジスタPT1に基板電圧1.5Vが印加されているため、パストランジスタPT1の損傷を防ぐことができる。また、メモリセルトランジスタFC21、FC22にも配線SUB211から基板電圧1.5Vが印加されることによって、メモリセルトランジスタFC21、FC22への誤書き込みを防ぐことができる。ロジックスイッチ2で構成されるセル10、11でも、パストランジスタPT1に基板電圧を印加することでパストランジスタPT1の損傷を防ぐ。その理由については、第1の実施形態で説明したセル10、11と同様であるため、説明を省略する。本実施形態に係るロジックスイッチ2からデータを消去する場合には、ロジックスイッチに対して図24に示すように各配線に電圧を印加する。つまり、ゲートが接続された配線WLを接地してメモリセルトランジスタFC21、FC22のゲートを0Vにし、配線SUB21からメモリセルトランジスタFC21、FC22、パストランジスタPT1へ印加する基板電圧を、例えば19Vの高電圧にする。その他の端子は全て浮遊状態とする。すると、メモリセルトランジスタFC21、FC22のブロック膜に高電界がかかり、電荷蓄積絶縁膜の電子捕獲サイトに捕獲されていた電子が引き抜かれて、データが消去される。なお、配線SUB21に19Vの高電圧をかけると、メモリセルトランジスタFC21、FC22のソースドレイン電極と基板との間のPN接合に順バイアスがかかるため、接続ノードQに19Vという大きな電圧がかかるが、配線SUB21からパストランジスタPT1にも19Vの基板電圧を印加するため、パストランジスタPT1のゲート絶縁膜にかかる電圧は相殺され、ゲート絶縁膜が破壊されることは無い。第3の実施形態次に、本発明の第3の実施形態によるロジックスイッチについて説明する。図25は、第3の実施形態によるロジックスイッチの断面図である。図25では、第1の実施形態に係るロジックスイッチ1と同じ構成要素については同じ記号で表し、詳細な説明を省略する。本実施形態に係るロジックスイッチ3のメモリセルトランジスタFC21とFC22とはゲート長が異なる。メモリセルトランジスタFC21とFC22とのゲート長が異なると、特に短チャネル効果が発現するような短チャネル領域では、サブスレッショルド領域の振る舞いが大きく異なる。例えば、メモリセルトランジスタFC21のゲート長がFC22のゲート長よりも長く、FC21のサブスレッショルドスロープS値はFC22のS値よりも小さいとする。このとき、メモリセルトランジスタFC21に書き込みが行われてしきい値電圧が高くなると、配線BL21-BL22間を流れる電流は配線WL21の電圧が低い領域ではFC21のサブスレッショルド電流で決まる。つまり、配線BL21-22間の電流の配線WL21の電圧に対するS値は小さくなる。逆に、メモリセルトランジスタFC22に書き込みが行われてしきい値電圧が高くなった場合、配線BL21-22間の電流の配線WL21の電圧に対するS値は大きくなる。このように、メモリセルトランジスタFC21、FC22のゲート長が異なる場合には、配線BL21-22間の電流の配線WL21の電圧に対するS値によって、FC21とFC22のどちらに書き込みが行われているかをモニターする、いわゆるベリファイを行うことが可能である。リソグラフィーによるゲート加工ばらつき10以内を考慮すれば、ゲート長が20以上異なれば、正確にベリファイを行うことができると考えられる。なお、図25ではメモリセルトランジスタFC21のゲート長がFC22のゲート長より長い場合を例にしたが、FC22のゲート長がFC21のゲート長よりも長い場合でも良い。以上、説明したような実施形態の構成をとることで、パストランジスタに基板電圧を印加してパストランジスタの損傷による誤動作を防ぐことができる。さらに、メモリセルトランジスタのデータへの書き込みや消去時に負電圧を印加する必要が無いため、負電圧電源が必要無く、フローティングゲート型やMONOS型やSONOS型のトランジスタにも適用できるため、チップサイズが小さい不揮発プログラマブルロジックスイッチを提供するができる。なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。また、異なる実施形態によって説明した内容を適宜組み合わせても良い。