第1の電源系統および第2から第nまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用I/Oセルが列状に配置される半導体集積装置であって、前記信号入出力用I/Oセルと同一外形寸法で、パッドと、自己電源用ESD保護回路とを有し、前記第1の電源系統の電源の供給に使用される第1の電源用I/Oセルと、前記信号入出力用I/Oセルと同一外形寸法で、パッドと、自己電源用ESD保護回路と、異種電源間ESD保護回路とを有し、前記第2から第nまでの電源系統の電源の供給に使用される第2の電源用I/Oセルとを備え、前記第1の電源用I/Oセルおよび前記第2の電源用I/Oセルが、前記信号入出力用I/Oセルと同列に配置され、前記第2の電源用I/Oセルの前記異種電源間ESD保護回路へ接続される共通放電経路が、前記第1の電源用I/Oセルから、列状に配置された前記信号入出力用I/Oセルを貫通して、前記第2の電源用I/Oセルへ配線されることを特徴とする半導体集積装置。前記共通放電経路が、前記第1の電源系統の基準電圧線であることを特徴とする請求項1に記載の半導体集積装置。前記共通放電経路が、前記第1の電源系統の電源電圧線であることを特徴とする請求項1に記載の半導体集積装置。前記共通放電経路が、前記チップの基板と電気的に接続されていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積装置。前記信号入出力用I/Oセルがチップの対向辺にのみ配置されるときは、それぞれの辺の前記共通放電経路を内部回路内の電源網を使用して接続することを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積装置。第1の電源系統および第2から第nまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用I/Oセルが列状に配置される半導体集積装置であって、前記信号入出力用I/Oセルと同一外形寸法で、パッドと、自己電源用ESD保護回路とを有し、前記第1の電源系統の基準電圧の供給に使用される第1の電源用I/Oセルと、前記信号入出力用I/Oセルと同一外形寸法で、パッドと、自己電源用ESD保護回路とを有し、前記第1の電源系統の電源電圧の供給に使用される第2の電源用I/Oセルと、前記信号入出力用I/Oセルと同一外形寸法で、パッドと、自己電源用ESD保護回路と、第1の異種電源間ESD保護回路と、第2の異種電源間ESD保護回路とを有し、前記第2から第nまでの電源系統の電源の供給に使用される第3の電源用I/Oセルとを備え、前記第1の電源用I/Oセル、前記第2の電源用I/Oセルおよび前記第3の電源用I/Oセルが、前記信号入出力用I/Oセルと同列に配置され、前記第3の電源用I/Oセルの前記第1の異種電源間ESD保護回路へ接続される第1の共通放電経路が、前記第1の電源用I/Oセルから、列状に配置された前記信号入出力用I/Oセルを貫通して、前記第3の電源用I/Oセルへ配線され、前記第3の電源用I/Oセルの前記第2の異種電源間ESD保護回路へ接続される第2の共通放電経路が、前記第2の電源用I/Oセルから、列状に配置された前記信号入出力用I/Oセルを貫通して、前記第3の電源用I/Oセルへ配線されることを特徴とする半導体集積装置。前記第1の共通放電経路または前記第2の共通放電経路のいずれかが、前記チップの基板と電気的に接続されていることを特徴とする請求項6に記載の半導体集積装置。前記信号入出力用I/Oセルがチップの対向辺にのみ配置されるときは、それぞれの辺の前記第1の共通放電経路および前記第2の共通放電経路をそれぞれ内部回路内の電源網を使用して接続することを特徴とする請求項6または7に記載の半導体集積装置。そこで、本発明が解決しようとする課題は、共通放電経路との間の異種電源間ESD保護回路をそれぞれの電源のパッドの近くに配置することのできる半導体集積装置を提供することにある。第1の電源系統および第2から第nまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用I/Oセルが列状に配置される半導体集積装置である、実施形態の半導体集積装置は、前記信号入出力用I/Oセルと同一外形寸法で、パッドと、自己電源用ESD保護回路とを有し、前記第1の電源系統の電源の供給に使用される第1の電源用I/Oセルと、前記信号入出力用I/Oセルと同一外形寸法で、パッドと、自己電源用ESD保護回路と、異種電源間ESD保護回路とを有し、前記第2から第nまでの電源系統の電源の供給に使用される第2の電源用I/Oセルとを備える。この半導体集積装置は、前記第1の電源用I/Oセルおよび前記第2の電源用I/Oセルが、前記信号入出力用I/Oセルと同列に配置される。この半導体集積装置では、前記第2の電源用I/Oセルの前記異種電源間ESD保護回路へ接続される共通放電経路が、前記第1の電源用I/Oセルから、列状に配置された前記信号入出力用I/Oセルを貫通して、前記第2の電源用I/Oセルへ配線される。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、本発明の第1の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図である。本実施形態の半導体集積装置1は、それぞれ異なる電源系統で動作する内部回路A、内部回路Bおよび内部回路Cを有し、チップの周辺領域に多数の信号入出力用I/OセルIOC100が列状に配置される半導体集積装置である。内部回路Aへは、VDDa電源系統により電源電圧VDDaおよび基準電圧VSSaが供給され、内部回路Bへは、VDDb電源系統により電源電圧VDDbおよび基準電圧VSSbが供給される。また、内部回路Cへは、VDDc電源系統により電源電圧VDDcおよび基準電圧VSScが供給される。本実施形態では、VDDc電源系統の基準電圧VSScを共通放電経路CDLとし、この共通放電経路CDLとVDDa電源系統およびVDDb電源系統との間に、異種電源間ESD保護回路が接続されるものとする。そのため、本実施形態では、VDDc電源系統と、VDDa電源系統およびVDDb電源系統とでは、異なるタイプの電源用I/Oセルが用いられる。すなわち、VDDc電源系統には、パッドPと、自己電源用ESD保護回路ESD1とを有する電源用I/OセルIOC1が用いられ、VDDa電源系統およびVDDb電源系統には、パッドPと、自己電源用ESD保護回路ESD1と、異種電源間ESD保護回路ESD2とを有する電源用I/OセルIOC2が用いられる。この電源用I/OセルIOC1および電源用I/OセルIOC2は、信号入出力用I/OセルIOC100と同一外形寸法を有し、信号入出力用I/OセルIOC100と同列に配置される。図1では、VDDc、VSSc供給用の電源用I/OセルIOC1をIOC1-1、IOC1-2と表し、VDDa、VSSa供給用の電源用I/OセルIOC2をIOC2-1、IOC2-2、VDDb、VSSb供給用の電源用I/OセルIOC2をIOC2-3、IOC2-4と表す。また、共通放電経路CDLは、接続元の基準電圧VSSc用の電源用I/OセルIOC1IOC1-2から接続先の電源用I/OセルIOC2IOC2-1~IOC2-4へ、その間に配置される信号入出力用I/OセルIOC100を貫通して配線される。次に、図2~図4を用いて、信号入出力用I/OセルIOC100、電源用I/OセルIOC1および電源用I/OセルIOC2のレイアウト的な構成について説明する。図2は、信号入出力用I/OセルIOC100の構成の例を示す模式的レイアウト図である。信号入出力用I/OセルIOC100は、パッドPと、ESD保護回路ESD100と、信号処理部CCT100とを有する。また、共通放電経路CDLの配線領域が設けられている。図2aは、信号入出力用I/OセルIOC100を入力信号用に用いた例である。この場合、ESD保護回路ESD100には、電源電圧VDD配線へのESD保護回路ESDaと、基準電圧VSS配線へのESD保護回路ESDbと、保護抵抗Rが設けられる。また、信号処理部100には、入力バッファIBUFが形成される。図2bは、信号入出力用I/OセルIOC100を出力信号用に用いた例である。この場合、ESD保護回路ESD100には、電源電圧VDD配線へのESD保護回路ESDaと、基準電圧VSS配線へのESD保護回路ESDbとが設けられる。また、信号処理部100には、出力バッファOBUFが形成される。図3aは、電源用I/OセルIOC1の構成の例を示す模式的レイアウト図である。電源用I/OセルIOC1は、パッドPと、自己電源用ESD保護回路ESD1とを有する。自己電源用ESD保護回路ESD1には、正方向ESD保護回路ESDxと負方向ESD保護回路ESDyが含まれる。また、電源用I/OセルIOC1には、自電源のVDD電源線、VSS電源線が配線され、共通放電経路CDLも配線されている。図3bに、電源用I/OセルIOC1を電源電圧の供給用に用いた場合の構成例を、電源電圧VDDcの供給に用いられるIOC1-1を例にとって示す。この場合、自己電源用ESD保護回路ESD1は、正方向ESD保護回路ESDxが自電源の基準電圧VSSc電源線に接続される。図3cに、電源用I/OセルIOC1を基準電圧の供給用に用いた場合の構成例を、基準電圧VSScの供給に用いられるIOC1-2を例にとって示す。この場合、自己電源用ESD保護回路ESD1は、負方向ESD保護回路ESDyが自電源の電源電圧VDDc電源線に接続される。また、VSSc電源線が、共通放電経路CDLに接続される。ここで、図3aに示した電源用I/OセルIOC1のレイアウトを図2に示した信号入出力用I/OセルIOC100のレイアウトと比較してみると、電源用I/OセルIOC1では、信号入出力用I/OセルIOC100にて信号処理部100が形成される領域が空きスペースとなっている。そこで、本実施形態では、電源用I/OセルIOC2のレイアウトにおいて、この空きスペースに異種電源間ESD保護回路ESD2が配置されるように設計されている。そのため、本実施形態では、異種電源間ESD保護回路を電源が供給されるパッドの近くに配置し、低抵抗でサージ放電経路を形成することができる。図4aは、電源用I/OセルIOC2の構成の例を示す模式的レイアウト図である。電源用I/OセルIOC2は、パッドPと、自己電源用ESD保護回路ESD1と、異種電源間ESD保護回路ESD2とを有する。自己電源用ESD保護回路ESD1には、正方向ESD保護回路ESDxと負方向ESD保護回路ESDyが含まれる。異種電源間ESD保護回路ESD2には、正方向ESD保護回路ESDvと負方向ESD保護回路ESDwが含まれる。また、電源用I/OセルIOC2には、自電源のVDD電源線、VSS電源線および共通放電経路CDLが配線されている。図4bに、電源用I/OセルIOC2を電源電圧の供給用に用いた場合の構成例を、電源電圧VDDaの供給に用いられるIOC2-1を例にとって示す。この場合、自己電源用ESD保護回路ESD1は、正方向ESD保護回路ESDxが自電源の基準電圧VSSa電源線に接続される。また、異種電源間ESD保護回路ESD2は、正方向ESD保護回路ESDvが共通放電経路CDLに接続される。図4cに、電源用I/OセルIOC2を基準電圧の供給用に用いた場合の構成例を、基準電圧VSSaの供給に用いられるIOC2-2を例にとって示す。この場合、自己電源用ESD保護回路ESD1は、負方向ESD保護回路ESDyが自電源の電源電圧VDDa電源線に接続される。また、異種電源間ESD保護回路ESD2は、負方向ESD保護回路ESDwが共通放電経路CDLに接続される。図5に、本実施形態における各電源系統のESD保護回路の接続関係を示す。本実施形態では、各電源系統内は自己電源用ESD保護回路ESD1によるサージ放電経路が形成されるとともに、各電源系統間には共通放電経路CDLに接続された異種電源間ESD保護回路ESD2によるサージ放電経路が相互に形成される。各電源系統間のサージ放電経路は、次のような接続となる。VDDaとVDDbは、ESD221、ESD223により接続され、VDDaとVDDcは、ESD221、ESD111により接続される。また、VDDaとVSSbは、ESD221、ESD224により接続され、VDDaとVSScは、ESD221により接続される。VDDbとVDDcは、ESD223、ESD111により接続され、VDDbとVSScは、ESD223により接続される。VSSaとVDDbは、ESD222、ESD223により接続され、VSSaとVDDcは、ESD222、ESD111により接続される。VSSbとVDDcは、ESD224、ESD111により接続され、VSSbとVSScは、ESD224により接続される。図6は、半導体集積装置1がP型基板上に形成されている例を示す。ここでは、基準電圧VSSc電源線に接続されている共通放電経路CDLが、基板コンタクトCNT1により、P型基板に電気的に接続されている例を示す。共通放電経路CDLを半導体基板に電気的に接続することにより、共通放電経路CDLの配線抵抗の低下および配線寄生容量の増加を図ることができるので、ESD保護性能を向上させることができる。一方、図7には、N型基板上に形成された半導体集積装置1Aの構成の例を示す。N型基板上に形成する場合は、共通放電経路CDLを電源電圧VDDc電源線に接続することにより、基板コンタクトCNT2を介して、共通放電経路CDLをN型基板に電気的に接続することができる。図8aは、半導体集積装置1Aにおいて電源電圧VDDcの供給に用いられる、電源用I/OセルIOC1IOC1-1Aの構成の例である。IOC1-1Aでは、図3bに示したIOC1-1とは異なり、VDDc電源線が、共通放電経路CDLに接続される。図8bは、半導体集積装置1Aにおいて基準電圧VSScの供給に用いられる、電源用I/OセルIOC1IOC1-2Aの構成の例である。IOC2-1Aでは、図3cに示したIOC1-3とは異なり、VSSc電源線は、共通放電経路CDLに接続されない。図9aには、半導体集積装置1Aにおいて電源電圧の供給に用いられる電源用I/OセルIOC2の構成の例を、電源電圧VDDaの供給に用いられるIOC2-1Aを例にとって示す。IOC2-1Aでは、図4bに示したIOC2-1とは異なり、異種電源間ESD保護回路ESD2は、負方向ESD保護回路ESDwが共通放電経路CDLに接続される。図9bには、半導体集積装置1Aにおいて基準電圧の供給に用いられる電源用I/OセルIOC2の構成の例を、基準電圧VSSaの供給に用いられるIOC2-2Aを例にとって示す。IOC2-2Aでは、図4cに示したIOC2-2とは異なり、異種電源間ESD保護回路ESD2は、正方向ESD保護回路ESDvが共通放電経路CDLに接続される。このような本実施形態によれば、共通放電経路CDLに接続される電源系統用の電源用I/OセルIOC1と、その他の電源系統用の、異種電源間ESD保護回路ESD2を有する電源用I/OセルIOC2とが、信号入出力用I/OセルIOC100と同一外形寸法で形成され、列状に配置される信号入出力用I/OセルIOC100と同列に配置され、それぞれの電源用I/OセルIOC2の異種電源間ESD保護回路ESD2が、共通放電経路CDLに接続される。これにより、異種電源間ESD保護回路を電源が供給されるパッドの近くに配置し、低抵抗でサージ放電経路を形成することができる。また、共通放電経路CDLに接続される異種電源間ESD保護回路ESD2と、電源用I/OセルIOC1およびIOC2にそれぞれ含まれる自己電源用ESD保護回路ESD1とにより、各電源系統間にサージ放電経路を形成することができる。また、共通放電経路CDLを半導体基板に電気的に接続することにより、共通放電経路CDLの配線抵抗の低下および配線寄生容量の増加を行うことができ、ESD保護性能を向上させることができる。なお、チップの4辺に信号入出力用I/OセルIOC100が配置されている場合は、チップの周辺領域を周回するように共通放電経路CDLを配線することができるが、CMOSイメージセンサなどのようにチップの対向する2辺にしか信号入出力用I/OセルIOC100が配置されない場合は、それぞれの辺に配線された共通放電経路CDLを内部回路の電源網を使用して接続するようにする。第2の実施形態第1の実施形態では、VSSc電源線あるいはVDDc電源線のいずれかを共通放電経路とする例を示したが、本実施形態では、VSSc電源線およびVDDc電源線をともに共通放電経路とする例を示す。図10は、本発明の第2の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図である。本実施形態の半導体集積装置2が、第1の実施形態の半導体集積装置と異なる点は、VSSc電源線に接続される共通放電経路CDL1と、VDDc電源線に接続される共通放電経路CDL2と、いう2本の共通放電経路を有する点である。また、本実施形態では、VDDc電源系統に電源用I/OセルIOC11が使用され、VDDaおよびVDDb電源系統に電源用I/OセルIOC21が使用される。共通放電経路CDL1は、接続元の基準電圧VSSc用の電源用I/OセルIOC11IOC11-2から、また、共通放電経路CDL2は、接続元の電源電圧VDDc用の電源用I/OセルIOC11IOC11-1から、それぞれ、接続先の電源用I/OセルIOC21IOC21-1~IOC21-4へ、その間に配置される信号入出力用I/OセルIOC100を貫通して配線される。図11aは、電源用I/OセルIOC11の構成の例を示す模式的レイアウト図である。電源用I/OセルIOC11は、パッドPと、自己電源用ESD保護回路ESD1とを有し、共通放電経路CDL1および共通放電経路CDL2が配線されている。図11bに、電源用I/OセルIOC11を電源電圧の供給用に用いた場合の構成例を、電源電圧VDDcの供給に用いられるIOC11-1を例にとって示す。この場合、自己電源用ESD保護回路ESD1は、正方向ESD保護回路ESDxが自電源の基準電圧VSSc電源線に接続される。また、VDDc電源線が、共通放電経路CDL2に接続される。図11cに、電源用I/OセルIOC11を基準電圧の供給用に用いた場合の構成例を、基準電圧VSScの供給に用いられるIOC11-2を例にとって示す。この場合、自己電源用ESD保護回路ESD1は、負方向ESD保護回路ESDyが自電源の電源電圧VDDc電源線に接続される。また、VSSc電源線が、共通放電経路CDL1に接続される。図12aは、電源用I/OセルIOC21の構成の例を示す模式的レイアウト図である。電源用I/OセルIOC21は、パッドPと、自己電源用ESD保護回路ESD1と、異種電源間ESD保護回路ESD21と、異種電源間ESD保護回路ESD22とを有する。異種電源間ESD保護回路ESD21には、正方向ESD保護回路ESDvが含まれ、異種電源間ESD保護回路ESD22には、負方向ESD保護回路ESDwが含まれる。また、共通放電経路CDL1および共通放電経路CDL2が配線されている。図12bに、電源用I/OセルIOC21を電源電圧の供給用に用いた場合の構成例を、電源電圧VDDaの供給に用いられるIOC21-1を例にとって示す。この場合、自己電源用ESD保護回路ESD1は、正方向ESD保護回路ESDxが自電源の基準電圧VSSa電源線に接続される。また、異種電源間ESD保護回路ESD21が、共通放電経路CDL1に接続され、異種電源間ESD保護回路ESD22が、共通放電経路CDL2に接続される。図12cに、電源用I/OセルIOC21を基準電圧の供給用に用いた場合の構成例を、基準電圧VSSaの供給に用いられるIOC21-2を例にとって示す。この場合、自己電源用ESD保護回路ESD1は、負方向ESD保護回路ESDyが自電源の電源電圧VDDa電源線に接続される。また、異種電源間ESD保護回路ESD21が、共通放電経路CDL2に接続され、異種電源間ESD保護回路ESD22が、共通放電経路CDL1に接続される。図13に、本実施形態における各電源系統のESD保護回路の接続関係を示す。本実施形態では、各電源系統内は自己電源用ESD保護回路ESD1によるサージ放電経路が形成されるとともに、各電源系統間には、共通放電経路CDL1あるいはCDL2に接続された異種電源間ESD保護回路ESD21およびESD22によるサージ放電経路が相互に形成される。これを図5に示した第1の実施形態のESD保護回路の接続関係と比較すると、図5では、VDDc電源線と他の電源系統のサージ放電経路が、自己電源用ESD保護回路ESD111を介して、他の電源系統の異種電源間ESD保護回路ESD2に接続される2段構成になっている。これに対して、図13では、VDDc電源線と他の電源系統のサージ放電経路が、共通放電経路CDL2にされた異種電源間ESD保護回路ESD21あるいはESD22のみの1段構成となっている。サージ放電経路が1段で構成されることにより、VDDc電源線のESD保護性能を向上させることができる。図14は、半導体集積装置2がP型基板上に形成されている例を示す。ここでは、基準電圧VSSc電源線に接続されている共通放電経路CDL1が、基板コンタクトCNT1により、P型基板に電気的に接続されている例を示す。共通放電経路CDL1を半導体基板に電気的に接続することにより、共通放電経路CDL1の配線抵抗の低下および配線寄生容量の増加を図ることができるので、ESD保護性能を向上させることができる。一方、図15には、N型基板上に形成された半導体集積装置2Aの構成の例を示す。この場合は、電源電圧VDDc電源線に接続されている共通放電経路CDL2が、基板コンタクトCNT2により、N型基板に電気的に接続される。共通放電経路CDL2を半導体基板に電気的に接続することにより、共通放電経路CDL2の配線抵抗の低下および配線寄生容量の増加を図ることができるので、ESD保護性能を向上させることができる。このような本実施形態によれば、VSSc電源線に接続される共通放電経路CDL1と、VDDc電源線に接続される共通放電経路CDL2と設けることにより、VSSc電源系統と他の電源系統の間のサージ放電経路を1段の異種電源間ESD保護回路ESD21あるいはESD22で構成することができ、ESD保護性能を向上させることができる。なお、チップの4辺に信号入出力用I/OセルIOC100が配置されている場合は、チップの周辺領域を周回するように共通放電経路CDL1およびCDL2を配線することができるが、CMOSイメージセンサなどのようにチップの対向する2辺にしか信号入出力用I/OセルIOC100が配置されない場合は、それぞれの辺に配線された共通放電経路CDL1および共通放電経路CDL2を、それぞれ内部回路の電源網を使用して接続するようにする。以上説明した少なくとも1つの実施形態の半導体集積装置によれば、共通放電経路との間の異種電源間ESD保護回路をそれぞれの電源のパッドの近くに配置することができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。