"パイプライン化された同期型ダイナミックランダムアクセスメモリSDRAMであって:アドレス指定可能なメモリ素子を有するメモリコア;アドレス入力ポートとデータ出力ポートとの間に定められた読み取りパスであり、前記メモリコアが当該読み取りパスに含まれ、当該読み取りパスは複数のパイプライン段を含み、該複数のパイプライン段の各々は、対応する非同期制御信号に応答するラッチを含む、読み取りパス;及び前記複数のパイプライン段に結合された複数の遅延素子であり、当該複数の遅延素子の各々は前記非同期制御信号を提供するように構成され、前記非同期制御信号は、システムクロック信号の遅延バージョンを有し、当該遅延素子の各々は、前記複数のパイプライン段のうちの自身に結合された1つ、の待ち時間に一致する待ち時間を有し、それにより前記複数のパイプライン段の各々が前記システムクロック信号と無関係に制御される、複数の遅延素子;を有するSDRAM。前記システムクロック信号に応答して遅延ロックループDLLクロック信号を提供するように構成されたDLL回路、を更に有する請求項1に記載のSDRAM。前記DLLクロック信号に応答してデータを出力するように構成されたデータ出力バッファ、を更に有する請求項2に記載のSDRAM。前記非同期制御信号のうちの1つは、前記システムクロック信号のゲーティングされたバージョンである、請求項1に記載のSDRAM。前記複数の遅延素子のうちの1つは、前記複数の遅延素子のうちの前の1つから提供される前記非同期制御信号として前記システムクロック信号の前記遅延バージョンをゲーティングするように構成される、請求項4に記載のSDRAM。パイプライン化されたダブルデータレート型の同期型ダイナミックランダムアクセスメモリSDRAMであって:アドレス指定可能なメモリ素子を有するメモリコア;アドレス入力ポートとデータ出力ポートとの間に定められた、データ出力バッファを有する読み取りパスであり、前記メモリコアが当該読み取りパスに含まれ、当該読み取りパスは複数のパイプライン段を含み、該複数のパイプライン段の各々は、対応する非同期制御信号に応答するラッチを含む、読み取りパス;及び前記複数のパイプライン段に結合された複数の遅延素子であり、当該複数の遅延素子の各々は前記非同期制御信号を提供するように構成され、前記非同期制御信号は、システムクロック信号の遅延バージョンを有し、当該複数の遅延素子の各々は、前記複数のパイプライン段のうちの自身に結合された1つ、の待ち時間に一致する待ち時間を有し、それにより前記複数のパイプライン段の各々が前記システムクロック信号と無関係に制御される、複数の遅延素子;を有するSDRAM。前記システムクロック信号に応答して遅延ロックループDLLクロック信号を前記データ出力バッファに提供する出力を有するDLL回路を更に有し、前記データ出力バッファは、前記DLLクロック信号に応答してデータを出力するように構成される、請求項6に記載のSDRAM。パイプライン化されたダブルデータレート型の同期型ダイナミックランダムアクセスメモリSDRAMであって:アドレス指定可能なメモリ素子を有するメモリコア;アドレス入力ポートとデータ出力ポートとの間に定められた、少なくとも1つのデータ出力バッファを有する読み取りパスであり、前記メモリコアが当該読み取りパスに含まれ、当該読み取りパスは複数のパイプライン段を含み、該複数のパイプライン段の各々は、対応する非同期制御信号に応答するラッチを含む、読み取りパス;及び前記複数のパイプライン段に結合された複数の遅延素子であり、当該複数の遅延素子の各々は前記非同期制御信号を提供するように構成され、前記非同期制御信号は、システムクロック信号の遅延バージョンを有し、当該複数の遅延素子の各々は制御ロジック回路を有し、それにより前記複数のパイプライン段の各々が前記システムクロック信号と無関係に制御される、複数の遅延素子;を有するSDRAM。前記システムクロック信号に応答して遅延ロックループDLLクロック信号を前記データ出力バッファに提供する出力を有するDLL回路を更に有し、前記データ出力バッファは、前記DLLクロック信号に応答してデータを出力するように構成される、請求項8に記載のSDRAM。前記遅延素子の各々が有する前記制御ロジック回路は、対応する制御信号に応答する、請求項8に記載のSDRAM。ダブルデータレート型の同期型ダイナミックランダムアクセスメモリであって:アドレス指定可能なメモリ素子を有するメモリコア;アドレス入力ポートとデータ出力ポートとの間に定められた読み取りパスであり、当該読み取りパスは前記メモリコア、データ出力バッファ及び複数のパイプライン段を含み、前記データ出力バッファは、クロック信号を提供するように構成された遅延ロックループDLL回路に結合され、前記データ出力バッファは前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに応答してデータを出力し、前記複数のパイプライン段の各々は、対応する非同期制御信号に応答するラッチを含む、読み取りパス;及び前記複数のパイプライン段に結合された複数の遅延素子であり、当該複数の遅延素子の各々は前記非同期制御信号を提供するように構成され、前記非同期制御信号は、システムクロック信号の遅延バージョンを有し、当該遅延素子の各々は制御ロジック回路を有し、当該遅延素子の各々の前記制御ロジック回路は対応する制御信号に応答し、それにより前記複数のパイプライン段の各々が前記システムクロック信号と無関係に制御される、複数の遅延素子;を有する同期型ダイナミックランダムアクセスメモリ。このように、本発明は、現在の技術に関して説明した種々の不都合の少なくともあるものを緩和することを追求する。本発明によれば、aメモリコアと、bアドレス入力ポートとI/Oデータポートとの間に定められた読み取りパスと、c各段が複数の非同期制御信号の対応する1つによって制御される、前記読み取りパスに配置された複数のパイプライン段と、d前記非同期制御信号を発生するためのタイミング遅延素子と、e前記段の各々でデータをラッチするために、前記非同期制御信号に応答する前記複数のパイプライン段の各々に結合されるラッチであって、前記データが、前記システムクロックと無関係に各パイプライン段にラッチされる、ラッチと、を備えるパイプライン型SDRAMが提供される。本発明のさらなる面に従って、非同期制御信号はチップ内に生成され、そして異なった待ち時間段に最適化される。本発明のさらなる面は、システムクロックに無関係の段を提供し、これによって、適切な再同期出力によって支援することが可能な任意の/CAS待ち時間において読み取りデータパスの実行が可能になる。本発明のさらなる面は、出力データをシステムクロックに同期させるための読み取りデータパスの端部に結合された同期回路を提供する。次の説明では、同様の数字は図の同様の要素を指し、そしてローにアサートした信号は対応する信号名に関連して、互いに置き換え可能なxまたは上線によって示される。次にFIG.3を参照すると、本発明の一般化した実施形態によるパイプライン型半導体メモリの概略図が概して数字20によって示されている。メモリは、アドレス入力ポート25とデータ出力32との間に画定された、読み取りパス24を有するコアメモリアレイ22を含む。読み取りパス24は複数の待ち時間段27に分解され、その各々はそれぞれの非同期制御信号28によってラッチされる。同期回路30は、読み取りパスの出力32のシステムクロックCLKにデータを再同期するために、読み取りパスの最後の待ち時間段に結合される。データは、アドレス入力25にアドレス信号Aを加えた後に、すなわちシステムのCAS待ち時間に応じて、所定数のクロックサイクルだけシステムクロックCLKに同期される。各段がそれぞれの制御信号28によって制御される3つの主な待ち時間段への読み取りパス24の分割は、一般的に、本発明による非同期パイプライン装置を達成するためのクロック式およびウェーブパイプライン技術の組合わせを例示し、前記装置は従来のウェーブパイプラインよりも小さなスキューを示すが、クロック式パイプライン装置に必要とされるような各段の個々のクロックを調整する必要なしに、任意のCAS待ち時間による動作を可能にする。FIG.3に関する説明は、以下に説明する詳細な回路の概略を示すために役立つ。FIG.4A及び4Bを参照すると、FIG.3の一般化した実施形態の詳細な概略図が数字40によって示されている。FIG.3の待ち時間段27は、アドレス入力ポート25でアドレス信号Aiを受信するためのアドレス入力ラッチ42を含み、その出力はアドレスプリデコーダラッチ44に結合され、次にこのラッチはカラムアドレスデコーダラッチ46に接続される。カラムアドレスデコーダラッチ46はアドレス信号をデコードし、そしてメモリセルアレイ22の選択メモリセル48に結合される。カラムアドレスデコーダ46は、選択メモリセル48から読み出されたデータを検出するために関連のセンス増幅器図示せずを作動する。センス増幅器の出力はローカルデータバスDBを介して本実施形態では32ビット幅の読み取りメイン増幅器ブロック50に結合される。読み取りメイン増幅器50の出力はグローバルデータバスGDBに結合される。マルチプレクサ52は、GDBをI/OデータバスIODBの上にマルチプレクスし、次にIODBは読み取りデータバス増幅器RDBAMPラッチブロック54に結合される。FIG.3の同期回路30は、図4FIG.4A及び4Bに示すパイプラッチ56と、出力バッファ58と、ブロック61によって示した制御回路とから構成される。より詳しくは、RDBAMPラッチからの出力は、以下に説明するように、3つのパイプ_ラッチ、パイプ_ラッチ0、パイプ_ラッチ1およびパイプ_ラッチ2の入力に選択的に結合される。パイプラッチからの出力は一緒に接続され、そして出力バッファ58の入力に結合される。またメモリは、FIG.4に示すようにシステムクロックCLKに結合されたクロック入力端子と、/RAS、/CAS、/CSのような命令信号を受信するための命令入力端子とを有する命令ラッチ回路62を含む。命令ラッチ62は第1の制御信号63を供給し、この信号は一連の制御ロジックと遅延素子T1からT4とを通して実行される。遅延素子T1、T2、T3、T4の各々はそれぞれの遅延制御信号を生成し、これらの信号は、プリデコーダラッチ44、Yデコーダ46、RMA50およびRDBAMPラッチ54の入力ラッチ端子にそれぞれ送られる。これらの信号は、これらの回路用の個々の非同期制御信号として機能する。他方、アドレスラッチ42のクロック入力はシステムクロック信号CLKから直接導かれる。FIG.4に示す複数のパイプラッチ、パイプ_ラッチ0、パイプ_ラッチ1およびパイプ_ラッチ2の制御は、パイプラッチ制御回路61によって行われる。各パイプラッチは、そのラッチ入力イネーブル端子に結合されたそれぞれのパイプラッチイネーブル信号、ラッチ_enx0、ラッチ_enx1およびラッチ_enx2によって駆動される。パイプラッチイネーブル信号は、3つのカウント信号COUNTを生成するパイプカウンタ64FIG.4から導かれる。パイプカウンタは、パイプラッチの総数に基づきそのカウントをリセットするフリーランニングカウンタである。システムクロックによって設定されたクロックカウントのプリセット数の後に、信号がパイプカウンタのクロック入力端子に結合される。パイプカウンタから出力されたCOUNT信号は、カウント遅延素子66を介してカウント同期ラッチ68FIG.4に結合される。ラッチ68からの3つの出力は、適切なパイプラッチ56をクロックするためのパイプラッチイネーブル信号を供給する。ラッチ68のクロック入力イネーブル端子は、読み取りパスの待ち時間段の非同期制御信号に結合され、この場合、パイプラッチを確実に動作させるためのRDBAMP54の信号IODB_READXが適切な時間にラッチされる。代わりに、データIODB_READXとラッチ68のCNT_DEL信号とのより正確な同期を次のように達成することができる。カウント遅延回路66はマルチ遅延段に分割することができ、前記各段はYSGまたはYEXTRDのような制御ロジックイネーブル信号を受信する。したがって、アドレス伝搬およびデータ検索とクロックカウント遅延との間のタイミング関係は、より密接に整合されるであろう。さらに、FIG.4に示すようにパイプカウンタ64から出力されたCOUNTは、パイプラッチ出力イネーブル信号QEN_RISEXを生成するためのパイプ遅延素子70に接続され、この素子はパイプラッチ56のそれぞれの出力イネーブル端子に接続されている。DLLにより生成され、そしてシステムクロックCLKをわずかにリードするCLK_IO信号は、パイプ遅延と出力バッファ58の出力イネーブル端子に結合される。DLL遅延ロックループは、CLK_IOが出力バッファをイネーブルし、データをシステムクロックエッジに適切に同期させるように保証する。回路の動作は、FIG.5に示したタイミング図を参考にして次のように説明される。システムクロック信号CLKの時間t0で、アドレスラッチ42は外部アドレス信号Aiをラッチし、信号Aiは次にプリデコーダラッチ44に伝搬することができ、このラッチ44は、遅延素子T1によって設定された遅延T1の後にアドレスをラッチする。これらのアドレス信号は、T1とT2分CLKから遅れている信号YSGによってYデコーダ46でラッチされデコードされる。この時、適切なカラムが作動され、そしてデータがメモリセル48からカラムセンス増幅器に読み出され、次に、T1T2T3分CLKから遅延されるIOREAD信号によってRMA50にラッチされる。その後すぐに、データはグローバルデータバスGDBで利用可能である。RDBAMP54は、DOUTE信号を供給するために、時間t1で、T4分IOREADから遅れた信号IODB_READによってラッチすることが可能である。一般的に上述のように、これらの非同期制御信号はパイプライン段を制御するために使用される。これらの信号は、データがラッチ通常ラッチ増幅器に読み取られる時を制御する。ラッチに読み取られると、データは次の段に向かって伝搬することができる。各制御信号は、前の待ち時間段からの制御信号を遅延することによって生成される。第1段は外部クロックCLKによって開始される。次の段は、前の段からのデータを外部クロックから遅れた制御信号でラッチする。これらの遅延のうちのあるものは、読み取りが行われるべきかを制御するために使用される回路に固有のものであり、またあるものはタイミング遅延素子を使用して慎重に加えられるものであることが指摘できよう。これらの素子は、遅く動作するように設計され、そして追加の抵抗または容量素子を含むことが可能であるバッファから通常構成される。T1からT4の遅延は、外部クロックタイミングと無関係の特定のメモリに最適化することができる。これらのラッチの各々のための遅延は、これらのブロックの間の伝搬遅延に適応させるように選択される。このように、読み取りメイン増幅器ラッチに加えられるクロック信号は同期され、そしてメモリアレイ22の異なった領域から読み取りメイン増幅器50までのデータを検索する際の遅れに適応させるために、カラムデコーダラッチに加えられるクロック信号から遅延される。時間t1にRDBAMP54に一旦ラッチされたデータは、従来のウェーブパイプラインと同じように、メモリの出力32でシステムクロックCLKに再同期しなければならない。これは次のように達成される。パイプラッチ56は、高速データまたは低速クロックの場合にデータの記憶を可能にする。一般的に、必要とされるラッチの数は支援すべき待ち時間段の数と等しい。読み取りが実行される毎に、COUNT信号1つがFIG.5に示されているは、カウント遅延素子66によって非同期に遅延され、そして最後の段、この場合/IODB_READ用の制御信号によってクロック同期ラッチ68にクロックされる。この時間遅延されたCOUNT信号は、RDBAMP54からのデータをラッチ56のどのラッチに記憶すべきかを決定する/LATCH_ENXを生成する。さらに、COUNT信号もまた、チップがプログラミングされる現在のCAS待ち時間によって決定されるような適切な数のクロックサイクル分遅延される。FIG.5の/QEN_RISEとして示したようなこのクロック遅延されたCOUNT信号は、ラッチ56のいずれが、データを出力バッファ58に出力するようにその出力をイネーブルしたかを制御する。COUNTが設定されると、カウント遅延回路66による遅延の後に、CNT_DEL信号が発生され、この信号はクロック同期ラッチ68内でIODB_READX信号と結合されてLATCH_ENX信号を生成する。QEN_RISEXに対するパイプ遅延回路の所定のクロック遅延がアサートされた後、ラッチからの出力が適切なクロックサイクルについてのデータを含むようになる。ラッチ56はFIFOレジスタとして機能し、ラッチ56の組の1つへの第1のデータ入力は、ラッチの組から出力される第1のデータである。上記の説明から、読み取りパスのラッチがパスを非同期パイプラインの待ち時間段に分割することがわかる。チップアーキテクチャと最大動作周波数はこれらの段の数と配置とを決定する。一般的に、より高い動作周波数は多数のより短いパイプライン段を必要とする。段のデータパスの数を2倍にする、およびデータパスの間で交互に替えるなどの他の技術を使用することができる。例えば、センス増幅器からの読み取り出力は2つのデータバスの間で交互に替えられる。これはMosaidの特許第5,416,743号に開示されている。段の配置は、概して増幅器またはバッファの位置によって指定され、この位置は、広範囲領域の不利益を生じることなくラッチに転換することが可能である。分かりやすくするため、前のおよび次の説明では、待ち時間段は、信号またはデータパスの遅延を導入する能力を有する任意の回路素子を指す。次にFIG.6からFIG.8を参照すると、FIG.4の一般化した実施例の詳細な形態が示されている。FIG.6A~6A’’を参照する。FIG.6A’~6A’’はFIG.6Aの配置図に示すように配置されることにより1つの回路図を形成する。FIG.6A’のカウント遅延92、94はFIG.4のカウント遅延66に対応する。FIG.6A’’のパイプ遅延0~2は、FIG.4のパイプ遅延70に対応する。FIG.6A’’のパイプカウンタ90、クロック遅延、カウントデコーダ102は、FIG.4のパイプカウンタ64に対応する。FIG.4のパイプ制御回路61はFIG.6A’’のパイプカウンタ90この詳細な概略図がFIG.6Bに示されているを含み、パイプカウンタ90はそのクロック入力端子CLKの入力システムクロック周波数によって決定される2桁の2進カウント、COUNT0とCOUNT1とを生成する。カウントラインの各々、COUNT1とCOUNT0はそれぞれのカウント遅延素子92と94に接続しているFIG.6A’。遅延カウント信号は、FIG.6A’に示す3つのカウント遅延ライン98、CNT0_DEL、CNT1_DEL、CNT2_DELの1つを作動するために入力2進カウントをデコードするカウントデコーダ96に接続している。これらの遅延カウントライン98の信号はFIG.5に示したようにCOUNT信号に対応する。FIG.5では、すべての要素は、3つのパイプラッチは例外として、単純化のために3つのコンポーネントの1つのみと共に示している。遅延COUNT信号98はそれぞれのクロックラッチ100の入力に結合され、その出力はバッファされ、そしてFIG.5に参照されるそれぞれのラッチイネーブル信号、LATCH_ENX0、LATCH_ENX1、LATCH_EN2を供給する。これらのラッチ100のクロック入力端子は、インバータを介して最後の待ち時間段からの/IODB_READ非同期制御信号に結合される。FIG.6A’’に示すように、パイプカウンタ90もまた、出力が第2のデコーダ102に接続され、同様にそれぞれのカウント信号CNT0、CNT1、CNT2を供給する。これらはそれぞれのFIG.6A’’に示すパイプ遅延要素104、106、108に結合される。パイプ遅延回路装置の詳細な回路図がFIG.6Cに示されている。パイプ遅延の出力はCLK_IO信号によって制御され、RISEX信号を生成する。FIG.6CのRISEX信号はFIG.6A’’のQEN_RISEX0~2信号、FIG.5のQEN_RISEX信号、及びFIG.4のQEN_RISEX信号に対応する。FIG.4から分かるように、QEN_RISEX信号はパイプラッチ56の出力ラッチイネーブルに接続される。再びFIG.6Cを参照すると、パイプ遅延回路装置はFALLX信号も生成する。FALLX信号はFIG.6A’’のQEN_FALLX0~2信号に対応する。対応する/QEN_FALL信号はシステムクロックの立ち下がりエッジのために生成され、一方/QEN_RISEはシステムクロックの立ち上がりエッジに対応する。FIG.7AとFIG.7Bを参照する。FIG.7AはFIG.4のパイプラッチ56の詳細な回路図を示す。FIG.7BはFIG.4の出力バッファ回路58の詳細な概略図を示す。また、FIG.4に示されるようにパイプラッチ56は出力バッファ58に結合される。この結合は、FIG.7Aの各信号がFIG.7Bの同様の名称を有する各信号に接続されることにより実現される。FIG.7Aから理解できるように、IODBデータバスからのデータビットIODBN、IODBNXはRDB増幅器RDBAMPN110の入力で受信される。データがシステムクロックの立ち上がりと立ち下がりエッジの両方でクロックされるというダブルデータ速度DDRのために、2つのRDBAMP40、110がこの装置に示されている。FIG.7Aに示されるように、FIG.7Aの各RDBAMP40、110に対応する2組のパイプラッチ112、114及び116と118、120及び122とが設けられる。図を簡略化するためにFIG.4には、FIG.4のパイプ遅延70からQEN_RISEX信号を受けシステムクロックの立ち上がりエッジに応じて動作する1組のパイプラッチ、つまりパイプラッチ0、1及び256のみが示されている。FIG.7AのRDBAMP40、110からの出力は、FIG.7AでOR及びNORゲートを介して一連の6つのパイプラッチ112から122に接続される。DDR装置のため、3つの代わりに上述の6つのラッチ112~122が必要である。FIG.7Aのパイプラッチ112から122は、FIG.6A’~6A’’の回路から導かれるそれぞれのラッチイネーブル信号LATCH_ENX2~0を入力として受信するFIG.7A。これは、FIG.4のパイプカウンタ64、カウント遅延66及びカウント同期ラッチ68により生成されたLATCH_ENX信号がFIG.4のパイプラッチ56へ入力されることに対応する。FIG.6A’’の各パイプ遅延0~2104~108がFIG.6Cに詳細に示されたようにシステムクロックの立ち上がりに対応するRISEXFIG.6A’’のQEN_RISEX0~2を生成し、FIG7Aに示すパイプラッチ112~116をシステムクロックの立ち上がりに応じて動作させる。また、各パイプ遅延0~2104~108はシステムクロックの立ち下がりに対応するFALLXFIG.6A’’のQEN_FALLX0~2も生成し、パイプラッチ118~122をシステムクロックの立ち下がりに応じて動作させる。上部の3つのパイプラッチ112から116の出力は、FIG.7Aで3OR2NANDゲート124の入力に接続される。同様に、下部の3つのラッチ118から122の出力は、3OR2NANDゲート126に接続される。/QEN_RISE信号FIG.7AのQEN_RISEX2:0は、FIG.7Aで3OR2NANDゲート124の入力に接続され、この出力は、イネーブルされた時、データをFIG.7Bに示した出力バッファのDOUT_RISE、DOUT_RISEX入力に結合する。FIG.7Aからも理解できるように、システムクロック制御信号EDGEは、データを上部の3つまたは下部の3つのラッチに導くために設けられ、これもまたDDRの特徴である。また、データパスの速度に対して速いシステムクロックのために、3OR2NANDゲート124または126はすでにオンになり、よってパイプラッチから出力バッファまでのデータの通過を可能にする。代わりに低速クロックの場合、システムはデータを受信し、そしてクロックを待ち、よって3OR2NANDゲート124または126を利用する。FIG.7Bに戻ると、FIG.4に示したようなデータ出力バッファ58はデータ出力ラッチ130から136を備える。データ出力ラッチ130から136の入力イネーブル端子は、正しいシステムクロックエッジに同期するためのCLK_IO信号に結合される。システムクロックの立ち上がりに応じてパイプラッチ112~116から出力されたデータDOUT_RISEX、DOUT_RISEFIG.7Aは、FIG.7Bでそれぞれデータ出力ラッチ130、132に入力され、CLK_IO信号から得られたCLK_BUFに応じてデータ出力ラッチ130、132によりラッチされる。また、システムクロックの立ち下がりに応じてパイプラッチ118~122から出力されたデータDOUT_FALLX、DOUT_FALLFIG.7Aは、FIG.7Bでそれぞれデータ出力ラッチ134、136に入力され、CLK_IO信号から得られたCLK_BUFXに応じてデータ出力ラッチ134、136によりラッチされる。パイプラッチ112から122の詳細な回路装置がFIG.7Cに示されている。このように、本発明の実施形態はダブルデータ速度DDRシステムにも適用することができる。本発明は、高速および低速システムクロックの両方を容易に適応させることができるパイプライン型半導体メモリを実現するための柔軟な方法を提供することがわかる。さらに、柔軟な設計により、内部信号のより精密な整合のために読み取りパスのさらなる分割が可能になる。さらに、種々のCAS待ち時間は、パイプ遅延素子70からの出力を単純に遅延して、データをクロックアウトする前に特定数のクロックサイクルを待つことによって適応可能である。特定の実施形態を参考にして本発明について説明してきたが、ここに添付した請求項で記述したように、本発明の精神と範囲から逸脱することなしにその種々の修正が当業者には明白であろう。"