"ビット線と、前記ビット線に接続された複数のメモリセルと、ダミービット線と、前記ダミービット線にソース及びドレインの一方が接続された複数のダミーセルトランジスタと、前記ビット線と前記ダミービット線との間に接続されたセンスアンプと、を含み、前記複数のダミーセルトランジスタの各々のソース及びドレインの他方は、フローティング状態にされるか、又は前記ダミービット線に接続されている、ことを特徴とする半導体装置。前記ダミービット線の静電容量と前記複数のダミーセルトランジスタのチャネル容量との総量が、前記ビット線の静電容量と実質的に等しくなるように、前記複数のダミーセルトランジスタの数が設定されていることを特徴とする請求項1に記載の半導体装置。前記複数のダミーセルトランジスタのゲートに接続される複数のダミーワード線と、前記複数のダミーワード線を制御するダミーワード線制御回路と、をさらに含み、前記複数のダミーワード線を同時に活性化することを特徴とする請求項2に記載の半導体装置。前記複数のダミーセルトランジスタのゲートに接続される複数のダミーワード線と、前記複数のダミーワード線を制御するダミーワード線制御回路と、をさらに含み、前記ダミービット線の静電容量と前記複数のダミーセルトランジスタのチャネル容量との総量が、前記ビット線の静電容量と実質的に等しくなるように、前記複数のダミーワード線を選択的に活性化することを特徴とする請求項1に記載の半導体装置。前記ダミービット線は、互いに平行に配置された第1の部分及び第2の部分と、これらを接続する接続部分とを含み、前記複数のダミーセルトランジスタは、前記第1の部分に接続される第1のグループと前記第2の部分に接続される第2のグループとに分割されている、ことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。前記ビット線は、階層化された下位のローカルビット線であり、一対のスイッチを介して上位のグローバルビット線に並列に接続され、該グローバルビット線を介して前記センスアンプに接続され、前記第1の部分及び前記第2の部分は、それぞれ階層化された下位の第1及び第2のダミーローカルビット線であり、前記接続部分は、階層化された上位の第1及び第2のダミーグローバルビット線を含み、前記第1及び第2のダミーローカルビット線は前記第1及び第2の上位ダミービット線に並列に接続され、第1及び第2のグローバルビット線は互いに直列に接続され、第1及び第2のグローバルビット線の一方が前記センスアンプに接続されている、ことを特徴とする請求項5に記載の半導体装置。前記上位のグローバルビット線には、複数のローカルビット線がそれぞれ一対のスイッチを介して接続されていることを特徴とする請求項6に記載の半導体装置。複数のメモリマットと、一対のダミーマットと、複数のセンスアンプ列とを有し、前記複数のメモリマットと前記複数のセンスアンプ列とは、両端にセンスアンプ列が位置するように、第1の方向に沿って交互に配置され、前記一対のダミーマットは、両端に位置するセンスアンプ列のさらに外側に配置され、前記複数のメモリマット及び前記一対のダミーマットは、オープンビット線方式で隣接するセンスアンプ列に接続され、前記ダミーマットは、隣接するセンスアンプ列に接続されるダミービット線と、ソース及びドレインの一方が前記ダミービット線に接続されたダミーセルトランジスタとを含み、前記ダミーセルトランジスタのソース及びドレインの他方は、フローティング状態にされるか、又は前記ダミービット線に接続されている、ことを特徴とする半導体装置。今後の半導体装置に対するさらなる高集積化と小型化の要求に応えるには、ダミーマットが占有する面積をさらに縮小することが求められる。本発明の一実施の形態に係る半導体装置は、ビット線と、前記ビット線に接続された複数のメモリセルと、ダミービット線と、前記ダミービット線にソース及びドレインの一方が接続された複数のダミーセルトランジスタと、前記ビット線と前記ダミービット線との間に接続されたセンスアンプと、を含み、前記複数のダミーセルトランジスタの各々のソース及びドレインの他方は、フローティング状態にされるか、又は前記ダミービット線に接続されている、ことを特徴とする。ダミービット線に接続されるトランジスタのチャネル容量をダミービット線に接続することにより、センスアンプから見たダミービット線の静電容量を見かけ上大きくする。これにより、ダミービット線の長さをビット線の長さよりも短くしつつ、センスアンプから見たダミービット線とビット線の静電容量を見かけ上等しくすることができる。その結果、ダミーマットの占有面積を縮小することができる。以下、図面を参照して、本発明の実施の形態について詳細に説明する。図1は、本発明の第1の実施の形態に係る半導体装置の概略構成を示すブロック図である。図1の半導体装置は、DRAMDynamicRandomAccessMemoryであるが、本発明は、DRAMに限らず、オープンビット線方式を採用する他の半導体記憶装置にも適用可能である。図示の半導体装置10は、内部クロック発生回路101、コマンドデコーダ102、制御回路103、モードレジスタ104、ロウアドレスバッファリフレッシュカウンタ105、カラムアドレスバッファバーストカウンタ106、メモリセルアレイ107、ロウデコーダ108、カラムデコーダ109、センスアンプ列110、データ制御回路111、ラッチ回路112、DLLDrayLockedLoop113、DQデータ信号入出力回路114を備えている。外部からクロック信号CK,/CK,CKE、アドレス信号Address及びコマンド信号/CS,/RAS,/CAS,/WEを与えることで、メモリセルアレイ107に含まれるメモリセルに対してデータDQ信号情報の書き込み及び読み出しが行われる。これらの書き込み動作及び読み出し動作については、よく知られているので、その詳細な説明は省略する。なお、記号/は、負論理を表している。本発明は、上記構成のうち、特にメモリセルアレイ107の構成及びその制御に関するものである。図1では、メモリセルアレイ107に隣接してセンスアンプ列110が設けられているように描かれている。しかしながら、実際には、メモリセルの微細化及び高集積化に伴い、メモリセルアレイ107は、メモリマットと呼ばれるより小さな単位に分割されている。センスアンプ列110もまた、それらのメモリマットに対応するように分割されている。さらに、セルサイズが6F2あるいは4F2と呼ばれるものでは、オープンビット線方式が採用され、各センスアンプ列は互いに隣り合う2つのメモリマット間にそれぞれ配置されている。図2に、参考例として、関連する半導体装置におけるメモリマット20とセンスアンプ列22の配列の一例を示す。ここでは、複数N1個のメモリマット20MAT0~MATNと複数のセンスアンプ列22SA0~SAN-1とが、図の左右方向第1の方向に沿って、交互に一列に配列されている。通常、複数のメモリマット20及びセンスアンプ列22は、図の上下方向第2の方向にも配列される。ハッチングを施した両端に位置するメモリマット20MAT0及びMATN:以下、端マット20-Eと呼ぶことがあるは、他のメモリマット20MAT1~MATN-1:以下、通常マットと呼ぶことがあると同一に構成されている。したがって、これらのメモリマット20は同一のサイズを持つ。特に、図の左右方向長さは、後述するビット線の長さに依存する長さBL長と呼ぶである。しかしながら、端マット20-EMAT0及びMATNは、通常マット20MAT1~MATN-1と、以下の点で異なる。図3に示すように、各メモリマット20は、2次元的に配列形成された複数のメモリセル31を有している。各メモリセル31は、セルトランジスタ311とセルキャパシタ312とを含む。これらのメモリセル31は、第1の方向に延在し、かつ第2の方向に配列された複数のビット線32に、列単位で接続される。また、これらのメモリセル31は、第2の方向に延在し、かつ第1の方向に配列された複数のワード線図示せずに、行単位で接続される。各メモリマット20に含まれる複数のビット線32は、第2の方向沿った順序で、交互に、左右のセンスアンプ列21に含まれるセンスアンプ33に接続される。その結果、各センスアンプ33には、両側に位置するメモリマット20にそれぞれ含まれるビット線32が一本ずつ、計二本接続される。各センスアンプ33は、接続される二本のビット線32の電位差を増幅するように動作する。セルキャパシタ312に蓄積される微小な電荷によって生じるビット線32間の電位差を精度よく増幅するために、各センスアンプ33に接続される二本のビット線32は、同一の静電容量を有することが望まれる。それゆえ、図3の構成では、端マット20-Eが、通常マット20と同一に構成されている。その結果、端マット20-Eが形成される領域は、ビット線32の長さによって定まる幅BL長を持ち、その占有面積は、通常マット20の占有面積に等しい。ところが、通常マット20に含まれるビット線32が全てセンスアンプ33に接続されているのに対して、端マット20-Eに含まれるビット線32のうちの半分は、センスアンプ33に接続されていない。これらのビット線32は、常時電圧VBLPが供給されるダミービット線である。つまり、これらのダミービット線及びそれらに接続されるメモリセル31は、DRAM本来の動作である情報の書き込み読み出しには全く関係が無い。したがって、これらのメモリセルを除去すれば、端マット20-Eの占有面積を縮小することが可能のように思われる。しかしながら、ダミービット線とそれに接続されるメモリセルを単純に除去しただけでは、端マットの占有面積を縮小することはできない。端マットの占有面積は、残りのビット線32の長さと配置間隔とに依存するからである。そこで、本実施の形態では、以下のようにして、端マット20-Eの占有面積を縮小し、半導体装置全体としてのサイズの縮小を可能にする。図4に、本実施の形態に係る半導体装置における、複数ここではN個のメモリマット20MAT0~MATN-1と複数N1個のセンスアンプ列22SA0~SANの配列の一例を示す。配列の両端には、メモリマット20ではなくダミーマット41が配置されている。図5を参照すると、ダミーマット41は、2次元的に配列形成された複数のダミーセルトランジスタ51を有している。複数のダミーセルトランジスタ51のソース及びドレインの一方は、図の左右方向第1の方向に延在し、図の上下方向第2の方向に配列された複数のダミービット線52に、列単位で接続されている。複数のダミービット線52は、1つ置きにその一端がセンスアンプ33に接続されている。センスアンプ33に接続されていないダミービット線52は、隣接するダミービット線52の一つ、即ちセンスアンプ33に接続されたダミービット線52に、他端側で接続されている。なお、互いに接続される二本のダミービット線52を、一本のダミービット線とみなすならば、そのダミービット線は、互いに平行に配置された第1の部分及び第2の部分と、それらを接続する接続部分とを含む。そして、複数のダミーセルトランジスタ51は、第1の部分に接続された第1のグループと、第2の部分に接続された第2のグループとに分けることができる。複数のダミーセルトランジスタ51のソース及びドレインの他方はフローティング状態、即ち電気的には何処にも接続されていない状態、とされている。また、これらのダミーセルトランジスタ51のゲートは、図の上下方向第2の方向に延在し、図の左右方向第1の方向に配列された複数のダミーワード線図6の61に、行単位で接続されている。図6に、各ダミーセルトランジスタ51の接続関係を示す。前述のように、センスアンプ33に接続される2本のビット線の静電容量は、互いに等しいことが求められる。そこで、本実施の形態では、ダミーマット41においてダミービット線52を2本直列に接続するとともに、これらダミービット線52に接続されているダミーセルトランジスタ51を利用する。即ち、ダミーセルトランジスタ51を導通状態に制御することで、そのチャネル静電容量をダミービット線52に接続した状態にする。これにより、ダミービット線52とビット線32とに接続されたセンスアンプ33から見たときに、両者の静電容量が等しく見えるようにすることができる。また、ダミービット線52を2本直列接続したときの合計の長さをメモリセルマット20のビット線32の長さよりも短くすることができる。その結果、ダミーマット41の幅Wを、メモリマット20の幅BL長の1/2よりも小さくすることができる。なお、ダミーマット41の幅Wをメモリマット幅よりも小さくするだけなら、一本のダミービット線52に必要な数のダミーセルトランジスタ51を接続すればよい。ダミーマット41のより詳細な構成を図7に示す。配列形成されるダミーセルトランジスタ51は、通常マット20に形成されるセルトランジスタ311と同一に構成される。ダミーセルトランジスタ51は、一方のソースドレイン領域を他のダミーセルトランジスタ51と共用するトランジスタ対71として形成される。ダミービット線は、2個のダミーセルトランジスタ51が共用するソースドレイン領域に接続される。ダミーワード線61は、ダミーセルトランジスタ51に行毎に接続される。ダミーワード線61に、固定電圧VDMY≧VARY閾値を印加し、ダミーワード線61を活性化する。これにより、ダミーワード線61にゲートが接続されているダミーセルトランジスタ51を導通状態にする。なお、VARYはビット線に与えられる高電位側電圧周辺回路正電圧であり、閾値はダミーセルトランジスタ51の閾値電圧である。例えば、512個のセルトランジスタが接続されるビット線32の静電容量Cbが、Cb=40fFであり、ダミーセルトランジスタ51のチャネル容量Cchが、Cch=100aF、であるとすると、ダミーセルトランジスタ51は400個あればよい。400個のダミーセルトランジスタ51を直列接続された2本のダミービット線52に接続する場合、各ダミービット線52の長さは、200個のダミーセルトランジスタ51が接続される長さとなり、その長さは、通常マットのビット線32の半分以下である。なお、ダミービット線52自体の静電容量を考慮すれば、その長さは、さらに短くできる。こうして、本実施の形態では、ダミーマット41の幅Wをメモリマット20の幅BL長の半分以下にできる。換言すると、ダミーマット41の占有面積をメモリマット20の占有面積の半分以下にできる。図8aにメモリマット20の部分断面構造を、図8bにダミーマット41の部分断面構造を、それぞれ示す。メモリマット及びダミーマットは、共にトランジスタが形成されている点で共通する。詳述すると、半導体基板Si基板801にSTIShallowTrenchIsolation802が形成され、それらの間に素子形成領域803が規定されている。素子形成領域803には、図示しない不純物拡散領域が、メモリセルトランジスタを構成するソースドレイン領域として形成されている。また、素子形成領域803には、ゲート絶縁膜804と、ゲート電極を兼ねるワード線805とが形成されている。図の素子形成領域803の各々は、一方のソースドレイン領域を共通にするトランジスタ対が形成される領域に相当するそのため、この領域には、ワード線805が2本存在する。これらワード線805の間の領域がトランジスタ対に共通のソースドレイン領域である。そして、この領域の上には、ビット線コンタクト806及びビット線807図7の32に相当が形成されている。メモリマット20では、さらに、2本のワード線805の外側に位置するソースドレイン領域の上に、コンタクトプラグ808及びストレージノードコンタクト809が形成されている。また、ストレージコンタクト809の上には、キャパシタ下部電極ストレージノード810が形成されている。さらに、図示しない容量絶縁膜を介して、上部電極であるポリシリコン層811が形成され、その上にセルプレート812が形成されている。一方、ダミーマット41では、2本のダミーワード線805図7の61の外側に位置するソースドレイン領域の上は、絶縁膜821で覆われている。絶縁膜821の上には、さらに層間絶縁膜822,823が積層されている。こうして、トランジスタ対71を構成する2つのダミーセルトランジスタ51の共通のソースドレインはダミービット線807図7の52に電気的に接続され、他方のソースドレインはともにフローティング状態とされる。あるいは、ダミーマット41は、図9に示すように構成されてもよい。即ち、2本のワード線805の外側のソースドレイン領域の上にもビット線コンタクト806を形成し、ダミーセルトランジスタ51のソースドレインの両方をビット線807に電気的に接続するようにしてもよい。次に、ダミーマット41の制御回路について説明する。ダミーマット41の制御は、固定電圧VDMYをダミーワード線61805に供給するだけなので特別な制御回路は必要ない。即ち、メモリマット20において用いられるサブワードドライバをそのまま利用することができる。詳述すると、複数のサブワードドライバ図示せずを含むサブワードドライバ列SWD1000が、図10に示すように、ダミーマット41の図の上下両側に配置下側のみ図示される。ダミーワード線61は、図の左又は右方向に沿った順序で、上下のサブワードドライバ列に含まれるサブワードドライバに交互に接続される。メモリマット20におけるサブワードドライバを図11aに、そのタイミングチャートを図11bに示す。メモリマット20では、メインワード線選択信号MWLBとサブワード線選択信号FXT及びFXBの入力に応じて、サブワードドライバからサブワード線駆動信号SWLが出力される。ダミーマット41におけるサブワードドライバダミーセルトランジスタ制御回路を図12aに、そのタイミングチャートを図12bに示す。ダミーセルトランジスタ制御回路の構成は、メモリマットのサブワードドライバと全く同じである。しかし、その入力信号は、メモリマットのサブワードドライバとは異なる。即ち、ダミーセルトランジスタ制御回路には、固定電圧VDMY-Fix及びVKK-Fixが入力され、固定電圧VDMYが出力される。なお、VKKはビット線に与えられる低電位側電圧周辺回路負電圧である。あるいは、図13aに示すように、メインワード線選択信号MWLBに代えて、テストモード信号TDMYCNT_xを、ダミーセルトランジスタ制御回路に入力するようにしてもよい。テストモード信号TDMYCNT_xは、固定電圧VDMY-Fix及びVKK-Fixのいずれか一方である。テストモード信号TDMYCNT_xとして固定電圧VKK-Fixをダミーセルトランジスタ制御回路に入力した場合、図13bに示すように、図12bと同様に、サブワード線駆動信号SWLとして固定電圧VDMYが出力される。この場合、上述したように、ダミーセルトランジスタが導通状態となり、見かけ上のダミービット線52の静電容量の一部として貢献する。一方、テストモード信号TDMYCNT_xとして固定電圧VDMY-Fixをダミーセルトランジスタ制御回路入力した場合は、図13cに示すように、サブワード線駆動信号SWLとして固定電圧VKKが出力される。この場合、ダミーセルトランジスタは非導通状態となり、見かけ上のダミービット線52の静電容量の一部として貢献しない。ダミーマット41に含まれる複数のダミーワード線61にそれぞれ固定電圧VDMY又は固定電圧VKKを供給することにより、複数のダミーセルトランジスタを選択的に導通状態又は非導通状態にすることができる。つまり、導通状態となるダミーセルトランジスタの数を調節することができ、これによってダミービット線52の見かけ上の静電容量を調節することができる。例えば、プロセスバラツキ等によりビット線の静電容量にバラツキが生じている場合に、導通状態のダミーセルトランジスタの数を適切に調節することで、ダミービット線52の見かけ上の静電容量をそのビット線32の静電容量と等しくすることができる。上記第1の実施の形態では、ビット線は階層化されていないが、本発明はビット線が階層化されている半導体装置にも適用できる。次に、第2の実施の形態として、ビット線が階層化されている半導体装置に本発明を適用した例について説明する。図14に、メモリマット140における階層化ビット線の概略構成を示す。センスアンプ33に接続されるビット線32を上位のビット線であるグローバルビット線GBLと呼び、一対のスイッチ141を介してグローバルビット線GBLに並列に接続される下位のビット線142をローカルビットLBLと呼ぶ。1本のグローバルビット線GBLには、その延在方向に沿って配置された複数のローカルビット線LBLが、それぞれ一対のスイッチ141を介して並列接続される。グローバルビット線GBLは、半導体装置内において上層側に位置する金属配線層により形成される。一方、ローカルビット線LBLは、半導体装置内において下層側に位置するポリシリコン等の導電性層により形成される。したがって、グローバルビット線GBLの静電容量は、ローカルビット線LBLの静電容量に比べて著しく小さい。スイッチ141を制御し、複数のローカルビット線LBLのうちの一つを選択的にグローバルビット線GBLに電気的に接続すると、センスアンプ33から見たグローバルビット線GBLの見かけ上の静電容量は、ほぼローカルビット線LBL一本分の静電容量となる。メモリマット140に含まれる複数のメモリセル31は、図15に示すように、ローカルビット線LBLに接続される。各メモリセル31は、また、図示しないワード線に接続されている。ローカルビット線LBLとグローバルビット線GBLとの間に接続される一対のスイッチ141は、ローカルスイッチ制御信号LSWにより制御される。また、ローカルビット線LBLは、ローカルプリチャージ信号LPRにより制御される一対のスイッチ151を介して、正電圧源VBLPに接続されている。ローカルビット線LBLに接続されたメモリセル31へのアクセスは、図16に示すタイミングチャートに従って行われる。まず、ビット線イコライズ信号BLEQがローレベルへ、ローカルスイッチ制御信号LSWがハイレベルへ、ローカルプリチャージ信号LPRがローレベルへ、それぞれ遷移する。続いて、サブワード線駆動信号SWLがハイレベルに遷移し、いずれかのメモリセル31が選択されると、ローカルビット線LBL及びスイッチ141を介して選択されたメモリセル31が接続されているグローバルビット線GBLに電位変化が生じる。次に、センスアンプ活性化信号SAEnableがハイレベルに遷移すると、グローバルビット線GBLの電位変化が増幅される。その後、サブワード線駆動信号SWL及びセンスアンプ活性化信号SAEnableがともにローレベルに遷移する。また、ビット線イコライズ信号BLEQがハイレベルへ遷移する。さらに、ローカルスイッチ制御信号LSWがローレベルへ、ローカルプリチャージ信号LPRがハイレベルへ、それぞれ遷移する。以上により、ローカルビット線LBLに接続されたメモリセルへのアクセスが実現される。一方、ダミーマットは、図17に示すように構成される。図示のダミーマット170は、複数のダミーグローバルビット線171と、各ダミーグローバルビット線171に一対のスイッチ172を介して接続されるダミーローカルビット線173とを含む。なお、図17において導通状態にあるスイッチ172及び141は、黒丸で示されている。複数のダミーグローバルビット線171は、一つ置きにセンスアンプ33に接続されている。一端がセンスアンプ33に接続されたダミーグローバルビット線171の他端は、隣接するダミーグローバルビット線171に接続されている。相互に接続された二本のダミーグローバルビット線171は、二本のダミーローカルビット線173第1の部分及び第2の部分を接続する接続部分として機能する。ダミーグローバルビット線171及びダミーローカルビット線173は、上述したグローバルビット線GBL及びローカルビット線LBLとそれぞれ同一の配線層を用いて形成される。各ダミーローカルビット線173には、第1の実施の形態と同様にダミーセルトランジスタ図示せずが接続される。第1の実施の形態と同様に、これらのダミーセルトランジスタを全て導通状態にし、そのチャネル容量を利用する。センスアンプ33からみたダミーグローバルビット線171の見かけ上の静電容量は、そこに接続されるダミーローカルビット線173の静電容量とダミーセルトランジスタのチャネル容量の合計となる。センスアンプ33に接続されるグローバルビット線GBLとダミーグローバルビット線171の見かけ上の静電容量を等しくするには、ダミーセルトランジスタのチャネル容量を利用しない場合、各ダミーローカルビット線173の長さを、ローカルビット線142の長さの1/2にすればよい。本実施の形態では、ダミーセルトランジスタのチャネル容量を利用するので、各ダミーローカルビット線173の長さを、ローカルビット線142の長さの1/2よりも短くすることができる。これにより、図18に示すように、ダミーマット170の幅Wを縮小し、その占有面積を縮小することができる。メモリマット20のいずれかのメモリセル31へのアクセスが行われる際、ダミーマット170の制御は、図19に示すタイミングチャートに従って行われる。即ち、ローカルスイッチ制御信号LSWをハイレベルに固定し、ローカルプリチャージ信号をローレベルに固定する。また、サブワード線駆動信号SWLをハイレベルに固定する。これにより、上述したメモリセルへのアクセスが可能となる。以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、種々の変形変更が可能である。例えば、上記実施の形態では、一対のスイッチを用いてローカルビット線をグローバルビット線に接続したが、ローカルビット線の中央に一つのスイッチを設けるようにしてもよい。"