"集積回路であって、前記集積回路は、メモリセルと、第1および第2ビット線を介して前記メモリセルに接続されるセンスアンプとを備え、前記センスアンプは、前記第1ビット線を亘って前記メモリセルによって供給された第1データ信号に応答する第1インバータと、前記第2ビット線を亘って前記メモリセルによって供給された第2データ信号に応答する第2インバータであって、前記第2インバータは、前記第1インバータと交差結合される、第2インバータと、第1負バイアス温度不安定性補償トランジスタであって、前記第1負バイアス温度不安定性補償トランジスタは、基準電圧に接続されたソース電極、前記第1インバータのソース電極に接続されたドレイン電極、前記第1データ信号または前記第2データ信号の1つに応答する第1論理に接続されたゲート電極を備える、第1負バイアス温度不安定性補償トランジスタと、第2NBTI補償トランジスタであって、前記第2NBTI補償トランジスタは、基準電圧に接続されたソース電極と、前記第2インバータのソース電極に接続されたドレイン電極と、前記第1データ信号または前記第2データ信号の1つに応答する第2論理に接続されたゲート電極であって、前記第2データ信号は前記第位置データ信号の論理相補信号である、第2データ信号と、を備える、第2NBTI補償トランジスタとを備える、集積回路。前記センスアンプはさらに、平衡トランジスタを備え、前記平衡トランジスタは、前記第1負バイアス温度不安定性補償トランジスタのドレイン電極および前記第1インバータのソース電極に接続された第1ソース電極および第1ドレイン電極それぞれと、前記第2負バイアス温度不安定性補償トランジスタのドレイン電極および前記第2インバータのソース電極に接続された第2ソース電極および第2ドレイン電極それぞれと、イネーブル信号を受信するように接続されたゲート電極とを備える、請求項1記載の集積回路。前記センスアンプのホールドモードの間、前記平衡トランジスタはオンである、請求項2記載の集積回路。前記センスアンプのセンスモードの間、前記平衡トランジスタはオフである、請求項2記載の集積回路。第1負バイアス温度不安定性補償トランジスタおよび前記第2負バイアス温度不安定性補償トランジスタはそれぞれ、Pチャネルトランジスタである、請求項2記載の集積回路。前記メモリセルは、ワンタイムプログラマブルメモリセルである、請求項1記載の集積回路。前記メモリセルは、前記第1および第2ビット線に接続された複数のメモリセルの1つである、請求項1記載の集積回路。前記集積回路はさらに、供給電圧バイアス回路を備え、前記供給電圧バイアス回路は、前記センスアンプの供給電圧に接続されたソース電極と、前記第1負バイアス温度不安定性補償トランジスタのソース電極および前記第2負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える第1供給電圧バイアストランジスタと、前記センスアンプの供給電圧に接続されたソース電極と、前記第1負バイアス温度不安定性補償トランジスタのソース電極および前記第2負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極とを有する第2供給電圧バイアストランジスタとを備え、前記第2供給電圧バイアストランジスタは、前記第1および第2供給電圧バイアストランジスタのドレイン電極に接続されたゲート電極を備える、請求項1記載の集積回路。センス増幅回路であって、前記センス増幅回路は、第1トランジスタおよび第2トランジスタを備える第1インバータであって、前記第1トランジスタは、ソース電極と、第1データノードに接続されたドレイン電極と、第2データノードに接続されたゲート電極とを備え、前記第2トランジスタは、前記第1データノードに接続されたドレイン電極と、ソース電極と、前記第1トランジスタのゲート電極に接続されたゲート電極とを備える、第1インバータと;第3トランジスタおよび第4トランジスタを備える第2インバータであって、前記第3トランジスタは、前記第1トランジスタの前記ソース電極に接続されたソース電極と、前記第2データノードに接続されたドレイン電極と、前記第1データノードに接続されたゲート電極とを備え、前記第4トランジスタは、前記第2データノードに接続されたドレイン電極と、前記第2トランジスタの前記ソース電極に接続されたソース電極と、前記第3トランジスタのゲート電極に接続されたゲート電極とを備える、第2インバータと;基準電圧に接続されたソース電極と、前記第1トランジスタの前記ソース電極に接続されたドレイン電極と、ゲート電極とを備える第1負バイアス温度不安定性補償トランジスタと;前記基準電圧に接続されたソース電極と、前記第3トランジスタのソース電極に接続されたドレイン電極と、前記第1負バイアス温度不安定性補償トランジスタに接続されたドレイン電極と、ゲート電極とを備える第2負バイアス温度不安定性補償トランジスタと;前記第1データノードに接続された出力と前記第1負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第1論理であって、前記第1論理は、前記第1データノードとイネーブル信号とによって供給された第1信号に応答する、第1論理と;前記第2データノードに接続された入力と前記第2負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第2論理であって、前記第2論理は、前記第2データノードとイネーブル信号とによって供給された第2信号に応答する、第2論理とを備える、センス増幅回路。前記第1論理は、論理ハイイネーブル信号に応答して、前記第1負バイアス温度不安定性補償トランジスタの前記ゲートに前記第1データノードを接続するように構成され、前記第1論理は、論理ローイネーブル信号に応答して、前記第1負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位を接続するように構成され、前記第2論理は、前記論理ハイイネーブル信号に応答して、前記第2負バイアス温度不安定性補償トランジスタの前記ゲートに前記第2データノードを接続するように構成され、前記第2論理は、前記論理ローイネーブル信号に応答して、前記第1負バイアス温度不安定性補償トランジスタに前記接地電位を接続するように構成される、請求項9記載のセンス増幅回路。第2データ信号は、第1データ信号の論理相補信号である、請求項9記載のセンス増幅回路。前記センス増幅回路はさらに、平衡トランジスタを備え、前記平衡トランジスタは、前記第1負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第1トランジスタの前記ソース電極とに接続された第1ソース/ドレイン電極と;前記第2負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第3トランジスタの前記ソース電極とに接続された第2ソース/ドレイン電極と;前記イネーブル信号の論理相補信号を受信するように接続されたゲート電極であって、前記平衡トランジスタは、前記第1負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第1トランジスタの前記ソース電極とを、前記第2負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第3トランジスタの前記ソース電極とに接続する、ゲート電極とを備える、請求項9記載のセンス増幅回路。前記第1と前記第2負バイアス温度不安定性補償トランジスタはそれぞれ、Pチャネルトランジスタである、請求項9記載のセンス増幅回路。前記第1トランジスタと前記第3トランジスタはそれぞれ、Pチャネルトランジスタである、請求項13記載のセンス増幅回路。前記センス増幅回路はさらに、メモリセルに接続された第1ビット線と;前記メモリセルに接続された第2ビット線とを備え、前記第1信号は、前記第1ビット線に亘って前記メモリセルによって供給されたデータ信号に応答し、前記第2信号は、前記第2ビット線に亘って前記メモリセルによって供給された前記データ信号の論理相補信号に応答する、請求項9記載のセンス増幅回路。前記メモリセルは、ワンタイムプログラマブルメモリセルである、請求項15記載のセンス増幅回路。前記メモリセルは、前記第1および前記第2ビット線に接続された複数のメモリセルの1つである、請求項15記載のセンス増幅回路。センスアンプにおける負バイアス温度不安定性NBTIを補償するための補償方法であって、前記補償方法は、ラッチにおける相当する第1および第2インバータ回路を用いて第1および第2データ信号を格納する格納工程であって、前記第1インバータ回路の供給電圧経路は、第1負バイアス温度不安定性補償トランジスタのドレインに接続され、前記第2インバータ回路の供給電圧経路は、第2負バイアス温度不安定性補償トランジスタのドレインに接続される、格納工程と;前記ラッチがホールド状態である時、前記第1負バイアス温度不安定性補償トランジスタのゲートを前記第1インバータ回路のデータノードに接続し、前記第2負バイアス温度不安定性補償トランジスタの前記ゲートを前記第2インバータ回路のデータノードに接続する第1接続工程と;前記ラッチがセンス状態である時、前記第1負バイアス温度不安定性補償トランジスタの前記ゲートおよび前記第2負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位に接続する第2接続工程とを有する、補償方法。前記補償方法はさらに、前記ラッチがホールド状態である時、前記第1および第2負バイアス温度不安定性補償トランジスタを接続する平衡デバイスをイネーブルする工程と;前記ラッチがセンス状態である時、前記平衡デバイスをディスエーブルする工程とを有する、請求項18記載の補償方法。前記補償方法はさらに、ワンタイムプログラマブルメモリセルから前記第1および第2データ信号を与える工程を有する、請求項18記載の補償方法。したがって、上述の問題を解決するラッチングセンスアンプが必要である。一般に、NBTIを耐えるラッチングセンスアンプが提供される。ラッチングセンスアンプは、2つの格納ノードとの間に接続された第1および第2インバータを有する交差結合ラッチを含む。各インバータは、直列に接続されたPチャネルトランジスタおよびNチャネルトランジスタを含む。第1NBTI補償トランジスタは、電源電圧端子に接続されたソース端子を有する。第1NBTI補償トランジスタも、第1インバータのPチャネルトランジスタのソース端子に接続されたドレイン端子を有する。第2NBTIトランジスタは、電源電圧端子に接続されたソース端子を有する。第1および第2NBTIトランジスタは、2つの格納ノードの論理状態に応答する。第3NBTIトランジスタは、第1および第2NBTI補償トランジスタのドレイン端子との間に接続される。交差結合ラッチのPチャネルトランジスタにおける閾値電圧不整合が時間と共にセンスアンプのラッチング動作を影響しないように、2つのトランジスタスタックの間のNBTI効果を均衡するためのラッチングセンスアンプのホールドまたはスタティック動作の間、NBTI補償トランジスタは、イネーブルされる。1つの態様において、集積回路が提供され、該集積回路は、メモリセルかつ第1および第2ビット線を介して該メモリセルに接続されたセンスアンプを含み、該センスアンプは、第1ビット線を渡ってメモリセルによって供給された第1データ信号に応答する第1インバータと、第2ビット線を亘ってメモリセルによって供給された第2データ信号に応答する第2インバータであって、第2インバータは第1インバータと交差結合される第2インバータと、基準電圧に接続されたソース電極、第1インバータのソースインバータに接続されたドレイン電極、および第1または第2データ信号の1つに応答する第1論理に接続されたゲート電極を備える第1負バイアス温度不安定性NBTI補償トランジスタと、基準電圧に接続されたソース電極、第2インバータのソース電極接続されたドレイン電極、および第1または第2データ信号の1つに応答する第2論理に接続されたゲート電極を備える第2NBTI補償トランジスタとを備える。ここで第2データ信号は、第1データ信号の論理相補信号である。センスアンプはさらに、第1NBTI補償トランジスタのドレイン電極および第1インバータのソース電極に接続された第1ソース/ドレイン電極と、第2NBTI補償トランジスタのドレイン電極および第2インバータのソース電極に接続された第2ソース/ドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える平衡トランジスタを有してもよい。センスアンプのホールドモードの間、平衡トランジスタは、オンであってよい。センスアンプのセンスモードの間、平衡トランジスタは、オフであってよい。第1NBTI補償トランジスタおよび第2NBTI補償トランジスタは、Pチャネルトランジスタであってよい。メモリセルは、ワンタイムプログラマブルメモリセルであってよい。メモリセルは、第1および第2ビット線に接続された複数のメモリセルの1つであってよい。集積回路はさらに、供給電圧バイアス回路を備え、該供給電圧バイアス回路は、センスアンプの供給電圧に接続されたソース電極、第1NBTIトランジスタのソース電極および第2NBTIトランジスタのソース電極に接続されたドレイン電極、およびイネーブル信号を受信するように接続されたゲート電極を備える第1供給電圧バイアストランジスタと、センスアンプの供給電圧に接続されたソース電極、第1NBTIトランジスタのソース電極および第2NBTIトランジスタのソース電極に接続されたドレイン電極、および第1および第2ソース電圧バイアストランジスタに接続されたゲート電極を備える第2供給電圧バイアストランジスタとを備えてもよい。別の態様において、センス増幅回路が提供され、センス増幅回路は、第1および第2トランジスタを備える第1インバータであって、第1トランジスタは、ソース電極、第1データノードに接続されたドレイン電極、および第2データノードに接続されたゲート電極を備え、第2トランジスタは、第1データノードに接続されたドレイン電極、ソース電極、および第1トランジスタのゲート電極に接続されたゲート電極を備える第1インバータと、第3トランジスタおよび第4トランジスタを備える第2インバータであって、第3トランジスタは、第1トランジスタのソース電極に接続されたソース電極、第2データノードに接続されたドレイン電極、および第1データノードに接続されたゲート電極を備え、第4トランジスタは、第2データノードに接続されたドレイン電極、第2トランジスタのソース電極に接続されたソース電極、および第3トランジスタのゲート電極に接続されたゲート電極を備える第2インバータと、基準電圧に接続されたソース電極、第1トランジスタのソース電極に接続されたドレイン電極、およびゲート電極を備える第1負バイアス温度不安定性NBTI補償トランジスタと、基準電圧に接続されたソース電極、第3トランジスタのソース電極および第1NBTI補償トランジスタのドレイン電極に接続されたドレイン電極、およびゲート電極を備える第2NBTI補償トランジスタと、第1データノードに接続された入力および第1NBTI補償トランジスタのゲート電極に接続された出力を備える第1論理であって、第1論理は、第1データノードおよびイネーブル信号によって供給された第1信号に応答する第1論理と、第2データノードに接続された入力および第2NBTI補償トランジスタのゲート電極に接続された出力を備える第2論理とを備える。ここで第2論理は、第2データノードおよびイネーブル信号によって供給された第2信号に応答する。センス増幅回路はさらに、論理ハイイネーブル信号に応答して第1NBTI補償トランジスタのゲートに第1データノードを接続し、論理ローイネーブル信号に応答して接地電位に第1NBTI補償トランジスタのゲートを接続するように構成された第1論理を備えてもよい。第2論理は、論理ハイイネーブル信号に応答して、第2データノードを第2NBTI補償トランジスタに接続するように構成されえ、且つ論理ローイネーブル信号に応答して、第1NBTI補償トランジスタのゲートを接地電位に接続するように構成され得る。第2データ信号は、第1データ信号の論理相補信号であってよい。センス増幅回路はさらに、平衡トランジスタを備えてもよく、該平衡トランジスタは、第1NBTI補償トランジスタのドレイン電極および第1トランジスタのソース電極に接続された第1ソース/ドレイン電極と、第2NBTI補償トランジスタのドレイン電極および第3トランジスタのソース電極に接続された第2ソース/ドレイン電極と、イネーブル信号の論理相補信号を受信するように接続されたゲート電極とを備える。ここで、該平衡トランジスタは、第1NBTI補償トランジスタのドレイン電極と第1トランジスタのソース電極とを、第2NBTI補償トランジスタのドレイン電極と第3トランジスタのソース電極とに接続する。第1および第2NBTI補償トランジスタは、Pチャネルトランジスタであってよい。第1トランジスタおよび第3トランジスタは、Pチャネルトランジスタであってよい。センス増幅回路はさらに、メモリセルに接続された第1ビット線と、メモリセルに接続された第2ビット線とを備えてもよく、ここで第1信号は、第1ビット線を亘ってメモリセルによって供給されたデータ信号に応答し、第2信号は、第2ビット線を亘ってメモリセルによって供給されたデータ信号の論理相補信号に応答する。メモリセルは、ワンタイムプログラマブルメモリセルであってよい。メモリセルは、第1および第2ビット線に接続された複数のメモリセルの1つであってよい。またさらなる別の態様において、センスアンプにおける負バイアス温度不安定性NBTIを補償するための補償方法が提供され、該補償方法は、ラッチにおける相当する第1および第2インバータ回路を用いることによって第1および第2データ信号を格納する工程であって、第1インバータ回路の供給電圧経路は、第1NBTI補償トランジスタのドレインに接続され、第2インバータ回路の供給電圧経路は、第2NBTI補償トランジスタのドレインに接続される工程と、ラッチがホールド状態である時、第1NBTI補償トランジスタのゲートを第1インバータ回路のデータノードに接続し、且つ第2NBTI補償トランジスタのゲートを第2インバータ回路のデータノードに接続する工程と、ラッチがセンス状態である時、第1NBTI補償トランジスタのゲートおよび第2NBTI補償トランジスタのゲートを接地電位に接続する工程とを含む。方法はさらに、ラッチがホールド状態である時に第1および第2NBTI補償トランジスタのドレインを接続する平衡デバイスをイネーブルする工程と、ラッチがセンス状態である時に平衡デバイスをディスエーブルする工程とを含んでもよい。方法はさらに、ワンタイムプログラマブルメモリセルから第1および第2データ信号を与える工程を含んでもよい。ここに記載された半導体基板は、任意の半導体材料または、窒化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータSOI、シリコン、単結晶シリコンのような材料の組合せ、またはこれら材料の組合せでもよい。本明細書記載されるように、金属酸化物半導体metal-oxide-semiconductorおよび略語MOSは広義に解釈され、特に、これらのものは金属および酸化物を用いる構造に単に制限されるのではなく、金属を含むいかなるタイプの半導体および酸化物を含むいかなるタイプの誘電体を適用してもよいことを理解されるべきである。電解効果トランジスタという用語はFETと略される。アサートするやセットする及びネゲートするあるいはディアサートするやクリアするという語は、本明細書において、それぞれ、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にすることを言及する場合に用いられている。論理的に真の状態が論理レベル1の場合、論理的に偽の状態は、論理レベルゼロである。また論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は、論理レベル1である。本明細書記載された各信号は正論理または負論理として設計し得る。ここで負論理は、信号名上に線バーを書くか、または信号名の後にアスタリスクを続けることにより指定される。負論理信号の場合、信号は、アクティブローであり、論理的に真の状態は、論理レベル0に相当する。正論理信号の場合、信号は、アクティブハイであり、論理的に真の状態は、論理レベル1に相当する。本明細書に記載された任意の信号は、負論理または正論理信号として設計することができる。従って代替実施形態において、正論理信号として記載された信号は負論理信号として実行可能であり、負論理信号として記載された信号は正論理信号として実行可能である。図1は、一実施形態にしたがって、集積回路10のブロック図を示す。集積回路10は、複数のメモリセルを有するワンタイムプログラマブルOTPメモリを含む。各メモリセルは、対応するセンスアンプに接続される。メモリセルとセンスアンプとの間は、1対1対応関係である。例えば図1において、代表的なセンスアンプ20、11、12はそれぞれ、メモリセル13、14、15それぞれに接続される。センスアンプ20、11、および12は、図示された実施形態において互いに同一であることを留意されたい。OTPメモリセルはそれぞれ、ヒューズ、アンチヒューズ、または他のタイプのOTPメモリセルとして実装されてもよい。別の実施形態において、別のタイプの不揮発性または揮発性メモリセルが使用されてもよく、例えばリードオンリーメモリーROM、電気的消去可能のプログラマブル読み出し専用メモリEEPROMセル、フラッシュメモリセル、ダイナミックランダムアクセスメモリDRAMセル、スタティックランダムアクセスメモリSRAMセルを含むメモリセルが使用されてもよい。また別の実施形態において、センスアンプは複数のメモリセル中に共有されてもよい。図1において、BL1/BL2とラベル付けされたビット線対は、メモリセル13とセンスアンプ20との間に接続され、BL2/Bl2とラベル付けされたビット線対は、メモリセル14とセンスアンプ11との間に接続され、BLM/BLMとラベル付けされたビット線対は、メモリセル15とセンスアンプ12との間に接続される。別の実施形態において、ビット線対の代りに単一ビット線が使用されもよい。任意の数の単一ビット線またはビット線対であってもよい。センスアンプはそれぞれ、出力端子を有し、出力端子は、センスアンプに接続されたOTPメモリセルの格納された論理状態に対応するデータ信号を与える。センスアンプ20は、OUT1とラベル付けされた出力端子を有し、センスアンプ11は、OUT2とラベル付けされた出力端子を有し、センスアンプ12は、OUTMとラベル付けされた出力端子を有する。出力端子OUTMは、M番目のセンスアンプの出力であり、ここでMは、任意の整数である。読取り動作の間、データは、メモリセルから並列に読み取られ得る。センスアンプ20、11、12はそれぞれ、NSET/NSETおよびPSET/PSETとラベル付けされた制御信号を受信する。NSETおよびPSETセットがアサートされる時、データビットを保持するために、ラッチングセンスアンプ20、11、12は、ホールドモードまたはスタティックモードにイネーブルされる。制御信号NSETおよびPSETはネゲートされる時、ラッチングセンスアンプ20、11、12は、書込み可能である。図示されたように、各ラッチングセンスアンプが1つのOTPメモリセルのみに接続する場合において、OTPメモリセルがプログラムされた後に、ラッチングセンスアンプは、1つの論理状態のみを格納する。なぜならば、OTPメモリセルが再プログラムされえないからである。したがってホールドモードの間、ラッチングセンスアンプのラッチ部分のPチャネルトランジスタの1つは、常時オンであり、その他のPチャネルトランジスタは、常時オフである。このことは、常時オンであるPチャネルトランジスタへのNBTI効果によって及ぼされたラッチにおけるPチャネルトランジスタの閾値電圧の不平衡の問題を引き起こす。図示された実施形態にしたがって、VTH不平衡のレベルは、センスアンプの2つの足同士の間にNBTI効果を等しく分配するために、NBTI補償トランジスタの使用によって相殺される。ラッチングセンスアンプの動作は、図2を参照して以下に説明される。図2は、図1の集積回路10のラッチングセンスアンプ20の部分的概略図および部分的論理図を、より詳細に示す。ラッチングセンスアンプ20は、Pチャネルトランジスタ24、28、34、36、38、40、42、46、52と、Nチャネルトランジスタ26、30、32、48、54と、NAND論理ゲート56、62と、インバータ58、64とを含む。トランジスタ24、26、28、30は、互いに接続されることによって、交差結合ラッチ22を形成する。Pチャネルトランジスタ46とNチャネルトランジスタ48は、トランスミッションゲート44を形成し、Pチャネルトランジスタ52とNチャネルトランジスタ54は、トランスミッションゲート50を形成する。Pチャネルトランジスタ34は、VDDとラベル付けされた電源電圧端子に接続されたソース電流電極、N3とラベル付けされた内部ノードに接続されたドレイン電流電極、およびノードN3に接続されたゲート制御電極を有する。Pチャネルトランジスタ36は、VDDに接続されたソース、ノードN3に接続されたドレイン、および制御信号PSETを受信するためのゲートを有する。Pチャネルトランジスタ38は、ノードN3に接続されたソース、ドレイン、およびゲートを有する。P-チャネルトランジスタ40は、ノードN3に接続されたソース、ドレイン、およびゲートを有する。Pチャネル平衡トランジスタ42は、トランジスタ38のドレインに接続された第1ソース/ドレイン端子、トランジスタ40のドレインに接続された第2ソース/ドレイン端子、および制御信号PSETを受信するためのゲートを有する。Pチャネルトランジスタ24とNチャネルトランジスタ26は、インバータを形成する。Pチャネルトランジスタ28とNチャネトランジスタ30は、インバータを形成する。Pチャネルトランジスタ24は、トランジスタ38のドレインに接続されたソース、格納ノードN1に接続されたドレイン、および格納ノードN2に接続されたゲートを有する。Nチャネルトランジスタ26は、格納ノードN1に接続されたドレインと、ソースと、ノードN2でトランジスタ24のゲートに接続されたゲートとを有する。Pチャネルトランジスタ28は、トランジスタ40のドレインに接続されたソース、ノードN2に接続されたドレイン、および格納ノードN1に接続されたゲートを有する。Nチャネルトランジスタ30は、格納ノードN2でトランジスタ28のドレインに接続されたドレイン、トランジスタ26のソースに接続されたソース、および格納ノードN1でトランジスタ28のゲートに接続されたゲートを有する。Nチャネルトランジスタ32は、トランジスタ26,30のソースに接続されたドレインと、VSSとラベル付けされた電源電圧端子に接続されたソースと、NSETとラベル付けされた制御信号を受信するためのゲートとを有する。Pチャネルトランジスタ46は、ノードN1に接続された第1ソース/ドレイン端子、ビット線BL1に接続された第2ソース/ドレイン端子、およびNSET制御信号を受信するためのゲートを有する。Nチャネルトランジスタ48は、ノードN1に接続された第1ソース/ドレイン端子、ビット線BL1に接続された第2ソース/ドレイン端子、およびNSETを受信するためのゲートを有する。Pチャネルトランジスタ52は、ノードN2に接続された第1ソース/ドレイン端子、ビット線BLに接続された第2ソース/ドレイン端子、および制御信号NSETを受信するためのゲートを有する。Nチャネルトランジスタ54は、ノードN2に接続された第1ソース/ドレイン端子、ビット線BL1に接続された第2ソース/ドレイン端子、および制御信号NSETを受信するゲートを有する。NAND論理ゲート56は、PSETを受信するための第1入力端子、ノードN1に接続された第2入力端子、および出力端子を有する。インバータ58は、NAND論理ゲート56の出力端子に接続された入力端子と、トランジスタ38のゲートに接続された出力端子とを有する。NAND論理ゲート62は、制御信号PSETを受信するための第1入力、格納ノードN2に接続された第2入力、および出力端子を有する。インバータ64は、NAND論理ゲート62の出力に接続された入力と、トランジスタ40のゲートに接続された出力とを有する。図示された実施形態において、VDDは、正電源電圧を受けるように接続され、例えば0.9ボルトであり、VSSは、接地に接続されることを留意されたい。別の実施形態において、電力供給電圧は異なっていてもよい。動作において、センスアンプ20に接続されたメモリセルの論理状態はまず、ラッチングセンスアンプ20に与えられ、且つラッチングセンスアンプ20に格納されなければならない。ラッチングセンスアンプ20に接続されたメモリセルの論理状態を読取るために、制御信号NSETおよびPSETは、論理ロー電圧としてアサートされる。それに応答して、Pチャネルトランジスタ36は、導電性となり、ノードN3に供給されるべき全電力供給電圧をもたらす。Nチャネルトランジスタ32は、実質的に非導電性である。Pチャネルトランジスタ42は、実質的に非導電性であり、Pチャネルトランジスタ38,40は、導電性である。トランスミッションゲート44,55は、両方とも導電性であり、格納ノードN1,N2それぞれに供給されるべきビット線BL1,BL1における差動データ信号をもたらす。交差結合ラッチ22は、データ信号の論理状態を、格納ノードN1およびN2における差動電圧として格納する。例えばノードN1が論理ローを格納しており、且つノードN2が論理ハイを格納していれば、Pチャネルトランジスタ24はオフであり、Nチャネルトランジスタ26はオンであり、ノードN1の電圧をVSSにプルする。同様にPチャネルトランジスタ28はオンであり、Nチャネルトランジスタ30はオフであり、ノードN2がトランジスタ28によってVDDにプルされることになる。OTPメモリセルの論理状態をラッチ22に書込むことをより簡易にし、且つOTPメモリへのストレスを減少するために、トランスミッションゲート44,50を導電性にする前に、Nチャネルトランジスタ32は、非導電性にされる。ノードN1,N2がOTPメモリセルの論理状態に露出された後には、トランスミッションゲート44,50は実質的に非導電性であり、Nチャネルトランジスタ42は導電性にされ、ノードN1,N2の差動電圧をさらに離すことになる。OTPメモリセルの論理状態が決して変化しないため、データホールドモードの間、交差結合ラッチ22のトランジスタ28,26は常時オンであり、トランジスタ24,30は常時オフである。したがってPチャネルトランジスタ28は、Pチャネルトランジスタ24よりも多くのNBTIストレスを受け、それぞれの閾電圧にオフセットが起こるおそれがある。長期間に亘って同一論理状態を格納することによってもたらされたNBTIストレスを平衡化するために、格納ノードN1およびN2の論理状態は、交差結合インバータ22を有するラッチに電圧を供給するために、トランジスタ38,40のいずれかを導電性にするかを決定するために使用される。上述の例において、格納ノードN1が論理ローであり、且つ格納ノードN2が論理ハイであり、且つ制御信号PSETおよびNSETがホールドモードにおける動作のために論理ハイ電圧としてアサートされる場合に、トランジスタ38のゲートは、論理ローを受信することによってトランジスタ38を導電性にすることをもたらし、トランジスタ40のゲートは、インバータ64から論理ハイを受け、トランジスタ40を実質的に非導電性にする。Pチャネルトランジスタ42が導電性である場合に、トランジスタ24,28のソース端子は、トランジスタ38を介して両方とも同一の基準電圧を受ける。トランジスタ28は、トランジスタ24より多くのNBTIストレスを受けるが、トランジスタ38は、トランジスタ28のNBTIストレスを補償するためにNBTIストレスを受ける。トランジスタ24,38の直列接続は、トランジスタ28,40の直列接続として同一の累積閾値電圧を有する。データホールド動作の間のセンスアンプ20のすべてのPチャネルトランジスタへのNBTIストレスをさらに低減するために、センスアンプがダイオード接続されたPチャネルトランジスタ34によってのみ供給されるように、Pチャネルトランジスタ36は、論理ハイPSET信号によって実質的に非導電性にされる。ノードN3は、VDDよりも比較的低い電圧であり、センスアンプのPチャネルトランジスタは、若干低い負のゲート-ソース電圧VGSを有することになる。図示された実施形態において、OTPメモリセルに格納された論理状態は、OTPメモリセル直接に読取られる代りに、ラッチングセンスアンプ20から読取られる。ノードN1からの出力信号OUT1は、シングルエンド信号である。別の実施形態において、ノードN1,N2の論理状態は、シングルエンド信号の代りに、差動出力信号として提供されてもよい。図3は、図1の集積回路において使用されるためのラッチングセンスアンプ20‘の部分的概略図および部分的論理図を示す。図2示されたNAND論理ゲート56,62と、インバータ58,64の代りにNOR論理ゲート66,68が使用されることを除いて、ラッチングセンスアンプ20’は図2のラッチングセンスアンプ20と実質的同一である。また信号PSETは、信号PSETの代りに入力として使用されることを留意されたい。NOR論理ゲート66は、信号PSETを受信するように接続された第1入力、ノードN2に接続された第2入力、およびトランジスタ38のゲートに接続された出力を有する。NOR論理ゲート68は、信号PSETを受信するように接続された第1入力、ノードN1に接続された第2入力、およびトランジスタ40のゲートに接続された出力を有する。図示された実施形態において、VDDは正の電源電圧を受けるように接続され、例えば0.9ボルトであり、VSSは接地に接続されることを留意されたい。別の実施形態において、電源電圧は異なってもよい。他の実施形態において、当業者は、トランジスタ38,40を制御するために図示された論理の異なる組み合わせを使用できることを理解するであろう。本発明を実現する装置は、ほとんどの部分において当業者に知られた電子部品と電子回路によって構成されている。したがって本発明の基本的な概念の理解のためと、本発明の教示を分かりにくくすることを防ぐために、回路の詳細は、上記説明に必要であると考えられるよりも多くは説明されていない。本発明では特定の電導タイプまたは特定の電位の極性に対して説明されてきたが、当業者は、導電タイプや電位の極性を逆にし得ることを理解するであろう。前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。接続されたという語は必ずしも直接的または間接的に、また機械的に結合する状態を意味するものではない。特に明記しない限り、第1及び第2等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従ってこれらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。"