"第1の領域および第2の領域を有し、少なくともインジウムを含む酸化物半導体膜と、少なくとも前記酸化物半導体膜の前記第1の領域と重畳して設けられたゲート電極と、前記酸化物半導体膜および前記ゲート電極の間に設けられたゲート絶縁膜と、少なくとも一部が前記酸化物半導体膜の前記第2の領域と接して設けられた電極と、を有し、前記酸化物半導体膜は、前記酸化物半導体膜と前記電極との界面近傍の前記インジウムの濃度が高く、前記界面から15nmの範囲で遠ざかるに従い前記インジウムの濃度が低くなることを特徴とする半導体装置。請求項1において、前記酸化物半導体膜は、亜鉛を含み、前記酸化物半導体膜は、前記界面近傍の前記亜鉛の濃度が低く、前記界面から15nmの範囲で遠ざかるに従い前記亜鉛の濃度が高くなることを特徴とする半導体装置。請求項1または請求項2において、前記酸化物半導体膜は、ガリウムを含み、前記酸化物半導体膜は、前記界面近傍の前記ガリウムの濃度が低く、前記界面から15nmの範囲で遠ざかるに従い前記ガリウムの濃度が高くなることを特徴とする半導体装置。請求項1または請求項2において、前記酸化物半導体膜は、ガリウムを含み、前記酸化物半導体膜は、前記界面近傍の前記ガリウムの濃度が高く、前記界面から15nmの範囲で遠ざかるに従い前記ガリウムの濃度が低くなることを特徴とする半導体装置。絶縁表面を有する基板を準備し、前記基板上にゲート電極を形成し、前記ゲート電極を覆ってゲート絶縁膜を成膜し、前記ゲート絶縁膜上に酸化物半導体膜を成膜し、前記酸化物半導体膜の表面に対し金属元素の濃度勾配を形成する処理を行うことで、前記酸化物半導体膜の表面近傍に金属元素の濃度勾配を有する層を形成した後、前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、前記島状の酸化物半導体膜上に導電膜を成膜し、前記導電膜を加工して前記島状の酸化物半導体膜の一部を露出する一対の電極を形成し、前記一対の電極から露出する前記島状の酸化物半導体膜の一部をエッチングすることで、前記島状の酸化物半導体膜の前記一対の電極から露出する領域の前記金属元素の濃度勾配を有する層を除去することを特徴とする半導体装置の作製方法。絶縁表面を有する基板を準備し、前記基板上にゲート電極を形成し、前記ゲート電極を覆ってゲート絶縁膜を成膜し、前記ゲート絶縁膜上に酸化物半導体膜を成膜し、前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、前記島状の酸化物半導体膜上に保護絶縁膜を成膜し、前記保護絶縁膜を加工して前記島状の酸化物半導体膜の一部を露出し、前記保護絶縁膜から露出する前記島状の酸化物半導体膜の表面近傍に金属元素の濃度勾配を有する層を形成し、前記金属元素の濃度勾配を有する層と接して電極を形成することを特徴とする半導体装置の作製方法。絶縁表面を有する基板を準備し、前記基板上に酸化物半導体膜を成膜し、前記酸化物半導体膜の表面に対し金属元素の濃度勾配を形成する処理を行うことで、前記酸化物半導体膜の表面近傍に金属元素の濃度勾配を有する層を形成した後、前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、前記島状の酸化物半導体膜上に導電膜を成膜し、前記導電膜を加工して前記島状の酸化物半導体膜の一部を露出する一対の電極を形成し、前記一対の電極から露出する前記島状の酸化物半導体膜の一部をエッチングすることで、前記島状の酸化物半導体膜の前記一対の電極から露出する領域の前記金属元素の濃度勾配を有する層を除去した後、ゲート絶縁膜を成膜し、前記ゲート絶縁膜を介して前記島状の酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。絶縁表面を有する基板を準備し、前記基板上に酸化物半導体膜を成膜し、前記酸化物半導体膜上に絶縁膜を成膜し、前記絶縁膜上に第1の導電膜を成膜し、前記第1の導電膜および前記絶縁膜を加工して、ゲート電極およびゲート絶縁膜を形成することで、前記酸化物半導体膜の一部を露出し、前記酸化物半導体膜の露出した表面に対し金属元素の濃度勾配を形成する処理を行うことで、前記酸化物半導体膜の表面近傍に金属元素の濃度勾配を有する層を形成した後、前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、少なくとも前記ゲート電極、ゲート絶縁膜および前記島状の酸化物半導体膜を覆って保護絶縁膜を成膜し、前記保護絶縁膜を加工して前記島状の酸化物半導体膜を露出する開口部を形成し、前記保護絶縁膜の前記開口部を介して前記島状の酸化物半導体膜と接する電極を形成することを特徴とする半導体装置の作製方法。絶縁表面を有する基板を準備し、前記基板上に酸化物半導体膜を成膜し、前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、前記島状の酸化物半導体膜上に絶縁膜を成膜し、前記絶縁膜上に第1の導電膜を成膜し、前記第1の導電膜および前記絶縁膜を加工して、ゲート電極およびゲート絶縁膜を形成することで、前記島状の酸化物半導体膜の一部を露出し、前記島状の酸化物半導体膜の露出した表面および側面に対し金属元素の濃度勾配を形成する処理を行うことで、前記酸化物半導体膜の表面近傍および側面近傍に金属元素の濃度勾配を有する層を形成し、少なくとも前記ゲート電極、ゲート絶縁膜および前記島状の酸化物半導体膜を覆って保護絶縁膜を成膜し、前記保護絶縁膜を加工して前記島状の酸化物半導体膜を露出する開口部を形成し、前記保護絶縁膜の前記開口部を介して前記島状の酸化物半導体膜と接する電極を形成することを特徴とする半導体装置の作製方法。請求項5乃至請求項9のいずれか一において、前記金属元素の濃度勾配を形成する処理が、減圧処理、加熱処理、プラズマ処理または薬液処理であることを特徴とする半導体装置の作製方法。請求項5乃至請求項9のいずれか一において、前記金属元素の濃度勾配を形成する処理が、減圧状態での加熱処理であることを特徴とする半導体装置の作製方法。酸化物半導体膜を用いたトランジスタにおいて高いオン特性を得ようとする場合、チャネル領域の抵抗よりも、ソース領域およびドレイン領域の抵抗の影響が大きくなる。これは、酸化物半導体膜自体が高抵抗であることに起因する。そこで、酸化物半導体膜のソース領域およびドレイン領域の導電率を高めることで、高いオン特性を有する酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。また、当該酸化物半導体膜を用いたトランジスタを用い、高速動作が可能な半導体装置を提供することを課題の一とする。本発明の一態様に係るトランジスタは、第1の領域および第2の領域を有し、少なくともインジウムInを含む酸化物半導体膜と、少なくとも酸化物半導体膜の第1の領域と重畳して設けられたゲート電極と、酸化物半導体膜およびゲート電極の間に設けられたゲート絶縁膜と、少なくとも一部が酸化物半導体膜の第2の領域と接して設けられた電極と、を有し、酸化物半導体膜は、電極との界面近傍のInの濃度が高く、界面から15nmの範囲で遠ざかるに従いInの濃度が低くなる。なお、酸化物半導体膜の第1の領域はトランジスタのチャネル領域として機能し、第2の領域はトランジスタのソース領域、ドレイン領域として機能する。または、当該酸化物半導体膜は、電極との界面近傍の亜鉛Znの濃度が低く、界面から15nmの範囲で遠ざかるに従いZnの濃度が高くなるトランジスタである。または、当該酸化物半導体膜は、電極との界面近傍のガリウムGaの濃度が低く、界面から15nmの範囲で遠ざかるに従いGaの濃度が高くなるトランジスタである。または、当該酸化物半導体膜は、電極との界面近傍のGaの濃度が高く、界面から15nmの範囲で遠ざかるに従いGaの濃度が低くなるトランジスタである。酸化物半導体膜は、概してInの濃度が高いほどホール移動度が高く、かつキャリア密度が高い。即ち、Inの濃度が高い酸化物半導体膜は導電率が高くなる。従って、トランジスタのオン特性を向上させるためには、トランジスタのソース領域およびドレイン領域のInの濃度が高いことが好ましい。また、トランジスタのオン特性を向上させるためには、トランジスタのソース領域およびドレイン領域とチャネル領域との間にキャリアの移動を阻害する要因のないことが好ましい。発明者らは、酸化物半導体膜に対し加熱処理を行うことにより、酸化物半導体膜に含まれるIn以外の金属元素例えばGa、Znなどの濃度が部分的に低減し、相対的にInの濃度が高まることを見出した。これは、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる、精密な深さ方向分析によりわかったことである。具体的には、酸化物半導体膜に対し加熱処理を行った際の表面側加熱雰囲気に暴露される側でInの濃度がもっとも高く、表面から遠ざかるほどInの濃度は低くなる。また、表面から15nmより深い部分では一定のInの濃度となる。このように、Inが濃度勾配を有することにより、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜中でキャリアの移動が阻害されにくい。そのため、当該酸化物半導体膜を用いたトランジスタは、高いオン特性を得ることができる。また、トランジスタのチャネル領域においてもInの濃度を高めた場合、キャリア密度が高まることによりトランジスタのしきい値電圧がマイナス側にシフトすることが懸念される。そのため、トランジスタのチャネル領域のInの濃度が高くないことが好ましい。例えば、トランジスタのチャネル領域を絶縁膜で覆った状態で加熱処理を行うことで、絶縁膜によってIn以外の金属元素の脱離を防ぐことができるため、トランジスタのチャネル領域のInの濃度を高めないことが可能となる。または、トランジスタのチャネル領域の表面を僅かにエッチングすることで、Inの濃度の高い層を除去することが可能となる。酸化物半導体膜のソース領域およびドレイン領域の導電率を高めることで、高いオン特性を有する、酸化物半導体膜を用いたトランジスタを提供することができる。また、当該酸化物半導体膜を用いたトランジスタを用い、高速動作が可能な半導体装置を提供することができる。本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。実施の形態1本実施の形態では、本発明の一態様に係るトランジスタについて図1乃至図3を用いて説明する。図1Aは本発明の一態様に係るトランジスタの上面図である。図1Aに示す一点鎖線A-Bに対応する断面図を図1Bに示す。なお、簡単のため、図1Aにおいては、保護絶縁膜118、ゲート絶縁膜112などを省略して示す。図1Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられたゲート電極104と、少なくともゲート電極104を覆って設けられたゲート絶縁膜112と、ゲート絶縁膜112を介してゲート電極104と重畳して設けられた、第1の層106aおよび第2の層106bを有する酸化物半導体膜106と、酸化物半導体膜106上に設けられた一対の電極116と、を有し、酸化物半導体膜106の第2の層106bは、一対の電極116との界面近傍に設けられる。なお、図1Bに示すトランジスタは、少なくとも酸化物半導体膜106および一対の電極116を覆って設けられた保護絶縁膜118を有すると好ましい。なお、本明細書において、Aを覆って設けられるBとは、少なくともAの表面および側面に接してBが設けられることをいう。ただし、配線などの接続のために、Bが開口部を有し、Aの一部を露出していても構わない。なお、酸化物半導体膜106の第1の層106aは、酸化物半導体膜106を構成する金属元素および酸素の原子数比が均一な層である。また、酸化物半導体膜106の第2の層106bは、酸化物半導体膜106を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜106の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第2の層106bの厚さは15nm以下、10nm以下または5nm以下である。酸化物半導体膜106の材料として、例えば、In-M-Zn-O系材料を用いればよい。ここで、金属元素Mは酸素との結合エネルギーがInおよびZnよりも高い元素である。または、In-M-Zn-O系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Mの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。金属元素Mは、具体的にはAl、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Ga、Ge、Y、Zr、Nb、Mo、Sn、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、TaまたはWとすればよく、好ましくはAl、Ti、Ga、Y、Zr、CeまたはHfとする。金属元素Mは、前述の元素から一種または二種以上選択すればよい。ここで、In-M-Zn-O系材料で表される酸化物半導体は、Inの濃度が高いほどキャリア移動度およびキャリア密度が高まる。結果、Inの濃度が高いほど導電率の高い酸化物半導体となる。一方、キャリア密度の高い酸化物半導体をチャネル領域に形成したトランジスタは、トランジスタをオフ状態とするためにゲート電極に負の電圧を印加しなくてはならなくなる。そのため、チャネル領域のキャリア密度が高いほど、トランジスタのしきい値電圧がマイナス方向へシフトしていくことになる。そこで、ソース領域およびドレイン領域ここでは、酸化物半導体膜106において、一対の電極116と接する領域を指す。にのみ、Inの濃度の高い酸化物半導体を用いればよい。具体的には、図1Bに示すトランジスタにおいては、酸化物半導体膜106の第2の層106bを、第1の層106aよりもInの濃度の高い層とする。例えば、酸化物半導体膜106の第2の層106bは、第1の層106aよりも平均して5原子以上、好ましくは10原子以上、さらに好ましくは15原子以上Inの濃度が高い。なお、酸化物半導体膜106の第2の層106bは、金属元素の濃度勾配を有する層である。より詳細には、酸化物半導体膜106の表面に近いほどInの濃度が高く、表面から遠ざかるほどInの濃度が低くなる。例えば、酸化物半導体膜106の第2の層106bは、第1の層106aよりも平均して5原子以上、好ましくは10原子以上、さらに好ましくは15原子以上Inの濃度が高い。また、酸化物半導体膜106の第2の層106bは、表面に近いほどZnの濃度が低く、表面から遠ざかるほどZnの濃度が高くなる。例えば、酸化物半導体膜106の第2の層106bは、第1の層106aよりも平均して5原子以上、好ましくは10原子以上、さらに好ましくは15原子以上Znの濃度が低い。また、酸化物半導体膜106の第2の層106bは、表面に近いほど金属元素Mの濃度が低く、表面から遠ざかるほど金属元素Mの濃度が高くなる。例えば、酸化物半導体膜106の第2の層106bは、第1の層106aよりも平均して1原子以上、好ましくは2原子以上、さらに好ましくは5原子以上金属元素Mの濃度が低い。ただし、これに限定されず、酸化物半導体膜106の表面に近いほど金属元素Mの濃度が高く、表面から遠ざかるほど金属元素Mの濃度が低くなっても構わない。例えば、酸化物半導体膜106の第2の層106bは、第1の層106aよりも平均して1原子以上、好ましくは2原子以上、さらに好ましくは5原子以上金属元素Mの濃度が高い。このように、酸化物半導体膜106の第2の層106bは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜106中でキャリアの移動が阻害されにくい。酸化物半導体膜106は、単結晶、多結晶ポリクリスタルともいう。または非晶質などの状態をとる。好ましくは、酸化物半導体膜106は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor膜とする。CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、非晶質相に結晶部を有する結晶-非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS膜には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS膜は、粒界に起因するキャリア移動度の低下が抑制される。CAAC-OS膜に含まれる結晶部は、c軸がCAAC-OS膜の被形成面または表面に垂直な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。なお、CAAC-OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS膜の形成過程において、酸化物半導体膜106の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OS膜に含まれる結晶部のc軸は、CAAC-OS膜の被形成面または表面に垂直な方向に揃うため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS膜が形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。基板100に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板100として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOISiliconOnInsulator基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いてもよい。また、基板100として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板100に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。下地絶縁膜102は、基板100に起因する不純物が、酸化物半導体膜106に影響しないようにするために設ける。ただし、基板100が不純物を含まない場合は、下地絶縁膜102を設けなくても構わない。下地絶縁膜102としては、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層または積層して用いればよい。酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、シリコンが25原子以上35原子以下、水素が0原子以上10原子以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が5原子以上30原子以下、窒素が20原子以上55原子以下、シリコンが25原子以上35原子以下、水素が10原子以上25原子以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardscatteringSpectrometryを用いて測定した場合のものである。また、構成元素の組成は、その合計が100原子を超えない値をとる。ゲート電極104は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、TaおよびWを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。または、少なくともInおよびZnを含む酸化物または酸窒化物を用いても構わない。例えば、In-Ga-Zn-O-N系材料などを用いればよい。ゲート絶縁膜112は酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層または積層して用いればよい。一対の電極116は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、TaおよびWを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。保護絶縁膜118は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層または積層して用いればよい。なお、保護絶縁膜118は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が3.8程度である酸化シリコン膜を用い、200nm以上1000nm以下の厚さで設ければよい。保護絶縁膜118の表面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、保護絶縁膜118は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、保護絶縁膜118上に樹脂膜を形成することで、表面に生じる電荷の影響を軽減しても構わない。以上に示すとおり、本発明の一態様に係るトランジスタは、ソース領域およびドレイン領域の導電率が高い、オン特性に優れたトランジスタである。以下に、図2および図3を用いて、図1Bに示すトランジスタの作製方法を説明する。まず、基板100を準備し、基板100上に下地絶縁膜102を成膜する。下地絶縁膜102は、スパッタリング法、化学気相成長CVD:ChemicalVaporDeposition法、分子線エピタキシーMBE:MolecularBeamEpitaxy法、原子層堆積ALD:AtomicLayerDeposition法またはパルスレーザ堆積PLD:PulseLaserDeposition法を用いて成膜すればよい。次に、ゲート電極104となる導電膜を成膜する。該導電膜は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、ゲート電極104となる導電膜を加工し、ゲート電極104を形成する。なお、本明細書において、単に加工すると記載する場合、フォトリソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。次に、ゲート絶縁膜112を成膜する。ゲート絶縁膜112は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。ゲート絶縁膜112は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガス酸素、オゾンまたは亜酸化窒素を5以上、好ましくは10以上、さらに好ましくは20以上、さらに好ましくは50以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。また、成膜時の基板温度は室温以上200°C以下、好ましくは室温以上150°C以下、さらに好ましくは室温以上120°C以下とする。以上のような方法を用いることで、水素などの不純物濃度が低く、かつ酸素を余剰に含みやすいため、加熱処理により酸素を放出するゲート絶縁膜112を成膜することができる。なお、ゲート絶縁膜112は、300°C以上450°C以下、好ましくは250°C以上700°C以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーとなるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。また、ゲート絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの動作などに起因して電荷を捕獲するため、トランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。そのため、ゲート絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することができて好ましい。加熱処理により酸素を放出するとは、TDSにて、酸素原子に換算しての酸素の放出量が1.0×1019atoms/cm3以上、好ましくは3.0×1019atoms/cm3以上、さらに好ましくは1.0×1020atoms/cm3以上、さらに好ましくは3.0×1020atoms/cm3以上であることをいう。ここで、TDSにて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。TDSによる気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、および絶縁膜のTDS結果から、絶縁膜の酸素分子の放出量NO2は、数式1で求めることができる。ここで、TDSで得られる質量電荷比M/zが32で検出されるスペクトルの全てが酸素分子由来と仮定する。M/zが32のものとしてほかにCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるM/zが17の酸素原子およびM/zが18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDSによるスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDSによるスペクトルの積分値である。αは、TDSにおけるスペクトル強度に影響する係数である。数式1の詳細に関しては、特開平6-275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定する。また、TDSにおいて、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。次に、ゲート絶縁膜112上に酸化物半導体膜136を成膜する図2A参照。。酸化物半導体膜136は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。酸化物半導体膜136は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを5以上、好ましくは10以上、さらに好ましくは20以上、さらに好ましくは50以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。酸化物半導体膜136の成膜後、酸化物半導体膜136の表面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理で行う。なお、本明細書において、表面近傍とは、表面から15nm以下、10nm以下、または5nm以下の範囲をいう。酸化物半導体膜136の表面近傍に金属元素の濃度勾配を形成する処理は、酸化物半導体膜136の成膜後、大気に暴露せずに行ってもよい。例えば、スパッタリング装置の処理室で酸化物半導体膜136を成膜後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持することで減圧処理を兼ねても構わない。または、酸化物半導体膜136の成膜時の基板温度を100°C以上400°C以下、好ましくは150°C以上350°C以下とすることで、酸化物半導体膜136の成膜後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜136の成膜後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持すればよい。または、酸化物半導体膜136の成膜後、酸化物半導体膜136を成膜した成膜装置内の別の処理室に基板100を移動させ、減圧処理、加熱処理またはプラズマ処理を行ってもよい。このように、酸化物半導体膜136の表面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。加熱処理は、不活性ガス窒素、またはヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス雰囲気、酸化性ガスを10ppm以上、好ましくは1以上、さらに好ましくは10以上含む雰囲気、または減圧状態10Pa以下、好ましくは1Pa以下、さらに好ましくは0.1Pa以下において、50°C以上650°C以下、好ましくは100°C以上450°C以下の温度で行う。加熱処理によって、酸化物半導体膜136の表面近傍のInの濃度を高めることができる。酸化物半導体膜136として、In-M-Zn-O系材料を用いる場合、加熱処理によってZnが脱離し濃度が低くなる。その結果、相対的にInの濃度を高めることができる。また、金属元素Mの濃度は、酸化物半導体膜136の成膜条件、金属元素Mの種類または/および加熱処理の条件によって、高まることも、低まることもある。このように、酸化物半導体膜136の表面近傍に金属元素の濃度勾配を形成する処理を行うことで、第1の層137aおよび第2の層137bを有する酸化物半導体膜137を形成する図2B参照。。ここで、第1の層137aは、酸化物半導体膜136と同様の原子数比の層である。また、第2の層137bは、酸化物半導体膜136よりもInの濃度が高い層である。なお、第2の層137bは、表面側ほどInの濃度が高く、表面から15nm、10nmまたは5nmの範囲でInの濃度勾配を有する。次に、酸化物半導体膜137を加工し、島状の酸化物半導体膜107を形成する図2C参照。。なお、酸化物半導体膜107は、第1の層137aおよび第2の層137bに対応する第1の層107aおよび第2の層107bを有する。次に、導電膜117を成膜する図3A参照。。導電膜117は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、導電膜117を加工し、一対の電極116を形成する図3B参照。。導電膜117を加工するとともに、酸化物半導体膜107をエッチングし、第1の層106aおよび第2の層106bを有する酸化物半導体膜106を形成する。このような方法を用いることで、一対の電極116との界面近傍に、酸化物半導体膜106の第2の層106bを選択的に設けることができる。次に、保護絶縁膜118を成膜する図3C参照。。保護絶縁膜118は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。以上のようにして、図1Bに示すトランジスタを作製すればよい。図1Bに示すトランジスタは、酸化物半導体膜106において、第1の層106aと第2の層106bとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。また、酸化物半導体膜の導電率を高めるために酸化物半導体膜中の金属元素の原子数比を調整していることにより、作製したトランジスタにおいて、酸化物半導体膜中の原子数比は、容易に変動し得ない。そのため、当該トランジスタは、長期的に安定な電気特性が得られる。本実施の形態により、ソース領域およびドレイン領域の導電率が高く、オン特性に優れ、信頼性の高いトランジスタを、低いコストで生産性高く提供することができる。本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1とは異なる構造のトランジスタについて図4乃至図6を用いて説明する。図4Aは本発明の一態様に係るトランジスタの上面図である。図4Aに示す一点鎖線A-Bに対応する断面図を図4Bに示す。なお、簡単のため、図4Aにおいては、保護絶縁膜214、ゲート絶縁膜112、下地絶縁膜102などを省略して示す。図4Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられたゲート電極104と、少なくともゲート電極104を覆って設けられたゲート絶縁膜112と、ゲート絶縁膜112を介してゲート電極104と重畳して設けられた、第1の層206aおよび第2の層206bを有する酸化物半導体膜206と、酸化物半導体膜206を覆って設けられた、酸化物半導体膜206の一部を露出する開口部を有する保護絶縁膜214と、保護絶縁膜214の開口部を介して酸化物半導体膜206の第2の層206bと接して設けられた一対の電極216と、を有し、酸化物半導体膜206の第2の層206bは、一対の電極216との界面近傍に設けられる。なお、基板100、下地絶縁膜102、ゲート電極104およびゲート絶縁膜112の材料および形成方法は、実施の形態1の説明を参照する。なお、酸化物半導体膜206の第1の層206aは、酸化物半導体膜206を構成する金属元素および酸素の原子数比が均一な層である。また、酸化物半導体膜206の第2の層206bは、酸化物半導体膜206を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜206の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第2の層206bの厚さは15nm以下、10nm以下または5nm以下である。このように、酸化物半導体膜206の第2の層206bは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜206中でキャリアの移動が阻害されにくい。酸化物半導体膜206の材料は、酸化物半導体膜106と同様の材料を用いればよい。保護絶縁膜214は、保護絶縁膜118と同様の材料を用いればよい。一対の電極216は、一対の電極116と同様の材料を用いればよい。以下に、図5および図6を用いて、図4Bに示すトランジスタの作製方法を示す。なお、図5Aに示す、基板100上に下地絶縁膜102が設けられ、下地絶縁膜102上にゲート電極104が設けられ、ゲート電極104を覆ってゲート絶縁膜112が設けられ、ゲート絶縁膜112上に酸化物半導体膜136が成膜されるまでの作製方法については、実施の形態1に示した説明を参照する。次に、酸化物半導体膜136を加工して島状の酸化物半導体膜236を形成する図5B参照。。次に、保護絶縁膜215を成膜する図5C参照。。保護絶縁膜215は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、保護絶縁膜215を加工し、酸化物半導体膜236を露出する開口部を有する保護絶縁膜214を形成する図6A参照。。次に、酸化物半導体膜236の表面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理で行う。酸化物半導体膜236の表面近傍に金属元素の濃度勾配を形成する処理は、酸化物半導体膜236の露出後保護絶縁膜214の形成後、大気に暴露せずに行ってもよい。例えば、ドライエッチング装置の処理室で保護絶縁膜214の形成後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持することで減圧処理を兼ねても構わない。または、保護絶縁膜214の形成時の基板温度を100°C以上400°C以下、好ましくは150°C以上350°C以下とすることで、酸化物半導体膜236の露出後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜236の露出後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持すればよい。または、酸化物半導体膜236の露出後、保護絶縁膜214を形成した装置にて、減圧処理、加熱処理またはプラズマ処理を行ってもよい。このように、酸化物半導体膜236の表面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。加熱処理は、不活性ガス雰囲気、酸化性ガスを10ppm以上、好ましくは1以上、さらに好ましくは10以上含む雰囲気、または減圧状態において、50°C以上650°C以下、好ましくは100°C以上450°C以下の温度で行う。加熱処理によって、酸化物半導体膜236の表面近傍のInの濃度を高めることができる。酸化物半導体膜236として、In-M-Zn-O系材料を用いる場合、加熱処理によってZnが脱離し濃度が低くなる。その結果、相対的にInの濃度を高めることができる。また、金属元素Mの濃度は、酸化物半導体膜236の成膜条件、金属元素Mの種類または/および加熱処理の条件によって、高まることも、低まることもある。このように、酸化物半導体膜236の表面近傍に金属元素の濃度勾配を形成する処理を行うことで、第1の層206aおよび第2の層206bを有する酸化物半導体膜206を形成する図6B参照。。ここで、第1の層206aは、酸化物半導体膜136と同様の原子数比の層である。また、第2の層206bは、酸化物半導体膜136よりもInの濃度が高い層である。なお、第2の層206bは、表面側ほどInの濃度が高く、表面から15nm、10nmまたは5nmの範囲でInの濃度勾配を有する。次に、導電膜を成膜する。該導電膜は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、導電膜を加工し、一対の電極216を形成する図6C参照。。以上のようにして、図4Bに示すトランジスタを作製すればよい。図4Bに示すトランジスタは、酸化物半導体膜206において、第1の層206aと第2の層206bとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。また、酸化物半導体膜の導電率を高めるために酸化物半導体膜中の金属元素の原子数比を調整していることにより、作製したトランジスタにおいて、酸化物半導体膜中の原子数比は、容易に変動し得ない。そのため、当該トランジスタは、長期的に安定な電気特性が得られる。本実施の形態により、ソース領域およびドレイン領域の導電率が高く、オン特性に優れ、信頼性の高いトランジスタを、低いコストで生産性高く提供することができる。なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。実施の形態3本実施の形態では、実施の形態1および実施の形態2とは異なる構造のトランジスタについて図7乃至図9を用いて説明する。図7Aは本発明の一態様に係るトランジスタの上面図である。図7Aに示す一点鎖線A-Bに対応する断面図を図7Bに示す。なお、簡単のため、図7Aにおいては、ゲート絶縁膜312、下地絶縁膜102などを省略して示す。図7Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられた第1の層306aおよび第2の層306bを有する酸化物半導体膜306と、酸化物半導体膜306上に設けられた一対の電極316と、酸化物半導体膜306および一対の電極316を覆って設けられたゲート絶縁膜312と、ゲート絶縁膜312を介して酸化物半導体膜306と重畳して設けられたゲート電極304と、を有し、酸化物半導体膜306の第2の層306bは、酸化物半導体膜306と一対の電極316との間に設けられる。なお、基板100および下地絶縁膜102の材料および形成方法は、実施の形態1の説明を参照する。なお、酸化物半導体膜306の第1の層306aは、酸化物半導体膜306を構成する金属元素および酸素の原子数比が均一な層である。また、酸化物半導体膜306の第2の層306bは、酸化物半導体膜306を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜306の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第2の層306bの厚さは15nm以下、10nm以下または5nm以下である。このように、酸化物半導体膜306の第2の層306bは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜306中でキャリアの移動が阻害されにくい。酸化物半導体膜306の材料は、酸化物半導体膜106と同様の材料を用いればよい。一対の電極316は、一対の電極116と同様の材料を用いればよい。ゲート絶縁膜312は、ゲート絶縁膜112と同様の材料を用いればよい。ゲート電極304は、ゲート電極104と同様の材料を用いればよい。以下に、図8および図9を用いて、図7Bに示すトランジスタの作製方法を示す。なお、基板100上に下地絶縁膜102が設けられるまでの作製方法については、実施の形態1に示した説明を参照する。なお、下地絶縁膜102は十分な平坦性を有することが好ましい。そのため、下地絶縁膜102に対し、平坦化処理を行うと好ましい。平坦化処理としては、化学機械研磨CMP:ChemicalMechanicalPolishing、またはドライエッチング法を用いればよい。具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、さらに好ましくは0.1nm以下となるように下地絶縁膜102を設ける。上述の数値以下のRaとすることで、酸化物半導体膜に結晶領域が形成されやすくなる。また、下地絶縁膜102と酸化物半導体膜との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、数式2にて定義される。なお、数式2において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。次に、酸化物半導体膜336を成膜する図8A参照。。酸化物半導体膜336は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。酸化物半導体膜336は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを5以上、好ましくは10以上、さらに好ましくは20以上、さらに好ましくは50以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。酸化物半導体膜336の成膜後、酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理で行う。酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理は、酸化物半導体膜336の成膜後、大気に暴露せずに行ってもよい。例えば、スパッタリング装置の処理室で酸化物半導体膜336を成膜後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持することで減圧処理を兼ねても構わない。または、酸化物半導体膜336の成膜時の基板温度を100°C以上400°C以下、好ましくは150°C以上350°C以下とすることで、酸化物半導体膜336の成膜後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜336の成膜後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持すればよい。または、酸化物半導体膜336の成膜後、酸化物半導体膜336を成膜した成膜装置内の別の処理室に基板100を移動させ、減圧処理、加熱処理またはプラズマ処理を行ってもよい。このように、酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。加熱処理は、不活性ガス雰囲気、酸化性ガスを10ppm以上、好ましくは1以上、さらに好ましくは10以上含む雰囲気、または減圧状態において、50°C以上650°C以下、好ましくは100°C以上450°C以下の温度で行う。加熱処理によって、酸化物半導体膜336の表面近傍のInの濃度を高めることができる。酸化物半導体膜336として、In-M-Zn-O系材料を用いる場合、加熱処理によってZnが脱離し濃度が低くなる。その結果、相対的にInの濃度を高めることができる。また、金属元素Mの濃度は、酸化物半導体膜336の成膜条件、金属元素Mの種類または/および加熱処理の条件によって、高まることも、低まることもある。このように、酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理を行うことで、第1の層337aおよび第2の層337bを有する酸化物半導体膜337を形成する図8B参照。。ここで、第1の層337aは、酸化物半導体膜336と同様の原子数比の層である。また、第2の層337bは、酸化物半導体膜336よりもInの濃度が高い層である。なお、第2の層337bは、表面側ほどInの濃度が高く、表面から15nm、10nmまたは5nmの範囲でInの濃度勾配を有する。なお、加熱処理によって、下地絶縁膜102から酸化物半導体膜336へ酸素を供給すると好ましい。その場合、下地絶縁膜102として、加熱処理により酸素を放出する絶縁膜を設ければよい。加熱処理により酸素を放出する絶縁膜を設けるためには、実施の形態1で示したゲート絶縁膜112の成膜方法を参照すればよい。酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーとなるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。また、下地絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの動作などに起因して電荷を捕獲するため、トランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜中、および酸化物半導体膜と下地絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。そのため、下地絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜と下地絶縁膜との界面における酸素欠損を低減することができて好ましい。次に、酸化物半導体膜337を加工し、島状の酸化物半導体膜307を形成する図8C参照。。なお、酸化物半導体膜307は、第1の層337aおよび第2の層337bに対応する第1の層307aおよび第2の層307bを有する。次に、導電膜317を成膜する図9A参照。。導電膜317は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、導電膜317を加工し、一対の電極316を形成する図9B参照。。導電膜317を加工するとともに、酸化物半導体膜307をエッチングし、第1の層306aおよび第2の層306bを有する酸化物半導体膜306を形成する。このような方法を用いることで、一対の電極316との界面近傍に、酸化物半導体膜306の第2の層306bを選択的に設けることができる。次に、ゲート絶縁膜312を成膜する。ゲート絶縁膜312は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、ゲート電極304となる導電膜を成膜する。該導電膜は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、ゲート電極304となる導電膜を加工し、ゲート電極304を形成する図9C参照。。以上のようにして、図7Bに示すトランジスタを作製すればよい。図7Bに示すトランジスタは、酸化物半導体膜306において、第1の層306aと第2の層306bとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。また、酸化物半導体膜の導電率を高めるために酸化物半導体膜中の金属元素の原子数比を調整していることにより、作製したトランジスタにおいて、酸化物半導体膜中の原子数比は、容易に変動し得ない。そのため、当該トランジスタは、長期的に安定な電気特性が得られる。本実施の形態により、ソース領域およびドレイン領域の導電率が高く、オン特性に優れ、信頼性の高いトランジスタを、低いコストで生産性高く提供することができる。なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。実施の形態4本実施の形態では、実施の形態1乃至実施の形態3とは異なる構造のトランジスタについて図10乃至図15を用いて説明する。図10Aは本発明の一態様に係るトランジスタの上面図である。図10Aに示す一点鎖線A-Bに対応する断面図を図10Bに示す。なお、簡単のため、図10Aにおいては、保護絶縁膜418、下地絶縁膜102などを省略して示す。図10Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられた第1の層406aおよび第2の層406bを有する酸化物半導体膜406と、酸化物半導体膜406上に設けられたゲート絶縁膜412と、ゲート絶縁膜412と重畳して設けられたゲート電極404と、ゲート電極404および酸化物半導体膜406を覆って設けられた、酸化物半導体膜406の一部を露出する開口部を有する保護絶縁膜418と、保護絶縁膜418の開口部を介して酸化物半導体膜406の第2の層406bと接して設けられた一対の電極416と、を有し、酸化物半導体膜406の第2の層406bは、一対の電極416との界面近傍に設けられる。なお、図10Bに示すトランジスタは、少なくともゲート電極404下に、ゲート絶縁膜412および酸化物半導体膜406が設けられる。なお、基板100および下地絶縁膜102の材料および形成方法は、実施の形態1の説明を参照する。なお、酸化物半導体膜406の第1の層406aは、酸化物半導体膜406を構成する金属元素および酸素の原子数比が均一な層である。また、酸化物半導体膜406の第2の層406bは、酸化物半導体膜406を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜406の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第2の層406bの厚さは15nm以下、10nm以下または5nm以下である。このように、酸化物半導体膜406の第2の層406bは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜406中でキャリアの移動が阻害されにくい。酸化物半導体膜406の材料は、酸化物半導体膜106と同様の材料を用いればよい。ゲート絶縁膜412は、ゲート絶縁膜112と同様の材料を用いればよい。ゲート電極404は、ゲート電極104と同様の材料を用いればよい。なお、ゲート電極404の側面に側壁絶縁膜が設けられても構わない。側壁絶縁膜を有することで、トランジスタのチャネル領域近傍にオフセット領域を設けることができる。保護絶縁膜418は、保護絶縁膜118と同様の材料を用いればよい。一対の電極416は、一対の電極116と同様の材料を用いればよい。以下に、図11および図12を用いて、図10Bに示すトランジスタの作製方法を示す。なお、図11Aに示す、基板100上に下地絶縁膜102が設けられ、下地絶縁膜102上に酸化物半導体膜336が成膜されるまでの作製方法については、実施の形態1および実施の形態3に示した説明を参照する。次に、ゲート絶縁膜413を成膜する。ゲート絶縁膜413は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、導電膜405を成膜する図11B参照。。導電膜405は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、導電膜405およびゲート絶縁膜413を加工し、ゲート電極404およびゲート絶縁膜412を形成する図11C参照。。なお、ゲート絶縁膜412は、ゲート電極404の加工に用いたレジストマスクを用いて加工してもよいし、該レジストマスクを除去した後に、ゲート電極404をマスクに用いて加工してもよい。このようにして酸化物半導体膜336の表面の一部を露出する。次に、酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理で行う。酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理は酸化物半導体膜336の露出後ゲート絶縁膜412の形成後、大気に暴露せずに行ってもよい。例えば、ドライエッチング装置の処理室で酸化物半導体膜336の露出後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持することで減圧処理を兼ねても構わない。または、ゲート絶縁膜412の形成時の基板温度を100°C以上400°C以下、好ましくは150°C以上350°C以下とすることで、酸化物半導体膜336の露出後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜336の露出後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持すればよい。または酸化物半導体膜336の露出後、ゲート絶縁膜412を形成した装置にて、減圧処理、加熱処理またはプラズマ処理を行ってもよい。このように、酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。加熱処理は、不活性ガス雰囲気、酸化性ガスを10ppm以上、好ましくは1以上、さらに好ましくは10以上含む雰囲気、または減圧状態において、50°C以上650°C以下、好ましくは100°C以上450°C以下の温度で行う。加熱処理によって、酸化物半導体膜336の表面近傍のInの濃度を高めることができる。酸化物半導体膜336として、In-M-Zn-O系材料を用いる場合、加熱処理によってZnが脱離し濃度が低くなる。その結果、相対的にInの濃度を高めることができる。また、金属元素Mの濃度は、酸化物半導体膜336の成膜条件、金属元素Mの種類または/および加熱処理の条件によって、高まることも、低まることもある。このように、酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理を行うことで、第1の層436aおよび第2の層436bを有する酸化物半導体膜436を形成する図12A参照。。ここで、第1の層436aは、酸化物半導体膜336と同様の原子数比の層である。また、第2の層436bは、酸化物半導体膜336よりもInの濃度が高い層である。なお、第2の層436bは、表面側ほどInの濃度が高く、表面から15nm、10nmまたは5nmの範囲でInの濃度勾配を有する。なお、加熱処理によって、下地絶縁膜102から酸化物半導体膜336へ酸素を供給すると好ましい。その場合、下地絶縁膜102として、加熱処理により酸素を放出する絶縁膜を設ければよい。加熱処理により酸素を放出する絶縁膜を設けるためには、実施の形態1で示したゲート絶縁膜112の成膜方法を参照すればよい。次に、酸化物半導体膜436を加工し、島状の酸化物半導体膜406を形成する図12B参照。。なお、酸化物半導体膜406は、第1の層436aおよび第2の層436bに対応する第1の層406aおよび第2の層406bを有する。なお、図に示さないが、次に、ゲート電極404をマスクとし、酸化物半導体膜406に不純物を添加しても構わない。不純物は、酸化物半導体膜を低抵抗化する不純物である。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、加熱処理を行ってもよい。当該酸化物半導体膜への不純物の添加は、酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成する処理の前に行っても構わない。その場合、酸化物半導体膜336の表面近傍に金属元素の濃度勾配を形成するために加熱処理を適用することで、当該酸化物半導体膜への不純物添加後の加熱処理を兼ねることもできる。次に、酸化物半導体膜406およびゲート電極404上に保護絶縁膜418を成膜する。保護絶縁膜418は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、保護絶縁膜418を加工して、酸化物半導体膜406の第2の層406bを露出する一対の開口部を形成する。該開口部の形成は、酸化物半導体膜406がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜406の第2の層406bの表面の一部をエッチングしてしまっても構わないし、第2の層406bを貫通し、第1の層406aを露出してしまっても構わない。次に、保護絶縁膜418、および露出された酸化物半導体膜406上に、一対の電極416となる導電膜を成膜する。該導電膜は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、一対の電極416となる導電膜を加工し、一対の電極416を形成する図12C参照。。なお、酸化物半導体膜406の第2の層406bを貫通し、第1の層406aを露出してしまう場合、酸化物半導体膜406と第2の層406bは、第2の層406bの側面で接することになる。その場合、酸化物半導体膜406と一対の電極416との間に第2の層406bが設けられない構造となる。以上のようにして、図10Bに示すトランジスタを作製すればよい。図10Bに示すトランジスタは、酸化物半導体膜406において、第1の層406aと第2の層406bとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。また、図10と酸化物半導体膜の構成が異なるトランジスタについて、図13に示す。図13Aは本発明の一態様に係るトランジスタの上面図である。図13Aに示す一点鎖線A-Bに対応する断面図を図13Bに示す。なお、簡単のため、図13Aにおいては、保護絶縁膜468、下地絶縁膜102などを省略して示す。図13Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられた第1の層456aおよび第2の層456bを有する酸化物半導体膜456と、酸化物半導体膜456上に設けられたゲート絶縁膜462と、ゲート絶縁膜462と重畳して設けられたゲート電極454と、ゲート電極454および酸化物半導体膜456を覆って設けられた、酸化物半導体膜456の一部を露出する開口部を有する保護絶縁膜468と、保護絶縁膜468の開口部を介して酸化物半導体膜456の第2の層456bと接して設けられた一対の電極466と、を有し、酸化物半導体膜456の第2の層456bは、一対の電極466との界面近傍に設けられる。なお、基板100および下地絶縁膜102の材料および形成方法は、実施の形態1の説明を参照する。なお、図13Bに示すトランジスタは、酸化物半導体膜456の第2の層456bが、ゲート電極454と重畳する領域を除いた酸化物半導体膜456の表面および側面に設けられる点が図10Bに示すトランジスタと異なる。そのほか、ゲート絶縁膜462、ゲート電極454、保護絶縁膜468および一対の電極466は、それぞれゲート絶縁膜412、ゲート電極404、保護絶縁膜468および一対の電極416と同様の材料および形成方法とする。なお、ゲート電極454の側面に側壁絶縁膜が設けられても構わない。側壁絶縁膜を有することで、トランジスタのチャネル領域近傍にオフセット領域を設けることができる。なお、酸化物半導体膜456の第1の層456aは、酸化物半導体膜456を構成する金属元素および酸素の原子数比が均一な層である。また、酸化物半導体膜456の第2の層456bは、酸化物半導体膜456を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜456の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第2の層456bの厚さは15nm以下、10nm以下または5nm以下である。このように、酸化物半導体膜456の第2の層456bは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜456中でキャリアの移動が阻害されにくい。以下に、図14および図15を用いて、図13Bに示すトランジスタの作製方法を示す。なお、図14Aに示す、基板100上に下地絶縁膜102が設けられ、下地絶縁膜102上に酸化物半導体膜336が成膜されるまでの作製方法については、実施の形態1および実施の形態3に示した説明を参照する。次に、酸化物半導体膜336を加工し、島状の酸化物半導体膜457を形成する図14B参照。。次に、ゲート絶縁膜463を成膜する。次に、導電膜455を成膜する図14C参照。。次に、導電膜455およびゲート絶縁膜463を加工し、ゲート電極454およびゲート絶縁膜462を形成する図15A参照。。なお、ゲート絶縁膜462は、ゲート電極454の加工に用いたレジストマスクを用いて加工してもよいし、該レジストマスクを除去した後に、ゲート電極454をマスクに用いて加工してもよい。このようにして酸化物半導体膜457の表面の一部を露出する。次に、酸化物半導体膜457の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理を行う。酸化物半導体膜457の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理は酸化物半導体膜457の露出後ゲート絶縁膜462の形成後、大気に暴露せずに行ってもよい。例えば、ドライエッチング装置の処理室で酸化物半導体膜457の露出後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持することで減圧処理を兼ねても構わない。または、ゲート絶縁膜462の形成時の基板温度を100°C以上400°C以下、好ましくは150°C以上350°C以下とすることで、酸化物半導体膜457の露出後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜457の露出後、0.5分以上120分以下、好ましくは1分以上60分以下の時間、基板100を処理室に保持すればよい。または酸化物半導体膜457の露出後、ゲート絶縁膜462を形成した装置にて、減圧処理、加熱処理またはプラズマ処理を行ってもよい。このように、酸化物半導体膜457の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。加熱処理は、不活性ガス雰囲気、酸化性ガスを10ppm以上、好ましくは1以上、さらに好ましくは10以上含む雰囲気、または減圧状態において、50°C以上650°C以下、好ましくは100°C以上450°C以下の温度で行う。加熱処理によって、酸化物半導体膜457の表面近傍のInの濃度を高めることができる。酸化物半導体膜457として、In-M-Zn-O系材料を用いる場合、加熱処理によってZnが脱離し濃度が低くなる。その結果、相対的にInの濃度を高めることができる。また、金属元素Mの濃度は、酸化物半導体膜457の成膜条件、金属元素Mの種類または/および加熱処理の条件によって、高まることも、低まることもある。このように、酸化物半導体膜457の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理を行うことで、第1の層456aおよび第2の層456bを有する酸化物半導体膜456を形成する図15B参照。。ここで、第1の層456aは、酸化物半導体膜457と同様の原子数比の層である。また、第2の層456bは、酸化物半導体膜457よりもInの濃度が高い層である。なお、第2の層456bは、表面側および側面側ほどInの濃度が高く、表面から15nm、10nmまたは5nmの範囲でInの濃度勾配を有する。なお、加熱処理によって、下地絶縁膜102から酸化物半導体膜457へ酸素を供給すると好ましい。その場合、下地絶縁膜102として、加熱処理により酸素を放出する絶縁膜を設ければよい。加熱処理により酸素を放出する絶縁膜を設けるためには、実施の形態1で示したゲート絶縁膜112の成膜方法を参照すればよい。なお、図に示さないが、次に、ゲート電極454をマスクとし、酸化物半導体膜456に不純物を添加しても構わない。不純物は、酸化物半導体膜を低抵抗化する不純物である。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、加熱処理を行ってもよい。当該酸化物半導体膜への不純物の添加は、酸化物半導体膜457の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理の前に行っても構わない。その場合、酸化物半導体膜457の表面近傍および側面近傍に金属元素の濃度勾配を形成するための加熱処理により、当該酸化物半導体膜への不純物添加後の加熱処理を兼ねることもできる。次に、酸化物半導体膜456の第2の層456bを露出する開口部を有する保護絶縁膜468を形成する。次に、保護絶縁膜468、および露出された酸化物半導体膜456上に、一対の電極466を形成する図15C参照。。以上のようにして、図13Bに示すトランジスタを作製すればよい。図13Bに示すトランジスタは、酸化物半導体膜456において、第1の層456aと第2の層456bとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。また、酸化物半導体膜の導電率を高めるために酸化物半導体膜中の金属元素の原子数比を調整していることにより、作製したトランジスタにおいて、酸化物半導体膜中の原子数比は、容易に変動し得ない。そのため、当該トランジスタは、長期的に安定な電気特性が得られる。本実施の形態により、ソース領域およびドレイン領域の導電率が高く、オン特性に優れ、信頼性の高いトランジスタを、低いコストで生産性高く提供することができる。なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。実施の形態5本実施の形態では実施の形態1乃至実施の形態4のいずれかに示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるELElectroLuminescence表示装置に本発明の一形態を適用することも、当業者であれば容易に想到し得るものである。図16にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線SL_1乃至SL_a、ゲート線GL_1乃至GL_bおよび複数の画素2200を有する。画素2200は、トランジスタ2230と、キャパシタ2220と、液晶素子2210と、を含む。こうした画素2200が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線SLまたはゲート線GLと記載することもある。トランジスタ2230は、実施の形態1乃至実施の形態4のいずれかに示すトランジスタを用いる。実施の形態1乃至実施の形態4に示すトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。ゲート線GLはトランジスタ2230のゲートと接続し、ソース線SLはトランジスタ2230のソースと接続し、トランジスタ2230のドレインは、キャパシタ2220の一方の容量電極および液晶素子2210の一方の画素電極と接続する。キャパシタ2220の他方の容量電極および液晶素子2210の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線GLと同一層かつ同一材料で設けてもよい。また、ゲート線GLは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態1乃至実施の形態4のいずれかに示すトランジスタを含んでもよい。また、ソース線SLは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態1乃至実施の形態4のいずれかに示すトランジスタを含んでもよい。なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、COGChipOnGlass、ワイヤボンディング、またはTABTapeAutomatedBondingなどの方法を用いて接続してもよい。また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。ゲート線GLにトランジスタ2230のしきい値電圧以上になるように電圧を印加すると、ソース線SLから供給された電荷がトランジスタ2230のドレイン電流となってキャパシタ2220に蓄積される。1行分の充電後、該行にあるトランジスタ2230はオフ状態となり、ソース線SLから電圧が掛からなくなるが、キャパシタ2220に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ2220の充電に移る。このようにして、1行からb行の充電を行う。ドレイン電流は、トランジスタにおいてソースからチャネルを介してドレインに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。なお、トランジスタ2230はオフ電流が小さい。そのため、動きの少ない画像静止画を含む。では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ2220の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。また、トランジスタ2230はトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い液晶表示装置を得ることができる。以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。実施の形態6本実施の形態では、実施の形態1乃至実施の形態4のいずれかに示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するDRAMDynamicRandomAccessMemory、フリップフロップなどの回路を用いて記憶内容を保持するSRAMStaticRandomAccessMemoryがある。不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態1乃至実施の形態4のいずれかに示すトランジスタを適用することができる。まずは、実施の形態1乃至実施の形態4のいずれかに示すトランジスタを適用したDRAMについて図17を用いて説明する。DRAMは、ビット線BLと、ワード線WLと、センスアンプSAmpと、トランジスタTrと、キャパシタCと、を有する図17A参照。。キャパシタCに保持された電圧の時間変化は、トランジスタTrのオフ電流によって図17Bに示すように徐々に低減していくことが知られている。当初V0からV1まで充電された電圧は、時間が経過するとdata1を読み出す限界点であるVAまで低減する。この期間を保持期間T_1とする。即ち、2値DRAMの場合、保持期間T_1の間にリフレッシュをする必要がある。ここで、トランジスタTrに実施の形態1乃至実施の形態4のいずれかに示すトランジスタを適用すると、オフ電流が小さいため、保持期間T_1を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が1×10-21A以下、好ましくは1×10-24A以下となった酸化物半導体膜を用いたトランジスタでDRAMを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。また、トランジスタTrに実施の形態1乃至実施の形態4のいずれかに示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいDRAMを得ることができる。次に、実施の形態1乃至実施の形態4のいずれかに示すトランジスタを適用した不揮発性メモリについて図18を用いて説明する。図18Aは、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタTr_1と、トランジスタTr_1のゲートと接続するワード線WL_1と、トランジスタTr_1のソースと接続するソース配線SL_1と、トランジスタTr_2と、トランジスタTr_2のソースと接続するソース配線SL_2と、トランジスタTr_2のドレインと接続するドレイン配線DL_2と、キャパシタCと、キャパシタCの一端と接続する容量配線CLと、キャパシタCの他端、トランジスタTr_1のドレインおよびトランジスタTr_2のゲートと接続するノードNと、を有する。なお、本実施の形態に示す不揮発性メモリは、ノードNの電位に応じて、トランジスタTr_2のしきい値電圧が変動することを利用したものである。例えば、図18Bは容量配線CLの電圧VCLと、トランジスタTr_2を流れるドレイン電流Id_2との関係を説明する図である。ここで、ノードNは、トランジスタTr_1を介して電圧を調整することができる。例えば、SL_1の電位をVDDとする。このとき、WL_1の電位をTr_1のしきい値電圧VthにVDDを加えた電位以上とすることで、ノードNの電圧をHIGHにすることができる。また、WL_1の電位をTr_1のしきい値電圧Vth以下とすることで、ノードNの電位をLOWにすることができる。そのため、N=LOWで示したVCL-Id_2カーブと、N=HIGHで示したVCL-Id_2カーブのいずれかを得ることができる。即ち、N=LOWでは、VCL=0VにてId_2が小さいため、データ0となる。また、N=HIGHでは、VCL=0VにてId_2が大きいため、データ1となる。このようにして、データを記憶することができる。ここで、トランジスタTr_1に実施の形態1乃至実施の形態4のいずれかに示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードNに蓄積された電荷がトランジスタTr_1のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタTr_1のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。また、トランジスタTr_1に実施の形態1乃至実施の形態4のいずれかに示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。なお、トランジスタTr_2に、実施の形態1乃至実施の形態4のいずれかに示すトランジスタを適用しても構わない。以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、集積度の高い半導体記憶装置を得ることができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。実施の形態7実施の形態1乃至実施の形態4のいずれかに示すトランジスタまたは実施の形態6に示した半導体記憶装置を少なくとも一部に用いてCPUCentralProcessingUnitを構成することができる。図19Aは、CPUの具体的な構成を示すブロック図である。図19Aに示すCPUは、基板1190上に、演算回路ALU:Arithmeticlogicunit1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェースBusI/F1198、書き換え可能なROM1199、およびROMインターフェースROMI/F1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、図19Aに示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、およびレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。図19Aに示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196の記憶素子には、実施の形態6に示す半導体記憶装置を用いることができる。図19Aに示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作を行う。即ち、レジスタ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図19Bまたは図19Cに示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図19Bおよび図19Cの回路の説明を行う。図19Bおよび図19Cでは、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態1乃至実施の形態4のいずれかに示すトランジスタ用いた構成の一例を示す。図19Bに示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。具体的に、それぞれの記憶素子1142には、実施の形態6に示す半導体記憶装置を用いることができる。記憶素子群1143が有するそれぞれの記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有するそれぞれの記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図19Bでは、スイッチング素子1141として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号SigAによりスイッチングが制御される。なお、図19Bでは、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。また、図19Cには、記憶素子群1143が有するそれぞれの記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有するそれぞれの記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。ここでは、CPUを例に挙げて説明したが、DSPDegitalSignalProcessor、カスタムLSI、FPGAFieldProgrammableGateArrayなどのLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態8本実施の形態では、実施の形態1乃至実施の形態7の少なくともいずれかを適用した電子機器の例について説明する。図20Aは携帯型情報端末である。図20Aに示す携帯型情報端末は、筐体9300と、ボタン9301と、マイクロフォン9302と、表示部9303と、スピーカ9304と、カメラ9305と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、表示部9303およびカメラ9305に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。図20Bは、ディスプレイである。図20Bに示すディスプレイは、筐体9310と、表示部9311と、を具備する。本発明の一態様は、表示部9311に適用することができる。本発明の一形態を適用することで、表示部9311のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。図20Cは、デジタルスチルカメラである。図20Cに示すデジタルスチルカメラは、筐体9320と、ボタン9321と、マイクロフォン9322と、表示部9323と、を具備する。本発明の一形態は、表示部9323に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一形態を適用することもできる。図20Dは2つ折り可能な携帯情報端末である。図20Dに示す2つ折り可能な携帯情報端末は、筐体9630、表示部9631a、表示部9631b、留め具9633、操作スイッチ9638、を有する。本発明の一形態は、表示部9631aおよび表示部9631bに適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。なお、表示部9631aまたは/および表示部9631bは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。本実施例では、ガラス上に設けられた酸化物半導体膜から、減圧状態における加熱処理によりZnが脱離することを確認するために、TDSによる放出量評価を行った。なお、TDSによる放出量評価は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用いた。TDSを行った試料の作製方法について以下に説明する。まずは、ガラス基板を準備した。次に、ガラス基板上に酸化物半導体膜を成膜した。酸化物半導体膜は、In-Ga-Zn-OターゲットIn:Ga:Zn=1:1:1[原子数比]を用いたスパッタリング法により50nmの厚さで成膜した。そのほかの成膜条件は、成膜電力を500WDCとし、Arを30sccmおよびO2を15sccm流し、処理室の圧力を0.4Paとした。ここで、酸化物半導体膜の成膜時の基板温度を室温または200°Cとした。次に、試料を1辺が10mmの正方形状に分断した。以上のようにして作製した10mm角の試料に対し、TDSによる放出量評価を行った。なお、図21に、TDSによる放出量評価時の基板表面温度とM/zが64Znに相当の検出量の関係を示す。ここで、図21Aは、酸化物半導体膜の成膜時の基板温度が室温の試料のTDS結果を示し、図21Bは、酸化物半導体膜の成膜時の基板温度が200°Cの試料のTDS結果を示す。図21に示すように、基板表面温度の増大に伴い、酸化物半導体膜に含まれるZnが脱離していくことがわかった。特に、基板表面温度が300°C以上では、酸化物半導体膜に含まれるZnの脱離が顕著になった。Znが脱離することにより、酸化物半導体膜中のZnの濃度が低くなり、相対的にInの濃度が高くなることがわかる。また、酸化物半導体膜の成膜時の基板温度が室温の試料図21A参照。と200°Cの試料図21B参照。と、を比較すると、成膜時の基板温度が200°Cの試料において、Znの脱離量が大きいことがわかった。Znの脱離量が大きいということは、それだけ酸化物半導体膜中のZnの濃度が低くなり、相対的にInの濃度が高くなるといえる。本実施例では、減圧処理または/および加熱処理による、ガラス上に設けられた酸化物半導体膜の原子数比の変化を、SIMSによって評価した。SIMSには、アルバックファイ株式会社製四重極型二次イオン質量分析装置PHIADEPT1010を用いた。なお、Csを一次イオンとして照射した。SIMSを行った試料の作製方法について以下に説明する。まずは、ガラス基板を準備した。次に、ガラス基板上に酸化物半導体膜を成膜した。酸化物半導体膜は、In-Ga-Zn-OターゲットIn:Ga:Zn=1:1:1[原子数比]を用いたスパッタリング法により100nmの厚さで成膜した。そのほかの成膜条件は、成膜電力を500WDCとし、Arを30sccmおよびO2を15sccm流し、処理室の圧力を0.4Paとした。ここで、酸化物半導体膜の成膜時の基板温度を室温または200°Cとした。なお、酸化物半導体膜を室温で成膜した試料は、酸化物半導体膜の成膜後、室温かつ5×10-5Pa以下の減圧状態で10分間以上保持した。同様に、酸化物半導体膜を200°Cの基板温度で成膜した試料は、基板温度を200°C、圧力を4×10-4Pa以下の減圧状態に15秒間保持した後、室温かつ5×10-5Pa以下の減圧状態で10分間以上保持した。以上のようにして作製した試料に対し、SIMSによる質量数が115115Inに相当。以下Inと表記する。、質量数が8466Znおよび16Oに相当。以下ZnOと表記する。、質量数が7171Gaに相当。以下Gaと表記する。、質量数が1616Oに相当。以下Oと表記する。の二次イオン強度の深さ方向分析を行った。なお、図22は、酸化物半導体膜を室温で成膜した試料のSIMS結果を示し、図23は、酸化物半導体膜を200°Cの基板温度で成膜した試料のSIMS結果を示す。ここで、深さとは、試料表面を基準としたときの深さをいう。図22より、In、ZnOおよびGaにおける深さ12nm程度と深さ2nm程度表面近傍の二次イオン強度を比較した。Inは、深さ11.79nmにおける二次イオン強度は5942個/秒であったが、深さ2.06nmにおける二次イオン強度は9503個/秒と大きい値であった。同様に、ZnOは、深さ11.68nmにおける二次イオン強度は220867個/秒であったが、深さ1.95nmにおける二次イオン強度は83817個/秒と小さい値であった。同様に、Gaは、深さ11.59nmにおける二次イオン強度は1224個/秒であったが、深さ1.86nmにおける二次イオン強度は593個/秒と小さい値であった。従って、酸化物半導体膜を室温で成膜し、その後、5×10-5Pa以下の減圧状態で10分間以上保持した試料は、基板表面近傍で金属元素の濃度勾配を有することがわかった。具体的には、基板表面近傍の深さ2nm程度の二次イオン強度と、深さ12nm程度の二次イオン強度を比較すると、Inは基板表面近傍で濃度が高く、Znは基板表面近傍で濃度が低く、かつGaは基板表面近傍で濃度が低くなることがわかった。また、図23より、In、ZnOおよびGaにおける深さ15nm程度と深さ5nm程度表面近傍の二次イオン強度を比較した。Inは、深さ15.0nmにおける二次イオン強度は5084個/秒であったが、深さ5.01nmにおける二次イオン強度は13919個/秒と大きい値であった。同様に、ZnOは、深さ14.9nmにおける二次イオン強度は188969個/秒であったが、深さ4.89nmにおける二次イオン強度は26571個/秒と特に小さい値であった。同様に、Gaは、深さ14.8nmにおける二次イオン強度は1109個/秒であったが、深さ4.78nmにおける二次イオン強度は1378個/秒とやや大きい値であった。従って、酸化物半導体膜を200°Cの基板温度で成膜し、その後、基板温度を200°C、圧力を4×10-4Pa以下の減圧状態に15秒間保持した後、5×10-5Pa以下の減圧状態で10分間以上保持した試料は、基板表面近傍で金属元素の濃度勾配を有することがわかった。具体的には、基板表面近傍の深さ5nm程度の二次イオン強度と、深さ15nm程度の二次イオン強度を比較すると、Inは基板表面近傍で濃度が高く、Znは基板表面近傍で濃度が特に低く、かつGaは基板表面近傍で濃度がやや高くなることがわかった。なお、図22および図23において、基板表面近傍とした深さが異なるが、これはOの二次イオン強度が大きく変化する深さからおおよその基板表面を決定し、そこを基準としているためである。以上に示すように、本実施例で評価した試料である酸化物半導体膜中の金属元素は、表面近傍において濃度勾配を有することがわかった。一方、表面から15nm以上の深さにおいては、濃度勾配はほとんど見られないことがわかった。本実施例より、酸化物半導体膜の成膜後、減圧処理または/および加熱処理を行うことで、酸化物半導体膜の表面近傍のInの濃度が高まることがわかる。"