"複数の機能の電子回路を内蔵し、当該複数の機能の電子回路に対して外部I/O端子が兼用されており、当該複数の機能の電子回路のうち何れか1つをセレクタにより選択して上記外部I/O端子に接続するように構成されたLSI装置であって、上記複数の機能の電子回路に接続された複数のプロセッサコアと、上記複数の機能の電子回路に接続されたメモリであって、上記複数のプロセッサコアに対応した複数のメモリ空間を有するメモリとを備え、上記複数の機能の電子回路はそれぞれ、自身が備える2つのポートを用いて自分自身に対してデータを送信するループバック機能を備え、上記複数のプロセッサコアは、上記セレクタにより選択されず上記外部I/O端子に接続されていない電子回路について上記ループバック機能を有効にし、当該ループバック機能を有効にした電子回路の2つのポートおよび上記複数のメモリ空間を介してコア間のデータ通信を行うことを特徴とするLSI装置。DMAコントローラを更に備え、上記複数のプロセッサコアは、上記セレクタにより選択されず上記外部I/O端子に接続されていない電子回路について上記ループバック機能を有効にし、当該ループバック機能を有効にした電子回路の2つのポートおよび上記複数のメモリ空間を介して、上記DMAコントローラを利用してコア間のデータ通信を行うことを特徴とする請求項1に記載のLSI装置。上記メモリは、上記複数のプロセッサコアで共用される共有メモリ空間を更に有し、上記複数のプロセッサコアは、上記ループバック機能を有効にした電子回路の2つのポートおよび上記複数のメモリ空間を用いたコア間のデータ通信に加えて、上記共有メモリ空間を用いたコア間のデータ通信を行うことを特徴とする請求項1または2に記載のLSI装置。上述のように、複数の機能を内蔵した従来のSoCでは、システムの用途に合わせて何れかの機能を選択すると、選択しなかった機能の電子回路が全く使用できない状態となり、せっかくSoCが備えている資源を有効に活用できないという問題があった。本発明は、このような問題を解決するために成されたものであり、複数の機能を内蔵したLSI装置において、何れかの機能を選択した場合に、選択されなかった機能の電子回路も有効に活用できるようにすることを目的とする。上記した課題を解決するために、本発明では、LSI装置に内蔵される複数の機能の電子回路に対して、自身が備える2つのポートを用いて自分自身にデータを送信するループバック機能を持たせる。そして、複数の機能の電子回路に接続された複数のプロセッサコアが、セレクタにより選択されず外部I/O端子に接続されていない電子回路についてのループバック機能を有効にし、当該ループバック機能を有効にした電子回路の2つのポートと、複数のプロセッサコアに対して設けられた複数のメモリ空間とを介してコア間通信を行うようにする。上記のように構成した本発明によれば、セレクタにより選択されず外部I/O端子に接続されていない電子回路についても、ループバック機能を有効にすることにより、複数のプロセッサコアのコア間通信に活用できるようになる。これにより、LSI装置に内蔵されている複数の機能の電子回路を取捨選択して外部I/O端子に接続した場合に、選択されなかった機能の電子回路も、外部I/O端子を使用しない別の方法で有効に活用することができる。以下、本発明の一実施形態を図面に基づいて説明する。図1は、本実施形態によるLSI装置の構成例を示す図である。本実施形態のLSI装置は、複数の機能の電子回路を内蔵したSoCによるシステムLSIであり、システムの用途に合わせて機能を取捨選択して使うように構成されている。図1に示すように、本実施形態のLSI装置は、複数の機能の電子回路11,12,13を内蔵している。第1の電子回路11はシリアル通信の機能に関するものであり、2つのポート11a,11bを備えている。第2の電子回路12もシリアル通信の機能に関するものであり、2つのポート12a,12bを備えている。第3の電子回路13はI2C通信の機能に関するものであり、2つのポート13a,13bを備えている。なお、ここに示した3つの機能は単なる例示であり、本発明はこれに限定されない。また、LSI装置は4つ以上の機能を内蔵したものであってもよく、図1はそのうちの3つを代表して示している。各電子回路11,12,13の2つのポート間は、それぞれスイッチ14,15,16を介して接続されている。すなわち、第1の電子回路11の2つのポート11a,11b間は、第1のスイッチ14を介して接続されている。また、第2の電子回路12の2つのポート12a,12b間は、第2のスイッチ15を介して接続されている。同様に、第3の電子回路13の2つのポート13a,13b間は、第3のスイッチ15を介して接続されている。これらの電子回路11~13はそれぞれ、自身が備える2つのポート11a~13a,11b~13bを用いて自分自身に対してデータを送信するループバック機能を備えている。各電子回路11~13の2つのポート11a~13a,11b~13b間に接続されたスイッチ14~16をオンとすることにより、ループバック機能を有効にし、スイッチ14~16をオフとすることにより、ループバック機能を無効にすることができる。各電子回路11~13がそれぞれ備える2つのポート11a~13a,11b~13bは、2組の内部I/O端子17,18に接続されている。具体的には、第1の電子回路11が備える2つのポート11a,11bは、内部I/O端子17-1,18-1に接続されている。また、第2の電子回路12が備える2つのポート12a,12bは、内部I/O端子17-2,18-2に接続されている。また、第3の電子回路13が備える2つのポート13a,13bは、内部I/O端子17-3,18-3に接続されている。これら2組の内部I/O端子17,18は、それぞれセレクタ19,20を介して2つの外部I/O端子21,22に接続されている。3つの機能の電子回路11~13は、1組の外部I/O端子21,22を兼用しており、当該3つの電子回路11~13のうち何れか1つをセレクタ19,20により選択して外部I/O端子21,22に接続するように構成されている。すなわち、3つの内部I/O端子17-1~17-3のうち何れか1つが第1のセレクタ19により選択され、第1の外部I/O端子21と接続される。同様に、3つの内部I/O端子18-1~18-3のうち何れか1つが第2のセレクタ20により選択され、第2の外部I/O端子22と接続される。図1の例では、第3の電子回路13I2C通信機能に対応する内部I/O端子17-3,18-3が選択されている。この場合、第1の電子回路11シリアル通信機能および第2の電子回路12シリアル通信機能は外部I/O端子21,22を使用できない状態となる。第3の電子回路13に対応する内部I/O端子17-3,18-3がセレクタ19,20により選択された場合、第3のスイッチ16はオフとされ、第3の電子回路13のループバック機能が無効とされる。これに対し、外部I/O端子21,22を使用できない状態となった第1の電子回路11および第2の電子回路12に対応する第1のスイッチ14および第2のスイッチ15はオンとされ、第1の電子回路11および第2の電子回路12のループバック機能が有効とされる。本実施形態のLSI装置はさらに、3つの電子回路11~13に接続された2つのプロセッサコア31,32と、3つの電子回路11~13に接続されたメモリ40とを備えている。プロセッサコア31,32は、3つの電子回路11~13の動作を制御する。また、プロセッサコア31,32は、3つのスイッチ14~16のオン/オフ動作を制御するとともに、2つのセレクタ19,20の選択動作を制御する。メモリ40は、2つのプロセッサコア31,32に対応した2つのメモリ空間41,42を有している。第1のメモリ空間41は、各電子回路11~13が備える2つのポート11a~13a,11b~13bに接続されている。同様に、第2のメモリ空間42は、各電子回路11~13が備える2つのポート11a~13a,11b~13bに接続されている。第1のメモリ空間41は第1のプロセッサコア31が専用にアクセスするものであり、第2のメモリ空間42は第2のプロセッサコア32が専用にアクセスするものである。なお、第1のプロセッサコア31と第1のメモリ空間41との間、および第2のプロセッサコア32と第2のメモリ空間42との間も接続されているが、図示は省略している。本実施形態において、2つのプロセッサコア31,32は、電子回路11~13およびメモリ40を用いて、コア間のデータ通信を行う。すなわち、2つのプロセッサコア31,32は、セレクタ19,20により選択されず外部I/O端子21,22に接続されていない電子回路図1の例では第1の電子回路11および第2の電子回路12について、スイッチ14,15をオンにしてループバック機能を有効にする。そして、当該ループバック機能を有効にした電子回路がそれぞれ2つずつ備えるポート図1の例では、第1の電子回路11のポート11a,11bおよび第2の電子回路12のポート12a,12bと、2つのメモリ空間41,42とを介してコア間のデータ通信を行う。図2は、外部I/O端子21,22に接続されていない2つの電子回路11,12のループバック機能を有効にして、当該2つの電子回路11,12および2つのメモリ空間41,42を介してコア間通信する状態を示した図である。図2に示すように、第1の電子回路11が備える第1ポート11aをループバック機能の送信用、第2ポート11bを受信用に使用する。第2の電子回路12についてはこれとは逆に、第1ポート12aをループバック機能の受信用、第2ポート12bを送信用に使用する。例えば、第1のプロセッサコア31から第2のプロセッサコア32に対してデータを送信する場合、まず、第1のプロセッサコア31は、第1のメモリ空間41からデータを取り出して第1の電子回路11の第1ポート11aに供給する。次に、第1の電子回路11は、ループバック機能により、第1ポート11aに入力されたデータを第2ポート11bに転送し、当該第2ポート11bから第2のメモリ空間42に供給する。その後、第2のプロセッサコア32が第2のメモリ空間42にアクセスし、第1のプロセッサコア31から送信されたデータを取得することにより、第1のプロセッサコア31から第2のプロセッサコア32へのデータ送信が完了する。一方、第2のプロセッサコア32から第1のプロセッサコア31に対してデータを送信する場合、まず、第2のプロセッサコア32は、第2のメモリ空間42からデータを取り出して第2の電子回路12の第2ポート12bに供給する。次に、第2の電子回路12は、ループバック機能により、第2ポート12bに入力されたデータを第1ポート12aに転送し、当該第1ポート12aから第1のメモリ空間41に供給する。その後、第1のプロセッサコア31が第1のメモリ空間41にアクセスし、第2のプロセッサコア32から送信されたデータを取得することにより、第2のプロセッサコア32から第1のプロセッサコア31へのデータ送信が完了する。以上詳しく説明したように、本実施形態では、LSI装置に内蔵される複数の機能の電子回路11~13に対してループバック機能を持たせる。そして、複数のプロセッサコア31,32が、セレクタ19,20により選択されず外部I/O端子21,22に接続されていない電子回路11,12についてのループバック機能を有効にし、当該ループバック機能を有効にした電子回路11,12の2つのポートと、複数のプロセッサコア31,32に対応して設けられた複数のメモリ空間41,42とを介してコア間のデータ通信を行うようにしている。このように構成した本実施形態によれば、外部I/O端子21,22に接続されていない電子回路11,12についても、ループバック機能を有効にすることにより、複数のプロセッサコア31,32のコア間通信に活用できるようになる。これにより、LSI装置に内蔵されている複数の機能の電子回路11~13を取捨選択して外部I/O端子21,22に接続した場合に、選択されなかった機能の電子回路11,12も、外部I/O端子21,22を使用しない別の方法で有効に活用することができる。また、上記実施形態によれば、コア間通信のために共有メモリを使用しなくても良いというメリットも有する。例えば、共有メモリを用いて第1のプロセッサコア31から第2のプロセッサコア32に対してデータを送信する場合、まず、第1のプロセッサコア31が第1のメモリ空間41から取り出したデータを共有メモリに格納する。その後、第2のプロセッサコア32が共有メモリからデータを取得することにより、データ送信が完了する。第2のプロセッサコア32から第1のプロセッサコア31に対してデータを送信する場合は、上記の動作と逆の動作となる。このように、共有メモリは、第1のプロセッサコア31からも第2のプロセッサコア32からも自由にアクセス可能な状態とする必要があるため、メモリ保護機能を働かせることができない。メモリ保護機能とは、メモリ上の指定領域に対して、リードオンリー状態とするなどの属性を与えることにより、データを破壊することがないように保護する機能である。共有メモリについてはこのメモリ保護機能を働かせることができないため、例えばプロセッサコア31,32の動作を司るプログラムの不具合暴走などにより、データが予期せず書き換えられてしまうことがあるという問題がある。これに対して、上記実施形態によれば、コア間通信のために共有メモリを使用する必要がないので、このようなデータ破壊のリスクを回避することができる。なお、上記図1に示したLSI装置の構成は、本発明を説明する上での一例に過ぎない。例えば、外部I/O端子21,22に接続されていない電子回路を用いたデータの送受信にDMAコントローラを用いるようにしてもよい。この場合、複数のプロセッサコア31,32は、外部I/O端子21,22に接続されていない電子回路11,12についてループバック機能を有効にし、当該ループバック機能を有効にした電子回路11,12がそれぞれ2つずつ備えるポート11a,11b,12a,12bと、2つのメモリ空間41,42とを介して、DMAコントローラを利用してコア間のデータ通信を行う。図3は、ループバック機能を有効にした2つの電子回路11,12および2つのメモリ空間41,42を介して、DMAコントローラを利用してコア間通信する状態を示した図である。なお、この図3において、図2に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。図3に示す例では、LSI装置は、DMAコントローラ51~54を更に備える。第1のDMAコントローラ51は、第1のメモリ空間41から第1の電子回路11に対するデータ送信を制御する。第2のDMAコントローラ52は、第1の電子回路11から第2のメモリ空間42に対するデータ送信を制御する。第3のDMAコントローラ53は、第2のメモリ空間42から第2の電子回路12に対するデータ送信を制御する。第4のDMAコントローラ54は、第2の電子回路12から第1のメモリ空間41に対するデータ送信を制御する。例えば、第1のプロセッサコア31から第2のプロセッサコア32に対してデータを送信する場合、まず、第1のプロセッサコア31から指令を受けた第1のDMAコントローラ51は、第1のメモリ空間41からデータを取り出して第1の電子回路11の第1ポート11aに供給する。第1の電子回路11は、ループバック機能により、第1ポート11aに入力されたデータを第2ポート11bに転送し、当該第2ポート11bから第2のDMAコントローラ52に供給する。次に、第2のプロセッサコア32から指令を受けた第2のDMAコントローラ52は、第1の電子回路11から供給されたデータを第2のメモリ空間42に送信する。その後、第2のプロセッサコア32が第2のメモリ空間42にアクセスし、第1のプロセッサコア31から送信されたデータを取得することにより、第1のプロセッサコア31から第2のプロセッサコア32へのデータ送信が完了する。一方、第2のプロセッサコア32から第1のプロセッサコア31に対してデータを送信する場合、まず、第2のプロセッサコア32から指令を受けた第3のDMAコントローラ53は、第2のメモリ空間42からデータを取り出して第2の電子回路12の第2ポート12bに供給する。次に、第2の電子回路12は、ループバック機能により、第2ポート12bに入力されたデータを第1ポート12aに転送し、当該第1ポート12aから第4のDMAコントローラ54に供給する。次に、第1のプロセッサコア31から指令を受けた第4のDMAコントローラ54は、第2の電子回路12から供給されたデータを第1のメモリ空間41に送信する。その後、第1のプロセッサコア31が第1のメモリ空間41にアクセスし、第2のプロセッサコア32から送信されたデータを取得することにより、第2のプロセッサコア32から第1のプロセッサコア31へのデータ送信が完了する。図3に示すように、DMAコントローラ51~54を用いた場合には、プロセッサコア31,32が備えるCPUの介在なしに、プロセッサコア31,32間で大量のデータを送受信することができる。これにより、CPUのデータ送受信に関する負荷を低減することができる。また、本発明によるLSI装置の別の実施形態として、コア間通信に共有メモリを更に使用するようにしてもよい。図4は、外部I/O端子21,22に接続されていない電子回路11,12のループバック機能を利用したコア間通信と、共有メモリを利用したコア間通信とを行う状態を示した図である。なお、この図4において、図3に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。図4に示す例では、メモリ40は、第1のプロセッサコア31に専用の第1のメモリ空間41および第2のプロセッサコア32に専用の第2のメモリ空間42の他に、これら2つのプロセッサコア31,32で共用される共有メモリ空間61を更に有する。また、図4に示すLSI装置は、通信I/Oレジスタ62を更に備える。図4において、プロセッサコア31,32は、ループバック機能を有効にした電子回路11,12がそれぞれ2つずつ備えるポート11a,11b,12a,12bおよび2つの専用のメモリ空間41,42を用いたコア間通信に加えて、共有メモリ空間61を用いたコア間通信を行う。ループバック機能を有効にした2つの電子回路11,12および2つのメモリ空間41,42を介して、DMAコントローラ51~54を利用して行うコア間通信の動作は、図3で説明した通りである。一方、共有メモリ空間61を利用して行うコア間通信の動作は、次の通りとなる。例えば、第1のプロセッサコア31から第2のプロセッサコア32に対してデータを送信する場合、まず、第1のプロセッサコア31が第1のメモリ空間41から取り出したデータを共有メモリ空間61に格納する。そして、第1のプロセッサコア31が通信I/Oレジスタ62に書き込みを行うことにより、第2のプロセッサコア32に割り込みを発生させる。この割り込みの発生を検出した第2のプロセッサコア32は、通信I/Oレジスタ62の読み込みを行い、第1のメモリ空間41から転送されたデータを共有メモリ空間61から取得する。これにより、第1のプロセッサコア31から第2のプロセッサコア32へのデータ送信が完了する。なお、上記図2に示した実施形態では、共有メモリを用いないことによるメリットがある点を説明したが、電子回路11~13のループバック機能を利用したコア間通信と、共有メモリ空間61を利用したコア間通信とを併用することにより、何れかの方式を用途に応じて使い分けることができるという別のメリットを享受することができる。例えば、リアルタイム応答性の高いデータの通信を行うときは、共有メモリ空間61を利用したコア間通信を行う。共有メモリ空間61を利用した方が、データ転送の速度が速いからである。一方、大量のデータ転送や周期的なデータ転送を行うときには、電子回路11~13のループバック機能を利用したコア間通信を行うことが可能である。なお、上記実施形態では、LSI装置が2つのプロセッサコア31,32を備える例について説明したが、3つ以上を備えるLSI装置にも本発明を適用することが可能である。また、上記実施形態では、LSI装置の一例としてSoCを挙げたが、LSI装置の形態はSoCに限られるものではない。その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその要旨、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。"