"第1クロック信号をカウントして第1カウント値を出力する第1カウンタと、指定される分周比で第2クロック信号を分周して生成される第3クロック信号をカウントして第2カウント値を出力する第2カウンタと、前記第1クロック信号と、前記第3クロック信号との位相差をデジタル値で示す出力値を出力する位相検出器と、前記第1カウント値と、前記第2カウンタ値と、前記出力値とに基づいて、位相誤差を演算して出力する位相誤差演算回路と、前記位相誤差を平滑化して発振周波数を示すコードを出力するデジタルフィルタ回路と、前記コードに応答して前記第2クロック信号を出力するデジタル制御発振器と、前記分周比と、前記第2クロック信号と前記第1クロック信号との比較結果とに基づいて前記デジタル制御発振器の発振周波数を調整するキャリブレーション制御回路とを具備するデジタルPLL回路。前記分周比を示す逓倍率設定信号を入力し、前記第2クロック信号を前記分周比で分周して前記第3クロック信号を生成する分周回路を更に具備する請求項1に記載のデジタルPLL回路。前記キャリブレーション制御回路は、キャリブレーションするときに、前記デジタル制御発振器が前記コードに代えて周波数レンジ設定信号によって示される値に基づいて前記第2クロック信号の周波数を制御するように指示する請求項2に記載のデジタルPLL回路。前記デジタル制御発振器は、前記コードに基づいて、出力信号の電流値に変換する電流出力型DA変換器と、入力される電流の電流値に応答して発振周波数を変化する電流制御発振器とを備える請求項1から請求項3のいずれかに記載のデジタルPLL回路。前記電流出力型DA変換器は、基準電流を生成する基準電流生成部と、前記キャリブレーション制御回路から出力される制御信号に応答して、前記基準電流に補正電流を加算して第1基準電流を生成する補正電流生成部と、前記第1基準電流に基づいて、前記コードに対応するDA電流を生成するDA電流生成部と、前記第1基準電流に基づいて、オフセット電流を生成し、前記DA電流と加算して出力するオフセット電流加算部とを含み、前記補正電流生成部と、前記DA電流生成部とは、それぞれ前記第1基準電流に基づいて所定の電流を出力する複数のカレントミラー回路を有する請求項4に記載のデジタルPLL回路。前記補正電流生成部は、前記制御信号の各ビットに接続されてオン/オフを制御されるスイッチを有し、前記複数のカレントミラー回路に流れる前記所定の電流を断続して前記補正電流を生成する請求項5に記載のデジタルPLL回路。前記電流出力型DA変換器は、前記周波数レンジ設定信号に基づいて、前記オフセット電流にレンジ電流を加算するオフセット補正部をさらに含み、前記オフセット補正部は、前記第1基準電流に基づいて所定の調整電流を出力する複数の調整カレントミラー回路を有する請求項5または請求項6に記載のデジタルPLL回路。前記複数の調整カレントミラー回路は、前記周波数レンジ設定信号の各ビットに接続されてオン/オフを制御されるスイッチを有し、前記所定の調整電流を断続して前記レンジ電流を生成する請求項7に記載のデジタルPLL回路。前記デジタル制御発振器は、前記コードに基づいて、出力信号の電圧値に変換する電圧出力型DA変換器と、入力される信号の電圧値に応答して発振周波数を変化する電圧制御発振器とを備える請求項1から請求項3のいずれかに記載のデジタルPLL回路。前記デジタル制御発振器は、LC発振回路を備える請求項1から請求項3のいずれかに記載のデジタルPLL回路。請求項1から請求項10のいずれかに記載のデジタルPLL回路を具備する半導体集積回路装置。請求項3に記載のデジタルPLL回路と、前記分周比を設定する前記逓倍率設定信号を前記分周回路と前記キャリブレーション制御回路とに供給する制御回路とを具備する半導体集積回路装置。前記制御回路は、前記周波数レンジ設定信号を前記デジタルフィルタ回路に供給し、前記デジタルフィルタ回路は、キャリブレーションを行うときに、前記周波数レンジ設定信号によって示される値を前記デジタル制御発振器に供給する請求項12に記載の半導体集積回路装置。第1クロック信号をカウントして第1カウント値を出力するステップと、指定される分周比で第2クロック信号を分周して生成される第3クロック信号をカウントして第2カウント値を出力するステップと、前記第1クロック信号と、前記第3クロック信号との位相差を検出しデジタル値で示す出力値を出力するステップと、前記第1カウント値と前記第2カウント値と前記出力値とに基づいて、位相誤差を演算して出力するステップと、前記位相誤差を平滑化して発振周波数を示すコードを出力するステップと、前記コードに応答して前記第2クロック信号をデジタル制御発振器から出力するステップと、前記分周比と、前記第2クロック信号と前記第1クロック信号との比較結果とに基づいて、前記デジタル制御発振器の発振周波数を調整するステップとを具備するデジタルPLL回路の調整方法。前記分周比を示す逓倍率設定信号を入力し、前記第2クロック信号を前記分周比で分周して前記第3クロック信号を生成するステップを更に具備する請求項14に記載のデジタルPLL回路の調整方法。前記デジタル制御発振器の発振周波数を調整するステップは、前記デジタル制御発振器が前記コードに代えて周波数レンジ設定信号によって示される値に基づいて前記第2クロック信号の周波数を制御するように指示するステップを備える請求項14または請求項15に記載のデジタルPLL回路の調整方法。本発明の目的は、追従可能な周波数レンジを拡大できるデジタルPLL回路およびデジタルPLL回路を搭載する半導体集積回路装置を提供することである。以下に、[発明を実施するための形態]で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の観点では、デジタルPLL回路101、201、301、401は、第1カウンタ21と、第2カウンタ22と、位相検出器23と、位相誤差演算回路26と、デジタルフィルタ回路107、27と、デジタル制御発振器108、208、308、408と、キャリブレーション制御回路112とを具備する。第1カウンタ21は、第1クロック信号FREFをカウントして第1カウント値を出力する。第2カウンタ22は、指定される分周比で第2クロック信号FOUTを分周して生成される第3クロック信号FDをカウントして第2カウント値を出力する。位相検出器23は、第1クロック信号FREFと、第3クロック信号FDとの位相差をデジタル値で示す出力値を出力する。位相誤差演算回路26は、第1カウント値と、第2カウンタ値と、出力値とに基づいて、位相誤差PERRを演算して出力する。デジタルフィルタ回路107、27は、位相誤差を平滑化して発振周波数を示すコードDCONを出力する。デジタル制御発振器108,208、308、408は、コードに応答して第2クロック信号FOUTを出力する。キャリブレーション制御回路112は、分周比と、第2クロック信号FOUTと第1クロック信号FREFとの比較結果とに基づいてデジタル制御発振器の発振周波数を調整する。また、半導体集積回路装置は、上述のデジタルPLL回路を具備する。また、半導体集積回路装置は、分周比を設定する逓倍率設定信号DFを分周回路24とキャリブレーション制御回路112とに供給する制御回路MCUをさらに具備してもよい。さらに、制御回路32は、周波数レンジ設定信号FVVをデジタルフィルタ回路27に供給し、デジタルフィルタ回路27は、キャリブレーションを行うときに、周波数レンジ設定信号FVVによって示される値をデジタル制御発振器108、208に供給してもよい。本発明の他の観点では、デジタルPLL回路の調整方法は、第1クロック信号FREFをカウントして第1カウント値を出力するステップと、指定される分周比で第2クロック信号FOUTを分周して生成される第3クロック信号FDをカウントして第2カウント値を出力するステップと、第1クロック信号FREFと、第3クロック信号FDとの位相差を検出しデジタル値で示す出力値を出力するステップと、第1カウント値と第2カウント値と出力値とに基づいて、位相誤差PERRを演算して出力するステップと、位相誤差を平滑化して発振周波数を示すコードDCONを出力するステップと、コードに応答して第2クロック信号FOUTをデジタル制御発振器から出力するステップと、分周比と、第2クロック信号FOUTと第1クロック信号FREFとの比較結果とに基づいて、デジタル制御発振器の発振周波数を調整するステップとを具備する。本発明によれば、追従可能な周波数レンジを拡大できるデジタルPLL回路およびデジタルPLL回路を搭載する半導体集積回路装置を提供することができる。図面を参照して、本発明の実施の形態を説明する。図5は、本発明の実施の形態に係るADPLL回路を搭載する半導体装置の構成を示すブロック図である。半導体装置30は、制御回路であるマイクロコントローラユニットMCU32と、完全デジタル制御PLLADPLL回路34と、論理回路36とを備える。マイクロコントローラユニット32は、図示されないメモリに格納されるプログラムを実行して、ADPLL回路34、論理回路36を制御し、所定の動作をさせる。ADPLL回路34は、入力されるリファレンスクロック信号FREFに同期するクロック信号FOUTを出力する。このとき、マイクロコントローラ32は、逓倍率設定信号DF、周波数レンジ設定信号FVVをADPLL回路34に供給して発振周波数を設定し、キャリブレーション制御信号CALENによってADPLL回路34にキャリブレーションを指示する。論理回路36は、ADPLL回路34から出力されるクロック信号FOUTに基づいて、外部と同期を保持して動作することができる。図6は、本発明の第1の実施の形態に係る完全デジタル制御PLLADPLL回路101の構成を示すブロック図である。ADPLL回路101は、図5に示されるADPLL回路34の一構成例である。ADPLL回路101は、カウンタ21、22と、TDCTimetoDigitalConverter回路23と、分周回路24と、加算器25と、位相誤差演算回路26と、デジタルフィルタ107と、DCODigitallyControlledOscillator回路108と、キャリブレーション制御回路112とを具備する。カウンタ21は、リファレンスクロック信号FREFを入力して、周波数を示す値として逓倍率設定信号DFに設定される分周比をカウントし、FREFカウント値PFRCを位相誤差演算回路26に出力する。分周回路24は、逓倍率設定信号DFに設定される分周比N発振周波数はN逓倍されるに基づいて、出力クロック信号FOUTを分周してフィードバック信号FDを生成し、カウンタ22およびTDC回路23に供給する。また、分周回路24は、分周における位相成分、すなわち、Nカウント以内のカウント値N分周の端数値PFDC2を加算器25に出力する。カウンタ22は、フィードバック信号FDを入力してカウントし、カウント値PFDC1を加算器25に出力する。加算器25は、カウント値PFDC1とカウント値PFDC2とを加算してFDカウント値PFDCを生成し、位相誤差演算回路26に出力する。TDC回路23は、リファレンスクロック信号FREFと、フィードバック信号FDと、出力クロック信号FOUTとを入力し、出力クロック信号FOUTの1クロック以内の位相差小数点以下の値、すなわち、出力クロック信号FOUTの1クロック以内のリファレンスクロック信号FREFのエッジとフィードバック信号FDのエッジとの時間差PTDCをデジタル値で求め、どちらが先行しているかを示す極性信号PTDC_SIGNとともに位相誤差演算回路26に出力する。時間差PTDCは、出力クロック信号FOUTの1クロック以内小数点以下の時間差を示す。位相誤差演算回路26は、FREFカウント値PFRCと、FDカウント値PFDCと、時間差PTDCと、極性信号PTDC_SIGNとに基づいて、リファレンスクロック信号FREFと、フィードバック信号FDとの位相差を算出する。位相差PERRは、PERR=PTDC_SIGN×|PFRC-PFDCPTDC|と表すことができる。位相誤差演算回路26は、算出された位相差PERRをデジタルフィルタ107に出力する。デジタルフィルタ107は、位相差PERRを平滑化してDCO制御コードDCONを生成し、DCO回路108に出力する。また、デジタルフィルタ107は、周波数レンジ設定信号FVVの値と、DCO制御コードDCONの値とを関連付けて保持する変換テーブルを備える。デジタルフィルタ107は、キャリブレーション制御回路112から調整設定信号CSによってキャリブレーション開始の通知を受けると、周波数レンジ設定信号FVVに設定される値に基づいて、変換テーブルを参照してDCO制御コードDCONを決定してDCO回路108に出力する。デジタル制御発振器であるDCO回路108は、電流出力型DA変換器DAC110と、電流制御発振器CCO11とを備える。DA変換器110は、DCO制御コードDCONの値に相当する制御電流IDACを電流制御発振器11に出力する。電流制御発振器11は、制御電流IDACに相当する周波数の出力クロック信号FOUTを生成して出力する。キャリブレーション制御回路112は、キャリブレーション制御信号CALENに応答して、DCO回路108の周波数特性を調整する。キャリブレーション制御回路112は、リファレンスクロック信号FREF、逓倍率設定信号DF、出力クロック信号FOUTに基づいて、調整値CALをDCO回路108に出力する。DCO回路108のDA変換器110は、図7に示されるように、調整値CALに基づいて電流値を調整する可変電流源130と、NチャネルMOSトランジスタM31~M33、M81~M82と、PチャネルMOSトランジスタM40~M44、M50~M54、M60~M61とを備える。可変電流源130とトランジスタM31とは、電源電圧VDDと電源電圧VSSとの間に直列に接続される。トランジスタM31のドレインとゲートとは接続され、さらにトランジスタM32、M33のゲートに接続される。可変電流源130は、トランジスタM31に電流IREF0を供給する。トランジスタM31と、トランジスタM32、M33とは、カレントミラー回路を形成する。そのため、トランジスタM32は、トランジスタM31とのサイズ比によって定まる電流IREF1を流すように動作し、トランジスタM33は、トランジスタM31とのサイズ比によって定まる電流IREF2を流すように動作する。トランジスタM40、M50、M32は、電源電圧VDDと電源電圧VSSとの間に直列に接続される。トランジスタM50のゲートは、電源電圧VSSに接続される。トランジスタM40のゲートは、トランジスタM50のドレインとトランジスタM32のドレインとの接続ノードに接続され、さらに、トランジスタM41~M44のゲートに接続される。トランジスタM41とM51、M42とM52、M43とM53、M44とM54は、それぞれ直列に電源電圧VDDとノードN12との間に接続される。トランジスタM51~M54のゲートは、それぞれDCO制御コードDCONの各ビットに接続される。ここでは、DCO制御コードDCONは4ビット構成であるとしているが、4ビットに限定されない。トランジスタM32は、トランジスタM40、M50に電流IREF2を供給する。トランジスタM40と、トランジスタM41~M44とは、それぞれカレントミラー回路を形成する。したがって、トランジスタM41~M44は、トランジスタM40とのサイズ比によって定まる電流を流すように動作する。トランジスタM51~M54は、DCO制御コードDCONに基づいて、トランジスタM41~M44に電流を流すか否かを制御するスイッチとして機能する。したがって、DCO制御コードDCONに基づいてオン状態になるトランジスタM51~M54に接続されるトランジスタM41~M44を流れる電流の和が電流IDAC0としてノードN12へ流れる。トランジスタM41~M44のサイズ比は、DCO制御コードDCONをDA変換するように重み付けて設定されることが好ましく、例えば、トランジスタM41は、最下位ビットに対応して変換し、トランジスタM42は、2ビット目に対応して変換し、トランジスタM44は最上位ビットに対応して変換するように、サイズ比が設定される。ビット位置m1、2、...、Nに対応してトランジスタM4mのサイズ比をM×2m-1とし、トランジスタM40のサイズ比を2N-1とすると、トランジスタM51~M54全てがオフの時には電流IDAC0=0、トランジスタM51~M54全てがオンの時には電流IDAC0=M×IREF1となる。すなわち、M=1とすると、電流IDAC0の電流値は、DCO制御コードDCONに対応して、0~IREF1の範囲となる。なお、トランジスタM50は、スイッチとして機能するトランジスタM51~M54により生じるバイアス状態をトランジスタM40の経路において補償するために設けられている。原理的にはトランジスタM50を省略してもDA変換器110は動作可能である。トランジスタM60と、トランジスタM33とは、電源電圧VDDと電源電圧VSSとの間に直列に接続される。トランジスタM60のゲートは、トランジスタM60のドレインとトランジスタM33のドレインとの接続ノードに接続され、さらに、トランジスタM61のゲートに接続される。トランジスタM61と、トランジスタM81とは、電源電圧VDDと電源電圧VSSとの間に直列に接続される。トランジスタM61のドレインと、トランジスタM81のドレインとの接続ノードN12には、トランジスタM51~M54のドレインが接続される。トランジスタM81のゲートは、トランジスタM81のドレインに接続されるとともに、トランジスタM82のゲートに接続される。トランジスタM82は、電流制御発振器11と電源電圧VSSとの間に接続され、電流制御発振器11に制御電流IDACを供給する。トランジスタM31とカレントミラー回路を形成するトランジスタM33は、トランジスタのサイズ比によって定まり電流IREF0に対応する電流IREF2をトランジスタM60に供給する。トランジスタM60、M61は、カレントミラー回路を形成し、トランジスタM61は、トランジスタのサイズ比によって定まり電流IREF2に対応する電流IOFSをトランジスタM81に供給ように動作する。したがって、トランジスタM81には、電流IDAC0と電流IOFSとを加算した電流が流れ、トランジスタM81とカレントミラー回路を形成するトランジスタM82には、電流IDAC0IOFSに相当するサイズ比によって定まる制御電流IDACが流れる。ここでは、トランジスタM60、M61は、同じサイズのトランジスタとする。このとき、電流IOFSは、電流IREF2と等しくなる。また、トランジスタM81、M82は、同じサイズのトランジスタとする。このとき、制御電流IDACの電流値は、IREF2~IREF1IREF2の範囲になる。可変電流源130は、図8に示されるように、PチャネルMOSトランジスタM10~M14、M20~M24と、定電流源IS0とを備える。トランジスタM10と、トランジスタM20と、定電流源IS0とは、電源電圧VDDと電源電圧VSSとの間に直列に接続される。トランジスタM10のゲートは、トランジスタM20のドレインと定電流源IS0との接続ノードに接続され、さらに、トランジスタM11~M14のゲートに接続される。トランジスタM20のゲートは、電源電圧VSSに接続される。定電流源IS0は、トランジスタM10、M20に電流IREFを供給する。トランジスタM11とM21、トランジスタM12とM22、トランジスタM13とM23、トランジスタM14とM24は、それぞれ電源電圧VDDとノードN11との間に直列に接続される。トランジスタM21~M23のゲートは、それぞれキャリブレーション制御回路112から供給される調整値CALの各ビットに接続される。ここでは、調整値CALは3ビットとするが、調整間隔を細かく刻む場合は、ビット数を増加することが好ましい。トランジスタM24のゲートは、電源電圧VSSに接続される。トランジスタM10と、トランジスタM11~M14とは、カレントミラー回路を形成し、トランジスタM11~M14は、トランジスタM10に流れる電流IREFに相当し、トランジスタのサイズ比によって定まる電流が流れるように動作する。トランジスタM21~M23は、トランジスタM11~M13に電流を流すか否かを制御するスイッチとして機能する。トランジスタM24のゲートは電源電圧VSSに接続されているため、トランジスタM14に流れる電流は、遮断されることはない。なお、トランジスタM20は、スイッチとして機能するトランジスタM21~23、および、常時オン状態のトランジスタM24に生じるバイアス状態をトランジスタM10の経路において補償するように設けられる。原理的にはトランジスタM20を省略しても可変電流源130は動作可能である。定電流源IS0は、トランジスタM10に電流IREFを供給する。トランジスタM10とカレントミラー回路を形成するトランジスタM11~M14は、トランジスタM10とそれぞれとのサイズ比によって定まる電流が流れるように動作する。トランジスタM21~M23は、キャリブレーション制御回路112から出力される調整値CALの対応するビットの値に基づいてオン/オフが制御される。オン状態になっているトランジスタの経路の電流と、トランジスタM14に流れる電流との和の電流IREF0がノードN11を流れる。これが、可変電流源130から出力される電流IREF0としてDA変換器110の本体へ供給される。すなわち、電流IREF0の電流値は、調整値CALを設定することにより調整することができる。DA変換器110は、サイズ比によって重み付けされたトランジスタにより電流IDAC0を生成するが、その他の構成によって電流IDAC0を生成してもよい。例えば、同じサイズのトランジスタを複数設けてもよい。その場合、DCO制御コードDCONを各トランジスタに対応するサーモメータコードにデコードし、このサーモメータコードに応じて、各トランジスタの電流を積み上げてもよい。さらに、重み付けの構成とサーモメータコードの構成とを組み合わせてもよい。図9は、電流制御発振器11の構成を示すブロック図である。電流制御発振器11は、PチャネルMOSトランジスタM91、M92と、インバータ81~84とを備える。トランジスタM91とトランジスタM92とはカレントミラー回路を形成する。ソースが電源電圧VDDに接続されるトランジスタM91のゲートは、トランジスタM91のドレインに接続されるとともに、トランジスタM92のゲートに接続される。トランジスタM91のドレインは、DA変換器110に接続され、制御電流IDACを流す。トランジスタM92のソースは、電源電圧VDDに接続される。トランジスタM92のドレインはインバータ81~83の電源電圧VPPに接続され、電流IVPPを供給する。電源電圧VPPと電源電圧VSSとを供給されるインバータ81、82、83は、リング状に接続されてリング発振器を形成する。インバータ84は、インバータ83の出力を波形整形し、発振出力信号FOUTを出力する。リング発振器を形成するインバータ81~83に供給される電流がトランジスタM92により制限されるため、発振周波数が変化する。すなわち、DA変換器110から供給される制御電流IDACに基づいて、電流制御発振器11の発振周波数が制御可能である。キャリブレーション制御回路112は、図10に示されるように、タイマ41、カウンタ42、演算回路43、比較回路45、シフトレジスタ47を備える。タイマ41は、キャリブレーション制御信号CALENが活性化すると、リファレンスクロック信号FREFのクロック数をカウントして所定の測定時間を設定し、カウンタ42に通知する。カウンタ42は、タイマ41により設定された所定の測定時間の間、出力クロックFOUTのクロック数をカウントし、カウント数を比較回路45に供給する。演算回路43は、逓倍率設定信号DFに基づいて、分周比を算出し、比較回路45に供給する。逓倍率設定信号DFによって示される値が分周率逓倍率を直接的に示す場合には、その値を比較回路45に供給してもよい。比較回路45は、カウントした出力クロックFOUTのカウント数と逓倍率設定信号DFから算出された分周比を比較し、比較結果をシフトレジスタに出力する。シフトレジスタ47は、比較回路45から出力される比較結果に基づいて、調整値CALをシフトして出力する。図11を参照して、本実施の形態に係るキャリブレーション動作を説明する。ADPLL回路101は、動作開始時スタンバイ解除時に製造ばらつき等によるDCO回路108の周波数特性の変動を補償するためにキャリブレーションを実施する。ここでは、製造に起因してばらつく特性は、電流制御発振器11の部分に主要因があるものとする。この電流制御発振器11の特性ばらつきをキャンセルするように、制御電流IDACが調整値CALにより調整される。例えば、可変電流源130の定電流源IS0の出力電流IREFが常に一定であり、DA変換器110の出力である制御電流IDACも一定であるとする。電流制御発振器11の入力電流IDACに対する出力周波数FOUTの特性が、製造ばらつきにより10ばらつくとすると、DCO回路108の特性は10ばらつくことになる。このばらつきをキャンセルするため、DA変換器110の出力である制御電流IDACを調整し、DCO回路108全体で特性のばらつきを抑制し、DCO制御コードDCONに対応する出力クロック信号FOUTの周波数を一定化する。キャリブレーション制御信号CALENが活性化すると、キャリブレーション動作が開始される。キャリブレーション制御回路112は、調整設定信号CSを活性化して、デジタルフィルタ107の出力であるDCO制御コードDCONを固定化するステップS12。このとき、固定化するDCO制御コードDCONの値は、周波数レンジ設定信号FVVに基づいて設定される。キャリブレーション制御回路112は、調整値CALに初期値を設定するステップS14。本実施の形態では、キャリブレーションは、ターゲットより十分低い周波数すなわち制御電流IDACが少ない電流の状態から始め、徐々に周波数を上げながら電流を増加しながらターゲットに近づける。ここでは、初期値は、3’b111以降a桁の2進数BBBをa’bBBBの形式で示すとし、DA変換器110に出力される。このとき、DA変換器110では可変電流源130のトランジスタM21~M23はオフ状態になり、トランジスタM24だけがオン状態である。したがって、可変電流源130の最小出力電流が電流IREF0として流れる。DA変換器110の出力である制御電流IDACが小さくなり、DCO回路108の周波数特性のゲインが低くなる。キャリブレーション制御回路112は、タイマ41を起動して測定期間を設定し、出力クロック信号FOUTのクロック数をカウントするステップS22。すなわち、起動されたタイマ41は、入力されるリファレンスクロック信号FREFのクロック数に基づいて測定期間を設定する。カウンタ42は、設定された測定期間に、出力クロック信号FOUTのクロック数をカウントする。例えば、リファレンスクロック信号FREFの周波数FR=100MHz、所定のクロック数y=1/2リファレンスクロック信号FREFがHまたはLである期間に相当するとし、逓倍率設定信号DFに設定される値分周比N=4とすると、ターゲットとなる出力クロック信号FOUTの周波数FO=400MHz、カウント数x=2となる。初期状態では、ばらつきによって出力クロック信号FOUTの周波数が-10である10低いとすると、FO=360MHzとなり、x=1がカウントされる。出力クロック信号FOUTのクロック数xのカウントが終わると、出力クロック信号FOUTの周波数、すなわち、電流制御発振器11の発振周波数が所望の値になっているか判定するステップS24。比較回路45は、カウンタ42から出力されるカウント数xと、演算回路43から出力される分周比Nとを測定時間で正規化して比較する。すなわち、出力クロック信号FOUTのクロック数xは測定時間を示すyで正規化され、x/yとNとが比較される。上記数値例では、x/y=1/1/2=2、N=4となり、x/y<Nであることが分かる。したがって、出力クロック信号FOUTの周波数が、所望の周波数より低いことが分かる。発振周波数が所望の周波数より低い場合ステップS24-NG、調整値CALを更新するステップS26。ここでは、キャリブレーション制御回路112は、シフトレジスタ47により調整値CALを1ビット右シフトする。初期設定値が3’b111であるから、シフトした調整値CALは3’b011となる。この調整値CALがDA変換器110に供給されると、トランジスタM21がオン状態に変わり、トランジスタM11を流れる電流も電流IREF0に加わる。電流が増加するため、電流制御発振器11の発振周波数が上昇する。この状態でステップS22に戻って、出力クロック信号FOUTの測定を行う。電流制御発振器11の発振周波数が所望の周波数とほぼ等しくなるとステップS24-OK、すなわち、比較回路45が、x/y≧Nであると判定すると、調整値CALの更新をやめる。キャリブレーション制御回路112は、その時の調整値CALを保持しステップS32、調整設定信号CSを非活性化してデジタルフィルタ107の出力DCONの固定化を解除するステップS34。ADPLL回路101は、キャリブレーション動作を完了し、通常のPLL動作を開始する。DCO回路108は、DCO制御コードDCONの変化に応答して出力クロック信号FOUTの周波数を追従させる。そして、DCO回路108は、リファレンスクロック信号FREFと逓倍率設定信号DFにより決定される目標の出力周波数にロックする。上記では、逓倍率設定信号DFに設定される値分周比N=4として説明したが、分周比を大きくすることにより測定精度も向上する。また、測定期間を長くしてもよい。また、低い周波数から徐々に周波数を上昇させてキャリブレーションを行ったが、高い周波数から徐々に下降させてもよいし、中心周波数から高い周波数、低い周波数に移行してもよい。また、調整値CALは、サーモメータコードとして例示したが、トランジスタM11~M13のサイズW/Lを重み付けしてバイナリコードの調整値CALとしてもよい。さらに、調整値CALは、3ビットで表したが、任意のビット数としてもよい。次に、図12を参照して、本実施の形態に係るADPLL回路101のデジタル制御発振器DCO108の特性について説明する。図12Aは、DA変換器110におけるDCO制御コードDCONに対する制御電流IDACの特性を示す。図12Bは、電流制御発振器11における制御電流IDACに対する出力クロック信号FOUTの周波数の特性を示す。図12Cは、DCO回路108におけるDCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性を示す。図12Bに示されるように、製造ばらつきにより制御電流IDACに対する出力クロックFOUTの周波数特性が、例えば、特性y11、特性y12のようにばらつく。特性y11のように傾きが大きいときは、DA変換器110の特性は、図12Aに示される特性y2のように傾きが小さくなるように、調整値CALにより調整される。電流制御発振器11の特性が特性y12のように傾きが小さいときは、DA変換器110の特性は、図12Aに示される特性y1のように傾きが大きくなるように、調整値CALにより調整される。DA変換器110が出力する制御電流IDACは、DCO制御コードDCONが0を示すとき、特性y1の場合に電流値IREF2aとなり、特性y2の場合に電流値IREF2bとなる。また、DCO制御コードDCONが最大値を示すとき、制御電流IDACは、特性y1の場合に電流値IREF1aIREF2aとなり、特性y2の場合に電流値IREF1bIREF2bとなる。電流制御発振器11の特性が特性y11の場合、DA変換器110の特性は、特性y2のように電流が小さくなるように調整される。そのため、制御電流IDACが最小の電流値IREF2bであれば、出力クロックFOUTの周波数はfminとなる。制御電流IDACが最大の電流値IREF1bIREF2bであれば、出力クロックFOUTの周波数はfmaxとなる。また、電流制御発振器11の特性が特性y12のとき、DA変換器110の特性は、特性y1のように電流が大きくなるように調整される。そのため、制御電流IDACが最小の電流値IREF2aであれば、出力クロックFOUTの周波数はfminとなる。制御電流IDACが最大の電流値IREF1aIREF2aであれば、出力クロックFOUTの周波数はfmaxとなる。図12Aに示されるDA変換器110の特性と、図12Bに示される電流制御発振器11の特性を組み合わせると、図12C、図12Dに示されるように、DCO回路108のDCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性が得られる。電流制御発振器11の特性が特性y12であるとき、図12Cに示されるように、調整値CALが3’b000に調整され、DCO回路108の特性は、特性y22に示されるようになる。電流制御発振器11の特性が特性y11であるとき、図12Dに示されるように、調整値CALが3’b111に調整され、DCO回路108の特性は、特性y21に示されるようになる。特性y22の場合、特性y21の場合いずれも例えばDCO制御コードDCON=4’b1000のときに出力クロック信号FOUTの周波数はfcalとなることが好ましい。キャリブレーション制御回路112によって調整値CALが制御されることにより、DA変換器110におけるDCO制御コードDCONに対する制御電流IDACの特性は、例えば、特性y1、特性y2のように調整され、DCO回路108のDCON制御コードDCONに対する出力クロック信号FOUTの周波数特性は、特性y22y21のように一定の特性となる。DCO制御コードDCONが最小値0のときに出力クロック信号FOUTの周波数はfmin、DCO制御コードDCONが最大値のときに出力クロック信号FOUTの周波数はfmaxとなる。したがって、DCO回路108の動作保証可能な周波数範囲は、fmin~fmaxの範囲となり、周波数範囲を広く取ることができる。このように、DA変換器110のDCO制御コードDCONに対する制御電流IDACの特性を切り替えることにより、電流制御発振器11の制御電流IDACに対する出力クロック信号FOUTの周波数の特性がばらついても、DCO回路108のDCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性は、一定の特性になるようにキャリブレーションできる。次に、周波数レンジ設定信号FVVを用いるキャリブレーションについて説明する。出力クロック信号FOUTの周波数FOは、リファレンスクロック信号FREFの周波数FRと逓倍率設定信号DFに設定される分周比Nとによって定まる。すなわち、ADPLL回路101は、FO=FR×Nとなるように動作する。周波数レンジ設定信号FVVには、その出力クロック信号FOUTの周波数FOを示す値が設定される。調整設定信号CSによるキャリブレーション開始の通知を受けると、デジタルフィルタ107は、周波数レンジ設定信号FVVの値周波数FOと、DCO制御コードDCONの値とを関連付けて保持する変換テーブルを参照し、周波数レンジ設定信号FVVの値に基づいて、キャリブレーションを行う際のDCO制御コードDCONの値を決定して出力する。図13Aは、キャリブレーション時のDCO制御コードDCONの設定値が、例えば、4’b1000に固定された場合のキャリブレーション終了後のDCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性を示す。DCO回路108の特性のキャリブレーションでは、キャリブレーション用のDCO制御コードDCONが入力される。DCO回路108が設定される周波数の出力クロック信号FOUTを出力するように、DA変換器110の電流IREF0の電流量が調整値CALによって調節される。図13Aに示されるように、DCO制御コードDCONに設定される固定値によって示される出力クロック信号FOUTが周波数f2である場合、DA変換器110の電流IREF0が大きくなるように調整値CALを設定する必要がある。そのため、DCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性は、特性y132に示されるように、傾きゲインが大きくなる。また、設定される出力クロック信号FOUTの周波数が、周波数f1である場合、キャリブレーションによってDA変換器110の電流IREF0を小さくなるように調整値CALを設定する必要がある。そのため、DCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性は、特性y131に示されるように、傾きゲインが小さくなる。このように、DCO回路108の特性は、リファレンスクロック信号FREFと逓倍率設定信号DFによって定まる出力クロック信号FOUTの周波数によって、DCO回路108の周波数特性のキャリブレーション実施後の周波数が、特性y131、特性y132のようにばらつきが生じる。周波数レンジ設定信号FVVを用いてキャリブレーション時のDCO制御コードDCONが設定される。図13Bは、キャリブレーション用のDCO制御コードDCONを周波数レンジ設定信号FVVによって設定される場合のキャリブレーション終了後のDCO回路108におけるDCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性を示す。出力クロック信号FOUTの周波数は、動作保証範囲を複数のレンジに分割される。それぞれのレンジにおいて周波数レンジ設定信号FVVの値と、DCO制御コードDCONの値とを関連付けて保持する変換テーブルが用意され、出力クロック信号FOUTの周波数が設定すべき周波数になるように、周波数レンジ設定信号FVVが与えられる。設定される出力クロック信号FOUTの周波数がf2である場合、周波数レンジ設定信号FVVによってキャリブレーション用のDCO制御コードDCONは、例えば4’b1100のように大きい値に設定される。出力クロック信号FOUTの周波数がf1である場合、周波数レンジ設定信号FVVによってキャリブレーション用のDCO制御コードDCONは、例えば4’b0100のように小さい値に設定される。これにより、キャリブレーション終了後のDCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性は、設定される周波数によらずに、特性y31に示されるようにキャリブレーションによる傾きゲインのばらつきを抑制することが可能となる。図14に、本発明の第2の実施の形態に係るADPLL回路201の構成が示される。第1の実施の形態に係るADPLL回路101は、キャリブレーション時に、DCO周波数制御コードDCONを周波数レンジ設定信号FVVに基づいて設定している。これにより、DCO回路108の動作周波数によるDCO回路108の特性のばらつきを抑えている。本発明の第2の実施の形態に係るADPLL回路201は、周波数レンジ設定信号FVVを用いて、DA変換器210が出力する制御電流IDACのオフセット電流成分を調整する。これにより、本発明の実施例1と同様に、キャリブレーションによるDCO回路108の特性のばらつきを抑えることができる。第2の実施の形態に係るADPLL回路201は、カウンタ21、22と、TDC回路23と、分周回路24と、加算器25と、位相誤差演算回路26と、デジタルフィルタ27と、DCO回路208と、キャリブレーション制御回路112とを具備する。ADPLL回路201では、周波数レンジ設定信号FVVがデジタルフィルタ107ではなく、DCO回路208に入力されている。したがって、デジタルフィルタ107は、周波数レンジ設定信号FVVが入力されないデジタルフィルタ27に、DA変換器110は、周波数レンジ設定信号FVVが入力されるDA変換器210に置き換わる。それ以外は、第1の実施の形態に係るADPLL回路101と同じである。ADPLL回路201では、周波数レンジ設定信号FVVは、DCO回路208の周波数特性のオフセット調整に用いられる。図15は、DCO回路208のDA変換器210の構成を示す回路図である。DA変換器210は、第1の実施の形態において説明されたDA変換器110に、周波数レンジ設定信号FVVの値に応じてオフセット電流IOFS1を生成する回路が追加されている。その他はDA変換器110と同じである。DA変換器210は、可変電流源130と、NチャネルMOSトランジスタM31~M33、M81~M82と、PチャネルMOSトランジスタM40~M44、M50~M54、M60~M64、M70~M74とを備える。PチャネルMOSトランジスタM60~M64、M70~M74が追加変更された回路部分である。この追加変更された回路部分について説明し、その他の部分は、DA変換器110と同じであるため、説明を省略する。トランジスタM60、M70、M33は、電源電圧VDDと電源電圧VSSとの間に直列に接続される。トランジスタM60のゲートは、トランジスタM70のドレインと、トランジスタM33のドレインとの接続ノードに接続され、さらにトランジスタM61~M64のゲートに接続される。トランジスタM61とM71、M62とM72、M63とM73、M64とM74は、それぞれ直列に電源電圧VDDとノードN12との間に接続される。トランジスタM71~M73のゲートは、それぞれ周波数レンジ設定信号FVVの各ビットに接続される。トランジスタM70、M74のゲートは、電源電圧VSSに接続される。ここでは、周波数レンジ設定信号FVVは3ビット構成であるとしているが、3ビットに限定されない。ノードN12と、電源電圧VSSとの間にトランジスタM81が接続され、DA変換器210の出力段は、DA変換器110と同じ構成になっている。トランジスタM33は、電流IREF2を流すように動作する。トランジスタM60と、トランジスタM61~M64とは、それぞれカレントミラー回路を形成する。したがって、トランジスタM61~M64は、トランジスタM60とのサイズ比によって定まる電流を流すように動作する。トランジスタM71~M73は、周波数レンジ設定信号FVVに基づいて、トランジスタM61~M63に電流を流すか否かを制御するスイッチとして機能する。トランジスタM74のゲートは、電源電圧VSSに接続されているため、トランジスタM74は常時オン状態であり、トランジスタM64、M74には電流IOFSが流れる。ここでは、トランジスタM60、M64は、同じサイズのトランジスタであるとする。このとき電流IOFSと電流IREF2とは等しくなる。したがって、周波数レンジ設定信号FVVに基づいてオン状態になるトランジスタM71~M73に接続されるトランジスタM61~M63を流れる電流を加算した電流IOFS1と、トランジスタM64を流れる電流IOFS=IREF2との和を示す電流がノードN12に供給される。したがって、ノードN12には、DCO制御コードDCONに基づいて生成される電流IDAC0と、周波数レンジ設定信号FVVに基づいて生成される電流IOFS1およびIOFSとが流れる。トランジスタM70は、スイッチとして機能するトランジスタM71~M73により生じるバイアス状態をトランジスタM60の経路において補償するために設けられている。原理的にはトランジスタM70を省略してもDA変換器210は動作可能である。同様に、トランジスタM74もバイアス状態を補償するために設けられている。トランジスタM81、M82は、カレントミラー回路を形成し、各ソースは電源電圧VSSに接続され、各ゲートはノードN12に接続される。トランジスタM82のドレインは電流制御発振器11に接続される。トランジスタM81のドレインは、ノードN12に接続され、電流IDAC0と電流IOFSと電流IOFS1とが加算された電流が供給される。トランジスタM82には、トランジスタM81とのサイズ比により定まる制御電流IDACが流れ、電流制御発振器11に出力される。ここでは、トランジスタM81、M82は同じサイズのトランジスタであるとする。このとき、電流IOFS=電流IREF2、電流IDAC0は0~IREF1であるから、制御電流IDACの電流値は、IREF2IOFS1~IREF1IREF2IOFS1の範囲になる。DA変換器210は、第1の実施の形態において説明されたDA変換器110と同様に、DCO制御コードDCONに対する制御電流IDACの特性における傾きゲインを調整値CALによって調整することができる。さらに、DA変換器210は、周波数レンジ設定信号FVVに基づいて、電流IOFS1を調整して、制御電流IDACのオフセット電流を切り替えることができる。本発明の第2の実施の形態に係るADPLL回路201は、DCO回路208の動作を除いて第1の実施の形態に係るADPLL回路101と同様の動作を行う。したがって、以下では、DCO回路208の動作について説明する。図13C、13Dは、DCO回路208におけるDCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性を示している。ADPLL回路201では、キャリブレーション用のDCO制御コードDCONの値は、常に固定値例えば4’b1000に設定される。周波数レンジ設定信号FVVは、リファレンスクロック信号FREFの周波数と逓倍率設定信号DFによって定まる出力クロック信号FOUTの周波数f1に対応する値に設定される。DA変換器210は、DCO制御コードDCON固定値4’b1000に対応する制御電流IDACを生成して電流制御発振器11に出力する。このとき、制御電流IDACは、電流IDAC0と電流IOFSとに加え、周波数レンジ設定信号FVVに基づいて生成されるオフセット電流IOFS1が加算されて生成される。したがって、制御電流IDACの電流値は、IREF2IOFS1~IREF1IREF2IOFS1の範囲となる。リファレンスクロック信号FREFの周波数と逓倍率設定信号DFとによって定まる出力クロック信号FOUTの周波数f1が低い場合、図13Cに示されるように、周波数レンジ設定信号FVVは、オフセット電流IOFS1が小さくなるよう設定される。これにより、制御電流IDACのオフセット成分が小さくなり、DCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性は、特性y231に示されるようにオフセット量が小さくなる。リファレンスクロック信号FREFの周波数と逓倍率設定信号DFとによって定まる出力クロック信号FOUTの周波数f2が高い場合、図13Dに示されるように、周波数レンジ設定信号FVVは、電流IOFS1が大きくなるように設定される。これにより、制御電流IDACのオフセット成分が大きくなり、DCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性は、特性y232に示されるようにオフセット量が大きくなる。このように、DCO制御コードDCONに対する出力クロック信号FOUTの周波数の特性において、傾きゲインを調整値CALに基づいて、オフセットを周波数レンジ設定信号FVVに基づいて、それぞれキャリブレーションすることが可能となる。上述では、デジタル制御発振器DCO108または208は、電流出力型のDA変換器110または210と、電流制御発振器CCO11とを備えるが、図16に示されるように、ADPLL回路301のデジタル制御発振器DCO308は、電圧出力型のDA変換器310と、電圧制御発振器VCO311とを備える。この場合、DA変換器310は、DCO制御コードDCONに対応する制御電圧VCNTを出力し、電圧制御発振器311は、制御電圧VCNTに応じて出力クロック信号FOUTの周波数を制御する。また、デジタル制御発振器DCOは、図17に示されるように、LC発振器を用いたDCO回路408であってもよい。上述のように、本発明のADPLL回路は、2種類のカウンタと、TDC回路と、分周回路と、加算器と、位相誤差演算回路と、デジタルフィルタと、デジタル制御発振器DCOと、DCOの周波数特性を調整するキャリブレーション制御回路とを具備する。本発明のADPLL回路は、キャリブレーション制御回路からの制御信号に基づいて、製造プロセスのばらつきによるデジタル制御発振器の周波数特性の変動をキャリブレーションする機能を有する。更に、周波数特性を切り替える機能を持つデジタル制御発振器を有し、所望の周波数に応じた値を設定する周波数レンジ設定信号に基づいて、デジタル制御発振器の周波数特性のキャリブレーションを行うことにより広範囲な周波数に対して追従が可能となる。すなわち、デジタル制御発振器が追従できる周波数レンジを拡大することができる。以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。"