半導体基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上形成されたゲートとして機能する導電膜と、前記導電膜上に形成された第1層間絶縁膜と、前記第1層間絶縁膜に形成された溝部に埋め込まれ、前記導電膜と電気的に接続された第1配線と、前記第1配線上に形成された第2層間絶縁膜と、前記第2層間絶縁膜を貫通して前記第1配線に電気的に接続された、回路を構成して電気的に機能する接続ビアおよび前記接続ビアと同層に形成された電気的に機能しないダミービアと、を有することを特徴とする半導体装置。前記接続ビアおよび前記ダミービアはダマシン法により形成された、銅を含む膜であることを特徴とする請求項1記載の半導体装置。前記接続ビアの上部には前記接続ビアに接続された第2配線が形成されており、前記ダミービアの上部には前記ダミービアに接続されたダミー配線が形成されていることを特徴とする請求項1記載の半導体装置。前記第2配線および前記ダミー配線は銅を含むシングルダマシン配線であることを特徴とする請求項3記載の半導体装置。前記接続ビアおよび前記ダミービアはタングステンを含むことを特徴とする請求項1記載の半導体装置。前記接続ビアの上部には前記接続ビアに接続されたアルミニウムを含む第3配線が形成されており、前記ダミービアの上面は絶縁膜で覆われていることを特徴とする請求項1記載の半導体装置。前記接続ビアおよび前記第2配線は共に銅を含み、デュアルダマシン法により形成され一体となっており、前記ダミービアおよび前記ダミー配線は共に銅を含み、デュアルダマシン法により形成され一体となっていることを特徴とする請求項3記載の半導体装置。前記ダミー配線の側壁および上面は絶縁膜により覆われていることを特徴とする請求項3記載の半導体装置。前記導電膜はポリシリコンを含むことを特徴とする請求項1記載の半導体装置。前記第1配線と、前記第1配線の下面に電気的に接続された全ての導体との合計の長さが4mm以上であることを特徴とする請求項1記載の半導体装置。前記接続ビアおよび前記ダミービアは前記半導体基板の主面に沿う方向における幅が同じであることを特徴とする請求項1記載の半導体装置。半導体基板上に形成され、側面および下面を絶縁膜により覆われた第1配線と、前記第1配線上に形成された第1層間絶縁膜と、前記第1層間絶縁膜を貫通して前記第1配線に電気的に接続された、回路を構成して電気的に機能する接続ビアおよび前記接続ビアと同層に形成された電気的に機能しないダミービアと、を有することを特徴とする半導体装置。前記接続ビアおよび前記ダミービアはダマシン法により形成された、銅を含む膜であることを特徴とする請求項12記載の半導体装置。前記接続ビアの上部には前記接続ビアに接続された第2配線が形成されており、前記ダミービアの上部には前記ダミービアに接続されたダミー配線が形成されていることを特徴とする請求項12記載の半導体装置。前記第2配線および前記ダミー配線は銅を含むシングルダマシン配線であることを特徴とする請求項14記載の半導体装置。前記接続ビアの上部には前記接続ビアに接続されたアルミニウムを含む第3配線が形成されており、前記ダミービアの上面は絶縁膜で覆われていることを特徴とする請求項12記載の半導体装置。前記接続ビアおよび前記第2配線は共に銅を含み、デュアルダマシン法により形成され一体となっており、前記ダミービアおよび前記ダミー配線は共に銅を含み、デュアルダマシン法により形成され一体となっていることを特徴とする請求項14記載の半導体装置。前記ダミー配線の側壁および上面は絶縁膜により覆われていることを特徴とする請求項14記載の半導体装置。前記接続ビアおよび前記ダミービアは前記半導体基板の主面に沿う方向における幅が同じであることを特徴とする請求項12記載の半導体装置。前記第1配線の長さは0.7mm以上であることを特徴とする請求項12記載の半導体装置。近年、車載用の半導体装置が増加傾向にあり、これら車載用半導体装置では、安全性の観点から限りなくゼロに近い不良率が求められる。しかし、車載用半導体装置では配線形成に起因した接続ビアの抵抗の増大が確認されており、この不良の発生を防ぐことが重要な課題となっている。このような半導体装置を構成するビアの底部と接する下層配線、または前記下層配線に接続されるゲート電極などを形成する際、前記ビアの形成前には、前記配線などが基板または他の配線などと電気的に接続されていないフローティング浮遊状態となることがある。例えば配線上にビアを形成する場合、前述したようなフローティング状態の配線の上部に絶縁膜を堆積した後、前記配線の上面を露出するビアホールをエッチング法により開口し、前記ビアホール内にビアを埋め込んで形成する。このとき、前記ビアホールを形成した後であって前記ビアを形成する前には、前記ビアホールを形成したエッチング工程により発生した残渣などを除去するため、薬液による洗浄と、純水超純水を用いた洗浄リンス洗浄とを順次行う必要がある。他の導体から絶縁されたフローティング状態である前記配線には、ドライエッチングなどの半導体プロセスを行うことにより電荷が溜まる。その後、前記リンス洗浄で用いる洗浄水中に前記配線に溜まった電荷が移動したとき、ビアホールの底部の近傍の前記配線を構成する銅が溶け出し、前記配線の一部が消失して前記配線が寸断され、半導体装置が正常に動作しなくなる問題がある。このことは、半導体装置の信頼性の低下に繋がる。また、同様にフローティング状態である配線上に例えばタングステンWなどを主に含むコンタクトプラグを形成した後、前記コンタクトプラグ上に銅などを含む上層配線を形成する際、前記配線にチャージされた大きな電荷が前記コンタクトプラグを介して前記上層配線に抜け出る。この際に、前記コンタクトプラグに大きな電流が流れると、前記コンタクトプラグと前記上層配線との間に高抵抗な層が形成され、ウエハ上に形成した複数のコンタクトプラグのうちの一部のコンタクトプラグの抵抗値が高くなるため、半導体装置の性能がばらつく問題が生じる。本発明の目的は、銅を含む配線が一部消失することを防ぐことにある。また、本発明の他の目的は、配線の抵抗の上昇を防ぐことにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一実施の形態である半導体装置は、半導体製造装置の製造工程中において、半導体基板などと絶縁された浮遊状態となる銅配線である第1層配線の上面に、電気的に機能する接続ビアと電気的に機能しないダミービアとを接続させて形成するものである。これにより、第1層配線の上面に接続ビアを形成するためのビアホールを形成した後の洗浄工程中に、第1層配線に溜まった電荷が洗浄水中に移動する際、前記電荷をダミービア形成用のビアホールにも分散させることで、接続ビア形成用のビアホールの底部のみに前記電荷が集中することを防ぐ。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。銅を含む配線が一部消失することを防ぐことができる。また、配線の抵抗の上昇を防ぐことができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。実施の形態1本実施の形態の半導体装置を、図1を参照して説明する。図1は、本実施の形態の半導体装置の断面図であって、半導体基板1Sの主面に対して垂直な面における断面図である。図1には、半導体基板1Sの主面に形成された複数のMISFETMetalInsulatorSemiconductorFieldEffectTransistor:電界効果トランジスタと、それぞれのMISFETに所定の電位を供給する配線、ビアおよびコンタクトプラグと、それらを埋め込む層間絶縁膜などが示されている。図1において、シリコン単結晶からなる半導体基板1S上には、MISFETQ1、Q2が形成されている。図1に示すMISFETQ1、Q2はいずれも素子分離領域で分離された活性領域に形成されており、例えば、以下に示す構成を有している。具体的には、素子分離領域で分離された活性領域にp型の導電型を有する複数のpウエルPWが形成されており、複数のpウエルPW上にMISFETQ1またはMISFETQ2が形成されている。MISFETQ1、Q2は、半導体基板1Sの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜を介して形成されたポリシリコン膜などからなるゲート電極を有しているnチャネル型のMISFETである。MISFETQ1はゲート電極G1を有しており、MISFETQ2はゲート電極G2を有している。ゲート電極の両側の側壁には、例えば酸化シリコン膜を含むサイドウォールが形成されており、このサイドウォールの下部の半導体基板1S内に浅いn型の導電型を有する不純物拡散領域がゲート電極に整合して形成されている。そして、浅い不純物拡散領域の外側には、n型の導電型を有し、浅い不純物拡散領域よりも深い不純物拡散領域が、サイドウォールに整合して形成されている。なお、以下ではn型の深い不純物拡散層をn型拡散層NSと呼ぶ。一対の浅い不純物拡散領域と一対のn型拡散層NSとによって、MISFETQ1、Q2のそれぞれのソース領域およびドレイン領域が形成されている。浅い不純物拡散領域とn型拡散層NSはいずれもn型の導電型を有し、n型拡散層NSには浅い不純物拡散層よりも高い濃度で不純物が導入されている。以上のようにして半導体基板1S上にMISFETQ1、Q2が形成されている。なお、半導体基板1S上の他の領域では、半導体基板1Sの主面にpウエルPWが形成され、pウエルPWの上面にはpウエルPWよりも不純物濃度が高いp型の不純物拡散領域であるp型拡散層PSが形成されている。MISFETQ1、Q2とp型拡散層PSとは、半導体基板1Sの主面に形成された素子分離領域により分離されている。図1に示すように、MISFETQ1、Q2およびp型拡散層PSを形成した半導体基板1S上には、MISFETQ1、Q2を覆うようにコンタクト層間絶縁膜CILが形成されている。コンタクト層間絶縁膜CILは、例えば、オゾンとTEOSTetraEthylOrthoSilicateとを原料に使用した熱CVDChemicalVaporDeposition法により形成されるオゾンTEOS膜と、このオゾンTEOS膜上に設けられたTEOSを原料に使用したプラズマCVD法により形成されるプラズマTEOS膜との積層膜から形成されている。そして、コンタクト層間絶縁膜CILを貫通してMISFETQ1、Q2のソース領域、ドレイン領域、ゲート電極またはp型拡散層PSに達する複数のプラグコンタクトプラグPL1が形成されている。プラグPL1は、例えばチタン/窒化チタン膜以下、チタン/窒化チタン膜はチタン膜と前記チタン膜上に設けられた窒化チタン膜とで形成される膜を示すよりなるバリア導体膜と、このバリア導体膜上に形成されたタングステン膜とを、コンタクト層間絶縁膜CILを貫通するコンタクトホール内に埋め込むことにより形成されている。チタン/窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜であり、このタングステン膜が構成される際のWF6フッ化タングステンを還元処理するCVD法において、フッ素アタックがコンタクト層間絶縁膜CILまたは半導体基板1Sなどにダメージを与えることを防ぐためのものである。なお、コンタクト層間絶縁膜CILは、酸化シリコン膜SiO2膜、SiOF膜、あるいは、窒化シリコン膜のいずれかの膜により形成されていてもよい。コンタクト層間絶縁膜CIL上には複数の第1層配線L1が形成されている。具体的に、第1層配線L1は、プラグPL1を形成したコンタクト層間絶縁膜CIL上に形成された層間絶縁膜IL1に埋め込まれるように形成されており、第1層配線L1は層間絶縁膜IL1と接して形成されている。層間絶縁膜IL1と第1層配線L1とは同じ膜厚高さを有しており、それらの上面は平坦になっており、同じ高さに位置している。つまり、第1層配線L1は層間絶縁膜IL1を貫通して形成されている。層間絶縁膜IL1は、例えば半導体基板1Sの上層に形成されたパッシベーション膜PASよりも比誘電率が低いLow-k膜により構成されており、例えば、SiOC膜から構成されている。第1層配線L1は、層間絶縁膜IL1を貫通して底部でプラグPL1が露出する配線溝に銅Cuを主体とする膜以下、銅膜と記載するを埋め込んだ後に層間絶縁膜IL1上の銅膜を研磨して除去することにより形成された、ダマシン配線である。このとき、配線溝の下部には、第1層配線L1を形成すると同時に、第1層配線L1と下部の導体膜例えばプラグPL1とを電気的に接続する接続部であるビアを形成してはいない。すなわち、第1層配線L1はシングルダマシン法により形成されたシングルダマシン配線である。図1には示していないが、配線溝の内壁および底部と銅膜との間には、上述したプラグと同様にタンタルTaなどを含むバリア導体膜が形成されている。本願では、第1層配線L1および第1層配線L1と同層の層間絶縁膜IL1を含む層を第1ファイン層と呼ぶこともある。なお、図示はしていないが、コンタクト層間絶縁膜CILと層間絶縁膜IL1との間には窒化シリコンなどからなるエッチングストッパ膜があるものとする。ここでは、ダマシン法を用いて絶縁膜の同層に配線のみを形成した場合の当該配線をシングルダマシン配線と呼ぶものとする。また、ダマシン法を用いて絶縁膜に開口した配線溝およびビアホールを同一工程で埋め込み、配線およびビアの形成を同時に行うことで一体となった配線およびビアを形成する方法をデュアルダマシン法と呼ぶものとする。また、図ではMISFETQ1のゲート電極G1にプラグPL1が接続され、MISFETQ2のソースドレイン領域であるn型拡散層NSにプラグPL1が接続されているが、図示されていない他の領域ではMISFETQ2のゲート電極G2にプラグが接続されており、MISFETQ1のソースドレイン領域であるn型拡散層NSにプラグが接続されている。図示はしていないが、ゲート電極G1、G2、n型拡散層NSおよびp型拡散層PSのそれぞれの上面には例えばニッケルシリサイドなどからなる金属シリサイド層が形成されており、ゲート電極G1、G2、n型拡散層NSおよびp型拡散層PSとそれらの上部のプラグPL1との接触抵抗を低減している。第1層配線L1を形成した層間絶縁膜IL1上には、層間絶縁膜IL2および層間絶縁膜IL2と接する複数の第2層配線L2が形成されている。具体的には、第1層配線L1を形成した層間絶縁膜IL1上にバリア絶縁膜BI1が形成され、このバリア絶縁膜BI1上に層間絶縁膜IL2が形成されている。バリア絶縁膜BI1は、例えば、SiCN膜と前記SiCN膜上に設けられたSiOC膜との積層膜、SiC膜、アモルファスカーボン膜、フッ化ホウ素膜またはSiN膜からなる。バリア絶縁膜BI1および層間絶縁膜IL2には、ダマシン配線である複数の第2層配線L2および複数の接続ビアPL2が埋め込まれるように形成されている。第2層配線L2は、接続ビアPL2を介して第1層配線L1と電気的に接続されている。第2層配線L2および接続ビアPL2は、例えば、銅を主体とする金属膜から形成されている。バリア絶縁膜BI1は銅を主体とする金属配線例えば第1層配線L1と層間絶縁膜例えば層間絶縁膜IL2との間に形成され、前記金属配線内の金属イオンが前記層間絶縁膜内に拡散することを防ぐ機能を有する膜である。第2層配線L2は層間絶縁膜IL2に形成された配線溝内に形成され、接続ビアPL2は層間絶縁膜IL2に形成された前記配線溝の底部から第1層配線L1にかけて貫通するビアホール内に同一工程により埋め込まれた銅膜からなる導体膜である。具体的には、複数の前記配線溝および複数の前記ビアホールが形成された層間絶縁膜IL2上に銅膜を形成することで複数の前記配線溝内および複数の前記ビアホール内を前記銅膜で埋め込んだ後に、層間絶縁膜IL2上の銅膜を研磨して除去することで第2層配線L2および接続ビアPL2をそれぞれ複数形成している。つまり、第2層配線L2および接続ビアPL2はデュアルダマシン法により形成されている。MISFETQ1のゲート電極G1にプラグPL1を介して接続された第1層配線L1の上面には、前述した接続ビアPL2の他に接続ビアPL2と同様の構造を有するダミービアDP2が接して形成され、ダミービアDP2上には第2層配線L2と同様に形成されたダミー配線D2が形成されている。ダミービアDP2およびダミー配線D2は接続ビアPL2および第2層配線L2と同じ工程によりデュアルダマシン法を用いて形成された銅膜により構成されており、配線および接続ビアが一体となった構造を有している。ただし第2層配線L2はその上面に接続された上層の接続ビアPL3を介して上層配線と接続され、半導体装置の回路の一部として使用されるのに対し、ダミー配線D2はその上面は導体に接続されておらず、ダミービアDP2を介して第1層配線L1にのみ接続されている。つまり、ダミー配線D2はダミービアDP2を介して第1層配線L1に電気的に接続されているが、図1に示す半導体装置において電気的に機能しない配線である。ダミービアDP2および接続ビアPL2は第1層配線L1およびプラグPL1を介して、ポリシリコン膜からなるゲート電極G1に電気的に接続されている。また、MISFETQ2のn型拡散層NSに電気的に接続された第2層配線L2は、図示されていない他の領域において、その上面または下面に接続されたビアを介して第1層配線L1以外の配線に接続されており、MISFETQ2に所定の電位を供給する回路の一部として機能する。半導体基板1Sの主面に沿う方向におけるダミービアDP2の幅は、同方向における同層の接続ビアPL2と同じ幅となっている。つまり、ダミービアDP2および接続ビアPL2は同じルール規格で形成されており、同じ径直径を有し、同様の形状を有している。したがって、ダミービアDP2と第1層配線L1とが接する面積と、接続ビアPL2と第1層配線L1とが接する面積とは同じ大きさになる。本実施の形態の半導体装置を製造する際は、半導体基板1S側から順にゲート電極、層間絶縁膜または配線などを形成していくため、ゲート電極G1に接続された第1層配線L1が形成された時点で、第1層配線L1は、ゲート絶縁膜により半導体基板1Sと絶縁されているゲート電極G1にのみ接続されており、半導体基板1Sまたは他の配線などには接続されていない。つまり、半導体装置の製造工程において、ゲート電極G1に接続された第1層配線L1は、半導体基板1Sなどから絶縁されたフローティングの状態で、その上部にバリア絶縁膜BI1および層間絶縁膜IL2を形成され、続いてバリア絶縁膜BI1および層間絶縁膜IL2を貫通する配線溝およびビアホールからなる開口部が形成され、第1層配線L1の上面が露出することになる。前記配線溝および前記ビアホールはフォトリソグラフィ技術を用いたエッチング法により形成されることが考えられるが、このエッチング法により前記配線溝および前記ビアホールを形成した後には半導体基板1S上にエッチング残渣か残るため、この残渣などを除去するために、半導体基板1Sの主面を薬液により洗浄した後、さらに水純水を用いた洗浄を行うこととなる。なお、このように第1層配線L1の上面が露出するエッチングを行った場合、第1層配線L1に電荷が溜まる可能性が高い。そして、第2層配線L2と同様にして、第2層配線L2上に第3層配線L3~第5層配線L5が形成されている。第3層配線L3~第5層配線L5のそれぞれは、層間絶縁膜IL3~IL5のそれぞれと接して形成されている。具体的には、層間絶縁膜IL2上、ダミー配線D2上および第2層配線L2上には層間絶縁膜IL2および第2層配線と接してバリア絶縁膜BI2が形成され、このバリア絶縁膜BI2上に層間絶縁膜IL3が形成されており、第2層配線および層間絶縁膜IL2のそれぞれの上面はバリア絶縁膜BI2と接している。バリア絶縁膜BI2は例えば、SiCN膜とこのSiCN膜上に設けられたSiOC膜の積層膜、SiC膜、または、SiN膜のうちのいずれか一つから形成されており、層間絶縁膜IL3は、例えば、SiOC膜から形成されている。バリア絶縁膜BI2および層間絶縁膜IL3には、第3層配線L3、L3a、接続ビアPL3が埋め込まれるように形成されている。第3層配線L3は、接続ビアPL3を介して第2層配線L2と電気的に接続されている。第3層配線L3、L3aおよび接続ビアPL3は、例えば、銅膜から形成されており、第3層配線L3およびその下部の接続ビアPL3はデュアルダマシン法により形成された一体の銅膜から形成されている。なお、第3層配線L3の同層には、下面にビアが接していない第3層配線L3aが形成されている。つまり、第3層配線L3aの下面全体は層間絶縁膜IL3に接し、第3層配線L3aはその下面を通じて他の導体物と電気的に接続されていない。本実施の形態の半導体装置を製造する際は、半導体基板1S側から順に層間絶縁膜または配線などを形成していくため、下面に接続ビアが接続されていない第3層配線L3aが形成された時点では、第3層配線L3aはその半導体基板1Sまたは他の配線などとは絶縁されたフローティング状態となる。つまり、半導体装置の製造工程において第3層配線L3a上に形成された接続ビアが、半導体基板1Sなどと接続された配線と接続されるまでは、第3層配線L3aは他の導体と電気的に絶縁されたフローティング状態となる。したがって、第3層配線L3aは形成された時点ではフローティングの状態であり、その上部に前記接続ビアが形成される際には、まず第3層配線L3a上にバリア絶縁膜および層間絶縁膜が形成され、続いて前記バリア絶縁膜および前記層間絶縁膜を貫通する配線溝およびビアホールからなる開口部が形成され、第3層配線L3aの上面が露出することになる。前記配線溝および前記ビアホールはフォトリソグラフィ技術を用いたエッチング法により形成されることが考えられるが、このエッチング工程により前記配線溝および前記ビアホールを形成した後には半導体基板1S上にエッチング残渣が残るため、この残渣などを除去するために、半導体基板1Sの工面を薬液により洗浄した後、さらに水純水を用いた洗浄を行うこととなる。次に、層間絶縁膜IL3上、第3層配線L3上および第3層配線L3a上には層間絶縁膜IL3、第3層配線L3およびL3aと接してバリア絶縁膜BI3が形成され、このバリア絶縁膜BI3上に層間絶縁膜IL4が形成されている。バリア絶縁膜BI3は、例えば、SiCN膜とこのSiCN膜上に設けられたSiOC膜の積層膜、SiC膜、または、SiN膜のうちのいずれか一つから形成されており、層間絶縁膜IL4は例えばSiOC膜から形成されている。バリア絶縁膜BI3および層間絶縁膜IL4には、第4層配線L4、ダミー配線D4、接続ビアPL4およびダミービアDP4が埋め込むように形成されている。第4層配線L4は、接続ビアPL4を介して第3層配線L3または第3層配線L3aと電気的に接続されている。ダミー配線D4は、ダミービアDP4を介して第3層配線L3aと電気的に接続されている。第4層配線L4、ダミー配線D4、ダミービアDP4および接続ビアPL4は、例えば銅膜で構成され、デュアルダマシン法により形成されている。第3層配線L3aの上面に接して形成された接続ビアPL4および接続ビアPL4と一体となっている第4層配線L4は、その上面または下面に接して形成されたビアを介して第3層配線L3a以外の配線に電気的に接続されている。例えば、第3層配線L3aの上面に接して形成された接続ビアPL4のうちの一つの接続ビアPL4は、その上面に接する接続ビアPL5を介して、後述する第5層配線L5に電気的に接続されており、第3層配線L3aの上面に接して形成された他の接続ビアPL4は、図示されていない領域で他の配線に接続されている。したがって、第3層配線L3はその上面に形成された複数の接続ビアPL4および第4層配線L4を介して他の配線に接続され、半導体装置の回路の一部として機能する。第3層配線L3aの上面には、接続ビアPL4および第4層配線L4の形成工程と同一の工程により形成されたダミー配線D4およびダミービアDP4が形成されている。ダミー配線D4はその下部のダミービアDP4を介して第3層配線L3aに接続されているが、ダミー配線D4の上面全体は絶縁膜で覆われており、半導体装置の回路として機能する他の配線には接続されていない。つまり、ダミー配線D4はダミービアDP4を介して第3層配線L3aに接続されているが、ダミー配線D4と第3層配線L3aと接続するダミービアDP4以外の経路を介して他の配線と接続されてはいない。したがって、ダミー配線D4およびダミービアDP4はダミー配線D2およびダミービアDP2と同じく、図1に示す半導体装置の回路としては機能しない配線、つまり電気的に機能しない配線である。半導体基板1Sの主面に沿う方向におけるダミービアDP4の幅は、同方向における同層の接続ビアPL4と同じ幅となっている。つまり、ダミービアDP4および接続ビアPL4は同じルール規格で形成されており、同じ径直径を有し、同様の形状を有している。さらに、層間絶縁膜IL4上、第4層配線L4上およびダミー配線D4上には層間絶縁膜IL4、第4層配線L4およびダミー配線D4と接してバリア絶縁膜BI4が形成され、このバリア絶縁膜BI4上に層間絶縁膜IL5が形成されている。バリア絶縁膜BI4はダミー配線D4の上面全体に接して形成されている。バリア絶縁膜BI4は、例えば、SiCN膜とこのSiCN膜上に設けられたSiOC膜の積層膜、SiC膜、または、SiN膜のうちのいずれか一つから形成されており、層間絶縁膜IL5は例えばSiOC膜から形成されている。このバリア絶縁膜BI4および層間絶縁膜IL5には、第5層配線L5および接続ビアPL5が埋め込まれるように形成されている。第5層配線L5は、接続ビアPL5を介して第4層配線L4と電気的に接続されている。第5層配線L5および接続ビアPL5は、例えば、銅膜から形成されている。ここで、第2層配線L2~第5層配線L5およびそれらの同層に形成された層間絶縁膜IL2~IL5をまとめて、本願では第2ファイン層と呼ぶこともある。第2ファイン層である層間絶縁膜IL2~IL5内には、それぞれ複数の配線が形成されている。図1に示すように、第3層配線L3aは、その上部の接続ビアPL4、PL5、第4層配線L4を介して第5層配線L5に電気的に接続されており、当該第5層配線L5は、その下部に形成された第4層配線L4、第3層配線L3、第2層配線L2、第1層配線L1、接続ビアPL2~PL5およびプラグPL1を介して半導体基板1Sの主面のp型拡散層PSに電気的に接続されている。つまり、第3層配線L3aはその上部に接するビアを介して半導体基板1Sに電気的に接続されている。層間絶縁膜IL5上および第5層配線L5上には層間絶縁膜IL5および第5層配線L5と接してバリア絶縁膜BI5が形成され、このバリア絶縁膜BI5上に層間絶縁膜IL6が形成されている。バリア絶縁膜BI5は、例えば、SiCN膜とこのSiCN膜上に設けられたSiOC膜の積層膜、SiC膜、または、SiN膜のうちのいずれか一つから形成されており、層間絶縁膜IL6は、例えば、SiOC膜から形成されている。このバリア絶縁膜BI5、層間絶縁膜IL6には、第6層配線L6および接続ビアPL6が埋め込まれるように形成されている。第6層配線L6は、接続ビアPL6を介して第5層配線L5と電気的に接続されている。第6層配線L6、および接続ビアPL6は、例えば、銅膜から形成されている。次に、層間絶縁膜IL6上にバリア絶縁膜BI6が形成され、このバリア絶縁膜BI6上に層間絶縁膜IL7が形成されている。バリア絶縁膜BI6は、例えば、SiCN膜とこのSiCN膜上に設けられたSiOC膜の積層膜、SiC膜、または、SiN膜のうちのいずれか一つから形成されており、層間絶縁膜IL7は、例えばSiOC膜から形成されている。このバリア絶縁膜BI6、層間絶縁膜IL7には、第7層配線L7および接続ビアPL7が埋め込まれるように形成されている。第7層配線L7は、接続ビアPL7を介して第6層配線L6と電気的に接続されている。第7層配線L7および接続ビアPL7は、例えば、銅膜から形成されている。ここで、第6層配線L6と第7層配線L7とをまとめて、本願ではセミグローバル層と呼ぶこともある。さらに、層間絶縁膜IL7上にバリア絶縁膜BI7aが形成され、このバリア絶縁膜BI7a上に層間絶縁膜IL8aが形成されている。そして、層間絶縁膜IL8a上にエッチングストップ絶縁膜BI7bが形成され、このエッチングストップ絶縁膜BI7b上に層間絶縁膜IL8bが形成されている。バリア絶縁膜BI7aは、例えば、SiCN膜とSiOC膜の積層膜、SiC膜、または、SiN膜のうちのいずれか一つから形成されており、エッチングストップ絶縁膜BI7bは、例えば、SiCN膜、SiC膜、または、SiN膜のうちのいずれか一つから形成されており、層間絶縁膜IL8aおよび層間絶縁膜IL8bは、例えば、酸化シリコン膜SiO2膜、SiOF膜、TEOS膜から形成されている。バリア絶縁膜BI7aおよび層間絶縁膜IL8aには、接続ビアPL8および接続ビアPL8が埋め込まれるように形成されており、エッチングストップ絶縁膜BI7bおよび層間絶縁膜IL8bには、第8層配線L8が埋め込まれるように形成されている。第8層配線L8は、接続ビアPL8を介して第7層配線L7と電気的に接続されている。第8層配線L8および接続ビアPL8は、例えば、銅膜から形成されている。ここで、第8層配線L8を本願ではグローバル層と呼ぶこともある。層間絶縁膜IL8b上にはバリア絶縁膜BI8が形成され、このバリア絶縁膜BI8上には層間絶縁膜IL9が形成されている。バリア絶縁膜BI8は、例えば、SiCN膜とSiOC膜の積層膜、SiC膜、または、SiN膜のうちのいずれか一つから形成されており、層間絶縁膜IL9は、例えば、酸化シリコン膜SiO2膜、SiOF膜、TEOS膜から形成されている。バリア絶縁膜BI8および層間絶縁膜IL9には、接続ビアPL9が埋め込まれるように形成されている。そして、層間絶縁膜IL9上には第9層配線L9が形成されている。第9層配線L9は、接続ビアPL9を介して第8層配線L8と電気的に接続されている。接続ビアPL9と第9層配線L9は、例えば、アルミニウム膜から形成されている。第9層配線L9上には、表面保護膜となるパッシベーション膜PASが形成されており、このパッシベーション膜PASに形成された開口部から第9層配線L9の一部が露出している。この第9層配線L9のうち露出している領域がパッドPDとなる。パッシベーション膜PASは、半導体装置を不純物の侵入から保護する機能を有し、例えば、酸化シリコン膜とこの酸化シリコン膜上に設けられた窒化シリコン膜から形成されている。そして、パッシベーション膜PAS上にはポリイミド膜PIが形成されている。このポリイミド膜PIもパッドPDの形成されている領域を開口している。パッドPDは、図1に示す半導体装置を含む半導体チップの電極となる領域であり、半導体チップがマウントされるパッケージ内において他の導電部材と金属ワイヤなどを介して電気的に接続される領域である。図1に示すバリア絶縁膜BI1~BI8は、それぞれのバリア絶縁膜の下面に接する銅膜内のCu銅がそれぞれのバリア絶縁膜上の層間絶縁膜などに拡散することを防ぐ働きを有するライナー膜であり、それぞれのバリア絶縁膜上の層間絶縁膜にビアホールを形成する際のエッチングストッパ膜としても機能する。以上に説明したように、本実施の形態の半導体装置は複数の層のそれぞれに形成された配線を有し、そのうちの一部の配線であって、半導体装置内において回路の一部として電気的に機能する配線は、その上面に接しているビアであって電気的に機能しないダミービアを有している。また、このダミービアの上部にはダミー配線が形成されている。このようにダミービアの下面に直接接続された配線は、製造工程において、一時的に他の導体と絶縁されたフローティング状態となり、フローティング状態でその上部に絶縁膜が形成され、続いて前記絶縁膜に開口部が形成された後に、洗浄水により前記開口部の底部において上面の一部を洗浄されることとなる配線である。本発明者らは、このようにフローティング状態の配線が洗浄水に晒されたときに、前記配線上に形成されたビアホールの底部の近傍の前記配線が一部消失しボイド空隙が形成され、配線が高抵抗となるか、または配線が寸断されることで回路が動作しなくなる不具合が生じることを知り、配線の消失が発生しないような半導体装置について検討した。ここで、比較例として、配線を構成する銅が溶け出した場合の半導体装置の断面図を図33に示す。図33は比較例である半導体装置の要部を拡大した断面図であり、図33に示す第1層配線L1bは、例えば図1に示す第1層配線L1に対応する配線であり、第1層配線L1bの下面と、第1層配線L1bの下部のゲート電極G1の上面とはプラグPL1により電気的に接続されている。また、第1層配線L1bの直上には第2層配線L2が配置され、第1層配線L1bおよび第2層配線L2の間には、第1層配線L1bと第2層配線L2とを接続するための接続ビアPL2が形成されている。第2層配線L2上には接続ビアPL3を介して第3層配線L3が形成されており、第3層配線L3の上部にはさらに複数層の配線が接続されているが、図33では第3層配線L3よりも上層の構造の図示を省略している。第1層配線L1の上部には電気的に機能する接続ビアPL2は形成されているが、電気的に機能しないダミービアは形成されていない。第1層配線L1は比較的長い銅配線であって、ドライエッチングなどの半導体プロセスにより電荷が溜まりやすい性質を有している。また、第1層配線L1の上面に形成された接続ビアPL2の数は極端に少ない構成となっている。なお、第1層配線L1の長さが比較的短かったとしても、その下部に接続されたゲート電極G1などが長く広い面積を有している場合、ゲート電極G1と接続されている第1層配線L1は電荷が溜まりやすい構造となる。上述したように、接続ビアPL2が埋め込まれたビアホールの底部の近傍の第1層配線L1bは一部が消失してボイドVOが形成されており、本来ならば第1層配線L1bの上面と接続ビアPL2とが接していなければならないが、ここではボイドVOが形成されることにより第1層配線L1bと第2層配線L2とが絶縁された状態となっている。これにより第1層配線L1bと第2層配線L2とが電気的に接続されない場合、または第1層配線L1bと第2層配線L2との接続される界面の面積が減少した場合、半導体装置の配線の抵抗値が上昇し、または配線が完全に寸断されるため、回路が正常に動作しなくなる。このように銅配線の一部が消失する理由は、以下の通りである。配線の消失は、半導体装置の製造工程においてフローティング状態となる配線上に接続ビアを形成する前の工程で、前記接続ビアを埋め込むためのビアホールを形成した後に前記配線を形成した半導体基板の表面を洗浄する際、洗浄に用いる洗浄水純水に配線を構成する銅が溶け出すことにより起こるものである。製造工程においてフローティング状態にある配線は半導体基板または他の導体と絶縁されているため、ドライエッチングなどの半導体プロセスにより帯電チャージアップしやすい。その結果、フローティング状態にある配線には大きな電荷が溜まり、その後、帯電した前記電荷が前記配線への洗浄によって洗浄水中へ移動した際に、前記ビアホールの底部に露出した配線を構成する銅Cuが電子負の電荷を奪われて銅イオンCu2となって洗浄水中に溶け出すことで、配線の部分的な消失が起こる。このとき、配線に帯電した電荷は、配線を構成する銅を溶かし、酸化させ、イオン化させるような電気化学的反応を起こしながら洗浄水中に放出される。洗浄水による洗浄工程を行う時間が長いほど、配線の消失量は大きくなる。また、ビアホールの径が小さい場合、またはビアホールの数が少ない場合は、ビアホールの底部で露出する配線の上面の面積が小さくなるため、洗浄水中に流れ出る電荷が狭い領域に集中して流れることになり、配線を構成する銅が消失しやすくなる。また、配線に帯電する電荷は配線の長さが長い場合、つまり配線の面積または体積が大きい場合により大きくなる。本発明者らは、半導体基板上に評価用のテストパターンを形成したTEGTestElementGroupを用い、長さが異なる複数の配線についてボイドの発生具合を調べた。なお、TEGの配線はコンタクトプラグにより半導体基板と接続されていない1層の配線であり、このTEGを用いることで、フローティング配線に対する副作用をより感度良く評価することが可能である。図37は配線の長さに対するボイドの長さの関係を示すグラフであり、横軸に配線の長さを示し、縦軸にボイドの長さを示している。グラフの縦軸の値が大きくなるほど、配線を構成する銅が溶け出す量が多くなり、形成されたボイドの長さが長くなる。ここでは、図37に示すように、配線の長さが約1mm以上の場合には銅配線が一部消失してボイドが形成されることが判明した。つまり、配線の長さが1000μmよりも小さい場合にはボイドが発生していない。しかし、電子顕微鏡を用いた観察による外観異常も含めると配線の長さが0.7mm以上になると異常、すなわちボイドの発生を確認することができる。したがって、コンタクトプラグにより半導体基板と接続されていない1層の配線の場合、配線の長さが0.7mm以上になるとボイドが発生する。このような配線の消失が発生した場合、前記洗浄を行った後の工程により前記接続ビアおよびその上層の配線を形成しても、配線が消失した領域に銅を埋め込むことは困難であるため、配線抵抗が上昇し、半導体装置を構成する回路が正常に動作しなくなる可能性が高い。したがって、製造工程においてフローティング状態となる配線を含む半導体装置では、配線が消失した場合に回路が正常に動作しなくなることで、半導体装置の信頼性が低下する問題がある。上記のように配線の一部が溶け出して消失する現象は、第1層配線または第3層配線などに限らず、他の層の配線であっても、製造工程においてフローティング状態となる銅配線を露出するビアホールを形成する箇所で起こる可能性がある。また、銅配線が消失しなかったとしても、銅配線の上面の一部の領域において高い電荷密度で電荷が移動すれば、当該一部の領域の銅が酸化されて銅の酸化膜が形成されるなどして、銅配線とその上部に形成される接続ビアとの界面の抵抗が高くなる虞がある。上記の問題は図1に示すゲート電極G1に接続された第1層配線L1または下面に接続ビアが形成されていない第3層配線L3aのように、製造工程中にフローティング状態となる銅配線において起きるものである。したがって、第5層配線L5のように、形成された時点で既に第4層配線L4、第3層配線L3、第2層配線L2、第1層配線L1、接続ビアPL2~PL5およびプラグPL1を介して半導体基板1Sの主面に接続されているような配線は、例えばドライエッチング工程により加工されるなどしても、その配線内に大きな電荷が溜まることはない。また、製造工程においてフローティング状態となる配線の長さが短ければ帯電する電荷量は小さいため、接続ビアなどを含めた配線の長さが短い配線では、上記のように大きな電荷が溜まった後に洗浄水中に流れ出ることに起因して、配線を構成する銅が溶け出して配線が一部消失するような問題は起こらない。具体的には、配線がコンタクトプラグにより半導体基板と接続されている場合は、以下に説明するように、接続ビアを含めた配線の長さが4mm未満の場合にはボイドまたは高抵抗層は形成されないため、配線の高抵抗化が起こらない。図38に、半導体基板に接続されたコンタクトプラグを有する配線および半導体基板に接続されたコンタクトプラグを有していない配線の、それぞれの配線の長さと不良発生率との関係を表したグラフを示す。つまり図38は、半導体基板と接続されているコンタクトプラグの有無による配線の不良発生率に対する影響を表わしたグラフである。図38の横軸は配線の積層配線および単層配線のそれぞれの最上面に形成される接続ビア一つ当たりの配線面積を示しており、図38の縦軸は積層配線または単層配線におけるボイドの発生または高抵抗層の発生に起因した配線抵抗の上昇する確率、すなわち不良発生率を示している。黒いひし形のプロットにより構成されるグラフは半導体基板に接続されたコンタクトプラグを有する配線の不良発生率を示し、白い四角のプロットにより構成されるグラフはコンタクトプラグを有していない配線の不良発生率を示している。図38に示すように、いずれの配線も配線面積が増加するにつれて不良発生率が上昇する特徴を有している。これは、配線の長さが長く、面積が大きいほど大きな電荷が溜まりやすく、洗浄時に移動する電荷密度が高くなるためにボイドまたは高抵抗層の発生率も上昇するためである。また、半導体基板と接続されているコンタクトプラグが有る場合と無い場合、すなわち半導体基板に接続されたコンタクトプラグに接続されている配線とそうでない配線とでは、コンタクトプラグが有る場合の方が不良発生率が低くなっている。ここでは、半導体基板と接続されたコンタクトプラグが有る積層配線の配線面積が半導体基板と接続されたコンタクトプラグが無い積層配線の配線面積の5~50倍の配線面積を有するときに、不良発生率が同等となっている。つまり、単層配線が特定の配線長さを有するときに不良の発生が顕著になる場合、積層配線では、その単層配線の配線長さの5~50倍の配線長さを有するときに不良の発生が顕著になる。コンタクトプラグが無いTEGを用いた評価では単層配線の配線長さが0.7mm以上になったときにボイドの形成が確認され、不良が発生しているため、コンタクトプラグを有する積層配線でも、その配線長さが前記単層配線の5~50倍である4mm以上の長さになるとボイドの発生が顕著になり、配線抵抗の上昇が問題となる。上記の配線消失の問題に対し、本発明者らは、製造工程においてフローティング状態となる配線上に、半導体装置の動作のための電気的接続には用いられないダミービアを設け、洗浄工程において洗浄水が前記配線と接触する箇所を増やすことで、前記配線に帯電した電荷が洗浄水中に放出される場所を分散させ、一つのビアホール底部において流れる電流密度を低減することが可能となることを見出した。このようにして各ビアホールにおいて移動する電荷の密度を低減すれば、上記のように銅配線が一部消失することを防ぐことができる。また、同様の理由から、銅配線とその上部の接続ビアとの間に銅の酸化膜が形成されることを防ぐことも可能である。つまり、特定の配線と、当該配線の下面に電気的に接続された全ての導体例えばゲート電極などとの合計の配線長さが4mm以上である場合であっても、銅配線の一部消失し、または接続ビア上面に酸化膜などの高抵抗膜が形成されることに起因する配線抵抗の異常な上昇を防ぐことができる。以下に、本実施の形態の半導体装置の効果について説明する。本実施の形態は、2層以上の積層構造を有する多層配線を含み、前記多層配線が主に銅により構成されており、その一部の配線が製造工程においてフローティング状態であるときに前記配線の上部に接続ビアを形成する半導体装置において、前記配線の上面に接する電気的に機能しないダミービアを形成するものである。すなわち、本実施の形態の半導体装置では、図1に示すように、ゲート電極G1に接続された第1層配線L1の上面に接するようにダミービアDP2を形成し、第3層配線L3aの上面に接するようにダミービアDP4を形成している。また、ダミービアDP2の上部にはダミービアDP2と一体となっているダミー配線D2を形成しており、ダミービアDP4の上部にはダミービアDP4と一体となっているダミー配線D4を形成している。ダミービアDP2、DP4はその上部おいて一体となっているダミー配線およびダミー配線D2、D4のそれぞれの下面が接している配線以外とは直接電気的に接続されていない。また、ダミー配線D2、D4はその下部で一体となっているダミービア以外には直接電気的に接続されておらず、その上面および側面は絶縁膜例えばバリア絶縁膜BI2、BI4に覆われている。つまり、ダミー配線D2、D4はいずれもその側壁および上面が絶縁膜により覆われている。つまり、ダミービアDP2およびダミー配線D2からなる銅配線は、その下部の第1層配線L1には直接接続されているが、他の配線などとは接続されておらず、電気的に機能しない配線、すなわち半導体装置を構成する回路の動作に寄与しない配線である。ダミービアの下面が接している配線の上面には、ダミービア以外に電気的に機能し、回路の一部を構成する接続ビアが形成されており、前記接続ビアは前記配線上の他の配線に直接接して電気的に接続されている。上述したように、ゲート絶縁膜により半導体基板1Sと絶縁されたゲート電極G1に接続されている第1層配線L1、および下面に接続ビアが形成されていない第3層配線L3aは、いずれも製造工程中にフローティング状態となる銅配線である。本実施の形態の半導体装置の大きな特徴は、製造工程中にフローティング状態となる銅配線の上部に電気的に機能する接続ビアが配置されている場合において、前記銅配線の上部に電気的に機能しないダミービアをさらに設けることにある。なお、同層に形成される電気的に機能する接続ビアと電気的に機能しないダミービアは同一の工程により形成されるものであり、同一の構成を有している。このように配線上に電気的に機能しないダミービアを設けるものとすれば、半導体装置の製造工程において、例えば第1層配線L1を形成した後に第1層配線L1上に形成したバリア絶縁膜BI1および層間絶縁膜IL2を貫通し、第1層配線L1を露出するビアホールの数は前記ダミービアを増やした分だけ多くなる。したがって、ドライエッチングなどを行うことで第1層配線L1に電荷が溜まり、その電荷がリンス洗浄に用いられる純水中に流れ出たとしても、ビアホールの底部で第1層配線L1が露出する箇所を増やすことができるため、洗浄水中に流れ出る電荷が狭い領域に集中して流れることを防ぐことができる。これは、製造工程中においてフローティング状態となる第3層配線L3aにおいても同様である。つまり、銅配線の部分的な消失は、半導体プロセスにより配線に溜まった大きな電荷がビアホールの底部に集中して洗浄水中に流れ出ることにより起こるため、これを防ぐ目的で、本実施の形態ではダミービアを設けて配線を露出するビアホールを増やし、配線中から洗浄水中に流れ出る電荷が配線上面の各ビアホールに分散して洗浄水中に放出されるようにしている。したがって、配線上面の各ビアホールから流れ出る電荷量を小さくすることができるため、配線を構成する銅が大電流によって洗浄水中に溶け出ることを防ぐことができる。言い換えれば、ダミービアを形成するビアホールに電荷を分散させ、配線にチャージアップされた電荷が洗浄水中に移動する際の各ビアホールでの電荷移動密度を低減することが可能となるため、銅の溶出による配線の寸断または高抵抗化を防ぐことができる。この効果は、半導体装置の微細化により径が縮小された接続ビアを設ける場合に特に有効となる。以上に述べたように、本実施の形態ではダミービアの形成によって、電荷の集中移動を防ぎ、銅配線の一部が消失することを防ぐことができるため、銅配線の溶出によって配線抵抗が増加することを防ぎ、半導体装置の信頼性を高めることができる。上記の効果は、電荷が洗浄水中に流れ出る箇所、すなわち下層配線がビアホールにより露出される面積を増やすことで得られるため、電荷が流出する箇所を増やす観点から、ダミービアの数は図1のように一つの配線上に一つだけ設けるのではなく、一つの配線上に複数設けることが好ましい。これにより、下層配線の長さが長くて大きな電荷が溜まりやすい場合、または下層配線上に電気的に機能する接続ビアが少ない場合などであっても、効果的に銅配線の消失を防ぐことができる。なお、下層配線がビアホールにより露出される面積を増やす目的でダミービアまたは接続ビアの幅を大きくし、例えば下層配線の形状に沿って延在するような大きなビアを形成することも考えられるが、ダミービアの形状と接続ビアの形状は同様に形成し、同じデザインルールで形成することが好ましい。つまり、ダミービアの幅は、電気的に機能する接続ビアと同様に最小のデザインルールで形成し、各ビアの大きさを揃えることが好ましい。これは、同層に幅が異なるビアを形成すると、ビアホールを形成したことによる残渣残りの危険性が増し、不均等な大きさのビアホールが多く存在することにより他の不具合が生じる虞があるためである。図1に示すように、同層の接続ビアとダミービアとは、同じ幅で形成し、寸法を揃えることで各ビアを確実に形成することができる。また、狭い領域に配線およびビアが密集している半導体装置では、回路の構成に用いる通常の接続ビアよりも大きいダミービアを設けることは困難である場合が多いため、無理に幅が大きいダミービアまたは接続ビアを形成することは、半導体装置の微細化を妨げることとなる。また、逆にダミービアを同層の電気的に機能する接続ビアよりも小さい幅径で形成することも考えられるが、上述したようにビアホールにより露出される下層配線の面積を増やすことが重要であるため、ダミービアの幅が接続ビアより小さいと本実施の形態の効果を得ることは難しい。また、ダミービアの幅を接続ビアよりも小さくすると、ダミービアをビアホール内に確実に埋め込んで形成することができず、このことが銅配線の一部消失を引き起こす原因となる。ダミービアは電気的に機能しない配線なので、ビアホール内にビアが完全に埋め込まれないことによりビアホール底部にまでダミービアが充填されず、ダミービアと下層配線との間に空間が生じても電気回路の動作には問題がない。ただし、フローティング状態にある配線上に接続ビアおよびダミービアを形成した後であっても、前記接続ビアを形成する研磨工程の後に行う洗浄工程では、依然として銅配線が一部消失する危険性がある。このとき、前記下層配線の上部に前記下層配線に確実に接続されたダミービアが形成されていれば、上記研磨工程後の洗浄工程において接続ビア上の配線が部分的に消失することを防ぐことができる。したがって、ダミービアの径は同層の接続ビアよりも小さくせず、同様の径で形成することによりダミービアを確実に下層配線と接続させて形成し、非導通のリスクを減らすことが重要である。また、本実施の形態の半導体装置の効果を得るためには、デュアルダマシン法で形成されるダミービア上にはダミー配線が一体となって形成されていることが必要となる。これは、後の製造工程についての説明において記載するように、デュアルダマシン法によるビアおよび配線の形成工程ではまずビアホールを形成し、続いて配線溝トレンチをエッチングにより形成した時点でビアホール下部に配線が露出し、その後に行う洗浄工程により配線の一部消失が起こるためである。つまり、ビアホールを形成した直後にはまだ下層配線は露出しておらず、ビアホール上部に配線溝を形成した後の洗浄が問題となる。なお、ダミービアおよびその上のダミー配線を他の接続ビアおよびその上の上層配線と同様の形状で形成することで、より確実に安定してダミービアおよびダミー配線を形成することができる。したがって、本実施の形態では図1に示すダミービアDP2、DP4、ダミー配線D2およびD4のように、デュアルダマシン法により形成される接続ビアおよび上層配線と同層のダミービアの上部には、ダミービアと一体となっているダミー配線を形成している。なお、図1に示す配線のうち、ゲート電極G1に電気的に接続された第3層配線L3なども製造工程中にフローティング状態となる配線であるので、図1には示していないが、この第3層配線L3の上面にもダミービアおよびダミー配線を設けることで、本実施の形態の効果を得ることができる。次に、図2に本実施の形態の半導体装置の変形例を示す。図2は図1と同様に積層された配線構造を有する半導体装置の断面図である。図2に示す半導体装置は図1に示す半導体装置とほぼ同様の構造を有しているが、半導体基板1Sの上面に形成されている半導体素子と、その同層の第1ファイン層の構造および第1ファイン層の上部に第2層配線L2およびダミービアDP2、ダミー配線D2の配置が図1に示す半導体装置とは異なる。まず、半導体基板1Sの上面に形成されている半導体素子は、スイッチング素子などとして使用されるMISFETではなく、容量素子C1およびスプリットゲート型メモリM1である。容量素子C1は、半導体基板上に絶縁膜を介して形成されたポリシリコン膜1と、ポリシリコン膜1上にさらに絶縁膜を介して形成されたポリシリコン膜2により構成され、ポリシリコン膜1およびポリシリコン膜2との間に蓄積される電荷を利用する素子である。なお、ポリシリコン膜1の側壁には絶縁膜からなるサイドウォールが形成され、ポリシリコン膜1よりも狭い幅で形成されているポリシリコン膜2の側面であってポリシリコン膜1の直上にもサイドウォールが形成されている。また、スプリットゲート型メモリM1は、半導体基板1S上面のpウエルPW上に形成されたコントロールMISFETとメモリMISFETとで構成されている不揮発性メモリである。コントロールMISFETのゲート電極コントロールゲート電極3は、導電膜として、例えばn型のポリシリコン膜からなり、例えば酸化シリコン膜または酸化ハフニウムHfSiONなどの高誘電率膜high-k膜からなるゲート絶縁膜を介して半導体基板1S上に形成されている。また、メモリMISトFETのゲート電極メモリゲート電極4は、導電膜として、例えばn型のポリシリコン膜からなり、コントロールゲート電極3の一方の側壁にゲート絶縁膜5を介して配置されている。メモリゲート電極4は、コントロールゲート電極3およびpウエルPWとはボトム酸化膜、窒化シリコン膜、トップ酸化膜の積層膜からなるゲート絶縁膜5を介して電気的に分離されている。なお、前記窒化シリコンは、電荷保持膜として作用する。コントロールゲート電極3の近傍のpウエルPWには、メモリセルのドレイン領域およびソース領域として機能するn型拡散層NSが形成されている。スプリットゲート型メモリM1は、コントロールゲート電極3、メモリゲート電極4、ゲート絶縁膜5およびn型拡散層NSにより構成されている。スプリットゲート型メモリM1は、ソースサイド注入方式ソースサイドインジェクション方式と呼ばれるホットエレクトロンによる書き込み動作、またはバンド開トンネリング現象により発生したホットホールを注入するBTBTBandtoBandTunneling消去で行なわれる消去動作を行うことで前記窒化シリコン膜内に電荷を出し入れし、情報の書込みおよび消去を行う不揮発性メモリである。図2に示すように、半導体基板1S上に形成された容量素子C1の下部電極であるポリシリコン膜1の上面にはプラグPL1が接続され、ポリシリコン膜1とその上部の第1層配線L1とを電気的に接続している。容量素子C1の上部電極であるポリシリコン膜2の上面にはプラグPL1およびダミービアDP1が接続されており、プラグPL1はポリシリコン膜2とその上部の第1層配線L1とを電気的に接続し、ダミービアDP1はポリシリコン膜2とその上部のダミー配線D1とを電気的に接続している。なお、ダミービアDP1とプラグPL1とは同一の構造で形成され、同じ径を有する同層の接続部材である。ダミービアDP1およびプラグPL1は同一の製造工程により形成され、主にタングステンWを含んでおり、ダミー配線D1および第1層配線L1は同一の製造工程により形成されたシングルダマシン配線である。ただしダミービアDP1およびダミー配線D1はポリシリコン膜2にのみ接続されており、図1に示すダミー配線D2、D4、ダミービアDP2およびDP4と同じく、電気的に機能せず、半導体装置を構成する回路の動作に寄与しない配線である。なお、ここでは容量素子C1の上部電極であるポリシリコン膜2に接続されたダミービアDP1およびダミー配線D1について説明したが、容量素子C1の下部電極であるポリシリコン膜1に接続されたダミービアおよび第1層配線L1と同層のダミー配線を設けてもよい。また、半導体基板1S上に形成されたスプリットゲート型メモリM1を構成するメモリゲート電極4の上面にはプラグPL1が接続されており、プラグPL1はメモリゲート電極4とその上部の第1層配線L1とを電気的に接続している。コントロールゲート電極3およびメモリゲート電極4は絶縁膜によって半導体基板1Sから絶縁されたフローティング状態にある電極であり、それらの電極に接続された上層配線である第1層配線L1は、半導体装置の製造工程においてフローティング状態となる配線である。メモリゲート電極4に電気的に接続された第1層配線L1の上面には、電気的に機能する接続ビアPL2が接続されているとともに、複数のダミービアDP2が接続されている。このように複数のダミービアを、製造工程においてフローティング状態となる配線の上面に接続して形成することにより、上述したようにより効果的に銅配線の一部消失を防ぐことができる。なお、ここではメモリゲート電極4に接続された配線上にダミービアを接続する構成についで説明したが、同様にコントロールゲート電極3に接続された第1層配線L1と同層の配線上部にダミービアを設けてもよい。また、図示はしていないが、コントロールゲート電極3、メモリゲート電極4、ポリシリコン膜1、2、n型拡散層NSおよびp型拡散層PSのそれぞれの上面には例えばニッケルシリサイドなどからなる金属シリサイド層が形成されており、コントロールゲート電極3、メモリゲート電極4、ポリシリコン膜1、2、n型拡散層NSおよびp型拡散層PSとそれらの上部のプラグPL1との接触抵抗を低減している。ここで、図2に示す容量素子C1に接続されたダミー配線D1のように、タングステンを主に含むプラグダミービアDP1上にシングルダマシン法により形成した銅配線を形成する態様について説明する。ダミー配線D1を形成した目的は、製造工程において、ポリシリコン膜2に蓄積された電荷が高い密度で洗浄水中に移動することに起因する配線抵抗の上昇を防ぐことにある点で、図1に示すダミー配線D2、D4、ダミービアDP2およびDP4と同じである。ただし、シングルダマシン配線であるダミー配線D1を形成しない場合に配線抵抗が上昇することは、ポリシリコン膜2上に接続されたプラグPL1とその上部の第1層配線L1との界面に絶縁膜が形成されることに起因している。図34に比較例として、タングステンを主に含むプラグPL1と、その上部の第1層配線L1との接続部分を拡大した断面図を示す。図34に示すように、チタン/窒化チタン膜からなるバリア導体膜6と、側壁をバリア導体膜6により覆われたタングステン膜7とからなるプラグコンタクトプラグPL1がコンタクト層間絶縁膜CILを貫通して形成されている。また、コンタクト層間絶縁膜CIL上には、例えば窒化シリコン膜からなるエッチングストッパ膜ES1を介して層間絶縁膜IL1が形成されており、層間絶縁膜IL1およびエッチングストッパ膜ES1を貫通する配線溝が形成されている。前記配線溝の内壁および底部にタンタルTaおよびチタンTiなどを含むバリア導体膜8が形成され、前記配線溝を埋め込むようにバリア導体膜8上に銅Cuからなる主導体膜9が形成され、バリア導体膜8および主導体膜9により第1層配線L1が構成されている。プラグPL1の上面は第1層配線L1の下面と接続されている。しかし、プラグPL1の上面は第1層配線L1の下面との界面には、プラグPL1を構成するタングステン膜7が酸化した絶縁膜である酸化タングステン膜が介在している図示しない。プラグPL1と第1層配線L1とは低抵抗で接続していることが重要であるが、この場合、上記のような酸化タングステン膜が形成されているため、配線抵抗が高くなり、半導体装置が正常に動作しなくなる虞がある。このように酸化タングステン膜が形成される現象は、上述した銅配線の部分的消失と同様に、半導体装置の製造工程で行われる純水を用いた洗浄工程において、プラグPL1の下部に接続された導体であって、例えば配線、ゲート電極または容量素子の電極などに帯電した電荷がプラグPL1の上面から洗浄水中に移動した際に、タングステン膜7の上面が酸化されることにより起こる。具体的には、プラグPL1および第1層配線L1を形成する際は、まず、コンタクト層間絶縁膜CILに設けたコンタクトホール内にプラグPL1を形成した後に、プラグPL1上およびコンタクト層間絶縁膜CIL上にエッチングストッパ膜ES1および層間絶縁膜IL1を順次形成する。続いて、エッチングストッパ膜ES1および層間絶縁膜IL1を貫通しプラグPL1の上面を露出する配線溝を形成した後に、純水を用いた洗浄リンス洗浄により半導体基板の上面のエッチング残渣などを除去する。その後、配線溝内にバリア導体膜8および主導体膜9を埋め込み、続いて層間絶縁膜IL1上の余分なバリア導体膜8および主導体膜9を研磨して除去することにより、配線溝内に残ったバリア導体膜8および主導体膜9からなる第1層配線L1を形成する。この場合、プラグPL1およびその下部のフローティング状態にある導体膜に電荷が蓄積し、その後前記導体膜の電荷がプラグPL1の上面を介して高い密度で洗浄水中に移動した際に、タングステン膜7の表面が酸化する現象が起こる。ここで、図35および図36に、比較例として、本発明者らが実験により測定したコンタクトプラグと配線とのコンタクト抵抗の評価結果であるグラフを示す。図35および図36の横幅はコンタクト抵抗の大きさを示しており、縦軸は標準偏差となっている。それぞれの図には、コンタクトプラグの上面をリンス洗浄する際の洗浄水にCO2二酸化炭素を導入して洗浄水の導電率を高めた状態で洗浄を行った場合のグラフと、同様に洗浄水にCO2を導入した上でさらに前記リンス洗浄工程において洗浄水を半導体基板表面に供給ためのノズル放水口を移動させながら洗浄を行った場合のグラフと、前記リンス洗浄水中にCO2を導入せず、ノズルの移動も行わない場合のグラフとを示している。図35は、コンタクトプラグの下面で接する下地配線の面積が1.0μm×1.0μmの場合のグラフであり、下地配線の長さが短く、面積が小さいため、下地配線にチャージアップされる電荷の量が小さく、洗浄水に電荷が流れ出ることによるプラグ上面の酸化生成に起因した配線抵抗の上昇は起こっていない。本来、図35の各グラフに示されるように、コンタクト抵抗は抵抗値のばらつきが少なく、半導体基板のいずれの領域においてもほぼ一定のコンタクト抵抗を示すことが望ましい。この他に、本発明者らは下地配線の面積が10μm×10μmの場合、10μm×50μmの場合、および30μm×100μmの場合についてもコンタクト抵抗のばらつきが生じていないか実験を行ったが、結果は図35のグラフと同様に抵抗値の上昇はなく、良好な結果が得られた。しかし、下地配線の面積が60μm×100μmの場合のグラフである図36のグラフでは、前記リンス洗浄水中にCO2を導入せず、ノズルの移動も行わない場合のグラフにおいて、大きくコンタクト抵抗が上昇し、配線抵抗にばらつきが生じている。この他に、本発明者らは下地配線の面積が100μm×100μmの場合についてもコンタクト抵抗のばらつきが生じていないか実験を行ったが、結果は図36のグラフと同様に抵抗値が大幅に上昇し、抵抗値がばらつくような結果となった。このことから、図36に示すように下地配線の面積が大きくなると、下地配線に溜まる電荷が大きくなるため、下地配線上に接続されたプラグとその上部の配線との間のコンタクト抵抗が高抵抗となる箇所が発生しやすくなることが分かる。また、CO2を導入して洗浄水の導電率を高めた場合、およびノズルから出る洗浄水が半導体基板の一箇所に集中して当たることがないようにした場合には、コンタクト抵抗が高くなるような現象が起こらないことが分かる。このことから、コンタクト抵抗のばらつきが、高抵抗な洗浄水を用いた洗浄プロセスに起因して生じるものであることが分かる。上記のように、製造工程中にフローティング状態となる配線、ゲート電極または容量素子の電極などに接続されたタングステンを含むコンタクトプラグの上部にシングルダマシン配線を形成する場合は、図2に示すように、ポリシリコン膜2に接続されたダミービアDP1およびダミー配線D1を形成することで、製造工程においてプラグPL1の上面から流れ出る電荷の密度を低減することができる。本実施の形態の半導体装置の変形例では、電荷が蓄積されるフローティング状態であるポリシリコン膜2上にプラグPL1を形成するとともにダミービアDP1を形成することで、ポリシリコン膜2から洗浄水中に移動する電荷をプラグPL1およびダミービアDP1に分散させ、プラグPL1の上面に絶縁膜が形成されることに起因する配線抵抗の上昇を防ぐことができる。これにより、半導体装置の信頼性を向上することが可能である。なお、第1層配線L1のようなシングルダマシン配線を形成する層では、ダミー配線D1を形成せず、電気的に機能しない配線としてダミービアDP1のみを形成し、ダミービアDP1の上面は層間絶縁膜IL1または図34に示すエッチングストッパ膜ES1などの絶縁膜により覆う構成とすることが考えられる。しかし、ダミー配線D1を形成しない場合、第1層配線L1を形成するための配線溝を形成してリンス洗浄を行う際に、ダミー配線D1を形成するための配線溝は形成されていないため、ダミービアDP1の上面は露出しておらず、洗浄工程中にプラグから洗浄水中に移動する電荷密度を低減する効果を得ることはできない。したがって、電気的に機能するコンタクトプラグ上に銅を主に含むシングルダマシン配線を形成する半導体装置において、前記コンタクトプラグの同層に電気的に機能しないダミービアを設ける場合、前記ダミービア上に必ずシングルダマシン配線であるダミー配線を配置する必要がある。また、図2ではポリシリコン膜上にタングステンプラグを介して銅配線を形成する場合について説明したが、タングステンプラグの下地の配線はポリシリコン膜に限らず、銅またはアルミニウムを主に含む金属膜などであってもよい。次に、本実施の形態の半導体装置の製造方法について、図3~図30を用いて説明する。図3~図30は図1に示す本実施の形態の半導体装置の製造方法を示す断面図である。なお、本発明は半導体基板上に形成される積層配線に関する発明であるため、ここではMISFETを形成する詳しい工程の説明は省略する。まず、通常の半導体製造技術を使用することにより、図3に示すように、半導体基板1S上にゲート電極G1を有するMISFETQ1、ゲート電極G2を有するMISFETQ2、pウエルPWおよびp型拡散層PSを形成する。なお、p型拡散層PSとn型拡散層NSとを形成する際は、フォトリソグラフィ技術を用いてそれぞれの拡数層を形成するためのイオンの打ち分けを行い、別工程によりp型拡散層PSとn型拡散層NSとを形成する。このとき、ゲート電極G1、G2はいずれもゲート絶縁膜を介して半導体基板1S上に形成されているため、半導体基板1Sとは電気的に絶縁されたフローティング状態となっている。次に、図4に示すように、複数のMISFETQ1、Q2を形成した半導体基板1S上にコンタクト層間絶縁膜CILを形成する。このコンタクト層間絶縁膜CILは、複数のMISFETQ1、Q2を覆うように形成される。具体的に、コンタクト層間絶縁膜CILは、例えば、オゾンとTEOSとを原料に使用した熱CVD法により形成されるオゾンTEOS膜と、このオゾンTEOS膜上に配置され、TEOSを原料に使用したプラズマCVD法により形成されるプラズマTEOS膜との積層膜から形成されている。なお、オゾンTEOS膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。次に、図5に示すように、フォトリソグラフィ技術およびエッチング法を使用することにより、コンタクト層間絶縁膜CILにコンタクトホールCHを形成する。このコンタクトホールCHは、コンタクト層間絶縁膜CILを貫通して、半導体基板1Sに形成されているMISFETQ2のソース領域あるいはドレイン領域であるn型拡散層NSに達するように加工される。なお、図示していない領域では、MISFETQ2のゲート電極G2の上面に達するコンタクトホールも形成されている。MISFETQ1についても、そのゲート電極G1およびソースドレイン領域のそれぞれの上面に達するコンタクトホールCHが形成されるが、ここでは、MISFETQ1のソースドレイン領域に達するコンタクトホールは示していない。また、一部のコンタクトホールCHは、コンタクト層間絶縁膜CILを貫通して、半導体基板1Sに形成されているp型拡散層PSに達するように加工される。次に、図6に示すように、コンタクト層間絶縁膜CILに形成したコンタクトホールCHに金属膜を埋め込むことによりプラグPL1を形成する。具体的には、コンタクトホールCHを形成したコンタクト層間絶縁膜CIL上に、例えば、スパッタリング法を使用してバリア導体膜となるチタン/窒化チタン膜を形成する。そして、チタン/窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールCHの内壁側壁および底面にチタン/窒化チタン膜が形成され、このチタン/窒化チタン膜上にコンタクトホールCHを埋め込むようなタングステン膜が形成される。その後、コンタクト層間絶縁膜CIL上に形成されている不要なチタン/窒化チタン膜およびタングステン膜を、CMPChemicalMechanicalPolishing法で除去する。これにより、コンタクトホールCH内にだけ、チタン/窒化チタン膜とタングステン膜を埋め込んだプラグPL1を形成することができる。MISFETQ1を構成するゲート電極G1、MISFETQ2を構成するn型拡散層NSおよびp型拡散層PSのそれぞれの直上にはプラグPL1が形成される。次に、図7に示すように、プラグPL1を形成したコンタクト層間絶縁膜CIL上に層間絶縁膜IL1を形成する。この層間絶縁膜IL1は、例えばSiOC膜により形成され、例えばプラズマCVD法を使用することにより形成される。そして、図8に示すように、フォトリソグラフィ技術およびエッチング法を使用することにより、層間絶縁膜IL1に配線溝WD1を形成する。この配線溝WD1は、SiOC膜からなる層間絶縁膜IL1を貫通して底面がコンタクト層間絶縁膜CILに達するように形成される。これにより、配線溝WD1の底部でプラグPL1の表面が露出することになる。その後、配線溝WD1を形成したエッチング工程により基板上に残った残渣および塵埃などを除去するために半導体基板1Sの主面を薬液に晒した後、純水超純水を用いた洗浄リンス洗浄を行うことにより、配線溝WD1の内側などに残った残渣を取り除く。その後、図9に示すように、配線溝WD1を形成した層間絶縁膜IL1上にバリア導体膜銅拡散防止膜図示しないを形成する。具体的に、バリア導体膜は、タンタルTa、チタンTi、ルテニウムRu、タングステンW、マンガンMnおよびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。続いて、配線溝WD1の内部および層間絶縁膜IL1上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Cu1を形成する。この銅膜Cu1は、配線溝WD1を埋め込むように形成される。この銅膜Cu1は、例えば、銅を主体とする膜から形成される。なお、ここでは銅膜Cu1を電解メッキ法を用いて形成しているが、CVD法を用いて銅膜Cu1を形成しても構わない。次に、図10に示すように、層間絶縁膜IL1上に形成された不要なバリア導体膜および銅膜Cu1をCMP法で除去する。これにより、配線溝WD1内にバリア導体膜および銅膜Cu1を埋め込んだ第1層配線L1を含む層第1ファイン層を形成することができる。すなわち、プラグPL1の直上には銅膜Cu1を含む第1層配線L1が形成される。その後、第1層配線L1を形成した層間絶縁膜IL1の表面に対してアンモニアプラズマ処理を実施して、第1層配線L1の表面および層間絶縁膜IL1の表面を洗浄する。続いて、図11に示すように、第1層配線L1を形成した層間絶縁膜IL1上にバリア絶縁膜BI1を形成する。このバリア絶縁膜BI1は、例えば、SiCN膜とSiOC膜の積層膜から構成され、例えば、この積層膜はCVD法により形成することができる。そして、バリア絶縁膜BI1上に層間絶縁膜IL2を形成する。さらに、層間絶縁膜IL2上にCMP保護膜CMP1を形成する。続いて、図12に示すように、CMP保護膜CMP1上にフォトレジスト膜PR1を形成する。そして、このフォトレジスト膜PR1に対して、露光現像処理を施すことにより、フォトレジスト膜PR1をパターニングする。パターニングは、ビアホールを形成する領域を開口するように行なわれる。その後、パターニングしたフォトレジスト膜PR1をマスクにして、CMP保護膜CMP1および層間絶縁膜IL2をエッチングする。これにより、CMP保護膜CMP1および層間絶縁膜IL2を貫通して、バリア絶縁膜BI1を露出するビアホールV1、V1dを形成することができる。このようにバリア絶縁膜BI1は、エッチングの際にエッチングストッパとして機能する。ここで、ゲート電極G1に電気的に接続されている第1層配線L1の直上には、少なくとも2以上のビアホールを形成する。つまり、ゲート電極G1に電気的に接続されている第1層配線L1の直上に、電気的に機能させる接続ビアを埋め込むためのビアホールV1と、電気的に機能しないダミービアを埋め込むためのビアホールV1dとを形成する。なお、半導体基板1Sの主面に形成されたn型拡散層NSまたはp型拡散層PSに電気的に接続された第1層配線L1のそれぞれの直上に開口するビアホールは一つのみであってもよい。半導体基板1Sの主面に形成されたn型拡散層NSまたはp型拡散層PSに電気的に接続されている第1層配線L1の上部には、ビアホールV1は形成するが、ダミービアを埋め込むためのビアホールV1dは形成しない。次に、図13に示すように、パターニングしたフォトレジスト膜PR1をプラズマアッシング処理により除去した後、半導体基板1Sの主面を洗浄する。この洗浄工程は、ビアホールV1、V1dを形成する際の加工により生じた残渣などを取り除くために、薬液および洗浄水を用いて行う。前記洗浄工程では半導体ウエハを薬液に晒した後、半導体ウエハに残る薬液を除去するために洗浄水純水などで半導体ウエハを洗浄する。半導体基板1Sは円盤状の半導体ウエハにノッチまたはオリエンテーションフラットなどを設けたものであり、洗浄水を用いた洗浄では、例えば、円形の半導体ウエハの中心から、半導体基板1Sに対して垂直な方向に延在する線を軸として半導体ウエハを回転させ、回転中の半導体ウエハの軸方向から半導体ウエハの中心に洗浄水を供給することにより半導体ウエハ全体を洗浄する。つまり、回転する半導体ウエハの中央にノズルから水を落とすことにより洗浄を行う。この後の工程においても、例えばエッチングを行った後などには半導体ウエハの洗浄を行い、その際には上記の洗浄工程と同様の方法を用いる。なお、配線に帯電する電荷の量は、ノズルから水が落とされる半導体ウエハの中心部ほど大きくなる傾向がある。したがって、半導体ウエハの中心部は半導体ウエハの端部に比べて配線の一部消失などに起因した配線抵抗の上昇が起こりやすい。その後、CMP保護膜CMP1上にフォトレジスト膜PR2を形成しこのフォトレジスト膜PR2に対して露光現像処理を施すことにより、フォトレジスト膜PR2をパターニングする。フォトレジスト膜PR2のパターニングは、配線溝を形成する領域を開口するように行なわれる。その後、図14に示すように、パターニングしたフォトレジスト膜PR2をマスクとした異方性エッチングにより、CMP保護膜CMP1をエッチングする。そして、パターニングしたフォトレジスト膜PR2をプラズマアッシング処理により除去した後、半導体基板1Sの主面を洗浄する。続いて、図15に示すように、エッチバック法により、ビアホールV1、V1dの底部に露出するバリア絶縁膜BI1を除去する。これにより、ビアホールV1、V1dの底部に第1層配線L1の表面が露出することになる。このときのエッチバック工程により、パターニングされたCMP保護膜CMP1から露出している層間絶縁膜IL2の一部もエッチングされて配線溝WD2が形成される。このように、ビアホールV1、V1dおよび配線溝WD2を開口して第1層配線L1の上面を露出させた後、純水を用いたリンス洗浄を行い、半導体基板1Sの主面を洗浄し、半導体基板1Sの表面に残るエッチング残渣などを除去する。この洗浄工程を行う時点では、ゲート電極G1に接続された第1層配線L1は半導体基板1Sと絶縁され、フローティング状態となっている。次に、図16に示すように、配線溝WD2、ビアホールV1およびV1dを形成した層間絶縁膜IL2上およびCMP保護膜CMP1上にバリア導体膜図示しないを形成する。続いて、配線溝WD2の内部およびCMP保護膜CMP1上に形成された前記バリア導体膜上に、例えば、薄い銅膜からなるシード膜図示しないをスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Cu2を形成する。この銅膜Cu2は、配線溝WD2を埋め込むように形成される。この銅膜Cu2は、例えば、銅を主体とする膜から形成される。続いて、図17に示すように、CMP保護膜CMP1上に形成されている不要なバリア導体膜および銅膜Cu2をCMP法で除去する。これにより層間絶縁膜IL2を露出させ、配線溝WD2内にバリア導体膜および銅膜Cu2を埋め込んだ第2層配線L2とダミー配線D2とを形成する。また、同工程により、ビアホールV1内にバリア導体膜および銅膜Cu2を埋め込んだ接続ビアPL2と、ビアホールV1d内にバリア導体膜および銅膜Cu2を埋め込んだダミービアDP2とを形成することができる。接続ビアPL2は第1層配線L1の上面に接して形成され、第2層配線L2は接続ビアPL2上に接続ビアPL2と一体となって配線溝WD2内に形成される。ダミービアDP2はゲート電極G1に接続された第1層配線L1の上面に接して形成され、ダミー配線D2はダミービアDP2上にダミービアDP2と一体となって配線溝WD2内に形成される。CMP保護膜CMP1は、このときのCMP法による研磨圧力やスクラッチダメージから、製造工程中の半導体装置を保護するために設けられている。なお、本実施の形態では図12~図17を用いて説明したように、第2層配線L2、接続ビアPL2、ダミー配線D2およびダミービアDP2を形成する工程では層間絶縁膜IL2にビアホールV1、Vlaを形成してから配線溝WD2を形成するビアファーストの製法を用いているが、層間絶縁膜IL2に配線溝WD2を形成してからビアホールV1、VIaを形成するトレンチファーストの製法を用いても構わない。その後、図18に示すように、第2層配線L2およびダミー配線D2を形成した層間絶縁膜IL2の表面に対してアンモニアプラズマ処理を実施して、第2層配線L2の表面および層間絶縁膜IL2の表面を洗浄する。続いて、第2層配線L2およびダミー配線D2を形成した層間絶縁膜IL2上にバリア絶縁膜BI2を形成する。このバリア絶縁膜BI2は、例えば、SiCN膜とSiOC膜との積層膜から構成され、例えば、この積層膜はCVD法により形成することができる。このような製造工程を繰り返すことにより、接続ビアPL2~PL5、PL2~PL5、第3層配線L3~第5層配線L5を形成する。これにより、第2層配線L2~第5層配線L5を含む第2ファイン層を形成することができる。ここで、第2層配線L2の上部には第3層配線L3を形成し、第3層配線L3とその直下の第2層配線L2とは、接続ビアPL2と同様の方法で形成された接続ビアPL3により接続されている。つまり、第2層配線L2は他の配線と接続され、半導体装置の完成後に、半導体装置の回路として電気的に機能する配線である。これに対し、ダミー配線D2はその上部の配線とは接続されておらず、ダミー配線D2がビアを介して接続されているのは第1層配線L1のみである。したがって、ダミービアDP2の直上の層間絶縁膜IL3にはダミービアDP2の上面を露出するようなビアホールは形成しないため、ダミー配線D2の上部に接続ビアを介して電気的に機能する配線を接続させることはない。つまり、ダミー配線D2およびダミービアDP2は電気的に機能しない配線である。また、図18に示すように、第3層配線L3を含む層では、第3層配線L3を形成する工程により、第3層配線L3同様の構造を有する第3層配線L3aを設ける。第3層配線L3aは第2層配線L2とその上層配線とを接続する接続ビアPL3が形成されていない領域に形成された配線であるため、第3層配線L3aの下面は接続ビアと接していない。このため、半導体基板1Sと接続された第4層配線L4と第3層配線L3とが、第3層配線L3上の接続ビアPL4を介して接続されるまでは、第3層配線L3aは他の配線または半導体基板1Sなどと絶縁されたフローティング状態となる。また、図18に示すように、第3層配線L3aの上面には、接続ビアPL4の他にダミービアDP4を形成し、ダミービアDP4の上部にはダミー配線D4を形成する。ダミービアDP4およびダミー配線D4は、ダミービアDP2およびダミー配線D2と同様の工程で形成された配線であり、ダミービアDP2およびダミー配線D2と同様に電気的に機能しない配線として設けるものである。したがって、ダミー配線D4はその上部の電気的に機能する配線とは接続されていない。続いて、第2ファイン層上にセミグローバル層を形成する工程について説明する。図19に示すように、第5層配線L5を形成した層間絶縁膜IL5上の表面に対してアンモニアプラズマ処理を実施して、第5層配線L5の表面および層間絶縁膜IL5の表面を洗浄する。続いて、第5層配線L5を形成した層間絶縁膜IL5上にバリア絶縁膜BI5を形成する。このバリア絶縁膜BI5は、例えば、SiCN膜とSiOC膜との積層膜から構成され、例えば、この積層膜はCVD法により形成することができる。その後、バリア絶縁膜BI5上に層間絶縁膜IL6を形成する。この層間絶縁膜IL6は、例えば、SiOC膜から形成され、例えば、プラズマCVD法を使用することにより形成される。次に、図20に示すように、フォトリソグラフィ技術およびエッチング法を使用することにより、層間絶縁膜IL6に配線溝WD4およびビアホールV3を形成する。このビアホールV3は、SiOC膜からなる層間絶縁膜IL6を貫通して底面が第5層配線L5に達するように形成される。これにより、ビアホールV3の底部で第5層配線L5の表面が露出することになる。次に、図21に示すように、配線溝WD4およびビアホールV3を形成した層間絶縁膜IL6上に銅拡散防止膜であるバリア導体膜図示しないを形成する。具体的に、バリア導体膜は、タンタルTa、チタンTi、ルテニウムRu、タングステンW、マンガンMnおよびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。続いて、配線溝WD4とビアホールV3の内部および層間絶縁膜IL6上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Cu3を形成する。この銅膜Cu3は、配線溝WD4およびビアホールV3を埋め込むように形成される。この銅膜Cu3は、例えば、銅を主体とする膜から形成される。次に、図22に示すように、層間絶縁膜IL6上に形成された不要なバリア導体膜および銅膜Cu3をCMP法で除去する。これにより、配線溝WD4内にバリア導体膜および銅膜Cu3を埋め込んだ第6層配線L6と、ビアホールV3内にバリア導体膜および銅膜Cu3を埋め込んだ接続ビアPL6とを形成することができる。接続ビアPL6は第5層配線L5の上面に接して形成され、第6層配線L6は接続ビアPL6上に接続ビアPL6と一体となって形成される。以上のようにして、第6層配線L6を形成することができる。このような製造工程を繰り返すことにより、図23に示すような第7層配線L7も形成する。これにより、接続ビアPL6、PL7、第6層配線L6および第7層配線L7を含むセミグローバル層を形成することができる。続いて、セミグローバル層上にグローバル層を形成する工程について説明する。図24に示すように、第7層配線L7を形成した層間絶縁膜IL7の表面に対してアンモニアプラズマ処理を実施して、第7層配線L7の表面および層間絶縁膜IL7の表面を洗浄する。続いて、第7層配線L7を形成した層間絶縁膜IL7上にバリア絶縁膜BI7aを形成する。このバリア絶縁膜BI7aは、例えば、SiCN膜とSiOC膜の積層膜から構成され、例えば、この積層膜はCVD法により形成することができる。次に、バリア絶縁膜BI7a上に層間絶縁膜IL8aを形成する。この層間絶縁膜IL8aは、例えば、TEOS膜または酸化シリコン膜などから形成され、例えば、プラズマCVD法を使用することにより形成される。さらに、層間絶縁膜IL8a上に、エッチングストップ絶縁膜BI7bを形成し、このエッチングストップ絶縁膜BI7b上に層間絶縁膜IL8bを形成する。このエッチングストップ絶縁膜BI7bは、例えば、SiCN膜から形成され、例えば、この積層膜はCVD法により形成することができる。また、この層間絶縁膜IL8bは、例えば、TEOS膜または酸化シリコン膜などから形成され、例えば、プラズマCVD法を使用することにより形成される。次に、図25に示すように、フォトリソグラフィ技術およびエッチング法を使用することにより、層間絶縁膜IL8bおよびエッチングストップ絶縁膜BI7bに配線溝WD5を形成し、かつ、層間絶縁膜IL8aおよびバリア絶縁膜BI7aにビアホールV4を形成する。このビアホールV4は、TEOS膜または酸化シリコン膜などからなる層間絶縁膜IL8aを貫通して底面が第7層配線L7に達するように形成される。これにより、ビアホールV4の底部で第7層配線L7の表面が露出することになる。その後、図26に示すように、配線溝WD5を形成した層間絶縁膜IL8b上およびビアホールV4を形成した層間絶縁膜IL8a上に銅拡散防止膜であるバリア導体膜図示しないを形成する。具体的に、バリア導体膜は、タンタルTa、チタンTi、ルテニウムRu、タングステンW、マンガンMnおよびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。続いて、配線溝WD5とビアホールV4の内部および層間絶縁膜IL8b上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Cu4を形成する。この銅膜Cu4は、配線溝WD5およびビアホールV4を埋め込むように形成される。この銅膜Cu4は、例えば、銅を主体とする膜から形成される。次に、図27に示すように、層間絶縁膜IL8b上に形成された不要なバリア導体膜および銅膜Cu4をCMP法で除去する。これにより、配線溝WD5内にバリア導体膜および銅膜Cu4を埋め込んだ第8層配線L8と、ビアホールV4内にバリア導体膜および銅膜Cu4を埋め込んだ接続ビアPL8とを形成することができる。接続ビアPL8は第7層配線L7の上面に接して形成され、第8層配線L8は接続ビアPL8上に接続ビアPL8と一体となって形成される。以上のようにして、第8層配線L8を形成することができる。これにより、第8層配線L8を含むグローバル層を形成することができる。次に、図28に示すように、第8層配線L8を形成した層間絶縁膜IL8b上にバリア絶縁膜BI8を形成し、このバリア絶縁膜BI8上に層間絶縁膜IL9を形成する。このバリア絶縁膜BI8は、例えば、SiCN膜とSiOC膜の積層膜から構成され、例えば、この積層膜はCVD法により形成することができる。また、層間絶縁膜IL9は、例えば、TEOS膜または酸化シリコン膜などから形成され、例えば、プラズマCVD法を使用することにより形成される。そして、この層間絶縁膜IL9およびバリア絶縁膜BI8を貫通するビアホールを形成する。次に、ビアホールの側壁と底面、および層間絶縁膜IL9上にチタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を順次積層した積層膜を形成し、この積層膜をパターニングすることにより、接続ビアPL9と最上層配線である第9層配線L9とを形成する。接続ビアPL9は第8層配線L8の上面に接して形成され、第9層配線L9は接続ビアPL9の上面に接して形成される。次に、図29に示すように、第9層配線L9を形成した層間絶縁膜IL9上に表面保護膜となるパッシベーション膜PASを形成する。このパッシベーション膜PASは、例えば、酸化シリコン膜とこの酸化シリコン膜上に配置された窒化シリコン膜から形成され、例えば、CVD法により形成することができる。その後、フォトリソグラフィ技術およびエッチング法を使用することにより、パッシベーション膜PASに開目部を形成して、第9層配線L9の一部を露出してパッドPDを形成する。なお、図示していない領域では、第9層配線L9の上面も露出され、パッドが形成されている。次に、図30に示すように、パッドPDが露出したパッシベーション膜PAS上にポリイミド膜PIを形成する。そして、このポリイミド膜PIをパターニングすることにより、パッドPDを露出させる。以上のようにして、半導体基板1S上に形成された拡散層に接続された多層配線を形成することで、図1および図2に示す本実施の形態の半導体装置が完成する。本実施の形態の半導体装置は、第1層配線L1または第3層配線L3のように、半導体装置が完成した時点では半導体基板1Sなどと接続されてフローティング状態となっていない配線であっても、製造工程において半導体基板1Sなどと絶縁されていると当該配線が高抵抗化する虞があるため、これを防ぐ目的で当該配線上に電気的に機能しないダミービアおよびダミー配線を設けているものである。図15を用いて説明したように、第1層配線L1の上面を露出するビアホールV1および配線溝WD2を開口し、続いて純水を用いたリンス洗浄を行う時点では、ゲート電極G1に接続された第1層配線L1はフローティング状態となっている。ダミービアDP2およびダミー配線D2を設けない場合、第1層配線L1に帯電した電荷が洗浄水中に移動する際、接続ビアPL2図17参照を形成するためのビアホールV1の底部に電荷が集中し、層間絶縁膜IL2から露出している第1層配線L1中の銅が洗浄水中に溶け出す虞がある。この場合、銅が溶け出した第1層配線L1と接続ビアPL2との間にはボイドなどの高抵抗領域が形成されることになり、その結果、半導体装置が正常に動作しなくなるか、または半導体装置の性能にばらつきが生じるなどの問題が起こるため、半導体装置の信頼性が低下する。同様に、図30に示す第3層配線L3aは、製造工程の途中まで半導体基板1Sまたは他の配線などから絶縁された状態となる。したがって半導体装置の完成後は、第3層配線L3aの下面に接続ビアは接しておらず、また、第3層配線L3aの側面には他の配線または半導体基板1Sと第3層配線L3aとを電気的に接続するような導体膜は形成されておらず、第3層配線L3aの上面のみに電気的に機能する導体接続ビアが接続された状態となる。つまり、図30に示す完成した半導体装置では、第3層配線L3aの側面および下面は絶縁膜により覆われている。製造工程中における、第3層配線L3aの上面を露出するビアホールおよび配線溝を形成した後のリンス洗浄工程では、ドライエッチングなどにより第3層配線L3aに溜まった電荷がビアホールの底部の第3層配線L3aに集中して流れることで、ビアホールの底部に露出した第3層配線L3aの一部が消失する虞がある。しかし本実施の形態では、第1層配線L1上のダミービアDP2およびダミー配線D2と同様に、第3層配線L3a上にダミービアDP4およびダミー配線D4を設けている。これにより、第3層配線L3a上に開口するビアホールの数を増やして電荷の集中を避けることで第3層配線L3aの一部消失を防ぎ、第1層配線L1上にダミービアDP2およびダミー配線D2を形成した効果と同様の効果を得ることができる。本実施の形態では、電気的に機能しないダミービアおよびダミー配線を形成し、製造工程中にフローティング状態となる銅配線の上部に開口されるビアホールの数を増やすことで、前記ビアホールおよび配線溝の形成後に行うリンス洗浄工程において前記銅配線に耐電する電荷が洗浄水中に流れ出す際のビアホール毎の電荷密度を低減し、銅配線の一部が溶け出して配線が高抵抗化することを防ぐことを可能としている。これにより、半導体装置の回路の高抵抗化を防ぎ、半導体装置の信頼性を向上させることができる。なお、本実施の形態ではダミー配線の上面に接続されるようなプラグおよび配線を設けない例について説明したが、例えば図1に示すダミー配線D2の上部に、電気的に機能しない上層ダミービアおよび上層ダミー配線をさらに形成し、ダミー配線D2に接続させても構わない。これにより、ダミー配線D2が接続された第1層配線L1の直上の第2層配線L2上に接続ビアPL3を埋め込むためのビアホールを形成した際、ダミー配線D2上にも前記上層ダミービアを形成するためのビアホールが形成されるため、その後の洗浄工程においても依然フローティング状態にある第2層配線L2を構成する銅が溶け出すなどして高抵抗化することを防ぐことができる。また、図2に示すダミービアDP1およびダミー配線D1のように、半導体基板1Sの主面に絶縁膜を介して形成された、フローティング状態にあるポリシリコン膜等に直接ダミービアおよびダミー配線を形成してもよい。図2に示す半導体装置、半導体基板1Sの主面に容量素子C1およびスプリットゲート型メモリM1を形成する点以外は図3~図30を用いて説明した製造工程とほぼ同様の工程により形成することができるため、製造工程の説明は省略する。ただし、ダミービアDP1およびダミー配線D1は、銅配線の一部消失に起因する配線高抵抗化を防ぐのではなく、図2を用いて説明したように、第1層配線L1を形成するための配線溝の形成後のリンス洗浄により、大きな電荷がタングステンを含むプラグPL1に集中して流れることで、プラグPL1の上面に酸化膜が形成されることを防ぐ目的で形成するものである。このようにダミービアDP1およびダミー配線D1を形成することにより、フローティング状態にあるポリシリコン膜上にタングステンを含むプラグを介して銅配線を形成する際に、ポリシリコン膜中に帯電した電荷が前記プラグに集中して移動することを防ぎ、前記プラグの上面に酸化タングステン膜が形成されて半導体装置中の回路の配線抵抗が上昇することを防ぐことができる。これにより、半導体基板の性能のばらつきを抑え、半導体装置の信頼性を向上させることができる。実施の形態2前記実施の形態1では、第1ファイン層、セミグローバル層およびグローバル層のように、ポリシリコン膜などの上にタングステンを含むプラグを介して銅配線を形成する場合、または銅配線上に銅を主に含む接続ビアを介して銅配線を形成する場合についで説明した。つまり、前記実施の形態1で説明したダミービアおよびダミー配線は、半導体基板の主面上に絶縁膜を介して形成されたポリシリコン膜上に接して形成するか、またはその上層の銅配線の上面に接して形成するものであり、積層半導体装置の中間層または下層の配線などが高抵抗化することを防ぐために設けるものである。これに対して、本実施の形態は、銅などの導体からなる配線上に銅からなる接続ビアを介してアルミニウムA1を主に含むアルミニウム配線を形成する場合に、前記アルミニウム配線の下部に接続ビアを介して形成された配線上にダミービアを設け、接続ビアなどの配線が高抵抗化することを防ぐものである。図31に、本実施の形態の半導体装置の断面図を示す。図31は、図1と対応する箇所における半導体装置の断面図であり、図31に示す半導体装置は図1に示す半導体装置とほぼ同様の構造を有している。ただし第8層配線L8の上部に、第9層配線L9と第8層配線とを電気的に接続するための接続ビアPL9の他に、第9層配線L9と接続されていないビアであって、半導体層装置内において電気的に機能しないダミービアDP9が形成されている点で、本実施の形態の半導体装置は前記実施の形態1で説明した半導体装置と異なる。なお、ダミービアDP9の上面には、ダミー配線は形成されておらず、電気的に機能する配線も形成されていない。また、第9層配線L9上には第9層配線L9の上面を露出する開口部が形成され、露出している領域の第9層配線L9をパッドとして用いる構造となっているが、当該開口部は図示していない他の領域に設けられているものとする。半導体装置の製造工程において、図31に示す第8層配線L8のような上層の配線であっても、形成された時点では半導体基板などと絶縁されたフローティング状態である場合がある。その場合、図33を用いて説明したように、銅配線上に接続ビアを形成するためのビアホールを開口するドライエッチングなどにより前記銅配線および前記配線に接続された配線に電荷が溜まり、その電荷が前記ビアホールに集中して高い密度で洗浄水中に移動することで、前記銅配線の一部が消失するなどして配線の抵抗値が高くなる問題がある。これに対し、本実施の形態の半導体装置では、ダミービアDP9を形成することにより、半導体装置の製造工程中に第8層配線L8の上部に開口するビアホールの数を増やし、前記ビアホール開口後の洗浄工程において第8層配線L8から洗浄水中に移動する電荷の密度を、ダミービアDP9を埋め込むためのビアホールに分散させることができる。これにより、一部のビアホールから露出する第8層配線L8の上面に電荷が集中することを防ぎ、第8層配線L8を構成する銅が洗浄水中に溶け出すことを防ぐことができるので、前記実施の形態1と同様に、配線の部分的な消失を防ぐことができる。また、同様の理由により、配線と接続ビアとの界面に酸化膜が形成され、配線が高抵抗になることを防ぐことができる。したがって、半導体装置の信頼性を向上することができる。また、半導体装置の配線抵抗のばらつきの発生を抑えることが可能となる。なお、図31に示すダミービアDP9の上部には図1に示すダミービアDP2、DP4および図2に示すダミービアDP1のように、ダミービアの上部にダミー配線を形成する必要はない。これは、ダミービアDP9の同層の接続ビアPL9の上部に形成する配線がダマシン法で形成される銅配線ではなく、アルミニウム配線であることに起因する。前記実施の形態1で図2を用いて説明したように、例えばプラグPL1上およびダミービアDP1上にはシングルダマシン法で形成された銅を含む第1層配線L1およびダミー配線D1をそれぞれ設けているが、図31に示すダミービアDP9上に形成される配線は、スパッタリング法などで半導体基板1S上の全面にアルミニウム膜を形成した後に、当該アルミニウム膜をパターニングすることで形成する配線である。このため、ダミービアDP9上の絶縁膜を一部除去してダミービアDP9の上面を露出し、配線溝を形成するような加工は行わないため、ビアの上面のみを露出させてリンス洗浄を行うことがない。したがって、ダミービアDP9の上部には、ダミー配線を設けなくても構わない。ただし、図32に示すように、ダミービアDP9上にダミー配線D9を形成すれば、より安定してアルミニウム配線の加工を行うことができる。なお、図32は本実施の形態の半導体装置の変形例を示す断面図であり、ダミービアDP9上にダミー配線D9が形成されている点で図31に示す半導体装置と構造が異なる。つまり、ダミービアDP9上にダミー配線D9を形成した場合、ダミービアDP9およびダミー配線D9からなる構造を、電気的に機能する接続ビアPL9および第9層配線L9からなる構造と同じ構造とすることができるので、ビアおよび配線の構造を揃えることで確実にダミービアを形成することができる。例えば、ダミー配線D9を形成しない場合には、第9層配線L9をエッチング法によりパターニングして形成する工程において、ダミービアDP9の上面の一部もエッチングエ程により除去されてしまう虞がある。この場合、製造工程中または完成後の半導体装置の表面の平坦性が損なわれる場合がある他、意図せずダミービアDP9の上部を削ることになり、予期せぬエッチング残渣が生じる可能性がある。このように、他の電気的に機能する接続ビアおよび配線と異なる構造を有するビアを形成することは、残渣の発生などの予期せぬ問題が生じる原因となるため、ダミービアDP9上にダミー配線D9を形成することで配線構造を揃えてもよい。また、ダミービアDP9を複数形成すれば、電荷が通る箇所をより多く設けることができるため、効果的に配線抵抗の増加を防ぐことができる。ただし、前記実施の形態1で説明したように、ダミービアDP9の径はダミービアDP9と同層の接続ビアPL9と同じ大きさで形成することで、同層の配線の規格を合わせてビアを形成することが重要である。以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。