"基板の一方の側に前記基板面と並行に第1半導体層、p形の第2半導体層、n形の第3半導体層、及びn形の第4半導体層とp形の第5半導体層のうち少なくとも一方の層が積層された半導体装置であって、前記第1半導体層は、前記第2半導体層と前記第3半導体層との間に配置され、不純物濃度が前記第2半導体層及び前記第3半導体層より低濃度であり、前記第4半導体層は、前記第1半導体層と前記第2半導体層との間に配置され、バンドギャップが前記第1半導体層より大きく、前記第5半導体層は、前記第1半導体層と前記第3半導体層との間に配置され、バンドギャップが前記第1半導体層より大きく、前記第2半導体層が前記第3半導体層より前記基板から離れている場合、前記第4半導体層を必須とし、前記第2半導体層の外周が前記第4半導体層の外周より内側にあり、前記第3半導体層が前記第2半導体層より前記基板から離れている場合、前記第5半導体層を必須とし、前記第3半導体層の外周が前記第5半導体層の外周より内側にあることを特徴とする半導体装置。前記第2半導体層が前記第3半導体層より前記基板から離れている場合、前記第2半導体層と前記第4半導体層との間に逆バイアスが印加されたとき、前記第4半導体層で0.2V以上1.0V以下の電位差が発生することを特徴とする請求項1に記載の半導体装置。前記第3半導体層が前記第2半導体層より前記基板から離れている場合、前記第3半導体層と前記第5半導体層との間に逆バイアスが印加されたとき、前記第5半導体層で0.2V以上1.0V以下の電位差が発生することを特徴とする請求項1に記載の半導体装置。前記第2半導体層が前記第3半導体層より前記基板から離れている場合、前記第2半導体層の前記第4半導体層と反対側に隣接するn形の第6半導体層をさらに備えることを特徴とする請求項1又は2に記載の半導体装置。前記第3半導体層が前記第2半導体層より前記基板から離れている場合、前記第3半導体層の前記第5半導体層と反対側に隣接するp形の第7半導体層をさらに備えることを特徴とする請求項1又は3に記載の半導体装置。上述のように、InGaAsなどのバンドギャップの小さな半導体材料のpn接合が様々な電子デバイスや光デバイスに用いられている。しかし、高速動作を目的としたデバイスにおいては、図8のフォトダイオードや上述した電界吸収形光変調器のような構造としても、リーク電流の発生を抑制することは次の理由により困難である。1つの理由はデバイスサイズである。フォトダイオードをアレイ状に高密度に配置しようとする場合、メササイズが制限される。すなわち、図8の中間部メサの側面近傍B-B’断面では、下部メサによりInGaAs側面に及ぶ電気力線は減少するが下部メサのサイズに応じて電位降下が残留図9Bすることになる。フォトダイオードをアレイ状に高密度に配置しようとすれば、フォトダイオードを近接させるため下部メサのサイズが制限され、InGaAs表面に起因するリーク電流を完全に抑制することが困難になる。他の理由はデバイスのシリーズ抵抗である。デバイスの高速動作のためにはシリーズ抵抗を低減することが必要である。図8のようにp形InPコンタクト層605を上部にn形InPコンタクト層602を下部に配置した構造では、中間部メサのサイズがシリーズ抵抗に影響することは少ない。しかし、特許文献1の反転形フォトダイオードは、下部がp形InPコンタクト層である。p形InPコンタクト層のホール移動度が小さいため、p形InPコンタクト層のサイズが大きくなるとシリーズ抵抗が増大することになる。高速動作をさせるためシリーズ抵抗を低減しようとすれば、p形InPコンタクト層のサイズを小さくしなければならず、InGaAs表面に起因するリーク電流を抑制することが困難になる。さらに、高速動作を目的とした電界吸収形光変調器では次のような理由もある。電界吸収形光変調器はリッジ形の光導波路を構成することが多く、上部クラッド図8の605相当となるリッジの下部に、InGaAsを含むコア層領域が図8の603部分の内部に配置される。このような構造は、コアのpn接合のメサ側面に電位降下が残留し、リーク電流の発生やデバイスの劣化の原因となる。上に述べたように、高速動作を目的としたデバイス構成では、デバイスのサイズやシリーズ抵抗の観点からリーク電流の発生を抑制することが困難という課題があった。そこで、前記課題を解決するために、本発明は、デバイスサイズの縮小、シリーズ抵抗の低減、及びリーク電流の抑制を可能とする半導体装置を提供することを目的とする。上記目的を達成するために、本発明に係る半導体装置は、中間部メサの上に中間部メサより小さい上部メサを配置しており、中間部メサの上面を被うようにノンドープの半導体層を配置することとした。なお、本明細書では、半導体層の積層方向を縦方向、基板表面に平行な方向を横方向と記載する場合がある。また、基板に近い層を下の層、遠い層を上の層と記載することがある。具体的には、本発明に係る半導体装置は、基板の一方の側に前記基板面と並行に第1半導体層、p形の第2半導体層、n形の第3半導体層、及びn形の第4半導体層とp形の第5半導体層のうち少なくとも一方の層が積層された半導体装置であって、前記第1半導体層は、前記第2半導体層と前記第3半導体層との間に配置され、不純物濃度が前記第2半導体層及び前記第3半導体層より低濃度であり、前記第4半導体層は、前記第1半導体層と前記第2半導体層との間に配置され、バンドギャップが前記第1半導体層より大きく、前記第5半導体層は、前記第1半導体層と前記第3半導体層との間に配置され、バンドギャップが前記第1半導体層より大きく、前記第2半導体層が前記第3半導体層より前記基板から離れている場合、前記第4半導体層を必須とし、前記第2半導体層の外周が前記第4半導体層の外周より内側にあり、前記第3半導体層が前記第2半導体層より前記基板から離れている場合、前記第5半導体層を必須とし、前記第3半導体層の外周が前記第5半導体層の外周より内側にあることを特徴とする。ノンドープの第4半導体層又は第5半導体層を挿入し、第4半導体層又は第5半導体層に電位差を発生させる。この電位差の発生により中間部メサの側面に電圧が発生しないため、リーク電流を抑制することができる。このため、デバイスの横方向サイズを縮小でき、さらにこの縮小によりシリーズ抵抗も低減できる。従って、本発明は、デバイスサイズの縮小、シリーズ抵抗の低減、及びリーク電流の抑制を可能とする半導体装置を提供することができる。本発明に係る半導体装置は、前記第2半導体層が前記第3半導体層より前記基板から離れている場合、前記第2半導体層と前記第4半導体層との間に逆バイアスが印加されたとき、前記第4半導体層で0.2V以上1.0V以下の電位差が発生することを特徴とする。また、本発明に係る半導体装置は、前記第3半導体層が前記第2半導体層より前記基板から離れている場合、前記第3半導体層と前記第5半導体層との間に逆バイアスが印加されたとき、前記第5半導体層で0.2V以上1.0V以下の電位差が発生することを特徴とする。発生する電位差が前記範囲より大きいとデバイス動作を維持できる最小バイアス電圧が上昇することになる。一方、発生する電位差が前記範囲より小さいとリーク電流の抑制が不完全となる。本発明に係る半導体装置は、前記第2半導体層が前記第3半導体層より前記基板から離れている場合、前記第2半導体層の前記第4半導体層と反対側に隣接するn形の第6半導体層をさらに備えることを特徴とする。この構造の半導体装置は、NPNトランジスタとすることができる。本発明に係る半導体装置は、前記第3半導体層が前記第2半導体層より前記基板から離れている場合、前記第3半導体層の前記第5半導体層と反対側に隣接するp形の第7半導体層をさらに備えることを特徴とする。この構造の半導体装置は、PNPトランジスタとすることができる。本発明は、デバイスサイズの縮小、シリーズ抵抗の低減、及びリーク電流の抑制を可能とする半導体装置を提供することができる。以下、具体的に実施形態を示して本発明を詳細に説明するが、本願の発明は以下の記載に限定して解釈されない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。実施形態1図1A~図2Bは、実施形態1の半導体装置10を説明する図である。半導体装置10は、npn形のヘテロ構造バイポーラトランジスタHBTである。図1Aと図1Bは、それぞれ半導体装置10の断面と上面を模式的に示した図である。101は半絶縁性のInP基板、102はn形InPサブコレクタ層n-InPサブコレクタ層と記載する。、103は低濃度のInGaAsコレクタ層、104はn形InGaAsP電界制御層n-InGaAsP電界制御層と記載する。、105は低濃度のInGaAsP中間層、106は高濃度p形InGaAsベース層p-InGaAsベース層と記載する。、107はn形InPエミッタ層n-InPエミッタ層と記載する。、108、109、110は、それぞれ、エミッタ電極、ベース電極、コレクタ電極である。半導体装置10は、InGaAsコレクタ層103が第1半導体層、p-InGaAsベース層106が第2半導体層、n-InPサブコレクタ層102が第3半導体層、InGaAsP中間層105が第4半導体層、n-InPエミッタ層107が第6半導体層である。ここで、InGaAsコレクタ層103とInGaAsP中間層105の低濃度とは、空乏化したときに当該層内で大きな電界変化を引き起こすような電荷が殆んど生じない程度にドナー又はアクセプタの濃度が低い状態を意味する。すなわち、InGaAsコレクタ層103とInGaAsP中間層105は、他のいずれのドーピング層と比較してもドナー又はアクセプタの濃度が低く、当該層をノンドープとしても半導体装置10は本発明の効果を得ることができる。また、p-InGaAsベース層106の高濃度とは、ベース電極109とオーミックコンタクトが可能な程度にアクセプタ濃度が高いを意味する。例えば、p-InGaAsベース層106は不純物濃度を1019/cm3以上とすることが好ましい。まず、半導体装置10の製造方法について説明する。半導体装置10を製作するには、まず、半絶縁性のInP基板101上に、102~107の各半導体層をMO-VPE法によりエピタキシャル成長する。デバイスの製作は、まず、n-InPエミッタ層107のメサ、p-InGaAsベース層106のメサ、低濃度のInGaAsP中間層105、n-InGaAsP電界制御層104、InGaAsコレクタ層103を含むコレクタメサ、n-InPサブコレクタ層102メサを、順次、4段のメサとして化学エッチング法により形成する。ここで、p-InGaAsベース層106の加工の際に、その下層の低濃度のInGaAsP中間層105との界面でエッチングを停止しやすくするため、すなわち、低濃度のInGaAsP中間層105のエッチング速度をp-InGaAsベース層106よりも相対的に小さくしておく。具体的には、低濃度のInGaAsP中間層105のバンドギャップエネルギーを1eV程度以上にする。最後に、エミッタ電極108、ベース電極109、コレクタ電極110を形成する。これらの引き出し電極、層間の絶縁層、パッドなどは図示していないが、必要に応じてこれらも形成する。図1Bは上面図である。InP基板101側からn-InPサブコレクタ層102を含むサブコレクタメサ、InGaAsコレクタ層103からInGaAsP中間層105を含むコレクタメサ、p-InGaAsベース層106を含むベースメサ、n-InPエミッタ層107を含むエミッタメサが形成されている。そして、上方にあるメサほど小さくなっており、コレクタメサの外周はサブコレクタメサの外周の内側にあり、ベースメサの外周はコレクタメサの外周の内側にあり、エミッタメサの外周はベースメサの内側にある。なお、各メサを矩形にしているが、その形状は矩形に限るものではない。半導体装置10のエミッタ電極108、ベース電極109、コレクタ電極110に適正なバイアス電圧典型的にはエミッタに対して,ベースを0.6~0.8V程度,コレクタを0.3~3V程度を印加して動作状態とした際の、ベースコレクタ接合の活性部分A-A’断面及び周辺部分B-B’断面のバンドダイアグラムをそれぞれ図2Aと図2Bに示す。製造時に、図2Aのようにp-InGaAsベース層106の一部から、n-InPサブコレクタ層102の一部にわたり空乏化するようにn-InGaAsP電界制御層104のドーピング濃度を調整しておく。後述のようにn2-i-p部分の電位段差が適切な範囲0.2V~1.0Vとなるように、例えば、n-InGaAsP電界制御層104の厚さは20~40nmであり、そのドーピング濃度は2~5×1017/cm3に調整される。半導体装置10の場合、導電形の配置は、基板側から、n1n形-i真性-n2n形-i真性-pp形の順となる。ここで、n2-i-p部分の電位段差が適切な範囲0.2V~1.0Vとなることが重要であり、通常はおおむね0.5V~0.8Vとすることが好ましい。この電位段差が大きすぎると、デバイス動作を維持できる最小のバイアス電圧HBTの場合はベースコレクタ電圧が上昇してしまう。この段差は、HBTの動作にとって必要なものではないが、この電圧段差が応答特性を大きく変えるものではない。一方、周辺部のB-B’断面においては、n-InPサブコレクタ層102から低濃度のInGaAsP中間層105まで、n1-i-n2-iの接続であり、p形の層は存在しない図2B。ベースコレクタ接合に逆バイアス電圧が印加された状態において、たとえn-InGaAsP電界制御層104の表面側の空乏化が多少生じても、その下部に電子が残留して中性層が残り、その下部への電界の進入をスクリーニングするため、低濃度のInGaAsコレクタ層103の電位降下は生じない。すなわち、コレクタメサのメサ側面InGaAsコレクタ層103の側面には電圧がかからないので、メサ側面が原因となる、順方向および逆方向のリーク電流の発生を低減させることができる。実施形態1ではnpnトランジスタ構造を説明したが、導電型を反転させることでpnpトランジスタ構造とすることもできる。実施形態2図3A~図4Bは、実施形態2の半導体装置20を説明する図である。半導体装置20はフォトダイオードである。図3Aと図3Bは、それぞれ半導体装置20の断面と上面を模式的に示した図である。201は半絶縁性のInP基板、202は高濃度のp形InGaAsP電極層p-InGaAsP電極層と記載する。、203はp形のInGaAs光吸収層p-InGaAs光吸収層と記載する。、204は低濃度のInGaAs光吸収層ud.-InGaAs光吸収層と記載する。、205はp形InGaAsP電界制御層p-InGaAsP電界制御層と記載する。、206はノンドープInGaAsP中間層ud.-InGaAsP中間層と記載する。、207はn形InGaAsP電界制御層n-InGaAsP電界制御層と記載する。、208は低濃度のInGaAsP電子走行層n-InGaAsP電子走行層と記載する。、209は高濃度のn形InGaAsP電極層n-InGaAsP電極層と記載する。、210は誘電体反射防止膜、211はn電極、212はp電極である。半導体装置20は、ud.-InGaAs光吸収層204が第1半導体層、p-InGaAs光吸収層203が第2半導体層、n-InGaAsP電子走行層207が第3半導体層、ud.-InGaAsP中間層206が第5半導体層である。ここで、低濃度及び高濃度とは、実施形態1での説明と同様の意味である。まず、半導体装置20の製造方法について説明する。半導体装置20を製作するには、まず、半絶縁性のInP基板201上に、202~209までの各半導体層をMO-VPE法によりエピタキシャル成長する。その後、n-InGaAsP電極層209、n-InGaAsP電子走行層208、n-InGaAsP電界制御層207からなる上部メサを化学エッチング法により形成する。ここでn-InGaAsP電界制御層207と、ud.-InGaAsP中間層206との組成を変えて、上層のエッチング速度を相対的に大きくして、エッチングが両層の界面付近で停止しやすくすることが好ましい。その後、ud.-InGaAsP中間層206からp-InGaAs光吸収層203までの中間部メサを形成、同様にしてp-InGaAsP電極層202の下部メサを形成し、電気分離する。上部メサとその下部の中間部メサ内部がデバイスの活性部分主領域となる。その後、n電極211、p電極212を形成する。これらの引き出し電極、層間の絶縁層、パッドなどは図示していないが、必要に応じてこれらも形成する。最後に、誘電体反射防止膜210を形成する。図3Bは上面図である。InP基板201側からp-InGaAsP電極層202を含む下部メサ、p-InGaAs光吸収層203からud.-InGaAsP中間層206を含む中間部メサ、n-InGaAsP電界制御層207からn-InGaAsP電極層209を含む上部メサが形成されている。そして、上方にあるメサほど小さくなっており、中間部メサの外周は下部メサの外周の内側にあり、上部メサの外周は中間部メサの外周にある。なお、各メサを円形にしているが、その形状は円形に限るものではない。半導体装置20の動作条件は、おおむね通常のpin形フォトダイオードと変わらない。n電極211とp電極212にバイアス電圧を印加したときの活性部分A-A’断面及び周辺部分B-B’断面のバンドダイアグラムをそれぞれ図4Aと図4Bに示す。図4Aの活性部分は空乏化している。例えば、バイアス電圧は、1.5~4Vの範囲である。製造時に、図4Aのようにud.-InGaAs光吸収層204からn-InGaAsP電子走行層208に到る各層が空乏化するようにp-InGaAsP電界制御層205のドーピング濃度を調整しておく。後述のようにp-i-n部分の電位段差が適切な範囲0.2V~1.0Vとなるように、p-InGaAsP電界制御層205の厚さは20~40nmであり、そのドーピング濃度は2~5×1017/cm3に調整される。半導体装置20の場合、導電形の配置は、p-InGaAsP電界制御層205、ud.-InGaAsP中間層206、n-InGaAsP電界制御層207部分のpp形-i真性-nn形となる。このp-i-n部分の電位段差が適切な範囲0.2V~1.0Vとなることが重要であり、通常はおおむね0.5V~0.8Vとすることが好ましい。この電位段差が大きすぎると、デバイス動作を維持できる最小のバイアス電圧が上昇してしまう。この電位段差は、フォトダイオードの動作にとって必要なものではなく、従来のフォトダイオードには存在していなかった。半導体装置20は下記効果を得るためにこの電圧段差を設けるが、この電位段差はフォトダイオードの応答特性を大きく変えるものではない。一方、中間部メサの周辺部図3AのB-B’断面は、p-InGaAs光吸収層203の側から、p1-i-p2-iの構造となっており、n形層は存在しない図4B。接合に逆バイアス電圧が印加された状態において、たとえp-InGaAsP電界制御層205の表面側の空乏化が多少生じても、その下部にホールが残留して中性層が残るかぎり、その下部への電界の進入をスクリーニングするため、ud.-InGaAs光吸収層204の電位降下は生じない。すなわち、中間部メサのメサ側面ud.-InGaAs光吸収層204の側面には電圧がかからないので、メサ側面が原因となる逆方向のリーク電流の発生を低減させることができる。半導体装置20のフォトダイオードは、p-InGaAsP電極層202を下部メサに配置した反転形フォトダイオードである。従来、この種のフォトダイオード構造では、p-InGaAsP電極層202に横方向の抵抗に起因するシリーズ抵抗が比較的高く、高速動作に影響を及ぼす傾向があった。しかし、半導体装置20は、中間部メサ側面のud.-InGaAs光吸収層204には電圧がかからないので、逆方向のリーク電流の増大を引き起こすことなく中間部メサの横方向サイズを縮小することが可能となり、その分シリーズ抵抗を低減することができる。また、中間部メサの縮小は、デバイス全体のサイズの縮小にも貢献し、2個以上のフォトダイオードの距離を近接させることが可能となり、半導体装置20は、アレイ状に高密度に配置可能である。実施形態3図5は、実施形態3の半導体装置30を説明する図である。半導体装置30は、電界吸収効果を使ったリッジ光導波路形の光変調器である。図5は半導体装置30の断面を模式的に示した図である。301は半絶縁性基板のInP基板、302はn電極層を兼ねた光クラッドn-InP光クラッドと記載する。、303は光閉じ込め層ud.-InGaAsP光閉じ込め層と記載する。、304は電界吸収効果を持つコア層InGaAs/InGaAlAs多重量子井戸で構成されている。、305は光閉じ込め層ud.-InGaAsP光閉じ込め層と記載する。、306はn形InGaAsP電界制御層n-InGaAsP電界制御層と記載する。、307は接続層ud.-InGaAsP接続層と記載する。308は光クラッドp-InP光クラッドと記載する。309はp形InGaAsP電極層p-InGaAsP電極層と記載する。310はp電極311はn電極である。半導体装置30は、コア層304及びud.-InGaAsP光閉じ込め層305が第1半導体層、p-InP光クラッド308が第2半導体層、ud.-InGaAsP光閉じ込め層303が第3半導体層、ud.-InGaAsP接続層307が第4半導体層である。半導体装置30は、pnの極性は異なるものの、各層の積層配置は実施形態2の半導体装置20に類似している。導波路形の光変調器として機能すべく、半導体装置20のud.-InGaAs光吸収層204、p-InGaAsP電界制御層207が、半導体装置30では、それぞれ、コア層304、p-InP光クラッド308に置き換えされている。基板側のn-InP光クラッド302からp-InP光クラッド308まで到る導電形は、実施形態1の半導体装置10と同じく、n1-i-n2-i-pである。すなわち、半導体装置10と同様の構造がリッジ光導波路形の光変調器のコア層と光閉じ込め層として組み込まれている。ud.-InGaAsP接続層307の上面は、p-InP光クラッド308が配置される部分とp-InP光クラッド308が無い露出部分がある。露出部分のud.-InGaAsP接続層307から下部のメサは、n1-i-n2-iの積層構造となる。したがって、デバイスに逆バイアスを印加した動作状態においても、n-InGaAsP電界制御層306に電子が残留する中性領域が形成され、メサ側面に露出するコア層304の側面は電圧降下が生じない、もしくは、低減される。その結果、メサ側面に起因するリーク電流の発生を抑制することができる。本発明の効果バンドギャップの小さなInGaAsなどをその内部に含むpn接合は、様々な電子デバイスや光デバイスに採用されている。しかし、高速動作を目的としてメサ形のデバイスとした場合、リーク電流が発生しやすいという課題解決のためデバイスのサイズを大きくせざるを得ないという制約があった。本発明は、デバイス動作にとって、本来は不要な電位段差第4半導体層又は第5半導体層をデバイスの構造内にあえて挿入したものである。この電位段差は、バンドギャップの小さな半導体がメサ側面に露出しても、その部分の電位降下量を抑制し、デバイス動作に不都合なリーク電流を低減できる、という機能をもたらす。この効果は、ヘテロ構造バイポーラトランジスタ、フォトダイオード、及び電界吸収形光変調器などに共通して得られる。また、フォトダイオードにおいては、リーク電流が緩和されるのでデバイスのサイズを縮小することが可能となり、シリーズ抵抗の低減による動作速度の改善のみならず、デバイスを高密度にアレイ状に配置できるという利点も生まれる。他の実施形態実施形態1~3においては、各層の半導体材料としてInP、InGaAs、InGaAsPを用いた半導体デバイス構造について説明したが、各層の半導体材料は上記に限らず、他の半導体材料を用いたデバイスにも同様に応用できる。"