"入力信号を入力する入力端子と、前記入力信号を増幅する第1の増幅素子と、前記第1の増幅素子の出力信号を増幅する第2の増幅素子と、前記第2の増幅素子の出力信号を出力する出力端子と、前記第2の増幅素子の出力と前記出力端子との間に接続された第1の整合回路と、前記第1の増幅素子の出力と前記第2の増幅素子の入力との間に接続された第1のスイッチと、一端が前記第1の増幅素子の出力に接続された第2のスイッチと、一端が前記第2のスイッチの他端に接続され、他端が前記第2の増幅素子の出力に直接に接続された第2の整合回路とを備えることを特徴とする電力増幅器。前記第2の増幅素子は、並列に接続された複数の第1トランジスタと、前記複数の第1トランジスタの出力の間に接続された複数の第1配線とを有し、前記複数の第1トランジスタの入力は前記第2の増幅素子の入力に接続され、前記複数の第1配線は直列に接続されて第1の直列配線を構成し、前記第1の直列配線の一端は前記第1の整合回路に接続され、前記第1の直列配線の他端は前記第2の整合回路に接続され、前記第1の直列配線の他端は一端に対して前記第2の増幅素子の入力側に配置されていることを特徴とする請求項1に記載の電力増幅器。前記第2の増幅素子は、並列に接続された複数の第2トランジスタと、前記複数の第2トランジスタの出力の間に接続された複数の第2配線とを更に有し、前記複数の第2トランジスタの入力は前記第2の増幅素子の入力に接続され、前記複数の第2配線は直列に接続されて第2の直列配線を構成し、前記第2の直列配線の一端は前記第1の整合回路に接続され、前記第2の直列配線の他端は前記第2の整合回路に接続されていないことを特徴とする請求項2に記載の電力増幅器。入力信号を入力する入力端子と、前記入力信号を増幅する第1の増幅素子と、前記第1の増幅素子の出力信号を増幅する第2の増幅素子と、前記第2の増幅素子の出力信号を出力する出力端子と、前記第2の増幅素子の出力と前記出力端子との間に接続された整合回路と、前記第1の増幅素子の出力と前記第2の増幅素子の入力との間に接続された第1のスイッチと、一端が前記第1の増幅素子の出力に接続され、他端が前記整合回路を介して前記出力端子に接続された第2のスイッチと、前記第2の増幅素子の出力と電源との間に接続された第1のインダクタと、前記第1のインダクタに並列に接続された第2のインダクタと、前記第1のインダクタに並列に接続され、かつ前記第2のインダクタに直列に接続された第3のスイッチとを備えることを特徴とする電力増幅器。従来の電力増幅器では、低出力用の出力整合回路の各点から出力側を見込むインピーダンスの軌跡が低インピーダンス領域を通過していた。従って、多くの電流が流れるため、インダクタ、キャパシタ、及びスイッチの寄生抵抗により損失が大きかった。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して敏感であった。本発明は、上述のような課題を解決するためになされたもので、その目的は素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得るものである。本発明に係る電力増幅器は、入力信号を入力する入力端子と、前記入力信号を増幅する第1の増幅素子と、前記第1の増幅素子の出力信号を増幅する第2の増幅素子と、前記第2の増幅素子の出力信号を出力する出力端子と、前記第2の増幅素子の出力と前記出力端子との間に接続された第1の整合回路と、前記第1の増幅素子の出力と前記第2の増幅素子の入力との間に接続された第1のスイッチと、一端が前記第1の増幅素子の出力に接続された第2のスイッチと、一端が前記第2のスイッチの他端に接続され、他端が前記第2の増幅素子の出力に直接に接続された第2の整合回路とを備えることを特徴とする。本発明により、素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得ることができる。本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。実施の形態1.図1は、本発明の実施の形態1に係る電力増幅器を示す回路図である。入力端子INに整合回路M1を介して増幅素子Tr1の入力ベースが接続されている。増幅素子Tr1の出力コレクタと増幅素子Tr2の入力ベースとの間に、スイッチSW1と整合回路M2が接続されている。増幅素子Tr2の出力コレクタと出力端子OUTとの間にインダクタL1と整合回路M3が接続されている。増幅素子Tr1の出力にスイッチSW2の一端が接続されている。整合回路M4の一端がスイッチSW2の他端に接続され、整合回路M4の他端が増幅素子Tr2の出力に直接に接続されている。増幅素子Tr1,Tr2には、それぞれインダクタL2,L3を介して電源Vccからコレクタ電圧が供給される。整合回路M3はインダクタL4とキャパシタC1,C2,C3で構成される。整合回路M4はインダクタL5,L6とキャパシタC3とスイッチSW3で構成される。高出力用の整合回路M3は、損失を極力低減するために、損失となるスイッチSW3を含まない。なお、実際には、増幅素子Tr1,Tr2のベースにベース電流を供給するベースバイアス回路や、スイッチSW1~SW3や増幅素子Tr1,Tr2のON/OFFを制御する制御回路などがあるが、図中では省略している。続いて動作について説明する。高利得高出力モードでは、制御回路によりスイッチSW1をON、スイッチSW2,SW3をOFF、トランジスタTr1,Tr2をONにそれぞれ設定する。まず、入力端子INから入力された入力信号を増幅素子Tr1が増幅する。次に、増幅素子Tr1の出力信号を第2の増幅素子Tr2が増幅する。その後、増幅素子Tr2の出力信号は、高出力用の整合回路M3を介して出力端子OUTから出力される。一方、低利得低出力モードでは、制御回路によりスイッチSW2,SW3をON、スイッチSW1をOFF、トランジスタTr1をON、トランジスタTr2をOFFにそれぞれ設定する。まず、入力端子INから入力された入力信号を増幅素子Tr1が増幅する。その後、増幅素子Tr1の出力信号は、低出力用の整合回路M3,M4を介して出力端子OUTから出力される。続いて、本実施の形態の効果を比較例と比較して説明する。図2は、比較例に係る電力増幅器を示す回路図である。比較例では、整合回路M4の他端がインダクタL1を介して増幅素子Tr2の出力に接続されている。図3は、本発明の実施の形態1の高出力用の整合回路M3の各点A~Fから出力側を見込むインピーダンスを示すスミスチャートである。具体的には、各点から出力側を見込む所望周波数におけるインピーダンスを特性インピーダンス50Ωのスミスチャート上にプロットした図である。この高出力用の整合回路M3の各点のインピーダンスは、比較例でも同様である。図4は、比較例の低出力用の整合回路M3,M4の各点A~E,G,Hから出力側を見込むインピーダンスを示すスミスチャートである。比較例では整合回路M4の他端が増幅素子Tr2の出力にインダクタL1を介して接続されているため、増幅素子Tr2の寄生容量CparaとインダクタL1により寄生容量Cparaの影響が大きくなる。この結果、E点ではインピーダンスが更に低くなる。従って、多くの電流が流れるため、インダクタ及びキャパシタの寄生抵抗や、スイッチSW3の寄生抵抗により損失が大きくなる。また、インピーダンスの軌跡が低インピーダンス領域を通過するため、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して敏感になる。一方、図5は、本発明の実施の形態1の低出力用の整合回路M3,M4の各点A~E,G,Hから出力側を見込むインピーダンスを示すスミスチャートである。実施の形態1では整合回路M4の他端が増幅素子Tr2の出力に直接に接続されているため、増幅素子Tr2の寄生容量Cparaだけとなり、その影響が少なくなる。従って、F点において比較例のような更なるインピーダンスの低減は見られない。この結果、インピーダンスの軌跡は低インピーダンス領域を通過しない。従って、インダクタ及びキャパシタの寄生抵抗や、スイッチSW3の寄生抵抗による損失は小さくなる。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して鈍感になる。実施の形態2.図6は、本発明の実施の形態2に係る後段の増幅素子を示す回路図である。電力増幅器の構成及び動作は実施の形態1と同様である。16個のサイズの小さなトランジスタTr2a~Tr2pが並列に接続されている。それぞれのトランジスタTr2a~Tr2pのコレクタ出力の間に配線Ln1~Ln20が接続されている。トランジスタTr2a~Tr2pのベース入力は増幅素子Tr2の入力に接続されている。配線Ln1~Ln5が直列に接続されて第1の直列配線を構成し、その一端はインダクタL1を介して整合回路M3に接続され、他端は整合回路M4に接続されている。そして、第1の直列配線の他端は一端に対して増幅素子Tr2の入力側に配置されている。配線Ln6~Ln20も同様である。図7は、本発明の実施の形態2の整合回路M3,M4の各点A~Hから出力側を見込むインピーダンスを示すスミスチャートである。配線Ln1~Ln20とトランジスタTr2a~Tr2pの寄生容量が分布定数配線を形成するので、寄生容量の影響が更に少なくなる。このため、整合回路M4のインダクタL6から見込むインピーダンスはスミスチャートの内側へシフトし、高インピーダンスとなる。従って、素子ばらつきや周波数特性に対して更に鈍感になり、更に低損失となる。実施の形態3.図8は、本発明の実施の形態3に係る後段の増幅素子を示す回路図である。実施の形態2と異なる構成についてのみ説明する。配線Ln6~Ln10が直列に接続されて第2の直列配線を構成し、その一端はインダクタL1を介して整合回路M3に接続されているが、他端は整合回路M4に接続されていない。配線Ln11~Ln20も同様である。図9は、本発明の実施の形態3の整合回路M3,M4の各点A~Hから出力側を見込むインピーダンスを示すスミスチャートである。配線Ln1~Ln5からなる第1の直列配線のみ整合回路4に接続しているため、配線Ln1~Ln20の寄生インダクタは実施の形態2よりも大きくなり、トランジスタTr2a~Tr2pの寄生容量の影響が更に少なくなる。このため、整合回路M4のインダクタL6から見込むインピーダンスはスミスチャートの内側へシフトし、高インピーダンスとなる。従って、素子ばらつきや周波数特性に対して更に鈍感になり、更に低損失となる。実施の形態4.図10は、本発明の実施の形態4に係る電力増幅器を示す回路図である。整合回路M4の他端が、インダクタL1と整合回路M3の接続点に接続されている。インダクタL7が、増幅素子Tr2の出力と電源Vccとの間において、インダクタL3に並列に接続されている。スイッチSW4が、インダクタL3に並列に接続され、かつインダクタL7に直列に接続されている。その他の構成は実施の形態1と同様である。続いて動作について説明する。高利得高出力モードでは、制御回路によりスイッチSW1をON、スイッチSW2,SW3,SW4をOFF、トランジスタTr1,Tr2をONにそれぞれ設定する。まず、入力端子INから入力された入力信号を増幅素子Tr1が増幅する。次に、増幅素子Tr1の出力信号を第2の増幅素子Tr2が増幅する。その後、増幅素子Tr2の出力信号は、高出力用の整合回路M3を介して出力端子OUTから出力される。一方、低利得低出力モードでは、制御回路によりスイッチSW2,SW3,SW4をON、スイッチSW1をOFF、トランジスタTr1をON、トランジスタTr2をOFFにそれぞれ設定する。まず、入力端子INから入力された入力信号を増幅素子Tr1が増幅する。その後、増幅素子Tr1の出力信号は、低出力用の整合回路M3,M4を介して出力端子OUTから出力される。続いて、本実施の形態の効果を説明する。まず、本発明の実施の形態4の高出力用の整合回路M3の各点A~Fから出力側を見込むインピーダンスは、実施の形態1図3のスミスチャートと同じである。図11は、本発明の実施の形態4の低出力用の整合回路M3,M4の各点A~E,G,Hから出力側を見込むインピーダンスを示すスミスチャートである。低利得低出力モードにおいて、スイッチSW4がONして、インダクタL6が増幅素子Tr2のコレクタに接続される。このインダクタL6が増幅素子Tr2の寄生容量Cparaの影響を低減させる。従って、E点のインピーダンスは、寄生容量Cparaの影響で一旦は低インピーダンス側に移動するが、スイッチSW4によりインダクタL6が接続されるために高インピーダンス側に移動する。この結果、インピーダンスの軌跡は低インピーダンス領域をほとんど通過しない。従って、インダクタ及びキャパシタの寄生抵抗や、スイッチSW3の寄生抵抗による損失は小さくなる。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して鈍感になる。上記の実施の形態では2段増幅器について説明したが、これに限らず2段以上の多段増幅器であれば同様の効果を得ることができる。また、増幅素子Tr1,Tr2は例えばHBTHeterojunctionBipolarTransistorであるが、他のバイポーラトランジスタや、MOSFETMetalOxideSemiconductorFieldEffectTransistorなどのFETでもよい。また、整合回路M3はL,C,L,C,Cで構成されているが、これに限らず一部に容量やインダクタを用いていればよい。インダクタをトランスミッションラインで構成してもよい。また、整合回路M4としてLC回路を用いているが、増幅素子Tr1の出力から見込むインピーダンスを実現できる回路ならば、その他の構成でもよい。また、モード切替時にスイッチSW2とスイッチSW3の2つを用いているが、どちらか一方を用いなくてもよい。実施の形態3,4では増幅素子Tr2の構成を4個x4列構成としたが、別の構成でもよい。また、実施の形態4では、一本の直列配線のみ整合回路4に接続したが、複数本を接続してもよい。"