基板に可動部分を形成する工程と、前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、前記電極膜の上に第1の保護膜を形成する工程と、前記第1の保護膜の上に、該第1の保護膜よりも段差被覆性の良い第2の保護膜を形成することにより、前記第2の保護膜で前記隙間を塞ぐ工程と、を有することを特徴とする電子デバイスの製造方法。前記第1の保護膜として、スパッタ法、蒸着法、及びシランガスを使用するCVD法のいずれかで酸化シリコン膜を形成し、前記第2の保護膜として、TEOSガスを使用するCVD法で酸化シリコン膜を形成することを特徴とする請求項1に記載の電子デバイスの製造方法。前記複数の電極膜を形成する工程において、前記隙間を平面視で蛇行させることを特徴とする請求項1に記載の電子デバイスの製造方法。前記複数の電極膜を形成する工程において、前記電極膜の側面を傾斜させることを特徴とする請求項1に記載の電子デバイスの製造方法。可動部分が形成された基板と、前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、前記電極膜の上に形成され、有機物を含まない第1の保護膜と、前記隙間を塞ぐように前記第1の保護膜の上に形成され、有機物を含む第2の保護膜と、を有することを特徴とする電子デバイス。電子デバイスとその製造方法において、封止による気密性を高めることを目的とする。以下の開示の一観点によれば、基板に可動部分を形成する工程と、前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、前記電極膜の上に第1の保護膜を形成する工程と、前記第1の保護膜の上に、該第1の保護膜よりも段差被覆性の良い第2の保護膜を形成することにより、前記第2の保護膜で前記隙間を塞ぐ工程とを有する電子デバイスの製造方法が提供される。また、その開示の他の観点によれば、可動部分が形成された基板と、前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、前記電極膜の上に形成され、有機物を含まない第1の保護膜と、前記隙間を塞ぐように前記第1の保護膜の上に形成され、有機物を含む第2の保護膜とを有する電子デバイスが提供される。以下の開示によれば、電極膜の上に第1の保護膜を形成した後、各電極膜の間の隙間を第2の保護膜で埋めることにより、電子デバイスを封止する。第2の保護膜は、第1の保護膜と比較して段差被覆性が良好なので、第1の保護膜のみで隙間を塞ぐ場合と比較して隙間を確実に埋めることができ、封止による気密性を高めることができる。以下に、添付図面を参照しながら、各実施形態に係る電子デバイスについて説明する。第1実施形態図1は、第1実施形態に係る電子デバイスの平面図である。この電子デバイス100は、RF信号をスイッチングするためのスイッチ素子であって、SOI基板1の上に第1のアンカー電極膜25A、ブリッジ電極膜25B、第2のアンカー電極膜25C、スイッチ電極膜25S、及び接地電極膜25Gを備える。そして、各電極膜25A、25B、25C、25G、25Sの上には、これらの電極膜に信号を入出力するためのはんだバンプ35が接合される。図2は、これらの電極膜25A、25B、25C、25G、25Sを除いた電子デバイス100の一部切り欠き平面図である。図2に示されるように、SOI基板1はシリコン基材2、中間酸化シリコン膜3、及びシリコン膜4をこの順に積層してなる。そして、最上層のシリコン膜4にはスリット4aが形成され、これによりシリコン膜4のカンチレバー可動部分4xの輪郭が画定される。更に、カンチレバー4xの上には、スイッチングの対象となるRF信号が伝播する信号線6と、スイッチング用の電圧が印加される導電性ランド7が形成される。図3aは、図1のX1-X1線に沿う断面図である。図3aに示すように、カンチレバー4xの下の中間絶縁膜3は除去され、これによりカンチレバー4xと信号線6とが上方に弾性変形可能となる。そして、第1のアンカー電極膜25Aは、信号線6の端部に接続され、信号線6にスイッチングの対象となるRF信号を供給するように機能する。また、各電極膜25A、25S、25Gの間には、これらが電気的に短絡するのを防止するための隙間gが形成される。そして、その隙間gから可動部分4xに外部雰囲気が侵入するのを防止すべく、各電極膜25A、25S、25Gの上には保護膜33が設けられ、その保護膜33によって隙間gが塞がれる。図3bは、図1のX2-X2線に沿う断面図である。図3bに示すように、ブリッジ電極膜25Bは、導電性ランド7の上方を横断するように設けられる。そのブリッジ電極膜25Bと導電性ランド7との間にスイッチング電圧を付与すると、後述のように静電力によって導電性ランド7がブリッジ電極膜25Bに引き付けられ、それによりカンチレバー4xが上方に弾性変形することになる。図4は、図1のX3-X3線に沿う断面図である。図4に示すように、第2のアンカー電極膜25Cは、導電性ランド7の端部に接続される。そして、第2のアンカー電極膜25Cを介して、導電性ランド7に対して上記のスイッチング電圧が印加される。図5aは、スイッチが閉状態における図1のX1-X1線に沿う断面図であり、図5bは、スイッチが閉状態における図1のX2-X2線に沿う断面図である。図5bに示すように、ブリッジ電極膜25Bと導電性ランド7との間にスイッチング電圧を印加することでカンチレバー4xが上方に弾性変形する。その結果、図5aのようにスイッチング電極膜25Sの接点Cが信号線6とコンタクトし、第1のアンカー電極膜25Aとスイッチング電極膜25Sとの間にRF信号が流れることになる。次に、上記の電子デバイス100の製造方法について説明する。図6~図18は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、これらの図において、図1~図5で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。この電子デバイスを製造するには、ウエハレベルで以下の工程を行う。まず、図6aに示すように、シリコン基材2、中間酸化シリコン膜3、及びシリコン膜4をこの順に積層したSOI基板1を用意する。SOI基板1の厚さは特に限定されない。本実施形態では、シリコン基材2の厚さを525μm、中間酸化シリコン膜3の厚さを4μm、シリコン膜4の厚さを15μmとする。なお、後述のようにシリコン膜4の上には各電極膜25A、25B、25C、25G、25Sが直接形成されるため、これらの電極同士が電気的に接続されないようにすべく、シリコン膜4の抵抗率は1000Ωcm以上の高抵抗とするのが好ましい。次に、スパッタ法によりシリコン膜4の上に密着膜6aと金膜6bとをこの順に形成する。このうち、密着膜6aとしては厚さが約50nmのクロム膜を形成し、金膜6bの厚さは約500nmとする。そして、フォトリソグラフィとイオンミリングによりこれらの膜6a、6bをパターニングして既述の信号線6を形成する。図19は、本工程を終了した後の平面図であって、上記の図6aは図19のX4-X4線に沿う断面図に相当する。図19に示すように、上記の信号線6の形成と同時に、SOI基板1の上には各膜6a、6bをパターニングしてなる導電性ランド7が形成される。次いで、図6bに示すように、SOI基板1の上側全面にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン9を形成する。そして、第1のレジストパターン9をマスクにしてシリコン膜4をRIEによりドライエッチングし、シリコン膜4に幅が約2μmのスリット4aを形成する。そのドライエッチングとしては、エッチングの異方性が高いDeepRIEを採用するのが好ましい。DeepRIEでは、エッチング雰囲気中にSF6とC4F8とを交互に供給することで、エッチングと堆積物による側壁保護とが交互に進行し、スリット4aの側壁をSOI基板1の上面に対して垂直にすることが可能となる。この後に、第1のレジストパターン9は除去される。図20は、本工程を終了した後の平面図であって、上記の図6bは図20のX5-X5線に沿う断面図に相当する。図20に示されるように、上記のスリット4aによってシリコン膜4のカンチレバー4xの輪郭が画定される。次に、図7aに示すように、SOI基板1の上側全面にプラズマCVD法で犠牲膜8として酸化シリコン膜を約5μmの厚さに形成する。続いて、図7bに示すように、犠牲膜8の上にフォトレジストを塗布し、それを露光、現像して第2のレジストパターン10を形成する。そして、CF4ガスをエッチングガスとして使用するRIEにより、第2のレジストパターン10をマスクにして犠牲膜8を途中の深さまでエッチングして、犠牲膜8に約4μm程度の第1の溝8aを形成する。この後に、第2のレジストパターン10は除去される。次いで、図8aに示すように、犠牲膜8の上に第3のレジストパターン12を形成し、それをマスクにして犠牲膜8をその上面から約0.5μm程度の深さまでドライエッチングし、犠牲膜8に第2の溝8bを形成する。このドライエッチングはRIEにより行われ、エッチングガスとしては例えばCF4ガスが使用される。その後、第3のレジストパターン12は除去される。次に、図8bに示すように、SOI基板1の上側全面に再びフォトレジストを塗布し、それを露光、現像することにより第4のレジストパターン14を形成する。そして、エッチングガスとしてCF4ガスを使用するRIEにより犠牲膜8をドライエッチングし、第4のレジストパターン14で覆われていない部分に残存している厚さ約0.5μmの犠牲膜8を完全に除去する。このエッチングを終了後、第4のレジストパターン14は除去される。続いて、図9aに示すように、シリコン膜4と犠牲膜8のそれぞれの上に密着膜15aとしてスパッタ法により厚さ約50nmのモリブデン膜を形成し、更にその上に厚さ約300nmの金膜15bを形成して、これらの膜15a、15bをシード層15とする。次に、図9bに示す断面構造を得るまでの工程について説明する。まず、シード層15の上にポジ型のフォトレジスト20を塗布する。次いで、フォトレジスト20の所要部分に露光光を照射して感光部20aを形成し、当該感光部20aからなる潜像をフォトレジスト20に形成する。その潜像は、既述の各電極膜25A、25B、25C、25G、25S図1参照に対応した平面形状を有する。本工程における露光条件は特に限定されない。本実施形態では、オーバー露光となる条件でフォトレジスト20を露光し、上記の感光部20aを形成する。ここで、オーバー露光とは、ジャスト露光よりも露光時間を長くして行われる露光を言う。そして、ジャスト露光とは、フォトレジスト20を現像したときに、感光部20aの残渣が発生せずに感光部20aが完全に除去される最低限の露光時間で露光を行うことを言う。このようにオーバー露光を行うと、フォトレジスト20の表層では多量の露光光により感光部20aの幅が広がるのに対し、フォトレジスト20の底面付近では露光光が減衰するため感光部20aの幅が狭まり、感光部20aの側面を傾斜させることができる。続いて、図10aに示すように、フォトレジスト20を現像することにより、各電極膜25A、25B、25C、25G、25S図1参照に対応した窓20cを備えたメッキレジスト20bを形成する。本実施形態では、上記のようにオーバー露光により感光部20aの側面を傾斜させたため、窓20cの側面も基板1に対して傾斜させることが可能となる。次に、図10bに示すように、シード層15を給電層にしながら窓20c内に電解メッキ法により金メッキ膜を約20μmの厚さに成長させ、その金メッキ膜を既述の電極膜25A、25B、25C、25G、25Sとする。なお、これらの電極膜25A、25B、25C、25G、25Sの一部は、犠牲膜8の上にも形成される。続いて、図11aに示すように、電極膜25A、25B、25C、25G、25Sとメッキレジスト20bのそれぞれの上に、後述の保護膜に対する密着膜27として蒸着法によりクロム膜を約200nmの厚さに形成する。その後に、図11bに示すようにメッキレジスト20bを除去する。これにより、メッキレジスト20b上の不要な金メッキ膜や密着膜27がリフトオフされることになる。リフトオフ後の各電極膜25A、25B、25C、25G、25Sの間には、これらの電極膜同士が電気的にショートするのを防止するための隙間gが設けられる。また、上記したメッキレジスト20bの側面の形状を反映し、各電極膜25A、25B、25C、25G、25Sの側面も基板1の上面に対して傾斜する。次に、図12aに示すように、エッチング液としてヨウ素とヨウ化カリウムの水溶液を使用しながら、リフトオフ後にSOI基板1上に残存するシード層15をウエットエッチングにより除去する。なお、電極膜25A、25B、25C、25G、25Sの下のシード層15は、これらの電極膜がマスクとなるためエッチングされずに残存する。また、犠牲膜8の第2の溝8bに埋め込まれている部分のスイッチ電極膜25Sは、接点Cとして供される。次いで、図12bに示すように、隙間gを通じて犠牲膜8をウエットエッチングし、カンチレバー4xの上方に当該カンチレバー4xが動くことができる空間Sを形成する。このウエットエッチングで使用されるエッチング液としては、例えば、フッ酸溶液がある。そのフッ酸溶液は、シリコン膜4のスリット4aを通じて中間酸化シリコン膜3にも侵入する。そのため、カンチレバー4xの下方の中間酸化シリコン膜3もフッ酸溶液によりウエットエッチングされ、それによりカンチレバー4xが上方に弾性変形可能となる。また、図12bの点線円内に示すように、本実施形態では、電極膜25A、25Gの各側面25xを基板1に対して傾斜させている。そのため、点線のように側面25xが基板1に対して垂直な場合と比較して、基板1寄りの各電極膜25A、25G同士の間隔が広まり、電極膜25A、25Gの側面間に形成される不要な浮遊静電容量Cpを低減することができる。図21は、本工程を終了した後の平面図であって、上記の図12bは図21のX6-X6線に沿う断面図に相当する。次いで、図13に示すように、電極膜25A、25B、25C、25G、25Sの各々を燐酸と酢酸の混合溶液に曝し、スイッチング電極膜25Sの接点Cの表面の密着膜15aを除去する。これにより、金よりも酸化し易いモリブデンを含む密着膜15aが原因で接点Cの表面の酸化が進行するのを防止できるので、カンチレバー4xが上方に撓んだときに信号線6と接点Cとの接触抵抗を低い状態に抑えることが可能となる。図14の第1断面は、本工程を終了後の図13の接点C付近の拡大断面図である。なお、図14の第2断面は、図21のX7-X7線に沿う断面図である。第1断面に示すように、本工程を終了した時点では、電極膜25S、25Gの隙間gの幅W1は8μm程度である。そして、スリット4aの幅W2は2μm程度であり、隙間gの幅W1よりも狭い。これ以降の工程について、図15~図16を参照して説明する。なお、図15~図16の各断面は、図14における断面に対応する。まず、図15に示すように、エッチングガスとしてSF6ガスを使用するRIEによりシリコン膜4とカンチレバー4xを等方的にドライエッチングすることにより、スリット4aの幅W2を隙間gの幅W1以上の幅、例えば8μm程度に拡幅する。次に、図16に示すように、各電極膜25S、25Gの上に第1の保護膜31としてスパッタ法により酸化シリコン膜を5μm程度の厚さに形成する。そのスパッタ法では、酸化シリコンからなるスパッタターゲットを使用し、スパッタガスとしてアルゴンガスを使用する。このような成膜方法によれば、第1の保護膜31の酸化シリコン膜中に有機物が入る余地はなく、第1の保護膜31は有機物を含まない膜となる。その第1の保護膜31により隙間gをなるべく埋め込むのが好ましく、本実施形態では各電極膜25S、25Gの側面から張り出した第1の保護膜31同士の間隔W3が0.5μm以下になるように第1の保護膜31を形成する。ここで、第2断面に示すように、第1の保護膜31は隙間gを通じてスリット4aの角部にも堆積する。但し、スパッタ法で形成した第1の保護膜31は段差被覆性が悪いため、第1の保護膜31によってスリット4aが完全に塞がれることはなく、カンチレバー4xの動きが第1の保護膜31によって阻害されるのを防止できる。しかも、本工程の前に、図15の工程でスリット4aの幅W2を広げてあるので、第1の保護膜31によりスリット4aが塞がる危険性を一層低減できる。なお、図15の工程でスリット4aの幅W2を広げるのではなく、スリット4aを形成する工程図6bにおいて予めスリット4aを広くしておくことも考えられる。しかし、これでは犠牲膜8図7bの上面がスリット4aの形状を拾って湾曲し、図7bの工程で第2のレジストパターン10を用いた犠牲膜8のエッチングを精度良く行うことができない。そのため、図7bの工程で犠牲膜8を精度良くエッチングするという観点からは、本実施形態のようにスリット4aを形成した後に、図15の工程でスリット4aの幅W2を広げるのが好ましい。次いで、図16に示すように、第1の保護膜31の上に、TEOSテトラエトキシシランガスを使用するプラズマCVD法により酸化シリコン膜を2μm程度の厚さに形成し、その酸化シリコン膜を第2の保護膜32とする。TEOSガスは有機ガスであるため、上記のようにTEOSガスを使用して形成した第2の保護膜32の膜中には有機物が含まれる。ここまでの工程により、第1の保護膜31と第2の保護膜32とを備えた保護膜33により、各電極膜25S、25Gやカンチレバー4x等がウエハレベルパッケージ技術で封止されたことになる。第2の保護膜32の成膜方法として採用されるTEOSガスを使用するプラズマCVD法は、第1の保護膜31の成膜方法であるスパッタ法と比較して段差被覆性が良いので、各電極膜25S、25G間の隙間gを第2の保護膜32で確実に防ぐことができる。そのため、外部の大気が隙間gを通じてカンチレバー4等の可動部分に至るのを抑制でき、スパッタ法で形成された酸化シリコンだけで封止する場合と比較して、封止による気密性を高めることが可能となる。更に、第2の保護膜32の成膜前に、予め第1の保護膜31を形成して幅W3を狭めてあるので、TEOSガスが隙間gを通じてスリット4aに到達し難くなる。その結果、スリット4aの角部に第2の保護膜32が形成される危険性を低減でき、その第2の保護膜32が原因でカンチレバー4xの動きが阻害されるのを防止することが可能となる。図17aは、本工程を終了した後の全体断面図であり、既述の図6~図13における各断面図に対応する。図17aに示すように、シリコン基板1の縁部における接地電極膜25Gは、デバイスの外周からカンチレバー4x等を囲う枠25Yとして機能する。そして、その枠25Yがシリコン基板1の上面に直接接続されるので、デバイスの外周から内部に外部雰囲気が侵入するのを防止することができる。次に、図17bに示すように、フォトリソグラフィにより保護膜33をパターニングして、スイッチ電極膜25Sと第1のアンカー電極膜25Aの上の保護膜33に開口33aを形成する。その後、図18に示すように、開口33aから露出する各電極膜25S、25Aの表面にはんだバンプ35を接合し、本実施形態に係る電子デバイス100の基本構造を完成させる。以上説明した本実施形態によれば、図16を参照して説明したように、スパッタ法で第1の保護膜31を形成することにより電極膜25S、25G間の隙間gをある程度塞いでおき、その後に第2の保護膜32で隙間gを完全に塞ぐ。その第2の保護膜32は、第1の保護膜31と比較して段差被覆性に優れたTEOSガスを使用するプラズマCVD法で形成されるため、第2の保護膜32で隙間gを完全に塞ぐことができ、封止による気密性を高めることができる。そのため、外部雰囲気から接点Cを確実に隔離することができるようになり、外部雰囲気が原因で接点Cが酸化するのを抑制でき、電子デバイス100の長寿命化を実現することが可能となる。また、上記のように段差被覆性の悪い第1の保護膜31で隙間gをある程度塞ぐことで、隙間gを通じて段差被覆性の良好な第2の絶縁膜32がスリット4aに形成されるのを防止でき、その第2の絶縁膜32によってカンチレバー4xの動きが阻害される危険性を低減できる。各保護膜31、32の成膜方法は上記に限定されず、第1の保護膜31よりも段差被覆性の良い成膜方法で第2の保護膜32を成膜すればよい。例えば、第1の保護膜31をスパッタ法、蒸着法、及びシランSiH4ガスを使用するCVD法のいずれかで成膜する場合、当該第1の保護膜31よりも段差被覆性が良い第2の保護膜32の成膜方法としては、TEOSガスを使用するプラズマCVD法又は熱CVD法がある。更に、本実施形態では、従来のようにキャップを使用せずに封止を行うので、キャップを不要とした分だけデバイスの低背化と低コスト化とを実現することもできる。なお、上記では電子デバイスとしてRFスイッチを製造したが、マイクロミラー素子や加速度センサー等のようにMEMS技術で製造される他の電子デバイスにも本実施形態の保護膜31、32を適用し得る。これについては、後述の第2実施形態でも同様である。第2実施形態図22は、第2実施形態に係る電子デバイス200の平面図である。なお、図22において、第1実施形態におけるのと同じ要素には同じ符号を付し、以下ではその説明を省略する。図22に示すように、本実施形態では、各電極膜25A、25B、25C、25G、25Sの間の隙間gを平面視で蛇行させる。これ以外は第1実施形態と同じである。図23aはこの電子デバイス200の拡大平面図であり、図23bは図23aのX8-X8線に沿う断面図である。図23aの例では、ブリッジ電極25Bの延在方向Dに沿って隙間gが蛇行している。このように蛇行させると、隙間gが平面視でストレートの場合と比較して、図23bのようにX8-X8線に沿って電極膜25Bの断面が多く現れる。そのため、スパッタ法で第1の保護膜31を形成するときの酸化シリコンを含むスパッタ粒子31xが、隙間gに現れる電極膜25Bに衝突する機会が増え、SOI基板1に到達し難くなる。その結果、隙間gの幅W1図23a参照を第1実施形態よりも広げても、スリット4aの角部における第1の保護膜31の堆積量が増大せず、カンチレバー4xの動き易さを確保することができる。例えば、第1実施形態では8μmであった幅W1を、本実施形態では10μm程度にすることができる。これにより、隙間gを広げて各電極膜25A、25B、25G、25S間の浮遊静電容量を低減でき、電子デバイス200の高性能化を実現することが可能となる。以上説明した各実施形態に関し、更に以下の付記を開示する。付記1基板に可動部分を形成する工程と、前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、前記電極膜の上に第1の保護膜を形成する工程と、前記第1の保護膜の上に、該第1の保護膜よりも段差被覆性の良い第2の保護膜を形成することにより、前記第2の保護膜で前記隙間を塞ぐ工程と、を有することを特徴とする電子デバイスの製造方法。付記2前記第1の保護膜として、スパッタ法、蒸着法、及びシランガスを使用するCVD法のいずれかで酸化シリコン膜を形成し、前記第2の保護膜として、TEOSガスを使用するCVD法で酸化シリコン膜を形成することを特徴とする付記1に記載の電子デバイスの製造方法。付記3前記複数の電極膜を形成する工程において、前記隙間を平面視で蛇行させることを特徴とする付記1に記載の電子デバイスの製造方法。付記4前記複数の電極膜を形成する工程において、前記電極膜の側面を傾斜させることを特徴とする付記1に記載の電子デバイスの製造方法。付記5前記複数の電極膜を形成する工程は、前記基板の上にフォトレジストを塗布する工程と、オーバー露光となる条件で前記フォトレジストを露光し、該フォトレジストに前記複数の電極膜に対応した潜像を形成する工程と、前記露光の後、前記フォトレジストを現像することにより、窓を備えたメッキレジストを形成する工程と、前記窓内と前記メッキレジスト上にメッキ膜を形成する工程と、前記メッキ膜を形成した後、前記メッキレジストを除去することにより、前記窓内に残る前記メッキ膜を前記複数の電極膜にする工程とを有することを特徴とする付記1に記載の電子デバイスの製造方法。付記6前記可動部分を形成する工程は、前記基板として、シリコン基材、中間酸化シリコン膜、及びシリコン膜が順に形成されたSOI基板を用意する工程と、前記シリコン膜に前記可動部分の輪郭を画定するスリットを形成し、該輪郭の内側の前記シリコン膜を前記可動部分とする工程と、前記スリットを通じて前記中間酸化シリコン膜の一部をエッチングし、前記可動部分を弾性変形可能にする工程とを有することを特徴とする付記1に記載の電子デバイスの製造方法。付記7前記スリットを形成した後であって、前記複数の電極膜を形成する前に、前記可動部分の上に犠牲膜を形成する工程を更に有し、前記複数の電極膜を形成する工程において、該電極膜の一部を前記犠牲膜の上に形成し、前記電極膜を形成した後に前記犠牲膜を除去することにより、前記可動部分が動ける空間を形成することを特徴とする付記6に記載の電子デバイスの製造方法。付記8前記電極膜を形成した後に、前記スリットの幅を広げる工程を更に有することを特徴とする付記7に記載の電子デバイスの製造方法。付記9可動部分が形成された基板と、前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、前記電極膜の上に形成され、有機物を含まない第1の保護膜と、前記隙間を塞ぐように前記第1の保護膜の上に形成され、有機物を含む第2の保護膜と、を有することを特徴とする電子デバイス。付記10前記第1の保護膜は酸化シリコン膜であり、前記第2の保護膜は、前記有機物を含む酸化シリコン膜であることを特徴とする付記9に記載の電子デバイス。