"半導体チップに形成されるトレンチゲートMISデバイスであって、トランジスタセルを含む活性領域と、トランジスタセルを含まないゲート金属領域と、ゲート金属層とを含み、前記半導体チップの表面のパターンに、前記活性領域から前記ゲート金属領域に至るトレンチが形成されており、前記トレンチが絶縁材料の層で裏打ちされた壁部を有し、導電性ゲート材料が前記トレンチ内に設けられており、前記導電性ゲート材料の上面が前記半導体チップの上面より下側に位置し、非導電層が前記活性領域及び前記ゲート金属領域の上に位置し、前記ゲート金属領域におけるトレンチの一部の上側の前記非導電層に開口が形成されており、ゲート金属が前記トレンチ内の接触領域の前記ゲート材料と接触するように、前記開口が前記ゲート金属で満たされていることを特徴とするトレンチゲートMISデバイス。前記ゲート金属領域の前記非導電層の上に延在するゲート金属層を更に含み、前記ゲート材料と電気的に接触していることを特徴とする請求項1に記載のトレンチゲートMISデバイス。前記ゲート金属層が、前記ゲート金属領域の前記トレンチの方向に対して直角をなす方向に細長く延在することを特徴とする請求項2に記載のトレンチゲートMISデバイス。前記ゲート接触材料と前記ゲート材料との間の接触領域における前記トレンチの幅が、前記活性領域における前記トレンチの幅よりも広いことを特徴とする請求項1に記載のトレンチゲートMISデバイス。第1のゲートフィンガーが、前記活性領域から前記ゲート金属領域に延在し、前記ゲート接触金属と前記導電性ゲート材料との間の前記接触領域が、第2のゲートフィンガーに位置し、前記第2のゲートフィンガーが前記第1のゲートフィンガーに対して直角をなしていることを特徴とする請求項1に記載のトレンチゲートMISデバイス。前記第2のゲートフィンガーの幅が前記第1のゲートフィンガーの幅よりも広いことを特徴とする請求項5に記載のトレンチゲートMISデバイス。前記第2のゲートフィンガーの幅が前記活性領域の前記トレンチの幅よりも広いことを特徴とする請求項5に記載のトレンチゲートMISデバイス。前記第2のゲートフィンガーの幅が、前記第1のゲートフィンガーと前記第2のゲートフィンガーとが交差する位置において前記第1のゲートフィンガーの幅と同一であることを特徴とする請求項5に記載のトレンチゲートMISデバイス。前記ゲート金属と前記ゲート材料との間の前記接触領域が、前記第1のゲートフィンガーと前記第2のゲートフィンガーとの間の前記交差部に至っていないことを特徴とする請求項8に記載のトレンチゲートMISデバイス。前記第2のゲートフィンガーの幅が、前記ゲート金属と前記ゲート材料との間の前記接触領域において前記第1のゲートフィンガーの幅よりも広いことを特徴とする請求項9に記載のトレンチゲートMISデバイス。前記第1のゲートフィンガーが前記第2のゲートフィンガーで終わり、これによりT字状交差部を形成していることを特徴とする請求項5に記載のトレンチゲートMISデバイス。前記第2のゲートフィンガーの幅が前記第1のゲートフィンガーの幅よりも広いことを特徴とする請求項11に記載のトレンチゲートMISデバイス。第3のゲートフィンガーが前記活性領域から延びて前記第2のゲートフィンガーで終わっており、これにより第2のT字状交差部が形成されていることを特徴とする請求項12に記載のトレンチゲートMISデバイス。前記第1及び第3のゲートフィンガーが、前記第2のゲートフィンガーの反対側に位置することを特徴とする請求項13に記載のトレンチゲートMISデバイス。前記活性領域から前記ゲート金属領域に延在する第1及び第2のゲートフィンガーを含むことを特徴とする請求項1に記載のトレンチゲートMISデバイス。前記第1のゲートフィンガーが第1の幅の広い部分を含み、前記第2のゲートフィンガーが第2の幅の広い部分を含むことを特徴とする請求項15に記載のトレンチゲートゲートMISデバイス。前記非導電層の前記開口が前記第1の幅の広い部分の上に位置することを特徴とする請求項16に記載のトレンチゲートMISデバイス。前記非導電層における第2の開口が前記第2の幅の広い部分の上に位置し、前記第2の開口が、ゲート金属が前記半導体チップの表面よりも低い位置でゲート金属と接触するように前記ゲート金属で満たされていることを特徴とする請求項17に記載のトレンチゲートMISデバイス。前記第1及び第2の幅の広い部分が、前記第1及び第2のゲートフィンガーに平行な方向に互いにオフセットされていることを特徴とする請求項18に記載のトレンチゲートMISデバイス。MISデバイスを製造する方法であって、半導体チップの表面にトレンチを形成する工程と、前記トレンチの壁部に非導電層を形成する工程と、前記ゲート材料が前記トレンチの外側の前記半導体チップの前記表面にオーバーフローするように導電性ゲート材料の層を堆積する工程と、前記半導体チップの全ての領域において前記ゲート材料の表面が前記半導体チップの表面より低くなるまで前記ゲート材料をエッチングする工程とを含む製造方法。前記エッチングがマスクを用いないで行われることを特徴とする請求項20に記載の方法。活性領域及びターミネーション領域を含むMISデバイスを製造するための方法であって、第1の導電型の材料でドープされた半導体基板の表面に、ターミネーショントレンチが形成される位置を画定する開口を有するトレンチマスクを形成する工程と、前記トレンチマスクの前記開口を介してエッチングして、前記基板に前記ターミネーショントレンチを形成する工程と、前記トレンチマスクを除去する工程と、前記ターミネーショントレンチの壁部に第1の非導電層を形成する工程と、導電性ゲート材料が前記ターミネーショントレンチの外側の前記基板の表面上にオーバーフローするように、前記ターミネーショントレンチの中に前記導電性ゲート材料の層を堆積する工程と、前記ターミネーショントレンチにおける前記ゲート材料の上面が前記基板の表面の位置よりも低くなるように、マスクを用いずに前記ゲート材料をエッチングする工程と、第2の非導電層を前記基板の前記表面に堆積する工程と、ゲート接触開口を有する接触マスクを前記第2の非導電層上に形成する工程と、前記第2の非導電層を前記接触マスクの前記ゲート接触開口を介してエッチングして、前記第2の非導電層にゲート接触開口を形成する工程と、前記接触マスクを除去する工程と、第2の導電層が前記ゲート接触開口を介して前記ターミネーショントレンチにおける前記導電性ゲート材料と接触するように、前記第2の導電層を前記第2の非導電層上に堆積する工程とを含むことを特徴とする製造方法。前記接触マスクが基板接触開口を有し、前記製造方法が、前記第2の非導電層を前記接触マスクの前記基板接触開口を介してエッチングして、前記第2の非導電層に基板接触開口を形成する工程を含み、第2の導電層を前記第2の非導電層上に堆積して、前記第2の導電層が前記基板接触開口を介して前記基板と接触するようにすることを特徴とする請求項22に記載の方法。前記第2の導電層上に開口を有する金属マスクを形成する工程と、前記第2の導電層を前記金属マスクの開口を介してエッチングし、前記ゲート材料と電気的に接触した前記第2の導電層の第1の部分、並びに前記基板と電気的に接触した前記第2の導電層の第2の部分を形成する工程とを含み、前記第2の導電層の前記第1の部分と前記第2の部分とが電気的に互いに分離されていることを特徴とする請求項23に記載の製造方法。前記製造方法が、前記ターミネーション領域にフィールド酸化領域を形成するべく酸化層の一部をエッチングするためのマスクを含まないことを特徴とする請求項22に記載の製造方法。前記基板の前記表面上に開口を有するボディマスクを形成する工程と、第2導電型のドーパントを前記ボディマスクの前記開口を介して前記基板の中に注入して、ボディ領域を形成する工程とを含むことを特徴とする請求項22に記載の製造方法。前記トレンチマスクが前記活性領域における第2の開口と、チャネルストッパー領域における第3の開口とを含み、前記製造方法が、前記第2及び第3の開口を介して前記基板をエッチングして、前記活性領域における活性トレンチと、前記チャネルストッパー領域におけるチャネルストッパートレンチとを形成する工程とを含むことを特徴とする請求項22に記載の製造方法。前記活性トレンチに近接した前記基板の領域上に開口を有するソースマスクを前記基板上に形成する工程と、前記第1の導電型のドーパントを前記ソースマスクの前記開口を介して注入し、前記MISデバイスのソース領域を形成する工程とを含むことを特徴とする請求項27に記載の製造方法。前記ソースマスクが、前記チャネルストッパー領域における第2の開口を含み、前記製造方法が、前記第1の導電型のドーパントを前記チャネルストッパートレンチに近接した領域内に注入する工程を含むことを特徴とする請求項28に記載の製造方法。前記第2導電型のドーパントを前記第2の非導電層の前記基板接触開口を介して注入し、前記基板に重度にドープされた接触領域を形成する工程とを含むことを特徴とする請求項23に記載の製造方法。導電性ゲート材料の層を堆積する前記工程が、前記チャネルストッパートレンチ内に前記導電性ゲート材料を堆積することを含み、マスクを用いないで前記ゲート材料をエッチングする前記工程が、前記チャネルストッパートレンチにおける前記ゲート材料の表面を前記基板の表面より低くすることを含み、前記接触マスクが前記チャネルストッパートレンチ上に第2の開口を有し、前記製造方法が、前記第2の非導電層を前記接触マスクの前記第2の開口を介してエッチングして、前記チャネルストッパートレンチ内の前記導電性ゲート材料の表面を露出させる工程を含み、前記第2の導電層を堆積する前記工程が、前記第2の導電層が前記接触マスクの前記第2の開口内に流入して、前記チャネルストッパートレンチの前記導電性ゲート材料と電気的に接触させることを含むことを特徴とする請求項27に記載の製造方法。前記第2の導電層が金属を含み、前記トレンチマスクが第2の開口を含み、前記製造方法が、前記基板を前記トレンチマスクの前記第2の開口を介してエッチングし、前記基板にSchottkyダイオードトレンチを形成する工程を含み、導電性ゲート材料の層を堆積する前記工程が、前記導電性ゲート材料を前記Schottkyトレンチ内に堆積することを含み、前記ボディマスクが、前記基板の前記Schottkyトレンチ及び近接領域を覆い、前記接触マスクが、前記Schottkyトレンチに近接した前記基板の領域の上に第2の開口を有し、前記製造方法が、前記接触マスクの前記第2の開口を介して前記第2の非導電層をエッチングして、前記Schottkyトレンチに近接した前記基板の前記領域を露出させることを含み、前記第2の導電層を堆積する前記工程が、前記第2の導電層が前記接触マスクの前記第2の開口を満たし、前記Schottkyトレンチに近接した前記基板の前記領域と電気的に接触するようにして、Schottkyダイオードを形成することを含むことを特徴とする請求項22に記載の製造方法。前記トレンチマスクが前記活性領域における第2の開口を含み、前記製造方法が、前記第2の開口を介して前記基板をエッチングし、前記活性領域に活性トレンチを形成する工程を含むことを特徴とする請求項22に記載の製造方法。ポリシリコン層を前記基板上に堆積する工程と、第2の導電型のドーパントを前記ポリシリコン層に導入する工程と、ポリシリコンダイオードが形成されるべき位置を画定するポリシリコンマスクを前記ポリシリコン層上に形成する工程と、前記ポリシリコンマスクによってカバーされていない前記ポリシリコン層の領域をエッチングする工程と、前記ポリシリコンマスクを除去する工程と、前記トレンチに近接した前記基板の領域の上に位置する第1の開口と前記ポリシリコン層の領域の上に位置する第2の開口とを有するソースマスクを形成する工程と、前記ソースマスクの前記第1及び第2の開口を介して前記第1の導電型のドーパントを注入して、前記MISデバイスのソース領域及びポリシリコンダイオードの端子を形成する工程とを含むことを特徴とする請求項33に記載の製造方法。第2非導電層を堆積する前記工程が、前記第1の導電型のドーパントを前記ソースマスクの前記第1及び第2の開口を介して注入した後に行われ、前記接触マスクが、前記ポリシリコンダイオードの陽極の上に位置する陽極開口と、前記ポリシリコンダイオードの陰極の上に位置する陰極開口とを有し、前記製造方法が、前記接触マスクの前記陽極開口及び前記陰極開口を介して前記第2の非導電層をエッチングして、前記第2の非導電層に陽極接触開口及び陰極接触開口を形成する工程を含み、第2の導電層を堆積する前記工程が、前記ポリシリコンダイオードの前記陽極及び前記陰極のそれぞれと電気的に接触するように、前記第2の導電層を前記陽極開口及び前記陰極接触開口内に流入させる工程を含むことを特徴とする請求項34に記載の製造方法。前記ポリシリコンマスクが、ポリシリコンMOSFETが形成されるべき位置を画定し、前記トレンチマスクが、前記活性領域に第3の開口を含み、前記製造方法が、前記第3の開口を介して前記基板をエッチングしてポリシリコンMOSFETトレンチを形成する工程を含み、前記ソースマスクが、前記ポリシリコンMOSFET内に領域を画定する少なくとも1つの開口を有することを特徴とする請求項34に記載の製造方法。基板接触開口を有する第2の接触マスクを前記第2の非導電層上に形成する工程と、前記第2の非導電層を前記第2の接触マスクの前記基板接触開口を介してエッチングし、前記第2の非導電層に基板接触開口を形成する工程とを含み、第2の導電層を前記第2の非導電層上に堆積する前記工程により、前記第2の導電層が前記基板接触開口を介して前記基板と接触するようになることを特徴とする請求項22に記載の製造方法。MISデバイスを製造するための方法であって、第1の導電型のドーパントでドープされた半導体基板を用意する工程と、第2の導電型のエピタキシャル層を前記半導体基板上に成長させる工程と、前記デバイスの活性領域における第1の開口と、前記活性領域とチャネルストッパー領域との間に位置する前記デバイスのターミネーション領域における第2の開口とを有するトレンチマスクを前記エピタキシャル層の表面上に形成する工程と、前記エピタキシャル層を前記トレンチマスクの前記第1及び第2の開口を介してエッチングし、第1のトレンチと、前記第1のトレンチより実質的に幅の広い第2のトレンチとを形成する工程と、前記トレンチマスクを除去する工程と、第1の非導電層を前記第1及び第2のトレンチの壁部に形成する工程と、前記第1及び第2のトレンチの外側の前記基板表面に導電性ゲート材料層がオーバーフローするように、前記導電性ゲート材料層を前記第1及び第2のトレンチ内に堆積する工程と、前記第1のトレンチの前記導電性ゲート材料の上面が前記基板の前記表面より低くなり、前記第2のトレンチの前記導電性ゲート材料が実質的に除去されるように、前記導電性ゲート材料をエッチングする工程と、第2の非導電層を、前記エピタキシャル層の表面の上、前記第1のトレンチの前記ゲート材料の上、並びに前記第2のトレンチ内に堆積させる工程と、基板接触開口及びゲート接触開口を有する接触マスクを前記第2の非導電層の上に形成する工程と、前記第2の非導電層を、前記接触マスクの前記開口を介してエッチングし、前記第2の非導電層に基板接触開口及びゲート接触開口を形成する工程と、前記接触マスクを除去する工程と、第2の導電層が、前記基板接触開口を介して前記基板と接触し、かつ前記ゲート接触開口を介して前記導電性ゲート材料と接触するように、前記第2の導電層を前記第2の非導電層上に堆積させる工程とを含むことを特徴とする製造方法。開口を有する金属マスクを前記第2の導電層上に形成する工程と、前記第2の導電層を前記金属マスクの前記開口を介してエッチングする工程とを更に含むことを特徴とする請求項38に記載の製造方法。トレンチゲートMISデバイスであって、第1の導電型でドーパントで全体的にドープされた、活性領域にトレンチが形成された、半導体基板と、前記基板の表面よりも表面が低い位置にある導電性ゲート材料を含むトレンチの壁部に沿って設けられた絶縁層と、前記基板の前記表面上に位置する非導電層と、前記非導電層上に位置する導電層であって、互いに電気的に分離された電流が流れる部分とゲートバス部分とを有し、前記非導電層の開口により前記電流が流れる部分が前記デバイスの前記活性領域の前記基板と電気的に接触するようになっている、前記導電層とを含み、前記導電層の前記ゲートバス部分の下側に位置する前記非導電層の厚みが、前記導電層の前記電流が流れる部分の下側に位置する前記非導電層の厚みと実質的に同じであることを特徴とするトレンチゲートMISデバイス。前記ゲートバス部分の下側に位置し、導電性ゲート材料を含む、前記基板に形成された第2のトレンチを更に含み、前記第2のトレンチ内の前記ゲート材料の表面が前記基板の前記表面よりも低くなっており、前記非導電層が第2の開口を有し、その開口を介して前記導電層の前記ゲートバス部分が前記第2のトレンチ内の前記ゲート材料と電気的に接触していることを特徴とする請求項40に記載のトレンチゲートMISデバイス。前記導電層が金属を含み、前記デバイスが更に、前記基板に第2のトレンチを含み、前記絶縁層が前記第2のトレンチの壁部に沿って設けられており、前記第2のトレンチが導電性ゲート材料を含み、前記非導電層が、前記基板の前記第2のトレンチ及び近傍領域の上に位置する第2の開口を有し、前記導電層の前記電流が流れる部分が、前記第2のトレンチに近接した前記基板の前記領域において前記基板とSchottky境界を成していることを特徴とする請求項40に記載のトレンチゲートMISデバイス。前記基板に第3のトレンチを更に含み、前記第3のトレンチが、前記ゲートバス部分の下側に位置し、導電性ゲート材料を含み、前記導電性ゲート材料の表面が前記基板の前記表面より低くなっており、前記非導電層が第3の開口を有し、その開口を介して前記導電層の前記ゲートバス部分が前記第3のトレンチ内の前記ゲート材料と電気的に接触していることを特徴とする請求項42に記載のトレンチゲートMISデバイス。活性デバイス領域及びチャネルストッパー領域を含むトレンチゲートMISデバイスであって、第1の導電型で全体的にドープされた半導体基板と、前記基板の上に位置するエピタキシャル層と、前記デバイスの前記活性領域の前記エピタキシャル層に形成された第1のトレンチであって、前記トレンチの壁部に沿って絶縁層が設けられ、前記トレンチが導電性ゲート材料を含み、その表面が前記エピタキシャル層の表面より低くなっている、前記第1のトレンチと、前記活性領域と前記チャネルストッパー領域との間に位置する前記エピタキシャル層に形成された第2のトレンチであって、少なくとも或る部分において前記第1のトレンチよりも実質的に幅が広くなっている、前記第2のトレンチと、前記活性領域の前記エピタキシャル層上に位置し、前記活性領域に開口を有する非導電層と、前記非導電層上に位置する導電層であって、前記活性領域に位置する電流が流れる部分と、前記活性領域と前記チャネルストッパー領域との間に位置するゲートバス部分とを含み、前記電流が流れる部分が前記非導電層の前記開口を介して前記エピタキシャル層と電気的に接触している、前記導電層とを含み、前記導電層の前記ゲートバス部分の下側に位置する前記非導電層の厚みが、前記導電層の前記電流が流れる部分の下側に位置する前記非導電層の厚みと実質的に同じであることを特徴とするトレンチゲートMISデバイス。前記ゲートバス部分の下側に位置する前記エピタキシャル層に第3のトレンチを更に含み、前記第3のトレンチが導電性ゲート材料を含み、前記非導電層が第2の開口を有し、その開口を介して前記導電層の前記ゲートバス部分が前記第3のトレンチ内の前記導電性ゲート材料と電気的に接触していることを特徴とする請求項44に記載のトレンチゲートMISデバイス。活性領域及びゲートバス領域を有するトレンチゲートMISデバイスであって、前記活性領域に第1のトレンチが形成され、前記ゲートバス領域に第2のトレンチが形成され、前記第1及び第2の各トレンチの壁部に沿って絶縁層が設けられており、前記第1及び第2の各トレンチがその内部に導電性ゲート材料を含み、前記第2のトレンチが少なくとも一部分において前記第1のトレンチよりも幅が広く深くなっており、前記第2のトレンチの前記導電性ゲート材料がゲートバスと電気的に接触している半導体基板と、前記第2のトレンチの両側に、前記第2のトレンチよりも浅く形成され、前記第2のトレンチの前記導電性ゲート材料と電気的に接触している導電性ゲート材料を含む少なくとも一対の保護トレンチとを含むことを特徴とするトレンチゲートMISデバイス。前記保護トレンチの少なくとも1つと前記第2のトレンチとの間のメサが電気的に浮いた状態にし得ることを特徴とする請求項46に記載のトレンチゲートMISデバイス。前記保護トレンチが、前記第1のトレンチと実質的に同じ幅及び深さを有することを特徴とする請求項46に記載のトレンチゲートMISデバイス。従って、より単純に製造でき、かつ平坦なトポロジを得ることができ、更にトレンチの上部曲がり部における降伏電圧の問題を回避できる製造方法が要望されている。本発明は、トレンチゲートMISデバイスのトレンチの上部曲がり部における降伏電圧の問題を解消するための構造及び技術を提供する。トレンチゲートMISデバイスは半導体チップに形成され、トランジスタセルを含む活性領域、トランジスタセルを含まないゲート金属領域、及びゲート金属層を含む。トレンチが、活性領域からゲート金属領域に延在するように半導体チップの表面にパターン形成され、絶縁材料の層で裏打ちされた壁部を有する。通常はポリシリコンである導電性ゲート材料がトレンチ内に堆積され、ゲート材料の上面が半導体チップの表面よりも低くされる。非導電層が活性領域及びゲート金属領域の上に位置し、ゲート金属領域のトレンチ部分の上の非導電層に開口が設けられている。この開口は、ゲート金属と呼ばれることが多い導電材料で満たされ、ゲート金属がトレンチ内の接触領域の導電性ゲート材料と接触している。ゲート金属がトレンチから半導体チップの表面にオーバーフローしていないため、トレンチの上部曲がり部の周りにゲート金属が延在していない。こうすることで、ゲート金属と半導体チップとの間に電位差が生じた時に起こるストレスを回避できる。本発明に従った様々な実施形態が可能である。例えば、ゲート材料とゲート金属を良好に電気的に接触するために、ゲート材料とゲート金属との接触領域におけるトレンチの幅を活性領域のトレンチの幅よりも広くすることができる。ゲート金属が第1のゲートフィンガーの導電性ゲート金属と接触し、この第1のゲートフィンガーは第2のゲートフィンガーと直角を成している。第2のゲートフィンガーは、活性領域からゲート金属領域に延び、第1のゲートフィンガーと交差している。本発明の別の実施態様は、MISデバイスの製造方法に関する。この製造方法は、マスク工程数が従来の製造方法に比べて少なく、相対的に平坦な形状にすることができ、微細なフォトリソグラフィ工程に適している。製造方法は、トレンチの位置を画定する開口を有するトレンチマスクを半導体チップの表面に形成する工程と、トレンチマスクの開口を介してエッチングして基板にトレンチを形成する工程と、トレンチマスクを除去する工程と、トレンチの壁部に第1の非導電層を形成する工程と、導電性ゲート材料がトレンチの外側の基板表面にオーバーフローするように導電性ゲート材料を堆積させる工程と、マスクを用いずに、トレンチ内のゲート材料の上面が基板の表面よりも低くなるようにゲート材料をエッチングする工程と、基板の表面に第2の非導電層を形成する工程と、開口を有する接触マスクを第2の非導電層上に形成する工程と、接触マスクの開口を介してエッチングして第2の非導電層にゲート接触開口を形成する工程と、接触マスクを除去する工程と、ゲート接触開口を介してゲート材料と接触するように第2の導電層を第2の非導電層上に堆積させる工程とを含む。必要に応じて、接触マスクを用いるエッチングにより、第2の非導電層に基板接触開口を形成して、この基板接触開口を介して基板と接触するように第2の導電層が延在するようにし、製造方法に、開口を有する金属マスクを第2の導電層上に形成する工程と、金属マスクの開口を介して第2の導電層をエッチングする工程とを加えることができる。この製造方法は、ゲート接触材料の一部のエッチングのためのマスク工程、並びに酸化層の一部をエッチングしてフィールド酸化層を形成するためのマスク工程を含まない。製造方法は、様々に変更することができ、MOSFET、IGBT、MOSゲートサイリスタを含む様々なMISデバイスの製造に用いることができる。この製造方法はまた、Schottkyまたはポリシリコンダイオードを含むMOSFETの製造にも用いることができる。本発明はまた、相対的に平坦な形状のMISデバイスを含む。具体的には、ゲートバスが厚いフィールド酸化層領域の上に位置しない。代わりに、非導電層例えば、BPSGが半導体基板の上面に位置する。通常は金属である導電層が非導電層上に位置する。非導電層は開口を含み、この開口により金属層がMISデバイスの活性領域例えば、MOSFETのソース及びボディにおける基板と電気的に接触する。ゲートバスもまた、同じ非導電層上に位置する。ゲートバスの下側の非導電層の厚みは、デバイスの活性領域における非導電層の厚みと実質的に同一である。或る実施形態では、導電性ゲート材料で満たされたゲート接触トレンチが、ゲートバスの下側の基板に形成され、ゲートバスが非導電層の開口を介してゲート材料と電気的に接触している。本発明の別の実施態様に従えば、ゲート接触トレンチの両側に2或いはそれ以上の保護トレンチが形成される。こうすることにより、ゲート接触トレンチ底部の降伏電圧に悪影響を与えることなく、デバイスの活性領域のトレンチよりも幅が広くて深いゲート接触トレンチを形成することができる。より単純に製造でき、かつ平坦なトポロジを得ることができ、更にトレンチの上部曲がり部における降伏電圧の問題を回避できる製造方法が提供される。本発明に従えば、トレンチ-ゲートMISデバイスのトレンチの充填に用いられるポリシリコンまたは他の材料は、エッチバック或いは別の方法でトレンチ内を平坦化し、ゲート充填材とゲート材料との間の接触がトレンチ内でできるようにする。ゲート充填材量がトレンチの上部曲がり部に重ならないため、トレンチの上部曲がり部で発生するストレスの問題を解消できる。注:本明細書で用いる語ポリシリコンは、ゲート材料としてトレンチ内に堆積される導電材料を意味し、或る実施形態ではポリシリコンの代わりに金属や他の導電材料が用いることができることを理解されたい。同様に本明細書で用いる語ゲート金属は、トレンチ内のゲート材料と接触を形成するために用いられる導電材料を意味し、或る実施形態ではゲート金属として金属の代わりにポリシリコンや他の導電材料を用いることができることを理解されたい。図18は、N基板81上に成長させられたN-エピタキシャル層82に形成されたトレンチゲートMISデバイス80の部分図である。Pボディ領域83は、N-エピタキシャル層82に形成されている。ゲートトレンチ84は、N-エピタキシャル層82の上面上の酸化層89と接触しているゲート酸化層85によって裏打ちされている。トレンチ84は、トレンチ84内にある上面87を有するポリシリコンゲート86で部分的に満たされている即ち、N-エピタキシャル層82の上面より下側。この実施形態では、トレンチ84が、やや幅の広い横方向の部分84Aを含む。横方向部分84Aの上面87の部分88は、ポリシリコンゲート86とゲート金属層不図示との間で後に形成される接触領域を示す。図4に示されている類似のMISデバイス40とは対照的に、トレンチ84内のポリシリコンは、ポリシリコン層42の様にはトレンチの上部曲がり部の周りに延在していない。これにより、上記したストレスの問題を解消できる。図19は、MISデバイス80に類似したMISデバイス90を示すが、ゲートトレンチ84を覆うトレンチセグメント間のメサにおけるN-エピタキシャル層82にP-タブ91が形成されているという点が異なる。図20に示されているMISデバイス100では、タブ101がトレンチ84の真下の領域にも延在する。MISデバイス90及び100は、高い降伏電圧を有するように設計されている。図21は、本発明に従って製造されたMOSキャパシタの走査型電子顕微鏡SEMによる断面図である。ポリシリコンゲートは110として示され、ゲート金属は112として示されている。BPSG誘電体層116が、トレンチ114のセグメント間のメサの上に延在しており、ゲート金属112とトレンチ114の上部曲がり部との間を絶縁している。図22は、様々なタイプのMOSキャパシタにおけるゲートとシリコンとの間の電圧に関連するFowlerNordheimトンネル電流を示すグラフである。曲線A-Eは、以下に示すデバイスについての曲線である。図22によれば、本発明に従ったデバイスにおけるFNトンネル電流は約25Vから50Vの範囲で従来のトレンチゲートデバイスよりもかなり低い。実際、本発明のデバイスは従来のプレナーデバイスの電流に近い。本発明の原理を様々な構造に適用することができる。網羅的ではないが幾つかの例が図24-図36に示されている。これらの例のすべては、MISデバイスの活性領域からターミネーション或いはゲートパッド領域のゲート金属領域に至る一連の平行なゲートフィンガーを示す。本明細書で用いる語ゲートフィンガーは、ゲートトレンチから、例えばゲート金属またはゲートバス領域、或いはターミネーションまたはエッジターミネーション領域とも呼ばれるMISデバイスの活性領域の外側領域まで延びた延長部を指す。図23は、どのように活性なゲートパッド及びエッジターミネーション領域が構成されているかを示すMISチップの全体の平面図である。当業者であれば、様々な改変が可能であることを理解できよう。図24は本発明の第1の実施形態を示す。正方形セル型MOSFET140は、活性領域141及びゲート金属領域142を含む。一連の平行なゲートフィンガー143が、活性領域141からゲート金属領域142に延びている。ソース金属の縁部は144として示され、ゲート金属の縁部は145として示されている。ゲートフィンガー143内のポリシリコンとゲート金属145との間の接触領域は領域146として示されている。ゲートフィンガー143の幅の広い部分147が、接触領域146を包含していることが分かるであろう。こうすることにより、活性なセルの寸法を極めて小さくでき、かつトレンチの上部曲がり部から離間したトレンチに良好な電気的接触を形成することができる。図26は、断面26-26における接触領域146の断面図であり、ゲート金属148及びBPSG層149を示す。図25は、ターミネーション領域150及びゲートパッド151に隣接したMOSFET140の一部の平面図である。図27は本発明の第2の実施形態を示す。MOSFET160は、活性領域161及びゲート金属領域162を含む。ソース金属の縁部は164として示され、ゲート金属168の縁部は165として示されている。一連の平行なゲートフィンガー163が、活性領域161からゲート金属領域162に延びている。ゲートポリシリコンとゲート金属168との間の接触領域166が、ゲートフィンガー163と交差するように延在するゲートフィンガー167において形成されている。この実施形態では、ゲートフィンガー167はゲートフィンガー163よりも幅が広くなっているが、必ずしもそうする必要はない。図29は、図27の断面29-29に沿って見た詳細な断面図である。図28は、ターミネーション領域170及びゲートパッド171に隣接したMOSFET160の平面図である。ゲートフィンガー167がゲートフィンガー163よりも広い場合は、ゲートフィンガー163とゲートフィンガー167の交差部におけるトレンチ充填に問題が生じ得る。この問題が図29-図32に例示されている。図30は、ゲートフィンガー163とゲートフィンガー167との1つの交差部の詳細な平面図である。図30の断面31-31を示す図31は、トレンチがポリシリコン173で充填された部分を示す。一方、ゲートフィンガー163とゲートフィンガー167との交差部は図30の断面32-32を示す図32に示されており、ポリシリコン173がトレンチを完全には満たしていない。この問題は、図33及び図34に示されている第3の実施形態により解決することができる。MOSFET180は図27に示されているMOSFET160に類似しているが、ゲートフィンガー183がゲートフィンガー163よりも広く、ゲートフィンガー187がゲートフィンガー183との交差部で狭くなっているという点が異なる。ゲートポリシリコンとゲート金属との間の接触領域186は、ゲートフィンガー183と187とが交差する領域には至っていない。従って、ゲートフィンガー183との交差部のゲートフィンガー187の幅によって起こりうる問題が解消されている。もちろん、ゲートフィンガー183とのスペースは様々に変更することができ、MOSFET160におけるゲートフィンガー163間のスペースより広くする必要はない。図34は、ターミネーション領域190及びゲートパッド191に隣接したMOSFET180の平面図である。図35に示されている第4の実施形態は、上記したトレンチ充填の問題を解決するための別の方法を示す。MOSFET200は、活性領域201からゲート金属領域202に延在する平行なゲートフィンガー203が直角にゲートフィンガー207と交差しているという点で図27に示されているMOSFET160にやや類似しているが、MOSFET200では、ゲートフィンガー207と一側からのゲートフィンガー203との交差部と、反対側からのゲートフィンガー203との交差部がオフセットをされているため、T字状の交差部となっている。その結果、交差部におけるトレンチの充填は、図27に示されている構造と比べて改善されている。ポリシリコンゲートとゲート金属との間の接触は、ゲートフィンガー207に沿って、縦方向に延在する接触領域206において形成されている。図36に示されている第5の実施形態は、ゲートフィンガー223が、ゲートポリシリコンとゲート金属との間の接触が形成されている広い部分227を含むという点で図24に示されているMOSFET140に類似している。しかしながら、MOSFET220では、幅の広い各部分227は、ゲートフィンガー223の長手方向において互いにオフセットされているため、各ゲートフィンガー223間の距離が他の方法では不可能なまで短縮することが可能である。トレンチ内でゲート接触を形成するための工程が図37-図48に示されている。この工程は、既知の工程を用いてN基板300に成長させられたN-エピタキシャル層301を含む半導体チップで開始する。図37に示されているように、フォトレジストトレンチマスク302がN-エピタキシャル層301の表面に形成される。図38に示されているように、トレンチ303がトレンチマスク302の開口を介して反応性イオンエッチングRIEによって形成される。トレンチのある部分がゲート接触を可能とするために広くなっている実施形態図24、図27、図33、及び図34では、トレンチはトレンチマスクの開口の幅を調節して形成することができる。次にトレンチマスク302を除去する。通常は、犠牲酸化層不図示が、RIEエッチングの際に生じた結晶ダメージを修復するためにトレンチの壁部に形成され、次にこの犠牲酸化層が除去される。ゲート酸化層304がトレンチの壁部で熱成長させられる。ポリシリコン層305がN-エピタキシャル層301の上面に堆積され、トレンチ303を満たし、図38に示されている構造が形成される。次に、図39に示されているように、ポリシリコン層305の上面306がN-エピタキシャル層301の上面307の下側に来るまでポリシリコン層305がエッチバックされる。ポリシリコン層305は、トレンチ303の上部曲がり部と重ならないように十分にエッチバックされることが重要である。ポリシリコン層305の表面306は、N-エピタキシャル層301の上面より下側に調節することができる。ポリシリコンがチップ全体にわたって均一にエッチバックされるため、この工程はマスクを用いないで行われ、これにより製造コストを軽減することができることに注目されたい。次に、ホウ素燐ケイ酸ガラスBPSG層308が構造の上面に堆積され、フォトレジスト層309でマスクされる。フォトレジストマスクの開口310が、開口310の縁がトレンチ303の両壁部に対して内側に横方向に延在するようにトレンチ303の中心部分の上に形成される。得られる構造が図40に示されている。BPSG層308がフォトレジスト層309の開口310を介してエッチングされ、開口310と実質的に一致し、ポリシリコン305の上面306に至るゲート接触開口311が形成される。次にフォトレジスト層309が除去され、図41に示される構造が得られる。図42に示されているように、金属層312は堆積される。金属層312とポリシリコン305との間の接触がトレンチ303の中心領域内で完全に形成されるため、またゲート接触開口311の幅がポリシリコン層305の上面306の幅よりも狭いため、ポリシリコン層305とトレンチ303の上部曲がり部のN-エピタキシャル層301との近接を回避することができる。上記したストレスの問題が生じるのはこの近接によるものである。上記したように、トレンチゲートMOSFETを形成するための従来の工程は、様々なマスク工程図9-図17の例では8回を必要とし、ゲートバスの領域にリッジが残り、微小寸法のフォトリソグラフィが困難となる。本発明の別の実施態様は、これらの問題を解消する改良された工程である。図43-図51は、本発明に従った工程を例示する。この工程は、N基板上に位置するエピタキシャル層を用いることができるN-層402で始める。必要に応じて、薄い酸化層404を、フォトレジストマスクを接着するため、或いは選択的エッチングに耐えるための硬いマスクを提供するため、または後の酸化を回避するために層402の表面に形成され得る。次に、第1のフォトレジストマスクB1を設けてパターン形成し、トレンチの位置を画定する。層402が極めて平坦であるため、マスクB1は従来技術例えば、図12に示されているマスクA3に必要なマスクの厚さよりも薄くすることができ、従って小さな構造トレンチを画定することが可能である。トレンチ406はマスクB1を介してRIEでエッチングされる。トレンチ406は、活性領域407におけるトレンチ406A、ターミネーション領域409におけるゲートバス接触トレンチ406B、およびオプションのチャネルストッパー領域411におけるチャネルストッパートレンチ406Cを含む図43。トレンチ406A及び406Bは第3の次元において互いに接続されている。トレンチ406がエッチングされた後、マスクB1を除去し、RIE工程によって生じた結晶の欠陥を除去するべく犠牲酸化層不図示をトレンチ406の壁部に成長させ、エッチングされる。ゲート酸化層408はトレンチ406の壁部で成長させられる。ポリシリコン層410が堆積され、ドープされ、ポリシリコン層410がトレンチ406の内部にのみ残ようになるまでエッチバックされる図44。図9-図17に示された工程とは異なり、この工程はポリシリコン層410をパターン形成するためにポリシリコンマスクを必要としない。メサ領域及びターミネーション領域の上に厚い酸化層が必要な場合は、再び酸化工程を実施することができる。第2のマスクB2が堆積され、パターン形成され、ボディ注入が層402の中に導入される領域が画定される。P型ドーパントがマスクBの開口を介して注入され、ドライブインされ、Pボディ領域412図45が形成される。図9-図17に示された工程とは異なり、この工程は活性領域を画定するためにマスク例えば、図11のマスクA2を必要としない。設計者が、JZengetalISPSD2000pp145148に記載されているようなスプリット-ウェル構造を達成するべくメサ領域内においてボディを形成したいのであれば、層402の表面は極めて平坦であるため小さな構造のリソグラフィを容易に行うことができる。P型ドーパントの注入エネルギーは、このドーパントが酸化層408は浸透するがマスクB2は浸透しないように選択される。酸化層408が厚すぎる場合は、注入による浸透を容易にするためにエッチバックを行うことができる。次にマスクB2を除去し、構造を洗浄し、P型ドーパントをアニールし、拡散させ、N-型層内の目的の接合深さを達成する。第3のマスクB3を堆積し、パターン形成し、ソース領域の位置を画定する。N型ドーパントをマスクB3の開口を介して注入し、Nソース領域414図46を形成する。N型ドーパントが、ターミネーション領域及び活性領域の周辺に注入されないようにするが、チャネルストッパートレンチ406Cの近傍領域には注入してN領域415を形成し、表面逆転層が形成されるのを防止することに注目されたい。構造の表面は極めて平坦であるため、フォトリソグラフィーを比較的容易に実施することができる。酸化層408は、酸化層408を介して注入されるイオンの種類によっては、マスクB3を配置して、エッチングで薄くしなければならない場合もあろう。マスクB3を除去して、その構造を再び洗浄する。BPSGなどの誘電体層416を堆積し、必要に応じて高密化する。第4のマスクB4をBPSG層416上に堆積し、パターン形成し、接触開口を画定する図47。なお構造がかなり平坦であるため、図16に示されているマスクA6よりも薄い層のフォトレジストを用いてリソグラフィ工程を実施することができる。BPSG層416をマスクB4の開口を介してエッチングした後、マスクB4を除去し、P型ドーパントを注入してP型接触領域418を形成する図48。この注入により、堆積される金属層とボディとの間の抵抗を小さくし、またこれを用いて、アバランシェ降伏をトレンチ近傍領域からトレンチ間のメサの中心領域に移すことができる。これについては、Buluceaらに付与された米国特許第5072266号に開示されている。ボディ接合部が深すぎてこの技術を用いることができない場合は、ボディ注入がブロックされた領域をパターン形成して一連の分散アバランシェクランプdistributedavalancheclampsを形成し、ドーパントが横方向に浸透する曲線接合部を形成する。曲線接合部間の間隔は、活性なトレンチの降伏電圧よりも低く設定して制御することができる。これらの領域におけるソース接触は回避しなければならない。別法では、ターミネーション領域409における降伏電圧を活性領域407における降伏電圧よりも低く設計して設定することもできる。トレンチ406B内のゲートへの接触を形成することができるため、ポリシリコンマスクを用いる必要がないことに注意されたい。また層402が平坦であるため、BPSG層416に小さな接触開口を形成することが容易である。別法では、1つのマスクB4を用いる代わりに2つの別のマスクを用いて、BPSG層416を介してゲートバス接触トレンチ406Bのポリシリコン層410に至る接触開口及びN-層402に至る接触開口をそれぞれ形成することができる。本構造を、750°C~950°Cの範囲の高温でアニールする。こうすることにより、P接触の注入、及びNソースの注入まだ起こっていない場合が起こり、BPSG層416が高密化され円滑になる。金属層419を堆積し、第5のマスクB5を金属層419上に堆積してパターン形成する図49。金属層419を、マスクB5の開口を介してソース金属部分419S、ゲート金属部分419G、フィールドプレート419F、及びエッジターミネーション419Eの中にエッチングする。パシベーション層420を金属層419上に堆積し、第6のマスクB6を堆積してパターン形成する。パシベーション層420をマスクB6の開口を介してエッチングし、ソース金属部分419S図51を露出させる。次に、このウエハを後面から研削して薄くし、通常どおり後面に金属層を設けてドレイン接触を形成する。図43-図51に例示されている工程は、図9-図17に示されているような従来の工程に対して幾つかの利点を有する。本発明の工程は、工程数が少なく、低コストである。例えば、マスク工程は8回ではなく6回にした。金属を堆積するまで全ての工程においてシリコンを高度に平坦に維持し、これにより、小さな構造のフォトリソグラフィ形状及び小さなセルピッチの製造が容易になっている。ゲートへの全ての接触がトレンチ内で行われるため、ポリシリコンゲート材料がトレンチの外からメサの上面まで延在する場合にトレンチの上部曲がり部でゲート酸化層を介するFowlerNordheimトンネルにより生じる電流の漏れの問題が解消される。更に、チャネルストッパートレンチ406Cの周りの領域が、P型拡散を受けず、図51に示されるようにトレンチ406Cを介してドレインに接続されるフィールドプレートが形成され得る。チップの切断された縁部がドレインに対する抵抗短絡として振る舞うため、周囲のN領域415がドレイン電位となる。この構造により、ターミネーション領域上の電荷から或いはホットキャリアに助けられるウォークアウトwalkoutから生じ得る全ての反転層を終わらせて高電圧ターミネーションの信頼性が改善されている。図43-図51に示される工程は、トレンチMOSBarrierSchottkyTMBSデバイスなどの集積Schottkyダイオードを備えたトレンチMOSFETを製造するために用いることができる。図52-図60は、トレンチMOSFETBarrierSchottkyデバイスを備えたトレンチMOSFETを形成する別の工程を例示する。この工程には、図43-図51に示されている工程と比べ追加のマスク工程が含まれる。工程は、重度にドープされた基板の上に位置するN-シリコン層502から始める。必要に応じて、薄い酸化層504を、フォトレジストマスクを接着するため、或いは選択的エッチングに耐えるための硬いマスクを提供するため、または後の酸化を回避するために層502の表面に形成され得る。次に、第1のフォトレジストマスクC1を設けてパターン形成し、トレンチの位置を画定する。層502の表面が極めて平坦であるため、マスクC1は従来技術に必要なマスク例えば、図12に示されているマスクA3の厚さよりも薄くすることができ、従って小さな構造トレンチを画定することができる。トレンチ506はマスクC1を介してRIEでエッチングすることができる。トレンチ506は、活性領域507におけるトレンチ506A、ターミネーション領域509におけるゲートバス接触トレンチ506B、チャネルストッパー領域511におけるオプションのチャネルストッパートレンチ506C、及びSchottkyダイオード領域513におけるトレンチ506Dを含む図52。トレンチ506A及び506B及びオプションのトレンチ506Dは、第3の次元で互いに接続される。トレンチ506がエッチングされた後、マスクC1を除去し、RIE工程で生じた結晶の欠陥を除去するために、犠牲酸化層をトレンチ506の壁部で成長させエッチングする。ゲート酸化層508をトレンチ506の壁部で成長させる。ポリシリコン層510を堆積し、ドープし、ポリシリコン層510がトレンチ506の中にのみ残るまでエッチバックする図53。図43-図51に示されていた工程と同様に、この工程はポリシリコン層510のパターン成形にポリシリコンマスクを必要としない。メサ及びターミネーション領域上に、より厚い酸化層が必要な場合は、酸化工程を再び行うことができる。第2のマスクC2を堆積し、パターン形成し、ボディ注入が層502内に導入される領域を画定する。P型ドーパントをマスクC2の開口を介して注入し、ドライブインし、Pボディ領域512を形成する図54。図43-図51に示した工程と同様に、この工程は活性領域を画定するためのマスク例えば、図11のマスクA2を必要としない。P型ドーパントの注入エネルギーは、ドーパントが酸化層508は浸透するがマスクC2は浸透しないように選択される。酸化層508が厚すぎる場合は、注入による浸透を容易にするためにエッチバックすることもできる。次にマスクC2を除去し、本構造を洗浄し、P型ドーパントをアニールし、拡散して、N型層502における目的の接合深さを達成する。第3のマスクC3を堆積しパターン形成し、ソース領域の位置を画定する。N型ドーパントをマスク3の開口を介して注入し、Nソース領域514を形成する図55。N型ドーパントが、ターミネーション領域や活性領域の周辺に注入されないようにするが、チャネルストッパートレンチ506Cの周辺領域には注入してN領域515が形成されるようにする。本構造の表面は極めて平坦であるため、フォトリソグラフィを比較的容易に行うことができる。酸化層508を介して注入されるイオンの種類によっては、マスクC3を配置してエッチングし、酸化層508の高さを低くする必要がある。マスクC3を除去し本構造を再び洗浄する。BPSGなどの誘電体層516を堆積させ、必要に応じて高密化する。第4のマスクC4をBPSG層516上に堆積してパターン形成し、接触開口を画定する図56。まだなお本構造がかなり平坦であるため、例えば図16に示されているマスクA6よりも薄い層のフォトレジストを用いてリソグラフィを行うことができる。BPSG層516をマスクC4の開口を介してエッチングした後、マスクC4を除去する。追加の第5のマスク接触ブロックC5を堆積してパターン形成し、Schottkyダイオード領域513とチャネルストッパー領域511の一部とを覆う。マスクC5によりドーパントがSchottkyダイオード領域513図57に注入されないようにして、P型ドーパントを注入してP型接触領域518を形成する。この注入により、堆積される金属層とボディとの間の抵抗が減る。またこの注入により、Buluceaらに付与された米国特許第5072266号に開示されているように、アバランシェ降伏をトレンチに近接した領域からトレンチ間のメサ中心領域にシフトさせ得る。ボディ接合部が深すぎてこの技術を用いることができない場合は、ボディ注入が遮断される領域をパターン形成して一連の分散アバランシェクランプを形成して、ドーパントが横方向に拡散する曲線状接合部を形成する。曲線状接合部間の間隔は、活性なトレンチの降伏電圧よりも低い降伏電圧に設定して制御することができる。これらの領域におけるソース接触は回避されるべきである。別法では、降伏電圧は、ターミネーション領域509の降伏電圧を活性領域507の降伏電圧よりも低く設計して設定することができる。トレンチ506B内でゲートに対する接触がなされるため、ポリシリコンマスクが必要ないことに注目されたい。層が平坦であるため、BPSG層516に小さな接触開口を形成することが容易である。本構造を、750°C~950°Cの範囲の高温に曝す。こうすることにより、P接触注入及びNソース注入が起こりまだ起こってない場合は、接合部の深さが浅くなり、BPSG層516が高密化され平滑になる。金属層519を堆積し、特に、活性領域507におけるPボディ領域518及びNソース領域514、Schottkyダイオード領域513の層502の表面との接触が形成される。第6のマスクC6を金属層519上に堆積してパターン形成する図58。金属層519をマスクC6の開口を介してエッチングし、Schottkyダイオード領域513のソース金属部分519S、ゲート金属部分519G、フィールドプレート519F、及びエッジターミネーション519Eに分割する。パシベーション層520を金属層519上に堆積させ、第7のマスクC7を堆積してパターン形成する。パシベーション層520をマスクC7の開口を介してエッチングし、ソース金属部分519Sを露出させる図60。次に、ウエハをその後面から研削して薄くし、後面に金属の層を設けてドレイン接触を形成する。また、第5のマスクC5を用いることにより、第4のマスクC4がトレンチ506Cを覆わないようにして、N領域515を露出させるBPSG層516の開口を形成し、金属層がN領域515及びトレンチ506Aのポリシリコンと接触できるようにする。こうすることにより、フィールドプレートエッジターミネーションとドレインとの間の接触が良好となる。別法では、トレンチMOSBarrierSchottkyTMBS、MPS整流器、または接合部BarrierSchottkyJBSを同じ工程中に形成することができる。Schottkyダイオードを、活性領域におけるMOSFETセルの間に設けたり、図52-図60に示されているようにチップの別の部分にグループ化することもできる。図52-図60の工程により、現在入手できる2チップ型の従来のMOSFET-Schottkyの組み合わせに代わる低価な方法を提供することができる。図43-図51に示されている基本的な工程と比べ、接触ブロックマスク図57のマスクC5の工程のみを加えればよい。図9-図17に示されている従来の8回のマスクは、Schottkyダイオードをマスク2回とカウントするとボディブロックマスク及び接触ブロックマスク、合計10回のマスクとなる。基本的な工程の別の方法は、ポリシリコンダイオードをデバイスの中に含めることができる。図71-図79に、1つの追加のマスク工程を含むこのような工程が例示されている。図61-図70に例示されている従来の工程は9回のマスクが必要である。酸化層604及び第1のフォトレジストマスクD1をNシリコン層602上に堆積し、P型タブが形成されるべき領域に開口を形成するようにパターン形成する図61。P型ドーパントをマスクD1の開口を介して注入してドライブインし、P型タブ606を形成する図62。マスクD1を除去した後、活性領域608の位置を画定する開口を備えた第2のフォトレジストマスクD2を形成する。酸化層604をマスクD2の開口を介してエッチングし図63、マスクD2を除去する。第3のフォトレジストマスクD3を形成し、トレンチの位置を画定する。層602をエッチングして、活性領域608のトレンチ610及びチャネルストッパー領域のトレンチ612を形成する図64。犠牲酸化層をトレンチ610及び612に形成して除去し、次にトレンチの壁部にゲート酸化層を形成する。ポリシリコン層614を堆積し、N型バックグラウンドドーパントをポリシリコン層614内に注入する。低温酸化LTO層611を堆積する。第4のフォトレジストマスクD4を、ダイオードが形成されるべきポリシリコン層614の領域上に堆積する。フォトレジストマスクD4を用いて、LTO611層をエッチングしてマスクを形成し図65、フォトレジストマスクD4を除去する。次に、LTO層611をマスクとして用いて、ポリシリコン層614をPOCl3でドープする。第5のマスクD5を堆積し、ポリシリコン層614を、領域616を除いてトレンチ616の中にエッチバックする。この領域616では、ポリシリコンの一部がトレンチの縁部に重なり酸化層604上に延在している図66。マスクD5を除去する。P型ドーパントをトレンチ610の近傍に注入してドライブインし、Pボディ型領域618を形成する図67。第6のNブロックマスクD6を堆積してパターン形成する。N型ドーパントを注入して、トレンチ610に近接してNソース領域620を形成する。N型ドーパントはまた、ポリシリコン層614のN型バックグラウンドドープ領域との接合部にダイオード622及び624を形成するポリシリコン層614の各部分に注入する図68。マスクD6を除去する。BPSG層626を堆積し、第7の接触マスクD7を堆積してBPSG層626上にパターン形成する。マスクD7の開口により、デバイスの様々な領域に対する接触が形成される部分が画定される。BPSG層626をマスクD7の開口を介してエッチングし、P型ドーパントをBPSG層626の開口を介して注入し、P接触領域625を形成する図69。マスクD7を除去する。金属層628を堆積して、金属層628がBPSG層626の開口を介してデバイスと接触するようにする。第8のマスク不図示を金属層628上に形成する。金属層628を第8のマスクの開口を介してエッチングし、ダイオード622の陽極と接触する部分628A、ダイオード622の陰極及び活性領域におけるMOSFETのソース-ボディ領域と接触する部分628B、及びダイオード624の陰極と接触する部分628Cを形成する図70。金属層628の別の部分不図示は、第3の次元においてポリシリコンゲートダイオード624の陽極でもあるに接触している。金属層628の部分628Aはポリシリコンゲートに接続され、金属層628の部分628Cはデバイスのドレインに接続されるともに第3の次元において。従って、ダイオード622はソース-ボディ及びゲートに接続され、ダイオード624はドレイン及びゲートに接続される。しかしながら、最終的なパシベーション及びパッドマスクを実施する場合は、デバイスの製造に9回のマスク工程が必要である。上記した従来技術による工程を、マスク工程の回数が7回と減らされた図71-図79に示されている工程と比較する。図71-図79に示されている工程は、N基板の上層を成すエピタキシャル層が可能であるN-層702から始める。必要に応じて、薄い酸化層704を、フォトレジストマスクの接着のため、または選択的なエッチングに耐えるために硬いマスクを提供するため、或いは後の酸化を回避するために層702の表面に形成され得る。次に、第1のフォトレジストマスクE1を設けてパターン形成し、トレンチの位置を画定する。層702の表面が極めて平坦であるため、マスクE1の厚みは従来技術に必要なマスク例えば、図12に示されているマスクA3の厚みよりも薄い、従ってより小さな構造トレンチを画定することができる。トレンチ706を、マスクE1を介してRIEでエッチングする。トレンチ706は、活性領域707におけるトレンチ706A、ターミネーション領域709におけるゲートバス接触トレンチ706B、チャネルストッパー領域711におけるオプションのチャネルストッパートレンチ706Cを含む図71。トレンチ706A及び706Bは第3の次元で互いに接続される。トレンチ706をエッチングした後、マスクE1を除去し、RIE工程で生じた結晶の欠陥を除去するために、犠牲酸化層をトレンチ706の壁部で成長させエッチングする。ゲート酸化層708をトレンチ706の壁部で成長させる。ポリシリコン層710を堆積し、ドープし、ポリシリコン層710がトレンチ706の内部のみに残るようになるまで、エッチバックする図72。酸化層の厚みがメサ領域及びターミネーション領域に必要な場合は、酸化の工程を再び行うこともできる。第2のマスクE2を堆積してパターン形成し、ボディ注入が層702内に導入される領域を画定する。P型ドーパントをマスクE2の開口を介して注入し、ドライブインしてPボディ領域712を形成する図73。マスクE2を除去する。低温酸化LTO層714を層702の表面上に堆積し、例えばその厚みを2×10-5cm2000オングストロームとし、第2のポリシリコン層716をその層714上に堆積する。ポリシリコン層716をP型ドーパントでブランケット注入する。第3のマスクE3をポリシリコン層716上に堆積し、パターン形成してポリシリコンダイオードの位置を画定する図74。ポリシリコン層716及びLTO層714をマスクE3の開口を介してエッチングし、ポリシリコンダイオードを画定し、マスクE3を除去する。第4のマスクE4を堆積し、N型ドーパントをマスクE4の開口を介して注入し、これと同時にNソース領域718及びダイオード720の陰極を形成する図75。マスクE4を除去する。次にBPSG層722を堆積し、第5のマスクE5をそのBPSG層722上に堆積しパターン形成する図76。BPSG層722をマスクE5の開口を介してエッチングし、BPSG層722に接触開口を形成し、マスクE5を除去する。P型ドーパントをBPSG層722の開口を介して注入し、接触領域724を形成する図77。BPSG層722を加熱してリフローする。金属層726をBPSG層722上に堆積し、BPSG層722の開口を介してデバイスとの電気的接触を確立する。第6のマスクE6を金属層726上に堆積してパターン形成する図78。金属層726をマスクE6の開口を介してエッチングし、金属層726をMOSFETのソース-ボディ端子及びダイオード720の陽極と接触する部分726Aと、ダイオード720の陰極及びデバイスのゲートバス領域におけるトレンチ706Bのポリシリコンと接触する部分726Bと、デバイスのターミネーション領域におけるフィールドプレートを形成する部分726Cと、デバイスのチャネルストッパー領域におけるトレンチ706Cのポリシリコンと接触する部分726Dとに分割する。図71-図79に示されている工程はまた、図88-図90に示されているポリシリコンMOSFET730の製造に用いることもできる。トレンチ706Dを、マスクE1を介してエッチングする。ゲート酸化層708を成長させ、ポリシリコン層710を上記したように堆積する図72を参照。マスクE2を堆積し、P型ドーパントをマスクE2の開口を介して注入し、N-エピタキシャル層702にP型領域740を形成する。次に、マスクE2を除去したあと、LTO層714を層702の表面上に堆積し、第2のポリシリコン層716をLTO層714上に堆積する図74を参照。ポリシリコン層716のブランケットP型注入を行う。ポリシリコンMOSFET730を様々な形状に形成することができる。例えば、ソース/ドレイン領域を図89の平面図に示されている互いに入り込むような構造にできる。図90は、図89に示されている構造を部分90-90に沿って見た断面図である。マスクE3を用いて図88に示されているようにポリシリコン層716及びLTO層714をパターン形成する。これと同時にマスクE3を用いて、ポリシリコン層716及びLTO層714を通ってポリシリコン層710上のゲート接触領域748に至る開口を形成する。マスクE3を除去した後、マスクE4を堆積し、続くマスクE4の開口を介するN型ドーパントの注入により、ポリシリコン層716にNドレイン領域744及びNソース領域742を形成するようにパターン形成する。ダイオード720の陰極を形成するのと同時にN領域742及び744を形成する図75を参照。ソース領域742及びドレイン領域744は、トレンチ706Dの真上に位置するPボディ領域746によって分離されている。BPSG層722を堆積し、マスクE5の開口を用いてBPSG層722を経てソース接触750、ドレイン接触752、及びボディ接触754までエッチングする。BPSG層722の開口を金属層726で満たし、マスクE6を用いて金属層726をソース部分、ドレイン部分、ボディ部分、及びゲート部分不図示に分離する。多くの実施形態では、金属層726のソース部分及びボディ部分は互いに短絡されているか、或いは金属層726の単一ソース-ボディ部分の一部である。別の工程を用いて、デバイスのボディ領域をエピタキシャル層を成長させて、MOSFETを製造することもできる。この工程が図80-図85に示されている。まず、P型エピタキシャル層904をN-型層902の表面に成長させる。次に、第1のマスクF1をエピタキシャル層904の表面に堆積し、パターン形成する。マスクF1の開口を介してエッチングし、活性領域907におけるトレンチ906A、ターミネーション領域909におけるトレンチ906B、チャネルストッパー領域911におけるトレンチ906C、及びターミネーション領域909における幅の広いトレンチ906Dを含むトレンチ906を形成する図80。エッチングにより生じた結晶のダメージを修復するために、犠牲酸化層不図示をトレンチ906の壁部に成長させる。次に犠牲酸化層を除去し、ゲート酸化層908をトレンチ906の壁部に成長させる。次に、ポリシリコン層910をデバイスの表面上に堆積し、ドープし、トレンチ906A、906B,及び906C内にのみポリシリコンが残るようにエッチバックする図81。トレンチ906Dは幅が極めて広いため、ポリシリコン層910がトレンチ906Dから除去される。第2のマスクF2を堆積してパターン形成し、N型ドーパントをマスクF2の開口を介して注入し、Nソース領域914及びトレンチ906Cの周辺にN領域915を形成する図82。マスクF2を除去する。BPSG層922を堆積し、第3のマスクF3をBPSG層922上に堆積し、パターン形成する図83。BPSG層922をマスクF3を介してエッチングし、このマスクF3を除去する。P型ドーパントを注入してP接触領域918を形成する図84。P型ドーパントのドープ濃度は、トレンチ906Bにおけるポリシリコン層910のドープに重大な影響を与えるほど高くはない。金属層926を堆積し、第4のマスクF4を金属層926上に堆積して、パターン形成する。金属層926をマスクF4の開口を介してエッチングし、金属層926を、MOSFETのソース-ボディ領域と接触する部分926Aと、トレンチ906Aのポリシリコンと接触する部分926Bとに分離する図85。次にマスクF4を除去する。この製造工程には幾つかの利点がある。マスクを必要とする回数が更に減って4回となる。注入ではなくエピタキシャル層の成長によりP型ボディ領域を形成するため、活性化及びドライブインを必要とせず、低温かつ低価格法である。これは、浅いトレンチ、閾値の低い電圧、及びPチャネルデバイスの製造において極めて有利である勿論、ボディのドーパントはPチャネルデバイスの場合はN型とすることができる。トレンチが充填された後に約900°C以上に温度を上げる必要がないため、タングステンやチタンシリサイドなどの材料をポリシリコンの代わりに用いてトレンチを充填することができる。図71-図79に示されているように、このような工程を適用して、同一デバイスにおいてポリシリコンダイオード及びMOSFETを形成することができる。図24-図36に示されているように、ゲート接触トレンチをデバイスの活性領域のトレンチよりも広くする方が好ましいであろう。このようにした場合、エッチング工程で特別な注意を払わなければ、ゲート接触トレンチは活性領域のトレンチよりも深くなる。これが図86に例示されており、ゲート接触トレンチ950が2つのMOSFETトレンチ952間に位置する。トレンチの底部がボディと同じ極性の深い拡散によりシールド即ち覆われる場合は、トレンチ950の深さが増大しても影響はない。しかしながら、このような深い拡散がない場合は、ゲート接触トレンチ950の下側の降伏電圧は活性なMOSFETのトレンチ952の下側の降伏電圧よりも低い。図86に破線で示されている等電位面はトレンチ950の下で曲がっており、降伏電圧がトレンチ952よりも低いことを表している。この問題は、図87のシールドトレンチ954によって例示されているように、トレンチ950の両側にシールドトレンチ954を設けて緩和或いは克服することができる。シールドトレンチ954は、活性なMOSFETトレンチ952と同じ大きさにすることができるが、必ずしもそうする必要はない。シールドトレンチ954は、ゲート接触トレンチ950に近接して配置されるべきである。シールドトレンチ954とゲート接触トレンチ950との間隔は、例えばこのデバイスの活性領域におけるトレンチ間のメサの幅と同じにして、N-エピタキシャル層の厚みよりも小さくするのが好ましい。シールドトレンチ954とゲート接触トレンチ950との間のメサを電気的に浮いた状態にしてもよい。場合によっては、ゲート接触トレンチのそれぞれの側に2或いはそれ以上のシールドトレンチを設けるのが好ましい。これらのシールドトレンチにより、シールドトレンチとゲート接触トレンチとの間に存在する制限電荷により、図87に破線で示されているように等電位面が平坦になるため、ゲート接触トレンチの降伏電圧が改善される。本発明の広範な原理を、記載した特定の実施形態に加えて様々な実施形態を製造するために用いることができることを当業者であれば理解できよう。従って、ここに記載した実施形態は例示目的であって、限定することを意図としたものではない。"