"半導体パッケージに搭載される搭載用部品の接続端子と電気的に接続される複数の接続用パッドと、前記接続用パッドのうち少なくとも2つの接続用パッドの領域内に形成され、前記接続用パッドよりも小さい平面形状を有する認識マークと、を有する半導体パッケージ。前記接続用パッドとして露出される配線パターンの一部に凹部又は凸部が形成されることで前記認識マークが形成されていることを特徴とする請求項1に記載の半導体パッケージ。前記認識マークは、前記接続用パッドとして露出される配線パターンの一部が除去され該配線パターンの下層の絶縁層が露出されることで形成されていることを特徴とする請求項1に記載の半導体パッケージ。前記認識マークは、前記接続用パッドとして露出される配線パターンに対して、エッチング加工又はプレス加工を施すことによって形成されることを特徴とする請求項1~3のいずれか1つに記載の半導体パッケージ。前記接続用パッドの平面形状は円形形状であり、前記認識マークの平面形状は、前記接続用パッドと異なる形状であることを特徴とする請求項1~4のいずれか1つに記載の半導体パッケージ。ところが、電子機器における小型化薄型化が一層進み、半導体パッケージに対する高密度化、小型化の要請はさらに高まっている。これに伴って配線密度がさらに高くなると、接続パッドの形状に制約が生じるという問題がある。例えば接続パッドが四角形状である場合には、そのコーナー部分において配線の高密度化が阻害されるため、配線密度の高い半導体パッケージでは、接続パッドを四角形状に形成することができない。このため、接続パッドの形状の相違を利用して、接続パッドに認識マーク機能を持たせることが困難になっている。本発明の一観点によれば、半導体パッケージに搭載される搭載用部品の接続端子と電気的に接続される複数の接続用パッドと、前記接続用パッドのうち少なくとも2つの接続用パッドの領域内に形成され、前記接続用パッドよりも小さい平面形状を有する認識マークと、を有する。本発明の一観点によれば、配線の高密度化に対応させつつも、接続用パッドに認識マーク機能を持たせることができるという効果を奏する。以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、構造の概略を説明するためのものであり、実際の大きさを表していない。以下、一実施形態を図1~図7に従って説明する。なお、以下の説明では、POP構造の半導体装置70図4参照のうち、被搭載側の半導体パッケージを下側パッケージ1と称し、搭載側の半導体パッケージを上側パッケージ50と称する。下側パッケージの構造図1bに示すように、下側パッケージ1は、配線基板2と、その配線基板2にフリップチップ実装された半導体素子3と、それら配線基板2と半導体素子3との隙間を充填するように設けられたアンダーフィル樹脂4とを有している。配線基板2は、基板本体10と、最上層の配線パターン20、最下層の配線パターン30と、ソルダレジスト層40,41とを有している。基板本体10は、コア基板11と、そのコア基板11に積層された複数の絶縁層12,13と、その複数の絶縁層12,13に形成された配線14,15及びビア16,17等を有している。基板本体10に設けられた配線14,15及びビア16,17は、配線パターン20及び配線パターン30を電気的に接続している。なお、配線14,15及びビア16,17の材料としては、例えば銅Cuを用いることができる。また、絶縁層12,13の材料としては、例えばエポキシ系樹脂やポリイミド樹脂などの絶縁樹脂を用いることができる。配線パターン20は、基板本体10の実装面側図中の上面側に設けられている。この配線パターン20は、半導体素子3のバンプ3aと電気的に接続される半導体素子用パッド21、又は下側パッケージ1と上側パッケージ50図3参照との間を電気的に接続するための接続用パッド22を有している。半導体素子用パッド21は、平面視は図示を省略するが、半導体素子3のバンプ3aの配設形態に応じて、半導体素子3が実装される実装領域にマトリクス状に配列されている。この半導体素子用パッド21の平面形状は、例えば円形形状に形成されている。一方、本実施形態の接続用パッド22は、図1aに示すように、半導体素子3の外周縁を囲む配置で二列に設けられている。この接続用パッド22の平面形状は、例えば直径240μm~250μmの円形形状に形成されている。また、接続用パッド22のうち少なくとも2つの接続用パッド22Aの領域には、その接続用パッド22Aの平面形状よりも小さな面積を有する形状の認識マーク23が形成されている。この2つの接続用パッド22Aは、下側パッケージ1と上側パッケージ50図3参照とを電気的に接続する端子としての機能を有するとともに、認識マーク上側パッケージを実装する際の位置合わせマークや製品識別マークとしての機能も有している。このような認識マーク23の形成された接続用パッド22Aは、互いの離間距離を確保することにより認識マークとしての機能を高めることができるため、下側パッケージ1の平面対角線上に設けられている。認識マーク23の平面形状は、図2に示すように、接続用パッド22Aの平面形状とは異なる四角形状に形成されている。また、この認識マーク23は、接続用パッド22Aとして露出される配線パターン20の一部に凹部20Xが形成されることで形成されている。具体的には、接続用パッド22Aとして露出される配線パターン20の一部に、平面形状が四角形状の凹部20Xが形成されることで、その凹部20Xの側壁と接続用パッド22Aの上面との境界段差部が認識マーク23の輪郭として機能する。このような凹部20Xは、例えばエッチング加工ハーフエッチングやプレス加工などによって形成することができる。なお、配線パターン20の材料としては、例えば銅を用いることができる。また、配線パターン20は、銅層の表面に所要のめっき例えば、ニッケルめっきや金めっき等を施して形成するようにしてもよい。図1bに示すように、ソルダレジスト層40は、配線パターン20の一部を覆うように基板本体10の上面側に設けられている。ソルダレジスト層40の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。このソルダレジスト層40には、半導体素子用パッド21又は接続用パッド22となる配線パターン20の一部を露出させるための複数の開口部40Xが形成されている。そして、アンダーフィル樹脂4が形成される前の状態において、この開口部40Xによって、配線パターン20の一部が半導体素子用パッド21又は接続用パッド22としてソルダレジスト層40から露出される。なお、開口部40Xの平面形状は、半導体素子用パッド21及び接続用パッド22が所望の形状となるように、本実施形態では円形形状に形成されている。配線パターン30は、基板本体10の下面側に設けられている。この配線パターン30は、当該下側パッケージ1をマザーボード等の実装用基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子32を配設するための外部接続用パッド31を有している。外部接続用パッド31は、基板本体10の下面側に形成されたソルダレジスト層41の開口部41Xから配線パターン30の一部が露出されることで形成されている。なお、配線パターン30の材料としては、例えば銅を用いることができる。また、配線パターン30は、銅層の表面に所要のめっき例えば、ニッケルめっきや金めっき等を施して形成するようにしてもよい。また、ソルダレジスト層41の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。半導体素子3は、このような構造を有する配線基板2にフリップチップ接合されている。すなわち、半導体素子3は、その回路形成面図1bにおいて下面に配設されたバンプ3aを介して、配線基板2の半導体素子用パッド21と電気的に接続されている。アンダーフィル樹脂4は、配線基板2の上面と半導体素子3の下面との隙間を充填するように設けられている。このアンダーフィル樹脂4は、バンプ3aと半導体素子用パッド21との接続部分の接続強度を向上させると共に、配線パターン20の腐食やエレクトロマイグレーションの発生を抑制し、配線パターン20の信頼性の低下を防ぐための樹脂である。なお、アンダーフィル樹脂4の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。上側パッケージの構造次に、上側パッケージ50の構造を説明する。図3bに示すように、上側パッケージ50は、配線基板60と、その配線基板60にフリップチップ実装された第1の半導体素子52と、第1の半導体素子52の上に接着された第2の半導体素子53とを有している。また、上側パッケージ50は、第1の半導体素子52と配線基板60との隙間を充填するように設けられたアンダーフィル樹脂54と、第1の半導体素子52及び第2の半導体素子53等を封止する封止樹脂55とを有している。なお、図3aに示すように、第1の半導体素子52の平面形状は、第2の半導体素子53の平面形状よりも大きく形成されている。図3bに示すように、配線基板60は、基板本体61と、基板本体61の上面に形成された半導体素子用パッド62及びボンディング用パッド63と、基板本体61の下面に形成された外部接続端子64とを有している。基板本体61は、図示は省略するが、複数の絶縁層と、複数の絶縁層に形成されたビア及び配線等から構成されている。基板本体61に設けられたビア及び配線は、半導体素子用パッド62、ボンディング用パッド63及び外部接続端子64を電気的に接続している。基板本体61としては、例えばコアレス基板や、コア基板を有するコア付きビルドアップ基板等を用いることができる。半導体素子用パッド62には、第1の半導体素子52のバンプ52aがフリップチップ接合されている。また、ボンディング用パッド63は、ボンディングワイヤ56を介して、第2の半導体素子53の上面に形成された電極パッド53Aと電気的に接続されている。これら半導体素子用パッド62及びボンディング用パッド63の材料としては、例えば銅を用いることができる。また、半導体素子用パッド62及びボンディング用パッド63は、銅層の表面に所要のめっき例えば、ニッケルめっきや金めっき等を施して形成するようにしてもよい。外部接続端子64は、当該上側パッケージ50と下側パッケージ1図1参照との間を接続するための接続端子例えば、はんだボールやリードピンである。それぞれの外部接続端子64は、下側パッケージ1に配設されている接続用パッド22,22A図1参照の各々に対向するように設けられている。すなわち、図3aに示すように、外部接続端子64は、当該配線基板60の外周縁外形に沿ってペリフェラル状に二列に設けられている。図3bに示すように、アンダーフィル樹脂54は、第1の半導体素子52のバンプ52aと半導体素子用パッド62との接続部分の接続強度を向上させるための樹脂であり、配線基板60の上面と第1の半導体素子52の下面との隙間を充填するように設けられている。なお、アンダーフィル樹脂54の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。封止樹脂55は、第1の半導体素子52、第2の半導体素子53、ボンディングワイヤ56及びボンディング用パッド63等を封止するように基板本体61の上面に設けられている。この封止樹脂55の材料としては、例えばエポキシ系樹脂を用いることができる。封止方法としては、例えばトランスファーモールド法を用いることができる。半導体装置の構造次に、半導体装置70の構造について説明する。図4に示すように、半導体装置70は、上述した下側パッケージ1と、その下側パッケージ1に積層接合された上側パッケージ50とを有している。下側パッケージ1の上面に形成された接続用パッド22,22Aには、上側パッケージ50の下面に形成された外部接続端子64が接合されている。これにより、下側パッケージ1と上側パッケージ50とが積層接合され、POP構造の半導体装置70が形成されている。半導体装置の作用次に、半導体装置70特に、下側パッケージ1の作用について説明する。半導体装置70は、下側パッケージ1において、接続用パッド22のうち少なくとも2つの接続用パッド22Aに、その接続用パッド22Aよりも小さい平面形状を有する認識マーク23が形成されている。これにより、下側パッケージ1と上側パッケージ50との間を接続する端子として機能する接続用パッド22Aに認識マーク機能を持たせることができ、認識マークを形成するための専用領域を別途設ける必要がなくなる。また、接続用パッド22Aの領域内に認識マーク23を形成するようにしたため、接続用パッド22Aの平面形状を、その他の接続用パッド22の平面形状と同様の円形形状とすることができる。すなわち、認識マーク機能を持つ接続用パッド22Aの平面形状を、配線の高密度化に対応可能な形状例えば、円形形状に形成することができる。半導体装置の製造方法次に、半導体装置70の製造方法について説明する。まず、下側パッケージ1の製造方法について説明する。図5及び図6に示す下側パッケージ1の製造方法では、図5aに示すコア基板11を用いる。なお、このコア基板11は、例えば銅張積層板CopperCladLaminated:CCLにスルーホール10Xを形成し、スルーホール10Xの側面にめっきを施すことで両面を導通させた後、サブトラクティブ法により配線14,15を形成することによって製造される。このコア基板11の両面側に、図5bに示すように絶縁層12,13を形成する。次に、図5cに示すように、配線14,15の上面の一部が露出されるように、絶縁層12,13の所定箇所にそれぞれ開口部12X,13Xを形成する。この開口部12X,13Xは、例えばレーザ加工によって形成される。続いて、デスミア処理後、図5dに示すように、絶縁層12及び配線14を覆うようにシード層S1を形成するとともに、絶縁層13及び配線15を覆うようにシード層S2を形成する。これらシード層S1,S2は、無電解銅めっき又はスパッタリングによって形成される。次に、図5eに示すように、例えばセミアディティブ法により配線パターン20,30及びビア16,17を形成する。すなわち、シード層S1上に配線パターン20の形状に対応した開口パターン80Xを有するドライフィルムレジストDFR80をフォトリソグラフィ法により形成し、上記シード層S1を給電層とする電解めっきによって配線パターン20及びビア16を形成する。なお、配線パターン30及びビア17も、上記配線パターン20及びビア16と同様に形成される。このように配線パターン20,30及びビア16,17が形成されると、図6aに示すように、DFR80及び不要なシード層S1,S2が除去される。次に、図6bに示すように、絶縁層12の上面に、認識マーク23図2参照の形状に対応した開口部81Xを有するレジスト層81を形成する。例えば配線パターン20及び絶縁層12を覆うようにレジスト層81を形成後、フォトリソグラフィ法によりレジスト層81を露光現像して配線パターン20の上面の一部を露出させる開口部81Xを形成する。このときの開口部81Xは、平面形状が四角形となる。なお、レジスト層81の材料としては、所望の解像性があり、耐エッチング性がある材料であれば、特に限定されない。次に、図6cに示すように、レジスト層81をエッチングマスクとして、開口部81Xから露出している配線パターン20の部分にハーフエッチングを施し、当該部分を所要の深さまで除去して薄くする。これにより、開口部81Xから露出している配線パターン20に凹部20Xが形成される。この工程で使用されるエッチング液は、配線パターン20の材料に応じて適宜選択することができる。例えば配線パターン20として銅を用いる場合には、エッチング液として塩化第二鉄水溶液を用いることができる。なお、このようなエッチング加工ハーフエッチングにより凹部20Xを形成することも可能であるが、例えばプレス加工により凹部20Xを形成することもできる。続いて、上記凹部20Xの形成後に、レジスト層81を例えばアッシングにより除去する。次いで、図6dに示すように、絶縁層12上に、配線パターン20の上面の一部を露出させる開口部40Xを有するソルダレジスト層40を形成する。例えば配線パターン20及び絶縁層12を覆うようにソルダレジスト層40を形成後、フォトリソグラフィ法によりソルダレジスト層40を露光現像して配線パターン20の上面の一部を露出させる開口部40Xを形成する。ここで、開口部40Xは、上記レジスト層81の開口部81Xよりも平面形状が大きくなるように形成される。そして、この開口部40Xによって、配線パターン20の一部が半導体素子用パッド21又は接続用パッド22,22Aとしてソルダレジスト層40から露出される。さらに、このとき、接続用パッド22Aでは、上記凹部20Xの全てが開口部40Xから露出され、その凹部20Xによって認識マーク23が形成される。また、絶縁層13の下面に、配線パターン30の下面の一部を露出させる開口部41Xを有するソルダレジスト層41を形成する。例えば配線パターン30及び絶縁層13を覆うようにソルダレジスト層41を形成後、フォトリソグラフィ法によりソルダレジスト層41を露光現像して配線パターン30の下面の一部を露出させる開口部41Xを形成する。この開口部41Xによって、配線パターン30の一部が外部接続用パッド31としてソルダレジスト層41から露出される。次に、図6eに示すように、外部接続用パッド31上に、外部接続端子32を形成する。例えば外部接続用パッド31上に、適宜フラックスを塗布した後、外部接続端子32ここでは、はんだボールを搭載し、240~260°C程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。続いて、このように製造された配線基板2に半導体素子3を実装する。具体的には、配線基板2の半導体素子用パッド21上に、半導体素子3のバンプ3aをフリップチップ接合する。続いて、フリップチップ接合された配線基板2と半導体素子3との間に、アンダーフィル樹脂4を充填し、そのアンダーフィル樹脂4を硬化する。以上の製造工程により、本実施形態の下側パッケージ1を製造することができる。次に、図7aに示すように、上側パッケージ50を用意する。ここでは、図示を省略して詳細な説明を割愛するが、上側パッケージ50は例えば以下のような方法で製造される。すなわち、半導体素子用パッド62、ボンディング用パッド63及び外部接続端子64を有する配線基板60を形成し、その配線基板60の上面に形成された半導体素子用パッド62に第1の半導体素子52のバンプ52aをフリップチップ接合する。続いて、配線基板60と第1の半導体素子52との間にアンダーフィル樹脂54を形成した後、第1の半導体素子52の上に第2の半導体素子53を接着剤により接着する。次いで、第2の半導体素子53の上面に形成された電極パッド53Aと配線基板60の上面に形成されたボンディング用パッド63との間をボンディングワイヤ56によりワイヤボンディング接続した後、半導体素子52,53及びボンディングワイヤ56等を封止樹脂55で樹脂封止する。次に、下側パッケージ1に上側パッケージ50を積層接合実装する。以下にこの方法について詳述する。まず、下側パッケージ1がキャリア図示略に収納され、その収納された下側パッケージ1の表面上面が、固定点に配設されたカメラ図示略により撮影される。このとき、カメラにより撮影された撮影画像が画像処理され、下側パッケージ1の接続用パッド22Aに形成された認識マーク23の位置が検出され、2つの認識マーク23の配置位置から下側パッケージ1の品種が識別される。この識別によって下側パッケージ1が所望の品種製品でないと判別された場合には、その下側パッケージ1に上側パッケージ50を搭載しないようにする。また、必要に応じてエラーメッセージを発する。一方、下側パッケージ1が所望の品種製品であると判別された場合には、上記検出された認識マーク23の位置に基づいて、下側パッケージ1の位置が認識される。そして、その認識された下側パッケージ1の位置に基づいて、図7aに示すように、下側パッケージ1の接続用パッド22,22Aに、上側パッケージ50の外部接続端子64を位置合わせする。このとき、上側パッケージ50の外部接続端子64には図示しないフラックスが転写されている。次に、キャリアにセットされている下側パッケージ1に位置合わせして上側パッケージ50が載置されると、キャリアがリフロー炉図示略に搬送される。そして、このリフロー炉内では外部接続端子64はんだボールがリフローされ、接続用パッド22,22A部分で下側パッケージ1と上側パッケージ50とが接合される。これにより、図7bに示すようなPOP構造の半導体装置70が製造される。以上説明した本実施形態によれば、以下の効果を奏することができる。1下側パッケージ1において、接続用パッド22のうち少なくとも2つの接続用パッド22Aに、その接続用パッド22Aよりも小さい平面形状を有する認識マーク23を形成するようにした。これにより、接続用パッド22Aに認識マーク機能を持たせることができ、認識マークを形成するための専用領域を別途設ける必要がなくなる。また、接続用パッド22Aの領域内に認識マーク23を形成するようにしたため、接続用パッド22Aの平面形状を、その他の接続用パッド22の平面形状と同様の円形形状とすることができる。すなわち、認識マーク機能を持つ接続用パッド22Aの平面形状を、配線の高密度化に対応可能な形状例えば、円形形状に維持することができる。2接続用パッド22,22Aよりも小さい平面形状となるように、つまり接続用パッド22,22Aと異なる形状になるように認識マーク23を形成するようにした。このため、カメラ等によって認識マーク23を検出する際に、認識マーク23と、接続用パッド22,22Aとを容易に判別することができ、認識マーク23の位置を容易に検出認識することができる。3配線パターン20に形成された凹部20Xによって認識マーク23が形成される、つまり認識マーク23の輪郭外形が段差部によって形成される。これにより、カメラ等によって認識マーク23を検出する際に、認識マーク23と接続用パッド22Aの上面とのコントラストが得やすくなり、認識マーク23の輪郭を認識し易くなるため、認識マーク23の認識性を向上させることができる。したがって、下側パッケージ1に上側パッケージ50を搭載する際において、下側パッケージ1の位置認識の精度を向上させることができる。さらに、接続用パッド22Aの大部分に認識マーク23が形成される場合であっても、その認識マーク23は配線パターン20によって形成されているため、上側パッケージ50の外部接続端子64と接合される配線パターン20の表面積を、接続用パッド22と同様に確保することができる。これにより、接続用パッド22Aにおいて、外部接続端子64との接合強度が低下するといった問題の発生を抑制することができる。他の実施形態なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。上記実施形態では、認識マーク23の平面形状を四角形状にしたが、これに限定されない。例えば図8に示すように、認識マーク23の平面形状を十字状図8a参照や三角形状図8b参照となるように形成してもよい。また、認識マーク23の平面形状を円形形状図8c参照となるように形成してもよい。このとき、認識マーク23と接続用パッド22,22Aとの平面形状が共に円形形状になるため、それら認識マーク23と接続用パッド22,22Aとを判別可能な面積差となるように、認識マーク23を接続用パッド22,22Aよりも小さく形成する。以上のように、接続用パッド22,22Aと判別することのできる形状であれば、認識マーク23の形状は特に限定されず、他にも例えば認識マーク23の平面形状を×字形状や-字形状となるように形成することができる。上記実施形態では、接続用パッド22Aとして露出される配線パターン20の一部に形成された凹部20Xによって認識マーク23を形成するようにした。これに限らず、例えば接続用パッド22Aとして露出される配線パターン20の一部に凸部を形成し、その凸部によって認識マーク23を形成するようにしてもよい。上記実施形態では、接続用パッド22Aとして露出される配線パターン20の一部を薄化して認識マーク23を形成するようにした。これに限らず、例えば図8dに示すように、接続用パッド22Aとして露出される配線パターン20の一部を除去し、その配線パターン20の下層の絶縁層12を露出させて認識マーク23を形成するようにしてもよい。この場合には、認識マーク23の境界部分が、絶縁層12と配線パターン20という材質の異なる部材によって形成されるため、カメラ等によって認識マーク23を検出する際に、認識マーク23の輪郭を認識し易くなる。これにより、認識マーク23の認識性を向上させることができ、ひいては下側パッケージ1に上側パッケージ50を搭載する際における下側パッケージ1の位置認識の精度を向上させることができる。但し、この場合には、上側パッケージ50の外部接続端子64との接合強度を考慮して、配線パターン20を除去する領域を極力小さくすることが好ましい。なお、図8dでは、接続用パッド22Aとして露出される配線パターン20のうち、平面形状が直線形状の4つの小領域23Aで配線パターン20が除去されている。また、これら4つの小領域23Aは、接続用パッド22Aの領域において平面視で略四角形を構成する位置に設けられている。そして、これら4つの小領域23Aを合わせた形状が認識マーク23として機能する。上記実施形態における接続用パッド22A、つまり認識マーク23の形成された接続用パッド22Aの数及び配置位置に特に限定されない。すなわち、接続用パッド22Aを3つ以上設けるようにしてもよい。また、上記実施形態では、接続用パッド22Aを下側パッケージ1の平面対角線上に設けるようにしたが、例えば下側パッケージにおいて平面視で三角形を構成する位置に接続用パッド22Aを設けるようにしてもよい。上記実施形態の下側パッケージ1の配線基板2において、配線パターン20,30の下層の構造については特に限定されない。例えばコア基板11の構造及び材質は特に限定されない。また、コア基板11上に形成される下層配線例えば、配線14,15とそれを覆う絶縁層例えば、絶縁層12,13の層数についても特に限定されない。あるいは、基板本体10として、コアレス基板を用いるようにしてもよい。上記実施形態では、下側パッケージ1の配線基板2に外部接続端子32を形成するようにしたが、この外部接続端子32を省略することもできる。すなわち、必要なときに外部接続端子32等を形成できるように配線パターン30の一部が外部接続用パッド31としてソルダレジスト層41から露出された状態のままにしておいてもよい。上記実施形態の上側パッケージ50においては、半導体素子の積層構造としてフリップチップ接続とワイヤボンディング接続を併用した構造を採用した。これに限らず、第1の半導体素子52の上に第2の半導体素子53を積層する際に、両方の半導体素子52,53を共にワイヤボンディング接続により接続する形態や、両方の半導体素子52,53を共にフリップチップ接続により接続した積層形態を採用してもよい。また、配線基板60に実装する半導体素子は1つであってもよい。"