第1電極、第2電極、及び、前記第1電極と前記第2電極の間に挟持され、金属酸化物を含んで構成される可変抵抗体を備え、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子の駆動方法であって、前記可変抵抗素子の前記両電極間にリセット電圧パルスを印加し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、前記リセット電圧パルスを印加する工程が、前記可変抵抗素子の前記両電極間に印加される電圧を、最小電圧振幅から最大電圧振幅まで、所定の最小遷移時間より長い立ち上がり期間をかけて単調に増加させる第1工程と、前記第1工程後、前記可変抵抗素子の前記両電極間に印加される電圧を、所定の最大電圧印加期間において前記最大電圧振幅を維持させる第2工程を含むことを特徴とする可変抵抗素子の駆動方法。前記立ち上がり期間が、前記第2工程後に、前記可変抵抗素子の前記両電極間に印加される電圧が前記最大電圧振幅から前記最小電圧振幅に立ち下がる立ち下がり期間よりも長いことを特徴とする請求項1に記載の可変抵抗素子の駆動方法。前記第1工程において、前記可変抵抗素子の前記両電極間に印加される電圧変化が連続的であることを特徴とする請求項1又は2に記載の可変抵抗素子の駆動方法。前記第1工程において、前記可変抵抗素子の前記両電極間に印加される電圧が階段状に変化することを特徴とする請求項1又は2に記載の可変抵抗素子の駆動方法。前記立ち上がり期間が、前記最大電圧印加期間の1/5以上であることを特徴とする請求項1~4の何れか一項に記載の可変抵抗素子の駆動方法。前記立ち上がり期間が、10n秒~1m秒の範囲にあることを特徴とする請求項1~4の何れか一項に記載の可変抵抗素子の駆動方法。前記可変抵抗体を構成する金属酸化物が酸化ハフニウムHfOX、酸化アルミニウムAlOX、酸化チタンTiOX、又は、酸化タンタルTaOXの何れかであることを特徴とする請求項1~6の何れか一項に記載の可変抵抗素子の駆動方法。1T1R型メモリセルでは、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるセット動作において、トランジスタによる電流制限を行うことで、素子の低抵抗化に伴いメモリセルに流れる電流の増加を抑制する。一方、低抵抗状態から高抵抗状態へ遷移させるリセット動作では、トランジスタによる電流制限を行わない。これは、低抵抗状態のわずかな違いによって、可変抵抗素子の電圧や電流に対する応答性が変わってくるため、トランジスタによる一定の電流制限では、安定した抵抗変化を実現することが難しいことによる。このため、低抵抗状態のばらつきを考慮して、同じ電圧条件で安定した抵抗変化を得るため、従来技術では、リセット動作時に十分大きな最大電圧振幅を有するリセット電圧パルスを可変抵抗素子に印加する。したがって、可変抵抗素子の低抵抗状態によっては、リセットに必要な電圧よりも高電圧が当該可変抵抗素子に印加される場合がある。その結果、過剰なエネルギーが、抵抗変化が起きるまでの電圧印加初期に、低抵抗状態の抵抗値に依存したスパイク状の大きな電流として、リセット電流の一部として放出される。リセット動作時において可変抵抗素子に流れるリセット電流の時間変化の一例を図4bに模式的に示す。上記の説明から分かるように、このスパイク電流は、可変抵抗素子や配線等の寄生容量あるいは誘導成分に依らず発生しうる。このスパイク電流の発生により、可変抵抗素子が大きな負荷を受けることになる。更には、リセット動作の繰り返しにより負荷が蓄積すると素子の寿命などの信頼性が問題となる。したがって、リセット動作時に可変抵抗素子が受ける負荷を軽減するためには、リセット電圧印加初期に流れる大きな電流を抑制することが必要である。しかし、上述したように、低抵抗状態のわずかな違いによって可変抵抗素子の電圧や電流に対する応答性が変わってくるため、トランジスタによる一定の電流制限では、安定した抵抗変化を実現することは難しい。上記の従来技術における問題点を鑑み、本発明は、リセット動作における抵抗変化に必要な電流以上の過剰な電流を低減し、可変抵抗素子がリセット動作時に受ける負荷を軽減することのできる駆動方法を提供することを目的とする。上記目的を達成するための本発明に係る可変抵抗素子の駆動方法は、第1電極、第2電極、及び、前記第1電極と前記第2電極の間に挟持され、金属酸化物を含んで構成される可変抵抗体を備え、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子の駆動方法であって、前記可変抵抗素子の前記両電極間にリセット電圧パルスを印加し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、前記リセット電圧パルスを印加する工程が、前記可変抵抗素子の前記両電極間に印加される電圧を、最小電圧振幅から最大電圧振幅まで、所定の最小遷移時間より長い立ち上がり期間をかけて単調に増加させる第1工程と、前記第1工程後、前記可変抵抗素子の前記両電極間に印加される電圧を、所定の最大電圧印加期間において前記最大電圧振幅を維持させる第2工程を含むことを特徴とする。更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記立ち上がり期間が、前記第2工程後に、前記可変抵抗素子の前記両電極間に印加される電圧が前記最大電圧振幅から前記最小電圧振幅に立ち下がる立ち下がり期間よりも長いことが好ましい。更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記第1工程において、前記可変抵抗素子の前記両電極間に印加される電圧変化が連続的であることが好ましい。或いは、前記第1工程において、前記可変抵抗素子の前記両電極間に印加される電圧が階段状に変化することが好ましい。更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記立ち上がり期間が、前記最大電圧印加期間の1/5以上とすることができる。更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記立ち上がり期間が、10n秒~1m秒の範囲とすることができる。更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記可変抵抗体を構成する金属酸化物が酸化ハフニウムHfOX、酸化アルミニウムAlOX、酸化チタンTiOX、又は、酸化タンタルTaOXの何れかであることが好ましい。本発明の駆動方法では、可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、可変抵抗素子の両端に印加するリセット電圧パルスの立ち上がりを長くし、その電圧パルスの絶対値が最小電圧振幅から最大電圧振幅まで、徐々に増加するように、リセット電圧パルスを印加する。これにより、リセット動作に必要な電圧がリセット電圧パルスの最大電圧振幅より低電圧となる可変抵抗素子であっても、リセット電圧パルスの立ち上がり途中で、電圧振幅が最大電圧振幅に到達する前に、電圧振幅がリセット動作に必要な電圧に合致した時点でリセット動作が開始されるため、可変抵抗素子の低抵抗状態によらず、可変抵抗素子の低抵抗状態に適した電圧条件で、リセット動作を実施することができる。これに対し、リセット電圧パルスが急速に立ち上がる場合には、電圧振幅が最大電圧振幅に到達してリセット動作が開始されるため、リセットに必要な電圧よりも高電圧となる最大電圧振幅が低抵抗状態の可変抵抗素子に印加されることで、スパイク状の過剰な電流が発生する。本発明では、これを避けることができる。この結果、リセット電圧パルス印加初期に流れる、直前の低抵抗状態の抵抗値に依存した大きな電流を抑制することができ、リセット動作時に、過剰なエネルギーがストレスとなって可変抵抗素子に加わることを防げる。この結果、可変抵抗素子がリセット動作時に受ける負荷が軽減され、可変抵抗素子の寿命を延ばし、信頼性を向上させることができる。したがって、本発明の駆動方法を用いることで、リセット動作時において、可変抵抗素子自身によって自己整合的にリセット電流が制御されることにより、過剰なリセット電流の発生が抑制され、可変抵抗素子の寿命を延ばし、可変抵抗素子の信頼性を向上させることができる。第1実施形態図1に、本発明の可変抵抗素子の駆動方法以降、適宜本発明方法と称すを適用可能な可変抵抗素子を備えたメモリセル、及び、当該メモリセルを複数マトリクス状に配列することにより構成した半導体記憶装置の回路構成図を示す。尚、図1では、特にメモリセルアレイ周辺の回路構成について詳述することとし、記憶装置全体としての回路構成については図3において後述する。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。図1に示すように、半導体記憶装置10は、可変抵抗素子21の一方端とセルトランジスタ22のドレイン入出力端子対の一方端を接続し、メモリセル23が構成されている。そして、複数のメモリセル23を行及び列方向に夫々マトリクス状に配列して、メモリセルアレイ11が構成されている。同一行に配列された各メモリセル23のセルトランジスタ22のゲート制御端子が、行方向に延伸するワード線WL1~WLnに接続されておりnは自然数、同一列に配列された各メモリセル23の可変抵抗素子21の他方端が、列方向に延伸するビット線BL1~BLmに接続されているmは自然数。また、同一行に配列された各メモリセル23のセルトランジスタ22のソース入出力端子対の他方端が、行方向に延伸するソース線SL1~SLnに接続されている。各ワード線WL1~WLnは、夫々、ワード線電圧印加回路12に接続され、各ビット線BL1~BLmは、夫々、ビット線電圧印加回路13に接続され、各ソース線SL1~SLnは、夫々、ソース線電圧印加回路14に接続されている。これらの電圧印加回路12、13、14は、夫々、後述する制御回路16からの指示に基づき、動作対象のメモリセルを選択し、選択されたメモリセル23に接続するワード線、ビット線、及び、ソース線の夫々に、当該メモリセルの動作に必要な電圧を各別に印加する。半導体記憶装置10において用いられ、本発明方法を適用することのできる可変抵抗素子21の素子構造を、一例として、図2に模式的に示す。図2の断面構造図に示す可変抵抗素子21aは、下部電極第1電極26上に、金属酸化物を用いた可変抵抗体27、及び、上部電極第2電極28を順に積層した3層構造の素子であり、下部電極26を下部に形成されるセルトランジスタ22のドレインと接続することで、図1のメモリセル23を実現することができる。尚、可変抵抗体27の材料としては、本実施形態では、バンドギャップの大きな絶縁体である酸化ハフニウムHfOXを選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。可変抵抗体として酸化ジルコニウムZrOX、酸化アルミニウムAlOX、酸化チタンTiOX、酸化タンタルTaOX、酸化バナジウムVOX、酸化ニオブNbOX、酸化タングステンWOX、或いは、チタン酸ストロンチウムSrTiOX等を用いてもよい。尚、これらの金属酸化物を可変抵抗体27の材料として用いる場合、製造直後の可変抵抗素子を、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態に変化させるために、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。本実施形態では、2.5V、50μ秒のパルスをメモリセル23の両端間に印加し、フォーミング処理を行った。このフォーミング処理によって形成される電流パスフィラメントパスと呼ばれるがその後の素子の電気特性を決定することが知られている。下部電極26及び上部電極28の材料としては、種々の導電性材料を利用できるが、好ましくは下部電極26と上部電極28とで仕事関数の異なる材料を用い、仕事関数の大きい方の電極と可変抵抗体27がショットキー接合する構成とする。ここで、仕事関数の大きい方の電極が4.5eV以上の仕事関数を持つ導電性材料から選択され、仕事関数の小さい方の電極が4.5eVより小さい仕事関数を持つ導電性材料から選択されることがより好ましい。例えば、下部電極26としてTiN、上部電極28としてTiまたはTaを用いるものが、集積化加工の容易さの点で好適である。図3に半導体記憶装置10の概略の構成例を示す回路ブロック図を示す。図3に示すように、半導体記憶装置10は、メモリセルアレイ11、ワード線電圧印加回路12、ビット線電圧印加回路13、ソース線電圧印加回路14、電圧発生回路15、及び、制御回路16を備えて構成される。うちメモリセルアレイ11の構成については、既に図1を参照して説明した通りである。制御回路16は、メモリセルアレイ11の書き換えセット及びリセット、読み出し、フォーミングの各メモリ動作の制御を行う。具体的には、制御回路16はアドレス線から入力されたアドレス信号、データ線から入出力されるデータ信号、制御信号線から入力された制御入力信号に基づいて、ワード線電圧印加回路12、ビット線電圧印加回路13、及び、ソース線電圧印加回路14を制御して、メモリセルの各メモリ動作を制御する。尚、図3に示す例では、制御回路16は、一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。電圧発生回路15は、書き換えセット及びリセット、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線電圧印加回路12に供給し、動作対象のメモリセルを選択するために必要な選択ビット線電圧及び非選択ビット線電圧を発生してビット線電圧印加回路13に供給する。また、動作対象のメモリセルを選択するために必要な選択ソース線電圧及び非選択ソース線電圧を発生してソース線電圧印加回路14に供給する。特に、本実施形態において、電圧発生回路15は、リセット動作時において、立ち上がり期間の長いリセット電圧パルスを発生させ、選択ビット線電圧としてビット線電圧印加回路13に供給する。ワード線電圧印加回路12は、書き換えセット及びリセット、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、制御回路16からの指示に基づき、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。ビット線電圧印加回路13、ソース線電圧印加回路14についても略同様である。これにより、当該各メモリ動作に対し、動作対象のメモリセル23が接続された選択ワード線、選択ビット線、及び、選択ソース線にのみ所望の電圧を印加することができる。尚、制御回路16、電圧発生回路15、ワード線電圧印加回路12、ビット線電圧印加回路13、及び、ソース線電圧印加回路14の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。メモリセルアレイ11のデバイス構造ならびに製造方法についても、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。以下に、本発明方法について詳述する。図4及び図5に、可変抵抗素子のリセット動作において、可変抵抗素子の両電極間に印加されるリセット電圧の時間変化と、可変抵抗素子を流れるリセット電流の時間変化を示す。尚、ここで、当該リセット動作は、図1のメモリセル23と同様の回路を用い、セルトランジスタ22のゲートに高電圧を印加し、セルトランジスタ22による電流制限を行わない状態で、セルトランジスタのソースに固定電圧接地電位を印加し、可変抵抗素子21の他方端側からリセット電圧パルスを印加して行う。図4は、リセット電圧パルスの立ち上がり期間を設定しない従来の方法において、可変抵抗素子の両端に印加されるリセット電圧の電圧波形図4a、及び、可変抵抗素子を流れるリセット電流の電流波形図4bを模式的に示す図である。図4に示す方法では、リセット電圧パルスの立ち上がり期間および立ち下がり期間を最小とし、回路構成上不可避の有限の立ち上がり期間又は立ち下がり期間以下において、最小遷移時間というを除き、電圧パルスが最小電圧振幅から最大電圧振幅まで垂直に立ち上がり、且つ、垂直に立ち下がるようにしている。このとき、図4bに示すように、可変抵抗素子に流れるリセット電流波形は、電圧パルス印加の初期において、スパイク状の急激な電流増加がみられる。このときの当該スパイク電流の最大値は、およそ125μAであった。これに対し、図5に、本発明方法を用いた場合の可変抵抗素子の両電極間に印加されるリセット電圧の電圧波形図5a、及び、可変抵抗素子を流れるリセット電流の電流波形図5bを、夫々模式的に示す。図5に示す方法は、リセット電圧パルスの立ち上がり期間を100n秒に設定し、リセット電圧を最小電圧振幅から最大電圧振幅まで連続的に徐々に増加させるとともに、最大電圧振幅を50n秒維持し、その後、リセット電圧を最小電圧振幅へ最小遷移時間で垂直に立ち下げる場合の例である。したがって、リセット電圧の立ち上がり期間は、立ち下がり期間よりも長い。図5bに示すように、本発明方法を用いた場合、可変抵抗素子に流れるリセット電流の変化は穏やかであり、立ち上がり期間を設定しない場合に見られたようなスパイク状の急激な電流変化は抑制されている。このときのリセット電流の最大値は、およそ110μAであった。また、可変抵抗素子21は、リセット電圧パルスの立ち上がり期間を設定しない場合図4、100n秒に設定した場合図5、ともに同程度の高抵抗状態への抵抗変化を示した。以上から、リセット電圧パルスの立ち上がり期間を設定することで、当該立ち上がり期間の途中で、可変抵抗素子の低抵抗状態に合致した電圧条件で高抵抗化が開始され、その結果として、リセット電圧パルス印加初期の過剰な電流増加が抑制されたと考えられる。図6に、本実施形態の可変抵抗素子21のリセット動作におけるリセット電圧パルスの立ち上がり期間とリセット電流の最大値との関係を示す。リセット電圧パルスに立ち上がり期間を設定しない場合、リセット電流はおよそ125μAであるが、リセット電圧パルスの立ち上がり期間が10n秒のとき即ち、最大電圧振幅を維持する期間50n秒に対し、立ち上がり期間がその1/5のときリセット電流はおよそ115μA、立ち上がり期間が1m秒のときリセット電流はおよそ100μAとなっており、立ち上がり期間を長くするほどリセット電流を低減できることが分かる。尚、最大のリセット電流が流れた後、抵抗変化後に流れるリセット電流は、立ち上がり期間によらず80μA程度であった。図6から、リセット電圧パルスの立ち上がり期間が長ければ長いほど、リセット電流を低く抑えることができる。しかしながら、大容量メモリとしての高速動作を考えると、実用的には、1m秒程度以下が望ましい。また、リセット電圧パルスの立ち上がり期間における立ち上がりの形状については、図7aに示すように、連続的に最小電圧振幅から最大電圧振幅まで増加させてもよいし、図7bに示すように、階段状に増加させても構わない。尚、立ち上がりが階段状に徐々に増加するリセット電圧パルスの場合、当該階段状に立ち上がるリセット電圧パルスの各電圧ステップの電圧振幅の増加量は、0.01V以下とするのが望ましい。したがって、例えば、立ち上がり期間を最大電圧印加期間と同じ50n秒とした場合、最大電圧印加期間における電圧振幅が2Vのとき、各電圧ステップを構成するパルスの時間幅は、0.25n秒以下となるのが望ましい。以上の結果から、本発明方法を用いてリセット動作を行うことで、リセット電圧パルスの印加後、高抵抗化が起きるまでに流れる、スパイク状の過剰電流を低減できることが分かる。したがって、本発明方法を用いることで、可変抵抗素子の寿命を延ばし、可変抵抗素子の信頼性を向上させることができる。以下に、本発明の別実施形態について説明する。1上記実施形態では、リセット電圧パルスを印加するに際し、セルトランジスタ22のソースに固定電圧接地電位を印加した状態で、可変抵抗素子21側からリセット電圧パルスを印加しているが、逆に可変抵抗素子21のセルトランジスタ22と接続しない他方端に固定電圧を印加した状態で、セルトランジスタ22側からリセット電圧パルスを印加しても構わない。更に、可変抵抗素子21とセルトランジスタ22の両側から異なる電圧パルスを印加してもよい。双方の電圧パルス印加の結果、可変抵抗素子の両端に印加される電圧が、図5aに示したような立ち上がり期間を備えるものとなる限り、本発明の効果を奏することができる。2本発明方法は、金属酸化物を可変抵抗体とする可変抵抗素子を備えていれば適用可能であり、上述した可変抵抗素子23や半導体記憶装置10の構成に限定されるものではない。上記実施形態では、可変抵抗素子23として、図2に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。また、上記実施形態では、半導体記憶装置10として、メモリセルアレイ11が、ソース線が行方向に、ビット線と垂直方向に延伸する場合を例として説明したが、本発明はこれに限られるものではなく、例えばビット線とソース線が平行に延伸していても構わない。3上記実施形態では、リセット電圧パルスを印加するに際し、立ち上がり期間において、電圧振幅を最小電圧振幅ゼロから最大電圧振幅まで、徐々に増加させることで、スパイク状の過剰電流を低減している。ここで、当該スパイク状の過剰電流は、上述の通り、リセット動作前の低抵抗状態のばらつきに起因して、必要以上のリセット電圧が可変抵抗素子に印加されることにより生じるものである。換言すると、当該スパイク状の過剰電流は、リセット動作に必要なリセット電圧が、可変抵抗素子によりばらつく結果として、必要以上のリセット電圧が印加される可変抵抗素子に生じるものである。したがって、リセット電圧パルスを印加するに際し、必ずしも立ち上がり期間の電圧振幅を、最小電圧振幅ゼロから最大電圧振幅まで徐々に増加させる必要はなく、図8a及び図8bに示すように、リセット電圧パルスを、必要なリセット電圧のばらつきを考慮して、最小電圧振幅から所定の最小リセット電圧までは最小遷移時間で垂直に立ち上げ、当該最小リセット電圧から最大電圧振幅までの立ち上がり期間において徐々に増加させるようにしてもよい。このとき、図8aに示すように、連続的に当該最小リセット電圧から最大電圧振幅まで増加させてもよいし、図8bに示すように、階段状に増加させても構わない。このように構成することで、スパイク状の過剰電流を低減できるとともに、リセット動作に必要な時間を短縮できる。