"単位セルの金属半導体電界効果トランジスタMESFETにおいて、ソースとドレインとゲートとを有するMESFETであって、前記ゲートが前記ソースと前記ドレインとの間にありかつn導電型チャネル層上にあるMESFETと、前記ソースの下にあり、前記ドレインに向かって延びている端部を有するp導電型領域であって、前記n導電型チャネル層から隔てられて前記ソースに電気的に結合されているp導電型領域とを備える金属半導体電界効果トランジスタ。前記ゲートが、前記n導電型チャネル層内に延びている請求項1に記載の金属半導体電界効果トランジスタ。前記ゲートは、第1側壁及び第2側壁を有し、前記第1側壁が前記ゲートの前記ソース側にあり、前記第2側壁が前記ゲートの前記ドレイン側にあり、前記p導電型領域は、前記ソースの下から前記ゲートの前記第1側壁まで延びていて前記ゲートの前記第1側壁を越えては延びていない請求項1に記載の金属半導体電界効果トランジスタ。。前記ゲートは、第1側壁及び第2側壁を有し、前記第1側壁が前記ゲートの前記ソース側に、前記第2側壁が前記ゲートの前記ドレイン側にあり、前記p導電型領域は、前記ソースの下から前記第1側壁の前記ソース側の前記第1側壁の内側に約0.1~約0.3μmまで延びている請求項1に記載の金属半導体電界効果トランジスタ。前記ゲートは、第1側壁及び第2側壁を有し、前記第1側壁が前記ゲートの前記ソース側に、前記第2側壁が前記ゲートの前記ドレイン側にあり、前記p導電型領域は、前記ソースの下から前記ゲートの前記第2側壁まで延びていて前記ゲートの前記第2側壁を越えては延びていない請求項1に記載の金属半導体電界効果トランジスタ。前記ゲートは、第1側壁及び第2側壁を有し、前記第1側壁が前記ゲートの前記ソース側に、前記第2側壁が前記ゲートの前記ドレイン側にあり、前記p導電型領域は、前記ソースの下から前記ゲートの前記第1側壁と前記ゲートの前記第2側壁との間まで延びている請求項1に記載の金属半導体電界効果トランジスタ。前記p導電型領域は、ソースコンタクト及び/又はソース注入領域の下から延びていてドレインコンタクトの下までは延びていない請求項1に記載の金属半導体電界効果トランジスタ。前記p導電型領域は、ソースコンタクト及び/又はソース注入領域の下から延びていてドレイン注入領域の下までは延びていない請求項1に記載の金属半導体電界効果トランジスタ。前記p導電型領域がその上に設けられる炭化ケイ素SiC基板をさらに備え、前記n導電型チャネル層は、n導電型炭化ケイ素SiCを含み、前記p導電型領域は、p導電型SiCを含む請求項1に記載の金属半導体電界効果トランジスタ。炭化ケイ素SiC基板をさらに備え、前記p導電型領域の少なくとも一部分が前記SiC基板中に設けられている請求項1に記載の金属半導体電界効果トランジスタ。前記p導電型領域は、前記SiC基板中に設けられ、該SiC基板内に約0.4μm延びている請求項9に記載の金属半導体電界効果トランジスタ。前記p導電型領域のキャリア濃度は、約1.0×1018cm-3~約1.0×1020cm-3である請求項9に記載の金属半導体電界効果トランジスタ。前記n導電型チャネル層は、前記p導電型領域上に第1のn導電型チャネル層を備え、前記第1のn導電型チャネル層上に第2のn導電型チャネル層を備える請求項9に記載の金属半導体電界効果トランジスタ。前記第1のn導電型チャネル層のキャリア濃度は、約3×1017cm-3であり、前記第2のn導電型チャネル層のキャリア濃度は、約1×1016cm-3である請求項13に記載の金属半導体電界効果トランジスタ。前記第1のn導電型チャネル層の厚さは、約0.28μmであり、前記第2のn導電型チャネル層の厚さは、約900Åである請求項14に記載の金属半導体電界効果トランジスタ。前記p導電型SiC領域は、前記SiC基板中にあり、前記SiC基板内に約0.4μm延びている請求項15に記載の金属半導体電界効果トランジスタ。前記n導電型チャネル層は、第1,第2及び第3のn導電型SiCチャネル層を備え、該第1,第2及び第3のn導電型チャネル層が、それぞれ第1,第2及び第3のキャリア濃度を有する請求項9に記載の金属半導体電界効果トランジスタ。バッファ層を前記SiC基板上にさらに備え、前記p導電型領域は、前記バッファ層中に形成される請求項9に記載の金属半導体電界効果トランジスタ。前記バッファ層の厚さは、約2μmである請求項18に記載の金属半導体電界効果トランジスタ。前記p導電型領域は、前記バッファ層内に約0.4μm延びている請求項19に記載の金属半導体電界効果トランジスタ。前記バッファ層は、約0.5×1015cm-3~約3×1015cm-3のキャリア濃度のp導電型SiC、約5×1014cm-3未満のキャリア濃度のn導電型SiC、及び未ドープSiCのうちの少なくとも1つを含む請求項18に記載の金属半導体電界効果トランジスタ。前記p導電型領域がその上に設けられる基板をさらに備え、前記基板は、n導電型ガリウムヒ素GaAs及びn導電型窒化ガリウムGaNのうちの少なくとも1つを含み、前記n導電型チャネル層は、n導電型GaAs及びn導電型GaNのうちの少なくとも1つを含み、前記p導電型領域は、p導電型GaAs及びp導電型GaNのうちの少なくとも1つを含む請求項1に記載の金属半導体電界効果トランジスタ。前記n導電型チャネル層上にあってそれぞれ前記ソース及び前記ドレインを構成する第1及び第2のオーミックコンタクトと、前記ソースと前記ドレインとの間にあって前記n導電型チャネル層を露出させる第1陥凹部であって、前記ゲートがその中に設けられ、前記n導電型チャネル層内に延びている第1陥凹部と、前記ソースに隣接し、前記p導電型領域を露出させるコンタクトビアホールと、前記露出したp導電型領域上の第3のオーミックコンタクトとをさらに備える請求項1に記載の金属半導体電界効果トランジスタ。前記ドレインの前記第2のオーミックコンタクト上の第1のオーバー層と、前記ソースの前記第1のオーミックコンタクト上及び前記p導電型領域の露出部分の前記第3のオーミックコンタクト上の第2のオーバー層をさらに備え、該第2のオーバー層が、前記ソースの前記第1のオーミックコンタクト及び前記p導電型領域の前記露出部分の第3のオーミックコンタクトを電気的に結合させる請求項23に記載の金属半導体電界効果トランジスタ。前記n導電型チャネル層のキャリア濃度を超えるキャリア濃度を有し、前記ソース及び前記ドレインの下の前記n導電型チャネル層中に注入されたSiCのn導電型領域をさらに備え、前記第1及び前記第2のオーミックコンタクトは、前記SiCのn導電型領域上に設けられている請求項23に記載の金属半導体電界効果トランジスタ。前記注入されたSiCのn導電型領域のキャリア濃度は、約1×1019cm-3である請求項25に記載の金属半導体電界効果トランジスタ。前記第1,第2及び第3のオーミックコンタクトは、ニッケルコンタクトを含む請求項23に記載の金属半導体電界効果トランジスタ。前記n導電型チャネル層上にあってそれぞれ前記ソース及び前記ドレインを構成する第1及び第2のオーミックコンタクトと、前記ソースと前記ドレインとの間にあって前記n導電型チャネル層を露出させ、第1及び第2側壁を有する第1陥凹部と、前記第1陥凹部の前記第1側壁と前記第2側壁との間に設けられた第2陥凹部であって、前記ゲートがその中に設けられ前記n導電型チャネル層内に延びている第2陥凹部と、前記ソースに隣接し、前記p導電型領域を露出させるコンタクトビアホールと、前記露出したp導電型領域上の第3のオーミックコンタクトとをさらに備える請求項1に記載の金属半導体電界効果トランジスタ。前記n導電型チャネル層は、第1及び第2のn導電型層を備え、前記第1陥凹部は、前記第1のn導電型チャネル層を貫通して前記第2のn導電型チャネル層まで延びて前記第2のn導電型チャネル層を露出させ、前記第2陥凹部は、前記第2のn導電型領域内に延びている請求項28に記載の金属半導体電界効果トランジスタ。前記第2陥凹部が、前記第2のn導電型チャネル層の内側に約600Å延びている請求項29に記載の金属半導体電界効果トランジスタ。前記p導電型領域と前記n導電型チャネル層の間に第2バッファ層をさらに備えた請求項1に記載の金属半導体電界効果トランジスタ。前記第2バッファ層は、p型SiC、n型SiC、及び未ドープSiCのうちの少なくとも1つを含む請求項31に記載の金属半導体電界効果トランジスタ。前記第2バッファ層は、p型SiCを含み、そのキャリア濃度が約1.0×1016cm-3~約5.0×1016cm-3である請求項31に記載の金属半導体電界効果トランジスタ。前記第2バッファ層のキャリア濃度が、約1.5×1016cm-3である請求項33に記載の金属半導体電界効果トランジスタ。前記第2バッファ層の厚さが、約0.5μm~約1.0μmである請求項31に記載の金属半導体電界効果トランジスタ。前記n導電型チャネル層及び前記第2バッファ層は、該トランジスタの周縁部を構成し、前記n導電型チャネル層及び前記第2バッファ層を貫通して延びている側壁を有しるメサを形成する請求項31に記載の金属半導体電界効果トランジスタ。前記メサの前記側壁が、前記p導電型領域を貫通して前記基板内側に延びている請求項36に記載の金属半導体電界効果トランジスタ。前記ゲート層は、前記n導電型チャネル層上にクロムの第1ゲート層を備えた請求項1に記載の金属半導体電界効果トランジスタ。前記ゲートは、前記第1ゲート層上にオーバー層をさらに備え、該オーバー層が白金及び金を含む請求項38に記載の金属半導体電界効果トランジスタ。前記ゲートは、前記n導電型チャネル層上にニッケルの第1ゲート層を備えた請求項1に記載の金属半導体電界効果トランジスタ。前記ゲートは、前記第1ゲート層上にオーバー層をさらに備え、該オーバー層が金を含む請求項40に記載の金属半導体電界効果トランジスタ。前記ゲートの長さが、約0.4μm~約0.7μmである請求項1に記載の金属半導体電界効果トランジスタ。前記ソースから前記ゲートまでの間隔が、約0.5μm~約0.7μmである請求項1に記載の金属半導体電界効果トランジスタ。前記ドレインから前記ゲートまでの間隔が、約1.5μm~約2μmである請求項1に記載の金属半導体電界効果トランジスタ。第1ゲートから第2ゲートまでの間隔が、約20μm~約50μmである請求項1に記載の金属半導体電界効果トランジスタ。単位セルの金属半導体電界効果トランジスタMESFETにおいて、ソースとドレインとゲートとを有するMESFETであって、前記ゲートが前記ソースと前記ドレインの間及びn導電型SiCのチャネル層上にあるMESFETと、前記ソースの下にあり、前記ドレインに向かって延びている端部を備え、前記n導電型SiCチャネル層から隔てられ前記ソースに電気的に結合されている前記p導電型SiC領域とを備えた金属半導体電界効果トランジスタ。前記ゲートが、前記n導電型SiCチャネル層の内側に延びている請求項46に記載の金属半導体電界効果トランジスタ。金属半導体電界効果トランジスタMESFETの作製方法において、ソースとドレインとゲートとを有するMESFETであって、前記ゲートが前記ソースと前記ドレインとの間にありかつn導電型チャネル層上にあるMESFETを形成するステップと、前記ソースの下にあり、前記ドレインに向かって延びている端部を有するp導電型領域であって、前記n導電型チャネル層から隔てられ、前記ソースに電気的に結合されているp導電型領域を形成するステップとを有する金属半導体電界効果トランジスタの作製方法。前記ゲートを形成するステップは、前記n導電型チャネル領域内に延びる前記ゲートを形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記ゲートは、第1側壁及び第2側壁を有し、前記第1側壁が前記ゲートの前記ソース側上、前記第2側壁が前記ゲートの前記ドレイン側上にあり、前記p導電型領域を形成するステップは、前記ソースの下から前記ゲートの前記第1側壁まで延びていて前記ゲートの前記第1側壁を越えては延びていない前記p導電型領域を形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記ゲートは、第1側壁及び第2側壁を有し、前記第1側壁が前記ゲートの前記ソース側に、前記第2側壁が前記ゲートの前記ドレイン側にあり、前記p導電型領域は、前記ソースの下から前記第1側壁の前記ソース側の前記第1側壁の内側に約0.1~約0.3μmまで延びている前記p導電型領域を形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記ゲートは、第1側壁及び第2側壁を有し、前記第1側壁が前記ゲートの前記ソース側に、前記第2側壁が前記ゲートの前記ドレイン側にあり、前記p導電型領域は、前記ソースの下から前記ゲートの前記第2側壁まで延びていて前記ゲートの前記第2側壁を越えては延びていない前記p導電型領域を形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記ゲートは、第1側壁及び第2側壁を有し、前記第1側壁が前記ゲートの前記ソース側に、前記第2側壁が前記ゲートの前記ドレイン側にあり、前記p導電型領域は、前記ソースの下から前記ゲートの前記第1側壁と前記ゲートの前記第2側壁との間まで延びている前記p導電型領域を形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記p導電型領域を形成するステップは、ソースコンタクト及び/又はソース注入領域の下から延びていてドレインコンタクトの下までは延びていない前記p導電型領域を形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記p導電型領域を形成するステップは、ソースコンタクト及び/又はソース注入領域の下から延びていてドレイン注入領域の下までは延びていない前記p導電型領域を形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。炭化ケイ素SiC基板を形成するステップをさらに有し、前記p導電型領域を形成するステップは、SiC基板上に前記p導電型領域を形成するステップを有し、前記n導電型チャネル層は、n導電型炭化ケイ素SiCを含み、前記p導電型領域は、p導電型SiCを含む請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記SiC上にバッファ層を形成するステップをさらに有し、前記バッファ層が、前記SiC基板と前記n導電型チャネル層の間に形成される請求項56に記載の金属半導体電界効果トランジスタの作製方法。前記p導電型領域を形成するステップは、前記バッファ層中にp導電型ドーパントを注入するステップと、前記p型ドーパントを活性化するために前記p型ドーパントをアニールするステップとを有する請求項57に記載の金属半導体電界効果トランジスタの作製方法。前記バッファ層を形成するステップは、p導電型SiC層を形成するステップとn導電型SiC層を形成するステップと未ドープSiC層を形成するステップとのうちの少なくとも1つを有する請求項57に記載の金属半導体電界効果トランジスタの作製方法。前記バッファ層を形成するステップは、前記バッファ層を成長させるステップと前記バッファ層を堆積させるステップとのうちの少なくとも1つを有する請求項57に記載の金属半導体電界効果トランジスタの作製方法。前記n導電型チャネル層を形成するステップは、SiC基板上に第1のキャリア濃度の第1のn導電型チャネル層を形成するステップと、前記第1のn導電型チャネル層上に前記第1のn導電型チャネル層の前記第1のキャリア濃度より低いキャリア濃度の第2のn導電型チャネル層を形成するステップとを有する請求項56に記載の金属半導体電界効果トランジスタの作製方法。前記第1のキャリア濃度が約3×1017cm-3であり、前記第2のキャリア濃度が約1×1016cm-3である請求項61に記載の金属半導体電界効果トランジスタの作製方法。前記p導電型SiC領域を形成するステップは、前記SiC基板中にp型ドーパントを注入するステップを有する請求項61に記載の金属半導体電界効果トランジスタの作製方法。前記p型ドーパントを注入するステップは、前記p型ドーパントを活性化するために前記p型ドーパントをアニールするステップをさらに有する請求項63に記載の金属半導体電界効果トランジスタの作製方法。前記n導電型チャネル層を形成するステップは、SiC基板上に第1のキャリア濃度の第1のn導電型チャネル層を形成するステップと、前記第1のn導電型チャネル層上に第2のキャリア濃度の第2のn導電型チャネル層を形成するステップと、前記第2のn導電型チャネル層上に第3のキャリア濃度の第3のn導電型チャネル層を形成するステップとを有する請求項56に記載の金属半導体電界効果トランジスタの作製方法。窒化ガリウムGaN基板を形成するステップをさらに有し、前記p導電型領域を形成するステップは、GaN基板上に前記p導電型領域を形成するステップを有し、前記n導電型チャネル層を形成するステップは、n導電型GaNチャネル層を形成するステップを有し、前記p導電型領域を形成するステップは、p導電型GaN領域を形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。ガリウムヒ素GaAs基板を形成するステップをさらに有し、前記p導電型領域を形成するステップは、GaAs基板上に前記p導電型領域を形成するステップを有し、前記n導電型チャネル層を形成するステップは、n導電型GaAsチャネル層を形成するステップを有し、前記p導電型領域を形成するステップは、p導電型GaAs領域を形成するステップを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記ソースと前記ドレインの間に前記n導電型チャネル層を露出させ、前記ゲートがその中に形成され、前記n導電型チャネル層の内側に延びる第1陥凹部を形成するステップと、前記n導電型チャネル層上及び前記第1陥凹部中に酸化膜層を形成するステップと、前記n導電型チャネル層上に前記ソース及び前記ドレインをそれぞれ構成する第1及び第2のオーミックコンタクトを形成するステップと、前記p導電型領域を露出させる前記ソースに隣接してコンタクトビアホールを形成するステップと、前記露出したp導電型領域上に第3のオーミックコンタクトを形成するステップとをさらに有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記第1陥凹部を形成するステップは、前記n導電型チャネル層上に前記第1陥凹部用のマスクを形成するステップと、前記マスクに従って前記n導電型チャネル層内をエッチングするステップとを有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記コンタクトビアホールを形成するステップは、前記p導電型層に隣接する前記酸化膜層中に前記コンタクトビアホール用のコンタクトウィンドウをエッチングするステップと、前記p導電型層を露出させるために前記コンタクトウィンドウを貫通して前記n導電型チャネル層及び第2バッファ層をエッチングするステップとを有する請求項68に記載の金属半導体電界効果トランジスタの作製方法。前記酸化膜層を形成するステップは、前記MESFET上に該酸化膜層を成長させるステップを有する請求項68に記載の金属半導体電界効果トランジスタの作製方法。前記酸化膜層を形成するステップは、前記MESFET上に該酸化膜層を堆積させるステップを有する請求項68に記載の金属半導体電界効果トランジスタの作製方法。第1、第2及び第3のオーミックコンタクトを形成するステップは、前記ソースと前記ドレインと前記p導電型領域に隣接する前記酸化膜を貫通してコンタクトウィンドウをエッチングするステップと、前記ソース及び前記ドレインに隣接する前記コンタクトウィンドウ中に前記第1及び第2のオーミックコンタクトを形成するステップと、前記p導電型領域を露出させるために前記コンタクトウィンドウを貫通して前記n導電型チャネル層内及び第2バッファ層内をエッチングするステップと、前記露出したp導電型層上に前記第3のオーミックコンタクトを形成するステップとを有する請求項68に記載の金属半導体電界効果トランジスタの作製方法。前記第1、第2及び第3のオーミックコンタクトは、ニッケルを含む請求項73に記載の金属半導体電界効果トランジスタの作製方法。前記ドレインの前記第2のオーミックコンタクト上に第1のオーバー層を形成するステップと、前記ソースの第1オーミックコンタクト上及び前記p導電型領域の前記露出部分の第3のオーミックコンタクト上に第2のオーバー層を形成するステップとをさらに有し、前記第2のオーバー層が前記ソース上の前記第1のオーミックコンタクトを前記p導電型領域の露出部分の第3のオーミックコンタクトに電気的に結合させる請求項68に記載の金属半導体電界効果トランジスタの作製方法。前記n導電型チャネル層よりキャリア濃度が高いn導電型SiCの高濃度ドープ領域をもたらすために、前記ソース及び前記ドレインの下の前記n導電型チャネル層中のSiC領域中にn型ドーパントを注入するステップをさらに有し、前記第1及び第2のオーミックコンタクトを形成するステップは、前記高濃度ドープ領域上に前記第1及び第2のオーミックコンタクトを形成するステップを有する請求項68に記載の金属半導体電界効果トランジスタの作製方法。n型ドーパントを注入するステップは、前記n型ドーパントを活性化させるために前記n型ドーパントをアニールするステップをさらに有する請求項76に記載の金属半導体電界効果トランジスタの作製方法。それぞれ前記ソース及び前記ドレインを構成する第1及び第2のオーミックコンタクトを前記n導電型チャネル層上に形成するステップと、前記ソースと前記ドレインの間に、前記n導電型チャネル層を露出させて第1及び第2の側壁を有しる第1陥凹部を形成するステップと、前記第1陥凹部の前記第1側壁と前記第2側壁の間に、前記ゲートがその中に形成され、前記n導電型チャネル層の内側に延びる第2陥凹部を形成するステップと、前記p導電型領域を露出させる前記ソースに隣接してコンタクトビアホールを形成するステップと、前記露出したp導電型領域上に第3のオーミックコンタクトを形成するステップとをさらに有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記n導電型チャネル層を形成するステップは、第1及び第2のn導電型チャネル層を形成するステップを有し、前記第1陥凹部を形成するステップは、前記第2のn導電型チャネル層を露出させるために前記第1のn導電型チャネル層を貫通して前記第2のn導電型チャネル層まで延びている前記第1陥凹部を形成するステップを有し、前記第2陥凹部を形成するステップは、前記第2のn導電型チャネル層内に延びている前記第2陥凹部を形成するステップを有する請求項78に記載の金属半導体電界効果トランジスタの作製方法。前記第2陥凹部を形成するステップは、前記n導電型チャネル層の内側に約600Å延びている前記第2陥凹部を形成するステップをさらに有する請求項79に記載の金属半導体電界効果トランジスタの作製方法。前記p導電型領域と前記n導電型チャネル層の間に、第2バッファ層を形成するステップをさらに有する請求項48に記載の金属半導体電界効果トランジスタの作製方法。前記第2バッファ層を形成するステップは、前記p導電型領域上に前記第2バッファ層を成長させるステップを有する請求項81に記載の金属半導体電界効果トランジスタの作製方法。前記第2バッファ層を形成するステップは、前記p導電型領域上に前記第2バッファ層を堆積させるステップを有する請求項81に記載の金属半導体電界効果トランジスタの作製方法。前記金属半導体電界効果トランジスタの周縁部を構成する側壁を有しるメサを形成するために、前記n導電型チャネル層及び前記第2バッファ層をエッチングするステップをさらに有する請求項81に記載の金属半導体電界効果トランジスタの作製方法。SiC基板上にp導電型注入用のマスクを形成するステップと、前記p導電型注入領域を注入し、p導電型SiC領域が、ソースの下にあり、ドレインに向かって延びている端部を備えるように、アニールで前記p導電型注入領域を活性化し、p導電型SiC領域を形成するステップであって、前記p導電型SiC領域がn導電型SiCチャネル層から隔てられ前記ソースに電気的に結合されており、前記n導電型SiCチャネル層は第1のn導電型SiCチャネル層及び第2のn導電型SiCチャネル層を含むステップと、前記SiC基板及び前記p導電型SiC領域上にバッファ層を形成するステップと、前記バッファ層上に前記第1のn導電型SiCチャネル層を形成するステップと、前記第1のn導電型SiCチャネル層上に前記第2のn導電型SiCチャネル層を形成するステップと、n導電型SiC注入用のマスクを形成するステップと、前記n導電型SiCを注入し、前記第2のn導電型SiCチャネル層中でそれぞれソース及びドレイン領域を形成するためにアニールで前記n導電型SiCを活性化するステップと、メサを形成するために前記第1及び第2のn導電型SiCチャネル層及び前記バッファ層をエッチングするステップと、第1陥凹部用のマスクを形成し、前記ソース領域と前記ドレイン領域の間に前記第1陥凹部をエッチングするステップであって、前記第1陥凹部が前記第1のn導電型SiCチャネル層を露出させ第1及び第2の側壁を形成するステップと、前記第1及び第2のn導電型SiCチャネル層上、前記第1陥凹部の前記ソース及び前記ドレイン領域上、ならびに前記第1陥凹部中に酸化膜層を形成するステップと、前記酸化膜層中に前記ソースと前記ドレインとp導電型SiCコンタクト用のウィンドウを開けるステップと、前記ソース及び前記ドレイン用に開けられた前記ウィンドウ中に第1及び第2のオーミックコンタクトを形成するステップと、第2陥凹部用のマスクを形成し、前記第1陥凹部の前記第1側壁と前記第1側壁の間で前記第2のn導電型SiCチャネル層内に前記第2陥凹部をエッチングするステップと、前記p導電型SiC領域を露出させるために、前記第1及び第2のn導電型チャネル層を貫通してエッチングし、前記コンタクトウィンドウを貫通して前記p導電型SiCコンタクト用の第2バッファ層をエッチングするステップと、前記露出したp導電型SiC領域上に第3のオーミックコンタクトを形成するステップと、前記第2陥凹部中にゲートを形成するステップと、前記オーミックコンタクト及び前記ゲート上にオーバー層を形成するステップであって、前記ソース及び前記p導電型SiC領域の前記露出部分が、前記ソース及び前記p導電型SiC領域を電気的に結合させる単一のオーバー層を共有するステップとを有する金属半導体電界効果トランジスタの作製方法。単位セルのトランジスタにおいて、ソースとドレインとゲートとを有するトランジスタであって、前記ゲートが前記ソースと前記ドレインとの間にありかつ半導体材料の第1層上にあるトランジスタと、前記ソースの下にあり、前記ドレインに向かって延びている端部を有するp導電型領域であって、半導体材料の前記第1層から隔てられ前記ソースに電気的に結合されているp導電型領域とを備えるトランジスタ。前記ゲートが、半導体材料の前記第1層の内側に延びている請求項86に記載のトランジスタ。炭化ケイ素SiCトランジスタを含む請求項86に記載のトランジスタ。ガリウムヒ素GaAs系トランジスタを含む請求項86に記載のトランジスタ。アルミニウムガリウムヒ素AlGaAs系トランジスタをさらに含む請求項86に記載のトランジスタ。窒化ガリウムGaN系トランジスタを含む請求項86に記載のトランジスタ。窒化アルミニウムガリウムAlGaN系トランジスタをさらに含む請求項86に記載のトランジスタ。例えば、SiCMESFETを高効率、ハイパワー、高線形性の無線周波数RF用途に使用する場合、その絶縁破壊電界が高く漏れ電流が低いことは重要なことがある。高い絶縁破壊電圧をもたらすために、バナジウムドープ半絶縁SiCなどの高度に補償された基板を備えるデバイスが提供されてきた。一般的に、これらのデバイスは適切な絶縁破壊電圧ならびに低い漏れ電流をもたらすが、基板中の望まないトラップ効果のためデバイス性能を犠牲にすることがある。さらに、FETのチャネルの下の高濃度にドープされたp型層を備えるデバイスが提供され、良好に電子を閉じ込め、漏れ電流を低くすることに成功した。しかし、一般的に、これらのデバイスはデバイスのRF性能を劣化させる過剰な寄生現象を含んでいる。したがって、現在のSiCFETデバイスに関して、それらがデバイスの他の動作特性を犠牲にすることなく向上した絶縁破壊電圧を提供することができるような改善を図ることができる。本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ソース領域の下にp型埋込み層を備えたトランジスタ、具体的には、金属半導体電界効果トランジスタ及びその作製方法を提供することにある。本発明の各実施形態は、金属半導体電界効果トランジスタMESFETの単位セルを提供する。MESFETの単位セルは、ソース、ドレイン、及びゲートを備えるMESFETを含んでいる。ゲートは、ソース及びドレインの間及びn導電型チャネル層上に設けられている。p導電型領域は、ソースの下に設けられ、ドレインに向かって延びる端部を備えている。このp導電型領域は、n導電型チャネル層から隔てられソースと電気的に結合している。本発明のいくつかの実施形態では、ゲートがn導電型チャネル層の内部に延びることができる。このゲートは、第1側壁及び第2側壁を備えている。ゲートの第1側壁は、ゲートのソース側に付随することができ、ゲートの第2側壁は、ゲートのドレイン側に付随することができる。このp導電型領域は、ソースの下からゲートの第1側壁まで延びてもよいがゲートの第1側壁を越えて延びることはできず、あるいはソースの下からゲートの第2側壁まで延びてもよいがゲートの第2側壁を越えて延びることはできず、あるいはソースの下からゲートの第1側壁と第2側壁の間に延びてもよい。いくつかの実施形態では、p導電型領域は、ソースの下から第1側壁のソース側上で第1側壁の内側約0.1~約0.3μmまで延びている。いくつかの実施形態では、p導電型領域は、ソースコンタクト及び/又はソース注入領域の下から延びているが、ドレインコンタクトの下までは延びていない。また、このp導電型領域は、ソースコンタクト及び/又はソース注入領域の下から延びることもあるが、ドレイン注入領域の下までは延びていない。本発明の他の実施形態では、MESFETはSiC基板を備えるSiCMESFETである。p導電型領域は、SiC基板上に設けることができる。いくつかの実施形態では、p導電型領域がSiC基板中にある。n導電型チャネル層はn導電型SiCを含むことができ、また、p導電型領域はp導電型SiCを含むことができる。本発明の他の実施形態では、p導電型領域は、約1.0×1018cm-3~1.0×1020cm-3までのキャリア濃度を持つことができる。n導電型チャネル層は、第1のn導電型チャネル層及び第2のn導電型チャネル層を備えることができる。第1のn導電型チャネル層のキャリア濃度は、約3×1017cm-3でよく、第2のn導電型チャネル層のキャリア濃度は、約1×1016cm-3のキャリア濃度でよい。第1のn導電型チャネル層の厚さは、約0.28μmでよく、第2のn導電型チャネル層の厚さは、約900Åの厚さでよい。本発明のある実施形態では、n導電型チャネル層は、第1,第2及び第3のn導電型チャネル層を備えている。これらの第1,第2及び第3のn導電型チャネル層は、それぞれ第1,第2及び第3のキャリア濃度を有することができる。本発明のいくつかの実施形態では、MESFETがさらにSiC基板上にバッファ層を備えることができる。p導電型領域は、バッファ層中に形成することができる。このp型層をSiC基板中に形成することもできる。このp型層は、バッファ層又はSiC基板内部に約0.4μm延びることができる。本発明の他の実施形態では、バッファ層の厚さが約2μmでよい。このバッファ層は、p導電型SiCを含み、そのキャリア濃度は、約0.5×1015cm-3~約3×1015cm-3でよい。また、このバッファ層は、n導電型SiCを含み、そのキャリア濃度は、約5×1014cm-3未満でよい。最後にこのバッファ層は、未ドープSiCを含むことができる。本発明の他の実施形態では、MESFETがガリウムヒ素GaAsMESFET又は窒化ガリウムGaNMESFETとなることができる。MESFETは、GaAs基板又はGaN基板でよい基板を備えることができる。p導電型領域を、GaAs基板上又はGaN基板上に設けることができる。n導電型チャネル層は、n導電型のガリウムヒ素GaAs又はGaNを含むことができ、p導電型領域は、p導電型のGaAs又はGaNを含むことができる。本発明のいくつかの実施形態では、MESFETがさらにn導電型チャネル層上に第1及び第2のオーミックコンタクトを備えることができ、これらのオーミックコンタクトは、それぞれソース及びドレインを構成する。n導電型チャネル層上を露出させる第1の陥凹部をソースとドレインの間に設けることができる。この第1の陥凹部中にゲートを設けることができ、このゲートは、n導電型チャネル層の内部に延びることができる。p導電型領域を露出させるコンタクトビアホールをソースに隣接して設けることができ、この露出したp導電型領域上に第3のオーミックコンタクトを設けることができる。本発明の他の実施形態では、第2のオーミックコンタクト上に第1のオーバー層を、ソースの第1及び第3のオーミックコンタクト上ならびにp導電型領域の露出部分上に第2のオーバー層をそれぞれ設けることができる。この第2のオーバー層は、ソースの第1のオーミックコンタクト及びp導電型領域の露出部分の第3のオーミックコンタクトを電気的に結合させることができる。本発明の他の実施形態では、MESFETがソース及びドレインの下のn導電型チャネル層中に注入されたSiCのn導電型領域をさらに備えることができる。この注入されたSiCのn導電型領域は、n導電型チャネル層のキャリア濃度を超えるキャリア濃度を持つことができる。第1及び第2のオーミックコンタクトをこのSiCのn導電型領域上に設ける。この注入されたSiCのn導電型領域のキャリア濃度は、約1×1019cm-3である。第1,第2及び第3のオーミックコンタクトは、ニッケルコンタクトを備えることができる。本発明のある実施形態では、ゲート用の二重陥凹構造が設けられている。ソースとドレインの間に第1陥凹部を設けることができ、これはn導電型チャネル層を露出させる。この第1陥凹部は、第1及び第2の側壁を備えている。第1陥凹部の第1の側壁と第2の側壁の間に第2陥凹部を配設することができる。第2陥凹部中にゲートを設け、n導電型チャネル層の内部に延ばすことができる。本発明のいくつかの実施形態では、p導電型領域とn導電型チャネル層間に第2バッファ層を設けることができる。この第2バッファ層は、p型SiCを含むことができ、そのキャリア濃度は、約1×1016cm-3~約5×1016cm-3でよいが、通常は約1.5×1016cm-3である。このバッファ層の厚さは、約0.5μm~約1.0μmでよい。本発明の他の実施形態では、n導電型チャネル層及び第2のバッファ層が、トランジスタの周縁部を構成し、n導電型チャネル層及び第2のバッファ層を貫通して延びる側壁を有するメサを形成することができる。さらに、このメサの側壁は、p導電型領域を貫通して基板内に延びることができる。n導電型チャネル層上に酸化膜層を形成することができる。本発明の他の実施形態では、n導電型チャネル層上にゲートがクロムの第1ゲート層を備えている。このゲートは、第1ゲート層上にオーバー層をさらに備えることができる。このオーバー層は、白金及び金を含むことができる。あるいは、このゲートは、n導電型チャネル層上にニッケルの第1ゲート層を備えることもできる。ゲートは、第1ゲート層上にオーバー層をさらに備えることができる。このオーバー層は金を含むことができる。このゲートは、n導電型チャネル層の内部に約600Å延びる底面を備える二重陥凹構造内に設けることもできる。このゲート長は、約0.4μm~約0.7μmでよい。ソースからゲートまでの間隔は、約0.5μm~約0.7μmでよい。ドレインからゲートまでの間隔は、約1.5μm~約2μmでよい。複数の単位セルを含むMESFETにおいて、第1ゲートから第2ゲートまでの間隔は、約20μm~約50μmでよい。本発明のいくつかの実施形態では、トランジスタの単位セルを提供する。このトランジスタの単位セルは、ソース、ドレイン、及びゲートを備えている。トランジスタのゲートは、ソースとドレインの間ならびに半導体材料の第1の層上にある。p導電型領域がソースの下に設けられ、この領域はドレインに向かって延びる端部を備えている。このp導電型領域は、半導体材料の第1の層から隔てられ、ソースに電気的に結合している。本発明の他の実施形態では、ゲートが半導体材料の第1の層の内部に延びている。トランジスタは、炭化ケイ素SiCトランジスタ、ガリウムヒ素GaAs系トランジスタ、アルミニウムガリウムヒ素AlGaAs系トランジスタ、窒化ガリウムGaN系トランジスタ、及び/又は窒化アルミニウムガリウムAlGaN系トランジスタを含むことができる。本明細書で使用されるとき、GaN系、AlGaN系、GaAs系、及びAlGaAs系という用語は、GaN、AlGaN、及びAlInGaNなど、それぞれの化合物の二元、三元、及び四元化合物を示している。例えば、GaN系トランジスタは、GaN領域、AlGaN領域、InAlGaN領域等を含むことができる。本発明を主としてMESFETに関して上述したが、他のタイプのトランジスタならびにトランジスタの製造方法、特にMESFETの製造方法も提供する。以下、図面を参照して本発明の実施の形態について説明する。図に例示するとき、層又は領域の寸法は説明のために誇張してあり、すなわち、本発明の一般的な構造を説明するために提供している。さらに、本発明の様々な形態を基板又は他の層上に形成される層に関して説明する。当然のことながら当業者なら、層が他の層又は基板上に形成されるという表現は追加の層が介在できることを意図していることが分かるであろう。層が介在層無しで他の層又は基板上に形成されるという表現は本明細書では層又は基板の直接上に形成されることを意味する。さらに、下にbeneathなどの相対的な用語は、本明細書では、図に示されているように一方の層又は領域の他方の層又は領域に対する関係を説明するために使用することができる。これらの用語は、図に示された向きに加えてデバイスの異なる向きを包含するように意図されている。例えば、図中のデバイスが反転された場合、他の層又は領域の下のと記載されていた層又は領域は、以後はこれらの他の層又は領域の上に向くはずである。この状況では、下のbeneathという用語は、上及び下のどちらをも包含するものである。同一番号は、全体にわたって同一要素を示している。本明細書で、第1,第2という用語を様々な領域、層、及び/又は区画の説明に使用するが、これらの領域、層、及び/又は区画をこれらの用語に限定すべきではない。これらの用語は、単に、一方の領域、層、又は区画を他方の領域、層、又は区画と区別するために使用されている。すなわち、以下の説明する第1の領域、層、又は区画を、第2の領域、層、又は区画と呼ぶことができ、同様に、本発明の教示から逸脱することなく第2の領域、層、又は区画を、第1の領域、層、又は区画と呼ぶことができる。以下、本発明の実施形態を、本発明の様々な実施形態及び本発明の実施形態の様々な製造プロセスを説明する図1乃至図8Bを参照しながら詳細に説明する。トランジスタ、例えば、金属半導体電界効果トランジスタMESFETが、MESFETのドレインに向かって延びている端部を備えるMESFETのソースの下のp導電型領域を備えて提供される。以下に詳細に説明するように、p導電型領域、例えば、p導電型炭化ケイ素SiCが存在すると、例えば、デバイスの他の動作特性を譲歩せずに向上した絶縁破壊電圧を有するデバイスをもたらすことができる。p導電型領域が存在するとソースからの電子注入を禁止することができるので絶縁破壊電圧を向上させることができ、このため、絶縁破壊電圧を増大させることができる。本発明の実施形態によるトランジスタは、例えば、符号分割多重接続CDMA及び/又は広帯域CDMAWCDMAなどの複雑な変調方式を用いる基地局用パワー増幅器などの高効率線形パワー増幅器に有用である。図1は、本発明の各実施形態によるトランジスタの断面図である。本発明によるトランジスタ、例えば、金属半導体電界効果トランジスタMESFETについて、以下に説明する。図1に示すように、まず、基板10を準備する。この基板10は、p導電型又はn導電型、あるいは半絶縁性のうちのいずれかの単結晶バルク炭化ケイ素SiC基板でよい。このp型又はn型の基板10は、極めて低濃度にドープすることができる。この基板を、6H、4H、15R、又は3C型の炭化ケイ素の群から選択された炭化ケイ素で形成することができる。本明細書では、本発明をSiC基板に関して説明するが、本発明をSiCに限定すべきではない。例えば、いくつかの実施形態では、基板10は、例えば、ガリウムヒ素GaAs及び/又は窒化ガリウムGaNを含むこともできる。例えば、p導電型の炭化ケイ素の任意選択のバッファ層12を基板10上に設けることができる。このバッファ層12は、6H、4H、15R、又は3C型多結晶のp導電型炭化ケイ素で形成することができる。このバッファ層12のキャリア濃度は、例えば、約0.5×1015cm-3~約3.0×1015cm-3でよい。適切なドーパントは、アルミニウム、ホウ素、及び/又はガリウムを含んでいる。バッファ素12の厚さは、約2.0μmでよい。このバッファ層12は、上述したようにp導電型炭化ケイ素として説明したが、本発明をこの構成に限定すべきではない。その代わりに、バッファ層12は、未ドープすなわち、意図的なドープ無しの炭化ケイ素又は極めて低濃度にドープされたn導電型炭化ケイ素でもよい。極めて低濃度にドープされたn導電型炭化ケイ素がバッファ層12に使用される場合、このバッファ層12のキャリア濃度は、約5.0×1014cm-3未満であることが好ましい。さらに、図1に示すように、デバイスのドレインに向かって延びている端部を備えるデバイスのソースの下にp領域14を設ける。本明細書で使用するとき、p又はnは、同一の層又は基板、あるいは他の層又は基板中に存在する、隣接する領域又は他の領域より高いキャリア濃度によって形成される領域を示している。本発明のある実施形態では、p導電領域14は、ソースコンタクト26の下及び/又はnソース注入領域13の下から延びることができるが、nドレイン注入領域17の下までは延びていない。本発明の他の実施形態では、p導電領域14は、ソースコンタクト26の下及び/又はnソース注入領域13の下から延びることができるが、ドレインコンタクト22の下までは延びていない。他の実施形態では、p導電領域14は、さらに、ソースコンタクト26の下及び/又はnソース注入領域13の下からゲートの第1側壁31の下まで延びることができるが、ゲートの第1側壁31の下を越えない、あるいは、ソースコンタクト26の下及び/又はnソース注入領域13の下からゲートの第2側壁33の下まで延びることができるが、ゲートの第2側壁33の下を越えない、あるいは、ソースコンタクト26の下及び/又はnソース注入領域13の下からゲート24の第1側壁31と第2側壁33の間の下まで延びることができる。本発明のある実施形態では、p導電領域14は、ソース側のゲート24の第1側壁31内の約0.1~0.3μmの点まで延びることができる。p領域14は、p導電型領域、例えば、p導電型炭化ケイ素である。このp領域14の場合、約1.0×1018cm-3~約1.0×1020cm-3のキャリア濃度が適切でないことがあるが、できるだけ高いキャリア濃度が好ましい。キャリア濃度は、p領域14全体にわたって一定でないことがあるが、オーミックコンタクトのその上への形成に役立つように、p領域14の表面でキャリア濃度ができるだけ高いことが好ましい。図3に示すように、本発明のいくつかの実施形態では、p導電の領域14を基板10中に設けることができる。このp導電の領域14は、例えば、バッファ層12又は基板10内に約0.4μm延びることができる。ソース領域の下のp導電の領域14は、ソースからの電子の注入を禁止することができ、したがって、おそらく絶縁破壊電圧の向上をもたらすことができる。さらに、p導電の領域14がドレイン領域の下まで延びないので、デバイス内に寄生特性parasiticが導入されるのを禁止することができ、したがって、デバイス性能に影響を及ぼさないようにすることができる。バッファ層12は、基板10と第2バッファ層16の間に設けることができる。この第2バッファ層16は、例えば、約1×1016cm-3~5×1016cm-3、一般的には、約1.5×1016cm-3のキャリア濃度のp導電型炭化ケイ素でよい。また、このp導電型炭化ケイ素バッファ層16の厚さは、約0.5μm~約1.0μmでよい。この第2バッファ層16は、上述したように、p導電型炭化ケイ素として説明したが、本発明をこの構成に限定すべきでない。例えば、その代わりに、バッファ層12に関して上述したように、この第2バッファ層16はn導電型のもの、例えば、極めて低濃度にドープされたn導電型SiC又は未ドープSiCでよい。図3に示すように、本発明のある実施形態では、この第2バッファ層16を基板10上に直接設けることができる。図1に示すように、n導電型チャネル層18を第2バッファ層16上に設ける。このn導電型チャネル層18は、6H、4H、15R、又は3C型多結晶のn導電型炭化ケイ素で形成することができる。このn導電型炭化ケイ素チャネル層は、例えば、1つ又は複数の相異なるキャリア濃度のn導電型炭化ケイ素を含むことができる。例えば、図4に示すように、n導電型チャネル層18は、第1のn導電型チャネル層15及び第2のn導電型チャネル層19を備えることができる。その代わりにその開示が、あたかも本明細書にその全体が記載されているかのように本明細書に組み込まれている本発明の譲受人に譲渡されたSriramの特許文献6に詳細に記載されているように、このn導電型チャネル層18は、第1,第2及び第3のn導電型SiCを含むことができる。さらに図1に示すように、デバイスのソース及びドレイン領域中に、n領域13及びn領域17をそれぞれ設ける。これらの領域13及び17は、一般的に、n導電型炭化ケイ素であり、n導電型チャネル層18のキャリア濃度より高いキャリア濃度を有する。これらのn領域13及び17の場合、約1.0×1019cm-3のキャリア濃度が適切でないことがあるが、できるだけ高いキャリア濃度が好ましい。これらの注入領域13及び17上にオーミックコンタクト26及び22をそれぞれ設け、ソースコンタクト26及びドレインコンタクト22を設けるためにそれらを隔てる。pコンタクト25をもたらすためにp導電領域14上にオーミックコンタクト25を設ける。好ましくは、オーミックコンタクト25,26、及び22は、ニッケル又は他の適切な金属で形成する。例えば、pオーミックコンタクト25をソースコンタクト26に電気的に結合させることによって、p導電領域14をソースと同一電位に維持する。酸化膜などの絶縁体層20をデバイスの露出表面上にさらに設けてもよい。本発明のある実施形態によるトランジスタは、第1陥凹部43及びコンタクトビアホール42を備えている。第1陥凹部43を第1のn領域13と第2のn領域17の間、すなわち、ソースとドレインの間に設ける。第1陥凹部43は、n導電型チャネル層18の内部に延び、n導電型チャネル層18を露出させる。コンタクトビアホール42をソース領域13に隣接して設け、p領域14の少なくとも一部分を露出させる。図4に示すように、本発明の各実施形態によるトランジスタは、第1及び第2陥凹部を備えた二重陥凹構造とすることができる。具体的には、第1陥凹部53が、第2のn導電型チャネル層19を貫通して第1のn導電型チャネル層15まで延びる床面を備えている。第2陥凹部54を第1陥凹部の側壁61と62の間に設ける。第1陥凹部53の第1側壁61はソース26とゲート24の間にあり、第1陥凹部53の第2側壁62はドレイン22とゲート24の間にある。第2陥凹部54の床面60は、例えば、約600Åの距離、第1のn導電型チャネル層15の内部に延びている。この二重陥凹構造は、本発明の譲受人に譲渡されたSriramの特許文献6に記載されている。再度、図1を参照すると、ゲートコンタクト24をソース領域13とドレイン17の間の第1陥凹部43中に形成することができる。図4に示すように、上述したような本発明の二重陥凹部構造を備える各実施形態では、ゲート24を第2陥凹部中に設けることができる。さらに、図5に示すように、本発明のある実施形態では、ゲートコンタクト24をn導電型チャネル層18上に設け、例えば、第1陥凹部43又は第2陥凹部54中には設けないようにすることができる。ゲートコンタクト24を、クロム、白金、白金シリサイド、ニッケル、及び/又は、TiWNで形成することができるが、ショトッキSchottky効果を実現するために当業者に周知の金などの他の金属を使用することもできる。このショトッキゲートコンタクト24は、通常、3層構造を備えている。このような構造は、クロムCrの高い接着力のため、有利なことがある。例えば、ゲートコンタクト24は、任意選択でn導電型チャネル層18に接触するクロムCrの第1ゲート層を備えることができる。このゲートコンタクト24は、白金Pt及び金又は他の高導電率金属のオーバー層をさらに備えることもできる。その代わりに、このゲートコンタクト24は、n導電型チャネル層18上の第1陥凹部43中にニッケルの第1層を備えることもできる。このゲートコンタクト24は、金の層を含むニッケルの第1層上にオーバー層をさらに備えることもできる。さらに、図1に示すように、金属のオーバー層28,30及び32を、それぞれ、ソースコンタクト26及びpコンタクト25、ドレインコンタクト22、ならびにゲートコンタクト24上に設けることができる。これらの金属のオーバー層28,30及び32は、金,銀,アルミニウム,白金及び/又は銅でよい。他の適切な高導電率の金属をオーバー層に使用することもできる。さらに、金属のオーバー層28でp領域14のpコンタクト25をソースコンタクト26に結合することもできる。MESFETの寸法を選択する際、ゲートの幅は、電流の流れに垂直なゲートの寸法として定義する。図1の断面図に示すように、ゲート幅は、頁の上下を走る。ゲート長は、電流の流れに平行なゲート寸法である。図1の断面図に示すように、ゲート長は、n導電型チャネル層18と接触するゲート24の寸法である。例えば、本発明のある実施形態によるMESFETのゲート長は、約0.4μm~約0.7μmでよい。他の重要な寸法は、ソース-ゲート間隔であり、これは図1の断面図に、ソースコンタクト26又はn領域13からゲートコンタクト24までの間隔として示している。本発明のある実施形態によるソース-ゲート間隔は、約0.5μm~約0.7μmでよい。さらにドレイン22からゲート24までの間隔は、約1.5μm~約2μmでよい。本発明の各実施形態は、複数のMESFETの単位セルをさらに含むことができ、単位セルの第1ゲートから第2ゲートまでの間隔は、例えば、約20μm~約50μmでよい。図2A乃至図2Hは、本発明の各実施形態によるFETの製造プロセスを示す図である。図2Aに示すように、まず、任意選択のバッファ層12を基板10上に成長又は堆積させる。この基板10は、半絶縁性SiC基板、p型基板又はn型基板でよい。この基板10は、極めて低濃度にドープすることができる。バッファ層12は、約3.0×1015cm-3以下、一般的には、約1.0×1015cm-3以下のキャリア濃度のp導電型炭化ケイ素でよい。その代わりに、このバッファ層12は、n型炭化ケイ素又は未ドープ炭化ケイ素でもよい。基板10が、半絶縁性の場合、基板は、その開示が、あたかも本明細書にその全体が記載されているかのように本明細書に組み込まれているSemiinsulatingSiliconCarbideWithoutVanadiumDominationという名称の本発明の譲受人に譲渡されたCarterらの特許文献7に記載のように製造することができる。このような半絶縁性基板は、炭化ケイ素基板の抵抗率が点欠陥に支配されるように、点欠陥レベルが十分高く、p型ドーパントとn型ドーパントのマッチングが十分なレベルの炭化ケイ素基板をもたらすことによって製造することができる。このような支配は、重金属、遷移元素、又は他のトラッピング準位の深い元素が約1×1016cm-3未満、好ましくは、約1.0×1014cm-3未満の濃度の原料粉末を用いて、高温で炭化ケイ素を製造することによって実現できる。例えば、約300°C~約500°C未満のシード種結晶;seedを用いて、約2360°C以上2380°C以下の温度を使用することができる。すなわち、半絶縁性基板は、基板の抵抗率がこのような重金属又は遷移元素によって支配されないように、バナジウムなどの、重金属、遷移元素ドーパント、又は他のトラッピング準位の深い元素を実質的に含まないことが好ましい。半絶縁性基板は、重金属、遷移元素ドーパント、又は他のトラッピング準位の深い元素を実質的に含まないことが好ましいが、このような材料が本明細書に記載したMESFETの電気特性に実質的に影響を及ぼさない場合、このような元素は、本発明の開示からの利点を依然として保ちながら測定可能な量存在することができる。さらに、図2Aに示すように、p領域14に注入するためにマスク45を形成する。このp領域14は、一般的に、イオン、例えば、アルミニウム、ホウ素、及び/又はガリウムの注入と、その後の高温アニールによって形成する。適切なアニール温度は約1300~1600°C、一般的には、約1500°Cでよい。イオン注入は、図2Bに示すようなp領域14を形成するためにマスク45によって覆われた領域上で実施することができる。すなわち、p導電型の高濃度にドープされた領域、例えば、p導電型炭化ケイ素をもたらすために、もしあればバッファ層12又は基板10の一部分に、イオンを注入する。注入すると直ぐにドーパントをアニールして注入領域を活性化させる。この高濃度にドープされたp導電型領域は、バッファ層12又は基板10の内部に約0.4μm延びることができる。次に、図2Bに示すように、第2バッファ層16及びn導電型チャネル層18をバッファ層12上に成長又は堆積させる。バッファ層12が含まれない場合、第2バッファ層16及びn導電型チャネル層18を基板10上に成長又は堆積させる。図2Bに示すように、第2バッファ層16をバッファ層12上に形成し、n導電型チャネル層18をこの第2バッファ層16上に形成する。次に、図2Cに示すように、n領域13及び17に注入するためにマスク50を使用する。これらの領域13及び17は、一般的に、イオン、例えば、窒素N又はリンPの注入と、その後の高温アニールによって形成する。適切なアニール温度は約1100~1600°Cでよい。図2Dに示すように、n領域13及び17を形成するためにマスク50によって覆われない領域上でイオン注入を実施することができる。すなわち、n導電型の高濃度にドープされた領域、例えば、n導電型チャネル層18より高いキャリア濃度のn導電型SiCをもたらすために、n導電型チャネル層18の一部分に、イオンを注入する。注入すると直ぐにドーパントをアニールして注入領域を活性化させる。次に、図2Dに示すように、基板10、バッファ層12、p領域14、第2バッファ層16、及びn導電型チャネル層18をエッチングして素子分離メサを形成する。このメサは、基板10、バッファ層12、p領域14、第2バッファ層16、及びn導電型チャネル層18によって形成される側壁55及び57を有し、それらはトランジスタの周縁部を構成する。このメサの側壁は、p導電型領域14を越えて下に延びている。図2Dに示すように、メサを形成してデバイスの基板10の内部に延ばすことができる。このメサは、デバイスの空乏領域を越えて延び、デバイス中の電流の流れをメサに閉じ込めデバイスの静電容量を低下させることができる。好ましくは、上述したデバイスを反応性イオンエッチングによってメサを形成するが、当業者に周知の他の方法を用いてメサを形成することもできる。さらに、メサが利用されない場合、陽子照射、補償する原子でのカウンタードーピング、又は他の当業者に周知の方法などの、他の方法を使用してデバイスを素子分離することができる。ある実施形態では、第2バッファ層16及びn導電型チャネル層18のみをエッチングして図4に示すような素子分離メサを形成することができる。これらの実施形態において、第2バッファ層及びn導電型チャネル層18によって側壁55及び57が形成され、これらは、トランジスタの外縁部を構成する。さらに、図2DにMESFETの第1陥凹部43の形成プロセスを示す。この第1陥凹部43は、マスク47を形成してこのマスク47を用いて第1陥凹部43を形成するためにn導電型チャネル層18をエッチングすることによって形成する。この第1陥凹部43は、乾式又は湿式エッチング法などのエッチング法によって形成することができる。例えば、この第1陥凹部43を、乾式エッチング、例えば、電子サイクロトロン共鳴ECR;ElectronCyclotronResonanceエッチング、又は誘導結合プラズマICP;InductivelyCoupledPlasmaエッチングによって形成することができる。次に、マスク47を除去する。上述したように、本発明の各実施形態では、単一陥凹部43の代わりに二重陥凹構造とすることができる。図4に示すように、二重陥凹構造の第1陥凹部53は、第1陥凹部53用のマスクを形成し、このマスクを使用して第1陥凹部53を形成するために第2のn導電型チャネル層19を貫通してエッチングすることによって形成する。絶縁層20は、この第1陥凹部53を形成した後で形成する。図2Gに示すようなオーミックコンタクトを形成した後で、第2陥凹部54用の第2マスクを形成し、このマスクを使用して第1陥凹部53をさらにエッチングすることによって、二重陥凹構造の第2陥凹部54を形成する。つまり、第1のn導電型チャネル層15を、例えば、約600Åエッチングして第2陥凹部54を形成することができる。さらに、二重陥凹構造の製造方法は、本発明の譲受人に譲渡されたSriramの特許文献6に記載されている。図2Eに、上述したように第1陥凹部43を形成した後の、絶縁体層20、例えば、酸化膜層の形成プロセスを示す。この絶縁体層20は、既存の構造の露出表面、すなわち、素子分離メサ上、n領域13上及び17上、n導電型チャネル層18上、ならびに第1陥凹部43中の上に成長又は堆積させる。酸化プロセスによって、例えば、エッチングプロセスにより損傷する恐れがあるSiCを除去することができ、エッチングによって表面上に発生する恐れがあるがある粗さを滑らかにすることもできる。次に、図2Fに示すように、絶縁層20を貫通してn領域13及び17までエッチングすることによりコンタクトウィンドウを形成する。また、高濃度にドープされたp領域14の上の絶縁層20をエッチングすることにより第3のコンタクトウィンドウ41を形成する。次いで、ニッケルを蒸着させてソースコンタクト26及びドレインコンタクト22をそれぞれ堆積させる。このニッケルをアニールして図2Fに示すようなオーミックコンタクト26及び22を形成する。このような堆積及びアニールプロセスは、当業者にとって周知技術を用いて実施することができる。例えば、オーミックコンタクト26及び22を約950°C~約1100°Cの温度で約2分間アニールする。しかし、他の温度及び時間を使用することもできる。例えば、約30秒~約10分の時間を許容することができる。次に、図2Gに示すようにMESFETのコンタクトビアホール42を形成する。このコンタクトビアホール42は、MESFETの絶縁層20中のウィンドウ41によって形成された部分内をエッチングすることによって形成される。n導電型チャネル層18及び第2バッファ層16を貫通してエッチングしてコンタクトビアホール42を形成するためにp導電領域14を露出させる。エッチング法は、例えば、乾式又は湿式エッチング法でよい。さらに、図2Gに示すように、ニッケルを蒸着させてpコンタクト25を堆積させる。次に、このニッケルをアニールしてオーミックコンタクト25を形成する。このような堆積及びアニールプロセスは、当業者にとって周知技術を用いて実施することができる。例えば、オーミックコンタクト25を約600°C~約1050°Cの温度でアニールすることができる。次に、図2Hにゲートコンタクト24及びオーバー層28,30及び32を示す。例えば、絶縁体20中にウィンドウを開け、第1陥凹部43中にクロムの層を堆積させる。一般的に、クロム層は真空蒸着によって形成する。次いで、白金及び金の堆積によってゲート構造を完成させる。また、当業者には当然のことだが、これらのオーバー層28,30は、ゲート構造形成プロセスの前後のいずれかで形成することができる。実際、チタン/白金/金構造を使用する場合、オーバー層の白金及び金の部分は、ゲート構造の白金及び金の部分32と同じ処理ステップで形成することができる。したがって、オーバー層28及び30はゲートコンタクトの形成の前又は後で形成することができる。さらに、図示するように、ソースコンタクト26及びpコンタクトは単一のオーバー層28を共有して、このオーバー層はソースが高濃度にドープされたp導電型領域14に電気的に結合させる。あるいは、上述したように、第1陥凹部43は二重陥凹構造でもよく、ゲートをこの二重陥凹構造内に設けることもできる。次に、図3を参照して、本発明の他の実施形態によるトランジスタの断面図について以下に説明する。なお、同一番号は、先に説明した図面における同一要素を示すもので、これらの要素の詳細な説明は省略する。図3に示すように、まず、基板10を準備する。この基板10は、例えば、SiC,GaAs又はGaNでよい。p領域14をデバイスのソースの下に設け、その端部はデバイスのドレインに向かって延びている。本発明のいくつかの実施形態では、p導電領域14は、ソースコンタクト26の下及び/又はnソース注入領域13から延び、nドレイン注入領域17の下まで延びている。また、本発明の他の実施形態では、p導電領域14は、ソースコンタクト26の下及び/又はnソース注入領域13から延びているが、ドレインコンタクト22の下までは延びていない。図3に示すように、本発明の各実施形態では、p導電領域14を基板10の内部に設ける。第2バッファ層16を基板10及びp導電領域14上に設ける。また、n導電型チャネル層18をこの第2バッファ層16上に設ける。また、n領域13及び17を、それぞれデバイスのソース及びドレイン領域中に設ける。さらに、オーミックコンタクト26及び22をそれぞれソース注入領域13及び17上に設け、ソースコンタクト26及びドレインコンタクト22を形成するために各々は隔てられる。また、オーミックコンタクト25をp導電領域14上に設けてpコンタクト25を形成する。例えば、pオーミックコンタクト25をソースコンタクト26に電気的に結合させることによって、このp導電領域14をソースと同一電位に維持する。また、酸化膜などの絶縁体層20をデバイスの露出表面上にさらに設ける。また、第1陥凹部43を第1のn領域13と第2のn領域17の間、すなわち、ソース領域とドレイン領域の間に設ける。この第1陥凹部43は、n導電型チャネル層18の内部に延び、このn導電型チャネル層18を露出させる。また、コンタクトビアホール42をソース領域13に隣接して設け、p領域の少なくとも一部分を露出させる。また、ゲートコンタクト24を、ソース領域13とドレイン領域17の間の第1陥凹部43中に設ける。さらに、図3に示すように、金属オーバー層28,30及び32を、それぞれ、pコンタクト26及び25、ドレインコンタクト22、ならびにゲートコンタクト24上に設ける。さらに、金属オーバー層28によってp領域14のpコンタクト25をソースコンタクト26に電気的に結合させる。次に、図4を参照して、本発明の他の実施形態によるトランジスタの断面図にいて、以下に説明する。なお、同一番号は、先に説明した図面の同一要素を示すので、これらの要素の詳細な説明は省略する。図4に示すように、まず、基板10を準備する。この基板10は、例えば、SiC,GaAs又はGaNでよい。p領域14をデバイスのソースの下に設け、その端部はデバイスのドレインに向かって延びている。本発明のいくつかの実施形態では、p導電領域14は、ソースコンタクト26の下及び/又はnソース注入領域13から延びるが、nドレイン注入領域17の下までは延びていない。また、本発明の他の実施形態では、p導電領域14は、ソースコンタクト26の下及び/又はnソース注入領域13から延びるが、ドレインコンタクト22の下までは延びていない。また、p導電領域14を基板10の内部に設ける。また、バッファ層16を基板10及びp導電領域14上に設ける。このバッファ層16は、例えば、キャリア濃度が約1.5×1016cm-3で、厚さが約0.5μmのp導電型炭化ケイ素でよい。また、第1のn導電型チャネル層15をバッファ層16上に設ける。この第1のn導電型チャネル層15は、例えば、キャリア濃度が約3×1017cm-3で、厚さが約0.28μmでよい。また、第2のn導電型チャネル層19が、この第1のn導電型チャネル層15上にあってよく、それは、例えば、キャリア濃度が約1×1016cm-3、厚さが約900Åでよい。n領域13及び17を、それぞれデバイスのソース及びドレイン領域中に設ける。オーミックコンタクト26及び22をそれぞれソース注入領域13及び17上に設け、ソースコンタクト26及びドレインコンタクト22を形成するために各々は隔てられる。また、オーミックコンタクト25をp導電領域14上に設けてpコンタクト25を形成する。例えば、pオーミックコンタクト25をソースコンタクト26に電気的に結合させることによって、このp導電領域14をソースと同一電位に維持する。また、酸化膜などの絶縁体層20をデバイスの露出表面上にさらに設ける。これらの第2バッファ層16、第1のn導電型チャネル層15及び第2のn導電型チャネル層19をエッチングして素子分離メサを形成することができる。図示するように、このメサはトランジスタの周縁部を構成する側壁55及び57を含んでいる。図4に示すように、図4のトランジスタ内に二重陥凹部が設けられる。この二重陥凹構造は、第1のn領域13と第2のn領域17の間、すなわち、ソース領域とドレイン領域の間に設ける。また、第1陥凹部53が、第2のn導電型チャネル層19を貫通して第1のn導電型チャネル層15まで延び、第1のn導電型チャネル層15を露出させる床面を備えている。ある実施形態では、この第1陥凹部53は、第1のn導電型チャネル層15の内部に延びることができる。また、第2陥凹部54を第1陥凹部の側壁61と62の間に設ける。また、第1陥凹部53の第1側壁61はソース26とゲート24の間にあり、第1陥凹部53の第2側壁62はドレイン22とゲート24の間にある。さらに、第2陥凹部54の床面60は、例えば、約600Åの距離、第1のn導電型チャネル層15の内部に延びている。また、ソース領域13に隣接してコンタクトビアホール42を設け、p領域の少なくとも一部分を露出させる。ゲートコンタクト24をソース領域13とドレイン17の間の第2陥凹部54中に設ける。さらに、図4に示すように、金属のオーバー層28,30及び32を、それぞれ、ソースコンタクト26及びpコンタクト25上、ドレインコンタクト22上、ならびにゲートコンタクト24上に設ける。さらに、金属のオーバー層28でp領域14のpコンタクト25をソースコンタクト26に結合する。次に、図5を参照して、本発明の他の実施形態によるMESFETの断面図について以下に説明する。なお、同一番号は、先に説明した図面の同一要素を示すので、これらの要素の詳細な説明は省略する。図5に示すように、ゲート24をn導電型チャネル層18上に設け、単一又は二重陥凹部中には設けない。次に、図6を参照して、本発明のある実施形態によるMESFETの平面上面図について以下に説明する。図6に示すように、基板10上に複数の単位セルを設ける。ゲート24はソース領域26とドレイン領域22の間に位置する。図6に示すように、ソースコンタクト26及びドレインコンタクト22は、相互に入り込んでいる。オーバー層28でソースコンタクト26をコンタクトビアホール43中に設けたpコンタクト図示せずを介してp領域図示せずに結合させる。図7A及び図7Bは、それぞれ、従来のMESFETの低電圧及び高電圧でのドレインの電流-電圧特性をグラフに示す図である。また、図8A及び図8Bは、それぞれ、本発明の各実施形態によるMESFETの低電圧及び高電圧でのドレインの電流-電圧特性をグラフに示す図である。図7A乃至図8Bに示すデータは、同一ウェハ上に製作した従来のMESFETデバイス及び本発明の各実施形態によるMESFETデバイスから得たものである。これらのデバイスを同一ウェハ上に製作することで、ウェハ特性のばらつきに起因する不確定さの数を減少させることができる。図7A及び図8Aを参照すると、従来のMESFET及び本発明の各実施形態によるMESFETは、低ドレイン電圧では類似の特性を有している。しかし、図7B及び図8Bに示すように、高ドレイン電圧、すなわち、70ボルトを超えるドレイン電圧では、従来のMESFETは、過剰な漏れ電流及び低い相互コンダクタンスを示す図7B。これらのデバイス特性はこのようなデバイスのパワー出力及び高周波RF利得を劣化させることがある。対照的に、図8Bに示すように、p導電型層を含む本発明の各実施形態によるMESFETは、高ドレイン電圧で、漏れ電流の低下及び相互コンダクタンスの増大をもたらす。本発明を、特定の層、領域及び陥凹部を備える特定のMESFETに関して、上述したが、本発明の各実施形態は上述したMESFETに限定されないことは明らかである。また、ソース領域の下の本発明の各実施形態によるp導電型領域を、他のタイプのトランジスタ内に組み込むことができる。例えば、本発明の各実施形態によるp導電型領域を、その開示が、あたかも本明細書にその全体が記載されているかのように本明細書に組み込まれているSiliconCarbideMetalSemiconductorFieldEffectTransistorsという名称の本発明の譲受人に譲渡されたAllenらの特許文献8に記載されたMESFET内に組み込むことができる。上述したように、本発明の各実施形態によるトランジスタは、トランジスタのソース領域の下に、トランジスタのドレイン領域に向かって延びる端部を備えるp導電型領域を設けている。このタイプのp導電型領域を存在させることによって、例えば、他のデバイスの動作特性を損なうことなく絶縁破壊電圧が向上したデバイスを提供することができる。これによって、高い絶縁破壊電圧を得るためにデバイスの動作特性を犠牲にすることがある従来の電界効果トランジスタより優れた利点をもたらすことができる。本発明をSiCMESFETに関して上述したが、本発明はSiCMESFETに限定されない。例えば、本発明の各実施形態によるMESFETは、例えば、ガリウムヒ素GaAsMESFET又は窒化ガリウムGaNMESFETでよい。具体的には、本発明をGaAsMESFETに関して説明した場合、p導電型領域はp導電型GaAs領域、n導電型チャネル層はn導電型GaAsチャネル層などでよいはずである。図面及び明細書において、本発明の典型的な好ましい各実施形態を開示し、特定の用語を使用したが、これらは一般的に説明的な意味だけに使用したもので、これによって限定されるものではない。本発明の技術的範囲は、特許請求の範囲に記載されている。"