半導体基板上に、第1方向に延びる第1配線となる膜、第1非オーミック素子となる膜及び金属材料からなる第1可変抵抗素子となる膜を順次積層し、前記第1可変抵抗素子となる膜及び前記第1非オーミック素子となる膜をこれらの積層方向及び前記第1方向と交差する第2方向で複数に分割し、前記第2方向で複数に分割された前記第1可変抵抗素子となる膜及び前記第1非オーミック素子となる膜の間に第1層間絶縁膜を形成し、前記第1可変抵抗素子となる膜及び前記第1層間絶縁膜の上面を平坦化し、前記第1可変抵抗素子となる膜の金属材料を酸化し、前記第1可変抵抗素子となる膜及び前記第1層間絶縁膜上に、第1上部電極となる膜及び前記第2方向に延びる第2配線となる膜を順次積層し、前記第2配線となる膜上に、第2非オーミック素子となる膜及び金属材料からなる第2可変抵抗素子となる膜を順次積層し、前記第2可変抵抗素子となる膜、前記第2非オーミック素子となる膜、前記第2配線となる膜、前記第1可変抵抗素子となる膜、及び前記第1非オーミック素子となる膜を第1方向で複数に分割し、前記第1方向で複数に分割された前記第2可変抵抗素子となる膜、前記第2非オーミック素子となる膜、前記第2配線となる膜、前記第1可変抵抗素子となる膜、及び前記第1非オーミック素子となる膜の間に第2層間絶縁膜を形成し、前記第2可変抵抗素子となる膜及び前記第2層間絶縁膜上面を平坦化し、前記第2可変抵抗素子となる膜の金属材料を酸化し、前記第2可変抵抗素子となる膜及び前記第2層間絶縁膜上に、第2上部電極となる膜及び前記第1方向に延びる第3配線となる膜を順次積層し、前記第1可変抵抗素子となる膜の金属材料の酸化は、当該金属材料の一部又は全部に対して行うことを特徴とする不揮発性半導体記憶装置の製造方法。半導体基板上に、第1方向に延びる第1配線となる膜、第1非オーミック素子となる膜及び金属材料からなる第1可変抵抗素子となる膜を順次積層し、前記第1可変抵抗素子となる膜及び前記第1非オーミック素子となる膜をこれらの積層方向及び前記第1方向と交差する第2方向で複数に分割し、前記第2方向で複数に分割された前記第1可変抵抗素子となる膜及び前記第1非オーミック素子となる膜の間に第1層間絶縁膜を形成し、前記第1可変抵抗素子となる膜及び前記第1層間絶縁膜の上面を平坦化し、前記第1可変抵抗素子となる膜の金属材料を酸化し、前記第1可変抵抗素子となる膜及び前記第1層間絶縁膜上に、第1上部電極となる膜及び前記第2方向に延びる第2配線となる膜を順次積層することを特徴とする不揮発性半導体記憶装置の製造方法。前記第2配線となる膜上に、第2非オーミック素子となる膜及び金属材料からなる第2可変抵抗素子となる膜を順次積層し、前記第2可変抵抗素子となる膜、前記第2非オーミック素子となる膜、前記第2配線となる膜、前記第1可変抵抗素子となる膜、及び前記第1非オーミック素子となる膜を第1方向で複数に分割し、前記第1方向で複数に分割された前記第2可変抵抗素子となる膜、前記第2非オーミック素子となる膜、前記第2配線となる膜、前記第1可変抵抗素子となる膜、及び前記第1非オーミック素子となる膜の間に第2層間絶縁膜を形成し、前記第2可変抵抗素子となる膜及び前記第2層間絶縁膜上面を平坦化し、前記第2可変抵抗素子となる膜の金属材料を酸化し、前記第2可変抵抗素子となる膜及び前記第2層間絶縁膜上に、第2上部電極となる膜及び前記第1方向に延びる第3配線となる膜を順次積層することを特徴とする請求項2記載の不揮発性半導体記憶装置の製造方法。前記第1可変抵抗素子となる膜の金属材料の酸化は、当該金属材料の一部又は全部に対して行うことを特徴とする請求項2又は3記載の不揮発性半導体記憶装置の製造方法。第1方向に延びる複数の第1配線、前記第1方向と交差する第2方向に延びる複数の第2配線、並びに、前記複数の第1配線及び複数の第2配線の各交差部に設けられたメモリセルからなるメモリセルアレイを備え、前記メモリセルは、前記第1配線から前記第2配線に掛けて、非オーミック素子、可変抵抗素子及び上部電極が積層された構造を有し、前記上部電極は、前記第2方向に並ぶ複数の前記メモリセル間で連続的に形成されていることを特徴とする不揮発性半導体記憶装置。前記メモリセルアレイは、前記第2方向に並ぶ2つの前記メモリセル間に形成された層間絶縁膜を備え、前記メモリセルの可変抵抗素子の上面は、当該メモリセルの前記第2方向に隣接する前記層間絶縁膜の上面よりも盛り上がっていることを特徴とする請求項5記載の不揮発性半導体記憶装置。メモリセルアレイの加工マージンを向上させた不揮発性半導体記憶装置を提供することを目的とする。実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第1方向に延びる第1配線となる膜、第1非オーミック素子となる膜及び金属材料からなる第1可変抵抗素子となる膜を順次積層し、前記第1可変抵抗素子となる膜及び前記第1非オーミック素子となる膜をこれらの積層方向及び前記第1方向と交差する第2方向で複数に分割し、前記第2方向で複数に分割された前記第1可変抵抗素子となる膜及び前記第1非オーミック素子となる膜の間に第1層間絶縁膜を形成し、前記第1可変抵抗素子となる膜及び前記第1層間絶縁膜の上面を平坦化し、前記第1可変抵抗素子となる膜の金属材料を酸化し、前記第1可変抵抗素子となる膜及び前記第1層間絶縁膜上に、第1上部電極となる膜及び前記第2方向に延びる第2配線となる膜を順次積層することを特徴とする。以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。[第1の実施形態]<全体構成>図1は、第1の実施形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、後述するReRAM可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しに必要な電圧を供給するロウ制御回路3が設けられている。なお、カラム制御回路2及びロウ制御回路3はデータ書込み部に含まれる。データ入出力バッファ4は、図示しない外部のホストにI/O線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホストからデータ入出力バッファ4に供給されたコマンドは、コマンドインタフェース6に送られる。コマンドインタフェース6は、ホストからの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、データの入出力管理等を行う。また、外部のホストは、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込みの制御にも利用される。また、ステートマシン7によってパルスジェネレータ9が制御される。この制御により、パルスジェネレータ9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン7が、外部から与えられたアドレスをアドレスレジスタ5を介して入力し、どのメモリセルへのアクセスかを判定し、そのメモリセルに対応するパラメータを用いて、パルスジェネレータ9からのパルスの高さ幅を制御する。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路はメモリセルアレイ1の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。<メモリセルアレイの構造>図2は、メモリセルアレイ1の一部の斜視図であり、図3は、図2におけるI-I ́線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本のワード線WL0~WL2が平行に配設され、これと交差して複数本のビット線BL0~BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。メモリセルMCは、図3に示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極EL1、EL2が配置される。また、図3に示すように、別途、バリアメタル層EL3を挿入したり、バッファ層、接着層等を挿入することも可能である。可変抵抗素子VRは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するものReRAMを用いることができる。図4は、メモリセルアレイの一部を示す断面図である。図中のX、Y、Zは、それぞれワード線WL第1配線の延伸方向第1方向、ビット線BL第2配線の延伸方向第2方向、不揮発性半導体記憶装置の積層方向を示している。つまり、図4中Aは、メモリセルアレイ1のY-Z断面、図4中Bは、メモリセルアレイ1のX-Z断面を示している。本実施形態に係るメモリセルアレイ1は、周辺回路等のCMOSトランジスタが形成されたシリコン基板図示せず上に形成されて層間絶縁膜101を有する。この層間絶縁膜101にはX方向に延びる複数の溝102が形成されており、これらには、それぞれ溝102を埋めるようにX方向に延びる複数のワード線WLが形成されている。これら複数のワード線WL上には、Y方向に延びる複数のビット線BLが形成されている。そして、複数のワード線WL及び複数のビット線BLの各交差部にはメモリセルMCが形成されている。各メモリセルMCは、ワード線WLからビット線BLに掛けて、バリアメタルEL3、非オーミック素子NO、下部電極EL2、可変抵抗素子VR及び上部電極EL1が順次積層されて形成されている。このうち、バリアメタルEL3から可変抵抗素子VRは柱状に形成されている。また、上部電極EL1はY方向に並ぶ複数のメモリセルMCに連続的に形成されている。X方向或いはY方向に隣接する複数のメモリセルMC間には、それぞれ層間絶縁膜110が形成されている。また、ビット線BL間には、それぞれ層間絶縁膜114が形成されている。メモリセルアレイ1を図4に示す構造にすることで、以下で説明する加工マージンの大きな本実施形態に係る製造方法を利用することができる。<メモリセルアレイの製造方法>次に、図4に示すメモリセルアレイ1の製造方法について図5~図8に示すメモリセルアレイ1の断面図を参照しながら説明する。なお、ここでは、非オーミック素子NOをダイオードとした場合について説明する。始めに、図示しないシリコン基板上に周辺回路等のトランジスタを形成した後、層間絶縁膜101を堆積させる。続けて、層間絶縁膜101にX方向に延びるラインアンドスペースパターン以下、L/Sパターンと呼ぶで複数の溝102を形成する。その後、この溝102に対してワード線WLとなるW、WN等の金属配線材103第1配線となる膜を埋める。続けて、層間絶縁膜103及び金属配線材103上にバリアメタルEL3となるTiN等のバリアメタル材104 ́、ダイオード非オーミック素子NOとなるNPolySi/N-PolySi/PPoly-Siの順に積層させたダイオード材105 ́第1非オーミック素子となる膜、下部電極EL2となるTi、TiN等の金属電極材106 ́を堆積させる。なお、ダイオード材105 ́は、PPolySi/N-PolySi/NPolySiの順に積層させても良い。その後、金属電極材106 ́上に、可変抵抗素子VRとなる金属素子材107 ́ ́第1可変抵抗素子となる膜を堆積させる。この金属素子材107 ́ ́は、酸化することで抵抗変化材に変化する性質を有するものであり、例えば、Hf、Ni、Mn、Ti等を用いることができる。ここまでの製造工程によって、メモリセルアレイ1の断面は、図5のようになる。続いて、バリアメタル材104 ́、ダイオード材105 ́、金属電極材106 ́及び金属素子材107 ́ ́を加工するのに必要なマスク材108を堆積させる。その後、このマスク材108をフォトリソグラフィ法によって所望のパターンでパターニングする。続けて、異方性エッチングによって、金属素子材107 ́ ́、金属電極材106 ́、ダイオード材105 ́及びバリアメタル材104 ́に対してX方向に平行に延びる複数の溝109a及びY方向に平行に延びる複数の溝109bを形成する。これによって、柱状のメモリセルMCを構成する金属素子材107 ́、金属電極材106、ダイオード材105及びバリアメタル材104か形成される。ここまでの製造工程によって、メモリセルアレイ1の断面は、図6のようになる。なお溝109bは、図6に示されていない。続いて、先の異方性エッチングによって形成された溝109a及び109bに対して、HDP-USG、PSZ等の層間絶縁膜110を埋める。続けて、金属素子材107 ́をストッパとして利用し、マスク材108及び層間絶縁膜110を金属素子材107 ́の上面が現れるまで平坦化する。ここまでの製造工程によってメモリセルアレイ1の断面は、図7のようになる。続いて、図8に示すように、Hf、Ni、Mn、Ti等の金属素子料107 ́を熱酸化やラジカル酸化によって酸化させ、HfO2、NiO2、MnO、TiO2等の抵抗変化材107を形成する。なお、図9及び図10は、図8中点線円で囲まれた部分を拡大した図であるが、金属素子材107 ́は、図9に示すように、全部を酸化させても良いし、図10に示すように、一部だけを酸化させても良い。このように、金属素子材107 ́を酸化させる部分を調整することで、抵抗変化材107の形成膜厚を制御することができ、これによって、メモリセルMC毎の可変抵抗素子VR抵抗変化材107の膜厚のばらつきを低減させることができる。なお、金属素子材107 ́は、酸化させることで体積が膨張するため、抵抗変化材107の上面は、図9及び図10に示すように、層間絶縁膜110の上面よりも若干盛り上がることがある点に留意されたい。このように層間絶縁膜110の上面が盛り上がることで電界分布が変わりため、抵抗変化材107内部でフィラメントが形成されやすくなりスイッチングしやすくなると考えられる。続いて、上部電極EL1となるTi、TiN等の金属電極材111 ́第1上部電極となる膜及びビット線BLとなるW、WN等の金属配線材112 ́第2配線となる膜を堆積させる。その後、異方性エッチングによって、金属配線材112 ́及び金属電極材111 ́に対してY方向に平行に延びる複数の溝113を形成する。これによって、上部電極EL1となる金属電極材111、ビット線BLとなる金属配線材112が形成される。最後に、溝113に層間絶縁膜114を埋めると、1つのメモリセルレイヤからなる図4に示すメモリセルアレイ1が完成する。なお、金属配線材112上に更に層間絶縁膜を堆積させつつ、図5~図10を用いて説明した製造工程と同様の製造工程を繰り返すことで、複数のメモリセルレイヤを積層させた大容量のメモリセルアレイ1を製造することもできる。ここで、以上説明した本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ1の製造方法の効果を考える前提として、比較例となるメモリセルアレイの製造方法について説明しておく。比較例に係るメモリセルアレイの製造方法では、柱状のメモリセルを図25及び図26に示す製造工程によって加工する。つまり、比較例の場合、始めに、図25に示すように、ワード線WLである金属配線材A03が形成された層間絶縁膜A01上に、バリアメタルEL3となるバリアメタル材A04 ́、非オーミック素子NOとなる非オーミック素子材A05 ́、下部電極EL2となる金属電極材A06 ́、可変抵抗素子VRとなる抵抗変化材A07 ́及び上部電極EL3となる金属電極材A11 ́を堆積させる。そして、金属電極材A11 ́上に、これら材料を加工するためのマスク材A08 ́を堆積させる。続いて、図26に示すように、フォトリソグラフィ法によってマスク材A08 ́をパターニングしL/Sパターンのマスク材A08を形成する。その後、バリアメタル材A04 ́、非オーミック素子材A05 ́、金属電極材A06 ́、抵抗変化材A07 ́及び金属電極材A11 ́からなる被加工体を、マスク材A08を用いた異方性エッチングによって加工する。これによって、バリアメタル材A04、非オーミック材A05、金属電極材A06、抵抗変化材A07及び上部電極材A11からなる柱状のメモリセルMCを形成することができる。しかし、この比較例の場合、図26に示すように、異方性エッチングでメモリセルMCを構成する全ての材料を一度に加工することになるため、この異方性エッチングに耐え得る十分に厚いマスク材A08を用意する必要がある。この場合、異方性エッチング時のアスペクト比が大きくなるため加工の難易度が増大してしまう。そこで、次に、上部電極EL1となる金属電極材A11 ́を異方性エッチングの後に堆積させることを考える。この場合、上部電極材A11 ́だけ被加工体の構造を簡素化することができる。しかし、この製造方法では、被加工体の最上層が、マスク材A08と同種の材料からなる抵抗変化材A07酸化金属になってしまう。この場合、後に行われる抵抗変化材A07上面の平坦化の工程において、抵抗変化材A07はストッパとして機能せず、マスク材A08と共に削られてしまう点が問題となる。その点、本実施形態の場合、比較例と比べてメモリセル加工時の被加工体の構造を簡略化できるため、マスク材108を薄くすることができる。その結果、異方性エッチング時のアスペクト比が小さくなるため、被加工体の倒れマージンを向上させることができるばかりでなく、その後に実行されるメモリセル間への層間絶縁膜の埋め込みのマージンも向上させることができる。また、金属素子材107 ́上面の平坦化の工程において、金属素子材107 ́がストッパとして機能するため、金属素子材107 ́が余計に削られることもない。つまり、本実施形態によれば、比較例と比べて、メモリセルアレイの加工マージンを向上させた不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することができる。[第2の実施形態]第1の実施形態では、1つのメモリセルレイヤ毎にビット線BL及びワード線WLを有する不揮発性半導体記憶装置について説明したが、第2の実施形態では、隣接する2つのメモリセルレイヤでビット線BL或いはワード線WLを共有する不揮発性半導体記憶装置について説明する。<メモリセルアレイの構造>図11は、第2の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ1の一部を示す断面図である。図11中Aは、メモリセルアレイ1のY-Z断面、図11中Bは、メモリセルアレイ1のX-Z断面を示している。本実施形態に係るメモリセルアレイ1は、周辺回路等のCMOSトランジスタが形成されたシリコン基板図示せず上に形成された層間絶縁膜201を有する。層間絶縁膜201上には、X方向第1方向に延びる複数のワード線WL第1配線が形成されている。これら複数のワード線WL上には、Y方向に延びる複数のビット線BL第2配線が形成されている。そして、複数のワード線WL及び複数のビット線BLの各交差部にはメモリセルMCが形成されている。各メモリセルMCは、ワード線WLからビット線BLに掛けて、バリアメタルEL3、非オーミック素子NO第1非オーミック素子、下部電極EL2、可変抵抗素子VR第1可変抵抗素子及び上部電極EL1第1上部電極が順次積層されて形成されている。このうち、バリアメタルEL3から可変抵抗素子VRは柱状に形成されている。また、上部電極EL1はY方向第2方向に並ぶ複数のメモリセルMCに連続的に形成されている。また、複数のビット線BL上には、X方向に延びる複数の上層のワード線WL ́第3配線が形成されている。そして、複数のワード線WL ́及び複数のビット線BLの各交差部には上層のメモリセルMC ́が形成されている。各メモリセルMC ́は、ビット線BLからワード線WL ́に掛けて、バリアメタルEL3 ́、非オーミック素子NO ́第2非オーミック素子、下部電極EL2 ́、可変抵抗素子VR ́第2可変抵抗素子及び上部電極EL1 ́第2上部電極が順次積層されて形成されている。このうち、バリアメタルEL3 ́から可変抵抗素子VR ́は柱状に形成されている。また、上部電極EL1 ́はY方向に並ぶ複数のメモリセルMC ́に連続的に形成されている。Y方向に隣接する複数のメモリセルMC間には、それぞれ層間絶縁膜210が形成されている。同様に、Y方向に隣接する複数のメモリセルMC ́間には、それぞれ層間絶縁膜221が形成されている。同様に、X方向に隣接する複数のメモリセルMC間、X方向に隣接する複数のビット線BL間、並びに、X方向に隣接する複数のメモリセルMC ́間には、それぞれ層間絶縁膜217が形成されている。<メモリセルアレイの製造方法>次に、図11に示すメモリセルアレイ1の製造方法について図12~図17に示すメモリセルアレイ1の断面図を参照しながら説明する。なお、ここでは、非オーミック素子NO及びNO ́をダイオードとした場合について説明する。始めに、図示しないシリコン基板上に周辺回路等のCMOSトランジスタを形成した後、層間絶縁膜201、ワード線WLとなるW、WN等の金属配線材203 ́第1配線となる膜、バリアメタルEL3となるTiN等のバリアメタル材204 ́ ́、ダイオード非オーミック素子NOとなるNPloySi/N-PolySi/PPolySiの順に積層させたダイオード材205 ́第1非オーミック素子となる膜、下部電極EL2となる金属電極材206 ́ ́を順次堆積させる。なお、ダイオード材205 ́は、PPolySi/N-PolySi/NPolySiの順に積層させても良い。その後、金属電極材206 ́ ́上に、可変抵抗素子VRとなる金属素子材2073第1可変抵抗素子となる膜を堆積させる。この金属素子材2073は、酸化することで抵抗変化材に変化する性質を有するものであり、例えば、Hf、Ni、Mn、Ti等を用いることができる。ここまでの製造工程によって、メモリセルアレイ1の断面は、図12のようになる。続いて、金属配線材203 ́、バリアメタル材204 ́ ́、ダイオード材205 ́ ́、金属電極材206 ́ ́及び金属素子材2073を加工するのに必要なマスク材208を堆積させる。その後、このマスク材208をフォトリソグラフィ法によってY方向に並ぶL/Sパターンでパターニングする。続けて、異方性エッチングによって、金属素子材2073、金属電極材206 ́ ́、ダイオード材205 ́ ́、バリアメタル材204 ́ ́及び金属配線材203 ́に対して、X方向に延びる複数の溝209aを形成し、Y方向で複数に分割された金属素子材207 ́ ́、金属電極材206 ́、ダイオード材205 ́、バリアメタル材204 ́及び金属配線材203を形成する。これらのうち、Y方向で複数に分割された金属配線材203は、ワード線WLとなる。ここまでの製造工程によって、メモリセルアレイ1の断面は、図13のようになる。続いて、先の異方性エッチングによって形成された溝209aに対して、HDP-USG、PSZ等の層間絶縁膜210 ́を埋める。続けて、金属素子材207 ́ ́をストッパとして利用し、マスク材208及び層間絶縁膜210 ́を金属素子材207 ́ ́の上面が現れるまで平坦化する。ここまでの製造工程によってメモリセルアレイ1の断面は、図14のようになる。続いて、図8に示すように、Hf、Ni、Mn、Ti等の金属素子料207 ́ ́を熱酸化やラジカル酸化によって酸化させ、HfO2、NiO2、MnO、TiO2等の抵抗変化材207 ́を形成する。なお、第1の実施形態と同様、金属素子材207 ́ ́は、全部を酸化させても良いし、一部だけを酸化させても良い。続いて、抵抗変化材207 ́及び層間絶縁膜210 ́上に上部電極EL1となるTi、TiN等の金属電極材211 ́第1上部電極となる膜及びビット線BLとなるW、WN等の金属配線材212 ́第2配線となる膜を堆積させる。また、更に、金属配線材212 ́上にバリアメタルEL3 ́となるバリアメタル材213 ́ ́、ダイオードとなるPPloySi/N-PolySi/NPolySiの順に積層させたダイオード材214 ́ ́第2非オーミック素子となる膜、下部電極EL2 ́となる金属電極材206 ́ ́及び可変抵抗素子VRとなる金属素子材2163第2可変抵抗素子となる膜を堆積させる。続けて、金属電極材204 ́、ダイオード材205 ́、、金属素子材2163を加工するのに必要なマスク材217を堆積させる。その後、このマスク材217をフォトリソグラフィ法によってX方向に並ぶL/Sパターンでパターニングする。続けて、異方性エッチングによって、金属素子材2163、金属電極材215 ́ ́、、金属電極材204 ́に対して、X方向に延びる複数の溝209bを形成し、X方向で複数に分割された金属素子材216 ́ ́、金属電極材215 ́、、金属電極材204を形成する。これによって、下層のメモリセルMC及びビット線BLが形成される。ここまでの製造工程によって、メモリセルアレイ1のY-Z断面、X-Z断面は、それぞれ図16中A、Bのようになる。続いて、先の異方性エッチングによって形成された溝209bに対して、層間絶縁膜217を埋める。続けて、金属素子材216 ́ ́をストッパとして利用し、マスク材217及び金属素子材216 ́ ́の上面が現れるまで平坦化する。続けて、上面に現れた金属素子材216 ́ ́の一部又は全部を酸化させ、抵抗変化材216 ́を形成する。ここまでの製造工程によってメモリセルアレイ1のY-Z断面、X-Z断面は、それぞれ図17中A、Bのようになる。続いて、抵抗変化材216 ́上に上部電極EL1 ́となる金属電極材218 ́第2上部電極となる膜及びワード線WL ́となる金属配線材219 ́第3配線となる膜を堆積させる。続けて、金属配線材219 ́、金属電極材218 ́、、バリアメタル材213 ́に対してX方向に延びる複数の溝220を形成し、これら複数の溝220に対して層間絶縁膜221を埋めると図11に示すメモリセルアレイ11が完成する。なお、図17に示す製造工程の後、更に、図12~図17に示す製造工程を繰り返すことで、所望のメモリセルレイヤ数を持つメモリセルアレイ1を製造することができる。以上、本実施形態によれば、上層のメモリセルから下層のメモリセルまでを1度の異方性エッチングによって加工するため、第1の実施形態と比べて、リソグラフィの回数を減らせる等、製造工程を簡略化することができる。また、この場合でも、可変抵抗素子となる金属素子材を異方性エッチング時のストッパとして用いるため、第1の実施形態と同様の効果を得ることができる。[第3の実施形態]第1及び第2の実施形態では、1つの抵抗変化材からなる可変抵抗素子を用いた不揮発性半導体記憶装置について説明したが、第3の実施形態では、複数の抵抗変化材を積層させた可変抵抗素子を用いた不揮発性半導体記憶装置について説明する。<メモリセルアレイの構造>図18は、第3の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ1の一部を示す断面図である。図18中Aは、メモリセルアレイ1のY-Z断面、図18中Bは、メモリセルアレイ1のX-Z断面を示している。本実施形態に係るメモリセルアレイ1は、周辺回路等のCMOSトランジスタが形成されたシリコン基板図示せず上に形成された層間絶縁膜301を有する。層間絶縁膜301上には、X方向第1方向に延びる複数のワード線WL第1配線が形成されている。これら複数のワード線WL上には、Y方向第2方向に延びる複数のビット線BL第2配線が形成されている。そして、複数のワード線WL及び複数のビット線BLの各交差部にはメモリセルMCが形成されている。各メモリセルMCは、ワード線WLからビット線BLに掛けて、バリアメタルEL3、非オーミック素子NO、下部電極EL2、抵抗変化材VR1及び抵抗変化材VR2を積層させた可変抵抗素子VR、並びに、上部電極EL1が順次積層されて形成されている。このうち、バリアメタルEL3から可変抵抗素子VRの抵抗変化材VR1からなる積層体は、柱状に形成されている。また、可変抵抗素子VRの抵抗変化材VR2及び上部電極EL1は、それぞれY方向に並ぶ複数のメモリセルMCに連続的に形成されている。Y方向に隣接する複数のメモリセルMC間には、それぞれ層間絶縁膜310が形成されている。また、X方向に隣接する複数のメモリセルMC間には、それぞれ層間絶縁膜317が形成されている。<メモリセルアレイの製造方法>次に、図18に示すメモリセルアレイ1の製造方法について図19~図24に示すメモリセルアレイ1の断面図を参照しながら説明する。なお、ここでは、非オーミック素子NOをダイオードとした場合について説明する。始めに、図示しないシリコン基板上に周辺回路等のCMOSトランジスタを形成した後、層間絶縁膜301、ワード線WLとなるW、WN等の金属配線材303 ́第1配線となる膜、バリアメタルEL3となるTiN等のバリアメタル材304 ́ ́、ダイオード非オーミック素子NOとなるPPolySi/N-PolySi/NPolySiの順に積層させたダイオード材305 ́ ́第1非オーミック素子となる膜、下部電極EL2となるTi、TiN、NPolySi等の金属電極材306 ́ ́を順次堆積させる。その後、金属電極材306 ́ ́上に、可変抵抗素子VRの抵抗変化材VR1となる金属素子材307a3第1可変抵抗素子となる膜を堆積させる。この金属素子材307a3は、酸化することで抵抗変化材に変化する性質を有するものであり、例えば、Hf等を用いることができる。ここまでの製造工程によって、メモリセルアレイ1の断面は、図19のようになる。続いて、金属配線材303 ́、バリアメタル材304 ́ ́、ダイオード材305 ́ ́、金属電極材306 ́ ́及び金属素子材307a3を加工するのに必要なマスク材308を堆積させる。その後、このマスク材308をフォトリソグラフィ法によってY方向に並ぶL/Sパターンでパターニングする。続けて、異方性エッチングによって、金属素子材307a3、金属電極材306 ́ ́、、金属配線材303 ́に対して、X方向に延びる複数の溝309aを形成し、Y方向で複数に分割された金属素子材307 ́ ́、金属電極材306 ́、、金属配線材303を形成する。これらのうち、Y方向で複数に分割された金属配線材303は、ワード線WLとなる。ここまでの製造工程によって、メモリセルアレイ1の断面は、図20のようになる。続いて、先の異方性エッチングによって形成された溝309aに対して、HDP-USG、PSZ等の層間絶縁膜310 ́を埋める。続けて、金属素子材307a ́ ́をストッパとして利用し、マスク材308及び層間絶縁膜310 ́を金属素子材307a ́ ́の上面が現れるまで平坦化する。ここまでの製造工程によってメモリセルアレイ1の断面は、図21のようになる。続いて、図22に示すように、Hf等の金属素子料307a ́ ́を熱酸化やラジカル酸化によって酸化させ、HfO2等の抵抗変化材307a ́を形成する。なお、第1及び第2の実施形態と同様、金属素子材307a ́は、全部を酸化させても良いし、一部だけを酸化させても良い。続いて、抵抗変化材307a ́及び層間絶縁膜310 ́上に抵抗変化材VR2となるTiO2等の抵抗変化材307b ́、上部電極EL1となるTiN等の金属電極材311 ́第1上部電極となる膜及びビット線BLとなるW、WN等の金属配線材312 ́第2配線となる膜を堆積させる。ここまでの製造工程によって、メモリセルアレイ1の断面は、図23のようになる。続いて、金属電極材304 ́、ダイオード材305 ́、、金属配線材312 ́を加工するのに必要なマスク材308を堆積させる。その後、このマスク材308をフォトリソグラフィ法によってX方向に並ぶL/Sパターンでパターニングする。続けて、異方性エッチングによって、金属配線材312 ́、金属電極材311 ́、、金属電極材304 ́に対して、X方向に延びる複数の溝309bを形成し、X方向で複数に分離された金属配線材312、金属電極材311、、金属電極材304を形成する。これによって、メモリセルMC及びビット線BLが形成される。ここまでの製造工程によって、メモリセルアレイ1のY-Z断面、X-Z断面は、それぞれ図24中A、Bのようになる。続いて、先の異方性エッチングによって形成された溝309bに対して、層間絶縁膜317を埋める。続けて、金属配線材312の上面が現れるまで平坦化すると図18に示すメモリセルアレイ1が完成する。なお、上記製造工程の後、更に、図19~図23に示す製造工程を繰り返すことで、所望のメモリセルレイヤ数を持つメモリセルアレイ1を製造することができる。以上、本実施形態によれば、可変抵抗素子を構成する下層側の抵抗変化材となる金属素子材を異方性エッチング時のストッパとしても用いることで、複数の抵抗変化材を積層させた可変抵抗素子を用いた不揮発性半導体記憶装置を製造する場合であっても、第1の実施形態と同様の効果を得ることができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。