モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、前記モードレジスタセット信号がイネーブルされて予め設定された周期が経過するとイネーブル信号を生成する遅延部と、前記イネーブル信号がイネーブルされると外部から入力される同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、前記分周開始信号に応答して外部クロックと同一の周波数の選択クロックを出力するか、または、前記外部クロックより周波数が低いクロックを前記選択クロックとして出力する分周選択部とを備えることを特徴とする、半導体装置の内部クロック周波数制御回路。前記モードレジスタセットは、前記モードレジスタセット制御信号に応答して、半導体装置が前記外部クロックの半周期の大きさに対応するパルス幅を有する外部命令及び外部アドレスを受信するか、または、前記外部クロックの一周期の大きさに対応するパルス幅を有する前記外部命令及び外部アドレスを受信するかを判別することを特徴とする、請求項1に記載の半導体装置の内部クロック周波数制御回路。前記遅延部は、前記外部クロックと同一の周波数のデータ処理用クロックの予め設定された周期が経過すると前記モードレジスタセット信号を前記イネーブル信号として出力することを特徴とする、請求項1に記載の半導体装置の内部クロック周波数制御回路。前記遅延部は、複数個のフリップフロップが直列に接続されて、各フリップフロップは前記データ処理用クロックを受信して、前記直列に接続されたフリップフロップのうち、最初のフリップフロップが前記モードレジスタセット信号を受信して、最後のフリップフロップが前記イネーブル信号を出力することを特徴とする、請求項3に記載の半導体装置の内部クロック周波数制御回路。前記分周命令デコーダは、前記イネーブル信号がイネーブルされるとアクティブにされて前記同期命令をデコーディングして、デコーディングした結果がクロックを分周させる命令であると前記分周開始信号をイネーブルさせることを特徴とする、請求項1に記載の半導体装置の内部クロック周波数制御回路。前記外部クロックをバッファリングして内部クロックとして出力するクロックバッファと、前記内部クロックを受信して前記データ処理用クロックを生成するクロック制御部とを備えることを特徴とする、請求項1に記載の半導体装置の内部クロック周波数制御回路。前記分周選択部は、前記内部クロックを分周させて分周クロックを生成するクロック分周部と、前記分周開始信号に応答して前記内部クロックまたは前記分周クロックを前記選択クロックとして出力するクロック選択部とを備えることを特徴とする、請求項6に記載の半導体装置の内部クロック周波数制御回路。モードレジスタセット制御信号及び同期命令に応答して外部クロックと同一の周波数または異なる周波数のクロックを選択クロックとして出力する内部クロック周波数制御回路と、前記外部クロックと同一の周波数のクロックに応答して外部から入力される外部データを内部データとして出力するデータ処理部と、前記選択クロックに応答して外部から入力される外部命令及び外部アドレスを内部命令及び内部アドレスとして出力する命令アドレス処理部とを備えることを特徴とする、半導体装置。前記内部クロック周波数制御回路は、前記外部クロックをバッファリングして内部クロックを生成するクロックバッファと、前記内部クロックを受信して前記データ処理部に入力されるデータ処理用クロックを生成する第1クロック制御部と、前記選択クロックを受信して前記命令アドレス処理部に入力される命令アドレス処理用クロックを生成する第2クロック制御部とをさらに備えることを特徴とする、請求項8に記載の半導体装置。前記データ処理部は、前記データ処理用クロックに応答して前記外部データを前記内部データとして出力することを特徴とする、請求項9に記載の半導体装置。前記命令アドレス処理部は、前記命令アドレス処理用クロックに応答して前記外部命令を前記内部命令として出力し、前記外部アドレスを前記内部アドレスとして出力することを特徴とする、請求項9に記載の半導体装置。前記内部クロック周波数制御回路は、前記モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、前記モードレジスタセット信号がイネーブルされて予め設定された周期が経過するとイネーブル信号をイネーブルさせる遅延部と、前記イネーブル信号がイネーブルされると前記同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、前記分周開始信号に応答して前記内部クロックを分周させて前記選択クロックとして出力するか、または、前記内部クロックを前記選択クロックとして出力する分周選択部とを備えることを特徴とする、請求項9に記載の半導体装置。前記モードレジスタセットは、前記モードレジスタセット制御信号に応答して、半導体装置が前記外部クロックの半周期に該当する大きさのパルス幅を有する前記外部命令及び外部アドレスを受信するか、または、予め設定された周期に該当する大きさのパルス幅を有する前記外部命令及び外部アドレスを受信するかを判別して前記モードレジスタセット信号をイネーブルさせることを特徴とする、請求項12に記載の半導体装置。前記遅延部は、前記外部クロックと同一の周波数のデータ処理用クロックの予め設定された周期が経過すれば前記モードレジスタセット信号を前記イネーブル信号として出力することを特徴とする、請求項12に記載の半導体装置。前記遅延部は、複数個のフリップフロップが直列に接続されて、各フリップフロップは、前記データ処理用クロックを受信して、前記直列に接続されたフリップフロップのうち、最初のフリップフロップが前記モードレジスタセット信号を受信して、最後のフリップフロップが前記イネーブル信号を出力することを特徴とする、請求項14に記載の半導体装置。前記分周命令デコーダは、前記イネーブル信号がイネーブルされるとアクティブにされて前記同期命令をデコーディングして、デコーディングした結果が前記内部クロックを分周させる命令であると前記分周開始信号をイネーブルさせることを特徴とする、請求項12に記載の半導体装置。前記分周選択部は、前記内部クロックを分周させて分周クロックを生成するクロック分周部と、前記分周開始信号に応答して前記内部クロックまたは前記分周クロックを前記選択クロックとして出力するクロック選択部とを備えることを特徴とする、請求項12に記載の半導体装置。本発明の目的は、半導体装置の外部から入力されるコマンド命令及びアドレスのセットアップ/ホールドマージンを増加させることができる内部クロック周波数制御回路及びこれを利用する半導体装置を提供することにある。本発明の実施形態による内部クロック周波数制御回路は、モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、前記モードレジスタセット信号がイネーブルされて予め設定された周期が経過すればイネーブル信号を生成する遅延部と、前記イネーブル信号がイネーブルされると外部から入力される同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、前記分周開始信号に応答して前記外部クロックと同一の周波数の選択クロックを出力するか、または、前記外部クロックより周波数が低いクロックを前記選択クロックとして出力する分周選択部を含む。本発明の実施形態による内部クロック周波数制御回路を利用する半導体装置は、モードレジスタセット制御信号及び同期命令に応答して、外部クロックと同一の周波数または異なる周波数のクロックを選択クロックとして出力する内部クロック周波数制御回路と、前記外部クロックと同一の周波数のクロックに応答して外部から入力される外部データを内部データとして出力するデータ処理部と、前記選択クロックに応答して外部から入力される外部命令及び外部アドレスを内部命令及び内部アドレスとして出力する命令アドレス処理部を含む。本発明による内部クロック周波数制御回路及びこれを用いる半導体装置は、外部から入力されるコマンド及びアドレスを外部クロックの周波数より低い周波数のクロックに応答して受信することでき、外部から入力される信号のセットアップ/ホールドマージンを増加させることができる。本発明の一実施形態に係る半導体装置は、図1に示すように、クロックバッファ10、第1クロック制御部20、第2クロック制御部30、命令アドレス処理部40、データ処理部50及び内部クロック周波数制御回路100を含む。前記クロックバッファ10は、外部クロックCLK_extをバッファリングして内部クロックCLK_intを生成する。前記第1クロック制御部20は、前記内部クロックCLK_intを受信してデータ処理用クロックCLK_dataを生成する。例えば、前記第1クロック制御部20は、半導体装置の動作により前記内部クロックCLK_intを前記データ処理用クロックCLK_dataとして出力するか、または、前記データ処理用クロックCLK_dataを特定のレベルで固定させる。さらに詳細に説明すれば、前記第1クロック制御部20は、半導体装置が外部からデータを受信する動作を遂行する場合、前記内部クロックCLK_intを前記データ処理用クロックCLK_dataとして出力し、半導体装置が外部からデータを受信する動作を遂行しない場合、前記データ処理用クロックCLK_dataを特定のレベルで固定させる。前記第2クロック制御部30は、選択クロックCLK_selを受信して命令アドレス処理用クロックCLK_comaddを生成する。例えば、前記第2クロック制御部30は、半導体装置の動作により前記選択クロックCLK_selを前記命令アドレス処理用クロックCLK_comaddとして出力するか、または、前記命令アドレス処理用クロックCLK_comaddを特定のレベルで固定させる。さらに詳細に説明すれば、前記第2クロック制御部30は、半導体装置が外部から命令またはアドレスを受信する動作を遂行する場合、前記選択クロックCLK_selを前記命令アドレス処理用クロックCLK_comaddとして出力し、半導体装置が外部から命令またはアドレスを受信する動作を遂行しない場合、前記命令アドレス処理用クロックCLK_comaddを特定のレベルで固定させる。前記命令アドレス処理部40は、前記命令アドレス処理用クロックCLK_comaddに応答して外部から入力される外部命令command及び外部アドレスaddressを内部命令command_int及び内部アドレスaddress_intとして出力する。前記データ処理部50は、前記データ処理用クロックCLK_dataに応答して外部から入力される外部データDATAを内部データDATA_intとして出力する。前記内部クロック周波数制御回路100は、モードレジスタセット制御信号MRS_ctrl及び同期命令SYNCに応答して、前記外部クロックCLK_extと同一の周波数のクロックまたは異なる周波数のクロックを前記選択クロックCLK_selとして出力する。前記内部クロック周波数制御回路100は、モードレジスタセット制御信号MRS_ctrl及び同期命令SYNCに応答して、外部クロックCLK_extと同一の周波数のクロックまたは異なる周波数のクロックを選択クロックCLK_selとして出力する。前記内部クロック周波数制御回路100は、モードレジスタセット110、遅延部120、分周命令デコーダ130及び分周クロック選択部140を含む。前記モードレジスタセット110は、前記モードレジスタセット制御信号MRS_ctrlを受信して、モードレジスタセット信号MRS_signalを出力する。例えば、前記モードレジスタセット110は、前記モードレジスタセット制御信号MRS_ctrlに応答して、半導体装置が前記外部クロックCLK_extの半周期または予め設定された周期例えば、1周期の大きさに対応するパルス幅を有する前記外部命令command及び前記外部アドレスaddressを受信するかを判別して、前記モードレジスタセット信号MRS_signalをイネーブルさせる。前記遅延部120は、前記モードレジスタセット信号MRS_signalがイネーブルされて前記データ処理用クロックCLK_dataの予め設定された周期例えば、4周期が経過するとイネーブル信号en_signalをイネーブルさせる。例えば、前記遅延部120は、前記データ処理用クロックCLK_dataの予め設定された周期が経過すると前記モードレジスタセット信号MRS_signalを前記イネーブル信号en_signalとして出力する。前記遅延部120は、図2に示すように、直列に接続された第1ないし第4フリップフロップFF11、FF12、FF13、FF14を含む。前記第1ないし第4フリップフロップFF11、FF12、FF13、FF14の各々は、前記データ処理用クロックCLK_dataを受信する。前記第1ないし第4フリップフロップFF11、FF12、FF13、FF14のうち、最初のフリップフロップ、すなわち、前記第1フリップフロップFF11は、前記モードレジスタセット信号MRS_signalを受信する。また、前記第1ないし第4フリップフロップFF11、FF12、FF13、FF14のうち、最後のフリップフロップ、すなわち、前記第4フリップフロップFF14は、前記イネーブル信号en_signalを出力する。直列に接続された4個のフリップフロップFF11、FF12、FF13、FF14が、前記データ処理用クロックCLK_dataに応答して、前記モードレジスタセット信号MRS_signalをシフトさせるので、前記データ処理用クロックCLK_dataの4周期が経過すると、前記モードレジスタセット信号MRS_signalが前記イネーブル信号en_signalとして出力される。前記分周命令デコーダ130は、前記イネーブル信号en_signalがイネーブルされると前記同期命令SYNCをデコーディングして分周開始信号DIV_startを生成する。例えば、前記分周命令デコーダ130は、前記イネーブル信号en_signalがイネーブルされるとアクティブにされて、前記同期命令SYNCをデコーディングして、デコーディングした結果が前記内部クロックCLK_intを分周させる命令であると前記分周開始信号DIV_startをイネーブルさせる。前記同期命令SYNCは、半導体装置の外部のコントローラから出力されるチップ選択信号CS、カラムアドレスストローブ信号CAS、columnaddressstrobe、ローアドレスストローブ信号RAS、rowaddressstrobe及びライトイネーブル信号WE、writeenableを含み、例えば、チップ選択信号CSがローレベル、カラムアドレスストローブ信号CASがハイレバル、ローアドレスストローブ信号RASがハイレバル、ライトイネーブル信号WEがハイレバルの場合、半導体装置は同期命令SYNCで認識する。前記分周選択部140は、前記分周開始信号DIV_startに応答して前記内部クロックCLK_intを分周させて前記選択クロックCLK_selとして出力するか、または、前記内部クロックCLK_intを前記選択クロックCLK_selとして出力する。前記分周選択部140は、図3に示すように、クロック分周部141及びクロック選択部142を含む。前記クロック分周部141は、前記内部クロックCLK_intを分周させて例えば、2分周分周クロックCLK_divを生成する。前記クロック分周部141は、第5フリップフロップFF21及びインバータIV21を含む。前記第5フリップフロップFF21は、前記内部クロックCLK_intに応答して入力端に入力された信号を出力端に出力する。前記インバータIV21は、前記第5フリップフロップFF21の出力端、すなわち、出力信号を受信し、反転させて前記第5フリップフロップFF21の入力端、すなわち、入力信号として出力する。この時、前記第5フリップフロップFF21の出力信号が前記分周クロックCLK_divである。前記クロック選択部142は、前記分周開始信号Div_startに応答して、前記内部クロックCLK_intまたは前記分周クロックCLK_divを前記選択クロックCLK_selとして出力する。例えば、前記クロック選択部142は、前記分周開始信号Div_startがイネーブルされると前記分周クロックCLK_divを前記選択クロックCLK_selとして出力して、前記分周開始信号Div_startがディスエーブルされると、前記内部クロックCLK_intを前記選択クロックCLK_selとして出力する。このように構成された本発明の実施形態による半導体装置の動作を図1ないし図3を参照して説明すると次の通りである。モードレジスタセット110は、半導体装置の動作に関する情報を保存する回路として、一般的に使われている。このような前記モードレジスタセット110に外部クロックCLK_extの半周期に該当する大きさのパルス幅を有する外部命令command及び外部アドレスaddressを受信するか、または、前記外部クロックCLK_extの一周期に該当する大きさのパルス幅を有する前記外部命令command及び外部アドレスaddressを受信するかが情報として保存されている。このような前記モードレジスタセット110に前記モードレジスタ設定制御信号MRS_ctrlがイネーブルされて入力されると、前記モードレジスタセット110はモードレジスタセット信号MRS_signalをイネーブルさせる。遅延部120は、内部クロックCLK_intと同一の周波数を有するデータ処理用クロックCLK_dataの4周期が経過すると、イネーブルされた前記モードレジスタセット信号MRS_signalをイネーブル信号en_signalとして出力する。分周命令デコーダ130は、前記イネーブル信号en_signalがイネーブルされるとアクティブにされて同期命令SYNCをデコーディングする。この時、仮りに、前記同期命令SYNCが前記内部クロックCLK_intを分周させる命令であると、前記分周命令デコーダ130は、分周開始信号Div_startをイネーブルさせる。分周選択部140は、前記内部クロックCLK_intを分周させて分周クロックCLK_divを生成して、前記分周開始信号Div_startがイネーブルされると前記分周クロックCLK_divを選択クロックCLK_selとして出力して、前記分周開始信号Div_startがディスエーブルされると前記内部クロックCLK_intを前記選択クロックCLK_selとして出力する。前記内部クロックCLK_intは、第1クロック制御部20に入力されて前記データ処理用クロックCLK_dataとしてデータ処理部50に出力される。前記データ処理部50は、前記データ処理用クロックCLK_dataに応答して外部から入力される外部データDATAを受信して内部データDATA_intを生成する。前記選択クロックCLK_selは、第2クロック制御部30に入力されて命令アドレス処理部40に命令アドレス処理用クロックCLK_comaddとして出力される。前記命令アドレス処理部40は、前記命令アドレス処理用クロックCLK_comaddに応答して外部コマンドcommand及び外部アドレスaddressを内部コマンドcommand_int及び内部アドレスaddress_intとして出力する。本発明は、モードレジスタセット制御信号MRS_ctrl及び同期命令SYNCに応答して内部クロックCLK_intを分周させて、分周されたクロックCLK_divまたは内部クロックCLK_selのうち、一つを選択クロックCLK_selとして出力して、選択クロックCLK_selの出力のタイミングを決定する。選択クロックCLK_selは、命令アドレス処理用クロックCLK_comaddとして利用される。本発明は、外部クロックCLK_extと同一の周波数を有する命令アドレス処理用クロックCLK_comaddに応答して外部命令及び外部アドレスcommandandaddressを受信して、内部命令及び内部アドレスcommand_intandaddress_intとして出力できる。また、本発明は、外部クロックCLK_extより低い周波数のクロック外部クロックCLK_extを分周させた分周クロックCLK_divによって生成された命令アドレス処理用クロックCLK_comaddに応答して、外部命令及び外部アドレスcommandandaddressを受信して内部命令及び内部アドレスcommand_intandaddress_intとして出力できる。一方、本発明は、外部クロックCLK_extと同一の周波数を有するデータ処理用クロックCLK_dataに応答して外部データDATAを受信して、内部データDATA_intとして出力できる。したがって、本発明は、外部データを受信する場合、外部クロックと同一の周波数のクロックを利用して、外部命令及びアドレスを受信する場合外部クロックと同一の周波数または外部クロックより低い周波数のクロックを選択できる。一般的な半導体装置は、外部から入力される外部データ、外部命令及び外部アドレスを外部クロックの立ち上がりのタイミングに受信して、外部クロックの立ち下がりのタイミングに内部信号として出力する。したがって、一般的な半導体装置に入力される外部データ、外部命令及び外部アドレスの大きさは、外部クロックの半周期と同一の大きさを有する。したがって、外部クロックの周波数が増加するほど外部データ、外部命令及び外部アドレスの大きさは小さくなり、これによって一般的な半導体装置は、外部クロックの周波数が増加するほど外部データ、外部命令及び外部アドレスに対するセットアップ/ホールドマージンが減少する。本発明は、外部データを外部クロックと同一の周波数のクロックに応答して受信して、外部命令及び外部アドレスを外部クロックと同一の周波数のクロックまたは外部クロックより低い周波数のクロックに応答して受信する。したがって、本発明は、外部クロックの半周期の大きさである外部データを受信して、半導体装置を利用する使用者または設定された環境により外部クロックの半周期より大きい外部命令及び外部アドレスを受信することができる。本発明は、図4に示すように、従来技術のように、すなわち、Bの場合のように外部命令及び外部アドレスに対するセットアップ/ホールドマージンを維持させることもでき、Aの場合のように外部命令及び外部アドレスに対するセットアップ/ホールドマージンを増加させることができる。結局、本発明は、データ入力速度を従来と同一に維持しながらも、外部命令及び外部アドレスのセットアップ/ホールドマージンを増加させることができる。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。