ロジック回路と、能動素子回路と、とを具備し、前記ロジック回路は、半導体基板に形成された第1能動素子を備え、前記半導体基板の上方に位置する配線層に設けられた配線とを備え、前記能動素子回路は、前記配線層の上方に形成された第1絶縁膜の上に形成された第1半導体層を用いて形成された第2能動素子を備え、前記能動素子回路が前記ロジック回路により制御される半導体装置。請求項1に記載の半導体装置であって、前記能動素子回路が前記ロジック回路を構成する配線を介して制御される半導体装置。請求項2に記載の半導体装置であって、前記半導体装置が、更に、前記半導体基板の上方に形成された第2絶縁膜と、前記第2絶縁膜に設けられた溝に埋め込まれた複数の配線と、前記第1半導体層に接続された第1ソース電極と、前記第1半導体層に接続された第1ドレイン電極とを具備し、前記第1絶縁膜は、前記第2絶縁膜と前記複数の配線を被覆するように設けられ、前記複数の配線は、前記第1半導体層に対向する位置に設けられた第1ゲート電極を含み、前記第1半導体層と前記第1ソース電極と前記第1ドレイン電極と前記第1ゲート電極とが、前記能動素子回路を構成する前記第2能動素子として機能する半導体装置。請求項3に記載の半導体装置であって、前記第1ドレイン電極が前記第1半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第1ゲート電極に重ならない半導体装置。請求項3に記載の半導体装置であって、前記第1ソース電極が前記第1半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第1ゲート電極に重ならない半導体装置。請求項3に記載の半導体装置であって、前記第1ソース電極及び前記第1ドレイン電極のいずれもが、前記第1半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第1ゲート電極に重ならない半導体装置。請求項3乃至6のいずれかに記載の半導体装置であって、前記第1ドレイン電極、前記第1ソース電極及び前記第1ゲート電極の少なくとも一つに、前記ロジック回路の動作電圧を超える電圧が印加されている能動素子回路を含む半導体装置。請求項7に記載の半導体装置であって、前記第1ドレイン電極に前記ロジック回路の動作電圧と同等の電圧が印加され、前記第1ゲート電極に前記ロジック回路の動作電圧より高い電圧が印加されている半導体装置。請求項7に記載の半導体装置であって、前記第1ゲート電極に該ロジック回路の動作電圧と同等の電圧が印加され、前記第1ドレインに該ロジック回路の動作電圧以上の電圧が印加されている半導体装置。請求項1乃至9のいずれかに記載の半導体装置であって、前記第1半導体層は、シリコンのバンドギャップよりも広いバンドギャップを有する半導体から構成される半導体装置。請求項1乃至9に記載の半導体装置であって、前記第1半導体層は、InGaZnO、InZnO、ZnO、ZnAlO又はZnCuOのいずれかで形成されている半導体装置。請求項1乃至11のいずれかに記載の半導体装置であって、前記能動素子回路が、第1の電源電圧から第2の電源電圧を生成するDC-DCコンバータとして動作する半導体装置。請求項3乃至9のいずれかに記載の半導体装置であって、更に、前記第1絶縁膜の上に形成された第2半導体層と、前記第1半導体層に接続された第2ソース電極と、前記第1半導体層に接続された第2ドレイン電極とを具備し、前記複数の配線が、更に、前記第2半導体層に対向する位置に設けられた第2ゲート電極を含み、前記第2ゲート電極と前記第2ソース電極とは電気的に接続され、前記能動素子回路が、第1の電源電圧から第2の電源電圧を生成するDC-DCコンバータとして動作し、前記第1半導体層と前記第1ソース電極と前記第1ドレイン電極と前記第1ゲート電極とが、前記DC-DCコンバータを構成するトランジスタとして機能し、前記第2半導体層と前記第2ソース電極と前記第2ドレイン電極と前記第2ゲート電極とが、前記DC-DCコンバータを構成するダイオードとして機能する半導体装置。請求項13に記載の半導体装置であって、前記複数の配線が、更に、前記第2半導体層又は前記第1絶縁膜の上に形成された第3半導体層に対向するように設けられたキャパシタ電極を含み、前記キャパシタ電極が前記DC-DCコンバータを構成するキャパシタとして機能する半導体装置。請求項13又は14に記載の半導体装置であって、前記複数の配線が、更に、前記DC-DCコンバータを構成するインダクタとして機能する配線を含む半導体装置。請求項3乃至9、13乃至15のいずれかに記載の半導体装置であって、前記第1ゲート電極と前記第1ドレイン電極との間の耐圧が20V以上である半導体装置。請求項3乃至9、13乃至15のいずれかに記載の半導体装置であって、前記第1ゲート電極と前記第1ソース電極との間の耐圧が20V以上である半導体装置。請求項16又は17に記載の半導体装置であって、前記第1絶縁膜がSiN膜である半導体装置。請求項10に記載の半導体装置であって、前記第1絶縁膜の膜厚が20nm以上100nm以下である半導体装置。同一のパッケージに集積化された複数の集積回路チップを備え、前記複数の集積回路チップのうちの少なくとも一が、請求項1乃至19のいずれかに記載の半導体装置として構成されているSiPデバイス。同一のパッケージに集積化された複数の集積回路チップと、前記第1の電源電圧を前記複数の集積回路チップのそれぞれに供給する電源とを備え、前記複数の集積回路チップのそれぞれが、請求項12乃至15のいずれかに記載の半導体装置として構成され、前記複数の集積回路チップのそれぞれに含まれる前記DC-DCコンバータのそれぞれは、前記第1の電源電圧から第2の電源電圧を生成し、前記複数の集積回路チップのそれぞれの前記ロジック回路に供給するSiPデバイス。同一のパッケージに集積化された複数の集積回路チップを備え、前記複数の集積回路チップは、請求項12乃至15のいずれかに記載の半導体装置として構成された第1の集積回路チップを含み、前記第1の集積回路チップの前記ロジック回路は前記第1の電源電圧で動作し、前記第1の集積回路チップの前記DC-DCコンバータは、前記第2の電源電圧を前記複数の集積回路チップのうちの第2の集積回路チップに供給するSiPデバイス。同一のパッケージに集積化された複数の集積回路チップと、電源とを備え、前記複数の集積回路チップは、請求項12乃至15のいずれかに記載の半導体装置として構成された第1の集積回路チップを含み、前記電源は、前記第1の電源電圧を前記第1の集積回路チップに供給し、前記第1の集積回路チップの前記ロジック回路は前記第1の電源電圧で動作し、前記第1の集積回路チップの前記DC-DCコンバータは、前記第2の電源電圧を前記複数の集積回路チップのうちの第2の集積回路チップに供給するSiPデバイス。したがって、本発明の目的は、高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現することにある。更に、DC-DCコンバータ等の用途で高電圧が印加されても素子特性の劣化を抑制できる素子構造を実現することにある。本発明の一の観点では、半導体装置が、ロジック回路と、能動素子回路とを具備している。ロジック回路は、半導体基板に形成された第1能動素子を備えている。能動素子回路は、前記半導体基板の上方に形成された第1絶縁膜の上に形成された第1半導体層を用いて形成された第2能動素子を備えている。この能動素子回路がロジック回路により制御される。一実施形態では、第1の電源電圧から第2の電源電圧を生成するDC-DCコンバータと、ロジック回路とが集積化された半導体装置が提供される。該半導体装置は、ロジック回路を構成する能動素子が形成された半導体基板と、半導体基板の上方に形成された第1絶縁膜と、第1絶縁膜に設けられた溝に埋め込まれた複数の配線と、第1絶縁膜と複数の配線とを被覆するように設けられた第2絶縁膜と、第2絶縁膜の上に形成された第1半導体層と、第1半導体層に接続された第1ソース電極と、第1半導体層に接続された第1ドレイン電極とを具備する。該複数の配線は、第1半導体層に対向する位置に設けられた第1ゲート電極を含む。第1半導体層と第1ソース電極と第1ドレイン電極と第1ゲート電極とが、DC-DCコンバータを構成する能動素子として機能する。このような半導体装置は、SiPデバイスを構成する、同一のパッケージに集積化された複数の集積回路チップの少なくとも一として使用されてもよい。本発明によれば、高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現することができる。第1の実施形態図1は、本発明の第1実施形態における半導体装置100の構成を示す断面図である。半導体基板1の表面部には、MOSトランジスタ等の半導体素子2が形成されており、その上方に、複数の配線層3が形成されている。半導体素子2は、半導体装置100に集積化されたロジック回路50を構成する能動素子として使用される。ロジック回路50の機能については、後に詳細に説明する。本実施形態では、半導体基板1として例えばシリコン基板が使用される。各配線層3は、層間絶縁膜4と、その表面に設けられた配線溝に埋め込まれた配線5とを備えている。本実施形態では、最も上方に位置する配線層3の配線はアルミ配線であり、それ以外の配線層3の配線は銅配線である。ただし、配線層3を構成する金属元素に関して、特に限定は無い。層間絶縁膜4としては、例えば、酸化シリコンよりも誘電率が低い低誘電率絶縁層が使用される。低誘電率絶縁層としては、例えば、SiOC膜、SiLK膜SiLKは、登録商標、HSQハイドロジェンシルセスキオキサン膜、MHSQメチル化ハイドロジェンシルセスキオキサン膜、MSQメチルシルセスキオキサン膜、またはこれらの多孔質膜を用いることができる。半導体素子2と最も下方に位置する配線層3の配線5、及び、隣接する2つの配線層3の配線5は、層間絶縁膜4を貫通して設けられるビア6によって電気的に接続される。配線層3に設けられる配線5、及びビア6の少なくとも一部は、ロジック回路50を構成する配線、ビアとして使用される。以下において、最も上方に位置する配線層3を配線層3-1と記載し、上から2番目の配線層3を配線層3-2と記載する場合がある。また、最も上方に位置する層間絶縁膜4を層間絶縁膜4-1と記載し、上から2番目の層間絶縁膜4を層間絶縁膜4-2と記載することがある。加えて、最上層の層間絶縁膜4-1以外の層間絶縁膜4と、それらに埋め込まれた配線5が、拡散防止層7で被覆されている。拡散防止層7は、配線5の材料特に、銅配線を構成する銅の拡散を防止するための絶縁膜である。拡散防止層7としては、例えば、SiN膜、SiO2膜、及びSiCN膜が使用され得る。拡散防止層7の厚さは、例えば、10~100nmである。なお、以下において、最も上方に位置する拡散防止層7を拡散防止層7-1と記載することがある。本実施形態の半導体装置100の一つの特徴は、半導体基板1とは別に配線層に能動素子が形成されており、半導体基板1中のロジック回路50と該配線層に形成された能動素子が同一基板上に混載して形成されていることである。詳細には、本実施形態では、最も上方に位置する配線層3-1に半導体層8-1、8-2が形成され、その半導体層8-1、8-2を用いてトランジスタ21-1、21-2が形成されている。ここで、InGaZnOIGZO、InZnOIZO、ZnO、ZnAlO、ZnCuO等の酸化物半導体で半導体層8-1、8-2が形成される場合、半導体層8-1、8-2はn型半導体となる。この場合、トランジスタ21-1、21-2のキャリアは、電子である。本実施形態では、配線層3-1に形成された能動素子トランジスタ21-1、21-2が高電圧/低電圧インターフェース20の回路素子として用いられている。ここで、高電圧/低電圧インターフェース20とは、ロジック回路50を高電圧で動作する回路に接続するための回路であり、トランジスタ21-1は、該回路から信号を受け取る入力トランジスタとして使用され、トランジスタ21-2は、該回路に信号を出力する入力トランジスタとして使用される。高電圧/低電圧インターフェース20の構成及び動作、特に、トランジスタ21-1、21-2の使用形態については、後に詳細に説明する。図2は、高電圧/低電圧インターフェース20の構造を示す断面図である。上から2番目の層間絶縁膜4-2には配線溝が形成され、それらの配線溝に、配線5-1~5-4が埋め込まれている。本実施形態では、配線5-1~5-4がいずれも銅配線であり、同一の配線形成工程でダマシン法を用いて形成される。後述されるように、本実施形態では、配線5-2がトランジスタ21-1のゲート電極として使用され、配線5-4がトランジスタ21-2のゲート電極として使用される。このため、以下では配線5-2、5-4のことをゲート電極25-1、25-2と記載することがある。半導体層8-1は、拡散防止層7-1の上面にゲート電極25-1と対向するような位置に形成され、半導体層8-2は、拡散防止層7-1の上面にゲート電極25-2と対向するような位置に形成される。本実施形態では、半導体層8-1、8-2が、InGaZnOIGZO、InZnOIZO、ZnO、ZnAlO、ZnCuO等の酸化物半導体で形成される。これらの酸化物半導体は比較的低温で例えば、400°C以下の温度で形成可能であり、半導体層8-1、8-2をこれらの酸化物半導体で形成することには、半導体層8-1、8-2より下方に位置する配線層3の形成のために一般的に使用される配線工程に適合した温度で半導体層8-1、8-2を形成できる利点がある。半導体層8-1、8-2の上にはハードマスク層10が形成されている。ハードマスク層10は、半導体層8-1、8-2をパターニングする工程においてマスクとして使用される絶縁膜であり、例えば、SiO2膜、SiN膜がハードマスク層10として使用される。ハードマスク層10は、半導体装置100の製造プロセスにおいて、半導体層8-1、8-2が還元されることを抑制する役割も果たす。最も上方に位置する層間絶縁膜4-1は、これらの半導体層8-1、8-2とハードマスク層10を覆うように形成される。層間絶縁膜4-1には配線溝とビアホールが形成され、その配線溝とビアホールは、バリアメタル層11-1~11-6で被覆される。ここで、バリアメタル層11-1は、配線層3-2に属する配線5-1に接触するように形成され、バリアメタル層11-2、11-3は、半導体層8-1に接触するように形成される。更に、バリアメタル層11-4は、配線層3-2に属する配線5-3に接触するように形成され、バリアメタル層11-5、11-6は、半導体層8-2に接触するように形成される。バリアメタル層11-1~11-6の材料としては、例えば、Ti、Ta、Ru、W、これらの窒化物又は酸化物が挙げられる。バリアメタル層11-1~11-6は、これらの材料で構成された単層の膜であってもよく、2つ以上の層が積層したものであってもよい。積層されたバリアメタル層11-1~11-6の例としては、例えば、TiN上層/Ti下層、又は、TaN上層/Ta下層の積層体が挙げられる。バリアメタル層11-1~11-6は、同一の形成工程で一括して形成される。バリアメタル層11-2、11-3、11-5、11-6は、半導体層8-1、8-2との接触部にオーミックコンタクトが形成されるように形成される。バリアメタル層11-1~11-6で被覆された該配線溝及びビアホールの内部に、それぞれ、配線5-5~5-10とビア6-1~6-6とが形成される。配線5-5~5-10は、いずれも配線層3-1に属する配線である。配線5-5~5-10とビア6-1~6-6は、同一の形成工程で一括して形成される。配線5-6、5-7は、それぞれビア6-2、6-3を介して半導体層8-1に接続されている。配線5-8は、ビア6-4を介して配線5-3に接続されている。配線5-9、5-10は、ビア6-5、6-6を介して半導体層8-2に接続されている。最上層の配線層3-1に形成された配線及びビアのうち、配線5-8は、外部入力端子32として使用される。外部入力端子32は、ゲート電極25-2として用いられる配線5-4に電気的に接続されており、トランジスタ21-2は、外部入力端子32に入力された電圧信号によって制御される。また、ビア6-2、6-3は、それぞれ、トランジスタ21-1のソース電極、ドレイン電極として使用される。以下では、ビア6-3及びバリアメタル層11-2のうちビア6-3と接する部分をソース電極28-1と呼び、ビア6-4及びバリアメタル層11-3のうちビア6-4と接する部分をドレイン電極29-1と呼ぶことがある。同様に、ビア6-5、6-6は、それぞれ、トランジスタ21-2のソース電極28-2、ドレイン電極29-2として使用される。図3は、トランジスタ21-1を構成する半導体層8-1、ゲート電極25-1、ソース電極28-1及びドレイン電極29-1の平面レイアウトの例を示す平面図である。ここで、図3においては、ソース電極28-1からドレイン電極29-1に向かう方向にx軸が定義され、x軸に垂直にy軸が定義されている。半導体層8-1のうちソース電極28-1とドレイン電極29-1の間にある部分はゲート電極25-1に対向しており、この部分がチャネル領域として使用される。図3の平面レイアウトでは、ソース電極28-1とドレイン電極29-1と半導体層8-1の接触面は矩形の同一形状を有しており、半導体層8-1に沿ったソース電極28-1とドレイン電極29-1の距離が薄膜トランジスタのゲート長L、ソース電極28とドレイン電極29-1と半導体層8-1の接触面のy軸方向の幅がゲート幅Wとなる。ここで、図3では、ソース電極28-1とドレイン電極29-1の一部分がゲート電極25-1にオーバーラップする平面レイアウトが図示されていることに留意されたい。図3では、ソース電極28のゲート電極25に対するオーバーラップ長が記号dOL1、ドレイン電極29のゲート電極25に対するオーバーラップ長が記号dOL2で示されている。ここで、オーバーラップ長とは、ソース電極28又はドレイン電極29の端からゲート電極25の端までの面内方向の距離のことである。一方、図4Aは、トランジスタ21-2を構成する半導体層8、ゲート電極25-2、ソース電極28-2及びドレイン電極29-2の平面レイアウトの例を示す平面図である。トランジスタ21-2は、トランジスタ21-1とは異なり、ドレイン電極29-2がゲート電極25-2にオーバーラップしない構造即ち、ドレイン電極29-2と半導体層8-2の接触面が半導体基板1の垂直方向においてゲート電極25-2と重なっていない構造を採用している。図4Aに図示されているようなドレイン電極29-2がゲート電極25-2にオーバーラップしない構造には、2つの利点がある。第1に、当該構造は、ドレイン電極29-2とゲート電極25-2の間の耐圧を増大させる役割を果たしている。ドレイン電極29-2がゲート電極25-2にオーバーラップしない構造では、図4Bに図示されているように、ドレイン電極29-2とゲート電極25-2の間の距離d2effが大きくなる。距離d2effが増大することにより、ドレイン電圧の印加によりゲート電極25-2にかかる実効電界強度が低減され、ドレイン電極29-2とゲート電極25-2の間の耐圧を有効に増大させることができる。第2に、ドレイン電極29-2がゲート電極25-2にオーバーラップしない構造は、高いドレイン電圧が印加された場合におけるホットキャリア注入による閾値劣化やゲートリーク増大が起こりにくく、安定動作が得られる。このように、ドレイン電極29-2がゲート電極25-2にオーバーラップしない構造は、ドレイン電極29-2に高いドレイン電圧が印加される動作に有利である。後述のように、このような利点は、特に、トランジスタ21-2を高電圧/低電圧インターフェース20の入力トランジスタとして用いるために有用である。図5は、第1の実施形態の半導体装置100の回路構成を示すブロック図である。第1の実施形態の半導体装置100は、ロジック回路50と高電圧/低電圧インターフェース20とが同一の半導体基板に集積化された構成を有している。ここで、高電圧/低電圧インターフェース20は、相対的に低電圧で動作するロジック回路50と、高電圧で動作する高電圧動作回路51との間で信号を交換する役割を有している。本実施形態では、ロジック回路50は、電圧レベルが相対的に低いVlowである電源電圧で動作し、高電圧動作回路51は、電圧レベルが相対的に高いVhigh>Vlowである電源電圧で動作する。ここで、上述のトランジスタ21-1、21-2は、高電圧/低電圧インターフェース20の入力トランジスタ及び出力トランジスタとして動作する。詳細には、高電圧/低電圧インターフェース20のトランジスタ21-1は、高電圧動作回路51から送られてくる相対的に高い電圧レベルの信号高電圧信号に応答して、ロジック回路50に対応した相対的に低い電圧レベルの信号低電圧信号を出力する。トランジスタ21-1は、そのドレイン電極29-1に電源電圧Vlowが供給されており、ゲート電極25-2には、高電圧動作回路51から高電圧信号が供給される。高電圧動作回路51からの高電圧信号は、接地電圧又は電源電圧Vhighのいずれかの電圧レベルを有している。高電圧動作回路51からの高電圧信号が電源電圧Vhighに設定されると、トランジスタ21-2のソース電極28-2からロジック回路50に電圧Vlowが出力される。一方、高電圧/低電圧インターフェース20のトランジスタ21-2は、ロジック回路50から送られてくる相対的に低い電圧レベルの信号低電圧信号に応答して、高電圧動作回路51に対応した相対的に高い電圧レベルの信号高電圧信号を出力する。トランジスタ21-2は、そのドレイン電極29-2に電源電圧Vhighが供給されており、ゲート電極25-2には、ロジック回路50から低電圧信号が供給される。ここで、図1に図示されているように、ロジック回路50からゲート電極25-2への低電圧信号の供給は、配線層3に形成された配線5及びビア6を通じて行われる。図5を再度に参照して、ロジック回路50からの低電圧信号は、接地電圧又は電圧Vlowのいずれかの電圧レベルを有している。ロジック回路50からの低電圧信号が電圧Vlowに設定されると、トランジスタ21-2のソース電極28-1から高電圧動作回路51に電圧Vhighが出力される。ここで、ドレイン電極29-2に相対的に高い電源電圧Vhighが供給されるトランジスタ21-2には、ドレイン電極29-2がゲート電極25-2にオーバーラップしない構造を採用されていることに留意されたい。上述のようにドレイン電極29-2がゲート電極25-2にオーバーラップしない構造は、ドレイン電極29-2に高いドレイン電圧が印加される場合において耐圧を向上させ、更に、安定動作を実現するために有利である。以上に説明した本実施形態の半導体装置100の構成には様々な利点がある。第1に、高電圧動作回路51とロジック回路50とを接続するために使用される回路本実施形態では、高電圧/低電圧インターフェース20に使用される能動素子本実施形態では、トランジスタ21-1、21-2を半導体基板1に集積化する必要が無くなる点である。上述のように、高電圧動作回路51とロジック回路50とを接続する回路に適した特性の能動素子とロジック回路50に適した特性の能動素子との両方を同一の半導体基板に集積化すると、複雑な製造工程が必要になる場合がある。一方、本実施形態では、高電圧/低電圧インターフェース20に使用される能動素子が半導体基板1とは別に設けられた半導体層8-1、8-2に形成されるため、このような問題を解消することができる。第2に、本実施形態の半導体装置100の構造によれば、チップ面積を低減することができる。本実施形態の半導体装置100では、ロジック回路50が設けられる領域半導体素子2が設けられる領域の上方に高電圧/低電圧インターフェース20を設けることができるので、高電圧/低電圧インターフェース20を設けるための専用の領域を用意する必要がない。これは、チップ面積の低減に有効である。加えて、本実施形態の半導体装置100には、高電圧/低電圧インターフェース20に使用される能動素子トランジスタ21-1、21-2の耐圧を広範囲に調節できるという利点もある。本実施形態では、高電圧/低電圧インターフェース20に使用される能動素子を設計によって高耐圧素子として設計可能である。まず、拡散防止層7-1の膜厚を厚くすれば、高電圧/低電圧インターフェース20に使用される回路素子の耐圧を増大できる。例えば、拡散防止層7-1の膜厚を厚くすることにより、トランジスタ21-1のソース電極28とゲート電極25の間の耐圧及びドレイン電極29とゲート電極25の間の耐圧を20V~100Vに設計可能である。更に、半導体層8-1、8-2としてバンドギャップが大きい材料を選択することでも高電圧/低電圧インターフェース20に使用される回路素子の耐圧を増大できる。例えば、酸化物半導体は、一般に、シリコンのバンドギャップ約1.2eVよりも広いバンドギャップを有するので、半導体層8-1、8-2として酸化物半導体を用いることでソース電極とドレイン電極の間の耐圧を高くすることができる。例えば、InGaZnOIGZOのバンドギャップは、3.3~3.4eVであり、他の酸化物半導体InZnOIZO、ZnO、ZnAlO、ZnCuO等でも、3.2eV以上のバンドギャップを示す。更に、本実施形態のトランジスタ21-2のように、ドレイン電極29-2がゲート電極25-2にオーバーラップしない構造を採用することで、ドレイン電極29-2とゲート電極25-2の間の耐圧を増大させると共に、ドレイン電極29-2に高いドレイン電圧が印加される場合における安定動作を実現することができる。本実施形態の半導体装置100は、特に、複数のLSIチップが単一のパッケージに集積化されるSiPsysteminpackageデバイスに適用してもよい。この場合、一実施形態では、当該SiPデバイスは、高電圧動作回路51が集積化されたLSIチップと、本実施形態の半導体装置100が集積化されたLSIチップとを備えていてもよい。第2の実施形態:図6は、本発明の第2の実施形態における半導体装置100Aの構成を示す断面図である。第2の実施形態の半導体装置100Aは、第1の実施形態の半導体装置100と類似した構造を有している。ただし、本実施形態では、最も上方に位置する配線層3-1に半導体層8、9が形成され、その半導体層を用いて作製された回路素子を用いてDC-DCコンバータ20Aが構成されている。DC-DCコンバータ20Aは、半導体基板1に形成された半導体素子2を備えるロジック回路50によって制御される。詳細には、本実施形態では、最も上方に位置する配線層3-1に半導体層8、9が形成され、半導体層8にトランジスタ21が、半導体層9にダイオード22、及び、キャパシタ23が形成される。トランジスタ21は、DC-DCコンバータ20Aにおいてスイッチング動作を行う能動素子である。また、ダイオード22は、ダイオード接続された薄膜トランジスタとして構成されており、DC-DCコンバータ20Aにおいて整流作用を提供する。これらのトランジスタ21、ダイオード22及びキャパシタ23、並びに、配線層3-1に形成されたインダクタ24で、DC-DCコンバータ20Aが構成されている。ここで、InGaZnOIGZO、InZnOIZO、ZnO、ZnAlO、ZnCuO等の酸化物半導体で半導体層8、9が形成される場合、半導体層8、9はn型半導体となる。この場合、トランジスタ21及びダイオード22として使用される薄膜トランジスタのキャリアは、電子である。図7は、DC-DCコンバータ20Aの構造を示す断面図である。上から2番目の層間絶縁膜4-2には配線溝が形成され、それらの配線溝に、配線5-1~5-4が埋め込まれている。本実施形態では、配線5-1~5-4がいずれも銅配線であり、同一の配線形成工程でダマシン法を用いて形成される。後述されるように、本実施形態では、配線5-2がトランジスタ21のゲート電極として使用される。このため、以下では配線5-2のことをゲート電極25と記載することがある。半導体層8は、拡散防止層7-1の上面にゲート電極25と対向するような位置に形成される。また、本実施形態では、ダイオード22がダイオード接続された薄膜トランジスタで構成され、配線5-3がその薄膜トランジスタのゲート電極として使用される。このため、以下では、配線5-3のことをゲート電極26と記載することがある。更に、キャパシタ23が、配線5-4と半導体層9とこれらの間に挟まれた拡散防止層7-1で形成される。このため、配線5-4のことをキャパシタ電極27と記載することがある。半導体層9は、拡散防止層7-1の上面にゲート電極26及びキャパシタ電極27と対向するような位置に形成される。本実施形態においても、半導体層8、9が、InGaZnOIGZO、InZnOIZO、ZnO、ZnAlO、ZnCuO等の酸化物半導体で形成される。これらの酸化物半導体は比較的低温で例えば、400°C以下の温度で形成可能であり、半導体層8、9をこれらの酸化物半導体で形成することには、半導体層8、9より下方に位置する配線層3の形成のために一般的に使用される配線工程に適合した温度で半導体層8、9を形成できる利点がある。半導体層8、9の上にはハードマスク層10が形成されている。ハードマスク層10は、半導体層8、9をパターニングする工程においてマスクとして使用される絶縁膜であり、例えば、SiO2膜、SiN膜がハードマスク層10として使用される。ハードマスク層10は、半導体装置100Aの製造プロセスにおいて、半導体層8、9が還元されることを抑制する役割も果たす。最も上方に位置する層間絶縁膜4-1は、これらの半導体層8、9とハードマスク層10を覆うように形成される。層間絶縁膜4-1には配線溝とビアホールが形成され、その配線溝とビアホールは、バリアメタル層11-1~11-4で被覆される。ここで、バリアメタル層11-1は、配線層3-2に属する配線5-1に接触するように形成され、バリアメタル層11-2は、配線5-1及び半導体層8に接触するように形成される。更に、バリアメタル層11-3は、半導体層8、9に接触するように形成され、バリアメタル層11-4は、半導体層9に接触するように形成される。バリアメタル層11-1~11-4の材料としては、例えば、Ti、Ta、Ru、W、これらの窒化物又は酸化物が挙げられる。バリアメタル層11-1~11-4は、これらの材料で構成された単層の膜であってもよく、2つ以上の層が積層したものであってもよい。積層されたバリアメタル層11-1~11-4の例としては、例えば、TiN上層/Ti下層、又は、TaN上層/Ta下層の積層体が挙げられる。バリアメタル層11-1~11-4は、同一の形成工程で一括して形成される。バリアメタル層11-2~11-4は、半導体層8、9との接触部にオーミックコンタクトが形成されるように形成される。バリアメタル層11-1~11-4で被覆された該配線溝及びビアホールの内部に、それぞれ、配線5-5~5-8とビア6-1~6-7が形成される。配線5-5~5-8は、いずれも配線層3-1に属する配線である。配線5-5~5-8とビア6-1~6-7は、同一の形成工程で一括して形成される。配線5-5は、図示されない経路で配線5-7に接続されている。配線5-6は、それぞれビア6-2、6-3を介して配線5-1及び半導体層8に接続されている。配線5-7は、それぞれビア6-4、6-5を介して半導体層8、9に接続されると共に、図示されない配線及びビアを介して、配線5-3即ち、ダイオード22のゲート電極26に接続されている。配線5-8は、ビア6-6、6-7を介して半導体層9に接続されている。最上層の配線層3-1に形成された配線及びビアのうち、配線5-5は、インダクタ24として使用される。また、ビア6-3、6-4は、それぞれ、トランジスタ21のソース電極、ドレイン電極として使用される。以下では、ビア6-3及びバリアメタル層11-2のうちビア6-3と接する部分をソース電極28と呼び、ビア6-4及びバリアメタル層11-3のうちビア6-4と接する部分をドレイン電極29と呼ぶことがある。同様に、ビア6-5、6-6は、それぞれ、ダイオード22を構成する薄膜トランジスタのソース電極、ドレイン電極として使用される。以下では、ビア6-5及びバリアメタル層11-3のうちビア6-5と接する部分をソース電極30と、ビア6-6及びバリアメタル層11-4のうちビア6-6と接する部分をドレイン電極31と呼ぶことがある。更に、図示されていないが、最も上層に位置する配線層3-1には、図6に図示されている配線5-5~5-8、ビア6-1~6-7以外にも配線及びビアが形成されている。それらの配線及びビアは、半導体装置100Aに集積化される集積回路例えば、ロジック回路の構成要素となる。図8は、トランジスタ21を構成する半導体層8、ゲート電極25、ソース電極28及びドレイン電極29の平面レイアウトの例を示す平面図である。ここで、図8においては、ソース電極28からドレイン電極29に向かう方向にx軸が定義され、x軸に垂直にy軸が定義されている。半導体層8のうちソース電極28とドレイン電極29の間にある部分はゲート電極25に対向しており、この部分がチャネル領域として使用される。図8の平面レイアウトでは、ソース電極28とドレイン電極29と半導体層8の接触面は矩形の同一形状を有しており、半導体層8に沿ったソース電極28とドレイン電極29の距離が薄膜トランジスタのゲート長L、ソース電極28とドレイン電極29と半導体層8の接触面のy軸方向の幅がゲート幅Wとなる。図示しないが、ダイオード22を構成する薄膜トランジスタも同様の平面レイアウトの構造を有している。図8では、ソース電極28とドレイン電極29の一部分がゲート電極25にオーバーラップする平面レイアウトが図示されていることに留意されたい。図8では、ソース電極28のゲート電極25に対するオーバーラップ長が記号dOL1、ドレイン電極29のゲート電極25に対するオーバーラップ長が記号dOL2で示されている。図9Aは、本実施形態のDC-DCコンバータ20Aの回路構成を示す図である。DC-DCコンバータ20Aは、入力端子32に入力された電源電圧Vinを電源電圧Voutに変換し、電源電圧Voutを出力端子32から出力するように構成されている。電源電圧Voutは、半導体装置100Aに集積化された集積回路に供給される。DC-DCコンバータ20Aは、以下に述べられるような回路トポロジーを有するように構成されている:インダクタ24は、トランジスタ21のドレイン電極29と入力端子32との間に接続される。トランジスタ21のドレイン電極29は、ダイオード22のアノード即ち、共通接続されたソース電極30及びゲート電極26に接続され、トランジスタ21のソース電極28は接地端子に接続される。ダイオード22のカソード即ち、ドレイン電極31は、出力端子33に接続される。キャパシタ23は、出力端子33と接地端子の間に接続される。このような回路トポロジーを有するDC-DCコンバータ20Aは、昇圧型のDC-DCコンバータとして動作する。DC-DCコンバータ20Aは、図9Aに図示された回路トポロジー以外にも、様々な回路トポロジーをとり得る。図9Bは、DC-DCコンバータ20Aの他の回路構成を図示している。図9Bの回路構成では、トランジスタ21のソース電極28が入力端子32に接続され、ドレイン電極29がダイオード22のカソード電極に接続される。ダイオード22のアノード電極は接地端子に接続される。インダクタ24は、ダイオード22のカソードと出力端子33との間に接続される。キャパシタ23は、出力端子33と接地端子の間に接続される。このような回路トポロジーを有するDC-DCコンバータ20Aは、降圧型のDC-DCコンバータとして動作する。図9Bの回路トポロジーを有するDC-DCコンバータ20Aは、各配線層3の配線5、ビア6の接続関係を適切に決めることにより半導体装置100Aに集積化できることは当業者には容易に理解されよう。また、図8には、キャパシタ23、インダクタ24が半導体装置100Aにモノリシックに集積化されている構成が図示されているが、キャパシタ23の代わりに半導体装置100Aに集積化されていない外付けキャパシタを使用してもよく、また、インダクタ24の代わりに外付けインダクタを用いてもよい。上記に説明した第2の実施形態の半導体装置100Aの構成は、第1の実施形態の半導体装置100と同様の利点がある。第1に、DC-DCコンバータに使用される回路素子能動素子やキャパシタを半導体基板1に集積化する必要が無くなる点である。上述のように、DC-DCコンバータに適した特性の回路素子とロジック回路に適した特性の回路素子との両方を同一の半導体基板に集積化すると、複雑な製造工程が必要になる場合がある。一方、本実施形態では、DC-DCコンバータ20Aに使用される回路素子の少なくとも一部が半導体基板1とは別に設けられた半導体層8、9に形成されるため、このような問題を解消することができる。第2に、本実施形態の半導体装置100Aの構造によれば、チップ面積を低減することができる。図10の左図に図示されているように、DC-DCコンバータ310に使用される回路素子とロジック回路320に使用される回路素子との両方が半導体基板に集積化される半導体装置300では、ロジック回路320が設けられる領域とは別にDC-DCコンバータ310が設けられる領域を用意する必要がある。一方、本実施形態の半導体装置100Aでは、ロジック回路50が設けられる領域半導体素子2が設けられる領域の上方にDC-DCコンバータ20Aを設けることができるので、DC-DCコンバータ20Aを設けるための専用の領域を用意する必要がない。これは、チップ面積の低減に有効である。加えて、本実施形態の半導体装置100Aには、DC-DCコンバータ20Aに使用される回路素子トランジスタ21、ダイオード22、及びキャパシタ23の耐圧を広範囲に調節できるという利点もある。DC-DCコンバータ20Aに使用される回路素子の耐圧は、拡散防止層7-1の材料、膜厚を適切に選択することにより、広範囲に調節可能である。特に、本実施形態では、DC-DCコンバータ20Aに使用される各回路素子を設計によって高耐圧素子として設計可能である。まず、拡散防止層7-1の膜厚を厚くすれば、DC-DCコンバータ20Aに使用される回路素子の耐圧を増大できる。例えば、拡散防止層7-1の膜厚を厚くすることにより、トランジスタ21のソース電極28とゲート電極25の間の耐圧及びドレイン電極29とゲート電極25の間の耐圧を20V~100Vに設計可能である。また、拡散防止層7-1の膜厚を厚くすることにより、ダイオード22のドレイン電極31とゲート電極26の間の耐圧を20V~100Vに設計可能である。更に、半導体層8、9としてバンドギャップが大きい材料を選択することでもDC-DCコンバータ20Aに使用される回路素子の耐圧を増大できる。例えば、酸化物半導体は、一般に、シリコンのバンドギャップ約1.2eVよりも広いバンドギャップを有するので、半導体層8、9として酸化物半導体を用いることでソース電極とドレイン電極の間の耐圧を高くすることができる。例えば、InGaZnOIGZOのバンドギャップは、3.3~3.4eVであり、他の酸化物半導体InZnOIZO、ZnO、ZnAlO、ZnCuO等でも、3.2eV以上のバンドギャップを示す。このように、本実施形態の半導体装置100Aの構造によれば、その設計によって、一般のシリコン半導体基板を用いたCMOS集積回路では実現が難しい耐圧が20~100Vであるような回路素子を用いたDC-DCコンバータを実現することができる。第1の実施形態と同様に、DC-DCコンバータ20Aに使用されるトランジスタ21、ダイオード22の耐圧の調整は、ソース電極、ドレイン電極、及び、ゲート電極の配置の最適化によって行うこともできる。例えば図11Aに図示されているように、トランジスタ21のドレイン電極29がゲート電極25にオーバーラップしない構造即ち、ドレイン電極29と半導体層8の接触面が半導体基板1の垂直方向においてゲート電極25と重なっていない構造を採用することは、ドレイン電極29とゲート電極25の間の耐圧を増大させるために有効である。ドレイン電極29がゲート電極25にオーバーラップしない構造では、図11Bに図示されているように、ドレイン電極29とゲート電極25の間の距離d2effが大きくなる。距離d2effが増大することにより、ドレイン電圧の印加によりゲート電極25にかかる実効電界強度が低減され、ドレイン電極29とゲート電極25の間の耐圧を有効に増大させることができる。ドレイン電極29とゲート電極25の間の耐圧を増大させることは、例えば図9Aに図示されている回路構成の昇圧型のDC-DCコンバータ20Aにおいて有用である。ソース電極28とゲート電極25の間の耐圧についても同様である。図12Aに図示されているように、トランジスタ21のソース電極28がゲート電極25にオーバーラップしない構造即ち、ソース電極28と半導体層8の接触面が半導体基板1の垂直方向においてゲート電極25と重なっていない構造を採用することは、ソース電極28とゲート電極25の間の耐圧を増大させるために有効である。図12Bに図示されているように、このような構造は、ソース電極28とゲート電極25の間の距離d1effを増大させ、ソース電圧の印加によりゲート電極25にかかる実効電界強度を低減する。これにより、ソース電極28とゲート電極25の間の耐圧を有効に増大させることができる。ソース電極28とゲート電極25の間の耐圧を増大させることは、例えば図9Bに図示されている回路構成の降圧型のDC-DCコンバータ20Aにおいて有用である。また、図12C、図12Dに図示されているように、トランジスタ21のソース電極28及びドレイン電極29の両方がゲート電極25にオーバーラップしない構成も可能である。このような構造によれば、ドレイン電極29とゲート電極25の間の耐圧とース電極28とゲート電極25の間の耐圧の両方を有効に増大させることができる。更に、ダイオード22のドレイン電極31とゲート電極26の間の耐圧についても同様である。ダイオード22を構成する薄膜トランジスタのドレイン電極31がゲート電極26にオーバーラップしない構造即ち、ドレイン電極31と半導体層9の接触面が半導体基板1の垂直方向においてゲート電極26と重なっていない構造を採用することにより、ドレイン電極31とゲート電極26の間の耐圧を増大させることができる。DC-DCコンバータ20Aが集積化されている本実施形態の半導体装置100Aは、特に、複数のLSIチップが単一のパッケージに集積化されるSiPsysteminpackageデバイスに適用されることが好適である。SiPデバイスでは、電源電圧動作電圧が異なるLSIチップが単一のパッケージに集積化され得る。DC-DCコンバータ20Aが集積化されている本実施形態の半導体装置100Aの構成は、電源電圧が相違するLSIチップの間の接続を容易にする。図13は、複数の本実施形態の半導体装置100Aが同一のパッケージに集積化されたSiPデバイス200の構成の例を示す断面図である。図13のSiPデバイス200では、リードフレーム201の上に、LSIチップとして構成された本実施形態の半導体装置100Aが搭載されている。ここで、ある一の半導体装置100Aが、他の半導体装置100Aの上に載置されてもよい。半導体装置100Aの間の電気的接続、及び、半導体装置100Aとリード203の間の電気的接続には、ワイヤー202が用いられる。図13の構成では、LSIチップ間の電気的接続がワイヤー202を用いて実現されているが、他の電気的接続手段例えば、バンプ等を用いてもよい。図14A乃至図14Cは、本実施形態の半導体装置100AのSiPデバイス200への適用例を示す図である。図14A乃至図14Cは、いずれも概念図であり、LSIチップ間の電気的接続が概念的に矢印で図示されている。なお、図14A乃至図14CのSiPデバイス200において、LSIチップ間の電気的接続は、ワイヤー、バンプその他の任意の電気的接続手段によって実現してもよいことは、当業者には自明的であろう。図14AのSiPデバイス200では、LSIチップとして構成された複数の半導体装置100Aに、電源101から共通の電源電圧例えば、20Vが供給される。電源101も、集積回路チップとして構成されている。各半導体装置100AにはDC-DCコンバータ20Aが搭載されており、各DC-DCコンバータ20Aは、電源101から受け取った共通の電源電圧から各半導体装置100Aのロジック回路を動作させるための電源電圧を生成する。このような構成では、異なる電源電圧で動作する複数のLSIチップを単一の電源で動作させることができる。図14BのSiPデバイス200では、LSIチップとして構成された本実施形態の半導体装置100Aのロジック回路に、第1の電源電圧例えば、12Vが供給される。該半導体装置100AのDC-DCコンバータ20Aは、第1の電源電圧から第2の電源電圧を生成し、該半導体装置100Aの外部インターフェース回路と、LSIチップ102とに供給する。半導体装置100Aの外部インターフェース回路と、LSIチップ102の回路は、該第2の電源電圧で動作する。該外部インターフェース回路とLSIチップ102の外部インターフェース回路の間で信号の授受が行われる。これにより、異なる電源電圧で動作するLSIチップの間での信号の授受が実現できる。図14CのSiPデバイス200は、LSIチップとして構成された半導体装置100A-1に、電源101から第1の電源電圧が供給され、半導体装置100A-1のロジック回路は、その第1の電源電圧で動作する。加えて、半導体装置100A-1のDC-DCコンバータ20Aは、第1の電源電圧から第2の電源電圧を生成し、該半導体装置100A-1の外部インターフェース回路と、半導体装置100A-2とに供給する。半導体装置100A-1の外部インターフェース回路と、半導体装置100A-2のロジック回路は、該第2の電源電圧で動作する。該外部インターフェース回路と半導体装置100A-2のロジック回路の外部インターフェース回路の間で信号の授受が行われる。同様の形態により、半導体装置100A-2と半導体装置100A-3とが電気的に接続され、半導体装置100A-3と半導体装置100A-4とが電気的に接続される。なお、SiPデバイスには、フリップチップ接続を利用したデバイス等、様々な形態のデバイスがあるが、本発明が、図14A乃至図14Cの形態に限定されず、SiPデバイスに一般的に適用可能であることは、当業者には自明的なことであろう。以下では、実施例として、半導体層8-1、8-2に集積化されたトランジスタ21-1、21-2第1の実施形態及び、半導体層8、9に集積化されたトランジスタ21、ダイオード22第2の実施形態の特性を示す実験結果を提示する。図15Aは、半導体基板1から離れて形成された半導体層8-1、8に集積化されたトランジスタ21-1、21の特性の例を示すグラフであり、図15Bは、半導体基板1から離れて形成された半導体層9に集積化されたダイオード22の特性の例を示すグラフである。特性が測定されたトランジスタ及びダイオードは、半導体層がIGZOで形成されており、また、ゲート絶縁膜拡散防止層7-1として20nmのSiNが用いられている。図15Aに示されているように、トランジスタのソース電位ソース電極の電位を0Vに固定し、ドレイン電位Vdドレイン電極の電位を1Vに固定したままゲート電極に正の電圧バイアスを加えるとドレイン電流が流れる一方で、負の電圧バイアスを加えるとドレイン電流が遮断される。この結果は、トランジスタが実際にトランジスタ動作を行うことを意味している。一方、図15Bに示されているように、ダイオードのゲート電極とソース電極とを0Vに固定したままこれは、当該ダイオードに使用される薄膜トランジスタをダイオード接続することを意味している、ドレイン電極に正の電圧バイアスを印加するとドレイン電流が遮断される一方、負の電圧バイアスを印加するとドレイン電流が流れる。図15Bの例では、オン電圧は、-0.7Vである。この結果は、当該ダイオードが実際にダイオード動作整流動作を行うことを意味している。このように、発明者は、配線層に設けられたトランジスタ、ダイオードが実際に能動素子トランジスタ又はダイオードとして動作することを実験によって確認している。上述のように本実施形態の半導体装置の一つの利点は、それに使用される回路素子トランジスタ21-1、21-2、21、ダイオード22及びキャパシタ23について高耐圧特性が実現でき、更に、耐圧の調節の自由度が大きいことである。発明者らは、配線層3に実際に作製した回路素子の耐圧を測定し、このような利点を実証している。具体的には、発明者らは、実際に作製したダイオード22のドレイン-ゲート間の耐圧を測定した。ここで、測定されたダイオード22の構造は次の通りである:半導体層9は、10nmのIGZO膜であり、ゲート絶縁膜拡散防止層7-1としては、20~50nmのSiN膜が用いられている。ゲート長L、ゲート幅Wは、いずれも0.6μmである。ソース電極30、ドレイン電極31は、ゲート電極26にオーバーラップしており、オーバーラップ長dOL1、dOL2は、0.16μmである。図16に図示されているように、ゲート電極26とソース電極30とが共通接続されて0Vに固定された状態で、ドレイン電極29に電圧バイアスが印加されている。ダイオード22は、ゲート電極26とソース電極30とが共通接続された薄膜トランジスタで形成されているから、このような接続で耐圧を測定することは技術的に妥当である。図17Aは、半導体層9が10nmのIGZO膜であり、ゲート絶縁膜拡散防止層7-1が20nmのSiN膜である場合に、ドレイン電極31に印加される電圧バイアスドレイン電位Vdを変化させたときの、ダイオード22のドレイン電流Id、ゲート電流Igの変化を示すグラフである。ドレイン電位Vdを増大させると、20Vより高いある電位でダイオード22が破壊し、ドレイン電流Id及びゲート電流Igが急増した後に急減した。破壊モードは、ゲート絶縁膜の破壊であった。即ち、このような測定ではダイオード22のゲート-ドレイン間の耐圧を測定でき、ソース-ドレイン間の耐圧は測定されたゲート-ドレイン間の耐圧よりも高いことを意味している。図17Bは、このようにして測定したダイオード22の耐圧とゲート絶縁膜として用いられるSiN膜の膜厚の関係を示すグラフである。SiN膜の膜厚を20nmに設定することで、20V以上のゲート-ドレイン間の耐圧を実現できる。更に、SiN膜の膜厚を50nmまで増大させることで、ゲート-ドレイン間の耐圧を約50Vまで増大させることができる。このように、本実施形態のダイオード22は、高耐圧特性が実現できる上、更に、耐圧の調節の自由度が大きい。なお、SiN膜の膜厚を更に厚くすることでダイオード22の耐圧を増大することができるが、SiN膜の膜厚を厚くし過ぎるとダイオード22を流れる電流が小さくなるので、SiN膜の膜厚は100nm以下であることが好ましい。ゲート-ドレイン間の耐圧は、ゲート電極26とドレイン電極31とを半導体層9の面内方向において離間させる即ち、ドレイン電極31をゲート電極26に対してオーバーラップさせないことによっても増大できる。発明者は、このことを実際に作製したダイオード22の特性を測定することにより実証した。図18A~図18Cは、作製したダイオード22の構造を示す断面図である。図18Aの構造では、ドレイン電極31がゲート電極26にオーバーラップしており、図18Bの構造では、ドレイン電極31の端とゲート電極26の端の位置が面内方向において一致している。また、図18Cの構造では、ドレイン電極31がゲート電極26にオーバーラップしていない。なお、ドレイン電極31がゲート電極26にオーバーラップしていない構造図18Cについては、面内方向におけるドレイン電極31からゲート電極26までの距離を負の値のオーバーラップ長として定義する。図17A、図17Bの場合と同様に、半導体層9は、10nmのIGZO膜であり、ゲート絶縁膜拡散防止層7-1としては、20~50nmのSiN膜が用いられている。ゲート長L、ゲート幅Wは、いずれも0.6μmである。図19A、図19B、図19Cは、それぞれ、SiN膜の膜厚が20nm、30nm、50nmである場合のドレイン電流特性のグラフである。一点破線は、オーバーラップ長が0.16μmである場合、破線はオーバーラップ長が0.0μmである場合、実線はオーバーラップ長が-0.16μmである場合即ち、オーバーラップしていない場合のドレイン電流を示している。ドレイン電流特性のグラフにおいて、ドレイン電流が急変しているゲート-ドレイン間電圧VGDが、ゲート-ドレイン間の耐圧を示している。図20は、ドレイン電極31のゲート電極26に対するオーバーラップ長と、ゲート-ドレイン間の耐圧の関係を示すグラフである。図16から理解されるように、ドレイン電極31がゲート電極26にオーバーラップしている構造及びドレイン電極31の端とゲート電極26の端の位置が面内方向において一致している構造については、ゲート-ドレイン間の耐圧はオーバーラップ長に依存しない。これは、ドレイン電極31とゲート電極26の間の最短位置で定義した場合の距離deffが、拡散防止層7-1の膜厚で同一であるためと考えられる。一方、ドレイン電極31がゲート電極26にオーバーラップしていない場合には、ドレイン電極31とゲート電極26の間の距離deffが増大する。ゲート-ドレイン間の耐圧の増大は、距離deffの増大に起因するものと考えられる。上述の実施例では、ダイオード22として用いられる薄膜トランジスタのドレイン-ゲート間の耐圧が議論されているが、同じ議論がトランジスタ21-1、22-2第1の実施形態、及びトランジスタ21第2の実施形態のドレイン-ゲート間の耐圧、及び、ソース-ゲート間の耐圧について成立することは、当業者には自明的であろう。更に、発明者は、ゲート電極とドレイン電極とを面内方向において離間させる即ち、ドレイン電極をゲート電極に対してオーバーラップさせないことで、高いドレイン電圧が印加された場合のホットキャリア注入の影響を低減できることを実験によって確かめた。より具体的には、図21A、図21Bに図示されている構造のトランジスタ21-1、21-2の特性の評価を行った。ここで、図21Aのトランジスタ21-1では、半導体層8-1として10nmのIGZO膜が使用され、ゲート絶縁膜拡散防止層7-1としては、30nmのSiN膜が用いられている。ゲート長L、ゲート幅Wは、いずれも0.6μmである。更に、ソース電極28-1、ドレイン電極29-1の両方がゲート電極25-1にオーバーラップしている。オーバーラップ長は、ソース電極28-1、ドレイン電極29-1の両方について、0.16μmである。一方、図21Bのトランジスタ21-2では、ソース電極28-1、ドレイン電極29-1の両方が面内方向においてゲート電極25-1から離れている。オーバーラップ長は、ソース電極28-2、ドレイン電極29-2の両方について、-0.16μmである。図21Bのトランジスタ21-2の他の構造は、図21Aのトランジスタ21-1と同一である。図22は、図21Aのトランジスタ21-1と図21Bのトランジスタ21-2のドレイン電圧-ゲート電流特性を示すグラフである。ドレイン電圧-ゲート電流特性の測定の際、ゲート電圧Vgは、3.3Vに設定されている。図22において、G/DOverlapは、図21Aのトランジスタ21-1のドレイン電圧-ゲート電流特性を示しており、G/DOffsetは、図21Bのトランジスタ21-2のドレイン電圧-ゲート電流特性を示している。図22から理解されるように、ソース電極及びドレイン電極がゲート電極から離れている構造を採用したトランジスタ21-2は、オーバーラップさせる構造を採用したトランジスタ21-1と比較して、ゲートリークが増大し始める電圧が17Vから24Vに改善しており、高いドレイン電圧Vdが印加される時におけるゲートリークの増大を抑制できていることが分かる。これは高いドレイン電圧Vdで動作する時に発生するドレインからゲートへのホットキャリアの注入が抑制されたためであると考えられる。一方、図23は、図21Aのトランジスタ21-1と図21Bのトランジスタ21-2について、ドレインに高いストレス電圧を印加させた場合の、ゲート電圧-ドレイン電流特性の変化を測定したグラフである。図23のaOverlapは、ソース電極及びドレイン電極をゲート電極にオーバーラップさせる構造を採用したトランジスタ21-1のゲート電圧-ドレイン電流特性を示しており、bOffsetは、オーバーラップさせない構造を採用したトランジスタ21-2のゲート電圧-ドレイン電流特性を示している。一連の測定では、まず、10Vのドレイン電圧Vdを印加した状態でゲート電圧Vgが0Vから5Vまでスイープされ、初期状態でのゲート電圧-ドレイン電流特性が測定された。その後、3.3Vのゲート電圧Vgが印加された状態で、ドレイン電圧Vdが0Vから20Vまでスイープされた。これにより、ドレインに高いストレス電圧が印加されたことになる。続いて、再び、10Vのドレイン電圧Vdを印加した状態でゲート電圧Vgが0Vから5Vまでスイープされ、これにより、再びゲート電圧-ドレイン電流特性が測定された。図23から理解されるように、ソース電極及びドレイン電極をゲート電極に対してオーバーラップさせる構造を採用したトランジスタ21-1では、高いドレイン電圧Vdの印加後に、閾値電圧の負方向へのシフトが起こっている。一方、ソース電極及びドレイン電極をゲート電極から離す構造を採用したトランジスタ21-2では、閾値電圧の変化が抑制されている。これは、ソース電極及びドレイン電極をゲート電極から離す構造を採用することにより、高いドレイン電圧Vdの印加時のホットキャリア注入が抑制されているためであると考えられる。これらの測定結果は、高電圧動作が求められる際にソース電極及びドレイン電極をゲート電極から離す構造を利用することで、高いドレイン電圧が印加された場合における安定動作が得られることを示している。以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されるものではない。本発明は、当業者には自明的な様々な変更が行われた上で実施され得る。特に、図2、図7には、最も上方に位置する配線層3-1に半導体層8-1、8-2、8、9を設ける構成が開示されているが、半導体層8-1、8-2、8、9は、半導体基板1から離れていれば、任意の配線層3に設けられてもよい。また、第2の実施形態特に図6、図7では、DC-DCコンバータ20Aを構成するトランジスタ21、ダイオード22、キャパシタ23、インダクタ24が同一の配線層3に設けられている構成が示されているが、トランジスタ21、ダイオード22、キャパシタ23及びインダクタ24のうちの一の回路素子が他の回路素子とは異なる配線層3に設けられてもよい。例えば、トランジスタ21が形成される半導体層8とダイオード22が形成される半導体層9が異なる配線層3に設けられてもよい。ただし、トランジスタ21、ダイオード22、キャパシタ23、インダクタ24が同一の配線層3に設けられる構成は、異なる配線層3に設けられる構成と比較すると、トランジスタ21、ダイオード22、キャパシタ23、インダクタ24を形成する工程の数を少なくできる点で好適である。更に、上述の実施形態では、ダイオード22とキャパシタ23とが同一の半導体層9を用いて形成されているが、キャパシタ23は、半導体層9とは分離された半導体層を用いて形成されてもよい。この場合でも、キャパシタ23に使用される半導体層は、ダイオード22を構成する半導体層9と同一の配線層3に形成される例えば、図6、図7の構造では、拡散防止層7-1の上に形成されることが好ましい。