メモリを搭載し、クロックに同期して動作する半導体集積回路において、前記メモリの入力端子と出力端子間にフリップフロップを含む迂回パス回路と、前記メモリの出力と前記迂回パス回路の出力のいずれかを選択出力する出力選択回路と、前記メモリを動作させる第1のテストモード、前記迂回パス回路を動作させる第2のテストモードのいずれかを設定するテストモード選択回路と、を備え、前記第1のテストモードにおいて前記メモリに書き込んだデータを読み出すクロックのタイミングと、前記第2のテストモードにおいて前記フリップフロップに迂回させたデータを読み出すクロックのタイミングが等しいことを特徴とする半導体集積回路のメモリテスト回路。前記メモリを複数搭載し、前記テストモード選択回路は、前記複数のメモリを2以上の領域に区切り、前記領域毎に前記第1又は第2のテストモードに設定することを特徴とする請求項1記載の半導体集積回路のメモリテスト回路。前記第1又は第2のテストモード時に、前記テストモード選択回路が出力する前記領域毎のテストモード選択信号は、前記領域内のメモリのチップセレクト信号に供給され、前記テストモード選択信号が前記第1のテストモードである場合に、前記チップセレクト信号がアクティブ状態になり、前記テストモード選択信号が前記第2のテストモードである場合に、前記チップセレクト信号が非アクティブ状態になることを特徴とする請求項1または2に記載の半導体集積回路のメモリテスト回路。前記迂回パス回路のフリップフロップの入力端子は、対応する前記メモリの入力端子と接続され、前記第2のテストモードの場合、前記迂回パス回路のフリップフロップのクロックには、前記メモリのライトイネーブルがアクティブ状態で、前記メモリに供給されるクロックが選択され、前記迂回パス回路のフリップフロップは、前記迂回パス回路のフリップフロップのクロックに基づいて、ラッチ動作することを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路のメモリテスト回路。前記第1又は第2のテストモードの場合に、前記メモリのライトイネーブル端子には、前記メモリに供給されるクロック信号と同期し、周期が前記メモリに供給されるクロック信号の2倍であるテストライトイネーブル信号が供給されることを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路のメモリテスト回路。前記複数のメモリの領域の区切りは、メモリ単位であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路のメモリテスト回路。前記複数のメモリの領域の区切りは、前記メモリをグループ化した単位であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路のメモリテスト回路。メモリと、フリップフロップ回路を含み前記メモリの入力端子と出力端子との間に設けられた迂回パス回路と、を備えた半導体集積回路のメモリテスト方法であって、前記入力端子から入力したデータを前記メモリに書き込み、前記書き込んだデータをメモリから読み出して前記出力端子に出力させる第1のテストと、前記入力端子から入力したデータを前記メモリを迂回して前記フリップフロップに書き込み、前記フリップフロップに書き込んだデータを前記出力端子に出力させる第2のテストと、を同一のテストパターンを用いて行うことを特徴とする半導体集積回路のメモリテスト方法。前記メモリを複数搭載し、前記複数のメモリを2以上の領域に区切り、前記領域毎に、前記第1のテストを行う第1のテストモードと、前記第2のテストを行う第2のテストモードのいずれかを設定するテストモード選択ステップと、テストを実行し、テスト出力がテストパターンの期待値と一致するか否かを判定するステップと、前記テスト出力が前記テストパターンの期待値と不一致である場合に、前記半導体集積回路の消費電力が所定の値を超えているか否かを判定するステップと、前記消費電力が所定の値を超えていると判定された場合に、前記複数の領域の少なくとも1つに対して、前記テストモード選択ステップで設定したテストモードを変更するステップと、前記変更したテストモードで再テストを実行し、テスト出力が前記テストパターンの期待値と一致するか否かを判定するステップと、を含むことを特徴とする請求項8に記載の半導体集積回路のメモリテスト方法。前記テストモードの変更と再テストは、前記複数の領域に対するテストモードを指定した所定の組み合わせに対して行われ、前記所定の組み合わせの各々の再テストのテスト出力が、前記テストパターンと一致するか否かを判定するステップを含むことを特徴とする請求項9に記載の半導体集積回路のメモリテスト方法。前記複数のメモリの領域の区切りは、メモリ単位であることを特徴とする請求項9または10に記載の半導体集積回路のメモリテスト方法。前記複数のメモリの領域の区切りは、前記メモリをグループ化した単位であることを特徴とする請求項9または10に記載の半導体集積回路のメモリテスト方法。以下の分析は、本発明により与えられる。しかしながら、特許文献1に記載された半導体集積回路では、各々のメモリセルに設定するモードを変えると、モードに応じて、テストパターンの期待値を変えなければならないという問題がある。以下に、図5、図6、図7を参照しながら、その理由を詳細に説明する。図6は、図5に示す回路の迂回パスモード時のタイミングチャートを示している。図6のA、B、C、Dは、図5の組み合わせ回路322の4つの出力信号を示す。また、図6のE、F、G、Hは、図5の選択回路318の対応する4つ出力信号を示す。迂回パスモードの場合には、組み合わせ回路322の出力信号と、選択回路318の出力信号は、同じタイミングの同一の信号になるため、図6に示すように、EとA、FとB、GとC、HとDは、各々、同じになる。一方、図7は、図5に示す回路のトランスペアレントモード時のタイミングチャートを示している。図7のD、E、F、Gは、図5の組み合わせ回路322の4つの出力信号を示す。ここで、図7のD、E、F、Gは、図6のA、B、C、Dと、各々、同じであるとする。また、図7のH、I、J、Kは、各々、図7のD、E、F、Gに対応する選択回路318の出力信号を示す。トランスペアレントモードの場合には、メモリセルの動作により、図7に示すように、選択回路318の出力信号は、組み合わせ回路322の出力信号に対して、1クロック分、遅延する。従って、迂回パスモードの選択回路318の出力図6のE、F、G、Hと、トランスペアレントモードの選択回路318の出力図7のH、I、J、Kを、各々、比較すると、1クロック分の遅延が生じている。以上の理由により、特許文献1に記載された従来のテスト方法では、メモリセルに設定するモードによって、テストパターンの期待値を変えなければならない。また、前述のように、複数のメモリを含む半導体集積回路において、複数のメモリを幾つかの領域に区切り、テスト対象とテスト非対象に分け、テスト非対象のメモリをディセーブル状態に設定し、消費電力を抑えてテストを行うことが行われる。例えば、複数のメモリをn個の領域に区切る場合には、モード設定は、2のn乗通りの組み合わせが考えられ、最大、その組み合わせの数だけ、期待値が存在することになり、必要なテストパターンの本数が膨大になってしまうという問題がある。また、モード設定を変える度に、テストパターンを変えることが煩雑であるという問題も生じる。以上のように、メモリ搭載の半導体集積回路をテストする場合において、設定するテストモードによらずに、テストパターンを共通化したいという課題がある。本発明の第1の視点による半導体集積回路のメモリテスト回路は、メモリを搭載し、クロックに同期して動作する半導体集積回路において、メモリの入力端子と出力端子間にフリップフロップを含む迂回パス回路と、メモリの出力と迂回パス回路の出力のいずれかを選択出力する出力選択回路と、メモリを動作させる第1のテストモード、迂回パス回路を動作させる第2のテストモードのいずれかを設定するテストモード選択回路と、を備え、第1のテストモードにおいてメモリに書き込んだデータを読み出すクロックのタイミングと、第2のテストモードにおいてフリップフロップに迂回させたデータを読み出すクロックのタイミングが等しい。本発明の第2の視点による半導体集積回路のメモリテスト方法は、メモリと、フリップフロップ回路を含みメモリの入力端子と出力端子との間に設けられた迂回パス回路と、を備えた半導体集積回路のメモリテスト方法であって、入力端子から入力したデータをメモリに書き込み、書き込んだデータをメモリから読み出して出力端子に出力させる第1のテストと、入力端子から入力したデータをメモリを迂回してフリップフロップに書き込み、フリップフロップに書き込んだデータを出力端子に出力させる第2のテストと、を同一のテストパターンを用いて行う。本発明の半導体集積回路のメモリテスト回路によれば、メモリを動作させる第1のテストモードと、迂回パス回路を動作させる第2のテストモードとで、テストパターンを共通化することができる。本発明の半導体集積回路のメモリテスト方法によれば、メモリにデータを書き込んで読み出す第1のテストと、迂回パス回路のフリップフロップにデータを書き込んで読み出す第2のテストとを、共通のテストパターンでテストすることができる。本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。本発明による第1の実施形態の半導体集積回路のメモリテスト回路は、図1に示すように、メモリ1001を搭載し、クロックCLKに同期して動作する半導体集積回路において、メモリの入力端子1001のDI0~DInと出力端子1001のDO0~DOn間にフリップフロップ1012を含む迂回パス回路1008と、メモリ1001の出力と迂回パス回路1008の出力のいずれかを選択出力する出力選択回路1007と、メモリ1001を動作させる第1のテストモード、迂回パス回路1008を動作させる第2のテストモードのいずれかを設定するテストモード選択回路1040と、を備え、第1のテストモードにおいてメモリ1001に書き込んだデータを読み出すクロックのタイミングと、第2のテストモードにおいてフリップフロップ1012に迂回させたデータを読み出すクロックのタイミングが等しい。本発明による第2の実施形態の半導体集積回路のメモリテスト方法は、図1に示すように、メモリ1001と、フリップフロップ1012を含みメモリ1001の入力端子1001のDI0~DInと出力端子1001のDO0~DOnとの間に設けられた迂回パス回路1008と、を備えた半導体集積回路のメモリテスト方法であって、入力端子1001のDI0~DInから入力したデータをメモリ1001に書き込み、書き込んだデータをメモリ1001から読み出して出力端子1001のDO0~DOnに出力させる第1のテストと、入力端子1001のDI0~DInから入力したデータをメモリ1001を迂回してフリップフロップ1012に書き込み、フリップフロップ1012に書き込んだデータを出力端子フリップフロップ1012の出力端子に出力させる第2のテストと、を同一のテストパターンを用いて行う。以下、実施例について、図面を参照して詳しく説明する。[実施例1の構成]図1は、実施例1に係る半導体集積回路のメモリテスト回路の回路図である。図1に示す半導体集積回路は、メモリ1001を備えている。半導体集積回路のメモリテスト回路は、メモリ1001にアクセスするメモリ周辺回路1000、テストモード選択回路1040で構成される。まず、メモリ周辺回路1000の構成について詳細に説明する。メモリ周辺回路1000は、外部からテストパターンを入力してラッチするフリップフロップ1002と、テスト出力をラッチし、外部に取り出すフリップフロップ1003を備えている。フリップフロップ1002、1003は、スキャンチェーンを構成することが可能なスキャンセルで構成されている。スキャンセルは、一般に、より詳細には、図8に例示したようにフリップフロップF01~F10とマルチプレクサMUX01~MUX10を含むが、図1では、マルチプレクサは省略し、フリップフロップの部分のみを図示している。メモリ周辺回路1000は、フリップフロップ1002の出力を入力するロジック部1004と、ロジック部1004の出力を入力する入力選択回路1006と、メモリ1001の入力端子DI0~DInと出力端子DO0~DOnの間に配される迂回パス回路1008と、メモリ出力端子DO0~DOnと迂回パス回路1008の出力を選択出力する出力選択回路1007と、出力選択回路1007の出力を入力するロジック部1005とを備えている。また、ロジック部1005の出力は、フリップフロップ1003に入力される。入力選択回路1006は、テストモード第1又は第2のテストモードのときに、所定のアドレスに固定されたアドレス信号をメモリ1001に供給するマルチプレクサ1009と、テストモードのときに、テストモード選択回路1040から出力されるテストモード選択信号MSEL0を取り込むマルチプレクサ1010と、テストモードのときに、テストライトイネーブル信号TWEB信号を取り込むマルチプレクサ1011とを、有している。通常動作の時には、これらのマルチプレクサ1009、1010、1011は、ロジック部1004側の信号が選択される。迂回パス回路1008は、メモリ1001のデータ入力端子DI0~DInの各ビットに対応するn1個のフリップフロップ1012と、フリップフロップ1012のクロックを制御するクロック制御回路1013を有している。クロック制御回路1013には、クロック信号CLK、テストモード選択信号MSEL0、テストライトイネーブル信号TWEBが入力される。まず、テストモード選択信号MSEL0と、テストライトイネーブル信号TWEBの論理を反転した信号が第1のAND回路に入力され、その第1のAND回路の出力と、クロック信号CLKが、第2のAND回路に入力され、第2のAND回路の出力が、フリップフロップ1012のクロック信号CLK_FFになる。出力選択回路1007は、メモリ1001のデータ出力信号DO0~DOnと、フリップフロップ1012のデータ出力信号を選択するマルチプレクサであり、テストモード選択信号MSEL0によって選択が制御される。テストモード選択回路1040に対して、テストイネーブル信号TESTENと、テストセレクト信号TESTSELが入力され、テストモード選択回路1040は、メモリ周辺回路1000に対して、テストモード選択信号MSEL0を出力する。[実施例1の動作]次に、実施例1の動作について、図面を参照しながら、詳細に説明する。まず、TESTEN信号は、メモリ周辺回路1000において、通常動作モードとテストモードの動作切り替えを制御する信号であり、TESTEN信号が0のときに通常動作モードとなり、1のときにテストモードになる。まず、通常動作モードTESTEN信号が0の場合を説明する。テストモード選択回路1040において、TESTEN信号に0が入力されると、テストモード選択回路1040は、テストモード選択信号MSEL0を0にする。次に、メモリ周辺回路1000の通常動作モードについて説明する。マルチプレクサ1009、1010、1011の選択信号であるTESTEN信号に0が入力されると、マルチプレクサ1009、1010、1011の出力信号には、ロジック部1004の出力信号が選択される。出力選択回路1007において、MSEL0が0であることにより、出力選択回路1007におけるマルチプレクサは、メモリ1001のデータ出力信号DO0~DOnを出力する。また、メモリ1001のアドレス信号A0~Am、データ入力信号DI0~DInにはロジック部1004の出力信号が選択されることにより、アドレスとデータが確定される。メモリ1001のチップセレクト信号CSB、ライトイネーブル信号WEBは、ロジック部1004の演算結果によって、ライト動作やリード動作になる。すなわち、フリップフロップ1002により、ロジック部1004を介し、メモリ1001がアクセスされ、メモリ1001の出力データは、ロジック部1005を介して、フリップフロップ1003が受け取る。以上が、メモリ周辺回路1000の通常動作モードの動作である。次に、メモリ周辺回路1000のテストモード時TESTEN信号が1の場合の動作について、説明する。テストモード時には、マルチプレクサ1009、1010、1011の選択信号であるTESTEN信号が1とされることにより、メモリ1001のアドレス信号A0~Amは、アドレス0hに固定され、チップセレクト信号CSBにはテストモード選択回路1040からMSEL0信号が供給され、ライトイネーブル信号WEBには、外部信号であるテストライトイネーブル信号TWEBが供給される。ここで、外部から供給されるテストライトイネーブル信号TWEBは、図3のタイミングチャートに示すように、メモリ1001に供給されるクロック信号CLKと同期し、CLKに対して2倍の周期を有している。また、テストモードには、故障検出モード第1のテストモードと、擬似メモリアクセスモード第2のテストモードがある。故障検出モードのとき、メモリ1001のチップセレクト信号CSBが0アクティブ状態になり、メモリ1001は選択状態になる。一方、擬似メモリアクセスモードのとき、メモリ1001のチップセレクト信号CSBが1非アクティブ状態になり、メモリ1001は非選択状態になる。メモリ1001の選択状態、非選択状態の設定は、テストモード選択回路1040が出力するMSEL0信号により行われる。テストモード時には、メモリ1001のチップセレクト信号CSBには、MSEL0信号が供給され、2つのテストモードは、テストイネーブル信号MSEL0によって切り替えられる。MSEL0が0の場合は故障検出モード第1のテストモード、MSEL0が1の場合は擬似メモリアクセスモード第2のテストモードの状態に遷移する。故障検出モードのとき、メモリ周辺回路1000とメモリ1001の間の遅延故障が検出可能である。また、擬似メモリアクセスモードのとき、メモリ1001は非選択状態になり、低消費電力状態にすることが可能である。ここで、図1の動作の説明を中断し、テストモード時に、テストパターンを外部から入力し、テスト出力を外部に取り出す動作について、説明する。テストパターンの入力とテスト出力の取得はスキャンセルにより行われるが、これに関しては、特許文献2に詳細な説明が記載されている。図8は、特許文献2に記載されている図と同様の図である。以下、図8を参照しながら、スキャンセルの動作について、詳細に説明する。図8において、テストモード時には、複数のマルチプレクサMUX01~MUX10は、入力端子1が選択されるように、制御される。それにより、スキャンセルSC01~SC06は、チェーン状に接続されたスキャンチェーンを構成する。また、同様に、スキャンセルSC07~SC10は、チェーン状に接続されたスキャンチェーンを構成する。また、通常動作モードでは、不図示のスキャンテスト信号を0にし、テストモードではスキャンテスト信号を1に設定する。まず、スキャンテスト信号を1にした後、CLKに同期して、スキャンイン端子SCANIN1より所定のテストパターンを入力し、フリップフロップF01~F06に順次設定する。設定が完了した後、ロジック14、メモリ18、ロジック20を動作させるテストを行い、テスト出力は、ロジック20の出力に出力される。その後、一旦、スキャンテスト信号を0とし、ロジック20のテスト出力は、マルチプレクサを介し、対応するフリップフロップF07~F10に入力され、クロック信号CLKに同期して保持される。続いて、再びスキャンテスト信号が1とし、フリップフロップF07~F10に保持されたテスト出力は、クロック信号に同期して、スキャンアウト端子SCANOUT2に順次シフト出力される。以上が、特許文献2に記載されたスキャンセルの動作である。本発明の実施例1において、テストパターンの入力とテスト出力の取得を行う場合、フリップフロップ1002、1003は、各々、図8におけるスキャンセルSC01~SC06、スキャンセルSC07~SC10のように動作する。次に、図1におけるメモリ周辺回路1000のテストモード時の動作の説明に戻る。ここで、図3は、メモリ周辺回路1000の故障検出モード、擬似メモリアクセスモードのタイミングチャートである。T1、T2、T3、T4は故障検出モード、T5、T6、T7、T8は擬似メモリアクセスモードである。故障検出モード時には、MSEL0信号が0とされ、メモリ1001のチップセレクト信号CSBは0に固定され、常時、メモリ1001が選択状態となる。メモリ1001のデータ入力信号DI0~DInにはロジック部1004の演算結果出力のデータがクロック信号CLKに同期して入力される。メモリ1001のライトイネーブル信号WEBには外部信号であるテストライトイネーブル信号TWEBが、クロック信号CLKに同期して入力され、1の場合はリードモード、0の場合はライトモードに遷移する。ライトモードタイミングT2、T4時は、メモリ1001のデータを、データ出力信号DO0~DOnとして出力する。このメモリ動作により、T2においてデータ出力信号DO0~DOnにD0が出力され、T4においてデータ出力信号DO0~DOnにD2が出力される。その後、フリップフロップ1003は、ロジック部1005を介して、メモリ1001のデータ出力信号DO0~DOnを受け取る。ここで、クロック制御回路1013は、MSEL0が0であることにより、常に0を出力する。フリップフロップ1012のクロックCLK_FFは、常時0となり、クロックが停止している。すなわち、故障検出モードにおいてタイミングT1~T4、フリップフロップ1012は、動作停止の状態となる。次に、擬似メモリアクセスモード時には、MSEL0信号が1とされ、メモリ1001のチップセレクト信号CSBは1に固定され、メモリは非選択状態となる。クロック制御回路1013は、外部信号であるテストライトイネーブル信号TWEBが0のときに、フリップフロップ1012のクロック端子にクロックを供給し、TWEBが1のときに、フリップフロップ1012のクロックを0に固定することにより、クロックを停止する。その結果、フリップフロップ1012のクロックCLK_FFに供給される信号は、図3に示すようになる。フリップフロップ1012にクロックを供給されている場合タイミングT6、T8の場合、フリップフロップ1012は、メモリ1001のデータ入力信号DI0~DInのデータをラッチ動作する。一方、クロックCLK_FFが停止している場合は、前の状態を保持しているタイミングT5、T7の場合。このクロック制御回路1013の動作により、T6においてフリップフロップ1012の出力にD0が出力され、T8においてフリップフロップ1012の出力にD2が出力される。出力選択回路1007は、擬似メモリアクセスモード時には、MSEL0信号が1に選択されているので、フリップフロップ1012の出力信号を出力する。そして、出力選択回路1007の出力が、ロジック部1005に入力され、ロジック部の出力が、フリップフロップ1003に入力される。ここで、図3において、故障検出モードと擬似メモリアクセスモードのタイミングを比較する。故障検出モードにおいて、メモリに供給されているクロックCLKにおける立ち上がりエッジe2、e4のクロックのタイミングで、メモリに書き込んだデータを出力端子1001のDO0~DOnに読み出している。一方、擬似メモリアクセスモードにおいて、クロック制御回路1013よりフリップフロップ1012に供給されるクロックCLK_FFにおける立ち上がりエッジe6、e8のクロックのタイミングで、フリップフロップに迂回されたデータをフリップフロップ1012の出力端子に読み出している。図3に示すように、e2のタイミングとe6のタイミング、e4のタイミングとe8のタイミングが、各々、等しくなるから、故障検出モードのメモリ1001の出力端子DO0~DOnの信号と、擬似メモリアクセスモードのフリップ1012の出力端子の信号は、同じタイミングの同一の信号になる。以上に、メモリ周辺回路1000の通常動作モード、故障検出モード第1のテストモード、擬似メモリアクセスモード第2のテストモードの動作について説明した。図3に示したタイミングチャートからわかるように、図1のメモリ周辺回路1000において、T1からT4の故障検出モードと、T5からT8の擬似メモリアクセスモードは、出力選択回路1007の出力を同じタイミングの同一の信号にすることができる。従って、図1に示すメモリを有する半導体集積回路において、メモリ1001の故障検出モード、擬似メモリアクセスモードのテストパターンの期待値を共通化することができる。また、さらに、実施例1では、図1で示した半導体集積回路のメモリテスト回路でテストを行うメモリテスト方法を提供することができる。まず、図1で示した半導体集積回路のメモリテスト回路にテスタを接続する。そして、テスタに、共通化された1本のテストパターンを格納しておく。そして、テスタよりTESTSEL信号を与えて、テストモード選択回路1040にテストモードの設定を指示する。まず、故障検出モードの設定が指示されると、テストモード選択回路1040がメモリ1001に対して、MSEL0信号を0に設定し、故障検出モードのテスト第1のテストを行う。テスト出力は、テスタに取得され、テストパターンの期待値と一致するか否かが判定される。次に、必要に応じて、テスタから、擬似メモリアクセスモードの設定が指示されると、テストモード選択回路1040がメモリ1001に対して、MSEL0信号を1に設定し、擬似メモリアクセスモードのテスト第2のテストを行う。この際、テストパターンは、故障検出モードのときから、変更する必要はない。次に、比較例として、特許文献1に記載された従来技術のメモリ周辺回路のテスト回路について、図5を参照しながら、詳細に説明する。図5のメモリ周辺回路は、迂回パス回路317、スキャンセル302、307、310、316、319、マルチプレクサ308、311、312、314、315、318、組み合わせ回路306、NOT回路303、313、AND回路305、309、OR回路304を備えている。ここで、迂回パス回路317は、メモリ301のデータ入力端子Di0~Dinとデータ出力端子Do0~Don間の回路であって、メモリ301を迂回するように構成された回路である。迂回パス回路317は、データ人力信号を、メモリ301の後段の回路へ出力する。また、スキャンセル302、307、310、316、319は、入力端子D、出力端子Q、CLK端子を備えたD-FFで、入力された信号を一時的に保持する。また、スキャンセル302、307、310、316、319は、アドレス入力及びデータ入出力に関するメモリ周辺回路のテストを行う際に、テストパターン入力、テスト後のテスト出力の取得として使用される。アドレス入力のテストでは、テスト信号がスキャンセル302へ入力され、テスト後の信号がスキャンセル307へ出力される。また、データ入出力のテストでは、テスト信号がスキャンセル316へ入力され、テスト後の信号がスキャンセル319へ出力される。スキャンセル310は、WEN端子及びCEN端子へ入力するための制御信号を入力する。マルチプレクサ308、311、312、314、315、318は、テスト時と通常動作時による出力信号を切り替え出力する。また、マルチプレクサ308、311、314は、迂回パスモードとトランスペアレントモードによる出力信号を切り替え出力する。また、マルチプレクサ308、311、314は、迂回パスモードとトランスペアレントモードによる出力信号を切り替え出力する。組み合わせ回路306は、複数個のXOR回路をツリー状に構成した組み合わせ回路である。組み合わせ回路320は、アドレス入力信号を集約する。NOT回路303、313は、入力した信号を反転させ出力する回路で、NOT回路303は、テスト時と通常動作時のアドレス入力信号を制御するための信号を、NOT回路313はシステムクロック信号を反転させる。AND回路305、309は、入力信号に対し、論理積演算を行い、演算結果を出力する回路である。AND回路305は、各アドレス入力端子A0~Anの前段に備えられており、アドレス入力の信号と、テスト時と通常動作時のアドレス入力信号を制御するための制御信号との論理積演算を行う。また、AND回路309は、マルチプレクサ308の後段に備えられており、マルチプレクサ308から出力された信号と、テスト時と通常動作時の動作切り替えを制御する信号との論理積演算を行う。OR回路304は、入力信号に対し、論理和演算を行い、演算結果を出力する回路で、NOT回路303後段に備えられており、NOT回路303により反転された、メモリ周辺回路におけるテスト時と通常動作時の動作切り替えを制御する信号と、不図示のモード設定手段により設定され、テストを行う際に発行されるモード設定信号との論理和演算を行う。次に、半導体集積回路内のメモリ301及び主要なメモリ周辺回路は、ATPGEN信号、SCANEN信号、SYSTEM_CLK信号、MEM_BYPASS信号により制御される。ATPGEN信号は、メモリ周辺回路において、テスト時と通常動作時の動作切り替えを制御する信号であり、ATPGEN信号が1の場合、テスト状態へ、ATPGEN信号が0の場合、通常動作状態へ遷移するように制御する。ATPGEN信号は、マルチプレクサ308、312、315、318の制御信号入力端子へ、AND回路309の入力端子へ、NOT回路303の入力端子へ入力される。SCANEN信号は、メモリ301の動作を制御する信号であり、SCANEN信号が1の場合、メモリ301へ一時的に保持されたデータを、データ出力端子Do0~Donから読み出すシフト動作状態へ、SCANEN信号が0の場合、データ入力端子Di0~Dinから入力されたデータを、メモリ301へ一時的に保持するキャプチャ動作状態へ遷移するように制御する。SCANEN信号は、マルチプレクサ311の入力端子へ入力される。SYSTEM_CLK信号は、システムクロック信号である。SYSTEM_CLK信号は、マルチプレクサ315の入力端子へ、NOT回路313の入力端子へ入力される。MEM_BYPASS信号は、モード設定手段により、不図示のモード設定信号レジスタに設定した命令モード設定を基に、モード設定信号として各メモリへ発行され、迂回パスモードのメモリ301とトランスペアレントモードのメモリ301の動作を制御する信号であり、MEM_BYPASS信号が1の場合、迂回パスモードとして動作させ、MEM_BYPASS信号が0の場合、トランスペアレントモードとして動作させるように制御する。MEM_BYPASS信号は、マルチプレクサ308、311、314の制御信号入力端子へ入力され、OR回路304の入力端子へ入力される。次に、LSI43内部のメモリ周辺回路は、アドレス設定手段61、選択信号発生手段62、動作制御信号供給手段63、クロック反転手段64、選択手段65を有している。アドレス設定手段61は、トランスペアレントモードの場合、メモリ301のアドレス入力へ、0のアドレス入力データを設定するように、メモリ301前段に備えられたAND回路305の入力端子へ制御信号を入力する。アドレス設定手段61は、NOT回路303、OR回路304で構成されており、AND回路305の前段に備わっている。アドレス設定手段61は、NOT回路303の入力端子へATPGEN信号が入力され、反転されたATPGEN信号とMEM_BYPASS信号が、OR回路304の入力端子へ入力され、その演算結果が、OR回路304の出力端子から出力される。以上に、図5の従来技術の回路の構成と動作について説明した。次に、図6、図7は迂回パスモードとトランスペアレントモードのタイミングチャートを示している。前述したように、迂回パスモードの場合は、選択回路318の出力が、組み合わせ回路322の出力信号と、同じタイミングの同一の信号になる。一方、トランスペアレントモードの場合には、図7に示したCLK端子入力、WEN端子入力、CEN端子入力により、メモリ動作された信号が、選択回路318の出力信号になるので、選択回路318の出力信号は、組み合わせ回路322の出力信号に対して、1クロック分、遅延した信号が出力される。このように、図5に示す従来技術の回路では、迂回パスモードとトランスペアレントモードで、テストパターンの期待値が変わるので、モード毎にテストパターンを変えなければならない。一方、本発明の実施例1に係る半導体集積回路のメモリテスト回路では、モード設定によらずに、テストパターンを1本に共通化することができる。以下に、実施例1の効果について纏める。第1の効果としては、テストパターン生成ツールによりテストパターン作成を行う際の演算時間を削減する効果がある。その理由は、出力選択回路図1の1007が、故障検出モードと擬似メモリアクセスモードで、同一のタイミングで同一のデータを出力する。このため、テストパターンの期待値は、モードを切り替えても変わらないので、同一のテストパターンの期待値でテストが可能になり、テストパターン作成にかかる演算時間を削減できる。第2の効果としては、テスタに格納するパターン容量を削減する効果がある。その理由は、2つのテストモードのテストが1本のテストパターンで可能になるからである。テスト出力が、テストパターンの期待値と一致するか否かを判定する際には、一般に、テスタが用いられるが、テストパターンをテスタに格納できるようにするためには、容量が制限されるので、1本のテストパターンで共通化できることは、大きな利点である。また、実施例1の半導体集積回路のメモリテスト方法によれば、故障検出モードのテスト第1のテストと擬似メモリアクセスモードのテスト第2のテストで、テスト出力が同じタイミングの同一の信号を出力することができるので、故障検出モードのテストと擬似メモリアクセスモードのテストを同一のテストパターンを用いて行うことができる。また、実施例1の半導体集積回路のメモリテスト回路は、特許文献1と同様に、メモリの境界における遅延故障を検出することができる。実施例1で故障検出モードに設定した場合、メモリを実際に動作させるため、通常動作時と同一の経路でテストが可能になるためである。[実施例2の構成]図2は、実施例2に係る半導体集積回路のメモリテスト回路の回路図である。図2に示す半導体集積回路は、2つのメモリ1001、1021を備えている。半導体集積回路のメモリテスト回路は、メモリ1001にアクセスするメモリ周辺回路1000と、メモリ1021にアクセスするメモリ周辺回路1020、テストモード選択回路1040で構成される。ここで、図2のメモリ周辺回路1000内では、図1と同じ参照符号を付けている。まず、メモリ周辺回路1000の構成については、実施例1と同じである。また、メモリ周辺回路1020の構成は、メモリ周辺回路1000と同様であるため、それらの説明は省略する。テストモード選択回路1040に対して、テストイネーブル信号TESTENと、テストセレクト信号TESTSELが入力され、テストモード選択回路1040は、メモリ周辺回路1000、1020に対して、各々、テストモード選択信号MSEL0、MSEL1を出力する。[実施例2の動作]次に、実施例2の動作について説明する。メモリ周辺回路1000、1020の各々の通常動作モード、故障検出モード第1のテストモード、擬似メモリアクセスモード第2のテストモードについては、実施例1のメモリ周辺回路1000の動作と同じなので説明を省略する。また、実施例2のメモリ周辺回路1000、1020の各々の故障検出モードと擬似メモリアクセスモードのタイミングチャートは、共に、図3に示した実施例1のタイミングチャートと同じになる。従って、図2に示す2個のメモリを有する半導体集積回路のメモリテスト回路において、メモリ1001の故障検出モード、擬似メモリアクセスモード、メモリ1021の故障検出モード、擬似メモリアクセスモードの4通りのテストパターンの期待値を共通化することができる。さらに、一般に、複数のメモリを搭載する半導体集積回路において、複数のメモリをn個の領域に区切り、テストモード選択回路が、各々のn個の領域に対して、テストモード選択信号MSEL0、MSEL1、....、MSELn-1を生成して、供給するように、図2に示した回路をn個の領域に対応した回路に拡張することができる。この場合においても、全ての領域における故障検出モードと擬似メモリアクセスモードの出力選択回路の出力は同じすることが可能である。従って、n個の領域を設定する2のn乗通りの組み合わせのモード設定に対して、テストパターンの期待値は同じになるため、テストパターンを1本に共通化することができる。また、m個のメモリを搭載する半導体集積回路において、メモリ単位にm個領域に区切り、テストモード選択回路が、各々のm個の領域に対して、テストモード選択信号MSEL0、MSEL1、....、MSELm-1を生成して供給し、メモリ単位でモード設定するようにしてもよい。図2に示す回路は、m=2の場合に相当する。また、複数のメモリを搭載する半導体集積回路において、メモリをグレープ化した単位で、領域を区切り、グループ毎に対してテストモード選択信号を生成して供給し、グループ単位でモード設定するようにしてもよい。以下に、実施例2の効果について纏める。実施例2では、2つのメモリを搭載しているため、4通りのテストモードの組み合わせが考えられるが、4通りのテストパターンを1本に共通化でき、テストパターン作成にかかる演算時間を削減できる。また、さらに多くのメモリを搭載し、n個の領域に区切って、領域毎にモード設定する場合には、最大、2のn乗通りの組み合わせのモード設定が考えられ、従来技術では膨大な本数のテストパターンを生成する必要があったが、全てを1本のテストパターンで共通化することができるため、テストパターン作成にかかる演算時間を大幅に削減できる。第2の効果としては、テスタに格納するパターン容量を削減する効果がある。その理由は、テストモード選択信号によるモードの組み合わせによらずに、4通りのテストが1本のテストパターンで可能になるからである。ここで、テスト出力が、テストパターンの期待値と一致するか否かを判定する際には、一般に、テスタが用いられる。テストパターンをテスタに格納できるようにするためには、容量が制限されるので、1本のテストパターンで共通化できることは、大きな利点である。また、一般に、複数のメモリをn個の領域に区切って、領域毎にモード設定する場合には、最大、2のn乗通りの組み合わせのモード設定が考えられ、従来技術では膨大な本数のテストパターンを生成する必要があったが、全てを1本のテストパターンで共通化することができるため、テストパターンの格納に必要な容量を大幅に削減することができる。また、実施例2の半導体集積回路のメモリテスト回路は、特許文献1と同様に、低消費電力で、テストを実施することができる。実施例2では、複数のメモリの領域を区切り、幾つかの領域に対して擬似メモリアクセスモードに設定することにより、メモリを動作させないディセーブル状態にすることができるため、メモリの消費電力を抑制できるからである。図4は、本発明の実施例3に係る半導体集積回路のメモリテスト方法を示すフローチャートである。実施例3では、実施例2における図2に示した半導体集積回路のメモリテスト回路に対して、さらに、テストパターンでテストする際の好適なテスト方法を示している。実施例3において、テストパターンの入力、テスト出力の取得、テスト出力がテストパターンと一致するか否かの判定は、通常、テスタで行われる。図4のメモリAは、図2のメモリ1001、図4のメモリBは、図2のメモリ1021に対応している。実施例2で説明したように、メモリAの故障検出モード、メモリAの擬似メモリアクセスモード、メモリBの故障検出モード、メモリBの擬似メモリアクセスモードの4通りに対して、同一のテストパターンを用いることができる。そこで、実施例3では、共通化した1本のテストパターンを、テスタに格納しておき、そのデータを読み出して使用する。また、テスタより、テストモードの組み合わせに関するTESTSEL信号を与えて、TESTSEL信号を受けたテストモード選択回路1040が、それに応じて、メモリA、Bに対してテストモードを設定する。図4に示すように、まず、メモリA及びメモリBを故障検出モードに設定するステップS1101。具体的には、図2において、テストモード選択回路1040が、テストモード選択信号MSEL0、MSEL1を共に0に設定する。次に、テストパターンを入力して、テストを行い、テスト出力を取得して、そのテスト出力がテストパターンの期待値と一致するか否かを判定するステップS1102。テストパターンの期待値と一致したと判別された場合にはステップS1102の結果が、YESの場合、テスト判定をPASSとしステップS1103、テストを完了する。一方、テストパターンの期待値と一致しないと判別された場合にはステップS1102の結果が、NOの場合、半導体集積回路の消費電力が所定の値を超えているか否かを判定するステップS1104。半導体集積回路の消費電力が所定の値を超えていないと判定された場合にはステップS1104の結果が、NOの場合、テスト判定をFAILとしステップS1105、テストを完了する。次に、半導体集積回路の消費電力が所定の値を超えていると判定された場合ステップS1104の結果が、YESの場合は、テスト判定をFAILとせず、次のテストへ進む。その理由は、テストパターンによりテストを行う場合、通常動作時よりもメモリやロジックの動作率が高いため、消費電力が多くなり、電圧降下を招いて、良品を不良品と判断してしまう問題が生じるためである。そこで、図4の次のステップで、故障検出モードでメモリを動作させる領域と、擬似メモリアクセスモードでメモリを動作させない領域に分けることを行う。ここで、擬似メモリアクセスモードの場合には、低消費電力にすることができるから、半導体集積回路の消費電力を所定の値以下に抑えた状態にして、再テストを行うことにする。次に、図4に戻り、ステップS1106以降の説明を行う。メモリAを故障検出モードに、メモリBを擬似メモリアクセスモードに設定するステップS1106。具体的には、図2において、テストモード選択回路1040が、テストモード選択信号MSEL0を0に、MSEL1を1に設定する。次に、テストパターンを入力して、テストを行い、テスト出力を取得して、そのテスト出力がテストパターンの期待値と一致するか否かの判定を行うステップS1107。テストパターンの期待値と一致しないと判定される場合にはステップS1107でNOの場合、テスト判定をFAILとしステップS1111、テストを完了する。一方、テストパターンの期待値と一致した場合にはステップS1107でYESの場合、メモリAとメモリBのテストモードを逆に設定する。すなわち、メモリAを擬似メモリアクセスモードに、メモリBを故障検出モードに設定するステップS1108。具体的には、図2において、テストモード選択回路1040が、テストモード選択信号MSEL0を1に、MSEL1を0に設定する。次に、テストパターンを入力して、テストを行い、テスト出力を取得して、そのテスト出力がテストパターンの期待値と一致するか否かの判定を行うステップS1109。テストパターンの期待値と一致した場合にはステップS1109でYESの場合、テスト判定をPASSとし、テストを完了する。一方、テストパターンの期待値と一致しない場合にはステップS1109でNOの場合、テスト判定をFAILとしステップS1111、テストを完了する。実施例3のメモリテスト方法を示す図4は、メモリが2つの領域の場合について示しているが、一般に、複数のメモリをn個の領域に区切り、テストモード選択回路が各々のn個の領域に対して、テストモード選択信号MSEL0、MSEL1、....、MSELn-1を生成するように構成した場合に対して、実施例3のメモリテスト方法を拡張し、適用することが可能である。また、m個のメモリを搭載する半導体集積回路において、メモリ単位にm個領域に区切り、テストモード選択回路が、各々のm個の領域に対して、テストモード選択信号MSEL0、MSEL1、....、MSELm-1を生成するように構成した場合に、実施例3のメモリテスト方法を拡張し、適用することも可能である。ここで、図2及び図4に示す例示は、m=2の場合に相当する。また、複数のメモリを搭載する半導体集積回路において、メモリをグレープ化した単位で、領域を区切り、グループ毎にテストモード選択信号を生成するように構成した場合に、実施例3のメモリテスト方法を拡張し、適用することも可能である。また、実施例3のメモリテスト方法では、最初に、メモリA、Bが共に故障検出モードである場合についてテストし、その後、メモリAが故障検出モード、メモリBが擬似メモリアクセスモードの場合、及びメモリAが擬似メモリアクセスモード、メモリBが故障検出モードの場合について、再テストしている。ここで、テスト及び再テスト時のモード設定の組み合わせを、予め、所定の組み合わせのモード設定に決めておき、それに基づいて、テスト及び再テストを行うようにしてもよい。例えば、複数のメモリをn個の領域に区切る場合、2のn乗通りの組み合わせが考えられるが、その中で、必要なモード設定を消費電力との相関を考慮して幾つかに絞り、決めておけばよい。また、モード設定の変更は、テスタからテストモード選択回路1040に対して、テストセレクト信号TESTSELを供給し、テストする組み合わせを指示することにより、行うことができる。以下に、実施例3の効果について纏める。実施例3の効果として、テストに要する時間を容易に削減できることがある。その理由は、テストパターンを変更せずに、テスタ上にて故障検出モードと擬似メモリアクセスモードを切り替えられるからである。従来技術の迂回パスモードとトランスペアレントモードではテストパターンの期待値が異なり、且つ、テスト対象のメモリを変更した場合でも、テストパターンの期待値が異なる。尚、テストパターンをコンピュータ装置で生成するため、後戻り工程が長く、即座にテストパターンを走行できない問題がある。また、メモリをn個搭載した半導体集積回路をテストする場合、テストの組み合わせの数は、2のn乗通りに増えるため、多数のメモリを搭載するほど繰返しが多くなり、後戻り回数が増加する。実施例3では、図4のフローチャートに示すように、テスタ上にて、テストモードによらず、同一のテストパターンを用いてテストすることが可能である。故に、テストパターンの期待値を再生成する作業が不要になるため、後戻り工程が小さくなる。また、故障検出率モードに設定するメモリの個数と最大許容消費電力の相関をサーチすることも容易になり、テスト回数の削減及び最適化を行うことが可能である。