"SRAMの製造方法であって、基板を提供するステップと、前記基板上に、第一ダミーパターンを形成するステップと、前記第一ダミーパターンの少なくとも一つの側壁に沿って、第一スペーサを形成するステップと、前記第一ダミーパターンを除去するステップと、前記第一スペーサにより被覆されない前記基板の一部を除去することにより、前記SRAMの第一フィンを形成するステップと、を具備することを特徴とする方法。さらに、前記第一ダミーパターンの少なくとも一つの側壁に沿って、前記第一スペーサと異なる第二スペーサを形成するステップと、前記第二スペーサにより被覆されない前記基板の一部を除去することにより、前記SRAMの第二フィンを形成するステップと、前記基板上に、第二ダミーパターンを形成するステップと、前記第二ダミーパターンの前記側壁に沿って、第二スペーサを形成するステップと、前記第二ダミーパターンを除去するステップと、前記第二スペーサにより被覆されない前記基板の一部を除去することにより、前記SRAMの第三フィンと第四フィンを形成し、前記第一~前記第三フィンは互いに平行であるステップと、前記第一~前記第四フィン上に、ゲート電極を形成するステップと、からなり、前記ゲート電極の前記形成ステップは、前記第一~前記第四フィン上に、ゲート電極層を形成するステップと、前記ゲート電極層上に、ゲートダミーパターンを形成するステップと、前記ゲートダミーパターンの前記側壁に沿って、ゲートスペーサを形成するステップと、前記ゲートダミーパターンを除去するステップと、前記ゲートスペーサにより被覆されない前記ゲート電極の一部を除去するステップと、を具備し、前記第一フィンは、第一プルダウンチャネル領域と第一パスゲートチャネル領域を有し、前記第二フィンは、第一プルアップチャネル領域を有し、前記第三フィンは、第二プルアップチャネル領域を有し、前記第四フィンは、第二プルダウンチャネル領域と第二パスゲートチャネル領域を有し、前記第二フィンと前記第三フィンは、前記第一フィンより長いことを特徴とする請求項1記載の方法。さらに、前記基板上に、第二ダミーパターンを形成するステップと、前記第二ダミーパターンの少なくとも一つの側壁に沿って、第二スペーサを形成するステップと、前記第二ダミーパターンを除去するステップと、前記第二スペーサにより被覆されない前記基板の一部を除去することにより、第二フィンを形成するステップと、前記第一ダミーパターンの側壁上に、第三スペーサを形成するステップと、前記第二ダミーパターンの側壁上に、第四スペーサを形成し、前記第一~前記第四スペーサは、全て、前記SRAMの同一ユニットセル内に位置するステップと、第三ダミーパターンを形成するステップと、を具備し、前記第一ないし第三のダミーパターンは、それぞれ、前記SRAMのユニットセル内に位置する少なくとも2端縁を有することを特徴とする請求項1記載の方法。さらに、前記第一スペーサの分離側壁に沿って、前記第一スペーサと異なる第二スペーサを形成するステップと、第一辺を有する第二ダミーパターンを形成し、前記第一辺は、前記SRAMの前記ユニットセル内に位置する前記第二ダミーパターンの唯一の一辺であるステップと、第二辺を有する第三ダミーパターンを形成し、前記第二辺は、前記SRAMの前記ユニットセル内に位置する前記第三ダミーパターンの唯一の一辺であるステップと、前記第一辺に沿って、第三スペーサを形成するステップと、前記第二辺に沿って、第四スペーサを形成するステップと、を具備することを特徴とする請求項1記載の方法。半導体装置の製造方法であって、フィンを提供するステップと、前記フィン上に、ゲート誘電層とゲート電極層を形成するステップと、前記ゲート電極層上に、第一ダミーパターンを形成するステップと、前記第一ダミーパターンの側壁に沿って、第一スペーサを形成するステップと、前記第一ダミーパターンを除去し、前記第一スペーサを残すステップと、前記第一スペーサをマスクとして、前記ゲート誘電層と前記ゲート電極層をパターニングするステップと、を具備し、前記フィンは、第一長軸を有し、前記第一スペーサは、それぞれ、前記第一長軸に直交する第二長軸を有し、前記ゲート電極層をパターニングして、四個の分離した導電領域をユニットセル内に形成し、前記の四個の分離した導電領域は、それぞれ、前記ユニットセル中の少なくとも二個のフィンと重複することを特徴とする方法。フィンを提供する前記ステップは、さらに、基板を提供するステップと、前記基板上に、第二ダミーパターンを形成するステップと、前記第二ダミーパターンの前記側壁に沿って、第二スペーサを形成するステップと、前記第二ダミーパターンを除去し、前記スペーサを維持するステップと、前記基板上の前記スペーサを用いて、前記基板をパターニングするステップと、からなることを特徴とする請求項5記載の方法。半導体装置の製造方法であって、基板を提供するステップと、前記基板をパターニングして、複数のフィンを形成するステップと、前記複数のフィン上に、ゲート電極層を形成するステップと、前記ゲート電極層をパターニングして、ゲート電極を形成するステップと、を具備し、前記基板の前記パターニングは、さらに、前記基板上に、第一ダミーパターンを形成するステップと、前記第一ダミーパターンの側壁に沿って、第一スペーサを形成するステップと、前記第一ダミーパターンを除去するステップと、前記基板の露出部分を除去するステップと、を含み、前記ゲート電極層の前記パターニングは、さらに、前記ゲート電極層上に、第二ダミーパターンを形成するステップと、前記第二ダミーパターンの側壁に沿って、第二スペーサを形成するステップと、前記第二ダミーパターンを除去するステップと、前記ゲート電極層の露出部分を除去するステップと、を含むことを特徴とする方法。前記ゲート電極層の前記パターニングは、さらに、前記複数のフィン中の二個と重複する第一導電領域を形成するステップと、前記複数のフィン中の単一の一個と重複する第二導電領域を形成するステップと、を含むことを特徴とする請求項7記載の方法。前記ゲート電極層の前記パターニングは、さらに、第一導電領域と第二導電領域を形成し、前記導電領域と前記第二導電領域は、それぞれ、前記複数のフィンの少なくとも3個と重複するステップと、前記第三導電領域と第四導電領域を形成し、前記第三導電領域と前記第四導電領域は、それぞれ、前記複数のフィンの二個だけと重複するステップと、を含むことを特徴とする請求項7記載の方法。前記ゲート電極層の前記パターニングは、さらに、前記複数のフィン中の少なくとも三個と重複する第一導電領域を形成するステップと、前記複数のフィンの単一の一個だけと重複する第二導電領域を形成するステップと、からなり、前記フィンとゲート電極は、SRAMアレイのユニットセルの一部であることを特徴とする請求項7記載の方法。本発明は、ダミー層とスペーサを用いたレイアウトのSRAMセルを製造する、半導体装置の製造方法を提供し、上述の問題を解決することを目的とする。本発明のSRAMの製造方法の一形態は、基板を提供するステップと、基板上に、第一ダミーパターンを形成するステップと、を含む。第一スペーサは、第一ダミーパターンの少なくとも一つの側壁に沿って形成される。第一ダミーパターンが除去され、SRAMの第一フィンは、スペーサにより被覆されない基板の一部を除去することにより形成される。本発明の半導体装置の製造方法他の形態は、フィンを提供するステップと、フィン上に、ゲート誘電層とゲート電極層を形成するステップと、を含む。第一ダミーパターンがゲート電極層上に形成され、第一スペーサが、第一ダミーパターンの側壁に沿って形成される。第一ダミーパターンは除去され、第一スペーサを残し、ゲート誘電層とゲート電極層は、第一スペーサをマスクとしてパターニングされる。さらに他の形態によると、半導体装置の製造方法は、基板を提供するステップと、基板をパターニングして、複数のフィンを形成するステップと、を含む。基板のパターニングは、さらに、基板上に、第一ダミーパターンを形成するステップと、第一ダミーパターンの側壁に沿って、第一スペーサを形成するステップと、第一ダミーパターンを除去するステップと、基板の露出部分を除去するステップと、を含む。ゲート電極層が複数のフィン上に形成され、ゲート電極層がパターニングされて、ゲート電極を形成する。ゲート電極層のパターニングは、さらに、ゲート電極層上に、第二ダミーパターンを形成するステップと、第二ダミーパターンの側壁に沿って、第二スペーサを形成するステップと、第二ダミーパターンを除去するステップと、ゲート電極層の露出部分を除去するステップと、を含む。本発明の長所は、フォトリソグラフィックプロセスの固有の限界を受けずに、構造寸法を縮小することができることである。本発明を具体例のSRAMセルレイアウトについて説明する。しかし、本発明は、その他のセルレイアウトに応用することもできる。図1は、具体例によるメモリ装置100を示す図である。第一プルアップトランジスタ105、第一プルダウントランジスタ109、第二プルアップトランジスタ107、第二プルダウントランジスタ111は電気的に接続して、2個の交差結合するインバータを形成する。第一プルダウントランジスタ109と第一プルアップトランジスタ105のドレインは、第二プルアップトランジスタ107と第二プルダウントランジスタ111のゲートに電気的に接続され、第二プルアップトランジスタ107と第二プルダウントランジスタ111のドレインは、第一プルアップトランジスタ105と第一プルダウントランジスタ109のゲートに電気的に接続する。メモリ装置100は、第一パスゲートトランジスタ101と第二パスゲートトランジスタ115も含む。この例では、第一パスゲートトランジスタ101、または、第二パスゲートトランジスタ115等のパスゲートトランジスタは、例えば、第一プルダウントランジスタ109、または、第二プルダウントランジスタ111等のプルダウン装置より長いゲート長さを有する。パスゲートトランジスタのゲートは、メモリ装置100へのアクセスを制御するワードラインWLに接続され、メモリセルから読み書きするこれらの機能は以下で説明する。第一パスゲートトランジスタ101はビットラインBLに接続され、第二パスゲートトランジスタ115は相補的ビットラインRBLに接続される。第一パスゲートトランジスタ101は、第一プルダウントランジスタ109と第一プルアップトランジスタ105と共に、コモンノードに接続される。第二パスゲートトランジスタ115は、第二プルダウントランジスタ111と第二プルアップトランジスタ107と共に、コモンノードに接続される。図1で示される例では、高電圧をワードラインWLに供給することにより、第一パスゲートトランジスタ101と第二パスゲートトランジスタ115がオンになり、メモリ装置100は書き込まれる。パスゲートトランジスタが導通するので、ビットラインBLと相補的ビットラインRBLが、メモリ装置100に対し、書き込みを実行する。高電圧がワードラインWLに供給されて、第一パスゲートトランジスタ101と第二パスゲートトランジスタ115が導通する時、この実施例のメモリ装置100は読み取りをすることができる。パスゲートトランジスタが導通するので、ビットラインBLと相補的ビットラインRBLは、メモリ装置100に対し、読み取りを実行する。図2Aは、半導体基板202の断面図である。基板202は、バルクシリコン、ドープ、または、未ドープの基板、或いは、シリコンオンインシュレータsilicononinsulator、SOI基板のアクティブ層である。一般に、SOI基板は、シリコン、ゲルマニウム、シリコンゲルマニウム、SOI、シリコンゲルマニウムオンインシュレータSGOI、または、それらの組み合わせ等の半導体材料の層からなる。基板は、その他の基板でもよく、例えば、複合層基板、傾斜基板、または、ハイブリッド配向基板である。図2Bと2Cは、それぞれ、第一ダミー層207、第二ダミー層209、および、第一スペーサ211の形成を示す断面図と上視図である。第一ダミー層207と第二ダミー層209が形成されて、後に形成するフィン215図2Fの説明を参照の寸法を定めるように形成される。これにより、第一ダミー層207と第二ダミー層209が互いに平行に形成され、且つ、約0.02μm~約0.2μm、例えば、約0.08μmの同じ第一幅w1を有する。この他、第一ダミー層207と第二ダミー層209は、第一距離d1隔てられ、第一距離d1は、約0.05μm~約1μm、例えば、約0.1μmである。第一ダミー層207と第二ダミー層209は、第一初期誘電層図示しないをパターニングすることにより形成され、第一初期誘電層は、CVD、PECVD等の適当なプロセスを用いて形成される。第一初期誘電層は、誘電材料、例えば、酸化物、窒化物、シリコンオキシニトライド、これらの組み合わせからなり、厚さが約200Å~約2,000Å、例えば、約500Åである。初期誘電層が形成されると、初期誘電層がパターニングされ、第一ダミー層207と第二ダミー層209を形成する。パターニングは、フォトリソグラフィとエッチング等の適当なマスクと除去プロセスを用いて実行され、その他の適当なプロセスを使用することもできる。第一スペーサ211が、第一ダミー層207と第二ダミー層209の側壁に沿って形成される。第一スペーサ211は、前に形成された構造上に、スペーサ層図示しないをブランケット蒸着することにより形成される。スペーサ層は、SiN、オキシナイトライド、SiC、SiON、酸化物等を含み、通常の方法、例えば、化学気相成長CVD、プラズマCVD、スパッタ、および、他の公知技術により形成される。スペーサ層は、厚さ約10Å~約700Å、例えば、約30Åに形成される。その後、異方性エッチングによりエッチングされ、構造の水平表面部分のスペーサ層を除去することにより、第一スペーサ211を形成する。図2Cは、製造するメモリ装置100中のユニットセル213を示す図である。図のように、ユニットセル213は点線で示される。しかし、注意すべきことは、ユニットセル213の境界は、完成品中では見られない。むしろ、ユニットセル213は、設計されるメモリアレイの基礎的要素を定義する。メモリ装置は、通常、1個かそれ以上のメモリアレイを有する。ユニットセル213は何回も重複設置されて千、何百万、数十億、何兆、それ以上、異なるデータ量を保存することができるメモリを構成する。ユニットセル213は、約0.05μm~約0.3μm、例えば、約0.2μmの第二幅w2を有し、約0.1μm~約1.1μm、例えば、約0.5μmの第一長さl1を有する。図2Dと2Eは、それぞれ、第一スペーサ211形成後、第一ダミー層207と第二ダミー層209を除去した後の断面図と上視図である。この例では、第一ダミー層207と第二ダミー層209は、湿式エッチングで除去されるが、その他の適当なエッチング技術、例えば、ドライエッチングを使用することもできる。例えば、第一ダミー層207と第二ダミー層209が酸化ケイ素で形成される場合、HFのようなエッチング液を用いることにより、第一スペーサ211のいくらかも除去することなく、第一ダミー層207と第二ダミー層209を除去することができる。この形状で第一スペーサ211を形成することにより、リソグラフィを使用せず、また、その固有の限界なしで、第一スペーサ211が形成される。第一スペーサ211のリソグラフィックプロセスを省略できるので、第一スペーサ211はリソグラフィックプロセスの固有の限界に縛られない。これらの制限がないので、リソグラフィックプロセスを使用して許容される寸法より、第一スペーサ211はさらに小さい寸法で形成される。図2F~2Gは、それぞれ、基板202図2Dを参照にフィン215を形成する断面図と上視図である。この例では、第一ダミー層207と第二ダミー層209により定められた第一スペーサ211のそれぞれは、マスクとして用いられ、各第一スペーサ211の下に、フィン215が形成される。フィン215は、基板202のフィン215になる領域を保護し、基板202の保護されない部分が、例えば、ドライエッチング反応性イオンエッチングRIEプロセスにより除去されることにより形成される。除去プロセスは、フィン215が、約200Å~約5000Å、例えば、約600Åの第一高さを有するまで実行される。図2Hと2Iは、それぞれ、第一スペーサ211の除去と、二個のフィン215をエッチングして、不連続のフィン217を形成する断面図と上視図である。第一スペーサ211は、スペーサ材料に選択的に湿式エッチングすることにより除去され、他の露出材料を大幅に除去することなく、第一スペーサ211を除去することができる。例えば、窒化ケイ素が、スペーサ材料として用いられる場合、エッチング液例えば、H3NO4が用いられて、第一スペーサ211を選択的に除去する。しかし、第一スペーサ211の除去は、その他の適当な除去プロセスを用いることもでき、例えば、追加のリソグラフィステップにより、選択的に、第一スペーサ211を除去する。さらに、図2Iは、二個のフィン215をパターニングし、不連続のフィン217を形成することを示す図である点線219により不連続が示される。不連続フィン217は、ユニットセル213中のメモリ装置100の形成に有用であるので、不要なところに連続した単一連続フィンはない。フィン215の形成において、寸法の縮小は、このプロセスにとってさほど重要ではなく、フィン215のパターニングは、上述と類似のプロセス、または、その他の適当なマスキングと除去プロセス、例えば、フォトリソグラフィとエッチングプロセスにより行われる。この例では、不連続フィン217は、約0.02μmと約1μmとの間の寸法、例えば、約0.15μmの不連続部分を有するように形成される。また、不連続フィン217のパターニングは、フィン215の形成ステップで、フィン215を形成する前に、不連続部分219内に位置するフィン215上の第一スペーサ211を除去することにより行われる。第一スペーサ211が除去されたので、フィン215が形成される時、不連続部分219内に位置するフィン215が除去され、これにより、フィン215と不連続フィン217が同時に形成される。フィン215と不連続フィン217との間に、選択的に、例えば、酸化物等の誘電材料図示しないが堆積されて、さらに、フィン構造を互いに分離する。この例では、誘電材料は、CVD等のプロセスを用いて堆積され、その後、フィン215の高さまで化学機械研磨CMPする。平坦化後、誘電材料は、例えば、湿式エッチングにより除去され、フィン215と不連続フィン217が誘電材料から延伸して、後続処理を行いやすい。図3A-3Bは、それぞれ、フィン215と不連続フィン217上に、ゲート誘電層301、ゲート電極層303、および、第三ダミー層305を形成する断面図と上視図で、図3Aは、図3BのラインA-Aに沿った断面を示す。ゲート誘電層301は、熱酸化、化学気相成長、スパッタリング、または、ゲート誘電体を形成する既知の別の技術を用いて形成される。ゲート誘電体形成技術に基づくと、フィン215上部のゲート誘電層301の厚さは、フィン215側壁上のゲート誘電体厚さと異なる。ゲート誘電層301は、約3オングストローム~約100オングストローム、例えば、約10オングストロームより小さい厚さの材料、例えば、二酸化ケイ素、或いは、シリコンオキシナイトライド、または、高K誘電体Kは誘電率を示す、以下同じ、または、それらの組み合わせからなっている。或いは、ゲート誘電層301は、高誘電率high-k材料比誘電率が約5以上、例えば、酸化ランタンLa2O3、酸化アルミニウムAl2O3、酸化ハフニウムHfO2、酸窒化ハフニウムHfON、または、酸化ジルコニウムZrO2、または、それらの組み合わせから形成され、厚さが約3オングストローム~約100オングストローム、例えば、約10オングストローム、または、それ以下である。ゲート電極層303が、ゲート誘電層301上に形成される。ゲート電極層303は導電材料からなり、多結晶シリコンpoly-Si、多結晶シリコンゲルマニウムpoly-SiGe、金属窒化物、金属シリサイド、金属酸化物、および、金属からなる群から選択される。金属窒化物の例は、窒化タングステン、窒化モリブデン、窒化チタン、および、窒化タンタル、または、それらの組み合わせを含む。金属シリサイドの例は、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、エルビウムシリサイド、または、それらの組み合わせを含む。金属酸化物の例は、酸化ルテニウム、インジウムスズ酸化物、または、それらの組み合わせを含む。金属の例は、タングステン、チタン、アルミニウム、銅、モリブデン、ニッケル、プラチナ等である。ゲート電極層303は、化学気相成長CVD、スパッタ蒸着、または、導電材料を堆積するのに用いられる既知の別の技術により堆積される。ゲート電極層303の厚さは、約100オングストローム~約4,000オングストロームである。ゲート電極層303の上面は、通常、非平面上面で、ゲート電極層303のパターニング前、または、ゲートのエッチング前に、平坦化される。この段階で、イオンがゲート電極層303に導入されてもよいし、されなくてもよい。イオンは、例えば、イオン注入技術により導入される。第三ダミー層305は、ゲート電極層303上に形成され、最終的に必要なゲート電極を形成するのに用いられる。第三ダミー層305は、ユニットセル213中に位置する各フィン215と不連続フィン217の一部を被覆する端縁を有する。例えば、約0.2μmの第二幅w2を有するユニットセルでは、第三ダミー層305は、第一所望ゲート電極と第二所望ゲート電極図3G-3Hを参照間に、約0.02μm~約0.3μm、例えば、約0.07μmの第三幅w3を有している。第三ダミー層305は、第一ダミー層207と第二ダミー層209と同様の材料、同様のプロセスで形成される。例えば、第三ダミー層305は、単一材料、または、別の材料の組み合わせの初期誘電層図示しないを堆積することにより形成され、その後、マスクキングとエッチングプロセスにより、誘電層をパターニングして、所望のパターンを得る。しかし、これらの材料とプロセスは説明のためのものであり、これに限定されず、適当なプロセスと材料で、第三ダミー層305を形成することができる。図3Cと3Dは、それぞれ、第三ダミー層305の側壁に沿って、第二スペーサ307を形成した断面図と上視図で、図3Cは、図3DのラインA-A’の断面を示す。第二スペーサ307は、第一スペーサ211図2Bを参照と同様の材料と同様のプロセスで形成される。例えば、第二スペーサ307は、CVDを用いて、SiN、SiO2、または、その他の類似物のスペーサ層図示しないをブランケットblanket:全体的に堆積し、その後、スペーサ層を異方性エッチングすることにより、第二スペーサ307を形成する。図3E-3Fは、それぞれ、第二スペーサ307の間の第三ダミー層305を除去した断面図と上視図で、図3Eは、図3FのラインA-A’の断面を示す。第一ダミー層207と第二ダミー層209の除去と同様に、第三ダミー層305は、湿式エッチングを用いて除去されるが、ドライエッチング等のその他の適当なエッチング技術を用いてもよい。例として、酸化ケイ素で第三ダミー層305を形成する場合、HFのようなエッチング液を用いることにより、第二スペーサ307のいくらかも除去することなく、第三ダミー層305を除去することができる。このような形状の第二スペーサ307を形成することにより第一スペーサ211の形成と類似する、リソグラフィックプロセスを使用しなくてもよい。リソグラフィを使用しないので、第二スペーサ307のスケーリングは、リソグラフィプロセスの制限を回避することができる。よって、標準のリソグラフィプロセスより、第二スペーサ307は小さい寸法を有する。図3G-3Hは、それぞれ、ゲート電極層303とゲート誘電層301図3A-3Eを参照を、ゲート電極309とゲート誘電体311をパターニングした断面図と上視図で、図3Gは、図3HのラインA-A’の断面を示す。ゲート電極層303とゲート誘電体301は、第二スペーサ307をマスクとしてエッチングされ、これにより、第二スペーサ307の幅を下部のゲート電極309とゲート誘電体311に転移する。これにより、ゲート誘電体311とゲート電極309は、約0.05μm~約0.3μm、例えば、約0.15μmの第四幅w4になる。図3I-3Jは、それぞれ、ゲート誘電体311とゲート電極309から第二スペーサ307を除去した断面図と上視図で、図3Iは、図3JのラインA-A’の断面を示す。第一スペーサ211の除去と同様に図2H-2Iを参照、スペーサ材料に対し、選択的に湿式エッチングを行うことにより、その他の露出材料のいくらかも取り去ることなく、スペーサ材料を除去することができる。例えば、窒化酸化物がスペーサ材料として用いられる場合、選択的に、第二スペーサ307を除去するために、H3NO4のようなエッチング液が用いられる。しかし、適当な除去プロセスにより、第二スペーサ307を除去し、同時に、ゲート電極309とゲート誘電体311は維持することができる。メモリ装置100は、永久スペーサ図示しない、ソース/ドレイン領域図示しない、および、シリサイドコンタクト図示しないの形成により完成する。永久スペーサは、ゲート電極309の両側に設置される。永久スペーサは、通常、前に形成された構造上に、スペーサ層図示しないをブランケット堆積することにより形成される。スペーサ層は、SiN、オキシナイトライド、SiC、SiON、酸化物、および、その他の類似物からなり、このような層を形成するのに用いられる方法、例えば、化学気相成長CVD、プラズマCVD、スパッタ、他の既知の方法により形成される。その後、永久スペーサが、異方性エッチング等によりパターニングされ、構造の水平表面からスペーサ層を除去する。ソース/ドレイン領域図示しないは、適切なドーパントを注入することにより、215の露出部分中に形成され、フィン215でドーパントを相補する。例えば、p型ドーパント、例えば、ボロン、ガリウム、インジウム、または、その他の類似物が注入されて、PMOS装置を形成する。また、リン、砒素、アンチモン、または、その他の類似物等のn型ドーパントが注入されて、NMOS装置を形成する。ゲート電極309と永久スペーサをマスクとして、これらのソース/ドレイン領域に注入される。注意すべきことは、本技術領域を熟知する者なら、別のプロセス、ステップ、または、類似方法により、これらのソース/ドレイン領域を形成することができることが理解できる。例えば、本技術領域を熟知する者なら、複数のインプラントは、スペーサとライナーlinerの様々な組み合わせを用いて行われ、特定の目的に適する特定形状、または、特徴を有するソース/ドレイン領域を形成し得ることが理解できる。これらのプロセスは、ソース/ドレイン領域の形成に用いられ、上述の記述は本発明を限定するものではない。ソース/ドレイン領域の形成後、選択的なシリサイドプロセスを行って、フィン215の1またはそれ以上の上表面と側壁に沿って、ソースとドレイン領域上に、シリサイドコンタクトを形成する。シリサイドコンタクトは、ニッケル、コバルト、プラチナ、または、エルビウムを含み、コンタクトのショットキー障壁高さを減少させる。しかし、別の一般的な金属、例えば、チタン、パラジウム、その他の類似物が用いられてもよい。当技術分野で周知のように、ケイ素化は、適切な金属層のブランケット堆積により実行され、続いて、アニールannealingステップが行われ、金属と下部の露出シリコンを反応させる。その後、未反応金属が、選択的エッチングプロセス等により除去される。シリサイドコンタクトの厚さは約5nm~約50nmである。図3Kは、第一パスゲートトランジスタ101、第二パスゲートトランジスタ115、第一プルアップトランジスタ105、第一プルダウントランジスタ109、第二プルアップトランジスタ107、および、第二プルダウントランジスタ111間の接続性によって、ゲート電極311をパターニングする上視図である。ゲート電極309がパターニングされ、異なるトランジスタを分離する例えば、第一プルアップトランジスタ105と第二パスゲートトランジスタ115。ゲート電極309は、マスキングと除去プロセス、例えば、フォトリソグラフィマスクキングとエッチングを用いてパターニングされ、ゲート電極309を分離し、6個のトランジスタをフィン215と不連続フィン217上に形成する。図3Kで示されるように、第一プルアップトランジスタ105のソースは、プラグ313により、電圧源Vccと電気的に接続し、第二プルアップトランジスタ107のソースは、プラグ315により、電圧源Vccと電気的に接続される。第一プルダウントランジスタ109のソースは、プラグ317により、接地Vssに電気的に接続され、第一プルダウントランジスタ109のドレインは、フィン215により、第一パスゲートトランジスタ101のドレインに電気的に接続される。第二プルダウントランジスタ111のソースは、プラグ319により、接地Vssに電気的に接続され、第二プルダウントランジスタ111のドレインは、フィン215により、第二パスゲートトランジスタ115のドレインに電気的に接続される。第一パスゲートトランジスタ101のソースは、プラグ321により、ビットラインBL図1を参照に電気的に接続される。第一パスゲートトランジスタ101は、フィン215により、ビットラインBLを第一プルダウントランジスタ109のドレインに電気的に接続する。第一パスゲートトランジスタ101のゲート311は、プラグ323により、ワードラインに電気的に接続される。図3Kで示される電気的接続性を参照すると、第二パスゲートトランジスタ115のソースは、プラグ325により、相補的ビットラインRBL図1を参照に電気的に接続される。第二パスゲートトランジスタ115は、フィン215により、相補的ビットラインRBLを第二プルダウントランジスタ111のドレインに電気的に接続する。第二パスゲートトランジスタ115のゲート電極311は、プラグ327により、ワードラインWLに電気的に接続される。第一プルアップトランジスタ105のドレイン、第一プルダウントランジスタ109のドレイン、第一パスゲートトランジスタ101のドレインと第二プルアップトランジスタ107と第二プルダウントランジスタ111ゲート電極311は、セル内接続図示しない、および、プラグ329と331により、電気的に接続される。同様に、第二プルアップトランジスタ107のドレイン、第二プルダウントランジスタ111のドレイン、第二パスゲートトランジスタ115のドレイン、第一プルアップトランジスタ105と第一プルダウントランジスタ109のゲート電極311は、セル内接続図示しない、および、プラグ333と335により電気的に接続される。セル内接続は銅からなるが、選択的に、タングステンW、アルミニウム/銅Al/Cu合金、Al、耐熱性金属、または、金属化合物、金属シリサイド、それらの組み合わせ、および、類似物でもよい。図3Lは、ユニットセル213のアレイを示し、各ユニットセル213は単一メモリ装置100からなっている。説明を明確にするため、図3Lは、2行と2列のユニットセル213だけが示されている。しかし、行と列の数量は任意の数量で、且つ、通常、1個の完全な機能装置は、2行と2列以上のメモリセルを使用する。図に示されるように、不連続フィン217は2個の異なるユニットセル213間で延伸し、フィン215は、例えば、4個のユニットセル213、または、それ以上、さらに多くのユニットセルを交差して延伸する。図3Mは、メモリ装置100に接続するビットラインBL、ワードラインWL、Vssライン、および、Vccラインを示す図である。図で示されるように、ビットラインBLとVccラインは、フィン215と不連続フィン217に平行で、ワードラインWLとVssラインは、フィン215と不連続フィン215に垂直であるが、ゲート電極209に平行である。図4は、別の具体例を示し、単一の第四ダミーパターン401が用いられて、2個の不連続フィン217を形成する。この例では、第四ダミーパターン401の側壁は、図2A-2Iと同様のプロセスを使用し、第四ダミーパターン401の側壁に沿って、第一プルアップトランジスタ105と第二プルアップトランジスタ107図3Kを参照に、2個の不連続フィン217を形成する。本この例では、第四ダミーパターン401は、約0.05μm~約1μm、例えば、約0.1μmの第二長さl2を有し、約0.05μm~約0.3μm、例えば、約0.2μmの第五幅w5を有する。この他、第五ダミーパターン403と第六ダミーパターン405は、ユニットセル213の両側に位置する。この例では、第五ダミーパターン403の一部は、ユニットセル213内に位置し、他の部分は、ユニットセル213の外側に位置する近接するユニットセル213内。同様に、第五ダミーパターン403から、ユニットセル213の反対側に位置する第六ダミーパターン405は、部分的に、ユニットセル213内に位置し、部分的に、ユニットセル213外側に位置する近接するユニットセル213内。この例では、第五ダミーパターン403と第六ダミーパターン405がそれぞれ用いられて、単一フィン215を形成し、一つは、第五ダミーパターン403を用いて形成されるフィン215、一つは、第六ダミーパターン405を用いて形成されるフィン215で、且つ、単一フィン215は、第四ダミーパターン410を用いて形成される2個の不連続フィン217の総合である。第五ダミーパターン403と第六ダミーパターン405が、単一フィン215の形成に用いられる時、第五ダミーパターン403と第六ダミーパターン405は、約0.04μm~約0.6μm、例えば、約0.12μmの第三長さl3を有する。この他、第五ダミーパターン403と第六ダミーパターン405は、第四ダミーパターン401から、約0.05μm~約1μm、例えば、約0.1μmの第二距離d2離される。このような間隔は、ユニットセル213全体の間隔をさらに小さくする。図5A-5Cは、それぞれ、単一ポートSRAMの回路図、ダミー層の上視図と接続図で、単一ポートSRAMは10個のトランジスタを含む。この例では、第一パスゲートトランジスタ101に平行に接続される第三パスゲートトランジスタ501、第二パスゲートトランジスタ115に平行に接続される第四パスゲートトランジスタ503、第一プルダウントランジスタ109に平行に接続される第三プルダウントランジスタ505、および、第二プルダウントランジスタ111に平行に接続される第四プルダウントランジスタ507を有している。図5Bの例では、第五ダミーパターン403と第六ダミーパターン405が、それぞれ用いられて、単一ユニットセル213中に、二個のフィン215を形成し図4で示されるように、それぞれが用いられて単一フィンを形成するのではない、全部で4個のフィン215と2個の不連続フィン217がユニットセル213中に位置する。この例では、第五ダミーパターン403と第六ダミーパターン405は、約0.01μm~約0.2μm、例えば、約0.04μmの第四長さl4を有している。図5Cの例で、様々なトランジスタの接続性を示す図である。図で示すように、第三パスゲートトランジスタ501は、第一パスゲートトランジスタ101とコモンゲート電極311をシェアし、第四パスゲートトランジスタ503は、第二パスゲートトランジスタ115とコモンゲート電極をシェアする。この他、第三プルダウントランジスタ505は、第一プルダウントランジスタ109とコモンゲート電極をシェアし、第四プルダウントランジスタ507は、第二プルダウントランジスタ111とコモンゲート電極をシェアする。図6A-6Cは、それぞれ、2ポートセル構造の回路図、ダミー層の上視図とアレイ図で、2ポートセル構造は8個のトランジスタを含む。図6Aで示されるように、第二プルダウントランジスタ111のドレインは、読み取りポート500に接続される。読み取りポート500は、Vssと読み取りビットライン505間で、直列に接続される第五プルダウントランジスタ511と第四パスゲートトランジスタ513からなる。この例では、ビットラインと相補的ビットラインが用いられて、メモリ装置100に書き込み、読み取りポート500が用いられて、メモリ装置100から読み出す。図6Bの例では、第五ダミーパターン403が用いられて、単一フィン215を形成し、第六ダミーパターン405が用いられて、ユニットセル213内に、2個のフィン215図4のようにそれぞれが単一フィン215を形成するのではないを形成し、全部で5個のフィン215がユニットセル213中に位置する。この例では、第五ダミーパターン403は、約0.04μm~約0.6μm、例えば、約0.12μmの第五長さl5を有し、第六ダミーパターン405は、約0.04μm~約0.4μm、例えば、約0.1μmの第六長さl6を有するように形成される。図6Cは、2ポートセル構造のゲート電極309を形成、且つ、パターニングする上視図で、8個のトランジスタを有する。図のように、2個の不連続部分図6Cの点線601は、同一ゲート電極309中にあり、第四パスゲートトランジスタ513、第二パスゲートトランジスタ115、および、第一プルアップトランジスタ105の電極309を分離する。この他、第五プルダウントランジスタ511のソースは、プラグ603により、Vssに接続され、第五プルダウントランジスタ511は、第四パスゲートトランジスタ513とコモンドレインをシェアし、第四パスゲートトランジスタ513は、プラグ605により読み取りビットライン505に接続されるドレインを有する。第四パスゲートトランジスタ513のゲート電極309は、プラグ607によりワードラインWLに接続される。本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更、置換や改変を加えることができる。例えば、あらゆる数量のダミーパターンが、異なるフィン、ゲート誘電体、ゲート電極の形成に用いられ、本具体例で示されるダミーパターンの数量は、本発明を限定するものではない。さらに、本発明は、好ましい具体的なプロセス、機械、製造、組み合わせ、手段、方法、および、ステップにより示されているが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更や改変を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。"