メモリ部と、制御部と、を備え、前記メモリ部は、第1方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第1方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、前記記憶層のそれぞれに蓄積された電荷に応じてnnは2以上の整数値の情報に対応した各閾値が設定されるメモリセルトランジスタと、を有し、前記制御部は、前記各閾値を正または負の一方に設定する制御を行うとともに、前記各閾値のうち0ボルトから最も離れた第n閾値の分布の幅よりも、前記第n閾値と同符号の第mmはnよりも小さい1以上の整数閾値の分布の幅を狭く設定する制御を行うことを特徴とする不揮発性半導体記憶装置。前記制御部は、前記第m閾値の設定を行う際の前記メモリセルトランジスタへの電圧の印加回数を、前記第n閾値の設定を行う際の前記メモリセルトランジスタへの電圧の印加回数よりも多くすることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御部は、前記メモリセルトランジスタへ印加する電圧を段階的に変化させて前記閾値を設定する制御を行い、前記第m閾値の設定を行う際の前記メモリセルトランジスタへ印加する電圧の変化量を、前記第n閾値の設定を行う際の前記メモリセルトランジスタへ印加する電圧の変化量よりも小さくすることを特徴する請求項1または2に記載の不揮発性半導体記憶装置。前記第m閾値の分布の幅は、前記第n閾値の分布の幅の1/2以下であることを特徴とする請求項1~3のいずれか1つに記載の不揮発性半導体記憶装置。前記制御部は、消去の情報に対応した消去の閾値を、前記第n閾値及び第m閾値とは異なる符号に設定することを特徴とする請求項1~4のいずれか1つに記載の不揮発性半導体記憶装置。本発明の実施形態は、閾値の設定時間の短縮化及び読み出し電圧の抑制を図ることができる不揮発性半導体記憶装置を提供する。実施形態に係る不揮発性半導体記憶装置は、メモリ部と、制御部と、を備える。メモリ部は、積層構造体と、半導体ピラーと、記憶層と、内側絶縁膜と、外側絶縁膜と、メモリセルトランジスタと、を有する。積層構造体は、第1方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する。半導体ピラーは、積層構造体を前記第1方向に貫通する。記憶層は、電極膜のそれぞれと半導体ピラーとの間に設けられる。内側絶縁膜は、記憶層と半導体ピラーとの間に設けられる。外側絶縁膜は、電極膜のそれぞれと記憶層との間に設けられる。メモリセルトランジスタは、記憶層のそれぞれに蓄積された電荷に応じてnnは2以上の整数値の情報に対応した各閾値が設定される。制御部は、前記各閾値を正または負の一方に設定する制御を行うとともに、前記各閾値のうち0ボルトから最も離れた第n閾値の分布の幅よりも、第n閾値と同じ符号の第mmはnよりも小さい1以上の整数閾値の分布の幅を狭く設定する制御を行う。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。図1は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する概略ブロック図である。図2は、実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。図3は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。なお、図3においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。図4は、実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。図5は、実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。図1に表したように、実施形態に係る不揮発性半導体記憶装置110は、メモリ部MUと、制御部CTUと、を備える。メモリ部MUは、図4に表したように、電荷蓄積膜記憶層48と、直列に接続された複数のメモリセルトランジスタTrと、を有する。メモリセルトランジスタTrは、電荷蓄積膜48においてメモリセルトランジスタTrと対応する記憶領域に蓄積された電荷に応じて閾値が設定される。閾値は、nnは2以上の整数値の情報に対応した電圧値である。制御部CTUは、メモリセルトランジスタTrにn値の情報のうちいずれかの情報を書き込む場合、その情報に対応した閾値をメモリセルトランジスタTrに設定する制御を行う。制御部CTUは、情報の書き込み及び読み出しを所定の単位ページで行う。同じページ内においては、そのページ内のメモリセルトランジスタTrの閾値と数との相関が分布として表される。制御部CTUは、メモリセルトランジスタTrへの閾値の設定とともに、この閾値の分布の幅についても制御を行う。実施形態に係る不揮発性半導体記憶装置110において、制御部CTUは、n値の情報に対応した各閾値を正または負の一方に設定する制御を行う。また、制御部CTUは、各閾値のうち0ボルトVから最も離れた第n閾値に対応した第n分布の幅よりも、第n閾値以外の第mmはnよりも小さい1以上の整数閾値に対応した第m分布の幅を狭く設定する制御を行う。制御部CTUの制御動作については、後述する。実施形態に係る不揮発性半導体記憶装置110は、例えば、3次元積層型のフラッシュメモリである。図2~図5により、不揮発性半導体記憶装置110の構成の概要を説明する。図2に表したように、不揮発性半導体記憶装置110は、メモリ部MU及び制御部CTUを備える。これらメモリ部MU及び制御部CTUは、例えば単結晶シリコンからなる半導体基板11の主面11aの上に設けられる。ただし、制御部CTUは、メモリ部MUが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部MU及び制御部CTUが同じ基板半導体基板11に設けられる場合として説明する。半導体基板11においては、例えば、メモリセルMCが設けられるメモリアレイ領域MRと、メモリアレイ領域MRの例えば周辺に設けられた周辺領域PRと、が設定される。周辺領域PRにおいては、半導体基板11の上に、各種の周辺領域回路PR1が設けられる。メモリアレイ領域MRにおいては、半導体基板11の上に例えば回路部CUが設けられ、回路部CUの上にメモリ部MUが設けられる。なお、回路部CUは必要に応じて設けられ、省略可能である。回路部CUとメモリ部MUとの間には、例えば酸化シリコンからなる層間絶縁膜13が設けられている。制御部CTUの少なくとも一部は、例えば、上記の周辺領域回路PR1及び回路部CUの少なくともいずれかに設けることができる。メモリ部MUは、複数のメモリセルトランジスタを有するマトリクスメモリセル部MU1と、マトリクスメモリセル部MU1の配線を接続する配線接続部MU2と、を有する。図3は、マトリクスメモリセル部MU1の構成を例示している。すなわち、図2においては、マトリクスメモリセル部MU1として、図3のA-A’断面の一部と、図3のB-B’線断面の一部が例示されている。図2及び図3に表したように、マトリクスメモリセル部MU1においては、半導体基板11の主面11a上に、積層構造体MLが設けられる。積層構造体MLは、主面11aに対して垂直な方向に交互に積層された複数の電極膜WLと複数の電極間絶縁膜14とを有する。ここで、本願明細書において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、半導体基板11の主面11aに対して垂直な方向をZ軸方向第1方向とする。そして、主面11aに対して平行な平面内の1つの方向をY軸方向とする。そして、Z軸とY軸とに垂直な方向をX軸方向とする。積層構造体MLにおける電極膜WL及び電極間絶縁膜14の積層方向は、Z軸方向である。すなわち、電極膜WL及び電極間絶縁膜14は、主面11aに対して平行に設けられる。図4は、マトリクスメモリセル部MU1の構成を例示しており、例えば図3のB-B’線断面の一部に相当する。図3及び図4に表したように、不揮発性半導体記憶装置110のメモリ部MUは、上記の積層構造体MLと、積層構造体MLをZ軸方向に貫通する半導体部である半導体ピラーSP第1半導体ピラーSP1と、電荷蓄積膜48と、内側絶縁膜42と、外側絶縁膜43と、配線WRと、を有する。電荷蓄積膜48は、電極膜WLのそれぞれと半導体ピラーSPとの間に設けられる。内側絶縁膜42は、電荷蓄積膜48と半導体ピラーSPとの間に設けられる。外側絶縁膜43は、電極膜WLのそれぞれと電荷蓄積膜48との間に設けられる。配線WRは、半導体ピラーSPの一端と電気的に接続される。すなわち、積層構造体MLをZ軸方向に貫通する貫通ホールTHの内部の壁面に、外側絶縁膜43、電荷蓄積膜48及び内側絶縁膜42がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーSPが形成される。積層構造体MLの電極膜WLと、半導体ピラーSPと、の交差部に、メモリセルMCが設けられる。すなわち、電極膜WLと半導体ピラーSPとが交差する部分において、電荷蓄積膜48を有するメモリセルトランジスタTrが3次元マトリクス状に設けられ、この電荷蓄積膜48に電荷を蓄積させることにより、各メモリセルトランジスタTrが、データを記憶するメモリセルMCとして機能する。したがって、メモリセルMCの電荷蓄積膜48における電極膜WLの位置が記憶領域として機能し、電荷蓄積膜48に沿って複数の記憶領域が設けられることになる。内側絶縁膜42は、メモリセルMCのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜43は、メモリセルMCのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜14は、電極膜WLどうしを絶縁する層間絶縁膜として機能する。電極膜WLには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜WLには所定の電気信号が印加され、電極膜WLは、不揮発性半導体記憶装置110のワード線として機能する。電極間絶縁膜14及び内側絶縁膜42及び外側絶縁膜43には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜14、内側絶縁膜42及び外側絶縁膜43は、単層膜でも良く、また積層膜でも良い。電荷蓄積膜48には、例えばシリコン窒化膜を用いることができ、半導体ピラーSPと電極膜WLとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。電荷蓄積膜48は、単層膜でも良く、また積層膜でも良い。なお、後述するように電極間絶縁膜14、内側絶縁膜42、電荷蓄積膜48及び外側絶縁膜43には、上記に例示した材料に限らず、任意の材料を用いることができる。また、図2及び図3においては、積層構造体MLが電極膜WLを4層有している場合が例示されているが、積層構造体MLにおいて、設けられる電極膜WLの数は任意である。以下では、電極膜WLが4層である場合として説明する。1本の半導体ピラーSPは、I字形状のNANDストリングを構成する。なお、2本の半導体ピラーSPの一端側を接続してU字形状のNANDストリングを構成してもよい。本具体例においては、2本の半導体ピラーSPが接続部CP接続部半導体層によって接続されている。すなわち、メモリ部MUは、第2半導体ピラーSP2半導体ピラーSPと、第1接続部CP1接続部CPと、をさらに有する。第2半導体ピラーSP2は、例えばY軸方向において第1半導体ピラーSP1半導体ピラーSPと隣接し、積層構造体MLをZ軸方向に貫通する。第1接続部CP1は、第1半導体ピラーSP1と第2半導体ピラーSP2とをZ軸方向における同じ側半導体基板11の側で電気的に接続する。第1接続部CP1は、Y軸方向に延在して設けられる。第1接続部CP1には、第1及び第2半導体ピラーSP1及びSP2と同じ材料が用いられる。すなわち、半導体基板11の主面11aの上に、層間絶縁膜13を介してバックゲートBG接続部導電層が設けられる。そして、バックゲートBGの第1及び第2半導体ピラーSP1及びSP2に対向する部分に溝後述する溝CTRが設けられ、溝の内部に、外側絶縁膜43、電荷蓄積膜48及び内側絶縁膜42が形成され、その残余の空間に半導体からなる接続部CPが埋め込まれる。なお、上記の溝における外側絶縁膜43、電荷蓄積膜48、内側絶縁膜42及び接続部CPの形成は、貫通ホールTHにおける外側絶縁膜43、電荷蓄積膜48、内側絶縁膜42及び半導体ピラーSPの形成と同時に、一括して行われる。このように、バックゲートBGは、接続部CPに対向して設けられる。これにより、第1半導体ピラーSP1及び第2半導体ピラーSP2と、接続部CPと、によって、U字形状の半導体ピラーが形成され、これが、U字形状のNANDストリングとなる。なお、接続部CPは、第1半導体ピラーSP1及び第2半導体ピラーSP2を電気的に接続する機能を有するが、接続部CPを1つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部CPは、第1半導体ピラーSP1及び第2半導体ピラーSP2を電気的に接続し、記憶部として用いられない場合として説明する。図2及び図3に表したように、第1半導体ピラーSP1の第1接続部CP1とは反対の端は、ビット線BL第2配線W2に接続され、第2半導体ピラーSP2の第1接続部CP1とは反対の端は、ソース線SL第1配線W1に接続されている。なお、半導体ピラーSPとビット線BLとはビアV1及びビアV2により接続される。なお、配線WRは、第1配線W1と第2配線W2とを含む。本具体例では、ビット線BLは、Y軸方向に延在し、ソース線SLは、X軸方向に延在する。そして、積層構造体MLとビット線BLとの間において、第1半導体ピラーSP1に対向して、ドレイン側選択ゲート電極SGD第1選択ゲート電極SG1すなわち選択ゲート電極SGが設けられ、第2半導体ピラーSP2に対向して、ソース側選択ゲート電極SGS第2選択ゲート電極SG2すなわち選択ゲート電極SGが設けられる。これにより、任意の半導体ピラーSPの任意のメモリセルMCに所望のデータを書き込み、また読み出すことができる。選択ゲート電極SGには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極SGは、Y軸方向に分断され、X軸方向に沿って延在する帯状の形状を有している。なお、図2に表したように、積層構造体MLの最上部半導体基板11から最も遠い側には、層間絶縁膜15が設けられている。そして、積層構造体MLの上に層間絶縁膜16が設けられ、その上に選択ゲート電極SGが設けられ、選択ゲート電極SGどうしの間には層間絶縁膜17が設けられている。そして、選択ゲート電極SGに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜SGIが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーSPと繋がっている。すなわち、メモリ部MUは、Z軸方向において積層構造体MLに積層され、配線WRソース線SL及びビット線BLの少なくともいずれかの側で半導体ピラーSPに貫通された選択ゲート電極SGをさらに有している。そして、層間絶縁膜17の上に層間絶縁膜18が設けられ、その上に、ソース線SLとビア22ビアV1、V2が設けられ、ソース線SLの周りには層間絶縁膜19が設けられている。そして、ソース線SLの上に層間絶縁膜23が設けられ、その上にビット線BLが設けられている。ビット線BLは、Y軸に沿った帯状の形状を有している。なお、層間絶縁膜15、16、17、18、19及び23、並びに、選択ゲート絶縁膜SGIには、例えば酸化シリコンを用いることができる。なお、ここで、不揮発性半導体記憶装置110において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、半導体ピラーSPと言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、第k半導体ピラーSPkkは1以上の任意の整数と言うことにする。図5に表したように、電極膜WLにおいては、0以上の整数であるjにおいて、kが4j1及び4j4である半導体ピラーSP4j1及びSP4j4に対応する電極膜が共通に接続され電極膜WLAとなり、kが4j2及び4j3である半導体ピラーSP4j2及び4j3に対応する電極膜が共通に接続され電極膜WLBとなる。すなわち、電極膜WLは、X軸方向に対向して櫛歯状に互いに組み合わされた電極膜WLA及び電極膜WLBの形状を有している。図4及び図5に表したように、電極膜WLは、絶縁層ILによって分断され、電極膜WLは、第1領域電極膜WLA及び第2領域電極膜WLBに分かれている。そして、図2に例示した配線接続部MU2のように、X軸方向における一方の端において、電極膜WLBは、ビアプラグ31によってワード配線32に接続され、例えば半導体基板11に設けられる駆動回路と電気的に接続される。そして、同様に、X軸方向における他方の端において、電極膜WLAは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Z軸方向に積層された各電極膜WL電極膜WLA及び電極膜WLBのX軸方向における長さが階段状に変化させられ、X軸方向の一方の端では電極膜WLAによって駆動回路との電気的接続が行われ、X軸方向の他方の端では、電極膜WLBによって駆動回路との電気的接続が行われる。そして、図3に表したように、メモリ部MUは、第3半導体ピラーSP3半導体ピラーSPと、第4半導体ピラーSP4半導体ピラーSPと、第2接続部CP2接続部CPと、をさらに有することができる。第3半導体ピラーSP3は、Y軸方向において、第2半導体ピラーSP2の第1半導体ピラーSP1とは反対の側で第2半導体ピラーSP2と隣接し、積層構造体MLをZ軸方向に貫通する。第4半導体ピラーSP4は、Y軸方向において、第3半導体ピラーSP3の第2半導体ピラーSP2とは反対の側で第3半導体ピラーSP3と隣接し、積層構造体MLをZ軸方向に貫通する。第2接続部CP2は、第3半導体ピラーSP3と第4半導体ピラーSP4とをZ軸方向における同じ側第1接続部CP1と同じ側で電気的に接続する。第2接続部CP2は、Y軸方向に延在して設けられ、バックゲートBGに対向している。電荷蓄積膜48は、電極膜WLのそれぞれと第3及び第4半導体ピラーSP3及びSP4との間、並びに、バックゲートBGと第2接続部CP2との間、にも設けられる。内側絶縁膜42は、第3半導体ピラーSP3及び第4半導体ピラーSP4と電荷蓄積膜48との間、並びに、電荷蓄積膜48と第2接続部CP2との間、にも設けられる。外側絶縁膜43は、電極膜WLのそれぞれと電荷蓄積膜48との間、及び、電荷蓄積膜48とバックゲートBGとの間、にも設けられる。そして、ソース線SLは、第3半導体ピラーSP3の第2接続部CP2とは反対の側の第3端部と接続される。そして、ビット線BLは、第4半導体ピラーSP4の第2接続部CP2とは反対の側の第4端部と接続される。そして、第3半導体ピラーSP3に対向して、ソース側選択ゲート電極SGS第3選択ゲート電極SG3、すなわち選択ゲート電極SGが設けられ、第4半導体ピラーSP4に対向して、ドレイン側選択ゲート電極SGD第4選択ゲート電極SG4、すなわち選択ゲート電極SGが設けられる。次に、具体的な実施形態について説明する。なお、1つのメモリセルにはnnは2以上の整数値の情報を記録することができる。説明を分かりやすくするため、以下においては、n=2、すなわち2値の情報を記録する例を用いる。この2値の情報に対応したメモリセルトランジスタの閾値は、A及びBとして表記する。また、メモリセルの情報を消去する際には、消去の情報に対応したメモリセルトランジスタの閾値をEとして表記する。さらに、2値の情報及び消去の情報以外の情報に対応したメモリセルトランジスタの閾値を表す場合には、A、B及びE以外の記号によって表記するものとする。図6は、第1の実施形態を説明する図である。図6では、メモリセルトランジスタTrの各閾値の分布について模式的に表している。本実施形態に係る不揮発性半導体記憶装置110において、制御部CTUは、閾値A及びBを正または負のいずれか一方に設定している。図6に表した例では、閾値A及びBを正側に設定している。なお、消去の閾値Eは、閾値A及びBとは反対の符号となるように設定している。閾値A及びBが同符号になることで、電荷蓄積膜48における電荷保持特性の劣化を防止する。制御部CTUは、閾値Bの分布の幅よりも、閾値Aの分布の幅を狭く設定する制御を行う。また、閾値の数がn値の場合には、0Vから最も離れた第n閾値の第n分布の幅よりも、消去の閾値Eとは異なる第m閾値n≠mの分布の幅を狭く設定する制御を行う。具体的には、制御部CTUは、閾値A及びBのうち、0Vから最も離れた閾値Bの分布DisBの幅Wbよりも、閾値B以外の閾値Aの分布DisAの幅Waを狭く設定する制御を行う。ここで、分布の幅とは、分布の裾野での電圧差のことを言う。これにより、分布DisAと分布DisBとの間隔Mrgは、幅Waと幅Wbとがほぼ等しい場合に比べて広くなる。間隔Mrgが広くなると、読み出し電圧Vreadを低く設定することができる。つまり、閾値A及びBの読み出し電圧Vreadは、間隔Mrg内に設定することになる。間隔Mrgが広くなると、電圧Vreadを分布DisAに近づけることができ、その結果、読み出し電圧Vreadを低く設定することができる。実施形態では、一例として、幅Waを、幅Wbの1/2以下にしている。好ましくは、幅Waを幅Wbの1/3以下にする。これにより、読み出し電圧Vreadを十分に下げることができる。ここで、参考例と本実施形態との比較について説明する。図7は、参考例及び本実施形態の閾値の分布について例示する図である。図7a~cでは参考例、図7dでは本実施形態についての閾値の分布について例示している。図7aに表した参考例は、閾値Aの分布DisAの幅Waと、閾値Bの分布DisBの幅Wbと、がほぼ等しい例である。制御部は、メモリセルトランジスタへの閾値の書き込みを行うにあたり、段階的に印加電圧を高める駆動を行う。具体的には、メモリセルトランジスタが書き込みベリファイ電圧以上の閾値電圧となるまで書き込みを繰り返す、書き込みのベリファイ動作を行っている。閾値の分布は、ベリファイ動作による書き込み回数電圧の印加回数が多いほど狭くなる。図7aに表した参考例では、分布DisA及びDisBの幅Wa及びWbが比較的広く、間隔Mrgも狭いことから、閾値A及びBを的確に峻別するためには、読み出し電圧Vreadを高くする必要がある。図7bに表した参考例では、図7aに表した参考例に比べて閾値Bの分布DisBの幅Wbを狭くしている。この参考例では、図7aに表した参考例に比べて閾値Aの分布DisAと閾値Bの分布DisBとの間隔Mrgは広くなる。しかし、閾値Aの分布DisAにおける閾値B側の裾野の制御が困難であり、閾値Aの分布DisAと閾値Bの分布DisBとの間隔Mrgを有効に利用できない。したがって、読み出し電圧Vreadを十分に下げることはできない。図7cに表した参考例では、図7aに表した参考例に比べて閾値A及び閾値Bのそれぞれの分布DisA及びDisBの幅Wa及びWbを狭くしている。これにより、閾値Aの分布DisAと閾値Bの分布DisBとの間隔Mrgが拡がり、読み出し電圧Vreadも下げることができる。しかし、閾値A及び閾値Bのそれぞれについてのベリファイ動作による書き込み回数が増加し、閾値設定書き込み時間の遅延を招く。図7dに表したように、本実施形態においては、閾値Aの分布DisAの幅Waを、閾値Bの分布DisBの幅Wbに比べて狭くしている。これにより、図7aに表した参考例に比べて分布DisAと分布DisBとの間隔Mrgを拡げることができる。しかも、閾値Aの分布DisAの閾値B側の裾野が的確に制御され、間隔Mrgを有効に利用することができる。したがって、読み出し電圧Vreadを十分に下げることができる。さらに、本実施形態では、閾値Aについてのベリファイ動作による書き込み回数のみの増加で済むことから、図7cに表した参考例に比べて書き込み時間を短くすることができる。このように、本実施形態では、閾値A及びBを正側に設定する際、ベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Vreadを下げることが可能になる。次に、不揮発性半導体記憶装置110の駆動方法について説明する。図8~図10は、不揮発性半導体記憶装置の駆動方法を説明する図である。図8~図10においては、U字形状のNANDストリングの等価回路を示している。ここでは、説明を分かりやすくするため、2つのU字形状のNANDストリングにおいて同一の電極膜WLに対応した2つのメモリセルトランジスタTr-n1及びTr-n2に閾値を設定する場合を例とする。先ず、図8に基づき、メモリセルトランジスタTr-n1に閾値Aを設定し、メモリセルトランジスタTr-n2に閾値Bを設定する場合を説明する。ここで、図8aは等価回路、図8bは各配線への電圧印加のタイミングを模式的に示している。制御部CTUは、先ず、メモリセルトランジスタTr-n1及びTr-n2に共通する電極膜WL2に対して、閾値A用の電圧を印加する。制御部CTUは、電極膜WL2に印加する閾値A用の電圧として、段階的に増加するパルス電圧PV1を与える。このパルス電圧PV1は、変化量STP1ずつ増加する。制御部CTUは、メモリセルトランジスタTr-n1の閾値が書き込みベリファイ電圧以上の閾値電圧となるまで段階的に増加するパルス電圧PV1を与える。この際、制御部CTUは、メモリセルトランジスタTr-n2に対しても閾値Aの書き込みを行う。また、書き込む対象セルのビット線BL-A及びBL-Bは0Vにしておき、ドレイン側選択ゲート電極SGD及び書き込みを行わない電極膜WL1、WL3及びWL4にはVpass電圧例えば、3Vを印加しておく。また、ソース線SLにはVpass電圧例えば、3Vと同じ電圧を印加しておき、ソース側選択ゲート電極SGSを0Vにして、ソース線SL側から書き込みが行われない状態にしておく。次に、制御部CTUは、閾値Aの書き込みを行った後、閾値Aの書き込み対象であるメモリセルトランジスタTr-n1のビット線BL-AをVpass電圧例えば、3Vと同じ電圧に上げて、メモリセルトランジスタTr-n1には書き込みが行われない状態にする。そして、電極膜WL2に閾値B用の電圧を印加する。制御部CTUは、電極膜WL2に印加する閾値B用の電圧として、段階的に増加するパルス電圧PV2を与える。このパルス電圧PV2は、変化量STP2ずつ増加する。制御部CTUは、メモリセルトランジスタTr-n2の閾値が書き込みベリファイ電圧以上の閾値電圧となるまで段階的に増加するパルス電圧PV2を与える。この際、メモリセルトランジスタTr-n2は既に閾値Aになっているため、パルス電圧PV2は、パルス電圧PV1よりも少ないパルス回数で所望の閾値Bに達する。本実施形態では、閾値Aの分布DisAの幅Waが閾値Bの分布DisBの幅Wbよりも狭いため、パルス電圧PV1のパルス回数印加回数は、パルス電圧PV2のパルス回数印加回数よりも少ない。また、パルス電圧PV1の変化量STP1は、パルス電圧PV2の変化量STP2よりも少ない。また、パルス電圧PV2の1回のパルスの幅は、パルス電圧PV1の1回のパルスの幅よりも狭い。このような書き込みによって、メモリ部MUにおけるメモリセルトランジスタTrの閾値Aの分布DisAの幅Waは、閾値Bの分布DisBの幅Wbよりも狭く設定される。したがって、閾値A及びBについてベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Vreadの低下を達成できる。次に、図9に基づき、メモリセルトランジスタTr-n1及びTr-n2に閾値Bを設定する場合を説明する。ここで、図9aは等価回路、図9bは各配線への電圧印加のタイミングを模式的に示している。制御部CTUは、メモリセルトランジスタTr-n1及びTr-n2に最初から閾値B用の電圧パルス電圧PV2を印加する。この際、書き込み対象となるトランジスタTr-n1及びTr-n2のビット線BL-A及びBL-Bは、全て0Vにしておく。また、ドレイン側選択ゲート電極SGD及び書き込みを行わない電極膜WL1、WL3及びWL4にはVpass電圧例えば、3Vを印加しておく。この場合も先と同様に、ソース線SLにはVpass電圧例えば、3Vと同じ電圧を印加しておき、ソース側選択ゲート電極SGSを0Vにして、ソース線SL側から書き込みが行われない状態にしておく。次に、図10に基づき、メモリセルトランジスタTr-n1及びTr-n2に閾値Aを設定する場合を説明する。ここで、図10aは等価回路、図10bは閾値の分布を模式的に示している。制御部CTUは、メモリセルトランジスタTr-n1及びTr-n2に閾値Aを設定する場合、消去の閾値Eのままにしておく。すなわち、図10bに表したように、閾値Aを判断するためには、読み出し電圧Vreadよりも閾値が低ければ判別可能である。このため、消去の閾値Eを閾値Aとみなすことができる。したがって、閾値A用の電圧パルス電圧PV1のベリファイ動作は行わない。これにより、書き込み時間の遅延を抑制することができる。上記のような駆動方法によれば、閾値A及びBについてベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Vreadを下げることが可能になる。図11は、実施形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。すなわち、不揮発性半導体記憶装置は、セルアレイとデコーダとを備えている。セルアレイは、m図11及びその説明において、mは1以上の整数個のストリングを有するブロックがn図11及びその説明において、nは1以上の整数個設けられたものである。一つのストリングには、複数のメモリセルが設けられ、各メモリセルのメモリセルトランジスタが直列に接続された状態となっている。メモリセルトランジスタは、メモリセルに設定された情報によって閾値が変動するようになっている。デコーダは、ローデコーダであり、セルアレイのブロックごとにn個設けられている。つまり、ブロック0はローデコーダ0、ブロック1はローデコーダ1、...、ブロックiはローデコーダi、...、ブロックnはローデコーダnに対応して設けられている。ブロックiに接続されるローデコーダiは、ブロックiのm個のストリングにドレイン側選択ゲート電極SGDに信号SGD1<i>~SGDm<i>を与え、ソース側選択ゲート電極SGSに信号SGS1<i>~SGSm<i>を与える。また、ローデコーダiは、ブロックiの電極膜WLに層単位で信号を与える。図13に示す例では、4層の電極膜WLがあることから、信号WL1<i>~WL4<i>を与える。ローデコーダi以外のローデコーダも同様な構成であり、対応するブロックに上記と同様な信号を与える。また、セルアレイの各ブロック0~nには、各ブロックのm個のストリングに共通してビット線BL0~BLmが接続され、各ブロックには共通のソース線SLが接続される。ビット線BL0~BLmやソース線SLへ送る信号の制御、ローデコーダの制御は、ドライバ回路DV1~DV4が行う。ドライバ回路DV1~DV4は、各ブロック0~nにおける各々の信号WL1<i>~WL4<i>を制御する回路である。ドライバ回路DV1は、各ブロック0~nの信号WL1<i>を制御し、ドライバ回路DV2は、各ブロック0~nの信号WL2<i>を制御し、ドライバ回路DV3は、各ブロック0~nの信号WL3<i>を制御し、ドライバ回路DV4は、各ブロック0~nの信号WL4<i>を制御する。ドライバ回路DV1~DV4から出力される信号は、各ローデコーダ0~nを介して各ブロック0~nの信号WL1<i>~WL4<i>に送られる。このドライバ回路は不揮発性半導体記憶装置と同一チップ内に設けられていても、チップ外に設けられていてもよい。上記説明した実施の形態では、主として2つの半導体ピラーを接続部によって接続したU字形状のNANDストリングを備える不揮発性半導体記憶装置を例としたが、接続部を備えず、各半導体ピラーが独立しているI字形状のNANDストリングを備える不揮発性半導体記憶装置であっても適用可能である。また、上記実施形態では、メモリセルトランジスタTrに閾値A及びBの2値を設定する場合を例として説明したが、3値以上の閾値を設定する場合であっても同様である。図12は、4値の閾値を設定する場合の分布について例示する図である。図12a及びbに表したいずれの分布においても、制御部CTUは、各閾値A~Dのうち0Vから最も離れた閾値Dの分布DisDの幅Wdよりも、閾値D以外の閾値A、B及びCの分布DisA、DisB及びDisDの幅Wa、Wb及びWcを狭く設定する制御を行う。図12aに表した分布では、幅Wa、Wb及びWcがほぼ等しくなっている。また、図12bに表した分布では、幅Wa、Wb、Wcの順に広くなっている。なお、これらの例以外であっても幅Wdよりも幅Wa、Wb及びWcが狭くなっていれば幅Wa、Wb及びWcのそれぞれはどのような大小関係になっていてもよい。いずれの例でも、ベリファイ書き込みの回数や読み出し電圧Vreadの設定によって幅Wa、Wb及びWcが設定される。また、上記の実施形態では、n値の閾値を正側、消去の閾値を負側に設定したが、反対にn値の閾値を負側、消去の閾値を正側に設定する場合であっても、同様に適用可能である。また、本実施の形態に係る不揮発性半導体記憶装置において、電極間絶縁膜14、内側絶縁膜42及び外側絶縁膜43には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウムアルミネート、窒化ハフニア、窒化ハフニウムアルミネート、ハフニウムシリケート、窒化ハフニウムシリケート、酸化ランタン及びランタンアルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。また、電荷蓄積膜48には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウムアルミネート、窒化ハフニア、窒化ハフニウムアルミネート、ハフニウムシリケート、窒化ハフニウムシリケート、酸化ランタン及びランタンアルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。なお、本願明細書において、垂直及び平行は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。以上説明したように、実施形態に係る不揮発性半導体記憶装置110によれば、メモリセルトランジスタTrの閾値を正または負の一方に設定する際、閾値の設定時間の短縮化及び読み出し電圧の抑制を図ることが可能になる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。