"可変利得増幅回路であって、入力および出力を有し、入力信号から不要の相関ノイズ成分を除去する相関二重サンプリング回路と、入力および出力を有し、前記相関二重サンプリング回路の下流側に位置する第1プログラマブル利得増幅器と、入力が前記相関二重サンプリング回路の出力に電気的に結合され、出力が前記相関二重サンプリング回路の入力に電気的に結合され、前記入力信号の相関ノイズ成分および前記相関二重サンプリング回路の相関ノイズ成分のうちの少なくともいずれか一方を除去する第1の除去を提供するように構成された第1積分器と、入力および出力を有し、前記第1プログラマブル利得増幅器の下流側に位置するアナログ/ディジタル変換器と、前記第1プログラマブル利得増幅器の下流側に位置し、相関ノイズ成分を除去する第2の除去を提供するように構成された第2積分器と、を備え、前記相関二重サンプリング回路と前記第1積分器とがフィードバックループを構成すること、前記第1プログラマブル利得増幅器が前記フィードバックループの外側にあること、を特徴とする可変利得増幅器。請求項1に記載の可変利得増幅器であって、さらに、ディジタル/アナログ変換器を備え、前記第2積分器と前記ディジタル/アナログ変換器とが、前記アナログ/ディジタル変換器の周囲にフィードバック接続すること、前記第2積分器が入力と出力とを備え、前記第2積分器の入力が前記アナログ/ディジタル変換器の出力に電気的に結合していること、前記ディジタル/アナログ変換器が、前記第2積分器の出力に電気的に結合された入力と、前記アナログ/ディジタル変換器の入力に電気的に接続された出力と、を備えること、を特徴とする可変利得増幅器。請求項1に記載の可変利得増幅器であって、さらに、前記第2積分器が、前記アナログ/ディジタル変換器の下流側に位置すること、前記第2積分器が、前記アナログ/ディジタル変換器の出力信号を積分し、前記アナログ/ディジタル変換器の出力信号の相関ノイズ成分を減じること、を特徴とする可変利得増幅器。請求項1に記載の可変利得増幅器であって、さらに、前記アナログ/ディジタル変換器の出力に電気的に結合された第2プログラマブル利得増幅器を備えること、を特徴とする可変利得増幅器。請求項1に記載の可変利得増幅器であって、さらに、前記相関二重サンプリング回路が、画像センサからの前記入力信号を受信するように構成されていること、を特徴とする可変利得増幅器。請求項5に記載の可変利得増幅器であって、さらに、前記画像センサが、電荷結合デバイスを備えていること、を特徴とする可変利得増幅器。請求項1に記載の可変利得増幅器であって、さらに、入力が前記相関二重サンプリング回路の出力に電気的に結合され、出力が第1積分器の入力に電気的に結合された画素利得増幅器を備え、前記画素利得増幅器が前記フィードバックループの一部であること、を特徴とする可変利得増幅器。請求項1記載の可変利得増幅回路であって、さらに、前記第1プログラマブル利得増幅器に電気的に結合されている利得制御回路を備えていること、を特徴とする可変利得増幅回路。図5は、INT出力範囲の制約に対処する方式を示す。この方式では、2つのオフセット補正ループを適用する。即ち一方をPGAブロック104の入力500に適用し、他方をPGAブロック104の出力502に適用する。入力オフセットの補正によって、CCDのオフセットおよびCDSのオフセットを除去する。出力オフセット補正は、次に、PGAの入力オフセット、およびPGAの出力と呼ぶ第1オフセット補正からの未補正オフセットを除去する。PGAの前にオフセット寄与の殆どが除去されるので、出力オフセットループが補正しなければならないオフセットは、図2および図3の従来技術の実施態様と比較すると、大幅に少なくなる。これは、回路の簡略化をもたらすので有利である。入力オフセットの補正を行なうには、較正間隔例えば、黒画素期間中にCDS102の出力を積分し、フィードバックにおいてCDS102の入力から蓄積誤差を減算する。フィードバックは、CDS102の出力がCCDの黒画素中の0信号レベルに等しくなるように、CDS102の入力を調節する。出力オフセット補正を行なうには、ADCの出力を積分し、フィードバックによってPGA104の出力から蓄積誤差を減算する。フィードバックは、ADC106の出力がCCDの黒画素中におけるシステムの0基準に等しくなるように、PGA104の出力を調節する。図6は、図5の概念の別の実施形態を示す。この実施形態では、出力オフセット補正は全てディジタルで行われる。補正ループは、ADC106の出力を積分し、ADC106の出力から誤差を減算する。図5および図6の実施態様間の相違は、図5では、INT2502の入力がADC106のディジタル出力でなければならないが、INT2502の出力はアナログレベルでなければならないことである。図5の実際の実施態様では、INT2502を有するフィードバックにおいて、適切な解像度レベルを有するディジタル/アナログ変換器DACがなければならない。図6におけるINT2600はディジタル信号のみを扱うので、その実施態様には変換器を追加する必要はない。図7は、PGAの利得範囲を大きくすることにより、前述の制約に対処する方式を示す。この方式では、PGA段700をADC106の後段に移動している。こうすることにより、PGAの実施態様はディジタル即ち、ディジタル乗算器となり、したがって、回路の簡略化が得られる。また、これをディジタル-PGAあるいは単にDPGA700と呼ぶことにする。DPGA700の欠点は、ディジタル乗算器に特有の丸めtruncationに起因するディジタル利得によって生ずる、信号のダイナミックレンジの損失である。例えば、2X即ち、6dBのディジタル利得増大には、2X即ち、6dBのダイナミックレンジの減少が伴う。この影響を相殺するために、DPGA700において用いられる利得範囲だけ、ADC106の解像度を増大させる必要がある。例えば、36dB利得範囲を有するアナログPGAと同じダイナミックレンジを得るためには、同じ利得範囲を有するDPGAを用いて、ADCの解像度を6ビット高めなければならない。このように解像度を高めることは、6ビットをADCに追加することの難しさのために、コスト高を招く案となる可能性がある。図8は、DPGAを用いた別の実施形態を示す。図8の方式では、DPGA700をアナログPGA104と共に用いて、必要な利得範囲を得ている。PGA104は、チャネルノイズがADC106によって制限されるまたはPGAの利得後のノイズ、より低い利得範囲を与え、DPGA700は、チャネルノイズが入力ノイズによって制限されるまたは、PGAの利得前のノイズ、より高い利得範囲を与える。図9は、PGA、DPGAの利得曲線、および全体的な利得を示す。図示のように、PGAがカバーする利得範囲は、同じ全利得範囲を有する全アナログ実施態様図1と比較すると小さく、したがってPGAの設計の小型化が図れる。同様に、DPGAは、全ディジタル実施態様図7と比較すると、狭い利得範囲をカバーする。ここでは、ADCに要求される解像度を低くすることができ、図7のADC設計と比較して、更に簡略化が図れる。この混成アナログ-ディジタルPGAを用いた案は、図1および図7と比較して、設計全体の簡略化を図るためには、最も有力である。図10および図11は、図8の実施形態と共に、入力および出力オフセット補正をどのように用いることができるかを示す。図10は、2つの積分器500,502を備えた、図8の信号処理チャネルを示す。第1積分器500は、CCDのオフセットおよびCDSのオフセットを除去する。第2積分器502は、PGAの入力オフセット、およびPGAの出力と呼ぶ第1オフセット補正からの未補正オフセットを除去する。図11のチャネルは、チャネル内のADCの後段に第2積分器600を移動することにより、先に図6について説明したように、全ての補正をディジタルドメインで行なう。図12および図13は、画素-利得-増幅器PxGA1204を用いた2つの実施形態を示す。PxGA1204は、サンプル毎に切り替え可能な利得を与える。その概念を図14に示す。PxGAの背後にあるアイデアは、画素に基づいて利得を与え、CCDセンサが生成する異なる色に対応する異なるサンプルの応答性を等化することである。図12および図13は、入力および出力オフセット補正、ならびにPGA104およびDPGA700を含む信号処理チェーンに、PxGAブロック1200をどのように実施することができるかを示す。PxGAの発明は、同時に提出した出願において別個に開示されている。この出願は、PixelGainAmplifier画素利得増幅器と題し、本願と同じ日付で出願し、1999年6月11日に出願した予備出願番号第60/138,960号に対する優先権を主張している。予備出願番号第60/138,960号の内容は、その全体がこの言及により本願にも含まれるものとし、対応する通常出願の写しをここに同封する。本発明は、他の種類の信号処理にも応用可能であり、CCD信号の処理に限定される訳ではない。以上、本発明の少なくとも1つの代表的な実施形態について説明したが、種々の変形、変更および改良も当業者には容易に想起されよう。かかる変形、変更および改良は、本発明の精神の範囲内に該当することを意図するものである。したがって、前述の説明は一例に過ぎず、限定を意図するのではない。本発明は、特許請求の範囲およびその均等物においてのみ限定されることとする。"