最上位ビットから順次値が確定する逐次比較レジスタを有する逐次比較AD変換部と、前記逐次比較AD変換部の前回の変換結果が書き込まれた変換結果レジスタと、AD変換の途中で、前記逐次比較レジスタの値の確定した範囲のビット値を前記変換結果レジスタの同一範囲のビットの値と比較する比較部と、前記比較部から前記比較結果が不一致であることを示す不一致信号が出力されたときに、前記逐次比較AD変換部へ新たな変換の開始を指示する変換開始信号を出力する変換開始制御部とを備えることを特徴とするAD変換回路。前記逐次比較レジスタの値の確定した範囲が、最上位ビットのみであることを特徴とする請求項1に記載のAD変換回路。前記逐次比較レジスタの値の確定した範囲が、所定の複数ビットであることを特徴とする請求項1に記載のAD変換回路。前記比較部の不一致の判定に、所定の閾値が設定されていることを特徴とする請求項3に記載のAD変換回路。変換開始制御部が、前記不一致信号の出力回数をカウントするカウンタを備え、前記出力回数が許容回数未満であるときに、前記変換開始信号を出力することを特徴とする請求項1乃至4のいずれか1項に記載のAD変換回路。前記比較部が、前記変換結果レジスタの値が予め定められた範囲内であるときのみ、前記比較を実行することを特徴とする請求項1乃至5いずれか1項に記載のAD変換回路。そこで、本発明が解決しようとする課題は、AD変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することのできるAD変換回路を提供することにある。実施形態のAD変換回路は、最上位ビットから順次値が確定する逐次比較レジスタを有する逐次比較AD変換部と、前記逐次比較AD変換部の前回の変換結果が書き込まれた変換結果レジスタとを備える。このAD変換回路は、比較部が、AD変換の途中で、前記逐次比較レジスタの値の確定した範囲のビット値を前記変換結果レジスタの同一範囲のビットの値と比較し、変換開始制御部が、前記比較部から前記比較結果が不一致であることを示す不一致信号が出力されたときに、前記逐次比較AD変換部へ新たな変換の開始を指示する変換開始信号を出力する。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、本発明の第1の実施形態に係るAD変換回路の構成の例を示すブロック図である。本実施形態のAD変換回路1は、最上位ビットから順次値が確定する逐次比較レジスタ111を有する逐次比較AD変換部11と、逐次比較AD変換部11の前回の変換結果が書き込まれた変換結果レジスタ12と、AD変換の途中で、逐次比較レジスタ111の値の確定した範囲のビット値を変換結果レジスタ12の同一範囲のビットの値と比較する比較部13と、比較部13から比較結果が不一致であることを示す不一致信号UMが出力されたときに、逐次比較AD変換部11へ新たな変換の開始を指示する変換開始信号STを出力する変換開始制御部14と、を備える。通常の動作時においては、AD変換回路1は、外部からトリガ信号TGが入力されると変換開始制御部14が変換開始信号STを出力し、逐次比較AD変換部11がAD変換を開始する。ここで、逐次比較AD変換部11の定格最大入力電圧をVmaxとする。したがって、最上位ビットMSBに相当する電圧レベルは、1/2Vmaxである。逐次比較AD変換部11は、変換開始信号STが入力されると、アナログ入力AINをサンプリングしてその電圧を保持し、最上位ビットMSBから順次デジタルデータのビット値を確定して逐次比較レジスタ111へ書き込む。逐次比較AD変換部11は、最下位ビットLSBが確定した時点で、逐次比較レジスタ111に格納されたデータをデジタル出力DOUTとして出力する。この変換結果のデジタル出力DOUTが、変換結果レジスタ12へ書き込まれる。ここで、本実施形態のAD変換回路1へ入力されるアナログ入力AINを、例えばモーターに流れる電流を電圧へ変換したものとすると、そのレベルは、図2aに示すように、規則的に変化する。このような規則的な変化をする入力の場合、ある時刻t1でAD変換したときのMSBの値と、ごく短時間後の時刻t2でAD変換したときのMSBの値は、通常、一致する。一致しないのは、アナログ入力AINが1/2Vmaxを挟んで変化したときのみであり、その確率は非常に低い。ところが、アナログ入力AINにノイズが重畳していた場合、例えば、図2bに示すように、時刻t2でAD変換したときのMSBの値と、時刻t1でAD変換したときのMSBの値が不一致となる。ノイズレベルが大きい場合、この不一致の発生確率が高くなる。したがって、このような場合、MSBの値を比較するだけで、時刻t2のAD変換結果が異常であることを判定できるものと考えられる。そこで、このMSBの不一致を検出するために、図3に示すように、逐次比較レジスタ111のMSBの値と変換結果レジスタ12のMSBの値を比較する比較器131を、比較部13に設ける。比較器131は、AD変換の途中で、逐次比較レジスタ111のMSBの値が確定した時点で直ちに、変換結果レジスタ12のMSBの値との比較を行う。このとき、比較の結果が不一致であれば、比較器131は、不一致信号UMを出力する。この不一致信号UMが出力されると、変換開始制御部14は、変換開始信号STを出力する。この変換開始信号STの出力により、逐次比較AD変換部11は、実行中のAD変換を中止し、アナログ入力AINを新たにサンプリングし、新たなAD変換を開始する。ノイズが瞬間的に発生するパルス状のものである場合、新たなAD変換開始時にはノイズの発生が収まっていることが多く、再変換時には、正常なデジタル出力DOUTを得られる可能性が高い。ただし、図4に示すように、ノイズのレベルが小さい場合、時刻t1でも時刻t2でもMSBの値が同じで、MSBの比較だけではノイズの重畳を検出できないことが考えられる。このような場合、比較するビット数を増加させ、MSBを含む複数のビットの値を比較すれば、ノイズの重畳を検出できる可能性が高まる。そこで、図5に、MSBを含む複数のビットの値の比較を行うようにした比較部13の構成の例を示す。図5に示す比較部13は、比較器131と、差分算出器132と、を有する。差分算出器132として、ここでは、逐次比較レジスタ111のMSB以下3ビットの値と変換結果レジスタ12のMSB以下3ビットの値との差分値を算出する例を示している。ただし、比較するビットは3ビットに限るものではなく、検出したいノイズのレベルに応じて、そのビット数が決定されるものである。比較器131は、差分算出器132から出力された差分値を所定の閾値Sと比較し、差分値が閾値Sより大きいときに不一致信号UMを出力する。この閾値Sも、検出したいノイズのレベルに応じて設定されるものである。変換開始制御部14は、比較部13から比較結果が不一致であることを示す不一致信号UMが出力されたときに、変換開始信号STを出力する。逐次比較AD変換部11は、AD変換実行中に新たな変換開始信号STが出力されると、現在実行中のAD変換を中止し、アナログ入力AINを再サンプリングし、新たなAD変換を開始する。このとき、不一致信号UMが出力される都度、変換開始信号STを出力するようにしてもよいが、ノイズが一定期間連続して発生するような場合、AD変換の中止および再変換が連続し、次のAD変換結果がいつまで経っても出力されない事態に陥るおそれがある。したがって、このような場合、暫く時間が経ってから、改めてAD変換を実行した方が良いと考えられる。そこで、変換開始制御部14に、不一致信号UMの出力回数をカウントするカウンタ141と、カウンタ141のカウント値が許容回数K以下であるときに変換開始信号STを出力する出力制御部142と、を備えるようにする。この場合、出力制御部142は、比較部13から出力される不一致信号UMの出力回数が、許容回数K以下であるときのみ、変換開始信号STを出力する。これにより、不一致信号UMの出力回数が許容回数Kを超えた場合、出力制御部142から変換開始信号STが出力されず、逐次比較AD変換部11において再変換が連続することを回避することができる。なお、出力制御部142へは外部からのトリガ信号TGも入力されている。出力制御部142は、通常、このトリガ信号TGが入力されたときに、変換開始信号STを出力するものである。このような本実施形態によれば、AD変換の途中で変換中のデータのチェックを行い、異常を検出した場合、直ちに実行中の変換を中止し、再変換を開始することができる。これにより、正常なAD変換結果が得られるまでの時間を短縮することができる。また、異常検出に用いるデータのビット数を任意に設定できるので、精度の高い異常検出を行うことができる。また、再変換実行回数を制限できるので、不要な再変換の連続を回避でき、消費電力を抑えることができる。第2の実施形態第1の実施形態では、アナログ入力AINの全レベル範囲にわたって比較部13による比較を実行している。しかし、アナログ入力AINのレベルが最小あるいは最大付近では、アナログ入力AINにノイズが重畳していても、比較部13が比較対象とする上位ビットの値が変化することは殆どないものと考えられる。したがって、アナログ入力AINのレベルが最小あるいは最大付近では、比較部13による比較を実行する必要はないものと考えられる。そこで、本実施形態では、比較部13が比較を実行するアナログ入力AINのレベルの範囲を指定することのできるAD変換回路の例を示す。図6は、本発明の第2の実施形態に係るAD変換回路の構成の例を示すブロック図である。本実施形態のAD変換回路2は、第1の実施形態のAD変換回路1に、比較実行制御部25を追加したものである。比較実行制御部25は、変換結果レジスタ12の値を、予め定められた比較範囲指定値Hと比較し、変換結果レジスタ12の値が比較範囲指定値H以内であるときのみ、比較部13へ比較の実行を指示する。図7に、変換結果レジスタ12の値をアナログ入力AINのレベルで表すものとして、比較範囲指定値Hとアナログ入力AINのレベルとの関係を示す。なお、ここでは、比較範囲指定値Hを、下限値H1と上限値H2にて示している。下限値H1は、アナログ入力AINの最小レベル付近に設定され、上限値H2は、アナログ入力AINの最大レベル付近に設定されている。本実施形態では、この下限値H1と上限値H2の間が比較範囲となり、アナログ入力AINのレベルがこの比較範囲である場合にのみ、比較部13による比較が実行される。この場合、図7に示すような、下限値H1あるいは上限値H2を超える領域で発生するノイズは、比較部13による比較の対象外となる。しかし、このような領域で発生するノイズをそのままAD変換しても、下位ビットが異常となるだけであり、その誤差の影響はかなり限定的である。このような本実施形態によれば、異常検出を行うためのチェック回数を少なくすることができるので、消費電力を削減することができる。以上説明した少なくとも1つの実施形態のAD変換回路によれば、AD変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。