マイクロマシンデバイスの製造方法であって、アモルファス半導体材料の構造層101を提供する工程と、構造層101中に、第1領域111と第2領域112を規定する工程と、第1領域111の上にシールド層104を形成し、これにより第2領域112を露出したままにする工程と、その後に、構造層101の第2領域112を、第1フルーエンスを用いてアニールする工程と、その後に、シールド層104を除去する工程と、その後に、構造層101の第1領域111および第2領域112を、第1フルーエンスの半分より実質的に大きくない第2フルーエンスを用いてアニールする工程と、を含む製造方法。アニール前の構造層101は初期抵抗率を有し、第1フルーエンスを用いて構造層101の第2領域112をアニールする工程は、第2領域112の抵抗率を、初期抵抗率から所定の抵抗率に低減する工程である請求項1に記載の製造方法。アニール前の構造層101は初期歪勾配を有し、第2フルーエンスを用いて構造層101の第1領域111および第2領域112をアニールする工程は、第1領域111の歪勾配を、初期歪勾配から所定の歪勾配に低減する工程である請求項2に記載の製造方法。第1フルーエンスを用いて第2領域112をアニールする工程は、600mJ/cm2より高いフルーエンスを用いてアニールする工程を含む請求項1~3のいずれかに記載の製造方法。第2フルーエンスを用いて第1領域111および第2領域112をアニールする工程は、250mJ/cm2より小さいフルーエンスを用いてアニールする工程を含む請求項1~4のいずれかに記載の製造方法。第1フルーエンスを用いて構造層101の第2領域112をアニールする工程は、第2領域112中のアモルファス半導体材料の少なくとも一部の変換を誘導する請求項1~5のいずれかに記載の製造方法。第2領域112中のアモルファス半導体材料の少なくとも一部を変換する工程は、第2領域112中のアモルファス半導体材料を完全に変換する工程を含む請求項6に記載の製造方法。第2フルーエンスを用いて構造層101の第1領域111および第2領域112をアニールする工程は、アニールして、これにより第1領域111中のアモルファス半導体材料の少なくとも一部を変換する工程を含む請求項1~7のいずれかに記載の製造方法。第1領域111中のアモルファス半導体材料の少なくとも一部を変換する工程は、第1領域111中のアモルファス半導体材料の少なくとも上部を変換する工程を含む請求項8に記載の製造方法。アモルファス半導体材料の少なくとも一部を変換する工程は、アモルファス半導体材料の少なくとも一部を結晶半導体材料に変換する工程を含む請求項6~9のいずれかに記載の製造方法。アモルファス半導体材料からなる構造層101を提供する工程は、プラズマ強化化学気相堆積PECVDプロセスを行う工程を含む請求項1~10のいずれかに記載の製造方法。アモルファス半導体材料からなる構造層101を提供する工程は、400°Cより低い温度で行われる請求項1~11のいずれかに記載の製造方法。構造層101中に、第1領域111と第2領域112を規定する工程は、構造層101中に、吊り下げ領域とコンタクト領域とをそれぞれ規定する工程を含む請求項1~12のいずれかに記載の製造方法。シールド層104を形成する工程は、反射材料を含む層を形成する工程を含む請求項1~13のいずれかに記載の製造方法。本発明は、特定の具体例に関して、所定の図面を参照しながら記載するが、本発明は、これに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、模式的であり、限定的ではない。図面において、幾つかの要素の寸法は、図示目的で誇張されて、実寸通りではない。寸法と、対応する寸法とは、本発明を実施する上で、実際の縮尺通りではない。請求の範囲中の参照符号は、範囲を限定するように解釈すべきではない。異なる図面において、同一の参照符号は、同一または類似要素を示す。更に、説明や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。また、請求の範囲で使用される含むcomprisingの用語は、それ以降に並べられる要素に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、1またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、手段AおよびBを含むデバイスの表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がAとBであることを意味する。この明細書を通じて参照される一の具体例oneembodimentまたは具体例anembodimentは、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも1つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の一の具体例oneembodimentまたは具体例anembodimentの語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、1またはそれ以上の具体例中で適当な方法で組み合わせることができる。更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる以外の特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。この記載は、マイクロマシンデバイスの製造方法に関し、特定の具体例に関してより詳しく説明されるが、本発明はこれに限定されるものではなく、請求の範囲によってのみ限定される。本発明の具体例では、マイクロマシンデバイスの製造方法が記載され、この方法は、アモルファス半導体材料の構造層101を提供する工程と、構造層101中に、第1領域111と第2領域112を規定する工程と、第1領域111の上にシールド層104を形成し、これにより第2領域112を露出したままにする工程と、その後に、構造層101の第2領域112を、第1フルーエンスを用いてアニールする工程と、その後に、シールド層104を除去する工程と、その後に、構造層101の第1領域111および第2領域112を、第1フルーエンスより実質的に小さい第2フルーエンスを用いてアニールする工程と、を含む。アモルファス半導体材料の構造層を提供する工程は、プラズマ強化化学気相堆積PECVDプロセスの手段で行われても良い。アモルファス半導体材料の構造層を提供する工程は、400°Cより低い温度で行われても良い。構造層101中に、第1領域111と第2領域112を規定する工程は、コンタクト領域と吊り下げ領域suspendedregionをそれぞれ規定する工程を含んでも良い。吊り下げ領域は、下層103とのコンタクトの無い領域を規定する。コンタクト領域は、吊り下げ領域が、下層103に固定または接続された構造層101の領域を規定する。MEMSデバイスでは、弾力性のある梁が、構造層の一例である。MEMS梁は、一般には、梁の自立部と梁の固定部とを含む構造層として形成され、弾力性のある梁は、下層103に接続される。MEMSデバイスの構造層は、一般には、少なくとも1つの吊り下げ部分を備える少なくとも1つの領域と、少なくとも1つのコンタクト領域とを含む。MEMSデバイスの構造層は、例えば、自立梁を含んでも良い。自立梁は、その固定部分で下層103に取り付けられる。構造層は、このように、吊り下げ部分自立梁を有する領域と、コンタクト領域自立梁の固定点とを含む。もし、吊り下げ部分を有する少なくとも1つの領域が低い歪勾配歪勾配は、吊り下げ部分の上部と底部との間の歪の正の違いを、膜厚で割って規定される、例えば6.8×10-6μm-1のような歪勾配を有し、少なくとも1つのコンタクト領域が低い電気抵抗率、例えば3.4mΩcmより低い抵抗率を有する場合、有利である。図1は、基板層100、基板層100の上の下層103、下層103の上の犠牲層102、および犠牲層102の上の構造層101を含む層のスタックの模式図である。構造層101中に構造を形成した後、犠牲層102は一般に除去され、これにより構造層101の自立部分と、下層103との間に空洞を形成する。歪勾配の計算は、構造の撓みと寸法を考慮して、式1で規定される。2×撓み/長さ21ここで、撓みは、水平0と比較したカンチレバーの先端から撓みであり、長さは、カンチレバーの長さである。図6は、MEMSデバイスの構造層の異なる部分を示す。基板層601は、構造材料と犠牲材料の交互の多層がその上に形成されてマイクロメカニカル構造を実現するためにパターニングされる、サポート層として使用される。犠牲層602は、基板層601の上に形成される。犠牲層602はパターニングされて下にある基板層601への開口部606を形成する。基板層607は、犠牲層602の上に堆積され、例えば自立梁のような所望の形状にパターニングされる。犠牲材料602は、除去されて、構造層の1つの部分605が吊り下げられた領域において離され、一方、構造層の他に部分604は固定または接続領域において下の基板層601に接続されたままとなる。図1に示された構造に戻ると、図2に示すように、シールド層104が第1領域111の上に形成される。シールド層104は第2領域112には存在しない。シールド層104が第1領域111の上に存在する限り、基板層101の上で行われる熱処理は、第2領域112のみに影響し、実質的に第1領域111には影響しない。第1領域111の上のシールド層104は、第1アニール工程中に第1領域111を被覆する。シールド層104が第1領域111の上に存在する場合、第1領域111は、実質的に第1アニール工程では影響されない。特に、第1領域111の電気的特性および/または機械的特性は、シールド層104が第1領域111の上に存在する限り、第1アニール工程によって実質的に影響されない。本発明の具体例では、シールド層104は、600mJ/cm2より高い、例えば960mJ/cm2のレーザーフルーエンス6000パルスのような高温フルーエンスに、強烈な変化や劣化無しに耐えることができる材料を含んでも良い。本発明の具体例では、シールド層104は、代わりにまたはその上に、例えばアルミニウムのような反射材料を含んでも良い。アルミニウムは、90の反射率を有する。本発明の具体例の特徴は、第1アニール工程後に、シール領域第1領域111で大きな変化が検出されないことである。シールド層104を形成した後、第1熱処理113が構造層101に行われる。第1領域111はシールド層104で保護されるため、第2領域112のみが第1熱処理113により影響される図3。本発明の具体例では、構造層101の第2領域112を、第1フルーエンスを用いてアニールする工程は、これにより第2領域112のアモルファス半導体材料の少なくとも一部を結晶材料に変える工程を含んでも良い。第2領域112中のアモルファス半導体材料は、部分的にまたは完全に変えられても良い。第1熱処理113は、第1アニール工程、特に第1レーザーアニール工程を含んでも良い。第1アニール工程のプロセスパラメータは、第1レーザーパルスフルーエンス、第1レーザーパルス数、および第1パルス繰り返し率を含んでも良い。第1アニール工程は、600mJ/cm2より高い第1フルーエンスにより特徴付けられる。第1フルーエンスは、600~1000mJ/cm2の間でも良い。第1のレーザーパルス数は、1と1000の間であり、例えば1と500の間である。レーザーパルスの数は、歪勾配を調整する結晶化深さを減らすように選択しても良い。第1パルス繰り返し率は、1Hzと50Hzの間である。パルス繰り返し率は、歪勾配を調整する結晶化深さを減らすように選択しても良い。有利には、第1アニール工程は、600~1000mJ/cm2の間のフルーエンスを用いた1つのパルスパルス繰り返し率ではないを含む。第1熱処理113の後、構造層101の第2領域112のアモルファス半導体材料が、部分的に、または完全に結晶半導体材料105に変えられても良い。例えば、a-SiGeは、第1アニール工程を行った後にpoly-SiGeに変えられても良い。第2領域112のアモルファス半導体材料は、有利には完全に結晶半導体材料に変換される。そのような第2領域112のアモルファス半導体材料の完全な変換は、より深い結晶化深さでも、電気抵抗率がより低くなるために有利である。第2領域112の結晶化深さは、構造より低い抵抗率となるために、層101の膜厚と同等またはより小さい。第2領域112の結晶化深さは、有利には、構造層101の膜厚と等しい。熱浸透深さは、有利には、第2領域112のアモルファス半導体層に限定される。第1フルーエンスを用いて第2領域112をアニールした後、第1領域111の初期抵抗率への実質的な影響無しに、第2領域の初期抵抗率が低減される。実質的とは、第1アニール工程の適用後および第2アニール工程の適用前の第1領域111の抵抗率が、第1領域111の初期抵抗率より、15パーセントより小さくはならないことをいう。第1アニール工程後の第2領域112の抵抗率は、初期抵抗率より、少なくとも99低くなっている。第1アニール工程後、シールド層104が除去される図4。シールド層104の除去は、例えば化学エッチング工程のような、好適な方法で行っても良い。シールド層104を除去した後に、第2熱処理114が構造層101に行われる図4。第2熱処理114は、第2アニール工程であり、特に、第2レーザーアニール工程である。第2アニール工程のプロセスパラメータは、第2レーザーパルスフルーエンス、第2レーザーパルス数、および第2パルス繰り返し率を含む。第2フルーエンスは、第1フルーエンスより小さい。第2フルーエンスは、有利には、第フルーエンスより、少なくとも1.5倍小さい、例えば少なくとも2倍小さく、例えば2.4倍小さい。パルス速度に依存して、即ち多重パルスが用いられた場合、第2フルーエンスは、第1フルーエンスの少なくとも3倍小さく、例えば少なくとも4倍小さく、例えば少なくとも4.6倍小さい。第2フルーエンスは、有利には、250mJ/cm2より小さい。これが平坦なカンチレバーを形成するのに十分な、浅い結晶化深さを保証するからである。第2のレーザーパルス数は、1と1000の間、または1と500の間である。第2パルス繰り返し率は1Hzと50Hzの間である。第2のレーザーパルスフルーエンスは、シングルパルスでは250mJ/cm2より小さく、有利には多重パルスでは130mJ/cm2より小さい。第2のレーザーパルスフルーエンスは、シングルパルスでは230~250mJ/cm2の間であり、多重パルスでは80~130mJ/cm2の間であり、例えが100~1000パルスの範囲のパルス数である。第2のレーザーパルス数は、1と1000の間、またが1と500の間である。もし、多重パルスが適用された場合、第2パルス繰り返し率は、1Hzと50Hzの間でも良い。第2アニール工程は、第1領域111と第2領域112の双方に適用されても良い。第2フルーエンスは、第1フルーエンスより、例えば少なくとも1.5倍小さく、例えば少なくとも2倍小さく、例えば2.4倍小さいため、第2領域112は、実質的に第2フルーエンスによって影響されない。第2領域112の抵抗率は、第2熱処理工程114の後に、実質的に変化しない。第2フルーエンスを用いて、第1領域111および第2領域112をアニールした後、初期歪勾配は第1領域で減少する。それでも、第2アニール工程のより低いレーザーフルーエンスは、先に結晶化された領域112を変えないという事実にもかかわらず、第2アニール工程は第1領域111ののみ適用されても良い。これには、第2の被覆工程図示せずが必要となる。第1領域111の初期歪勾配は、このように所定の歪勾配まで低減しても良い。パルスフルーエンス、パルス率、パルス数のような第2アニール工程のパラメータは、第2アニール工程で、堆積されたアモルファス半導体層101からの圧縮応力が低減されるように選択されても良い。特に、初期歪、例えばアモルファス半導体層101の初期圧縮応力は、第2アニール工程により低い引っ張り応力に変わっても良い。第1熱処理113は、粗いレーザーアニール工程でも良く、一方、第2熱処理114は、緩やかなレーザーアニール工程である。電気的特性低抵抗率および機械的特性低歪勾配の双方が、マイクロマシン応用の構造層のために最適化されることが、本発明の具体例の優位点である。電気的特性低抵抗率または機械的特性低歪勾配が変わるか否かの事実は、フルーエンスのパラメータに依存する。レーザーアニールは、電気的特性と機械的特性に同時に影響する。本発明の具体例では、第1処理は、電気的特性を最適化するために調整されるが、もし機械的特性がチェックされた場合、過大の引っ張り応力と歪勾配が見出されるであろう。これは、例えばアルミニウムのシールド層のようなシールド層が、第1レーザーアニール処理中に、吊り下げ構造を保護するために使用される理由である。このように、第1レーザー処理は、良好な電気的特性が望まれる領域、例えば固定領域にのみ適用される。そのような位置は、吊り下げられないため、過大な歪に耐えることができる。本発明の具体例では、第2処理が、機械的特性を最適化するために調整される。なぜなら、吊り下げられた構造ではそれが重要だからである。もし電気的特性がチェックされた場合、抵抗率は、例えばa-SiGeのようなアモルファス半導体材料よりは低いが、第2領域112ほどには低くないことが見出される.レーザーフルーエンスは電気抵抗率に比例する。本発明の具体例では、第2フルーエンスを用いた構造層101の第1領域111および第2領域112へのアニール工程は、アニールを行い、これにより第1領域111中のアモルファス半導体材料の少なくとも一部を変える工程を含む。第1領域111中のアモルファス半導体材料の少なくとも一部は、第1領域111中のアモルファス半導体材料の少なくとも上部を含んでも良い図5。第2熱処理114中に、構造層101の第1領域111の上部が、結晶半導体材料106に変えられても良い。例えばアモルファスSiGeが構造層101のために使用された場合、第1熱処理中に第2領域12でa-SiGeはpoly-SiGeに変えられても良く、第1領域111の上部のa-SiGeは、第1領域111中のpoly-SiGeに変えられても良い。第1領域中の結晶化深さは、約200nm以下である。第1および第2のアニール工程は、パルス状エキシマレーザーを用いて行っても良い。本発明の具体例にかかる異なる工程を行った後に、犠牲層102が除去されて、下層103と接続していない第1領域111を有する自立構造層と、構造層101の第2領域112を下層103に接続した固定点とを形成しても良い図13。アモルファス半導体材料を変える工程は、アモルファス半導体材料を結晶半導体材料に変える工程を含んでも良い。アモルファス半導体材料は、例えばアモルファスシリコンゲルマニウムでも良い。例えばレーザーアニールで、アモルファスシリコンゲルマニウムa-SiGeをアニールすることにより、アモルファスシリコンゲルマニウムは結晶シリコンゲルマニウムpoly-SiGeに変えられる。アモルファス半導体材料層101の膜厚に応じて、およびアニール工程の特性即ち、例えばフルーエンス、パルスの数に応じて、アモルファス半導体層の少なくとも一部またはアモルファス半導体層101の全体が、結晶半導体材料の変えても良い。本発明の具体例の利点は、マイクロマシン応用のための構造層が、電気的特性および/または機械的特性、例えば抵抗率および/または歪勾配に関して最適化されるように形成されることである。本発明の具体例では、マイクロマシンデバイスの製造方法が記載され、この方法は、アモルファス半導体材料からなり、初期歪勾配と初期抵抗率を有する構造層101を提供する工程と、構造層101中に、第1領域111と第2領域112とを規定する工程と、第1領域111の上にシールド層104を形成し、これにより第2領域を被覆しないで残す工程と、この後に、第1フルーエンスを用いて構造層101の第2領域112をアニールし、これにより第2領域112中の初期抵抗率を所定の抵抗率に低減する工程と、この後に、シールド層104を除去する工程と、この後に、第2フルーエンスを用いて構造層101の第1領域111および第2領域112をアニールする工程であって、第2フルーエンスは第1フルーエンスより小さく、これにより第1領域111中の初期歪勾配を所定の歪勾配に低減する工程と、を含む。本発明の具体例にかかる異なる処理工程を適用した後、特に、第1および第2のアニール工程を適用した後、構造層101は所定の歪勾配を有する1つの部分105と、所定の抵抗率を有する他の部分106を含んでも良い。所定の歪勾配は、初期歪勾配より小さい。最適化された構造層を形成するために、即ち、最適化された電気的特性と最適化された機械的特性を有するように、第1および第2のアニール工程は、第2コンタクト領域に適用され、第2アニール工程は、構造層101の第1吊り下げ領域に適用されても良い。第1アニール工程を適用した後、第2領域112の電気的特性が最適化され、一方、第2アニール工程を適用した後、第1領域111の機械的特性が最適化される。第1アニール工程を適用した後、第2領域112は、初期抵抗率とは異なる所定の抵抗率により特徴付けられる。所定の抵抗率は、初期抵抗率より小さくても良い。第2アニール工程を適用した後、第1領域111は、初期歪勾配とは異なる所定の歪勾配により特徴付けられる。所定の歪勾配は、初期歪勾配より小さくても良い。図9は、2μmSiO2903で覆われたSiウエハ905の上に210°Cで準備されたPECVDSiGe層についての実験結果を示す。200nmのa-Si層904が、接着を改良するために、BドープSi72Ge28と2μm膜厚の犠牲酸化物903との間に使用された。異なる実験では、SiGe層が1.0μm、1.6μm、1.8μmの膜厚であった。成長したままのアモルファスとレーザーアニール層の電気的特性および機械的特性が、以下のように決定された。シート抵抗および表面粗さは、4点プローブとDektak表面プロファイラとをそれぞれ用いて、ブランケットblanketの試料で測定された。歪勾配は、カンチレバーの面外偏差outofplanedeflectionから決定された。ブランケットとパターンされた試料上でのレーザー結晶化が、スポットサイズが23mm2でパルス持続期間が24nsのKrFエキシマレーザー248nmを用いて行われた。ブランケット試料は、結晶化深さを増加させ、層の抵抗率を低減するために、粗いレーザー処理が行われ、一方、レーザーフルーエンスは、パターニングされた試料の歪勾配の最適化のために、最大で120mJ/cm2に制限された。粗いレーザー処理とは、600mJ/cm2より大きく1000mJ/cm2までのフルーエンスを用いたレーザー処理を意味する。加えて、パターニングされたおよびブランケットの1μmアルミニウム層が、粗いレーザーアニールLA条件下でのAlのシールド特性を調査するために使用された。Al層が、室温のスパッターで、a-SiGe上に直接堆積された。それらはパターンニングされ、またはブランケットのまま残され、レーザービームに露出された。処理の後、表面粗さの変化がブランケットのAl層上で測定され、粗いレーザーアニール条件に対する層の耐久性が試験された。パターニングされたAl試料では、レーザー処理後に、希釈されたHF中でのウエットエッチングで、Alが除去された。下部のSiGe層は、続いてSEMで試験され、露出したSiGeと露出していないSiGeとの間の視覚的な変化が検出された。加えて、シート抵抗と表面粗さが、処理された位置と未処理の位置で測定され、成長したままのa-SiGe試料および先にレーザーアニールされたpoly-SiGe試料と比較された。成長させたままの堆積層は、高い圧縮になるように調整された。レーザーパルスは、応力をより引っ張りの値にシフトさせ、初期の高圧縮応力を有する層は、最大レーザーフルーエンスに対してより高い限界を有した。28の低Ge濃度は、耐える粗いレーザーアニール条件で、より効果的になることが判明した。より高いGe濃度は、材料の融点を低下させ、それゆえにレーザーパルスのわずかなばらつきに、より敏感になった。膜は、初期は4.02×103Ωcmの最小抵抗率を有するアモルファスであった。成長したままの層の測定された表面粗さは、35.7nmから69.3nmの範囲であった。成長させたままの層は、0.65nm長さの梁が、基板に触れる先端を有し、8.9μmと18.9μmの間の面外偏差を有するような初期歪勾配を有した。図7は、レーザーアニール処理前の、解放されたreleasedカンチレバー701の2次電子顕微鏡SEM像を示す。図8は、10Hz、120mJ/cm2で500パルスのレーザーアニール処理後の、放されたカンチレバー701の2次電子顕微鏡SEM像を示し、歪勾配が低減されている。シングルまたは多重パルス技術のいずれかは、歪勾配を最小にするために使用される210°Cで堆積された1.8μm膜厚のSi72Ge28膜については、10Hz、120mJ/cm2で500パルスは、-1.6×10-7μm-1まで歪勾配を低減するのに十分である。しかしながら、このレーザーフルーエンスでの処理は、並の抵抗値である35.8mΩcmとなる。低減された歪勾配値を確実にするための制限は、シングルパルス処理に対する全供給エネルギを240mJ/cm2より低く維持することである。透過電子顕微鏡TEM分析は、最大結晶化深さ0.2μmのみが、10Hz、120mJ/cm2で500パルスを用いてアニールされた1.8μmSiGe膜について達成されることを示す。図9は、1.8μm膜厚のSi72Ge28層901に適用された、10Hz、120mJ/cm2で500パルスの多重パルス処理に対するTEM像を示す。アニール処理後、Si72Ge28層901の上部のみが多結晶SiGepoly-SiGe902に変えられる。単に0.2μmの結晶化深さが達成されている。レーザーフルーエンスの増加は、結晶化深さを増加させ、抵抗率を低下させる。図10は、Si72Ge28試料の抵抗率に対するシングルパルスフルーエンスの影響の概略である。抵抗率は、シングルパルスフルーエンスの関数としてプロットされている。レーザーに供給されたエネルギが増加すると、構造変化がより深く、より効果的になり、抵抗率が低下する。680mJ/cm2のレーザーフルーエンスは、表面粗さが125.5nmで、抵抗率が2.83Ωmcmの低い値まで低減するのに十分である。そのような熱処理で形成された結晶化深さは、図11に示されるように1μmである。図11は、680mJ/cm2のシングルレーザーフルーエンスを用いて、1.6μm膜厚のSi72Ge28層のレーザー処理後のpoly-SiGe層1102のTEM像を示す。約0.6μmから1μmの結晶化深さが達成される。層の深さ方向の結晶粒のサイズのばらつきは、レーザーアニール工程中の温度勾配による。約0.57μmの深さのより大きな結晶粒の層1102が、約0.25μmの深さのより微細な結晶粒の層1101と同様に測定される。poly-SiGe層が200nmのa-Si層上に形成される図11では明確には見えないが、図9では層904として見える。a-Si層は、2μmSiO21100の上に形成される。しかしながら、吊り下げ構造への、そのような粗いレーザー処理は、過剰な歪勾配となり、材料の機械的特性を劣化させる。図11は、更にCVD酸化層1103を示し、この層は、試料の準備中に試料を保護するために、TEM分析中に追加されたものである。良好な、例えばコンタクト領域に対する電気的特性低抵抗率と、例えば吊り下げられた領域に対する機械的特性低歪勾配の双方を有する最適化された構造層に対して、コンタクト上で結晶化深さを増加させるために、より高いレーザーフルーエンスが使用されなければならず、より低いレーザーフルーエンスが、構造が吊り下げられる部分に適用されなければならない。これは、吊り下げられた構造を高いフルーエンスレーザービームから保護するシールド材料104図3の使用により達成できる。そのような保護層104の部分は、挑戦的である。なぜなら、この層は、大きな変化無しに高いレーザーフルーエンスに耐えなければならないからである。適当なシールド材料を選択するために多くの試みが行われSi3N4、厚いフォトレジスト、SiO2、およびAl、Alが、その高い反射率により最良の結果を示した。アルミニウムは、248nmにおいて、90やそれ以上の反射率を提供できる。初期抵抗率が4.0±0.9×103Ωcmで、表面粗さが69.3nmの、アモルファスの1.6μmSiGe層が、パターニングされた1μmのAl層を用いて保護された。試料は、680mJ/cm2のレーザー処理に晒された。Alシールドは、希釈されたHF中のウエットエッチにより除去され、試料が試験された。レーザービームに晒された被覆されていない部分で、層の抵抗率は3.47mΩcmに低下し、一方、被覆された部分では3.4×103Ωcmの高い値のままであった。図12は、高いレーザーフルーエンスに、一部が被覆され一部が露出した、a-SiGe層のSEM像を示す。露出した部分1202と露出しない部分1201の間のSiGe表面粗さの明らかな変化が、明確に見られる。露出したpoly-SiGe領域1202の表面粗さは174nmまで増加し、同じフルーエンスを用いて処理した1.8μm膜厚の試料で先に得られた値と類似する。更に、Al層104へのテスト自身が、表面粗さが殆ど変わらないことを示す。ブランケットの1μmのAl層は、960mJ/cm2の粗いレーザーフルーエンスに晒され、より高いレーザーアニール条件についての層の耐久性が試験された。層の表面粗さは、30nmの前処理の値から開始して、後処理で単に31nmまで増加した。実際、表面粗さを72nmまで増加させるためには、同じレーザーフルーエンスで2400パルスが適用されなければならない。粗さが221nmまで増加するのは、6000パルス後であった。図14は、本発明の具体例で製造された一連のカンチレバーの2次電子顕微鏡SEM像を示す。一連のカンチレバーのコンタクト領域1400に第1アニールを適用する場合に、吊り下げられた領域1401は、Al層で被覆された。100mJのレーザーエネルギーが適用され、放されたカンチレバーが歪により影響されることがわかる曲がったカンチレバー。図15は、本発明の具体例で製造された一連のカンチレバーの2次電子顕微鏡SEM像を示す。一連のカンチレバーのコンタクト領域1500に第1アニールを適用する場合に、吊り下げられた領域1501は、Al層で被覆された。100mJのレーザーエネルギーが適用された。その後、アルミニウム層が除去され、第2レーザーアニールは、一連のカンチレバーのコンタクト領域1500と吊り下げられた領域1501の双方に適用された。第1アニールは100mJのシングルパルスアニールであり、一方、第2アニールは20mJで20Hz、1000パルスのパルスアニールであった。解放されたカンチレバーは、歪により影響されず、曲がることなく良好に解放された。本発明の具体例は、1つの工程がパターニングされたシールド層、例えばAlシールド層を用いる、2工程のレーザーアニールプロセスを用いて、コンタクト領域で3.47mΩcmまで下げた低抵抗率と、自由構造で-1.6×10-7μm-1の低歪勾配を有する、210°Cで堆積させた、半導体膜、特にSiGe膜を実現する可能性について示す。Alシールド層は、UV照射を高度に反射し、レーザーアニール後に大きな変化がシールド中で検出されない。材料とともに、好適な具体例、特定の構造および形態について、本発明のデバイスのためにここで検討したが、形態や細部における様々な変化や変形が、本発明の範囲や精神から離れることなく行えることは、理解すべきである。機能が、ブロックダイアグラムに追加されまたは削除されても良く、操作は機能ブロック間で入れ替えても良い。工程が、本発明の範囲内で、記載された方法に追加または削除されても良い。