"装置であって、アナログ入力信号を受け取る第1の連続時間CTシグマ-デルタ変調器SDM、前記第1のCTSDMに結合されるデジタルアナログコンバータDAC、前記アナログ入力信号を受け取り且つ前記DACに結合される第1の加算回路であって、前記アナログ入力信号と前記DACからの出力との間の差を判定する、前記第1の加算回路、前記第1の加算回路に結合される増幅器であって、第1の利得を有し、フィルタを含む、前記増幅器、前記増幅器に結合される第2のCTSDM、前記第2のCTSDMに結合され、第2の利得を有する前記デジタル利得回路であって、前記第2の利得が実質的に前記第1の利得の逆数であり、前記増幅器と前記第2のCTSTMと前記DACとが集合的に第1の伝達関数を有する、前記デジタル利得回路、前記第1のCTSDMに結合され、第2の伝達関数を有するデジタルフィルタであって、前記第2の伝達関数が前記第1の伝達関数に実質的にマッチする、前記デジタルフィルタ、及び前記デジタルフィルタ及び前記デジタル利得回路に結合される第2の加算回路、を含む、装置。請求項1に記載の装置であって、前記DACが、第3の利得を有する第1のDACを更に含み、前記デジタルフィルタが第4の利得を有し、前記第2のCTSDMが、前記増幅器に結合される第3の加算回路、前記第3の加算回路に結合されるSDMフィルタ、前記SDMフィルタに結合される量子化器、及び前記量子化器及び前記第3の加算回路に結合される第2のDAC、を更に含み、前記第3の加算回路が、前記増幅器の出力と前記第2のDACの出力との間の差を判定し、前記第2のDACが第5の利得を有し、前記第3の利得と前記第5の利得の比が前記第4の利得にほぼ等しい、装置。請求項2に記載の装置であって、前記SDMフィルタ及び前記量子化器が、第1のSDMフィルタ及び第1の量子化器を更に含み、前記第1のCTSDMが、前記アナログ入力信号を受け取る第4の加算回路、前記第4の加算回路に結合される第2のSDMフィルタ、前記第2のSDMフィルタに結合される第2の量子化器、及び前記第2の量子化器及び前記第4の加算回路に結合される第2のDAC、を更に含み、前記第4の加算回路が、前記アナログ入力信号と前記第2のDACの出力との間の差を判定する、装置。請求項1に記載の装置であって、前記アナログ入力信号を受け取り且つ前記第1の加算回路に結合されるアナログ遅延ライン、及び前記第1のCTSDMと前記第1のDACとの間に結合されるデジタル予測器、を更に含む、装置。請求項1に記載の装置であって、前記装置が、前記アナログ入力信号を受け取り且つ前記第4の加算回路に結合されるアナログ予測器を更に含む、装置。請求項1に記載の装置であって、前記増幅器が第1の増幅器を更に含み、前記装置が、前記第1の加算回路に結合され且つ前記アナログ入力信号を受け取る第2の増幅器を更に含む、装置。請求項6に記載の装置であって、前記第2の増幅器が第3の利得を有し、前記第3の利得が、前記第2のCTSDMの出力の自己相関を最小化するような大きさとされる、装置。請求項7に記載の装置であって、前記装置が、前記第2の回路に結合され且つデジタル出力信号を提供する出力回路を更に含む、装置。装置であって、入力端子、パイプラインの第1のステージであって、前記入力端子に結合される第1のCTSDMと、前記第1のCTSDMに結合され、第1の伝達関数を有する、デジタルフィルタと、を含む、前記パイプラインの第1のステージ、パイプラインの第2のステージであって、前記入力端子に結合され、差を判定するよう適合される第1の加算回路と、前記第1の加算回路に結合される第1の増幅器であって、第1の利得を有し、フィルタを含む前記第1の増幅器と、前記第1の増幅器に結合される第2のCTSDMと、前記第2のCTSDMに結合され、前記第1の利得の逆数である第2の利得を有する、デジタル利得回路とを含む、前記パイプラインの第2のステージ、前記第1のCTSDMと前記第1の加算回路との間に結合されるDACであって、前記増幅器と前記DACと前記第2のCTSDMとが集合的に第2の伝達関数を有する、前記DAC、及び前記パイプラインの各ステージに結合される第2の加算回路であって、前記第1の伝達関数が前記第2の伝達関数に実質的にマッチするよう調節される、前記第2の加算回路、を含む、装置。請求項9に記載の装置であって、前記DACが、第3の利得を有する第1のDACを更に含み、前記デジタルフィルタが第4の利得を有し、前記第2のCTSDMが、前記増幅器に結合される第3の加算回路、前記第3の加算回路に結合されるSDMフィルタ、前記SDMフィルタに結合される量子化器、及び前記量子化器及び前記第3の加算回路に結合される第2のDAC、を更に含み、前記第3の加算回路が、前記増幅器の出力と前記第2のDACの出力との間の差を判定し、前記第2のDACが第5の利得を有し、前記第3の利得と前記第5の利得の比が前記第4の利得にほぼ等しい、装置。請求項10に記載の装置であって、前記SDMフィルタ及び前記量子化器が、第1のSDMフィルタ及び第1の量子化器を更に含み、前記第1のCTSDMが、前記アナログ入力信号を受け取る第4の加算回路、前記第4の加算回路に結合される第2のSDMフィルタ、前記第2のSDMフィルタに結合される第2の量子化器、及び前記第2の量子化器及び前記第4の加算回路に結合される第2のDAC、を更に含み、前記第4の加算回路が、前記アナログ入力信号と前記第2のDACの出力との間の差を判定する、装置。請求項11に記載の装置であって、前記装置が、前記第1の加算回路及び前記入力端子間に結合されるアナログ遅延ライン、及び前記第1のCTSDM及び前記第1のDAC間に結合されるデジタル予測器、を更に含む、装置。請求項11に記載の装置であって、前記装置が、前記アナログ入力信号を受け取り且つ前記第4の加算回路に結合されるアナログ予測器を更に含む、装置。請求項9に記載の装置であって、前記増幅器が第1の増幅器を更に含み、前記装置が、前記第1の加算回路に結合され且つ前記アナログ入力信号を受け取る第2の増幅器を更に含む、装置。請求項14に記載の装置であって、前記第2の増幅器が第3の利得を有し、前記第3の利得が、前記第2のCTSDMの出力の自己相関を最小化するよう前記コントローラにより調節される、装置。請求項15に記載の装置であって、前記装置が、前記第2の回路に結合され且つデジタル出力信号を提供する出力回路を更に含む、装置。図2~図4において、本発明の例示の一実施例に従ったパイプラインCTSDM200の一例を見ることができる。一例として、CTSDM200は2ステージパイプラインであるが、CTSDM200は、更に多くのステージを含むようスケーリングされ得る。この例では、CTSDM200は全般的に、CTSDM又はサブCTSDM202及び212、DAC204、デジタルフィルタ206、増幅器220及び210、デジタル利得回路214、加算回路208及び216、出力回路218、及び調節可能な遅延222を含む。CTSDM202これは図3で見ることができるは全般的に、加算回路302、SDMフィルタ304、量子化器306、及びDAC308を含む。CTSDM212は全般的に、加算回路402、SDMフィルタ404、量子化器405、及びDAC408を含む。また、CTSDM202は低次変調器即ち、1次又は2次とし得、CTSDM212は積極的なノイズシェーピングを備えた高次変調器即ち、3次より大きいとし得る。また、増幅器210はフィルタを更に含む。増幅器220及び210は、多くの形式をとり得、これらに限定されないが、電圧電圧増幅器即ち、演算増幅器、電流利得を有する電圧電流増幅器即ち、トランスコンダクタンス増幅器又は可変レジスタ、電流電圧増幅器即ち、トランスインピーダンス増幅器、又は電流電流増幅器即ち、入力信号AINに依存するトポロジーを有する電流モード増幅器を含む。CTSDMが機能するために、CTSDM200が概してシステムミスマッチを補償するよう較正されるが、任意の較正を行うには、ミスマッチ及び誤差の源が識別される必要がある。DAC204、308、及び408の各々はそれぞれg4、g1、及びg2の利得を有し、増幅器220及び210及びデジタル利得回路214は、g3、g5、及びg6の利得を有する。利得g6を利得g5の逆数にほぼ等しくなるよう又はg6=l/g5調節することができ、これにより、概して増幅器210の影響がなくなる。代替として、利得g5は、中に組み込まれるフィルタを用いるように1とし得る。また、SDMフィルタ304及び306の各々は、それらのそれぞれのDAC308及び408の利得を補償するため、それぞれ、1/g1及びl/g2の利得を含み、デジタルフィルタ206がgFの利得、及びCFzの伝達関数を有する。その結果、CTSTM202からの出力Y1zこれは、周波数ドメイン又はz-ドメインにあるは、下記の通りである。ここで、S1zは信号伝達関数STFであり、N1zは等価な離散時間シグマ-デルタ変調器のノイズ伝達関数NTFであり、これに対してCTSDM200が当業者に周知の手法を用いて分析の目的でマッピングされる。Q1zは量子化器の量子化誤差であり、Xzは連続時間入力の離散時間等価物である。これにより、デジタルフィルタ206からの出力Y1,Nzが下記のようになる。CTSDM212への入力Rzは、増幅器220からの出力と出力Y1zの組み合わせであり、下記を生じる。ここで、CTSDM202に適用したものと同じ原理を用いるとCTSTM202及び212の構造が類似するため、CTSDM212に対する出力Y2zは、下記の通りである。そのため、CTSDM200の出力Yzは下記のようになるはずである。式5は下記のように還元することができる。従って、出力Yzが所望の出力YDESz、入力位相不均衡YPIz、及び量子化ノイズ漏れYQNLzの組み合わせであることが容易に分かるであろう。これらは、下記の通りである。まず量子化ノイズ漏れYQNLzを見ると、この誤差は、利得g4、g2、及びgF及び伝達関数CFz及びS2zに関連する。利得g4及びg2の比を利得gFにほぼ等しくなるようg4/g2=gF設定するならば、伝達関数CFz及びS2zがマッチすることが、この量子化ノイズ漏れYQNLzをなくすことになる。利得gF及びCFz伝達関数が調節可能であるためデジタルフィルタ206の一部として、調節は、利得g4及びg2及び伝達関数の判定に基づき得る。利得g4及びg2を判定するため、DAC204及び408が選択的に不活性化され得る。まず、任意の大きさのテスト信号が、CTSDM212の出力Y2zが測定され得るようにDAC204が不活性化され且つ利得g3が1に設定されて、CTSDM200に適用され得る。これらの状況下では、利得g4が事実上0であり、出力Y2C1zが下記となるように数式4を還元することができる。その後、DAC408が不活性化され且つDAC204がCTSDM212に対するフィードバックDACとして、同じテスト信号がCTSDM212に適用され得る。これにより、出力Y2zが下記のような出力Y2C2zとなる。出力Y2C1z及びY2C2zの各々が測定され得る。出力Y2C1zをY2C2zで割ることにより、及び対象の信号周りの小さな帯域幅ではN2zQ2z項は無視できることを考えると、下記となる。そのため、システムの単純な分析これは、SDMフィルタ404の構造に依存するにより比g4/g2を生じ得る。典型的に、CTSDM212は高次変調器即ち、より大きい3とし得るため、SDMフィルタ404は、高次フィルタとなる。その後、利得gFは比g4/g2にほぼ等しくなるよう調節され得る。利得gFが設定されると、伝達関数CFzは、伝達関数S2zに実質的にマッチするよう調節され得る。こうするために、デジタルフィルタの出力Y1,Nz及びCTSDM212の出力Y2zの相互相関である誤差関数Eが用いられ、ここで、誤差関数Eは下記の通りである。この誤差関数Eは、伝達関数CFz及びS2zがマッチされるとき最大化される。そのため、デジタルフィルタ206は、誤差関数Eが実質的に最大化されるまで、調節され得る。また、Q1zは出力Y1,Nz及びY2z間の共通項であるため、デジタルフィルタ206が盲目的に調節又は較正され得る。次に、利得不均衡に移ると、出力Y2zは概してシェーピングされたQ-ノイズY2Qz及び位相/利得不均衡Y2PIzで構成され、これらは下記の通りである。増幅器220及びDAC204に関連する遅延があり得るため、利得g3及びg4は、g3Adz及びg4Ddzとして表され得、上記の数式11から、下記の状態が利得不均衡Y2PIzを実質的になくすことが明らかである。これは、Y2zの自己相関利得g3及びg4が、g3Adz及びg4Ddzとして表されるがゼロにほぼ等しいときY2PIzの利得不均衡が実質的になくなることを意味し得る。そのため、遅延222と220の利得とを調節することにより、利得不均衡Y2PIzを実質的になくすことができる。代替として、比g4/g2を判定するための上述の方法に類似して、DAC204及び408を選択的に不活性化させることにより比g4/g1を判定することができる。まず、任意の大きさのテスト信号が、CTSDM212の出力Y2zが測定され得るようにDAC204が不活性化され且つ利得g3が比g4/g1に設定されて、CTSDM200に適用され得る。これらの状況下で、数式4は、下記のような出力Y2D1zとなるように還元され得る。その後、DAC408が不活性化され且つDAC204をCTSDM212に対するフィードバックDACとして、同じテスト信号がCTSDM212に適用され得る。これにより、出力Y2zが上記の数式9に示すような出力Y2C2zとなる。出力Y2D1z及びY2C2zの各々が測定され得る。出力Y2D1zをY2C2zで割ることにより、及び対象の信号周りの小さな帯域幅ではN2zQ2z項は無視できることを考えると、下記となる。そのため、システムの単純な分析これは、SDMフィルタ404の構造に依存するにより比g4/g1を生じ得る。そのため、上述の背景技術の方式とは対照的にこの前述の較正方式で利得g3を比g4/g1にほぼ等しく調節することにより、利得不均衡を実質的になくすことができる。位相不均衡を全般的になくすには、デジタル予測器220、又はアナログ遅延ライン222を備えたデジタル予測器のいずれかが用いられ得る。デジタル予測器220又はアナログ遅延ライン222のいずれかの調整は、上述の方式に類似する自己相関を最小化することにより成され得る。デジタル予測器220の場合、例えば、自己相関が最小化されるようにデジタル予測器220が調整され得るように、遅延ライン222を介する遅延がCTSDM202を介するものより大きくなるように、遅延ライン222を導入することができる。本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。"