"論理工程において不揮発性メモリセルにおける電荷貯蔵層を形成する方法であり:基板のアクティブ領域の上にセレクトゲートを形成するステップ;該基板の該アクティブ領域に部分的に重なる長いポリシリコンゲートを形成するステップ;及び前記長いポリシリコンゲートの間に前記電荷貯蔵層を充填するステップ;を含む方法。前記長いポリシリコンゲートは第1の長さを有し、該第1の長さは、前記論理工程の最小ゲート長のルールよりも長い、請求項1に記載の方法。N注入領域を前記電荷貯蔵層の下に形成するステップ;をさらに含む、請求項2に記載の方法。前記電荷貯蔵層を、フォトレジストマスクで覆うステップ;及び前記電荷貯蔵層を前記第1の長さよりも短い第2の長さにエッチングするステップ;をさらに含む、請求項2に記載の方法。論理工程において形成される不揮発性半導体メモリデバイスであり:アクティブ領域を含む第1導電型の基板;前記基板の表面の第1領域上のアクティブ領域において部分的に形成され、前記論理工程の最小ゲート長のルールよりも長い第1ゲート;前記基板の表面の第2領域上のアクティブ領域において部分的に形成された第2ゲートであり、前記第1領域及び前記第2領域は第1距離で離されており、前記第1ゲートと実質的に同じ長さである、第2ゲート;前記基板上に形成され、前記第1ゲートと前記第2ゲートとの間に充填された電荷貯蔵層;前記アクティブ領域における電荷貯蔵層の第1の側に形成された、前記第1導電型の反対の第2導電型である第1拡散領域;及び前記アクティブ領域における第1の側から前記電荷貯蔵層の反対側に、該電荷貯蔵層の第2の側に形成された、前記第2導電型の第2拡散領域;を有する不揮発性半導体メモリデバイス。前記電荷貯蔵層の下に、N注入領域が部分的に重なっている、請求項5に記載の不揮発性メモリデバイス。前記電荷貯蔵層は、前記第1ゲート及び前記第2ゲートの長さよりも短い長さを有する、請求項5に記載の不揮発性メモリデバイス。前記アクティブ領域の表面に形成された前記電荷貯蔵層は、前記セレクトゲート、前記第1ゲート及び前記第2ゲートの間をさらに充填する、請求項5に記載の不揮発性メモリデバイス。第1導電型の基板;前記基板上の複数のアクティブ領域;及び複数のメモリセル;を含む不揮発性メモリアレイであり、各メモリセルは、該複数のアクティブ領域の1つのアクティブ領域上に形成され:前記1つのアクティブ領域上に完全に形成されたセレクトゲート;該セレクトゲートの第1の側において前記アクティブ領域上に部分的に形成された第1ゲートであり、前記セレクトゲート及び該第1ゲートは、第1距離で離れており、前記論理工程の最小ゲート長のルールよりも長い、第1ゲート;前記セレクトゲートの第1の側において前記1つのアクティブ領域上に部分的に形成された第2ゲートであり、該第2ゲート及び前記セレクトゲートは、前記第1距離で離れており、前記第1ゲート及び前記第2ゲートは第2距離で離れており、前記第1ゲートと実質的に同じ長さである、第2ゲート;前記第1ゲートと前記第2ゲートとの間に形成された電荷貯蔵層;前記アクティブ領域の表面に形成された前記第1導電型とは反対の第2導電型の第1拡散領域であり、該第1拡散領域及び前記第2ゲートは、前記セレクトゲートの反対側に形成される、第1拡散領域;前記アクティブ領域の表面に形成された前記第2導電型の第2拡散領域であり、該第2拡散領域及び前記セレクトゲートは、前記第1ゲートの反対側に形成される、第2拡散領域;を含み、前記複数のメモリセルの第1拡散領域は、互いに電気接続され、前記複数のメモリセルの第2拡散領域は、互いに電気接続されている、不揮発性メモリアレイ。各メモリユニットの各電荷貯蔵層の下に、N注入領域が部分的に重なっている、請求項9に記載の不揮発性メモリアレイ。各メモリユニットの各電荷貯蔵層は、前記第1ゲート及び前記第2ゲートの長さよりも短い長さを有している、請求項9に記載の不揮発性メモリアレイ。前記アクティブ領域の表面に形成された各メモリユニットの各電荷貯蔵層は、前記セレクトゲート、前記第1ゲート及び前記第2ゲートをさらに充填する、請求項9に記載の不揮発性メモリアレイ。不揮発性メモリデバイスの1つの目標は、ICにおける他の相補型金属酸化膜半導体CMOSデバイスと同じ製造工程を使用する一方、増え続ける数のメモリセルをより小さいチップ面積に適合させることである。メモリセルの数を増やすための1つの方法は、電荷貯蔵構造部を使用し、2ビット不揮発性半導体メモリトランジスタを形成することである。従来技術による半導体メモリトランジスタ100の概略図である図1を参照されたい。半導体メモリトランジスタ100は、2つの埋め込まれたソース/ドレイン領域1571及び1572及びチャンネル領域156を有する基板上に形成されている。チャンネル領域156及び埋め込まれたソース/ドレイン領域1571、1572は、ゲート領域152の下に形成され、2つの電荷貯蔵構造部1551、1552が、そのゲート領域152のいずれか一方の側に形成される。電荷貯蔵構造部1551、1552は、例えば、窒化シリコン又は高いkを持つ誘電体などの電荷とラップ特性を有するスペーサ材料で作られている。電荷貯蔵構造部1552は、5Vのゲート電圧VG及び5Vのドレイン電圧V2を、0Vボルトのソース電圧V1で印加することによってプログラムされる。従って、ソース領域1571からのチャンネル高温電子は、チャンネル領域156の中を進んで電荷貯蔵領域1552に入ってよい。その電荷貯蔵構造部1552を消去するために、-5Vのゲート電圧VG及び-5Vのドレイン電圧V2が印加されてよく、帯間トンネル正孔がその電荷貯蔵構造部1552へ入るように導いてもよい。標準のCMOS工程を使用して製造されるCMOS不揮発性メモリセルを供給するためのもう1つの技術が、従来技術によるCMOS不揮発性メモリセル200以下、メモリセル200の概略図である図2に示されている。メモリセル200は、基板202の上に製造され、2つのソース/ドレイン領域2041及び2042を有し、基板202からゲート誘電層2081及び2082によってそれぞれ分離された2つのポリゲート2061及び2062を有する。そのゲート誘電層2081及び2082は、酸化物‐窒化物‐酸化物ONO材料で形成される。プログラム層210は、その2つのポリゲート2061と2062との間に形成され、2つのポリゲート2061及び2062から分離層212によって離れている。プログラム層210は、フラッシュメモリセルにおいて使用されるシリコン‐酸化物‐窒化物‐酸化物‐シリコンSONOS構造に似た電荷貯蔵を提供する。しかし、CMOS不揮発性メモリセル200において、2つのポリゲート2061及び2062は、プログラム層210をプログラムするために使用される。シリコン‐窒化物側壁スペーサ2141、2142は、ソース/ドレイン領域の近くのフリンジ電界を制御するためにプログラム層210とともに被覆される。側壁分離層2161及び2162は、分離層212とともに伸び、SiN側壁スペーサ2141、2142をポリゲート2061、2062及び基板202から分離する。第2側壁スペーサ2181、2182が、酸化シリコンから形成される。プログラム層210は、ポリゲート2061を接地し、ソース/ドレイン領域2041、2042及び基板202をフロートしたままにすることによってプログラムされる。高い電圧が、電子がポリゲート2061から分離層212の中を通ってプログラム層210の中へ引き付けられるように、ポリゲート2062に印加される。チャンネル上のプログラム層210の負電荷が、負のバイアスを生じさせ、メモリセル200のしきい電圧を、同じ回路のプログラムされていないトランジスタに関して増加させる。多くの様々なトポロジーが、電荷貯蔵層を持つメモリセルを形成するために従来技術において提供されている。しかし、それらのメモリセルは、速度が遅く、非効率的である。いくつかの実施形態によると、不揮発性メモリセルにおける電荷貯蔵層を論理工程において形成する方法は、基板のアクティブ領域の上にセレクトゲートを形成するステップ、基板のアクティブ領域に部分的に重なっている長いポリシリコンゲートを形成するステップ、及びその長いポリシリコンゲート間において電荷貯蔵層を充填するステップを含む。いくつかの実施形態によると、論理工程において形成される不揮発性半導体メモリデバイスは、基板、第1ゲート、第2ゲート、電荷貯蔵層、第1拡散領域、及び第2拡散領域を含む。その基板は、第1導電型であって、アクティブ領域を含む。第1ゲートは、その基板の表面の第1領域上のアクティブ領域において部分的に形成され、その論理工程の最小ゲート長のルールよりも長い。第2ゲートは、その基板の表面の第2領域上のアクティブ領域において部分的に形成される。第1領域及び第2領域は、第1距離で離されており、第2ゲートは、その第1ゲートと実質的に同じ長さである。電荷貯蔵層がその基板上に形成され、第1ゲートと第2ゲートとの間で充填される。第1拡散領域は、第1導電型と反対の第2導電型であり、そのアクティブ領域における電荷貯蔵層の第1の側に形成される。第2拡散領域は、第2導電型であり、そのアクティブ領域における第1の側から反対側にその電荷貯蔵層の第2の側において形成される。いくつかの実施形態によると、不揮発性メモリアレイは、第1導電型の基板、その基板上における複数のアクティブ領域、及び複数のメモリセルを含む。各メモリセルは、その複数のアクティブ領域のうち1つのアクティブ領域に形成され、その1つのアクティブ領域において完全に形成されたセレクトゲート、第1ゲート、第2ゲート、電荷貯蔵層、第1拡散領域、第2拡散領域、及び第3拡散領域を含む。その第1ゲートは、そのセレクトゲートの第1の側におけるアクティブ領域において部分的に形成され、そのセレクトゲート及び第1ゲートは、第1距離で離されており、その第1ゲートは、論理工程の最小ゲート長のルールよりも長い。第2ゲートは、そのセレクトゲートの第1の側における1つのアクティブ領域において部分的に形成され、その第2ゲート及びセレクトゲートは、その第1距離で離されており、第1ゲート及び第2ゲートは、第2距離で離されており、第2ゲートは、第1ゲートと実質的に同じ長さである。電荷貯蔵層は、第1ゲートと第2ゲートとの間に形成される。第1拡散領域は、第1導電型と反対の第2導電型で作られており、アクティブ領域の表面に形成される。その第1拡散領域及び第2ゲートは、セレクトゲートの反対側において形成される。第2拡散領域は、第2導電型であり、アクティブ領域の表面に形成される。その第2拡散領域及びセレクトゲートは、第1ゲートの反対側において形成される。複数のメモリセルの第1拡散領域は、互いに電気接続されており、その複数のメモリセルの第2拡散領域は、互いに電気接続されている。本発明のこれら及び他の目的は、様々な図表において説明される望ましい実施形態の以下の詳しい記載を読んだ上で、当業者にとって明らかになるはずである。本発明の1つの実施形態による相補型金属酸化膜半導体CMOS不揮発性メモリセル300の概略図である図3を参照されたい。メモリセル300は、基板のPウェル領域310におけるアクティブ領域315の全域にわたって形成されてよい。PウェルトポロジーCMOSが記載されるが、ここに記載される実施形態は、NウェルトポロジーCMOSへの適用にも適している。第1N拡散領域3111が、第1ポリシリコンゲート3131の下に形成されてよく、第2N拡散領域は、第2ポリシリコンゲート3132及び第3ポリシリコンゲート3133の下に形成されてよい。第2ポリシリコンゲート3132及び第3ポリシリコンゲート3133は、互いから第1距離で離されて形成されてよい。さらに、第2ポリシリコンゲート3132及び第3ポリシリコンゲート3133は、両方とも、第1ポリシリコンゲート3131から第2距離で離されて形成されてよい。その第1距離及び第2距離は、第1、第2及び第3ポリシリコンゲート、3131、3132、3133の間の間隔において自己整合型窒化物SAN層を形成するのに適したサイズであってよい。例えば、90nm/65nmノードにおいて、20nmから200nmまでの第1ポリシリコンゲート3131と第2及び第3ポリシリコンゲート3132、3133との間及び第2ポリシリコンゲート3132と第3ポリシリコンゲート3133との間の距離間隔は、その第1、第2及び第3ポリシリコンゲート3131、3132、3133の間の間隔において、例えばSAN層などの電荷貯蔵層314の形成を可能にしてよい。接点3161及び3162が、その接点3161、3162に印加される電圧信号で拡散領域3111、3112を充電するために、拡散領域3111及び3112上のアクティブ領域にそれぞれ形成されてよい。低濃度ドープのドレインLDDブロック領域もまた、第1、第2及び第3ポリシリコンゲート3131、3132、3133及びSAN層314が上に形成される基板の領域において、又はその領域の周りに形成されてよい。図3のライン44’に沿ったCMOS不揮発性メモリセル300の概略的な断面図である図4を参照されたい。図4は、プログラムモードにあるメモリセル300を示す。第1酸化層320が、第1ポリシリコンゲート3131の間に形成されてよい。プログラムモードにおいて、N型MOSFETに対して、およそメモリセル300のしきい電圧VTHであるゲート電圧が、ポリシリコンゲート3131に印加され、高電圧が拡散領域3112第2拡散領域に印加されてよく、拡散領域3111第1拡散領域は、接地されてよい。この方法では、チャンネル高温電子は、第1拡散領域3111から間に形成されたチャンネル領域を通って、第2拡散領域3112に向かって進んでよい。同様に、正孔が、第2拡散領域3112からPウェル310へ向かって進んでよい。チャンネル高温電子は、SAN層314の中へ、そのSAN層314と基板との間に形成された第2酸化層321を通って注入されてよい。第2及び第3ポリシリコンゲート3132、3133を追加することによって、高電圧がSAN層314に隣り合う側壁スペーサ3171、3172、3173図6参照に結合され、チャンネル高温電子注入効率がかなり増大する。側壁スペーサ3171、3172、3173は、その基板及び第2及び第3ポリシリコンゲート3132、3133において成長した酸化物で形成されてよい。さらに、ピークチャンネル高温電子注入が、そのSAN層314の下の第2拡散領域3112の端にシフトされてよく、電流密度は、その第2及び第3ポリシリコンゲート3132、3133に電圧を印加することによって増大してもよい。消去モードにある図4のCMOS不揮発性メモリセル300の概略図である図5を参照されたい。帯間トンネル高温正孔BBHH注入が、そのメモリセル300を消去するために使用されてよい。図5に示されるように、例えば<0Vの低電圧が、第1ポリシリコンゲート3131に印加されてよく、例えば<0VのSAN層電圧VNが、そのSAN層314の隣の側壁スペーサ3171、3172、3173に、第2及び第3ポリシリコンゲート3132、3133によって結合されてよい。高電圧が、第2拡散領域3112に印加されてよい。この方法において、高温正孔が第2拡散領域3112から酸化層321を通ってSAN層314へと進むように、BBHH注入を行ってよい。同様に、電子が、第2及び第3ポリシリコンゲート3132、3133によって側壁スペーサ3171、3172、3173を通して結合された低電圧によって、Pウェル310に向かって進んでもよい。従って、高温正孔注入電流は、第2及び第3ポリシリコンゲート3132、3133を通して誘導される側壁スペーサ3171、3172、3173における外部の垂直電界によって増大してもよい。従って、第2及び第3ポリシリコンゲート3132、3133の追加を通して、メモリセル300は、プログラム及び消去モードの両方において電流密度を増大していることが分かり、それは、従来技術におけるメモリセル300のパフォーマンスを増強する。さらに、シミュレーションでは、そのメモリセル300は、許容可能なプログラム/消去ウィンドウを2V作動下で示す。本発明のもう1つの実施形態による相補型金属酸化膜半導体不揮発性メモリセル700以下、メモリセル700の概略図である図7を参照されたい。メモリセル700は、基板のPウェル領域710におけるアクティブ領域715の全域にわたって形成されてよい。第1N拡散領域7111は、第1ポリシリコンゲート7131の下に形成されてよく、第2N拡散領域は、第2ポリシリコンゲート7132及び第3ポリシリコンゲート7133の下に形成されてよい。第2ポリシリコンゲート7132及び第3ポリシリコンゲート7133は、互いから第1距離によって離れて形成されてよい。さらに、第2ポリシリコンゲート7132及び第3ポリシリコンゲート7133は、両方とも、第1ポリシリコンゲート7131から第2距離によって離れて形成されてよい。第2距離及び第1距離は、垂直軸に沿って測定されてよい。第1ポリシリコンゲート7131は、第2及び第3ポリシリコンゲート7132、7133よりも幅広くてよい。第1距離は、第2及び第3ポリシリコンゲート7132、7133の間の間隔において自己整合窒化物SAN層714を形成するのに適したサイズであってよく、第2距離は、第1ポリシリコンゲート7131と第2及び第3ポリシリコンゲート7132、7133との間にSAN層を形成しないために適したサイズであってよい。例えば、90nm65nmノードにおいて、20nmから200nmまでの第2及び第3ポリシリコンゲート7132、7133の間の間隔距離が、例えば、SAN層などの電荷貯蔵層714の形成を、その第2及び第3ポリシリコンゲート7132、7133の間の間隔距離において可能にしても良い。接点7161及び7162が、接点7161、7162に印加された電圧信号で、拡散領域7111、7112を充電するために、拡散領域7111及び7112上のアクティブ領域715にそれぞれ形成されてよい。本発明の1つの実施形態による相補型金属酸化膜半導体不揮発性メモリセルのアレイ800の概略図である図8を参照されたい。メモリセル800のアレイは、メモリストリングにおいて複数のメモリセルを含む否定論理積NAND型アレイとして見なされてよい。各メモリストリングは、図8に示されるように、複数のメモリセルを含んでよい。メモリセル800は、基板のPウェル領域810におけるアクティブ領域815の全域にわたって形成されてよい。図8に示されるように、合計N個のメモリセルが形成されてよい。第1N拡散領域8111は、第1ポリシリコンゲート8131の下に形成されてよい。第2N拡散領域8112は、第1ポリシリコンゲート8131及び第2及び第3ポリシリコンゲート81321、81331の下に形成されてよい。第3N拡散領域8113は、第2及び第3ポリシリコンゲート81321、81331の下、及び第4及び第5ポリシリコンゲート81322、81332の下に形成されてもよい。第4N拡散領域8114は、第6及び第7ポリシリコンゲート8132N、8133Nの下に形成されてよい。第1N拡散領域8111と第4N拡散領域8114との間に連続的なチャンネルを形成するためには、各電荷貯蔵層8141、8142、...、814Nは、電荷を貯蔵せず、電流はその第1N拡散領域8111から第4N拡散領域8114まで通過しなくてよい。従って、NAND型作動は、図8に示される構造の使用を通してなし遂げてよい。第2ポリシリコンゲート81321及び第3ポリシリコンゲート81331は、互いから第1距離によって離れて形成されてよい。さらに、第2ポリシリコンゲート81321及び第3ポリシリコンゲート81331は、両方とも、第1ポリシリコンゲート81311から第2距離によって離れて形成されてよい。第4ポリシリコンゲート81322及び第5ポリシリコンゲート81332は、互いから第1距離によって離れて形成されてよい。第4ポリシリコンゲート81322は、第2ポリシリコンゲート81321から第3距離によって離れて形成されてよい。第5ポリシリコンゲート81332は、第3ポリシリコンゲート81331から第3距離によって離れて形成されてよい。その第3距離は、第2距離と同じであってもよい。第1距離は、第2及び第3ポリシリコンゲート81321、81331の間、第4及び第5ポリシリコンゲート81322、81332の間の間隔において、第6及び第7ポリシリコンゲート8132N、8133Nによって、自己整合窒化物SAN層8141,8142,...,814Nを形成するのに適したサイズであってよい。第2距離は、第1ポリシリコンゲート81311と第2ポリシリコンゲート81321及び第3ポリシリコンゲート81331との間にSAN層を形成しないために適したサイズであってよい。第3距離は、第2及び第3ポリシリコンゲート81321、81331と第4及び第5ポリシリコンゲート81322、81332との間にそれぞれSAN層を形成しないために適したサイズであってよい。例えば、90nm/65nmノードにおいて、20nmから200nmの第2及び第3ポリシリコンゲート81321、81331の間の間隔距離は、第2及び第3ポリシリコンゲート81321、81331の間に、例えば、SAN層などの電荷貯蔵層8141の形成を可能にしてよい。接点8161、8162は、その接点8161、8162に印加された電圧信号で拡散領域8111、8114を充電するために、その拡散領域8111、及び8114上のアクティブ領域815にそれぞれ形成されてよい。上記の図8の記載は、NAND型アレイ構成に関する。NOR型アレイ構成もまた、ここで以下に記載される。NOR型アレイは、複数のメモリセルを有し、各メモリセルは、メモリセル300又はメモリセル700として構成される。メモリセル700を例としてとると、各第1拡散領域7111は、そのNOR型アレイの他のメモリセルの他の第1拡散領域7111に電気接続されていてよく、各第2拡散領域7112は、そのNOR型アレイの他のメモリセルの他の第2拡散領域7112に電気接続されてよい。そのような構成において、そのNOR型アレイの1つ又はそれ以上のメモリセルに対応する1つ又はそれ以上の電荷貯蔵層714が充電され、1つ又はそれ以上のメモリセルの第1拡散領域7111から第2拡散領域7112までの1つ又はそれ以上のチャンネルを形成する場合、電流は、その第1拡散領域7111から第2拡散領域7112へとそのチャンネルを通って進んでよい。従って、論理NOR型作動は、NOR型アレイにおいて成し遂げてよい。従って、メモリセル700は、SAN層714を通して増大した電流密度を有し、それは、従来技術のメモリセル700のパフォーマンスを改善することが分かる。同様に、メモリセル800のアレイ及びNOR型アレイは、似た方法において上記に記載されたSAN層によって益を得る。自己整合型窒化物SAN層は、不揮発性メモリセルにおいて電荷貯蔵構造部として使用することができ、それは、不揮発性メモリセルのアレイのレイアウトにおいて、増加した単位面積毎のメモリビット密度を可能にする。そのSAN層は、また、各不揮発性メモリセルの電流密度プログラム及び読み取り電流を増大する。しかし、ポリシリコンは、製造中に後退する傾向があり、また、丸みのある端部を見せる。これらの両方は、自己整合型電荷貯蔵構造部を形成するために使用されるゲート間のギャップサイズを増やす。図9及び図10を参照されたい。図9は、不揮発性メモリセル30における電荷貯蔵構造部314の不成功に終わった形成を示す概略図である。図10は、不揮発性メモリセル300の製造後の示された典型的な状態を説明する概略図である。図9に示されるように、最小チャンネル長LMIN例えば、70nmが、ポリシリコンゲート3132、3133に使用され、最小間隔距離は、そのポリシリコンゲート3132、3133に対して使用され、最小間隔距離が、ポリシリコンゲート3132、3133の間例えば、90nmに残り、SAN電荷貯蔵構造部314の形成を促進する。しかし、その電荷貯蔵構造部134がセレクトゲート3131とポリシリコンゲート3132、3133の間にできる間、その電荷貯蔵構造部314は、セレクトゲート3131とポリシリコンゲート3132、3133との間に適切に形成されず、そのエッチング後にポリシリコンゲート3132、3133の間にギャップ900を残す。図10に示されるように、ポリシリコンゲート3132、3133の間に予想される理想的な90nmの間隔距離の代わりに、約127nmのはるかに大きい間隔距離が、上述の後退する及び丸みをおびる現象によって形成される。従って、SAN電荷貯蔵構造部314は、適切に形成されず、ギャップ900がプロシリコンゲート3132、3133の間に代わりに形成される。結果として、ほぼ全ての電流は、セレクトゲート3131のみを通って流れ、ポリシリコンゲート3132、3133の制御は弱い。図11及び図12を参照されたい。図11は、不揮発性メモリセル1100の概略図である。その不揮発性メモリセル1100は、それが、最小の長さのゲート3132、3133又は7132、7133を使用する代わりに長いポリシリコンゲート11181、11182を使用することを除いては、不揮発性メモリ300、700に似ている。図12は、図11のライン1212’に沿った不揮発性メモリセル30の概略的な断面図である。図11に示されるように、セレクトゲート3131及び長いポリシリコンゲート11181、11182は、低濃度ドープドレインLDDブロック310内におけるアクティブ領域315の上に形成される。その名がいポリシリコンゲート11181、11182の両方は、不揮発性メモリセル1100が形成される工程に対する半導体製造工場によって定義された最小チャンネル長LMINよりも長い長さLLARGEを有する。接点3161、3162は、示されるようにゲート3131、11181、11182の反対側に形成される。電荷貯蔵構造部314は、長いポリシリコンゲート11181、11182の間に形成され、その長いポリシリコンゲート11181、11182は、最小ルールよりも長い長さLLARGEを有することから、その後退する傾向は、その長いポリシリコンゲート11181、11182に影響を与えない。図12に示されるように、酸化層321が、LDDブロック310と電荷貯蔵構造部314との間に形成され、拡散領域3112、3113が、その電荷貯蔵構造部314の下に部分的に重なっている何れか一方に形成される。図13及び図14を参照されたい。図13は、不揮発性メモリセル1300の概略図である。図14は、図13のライン1414’に沿った不揮発性メモリセル1300の概略的な断面図である。図11及び図13の同じ参照符号を有する素子は、構造的且つ機能的に、同一又は同様である。図11に示される不揮発性メモリセル110において、長いポリシリコンゲート11181、11182の長さLLARGEは、減少した読み取り電流をもたらす。図13の不揮発性メモリセル1330において、N注入領域1350がその電荷貯蔵構造部314の下にチャンネル導電性を増大するように加えられ、それは、ON状態電流例えば、読み取り電流を増大する。不揮発性メモリセル1500の概略図である図15を参照されたい。不揮発性メモリセル1500は、電荷貯蔵構造部314が、セレクトゲート3131と長いポリシリコンゲート11181、11182との間に充填される点において、不揮発性メモリセル300に似ている。不揮発性メモリセル1500は、また、最小の長さのゲート3132、3133の代わりに長いポリシリコンゲート11181、11182を使用することにおいて、不揮発性メモリセル1100にも似ている。不揮発性メモリセル1500において、電荷貯蔵構造部314は、図15に描かれているように、長いポリシリコンゲート11181、11182の間の電荷貯蔵層314を部分的に覆う追加のフォトレジスト層1510の使用を通して制御された方法で部分的にエッチングされる。エッチング後に、その電荷貯蔵層314は、長いポリシリコンゲート11181、11182の間の長さを有し、それは、その長い長さLLARGEよりも短い。これは、不揮発性メモリセル1500においてチャンネル長を短くし、プログラミング効率の改善を可能にする。もう1つの不揮発性メモリセル1600の概略図である図16を参照されたい。不揮発性メモリセル1600は、図15に示される不揮発性メモリセル1500に似ており、メモリセルアレイにおいて使用されるように構成されている。その不揮発性メモリセル1600において、フォトレジスト層1610が使用され、それは、長いポリシリコンゲート11181、11182に沿って位置付けられ、その長いポリシリコンゲート11181、11182の間の電荷貯蔵層134のある部分だけを部分的に覆う。エッチングの後に、その電荷貯蔵層314は、長いポリシリコンゲート11181、11182の長い長さLLARGEよりも短い長さを有する。これは、不揮発性メモリセル1600におけるチャンネル長を短くし、プログラミング効率の改善を可能にする。図15の不揮発性メモリセル1500を製造する工程を説明する概略図である図17、図18及び図19を参照されたい。その工程は、また、図16の不揮発性メモリセル1600を製造するためにも使用されてよい。図17は、図15及び図16に示される不揮発性メモリセル1500、1600のいずれか一方の断面を表わす。図17に示されるように、長いポリシリコンゲート11181、11182の長い長さLLARGEによって、電荷貯蔵層314が、十分な高さで、その長いポリシリコンゲート11181、11182の間に充填される。図18において、フォトレジスト層1510又は1610は、電荷貯蔵層314の上に形成される。図19において、エッチング後に、その電荷貯蔵層314は、図9に示されるギャップ900を見せずに、長いポリシリコンゲート11181、11182の間をさらに充填する。図16に示される不揮発性メモリセル構造に基づいた不揮発性メモリアレイ2000のアレイである図20を参照されたい。4つのメモリセルが図20において例として示され、アレイ200ははるかに多い数のセルに拡大することが可能である。図20に示されるように、不揮発性メモリアレイ2000は、複数のセレクトゲート20131、20132、複数の補助ゲート20181、20182、20183、及び、複数の電荷貯蔵層20141、20142、20143、20144を有し、それらは、基板のアクティブ領域21501、21502の上にメモリセルを形成する。補助ゲート20181、20182、20183は、4つのメモリセルに対応する。例えば、その補助ゲート20182は、電荷貯蔵層20141、20142、20143、20144の各々をプログラムするのに使用される。フォトレジストマスク領域2010、2020は、エッチング工程において、電荷貯蔵層20141、20142、20143、20144を定義するために使用される。メモリセル1100、1300、1500、1600、及びメモリアレイ2000は、SAN層314、20141、20142、20143、20144を通して増大した電流密度を有し、従来技術のパフォーマンスを改善する。さらに、電荷貯蔵層314、20142、20142、20143、20144の長さを短くするためにフォトレジストを使用することによって、プログラミング効率が増加し、それは、ポリシリコンの後退する及び丸みをおびる傾向によってギャップ900が形成されるのを防ぐ。当業者は、本発明の教示を維持する一方で、装置及び方法の多数の改良形及び変化形が作成されてもよいことを容易に理解するであろう。従って、上記の開示は、添付の請求項の境界及び限度によってのみ限定されるものとして解釈するべきである。"