"プログラムの規定に基づいて信号の入力動作及び出力動作を行うCPUと、バスラインを介して前記CPUに接続される書換可能論理素子と、外部表示装置へ接続され情報の送受信を行う情報出力部と、を備える信号処理ユニットにおいて、前記書換可能論理素子は、同種機能を構築させるコンフィギュレーションの更新情報を周波数信号によって出力させ、前記CPUは、前記周波数信号に基づいて前記更新情報を認識する更新情報認識部と、前記更新情報を前記外部表示装置へ出力させる更新情報送信部と、が構築されており、前記バスラインは、複数の信号線からデータバスが構成され、当該データバスを構成する複数の信号線のうち一つのみを利用して前記周波数信号を伝送させることを特徴とする信号処理ユニット。プログラムの規定に基づいて信号の入力動作及び出力動作を行うCPUと、バスラインを介して前記CPUに接続される書換可能論理素子と、外部表示装置へ接続され情報の送受信を行う情報出力部と、を備える信号処理ユニットにおいて、前記書換可能論理素子は、同種機能を構築させるコンフィギュレーションの更新情報をマルチ信号によって表現させる更新情報出力回路と、前記マルチ信号を周波数信号へ変換させて出力させる信号変換回路とが構築され、前記CPUは、前記周波数信号に基づいて前記更新情報を認識する更新情報認識部と、前記更新情報を前記外部表示装置へ出力させる更新情報送信部と、が構築されており、前記バスラインは、複数の信号線からデータバスが構成され、当該データバスを構成する複数の信号線のうち一つのみを利用して前記周波数信号を伝送させることを特徴とする信号処理ユニット。前記CPUは、前記周波数信号の入力を要求する信号要求部が構築され、前記書換可能論理処理は、前記信号要求部からの入力要求に応じて、前記周波数信号を出力させることを特徴とする請求項1又は請求項2に記載の信号処理ユニット。前記外部表示装置と、請求項1乃至請求項3の何れか一項に記載の信号処理ユニットを複数配備させた信号処理ユニット群とから構成される統合管理システムにおいて、前記外部表示装置は、前記信号処理ユニットの各々の情報を集中管理していることを特徴とする統合管理システム。IDコードは、コンフィギュレーションデータを特定するための機能情報及びバージョン情報等が含まれており、1bitでこれらの情報を同時に表現することはできない。このため、IDコードは、複数bitから構成されることで表現される。例えば、IDコードを8bitで表現させる場合、機能情報を前段4bitで表現させ、バージョン情報特許請求の範囲における更新情報を後段4bitで表現させるといったことが考えられる。従って、書換可能論理素子からCPUへIDコードを伝送させる場合、書換可能論理素子に設けられたデータpinが複数用いられることとなる。しかし、書換可能論理素子は、PWM信号の出力又はセンサからの検出信号の出力等といった制御上の信号出力を本来の使用目的とするところ、装置の制御に無関係な信号IDコードを表す信号の為に多くのデータpinを用いることは好ましくない。特に、バージョン情報は、書換可能論理素子の本来目的からすると付属的な情報に過ぎないので、これを表す信号は、書換可能論理素子の機能を必要以上に浸食するような形態の信号であってはならない。これと併せて、低機能のPLDCPLD等を用いて書換可能論理素子の低コスト化を狙う場合、当該PLDには、信号の送受信を行うデータpin数、及び、論理回路をコンフィギュレートさせる領域自体が限られてしまうので、付属的機能を目的としたバージョン情報を極力簡素なデータ構造で表現することが強く要求される。一方、CPUの要求タイミングに応じてFPGAから1bitずつ信号を出力すれば、複数bitから成るIDデータを1つのデータpinで出力させることは可能である。しかし、かかる処理では、1byte例えば、1byteを8bitで構成のIDデータを同時に出力させる技術と比較して、CPUによるIDデータの認識動作が遅くなるとの問題が生じる。特に、バージョン情報は、プログラムの修正毎に更新される情報であるので、これを示すデータ構造は大きくなる傾向にある。そうすると、IDデータのbit数もこれに応じて増加し、CPUで行われるIDデータの認識処理の負担が増えてしまう。本発明は上記課題に鑑み、コンフィギュレーションデータの更新情報を極めて簡素な信号で表現できる信号処理ユニットの提供を目的とする。上記課題を解決するため、本発明では次のような信号処理ユニットの構成とする。即ち、プログラムの規定に基づいて信号の入力動作及び出力動作を行うCPUと、バスラインを介して前記CPUに接続される書換可能論理素子と、外部表示装置へ接続され情報の送受信を行う情報出力部と、を備える信号処理ユニットにおいて、前記書換可能論理素子は、同種機能を構築させるコンフィギュレーションの更新情報を周波数信号によって出力させ、前記CPUは、前記周波数信号に基づいて前記更新情報を認識する更新情報認識部と、前記更新情報を前記外部表示装置へ出力させる更新情報送信部と、が構築されており、前記バスラインは、複数の信号線からデータバスが構成され、当該データバスを構成する複数の信号線のうち一つのみを利用して前記周波数信号を伝送させることとする。また、本発明では次のような信号処理ユニットの構成としても良い。即ち、プログラムの規定に基づいて信号の入力動作及び出力動作を行うCPUと、バスラインを介して前記CPUに接続される書換可能論理素子と、外部表示装置へ接続され情報の送受信を行う情報出力部と、を備える信号処理ユニットにおいて、前記書換可能論理素子は、同種機能を構築させるコンフィギュレーションの更新情報をマルチ信号によって表現させる更新情報出力回路と、前記マルチ信号を周波数信号へ変換させて出力させる信号変換回路とが構築され、前記CPUは、前記周波数信号に基づいて前記更新情報を認識する更新情報認識部と、前記更新情報を前記外部表示装置へ出力させる更新情報送信部と、が構築されており、前記バスラインは、複数の信号線からデータバスが構成され、当該データバスを構成する複数の信号線のうち一つのみを利用して前記周波数信号を伝送させることとする。好ましくは、前記CPUは、前記周波数信号の入力を要求する信号要求部が構築され、前記書換可能論理処理は、前記信号要求部からの入力要求に応じて、前記周波数信号を出力させることとする。また、前記外部表示装置と、上述した何れか一つの発明の信号処理ユニットを複数配備させた信号処理ユニット群とから構成される統合管理システムにおいて、前記外部表示装置は、前記信号処理ユニットの各々の情報を集中管理していることとしても良い。本発明に係る信号処理ユニットによると、コンフィギュレーションデータの更新情報が周波数信号によって表現され書換可能論理素子FPGA,PLD等から出力されると共に、当該信号の周波数に基づいてCPUが更新情報を認識する処理を行っている。このため、書換可能論理素子では、一つのデータpinから更新情報に係る信号を出力させることが可能となり、当該書換可能論理素子に配備される他のデータpin及びコンフィギュレート領域を有効に利用できる。また、CPUでは、周波数信号の周波数に基づいて更新情報を特定できるので、パルスエッジ等の間隔を検出することで直ちに更新情報を認識することが可能となる。以下、図1乃至図4を参照して、本発明に係る実施例を説明する。尚、図1は実施例1に係る信号処理ユニットの構成を説明する図であり、図2は実施例2に係る信号処理ユニットの構成を説明するものであり、図3は実施例3に係る信号処理ユニットの構成を説明するものであり、図4は統合管理システムの構成を説明するものである。図1に示す如く、信号処理ユニット100は、CPU110と、書換可能論理素子120と、情報出力部113とから構成される。書換可能論理素子120は、FPGAFieldProgrammableGateArray又はPLDProgrammableLogicDeviceが用いられ、コンフィギュレーションデータによって所定の機能が構築される。基本セルがSRAMといった揮発性回路である場合、コンフィギュレーションデータは、信号処理ユニット100の起動毎にコンフィギュレーションROMから読み込まれ、その都度、書換可能論理素子120をコンフィギュレートさせる。また、EEPROMといった不揮発性回路を基本セルとした構造の場合、書換可能論理素子120は、コンフィギュレーションされた機能が電源遮断後も維持される。以下、書換可能論理素子は、FPGA120と呼びかえることとするが、特許請求の範囲にあってはPLDも含まれるものとする。FPGA120では、図示の如く、周波数信号出力回路121が構築される。当該周波数信号出力回路121は、振動子等から周期的な電気信号を受け、これを分周させて適宜な周波数fに設定し、これを周波数信号として出力させる。この周波数fは、コンフィギュレーションデータによって設定され、更新回数修正内容に応じて其の値が定められる。例えば、更新回数が0回のとき周波数fを10kHzに設定し、更新回数が1回のとき周波数fを15kHzに設定する等して、更新回数が一つ増える毎に周波数fを変更させる。このように、本実施例に係る更新情報は、周波数fの値のみによって表現できるので、複数bitから成るデータ構造としなくとも、極めて多くの更新情報を表現させることが可能となる。かかる周波数信号は、コンフィギュレーションデータの機能情報を表現させる場合にも、一つの信号で表現させることが可能である。更に、更新情報と機能情報との組み合わせに対応させて周波数fを設定させれば、一つの周波数信号によって更新情報及び機能情報の両情報を表現させることが可能となる。尚、機能情報とは、FPGA120に構築させるコンフィギュレーションデータの種別を指すものであって、この情報が一致する場合、FPGA120の機能が一致することとなる。但し、同じ機能を目的とするコンフィギュレーションデータであってもバージョンアップ等によって更新されるので、コンフィギュレーションデータの情報を確認するには、更新情報が一致しているか否かの確認が必要となる。一般に市販されるFPGA120は、データpin入力pin,出力pinが複数設けられ、これらの一部は、CPUバスを構成する信号線に適宜接続されることとなる。ここで、本実施例に係るFPGAは、一つのデータpinから周波数信号が出力されるので、同FPGAに配される他のデータpinは本来目的の信号出力等に有効活用できる。また、使用するデータpinが余ることとなれば、データpinの少ない安価なFPGAを用いることも可能となる。CPU110は、演算装置,レジスタ,制御装置,及び,各種インターフェースを具備し、プログラムに規定される命令を読み込んで、命令列順に処理を順次実行させていく。CPU110は、プログラムの規定に基づいて、各種信号の入力動作及び出力動作を行う。このプログラムは、メモリ装置に記憶されており、メモリ装置は、プログラムを格納させている他、CPU110で認識された情報を適宜記憶させておく。このメモリ装置は、CPU110に内蔵されているものであっても良く、外部へ別途設けられるものであっても良い。本実施例に係るCPU110は、アドレスバス,データバス,コントロールバスが設けられ、これらのバスを介してFPGA120に接続される。そして、このCPUバスを介して、FPGA120との信号通信が行われる。特に、データバスは、複数の信号線によって構成され、これら信号線の一部がFPGA120のデータpinに接続される。そして、この信号線の一つは、周波数信号を受信するための信号線として用いられる。かかるCPU110は、プログラムと協働することで、更新情報認識部111と更新情報送信部112とを構築させている。このうち、更新情報認識部111は、周波数fの値と更新情報とを対応させたマップを具備しており、周波数信号から周波数fを検出すると、マップを参照することで周波数fに対応する更新情報を認識する。この更新情報認識部111では、周波数fを検出するにあたり特段時間を要することは無いので、更新情報の特定が直ちに行われることとなる。特に、周波数情報を1bitずつ受信する方法と比較して、更新情報を検出するに要する時間は、格段に短縮されることとなる。一方、更新情報送信部112は、情報出力部113から出力される情報を制御する。本実施例に係る更新情報送信部112は、プログラムによって更新情報の出力指令が行われると、認識したコンフィギュレーションデータの更新情報を情報出力部113から出力させる。尚、本実施例にあっては、情報の送受信可能なCOMポートが情報出力部113として用いられ、シリアルケーブルを介してCOMポートと外部表示装置130とが接続される。外部表示装置130は、信号処理部131と表示部132とから構成される。信号処理部131では、CPU110から更新情報を受信すると、これを表示部132に表示させるように処理動作が行われる。従って、外部表示装置130の操作者は、表示部132に映し出された更新情報を参照して、検査対象のFPGA110のコンフィギュレーションデータがどの更新情報であるかを知ることができる。上述の如く、本実施例に係る信号処理ユニット100によると、コンフィギュレーションデータの更新情報が周波数信号によって表現され、当該周波数信号がFPGA120から出力される。また、CPU110では、入力された周波数信号の周波数fに基づいて、コンフィギュレーションデータの更新情報を認識する処理を行うこととされる。このため、FPGA120では、一つのデータpinから更新情報に係る信号を出力させることが可能となり、当該FPGA120に配備される他のデータpinを有効に利用できる。これと併せて、CPU110では、周波数信号の周波数fに基づいて更新情報を特定できるので、パルスエッジ又はゼロクロス等の間隔を検出することで直ちに更新情報を認識することが可能となる。本実施例に係る信号処理ユニット200は、図2に示す如く、周波数信号出力回路の構成が変更されている。具体的に説明すると、かかる周波数信号出力回路221は、更新情報出力回路122と信号変換回路123とから構成される。以下の説明において、図2に示される構成のうち実施例1の構成部と同一箇所については、其の機能等の説明を省略することとする実施例3及び実施例4についても同じ。更新情報出力回路122は、コンフィギュレーションデータの更新情報を、複数の信号マルチ信号infoによって出力させる。同図にあっては、4bitによって更新情報を表す信号が構成される。信号変換回路123は、入力された信号マルチ信号infoを周波数信号へ変換させて、データバスの信号線へ其の周波数信号を出力させる。かかる信号変換回路123は、周期的な電気信号を生成させる回路と、マルチ信号の示す情報に応じて周期的な電気信号の分周値をセレクトする回路とが設けられている。そして、信号変換回路123は、更新情報出力回路122からマルチ信号infoが入力されると、其の信号の示す情報に基づいて分周値が設定され、出力すべき周波数信号の周波数fを決定する。本実施例に係るFPGA120では、コンフィギュレーションデータが変更されると、更新情報出力回路122のみを書き換えるだけで、コンフィギュレーションデータに対応した更新情報を信号変換回路123から出力させることができる。また、実施例1と同様、FPGA120のデータpinは、1pinのみで周波数信号を伝送させることが可能であり、CPU110では、この簡素な信号に基づいて、表示部132に更新情報を表示させることが可能となる。ところで、CPU等の電子素子では、高周波ノイズによって誤動作等の悪影響が生じることがある。このため、CPU110の入力ポートへ周波数信号を常に印加させることは、CPU110の安定動作を保障する上で好ましくない。本実施例は、かかる不具合が生じた場合の対策案として検討された信号処理ユニットである。図示の如く、FPGA120は、出力GATE回路124が追加構成され、更新情報出力回路122及び信号変換回路123及び出力GATE回路124によって、周波数信号出力回路321が形成される。かかる出力GATE回路124は、信号変換回路123の後段に設けられ、出力端がデータバスに接続され、入力端の一方がコントロールバスに接続され、入力端の他方では周波数信号が入力される。周波数信号が入力されている場合、出力GATE回路124は、コントロールバスから入力要求信号が印加されると、周波数信号を通過させ、入力要求信号の印加が止まると、周波数信号を遮断させよう動作する。CPU110は、信号要求部114が追加構成される。当該信号要求部114は、コントロールバスを介して出力GATE回路124に接続されている。信号要求部114では、周波数信号の入力が必要な期間のみ、当該周波数信号の入力要求を行う信号入力要求信号をコントロールバスへ出力させる。かかる構成を具備する信号処理ユニット300では、入力要求信号が所定期間に限ってCPU110から出力されるので、FPGA120では一時的にしか周波数信号をCPU110へ出力できない。このため、CPU110では、周波数信号が入力される期間が限定されるので、他の必要な処理をこの期間以外で実行させるようにすれば、誤動作等といった処理上の不具合を低減させることが可能となる。尚、上述した実施例1~実施例3では書換可能論理素子をFPGAとして説明してきたが、本願の特許請求の範囲に記載される発明は、書換可能論理素子としてPLDCPLD等を適用させた場合、これによる特有の効果が更に生じる。一般に、FPGAは、CLBと呼ばれる簡素な論理ブロックの集合体なので、マクロセルのようなセル構造のPLDと比較してロジック規模を大規模化できる。反面、PLDは、FPGAと比較してロジック規模が小さいという特徴を有するので、機能が最小限に抑えられた素子として用いる際に適している。このように、簡素な機能のPLDは、これを用いることが許される場面で使用され、回路全体の低コスト化に貢献する場合が多い。かかるPLDは、信号の送受信を行うデータpin数、及び、論理回路をコンフィギュレートさせる領域自体が限られてしまうので、付属的機能を目的としたバージョン情報を極力簡素なデータ構造で表現することが強く要求される。これに対し、実施例1~実施例3に係る発明では、IDコード又はバージョン情報を簡素化できるので、PLDを用いる場合非常に好適な組み合わせとなる。また、IDコードをバージョン情報のみによって構成させることで、当該情報の簡素化が更に進められ、PLDの機能を制御動作用の信号処理へ有効に割り当てることが可能となる。図4には、実施例1~実施例3の使用形態を発展させた統合管理システムが示されている。当該統合管理システム400は、信号処理ユニット群と外部表示装置130とから構成される。信号処理ユニット群は、複数の信号処理ユニットが配備され、本実施例では3ユニット100a~100cから構成される。これら各々の信号処理ユニットは、実施例1乃至実施例3で説明した何れの信号処理ユニットも適用できる。尚、本実施例では、信号処理ユニット100aの更新情報がver1とされ、信号処理ユニット100bの更新情報がver2とされ、信号処理ユニット100cの更新情報がver2とされていることとする。外部表示装置130は、COMポートを介して各々の信号処理ユニット100a~100cに接続されている。外部表示装置130と各CPU110は、所定の通信プロトコルに基づいて情報の送受信が行われる。其の情報には、コンフィギュレーションデータの更新情報も含まれ、この他、各ユニットでのエラーログや、各種のセンサ情報等も含まれる。このように、本実施例に係る統合管理システム400は、信号処理ユニット100a~100cでの情報を集中管理している。外部表示装置130では、各ユニットに搭載されるFPGA120の更新情報が表示され、操作者は、信号処理ユニット110aのFPGAがアップデートされていないことに気付くことになる。この場合、アップデートされていないFPGAのコンフィギュレーションデータのみを書き換えれば良いので、統合管理システム400の補修作業の効率化が図られる。ここで、更新情報を示す信号は、コンフィギュレーションデータをアップグレードする毎に更新される。従って、従来技術のように、複数の信号によって更新情報を表現させる場合には、予定されるアップグレードの回数よりも十分多く更新情報を更新できるよう、データバスの信号線の数を増やさなければならない。これに対し、本実施例に係る信号処理ユニットでは、一つの信号線を用いて更新情報を伝送することが可能であるので、データバスを構成する信号線を不必要に多く設定させる必要が無くなる。また、統合管理システム400は、ビル又は工場等で用いられるような、複数台の室外機を備える空調システムで有用とされる。かかる場合、信号処理ユニットは、室外機の各々に配備され、そのうちのFPGA120は、インバータを制御するためのPWM信号を出力したり、温度情報や電流値情報といったセンサ信号をCPU110へ出力させたりする。空調システムで用いられる室外機は、ビル内の空調整備又は家屋のリフォーム工事等に伴い、追加増設が予定されている機器である。このため、室外機の増設が行われれば、信号処理ユニットも同じく増設されなければならない。このような用途で用いられる信号処理ユニットは、室外機一台当たりの価格を可能な限り低く設定させる要請が強い為、基板の低コスト化、使用する電気的素子の低コスト化が厳格に検討される。このような要請に対して、本実施例に係る信号処理ユニットは、データバスの構成を簡素化できるので基板の低コスト化を実現させ得ると供に、FPGA120の低コスト化についても十分貢献し得る。即ち、かかる空調システムは、低コスト化の要請に十分対応し得るものとなる。"