複数のパルス信号によって整列されたデータが載せられる複数のデータラインと、複数の伝達ラインと、相関信号に応じて前記複数のデータラインのデータを前記複数の伝達ラインに伝達するデータ伝達部と、前記複数の伝達ラインにおいて、複数の伝送信号のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部と、コマンド印加時に、前記複数の伝送信号のうちの1つの伝送信号の論理値とレイテンシ値とを利用して、前記相関信号を生成する相関信号生成部と、前記コマンドが前記相関信号生成部に印加されると、前記複数のパルス信号を順に活性化するパルス信号生成部と、を備えることを特徴とする集積回路。前記複数のデータラインは、複数の第1タイプのデータラインと1つ以上の第2タイプのデータラインとを含み、前記複数のパルス信号は、前記複数の第1タイプのデータラインに対応する複数の第1パルス信号と、前記1つ以上の第2タイプのデータラインに対応する1つ以上の第2パルス信号とを含むことを特徴とする請求項1に記載の集積回路。前記集積回路が、前記コマンドに応答して出力するデータの個数が2N個である場合の第1動作モードと、前記コマンドに応答して出力するデータの個数が2N個でない場合の第2動作モードとを有することを特徴とする請求項2に記載の集積回路。前記パルス信号生成部が、前記第1動作モードでは、前記1つ以上の第1パルス信号を順に活性化して前記1つ以上の第2パルス信号を活性化させず、前記第2動作モードでは、前記1つ以上の第1パルス信号を順に活性化した後、前記1つ以上の第2パルス信号を順に活性化させるように構成されていることを特徴とする請求項3に記載の集積回路。前記複数のデータラインには、前記複数のパルス信号のうち自身に対応するパルス信号と、前記データのうち自身に対応するデータがアンドゲートを通過した出力が載せられることを特徴とする請求項1に記載の集積回路。前記第1動作モードでは、前記複数の第1タイプのデータラインには前記整列されたデータが載せられ、前記1つ以上の第2タイプのデータラインには前記整列されたデータが載せられず、前記第2動作モードでは、前記複数の第1タイプのデータラインおよび前記1つ以上の第2タイプのデータラインのすべてに、前記整列されたデータが載せられることを特徴とする請求項3に記載の集積回路。前記コマンドが、データの出力をともなうコマンドであり、前記コマンドに応答して出力されるデータの個数に対応する時間ごとに印加されるように構成されていることを特徴とする請求項1に記載の集積回路。前記複数の伝達ラインのうち所定の伝達ラインが、自身に伝達されたデータを所定の遅延値の分だけ遅延するように構成されていることを特徴とする請求項1に記載の集積回路。前記レイテンシが、前記コマンドの印加時点から前記データ出力部で前記データの出力が始まる時点までの時間であることを特徴とする請求項1に記載の集積回路。前記複数の伝送信号が順に活性化され、前記相関信号生成部が、前記複数の伝送信号のうち最初に活性化された伝送信号の論理値と前記レイテンシの値とを利用して、相関信号を生成するように構成されていることを特徴とする請求項3に記載の集積回路。前記データ伝達部が、前記相関信号が活性化された場合には、前記複数の第1タイプのデータラインのうち最初の第1タイプのデータラインに載せられたデータを、前記複数の伝達ラインのうち前記最初に活性化された伝送信号に対応する伝達ラインに伝達し、前記相関信号が非活性化された場合には、前記複数の第1タイプのデータラインのうち前記最初の第1タイプのデータラインでない所定の第1タイプのデータラインに載せられたデータを、前記複数の伝達ラインのうち前記最初に活性化された伝送信号に対応する伝達ラインに伝達するように構成されていることを特徴とする請求項10に記載の集積回路。前記第1動作モードでは、前記複数の伝達ラインに前記第2タイプのデータラインのデータは伝達されず、前記第2動作モードでは、前記複数の伝達ラインのうち前記相関信号によって選択された1つ以上の伝達ラインに前記第1タイプのデータラインのデータが伝達された後に、前記第2タイプのデータラインのデータが伝達されることを特徴とする請求項3に記載の集積回路。前記1つ以上の第2タイプのデータラインに載せられたデータは、前記1つ以上の第1タイプのデータラインに載せられたデータのエラーをチェックした結果である、CRCCyclicRedundancyCheckデータであることを特徴とする請求項2に記載の集積回路。前記データ伝達部が、選択されたデータラインに載せられたデータを出力するように、前記2つのデータラインのうち1つを選択するための、複数のデータラインのうちの2つに連結された、少なくとも1つのマルチプレクサと、前記2つのデータラインとは異なる複数のデータラインのうち、第3データラインに載せられたデータと、前記少なくとも1つのマルチプレクサの出力とを受信するように連結された論理ゲートとを備えることを特徴とする請求項1に記載の集積回路。前記第3データラインのデータと前記相関信号とを受信するように構成された第2論理ゲートをさらに備え、前記少なくとも1つのマルチプレクサは、前記相関信号を受信するように構成され、前記第1論理ゲートは、前記第2論理ゲートの出力を受信するように構成されていることを特徴とする請求項14に記載の集積回路。前記データ出力部が、複数の伝送信号を受信し、活性化された伝送信号に応答して、活性化された伝送信号に対応する伝達ラインに載せられたデータを出力するように構成されていることを特徴とする請求項1に記載の集積回路。複数のデータラインと、複数の伝達ラインと、相関信号に応じて前記複数のデータラインのデータを前記複数の伝達ラインに伝達するデータ伝達部と、前記複数の伝達ラインにおいて、複数の伝送信号のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部と、コマンド印加時に、前記複数の伝送信号のうちの1つの伝送信号の論理値とレイテンシ値とを利用して、前記相関信号を生成する相関信号生成部と、を備えることを特徴とする集積回路。前記複数のデータラインには、前記複数のパルス信号のうち自身に対応するパルス信号と、前記データのうち自身に対応するデータがアンドゲートを通過した出力が載せられることを特徴とする請求項17に記載の集積回路。前記コマンドが、データの出力をともなうコマンドであり、前記コマンドに応答して出力されるデータの個数に対応する時間ごとに印加されるように構成されていることを特徴とする請求項17に記載の集積回路。前記複数の伝達ラインのうち所定の伝達ラインが、自身に伝達されたデータを所定の遅延値の分だけ遅延するように構成されていることを特徴とする請求項17に記載の集積回路。前記レイテンシが、前記コマンドの印加時点から前記データ出力部で前記データの出力が始まる時点までの時間であることを特徴とする請求項17に記載の集積回路。前記複数の伝送信号が順に活性化され、前記相関信号生成部が、前記複数の伝送信号のうち最初に活性化された伝送信号の論理値と前記レイテンシの値とを利用して、相関信号を生成するように構成されていることを特徴とする請求項17に記載の集積回路。前記データ伝達部が、前記相関信号が活性化した場合には、前記複数のデータラインのうち最初のデータラインに載せられたデータを、前記複数の伝達ラインのうち前記最初に活性化された伝送信号に対応する伝達ラインに伝達し、前記相関信号が非活性化された場合には、前記複数のデータラインのうち前記最初のデータラインでない所定のデータラインに載せられたデータを、前記複数の伝達ラインのうち前記最初に活性化された伝送信号に対応する伝達ラインに伝達することを特徴とする請求項22に記載の集積回路。本発明は、1つのコマンドに応答して出力される複数のデータが2N個の場合と2N個でない場合との何れの場合でも、簡単な構成で複数のデータを並列-直列変換して出力することができる並列-直列変換回路を提供する。本発明による集積回路は、複数のパルス信号によって整列されたデータが載せられる複数のデータラインと、複数の伝達ラインと、相関信号に応じて前記複数のデータラインのデータを前記複数の伝達ラインに伝達するデータ伝達部と、前記複数の伝達ラインにおいて、複数の伝送信号のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部と、コマンド印加時に、前記複数の伝送信号のうちの1つの伝送信号の論理値とレイテンシ値とを利用して、前記相関信号を生成する相関信号生成部と、前記コマンドが前記相関信号生成部に印加されると、前記複数のパルス信号を順に活性化するパルス信号生成部とを備えている。また本発明による集積回路は、複数のデータラインと、複数の伝達ラインと、相関信号に応じて前記複数のデータラインのデータを前記複数の伝達ラインに伝達するデータ伝達部と、前記複数の伝達ラインにおいて、複数の伝送信号のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部と、コマンド印加時に、前記複数の伝送信号のうちの1つの伝送信号の論理値とレイテンシ値とを利用して、前記相関信号を生成する相関信号生成部とを備えている。本発明は、コマンドの印加時に予め定められた伝送信号の論理値およびレイテンシの値を利用して、最初に出力するデータをどの伝送信号に応答して出力させるのかを決定する。このような方法を利用して、簡単な構成および制御のみで、1つのコマンドに応答して出力される複数のデータが2N個である場合と2N個でない場合との何れの場合にも、複数のデータを並列-直列変換して出力するための制御が可能になるという効果がある。以下、本発明が属する技術分野の通常の知識を有する者が本発明の技術的思想を実施することができる程度に、本発明の好ましい実施形態を添付図面を参照して詳細に説明する。図3は、本発明の一実施形態による集積回路の構成図である。図3に示すように、集積回路は、複数のデータラインA0ないしA3、B0、B1と、複数の伝達ラインC0ないしC3と、データ伝達部320と、データ出力部330と、相関信号生成部310と、パルス信号生成部340とを備える。複数のデータラインA0ないしA3、B0、B1には、複数のパルス信号P0ないしP4によって整列されたデータが載せられる。データ伝達部320は、相関信号MATに応じて、複数のデータラインA0ないしA3、B0、B1のデータを複数の伝達ラインC0ないしC3に伝達する。データ出力部330は、複数の伝達ラインC0ないしC3において、複数の伝送信号CK0ないしCK3のうち、活性化した伝送信号に対応する伝達ラインのデータを出力する。相関信号生成部310は、コマンドCMD印加時に、複数の伝送信号C0ないしC3のうちの1つの伝送信号CK0の論理値とレイテンシ値とを利用して、相関信号MATを生成する。パルス信号生成部340は、コマンドCMD印加時に、複数のパルス信号P0ないしP4を順に活性化する。また、集積回路は、データD0ないしD9が複数のパルス信号P0ないしP4によって複数のデータラインA0ないしA3、B0、B1に整列して載せられる間、データが維持されるようにするデータ維持部350を備える。この時、複数のデータラインA0ないしA3、B0、B1は、複数の第1タイプのデータラインA0ないしA3と、1つ以上の第2タイプのデータラインB0、B1とを含み、複数のパルス信号P0ないしP4は、複数の第1タイプのデータラインのA0ないしA3に対応する複数の第1パルス信号P0ないしP3と、1つ以上の第2タイプのデータラインB0、B1に対応する1つ以上の第2パルス信号P4とを含む。図3では、複数の第1タイプのデータラインがA0ないしA3の4つ、複数の伝達ラインがC0ないしC3の4つ、1つ以上の第2タイプのデータラインがB0、B1の2つの場合の一例を示した。これは設計により変更されうる。以下、図3を参照して集積回路の動作を説明する。本発明は、1つのコマンドに応答して出力される信号の個数が、2N個でない集積回路の場合にも適用することができる。以下では、明瞭な説明のために、集積回路がメモリ装置であって、データを出力する動作をする場合の例をあげて説明する。特に、データのバースト長burstlengthが2Nでない10の場合に適用することができるメモリ装置に対して説明する。また、10個のデータのうち、第1タイプのデータラインA0ないしA3によって伝達されるデータD0ないしD7、以下、第1タイプデータは、メモリセルから出力されたデータに該当し、第2タイプのデータラインB0、B1によって伝達されるデータD8、D9、以下、第2タイプデータは、第1タイプデータD0ないしD7のエラーの有無をチェックした結果を示すCRCCyclicRedundancyCheckデータに該当する。なお、以下の説明は、本発明を明瞭に説明するための単なる一例であり、このような説明によって本発明の技術思想の範囲が限定されるものではない。集積回路以下メモリ装置にコマンドCMDが印加されると、レイテンシlatencyが過ぎた時点からデータが出力され始める。この時、コマンドCMDはデータの出力をともなうコマンドである。レイテンシは、コマンドCMDが印加される時点から、データ出力部330を介してデータD0ないしD9の出力が始まる時点までの時間である。集積回路は、メモリ装置の例であるが、この時コマンドCMDは、リードコマンドreadcommandに対応する信号であり、レイテンシは、カスレイテンシCL;CasLatencyである。コマンドCMDは、そのコマンドCMDに応答してデータが出力される時間ごとに印加される。コマンドCMDが連続的に印加される理由は、データを連続的に出力するためであり、これはメモリ装置で一般的な動作である。コマンドCMDは、バースト長が10の場合は5クロックごとに、バースト長が8の場合は4クロックごとに印加されるが、これはバースト長に応じてtCCDCAStoCASDelay:あるバンクのコラムアクセスがなされ、次のコラムアクセスがなされる最小限の時間が変わるためである。以下では、メモリ装置がコマンドCMDに応答して出力するデータの個数が2N個である動作モードを第1動作モードとし、メモリ装置がコマンドCMDに応答して出力するデータの個数が2N個でない動作モードを第2動作モードとする。すなわちメモリ装置は、バースト長が8の場合は第1動作モードで動作し、バースト長が10の場合は第2動作モードで動作する。1メモリ装置が第2動作モードで動作する場合バースト長10メモリ装置が第2動作モードで動作する場合、KKは自然数番目のコマンドCMDに対応する最初の出力データD0、以下開始データが、CK0の活性化の時点に出力されたとすると、K1番目のコマンドCMDに対応する開始データD0は、CK2の活性化の時点に出力されなければならない。第2動作モードでは、開始データD0が出力される時点が継続して変わる。例えば、最初の開始データD0がCK0の活性化の時点に出力されたとすれば、次に開始データD0はCK2の活性化の時点に出力され、その次に開始データD0はCK0の活性化の時点に出力される。バースト長が10の場合、コマンドCMDは5クロックごとに印加される。コマンドCMDが印加されると、メモリセルから出力されたデータD0ないしD7、以下、出力データは、第1タイプのデータラインA0ないしA3に整列されて載せられる。CRCデータD8、D9は、第2タイプのデータラインB0、B1に整列されて載せられる。メモリ装置において、第1タイプデータD0ないしD7は出力データとなり、第2タイプデータD8、D9はCRCデータとなる。第2タイプデータD8、D9は、必ずしもCRCデータであるnon-CRC必要はなく、2N個のデータ以外に追加されたデータであって、第2タイプのデータラインB0、B1に載せられるデータを表してもよい。データを載せる動作は次の順序からなる。データ維持部350は、コマンドCMD印加時に入力されたデータを維持するデータの維持時間は、コマンドが印加される間隔である5クロック。パルス信号生成部340は、コマンドCMDが印加されると複数のパルス信号P0ないしP4を生成する。特にバースト長が10の場合、複数の第1パルス信号P0ないしP3を活性化した後、1つ以上の第2パルス信号P4を活性化する。P0は、コマンドCMDが印加されると活性化され、パルス幅が2クロックのパルス信号である。P1ないしP4は、各々P0を1クロックないし4クロックの分だけ遅延させたパルス信号である。パルス信号生成部340は、複数のパルス信号P0ないしP4を順に活性化するが、コマンドCMDが印加されると初期化され、最初から複数のパルス信号を順に生成する。データ維持部350によって維持されるデータD0ないしD9は、複数のパルス信号P0ないしP4のうち自身に対応するパルス信号と、アンドゲートX1ないしX10を経てデータラインA0ないしA3、B0、B1に載せられる。各パルス信号P0ないしP4は、一定の間隔で順に活性化する。例えばD0は、アンドゲートX1でP0と組み合わされ、オアゲートY1を経てA0に伝達される。したがって、P0が活性化された区間でD0がA1に載せられる。この時、パルス信号P0ないしP4の活性化の時点が異なるため、このような差異によってデータD0ないしD9が整列され、複数のデータラインA0ないしA3、B0、B1に載せられる。この時、第1タイプデータD0ないしD7、出力データが、複数の第1パルス信号P0ないしP3によって複数の第1タイプのデータラインA0ないしA3に載せられた後、第2タイプデータD8、D9、CRCデータが、1つ以上のパルス信号P4によって1つ以上の第2タイプのデータラインB0、B1に載せられる。データ伝達部320は、複数のデータラインA0ないしA3、B0、B1に載せられたデータを、相関信号MATに応じて複数の伝達ラインC0ないしC3に伝達する。データ出力部330は、複数の伝達ラインC0ないしC1のうち、活性化された伝送信号CK0ないしCK3のうちの1つに対応する伝達ラインのデータを、出力ラインSを介して出力する。図3では、C0はCK0に、C1はCK1に、C2はCK2に、C3はCK3に対応する。参考として、複数の伝送信号CK0ないしCK3は、クロックCLKを4分周した信号であり、CK0、CK1、CK2、CK3の順序で反復的に活性化される。伝送信号の個数は、伝達ラインの個数に応じて変化しうる。以下で、クロックCLKはデータ出力用クロックDQSともいうを意味する。この時、複数のデータラインA0ないしA3、B0、B1と、複数の伝達ラインC0ないしC3との対応関係を変更することによって、バースト長が10の場合でも従来のように問題なくデータ出力動作が可能である。開始データD0は、常にA0に載せられることになるが、A0のデータを伝達する伝達ラインをC0またはC2に交互に変更することによって、意図した動作が可能である。これは、C0のデータがCK0の活性化の時点に出力され、C2のデータがCK2の活性化の時点に出力されるからである。この目的のために、データ伝達部320は、相関信号MATが活性化された場合には、複数の第1タイプのデータラインA0ないしA3のうち、最初の第1タイプのデータラインA0に載せられたデータを、複数の伝達ラインC0ないしC3のうち、最初に活性化される伝送信号CK0に対応する伝達ラインC0に伝達する。相関信号MATが非活性化された場合には、複数の第1タイプのデータラインA0ないしA3のうち、最初の第1タイプのデータラインでない所定の第1タイプのデータラインA2に載せられたデータを、複数の伝達ラインC0ないしC3のうち、CK0に対応する伝達ラインC0に伝達する。最初の第1タイプのデータラインA0に載せられたデータを、CK2に対応する伝達ラインC2に伝達する。残りのデータラインのデータも適切な順序で出力するために、これらデータは相関信号MATに応じて伝達ラインに伝達される。特に、第2タイプのデータラインB0、B1のデータは、複数の第1タイプのデータラインA0ないしA3のデータが複数の伝達ラインC0ないしC3に伝達された後に、相関信号MATによって選択された1つ以上の伝達ラインに伝達される。図3では、相関信号MATが活性化した場合には、B0、B1のデータが各々C0、C1に伝達され、相関信号MATが非活性化された場合には、B0、B1のデータが各々C2、C3に伝達される。すなわち、図3で相関信号MATが活性化された場合には、A0のデータはC0に、A1のデータはC1に、A2のデータはC2に、A3のデータはC3に伝達された後、B0のデータはC0に、B1のデータはC1に伝達される。相関信号MATが非活性化された場合には、A0のデータはC2に、A1のデータはC3に、A2のデータはC0に、A3のデータはC1に伝達された後、B0のデータはC2に、B1のデータはC3に伝達される。参考として、データ伝達部320の構成および動作を説明すると、複数の第1アンドゲートX1ないしX10および複数の第1オアゲートY1ないしY4は、複数のパルスP0ないしP4が活性化された時、複数のデータD0ないしD9を複数の第1、2データラインA0ないしA3、B0、B1に載せる役割をする。複数のマルチプレクサL1ないしL4は、相関信号MATに応答して、自身に入力される第1データラインのうち1つを選択する。複数の第2アンドゲートK1ないしK4は、相関信号MATに応答して、複数の第2データラインB0、B1と連結する伝達ラインC0ないしC1のうち2個のラインを選択する。複数の第2オアゲートM1ないしM4は、第1、2データラインA0ないしA3、B0、B1のデータを複数の伝達ラインC0ないしC3に伝達する。なお、データ伝達部320の構成は単なる一例であり、必ずしもこのような構成である必要はなく、前述した動作を行うことができる構成であれば他の構成であっても良い。相関信号生成部310は、コマンドCMDが印加される時点に、複数の伝送信号CK0ないしCK3のうち1つの伝送信号図3では最初に活性化されるCK0の論理値と、レイテンシの値とを利用して、相関信号MATを生成する。詳細に説明すると、コマンドCMD印加時に、CK0の値とレイテンシの値を2進数とした時の最下位の桁数の値CLとを組み合わせた結果が相関信号MATとなるレイテンシの値がクロックの奇数倍ならば最後の桁は1であり、レイテンシの値がクロックの偶数倍ならば最後の桁は0である。CK0が活性化された間隔は2クロッククロックの偶数倍であり、CK0が活性化後、CK2が活性化するまでは1クロッククロックの奇数倍がかかる。したがって、コマンドCMD印加時にCK0が活性化論理値1され、レイテンシの値がクロックの偶数倍CL値は0ならば、相関信号MATが活性化される。コマンドCMDは5クロックごとに活性化されるため、次にコマンドCMDが活性化される時、CK0は非活性化状態論理値0であり、CLの値は0であるため、相関信号MATは非活性化される。これと共に、コマンドCMD印加時にCK0の値とレイテンシの値とを利用して相関信号MATを生成すれば、バースト長が10の場合、コマンドCMDが印加される時ごとに相関信号MATの状態が変化する。したがって、開始データD0が出力される時点を、CK0が活性化される時点またはCK2が活性化される時点に変更することができる。前述した動作は、レイテンシの値がクロックの奇数倍CL値は1の場合にも同一である。また、相関信号MATを生成するために利用する伝送信号として、CK2を使用することもできる。参考として、Dフリップフロップ311はコマンドCMD印加時にCK0の論理値を保存するための構成である。複数の伝達ラインC0ないしC3のうち、所定の伝達ライン例えば、図3のC1、C3は所定の遅延値例えば、0.5クロックを有する。これは、データ出力部330が、受信したデータを自身に対応する伝送信号CK0ないしCK3のうちの1つに合わせて出力する時、すべてのデータが同一に、自身に対応する伝送信号CK0ないしCK3のうちの1つの前側で1クロック、後側で0.5クロックのマージンを有するようにするためである。このような遅延は必須の事項ではない。2メモリ装置が第1動作モードで動作する場合バースト長8メモリ装置が第1動作モードで動作する場合、開始データD0は常にCK0またはCK2の活性化の時点に出力される。バースト長が8の場合、コマンドCMDは4クロックごとに印加される。したがって、コマンドCMDが連続的に印加されても、コマンドCMDが印加された時のCK0の値は1または0で常に一定であるCK0の活性化の間隔は2クロックであるため。そのため、相関信号MATの状態も、活性化状態または非活性化状態の2つのうち1つで一定である。第1動作モードでは、最初に開始データD0が、CK0が活性化される時点に出力されたとすれば、開始データD0はCK0が活性化される時点に継続して出力され、最初に開始データD0が、CK2が活性化される時点に出力されたとすれば、開始データD0はCK2が活性化される時点に継続して出力される。相関信号MATの活性化の有無による複数の第1タイプのデータラインD0ないしD3と複数の伝達ラインC0ないしC3との対応関係は、第2動作モードの場合と同一である。ただし、この場合、B0、B1にはデータが載せられていないため、当然伝達ラインC0ないしC3に伝達されることもない。コマンドCMDが印加されると、メモリ装置のメモリセルから出力されたデータD0ないしD7、以下出力データのみが各々第1タイプのデータラインA0ないしA3に整列され載せられる。前述した形態で、第1動作モードは、CRCデータD8、D9を生成しない動作モードに該当しうる。CRCデータD8、D9、第2タイプのデータを生成しないため、これを1つ以上の第2タイプのデータラインB0、B1に載せるための、1つ以上の第2パルス信号P4も必要でない。したがって、パルス信号生成部340は複数の第1パルス信号P0ないしP3を順に活性化し、1つ以上の第2パルス信号P4は活性化しない。コマンドCMDが印加されるとP0ないしP3が順に活性化される。第2動作モードとは異なり、クロックCLKが4クロックごとに活性化するため、コマンドCMDが印加された後、P0ないしP3が順に活性化され、P4が活性化する前に改めてコマンドCMDが印加される。すると、パルス信号生成部340は最初からP0ないしP3を順に活性化する。以下、データ出力部330の動作は第2動作モードと同一である。本発明は、一回のコマンドCMDに応答して出力される信号の個数が2Nでない場合でも、この信号を、クロックCLKを分周した2N個の伝送信号CK0ないしCK4に出力することができるという長所がある。また、簡単な構成で、一回のコマンドCMDに応答して出力される信号の個数が2Nでない場合はもちろん2Nの場合にも適用することができる。これは、信号あるいはデータを連続で出力する動作を行う場合、信号あるいはデータの出力をともなうコマンドCMDが印加される間隔が、一回のコマンドCMDに応答して出力される信号の個数と関連があるためである。すなわち、図3の例では、コマンドCMDが印加される間隔がバースト長によって決定されるためである。すなわち、本発明は、開始データD0を、CK0またはCK2のうちどちらの伝送信号が活性化される時点に出力するかを調節する集積回路であって、このような調節を、コマンドCMDの印加時に所定の伝送信号CK0の論理値とレイテンシ値とを利用して生成した制御信号相関信号MATに該当するで行うことができる。図3でパルス信号生成部340は、データ維持部350のデータD0ないしD9を整列するためのパルスを生成する構成であるため、整列されたデータの出力のみを考える時、本発明の一実施形態による集積回路は、複数の伝達ラインC0ないしC3と、相関信号MATに応じて複数のデータラインA0ないしA3、B0、B1のデータを複数の伝達ラインC0ないしC3に伝達するデータ伝達部320と、複数の伝達ラインC0ないしC3において、複数の伝送信号CK0ないしCK3のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部330と、コマンドCMD印加時に、複数の伝送信号C0ないしC3のうちの1つの伝送信号CK0の論理値とレイテンシ値とを利用して、相関信号MATを生成する相関信号生成部310と、コマンドCMD印加時に、複数のパルス信号P0ないしP4を順に活性化するパルス信号生成部340とを備えることができる。また本発明の一実施形態による集積回路は、複数の伝達ラインC0ないしC3と、相関信号MATに応じて、複数のデータラインA0ないしA3のデータを複数の伝達ラインC0ないしC3に伝達するデータ伝達部320と、複数の伝達ラインC0ないしC3において、複数の伝送信号CK0ないしCK3のうち、活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部330と、コマンドCMD印加時に、複数の伝送信号C0ないしC3のうちの1つの伝送信号CK0の論理値とレイテンシ値とを利用して、相関信号MATを生成する相関信号生成部310と、コマンドCMD印加時に、複数のパルス信号P0ないしP3を順に活性化するパルス信号生成部340とを備えることができる。図4は、パルス信号生成部340およびデータ維持部350の構成図である。図3の説明に続いて図4を参照して、集積回路がメモリ装置の場合の例をあげて、パルス信号生成部340およびデータ維持部350の構成および動作について説明する。パルス信号生成部340は、複数のDフリップフロップ341ないし347と複数のオアゲートA1ないしA5とを備える。印加されたコマンドCMDはDフリップフロップ341によってクロックCLKに同期され、Dフリップフロップ342ないし345346の出力は345の出力と位相が同一および347によって各々1クロックずつ遅延される。コマンドCMDは、活性化区間が1クロックのパルス信号であるため、Dフリップフロップ342ないし345346の出力は345の出力と位相が同一および347の出力は、各々1クロックずつ位相の差異が生じる、活性化区間が1クロックのパルス信号となる。このようなDフリップフロップ342ないし345346の出力は345の出力と位相が同一および347の出力のうち、互いに隣接したDフリップフロップの出力をオアゲートA1ないしA5で組み合わせて、複数のパルス信号P0ないしP4を生成することができる。参考として、コマンドCMDをクロックCLKに同期させる理由は、コマンドCMDがクロックCLKでないシステムクロック図示せずに同期されているためである。ただし、コマンドCMDがクロックCLKに同期された場合には、パルス信号生成部340はDフリップフロップ341を含めないこともできる。複数のフリップフロップ341ないし347のうち、フリップフロップ341ないし345は複数の第1パルス信号P0ないし03を生成するための構成であり、フリップフロップ346および347は1つ以上の第2パルス信号P4を生成するための構成である。フリップフロップ341ないし345は、集積回路の動作モードに関係なく、複数の第1パルス信号P0ないしP3を順に活性化する。フリップフロップ346は、コマンドCMDが印加されるとリセットされる。リセットされるとフリップフロップ346および347は、コマンドCMDを各々4クロック、5クロックずつ遅延させた信号を出力しない347は346の出力を遅延させるので、346がリセットされると347も遅れたパルス信号を生成しない。第2動作モードで動作する場合には、コマンドCMDが5クロックごとに印加されるので、フリップフロップ346および347は、集積回路が第1パルス信号P0ないしP3が活性化した後に続いて、第2パルス信号P4を活性化する。集積回路が第1動作モードで動作する場合には、コマンドCMDが4クロックごとに印加されるので、第1パルス信号P0ないしP3が活性化した後に、コマンドCMDが改めて印加される。したがって、フリップフロップ346が344の出力を遅延させた信号を生成する前に、クロックCLKに同期されたコマンドCMDがフリップフロップ346のリセット端子RSTに印加されるため、フリップフロップ346がリセットされる。これにより、フリップフロップ346および347が、フリップフロップ344の出力を各々1クロック、2クロック遅延させた信号を生成しないので、第2パルス信号P4が活性化しない。参考として、フリップフロップ341ないし345および347にリセット端子RSTを表示しなかった理由は、フリップフロップ341ないし345および347をリセットさせないため、集積回路の動作中にはリセット端子RSTを非活性化させておくためであるすなわち、集積回路の動作中にリセットさせないため。データ維持部350は、保存部351とCRC処理部352とを備える。保存部351は、コマンドCMDが印加されると、メモリセルから出力されたデータDATA<0:7>の入力を受けて保存する。そして次にコマンドCMDが印加されるまで、このように保存されたデータを維持し、次にコマンドCMDが印加されると、保存されたデータを更新する。CRC処理部352は、DATA<0:7>のエラーの有無をチェックしてCRCデータD8、D9を生成する。一般的に、CRCデータD8、D9はエラーチェック過程によって遅延され、DATA<0:7>に比べて位相が2ないし3クロック遅れることになる。データ維持部350では、図3の説明で詳述したように、データD0ないしD9が複数のパルス信号P0ないしP4によって複数のデータラインA0ないしA3、B0、B1に整列され載せられるまで、データD0ないしD9を維持する役割をする。図5Aおよび5Bは、バースト長が10の場合第2動作モードの集積回路の動作を説明する波形図である。図5Aは、最初に印加されたコマンドCMDに対応する開始データD0が、CK0の活性化の時点に出力される動作を表す。第2動作モードでは、コマンドCMDは5クロックごとに印加される。D0ないしD7第1タイプデータ、出力データは、コマンドCMDが印加された時点から次のコマンドCMDが印加される時点まで維持される。D8、D9第2タイプデータ、CRCデータは、D0ないしD7と維持される区間の長さは同じだが、CRCチェックによる遅延によって、D0ないしD7に比べて2クロック遅れた区間で維持される。第2動作モードでは、コマンドCMDが印加されるとP0ないしP4が順に活性化される。複数のパルス信号P0ないしP4は、図4の説明で詳述したように、コマンドCMDを一定間隔で遅延させた信号を組み合わせて生成する。この時、D0ないしD7は、複数の第1パルス信号P0ないしP3が活性化された区間で、複数の第1タイプのデータラインA0ないしA3に載せられ、D8およびD9は、1つ以上の第2パルス信号P4が活性化された区間で、1つ以上の第2タイプのデータラインB0、B1に載せられる。ここで、D0ないしD7、D8およびD9は1つで表示したが、活性化区間が同一なだけで、互いに異なるラインに載せられている。相関信号MATが活性化された場合に該当するため、A0のデータはC0に、A1のデータはC1に、A2のデータはC2に、A3のデータはC3に伝達される。また、複数の第1タイプのデータラインA0ないしA3に載せられたデータが複数の伝達ラインC0ないしC3に載せられた後、複数の第2タイプのデータラインB0、B1のデータD8、D9が、相関信号MATによって選択されたC0、C1に載せられる。一方、第2、第4伝達ラインC1、C3に載せられたデータは、0.5クロックの分だけ遅延される。図5Aでは、伝達ラインC1、C3の遅延値が反映された波形を示した。このように、複数の伝達ラインC0ないしC3のデータは、データ出力部330で直列に整列され出力ラインSに出力される。点線で示した部分は、続く図5Bの動作に続くことを示したものである。図5Bは、図5Aで印加されたコマンドCMDに続いて印加されたコマンドCMDに対応する開始データD0’が、CK2の活性化の時点に出力される動作を表す。D0’ないしD7’が複数の第1タイプのデータラインA0ないしA3に載せられる過程と、D8’およびD9’が1つ以上の第2タイプのデータラインB0、B1に載せられる過程と、複数のパルス信号P0ないしP4が生成される過程とは、図5Aの説明で詳述したことと同じである。相関信号MATが非活性化されたケースに該当するので、A0のデータはC2に、A1のデータはC3に、A2のデータはC0に、A3のデータはC1に伝達される。また、複数の第1タイプのデータラインA0ないしA3に載せられたデータが複数の伝達ラインC0ないしC3に載せられた後、1つ以上の第2タイプのデータラインB0、B1のデータD8’、D9’が、相関信号MATによって選択されたC2、C3に載せられる。第2、第4伝達ラインC1、C3に載せられたデータは、0.5クロックの分だけ遅延される。図5Bでは、伝達ラインC0ないしC3の遅延値が反映された波形を示した。このように、複数の伝達ラインC0ないしC3のデータは、データ出力部330で直列に整列され出力ラインSに出力される。点線で示した部分は、先の図5Aの動作から続いていることを示したものである。以後、前述した図5A、5Bの動作は交互に反復される。このような動作によって、10個のデータを1つの束で、コマンドが印加される時ごとにデータが10個ずつ順に出力される。図6は、バースト長が8の場合第1動作モードの集積回路の動作を説明する波形図である。第1動作モードでは、コマンドCMDは4クロックごとに印加される。D0ないしD7第1タイプデータ、出力データは、コマンドCMDが印加された時点から次のコマンドCMDが印加される時点まで維持される。第1動作モードでは、D8、D9第2タイプデータ、CRCデータが生成されない。第1動作モードでコマンドCMDが印加されると、P0ないしP3が順に活性化される。複数の第1パルス信号P0ないしP3は、図5の説明で詳述したように、コマンドCMDを一定間隔で遅延させた信号を組み合わせて生成される。この時、1つ以上の第2パルス信号P4が活性化される前にコマンドCMDが改めて印加され、1つ以上の第2パルス信号P4は活性化されず、改めて複数の第1パルス信号P0ないしP3が順に活性化される。この時、D0ないしD7は、複数の第1パルス信号P0ないしP3が活性化された区間で、複数の第1タイプのデータラインA0ないしA3に載せられる。ここで、D0ないしD7は図中1つで表示したが、これらは活性化区間が同一なだけで、互いに異なるラインに載せられているものである。図6では、相関信号MATが活性化された場合に、複数のA0のデータはC0に、A1のデータはC1に、A2のデータはC2に、A3のデータはC3に伝達される。このような関係は継続して維持される。相関信号MATが非活性化された場合には、A0のデータはC2に、A1のデータはC3に、A2のデータはC0に、A3のデータはC1に伝達され、このような関係が継続して維持される。相関信号MATによって選択されなかったC2、C3に載せられたデータは、0.5クロックの分だけに遅延される。図6では、伝達ラインC0ないしC3の遅延値が反映された波形図を示した。このように、複数の伝達ラインC0ないしC3のデータは、データ出力部330で直列に整列され出力ラインSに出力される。以後、前述した図5の動作は反復される。このような動作によって、8個のデータを1つの束で、コマンドCMDが印加される時ごとにデータが8個ずつ順に出力される。バースト長が8の場合、開始データD0は常にCK0またはCK2が活性化された場合に出力される。図7は、本発明の集積回路を備える電子システムの一例を簡略に示したブロック図である。図7を参照すれば、電子システム700は、本発明の電子回路を備えるメモリおよびプロセッサを使用するコンピュータシステム、プロセッサ制御システムまたは他のシステムに対応している。電子システム700は、プロセッサまたは演算/論理部702と、制御部704と、メモリ装置部706と、入/出力装置部708とを備えている。電子システム700は、プロセッサ702、メモリ装置部706、および入/出力装置部708間の相互対話と、プロセッサ702によってデータに対して実行される動作を指示する一連のインストラクションセットとを備えるものである。制御部704は、プロセッサ702、メモリ装置部706、および入/出力装置部708のすべての動作を制御する。他の多様な実施形態では、メモリ装置部706は、RAMRandomAccessMemory、ROMRead-onlyMemoryおよび同様の周辺装置例えば、フロッピー登録商標ディスク、ドライブ、コンパクトディスクドライブを備える。本発明の技術思想は上記した好ましい実施形態によって具体的に記述されたが、上記した実施形態はその説明のためのものであり、その制限のためのものではないということに注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることが分かるであろう。