被試験デバイスから出力される被試験信号であって、その値に応じて電圧レベルが変化する被試験信号を試験する試験装置であって、前記被試験信号が入力される入力ピンと、前記入力ピンに入力される前記被試験信号と比較すべきしきい値電圧を指定する制御データを発生するとともに、前記被試験信号と前記しきい値電圧の比較結果の期待値を示す期待値データを発生するパターン発生器と、前記制御データを受け、当該制御データに応じた電圧レベルを有するしきい値電圧を、第1タイミング信号が指定する設定タイミングごとに生成するしきい値電圧発生器と、前記被試験信号の電圧レベルをそれと対応する前記しきい値電圧と比較するレベルコンパレータと、前記レベルコンパレータの出力を、第2タイミング信号が指定するストローブタイミングでラッチし、比較信号を生成するタイミングコンパレータと、前記比較信号を前記期待値データと比較し、一致、不一致を示す判定信号を生成するデジタル比較器と、前記被試験信号および前記第2タイミング信号に対する前記第1タイミング信号の相対的な位相を調節するタイミング調節部と、を備えることを特徴とする試験装置。前記第1タイミング信号のキャリブレーション動作時に、前記入力ピンには、複数サイクルにわたる所定のキャリブレーション信号が入力され、前記タイミング調節部は、前記複数サイクルにわたる前記判定信号にもとづいて、前記被試験信号および前記第2タイミング信号に対する前記第1タイミング信号の相対的な位相を調節することを特徴とする請求項1に記載の試験装置。前記タイミング調節部は、前記第1タイミング信号の位相をスイープさせながら、1各位相ごとに前記複数サイクルにわたる前記判定信号を取得し、2前記判定信号が一致を示す回数または不一致を示す回数を測定し、3測定された回数にもとづいて、通常の試験時における前記第1タイミング信号の位相を決定することを特徴とする請求項2に記載の試験装置。前記第1タイミング信号のキャリブレーション動作時に、前記入力ピンには、複数サイクルにわたる所定のキャリブレーション信号が入力され、前記タイミング調節部は、前記複数サイクルにわたる前記比較信号にもとづいて、前記被試験信号および前記第2タイミング信号に対する前記第1タイミング信号の相対的な位相を調節することを特徴とする請求項1に記載の試験装置。前記タイミング調節部は、前記第1タイミング信号の位相をスイープさせながら、各位相ごとに前記複数サイクルにわたる前記比較信号を取得し、取得された比較信号にもとづいて、通常の試験時における前記第1タイミング信号の位相を決定することを特徴とする請求項4に記載の試験装置。前記キャリブレーション信号は、所定の固定電圧であり、前記パターン発生器は、前記キャリブレーション動作時において、前記しきい値電圧が前記固定電圧を跨いで変化するように定められた前記制御データを発生することを特徴とする請求項2から5のいずれかに記載の試験装置。前記第2タイミング信号に調節可能な遅延を与えて前記第1タイミング信号を生成する遅延回路をさらに備え、前記タイミング調節部は、前記遅延回路の遅延量を調節することを特徴とする請求項1から6のいずれかに記載の試験装置。前記第1タイミング信号に調節可能な遅延を与えて前記第2タイミング信号を生成する遅延回路をさらに備え、前記タイミング調節部は、前記遅延回路の遅延量を調節することを特徴とする請求項1から6のいずれかに記載の試験装置。源タイミング信号を生成するタイミング発生器と、前記源タイミング信号に調節可能な遅延を与えて前記第1タイミング信号を生成する第1遅延回路と、前記源タイミング信号に遅延を与えて前記第2タイミング信号を生成する第2遅延回路と、を備え、前記タイミング調節部は、前記第1遅延回路の遅延量を調節することを特徴とする請求項1から6のいずれかに記載の試験装置。前記タイミング発生器は、前記試験装置が比較動作を行うべきサイクルにおいてアサートされるストローブ信号を前記源タイミング信号として利用することを特徴とする請求項9に記載の試験装置。前記しきい値電圧発生器、前記レベルコンパレータ、前記タイミングコンパレータのセットは、ひとつの入力ピンに対して複数設けられることを特徴とする請求項1から10のいずれかに記載の試験装置。共通の入力ピンに割り当てられる複数の前記しきい値電圧発生器は、異なるしきい値電圧を発生し、共通の入力ピンに割り当てられる複数の前記レベルコンパレータは、それぞれが対応する前記しきい値電圧発生器からのしきい値電圧を受け、ウィンドウコンパレータとして動作することを特徴とする請求項11に記載の試験装置。共通の入力ピンに割り当てられる複数の前記レベルコンパレータ、前記タイミングコンパレータのセットは、時分割的に動作するインタリーブコンパレータとして動作することを特徴とする請求項11に記載の試験装置。メモリやMPUMicroProcessingUnitのようなデバイスのI/Oがすべて高速多値インタフェースに置き換わったとすれば、数十~百チャネル以上のI/Oがひとつのデバイスに存在し、それを数百個同時に試験することが求められる。つまり、デジタル変復調信号の入出力を数千チャネル有する試験装置が必要であり、試験装置のCPUリソースにも限界があるので、全てハードウェアレベルでのリアルタイム試験が求められる。その他、振幅変調AM、周波数変調FM、振幅偏移変調ASK、位相偏移変調PSKなど、さまざまな方式で変調された試験信号をリアルタイムに試験できる試験装置が利用できれば、製造者にとって非常に有用である。本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高速多値信号を試験可能な試験装置の提供にある。本発明のある態様は、被試験デバイスから出力される被試験信号を試験する試験装置に関する。被試験信号は、その値シンボルに応じて電圧レベルが変化する。試験装置は、被試験信号が入力される入力ピンと、パターン発生器と、しきい値電圧発生器と、レベルコンパレータと、タイミングコンパレータと、タイミング調節部と、を備える。パターン発生器は、入力ピンに入力される被試験信号と比較すべきしきい値電圧を指定する制御データを発生するとともに、被試験信号としきい値電圧の比較結果の期待値を示す期待値データを発生する。しきい値電圧発生器は、制御データを受け、当該制御データに応じた電圧レベルを有するしきい値電圧を、第1タイミング信号が指定する設定タイミングごとに生成する。レベルコンパレータは、被試験信号の電圧レベルをそれと対応するしきい値電圧と比較する。タイミングコンパレータは、レベルコンパレータの出力を、第2タイミング信号が指定するストローブタイミングでラッチし、比較信号を生成する。デジタル比較器は、比較信号を期待値データと比較し、一致、不一致を示す判定信号を生成する。タイミング調節部は、被試験信号および第2タイミング信号に対する第1タイミング信号の相対的な位相を調節する。この態様によると、従来の特許文献3、4に記載される試験装置に比べて、ハードウェアオーバーヘッドが小さい試験装置を実現できる。通常、試験において試験装置は、被試験デバイスから出力される被試験信号の期待値、すなわち被試験信号がとるべき振幅レベルを知っている。そこで、期待値に応じて、比較部に対して供給するしきい値電圧を動的に時々刻々と変化させることにより、少ない比較部で、高速な、たとえば数Gbps以上の被試験信号を試験することができる。ここで、しきい値電圧発生器が生成するしきい値電圧は、設定タイミングからあるセトリング時間を経過した後に安定化する。この態様によれば、被試験信号および第2タイミング信号に対する第1タイミング信号の位相を最適化することにより、しきい値電圧がセトリングした後に、第2タイミング信号に応じたストローブタイミングで、被試験信号としきい値電圧の比較結果をラッチすることができる。第1タイミング信号のキャリブレーション動作時に、入力ピンに複数サイクルにわたる所定のキャリブレーション信号が入力されてもよい。タイミング調節部は、複数サイクルにわたる判定信号にもとづいて、被試験信号および第2タイミング信号に対する第1タイミング信号の相対的な位相を調節してもよい。タイミング調節部は、第1タイミング信号の位相をスイープさせながら、1各位相ごとに複数サイクルにわたる判定信号を取得し、2判定信号が一致を示す回数または不一致を示す回数を測定してもよい。そして、3各位相において測定された回数にもとづいて、通常の試験時における第1タイミング信号の位相を決定してもよい。第1タイミング信号のキャリブレーション動作時に、入力ピンには、複数サイクルにわたる所定のキャリブレーション信号が入力されてもよい。タイミング調節部は、複数サイクルにわたる比較信号にもとづいて、被試験信号および第2タイミング信号に対する第1タイミング信号の相対的な位相を調節してもよい。タイミング調節部は、第1タイミング信号の位相をスイープさせながら、各位相ごとに複数サイクルにわたる比較信号を取得し、取得された比較信号にもとづいて、通常の試験時における前記第1タイミング信号の位相を決定してもよい。キャリブレーション信号は、所定の固定電圧であってもよい。パターン発生器は、キャリブレーション動作時において、しきい値電圧が固定電圧を跨いで変化するように定められた制御データを発生してもよい。キャリブレーション信号を固定電圧とすることにより、キャリブレーション信号のセトリング時間の影響を排除して、第1タイミング信号の位相を最適化することができる。ある態様の試験装置は、第2タイミング信号に調節可能な遅延を与えて第1タイミング信号を生成する遅延回路をさらに備えてもよい。タイミング調節部は、遅延回路の遅延量を調節してもよい。ある態様の試験装置は、第1タイミング信号に調節可能な遅延を与えて第2タイミング信号を生成する遅延回路をさらに備えてもよい。タイミング調節部は、遅延回路の遅延量を調節してもよい。ある態様の試験装置は、源タイミング信号を生成するタイミング発生器と、源タイミング信号に調節可能な遅延を与えて第1タイミング信号を生成する第1遅延回路と、源タイミング信号に遅延を与えて第2タイミング信号を生成する第2遅延回路と、をさらに備えてもよい。タイミング調節部は、第1遅延回路の遅延量を調節してもよい。タイミング発生器は、試験装置が比較動作を行うべきサイクルにおいてアサートされるストローブ信号を源タイミング信号として利用してもよい。しきい値電圧発生器、レベルコンパレータ、タイミングコンパレータのセットは、ひとつの入力ピンに対して複数設けられてもよい。共通の入力ピンに割り当てられる複数のしきい値電圧発生器は、異なるしきい値電圧を発生し、共通の入力ピンに割り当てられる複数のレベルコンパレータは、それぞれが対応するしきい値電圧発生器からのしきい値電圧を受け、ウィンドウコンパレータとして動作してもよい。共通の入力ピンに割り当てられる複数のレベルコンパレータ、タイミングコンパレータのセットは、時分割的に動作するインタリーブコンパレータとして動作してもよい。なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。本発明のある態様によれば、高速な被試験信号を試験できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。実施の形態に係る試験装置は、被試験デバイスDUTから出力される多値の被試験信号を受け、DUTの良否を判定する。DUTは、たとえばPAMパルス振幅変調、APSK振幅位相偏移変調、QAM直交振幅変調、QPSK4値位相偏移変調、BPSK2値位相偏移変調、FSK周波数偏移変調された被試験信号を出力する。DUTは、たとえばメモリやMPUをはじめとする多チャンネルのI/Oポートを有するデバイスが想定されるが、特に限定されるものではない。第1の実施の形態図1は、第1の実施の形態に係る試験装置2の構成を示すブロック図である。図1の試験装置2は、DUT1のI/Oポートごとに設けられた複数のI/O端子PIOを備える。試験装置2のI/O端子PIOはそれぞれ、DUT1の対応するI/Oポートと伝送路を介して接続されており、DUT1からの多値の被試験信号S1が入力される。I/OポートPIOの個数は任意であり、メモリやMPUの場合、数十~百個以上設けられるが、図では理解の容易化と説明の簡略化のため、単一のI/O端子PIOとそれに関連するブロックのみを示す。試験装置2は、パターン発生器PGと、タイミング発生器TGと、比較部12、しきい値電圧発生器10、デジタル比較器14を備える。比較部12、しきい値電圧発生器10、デジタル比較器14は、I/O端子PIOごとに設けられる。パターン発生器PGは、I/O端子PIOに順次入力される被試験信号S1の期待値を示す期待値データの列期待値列もしくは期待値パターンと称するEXPを発生する。期待値データEXPは、被試験信号S1に含まれる各被試験信号のシンボル値に応じたデータである。期待値データEXPは、被試験信号S1に期待される振幅電圧レベルを示すデータであってもよい。タイミング発生器TGは、試験シーケンスのタイミングを制御するユニットであり、テストレートと同期したタイミング信号を発生する。パターン発生器PGは、期待値データEXPに応じて、被試験信号S1と比較すべきしきい値電圧Vthを指定する制御データEXP1を生成し、しきい値電圧発生器10に出力する。またパターン発生器PGは、被試験信号S1としきい値電圧Vthの比較結果の期待値を示す期待値データEXP2を生成し、デジタル比較器14に出力する。しきい値電圧発生器10は、制御データEXP1を受け、当該制御データEXP1に応じた電圧レベルを有するしきい値電圧Vthの列しきい値電圧列S2を、被試験信号S1と同期して生成する。具体的にしきい値電圧発生器10は、各しきい値電圧Vthを、第1タイミング信号St1が指定する設定タイミングtVごとに生成する。通常の試験時において、しきい値電圧Vthは、それと対応する被試験信号S1がとるべき期待電圧レベルに応じたレベルに設定される。しきい値電圧発生器10は、数Gbpsで変動する被試験信号S1に追従するために、カレントモードロジックCML形式の電圧ドライバで構成される。図2a、bは、図1のしきい値電圧発生器10の構成例を示す回路図である。図2aのしきい値電圧発生器10aは、終端電圧発生器20、抵抗R1、符号器22、複数の電流源241~243、複数のD/Aコンバータ261~263を備える。電流源24の個数は任意であり、しきい値電圧Vthの分解能に応じて設計される。終端電圧発生器20は、終端電圧VTを生成する。抵抗R1の一端には、終端電圧発生器20が発生する終端電圧VTが印加される。抵抗R1の他端には、複数の電流源241~243が接続される。電流源241~243は、D/Aコンバータ261~263によって設定される定電流I1~I3を生成する。符号器22は、タイミング発生器TGからのタイミング制御信号と同期している。符号器22は、タイミング制御信号が示す電圧設定タイミング以下、単に設定タイミングともいうtVにおいて、パターン発生器PGからの期待値データEXP制御データEXP1に応じて、電流源241~243が生成する電流I1~I3のオン、オフを制御する。電流I1~I3のオン、オフは、各電流I1~I3の経路上に設けられたスイッチ281~283によって制御されてもよい。電流源241~243が電流ゼロの状態を実現できる場合、これらのスイッチは省略できる。電流源241~243が生成する電流I1~I3は等しくてもよい。この場合、符号器22は、期待値データEXPを、サーモメータコードに変換する。電流I1~I3がバイナリで重み付けされている場合、符号器22は期待値データEXPをバイナリコードに変換する。図2aのしきい値電圧発生器10aは、抵抗R1の他端に生ずる電圧を、期待値データEXPに応じたしきい値電圧S2として出力する。図2bのしきい値電圧発生器10bは、図2aの複数の電流源241~243に代えて、可変電流源24bを備える。D/Aコンバータ26は、期待値データEXPに応じて可変電流源24bを制御する。符号器22は、期待値データEXPに応じてスイッチ28を制御する。可変電流源24bが電流ゼロの状態を実現できる場合、このスイッチ28は省略できる。図1に戻る。比較部12は、被試験信号S1の電圧レベルVDUTを、それと対応するしきい値電圧Vthと比較する。比較部12は、レベルコンパレータCpおよびタイミングコンパレータTCを含む。レベルコンパレータCpは、被試験信号S1の電圧レベルVDUTを、それと対応するしきい値電圧Vthと比較し、大小関係を示す比較信号S3を出力する。タイミングコンパレータTCは、レベルコンパレータCpからの比較信号S3を、第2タイミング信号St2が指示するストローブタイミングtSでラッチし、比較信号S4を生成する。デジタル比較器14は、比較部12からの比較信号S4にもとづき、DUT1の良否を判定する。具体的には、デジタル比較器14は、比較信号S4と、期待値データEXP2を比較し、一致PASS不一致FAILを示す判定信号S9を生成する。以上が試験装置2の構成である。続いてその動作を説明する。図3は、図1の試験装置2の電圧マージン試験の動作を示すタイムチャートである。DUT1からの被試験信号S1がハイ/ロー2値1/0のデジタル信号であり、電圧マージン試験では、被試験信号S1の電圧レベルVDUTが、ハイレベル1のとき上側しきい値電圧VOHより高く、ローレベル0のとき下側しきい値電圧VOLより低いことを検査する。時刻t0、t1、...は、被試験信号S1のレベルを判定すべきタイミングストローブタイミングであり、第2タイミング信号St2により規定される。図3のタイムチャートでは、期待値データEXPがストローブタイミングt0~t6それぞれにおいて[1、1、0、1、0、0、1]である場合を示す。ストローブタイミングは上述のタイミング発生器TGによって制御される。しきい値電圧発生器10は、期待値データEXPの列=[1、1、0、1、0、0、1]を制御データEXP1として受け、それに応じたしきい値電圧Vthの列S2={Vth0、Vth1、Vth2、Vth3、Vth4、Vth5、Vth6}を生成する。i番目のストローブタイミングにおけるしきい値電圧Vthiは、期待値データEXPの列に含まれるi番目の期待値データEXP[i]に対応した電圧レベルをとる。具体的にはしきい値電圧発生器10は、EXP[i]=1のときハイレベルのしきい値電圧VOHを、EXP[i]=0のときローレベルのしきい値電圧VOLを生成する。レベルコンパレータCpから出力される比較信号S3は、ストローブタイミングt0、t1、...にてラッチされ、比較信号S4が生成される。デジタル比較器14は、比較信号S4と期待値データEXPを比較することにより、DUT1の良否PassFailを判定する。以上が図1の試験装置2の動作である。この試験装置2によれば、期待値に応じて、タイミング発生器TGからの制御信号と同期して複数のしきい値電圧VOH、VOLを高速に切りかえることで、2値のデジタル信号を出力するDUT1の電圧マージン試験をリアルタイムで行うことができる。第2の実施の形態図4は、第2の実施の形態に係る試験装置2aの構成を示すブロック図である。以下の実施の形態では、第1の実施の形態と共通する構成に関する説明は適宜省略し、相違点を中心に説明する。図4の試験装置2aでは、ひとつのI/OピンPIOに対して、しきい値電圧発生器10および比較部12が複数設けられている。図4では各I/OピンPIOごとに、2つのしきい値電圧発生器10H、10L、比較部12H、12Lが設けられる。複数のしきい値電圧発生器10H、10Lは、異なるしきい値電圧列S2H、S2Lを発生する。具体的には、しきい値電圧列S2H、S2Lは、被試験信号S1が各ストローブタイミングにおいてとるべき期待電圧レベルVEXPを挟むように生成される。i番目のストローブタイミングtiにおける期待電圧レベルVEXPiに対して、しきい値電圧列S2Hのi番目のストローブタイミングにおける電圧レベルVthHiは、VthHi=VEXPiΔVHである。またしきい値電圧列S2Lのi番目のストローブタイミングにおける電圧レベルVthLiは、VthLi=VEXPi-ΔVLである。ΔVH、ΔVLは所定の電圧マージンである。しきい値電圧発生器10H、10Lは、期待電圧レベルVEXPが取り得るレベル数以上のしきい値電圧のペアを生成できるよう構成される。比較部12Hおよび12LそれぞれのレベルコンパレータCpは、被試験信号S1をしきい値電圧列S2H、S2Lと比較する。つまり比較部12Hおよび12Lは、ウィンドウコンパレータとして動作する。図5a、bは、図4の試験装置2aの動作を示すタイムチャートである。図5aでは、DUT1からの被試験信号S1が4値の電圧レベルを取り得る場合を示している。しきい値電圧発生器10Hは期待値パターンEXPを受け、各ストローブタイミングt0、t1、...において、被試験信号S1の期待電圧レベルVEXP0、VEXP1、...より高いしきい値電圧列S2H=VOH0、VOH1...を発生する。しきい値電圧発生器10Lは、期待値パターンEXPを受け、被試験信号S1の期待電圧レベルVEXP0、VEXP1より低いしきい値電圧列S2L={VOL0、VOL1...}を発生する。比較部12HのレベルコンパレータCpから出力される比較信号S3Hは、ストローブタイミングt0、t1、...にてラッチされ、比較信号S4Hが生成される。同様に比較部12LのレベルコンパレータCpから出力される比較信号S3Lは、ストローブタイミングt0、t1、...にてラッチされ、比較信号S4Lが生成される。デジタル比較器14は、比較信号S4H、S4Lを、期待値パターンEXPと比較することにより、多値インタフェースを有するDUT1を試験することができる。図5bは、被試験信号S1がアナログ信号の場合を示している。被試験信号S1の期待波形に応じて、各ストローブタイミングごとに、しきい値電圧VOH、VOLを発生することにより、アナログ信号のパス、フェイルの判定も可能である。アナログ信号を試験する場合、しきい値電圧発生器10H、10Lの分解能は、試験精度電圧分解能を満たすように設計される。なお、しきい値電圧発生器10H、10Lは、独立にしきい値電圧VOH、VOLを生成してもよい。あるいは一方がしきい値電圧を独立に設定すると、他方はもう一方にオフセットを与えるなどして自動的に設定されるようにしてもよい。第3の実施の形態図6は、第3の実施の形態に係る試験装置2bの構成を示すブロック図である。図6の試験装置2bは、図4の試験装置2aと同様に、ひとつのI/OピンPIOに対して、しきい値電圧発生器10および比較部12が複数設けられている。共通の入力ピンPIOに割り当てられる複数の比較部120、121は、時分割的に動作するインタリーブコンパレータとして動作する。具体的には、比較部120は奇数番目のストローブタイミングt1、t3、...における被試験信号S1の電圧レベルVDUTをしきい値電圧発生器100からのしきい値電圧Vth0と比較し、比較部121は偶数番目のストローブタイミングt0、t2、...における被試験信号S1の電圧レベルVDUTをしきい値電圧発生器101からのしきい値電圧Vth1と比較する。なおここでの奇数、偶数は便宜的なものに過ぎず、両者を読み替えてもよい。タイミング発生器TGは、偶数番目のストローブタイミングt0、t2、...を示す制御信号φ0を発生し、比較部121のタイミングコンパレータTC1およびしきい値電圧発生器100へと出力する。またタイミング発生器TGは、奇数番目のストローブタイミングt1、t3、...を示す制御信号φ1を発生し、比較部120のタイミングコンパレータTC0およびしきい値電圧発生器101へと出力する。インタリーブ動作する場合、2つのしきい値電圧Vth0、Vth1の周期は、被試験信号S1の周期の2倍であるから、制御信号φ0、φ1の周期も、被試験信号S1の周期の2倍である。しきい値電圧発生器100に対する制御信号φ0と比較部120に対する制御信号φ1は半周期被試験信号S1の1周期ずれている。このことは、比較処理に先だってしきい値電圧Vth0が設定されることを表している。しきい値電圧発生器101、比較部121についても同様である。またパターン発生器PGは、期待値パターンEXPのうち、奇数番目のストローブタイミングt1、t3、...における期待値に応じた制御データP0をしきい値電圧発生器100へと出力し、偶数番目のストローブタイミングt0、t2、...における期待値に応じた制御データP1をしきい値電圧発生器101へと出力する。マルチプレクサ16は、比較部120および比較部121から交互に出力される比較信号S40、S41を多重化し、デジタル比較器14へと出力する。マルチプレクサ16から出力される比較信号S4は、図1の比較部12からの比較信号S4と等価である。以上が図6の試験装置2bの構成である。続いてその動作を説明する。図7は、図6の試験装置2bの動作を示すタイムチャートである。図7では、図2と同様に、2値のデジタル信号を試験する場合を示している。図中、白丸は、しきい値電圧発生器101によるストローブタイミングを、黒丸はしきい値電圧発生器100によるストローブタイミングを示す。しきい値電圧発生器100および比較部120の動作に着目する。ストローブタイミングt0において制御信号φ0がアサートされると、しきい値電圧発生器100が、次のストローブタイミングt1における期待値P0に応じたしきい値電圧Vth0を生成する。そして次のストローブタイミングt1において制御信号φ1がアサートされると、比較部120のタイミングコンパレータTC0がレベルコンパレータCp0からの比較信号S30をラッチする。しきい値電圧発生器101および比較部121は、しきい値電圧発生器100および比較部120の裏で同様の処理を行う。具体的には、ストローブタイミングt1に制御信号φ1がアサートされると、しきい値電圧発生器101が、次のストローブタイミングt2における期待値P1に応じたしきい値電圧Vth1を生成する。そして次のストローブタイミングt2において制御信号φ0がアサートされると、比較部121のタイミングコンパレータTC1がレベルコンパレータCp1からの比較信号S31をラッチする。以上が試験装置2bの動作である。図6の試験装置2bによれば、複数の比較部12を交互に利用するため、より高速な信号を試験することができる。また各比較部12に着目した場合に、しきい値電圧の設定タイミングと、ストローブタイミングが、ストローブ信号の1相分、シフトしているため、しきい値電圧発生器10が発生するしきい値電圧が安定した後に、比較処理を行うことができ、試験精度を高めることができる。なお、非常に短時間で安定する場合には、しきい値電圧Vthの設定タイミングとストローブタイミングを実質的に同じタイミングとしてもよい。図6では、2相の比較部120、121および2つのしきい値電圧発生器100、101をインタリーブする例を示したが、本発明は限定されず、3相以上の比較部12、しきい値電圧発生器10をインタリーブしてもよい。図6のインタリーブ技術は、図4の試験装置2aにも適用可能である。この場合、図4の比較部12H、12Lおよびそれらに付随するしきい値電圧発生器10H、10Lそれぞれを、インタリーブの相数に応じた個数設ければよい。第4の実施の形態図8は、第4の実施の形態に係る試験装置2cの構成を示すブロック図である。図8の試験装置2cは、図1の試験装置2に加えて、ドライバDrおよびフォーマットコントローラ波形整形器FCを備える。この試験装置2cは、DUT1との間で入力端子と出力端子が共有されI/Oコモン、単一の伝送線路を介して双方向伝送を行う。パターン発生器PGは、DUT1に供給すべきテスト信号のパターンを示すテストパターンを発生する。このテストパターンは、上述の期待値パターンEXPと対応付けられる。フォーマットコントローラFCは、テストパターンおよびタイミング制御信号を受け、DUT1に供給すべきテスト信号列を生成する。ドライバDrは、テスト信号列S5をI/O端子PIOを介してDUT1へと出力する。図8の構成によれば、双方向インタフェースを備えるDUT1を試験できる。以上、本発明について、いくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。図9a~cは、第1~第3の変形例に係る試験装置の構成を示すブロック図である。これらの変形例は、上述のいずれの実施の形態とも組み合わせることが可能であり、それらも本発明の範囲に含まれる。図9aの試験装置2dは、図8の試験装置2cの変形であり、しきい値電圧発生器10dがドライバDrと共有されている。双方向通信において、送信と受信が時分割的に行われる場合がある。この場合、ドライバDrの出力を、DUT1に接続するか、レベルコンパレータCpに接続するかを切りかえ可能なスイッチ34を追加すればよい。CML形式のドライバDrをしきい値電圧発生器10dとして利用することにより、回路面積を削減でき、ハードウェアコストを低減できる。図9bの試験装置2eは、シュムーコントロール部30をさらに備える。試験装置は、RTTCリアルタイムタイミングコントロールによってオンザフライでタイミングデータレートを変更することができる。このタイミング変更と、上述したリアルタイムのしきい値電圧の変更を組み合わせることにより、シュムーShmooプロットを生成できる。具体的には、しきい値電圧発生器10はパターン発生器PGからの期待値パターンEXPと、シュムーコントロール部30からの制御信号S6を受ける。そしてしきい値電圧発生器10は、リアルタイムでしきい値電圧列S2の電圧レベルを、制御信号S6に応じて順に変化させていく。従来のシュムープロット試験は、レベルコンパレータCpに対する比較電圧しきい値電圧をスイープさせ、各比較電圧ごとに、被試験信号S1を試験し、リセットしては同じ動作を繰り返す必要があった。これに対して図9bの試験装置2eでは、シュムープロット試験をリアルタイムに実現でき、シュムープロット試験の実行時間を大幅に短縮できる。図9cの試験装置2fは、適応制御部32を備える。適応制御部32は、I/O端子PIOに入力される被試験信号S1の電圧レベルVDUTをモニタし、その結果をしきい値電圧発生器10の終端電圧発生器20やD/Aコンバータ26へとフィードバックする。つまり適応制御部32は、被試験信号S1に応じて、しきい値電圧のレベルを適応制御する。これにより、出力信号の振幅変動やオフセット変動を許容するデバイスの試験も、適応的に行うことができる。図10は、図4の試験装置の変形例を示すブロック図である。図11は、図10の試験装置2gの動作を示すタイムチャートである。図10の試験装置2gにおいて、レベルコンパレータCpは、第1コンパレータCpH、第2コンパレータCpL、差分検出器40、比較電圧発生器42を含む。しきい値電圧発生器10gは、被試験信号S1が各ストローブタイミングにおいてとるべき期待電圧レベルVEXPに相当するしきい値電圧列S2を生成する。差分検出器40は、各ストローブタイミングにおいて、被試験信号S1の電圧レベルVDUTと期待電圧レベルVEXPの差分を示す差分信号S7を生成する。比較電圧発生器42は、差分信号S7に許容される上限を規定する第1しきい値電圧VOHと、下限を規定する第2しきい値電圧VOLを生成する。レベルコンパレータCpH、CpLは、差分信号S7の電圧レベルを、第1しきい値電圧VOH、VOLと比較する。タイミングコンパレータTCH、TCLはそれぞれ、レベルコンパレータCpH、CpLの出力信号S3H、S3Lをストローブタイミングでラッチする。図10の試験装置2gによれば、VDUT-VEXPを示す差分信号S7が、2つのしきい値電圧VOHとVOLと比較され、VOL<VDUT-VEXP<VOHのとき、すなわちVOLVEXP<VDUT<VOHVEXPのときパス判定とされ、それ以外のときフェイル判定とされる。つまり2つのレベルコンパレータCpH、CPLがウィンドウコンパレータとして機能するため、図4の試験装置2aと同様に、DUT1の良否を判定できる。最後にしきい値電圧発生器10の変形例を説明する。図12a~cは、変形例に係るしきい値電圧発生器の構成を示す回路図である。図12aのしきい値電圧発生器10cは、図2aのしきい値電圧発生器10aを差動形式としたものである。図2aのスイッチ28はそれぞれ、図12aにおいて差動トランジスタペアM1、M2に置き換えられている。各スイッチ28に対応する電流源24は、差動トランジスタペアM1、M2のテイル電流源として接続される。また抵抗R1は2つ設けられ、差動トランジスタペアM1、M2に負荷として接続される。符号器22cは、複数のスイッチ281~284それぞれの差動トランジスタペアM1、M2を制御する。図12aのしきい値電圧発生器10cによれば、差動構成としたことにより、高速な被試験信号S1に追従可能なしきい値電圧列S2を生成できる。図12bのしきい値電圧発生器10dは、図12aの変形である。スイッチ281を構成する差動トランジスタM1、M2はそれぞれ、基準電圧Vref1、Vref2でバイアスされており、バイアス状態に応じた電流が流れている。つまり基準電圧Vref1、Vref2によって、しきい値電圧列S2の基準レベルが定まる。その他のスイッチ282~285では、2つのトランジスタM1、M2それぞれにテイル電流源24H、24Lが個別に接続されている。符号器22dは、スイッチ282~285のトランジスタM1、M2のオン、オフを制御する。図12cのしきい値電圧発生器10eは、図12bのしきい値電圧発生器10cから、スイッチ281、電流源241を省略した構成である。図12b、cの構成によれば、トランジスタや電流源のミスマッチに強くなる。続いて、しきい値電圧発生器10および比較部12のタイミング設定について説明する。図13a、bは、しきい値電圧Vthと被試験信号VDUTS1の関係を示す図である。現実のしきい値電圧発生器10では、期待値データ制御データEXP1がセットされてから設定タイミングtV、しきい値電圧Vthが安定するまでには、ある程度の遅延セトリング時間が生ずる。もし、しきい値電圧Vthが制御データEXP1に応じた電圧レベルに安定化する前に、ストローブタイミングtSが発生すると、正しい判定が妨げられる。この期間をデッドバンドTdと称する。図13aは、設定タイミングtVとストローブタイミングtSが非同期で設定される様子を示す。この場合、設定タイミングtVとストローブタイミングtSの時間差によっては、ストローブタイミングtSがデッドバンドTdで発生する可能性がある。この問題は、設定タイミングtVとストローブタイミングtSを同期して設定することで解決することができる。図13bは、設定タイミングtVとストローブタイミングtSが同期して、言い換えれば、2つのタイミングが一定の時間差で発生する様子を示す。この場合、ストローブタイミングtSが被試験信号S1の電圧レベルVDUTのどの箇所に位置していたとしても、ストローブタイミングtSにおいて、しきい値電圧Vthはセトリングしていることが保証される。続いて、設定タイミングtVとストローブタイミングtSを同期生成するための構成を説明する。図14a~cはそれぞれ、タイミング信号を生成する回路およびそれと対応する波形図を示す。図14aでは、タイミング発生器TG不図示により生成されたストローブタイミングtSを遅延回路d1によって遅延させることにより、設定タイミングtVが生成される。図14bでは、タイミング発生器TG不図示により生成された設定タイミングtVを遅延回路d2によって遅延させることにより、ストローブタイミングtSが生成される。図14cでは、タイミング発生器TG不図示により生成された共通の源タイミング信号S8を、遅延回路d3、d4によって遅延させることにより、ストローブタイミングtSおよび設定タイミングtVを生成する。源タイミング信号は、タイミング発生器TGが発生するストローブ信号であってもよい。図14aの構成では、あるサイクルのストローブタイミングtSを利用して次のサイクルのしきい値電圧Vthを設定するため、被試験信号S1の先頭のデータを試験できないという制約が生ずる。一方で、図14aの構成は、しきい値電圧発生器10が発生するしきい値電圧Vthの波形を評価できるという利点を有する。図14aの構成では、遅延時間d1が一定の条件の下、被試験信号S1の周期テストレートを変化させると、設定タイミングtVからストローブタイミングtSの時間間隔tXを変化させることができる。図15a~cは、図14aの構成においてテストレートを変化させる様子を示す図である。しきい値電圧Vthの波形評価は以下のように行うことができる。まず、テストレートTRATEをある値に固定する。その状態で、レベルコンパレータCpの入力に、被試験信号S1に代えて、基準電圧Vrefを入力し、基準電圧Vrefのレベルを順次変化させていく。そうすると、ある基準電圧Vrefを境として、比較信号S4の値が反転する。そのときの基準電圧Vrefが、ある時間間隔txにおけるしきい値電圧Vthの電圧レベルを示す。これを、テストレートTRATEを変化させながら、つまり時間間隔txを変化させながら行うことにより、しきい値電圧Vthの波形を取得することができ、セトリング時間をはじめとするしきい値電圧発生器10の特性を評価することができる。第1タイミング信号St1が指定する設定タイミングtVと、第2タイミング信号St2が指定するストローブタイミングtSは、被試験信号S1に対して正確に位相合わせされている必要がある。しかしながら、たとえば図14a~cに示す構成により、第1タイミング信号St1を生成した場合、遅延回路の遅延量のプロセスばらつき、あるいは温度変動、電源電圧にともなう遅延量の変動によって、設定タイミングtVやストローブタイミングtSが好ましい位置から逸脱するおそれがある。設定タイミングtVの位相が変化すると、ストローブタイミングtSにおいて、しきい値電圧VTHがセトリングしていない状況が発生する。以下の変形例では、設定タイミングtVを最適化するための技術を説明する。図16は、しきい値電圧Vthの設定タイミングtVを最適化可能な試験装置2hの構成を示すブロック図である。試験装置2hは、図1の試験装置2に加えて、タイミング調節部50および可変遅延回路52を備える。タイミング調節部50は、第2タイミング信号St2に対する第1タイミング信号St1の位相を調節する。可変遅延回路52は、タイミング発生器TGが生成するタイミング信号St1に、調節可能な遅延τdを与え、第1タイミング信号St1dを生成する。可変遅延回路52は、タイミング発生器TGの一部として構成されてもよい。標準的なタイミング発生器TGの内部には可変遅延回路が実装されているため、これを可変遅延回路52として流用してもよい。タイミング調節部50によるキャリブレーションは、図14a~cのいずれの構成にも適用可能である。図14aの構成では、遅延回路d1を可変遅延回路52とし、第2タイミング信号St2に対して、遅延量τdを与えることにより、第1タイミング信号St1を生成してもよい。図14bの構成では、第1タイミング信号St1を遅延させることにより、第2タイミング信号St2が生成される。この場合、タイミング発生器TGの内部の遅延回路を可変遅延回路52として利用すればよい。また遅延回路d2を可変遅延回路52とし、第1タイミング信号St1に対して第2タイミング信号St2に遅延量τdを与えることにより、第2タイミング信号St2に対する第1タイミング信号St1の位相を相対的に調節してもよい。図14cの構成では、タイミング発生器TGが発生する源タイミング信号を遅延する遅延回路d3を、可変遅延回路52として利用すればよい。遅延量τdを調節するために、以下で説明するキャリブレーション動作が実行される。キャリブレーション時には、I/O端子PIOに対して所定のキャリブレーション信号が入力される。タイミング調節部50は、このときに生成される判定信号S9にもとづいて、第1タイミング信号St1dの位相を調節する。具体的な、第1タイミング信号のキャリブレーション動作の例を説明する。第1タイミング信号St1に対するキャリブレートに先立ち、第2タイミング信号St2のキャリブレートは完了しているものとする。被試験信号S1に対する第2タイミング信号St2のキャリブレートは、公知の技術を用いればよい。図17は、試験装置2hによる第1タイミング信号しきい値電圧の設定タイミングtVのキャリブレーション動作例を示す波形図である。第1タイミング信号St1のキャリブレーション動作時に、キャリブレーション信号S1として所定の固定電圧Vcが入力される。固定電圧Vcは、被試験信号S1の中点電圧であってもよい。パターン発生器PGは、テストサイクルごとに値が変化する制御データS11を発生する。この制御データS11は、通常の試験時における、期待値データEXPに応じた制御データEXP1とは異なることに留意すべきである。制御データS11の、00、01、10、11はそれぞれ、しきい値電圧Vth00、Vth10、Vth10、Vth11に対応する。制御データS11のパターンは特に限定されないが、テストサイクルごとにしきい値電圧Vthが固定電圧Vcを跨いで変化するように定められることが望ましい。制御データS11は、第1タイミング信号St1dが指定する設定タイミングtVにて、しきい値電圧発生器10に設定される。したがって、しきい値電圧列S2Vthは、設定タイミングtVを始点として電圧レベルが変化し始め、セトリング時間経過後に、制御データS11が指定する電圧レベルに安定化する。セトリング時間は、その遷移の前後の電圧レベルの組み合わせごとに異なった値を有する。そこで制御データS11は、しきい値電圧Vthのセトリング時間が長くなるように、あるいはセトリング時間がさまざまな値をとるように、定められることが望ましい。被試験信号S1としきい値電圧列S2の比較結果を示す比較信号S3は、タイミングコンパレータTCによって第2タイミング信号St2により規定されるストローブタイミングtSごとにラッチされ、比較データS4が生成される。パターン発生器PGは、キャリブレーション動作時において、制御データS11に応じたしきい値電圧Vthと、固定電圧Vcの比較結果の期待値を示す期待値データEXP2を生成する。デジタル比較器14は、各サイクルごとに、比較信号S4と期待値データEXP2を比較し、一致1、不一致0を示す判定信号S9を生成する。図18は、しきい値電圧Vthと第1タイミング信号St1の関係を示す波形図である。可変遅延回路52が与える遅延量τdを変化させると、それにともなってしきい値電圧Vthの変化し始める時刻および安定化する時刻が変化する。第iサイクルに着目する。正確な試験を行うためには、第2タイミング信号St2が規定するストローブタイミングtSiよりも、所定のセットアップ時間τSET前に、しきい値電圧Vthがセトリングしている必要がある。また、ストローブタイミングtSiの後、ホールド時間τHLDの間、しきい値電圧Vthが一定である必要がある。セットアップ時間τSETおよびホールド時間τHLDは、タイミングコンパレータTCに使用されるラッチもしくはフリップフロップに固有の値である。図19は、可変遅延回路52の遅延量τdと、判定信号S9が一致を示す回数確率の関係を示す図である。図18では、遅延量がτd2の場合に、第1タイミング信号St1と第2タイミング信号St2が適切な位相関係となり、セットアップ時間τSET、ホールド時間τHDLが満たされる。この場合、ある期間にわたって判定信号S9を測定すると、すべてのサイクルにおいて一致を示すであろう。一方、第1タイミング信号St1と第2タイミング信号St2が、適切なタイミングからずれると、いくつかのサイクルにて判定信号S9が不一致を示す。つまり、第1タイミング信号St1に与える遅延量τdに応じて、判定信号S9が一致を示す回数が変化する。そこでタイミング調節部50は、可変遅延回路52の遅延量τd1、2、3、...と変化させて、第2タイミング信号St2および被試験信号S1に対する第1タイミング信号St1の位相をスイープさせる。そして、各位相において、十分に長いサイクルにわたって判定信号S9を監視し、判定信号S9が一致1を示す回数または不一致を示す回数を測定し、測定された回数にもとづいて、通常の試験時における第1タイミング信号St1dの位相を決定する。好ましくは、判定信号S9が一致を示す確率が最も高くなるときの遅延量τdを、通常の試験時に利用すべき遅延量τdに決定する。キャリブレーションで決定された遅延量τdに、あるマージンを加算、もしくは減算して、通常試験時の遅延量としてもよい。より具体的にはタイミング調節部50は、遅延量τdの初期値として可変遅延回路52に設定可能な最大値τd5とし、遅延量τdを、τd5、4、3...と減少させていく。遅延量τd5、4、3が大きすぎると、タイミングコンパレータTCにおけるセットアップ条件が満足されず、判定信号S9は不一致を示す回数が多くなる。遅延量τdが小さくなるに従い、判定信号S9が一致を示す回数が多くなる。最適な遅延量τd2において、判定信号S9のすべてが一致を示す。タイミング調節部50は、このときの遅延量τd2を可変遅延回路52にメモリし、キャリブレーションを停止する。ホールド時間τHLDを配慮しなくてよい場合、以下のように遅延量τdを決定してもよい。この場合、遅延量τd1、τd2において、タイミングコンパレータTCのセットアップ条件が満たされ、判定信号S9が一致を示す回数が最大となる。遅延量がτd3より大きくなると、判定信号S9が一致を示す回数が減少し始める。そこで、タイミング調節部50は、遅延量τdの初期値として可変遅延回路52に設定可能な最大値τd1とし、遅延量を、τd2、3、4...と増加させていく。遅延量がある値より小さいとき、判定信号S9はすべて一致を示す。遅延量がある値より大きくなると、タイミングコンパレータTCにおけるセットアップ条件が満足されず、判定信号S9が不一致を示すようになる。タイミング調節部50は、判定信号S9の不一致を検出すると、キャリブレーションを停止する。そして、不一致が検出されたときの遅延量の値よりも小さな遅延量を、可変遅延回路52にメモリする。このように、図16の試験装置2hによれば、さまざまな温度や電源電圧の環境下において、第1タイミング信号St1のタイミングを、自動的に最適化できる。試験装置2hの温度や電源電圧は、試験中に時々刻々と変化しうる。したがって、第1タイミング信号St1に与えるべき遅延量τdも、温度や電源電圧などの試験環境に応じて変化しうる。そこで試験装置2hは、試験装置2hの温度および/または電源電圧を監視する監視部54をさらに備えてもよい。監視部54は、温度や電源電圧が第1タイミング信号St1のタイミングを再設定すべき条件を満たすとき、タイミング調節部50に、再度のキャリブレーション動作を指示する。なお、キャリブレーション動作には、比較的長い時間を要するため、DUT1の試験中に頻繁に行うことは好ましくない。そこで、さまざまな温度、電源電圧の条件下で、上述のキャリブレーション動作を予め実行しておき、温度と電源電圧の組み合わせ、つまり試験環境ごとに、最適な遅延量τdを測定しておいてもよい。試験環境と最適な遅延量τdの関係を示すテーブルを保持するメモリを設けてもよい。そして、監視部54により測定された温度、電源電圧に応じて、タイミング調節部50は、メモリに保持されるテーブルから、最適な遅延量τdを決定し、可変遅延回路52に設定してもよい。この場合、試験中にキャリブレーションが頻繁に行われるのを防止できる。なお、上述したキャリブレーション動作は一例であって、当業者であれば、タイミング調節部50によるキャリブレーションには、さまざまな変形例が存在しうることが理解され、こうした変形例も本発明の範囲に含まれる。実施の形態では、タイミング調節部50は、判定信号S9にもとづいて第1タイミング信号St1の位相を調節したが、本発明はこれに限定されない。たとえば判定信号S9に代えて、比較信号S4にもとづいて、第1タイミング信号St1の位相を調節してもよい。実施の形態では、第1タイミング信号St1のキャリブレーション時に、被試験信号S1として固定電圧Vcを入力する場合を説明したが、本発明はこれに限定されない。キャリブレーション時に、被試験信号S1をダイナミックに変化させながら、より厳しい条件下で第1タイミング信号St1のタイミングを調節してもよい。また、タイミング調節部50による第1タイミング信号St1のタイミングの調節は、図4、図6、図8、図9a~c、図10をはじめとするさまざまな試験装置に適用することが可能であり、これらも本発明の範囲に含まれる。実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。