"交流電圧を整流平滑し、所定の直流電圧に変換して出力するスイッチング電源装置であって、前記スイッチング電源装置に備えられるトランスと、前記トランスには少なくとも1次巻線と2次巻線とが備えられ、前記2次巻線の両端にはダイオードと、第1のコンデンサとスイッチ素子の直列回路からなる2次側整流平滑回路と、前記2次側整流平滑回路と並列に接続された第2のコンデンサとを備え、前記2次側整流平滑回路の出力電圧と第1の基準電圧とを比較して、前記所定の直流電圧に制御するための信号を送出するエラーアンプを備え、前記2次巻線には、前記2次巻線に発生するパルス電圧のデューティー検出手段が接続され、前記デューティー検出手段は、前記パルス電圧のオンデューティーが予め定められたデューティー未満になった場合に、前記第1のコンデンサと直列接続された前記スイッチ素子をオフさせる機能を備え、前記スイッチ素子がオフ状態となったことを検出して、前記所定の直流電圧よりも低い待機電圧にする電圧切替手段を備えたことを特徴とするスイッチング電源装置。前記電圧切替手段は、前記スイッチ素子がオフ状態時の出力電圧の最大値と第2の基準電圧とを検出して、前記出力電圧の最大値が第2の基準電圧値を超えた時、前記所定の直流電圧よりも低い待機電圧に切り替えることを特徴とする請求項1記載のスイッチング電源装置。前記電圧切替手段は、前記スイッチ素子がオフ状態時に前記第1のコンデンサと前記スイッチ素子との接続点電位がGND電位から開放されることを検出して、前記所定の直流電圧から前記待機電圧に切り換える手段を備えたことを特徴とするスイッチング電源装置。しかし、特許文献1では出力に電流検出抵抗を配して出力電流を監視するため、常時、電流検出抵抗の損失が生じる。また、無負荷軽負荷~定格電流までを1つの検出抵抗で賄うには、少なくとも軽負荷時の出力電流を正確に検出できるだけの検出電圧が必要であり、電流検出抵抗値を前述の検出値に設定すると、定格電流が流れた時の抵抗損失が出力電流の2乗に比例するので甚大になってしまう問題がある。すなわち、無負荷軽負荷時の消費電力を改善できても、定格負荷時の消費電力を増大してしまうおそれがあった。そこで本発明では従来技術を鑑み、無負荷軽負荷時の検出を、トランスの2次巻線に生じるパルス電圧信号を基に判断し、出力電流を検出せずに無負荷軽負荷時の出力電圧を低電圧に切り換えて消費電力を削減することを提案する。交流電圧を整流平滑し、所定の直流電圧に変換して出力するスイッチング電源装置であって、スイッチング電源装置に備えられるトランスと、トランスには少なくとも1次巻線と2次巻線とが備えられ、2次巻線の両端にはダイオードと、第1のコンデンサとスイッチ素子の直列回路からなる2次側整流平滑回路と、2次側整流平滑回路と並列に接続された第2のコンデンサとを備え、2次側整流平滑回路の出力電圧と第1の基準電圧とを比較して、所定の直流電圧に制御するための信号を送出するエラーアンプを備え、2次巻線には、2次巻線に発生するパルス電圧のデューティー検出手段が接続され、デューティー検出手段は、パルス電圧のオンデューティーが予め定められたデューティー未満になった場合に、第1のコンデンサと直列接続されたスイッチ素子をオフさせる機能を備え、スイッチ素子がオフ状態となったことを検出して、所定の直流電圧よりも低い待機電圧にする電圧切替手段を備えたことを特徴とする。また、電圧切替手段は、スイッチ素子がオフ状態時の出力電圧の最大値と第2の基準電圧とを検出して、出力電圧の最大値が第2の基準電圧値を超えた時、所定の直流電圧よりも低い待機電圧に切り替えることを特徴とする。また、電圧切替手段は、スイッチ素子がオフ状態時に第1のコンデンサとスイッチ素子との接続点電位がGND電位から開放されることを検出して、所定の直流電圧から待機電圧に切り換える手段を備えたことを特徴とする。本発明によれば、無負荷軽負荷状態を電流検出抵抗により検出しないので、定格負荷状態における電流検出抵抗の電力損失と部品を無くし、無負荷~軽負荷における出力電圧の切り替え機能と定格負荷状態での効率向上とを両立し、負荷状態の全域で省エネ効果を得ることができる。次に、本発明による実施形態を、図面を参照して具体的に説明する。図1は、本発明の実施例であるスイッチング電源装置1の回路構成を示した図である。図1は、フライバック方式スイッチング電源回路を示し、交流電源を整流器DB1と平滑コンデンサC1により整流平滑した電圧は、トランスTの1次巻線Pを介して接続されたスイッチング素子Q1のオンオフ動作により、前述のオフ期間にトランスTの2次巻線Sに出力される。2次巻線Sの電圧はダイオードD3及び平滑コンデンサC5により整流平滑された出力電圧が負荷に供給され、出力電圧は抵抗R4,R5により分圧された出力電圧がエラーアンプIC2に入力され、エラーアンプIC2に内蔵される図示しない基準電圧Vrと抵抗R4と抵抗R5により分圧された出力電圧とが比較され、その差分が誤差信号としてフォトカプラPC1-1、PC1-2を介して1次側の制御回路IC1にフィードバック制御される。1次側の制御回路IC1は、フォトカプラPC1-2のフィードバック信号に基づき、スイッチング素子Q1のオンオフのパルス制御を行い、出力電圧が一定になるように制御する。制御回路IC1は、スイッチング素子であるMOSFETQ1に流れるドレイン電流を抵抗R2で検出し、さらに、フォトカプラPC1-2からのフィードバック信号を抵抗R2の電圧信号に重畳し、重畳した信号と図示しない制御回路IC1に内蔵される所定のしきい値電圧と比較して、MOSFETQ1のオンオフ制御をしている。本発明では、2次巻線Sの端子間に無負荷或いは軽負荷時を検出するためのデューティー検出回路2を接続している。デューティー検出回路2は、ダイオードD4、抵抗R7、R8、コンデンサC6、N型MOSFETQ2からなる。デューティー検出回路2は、2次巻線Sの端子間にダイオードD4と抵抗R7、R8とが直列に接続され、抵抗R8にコンデンサC5とN型MOSFETQ2のゲートソース端子とが並列に接続されている。ここで、N型MOSFETQ2のソース端子は、2次巻線SのGND端子側に接続されている。また、2次巻線Sの端子間には、ダイオードD3とコンデンサC6とN型MOSFETQ2のドレインソース端子とが直列接続され、ダイオードD3とコンデンサC6との接続点が出力電圧の正極端子として出力されている。デューティー検出回路2は、トランスTの2次巻線Sのパルス電圧Vsを整流し積分して、N型MOSFETQ2のゲート電圧信号を得ている。ここで、無負荷軽負荷状態ではパルス電圧Vsのオンデューティーが狭まることにより、N型MOSFETQ2のゲート電圧が低下し、N型MOSFETQ2はオフ状態となる。図2は、図1に示した実施例の各部の信号を示すタイミングチャートである。図2に示すように、時刻t1において負荷電流Ioが0Aになると、2次巻線Sのパルス電圧Vsのデューティーが狭まり、N型MOSFETQ2のゲート電圧波形が低下することがわかる。なお、図2ではPWM制御方式のパルス波形を図示したが、PWM制御の間欠発振動作であっても、また、PFM制御方式の周波数を変調しても、デューティー検出回路2の積分定数を最適化することでそれぞれの方式のデューティー変化を検出することは可能である。図1に示すリップル検出電圧切替回路3は、ダイオードD5、ツェナーダイオードZD1、ZD2、NPNトランジスタQ3、PNPトランジスタQ4、コンデンサC7、抵抗R9~13からなる。このリップル検出電圧切替回路3におけるリップル検出は、以下の機能を有する。無負荷軽負荷状態時にN型MOSFETQ2がオフ状態になることでコンデンサC5のGND側の接続が開放されることにより、2次側整流平滑回路の平滑容量はコンデンサC8のみの容量となる。ここで、コンデンサC5の容量と比較してコンデンサC8の容量は、例えば1/10以下などの小さい容量値に設定されている。N型MOSFETQ2がオフ状態になりコンデンサC5の容量が無くなることで、2次巻線Sからの電力は容量の大きいコンデンサC5から容量の小さいコンデンサC8へ充電するため、コンデンサの容量比分だけ充電電圧が上昇し、所定の出力電圧を超える。ここで、出力電圧制御を行う2次側制御回路IC2により、フォトカプラPC1-1を介してスイッチング素子Q1のオンオフを一時的に停止させ、コンデンサC8の放電をさせて、出力電圧を所定の出力電圧に下がるまで低下させようとする。このとき、2次側制御回路IC2及びフォトカプラPC1-1の応答遅れの要因もあって、出力電圧の変化にフィードバック制御が追い付かず間欠発振動作となり、出力電圧にリップル電圧が重畳される。リップル検出電圧切替回路3は、この出力電圧に重畳されたリップル電圧の最大ピーク値を検出することで、軽負荷以下であることを判定して、所定の出力電圧よりも低い待機電圧へ切替させる機能を備える。リップル検出電圧切替回路3は、以下のように構成されている。リップル検出電圧切替回路3は出力電圧端子間に接続され、PNPトランジスタQ4とNPNトランジスタQ3によるラッチ回路から構成されている。詳しくは、PNPトランジスタQ4のエミッタベース間に抵抗R10が接続され、エミッタは出力電圧端子の正極側に接続されている。ベースは抵抗R11を介してNPNトランジスタQ3のコレクタに接続されている。PNPトランジスタQ4のコレクタとNPNトランジスタQ3のベースは抵抗R12を介して接続され、NPNトランジスタQ3のベースエミッタ間にはコンデンサC7が接続され、エミッタは出力端子のGNDへ接続されている。また、NPNトランジスタQ3のベースには出力電圧端子の正極側からツェナーダイオードZD2と抵抗R13の直列回路を介して接続され、ツェナーダイオードZD2以上の出力電圧が印加されるとオン状態になるように接続されている。また、NPNトランジスタQ3のベースにはダイオードD5のアノードが接続され、ダイオードD5のカソードは、N型MOSFETQ2のドレインに接続されている。NPNトランジスタQ3のコレクタにはツェナーダイオードZD1のアノードが接続され、ツェナーダイオードZD1のカソードは抵抗R9を介してフォトカプラPC1-1のカソードに接続されている。図2に示す負荷電流Ioは時刻t1から0Aに減少し、時刻t1~t3にかけて無負荷状態が続く。図3は、本発明の負荷電流対出力電圧特性図である。図3に示すように、負荷電流が0.03A以下の軽負荷になると、デューティー検出回路のN型MOSFETQ2はオフ状態になり、コンデンサC5の接続は解放され、スイッチング電源1は間欠発振動作に移行し、出力電圧はリップル重畳され、出力電圧のピーク値は22Vまで振れ幅を生じる。また、N型MOSFETQ2のオフ状態と同時に、ダイオードD5を介してNPNトランジスタQ3のベースも解放され、リップル重畳された出力電圧のピーク値がツェナーダイオードZD2のツェナー電圧21Vを超えると抵抗R13を介してコンデンサC7に充電が開始される。時刻t2において、コンデンサC7の充電電圧はNPNトランジスタQ3のベースエミッタ間電圧Vbeに達し、NPNトランジスタQ3はオン状態になり、PNPトランジスタQ4とのラッチ動作に移行する。ここで、NPNトランジスタQ3のコレクタ電圧はGND電位になることから、ツェナーダイオードZD1と抵抗R9を介して、フォトカプラPC1-1に電流が流れ、出力電圧はツェナーダイオードZD1とNPNトランジスタQ3のベースエミッタ間電圧Vbeとによる電圧にクランプされることになる。なお、ツェナーダイオードZD1のツェナー電圧は、所定の出力電圧よりも低い待機電圧に相当する電圧値に設定されている。時刻t3にて、負荷電流が増加すると、2次巻線Sのデューティーが増加するのでデューティー検出回路2のN型MOSFETQ2がオン状態に復帰する。このとき、リップル検出電圧切替回路3のNPNトランジスタQ3は、ダイオードD5を介してベース電圧がGNDに落とされ、オフ状態になる。従って、リップル検出電圧切替回路3による待機電圧にクランプする動作は解除され、出力電圧は所定の電圧に復帰する。以上により、負荷電流Ioを電流検出抵抗で検出することなく、デューティー検出回路2により無負荷軽負荷を判定し、コンデンサC5を解放することで、リップル検出電圧切替回路により出力電圧を所定の出力電圧から待機電圧へ切り替え、電流検出抵抗による損失を低減し、負荷電流が流れている場合の効率を向上することができる。以上、本発明を実施形態で具体的に説明したが、本発明は上記実施形態に限定されないことは言うまでもなく、本発明の主旨を逸脱しない範囲で変形して実施できる。"