スイッチング素子であって、上面にトレンチが形成されている半導体基板と、トレンチの内面を覆っている絶縁膜と、トレンチ内に配置されているゲート電極と、を有しており、ゲート電極の半導体基板に対向する側面に、半導体基板の深さ方向に伸びる凹部が形成されており、半導体基板内に、凹部内の絶縁膜に接しており、第1導電型を有する第1領域と、凹部内の絶縁膜に接しており、凹部内の第1領域に対して下側から接しており、第2導電型を有する第2領域と、凹部内の絶縁膜に接しており、凹部内の第2領域に対して下側から接しており、第2領域によって第1領域から分離されており、第1導電型を有する第3領域、が形成されているスイッチング素子。半導体基板を上面側から平面視したときに、凹部の両側のゲート電極の側面のうちの一方である第1部分が直線状に伸びており、他方である第2部分が第1部分の延長線に沿って直線状に伸びている請求項1に記載のスイッチング素子。凹部が形成されている部分のゲート電極の幅が、凹部が形成されていない部分のゲート電極の幅よりも狭い請求項1または2に記載のスイッチング素子。凹部内に形成された第1領域、第2領域、及び、第3領域により構成されているチャネル構造を複数個有しており、少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも半導体基板の中心から遠い位置に存在する少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さい請求項1~3のいずれか一項に記載のスイッチング素子。請求項1~3のいずれか一項に記載の第1のスイッチング素子と、請求項1~3のいずれか一項に記載の第2のスイッチング素子が基板に実装されたアセンブリであり、第1のスイッチング素子に、凹部内に形成された第1領域、第2領域、及び、第3領域により構成されているチャネル構造が複数個形成されており、第1のスイッチング素子の少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも第2のスイッチング素子から遠い位置に存在する少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さく、第2のスイッチング素子に、凹部内に形成された第1領域、第2領域、及び、第3領域により構成されているチャネル構造が複数個形成されており、第2のスイッチング素子の少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも第1のスイッチング素子から遠い位置に存在する少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さい、アセンブリ。絶縁ゲート型のスイッチング素子をオンさせるのに最低限必要なゲート閾値電圧は低いことが好ましい。トレンチ内の絶縁膜を薄くすると、ゲート電圧印加時に半導体層内に高い電界が生じやすくなるので、ゲート閾値電圧が低くなる。しかしながら、トレンチ内の絶縁膜を薄くすると、スイッチング素子の絶縁耐圧が低下するという問題が生じる。したがって、本明細書は、このようなゲート閾値電圧と絶縁耐圧のトレードオフの関係を生じさせないで、ゲート閾値電圧を低下させることができる技術を提供する。本明細書が開示するスイッチング素子は、上面にトレンチが形成されている半導体基板と、トレンチの内面を覆っている絶縁膜と、トレンチ内に配置されているゲート電極とを有している。ゲート電極の半導体基板に対向する側面には、半導体基板の深さ方向に伸びる凹部が形成されている。半導体基板内には、第1領域と、第2領域と、第3領域が形成されている。第1領域は、凹部内の絶縁膜に接しており、第1導電型を有する。第2領域は、凹部内の絶縁膜に接しており、凹部内の第1領域に対して下側から接しており、第2導電型を有する。第3領域は、凹部内の絶縁膜に接しており、凹部内の第2領域に対して下側から接しており、第2領域によって第1領域から分離されており、第1導電型を有する。なお、第1導電型はp型とn型の一方であり、第2導電型は第1導電型と反対の導電型である。すなわち、第1導電型がp型である場合には第2導電型がn型であり、第1導電型がn型である場合には第2導電型がp型である。このスイッチング素子では、第2領域が、凹部内において、絶縁膜に接しているとともに、第1領域及び第3領域と接している。ゲート電圧を印加すると、凹部内の第2領域内にチャネルが形成される。これにより、第1領域と第3領域の間でキャリアが移動可能となる。図6は、本明細書が開示するスイッチング素子の一例であり、ゲート電極24にゲート電圧を印加した場合における、凹部28内の絶縁膜22の近傍の第2領域44とゲート電極24内の電荷の分布を示している。なお、図6では、例として、第2領域44をp型として示している。また、図6では、ゲート電極24内で電子密度が低くなっている状態を、模式的に正電荷として示している。図6に示すように、ゲート電圧を印加すると、絶縁膜22近傍のゲート電極24内に正電荷が集まり、絶縁膜22近傍の第2領域44内に負電荷が集まる。第2領域44内に集まった負電荷によってチャネルが形成される。図示するように、凹部28内の第2領域44には、負電荷が高密度に集まる。すなわち、凹部28内の第2領域44には、負電荷が集まり易く、チャネルが形成され易い。したがって、このスイッチング素子は、ゲート閾値電圧が低い。すなわち、このように凹部内の第2領域にチャネルが形成される構成によれば、絶縁膜を薄くすることなくゲート閾値電圧を低くすることができる。したがって、この構成によれば、ゲート閾値電圧と絶縁耐圧のトレードオフの関係を生じさせないで、ゲート閾値電圧を低下させることができる。なお、図6では、凹部28の断面が円弧形を有しているが、これは単なる例示であり、凹部の断面は楕円弧形でも、矩形であってもよい。また、図6では第2領域44がp型であったが、第2領域44がn型であってもよい。上述したスイッチング素子は、半導体基板を上面側から平面視したときに、凹部の両側のゲート電極の側面のうちの一方である第1部分が直線状に伸びており、他方である第2部分が第1部分の延長線に沿って直線状に伸びていることが好ましい。また、上述したスイッチング素子は、凹部が形成されている部分のゲート電極の幅が、凹部が形成されていない部分のゲート電極の幅よりも狭いことが好ましい。また、上述したスイッチング素子は、凹部内に形成された第1領域、第2領域、及び、第3領域により構成されているチャネル構造を複数個有しており、少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも半導体基板の中心から遠い位置に存在する少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さいことが好ましい。このスイッチング素子では、半導体基板の中心から遠い位置の少なくとも1つの凹部において、ゲート電極の側面の曲率が大きい。凹部のゲート電極の側面の曲率が大きいと、その凹部内の第2領域にチャネルがより形成され易くなる。したがって、このスイッチング素子では、半導体基板の中心に近い位置のチャネル構造よりも、半導体基板の中心から遠い位置のチャネル構造に電流が流れ易い。このように、半導体基板の中心に近い位置における電流を相対的に低くすることで、半導体基板中の温度分布の均一化を図ることができる。これによって、半導体基板の中心近傍において、半導体基板が局所的に劣化することを抑制することができる。また、2つのスイッチング素子を基板に実装したアセンブリにおいては、2つのスイッチング素子が実装されている領域の中心に近い位置で、各スイッチング素子の半導体基板の温度が上昇し易い。したがって、本明細書は、以下のアセンブリを提供する。このアセンブリは、上述したスイッチング素子の構成を有する第1のスイッチング素子と、上述したスイッチング素子の構成を有する第2のスイッチング素子が基板に実装されたアセンブリである。第1のスイッチング素子に、凹部内に形成された第1領域、第2領域、及び、第3領域により構成されているチャネル構造が複数個形成されている。第1のスイッチング素子の少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも第2のスイッチング素子から遠い位置に存在する少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さい。第2のスイッチング素子に、凹部内に形成された第1領域、第2領域、及び、第3領域により構成されているチャネル構造が複数個形成されている。第2のスイッチング素子の少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも第1のスイッチング素子から遠い位置に存在する少なくとも1つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さい。このような構成によれば、第1のスイッチング素子と第2のスイッチング素子が実装されている領域の中心に近いチャネル構造に電流が流れ難くなるため、その領域中の温度の均一化を図ることができる。これによって、その領域の中心に近い位置で、各半導体基板が局所的に劣化することを抑制することができる。図1~3に示すように、実施例の半導体装置10は、半導体基板12と、半導体基板12の上面及び下面等に形成された電極、絶縁膜等によって構成されている。半導体基板12の上面には、複数のトレンチ20が形成されている。トレンチ20の内面は、ゲート絶縁膜22によって覆われている。トレンチ20の内部には、ゲート電極24が配置されている。ゲート電極24は、ゲート絶縁膜22によって半導体基板12から絶縁されている。ゲート電極24の上面は、層間絶縁膜30に覆われている。半導体基板12の上面には、エミッタ電極32が形成されている。エミッタ電極32は、層間絶縁膜30によってゲート電極24から絶縁されている。半導体基板12の下面には、コレクタ電極34が形成されている。図1に示すように半導体基板12の上面を平面視した場合に、各トレンチ20は一方向に長く伸びている。以下では、図1において、各トレンチ20が長く伸びている方向をY方向といい、Y方向に直交する方向をX方向という。各トレンチ20は部分的に幅X方向の幅が狭くなっている部分を有しており、これによって、ゲート電極24の側面に凹部28が形成されている。図4に示すように、凹部28は、半導体基板12の深さ方向に沿って、ゲート電極24の上端から下端まで伸びている。凹部28以外のゲート電極24の側面は、平面状に形成されている。すなわち、図1に示すように半導体基板12を上面側から平面視したときに、凹部28の両側のゲート電極24の側面のうちの一方である第1部分29aが直線状に伸びており、他方である第2部分29bが第1部分29aの延長線に沿って直線状に伸びている。凹部28内のゲート電極24の側面は、半導体基板12の上面に平行な平面で切断した場合に、円弧若しくは楕円弧の断面形状を有している。ゲート電極24には、その両側の側面に一対の凹部28が形成されている。一対の凹部28は、Y方向に沿って一定間隔で形成されている。凹部28が形成されている部分のゲート電極24の幅X方向の幅は、凹部28が形成されていない部分のゲート電極24の幅よりも狭い。ゲート絶縁膜22は、厚みが薄く、凹部28に沿って形成されている。したがって、ゲート絶縁膜22の側面22a半導体層との境界面も、凹部28に沿って伸びている。図2~4に示すように、半導体基板12内には、エミッタ領域40、ボディコンタクト領域42、ボディ領域44、ドリフト領域46、コレクタ領域48が形成されている。エミッタ領域40は、n型の領域である。エミッタ領域40は、半導体基板12の上面に露出する深さ範囲に形成されている。エミッタ領域40は、エミッタ電極32に対してオーミック接続されている。エミッタ領域40は、ゲート絶縁膜22と接している。エミッタ領域40の一部は、凹部28内に形成されており、凹部28内のゲート絶縁膜22と接している。ボディコンタクト領域42は、p型の領域である。ボディコンタクト領域42は、半導体基板12の上面に露出する深さ範囲に形成されており、エミッタ領域40に隣接している。ボディコンタクト領域42は、エミッタ電極32に対してオーミック接続されている。ボディコンタクト領域42は、凹部28の外側のゲート絶縁膜22と接している。ボディ領域44は、ボディコンタクト領域42よりもp型不純物濃度が低いp型の領域である。ボディ領域44は、エミッタ領域40及びボディコンタクト領域42の下側に形成されており、これらの領域に対して下側から接している。ボディ領域44は、ゲート絶縁膜22と接している。ボディ領域44の一部は凹部28内に形成されている。凹部28内のボディ領域44は、凹部28内のゲート絶縁膜22と接している。また、凹部28内のボディ領域44は、凹部28内のエミッタ領域40に対して下側から接している。ドリフト領域46は、エミッタ領域40よりもn型不純物濃度が低いn型の領域である。ドリフト領域46は、ボディ領域44の下側に形成されており、ボディ領域44に対して下側から接している。ドリフト領域46は、ボディ領域44によってエミッタ領域40から分離されている。ドリフト領域46は、トレンチ20の下端近傍のゲート絶縁膜22と接している。ドリフト領域46の一部は凹部28内に形成されている。凹部28内のドリフト領域46は、凹部28内のゲート絶縁膜22と接している。また、凹部28のドリフト領域46は、凹部28内のボディ領域44に対して下側から接している。コレクタ領域48は、p型の領域である。コレクタ領域48は、ドリフト領域46の下側に形成されており、ドリフト領域46に対して下側から接している。コレクタ領域48は、ドリフト領域46によってボディ領域44から分離されている。コレクタ領域48は、半導体基板12の下面に露出している。コレクタ領域48は、コレクタ電極34に対してオーミック接続されている。エミッタ電極32、エミッタ領域40、ボディコンタクト領域42、ボディ領域44、ドリフト領域46、コレクタ領域48、ゲート電極24、及び、ゲート絶縁膜22によって、IGBTが形成されている。上述したIGBTは、図5に示す半導体基板12の中央部12aと外周部12bの略全域に形成されている。但し、半導体基板12の上面と平行な平面で切断したときの凹部28内のゲート電極24の側面の断面形状以下、単に凹部28の断面形状というは、中央部12aと外周部12bとで異なる。図6は中央部12aに形成されている凹部28の断面形状を示しており、図7は外周部12bに形成されている凹部28の断面形状を示している。図6、7に示すように、中央部12aの凹部28の断面形状の曲率すなわち、半導体基板12の上面と平行な平面で切断したときの凹部28内のゲート電極24の側面の断面形状の曲率は、外周部12bの凹部28の断面形状の曲率よりも小さいすなわち、カーブが緩やかである。次に、IGBTの動作について説明する。ゲート電極24にプラスの電圧を印加すると、ゲート絶縁膜22に接している範囲のボディ領域44に電子が集まる。これによって、ボディ領域44内に、ゲート絶縁膜22に沿ってチャネルが形成される。この状態で、エミッタ電極32とコレクタ電極34の間にコレクタ電極34がプラスとなる電圧が印加されると、IGBTがオンする。すなわち、電子が、エミッタ電極32から、エミッタ領域40、チャネル、ドリフト領域46、コレクタ領域48を通って、コレクタ電極34へ流れる。同時に、ホールが、コレクタ電極34から、コレクタ領域48を通って、ドリフト領域46へ流入する。これによって、ドリフト領域46の電気抵抗が低下し、電子がIGBT内を低損失で流れる。また、ドリフト領域46内に流入したホールは、ボディ領域44、ボディコンタクト領域42を通って、エミッタ電極32へ流れる。次に、IGBTのゲート閾値電圧について説明する。上述したように、半導体装置10では、凹部28内の絶縁膜22にボディ領域44が接している。したがって、凹部28内のボディ領域44にチャネルが形成される。図6は、所定のゲート電圧を印加したときの凹部28近傍における電荷の分布を模式的に示している。なお、図6では、説明のために、ゲート電極24内の電子が少なくなっている状態を、ゲート電極24内に正電荷が蓄積されているものとして表している。図6に示すように、ゲート電圧を印加すると、ゲート絶縁膜22に接する範囲のゲート電極24に正電荷が集まり、ゲート絶縁膜22に接する範囲のボディ領域44に負電荷が集まる。これらの負電荷によって、ボディ領域44内にチャネルが形成される。図示するように、凹部28内では、凹部28の外側よりも負電荷の密度が高くなる。これは、ゲート電極24内において凹部28内の絶縁膜22に沿って正電荷が集まる領域50よりも、ボディ領域44内において凹部28内の絶縁膜22に沿って負電荷が集まる領域52の方が狭いためである。このように、凹部28内に負電荷が集まり易いので、凹部28内にチャネルが形成されやすい。すなわち、このIGBTは、ゲート閾値電圧が低い。また、図7に示すように、より曲率が大きい凹部28には、より負電荷が集まり易い。したがって、図7に示す曲率が大きい凹部28が形成されているIGBTは、図6に示す凹部28を有するIGBTよりもさらにゲート閾値電圧が低い。図8のゲート閾値電圧Vgth0、Vgth1、Vgth2は、各IGBTに微小電流I0が流れ始めるときのゲート電圧を示している。図8に示すように、凹部28が形成されていないIGBTのゲート閾値電圧Vgth0よりも、凹部28が形成されているIGBTのゲート閾値電圧Vgth1、Vgth2の方が低い。また、凹部28の曲率が小さいIGBTのゲート閾値電圧Vgth1よりも、凹部28の曲率が大きいIGBTのゲート閾値電圧Vgth2の方が低い。上述したように、半導体基板12の中央部12aでは、半導体基板12の外周部12bよりも凹部28の曲率が小さい。このため、中央部12aに形成されているIGBTは、外周部12bに形成されているIGBTよりもゲート閾値電圧が高い。このため、全てのゲート電極24に同一のゲート電圧ゲート閾値電圧よりも高い電圧を印加すると、中央部12aよりも外周部12bで電流密度が高くなる。例えば、図8の電圧Vg0を全てのゲート電極24に印加すると、中央部12a内のIGBTすなわち、凹部28の断面形状の曲率が小さいIGBTには電流I1が流れるのに対し、外周部12bのIGBTすなわち、凹部28の断面形状の曲率が大きいIGBTには電流I1よりも大きい電流I2が流れる。その結果、中央部12aよりも外周部12bで電流密度が高くなる。これにより、半導体装置10の寿命の向上が図られている。すなわち、一般に、半導体装置の寿命は、半導体基板中の最高温度によって決まる。これは、最高温度が加わる箇所は、熱膨張及び熱収縮によって最も大きいストレスを受け、最も破損し易いためである。半導体基板全体に均一に電流を流すと、半導体基板の中央部が最も高温となる。一方、上記のように、中央部12aよりも外周部12bで電流密度を高くすると、半導体基板12内の温度分布が均一化され、半導体基板12内の最高温度が低くなる。したがって、半導体装置10は寿命が長い。以上に説明したように、半導体装置10は、ゲート電極24に凹部28が形成されているため、従来のIGBTに比べてゲート閾値電圧が低い。すなわち、この構成によれば、絶縁膜を薄くすることなく、ゲート閾値電圧を従来よりも低下させることができる。また、凹部28の曲率の差によって半導体基板12内の温度分布の均一化が図られているため、半導体装置10の寿命は長い。実施例2として、2つの半導体装置を有するアセンブリについて説明する。図9に示すアセンブリ100は、基板110に2つの半導体装置120、130を実装したものである。半導体装置120、130の半導体基板には、IGBTが形成されている。各IGBTは、図1~4で説明したものと同様の構造を有している。但し、半導体装置120の領域120a半導体装置130に近い領域内の凹部は、図6に示すような曲率の小さい凹部であり、領域120b半導体装置130から遠い領域内の凹部は、図7に示すような曲率の大きい凹部である。また、半導体装置130の領域130a半導体装置120に近い領域内の凹部は、図6に示すような曲率の小さい凹部であり、領域130b半導体装置120から遠い領域内の凹部は、図7に示すような曲率の大きい凹部である。したがって、領域120a、130a内のIGBTは、領域120b、130b内のIGBTよりもゲート閾値電圧が高い。このため、一定のゲート電圧により半導体装置120、130のIGBTをオンさせると、領域120a、130aよりも領域120b、130bで電流密度が高くなる。隣接する半導体装置に近い領域120a、130aでは、その領域内で生じた熱が逃げ難い。したがって、このように領域120a、130aの電流密度を低くすることで、半導体装置120内及び半導体装置130内の温度分布を均一化することができる。これによって、半導体装置120、130の寿命を伸ばすことができる。また、このような構成によれば、領域120a、130aの温度上昇が抑制されるので、半導体装置120、130をより接近させて実装することができる。これによって、アセンブリ100の小型化を図ることができる。以上、実施例1、2について説明した。なお、上述した実施例1、2では、IGBTが形成されている半導体装置について説明したが、本明細書に開示の技術をFET等のスイッチング素子絶縁ゲート電極を有するスイッチング素子に適用してもよい。また、FETに適用する場合には、FETはpチャネル型でもnチャネル型でもよい。また、上述した実施例1、2では、ゲート電極の凹部によってゲート閾値電圧を従来よりも低下させた例について説明した。しかしながら、ゲート電極の凹部によって得られる利点によって、他の特性を改善してもよい。例えば、凹部を設けるとともにゲート絶縁膜の厚みを厚くすると、凹部によるゲート閾値電圧の低下効果が、絶縁膜を厚くすることによるゲート閾値電圧の上昇効果によって打ち消される。一方、ゲート絶縁膜を厚くすることで、IGBTのスイッチング損失と絶縁耐圧が改善される。つまり、この構成によれば、ゲート閾値電圧が従来と同等であり、スイッチング損失と絶縁耐圧が従来よりも優れるIGBTが得られる。また、例えば、凹部を設けるとともにボディ領域の不純物濃度を高くすると、凹部によるゲート閾値電圧の低下効果が、ボディ領域の不純物濃度を高くすることによるゲート閾値電圧の上昇効果によって打ち消される。一方、ボディ領域の不純物濃度を高くすることで、IGBTのRBSOA耐量と、アバランシェ耐量を改善することができる。つまり、この構成によれば、ゲート閾値電圧が従来と同等であり、RBSOA耐量と、アバランシェ耐量が従来よりも優れるIGBTが得られる。また、上述した実施例では、図1に示すように、半導体基板の上面においてゲート電極24の伸びる方向とエミッタ領域40の伸びる方向が交差していたが、図10に示すように、半導体基板の上面においてゲート電極24とエミッタ領域40が平行に伸びていてもよい。このような構造でも、凹部28による利点を得ることができる。また、上述した実施例1、2の半導体装置には、曲率が異なる2種類の凹部が形成されていたが、温度分布をより均一化するために、曲率が異なる3種類以上の凹部が形成されていてもよい。また、温度分布がそれほど問題とならない場合には、各凹部の曲率を同じにしてもよい。以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。