"ゲート端子へ一定の電圧が印加され、ソース端子へ入力信号が印加されるゲート接地型の第1のMOSトランジスタと、ゲート端子が前記第1のMOSトランジスタのドレイン端子に接続され、ソース端子から出力信号が出力されるソースフォロワである第2のMOSトランジスタと、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタのバックゲート端子へ印加する共通のバックゲートバイアス電圧を生成するバックゲートバイアス生成部とを備えることを特徴とする信号出力回路。前記バックゲートバイアス電圧が、前記第1のMOSトランジスタの最小ドレイン電圧から前記第1のMOSトランジスタの基板-ドレイン間の寄生ダイオードの順方向電圧を差し引いた電圧であることを特徴とする請求項1に記載の信号出力回路。前記第2のMOSトランジスタの閾値電圧が、前記第1のMOSトランジスタの前記基板-ドレイン間の寄生ダイオードの前記順方向電圧に等しくなるように設定されていることを特徴とする請求項2に記載の信号出力回路。前記第1のMOSトランジスタのゲート端子へ印加される前記一定の電圧が、前記バックゲートバイアス電圧に前記第1のMOSトランジスタの閾値電圧を加えた電圧であることを特徴とする請求項3に記載の信号出力回路。前記第1のMOSトランジスタのソース端子へ印加される入力信号が、ミキサ回路から出力される中間周波数信号であることを特徴とする請求項1乃至4のいずれか1項に記載の信号出力回路。本発明が解決しようとする課題は、広いダイナミックレンジと良好な周波数特性を得ることができる信号出力回路を提供することにある。実施形態の信号出力回路は、ゲート端子へ一定の電圧が印加され、ソース端子へ入力信号が印加されるゲート接地型の第1のMOSトランジスタと、ゲート端子が前記第1のMOSトランジスタのドレイン端子に接続され、ソース端子から出力信号が出力されるソースフォロワである第2のMOSトランジスタとを備える。この信号出力回路は、バックゲートバイアス生成部が、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタのバックゲート端子へ印加する共通のバックゲートバイアス電圧を生成する。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、第1の実施形態の信号出力回路の構成の例を示す回路図である。本実施形態の信号出力回路は、ゲート端子へ一定のゲート電圧Vgが印加され、ソース端子へ入力信号INが印加されるゲート接地型のNMOSトランジスタ1第1のMOSトランジスタと、ゲート端子がMOSトランジスタ1のドレイン端子に接続され、ソース端子から出力信号OUTが出力されるソースフォロワであるNMOSトランジスタ2第2のMOSトランジスタと、NMOSトランジスタ1およびNMOSトランジスタ2のバックゲート端子へ印加する共通のバックゲートバイアス電圧Vbを生成するバックゲートバイアス生成部3と、を備える。ここで、NMOSトランジスタ1のドレイン端子には、電源電圧線VDDに接続された負荷Z1が接続されている。また、NMOSトランジスタ2は、ドレイン端子が電源電圧線VDDに接続され、ソース端子が電流源I1に接続されている。本実施形態では、NMOSトランジスタ1およびNMOSトランジスタ2に共通に、バックゲートバイアス電圧Vbが印加されている。NMOSトランジスタは、バックゲートバイアス電圧Vbを高くするほど、閾値電圧が低下する。その閾値電圧の変化分をΔVthとすると、ΔVthは、ΔVth=γ√2φF-Vb-√2φFと表わされる。ただし、γ:基板バイアス効果係数、φF:フェルミポテンシャルしかし、基板とソースあるいはドレイン間には寄生ダイオードが形成されている。そのため、バックゲートバイアス電圧Vbが寄生ダイオードの順方向電圧以上であると、寄生ダイオードに順方向バイアスが印加されることになり、寄生ダイオードに電流が流れてしまう。そこで、本実施形態では、バックゲートバイアス電圧Vbは、NMOSトランジスタ1の寄生ダイオードおよびNMOSトランジスタ2の寄生ダイオードがともに順方向バイアスにならない範囲で、できるだけ高く設定される。このバックゲートバイアス電圧Vbの設定電圧について、図2を用いて説明する。図2は、図1の回路に、NMOSトランジスタ1の基板-ドレイン間の寄生ダイオードD1と、NMOSトランジスタ2の基板-ソース間の寄生ダイオードD2と、NMOSトランジスタ1の基板-ソース間の寄生ダイオードD3とを表記したものである。なお、説明の便宜上、ここでは、NMOSトランジスタ1のバックゲートバイアス電圧をVb1、NMOSトランジスタ2のバックゲートバイアス電圧をVb2と表わしている。いま、NMOSトランジスタ1のドレイン端子の最小電圧をVd1,min、寄生ダイオードD1の順方向電圧をVf1maxと表わすと、寄生ダイオードD1がオンしないためには、NMOSトランジスタ1のバックゲートバイアス電圧Vb1を、Vb1=Vd1,min-Vf1max1と設定する必要がある。一方、NMOSトランジスタ1のドレイン端子の電圧がVd1,minのとき、NMOSトランジスタ2のソース端子の電圧Vs2,minは、NMOSトランジスタ2の閾値をVth2と表わすと、Vs2,min=Vd1,min-Vth22と表わされる。また、NMOSトランジスタ2の基板-ソース間電圧をVf2と表わすと、Vf2=Vb2-Vs2,min3と表わされる。そこで、この式3に、式2を代入すると、Vf2=Vb2-Vd1,minVth24ここで、本実施形態では、Vb2=Vb1=Vbであるので、式4に式1を代入すると、Vf2=Vd1,min-Vf1max-Vd1,minVth2=Vth2-Vf1max5と表わされる。そこで、例えば不純物濃度を調整して、NMOSトランジスタ2の閾値Vth2を、寄生ダイオードD1の順方向電圧Vf1maxにほぼ等しくなるように、Vth2≒Vf1max6と設定すると、式5より、NMOSトランジスタ2の基板-ソース間電圧Vf2は、Vf2≒07となる。Siシリコン基板の場合、寄生ダイオードの順方向電圧は約0.7Vであるので、Vf2≒0であれば、寄生ダイオードD2はオンしない。図3に、上述のように設定したときの、NMOSトランジスタ2の閾値Vth2と、寄生ダイオードD1の順方向電圧Vf1maxの温度特性を、シミュレーション結果で示す。図3に示すように、温度が100°C程度まで変化しても、Vth2-Vf1max<0.2V程度であるので、通常の動作温度範囲内で、寄生ダイオードD2がオンすることはない。次に、NMOSトランジスタ1のゲート端子へ印加するゲート電圧Vgの設定について説明する。NMOSトランジスタ1の基板-ソース間の寄生ダイオードD3がオンしないためには、NMOSトランジスタ1のソース端子の電圧Vs1を、最小でもVs1≒Vb18と設定する必要がある。ここで、NMOSトランジスタ1の閾値をVth1とすると、Vs1は、Vs1=Vg-Vth19と表わされる。すなわち、Vg=Vs1Vth110と表わされる。そこで、この式10に、式8を代入すると、Vg≒Vb1Vth111となる。本実施形態では、式6を満たすようにNMOSトランジスタ2の閾値Vth2を設定すれば、Vb1=Vb2=Vbとすることができる。したがって、式11は、Vg≒VbVth112と表わされる。すなわち、NMOSトランジスタ1のゲート端子へ印加するゲート電圧Vgを、式12を満たすように設定すると、NMOSトランジスタ1の基板-ソース間の寄生ダイオードD3をオンさせないことができる。このような本実施形態によれば、寄生ダイオードがオンしない範囲でバックゲートバイアス電圧Vbを高くすることができるので、NMOSトランジスタ1および2の閾値を低下させることができ、出力信号のダイナミックレンジを広くすることができる。また、トランジスタサイズを大きくすることなく閾値を下げられるので、良好な周波数特性を得ることができる。さらに、温度が変化しても、ダイナミックレンジと周波数特性を維持することができる。第2の実施形態図4は、第2の実施形態の信号出力回路の構成の例を示す回路図である。本実施形態の信号出力回路は、第1の実施形態の信号出力回路に、NMOSトランジスタ1のゲート端子へ印加するゲート電圧Vgを生成するゲート電圧生成部4を追加したものである。ゲート電圧生成部4は、NMOSトランジスタ1M1と同じ電気的特性を有するNMOSトランジスタM3を有している。したがって、NMOSトランジスタM3の閾値は、NMOSトランジスタ1の閾値Vth1と同じ値となる。また、製造バラツキや動作環境の変化により閾値Vth1が変動しても、それに追随して変動する。このNMOSトランジスタM3は、ソース端子およびバックゲート端子にバックゲートバイアス電圧Vbが印加され、ゲート端子がドレイン端子に接続されている。したがって、NMOSトランジスタM3のドレイン端子から出力される電圧は、バックゲートバイアス電圧VbにNMOSトランジスタ1の閾値Vth1を加えた電圧、すなわち、式12に示したゲート電圧Vgとなる。このような本実施形態によれば、NMOSトランジスタ1の閾値Vth1が変動しても、その変動に応じたゲート電圧Vgを、回路内部で自動的に生成することができる。第3の実施形態図5は、第3の実施形態の信号出力回路の構成の例を示す回路図である。本実施形態は、第2の実施形態の信号出力回路の応用例を示すものである。ここでは、本実施形態の信号出力回路10へ、ミキサ回路100から出力される中間周波数信号IF信号が入力される例を示す。ミキサ回路100は、いわゆるギルバートセルであり、NMOSトランジスタM11、M12で構成される差動対およびNMOSトランジスタM13、M14で構成される差動対に局部発振信号LO信号が入力され、NMOSトランジスタM15、M16で構成される差動対に高周波の受信信号RF信号が入力される。ミキサ回路100は、RF信号とLO信号の乗算を行い、中間周波数信号IF信号を出力する。このミキサ回路100から出力されたIF信号が、信号出力回路10へ入力される。なお、この場合、IF信号が差動信号であるので、信号出力回路10は、第2の実施形態の信号出力回路のNMOSトランジスタ1およびNMOSトランジスタ2のトランジスタ対を2組有する。すなわち、信号出力回路10は、差動のIF信号の一方の信号が入力されるNMOSトランジスタ1AおよびNMOSトランジスタ2Aと、差動のIF信号のもう一方の信号が入力されるNMOSトランジスタ1BおよびNMOSトランジスタ2Bと、バックゲートバイアス生成部3と、ゲート電圧生成部4と、を備える。バックゲートバイアス生成部3は、NMOSトランジスタ1A、2A、1B、2Bに、共通のバックゲートバイアス電圧Vbを印加する。ゲート電圧生成部4は、NMOSトランジスタ1A、1Bに、ゲート電圧Vgを印加する。NMOSトランジスタ2Aのソース端子およびNMOSトランジスタ2Bのソース端子から、差動のIF出力信号が出力される。このような本実施形態によれば、ミキサ回路100から出力されるIF信号を、ダイナミックレンジが広く、周波数特性が良好な、IF出力信号として出力することができる。以上説明した少なくとも1つの実施形態の信号出力回路によれば、広いダイナミックレンジと良好な周波数特性を得ることができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"