"電源回路内の第1のノードと第2のノードとの間に設けられるスイッチング回路装置であって,前記第1または第2のノードにインダクタが接続され,前記第1のノードと第2のノードとの間に設けられ第1のゲート幅を有する第1のトランジスタと,前記第1のノードと第2のノードとの間に前記第1のトランジスタに並列に設けられ前記第1のゲート幅より大きい第2のゲート幅を有する第2のトランジスタと,前記電源回路の出力電圧に応じて生成される制御信号に応答して,前記第1のトランジスタをオン,オフに駆動する第1の駆動信号と,前記第2のトランジスタをオン,オフに駆動する第2の駆動信号とを,時間的にずらして出力する駆動信号生成回路とを有するスイッチング回路装置。請求項1において,前記駆動信号生成回路は,前記第1のトランジスタをオンに駆動した後に前記第2のトランジスタをオンに駆動するように,前記第1,第2の駆動信号の第1の変化のタイミングの時間をずらし,前記第2のトランジスタをオフに駆動した後に前記第1のトランジスタをオフに駆動するように,前記第1,第2の駆動信号の第2の変化のタイミングの時間をずらすスイッチング回路装置。請求項2において,前記駆動信号生成回路は,前記第1,第2の駆動信号の第1の変化のタイミングを,前記第1のトランジスタをオンに駆動して前記第1のノードと第2のノード間の電圧が所定電圧まで低下した後に前記第2のトランジスタをオンに駆動するように制御するスイッチング回路装置。請求項2において,前記タイミング制御回路は,前記制御信号の第1の変化に応答して,前記第1の駆動信号に第1の変化を生じさせ,その後第2の駆動信号に第1の変化を生じさせ,前記制御信号の第2の変化に応答して,前記第2の駆動信号に第2の変化を生じさせ,その後第1の駆動信号に第1の変化を生じさせる遅延回路を有するスイッチング回路装置。請求項1~4のいずれかにおいて,前記第1,第2のトランジスタと,前記駆動信号生成回路を構成する第3のトランジスタとが,共通の半導体基板に形成され,前記第1,第2のトランジスタは,ゲートとドレインとが第1の距離離間した第1のHEMTであり,前記第3のトランジスタは,ゲートとドレインとが前記第1の距離より短い第2の距離離間した第2のHEMTであるスイッチング回路装置。請求項1~4のいずれかに記載のスイッチング回路装置と,前記第1のノードに接続されたインダクタと,前記第1のノードと出力端子との間に設けられた一方向性素子とを有する電源装置。請求項1~4のいずれかに記載のスイッチング回路装置と,前記第1のノードに接続された入力電圧と,前記第2のノードと出力端子との間に設けられたインダクタとを有する電源装置。請求項1~4のいずれかに記載のスイッチング回路装置と,入力電圧と前記第1のノードの間に設けられたハイサイドトランジスタと,前記第1のノードと出力端子との間に設けられたインダクタとを有する電源装置。電源のスイッチング回路装置であって,インダクタと基準電位との間に接続される第1トランジスタと,前記インダクタ及び前記基準電位との間で前記第1トランジスタに対して並列に接続される第2トランジスタと,前記出力電圧と所定電圧との大小関係に応答して,前記第1トランジスタを駆動する第1制御信号と,前記第2トランジスタを駆動する第2制御信号とに時間差を与える調整回路とを有することを特徴とするスイッチング回路装置。電源装置では,スイッチング回路装置がインダクタに流れる大きな電流をオン,オフする。そのため,大電流の急激な変化に伴って,電源装置内の寄生インダクタンスに大きなノイズ電圧が発生したり,大きなエネルギーの電磁波が発生したりする。これを回避するためにスイッチングトランジスタのオン抵抗を高くすると損失が大きくなる。そこで,本発明の目的は,スイッチング時の電流の急激な変化を抑制しオン状態でのオン抵抗を抑制したスイッチング回路装置及びそれを有する電源装置を提供することにある。スイッチング回路装置の第1の側面は,電源回路内の第1のノードと第2のノードとの間に設けられるスイッチング回路装置であって,前記第1または第2のノードにインダクタが接続され,前記第1のノードと第2のノードとの間に設けられ第1のゲート幅を有する第1のトランジスタと,前記第1のノードと第2のノードとの間に前記第1のトランジスタに並列に設けられ前記第1のゲート幅より大きい第2のゲート幅を有する第2のトランジスタと,前記電源回路の出力電圧に応じて生成される制御信号に応答して,前記第1のトランジスタをオン,オフに駆動する第1の駆動信号と,前記第2のトランジスタをオン,オフに駆動する第2の駆動信号とを,時間的にずらして出力する駆動信号生成回路とを有する。第1の側面によれば,スイッチング時の電流の急激な変化を抑制しオン状態でのオン抵抗を抑制できる。図1は,スイッチング回路装置を有する電源装置の回路と動作波形を示す図である。電源装置は,交流電源ACに接続されたインダクタL1と,インダクタL1と出力OUTとの間に設けられた一方向性素子であるダイオードD1と,インダクタL1とダイオードD1の接続ノード第1のノードSWとを有する。さらに,電源装置は,第1のノードSWとグランドなどの基準電源VSSである第2のノードとの間に設けられたスイッチングトランジスタQ0と,制御信号INに応じてスイッチングトランジスタQ0のゲートに印加する駆動信号G0を生成するゲートドライバ10とを有する。スイッチングトランジスタQ0は,高い電圧が印加され且つインダクタL1に流す大電流をオンオフする高耐圧のパワートランジスタである。この例では,NチャネルMOSFETである。動作波形図に示されるとおり,ゲートドライバ10が,制御信号INに応答して,駆動信号G0をグランド電位から電源電圧の12Vに立ち上げると,トランジスタQ0が導通し,交流電源ACからインダクタL1,第1のノードSW,トランジスタQ0,グランド電源VSSに大電流が流れる。それにより,第1のノードSWがグランド電位まで低下し,インダクタL1に大電流が流れることでエネルギーが蓄積される。そして,ゲートドライバ10が,制御信号INに応答して,駆動信号G0を電源電圧の12Vからグランド電位に立ち下げると,トランジスタQ0が非導通状態になり,トランジスタQ0を流れる電流がオフになる。この時,インダクタL1は,蓄積されたエネルギーにより交流電源ACから出力端子OUTに向かって電流を供給し続ける。その結果,第1のノードSW1と出力電圧Voutは高い電位に上昇する。このようなトランジスタQ0によるオン,オフ動作を繰り返すことで,動作開始時に低電位であった出力端子OUTの電圧Voutは,高い直流電圧に昇圧される。トランジスタQ0は高耐圧のパワーMOSFETであるので,ゲートドライバ10内の高くない通常の耐圧を有するMOSFETとは構造が異なる。そのため,同じチップ内にトランジスタQ0とゲートドライバ10を設けることはできず,異なるチップに設けられる。そのため,電源装置を構成する部品点数が多くなる。また,トランジスタQ0のオン抵抗は,できるだけ小さくすることが望ましい。なぜなら,オン抵抗が高いとトランジスタQ0が導通したときにインダクタL1からトランジスタQ0に流れる電流の損失が大きくなり,電源装置の効率が低下するからである。一方,トランジスタQ0がスイッチングした時の電流の変化はできるだけ小さいことが望ましい。なぜなら,オフからオンの時とオフからオンの時の電流の変化が大きいと,インダクタL1とトランジスタQ0とを流れる電流経路内の寄生インダクタンスLpに発生する電圧V,V=Lpdi/dtiは電流,tは時間,が高くなるからである。また,寄生インダクタLpから発生する電磁波ノイズが大きくなるからである。この寄生インダクタンスLpは,たとえば,トランジスタQ0を有するチップを収容するパッケージ内のボンディングワイヤや,チップ内の配線などに形成されている。したがって,トランジスタQ0がオフからオンに変化して第1のノードSWが高い電圧からグランドVSSまで低下する間のトランジスタQ0のオン抵抗は高くして,第1のノードSW1から第2のノードVSSに流れる電流の変化の速度di/dtをできるだけ遅くし,寄生インダクタンスLpに発生する電圧や電磁波のノイズを小さくするのが望ましい。トランジスタQ0がオンからオフに変化して第1のノードSWがグランドVSSから高い電圧まで上昇する時も同様である。また,第1のノードSWの電圧変化が完了してグランドVSSになりトランジスタQ0にオン電流が流れている間は,オン抵抗を低くして損失を少なくするのが望ましい。トランジスタQ0のオン抵抗は,相互コンダクタンスgmに依存し,トランジスタのゲート幅Wとチャネル長Lの比W/Lと,ゲートソース間電圧Vgsと閾値電圧Vthの差,Vgs-Vthに依存する。そこで,ゲートドライバ10とトランジスタQ0のゲートとの間に抵抗を挿入することでゲート駆動信号の立ち上がりと立ち下がりを鈍らせて,スイッチング時の相互コンダクタンスgmを小さくし,第1のノードSW1がグランドVSSに達した後は相互コンダクタンスgmを大きくすることが期待できる。しかし,異なるチップで構成されるゲートドライバ10とトランジスタQ0との間に抵抗素子を設けても,トランジスタQ0の相互コンダクタンスgmを所望の特性に調整するのは容易ではない。さらに,スイッチングトランジスタQ0が設けられる電源装置のインダクタL1などの規模に応じて,求められるトランジスタQ0の相互コンダクタンスgmの制御が異なり,抵抗素子では高精度な制御が困難である。図2は,第1の実施の形態におけるスイッチング回路装置を有する電源装置の回路図である。この電源装置は昇圧型であり,交流入力電圧ACを昇圧して高い出力電圧Voutを生成する。入力電圧は直流でもよい。図1と同様に,インダクタL1とダイオードD1を有し,それらの接続ノードである第1のノードSWとグランドの第2のノードVSSとの間に,スイッチング回路装置20を有する。スイッチング回路装置20は,ゲート幅Wが小さい第1のスイッチングトランジスタQ1と,それよりゲート幅Wが大きい第2のスイッチングトランジスタQ2とを有する。これらのトランジスタQ1,Q2は,第1のノードSW1と第2のノードVSSとの間に並列に設けられている。すなわち,第1のトランジスタQ1より第2のトランジスタQ2のほうがトランジスタサイズW/Lが大きく,同じゲート電圧が印加された場合の相互コンダクタンスgmは高くまたはオン抵抗が小さい。さらに,スイッチング回路装置20は,制御信号PWMに応じて,2つのトランジスタQ1,Q2のゲートを駆動する駆動信号G1,G2を生成する駆動信号生成回路30を有する。この駆動信号生成回路30は,第1のトランジスタQ1をオン,オフに駆動する第1の駆動信号G1と,第2のトランジスタQ2をオン,オフに駆動する第2の駆動信号G2とを,時間的にずらして出力する。また,駆動信号生成回路30には,昇圧電圧Voutよりも低い電源VDDが供給され,駆動信号G1,G2は,グランド電位または電源VDDの電位に変化する。たとえば,昇圧電圧Voutが400V,電源VDDが数十Vである。さらに,制御信号PWMは,後述するとおり,昇圧電源Voutの電圧を所望の電圧にするように生成される信号である。そして,スイッチング回路装置20は,1チップで構成され,高耐圧のスイッチングトランジスタQ1,Q2と,駆動信号生成回路30内のそれほど高くない通常の耐圧のトランジスタとは,同じチップ内に形成される。スイッチングトランジスタQ1,Q2と,駆動信号生成回路内のトランジスタは,たとえば,GaNのHEMTである。HEMTの場合,後述するとおり,高耐圧のトランジスタとそれより低い通常耐圧のトランジスタとを同じ半導体基板に形成することができ,1チップ化することが可能である。さらに,駆動信号生成回路30内のトランジスタ,上記例ではHEMT,は,大電流をスイッチングするトランジスタQ1,Q2に比較すると,ゲート幅Wが小さくトランジスタサイズが小さいトランジスタである。したがって,駆動信号生成回路30がしめるチップ上の面積は,トランジスタQ1,Q2に比較すると小さい。図3は,図2のスイッチング回路装置20の動作波形図である。第1,第2の駆動信号G1,G2が共にグランド電位のLレベルの時,第1,第2のトランジスタQ1,Q2は共にオフ非導通状態であり,第1のノードSWは高い電位になっている。この状態で,制御信号PWMがLレベルからHレベルたとえば12Vに立ち上がると,これに応答して,駆動信号生成回路30は,最初に第1の駆動信号G1をLレベルからHレベルに立ち上げる。これに応答して,第1のトランジスタQ1はオン導通状態になる。しかし,第1のトランジスタQ1のゲート幅Wは狭いので,その相互コンダクタンスgmは小さく,オン抵抗は高く,ドレイン電流は小さい。そのため,第1のノードSWは高電位から緩やかにグランド電位近くまで低下する。つまり,スルーレートが遅いスイッチング動作であり,急激な電圧変化は回避できる。このことは,第1のトランジスタQ1のオフからオンにスイッチングしたときの電流変化は小さく,寄生インダクタンスLpによる電圧や電磁波ノイズは小さい。そして,駆動信号生成回路30は,第1の駆動信号G1の立ち上がりから所定時間遅延後に第2の駆動信号G2をLレベルからHレベルに立ち上げる。これに応答して,第2のトランジスタQ2がオンする。この第2の駆動信号G2の立ち上がりタイミングは,第1のノードSWの電位が第2のノードVSSの電位グランドの近くまで低下した時のタイミングである。ゲート幅Wがより大きい第2のトランジスタQ2が導通すると,第1のノードSWはほぼ第2のノードVSSのグランド電位まで低下する。第2のトランジスタQ2の相互コンダクタンスgmは高くそのオン抵抗は小さいので,損失を小さくすることができる。次に,第1,第2の駆動信号G1,G2が共にHレベルの間,第1,第2のトランジスタQ1,Q2はオンであり,第1のノードSWはグランド電位にあり,インダクタL1には電流が供給される。これによりインダクタL1にはエネルギーが蓄積される。この状態で,制御信号PWMがHレベルからLレベルに立ち下がると,これに応答して,駆動信号生成回路30は,最初に第2の駆動信号G2をHレベルからLレベルに立ち下げる。これに応答して,第2のトランジスタQ2はオフになり,第1のトランジスタQ1だけがオン状態になる。したがって,インダクタL1からスイッチング回路装置20に流れる電流が減少し,第1のトランジスタQ1による小さなオン電流により,第1のノードSWの電位がやや上昇する。そして,それから所定時間遅延して,駆動信号生成回路30は,第1の駆動信号G1をHレベルからLレベルに立ち下げる。これに応答して,第1のトランジスタQ1はオフになり,第1のノードSWの電位はゆっくりと上昇し,高い電圧に達する。つまり,スルーレートが遅いスイッチング動作であり,急激な電圧変化は回避できる。このことは,サイズが小さい第1のトランジスタQ1だけのオンからオフへの動作により,第1のノードSWの急激な電圧変化が回避され,急激な電流の変化も回避されることを意味している。第1の駆動信号G1の立ち上がりと立ち下がりは,ゲートの寄生容量などにより比較的徐々に変化し,それも,第1のトランジスタQ1の相互コンダクタンスgmの変化を緩やかにし,電流変化を抑制することに貢献しているともいえる。このように,本実施の形態では,ゲート幅が異なる複数,図2の例では2つ,のスイッチングトランジスタQ1,Q2を並列に設け,それらの駆動信号G1,G2を時間をずらして立ち上がりと立ち下がりを制御する。これにより,スイッチング時の電流変化と電圧変化を抑制して第1のノードSWのスルーレートを遅くし電圧ノイズや電磁波ノイズを抑制するとともに,スイッチング後のオン抵抗を低くして損失を抑制し電源装置の効率を上げることができる。また,本実施の形態では,インダクタL1と基準電位であるVSSとの間に,2つのトランジスタQ1,Q2を並列に設ける。これらのトランジスタQ1,Q2のゲート幅は同等でも良い。そして,電源回路の出力電圧Voutが所望の電位基準電位になるように生成された制御信号PWMに基づいて,駆動信号G1,G2が時間差を有して生成される。つまり,駆動信号生成回路30は,制御信号PWMのタイミングから駆動信号G1,G2のタイミングを調整して時間差を生成する。この駆動信号G1,G2のタイミング調整により,スイッチング回路は,オンスイッチング時に,トランジスタQ1を先にオンにし時間差後にトランジスタQ2をオンにし,オフスイッチング時には,トランジスタQ2を先にオフにし,トランジスタQ1を時間差後にオフにする。少なくとも,2つのトランジスタの一方のみをオンにすることでノードSWの立ち下がりと立ち上がりのスルーレートを遅くすることができる。これにより,ノードSWの立ち下がりと立ち上がりをなだらかにして,電圧ノイズや電磁波ノイズを抑制し,オン抵抗を低くして損失を抑制することができる。図4は,本実施の形態における電源装置の回路図である。図2に示したインダクタL1とダイオードD1とスイッチング回路装置20とに加えて,図4の電源装置は,昇圧された出力電圧Voutを抵抗分割する2つの抵抗R1,R2と,その抵抗分割されたノードN0の電圧がフィードバックされるPWM信号生成回路40と,入力電源INと,4つのダイオードからなる整流ブリッジ回路42と,出力Voutに設けられる安定化キャパシタC1とを有する。さらに,図4には,昇圧電圧Voutが供給される負荷回路50が示されている。入力電源INは,交流電源または直流電源である。PWM信号生成回路40は,制御信号PWMを生成する制御信号生成回路であり,たとえば,シリコンチップ内に形成されたマイクロコンピュータや論理回路の集積回路LSIである。したがって,シリコンLSIの通常の電源VDD2が供給される。ノードN0のフィードバック電圧は,PWM信号生成回路40内でデジタル信号に変換される。そして,PWM信号生成回路40は,フィードバック電圧が所望の電圧になるように,制御信号PWMを生成する。一例として,PWM信号生成回路は,昇圧電圧Voutが所望の電圧より低い場合は制御信号PWMのパルス幅を長くし,高い場合は短くするパルス幅変調制御を行う。あるいは,PWM信号生成回路は,制御信号PWMのパルス幅は一定にし,昇圧電圧Voutが所望の電圧より低い場合はそのパルス密度を高くし,高い場合は低くする。スイッチング回路装置20内の第1,第2のトランジスタQ1,Q2がオンした場合は,電流I1が流れて,インダクタL1に電磁エネルギーが蓄積される。一方,第1,第2のトランジスタQ1,Q2がオフした場合は,インダクタL1に蓄積された電磁エネルギーにより,電流I2が流れて昇圧電圧Voutが上昇する。この動作を制御することで,昇圧電圧Voutは所望の電位に制御される。一方,スイッチング回路装置20は,前述したとおり,1チップ内に高い耐圧を有する例えばGaNのHEMTと低い耐圧を有するGaNのHEMTとを集積化している。図5は,本実施の形態における駆動信号生成回路の第1の回路例を示す図である。トランジスタQ1,Q2がオフの状態では,制御信号PWMはLレベルであり,第1のノードSWがHレベルであるのでインバータINV3の出力N3はLレベルであり,NANDの出力N2はLレベル,インバータINV2の出力G2はLレベルである。さらに,NORの出力N1はHレベル,インバータINV1の出力G1もLレベルである。そこで,図3に示したとおり,トランジスタQ1,Q2がオフの状態で,制御信号PWMがLレベルからHレベルに立ち上がると,NORの出力N1がLレベル,インバータINV1の出力G1がHレベルになり,第1のトランジスタQ1がオンになる。これにより,第1のノードSWはゆっくりと低下する。第1のノードSWがグランド電位近くまで低下すると,インバータINV3の出力N3がHレベルになり,PWMのHレベルとにより,NANDの出力N2がLレベル,インバータINV2の出力G2がHレベルになり,第2のトランジスタQ2がオンになる。このように,NORとINV1による遅延回路と,INV3とNANDとINV2とによる遅延回路とにより,駆動信号生成回路30は,制御信号PWMの立ち上がりに応答して,第1の駆動信号G1を先にHレベルに立ち上げ,第1のノードSWがグランド電位近くまで低下した後に,第2の駆動信号G2をHレベルに立ち上げる。逆に,両トランジスタQ1,Q2がオンの状態で,制御信号PWMがHレベルからLレベルに立ち下がると,まず,NANDの出力N2がHレベル,インバータINV2の出力である第2の駆動信号G2がHレベルからLレベルに立ち下がる。これにより,第2のトランジスタQ2が先にオフになる。そして,制御信号PWMのLレベルと,第2の駆動信号G2のLレベルにより,NORの出力N1はHレベルになり,インバータINV1の出力である第1の駆動信号G1もHレベルからLレベルに立ち下がる。これにより,第1のトランジスタQ1がQ2に遅れてオフになる。そして,第1のノードSWが高い電位に立ち上がると,インバータINV3の出力N3はLレベルになる。駆動信号生成回路30内のトランジスタは,インバータINV3以外は高い電圧が印加されない。よって,それらを低い耐圧のHEMTのトランジスタで構成することができる。図6は,本実施の形態における駆動信号生成回路の第2の回路例を示す図である。この例では,第2のトランジスタQ2よりゲート幅が狭い第1のトランジスタQ1として,複数の,この例では3つのトランジスタQ11,Q12,Q13が並列に設けられている。この3つの第1のトランジスタQ11,Q12,Q13は,第2のトランジスタQ2よりゲート幅が狭く,オン抵抗が高い。また,3つの第1のトランジスタQ11,Q12,Q13は,そのゲート幅が,例えば,Q11:Q12:Q13=1:2:4である。図5の回路例と比較すると理解できるとおり,図6の駆動信号生成回路30は,図5と同様に,NAND,NOR,INV1,INV2,INV3を有する。さらに,図6の駆動信号生成回路30は,インバータINV1に並列に,ノアゲートNOR1,NOR2を有し,このノアゲートNOR1,NOR2が,駆動信号G12,G13を出力する。また,これらのノアゲートNOR1,NOR2には,NORの出力N1に加えて,設定信号ST1,ST2が入力される。そして,設定信号ST1,ST2が共にLレベルであれば,INV1の出力G11がHレベルになるとき,NOR1,NOR2の出力G12,G13もHレベルになり,3つの第1のトランジスタQ11,Q12,Q13がすべてオンになる。設定信号ST1,ST2がL,Hレベルであれば,INV1の出力G11がHレベルになるとき,NOR1の出力G12だけがHレベルになり,2つの第1のトランジスタQ11,Q12がオンになり,Q13はオフのままである。設定信号ST1,ST2がLレベル,Hレベルであれば,上記と逆になる。そして,設定信号ST1,ST2が共にHレベルであれば,トランジスタQ12,Q13はオンにはならない。このように,設定信号ST1,ST2の設定を変えることで,スイッチング時におけるオン状態になる第1のトランジスタQ11,Q12,Q13の合計ゲート幅を1~7倍の分解能で調整することができる。電源装置に設けられるスイッチング回路装置20は,電源装置のインダクタL1の大きさ,第1のノードSWの寄生容量の大きさ,許容される電圧や電磁波ノイズのレベル,許容される損失などにより,スイッチング時の第1のノードSWのスルーレート電圧変化の傾きを最適化することが望まれる。図6のスイッチング回路装置であれば,設定信号ST1,ST2によりそのスルーレートを最適化することができる。この設定信号ST1,ST2は,例えば,制御信号生成回路40から供給されるか,または外付け部品により設定される。図7は,本実施の形態におけるスイッチング回路装置を構成するチップの断面図である。前述のとおり,スイッチング回路装置を構成する低耐圧のトランジスタからなる駆動信号生成回路30と,高耐圧のスイッチングトランジスタQ1,Q2とが同じ半導体基板上に形成される。図7の断面図に示されるように,シリコンまたはGaN基板SUB上に,ノンドープの電子走行層またはチャネル層であるiGaN層と,n型の電子供給層であるnAlGaN層と,ゲート電極Gが設けられている。ゲート電極Gの両側にはソース電極Sとドレイン電極Dとが設けられる。このHEMT高電子移動度トランジスタは,ゲート電極Gの電圧を制御することで,電子供給層nAlGaNからの電子が電子走行層iGaNの界面に供給され,チャネルが形成される。このようなGaNのHEMTは,ゲート電極Gとドレイン電極Dとの間の距離を長くすれば耐圧を高くすることができる。したがって,図7に示されるとおり,駆動信号生成回路30内のHEMTでは,ゲート電極Gとドレイン電極Dとの距離は短く,一方,スイッチングトランジスタであるパワートランジスタQ1,Q2のHEMTでは,ゲート電極Gとドレイン電極Dとの距離は長い。また,パワートランジスタQ1,Q2では,ゲート電極Gとドレイン電極Dとの間に,絶縁膜SiN上にフィールドプレート電極FPが設けられている。通常,ソース電極Sとフィールドプレート電極FPとが接続され,ソース電極がグランド電位に接続され,ドレイン電極Dには高い電圧,例えば400V,が印加される。また,ゲート電極Gで構成されるHEMTはエンハンスメント型でプラスの閾値電圧であり,フィールドプレート電極FPで構成されるHEMTはデプレッション型でマイナスの閾値電圧,例えば-100V,である。このフィールドプレート電極付きHEMTがオンする時の動作では,ゲートソース間電圧が閾値電圧以上になりゲート電極Gの下にチャネルが形成され,さらにフィールドプレート電極FPはデプレッション型であるのでその下にもチャネルが形成され,ドレイン電極Dとソース電極Sとの間にチャネルが形成される。一方,オフする時は,ゲートソース間電圧が閾値電圧未満になりゲート電極Gの下にはチャネルが形成されず,ゲート電極Gとフィールドプレート電極FPとの間のノード60の電位が上昇する。そして,ノード60の電位が100Vを超えると,ソース電極に接続されているフィールドプレート電極FPとノード60との間の電圧がデプレッションの閾値電圧-100V未満になり,フィールドプレート電極FPの下のチャネルは形成されない。したがって,ノード60とソース電極S間は100V,ドレイン電極Dとノード60間は300Vの状態でHEMTはオフになり,高い電圧400Vが分圧される。このように,フィールドプレート電極FPを設けることで,HEMTは高い耐圧を有することができる。一方,駆動信号生成回路30内のHEMTは,ドレイン電極Dとソース電極Sとの間に,ゲート電極Gが形成されている。通常のHEMTと同様に,ゲート電極Gとドレイン電極Dとの距離がゲート電極Gとソース電極Sとの距離よりも長くなっている。そして,ゲート電極Gとドレイン電極Dの距離がトランジスタQ1,Q2と比較すると短く,トランジスタQ1,Q2よりも耐圧は低い。このように,GaNのHEMTでスイッチング回路を構成することで,スイッチングトランジスタQ1,Q2と駆動信号生成回路30のトランジスタとを1つのチップ内に集積化することができる。一般に,GaN窒化ガリウムは,絶縁破壊電界が高くサイズを小さくしても高い耐圧を有し,飽和ドリフト速度が高く高周波スイッチングが可能でインダクタL1やキャパシタC1を小さくでき,また熱伝導率がシリコンより高いと言われている。図8は,第2の実施の形態における電源装置の回路図である。この電源装置は,入力直流電源VDDを降圧した直流電源Voutを生成するDCDCコンバータである。このような降圧型の電源装置にも本実施の形態のスイッチング回路装置20を適用することができる。入力直流電圧VDD第1のノードとノードLX第2のノードとの間に,高耐圧のスイッチングトランジスタQ1,Q2が設けられ,さらに,ノードLXとグランドVSSとの間にも高耐圧のスイッチングトランジスタQ3が設けられる。そして,ノードLXと電源装置の出力Voutとの間には,外付けのインダクタLoutが設けられている。出力Voutには,安定化キャパシタC1が設けられ,負荷回路に出力電圧Voutが供給される。また,出力電圧Voutは,制御信号生成回路であるPWM信号生成回路40にフィードバックされ,PWM信号出力電圧Voutが所望の電圧になるように制御信号PWMが生成される。この降圧型電源装置では,ハイサイド側のトランジスタQ1,Q2がオンになるとき,ローサイド側のトランジスタQ3がオフになり,Q1,Q2がオフになるときQ3がオンになる動作を交互に行う。トランジスタQ1,Q2がオンになると,ノードLXの電位が入力直流電源VDDに上昇し,入力直流電源VDDからインダクタLoutに電流が流れ,インダクタに電磁エネルギーが蓄積される。一方,トランジスタQ1,Q2がオフになると,トランジスタQ3がオンになり,蓄積された電磁エネルギーによりインダクタLoutに流れる電流は,グランドVSSからトランジスタQ3を介して流れる。トランジスタQ3がオンするとノードLXはグランドVSS以下に低下する。いずれのトランジスタQ1,Q2,Q3も低いオン抵抗を有し,損失を小さくしている。制御信号生成回路であるPWM信号生成回路40は,図4の昇圧型電源装置と同様であり,PWM制御信号は,PWM制御されたパルス幅を有するか,PFM制御されたパルス密度を有する。この降圧型電源装置でも,ハイサイド側のスイッチングトランジスタとして,並列に接続された,ゲート幅が小さい第1のトランジスタQ1と,ゲート幅がそれより大きい第2のトランジスタQ2とを有する。駆動信号生成回路30が生成する第1,第2の駆動信号G1,G2は,図2,図3と同様である。ハイサイド側のスイッチングトランジスタがオンする場合は,第1の駆動信号G1が先にHレベルになり,ゲート幅が小さいトランジスタQ1が先にオンになる。このときのオン抵抗は大きいので,ノードLXは緩やかに電源VDDの電位に上昇し,電圧ノイズや電磁波ノイズが低く抑えられる。トランジスタQ1がオンしてノードLXがほぼ電源VDDの電位まで上昇した後に,第2の駆動信号G2がHレベルになり,ゲート幅が大きいトランジスタQ2がオンする。このトランジスタQ2のオン抵抗は小さいので,損失を抑制して効率を高くすることができる。ローサイド側のスイッチングトランジスタQ3は,単一の高耐圧HEMTトランジスタでもよいが,ハイサイド側と同様に,第1,第2のトランジスタで構成してもよい。その場合は,ノードLXが第1のノード,グランドVSSが第2のノードになり,それらのノードの間に第1,第2のトランジスタQ1,Q2が並列に設けられる。以上の通り,本実施の形態によれば,高い電圧が印加される第1,第2のノード間にトランジスタサイズが異なる高耐圧のトランジスタQ1,Q2を並列に設け,それらを駆動する駆動信号を時間差をつけて供給する。オンする場合は,サイズが小さいトランジスタQ1を先にオンにして第1,第2のノード間電圧の低下のスルーレートを遅くし,第1,第2のノード間電圧が十分低下した後にサイズが大きいトランジスタQ2をオンにして,オン抵抗を低く押さえて損失を抑制する。一方,オフする場合は,サイズが大きいトランジスタQ2を先にオフにして第1,第2のノード間電圧の上昇のスルーレートを遅くし,両ノードが十分に電圧差を有した後にサイズが小さいトランジスタQ1をオフにする。さらに,高耐圧のトランジスタQ1,Q2と駆動信号生成回路内の低耐圧のトランジスタとをGaNのHEMTで構成することで,1チップのスイッチング回路装置にすることができる。以上の実施の形態をまとめると,次の付記のとおりである。付記1電源回路内の第1のノードと第2のノードとの間に設けられるスイッチング回路装置であって,前記第1または第2のノードにインダクタが接続され,前記第1のノードと第2のノードとの間に設けられ第1のゲート幅を有する第1のトランジスタと,前記第1のノードと第2のノードとの間に前記第1のトランジスタに並列に設けられ前記第1のゲート幅より大きい第2のゲート幅を有する第2のトランジスタと,前記電源回路の出力電圧に応じて生成される制御信号に応答して,前記第1のトランジスタをオン,オフに駆動する第1の駆動信号と,前記第2のトランジスタをオン,オフに駆動する第2の駆動信号とを,時間的にずらして出力する駆動信号生成回路とを有するスイッチング回路装置。付記2付記1において,前記駆動信号生成回路は,前記第1のトランジスタをオンに駆動した後に前記第2のトランジスタをオンに駆動するように,前記第1,第2の駆動信号の第1の変化のタイミングの時間をずらし,前記第2のトランジスタをオフに駆動した後に前記第1のトランジスタをオフに駆動するように,前記第1,第2の駆動信号の第2の変化のタイミングの時間をずらすスイッチング回路装置。付記3付記2において,前記駆動信号生成回路は,前記第1,第2の駆動信号の第1の変化のタイミングを,前記第1のトランジスタをオンに駆動して前記第1のノードと第2のノード間の電圧が所定電圧まで低下した後に前記第2のトランジスタをオンに駆動するように制御するスイッチング回路装置。付記4付記2において,前記タイミング制御回路は,前記制御信号の第1の変化に応答して,前記第1の駆動信号に第1の変化を生じさせ,その後第2の駆動信号に第1の変化を生じさせ,前記制御信号の第2の変化に応答して,前記第2の駆動信号に第2の変化を生じさせ,その後第1の駆動信号に第1の変化を生じさせる遅延回路を有するスイッチング回路装置。付記5付記1~4のいずれかにおいて,前記第1,第2のトランジスタと,前記駆動信号生成回路を構成する第3のトランジスタとが,共通の半導体基板に形成され,前記第1,第2のトランジスタは,ゲートとドレインとが第1の距離離間した第1のHEMTであり,前記第3のトランジスタは,ゲートとドレインとが前記第1の距離より短い第2の距離離間した第2のHEMTであるスイッチング回路装置。付記6付記1~5のいずれかにおいて,前記制御信号は,前記電源回路の出力電圧に応じたパルス幅または周波数を有するスイッチング回路装置。付記7付記1~5のいずれかに記載のスイッチング回路装置と,前記第1のノードに接続されたインダクタと,前記第1のノードと出力端子との間に設けられた一方向性素子とを有する電源装置。付記8付記1~5のいずれかに記載のスイッチング回路装置と,前記第1のノードに接続された入力電圧と,前記第2のノードと出力端子との間に設けられたインダクタとを有する電源装置。付記9付記8において,さらに,前記第2のノードと基準電源との間に設けられたロウサイドトランジスタを有する電源装置。付記10付記1~5のいずれかに記載のスイッチング回路装置と,入力電圧と前記第1のノードの間に設けられたハイサイドトランジスタと,前記第1のノードと出力端子との間に設けられたインダクタとを有する電源装置。付記11電源のスイッチング回路装置であって,インダクタと基準電位との間に接続される第1トランジスタと,前記インダクタ及び前記基準電位との間で前記第1トランジスタに対して並列に接続される第2トランジスタと,前記出力電圧と所定電圧との大小関係に応答して,前記第1トランジスタを駆動する第1制御信号と,前記第2トランジスタを駆動する第2制御信号とに時間差を与える調整回路とを有することを特徴とするスイッチング回路装置。"