"動作領域が半導体の第1の主表面と第2の主表面との間に位置し、第1の型からなるセル複数及び/又は第2の型からなるセル複数、又は、第3の型からなるセル複数を備える半導体デバイスであって、前記第1の型からなる前記セルは、主電圧維持領域としての機能を果たす第1の導電型からなる第1の半導体領域を備え、第2の導電型からなる少なくとも第1の半導体領域が一方側で前記第2の主表面と接触させられ、反対側で第1の導電型からなる前記第1の半導体領域と接触させられ、第1の導電型からなる前記第1の半導体領域は、前記第1の主表面の下に位置している第2の導電型からなる少なくとも第2の半導体領域に接触させられ、第2の導電型からなる前記第2の半導体領域の内側で、第1の導電型からなる第2の半導体領域が形成され、第2の導電型からなる前記第2の半導体領域により取り囲まれ、第1の導電型からなる前記第2の半導体領域は、第1の制御型電流源の第1の端子と接続され、第2の制御型電流源の第1の端子が直接的に又は第1の導電型からなる別の第2の半導体領域を介して間接的に第2の導電型からなる前記第2の半導体領域に接続され、両方の前記制御型電流源の第2の端子が第1の電極である第1の導体と接続され、前記第1の制御型電流源は、第1の導電型からなる前記第1の半導体領域を流れる第1の型からなるキャリアの電流を制御し、前記第2の制御型電流源は、第1の導電型からなる前記第1の半導体領域を流れる第2の型からなるキャリアの電流を制御し、前記第1の電極を通る前記電流が2つ両方の電流源により制御され、前記第2の主表面は、2つの接続方法:第2の導体だけが第2の導電型からなる前記第1の半導体領域と接続され、前記第2の導体は第2の電極である第1の接続方法と、前記第2の導体の他に、第1の導電型からなる前記第1の半導体領域と接続された第3の導体が存在する第2の接続方法と、のうちのいずれかを有し、前記第2の型からなる前記セルは、前記第1の型からなる前記セルの特徴だけでなく、第1の導電型からなる前記第1の半導体領域の一部が前記第1の主表面の一部に直接的に接触させられ、第1の絶縁体層が前記一部の箇所から前記第1の制御型電流源の前記第1の端子の箇所まで半導体表面を覆い、第1の導電型からなる前記第1の半導体領域と前記第1の制御型電流源の前記第1の端子との間の電流を制御するゲートとしての機能を果たす導体により覆われるという特徴も有し、前記第3の型からなる前記セルは、前記第1の型からなる前記セルの特徴だけでなく、第2の絶縁体層が第2の導電型からなる第2の領域の一部分から接合エッジ終端領域としての機能を果たす第2の導電型からなる半導体領域の第1の側部まで前記第1の主表面を覆い、前記接合エッジ終端領域の第2の側部が非常に高い電圧が前記第1の電極と前記第2の電極との間に印加されている場合でさえ電界が存在しない第1の導電型からなる前記第1の半導体領域の箇所であり、導体がターンオフゲートとしての機能を果たす前記第2の絶縁体層を覆い、低電圧回路が前記接合エッジ終端領域の前記第2の側部の外側に実装され、前記低電圧回路は、第1の出力端子が前記第2の電極と接続され、第2の出力端子が前記第3の導体と接続されている2つの出力端子を有し、前記低電圧回路は、第1の入力端子が前記接合エッジ終端領域の前記第2の側部に接続され、第2の入力端子が前記接合エッジ終端領域内の一部に接続されているが、前記第2の側部に近接し、前記第2の入力端子が前記低電圧回路の制御端子としての機能を果たしている2つの入力端子を有するという特徴も有している、半導体デバイス。前記第3の導体は、前記第2の電極に直接的に接続されているが、前記低電圧回路の前記第2の出力端子に接続されていない、請求項1に記載の半導体デバイス。前記第1の主表面までの第2の導電型からなる前記第2の半導体領域のエリアは、第1の導電型からなる前記第1の半導体領域により互いに分離された3つの小領域に分割され、各小領域は、第2の導電型からなる前記第2の半導体領域の各小領域及び前記第1の主表面により個別に取り囲まれている第1の導電型からなるこの第2の導電型からなる前記第2の半導体領域に固有の第1の導電型からなる第2の半導体領域を有し、第1の小領域において、第1の導電型からなる前記第2の半導体領域の不純物ドーズ量が第2の導電型からなる前記第2の半導体領域の不純物ドープ量より遙かに多量であり、第2の小領域において、第1の導電型からなる前記第2の半導体領域の不純物ドープ量が第2の導電型からなる前記第2の半導体領域の不純物ドープ量より遙かに少量であり、第3の小領域内の第2の導電型からなる前記第2の半導体領域は、前記第1の主表面上のフローティングオーミックコンタクトを使用することによりこの第2の導電型からなる第2の半導体領域に固有の第1の導電型からなる第2の半導体領域と接続され、第2の導電型からなる第3の半導体領域が前記第3の小領域の第1の導電型からなる前記第2の半導体領域及び前記第1の主表面により取り囲まれ、第2の導電型からなる前記第3の半導体領域は、第1の導電型からなる少なくとも2つの金属絶縁体半導体電界効果トランジスタMISを収容し、第1の導電型からなる前記2つのMISの2つのソース領域が前記第1の導体を介して第1の導電型からなる2つ両方のMISのソースボディ領域としての機能を果たす第2の導電型からなる前記第3の半導体領域に接続され、第1の導電型からなる前記2つのMISの2つのドレイン領域が前記第1の小領域及び前記第2の小領域の第1の導電型からなる前記第2の半導体領域とそれぞれ接続され、少なくとも2つの絶縁体層が前記第1の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各MISのソースボディ領域をそれぞれ覆い、前記2つの絶縁体層が第1の導電型からなる前記2つのMISの2つの電流をそれぞれ制御する第1の導電型からなる前記2つのMISの2つのゲートとしての機能を果たす2つの導体により覆われている、請求項1に記載の半導体デバイス。前記第1の主表面までの第2の導電型からなる前記第2の半導体領域のエリアが絶縁体で充填された複数のトレンチにより互いに分離された3つの小領域に分割され、各小領域は、第2の導電型からなる前記第2の半導体領域の各小領域及び前記第1の主表面により個別に取り囲まれたこの第2の導電型からなる前記第2の半導体領域に固有の第1の導電型からなる第2の半導体領域を有し、第1の小領域において、第1の導電型からなる前記第2の半導体領域の不純物ドーズ量が第2の導電型からなる前記第2の半導体領域の不純物ドープ量より遙かに多量であり、第2の小領域において、第1の導電型からなる前記第2の半導体領域の不純物ドープ量が第2の導電型からなる前記第2の半導体領域の不純物ドープ量より遙かに少量であり、第3の小領域内の第2の導電型からなる前記第2の半導体領域は、前記第1の主表面上のフローティングオーミックコンタクトを使用することによりこの第2の導電型からなる前記第2の半導体領域に固有の第1の導電型からなる第2の半導体領域と接続され、第2の導電型からなる第3の半導体領域がこの第2の導電型からなる第3の半導体領域に固有の第1の導電型からなる第2の半導体領域及び前記第1の主表面により取り囲まれ、第2の導電型からなる前記第3の半導体領域は、第1の導電型からなる少なくとも2つのMISを収容し、第1の導電型からなる前記2つのMISの2つのソース領域が前記第1の導体を介して第1の導電型からなる2つ両方のMISのソースボディ領域としての機能を果たす第2の導電型からなる前記第3の半導体領域に接続され、第1の導電型からなる前記2つのMISの2つのドレイン領域は、前記第1の小領域及び前記第2の小領域の第1の導電型からなる前記第2の半導体領域とそれぞれ接続され、少なくとも2つの絶縁体層が前記第1の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各n型MISのソースボディ領域をそれぞれ覆い、前記2つの絶縁体層が第1の導電型からなる前記2つのMISの2つの電流をそれぞれ制御する第1の導電型からなる前記2つのMISの2つのゲートとしての機能を果たす2つの導体により覆われている、請求項1に記載の半導体デバイス。前記第1の主表面までの第2の導電型からなる前記第2の半導体領域のエリアが絶縁体で充填された複数のトレンチにより互いに分離された3つの小領域に部分的に分割され、各小領域は、第2の導電型からなる前記第2の半導体領域の各小領域及び前記第1の主表面により個別に取り囲まれたこの第2の導電型からなる前記第2の半導体領域に固有の第1の導電型からなる第2の半導体領域を有し、第1の小領域において、第1の導電型からなる前記第2の半導体領域の不純物ドーズ量が第2の導電型からなる前記第2の半導体領域の不純物ドープ量より遙かに多量であり、第2の小領域において、第1の導電型からなる前記第2の半導体領域の不純物ドープ量が第2の導電型からなる前記第2の半導体領域の不純物ドープ量より遙かに少量であり、第3の小領域内の第2の導電型からなる前記第2の半導体領域は、前記第1の主表面上のフローティングオーミックコンタクトを使用することによりこの第2の導電型からなる前記第2の半導体領域に固有の第1の導電型からなる第2の半導体領域と接続され、第2の導電型からなる第3の半導体領域がこの第2の導電型からなる第3の半導体領域に固有の第1の導電型からなる第2の半導体領域及び前記第1の主表面により取り囲まれ、第2の導電型からなる前記第3の半導体領域は第1の導電型からなる少なくとも2つのMISを収容し、第1の導電型からなる前記2つのMISの2つのソース領域が前記第1の導体を介して第1の導電型からなる前記2つ両方のMISのソースボディ領域としての機能を果たす第2の導電型からなる前記第3の半導体領域に接続され、第1の導電型からなる前記2つのMISの2つのドレイン領域が前記第1の小領域及び前記第2の小領域の第1の導電型からなる前記第2の半導体領域とそれぞれ接続され、少なくとも2つの絶縁体層が前記第1の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び第1の導電型からなる各MISのソースボディ領域をそれぞれ覆い、前記2つの絶縁体層は、第1の導電型からなる前記2つのMISの2つの電流をそれぞれ制御する第1の導電型からなる前記2つのMISの2つのゲートとしての機能を果たす2つの導体により覆われている、請求項1に記載の半導体デバイス。前記第1の主表面までの第2の導電型からなる前記第2の半導体領域のエリアが互いに接続された3つの小領域に分割され、各小領域は、第2の導電型からなる前記第2の半導体領域の各小領域及び前記第1の主表面により個別に取り囲まれたこの第2の導電型からなる前記第2の半導体領域に固有の第1の導電型からなる第2の半導体領域を有し、第1の小領域において、第1の導電型からなる前記第2の半導体領域の不純物ドーズ量が第2の導電型からなる前記第2の半導体領域の不純物ドープ量より遙かに多量であり、第2の小領域において、第1の導電型からなる前記第2の半導体領域の不純物ドープ量が第2の導電型からなる前記第2の半導体領域の不純物ドープ量より遙かに少量であり、第3の小領域内の第2の導電型からなる前記第2の半導体領域は、前記第1の主表面上のフローティングオーミックコンタクトを使用することによりこの第2の導電型からなる前記第2の半導体領域に固有の第1の導電型からなる第2の半導体領域と接続され、第2の導電型からなる第3の半導体領域がこの第2の導電型からなる第3の半導体領域に固有の第1の導電型からなる第2の半導体領域及び前記第1の主表面により取り囲まれ、第2の導電型からなる前記第3の半導体領域は、第1の導電型からなる少なくとも2つのMISを収容し、第1の導電型からなる前記2つのMISの2つのソース領域が第1の導体を介して第1の導電型からなる2つ両方のMISのソースボディ領域としての機能も果たす第2の導電型からなる前記第3の半導体領域に接続され、第1の導電型からなる前記2つのMISの2つのドレイン領域が前記第1の小領域及び前記第2の小領域の第1の導電型からなる前記第2の半導体領域とそれぞれ接続され、少なくとも2つの絶縁体層が前記第1の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各n型MISのソースボディ領域をそれぞれ覆い、前記2つの絶縁体層は、第1の導電型からなる前記2つのMISの2つの電流をそれぞれ制御する第1の導電型からなる前記2つのMISの2つのゲートとしての機能を果たす2つの導体により覆われている、請求項1に記載の半導体デバイス。前記第2の小領域内の第1の導電型からなる前記第2の半導体領域は、導体を介して第1の導電型からなる前記第2の半導体領域内の第2の導電型からなる付加的な半導体領域と接続されている、請求項3から6に記載の半導体デバイス。第1の導電型からなる第2の半導体領域が第2の導電型からなる前記第2の半導体領域及び前記第1の主表面により取り囲まれ、両方の領域は、前記第1の主表面上のフローティングオーミックコンタクトを介して接続され、第2の導電型からなる第3の半導体領域が第1の導電型からなる前記第2の半導体領域及び前記第1の主表面により取り囲まれ、第1の導電型からなる少なくとも2つのMISが第2の導電型からなる前記第3の半導体領域内に実装され、第2の導電型からなる前記第3の半導体領域及び前記第1の主表面により取り囲まれた第1の導電型からなる2つの半導体領域が前記2つのMISの2つのソース領域を形成するために設置され、前記2つのソース領域は、前記第1の主表面上の前記第1の電極としての機能を果たす導体を介して第2の導電型からなる前記第3の半導体領域と接続され、第2の導電型からなる前記第3の半導体領域及び前記第1の主表面により取り囲まれた第1の導電型からなる別の2つの半導体領域が前記2つのMISの2つのドレイン領域を形成するために設置され、前記ドレイン領域のうちの一方は、導体を介して第1の導電型からなる第2の半導体領域に接続され、第2の導電型からなるさらに別の半導体領域が前記2つのドレイン領域のうちのもう一方及び前記第1の主表面により取り囲まれ、第2の導電型からなるさらに別の半導体領域が第2の導電型からなる前記第2の半導体領域及び第1の導電型からなる前記第2の半導体領域の両方に接続され、少なくとも2つの絶縁体層が前記第1の主表面を覆い、各絶縁体層は、ドレイン領域の一部分から始まり、ソースボディ領域としての第2の導電型からなる第3の半導体領域を介して、ソース領域の一部分で終わり、前記2つの絶縁体層が第1の導電型からなる前記2つのMISのゲートとしての機能を果たす導体により覆われ、第1の導電型からなる前記2つのMISを通る電流をそれぞれ制御する、請求項1に記載の半導体デバイス。前記2つの電流源は、他の領域と分離されている第2の導電型からなる第3の半導体領域内に実装されている、請求項1に記載の半導体デバイス。導体を介して前記第1の主表面の下に位置している第1の導電型からなる高濃度ドープされた第1の半導体領域に接続されている前記第2の型からなる前記セル内の前記ゲートに印加される電圧を自動的に生成する方法である、請求項1に記載の半導体デバイス。第2の導電型からなるMISが前記第1の電極を通る電流をターンオフするのを促進するために形成され、第2の導電型からなる第2の半導体領域の前記第2の小領域は、ソース領域としての機能を果たし、第1の導電型からなる前記第2の半導体領域は、基板領域としての機能を果たし、第2の導電型からなる前記第3の半導体領域は、第2の導電型からなる前記MISのドレイン領域としての機能を果たし、絶縁体が前記ソース領域の一部分から始めて、前記基板領域を介して、第2の導電型からなる前記MISのドレイン領域の一部分で終わるまで前記第1の主表面を覆い、前記絶縁体は、第2の導電型からなる前記MISのゲートとしての機能を果たす導体により覆われている、請求項3又は請求項4又は請求項5又は請求項6又は請求項9又は請求項10に記載の半導体デバイス。少なくとも2つの直列クランプダイオードが第2の導電型からなる前記第2の半導体領域と第2の導電型からなる前記第3の半導体領域との間に実装されている、請求項4又は請求項5又は請求項6又は請求項8又は請求項9又は請求項11に記載の半導体デバイス。第2の導電型からなる前記第2の半導体領域は、前記第1の主表面上のフローティングオーミックコンタクトを介して、この第2の導電型からなる前記第2の半導体領域の内側にある第1の導電型からなる第2の半導体領域と接続され、第2の導電型からなる第3の半導体領域が第1の導電型からなる前記第2の半導体領域の内側にあり、前記第1の制御型電極としての機能を果たす導体と接触させられ、第1の導電型からなる第3の半導体領域が第2の導電型からなる前記第3の半導体領域及び前記第1の主表面により取り囲まれ、前記第1の制御型電極に関して電源の電極としての機能を果たす導体と接触させられ、第2の導電型からなる第4の半導体領域が第1の導電型からなる前記第3の半導体領域により取り囲まれ、多量の不純物ドープ量を有する第1の導電型からなる前記第1の半導体領域の第1の主表面の下にある部分を覆う導体に接続されている導体と接触させられ、キャパシタがこれの一方の端子で電源の前記電極に接続され、別の端子で前記第1の制御型電極に接続され、前記キャパシタは、第2の導電型からなる前記第3の半導体領域内に実装された低電圧回路の電源としての機能を果たし、前記低電圧回路の少なくとも1つの入力端子が外部印加信号を受け取り、前記低電圧回路の複数の出力端子が前記2つの制御型電流源を制御するため印加される可能性があるか、及び/又は、第2の導電型からなる前記第2の半導体領域に接続される可能性があり、前記キャパシタは、外部コンポーネントであるか、又は、前記半導体デバイスの前記チップ内に実装された金属絶縁体半導体キャパシタである、請求項1に記載の半導体デバイス。導体が前記第1の主表面上で前記接合エッジ終端領域の第2の側部に近接している前記接合エッジ終端領域の一部に接触させられ、前記導体は、第2の導電型からなる半導体領域により取り囲まれ、前記接合エッジ終端領域の前記第2の側部の外側に位置している第1の導電型からなる半導体領域と接触させられた前記第1の主表面上の別の導体に接続され、キャパシタの端子が前記接合エッジ終端領域の外側に位置している第1の導電型からなるさらなる半導体領域に接続され、前記キャパシタの別の端子が前記接合エッジ終端領域の前記第2の側部の外側に位置している第2の導電型からなる前記半導体領域に接続され、前記キャパシタは、前記接合エッジ終端領域の前記第2の側部の外側にある低電圧回路への電源としての機能を果たし、前記キャパシタは、外部コンポーネント又は前記半導体デバイスの前記チップ内に実装された金属絶縁体半導体キャパシタである、請求項1に記載の半導体デバイス。第1の導電型からなる半導体領域が第2の導電型からなる前記第2の半導体領域及び前記第1の主表面により取り囲まれ、第1のダイオードを形成し、第2の導電型からなる半導体領域が前記第1の主表面を除いて第1の導電型からなる半導体領域により取り囲まれ、第2のダイオードを形成し、第2の導電型からなる前記半導体領域を取り囲む第1の導電型からなる前記半導体領域は、次に前記第1の主表面を除いて第2の導電型からなる半導体領域により取り囲まれ、第1の導体と接触させられ、前記2つのダイオードは、前記第1のダイオードの第1の導電型からなる前記半導体領域を前記第2のダイオードの第2の導電型からなる前記半導体領域と接続する導体を介して直列接続されている、請求項12に記載の半導体。本発明は、詳細に記載、例示され、本発明のアプリケーションの例は、以下で明らかにされる。以下の図面の全てにおいて、同じ符号は、同じコンポーネント又は要素を表す。以下の図面における導体の全ては、以下で太線により指示される。本発明において提案されたサイリスタのアクティブ領域の基本構造体及び簡単な等価回路が図1に示される。図1aは、本発明において提案されたアクティブ領域の基本構造体を示す。同図の方に位置しているアノードAは、電圧維持領域としての機能を果たす第1の低濃度ドープされたN型領域110に正孔を注入するために導体を介して第1のP型領域101に接続されている。第2のP型領域120が電圧維持領域の上に存在する。第2のP型領域120の右上部は、導体を介して電流源300に直列接続され、次に、カソードKに接続されている。このようにして、外部電圧VAKが零より大きいとき、P型領域101、N型領域110及びP型領域120は、第1のトランジスタPNPのエミッタ領域、ベース領域、及びコレクタ領域をそれぞれ構成する。第2のP型領域の左部の上に、導体を歌詞居て電流源200に接続され、次にカソードKに接続されているN型領域130が存在する。電圧VAKが零より大きいとき、電子がN型領域130からP型領域120に放出され、N型領域110により抽出される。このようにして、N型領域130、P型領域120、及びN型領域110は、第2のトランジスタNPNのエミッタ領域、ベース領域、及びコレクタ領域をそれぞれ構成する。図1bは、2つのトランジスタ及び2つの電流源により構成された等価回路を示す。図1aに示された構造体と、GTO及びMCTのデバイスとの間の最も重要な相違点は、2つの電流源にある。2つの電流源を設置する目的は、電流が流れる電圧維持領域内のキャリア密度が、n、p及びNDがN型領域110内の電子、正孔、及び有効イオン化ドナーであるとして、以下の条件:n-p-ND≒01を満たすことを確実にすることである。電流が十分に大きいとき、n及びpは両方共にNDより遙かに大きい。n>>pである場合、電圧維持領域は、高濃度ドープされたP型領域と等価であり、よって、非常に高い電圧を維持することができない。p>>nである場合、電圧維持領域は、高濃度ドープされたN領域と等価であり、同様に非常に高い電圧を維持できない。明らかに、両方の場合、高い電圧での電流の維持は実現され得ない。なお、Siに対し、電界が2×104V/cmより大きいとき、電子及び正孔の速度は、これらの飽和速度vSe及びvShにそれぞれほぼ等しい。これに反して、電界が2×105V/cmより大きいとき、衝突イオン化速度が有意になるであろう。従って、1の条件を満たすために、正孔の密度に対する電子の密度の比Je/Jh=vSe/vShであることだけが必要とされる。Siに対し、vSe/vSh≒1であるので、1の要件は、電子電流密度が正孔電流密度に等しくなることである。図1の方法によれば、注入のため順方向バイアスがかけられたP型領域120及びN型領域130からなるPN接合を維持するために、300と接続されたP型領域120の電位は、200と接続されたN型領域130の電位より高くなるべきである。このより高い値は、Siに対して約0.7Vであり、単位面積当たりにより多くの電力散逸を明らかに引き起こす。この結果、図2aに示された高濃度ドープされた領域130及び低濃度ドープされた領域131への上端N型領域の分離が行われる。この一方で、N型領域130を取り囲むP型領域120の部分における不純物ドープ量は、非常に少量にされ、N型領域131を取り囲むP型領域120の部分は、非常に多量にされる。このようにして、N型領域130及びP型領域120は、N-P-接合を形成し、この接合を通る主電流の流れは、電子電流であり、N型領域131及びP型領域120は、N--P接合を形成し、この接合を通る主電流の流れは、正孔電流である。図2bは、図2aの簡単な等価回路を示す。図2aにおける導体接続300及びN型領域131は、図3aに示されるように、P型領域133と同時に接触させられる可能性もある。P型領域120、N型領域131及びP型領域133からなるPNPは、コレクタが短絡されたトランジスタである。等価回路は、図3bに示される。図4に示されるように、図1aの電圧維持領域110の下に領域100のいくつかの構造体が存在する。図4aでは、電圧維持領域110は、電極Aと接続されたP型領域101と直接的に接続されている。図4bと図4aとの間の相違点は、N型バッファ層103の追加にある。この領域は、N型領域110より高い不純物濃度と、小さい厚さとを有する。短絡されたアノードの構造体が図4cに示され、電極Aは、P型領域101、及び、N型領域102を介した電圧維持領域110と接続されている。時には、短絡されたアノードのより優れた効果を達成するために、図4dに示されるように、N型領域110より高い不純物濃度をもつN型領域110の下にあるN型領域103が必要とされる。図4eに示された構造体では、N型電圧維持領域110、ベース領域は、N型領域102を介して外側に接続されている。図4fは、図4eに基づく構造体を示し、より高い不純物濃度をもつN型領域は、アノード短絡のより優れた効果を達成するためにP型領域101と共にN型領域102に設置されている。図4e及び図4fに示された構造体は両方共に高速ターンオフのため使用され、これらの具体的なアプリケーションは後で記載されることになる。以下の図において、接続方法は、図4aのように示され、この方法は、当然ながら、図4b、図4c、図4d、図4e又は図4fに示されたどんな方法によっても置き換えられる可能性がある。図4eに示された方法が以下の図で利用されるとき、図4fが同様に使用される可能性がある。図2aにおける電流源200及び300は、チップに外部接続される可能性があるが、サイリスタと同じチップに一体化される可能性もある。図5aは、これらの電流源がチップの内側に実装されたセルを示す。ここで、P型領域120は、3つの個別のP型領域:121、122、及び123に分割される。N型領域130は、P型領域121に設置され、N型領域131は、P型領域123に設置される。これらの電流源は、N型領域132により取り囲まれたP型領域140に設置され、このN型領域132は、第1の主表面上面上のフローティングオーミックコンタクトFOCによりP型領域122と接続されている。2つのn型MISのためのソース基板領域として、P型領域140は、導体を通る表面で2つのn型MISのソース領域202及び302と接続されている。2つのn型MISのドレイン領域は、N型領域201及び301であり、これらのN型領域は、それぞれの導体を介してN型領域130上の電極D1及びN型領域131上のD2にそれぞれ接続されている。2つのn型MISのソース領域の一部分からドレイン領域の一部分までソース基板領域をそれぞれ覆う2つの絶縁体260及び360が存在する。これらの絶縁体を覆う2つの導体は、それぞれ2つのn型MISのゲートG1及びG2である。2つのn型MISの電流は、G1及びG2の外部電圧により制御され、これによって、130及び131の中を流れる電流は制御される可能性がある。実際には、P型領域121の不純物濃度は、121により取り囲まれたN型領域130の不純物濃度より遙かに低くなる可能性がある。この結果として、130の中を流れる電流は、電子が主に下向きに流れる電流である。これに反して、P型領域123の不純物濃度は、123により取り囲まれたN型領域132の不純物濃度より遙かに高い。この結果として、130の中を流れる電流は、主に正孔が上向きに流れる正孔電流である。130及び121からなるPN接合、及び、123及び131からなるPN接合をターンオンさせる両方の順方向電圧は、Siに対し0.7Vであるので。2つのn型MISは、同じ電気特性を用いて実装されることが想定される。この結果、2つのn型MISを流れる電流が等しくないときはいつでも、2つのn型MISの間の電圧降下は、等しくなることがなく、より大きい電流をもつ側部がより大きい電圧降下を有し、結果として、PN接合121~130又は123~131の間の電圧降下は減少する。すなわち、負のフィードバックが存在する。この負のフィードバックを通じて、電子電流及び正孔電流が等しくなるか、又は、ほぼ等しくならなければならないという要件が容易に実現される。図5bは、図5aの簡単な等価回路を示す。図2に示されるような2つの電流源200及び300を実装する目的のため、同図におけるP型領域120を3つの個別のセクションに分割することは必要ではないが、図6aに示されるようにこれらのセクションを一体として接続する可能性がある。ここで、各領域の個数は、図5の場合と同じである。各領域の機能は、繰り返すまでもない。なお、P型領域122の不純物濃度は、このP型領域の抵抗を低下させるために高くなる可能性がある。このようにして、2つの側部P型領域121及びP型領域123の電位は、横方向電流により不均等に生成されることはないであろう。図6bは、図6aの簡単な等価回路を示す。言うまでもなく、トレンチの技術を利用することにより、図5a又は図6aにおけるN型領域130及び/又はN型領域131は、P型領域121及び/又は123により完全に取り囲まれないようにされる可能性がある。図7は、誘電体171及び172を使用することにより完全に図5a又は図6aにおけるこれらの3つのP型領域を分離することを概略的に示す。図8は、誘電体を使用することにより部分的に図5a又は図6aにおけるこれらの3つのP型領域を分離することを概略的に示す。これらの2つの図において、N型領域130及びN型領域131の下端だけがP型領域に接触させられ、これらのN型領域のエッジは、P型領域で取り囲まれていない。2つのn型MISは、n型MISが同じ導通電流を使ってより低いドレインソース間電圧を必要とし、従って、導通損失が低減される可能性があるので、図5a又は図6aにおける2つの電流源として働くように使用される。しかし、n型MISを実装するために、P型ソース基板領域140が必要とされ、このP型領域は、P型領域122により置換される可能性がなく、そうではない場合、P型領域101から注入された正孔は、P領域122を介して電極Kの中へ直接的に流れることになり、2つのキャリアを制御する能力は失われるであろう。この結果として、P型領域122の電位に等しい電位をもつN型領域132が追加される。電流源がその他の半導体領域から絶縁された半導体領域内に実装される場合、N型領域132は、必ずしも使用されない。図9は、2つの側部で絶縁体171及び172例えば、トレンチの技術を使用すると、下端で絶縁体173例えば、SISの技術を使用することにより電流源領域を分離する方法を示し、この結果、P型領域140は、ソース基板領域としての機能を果たす。当然のことながら、この方法は、ある種の柔軟性がある。例えば、P型領域122の一部は、図10に示されるように、絶縁体領域の下に残される可能性がある。このようにして、電圧維持領域110を介して上層に流れ込んだ正孔の経路は、広げられる可能性がある。同時に、P型領域121及び123の電位がより接近し、電子電流密度と正孔電流密度とをより接近させる。図11aは、P型領域122と、内部接続又は外部接続を介してP型領域141に接続されたN型領域126とからなるPNダイオードを示し、P型領域141は、N型領域142に設置され、別のダイオードを形成する。N型領域142は、P型領域140と、導体を介してカソードKとに接続されている。すなわち、P型領域122からカソードKまでに2つのダイオードが存在する。この結果、P型領域122からKまで流れる電流は非常に大きいが、これらの領域間の電圧は、これらの2つのダイオードの順方向電圧の合計Siデバイスに対し、≒1.5Vを超えることがなく、G1及びG2により制御されたこれらの2つのn型MISのドレインソース間電圧が大電流の下で高くなり過ぎることを回避することが可能であり、換言すると、これらの2つのダイオードは、クランプの役割を果たす。図11bは、図11aの簡単な等価回路を示す。図1及び図2における電流源300の別の実装方法がある。これらの2つの図においてP型領域123及びN型領域131により当初に形成されたPN接合は、図5a又は図6aに示されたP型領域140内に実装される。図12aは、この方法の構造体を概略的に示す。同図において、G2により制御されるn型MISのドレイン領域は、N型領域144であり、P型領域143は、N型領域144内に実装され、PN接合を形成する。P型領域143は、同図のFOCを介して導体によりP型領域123に接続されている。P型領域122及びN型領域126は、P型領域141及びN型領域142により形成された別のダイオードと直列接続されているダイオードを構成し、クランプの機能を果たす。前述の構造体は、デバイスを導通させることが可能であるが、デバイスをオフ状態からオン状態にする時間は、非常に長くなることがある。N型領域110に注入するP型領域101内の正孔の事前条件は、N型領域130内に、P型領域121を介して、その後に、N型領域110に、そして、最終的にP型領域101に流れ込む電子を有するべきである、ということであるので。これは、P型領域120とN型領域131との間の電圧が十分に高くなることSiデバイスに対し、約0.7Vを必要とし、この電圧は、次に、P型領域101からの正孔の注入により生成される。このようにして、P型領域120内の正孔の量をサイリスタの再生効果を誘発するため十分にすることは、長い時間を要する。ターンオン速度を増加させるために、電子は、ターンオン過程の最初に、N型領域130かP型領域121までの経路を介するのではなく、電圧維持領域110に直接的に導入される可能性がある。図13aは、図5aの構造体に基づいているが、N型領域110がこれのドレイン領域としての機能を果たし、N型領域201の一部がこれのソース領域としての機能を果たす付加的なn型MISを有しているこの方法の構造体を概略的に示す。これらの2つの領域上に2つの端部があり、P型領域122、N型領域132及びP型領域140を覆う絶縁体層161が表面に作られ、次に、ターンオンゲートGonと称されるn型MISのゲートとしての機能を果たす導体により覆われている。ターンオンゲートGonは、G1と接続され、共通ゲート信号を共有する2つの直列n型MISを形成する。Gon及びG1は両方共にオフ状態からオン状態への初期段階にターンオンされ、電子をN型領域110に流れ込ませる。これらの2つのn型MISは直列接続されているので、全電子電流は、ターンオンされた後のG2により制御された正孔電流に等しくなる可能性がある。図13bは、図13aの簡単な等価回路を示す。ターンオン過程をさらに高速化するために、G1及びGonの様々なゲート信号が印加される可能性があり、構造体が図14aに示される。ここで、N型領域130は、ソース領域としての機能を果たし、P型領域121は、基板領域としての機能を果たし、N型領域110は、特殊なターンオンn型MISのドレイン領域としての機能を果たし、絶縁体層がN型領域130の一部からN型領域110の一部まで覆われ、この絶縁体層は、次に、ゲート電極Gonとしての機能を果たす導体により覆われる。図14bは、図14aの簡単な等価回路である。Gonに印加される電圧を取得する方法は、図15aに示された本発明においてさらに提案されている。ここで、N型領域111がP型領域121に近接したN型電圧維持領域110内に実装される。VAKが高く、電流が小さいとき、N型領域111は、完全に空乏化されることがなく、P型領域121に関する正電圧が非空乏領域に誘導される。この非空乏領域は、導体を介してGonに接続された導体に接触させられる。ターンオン過程の最初に、Gonにより制御されるn型MISはオン状態を維持する。VAKの減少に伴って、非欠乏領域とP型領域121との間の電圧降下が減少し、最終的に、Gonにより制御されるn型MISをターンオフさせる。図15bは、図15aの簡単な等価回路を示す。実際には、G1及びG2により制御される電流は、本発明におけるターンオフの過程中に徐々に低下させられる可能性がある。これは、N領域110の中を流れる電子電流が非常に小さいとき、N型領域102に関するP型領域101の電圧降下が非常に小さく例えば、Siデバイスに対し、0.5V未満である、P型領域101からN型領域110への正孔注入が殆ど存在しない、ということにより説明される可能性がある。このとき、トランジスタの再生効果は存在しない。しかし、電流が十分に小さいときに限り、P型領域101とN型領域102との間の電圧降下は、アノード短絡構造体を使用することにより十分に低下させられる可能性がある。本発明では、ターンオフのため使用されるゲートGoffを追加することにより実現されるターンオフの高速化の方法がさらに提案されている。図16aは、図14aに基づいてターンオフゲートGoffを追加する方法を概略的に示す。絶縁体層163は、半導体の上面に被覆される。絶縁体層は、P型領域123の一部からN型領域132を介してP型領域140の一部まで位置している。導体は、このような絶縁体を覆い、p型MISのターンオフゲートとしての機能を果たし、P型領域123、N型領域132及びP型領域140がそれぞれソース領域、ソース基板領域及びドレイン領域である。Goffに印加される電圧が閾値電圧より低いとき、p型MISは導通し、P型領域123とP型領域140とを導通させる。P型領域123とP型領域140との間の電圧降下がPN接合の順方向電圧降下Siデバイスに対し、約0.7Vより小さい場合、P型領域123とN型領域131との間を流れる電流は殆ど存在しない。同様に、P型領域121とN型領域130との間を流れる電流は殆ど存在しない。G1及びG2により制御される2つのn型MISが働くことはなく、デバイスは、P型領域101、N型領域110及びP型領域123同様に、P型領域121及び122からなるPNPトランジスタと同等であり、殆ど電流が存在しない間に非常に高い電圧を維持することができる。図16bは、図16aの簡単な等価回路を示す。明らかに、P型領域123とP型領域140との間の電圧降下がPN接合の順方向電圧降下Siデバイスに対し、約0.7Vより小さくなることを確実にする方法は、N型領域132とP型領域140との間にn型MISを形成することによりさらに実現される可能性がある。図16aに示された構造体に対し、P型領域122とN型領域126と、及び、P型領域141とN型領域142とにより形成された2つの直列接続されたクランプダイオードは、必ずしも実施されなくてもよい。Goffに印加される電圧がp型MISを導通させるために十分に高いとき、P型領域121同様にP型領域122及び123とP型領域140との間の電位差は、既にクランプされているためである。図17は、クランプダイオードなしの構造体を概略的に示す。ターンオフ速度を増加させる効率的な方法は、本発明者による特許米国特許第5,726,469号明細書又は中国特許第ZL95108317.1号明細書において提案された。図18は、ここでは、符号が変更されている米国特許出願第12/712,5832010号明細書又は中国特許第ZL200910119961.3号明細書の図21からの例を示す。以下、P型領域602は、P型領域600と一体となって、ここでは、接合エッジ終端のための電圧維持構造体の機能を果たす。オフ状態では、電圧維持領域は、電極Kに接続されたP型領域601の右側から始まり、フィールドリングとしての機能を果たす高濃度ドープされたN型領域400の左側で終わる。絶縁体層661は、P型領域600の右端の表面に設置され、抵抗器Riの一方の端子に接続されている導体080により覆われている。抵抗器Riのもう一方の端子は、N型領域400に接続されている。負パルス信号が同図のゲートG0に印加され、絶縁体層660の下のN型領域110の表面に反転領域を生じるとき、P型領域602及びP型領域600の電位は、電極Kの電位に接近しているべきであり、それによって、絶縁体661の下の領域の電位は、負パルス信号がG0に印加されないときの値より低くなる。その後、080と半導体の表面とからなるキャパシタは、充電されるべきである。充電電流は、400から始まり、Riを介して080に、その後、600に至り、電極Kで終わる。この結果、抵抗Riの両端間に電圧降下が存在し、110における中性N型領域に関する電圧のパルスが080及びRiに接続されている端子810で取得される可能性がある。ターンオフ信号を生成する機能が前述されているが、図18におけるN型領域603、N型領域604、P型領域605及びFOCは、上記制御方法に関連していないので、ここでは説明されない。810からの異なる極性をもつ出力信号は、ターンオン又はターンオフの時点又は前に獲得される可能性があるので、低電圧回路がこのような信号によりトリガーされる可能性がある。このような低電圧回路は、接合エッジ終端の外に位置している図19に示された中性領域800内に実装される可能性がある。領域810は、この回路の入力端子としての機能を果たし、電極A及びBは、出力端子としての機能を果たし、図4eに示された電極A及びBにそれぞれ接続されている。デバイスがターンオフされるとき電極AとBとの間の電圧は、ターンオンされたときのPN接合の両端間の電圧Siデバイスに対し、約0.7Vより低い値に低下させられる可能性があり、より低い表面からの正孔がN型領域110に注入することはなくなる。図19に示されたキャパシタC0は、領域800内の低電圧回路の電源を表す。この電源は、小さい電流を用いるデバイスのため必要とされないことがある。しかし、大きい電流を用いるデバイスに対し、電極AとBとの間の電流は、ターンオフ過程の最初に非常に大きく、この結果、高い駆動能力が低電圧回路に必要とされ、大きい過渡電流を供給することができる電源が必要とされる。図20は、本発明のC0のための充電方法を示す。同図において、破線は、デバイスがオフ状態にあるときのN型領域110内の欠乏領域の境界を表す。接合エッジ終端の技術は、P型領域600の一部で使用される可能性がある。このような技術は、例えば、米国特許第5,726,469号明細書又は中国特許第ZL95108317.1号明細書に記載された最適変動横方向ドーピングOPTVLDの技術により実現される可能性がある。欠乏領域の境界に近接して位置するP型領域600の一部と接触した導体が存在する。このような導体は、中性領域内のP型領域801により取り囲まれたN型領域802に接続されている。C0の一方の端子はP型領域801に接続され、もう一方の端子はN型領域110の中性領域内のN型領域803に接続されている。VAKが非常に高いときデバイスがオフ状態にあるとき、N型領域803からC0に、その後、P型領域801及びN型領域802により形成されたPN接合を経由し、その後、600を経由し、最終的に電極Kに流れ込む電流が存在し、キャパシタC0がこの結果充電されている。充電過程は、キャパシタ両端間の電圧降下がある一定の値に達したときに停止する。従って、キャパシタC0は、低電圧回路の電源として使用される可能性がある。同図においてP型領域801及びN型領域802により形成されたダイオードは、この電源が使用されないとき、C0の自動放電を防止する。低電圧電源が2つのゲートG1及びG2と、複数の半導体の表面との間にキャパシタのためにさらに必要とされ、ターンオン及び/又はターンオフの過程中に2つのn型MISを制御する。2つのゲートは大量の電力を消費するので、外部消費電力が節約され得るように、デバイス自体から電極Kに関して正電圧を取得することが最良である。さらに、オフ状態からオン状態への過程中に、P型領域121の電圧がN型領域130に関して正であり、N型領域110に関して負である場合、これは、電子がN型領域110に、その後、P型領域101に流れ込むのに役立つことになる。このことは、P型領域121の電圧が電極Kに関して正であるべきことを必要とする。本発明では、デバイス自体により電極Kに関して正電圧を生成する方法がさらに提案される。図21aは、このような方法を示す。N型領域110の表面に高濃度ドープされたN型領域111が存在し中国特許第ZL201010000034.2号明細書を参照されたい、このN型領域は表面に接触させられた電極Hを有している。P型領域145は、N型領域146内に実装され、このP型領域は、ワイヤを介してHに接続されている。N型146の表面を覆う電極Fが形成され、キャパシタC1が電極FとKとの間に接続されている。VAK>0であるとき、電子は、N型領域111からN型領域110に、その後、下端に流れ込む可能性がある。換言すると、下端から始まり、N型領域111に入り、その後、145及び146により形成されたPN接合を介して、次に、電極Fを介してキャパシタC1に、そして、最終的に、電極Kに達し、キャパシタC1を充電する。なお、図4に示された構造体のうちどの構造体が下端で使用されるかとは無関係に、正孔電流が同図において電極Kに絶えず流れ込むことは不可能である。なぜならば、電極Kと接続されているP型領域140は、N型領域132により取り囲まれ、N型領域132は、構造体にあるFOCを介してP型領域120に接続されているからである。P型領域120が正電荷により充電されるとき、N型領域132及びP型領域140により形成されたPN接合の両端間の電圧降下は負であり、このPN接合は逆バイアスをかけられる。さらに、N型領域146とP型領域140とにより形成されたPN接合の両端間の電圧降下は、C1が充電された後、負である。さらに、当業者は、本発明におけるキャパシタが外部キャパシタに限定されることなく、例えば、MISキャパシタを形成することにより、チップ内に実装される可能性もあることを容易に認識することができる。前述のKに関するG1及びG2の所要ゲート電圧とP型領域並びに、P型領域122及び123の正電圧とは、電極Kに関する正電源がデバイスの内部に実現される可能性があるということに起因して、外部制御信号を印加することにより容易に取得される可能性がある。図21bは、このことを概略的に示す。同図において、P型領域121若しくは122若しくは123又はこれらに類似するこの他の領域を表すP型領域120内に実装されたN型領域132の上にP型領域140が存在し、従来型の低電圧回路がP型領域140内に実装される可能性がある。この低電圧回路は、ワイヤを介して電源K及びFと接続することにより実現される電源を有している。低電圧回路の出力端子は、G1及びG2に適用される可能性がある。この低電圧回路の別の使用は、デバイスのターンオン及び/又はターンオフを高速化するのを助けるため出力端子をP型領域120と接続することである。これらの出力端子の電圧は、入力端子Gcからの外部信号により制御される。図22に示されたデバイスのシミュレーション結果が以下の説明に与えられる。同図において、構造体は、図14aに示された構造体であり、この構造体の下端は、図4eに示されたアノード短絡を使用することにより実装される。相互に入り組んだレイアウトが適用され、各領域の不純物濃度[cm-3]、幅[μm]及び厚さ[μm]は、以下に与えられる。領域110に対し、1×1014、57、300であり、領域101に対し、3×1018、40、2であり、領域102に対し、1×1019、17、2であり、121領域に対し、5×1016、20、10であり、領域122に対し、1×1017、17、10であり、領域123に対し、5×1017、13、10であり、領域130に対し、3×1017、10、2であり、領域131に対し、2×1016、10、7であり、領域132に対し、1×1017、15、4であり、領域201と領域202との間の距離は0.3であり、領域260の厚さは0.03であり、領域301と領域302との間の距離は0.3であり、領域360の厚さは0.03であり、両方のn型MOSの閾値電圧は3Vであり、領域162の下にある領域110と領域130との間の距離は5であり、領域162の厚さは0.03であり、GONにより制御されるn型MOSの閾値電圧は1.4Vである。SRH、CONMOB,FLDMOB、IMPACT.Iのようなモデルがシミュレーションで使用され、2種類のキャリアの寿命は両方共に200μsに設定される。図23は、DC特性を示す。デバイスの電流密度JAK=200A/cm2の下で、オン状態電圧は1.35Vである。デバイスの破壊電圧はアノード短絡が使用され、3つのゲートの電圧が電極Kの電圧に等しいという条件で1300Vである。図24は、TMA-MEDICIパッケージを使用することによりシミュレーションされたスイッチング特性を示す。同図によれば、電流が10から90まで上昇するため要するターンオン時間は0.45μsであり、電流が90から10まで下降するため要するターンオフ時間は4μsである。ここで、簡便にするため、n型MOSが図18、19、20に示された構造体を置き換えるために電極AとBとの間に追加される。デバイスをターンオンするために、VGON及びVG1の値は、最初に、0.1μsの間に0Vから10Vまで直線的に同時に増加させられ、次に、20μs後に、VG2の値は、3μsの間に0Vから10Vまで直線的に増加させられる。ターンオフ過程中に、電極A及び電極Bは、始めに0.1μsの間に短絡させられ、同時に、VGONの値が0.1μsの間に10Vから0Vまで直線的に減少させられ、その後、1μsの後、VG1及びVG2の値は、10μsの間に10Vから0Vまで直線的に減少させられる。前述のシミュレーション結果から、デバイスの性能は、Infineonにより製造された、電流密度が63A/cm2より小さく、かつ、オン状態電圧2.5Vの状態での製品SIGC156T120R2Cより優良であり、本デバイスの電流密度は、同じオン状態電圧の状態より大きい。なお、ここで提供された設計は最適な設計でない。電力デバイスに故障を引き起こす最も可能性の高い理由が電流集中効果であることを指摘することが重要である。図23に示されたDC特性から、本発明において提案されたデバイスに対し、いずれかの局所セル内のVAK又はゲート電圧の増加がより大きい電流を引き起こすが、制御不能ではなく、VAKの電圧が高い場合であっても電気的破壊は起こらないことが理解される可能性がある。前述のセルの構造体は、相互に入り組んだレイアウト以外のパターンを目的としてさらに設計される可能性がある。図25aは、六角形セルのパターンを概略的に示し、表面に露出されたN型領域110は、大きいターンオン能力を獲得するためにセルのエッジに設計されている。図25bは、このようなセルの最密充填を概略的に示す。N型領域は、上記説明では、電圧維持領域としての機能を果たすために使用されるが、P型領域は、電圧維持領域としてのN型領域を代用するために使用され得ることが明白である。この場合、前述のN型領域及びP型領域の全ては、相互に交換されるべきであり、電極A及びKも同様に交換されるべきである。本発明の一部の例が以上に例示されている。請求項に規定されるような本発明の範囲に包含されるべき様々なその他のアプリケーションの例は、当業者に自明であることが理解されるべきである。発明は、発明の具体的な実施形態に関連して記載され、例示されているが、発明がこれらの例示的な実施形態に限定されることは意図されていない。当業者は、変更及び変形が発明の趣旨から逸脱することなく行われる可能性があることを認めるであろう。本発明のアプリケーションの例を選択し説明する目的は、理論及び実用化のより優れた説明をより良くすることである。明らかに、以上に選択された例は、当業者が本発明を理解し、これによって、特殊な利用のための様々な変更を伴う様々なアプリケーションを設計することを可能にすることを目的とする。"