a平面形状が、第1基板辺、前記第1基板辺と対向する第2基板辺、前記第1および第2基板辺と交差する第3基板辺、前記第3基板辺と対向する第4基板辺を備えた上面と、前記上面に形成された複数の第1導電パッドおよび複数の第2導電パッドと、前記複数の第1導電パッドと前記複数の第2導電パッドとをそれぞれ電気的に接続する複数の配線と、前記上面とは反対側の下面とを有する基材と、b平面形状が、第1マイコンチップ辺、前記第1マイコンチップ辺と対向する第2マイコンチップ辺、前記第1および第2マイコンチップ辺と交差する第3マイコンチップ辺、前記第3マイコンチップ辺と対向する第4マイコンチップ辺を備えたマイコン表面と、前記マイコン表面に形成され、かつ、前記第1、第3および第4マイコンチップ辺のそれぞれに沿って配置された複数の第1マイコン電極パッドと、前記マイコン表面に形成され、かつ、前記第2マイコンチップ辺に沿って配置された複数の第2マイコン電極パッドと、前記マイコン表面とは反対側のマイコン裏面とを有し、前記マイコン裏面が前記基材と対向し、かつ、前記複数の第1および第2導電パッドのそれぞれが露出し、かつ、平面視において、前記第1マイコンチップ辺が前記第1基板辺と隣り合い、かつ、前記第3マイコンチップ辺が前記第3基板辺と隣り合うように、前記基材の前記上面に搭載されたマイコンチップと、c平面形状が、第1メモリチップ辺、前記第1メモリチップ辺と対向する第2メモリチップ辺、前記第1および第2メモリチップ辺と交差する第3メモリチップ辺、前記第3メモリチップ辺と対向する第4メモリチップ辺を備えた第1メモリ表面と、前記第1メモリ表面に形成され、かつ、前記第1メモリチップ辺に沿って配置された複数の第1メモリ電極パッドと、前記第1メモリ表面に形成され、かつ、前記第2メモリチップ辺に沿って配置された複数の第2メモリ電極パッドと、前記第1メモリ表面とは反対側の第1メモリ裏面とを有し、前記第1メモリ裏面が前記基材と対向し、かつ、前記複数の第1および第2導電パッドのそれぞれが露出し、かつ、平面視において、前記第3メモリチップ辺が前記第1基板辺と隣り合い、かつ、前記第2メモリチップ辺が前記第3基板辺と隣り合い、かつ、前記第3メモリチップ辺と前記第1基板辺との間隔が、前記第1マイコンチップ辺と前記第1基板辺との間隔よりも小さく、かつ、前記第2メモリチップ辺と前記第3基板辺との間隔が前記第3マイコンチップ辺と前記第3基板辺との間隔よりも小さくなるように、前記マイコンチップの隣りに搭載された第1メモリチップと、d前記複数の第1および第2マイコン電極パッドと、前記複数の第1導電パッドとをそれぞれ電気的に接続する複数の第1ワイヤと、e前記複数の第1および第2メモリ電極パッドと、前記複数の第2導電パッドとをそれぞれ電気的に接続する複数の第2ワイヤと、を含み、前記複数の第1導電パッドは、平面視において、前記マイコンチップの前記第1、第2、第3および第4マイコンチップ辺のそれぞれに沿って配置されており、前記複数の第2導電パッドは、平面視において、前記メモリチップの前記第1および第2メモリチップ辺のそれぞれに沿って配置されており、前記マイコンチップに形成された前記複数の第1マイコン電極パッド、および前記第1メモリチップに形成された前記複数の第1メモリ電極パッドのそれぞれは、データ系電極パッドを有しており、前記マイコンチップに形成された前記複数の第2マイコン電極パッド、および前記第1メモリチップに形成された前記複数の第2メモリ電極パッドのそれぞれは、コマンドアドレス系電極パッドを有しており、前記基材に形成された前記複数の第1導電パッドのうち、前記第1ワイヤを介して前記マイコンチップの前記第1マイコン電極パッドに電気的に接続された複数の第1データ系導電パッドは、前記マイコンチップの前記第1、第3および第4マイコンチップ辺のそれぞれに沿って配置されており、前記基材に形成された前記複数の第2導電パッドのうち、前記第2ワイヤを介して前記第1メモリチップの前記第1メモリ電極パッドに電気的に接続された複数の第2データ系導電パッドは、前記メモリチップの前記第1メモリチップ辺に沿って配置されていることを特徴とする半導体装置。前記基材は、複数の配線層を有しており、前記複数の第1データ系導電パッドと、前記複数の第2データ系導電パッドとをそれぞれ電気的に接続する複数のデータ系配線は、前記複数の配線層のうち、最も前記上面側に位置する第1配線層に形成されていることを特徴とする請求項1記載の半導体装置。前記基材に形成された前記複数の第1導電パッドのうち、前記第1ワイヤを介して前記マイコンチップの前記第2マイコン電極パッドに電気的に接続された複数の第1コマンドアドレス系導電パッドは、前記マイコンチップの前記第2マイコンチップ辺のそれぞれに沿って配置されており、前記基材に形成された前記複数の第2導電パッドのうち、前記第2ワイヤを介して前記第1メモリチップの前記第2メモリ電極パッドに電気的に接続された複数の第2コマンドアドレス系導電パッドは、前記メモリチップの前記第2メモリチップ辺に沿って配置されていることを特徴とする請求項2記載の半導体装置。前記複数の第1コマンドアドレス系導電パッドと、前記複数の第2コマンドアドレス系導電パッドとをそれぞれ電気的に接続する複数のコマンドアドレス系配線は、前記第1配線層とは異なる第2配線層に形成されていることを特徴とする請求項3記載の半導体装置。前記複数の第1導電パッドは、平面視において、前記マイコンチップの前記第1、第2、第3および第4マイコンチップ辺のそれぞれに沿って、複数列に亘って配置されていることを特徴とする請求項1記載の半導体装置。前記複数の第2導電パッドのうち、平面視において、前記メモリチップの前記第1メモリチップ辺に沿って配置された複数の第2導電パッドは、前記第1メモリチップ辺に沿って、複数列に亘って配置されていることを特徴とする請求項1記載の半導体装置。前記メモリチップの前記第1メモリチップ辺に沿って配置されている前記第2データ系導電パッドは、平面視において、前記マイコンチップの前記第3マイコンチップ辺の延長線と前記第4マイコンチップ辺の延長線との間の領域に配置されていることを特徴とする請求項1記載の半導体装置。前記複数の第1ワイヤのそれぞれは、第1ボンディング側が前記マイコンチップの前記第1マイコン電極パッドまたは前記第2マイコン電極パッドに電気的に接続されており、前記複数の第2ワイヤのそれぞれは、第1ボンディング側が前記第1メモリチップの前記第1メモリ電極パッドまたは前記第2メモリ電極パッドに電気的に接続されていることを特徴とする請求項1記載の半導体装置。前記第1メモリチップは、DDR-SDRAMであることを特徴とする請求項1記載の半導体装置。前記基材の前記上面には、複数の前記第1メモリチップがスタック状態で搭載されていることを特徴とする請求項1記載の半導体装置。本願発明者は、前記特許文献1特に、図5を参照のように、メモリチップと、このメモリチップを制御するデータプロセッサチップあるいはマイコンチップとを、1つの基材配線基板上に並べて配置するSIP型半導体装置について検討している。近年、半導体装置の高機能化および高速化が要求されており、これらの要求に対応するため、SIP型半導体装置においても、各半導体チップマイコンチップ、メモリチップの電極パッドボンディングパッドの数は増加する傾向にある。また、これに伴って、基材に設けられる導電パッドボンディングリードの数も増加の一途を辿っている。他方、電子機器は、小型化および軽量化が要求されていることから、電子機器に搭載されるSIP型半導体装置の基材や半導体チップのサイズは縮小する傾向にある。半導体チップマイコンチップ、メモリチップの電極パッド数が増加した場合でも、チップサイズが大きくなる、または、基材の導電パッド列が長くなるのを抑制するためには、半導体チップの1つの辺のみに沿って複数の電極パッドを配置するのではなく、例えば前記特許文献1にも記載されているように、メモリチップの互いに対向する2つの辺のそれぞれに沿って、複数の電極パッドを配置することが有効である。ところが、メモリチップの互いに対向する2辺に沿って複数の電極パッドを配置すると、導電性部材ここでは、ワイヤを介してこれらの電極パッドに電気的に接続される基材の導電パッドも、メモリチップの上記2辺に沿って配置しなければならない。そのため、メモリチップを基材上に搭載する際、例えば前記特許文献1の図5に示されているように、電極パッドが配置された2辺の一方をマイコンチップと対向するように配置すると、上記2辺のもう一方に配置された電極パッドとマイコンチップの導電パッドとを電気的に接続する配線の長さが増加する。その結果、基材の上面における配線の占有面積が増加し、その分、基材の外形サイズが増加する。従って、SIP型半導体装置の小型化の要求に対応するために、外形サイズの小さい基材を使用する場合には、上記のようなチップの搭載方法は採用し難いことが明らかとなった。本発明の目的は、SIP型半導体装置の小型化に対応できる技術を提供することにある。本発明の他の目的は、SIP型半導体装置の高速化に対応できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一態様である半導体装置は、a平面形状が、第1基板辺、前記第1基板辺と対向する第2基板辺、前記第1および第2基板辺と交差する第3基板辺、前記第3基板辺と対向する第4基板辺を備えた上面と、前記上面に形成された複数の第1導電パッドおよび複数の第2導電パッドと、前記複数の第1導電パッドと前記複数の第2導電パッドとをそれぞれ電気的に接続する複数の配線と、前記上面とは反対側の下面とを有する基材と、b平面形状が、第1マイコンチップ辺、前記第1マイコンチップ辺と対向する第2マイコンチップ辺、前記第1および第2マイコンチップ辺と交差する第3マイコンチップ辺、前記第3マイコンチップ辺と対向する第4マイコンチップ辺を備えたマイコン表面と、前記マイコン表面に形成され、かつ、前記第1、第3および第4マイコンチップ辺のそれぞれに沿って配置された複数の第1マイコン電極パッドと、前記マイコン表面に形成され、かつ、前記第2マイコンチップ辺に沿って配置された複数の第2マイコン電極パッドと、前記マイコン表面とは反対側のマイコン裏面とを有し、前記マイコン裏面が前記基材と対向し、かつ、前記複数の第1および第2導電パッドのそれぞれが露出し、かつ、平面視において、前記第1マイコンチップ辺が前記第1基板辺と隣り合い、かつ、前記第3マイコンチップ辺が前記第3基板辺と隣り合うように、前記基材の前記上面に搭載されたマイコンチップと、c平面形状が、第1メモリチップ辺、前記第1メモリチップ辺と対向する第2メモリチップ辺、前記第1および第2メモリチップ辺と交差する第3メモリチップ辺、前記第3メモリチップ辺と対向する第4メモリチップ辺を備えた第1メモリ表面と、前記第1メモリ表面に形成され、かつ、前記第1メモリチップ辺に沿って配置された複数の第1メモリ電極パッドと、前記第1メモリ表面に形成され、かつ、前記第2メモリチップ辺に沿って配置された複数の第2メモリ電極パッドと、前記第1メモリ表面とは反対側の第1メモリ裏面とを有し、前記第1メモリ裏面が前記基材と対向し、かつ、前記複数の第1および第2導電パッドのそれぞれが露出し、かつ、平面視において、前記第3メモリチップ辺が前記第1基板辺と隣り合い、かつ、前記第2メモリチップ辺が前記第3基板辺と隣り合い、かつ、前記第3メモリチップ辺と前記第1基板辺との間隔が、前記第1マイコンチップ辺と前記第1基板辺との間隔よりも小さく、かつ、前記第2メモリチップ辺と前記第3基板辺との間隔が前記第3マイコンチップ辺と前記第3基板辺との間隔よりも小さくなるように、前記マイコンチップの隣りに搭載された第1メモリチップと、d前記複数の第1および第2マイコン電極パッドと、前記複数の第1導電パッドとをそれぞれ電気的に接続する複数の第1ワイヤと、e前記複数の第1および第2メモリ電極パッドと、前記複数の第2導電パッドとをそれぞれ電気的に接続する複数の第2ワイヤとを含み、前記複数の第1導電パッドは、平面視において、前記マイコンチップの前記第1、第2、第3および第4マイコンチップ辺のそれぞれに沿って配置されており、前記複数の第2導電パッドは、平面視において、前記メモリチップの前記第1および第2メモリチップ辺のそれぞれに沿って配置されており、前記マイコンチップに形成された前記複数の第1マイコン電極パッド、および前記第1メモリチップに形成された前記複数の第1メモリ電極パッドのそれぞれは、データ系電極パッドを有しており、前記マイコンチップに形成された前記複数の第2マイコン電極パッド、および前記第1メモリチップに形成された前記複数の第2メモリ電極パッドのそれぞれは、コマンドアドレス系電極パッドを有しており、前記基材に形成された前記複数の第1導電パッドのうち、前記第1ワイヤを介して前記マイコンチップの前記第1マイコン電極パッドに電気的に接続された複数の第1データ系導電パッドは、前記マイコンチップの前記第1、第3および第4マイコンチップ辺のそれぞれに沿って配置されており、前記基材に形成された前記複数の第2導電パッドのうち、前記第2ワイヤを介して前記第1メモリチップの前記第1メモリ電極パッドに電気的に接続された複数の第2データ系導電パッドは、前記メモリチップの前記第1メモリチップ辺に沿って配置されている。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。SIP型半導体装置の小型化を推進することができる。SIP型半導体装置の高速化を推進することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。また、以下の実施の形態において、ペースト材料とは、流動性のある接着剤を意味する。ダイアタッチフィルムとは、ダイシングテープの機能を兼ねたフィルム状の接着剤を意味する。データ系電極パッドDQ、DQS、データストローブ用パッドとは、メモリ回路にデータを書き込んだり、メモリ回路からデータを読み出したりするために、メモリチップの表面に設けられた電極パッドボンディングパッドを意味する。コマンドアドレス系電極パッドCMD/ADDパッドとは、データが格納されるメモリ回路内の番地を特定する信号を入出力するために、メモリチップの表面に設けられた電極パッドボンディングパッドを意味する。実施の形態1図1は、本実施の形態の半導体装置の全体平面図、図2は、本実施の形態の半導体装置を簡略化して示す平面図、図3は、図1のA-A線断面図、図4は、図2のB-B線断面図、図5aは、配線基板の上面に搭載されたマイコンチップの平面図、図5bは、配線基板の上面に搭載されたメモリチップの平面図である。本実施の形態の半導体装置は、マイコンチップコントローラチップとも言う20と、このマイコンチップ20が並列にアクセスする複数個例えば2個のメモリチップ30を配線基板基材10の上面表面に搭載したSIPシステムインパッケージ型半導体装置である。SIP型半導体装置の配線基板10は、複数層例えば6層のCu銅配線表面配線、裏面配線および内層配線を備えた多層配線基板であり、その平面形状は四角形略正方形である。すなわち、配線基板10は、第1基板辺11a、第1基板辺11aと対向する第2基板辺11b、第1基板辺11aおよび第2基板辺11bとそれぞれ交差する第3基板辺11c、第3基板辺11cと対向する第4基板辺11dを備えている。配線基板10の下面裏面に形成された裏面配線導電パッド18には、SIP型半導体装置の外部接続端子として、ボールグリッドアレイを構成する複数の半田ボール12が接続されている。SIP型半導体装置は、これらの半田ボール12を介して情報通信端末機器などのマザーボードに搭載される。配線基板10の上面に搭載されたマイコンチップ20は、平面形状が四角形略正方形のシリコン基板からなる。すなわち、マイコンチップ20は、第1チップ辺21a、第1チップ辺21aと対向する第2チップ辺21b、第1チップ辺21aおよび第2チップ辺21bとそれぞれ交差する第3チップ辺21c、第3チップ辺21cと対向する第4チップ辺21dを備えている。マイコンチップ20は、平面視において、第1チップ辺21aが配線基板10の第1基板辺11aと隣り合い、かつ、第3チップ辺21cが配線基板10の第3基板辺11cと隣り合うように、配線基板10の上面に配置されている。言い換えると、マイコンチップ20は、第1チップ辺21aおよび第2チップ辺21bが配線基板10の第1基板辺11aおよび第2基板辺11bとそれぞれ平行になり、かつ、第3チップ辺21cおよび第4チップ辺21dが配線基板10の第3基板辺11cおよび第4基板辺11dとそれぞれ平行になるように、配線基板10の上面に配置されている。また、マイコンチップ20は、その表面デバイス面を上に向けた、いわゆるフェイスアップ実装方式で搭載され、接着剤43を介して配線基板10の上面に固定されている。図示は省略するが、マイコンチップ20のデバイス面には、2個のメモリチップ30を並列にアクセスするためのメモリインタフェース、メモリコントローラ、CPU、RAM、PROM、コントローラ、DMAC、タイマカウンタ、入出力ポートなどの回路が形成されている。マイコンチップ20の表面の周辺部には、上記した4つの辺第1チップ辺21a、第2チップ辺21b、第3チップ辺21c、第4チップ辺21dのそれぞれに沿って複数の電極パッドボンディングパッドが形成されている。これらの電極パッドのうち、符号23で示す第1電極パッドは、第1チップ辺21a、第3チップ辺21cおよび第4チップ辺21dのそれぞれに沿って配置されており、符号24で示す第2電極パッドは、第2チップ辺21bに沿って配置されている。第1電極パッド23および第2電極パッド24は、マイコンチップ20の外部接続端子を構成し、内部配線を介して上記の回路に電気的に接続されている。図5aに示すように、マイコンチップ20の第1電極パッド23は、第1チップ辺21a、第3チップ辺21cおよび第4チップ辺21dのそれぞれに沿って2列に配置され、かつ、内側の列の第1電極パッド23と外側の列の第1電極パッド23は、千鳥状に配置されている。同様に、第2電極パッド24は、第2チップ辺21bに沿って2列に配置され、かつ、内側の列の第2電極パッド24と外側の列の第2電極パッド24は、千鳥状に配置されている。なお、図2では、図面を見易くするために、第1電極パッド23および第2電極パッド24のそれぞれを1列に配置している。マイコンチップ20の表面に形成された上記複数の電極パッド第1電極パッド23、第2電極パッド24は、データ系パッドデータ入出力用パッドおよびデータストローブ用パッド、コマンドアドレス系パッド、クロック入力パッド、電源パッドなどを含んでいる。そして、これらの電極パッドのうち、特に、データ系パッド図2の符号23Dで示す電極パッドは、第1電極パッド23のいずれかで構成されている。すなわち、データ系電極パッド23Dは、マイコンチップ20の第1チップ辺21a、第3チップ辺21cおよび第4チップ辺21dに配置されている。また、コマンドアドレス系パッド図2の符号24Cで示す電極パッドは、第2電極パッド24のいずれかで構成されている。すなわち、コマンドアドレス系電極パッド24Cは、マイコンチップ20の第2チップ辺21bに配置されている。配線基板10の上面には、上記マイコンチップ20の周囲を囲むように複数の第1導電パッド14が配置されている。すなわち、第1導電パッド14は、マイコンチップ20の4つの辺第1チップ辺21a、第2チップ辺21b、第3チップ辺21c、第4チップ辺21dのそれぞれに沿って配置されている。第1導電パッド14は、配線基板10に形成された複数層のCu配線のうち、最も上面側に形成された第1配線層表面配線16と一体に構成されており、その表面には、例えばニッケルNi層および金Au層からなるメッキ層が形成されている。図1に示すように、第1導電パッド14は、マイコンチップ20の4つの辺のそれぞれに沿って、複数列例えば3列に亘って配置されている。なお、図2では、図面を見易くするために、第1導電パッド14をマイコンチップ20の4つの辺のそれぞれに沿って1列に配置している。そして、これらの第1導電パッド14のそれぞれと、マイコンチップ20に形成された第1電極パッド23および第2電極パッド24のそれぞれは、AuまたはCuからなる第1ワイヤ41を介して互いに電気的に接続されている。前述したように、データ系電極パッド23Dを含む第1電極パッド23は、マイコンチップ20の第1チップ辺21a、第3チップ辺21cおよび第4チップ辺21dに沿って配置されている。そして、図2に示すように、配線基板10に形成された第1導電パッド14のうち、第1ワイヤ41を介してマイコンチップ20のデータ系電極パッド23Dに電気的に接続された第1データ系導電パッド14Dも、マイコンチップ20の第1チップ辺21a、第3チップ辺21cおよび第4チップ辺21dに沿って配置されている。また、前述したように、コマンドアドレス系電極パッド24Cを含む第2電極パッド24は、マイコンチップ20の第2チップ辺21bに沿って配置されている。そして、図2に示すように、配線基板10に形成された第1導電パッド14のうち、第1ワイヤ41を介してマイコンチップ20のコマンドアドレス系電極パッド24Cに電気的に接続された第1コマンドアドレス系導電パッド14Cは、マイコンチップ20の第2チップ辺21bに沿って配置されている。配線基板10の上面には、上記マイコンチップ20に隣接して2個のメモリチップ30が搭載されている。2個のメモリチップ30のそれぞれは、平面形状が長方形のシリコン基板からなる。すなわち、2個のメモリチップ30のそれぞれは、第1チップ辺31a、第1チップ辺31aと対向する第2チップ辺31b、第1チップ辺31aおよび第2チップ辺31bとそれぞれ交差する第3チップ辺31c、第3チップ辺31cと対向する第4チップ辺31dを備えている。2個のメモリチップ30のそれぞれは、平面視において、第3チップ辺31cが配線基板10の第1基板辺11aと隣り合い、かつ、第2チップ辺31bが配線基板10の第3基板辺11cと隣り合うように、配線基板10の上面に配置されている。言い換えると、2個のメモリチップ30のそれぞれは、第1チップ辺31aおよび第2チップ辺31bが配線基板10の第3基板辺11cおよび第4基板辺11dとそれぞれ平行になり、かつ、第3チップ辺31cおよび第4チップ辺31dが配線基板10の第1基板辺11aおよび第2基板辺11bとそれぞれ平行になるように、配線基板10の上面に配置されている。また、図6に示すように、2個のメモリチップ30のそれぞれは、平面視において、第3チップ辺31cと配線基板10の第1基板辺11aとの間隔S1が、マイコンチップ20の第1チップ辺21aと第1基板辺11aとの間隔S2よりも小さく=S1<S2、かつ、第2チップ辺31bと第3基板辺11cとの間隔S3がマイコンチップ20の第3チップ辺21cと第3基板辺11cとの間隔S4よりも小さくなるように=S3<S4、マイコンチップ20の隣りに搭載されている。また、2個のメモリチップ30のそれぞれは、その表面デバイス面を上に向けた、いわゆるフェイスアップ実装方式で搭載され、かつ、1個のメモリチップ30の上にもう1個のメモリチップ30を積層するスタック方式で搭載されている。そして、下層のメモリチップ30と上層のメモリチップ30との間には、下層のメモリチップ30の表面の周辺部を露出させるために、メモリチップ30よりも面積の小さいシリコンチップからなるスペーサ32が介在されている。さらに、配線基板10の上面と下層のメモリチップ30との間、下層のメモリチップ30とスペーサ32との間、スペーサ32と上層のメモリチップ30との間には、それぞれフィルム状の接着剤であるダイアタッチフィルム44が介在している。すなわち、下層のメモリチップ30は、ダイアタッチフィルム44を介して配線基板10の上面に固定され、スペーサ32は、ダイアタッチフィルム44を介して下層のメモリチップ30の上面に固定され、上層のメモリチップ30は、ダイアタッチフィルム44を介してスペーサ32の上面に固定されている。図示は省略するが、2個のメモリチップ30のそれぞれのデバイス面には、例えば512Mbの記憶容量を有するDDR-SDRAM回路が形成されている。DDR-SDRAMは、外部クロック信号の立ち上がり時と立ち下がり時の両方でデータの読み書きを行うクロック同期型メモリである。2個のメモリチップ30のそれぞれの表面には、第1チップ辺31aおよび第2チップ辺31bのそれぞれに沿って複数の電極パッドボンディングパッドが形成されている。これらの電極パッドのうち、符号33で示す第1電極パッドは、第1チップ辺31aに沿って配置されており、符号34で示す第2電極パッドは、第2チップ辺31bに沿って配置されている。第1電極パッド33および第2電極パッド34は、メモリチップ30の外部接続端子を構成し、内部配線を介して上記のDDR-SDRAM回路に電気的に接続されている。図5bに示すように、メモリチップ30の第1電極パッド33は、第1チップ辺31aに沿って1列に配置されている。同様に、第2電極パッド34は、第2チップ辺31bに沿って1列に配置されている。メモリチップ30の表面に形成された上記複数の電極パッドは、データ系パッドデータ入出力用パッドおよびデータストローブ用パッド、コマンドアドレス系パッド、電源パッドなどを含んでいる。そして、これらの電極パッドのうち、特に、データ系パッド図2の符号33Dで示す電極パッドは、第1電極パッド33のいずれかで構成されている。すなわち、データ系電極パッド33Dは、メモリチップ30の第1チップ辺31aに沿って配置されている。また、コマンドアドレス系パッド図2の符号34Cで示す電極パッドは、第2電極パッド34のいずれかで構成されている。すなわち、コマンドアドレス系電極パッド34Cは、メモリチップ30の第2チップ辺31bに配置されている。配線基板10の上面には、上記メモリチップ30の第1チップ辺31aおよび第2チップ辺31bに沿って複数の第2導電パッド15が配置されている。第2導電パッド15は、マイコンチップ20の周囲に配置された第1導電パッド14と同じく、配線基板10に形成された複数層のCu配線のうち、最も上面側に位置する第1配線層表面配線16と一体に構成されており、その表面には、例えばNi層およびAu層からなるメッキ層が形成されている。図1に示すように、メモリチップ30の第1チップ辺31aに沿って配置された第2導電パッド15は、複数列例えば4列に亘って配置されている。また、これらの第2導電パッド15は、平面視において、マイコンチップ20の第3チップ辺21cの延長線と第4チップ辺21dの延長線との間の領域に配置されている。これは、前述したように、マイコンチップ20のデータ系電極パッド23Dがマイコンチップ20の第1チップ辺21a、第3チップ辺21cおよび第4チップ辺21dに沿って配置されているためである。なお、図2では、図面を見易くするために、これらの第2導電パッド15を1列に配置している。メモリチップ30の表面に形成された第1電極パッド33および第2電極パッド34のそれぞれは、AuまたはCuからなる第2ワイヤ42を介して第2導電パッド15のいずれかに電気的に接続されている。導電性部材として、例えばワイヤ第2ワイヤ42を用いてメモリチップ30と配線基板10とを電気的に接続する場合には、複数の導電パッド第2導電パッド15のうちの互いに隣り合う導電パッドの間隔ピッチを、メモリチップ30の電極パッド第1電極パッド33および第2電極パッド34の間隔ピッチよりも大きくする必要がある。この詳細な理由の一つは、ワイヤボンディング工程で使用するキャピラリの動作に基づいている。すなわち、1stボンド側では、ワイヤを接続する対象物本実施の形態では、半導体チップの電極パッドの表面に対して垂直方向にキャピラリを移動させ、ワイヤの一部を対象物に接続しているが、2ndボンド側では、ワイヤを接続する対象物本実施の形態では、配線基板の導電パッドの表面に対して水平方向にキャピラリを移動させ、ワイヤの他部を対象物に接続している正ボンディング法。そのため、2ndボンド側となる対象物の表面積を1stボンド側となる対象物の表面積よりも大きくする、または、2ndボンド側の対象物に接続されたワイヤの一部が隣の対象物に接触しない跨らないようにする必要があり、本実施の形態では、上記のように、複数の導電パッド第2導電パッド15のうちの互いに隣り合う導電パッドの間隔ピッチを、メモリチップ30の電極パッド第1電極パッド33および第2電極パッド34の間隔ピッチよりも大きくしている。なお、他の理由としては、半導体チップは、配線基板と異なるプロセスを用いて製造される加工精度が異なることも、間隔ピッチを異ならせている理由の一つである。この結果、導電パッド列の幅図2参照がメモリチップ30の辺第1チップ辺31a、第2チップ辺31bよりも大きくなってしまう。そして、導電パッド列の端部側に設けられた第2導電パッド15に対して第2ワイヤ42を接続すると、この第2ワイヤ42の平面視における傾斜角度が大きくなってしまい、ループ形状が安定し難くなる。そこで、本願発明者は、図1に示すように、第2導電パッド15を複数列に亘って配置することを検討した。これにより、導電パッド列の幅を小さくすることができた。しかしながら、新たな課題として、第2導電パッド15が多列で配置されることから、前記特許文献1の図5のように、メモリチップの導電パッドが設けられた辺をマイコンチップに向けて搭載する場合には、複数の導電パッド列を配置するためのスペースを、メモリチップとマイコンチップとの間に設けなければならず、外形サイズの小さい基材を用いることが困難となる。前述したように、データ系電極パッド33Dを含む第1電極パッド33は、メモリチップ30の第1チップ辺31aに沿って配置されている。そして、図2に示すように、配線基板10に形成された第2導電パッド15のうち、第2ワイヤ42を介してメモリチップ30のデータ系電極パッド33Dに電気的に接続された第2データ系導電パッド15Dは、メモリチップ30の第1チップ辺31aに沿って配置されている。また、前述したように、コマンドアドレス系電極パッド34Cを含む第2電極パッド34は、メモリチップ30の第2チップ辺31bに沿って配置されている。そして、図2に示すように、配線基板10に形成された第2導電パッド15のうち、第2ワイヤ42を介してメモリチップ30のコマンドアドレス系電極パッド34Cに電気的に接続された第2コマンドアドレス系導電パッド15Cは、メモリチップ30の第2チップ辺31bに沿って配置されている。メモリチップ30の2つの辺第1チップ辺31aおよび第2チップ辺31bに沿って配置された複数の第2導電パッド15のそれぞれと、マイコンチップ20の4つの辺第1チップ辺21a、第2チップ辺21b、第3チップ辺21cおよび第4チップ辺21dに沿って配置された複数の第1導電パッド14のそれぞれは、配線基板10に形成された複数層のCu配線を介して互いに電気的に接続されている。そして、メモリチップ30の第1チップ辺31aに沿って配置された複数の第2データ系導電パッド15Dと、マイコンチップ20の3つの辺第1チップ辺21a、第3チップ辺21cおよび第4チップ辺21dに沿って配置された複数の第1データ系電極パッド14Dのそれぞれは、配線基板10に形成された複数層のCu配線のうち、最も上面側第1配線層に形成されたデータ系配線16Dを介して互いに電気的に接続されている。また、メモリチップ30の第2チップ辺31bに沿って配置された複数の第2コマンドアドレス系導電パッド15Cと、マイコンチップ20の第2チップ辺21bに沿って配置された複数の第1コマンドアドレス導電パッド14Cのそれぞれは、配線基板10に形成された複数層のCu配線のうち、上記データ系配線16Dとは異なる配線層第2配線層に形成されたコマンドアドレス系配線17Cを介して互いに電気的に接続されている。配線基板10の上面に搭載されたマイコンチップ20、メモリチップ30、マイコンチップ20と第1導電パッド14とを電気的に接続する第1ワイヤ41、およびメモリチップ30と第2導電パッド15とを電気的に接続する第2ワイヤ42は、エポキシ樹脂系のモールド樹脂45によって封止されている。以上、詳述した本実施の形態の構成によれば、配線基板10の上面に搭載されたマイコンチップ20のデータ系電極パッド23Dとメモリチップ30のデータ系電極パッド33Dとを接続するデータ系配線16Dの長さを最短化することができる。これにより、配線基板10の外形寸法を小さくすることができるので、SIP型半導体装置の小型化を推進することができる。また、メモリチップ30へのデータの書き込み速度およびメモリチップ30からのデータの読み出し速度が短縮されるので、SIP型半導体装置の高速化を推進することができる。次に、図7~図23を参照しながら、上記のように構成されたSIP型半導体装置の組み立て手順の一例を説明する。まず、図7および図8に示す配線基板10を準備する。配線基板10は、多数の配線層を有する多層配線基板であり、本実施の形態では、例えば6層の配線層を有している。また、その上面には複数の表面配線16、表面配線16と一体に形成された複数の第1導電パッド14および第2導電パッド15が形成されている。また、配線基板10の内部には、コマンドアドレス系配線17Cや電源配線を含む4層の内層配線が形成されており、配線基板10の下面には、裏面配線である複数の導電パッド18が形成されている。なお、図示はしないが、配線基板10の上面は、第1導電パッド14および第2導電パッド15のそれぞれの表面を除き、ソルダレジストで覆われている。また、配線基板10の上面は導電パッド18の表面を除き、ソルダレジストで覆われている。次に、図9に示すように、配線基板10の上面のマイコンチップ搭載領域にペースト状の接着剤ペースト材43を塗布した後、図10および図11に示すように、マイコンチップ20をその裏面が配線基板10のマイコンチップ搭載領域と対向するように、配線基板10の上面に搭載する。なお、ペースト状の接着剤ペースト材43以外の接着材料を使ってマイコンチップ20を配線基板10の上面に搭載してもよいことは勿論である。次に、図12および図13に示すように、配線基板10の上面のメモリチップ搭載領域にダイアタッチフィルム44を介して1段目下層のメモリチップ30を搭載する。ダイアタッチフィルム44は、シリコンウエハにDDR-SDRAM回路を形成する工程前工程が完了した後、シリコンウエハの裏面に貼り付けておく。そして、このシリコンウエハをダイシングしてメモリチップ30を取得する際、シリコンウエハと共にダイシングする。なお、ダイアタッチフィルム44以外の接着材料を使ってメモリチップ30を配線基板10の上面に搭載してもよいことは勿論である。次に、図14および図15に示すように、1段目のメモリチップ30の上部にダイアタッチフィルム44を介してスペーサ32を搭載する。スペーサ32は、メモリチップ30よりも面積の小さいシリコンチップで構成されているので、1段目のメモリチップ30の上部にスペーサ32を搭載した時に、1段目のメモリチップ30の表面に形成された第1電極パッド33および第2電極パッド34がスペーサ32で覆われることはない。なお、マイコンチップ20とメモリチップ30の搭載順序は、上記と逆でもよい。すなわち、配線基板10の上面に1段目のメモリチップ30を搭載し、続いてその上部にスペーサ32を搭載した後、配線基板10の上面にマイコンチップ20を搭載してもよい。次に、図16および図17に示すように、例えば熱と超音波を併用したボールボンディング法を用いて、メモリチップ30の第1電極パッド33と配線基板10の第2導電パッド15、および第2電極パッド34と第2導電パッド15をそれぞれ第2ワイヤ42で電気的に接続する。ここでは、まず、第2ワイヤ42の一端をメモリチップ30の電極パッド第1電極パッド33、第2電極パッド34に接続し、次に、第2ワイヤ42の他端を配線基板10の第2導電パッド15に接続する、いわゆる正ボンディング法を用いる。次に、図18に示すように、スペーサ32の上部にダイアタッチフィルム44を介して2段目上層のメモリチップ30を積層する。次に、図19に示すように、上記したボールボンディング法を用いて、マイコンチップ20の第1電極パッド23と配線基板10の第1導電パッド14、および第2電極パッド24と第1導電パッド14をそれぞれ第1ワイヤ41で電気的に接続する。ここでは、まず、第1ワイヤ41の一端をマイコンチップ20の電極パッド第1電極パッド23、第2電極パッド24に接続し、次に、第1ワイヤ41の他端を配線基板10の第1導電パッド14に接続する、いわゆる正ボンディング法を用いる。次に、図20および図21に示すように、上記したボールボンディング法を用いて、2段目上層のメモリチップ30の第1電極パッド33と配線基板10の第2導電パッド15、および第2電極パッド34と第2導電パッド15をそれぞれ第2ワイヤ42で電気的に接続する。この場合も、第2ワイヤ42の一端をメモリチップ30の電極パッド第1電極パッド33、第2電極パッド34に接続し、次に、第2ワイヤ42の他端を配線基板10の第2導電パッド15に接続する、いわゆる正ボンディング法を用いる。なお、図19に示したマイコンチップ20のワイヤボンディングは、図16および図17に示した1段目下層のメモリチップ30のワイヤボンディングに先立って行ってもよく、図20および図21に示した2段目上層のメモリチップ30のワイヤボンディングの後に行ってもよい。次に、図22および図23に示すように、配線基板10の上面に搭載されたマイコンチップ20、メモリチップ30、第1ワイヤ41および第2ワイヤ42をモールド樹脂45で封止する。次に、配線基板10の下面に形成された導電パッド18に半田ボール12を接続した後、モールド樹脂45の表面に製品名などを印字するマーキング工程と電気特性検査工程を経ることにより、図1~図4に示したSIP型半導体装置が完成する。実施の形態2メモリチップ30の大容量化が進み、電極パッド第1電極パッド33、第2電極パッド34が形成される辺第1チップ辺31a、第2チップ辺31bの長さが大きくなると、前記実施の形態1のレイアウトでは、配線基板10の第3基板辺11cおよび第4基板辺11dの長さも大きくなり、配線基板10の外形寸法が大きくなってしまうこともある。このような場合は、図24に示すように、メモリチップ30の第1チップ辺31aに沿って配置された第2導電パッド15が、平面視において、マイコンチップ20の第3チップ辺21cの延長線と第4チップ辺21dの延長線との間の領域の外側に位置するようにメモリチップ30を搭載することが好ましい。この場合においても、データ系電極パッド33Dが配置された第1チップ辺31aがコマンドアドレス系電極パッド34Cが配置された第2チップ辺31bよりもマイコンチップ20側に位置するように、メモリチップ30を配線基板10上に搭載することにより、マイコンチップ20のデータ系電極パッド23Dとメモリチップ30のデータ系電極パッド33Dとを接続するデータ系配線16Dの長さを最短化することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。前記実施の形態では、配線基板10上に複数枚のメモリチップ30を搭載する場合について説明したが、配線基板10上に1枚のメモリチップ30を搭載する場合に適用することもできる。しかしながら、前述のように、配線基板10上に搭載するメモリチップ30の枚数が多いほど、配線基板10上に設けられる導電パッドの列数も増加するため、本願発明を適用した場合の効果も大きくなる。