"半導体基板と、前記半導体基板の主面上に形成された第1導電型のドリフト層と、前記ドリフト層の上面部に選択的に離間して形成された第2導電型の複数の第1ウェル領域と、前記ドリフト層の結晶欠陥が存在する領域において、前記結晶欠陥を平面視で包含して当該ドリフト層の上面部に離間せず一体的に形成された第2導電型の第2ウェル領域とを備えることを特徴とする半導体装置。前記第2ウェル領域は、前記複数の第1ウェル領域のうちの1つ以上に重ねて形成されている請求項1記載の半導体装置。前記第2ウェル領域の底は、前記複数の第1ウェル領域の底よりも前記ドリフト層の表面から深い位置にある請求項2記載の半導体装置。前記第2ウェル領域は、前記複数の第1ウェル領域のうちの2つ以上に跨っている請求項2または請求項3記載の半導体装置。前記第2ウェル領域は、前記複数の第1ウェル領域と厚さおよび不純物濃度が同じである請求項1記載の半導体装置。前記結晶欠陥は基底面欠陥である請求項1から請求項5のいずれか一項記載の半導体装置。前記基底面欠陥は積層欠陥である請求項6記載の半導体装置。前記半導体基板および前記ドリフト層は、化合物半導体である請求項1から請求項7のいずれか一項記載の半導体装置。前記化合物半導体は、炭化珪素である請求項1から請求項8のいずれか一項記載の半導体装置。前記半導体基板の前記主面は、c面から8°以内で傾斜している請求項1から請求項9のいずれか一項記載の半導体装置。MOSFET、IGBT、JBS、JFETのいずれかである請求項1から請求項10のいずれか一項記載の半導体装置。a主面上に第1導電型のドリフト層を備える半導体基板を用意する工程とb前記ドリフト層内の結晶欠陥を検出してその位置を特定する結晶欠陥検査を行う工程と、c前記ドリフト層の上面部に、第2導電型の第1ウェル領域を離間して複数個形成する工程と、d特定された前記結晶欠陥の位置を含む領域における前記ドリフト層の上面部に、前記結晶欠陥を平面視で包含して離間せず一体的な第2導電型の第2ウェル領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。前記工程cは、前記第1ウェル領域の形成領域が開口された注入マスクを用いた第1のイオン注入によって行われ、前記工程dは、前記第2ウェル領域の形成領域が開口された注入マスクを用いた第2のイオン注入によって行われる請求項12記載の半導体装置の製造方法。前記第2のイオン注入では、前記第1のイオン注入よりも第2導電型の不純物を深く注入する請求項13記載の半導体装置の製造方法。前記工程cおよびdは、前記第1ウェル領域の形成領域および前記第2ウェル領域の形成領域の両方が開口された注入マスクを用いたイオン注入によって同時に行われる請求項12記載の半導体装置の製造方法。前記工程bで検出する前記結晶欠陥は基底面欠陥である請求項12から請求項15のいずれか一項記載の半導体装置の製造方法。前記基底面欠陥は積層欠陥である請求項16記載の半導体装置の製造方法。基底面欠陥は、基底面内に二次元的に形成された結晶欠陥であるため、基底面欠陥に起因するリーク電流が流れる方向は基底面に沿った方向になる。一方、リーク電流を起こす電子および正孔は、印加される電界が大きいほど強く加速されるため、リーク電流経路に平行な電界を抑えることができれば、リーク電流は小さくなる。よって基底面欠陥に起因するリーク電流を低減させるためには、基底面に沿った方向の電界強度を低減させることが有効である。上記の特許文献1では、炭化珪素半導体装置であるショットキーバリアダイオードにおいて、結晶欠陥の1つであるマイクロパイプの影響を抑えるために、基板表面のマイクロパイプ近傍に選択的なイオン注入を行い、マイクロパイプを不活性化している。この方法では基底面欠陥に沿った方向の電界を抑えることは期待できない。また特許文献2の技術は、炭化珪素半導体基板においてリーク電流の要因となる結晶欠陥を検出し、所望の歩留まりが得られないときはそれをMOSデバイスの作成プロセスに流動させない、あるいは検出された結晶欠陥上がゲート酸化膜の形成領域にしないことにより、歩留まりの向上を図るものであり、積極的に結晶欠陥のリーク電流を抑えるものではない。本発明は以上のような課題を解決するためになされたものであり、第1導電型の半導体層の表面部分に選択的に形成された複数の第2導電型の領域を備える半導体装置において、結晶欠陥に起因するリーク電流の発生を抑えることを目的とする。本発明に係る半導体装置は、半導体基板と、前記半導体基板の主面上に形成された第1導電型のドリフト層と、前記ドリフト層の上面部に選択的に離間して形成された第2導電型の複数の第1ウェル領域と、前記ドリフト層の結晶欠陥が存在する領域において、前記結晶欠陥を平面視で包含して当該ドリフト層の上面部に離間せず一体的に形成された第2導電型の第2ウェル領域とを備えるものである。本発明によれば、基底面欠陥等の結晶欠陥に起因するリーク電流の発生が抑えられるため、炭化珪素半導体装置の製造における歩留まりの向上およびそれによる低コスト化を図ることができる。<実施の形態1>図1は、実施の形態1に係る炭化珪素半導体装置である縦型MOSFETMetalOxideSemiconductorFieldEffectTransistorの構成を示す断面図である。以下では、第1導電型をn型、第2導電型をp型と仮定するが、反対に第1導電型をp型、第2導電型をn型としてもよい。図1のように、本実施の形態に係る半導体装置は、4Hのポリタイプを有するn型で低抵抗な炭化珪素の半導体基板炭化珪素基板10と、その上面第1主面にエピタキシャル成長させたn型の炭化珪素ドリフト層20を備えるエピタキシャル基板を用いて形成されている。炭化珪素基板10は、第1主面の面方位が0001面でありc軸方向に対して4°傾斜されている。炭化珪素ドリフト層20の上面部には、複数のp型の第1ウェル領域30が、互いに離間して所定の間隔を空けて周期的に形成されている。第1ウェル領域30は、p型の不純物としてアルミニウムAlを含んでおり、炭化珪素ドリフト層20の底面よりも浅く形成される。また、各第1ウェル領域30内の表面部分には、n型のソース領域40が選択的に形成されている。ソース領域40は、n型の不純物として窒素Nを含んでおり、第1ウェル領域30よりも浅く形成される。炭化珪素ドリフト層20において、第1ウェル領域30に隣接するn型領域隣り合う第1ウェル領域30に挟まれた領域の部分はJFETJunctionFieldEffectTransistor領域と呼ばれ、当該MOSFETのオン動作時の電流経路となる。炭化珪素ドリフト層20上には、第1ウェル領域30内のソース領域40とJFET領域とを跨ぐように、酸化珪素のゲート絶縁膜50を介してゲート電極60が延在する。図1のように、ゲート絶縁膜50およびゲート電極60は、隣り合う第1ウェル領域30のソース領域40間に跨って形成されている。よってゲート絶縁膜50およびゲート電極60は、JFET領域上にも延在している。第1ウェル領域30において、ゲート電極60の下方に位置するソース領域40とJFET領域との間の領域は、当該MOSFETのオン動作時に反転層反転チャネルが形成されるチャネル領域となる。ゲート絶縁膜50にはソース領域40の上面を露出する開口が設けられており、その内部に、ソース領域40および第1ウェル領域30の一部と電気的に接続するソース電極70が形成される。また炭化珪素基板10の下面第2主面には、ドレイン電極80が配設される。なお、図示は省略するが、複数の第1ウェル領域30が周期的に並ぶ領域を囲む外周部には、配線領域の確保や素子終端部の耐圧向上を目的として、オン電流が流れない領域外周領域が形成される。この外周領域に対し、その内側の複数の第1ウェル領域30が並べて配設される領域は活性領域という。図1においては、炭化珪素ドリフト層20内に存在する基底面欠陥積層欠陥を含むが図示されている。同図の如く、本実施の形態の半導体装置は、炭化珪素ドリフト層20の上面部における、平面視で基底面欠陥が存在する領域を含む領域一帯に、p型の第2ウェル領域31が、第1ウェル領域30およびソース領域40に重ねて形成される。つまりp型の第2ウェル領域31は、炭化珪素ドリフト層20における基底面欠陥が存在する領域の上部に、その基底面欠陥を平面視で包含して、離間せず連続的に一体的に形成される。第2ウェル領域31は、p型の不純物としてアルミニウムAlを含んでおり、後述するように、第1ウェル領域30よりも深いことが望ましい。ここで、図1のMOSFETの動作を簡単に説明する。ゲート電極60に閾値電圧以上の正電圧が印加されると、チャネル領域に反転チャネルが形成され、ソース領域40と炭化珪素ドリフト層20JFET領域との間に、キャリアである電子が流れる経路ができる。ソース領域40からJFET領域へ流れ込んだ電子は、ドレイン電極80に印加される正電圧により形成される電界に従い、炭化珪素ドリフト層20および炭化珪素基板10を経由してドレイン電極80に到達する。つまり当該MOSFETは、ゲート電極60に閾値以上の正電圧が印加されたときに、ドレイン電極80からソース電極70に電流を流すことができる。この状態がオン状態であり、そのとき流れる電流がオン電流である。但し、本実施の形態のMOSFETでは、第2ウェル領域31が形成された部分にはオン電流は流れない。一方、ゲート電極60に閾値電圧以下の電圧が印加されると、チャネル領域には反転チャネルが形成されず、ドレイン電極80からソース電極70へ電流は流れない。この状態がオフ状態である。このとき、ドレイン電極80に印加される正電圧が作用して、炭化珪素ドリフト層20と第1ウェル領域30との間のpn接合から空乏層が伸びる。また、第2ウェル領域31が形成された部分では、第1ウェル領域30および第2ウェル領域31と、炭化珪素ドリフト層20の間のpn接合から空乏層が伸びる。続いて、図1のMOSFETの製造方法について説明する。図2~図9はその工程を示す断面模式図である。まず、第1主面の面方位が0001面であり、4Hのポリタイプを有するn型で低抵抗の炭化珪素基板10を用意する。そしてその上面に化学気相堆積ChemicalVaporDeposition:CVD法により、n型の炭化珪素ドリフト層20をエピタキシャル成長させる図2。炭化珪素ドリフト層20におけるn型不純物の濃度は1×1015cm3~1×1017cm3程度、厚さは5~50μm程度とする。次に、炭化珪素ドリフト層20内に存在する基底面欠陥のウェハ内の位置を特定するために、結晶欠陥検査を行う。結晶欠陥検査の手法としては、例えば、微分干渉顕微鏡を含む光学顕微鏡、共焦点顕微鏡検査、レーザ顕微鏡、フォトルミネッセンス測定、FT-IRFourierTransformInfraredSpectrophotometer測定、X線回折などが広く知られており、本発明ではいずれを採用してもよい。その後、フォトリソグラフィ技術を用いて、炭化珪素ドリフト層20上に、第1ウェル領域30の形成領域上が開口された第1注入マスク100を形成する。すなわち炭化珪素ドリフト層20の上面にポジ型のフォトレジストを塗布し、第1ウェル領域30の形成領域を開口したパターンのフォトマスクを用いて露光した後、現像処理を行うことによって第1注入マスク100が形成される。そして第1注入マスク100をマスクに用いて、p型の不純物であるAlを炭化珪素ドリフト層20へ選択的にイオン注入し、第1ウェル領域30を形成する図3。このときAlのイオン注入の深さは、炭化珪素ドリフト層20の厚さを超えない範囲で、0.5~3μm程度とする。またイオン注入された不純物としてのAlの濃度は、1×1017cm3~1×1019cm3の範囲で、炭化珪素ドリフト層20のn型不純物の濃度より高くする。第1注入マスク100を除去後、第2ウェル領域31の形成領域、すなわち上記の欠陥検査によって基底面欠陥が検出された領域を開口した第2注入マスク101を形成する。第2注入マスク101は、炭化珪素ドリフト層20の上面にポジ型のフォトレジストを塗布し、平面視で基底面欠陥が存在する位置に対して選択的に紫外線を照射してフォトレジストの一部を感光させた後、現像処理を行うことによって形成可能である。そして第2注入マスク101をマスクに用いて、p型の不純物であるAlを炭化珪素ドリフト層20へ選択的にイオン注入し、第2ウェル領域31を形成する図4。このときAlのイオン注入の深さは、第1ウェル領域30形成時にイオン注入したAlに対し、さらに0.1μm以上深く、且つ、その3倍以下の深さであることが望ましい。またイオン注入されたAlの不純物濃度は、1×1017cm3~1×1019cm3の範囲で、炭化珪素ドリフト層20のn型不純物濃度より高いものとし、より望ましくは、第1ウェル領域30を形成するためにイオン注入したAlと同じ濃度とする。基底面方向基底面に沿った方向が、炭化珪素ドリフト層20の主面に対して完全に垂直な場合を除き、基底面欠陥は炭化珪素ドリフト層20内に有限の広がりを持っている。第2ウェル領域31の形成領域は、平面視で基底面欠陥を完全に包含することが好ましい。図4の工程から分かるように、第2ウェル領域31の広さは、第2注入マスク101の設けられる開口の大きさで決まる。よって、機械的誤差による露光位置のずれを補償するために、フォトレジストに紫外線を照射する段階で基底面欠陥の外側に0.1μm以上のマージンをとって、第2注入マスク101の開口を形成することが好ましい。第2注入マスク101を除去後、炭化珪素ドリフト層20上に、フォトリソグラフィ時術を用いてソース領域40の形成領域を開口した第3注入マスク102を形成する。そして第3注入マスク102をマスクに用い、n型の不純物である窒素Nをイオン注入して、ソース領域40を形成する図5。このときNのイオン注入深さは、第1ウェル領域30の厚さよりも浅くする。また、イオン注入したNの不純物濃度は、1×1018cm3~1×1021cm3の範囲で、第1ウェル領域30のp型不純物濃度を超えるものとする。第3注入マスク102を除去した後図6、熱処理装置を用いて、アルゴンArガスなどの不活性ガス雰囲気中での1300~1900°C、30秒~1時間のアニールを行う。このアニールにより、イオン注入されたN、Alが活性化する。その後、炭化珪素ドリフト層20の上面を熱酸化して所定の厚さのゲート絶縁膜50を形成する図7。ゲート絶縁膜50の上に、導電性の多結晶珪素膜を減圧CVD法により形成し、これをパターニングすることによりゲート電極60を形成する図8。そして、ゲート絶縁膜50にソース領域40上に達する開口を形成し、その内部にソース領域40の一部に接続するソース電極70を形成する図9。さらに、炭化珪素基板10の下面にドレイン電極80を形成することにより、図1のMOSFETの構造が完成する。ソース電極70およびドレイン電極80となる材料としてはAl合金などが挙げられる。なお上記の説明では、炭化珪素ドリフト層20に対する各種のイオン注入により、第1ウェル領域30、第2ウェル領域31、ソース領域40をこの順に形成したが、それらの形成順は任意でよい。本発明の効果について説明する。先に述べたように、基底面欠陥は、基底面内に二次元的に形成された結晶欠陥であるため、オフ状態でリーク電流が流れる方向も基底面内の方向になる。一方、リーク電流を起こす電子および正孔は、印加される電界が大きいほど強く加速されるため、リーク電流経路に平行な電界を抑えることができれば、リーク電流は小さくなる。よって基底面欠陥に起因するリーク電流を低減させるためには、基底面に沿った方向基底面方向の電界強度を低減させることが有効である。本発明者らはこの特性に注目して本発明をするに至った。図10a,bは、MOSFETの断面構造を模式的に示す図である。本発明の効果リーク電流の低減は、主にMOSFETがオフ状態のときに得られるため、ここではソース領域40などオフ状態の電界分布に影響を及ぼさない要素を省略し、オフ状態のMOSFETの構成を簡略化して再現する。図10aに示す構造Aは、炭化珪素基板10上の炭化珪素ドリフト層20に、第1ウェル領域30のみが形成された、従来構造のMOSFETに相当する。図10bに示す構造Bは、炭化珪素基板10上の炭化珪素ドリフト層20に、複数の第1ウェル領域30とそれらに跨る一体的な第2ウェル領域31が形成された、本実施の形態のMOSFETに相当する。ここでも図1と同様に、炭化珪素基板10および炭化珪素ドリフト層20はn型、第1ウェル領域30および第2ウェル領域31はp型とする。また以下の説明では、炭化珪素基板10の上面第1主面に垂直な方向を上方向、下面第2主面に垂直な方向を下方向、ある第1ウェル領域30からそれに隣り合う他の第1ウェル領域30へ向かう方向を横方向と称している。図11a,bは、構造A,Bを有するMOSFETそれぞれのオフ状態において、炭化珪素ドリフト層20内の第1ウェル領域30およびその周辺に発生する電界の向きを示す図である。構造AのMOSFETのオフ状態では、炭化珪素ドリフト層20JFET領域を含むは空乏化し、その部分にはドナーイオンに相当する正の空間電荷が発生する。一方、第1ウェル領域30は炭化珪素ドリフト層20よりも不純物濃度が高いため、第1ウェル領域30では炭化珪素ドリフト層20に近い外周部だけが空乏化し、その部分にアクセプタイオンに相当する負の空間電荷が発生する。これら正の空間電荷と負の空間電荷とを結ぶように電気力線が形成され、その密度に応じた電界が図11aの矢印の向きに生じる。炭化珪素ドリフト層20において、第1ウェル領域30の下の領域で発生したドナーイオンから生じる電気力線は、直上の第1ウェル領域30内に発生したアクセプタイオンで終端するため、第1ウェル領域30の下で発生する殆どの電界の向きは上方向である。一方、炭化珪素ドリフト層20のうちJFET領域およびその下の領域では、直上に第1ウェル領域30が存在しないため、その部分にドナーイオンから生じる電気力線は、そこから近い第1ウェル領域30内に発生したアクセプタイオンで終端する。そのため構造Aでは、図11aに示すように横方向の電界成分も多く発生する。構造BのMOSFETでは、隣り合う第1ウェル領域30の間に跨って第2ウェル領域31が形成されているため、その部分にJFET領域が存在しない。また構造Bでは、第2ウェル領域31が一様に形成されているため、炭化珪素ドリフト層20内に発生したドナーイオンから生じる電気力線は、その直上にある第2ウェル領域31中のアクセプタイオンで終端する。従って構造Bの炭化珪素ドリフト層20においては、図11bのように上方向の電界のみが生じる。つまり構造Bでは、横方向の電界成分は発生しない。本発明者等は、上記の構造A,Bのそれぞれについて、有限要素法による二次元デバイスシミュレーションを用いて内部の電界分布を算出した。当該シミュレーションでは、構造A,Bの両方において、炭化珪素ドリフト層20は、ドナー濃度が1×1016cm3、膜厚が10μmであると仮定した。また構造A,Bの両方において、第1ウェル領域30は、アクセプタ濃度が1×1018cm3、深さが0.8μmであり、炭化珪素ドリフト層20の上部に4μmの間隔で2つ配置されているものと仮定した。さらに構造Bに設けられる第2ウェル領域31は、2つの第1ウェル領域30を包含しすなわち第2ウェル領域31は第1ウェル領域30よりも厚い、アクセプタ濃度が1×1018cm3、深さが1.0μmであると仮定した。なお、第1ウェル領域30と第2ウェル領域31が重複する領域の不純物濃度は、それら単独の不純物濃度の和と仮定した。またMOSFETのオフ状態を想定し、構造A,Bのそれぞれに1000Vの逆バイアスが印加されているものと仮定した。図12a,bは、そのシミュレーション結果であり、それぞれ構造A,Bに1000Vの逆バイアスが印加されたときの電位分布の計算結果を示している。同図において、電位分布は50V刻みの等電位線で示している。図12aに示すように、構造Aでは第1ウェル領域30の周辺で等電位線が曲がり、様々な方向の電界を有していることが分かる。また図12bに示すように、構造Bでは全域に渡って等電位線がほぼ水平であり、横方向の電界が生じていないことが分かる。ここで構造A,Bにおける炭化珪素ドリフト層20内の基底面が、図10の断面に垂直であり、且つ炭化珪素基板10の上面に対してθの角度を成していると仮定する。すなわち炭化珪素基板10の上面が、炭化珪素のc面からθだけ傾斜した面であると仮定する。図13は、この仮定のもと、構造A,Bそれぞれの炭化珪素ドリフト層20の全体第1ウェル領域30および第2ウェル領域31中も含むにおける基底面方向の電界強度の最大値最大電界強度並びにそれらの比と、角度θとの関係を示している。なお図13では、構造A,Bのそれぞれに1000Vの逆バイアスが印加された状態を仮定している。図13から分かるように、θがいずれの値になっても、基底面方向の最大電界強度は構造Aよりも構造Bの方が小さいことが分かる。またそれらの比のグラフから分かるように、特にθが8°以下になると、基底面方向の最大電界強度が構造Bにおいて劇的に減少することが分かる。この結果は、基底面欠陥が存在する場合に、構造Bでは構造Aに比較してリーク電流が抑制されることを意味している。図14は、構造Bに対する上記の二次元シミュレーションにおいて、第2ウェル領域31の深さのみを0.2μm~1.2μmの間で変化させた場合の、基底面方向の最大電界強度の変化を示している。第2ウェル領域31の深さが0.0μmに相当するプロットは、第2ウェル領域31が存在しない構造Aに相当する。第2ウェル領域31の深さがいずれの値になっても、基底面方向の電界強度の最大値は、第2ウェル領域31が存在しない場合よりも低減されることが分かる。また、第2ウェル領域31の深さが第1ウェル領域30の深さ0.8μmよりも深くなると、基底面方向の電界強度が最も低減されることが分かる。これは第2ウェル領域31の底の位置を第1ウェル領域30の底の位置よりも深くすることで、炭化珪素ドリフト層20と第2ウェル領域31との間のpn接合から第2ウェル領域31の内部へ伸びる空乏層が、第1ウェル領域30に届かなくなり、横方向の電界成分が完全に無くなるためである。このことから、第2ウェル領域31の深さは第1ウェル領域30よりも深いことが望ましい。この深さの関係についてより詳細に検討する。第2ウェル領域31と炭化珪素ドリフト層20との間に形成されるpn接合面から、第2ウェル領域31の内部に電界が入り込む深さdは、次の式1で表される。d={2ε0εsVDφbi}/qNA...式1この式において、ε0は真空の誘電率、εsは炭化珪素の比誘電率、VDはドレインの電圧、φbiはpn接合の拡散電位、qは素電荷、NAは第2ウェル領域31のアクセプタ濃度である。つまり第2ウェル領域31の深さを、第1ウェル領域30の深さよりも式1で求まるd以上に深くすれば、空乏層が第1ウェル領域30に届かなくなり、第2ウェル領域31の下方での横方向の電界成分を最小にすることができる。例えば、NAが1×1018cm3、VDが600Vであれば、dは0.08μmとなる。なお図10bに示した構造Bでは、炭化珪素ドリフト層20の上面部の全体に第2ウェル領域31が形成されているが、これはシミュレーションの便宜のためである。実際には図1のように、第2ウェル領域31は、基底面欠陥が存在する領域に局所的に形成される。第2ウェル領域31が形成された領域では、オン電流の経路となるJFET領域が無くなりオン抵抗が流れないので、炭化珪素ドリフト層20の全面に第2ウェル領域31が形成されると、スイッチング素子として機能しなくなるからである。またオン抵抗低減の観点から、電流経路の面積は広いことが望ましいため、第2ウェル領域31の形成領域の面積はできるだけ小さいことが好ましい。従って第2ウェル領域31は、基底面欠陥が存在する領域のみに形成されることが望ましい。本発明の実施にあたり、第2ウェル領域31の形成に先立って、炭化珪素ドリフト層20に対する結晶欠陥検査を行い、基底面欠陥の位置を特定するのはこのためである。以上のように本実施の形態によれば、炭化珪素ドリフト層20の基底面欠陥が存在する領域に第2ウェル領域31が形成されることにより、基底面欠陥に沿った方向の電界成分の発生が抑制される。従って、基底面欠陥に起因するリーク電流の発生が抑えられ、炭化珪素半導体装置の製造における歩留まりの向上およびそれによる低コスト化を図ることができる。<実施の形態2>図3および図4を用いて説明したように、実施の形態1では、炭化珪素ドリフト層20における基底面欠陥が存在する領域の上面部一帯に形成するp型不純物領域第2ウェル領域31を、第1ウェル領域30とは別の工程で形成した。本実施の形態では、それらを同時に形成する手法を示す。図15は、実施の形態2に係る炭化珪素半導体装置である縦型MOSFETの構成を示す断面図である。同図において、図1に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの説明は省略する。図15のMOSFETは、炭化珪素ドリフト層20における基底面欠陥が存在する領域の上面部一帯に、第1ウェル領域30の形成と同じイオン注入で形成された第3ウェル領域32が形成されている点で、図1の構成とは異なっている。すなわち第3ウェル領域32は、第1ウェル領域30に重ねて形成されたものではなく、第1ウェル領域30と同時に形成されたものである。そのため第3ウェル領域32の深さ厚さや不純物濃度等は、第1ウェル領域30と同じになっている。本実施の形態のMOSFETの製造方法を説明する。まず実施の形態1と同様の手順により、炭化珪素基板10上に炭化珪素ドリフト層20を形成し、結晶欠陥検査によって炭化珪素ドリフト層20内に存在する基底面欠陥のウェハ内の位置を特定する。続いて炭化珪素ドリフト層20の上面にポジ型のフォトレジストを塗布し、第1ウェル領域30の形成領域が開口されたパターンのフォトマスクを用いて露光する。このフォトマスクは、実施の形態1と同様に、基底面欠陥が存在する領域を含む全体に、第1ウェル領域30のパターンが周期的に形成されたものを用いる。実施の形態1ではここで現像処理を行ったが、本実施の形態では現像処理の前に、基底面欠陥が存在する領域に対して選択的に紫外線を照射し、その部分のフォトレジストを感光させる。そして現像処理を行うと、図16のように、第1ウェル領域30の形成領域と第3ウェル領域32の形成領域基底面欠陥が存在する領域の両方が開口された第4注入マスク103が形成される。すなわち第4注入マスク103の開口パターンは、第1ウェル領域30の形成領域と第3ウェル領域32の形成領域の論理和となる。また必要に応じて第4注入マスク103に対するレジストベークを施してもよい。そして第4注入マスク103をマスクに用いて、p型の不純物であるAlを炭化珪素ドリフト層20へ選択的にイオン注入し、第1ウェル領域30と第3ウェル領域32とを同時に形成する図16。このイオン注入の条件ドーズ量や注入深さなどは、実施の形態1の第1ウェル領域30形成時と同じでよい。本実施の形態でも、実施の形態1と同様に、炭化珪素ドリフト層20の基底面欠陥が存在する領域の上部一帯に厚さの一定なp型の不純物領域第3ウェル領域32が形成されるため、その領域では上方向の電界成分のみが発生する。よって基底面欠陥に沿った方向の電界成分を小さくでき、基底面欠陥に起因するリーク電流を抑制できる。また本実施の形態では、実施の形態1よりも注入マスクの形成工程およびイオン注入工程をそれぞれ1回少なくできるため、プロセスコストの削減が可能となる。なお以上の説明では、炭化珪素基板10は、第1主面の面方位が0001面であり、4Hのポリタイプを有し、第1主面がc軸方向に対して4°傾斜されているものとしたが、本発明の適用はこれに限定されない。例えば炭化珪素基板10の面方位は、000-1面でも良い。また第1主面のc軸に対する傾斜角は60°以下、好ましくは8°以下であればよく、その傾斜の方向は問わない。また第1主面がc軸に対して傾斜していなくてもよい。また本発明の適用はMOSFETに限られるものではなく、活性領域において、逆バイアス時に空乏化される領域上記の例では第1ウェル領域30が互いに離間して配設される構成を有する他の半導体装置に広く適用可能である。そのような構成の半導体装置としては、例えばIGBTInsulatedGateBipolarTransistor、JBSjunctionbarrierSchottkyダイオード、JFETなどがある。さらに本発明は炭化珪素半導体装置への適用に限られるものではなく、基底面欠陥積層欠陥を含むが発生し得る他の化合物半導体を用いて形成される半導体装置に対しても広く適用可能である。特に本発明は、高電圧を制御する電力用半導体装置への適用が期待されるため、高耐圧、低損失を実現できるワイドバンドギャップ半導体を用いたデバイスへの適用が考えられる。ワイドバンドギャップ半導体としては、炭化珪素の他、窒化ガリウム、窒化アルミニウム等がある。"