"第1伝導型の高濃度SiC基板と、該高濃度基板上に形成された第1伝導型のドリフト層と、該ドリフト層上に略平行な横方向に隣接して配列された第2伝導型の高濃度ゲート領域及び第1伝導型の低濃度チャネル領域と、該高濃度ゲート領域及び低濃度チャネル領域上に形成された第1伝導型層と、該第1伝導型層上に形成された第1伝導型の高濃度ソース領域と、該ソース領域の最上面に形成されたソース電極と、前記高濃度SiC基板の裏面側に形成されたドレイン電極と、前記高濃度ゲート領域の表面露出部に接続されたゲート電極からなるトランジスタ構造であって、測定された物性データをシミュレータに組み込んでシミュレーションした結果と実デバイスの特性の実測値が一致するように、シミュレーションに組み込んだ物性値のモデル式のフィッティングを前記シミュレータに対して行うことによって得られたフィッティングされたシミュレータを用いて、上記の低濃度チャネル領域は、設計され、上記のトランジスタ構造がノーマリーオフ型であって、該トランジスタ構造の降伏電圧及び特性オン抵抗がそれぞれ600V以上及び4.0mΩcm2以下の特性を有するように、上記のトランジスタ構造の導通特性および降伏特性を上記フィッティングされたシミュレータを用いて半導体デバイスシミュレーションで解析することによって導出されたチャネル層の長さ、半幅及び不純物濃度を有するように、上記の低濃度チャネル領域が形成されたことを特徴とする、埋め込みゲートSiC-SIT。前記の半導体デバイスシミュレーションによって導出されたチャネル領域のデータのうち、前記のトランジスタ構造が上限のRonSmΩcm2及び下限の降伏電圧VBRVを有するように構成可能な、チャネル領域のチャネル長さXj、チャネルドーピングNch及び半幅bの組からなるデータのみを、チャネルドーピングNchを横軸及び半幅bを縦軸として両対数プロットを行い、共通するチャネル長さXj毎に、該対数プロットされたチャネルドーピングNch及び半幅bの座標点を連結してなる輪郭によって囲まれる両対数平面領域内で製造されることを特徴とする、請求項1に記載の埋め込みゲートSiC-SIT。前記の半導体デバイスシミュレーションによって導出されたチャネル領域のデータのうち、前記のトランジスタ構造が上限の特性オン抵抗RonSを有する半チャネル幅bのデータと、前記のトランジスタ構造が下限の降伏電圧VBRを有する半チャネル幅bのデータと、前記のトランジスタ構造が下限の降伏電圧VBRを有する最大の半チャネル幅bMAXのデータを、それぞれ、チャネル長さXj及びNchの関数として表し、上記の半チャネル幅b及びbMAXを、チャネルドーピングNchを横軸及び半幅bを縦軸として両対数平面上にプロットして、共通するチャネル長さXj毎に、前記のRonSを有する半チャネル幅bのデータの座標点を連結して成る線分と、共通するチャネル長さXj毎に、前記のVBRを有する半チャネル幅bのデータの座標点を連結して成る線分と、Nchに依存しないで、チャネル長さXjに依存し、上記の両対数平面においてb=半幅bMAXなる水平な境界線と、によって囲まれる領域内に存在する組Xj,Nch,bのデータを用いて構成されたチャネル領域を備えることを特徴とする、請求項1に記載の埋め込みゲートSiC-SIT。前記の半導体デバイスシミュレーションによって導出されたチャネル領域のデータについて、チャネルドーピング濃度Nchを横軸、チャネル領域の半幅bを縦軸として、両対数グラフに表示したとき、下記の式1乃至4によって囲まれるチャネル長さ、半チャネル幅及びチャネルドーピングの組Xj、b、Nchのデータを用いて構成されたチャネル領域を備えることを特徴とする、請求項1に記載の埋め込みゲートSiC-SIT。b=4.56×107/Nch1/21b=2.74×107/Nch1/22bMAX=0.1090.290Xj-0.0455Xj23b=A×Nchx4但し、第1伝導型の高濃度SiC基板上に第1伝導型のドリフト層を形成する工程と、前記ドリフト層上に第2伝導型の高濃度ゲート層を形成する工程と、前記高濃度ゲート層を略平行な横方向に所定の幅で除去することにより、前記ドリフト層上に溝構造を形成する工程と、前記溝構造上に第1伝導型の低濃度チャネル領域を形成する工程と、前記高濃度ゲート層及び低濃度チャネル領域上に第1伝導型の高濃度ソース層を形成する工程と、前記高濃度ソース層の最上面にソース電極を形成する工程と、前記高濃度SiC基板の裏面側にドレイン電極を形成する工程と、前記高濃度ゲート領域の表面露出部に導通するドレイン電極を設ける工程と、を有する埋め込みゲートSiC-SITの製造方法であって、測定された物性データをシミュレータに組み込んでシミュレーションした結果と実デバイスの特性の実測値が一致するように、シミュレーションに組み込んだ物性値のモデル式のフィッティングを行う工程と、前記トランジスタの構造がノーマリーオフ型であって、該構造の降伏電圧及び特性オン抵抗がそれぞれ600V以上及び4.0mΩcm2以下の特性を有するように、上記フィッティング工程によって得られたシミュレータを用いて半導体デバイスシミュレーションで前記低濃度チャネル領域の長さ、半幅及び不純物濃度を決定するシミュレーション工程を含み、低濃度チャネル領域を形成する工程において、前記低濃度チャネル領域が、前記シミュレーションで決定された前記長さ、半幅及び不純物濃度を有するような条件で、前記低濃度チャネル領域が形成されることを特徴とする、埋め込みゲートSiC-SITの製造方法。前記シミュレーション工程は、前記静電誘導トランジスタが上限のRonS及び下限の降伏電圧VBRを有するように構成可能な、チャネル領域のチャネル長さXj、チャネルドーピング濃度Nch及び半幅bの組からなるデータを導出する工程と、前記導出されたデータを、チャネルドーピング濃度Nchを横軸及び半幅bを縦軸として、両対数平面内にプロットを行う工程と、共通するチャネル長さXj毎に、前記両対数プロットされたチャネルドーピング濃度Nch及び半幅bの座標点を連結して、前記両対数平面内に閉領域を形成する工程と、を含むことを特徴とする、請求項5に記載の埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法。前記シミュレーション工程は、前記静電誘導トランジスタが上限の特性オン抵抗RonSを有する半チャネル幅bのデータと、前記静電誘導トランジスタが下限の降伏電圧VBRを有する半チャネル幅bのデータと、前記静電誘導トランジスタが下限の降伏電圧VBRを有する最大の半チャネル幅bMAXのデータを、それぞれ、チャネル長さXj及びNchの関数として表す工程と、上記の半チャネル幅b及びbMAXを、チャネルドーピングNchを横軸及び半幅bを縦軸として両対数平面上にプロットする工程と、共通するチャネル長さXj毎に、前記のRonSを有する半チャネル幅bのデータの座標点を連結して成る線分と、共通するチャネル長さXj毎に、前記のVBRを有する半チャネル幅bのデータの座標点を連結して成る線分と、Nchに依存しないで、チャネル長さXjに依存し、上記の両対数平面においてb=半幅bMAXなる水平な境界線と、によって前記両対数平面内で囲まれる領域内に存在する組Xj,Nch,bのデータを特定する工程と、を含むことを特徴とする、請求項5に記載の埋め込みゲートSiC-SITの製造方法。前記シミュレーション工程は、前記の半導体デバイスシミュレーションによって導出されたチャネル領域のデータについて、チャネルドーピング濃度Nchを横軸、チャネル領域の半幅bを縦軸として、両対数グラフに表示する工程と、両対数グラフに表示された上記チャネル領域のデータのうち、下記の式1乃至4によって囲まれるチャネル長さ、半チャネル幅及びチャネルドーピングの組Xj、b、Nchのデータを特定する工程と、を含むことを特徴とする、請求項5に記載の埋め込みゲートSiC-SITの製造方法。b=4.56×107/Nch1/21b=2.74×107/Nch1/22bMAX=0.1090.290Xj-0.0455Xj23b=A×Nchx4但し、本発明は、炭化珪素の電気的特性の利点を十分に引き出し、降伏電圧が高く、特性オン抵抗RonSが低いノーマリーオフ型の埋め込みゲート型SiC-SITを実現することを課題とする。すなわち、降伏電圧が600V以上、特性オン抵抗が4.0mΩcm2以下の特性を有するノーマリーオフ型のSiC-SIT及びその製造方法の提供である。上記課題を解決するために、本発明の埋め込みゲートSiC-SITは、第1伝導型の高濃度SiC基板と、該高濃度基板上に形成された第1伝導型のドリフト層と、該ドリフト層上に略平行な横方向に隣接して配列された第2伝導型の高濃度ゲート領域及び第1伝導型の低濃度チャネル領域と、該高濃度ゲート領域及び低濃度チャネル領域上に形成された第1伝導型層と、該第1伝導型層上に形成された第1伝導型の高濃度ソース領域と、該ソース領域の最上面に形成されたソース電極と、前記高濃度SiC基板の裏面側に形成されたドレイン電極と、前記高濃度ゲート領域の表面露出部に接続されたゲート電極からなるトランジスタ構造を備えている。そして、上記のトランジスタ構造はノーマリーオフ型であって、該トランジスタ構造の降伏電圧及び特性オン抵抗がそれぞれ600V以上及び4.0mΩcm2以下の特性を有するように、上記のトランジスタ構造の導通特性および降伏特性を半導体デバイスシミュレーションで解析することによって導出されたチャネル層の長さ、半幅及び不純物濃度を有するように、上記の低濃度チャネル領域は形成される。また、本発明の埋め込みゲートSiC-SITの製造方法は、第1伝導型の高濃度SiC基板上に第1伝導型のドリフト層を形成する工程と、前記ドリフト層上に第2伝導型の高濃度ゲート層を形成する工程と、前記高濃度ゲート層を略平行な横方向に所定の幅で除去することにより、前記ドリフト層上に溝構造を形成する工程と、前記溝構造上に第1伝導型の低濃度チャネル領域を形成する工程と、前記高濃度ゲート層及び低濃度チャネル領域上に第1伝導型の高濃度ソース層を形成する工程と、前記高濃度ソース層の最上面にソース電極を形成する工程と、前記高濃度SiC基板の裏面側にドレイン電極を形成する工程と、前記高濃度ゲート領域の表面露出部に導通するゲート電極を設ける工程と、を有する。上記工程によって製造されるトランジスタの構造は、ノーマリーオフ型であって、本発明の上記の製造方法は、上記工程に加えて、該構造の降伏電圧及び特性オン抵抗がそれぞれ600V以上及び4.0mΩcm2以下の特性を有するように、半導体デバイスシミュレーションで前記低濃度チャネル領域の長さ、半幅及び不純物濃度を決定するシミュレーション工程を含む。そして、本発明の上記の製造方法は、低濃度チャネル領域を形成する工程において、前記低濃度チャネル領域が、前記シミュレーションで決定された前記長さ、半幅及び不純物濃度を有するような条件で、前記低濃度チャネル領域が形成されることを、特徴とする。このように、本発明によれば、所望の降伏電圧においてシリコンパワーデバイスを凌駕する低い特性オン抵抗のノーマリーオフ型のスイッチング素子を実現できる。以下に、本発明の実施の形態について添付図面を参照しながら説明する。降伏電圧が600V以上であり、かつ特性オン抵抗が4.0mΩcm2以下の特性を有するノーマリーオフ型の埋め込みゲート型SiC-SITを実現するのに必要なチャネル領域の半幅b、長さXj、ドナー不純物濃度Nchを決定する。図1は、本発明の設計方法を適用するSiC-SITの断面構造の模式図である。図1Aは4分の1カットを、図1Bは繰り返し部分の単位構造を示す。この構造は、従来のSITの構造を示す図16との比較から、本発明の想定するSITの場合は、ゲート領域の上にn型層があり、ゲート領域が完全に埋め込まれていることが分かる。本発明で実現しようとするチャネル構造は、ドリフト拡散モデルに基づく2次元デバイスシミュレーションによって決定される。このシミュレーションに於いて、図2に示すデバイス構造が繰り返されるものとして、境界条件に関する制約が緩和されている。ここで、符号aは半ゲート幅を、符号bは半チャネル幅を表す。また、符号Xjはチャネル長であり、符号Nchは、チャネルドーピング濃度を表す。図2に示すデバイス構造は、シミュレーションに用いた構造であり、ドレイン電極1を引出電極とするドレイン領域2と、ドレイン領域2とチャネル領域4間の電界を緩和するドリフト層3と、チャネル領域3を流れる電流を制御するゲート領域5と、ゲート領域5からの引出電極であるゲート電極6と、チャネル領域4とソース領域8間に設けたn型層7と、ソース領域8からの引出電極であるソース電極9を備えている。ここでシミュレーションの都合上、ゲート電極6はゲート領域5の側壁に設置している。尚、上記n型層7及びチャネル領域4は同一の組成で形成することができるので、それぞれ別個に形成することも、一体的に形成することもできる。図3A乃至図3Eは、本発明の対象となる埋込ゲート型SiC-SITの製造工程の概略図である。図3Eは、完成された本発明の素子を示す。チャネル領域4は、pゲート層5及びpゲート層5の間の溝内だけでなく、pゲート層5及びソース領域8の間に形成されており、図2に示すデバイス構造の上記n型層7としての機能も備える。まず、a高濃度n型4H-SiC基板2上にn-ドリフト層3、pゲート層5をエピタキシャル成長させる図3A。次に、bドライエッチング法により、上記n-ドリフト層3の表面が露出するようにpゲート層5の中央部を除去してpゲート層5を所定の間隔で離間させる図3B。この工程によって、微細な溝構造が、上記のn-ドリフト層3上に形成される。尚、図1AのSiC-SITを製造する場合、工程bによって、pゲート層5を略平行な横方向に所定の間隔で除去し、ストライプ状の溝が上記のn-ドリフト層3上に周期的に形成される。このエッチングプロセスにおいて決まる寸法pゲート領域の幅x=2a、隣り合ったpゲート領域の間隔y=2b、チャネル長Xjにより素子特性がほぼ決定されるため、一定の素子特性を実現するためには、このエッチングプロセスを再現性良く行うことが重要である。この溝構造上に、cn-チャネル領域4をエピタキシャル成長により形成する図3C。通常、エピタキシャル成長は平坦な基板上に行われるが、SiC基板の結晶方位やエピタキシャル成長の条件温度、ガス流量等を最適化することにより、微細な溝構造上のエピタキシャル成長が可能である。尚、図1のSiC-SITを製造する場合、工程cによって、pゲート層5及びチャネル領域4が、上記のn-ドリフト層3上に略平行な横方向に隣接して周期的に配列される。その後、dnソース領域8をイオン注入により形成し、活性化熱処理例えば1600°C後図3D、eソース電極9及びドレイン電極1を形成し図3E、本発明の素子が完成する。この様にして作製した埋込ゲート型SiC-SIT素子では、pゲート領域5が完全に埋め込まれ、水平方向に所定の間隔で隣り合うpゲート領域5、5の間にn-チャネル領域4が形成される。半導体デバイスシミュレーションによる素子設計工程においては、電界集中が発生する箇所やSITの動作で重要となるチャネル領域では特にメッシュ間隔を細かく設定し、精度良くアバランシェ降伏や静電誘導効果をシミュレートできるように工夫している。半導体材料は結晶構造が4周期六方晶SiC4H-SiCを仮定し、精度良いシミュレーション結果を得るためにキャリア移動度、禁制帯幅、イオン化係数等の材料の物性パラメータは4H-SiCの実験データとフィッティングしたモデル式を用いている。SITのチャネル構造の明確な設計技術は、未だに確立されていない。しかし、非特許文献3のように、半導体pn接合の完全空乏近似に基づいた空乏層の幅を目安にしてチャネル構造が決定されることがしばしばある。完全空乏近似とは、半導体pn接合などの接合部に形成される空乏層の内部の電界や電位の分布を導出する際に、空乏層中では電子及び正孔の濃度はゼロであると仮定する完全空乏化の状況を仮定して計算を進めることである。しかし、実際の半導体pn接合の空乏層と非空乏層の境界部には遷移領域が存在する。従って、チャネル構造を微細化する程、完全空乏近似を用いる場合、その設計精度は悪くなる。更に、アバランシェ降伏現象は空乏層中から発生するキャリアが同層の電界からエネルギーを得て価電子帯の電子と衝突し、その電子が自由電子になるという過程による現象であるため、完全空乏近似を用いた場合、素子の降伏電圧を正確に求めることは困難である。従って、サブミクロンオーダーの微細寸法精度を必要とするノーマリーオフ型埋め込みゲートSiC静電誘導トランジスタの設計を、上記完全空乏近似を用いた従来の設計手法で実施した場合、大幅な製造歩留まりの低下が容易に予測できる。これに対して、本願発明に用いるシミュレーションは、完全空乏近似を用いない。すなわち、チャネル領域の半幅b、長さXj及びドナー不純物濃度Nchに関し、本願発明の課題を達成できる上限及び下限を示す限界線は、ノーマリーオフ型のSiC-SITの導通特性および降伏特性を半導体デバイスシミュレーションで解析することによって導出される。該半導体デバイスシミュレーションのために、半導体の基本方程式であるPoisson式、電子の連続方程式及び正孔の連続方程式が、有限差分法によって離散化され、ニュートン法を用いて解かれる。そして、様々なチャネル領域の半幅bおよびチャネル長Xjの条件の下で、これらの方程式から得られた解の式を用いてチャネルドナー不純物濃度Nchに対する特性オン抵抗および降伏電圧がシミュレーションされ、これらの上限及び下限の限界線が導出される。今日、こうした半導体シミュレーションを行うソフトウエアは市販されており、それを購入すれば誰もが使用することが可能である。しかし、対象となる半導体デバイスを精度良く解析し、より正確な設計方法を確立するには、下記の事項が必要となる。まず、シミュレーション対象となる半導体デバイスの材料例えばSiやSiCのキャリア移動度、アバランシェ増倍係数、禁制帯幅などの物性値を正確に把握し、これらの物性値をシミュレータに組み込む作業が必要である。これらの物性値は半導体に添加する不純物の密度、半導体の面方位、温度に複雑に依存する。Si半導体の場合、研究開発の歴史が長いため、信頼できる物性データを誰もが容易に入手できる。これに対し、SiCは開発の歴史が浅いため、SiCに関する正確な物性データの多くは、明らかにされていない。従って、測定された物性データに基づいたモデル式をシミュレータに組み込んでシミュレーションした結果と実デバイスの特性が一致するように、シミュレーションによる物性値のモデル式を調整するフィッティングという作業を繰り返し、シミュレータの精度を上げる必要がある。次に、一般的な半導体シミュレーションの手法として、有限差分法や有限要素法を用いるが、この際、対象となるデバイス構造領域内をメッシュで区切るプロセスが存在する。数値解析理論によれば、メッシュの間隔を細かく設定すれば計算誤差は減少するが、シミュレーション時間が増大する。このため、通常の半導体シミュレーションでは、デバイス領域中でキャリア分布や電界強度の変化が大きい領域はメッシュ間隔を細かく設定し、その他の領域はメッシュを粗く設定する、所謂不均一メッシュが生成される。このようなメッシュの設定によって、解析領域全体でメッシュ総数が大きくなりすぎないようにする手法が用いられる。また、本願発明において扱うノーマリーオフ型埋め込みゲート構造SiC-SITのように、静電誘導効果やゲート領域コーナーでの電界集中を含む複雑な動作原理を有する場合には、その動作が正確に再現できるよう、メッシュをアレンジすることが必要になる。最終的には、物性値を決定する際と同様に、シミュレーション結果と実デバイス特性を一致させるようにメッシュ調整を繰り返す作業を行う。本願発明では、上記を考慮し精度良いシミュレーション結果を得るために、実験結果に基づいて、SiC材料特有の物性値であるキャリア移動度、アバランシェ増倍係数のモデル式中のパラメータを決定し、フィッティング作業を行い、精度の高い物性値をシミュレータに組み込んでいる。また、メッシュ生成においては、降伏時に発生するゲートコーナー部での電界集中や静電誘導効果パンチスルー現象、オン時のチャネルやドリフト領域のキャリアの流れを正確に解析する必要がある。そこで、本願発明では、図2のデバイス構造におけるpゲート領域5の右下コーナー部、同領域5とドリフト領域3が接する箇所、pゲート領域5の側壁部、チャネル領域4、ドリフト領域3、基板領域2などで、上記の物性値を調整する場合と同様にフィッティング作業によって、図2のデバイス構造に関するメッシュのプロファイルを作成し、評価している。この方法を用いれば、上述した降伏時に起こる静電誘導効果やゲートコーナー部での電界集中を含む複雑な素子動作メカニズムを正確に解析できるため、上記完全空乏近似の問題点が解決され、精度良いチャネル部の設計が可能である。すなわち、目的とする特性オン抵抗の上限及び降伏電圧の下限を満たすチャネル領域の半幅bをそれぞれ、コンピュータを用いてドリフト拡散モデルに基づく2次元デバイスシミュレーションによって、チャネル長さXj及びチャネルドーピング濃度Nchの関数として決定する。そして、目的とする特性オン抵抗の上限を表す、チャネル長さXj及びドーピング濃度Nchの関数としてのチャネル領域の半幅bのグラフと、降伏電圧の下限を表す、チャネル長さXj及びドーピング濃度Nchの関数としてのチャネル領域の半幅bのグラフで囲まれる領域を特定する。この特定された領域が、本願発明の埋込ゲート型SiC-SITのチャネル構造の有効な設計範囲である。以下、第1実施例及び第2実施例による埋込ゲート型SiC-SITの製造方法におけるチャネル構造の設計方法について詳述する。[実施例1]図2のデバイス構造の各領域が以下のi及びiiのように不純物ドーピングされている場合において、降伏電圧が600から1200V、特性オン抵抗が2mΩcm2以下の特性を有するノーマリーオフ型のSiC-SITを製造するためのチャネル構造を上記シミュレーションにより求める。iソース領域8のドーパントは窒素または燐でドーピング濃度は2.0×1020cm-3、ドレイン2のドーピング濃度は1×1019cm-3であり、ゲート領域5のドーパントはアルミニウムまたはボロンでドーピングは2.0×1018cm-3である。iiドリフト層3の厚みは8.5μmであり、チャネル4とソース領域8との間にあるn型層7のドーピング濃度は1.3×1016cm-3であり、その厚みは1.1μmである。上記ドリフト層3やn型層7のドーパントは窒素または燐である。図4Aに、コンピュータを利用した上記シミュレーションによって得られたRonSのチャネルドーピング依存性を、半チャネル幅が、0.3、0.375、0.45、0.5μmのそれぞれの場合について示す。この場合チャネル長さXjは1.0μmである。半チャネル幅bの減少に従って、また、チャネルドーピング濃度の減少に従って、RonSが増加することが分かる。また、図4Bに、同様に得られた降伏電圧ブレークダウン電圧のチャネルドーピング依存性を、半チャネル幅が、0.2、0.3、0.45μmのそれぞれの場合について示す。上記と同様にチャネル長Xjは1.0μmである。半チャネル幅の減少に従って、また、チャネルドーピング濃度の減少に従って、降伏電圧が増加することが分かる。尚、図4A及び図4Bの横軸は、チャネルドーピング濃度Nchcm-3を対数表記されている。他のチャネル長についても、上記と同様なシミュレーションを行った。図5に、チャネル長が1μm、2μm及び3μmのそれぞれの場合について、RonSが2.0mΩcm2以下で降伏電圧が600V乃至1200VのNチャネルノーマリーオフ埋め込みゲートSiC-SITを実現するためのチャネル構造、つまりチャネル幅とチャネルドーピング濃度の最適領域を示す。尚、図5の横軸のチャネルドーピング濃度cm-3及び縦軸のチャネル幅μmの大きさは、それぞれ対数表記されている。ノーマリーオフ型のトランジスタを実現するためには、ゲート電圧が0Vでチャネルが完全に空乏化している必要があるので、ゲート電圧が0Vにおける空乏層の幅をWdep0Vと表すと、以下の条件が必要になる。0.5×Wdep0V>b一方、オン動作時2.5Vにはチャネルに非空乏領域が存在する必要があるので、ゲート電圧が2.5Vにおける空乏層の幅をWdep2.5Vと表すと、以下の条件が必要になる。0.5×Wdep2.5V<b従来の完全空乏近似を用いた解析手法において、WdepVappの解析値の式は、と表される。ここでqは素電荷C、εsは半導体の比誘電率、ε0は真空の誘電率F/cm、Vbiはゲート領域5とチャネル領域4の接合間の内蔵電位V、Vappはソース端子に対してゲート端子に印加する電圧Vである。図5に示されたWdep0Vの解析値およびWdep2.5Vの解析値に関する直線は、上記WdepVappの解析値の式を使用して求めた従来設計手法によるものである。すなわち、Wdep0V及びWdep2.5Vに関する上記関係式を満足する領域、すなわち、図5のWdep0V及びWdep2.5Vの直線で囲まれた領域が、解析的手法に基づく従来の手法による有効な設計範囲であり、空乏層ではキャリアがゼロであると仮定する完全空乏近似に基づいて、Nチャネルノーマリーオフ埋め込みゲートSiC-SITを設計できる範囲である。これに対して、下記に説明する図5中のハッチングで示された領域は本願発明の埋込ゲート型SiC-SITのチャネル構造の有効な設計範囲である。この設計領域の導出は、上述した完全空乏近似に基づく従来の設計手法ではなく、上述したような半導体シミュレーションによる厳密な素子解析により導出したものである。すなわち、上記したように、実デバイスの電気的特性データを使用しながら図2のデバイス構造についてフィッティング作業によってメッシュのプロファイルを作成し、該作成されたプロファイルを用いたシミュレーションにおいて、物性値を調整するためのフィッティング作業を繰り返した。このようにして得られた精度の高い半導体シミュレータを用いて、i及びiiのように不純物ドーピングされている場合において上記の特性を有するノーマリーオフ型のSiC-SITのチャネル構造の設計範囲を導出した。具体的には、上記の特性を有するノーマリーオフ型のSiC-SITのチャネル構造は、チャネルドーピングとチャネル幅の組み合わせが、チャネルドーピング×1016cm-3及びチャネル幅μmを両対数表示したグラフにおいて、iチャネル長が1μmの場合には、A1.4、0.22、B3.0、0.22、C1.8、0.30、D0.7、0.30の各点をA-B-C-D-Aと順に結ぶ領域領域1内であり、iiチャネル長が2μmの場合には、E4.0、0.24、F2.0、0.24、G0.6、0.48の各点をE-F-G-Eと順に結ぶ領域領域II内であり、iiiチャネル長が3μmの場合には、H0.3、0.53、I0.6、0.53、J1.8、0.38、K2.3、0.3、L0.9,0.3、M0.53、0.38の各点をH-I-J-K-L-M-Hと順に結ぶ領域領域III内になるように設計すれば良いことが分かる。図5において、完全空乏近似に基づく従来設計手法による有効な設計範囲内においても、本願発明の有効な設計範囲から外れる領域が顕著に存在することがわかる。このことから、チャネル構造を正確に決定するためには,従来設計手法では不十分であり、本願発明の設計手法の有効性が確認できる。[実施例2]降伏電圧が1200V以上であり、かつ特性オン抵抗が4.0mΩcm2以下の特性を有するノーマリーオフ型のSiC-SITを実現するのに必要なチャネル領域の半幅b、チャネル長さXj、チャネルドーピング濃度Nchに関する設計範囲を上記シミュレーションにより求める。このためには、チャネルドーピング濃度Nchを横軸、チャネル領域の半幅bを縦軸として、特性オン抵抗の上限に関する以下の式1及び降伏電圧の下限に関する以下の式2の2つの式を両対数グラフに表示して、式1及び式2で囲まれる領域内に存在するドナー不純物濃度Nch及びチャネルの半幅bの組合せNch,bを決定する。一方、上記組合せNch,bのうち、次の式3によって与えられるbMAX以下の半幅bを有するように、チャネル長さXjを決定する必要がある。ここで、図6において、直線1及び2は、上記の式1及び式2をそれぞれ示す。図7の曲線1は、降伏電圧が1200Vに設定された場合におけるチャネル長さXjと、半幅bの上限値との関係を示す上記の式3を示す。図6及び図7に示される各々の限界線は、上記した半導体デバイスシミュレーションによるノーマリーオフ型のSiC-SITの導通特性および降伏特性を解析することによって得られた。すなわち、半導体の基本方程式であるPoisson式、電子の連続方程式、正孔の連続方程式を有限差分法で離散化し、ニュートン法を用いて解いた後、得られた解を用いて上記の導通特性および降伏特性をシミュレートし、シミュレート結果を解析した。また、本発明による式3は、特にドレイン電極とゲート電極の両電極からの静電誘導効果のチャネル領域の電位障壁への相互作用およびpゲート領域のコーナー部での電界集中を正確にシミュレーションすることによって得られたものである。後述するように、式1乃至式3に基づいて上記の方法によって決定された組合せNch,b及びチャネル長さXjは、本願発明の目的とするSiC-SITを実現するチャネル構造の有効な設計範囲を特定する。図6及び図7に示される各限界線を求めるためには、まず図8A及び図8Bに示されるように、チャネルドーピング濃度Nchに対する降伏電圧および特性オン抵抗を、様々な半チャネル幅bおよびチャネル長Xjの条件の下でシミュレーションにより導出する。図8Aではノーマリーオフ特性を考慮して、ゲート‐ソース間電圧VGS=0Vを設定している。一方、図8Bの計算では上記のVGSは、素子をオンする為の入力信号である2.5Vを設定しており、ドレイン電流密度が200A/cm2の時のドレイン‐ソース間電圧VDSによって特性オン抵抗RonSを計算している。ここでVGSを2.5Vに設定しているのは、VGSを十分大きくし、図2に示すチャネル領域4に広がる空乏層の幅を小さくし、可能な限りRonSを低減するように意図している。またVGSを3.0V以上とするとpゲート領域5からホールがチャネル領域4およびドリフト領域3に注入されるため、ターンオフ時間が著しく増加する恐れがある。よってVGSを、pゲート領域5からホールが注入されない上限である2.5Vに設定している。尚、図8A及び図8Bにおいて、Xj=1.5μmとしている。他のXjに関しても図8A及び図8Bと同様の解析を行った。図8Bの特性オン抵抗対Nchの関係図ではNchの減少と共に初めは徐々に特性オン抵抗が増加することがわかる。この理由は、Nchの減少と共に、pゲート領域からチャネルに広がる空乏層の幅が増加するため、チャネル中の非空乏化領域である伝導チャネルの実効幅が徐々に減少するためである。そして、あるNchでは特性オン抵抗が急激に増加していることが図8Bから確認できる。これはチャネルの両側のpゲート領域5からの空乏層によってチャネル領域が完全に空乏化しそこに電位障壁が形成されるため、電流が著しく減少するためである。このように特性オン抵抗を急激に増加させる値のNchが、ノーマリーオフ型のSiC-SITを導通させるための下限値であり、この素子に導通機能を持たせるためには、この下限値より大きい値でNchを設計することが必要となる。また下限値は半幅bに依存していることが図8Bでわかる。図8Bに示された半幅b及びNchのデータのうち、特性オン抵抗が2.5mΩcm2或いは3mΩcm2になる半幅b及びNchを両対数平面にプロットすると、半幅bが0.4μm未満の範囲において同じ傾きを持った2つの実線が得られる図10。一方、図8Aの降伏電圧対Nchの関係図では、Nchを増加させると、あるNchの値で急激に降伏電圧が低下していることがわかる。これは、Nchの増加により、pゲート領域5からチャネル領域4に広がる空乏層の幅が減少し、電流を遮断するための電位障壁が低下するためである。この降伏電圧が急激に低下するときのチャネル不純物濃度が、素子が確実にオフ機能を持つためのチャネル不純物濃度の上限値である。この上限値の値は半幅bが増加するに従い減少していくことが図8Aより分かる。この結果を踏まえ、降伏電圧が1200Vになる半幅b及びNchを両対数平面にプロットすると、図9及び図10に示される点線に示される降伏電圧の上限LimitofVBR1200Vとなる。ここでNchの減少にともない点線が直線から外れその勾配が緩やかになり、最終的に、半幅bがNchに依存しなくなるのは以下の2つの理由がある。一つはNchの増加に伴い半幅bを増加させようとした場合、ドレイン電極からの静電誘導効果が顕著に働くようになり、Nchを減少してもノーマリーオフ特性を維持するのに十分な高さの電位障壁を形成できなくなる。これはNchが減少するほど空乏層端における電界強度が低くなり、電位障壁を形成しにくくなるからである。他の一つは、Nchの減少により半幅bを増加させようとした場合、pゲート領域5のコーナーにおける電界集中が促進され、降伏電圧が減少する傾向を示すためである。結果として、降伏電圧が1200Vになる半幅b及びNchを両対数平面にプロットすると、図9および図10に示されるように、Nchが低い値になる程、曲線の勾配が緩やかになり、最終的に半幅bの値はNchに依存しなくなる。図10において、降伏電圧VBRが1200Vになる半幅b及びNchの曲線は、Nchの低い側において一点鎖線で示す半幅b=0.45μmに漸近していることが分かる。すなわち、降伏電圧VBRを所定の大きさ、例えば、1200Vに設定した場合、Nchが低い範囲において、Nchの大きさに依存しない半幅bの上限値bMAXが存在する。尚、チャネル長さXj=1.5μmの場合、降伏電圧VBRが1200Vに等しいという条件を満たす最大の半チャネル幅、すなわち、半幅bMAXは0.45μmになる。このように、図8Aから求められた、降伏電圧が1200Vになる半幅b及びNchの両対数平面上の曲線には、ドレイン電圧による静電誘導効果とゲート領域コーナーでの電界集中が強く作用することによって決まる、Nchに依存しない半幅bの上限が存在することも考慮する必要がある。この効果は、従来の完全空乏近似によって導出することは困難であり、本願発明において用いた半導体デバイスシミュレーション手法によって正確に導出することが可能となる。Nchに依存しない半幅bの上限値であるbMAXは、上記したドリフト拡散モデルに基づく2次元デバイスシミュレーションによってチャネル構造を設計する際の一つのパラメータとして考慮される必要がある。そのため、上記の半幅bMAXを、上記のシミュレーションによって、チャネル長さXj及び降伏電圧の関数として決定する必要がある。図9及び図11はそれぞれ、チャネル長Xj=1μm及びチャネル長Xj=2μmの場合において上記シミュレーションによって得られた設計範囲を示す。これらのチャネル長の場合、半幅bMAXは、それぞれ0.35μm及び0.5μmである。次に、図12乃至図14に示されるように、図9乃至図11に記載されたシミュレーション結果を用いて、目的とする特性オン抵抗の上限及び降伏電圧VBRの下限を満たすチャネル領域の半幅bを、チャネル長さXj及びNchの関数として表す。尚、半幅bMAXはNchに依存しないが、チャネル長さXjの関数として扱うことができる。本願発明において、上記チャネル構造の有効な設計範囲は、図7に示された任意のチャネル長さXjに関し、この曲線によって与えられる半幅の上限値bMAXと、上記のシミュレーションによって得られた特性オン抵抗の曲線、降伏電圧の曲線によって囲まれる領域である。例えば、図12によれば、Xj=1μmにおけるRonS曲線、降伏電圧VBR≧1200Vの曲線およびb=半幅bMAX=0.35で囲まれる領域内のNch,bの組が、上記の有効な設計範囲である。同様にして、図12のXj=1.5μm及びXj=2.0μmにおける有効な設計範囲も、上記のRonS曲線と、降伏電圧VBR曲線或いはb=半幅bMAXで囲まれる領域内のNch,bの組として定義される。図13は、チャネル長さXj=1μm、1.5μm及び2μmに関し、RonS≦4.0mΩcm2、VBR≧1200Vの条件を満たす半幅b及びNchのシミュレーション結果を示す。図13に示された、チャネル長さXj=1μm、1.5μm及び2μmの各RonS曲線は、ほぼ直線状であるので、これらの曲線は同一の直線、すなわち、図6の直線2によって近似することができる。一方、図13に示された、チャネル長さXj=1μm、1.5μm及び2μmの各降伏電圧VBR曲線は、Nch>2.0×1016cm-3の高濃度側で一つの直線に収束している。上記の降伏電圧VBR曲線がNchの高濃度側で収束する当該直線は、図6の直線1によって近似することができる。図14は、上記RonS曲線の近似直線及び上記降伏電圧VBR曲線の近似曲線を図13上に、追加的に示した図である。直線1及び直線2は、チャネル長さXj=2.0μmにおける降伏電圧VBR曲線及びRonS曲線を比較的に良く近似している。しかし、チャネル長さXjが小さくなるに従い、直線1とb=半幅bMAXが交差する近傍の領域において、降伏電圧VBR曲線は、直線1及びb=半幅bMAXの直線から乖離している。このような乖離した領域、すなわち、降伏電圧VBR曲線と、直線1及びb=半幅bMAXの直線で囲まれる領域以下、問題領域という。は、本願発明の目的とするSiC-SITを実現するチャネル構造を実現できない。この問題領域は上述したように、SITの降伏時におけるpゲート領域5のコーナーにおける電界集中およびドレイン電界による静電誘導効果に伴うチャネル領域の電位障壁の低下に起因するものであり、SITの設計特有のものである。すなわちこの問題領域を排除した有効な設計領域を定義することが、所望の降伏電圧を有し電力損失の低いノーマリーオフ型埋め込みゲートSiC-SITの設計において重要になる。本願発明では、問題領域を含まない下記の様な設計領域を提案する。すなわち図15の横軸Nch、縦軸bの両対数平面において、直線1、直線2、直線3、直線4で囲まれる領域を有効な設計領域とするものである。ここで直線4は点Rβ,bMAXおよび点Qα,bMAX-0.1を通る直線であり、下記の式で与えられる。b=A×Nchx4ここでAおよびxは下記で与えられる。図14に示されたシミュレーションの結果に基づき、点Rは、図14の降伏電圧VBR曲線が直線b=bMAXと交わる点および、点Qは降伏電圧VBR曲線が直線1から乖離する点として導出されている。直線4は、点Rと点Qの間の降伏電圧VBR曲線を直線で近似したものである。従って、直線1と直線3と直線4で囲まれた領域が問題領域となる。式4においてAおよびxはbMAXの関数として与えられるので、任意のXjに対して式3によってbMAXが与えられ、これによって式4から直線4を求めることができる。この直線4と直線1、直線2、直線3で囲まれた領域によって、問題領域を含まない有効な設計領域を定義することができる。"