不揮発性メモリ装置と、前記不揮発性メモリ装置を制御し、仮想データインタフェースレイヤを有するメモリコントローラと、を含み、前記仮想データインタフェースレイヤは反復的に書き込み要請されたパターンを有するデータ以下、パターンデータpatterned_dataというを管理し、前記パターンデータに対する読み出し要請がある場合に前記読み出し要請されたパターンデータを生成することを特徴とするメモリシステム。前記仮想データインタフェースレイヤは前記パターンデータ及び前記パターンデータに対応するアドレスを管理するためのパターンデータテーブルを有することを特徴とする請求項1に記載のメモリシステム。前記仮想データインタフェースレイヤは、読み出し要請されたアドレスが前記パターンデータテーブルに格納されたアドレスであるのか否かを判断するデータ分析モジュールと、前記パターンデータテーブルを参照し、前記読み出し要請されたアドレスに対応するパターンデータを生成するデータ生成モジュールと、を含むことを特徴とする請求項2に記載のメモリシステム。前記データ生成モジュールは前記生成されたパターンデータを前記メモリコントローラのランダムアクセスメモリに格納することを特徴とする請求項3に記載のメモリシステム。前記仮想データインタフェースレイヤは、書き込み要請されたデータがパターンデータであるか否かを判断するデータ分析モジュールと、前記書き込み要請されたパターンデータ及び前記書き込み要請されたパターンデータに対応するアドレスを含むように前記パターンデータテーブルを更新するデータプールモジュールと、を含むことを特徴とする請求項2に記載のメモリシステム。反復的に書き込み要請されたパターンを有するデータ以下、パターンデータpatterned_dataという、及び前記パターンデータに対応するアドレスを管理するためのパターンデータテーブルを含むメモリシステムの動作方法において、読み出し要請されたアドレスを入力される段階と、前記読み出し要請されたアドレスが前記パターンデータテーブルに格納されたアドレスと一致するのかを判断する段階と、前記パターンデータテーブルに基づいて、前記読み出し要請されたアドレスに対応するパターンデータを生成する段階と、を含むことを特徴とするメモリシステムの動作方法。前記メモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するためのメモリコントローラと、を含み、前記パターンデータテーブルは、前記メモリコントローラのランダムアクセスメモリに格納されることを特徴とする請求項6に記載のメモリシステムの動作方法。前記パターンデータテーブルは休止期間に、又は定期的に前記メモリコントローラ内の不揮発性メモリに格納されることを特徴とする請求項7に記載のメモリシステムの動作方法。前記読み出し要請されたアドレスと前記パターンデータテーブルに格納されたアドレスが異なる場合、前記不揮発性メモリ装置に対する読み出し動作を行うことを特徴とする請求項7に記載のメモリシステムの動作方法。前記メモリシステムはフラッシュメモリ装置と、前記ホスト及び前記フラッシュメモリ装置の間にアドレスマッピング動作を管理するためのフラッシュ変換レイヤと、を含むことを特徴とする請求項6に記載のメモリシステムの動作方法。本発明は、上述した問題点に鑑みてなされたものであって、本発明の目的は読み出し性能を向上した、不揮発性メモリ装置を含むメモリシステム、及びその読み出し及び書き込み方法を提供することにある。上記目的を達成するためになされた本発明によるメモリシステムは、不揮発性メモリ装置、前記不揮発性メモリ装置を制御するためのメモリコントローラ、及び、前記メモリコントローラに含まれ、ホストから提供されるデータの内、反復的に書き込み要請されたパターンを有するデータ以下、パターンデータpatterned_dataというを管理する仮想データインタフェースレイヤを含み、前記仮想データインタフェースレイヤは前記パターンデータに対する読み出し要請がある場合に、前記読み出し要請されたパターンデータを生成する。実施形態として、前記仮想データインタフェースレイヤは前記パターンデータ及び前記パターンデータに対応するアドレスを管理するためのパターンデータテーブルを有する。実施形態として、前記仮想データインタフェースレイヤは、読み出し要請されたアドレスが前記パターンデータテーブルに格納されたアドレスであるのか否かを判断するデータ分析モジュールと、前記パターンデータテーブルを参照し、前記読み出し要請されたアドレスに対応するパターンデータを生成するデータ生成モジュールと、を含む。実施形態として、前記データ生成モジュールは前記生成されたパターンデータを前記メモリコントローラのランダムアクセスメモリに格納する。実施形態として、前記仮想データインタフェースレイヤは、書き込み要請されたデータがパターンデータであるか否かを判断するデータ分析モジュールと、前記書き込み要請されたパターンデータ及び前記書き込み要請されたパターンデータに対応するアドレスを含むように前記パターンデータテーブルを更新するデータプールモジュールと、を含む。実施形態として、前記データ分析モジュールは前記書き込み要請されたデータの内、第1データを格納する第1バッファ及び前記書き込み要請されたデータの内、第2データを格納する第2バッファを含む。実施形態として、前記データ分析モジュールは前記第1バッファに格納された第1データと前記第2バッファに格納された第2データとを比較し、前記第1データと前記第2データがパターンデータであるか否かを判断する比較モジュールを更に含む。実施形態として、前記データプールモジュールを前記更新されたパターンデータテーブルを前記メモリコントローラのランダムアクセスメモリに格納する。実施形態として、前記仮想データインタフェースレイヤは前記読み出し要請されたアドレスが前記パターンデータテーブルに格納されたアドレスではない場合に、前記読み出し要請されたアドレスを前記不揮発性メモリ装置へ伝達する。実施形態として、前記不揮発性メモリ装置はフラッシュメモリであり、前記フラッシュメモリと前記ホストとの間のアドレスマッピング動作を管理するためのフラッシュ変換レイヤを更に含む。上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、ホストから提供されるデータの内、反復的に書き込み要請されたパターンを有するデータ以下、パターンデータpatterned_dataという、及び前記パターンデータに対応するアドレスを管理するためのパターンデータテーブルを含むメモリシステムにおいて、前記メモリシステムの読み出し方法に係り、前記ホストから読み出し要請されたアドレスを入力される段階と、前記読み出し要請されたアドレスが前記パターンデータテーブルに格納されたアドレスと一致するのかを判断する段階と、前記パターンデータテーブルに基づいて、前記読み出し要請されたアドレスに対応するパターンデータを生成する段階と、を含む。実施形態として、前記メモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するためのメモリコントローラと、を含み、前記パターンデータテーブルは、前記メモリコントローラのランダムアクセスメモリに格納される。実施形態として、前記パターンデータテーブルは休止期間に、又は定期的に前記メモリコントローラ内の不揮発性メモリに格納される。実施形態として、前記読み出し要請されたアドレスと前記パターンデータテーブルに格納されたアドレスが異なる場合、前記読み出し要請されたアドレスは前記不揮発性メモリ装置へ伝達される。実施形態として、前記メモリシステムはフラッシュメモリ装置と、前記ホスト及び前記フラッシュメモリ装置の間にアドレスマッピング動作を管理するためのフラッシュ変換レイヤと、を含む。実施形態として、前記読み出し要請されたアドレスが前記パターンデータテーブル及び前記フラッシュ変換レイヤに格納されたアドレスと異なる場合、クリーンデータを生成する段階を更に含む。上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、ホストから提供されるデータの内、反復的に書き込み要請されたパターンを有するデータ以下、パターンデータpatterned_dataという、及び前記パターンデータに対応するアドレスを管理するためのパターンデータテーブルを含むメモリシステムにおいて、前記メモリシステムの書き込み方法に係り、前記ホストから書き込み要請されたデータを入力される段階と、前記書き込み要請されたデータがパターンデータであるか否かを判断する段階と、前記書き込み要請されたパターンデータ及び前記書き込み要請されたパターンデータに対応するアドレスを含むように前記パターンデータテーブルを更新する段階と、を含む。実施形態として、前記判断する段階は前記書き込み要請されたデータの内、第1及び第2データを各々第1バッファ及び第2バッファに格納し、前記第1バッファに格納された第1データと前記第2バッファに格納された第2データとを比較する。実施形態として、前記メモリシステムは不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するためのメモリコントローラを含み、前記書き込み要請されたデータがパターンデータではない場合、前記書き込み要請されたデータを前記不揮発性メモリ装置に格納する。実施形態として、前記パターンデータテーブルは前記メモリコントローラのランダムアクセスメモリに格納される。本発明の技術的思想の実施形態によるメモリシステムは、パターンデータpatterned_dataを管理する仮想データインタフェースレイヤを含む。パターンデータに対する読み出し動作が行われる場合、仮想データインタフェースレイヤはパターンデータテーブルを参照してパターンデータを生成し、これを出力する。従って、パターンデータに対する読み出し動作が行われる場合、フラッシュメモリ装置に対する読み出し動作が行われないので、本発明の技術的思想によるメモリシステムは読み出し速度を向上できる。また、パターンデータに対する書き込み動作が行われる場合、仮想データインタフェースレイヤは書き込み要請されたパターンデータ及び書き込み要請されたパターンデータに対応するアドレスを含むようにパターンデータテーブルを更新する。従って、パターンデータに対する書き込み動作が行われる場合、フラッシュメモリ装置に対する書き込み動作が行われないので、本発明の技術的思想によるメモリシステムは書き込み速度を向上できる。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、本発明の望ましい実施形態を添付の図面を参照して説明する。図1は本発明の技術的思想の実施形態による不揮発性メモリ装置を使用するメモリシステムのハードウェア構造を示すブロック図である。図1には不揮発性メモリ装置の一例として、フラッシュメモリ120を示している。図1を参照すれば、メモリシステム100はメモリコントローラ110及びフラッシュメモリ120とを含む。メモリコントローラ110は中央処理装置CPU111、ランダムアクセスメモリRAM112、ホストインタフェース113、不揮発性メモリ装置NVM114、及びフラッシュインタフェース115を含む。中央処理装置111はホストHostから入力された信号を分析して処理する。中央処理装置111はホストインタフェース113を通してホストを制御する。中央処理装置111はフラッシュインタフェース115を通してフラッシュメモリ120を制御する。中央処理装置はメモリコントローラ110及びフラッシュメモリ120とを駆動するためのファームウエアに従ってメモリコントローラ110及びフラッシュメモリ120の動作とを制御する。ランダムアクセスメモリ112はホストから提供される書き込みデータを臨時に格納する。ランダムアクセスメモリ112はフラッシュメモリ120から提供される読み出しデータを臨時に格納する。ランダムアクセスメモリ112はフラッシュメモリ120に格納されるメタデータやキャッシュデータを格納できる。ランダムアクセスメモリ112はDRAM、SRAMなどからなる。本発明の技術的思想による実施形態において、ランダムアクセスメモリ112は仮想データインタフェースレイヤVDIL、VirtualDataInterfaceLayerを格納する。即ち、仮想データインタフェースレイヤVDILはランダムアクセスメモリ112上で提供される。ここで、仮想データインタフェースレイヤVDILはホストから提供されたデータの内、特定データを管理するためのモジュールを意味する。例えば、仮想データインタフェースレイヤVDILはパターンデータpatterned_data、即ち、反復されるパターンを有するデータ、を管理するためのモジュールである。例えば、ホストから書き込み要請がある場合、仮想データインタフェースレイヤVDILはホストから提供されたデータがパターンデータであるか否かを判断し、パターンデータである場合は、パターンデータ及びこれに対応するアドレスをランダムアクセスメモリ112に格納する。ここで、パターンデータ及びこれに対応するアドレスの集合を、パターンデータテーブルと称する。即ち、仮想データインタフェースレイヤVDILはパターンデータテーブルをランダムアクセスメモリ112上で管理する。更に、ホストから読み出し要請がある場合、仮想データインタフェースレイヤVDILはホストから提供されたアドレスがパターンデータテーブルに格納されたアドレスと一致するか否かを判断する。ホストから提供されたアドレスがパターンデータテーブルに格納されたアドレスと一致する場合、仮想データインタフェースレイヤVDILは該当アドレスに対応するパターンデータを生成する。生成されたパターンデータはランダムアクセスメモリ112に格納される。ホストインタフェース113はホストのプロトコルに対応してメモリコントローラ110とのインターフェーシングを提供する。ホストインタフェース113はUSBUniversalSerialBus、SCSISmallComputerSystemInterface、PCIexpress、ATA、PATAParallelATA、SATASerialATA、SASSerialAttachedSCSIなどのいずれかを利用してホストと通信する。不揮発性メモリ装置114はPRAM、RRAM、FRAM、フラッシュメモリなどのいずれかからなる。本発明の技術的思想による実施形態において、不揮発性メモリ装置114はホストから提供されるデータの中で、パターンデータ及びこれに対応するアドレスを格納する。即ち、不揮発性メモリ114はパターンデータテーブルを格納する。ホストから書き込み要請がある場合、上記のように、仮想データインタフェースレイヤVDILはパターンデータテーブルをランダムアクセスメモリ112に格納したが、ランダムアクセスメモリ112に格納されたパターンデータは休止期間idletimeに不揮発性メモリ装置114に格納される。もしくは、ランダムアクセスメモリ112に格納されたパターンデータは定期的に不揮発性メモリ114に格納される。一方、ホストから読み出し要請がある場合、不揮発性メモリ装置114に格納されたパターンデータテーブルはランダムアクセスメモリ112へ伝達される。もしくは、メモリシステム100に電源が供給された場合も、不揮発性メモリ装置114に格納されたパターンデータテーブルはランダムアクセスメモリ112に伝達される。フラッシュインタフェース115はランダムアクセスメモリ112から伝達されたデータをフラッシュメモリ120へ伝達する。フラッシュインタフェース115はフラッシュメモリ120から読み出したデータをランダムアクセスメモリ112へ伝達する。ここで、フラッシュインタフェース115は例えば、NAND型フラッシュメモリのインタフェース方式を使用する。即ち、メモリコントローラ110はNAND型フラッシュメモリンターフェース方式に従ってプログラム、読み出し、又は消去動作などを行う。フラッシュメモリ120は複数のメモリセルを含む。例えば、フラッシュメモリ120はストリング構造stringstructureを有する複数のメモリセルから構成される。このメモリセルの集合は通常、メモリセルアレイmemorycellarrayと称せられる。フラッシュメモリ120のメモリセルアレイは複数のメモリブロックmemoryblockから構成され、それぞれのメモリブロックは複数のページpageから構成され、それぞれのページは1つのワードラインを共有する複数のメモリセルから構成され、それぞれのメモリセルは1ビットのデータ又は2ビット以上のデータを格納する。図2は図1に示したメモリシステム100のソフトウェア構造を示すブロック図である。図2を参照すれば、メモリシステム100はアプリケーション205、ファイルシステム210、仮想データインタフェースレイヤ220、フラッシュ変換レイヤFTL230、そしてフラッシュメモリ240の順からなるソフトウェア階層構造を有する。仮想データインタフェースレイヤ220にはファイルシステム210から論理アドレスLA:LogicalAddressが伝達される。仮想データインタフェースレイヤ220にはアプリケーション205、又はファイルシステム210からデータが伝達される。ここで、書き込み動作が要請された場合、仮想データインタフェースレイヤ220は伝達されたデータがパターンデータであるか否かを判断する。伝達されたデータがパターンデータである場合、仮想データインタフェースレイヤ220は、伝達されたパターンデータ及び論理アドレスLAを含むようにパターンデータテーブルを生成及び/又は更新する。一方、伝達されたデータがパターンデータでない場合、仮想データインタフェースレイヤ220は伝達されたデータに対応する論理アドレスLAをフラッシュ変換レイヤ230へ伝達する。一方、読み出し動作が要請された場合、仮想データインタフェースレイヤ220は伝達された論理アドレスLAがパターンデータテーブルの論理アドレスと一致するか否かを判断する。伝達された論理アドレスLAがパターンデータテーブルの論理アドレスと一致する場合、仮想データインタフェースレイヤ220はパターンデータテーブルを参照してパターンデータを生成する。生成されたパターンデータはランダムアクセスメモリ112図1参照に格納される。一方、伝達された論理アドレスLAがパターンデータの論理アドレスと一致しない場合、仮想データインタフェースレイヤ220は伝達された論理アドレスLAをフラッシュ変換レイヤ230へ伝達する。フラッシュ変換レイヤ230には仮想データインタフェースレイヤ220から論理アドレスLAが伝達される。即ち、フラッシュ変換レイヤ230にはパターンデータでないデータの論理アドレスLAが、仮想データインタフェースレイヤ220から伝達される。フラッシュ変換レイヤ230は伝達された論理アドレスLAを物理アドレスPA:PhysicalAddressに変換してフラッシュメモリ240に提供する。フラッシュ変換レイヤ230はこのアドレス変換のためのアドレスマッピングテーブルAddressMappingTableを有する。図3は図2に示したメモリシステムの動作を説明するためのブロック図である。図3を参照すれば、メモリシステム300はファイルシステム210、仮想データインタフェースレイヤ220、フラッシュ変換レイヤ230、そしてフラッシュメモリ240を含む。仮想データインタフェースレイヤ220はランダムアクセスメモリ112図1参照を用いて提供される。仮想データインタフェースレイヤ220はデータ分析モジュール221、データプールモジュール222、そしてデータ生成モジュール223とを含む。データ分析モジュール221にはファイルシステム210から論理アドレスLAが伝達される。また、データ分析モジュール221にはファイルシステム210又はアプリケーション205図2参照からデータが伝達される。データ分析モジュール221は、伝達されたデータがパターンデータであるか否かを判断し、及び/又は、論理アドレスLAがパターンデータに対応する論理アドレスであるか否かを判断する。詳細に説明すれば、書き込み動作の要請がある場合、データ分析モジュール221にはファイルシステム210から書き込み要請された論理アドレスLAが伝達される。また、データ分析モジュール221にはファイルシステム210、又はアプリケーション205から書き込み要請されたデータが伝達される。データ分析モジュール221は伝達されたデータがパターンデータであるか否かを判断する。伝達されたデータがパターンデータである場合、データ分析モジュール221はパターンデータ及びこれに対応する論理アドレス情報をデータプールモジュール222へ伝達する。この場合、データプールモジュール222は伝達されたパターンデータ及びこれに対応する論理アドレスをランダムアクセスメモリ112に格納する。即ち、データプールモジュール222は伝達されたパターンデータ及びこれに対応する論理アドレスを含むようにパターンデータテーブルを生成及び/又は更新する。伝達されたデータがパターンデータでない場合に、データ分析モジュール221は伝達されたデータ及び対応する論理アドレスをフラッシュメモリ240、又はフラッシュ変換レイヤ230へ伝達する。この場合、パターンデータでないデータ以下、ノン-パターンデータnon-patterndataというはフラッシュメモリ240に格納される。また、ノン-パターンデータに対応する論理アドレスLA及び物理アドレスPAはフラッシュ変換レイヤ230によって管理される。一方、読み出し動作の要請がある場合、データ分析モジュール221にはファイルシステム210から読み出し要請された論理アドレスLAが伝達される。データ分析モジュール221は伝達された論理アドレスLAがパターンデータテーブルに格納された論理アドレスと一致するか否かを判断する。伝達された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致する場合、データ分析モジュール221は伝達された論理アドレスをデータ生成モジュール223へ伝達する。データ生成モジュール223はパターンデータテーブルを参照して伝達された論理アドレスに対応するパターンデータを生成する。生成されたパターンデータはランダムアクセスメモリ112の別の箇所に格納される。伝達された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致しない場合、データ分析モジュール221は伝達された論理アドレスをフラッシュ変換レイヤ230へ伝達する。フラッシュ変換レイヤ230は伝達された論理アドレスLAを物理アドレスPAに変換し、その物理アドレスPAをフラッシュメモリ240へ伝達する。即ち、フラッシュメモリ240に格納されたデータに対する読み出し動作が行われる。このデータ分析モジュール221については、以下に図4Aを参照して更に詳しく説明する。続いて、図3を参照すれば、データプールモジュール222は書き込み動作が行われる場合にデータ分析モジュール221からパターンデータ及びこれに対応する論理アドレスが伝達される。データプールモジュール222は伝達されたパターンデータ及びこれに対応する論理アドレスとを含むパターンデータテーブルをランダムアクセスメモリ112に格納する。詳細に説明すれば、パターンデータに対する書き込み動作が要請された場合、データプールモジュール222にはデータ分析モジュール221で判断されたパターンデータ及びこれに対する論理アドレスが伝達される。データプールモジュール222は伝達されたパターンデータ及びこれに対応する論理アドレスを含むパターンデータテーブルをランダムアクセスメモリ112に格納する。その際、データプールモジュール222は、パターンデータテーブルが伝達されたパターンデータ及びこれに対応する論理アドレスを含むように、ランダムアクセスメモリ112に格納されたパターンデータテーブルを生成及び/又は更新する。一方、ランダムアクセスメモリ112に格納されたパターンデータテーブルは不揮発性メモリ装置114に格納される。例えば、ランダムアクセスメモリ112に格納されたパターンデータテーブルは休止期間idletimeに不揮発性メモリ装置114に格納される。もしくは、ランダムアクセスメモリ112に格納されたパターンデータテーブルは定期的に不揮発性メモリ装置114に格納される。このデータプールモジュール222については、以下に図4Bを参照して更に詳しく説明する。データ生成モジュール223には、読み出し動作が行われる場合にデータ分析モジュール221からパターンデータに対応する論理アドレスが伝達される。データ生成モジュール223はパターンデータテーブルを参照し、伝達された論理アドレスに対応するパターンデータを生成する。詳細に説明すれば、パターンデータに対する読み出し動作が要請された場合、データ生成モジュール223にはデータ分析モジュール221からパターンデータの論理アドレスが伝達される。データ生成モジュール223はパターンデータテーブルを参照し、伝達された論理アドレスLAに対応するパターンデータを生成する。また、データ生成モジュール223は生成されたパターンデータをランダムアクセスメモリ112に格納する。一方、読み出し要請された論理アドレスがパターンデータテーブル、又はフラッシュ変換レイヤ230に格納されていない論理アドレスである場合、データ生成モジュール223はクリーンデータcleandata、例、全部‘0’を生成し、これをランダムアクセスメモリ112に格納する。即ち、読み出し要請された論理アドレスが、書き込み動作が行なわれたことのない領域の論理アドレスである場合、データ生成モジュール223はクリーンデータcleandataを生成し、これをランダムアクセスメモリ112に格納する。このデータ生成モジュール223については、以下に図4Cを参照して更に詳しく説明する。図4Aは図3のデータ分析モジュール221を更に詳しく説明するためのブロック図である。図4Aを参照すれば、データ分析モジュール221は第1バッファ221a、第2バッファ221b、比較モジュール221c、及びパターン判断モジュール221dを含む。第1バッファ221a、第2バッファ221b、及び比較モジュール221cは、書き込み要請されたデータがパターンデータであるか否かを判断する。第1バッファ221aは書き込み要請されたデータのうちの第1サブデータを臨時に格納する。第2バッファ221bは書き込み要請されたデータのうちの第2サブデータを臨時に格納する。比較モジュール221cは第1バッファ221aに格納された第1サブデータと第2バッファ221bに格納された第2サブデータの一致可否を判断する。第1サブデータと第2サブデータが一致する場合、第1サブデータ及び第2サブデータは同一のパターンを有するパターンデータであると判断される。この場合、比較モジュール221cはパターンデータ及びこれに対応する論理アドレス情報をデータプールモジュール222へ伝達する。即ち、比較モジュール221cはパターンデータ、そして第1及び第2サブデータの論理アドレス情報をデータプールモジュール222へ伝達する。第1バッファ221a、第2バッファ221b、及び比較モジュール221cの動作は以下に図5ないし図7を参照して更に詳しく説明する。パターン判断モジュール221dは読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致するか否かを判断する。データ分析モジュール221に提供された論理アドレスとパターンデータテーブルに格納された論理アドレスが一致する場合、パターン判断モジュール221dは読み出し要請された論理アドレスをデータ生成モジュール223へ伝達する。この場合、データ生成モジュール223はパターンデータを生成し、これをランダムアクセスメモリ112図1参照に格納する。この動作は以下に図10及び図11を参照して更に詳しく説明する。一方、データ分析モジュール221に提供された論理アドレスとパターンデータテーブルに格納された論理アドレスが一致しない場合、パターン判断モジュール221dは読み出し要請された論理アドレスをフラッシュ変換レイヤ230へ伝達する。この場合、フラッシュ変換レイヤ230は読み出し要請された論理アドレスを物理アドレスに変換し、これをフラッシュメモリ240へ伝達する。従って、この場合、フラッシュメモリ240に格納されたデータに対する読み出し動作が行われる。さらに、パターン判断モジュール221dは読み出し要請された論理アドレスが、書き込み動作が行なわれたことのない領域に対応する論理アドレスであるか否かを判断できる。即ち、パターン判断モジュール221dは読み出し要請された論理アドレスがパターンデータテーブル及びフラッシュ変換レイヤ230に格納された論理アドレスであるか否かを判断できる。例えば、読み出し要請された論理アドレスがパターンデータテーブル及びフラッシュ変換レイヤ230に格納された論理アドレスと一致しない場合、パターン判断モジュール221dはアドレス不一致信号ANSをデータ生成モジュール223へ伝達する。この場合、データ生成モジュール223はクリーンデータcleandataを生成し、これをランダムアクセスメモリ112に格納する。これについては、以下に図12及び図13を参照して更に詳しく説明する。図4Bは図3のデータプールモジュール222を更に詳しく説明するためのブロック図である。図4Bを参照すれば、データプールモジュール222及びデータプールモジュール222によって構成されたパターンデータテーブルが図示されている。即ち、パターンデータテーブルは開始論理アドレスSLA:StartLogicalAddress、終了論理アドレスELA:EndLogicalAddress、及びパターンデータpatterneddataを含む。データプールモジュール222はパターンデータ及びこれに対応する論理アドレスをデータ分析モジュール221から伝達され、これを含むパターンデータテーブルをランダムアクセスメモリ112に格納する。また、データプールモジュール222はデータ分析モジュール221から伝達されたパターンデータ及びこれに対応する論理アドレスを含むように、ランダムアクセスメモリ112に格納されたパターンデータテーブルを更新する。一方、ランダムアクセスメモリ112に格納されたパターンデータテーブルは不揮発性メモリ114へ伝達される。例えば、書き込み要請されたデータの第1サブデータと第2サブデータがパターンデータに判断された場合、データプールモジュール222はパターンデータ及び第1及び第2サブデータの論理アドレスとを含むようにパターンデータテーブルを更新できる。これは以下の図5ないし図8で更に詳しく説明される。図4Cは図3のデータ生成モジュール223を更に詳しく説明するためのブロック図である。図4Cを参照すれば、データ生成モジュール223はパターンデータ生成モジュール223a及びクリーンデータ生成モジュール223bを含む。パターンデータ生成モジュール223aにはデータ分析モジュール221から読み出し要請された論理アドレスが伝達される。即ち、パターンデータ生成モジュール223aは、パターンデータテーブルに格納された論理アドレスに対応する読み出し要請された論理アドレスを、データ分析モジュール221のパターン判断モジュール221dから伝達される。この場合、パターンデータ生成モジュール223aはパターンデータテーブルを参照し、伝達された論理アドレスに対応するパターンデータを生成し、生成したパターンデータをランダムアクセスメモリ112図1参照に格納する。パターンデータ生成モジュール223aの動作は、以下に図10及び図11を参照して更に詳しく説明する。一方、読み出し要請された論理アドレスがパターンデータテーブル及びフラッシュ変換レイヤ230に格納された論理アドレスと一致しない場合、クリーンデータ生成モジュール223bにはデータ分析モジュール221のパターン判断モジュール221dからアドレス不一致信号ANSが伝達される。この場合、クリーンデータ生成モジュール223bはクリーンデータを生成し、これをランダムアクセスメモリ112に格納する。クリーンデータ生成モジュール223bの動作は、以下に図12及び図13を参照して更に詳しく説明する。図5ないし図8は本発明の技術的思想の実施形態による書き込み動作が行われる場合の仮想データインタフェースレイヤの動作を説明するためのブロック図である。具体的に、図5は本発明の技術的思想の実施形態による書き込み要請されたデータ及びこれに対応する論理アドレスを例示する図面である。図6及び図7は、図5に例示した書き込み要請されたデータに対するデータ分析モジュール及びデータプールモジュールの動作を示すブロック図である。図8は図5に例示した書き込み要請されたデータに対して更新されたパターンデータテーブルを示すブロック図である。図5を参照すれば、書き込み要請されたデータが例示されている。即ち、書き込み動作が要請される場合、仮想データインタフェースレイヤ220図2参照にはアプリケーション205図2参照、又はファイルシステム210図2参照から入力データが提供される。簡略な説明のために、入力データは複数の、独立したサブデータに区分されると仮定する。例えば、図5では入力データは第1ないし第7サブデータに区分される。また、第1ないし第7サブデータには各々論理アドレスLAが割当てられる。例えば、図5を参照すれば、第1ないし第7サブデータには論理アドレス‘101’ないし‘107’が各々順次的に割り当てられる。書き込み動作が行われる場合、入力データの各サブデータはデータ分析モジュール221の第1バッファ221a及び第2バッファ221bを順次的に通過する。データ分析モジュール221の比較モジュール221cは、第1バッファ221aに臨時に格納されたサブデータと第2バッファ221bに臨時に格納されたサブデータとを比較し、第1バッファ221a及び第2バッファ221bに格納されたサブデータがパターンデータであるか否かを判断する。例えば、図6を参照すれば、第1バッファ221aに第1サブデータが臨時に格納され、第2バッファ221bに第2サブデータが臨時に格納されている場合、第1バッファ221aに格納された第1サブデータと第2バッファ221bに格納された第2サブデータとは‘10110010’の同一のデータを有する。従って、比較モジュール221cは第1サブデータ及び第2サブデータをパターンデータであると判断する。即ち、第1サブデータと第2サブデータは同一のパターンデータ‘10110010’を有する。第1バッファ221aに格納されたサブデータと第2バッファ221bに格納されたサブデータがパターンデータである場合、比較モジュール221cはパターンデータ、そして第1バッファ221a及び第2バッファ221bに格納されたサブデータの論理アドレスをデータプールモジュール222へ伝達する。データプールモジュール222は伝達されたパターンデータ及び論理アドレスをランダムアクセスメモリ112に格納する。即ち、データプールモジュール222は伝達されたパターンデータ及び論理アドレスを含むパターンデータテーブルをランダムアクセスメモリ112に格納する。例えば、図6を参照すれば、データプールモジュール222はパターンデータ‘10110010’をランダムアクセスメモリ112に格納する。また、データプールモジュール222はパターンデータ‘10110010’に対応する第1サブデータの論理アドレス及び第2サブデータの論理アドレスをランダムアクセスメモリ112に格納する。一方、図5を参照すれば、入力データの第1ないし第6サブデータには各々論理アドレス‘101’ないし‘107’が順次的に割り当てられる。従って、パターンデータに対応する論理アドレスの集合は開始論理アドレスSLA及び終了論理アドレスELAで表現され得る。例えば、第1サブデータの論理アドレス‘101’は開始論理アドレスSLAに格納され、第2サブデータの論理アドレス‘102’は終了論理アドレスELAに格納される。次に、第1サブデータ及び第2サブデータがパターンデータであるか否かが判断された後には、第2サブデータ及び第3サブデータがパターンデータであるか否かが順次的に判断される。例えば、図7を参照すれば、第1サブデータ及び第2サブデータがパターンデータであるか否かが判断された後、第1バッファ221aには第2サブデータが臨時に格納され、第2バッファ221bには第3サブデータが臨時に格納される。比較モジュール221cは第1バッファ221aに格納された第2サブデータ及び第2バッファ221bに格納された第3サブデータの一致可否を判断する。この場合、第2サブデータと第3サブデータは各々‘10110010’のデータと‘00001101’のデータを有する。即ち、第2サブデータと第3サブデータとは相異なるデータを有するので、ノン_パターンデータと判断されパターンデータテーブルは更新されない。この場合、比較モジュール221cは第3サブデータと、これに対応する論理アドレスをフラッシュメモリ240図2参照、又はフラッシュ変換レイヤ230図2参照へ伝達する。結果的に、引続き図7を参照すれば、パターンデータテーブルにはパターンデータ‘10110010’、そしてこれに対応する開始論理アドレス‘101’及び終了論理アドレス‘102’が格納される。一方、第2サブデータ及び第3サブデータがパターンデータであるか否かが判断された後、第3サブデータないし第7サブデータがパターンデータであるか否かが順次的に判断される。この過程は図6及び図7の動作と類似するので、詳細な説明は省略する。図8を参照すれば、図5に例示した入力データに対するパターンデータテーブルが示される。例えば、図5及び図8を参照すれば、第1サブデータ及び第2サブデータはパターンデータ‘10110010’を有する。従って、パターンデータテーブルにはパターンデータ‘10110010’が格納される。また、パターンデータテーブルにはパターンデータ‘10110010’に対応する開始論理アドレス‘101’及び終了論理アドレス‘102’が格納される。ここで、開始論理アドレス‘101’は第1サブデータの論理アドレス‘101’に対応し、終了論理アドレス‘102’は第2サブデータの論理アドレス‘102’に対応する。引続き図5及び図8を参照すれば、第4ないし第6サブデータはパターンデータ‘11110011’を有する。従って、パターンデータテーブルにはパターンデータ‘11110011’が格納される。また、パターンデータテーブルにはパターンデータ‘11110011’に対応する開始論理アドレス‘104’及び終了論理アドレス‘106’が格納される。ここで、開始論理アドレス‘104’は第4サブデータの論理アドレス‘104’に対応する。終了論理アドレス‘106’は第6サブデータの論理アドレス‘106’に対応する。詳細に説明すれば、図5及び図8を参照すれば、最初に、第4サブデータ及び第5サブデータはパターンデータ‘11110011’を有する。従って、パターンデータテーブルにはパターンデータ‘11110011’が格納される。この場合、パターンデータテーブルにはパターンデータ‘11110011’に対応する開始論理アドレス‘104’及び終了論理アドレス‘105’が格納される。次に、第5サブデータ及び第6サブデータはパターンデータ‘11110011’を有する。即ち、第4ないし第6サブデータはパターンデータ‘11110011’を有する。従って、この場合、パターンデータテーブルの終了論理アドレスは第6サブデータの論理アドレス‘106’に更新される。図9は図5ないし図8で説明した書き込み動作が行われる場合に仮想データインタフェースレイヤの動作を説明するための順序図である。S110段階で、入力データが仮想データインタフェースレイヤ220に提供され得る。例えば、入力データはデータ分析モジュール221に提供される。S120段階で、入力データがデータ分析モジュール221の第1バッファ221a及び第2バッファ221bを通過する。図5を参照すれば、入力データは第1ないし第7サブデータに区分される。第1ないし第7サブデータは第1バッファ221a及び第2バッファ221bを順次的に通過する。S130段階で、第1バッファ221aに格納されたサブデータと第2バッファ221bに格納されたサブデータが一致するか否かが判断される。即ち、第1バッファ221aに格納されたサブデータと第2バッファ221bに格納されたサブデータがパターンデータであるか否かが判断される。第1バッファ221aに格納されたサブデータと第2バッファ221bに格納されたサブデータが一致する場合、該サブデータはパターンデータであるというパターンデータ情報はパターンデータテーブルを更新するS140段階。例えば、図6を参照すれば、第1バッファ221aに格納された第1サブデータと第2バッファ221bに格納された第2サブデータが一致する。この場合、パターンデータ‘10110010’及びこれに対応する第1サブデータと第2サブデータの論理アドレスがパターンデータテーブルに格納される。一方、第1バッファ221aに格納されたサブデータと第2バッファ221bに格納されたサブデータが一致しない場合、書き込み要請されたデータ及びこれに対応する論理アドレスはフラッシュ変換レイヤ230、又はフラッシュメモリ240へ伝達され得る。以上、詳述した説明は例示的なものであると理解されるべきであり、本発明の技術的思想はこれに限定されないことが理解されよう。例えば、図1では、ランダムアクセスメモリ112に格納されたパターンデータテーブルは休止期間idletimeに、又は定期的に不揮発性メモリ114へ伝達すると説明されている。しかし、これは例示的であって、例えば、ランダムアクセスメモリ112に格納されたパターンデータテーブルは休止期間idletimeに、又は定期的にフラッシュメモリ120へ伝達できる。また、例えば、図4ではパターンデータテーブルは開始論理アドレスSLA、終了論理アドレスELA、そしてパターンデータを含む。しかし、これも例示的であって、例えば、パターンデータテーブルはパターンデータに対応する論理アドレスをすべて格納できる。また、例えば、図5では、入力データは8ビット単位で複数のサブデータに区分される。しかし、これも例示的であって、例えば、入力データを複数のサブデータに区分する単位はプログラム単位、読み出し単位、又は第1バッファ221a及び第2バッファ221bのサイズなどによって多様に設定され得る。図10は本発明の技術的思想の実施形態による読み出し動作が行われる場合の仮想データインタフェースレイヤの動作を説明するためのブロック図である。簡略な説明のために、図10のパターンデータテーブルは図8のパターンデータテーブルと同一であることと仮定する。図10を参照すれば、読み出し動作が要請される場合、データ分析モジュール221のパターン判断モジュール221dに、読み出し要請された論理アドレスLAが提供される。例えば、図10では論理アドレス‘103’ないし‘105’に対応するデータに対する読み出し要請がある場合を仮定する。この場合、パターン判断モジュール221dは読み出し要請された論理アドレスがデータプールモジュール222によって構成されたパターンデータテーブルの論理アドレスと一致するか否かを判断する。例えば、図10を参照すれば、パターン判断モジュール221dは読み出し要請された論理アドレス‘103’ないし‘105’がデータプールモジュール222によって構成されたパターンデータテーブルの論理アドレスと一致するか否かを判断する。例えば、読み出し要請された論理アドレス‘104’及び‘105’はパターンデータテーブルに格納された論理アドレスと一致する。即ち、読み出し要請された論理アドレス‘104’及び‘105’はパターンデータ‘11110011’に対応する論理アドレスに含まれる。この場合、パターン判断モジュール221dは該当論理アドレスをデータ生成モジュール223のパターンデータ生成モジュール223aへ伝達する。パターンデータ生成モジュール223aは伝達された論理アドレスに対応するパターンデータを、パターンデータテーブルを参照して生成する。例えば、パターンデータ生成モジュール223aにはパターン判断モジュール221dから論理アドレス‘104’及び‘105’が伝達される。パターンデータ生成モジュール223aはパターンデータテーブルを参照し、伝達された論理アドレス‘104’及び‘105’に対応するパターンデータ‘11110011’を生成する。即ち、パターンデータ生成モジュール223aは論理アドレス‘104’に対応するパターンデータ‘11110011’を生成し、これをランダムアクセスメモリ112に格納する。また、パターンデータ生成モジュール223aは論理アドレス‘105’に対応するパターンデータ‘11110011’を生成し、これをランダムアクセスメモリ112に格納する。一方、読み出し要請された論理アドレス‘103’はパターンデータテーブルに格納された論理アドレスと一致しない。この場合、パターン判断モジュール221dは論理アドレス‘103’をフラッシュ変換レイヤ230へ伝達する。フラッシュ変換レイヤ230は伝達された論理アドレス’103’を物理アドレスに変換した後、フラッシュメモリ240へ伝達する。フラッシュメモリ240は伝達された物理アドレスに対応するデータに対する読み出し動作を行う。上述した通り、読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致する場合、読み出し要請された論理アドレスに対応するデータは仮想データインタフェースレイヤVDILによって生成される。即ち、読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスである場合、メモリコントローラ110図1参照で読み出し要請された論理アドレスに対応するデータを生成できる。この場合、フラッシュメモリ120図1参照に格納されたデータを読むための遅延時間が必要ではないので、本発明の技術的思想の実施形態によるメモリシステム100図1参照は読み出し性能が向上できる。図11は図10で説明された読み出し動作が行われる場合に仮想データインタフェースレイヤの動作を説明するための順序図である。S210段階で、読み出し要請された論理アドレスが仮想データインタフェースレイヤ220へ伝達される。例えば、読み出し要請された論理アドレスはデータ分析モジュール221のパターン判断モジュール221dへ伝達される。S220段階で、読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致するか否かが判断される。例えば、図10を参照すれば、パターン判断モジュール221dは読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致するか否かを判断する。読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致する場合、読み出し要請された論理アドレスはパターンデータ生成モジュール223aへ伝達されるS230段階。例えば、図10を参照すれば、パターン判断モジュール221dは読み出し要請された論理アドレス‘104’及び‘105’をパターンデータ生成モジュール223aへ伝達する。この場合、パターンデータ生成モジュール223aはパターンデータテーブルを参照して伝達された論理アドレスに対応するパターンデータを生成するS240段階。例えば、図10を参照すれば、パターンデータ生成モジュール223aはパターンデータテーブルを参照し、論理アドレス‘104’及び‘105’に対応するパターンデータ‘11110011’を各々生成する。一方、読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致しない場合、読み出し要請された論理アドレスはフラッシュ変換レイヤ230へ伝達される。フラッシュ変換レイヤ230は論理アドレスを物理アドレスに変換し、これをフラッシュメモリ240へ伝達する。この後、物理アドレスに対応するフラッシュメモリ240に格納されたデータに対する読み出し動作が行われる。さらに、読み出し要請された論理アドレスがパターンデータテーブル及びフラッシュ変換レイヤ230に格納された論理アドレスと一致しない場合、パターンデータ生成モジュール223aはクリーンデータを生成する。この場合については、以下に図12を参照して更に詳しく説明する。図12は本発明の技術的思想の他の実施形態による読み出し動作が行われる場合の仮想データインタフェースレイヤの動作を説明するためのブロック図である。簡略な説明のために、図12のパターンデータテーブルは図8のパターンデータテーブルと同一であると仮定する。また、論理アドレス‘144’ないし‘146’はパターンデータテーブル及びフラッシュ変換レイヤ230のいずれにも格納されない論理アドレスであると仮定する。図12を参照すれば、データ分析モジュール221のパターン判断モジュール221dは読み出し要請された論理アドレスが伝達される。例えば、図12ではパターン判断モジュール221dは論理アドレス’144’ないし’146’が伝達される。この場合、パターン判断モジュール221dはパターンデータテーブルの論理アドレスと一致するか否かを判断する。例えば、図12を参照すれば、パターン判断モジュール221dは読み出し要請された論理アドレス‘144’ないし‘146’がパターンデータテーブルの論理アドレスと一致するか否かを判断する。読み出し要請された論理アドレスとパターンデータテーブルに格納された論理アドレスが一致しない場合、パターン判断モジュール221dはフラッシュ変換レイヤ230に格納された論理アドレスと読み出し要請された論理アドレスが一致するか否かを判断する。例えば、図12を参照すれば、パターン判断モジュール221dは読み出し要請された論理アドレス‘144’ないし‘146’がフラッシュ変換レイヤ230に格納された論理アドレスと一致するか否かを判断する。読み出し要請された論理アドレスがパターンデータテーブル及びフラッシュ変換レイヤ230のいずれに格納された論理アドレスとも一致しない場合、パターン判断モジュール221dはアドレス不一致信号ANSをクリーンデータ生成モジュール223bへ伝達する。クリーンデータ生成モジュール223bはアドレス不一致信号ANSに応答し、クリーンデータを生成する。例えば、図12を参照すれば、クリーンデータ生成モジュール223bはアドレス不一致信号ANSに応答して論理アドレス‘144’ないし‘146’に対応するクリーンデータを生成する。生成されたクリーンデータはランダムアクセスメモリ112に格納される。一方、ランダムアクセスメモリ112に格納されるクリーンデータは多様に表現され得る。例えば、クリーンデータは‘OxFF’に表現され、ランダムアクセスメモリ112に格納される。図13は図12で説明された読み出し動作が行われる場合に仮想データインタフェースレイヤの動作を説明するための順序図である。S310段階で、読み出し要請された論理アドレスが仮想データインタフェースレイヤ220へ伝達される。例えば、読み出し要請された論理アドレスはデータ分析モジュール221のパターン判断モジュール221dへ伝達される。S320段階で、読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致するか否かが判断される。例えば、図12を参照すれば、パターン判断モジュール221dは読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致するか否かを判断する。読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致する場合、読み出し要請された論理アドレスに対応するパターンデータを生成するS330段階。例えば、読み出し要請された論理アドレスはパターンデータ生成モジュール223aへ伝達され、パターンデータ生成モジュール223aは対応するパターンデータを生成する。読み出し要請された論理アドレスがパターンデータテーブルに格納された論理アドレスと一致しない場合、読み出し要請された論理アドレスがフラッシュ変換レイヤ230に格納された論理アドレスと一致するか否かが判断されるS340段階。例えば、パターン判断モジュール221dは読み出し要請された論理アドレスがフラッシュ変換レイヤ230に格納された論理アドレスと一致するか否かを判断する。読み出し要請された論理アドレスがフラッシュ変換レイヤ230に格納された論理アドレスと一致しない場合、クリーンデータを生成するS350段階。例えば、図12を参照すれば、パターン判断モジュール321dはクリーンデータ生成モジュール323bにアドレス不一致信号ANSを伝達する。クリーンデータ生成モジュール323bはアドレス不一致信号ANSに応答してクリーンデータを生成する。生成されたクリーンデータはランダムアクセスメモリ112に格納される。一方、読み出し要請された論理アドレスがフラッシュ変換レイヤ230に格納された論理アドレスと一致する場合、フラッシュメモリ240に格納されたデータに対する読み出し動作が行われるS360段階。即ち、フラッシュ変換レイヤ230は読み出し要請された論理アドレスを物理アドレスに変換し、これをフラッシュメモリ240へ伝達する。この後、フラッシュメモリ240に格納されたデータに対する読み出し動作が行われる。図14は本発明の技術的思想の他の実施形態による図1に示したメモリシステム100のソフトウェア構造を示すブロック図である。図14のソフトウェア構造は図2のソフトウェア構造と類似する。従って、以下には図2のソフトウェア構造との差異点を重点的に説明する。図14を参照すれば、メモリシステム100はアプリケーション305、ファイルシステム310、フラッシュ変換レイヤ320、仮想データインタフェースレイヤ330、そしてフラッシュメモリ340の順にソフトウェア階層構造を有する。図14のフラッシュ変換レイヤ320には、ファイルシステム310から論理アドレスが伝達される。フラッシュ変換レイヤ320は伝達された論理アドレスを物理アドレスに変換し、これを仮想データインタフェースレイヤ330へ伝達する。これに反して、上記図2のフラッシュ変換レイヤ230には、仮想データインターレースレイヤ220から論理アドレスが伝達される。また、図2のフラッシュ変換レイヤ230は伝達された論理アドレスを物理アドレスに変換して、これをフラッシュメモリ240へ伝達する。図14の仮想データインタフェースレイヤ330はフラッシュ変換レイヤ320から物理アドレスが伝達される。例えば、読み出し動作が行われる場合、仮想データインタフェースレイヤ330は伝達された物理アドレスがパターンデータテーブルに格納された物理アドレスと同一であるか否かを判断する。これに反して、図2の仮想データインタフェースレイヤ220はファイルシステム210から論理アドレスが伝達される。例えば、読み出し動作が行われる場合、仮想データインタフェースレイヤ220は伝達された論理アドレスがパターンデータテーブルに格納された論理アドレスと同一であるか否かを判断する。図15は図14に示したメモリシステムの動作を説明するためのブロック図である。図15のメモリシステムの動作は図3で説明したメモリシステムの動作と類似する。従って、以下、図3のメモリシステムの動作との差異点を重点的に説明する。図15を参照すれば、メモリシステム300はファイルシステム210、フラッシュ変換レイヤ320、仮想データインタフェースレイヤ330、及びフラッシュメモリ340を含む。仮想データインタフェースレイヤ330はランダムアクセスメモリ112図1参照上に駆動される。仮想データインタフェースレイヤ330はデータ分析モジュール331、データプールモジュール332、及びデータ生成モジュール333を含む。図15のデータ分析モジュール331は図3のデータ分析モジュール221と類似する。ただし、図3のデータ分析モジュール221はファイルシステム210から論理アドレスLAを伝達され、伝達された論理アドレス及びパターンデータテーブルに格納された論理アドレスとの一致可否を判断する。これに反して、図15のデータ分析モジュール331はフラッシュ変換レイヤ320から物理アドレスPAを伝達され、伝達された物理アドレス及びパターンデータテーブルに格納された物理アドレスとの一致可否を判断する。図15のデータプールモジュール332は図3のデータプールモジュール222と類似する。ただし、図3のデータプールモジュール222はパターンデータ及びこれに対応する論理アドレスを含むパターンデータテーブルをランダムアクセスメモリ112、又は不揮発性メモリ装置114図1参照に格納する。これに反して、図15のデータプールモジュール332はパターンデータ及びこれに対応する物理アドレスを含むパターンデータテーブルをランダムアクセスメモリ112又は不揮発性メモリ装置114に格納する。図15のデータ生成モジュール333は図3のデータ生成モジュール223と類似する。ただし、図3のデータ生成モジュール223は読み出し要請された論理アドレスに基づいて、パターンデータを生成する。これに反して、図15のデータ生成モジュール333は読み出し要請された物理アドレスに基づいて、パターンデータを生成する。図16は本発明の技術的思想の他の実施形態による不揮発性メモリ装置を使用するメモリシステムのハードウェア構造を示すブロック図である。図16では不揮発性メモリ装置の例として、フラッシュメモリ420を示す。図16のメモリシステムのハードウェア構造は図1のメモリシステムのハードウェア構造と類似する。従って、以下、図1のメモリシステムのハードウェア構造との差異点を重点的に説明する。図16を参照すれば、メモリシステム400はメモリコントローラ410及びフラッシュメモリ420を含む。また、メモリコントローラ410は中央処理装置411、バッファメモリ412、ランダムアクセスメモリ413、ホストインタフェース414、不揮発性メモリ装置415、及びフラッシュインタフェース416を含む。図16のメモリコントローラ410の構造は図1のメモリコントローラ110の構造と類似する。ただし、図16のメモリコントローラ410は図1のメモリコントローラ110とは異なり、更にバッファメモリ412を含む。即ち、図16のメモリコントローラ410は図1のメモリコントローラ110と相違し、データ分析モジュール221図4参照の第1バッファ221a及び第2バッファ221bがハードウェアにより具現される。詳細に説明すれば、図1ないし図15で、データ分析モジュール221図4参照の第1バッファ221a及び第2バッファ221bはランダムアクセスメモリ112図1参照の上で駆動されるソフトウェアにより記述される。ただし、これは例示的なものであって、データ分析モジュール221、図4参照の第1バッファ221a及び第2バッファ221bは図16と共にハードウェアに具現され得る。この場合、例えば、第1バッファ221a及び第2バッファ221bは揮発性メモリを利用して具現され得る。図17は本発明の実施形態によるソリッドステートドライブSSD1200を示すブロック図である。図17を参照すれば、SSDシステム1000はホスト1100とSSD1200とを含む。SSD1200は信号コネクタsignalconnector1211を通してホスト1100と信号を送受信し、電源コネクタpowerconnector1221を通して電源が入力される。SSD1200は複数の不揮発性メモリ装置1201~120n、SSDコントローラ1210、及び補助電源装置1220を含む。複数の不揮発性メモリ装置1201~120nはSSD1200の格納媒体として使われる。複数の不揮発性メモリ装置1201~120nは大容量の格納能力を有するフラッシュメモリ装置で具現され得る。SSD1200は主にフラッシュメモリFlashmemoryを使用するが、フラッシュメモリの他にもPRAM、MRAM、ReRAM、FRAMなどの不揮発性メモリ装置が使える。図17で、少なくとも1つの不揮発性メモリ装置は図1又は図16に示したフラッシュメモリ120、フラッシュメモリ420を含むことができる。複数の不揮発性メモリ装置1201~120nは複数のチャンネルCH1~CHnを通してSSDコントローラ1210と連結できる。1つのチャンネルには1つ、又はその以上のメモリ装置が連結できる。1つのチャンネルに連結するメモリ装置らは同一のデータバスに連結できる。SSDコントローラ1210は信号コネクタ1211を通して、ホスト1100と信号SGLを送受信する。ここで、信号SGLには例えば、コマンド、アドレス、データが含まれる。SSDコントローラ1210はホスト1100のコマンドによって該当メモリ装置にデータを書き込み、又は該当メモリ装置からデータを読み出す。図17で、SSDコントローラ1210は図1、又は図16に示したメモリコントローラ110、410であり得る。補助電源装置1220は電源コネクタ1221を通しホスト1100と連結する。補助電源装置1220はホスト1100から電源PWRが入力され、充電できる。このように、補助電源装置1220はSSD1200内に位置する事もできるが、SSD1200外に位置することもできる。例えば、補助電源装置1220はメーンボードに位置して、SSD1200に補助電源を提供できる。図18は本発明の実施形態による電子装置を示すブロック図である。電子装置2000はパーソナルコンピュータPCで具現され、又はノートブックコンピュータ、携帯電話、PDAPersonalDigitalAssistant、そしてカメラなどのような携帯用電子機器で具現され得る。図18を参照すれば、電子装置2000は半導体メモリ装置2100、電源装置2200、補助電源装置2250、中央処理処置2300、RAM2400、及びユーザインタフェース2500を含む。半導体メモリ装置2100はフラッシュメモリ2110及びメモリコントローラ2120を含む。図18で、半導体メモリ装置2100は図1、又は図16に示したメモリシステム100、400であり得る。本発明の範囲、又は技術的思想を逸脱せず、本発明の構造が多様に修正され、又は変更できることはこの分野に熟練した者には自明であろう。上記に詳述した内容を考慮して、もし本発明の修正及び変更が別紙特許請求の範囲項及び同等物の範囲に属する場合は、本発明がそのような発明の変更及び修正を包含すると判断しなければならない。