"半導体基板上に半導体素子を形成する工程と、前記半導体素子の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して、前記半導体基板をエッチングして第1のホールを形成する工程と、前記第1のホール内に絶縁膜を形成する工程と、前記第1のホール内の前記絶縁膜の膜厚をエッチングによって第2のホールを形成する工程と、前記絶縁膜で覆われた前記第2のホール内に導電膜を埋め込む工程と、前記半導体基板上方に配線層を形成する工程と、前記半導体基板の他方の面を薄化し、前記ホール内の前記導電性膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。前記絶縁膜として、ポーラスシリカ系低誘電率膜をスピンコート法によって形成する請求項1に記載の半導体装置の製造方法。前記第1のホール内の前記絶縁膜の膜厚をエッチングによって減少させる工程は、前記基板の上方の前記絶縁膜の膜厚を異方性エッチバックによって減少させる工程を含むことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。前記第2のホールを形成する工程は、前記絶縁膜の表層を変質させる工程と、変質部分をエッチングによって除去する工程と、を含むことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。前記第1の絶縁膜は、化学気相成長法によって前記第1のホールの内壁及び底部に形成され、前記第1のホール内の前記絶縁膜の膜厚をエッチングによって減少させる工程は、前記絶縁膜の表層を変質させる工程と、変質部分をエッチングによって除去する工程と、を含むことを特徴とする請求項1に記載の半導体装置の製造方法。しかしながら、従来のビアミドルプロセスのように、貫通ビアの内壁を覆う絶縁膜をCVD法によって形成すると、絶縁膜は場所に依らずに均一の膜厚に形成される。このために、貫通ビアの内壁に必要な厚さになるように絶縁膜を形成すると、基板の上方にも絶縁膜が同じ厚さに形成される。基板上方の絶縁膜は、CMP法を用いて除去するが、絶縁膜が厚くなると、研磨時間が長くなって、スループットが低下し、製造コストが増大する。さらに、絶縁膜の研磨量が多くなると、膜表面の段差、面内ばらつきの悪化や、ディッシング、エロージョンが発生し易くなり、デバイス特性や信頼性に悪影響を及ぼす可能性が高くなる。また、従来のビアラストプロセスでは、サイドウォールをマスクにして絶縁性ポリマーをエッチングするので、絶縁性ポリマーのサイドエッチングが起き易かった。サイドエッチングされた部分は、バリア層及びシード層を十分に形成できないことがあるので、Cu膜の埋め込み時にボイドが発生し易くなる。さらに、貫通電極の内壁を覆う絶縁膜がサイドウォールと絶縁性ポリマーという異種の膜が積層された構成になるので、これらの2つの絶縁膜の密着性が懸念される上、基板材料と貫通ビア材料の熱膨張係数の違いにより、2つの絶縁膜の界面を起因としたクラックが生じ易かった。本発明は、このような事情に鑑みてなされたものであり、貫通電極を効率良く形成することを目的とする。実施の形態の一観点によれば、半導体基板上に半導体素子を形成する工程と、前記半導体素子の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して、前記半導体基板をエッチングして第1のホールを形成する工程と、前記第1のホール内に絶縁膜を形成する工程と、前記第1のホール内の前記絶縁膜の膜厚をエッチングによって第2のホールを形成する工程と、前記絶縁膜で覆われた前記第2のホール内に導電膜を埋め込む工程と、前記半導体基板上方に配線層を形成する工程と、前記半導体基板の他方の面を薄化し、前記ホール内の前記導電性膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。エッチングによって絶縁膜の膜厚を調整するので、ホール内の絶縁膜を所望の厚さに簡単に調整できる。このために、絶縁膜の研磨時間の短縮や、研磨量の低減が図れる。また、低誘電率膜は、1種類の低誘電率膜から形成するので、2種類以上の絶縁膜を積層する場合に比べて膜密着性を考慮する必要はない。発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。第1の実施の形態本発明の第1の実施形態に係る半導体装置の製造方法について説明する。まず、図1Aに示す断面構造を得るまでの工程について説明する。まず、n型又はp型のシリコン半導体基板1の一方の面である表面を例えば、STIShallowTrenchIsolationにより素子分離絶縁膜2を形成して、活性領域を画定する。次いで、シリコン基板1の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板1にpウェル3が形成される。pウェル3を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜5を形成する。ゲート絶縁膜5は、例えば熱酸化膜を約6nm~7nmの厚さに形成する。なお、以下においては、pウェル3を形成した場合について説明するが、シリコン基板1にnウェルを形成した場合も同様の工程が実施される。続いて、シリコン基板1の上側全面に、ポリシリコン膜を例えばCVD法を用いて100nm~200nmの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板1上にゲート電極6を形成する。さらに、ゲート電極6をマスクにしてpウェル3にイオンを注入し、ゲート電極6の横のpウェル3にn型不純物としてリンを導入する。これにより、第1、第2ソース/ドレインエクステンション8が形成される。第1、第2ソース/ドレインエクステンション8は、エクステンションソース/ドレイン領域の浅い領域を構成する。その後に、シリコン基板1の上側全面に、絶縁膜としてシリコン酸化膜を例えばCVD法を用いて100nm~200nmの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極6の側部に絶縁性サイドウォール10が形成される。続いて、絶縁性サイドウォール10とゲート電極6をマスクとして用い、シリコン基板1に砒素等のn型のドーパント不純物を再びイオン注入する。これにより、ゲート電極6の側方のpウェル3に、ソース/ドレイン拡散層11が形成される。ソース/ドレイン拡散層11は、エクステンションソース/ドレインの深い領域を構成する。さらに、シリコン基板1の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これにより、ソース/ドレイン拡散層11におけるシリコン基板1上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース/ドレイン拡散層11が低抵抗化する。この後、素子分離絶縁膜2の上などに未反応のまま残っている高融点金属膜を例えばウェットエッチングにより除去する。これにより、ソース/ドレイン拡散層11上に、例えばコバルトシリサイドで形成されるソース/ドレイン電極12Aが形成される。また、ゲート電極6の上部に、例えばコバルトシリサイドからなるシリサイド層12Bが形成される。ここまでの工程により、シリコン基板1の活性領域には、ゲート絶縁膜5、ゲート電極6、及びソース/ドレイン電極12A等から構成される半導体素子であるトランジスタT1,T2が形成される。さらに、シリコン基板1の上側の全面に、コンタクトビア層間絶縁膜14として酸化シリコン膜をTEOSガスを使用するプラズマCVD法により、約300nmの厚さに形成する。続いて、不図示のレジスト膜をマスクに用いてコンタクトビア層間絶縁膜14とをエッチングして、コンタクトビア15を形成する。コンタクトビア15の径は、例えば0.08μm~0.15μmとし、ソース/ドレイン拡散層11のソース/ドレイン電極12Aに到達するまでとする。そして、コンタクトビア15を用いてソース/ドレイン電極12Aに電気的に接続される導電性プラグ16を形成する。具体的には、コンタクトビア15の内面に厚さが5nm~15nmのTi膜と、厚さが5nm~15nmのTiN膜とを順番にスパッタリング法等により形成して2層の積層構造を有する密着膜グルー膜を作製する。さらに、密着膜上にW膜をCVD法により成長させる。この膜厚は、コンタクトビア層間絶縁膜14上で例えば200nm~300nmに達する厚さとする。これにより、W膜でコンタクトビア15の空隙が埋まる。この後、コンタクトビア層間絶縁膜14の上面上に成長した余分なW膜及び密着膜をCMP法で除去する。これにより、各コンタクトビア15に、導電性プラグ16が形成される。次に、素子工程後、かつ配線工程前に貫通ビアをシリコン基板内に形成する工程について説明する。まず、図1Bに示す断面構造を得るまでの工程について説明する。コンタクトビア層間絶縁膜14上の全面に、絶縁膜22を形成する。絶縁膜22は、例えばCVD法により形成されたSiNなどが用いられ、その厚さは70nm~100nmとする。続いて、後のフォトリソグラフィ工程に使用する下地膜23を形成する。下地層23は、例えば、TEOSガスを用いたプラズマCVD法によって形成されたSiO2膜であり、その厚さは例えば15nm~30nmとする。下地層23の全面には、フォトレジスト膜24をスピンコート法によって形成する。フォトレジスト膜24には、フォトリソグラフィによって開口部24Aを形成する。開口部24Aは、貫通ビアを形成する領域に形成される。ここで、フォトレジスト膜24の材料によっては、下地層23は形成しないこともある。続いて、図1Cに示す断面構造を得るまでの工程について説明する。最初に、フォトレジスト膜24をマスクにした異方性ドライエッチングによって、下地層23、絶縁膜22、コンタクトビア層間絶縁膜14、及びシリコン基板1をエッチングして貫通電極用のビアホール25を形成する。絶縁膜22、コンタクトビア層間絶縁膜14のエッチングガスは、例えばC4F6、O2、Arを使用する。シリコン基板1のエッチングガスは、例えばSF6、C4F8を使用する。ビアホール25は、例えば直径が5μm~10μm、アスペクト比は5~10とする。この後、残存するフォトレジスト膜24は、アッシングによって除去する。続いて、ビアホール25内にスピンコート法によって低誘電率膜31第1の絶縁膜を充填する。低誘電率膜31は、例えば、SiCOH、ナノクラスタリングシリカNCSなどからなるポーラスシリカ系の膜で、下地層23上の厚さが、例えば3μm~5μmになるように形成する。低誘電率膜31は、ポーラスシリカ系低誘電率膜なので、SiO2膜を使用した場合に比べて誘電率及び弾性率が低い。そのために、ビアホール25に起因する寄生容量が低減される。また、基板材料と貫通ビア材料との熱膨張係数の違いに起因する応力ミスマッチが緩和される。さらに、図1Dに示すように、低誘電率膜31を異方性エッチバックによって、例えば厚さ1μmになるまでエッチングする。エッチングガスは、例えばC4F6、O2、Arを使用する。次に、図1Eに示す断面構造を得るまでの工程について説明する。低誘電率膜31上には、ハードマスク膜32を形成する。ハードマスク膜32は、低誘電率膜31に対するエッチング選択比が高い膜、例えば、SiN又はSiCをCVD法によって1μm~3μmの厚さに形成する。続いて、ハードマスク膜32の全面に、フォトレジスト膜33をスピンコート法によって塗布する。フォトレジスト膜33には、フォトリソグラフィによって開口部33Aを形成する。開口部33Aは、ビアホール25の外形幅又は外径より、ビアホール25の内壁に残す低誘電率膜31の厚さ分、例えば0.4μm~2μmだけ小さい。次に、図1Fに示すように、フォトレジスト膜33をマスクにした異方性ドライエッチングによって、ハードマスク膜32をエッチングする。続いて、フォトレジスト膜33と、ハードマスク膜32をマスクにして低誘電率膜31をエッチングする。エッチングガスは、例えばC4F6、O2、Arを使用する。エッチングは、レジスト膜33及びハードマスク膜32が完全に除去されるまで行う。さらに、図1Gに示すように、異方性エッチバックによって、絶縁膜22上の低誘電率膜31を完全に除去し、ビアホール25内に第2のホール26を形成する。このとき、ビアホール25の底部に残存する低誘電率膜31の一部も除去する。ビアホール25の底部に残す低誘電率膜31の厚さは、ビアホール25の側壁に残存する低誘電率膜31の厚さと同程度にする。ここでのエッチングガスには、例えばC4F6、O2、Arを使用する。この後、図1Hに示すように、絶縁膜22上及びビアホール25の内壁に、バリアメタル膜41をスパッタ法によって形成する。バリアメタル膜41は、例えば、Ti又はTaとし、厚さは0.2μm~0.3μmとする。さらに、バリアメタル膜41の全面に、シード膜42として、例えばCu膜をスパッタ法によって厚さ0.6μm~1μmに形成する。この後、図1Iに示すように、めっき法によって、ビアホール25内にCu膜43を埋め込む。このとき、シード層42上には、導電材料であるCu膜43が成長する。続いて、図1Jに示す断面構造を得るまでの工程について説明する。まず、絶縁膜22上のCu膜43及びバリアメタル膜41をCMP法によって除去する。次に、ビアホール25の表面のCu膜43の酸化防止と、Cu膜43の拡散防止のために保護膜44を形成する。保護膜44は、例えば、CVD法によって形成したSiC又はSiNとする。保護膜44の厚さは、例えば、30nm~50nmになる。次に、シリコン基板1の上方に、ビアホール25及びコンタクトビア15に接続する配線層を形成する。まず、図1Kに示す断面構造を得るまでの工程について説明する。保護膜44を覆うように、第1層間絶縁膜51を形成する。第1層間絶縁膜51は、例えば、プラズマCVD法により成膜したSIOCが用いられる。第1層間絶縁膜51の厚さは、120nm~250nmとする。この実施の形態では、第1層間絶縁膜51と、低誘電率膜31とを別の材料からなる膜として形成しても良い。続いて、第1層間絶縁膜51をエッチングするためのマスクとして、SiO2膜52と、SiN膜53と、下層レジスト膜54と、SiO2膜55とを積層する。SiO2膜52は、TEOSガスを用いたプラズマCVD法によって、例えば50nm~100nmの厚さに形成する。SiN膜53は、CVD法によって、例えば30nm~50nmの厚さに形成する。下層レジスト膜54は、スピンコート法によって、例えば200nm~300nmの厚さに形成する。SiO2膜55は、TEOSガスを用いたプラズマCVD法によって、例えば厚さ30nm~50nmに形成する。さらに、SiO2膜55の全面にBARC反射防止膜56を70nm~80nmの厚さに形成する。BARC膜56の上には、ArF用レジスト膜57をスピンコート法によって150nm~250nmの厚さに塗布する。ArF用レジスト膜57には、フォトリソグラフィによって開口部57A,57Bが形成される。開口部57Aは、ビアホール25に埋め込んだCu膜43の上方に形成される。開口部57Aの数は、1つ又は2つでも良いし、4つ以上でも良い。開口部57Bは、導電性プラグ16の上方に1つずつ形成される。続いて、図1Lに示すように、ArF用レジスト膜57を用いて、各膜52~56をエッチングし、第1層間絶縁膜51に配線溝58A,58Bを形成する。マスクとして使用したSiO2膜52は、エッチングによって薄くなるが、第1層間絶縁膜51上に残留する。さらに、図1Mに示す断面構造を得るまでの工程について説明する。配線溝58A,58Bには、バリアメタル膜59と、不図示のシード膜とが順番にスパッタ法によって形成される。さらに、メッキ法によって配線溝58A,58B中にCu膜61が埋め込まれる。SiO2膜52上の余分なCu膜61及びバリアメタル膜59は、CMP法によって除去される。これによって、第1層間絶縁膜51に、配線62A,62Bが埋め込まれた第1の配線層63が形成される。配線62Aは、ビアホール25内のCu膜43と電気的に接続される。配線62Bは、導電性プラグ16を介してトランジスタT1,T2に電気的に接続される。第1の配線層63の上には、Cu膜61の酸化防止と拡散防止を目的として保護膜64を形成する。保護膜64としては、例えばSiC又はSiNをCVD法によって30nm~50nmの厚さに形成する。次に、図1Nに示す断面構造を得るまでの工程について説明する。第1の配線層63の上には、配線層を必要な数だけ形成する。例えば、第2の配線層65は、第2層間絶縁膜66に複数の導電性プラグ67A,67B及び配線68などを埋め込んで形成する。例えば、配線68は、導電性プラグ67Bに電気的に接続されている。導電性プラグ67A,67B及び配線68の形成方法としては、例えばデュアルダマシン法がある。一番上の配線層70は、配線71を有し、配線71上には電極パッド72が電気的に接続される。さらに、電極パッド72には、バンプ73が実装される。バンプ73の周囲は、ポリイミド樹脂などの保護膜74が形成される。さらに、図1Oから図1Sを参照して、シリコン基板1の裏面他方の面側の処理について説明する。まず、図1Oに示す断面構造を得るまでの工程について説明する。最初に、シリコン基板1上に形成した多層配線層90の表面をポリイミド膜などの保護膜91で覆う。さらに、接着剤92を用いてサポート基板93に保護膜91を接着する。これによって、シリコン基板1は、表面をフェイスダウンさせた状態でサポート基板93に固定される。この後、シリコン基板1を裏面側から第2のホール26内のCu膜43が露出する直前まで研削し、薄化する。続いて、図1Pに示す断面構造を得るまでの工程について説明する。例えば異方性ドライエッチングによって、シリコン基板1の裏面をエッチングし、第2のホール26内のCu膜43の頭部43Aを露出させる。Cuポスト43Aの露出長さは、例えば5μm~10μmにする。このときのエッチングガスには、例えばSF6、C4F8を使用する。さらに、シリコン基板1の裏面を保護するために絶縁膜94裏面保護膜を均一に形成する。絶縁膜94は、例えば、CVD法によってSiOCなどからなるポーラスシリカ系絶縁膜、あるいはSiNなどからなる絶縁膜で、その厚さは、例えば、0.5μm~1μmとする。図1Qに示すように、絶縁膜94上に、フォトレジスト膜96をスピンコート法によって形成する。この後、図1Rに示すように、フォトレジスト膜96をマスクにした異方性エッチバックによって、Cuポスト43Aを覆う絶縁膜94をエッチングしてCu膜43を露出させる。このとき、絶縁膜94に対するフォトレジスト膜96のエッチング選択比が同等以上である条件でエッチングすることが好ましい。さらに、図1Sに示すように、アッシングで残存するフォトレジスト膜96を除去した後、接着剤92及びサポート基板93を除去する。これによって、半導体素子、多層配線層90、及び貫通電極95を有する半導体装置98が形成される。以上、説明したように、ビアホール25の内壁に低誘電率膜31を形成するときに、スピンコート法による塗布と、リソグラフィ及び異方性ドライエッチングを用いるようにした。低誘電率膜31を用いたので、貫通ビアに起因する配線容量を低減できる。また、リソグラフィ及び異方性ドライエッチングを用いることで、シリコン基板1の表面の低誘電率膜31をCMP工程前に除去しきるため、CMP工程における負担、即ち研磨時間を軽減することができる。その結果、膜表面の段差や面内ばらつきの悪化、ディッシングやエロージョンの発生を抑制できる。また、CVD法を用いて絶縁膜を形成する場合に比べて、ビアホール25内の低誘電率膜31の膜厚を制御し易い。特に、異方性ドライエッチングによって、低誘電率膜31の膜厚を調整するようにしたので、ビアホール25内の低誘電率膜31を所望の厚さに簡単に調整できる。これらのことから、基板材料と貫通ビア材料間の絶縁性を十分に確保でき、貫通電極95を有する半導体装置98の信頼性を向上できる。また、異方性ドライエッチングを用いてビアホール25内の低誘電率膜31の膜厚を調整するときに、絶縁膜22上の低誘電率膜31の厚さが減少するので、CMP法による研磨が不要になり、CMP工程のスループット向上につながる。さらに、低誘電率膜31は、1種類の低誘電率膜から形成するので、2種類以上の絶縁膜を積層する場合のように、膜密着性を考慮する必要はない。従って、基板材料と貫通ビア材料の熱膨張係数の違いにより、絶縁膜を積層させたときに生じる膜同士の界面を起因とするクラックの発生を心配する必要はない。さらに、ビアホール25の低誘電率膜31と、第1の配線層の層間絶縁膜とを別のプロセスで形成するので、デバイス特性に応じて絶縁膜を作り分けることが可能である。第2の実施の形態第2の実施の形態について図面を参照して説明する。第1の実施の形態と同じ構成要素には同一の符号を付す。また、第1の実施の形態と重複する説明は省略する。最初に、図1Aから図1Dに示す工程を実施し、シリコン基板1にビアホール25を形成する。続いて、図2Aに示すように、ハードマスク膜32の上にフォトレジスト膜33をスピンコート法によって形成する。フォトレジスト膜33の開口部33Bは、第1の実施の形態で図1Eを参照して説明した開口部33Aより狭くする。続いて、図2Bに示すように、低誘電率膜31を異方性ドライエッチングする。ビアホール25内の内壁の厚さは例えば1000nmとし、底部の厚さは例えば1500nmとする。フォトレジスト膜33並びにその下側のハードマスク膜32は、エッチングによって除去される。次に、図2Cに示すように、シリコン基板1の表面及びビアホール25内で露出する低誘電率膜31をアッシングし、厚さ0.5μm程度のSiO2酸化膜に変質させる。このとき、形成される変質層101の厚さは、アッシング時間によってコントロールできる。図2Dに示すように、フッ酸によるウェットエッチングによって、変質層101を除去する。この時、ビアホール25の側壁に残る低誘電率膜31は、例えば0.5μmになる。図2Eに示すように、異方性エッチバックによって、絶縁膜22上の低誘電率膜31を除去してビアホール25内に第2のホール26を形成する。これと同時に、ビアホール25の底部に残存する低誘電率膜31の一部を除去する。ビアホール25の底部には、その内壁に残存する低誘電率膜31と同程度の厚さが残される。エッチングガスには、例えばC4F6、O2、Arを使用する。以降は、図1Hから図1Sと同様のプロセスを実行する。以上、説明したように、この実施の形態では、ビアホール25内の低誘電率膜31にアッシングによって変質層101を形成し、変質層101をウェットエッチングで除去することで、低誘電率膜31の膜厚を調整する。アッシング条件を制御することで変質層101の厚さを容易に制御できるので、ビアホール25内の低誘電率膜31の膜厚を容易に調整できる。また、第1の実施の形態と比較して、ビアホール25の内壁に低誘電率膜31を形成する為のリソグラフィ工程において、高度な位置合わせ精度を必要としない。その他の効果は、第1の実施の形態と同様である。第3の実施の形態第3の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。図3Aに示すように、絶縁膜14の全面に低誘電率膜110として、例えば、SiCOH、SiOC、又はナノクラスタリングシリカNCSのポーラスシリカ系の膜を300nmに形成する。低誘電率膜110の上には、フォトレジスト膜111をスピンコート法によって塗布し、フォトリソグラフィによって開口部111Aを形成する。図3Bに示すように、フォトレジスト膜111をマスクにして低誘電率膜110を異方性ドライエッチングする。さらに、フォトレジスト膜111及び低誘電率膜110をマスクにして、コンタクトビア層間絶縁膜14及びシリコン基板1を異方性ドライエッチングする。コンタクトビア層間絶縁膜14のエッチングガスは、例えばC4F6、O2、Arを使用する。シリコン基板1のエッチングガスは、例えばSF6、C4F8を用いる。ビアホール25は、例えば5~10μm径、アスペクト比は5~10とする。このとき、フォトレジスト膜111は、エッチングによって除去する。従って、アッシングによってフォトレジスト膜111の残渣を除去する工程は実行しない。図3Cに示すように、ビアホール25内に、例えばSiCOHなどの低誘電率膜112第1の絶縁膜をスピンコート法によって充填する。低誘電率膜110上の低誘電率膜112の厚さは、例えば1μm~1.5μmとする。低誘電率膜112は、低誘電率膜110と同じ材料から形成しても良いし、別の材料で形成しても良い。続いて、図3Dに示すように、低誘電率膜112を異方性エッチバックによってエッチングする。エッチングガスは、例えばC4F6、O2、Arを使用する。エッチング後のコンタクトビア15上の低誘電率膜110,112の合計膜厚は、例えば0.3μm~0.35μmとする。図3Eに示す断面構造を得るまでの工程について説明する。まず、低誘電率膜112の表面をアッシングによってSiO2に変質させて絶縁膜113を形成する。ここで、絶縁膜113の厚さは、例えば0.1μm~0.15μmとする。アッシング条件は、例えばO2、CO及びCO2の少なくとも1種類以上のガスを含んだプラズマ処理であり、H2及びN2の少なくとも1種類以上のガスを混合しても良い。具体的には、平行平板型の反応性イオンエッチング装置の真空チャンバー内に流量500sccmでO2を導入し、3Pa250mTorrの圧力の下、13.56MHz、500Wの高周波電力を平板電極に印加し、基板温度25°Cの条件下で、100秒~120秒間の処理を行う。絶縁膜113の厚さは、アッシング条件を調整することで制御することができる。続いて、絶縁膜113の上にハードマスク膜114を形成する。ハードマスク膜114は、低誘電率膜112に対するエッチング選択比が高い絶縁膜、例えば、SiN又はSiCなどをCVD法によって1μm~3μmの厚さに形成する。続いて、ハードマスク膜114の上に、フォトレジスト膜115をスピンコート法によって塗布する。フォトレジスト膜115には、フォトリソグラフィによって開口部115Aを形成する。開口部115は、ビアホール25の幅より、ビアホール25の内壁に残す低誘電率膜112の厚さ分だけ狭い。ビアホール25の内壁に残す低誘電率膜112の目標値は、例えば0.2μm~1μmとする。図3Fに示すように、フォトレジスト膜115をマスクにしてハードマスク膜114及びその下側の絶縁膜113を異方性ドライエッチングする。続いて、フォトレジスト膜115、ハードマスク膜114、及び絶縁膜113をマスクにして低誘電率膜112をエッチングし、ビアホール25内に第2のホール26を形成する。ここまでのエッチングによって、フォトレジスト膜115及びハードマスク膜114が除去され、絶縁膜113が残る。低誘電率膜112のエッチングガスは、例えばC4F6、O2、Arがある。エッチング後、ビアホール25の側壁及び底部に残る低誘電率膜112の厚さは、例えば0.2μm~1μmになる。次に、図3Gに示す断面構造を得るまでの工程について説明する。ビアホール25の内壁を覆うように、バリアメタル膜117として、Ti又はTaを0.2μm~0.3μmの厚さに形成する。続いて、バリアメタル膜117を覆うように、不図示のシード膜として、Cuを厚さ0.6μm~1μmに形成する。バリアメタル膜117及びシード膜は、スパッタリング法によって順番に積層される。この後、ビアホール25内に導電材料としてCu膜119をめっき法によって埋め込む。さらに、CMP法を用いて絶縁膜113上のCu膜119及びバリアメタル膜117を研磨によって除去する。さらに、ビアホール25の表面のCu膜119の酸化防止と、拡散防止のために、保護膜120として例えばSiC又はSiNをCVD法によって形成する。さらに、図3Hに示す断面構造を得るまでの工程について説明する。保護膜120上に、SIO膜121、SiN膜122、SIO膜123をCVD法によって順番に形成する。さらに、SIO膜123の上には、BARC膜124及びArF用フォトレジスト膜125を順番に形成する。フォトレジスト膜125には、フォトリソグラフィによってコンタクトビアと接続する配線形成領域を露出する開口部125Aを複数形成する。図3Iに示す断面構造を得るまでの工程について説明する。ArF用フォトレジスト膜125をマスクにしてBARC膜124及びその下側のSiO膜123に対して異方性ドライエッチングを行う。エッチングガスは、例えば、CF4を用いる。フォトレジスト膜125をアッシングで除去した後、BARC膜124及びその下側のSiO膜123をマスクにしてSiN膜122をエッチングする。エッチングガスには、例えばC4F6、O2、Arを用いる。続いて、SiN膜122をマスクにしてSiO膜121をエッチングした後、SiO膜121をマスクにして保護膜120と、絶縁膜113と、低誘電率膜112と、低誘電率膜110をエッチングし、コンタクトビア15を露出させる。これによって、配線溝128が形成される。続いて、図3Jに示す断面構造を得るまでの工程について説明する。最初に、配線溝128の内壁を覆うように、バリアメタル膜129を形成する。続いて、バリアメタル膜129を覆うように、不図示のシード膜としてCuを形成する。バリアメタル膜129及びシード膜は、スパッタリング法によって順番に積層される。この後、配線溝128内にCu膜131をメッキ法によって埋め込む。これによって、複数の配線132が形成され、低誘電率膜112を層間絶縁膜とする第1の配線層133が形成される。この後、CMP法を用いてCu膜131、バリアメタル膜129、及びSIO膜121、保護膜120が除去され、絶縁膜113が残る。さらに、ビアホール25及びコンタクトビア15に接続する配線表面のCu膜131の酸化防止、及び拡散防止のために保護膜134としてSiC又はSiNをCVD法により形成する。以降は、図1Nから図1Sと同様のプロセスが実行される。以上、説明したように、この実施の形態では、ビアホール25に埋め込まれる低誘電率膜112を第1の配線層133の層間絶縁膜として使用するので、絶縁膜113下の低誘電率膜112をCMP法による研磨で除去する必要がなくなる。従って、研磨時間の短縮や、研磨量の低減が図れ、膜表面の段差、面内ばらつきの悪化や、ディッシング、エロージョンの発生を防止できる。さらに、低誘電率膜112の表層をアッシングによって変質させることで絶縁膜113を形成したので、簡単な構成でオーバーエッチングやCMP法の過研磨を抑制を実現することができる。その他の効果は、第1の実施の形態と同様である。第4の実施の形態第4の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。図3Aから図3Cに示すように、シリコン基板1にビアホール25を形成すると共に、ビアホール25内とシリコン基板1の上方に低誘電率膜112を形成する。続いて、図4Aに示すように、低誘電率膜112を異方性エッチバックし、膜厚を600nm~800nm程度にする。続いて、図4Bに示すように、低誘電率膜112の上にハードマスク膜114を形成する。続いて、ハードマスク膜114の上に、フォトレジスト膜115をスピンコート法によって塗布し、フォトリソグラフィによってフォトレジスト膜115に開口部115Bを形成する。開口部115Bは、ビアホール25の幅より、ビアホール25の内壁に残したい低誘電率膜112の厚さ分だけ狭い。ビアホール25の内壁に残す低誘電率膜112の目標値は、例えば1μmとする。図4Cに示す断面構造を得るまでの工程について説明する。フォトレジスト膜115をマスクにしてハードマスク膜114を異方性ドライエッチングする。続いて、フォトレジスト膜115、ハードマスク膜114をマスクにして低誘電率膜112をエッチングする。ここまでのエッチングによって、フォトレジスト膜115及びハードマスク膜114が除去される。低誘電率膜112のエッチングガスは、例えばC4F6、O2、Arがある。エッチング後のコンタクトビア15上に残る低誘電率膜110,112の合計膜厚は、例えば0.4μm~0.6μmとする。エッチング後、ビアホール25の側壁及び底部に残る低誘電率膜112の厚さは、例えば1μmになる。次に、図4Dに示すように、アッシングにより、低誘電率膜112の表層をSiO2からなる変質層141に変質させる。変質層141の厚さは、例えば0.2μm~0.3μmとする。このときのアッシング条件は、第3の実施の形態と同様であり、アッシング時間を調整することで変質層141の膜厚をコントロールできる。続いて、図4Eに示すように、フッ酸を用いたウェットエッチングによって、変質層141をエッチング除去し、第2のホール26を形成する。このとき、コンタクトビア上に残る低誘電率膜110,112の合計膜厚は、例えば0.2μm~0.3μmにする。また、ビアホール25の側壁及び底部に残る低誘電率膜112の厚さは、例えば0.7μmとする。さらに、図4Fに示す断面構造を得るまでの工程について説明する。低誘電率膜112に配線溝128をエッチングによって形成する。配線溝128には、バリアメタル膜129と不図示のシード層を形成した後、Cu膜131を埋め込む。余分なCu膜131は、CMP法によって研磨する。これによって、低誘電率膜112に配線132が埋め込まれた第1の配線層133が形成される。以降のプロセスは、第1の実施の形態と同様である。以上、説明したように、この実施の形態では、低誘電率膜112をポーラスシリカ系低誘電率膜にしたので、アッシングによって表層をSiO2に容易に変質させられる。フッ酸を用いたウェットエッチングによって、変質層を除去することで、ビアホール25内の低誘電率膜112の厚さを容易に調整できる。その他の効果は、第3の実施の形態と同様である。第5の実施の形態第5の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。この実施の形態では、半導体素子を形成した後で、かつコンタクトビア形成前に貫通ビアを形成することを特徴とする。図5Aに示すように、シリコン基板1及びトランジスタT1,T2を覆うように、酸化膜200を形成する。酸化膜200は、例えば、TEOSガスを用いたプラズマCVD法によって形成され、その厚さは例えば、200nm~300nmとする。続いて、酸化膜200の全面にフォトレジスト膜201をスピンコート法によって塗布し、フォトリソグラフィによって開口部201Aを形成する。開口部201Aは、貫通ビアの形成領域に形成される。貫通ビア形成領域は、トランジスタ形成領域と十分に距離があるために、レジストの平坦性や貫通ビア露光時の位置ずれに対するマージンに問題はなく、貫通ビアの露光に支障はない。続いて、図5Bに示す断面構造を得るまでの工程について説明する。フォトレジスト膜201をマスクにして、酸化膜200及びシリコン基板1を異方性ドライエッチングしてビアホール25を形成する。酸化膜200のエッチングガスは、例えばC4F6、O2、Arを使用する。シリコン基板1のエッチングガスは、例えばSF6、C4F8を用いる。ビアホール25は、例えば直径が5μm~10μm、アスペクト比は5~10とする。残存するフォトレジスト膜201は、アッシングによって除去する。この後、ビアホール25内に低誘電率膜202第1の絶縁膜をスピンコート法によって充填する。低誘電率膜202は、SiCOHなどが用いられ、その膜厚は例えば1μm~1.5μmとする。さらに、低誘電率膜202を異方性エッチバックし、シリコン基板表面を覆う低誘電率膜202の厚さを、例えば0.2μm~0.3μmにする。エッチングガスは、例えばC4F6、O2、Arを使用する。図5Cに示すように、低誘電率膜202の上にハードマスク膜203を形成する。ハードマスク膜203は、低誘電率膜202に対するエッチング選択比が高い絶縁膜、例えば、SiN又はSiCなどをCVD法によって1μm~3μmの厚さに形成する。続いて、ハードマスク膜203の上に、フォトレジスト膜204をスピンコート法によって塗布する。フォトレジスト膜204には、フォトリソグラフィによって開口部204Aを形成する。開口部204Aは、ビアホール25の幅より、ビアホール25の内壁に残したい低誘電率膜202の厚さ分だけ狭い。ビアホール25の内壁に残す低誘電率膜202の目標値は、例えば0.2μm~1μmとする。さらに、図5Dに示す断面構造を得るまでの工程について説明する。フォトレジスト膜204をマスクにしてハードマスク膜203を異方性ドライエッチングする。続いて、フォトレジスト膜204と、ハードマスク膜203をマスクにして低誘電率膜202をエッチングし、ビアホール25内に第2のホール26を形成する。エッチング後に残るシリコン基板表面を覆う低誘電率膜202の厚さは、例えば0.15μm~0.2μmとする。また、ビアホール25の側壁及び底部に残る低誘電率膜202の厚さは、例えば0.2μm~1μmとする。低誘電率膜202のエッチングガスは、例えばC4F6、O2、Arを使用する。このエッチングの過程で、フォトレジスト膜204及びハードマスク膜203は、除去される。さらに、ビアホール25の側壁及び底部にバリアメタル膜205と、不図示のシード層とをスパッタ法によって順番に積層する。さらに、ビアホール25内に導電材であるCu膜207をめっき法によって埋め込む。CMP法によって余分なCu膜207及びバリアメタル膜205を除去した後、低誘電率膜202及びCu膜207の上に保護膜208を30nm~50nmの厚さに形成する。図5Eに示すように、保護膜208上に、コンタクトビア露光用の下地膜209として、TEOS膜又はSiO2をCVD法によって形成する。さらに、その上にBARC膜210と、ArF用フォトレジスト膜211を順番に形成する。さらに、フォトレジスト膜211をフォトリソグラフィでパターニングして開口部211Aを複数形成する。図5Fに示すように、フォトレジスト膜211をマスクにしてBARC膜210及び下地膜209をエッチングする。さらに、フォトレジスト膜211、BARC膜210、下地膜209をマスクにして、保護膜208と、低誘電率膜202、酸化膜200をエッチングしてコンタクトビア215第3のホールを形成する。コンタクトビア215は、ソース/ドレイン電極12Aに到達する深さにする。また、エッチング後の表面には、下地膜209が露出する。図5Gに示すように、コンタクトビア215の内壁を覆うようにTiなどからなるバリアメタル膜217をスパッタ法又はALD法AtomicLayerDepositionにより堆積させる。この後、コンタクトビア215内に導電膜としてW膜218をCVD法を用いて埋め込む。次に、図5Hに示す断面構造を得るまでの工程について説明する。まず、CMP法によって、W膜218、バリアメタル膜217、下地膜209を除去する。これによって、ソース/ドレイン電極12Aに電気的に接続される導電性プラグ219が形成される。続いて、ビアホール25及びコンタクトビア215に接続する下層配線の層間絶縁膜として、低誘電率膜220を例えばCVD法又はスピンコート法によって形成する。低誘電率膜220は、例えば、SiOC又はSiCOHからなる。低誘電率膜220は、低誘電率膜202と同じ材料から形成しても良いし、異なる材料でも良い。以降は、図1K以降と同様のプロセスが実行される。以上、説明したように、この実施の形態では、ビアホール25内に埋め込まれる低誘電率膜202をトランジスタT1,T2に接続される導電性プラグ219を形成するコンタクトビア層間絶縁膜として使用する。従って、導電性プラグ219の配線容量を低減できる。また、低誘電率膜202は、スピンコート法によって形成されるので、トランジスタT1,T2上のコンタクトビア層間絶縁膜の表面の凹凸を低減できる。このために、コンタクトビア露光時に下地膜の平坦化を目的としたCMP法による研磨が不要になる。さらに、導電性プラグ219の形成後のCMP法による研磨時の面内ばらつきや、ディッシング、エロージョンを低減でき、1層目の配線層との電気的な接続が良好になる。第6の実施の形態第6の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。最初に、図5A及び図5Bに示すように、シリコン基板1の上方、及びビアホール25内に低誘電率膜202を形成する。続いて、図6Aに示す断面構造を得るまでの工程について説明する。最初に、低誘電率膜202をエッチバックして例えば200nm~300nmの厚さにする。さらに、低誘電率膜202の表層をアッシングによってSiO2からなる変質層301を形成する。変質層301は、コンタクトビア露光時の下地膜として使用される。変質層301の膜厚は、例えば0.1μm~0.15μmとする。この時のアッシング条件を調整することで所望の膜厚が得られる。図6Bに示すように、変質層301の上にBARC膜302と、ArF用フォトレジスト膜303を順番に形成する。ArF用フォトレジスト膜303には、フォトリソグラフィによってコンタクトビア形成領域を露出する開口部303Aを形成する。さらに、図6Cに示すように、ArF用フォトレジスト膜303をマスクにしてBARC膜302と、変質層301と、低誘電率膜202と、絶縁膜200を順番にエッチングしてコンタクトビア305を形成する。エッチング後の表面には、変質層301が露出する。次に、図6Dに示す断面構造を得るまでの工程について説明する。まず、コンタクトビア305の内壁を覆うようにTiなどからなるバリアメタル膜307をスパッタ法又はALD法により堆積させた後、コンタクトビア305内にW膜309をCVD法を用いて埋め込む。次に、CMP法によって、W膜309、バリアメタル膜307を除去する。これによって、導電性プラグ308が形成される。さらに、変質層301の上に、低誘電率膜310として、例えばSiOC又はSiCOHを形成する。低誘電率膜310は、例えばCVD法又はスピンコート法によって、例えば0.5μ~0.7μmの厚さに形成する。低誘電率膜310は、コンタクトビア305に接続する下層配線の層間絶縁膜と、ビアホール25内に充填されている低誘電率膜202のエッチング時のマスクとして用いられる。低誘電率膜310は、低誘電率膜202と同じ材料で形成しても良いし、異なる材料でも良い。図6Eに示すように、低誘電率膜310の上には、ハードマスク膜311を形成する。ハードマスク膜311は、低誘電率膜202に対するエッチング選択比が高い絶縁膜、例えば、SiN又はSiCなどをCVD法によって1μm~3μmの厚さに形成する。続いて、ハードマスク膜311の上に、フォトレジスト膜312をスピンコート法によって塗布し、フォトリソグラフィによって開口部312Aを形成する。開口部312Aは、ビアホール25の幅より、ビアホール25の内壁に残したい低誘電率膜202の厚さ分だけ狭い。ビアホール25の内壁に残す低誘電率膜202の目標値は、例えば0.2μm~1μmとする。続いて、図6Fに示す断面構造を得るまでの工程について説明する。フォトレジスト膜312をマスクにしてハードマスク膜311と、低誘電率膜310を異方性ドライエッチングする。続いて、フォトレジスト膜312と、ハードマスク膜311と、低誘電率膜310をマスクにして、変質層301と、低誘電率膜202をエッチングし、ビアホール25内に第2のホール26を形成する。エッチング後には、低誘電率膜310が、例えば厚さ0.3μm~0.4μm残る。また、ビアホール25の側壁及び底部に残る低誘電率膜202は、例えば厚さ0.2μm~1μm程度とする。低誘電率膜202のエッチングガスは、例えばC4F6、O2、Arが使用される。この後は、図3G以降と同様のプロセスを実行する。以上、説明したように、この実施の形態では、低誘電率膜202のアッシングによって変質層301を形成し、変質層301をコンタクトビア露光時の下地膜とした。下地膜をCVD法などによって形成する場合に比べてプロセスを簡略化できる。また、下地膜は、コンタクトビア研磨時にポーラスな低誘電率膜が直接研磨されることを防いでいる。その他の効果は、第5の実施の形態と同様である。第7の実施の形態第7の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。最初に、図3A及び図3Bに示すように、シリコン基板1にビアホール25を形成する。続いて、図7Aに示すように、ビアホール25の内壁を覆うように低誘電率膜350第1の絶縁膜として、例えばSiOCなどのポーラスシリカ系絶縁膜をCVD法によって、場所に依らずに均一Conformalに形成する。ビアホール25の側壁及び底部を覆う低誘電率膜350は、例えば0.3μm~0.5μmの厚さにし、コンタクトビア15上を覆う低誘電率膜110,350の合計膜厚は、例えば0.4μm~0.6μmとする。これら低誘電率膜110,350は、同じ材料でも良いし、異なる材料で形成しても良い。図7Bに示すように、低誘電率膜350の表層をアッシングによってSiO2酸化膜に変質させて変質層351を形成する。変質層351の厚さは、例えば0.1μm~0.3μmとする。アッシング条件を調整することで所望の膜厚を得ることができる。続いて、図7Cに示すように、変質層351をフッ酸を用いたウェットエッチングで除去し、ビアホール25内に第2のホール26を形成する。これによって、コンタクトビア15上に残る低誘電率膜110,350の合計膜厚は、例えば0.2μm~0.3μmになる。また、ビアホール25の側壁及び底部に残る低誘電率膜350の厚さは、例えば0.2μm~0.3μmになる。次に、図7Dに示す断面構造を得るまでの工程について説明する。ビアホール25の側壁及び底部にバリアメタル膜352と不図示のシード層を形成する。さらに、ビアホール25内に導電材としてCu膜354をメッキ法によって埋め込む。CMP法によって余分なCu膜354及びバリアメタル膜353を除去した後、低誘電率膜350及びCu膜354の上に保護膜355としてSiN又はSiCを15nm~30nmの厚さに形成する。続いて、保護膜355の上に、酸化膜356を形成する。酸化膜356は、例えば、TEOSガスを用いたプラズマCVD法によって形成されるSiO2とし、その膜厚は100nm程度にする。酸化膜356の上には、BARC膜357を70nm~80nmの厚さに形成する。BARC膜357の上には、ArF用レジスト膜358をスピンコート法によって150nm~250nmの厚さに塗布する。ArF用レジスト膜358には、フォトリソグラフィによって開口部359が形成される。開口部359は、例えば、導電性プラグ16の上に1つずつ形成する。図7Eに示す断面構造を得るまでの工程について説明する。ArF用レジスト膜358を用いて、各膜356,357をエッチングする。さらに、酸化膜356をマスクにして、保護膜355と、低誘電率膜350と、低誘電率膜110をエッチングして導電性プラグ16を露出させる。これによって、配線溝362が形成される。さらに、図7Fに示す断面構造を得るまでの工程について説明する。まず、配線溝362の内壁にバリアメタル膜367と、不図示のシード膜を順番に形成した後、Cu膜369を埋め込む。この後、CMP法を用いてCu膜369、バリアメタル膜367、酸化膜356及び保護膜355を除去する。これによって、複数の配線370が形成される。配線370は、導電性プラグ16に電気的に接続される。この後、ビアホール25内のCu膜354及び配線溝362内のCu膜369、低誘電率膜350の全面に保護膜371として例えばSiN又はSiCをCVD法によって形成する。この後は、図1N以降と同様のプロセスを実行する。以上、説明したように、ビアホール25の内壁及び底部を覆う低誘電率膜350をCVD法によって形成した場合であっても、アッシングによって変質層351を形成することで、低誘電率膜350の膜厚をコントロールできる。その他の効果は、第1の実施の形態と同様である。ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。以下に、前記の実施の形態の特徴を付記する。付記1半導体基板上に半導体素子を形成する工程と、前記半導体素子の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して、前記半導体基板をエッチングして第1のホールを形成する工程と、前記第1のホール内に絶縁膜を形成する工程と、前記第1のホール内の前記絶縁膜をエッチングして第2のホールを形成する工程と、前記絶縁膜で覆われた前記第2のホール内に導電膜を埋め込む工程と、前記半導体基板上方に配線層を形成する工程と、前記半導体基板の他方の面を薄化し、前記第2のホール内の前記導電性膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。付記2前記絶縁膜として、ポーラスシリカ系低誘電率膜をスピンコート法によって形成する付記1に記載の半導体装置の製造方法。付記3前記絶縁膜を形成する前に、前記半導体基板の上方に層間絶縁膜を形成し、前記層間絶縁膜に前記半導体素子に接続される導電性プラグを形成する工程を含み、前記第1のホールを形成する工程は、前記層間絶縁膜及び前記半導体基板をエッチングすることを特徴とする付記1又は付記2に記載の半導体装置の製造方法。付記4前記第1のホール内の前記絶縁膜の膜厚をエッチングによって減少させる工程は、前記半導体基板の上方の前記絶縁膜の膜厚を異方性エッチバックによって減少させる工程を含むことを特徴とする付記1又は付記2に記載の半導体装置の製造方法。付記5前記第2のホールを形成する工程は、前記絶縁膜の表層を変質させる工程と、変質部分をエッチングによって除去する工程と、を含むことを特徴とする付記1又は付記2に記載の半導体装置の製造方法。付記6前記第1のホールに絶縁膜を塗布法によって埋め込んだ後、前記絶縁膜の表面をアッシングによって酸化膜に変質させて、前記絶縁膜のエッチング時のストッパ膜を形成する工程を含む付記1乃至付記4のいずかれ一項に記載の半導体装置の製造方法。付記7前記絶縁膜に、エッチングによって溝を形成する工程と、前記溝に導電材を埋め込んで配線を形成する工程と、を含むことを特徴とする付記5に記載の半導体装置の製造方法。付記8前記絶縁膜で覆われた前記第1のホール内に導電材を埋め込んだ後、前記絶縁膜をエッチングして第3のホールを形成し、前記第3のホールに導電膜を埋め込んで前記半導体素子に電気的に接続されるプラグを形成する工程と、を含むことを特徴とする付記1又は付記2に記載の半導体装置の製造方法。付記9前記第1のホールに絶縁膜を塗布法によって埋め込んだ後、前記絶縁膜の表面をアッシングによって酸化膜に変質させ、前記絶縁膜のエッチング時のストッパ膜を形成する工程を含むことを特徴とする付記8に記載の半導体装置の製造方法。付記10前記絶縁膜は、化学気相成長法によって前記第1のホールの内壁及び底部に形成され、前記第1のホール内の前記絶縁膜の膜厚をエッチングによって減少させる工程は、前記絶縁膜の表層を変質させる工程と、変質部分をエッチングによって除去する工程と、を含むことを特徴とする付記1に記載の半導体装置の製造方法。"