"Gaを含むn型の窒化物半導体からなるn型窒化物半導体層と、前記n型窒化物半導体層に接合して形成されたp型のシリコンからなるp型シリコン層とを少なくとも備えることを特徴とする半導体装置。請求項1記載の半導体装置において、前記窒化物半導体からなるエミッタ層と、前記p型シリコン層からなるベース層と、前記窒化物半導体からなるコレクタ層とを備えることを特徴とする半導体装置。請求項1記載の半導体装置において、前記窒化物半導体からなるエミッタ層と、前記p型シリコン層からなるベース層と、n型のシリコンからなるコレクタ層とを備えることを特徴とする半導体装置。Gaを含むn型の窒化物半導体からなるn型窒化物半導体層の一方の面に電極を形成する第1工程と、一方の面に前記電極が形成された前記n型窒化物半導体層の他方の面に、p型のシリコンからなるp型シリコン層を接合する第2工程とを少なくとも備え、アルゴンプラズマを用いた表面活性化処理を伴うチップボンディングにより前記n型窒化物半導体層と前記p型シリコン層とを接合させることを特徴とする半導体装置の製造方法。上述したように、ヘテロ接合pnダイオードにおいては、n型半導体層とp型半導体層との間に存在する伝導帯不連続が電子に対するポテンシャル障壁となり、n型半導体層からp型半導体層への速やかな電子注入が妨げられるという問題がある。また、ヘテロ接合バイポーラトランジスタにおいては、エミッタ層とベース層との間、およびベース層とコレクタ層との間に存在する伝導帯不連続が、電子に対するポテンシャル障壁となり、エミッタ層からベース層への電子注入、ベース層からコレクタ層への電子注入が妨げられる、という問題があった。いずれにおいても、上述したヘテロ構造のpn接合においては、n型半導体層からp型半導体層への電子注入が妨げられるという問題があった。本発明は、以上のような問題点を解消するためになされたものであり、ヘテロ構造のpn接合において、電子が妨げられることなく注入されるようにすることを目的とする。本発明に係る半導体装置は、Gaを含むn型の窒化物半導体からなるn型窒化物半導体層と、n型窒化物半導体層に接合して形成されたp型のシリコンからなるp型シリコン層とを少なくとも備える。上記半導体装置は、例えば、窒化物半導体からなるエミッタ層と、p型シリコン層からなるベース層と、窒化物半導体からなるコレクタ層とを備えるヘテロ接合バイポーラトランジスタである。また、上記半導体装置は、例えば、窒化物半導体からなるエミッタ層と、p型シリコン層からなるベース層と、n型のシリコンからなるコレクタ層とを備えるヘテロ接合バイポーラトランジスタであってもよい。本発明に係る半導体装置の製造方法は、Gaを含むn型の窒化物半導体からなるn型窒化物半導体層の一方の面に電極を形成する第1工程と、一方の面に電極が形成されたn型窒化物半導体層の他方の面に、p型のシリコンからなるp型シリコン層を接合する第2工程とを少なくとも備え、アルゴンプラズマを用いた表面活性化処理を伴うチップボンディングによりn型窒化物半導体層とp型シリコン層とを接合させる。以上説明したように、本発明によれば、Gaを含むn型の窒化物半導体からなるn型窒化物半導体層にp型のシリコンからなるp型シリコン層を接合させるようにしたので、ヘテロ構造のpn接合において、電子が妨げられることなく注入できるようになるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。実施の形態1はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態1における半導体装置の構成を示す断面図である。この半導体装置は、Gaを含むn型の窒化物半導体からなるn型窒化物半導体層101と、n型窒化物半導体層101に接合して形成されたp型のシリコンからなるp型シリコン層102とを少なくとも備える。n型窒化物半導体層101とp型シリコン層102とは、接合界面103により接合している。これは、例えば、ダイオードである。n型窒化物半導体層101は、例えばMOCVD有機金属気相成長法により、所定の基板上にn型不純物を含むGaNを結晶成長することにより形成すればよい。また、n型窒化物半導体層101とp型シリコン層102とは、例えばアルゴンプラズマを用いた表面活性化処理を伴うチップボンディングにより、接合界面103により接合すればよい。これによれば、常温20~25°C程度での接合が行える。この接合により、pn接合が形成されている。例えば、上述した常温チップボンディングにより、GaNにおいて良好な接合界面が形成されることが知られている非特許文献1,非特許文献2参照。次に、本実施の形態における半導体装置の電子注入について、図2のバンド図を用いて説明する。図2は、本発明の実施の形態1における半導体装置のバンドプロファイルを示すバンド図である。図2のaは、n型窒化物半導体層101とp型シリコン層102とのフェルミ準位が等しい熱平衡状態を示している。例えば、非特許文献3に示されているように、GaNとシリコンSiとの伝導帯端には、40meVのエネルギー差が存在する。しかしながら、この大きさは、室温に相当するボルツマン分布関数の半値幅以下であるため、図2のaにおいては、n型窒化物半導体層101からp型シリコン層102に向かって伝導帯端は連続的に変化するものと近似している。これに対し、価電子帯端には、接合界面103において、GaNのバンドギャップ3.4eVとSiのバンドギャップ1.1eVの差である2.3eVなる不連続バンドギャップエネルギー差が生ずる。次に、図2のbは、n型窒化物半導体層101とp型シリコン層102との伝導帯端の位置を等しくした状態のバンドプロファイルである。図9を用いた説明と同様に、接合界面103に存在する価電子帯端の不連続が、p型シリコン層102中のホールに対してポテンシャル障壁の役割を果たすので、p型シリコン層102からn型窒化物半導体層101へのホール注入は著しく抑制される。さらに、本実施の形態では、接合界面103において、伝導帯は連続と見なされるので、図9を用いて説明したような電子に対するポテンシャル障壁のような電子の注入を阻害する要因は存在しない。従って、本実施の形態によれば、より速やかにn型窒化物半導体層101からp型シリコン層102へと電子が注入されるものとなる。なお、非特許文献4を参照すると、n型窒化物半導体層101を、GaNに代えて若干のAlが添加された窒化物半導体材料、例えばAl004Ga096Nから構成することにより、n型窒化物半導体層101の伝導帯端をGaNと比較して高くし、n型窒化物半導体層101とp型シリコン層102との間の伝導帯不連続を、さらに小さくすることが可能である。また、伝導帯不連続が室温における電子輸送を阻害しない範囲で、n型窒化物半導体層101は若干のInが添加されていてもよい。以上に説明したように、本実施の形態によれば、pn接合において電子の注入を阻害する要因が存在しないので、ヘテロ構造のpn接合において、電子が妨げられることなく注入されるようになる。実施の形態2次に、本発明の実施の形態2について図3を用いて説明する。図3は、本発明の実施の形態2における半導体装置の構成を示す断面図である。実施の形態2における半導体装置は、pnダイオードである。このpnダイオードは、基板301と、基板301の上に結晶成長することで形成されたGaを含むn型の窒化物半導体からなるn型窒化物半導体層302とを備える。基板301は、例えばn型不純物を含む導電性のSiC基板またはGaN基板である。また、n型窒化物半導体層302は、例えばMOCVD法により基板301上にn型不純物を含むGaNを結晶成長することにより形成されている。また、このpnダイオードは、n型窒化物半導体層302に接合して形成されたp型のシリコンからなるp型シリコン基板303を備える。n型窒化物半導体層302とp型シリコン基板303とは、接合界面304により接合している。n型窒化物半導体層302とp型シリコン基板303とは、例えば常温でのチップボンディングにより、接合界面304において接合されてpn接合を形成している。また、基板301には、カソード電極305が形成され、p型シリコン基板303には、アノード電極306が形成されている。例えば、基板301のn型窒化物半導体層302が形成されていない側の面に、カソード電極305が形成されている。また、p型シリコン基板303の接合界面304とは反対側の面に、アノード電極306が形成されている。これら電極は、各々オーミック性の導通を有している。実施の形態2におけるpnダイオードは、カソード電極305とアノード電極306との間に正のバイアス電圧を印加することにより、接合界面304を介し、n型窒化物半導体層302とp型シリコン基板303との間に順バイアスが印加される。前述した実施の形態1で説明したように、p型シリコン基板303からn型窒化物半導体層302へのホールの注入は抑制される。また、接合界面304における伝導帯のポテンシャルバリア障壁のような、n型窒化物半導体層302からp型シリコン基板303への電子の注入を抑制する要因は存在しない。この結果、実施の形態2によれば、従来のヘテロ接合によるpnダイオードと比較して、電流の応答性に優れてスイッチング特性に優れたpnダイオードが得られるようになる。ところで、n型窒化物半導体層302に導通するカソード電極305の形成では、良好なオーミック特性を得るために、電極材料を例えば蒸着により形成した後で高温での熱処理が必要となる。このため、チップボンディングなどによりn型窒化物半導体層302とp型シリコン基板303との接合を形成した後に上記電極形成を行うと、n型窒化物半導体層302とp型シリコン基板303との間の熱膨張係数差によりクラックが発生し接合界面が破損する。これに対し、予め各電極を形成してから、n型窒化物半導体層302とp型シリコン基板303との接合を行えば、接合の後に高温の熱処理を行う必要が無く、上述したような破損を招くことがない。なお、n型窒化物半導体層302は、前述した実施の形態1と同様であり、GaNに限るものではなく、若干のAlが添加された窒化物半導体材料、例えばAl004Ga096Nから構成してもよい。また、伝導帯不連続が室温における電子輸送を阻害しない範囲で、n型窒化物半導体層302は若干のInが添加されていてもよい。また、例えば、n型窒化物半導体層302の主表面の一部にカソード電極を形成し、カソード電極が形成されていない他の領域のn型窒化物半導体層302の主表面に、p型シリコン基板303を接合してもよい。このように構成することで、基板301にカソード電極を形成する必要がなくなるので、基板301を、例えば、サファイアコランダム:Al2O3から構成することが可能となる。以上に説明したように、実施の形態2においても、pn接合において電子の注入を阻害する要因が存在しないので、ヘテロ構造のpn接合において、電子が妨げられることなく注入されるようになる。実施の形態3次に、本発明の実施の形態3について図4を用いて説明する。図4は、本発明の実施の形態3における半導体装置の構成を示す構成図である。図4では、断面を模式的に示している。実施の形態3における半導体装置は、ヘテロ接合バイポーラトランジスタである。このヘテロ接合バイポーラトランジスタは、例えば、n型のSiCからなる導電性を有する第1基板401と、第1基板401の上に結晶成長することで形成されたn型不純物が導入された窒化物半導体からなるエミッタ層402とを備える。また、エミッタ層402に接合して形成されたp型不純物が導入されたシリコンからなるベース層403と、ベース層403に接合して形成されたn型不純物が導入された窒化物半導体からなるコレクタ層404を備える。また、コレクタ層404のベース層403との反対側には、コレクタ層404より高濃度にn型不純物が導入された窒化物半導体からなるサブコレクタ層405を備える。なお、コレクタ層404およびサブコレクタ層405は、第2基板406の上に結晶成長することで形成されている。第2基板406は、n型のSiCから構成されて導電性を備えている。エミッタ層402とベース層403とは、接合界面407において接合され、pn接合を形成している。また、ベース層403とコレクタ層404とは、接合界面408において接合され、pn接合を形成している。なお、第1基板401にはエミッタ電極409が形成され、ベース層403にはベース電極410が形成され、第2基板406にはコレクタ電極411が形成されている。エミッタ電極409は、第1基板401のエミッタ層402が形成されていない側の面に形成され、第1基板401を介してエミッタ層402に導通している。また、コレクタ電極411は、第2基板406のサブコレクタ層405が形成されていない側の面に形成され、第2基板406を介してサブコレクタ層405に導通している。また、ベース電極410は、エミッタ層402との接合領域以外のベース層403の上に形成されている。エミッタ層402とベース層403とは、例えば、常温でのチップボンディングにより、接合界面407において接触している。また、ベース層403とコレクタ層404とも、例えば常温でのチップボンディングにより接合界面408において接触している。次に、実施の形態3における半導体装置であるヘテロ接合バイポーラトランジスタの製造方法について図5A~図5Eを用いて説明する。図5A~図5Eは、本発明の実施の形態3における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。まず、図5Aに示すように、第1基板401の主表面上に、例えば、MOCVD法によりn型不純物を導入したGaNを結晶成長することで、エミッタ層402を形成する。また、第1基板401の裏面にエミッタ電極409を形成する。また、図5Bに示すように、第2基板406の主表面上に、例えば、MOCVD法により、n型不純物を高濃度に導入したGaNを結晶成長し、続いてn型不純物を導入したGaNを結晶成長することで、サブコレクタ層405およびコレクタ層404を形成する。また、第2基板406の裏面にコレクタ電極411を形成する。次に、図5Cに示すように、SOISilicononInsulator基板501の表面シリコン層にp型不純物を導入することで形成したベース層403を、コレクタ層404に接合する。SOI基板501は、シリコン基部502の上に埋め込み絶縁層503を介して上述したSOI層を備え、このSOI層にイオン注入法などによりp型不純物を導入することでベース層403が形成できる。このようにしてSOI基板501の上に形成したベース層403を、常温でのチップボンディングによりコレクタ層404に接触させることで、接合界面408で接合するpn接合ベースコレクタ接合が形成できる。以上のようにしてベース層403とコレクタ層404とを接合した後、SOI基板501のシリコン基部502を除去し、また、埋め込み絶縁層503を除去することで、図5Dに示すように、接合界面408とは反対側のベース層403の表面を露出させる。シリコン基部502は、まず、よく知られた研削研磨によりある程度薄くした後、埋め込み絶縁層503に対してシリコンを選択的にエッチング除去するエッチング方法により除去できる。この場合、埋め込み絶縁層503がエッチングストップ層となる。また、酸化シリコンからなる埋め込み絶縁層503は、酸化シリコンをシリコンに対して選択的にエッチング除去するエッチング方法により除去できる。この場合、ベース層403がエッチングストップ層となる。次に、図5Eに示すように、露出させた一部のベース層403表面に、エミッタ層402を接合させる。第1基板401の上に形成されているエミッタ層402の表面を常温でのチップボンディングにより一部のベース層403表面に接触させることで、接合界面407で接合するpn接合ベースエミッタ接合が形成できる。前述したように、第1基板401にはエミッタ電極409が形成され、第2基板406にはコレクタ電極411が形成されているので、ベースエミッタ接合を形成した時点で、既に、エミッタ電極409およびコレクタ電極411が形成されている状態である。次に、エミッタ層402を接合していないベース層403の露出面に、例えば蒸着法およびリフトオフ法により選択的に金属層を形成することで、図4に示すように、ベース電極410を形成する。上述した実施の形態3におけるヘテロ接合バイポーラトランジスタにおいては、ベース-コレクタ間のバンドプロファイルにおいても、ベース-エミッタ間のバンドプロファイルと同様に電子の移動を阻害するポテンシャル障壁が存在しない。従って、エミッタ層402からベース層403に注入される電子は、速やかにベース層403からコレクタ層404に注入される。従って、実施の形態3におけるヘテロ接合バイポーラトランジスタによれば、従来のヘテロ接合バイポーラトランジスタに比較して、より高速な動作が可能となる。さらに、実施の形態3においては、コレクタ層404をバンドギャップの広い窒化物半導体、例えば3.4eVなるバンドギャップを有するGaNによって形成している。この結果、このヘテロ接合バイポーラトランジスタは、耐圧に優れたものとなる。なお、実施の形態3におけるエミッタ層402およびコレクタ層404は、GaNに限るものではなく、若干のAlが添加された窒化物半導体材料、例えばAl004Ga096Nから構成してもよい。また、伝導帯不連続が室温における電子輸送を阻害しない範囲で、これらの窒化物半導体層は、若干のInが添加されていてもよい。また、エミッタ層402とコレクタ層404との位置関係を入れ替えてもよいことはいうまでもない。実施の形態4次に、本発明の実施の形態4について図6を用いて説明する。図6は、本発明の実施の形態4における半導体装置の構成を示す構成図である。図6では、断面を模式的に示している。実施の形態4における半導体装置は、ヘテロ接合バイポーラトランジスタである。このヘテロ接合バイポーラトランジスタは、例えば、n型のSiCからなる導電性を有する基板601と、基板601の上に結晶成長することで形成されたn型不純物が導入された窒化物半導体からなるエミッタ層602とを備える。また、エミッタ層602に接合して形成されたp型不純物が導入されたシリコンからなるベース層603と、n型不純物が導入されたシリコンからなるコレクタ層604と、コレクタ層604より高濃度にn型不純物が導入されたシリコンからなるサブコレクタ層605を備える。エミッタ層602とベース層603とは、接合界面606において接合され、pn接合を形成している。エミッタ層602とベース層603とは、例えば、常温でのチップボンディングにより、接合界面606において接触させている。なお、基板601にはエミッタ電極607が形成され、ベース層603にはベース電極608が形成され、サブコレクタ層605にはコレクタ電極609が形成されている。エミッタ電極607は、基板601のエミッタ層602が形成されていない側の面に形成され、基板601を介してエミッタ層602に導通している。また、コレクタ電極609は、サブコレクタ層605のコレクタ層604が形成されていない側の面に形成されている。また、ベース電極608は、エミッタ層602との接合領域以外のベース層603の上に形成されている。次に、実施の形態4における半導体装置であるヘテロ接合バイポーラトランジスタの製造方法について、図7A~図7Dを用いて説明する。図7A~図7Dは、本発明の実施の形態4における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。まず、図7Aに示すように、基板601の主表面上に、例えば、MOCVD法によりn型不純物を導入したGaNを結晶成長することで、エミッタ層602を形成する。また、基板601の裏面にエミッタ電極607を形成する。次に、図7Bに示すように、SOI基板701の上に形成したベース層603を、エミッタ層602に接合する。SOI基板701は、シリコン基部702の上に埋め込み絶縁層703を介してSOI層を備える。このSOI層の深い位置にイオン注入法などにより高濃度にn型不純物を導入し、これより浅い位置にn型不純物を導入し、これより浅い位置にp型不純物を導入することで、埋め込み絶縁層703の側より、サブコレクタ層605、コレクタ層604,およびベース層603が形成できる。なお、SOI層にサブコレクタ層605を形成し、この上に新たにシリコン層を堆積してコレクタ層604を形成し、また、コレクタ層604の上に新たにシリコン層を堆積してベース層603を形成してもよい。このようにしてSOI基板701のSOI層に形成したベース層603を、常温でのチップボンディングによりエミッタ層602に接触させることで、接合界面606で接合するpn接合ベースエミッタ接合が形成できる。以上のようにしてベース層603とエミッタ層602とを接合した後、SOI基板701のシリコン基部702を除去し、また、埋め込み絶縁層703を除去することで、図7Cに示すように、接合界面606とは反対側のサブコレクタ層605の表面を露出させる。次に、図7Dに示すように、公知のリソグラフィー技術およびエッチング技術により、サブコレクタ層605およびコレクタ層604をパターニングし、一部のベース層603を露出させる。この後、サブコレクタ層605の表面にコレクタ電極609を形成し、また、コレクタ層604が形成されていないベース層603の露出面にベース電極608を形成すれば、図6に示すようにヘテロ接合バイポーラトランジスタが形成できる。各電極は、例えば蒸着法およびリフトオフ法により選択的に金属層を堆積することで形成すればよい。上述した実施の形態4におけるヘテロ接合バイポーラトランジスタにおいては、ベース-コレクタ間のバンドプロファイルにおいても、ベース-エミッタ間のバンドプロファイルと同様に電子の移動を阻害するポテンシャル障壁が存在しない。従って、エミッタ層602からベース層603に注入される電子は、速やかにベース層603からコレクタ層604に注入される。従って、実施の形態4におけるヘテロ接合バイポーラトランジスタによれば、従来のヘテロ接合バイポーラトランジスタに比較して、より高速な動作が可能となる。なお、実施の形態4におけるエミッタ層602は、GaNに限るものではなく、若干のAlが添加された窒化物半導体材料、例えばAl004Ga096Nから構成してもよい。また、伝導帯不連続が室温における電子輸送を阻害しない範囲で、この窒化物半導体層は、若干のInが添加されていてもよい。ところで、実施の形態4において、ベース層603をメサ形状にパターニングすることで、ベース層603の形成側に一部のエミッタ層602を露出させ、この露出させたエミッタ層602にエミッタ電極を形成する構成としてもよい。この場合、基板601には導電性は必要が無く、基板601をサファイアから構成することが可能となる。以上に説明したように、本発明によれば、伝導帯端のエネルギー差が50meVより小さく、バンドギャップの異なる半導体材料であるGaNとSiとを用い、バンドギャップの広い材料であるGaNをn型とし、バンドギャップが狭い材料であるSiをp型とし、これらによりヘテロ構造のpn接合を構成したので、n型の層よりp型の層に、電子が妨げられることなく注入されるようになる。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、窒化物半導体の層の結晶成長は、MOCVD法に限るものではなく、分子線エピタキシーMBE法をはじめとする他の窒化物半導体の結晶成長法を用いるようにしてもよい。"