高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置用のパターンプログラム作成を支援する装置であって、前記高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、低速パターンに対する高速パターンのサイクル比との設定を受け付けるプログラム条件設定部と、前記低速レート時間長を前記サイクル比で割った値未満で最も大きい前記分解能の倍数を切捨てレート時間長とし、前記低速レート時間長を前記サイクル比で割った値超で最も小さい前記分解能の倍数を切上げレート時間長とするレート時間長算出部と、前記低速レート時間長に対応する高速パターンのサイクルにおける前記切捨てレート時間長の個数と前記切上げレート時間長の個数とを、合計のレート時間長が前記低速レート時間長と等しくなるように設定する個数設定部と、を備えたことを特徴とするパターンプログラム作成支援装置。前記プログラム条件設定部は、低速レート時間長として、前記低速パターン発生器の分解能の整数倍の値を受け付けることを特徴とする請求項1に記載のパターンプログラム作成支援装置。前記切捨てレート時間長と前記切上げレート時間長とを、前記半導体試験装置のメモリ領域における最上位ビットのみが異なるアドレスにそれぞれ割り当てる高速パターンプログラム作成部をさらに備えることを特徴とする請求項1または2に記載のパターンプログラム作成支援装置。高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置用のパターンプログラム作成を支援する装置としてコンピュータを機能させるコンピュータプログラムであって、前記高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、低速パターンに対する高速パターンのサイクル比との設定を受け付けるプログラム条件設定部と、前記低速レート時間長を前記サイクル比で割った値未満で最も大きい前記分解能の倍数を切捨てレート時間長とし、前記低速レート時間長を前記サイクル比で割った値超で最も小さい前記分解能の倍数を切上げレート時間長とするレート時間長算出部と、前記低速レート時間長に対応する高速パターンのサイクルにおける前記切捨てレート時間長の個数と前記切上げレート時間長の個数とを、合計のレート時間長が前記低速レート時間長と等しくなるように設定する個数設定部として前記コンピュータを機能させることを特徴とするコンピュータプログラム。図9は、パターンプログラムのイメージを示す図である。本図の例では、低速パターンを1サイクル発生させる間に、高速パターンを8サイクル発生させている。したがって、低速パターンに対する高速パターンのサイクル比は8となる。なお、パターンデータPatDataにおける10は、そのサイクルにおいて、例えば、Kピンに1、K1ピンに0のパターンデータを出力すること意味し、101は、そのサイクルにおいて、例えば、Nピンに1、N1ピンに0、N2ピンに1のパターンデータを出力することを意味している。図9の例において、低速パターンの第1サイクルのサイクル時間は、低速低分解能パターン発生器640におけるRTCCアドレス/T1で示される低速レート時間長となる。低速パターンの1サイクル時間は、低速低分解能パターン発生器640におけるRTCCアドレス/T1で示されるレート時間長となる。これに対応する高速パターンの第1サイクル~第8サイクルのサイクル時間は、高速高分解能パターン発生器610におけるRTCCアドレス/T3で示されるレート時間長の8倍となる。このとき、DUTの各ピンに入力するテストパターンの同期を取るために、図10aに示すように、低速パターンのレート時間長は、対応するサイクル数の高速パターンのレート時間長と一致している必要がある。しかしながら、テストを行ないたい低速レート時間長とサイクル比によっては、高速高分解能パターン発生器610の分解能でも等分することができない場合がある。この場合、高速パターンのレート時間長を分解能単位に一律に丸めると、図10bに示すように、低速パターンのレート時間長と、対応するサイクル数の高速パターンのレート時間長とがずれてしまい、ずれ量が蓄積してしまうことになる。このため、低速レート時間長とサイクル比とを希望する値から変更せざるを得ず、半導体試験の柔軟性に欠けていた。そこで本発明は、高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置で、希望する低速レート時間長とサイクル比とで半導体試験を行なえるようにすることを目的とする。上記課題を解決するため、本発明の第1の態様であるパターンプログラム作成支援装置は、高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置用のパターンプログラム作成を支援する装置であって、前記高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、低速パターンに対する高速パターンのサイクル比との設定を受け付けるプログラム条件設定部と、前記低速レート時間長を前記サイクル比で割った値未満で最も大きい前記分解能の倍数を切捨てレート時間長とし、前記低速レート時間長を前記サイクル比で割った値超で最も小さい前記分解能の倍数を切上げレート時間長とするレート時間長算出部と、前記低速レート時間長に対応する高速パターンのサイクルにおける前記切捨てレート時間長の個数と前記切上げレート時間長の個数とを、合計のレート時間長が前記低速レート時間長と等しくなるように設定する個数設定部と、を備えたことを特徴とする。ここで前記プログラム条件設定部は、低速レート時間長として、前記低速パターン発生器の分解能の整数倍の値を受け付けることができる。また、前記切捨てレート時間長と前記切上げレート時間長とを、前記半導体試験装置のメモリ領域における最上位ビットのみが異なるアドレスにそれぞれ割り当てる高速パターンプログラム作成部をさらに備えるようにしてもよい。上記課題を解決するため、本発明の第2の態様であるコンピュータプログラムは、高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置用のパターンプログラム作成を支援する装置としてコンピュータを機能させるコンピュータプログラムであって、前記高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、低速パターンに対する高速パターンのサイクル比との設定を受け付けるプログラム条件設定部と、前記低速レート時間長を前記サイクル比で割った値未満で最も大きい前記分解能の倍数を切捨てレート時間長とし、前記低速レート時間長を前記サイクル比で割った値超で最も小さい前記分解能の倍数を切上げレート時間長とするレート時間長算出部と、前記低速レート時間長に対応する高速パターンのサイクルにおける前記切捨てレート時間長の個数と前記切上げレート時間長の個数とを、合計のレート時間長が前記低速レート時間長と等しくなるように設定する個数設定部として前記コンピュータを機能させることを特徴とする。本発明によれば、高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置で、希望する低速レート時間長とサイクル比とで半導体試験を行なえるようになる。本発明の実施の形態について図面を参照して説明する。図1は、本実施形態に係るパターンプログラム作成支援装置の構成を示すブロック図である。本図に示すように、パターンプログラム作成支援装置100は、パターン発生器パラメータ設定部110、プログラム条件設定部120、レート時間長算出部130、個数設定部140、高速パターンプログラム作成部150、高速パターンプログラム出力部160を備えている。パターンプログラム作成支援装置100は、パターンプログラムの作成を支援する装置であり、特に、低速レート時間長とサイクル比とに基づいて、適切な高速パターンプログラムの作成を支援する。パターンプログラム作成支援装置100は、CPUがメモリに格納されたプログラムにしたがって動作することで種々の処理を行なうEWS、PC等の情報処理装置を用いて構成することができる。すなわち、上述の各ブロックは、情報処理装置がコンピュータプログラムを実行することにより、ソフトウェア的に実現することができる。もちろん、上述の各ブロックの一部あるいは全部をハードウェア的に実現するようにしてもよい。パターン発生器パラメータ設定部110は、パターンプログラムの実行対象となる半導体試験装置600が備えるパターン発生器に関するパラメータの設定を受け付ける。具体的には、高速高分解能パターン発生器610における高速レート発生部622の動作クロック、高分解能タイミング発生部632の分解能、低速低分解能パターン発生器640における低分解能タイミング発生部662の分解能の設定を受け付ける。なお、低速低分解能パターン発生器640の低分解能タイミング発生部662の分解能は、高速高分解能パターン発生器610の低分解能タイミング発生部662の分解能の整数倍であるものとする。プログラム条件設定部120は、作成支援するパターンプログラムの条件設定を受け付ける。具体的には、低速レート時間長と、低速パターンに対する高速パターンのサイクル比の設定を受け付ける。低速レート時間長は、低分解能タイミング発生部662の分解能の整数倍である必要がある。レート時間長算出部130は、低速レート時間長をサイクル比で割った値が、高分解能タイミング発生部632の分解能で割り切れない場合に、切上げを行なった値である切上げレート時間長と、切捨てを行なった値である切捨てレート時間長とを算出する。すなわち、低速レート時間長をサイクル比で割った値未満で最も大きい高速分解能の倍数が切捨てレート時間長Aとなり、低速レート時間長をサイクル比で割った値超で最も小さい高速分解能の倍数が切上げレート時間長Bとなる。切捨てレート時間長Aと切上げレート時間長Bとの差は、高速分解能と等しい。個数設定部140は、低速レート時間長に対応する高速パターンのサイクルにおける切捨てレート時間長の個数と切上げレート時間長の個数とを、合計のレート時間長が低速レート時間長と等しくなるように算出する。ここで、切捨てレート時間長Aの個数をXとすると、切上げレート時間長Bの個数は、サイクル比をCとして、C-Xと表わすことができる。したがって、個数設定部140は、A×XB×C-X=低速レート時間長となるXを算出すればよい。高速パターンプログラム作成部150は、切捨てレート時間長、切上げレート時間長それぞれについて、高速レート発生部622の動作クロック単位のレート長データ、動作クロック以下の端数を表わした端数データを設定し、RTTCメモリに割り当てる。そして、個数設定部140が設定した個数にしたがって、RTTCアドレスを設定することで、高速パターンプログラムを生成する。高速パターンプログラム出力部160は、生成した高速パターンプログラムを外部に出力する。ここで、上述のブロックによって行なわれるパターンプログラム作成支援装置100の動作の具体例を説明する。例えば、高分解能タイミング発生部632の分解能が7ps、低分解能タイミング発生部662の分解能が105ps=7ps×15の場合に、低速レート時間長Sを105ps×10=1050ps、低速パターンに対する高速パターンのサイクル比Cを8とすると、低速レート時間長Sをサイクル比Cで割った値は、1050÷8=131.25psとなる。131.25ps未満で最も大きい高速分解能7psの倍数は、126psであるから、切捨てレート時間長Aは、126psとなる。また、131.25ps超で最も小さい高速分解能7psの倍数は、133psであるから、切上げレート時間長Bは、133psとなる。切捨てレート時間長Aの個数をXとすると、126ps×X133ps×8-X=1050psとなればよいため、X=2を得ることができる。したがって、切捨てレート時間長が2個に対して、切上げレート時間長を6個設定することで、低速レート時間長と、対応する高速レート時間長の合計時間とを一致させることができる。なお、高速レート発生部622の動作クロックが50psであれば、126psである切捨てレート時間長のレート長データは2クロック、端数データは26psと設定され、133psである切上げレート時間長のレート長データは2クロック、端数データは33psと設定される。図2は、本実施形態のパターンプログラム作成支援装置100の処理の流れを説明するフローチャートである。まず、パターン発生器パラメータ設定部110が、パターンプログラムの実行対象となる半導体試験装置600が備えるパターン発生器に関するパラメータの設定を受け付けるS101。受け付けるパラメータは、上述のように、高速高分解能パターン発生器610における高速レート発生部622の動作クロック、高分解能タイミング発生部632の分解能、低速低分解能パターン発生器640における低分解能タイミング発生部662の分解能である。また、プログラム条件設定部120が、作成支援するパターンプログラムの条件設定を受け付けるS102。受け付ける条件設定は、上述のように、低速レート時間長、低速パターンに対する高速パターンのサイクル比である。そして、レート時間長算出部130が受け付けた低速レート時間長と、サイクル比と、高速分解能とに基づいて切捨てレート時間長と切上げレート時間長とを算出するS103。次に、個数設定部140が、低速レート時間長と、サイクル比と、切捨てレート時間長と切上げレート時間長とに基づいて低速レート時間長に対応する高速パターンのサイクルにおける切捨てレート時間長の個数と切上げレート時間長の個数とを設定するS104。高速パターンプログラム作成部150は、切捨てレート時間長、切上げレート時間長それぞれについて、高速レート発生部622の動作クロック単位のレート長データ、動作クロック以下の端数を表わした端数データを設定するS105。そして、レート長データ、端数データを含んだレート時間長データをRTTCアドレスに割り当て、それぞれのアドレスを個数設定部140が設定した個数になるように高速パターンプログラムを作成するS106。最後に、高速パターンプログラム出力部160が、作成された高速パターンプログラムを出力することでパターンプログラム作成支援装置100の動作が終了するS107。この高速パターンプログラムにしたがって、半導体試験装置600が動作を行なうことで、図3に示すように、低速パターンのレート時間長と、対応するサイクル数の高速パターンのレート時間長とが一致することになる。ここで、高速パターンにおいては、切捨てレート時間長Aと切上げレート時間長Bとが混在することになるが、切捨てレート時間長Aと切上げレート時間長Bとの差は高速分解能値にすぎない。なお、RTTCメモリの割り当ては、例えば、図4に示すように、RTTCメモリの深さを従来の倍として、上位半分に切捨てレート時間長を割り当て、下位半分に切上げレート時間長を割り当てることで、アドレスの最上位ビットを0/1で対応する両者を指定することができるようになる。また、このようにすることで、従来のアドレス指定との互換性も取りやすくなる。図5は、本実施形態のパターンプログラム作成支援装置100を用いて作成したパターンプログラムのイメージを示す図である。本図において、/T3-0、T/3-1は、対応する切捨てレート時間長と切上げレート時間長とを指定しているものとし、低速パターンのレート時間長に、対応するサイクル数の高速パターンのレート時間長とが一致するように切捨てレート時間長と切上げレート時間長と混在するように設定されていることがわかる。なお、切捨てレート時間長と切上げレート時間長の並べ方は任意とすることができる。