"光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理部と、レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、上記レート変換制御部は、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理部に供給する第1のレート変換器と、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換器と、上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換部と、上記第3のクロックに同期して、上記データレート変換部による上記第2のデータを出力するデータ出力部と、を含む固体撮像素子。レート変換率がn/mであり、上記第1のクロックの第1の周波数がf1、上記第2のクロックである基準クロックの第2の周波数がf2、上記第3のクロックの第3の周波数f3である場合、上記レート変換制御部は、上記第2のクロックである上記基準クロックの周波数f2を、f1/m/n2に設定し、上記第3のクロックの第3の周波数f3を、f2/nに設定する請求項1記載の固体撮像素子。上記レート変換制御部は、基準信号に位相同期した第4の周波数の第4のクロックを出力する位相同期回路と、上記位相同期回路による上記第4のクロックを分周して上記第2の周波数f2の上記基準クロックを生成する第1の分周器と、を含み、上記第4のクロックの第4の周波数f4は、上記基準クロックの第2の周波数f2のp倍であり、上記第3のクロックの第3の周波数f3のpn倍である請求項2記載の固体撮像素子。上記レート変換制御部において、上記第1のレート変換器は、上記第1の分周器による上記基準クロックをm/n2倍して上記第1の周波数f1f2m/n2の上記第1のクロックを出力する第2の分周器を含み、上記第2のレート変換器は、上記第1の分周器による上記基準クロックを1/n倍して上記第3の周波数f3f21/nの上記第3のクロックを出力する第3の分周器を含む請求項3記載の固体撮像素子。上記カラム処理部による第1のデータのデータレートがRd1である場合、上記データ出力部から出力される第2のデータのデータレートRd2はRd1n/mである請求項2記載の固体撮像素子。上記データレート変換部は、複数の画素部のデータを加算し、加算結果を平均化する変換部と、選択信号に応じて上記変換部の出力データまたは上記カラム処理部からの入力第1のデータのいずれかを選択して上記第2のデータとして出力するセレクタと、を含む請求項1記載の固体撮像素子。レート変換率がn/mである場合、上記セレクタが上記変換部の出力データを選択する期間は、上記データ出力部の出力レートに関係する上記第3のクロックを基準にしてm個のデータ当たり、m-n個分である請求項6記載の固体撮像素子。光電変換素子を含む複数の画素が行列状に配列された画素部から画素信号の読み出す読み出しステップと、上記読み出しステップより読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理ステップと、レート変換情報に応じて、上記カラム処理ステップで処理されたデータのレート変換制御を行うレート変換制御ステップと、を有し、上記レート変換制御ステップにおいては、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理ステップに供給する第1のレート変換ステップと、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換ステップと、上記カラム処理ステップで処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換ステップと、上記第3のクロックに同期して、上記データレート変換ステップによる上記第2のデータを出力するデータ出力ステップと、を含む固体撮像素子の駆動方法。レート変換率がn/mであり、上記第1のクロックの第1の周波数がf1、上記第2のクロックである基準クロックの第2の周波数がf2、上記第3のクロックの第3の周波数f3である場合、上記第2のクロックである上記基準クロックの周波数f2を、f1/m/n2に設定し、上記第3のクロックの第3の周波数f3を、f2/nに設定する請求項8記載の固体撮像素子の駆動方法。上記レート変換制御ステップにおいては、基準信号に位相同期した第4の周波数の第4のクロックを分周して上記第2の周波数f2の上記基準クロックを生成し、上記第4のクロックの第4の周波数f4は、上記基準クロックの第2の周波数f2のp倍であり、上記第3のクロックの第3の周波数f3のpn倍である請求項9記載の固体撮像素子の駆動方法。上記レート変換制御ステップにおいては、上記第1のレート変換ステップでは、上記準クロックをm/n2倍して上記第1の周波数f1f2m/n2の上記第1のクロックを出力し、上記第2のレート変換ステップでは、上記基準クロックを1/n倍して上記第3の周波数f3f21/nの上記第3のクロックを出力する請求項10記載の固体撮像素子の駆動方法。上記カラム処理部による第1のデータのデータレートがRd1である場合、上記データ出力部から出力される第2のデータのデータレートRd2はRd1n/mである請求項9記載の固体撮像素子の駆動方法。上記データレート変換ステップは、複数の画素部のデータを加算し、加算結果を平均化する変換ステップと、選択信号に応じて上記変換ステップの出力データまたは上記カラム処理ステップの第1のデータのいずれかを選択して上記第2のデータとして出力する選択ステップと、を含む請求項8記載の固体撮像素子の駆動方法。レート変換率がn/mである場合、上記セレクタが上記変換ステップの出力データを選択する期間は、上記出力ステップの出力レートに関係する上記第3のクロックを基準にしてm個のデータ当たり、m-n個分である請求項13記載の固体撮像素子の駆動方法。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理部と、レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、上記レート変換制御部は、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理部に供給する第1のレート変換器と、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換器と、上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換部と、上記第3のクロックに同期して、上記データレート変換部による上記第2のデータを出力するデータ出力部と、を含むカメラシステム。上述したように、イメージセンサは画像データを出力する際にデータを間引くことや、加算することでデータレートを変換することが可能である。レート変換率が1/2n1/2,1/4,1/8の変換であればデータを一時保存するバッファメモリ等が不要であるが、それ以外のデータレート変換ではデータを一時保存するバッファが必要となる。FIFOやSRAMなどのラインバッファは、面積、消費電力が大きく、回路規模や消費電力の増大につながっていた。現在の携帯電話のカメラシステムではイメージセンサ側でのデジタルスケーリングがm/nの自在な縮小求められる一方、低消費電力かつ小さいイメージセンサが求められている。本技術は、レート変換のためにバッファが不要で、低回路規模化、低消費電力化を図ることが可能な固体撮像素子およびその駆動方法、カメラシステムを提供することにある。本技術の第1の観点の固体撮像素子は、光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理部と、レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、上記レート変換制御部は、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理部に供給する第1のレート変換器と、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換器と、上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換部と、上記第3のクロックに同期して、上記データレート変換部による上記第2のデータを出力するデータ出力部と、を含む。本技術の第2の観点の固体撮像素子の駆動方法は、光電変換素子を含む複数の画素が行列状に配列された画素部から画素信号の読み出す読み出しステップと、上記読み出しステップより読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理ステップと、レート変換情報に応じて、上記カラム処理ステップで処理されたデータのレート変換制御を行うレート変換制御ステップと、を有し、上記レート変換制御ステップにおいては、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理ステップに供給する第1のレート変換ステップと、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換ステップと、上記カラム処理ステップで処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換ステップと、上記第3のクロックに同期して、上記データレート変換ステップによる上記第2のデータを出力するデータ出力ステップと、を含む。本技術の第3の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理部と、レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、上記レート変換制御部は、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理部に供給する第1のレート変換器と、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換器と、上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換部と、上記第3のクロックに同期して、上記データレート変換部による上記第2のデータを出力するデータ出力部と、を含む。本技術によれば、レート変換のためにバッファが不要で、低回路規模化、低消費電力化を図ることができる。以下、本技術の実施の形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態CMOSイメージセンサの構成例2.第2の実施形態カメラシステムの構成例<1.第1の実施形態>図3は、本技術の第1の実施形態に係るCMOSイメージセンサ固体撮像素子の構成例を示す図である。本CMOSイメージセンサ100は、画素アレイ部110、行走査回路120、カラム処理部読み出し回路130、列走査回路140、タイミング制御回路150、および出力インタフェースIF回路160を有する。なお、列走査回路140、タイミング制御回路150、出力IF回路160を含んでレート変換制御部200が構成される。本実施形態におけるレート変換制御部200は、カラム処理部読み出し回路130が一定のタイミングで動作するように、あらかじめ選定された第1の周波数f1の第1のクロックCLKsをカラム処理部130に供給する。カラム処理部130は、たとえばカラム列ごとにADコンバータADC:AnalogDigitalConverter131が配置されたカラムADC部として構成されている。本技術では、ADC制御の時間を変えないということが重要である。現在のカラムADCのシステムはタイムトゥーデジタルコンバータTimetoDigitalConverter方式であるため、制御タイミングを変更すると回路制御が複雑化しコストが大幅に増加する。そのため、本技術では、ADC制御のタイミングを変更することなく、さらにバッファを用いずに駆動クロックのレート変換変更、データの加算によってデータレート変換変更を実現している。本技術により、システムの簡易化が可能となりコストの大幅な削減が可能となり、バッファラインメモリ不要で、クロックレートの変更によるADCパラメータ変更のための制御回路が不要となる。レート変換制御部200は、このような構成を実現するために、基本的に以下のような構成を有する。レート変換制御部200は、間引きや加算等のレート変換情報に応じて、カラム処理部130で処理されたデータのレート変換制御を行う機能を有している。レート変換制御部200は、第2の周波数f2の第2のクロックである基準クロックCLKdを基に、第1のクロックCLKsを生成してカラム処理部130に供給する。レート変換制御部200は、第2の周波数f2の第2のクロックである基準クロックCLKdを基に、データレートに応じて変化する第3の周波数f3の第3のクロックCLKoを生成する。レート変換制御部200は、カラム処理部130で処理されたデータD1のレートを、加算処理および平均化処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータD2として出力するデータレート変換部を含む。このデータレート変換部は出力IF回路160に含まれる。レート変換制御部200は、第3のクロックCLKoに同期して、データレート変換部による第2のデータD2を出力IF回路160から出力する。レート変換率がn/mである場合、レート変換制御部200は、第2のクロックである基準クロックCLKdの周波数f2を、f1/m/n2に設定し、第3のクロックCLKoの第3の周波数f3を、f2/nに設定する。レート変換制御部200は、基準クロックCLKdに位相同期した第4の周波数f4の第4のクロックCLKpを出力する位相同期回路PLLを含み、PLLによる第4のクロックCLKpを分周して第2の周波数f2の基準クロックCLKdを生成する。第4のクロックCLKpの第4の周波数f4は、基準クロックCLKdの第2の周波数f2のp倍であり、第3のクロックCLKoの第3の周波数f3のpn倍である。このレート変換制御部200の構成および機能については、後で詳述する。画素アレイ部110は、複数の画素回路110A-00~110A-stがs行×t列の2次元状マトリクス状に配列されている。図4は、本実施形態に係る画素回路の一例を示す回路図である。この画素回路110A00~stは、たとえばフォトダイオードPDからなる光電変換素子以下、単にPDというときもあるを有する。そして、この1個の光電変換素子PDに対して、転送トランジスタTRG-Tr、リセットトランジスタRST-Tr、増幅トランジスタAMP-Tr、および選択トランジスタSEL-Trをそれぞれ一つずつ有する。光電変換素子PDは、入射光量に応じた量の信号電荷ここでは電子を発生し、蓄積する。以下、信号電荷は電子であり、各トランジスタがN型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがP型トランジスタであっても構わない。また、本実施形態は、複数の光電変換素子間で、各トランジスタを共有している場合や、選択トランジスタを有していない3トランジスタ3Tr画素を採用している場合にも有効である。転送トランジスタTRG-Trは、光電変換素子PDとFDFloatingDiffusionの間に接続され、制御線TRGを通じて制御される。転送トランジスタTRG-Trは、制御線TRGがハイレベルHの期間に選択されて導通状態となり、光電変換素子PDで光電変換された電子をFDに転送する。リセットトランジスタRST-Trは、電源線VRstとFDの間に接続され、制御線RSTを通して制御される。リセットトランジスタRST-Trは、制御線RSTがHの期間に選択されて導通状態となり、FDを電源線VRstの電位にリセットする。増幅トランジスタAMP-Trと選択トランジスタSEL-Trは、電源線VDDと出力信号線LSGNの間に直列に接続されている。増幅トランジスタAMP-TrのゲートにはFDが接続され、選択トランジスタSEL-Trは制御線SELを通じて制御される。選択トランジスタSEL-Trは、制御線SELがHの期間に選択されて導通状態となる。これにより、増幅トランジスタAMP-TrはFDの電位に応じた信号VSLを出力信号線LSGNに出力する。画素アレイ部110には、画素回路110Aがs行×t列配置されているので、各制御線SEL、RST、TRGはそれぞれs本、信号VSLの出力信号線LSGNはt本ある。図2においては、各制御線SEL、RST、TRGを1本の行走査制御線101-0~101-sとして表している。行走査回路120は、タイミング制御回路150のシャッタ制御部および読み出し制御部の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素の駆動を行う。行走査回路120は、アドレス信号に従い、信号の読み出しを行うリード行と、光電変換素子PDに蓄積された電荷をはき捨ててリセットするシャッタ行の行アドレスの行選択信号RD、SHRを出力する。カラム処理部130は、図示しないセンサコントローラからの制御信号に従い、出力信号線LSGNに出力された信号VSLを読み取り、列走査回路140の列走査に従って転送線LTRFに読み取り信号を出力し、出力IF回路160により外部に出力する。カラム処理部130は、行走査回路120の駆動により選択された読み出し行の各画素回路110Aからの出力信号線LSGNを通して出力される信号VSLに対して所定の処理を行い、たとえば信号処理後の画素信号を一時的に保持する。カラム処理部130は、たとえば出力信号線LSGNを通して出力される信号をサンプルホールドするサンプルホールド回路を含む回路構成を適用可能である。あるいはカラム処理部130は、サンプルホールド回路を含み、CDS相関二重サンプリング処理により、リセットノイズや増幅トランジスタの閾値ばらつき等、画素固有の固定パターンノイズを除去する機能を含む回路構成が適用可能である。また、カラム処理部130は、アナログデジタルAD変換機能を持たせ、信号レベルをデジタル信号とする構成を適用可能である。図3の例では、カラム処理部130は、カラム列ごとにADコンバータADC:AnalogDigitalConverter131が配置されたカラムADC部として構成されている。カラムADC部では列単位カラム単位でAD変換を行い、AD変換後のデータを列走査回路140の走査に従って転送線LTRFに読み取り信号を出力し、出力IF回路160により外部に出力する。図5は、本実施形態に係るカラムADC部の構成例を示す図である。各ADC131は、DAC170により生成される参照電圧を階段状に変化させたランプ波形RAMPである参照電圧Vslopと、行線毎に画素から出力信号線LSGNを経由して得られるアナログ信号VSLとを比較する比較器132を有する。各ADC131は、比較器132の比較時間をカウントするカウンタ133と、カウンタ133のカウント結果を保持するメモリラッチ134を有する。カラム処理部130は、複数ビット、たとえば10ビットデジタル信号変換機能を有し、各出力信号線垂直信号線LSGN毎に配置され、列並列ADCブロックが構成される。各ラッチ134の出力は、複数ビット幅の転送線LTRFに接続されている。カラム処理部130においては、出力信号線LSGNに読み出された信号VSLはカラム毎列毎に配置された比較器132で比較される。このとき、比較器132と同様にカラム毎に配置されたカウンタ133が動作しており、ランプ波形である参照電圧Vslopとカウント値が一対一の対応をとりながら変化することで、出力信号線LSGNのアナログ信号電位VSLをデジタル信号に変換する。ADC131は、参照電圧Vslopの変化は電圧の変化を時間に変化に変換するものであり、その時間をある周期クロックで数えることでデジタル値に変換する。そして、アナログ信号VSLと参照電圧Vslopが交わったとき、比較器132の出力が反転し、カウンタ133の入力クロックを停止し、または入力を停止していたクロックをカウンタ133に入力し、AD変換を完了する。本実施形態におけるカラム処理部読み出し回路130は、一定のタイミングで動作するように、レーと変換制御部200から供給される、あらかじめ選定された第1の周波数f1の第1のクロックCLKsに同期してAD変換処理を行う。タイミング制御回路150は、画素アレイ部110、行走査回路120、カラム処理部130、列走査回路140、出力IF回路160等の処理に必要なタイミングを制御する生成する。図3のCMOSイメージセンサ100において、画素アレイ部110は列単位で制御される。このため、たとえば行走査制御線101-0によって110A-00~110A-0tまでt1の画素が同時並列的に制御され、画素アレイ部110に接続された出力信号線LSGNを介しカラムADC部に入力される。カラムADC部では列単位でAD変換を行い、AD変換後のデータを列走査回路140によって出力IF回路160に転送する。出力IF回路160は後段の信号処理回路が受信できる形にフォーマットし、データを出力する。このようなイメージセンサについて本技術は適用することが可能である。また、前記のようなイメージセンサは一例であり、前記の構成に限らず適用することが可能である。[レート変換制御]次に、間引きや加算等のモードにおけるレート変換制御を行うレート変換制御部200の構成および機能について具体的に説明する。図6は、本実施形態に係るレート変換制御部の構成例を示す図である。図7は、本実施形態に係るレート変換制御部におけるクロックレート変換系とデータレート変換系を系列に分けて模式的に示す図である。レート変換制御部200は、図3の構成のうち、列走査回路140、タイミング制御回路150、出力IF回路160を含んで構成される。レート変換制御部200は、間引きや加算等のレート変換情報に応じて、カラム処理部130で処理されたデータのレート変換制御を行う機能を有している。図6のレート変換制御部200は、第1のレート変換器としてADC制御レート変換器210、列走査レート変換器220、第2のレート変換器としての基準クロックレート変換器230、およびデータレート変換回路加算回路240を有する。レート変換制御部200は、さらに、データ出力部250、レート変換情報供給部260、および基準タイミング生成部270を有する。これの構成要素のうち、たとえば基準クロックレート変換器230、データレート変換回路240、およびデータ出力部250は、図3の出力IF回路160に含んで構成される。また、ADC制御レート変換器210や列走査レート変換器220は、タイミング制御回路150内にあるいは別個に配置される。また、レート変換情報供給部260や基準タイミング生成部270も、タイミング制御回路150内にあるいは別個に配置される。タイミング制御回路150は、レート変換情報供給部260から供給される間引きや加算等のレート変換情報および基準タイミング生成部270からの第4の周波数f4の第4のクロックCLKpに応じて、第2の周波数f2の第2のクロックCLKdを生成する。タイミング制御回路150は、生成した第2のクロックCLKdを、ADC制御レート変換器210、列走査レート変換器220、および基準クロックレート変換器230に供給する。レート変換情報供給部260は、レジスタ等に設定されたレート変換情報を基にタイミング制御回路150、基準タイミング生成部270にレート変換コマンドを発行する。レート変換情報供給部260は、例として、イメージセンサへのレート変換設定をデコードし、各機能に適したレート変換コマンドを発行する。レート変換コマンドは各機能毎に内容が異なる。たとえば、レート変換率がn/mの場合、基準タイミング生成部270には基準となるPLL271の逓倍設定の変更情報となり、タイミング制御回路150にはADC制御レート変換器210、列走査レート変換器220の基準クロック制御情報となる。なお、レート変換情報供給部260から出力されるレート変換コマンドは接続先の機能によって内容が異なる。基準タイミング生成部270は、レート変換情報供給部260によるレート変換情報に応じて基準信号に位相同期した第4の周波数f4の第4のクロックCLKpを生成する。第4のクロックCLKpの第4の周波数f4は、第2のクロックである基準クロックCLKdの第2の周波数f2のp倍であり、第3のクロックCLKoの第3の周波数のpn倍である。基準タイミング生成部270は、図7に示すように、PLL位相同期回路271を有し、PLL271が第4のクロックCLKpを生成して、タイミング制御回路150に出力する。タイミング制御回路150は、図7に示すように、第1の分周器151div1を含んで構成されている。第1の分周器151は、PLL171による第4のクロックCLLpを分周して第2の周波数f2の第2のクロックである基準クロックCLKdを生成する。第1の分周器151は、生成した第2のクロックCLKdを、ADC制御レート変換器210、列走査レート変換器220、および基準クロックレート変換器230に供給する。第1のレート変換器としてのADC制御レート変換器210は、タイミング制御回路150により供給される第2の周波数f2の第2のクロックである基準クロックCLKdを基に、第1のクロックCLKsを生成してカラム処理部130に供給する。これにより、カラム処理部130は、あらかじめ選定された第1の周波数f1の第1のクロックCLKsの供給を受けて、データレート変換比率にかかわらず、一定のタイミングで動作する。本実施形態においては、ADC制御のタイミングを変更することなく、さらにバッファを用いずに駆動クロックのレート変換変更、データの加算によってデータレート変換変更を実現している。これにより、システムの簡易化が可能となりコストの大幅な削減が可能となり、バッファラインメモリ不要で、クロックレートの変更によるADCパラメータ変更のための制御回路が不要となっている。第1のレート変換器としてのADC制御レート変換器210は、図7に示すように、第2の分周器div2211を有する。第2の分周器211は、第1の分周器151よる基準クロックCLKdをm/n2倍して第1の周波数f1f2m/n2の第1のクロックCLKsをカラム処理部130に出力する。列走査レート変換器220は、タイミング制御回路150により供給される第2の周波数f2の第2のクロックである基準クロックCLKdを基に、第1のクロックCLKsを生成して列走査回路140に供給する。列走査レート変換器220は、ADC制御レート変換器210と同様の第2の分周器を含んで構成される。第2のレート変換器としての基準クロックレート変換器230は、第2の周波数f2の第2のクロックである基準クロックCLKdを基に、データレートに応じて変化する第3の周波数f3の第3のクロックCLKoを生成し、データ出力部250に出力する。第2のレート変換器としての基準クロックレート変換器230は、図7に示すように、第3の分周器div3231を有する。第3の分周器231は、第1の分周器151による基準クロックCLKdを1/n倍して第3の周波数f3f21/nの第3のクロックCLKoを出力する。列走査レート変換器220と基準クロックレート変換器230を組み合わせることで、任意のデータレートの変換が可能である。データレート変換回路240は、カラム処理部130で処理された第1のデータD1のレートを、加算処理および平均化処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータD2として、データ出力部250に出力する。図8は、本実施形態に係るデータレート変換回路の構成例を示す図である。図8のデータレート変換回路240は、変換部241およびセレクタ242を含んで厚生されている。変換部241は、複数本例では2個の画素のデータを加算し、加算結果を平均化してそのデータをセレクタ242に出力する。図8の変換部241は、フリップフロップ等により形成される遅延素子2411、加算器2412、および乗算器2413を有する。変換部241では、遅延素子2411で遅延された一つ前のデータD1と今入力されるデータD1とを加算器2412で加算し、その加算結果に乗算器2413で係数1/2を乗算する。乗算器2413は平均化処理を行っている。この例では、加算するデータが2つであることから、係数は1/2である。加算するデータが3,4の場合、乗算する係数は1/3,1/4となる。セレクタ242は、選択信号SLTに応じて変換部241の出力データまたはカラム処理部130からの入力第1のデータのいずれかを選択して第2のデータD2として出力するセレクタ242を有する。たとえば、セレクタ242は、選択信号SLTがハイレベルの場合には、変換部241の出力を選択して出力し、ローレベルの場合には入力された第1のデータD1を選択して出力する。セレクタ242の選択の組み合わせにより、種々のレート変換変更が可能である。レート変換率がn/mである場合、セレクタ242が変換部241の出力データを選択する期間は、データ出力部250の出力レートに関係する第3のクロックCLKoを基準にしてm個のデータ当たり、m-n個分である。データ出力部250は、第3のクロックCLKoに同期して、データレート変換回路240部による第2のデータD2を出力する。図9は、レート変換率が[2=n/3=m]の場合の第1のクロックCLKs、第2のクロック基準クロックCLKd、第3のクロックCLKo、選択信合SLT、並びに第1のデータD1および第2のデータD2の関係を示すタイミングチャートである。このレート変換率が2/3加算の場合の適用例については後で詳述する。図7に示すように、カラム処理部130による第1のデータD1のデータレートがRd1である場合、データ出力部250から出力される第2のデータD2のデータレートRd2はRd1n/mである。以上説明した図7のクロックとデータレート変換システムとしてのレート変換制御部200では、センサ制御クロックである第1のクロックCLKsを一定にする必要があるため、それに合わせPLLの周波数を制御する。レート変換制御部200は、第1のクロックCLKsを一定にするために間引き率によって、PLL271、第1の分周器div1151、第2の分周器div2211を調整可能である。また、レート変換制御部200は、所望の出力データレートを得るためにPLL271、第3の分周器div3231を調整可能である。本実施形態においては、レート変換率がn/mである場合、センサ制御クロックである第1のクロックCLKsの第1の周波数f1は、基準クロックCLKdの第2の周波数f2をm/n2倍した周波数となる。基準クロックCLKdの第2の周波数f2は、PLL271の出力を分周した周波数となる。データ出力クロックである第3のクロックCLKoの第3の周波数f3は、基準クロックCLKdの第2の周波数f2を1/n倍した周波数となる。また、PLL271の第4のクロックCLKpの第4の周波数f4は、第3のクロックCLKoの第3の周波数f3にデータビット数を乗算した周波数となる。たとえば、出力データ10ビットの場合、CLKpf4=CLKof3×10の関係を満たす。換言すれば、レート変換率がn/mである場合、レート変換制御部200は、第2のクロックである基準クロックCLKdの周波数f2を、f1/m/n2に設定し、第3のクロックCLKoの第3の周波数f3を、f2/nに設定する。[水平2/3、3/5間引きの適用例]以下に、レート変換処理として、n=2,m=3の水平2/3、およびn=3、m=5の水平3/5間引きの適用例について説明する。[水平2/3間引き]図10は、水平2/3間引きの場合の第1のクロックCLKs、第2のクロック基準クロックCLKd、第3のクロックCLKo、並びに第1のデータD1および第2のデータD2の関係を示すタイミングチャートである。以下に、この水平2/3間引き処理に関連するクロック周波数演算の例を式1~式5として示している。この式の例は、第1のクロックCLKsの第1の周波数f1が81MHzの場合で出力データが10ビットの場合を例として示している。本実施形態では、TimetoDigitalADCであるため制御タイミングを変更しないため、制約条件としてデータレートにかかわらずADCを制御する第1のクロックCLKsを一定の周波数f1とする必要がある。この例では81MHzである。[計算式]2/3レート変換を実現するために、カラム処理部130のAD変換後のデータ2つを演算して1つにし、次のデータをそのまま利用することで、データを2/3にレート変換する。そのために、データレート変換後のタイミングを示す第3のクロックCLKoを均一にするために、第1のクロックCLKsを3/4のタイミングにする必要がある。したがって、式1に示すように、基準となる基準クロックCLKdの周波数は第1のクロックCLKsの周波数の4/3倍となる。この例では、81×4/3=108MHzとなる。PLL271の出力は、第3のクロックCLKoに同期して出力されるデータ幅の倍数となることが望ましい。第3のクロックCLKoは基準クロックCLKdの1/2xすることで回路コストを削減できる。上記の理由より10ビットデータを扱う場合は、pxn=10となり、回路コストにより、式2、式3のように、pとnと決定する。この例では、PLL271から出力される第4のクロックCLKpの第4の周波数f4は108×5=540MHzとなる。第3のクロックCLKoの第3の周波数f3は、108/2=54MHzとなる。式4に示すように、PLL271から出力される第4のクロックCLKpの第4の周波数f4540MHzは、出力データ10ビットに対応して、第3のクロックCLKoの第3の周波数f3=54MHzの10倍となっているOK。[水平3/4間引き]図11は、水平3/5間引きの場合の第1のクロックCLKs、第2のクロック基準クロックCLKd、第3のクロックCLKo、並びに第1のデータD1および第2のデータD2の関係を示すタイミングチャートである。以下に、この水平3/5間引き処理に関連するクロック周波数演算の例を式5~式8として示している。この式の例も、第1のクロックCLKsの第1の周波数f1が81MHzの場合で出力データが10ビットの場合を例として示している。本実施形態では、TimetoDigitalADCであるため制御タイミングを変更しないため、制約条件としてデータレートにかかわらずADCを制御する第1のクロックCLKsを一定の周波数f1とする必要がある。この例では81MHzである。[計算式]3/5レート変換を実現するために、カラム処理部130のAD変換後の複数のデータを演算して1つにし、次のデータをそのまま利用することで、データを3/5にレート変換する。そのために、データレート変換後のタイミングを示す第3のクロックCLKoを均一にするために、第1のクロックCLKsを3/4のタイミングにする必要がある。したがって、式1に示すように、基準となる基準クロックCLKdの周波数は第1のクロックCLKsの周波数の9/5倍となる。この例では、81×9/5=145.8MHzとなる。PLL271の出力は、第3のクロックCLKoに同期して出力されるデータ幅の倍数となることが望ましい。第3のクロックCLKoは基準クロックCLKdの1/3xすることで回路コストを削減できる。上記の理由より10ビットデータを扱う場合は、pxn=10となり、回路コストにより、式6、式7のように、pとnと決定する。この例では、PLL271から出力される第4のクロックCLKpの第4の周波数f4は145.8×10/3=486MHzとなる。第3のクロックCLKoの第3の周波数f3は、145.8/3=48.6MHzとなる。式4に示すように、PLL271から出力される第4のクロックCLKpの第4の周波数f4486MHzは、出力データ10ビットに対応して、第3のクロックCLKoの第3の周波数f3=48.6MHzの10倍となっているOK。本実施形態におけるレート変換制御部200は、カラム処理部読み出し回路130が一定のタイミングで動作するように、あらかじめ選定された第1の周波数f1の第1のクロックCLKsをカラム処理部130に供給する。レート変換制御部200は、レート変換情報に応じて、カラム処理部130で処理されたデータのレート変換制御を行う。このレート変換制御部200は、第2の周波数f2の第2のクロックである基準クロックCLKdを基に、第1のクロックCLKsを生成してカラム処理部130に供給するADC制御レート変換器210を有する。レート変換制御部200は、第2の周波数f2のる基準クロックCLKdを基に、データレートに応じて変化する第3の周波数f3の第3のクロックCLKoを生成する基準クロックレート変換器230を有する。レート変換制御部200は、カラム処理部130で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換回路240を有する。そして、レート変換制御部200は、第3のクロックCLKoに同期して、データレート変換回路240よる第2のデータD2を出力するデータ出力部250を有する。したがって、本実施形態によれば、ADC制御のタイミングを変更することなく、さらにバッファを用いずに駆動クロックのレート変換変更、データの加算によってデータレート変換変更を実現することが可能である。本実施形態によれば、システムの簡易化が可能となりコストの大幅な削減が可能となり、バッファラインメモリ不要で、クロックレートの変更によるADCパラメータ変更のための制御回路が不要となる。上述したような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<2.第2の実施形態>図12は、本技術の第2の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム300は、図12に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100が適用可能な撮像デバイス310を有する。さらに、カメラシステム300は、この撮像デバイス310の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ320を有する。カメラシステム300は、撮像デバイス310を駆動する駆動回路330と、撮像デバイス310の出力信号を処理する信号処理回路340と、を有する。駆動回路330は、撮像デバイス310内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス310を駆動する。また、信号処理回路340は、撮像デバイス310の出力信号に対して所定の信号処理を施す。信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス310として、先述したCMOSイメージセンサ固体撮像素子100を搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成もとることができる。1光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理部と、レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、上記レート変換制御部は、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理部に供給する第1のレート変換器と、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換器と、上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換部と、上記第3のクロックに同期して、上記データレート変換部による上記第2のデータを出力するデータ出力部と、を含む固体撮像素子。2レート変換率がn/mであり、上記第1のクロックの第1の周波数がf1、上記第2のクロックである基準クロックの第2の周波数がf2、上記第3のクロックの第3の周波数f3である場合、上記レート変換制御部は、上記第2のクロックである上記基準クロックの周波数f2を、f1/m/n2に設定し、上記第3のクロックの第3の周波数f3を、f2/nに設定する上記11記載の固体撮像素子。3上記レート変換制御部は、基準信号に位相同期した第4の周波数の第4のクロックを出力する位相同期回路と、上記位相同期回路による上記第4のクロックを分周して上記第2の周波数f2の上記基準クロックを生成する第1の分周器と、を含み、上記第4のクロックの第4の周波数f4は、上記基準クロックの第2の周波数f2のp倍であり、上記第3のクロックの第3の周波数f3のpn倍である上記2記載の固体撮像素子。4上記レート変換制御部において、上記第1のレート変換器は、上記第1の分周器による上記基準クロックをm/n2倍して上記第1の周波数f1f2m/n2の上記第1のクロックを出力する第2の分周器を含み、上記第2のレート変換器は、上記第1の分周器による上記基準クロックを1/n倍して上記第3の周波数f3f21/nの上記第3のクロックを出力する第3の分周器を含む上記3記載の固体撮像素子。5上記カラム処理部による第1のデータのデータレートがRd1である場合、上記データ出力部から出力される第2のデータのデータレートRd2はRd1n/mである上記2から4のいずれか一に記載の固体撮像素子。6上記データレート変換部は、複数の画素部のデータを加算し、加算結果を平均化する変換部と、選択信号に応じて上記変換部の出力データまたは上記カラム処理部からの入力第1のデータのいずれかを選択して上記第2のデータとして出力するセレクタと、を含む上記1から5のいずれか一に記載の固体撮像素子。7レート変換率がn/mである場合、上記セレクタが上記変換部の出力データを選択する期間は、上記データ出力部の出力レートに関係する上記第3のクロックを基準にしてm個のデータ当たり、m-n個分である上記6記載の固体撮像素子。8光電変換素子を含む複数の画素が行列状に配列された画素部から画素信号の読み出す読み出しステップと、上記読み出しステップより読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理ステップと、レート変換情報に応じて、上記カラム処理ステップで処理されたデータのレート変換制御を行うレート変換制御ステップと、を有し、上記レート変換制御ステップにおいては、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理ステップに供給する第1のレート変換ステップと、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換ステップと、上記カラム処理ステップで処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換ステップと、上記第3のクロックに同期して、上記データレート変換ステップによる上記第2のデータを出力するデータ出力ステップと、を含む固体撮像素子の駆動方法。9レート変換率がn/mであり、上記第1のクロックの第1の周波数がf1、上記第2のクロックである基準クロックの第2の周波数がf2、上記第3のクロックの第3の周波数f3である場合、上記第2のクロックである上記基準クロックの周波数f2を、f1/m/n2に設定し、上記第3のクロックの第3の周波数f3を、f2/nに設定する上記8記載の固体撮像素子の駆動方法。10上記レート変換制御ステップにおいては、基準信号に位相同期した第4の周波数の第4のクロックを分周して上記第2の周波数f2の上記基準クロックを生成し、上記第4のクロックの第4の周波数f4は、上記基準クロックの第2の周波数f2のp倍であり、上記第3のクロックの第3の周波数f3のpn倍である上記9の固体撮像素子の駆動方法。11上記レート変換制御ステップにおいては、上記第1のレート変換ステップでは、上記準クロックをm/n2倍して上記第1の周波数f1f2m/n2の上記第1のクロックを出力し、上記第2のレート変換ステップでは、上記基準クロックを1/n倍して上記第3の周波数f3f21/nの上記第3のクロックを出力する上記10記載の固体撮像素子の駆動方法。12上記カラム処理部による第1のデータのデータレートがRd1である場合、上記データ出力部から出力される第2のデータのデータレートRd2はRd1n/mである上記9から11のいずれか一に記載の固体撮像素子の駆動方法。13上記データレート変換ステップは、複数の画素部のデータを加算し、加算結果を平均化する変換ステップと、選択信号に応じて上記変換ステップの出力データまたは上記カラム処理ステップの第1のデータのいずれかを選択して上記第2のデータとして出力する選択ステップと、を含む上記8から12のいずれか一に記載の固体撮像素子の駆動方法。14レート変換率がn/mである場合、上記セレクタが上記変換ステップの出力データを選択する期間は、上記出力ステップの出力レートに関係する上記第3のクロックを基準にしてm個のデータ当たり、m-n個分である上記13記載の固体撮像素子の駆動方法。15固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第1の周波数の第1のクロックに同期したカラム処理を行うカラム処理部と、レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、上記レート変換制御部は、第2の周波数の第2のクロックである基準クロックを基に、上記第1のクロックを生成して上記カラム処理部に供給する第1のレート変換器と、上記第2の周波数の第2のクロックである上記基準クロックを基に、データレートに応じて変化する第3の周波数の第3のクロックを生成する第2のレート変換器と、上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第2のデータとして出力するデータレート変換部と、上記第3のクロックに同期して、上記データレート変換部による上記第2のデータを出力するデータ出力部と、を含むカメラシステム。"