第1導電形のドレイン層と、前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第1導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第2導電形のベース領域であって表面から内部に向かって延在する第1トレンチを有する前記ベース領域と、を形成する工程と、前記第1トレンチの底面および側面から成長される第1導電形のソース領域であって、表面から内部に向かって延在する第2トレンチを有する前記ソース領域を形成する工程と、前記第2トレンチ内に、犠牲層を形成する工程と、前記ドレイン層の裏面に対して平行な方向において、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト領域の一部にまで到達する第3トレンチを形成する工程と、前記第3トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、前記第2トレンチ内から前記犠牲層を除去する工程と、前記犠牲層が除去された前記第2トレンチ内に、導電層を形成する工程と、前記導電層に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、を形成する工程と、を備え、前記第2トレンチ内に前記犠牲層を形成する前に、前記ベース領域の表面および前記ソース領域の表面を面一にし、前記第2トレンチ内に、前記導電層を形成する際に、前記導電層を前記ゲート電極の上に形成する半導体装置の製造方法。第1導電形のドレイン層と、前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第1導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第2導電形のベース領域であって表面から内部に向かって延在する第1トレンチを有する前記ベース領域と、を形成する工程と、前記第1トレンチの底面および側面から成長される第1導電形のソース領域であって、表面から内部に向かって延在する第2トレンチを有する前記ソース領域を形成する工程と、前記第2トレンチ内に、犠牲層を形成する工程と、前記ドレイン層の裏面に対して平行な方向において、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト領域の一部にまで到達する第3トレンチを形成する工程と、前記第3トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、前記第2トレンチ内から前記犠牲層を除去する工程と、前記犠牲層が除去された前記第2トレンチ内に、導電層を形成する工程と、前記導電層に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、を形成する工程と、を備えた半導体装置の製造方法。前記第2トレンチ内に前記犠牲層を形成する前に、前記ベース領域の表面および前記ソース領域の表面を面一にする請求項2記載の半導体装置の製造方法。前記第2トレンチ内に、前記導電層を形成する際に、前記導電層を前記ゲート電極の上に形成する請求項2または3に記載の半導体装置の製造方法。前記第2トレンチ内に前記犠牲層を形成した後、前記ベース領域の表面および前記ソース領域の表面を面一にする請求項2記載の半導体装置の製造方法。前記ドリフト領域、前記ベース領域、および前記ソース領域をエピタキシャル成長法によって形成し、前記導電層を化学的気相成長法、原子層堆積法、パルス核層法のいずれかによって形成する請求項2~5のいずれか1つに記載の半導体装置の製造方法。本発明が解決しようとする課題は、デバイス特性を向上させた半導体装置を製造する方法を提供することである。実施形態の半導体装置の製造方法は、ドレイン層の表面から内部にかけて設けられたドリフト領域と、ドリフト領域の表面から内部にかけて設けられたベース領域であって表面から内部に向かって延在する第1トレンチを有するベース領域と、を形成し、表面から内部に向かって延在する第2トレンチを有するソース領域を形成し、第2トレンチ内に、犠牲層を形成し、ソース領域の一部から、ソース領域の一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達する第3トレンチを形成し、第3トレンチ内にゲート絶縁膜を介してゲート電極を形成し、犠牲層を除去し、第2トレンチ内に、導電層を形成し、導電層に電気的に接続されたソース電極と、ドレイン層に電気的に接続されたドレイン電極と、を形成する。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態まず、第1実施形態に係る半導体装置の製造方法を説明する前に、第1実施形態に係る半導体装置の製造方法で形成された半導体装置の形態について説明する。図1は、第1実施形態に係る半導体装置の模式図であり、aは、斜視模式図、bは、aのA-A位置における断面模式図である。図1aでは、半導体装置の内部を観察できるように、半導体装置1の一部の内部が表示されている。なお、図1には、半導体装置の主電極であるソース電極とドレイン電極とが表示されていない。半導体装置1は、n形第1導電形のドレイン層10を有し、ドレイン層10の表面10aから内部にかけて、ドレイン層10に選択的に設けられたn形第1導電形のドリフト領域11を有する。半導体装置1は、ドリフト領域11の表面11aから内部にかけて、ドリフト領域11に選択的に設けられたp形第2導電形のベース領域12を有する。半導体装置1は、ベース領域12の表面12aから内部にかけて、ベース領域12に選択的に設けられた、n形のソース領域14を有する。ソース領域14の表面14aから内部にかけては、低抵抗材である導電層15が設けられている。すなわち、ソース領域14には、導電層15が接続されている。ドレイン層10の表面10aには、絶縁層18が設けられている。また、半導体装置1においては、トレンチ状のゲート電極20が設けられている。ゲート電極20は、ドレイン層10の裏面10rに対して平行な方向において、ソース領域14の一部から、この一部に隣接するベース領域12を貫通して、ドリフト領域11の一部にまで到達している。なお、本願明細書において、平行とは、数学的に厳密に平行なものだけではなく、実質的に平行なものも含むものとする。ゲート電極20とドリフト領域11との間、ゲート電極20とベース領域12との間、ベース領域12とソース領域14との間、およびゲート電極20とソース領域14との間には、ゲート絶縁膜21が設けられている。導電層15には、半導体装置1の主電極であるソース電極図1では不図示が接続されている。導電層15は、ソース電極に接続されていることから、導電層15自体をソース電極と呼称してもよい。ドレイン層10の下面には、半導体装置1の別の主電極であるドレイン電極図1では不図示が接続されている。ドレイン層10、ドリフト領域11、ベース領域12、およびソース領域14の主成分は、例えば、シリコンSiである。n形第1導電形の不純物元素としては、リンP、砒素As等が挙げられる。p形第2導電形の不純物元素としては、ボロンB等が挙げられる。導電層15の材質は、例えば、タングステンWである。ゲート電極20の材質は、例えば、ポリシリコンである。ゲート絶縁膜21、絶縁層18の材質は、例えば、酸化ケイ素SiO2である。次に、半導体装置1の製造過程について説明する。図2~図9は、第1実施形態に係る半導体装置の製造過程を説明するための断面模式図である。図2~図9には、図1aのA-A位置における断面が表示されている。まず、図2aに示すように、半導体結晶基板であるドレイン層10の上に、絶縁層18を熱酸化法によって形成する。絶縁層18は、熱酸化膜であってもよく、熱酸化膜と窒化膜とを含む積層膜でもよい。また、絶縁層18を化学的気相成長法ChemicalVaporDepositionCVDによって形成してもよい。次に、図2bに示すように、レジスト等のマスク部材80を絶縁層18の上に選択的に形成し、マスク部材80から表出された絶縁層18およびドレイン層10をエッチングによって除去する。このエッチングは、例えば、RIEReactiveIonEtchingである。これにより、ドレイン層10の表面10aから内部にかけて、トレンチ30が形成される。次に、図3aに示すように、マスク部材80を除去する。次に、図3bに示すように、エピタキシャル成長法によって、トレンチ30の底面10bの上および側面10wの上に、半導体結晶であるドリフト領域11を形成する。ドリフト領域11は、絶縁層18の表面を覆うように形成される。但し、トレンチ30内の全てをドリフト領域11によって埋設充填しない。すなわち、ドリフト領域11の表面11aから内部にかけて、トレンチ31が形成されるようにドリフト領域11を形成する。続いて、エピタキシャル成長法によって、トレンチ31の底面11bの上および側面11wの上に、半導体結晶であるベース領域12を形成する。ベース領域12は、ドリフト領域11の表面11aを覆うように形成される。但し、トレンチ31内の全てをベース領域12によって埋設充填しない。すなわち、ベース領域12の表面12aから内部にかけて、トレンチ32第1トレンチが形成されるようにベース領域12を形成する。この段階で、ドレイン層10と、ドレイン層10の表面10aから内部にかけてトレンチ状に設けられたドリフト領域11と、ドリフト領域11の表面11aから内部にかけてトレンチ状に設けられたベース領域12であって、表面12aから内部に向かって延在するトレンチ32を有するベース領域12と、が準備される。続いて、エピタキシャル成長法によって、トレンチ32の底面12bの上および側面12wの上に、半導体結晶であるソース領域14を形成する。ソース領域14は、ベース領域12の表面12aを覆うように形成される。但し、トレンチ32内の全てをソース領域14によって埋設充填しない。すなわち、ソース領域14の表面14aから内部にかけて、トレンチ33第2トレンチが形成されるようにソース領域14を形成する。すなわち、トレンチ32内を完全にはソース領域14で充填せず、表面14aから内部に向かって延在するトレンチ33を有するソース領域14が形成される。この段階で、ドレイン層10と、ドレイン層10の表面10aから内部にかけてトレンチ状に設けられたドリフト領域11と、ドリフト領域11の表面11aから内部にかけてトレンチ状に設けられたベース領域12と、ベース領域12の表面12aから内部にかけてトレンチ状に設けられたソース領域14であって表面14aから内部に向かって延在するトレンチ33を有するソース領域14と、を有する半導体層16が形成される。次に、図4aに示すように、ドリフト領域11の表面11a、ベース領域12の表面12a、およびソース領域14の表面14aをCMPChemicalMecanicalPolishingによって面一にする。CMP処理中には、絶縁層18がストップ層として機能する。CMP処理を施すと、トレンチ33内に異物残渣が残る場合があるが、このような異物はCMP処理後、洗浄によって除去する。なお、本願明細書において面一とは、表面12aと表面14aとが厳密に同一平面上にあるものだけでなはく、CMP処理あるいはその他のエッチングや研磨などの方法により表面12aと表面14aとが近いレベルに調整されたものも含むものとする。その後、図4bに示すように、トレンチ33内に犠牲層41を形成する。犠牲層41は、絶縁層18の表面、ベース領域12の表面12a、およびソース領域14の表面14aを覆うように形成される。犠牲層41は、例えば、CVDによって形成される。犠牲層41の材質は、例えば、酸化ケイ素SiO2である。犠牲層41については、トレンチ33内を完全に埋め込む必要はない。すなわち、トレンチ33の上部が犠牲層41によって閉口され、犠牲層41内にボイドやスリットがある形態も第1実施形態に含まれる。トレンチ33の上部が犠牲層41によって閉口されていれば、トレンチ33内には、後述する導電層15以外の層が形成されない。このため、トレンチ33の上部が犠牲層41によって閉口された形態も第1実施形態に含まれる。犠牲層41の原材料としては、例えば、コロイダルシリカ、TEOSTetraethylOrthosilicate等が用いられる。続いて、ゲート電極を加工するためのマスク部材81を犠牲層41の上に形成する。TEOSを用いて犠牲層41を形成した場合は、マスク部材81を特に形成せず、犠牲層41TEOS膜をマスク部材81の代用部材としてもよい。この場合、マスク部材81を形成しない分、製造工程の短縮化を図ることができる。次に、図5aに示すように、マスク部材81から表出されたソース領域14、ベース領域12、およびドリフト領域11をRIEによって除去する。これにより、ドレイン層10の裏面10rに対して平行な方向において、ソース領域14の一部から、この一部に隣接するベース領域12を貫通して、ドリフト領域11の一部にまで到達するトレンチ35第3トレンチが形成される。次に、図5bに示すように、マスク部材81を除去する。次に、図6aに示すように、トレンチ35内、半導体層の上、および犠牲層41の上に、ゲート絶縁膜21を介して、ゲート電極20を形成する。この段階では、ゲート絶縁膜21を介して、絶縁層18の表面、ベース領域12の表面12a、ソース領域14の表面14a、および犠牲層41の表面を覆うようにゲート電極20を形成する。ゲート絶縁膜21は、熱酸化法またはCVDによって形成される。ゲート電極20は、CVDによって形成される。次に、図6bに示すように、ゲート電極20の上に、レジスト、酸化膜等からなるマスク部材82を選択的に形成する。続いて、ウェットエッチング、化学ドライエッチングChemicalDryEcthingCDE、RIEによって、マスク部材82から表出されたゲート電極20の余剰部分およびゲート絶縁膜21の余剰部分を除去エッチバックする。これにより、ドリフト領域11、ベース領域12、ソース領域14、犠牲層41が露出する。この段階で、絶縁層18の上およびドリフト領域11の上には、トレンチ35内のゲート電極20に接続されたポリシリコン層22が残存する。このポリシリコン層22は、ゲート配線として機能する。次に、図7aに示すように、ゲート絶縁膜21およびゲート電極20を覆う、レジストからなるマスク部材83を形成する。続いて、犠牲層41をウェットエッチングによってトレンチ33から除去する。次に、図7bに示すように、犠牲層41が除去されたトレンチ33内に、導電層15を形成する。導電層15は、埋め込み性が良好なCVD、原子層堆積法AtomicLayerDepositionALD、パルス核層法PulsedNucleationLayerPNL等によって形成される。PNLプロセスでは、還元剤、パージ用ガス、および金属元素含有ガスのパルスがトレンチ33に供給される。PNLプロセスは、核生成層が所望の厚さになるまで、各パルスの供給が周期的に繰り返される。この段階では、CVD、ALD、PNL法等を組み合わせて導電層15を形成してもよい。例えば、導電層15の材質がタングステンWである場合、PNL法もしくはALD法によってタングステンを含むWF6ガスと、還元ガスSiH4またはB2H6を交互にトレンチ33内に晒して、まずは導電層15の核生成層を形成する。核生成層は、導電層15の初期層である。次いで、CVDによって、核生成層の上にバルク状の導電層15を形成する。これにより、導電層15は、ゲート電極20、ドリフト領域11の一部、ベース領域12、およびソース領域14が導電層15によって覆われる。実施形態では、初期層をPNL法もしくはALD法で形成し、その後、CVDによって導電層15を形成する。これにより、良質な導電層15が形成され、さらに大幅にスループットが向上する。次に、図8aに示すように、ゲート電極20上の導電層15およびポリシリコン層22を覆う、レジストからなるマスク部材84を形成する。次に、図8bに示すように、マスク部材84から表出された導電層15をウェットエッチングによって除去する。これにより、トレンチ33内に設けられた導電層15と、ゲート電極20上およびポリシリコン層22上の導電層15と、が完全に分離する。すなわち、ソース領域14のトレンチ33内に、導電層15が形成される。続いて、マスク部材84を除去し、各導電層15の上、ドリフト領域11の上、ベース領域12の上、およびソース領域14の上に、層間絶縁膜50を形成する。次に、図9aに示すように、層間絶縁膜50の上に、レジストからなるマスク部材85を選択的に形成する。次に、図9bに示すように、マスク部材85から表出された層間絶縁膜50をエッチングによって除去した後、層間絶縁膜50上に、導電層15に電気的に接続されたソース電極60を形成し、ドレイン層10に電気的に接続されたドレイン電極61と、を形成する。ソース電極60の材質は、例えば、アルミニウムAlである。ドレイン電極61の材質は、例えば、アルミニウムAl、バナジウムV、ニッケルNi等である。このような製造過程によって半導体装置1が形成される。第1実施形態の半導体装置の製造方法では、犠牲層41を形成して製造プロセスを進行させているが、この犠牲層41を形成しないで製造プロセスを進行させた場合の例を参考として以下に説明する。図10は、参考例に係る半導体装置の製造過程を説明するための断面模式図である。例えば、犠牲層41を形成しない製造プロセスでは、図10aに示すように、トレンチ33内に、エピタキシャル成長法によってソース領域14を埋め込むことになる。ここで、エピタキシャル成長法は、化学反応によって半導体結晶基板の表面に、格子定数を保持しながら半導体結晶を半導体結晶基板上に成長させる技樹である。エピタキシャル成長法に用いられる反応ガスは、半導体結晶基板の上方から基板表面に供給されるため、必然的に半導体結晶基板の上面ほど反応がリッチになる。このため、半導体結晶基板にトレンチが形成されている場合は、トレンチ底部に比べ、トレンチ上部例えば、トレンチ入口の肩部における半導体結晶の成長速度が速くなる。また、トレンチ内にエピタキシャル成長法によって半導体結晶を成長させる場合、トレンチ底面における半導体結晶の成長速度よりもトレンチ側面における半導体結晶の成長速度のほうが速くなる場合もある。これは、下地の面方位がトレンチ底面とトレンチ側面とによって異なるからである。従って、第1実施形態のように、ストレート型のトレンチにエピタキシャル成長法によってシリコンを埋め込みと、トレンチ上部が先に半導体結晶によって閉塞してしまう。その結果、トレンチ内に形成した半導体結晶中にボイド14sあるいは、スリットが生成し易くなる図10a参照。このため、ソース領域14の抵抗は、ソース領域14内で均一にならず、半導体装置のデバイス特性が低下する場合がある。ボイドの発生を抑制するには、トレンチを順テーパ型にするという方法があるが、3次元型構造の半導体装置ではトレンチを順テーパ型にすることが設計上難しい。また、エピタキシャル成長とともに、トレンチ上部に生成する半導体結晶をエッチングしながら、半導体結晶をトレンチ内に形成する方法がある。この方法では、エピタキシャル成長用の原料ガスとともに、エッチング用の反応ガスも同時にトレンチに供給する。そして、エピタキシャル成長とエッチングとのバランスを制御しながら、トレンチ上部のエピタキシャル成長よりも、トレンチ上部のエッチングがやや強くなるような条件でプロセスを進行させる。しかし、このような方法では、プロセス条件が限られてしまい、プロセス条件の自由度が低下してしまう。また、エピタキシャル成長とエッチングとを同時に進行させるために、トレンチ内の半導体結晶の成長速度が遅くなり、半導体装置の生産性が低下してしまう。また、犠牲層41を形成しない場合、導電層15を形成するには、図10bに示すように、ソース領域14を形成した後に、導電層15を埋設するためのトレンチ33をソース領域14に形成する必要がある。しかし、微細化が進行した3次元型構造の半導体装置では、ソース領域14の幅が狭く、また、ソース領域14の一部にゲート電極20が挿入した場合は、ゲート電極20が挿入されている部分のソース領域14の幅は益々狭くなっている。ここで、幅とは、例えば、ドレイン層10の裏面10rに対して平行の方向における各部材の長さである。フォトリソグラフィプロセスで、このような狭い領域にトレンチ33を形成することは難しい。このような状態で、実際にトレンチ33を形成すると、トレンチの位置ずれが起き、トレンチ33がゲート電極20側に寄ったり、あるいは、ゲート電極20とは反対側に寄ったりする。これにより、半導体装置によって、導電層15とソース領域14とベース領域12との間の抵抗値にばらつきが生じる。これに対し、第1実施形態では、トレンチ32内に形成するソース領域14の成長を途中で止めて、ソース領域14の表面14aから内部にかけてトレンチ33を形成する図3b、図4a参照。そして、トレンチ33内に、埋め込み性が良好なCVD、ALD、PNL法等によって導電層15を形成する。従って、導電層15内に、ボイドやスリットが生成し難い。これにより、信頼性の高い半導体装置1が得られる。また、第1実施形態では、トレンチ内の半導体結晶の形成において、エピタキシャル成長とエッチングとを同時に進行させることもない。このため、トレンチ内の半導体結晶の成長速度が遅くなることがない。従って、半導体装置のデバイス特性が低下し難い。また、第1実施形態では、ソース領域14の成長を途中で止めて、ソース領域14の表面14aから内部にかけてトレンチ33を形成するので、ソース領域14の中央部にトレンチ33が形成される。従って、トレンチの加工精度が高くなり、トレンチの位置ずれが起き難くなる。このため、導電層15とソース領域14とベース領域12との間の抵抗値がばらつきこともない。また、ソース領域14の中央部にトレンチ33が形成されるので、さらなる半導体装置の微細化が可能になる。また、ポリシリコン層22上に、低抵抗材料である導電層15を形成するため、ゲート配線の抵抗を低減させることも可能になる。また、導電層15の幅をトレンチ33の幅を調整することによって簡便に変更でき、導電層15の抵抗制御が可能になる。ここで、トレンチ32内に形成されるソース領域14の成長を途中で止めて、ソース領域14の表面14aから内部にかけてトレンチ33を形成する方法について補説する。図11は、ソース領域の表面から内部にかけてトレンチを形成する方法を説明するための断面模式図である。第1実施形態では、幅D0のトレンチ32内にソース領域14を埋め込む際に、トレンチ32内にソース領域14を完全に充填せず、ソース領域14内に目的の幅の隙間幅D1のトレンチ33が生じるようにソース領域14を形成する。第1実施形態では、同一の半導体結晶基板上に、ソース領域14が埋設される幅D0のトレンチ32Aと、幅D0-D1のトレンチ32Bと、を同時に形成しておく。ここで、半導体結晶基板は、ベース領域12であってもよく、素子形成領域外の半導体層でもよい。図では、半導体結晶基板としてベース領域12が例示されている。第1実施形態では、トレンチ32B内にソース領域14が完全に埋め込まれた時点を光学的に検知することで、トレンチ32内のソース領域14の成長を精度よく途中で止めている。具体的には、トレンチ32Bの表面に光を照射し、トレンチ32Bの表面の反射率を測定する。トレンチ32B内にソース領域14の埋め込みが完了する前には、埋め込みが未完了のトレンチ32Bによって、光が散乱したり吸収したりする。このため、半導体結晶基板の反射率が低下する。一方、埋め込みが完了すると、光散乱や光吸収がなくなり半導体結晶基板の反射率が急激に上昇する。この反射率の変化を光検知器でその場的insituに検知したり、あるいはソース領域14の形成と光検知とを交互にexsituに行なったりする。これにより、トレンチ33の幅、ソース領域14の成長速度が毎回変化したり、あるいは加工速度が極めて速かったりして、終了点トレンチ32A内に、幅D1のトレンチ33を有したソース領域14が形成された時点を予測し難い製造プロセスであっても、幅D1を精度よく制御できる。なお、トレンチ33をウェットエッチング、ドライエッチング等で形成しようとすると、加工速度が均一にならず、一般的に幅D1は、数から数10程度にばらつく。従って、ウェットエッチングやドライエッチングによって、幅D1を精密に制御することは困難である。すなわち、トレンチ33をウェットエッチング、ドライエッチング等で形成しようとすると、デバイス構築上の制約、微細化、高精度化の障害となる。第2実施形態図12および図13は、第2実施形態に係る半導体装置の製造過程を説明するための断面模式図である。図12および図13には、図1aのA-A位置における断面が表示されている。第2実施形態では、図7bに示す導電層15を形成した後、図12aに示すように、トレンチ33内の導電層15以外の導電層15をウェットエッチングによって除去する。これにより、トレンチ33内のみに導電層15が形成される。次に、図12bに示すように、導電層15の上、ドリフト領域11の上、ベース領域12の上、ソース領域14の上、およびポリシリコン層22の上に、層間絶縁膜50を形成する。この後、図9に示す方法と同様のプロセスを進行させる。すなわち、図13aに示すように、層間絶縁膜50の上に、レジストからなるマスク部材85を選択的に形成し、図13bに示すように、マスク部材85から表出された層間絶縁膜50をエッチングによって除去した後、層間絶縁膜50上に、導電層15に電気的に接続されたソース電極60を形成し、ドレイン層10に電気的に接続されたドレイン電極61と、を形成する。このような製造過程によっても半導体装置1が形成される。第2実施形態では、導電層15がポリシリコン層22の上に形成されず、第1実施形態のごとくゲート配線の低抵抗化を図ることができないが、これ以外については、第1実施形態とほぼ同様の効果が得られる。第3実施形態図14は、第3実施形態に係る半導体装置の製造過程を説明するための断面模式図である。図14には、図1aのA-A位置における断面が表示されている。第3実施形態では、図3bに示す半導体層16を形成した後に、図14aに示すように、トレンチ33内および半導体層16の表面に、犠牲層41を形成する。次に、図14bに示すように、犠牲層41の表面、絶縁層18の表面、ベース領域12の表面12a、およびソース領域14の表面14aをCMPによって面一にする。CMP処理中には、絶縁層18がストップ層として機能する。第3実施形態では、トレンチ33内に犠牲層41を形成した後、ベース領域12の表面12aおよびソース領域14の表面14aを面一にする。この後、図4b~図9bのプロセスを実施する。このような製造過程によっても半導体装置1が形成される。第3実施形態によっても第1実施形態と同様の効果が得られる。特に、第3実施形態では、CMP処理を施す前に、トレンチ33内にすでに犠牲層41が形成されているので、CMP処理を施してもトレンチ33内に異物残渣が残存し難い。従って、より信頼性の高い半導体装置が形成される。また、半導体装置の製造歩留まりが向上する。第4実施形態第2実施形態と、第3実施形態と、を組み合わせてもよい。第2実施形態と、第3実施形態と、を組み合わせた実施形態を、第4実施形態とする。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。