第1及び第2のメインワード線と、外部から入力されるテストコマンドに応じて、前記第1のメインワード線を第1のタイミングで活性化させ、かつ、前記第1のメインワード線の活性状態を維持させたまま前記第1のタイミングとは異なる第2のタイミングで前記第2のメインワード線を活性化させる制御回路と、を備えることを特徴とする半導体記憶装置。前記制御回路が、外部から入力されるアクティブコマンドを受け付けた場合には、前記第1及び第2のメインワード線のうち、いずれか一方を活性化させる請求項1の半導体記憶装置。前記第2のタイミングの後に、前記第1及び第2のメインワード線に接続される第1及び第2のサブワード線を活性化させ、前記第1及び第2のサブワード線に接続される第1及び第2のメモリセルにデータを書き込むサブワードドライバを、さらに備える請求項1又は2の半導体記憶装置。さらに、前記第1のメインワード線を活性化させる第1のメインワードラインドライバと、前記第2のメインワード線を活性化させる第2のメインワードラインドライバと、を備え、前記制御回路は、前記第1及び前記第2のメインワードラインドライバの動作許可を設定する第1の制御信号を、前記第1及び第2のメインワードラインドライバに共通して出力し、前記第1のメインワードラインドライバに対して、前記第1のメインワード線を活性化させる第1の選択信号を出力し、前記第2のメインワードラインドライバに対して、前記第2のメインワード線を活性化させる第2の選択信号を出力する請求項1乃至3いずれか一に記載の半導体記憶装置。前記第1の制御信号は、共通するドライバを介した後、前記第1及び第2のメインワードラインドライバそれぞれに出力される請求項4の半導体記憶装置。前記制御回路は、前記第1及び前記第2のメインワードラインドライバの動作禁止を設定する第2の制御信号を、前記第1及び第2のメインワードラインドライバに共通して出力する請求項4又は5の半導体記憶装置。前記制御回路は、外部から発行されるコマンドに対応した内部コマンドから前記第1の制御信号及び第2の制御信号を出力する動作モード制御回路と、前記内部コマンドから、前記第1のメインワード線の活性状態を維持させたまま前記第2のメインワード線を活性化するか否かを決定するモード選択信号を出力するマルチモードセレクタと、外部から発行されるアドレス信号に対応した内部アドレス信号と、前記モード選択信号から前記第1の選択信号及び前記第2の選択信号を出力するアドレスデコーダと、を備える請求項6の半導体記憶装置。前記制御回路は、前記第1の選択信号を遅延させる第1の遅延回路と、前記第2の選択信号を遅延させる第2の遅延回路をさらに備える請求項7の半導体記憶装置。前記第1の遅延回路の遅延量と前記第2の遅延回路の遅延量はそれぞれ異なる請求項8の半導体記憶装置。以下の分析は、本発明の観点からなされたものである。特許文献1で開示された半導体記憶装置は、複数のメインワード線を含むものであるが、通常動作時には1本のメインワード線に限り活性化し、この活性化したメインワード線に接続されるメモリセルを選択することでリード動作及びライト動作を実現している。一方、半導体記憶装置の動作モードには、メモリセルに対する書き込み及び読み出し動作を行なう通常動作モードと、半導体記憶装置の製造時における試験検査を目的とした動作モードが存在する。例えば、半導体記憶装置の量産工程には、ウェハー上で特性チェックを行なうP/W工程や、高温高電圧で半導体記憶装置を所定時間動作させ初期不良品を検出するバーンイン工程といった試験が存在する。このような試験工程では、半導体記憶装置を同時かつ大量に試験することになる。さらに、各試験工程の目的とする検査が迅速に行なわれることが要求される。そのため、複数のメインワード線を同時に活性化し、複数のメモリセルにデータを同時に書き込むようなテストモードが要望される。なぜならば、1本のメインワード線を活性化しメモリセルにデータを書き込むよりも、複数のメインワード線を同時に活性化し、メモリセルにテストデータを一括して書き込む方が試験時間の短縮になるからである。しかし、上述のように半導体記憶装置の通常動作モードでは、複数のメインワード線を活性化する必要はなく、メインワード線を駆動するドライバは1本のメインワード線を駆動するのに十分な能力を備えるものが採用される。このことは、コストを考慮すれば当然である。即ち、複数のメインワード線が駆動可能なドライバを採用すれば、ドライバの回路規模が大きくなり、半導体記憶装置自体の回路規模も増大する。さらに、ドライバで消費する電力も大きくなるため、電源回路の強化なども必要になる。以上のように、1本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を活性化することができず、試験工程において要望される複数のメインワード線を同時に活性化したいという要望を満たすことができない。以上のとおり、従来技術には、解決すべき問題点が存在する。本発明の一側面において、複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化する半導体記憶装置が、望まれる。本発明の第1の視点によれば、第1及び第2のメインワード線と、外部から入力されるテストコマンドに応じて、前記第1のメインワード線を第1のタイミングで活性化させ、かつ、前記第1のメインワード線の活性状態を維持させたまま前記第1のタイミングとは異なる第2のタイミングで前記第2のメインワード線を活性化させる制御回路と、を備える半導体記憶装置が提供される。本発明の第2の視点によれば、複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化する半導体記憶装置が、提供される。初めに、図1を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化したいという要望が存在する。例えば、複数のメインワード線を同時に活性化させるモードには、半導体記憶装置のテストモードがある以下、マルチモードと呼ぶ。一般的に、半導体記憶装置の通常動作モードでは、複数のメインワード線を活性化する必要はなく、コストを考慮した結果、メインワード線を駆動するドライバは1本のメインワード線を駆動するのに十分な能力を備えるものが採用される。その結果、1本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を駆動することができず、試験工程において要望される複数のメインワード線を同時に活性化することができない。そのため、メインワード線を駆動するドライバの能力を増大させることなく、複数のメインワード線を活性化する半導体記憶装置が望まれる。そこで、図1に示す半導体記憶装置を提供する。図1に示す半導体記憶装置は、第1及び第2のメインワード線と、外部から入力されるテストコマンドに応じて、第1のメインワード線を第1のタイミングで活性化させ、かつ、第1のメインワード線の活性状態を維持させたまま第1のタイミングとは異なる第2のタイミングで第2のメインワード線を活性化させる制御回路と、を備えている。図1に示す半導体記憶装置に対してテストコマンドが発行され、マルチモードで動作する際に、第1のメインワード線と第2のメインワード線を活性化させるタイミングをずらすことが可能になる。その結果、第1のメインワード線と第2のメインワード線を同時に駆動する必要はないため1本のメインワード線を駆動する能力を持つドライバであっても、能力が不足することはない。そのため、ドライバの能力が不足することにより半導体記憶装置が誤動作することはない。さらに、より能力の高いドライバを採用する必要もないため、半導体記憶装置の消費電力を増加させることもない。[第1の実施形態]次に、本発明の第1の実施形態について、図面を用いてより詳細に説明する。以下の説明においては、半導体記憶装置はDRAMDynamicRandomAccessMemoryであるものとして説明する。但し、半導体記憶装置をDRAMに限定する趣旨ではなく、SRAMStaticRandomAccessMemory、PRAMPhasechangeRandomAccessMemory、フラッシュメモリ等のDRAM以外の半導体記憶装置であっても同様のことが行なえる。図2は、本実施形態に係る半導体記憶装置1の全体構成の一例を示すブロック図である。図2に示す半導体記憶装置1は、コマンド端子/CS、/RAS、/CAS、/WEと、アドレス端子ADと、電源端子と、クロック端子CLKと、データ端子DQ等の外部端子を備えている。図2に示す半導体記憶装置1は、内部電圧回路10と、内部クロック生成回路11と、コマンドデコーダ12と、コントロールロジック13と、ロウアドレスバッファ14と、カラムアドレスバッファ15と、ロウデコーダ16と、メモリセルアレイ領域17と、カラムデコーダ18と、データアンプ19と、ライトアンプ20と、入出力バッファ21と、メインワードライン制御回路22から構成されている。半導体記憶装置1の内部において使用する電源及びクロックは、内部電圧回路10及び内部クロック生成回路11により生成、供給される。半導体記憶装置1に対するコマンド信号はコマンド端子により受け付ける。具体的には、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及びライトイネーブル信号/WE等で構成するコマンド信号が入力される。これらの信号によって構成されるコマンド信号は、コマンドデコーダ12によって解読デコードされ、デコード結果をコントロールロジック13に出力する。コントロールロジック13では、コマンドデコーダ12によるデコード結果に基づいて内部コマンドを生成し、ロウアドレスバッファ14、カラムアドレスバッファ15、ロウデコーダ16、メインワードライン制御回路22、カラムデコーダ18、ライトアンプ20といった各回路ブロックに出力する。アドレス端子は、外部から発行されたアドレス信号ADを受け付ける。アドレス端子から入力されたアドレス信号ADは、ロウアドレスバッファ14及びカラムアドレスバッファ15に供給される。コントロールロジック13では、コマンドデコーダ12から受け付けたコマンド信号が、ロウアドレスに対応するメインワード線を活性化するアクティブコマンドACTや、半導体記憶装置1をマルチモードに遷移させるテストコマンド等のロウアドレスに関するコマンドである場合には、ロウアドレスバッファ14を選択する。一方、コマンド信号がリードコマンドREAD又はライトコマンドWRITE等のカラムアドレスに関するコマンドである場合には、カラムアドレスバッファ15を選択する。ロウアドレスバッファ14に取り込まれたロウアドレスは、ロウデコーダ16に供給される。ロウデコーダ16はロウアドレスをデコードし、デコード結果をメモリセルアレイ領域17に出力する。一方、カラムアドレスバッファ15に取り込まれたカラムアドレスは、カラムデコーダ18に供給される。カラムデコーダ18はカラムアドレスをデコードし、デコード結果をメモリセルアレイ領域17に供給する。メモリセルアレイ領域17は、複数のメモリセル及び複数のセンスアンプを含む回路ブロックである。メモリセルアレイ領域17に含まれるメモリセルの選択は、ロウデコーダ16及びカラムデコーダ18によって行なわれる。データの読み込み動作時には、選択されたメモリセルから読み出されたリードデータは対応するセンスアンプによって増幅され、メモリセルアレイ領域17から出力される。その後、データアンプ19によって、さらに増幅された後、入出力バッファ21を介してデータ端子から出力される。データの書き込み動作時においては、データ端子に入力されたライトデータが入出力バッファ21及びライトアンプ20を介して、選択されたメモリセルに書き込まれる。メインワードライン制御回路22は、ロウアドレスバッファ14から出力される内部アドレス信号と、コントロールロジック13から出力される内部コマンド信号を受けて、メインワード線を制御する回路である。メインワードライン制御回路22は、図1の制御回路に相当する。以下、メインワードライン制御回路22について詳細に説明する。図3は、図2のメモリセルアレイ領域17の内部構成と各メモリセルアレイMAに接続されるドライバとの関係を示す図である。図3に示すように、メモリセルアレイ領域17には複数のメモリセルアレイMAと、複数のメモリセルアレイに対応したセンスアンプSAと、サブワードドライバアレイSWDAが設けられている。メモリセルアレイMAは、複数のサブワード線SWL及び複数のビット線BLを有し、各サブワード線SWL及びビット線BLとの交点にはメモリセルMCが設けられている図4参照。また、ロウデコーダ16には、メインワードドライバ100~10nnは1以上の整数、以下同じが含まれている。各メインワードドライバは、それぞれ複数のメインワード線の活性化が可能であり、図3に示すメインワードドライバ100~10nはそれぞれ8本のメインワード線の活性化を行なう。例えば、図3のメインワードドライバ100は、メインワード線MWLa~MWLhの8本のメインワード線を駆動する。各メインワード線MWLは対応するサブワードドライバアレイSWDAに供給される。各メインワードドライバはメインワードライン制御回路22によって制御される。メインワードライン制御回路22は、メインワードドライバ制御回路200~20nから構成されている。メインワードドライバ制御回路200~20nについての詳細は後述する。メインワードドライバ制御回路200~20nは、メインワードドライバ100~10nに対応して設けられている。次に、メインワードドライバ100~10nとメインワードライン制御回路の接続に関する説明を行なう。図5は、図3の点線部分の拡大図である。図5を用いて、メインワードドライバ100とメインワードドライバ制御回路200との関係について、具体的に説明する。メインワードドライバ100は、8本のメインワード線MWLa~MWLhを活性化する。メインワードドライバ100には、8本のメインワード線それぞれに対応するメインワードラインドライバ100a~100hが含まれている。各メインワードラインドライバは、対応するメインワード線MWLa~MWLhを活性化させる。これら複数のメインワードラインドライバは、共通ドライバ300により制御される。そして、メインワードドライバ100に対応するメインワードドライバ制御回路200が、8個のメインワードラインドライバ100a~100hを制御する。つまり、メインワードドライバ制御回路200が8本のメインワード線の制御を行なうことになる。なお、メインワードドライバは8個として説明するが、メインワードドライバの個数は8個に限定されるものではない各メインワードドライバが駆動するメインワード線は8本に限定されるものではない。メインワードドライバ制御回路200は、内部コマンド及び内部アドレスを受け付け、メインワードラインドライバを制御するための制御信号を出力する。メインワードドライバ制御回路200は、制御信号DE、制御信号EN、選択信号B0~B7を出力する。制御信号DEは、各メインワードラインドライバの動作禁止DISABLEを制御する。制御信号ENは、各メインワードラインドライバの動作許可ENABLEを制御する。制御信号DE及び制御信号ENは、メインワードラインドライバ100a~100hに共通して出力される。選択信号B0~B7は、各メインワード線を選択するための信号である。各メインワードドライバ制御回路は、この選択信号B0~B7をそれぞれ異なるタイミングで出力することにより、対応するメインワード線における活性化のタイミングを制御する。次に、メインワードドライバ制御回路200~20nの詳細について説明する。メインワードドライバ制御回路200~20nは全て同一の構成であるため、メインワードドライバ制御回路200に限り説明する。図6は、メインワードドライバ制御回路200の内部構成の一例を示す図である。図6に示すように、メインワードドライバ制御回路200は、動作モード制御回路301と、マルチモードセレクタ302と、アドレスデコーダ303と、遅延回路304a~304gから構成されている。上述のように、メインワードドライバ制御回路200は、内部コマンド及び内部アドレスを受け付け、各制御信号制御信号DE、制御信号EN、選択信号B0~B7を出力する。制御信号DE及びENは、内部コマンドを受け付けた動作モード制御回路301から出力される。選択信号B0~B7は、内部アドレス信号A2~A0を受け付けたアドレスデコーダ303から出力される信号であり、それぞれ異なるタイミングで出力される。そのため、選択信号B1~B7は遅延量の異なる遅延回路304a~304gを介して出力される。図7は、遅延回路304aの内部構成の一例を示す図である。図8は、遅延回路304gの内部構成の一例を示す図である。このように、各遅延回路では複数の遅延素子DL1~DLmを用いて遅延量を異なるものに設定するmは1以上の整数、以下同じ。なお、本実施形態の説明においては、選択信号B1~B7のそれぞれに対応した遅延回路を設けているが、これに限定されるものではない。例えば、メインワード線を駆動するドライバの能力に応じて、2本の選択信号に対して同じ遅延量の遅延回路を設けても良い。半導体記憶装置1の通常動作モード時は、選択信号B0~B7は1本に限り選択される。しかし、マルチモード時には、マルチモードセレクタ302から出力されるマルチモードセレクタ信号MSに基づいて、アドレスデコーダ303から出力される選択信号B0~B7の全てが選択される。続いて、アドレスデコーダ303について説明する。図9は、アドレスデコーダ303の内部構成の一例を示す図である。アドレスデコーダ303は、内部アドレス信号A2~A0とマルチモードセレクタ信号MSを受け付け、選択信号B0~B7を出力するデコードする。アドレスデコーダ303は、NAND回路ND01~ND14と、インバータINV01~INV08により構成されている。半導体記憶装置1の通常動作モード時には、マルチモードセレクタ信号MSは非活性Hレベルであって、選択信号B0~B7は内部アドレス信号A2~A0に従い、1本に限り選択される。一方、複数のメインワード線を活性化する必要のあるマルチモード時には、マルチモードセレクタMS信号が活性化Lレベルする。マルチモードセレクタMS信号が活性化に対応して、全ての選択信号B0~B7が選択される全てHレベルとなる。図10は、アドレスデコーダ303の入出力関係を示す真理値表である。図10から、マルチモードセレクタ信号MSがLレベルであれば、選択信号B7~B0は内部アドレス信号A2~A0によらず全てHレベルになることが分かる。次に、メインワードドライバ回路100について説明する。上述のとおり、メインワードドライバ回路100は、メインワードラインドライバ100a~100hから構成される。各メインワードラインドライバの構成は同一であるため、メインワードラインドライバ100aを例に取り説明する。図11は、メインワードラインドライバ100aの内部構成の一例を示す図である。メインワードラインドライバ100aは、制御信号DE、制御信号EN、選択信号B0を受け付け、メインワード線MWLaを活性化する回路である。メインワードラインドライバ100aは、Pチャンネル型MOSトランジスタP01~P04と、Nチャンネル型MOSトランジスタN01~N03から構成されている。Pチャンネル型MOSトランジスタP03及びP04と、Nチャンネル型MOSトランジスタN02及びN03により、2個のインバータを構成している。なお、Pチャンネル型MOSトランジスタP01とNチャンネル型MOSトランジスタN01のドレインの接続点をノードS1、Pチャンネル型MOSトランジスタP03とNチャンネル型MOSトランジスタN02のドレインの接続点をノードS2、共通ドライバ300の出力をノードS3とする。メインワードドライバ制御回路200において、制御信号ENがHレベルの場合にノードS3はLレベルに設定され、共通ドライバ300によりNチャンネル型MOSトランジスタN01のソースが接地される。Nチャンネル型MOSトランジスタN01のソースが接地された状態で、制御信号DE及び選択信号B0がHレベルに設定されると、ノードS1がLレベルに設定される。すると、Pチャンネル型MOSトランジスタP03及びNチャンネル型MOSトランジスタN02で構成するインバータによりノードS2はHレベルに設定される。その結果、Pチャンネル型MOSトランジスタP02はオフ状態となりノードS1はLレベルが維持されると共に、Pチャンネル型MOSトランジスタP04及びNチャンネル型MOSトランジスタN03で構成するインバータによりメインワード線MWLaはLレベルに活性化される。上述のように、マルチモードの際には、選択信号B0~B7が選択されるタイミングはそれぞれ異なるため、選択信号B0~B7に対応するメインワード線MWLa~MWLhの活性化タイミングも異なる。その結果、メインワードラインドライバ100a~100hに共通に接続されているドライバ300が8個のメインワードラインドライバを同時に駆動ノードS1をLレベルに設定する必要はない。従って、マルチモード時においても複数のメインワード線を正常に活性化させることができる。続いて、サブワードドライバアレイSWDAについて説明する。サブワードドライバは、メインワード線の負荷容量の低減を目的としてメインワード線を分割したサブワード線を駆動するためのドライバである。各サブワードドライバは、それぞれ独立してメモリセルを駆動する。このサブワードドライバを纏めたものがサブワードドライバアレイSWDAである。メインワード線MWLaは複数のサブワード線に分割されている。図12は、サブワードドライバアレイSWDAの内部構成の一例を示す図である。図12に示すサブワードドライバアレイSWDAは、それぞれのサブワード線を駆動するサブワードドライバSWD0~SWDiiは1以上の整数から構成されている。各サブワードドライバは、Nチャンネル型MOSトランジスタ2個とPチャンネル型MOSトランジスタ1個で構成されている。例えば、サブワードドライバSWD0においては、Nチャンネル型MOSトランジスタN04及びN05と、Pチャンネル型MOSトランジスタP05から構成されている。Nチャンネル型MOSトランジスタN04とPチャンネル型MOSトランジスタP05のゲートはメインワード線MWLaに接続され、ドレインはサブワード線SWLa0に接続されている。また、Pチャンネル型MOSトランジスタP05のドレインにサブワードドライバ選択線FXT0が接続される。Nチャンネル型MOSトランジスタN05のゲートには、サブワード制御線FXB0が接続される。さらに、Nチャンネル型MOSトランジスタN04及びN05のソースは、負電圧VKKが接続される。ここで負電圧VKKは、接地電圧より低い電圧である。サブワードドライバアレイSWDAでは、メインワード線MWLaを分割したサブワード線SWLa0~SWLaiのいずれかを活性化する。メインワード線に接続されたサブワード線が活性化すると、サブワード線に接続されたメモリセルにデータが書き込まれる。なお、サブワードドライバアレイSWDAは、各メインワード線に対応して存在するものである。また、サブワードドライバ選択線FXT0~FXTi及びサブワード制御線FXB0~FXBiは他のサブワードアレイSWDAとも共通に接続されている。次に、半導体記憶装置1の動作について説明する。初めに、通常動作モード時の動作について説明する。図13は、メインワード線MWLaが活性化した場合の各信号の状態を示すタイミングチャートである。図14は、メインワード線MWLhが活性化した場合の各信号の状態を示すタイミングチャートである。図13及び図14に示す波形では、外部から発行されるACTコマンドに応じて選択信号B0又はB7が選択されている。つまり、ACTコマンドに応じて複数のメインワード線のうち1本に限り活性化され、他のメインワード線は活性化されていない図13の時刻t1及び図14の時刻t2。次に、マルチモード時の動作について説明する。図15は、マルチモード時の各信号の状態を示すタイミングチャートである。図15に示すように、半導体記憶装置1をマルチモードに遷移させるテストコマンド外部コマンドが発行されると、マルチモードセレクタ信号MSが活性化Lレベルする時刻t3。マルチモードセレクタ信号MSの活性化に対応して、選択信号B0~B7が全て選択されるHレベル。全ての選択信号B0~B7が選択されるが、選択信号B0~B7は遅延回路304a~304gを介して出力されるため、それぞれが活性化するタイミングは異なる。従って、各選択信号に対応するメインワード線MWLa~MWLhの活性化タイミングも異なる。なお、図15では選択信号B2~B6とメインワード線MWLc~MWLgについて図示していないが、他の選択信号及びメインワード線と同様に、異なるタイミングで活性化する。一方、各メインワード線に接続されるサブワード線SWLa0~SWLh0は、サブワードドライバ選択線FXT及びサブワード制御線FXBの活性化に応じて、活性化されるため、サブワード線の活性化タイミングを等しくすることができる。マルチモード時のテストにおいては、サブワード線が活性化している間にこのサブワード線に接続されている各メモリセルにテストデータが書き込まれる。以上のように、複数のメインワード線を備える半導体記憶装置において、テストコマンドを受信したことに応じて、各メインワード線を異なるタイミングで活性化させる。その結果、各メインワード線に対応したメインワードドライバは同時に動作する必要がなく、複数のメインワード線を駆動する能力を持たないドライバを使用しても各メインワード線を正常に活性化することが可能になる。ドライバの能力を増加させる必要がないので、半導体記憶装置全体の消費電力を増加させることもなく、またドライバの能力不足に起因にして半導体記憶装置が誤動作することもない。なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。