"半導体デバイスであって、第1の導電型のドリフト領域と、前記ドリフト領域の上に伸長し且つ前記第1の導電型と反対である第2の導電型を有する井戸領域と、前記井戸領域を通って前記ドリフト領域内に伸張するアクティブトレンチと、を含み、前記アクティブトレンチは、誘電体によってライニングされている側壁及び底部を有し、前記アクティブトレンチは、第1の導電層、第2の導電層及び第1のゲート導電層で実質的に充填されており、前記第1の導電層は、前記第1のゲート導電層の下に配されかつ電極間誘電体によって前記ゲート導電層から分離されており、前記第2の導電層は、前記第1の導電層の下に配されかつ前記電極間誘電体によって前記第1の導電層から分離されており、前記半導体デバイスは、さらに、前記アクティブトレンチに隣接した前記井戸領域内に形成されている前記第1の導電型であるソース領域と、2つの隣り合うトレンチの間の第1のメサ上に形成されている第1のショットキー構造と、を含み、それらの間に前記第1のショットキー構造が形成されている前記2つの隣り合うトレンチは、前記第1の導電層、前記第2の導電層及び前記第1のゲート導電層によって実質的に充填されていることを特徴とする半導体デバイス。前記第1の導電層は、シールド電極であることを特徴とする請求項1記載の半導体デバイス。前記第1の導電層は、第2のゲート電極であることを特徴とする請求項1記載の半導体デバイス。前記第2の導電層は、シールド電極であることを特徴とする請求項1に記載の半導体デバイス。前記第1導電層は、ある電位に電気的にバイアスがかけられるように構成され、前記第2の導電層は、ある電位に電気的にバイアスがかけられるように構成されていることを特徴とする請求項4記載の半導体デバイス。前記ショットキー構造は、前記2つの隣り合うトレンチの縦軸に垂直であるように形成されていることを特徴とする請求項1記載の半導体デバイス。半導体デバイスであって、第1の導電型のドリフト領域と、前記ドリフト領域の上に伸張しかつ前記第1の導電型と反対の第2の導電型である井戸領域と、前記井戸領域を通って前記ドリフト領域内に伸張する複数のトレンチと、を含み、前記複数のトレンチの各々は、誘電体でライニングされている側壁及び底部を有し、前記複数のトレンチの各々は、第1の導電層、第2の導電層及び第3の導電層によって実質的に充填されており、前記第2の導電層は、前記第1の導電層の下に配されかつ電極間誘電体によって前記第1の導電層から分離され、前記第3の導電層は、前記第2の導電層の下に配されかつ前記電極間誘電体によって前記第2の導電層から分離され、前記半導体デバイスは、さらに、トレンチに隣接している前記ウェル領域内に形成されている前記第1の導電型のソース領域と、前記複数のトレンチの2つの隣り合うトレンチの間の第1のメサ上に形成されている第1のショットキー構造と、を含み、それらの間に前記第1のショットキー構造が形成されている前記2つの隣り合うトレンチは、前記第1の導電層、前記第2の導電層及び前記第3の導電層によって実質的に充填されていることを特徴とする半導体デバイス。アクティブトレンチ内において、前記第1の導電層はゲート電極であり、前記第2の導電層はシールド電極であることを特徴とする請求項7に記載の半導体デバイス。前記第1のショットキー構造は、前記第1のメサ及び前記2つの隣り合うトレンチに亘って伸張しているショットキーバリア金属の層を含むことを特徴とする請求項7に記載の半導体デバイス。前記2つの隣り合うトレンチの各々内の前記第2の導電層は、互いに電気的に接続されていることを特徴とする請求項7に記載の半導体デバイス。前記第1のメサに隣り合う第2のメサ上に形成されている第2のショットキー構造をさらに含むことを特徴とする請求項7に記載の半導体デバイス。前記第1のメサ及び前記第2のメサは、3つの隣り合うトレンチによって形成され、前記3つの隣り合うトレンチの各々内の前記第1の導電層は、前記ソース領域と電気的に接続されており、前記3つの隣り合うトレンチの各々内の前記第2の導電層は、互いに電気的に接続されていることを特徴とする請求項11に記載の半導体デバイス。前記複数のトレンチの間に散在している複数のショットキー構造をさらに含み、ショットキー構造の各々が2つの隣り合うトレンチの間のメサ上に形成されていることを特徴とする請求項7に記載の半導体デバイス。<関連特許>本出願は、以下の仮出願された米国特許出願の利益を主張するものである。Ashokなどによるパワー半導体デバイスおよびその製造方法と表題が付けられた米国特許出願第60/533,790号出願日:2003年12月30日代理人整理番号18865-133/17732-67260本出願は、以下の同一出願人による米国特許出願の部分継続である。Koconなどによる低減されたミラー容量およびスイッチング損失に対する改善されたMOSゲート法と表題が付けられた米国特許第10/640,742号出願日:2003年8月14日代理人整理番号90065000241/17732-66550。Herrickによる自己整合の特徴を有するトレンチ型MOSFETの構造およびその製造方法と表題が付けられた米国特許第10/442,670号出願日:2003年5月20日代理人整理番号18865-131/17732-66850。本出願は、以下の同一出願人による米国特許出願に関連している。Moなどによる電解効果トランジスタおよびその製造方法と表題が付けられた米国特許第10/155,554号出願日:2002年5月24日代理人整理番号18865-17-2/17732-7226001。SappによるデュアルトレンチパワーMOSFETと表題が付けられた米国特許出願第10,209,110号出願日:2002年7月30日代理人整理番号18865-98/17732-55270。Koconによる改善された小さい前方損失forwardlossおよび高い素子能力を有する半導体構造と表題が付けられた米国特許出願第09/981,583号出願日:2001年10月17日代理人整理番号18865-90/17732-51620。Marchantによる側面減少構造を有する電解効果トランジスタと表題が付けられた米国特許出願第09/774,780号出願日:2001年1月30日代理人整理番号18865-69/17732-26400。Sappなどによる低出力キャパシタンスを有する垂直電荷制御半導体デバイスと表題が付けられた米国特許出願第10/200,056号出願日:2002年7月18日代理人整理番号18865-97/17732-26400。Koconなどによるドリフト領域の高いブロッキング低電圧降下半導体構造と表題が付けられた米国特許出願第10/288,982号出願日:2002年11月5日代理人整理番号18865-117/17732-66550。連続ストライプセルを維持しつつプラナーまたはトレンチストライプのパワーデバイスへの電流方向を絶縁する方法と表題が付けられた米国特許出願第10/315,719号出願日:2002年12月10日代理人整理番号90065051802/17732-56400。ElbanhawyによるDC-DC変換器における損失を低減する方法および回路と表題が付けられた米国特許出願第10/222,481号出願日:2002年8月16日代理人整理番号18865-91-1/17732-514300。Joshiによる半導体デバイスのモールドしないパッケージと表題が付けられた米国特許出願第10/235,249号出願日:2002年9月4日代理人整理番号18865-71-1/17732-26390-3。Joshiなどによるリードされたモールドパッケージにおけるフリップチップおよびその製造方法と表題が付けられた米国特許出願第10/607,633号出願日:2003年6月27日代理人整理番号18865-42-1/17732-13420。電荷バランス構造を有する蓄積デバイスおよびその形成方法と表題が付けられた米国特許出願第60/588,845号出願日:2004年7月15日代理人整理番号18865-164/17732-67010。上記の全ての特許出願は、その全体を本願に引用して援用する。パワースイッチは、パワーMOSFET,IGBT,さまざまなタイプのサイリスタ等のうちのいずれかによって実施され得る。本明細書に示されている新しい技術の多くは、例示を目的としてパワーMOSFETに照らして説明されている。しかし、本明細書に説明されている本発明のさまざまな実施例は、MOSFETに限定されるものではなく、ダイオードと同様に、例えばIGBT、他のタイプのバイポーラスイッチおよびさまざまなタイプのサイリスタを含む、多くの他のタイプのパワースイッチ技術に適用することができるということが理解されるべきである。さらに、説明のために、本発明のさまざまな実施例は、特定のp型領域およびn型領域を含むように示されている。本明細書における教示は、さまざまな領域の伝導性が反転しているデバイスにも同様に適用可能である、ということが当業者によって理解される。図1を参照すると、例示的なn型トレンチパワーMOSFET100の一部の断面図が示されている。本明細書で説明されている他の全ての図についても同様であるが、相対寸法および図に示されているさまざまな要素および構成部品のサイズは、実際の寸法を正確に反映しているものではなく且つ例示のみを目的としている。トレンチMOSFET100は、トレンチ102の内側に形成されているゲート電極を含む。このトレンチ102は、p型の井戸すなわち本体領域104を通って基板の上面から伸長しており、n型ドリフトすなわちエピタキシャル領域106で終端している。トレンチ102は、薄い誘電体層108で囲まれており、例えばドープされたポリシリコンのような導電材料110で実質的に満たされている。N型ソース領域112は、トレンチ102に隣接した本体領域104の内部に形成されている。MOSFET100に対するドレイン端子は、高濃度にドープされたn基板領域に接続している基板の裏面に形成される。図1に示される構造は、例えばシリコンからなる共通基板に関して何回も繰り返され、トランジスタのアレイを形成する。当該アレイは、技術的に周知であるさまざまな細胞構造またはストライプ構造において構成され得る。トランジスタがオンにされると、導電チャンネルが、ゲートトレンチ102の壁に沿ってソース領域112とドリフト領域106との間に垂直に形成される。その垂直なゲート構造によって、MOSFET100は、プレーナゲートデバイスと比較して高い記録密度を可能にする。この高い記録密度は、相対的に低いオン抵抗をもたらすこととなる。トランジスタの降伏電圧の性能を改善するために、高濃度pの本体領域118がp型の井戸104の内部に形成され、高濃度pの本体領域118とp型の井戸104との間の界面に階段接合が形成されるようになる。トレンチの深さおよび井戸の深さに対して高濃度pの本体領域の深さを制御することによって、電圧が加えられるときに発生する電界は、トレンチから離れる。このことは、トランジスタの性能に関連するアバランシェ電流を増大させる。この改善された構造およびトランジスタ、特に階段接合を形成する工程についてのバリエーションは、Moなどによる自己の米国特許第6,429,481号により詳細に説明されており、その内容全体は本願に引用して援用される。垂直トレンチMOSFET100は、良好なオン抵抗および改善された耐久性を示すが、相対的に高い入力容量を有する。トレンチMOSFET100に対する入力容量は、ゲートとソースとの間の容量Cgsおよびゲートとドレインとの間の容量Cgdである2つの成分を有する。ゲートとソースとの間の容量Cgsは、ゲートの導電材料110とトレンチの上面に近いソース領域112との間の重複部分から生じる。ゲートと本体における反転チャンネルとの間に形成された容量もCgsの一因となる。その理由は、通常のパワースイッチングアプリケーションにおいて、トランジスタの本体およびソース電極は、ともに短絡させられるからである。ゲートとドレインとの間の容量Cgdは、各トレンチの底部でのゲート導電材料110とドレインに接続するドリフト領域106との間の重複部分から生じる。ゲートとドレインとの間の容量Cgdまたはミラー容量はトランジスタVDSの遷移時間を制限する。従って、より大きいCgsおよびCgdは、かなりのスイッチング損失をもたらす。これらのスイッチング損失は、パワーマネジメントアプリケーションがより高いスイッチング周波数に向かうときにますます重要になってくる。ゲートとソースとの間の容量Cgsを低減する1つの方法は、トランジスタのチャンネル長を短くすることである。チャンネル長が短くすれば、直接的にゲートとチャンネルとの間の構成成分であるCgsは減少する。短いチャンネル長は、RDSonにも直接比例し且つ小さいゲートトレンチで同じデバイス電流容量を得ることを可能にする。このことは、ゲートとソースとの間の重複部分およびゲートとドレインとの間の重複部分の量を低減することによってCgsおよびCgdの両方を減少させることとなる。しかし、短いチャンネル長はデバイスを弱くさせ、逆バイアスされた本体-ドレイン接合が本体領域に深く押し込まれてソース領域に近付くことになる結果として空乏層が形成されるときに突き抜けることとなる。ドリフト領域がより多くの空乏層を維持するようにドリフト領域のドープ濃度を減らすことは、トランジスタのオン抵抗RDSonを増加させるという望ましくない効果をもたらす。チャンネル長を短くすることを可能にし且つ上述の欠点への対処においても効果的であるトランジスタ構造に対する改良点は、ゲートトレンチから横方向に離間した付加的なシールドトレンチを使用することである。図2Aを参照すると、デュアルトレンチMOSFET200の例示的な実施例が示されている。デュアルトレンチという用語は、同様のトレンチの総数とは対照的に、2つの異なるタイプのトレンチを有するトランジスタを言及するものである。図1のMOSFETに共通している構造的特徴に加えて、デュアルトレンチMOSFET200は、隣接するゲートトレンチ202の間に入れられるシールドとレンチ220を含む。図2Aに示される例示的な実施例において、シールドトレンチ220は、表面からP領域218,本体領域204を通り、ゲートトレンチ202の深さをかなり下回ってドリフト領域中に伸長する。トレンチ220は、誘電体材料222で囲まれており、例えばドープされたポリシリコンのような導電材料224で実質的に満たされている。金属層216は、トレンチ220の内部の導電材料224をnソース領域212と高濃度p本体領域218とに電気的に接続する。従って、この実施例において、トレンチ220は、ソースシールドトレンチとして言及される。このタイプのデュアルトレンチMOSFET,製造方法および当該MOSFETに対する回路アプリケーションの例は、StevenSappによるデュアルトレンチパワーMOSFETと表題が付けられた同一出願による米国特許出願第10/209,110号においてより詳細に説明されており、その内容全体は、本願に引用して援用される。より深いソースシールドトレンチ220の効果は、逆バイアスがかけられた本体-ドレイン接合の結果として形成された空乏層を、ドリフト領域206中に深く押すことである。従って、より幅広い空乏領域が、電界を増大させることなく生じ得る。このことは、降伏電圧を下げることなく、ドリフト領域がより高ドープにされることを可能にする。高ドープドリフト領域は、トランジスタのオン抵抗を低減する。さらに、本体-ドレイン接合部近辺の電界を低減することによって、チャンネル長が実質的に短くなることが可能になり、さらにトランジスタのオン抵抗を低減し且つゲートとソースとの間の容量Cgsを実質的に低減する。また、図1のMOSFETと比較すると、デュアルトレンチMOSFETは、かなり少ないゲートトレンチで同じトランジスタ電流容量を得ることを可能にする。このことは、ゲートとソースとの間の重複容量およびゲートとドレインとの間の重複容量を著しく低減する。図2Aに示されている例示的な実施例において、ゲートトレンチ導電層210は、トレンチの内部に埋め込まれ、図1に示されているMOSFET100におけるトレンチ102の上に存在している層間絶縁膜のドームの必要性を取り除くこととなるということに留意すべきである。また、本明細書で教示されているソースシールドトレンチの使用は、トレンチゲートMOSFETに対して限定されるものではなく、同様の利点は、ソースシールドトレンチがプレーナMOSFETゲートは、基板の上面に水平に形成されているにおいて使用されるときにも得られる。ソースシールドトレンチを有するプレーナゲートMOSFETの例示的な実施例は、図2Bに示されている。さらに入力容量を低減するために、ゲートとドレインとの間の容量Cgdを低減することに焦点を当てた、さらなる構造上の改良がなされ得る。上記のように、ゲートとドレインとの間の容量Cgdは、ゲートとトレンチの下部にあるドリフト領域との間の重複に起因する。この容量を低減する1つの方法は、トレンチの下部にあるゲート誘電体層の厚さを厚くする。図2Aを再び参照すると、ゲートトレンチ202は、トレンチの下部に厚い誘電体層226を有するように示されている。このトレンチの下部では、ゲートトレンチの側壁に沿った誘電体層と比較すると、ゲートトレンチ202はドリフト領域206トランジスタのドレイン端と重複部分がある。このことは、トランジスタの順伝導を悪化させることなく、ゲートとドレインとの間の容量Cgdを低減する。ゲートトレンチの下部に厚い誘電体層を作ることは、多くの異なる方法でなされ得る。厚い誘電体層を形成する1つの例示的な工程は、Hurstなどによる自己の米国特許第6,437,386号に説明されており、その内容全体は本願に引用して援用される。トレンチの下部に厚い誘電体層を形成する他の工程は、図56、59に関連してさらに以下に説明される。ゲートとドレインとの間の容量を最小限にするための別の方法は、トレンチ内部の中心に配置されたダイ2の誘電体コアを含むことである。当該第2の誘電体コアは、トレンチの底の誘電体ライナーから上方へ伸長している。1つの実施例において、第2の誘電体コアは、トレンチ導電材料210の上の誘電体層に接触するまで伸長し得る。この実施例およびその変形例は、Shenoyによる自己の米国特許第6,573,560号により詳細に説明されている。ゲートとドレインとの間の容量Cgdを低減する別の技術は、1または2以上のバイアスがかけられた電極を使用してゲートをシールドすることを必要とする。この実施例によると、ゲートトレンチの内側に且つゲート電極を形成する導電材料の下に1または2以上の電極が形成されて、ドリフト領域からゲートをシールドすることによって、ゲートとドレインとの間の重複容量が実質的に低減する。図3Aを参照すると、シールドされたゲートトレンチMOSFET300Aの例示的な実施例の一部が示されている。MOSFET300Aにおけるトレンチ302は、ゲート電極310およびこの実施例においては、ゲート電極310の下に2つの付加的な電極311a、311bを含む。電極311aおよび311bは、ゲート電極310がドリフト領域306と実質的に重複することからシールドし、ゲートとドレインとの間の重複容量を取り除くこととなる。シールド電極311aおよび311bは、最適な電位で独立してバイアスがかけられる。1つの実施例において、シールド電極311aまたは311bのうちの1つは、ソース端と同じ電位でバイアスがかけられ得る。デュアルトレンチ構造と同様に、シールド電極にバイアスをかけることによって、本体-ドレイン接合部で形成される空乏領域を幅広くすることとなる。この空乏層はさらにCgdを低減する。シールド電極311の数は、スイッチングアプリケーションおよび特にはアプリケーションの電圧要求によって変化するということが理解されるべきである。同様に、任意のトレンチにおけるシールド電極のサイズは変化し得る。例えば、シールド電極311aはシールド電極311bよりも大きくあり得る。1つの実施例においては、最も小さいシールド電極はトレンチの底部に最接近しており、残りのシールド電極は、それらがゲート電極に近付くにつれてサイズが大きくなる。トレンチの内側の、独立してバイアスがかけられる電極は、垂直方向の電荷制御のためにも使用されることができ、低い順電圧および高い阻止能力blockingcapabilityを改善する。高電圧デバイスに関連して以下にさらに説明される、トランジスタ構造のこのアスペクトは、Koconによる改善された低い順電圧損失および高い阻止能力を有する半導体構造と表題が付けられた自己の米国特許出願第09/981,583号にもより詳細に説明されている。当該特許出願の内容全体は本願に引用して援用される。図3Bは、図2Aのデュアルトレンチ構造を図3Aのシールドされたゲート構造と組み合わせたシールドゲートトレンチMOSFET300Bに対する別の実施例を示している。図3Bに示された例示的な実施例において、ゲートトレンチ301は、MOSFET300Aのトレンチ302と同様に、シールドポリ311の上にゲートポリ310を含む。しかし、MOSFET300Bは、垂直方向電荷制御のために、ゲートトレンチ302より深い位置にあり得る非ゲートトレンチを含む。電荷制御トレンチ301は、図2Aにおけるように、トレンチの最上部でソース金属に接続する導電材料例えばポリシリコンの単層を有し得るが、図3Bに示される実施例は、独立してバイアスがかけられる、多重に積み重ねられたポリ電極313を使用する。トレンチにおいて積み重ねられる電極313の数は、図3Bに示されたような電極313のサイズと同じように、アプリケーションの要求によって変化し得る。電極は、独立的にバイアスがかけられるかなたは電気的につなげられていても良い。デバイス中の電荷制御トレンチの数もアプリケーションによる。パワーMOSFETのスイッチング速度を改善するさらに他の技術は、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Cgdを低減する。この実施例によると、トレンチの内部のゲート構造は、スイッチング信号を受け取る、従来のゲート機能を行う第1の部分と、ゲートの第1の部分をドリフトドレイン領域からシールドし且つ独立にバイアスがかけられ得る第2の部分と、の2つの部分に分かれている。このことは、MOSFETのゲートとドレインとの間の容量を格段に低減する。図4Aは、デュアルゲートトレンチMOSFET400Aの例示的な実施例の簡略部分図である。図4Aに示されているように、MOSFET400Aのゲートは、2つの部分G1およびG2を有している。図3AのMOSFET300Aにおけるシールド電極311aおよび311bとは違って、MOSFET400AにおいてG2を形成する導電材料は、チャンネルを有する重複領域401を有し、その結果、ゲート端としての機能を果たす。しかし、この第2のゲート端G2は、第1のゲート端G1から独立してバイアスがかけられ、スイッチングトランジスタを駆動する同一信号を受け取らない。1つの実施例においては、その代わりに、G2はMOSFETの閾値電圧に一定電位でバイアスがかけられ、重複領域401におけるチャンネルを反転する。このことは、第2のゲートG2から第1のゲートG1に移り変わるときに、連続的なチャンネルが形成されるということを確実にする。また、G2での電位はソース電位よりも高く、ドリフト領域から離れ第2のゲートG2への電荷移動は、さらにCgdの低減に寄与するのでCgdは低減される。別の実施例において、第2のゲートG2は、スイッチング現象switchingeventの直前に閾値電圧より上の電位にバイアスがかけられる。他の実施例において、G2での電位は、可変となされることができ且つゲートとドレインとの間の容量Cgdのヘリ部を最小限にするように最適に調整される。デュアルゲート構造は、IGBTなどを含む、他のタイプのトレンチゲートパワーデバイスと同様に、プレーナゲート構造を有するMOSFETにおいて用いられ得る。デュアルゲートトレンチMOSゲートデバイスおよびかかるデバイスの製造方法についての変形は、Koconなどによる低減したミラー容量およびスイッチング損失に対する、改善されたMOSゲート方法と表題が付けられた自己の米国特許出願第10/640,742号により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。改善されたパワーMOSFETに対する別の実施例は、図4Bに示されている。ここで、例示的なMOSFET400Bは、プレーナデュアルゲート構造を垂直電荷制御のためのトレンチ電極と組み合わせている。第1および第2のゲート端G1およびG2は、図4Aのトレンチデュアルゲート構造と同様の態様で機能するが、深いトレンチ420はドリフト領域における電極を与え、電荷を広げ且つデバイスの降伏電圧を増加させる。示された実施例において、シールドまたは第2のゲートG2は、第1のゲートG1の上部を覆い、P型の井戸404およびドリフト領域406に及んでいる。別の実施例において、第1のゲートG1はシールド/第2のゲートG2に及んでいる。従って、垂直方向電荷制御のためのトレンチ電極およびゲートシールドのような、説明されたさまざまな技術は、横型MOSFET,縦型MOSFET,IGBTおよびダイオード等を含むパワーデバイスを得るために組み合わせられ得る。当該パワーデバイスの動作特性は、任意のアプリケーションに対して最適化される。例えば、図4Aに示されたトレンチデュアルゲート構造は、図3Bまたは図4Bに示されたタイプの垂直方向電荷制御のトレンチ構造と有利に組み合わせられ得る。かかるデバイスは、図4Bにおけるトレンチ420に見られるような導電材料の単層で満たされているかまたは図3Bにおけるトレンチ301に見られるような多重に積み重ねられた導電性電極で満たされている、深い電荷制御トレンチと同様に、図4Aに示されたようなデュアルゲート構造を有するアクティブトレンチを含む。ドレイン端は、基板においてソース端と同一面上に配置されているすなわち、電流が横方向に流れる横型デバイスに関して、電荷制御電極は、垂直方向のトレンチにおいて積み重ねられる代わりに、フィールドプレートを形成して横方向に配される。電荷制御電極の位置付けは、一般にドリフト領域における電流フローの方向に平行である。1つの実施例において、デュアルゲートおよびシールドゲートの技術は、同じトレンチの内部で組み合わされ、スイッチング速度および阻止電圧の増大を与えることとなる。図4CはMOSFET4Cを示している。図4Cにおいて、トレンチ402Cは、第1のゲートG1,第2のゲートG2および示されるように1つのトレンチにおいて積み重ねられたシールド層411を含む。トレンチ402Cは、深く作られることができ且つアプリケーションが要求するだけの多くのシールド層411を含み得る。電荷調整およびシールド電極に対して同じトレンチを使用することによって高密度になる。その理由は、2つのトレンチの必要性が取り除かれ、それを1つに結合するからである。また、より良好な電流の広がりを可能にし、デバイスのオン抵抗をも改善する。従って、説明されたデバイスは、シールドされたゲート,デュアルゲートおよび他の技術の組み合わせを使用し、寄生容量を低減する。しかし、ヘリでの効果によって、これらの技術はゲートとドレインとの間の容量Cgdを完全に最小化しない。図4Dを参照すると、深い本体設計deepbodydesignを有するMOSFET400Dの例示的な実施例の部分断面図が示されている。この実施例によると、本体構造は、ゲートトレンチ402の間に形成されたメサの中心を通ってエッチングされるトレンチ418によって形成され、ゲートトレンチと同じ深さまたはゲートトレンチより深く伸長している。ソース金属層は、金属-拡散境界図示せずに薄い高融点金属を含み得る。この実施例において、本体構造は、本体のトレンチ418を実質的に取り囲むpの本体インプラント419をさらに含む。pインプラント層419は、さらなるシールドを可能にし、デバイス内部、特にはゲート電極に近接した部分の電位分布を変えることとなる。図4Eに示される別の実施例において、本体トレンチ418は、例えば選択エピタキシャル成長SEG法を使用してエピタキシャル材料で満たされている。或いは、本体トレンチ418Eは、ドープされたシリコンで満たされる。これら2つの実施例のいずれかにおいて、pシールド接合部419を埋め込む代わりに、後の温度処理が充満した本体からシリコン中にドーパントを拡散し、pシールド接合419を形成する。トレンチが作られた本体構造に対する変形または構成の多くは、Huangによる同一出願人の米国特許第6,437,399号および第6,110,799号により詳細に説明されている。当該特許の内容全体は、本願に引用して援用される。図4Dおよび図4Eに示された実施例において、ゲートトレンチ402と本体トレンチ418との間の距離Lは、2つのトレンチの相対深さと同様に、ゲートとドレインとの間のヘリの容量を最小化するように制御される。SEGまたはポリ充填された本体トレンチを使用する実施例において、層419の外縁とゲートトレンチの壁との間の間隔は、本体トレンチ418の内部のポリまたはSEGのドーピング濃度を変化させることによって調整され得る。図4Fおよび図4Gは、ゲート電極の近くのデバイス内部で、ポテンシャル線の分布に関してトレンチが形成された深い本体trencheddeepbodyの効果を示す図である。説明のために、図4Fおよび図4Gはシールドされたゲート構造を有するMOSFETを使用する。図4Fは、トレンチが形成された深い本体418を有する、逆バイアスがかけられたシールドゲートMOSFET400Fに対するポテンシャル線を示している。図4Gは、浅い本体構造を有する、逆バイアスがかけられたシールドゲートMOSFET400Gに対するポテンシャル線を示している。各デバイスにおける等高線は、逆バイアスがかけられたときすなわちブロッキングオフ状態のデバイス内部のポテンシャル分布を示している。白線は、井戸の接合を示し、ゲート電極の隣に位置するチャンネルの下部を定義する。図から見られるように、チャンネルに与えられ且つ図4Fのトレンチが形成された深い本体MOSFET400Fに対するゲート電極を取り囲む低電位および低電界が存在する。このように電位が減少することによって、デバイスに対する全てのゲート電荷を低減する、低減されたチャンネル長が可能にする。例えば、ゲートトレンチ402の深さは、例えば0.5μm以下にされることができ且つ約0.5μm以下である間隔Lを有する本体トレンチ418より浅く作られ得る。1つの例示的な実施例において、間隔Lは0.3μm未満である。この実施例の別の利点は、ゲート-ドレインの電荷Qgdおよびミラー容量Cgdが減少することである。これらのパラメータ値が小さくなるほど、デバイスはより高速にオンオフされることができる。この改善は、ゲート電極に隣接して存在する電位を減少させることを通して実現される。この改善された構造は、オンオフされるかなり小さい電位を有し、ゲートにおける誘発された容量性電流は、かなり小さい。このことは、ゲートがより高速にオンオフすることを可能にする。図4Dおよび図4Eに関連して説明されたような、トレンチが形成された深い本体構造は、シールドゲートまたはデュアルゲートの構造のような他の電荷調整技術と組み合わせられることができ、デバイスのスイッチング速度,オン抵抗および阻止能力をさらに改善することとなる。上記のパワーデバイスおよびそのバリエーションによって与えられる改善は、相対的に低電圧パワーエレクトロニックアプリケーションに対する頑強なスイッチング素子を与える。本明細書で使用されている低電圧は、例えば約30V~40V以下の電圧範囲を言及するものであるが、この範囲は、特定のアプリケーションによって変化し得る。この範囲を超える素子電圧を要求するアプリケーションは、パワートランジスタに対する一種の構造改良を必要とする。通常は、パワートランジスタのドリフト領域におけるドーピング濃度は、デバイスが阻止状態の間に、より高い電圧を維持するように低減される。しかし、より低くドープされたドリフト領域は、トランジスタのオン抵抗RDSonの増加をもたらす。高い抵抗率は、スイッチのパワー損失を直接的に増加させる。このパワー損失は、半導体製造における最近の進歩がパワーデバイスの記録密度をさらに増加させるにつれて、より重要になってくる。高い阻止電圧を維持しつつ、デバイスのオン抵抗およびパワー損失を改善するための試みがなされている。これらの試みの多くは、半導体デバイスにおいて大きく平坦な電界を形成するための、さまざまな垂直方向電荷制御の技術を使用する。このタイプの多くのデバイス構造は、Marchantによる横方向空乏構造を有する電界効果トランジスタと表題が付けられた自己の米国特許第6,713,813号に開示された横方向空乏デバイスおよびKoconによる自己の米国特許第6,376,878号に開示されたデバイスを含んで提案されている。これら両方の特許の内容全体は、本願に引用して援用される。図5Aは、プレーナゲート構造を有する、例示的なパワーMOSFET500Aの一部の部分断面図である。MOSFET500Aは、図2BのプレーナMOSFET200Bと同様の構造を有しているように見えるが、2つの重要な点において異なっている。導電材料でトレンチ520を満たす代わりに、これらのトレンチは、二酸化ケイ素のような誘電体で満たされる。このデバイスは、トレンチ520の外側の側壁に隣接して間隔をあけて配された、不連続な浮遊p型領域524を含む。図2AのデュアルトレンチMOSFETに関連して説明されたように、ソーストレンチ202における導電材料例えばポリシリコンは、空乏領域をドリフト領域中に深く押し込むことによって、セル降伏電圧を改善するのに役立つ。従って、電界を低減する他の手段が使用されないならば、これらのトレンチから導電材料を取り除くことによって、降伏電圧の低減がもたらされる。浮遊p型領域524は、電界を低減する働きをする。図5Aに示されたMOSFET500Aを参照すると、ドレイン電圧が大きくなるときに電界が大きくなるので、浮遊p領域524は、空間電荷領域におけるそれらの位置によって定められる対応電位を得る。これらp領域524の浮遊電位は、電界がドリフト領域中に深く広がる原因となり、トレンチ520の間のメサ領域の深さにわたってより均一な電界をもたらす。結果として、トランジスタの降伏電圧が大きくなる。トレンチにおける導電材料を絶縁材料で置き換えることについての利点は、より大きな空間電荷領域が、シリコンであり得るドリフト領域よりはむしろ絶縁体にわたって現れるということである。絶縁体の誘電率は、例えばシリコンの誘電率よりも低く且つトレンチにおける空乏領域の面積は小さくなるので、デバイスの出力容量は大きく低減される。このことは、トランジスタのスイッチング特性をさらに高める。誘電体で満たされたトレンチ520の深さは、電圧要求に依存している。トレンチが深くなるほど、阻止電圧は高くなる。垂直方向電荷制御技術の別の利点は、容量をかなり増やすことなく、トランジスタセルが熱的分離のために横方向に移動されることを可能にするということである。別の実施例においては、浮遊p領域の代わりに、p型層を、誘電体が満たされたトレンチの外側の側壁に配置し、同様な垂直方向電荷調整を行う。この実施例の簡略化された部分断面図が図5Bに示されており、ここでは、トレンチ520の外側の側壁はp型層またはライナー526で覆われている。図5Bに示される例示的な実施例においては、ゲートもトレンチが形成され、さらにデバイスの相互コンダクタンスを改善する。この技術の変形を利用する、改善されたパワーデバイスに対する他の実施例は、Sappなどによる低出力容量を有する垂直方向電荷制御半導体デバイスと表題が付けられた同一出願人による米国特許出願第10/200,056号代理人整理番号18865-0097/17732-55280により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。上述のように、図5BのトレンチMOSFET500Bは、低減した出力容量および改善された降伏電圧を示す。しかし、アクティブトレンチゲートトレンチ502は、誘電体が満たされた電荷制御トレンチ520間に配置されているので、MOSFET500Bのチャンネル幅は、従来のトレンチMOSFET構造と同じ位には太くない。このことは、より高いオン抵抗RDSonをもたらし得る。図5Cを参照すると、第2の電荷制御トレンチを取り除く、垂直方向電荷制御を有するトレンチMOSFET500Cに対する別の実施例が示されている。MOSFET500Cにおけるトレンチ502Cは、ゲートポリ510およびドリフト領域506中に深く伸びた、誘電体で満たされた下位部を含む。1つの実施例において、トレンチ502Cは、ドリフト領域506の約半分の深さより下の深さまで伸長する。p型ライナー526Cは、示されているように、各トレンチの下位部に沿った外側の側壁を取り囲んでいる。この単一トレンチ構造は、第2の電荷制御トレンチをなくし、さらなるチャンネル幅とより低いRDSonを可能にする。その外壁上のp型ライナー526Cによって取り囲まれた、より深いトレンチ502Cの下位部は、出力容量およびゲートとドレインとの間の容量を低減するように電界の主要部をサポートする。別の実施例において、p型ライナー526Cは、トレンチ502Cの側面および底部に沿った、複数の不連続領域に作られる。他の実施例は、単一トレンチ電荷制御構造を前述のシールドゲートまたはデュアルゲートの技術と組み合わせることによって可能となり、デバイスの寄生容量をさらに低減する。図6を参照すると、高電圧アプリケーションに適したパワーMOSFET600の簡略断面図が示されている。当該高電圧アプリケーションは、高速スイッチングをも要求する。MOSFET600は、降伏電圧を改善するための垂直方向電荷制御をスイッチング速度を改善するシールドゲート構造と組み合わせている。図6に示されているように、シールド電極611は、ゲートトレンチ602の内部の、ゲート導電材料610とトレンチの下部との間に配置されている。電極611は、トランジスタのゲートとドレインとの間の容量を著しく低減する、下にあるドレイン領域ドリフト領域606からトランジスタのゲートをシールドする。その結果、その最大スイッチング周波数を増大させることとなる。ドープされたライナー626を有する、誘電体が満たされたトレンチ620は、垂直方向に大きく平坦な電界を形成するのに役立ち、デバイスの降伏電圧を改善することとなる。作動中に、p型ライナー626を有する、誘電体で満たされたトレンチ620とシールドゲート構造との組み合わせは、寄生容量を低減し且つゲート電極の端部における電界集中を分散させるドリフト領域を無い状態にするのに役立つ。このタイプのデバイスは、RF増幅器または高周波数スイッチングアプリケーションにおいて使用され得る。図7は、高電圧,高周波数のアプリケーションに適した、別のパワーMOSFETに対する別の実施例を示している。図7に示された簡略例において、MOSFET700は、降伏電圧を改善するための垂直方向電荷制御をスイッチング速度を改善するデュアルゲート構造と組み合わせている。図6に示されたデバイスと同様に、垂直方向電荷制御は、pドープされたライナー726を有する、誘電体で満たされたトレンチ720の使用によって実施される。寄生容量の低減は、第1のゲート電極G1が、第2のゲート電極G2によってドレインnドリフト領域706からシールドされるデュアルゲート構造の使用によって実現される。第2のゲート電極G2は、連続的にバイアスがかけられるかまたは領域701におけるチャンネルを反転するためにスイッチング現象に先立ってバイアスがかけられても良く、デバイスが作動されるときに連続的なチャンネルを通した電流の連続フローを確実にする。他の実施例において、シールドされた垂直方向電荷制御MOSFETは、ドープされた側壁の誘電体で満たされたトレンチを使用し、集積したショットキーダイオードを提供する。図8は、本実施例によるシールドゲートMOSFET800の1つの例を示している。この例において、トレンチ802の下位部における電極811は、ゲート電極810をドリフト領域806からシールドし、ゲートとドレインとの間の寄生容量を低減する。外側の側壁にpドープされたライナーを有する、誘電体で満たされたトレンチ820は、垂直方向電荷制御を与える。ショットキーダイオード828は、幅Wのメサを形成する2つのトレンチ820Aおよび820Bの間に形成される。このショットキーダイオードの構造は、トレンチMOSFETセルアレイの至る所に散在し、MOSFETスイッチの動作特性を高める。順電圧降下は、ショットキー構造828の低バリア高さを利用することによって低減される。さらに、このダイオードは、縦型パワーMOSFETの通常のPN接合と比較して、本質的な逆再生速度の利点を有する。誘電体で満たされたトレンチ820の側壁を、例えばボロンでドーピングすることによって、燐の偏析による側壁の漏れ経路が除去される。トレンチ工程の特徴は、ショットキーダイオード828の動作を最適化するために使用され得る。1つの実施例において、例えば、幅Wは、ショットキー構造828のドリフト領域における空乏が、隣接するPN接合によって影響され且つ制御され、ショットキーダイオード828の逆電圧性能を増大させるように調整される。モノリシックに集積したトレンチMOSFETおよびショットキーダイオードの例は、Sappによる同一出願人による米国特許第6,351,018号において見出されることができる。当該特許の内容全体は、本願に引用して援用される。誘電体が満たされたトレンチ間に形成されたショットキーダイオードは、プレーナゲート構造を有するMOSFETおよびトレンチの下部にシールド電極を有さないトレンチゲートMOSFET厚い誘電体を含むかまたは含まない等を含む、さまざまな異なるタイプのMOSFETで集積され得る。集積したショットキーダイオードを有するデュアルゲートトレンチMOSFETに対する例示的な実施例は、図9Aに示されている。MOSFET900Aは、ゲートトレンチ902を含み、第1のゲートG1は第2のゲートG2の上に形成され、寄生容量を低減し且つスイッチング周波数を増大させる。MOSFET900Aは、垂直方向電荷制御のために、その外側の側壁に沿って形成されたpドープされたライナー926を有する、誘電体で満たされたトレンチ920をも含み、デバイスの降伏電圧を高める。前述の多くの実施例のライナー例えば、図6,7,8および9Aを形成する1つの方法は、プラズマドープ工程を使用する。ショットキーダイオード928Aは、示されているように2つの隣接する、誘電体で満たされたトレンチの間に形成される。他のバリエーションにおいては、モノリシックに集積したショットキーダイオードおよびトレンチMOSFETは、誘電体で満たされたトレンチを有さずに形成される。図9Bは、この実施例による例示的なデバイス900Bの断面図である。MOSFET900Bは、アクティブトレンチ902Bを含み、各々のアクティブトレンチは、ゲート電極910の下に埋め込まれた電極911を有する。ショットキーダイオード928Bは、示されているように、2つのトレンチ902Lおよび902Rの間に形成される。バイアスをかけられた電極911の電荷調整効果は、逆降伏電圧を損なうことなく、ドリフト領域のドープ濃度を大きくすることを可能にする。ドリフト領域におけるより高いドープ濃度は、この構造に対する順電圧降下を低減する。前述した、埋め込み電極を有するトレンチMOSFETなどの場合、埋め込み電極の数と同様に各トレンチの深さは変化し得る。図9Cに示される1つの変形において、トレンチ902Cは、示されるように、ソース電極に接続したショットキーセル928Cにおけるゲート電極910Sおよび1つの埋め込み電極911を有する。ショットキーダイオードのゲートは、MOSFETゲート端に選択的に接続することができる。図9D,9Eおよび9Fは、MOSFETのアクティブセルアレイ内に散在するショットキーダイオードに対する、例示的なレイアウトバリエーションを示す。図9Dおよび図9Eは、単一メサショットキーおよびダブルメサショットキーのレイアウトをそれぞれ示すが、図9Fは、ショットキー領域がMOSFETのトレンチと垂直であるレイアウトを示している。MOSFET領域に対する複数のショットキーを含む、集積したショットキーダイオードのこれらおよび他のバリエーションは、本明細書で説明されているトランジスタ構造のいずれとも組み合わせられ得る。他の実施例において、パワーデバイスの電圧阻止能力は、誘電体で縁取られたトレンチ内部に埋め込まれ且つデバイスドリフト領域における電流フローに平行に配置された、1または2以上のダイオード構造を連続的に使用することによって高められる。図10は、この実施例による例示的なトレンチMOSFET1000の簡略断面図を与える。ダイオードのトレンチ1020は、ゲートトレンチ1002の両側に配置され、ドリフト領域1006中に伸長している。ダイオードトレンチ1020は、トレンチ内部に1または2以上のPN接合を形成する、反対の導電性を有する領域1023および1025から構成される1または2以上のダイオード構造を含む。1つの実施例において、トレンチ1020は、ドリフト領域と反対の極性を有する1つの領域を有し、単一のPN接合がドリフト領域との界面に形成されるようになる。P型およびn型にドープされたポリシリコンまたはシリコンが、領域1023および1025を形成するためにそれぞれ使用され得る。単価ケイ素,ガリウムヒ素およびシリコンゲルマニウム等のような他のタイプの材料も、領域1023および1025を形成するために使用され得る。トレンチ内部の側壁に沿って伸長した、薄い誘電体層1021は、トレンチにおけるダイオードをドリフト領域から絶縁する。示されるように、トレンチ1020の下部に沿った誘電体層が存在しないので、下部領域1027は下にある基板と電気的接続をすることが可能となる。1つの実施例において、ゲート酸化物1008の設計および製造に影響を与える同様の考慮が誘電体層1021を設計し且つ形成することに適用される。例えば、誘電体層1021の厚さは、電圧のような要素によって定められ、ダイオードトレンチにおける電界がドリフト領域において誘発されるようにすなわち、誘電体層を通して結合する範囲維持され且つ伸長することが必要とされる。作動中、MOSFET1000がその阻止状態にバイアスがかけられているときに、ダイオードトレンチ1020の内部のPN接合は、各ダイオード接合で生じるピーク電界で逆バイアスがかけられる。誘電体層1021を通して、ダイオードトレンチにおける電界は、ドリフト領域1006における対応する電界を有する。誘発された電界は、アップスイングスパイクおよびドリフト領域における電界曲線の一般的な増大という形でドリフト領域において明示される。電界におけるこの増大は、より高い降伏電圧をもたらす電界曲線の下でのより大きい面積をもたらす。この実施例におけるバリエーションは、Koconなどによるドリフト領域の高阻止低順電圧降下半導体構造と表題が付けられた、同一出願人による米国特許出願第10/288,982号代理人整理番号18865-117/17732-66560においてより詳細に説明されている。当該特許出願のないよう全体は、本願に引用して援用される。電荷調整のためにトレンチが形成されたダイオードを、シールドゲートまたはデュアルゲートの構造のような寄生容量を低減する技術と組み合わせたパワーデバイスに対する他の実施例が可能である。図11は、かかる実施例の1つによるMOSFET1100の1つの実施例を示している。MOSFET1100は、アクティブトレンチ1102の内側のゲート電極1110の下にシールド電極1111を使用し、例えば図3AにおけるMOSFET300Aに関連して前述されたトランジスタに対する、ゲートとドレインとの間の容量Cgdを低減する。異なる数のPN接合が、MOSFET1000と比較すると、MOSFET1100において使用される。図12は、デュアルゲートの技術をトレンチダイオード構造と組み合わせたMOSFET1200の断面図である。MOSFET1200におけるアクティブトレンチ1202は、第1のゲートG1および第2のゲートG2を含み、図4Bに関連して説明されたデュアルゲートMOSFETにおけるアクティブトレンチと同じ態様で動作する。ダイオードトレンチ1220は、電荷調整を与え、デュアルゲートアクティブトレンチ構造がデバイスのスイッチング速度を改善しつつ、デバイスの阻止電圧を増大させる。さらに他の実施例は、図13に示されるようなプレーナゲートMOSFET1300において、トレンチが形成されたダイオードの電荷調整技術を集積ショットキーダイオードと組み合わせる。ショットキーダイオード1328を、図8および図9の実施例に関連して説明されたMOSFETと組み合わせることによって、同様の利点が得られ得る。この実施例において、プレーナゲート構造は説明のために示されており、集積ショットキーダイオードおよびトレンチダイオードの構造の組み合わせは、トレンチゲート,デュアルゲートおよびシールドゲートを含む他のタイプのゲート構造のいずれかを有するMOSFETにおいて使用され得る。結果として得られる実施例のいずれかは、トレンチが形成される本体の技術と組み合わせることもでき、図4Dおよび図4EのMOSFET400Dまたは400Eに関連して説明されるように、フリンジ寄生容量fringingparasiticcapacitanceをさらに最小化することとなる。他のバリエーションおよび同等物が可能である。例えば、ダイオードトレンチの内側の異極性伝導領域の数は、ダイオードトレンチの深さと同様に変化し得る。異極性伝導領域の極性は、MOSFETの極性と同様に反転し得る。また、PN領域のいずれか923、925または1023、1025などは、例えば、3次元に沿ったそれぞれの領域を、電気的接触がそれらになされ得るシリコン表面まで伸長することによって、必要に応じて独立してバイアスがかけられ得る。さらに、複数のダイオードトレンチが、デバイスのサイズおよびアプリケーションの電圧要求によって要求されるときに使用され得る。ダイオードトレンチの間隔および配置は、さまざまなストライプまたは多孔性の設計で実施され得る。別の実施例においては、より低い順電圧損失およびより高い阻止能力のためのさまざまな電荷調整技術を利用する、蓄積モードのトランジスタの類が、与えられている。通常の蓄積モードトランジスタにおいては、ブロッキング接合はなく、デバイスは、ゲート端に隣接したチャンネル領域を少しばかり反転することによってオフにされる。トランジスタが、ゲートバイアスを印加することによってオンにされると、反転層よりむしろ蓄積層がチャンネル領域に形成される。反転チャンネルの形成がないので、チャンネル抵抗は最小化される。さらに、損失を最小化する蓄積モードトランジスタにおいて、PN本体のダイオードは存在しない。当該損失は、同期整流器のような、特定の回路アプリケーションにおいて起こる。従来の蓄積モードデバイスの欠点は、デバイスがブロッキングモードにあるときに、ドリフト領域が逆バイアス電圧を支持するように僅かにドープされなければならない、ということである。僅かにドープされたドリフト領域は、オン抵抗がより高くなるということである。本明細書で説明されている実施例は、蓄積モードデバイスにおけるさまざまな電荷調整技術を利用することによって、この限界を打開している。図14を参照すると、電流フローに平行に配置された交互の伝導領域を有する、例示的な蓄積モードトランジスタ1400の簡略化された実施例が示されている。この実施例において、トランジスタ1400は、トレンチ1402の内側に形成されたゲート端を有するnチャンネルトランジスタ,トレンチ間に形成されたn型チャンネル領域1412,異極性である円柱状のn型部1403およびp型部1405を有するドリフト領域1406およびn型ドレイン領域1414である。エンハンスメントモードトランジスタと違って、蓄積モードトランジスタ1400は、チャンネルが形成される内側にブロッキングこの実施例においてはp型井戸または本体領域を含まない。その代わりに、蓄積層が領域1412に形成されるときに、導電チャンネルが形成される。トランジスタ1400は、通常、領域1412のドープ濃度およびゲート電極のドープタイプによってオンまたはオフする。n型領域1412が完全に使い果たされ且つ僅かに反転されるとオンされる。異極性領域1403および1405におけるドープ濃度は、電荷拡散を最大化するように調整される。当該電荷拡散は、トランジスタがより高い電圧をサポートすることを可能にする。電流フローに平行な円柱状の異極性領域を使用することによって、領域1412および1406の間に形成された接合部から離れると電界分布が直線的に減少することなく、電界分布が平坦になる。この構造の電荷拡散効果は、トランジスタのオン抵抗を低減する、高ドープされたドリフト領域の使用を可能にする。さまざまな領域のドープ濃度は変化し得る。例えば、n型領域1412および1403は、同じまたは異なるドープ濃度を有し得る。改良されたp型トランジスタが、図4に示されたデバイスのさまざまな領域の極性を反転することによって得られ得る、ということを当業者は認識する。ドリフト領域の内部の円柱状の異極性領域の他のバリエーションは、以下にさらに説明される超高電圧デバイスに関連してより詳細に説明される。図15は、電荷拡散の目的のためのトレンチ電極を有する、別の蓄積モードデバイス1500の略図である。1512,1506および1514の全ての領域は、同じ導電型であり、この実施例においてはn型である。オフデバイスに関しては、ゲートのポリシリコンはp型で作製される。領域1512のドープ濃度は、バイアスがかけられない状態下でほぼ空の状態にされたブロッキング接合を形成するように調整される。各トレンチ1502の内部には、1または2以上の埋め込み電極1511がゲート電極1510の下に形成される。当該埋め込み電極の全ては、誘電体1508で取り囲まれている。図3AのエンハンスメントモードMOSFET300Aに関連して説明されているように、埋め込み電極1511は、フィールドプレートとして機能し、必要に応じてそれらの電荷拡散機能を最適化する電位にバイアスがかけられ得る。電荷拡散は、独立的に埋め込み電極1511にバイアスをかけることによって制御され得るので、最大の電界は大きく増大され得る。MOSFET300Aにおいて使用された埋め込み電極と同様に、構造の異なるバリエーションが可能である。例えば、トレンチ1502の深さおよび埋め込み電極1511のサイズおよび数は、アプリケーションによって変化し得る。図3BにおけるMOSFET300Bのトレンチ構造に対して示されたものと同様の態様で、電荷拡散電極は、トランジスタのゲート電極を収容するアクティブトレンチから分離したトレンチの内部に埋め込まれ得る。かかる実施例は、図16に示されている。図16に示された実施例において、n型領域1612は、状況に応じて付加され得る、より高濃度にドープされたnソース領域1603を含む。高濃度にドープされたソース領域1603は、示されているようにn型領域1612の上端部に沿って伸長するかまたはn型領域1612の上端に沿ったトレンチ壁に隣接した2つの領域として形成され得るこの図においては図示されていない。幾つかの実施例において、トランジスタが適切に切られることを確実にするために、n領域1603を含むことによって、n型領域1606のドープ濃度を低くすることが必要となる。この任意の高濃度にドープされたソース領域は、本明細書に説明された蓄積トランジスタのいずれにも同じ態様で使用され得る。改善された蓄積モードトランジスタに対する別の実施例は、異極性の外部ライナーを有する、誘電体で満たされたトレンチを使用する。図17は、本実施例による蓄積トランジスタ1700の簡略断面図である。誘電体で満たされたトレンチ1720は、シリコン井戸の表面からドリフト領域1706中へと下方へ伸長している。トレンチ1720は、例えば二酸化ケイ素のような誘電体で満たされている。この例示的な実施例において、トランジスタ1700は、トレンチが形成されたゲート構造を有するnチャンネルトランジスタである。p型領域1726は、示されているように、誘電体が満たされたトレンチ1720の外壁を覆う。図5A,図5Bおよび図5Cのそれぞれに関連して説明されたエンハンスメントモードトランジスタ500A,500Bおよび500Cと同様に、トレンチ1720はトランジスタの出力容量を低減するが、p型ライナー1726は、ドリフト領域において電荷調整を与え、トランジスタの阻止能力を増大させる。図18に示される別の実施例においては、正反対にドープされたライナー1826Nおよび1826Pが、誘電体が満たされたトレンチ1820の反対側に近接して形成される。つまり、誘電体が満たされたトレンチ1820は、一方の外側壁に沿って伸長するp型ライナー1826Pと、同じトレンチのもう一方の外側壁に沿って伸長するn型ライナー1826Nと、を有する。対応するエンハンスメントモードトランジスタに関連して説明されるように、誘電体で満たされたトレンチを有する蓄積トランジスタのこの組み合わせについての他のバリエーションが可能である。これらは、例えば、図5Aに示されるデバイスのようなプレーナトレンチとは対照的にゲート構造およびp型ライナーの代わりに浮遊p型領域を有する蓄積トランジスタ,図5Bに示されるデバイスのような、外側壁のみを覆い、トレンチ1726の底部を覆わないp型ライナーを有する蓄積トランジスタおよびとりわけ図5Cに示されるデバイスのような、トレンチの下部を覆うp型ライナーを有する単一トレンチ構造を有する蓄積トランジスタを含む。別の実施例において、蓄積モードトランジスタは、電荷調整の目的のためのトレンチの内部に連続して形成された1または2以上のダイオードを使用する。この実施例による例示的な蓄積モードトランジスタ1900の簡略断面図は、図19に示されている。ダイオードトレンチ1920は、ゲートトレンチ1902の両側に配置され、ドリフト領域に伸長している。ダイオードトレンチ1920は、トレンチ内部に1または2以上のPN接合を形成する、正反対の導電型領域1923および1925から構成される1または2以上のダイオード構造を有する。p型およびn型にドープされたポリシリコンまたはシリコンが、領域1923および1925を形成するために使用される。トレンチ内側壁に沿って伸長する、薄い誘電体層は、トレンチにおけるダイオードをドリフト領域から絶縁する。示されているように、トレンチ1920の底部に沿った誘電体層が存在しないので、底部領域1927が下にある基板と電気接触をすることが可能になる。図10,図11,図12,図13およびそれらのバリエーションに示される、対応するエンハンスメントモードトランジスタに関連して説明されるように、トレンチダイオードを有する蓄積トランジスタのこの組み合わせについての他のバリエーションが可能である。上述の蓄積モードトランジスタのいずれも、最上部ソース領域において、高濃度にドープされた異極性領域を使用し得る。図20は、例示的な蓄積モードトランジスタ2000の簡略化された3次元図であり、他のバリエーションと組み合わせてこの機能を示す。この実施例において、蓄積モードトランジスタ2000における電荷調整ダイオードは、ゲートと同じトレンチの内部に形成される。トレンチ2002は、ゲート電極2010を含み、その下にはn型2023およびp型2025のシリコンまたはポリシリコンの層がPN接合を形成している。薄い誘電体層2008は、ダイオード構造をドリフト領域と同様にゲート端2002から分離する。高濃度にドープされたp領域2118は、示されているように、ソース領域2012においてトレンチ間に形成されたメサの長さに沿った間隔に形成される。高濃度にドープされたp領域2118は、n-領域2012の面積を減少させ、デバイスのリークを低減する。p領域2118は、アバランシェにおける正孔電流フローを改善するp接触を可能にし、デバイスの信頼性も改善する。例示的な縦型MOSゲート蓄積トランジスタのバリエーションは、この類のデバイスのさまざまな機能および利点を示すために検討されている。当業者は、これらが横型MOSゲートトランジスタ,ダイオード,バイポーラトランジスタなどを含むほかのタイプのデバイスにおいて行われる、ということを認識する。電荷拡散電極は、ゲートと同じトレンチの内部または別のトレンチの内部のどちらにも形成され得る。上述のさまざまな例示的な蓄積モードトランジスタは、ドリフト領域で終わっているが、ドレインに接続した、より高濃度にドープされた基板で終わることもできる。さまざまなトランジスタは、六角形または四角形のトランジスタセルを含むストライプまたは細胞構造において形成され得る。他の実施例とともに説明される他のバリエーションおよび組み合わせが可能であり、その多くは、既に参照された米国特許出願第60/506,194号および米国特許出願第60/588,845においてさらに説明されている。これら両方の特許出願の内容全体は、本明細書に引用して援用される。高電圧アプリケーションに対して設計された、他の類のパワースイッチングデバイスは、基板と井戸との間のエピタキシャル領域において、pドープおよびnドープされたシリコンが交互になった垂直部を使用する。図21を参照すると、このタイプの構造を使用するMOSFET2100の1つの例が示されている。MOSFET2100において、電圧維持またはブロッキング領域として言及されることもある領域2102は、互い違いになったn型部分2104およびp型部分2106を含む。この構造の効果は、電圧がデバイスに印加されると、空乏領域が2104および2106の部分の各側面に水平に広がるということである。ブロッキング層2102の垂直方向の全厚さは、水平電界がアバランシェ降伏を引き起こすのに十分高くなる前に涸渇する。その理由は、各垂直部分2104および2106における電荷の正味数量が、降伏電界を引き起こすために必要とされるよりも少ないからである。その領域が水平方向に完全に涸渇された後、電界は約20~30V/μmのアバランシェ電界に達するまで垂直方向に形成し続ける。このことは、デバイスの電圧阻止能力をかなり高め、デバイスの電圧範囲を400V以上に広げることとなる。このタイプのスーパー接合superjunctionデバイスについての異なるバリエーションは、Nielsonによる自己の米国特許第6,081,009号および米国特許第6,066,878号により詳細に説明されている。これら米国特許出願の内容全体は、本願に引用して援用される。スーパー接合MOSFET2100のバリエーションは、n型ブロッキング領域において浮遊p型アイランドを使用する。ピラーアプローチpillarapproachとは対照的に、浮遊p型アイランドの使用は、RDSonを低減する電荷調整層の厚さを減じることを可能にする。1つの実施例において、p型アイランドは均一に間隔をあける代わりに、臨界電界近辺に電界を維持するように間隔をあけられている。図22は、この実施例によるデバイスの1つの例を示すMOSFET2200の簡略断面図である。この例において、より深い位置にある浮遊領域2226は、その上にある浮遊領域からさらに遠くに間隔をあけられている。つまり、距離L3は距離L2よりも大きく、距離L2は距離L1よりも大きい。この態様で浮遊接合間の距離を操作することによって、少数キャリアはより粒状で導入される。これらのキャリアのソースが粒状になればなるほどRDSonは低くなり、より高い降伏電圧が引き起こされ得る。多くのバリエーションが可能である、ということが当業者によって理解される。例えば、垂直方向における浮遊領域2226の数は、示されているように4つに限定されるものではなく、最適数は変化し得る。また、各浮遊領域2226におけるドープ濃度は変化し得る。例えば、1つの実施例においては、各浮遊領域2226におけるドープ濃度は、当該領域が基板2114に近付くにつれて徐々に減少する。さらに、低電圧および中間の電圧のデバイスに関連して説明されるような、シールドゲートおよびデュアルゲートの構造を含む、スイッチング速度を高めるために寄生容量を低減する技術の多くは、図21および図22に説明された高電圧デバイスおよびそのバリエーションと組み合わせることができる。図23は、スーパー接合構造のバリエーションをデュアルゲート構造と組み合わせた高電圧MOSFET2300の簡略断面図である。MOSFET2300は、例えば、図4Bに示されたデュアルゲートトランジスタと同様に、ゲート端G1おおよびG2から構成されるプレーナデュアルゲート構造を有している。胃極性この例においてはp型領域2326は、p-井戸2308の下のn型ドリフト領域2306に垂直方向に配置されている。p型領域2326のサイズおよび間隔は、この例において変化し、その結果、p-井戸2308により近接して配置された領域2326は互いに接触しているが、さらに下方に配置された領域2326は浮遊しており、示されるようにサイズにおいても小さい。図24は、スーパー接合技術をシールドゲート構造と組み合わせた高電圧MOSFETに対するさらに別の実施例を示している。MOSFET2400は、ゲート電極2410を有するトレンチゲートデバイスである。例えば、図3AにおけるMOSFET300Aと同様に、このゲート電極2410は、ドリフト領域2406からシールド電極2411でシールドされている。MOSFET2400は、ドリフト領域2406において、電流フローに平行に配置された異極性浮遊領域242も含む。終端構造上記のさまざまなタイプの個別デバイスは、チップ端の空乏領域の円柱状または球状の形状によって制限された降伏電圧を有する。この円柱状または球状の降伏電圧は、通常、デバイスのアクティブエリアactiveareaにおける平行面降伏電圧BVppよりもかなり低いので、デバイスの端部は、アクティブエリアの降伏電圧に近い、デバイスに対する降伏電圧を実現するように終端処理される必要がある。異なる技術は、端部の末端上に均一に電界および電圧を拡散するように開発されており、BVppに近い降伏電圧を実現している。これらは、フィールドプレート,フィールドリング,ジャンクションターミネーションエクステンションJTEおよびこれらの技術の異なる組み合わせを含む。既に参照された、Moなどによる自己の米国特許第6,429,481号は、アクティブセルアレイを取り囲み、その上を覆うフィールド酸化膜層を有する深い接合井戸よりも深いを有する電界終端構造の1つの例を説明している。nチャンネルトランジスタの場合において、例えば、終端構造は、n型ドリフト領域とともにPN接合を形成する深いp領域を含む。別の実施例において、セルアレイの外周を取り囲む、1または2以上のリング形状のトレンチは、電界を小さくし且つアバランシェ降伏を増大させる機能を果たす。図25Aは、トレンチトランジスタに対する一般的なトレンチのレイアウトを示している。アクティブトレンチ2502は、リング形状の終端トレンチ2503によって取り囲まれている。この構造において、メサ端部に点線で描かれた円によって示される領域2506は、他の領域よりも早く涸渇状態になり、逆バイアスの状態下で降伏電圧を低減するこの領域における増大された電界をもたらす。従って、このタイプのレイアウトは、低電圧デバイス例えば<30Vに限られる。図25B~図25Fは、図25Aに示された高電界領域を減少させるための、異なるトレンチのレイアウトを有する終端構造に対する多くの実施例を示している。図に見られるように、これらの実施例において、幾つかのまたは全てのトレンチは、終端トレンチから分離している。アクティブトレンチの端部と終端トレンチとの間ギャップWGは、図25Aに示された構造において認められる電界過密効果を低減するように機能する。1つの例示的な実施例において、WGはトレンチ間のメサの幅のほぼ半分になされる。高電圧デバイスに対しては、図25Fに示されるような複数の終端トレンチが使用され、デバイスの降伏電圧をさらに増大させることとなる。Challaによる半導体デバイスに対するトレンチ構造と表題が付けられた、自己の米国特許第6,683,363号は、これらの実施例の幾つかについてのバリエーションをより詳細に説明している。当該米国特許の内容全体は、本願に引用して援用される。図26A~図26Cは、電荷調整されたトレンチMOSFETに対する、さまざまなトレンチ終端構造を示している。示された例示的な実施例において、MOSFET2600Aは、アクティブトレンチ2602の内部のゲートポリ2610の下に埋め込まれたシールドポリ電極2611を有するシールドゲート構造を使用する。図26Aに示された実施例において、終端トレンチ2603Aは、相対的に厚い誘電体層酸化物2605Aで覆われており、ポリ2607Aのような導電材料で満たされている。酸化層2605Aの厚さ,終端トレンチ2603Aの深さおよび終端トレンチと隣接するアクティブトレンチとの間の間隔すなわち最後のメサの幅は、デバイスの逆のブロッキング電圧によって定められる。図26Aにしめされた実施例において、トレンチは表面で幅広くT-トレンチ構造、金属フィールドプレート2609Aは、終端領域一面に使用されている。別の実施例において図示せず、フィールドプレートは、表面上にかつ終端領域一面に図26Aにおける終端トレンチの左に、終端トレンチ2603Aの内部にポリ2607Aを伸長することによって、ポリシリコンから形成され得る。多くのバリエーションが可能である。例えば、シリコンに対する金属接触の下のp領域図示せずが、より良好なオーミック接触のために付加され得る。終端トレンチ2603Aに隣接する最後のメサにおけるp-井戸領域2604及びそのそれぞれの接触は、状況に応じて除去され得る。また、浮遊p型領域は、終端トレンチ2603Aの左すなわちアクティブエリアの外側に付け加えられ得る。他のバリエーションにおいて、終端トレンチ2603をポリで満たす代わりに、ポリ電極は酸化物で満たされたトレンチの内部のトレンチの下位部に埋め込まれる。この実施例は、図26Bに示されており、終端トレンチ2603Bのほぼ半分は酸化物2605Bで満たされており、下半分は酸化物の内部に埋め込まれたポリ電極2607Bを有している。トレンチ2603Bの深さおよび埋め込まれたポリ2607Bの高さは、デバイス加工に基づいて変化する。図26Cに示されるさらに他の実施例において、終端トレンチ2603Cは誘電体で満たされており、その中に導電材料は埋め込まれていない。図26A,図26Bおよび図26Cに示された3つ全ての実施例に関して、終端トレンチを最後のアクティブトレンチから分離している最後のメサの幅は、2つのアクティブトレンチ間に形成された標準的なメサの幅とは異なっており、終端領域において最良の電荷調整を実現するように調製され得る。図26Aに示された構造に関連した上述の全てのバリエーションは、図26Bおよび図26Cに示された構造に適用され得る。さらに、終端構造はシールドゲートデバイスに対して本明細書で説明されているが、同様の構造は、上述のさまざまなトレンチをベースにした全てのデバイスに対して実施され得る、ということが当業者によって認識される。低電圧デバイスに関しては、トレンチ終端リングに対する角部の設計は重要ではないかもしれない。しかし、高電圧デバイスに関しては、終端リングの角部の丸みが、より大きい曲率半径を有することが望ましい。デバイスの電圧要求が高くなればなるほど、終端トレンチの角部での曲率半径は大きくなり得る。また、終端リングの数は、デバイス電圧が大きくなるにつれて多くなり得る。図27は、相対的に大きい曲率半径を有する2つの終端トレンチ2703-1および2703-2を含む例示的なデバイスを示している。トレンチ間の間隔は、デバイスの電圧要求に基づいて調整され得る。この実施例において、終端トレンチ2703-1と2703-2との間の距離S1は、第1の終端トレンチ2703-1とアクティブトレンチとの間の距離のほぼ2倍である。図28A,図28B,図28Cおよび図28Dは、シリコンピラー電荷調整構造を有するさまざまな終端領域に対する例示的な断面図を示している。図28Aに示された実施例において、フィールドプレート2809Aは、p型ピラー2803Aの全てのリングに接触している。このことは、フィールドプレートによる横方向の空乏のため、より幅広いメサ領域を可能にする。降伏電圧は、通常、フィールド酸化膜の厚さ,リング数および終端ピラー2803Aの深さおよび間隔に依存している。このタイプの終端構造に対する多くの異なるバリエーションが可能である。例えば、図28Bは別の実施例を示しており、ここでは大きなフィールドプレート2809B-1が最後のピラーを除いた全てのピラー2803Bを覆っている。当該最後のピラーは、別のフィールドプレート2809B-2に接続している。大きなフィールドプレート2809B-1を接地することによって、p型ピラー間のメサ領域は素早く枯渇し且つ水平方向の電圧降下は顕著でなくなり、図28Aに示された実施例よりも低い降伏電圧をもたらすこととなる。図28Cに示される別の実施例においては、終端構造は中央のピラー上にフィールドプレートを有していない。中央のピラー上にフィールドプレートがないので、それらは十分に涸渇させるためにより狭いメサ領域を有する。1つの実施例においては、外側のリングに向かって徐々にメサを減少することによって最適な性能がもたらされる。図28Dに示された実施例は、幅広い井戸領域2808Dを設けることによって且つ示されるようにフィールド酸化膜の間の間隔を大きくすることによってp型ピラーへの接触が容易になる。前述のタイプのさまざまなスーパー接合技術を使用する超高電圧デバイスの場合には、降伏電圧は従来のBVppよりかなり高い。スーパー接合デバイスに関しては、電荷調整またはスーパー接合構造例えば異極性ピラーまたは浮遊領域,埋め込み電極などは、終端領域においても使用される。デバイスの端部での上面におけるフィールドプレートのような電荷調整構造と組み合わせた標準的な端部終端構造も使用され得る。幾つかの実施例において、上面における標準的な端部構造は、終端接合における急速に減少する電荷を使用することによって除去され得る。例えば、終端領域におけるp型ピラーは、それらがネットn型調整電荷を引き起こすアクティブエリアから遠くなるほど、減少する電荷により形成され得る。1つの実施例において、終端領域におけるp型ピラー間の間隔は、ピラーがアクティブ領域から遠く離れるにつれて変化する。この実施例によるデバイス2900Aの例示的な実施例の簡略断面図が図29Aに示されている。デバイス2900Aのアクティブエリアにおいて、例えば複数接続したp型の球体から構成される、反対の導電性を有するピラー2926Aは、n型ドリフト領域2904Aにおいてp型-井戸2908Aの下に形成される。終端領域の下のデバイスの端部に、示されているように、p型終端ピラーTP1~TPnが形成される。アクティブエリアにおける均一な間隔を有する代わりに、終端ピラーT1~TPnの間の中心間距離は、ピラーがアクティブ領域との界面から遠く離れるにつれて大きくなる。つまり、TP2とTP3との間の距離D1は、TP3とTP4との間の距離D2より短い。距離D2は、TP4とTP5との間の距離D3より短い。このタイプのスーパー接合終端構造の幾つかのバリエーションが可能である。例えば、電圧維持層2904Aの内側に距離を変化させてp型終端ピラーTP1~TPnを形成する代わりに、中心間距離は均一であるが、各終端ピラーの幅を変化させることができる。図29Bは、この実施例による終端構造の簡略例を示している。この例において、終端ピラーTP1は、終端ピラーTP2の幅W2より大きい幅TP1を有している。W2は、終端ピラーTP3の幅W3より大きく作製されている。終端領域における異極性電荷調整領域間の間隔に関しては、デバイス2900Bにおいてトレンチピラー間の中心間距離が同じであったとしても、デバイス2900Bにおいて得られる構造は、デバイス2900Aと同様である。図29Cにおける簡略断面図に示される別の例示的な実施例において、アクティブ領域における各異極性ピラー2926Cの幅は、上面から基板へと減少しているが、終端ピラーTP1およびTP2の幅は実質的に同じである。このことによって、小さい面積を利用しつつ所望の降伏電圧を実現することができる。上述のさまざまな終端構造は、所望の態様で組み合わせられることができる、ということが当業者によって認識される。これは、例えば、デバイス2900Cにおける終端ピラーの中心間距離および/または全幅は、図29Aおよび図29Bに示された実施例に関連して説明されているように変化し得るということを含む。加工技術従って、複数の埋め込み電極またはダイオードを有するトレンチ構造を含む、多くの異なるデバイスが説明されている。これらのトレンチ電極にバイアスをかけるために、これらのデバイスは、電気接触が各埋め込み層に作製されることを許容する。埋め込み電極を有するトレンチ構造を形成する多くの方法およびトレンチの内側で埋め込みポリ層に接触を作製する多くの方法が、本明細書で説明されている。1つの実施例において、トレンチポリ層に対する接触はチップの端部で構成される。図30Aは、2つのポリ層3010および3020を有するトレンチデバイス3000に対する端部接触の1つの例を示している。図30Aは、トレンチの縦軸に沿った断面図を示している。トレンチがチップの端部近辺で終結しているこの実施例によると、ポリ層3010および3020は、接触を目的として基板表面まできている。誘電体層3030および3040における開口3012および3022は、ポリ層に対する金属接触を可能にする。図30Bおよび図30Fは、図30Aの端部接触構造を形成することを含む、さまざまな加工工程を示している。図30Bにおいて、誘電体例えば二酸化ケイ素層3001は、エピタキシャル層3006の最上面でパターン化され、基板の露出面は、トレンチ3002を形成するためにエッチングされる。その後、第1の酸化層3003が基板の上面にわたって形成され、図30Cに示されるようなトレンチを含むこととなる。その後、導電材料例えばポリシリコン3010の第1の層が図30Dに示されるように酸化層3003の表面上に形成される。図30Eを参照すると、ポリ層3010はトレンチの内部からエッチングされ、別の酸化層3030がポリ3010一面に形成される。図30Fに示されるような第2の酸化物-ポリ-酸化物サンドイッチを形成するために、同様の工程が実施される。ここで、最上面の酸化層3040は、金属接触層のための開口3012および3022を、ポリ層3010および3020のそれぞれに対して作製するためにエッチングされて示されている。最後の工程は、さらなるポリ層に対して繰り返され得る。ポリ層は、必要に応じて上にある金属層によってつなげられ得る。他の実施例において、任意のトレンチにおける複数のポリ層に対する接触は、チップの端部に沿う代わりに、デバイスのアクティブエリアにおいて作製される。図31Aは、複数の埋め込みポリ層に対するアクティブエリア接触構造の1つの例を示している。この例において、トレンチの縦軸に沿った断面図は、ゲート端と、2つのシールド層を与えるポリ層3111aおよび3111bと、を与えるポリ層3110を示している。3つの分離ライン3112,3122および3132は、シールドポリ層への接触形成部として示されているが、それらは全てつながっており且つデバイスのソース端に接続されているかまたは他の接触する組み合わせが、特定のアプリケーションによって要求されるように使用され得る。この構造の利点は、図30Aに示される多層の端部接触構造と比べて、接触のプレーナ性質であることである。図31B~図31Mは、2つのポリ層を有するトレンチに対するアクティブエリアシールド接触構造を形成する工程フローの1つの例を示している。図31Bにおけるトレンチ3102のエッチング後に、図31Cにおけるシールド酸化物3108の形成が続けられる。その後、シールドポリシリコン3111が蒸着され、図31Dに示されるようにトレンチ内部に埋め込まれる。シールドポリ3111は、基板表面でのシールド接触が必要とされる場所を除いて、図31Eにおいてさらに埋め込まれる。図31Eにおいて、マスク3109は中央のトレンチ内部のポリがさらにエッチングされることから保護する。1つの実施例において、このマスクは異なるトレンチにわたって異なる位置に適用され、中央のトレンチに対して、例えばシールドポリが3次元において図示せずトレンチの他の部分で埋め込まれるようになる。他の実施例において、アクティブエリアにおける1または2以上の選ばれたトレンチの内部のシールドポリ3111は、トレンチの全長にわたってマスクされる。その後、シールド酸化物3108は、図31Fに示されるようにエッチングされる。その後、図31Gに示されるようにマスク3109が除去された後、ゲート酸化物3108aの薄層が、基板上面にわたって形成される。次に、ゲートポリの蒸着およびくぼみrecess図31H,p井戸埋め込みおよびドライブおよびnソース埋め込み図31Jが続けられる。図31K,図31Lおよび図31Mは、BPSG蒸着,接触エッチングおよび高濃度p本体の埋め込みの工程をそれぞれ示しており、次に金属化が行われる。図31Nは、アクティブエリアシールド接触構造に対する別の実施例の断面図を示しており、シールドポリ3111は、シールド酸化物の上面に相対的に幅広いプラットフォームを形成する。このことは、シールドポリと接触させることを容易にするが、製造工程をさらに複雑にし得る構造を導入する。アクティブエリアシールド接触を有する例示的なトレンチデバイスの、簡略化された包括的なレイアウト図が図32Aに示されている。マスクで定義されたシールドポリのくぼみは、シールドトレンチ3213の周辺と同様に、アクティブ領域における位置3211Cにシールドポリを窪ませることを防ぐ。この技術の改良は、シールドポリのくぼみマスクに対して犬の骨のような形状を使用する。当該マスクは、シールドポリに対する接触のために、各トレンチ3202を含む交差に幅広い領域を与える。このことは、マスクされた領域におけるシールドポリがくぼみを形成されることを可能にするが、メサの最初の表面に、構造を除去する。別の実施例に対する包括的なレイアウト図は図32Bに示されており、アクティブエリアトレンチは、周辺トレンチに接続されている。この実施例において、シールドポリのくぼみマスクは、ソース金属へのアクティブエリアシールドトレンチ接触に対して、選択されたトレンチ示された例においては中央のトレンチの長さにわたってシールドポリのくぼみを形成することを妨げる。図32Cおよび図32Dは、中断したトレンチ構造を有するトレンチデバイスにおける周辺トレンチに接触を作製する、2つの異なる実施例を示した簡略レイアウト図である。これらの図において、アクティブトレンチ3202および周辺トレンチ3213は、説明のために単線で示されている。図32Cにおいて、周辺ゲートポリランナー3210からの伸張またはフィンガーは、周辺シールドポリフィンガーに対して交互にされ、周辺接触が周辺トレンチから離して間隔をあけられている。ソースおよびシールド接触面積3215は、示されるように、位置3211Cにおけるアクティブ領域においてシールドポリにも接触している。図32Dに示される実施例は、アクティブトレンチと周辺トレンチとの間のオフセットを除去し、トレンチのピッチ要求から生じる可能な限定を回避することとなる。この実施例において、アクティブトレンチ3202および周辺トレンチ3213からの水平伸張部は位置合わせされ、ゲートポリランナー3210における窓3217は、接触が周辺のシールドポリに作製されることを可能にする。アクティブエリアの接触は、先の実施例におけるように、位置3211Cに作製される。アクティブエリアにおけるトレンチシールドポリ層を接触させる別の実施例は、図33Aに示されている。この実施例においては、シールドポリにくぼみを作る代わりに、アクティブトレンチの要部にわたって垂直方向にシリコン基板まで伸張している。図33Aを参照すると、シールドポリ3311は、ゲートポリ3310を2つに分割し、トレンチ3302の高さに沿って垂直方向に伸張している。2つのゲートポリ部は、トレンチ内部の適切な位置で3次元において接続されているかまたはそれらはトレンチから抜け出ている。この実施例の1つの利点は、トレンチが形成されたポリ接触に貢献するシリコン空間を使用する代わりに、アクティブトレンチの内部にソースポリ接触を作製することによって節約される面積である。図33B~図33Mは、図33Aに示されたタイプのアクティブエリアシールド接触構造を形成する工程フローの1つの例を示している。図33Bにおけるトレンチ3302のエッチングの後には、図33Cにおけるシールド酸化物3308の形成が続けられる。その後、シールドポリシリコン3311が、図33Dに示されるようにトレンチの内部に蒸着される。シールドポリ3311はエッチングされ、図33Eに示されるようにトレンチ内部に埋め込まれる。その後、シールド酸化物3308は、図33Fに示されるようにエッチングされ、トレンチの内部の側面上に2つの窪みを形成する、シールドポリシリコン3311の露出部ができる。その後、ゲート酸化物3308aの薄層は、図33Gに示されるように、基板の上面,トレンチの側壁およびトレンチ内部の窪みにわたって形成される。次に、ゲートポリの蒸着およびくぼみ図33H,p-井戸埋め込みおよびドライブ図33Iおよびnソース埋め込み図33Jが続けられる。図33K,図33Lおよび図33Mは、BPSG蒸着,接触エッチングおよび高濃度p本体埋め込みの工程をそれぞれ示しており、金属化が続けられる。この工程フローにおけるバリエーションが可能である。例えば、幾つかの工程を並べ換えることによって、ゲートポリ3310を形成する工程は、シールドポリ3311を形成する工程より前に行なわれ得る。上述の工程フローにおけるステップの多くを行うための特定の工程方法,パラメータおよびそのバリエーションは周知である。任意のアプリケーションに対して、特定の工程方法,化学的性質および材料タイプが、デバイスの製造可能性および性能を高めるために微調整され得る。改善は出発材料、すなわちエピタキシャルエピドリフト領域がその上面に形成されている基板からなされ得る。ほとんどのパワーアプリケーションにおいて、トランジスタのオン抵抗RDSonが減少することが望ましい。パワーアプリケーションの理想的なオン抵抗は、降伏電圧下のデバイスにおける最大電界として定義される臨界電界の強関数strongfunctionである。適度な移動度が維持されるという条件で、デバイスがシリコンより高い臨界電界を有する場合には、トランジスタの特定のオン抵抗は、大いに低減され得る。前述の構造および工程を含む、パワーデバイスの特性の多くは、シリコン基板との関連で説明されているが、シリコン以外の基板材料を使用した他の実施例が可能である。1つの実施例によると、本明細書で説明されているパワーデバイスは、例えば炭化ケイ素SiC,窒化ガリウムGaN,ガリウムヒ素GaAs,リン化インジウムInPおよびダイアモンド等を含むバンドギャップの広い材料から作製された基板で製造されている。これらバンドギャップの広い材料は、シリコンに対する臨界電界よりも高い臨界電界を示し、トランジスタのオン抵抗を大幅に低減することを可能にする。トランジスタのオン抵抗に対する別の主要因は、ドリフト領域の厚さおよびドープ濃度である。ドリフト領域は、通常、エピタキシャル成長したシリコンによって形成される。RDSonを低減するために、このエピされたドリフト領域の厚さを最小限にすることが望ましい。エピ層の厚さは、出発基板のタイプによって部分的に影響される。例えば、赤リンをドープした基板は、個別半導体デバイスに対する出発基板材料として一般的に使用される。しかし、リン原子は、シリコン中に素早く拡散するという特性を有している。従って、基板の上面に形成されるエピ領域の厚さは、下にある高濃度ドープされた基板からのリン原子の上方拡散に対応するように定められる。エピ層の厚さを最小化するために、図34に示される一つの実施例によると、例えばヒ素のような相対的に拡散率の小さいドーパントを有するエピスペーサまたはバッファまたはバリア層3415が、リン基板3414上に形成される。リンドープされた基板とヒ素ドープされたバッファ層との組み合わせは、その後のエピドリフト領域3406の形成の土台を与える。層3415におけるヒ素ドーパント濃度は、デバイスの降伏電圧要求によって定められ、ヒ素のエピ層3415の厚さは、特定の熱量によって定められる。その後、通常のエピ層3406がヒ素のエピの上面に蒸着され、その厚さは、デバイス要求によって定められる。ヒ素のかなり低い拡散率は、ドリフト領域の全体的な厚が低減されることを可能にし、トランジスタのオン抵抗が低減することとなる。別の実施例において、高濃度ドープされた基板からエピ層へのドーパント種の上方拡散に対処するために、当該2つの層の間に拡散層が使用される。図35に示される1つの例示的な実施例によると、例えば炭化ケイ素SiXC1-Xからなるバリア層は、ボロンまたはリンを含む基板3514上にエピタキシャル蒸着される。その後、エピ層3506がバリア層3515の上に蒸着される。厚さおよび炭素組成は、製造技術の熱量によって変化し得る。炭素ドーパントは基板に最初に注入され、その後、熱処理によって炭素原子が活性化し、基板3514の表面にSiXC1-X化合物を形成することとなる。エピの厚さを低減する性能を制限する、特定のトランジスタ技術の別のアスペクトは、あるときはアクティブ領域に使用され、あるときは終端領域に使用されるエピ層と深い本体との間に形成される接合である。この深い本体領域の形成は、通常、工程初期に埋め込みステップを有する。フィールド酸化膜およびゲート酸化物によって要求される、その後の大きな熱量によって、深い本体およびドリフト領域での接合は、大体において徐々に変化している。チップ端での初期破壊を回避するために、高いオン抵抗をもたらす、かなり厚いドリフト領域が必要とされる。必要とされるエピ厚みを最小限にするために、拡散バリア層は、深い本体-エピの接合にも使用され得る。図36に示される例示的な実施例によると、炭素ドーパントは深い本体の窓を通して埋め込まれ、深い本体の埋め込みが実行される。次に続く熱プロセスは炭素原子を活性化し、p-井戸エピ接合にSiXC1-X化合物の層3615を深い本体領域3630の境界に形成する。炭化ケイ素層3615は、ボロン拡散を妨げる拡散バリアとして機能する。結果として得られる深い本体の接合は、狭くなり、エピ層3606の厚さが低減されることを可能にする。拡散バリアの利益を享受し得る、典型的なトレンチトランジスタにおけるさらに別の接合は、井戸-ドリフト領域の接合である。かかるバリア層を使用する実施例の簡略例は、図37に示されている。図31Mの構造に対する例示的な工程フローにおいて、p-井戸は図31Hおよび図31Iに示される2つのステップの間で形成される。井戸のドーパントこの例示的なn-チャンネルの実施例に対してはp型を埋め込む前に、最初に炭素が埋め込まれる。次に続く熱プロセスは炭素原子を活性化し、p-井戸とエピとの接合にSiXC1-Xの層3715を形成する。層3715は、拡散バリアとして機能してボロンの拡散を妨げ、p-井戸3704の深さは維持され得る。このことは、リーチスルーreachthroughに対する電位を増加することなく、トランジスタのチャンネル長を低減するのに役立つ。リーチスルーは、ドレイン-ソース電圧が増加するにつれて、前進する空乏境界の端部がソース接合に達するときに生じる。拡散バリアとしての機能を果たすことによって、層3715はリーチスルーをも妨げる。上述のように、トランジスタのチャンネル長を短くすることが望ましい。その理由は、このことによりオン抵抗が低減される結果となるからである。別の実施例において、トランジスタのチャンネル長は、エピタキシャル成長したシリコンを使用した井戸領域を形成することによって最小化される。つまり、ドリフトエピ層中への埋め込み拡散ステップが次に続けられるを含む、井戸形成の従来方法の代わりに、井戸領域は、エピドリフト層の上面に形成される。エピ-井戸の形成から得られ得る、短いチャンネル長以外の利点がある。シールドゲートトレンチトランジスタにおいて、例えば、井戸の底部トレンチとの接触部ゲートからドレインへの重なりの下にゲート電極が伸張する距離は、ゲート電荷Qgdを定めるのに重要である。ゲート電荷Qgdは、トランジスタのスイッチング速度に直接的に影響を与える。従って、この距離を的確に最小化し且つ制御することができるということが望ましい。しかし、例えば図31Iに示されるように、井戸がエピ中に埋め込まれて広がっている製造工程において、この距離は制御し難い。井戸の角でゲート-ドレインの重なりをより良好に制御するために、自己整合井戸を有するトレンチデバイスを形成するさまざまな方法が提案されている。1つの実施例において、エピ-井戸の蒸着を含む工程フローは、本体の接合の下部をゲートの下部に自己整合することを可能にする。図38A~図38Dを参照すると、埋め込み電極またはシールドゲートを有する、自己整合エピ-井戸トレンチデバイスの1つの例に対する簡略化された工程フローが示されている。トレンチ3802は、基板3814の上面に形成された第1のエピ層3806中にエッチングされる。n-チャンネルトランジスタに関しては、基板3814および第1のエピ層3806はn型材料である。図38Aは、内部トレンチ3802を含むエピ層3806の上面に成長されたシールド誘電体3808Sの層を示す。その後、例えばポリシリコンのような導電材料3811は、トレンチ3802の内部に堆積され、図38Bに示されるようにエピメサより下にエッチバックされる。さらなる誘電体3809Sをシールドポリ3811を覆うように堆積させる。メサを明らかにするように誘電体をエッチバックした後、第2のエピ層3804は、図38Cに示されるように、第1のエピ層3806の上面に選択的に成長される。エピ層3804によって形成されたメサは、示されているように最初のトレンチ3802の上に上部トレンチ部を作成する。この第2のエピ層3804は、第1のエピ層3806に対して異極性例えばp型のドーパントを有している。第2のエピ層3804におけるドーパント濃度は、トランジスタの井戸領域に対して所望のレベルに設定されている。層3804を形成する選択エピ成長SEGのステップの後、ゲート誘電体3808Gの層は、上面に形成され且つトレンチの側壁に沿って形成される。その後、ゲートの導電材料ポリは、トレンチ3802の残りの部分を満たすために堆積され、その後、図38Dに示されるように平坦化される。工程は、例えば図31J~図31Mに示される工程フローのように続き。トランジスタ構造が完成する。図38Dに示されるように、この工程は、井戸エピ3804で自己整合されるゲートポリ3810をもたらす。ゲートポリ3810の底部をエピの井戸3804より下に下げるために、図38Cに示されるような中間のポリ誘電体層3809Sの上面は、トレンチ3802の内部の所望の位置まで僅かにエッチングされ得る。従って、この工程は、ゲート電極の底部と井戸の角との間の距離の正確な制御を与える。SEG井戸の形成工程は、シールドゲートトレンチトランジスタに制限されることはなく、他の多くのトレンチゲートトランジスタの構造そのうちの幾つかは、本明細書に説明されているに使用され得る、ということが当業者によって認識される。SEGメサ構造を形成する他の方法は、Madsonなどによる同一出願人による米国特許第6,391,699号およびBrushなどによる米国特許第6,373,098号において説明されている。当該特許の内容全体は、本願に引用して援用される。自己整合の目的のために、井戸の角を制御する別の方法は、SEG井戸形成に依存せず、その代わりに角をなした井戸の埋め込みを含む工程を使用する。図39A及び図39Bは、この実施例に対する例示的な工程を示している。例えば図31Hおよび図31Iに示されているように、トレンチがゲートポリで満たされた後に井戸を形成する代わりに、この実施例においては、トレンチ3902の内部の誘電体層3908においてシールドポリを埋め込んだ後に且つトレンチの残りの部分が満たされる前に、任意の部分容量で第1の井戸埋め込みが行われる。その後、第2であるが角をなした井戸埋め込みは、図39Bに示されるように、トレンチ3902の側壁を通して行われる。その後ドライブサイクルが完了し、トレンチの角におけるドリフトエピ界面に、井戸に対する所望の外形を得ることとなる。埋め込み容量,ドライブサイクルの詳細およびエネルギーは、デバイスの構造要求によって変化する。この技術は、多くの異なるデバイスタイプにおいて使用され得る。別の実施例において、トレンチのピッチおよび角度埋め込みは、角度埋め込みが拡散されるときに、当該角度埋め込みは、隣接するセルから連続的な井戸を形成するためにその領域と同化し、第1の井戸埋め込みの必要性を取り除く。トレンチデバイスを形成する自己整合エピ井戸工程に対する別の実施例は、図40A~図40Eに関連して説明されている。上述のように、ゲートとドレインとの間の容量を低減するために、幾つかのトレンチゲートトランジスタは、内部の垂直方向の側壁に沿った誘電体層より、ゲートポリの下のトレンチの底部でより厚い。図40A~図40Eに示される例示的な工程実施例によると、図40Aに示されるように、誘電体層4008Bが最初にエピドリフト層4006の上面に形成される。誘電体層4208Bは、トレンチの底部に対して所望の厚さで形成され、その後、図40Bに示されるように誘電体の柱を残してエッチングされる。当該誘電体の柱は、次に形成されるトレンチと同じ幅を有している。次に、図40Cにおいて、選択的エピ成長ステップが実施され、誘電体の柱4008Bの周囲に第2のエピドリフト領域を形成する。第2のドリフトエピ層4006-1は、第1のエピドリフト層と同じ導電型であり且つ同じ材料であり得る。或いは、第2のエピドリフト層4006-1に対して他のタイプの材料を使用することが可能である。1つの例示的な実施例において、第2のドリフトエピ層4006-1は、シリコンゲルマニウムSiXGe1-X合金が行われるSEGのステップによって形成される。SiGe合金は、トレンチの底部近辺の蓄積領域でキャリア移動度を改善する。このことは、トランジスタのスイッチング速度を改善し、RDSonを低減する。例えばGaAsまたはGaNのような他の化合物の使用も可能である。その後、図40Dおよび図40Eにそれぞれ示されるように、ブランケットエピ井戸層blanketepiwelllayerが上面に形成され、その後、トレンチ4002を形成するためにエッチングされる。次に、ゲート酸化物の形成およびゲートポリの堆積図示せずが続けられる。結果として得られる構造は、自己整合エピ井戸を有するトレンチゲートである。従来の加工技術は、残りの工程ステップを完了するために使用され得る。バリエーションが可能であるということが当業者によって認識される。例えば、ブランケットエピ井戸層4004を形成した後にトレンチ4002をエッチングする代わりに、エピ井戸4002は、第2のドリフトエピ層4006-1の上面にのみ選択成長され、それが成長するにつれてトレンチ4002が形成され得る。上述のさまざまな加工技術は、井戸領域の形成に焦点を当てることによってデバイス性能を高め、チャンネル長およびRDSonを低減することとなる。工程フローの他のアスペクトを改善することによって、同様にデバイス性能を高めることができる。例えば、デバイス抵抗は、基板厚みを薄くすることによってさらに低減され得る。従って、ウエハの薄膜化工程は、基板の厚さを薄くするために一般的に行われている。ウエハの薄膜化は、通常、機械研磨およびテープの工程によって実施される。研磨およびテープの工程は、ウエハ上に機械力を与え、当該機械力は、ウエハ表面への損傷をもたらし製造問題を引き起こす。以下に説明される実施例において、改善されたウエハ薄膜化工程は、極めて基板抵抗を低減する。図40R,図40S,図40Tおよび図40Uは、基盤の厚さを薄くする1つの方法を示している。ウエハ上への所望の回路の製造が終了した後、回路が製造されているウエハ表面は、一時的にキャリアに接着される。図40Rは、結合材4003によってキャリア4005に接着された完成基板4001を示している。その後、当該完成基板の裏側は、例えば研磨および化学エッチングなどの工程を使用して所望の厚さに研磨される。図40Sは、薄膜化されている完成基板4001を有する、図40Rと同じサンドイッチ構造を示している。ウエハ4001の裏側の研磨後、ウエハの裏側は、図40Tに示されるように、低抵抗例えば金属ウエハ4009に接着される。このことは、薄膜化された完成ウエハ4001に金属ウエハ4009を接着するために、温度および圧力の下で、例えばはんだ4007のめっきを使用する従来方法を使用してなされ得る。その後、キャリア4005は除去され、薄膜化された完成ウエハ4001の上面はさらなる加工の前に洗浄される。高伝導性の金属基板4009は、熱放散および抵抗減少を容易にし且つ薄膜化されたウエハに対する機械的強度を与える。別の実施例は、化学工程を使用する最終的な薄膜化ステップを実施することによる、従来の機械プロセスの欠点なしで、薄いウエハを実現する。この実施例によると、アクティブデバイスは、厚いガラス上のシリコンSOTG基板のシリコン層に形成される。研磨ステージで、ウエハはSOTG基板の裏面でガラスを化学エッチングすることによって薄くされる。図41は、この実施例による例示的な工程フローを示している。シリコン基板から始めて、最初にステップ4110で、例えばHeまたはH2のようなドーパントがシリコン基板中に注入される。次にステップ4112で、シリコン基板はガラス基板に接着される。異なる接着工程が使用され得る。1つの例において、シリコンウエハおよびガラスウエハはサンドイッチ状にはさまれ、2つの基板を接着するために例えば400°C近辺に加熱される。ガラスは、例えばシリコン酸化物などであることができ、例えば約600μmの厚さを有し得る。次に、ステップ4114でシリコン基板の任意の切断およびSOTG基板の形成が続けられる。処理中および後の処理中の応力から基盤を保護するために、接着工程は、基板の反対側にSOTG層を形成するように繰り返され得るステップ4116。次に、エピ層が基板のシリコン面上に堆積されるステップ4118。このことは、前面に加えて裏面に行われ得る。裏面エピのドーピングレベルは、裏面のシリコンと同様であることが好ましいが、表側のエピは、デバイスによって必要とされるとおりにドーピングされる。その後、基板は、表側のシリコン層にアクティブデバイスを形成する製造工程におけるさまざまなステップにかけられる。1つの実施例において、表側の処理ステップによって導入された応力への耐性において、基板強度をさらに高めるために、基板の裏面は、表側のチップフレームの反対の構造を近似するようにパターン化され得る。この方法において、ガラス基板は格子状にエッチングされ、薄い基板がウエハにおける応力に耐えるのに役立つ。研磨で、裏側のシリコン層が従来の研磨工程によって除去されるステップ4120。次に、ガラスの一部分例えば半分を除去する別の研磨ステップ4122が続けられる。その後、ガラスの残りの部分が、例えばフッ酸を使用した化学エッチング工程によって除去される。裏側のガラスのエッチングは、アクティブシリコン層を攻撃する危険なくしてまたはアクティブシリコン層に対する物理的ダメージの原因となることなくして実施され得る。このことによって、ウエハにテープを貼る必要性が取り除かれ、結果として、テープおよびリテープretapeの設備の必要性およびそれらの各工程に関連したプロセスリスクが取り除かれる。従って、この工程は基板厚みをさらに最小化することを可能にし、デバイスの性能を高めることとなる。おの改善されたウエハ薄膜化工程の多くのバリエーションが可能である、ということが理解されるべきである。例えば、最終的な基板に対する所望の厚さによって、薄膜化ステップは、研磨を含むかもしれないしまたは含まないかもしれないし、化学エッチングが十分であり得る。また、改善されたウエハ薄膜化工程は、個別デバイスの加工に限定されず、他のタイプのデバイスの加工に使用され得る。他のウエハ薄膜化工程は、Pritchettによる同一出願人による米国特許第6,500,764号に説明されており、当該米国特許の内容全体は、本願に引用して援用される。パワートランジスタおよびそれらの性能にかなり影響を与え得る他のパワーデバイスについての他の多くの構造上のアスペクトおよび加工のアスペクトがある。トレンチの形状は1つの例である。トレンチの角周辺に集中しがちな、ダメージを与える恐れのある電界を低減するために、先が尖った角を避け、その代わりに丸い角を有するトレンチを形成することが望ましい。信頼性を改善するために、トレンチの側壁が滑らかな表面を有していることも望ましい。異なる化学エッチングは、例えばシリコンのエッチングレート,マスク層に対する選択性,エッチングプロファイル側壁の角度、一番上の角の丸み、側壁の粗さおよびトレンチ底部の丸みなどのような幾つかの反応の間でトレードオフを与える。例えばSF6であるフッ素化物fluorinatedchemistryは、高いシリコンのエッチングレート1.5μm/min、丸みを帯びたトレンチ底部および一直線のプロファイルを与える。フッ素化化学の欠点は、粗い側壁およびトレンチ凹部であり得るの表面の制御困難性である。例えばCl2である塩素化物は、より滑らかな側壁およびエッチングプロファイルおよびトレンチ表面のより良好な制御を与える。塩素化物でのトレードオフは、低いシリコンのエッチングレート1.0μm/minおよびトレンチ底部の丸みの少なさである。付加的なガスは、エッチング中に側壁を表面安定化処理するのに役立つように各化学物質に加えられ得る。側壁の表面安定化処理は、横のエッチングを最小化するために使用され、所望のトレンチ深さにエッチングする。さらなる加工ステップがトレンチの側壁を滑らかにするために使用され、一番上の角およびトレンチ底部の丸み付けを実現する。トレンチの側壁の表面品質が重要である。その理由は、トレンチの側壁に成長され得る酸化層の質に影響を与える。使用される化学物質にかかわらず、通常、主要なエッチングステップの前に画期的なステップが使用される。当該画期的なステップの目的は、主要なエッチングステップの間にシリコンのエッチングをマスクし得る、シリコンの表面上の自然酸化物を除去することである。画期的なエッチングについての代表的な化学物質はCF4またはCl2を含む。図42Aに示される、改善されたエッチング工程に対する1つの実施例は、塩素をベースにした、主要なシリコントレンチエッチングを使用し、フッ素をベースにしたエッチング工程が続けられる。この工程の1つの例は、Cl2/HBrの主要エッチングステップを使用し、次にSF6エッチングステップが続けられる。塩素処理ステップが主要なトレンチを所望の深さ部分までエッチングするために使用される。このことは、ある程度のテーパーおよび滑らかな側壁を有するトレンチプロファイルを定める。次の塩素処理ステップが、トレンチの残りの部分をエッチングするために使用され、トレンチ底部を丸め且つトレンチの側壁上のシリコンのダングリングボンドをさらに滑らかにする。フッ素化エッチング工程は、平滑化および丸み付けを制御するために、相対的に小さいフッ素流量,低圧および低電力で行われることが好ましい。2つの化学エッチング間のエッチング速度における差異によって、許容範囲にある全エッチング時間で、より信頼性があり且つ製造可能な工程を実現するように、2つのステップの時間はバランスを保たれ得るが、所望のトレンチプロファイル,側壁粗さおよびトレンチ底部の丸みは維持される。図42Bに示される他の実施例において、シリコンエッチングに対する改良方法は、フッ素をベースにした主要なエッチングステップと次に続けられる塩素をベースにした第2のエッチングステップとを含む。この工程の1つの例は、SF6/O2の主要なエッチングと次に続けられるCl2のステップとを含む。フッ素のステップは、大部分の深さを占める主要なトレンチをエッチングするために使用される。このステップによって、まっすぐな側壁および丸められたトレンチ底部を有するトレンチが作られる。状況に応じて、酸素がこのステップに加えられて、側壁の安定化処理を与え、側方エッチングを低減することによってまっすぐな側壁を維持することを補佐する。引き続き行われる塩素のステップは、トレンチの先端部の角を丸め且つ側壁粗さを低減させる。フッ素のステップの速いシリコンエッチング速度は、エッチングシステムの処理能力を増加させることによって、工程の生産性を増大させる。図42Cに示されるさらに別の実施例において、改良されたシリコンエッチング工程が、フッ素をベースにした化学反応にアルゴンを付加することによって得られる。この実施例による、主要なエッチングステップ用に使用される化学の例は、SF6/O2/Arである。エッチングステップにアルゴンを加えることによってイオン衝撃が増大し、その結果エッチングがより物理的になる。このことは、トレンチの先端部を制御するのに役立ち、トレンチの先端部が凹角になることをなくす。アルゴンの付加は、トレンチ底部の丸みを増大させ得る。付加的なエッチング工程は、側壁の平滑化のために必要とされ得る。改良されたシリコンエッチング工程に対する別の実施例は、図42Dに示されるように、フッ素をベースにした化学を酸素とともに使用するが、酸素は主要なエッチングステップの出発点からは取り除かれている。この工程の1つの例は、SF6を使用し、次にSF6/O2のステップが続けられる。エッチングの第1段階において、O2不足による側壁の安定化処理不足がある。このことは、トレンチの先端部で側方エッチングの量を増大させる結果をもたらす。その後、第2のエッチングステップSF6/O2が、トレンチ深さの残部のエッチングを続け、まっすぐなプロファイルおよび丸み付けられたトレンチ底部にする。このことは、時々T-トレンチとして言及される、先端部でより幅広いトレンチ構造をもたらす。T-トレンチ構造を使用するデバイスの例は、RobertHerrickによる自動位置合わせ機能を有するトレンチMOSFETを形成する構造および方法と表題が付けられた、同一出願人による米国特許出願第10/442,670号代理人整理番号:18865-131/17732-66850に詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。2つの主要なエッチングステップに対する時間は、T-トレンチの各部分T部分の先端,底部,まっすぐな側壁部に対する所望のエッチングを実現するように調整され得る。付加的な処理は、T-トレンチの先端角部を丸み付けし且つトレンチの側壁を滑らかにするために使用され得る。これらの付加的な処理方法は、例えば、1トレンチのエッチングレシピの終わりのフッ素をベースにしたステップまたは2分離したエッチングシステムにおける分離したフッ素をベースにしたエッチングまたは3犠牲酸化物sacrificialoxideまたはその他の組み合わせである。化学機械平坦化CMPのステップが、トレンチプロファイルの先端凹角部分を除去するために使用され得る。H2アニールも、丸み付けしたり、好ましいスロープトレンチプロファイルを作ることを補佐するために使用され得る。トレンチがより深い傾向にある、高電圧アプリケーションに対して、さらなる考慮がある。例えば、深いトレンチによって、シリコンエッチング速度は、製造可能な工程を実現するために重要である。このアプリケーションに対する化学エッチングは、通常フッ素化化学である。その理由は、塩酸化学エッチングは遅すぎるからである。また、滑らかな側壁を有する、一直線からテーパーがつけられたトレンチプロファイルが望ましい。トレンチの深さによって、エッチング工程は、マスク層に対する優れた選択性を有することも必要とされる。選択性に乏しい場合には、厚いマスク層が必要とされる。当該厚いマスク層は、機能の全アスペクト比を増大させる。側壁の安定化処理も極めて重要であり、微妙なバランスが実現されることを必要とする。側壁の過剰の安定化処理は、トレンチの底部が閉じるポイントまで狭くなる原因となり、側壁の過小な安定化処理は、側方エッチングが増大することをもたらす。1つの実施例において、深いトレンチのエッチング工程は、これら全ての要求を最適にバランスを保つように与えられる。図42Eに示されるこの実施例によると、エッチング工程は、傾斜をつけたO2rampedO2,傾斜をつけた電力rampedpowerおよび/または傾斜をつけた圧力とともにフッ素をベースにした化学エッチングを含む。1つの例示的な実施例は、エッチングの間中にエッチングプロファイルおよびシリコンエッチング速度を維持するような態様でSF6/O2エッチングステップを使用することである。O2に傾斜をつけることによって、側壁の表面安定化処理量は、エッチングの間中制御され、側方エッチングが増大するのを防ぎ表面安定化処理が少なすぎる場合またはトレンチの底部がくびれ切れることを防ぐ表面安定化処理が多すぎる場合。傾斜がつけられた酸素ガスの流れとともにフッ素をベースにしたエッチングを使用する例は、Grebsなどによる増加する酸素フローを有する集積回路のトレンチエッチングと表題が付けられた自己の米国特許第6,680,232号に詳細に説明されている。当該特許の内容全体は、本願に引用して援用される。電力および圧力に傾斜をつけることは、イオン流出密度を制御し且つシリコンのエッチング速度を維持することを補佐する。トレンチがより深くエッチングされるにつれて、シリコンのエッチング速度がエッチング中にかなり遅くなる場合には、全エッチング時間は長くなる。このことは、エッチングをする工程に対して低いウエハ処理能力をもたらす。また、O2に傾斜をつけることは、マスキング材料に対する選択性を制御することに役立つ結果となる。例えば10μmより深いトレンチに対する、この実施例による例示的な工程は、10~20ワット/分の電力レベルおよび2~3mT/分の圧力レベルで、3~5sccm/分のO2流量を有し得る。深いトレンチのエッチング工程の別の実施例は、例えばNF3のようなフッ素をベースにしたより攻撃的な化学を使用する。NF3は、シリコンエッチングに対してSF6より反応性があるので、NF3を使用することによって、より速いシリコンエッチング速度が実現される。付加的なガスが、側壁の表面安定化処理およびプロファイル制御のために加えられる必要があり得る。他の実施例においては、NF3エッチングステップに続いて、SF6/O2工程が続けられる。この実施例によると、NF3ステップは、シリコンの高エッチング速度でトレンチの深さの大部分をエッチングするために使用される。その後、SF6/O2のエッチングステップが、現存するトレンチ側壁の表面安定化処理をし且つトレンチ深さの残りの部分をエッチングするために使用される。図42Fに示される、この実施例のバリエーションにおいて、NF3およびSF6/O2のエッチングステップは交互の態様で行われる。このことは、立て続けのSF6/O2工程よりも、より大きなシリコンエッチング速度での工程を与える。このことは、速いエッチング速度のステップNF3とプロファイル制御のための側壁表面安定化処理をもたらすステップSF6/O2との間のバランスを保つ。ステップ間の当該バランスは、側壁粗さを制御する。シリコンのエッチング速度を維持し且つエッチングプロファイルを制御するのに役立つ十分な側壁表面安定化処理をもたらすために、エッチングのSF6/O2部分に対するO2,電力および圧力に傾斜をつける必要もあり得る。上述の実施例に関連して説明されるさまざまな工程ステップは、最適なトレンチのエッチング処理を実現するために異なる方法で組み合わせられ得る、ということが当業者によって認識されるであろう。これらのエッチング工程は、本願に説明されたいかなるパワーデバイスにおけるいかなるトレンチにも、集積回路の他のタイプに使用されるトレンチのほかのタイプにも使用され得る、ということが理解されるべきである。トレンチのエッチング工程に先立って、トレンチのエッチングマスクがシリコンの表面上に形成され、トレンチ形成されるべき領域を露出するようにパターンがつけられる。図43Aに示されるように、通常のデバイスにおいては、シリコン基板をエッチングする前に、トレンチのエッチングは、窒化物の層4305およびパッド酸化物の別の薄層4303を最初にエッチングする。トレンチにおける酸化層の形成中にトレンチが形成された後、パッド酸化物4303は、下にある窒化物層を持ち上げながらトレンチの端にも成長し得る。このことは、パッド酸化物が窒化物層4305の下のトレンチ端部近辺に局所的に成長するにつれて、一般的に鳥の嘴構造4307として言及されるものをもたらす。鳥の嘴構造を有するパッド酸化物の下のトレンチ端部の隣に次に形成されるソース領域は、トレンチの近くでより浅くなる。このことは極めて望ましくない。鳥の嘴効果を取り除くために、図43Bに示される1つの実施例において、例えばポリシリコン4309のような非酸化材料の層が、窒化物層4305とパッド酸化物4303との間にはさまれる。ポリ層4309は、次のトレンチ酸化物形成の間にパッド酸化物4303がさらに酸化されることを防ぐ。図44Aに示される他の実施例において、トレンチの開口を定める、窒化物層4405およびパッド酸化物4403を通じたエッチングの後に、例えば窒化物のような非酸化材料4405-1が表面構造上に形成される。その後、保護層4405-1は、図44Bに示されるような窒化物-パッド酸化物の構造の垂直な端面に沿ったスペーサを残して、水平な表面から除去される。窒化物のスペーサは、鳥の嘴効果を低減する次のステップの間に、パッド酸化物4403をさらなる酸化から保護する。別の実施例において、鳥の嘴の形成の程度を減じるために、図43Bおよび図44Bに示される両方の実施例は、組み合わせられ得る。つまり、ポリシリコン層は、図44Aおよび図44Bに関連して説明された工程から生じたスペーサに加えて、パッド酸化物と下にある窒化物との間に挟まれ得る。例えば、シリコントレンチをエッチングする間に、窒化物選択性に役立つように窒化物の表面上に他の層例えば酸化物を付加することを含む他のバリエーションが可能である。シールドゲート構造を有するさまざまなトランジスタに関連して上述されたように、誘電体層は、シールド電極をゲート電極から絶縁する。時々ポリ間誘電体interpolydielectricすなわちIPDとして言及される電極間誘電体層は、シールド電極とゲート電極との間に存在し得る電位差に耐えることができるように、頑強で信頼性のある態様で形成されなければならない。図31E,図31Fおよび図31Gを参照すると、関連した工程ステップに対する簡略化フローが示されている。トレンチの内部でシールドポリ3111のエッチバックの後、シールド誘電体層3108はシールドポリ3111と同じレベルまでエッチバックされる図31F。その後、図31Gに示されたように、ゲート誘電体層3108aがシリコンの上面上に形成される。IPD層を形成するのはこのステップである。シールド誘電体のリセスエッチングrecessetchの人工産物は、シールド誘電体の上面上への浅い溝の形成であり、シールド電極のどちら側にも残される。これは図45Aに示される。平坦でないトポグラフィーを有する、結果として得られた構造は、特に次の充填ステップで正角性の問題conformalityproblemを引き起こし得る。かかる問題をなくすために、IPDを形成するためのさまざまな改良方法が示されている。1つの実施例によると、シールド誘電体のリセスエッチング後に、多結晶シリコンポリのライナー4508Pが、例えば低圧化学気相成長法LPCVDの工程を使用して、図45Bに示されるように堆積される。或いは、ポリライナー4508Pは、シールドポリおよびシールド誘電体にわたってのみ形成され、ポリに対する選択成長またはポリの平衡スパッタを使用することによってトレンチ側壁を実質的にポリがない状態にする。ポリライナー4508Pは、その後酸化されて二酸化ケイ素に変わる。このことは、従来の熱酸化工程によって行われる。トレンチ側壁にポリが形成されていない実施例において、この酸化工程はゲート誘電体層4508Gをも形成する。トレンチの側壁から酸化したポリ層をエッチングした後、ゲート誘電体4508Gの薄層が形成され、図45Cに示されるように、残りのトレンチの空洞はゲート電極4510で満たされる。この工程の利点は、ポリが等角法で堆積するということである。このことは、ボイドおよび他の欠陥を最小化し、ポリがひとたびシールド誘電体およびシールド電極の上に堆積されると、より平坦な表面が形成される。結果として、より頑強で信頼性のある、改善されたIPD層が得られる。酸化の前に、トレンチ側壁および隣接するシリコン表面積をポリシリコンで囲むライニングすることによって、次の酸化ステップはメサの消費量が少なくなり且つトレンチの幅が不必要に広がることを最小化される。別の実施例において、図46A,図46Bおよび図46Cに示される簡略断面図において、シールドポリのリセスエッチングから生じた、トレンチ内部の空洞は、誘電体充てん材料4608Fで満たされる。当該誘電体充てん材料4608Fは、シールド誘電体4608Sのエッチング速度と同様のエッチング速度を有する、このステップは、高密度プラズマHDP酸化物沈着,気相成長法CVDまたはスピンオンガラスSOG工程のいずれかを使用して実施され得る。次に平坦化ステップが続けられ、トレンチの最上部で平面が得られることとなる。その後、誘電体充てん材料4608Fおよびシールド誘電体材料4608Sは、必要な厚さを有する絶縁材料の層が図46Bに示されるようにシールド電極4611の一面に残るように均一にエッチバックされる。その後、トレンチ側壁はゲート誘電体でライニングされ、その後、図46Cに示されるように、残りのトレンチの空洞はゲート電極で満たされる。結果として、局所的な非均一性がない、極めて等角なIPD層が得られる。高品質IPDを形成する別の方法に対する例示的な実施例は、図47Aおよび図47Bの簡略断面図に示されている。トレンチの内部にシールド誘電体層4708Sを形成し、空洞をシールドポリ4711で満たした後、シールドポリのエッチバックステップが行われ、トレンチ内部にシールドポリが埋め込まれることとなる。この実施例において、シールドポリのリセスエッチングは、トレンチにより多くのポリを残し、埋め込まれたシールドポリの上面が最終的な目標深さよりも高くなるようになる。シールドポリの上面の余分なポリの厚さは、IPDの目標厚さとほぼ同じになるように設計される。その後、シールド電極のこの上部は、その酸化率をさらに高めるように物理的改変または化学変換させられる。電極を化学変換または物理的改変させるための方法は、例えばフッ素またはアルゴンのイオンのような不純物をポリシリコン中にイオン注入することによって行われ、シールド電極の酸化率をそれぞれ高めることとなる。注入は、0度で行われることが好ましい。すなわち、トレンチ側壁を物理的改変または化学変換させないように、図47Aに示されるようにシールド電極に直角に行われることが好ましい。次に、シールド誘電体4708Sは、トレンチ側壁から誘電体を除去するためにエッチングされる。このシールド誘電体リセスエッチングは、図45Aに示されたものと同様にシールド電極4711に隣接する、残りのシールド誘電体にわずかな凹部をもたらす。次に、従来の酸化ステップが続けられ、その結果、シールドポリ4711の変化された上部は、トレンチの側壁よりも速い速度で酸化する。このことは、トレンチシリコン表面の側壁に沿った部分より、シールド電極にわたった部分に実質的により厚い絶縁体4708Tの形成をもたらす。シールド電極にわたった厚い絶縁体4708Tは、OPDを形成する。変化したポリは、シールド誘電体リセスエッチングの結果としてシールド誘電体の上面に形成された幾つかの凹部を補償すると同時に、横方向に酸化する。その後、従来ステップが実行されてトレンチにゲート電極を形成し、図47Bに示される構造が得られることとなる。1つの実施例において、シールド電極は、IPD対ゲート酸化物の厚さ比が2対1から5対1の範囲になるように変化させられる。例として、4対1の割合が選択される場合には、シールド電極にわたって形成されたIPDの約2000Aに対して、約500Aのゲート酸化物がトレンチ側壁に沿って形成される。別の実施例において、物理的改変または化学変換のステップは、シールド誘電体リセスエッチングの後に実行される。つまり、シールド酸化物4708Sは、トレンチ側壁から酸化物を除去するためにエッチングされる。このことは、シリコンおよびシールド電極の上部を、上述の物理的改変または化学的変換の方法に曝す。曝されたトレンチ側壁で、変更ステップは水平面、すなわちシリコンメサおよびシールド電極のみに制限される。例えばドーパントのイオン注入のような変化方法は、トレンチ側壁を物理的改変または化学的変換させないように0度シールド電極に垂直で行われる。その後、従来ステップが実行され、トレンチ中にゲート電極が形成される結果、シールド電極にわたった厚い誘電体をもたらす。改善されたIPD層を形成するさらに他の実施例は、図48に示されている。この実施例によると、例えば酸化物から作られている厚い絶縁層4808Tは、埋め込まれたシールド酸化物4808Sおよびシールド電極4811にわたって形成されている。厚い絶縁膜4808Tは、高密度プラズマHDP法またはプラズマ化学気相成長法PECVDのような指向性蒸着法を使用して選択的に形成されるすなわち下から上への充てん。指向性蒸着法は、図48に示されるように、垂直面に沿ったすなわちトレンチ側壁にわたった部分よりも、水平面に沿ってすなわちシールド電極およびシールド酸化物にわたって実質的に厚い絶縁体の形成をもたらす。その後、側壁から酸化物を除去するためにエッチングステップが行われるが、シールドポリシリコンにわたって十分な酸化物を残しておく。その後、トレンチ中にゲート電極を形成するために従来ステップが実行される。等角のIPDを得ること以外の、この実施例の利点は、IPDが酸化工程よりむしろ蒸着工程を通して形成されるので、メサの破壊やトレンチの拡がりが妨げられるということである。この方法の他の利点は、トレンチの上端角部で得られる丸みである。別の実施例において、シールド誘電体およびシールドポリが配置された後、スクリーン酸化物4908Pの薄層がトレンチの内部に成長される。その後、窒化ケイ素の層4903が、図49Aに示されるようにスクリーン酸化物4908Pを覆うように蒸着される。その後、窒化ケイ素層4903は、トレンチの底部面すなわちシールドポリ上からは除去されるがトレンチ側壁からは除去されないように等方エッチングされる。結果として得られる構造は、図49Bに示されている。その後、ウエハは酸化環境に曝され、図49Cに示されるように、厚い酸化物4908Tがシールドポリシリコン表面を形成することとなる。窒化物層4903は酸化に耐性があるので、著しい酸化はトレンチ側壁に沿って起こらない。その後、窒化物層4903は、例えば熱リン酸を使用してウエットエッチングによって除去される。図49Dに示されるように、従来の工程がゲート酸化物およびゲート電極を形成するために続けられる。幾つかの実施例において、IPD層の形成はエッチング工程を含む。例えば、IPDフィルムがトポグラフィーにわたって蒸着されている実施例に対して、所望の最終的なIPDの厚さよりもかなり厚いフィルム層が最初に蒸着され得る。このことは、平面のフィルム層を得るためになされ、トレンチ中の出発層の凹みを最小限にする。その後、厚いフィルムトレンチトレンチを完全に満たし且つシリコン表面にわたって伸長しているは、その厚さをIPD層の目標の厚さまで減じるためにエッチングされる。1つの実施例によると、IPDのエッチング工程は、少なくとも2つのエッチングステップにおいて行われる。第1ステップは。フィルムをシリコン表面へ平坦化することを目的としている。第2ステップは、IPD層をトレンチ内の所望の深さに配置しようとすることである。この第2のステップにおいて、シリコンに対するIPDフィルムのエッチング選択性が重要である。リセスエッチングステップの間に、IPD層のようなシリコンのトレンチ側壁と同様にシリコンメサが露出されトレンチ中に埋め込まれる。メサにおけるシリコンの損失は、実際のトレンチ深さに影響し、T-トレンチが必要とされる場合にはTの深さも影響される。図50Aに示される1つの例示的な実施例において、異方性プラズマエッチングのステップ5002が、シリコン表面に至るまでIPDフィルムを平坦化するために使用される。プラズマエッチングに対する例示的なエッチング速度は、5000A/分であり得る。次に等方性ウエットエッチング5004が続けられ、トレンチ中にIPDを設けることとなる。ウエットエッチングは、曝されたときにシリコン側壁を攻撃しないように且つ特定のリセス深さを得るために再現可能なエッチングを与えるように、シリコンに対して選択的な制御された溶液を使用して行われることが好ましい。ウエットエッチングに対する例示的な化学は、25°Cで約1100A/分のエッチング速度を実現する、6:1の緩衝酸化物エッチングBOEであり得る。RodneyRidleyによる同一出願人による米国特許第6,465,325号は、この工程に適した例示的なプラズマおよびウエットエッチングレシピに対する詳細を与え、その内容全体は本願に引用して援用される。最初のプラズマエッチングのステップは、ウエットエッチングよりもトレンチにわたったIPD層の凹みを少なくすることをもたらす。リセスエッチング用の第2のウエットエッチングの工程は、プラズマエッチングでもたらされるよりもシリコンに対する選択性に優れ且つシリコンに対するダメージが少ないという結果をもたらす。図50Bに示される別の実施例において、化学機械平坦化CMP工程は、シリコン表面までIPDフィルムを平坦化するために使用される。次に、IPDをトレンチ中に設けるためにウエットエッチングが続けられる。CMP工程は、トレンチにわたったIPD層の凹みを少なくすることをもたらす。リセスエッチングに対するウエットエッチングのステップは、シリコンに対する良好な選択性およびシリコンに対する少ないダメージをもたらすCMPによって生じる。これらの工程の他の組み合わせも可能である。高品質絶縁層の形成は、トレンチおよびプレーナゲート誘電体,層間絶縁膜等を含むIPD以外の構造において望ましい。最も一般的に使用される誘電体は二酸化ケイ素である。高品質酸化物フィルムを定義する幾つかのパラメータがある。主要特性は、特に、均一な厚さ,良好な整合性低い界面トラップ密度,高電界崩壊強度highelectricfieldbreakdownstrengthおよび低リークレベルである。これらの特性の多くに影響を与える要素の1つは、酸化物が成長する速度である。酸化物の成長速度を正確に制御することができることが望ましい。熱酸化の間に、ウエハ表面で荷電粒子との気相反応がある。1つの実施例において、酸化を制御する方法は、酸化の速度を増減するためにウエハに対する外部ポテンシャルのアプリケーションによって、荷電粒子,通常はシリコンおよび酸素に影響を与えることによって行われる。このことは、プラズマ反応種とともにがウエハ上に形成されないという点でプラズマ酸化とは異なる。また、この実施例によると、ガスは表面の方に加速されず、単に表面と反応しないにすぎない。例示的な実施例において、高温性能を有する反応性イオンエッチングRIEのチャンバーは、必要とされるエネルギーレベルを調整するために使用され得る。RIEチャンバーは、エッチング用には使用されないが、DCバイアスを加えるために使用され、酸化の速度を遅くしたり酸化を停止するために必要とされるエネルギーを制御する。図51は、この実施例による例示的な方法に対するフローチャートである。最初に、RIEチャンバーは試験環境において、ウエハにDCバイアスを印加するために使用される5100。表面反応を抑制するために必要とされる位置エネルギーを定めた後に5200、酸化が発生することを妨げるのに十分大きな外部バイアスが印加される5200。その後、例えばパルシングまたは他の方法のような外部バイアスを操作することによって、超高温での酸化速度でさえも制御され得る5130。この方法は、高温酸化の利点良好な酸化物フロー,低応力,さまざまな結晶方向における分化成長などを、急速且つ非均一な成長の欠点なしで可能にさせる。図51に関連した上述のような方法は、結果として得られる酸化層の質を改善することができるが、酸化物の信頼性は、特にトレンチ-ゲートデバイスにおいて懸念を残している。主要な劣化メカニズムの1つは、トレンチの角での高電界でよるものであり、このことは、当該トレンチの角でゲート酸化物が局所的に薄くなることから生じる。このことは、ゲートの高リーク電流およびゲート酸化物の低降伏電圧の原因となる。この効果は、トレンチデバイスがオン抵抗を低減するためにさらに調整されるとき且つ低減したゲート電圧要求が薄いゲート酸化物をもたらすときにより厳しくなることが予想される。1つの実施例において、ゲート酸化物の信頼性に関する懸念は、二酸化ケイ素より高い誘電率高い-K誘電体を有する誘電体を使用することによって緩和される。このことは、かなり厚い誘電体で、同様な閾値電圧および相互コンダクタンスを可能にする。この実施例によると、高い-K誘電体は、デバイスのオン抵抗またはドレインの降伏電圧の劣化なしでゲートのリークを低減し且つゲート誘電体の降伏電圧を増大させる。要求される熱安定性,トレンチ-ゲートデバイスおよび他のパワーデバイス中に集積されるために適切な界面準位密度を示す高い-K材料は、Al2O3,HfO2,AlXHfYOZ,TiO2およびZrO2などである。上述のように、トレンチゲートパワーMOSFETのスイッチング速度を改善するために、トランジスタのゲート-ドレイン間の容量Cgdを最小化することが望ましい。トレンチの側壁と比較して、トレンチの底部により厚い誘電体層を使用することは、Cgdを低減するための上述の方法のうちの1つである。厚い底部酸化層を形成する1つの方法は、トレンチの側壁および底部に沿ってスクリーン酸化物の薄層を形成することを含む。その後、薄い酸化層は、例えば窒化物のような酸化阻害材料の層によって覆われる。その後、トレンチの水平底面から全ての窒化物が除去されるが、トレンチの側壁は窒化物層で覆われたままになるように窒化物層は等方エッチングされる。トレンチの底部から窒化物を除去した後、所望の厚さを有する酸化層がトレンチの底部に形成される。その後、トレンチ側壁から窒化物およびスクリーン酸化物を除去した後、薄いチャンネル酸化層が形成される。厚い底部酸化物を形成する方法およびそのバリエーションは、Hurstなどによる同一出願人による米国特許第6,437,386号にかなり詳細に説明されている。当該特許の内容算体は本願に引用して援用される。選択的酸化物蒸着を含む、トレンチの底部に厚い酸化物を形成する他の方法は、Murphyによる自己の米国特許第6,444,528号に説明されており、その内容全体は本願に引用して援用される。1つの実施例において、トレンチの底部に厚い酸化物を形成する改良された方法は、準常圧CVDSACVDの工程である。この方法図52に示されている例示的なフローチャートによると、トレンチをエッチング後5210に、SACVDは極めて等角である酸化物フィルムを蒸着するために使用され5220、このことは、酸化物中にボイドなくしてトレンチを充てんする、例えば温熱性の正珪酸四エチルTEOSを使用して行われる。SACVDのステップは、100トールから700トールの範囲の準常圧で且つ約450°Cから600°Cの範囲にある例示的な温度で実行され得る。オゾンcm3/minに対するTEOSmg/minの比は、例えば2から3の範囲に設定され得るが、約2.4であることが好ましい。この工程を使用することによって、約2000Å200nmから10,000Å1000nmの範囲にある厚さまたはそれ以上の厚さを有する酸化物フィルムが形成され得る。これらの数は説明目的のみのためであり、特定の工程要求および生産設備の場所の大気圧のような他の要素によって変動しうる。最適温度は、蒸着速度を結果として得られる酸化層の質とバランスをとることによって得られ得る。高温では、蒸着速度は減速され、このことはフィルム収縮を低減し得る。かかるフィルム収縮は、薄層に沿ったトレンチの中央の酸化物フィルムにおけるギャップ形成をもたらす。酸化物フィルムが形成された後、当該酸化物フィルムはシリコン表面およびトレンチの内部からエッチバックされ、トレンチの底部に所望の厚さを有する、酸化物の相対的に平坦な層を残す5240。このエッチングは、例えば希フッ酸を使用して、ウエットエッチング工程またはウエットエッチング工程とドライエッチング工程の組み合わせによって行われうる。SACVDで形成された酸化物は多孔性である傾向があるので、蒸着後に環境湿度を吸収する。好ましい実施例において、この効果を改善するために、緻密化ステップ5250がエッチバック工程に続いて行われる。緻密化は、例えば1000°Cで約20分間熱処理することによって行われ得る。この方法に対する別の利点は、SACVD酸化物のエッチバックステップの間に、トレンチ端部をマスクオフmaskoffする性能であり、酸化物で満たされた終端トレンチを残すこととなる。つまり、誘電体で満たされたトレンチを含む、上述の終端構造のさまざまな実施例に関して、同じSACVDのステップが終端トレンチを酸化物で満たすために使用され得る。また、エッチバックの間にフィールド終端領域をマスクすることによって、同じSACVD工程のステップは終端領域にフィールド酸化物の形成をもたらし、熱フィールド酸化物を形成する所要の工程を取り除くこととなる。さらに、この工程は、かなりエッチングされた場合に、終端の誘電体層および厚い底部酸化物の両方が完全に再加工されることを可能にする。その理由は、シリコンは熱酸化工程で消費されず、その代わりにSACVD蒸着中に両方の位置に与えられるからである。他の実施例において、トレンチの底部に厚い酸化物を形成する別の方法は、指向性TEOSの工程を使用する。この実施例図53に示される例示的なフローチャートによると、TEOSの等角特性は、プラズマ化学気相成長法PECVDの指向性の性質と組み合わせられて、選択的に酸化物を蒸着することとなる5310。この組み合わせは、垂直面より水平面においてより大きな蒸着速度を可能にする。例えば、この工程を使用して蒸着された酸化物フィルムは、トレンチの底部で約2500Å250nmの厚さを有し、トレンチ側壁で約800Å80nmの平均厚みを有し得る。その後、全ての酸化物が側壁から除去されるまで酸化物は等方性エッチングされ、トレンチの底部に酸化物の層が残ることとなる。エッチング工程は、酸化物表面のドライエッチングのステップ5320を含み、次にウエット緩衝酸化物エッチングBOEのステップ5340が続けられる。本願で説明されている例示的な実施例に対しては、エッチング後に、トレンチの底部に例えば1250Aの厚さを有する酸化物の層が残り、側壁の酸化物は全て除去されている。特定の実施例において、酸化物表面のドライエッチングは、構造の上面に集中して、加速して上面領域から酸化物をエッチングするが、トレンチの底部における酸化物をかなり減速した状態でエッチングする。本願でフォッグエッチングfogetchとして言及するこのタイプのエッチングは、所望の選択性を与えるように、エッチング状態と化学エッチングとの慎重な調整を必要とする。1つの例において、このエッチングは例えばLAM4400のようなトップの電源を有するプラズマエッチャーを使用して、相対的に低電力および低圧で行われる。電力および圧力の例示的な値は、それぞれ200ワット~500ワットの範囲および250~500ミリトールの範囲のどこかであり得る。異なる化学エッチングが使用されることができる。1つの実施例において、例えば約5:1例えば190sccmでのC2F6および40sccmでのClの最適比で混合された、例えばC2F6であるフッ素化合物と塩素との組み合わせは、所望の選択性を与える。酸化物の化学エッチングの一環として塩素を使用することは珍しいことである。その理由は、塩素は金属またはポリシリコンのエッチング用に一般的に用いられており、通常は酸化物のエッチングを妨げるからである。しかし、このタイプの選択エッチングの目的に対しては、この組み合わせはうまく機能する。その理由は、C2F6は上面近辺の酸化物を攻撃的にエッチングするが当該上面において、高エネルギーはC2F6が塩素の影響に打ち勝つことを可能にする、トレンチの底部に近くなると、塩素がエッチング速度を減速する。この最初のドライエッチングのステップ5320の次にはBOE浸漬5340に先立っておそらく清浄化エッチング530が続けられる。この実施例によると、最適な選択性は、プラズマエッチングマシンに依存して変動し得る圧力,エネルギーおよび化学エッチングを細かく調整することによって実現される、ということが理解されるべきである。この実施例によるPECVD/エッチングの工程は、底部の酸化物が目標厚さを有するように、必要に応じて1回または2回以上繰り返され得る。この工程は、トレンチ間の水平メサ表面において厚い酸化物の形成をもたらす。ポリシリコンがトレンチに蒸着され、表面においてエッチバックされた後にこの酸化物はエッチングされることができ、トレンチ底部の酸化物は次のエッチングステップから保護されるようになる。トレンチの底部に選択的に厚い酸化物を形成する他の方法が可能である。図54は、トレンチ側壁に酸化物が形成しないようにするために高密度プラズマ法HDPを使用する、1つの例示的な方法に対するフローチャートを示している5410。HDP法の特性は、蒸着しながらエッチングするということであり、指向性TEOS法と比較すると、トレンチ底部の酸化物に対してトレンチ側壁への酸化物の形成が少ないという結果になる。その後、ウエットエッチングステップ5420が側壁から酸化物を除去するかまたはきれいにするために使用されるが、トレンチ底部には厚い酸化物を残す。この工程の利点は、トレンチの上端のプロファイルが、図55に示されるようにトレンチ5500から傾斜しており5510、ボイドフリーなポリ充てんを実現させている。上述のフォッグエッチングステップ5430は、ポリを充てんするステップ5440前に幾らかの酸化物を上端からエッチングするために使用されることができ、ポリエッチングの後に、上端からエッチングされる必要がある酸化物がより少なくなるようになる。HDP法の工程は、埋め込み電極を有するトレンチ例えば、シールドゲート構造を有するトレンチMOSFETにおける2つのポリ層の間に酸化物を蒸着するためにも使用されることができる。図56に示されるさらに別の方法によると、選択的SACVD工程がトレンチ底部に厚い酸化物を形成するために使用される。この方法は、TEOS対オゾンの比がより低いときに選択的になるというSACVDの性能を利用している。酸化物は窒化ケイ素上において極めて遅い蒸着速度を有するが、シリコン上には容易に堆積する。オゾンに対するTEOSの割合が小さくなるにつれて、蒸着はより選択的になる。この方法によると、トレンチをエッチング後に5610、パッド酸化物がトレンチアレイのシリコン表面に成長される5620。その後、窒化物の薄層がパッド酸化物上に蒸着される5630。次に異方性エッチングが続けられ、水平面から窒化物を取り除き、トレンチ側壁に窒化物を残す5640。その後、選択的SACVD酸化物は、約405°Cで例えば約0.6のTEOS対オゾンの比で、トレンチ底部を含む水平面に蒸着される5650。その後、必要に応じて、SACVD酸化物は熱処理5660によって緻密化される。その後、酸化物-窒化物-酸化物ONOのエッチングが、トレンチの側壁における窒化物および酸化物を取り除くために行われる5670。すでに説明されたように、ゲートトレンチの底部にその側壁と比較して厚い酸化層を使用する1つの理由は、Qgdまたはゲート-ドレイン間の電荷を低減することであるスイッチング速度が改善される。同じ理由は、トレンチの深さはドリフト領域中へのトレンチの重なりを最小現にするために、井戸接合の深さとほぼ同じである、ということを与える。1つの実施例において、トレンチの底部に厚い誘電体層を形成する方法は、トレンチの側面に厚い誘電体層を伸長する。このことは、底部酸化物の厚さをトレンチの深さおよび井戸接合の深さとは無関係にさせ、且つトレンチおよびトレンチ内部のポリが、かなりQgdを増加させることなく井戸接合より深くなることを可能にする。この方法による、厚い底部誘電体層を形成する方法は、図57~図59に示されている。図57Aは、トレンチの側壁のみを覆うようにエッチングされた後、パッド酸化物5710の薄層と窒化物層5720で覆われたトレンチの簡略化され且つ部分的な断面図を示している。このことは、図57Bに示されるように、パッド酸化物5710のエッチングがトレンチの底部およびチップの上面にあるシリコンを露出させることを可能にする。次に露出したシリコンの異方性エッチングが続けられ、図58Aに示されるような構造をもたらす上面のシリコンおよびトレンチの底部にあるシリコンは、共に所望の深さまで除去される。別の実施例において、シリコンエッチング中にトレンチの底部のみがエッチングされるように、上面のシリコンはマスクされ得る。次に、窒化物層5720で覆われていない位置に厚い酸化物5730を成長するように酸化ステップが行われ、図58Bに示される構造をもたらす。酸化物の厚さは、例えば約1200Å120nmから2000Å200nmであり得る。その後、窒化物層は除去され、パッド酸化物5710はエッチングされる。パッド酸化物のエッチングによって、厚い酸化物5730は多少薄くなる。残りの工程は、ゲートポリおよび井戸およびソースの接合を形成するために標準のフローを使用することができ、図59に示される例示的な構造をもたらす。図59に示されるように、結果として得られるゲート酸化物は、トレンチの側壁に沿って領域5740における井戸接合より上に伸長する、底部の厚い層5730を含む。幾つかの実施例において、トレンチに沿った井戸領域におけるチャンネルドーピングは、ドレイン側5740の近くで低ドープで段階的になっており、この領域は、ソース近辺の領域と比較して通常は低閾値電圧を有している。従って、領域5740におけるチャンネル中に重なっているトレンチの側面に沿って厚い酸化物を伸長することによって、デバイスの閾値電圧は増加しない。つまり、この実施例は、井戸接合の深さおよび側壁の酸化物を最適化することが、デバイスのオン抵抗に対して不利に影響を与えることなくQgdを最小化することを可能にする。トレンチの底部に厚い酸化物を形成するこの方法は、他のいかなるトレンチゲートデバイスと同様に、電荷調整構造と組み合わせたシールドゲート,デュアルゲートを含む上述のさまざまなデバイスに適用され得る、ということが当業者に認識される。トレンチの底部に厚い酸化物を形成する上述の工程およびIPDに対する上述の工程は、本願に説明されているいかなるトレンチゲートトランジスタを形成する工程において使用され得る、ということも当業者に認識される。これらの工程に対する他のバリエーションが可能である。例えば、図47Aおよび図47Bに関連して説明された工程の場合のように、シリコンの化学変換または物理的改変はその酸化速度を高めることができる。1つのかかる例示的な実施例によると、例えばフッ素および臭素のようなハロゲンイオン種は、トレンチ底部のシリコン中に0度で注入される。当該注入は、約15KeV以下の例示的なエネルギー,1E14例えば1E15~5E17より大きい例示的な量および900°C~1150°Cの範囲にある例示的な温度で生じ得る。トレンチ底部のハロゲン注入領域において、酸化物はトレンチ側壁と比較して加速された速度で成長する。上述の多くのトレンチデバイスは、電荷調整の目的のためにドープしているトレンチ側壁を有する。例えば、図5B,図5Cおよび図6~図9Aに示された全ての実施例は、幾つかのタイプのトレンチ側壁ドープ構造を有している。側壁ドープ法は、狭く深いトレンチおよび/またはトレンチの垂直側壁の物理的制約によって多少制限される。ガス状のソースまたは角をなした注入は、トレンチ側壁のドープ領域を形成するために使用され得る。1つの実施例において、改善されたトレンチ側壁ドープ法は、プラズマドーピング法またはパルスプラズマドーピング法を利用する。この方法は、ドーパントイオンのプラズマに取り囲まれたウエハに印加されるパルス電圧を利用する。印加電圧は、イオンをカソードシースからウエハの方へ且つウエハ中に加速する。印加電圧はパルスにされ、所望の分量が実現されるまで持続時間が続く。この方法は、これらトレンチデバイスの多くを等角ドープ法conformaldopingtechniqueとともに行うことを可能にする。さらに、この工程の高処理能力は、製造工程の全費用を低減する。プラズマドーピング法またはパルスプラズマドーピング法の使用は、トレンチ電荷調整構造に限定されるものではなく、トレンチ終端構造およびトレンチが形成されたドレイン,ソースまたは本体の結合を含む他の構造にも適用され得る。例えば、この方法論は、図4D,図4E,図5B,図5C,図6,図7,図8および図9Aに関連して説明されたようなシールドトレンチ構造のトレンチ側壁をドープするために使用され得る。さらに、この方法は、均一にドープされたチャンネル領域を作るために使用され得る。パワーデバイスに逆バイアスがかけられたとき、チャンネル領域p-井戸接合中への空乏領域の浸透は、接合の両側の電荷濃度によって制御される。エピ層におけるドープ濃度が高いときには、接合内の空乏は、突き抜け現象が降伏電圧を制限することを可能にするかまたは低いオン抵抗を維持するために必要とされるよりも長いチャンネル長を必要とする。チャンネル中への空乏を最小現にするために、より高いチャンネルドープ濃度が要求され得る閾値を増加させ得る。閾値は、トレンチMOSFETにおけるソースの下のピーク濃度によって定められるので、チャンネルにおける均一なドープ濃度は、チャンネル長とブレークダウンとの間の良好なトレードオフを与えることができる。より均一なチャンネル濃度を得るために使用され得る他の方法は、エピタキシャル工程,複数のエネルギー注入および階段接合を作成する他の方法を使用してチャンネル接合を形成することを含む。他の方法は、低ドープキャップ層を有する出発ウエハを使用する。この方法において、補正は最小現にされアップ拡散updiffusionがより均一なチャンネルドーピングプロファイルを作成するために用いられる。トレンチデバイスは、閾値がトレンチ側壁に沿ったチャンネルドーピング濃度によって定められるという事実を利用することができる。低閾値を維持しつつ、高ドーピング濃度をトレンチから離すことを可能にする工程は、突き抜け現象メカニズムを抑制するのに役立つ。ゲート酸化工程の前にp-井戸ドーピングを与えることは、トレンチ酸化物中への井戸のp型不純物例えばボロンの偏析を可能にさせ、チャンネルにおける濃度を低減する。その結果、閾値が低くなる。このことを上述の方法と組み合わせることによって、突き抜け現象なしでより短いチャンネル長を与えることができる。幾つかのパワーアプリケーションは、パワートランジスタを通って流れる電流の量を測定することを要求する。このことは、デバイスを通って流れる全電流を推定するために使用される全デバイス電流の一部を分離して測定することによってなされる。全デバイス電流の分離部は、当該分離された電流の量を示す信号を発生させる電流検出装置または電流検知器を通って流れる、その後、全デバイス電流を定めるために使用される。この処理は、電流ミラーとして一般に知られている。電流検出トランジスタは、通常、パワーデバイスと一体となって組み立てられ、両者は共通の基板に対してNPNトランジスタを使用する。BVcerにおける下付きの添字cerは、逆バイアスがかけられたコレクタ-エミッタバイポーラトランジスタ接合を言及しており、ベースへの接続は、ベース電流を制御するためにレジスタを使用する。低抵抗は、ほとんどのエミッタ電流をベースを通して除去させ、エミッタ-ベース接合がオンにされることを防ぐ、つまり、コレクタ中に少数キャリアを注入し戻す。オン状態は、レジスタ値によって設定され得る。キャリアがコレクタ中に注入し戻されると、エミッタとコレクタとの間の維持電圧は減少するスナップバックと呼ばれる現象。BVcerスナップバックがトリガーされる電流は、ベース-エミッタ抵抗RBEの値を調整することによって設定され得る。図64Dは、示されているように、シリコン制御整流器すなわちSCRおよびダイオードを使用するESD保護回路を示している。ゲートの陰極短絡構造を使用することによって、トリガー電流は制御され得る。ダイオード降伏電圧は、SCRがラッチする電圧をオフセットするために使用され得る。上述のモノリシックダイオード構造は、これらおよび他のESD保護回路のいずれにも使用され得る。幾つかのパワーアプリケーションにおいて、パワースイッチングデバイスの重要な動作特性は、スイッチング端子またはゲートのインピーダンスの基準である、その等価直列抵抗すなわちESRである。例えば、パワーMOSFETを使用する同期式降圧型コンバータにおいて、より低いESRはスイッチング損失を低減するのに役立つ。トレンチゲートMOSFETの場合において、それらのゲートESRは、ポリシリコンが満たされたトレンチの寸法によって主に定められる。例えば、ゲートトレンチの長さは、最小のワイヤボンドパッドサイズのようなパッケージ制限によって制約され得る。ポリシリコンにケイ化物膜を塗布することによって、ゲートの抵抗が小さくなる。しかし、トレンチMOSFETにおいてケイ化物を適用したポリを使用することは、多くの課題を引き起こす。標準的なプレーナ分散型MOS構造において、ゲートポリは、接合が埋め込まれ且つそれぞれの深さにドライブされた後、ケイ化物で処理され得る。ゲートポリが引っ込んでいるトレンチゲートデバイスに対して、ケイ化物を適用することはより困難である。従来のケイ化物の使用は最大温度を制限し、ウエハは約900°C未満までポストケイ化物処理にさらされる。ソース,ドレインおよび井戸のような拡散領域が形成されるとき、このことによって、製造工程の段階においてかなりの制約が生じる。ケイ化物に使われる最も典型的な金属はチタンである。タングステン,タンタル,コバルトおよびプラチナのような他の金属も使用されることができ、より処理許容度を与える高熱量ポストケイ化物処理higherthermalbudgetpostsilicideprocessingを可能にする。ゲートESRも、さまざまなレイアウト方法によって低減され得る。低いESRを有する電荷調整パワースイッチングデバイスを形成するさまざまな実施例が以下に説明されている。図65に示されている1つの実施例において、工程6500は、シールドおよび/または電荷調整の目的のために、トレンチの低部で形成された低部電極を有するトレンチを形成することを含むステップ6502。次に、IPD層を蒸着してエッチングする工程が続けられるステップ6504IPD層は、周知の工程によって形成され得る。或いは、図45~図50に関連して上述されたいずれかの工程が、IPD層を形成するために使用され得る。次に、上部電極またはゲートポリは、周知の工程を使用してステップ6506で蒸着され且つエッチングされる。次に、井戸およびソース領域を埋め込み且つドライブすることが続けられるステップ6508。ケイ化物がステップ6510でゲートポリに塗布されるのはステップ6508の後である。その後、ステップ6512で誘電体の蒸着および平坦化が続けられる。この工程のバリエーションにおいて、誘電体領域が蒸着され且つ平坦化されるステップ6512は最初に行われ、その後、コンタクトホールがソース/本体およびゲートに達するように開けられる。その後、ケイ化物コンタクト形成される。これら2つの実施例は、ケイ化物膜の転移点より低い低温アニールによって活性化される、高濃度の本体埋め込み領域に依存している。他の実施例において、ポリゲートは金属ゲートによって置き換えられる。この実施例によると、金属ゲートは平行ソースを使用して、例えばチタンを蒸着することによって形成され、トレンチ構造の充てん性能を改善する。金属ゲートを適用した後、ひとたび接合が埋め込まれ且つドライブされると、誘電体オプションはHDPおよびTEOSを含み、ゲートをソース/本体のコンタクトから絶縁する。別の実施例において、アルミニウムから銅の最上部金属であるさまざまな金属オプションを有するダマスク模様またはデュアルダマスク模様のアプローチが、ゲート端子を形成するために使用される。ゲートコンダクタのレイアウトも、ゲートのESRおよびデバイスの全スイッチング速度に影響を与え得る。図66Aおよび図66Bに示される他の実施例において、レイアウト法は、ケイ化物が適用された垂直面ポリストライプを窪んだトレンチポリと組み合わせ、ゲートのESRを低減する。図66Aを参照すると、極めて簡略化されたデバイス構造6600が示されており、ケイ化物で被覆されたポリライン6604は、トレンチストライプ6602に垂直にシリコンの表面に沿って伸長している。図66Bは、AA’軸に沿った、デバイス6600の簡略断面図を示している。ケイ化物が塗布されたポリライン6604は、トレンチとの交点でゲートポリと接している。ケイ化物が塗布された複数のポリライン6604は、シリコン表面上に伸長し、ゲート電極の抵抗率を減じる。例えば相互接続の2または3以上の層を有する工程によって可能となった、このおよび他のレイアウト法は、本願に説明されているトレンチゲートデバイスのいずれにおいても、ゲートのESRを改善するために使用され得る。回路アプリケーション例えば、本願に説明されているさまざまなデバイスおよび工程方法によって与えられるように、デバイスのオン抵抗における劇的な低減のために、パワーデバイスによって占められるチップ面積は低減され得る。結果として、低い電圧ロジックおよび制御回路を有するこれらの高電圧デバイスのモノリシック集積化はより実現可能になる。通常の回路アプリケーションにおいて、パワートランジスタと同じチップ上に集積され得る機能のタイプは、電力制御,検出,保護およびインターフェース回路を含む。他の回路を有するパワーデバイスのモノリシック集積において考慮すべき重要なことは、高電圧パワーデバイスを低電圧ロジックまたは制御回路から電気的に絶縁するために使用される方法である。これを実現するための、接合分離,誘電体分離およびシリコンオンインシュレータ等を含む多くの周知の方法がある。以下に、パワースイッチングに対する多くの回路アプリケーションが説明され、ここでは、さまざまな回路部品が、さまざまな程度に同じチップ上に集積され得る。図67は、低電圧デバイスを必要とする同期式降圧型コンバータDC-DCコンバータを示している。この回路において、一般的にハイサイドスイッチとして言及されるn-チャンネルMOSFETQ1は、中程度に低いオン抵抗を有するように設計されるが、電力損失を最小化するために速いスイッチング速度を有するように設計される。一般的にローサイドスイッチとして言及されるMOSFETQ2は、極めて低いオン抵抗と中程度に高いスイッチング速度を有するように設計される。図68は、中程度の電圧から高電圧のデバイスに対してより適した、他のDC-DCコンバータを示している。この回路において、主要なスイッチングデバイスQaは、速いスイッチング速度および高い阻止電圧を示している。この回路は、中程度に低いオン抵抗を有することを可能にするトランジスタQaを通る低電流フローおよび変圧器を使用する。同期整流器Qsに対して、低から超低のオン抵抗,速いスイッチング速度,極めて低いリバースリカバリー電荷reverserecoverychargeおよび低い相互電極容量interelectrodecapacitanceを有するMOSFETが使用され得る。かかるDC-DCコンバータに対する他の実施例および改善は、ElbanhawvによるDC-DCコンバータにおける損失を低減する方法および回路と表題がつけられた、同一出願人による売国特許出願第10/222,481号代理人整理番号第18865-91-1/17732-51430号により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。上述のさまざまなパワーデバイス構造のいずれもが、図67および図68のコンバータ回路におけるMOSFETを実行するために使用され得る。図4Aに示されたタイプのデュアルゲートMOSFETは、例えば、同期式降圧型コンバータを実行することに使用されるとき特定の利点を与えるタイプのデバイスである。1つの実施例において、特別なドライブスキームは、デュアルゲートMOSFETによって与えられる全ての機能を利用する。この実施例の例は、図69に示されており、ここでは、ハイサイドMOSFETQ1の第1のゲート端子G2は、ダイオードD1,レジスタR1とR2,およびコンデンサC1から構成される回路によって定められる電位を有する。Q1のゲート電極G2での固定電位は、最善のQgdに対して調整され、トランジスタのスイッチング時間を最適化し得る。ハイサイドスイッチトランジスタQ1の第2のゲート端子G1は、パルス幅変調されたPWM制御器/ドライバ図示せずからの通常のゲートドライブ信号を受け取る。ローサイドスイッチトランジスタQ2の2つのゲート電極は、示されているように同様にドライブされる。別の実施例において、ハイサイドスイッチの両方のゲート電極は別々にドライブされ、回路の性能をさらに最適化する。この実施例によると、異なる波形はハイサイドスイッチQ1のゲート端子G1およびG2をドライブし、遷移の間に最高のスイッチング速度を、残りのサイクルの間に最善のオン抵抗RDSonを実現する。示された実施例において、スイッチング中の約5Vの電圧Vaは、ハイサイドスイッチQ1のゲートに極めて低いQgdを運び、高いスイッチング速度をもたらすが、遷移td1,td2前後のRDSonは、その最低値ではない。しかし、スイッチングの間に、RDSonは損失に顕著に寄与している訳ではないので、このことは、回路の動作に不利に影響を与えない。パルス幅の残りの間に最低のRDSonを確実にするために、ゲート端子G2での電位Vg2は、図70Bのタイミング図に示されるように、時間tpの間にVaより高い第2の電圧Vbにドライブされる。このドライブスキームは、最適効率をもたらす。これらのドライブスキームにおけるバリエーションは、ElbanhawvによるデュアルゲートMOSFETに対するドライバーと表題がつけられた、同一出願人による米国特許出願第10/686,859号代理人整理番号第17732-66930により詳細に説明されており、その内容全体は本願に引用して援用される。パッケージ技術全てのパワー半導体デバイスに対して考慮すべき重要なことは、デバイスを回路に接続するために使用されるハウジングまたはパッケージである。半導体チップは、通常、例えば半田または金属が注入されたエポキシ接着剤のような金属ボンディング層を使用して、金属パッドに取り付けられる。ワイヤは、通常、チップの上面にボンディングされ、その後、モールドされた本体を通して突き出たリードにボンディングされる。その後、アセンブリが回路基板に実装される。ハウジングは、半導体チップ,電子装置およびその環境との間に電気的接続および熱接続の両方を与える。低い寄生抵抗,容量およびインダクタンスは、チップに対するより良好な界面を可能にするハウジングに対する、所望の電気的特徴である。パッケージング技術に対する改良は、パッケージにおける抵抗およびインダクタンスを低減することに焦点をあてて提案されている。あるパッケージ技術において、はんだくずまたは銅のスタッドは、チップの相対的に薄い金属面例えば2~5μm上に配される。金属表面の大面積に金属接続を配することによって、金属における電流路は短くなり且つ金属抵抗は低減される。チップのバンプ側が、銅のリードフレームまたはプリント回路基板の銅のトレースに接続される場合には、パワーデバイスの抵抗は、ワイヤボンディングされる解決法と比較すると低減される。図71および図72は、それぞれモールドされたおよびモールドされていないパッケージの簡略断面図であり、チップの金属表面にリードフレームを接続するはんだくずまたは銅のスタッドを使用している。図71に示されるようなモールドされたパッケージ7100は、はんだくずまたは銅のスタッド7104を介してチップ7102の第1面に接続するリードフレーム7106を含む。リードフレーム7106から離れて向かい合う、チップ7102の第2面は、モールド材料7108を通して露出されている。標準的な縦型パワートランジスタにおいて、チップの第2面はドレイン端子を形成する。チップの第2面は、回路基板上のパッドに対する直接的な電気接続を形成することができ、その結果、チップに対する低抵抗パスおよび電気パスを与える。このタイプのパッケージおよびそのバリエーションは、Joshiなどによるリードされてモールドされたパッケージにおけるフリップチップおよびその製造方法と表題がつけられた、同一出願人による米国特許出願第10/607,633号代理人整理番号第18865-42-1/17732-1342により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。図72は、パッケージ7200のモールドされていない実施例を示している。図72に示された例示的な実施例において、パッケージ7200は、例えば金属,絶縁層7222によって分離されている金属層7221を含む基準層7220を含む多層基板7212を有する。半田構造7213例えばはんだくずは、基板7212に取り付けられている。チップ7211は、チップの周囲に露出した半田構造7213とともに、基板7212に取り付けられている。チップ7211は、例えば半田7230のようなチップ取り付け材料で基板7212に結合され得る。図示されたパッケージが形成された後、当該パッケージはひっくり返されて、回路基板図示せずまたは他の回路基板上に実装される。縦型パワートランジスタがチップ7211上に組み立てられている実施例において、はんだくず7230はドレイン端子接続を形成し、チップ表面はソース端子を形成する。基板7212に対するチップ7211の接続を逆にすることによって、逆の接続も可能である。示されているように、モールド材料が必要とされないときに、パッケージ7220は薄く且つモールドされない。このタイプのモールドされていないパッケージのさまざまな実施例は、Joshiによる半導体デバイスに対するモールドされないパッケージと表題がつけられた、同一出願人による米国特許出願第10/235,249号代理人整理番号第18865-007110/17732.26390.003により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。チップの上面が、半田または導電性エポキシによって銅に直接接続されている他の方法が提案されている。銅とシリコンチップとの間に生じる応力は、チップの面積とともに増加する。半田またはエポキシの界面は、ブレーキングの前にかなり応力がかけられるだけであるので、直接的な接続方法は制限され得る。他方、バンプは、ブレーキングの前に置き換えが可能になり、かなり大きなチップとともに作用することが示されている。パッケージにおいて考慮すべき他の重要なことは熱放散である。パワー半導体の性能における改善は、小さいチップ面積をもたらすことが多い。チップにおける電力放散が低減しない場合には、熱エネルギーは小面積に集中し、高温および信頼性の悪化をもたらし得る。パッケージからの熱伝達率を増加させるための手段は、高い熱伝導性を有する材料を使用して、熱界面の数を減らすことおよび例えばシリコン,半田,チップ取り付けおよびチップ取り付けパッドのような層の厚さを減らすことを含む。RajeevJoshiによる改善された熱的性能および電気的性能を有する半導体チップパッケージと表題が付けられた、同一出願人により米国特許第6,566,749号その内容全体は、本願に引用して援用されるは、特にRFアプリケーションに対する縦型パワーMOSFETを含むチップに対する熱放散の問題への解決法を論じている。全体のパッケージ性能を改善する他の方法は、Joshiなどによるリードされモールドされたパッケージにおける、薄く熱的に機能改善されたフリップチップと表題がつけられた米国特許出願第10/271,654号代理人整理番号第18865-99-1/17732.53440と同様に、RajeevJoshiによる同一出願人による米国特許第6,133,634号および米国特許第6,469,384号により詳細に説明されている。本願に説明されているさまざまなパワーデバイスのいずれもが、本願に説明されているパッケージまたは他の適切なパッケージに収容され得る、ということが理解されるべきである。熱除去に対してハウジングのより大きい表面を使用することは、例えばハウジングの最上部と底部における熱界面のような低温を維持するためのハウジングの性能をも増大させる。増大した表面積とそれらの表面の周囲への気流とを組み合わせることによって、熱除去率は増大する。ハウジング設計は、外部ヒートシンクとの容易な境界面をも可能にする。熱伝導および赤外線の方法は一般的な方法であるが、交互の冷却方法のアプリケーションが可能である。例えば、RenoRossettiによる熱電子冷却システムを有するパワー回路と表題がつけられた、同一出願人による米国特許出願第10/408,471号代理人整理番号第17732-66720号その内容全体は、本願に引用して援用されるに説明されているような熱電子放射は、パワーデバイスを冷却するために使用され得る熱除去の1つの方法である。単一のパッケージにおける電力伝達および制御機能を含む他の論理回路の集積は、さらなる課題を提起する。1つとして、ハウジングは、他の電気的機能と相互作用するためにより多くのピンを必要とする。パッケージは、パッケージにおける高電流の電力相互接続と低電流の信号相互接続とを可能にさせるべきである。これらの課題に対処することができるさまざまなパッケージング技術は、特別な界面のパッドを取り除くためのチップ間ワイヤボンディング,ハウジング内に空間を残すためのチップオンチップchiponchipおよび特有のシリコン技術が単一の電気的機能に組み込まれることを可能にする多チップモジュールを含む。多チップパッケージ法に対するさまざまな実施例は、RajeevJeshiによるリードされモールドされたパッケージ技術においてフリップチップを使用する積層パッケージと表題が付けられた、同一出願人による米国特許出願第09/730,932号代理人整理番号第18865-50/17732-19450およびRajeevJoshiによる相互接続構造のアレイを有する基板を含む多チップモジュールと表題がつけられた米国特許出願第10/330,741号代理人整理番号第18865-121/17732-66650.08に説明されている。当該特許出願の両方は、本願に引用して援用される。上記事項は、本発明の好ましい実施例の完全な説明を与えるが、多くの選択肢,変更および均等物が可能である。例えば、多くの電荷調整法は、MOSFET、特にはトレンチゲートMOSFETとの関連で本願において説明されている。同じ方法は、横型デバイスと同様に、IGBT,サイリスタ,ダイオードおよびプレーナMOSFETを含む他のタイプのデバイスに適用することができる、ということが当業者によって理解される。従って、このおよび他の理由に対して、上述の説明は、本発明の範囲を限定するものとしてとられるべきものではなく、当該限定は添付の特許請求の範囲によって定められる。"