被試験メモリのアドレスを発生するアドレス発生部と、前記アドレス発生部により発生された前記アドレスをビット反転して前記被試験メモリに供給するか否かを選択する選択部と、前記アドレスをビット反転することを前記選択部が選択した場合に前記アドレス発生部により発生された前記アドレスをビット反転して出力し、前記アドレスをビット反転しないことを前記選択部が選択した場合に前記アドレス発生部により発生された前記アドレスをビット反転せずに出力する反転処理部と、前記反転処理部が出力した反転制御された前記アドレス、および、前記反転処理部が出力した前記アドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を、前記被試験メモリへと供給する供給部と、を備える試験装置。前記選択部は、前記アドレス発生部により発生された前記アドレスが、比較アドレスから少なくとも予め定め設定されたビット数分変化している場合に、前記アドレスをビット反転することを選択する請求項1に記載の試験装置。前記選択部は、アドレスのビット幅の1/2のビット数以上またはこれを超えて、前記アドレスが前記比較アドレスから変化している場合に、前記アドレスをビット反転することを選択する請求項2に記載の試験装置。前記選択部は、前記アドレスが、予め定められた固定の前記比較アドレスから少なくとも予め定め設定されたビット数分変化している場合に、前記アドレスをビット反転することを選択する請求項2または3に記載の試験装置。前記アドレス発生部は、前記被試験メモリがアドレスを受信しないサイクルにおいて、予め定められたアドレスを発生し、前記選択部は、前記被試験メモリがアドレスを受信しないサイクルにおいて発生されるアドレスを前記比較アドレスとして入力し、前記アドレスが前記比較アドレスから少なくとも予め定め設定されたビット数分変化している場合に、前記アドレスをビット反転することを選択する請求項4に記載の試験装置。前記アドレス発生部は、連続する2つのアドレスを出力して、アクセスするべき前記被試験メモリの記憶領域を指定する請求項5に記載の試験装置。前記選択部は、直前のサイクルにおいて前記被試験メモリに供給された前記アドレスを前記比較アドレスとして入力し、前記アドレスが前記比較アドレスから予め定め設定されたビット数以上またはこれを超えて変化している場合に、前記アドレスをビット反転することを選択する請求項2から6の何れか1項に記載の試験装置。試験に先立って、前記アドレスのビット幅以下のビット数を前記選択部に設定するビット数設定部を更に備え、前記選択部は、前記アドレス発生部により発生された前記アドレスが、前記比較アドレスから、少なくとも前記ビット数設定部により設定されたビット数分変化している場合に、前記アドレスをビット反転することを選択する請求項2から7の何れか1項に記載の試験装置。前記反転処理部は、設定に応じて前記アドレスをビット反転する機能を停止させて、ビット反転しない前記アドレスを出力する請求項1から8の何れか1項に記載の試験装置。被試験メモリを試験する試験方法であって、被試験メモリのアドレスを発生するアドレス発生ステップと、前記アドレス発生ステップにより発生された前記アドレスをビット反転して前記被試験メモリに供給するか否かを選択する選択ステップと、前記アドレスをビット反転することを前記選択ステップが選択した場合に前記アドレス発生ステップにより発生された前記アドレスをビット反転して出力し、前記アドレスをビット反転しないことを前記選択ステップが選択した場合に前記アドレス発生ステップにより発生された前記アドレスをビット反転せずに出力する反転処理ステップと、前記反転処理ステップにおいて出力した反転制御された前記アドレス、および、前記反転処理ステップにおいて出力した前記アドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を、前記被試験メモリへと供給する供給ステップと、を含む試験方法。ここで、高速化および大容量化に伴い消費電力の増大が問題となっている。そこで、近年、ビット反転するか否かを切り替えてアドレスを入力する機能を有する半導体メモリが登場している。このような半導体メモリに対してアクセスするコントローラは、アドレスのビット変化量が少なくなるように、半導体メモリにアドレスを供給することができる。これにより、このような半導体メモリは、アドレスの処理に伴う消費電力を低減することができる。ところで、試験装置は、予め作成された試験プログラムを実行することにより、被試験メモリに対して予め定められたアドレスに対して、データを書き込んだりデータを読み出したりする。従って、このような半導体メモリを試験する場合、アドレスをビット反転させるか否かを予め考慮して試験プログラムを作成しなければならなかった。このため、このような半導体メモリを試験するための試験プログラムは、作成が煩雑であった。本発明の第1の態様においては、被試験メモリのアドレスを発生するアドレス発生部と、前記アドレス発生部により発生された前記アドレスをビット反転して前記被試験メモリに供給するか否かを選択する選択部と、前記アドレスをビット反転することを前記選択部が選択した場合に前記アドレス発生部により発生された前記アドレスをビット反転して出力し、前記アドレスをビット反転しないことを前記選択部が選択した場合に前記アドレス発生部により発生された前記アドレスをビット反転せずに出力する反転処理部と、前記反転処理部が出力した反転制御された前記アドレス、および、前記反転処理部が出力した前記アドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を、前記被試験メモリへと供給する供給部と、を備える試験装置および試験方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本実施形態に係る試験装置10の構成を被試験メモリ200とともに示す。被試験メモリ200は、DDRDoubleDataRateインターフェイスを介して外部コントローラからアクセスされる。DDRインターフェイスは、複数本のデータ信号DQと、データ信号DQをサンプルするタイミングを示すクロック信号DQSとを並行して転送する。被試験メモリ200と外部コントローラとの間には、複数本のデータ信号と、データ信号の2倍のレートのクロック信号とが並行して転送される。被試験メモリ200は、このようなDDRインターフェイスを用いたメモリであって、例えばGDDR5GraphicsDoubleDataRate5メモリである。被試験メモリ200は、外部コントローラから、データ転送用のDDRインターフェイスを介して書き込みデータを入力する。また、被試験メモリ200は、データ転送用のDDRインターフェイスを介して外部コントローラへと、読み出しデータを出力する。また、被試験メモリ200は、外部コントローラから、アドレス転送用のDDRインターフェイスを介してアドレスを入力する。被試験メモリ200は、入力したアドレスに示された記憶領域に対して、データの書き込みおよび読み出しをする。被試験メモリ200は、外部コントローラからコマンドを入力する。被試験メモリ200は、入力したコマンドに示された内容に応じて、データの書き込み、データの読み出しおよびノーオペレーションNOP等の各種の処理を実行する。さらに、被試験メモリ200は、外部コントローラから反転サイクル信号を入力する。反転サイクル信号は、外部コントローラから被試験メモリ200へと転送されるアドレスとともに、外部コントローラから被試験メモリ200へと転送される。反転サイクル信号は、同期して転送されるアドレスが、ビット反転されているか、ビット反転されていないかを表す。例えば、反転サイクル信号は、H論理であれば、同期して転送されるアドレスがビット反転されていることを表す。また、例えば、反転サイクル信号は、L論理であれば、同期して転送されるアドレスがビット反転されていないことを表す。被試験メモリ200は、反転サイクル信号がビット反転していることを示している場合には、外部コントローラから入力したアドレスの値をビット反転した値に変換し、変換後のアドレスの記憶領域に対してデータの書き込みまたは読み出しをする。また、被試験メモリ200は、反転サイクル信号がビット反転していないことを示している場合には、外部コントローラから入力したアドレスの値に示された記憶領域に対して、データの書き込みまたは読み出しをする。このような被試験メモリ200に対してデータの書き込みまたは読み出しをする外部コントローラは、順次に被試験メモリ200へと転送するアドレスの値を、各ビットの論理値の変化量がより小さくなるように、ビット反転させる。そして、被試験メモリ200は、反転制御をしたアドレスとともに、反転サイクル信号を被試験メモリ200へと供給する。これにより、被試験メモリ200は、アドレスの各ビットの論理値の変化に伴う電力消費を抑制することができる。試験装置10は、パターン発生部20と、供給部22と、取得部24と、比較部26とを備える。本実施形態に係る試験装置10は、被試験メモリ200を試験する。パターン発生部20は、試験プログラムを実行して、被試験メモリ200に供給するべきコマンド、アドレス、反転サイクル信号および書込データを順次に発生する。さらに、パターン発生部20は、試験プログラムを実行して、被試験メモリ200から出力されるべき読出データの期待値を順次に発生する。供給部22は、パターン発生部20により発生されたコマンド、アドレス、反転サイクル信号および書込データを被試験メモリ200へと供給する。取得部24は、被試験メモリ200から出力された読出データを取得する。比較部26は、取得部24により取得された読出データを、パターン発生部20により発生された期待値と比較する。そして、比較部26は、読出データと期待値との比較結果を出力する。このような試験装置10は、被試験メモリ200の出荷前等において、被試験メモリ200に対してデータを書き込み、続いて、書き込んだデータを被試験メモリ200から読み出す。そして、試験装置10は、読み出したデータと期待値とを比較することにより、被試験メモリ200の不良セルを検出する。これにより、試験装置10は、被試験メモリ200を試験することができる。図2は、本実施形態に係るパターン発生部20の構成を示す。パターン発生部20は、パターンメモリ32と、シーケンサ34と、コマンド発生部36と、アドレス発生部38と、データ発生部40と、反転制御部42とを有する。パターン発生部20は、シーケンサ34により順次に実行される複数の試験命令を含む試験命令列試験プログラムを記憶する。また、パターン発生部20は、複数の試験命令のそれぞれに対応付けて、試験パターンを記憶する。試験パターンは、被試験メモリ200へと供給するべきコマンド、アドレスおよび書込データ、並びに、被試験メモリ200から出力される読出データの期待値を含むデータパターンである。シーケンサ34は、試験命令列の中に含まれる各試験命令を、試験サイクル毎に1つずつ順次に実行する。シーケンサ34は、実行した試験命令の内容および実行結果に応じて、次の試験サイクルにおいて実行するべき試験命令の位置を指定する。シーケンサ34は、一例として、ノーオペレーションNOPを実行した場合には、次の試験サイクルにおいて実行するべき試験命令の位置として、試験命令列中における当該試験命令の次の位置を指定する。シーケンサ34は、一例として、分岐命令を実行した場合には、次の試験サイクルにおいて実行するべき試験命令の位置を、分岐条件に従って切り替える。このようにシーケンサ34は、試験命令列に含まれる各試験命令を順次に実行する。コマンド発生部36は、シーケンサ34が実行した試験命令に対応付けた試験パターンを試験サイクル毎に取得し、取得した試験パターンに含まれるコマンドを発生する。そして、コマンド発生部36は、発生したコマンドを供給部22へと出力する。アドレス発生部38は、シーケンサ34が実行した試験命令に対応付けた試験パターンを試験サイクル毎に取得し、取得した試験パターンに含まれるアドレスを発生する。そして、アドレス発生部38は、発生したアドレスを反転制御部42へと出力する。データ発生部40は、シーケンサ34が実行した試験命令に対応付けた試験パターンを試験サイクル毎に取得し、取得した試験パターンに含まれる書込データおよび期待値を発生する。そして、データ発生部40は、発生した書込データを供給部22へと出力する。また、データ発生部40は、発生した期待値を比較部26へと出力する。反転制御部42は、アドレス発生部38により発生されたアドレスを取得して、当該アドレスをビット反転させるか否かを判定する。そして、反転制御部42は、ビット反転すると判定した場合には、アドレス発生部38により発生されたアドレスをビット反転して、供給部22へと出力する。また、反転制御部42は、ビット反転しないと判定した場合には、アドレス発生部38により発生されたアドレスをビット反転せずに、供給部22へと出力する。また、反転制御部42は、アドレス発生部38により発生されたアドレスをビット反転すると判定したか否かに応じて論理値が切り替わる反転サイクル信号を出力する。このように、反転制御部42は、反転制御がされたアドレス、および、出力したアドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を供給部22へと出力することができる。図3は、本実施形態に係る反転制御部42の構成の第1例を示す。反転制御部42は、ビット数設定部50と、選択部52と、反転処理部54とを有する。ビット数設定部50は、試験に先立って、被試験メモリ200へと供給されるアドレスのビット幅以下のビット数を選択部52に設定する。ビット数設定部50は、一例として、試験に先立って外部の制御装置から値が書き込まれるレジスタである。ビット数設定部50は、外部の制御装置から値が書き込まれる。例えば、ビット数設定部50が設定するビット数は、被試験メモリ200へと供給されるアドレスのビット幅の1/2のビット数またはこれを超えた値である。ビット数設定部50が設定するビット数は、例えば、被試験メモリ200へと供給されるアドレスのビット幅が8ビットであれば4ビットであり、被試験メモリ200へと供給されるアドレスのビット幅が9ビットであれば5ビットである。選択部52は、アドレス発生部38により発生されたアドレス、および、予めレジスタ等に設定された比較アドレスを入力する。比較アドレスは、例えば、試験に先立ってレジスタ等に書き込まれた固定の値である。本実施形態において、比較アドレスの値は、被試験メモリ200へと有効なアドレスが供給されていない期間においてアドレス発生部38から出力される値である。比較アドレスは、一例として、全てのビットが例えばL論理または0となっている値である。選択部52は、アドレス発生部38により発生されたアドレスおよび比較アドレスに基づき、アドレス発生部38により発生されたアドレスをビット反転して被試験メモリ200に供給するか否かを選択する。より具体的には、選択部52は、アドレス発生部38から発生されたアドレスが、比較アドレスから、少なくともビット数設定部50により予め設定されたビット数分変化している場合に、アドレスをビット反転することを選択する。また、選択部52は、アドレス発生部38により発生されたアドレスが、比較アドレスから、予め定め設定されたビット数分変化していない場合に、アドレスをビット反転しないことを選択する。選択部52は、一例として、アドレスのビット幅の1/2のビット数以上またはこれを超えて、アドレス発生部38により発生されたアドレスが比較アドレスから変化している場合に、アドレスをビット反転することを選択する。例えば、選択部52は、アドレスのビット幅が8ビットであれば4ビット以上、アドレスのビット幅が9ビットであれば5ビット以上、アドレス発生部38により発生されたアドレスが比較アドレスから変化している場合に、アドレスをビット反転することを選択する。選択部52は、一例として、不一致回路62と、判定部64とを含む。不一致回路62は、アドレス発生部38により発生されたアドレスと、比較アドレスとをビット単位で不一致であるか否かを比較する。判定部64は、不一致回路62により不一致であったと判定されたビット数が、予め設定されたビット数例えばアドレスのビット幅の1/2のビット数またはこれを超えたビット数以上である場合には、アドレスをビット反転することを選択する。判定部64は、不一致回路62により不一致であったと判定されたビット数が、予め設定されたビット数以上ではない場合には、アドレスをビット反転しないことを選択する。そして、判定部64は、選択結果に応じた論理値の反転サイクル信号を出力する。例えば、判定部64は、アドレスをビット反転することを選択した場合にはH論理の反転サイクル信号を出力し、アドレスをビット反転しないことを選択した場合にはL論理の反転サイクル信号を出力する。選択部52は、このような反転サイクル信号を反転処理部54に供給する。これとともに、選択部52は、反転サイクル信号を供給部22へと出力する。反転処理部54は、アドレス発生部38により発生されたアドレスを入力する。そして、反転処理部54は、アドレスをビット反転することを選択部52が選択した場合にアドレス発生部38により発生されたアドレスをビット反転して出力する。また、反転処理部54は、アドレスをビット反転しないことを選択部52が選択した場合にアドレス発生部38により発生されたアドレスをビット反転せずに出力する。より具体的には、反転処理部54は、反転サイクル信号の論理値に応じてアドレス発生部38により発生されたアドレスをビット反転して出力するか否かを切り替える。反転処理部54は、このように反転制御されたアドレスを供給部22へと出力する。以上のような反転制御部42は、アドレスをビット反転したアドレスパターン、および、アドレスをビット反転しないアドレスパターンのうち、比較アドレスからの変化量が少ない方を選択して出力することができる。これにより、反転制御部42は、アドレス発生部38が実行する試験プログラムを変更しなくても、アドレスを適切にビット反転させることができる。図4は、本実施形態に係る反転制御部42の構成の第2例を示す。第2例に係る反転制御部42は、図3に示される第1例に係る反転制御部42と略同一の機能および構成を採るので、図3に示される反転制御部42と略同一の機能および構成の構成要素については図面中に同一の符号を付けて、相違点を除き説明を省略する。被試験メモリ200は、コマンドの内容に応じて、アドレスにおける各ビットが表す内容が異なる。従って、試験装置10は、被試験メモリ200に供給するコマンドの内容に応じて、パターンデータに含まれるアドレスパターンを選択および並べ替えをして、被試験メモリ200に供給する。第2例に係る反転制御部42は、アドレス発生部38から出力されたアドレスパターンの各ビットの選択および並べ替えの処理を、アドレスの反転処理とともに実行する。第2例に係る反転制御部42は、第1レジスタ72と、第1並べ替え部74と、第2レジスタ76と、第2並べ替え部78とを更に有する。第1レジスタ72は、アドレス発生部38から出力された選択信号を試験サイクル毎に取得して保持する。選択信号には、アドレス発生部38により発生されたアドレスに含まれる複数のビットのうち、何れのビットを選択してどのように並べ替えるかを指定する情報が含まれる。第1並べ替え部74は、アドレス発生部38により発生されたアドレスに含まれる複数のビットのうち選択信号により指定されたビットを選択し、選択したビットを選択信号により指定されたビット位置に並べ替える。第1並べ替え部74は、一例として、アドレス発生部38により発生された24ビットのアドレスを、8ビットまたは9ビットのアドレスに変換する。そして、第1並べ替え部74は、選択および並べ替え後のアドレスを選択部52に出力する。第2レジスタ76は、アドレス発生部38から出力された選択信号を試験サイクル毎に取得して保持する。第2並べ替え部78は、アドレス発生部38により発生されたアドレスに含まれる複数のビットのうち選択信号により指定されたビットを選択し、選択したビットを選択信号により指定されたビット位置に並べ替える。この場合において、第2並べ替え部78は、被試験メモリ200の各アドレスピンに対応させて並べ替えを行う。そして、第2並べ替え部78は、選択および並べ替え後のアドレスを反転処理部54に出力する。このような第2例に係る反転制御部42によれば、コマンドの内容に応じてアドレスにおける各ビットが表す内容が異なる場合であっても、適切に反転処理をすることができる。図5は、被試験メモリ200の動作クロック、クロック信号、コマンドおよびアドレスの一例を示す。図5のAおよびBに示されるように、被試験メモリ200は、クロック信号のレートに対して、2倍のレートの動作クロックに同期して動作する。従って、試験装置10は、クロック信号のレートに対して、2倍のレートでアドレスを出力する。また、図5のCに示されるように、被試験メモリ200は、動作クロックに同期して受け取ったコマンドに応じた処理を実行する。被試験メモリ200は、一例として、バンクアクティブコマンドACT、リードコマンドRD、ライトコマンドWR、ノーオペレーションコマンドNOP等を受け取って対応する処理を実行する。従って、パターン発生部20のコマンド発生部36は、このような各種のコマンドを試験プログラムに応じて順次に出力する。また、図5のDに示されるように、被試験メモリ200は、特定の記憶領域に対してアクセスするコマンドを受け取った場合には、コマンドとともに、連続する2つのサイクルに含まれる2つのアドレスを受け取る。そして、被試験メモリ200は、連続する2つのサイクルに含まれる2つのアドレスにより指定される記憶領域に対してアクセスする。従って、パターン発生部20のアドレス発生部38は、特定の記憶領域に対してアクセスするコマンドを出力する場合には、連続する2つのアドレスを出力して、アクセスするべき被試験メモリ200の記憶領域を指定する。また、図5のDに示されるように、被試験メモリ200は、コマンド毎に、各ビットが表す内容が異なるアドレスを受け取る。そして、被試験メモリ200は、受け取ったコマンドの内容に対応して、アドレスを解釈して、指定された記憶領域にアクセスする。従って、パターン発生部20の反転制御部42は、被試験メモリ200へと出力するコマンドの内容およびアドレスの出力タイミングに応じて、アドレス発生部38から出力されたアドレスの各ビットの値を選択および並べ替えをする。また、被試験メモリ200は、特定の記憶領域に対してアクセスするコマンドを受け取った場合以外の期間においては、アドレスを受信しない。そこで、パターン発生部20のアドレス発生部38は、被試験メモリ200がアドレスを受信しない期間においては、予め定められた固定のアドレスを被試験メモリ200へと供給する。例えば、パターン発生部20のアドレス発生部38は、被試験メモリ200がアドレスを受信しない期間においては、全てのビットがL論理または0とされたアドレスを出力する。そして、パターン発生部20の反転制御部42は、被試験メモリ200がアドレスを受信しない期間において発生する固定のアドレスを比較アドレスとして、アドレスのビット反転制御を実行する。これにより、試験装置10は、コマンドとともに連続する2つのアドレスを出力する場合において、先頭のアドレスと、当該先頭のアドレスの直前のアドレスとのビット単位の変化量を最も小さくすることができる。さらに、試験装置10は、コマンドとともに連続する2つのアドレスを出力する場合において、末尾のアドレスと、当該末尾のアドレスの直後のアドレスとのビット単位の変化量を最も小さくすることができる。図6は、試験装置10および被試験メモリ200内の各信号のタイミングチャートの一例を示す。図6Aは、アドレス発生部38により発生されるアドレス選択および並べ替え後のアドレスを示す。図6Bは、比較アドレスを示す。図6Cは、不一致回路62の出力を示す。図6Dは、図6Aと同様の、アドレス発生部38により発生されるアドレス選択および並べ替え後のアドレスを示す。図6Eは、反転サイクル信号を示す。図6Fは、反転制御されたアドレスを示す。図6Gは、被試験メモリ200が受信するクロック信号を示す。図6Hは、被試験メモリ200の動作クロックを示す。図6Iは、被試験メモリ200が受信するコマンドを示す。図6Jは、被試験メモリ200が受信する反転サイクル信号を示す。図6Kは、被試験メモリ200が受信するアドレスを示す。図6Lは、被試験メモリ200内部におけるアドレスを示す。試験装置10は、一例として、9ビットのアドレスを被試験メモリ200へと出力する。この場合、反転制御部42は、アドレス発生部38により発生されたアドレスが比較アドレスから5ビット以上変化している場合、反転サイクル信号をH論理として、被試験メモリ200へと供給するアドレスを反転させる。また、反転制御部42は、アドレス発生部38により発生されたアドレスが比較アドレスから5ビットよりも少ない変化の場合、反転サイクル信号をL論理として、被試験メモリ200へと供給するアドレスを非反転とする。被試験メモリ200は、試験装置10からアドレスおよび反転サイクル信号を入力する。被試験メモリ200の内部のコントローラは、反転サイクル信号がL論理の場合、入力したアドレスを非反転の状態で取得して、記憶領域にアクセスする。また、被試験メモリ200の内部のコントローラは、反転サイクル信号がH論理の場合、入力したアドレスを反転して取得して、記憶領域にアクセスする。以上のように試験装置10によれば、被試験メモリ200へと出力するアドレスの変化量を小さくすることができる。これにより、試験装置10によれば、アドレス転送に伴う電力消費を抑制することができる。図7は、本実施形態に係る反転制御部42の構成の第3例を示す。第3例に係る反転制御部42は、図3に示される第1例に係る反転制御部42および図4に示される第2例に係る反転制御部42と略同一の機能および構成を採るので、これらと略同一の機能および構成の構成要素については図面中に同一の符号を付けて、相違点を除き説明を省略する。第3例に係る反転制御部42は、アドレス保持部90を更に有する。アドレス保持部90は、直前のサイクルにおいて被試験メモリ200に供給されたアドレスを比較アドレスとして入力して、1サイクル分保持する。そして、選択部52は、アドレス発生部38により発生されたアドレスがアドレス保持部90により保持されている比較アドレスと予め定め設定されたビット数以上またはこれを超えて変化している場合に、アドレスをビット反転することを選択する。これにより、反転制御部42は、複数のサイクル期間に亘り連続してアドレスを出力する場合においても、アドレスのビット毎の変化量を小さくすることができる。また、反転処理部54は、試験の内容に応じて、反転制御したアドレスを出力するか、反転制御せずにアドレスを出力するかを、外部から設定されるモードに応じて切り替えられてもよい。この場合、反転処理部54は、外部から反転制御せずにアドレスを出力するモードが設定された場合、その設定に応じてアドレスをビット反転する機能を停止させて、ビット反転しないアドレスを出力する。これにより、反転処理部54は、アドレスの反転制御をしない設定で被試験メモリ200を試験することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。