"半導体パッケージにおいて、少なくともターミナルの第1対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第1情報を提供するディファレンシャル信号を受信する前記ターミナルの第1対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第1情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力を含むインターフェース回路と、を備えることを特徴とする半導体パッケージ。前記インターフェース回路は、前記入力及び前記出力を含む入力バッファを備えることを特徴とする請求項1に記載の半導体パッケージ。前記インターフェース回路は、前記出力信号をシングルエンド信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供することを特徴とする請求項1に記載の半導体パッケージ。前記インターフェース回路は、前記出力信号をシングルエンド信号として、ただ一つの貫通電極のスタックに提供することを特徴とする請求項1に記載の半導体パッケージ。前記インターフェース回路は、前記ディファレンシャル信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、シングルエンド信号として出力することを特徴とする請求項1に記載の半導体パッケージ。前記インターフェース回路は、前記ターミナルの第1対から第1頻度でデータを受信し、前記第1頻度より低い第2頻度でデータを出力することを特徴とする請求項1に記載の半導体パッケージ。前記インターフェース回路は、前記ターミナルの対から第1データを倍数の連続的なパケットとして受信し、前記第1データを前記貫通電極の複数のスタックのうち少なくとも二つに出力するデシリアライザを備えることを特徴とする請求項6に記載の半導体パッケージ。前記第1頻度は、前記第2頻度の2nnは整数倍であることを特徴とする請求項7に記載の半導体パッケージ。前記インターフェース回路は、前記半導体チップのスタックを形成する半導体チップの一部であることを特徴とする請求項1に記載の半導体パッケージ。前記パッケージは、ただ二つの半導体チップを備えることを特徴とする請求項9に記載の半導体パッケージ。前記半導体チップのスタックに配置されるパッケージ基板をさらに備え、前記インターフェース回路は、前記パッケージ基板の一部であることを特徴とする請求項1に記載の半導体パッケージ。前記貫通電極の複数のスタックのうち少なくとも一つのスタックは、前記半導体チップのスタックの全部に拡張されることを特徴とする請求項1に記載の半導体パッケージ。一つ以上のターミナルをさらに備え、前記一つ以上のターミナルは、それぞれ一つ以上のシングルエンド入力信号を入力する入力と連結され、前記ディファレンシャル信号は、データ信号であり、前記一つ以上のシングルエンド入力信号は、それぞれデータ信号ではないことを特徴とする請求項1に記載の半導体パッケージ。トップとサイドとの部分をカバーする非伝導封止材をさらに備えることを特徴とする請求項1に記載の半導体パッケージ。半導体パッケージにおいて、少なくともターミナルの第1対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第1情報を提供するディファレンシャル入力信号を受信する前記ターミナルの第1対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第1情報を含むディファレンシャル出力信号をディファレンシャル信号のフォーマットで提供する出力を含むインターフェース回路と、を備えることを特徴とする半導体パッケージ。前記インターフェース回路は、前記入力及び前記出力を含む入力バッファを備えることを特徴とする請求項15に記載の半導体パッケージ。前記インターフェース回路は、前記出力信号をディファレンシャル信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供することを特徴とする請求項15に記載の半導体パッケージ。前記インターフェース回路は、前記出力信号をディファレンシャル信号として、ただ一つの貫通電極のスタックに提供することを特徴とする請求項15に記載の半導体パッケージ。前記インターフェース回路は、前記ディファレンシャル信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、ディファレンシャル信号として出力することを特徴とする請求項15に記載の半導体パッケージ。前記インターフェース回路は、前記ターミナルの第1対から第1頻度でデータを受信し、前記第1頻度より低い第2頻度でデータを出力することを特徴とする請求項15に記載の半導体パッケージ。前記インターフェース回路は、前記ターミナルの対から第1データを倍数の連続的なパケットとして受信し、前記第1データを前記貫通電極の複数のスタックのうち少なくとも二つに出力するデシリアライザを備えることを特徴とする請求項20に記載の半導体パッケージ。前記第1頻度は、前記第2頻度の2nnは整数倍であることを特徴とする請求項21に記載の半導体パッケージ。前記インターフェース回路は、前記半導体チップのスタックを形成する半導体チップの一部であることを特徴とする請求項15に記載の半導体パッケージ。前記パッケージは、ただ二つの半導体チップを備えることを特徴とする請求項23に記載の半導体パッケージ。前記半導体チップのスタックに配置されるパッケージ基板をさらに備え、前記インターフェース回路は、前記パッケージ基板の一部であることを特徴とする請求項15に記載の半導体パッケージ。前記貫通電極の複数のスタックのうち少なくとも一つのスタックは、前記半導体チップのスタックの全部に拡張されることを特徴とする請求項15に記載の半導体パッケージ。一つ以上のターミナルをさらに備え、前記一つ以上のターミナルは、それぞれ一つ以上のシングルエンド入力信号を入力する入力と連結され、前記ディファレンシャル信号は、データ信号であり、前記一つ以上のシングルエンド入力信号は、それぞれデータ信号ではないことを特徴とする請求項15に記載の半導体パッケージ。トップとサイドとの部分をカバーする非伝導封止材をさらに備えることを特徴とする請求項15に記載の半導体パッケージ。半導体パッケージにおいて、少なくともターミナルの第1対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第1情報を提供するディファレンシャル入力信号を受信する前記ターミナルの第1対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第1情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力を含むインターフェース回路と、を備え、前記インターフェース回路は、前記ディファレンシャル入力信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、前記出力信号を提供することを特徴とする半導体パッケージ。前記インターフェース回路は、入力及び出力を含む入力バッファを備えることを特徴とする請求項29に記載の半導体パッケージ。前記インターフェース回路は、前記出力信号をシングルエンド信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供することを特徴とする請求項29に記載の半導体パッケージ。前記インターフェース回路は、前記出力信号をシングルエンド信号として、ただ一つの貫通電極のスタックに提供することを特徴とする請求項29に記載の半導体パッケージ。前記インターフェース回路は、前記出力信号をディファレンシャル信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供することを特徴とする請求項29に記載の半導体パッケージ。前記インターフェース回路は、前記ターミナルの第1対から第1頻度でデータを受信し、前記第1頻度より低い第2頻度でデータを出力することを特徴とする請求項29に記載の半導体パッケージ。前記インターフェース回路は、前記ターミナルの対から第1データを倍数の連続的なパケットとして受信し、前記第1データを前記貫通電極の複数のスタックのうち少なくとも二つに出力するデシリアライザを備えることを特徴とする請求項34に記載の半導体パッケージ。前記第1頻度は、前記第2頻度の2nnは整数倍であることを特徴とする請求項35に記載の半導体パッケージ。前記インターフェース回路は、前記半導体チップのスタックを形成する半導体チップの一部であることを特徴とする請求項29に記載の半導体パッケージ。前記パッケージは、ただ二つの半導体チップを備えることを特徴とする請求項37に記載の半導体パッケージ。前記半導体チップのスタックに配置されるパッケージ基板をさらに備え、前記インターフェース回路は、前記パッケージ基板の一部であることを特徴とする請求項29に記載の半導体パッケージ。前記貫通電極の複数のスタックのうち少なくとも一つのスタックは、前記半導体チップのスタックの全部に拡張されることを特徴とする請求項29に記載の半導体パッケージ。一つ以上のターミナルをさらに備え、前記一つ以上のターミナルは、それぞれ一つ以上のシングルエンド入力信号を入力する入力と連結され、前記ディファレンシャル信号は、データ信号であり、前記一つ以上のシングルエンド入力信号は、それぞれデータ信号ではないことを特徴とする請求項29に記載の半導体パッケージ。トップとサイドとの部分をカバーする非伝導封止材をさらに備えることを特徴とする請求項29に記載の半導体パッケージ。半導体パッケージにおいて、アドレスバスに連結可能なパッケージターミナルと、半導体チップのスタックと、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路、及びメモリチップのスタックの少なくとも一つのメモリ位置へのアクセス動作の量をモニタし、対応するモニタリング結果を提供するモニタリング回路を備えるインターフェース回路と、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックに、それぞれ前記アドレス変換回路の出力で前記内部アドレスを受信する貫通電極の複数のスタックと、を備え、前記アドレス変換回路は、前記モニタリング回路のモニタリング結果に応答して、前記外部アドレスを内部アドレスに変換することを特徴とする半導体パッケージ。前記メモリチップのスタックは、揮発性メモリチップのスタックを含み、前記モニタリング回路は、前記メモリチップのスタックの揮発性メモリチップのメモリ位置への書き込み頻度をモニタリングすることを特徴とする請求項43に記載の半導体パッケージ。前記揮発性メモリチップは、DRAMチップを備えることを特徴とする請求項44に記載の半導体パッケージ。前記モニタリング回路は、前記メモリチップのスタックのメモリチップのメモリ位置のアクセス頻度をモニタリングすることを特徴とする請求項43に記載の半導体パッケージ。前記モニタリング回路は、少なくとも一つのメモリ位置への連続的な書き込みの回数をカウントすることを特徴とする請求項43に記載の半導体パッケージ。半導体パッケージにおいて、パッケージターミナルと、半導体チップのスタックと、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、及び前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路を備えるインターフェース回路と、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックに、それぞれ前記アドレス変換回路の出力で前記内部アドレスを受信する貫通電極の複数のスタックと、を備え、前記インターフェース回路は、前記パッケージターミナルと論理的に通信し、外部リフレッシュ制御信号を受信するリフレッシュコントローラを備え、前記リフレッシュコントローラは、内部リフレッシュ制御信号の連続を出力でき、前記内部リフレッシュ制御信号の連続は、前記メモリチップのスタックの異なる部分のメモリリフレッシュを初期化できることを特徴とする半導体パッケージ。前記メモリチップのスタックの異なる部分は、それぞれシングルメモリチップに備えられることを特徴とする請求項48に記載の半導体パッケージ。前記メモリチップのスタックの異なる部分は、それぞれ複数のメモリチップに備えられることを特徴とする請求項48に記載の半導体パッケージ。前記内部リフレッシュ制御信号は、それぞれリフレッシュコードであることを特徴とする請求項48に記載の半導体パッケージ。前記内部リフレッシュ制御信号は、それぞれリフレッシュコード及びチップアドレスであることを特徴とする請求項48に記載の半導体パッケージ。前記メモリチップのスタックは、PRAMチップのスタック、DRAMチップのスタック及びRRAMチップのスタックのうち一つであることを特徴とする請求項48に記載の半導体パッケージ。前記メモリチップのスタックは、ただ直接相互積層されるDRAMチップであることを特徴とする請求項48に記載の半導体パッケージ。半導体パッケージのメモリチップのスタックをリフレッシュする方法において、シングル外部リフレッシュ命令を受信するステップと、前記シングル外部リフレッシュ命令に応答して、順次的な順序で前記メモリチップのスタックの第1チップ及び第2チップをリフレッシュするステップと、を含むことを特徴とする方法。前記第2チップのリフレッシュを始める前に、前記第1チップのリフレッシュを完了するステップをさらに含むことを特徴とする請求項55に記載の方法。前記第1チップをリフレッシュする間に、前記第2チップのリフレッシュを始めるステップをさらに含むことを特徴とする請求項55に記載の方法。前記第1チップは、前記第2チップよりパッケージ基板にさらに近く、前記順次的な順序は、第2チップのリフレッシュを完了する前に、前記第1チップのリフレッシュを完了することを含むことを特徴とする請求項55に記載の方法。前記メモリチップのスタックの第3チップ及び第4チップを順次的な順序でリフレッシュするステップをさらに含み、前記第1チップないし前記第4チップは、最初から四番目の順次的な順序で積層され、最初から四番目の順次的な順序でリフレッシュされることを特徴とする請求項55に記載の方法。半導体パッケージにおいて、少なくともターミナルの第1対を含むパッケージターミナルを備えるパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第1情報を提供するディファレンシャル信号を受信する前記ターミナルの第1対と連結される入力、前記貫通電極の複数のスタックのうち少なくとも一つに、前記第1情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、及び前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路と、前記パッケージターミナルと論理的に通信し、外部リフレッシュ制御信号を受信し、前記メモリチップのスタックの異なる部分のメモリリフレッシュを初期化できる内部リフレッシュ制御信号の連続を出力できるリフレッシュコントローラと、を備え、前記アドレス変換回路は、前記モニタリング回路のモニタリング結果に応答して、前記外部アドレスを内部アドレスに変換することを特徴とする半導体パッケージ。前記インターフェース回路は、前記出力信号をシングルエンド信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供することを特徴とする請求項60に記載の半導体パッケージ。前記インターフェース回路は、前記出力信号をシングルエンド信号として、ただ一つの貫通電極のスタックに提供することを特徴とする請求項60に記載の半導体パッケージ。前記インターフェース回路は、前記ディファレンシャル信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、シングルエンド信号として出力することを特徴とする請求項60に記載の半導体パッケージ。前記メモリチップのスタックは、揮発性メモリチップのスタックを含み、前記モニタリング回路は、前記メモリチップのスタックの揮発性メモリチップのメモリ位置への書き込み頻度をモニタリングすることを特徴とする請求項60に記載の半導体パッケージ。前記モニタリング回路は、前記メモリチップのスタックのメモリチップのメモリ位置のアクセス頻度をモニタリングすることを特徴とする請求項60に記載の半導体パッケージ。前記メモリチップのスタックの異なる部分は、それぞれシングルメモリチップに備えられることを特徴とする請求項60に記載の半導体パッケージ。前記メモリチップのスタックの異なる部分は、それぞれ複数のメモリチップに備えられることを特徴とする請求項60に記載の半導体パッケージ。本発明の目的は、積層構造の半導体メモリチップに対して効率的に制御できる半導体メモリ装置を提供するところにある。前記目的を達成するために、本発明の一実施形態は、少なくともターミナルの第1対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第1情報を提供するディファレンシャル信号を受信する前記ターミナルの第1対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第1情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力を含むインターフェース回路と、を備える半導体パッケージを提供する。他の実施形態において、少なくともターミナルの第1対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第1情報を提供するディファレンシャル入力信号を受信する前記ターミナルの第1対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第1情報を含むディファレンシャル出力信号をディファレンシャル信号のフォーマットで提供する出力を含むインターフェース回路と、を備える半導体パッケージを提供する。さらに他の実施形態において、少なくともターミナルの第1対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第1情報を提供するディファレンシャル入力信号を受信する前記ターミナルの第1対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第1情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力を含むインターフェース回路と、を備え、前記インターフェース回路は、前記ディファレンシャル入力信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、前記出力信号を提供する半導体パッケージを提供する。さらに他の実施形態において、アドレスバスに連結可能なパッケージターミナルと、半導体チップのスタックと、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路、及びメモリチップのスタックの少なくとも一つのメモリ位置へのアクセス動作の量をモニタし、対応するモニタリング結果を提供するモニタリング回路を備えるインターフェース回路と、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックに、それぞれ前記アドレス変換回路の出力で前記内部アドレスを受信する貫通電極の複数のスタックと、を備え、前記アドレス変換回路は、前記モニタリング回路のモニタリング結果に応答して、前記外部アドレスを内部アドレスに変換する半導体パッケージを提供する。さらに他の実施形態において、パッケージターミナルと、半導体チップのスタックと、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、及び前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路を備えるインターフェース回路と、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックに、それぞれ前記アドレス変換回路の出力で前記内部アドレスを受信する貫通電極の複数のスタックと、を備え、前記インターフェース回路は、前記パッケージターミナルと論理的に通信し、外部リフレッシュ制御信号を受信するリフレッシュコントローラを備え、前記リフレッシュコントローラは、内部リフレッシュ制御信号の連続を出力でき、前記内部リフレッシュ制御信号の連続は、前記メモリチップのスタックの異なる部分のメモリリフレッシュを初期化できる半導体パッケージを提供する。さらに他の実施形態において、少なくともターミナルの第1対を含むパッケージターミナルを備えるパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第1情報を提供するディファレンシャル信号を受信する前記ターミナルの第1対と連結される入力、前記貫通電極の複数のスタックのうち少なくとも一つに、前記第1情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、及び前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路と、前記パッケージターミナルと論理的に通信し、外部リフレッシュ制御信号を受信し、前記メモリチップのスタックの異なる部分のメモリリフレッシュを初期化できる内部リフレッシュ制御信号の連続を出力できるリフレッシュコントローラと、を備え、前記アドレス変換回路は、前記モニタリング回路のモニタリング結果に応答して、前記外部アドレスを内部アドレスに変換する半導体パッケージを提供する。さらに他の実施形態において、シングル外部リフレッシュ命令を受信するステップと、前記シングル外部リフレッシュ命令に応答して、順次的な順序で前記メモリチップのスタックの第1チップ及び第2チップをリフレッシュするステップと、を含む半導体パッケージのメモリチップのスタックをリフレッシュする方法を提供する。本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。図1は、半導体メモリ装置MDの一例を示すブロック図である。図1を参照すれば、本発明の実施形態による半導体メモリ装置MDは、積層される複数個の半導体メモリチップMCsを備える。半導体メモリチップMCsは、それぞれ揮発性メモリチップまたは不揮発性メモリチップでありうる。これによって、半導体メモリ装置MDは、複数の積層チップを含む半導体パッケージでありうる。半導体パッケージは、また、積層されたチップが配置されるパッケージ基板図示せずを備える。さらに、半導体メモリ装置MDは、積層されたチップをカバーする封止材図示せずを備える。パッケージ基板及びメモリチップの構成を外部から保護するために、封止材は、例えば、レジンまたは他の絶縁物質で形成される。一例として、複数個の半導体メモリチップMCsは、それぞれデータDTAが保存される保存領域ARYを備える。図1は、半導体メモリチップMCsそれぞれが二つに分離された保存領域ARYを示しているが、これに限定されるものではない。本発明の実施形態による半導体メモリチップMCsそれぞれは、一つの保存領域を備えるか、または二つより多く分離された保存領域を備えることもできる。図1において、インターフェース制御回路ICCは、外部の回路例えば、メモリコントローラMCT及び複数個の半導体メモリチップMCs間の信号SIGの交換を制御する。具体的に、インターフェース制御回路ICCは、内部入出力部IIOを通じて複数個の半導体メモリチップMCsとの信号SIGの送受信を制御し、外部入出力部EIOを通じて外部との信号SIGの送受信を制御する。図1は、図示の便宜上、内部入出力部IIO及び外部入出力部EIOをそれぞれ矢印のみで表示しているが、内部入出力部IIOは、貫通電極のような伝導物質であり、外部入出力部EIOは、データバスのような回路素子を含む。特に、貫通電極は、例えば、一つ以上のチップやチップ基板のようなチップの一部分を通過する伝導物質であるTSVThroughSubstrateViasでありうる。チップがシリコンチップである一実施形態において、TSVは、TSVThroughSiliconViasでありうる。以下では、TSVThroughSubstrateViaは、シングルチップを通過するシングルビアsingleviaまたは、例えば、TSVThroughSubstrateViaに垂直に整列されたTSVThroughSubstrateViaの積層のように、積層されたチップを通過し、互いに連結される経路viasのグループを示す。同様に、貫通電極は、シングルチップを通過する電極または積層されたチップを通過する垂直に整列された電極を示す。一例において、それぞれのTSVThroughSubstrateViaは、チップのスタックの各担当チップを完全に通過する。しかし、他の例では、少なくとも一つ以上のチップを通過する少なくとも一つ以上のTSVThroughSubstrateViaは、単にチップの一部のみを通過し、チップ内部の回路を連結する。回路は、電気的にTSVThroughSubstrateViaを通じて連結され、パッドまたはすぐに隣接したチップのTSVThroughSiliconViasに連結される他の電気的な導電要素と電気的に連結される。また、特定のTSVThroughSiliconViasは、チップの回路との電気的な連結なしに特定のチップを通過できる。一例において、積層されたチップは、垂直に整列され、各チップは、同じ平面を有する。これによって、チップの外部エッジは整列される。さらに、チップは、同じ厚さを有し、同じチップでありうる。しかし、チップのスタックは、同じ次元を有するあらゆるチップを含む必要がなく、積層されたチップのうちあるチップは、他のものより小さい平面を有するか、またはチップの外部エッジが整列されないように、他のものと区分される側面方向にシフトされる。外部入出力部EIOは、特に、外部のメモリコントローラMCTと連結されるシステムデータバスでありうる。内部入出力部IIOまたは外部入出力部EIOを通じて伝送される信号SIGは、半導体メモリ装置の動作のためのアドレスAddrを含むアドレス信号、データDTAを含むデータ信号及び/または命令語CMDを含むコマンド信号でありうる。一例において、積層されて備えられる半導体メモリチップMCs、内部入出力部IIO及び外部入出力部EIO間のインターフェースを行うインターフェース制御回路ICCは、多様な形態に備えられる。これについて説明する。図2Aないし図2Cは、図1の半導体メモリ装置に備えられるインターフェース制御回路の例を示す図面である。図2Aを参照すれば、半導体メモリ装置MDの一例において、インターフェース制御回路ICCは、複数個の半導体メモリチップのうち一つの半導体メモリチップに備えられる。複数個の半導体メモリチップのうち、インターフェース制御回路ICCを備える半導体メモリチップを、マスターメモリチップMASといえる。すなわち、図2Aの半導体メモリ装置MDの複数個の半導体メモリチップは、インターフェース制御回路ICC及び保存領域図示せずを備えるマスターメモリチップMASと、インターフェース制御回路ICCを備えていないスレーブメモリチップSLAsとで構成される。しかし、インターフェース制御回路ICCは、保存領域を備えるか、または備えていないインターフェース制御チップと言及されるチップの一部でありうる。インターフェース制御チップは、また、更なるロジック部分を含むか、または含まない。インターフェース制御チップは、バッファ、ロジック回路または他のプロセシング回路を通過させることで、半導体メモリチップのスタックの内部回路から特定の外部信号を分離できる。または、インターフェース制御チップは、特定のパワー信号のような特定の外部信号を分離させず、直接内部チップに通過させることができる。前述したように、内部入出力部IIOは、インターフェース制御回路ICCと各スレーブメモリチップSLAsとを電気的に連結し、TSVで表示される貫通電極例えば、ThroughSubstrateVias、またはさらに具体的にThroughSiliconViasでありうる。貫通電極TSVは、それぞれアドレスAddr、データDTAまたは命令CMDを受信するために配置される。一例において、インターフェース制御回路ICCがマスターメモリチップMASに含まれるので、インターフェース制御回路ICCとマスターメモリチップMASとを連結する内部入出力部IIOは、内部電線図示せずで形成される。図2Aを参照すれば、他の図面に示したように、半導体メモリチップそれぞれを電気的に連結させる貫通電極TSVを示すために、半導体メモリチップそれぞれを互いに離隔して位置するものと示した。しかし、実際に本発明の実施形態による半導体メモリ装置MDにおいて、半導体メモリチップは、隣り合う半導体メモリチップが中間層を通じて互いに連結されるように配置されることもある。例えば、図2B及び図2Cを参照すれば、スタックの各半導体メモリチップは、基板SUBを備え、スタックの各半導体メモリチップは、中間層ILによりスタックの次の半導体チップから分離される。中間層は、例えば、スタックの隣接したメモリチップからメモリチップを電気的に分離させるために、絶縁層ILを備える。半導体メモリ装置MDは、TSVThroughSubstrateViasの積層により設けられた貫通電極TSVを備え、スタックの各TSVThroughSubstrateViasは、担当チップを通過する。例えば、図2B及び2Cに示したように、それぞれのTSVThroughSubstrateViasのiTSVは、スタックの担当チップを通過する。例えば、iTSV1は、SUB1を通過し、iTSV2は、SUB2を通過する。それぞれのTSVThroughSubstrateViasは、互いに電気的に連結されるTSVThroughSubstrateViasの積層を形成するために垂直に整列される。例えば、図2Bに示した例において、それぞれのTSVThroughSubstrateViasのiTSV1,iTSV2及びiTSV3は、それぞれの導電パッドPAD1,PAD2及びPAD3に連結される。導電パッドは、隣接した半導体チップのそれぞれのTSVThroughSubstrateViasと連結される導電ボールまたはバンプBMPでありうる。各パッドPADは、チップの活性面に置かれ、チップの回路を連結できる。図2Cの例において、各チップは、チップのスタックを通過する単一の連続したTSVThroughSubstrateViaを構成するTSVThroughSubstrateViasのスタックを形成するために、隣接したチップのTSVThroughSubstrateViaと電気的に連結されるTSVThroughSubstrateViaを含む。これによって、単一のTSVThroughSubstrateViaは、スタックの隣接したチップの基板間に置かれる、絶縁層または接着層のような中間層を通過する。図2Cに示した例において、各チップは、チップの活性表面に置かれ、単一のTSVThroughSubstrateViaを取り囲んで電気的に連結されるパッドを備える。パッドは、チップの回路に連結される。実施形態は、図2B及び図2Cに限定されるものではないが、それぞれのTSVThroughSubstrateViasを含む各積層されたチップを備える他の実施形態が採択されてもよい。図2Aないし図2Cに示していないが、半導体メモリチップが互いに離れて位置する時、半導体メモリチップは、インターポーザ図示せずにより支持される。図2Aないし図2Cにおいて、高集積化された半導体メモリチップを備える半導体メモリ装置MDにおいて、内部入出力部IIOが貫通電極TSVを備える場合、高帯域幅の要求を充足させるのに、必要な貫通電極の個数が多すぎることもある。また、高帯域幅のために、貫通電極の数があまりにも要求される場合、チップサイズが過度に増加する。本発明の実施形態による半導体メモリ装置MDは、高帯域幅の伝送に適した方式で、積層構造の半導体メモリチップに対する最適化されたインターフェースを提供する。このために、半導体メモリ装置MDにおいて、内部入出力部IIOの入出力方式と外部入出力部EIOの入出力方式とを多様に結合させる。以下、さらに詳細に説明する。図3は、図1のインターフェース制御回路に備えられる入出力インターフェース部を示すブロック図である。図3を参照すれば、図1のインターフェース制御回路ICCは、第1入出力方式で信号を送受信する内部入出力部IIOと、第2入出力方式で信号を送受信する外部入出力部EIOとの間のインターフェースを提供する入出力インターフェース部IUを備える。この時、図3の入出力インターフェース部IUは、図4の表のような第1入出力方式TypeofIIOと第2入出力方式TypeofEIOとの間のインターフェーシングを行える。図4は、図1の半導体メモリ装置の内部入出力部の第1入出力方式と、外部入出力部の第2入出力方式との結合による貫通電極についての例を示す表である。図3及び図4を参照すれば、第1入出力方式は、本発明の実施形態によるメモリ装置MDの内部入出力部IIOに備えられる貫通電極の個数が、半導体メモリ装置MDに要求される帯域幅を満足させるように設定される。本発明の実施形態による外部入出力部EIOは、ディファレンシャル方式を含んで、多様な形態の入出力方式で信号を送受信できる。ただし、以下では、本発明の実施形態によるメモリ装置MDが高いデータ伝送レートを達成するために、外部入出力部EIOがディファレンシャル方式で駆動される場合、特にx32のディファレンシャル方式である場合に限って説明する。参考までに、本発明の実施形態によるメモリ装置MDの外部入出力部EIOがシングルエンド方式で信号を送受信する場合、以下で説明する各条件によって、要求される貫通電極と同じ個数の貫通電極が要求される。ただし、本発明の実施形態による半導体メモリ装置MDは、第2入出力方式がシングルエンド方式である場合、外部入出力部EIOを通じて信号を受信するためには、第2入出力方式がディファレンシャル方式である場合より、2倍多いピン図示せずを備えねばならない。第1入出力方式は、図4の表に紹介された多様な方式のうち一つを有する。一例として、第1入出力方式は、シングルエンドsingle-ended方式であって、内部入出力部IIOを通じて信号を伝送できる。この時、本発明の実施形態によるメモリ装置MDが、200MHzcorecycletimeで160GB/secの帯域幅を要求するものと仮定される。以下の例でも、前記と同じ仮定で記述される。第1入出力方式がシングルエンド方式であり、第2入出力方式がディファレンシャル方式である場合、本発明の実施形態による半導体メモリ装置MDには、200Mbpsのデータ伝送レートで動作する6400個の貫通電極が要求されるCase1。すなわち、第1入出力方式がシングルエンド方式である場合、要求される貫通電極の個数と各貫通電極のデータレートとを乗じた値が、本発明の実施形態によるメモリ装置MDに要求される帯域幅を満足させねばならない。この時、各貫通電極のデータレートによって、同じ帯域幅に対しても要求される貫通電極の個数が変わる。例えば、前述した同じ半導体メモリ装置MDで、各貫通電極のデータレートを2倍増加させれば400Mbps、半導体メモリ装置MDが160GB/secの帯域幅を有するために、3200個の貫通電極が要求されるCase2。各貫通電極のデータレートは、各貫通電極を通じて送受信されるデータ信号のバースト長を異ならせて調節できる。すなわち、Case1とCase2との関係のように、バースト長を2倍増加させれば、データレートも2倍増加する。したがって、バースト長を4に設定する場合、同じ条件下で、本発明の実施形態によるメモリ装置MDは、800Mbpsのデータレートで動作する1600個の貫通電極を要求するCase3。このように、第1入出力方式がシングルエンド方式であり、第2入出力方式がディファレンシャル方式である場合、図3の入出力インターフェース部IUは、図5のように備えられる。図5を参照すれば、入出力インターフェース部IUは、外部入出力部EIOからディファレンシャル方式で伝送され、XXは、2以上の整数個のビットで具現される外部信号SIG1を受信して並列信号SIG2に変換するデシリアライザDSER、及びデシリアライザDSERを通じて変換された並列信号SIG2を各貫通電極に伝達するドライバTSVDを備える。前述した例のように、外部入出力部EIOからディファレンシャル方式で伝送される信号SIG1が32ビットX=32である場合、デシリアライザDSERを通じて変換された並列信号SIG2は、XBLビット信号である。入出力インターフェース部IUは、また、内部入出力部IIOからシングルエンド方式で伝送される内部信号SIG3を受信するレシーバTSVR、及びレシーバTSVRから伝送された内部信号SIG3を直列信号SIG4に変換して、外部入出力部EIOへ伝送するシリアライザSERを備える。再び図4を参照して、第1入出力方式がマルチレベル方式である場合の例について説明する。シングル信号が単に2ビット状態例えば、1または2で表れる一方、マルチレベル信号は、3ビット以上の状態で表れる信号であり、そのように解釈される。例えば、マルチレベル信号の一つのタイプは、4個の異なる電圧レベルにより、4個の状態00,01,10及び11で表れる。マルチレベル方式、特に4レベルのマルチレベル方式で内部入出力部IIOでの信号の送受信が行われる場合、本発明の実施形態によるメモリ装置MDには、400Mbpsのデータレートで動作する3400個の貫通電極が要求されるCase4。すなわち、第1入出力方式がマルチレベル方式である場合、要求される貫通電極の個数と各貫通電極のデータレートとを乗じた値が、本発明の実施形態によるメモリ装置MDに要求される帯域幅を満足させねばならない。しかし、マルチレベル方式の場合にも、バースト長を2に設定する場合、本発明の実施形態によるメモリ装置MDは、800Mbpsのデータレートで動作する1600個の貫通電極を要求するCase5。バースト長を4に設定する場合、同じ条件下で、本発明の実施形態によるメモリ装置MDは、また、800Mbpsのデータレートで動作する1600個の貫通電極を要求するCase6。最後に、内部入出力部IIOがディファレンシャル方式で駆動される場合、本発明の実施形態によるメモリ装置MDは、200Mbpsのデータレートで動作する12800個の貫通電極を要求するCase7。すなわち、第1入出力方式がディファレンシャル方式である場合、要求される貫通電極の個数の2倍と、各貫通電極のデータレートとを乗じた値が、本発明の実施形態によるメモリ装置MDに要求される帯域幅を満足させねばならない。しかし、ディファレンシャル方式の内部入出力部IIOが駆動される場合にも、バースト長を2に設定する場合、本発明の実施形態によるメモリ装置MDは、400Mbpsのデータレートで動作する6400個の貫通電極を要求するCase8。同様に、バースト長を4に設定する場合、同じ条件下で、本発明の実施形態によるメモリ装置MDは、800Mbpsのデータレートで動作する3200個の貫通電極を要求するCase9。以上では、本発明の実施形態によるメモリ装置における多様な内部入出力部及び外部入出力部の入出力方式の結合について説明した。このように、本発明の実施形態によるメモリ装置MDは、内部入出力部及び外部入出力部の入出力方式を、要求される貫通電極の個数によって異なって設定できる。また、本発明の実施形態によるメモリ装置MDは、内部入出力部及び外部入出力部の入出力方式を、各貫通電極のデータレートによって異なって設定できる。しかし、これに限定されるものではない。しかも、一実施形態では、インターフェース制御回路は、アドレス、制御信号またはパワー連結のような信号が異なるI/Oタイプに変換されない一方、データ信号のような単に特定の信号は、異なるI/Oタイプに変換されるように例えば、ディファレンシャルからシングルエンドに変換設定できる。すなわち、一実施形態において、単にデータ信号のみがインターフェース制御回路ICCにより異なるI/Oタイプ間で変換する。半導体メモリ装置の入出力インターフェース部IUは、高帯域で動作する積層された半導体メモリチップに対する最適化されたインターフェースを提供するために、多様な方式の入出力プロトコルに対するインターフェーシングを行うこともできる。再び図2Aを参照すれば、半導体メモリ装置MDのスレーブメモリチップSLAsの個数は制限されない。例えば、図2Aの半導体メモリ装置MDは、図6Aに示したように、一つのマスターメモリチップMASに備えられるインターフェース制御回路ICCを通じて、信号の送受信が制御される3個のスレーブメモリチップSLA1ないしSLA3を備える。または、半導体メモリ装置MDは、図6Bに示したように、7個のスレーブメモリチップSLA1ないしSLA7を備えるか、または図6Cに示したように、15個のスレーブメモリチップSLA1ないしSLA15を備える。各マスターメモリチップMASのインターフェース制御回路ICCは、対応するスレーブメモリチップSLAsと連結される貫通電極図2AのTSVを通じて、スレーブメモリチップと連結される。各貫通電極TSVは、あらゆるスレーブチップを貫通するか、またはあらゆるスレーブチップのうち一部を貫通するか、またはいかなるスレーブチップも貫通せず、一部または全部は、単にスレーブチップのサブセットにより貫通する。図6Aないし図6Cは、一つのマスターメモリチップを備える例に限って示しているが、これに限定されるものではない。他の例において、図2Aの半導体メモリ装置MDは、複数個のマスターメモリチップを備えてもよい。図7及び図8は、半導体メモリ装置が複数のマスターメモリチップを備える例を示す。図7を参照すれば、半導体メモリ装置MDは、例えば、第1マスターメモリチップMAS1及び第2マスターメモリチップMAS2の二つのマスターメモリチップを備える。第1マスターメモリチップMAS1は、第1マスターメモリチップMAS1及び第1ないし第3スレーブメモリチップSLA1,SLA2,SLA3の入出力を制御する第1インターフェース制御回路ICC1を備える。同様に、第2マスターメモリチップMAS2は、第2マスターメモリチップMAS2及び第4ないし第6スレーブメモリチップSLA4,SLA5,SLA6の入出力を制御する第2インターフェース制御回路ICC2を備える。第2マスターメモリチップMAS2は、第1インターフェース制御回路ICC1により、データ入出力が制御されるスレーブメモリチップSLA1ないしSLA3のうち、第1マスターメモリチップMAS1から最も遠く位置する第3スレーブメモリチップSLA3の上部に積層されて備えられる。第2マスターメモリチップMAS2は、外部入出力部EIOを通じて外部回路図1のMCTと信号を送受信するために、基板例えば、パッケージ基板、図7に図示せず上に実装される第1マスターメモリチップMASと伝達貫通電極TRAを通じて連結される。図8を参照すれば、半導体メモリ装置MDは、例えば、図7と異なり、4個のマスターチップMAS1ないしMAS4を備える。また、図7と異なり、それぞれ4個のスレーブメモリチップSLA1ないしSLA4は、図8のマスターメモリチップMAS1ないしMAS4それぞれに備えられるインターフェース回路ICC1ないしICC4に対応する。半導体メモリ装置MDにおいて、マスターチップMAS1ないしMAS4がそれぞれ基板SUB上に実装され、ワイヤーボンディングWBを通じて電気的に連結される。このように、一つの半導体メモリ装置に複数個のマスターメモリチップが備えられる場合、マスターメモリチップが同時に活性化されることを防止するために、各マスターメモリチップは、識別子により区分されて、任意の時点には、特定の識別子を有したマスターメモリチップのみが動作するように制御されねばならない。かかる制御は、図1のメモリコントローラMCTにより行われる。以上では、図1に示したインターフェース制御回路ICCが、積層される複数個の半導体メモリチップのうち任意のチップマスターメモリチップに備えられたが、これに限定されるものではない。例えば、図9を参照すれば、図1のインターフェース制御回路ICCは、積層される半導体メモリチップMCsの積層構造と分離されたインターフェースチップICに形成される。インターフェースチップICは、基板SUB図8に実装され、半導体メモリチップMCsと複数個の貫通電極TSVを通じて信号を交換できる。図9の半導体メモリ装置MDも、多様な個数の半導体メモリチップを備える。例えば、図10Aに示したように、4個の半導体メモリチップMC1ないしMC4を備えるか、または図10Bに示したように、8個の半導体メモリチップMC1ないしMC8を備えるか、または図10Cに示したように、16個の半導体メモリチップMC1ないしMC16を備えるか、または他の個数のメモリチップを備える。図9は、一つのインターフェースチップを備える例に限って示しているが、これに限定されるものではない。図9の半導体メモリ装置MDは、複数個のインターフェースチップを備えてもよい。図11は、その例であって、二つのインターフェースチップIC1,IC2を備える半導体メモリ装置MDを示す。図11を参照すれば、第2インターフェースチップIC2は、第1インターフェースチップIC1により、信号の入出力が制御される半導体メモリチップMC2の上部に積層されて備えられてもよい。この場合、第2インターフェースチップIC2は、基板上に実装される第1インターフェースチップIC1と伝達貫通電極TRAで連結されて、外部入出力部EIOを通じて外部回路と信号を送受信できる。再び図9を参照すれば、図9のインターフェースチップICは、半導体メモリチップMCsと同じサイズに備えられる。しかし、インターフェースチップICは、図12に示したように、半導体メモリチップMCsより小さく備えられてもよい。例えば、一例において、インターフェースチップICは、半導体メモリチップMCsと異なり、保存領域ARY図1を備えない。しかし、インターフェースチップICが半導体メモリチップMCsより小さく備えられるとしても、半導体メモリチップMCsが安定してインターフェースチップIC上に積層されねばならない。このために、図13の半導体メモリ装置MDは、基板SUBと、インターフェースチップICと最も近接して位置する第1半導体メモリチップMC1との間にフィラーFLを満たす。この時、フィラーFLは、ポリマーのような有機物質であり、インターフェースチップICと同じレベルに位置し、インターフェースチップICのサイド表面に隣接して位置する。一例において、フィラーFLは、インターフェースチップICのあらゆるサイドを取り囲む。フィラーは、また、熱分散子としての役割を行い、半導体メモリ装置MDから熱を分散させることを助けるために、例えば、少なくとも一つ以上のソルダボールまたは金属フィラーを備える。図14は、図1のインターフェース制御回路がバッファチップに備えられる例を示す図面である。図14を参照すれば、本発明の実施形態による半導体メモリ装置MDは、半導体メモリチップMCsの積層された構造と分離されて配置され、内部入出力部IIOまたは外部入出力部EIOを通じて伝送されるバッファデータをバッファリングするバッファチップBCに、図1のインターフェース制御回路ICCが備えられる。バッファチップBCにインターフェース制御回路ICCが備えられる半導体メモリ装置も、図9ないし図13の半導体メモリ装置のように多様な形態に備えられる。以上で説明した図2ないし図14のインターフェース制御回路は、それぞれ第1入出力方式及び第2入出力方式で信号を送受信する内部入出力部と外部入出力部との間のインターフェーシングを制御するが、これに限定されるものではない。本発明の実施形態による半導体メモリ装置のインターフェース制御回路は、積層される複数個の半導体チップのうち、特定の半導体メモリチップに集中されたアクセスによる劣化を防止するか、または積層される複数個の半導体チップ間に生成されるカップリング現象またはエラーなどを防止するための構造及び機能を有する。以下で、これについてさらに詳細に説明する。図15は、図1のインターフェース制御回路に備えられる、本発明の実施形態によるアドレススクランブラーを示すブロック図である。図1のように、半導体メモリ装置MDが複数個の半導体メモリチップMCsの積層構造を含み、特定の半導体メモリチップまたは半導体チップの領域例えば、バンク、ブロックまたは特定のワードラインまたはワードラインのグループへのアクセスが、他の半導体メモリチップまたは領域へのアクセスよりはるかに頻繁に発生するならば、過熱または過用overuseにより、該半導体メモリチップまたは領域のみの劣化が引き起こされる。このように、半導体メモリチップの全部または一部の劣化は、半導体メモリ装置の信頼度を低下させる。かかる現象を防止するために、本発明の実施形態による半導体メモリ装置MDは、アクセスが要請される半導体メモリチップを示すチップアドレスMCaddrをモニタリングし、特定の半導体メモリチップに対するアクセスが、他の半導体メモリチップに比べて相対的に頻繁に発生する場合、チップアドレスMCaddrをスクランブルし例えば、チップアドレスを他のチップアドレスに転換、他の半導体メモリチップのチップアドレスMCaddrを出力させるアドレススクランブラーASを備える。アドレススクランブラーASは、チップアドレスを変更するのに限定されず、積層されたチップの他のチップに対するアドレス例えば、チップアドレスのスクランブリングと共に、半導体メモリ装置MDは、チップの内部のそれぞれのバンクのようなチップの部分のアドレスをスクランブリングすることができる。一例において、積層された複数個の半導体メモリチップMCsは、同じサイズ及び構造の保存領域を備えることが仮定される。すなわち、チップアドレスが変更されれば、アクセスが要請されたアドレスに対して、他のメモリチップの同じ保存領域がアクセスされる。図16は、図15のアドレススクランブラーが備えられる本発明の実施形態による半導体メモリ装置を示す。図16を参照すれば、図15のアドレススクランブラーASは、図3のように、マスターメモリチップMASに形成されるインターフェース制御回路ICCに備えられる。図16を参照すれば、チップアドレスMCaddrは、複数個の半導体メモリチップそれぞれに対して相異なる値を有する。例えば、マスターメモリチップMASに対するチップアドレスMCaddrは1であり、第1スレーブメモリチップSLA1に対するチップアドレスMCaddrは2である。図16には示していないが、インターフェース制御回路ICCは、本発明の実施形態によるアドレススクランブラーASにより変更されたチップアドレスMCaddr ́は、複数個の貫通電極TSVsのうち一つであるチップ選択貫通電極CSTへ伝送される。ただし、インターフェース制御回路ICCを備えるマスターメモリチップMASに対するチップアドレスの伝達は、マスターメモリチップMASの内部電線図示せずを通じて行われる。図16は、チップ選択貫通電極CSTが複数個の貫通電極のうち最も左側に位置するものと示しているが、これに限定されるものではない。図16は、チップ選択貫通電極CSTが一つで備えられるものと示しているが、これに限定されるものではなく、チップ選択貫通電極CSTは、チップアドレスのビット数に対応する個数で備えられてもよい。以上で説明した本発明の実施形態によるアドレススクランブラーASは、次の図17A、図17B及び図18で説明されるように、多様な形態にチップアドレスをスクランブリングできる。アドレススクランブラーASは、制御信号XCONに応答して、前記のように各チップに対して相異なる値を有するチップアドレスMCaddrをスクランブリングして、変更されたチップアドレスMCaddr ́として出力できる。一実施形態において、コントローラは、相異なるチップのフリーメモリ空間を追跡でき、もし、コントローラが第1チップの一つの領域例えば、バンク、ブロックまたはワードラインが過使用され、第2チップの同一領域が活用可能であれば例えば、保存されたデータを有していない場合ならば、次のアクセスの間に、第2チップが第1チップの代わりにアクセスされて、第1チップの過使用された領域の使用を減らすために、コントローラは、チップアドレスMCaddrsを他のチップアドレスMCaddrs ́にスクランブルし、第1チップの領域のデータは、第2チップの同じ領域に書き込まれる。たとえ前述したアドレス変更がチップアドレスの変更と記述されるとしても、他のチップまたは同じチップ内部のメモリバンクアドレスのような他のアドレスも同様に変更される。他の例において、フリーメモリ空間を追跡する代わりに、第1チップの領域が過使用されたものと決定される場合、たとえ第2チップの新たな領域にデータが保存されているとしても、チップのうち一つの第3領域または第3チップが臨時ストレージ例えば、バッファとして使われる。これは、第2チップに保存されたデータがバッファに保存されてから、第1チップから第2チップにデータを移動させるためである。バッファのデータが第1チップに移動した後、チップアドレスMCaddrsは、変更されたチップアドレスMCaddrs ́として出力されるようにスクランブルされる。したがって、二つのメモリ領域は、次にメモリがアクセスされる時にスワップされる。図17A及び図17Bは、図15のアドレススクランブラーのスクランブリング方法の例を示す。図17Aを参照すれば、本発明の実施形態によるアドレススクランブラーASは、スクランブリング動作を行わない場合、受信されるチップアドレスMCaddrと同じ値のチップアドレスMCaddr ́を出力する。例えば、1の値を有する第1メモリチップに対するアドレスMCaddrが受信されれば、アドレススクランブラーASは、第1メモリチップに対するアドレスMCaddr ́を1の値で出力する。図17Bを参照すれば、本発明の実施形態によるアドレススクランブラーASは、制御信号XCONに応答して、所定のチップアドレスMCaddrを他のチップアドレスMCaddrにスクランブリングして出力できる。例えば、第4メモリチップに対するチップアドレスMCaddr=4を第3メモリチップに対するチップアドレスMCaddr ́=3にスクランブリングし、第3メモリチップに対するチップアドレスMCaddr=3を第4メモリチップに対するチップアドレスMCaddr ́=4にスクランブリングする。また、アドレススクランブラーASは、第n-1メモリチップに対するアドレスMCaddr=n-1を第nメモリチップに対するアドレスMCaddr ́=nにスクランブリングし、第nメモリチップに対するアドレスMCaddr=nを第n-1メモリチップに対するアドレスMCaddr ́=n-1にスクランブリングする。すなわち、本発明の実施形態によるアドレススクランブラーASは、制御信号XCONに応答して、一部の偶数のチップアドレスを対応する奇数のチップアドレスにスクランブリングできるが、これに限定されるものではない。図18は、図15のアドレススクランブラーの本発明の実施形態によるスクランブリング方法の他の例を示す。図18を参照すれば、アドレススクランブラーASは、第4メモリチップに対するアドレスMCaddr=4を第2メモリチップに対するアドレスMCaddr ́=2にスクランブリングし、第2メモリチップに対するアドレスMCaddr=2を第4メモリチップに対するアドレスMCaddr ́=4にスクランブリング点線表示する。しかも、他の実施形態によるアドレススクランブラーは、多様な方法のうち一つでチップアドレスをスクランブリングする。例えば、スクランブリングは、それらそれぞれの出力チップアドレスが互いにスワップされるために、単に二つの入力チップアドレスを変えるものではない。他の方式で、三つ以上の入力アドレスは、三つ以上の他の出力アドレスとなるようにスクランブリングされる。かかるアドレススクランブラーのスクランブリングは、制御信号に応答して行われる。本発明の実施形態によるアドレススクランブラーASを制御する制御信号XCONは、後述する図19及び図20のように、インターフェース制御回路ICCに備えられるカウンターCTにより生成される。図19を参照すれば、半導体メモリ装置MDの外部に位置するメモリコントローラMCTが、特定のアドレスAddrを半導体メモリ装置MDへ伝送する場合、カウンティング命令CMD_CUをインターフェース制御回路ICCのカウンターCTへ伝送できる。すなわち、メモリコントローラMCTは、伝送しようとする少なくとも一つ以上のアドレスをモニタリングできる。インターフェース制御回路ICCのカウンターCTは、カウンティング命令CMD_CUが任意の回数以上に受信されれば、制御信号XCONを生成してアドレススクランブラーASへ伝送できる。制御信号XCONは、アドレススクランブラーASに、アドレスを他のアドレスにスクランブルするように指示できる。例えば、カウンターCTにより、低いカウンターを有するアドレスのチップのような他のチップにアドレススワップが行われる。一方、図20を参照すれば、インターフェース制御回路ICCのカウンターCTにアドレスAddrが直接受信される。この場合、インターフェース制御回路ICCのカウンターCTは、受信されるアドレスをモニタリングして、任意のアドレスに対するアクセスが任意の回数以上に受信されれば、制御信号XCONを生成して、アドレススクランブラーASへ伝送できる。前述した図19及び図20のカウンティングは、他のタイプのプロセスに対するアドレスをカウントできる。特に、一例において、カウンティングは、典型的に半導体メモリ装置により生産される熱の増加を引き起こすメモリアクセスに基づく。例えば、インターフェース制御回路ICCは、単位時間に対するメモリアクセスの回数に基づく。または、インターフェース制御回路ICCは、同じ領域に書き込み及び/またはアクセスが連続して反復的に発生する場合のように、連続的な書き込み回数または少なくとも一つのメモリ位置へのアクセス回数に基づく。一例において、制御信号XCONは、スクランブリングの実行如何と共に、スクランブリング方式についての情報も含む。例えば、図17B及び図18のようなスクランブリング方式のうち、どの方式でスクランブリングを行うかについての情報を含むこともできる。一例において、図19及び図20のカウンターCTは、本発明の実施形態による半導体メモリ装置への電源供給が中断されるとしても、カウンティングした値を維持できるように、アンチヒューズ、Eヒューズ及び不揮発性メモリなどの保存領域STRを備え、これにアドレスについてのカウンティング結果を保存できる。また、一例において、結合を有したアドレスへの書き込み/アクセスを経路変更する回路は、前述したカウント及び制御信号XCONに基づいたスクランブリングの具現に使われる。再び図15を参照すれば、アドレススクランブラーASは、チップアドレスを受信するものと説明された。さらに、アドレススクランブラーASが備えられるインターフェース制御回路ICCは、図21に示したように、外部入出力部EIO図1を通じて受信される外部アドレスAddrをデコーディングするデコーダDEをさらに備える。図21を参照すれば、デコーダDEは、外部アドレスAddrの特定のビットをチップアドレスMCaddrとして抽出して、アドレススクランブラーASへ伝送できる。この時、特定のビットは、外部アドレスAddr[m:0]、mは自然数の最上位ビットAddr[m:m-i],iは、m以下の自然数でありうる。これについてのさらに詳細な例は後述する。アドレススクランブラーASから出力されるチップアドレスMCaddr ́は、該アドレスに対応するチップへ伝送される。同様に、インターフェース制御回路ICCは、外部アドレスAddrからチップアドレスMCaddrを示すビットを除いた内部アドレスAddr ́を、該アドレスに対応する保存領域へ伝送できる。図22A及び図22Bは、図19の受信されるアドレスに含まれるチップアドレスの例を示す図面である。図22を参照すれば、積層される4個の半導体メモリチップMCsに対するチップアドレスMCaddrは、それぞれアドレスAddrの最上位の二つのビットで表現される。例えば、第1メモリチップMC1に対するチップアドレスMCaddrは、受信されるアドレスAddrの最上位の2ビットAddr[m:m-1]が示す00であり、第2メモリチップMC2に対するチップアドレスMCaddrは、受信されるアドレスAddrの最上位の2ビットAddr[m:m-1]が示す01である。同様に、第3メモリチップMC3に対するチップアドレスMCaddrは、受信されるアドレスAddrの最上位の2ビットAddr[m:m-1]が示す10であり、第4メモリチップMC4に対するチップアドレスMCaddrは、受信されるアドレスAddrの最上位の2ビットAddr[m:m-1]が示す11である。図22Bを参照すれば、積層される8個の半導体メモリチップMCsに対するチップアドレスMCaddrは、それぞれアドレスAddrの最上位の3ビットで表現される。例えば、第1メモリチップMC1に対するチップアドレスMCaddrは、受信されるアドレスAddrの最上位の3ビットAddr[m:m-2]が示す000であり、第2メモリチップMC2に対するチップアドレスMCaddrは、受信されるアドレスAddrの最上位の3ビットAddr[m:m-2]が示す001である。そして、第3メモリチップMC3に対するチップアドレスMCaddrは、受信されるアドレスAddrの最上位の3ビットAddr[m:m-2]が示す010であり、第4メモリチップMC4に対するチップアドレスMCaddrは、受信されるアドレスAddrの最上位の3ビットAddr[m:m-2]が示す011である。同様に、第5メモリチップMC3ないし第8メモリチップMC8に対するチップアドレスMCaddrは、それぞれアドレスの最上位の3ビットAddr[m:m-2]が示す100,101,110及び111である。図23及び図24は、本発明の実施形態による、図15のアドレススクランブラーを備える半導体メモリ装置を示す。図23を参照すれば、図15のアドレススクランブラーASは、図9のように、インターフェースチップICに形成されるインターフェース制御回路ICCに備えられる。図24を参照すれば、図15のアドレススクランブラーASは、図14のように、バッファチップBCに形成されるインターフェース制御回路ICCに備えられる。図23のインターフェースチップIC及び図24のバッファチップBCに備えられるアドレススクランブラーASは、図16のマスターメモリチップMASに備えられるアドレススクランブラーASと同じ構造及び機能を有する。ただし、マスターメモリチップMASに備えられる場合と異なり、インターフェースチップIC及びバッファチップBCにアドレススクランブラーASが備えられる場合、あらゆる半導体メモリチップに対するチップアドレスMCaddrがチップ選択貫通電極CSTへ伝送できる。前述したように、本発明の実施形態による半導体メモリ装置は、チップを表すチップアドレスをスクランブリングして、積層される複数個の半導体メモリチップのうち、一部のメモリチップへのアクセス集中時に発生するメモリ装置の不良を防止できる。さらに、本発明の実施形態による半導体メモリ装置は、次の図25などで説明されるように、バンクを表すバンクアドレスをスクランブリングして、積層される複数個の半導体メモリチップのバンクのうち、一部のバンクへのアクセス集中を防止できる。図25A及び図25Bは、それぞれの半導体メモリチップが複数個のバンクで構成される図1の半導体メモリ装置についての例を示す。図25Aを参照すれば、積層される半導体メモリチップMC1,MC2,MC3,...,MCnは、それぞれ二つのバンクを備える。例えば、第1メモリチップMC1は、第1バンクBK1及び第2バンクBK2を備え、第2メモリチップMC2は、第3バンクBK3及び第4バンクBK4を備えるが、これに限定されるものではない。本発明の実施形態による半導体メモリ装置MDは、図25Bに示したように、各半導体メモリチップごとに4個以上のバンクを備えてもよい。図26は、本発明の実施形態による、図25Aまたは図25Bの半導体メモリ装置に備えられるアドレススクランブラーを示す。図25及び図26を参照すれば、アドレススクランブラーASは、チップアドレスMCaddr及び/またはバンクアドレスBAaddrに対するスクランブリングを行える。すなわち、図26のアドレススクランブラーASは、特定のバンクに対するアクセスが他のバンクに比べて頻繁に発生する場合、該バンクの劣化を防止するために、バンクアドレスBAaddrに対しても前述したスクランブリング動作を行える。例えば、アドレススクランブラーASは、スクランブリングが要求されない場合、図27Aに示したような動作を行え、スクランブリングが要求される場合、制御信号XCONに応答して、図27Bに示したような動作を行える。すなわち、アドレススクランブラーASは、第3バンクに対するバンクアドレスBAaddr=3を第2バンクに対するバンクアドレスBAaddr ́=2にスクランブリングし、第2バンクに対するバンクアドレスBAaddr=2を第3バンクに対するバンクアドレスBAaddr ́=3にスクランブリングする。本発明の実施形態によるアドレススクランブラーASは、チップアドレスMCaddr及び/またはバンクアドレスBAaddrに対するスクランブリングを行う場合、図28に示したように、チップアドレスMCaddr及び/またはバンクアドレスBAaddrは、図26のアドレススクランブラーASに入力される。本発明の実施形態によるアドレススクランブラーは、前述したチップアドレス及び/またはバンクアドレスに限定されず、図29Aまたは図29Bに示したように、積層される複数個の半導体メモリチップの保存領域のうち、第1保存領域Aに対するアドレスを他の保存領域Bに対するアドレスにスクランブリングする。第1保存領域A及び第2保存領域Bは、同じ半導体メモリチップに位置するか図29A、または、異なる半導体メモリチップに位置する図29B。図30は、本発明の実施形態による、図7及び図10に示したように、複数個で備えられるインターフェース制御回路それぞれに備えられるアドレススクランブラーの例を示す。図30を参照すれば、アドレススクランブラーAS1,AS2は、それぞれ対応するインターフェース制御回路ICC1,ICC2に備えられる。すなわち、外部からアドレスAddrが受信されれば、第1インターフェース制御回路ICC1によりインターフェーシングが制御される半導体メモリ装置に対するアドレスは、第1アドレススクランブラーAS1によりスクランブリングされる。同様に、第2インターフェース制御回路ICC2によりインターフェーシングが制御される半導体メモリ装置に対するアドレスは、第2アドレススクランブラーAS2によりスクランブリングされる。前述したように、本発明の実施形態によるアドレススクランブラーは、受信されるアドレスをスクランブリングすることで、積層される複数個の半導体メモリチップ、バンクまたは保存領域のうち、特定の半導体メモリチップ、バンクまたは保存領域へのアクセス集中などによる劣化を防止できる。しかし、以下で説明するアドレス変換は、また、チップのスタックを備えていないか、または貫通電極を備えていないシステムで使われる。例えば、前述したアドレス変換は、ワイヤーボンディングを通じて連結されるチップのスタックを含むか、または積層構造でなく、ボードまたは基板に配置される複数のチップを通じて連結される半導体装置に使われる。しかも、アドレス変換は、シングルチップの他のメモリバンクまたは他のメモリ領域間のようなシングルチップの内部で発生することもある。図31は、本発明の実施形態による、図1のインターフェース制御回路に備えられるリフレッシュ制御器を示すブロック図である。図1の半導体メモリチップMCsは、DRAMDynamicRandomAccessMemoryでありうる。この場合、DRAMである半導体メモリチップに対して周期的にリフレッシュが行われねばならない。しかし、積層された複数個の半導体メモリチップMCsに対して同時にリフレッシュが行われれば、ノイズが発生しうる。かかるノイズを減らすために、一例において、インターフェース制御回路ICCは、リフレッシュ命令CMD_Refrに応答して、半導体メモリチップMCsの積層された構造を異なる時間でリフレッシュするリフレッシュ制御器RCを備える。図32を参照すれば、図31のリフレッシュ制御器RCにリフレッシュ命令CMD_Refrが受信されれば、一例において、リフレッシュ制御器RCは、順次に発生するパルスからなるリフレッシュ信号XRefr、及び該リフレッシュ信号XRefrの対応するパルスの区間該パルスの立ち上がりエッジから次のパルスの立ち上がりエッジまでの区間、すなわち、Tref1,Tref2,...,Tref2i1に、特定の半導体メモリチップMCa,MCb,...,MCca,b及びcは、それぞれnnは、備えられる半導体メモリチップの個数以下の任意の自然数を活性化するチップ選択信号CSELを生成する。以下では、本発明の実施形態によるリフレッシュ制御器RCについて、具体的な例を挙げてさらに詳細に説明する。図33を参照すれば、本発明の実施形態による半導体メモリ装置MDは、インターフェース制御回路ICCを備える一つのマスターメモリチップMASと、三つのスレーブメモリチップSLA1ないしSLA3とを備える。前述したように、図33のリフレッシュ制御器RCにリフレッシュ命令CMD_Refrが受信されれば、リフレッシュ制御器RCは、順次に生成されるパルスからなるリフレッシュ信号XRefr、及び該リフレッシュ信号XRefrの対応するパルスの区間に、対応する半導体メモリチップを活性化するチップ選択信号CSELを生成する。一例において、リフレッシュ信号XRefrは、チップのスタックを貫通し、命令語を伝送する命令語貫通電極CMTへ伝送され、チップ選択信号CSELは、チップアドレスMCaddrが伝送され、チップのスタックを貫通するチップ選択貫通電極CSTへ伝送される。図33のように、インターフェース制御回路ICCがマスターメモリチップMASに備えられる場合、マスターメモリチップMASに対するチップ選択信号CSEL値の伝達は、前述したように内部電線による。一例において、選択器MUXは、インターフェース制御回路ICCに備えられる。選択器MUXは、リフレッシュが行われる時には、リフレッシュ制御器RCからチップ選択信号CSELを受信して、チップ選択信号CSELをチップ選択貫通電極CSTへ伝送する。チップ選択貫通電極CSTを通じてチップ選択信号CSELを受信する半導体メモリチップMAS,SLA1,SAL2,SLA3のうち、チップ選択信号CSELに対応する半導体メモリチップが活性化される。選択器MUXは、リフレッシュが行われなければ、チップアドレスMCaddrをチップ選択貫通電極CSTへ伝送する。図33には示していないが、インターフェース制御回路ICCは、前述した図21のように、外部アドレスAddrからチップアドレスMCaddrをデコーディングするデコーダDEをさらに備える。図33のリフレッシュ制御器RCにリフレッシュ命令CMD_Refrが受信されれば、図34に示したように、リフレッシュ制御器RCは、同じ周期Trefを有して半導体メモリチップの個数と同じ個数のパルスで生成されるリフレッシュ信号XRefrを出力できる。そして、リフレッシュ信号XRefrに対応して、チップ選択信号CSELが、積層された順序による4個の半導体メモリチップMAS,SLA1,SAL2,SLA3それぞれに対して順次に生成される。各チップ選択信号CSELは、2ビットで生成される。4個の半導体メモリチップMAS,SLA1,SAL2,SLA3が、図22Aのように積層された順序によって00,01,10及び11のチップ識別子チップアドレス値を有するならば、チップ選択信号CSELは、図34に示したように、順次に00,01,10及び11の値を有する。他の例において、図33のリフレッシュ制御器RCにリフレッシュ命令CMD_Refrが受信されれば、図35に示したように、半導体メモリチップの個数より小さい二つのパルスを有するリフレッシュ信号XRefrを生成することもできる。この場合、チップ選択信号CSELは、リフレッシュ信号XRefrの二つのパルスに対応して二回のみ生成される。すなわち、図35のリフレッシュ制御器RCは、二つの半導体メモリチップが同時にリフレッシュ動作を行った後、残りの二つの半導体メモリチップに対して同時にリフレッシュ動作を行える。この時、4個の半導体メモリチップMAS,SLA1,SAL2,SLA3が、図22Aのように積層された順序によって00,01,10及び11のチップ識別子チップアドレス値を有するならば、チップ選択信号CSELは、図35に示したように、マスターメモリチップMAS及び第1スレーブメモリチップSLA1に対して0の値で表れ、第2スレーブメモリチップSLA2及び第3スレーブメモリチップSLA3に対して1の値で表れる。図34及び図35を参照すれば、リフレッシュ信号XRefrが同じ周期Trefを有するパルスで生成される例を示したが、これに限定されるものではない。例えば、図36を参照すれば、特定の半導体メモリチップ、例えば、チップ選択信号CSELが10で表す半導体メモリチップに対しては、他の半導体メモリチップと異なる時間にリフレッシュ動作を行える。例えば、他の半導体メモリチップより相対的に性能が劣化した半導体メモリチップに対するリフレッシュ時間をさらに長く設定できる。図34及び図35の例を参照すれば、半導体メモリチップは、積層された順序によってそれぞれリフレッシュされるか、または積層された順序によって複数個が同時にリフレッシュされるが、これに限定されるものではない。図37を参照すれば、4個の半導体メモリチップMAS,SLA1,SAL2,SLA3が、図22Aのように積層された順序によって00,01,10及び11のチップ識別子チップアドレス値を有する場合、半導体メモリチップが積層された順序と関係なく、任意にリフレッシュ動作が行われることもある。例えば、チップ選択信号CSELが、図37のように00,11,10及び01の順序で生成されるので、この順序によって、該半導体メモリチップに対するリフレッシュ動作が行われる。図38は、本発明の実施形態による図31のリフレッシュ制御器が備えられる半導体メモリ装置を示す。一例において、図38の半導体メモリ装置MDは、備えるスレーブメモリチップの個数を除いては、図33の半導体メモリ装置MDと同一である。図38を参照すれば、半導体メモリ装置MDは、一つのマスターメモリチップMASと、7個のスレーブメモリチップSLA1ないしSLA7とを備える。一例において、リフレッシュ制御器RCを備えるインターフェース制御回路ICCの動作は、一つのリフレッシュ命令に対して生成されるパルスの数及びリフレッシュされる半導体メモリチップの個数が異なるだけであり、その構造及び動作は、三つのスレーブメモリチップSLA1ないしSLA3を備える場合と同一である。例えば、図39に示したように、リフレッシュ制御器RCは、リフレッシュ命令CMD_Refrが受信されれば、同じ周期Trefを有して半導体メモリチップの個数と同じ個数のパルスが生成されるリフレッシュ信号XRefrを出力できる。そして、リフレッシュ信号XRefrに対応して、チップ選択信号CSELが、積層された順序による8個の半導体メモリチップMAS,SLA1ないしSLA7それぞれに対して順次に生成される。この場合、8個の半導体メモリチップMAS,SLA1ないしSLA7それぞれを表すチップ識別子は、図22Bと同様である。図32ないし図39で説明したように、各チップは、リフレッシュ命令を受信し、他のチップと比較される順次的な順序でリフレッシュ手順が行われる。例えば、チップがアドレスビット図34及び図35を参照により識別される状況で、特定のチップは、リフレッシュ命令を受信し、開始し、他のチップに先立ってリフレッシュを完了する。リフレッシュの順序がチップのアドレス例えば、00,01,10及び11に対応するが、他の順序に代替されうる。また、特定のチップは、リフレッシュ命令及びリフレッシュ動作を同時に行うことで、同時にリフレッシュされる。しかも、特定の実施形態によれば、チップがリフレッシュ命令を順次に受信し、リフレッシュを分離して行うとしても、一部の他のチップに対するリフレッシュ命令は、リフレッシュ手順を終了した以前のチップに先立って受信される。このように、複数のチップは、たとえリフレッシュ命令を同時に受信しないか、またはリフレッシュを同時に開始しないとしても、同じ時間にリフレッシュを行える。半導体メモリチップのリフレッシュ順序は、他のパターンを含む。例えば、前述したように、順序は、異なるチップに割り当てられたチップIDによる。他の場合、チップは、チップをリフレッシュする順序を制御するレジスタのようなモードレジスタセットMRSの制御順序に関連される。他の例において、リフレッシュは、半導体メモリチップ内のメモリバンクに基づいて決定される。以上では、一つのマスターメモリチップを有する半導体メモリ装置において、マスターメモリチップに形成されるインターフェース制御回路に備えられるリフレッシュ制御器に限って記述されたが、これに限定されるものではない。本発明の実施形態によるリフレッシュ制御器RCは、インターフェースチップまたはバッファチップに形成されるインターフェース制御回路ICCにも備えられる。また、図25のように、積層された半導体メモリチップが複数個のバンクを有する場合、バンクごとにリフレッシュを順次にまたは任意に行える。一例において、図40に示したように、複数個のインターフェース制御回路ICC1,ICC2が備えられる場合、それぞれのインターフェース制御回路に別に備えられる。例えば、第1インターフェース制御回路ICC1に第1リフレッシュ制御器RC1が備えられ、第2インターフェース制御回路ICC2に第2リフレッシュ制御器RC2が備えられる。第1リフレッシュ制御器RC1は、リフレッシュ命令CMD_Refrを受信して、第1インターフェース制御回路ICC1によりインターフェースが行われる半導体メモリチップに対するリフレッシュ信号XRefr1及びチップ選択信号CSEL1を生成できる。同様に、第2リフレッシュ制御器RC2は、リフレッシュ命令CMD_Refrを受信して、第2インターフェース制御回路ICC2によりインターフェースが行われる半導体メモリチップに対するリフレッシュ信号XRefr2及びチップ選択信号CSEL2を生成できる。このように、本発明の実施形態によるリフレッシュ制御器は、複数個の半導体メモリチップに対するリフレッシュ動作を順次にまたは任意に行うことで、同時にあらゆる半導体メモリチップに対するリフレッシュ動作を行うことによるノイズの発生などを防止できる。図41は、図1のインターフェース制御回路ICCが、前述した入出力インターフェース部UI、アドレススクランブラーAS及びリフレッシュ制御器RCのうち少なくとも二つ以上備える例を示す。図41Aは、図1のインターフェース制御回路ICCが、入出力インターフェース部UI及びアドレススクランブラーASを備える場合を示す。図41Bは、図1のインターフェース制御回路ICCが、入出力インターフェース部UI及びリフレッシュ制御器RCを備える場合を示す。図41Cは、入出力インターフェース部UI、アドレススクランブラーAS及びリフレッシュ制御器RCをいずれも備える例を示す。図42は、図41Cのようなインターフェース制御回路を備える半導体メモリ装置の一例を示す図面である。図42を参照すれば、半導体メモリチップMC、及びこれに係わるインターフェース制御回路ICCが示される。半導体メモリチップMCは、図1の保存領域に対応するコア例えば、DRAMコア、アドレスAddrをデコーディングして、対応するメモリセルなどを活性化するローデコーダROWDEC及びカラムデコーダCOLDEC、コアから読み取られるデータをセンシングするセンサーIOSA、及びデータの入出力を行う入出力ドライバIODRVを備える。図41Cのインターフェース制御回路ICCは、入出力インターフェース部IU、アドレススクランブラーAS及びリフレッシュ制御器RCを備える。入出力インターフェース部IUは、データ入出力部DQ,DQSを通じてデータSIG1,SIG4を外部と送受信する。インターフェース制御回路ICCの各回路へクロックCLKを伝送するクロック部CLK、及び命令語CMDをデコーディングする命令語デコーダCMDDECをさらに備える。図43は、本発明の実施形態による、図1の半導体メモリチップの多様な種類を示す図面である。本発明の実施形態による半導体メモリ装置MDは、揮発性メモリまたは不揮発性メモリを半導体メモリチップとして備える。例えば、本発明の実施形態による半導体メモリ装置MDは、DRAMである半導体メモリチップを備えるか図43A、またはPRAMPhase-changeRandomAccessMemoryである半導体メモリチップを備えるか図43B、またはRRAMResistvieRandomAccessMemoryである半導体メモリチップを備える図43C。さらに、本発明の実施形態による半導体メモリ装置MDは、相異なる種類の半導体メモリを半導体メモリチップとして備えることもできる図43D。図44は、本発明の実施形態による、図1の半導体メモリ装置を複数個備える半導体メモリモジュールを概略的に示すブロック図である。図44を参照すれば、本発明の実施形態による半導体メモリモジュールMUは、xxは、2以上の整数個の半導体メモリ装置MD1,...,MDxを備える。図44の半導体メモリモジュールMUに備えられる半導体メモリ装置が、本発明の実施形態によるインターフェース制御回路をマスターメモリチップに備える場合、図44の半導体メモリモジュールMUは、図45Aまたは図45Bの通りである。具体的に、図44の半導体メモリモジュールMUは、図44の半導体メモリモジュールMUが二つの半導体メモリ装置を備える場合、図45Aの通りである。図45Aを参照すれば、半導体メモリ装置MAS1,MAS2それぞれは、一つのマスターメモリチップと三つのスレーブチップとを備える。特に、図45Aの第1半導体メモリ装置MD1は、第1マスターメモリチップMAS1に備えられる第1インターフェース制御回路ICC1を通じて信号の送受信が制御される三つのスレーブメモリチップSLA1ないしSLA3を備える。同様に、図45の第2半導体メモリ装置MD2は、第2マスターメモリチップMAS2に備えられる第1インターフェース制御回路ICC2を通じて信号の送受信が制御される三つのスレーブメモリチップSLA4ないしSLA6を備える。また、図44の半導体メモリモジュールMUが4個の半導体メモリ装置を備える場合、半導体メモリモジュールMUは、図45Bの通りである。具体的に、図44の半導体メモリモジュールMUの4個の半導体メモリ装置MD1ないしMD4は、それぞれ対応するインターフェース制御回路ICC1ないしICC4を備えるマスターメモリチップMAS1ないしMAS4を備える。本発明の実施形態による半導体メモリ装置についての説明から、図45Aまたは図45Bと異なる個数のスレーブメモリチップを備えるか、または各半導体メモリ装置が二つ以上のマスターメモリチップを備える半導体メモリモジュールを容易に実施できるので、これについての詳細な説明は省略する。一例において、図44の半導体メモリモジュールMUに備えられる半導体メモリ装置が、本発明の実施形態によるインターフェース制御回路を半導体メモリチップと別個のチップとして備えられるインターフェースチップに備える場合、図44の半導体メモリモジュールMUは、図46Aまたは図46Bの通りである。特に、図44の半導体メモリモジュールMUが二つの半導体メモリ装置を備える場合、半導体メモリモジュールMUの構造は、図46Aの通りである。同様に、図44の半導体メモリモジュールMUが4個の半導体メモリ装置を備える場合、半導体メモリモジュールMUの構造は、図46Bの通りである。図46Aまたは図46Bの半導体メモリモジュールMUは、図45Aまたは図45Bの半導体メモリモジュールMUについての記載から容易に実施できるので、これについてのさらに詳細な説明は省略する。図47ないし図52は、本発明の実施形態による半導体メモリシステムを示す図面である。図47ないし図52を参照すれば、本発明の実施形態による半導体メモリシステムMSは、ボードBD上に備えられる複数個の半導体メモリモジュールMU1ないしMUk及びメモリコントローラMCTを備える。半導体メモリモジュールMU1ないしMUkそれぞれは、前述した図44の半導体メモリモジュールMUの通りであり、メモリコントローラMCTは、図1のメモリコントローラMCTでありうる。図47及び図48の各メモリコントローラMCTは、半導体メモリモジュールMU1ないしMUkと外部の回路例えば、プロセッサとの間のインターフェースを行う入出力インターフェース部IUを備える。特に、図48の半導体メモリシステムMSの場合、半導体メモリモジュールMU1ないしMUkも、それぞれ内部に備えられる半導体メモリ装置図44を参照とメモリコントローラMCTとの間のインターフェースを行う入出力インターフェース部IUを備える。図49及び図50の各メモリコントローラMCTは、第2制御信号XCON2に応答して、半導体メモリ装置を識別するモジュールアドレスMDaddrに対するスクランブリングを行ってMDaddrをMDaddr ́に変換、特定の半導体メモリモジュールへのアクセス集中を防止できるように、アドレススクランブラーASを備える。特に、図50の半導体メモリシステムMSの場合、半導体メモリモジュールMU1ないしMUkも、それぞれアドレススクランブラーASを備えて、含む半導体メモリ装置図44を参照に対するアドレスを変換することで、特定の半導体メモリ装置へのアクセス集中を防止できる。図51及び図52の各メモリコントローラMCTは、図44に示したように、半導体メモリモジュールMU1ないしMUkを識別するモジュール選択信号MSELを生成することで、半導体メモリ装置に対して順次にまたは任意にリフレッシュを行えるリフレッシュ制御器RCを備える。図47ないし図52の入出力インターフェース部IU、アドレススクランブラーAS及びリフレッシュ制御器RCは、それぞれ前述した図3の入出力インターフェース部IU、図15のアドレススクランブラーAS及び図31のリフレッシュ制御器RCと類似して動作できる。さらに、図示していないが、本発明の実施形態による半導体メモリシステムのメモリコントローラは、図42のように、入出力インターフェース部IU、アドレススクランブラーAS及びリフレッシュ制御器RCをいずれも備えるインターフェース制御回路ICCを備えることもできる。以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。"