"全差動演算増幅器の出力同相電圧を安定化する同相電圧帰還回路であって、第1及び第2の同相電圧検出器を有し、前記第1及び第2の同相電圧検出器は、ノンオーバーラップ期間が設定された2相クロックで駆動され、前記第1の同相電圧検出器は、第1のクロック位相において充電動作し、第2のクロック位相において出力同相電圧の生成と電荷保持動作をし、前記第2の同相電圧検出器は、前記第2のクロック位相において充電動作し、前記第1のクロック位相において出力同相電圧の生成と電荷保持動作をし、前記ノンオーバーラップ期間においては、前記第1及び第2の同相電圧検出器はスイッチにより入力段及び出力段と電気的に分離され、同相電圧出力トランジスタのゲートソース間寄生容量により前記電荷保持動作がなされることを特徴とする同相電圧帰還回路。請求項1記載の同相電圧帰還回路を具備し、前記出力同相電圧が前記同相電圧出力トランジスタのゲートに印加され、前記同相電圧出力トランジスタが、負荷トランジスタとして設けられてなることを特徴とする全差動演算増幅器。前記全差動演算増幅器の負荷トランジスタのゲートソース間を短絡するスイッチを具備し、前記スイッチにより前記負荷トランジスタのゲートソース間を短絡することにより、消費電流がほぼ零となるよう動作可能としてなることを特徴とする請求項2記載の全差動演算増幅器。上述のように従来型のスイッチトキャパシタ型CMFB回路では、キャパシタの電荷を周期的に充電する動作が必要となるが、一回のクロック周期において、Phase1図10参照で充電される電荷量、及び、Phase2で移動される電荷量は限られており、その結果、収束には多くのクロック周期を要するものとなっていた。例えば、サンプリングコンデンサCsとホールドコンデンサChを同じ容量値とした場合、ホールドコンデンサCh側に1周期で充電される電荷量はスイッチトキャパシタ型CMFB回路の動作に必要な半分である。したがって、電圧も初期電圧から所望電圧までの差分の半分の電圧までしか収束できない。また、外部から電荷を充電するのは、1クロック周期につき1回であるから、十分な出力電圧精度を得るためには、10乃至20クロック周期程度の待ち時間が必要となっていた。さらに、仮に、サンプリングコンデンサCs側を、ホールドコンデンサCh側より大きな容量として収束時間を向上させても、電圧スパイクが大きくなったり、チップ面積の増大を招く等の新たな問題を招来する。このような問題に対しては、特許文献1、2等において開示されているダブルサンプリング形式を適用することである程度緩和される。すなわち、図12に示されたように、2対のサンプリングコンデンサCs1、Cs2を設けて、ダブルサンプリングを行うことで、1クロック周期につき2回の充電が可能であるので、従来型よりも2倍の収束速度の向上が期待できる図13参照。また、電圧スパイクの問題に関しては、アンプ側に付加される回路は、どのフェーズでも同じになるためこの問題は小さい。しかしながら、上述のようなダブルサンプリング形式を適用したものにおいても、それ以前の従来型と同様、ホールドコンデンサChを用いているために収束時間の向上には限界があり、さらなる収束速度の要請に十分応えられるものではない。また、ダブルサンプリングを適用しているため、キャパシタの占有面先が倍増するという問題もある。本発明は、上記実状に鑑みてなされたもので、チップ面積の増大を招くことなく、クロックフェイズの切り替わりにおける電圧スパイクの低減と共に出力電圧の収束速度の向上を図ることのできる同相電圧帰還回路及び全差動演算増幅器を提供するものである。上記本発明の目的を達成するため、本発明に係る同相電圧帰還回路は、全差動演算増幅器の出力同相電圧を安定化する同相電圧帰還回路であって、第1及び第2の同相電圧検出器を有し、前記第1及び第2の同相電圧検出器は、ノンオーバーラップ期間が設定された2相クロックで駆動され、前記第1の同相電圧検出器は、第1のクロック位相において充電動作し、第2のクロック位相において出力同相電圧の生成と電荷保持動作をし、前記第2の同相電圧検出器は、前記第2のクロック位相において充電動作し、前記第1のクロック位相において出力同相電圧の生成と電荷保持動作をし、前記ノンオーバーラップ期間においては、前記第1及び第2の同相電圧検出器はスイッチにより入力段及び出力段と電気的に分離され、同相電圧出力トランジスタのゲートソース間寄生容量により前記電荷保持動作がなされるものである。上記本発明の目的を達成するため、本発明に係る全差動演算増幅器は、上記同相電圧帰還回路を具備し、前記出力同相電圧が前記同相電圧出力トランジスタのゲートに印加され、前記同相電圧出力トランジスタが、負荷トランジスタとして設けられてなるものである。本発明によれば、コモンモードフィードバックの初期電荷の収束を最短で1/2クロックという短い期間で実現でき、初期電荷充電による待ち時間を従来回路に比べ大幅に短くすることができる。そのため、電源投入時からの初期動作時、及び、パワーダウン状態からの復帰時の復帰時間を大幅に短縮することが可能となる。特に、短い変換時間が求められる制御ループに用いられるようなAD変換器へ短い復帰時間で動作できる本発明の構成を応用した場合、システム上での消費電力削減に有利な構成を実現することができる。また、本発明の構成においては、演算増幅器側に接続される電圧検出回路の回路構成が、どの位相クロックにおいても同一であるので、電圧スパイクの低減やクロック生成回路の簡略化等の副次的な効果が期待できる。以下、本発明の実施の形態について、図1乃至図7を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態における全差動演算増幅器の回路構成について図1を参照しつつ説明する。この全差動演算増幅器は、gm段回路201と、出力段回路202とに大別されて構成されたものとなっている。gm段回路201は、第1乃至第6のトランジスタ図1においては、それぞれQ1、Q2、Q3、Q4、Q5、Q6と表記1~6を主たる構成要素として構成されたものとなっている。なお、本発明の実施の形態においては、第1及び第2のトランジスタ1,2と、第5及び第6のトランジスタ5,6にp型のMOSFETが、第3及び第4のトランジスタ3,4にn型のMOSFETが、それぞれ用いられたものとなっている。第1及び第2のトランジスタ1,2は、差動増幅可能に接続されたものとなっている。すなわち、第1及び第2のトランジスタ1,2は、ソースが相互に接続されると共に、第6のトランジスタ6のドレインに接続されている。第6のトランジスタ6は、第5のトランジスタ5とカレントミラー回路を構成して、第1及び第2のトランジスタ1,2に対して定電流源として機能するようになっている。すなわち、第5及び第6のトランジスタ5,6は、ゲートが相互に接続されると共に、第5のトランジスタ5のドレインと接続されている一方、第5及び第6のトランジスタ5,6のソースには、高電源電圧AVDDが印加されるようになっている。また、第5のトランジスタ5のドレインには、定電流IREFを出力する定電流源図示せずが接続されている。そして、第1のトランジスタ1のゲートには第1の入力電圧VIPが、第2のトランジスタ2のゲートには第2の入力電圧VIMが、それぞれ印加可能とされている。また、第1のトランジスタ1のドレインには、第3のトランジスタ3のドレインが、第2のトランジスタ2のドレインには、第4のトランジスタ4のドレインが、それぞれ接続され、第3及び第4のトランジスタ3,4のソースは、共に低電源電圧AVSSが印加されるようになっている。さらに、第3及び第4のトランジスタ3,4のゲートは、相互に接続されて、第1の同相電圧帰還回路図1においてはCMFB1と表記101の出力電圧が印加されるようになっている。この第1の同相電圧帰還回路101は、従来構成のもので、第3及び第4のトランジスタ3,4のドレインの電位が入力されるようになっている。一方、出力段回路202は、第7乃至第10のトランジスタ7~10と第2の同相電圧帰還回路としてのスイッチトキャパシタ型CMFB回路102とを主たる構成要素として構成されたものとなっている。本発明の実施の形態においては、第7及び第8のトランジスタ7,8には、n型のMOSFETが、第9及び第10のトランジスタ9,8には、p型のMOSFETが、それぞれ用いられたものとなっている。具体的には、まず、第7及び第8のトランジスタ7,8のソースは、共に低電源電圧AVSSが印加されるようになっている。また、第7のトランジスタ7のゲートは、先の第2のトランジスタ2のドレインに、第8のトランジスタ8のゲートは、先の第1のトランジスタ1のドレインに、それぞれ接続されている。さらに、第7のトランジスタ7のゲートとドレインの間には、ゲート側から順に第1の抵抗器15と第1のコンデンサ17が直列接続されて設けられている一方、第8のトランジスタ8のゲートとドレインの間には、ゲート側から順に第2の抵抗器16と第2のコンデンサ18が直列接続されて設けられている。また、第7のトランジスタ7のドレインには、第9のトランジスタ9のドレインが、第8のトランジスタ8のドレインには、第10のトランジスタ10のドレインが、それぞれ接続されたものとなっている。そして、第7及び第9のトランジスタ7,9の相互の接続点は、第1の出力端子23に接続されると共に、スイッチトキャパシタ型CMFB回路102の一方の入力段に接続される一方、第8及び第10のトランジスタ8,10の相互の接続点は、第2の出力端子24に接続されると共に、スイッチトキャパシタ型CMFB回路102の他方の入力段に接続されている。同相電圧出力トランジスタである第9及び第10のトランジスタ9,10は、ソースが共に高電源電圧AVDDが印加されるようになっている一方、各々のゲートは相互に接続されて、スイッチトキャパシタ型CMFB回路102の帰還出力電圧VCMFB2が印加されるようになっており、第9及び第10のトランジスタ9,10は、スイッチトキャパシタ型CMFB回路102の負荷トランジスタとなっている。なお、図1において、Cgspは、第9及び第10のトランジスタ9,10のゲートソース間の寄生容量を表しており、スイッチトキャパシタ型CMFB回路102の出力負荷となっている。図2には、スイッチトキャパシタ型CMFB回路102のより具体的な回路構成例が示されており、以下、同図を参照しつつ、この回路構成について説明する。本発明の実施の形態におけるスイッチトキャパシタ型CMFB回路102は、第1の同相電圧検出器301と第2の同相電圧検出器302とに大別されて構成されたものとなっている。第1の同相電圧検出器301は、1対の第1の充電保持兼用キャパシタ図2においては、それぞれC1a、C1bと表記31a,31bと、第1の位相用第1乃至第3のスイッチ素子図2においては、それぞれS1a、S1b、S1cと表記35a~35cと、第2の位相用第1乃至第3のスイッチ素子図2においては、それぞれS2a、S2b、S2cと表記36a~36cとを有して構成されてなる一方、第2の同相電圧検出器302は、1対の第2の充電保持兼用キャパシタ図2においては、それぞれC2a、C2bと表記32a,32bと、第1の位相用第4乃至第6のスイッチ素子図2においては、それぞれS1d、S1e、S1fと表記35d~35fと、第2の位相用第4乃至第6のスイッチ素子図2においては、それぞれS2d、S2e、S2fと表記36d~36fとを有して構成されたものとなっている。より具体的には、まず、第1の同相電圧検出器301においては、1対の第1の充電保持兼用キャパシタ31a,31bは、それぞれの一端が相互に接続される一方、一方の第1の充電保持兼用キャパシタ31aの他端は、第1の位相用第1のスイッチ素子35aを介して第1の基準電圧端子41に接続されて、第1の基準電圧VCMが印加されるようになっていると共に、第2の位相用第1のスイッチ素子36aを介して第2の出力端子24に接続されている。また、他方の第1の充電保持兼用キャパシタ31bの他端は、第1の位相用第3のスイッチ素子35cを介して第1の基準電圧端子41に接続されて、第1の基準電圧VCMが印加されるようになっていると共に、第2の位相用第3のスイッチ素子36cを介して第1の出力端子23に接続されている。さらに、1対の第1の充電保持兼用キャパシタ31a,31bの相互の接続点は、第1の位相用第2のスイッチ素子35bを介して第2の基準電圧端子42に接続されて、第2の基準電圧Vjが印加されるようになっていると共に、第2の位相用第2のスイッチ素子36bを介して帰還電圧出力端子43に接続されたものとなっている。一方、第2の同相電圧検出器302においては、1対の第2の充電保持兼用キャパシタ32a,32bは、それぞれの一端が相互に接続される一方、一方の第2の充電保持兼用キャパシタ32aの他端は、第1の位相用第4のスイッチ素子35dを介して第2の出力端子24に接続されると共に、第2の位相用第4のスイッチ素子36dを介して第1の基準電圧端子41に接続されて、第1の基準電圧VCMが印加されるようになっている。また、他方の第2の充電保持兼用キャパシタ32bの他端は、第1の位相用第6のスイッチ素子35fを介して第1の出力端子23に接続されると共に、第2の位相用第6のスイッチ素子36fを介して第1の基準電圧端子41に接続されて、第1の基準電圧VCMが印加されるようになっている。さらに、1対の第2の充電保持兼用キャパシタ32a,32bの相互の接続点は、第1の位相用第5のスイッチ素子35eを介して帰還電圧出力端子43に接続されると共に、第2の位相用第5のスイッチ素子36eを介して第2の基準電圧端子42に接続されて、第2の基準電圧Vjが印加されるようになっている。なお、第1の基準電圧VCMは、予め任意に定められた基準電圧であり、第2の基準電圧Vjは、初期動作設定の際の基準電圧であり、収束後の帰還出力電圧VCMFB2の動作電圧に近い値に設定されるものである。かかる構成において、第1の位相用第1乃至第6のスイッチ素子35a~35f、及び、第2の位相用第1乃至第6のスイッチ素子36a~36fは、例えば、MOS型電界効果トランジスタなどを用いるのか好適である。かかる第1の位相用第1乃至第6のスイッチ素子35a~35f、及び、第2の位相用第1乃至第6のスイッチ素子36a~36fの開閉成は、図3に示されたようなノンオーバーラップ期間を有する2相クロックを、適宜各ゲートに印加することによりなされる。すなわち、図3において、図3Aは2相クロックを得るための基準となる基準クロックの波形図であり、図3Bは第1の位相クロックの波形図であり、図3Cは第2の位相クロックの波形図である。第1及び第2の位相クロックは、いずれも所定のパルス幅の信号が、所定の繰り返し周期で出力される点では同一であるが、論理値Highに相当する部分が時間的に重なることがなく、2つのクロックの間にデットタイムtdが設定されており、いわゆるノンオーバーラップ期間tdを有するものとなっている図3参照。また、第1の位相クロックは、基準クロックの論理値Highの部分の大凡中間点付近で論理値Highへ立ち上がり、基準クロックの論理値Highから論理値Lowへの立ち下がり点から若干遅れて論理値Lowへ立ち下がるようになっている図3A及び図3B参照。一方、第2の位相クロックは、第1の位相クロックの論理値Highから論理値Lowへの立ち下がり点から所定のデッドタイムtdを経た後、論理値Highに立ち上がり、基準クロックが論理値Lowから論理値Highへ立ち上がった時点から若干の時点で論理値Lowへ立ち下がるものとなっている。なお、第2の位相クロックの論理値Lowに立ち下がった時点と、その後、第1の位相クロックが論理値Highに立ち上がる時点との間も所定のデットタイムtdが確保されたものとなっており、第1及び第2の位相クロックは、1/2クロック分の位相ずれを有するものとなっている。このような基準クロック、第1及び第2の位相クロックを生成、出力する回路は、本発明特有のものではなく、従来から様々な回路構成のものが提案、実用化されており、そのような回路を用いることで十分であるので、ここでの具体的な回路の説明は省略することとする。次に、かかる構成におけるスイッチトキャパシタ型CMFB回路102の動作について、図4及び図5を参照しつつ説明する。まず、第1の位相クロックが論理値Highとなると、第1の位相用第1乃至第6のスイッチ素子35a~35fがオン導通状態となる一方、第2の位相用第1乃至第6のスイッチ素子36a~36fはオフ非導通状態となる。その結果、第1の充電保持兼用キャパシタ31a,31bは充電状態となる一方、第2の充電保持兼用キャパシタ32a,32bは帰還電圧出力端子43へ帰還出力電圧VCMFB2を出力するCMFB動作状態になると共に電荷の保持状態となる図5A参照。換言すれば、第1の充電保持兼用キャパシタ31a,31bは第1のクロック位相で充電動作となる一方、第2のクロック位相で帰還出力電圧VCMFB2の生成と電荷保持動作をなすものとなっている。ここで、第1のクロック位相は、第1の位相クロックが論理値Highに相当するレベルとなる場合を言い、第2のクロック位相は、第2の位相クロックが論理値Highに相当するレベルとなる場合を言いうものとする。一方、上述とは逆に、第2の位相クロックが論理値Highとなると、第2の位相用第1乃至第6のスイッチ素子36a~36fがオン導通状態となる一方、第1の位相用第1乃至第6のスイッチ素子35a~35fはオフ非導通状態となる。その結果、第2の充電保持兼用キャパシタ32a,32bは充電状態となる一方、第1の充電保持兼用キャパシタ31a,31bは帰還電圧出力端子43へ帰還出力電圧VCMFB2を出力するCMFB動作状態になると共に電荷の保持状態となる図5B参照。換言すれば、第2の充電保持兼用キャパシタ32a,32bは第2のクロック位相で充電動作となる一方、第1のクロック位相で帰還出力電圧VCMFB2の生成と電荷保持動作をなすものとなっている。そして、第1の位相クロックと第2の位相クロック間、換言すれば、各フェーズ間のデッドタイムtdにおいては、第1及び第2の同相電圧検出回路301,302は、第1の位相用第1乃至第6のスイッチ素子35a~35f、第2の位相用第1乃至第6のスイッチ素子36a~36fが、それぞれオフとなるために、周囲と電気的に切り離され、帰還電圧出力端子43に等価的に接続されている出力段のゲートソース間寄生容量Cgspにより電荷保持が行われるようになっている。すなわち、かかる状態において、第1の充電保持兼用キャパシタ31a,31b、第2の充電保持兼用キャパシタ32a,32bは、第1及び第2の出力端子23,24、第1及び第2の基準電圧端子41,42、並びに、帰還電圧出力端子43との接続が電気的に切り離された状態となる。かかるスイッチトキャパシタ型CMFB回路102の動作は、定常状態時での動作と、初期電荷設定時での動作の二つに分けることができる。まず、初期電荷設定時は、前のフェーズで充電された第1の充電保持兼用キャパシタ31a,31b、及び、第2の充電保持兼用キャパシタ32a,32bが、次のフェーズでPMOS電流源第9及び第10のトランジスタ9,10により構成された電流源のゲートに直接接続されるので、充電で得られた電荷は、PMOS電流源の寄生容量Cgspに移動される。ここで、移動される電荷量は、ほぼ収束後の電荷量に等しいが、1~2クロック分動作させることで完全にセットリングさせることが可能である。なお、ここで、フェーズとは、クロックが論理値Highの状態にある区間を意味するものとする。そして、定常状態に到達後は、帰還出力電圧VCMFB2のDC電位が定まるため、各クロックフェーズで第1の充電保持兼用キャパシタ31a,31b、もしくは、第2の充電保持兼用キャパシタ32a,32bにより出力電圧Voutp、outmの同相電位変動が帰還出力電圧VCMFB2の電位の変動として検出され、PMOS電流源負荷Cgspによりフィードバックされることで同相電圧変動が抑圧されCMFBとして動作することが可能となっている。また、この場合の各クロックフェーズ間のデットタイムtdでは、PMOS電流源負荷Cgspへ電荷が保持されているため帰還出力電圧VCMFB2に大きな変動を与えることがなく、各クロックフェーズの切り替えができる。ここで、従来型のCMFBとの違いについて説明すれば、まず、最も大きな違いは、従来は図9に示されたように、同相電圧保持用のキャパシタChを用いているのに対して、本発明の実施の形態においては、同相電圧保持用のキャパシタChを用いずに、第1の充電保持兼用キャパシタ31a,31b、第2の充電保持兼用キャパシタ32a,32bに、同相電圧検出と電荷保持の2つの機能を負わせるようにしたことにある。従来型の構成においては、PMOS電流源のドレインソース間に常に接続される同相電圧保持用のキャパシタChと、電荷の充電と電荷移動を行うキャパシタCsが用いられていた図9参照。この場合、CsとChは、両方ともドレインソース間容量であるから、ミラー容量として機能するため、見た目の容量値が大きくなり、1クロックで収束できる電圧は、Csに充電された電圧が単純に容量分圧された値となるので、小さい値となってしまう。そのため、初期電圧設定において、図10に示されたように繰り返し充電を行う必要があり、収束時間が長くなるものであった。このような事から、例えば、先の特許文献1では、収束速度向上のためSCCMFBをダブルサンプリング形式にすることで同相電圧の収束速度を速めている。また、特許文献2においては、ダブルサンプリング形式のサンプルホールド回路に、特許文献1と同様の回路を適用しているが、いずれの特許文献においても同相電圧保持用のキャパシタChを用いているため、先に図13に示したように、原理的に図11に示された従来動作の2倍の収束速度が限界であり、根本的にそれ以上の収束速度改善につながるものではない。これに対して、本発明の実施の形態においては、前のフェーズで充電された第1の充電保持兼用キャパシタ31a,31b、第2の充電保持兼用キャパシタ32a,32bを、次のフェーズでPMOS電流源のゲートに直接接続するので、充電で得られた電荷は、PMOS電流源の寄生容量Cgspに移動されるようになっている。第1の充電保持兼用キャパシタ31a,31b、第2の充電保持兼用キャパシタ32a,32bは、ミラー容量として機能するので、見た目の容量値はCgspよりも遙かに大きいため、ここで分配されることによる電荷量は全体からは無視できるほどの小さいものであり、各容量間の電位差をほぼ維持した状態で動作する。例えば、寄生容量Cgspが、第1の充電保持兼用キャパシタ31a,31b、第2の充電保持兼用キャパシタ32a,32bと同じ大きさの容量であっても、出力段の増幅度が10倍以上あれば、各容量間の電位差を9割以上維持した状態での動作が可能である。そして、次のフェーズからも9割以上の収束で電圧が収束し、1クロックにつき2回の充電と保持の動作が行えるため、図4に示されたように収束時間が大幅に短縮されるものとなっている。電圧収束後の定常状態では、各フェーズでどちらかのキャパシタが接続されていて、アンプに接続されている側のキャパシタは、CMFB動作と電荷保持動作の両方の動作を兼ねて行っている。そのため、従来の同相電圧保持用のキャパシタChのような電圧保持だけのためのキャパシタを設ける必要がない。また、従来問題となっていた定常状態での、各フェーズ間の切り替わり時に生じる電圧変動は、第1の充電保持兼用キャパシタ31a,31b、第2の充電保持兼用キャパシタ32a,32bを同じ容量値とすることにより、各フェーズで同一の回路を接続できるので、切り替わり時の電圧変動は小さくなる。さらに、CMFBループの安定性に関しては、図1に示された構成の場合、CMFBの制御ループは出力段のみであるから、ループ利得は一次の伝達関数となり、系として不安定となることはないので、問題は無いといえる。また、この時の帰還係数は、寄生容量Cgspと、第1の充電保持兼用キャパシタ31a,31b、第2の充電保持兼用キャパシタ32a,32bの容量の比によって定まる。例えば、C1=C2=Cshとした場合、帰還係数は2Csh/Cgsp2Cshである。したがって、CshがCgspに比較して大きい程、帰還係数は1に近くづくためCshを大きくすることで、第1の基準電圧VCMに対してより良好な追従性を得ることができる。なお、ここで、C1は第1の充電保持兼用キャパシタ31a,31bの容量値、C2は第2の充電保持兼用キャパシタ32a,32bの容量値である。すなわち、第1の充電保持兼用キャパシタ31aの容量値を便宜的にC1a、第1の充電保持兼用キャパシタ31bの容量値を便宜的にC1bとすれば、C1=C1a=C1bである。また、同様に、第2の充電保持兼用キャパシタ32aの容量値を便宜的にC2a、第2の充電保持兼用キャパシタ32bの容量値を便宜的にC2bとすれば、C2=C2a=C2bである。次に、第2の構成例について、図6を参照しつつ説明する。なお、図1に示された構成例における構成要素と同一の構成要素には、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。この第2の構成例は、スイッチトオペアンプとも称される構成のもので、パワーダウン状態で動作停止し、消費電流をほぼ零にすることができ、通常動作時は、通常の演算増幅器と同様に動作するものとなっている。具体的には、図1に示された構成例に対して、第1乃至第6のパワーダウン制御用スイッチ素子51a~51fを設けたものとなっている。これら第1乃至第6のパワーダウン制御用スイッチ素子51a~51fは、例えば、MOS型電界効果トランジスタ等を用いるのが好適である。すなわち、まず、第1のパワーダウン制御用スイッチ51aは、第3及び第4のトランジスタ3,4のゲートとソースに対して並列接続されて設けられている。第2のパワーダウン制御用スイッチ51bは、第5及び第6のトランジスタ5,6のゲートとソースに対して並列接続されて設けられている。第3のパワーダウン制御用スイッチ51cは、第7のトランジスタ7のゲートとソースに対して並列接続され、また、第4のパワーダウン制御用スイッチ51dは、第8のトランジスタ8のゲートとソースに対して並列接続されている。また、第5のパワーダウン制御用スイッチ51eは、第9及び第10のトランジスタ9,10のゲートとソースに対して並列接続されて設けられている。さらに、第6のパワーダウン制御用スイッチ51fは、第5のトランジスタ5のドレインと、図示されない定電流IREFを出力する定電流源との間に直列接続されて設けられたものとなっている。図6において、PDの語が脇に表記されている第1乃至第5のパワーダウン制御用スイッチ51a~51eは、各ゲートに印加される図示されないパワーダウン制御信号が、論理値Highに相当するレベルの場合に導通状態となる一方、PDBの語が脇に表記されている第6のパワーダウン制御用スイッチ51fは、そのゲートに印加される図示されないパワーダウン制御信号が、論理値Lowに相当するレベルの場合に導通状態となるものとなっている。したがって、パワーダウン制御信号が、論理値Highに相当するレベルの場合には、第1乃至第6のパワーダウン制御用スイッチ51a~51fが導通状態となる一方、第6のパワーダウン制御用スイッチ51fが非導通状態となり、全差動演算増幅器としての回路動作が停止されるため消費電流がほぼ零の状態となる。これに対して、パワーダウン制御信号が、論理値Lowに相当するレベルの場合には、第1乃至第6のパワーダウン制御用スイッチ51a~51fが非導通状態となる一方、第6のパワーダウン制御用スイッチ51fが導通状態となり、全差動演算増幅器としての通常の回路動作が確保される。従来のCMFB回路構成においては、先に述べたようにCMFBの電圧収束時間が多くかかるため、パワーダウンからの復帰時間が長くかかってしまっていたが、上述のような構成にあっては、CMFB回路の収束時間を短縮できるため、パワーダウン状態からの復帰時間を短縮できるものとなっている。次に、第3の構成例について、図7を参照しつつ説明する。なお、図1、図6に示された構成例における構成要素と同一の構成要素には、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。まず、図7Aは、1段構成の全差動演算増幅器に、本発明の実施の形態におけるスイッチトキャパシタ型CMFB回路102を適用した場合の構成例を示したものである。この構成例においては、gm段回路201のみが設けられた構成となっており、このgm段回路201において、図1に示された第1の同相電圧帰還回路101に代えて、スイッチトキャパシタ型CMFB回路102が設けられたものとなっている。なお、かかる構成において、スイッチトキャパシタ型CMFB回路102の動作は先に述べた通りであるので、ここでの再度の詳細な説明は省略することとする。次に、図7Bは、図7Aに示された構成において、図6で説明したようなパワーダウン機能を付加したものである。すなわち、図6で説明したと同様に、第1及び第2のパワーダウン制御用スイッチ51a,51b、並びに、第6パワーダウン制御用スイッチ51fが設けられたものとなっている。なお、これら第1及び第2のパワーダウン制御用スイッチ51a,51b、並びに、第6パワーダウン制御用スイッチ51fの動作は、図6で説明したと同様であるので、ここでの再度の詳細な説明は省略することとする。"