"ソース12からディスプレイ44に無線でHDMIデータを伝送するデータ伝送システムにおいて、HDMIデータを受信するDVI受信機20と、上記DVI受信機20から信号が供給される送信デジタル処理システム22と、上記送信デジタル処理システム22から信号が供給され、該信号を受信機34に無線で送信する無線送信機24と、上記受信機34から信号が供給される受信デジタル処理システム36と、上記受信デジタル処理システム36から信号が供給されるDVI送信機38と、上記DVI送信機38から信号が供給され、これに応じて、HDMIデータ内に存在するオーディオデータの再生と共に、HDMIデータを表示するディスプレイ44とを備えるデータ伝送システム。HDMIデータ及び/又はDVIデータの無線送信を行う送信デジタル処理システム22において、データを2つのデータストリームに変換し、ビデオデータを制御データに多重化するフロントエンドコンポーネント46を備える送信デジタル処理システム。上記フロントエンドコンポーネント46から、実質的に連続したデータのストリームである信号が供給されるリード-ソロモンエンコーダ48を備え、上記フロントエンドコンポーネント46へのビデオデータレートが、上記リード-ソロモンエンコーダ48を満たすために不十分である場合、該フロントエンドコンポーネント46は、該リード-ソロモンエンコーダ48においてデータが不足しないように、ヌルワードを生成することを特徴とする請求項2記載の送信デジタル処理システム。上記フロントエンドコンポーネント46から信号が供給される前方エラー訂正コンポーネント48を更に備える請求項2記載の送信デジタル処理システム。上記前方エラー訂正コンポーネント48から信号が供給され、データをランダム化するスクランブラ50を更に備える請求項4記載の送信デジタル処理システム。ヘッダを定期的に出力するヘッダ生成器52を備え、該ヘッダの第1の部分は、受信機を同期させるために使用されるプリセットデータを含み、該ヘッダの第2の部分は、該受信機で使用される制御情報を含む可変データを含み、各ヘッダは、上記スクランブラからのマルチメディアデータのユニットに関連付けられることを特徴とする請求項5記載の送信デジタル処理システム。上記ヘッダ生成器52からの絶対データを四位相偏移変調データとして表す差動エンコーダ54を更に備える請求項6記載の送信デジタル処理システム。上記フロントエンドコンポーネント46は、4個の25ビット値を結合し、単一の100ビットワードを生成し、該100ビットワードを5個の20ビットワードに変換することを特徴とする請求項2記載の送信デジタル処理システム。当該送信デジタル処理システムは、60GHz帯の無線送信用にHDMI及び/又はDVIデータを準備するFPGAによって実現されることを特徴とする請求項2記載の送信デジタル処理システム。HDMI及び/又はDVIデータの無線受信を行う受信デジタル処理システム36において、受信されたヘッダの第1のキャラクタを用いて、Iチャンネル及びQチャンネルの両方でアラインメントを実行することによって、データをアラインするデシリアライザを用いて、受信データをデシリアライズする受信デジタル処理システム36。本発明に係る、ソースからディスプレイに無線でHDMIデータを伝送するデータ伝送システムは、HDMIデータを受信するDVI受信機と、DVI受信機から信号が供給される送信デジタル処理システムとを備える。無線送信機は、送信デジタル処理システムから信号が供給され、信号を受信機に無線で送信し、受信デジタル処理システムは、受信機から信号が供給され、DVI送信機は、受信デジタル処理システムから信号が供給される。ディスプレイは、DVI送信機から信号が供給され、これに応じて、HDMIデータ内に存在するオーディオデータの再生と共に、HDMIデータを表示する。他の側面として、本発明は、HDMIデータ及び/又はDVIデータの無線送信を行う送信デジタル処理システムを提供する。送信デジタル処理システムは、データを2つのデータストリームに変換し、ビデオデータを制御データに多重化するフロントエンドコンポーネントを備える。送信デジタル処理システムの非限定的な具体例として、前方エラー訂正コンポーネント、例えば、フロントエンドコンポーネントから、実質的に連続したデータのストリームである信号が供給されるリード-ソロモンReedSolomon:RSエンコーダを設けてもよい。フロントエンドコンポーネントへのビデオデータレートが、RSエンコーダを満たすために不十分である場合、フロントエンドコンポーネントは、RSエンコーダにおいてデータが不足しないように、ヌルワードを生成する。フロントエンドコンポーネントは、4個の25ビット値を結合し、単一の100ビットワードを生成し、100ビットワードを5個の20ビットワードに変換する。更に、幾つかの実施の形態では、送信デジタル処理システムは、前方エラー訂正コンポーネントから信号が供給され、データをランダム化するスクランブラを更に備える。更に、送信デジタル処理システムは、ヘッダを定期的に出力するヘッダ生成器を備えていてもよく、ヘッダの第1の部分は、受信機を同期させるために使用されるプリセットデータを含み、ヘッダの第2の部分は、受信機で使用される制御情報を含む可変データを含む。各ヘッダは、スクランブラからのマルチメディアデータのユニットに関連付けられる。更に、必要であれば、差動エンコーダdifferentialencoderを用いて、ヘッダ生成器からの絶対データを四位相偏移変調データphaseshiftedquadraturedataとして表してもよい。好適な例示的な実施の形態においては、送信デジタル処理システムは、60GHz帯の無線送信用にHDMI及び/又はDVIデータを準備するFPGAによって実現される。他の側面として、本発明に係る、HDMI及び/又はDVIデータの無線受信を行う受信デジタル処理システムは、受信されたヘッダの第1のキャラクタを用いて、Iチャンネル及びQチャンネルの両方でアラインメントを実行することによって、データをアラインするalignデシリアライザを用いて、受信データをデシリアライズするdeserialize。以下では、本発明の構造及び処理に関する詳細を添付の図面を参照して説明する。添付の図面では、同一の部分には共通の符号を付している。まず、図1に示すシステム10は、ベースバンドマルチメディアデータ、特にオーディオデータを含む高精細度highdefinition:HDデジタルビデオデータのソース12を備える。ソース12は、ラップトップコンピュータ、他のマルチメディアコンピュータ又はサーバであってもよい。また、ソース12は、衛星放送受信機、地上波放送受信機、ケーブル放送受信機、DVDプレーヤ等であってもよく、又は他のマルチメディアのソース機器であってもよい。ソース12は、ライン14を介して、メディア受信機16に多重化されたマルチメディアデータを送信し、したがって、ソース12及びメディア受信機16は、共に、データ、特にHDMIデータのソースとみなすことができる。メディア受信機16は、セットトップボックスであってもよく、高精細度マルチメディアインタフェースHighDefinitionMultimediaInterface:HDMI送信機18を含んでいてもよい。HDMI送信機18は、HDMIプロトコルを用いて、マルチメディアデータを処理し、特に、広帯域幅デジタルコンテンツ保護HighBandwidthDigitalContentProtection:HDCPを用いてデータを暗号化し、マルチメディアデータについて、テレビジョン解像度、例えば、16×9のディスプレイ比をサポートする。HDMI送信機18は、当分野で周知のHDMIの原理に基づき、ケーブル又は他の信号線19で、デジタルビジュアルインタフェースDigitalVisualInterface:DVI受信機20以下、DVIコンポーネント20とも呼ぶに、HDCP-暗号化マルチメディアデータを送信する。DVI受信機20は、本発明に基づき、DVIプロトコルを用いて受信データを処理する。HDMI送信機18は、処理の一部として、ビデオデータを多重化し、及びオーディオデータをビデオデータストリーム内に多重化する。DVI受信機20は、ビデオデータを分離すると共に、データストリーム内に多重化されたオーディオデータを通過させる。何れの場合も、DVI受信機20は、如何なる時点でも、ストリームを平文化も再暗号化もしない。DVI受信機20からの暗号化されたマルチメディアデータは、例えば、特定用途向け集積回路ASIC又はフィールドプログラマブルゲートアレーFPGA又は他のマイクロプロセッサであるプロセッサ22に送信される。プロセッサ22は、無線送信機24による送信アンテナ26を介する無線伝送のためにデータを処理する。プロセッサ22については、後に更に詳細に説明する。暗号化されたマルチメディアデータは、無線リンク30を介して、受信機アンテナ32に無線で送信され、受信機アンテナ32は、無線受信機34にデータを供給する。マルチメディアデータは、コンテンツを不正にコピーbootleggingすることが基本的には維持できない程の大量のデータを毎秒伝送するように、非圧縮データ形式で無線リンク30上を伝送してもよく、好ましくはないが、あるデータは圧縮してもよい。また、必要に応じて、マルチメディアデータを圧縮形式で伝送してもよい。無線送信機24と無線受信機34したがって、その間の無線リンクは、好ましくは、一定の変化しない、単一の周波数、約60GHzで動作し、より好ましくは、59GHz~64GHzの範囲で動作し、また、無線リンクのデータ転送速度は、好ましくは一定であり、且つ最低でも2ギガビット/秒2.0Gbpsである。DQPSKを使用する場合、無線リンクのデータ転送速度は、2.2Gbpsであり、このデータ転送速度は、約2.5Gbpsとすることもできる。すなわち、無線リンクの帯域幅は、一定の2.5GHzとすることができる。このことから、無線送信機24は、好ましくは、技術的に知られている原理に基づいて符号化を行うエンコーダを備えている。符号化データは、60GHzの変調器によって約60GHzですなわち、60GHz帯で変調され、アップコンバータによって約60GHzにアップコンバートされ、無線リンク30を介して伝送される。上述した広帯域チャンネル及び簡単な変調方式、例えばDQPSK、QPSK、BPSK又は8PSK等を用いることにより、高いデータ転送速度の簡単なビデオデータ無線伝送システムを実現することができる。例えば、DQPSKを用いた場合、シンボル転送速度の2倍のデータ転送速度を実現することができる。8PSKの場合、3.3Gbpsのデータ転送速度を実現することができる。無線受信機34は、無線送信機24と相補的な回路であり、すなわち、ダウンコンバータと、60GHzの復調器と、デコーダとを備える。如何なる場合も、無線受信機34からのデータは受信機のプロセッサ36に供給され、受信機のプロセッサ36は、エラー訂正を行うとともに、DVI送信機38における処理に適するようにデータを再多重化する。また、プロセッサ36は、必要に応じて、表示するための如何なる制御信号をビデオデータから分離してもよい。DVI送信機38は、DVIの分野で周知の原理に基づき、暗号化されたマルチメディアデータを、平文化することなく処理し、ケーブル又は他の有線39で、HDMI受信機40にマルチメディアデータを送信する。HDMI受信機40は、DVDプレーヤ、テレビジョン又は他のプレーヤ等のメディアプレーヤ42の一部であってもよい。HDMI受信機40は、HDCPの原理に基づいてマルチメディアデータを平文化し、ビデオデータからオーディオデータを分離する。そして、マルチメディアコンテンツは、例えば陰極線管CRT、液晶表示パネルLCD、プラズマディスプレイパネルPDP、又は薄膜トランジスタTFTパネル、プロジェクタのスクリーン等のディスプレイ44に表示される。メディアプレーヤ42及びディスプレイ44は、まとめて、ビデオディスプレイ、HDMIシンク又は他のユニットとみなすことができる。上述したリンクは、好ましくは、双方向リンクであり、例えば、HDCP平文化の際に必要な戻りチャンネル情報は、60GHz帯のリターンリンクを介して伝送してもよく、又は、例えば、引用により本願に援用され、本出願と同じ譲受人に譲受されている係属中の米国特許出願番号第11/036,932号及び第11/035,845号に開示されているように、帯域外のリターンリンクを介して伝送してもよい。本発明では、DVI受信機20、プロセッサ22及び無線送信機24は、シングルチップ上に構成してもよく、個別の基板上に構成してもよい。実際には、DVI受信機20、プロセッサ22及び無線送信機24は、メディア受信機16に組み込まれる。同様に、無線受信機34、プロセッサ36及びDVI送信機38は、シングルチップ上に構成してもよく、必要に応じて、メディアプレーヤ42に組み込んでもよい。何れの場合も、メディア受信機16、メディアプレーヤ42及び各コンポーネントは、住居の壁を透過しない60GHzの好適な無線搬送周波数のために、同じ空間内に配設することが好ましい。DVIコンポーネントは、メディア受信機16例えば、セットトップボックスと、メディアプレーヤ42例えば、テレビジョン又はDVDプレーヤとの間の通信パスの無線部分で用いられるので、この部分には、暗号鍵又はこれに伴うライセンスは不要である。また、マルチメディアデータは、DVIコンポーネント20、38の間に確立されるDVIコンポーネント20、38を含む無線部分では平文化されないので、調整に関する問題は全く又は殆ど生じない。更に、上述したDVIコンポーネントの使用により、システムは、ビデオクロックの周波数が正確なコピーを含む全てのHDMI出力信号を正確に再生することができるので、無線リンクを介してソース12に接続された如何なるHDMI対応のディスプレイ44も、ソース12に有線で接続されているように振る舞う。具体的には、送信機部分でDVI受信機20を用いて、受信機部分のDVI送信機38を駆動することによって、HDMIディスプレイ44は、所謂データアイランドによって提供されていることもある何らかのオーディオデータを含む、これにより得られるデータストリームを正しく解釈することができる。図2に示す送信機のプロセッサ22の非限定的なFPGAによる実現例以下の非限定的な説明においては、送信FPGAと呼ぶ。では、非限定的な送信FPGAは、24ビットビデオデータを2つの1.1Gbpsのデータストリームに変換する。この変換は、以下のような一連のステップによって実行される。まず、フロントエンド46は、24ビットのビデオデータに5ビットの制御データHS、VS及び制御[3:1]及びオプションの補助的データを多重化する。フロントエンド46は、例えば、110MHzで、リード-ソロモンReedSolomon:RSエンコーダ48に20ビットデータの略々連続したストリームを出力する。供給されるビデオデータレートが、RSエンコーダ48を満たすために不十分である場合、フロントエンド46は、RSエンコーダ48においてデータが不足しないように、ヌルワードを生成する。RSエンコーダ48は、216,200のRS符号を適用する2つの10ビットエンコーダを含む。RSエンコーダ48は、それぞれ、200個の10ビットワードのデータを受け入れ、前方誤り訂正forwarderrorcorrection:FECデータの16ワードを追加する。この符号化方式により、受信機は、216ワードの各RSブロックにおいて、最大8個のエラーを訂正することができる。なお、リード-ソロモン符号化等の前方誤り訂正では、無線送信システムにおいて生じる可能性がある偶発的な伝送エラーを訂正することができ、これらのエラーを訂正しなければ、表示画像が一時的に乱れ、又は映像アーチファクトが発生する。データは、RSエンコーダ48から、データをランダム化するスクランブラ50に供給される。スクランブラ50は、暗号化目的には使用されず、暗号化は、上述したように、より上位のレベルプロトコルであるHDCPによって実行される。すなわち、スクランブラ50は、データをランダム化して、データストリーム内で遷移が頻繁に生じることを確実にし、これにより、受信機は、自らをビットクロックに同期し、データを再生しやすくなる。スクランブラ50は、擬似乱数pseudorandomnumber:PRN発生器を用いて、20ビットの乱数を発生し、各20ビットワードについて、供給されたワードを乱数によって排他的論理和処理し、スクランブルされた出力を生成する。受信機側では、同じPRN発生器を用いて、データをデスクランブルし、両方のPRN発生器は、20μ秒毎に初期化してもよい。スクランブラ50からのデータは、ヘッダ生成器52に供給され、ヘッダ生成器52は、定期的に例えば、20μ秒毎に例えば、40ワードのヘッダを出力する。このヘッダの前半の20ワードは、受信機を同期するために使用にされるプリセットデータであってもよい。これに続く後半の20ワードは、受信機が使用する制御情報を含む可変データであってもよい。ヘッダ生成器52は、40ワードのヘッダに続いて、スクランブルされた10個のデータのRSブロック2160のワードを差動エンコーダ54に供給し、処理を繰り返す。差動エンコーダ54には、10ビットワードの対として、20ビットデータが供給される。差動エンコーダ54は、最上位ビットから開始される10個の2ビットのエンティティとして、各ワード対を評価する。各2ビット値は、前の2ビット値と比較される。これらの差分は、グレイコードを用いて表現してもよく、I/Qストリームシリアライザ56に供給される。この目的は、絶対データを四位相偏移変調データphaseshiftedquadraturedataとして表現することであり、このデータは、I/Qストリームシリアライザ56から出力され、図1に示す無線送信機24、例えば、QPSK変調器に供給される。I/Qストリームシリアライザ56は、2つの専用FPGAセルを含み、非限定的な一実施の形態においては、FPGAセルは、差動符号化されたデータが並列に供給され、これらを同時にシフトさせてVQ出力から出力する10ビットシリアライザであるザイリンクス社XilinxのRocketIOセルであってもよい。また、図2に示すクロック発生器58は、I/Qストリームシリアライザ56で用いられるクロック例えば、1.1GHzのクロックと、例えば、システムに亘って、パラレルデータをシフトする110MHzのクロックとを発生する。RF変調機及び復調器が1.1GHzのビットレートで動作するように調整することによって、1.1GHzのクロックを用いることができる。また、110MHzは、1.1GHzのビットレートの10分の1に相当するため、使用することができる。コントローラ60は、図2に示す非限定的な送信FPGA22の全てのコンポーネントを同期させる。コントローラ60は、ヘッダ生成器52に対し、40ワードのヘッダを生成するタイミングを通知し、スクランブラ50内のPRN発生器を初期化する。また、コントローラ60は、RSエンコーダ48が適切なタイミングでデータを出力するようにRSエンコーダ48を制御し、また、コントローラ60は、フロントエンド46に対して、RSエンコーダ48にデータを供給すべきタイミングを通知する。コントローラ60は、10個の216ワードRSブロック2160個の状態及び40ワードのヘッダによって定義される2200個の状態を有する2200状態カウンタを用いることができる。コントローラ60は、それぞれが2200状態カウンタをすなわち、20μ秒毎に通過するクロックをビデオクロック解析器VideoClockAnalyzer:VCA62に出力してもよい。ビデオクロック解析器VCA62は、コントローラ60の2200個の状態の間20μ秒ビデオクロックの数を数える。これにより得られるカウント値nは、ヘッダの可変データnの一部として受信機に送信され、受信機では、PLL関連の発明を開示する上述した本願に援用される特許文献に開示されている技術に基づいて、このカウント値nを用いて、ビデオクロックを再生する。送信FPGA22のフロントエンド46は、図3に示すように、ビデオデータを20ビットデータストリームに多重化する。このタスクに関連する主要な課題は、以下の通りである。1.ビデオデータ及び制御データの両方HS、VS等を一緒に多重化する必要があり、受信機において、分離する必要がある。2.ビデオクロックレートは、110MHzのローカルクロックに同期していない。そこで、何らかのメカニズムによって、ビデオデータをビデオクロックドメインから110MHzクロックドメインに移行させる必要がある。3.フロントエンドは、FE_ENBがアサートされたときは、常に、連続したデータストリームを出力しなければならない。有効なビデオ/制御データが使用できる状態にない場合、ヌルデータを生成し、挿入しなければならない。図3に示すように、フロントエンド46は、4つのブロックに区切ることができる。ビデオ/制御データは、ビデオクロック毎に1ビデオ画素、又は1制御ワードのレートでフロントエンド46のマルチプレクサ64に供給される。独立した制御線DEは、受信データが画素であるかDE=1又は制御ワードであるかDE=0を示す。マルチプレクサ64は、各ビデオクロック毎に、DEを最上位ビットとして、25ビットワードを出力する。DE=1の場合、残りのビットは、ビデオ画素である。DE=0の場合、残りの24ビットは、ビット[23]としての固定の1と、5つの制御線HS、VS、制御[3:1]と、補助的データのための18ビットの空間とを含む。補助的データは、受信機で有用な、如何なるデータであってもよい。例えば、補助的データは、ディスプレイの明度を増加又は低減させるコマンドを含んでいてもよい。このように、マルチプレクサ64は、ビデオ画素データ及び制御データだけを出力する。埋め合わせ用のヌルデータは、100/20ビット変換器70によって生成される。ここでは、マルチプレクサ64の25ビットの出力を最終的に、20ビット値に変換しなければならない。この変換は、2つのステップで実行される。まず、25/100ビット変換器66において、4個の25ビット値を結合し、単一の100ビットワードを形成する。4個の25ビットワードから100ビットワードが生成されると、これらは、直ちにフロントエンドFIFO68に書き込まれる。フロントエンドFIFO68は、15個の100ビットワードを格納することができる。フロントエンドFIFO68は、データDAV出力からデータが出力できるようになったことを100/20ビット変換器70に通知する。フロントエンドFIFO68は、ビデオクロックに同期して書き込まれ、110MHzのクロックに同期して読み出される。FE_BNBがアサートされると、100/20ビット変換器70は、FIFOからワードを読み出し、5個の20ビットワードのバーストでこれらを出力する。100ビットワードがFIFOから読み出されると、ワードの全体は、5個の連続したクロックサイクルにおいて、5個の20ビットワードとして出力される。FIFOに使用可能がデータがない状態すなわち、DAV=0でFE_ENBがデータを要求した場合、100/20ビット変換器70は、ヌルフィル全て0の5個のワードを生成する。画素クロックレートが低い場合、データパイプのフル状態を保つために、この処理が頻繁に行われる。これにより、非限定的なフロントエンド46から出力されるデータは、常に、5個の20ビットワードのグループとしてパッキングされ、したがって、受信機は、追加的なフラグを設ける必要なく、又はデータストリームに識別子を埋め込む必要なく、高い信頼度で、ビデオデータと制御データとを抽出できる。図4は、本明細書において、受信FPGAと呼ぶ受信機のプロセッサ36の非限定的な実施の形態を示している。受信FPGAは、I/Qデータストリームを受信し、データを処理し、24ビットビデオ信号を出力する。この処理は、図4に示すように、複数の処理段によって実行される。具体的には、供給されたI/Qデータストリームは、このブロック図ではデシリアライザ72として示しているクロック/データ再生機能を有する非限定的なFPGARocketIOセルによって、処理され、クロック及びデータが再生される。デシリアライザ72は、自動的にクロック/データを再生し、元の1.1GHz送信クロックを抽出し、このクロックを、システムに亘って並列データをシフトするために用いられる110MHzのクロックに分割する。データをデシリアライズする際、デシリアライザ72は、シリアルデータストリーム内のどこで1つのワードが終わり、次のワードが始まるかを判定する。この処理は、アラインメントと呼ばれる。デシリアライザ72は、Iチャンネル及びQチャンネルの両方において、ヘッダの第1のキャラクタを用いて、このアラインメント処理を実行する。このアラインメントに続いて、デシリアライザ72は、平行なIデータ及びQデータをお互いに対してアラインする結合処理を実行する。例えば、平行なIデータが平行なQデータに対して1クロック以上遅れ又は進むと、データのスキューが生じ、処理を継続できなくなる。これを防止するために、デシリアライザ72は、例えば、Iヘッダ及びQヘッダの両方において出現する4ワードの特定のシーケンスを検出することによって、結合処理を実行する。これらのシーケンスが出現すると、デシリアライザは、Iチャンネル及びQチャンネルを互いに相対的にアラインさせるために必要な何らかのタイムシフティングを実行する。結合処理に続いて、ヘッダ検出器74は、上述のように送信機が挿入した20ワードヘッダを検索する。ヘッダが検出されると、ヘッダ検出器74は、受信機コントローラ自体がデータストリームに同期するように、受信機のコントローラ76にシグナリングする。コントローラ76は、一旦、同期に成功した後は、受信機FPGA内の他の処理ブロックを同期させることができる。また、ヘッダ検出器74は、ヘッダの可変部分から特別なn値を取り出し、このn値をビデオクロック発生器77に供給し、ビデオクロック発生器77は、PLL関連の発明を開示する上述した本願に援用される特許文献に開示されている技術に基づいて、クロックを再生する。図4に示す非限定的な受信機FPGA36内の残りの処理ブロックは、図2に示す送信機FPGA内の処理ブロックと相補的な関係にある。具体的には、デスクランブラ78は、コントローラ76によって適切なタイミングで初期化されるPRN発生器を備え、これにより、ヘッダに続くデータは、先にスクランブルされた値に復元される。またリード-ソロモンReedSolomon:RSデコーダ80は、それぞれが216ワードのRSデータブロックにおいて最大8個のエラーを含むワードを訂正できる2個の10ビットデコーダを備える。必要ならば、各RSデータブロックを復号しながら、ピークエラー検出器によって、出現したエラーの数を監視してもよい。100ミリ秒毎にLEDバーチャートに最悪のエラーカウント値を表示し、ピークエラー検出器をリセットすることによって、アンテナを最適な位置に調整するためのフィードバックをユーザに提供してもよい。RSデコーダ80に続いて、訂正された20ビットデータストリームは、最終的な処理及びデマルチプレクシングのために受信機のバックエンド82に供給される。図5は、送信機のフロントエンド46と相補的な関係にあり、20ビットデータストリームが供給されて、元のビデオデータ及び制御データを抽出するバックエンド82の詳細を示している。そして、このビデオデータ及び制御データは、図1に示すDVI送信機38に出力される。バックエンド82では、データのバーストを受信し、ヌルデータを特定及び削除し、残りのデータをビデオワード及び制御ワードに分離し、入力データ及び出力データは、相関しないクロックを用いる。したがって、例示的なバックエンド82は、RSデコーダ80から信号が供給されるストリッパ84を備えていてもよい。コントローラ76は、ワードを5個毎に、5ワードのグループの第1のワードとして特定する。そして、ストリッパ84は、各5ワードのグループの最初のワードを調べ、最初のワードがヌルワードである場合、そのワードを残りの4個のワードと共に削除する。一方、最初のワードがヌルワードではない場合、ストリッパ84は、5ワードのグループを100ビットワードに組込み、バックエンドFIFO86に書き込む。FIFO86からのデータは、逆パッキング器unpacker88に供給され、逆パッキング器88は、バックエンドFIFOから100ビットワードのデータを読み出し、各100ビットワードを4個の25ビットワードに分離する。ここで、最上位ビットが1である場合、残りの24のビットは、ビデオデータすなわち、画素として出力され、一方、最上位ビットが0である場合、残りの24のビットは、制御データ及び補助的データとして出力される。上述したように、非限定的な実施の形態において用いられるリード-ソロモン符号は、216,200である。ここで、RSコードを選択する場合、先に伝送チャンネルを特徴付け、所望のビット誤り率BitErrorRate:BERが実現されるようにRSコードを選択する。伝送チャンネルの特性は、特定の設備の関数であってもよい。例えば、受信機と送信機の間の距離も1つの変数であり、この他の変数も存在する。例えば、多重伝搬路歪みは、ビット誤り率BERに影響し、環境に強く依存する関数である。また、例えば、符号を実装するために必要なFPGA構成フリップフロップの規模及び実時間動作の必要性等、この他の因子も、最良なRS符号の判定に影響を与える。216,200符号は、既存の冗長性を維持しながら、必要とされるFPGA構成の規模を縮小するために、108,100に短縮してもよく、更に54,50に短縮してもよい。なお、符号を短くすると、バーストエラーを処理する能力が低下する。216,200符号では、8ワードエラー80ビットエラーのバーストを訂正できるが、54,50コードでは、2ワードエラー20ビットエラーのバーストしか訂正できない。バーストエラー処理のために、インタリーバを用いてもよい。詳しくは、インタリーバを用いることによって、複数のRSブロックに亘ってバーストエラーを分散させることができ、これにより、全てのエラーが訂正される機会を増加させることができる。図6は、送信機のプロセッサ22によって生成されるデータストリームを示している。図6に示す非限定的なデータフォーマットでは、110MHzのシンボルレートを用いた場合、最大80MHzのビデオデータレートが実現される。20μ秒データフレームにおいて、一連のブロック90で、220020ビットのシンボルが送信され、各ブロック90は、それぞれのヘッダ92と、最大200のワードのビデオ/制御データと、必要であれば、FECデータとを含む。このように、図6に示すデータフレームは、最大1600個のビデオワード画素又は制御を含み、これらは、80MHzで丁度20μ秒のビデオデータを表す。以上、本発明に基づく、無線デジタルマルチメディアデータを処理する方法及びシステムについて、詳細に説明したが、ここに説明した具体例は、本発明の好ましい実施の形態及び本発明によって意図される広範な手段を代表するものであり、本発明の範囲は、他の具体例をも包含することは当業者にとって明らかであり、したがって、本発明の範囲は、添付の請求の範囲によってのみ制限される。特許請求の範囲において、単数で記載される構成要素は、明確な記載がない限り単一のみを意味するのではなく、1以上を意味する。また、装置又は方法を本願の特許請求の範囲に含めるために、その装置又は方法が、本発明により解決されるべき個々の課題に一々対応する必要はない。更に、本願における構成要素、構成部品、方法のステップは、何れも、特許請求の範囲に明示的に記載されているか否かに関わらず公開されるものではない。§本願の特許請求の範囲の構成要素は、何れも、する手段という語句を用いて明示的に記載されていない限り、また、方法クレームの場合は構成要素が動作ではなくステップとして記載されていない限り、米国特許法第112条35U.S.C.§112第6パラグラフの規定に該当しない。請求の範囲で用いているがここでは定義を示していない用語は、全て、本明細書及びファイル履歴に矛盾しない通常の慣用的な意味で用いられている。"