第1の格子定数を具備する第1の結晶を具備する半導体基板と、前記半導体基板上に形成され、第2の格子定数を具備する第2の結晶を具備する多層エピタキシャル層とを具備してなり、前記第1の格子定数は、前記第2の格子定数と異なり、前記多層エピタキシャル層は、第1のエピタキシャル層および第2のエピタキシャル層を具備してなり、前記第1のエピタキシャル層の第1の導電型不純物は、前記第2のエピタキシャル層の第2の導電型不純物よりも少ないことを特徴とする半導体構造。前記第1のエピタキシャル層は、スペーサおよびゲート電極に接触しないことを特徴する請求項1に記載の半導体構造。前記第2のエピタキシャル層は、Siチャネルに接触することを特徴する請求項1又は請求項2に記載の半導体構造。ソース領域およびドレイン領域上に、第1の結晶を具備する半導体基板を形成すること、および、前記半導体基板上に、第2の結晶のエピタキシャル層を形成することを具備してなり、前記第1の結晶は第1の格子定数を有し、前記第2の結晶は第2の格子定数を有することを特徴とする半導体の形成方法。前記エピタキシャル層を形成することは、スペーサまたはゲート電極に接触しない第1のエピタキシャル層を形成することを具備することを特徴とする請求項4に記載の半導体の形成方法。前記エピタキシャル層を形成することは、第1のエピタキシャル層および第2のエピタキシャル層を形成することを具備し、前記第2のエピタキシャル層は、導電型不純物を有し、かつ、Siチャネルに接触し、前記エピタキシャル層を堆積する前にエクステンション領域を形成することを特徴とする請求項4又は請求項5に記載の半導体の形成方法。ソース領域およびドレイン領域上に、第1の結晶を具備する半導体基板を形成すること、エクステンション領域にインプラントすること、前記エクステンション領域、および、ハロー領域を形成すること、前記半導体基板上に、スペーサまたはゲート電極に接触しない第1のエピタキシャル層を形成すること、および、前記第1のエピタキシャル層の導電型不純物よりも多くの導電型不純物を有し、Siチャネルに接触する第2のエピタキシャル層を形成することを具備してなり、前記第1のエピタキシャル層および前記第2のエピタキシャル層の少なくとも一つは、前記第1の結晶の格子定数と異なる第2の格子定数を有する第2の結晶で形成されていることを特徴とする半導体装置の製造方法。エピタキシャル層を具備する半導体構造、エピタキシャル層を具備する半導体の形成方法またはエピタキシャル層を具備する半導体デバイスの改良を図ること。実施形態の半導体構造は、第1の格子定数を具備する第1の結晶を具備する半導体基板と、前記半導体基板上に形成され、第2の格子定数を具備する第2の結晶を具備する多層エピタキシャル層とを具備する。前記第1の格子定数は、前記第2の格子定数と異なる。前記多層エピタキシャル層は、第1のエピタキシャル層および第2のエピタキシャル層を具備する。前記第1のエピタキシャル層の第1の導電型不純物は、前記第2のエピタキシャル層の第2の導電型不純物よりも少ない。実施形態の半導体の形成方法は、ソース領域およびドレイン領域上に、第1の結晶を具備する半導体基板を形成すること、前記半導体基板上に、第2の結晶のエピタキシャル層を形成することを具備する。前記第1の結晶は第1の格子定数を有し、前記第2の結晶は第2の格子定数を有する。実施形態の半導体装置の製造方法は、ソース領域およびドレイン領域上に、第1の結晶を具備する半導体基板を形成すること、および、前記半導体基板上に、第2の結晶のエピタキシャル層を形成することを具備する。前記第1の結晶は第1の格子定数を有し、前記第2の結晶は第2の格子定数を有する。対象イノベーションは、エピタキシャル層が形成される前にエクステンション領域およびハロー領域が形成される半導体デバイスを形成するための後埋め込みシリコンゲルマニウムeSiGeプロセスを提供する。さらに、開示された態様は生成されるスペースを提供し、ここにおいて、スペースは、eSiGe成長前にインプラントされたエクステンション領域とBドープドSiGe層との間の接続を提供するために利用される。スペースは、半導体デバイスのサイドウォール領域でバッファ層を低くすることにより生成することができる。開示された態様は、正チャネル電界効果トランジスタPFET特性を高めることができる。後eSiGeプロセスは、エクステンションおよびハローのインプラント前にソース領域および/またはドレイン領域に形成されたSiGeを具備する。後eSiGeプロセスは、PFET特性を高め、そして、変動を低減することができる。特性増大はそこにハローインプラントによる応力緩和がない結果である。特性変動の軽減は、eSiGe形成後にそこにエクステンションインプラントがない結果である。さらに、バッファ層eSiGeプロセスは、より高いGe濃度を得るため、および/または、BドープドeSiGe層からのBの拡散を抑制するために、利用される。高いB濃度はショートチャネル効果を悪化させるので、バッファ層はノンドープである。後eSiGeプロセスとバッファ層eSiGeプロセスとを結合するとまたは実質的に同時に利用すると、エクステンション領域とeSiGeメインBドープド層とはノンドープバッファ層が原因で結合されていないので、抵抗を軽減するために、eSiGe層形成後に追加のインプラントが必要となる。この余分なインプラントは、後eSiGeの利益である変動の軽減を失わせる。開示された態様は、後eSiGeおよびバッファ層eSiGeプロセスの前述した欠陥を克服する。開示された態様は、サイドウォール領域でバッファ層を低くすることにより、eSiGe成長前にインプラントされたエクステンション領域とBドープドSiGe層との間の接続を提供するためのスペースを提供する。一態様は、半導体基板と、半導体基板上に形成された多層エピタキシャル層とを具備する半導体構造に関連する。半導体基板は、第1の格子定数を有する第1の結晶を具備する。多層エピタキシャル層は、第2の格子定数を有する第2の結晶を具備する。第1の格子定数は第2の格子定数と異なる。多層エピタキシャル層は、第1のエピタキシャル層および第2のエピタキシャル層を具備する。第1のエピタキシャル層の第1導電型不純物は、第2のエピタキシャル層の第2導電型不純物よりも少ない。一態様において、第1のエピタキシャル層はスペースおよびゲート電極に接触しない。別の対応において、多層エピタキシャル層は、多層積層エピタキシャル層を具備する。さらになる態様において、第2のエピタキシャル層はSiチャネルに接触する。半導体構造はまた多層エピタキシャル層の堆積前にインプラントされたエクステンション領域を具備する。ある態様において、エクステンション領域およびハロー領域は多層エピタキシャル層が形成される前に形成される。一態様において、多層エピタキシャル層の少なくとも一つの層はシリコンゲルマニウムSiGeで形成される。別の対応において、多層エピタキシャル層の少なくとも一つの層はシリコンカーバイドSiCで形成される。いくつかの態様によれば、第1のエピタキシャル層は導電型不純物を具備しない。さらなる態様は半導体を形成するための方法に関連する。方法は、ソース領域およびドレイン領域上に半導体基板を形成することを具備する。半導体基板は第1の結晶を具備する。方法はまた半導体基板上に第2の結晶のエピタキシャル層を形成することを具備する。第1の結晶は第1の格子定数を有し、そして、第2の結晶は第2の格子定数を有する。一態様において、エピタキシャルを形成することは、積層エピタキシャル層を形成することを具備する。別の対応において、エピタキシャル層を形成することはスペースおよびゲート電極に接触しない第1のエピタキシャル層を形成することを具備する。さらなる態様によれば、エピタキシャル層を形成することは、導電型不純物を具備しない第1のエピタキシャル層を形成することを具備する。いくつかの態様によれば、エピタキシャル層を形成することは、第1のエピタキシャルおよび第2のエピタキシャルを形成することを具備し、ここにおいて、第1のエピタキシャル層は、第2のエピタキシャル層の導電型不純物よりも少ない導電型不純物を有する。他の態様において、エピタキシャルを形成することは、第1のエピタキシャル層および第2のエピタキシャルを形成することを具備し、ここにおいて、第2のエピタキシャル層は、導電型不純物を具備し、かつ、Siチャネルに接触し、そして、エクステンション領域はエピタキシャル層の堆積前にインプラントされる。方法はまたエピタキシャル層を形成する前にエクステンション領域およびハロー領域を形成することを含む。一態様において、エピタキシャル層を形成することはエピタキシャル層をシリコンゲルマニウムSiGeで形成することを具備する。別の態様において、エピタキシャル層を形成することはエピタキシャル層をシリコンカーバイドSiCで形成することを具備する。別の態様は半導体デバイスを製造するための方法に関連する。方法はソース領域およびドレイン領域上に半導体基板を形成することを具備し、半導体基板は第1の結晶で形成される。方法はまたエクステンション領域をインプラントすること、および、エクステンション領域およびハロー領域を形成することを含む。さらに、方法は、半導体基板上に第1のエピタキシャル層を形成することを含み、第1のエピタキシャル層はスペーサまたはゲート電極に接触しない。方法はまたSiチャネルに接触する第2のエピタキシャル層を形成することを含む。第2のエピタキシャル層は、第1のエピタキシャル層の導電型不純物よりも多くの導電型不純物を有し、ここにおいて、第1のエピタキシャル層および第2のエピタキシャル層の少なくとも一つは、第1の結晶の格子定数と異なる格子定数を有する第2の結晶で形成される。一態様において、第1のエピタキシャル層は第1の格子定数を有し、そして、第2のエピタキシャル層は第2の格子定数を有し、ここにおいて、第1の格子定数は第2の格子定数と異なる。これから図面を参照してさまざまな態様が説明される。以下の記述において、一つまたは複数の態様の徹底的な理解を提供するために、多数の具体的な詳細が説明の目的のために示される。明らかであろうが、これらの具体的な詳細なしにさまざまな態様が実施されうる。他の例では、一つまたは複数の態様の記述を容易にするために、既知の構造およびデバイスがブロック図の形で示される。図1に戻ると、図1Aから1Cは、従来の後eSiGeプロセスを利用する半導体デバイス100を製造するための方法の断面図を示す。図1Aに示されるように、半導体基板102上では、n型トランジスタ106例えば、負チャネル電界効果トランジスタNFETを形成するためのn型トランジスタ領域104は、p型トランジスタ110例えば正チャネル電界効果トランジスタNFETを形成するためのp型トランジスタ領域108から分離されている。分離は素子分離領域112の形成によって生成される。n型トランジスタ領域104内には、ゲート絶縁膜114、ゲート電極116、およびサイドウォール118が形成される。p型トランジスタ領域108内には、ゲート絶縁膜120、ゲート電極122、およびサイドウォール124が形成される。示されるように、エクステンション/eSiGeスペーサ堆積126がある。ゲートサイドウォール上に材料を堆積した後、材料の膜はRIEReactiveIonEtching法によってエッチングされ、これはゲートサイドウォールが形成される結果になる。p型トランジスタ領域108上にはエクステンション/ハローイオンの注入がある。図1Bに示されるように、ゲート電極122およびサイドウォール124をマスクに用いて、半導体基板102のp型トランジスタ領域108をエッチングすることにより、トレンチ128またはリセスが形成される。エッチングはn型トランジスタ領域104に達しないように行われる。より詳細には、例えば、エッチングは、半導体基板102のn型トランジスタ領域104内にリソグラフィ法を用いてレジストを形成した後に行われる。図1Cに示されるように、例えば、SiGe結晶などの結晶が、トレンチ128内に露出した半導体基板102の表面をベースにしてエピタキシャル成長され、これによりp型トランジスタ領域108内にエピタキシャル結晶層130を形成する。シリコンナイトライドSiNRIEとすることもできる。さらに、n型トランジスタ領域104上のハローインプラントとすることもできる。図2は、従来のバッファ層プロセスを利用して形成された半導体デバイスの部分の断面図を示す。半導体デバイスの示された部分は、一態様による、PFET200を表している。PFET200は、半導体基板上に形成されたゲート電極202およびサイドウォール204を具備する。バッファ層206およびエピタキシャル結晶層208もまた示されている。エピタキシャル結晶層208内で高B濃度eSiGeおよび高Ge濃度とすることができる。さらに、eSiGeバッファ層206はB原子210が拡散するのを抑制し、これはよいVthロールオフを有することができる。eSiGeバッファ層206Bはドープされていないは低いGe濃度を有することができる。eSiGeバッファ層206は低いGe濃度を有し、これは高いGe濃度によって引き起こされるSiGe転移を軽減するのに役立つ。図1A-1Cおよび2に示された従来のプロセスは、eSiGe成長前にインプラントされたエクステンション領域と、BドープドSiGe層との間の接続を妨げることができる。これは、図3に示されるように、エクステンション領域とeSiGeBドープド層との間に高抵抗領域を誘発する。したがって、抵抗を低減するために、eSiGe成長後に、追加のインプラントが必要となる。しかしながら、インプラント深さはSiGe充填深さによって影響されるので、追加のインプラントはVth変動を悪化させる。図3は、eSiGeバッファ層プロセスの構造を示している半導体デバイスの部分を示す。半導体デバイスの示された部分は、例えば、PFET300である。PFET300は半導体基板上に形成されたゲート電極302およびサイドウォール304を具備する。バッファ層306およびエピタキシャル結晶層308もまた示されている。バッファ層306は低Ge濃度のeSiGeバッファ層Bはドープされていないとすることができる。エクステンション領域310およびハロー領域312は先に述べたように形成される。円312内に示されるように、高抵抗領域が形成される。したがって、バッファ層プロセスと組み合わせた後eSiGeは、抵抗を低減するために、eSiGe成長後に追加のインプラントの必要性を生じさせることができる。しかしながら、インプラントはVth変動を悪化させる。開示された態様は、後eSiGeがバッファ層プロセスと実質的に同時に利用されたときに生じる問題を克服できる。図4は、一態様による、後eSiGeのための改善されたeSiGe構造を利用する半導体デバイスの一部分の断面表示を示す。半導体デバイスの一部分はPFET部分400とすることができる。PFET部分400は半導体基板上に形成されたゲート電極402およびサイドウォール404を具備する。多層エピタキシャル層406もまた示されている。多層エピタキシャル層406は第1のエピタキシャル層408および第2のエピタキシャル層410を具備する。一態様によれば、第1のエピタキシャル層408はバッファ層とすることができ、そして、第2のエピタキシャル層410はエピタキシャル結晶層とすることができる。円412で示されるように、第1のエピタキシャル層408またはバッファ層は低くされる。低くされたバッファ層は、エクステンション領域とeSiGeBドープド層との間の接続を形成するためのスペースを与える。バッファ層は、B拡散抑制およびeSiGe成長に関して、チャネル領域およびエクステンション領域に隣接する必要はない。いくつかの態様によれば、第1のエピタキシャル層408は、スペーサおよびゲート電極に接触しないように形成することができる。いくつかの態様に従えば、第1のエピタキシャル層408の第1の導電型不純物は、第2のエピタキシャル層410の第2の導電型不純物よりも少ない。いくつかの態様においては、第1のエピタキシャル層408は導電型不純物を具備しない。いくつかの態様によれば、半導体基板はソース領域およびドレイン領域上に形成することができる。半導体基板は第1の格子定数を有する第1の結晶で形成することができる。多層エピタキシャル406は第2の格子定数を有する第2の結晶で形成することができる。いくつかの態様に従えば、第1の格子定数は第2の格子定数と異なる。多層エピタキシャル406は、いくつかの態様によれば、積層エピタキシャル層を具備することができる。第2のエピタキシャル410はSiチャネルに接触できる。エクステンション領域414はエピタキシャル層の堆積前にインプラントされることができる。いくつかの態様によれば、エクステンション領域414およびハロー領域416は多層エピタキシャル層406が形成される前に形成される。いくつかの態様に従えば、多層エピタキシャル層406はSiGeで形成される。いくつかの態様によれば、エピタキシャル層はシリコンカーバイドSiCで形成される。開示された態様の半導体デバイスは半導体基板上の多層構造を具備することができる。一態様によれば、半導体基板はバルクSi基板である。多層構造の一つまたは複数の層は、プラズマエンハスト化学気相成長PECVD、低圧化学気相成長LPCVD、高圧化学気相成長HPCVDなどの化学気相成長CVDにより形成することができる。多層構造はN層を含むことができ、ここで、Nは整数であり、2以上である。一実施形態において、多層構造は、半導体基板上の第1の層または最下層、第1の層上の第2の層または中間層、および、第2の層上の第3の層または最上層を含む。多層構造の一つまたは複数の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライド、酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。一実施形態によれば、第1の層はシリコンゲルマニウムSiGeを含む。いくつかの実施形態によれば、第2の層はシリコンを含む。例えば、SiGe層はシリコン基板上に成長させることができ、そして、シリコン層はSiGe層上に成長させることができる。SiGe層はプロセス後半の酸化中に絶縁膜に変わる。多層構造の複数の層の厚さは異なっていても構わなく、そして、複数の層は製造される半導体デバイスの所望の要求に依存して独立して適切な厚さを有する。一実施形態において、第2の層の厚さは、約10nm以上かつ約100nm以下である。別の実施形態において、第2の層の厚さは、約15nm以上かつ約80nm以下である。さらに別の実施形態において、第2の層の厚さは、約20nm以上かつ約60nm以下である。さらにまた別の実施形態において、第2の層の厚さは、約30nmである。一実施形態において、第3の層の厚さは、約5nm以上かつ約100nm以下である。別の実施形態において、第3の層の厚さは、約7nm以上かつ約60nm以下である。さらに別の実施形態において、第3の層の厚さは、約10nm以上かつ約40nm以下である。さらにまた別の実施形態において、第2の層の厚さは、約14nmである。多層構造のN番目の層または最上層はキャップ層になることができる。N番目の層はその次のプロセスにおいて化学的機械的研磨CMPストッパ層として働く。N番目の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライドおよび酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。N番目の層は、PECVD、LPCVD、HPCVDなどのCVDによって形成することができる。半導体基板および多層構造の部分は、任意の適切な技術、例えば、エッチングによって除去することができる。半導体基板および多層構造の部分は、半導体デバイスの他の構成要素を実質的に損傷せず、および/または、除去しない任意の適切なエッチャントに、半導体基板および多層構造を接触させることによって除去することができる。適切なプロセスおよびエッチングの試薬の選択は、例えば、半導体基板および多層構造の材料、フィンの幅および高さ、製造される半導体デバイスの所望の要求などに依存する。多層構造は、第1の層または最下層とN番目の層または最上層との間に、一つまたは複数の中間層を有することができる。少なくとも一つの中間層は、半導体基板を横切って実質的に均一な厚さを有することができる。中間層は、PECVD、LPCVD、HPCVDなどのCVDによって形成することができる。図5は、一態様による、層構造500の断面の写真を示す。抵抗は、エクステンション領域とeSiGeBドープド層との間を接続することによって、従来のプロセスと比べて劇的に低減することができる。開示された態様のプロセスは、追加のインプラントを必要としないので、変動を非常に小さくできる。ライン502は第1の層504と第2の層506との間の境界を示す。第2の層506はエクステンション領域508に接続している。図6は、一態様による、半導体を形成するための方法600を示す。方法600は、ソース領域およびドレイン領域上に半導体基板が形成されたときに、602から開始する。半導体基板は第1の結晶を具備する。604で、エピタキシャル層が形成される。エピタキシャル層は多層エピタキシャル層とすることができる。エピタキシャル層は第2の結晶で形成される。半導体基板の第1の結晶は第1の格子定数を有し、そして、第2のエピタキシャル層は第2の格子定数を有する。いくつかの態様によれば、第1の格子定数は第2の格子定数と異なる。また、方法600は、604でエピタキシャル層を形成する前に、606で、エクステンション領域およびハロー領域を形成することも含むことができる。一態様において、エピタキシャル層を形成することは、エピタキシャル層をSiGeで形成することを具備する。別の対応において、エピタキシャル層を形成することは、エピタキシャル層をSiCで形成することを具備する。例えば、第1の層はSiGeで形成することができ、そして、第2の層はSiCで形成することができる。しかしながら、別の例において、第1の層はSiCで形成することができ、そして、第2の層はSiGeで形成することができる。いくつかの態様によれば、他の組合せもまた可能である。604で、エピタキシャル層を形成することは、積層エピタキシャル層を形成することを含むことができる。一態様によれば、積層エピタキシャル層は、多層積層エピタキシャル層とすることができる。いくつかの態様に従えば、604で、エピタキシャル層を形成することは、スペーサまたはゲート電極に接触しない第1のエピタキシャル層を形成することを含む。別の態様において、第1のエピタキシャル層は導電型不純物を具備しない。いくつかの態様によれば、604で、エピタキシャル層を形成することは、第1のエピタキシャル層および第2のエピタキシャル層を形成することを具備する。第1のエピタキシャル層は、第2のエピタキシャル層の導電型不純物よりも少ない導電型不純物を有する。いくつかの態様において、604で、エピタキシャル層を形成することは、第1のエピタキシャル層および第2のエピタキシャル層を形成することを具備し、ここにおいて、第2のエピタキシャル層は、導電型不純物を具備し、かつ、Siチャネルに接触し、そして、エピタキシャル層の堆積前にエクステンション領域はインプラントされる。図7は、一態様による、半導体デバイスを製造するための方法700を示す。方法700は、ソース領域およびドレイン領域上に半導体基板が形成されたときに、702から開始する。半導体基板は第1の結晶で形成することができる。704で、エクステンション領域はインプラントされ、そして、706で、エクステンション領域と、ハロー領域とが形成される。708で、スペーサまたはゲート電極に接触しない第1のエピタキシャル層が形成される。710で、Siチャネルに接触する第2のエピタキシャル層が形成される。第2のエピタキシャル層は、第1のエピタキシャル層の導電型不純物よりも多くの導電型不純物を持つことができる。第1のエピタキシャルおよび第2のエピタキシャル層の少なくとも一つは、半導体基板の第1の結晶の結晶格子と異なる結晶格子を有する第2の結晶で形成される。いくつかの態様に従えば、第1のエピタキシャル層は第1の格子定数を有し、そして、第2のエピタキシャル層は第2の格子定数を有し、ここにおいて、第1の格子定数は第2の格子定数と異なる。ここに開示されたさまざまな態様は、後エピタキシャル成長シリコンゲルマニウムプロセスを提供し、これはエクステンションおよびハローのインプラント前に、ソース領域および/またはドレイン領域にSiGeを形成する。スペースは、サイドウォール領域でバッファ層を低くすることによって生成される。スペースは、エクステンション領域とBドープドSiGe層とを接続するために利用される。与えられた特質に対しての任意の数または数値範囲に関して、一つの範囲からの数またはパラメータと、同じ特質に対しての異なる範囲からの別の数またはパラメータとを組み合わせて、ある数値範囲を生成しても構わない。実施形態以外や示されていない、明細書および特許請求の範囲内で用いられた、全ての数、値、および/または、材料の量、反応、条件などに言及した表現は、全ての場合において用語約で修正されると理解する。説明の簡単のために、方法はひと続きのブロックとして示されて説明されているが、開示された態様はブロックの数や順番によって限定されない。なぜなら、いくつかのブロックは、明細書に述べられたのとは異なる順、および/または、他のブロックと実質的に同時に起こり得るからである。さらに、明細書に述べられた方法を実施するために全ての示されたブロックが必ずしも必要であるわけではない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。