"第1導電型の半導体基板と、前記半導体基板上に形成され、表面に凸型領域が形成された第1導電型のドリフト領域と、前記ドリフト領域の前記凸型領域以外の表面に形成された第2導電型の第1ウェル領域と、前記第1ウェル領域の表面に選択的に形成され、前記ドリフト領域との間の前記第1ウェル領域表面をチャネル領域と規定する第1導電型のソース領域と、前記ソース領域および前記第1ウェル領域と電気的に接続されたソース電極と、前記ドリフト領域の前記凸型領域の表面に形成された第2導電型の電界緩和領域と、前記ソース領域、前記チャネル領域、前記凸型領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記電界緩和領域と前記第1ウェル領域とを電気的に接続するための導通構造とを備える、半導体装置。前記凸型領域はテーパー形状である、請求項1に記載の半導体装置。前記導通構造は、前記ソース領域が表面に形成されない前記第1ウェル領域である第2ウェル領域を含む、請求項1又は2に記載の半導体装置。前記導通構造は、前記電界緩和領域及び前記第2ウェル領域の両方と接触する電界緩和コンタクト領域をさらに含む、請求項3に記載の半導体装置。前記導通構造は、前記電界緩和領域と接触して形成された前記第2ウェル領域自体の端部を含む、請求項3に記載の半導体装置。前記導通構造は、前記凸型領域の表面に形成され前記ソース電極と電気的に接続された第2導電型の第3ウェル領域を含む、請求項1又は2に記載の半導体装置。前記第1ウェル領域は複数形成され、前記凸型領域および前記電界緩和領域は、任意の前記第1ウェル領域の角部と、この角部に隣接する他の前記第1ウェル領域の角部との間の領域にのみ形成され、前記第1ウェル領域は、前記導通構造として前記凸型領域の表面にも延在して形成されて前記電界緩和領域と接触する、請求項1又は2に記載の半導体装置。前記第1ウェル領域は複数形成され、前記凸型領域および前記電界緩和領域は、任意の前記第1ウェル領域の角部と、この角部に隣接する他の前記第1ウェル領域の角部との間の領域にのみ形成され、前記導通構造は、前記第1ウェル領域と前記電界緩和領域とに接触する電界緩和コンタクト領域を含む、請求項1又は2に記載の半導体装置。前記半導体基板はワイドバンドギャップ半導体からなる基板である、請求項1~8のいずれかに記載の半導体装置。請求項4に記載の半導体装置の製造方法であって、a前記ドリフト領域の所定領域をエッチングして前記凸型領域を形成する工程と、b前記工程aの後、前記工程aのエッチングマスクを用いたイオン注入により前記第2ウェル領域を形成する工程と、c前記工程bの後、イオン注入により前記第2ウェル領域の側面および前記電界緩和領域と接する前記電界緩和コンタクト領域を形成する工程とを備える、半導体装置の製造方法。請求項5に記載の半導体装置の製造方法であって、a前記ドリフト領域の所定領域をエッチングして前記凸型領域を形成する工程と、b前記工程aのエッチングマスクより開口を拡げたマスクを用いたイオン注入により、前記第2ウェル領域を形成する工程とを備える、半導体装置の製造方法。前記工程aは、前記ドリフト領域にアライメントマークを形成すると同時に、前記凸型領域を形成する工程である、請求項10又は11に記載の半導体装置の製造方法。パワーMOSFETのような半導体装置のオン抵抗を低減するためには、単位面積あたりのチャネル幅を大きくすることが必要である。そのために、平面方向にストライプ状に素子を形成するよりも、四角形や六角形のようなセル構造として素子を配列することが有効である。特に、炭化珪素のようなワイドバンドギャップ半導体においては低オン抵抗が望ましいため、セル構造を採用することが一般的である。しかし、特許文献1の図10に示されるSiC-MOSFETにセル構造を適用すると、離散的に配置される電界緩和領域は電気的にフローティングとなり電位が固定されない。素子のスイッチング動作時には、ウェル領域と共に電界緩和領域へも電荷の充放電が行われるので、電界緩和領域の電位が固定されないと、電荷が電界緩和領域内にトラップされチャージアップし、半導体層に拡がる空乏層の長さが変化する可能性がある。このような動作が離散的に存在する電界緩和領域の各々で発生するために、素子の動作が不安定になり、素子特性にばらつきが生じたり、信頼性が低下するといった懸念がある。そこで本発明は上述の問題点に鑑み、素子特性にばらつきを生じさせることなく動作時にゲート絶縁膜の高い信頼性を有する、半導体装置及びその製造方法の提供を目的とする。本発明の半導体装置は、第1導電型の半導体基板と、前記半導体基板上に形成され、表面に凸型領域が形成された第1導電型のドリフト領域と、前記ドリフト領域の前記凸型領域以外の表面に形成された第2導電型の第1ウェル領域と、前記第1ウェル領域の表面に選択的に形成され、前記ドリフト領域との間の前記第1ウェル領域表面をチャネル領域と規定する第1導電型のソース領域と、前記ソース領域および前記第1ウェル領域と電気的に接続されたソース電極と、前記ドリフト領域の前記凸型領域の表面に形成された第2導電型の電界緩和領域と、前記ソース領域、前記チャネル領域、前記凸型領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記電界緩和領域と前記第1ウェル領域とを電気的に接続するための導通構造とを備える。本発明の半導体装置は、ドリフト領域の凸型領域の表面に形成された第2導電型の電界緩和領域と、ソース領域、チャネル領域、凸型領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、電界緩和領域と第1ウェル領域との導通構造とを備える。電界緩和領域によってゲート絶縁膜に及ぶ電界を緩和してゲート絶縁膜の信頼性を高めるとともに、電界緩和領域の電位を固定することが可能であるので、素子特性にばらつきを生じさせることなく安定したスイッチングが実現する。本明細書では、半導体装置としてnチャネル型のSiC-MOSFETを例に説明する。しかし、逆の導電型であっても良いし、他のワイドバンドギャップ半導体も適用可能である。また、IGBTなど他のパワー半導体にも本発明を適用することが可能である。実施の形態1<構成>図1は実施の形態1に係る半導体装置であるMOSFETの上面構造平面図、図2はその断面図を示している。図1において、実施の形態1のMOSFETにはゲートパッド1およびソースパッド3が形成されている。ソースパッド3はMOSFETの各ユニットセルのソース領域を並列接続したものである。ゲートパッド1はゲート配線2を通して各ユニットセルのゲート電極に接続されている。図2において、n型のSiC基板11上にn型のドリフト領域12が形成される。ドリフト領域12は表面に複数の凸型領域111を有している。そして、ドリフト領域12の凸型領域111の表面にはp型の電界緩和領域17が形成されている。ドリフト領域12の凸型領域111以外の表面にはp型のウェル領域13が形成されている。ここでウェル領域13は活性セル112を構成するものと電位固定セル113を構成するものに分けられる。活性セル112を構成するウェル領域13の表面には、p型のウェルコンタクト領域15が選択的に形成され、ウェルコンタクト領域15に接してこれを挟む両側にはn型のソース領域14が形成されている。ソース領域14とドレイン領域12の間のウェル領域13表面はチャネル領域16と規定され、n型不純物がドーピングされる。ただし、n型不純物のドーピングは必ずしも必要ではなく、求めるMOSFETの特性によっては不要である。電位固定セル113を構成するウェル領域13の表面には、p型のウェルコンタクト領域15が形成されている。このウェル領域13内にはソース領域は形成されず、ウェルコンタクト領域15以外のウェル領域13の表面にはn型のチャネル領域16が形成されている。また、このウェル領域13はその両側面に形成されたp型の電界緩和コンタクト領域18を介して電界緩和領域17に接続されている。チャネル領域16上にはゲート絶縁膜21を介してゲート電極22が形成されているが、ゲート絶縁膜21及びゲート電極22はソース領域14の一部と、凸型領域111の側壁および電界緩和領域17上にまで形成されている。また、ゲート電極は層間絶縁膜23に覆われている。そして、ウェルコンタクト領域15とソース領域14に接するようにソースパッド3が形成されている。また、SiC基板の下面にはドレイン電極24が形成されている。<製造工程>次に、MOSFETの製造方法について図3~11を用いて説明する。まず、n型で低抵抗のSiC基板11上に、エピタキシャル成長によりn型のドリフト領域12を形成する図3。ドリフト領域12のn型不純物濃度は例えば1×1013~1×1018cm3であり、厚さは4~200μmである。次に、ドリフト領域12の表面にp型の電界緩和領域17を形成する図4。電界緩和領域17のp型不純物濃度は例えば1×1013~1×1018cm3であり、厚さは0.1~1.0μmである。電界緩和領域17はAlイオンを注入して形成する。ここで、Alイオンのチャネリング現象により電界緩和領域17が所望の深さよりも深く形成されるのを避けるために、3度以上のオフ角を設けてイオン注入することが望ましい。さらに、フォトリソグラフィ工程でのアライメントを実現するためのアライメントマークの形成を行う図示せず。所望の領域にパターニングしたレジストをマスクとし、例えば六フッ化硫黄SF6を用いた反応性イオンエッチングReactiveIonEtching:RIEによりドリフト領域12をエッチングして、アライメントマークを形成する。そして、デバイスの終端部分への電界集中を緩和して耐圧を安定的に確保するべく、半導体素子が形成される素子領域を囲むようにp型の終端領域を形成する図示せず。終端領域は、例えばフォトリソグラフィにより加工されたレジストをマスクとし、不純物濃度が1×1015~1×1018cm3程度、注入深さが0.3~2.0μmになるようにAlイオンを注入して形成する。その後、ドリフト領域12のエッチングを行って凸型領域111を形成する図5。例えばフォトリソグラフィにより加工したレジストをマスク31とし、SF6を用いたRIEによりドリフト領域12をエッチングして凸型領域111を形成する。ここでエッチング深さは、電界緩和領域17よりも深い0.1μm以上とするのが望ましい。なお、アライメントマークの形成と同時に凸型領域111を形成することで、工程数の削減が可能である。次に、p型のウェル領域13を形成する図6。凸型領域111の形成に用いたマスク31をそのまま用い、注入量が1×1015~1×1018cm3程度、注入深さが0.3~2.0μmになるようにAlイオンを注入してウェル領域13を形成する。さらに、電位固定セル113を構成するウェル領域13の両側面にp型の電界緩和コンタクト領域18を形成する図7。フォトリソグラフィにより加工されたレジストをマスク32とし、不純物濃度が1×1015~1×1018cm3程度、注入深さが0.3~2.0μmになるようにAlイオンを注入して電界緩和コンタクト領域18を形成する。電界緩和コンタクト領域18を通して、電界緩和領域17と電位固定セル113を構成するウェル領域13が接続される。そして、活性セル112を構成するウェル領域13の表面にn型のソース領域14、チャネル領域16、p型のウェルコンタクト領域15を形成する図8。電位固定セル113を構成するウェル領域13の表面にもn型のチャネル領域16、p型のウェルコンタクト領域15を形成する。それぞれの領域はフォトリソグラフィにより加工されたレジストマスクまたは酸化膜マスクなどを利用し、n型領域はNイオン、p型領域はAlイオンを注入して形成する。ソース領域14はウェル領域13より深くならないように形成し、その不純物濃度はウェル領域13の不純物濃度より高く、1×1017cm3~1×1021cm3程度となるように形成する。チャネル領域16のn型不純物濃度は、1×1017cm3~1×1019cm3程度となるようにする。チャネル領域16を形成することにより、MOSFETのオン抵抗と閾値電圧を調整することができる。なお、チャネル領域16を形成するためのNイオン注入は、マスク材を用いず全面に行っても良い。電界緩和領域17の不純物濃度を超えなければ当該部分にn型の不純物が注入されてもp型を維持することができるので電界緩和機能を維持することができる。また、チャネル領域16の形成は必ずしも必要ではなく、求めるMOSFETの特性によっては省略しても良い。ウェルコンタクト領域15は、ウェル領域13、電界緩和領域17、電界緩和コンタクト領域18とソースパッド3との良好な金属接触を実現するために形成する。ウェルコンタクト領域15の不純物濃度はウェル領域13の不純物濃度を超えるように形成する。また、ウェルコンタクト領域15の形成は150°C以上の基板温度で行うことが望ましい。次に、熱処理装置によって、Arガスなどの不活性ガス雰囲気中でアニールを行う。アニールは例えば1300°C~1900°Cの温度で、30秒~1時間行う。このアニールによって、イオン注入されたNなどのn型不純物およびAlなどのp型不純物を活性化させる。図9、10は活性化のためのアニールを行った後の段階でのMOSFETの平面図を例示したものである。ただし、チャネル領域16は図示を省略している。各セルは縦横に等ピッチで配置しても良いし図9、列毎に半周期ずらして配置しても良い図10。セルをいずれの方法で配置するにせよ、凸型領域111及び電界緩和領域17は各セルを囲うように連続的に形成されているので、電界緩和領域17が少なくともいずれか1箇所で電位固定セル113のウェル領域13と接続されることにより、電界緩和領域17の電位が固定される。また、図9、10ではセル数に対する電位固定セル113の割合を6:1としているが、これに限定せず望まれるMOSFETの特性によって割合を変更してよい。また、各セルの形状を矩形としているが、五角形や六角形などの他の形状であっても良い。次に、ソース領域14、チャネル領域16、凸型領域111上にゲート絶縁膜21およびゲート電極22を形成する図11。例えば熱酸化法や堆積法を用い、その後に窒素やアンモニア雰囲気中における熱処理を行ってゲート絶縁膜21を形成する。ゲート電極22は、例えばポリシリコンをCVD法により堆積し、フォトリソグラフィにより加工されたレジストをマスクとしてエッチングを行って形成する。ポリシリコンには、燐や硼素のような不純物が含まれていてもよい。不純物が含まれることで低シート抵抗を実現することができる。最後に、層間絶縁膜23の形成を行ってからゲートパッド1、ゲート配線2、ソースパッド3、およびドレイン電極24の形成を行うことで、図1、2に示すようなMOSFETが完成する。層間絶縁膜23は、例えばCVD法などで堆積し、ゲートとソースを分離して取り出すためにゲート電極22の少なくとも一部と、ソース領域14、ウェルコンタクト領域15を露出させるようにエッチングを行う。なお、ゲート電極22は図1に示すゲート配線2の部分から露出させる。その後、エッチングによって露出したソース領域14及びウェルコンタクト領域15とソースパッドとをオーミック接触させるために、例えば基板全面にNiを成膜して600~1000°Cで熱処理を行うことでシリサイドを形成する図示せず。層間絶縁膜23に残留したNiはウェットエッチングで除去する。同様に裏面にもシリサイドを形成する。これによってSiC基板11とドレイン電極24との良好なオーミックコンタクトを実現することができる。ゲートパッド1、ゲート配線2、ソースパッド3はAl、Cu、Ti、Ni、Mo、W、Taやそれらの窒化物やそれらの積層膜やそれらの合金層からなる金属をスパッタリング法や蒸着法によって堆積し、パターニングを行うことで形成する。ドレイン電極24はTi、Ni、Ag、Auなどの金属膜をスパッタ法や蒸着法で形成する。<動作>次に、MOSFETの動作について説明する。ゲートパッド1に正の電圧を印加する、すなわちゲート電極に正の電圧を印加すると、活性セル112のチャネル領域16に電流の経路が形成され、ドレイン電極24からSiC基板11、ドリフト領域12、チャネル領域16、ソース領域を経てソースパッド3に電流が流れる。ゲートパッド1の電圧を閾値電圧以下まで下げると、チャネル領域16の電流経路が除去され、ドレイン電極24からソースパッド3に流れる電流が遮断される。これらの特性によりMOSFETはスイッチング装置として働く。ゲートパッド1に閾値電圧以下の電圧が印加された状態でドレイン電極24に高電圧を印加したとき、電界緩和領域17がゲート絶縁膜21に及ぶ電界を緩和する。これによりゲート絶縁膜21の破壊を防ぎ、MOSFETの長期信頼性を確保することができる。また、電界緩和領域17は電界緩和コンタクト領域18を介して電位固定セル113のウェル領域13に接続されており、これらが同電位となるために安定したスイッチングが実現する。<効果>実施の形態1に係る半導体装置は、第1導電型の半導体基板SiC基板11と、SiC基板11上に形成され、表面に凸型領域111が形成された第1導電型のドリフト領域12と、ドリフト領域12の凸型領域111以外の表面に形成された第2導電型の第1ウェル領域ウェル領域13と、前記第1ウェル領域の表面に選択的に形成され、ドリフト領域12との間の前記第1ウェル領域表面をチャネル領域と規定する第1導電型のソース領域14と、ソース領域14および前記第1ウェル領域と電気的に接続されたソース電極ソースパッド3と、ドリフト領域12の凸型領域111の表面に形成された第2導電型の電界緩和領域17と、ソース領域14、前記チャネル領域、凸型領域111上に形成されたゲート絶縁膜21と、ゲート絶縁膜21上に形成されたゲート電極22と、電界緩和領域17と前記第1ウェル領域とを電気的に接続するための導通構造とを備える。ゲートパッド1に閾値電圧以下の電圧が印加された状態でドレイン電極24に高電圧を印加したとき、電界緩和領域17がゲート絶縁膜21に及ぶ電界を緩和するので、ゲート絶縁膜21の破壊を防ぎ、半導体装置の長期信頼性を確保することができる。また、電界緩和領域17は電位固定セル113のウェル領域13第1ウェル領域に接続されてこれらが同電位となるため、安定したスイッチングが実現する。また、電界緩和領域17と活性セル112のウェル領域13第1ウェル領域との導通構造は、ソース領域14が表面に形成されない前記第1ウェル領域である第2ウェル領域電位固定セル113のウェル領域13を含む。ソースパッド3と電気的に接続された第2ウェル領域を用いて電界緩和領域17と第1ウェル領域を導通することにより、電界緩和領域17の電位を固定し、安定したスイッチングが実現する。さらに、前記導通構造は、電界緩和領域17及び前記第2ウェル領域の両方と接触する電界緩和コンタクト領域18を含む。電界緩和領域17が電界緩和コンタクト領域18を介して前記第2ウェル領域と電気的に接続されることにより、第1ウェル領域と導通して電位が固定され、安定したスイッチングが実現する。また、前記半導体基板にはワイドバンドギャップ半導体からなる基板を用いることにより、オン抵抗の小さい半導体装置の実現が可能である。実施の形態1の半導体装置の製造方法は、aドリフト領域12の所定領域をエッチングして凸型領域111を形成する工程と、b工程aの後、工程aのエッチングマスク31を用いたイオン注入により第2ウェル領域電位固定セル113のウェル領域13を形成する工程と、c工程bの後、イオン注入により第2ウェル領域の側面および前記電界緩和領域と接する電界緩和コンタクト領域17を形成する工程とを備える。同一のマスク31を用いて凸型領域111と第2ウェル領域を形成するので、マスクのずれを気にせず第2ウェル領域を形成することが出来る。また、工程aでは、ドリフト領域12にアライメントマークを形成すると同時に、凸型領域111を形成することにより、工程数の削減が可能である。実施の形態2<構成>図12に、実施の形態2に係る半導体装置であるMOSFETの構成を示す。このMOSFETでは、電界緩和領域17と電位固定セル113のウェル領域13が、電界緩和コンタクト領域18を介さず直接接続される。それ以外の構成は図2に示す実施の形態1のMOSFETと同様であるため、説明を省略する。なお、図12において図2に示す構成要素と同じ構成要素には同一の参照符号を付している。<製造工程>次に、実施の形態2に係るMOSFETの製造工程を説明する。凸型領域111の形成までは実施の形態1と同じく、図2~図5に示す工程を経て製造する。その後、ウェル領域13を、凸型領域111の形成に用いたマスク31とは別のマスク33を用いて形成する図13。マスク33はマスク31と同じパターンで配置し、かつマスク31より幅を狭くしたものである。このマスク33を用いてAlイオンを注入することにより、凸型領域111の一部にもウェル領域13が形成され、電界緩和領域17とウェル領域13が直接接続される。そのため、電界緩和コンタクト領域18を形成する必要はない。後は実施の形態1と同様にしてソース領域14、コンタクト領域15、ゲート絶縁膜21、ゲート電極22、層間絶縁膜23、ソースパッド3を形成し、図12に示す断面構造のMOSFETが形成される。なお、チャネル領域16は必要に応じて形成する。凸型領域111とウェル領域13を異なるマスクを用いて形成することにより、マスクのアライメントずれが生じる可能性がある。しかし、多少のずれが生じても電界緩和領域17とウェル領域13の接続状態は確保されるため、チャネル特性の悪化は避けられる。ウェル領域13の表面にn型のソース領域14、p型のウェルコンタクト領域15を形成し、活性化のためのアニールを行った後の段階でのMOSFETの平面図を図14,15に例示する。各セルは縦横に等ピッチで配置しても良いし図14、列毎に半周期ずらして配置しても良い図15。セルをいずれの方法で配置するにせよ、凸型領域111及び電界緩和領域17は各セルを囲うように連続的に形成されているので、電界緩和領域17が少なくともいずれか1箇所で電位固定セル113のウェル領域13と接続されることにより、電界緩和領域17の電位が固定される。また、セル数に対する電位固定セル113の割合を6:1としているが、これに限定せず望まれるMOSFETの特性によって割合を変更してよい。また、各セルの形状を矩形としているが、五角形や六角形などの他の形状であっても良い。<変形例>図16は、実施の形態2の変形例に係るMOSFETの断面図である。このMOSFETでは、凸型領域111がテーパー形状で形成されており、それ以外の構成は図12に示す実施の形態2のMOSFETと同様である。ドレイン電極24に高電圧が印加されると、凸型領域コーナー部114に電界が集中して当該箇所のゲート絶縁膜21が破壊される。しかし、テーパー角を有するよう凸型領域111をエッチングで形成することにより、凸型領域コーナー部114での電界集中を抑制することが可能である。また、凸型領域111を形成した後に犠牲酸化を行えば、凸型領域コーナー部114に曲率を持たせることができ、凸型領域コーナー部114での電界集中をさらに抑制することができる。なお、これらの変形例は実施の形態2の変形例として説明したが、実施の形態1の構成に適用しても良い。<効果>実施の形態2の半導体装置では、電界緩和領域17と活性セル112のウェル領域13第1ウェル領域との導通構造は、電界緩和領域17と接触して形成された第2ウェル領域電位固定セル113のウェル領域13自体の端部を含むので、電界緩和領域17の電位が固定され、安定したスイッチングが実現する。また、凸型領域111をテーパー形状とすることにより、凸型領域コーナー部114における電界集中が緩和されるので、ゲート絶縁膜22の破壊を抑制することが出来る。実施の形態2の半導体装置の製造方法は、aドリフト領域12の所定領域をエッチングして凸型領域111を形成する工程と、b工程aのエッチングマスク31より開口を拡げたマスク33を用いたイオン注入により、第2ウェル領域電位固定セル113のウェル領域13を形成する工程とを備える。これにより、第2ウェル領域が凸型領域111内に形成された電界緩和領域17と接触して形成されるので、電界緩和コンタクト領域18を形成することなく電界緩和領域17の電位を固定することが可能になる。実施の形態3図17は、実施の形態3に係る半導体装置であるMOSFETの断面図である。このMOSFETでは、電位固定セル113が凸型領域111の表面に形成され、電位固定セル113のウェル領域13は電界緩和領域17と接触している。それ以外の構成は図2に示す実施の形態1のMOSFETと同様である。実施の形態3に係るMOSFETの製造工程を説明する。電界緩和領域17の形成までは実施の形態1と同じく、図2~図4に示す工程を経て製造する。その後、フォトリソグラフィにより加工したレジストをマスク34とし、SF6を用いたRIEによりドリフト領域12をエッチングして凸型領域111を形成する図18。ここでエッチング深さは、電界緩和領域17よりも深い0.1μm以上とするのが望ましい。なお、アライメントマークの形成と同時に凸型領域111を形成することで、工程数の削減が可能である。次に、別のマスク35を用いてAlイオンを注入し、p型のウェル領域13を形成する図19。注入量が1×1015~1×1018cm3程度、注入深さが0.3~2.0μmとする。ここで、電位固定セル113を構成するウェル領域13を凸型領域111の内部に形成している。ここでは、凸型領域111とウェル領域13を異なるマスクを用いて形成しているので、マスクのアライメントずれが生じる可能性がある。しかし、凸型領域111の内部にウェル領域13を形成することで確実に電界緩和領域17とウェル領域13が接続されるので、多少のずれが生じてもチャネル特性の悪化は避けられる。<変形例>なお、図20に示すように凸型領域111をテーパー形状として形成することにより、凸型領域コーナー部114に集中する電界を緩和し、ゲート絶縁膜21の破壊を防止することが可能である。また、凸型領域111形成後に犠牲酸化を行えば凸型領域コーナー部114に曲率を持たせることができ、凸型領域コーナー部114での電界集中をさらに抑制することができる。<効果>実施の形態3に係る半導体装置において、電界緩和領域17と活性セル112のウェル領域13第1ウェル領域との導通構造は、凸型領域111の表面に形成され、ソース電極ソースパッド3と電気的に接続された第2導電型の第3ウェル領域電位固定セル113のウェル領域13を含む。第3ウェル領域を凸型領域111の内部に形成する工程でマスクに多少のずれが生じても、確実に電界緩和領域17と第3ウェル領域を接続することが出来るので、チャネル特性の悪化を避けることが可能である。実施の形態4実施の形態1~3では凸型領域111及び電界緩和領域17を各セルの周囲に形成した。しかし、ドレイン電極24に高電圧を印加したときに最も電界が集中するのは各セルのコーナー部であるので、実施の形態4では凸型領域111及び電界緩和領域17を各セルのコーナー部にのみ形成する。図21は、実施の形態1の図9に対応する実施の形態4の半導体装置であるMOSFETの平面図であり、イオン注入領域の活性化アニールを行った後の状態を示している。図22は図21のA-A’断面図、図23は図21のB-B’断面図、図24は図21のC-C’断面図である。また、図25は図21における一つのセルの拡大図である。図21に示すMOSFETでは、縦横に等ピッチでセルが配置されており、全てのセルがソース領域14を有する活性セル112として形成されている。凸型領域111は4つの隣接するセルのコーナー部に挟まれた領域のドレイン領域12にのみ形成され、凸型領域111の表面に電界緩和領域19が形成される。図23に示すように、実施の形態4のMOSFETはB-B’断面では電界緩和領域17が形成されておらず、通常の活性セルとして動作する。一方、図24に示すようにC-C’断面では凸型領域111と電界緩和領域17が形成されており、電界緩和領域17とウェル領域13が接続されているので、電位固定セルとして動作する。このような構成により、各セルが活性セルとしても電位固定セルとしても動作するので、電界緩和領域17の電位を固定することを目的としたセルを専用に形成する必要がなく、素子の有効面積を大きくすることが可能となる。なお、図24では電界緩和領域17とウェル領域13が接触して形成される例を示しており、その場合、接触を確実なものとするためウェル領域13は図25に示すように角部が外側に張り出した形状として形成されることが望ましい。あるいは、電界緩和領域17とウェル領域13を先の実施例で適用した電界緩和コンタクト領域18を介して接続することも可能である。また、各セルは図21のように縦横に等ピッチで配置される他、列毎に半周期ずらして配置される等、他の方法で配置されても良い。その場合に凸型領域111及び電界緩和領域17は、各セルのコーナー部と、これに隣接する他のセルのウェル領域の角部との間の領域にのみ形成される。<効果>実施の形態4に係る半導体装置において、第1ウェル領域活性セル112のウェル領域13は複数形成され、凸型領域111および電界緩和領域17は、任意の第1ウェル領域の角部と、これに隣接する他の第1ウェル領域の角部との間の領域にのみ形成され、第1ウェル領域は、電界緩和領域17と第1ウェル領域との導通構造として、凸型領域111の表面にも延在して形成されて電界緩和領域17と接触する。これにより、各第1ウェル領域は、電界緩和領域17と接しない箇所では電流経路となる活性セルとして動作し、電界緩和領域17と接する箇所では電界緩和領域17の電位を固定する電位固定セルとして動作する。よって、電位固定専用のセルを設ける必要がなく、素子の有効面積を増やすことが可能となる。あるいは、実施の形態4に係る半導体装置において、第1ウェル領域活性セル112のウェル領域13は複数形成され、凸型領域111および電界緩和領域17は、任意の第1ウェル領域の角部と、これに隣接する他の第1ウェル領域の角部との間の領域にのみ形成され、電界緩和領域17と第1ウェル領域との導通構造は、第1ウェル領域と電界緩和領域17とに接触する電界緩和コンタクト領域18を含む。これにより、各第1ウェル領域は、電界緩和領域17と接しない箇所では電流経路となる活性セルとして動作し、電界緩和領域17と接する箇所では電界緩和領域17の電位を固定する電位固定セルとして動作する。よって、電位固定専用のセルを設ける必要がなく、素子の有効面積を増やすことが可能となる。"