MOSFETとして機能する素子領域に設けられた前記MOSFETのドレイン電極と、前記ドレイン電極と電気的に接続される第1導電型の半導体基板と、前記半導体基板上に形成される第1導電型の第1半導体層と、前記第1半導体層の上面側から形成された複数のトレンチと、前記第1半導体層の表面に形成され前記トレンチに隣接する第2導電型の第2半導体層と、前記第2半導体層の表面に形成され前記トレンチに隣接する第1導電型の第3半導体層と、前記トレンチの内壁に沿って形成された第1絶縁層と、前記第1絶縁層中に設けられて前記第1絶縁層を介して前記第2半導体層に対向し、前記MOSFETのゲート電極として機能するゲート電極層と、前記第1絶縁層を介して前記トレンチを埋めるように形成されたトレンチソース電極層と、前記第3半導体層に接し且つ前記トレンチソース電極層に電気的に接続された前記MOSFETのソース電極とを備え、前記トレンチソース電極層と前記ゲート電極層との間の前記第1絶縁層の厚さは、前記第2半導体層と前記ゲート電極層との間の前記第1絶縁層の厚さよりも厚いことを特徴とする半導体装置。前記トレンチソース電極層は、前記トレンチソース電極層の上部の不純物濃度が、下部の不純物濃度より大きくなるように不純物が注入された半導体材料により形成されていることを特徴とする請求項1記載の半導体装置。前記半導体材料はポリシリコンであり、前記不純物はヒ素であることを特徴とする請求項2記載の半導体装置。前記トレンチソース電極層は、前記第1絶縁層を介して前記第1半導体層に対向するように、前記トレンチの下部に形成され、前記ゲート電極層は、前記第1絶縁層を介して前記第2半導体層に対向するように、前記トレンチの上部に形成されていることを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。前記不純物は、前記トレンチソース電極層が前記第1絶縁層を介して前記ゲート電極層と対向する部分に注入されていることを特徴とする請求項1乃至4のいずれか1項記載の半導体装置。以下に記載の実施の形態は、ゲート-ソース間容量を低減することが可能な半導体装置を提供するものである。本発明の一の実施の形態に係る半導体装置は、MOSFETとして機能する素子領域に設けられたMOSFETのドレイン電極と、ドレイン電極と電気的に接続される第1導電型の半導体基板と、半導体基板上に形成される第1導電型の第1半導体層と、第1半導体層の上面側から形成された複数のトレンチと、第1半導体層の表面に形成されトレンチに隣接する第2導電型の第2半導体層と、第2半導体層の表面に形成されトレンチに隣接する第1導電型の第3半導体層と、トレンチの内壁に沿って形成された第1絶縁層と、第1絶縁層中に設けられて第1絶縁層を介して第2半導体層に対向し、MOSFETのゲート電極として機能するゲート電極層と、第1絶縁層を介してトレンチを埋めるように形成されたトレンチソース電極層と、第3半導体層に接し且つトレンチソース電極層に電気的に接続されたMOSFETのソース電極とを備える。トレンチソース電極層とゲート電極層との間の第1絶縁層の厚さは、第2半導体層とゲート電極層との間の第1絶縁層の厚さよりも厚い。以下、図面を参照して、実施の形態に係る半導体装置について説明する。まず、比較例に係る半導体装置の概略構成を説明した後、実施の形態に係る半導体装置について説明する。[比較例]まず、図10を参照して、比較例に係る半導体装置を説明する。図10に示すように、比較例に係る半導体装置は、MOSFETとして機能する素子領域を有する。なお、図10には図示しないが、半導体装置は素子領域の外周部に設けられる終端領域も有する。図10に示すように、半導体装置の素子領域は、ドレイン電極11、N型半導体基板12、N-型エピタキシャル層13、及びX方向に所定の間隔で設けられた複数のトレンチ14を有する。N型半導体基板12は、ドレイン電極11上に設けられ、ドレイン電極11と電気的に接続される。N型半導体基板12は、例えば、1×1019~1×1021[atoms/cm3]程度の不純物濃度を有する。N-型エピタキシャル層13は、N型半導体基板12上に形成される。N-型エピタキシャル層13は、N型半導体基板12よりも小さい、例えば、1×1013~1×1016[atoms/cm3]程度の不純物濃度を有する。トレンチ14は、各々N-型エピタキシャル層13の上面側から底面側へ、Y方向に延びる。また、図10に示すように、素子領域は、P型ベース層15、N型ソース層16、及びP型コンタクト層17を有する。P型ベース層15は、トレンチ14に隣接し、N-型エピタキシャル層13上に形成される。P型ベース層15は、例えば、1×1013~1×1016[atoms/cm3]程度の不純物濃度を有する。P型ベース層15は、MOSFETのチャネルとして機能する。N型ソース層16は、トレンチ14に隣接し、P型ベース層15上に形成される。N型ソース層16は、例えば、1×1019~1×1021[atoms/cm3]程度の不純物濃度を有する。P型コンタクト層17は、P型ベース層15上に形成される。P型コンタクト層17は、トレンチ14間においてN型ソース層16に隣接する。P型コンタクト層17は、P型ベース層15よりも大きい、例えば、1×1019~1×1021[atoms/cm3]程度の不純物濃度を有する。また、図10に示すように、素子領域は、絶縁層18、ゲート電極層19、トレンチソース電極層20、及びソース電極21を有する。絶縁層18は、例えば、酸化シリコンSiO2を材料として、各トレンチ14の内壁に沿って形成される。ゲート電極層19は、絶縁層18中に設けられ、絶縁層18を介してP型ベース層15の側面に接する。ゲート電極層19は、MOSFETのゲートとして機能する。ゲート電極層19は、例えばポリシリコンにて構成されている。トレンチソース電極層20は、絶縁層18を介して各トレンチ14を埋めるように形成される。トレンチソース電極層20の上面は、絶縁層18により覆われている。トレンチソース電極層20は、例えばポリシリコンにて構成されている。ソース電極21は、N型ソース層16の上面及びP型コンタクト層17の上面に接する。ソース電極21は、トレンチソース電極層20に電気的に接続される図示略。すなわち、トレンチソース電極層20は、ソース電極21と同電位とされる。これにより、電界集中が緩和されて素子領域の耐圧が向上する。比較例の半導体装置のゲート電極層19とトレンチソース電極層20との間の絶縁層18ゲート-ソース間絶縁層18Bは、ゲート電極層19とP型ベース層15との間の絶縁層18ゲート-ベース間絶縁層18Aと同時に形成されており、ほぼ同じ厚さとなっている。図10に示す比較例のMOSFETの構造によれば、ゲート電極層19とN-型エピタキシャル層13との対向面積が少ないためゲート-ドレイン間容量は低減される。しかし、ゲート電極層19とトレンチソース電極層20との間の絶縁層18ゲート-ソース間絶縁層18Bが薄いためゲート-ソース間容量が増大し、スイッチング損失が増大する等の問題が生じる。この比較例の半導体装置の問題に鑑み、第1の実施の形態に係る半導体装置は、以下に示すような構成を採用する。[第1の実施の形態]図1を参照して、第1の実施の形態に係る半導体装置を説明する。図1に示すように、第1の実施の形態に係る半導体装置も、MOSFETとして機能する素子領域を有する。なお、図1に示す第1の実施の形態において、比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態の半導体装置は、トレンチソース電極層20の一部図1中のドット部分に不純物、例えばヒ素が注入されている点において比較例の半導体装置と異なる。この不純物ヒ素は、トレンチソース電極層20が絶縁層18ゲート-ソース間絶縁層18Bを介してゲート電極層19と対向する部分に注入されている。すなわち、不純物ヒ素は、トレンチソース電極層20のX方向の上部の不純物濃度が、下部の不純物濃度より大きくなるように注入されている。また、第1の実施の形態の半導体装置は、ゲート-ソース間絶縁層18Bの厚さWbが、ゲート-ベース間絶縁層18Aの厚さWaよりも厚くなるように形成されている点においても比較例の半導体装置と異なる。後述する製造方法で説明するように、高い濃度でヒ素を含むトレンチソース電極層20の表面の酸化速度が速いため、不純物ヒ素が含まれるトレンチソース電極層20と、ゲート電極層19とが対向する部分のゲート-ソース間絶縁層18Bの厚さWbが厚くなっている。[効果]第1の実施の形態の半導体装置は、ゲート電極層19とN-型エピタキシャル層13との対向面積が少ないためゲート-ドレイン間容量は低減される。また、本実施の形態の半導体装置は、ゲート-ソース間絶縁層18Bの厚さWbが、ゲート-ベース間絶縁層18Aの厚さWaよりも厚くなるように形成されている。そのため、比較例の半導体装置に比べてゲート-ソース間容量を低減することができる。これにより、スイッチング時の電力損失を抑制することができる。なお、トレンチソース電極層20に対するヒ素の注入方法は、例えば以下のような手順によって行われる。図2乃至図8は、本実施の形態に係る半導体装置の製造工程を示す断面図である。まず、トレンチ14を形成した後、熱酸化により後の工程を経て絶縁層18となる酸化膜を形成する。CVD法により後の工程を経てトレンチソース電極層20となるポリシリコンを堆積する図2参照。次に、堆積したポリシリコンを電極化するため、POCl3雰囲気による熱拡散等の方法を用いてトレンチソース電極層20となるポリシリコン中にリン拡散を行う。その後、ポリシリコンを所望の位置までエッチングしてトレンチソース電極層20を形成する図3参照。次にイオン注入法により不純物、例えばヒ素を注入する。ヒ素は、リンよりも原子量が大きいため拡散速度が遅く、後の拡散工程を経てもトレンチソース電極層20の上部の不純物濃度が高くなるように、トレンチソース電極層20を形成することができる図4参照。ヒ素の注入量は、任意に設定することができるが、例えば1×1014[atoms/cm3]以上の高濃度であることが望ましい。次に、注入したヒ素をトレンチソース電極層20中に深く拡散させるため窒素雰囲気にて拡散を行った後、酸化膜を所望の位置までエッチングする図5参照。次に、HCl等の雰囲気にて熱酸化を行い、トレンチソース電極層20表面に絶縁層18を形成する図6参照。このとき、ヒ素が注入されたトレンチソース電極層20の表面の酸化速度は、通常のポリシリコンの酸化速度と比較して数倍の速度を持つため、厚いゲート-ソース間絶縁層18Bが形成される。次に、CVD法により後の工程を経てゲート電極層19となるポリシリコンを堆積する図7参照。リン拡散等によって電極化した後、ポリシリコンを所望の位置までエッチングすることによりゲート電極層19を形成することができる図8参照。この後、周知の製造工程により、絶縁層18、ソース電極21及びドレイン電極11を形成して図1に示す半導体装置を形成する。[第2の実施の形態]次に、図9を参照して、第2の実施の形態について説明する。図9に示すように、第2の実施の形態に係る半導体装置も、MOSFETとして機能する素子領域を有する。なお、図9に示す第2の実施の形態において、比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図9に示すように、第2の実施の形態は、トレンチソース電極層20は、絶縁層18を介してN-型エピタキシャル層13に対向するように、トレンチ14の下部に形成されている点において第1の実施の形態と異なる。また、ゲート電極層19は、絶縁層18を介してP型ベース層15に対向するように、トレンチ14の上部に形成されている点においても第1の実施の形態と異なる。ここで、本実施の形態の半導体装置も、トレンチソース電極層20の一部図9中のドット部分に不純物、例えばヒ素が注入されている。この不純物ヒ素は、トレンチソース電極層20が絶縁層18ゲート-ソース間絶縁層18Bを介してゲート電極層19と対向する部分に注入されている。すなわち、不純物ヒ素は、トレンチソース電極層20のX方向の上部の不純物濃度が、下部の不純物濃度より大きくなるように注入されている。また、本実施の形態の半導体装置は、ゲート-ソース間絶縁層18Bの厚さWbが、ゲート-ベース間絶縁層18Aの厚さWaよりも厚くなるように形成されている。前述したように、高い濃度でヒ素を含むトレンチソース電極層20の表面の酸化速度が速いため、不純物ヒ素が含まれるトレンチソース電極層20と、ゲート電極層19とが対向する部分のゲート-ソース間絶縁層18Bの厚さWbが厚くなっている。[効果]第2の実施の形態の半導体装置も、ゲート-ソース間絶縁層18Bの厚さWbが、ゲート-ベース間絶縁層18Aの厚さWaよりも厚くなるように形成されている。そのため、比較例の半導体装置に比べてゲート-ソース間容量を低減することができる。これにより、スイッチング時の電力損失を抑制することができる。本実施の形態の半導体装置は、トレンチ内において、トレンチソース電極層20の上部にゲート-ソース間絶縁層18Bを介してゲート電極層19が形成されている。この構造によれば、第1の実施の形態の半導体装置よりもトレンチ14の幅を細く形成することが可能となる。[その他]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。