"半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する信号を出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が行及び列の二次元的に配置された撮像領域と、前記撮像領域における各画素列にそれぞれ接続された垂直信号線と、選択された画素行中の各増幅手段から前記垂直信号線にそれぞれ読み出された電圧を保持する蓄積手段と、前記撮像領域と前記蓄積手段との間に設けられ、複数の垂直信号線を前記蓄積手段の入力端に接続し、複数の画素から読み出したデータを加算するスイッチ加算手段とを具備することを特徴とする固体撮像装置。半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する信号を出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が行及び列の二次元的に配置された撮像領域と、前記撮像領域における各画素列にそれぞれ接続された垂直信号線と、選択された画素行中の各増幅手段から前記垂直信号線にそれぞれ読み出された電圧をアナログ/デジタル変換するアナログ/デジタル変換手段と、前記アナログ/デジタル変換手段で得たデジタルデータを保持する保持手段と、前記撮像領域と前記アナログ/デジタル変換手段との間に設けられ、電流通路が前記垂直信号線と前記アナログ/デジタル変換手段の入力端間にそれぞれ接続された第1の合成用スイッチ、及び電流通路が前記垂直信号線と前記第1の合成用スイッチとは異なる前記アナログ/デジタル変換手段の入力端間にそれぞれ接続された第2の合成用スイッチを含み、複数の垂直信号線を前記アナログ/デジタル変換手段の入力端に接続して複数の画素から読み出したデータを加算するスイッチ加算手段とを具備し、前記第2の合成用スイッチをオンさせた時に、前記第2の合成用スイッチが接続された前記アナログ/デジタル変換手段の一部の動作を停止させることを特徴とする固体撮像装置。半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する信号を出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が行及び列の二次元的に配置された撮像領域と、前記撮像領域における各画素列にそれぞれ接続された垂直信号線と、前記垂直信号線に接続された負荷手段と、を備える固体撮像装置の画素平均化処理方法であって、前記撮像領域の画素行中における2ライン以上の前記増幅手段を並列に動作させるステップと、2ライン以上の前記増幅手段を並列に動作させることによって前記複数の垂直信号線に読み出された複数画素のデータを加算して平均化するステップとを具備することを特徴とする固体撮像装置の画素平均化処理方法。本実施形態によれば、パターン占有面積の増大や消費電力の増加を招くことなく、偽信号による画質の劣化を防ぐことができる固体撮像装置及びその画素平均化処理方法を提供する。本発明の一態様に係る固体撮像装置は、半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する電圧を増幅して出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が行及び列の二次元的に配置された撮像領域と、前記撮像領域における各画素列にそれぞれ接続された垂直信号線と、選択された画素行中の各増幅手段から前記垂直信号線にそれぞれ読み出された電圧を保持する蓄積手段と、前記撮像領域と前記蓄積手段との間に設けられ、複数の垂直信号線を前記蓄積手段の入力端に接続し、複数の画素から読み出したデータを加算するスイッチ加算手段とを具備する。この発明の更に他の一態様に係る固体撮像装置は、半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する電圧を増幅して出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が行及び列の二次元的に配置された撮像領域と、前記撮像領域における各画素列にそれぞれ接続された垂直信号線と、選択された画素行中の各増幅手段から前記垂直信号線にそれぞれ読み出された電圧をアナログ/デジタル変換するアナログ/デジタル変換手段と、前記アナログ/デジタル変換手段で得たデジタルデータを保持する保持手段と、前記撮像領域と前記アナログ/デジタル変換手段との間に設けられ、電流通路が前記垂直信号線と前記アナログ/デジタル変換手段の入力端間にそれぞれ接続された第1の合成用スイッチ、及び電流通路が前記垂直信号線と前記第1の合成用スイッチとは異なる前記アナログ/デジタル変換手段の入力端間にそれぞれ接続された第2の合成用スイッチを含み、複数の垂直信号線を前記アナログ/デジタル変換手段の入力端に接続して複数の画素から読み出したデータを加算するスイッチ加算手段とを具備し、前記第2の合成用スイッチをオンさせた時に、前記第2の合成用スイッチが接続された前記アナログ/デジタル変換手段の一部の動作を停止させる。この発明の一態様に係る固体撮像装置の画素平均化処理方法は、半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する電圧を増幅して出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が行及び列の二次元的に配置された撮像領域と、前記撮像領域における各画素列にそれぞれ接続された垂直信号線と、前記垂直信号線に接続された負荷手段と、選択された画素行中の各増幅手段から前記垂直信号線にそれぞれ読み出された電圧を保持する蓄積手段とを備える固体撮像装置の画素平均化処理方法であって、前記撮像領域の画素行中における2ライン以上の前記増幅手段を並列に動作させるステップと、2ライン以上の前記増幅手段を並列に動作させることによって前記複数の垂直信号線に読み出された複数画素のデータを加算して平均化するステップとを具備する。以下、実施の形態について、図面を参照して説明する。第1の実施形態図1は、この発明の第1の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型CMOSイメージセンサの構成例を示す回路図である。撮像領域11には画素としての単位セル12-11,12-12,...,12-mnがm行及びn列の二次元的に配置されている。図1では撮像領域11における4行及び4列を抽出して詳細に示している。上記撮像領域11は垂直方向に複数のブロックに分割されている。この撮像領域11における各単位セル列にはそれぞれ、垂直信号線VLIN1,VLIN2,VLIN3,...が接続されている。上記撮像領域11の一端上部には、ソースフォロワ回路用の負荷トランジスタTLM1,TLM2,TLM3,...が水平方向に配置されている。これら負荷トランジスタTLM1,TLM2,TLM3,...の電流通路は、上記垂直信号線VLIN1,VLIN2,VLIN3,...の一端と接地点間にそれぞれ接続されている。上記負荷トランジスタTLM1,TLM2,TLM3,...のゲートには、バイアス回路21バイアス手段からバイアス電圧VTLが印加される。上記負荷トランジスタTLM1,TLM2,TLM3,...とバイアス回路21は負荷手段として働く。上記バイアス回路21は、抵抗R1~R3と切換スイッチSWとを含んで構成されている。上記抵抗R1~R3は、電源VDDと接地点間に直列接続される。上記切換スイッチSWは、信号PMONIに応答して抵抗R1,R2の接続点の電圧Hまたは抵抗R2,R3の接続点の電圧Lをバイアス電圧VTLとして選択する。これによって、負荷トランジスタTLM1,TLM2,TLM3,...のオン抵抗導通抵抗が変化し、垂直信号線VLIN1,VLINE2,VLINE3,...を流れる電流量を変化させることができる。上記垂直信号線VLIN1,VLIN2,VLIN3,...の他端下部には、カラム型ノイズキャンセル回路とアナログ/デジタル変換器CDSADC13、アナログ/デジタル変換した信号をラッチするラッチ回路14、ラッチした信号を記憶するためのラインメモリ10Bit15、及びこのラインメモリ15の信号を読み出すための水平シフトレジスタ回路16が接続されている。上記ラッチ回路14、ラインメモリ15及び水平シフトレジスタ回路16等の回路部17は、CDSADC13で得たデジタルデータを保持する保持手段として働く。また、この回路部17とCDSADC13は、蓄積手段として働く。上記撮像領域11に隣接して、垂直ブロック選択回路垂直ブロック選択手段18、ブロック内ライン選択回路ブロック内ライン選択手段19及びパルスセレクタ回路パルスセレクタ手段20が設けられている。そして、パルスセレクタ回路20からパルス信号ADRES1,ADRES2,...、パルス信号RESET1,RESET2,...及びパルス信号READ1,READ2,...が単位セルの行毎にそれぞれ供給される。すなわち、垂直ブロック選択回路18から出力されるブロック選択信号Vblock1,Vblock2によって撮像領域11中のブロックが選択される。この垂直ブロック選択回路18は、シフトレジスタ回路またはデコーダ回路で形成されている。上記垂直ブロック選択回路18で選択されたブロック中の単位セル行画素行は、信号BLine1~BLine4に基づいてブロック内ライン選択回路19で選択される。そして、上記ブロック内ライン選択回路19の出力信号と画素駆動パルス信号RESET,READ,ADRESとに基づいて、パルスセレクタ回路20により単位セル行が選択される。各々の単位セル12-11,12-12,...は、4つのトランジスタ行選択トランジスタTa、増幅手段としての増幅トランジスタTb、リセット手段としてのリセットトランジスタTc、読み出し手段としての読み出しトランジスタTdとフォトダイオード光電変換手段PDから構成されている。単位セル12-11を例に取ると、上記トランジスタTa,Tbの電流通路は、電源VDDと垂直信号線VLIN1間に直列接続される。上記トランジスタTaのゲートにはパルス信号ADRES1が供給される。上記トランジスタTcの電流通路は、電源VDDとトランジスタTbのゲート検出部FDとの間に接続され、そのゲートにパルス信号RESET1が供給される。また、上記トランジスタTdの電流通路の一端は上記検出部FDに接続され、そのゲートにパルス信号読み出しパルスREAD1が供給される。そして、上記トランジスタTdの電流通路の他端にフォトダイオードPDのカソードが接続され、このフォトダイオードPDのアノードは接地されている。上記CDSADC13中には、ノイズキャンセラ用のコンデンサ容量C11,C12,C13,...とC21,C22,C23,...が配置されると共に、垂直信号線VLIN1,VLIN2,VLIN3,...の信号を伝達するためのトランジスタTS11,TS12,TS13,...、AD変換用の基準波形を入力するためのトランジスタTS21,TS22,TS23,...、及び2段のコンパレータ回路COMP11,COMP12,COMP13,...とCOMP21,COMP22,COMP23,...が配置されている。上記トランジスタTS11,TS12,TS13,...の電流通路の一端は垂直信号線VLIN1,VLIN2,VLIN3,...にそれぞれ接続され、ゲートには図示しないタイミングジェネレータから出力されるパルス信号S1が供給される。上記トランジスタTS11,TS12,TS13,...の電流通路の他端にはそれぞれ、キャパシタC11,C12,C13,...とC21,C22,C23,...の一方の電極が接続される。上記キャパシタC11,C12,C13,...の他方の電極には、アナログ/デジタル変換器ADCの比較用の基準電圧VREF三角波が増幅回路AMPから供給される。上記キャパシタC21,C22,C23,...の他方の電極はそれぞれ、コンパレータ回路COMP11,COMP12,COMP13,...の入力端に接続される。上記各コンパレータ回路COMP11,COMP12,COMP13,...は、インバータINV11,INV12,INV13,...と、これらのインバータINV11,INV12,INV13,...の入力端と出力端間に電流通路がそれぞれ接続されたトランジスタTS21,TS22,TS23,...とで構成されている。また、上記各コンパレータ回路COMP21,COMP22,COMP23,...は、インバータINV21,INV22,INV23,...と、これらのインバータINV21,INV22,INV23,...の入力端と出力端間に電流通路が接続されたトランジスタTS31,TS32,TS33,...とで構成されている。上記コンパレータ回路COMP11,COMP12,COMP13,...とCOMP21,COMP22,COMP23,...との間には、キャパシタC31,C32,C33...が接続される。上記トランジスタTS21,TS22,TS23,...のゲートにはパルス信号S2、上記トランジスタTS31,TS32,TS33,...のゲートにはパルス信号S3がそれぞれ供給される。上記コンパレータ回路COMP21,COMP22,COMP23,...から出力されるデジタル信号はラッチ回路14でラッチされる。このラッチ回路14には、ラッチした信号を読み出すためのラインメモリ15と水平シフトレジスタ回路16とが接続されている。そして、ラインメモリ15から10ビットのデジタル信号が出力される。図2は、上記図1に示した回路におけるブロック内ライン選択回路19とパルスセレクタ回路20の構成例を示す回路図であり、垂直2ラインの平均化を行うための論理構成を示している。本例では、ブロック内ライン選択回路19、パルスセレクタ回路20とも論理積回路で実現している。ブロック内ライン選択回路19は、アンドゲート30-1~30-4を備えている。これらアンドゲート30-1~30-4の一方の入力端には垂直ブロック選択回路18から出力された信号Vblock1が供給され、他方の入力端には信号BLine1~BLine4がそれぞれ供給される。そして、これらアンドゲート30-1~30-4の出力信号がパルスセレクタ回路20に供給される。このブロック内ライン選択回路19は、垂直ブロック選択回路18から出力される垂直ブロックの選択信号Vblock1と、選択するラインの数を設定するための信号BLine1~BLine4とに基づいて1垂直ブロック内で1画素行を選択、もしくは1垂直ブロック内で複数画素行を同時に選択する。図2に示す例では、信号BLine1~BLine4のレベルの組み合わせに応じて、選択信号Vblock1で選択されたブロックの1ラインもしくは2ラインを同時に選択できるようになっている。上記パルスセレクタ回路20は、アンドゲート31-1~31-4、アンドゲート32-1~32-4及びアンドゲート33-1~33-4を含んで構成される。上記各アンドゲート31-1,32-1,33-1の一方の入力端にはアンドゲート30-1の出力信号が供給され、他方の入力端には画素駆動パルス信号ADRES,RESET,READが入力され、パルス信号ADRES1,RESET1,READ1を出力する。また、上記各アンドゲート31-2,32-2,33-2の一方の入力端にはアンドゲート30-2の出力信号が供給され、他方の入力端には画素駆動パルス信号ADRES,RESET,READが入力され、パルス信号ADRES2,RESET2,READ2を出力する。更に、上記各アンドゲート31-3,32-3,33-3の一方の入力端にはアンドゲート30-3の出力信号が供給され、他方の入力端には画素駆動パルス信号ADRES,RESET,READが入力され、パルス信号ADRES3,RESET3,READ3を出力する。更にまた、上記各アンドゲート31-4,32-4,33-4の一方の入力端にはアンドゲート30-4の出力信号が供給され、他方の入力端には画素駆動パルス信号ADRES,RESET,READが入力され、パルス信号ADRES4,RESET4,READ4を出力するようになっている。図3は、上記図1及び図2に示した回路における標準のセンサ動作タイミングを示すタイミングチャートである。垂直ブロック選択回路18の出力信号Vblock1とVblock2は、水平同期パルスHP1水平期間がHに応答して4Hの周期で順次Hレベルとなる。ブロック内ライン選択回路19には、上記水平同期パルスHPに同期して信号BLine1,BLine2,BLine3,BLine4が供給される。これらの信号BLine1,BLine2,BLine3,BLine4は、1Hの周期で順次Hレベルになる期間が繰り返される。上記パルスセレクタ回路20には画素駆動パルス信号RESET,READ,ADRESが入力されており、上記ブロック内ライン選択回路19の出力信号との論理積パルス信号RESET1,RESET2,RESET3,...、READ1,READ2,READ3,...、ADRES1,ADRES2,ADRES3,...が上記撮像領域11の単位セル行画素行へ供給される。ここで、まずパルスセレクタ回路20から出力される垂直ライン1のパルス信号ADRES1,RESET1,READ1がHレベルになる。パルス信号ADRES1がHレベルになることで増幅用トランジスタTbと負荷用トランジスタTLM1からなるソースフォロワ回路が動作する。一定期間フォトダイオードPDで光電変換した信号電荷を蓄積し、読み出す前に検出部FDの暗電流等のノイズ信号を除去するためにパルス信号RESET1をHレベルに設定して、検出部FDを電源電圧VDD=2.8Vにセットする。次に、パルス信号RESET1がLレベルになった時、垂直信号線VLIN1には基準となる検出部FDに信号がない状態の電圧リセットレベルが出力される。この信号をコンデンサC21に蓄積する。次に、パルス信号READ1をHレベルにすることで読み出しトランジスタTdをオンにし、フォトダイオードPDで蓄積した信号電荷を検出部FDに読み出す。すると、垂直信号線VLIN1には検出部FDの電圧信号リセットレベルが読み出される。この信号をコンデンサC11に蓄積する。次に、パルス信号READ1がLレベルになった時、基準電圧VREFを変化させてコンパレータCOMP11の閾値電圧を利用してアナログ信号をデジタル信号に変換する。この時に、信号はC11-C21となり、コンデンサC21のリセットレベルの極性が反転しているためリセットレベルを除去できる。上記撮像領域11の単位セル行画素行へ供給される信号は水平同期パルスHPに同期して順次出力される。リセットレベルの電圧、及び検出部の電圧信号リセットレベルは、共にパルス信号S1がHレベルの期間にコンデンサC11,C12,C13,...とC21,C22,C23,...の一方の電極へ入力される。そして、上記ラッチ回路14、ラインメモリ15及び水平シフトレジスタ回路16等の回路部17に保持される。図4は、図1に示した回路における画素数削減の動作タイミングを示すタイミングチャートである。この例では、垂直2ラインずつ順番に読み出している。垂直ブロック選択回路18では水平同期パルスHPに応答して、2Hの周期で信号Vblock1,Vblock2,...が交互にHレベルとなる。ブロック内ライン選択回路19には水平同期パルスHPに同期して信号BLine1,BLine2,BLine3,BLine4が入力される。信号BLine1とBLine3は同時にHレベルになり、次の周期Hでは信号BLine2とBLine4が同時にHレベルになる動作が順次繰り返される。パルスセレクタ回路20には、画素駆動パルスRESET,READ,ADRESが入力され、ブロック内ライン選択回路19の出力信号との論理積を取った信号が画素行へ供給されている。このため、信号RESET1とRESET3、信号READ1とREAD3、信号ADRES1とADRES3が同時にHレベルになっている。次の周期Hでは、信号RESET2とRESET4、信号READ2とREAD4、信号ADRES2とADRES4が同時にHレベルになっている。この動作を順次ブロック順に繰り返している。そして、垂直2ラインのリセットレベルの電圧、及び検出部の電圧信号リセットレベルは、共にパルス信号S1がHレベルの期間にコンデンサC11,C12,C13,...とC21,C22,C23,...の一方の電極へ入力される。ここでは、ベイヤー配列のカラーセンサに対応して同色を平均化するために1ライン飛ばして平均化している。本第1の実施形態に係る固体撮像装置及びその画素平均化処理方法では、ソースフォロワ回路の出力インピーダンスを利用して抵抗による平均化を実現している。この際、負荷トランジスタTLM1,TLM2,TLM3,...は共通化されている。更に、平均化する垂直ライン数を3ライン、4ラインと増加させるとADRESラインの同時オンを2ライン、3ライン、4ラインと増加させる動作点が電源側へ引っ張られて動作マージンが減少する。この対策として、信号PMONIによりスイッチSWを切換制御し、バイアス電圧VTLを高く設定すれば、負荷トランジスタTLM1,TLM2,TLM3,...のオン抵抗が小さくなるため接地GND側へ引き戻すことができ、動作マージンを拡大できる。上述したような抵抗平均化方法では、コンデンサを増加させる必要はなく、バッファ回路も必要としない。しかも、垂直ブロック選択回路18の回路規模は従来の1/4で良い。また、抵抗による平均化動作により、画素のランダムノイズやソースフォロワのノイズを平均化することができるのでノイズ低減にも効果がある。従って、上記のような構成並びに方法によれば、画素数削減動作において、偽信号を発生せず、パターン占有面積の増加もなく、且つ消費電力の増加を抑えつつ画素間の平均化が実現できる。なお、上記図2に示した回路並びに動作説明では、2ライン平均化を例にとって説明した。しかしながら、ブロック内ライン選択回路19は論理積回路と入力BLineの数を増加することで簡単に3ライン平均化、4ライン平均化にも対応できる。[第2の実施形態]図5は、この発明の第2の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型CMOSイメージセンサの構成例を示す回路図である。この図5に示す回路が図1に示した回路と異なるのは、撮像領域11とCDSADC13との間に水平方向のスイッチ加算回路40を設けた点にある。このスイッチ加算回路40は、トランジスタTSM11,TSM12,TSM13,...第1の合成用スイッチとトランジスタTSM21,TSM22,...第2の合成用スイッチを備えている。上記トランジスタTSM11,TSM12,TSM13,...の電流通路は、垂直信号線VLIN1,VLIN2,VLIN3,...の他端とトランジスタTS11,TS12,TS13,...の電流通路の一端との間にそれぞれ接続されている。また、上記トランジスタTSM21の電流通路は、垂直信号線VLIN3の他端とトランジスタTS11の電流通路の一端との間に接続されている。更に、上記トランジスタTSM22の電流通路は、垂直信号線VLIN4の他端とトランジスタTS12の電流通路の一端との間に接続されている。上記トランジスタTSM11,TSM12,...のゲートには制御信号SM1が供給される。上記トランジスタTSM13,TSM14,...のゲートには制御信号SM2が供給される。上記トランジスタTSM21,TSM22,...のゲートには制御信号SM2がインバータINV3で反転されて供給される。上記制御信号SM2は、インバータINV13,INV14,INV23,INV24に供給され、これらのインバータの動作を制御するようになっている。上記のような構成において、水平平均化なしの場合は、制御信号SM1とSM2をHレベルにする。一方、水平平均化ありの場合には、制御信号SM1のHレベルは維持したまま、制御信号SM2をLレベルにする。これによって、トランジスタTSM13,TSM14がオフになり、トランジスタTSM21,TSM22がオンになる。すなわち水平方向に1ライン飛ばしたソースフォロワ回路の出力がトランジスタTSM11とTSM21のオン抵抗を介して接続され、平均化された信号がトランジスタTS11の電流通路を介してコンデンサC11とC21に蓄積される。上記水平平均化方法では、平均化ラインを2本、3本、4本と増加しても、バイアス電圧VTLはLレベルのままでも良い。トランジスタTLM1,TLM2,TLM3,...は共通化されずに、各ラインに配置されているためバイアス電圧VTLを増加させる必要がないからである。本第2の実施形態に係る水平平均化方法の特長は、制御信号SM2をLレベルにすることでコンパレータCMP13,CMP14,CMP23,CMP24の電源をオフにできることにある。コンパレータは総段数の1/2しか動作しないため消費電力を1/2に低減できる。また、水平の読出し段数も1/2にできるため、2倍の高速動作が可能になる。もちろん、水平の平均化用トランジスタTSMと制御信号SMを増加させることで、同様にして水平3ライン、4ラインの平均化も可能である。なお、水平方向の平均化は、水平全画素を読み出してデジタル信号処理で平均化しても良い。増幅型CMOSイメージセンサを使った画素数の削減動作において、抵抗ミックス動作により画素の平均化処理を実現している。これによって、従来の間引き動作で問題だった偽信号が発生せず、回路が簡単でノイズ低減ができる特長もある。[第3の実施形態]図6は、この発明の第3の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型CMOSイメージセンサの構成例を示す回路図である。この図6に示す回路が図5に示した回路と異なるのは、スイッチ加算回路の回路構成にある。すなわち、上記トランジスタTSM11,TSM12,TSM13,...、上記トランジスタTSM21,TSM22,...及びインバータINV3を削除し、これらに代えてトランジスタTSM31,TSM32,...合成用スイッチを設けている。そして、制御信号SM1,SM2に代えて制御信号SM3を用いる。上記スイッチ加算回路41は、トランジスタTSM31,TSM32,...を備えている。上記トランジスタTSM31の電流通路は、垂直信号線VLIN1,VLIN3の他端間に接続されている。上記トランジスタTSM32の電流通路は、垂直信号線VLIN2,VLIN4の他端間に接続されている。これらのトランジスタTSM31,TSM32,...のゲートには制御信号SM3が供給される。上記のような構成において、水平平均化なしの場合は、制御信号SM3をLレベルにしてトランジスタTSM31,TSM32,...をオフさせる。一方、水平平均化ありの場合には、制御信号SM3をHレベルにする。これによって、トランジスタTSM31,TSM32,...がオンになる。すなわち水平方向に1ライン飛ばしたソースフォロワ回路の出力がトランジスタTSM31のオン抵抗を介して接続され、平均化された信号がトランジスタTS11の電流通路を介してコンデンサC11とC21に蓄積される。同時に、平均化された信号がトランジスタTS13の電流通路を介してコンデンサC13とC23に蓄積される。また、平均化された信号がトランジスタTS12の電流通路を介してコンデンサC12とC22に蓄積されるとともに、平均化された信号がトランジスタTS14の電流通路を介してコンデンサC14とC24に蓄積される。従って、このような構成によれば、まず垂直信号線に混入するノイズをアナログ信号の平均化で低減し、更にADコンバータから混入するノイズをデジタル変換出力でデジタル平均化するので更にノイズを低減できる。[第4の実施形態]図7は、この発明の第4の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型CMOSイメージセンサの構成例を示す回路図である。この図7に示す回路が図6に示した回路と異なるのは、スイッチ加算回路の回路構成にある。このスイッチ加算回路42は、トランジスタTSM31,TSM32,...合成用スイッチと抵抗RM1,RM2,RM3,...を備えている。上記抵抗RM1,RM2,...の一端は垂直信号線VLIN1,VLIN2,VLIN3,...の他端にそれぞれ接続され、他端はトランジスタTS11,TS12,TS13,...の電流通路の一端にそれぞれ接続されている。上記トランジスタTSM31の電流通路は、抵抗RM1,RM3の他端間に接続されている。上記トランジスタTSM32の電流通路は、抵抗RM2,RM4の他端間に接続されている。これらのトランジスタTSM31,TSM32,...のゲートには制御信号SM3が供給される。上記のような構成では、上記抵抗RM1,RM2,RM3,...の抵抗値を大きな値にし、トランジスタTSM31,TSM32,...のオン抵抗を小さくすることで、垂直信号線VLIN1とVLIN2の平均出力電圧を同時に蓄積する2箇所の蓄積部C11,C21とC13,C23の信号電圧差を小さくできる。トランジスタTSM31,TSM32,...のオン抵抗とRM1,RM2,RM3,...の抵抗値との比を1:10にすることで、2箇所の蓄積部の信号電圧差を1/10に低減できる。これによって、本第4の実施形態によれば、第3の実施形態よりも更にノイズ低減効果を高めることができる。なお、水平方向の平均化は、水平全画素を読み出してデジタル信号処理で平均化しても良い。上述したように、この発明の1つの側面によれば、画素数削減動作において、パターン占有面積の増加や、消費電力の増大を招くことなく偽信号の発生を防止して少ない画素間の平均化が実現できる。また、画素のノイズ低減効果も得られる。以上、第1乃至第4の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"