"第1のインバータと、該第1のインバータに接続される第1の転送用MOSFETと、第2のインバータと、該第2のインバータに接続される第2の転送用MOSFETと、を含むメモリセルからなるSRAMを備えた半導体記憶装置において、上記第1のインバータは、負荷となる第1のスピン注入型のMTJ素子と、第1の駆動用MOSFETとからなり、上記第2のインバータは、負荷となる第2のスピン注入型のMTJ素子と、第2の駆動用MOSFETとからなり、上記第1のインバータと第2のインバータとからフリップフロップ回路が構成され、上記第1のインバータの出力端子SNは、上記第1の転送用MOSFETを介してビットラインBLに接続され、上記第2のインバータの出力端子/SNは、上記第2の転送用MOSFETを介してビットバーライン/BLに接続され、上記第1の転送用MOSFETのゲートと上記第2の転送用MOSFETのゲートとは、同一のワードラインWLに接続される、半導体記憶装置。前記第1及び第2のスピン注入型のMTJ素子の一端となる固定層は、自由層に対して電位が高いノードに接続される、請求項1に記載の半導体記憶装置。前記第1の駆動用MOSFETのソースと前記第2の駆動用MOSFETのソースは接続されて一定電圧が印加される、請求項1又は2に記載の半導体記憶装置。前記メモリセルがマトリクス状に配設される、請求項1に記載の半導体記憶装置。前記第1のスピン注入型のMTJ素子の一端と前記第2のスピン注入型のMTJ素子の一端とが接続されると共に、電源ラインに接続され、前記第1のスピン注入型のMTJ素子の他端は、前記第1の駆動用MOSFETに接続され、前記第2のスピン注入型のMTJ素子の他端は、前記第2の駆動用MOSFETに接続される、請求項1~4の何れかに記載の半導体記憶装置。前記電源ラインを駆動する駆動回路を備えている、請求項5に記載の半導体記憶装置。前記駆動回路は、前記メモリセルの書き込み時に前記電源ラインを電源電圧Vdd又はグランド電圧に設定する、請求項6に記載の半導体記憶装置。前記駆動回路は、前記メモリセルの書き込み時に前記電源ラインを電源電圧Vddとグランド電圧の中間電位に設定する、請求項6に記載の半導体記憶装置。前記マトリクスの各行のメモリセルが複数列毎に分割されてローカルブロックとされ、該ローカルブロックの電源ラインは共通に接続されるローカル電源制御ラインとされ、該ローカル電源制御ラインは該ブロック毎に配置された論理回路によって駆動される、請求項4に記載の半導体記憶装置。前記論理回路は、ユニット選択ライン及びワードラインを入力とする論理和又は論理積である、請求項9に記載の半導体記憶装置。従来提案されていたMTJ素子を使った不揮発性SRAMはCMOSのSRAMのデータを、電源を切る直前でバックアップを取るタイプであり、読み出しや書き込みのサイクルの都度にMTJ素子にデータを出し入れするものではなかった。これは、従来のSRAMの動作仕様とは相容れないばかりでなく、動作速度も遅くなる欠点がある。また、非特許文献2に記載の磁場書き込み型のスピン注入型のMTJ-SRAMセルは、MOSFETを8個必要とし、従来の6トランジスタからなるSRAMより小さなセルを実現することが不可能だった。本発明は、上記課題に鑑み、4個のトランジスタと2個のMTJ素子からなり、電源を印加しないでも不揮発性メモリとして動作する、SRAMからなる半導体記憶装置を提供することを目的としている。上記目的を達成するため、本発明は、第1のインバータと、第1のインバータに接続される第1の転送用MOSFETと、第2のインバータと、第2のインバータに接続される第2の転送用MOSFETと、を含むメモリセルからなるSRAMを備えた半導体記憶装置において、第1のインバータは、負荷となる第1のスピン注入型のMTJ素子と、第1の駆動用MOSFETとからなり、第2のインバータは、負荷となる第2のスピン注入型のMTJ素子と、第2の駆動用MOSFETとからなり、第1のインバータと第2のインバータとからフリップフロップ回路が構成され、第1のインバータの出力端子SNは、第1の転送用MOSFETを介してビットラインBLに接続され、第2のインバータの出力端子/SNは、第2の転送用MOSFETを介してビットラインバー/BLに接続され、第1の転送用MOSFETのゲートと第2の転送用MOSFETのゲートとは、同一のワードラインWLに接続される。上記構成において、第1及び第2のスピン注入型のMTJ素子の一端となる固定層は、好ましくは、自由層に対して電位が高いノードに接続されている。第1の駆動用MOSFETのソースと第2の駆動用MOSFETのソースは接続されて一定電圧が印加されてもよい。好ましくは、メモリセルがマトリクス状に配設される。第1のスピン注入型のMTJ素子の一端と第2のスピン注入型のMTJ素子の一端とが接続されると共に、電源ラインに接続され、第1のスピン注入型のMTJ素子の他端は、第1の駆動用MOSFETに接続され、第2のスピン注入型のMTJ素子の他端は、第2の駆動用MOSFETに接続されてもよい。好ましくは、電源ラインを駆動する駆動回路を備えている。駆動回路は、好ましくは、メモリセルの書き込み時に電源ラインを電源電圧Vdd又はグランド電圧に設定する。或いは、駆動回路は、メモリセルの書き込み時に電源ラインを電源電圧Vddとグランド電圧の中間電位に設定してもよい。好ましくは、マトリクスの各行のメモリセルが複数列毎に分割されてローカルブロックとされ、ローカルブロックの電源ラインは共通に接続されるローカル電源制御ラインとされ、ローカル電源制御ラインはブロック毎に配置された論理回路によって駆動される。この論理回路は、好ましくは、ユニット選択ライン及びワードラインを入力とする論理和又は論理積である。本発明の半導体記憶装置は、4個のトランジスタと2個のスピン注入型のMTJ素子で構成されるので、半導体記憶装置の小型化が図れる。さらに、電源制御ラインVPLを制御することで、電力を印加しないでMTJ素子の記憶状態を不揮発に保持できるので、高速で、低消費電力の半導体記憶装置を提供することができる。以下、図面を参照しながら本発明の実施形態を具体的に説明する。図1は、本発明の半導体記憶装置におけるメモリセル1の基本構成を示す回路図である。図1に示すように、メモリセル1は、第1のインバータ2と、該第1のインバータ2に接続される第1の転送用n型MOSFET3と、第2のインバータ4と、該第2のインバータ4に接続される第2の転送用n型MOSFET5と、を含んで構成されている。第1のインバータ2は、負荷となる第1のスピン注入型MTJ素子6と、第1の駆動用n型MOSFET7とから構成されている。第1のスピン注入型MTJ素子6の一端となる固定層6Aは電源制御ラインVPLに接続され、第1のスピン注入型MTJ素子6の他端となる自由層6Bは第1の駆動用n型MOSFET7のドレインに接続されている。第1の駆動用n型MOSFET7のドレインは、第1の記憶ノードとなる。第1の記憶ノードは、SNと表す。第1の駆動用n型MOSFET7のソースは接地されている。なお、第1のスピン注入型MTJ素子6において、固定層6Aと自由層6Bとの間の層はトンネル障壁層6Cである。第2のインバータ4は、第1の負荷となる第2のスピン注入型MTJ素子8と、第2の駆動用n型MOSFET9とから構成されている。第2のスピン注入型MTJ素子8の一端となる固定層8Aは電源制御ラインVPLに接続され、第2のスピン注入型MTJ素子の他端となる自由層8Bは第2の駆動用n型MOSFET9のドレインに接続されている。第2の駆動用n型MOSFET9のドレインは、第2の記憶ノードとなる。第2の記憶ノード記憶ノードバーは、/SNと表す。第2の駆動用n型MOSFET9のソースは接地されている。第1及び第2の駆動用n型MOSFET7,9のソースは、接地電位グランド電位と称する。として0V又は0V以外の一定電圧が印加されてもよい。なお、第2のスピン注入型MTJ素子8において、固定層8Aと自由層8Bとの間の層はトンネル障壁層8Cである。第1のスピン注入型のMTJ素子の固定層と、第2のスピン注入型のMTJ素子の固定層とが接続されて、電源制御ラインVPLに接続されている。第1のインバータ2の出力端子となるドレインは、第2の駆動用n型MOSFET9の入力端子となるゲートに接続されている。第2のインバータ4の出力端子となるドレインは、第1の駆動用n型MOSFET7の入力端子となるゲートに接続されている。これらのインバータ2,4の入力端子と出力端子の接続は、交差型クロスカップルとも呼ばれている。配線やたすきがけ配線とも呼ばれている。上記の構成を有している第1のインバータ2と第2のインバータ4とから所謂フリップフロップ回路が構成される。第1のインバータ2の出力端子SNは、第1の転送用n型MOSFET3を介してビットラインBLに接続されている。第2のインバータ4の出力端子/SNは、第2の転送用n型MOSFET9を介してビットラインバー/BLに接続されている。第1の転送用n型MOSFET7のゲートと第2の転送用n型MOSFET9のゲートとは、同一のワードラインWLに接続される。本発明のメモリセル1は、従来型のSRAMセルよりも電源制御ラインが1本多い。例えば非特許文献2で使用される回路では、インバータ電源は電源電圧Vddに接続されていた。この電源制御ラインは後述するようにパワーセーブのために使用できる。本発明のスピン注入型のMTJ素子STT6,8を用いたSRAMSTT-SRAMとも呼ぶ。のメモリセル1は、図1に示すように4個のn型MOSFET3,5,7,9と2個のスピン注入型のMTJ素子6,8からなる。つまり、本発明のメモリセル1は、従来の4個のn型のMOSFETとインバータの負荷となる2個のp型のMOSFETからなるSRAMと類似の構成を有している。従来のSRAMにおける2個のp型のMOSFETからなる負荷用トランジスタが、スピン注入型のMTJ素子6,8に置き換えられている。これらのMTJ素子の固定層6A,8Aは共通に接続され電力制御ラインVPLに接続されている。このため、本発明のメモリセルは、従来型SRAMのメモリセルよりもセルサイズが小さくなる。これは、後述するようにMTJ素子6,8は駆動用のMOSFET7,9の上に配置できるからである。次に、メモリセル1に使用するMTJ素子について説明する。MTJ素子6,8の書き込み電流は素子の微細化と共に縮小可能であり、Si基板等上に形成されるCMOS集積回路と共に同一基板上に製作できるという利点を有している。図2は、MTJ素子60の構造を示す図であり、それぞれ、AはMTJ素子60において固定層62と自由層63の磁化方向が平行状態の場合、BはMTJ素子60において固定層62と自由層63の磁化方向が反平行の場合、Cは等価回路図である。図3は、MTJ素子60の抵抗変化を示す図である。図2A,Bに示すように、MTJ素子60は、トンネル障壁層61で隔てられた強磁性体からなる固定層62及び強磁性体からなる自由層63によって構成されている。固定層62は、図の下向きの矢印↓で示す磁化方向、つまりスピンの向きが固定されている層であり、強磁性固定層とも呼ばれている。自由層63は磁化の向きが固定されていない層であり、強磁性自由層とも呼ばれている。トンネル障壁層61は、MgOやAl2O3の薄膜で形成され、固定層62及び自由層63は、鉄FeやコバルトCo等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。さらに、図2に示すように、自由層63には上部電極64が、固定層62には下部電極65が形成されている。MTJ素子60の抵抗値は、固定層62及び自由層63の磁化方向の相対的向きによって変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。この抵抗変化を評価するパラメータとして、トンネル磁気抵抗比TMR比はMTJ素子60の重要なパラメータである。図2Aに示すように、固定層62と自由層63の磁化の向きがそろっている状態を平行状態と呼び、このときのMTJ素子60の抵抗値が最小となり、RPと表す。図2Bに示すように、固定層62と自由層63の磁化の向きが逆を向いている状態を反平行状態と呼び、このときのMTJ素子60の抵抗値が最大となり、RAPと表す。自由層63の磁化の状態を固定層62に対して平行又は反平行に制御することにより0、1の記録、つまり、書き込みができる。TMR比は、下記1式で表される。TMR比=RAP-RP/RP×1001次に、MTJ素子60の動作原理について述べる。図2Cに示すように、反平行状態から平行状態に書き込むためには、自由層63から固定層62の向きで電流Iを印加する。このとき、電子は電流と逆向きに流れる。これにより、固定層62から自由層63へ多数スピンの注入が起きる。スピン分極された電流が自由層63の磁化に作用し、自由層63の磁化が固定層62と同じ向きに反転し、平行状態になる。逆に、平行状態から反平行状態に書き込むためには、固定層62から自由層63への向きで電流を流す。注入されたスピンは、自由層63で相殺されるが、トンネル障壁層61で反射した電子は、自由層63と逆向きの磁化を持つ。トンネル障壁層61で反射したスピンは自由層63の磁化を反転させ、反平行状態になる。このように、スピン注入方式では、MTJ素子60に流す電流の向きを反転することで自由層63の磁化方向を反転させるので、スピン注入磁化反転とも呼ばれている。図3に示すように、MTJ素子60は流す電流の向きによって、自由層63の磁化方向を固定層62の磁化方向に対して反転させ、磁化の向きが互いに平行の場合には、磁気抵抗RPが小さくなる。一方、自由層63の磁化方向を固定層62の磁化方向に対して互いに反平行状態になると、磁気抵抗RAPが大きくなる。このように、MTJ素子60は、自由層63の磁化の状態によって異なる2値の抵抗を持つ可変抵抗素子である。スピン注入方式以外に自由層63の磁化を反転させる方法として、従来の磁界書き込み方式がある。磁界の印加は、MTJ素子60の近傍に外部磁界を発生させる電流配線を配置して、この配線に電流を流して行うことができる。スピン注入方式は、MTJ素子60に流す電流で自由層63の磁化反転ができるので、外部磁場が不要である。このため、外部磁場を発生させる電流配線が不要となる。さらに、MTJ素子60の面積を微細化すると、スピン注入による磁化反転に必要な電流も低下する。次に、本発明のメモリセルの動作について説明する。図4は本発明のメモリセル1の動作波形を説明する図であり、図5はメモリセル1のMTJ素子6,8に流れる電流を説明する回路図であり、図6は電源電圧Vddとメモリセル1の記憶ノードSNと記憶ノードバー/SNとの関係を示す図である。図4に示すようにワードラインWLに電源電圧Vddが印加されると、ビットラインBLには高レベルのVddが印加され、ビットラインバー/BLには0Vグランドが印加される。データがメモリセル1に書き込まれるとき、電源制御ラインVPLの電圧は電源電圧Vddと0Vグランドに連続的に設定される。メモリセル1の記憶ノードSNと記憶ノードバー/SNは、ビットラインBLとビットラインバー/BLに接続されるMOSFETを介して高レベルと低レベルに設定されるので、最初の書き込み周期の半分WRITE1において、電子電流は、右側のMTJ素子8を介して電源制御ラインVPLから記憶ノードSNに流れる。この際、電源制御ラインVPLの電圧は電源電圧Vddに設定される。一方、上記の半周期WRITE1では、左側のMTJ素子6には、電流が流れない。もしも、右側のMTJ素子8が平行状態にあり、電流が閾値を超えたときには、反平行状態に遷移する。左側のMTJ素子6では、何も生じない。VPLが0VGNDになる次の半周期WRITE2では、電子電流は、左側のMTJ素子6を介して記憶ノードSNからVPLに流れる。次の半周期WRITE2では、右側のMTJ素子8には、電流が流れない。もしも、左側のMTJ素子6が反平行状態にあり、電流が閾値を超えたときには、平行状態に遷移する。右側のMTJ素子8では、何も生じない。図4に示すように、読み出し書き込み共に簡単なものであり、また読み出し時の障害も生じない。ここで、ワードラインWLが0Vに設定されると共に、電源制御ラインVPLの電圧が電源電圧Vddに設定されるとき、電力が印加されたデータ保持について考察する。図5に示すように、この状態では、WRITE1の後のWRITE2の周期では、右側のMTJは高抵抗のRAPであり、左側のMTJ素子6は低抵抗のRPである。この際、記憶ノードSNにおける電圧は高レベルになり、記憶ノードバー/SNにおける電圧が低レベルとなる。この抵抗の差は、記憶ノードのSNと/SNの間の電圧の差を生じさせるようになる。この傾向は、記憶ノードSNと/SNと接地0Vとの間に接続されるn型MOSFET7,9の交互結合されたラッチによって増幅される。この状態では、右側のMTJ素子8を流れる電流は、記憶状態データステートに影響を与えない。同様に、左側のMTJ素子6を流れる電流は、その記憶状態に影響を与えない。なお、図5では、第1及び第2のスピン注入型のMTJ素子の一端となる固定層6A,8Aは、自由層8A,8Bに対して電位が高いノード節点、つまり電源制御ラインに接続される。しかしながら、記憶ノードSNにおける電圧は高レベルになり、障害電流は非常に小さなレベル、つまり、ステートをフリップさせる閾値電流よりも遥かに小さいことを指摘するのは重要である。障害電流は、ディスターブ電流とも呼ばれている。もしもこの保持状態が長く持続する場合には、小さな障害電流がデータステートをフリップさせるかもしれないことはあり得ることである。後述するように、データ保持状態周期において、電源制御ラインVPLが0Vであり、これにより、この種の書き込みにおける障害を回避できる。電源制御ラインVPLに対するMTJ素子6,8の向きの重要性について説明する。図7は、電源制御ラインVPLに対して図4のMTJ素子6,8とは逆向きにメモリセルのMTJ素子6,8を接続した場合の回路図である。つまり、MTJ素子6,8の固定層が電源制御ラインVPLに接続されないで、それぞれ第1及び第2の駆動用n型MOSFET7,9のドレインに接続されている。この接続を、下側が固定層と呼ぶ。図4の場合を上側が固定層と呼ぶ。もしも、図4の波形によってデータを書き込んだ場合、右側のMTJ素子8はWRITE1において低抵抗のRPであり、一方、左側のMTJ素子6はWRITE2において高抵抗RAPの反平行状態である。従って、図4に示したセルに書き込まれるデータとは逆のデータが、セルに書き込まれる。しかしながら、図7のMTJ素子6,8の接続では、深刻な問題が観測される。左側のMTJ素子6には、高抵抗RAPの反平行状態を平行状態にフリップし、つまり同時に平行状態になるように電流が流れすぎる。この状態は、図6において、下側が固定層のデータに示されている。従って、n型のMOSFET4個3,5,7,9と、2つのMTJ素子6,8からなるSTT-SRAMでは、MTJ素子6,8の固定層6A,8Aが電源制御ラインVPLに接続されることが重要である。つまり、MTJ素子6,8の固定層6A,8Aを図4とは逆に接続すると、書き込みが困難になると同時に、読み出し時及びデータ保持時に障害ディスターブとも呼ばれる。が起り、記憶状態が破壊されてしまうためである。図8は、本発明のメモリセルにおける書き込み、電力オフ及び読み出しの動作波形を説明する図である。図8に示すように、右側のMTJ素子8が反平行とされ、次に左側のMTJ素子6が平行となる書き込みがされた後に、電源制御ラインVPLの電圧が0Vつまりグランド電位とされてメモリセル1への電力供給はオフとなる。この状態では、電力の供給が無くてもMTJ素子6,8の記憶状態は保持されているので、本発明のメモリセル1は、不揮発性メモリNoneVolatileメモリ、NVメモリとも呼ばれる。として記憶を保持する。読み出しは、電源制御ラインVPL及びワードラインWLを高レベルにして行われる。本発明のメモリセル1によれば、データ保持時にはワードラインWLをグランド電位0Vにすると共に電源制御ラインVPLをグランド電位0Vにすることによって、電力を全く消費しないSRAMを実現することが可能となる。本発明のメモリセル1における別の書き込み方法について説明する。図9は、本発明のメモリセル1の別の書き込み方法を説明するタイムチャートである。図9に示すように、本発明のメモリセル1の書き込み時に、電源制御ラインVPLの電圧を電源電圧Vddとグランド電圧の中間電位Vmに設定しても行うことができる。書き込み時のワードラインWL及びビットラインBLは、図4と同様に高レベルである。ここで、中間電位Vmの条件は、GNDグランド電位<Vm<Vddである。本発明のメモリセル1では、インバータ2,4の駆動用トランジスタをp型のMOSFETとしてもよい。図10は、本発明の半導体記憶装置のメモリセル10の基本構成の変形例を示す回路図である。図10に示すように、メモリセル10は、第3のインバータ12と、第3のインバータ12に接続される第1の転送用p型MOSFET13と、第4のインバータ14と、第4のインバータ14に接続される第2の転送用p型MOSFET15と、を含んで構成されている。第3のインバータ12は、負荷となる第3のスピン注入型MTJ素子16と、第1の駆動用p型MOSFET17とから構成されている。第3のスピン注入型MTJ素子16の一端となる自由層16Bは電源制御ラインVSLに接続され、第3のスピン注入型MTJ素子16の他端となる固定層16Aは第1の駆動用p型MOSFET17のドレインに接続されている。第1の駆動用p型MOSFET17のドレインは、第3の記憶ノードとなる。第3の記憶ノードは、SNと表す。第1の駆動用p型MOSFET17のソースは後述する第2の駆動用p型MOSFET19のソースに接続されている。尚、第3のスピン注入型MTJ素子16において、固定層16Aと自由層16Bとの間の層はトンネル障壁層16Cである。第4のインバータ14は、負荷となる第4のスピン注入型MTJ素子18と、第2の駆動用p型MOSFET19とから構成されている。第4のスピン注入型MTJ素子18の一端となる自由層18Bは電源制御ラインVSLに接続され、第4のスピン注入型MTJ素子18の他端となる固定層18Aは第2の駆動用p型MOSFET19のドレインに接続されている。第2の駆動用p型MOSFET19のドレインは、第4の記憶ノードとなる。第4の記憶ノードバーは、/SNと表す。第2の駆動用n型MOSFET19のソースは第1の駆動用p型MOSFET17のソースに接続されている。尚、第4のスピン注入型MTJ素子18において、固定層18Aと自由層18Bとの間の層はトンネル障壁層18Cである。第3のインバータ12の出力端子となるドレインは、第2の駆動用p型MOSFET18の入力端子となるゲートに接続されている。第4のインバータ14の出力端子となるドレインは、第1の駆動用p型MOSFET17の入力端子となるゲートに接続されている。これらのインバータ12,14の入力端子と出力端子の接続は、交差型配線やたすきがけ配線とも呼ばれている。上記の構成を有している第3のインバータ12と第4のインバータ14とから所謂フリップフロップ回路が構成される。第3のインバータ12の出力端子SNは、第1の転送用p型MOSFET13を介してビットラインBLに接続されている。第4のインバータ14の出力端子/SNは、第2の転送用p型MOSFET15を介してビットラインバー/BLに接続されている。第1の転送用p型MOSFET13のゲートと第2の転送用p型MOSFET15のゲートとは、同一のワードラインWLに接続される。図1のメモリセルと同様に、p型のMOSFET13,15,17,19の4個と、2のMTJ素子16,18からなるSTT-SRAMでは、MTJ素子16,18の自由層が電源制御ラインVSLに接続される。図11は、図10のメモリセル10の動作波形を説明する図である。図11に示すように、メモリセル10がp型MOSFETを使用しているので、電源制御ラインVSLの電圧をグランドから電源電圧Vddに変化させると共に、ワードラインWLをグランドにして、図4のメモリセル1と同様に書き込みが行われる。図8に示したと同様に、電源制御ラインVSLの電圧をグランドにして電力オフとすることができる。この後、電源制御ラインVSLの電圧をVddに変化させることで読み出しができる。図12は、図10のメモリセル10の別の書き込み方法を説明するタイムチャートである。この図に示すように、本発明のメモリセル10の書き込み時に、電源制御ラインVSLの電圧を電源電圧Vddとグランド電圧の中間電位Vmに設定しても行うことができる。ここで、中間電位Vmの条件は、GNDグランド電位<Vm<Vddである。本発明のメモリセル10によれば、データ保持時にはワードラインWLをグランド電位0Vにすると共に電源制御ラインVSLの電圧をVddに持ち上げることによって、電力を全く消費しないSRAMを実現することが可能となる。本発明のメモリセル1,10によれば、単体の不揮発性SRAMとなる半導体記憶装置、MPUやCPUのキャッシュメモリなどの不揮発性混載メモリを搭載したロジックLSI、不揮発性ラッチ回路を含んだ不揮発性ロジックLSI等に適用できる。本発明を不揮発性SRAMに適用した場合には、素子面積を従来の6トランジスタよりなるSRAMよりも小さくできるので、メモリを混載したロジックLSIを小型化すると共に、そのパワーを大幅に削減することができる。シミュレーション図13の回路図に基づいて、本発明のSTT-SRAMのシミュレーションを行った結果を説明する。図13は、本発明のSTT-SRAMのシミュレーションを行った回路図であり、使用したメモリセル10STT-SRAMはp型のMOSFET13,15,17,19を4個と、2つのMTJ素子16,18からなる。メモリセル10は、読み出し回路により制御される。読み出し回路は、メモリセル10のデータをビットラインBL及び/BLを介して一対のデータラインDQ及び/DQに読み出す。ビットラインBLと、データラインDQとの間には、列選択ラインCSLに制御され列を選択するトランスファーゲート22が挿入されている。ビットラインバー/BLと、データラインバー/DQとの間には、列選択ラインバー/CSLに制御され列を選択するトランスファーゲート23が挿入されている。メモリセル10は、メモリセル10にデータを書き込む回路、つまり書き込み回路WRT24により制御される。図13には示していないが、データラインDQ及び/DQを予備的に充電する回路がある。ビットラインBLとデータラインDQの容量は、200fFと仮定した。最小加工寸法が45nmのモデルを使用した。電源電圧は1Vである。p型のMOSFET4個は、何れも同じ寸法である。ゲート長Lgは50nmである。チャンネル幅Wは0.5μmである。MTJ素子のSPICESimulationProgramwithIntegratedCircuitEmphasisモデルは、MTJ素子16の直径Dが100nmのものであり、電流電圧特性がトレースできるものを開発した。何れのデータの向きでも閾値電流と抵抗は、それぞれD2とD2に比例すると仮定した。このスケーリング則は、トンネル障壁層6Cの厚さを一定にすることに起因している。上記仮定により、書き込み時の閾値電流は以下のようになる。MTJ素子16の直径Dは50nmとした。MTJ素子の高抵抗から低抵抗への書き込みの閾値電流は50μAとした。MTJ素子の低抵抗から高抵抗への書き込みの閾値電流は100μAとした。TMR比が100としたときのMTJ素子16の抵抗は以下のように設定した。高抵抗のRAP:8kΩ低抵抗のRP:4kΩシミュレーション結果次に、シミュレーションの結果について説明する。図14は、本発明のメモリセル10のシミュレーションをした波形であり、それぞれaはワードラインWL、ビットラインBL及び電源制御ラインVSL、bは、記憶ノードSN及び記憶ノードバー/SN、cは、データラインDQ及びデータラインバー/DQ、dは、左側のMTJ素子16及び右側のMTJ素子18に流れる電流を示すタイムチャートである。各図において、横軸は時間ns、図14a~cの縦軸は電圧V、図14dの縦軸は電流μAを示す。各図において、85ns迄は読み出し後の書き込み等の動作が行われている。85ns~190nmsは、85ns迄の逆のデータが書き込まれる以外は、前の周期0~85nsの動作の繰り返しである。図15は、図14に示したシミュレーションの30~36nsにおける列選択ラインCSL、列選択ラインバー/CSL、データラインDQ及びデータライン/DQの拡大したタイムチャートである。図15の横軸は時間ns、縦軸は電圧Vである。図15から、メモリセル10のデータは、列選択ラインCSLのゲートがオープンになったときから1ns又は1ns以下でラッチ、つまり出力されると共に、この出力変化が周辺回路として設けられているセンスアンプで検出されることが分かる。これにより、本発明のメモリセル10は高速で動作するので、CPUやMPUのキャッシュメモリに使用可能となる。上記のシミュレーション結果によって、スピン注入型のMTJ素子16の特性の実測値と駆動用p型MOSFET17の特性を用いたシミュレーションによって安定にデータが保持できることが分かった。本発明のメモリセル10では、MTJ素子16,18をインバータや周辺回路となるCMOS回路の上に形成することによって、4個のトランジスタ13,15,17,19を形成する領域にセルをレイアウトすることが可能となる。さらに、使用するMOSFET13,15,17,19のチャンネル幅はスピン注入型のMTJ素子16,18のサイズを縮小することで書き込み電流を小さくすることができる。また、MTJ素子16,18のトンネル障壁層16C,18cを薄くすることと併せれば、後述するように最小加工寸法Fが45nmの世代以降で、従来の6トランジスタからなるSRAMよりも十分に小さなメモリセルが設計できる。本発明のメモリセル1,10によれば、従来の6トランジスタからなるSRAMに比較して、LSIの小型化と低消費電力化が実現できる。パワーセーブ本発明のSTT-MTJ素子を用いたSRAMは、従来の6トランジスタからなるSRAMと殆ど同じように動作する。主な違いは、電力が印加されているときには、STT-MTJ素子のメモリセルは、データ保持期間で大きな電力を消費することにある。従って、データを保持するときにはセル内部における電流経路を遮断する必要がある。MTJ素子16,18のデータは不揮発でありデータは記憶されるので、電流経路の遮断が可能となる。図16は、図10のメモリセルを用い、かつ、パワーセーブ機能を備えたSTT-SRAM30のブロック図である。メモリセル10の各トランジスタはp型MOSFETから構成されている。図16に示すように、STT-SRAM30は、STT-MTJ素子からなるメモリセルアレイ32と、行方向のメモリセルを選択するための行デコーダーとワードラインWLの駆動回路とVSLの駆動回路からなる行方向制御回路34と、列方向のビット線を選択するためのカラムスイッチ選択回路CSLゲートとセンスアンプ34からなる列方向制御回路36と、を含んで構成されている。本発明のパワーセーブ機能を備えたSTT-SRAM30の従来のSRAMに対する特徴は、電源制御ラインVSLの駆動回路を備えている点にある。メモリセルアレイ32は、m行×n列のマトリクス状に配列されている。例えば、i行j列のメモリセルは、メモリセル32ijと表記される。ここで、m及びnは、1以上の任意の自然数からなる。図16に示すSTT-SRAM30では、グランド制御ラインVSLがワードラインWLに同期して活性化する。この制御によって、メモリセルアレイ32の各メモリセルの読み出しと書き込みができる。一方、電源制御ラインVSLがオフ、つまり活性化していないときは、STT-MTJ素子には電流が流れないが、データが不揮発に記憶されている。つまり、データ保持期間中のメモリセルは、電力を消費しない。パワーセーブの変形例図17は、パワーセーブ機能を備えたSTT-SRAMの変形例40を示すブロック図である。図17に示すSTT-SRAM40は、図16におけるSTT-SRAM30のグランド制御ラインVSLを分割してワードラインWLとローカルブロック選択ラインUSの論理和で駆動する構成を有している。メモリセルアレイ32の各行が所定の列数、つまり複数列毎にローカルブロック32A~32Jに分割されている。各ローカルブロック32A~32Jの電源制御ラインVSLは、共通に接続されており、それぞれをローカル電源制御ラインVSLと呼ぶ。ローカル電源制御ラインVSLは、ワードラインWLとローカルブロックを選択するローカルブロック選択ラインUSとが入力される論理和で制御されている。論理和を得るために、OR回路42が各ローカルブロック32A~32Jに設けられている。ローカルブロック選択ラインUSは、列の選択を行うカラムスイッチ選択回路CSLゲート及びセンスアンプと共に、列の制御を行う周辺回路、つまり列方向制御回路46で駆動されている。行方向は、図16に示すSTT-SRAM30と同様に、行方向制御回路44により制御されている。図18は、パワーセーブ機能を備えたSTT-SRAMの別の変形例50を示すブロック図である。メモリセルアレイ52の各メモリセルは、図1に示すn型MOSFETから構成されている。図18に示すSTT-SRAM50は、電源制御ラインVPLを分割してワードラインWLとローカルブロック選択ラインUSの論理積で駆動する構成を有している。具体的には、メモリセルアレイの各行が所定の列数でローカルブロック52A~52Jに分割されている。各ローカルブロック52A~52Jの電源制御ラインVPLは、共通に接続されており、それぞれをローカル電源制御ラインVPLと呼ぶ。ローカル電源制御ラインVPLは、ワード線ラインWLとローカルブロック52A~52Jを選択するローカルブロック選択ラインUSとが入力される論理積で制御されている。論理積を得るために、AND回路53が各ローカルブロック52A~52Jに設けられている。ローカルブロック選択ラインUSは、列の選択を行うカラムスイッチ選択回路CSLゲート及びセンスアンプと共に列の制御を行う周辺回路、つまり、列方向制御回路56で駆動されている。行方向は、図16に示すSTT-SRAM30と同様に、行方向制御回路54により制御されている。以上説明したように、書き込みや読み出しを行っていない大部分のセルに対してパワー制御を行うことで、動作電流を大幅に削減できると共に、待機時電流をゼロにすることが可能となる。製造方法次に、本発明の図10のpMOSFETを用いたメモリセル10に対応する半導体記憶装置の製造方法について説明する。最初に、Si等の半導体からなる基板上に半導体記憶装置のMTJ素子16,18以外の回路をCMOSプロセスで形成し、その後で、スピン注入型のMTJ素子16,18を形成する。具体的には、インバータ回路等を形成した後、インバータ回路12,14のドレイン電極を露出させ、ドレイン電極上にMTJ素子16,18となる固定層16A,18Aとトンネル障壁層16C,18Cと自由層16B,18Bとの順に形成する。MTJ素子16,18の最上層は自由層16B,18Bである。自由層16B,18Bは強磁性層を複数層積層した層としてもよい。次に、基板の全面に層間絶縁層を堆積し、MTJ素子16,18の自由層16B,18Bと半導体記憶装置の電源制御ラインVSLとを、フォトリソグラフィーと層間絶縁層のエッチングとによって開孔する。次に、層間絶縁層上に所定の厚さの金属膜をスパッタ法などにより堆積し、MTJ素子16,18の自由層16B,18Bと半導体記憶装置の電源制御ラインVSLとを接続する金属膜以外は選択エッチングによって除去する。この工程で、MTJ素子16,18の自由層16B,18Bが半導体記憶装置の電源制御ラインVSLに接続される。図1のメモリセル1に対応する半導体記憶装置を製造する方法も上記の方法に準ずるが、MTJ素子6,8の最上層を固定層16A,18Aとするか、あるいは、MTJ素子6,8の最上層が自由層16B,18Bの場合には、電源制御ラインVPLを、MTJ素子16,18の下側の電極固定層16A,18Aに下部配線を用いて供給することで実現できる。最後に保護膜パッシベーションを形成する。上記の各材料の堆積には、スパッタ法やCVD法以外には、蒸着法、MBE法、レーザアブレーション法などの通常の薄膜成膜法を用いることができる。所定の形状の電極や集積回路の配線を形成するためのマスク工程には、光露光やEB露光などを用いることができる。図19は、製作したMTJ素子16の断面の透過型電子顕微鏡TEM像である。図19に示すように、製作したMTJ素子16は、CoFeBからなる固定層16Aと、MgOからなるトンネル障壁層16Cと、CoFeBからなる自由層16Bと、Ta層とを含む層順に積層された構造を有している。図20は、製作したMTJ素子16の電流電圧特性を示す図である。図20の縦軸は電圧Vで、縦軸は電流μAである。MTJ素子の寸法は、100nm×200nmである。図20に示すように、製作したMTJ素子16では、固定層16Aから自由16B層へ電流を流すと固定層16Aと自由層16Bの磁化は反平行状態で抵抗が高いことが分かる。固定層16Aから自由層16Bへの電流を反転すると固定層16Aと自由層16Bの磁化は平行状態となり、抵抗が低くなることとが分かる。図21は、MTJ素子6とn型MOSFET7からなるインバータ2の電流電圧特性の一例を示す図であり、aは電流電圧特性、bはインバータ2の回路図である。図21aの縦横は電圧V、縦軸は電流μAである。n型MOSFET7のチャンネル幅Wは3μmであり、ゲート長Lgは140nmである。図21に示すように、負荷の抵抗が1.2kΩの場合の線形抵抗負荷の直線も参考のために記載されている。入力電圧VINが0.7Vで、MTJ素子6が平行から反平行に変化することが分かる。図22は、0状態におけるメモリセル1のスタティックノイズマージンStaticNoiseMargin、以下SNRと呼ぶ。を測定した図であり、図23は、1状態におけるメモリセルのSNRを測定した図である。図の横軸は記憶ノードSNの電圧V、縦軸は記憶ノードバー/SNの電圧Vである。0状態は、メモリセルの記憶ノードSNが低レベルであり、1状態は、メモリセルの記憶ノードSNが高レベルである。図22及び図23はバタフライカーブとも呼ばれている。本発明のメモリセル1のSNRは、図23の右上の正方形及び図24の左下の正方形から何れも0.34Vとなり、大きなNMRが得られた。この値は、線形抵抗負荷を持つSRAMより得られる0.27Vよりも25以上大きい値である。メモリセルの縮小現状のスピン注入型のMTJ素子6では、この素子の直径が100nmの場合にスピン注入型磁化反転には数百μAの電流を流さなければならない。このような電流を流すためには、MTJ素子6に接続されるn型のMOSFET7としては、ゲート長Lgが100nmの場合、チャンネル幅Wとして約1μmの大きさが必要となる。MTJ素子6、16の縮小により、メモリセル1、10に用いるn型やp型のMOSFET7,17のチャンネル幅の縮小が可能となる。MTJ素子のトンネル障壁層の厚さメモリセル10の縮小は、MTJ素子6のトンネル障壁層の厚さを薄くすることによっても実現できる。図24は、製作したMTJ素子6のトンネル障壁層の厚さとRAとの関係を示す図である。RAは、MTJ素子6の抵抗Rとその面積Aとの積である。図24の縦横はトンネル障壁層6Cの厚さnmであり、縦軸はRAΩμm2である。図24に示すように、トンネル障壁層6CとなるMgO層の厚さを2.5nmから約0.7nmに変えた場合、MTJ素子6のRAの対数をとったものは、直線的に変化することが分かる。つまり、RAはトンネル障壁層6Cの厚さを減少させると指数関数的に減少する。このため、本発明のメモリセルの寸法縮小には、MTJ素子6の直径を縮小すると共に、MTJ素子6のトンネル障壁層6Cの厚さを減少させることが有効である。メモリセルのシミュレーションメモリセル1に使用する駆動用のn型MOSFET7の最小チャンネル幅Wminをシミュレーションした。図25は、n型MOSFET7の最小チャンネル幅とゲート長との関係を示す図で、縦横はゲート幅Lgnm、縦軸は最小チャンネル幅Wminnmである。図25には、以下の縮小則1~3を用いた。1MTJ素子6の寸法とトンネル障壁層6Cの厚さ1.1nm~0.8nmRAは7.85Ωμm2~3.04μm22トンネル障壁層6Cの厚さを変えない縮小則トンネル障壁層6Cの厚さは1.1nm。RAは7.85Ωμm23抵抗一定の縮小則トンネル障壁層6Cの厚さは1.1nm~0.5nm。RAは7.85Ωμm2~0.23μm2ここで、MTJ素子6のTMR比は100と仮定した。図25に示すように、上記した縮小則1による縮小が、ゲート長Lgに対して、最も効果的にn型MOSFETの最小チャンネル幅Wminを短縮できる、つまり、メモリセルの微細化ができることが判明した。Lgは、ほぼ最小加工寸法Fnmに対応する。従って、縮小則1を適用すると、Lgが50nm、35nm、25nm、17nmの場合の最小チャンネル幅Wminは、それぞれ、約100nm、35nm、25nm、18nm程度となる。最小加工寸法が45nmの場合、Lgは50nm程度となる。この場合Wは100nmであるので、チャンネル幅Wはゲート長Lgの2倍である。この値は、従来の6トランジスタからなるSRAMにおけるチャンネル幅Wとゲート長Lgの値と同じである。メモリセルのレイアウト例図26は、最小加工寸法Fが45nmの場合のメモリセルパターンの一例である。図26に示すように、MTJ素子はn型MOSFET7のドレイン電極上に形成されている。図26から、メモリセルパターンは、7F×13F=91F2で実現できる。これから、本発明のメモリセル1は、最小加工寸法Fが45nmの場合に、従来の6トランジスタからなるSRAM非特許文献3参照の約42の面積とし得ることが分かる。メモリセルの製作例図27は、最小加工寸法45nmで製作した1MビットのSTT-SRAMを示す図で、aはメモリセル1の断面の走査型電子顕微鏡SEM像、bはaの説明図である。図27に示すように、メモリセル1はp基板70に形成され、図示しない周辺回路と共にCMOS工程で形成される第1及び第2の駆動用n型MOSFET71,72と、多層配線層73と、MTJ素子6,8とが、この順に形成されていることが分かる。具体的には、図27bに示すように、第1及び第2の駆動用n型MOSFET71,72にはポリシリコンゲート81,82が配設されている。多層配線層73は、層間絶縁層75、ヴィアホール76,77及び金属配線層78から構成されている。第1の駆動用n型MOSFET71のドレイン74は、ヴィアホール76によりMTJ素子6の自由層に接続されている。第2の駆動用n型MOSFET72のドレイン79は、ヴィアホール77によりMTJ素子8の自由層に接続されている。本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。"