"メモリアレイをデコードする方法であって、第1のデコーダ回路に対し、全てのデコード出力が安定し、選択デコード出力と非選択デコード出力との間に第1の電圧差が確立されるまで、第1の大きさの動作電圧を付与するステップを備え、各デコード出力は、複数のアレイ線駆動回路にそれぞれ結合され、方法はさらに、ソース選択バスの各バス線に対して第1の非アクティブ電圧レベルを付与するステップを備え、前記ソース選択バスは、複数のアレイ線駆動回路の各々に結合され、所与の複数のアレイ線駆動回路の各アレイ線駆動回路は、所与の複数のアレイ線駆動回路に結合される第1のデコーダ回路のデコード出力に応答する第1のタイプのアレイ線のそれぞれに対し、ソース選択バスのそれぞれのバス線を結合し、方法はさらに、選択デコード出力および非選択デコード出力の間の差動電圧を第1の差動電圧よりも大きい第2の差動電圧に増大させるために、第1のデコーダ回路の動作電圧を第1の大きさより大きい第2の大きさに増大させるステップと、第1のデコーダ回路の選択デコード出力に対応する第1のタイプの第1のアレイ線にパルスを加えるために、第1のアクティブ電圧レベルに達した後に第1の非アクティブ電圧レベルに戻るようにソース選択バスの第1のバス線にパルスを加えるステップと、デコード出力の状態を変化させる前に、第1のデコーダの動作電圧を第1の大きさに減少させるステップとを備える、方法。動作電圧を減少させるステップの前に、第1のデコーダ回路の選択デコード出力に対応する第1のタイプの第2のアレイ線にパルスを加えるために、第1のアクティブ電圧レベルとなるようにソース選択バスの第2の選択バスにパルスを加えるステップをさらに備える、請求項1に記載の方法。第1のデコーダ回路の選択デコード出力に対応する第1のタイプの第2のアレイ線にパルスを加えるために、第1のバス線にパルスを加える前記ステップと同時に、第1のアクティブ電圧レベルとなるようにソース選択バスの第2のバス線にパルスを加えるステップをさらに備える、請求項1に記載の方法。第1のデコーダ回路が第2の大きさの動作電圧を有する場合、選択デコード出力は、関連するアレイ線駆動回路にゲートオーバードライブを付与し、第1のタイプの関連するアレイ線を、ソース選択バスの関連するバス線上を運ばれた第1のアクティブ電圧レベルに完全に駆動する、請求項1に記載の方法。動作電圧を増大させる前記ステップの前に、第1の非アクティブ電圧レベルとなるように第1のタイプの全てのアレイ線にバイアスを加えるステップと、関連するアレイ線駆動回路内のトランジスタがいずれも導電性でない場合に第1の非アクティブ電圧レベル付近の第1のタイプの特定の非選択アレイ線を維持するために、各アレイ線駆動回路内における各アレイ線からの優位なリーク電流に第1の非アクティブ電圧レベルを付与するステップとをさらに備える、請求項1に記載の方法。最初に述べた第1の付与ステップの前に、第1のタイプの全てのアレイ線を第1の非アクティブ電圧レベルに駆動するために、第1の値を有する上位供給電圧と第2の値を有する下位供給電圧とを第1のデコーダ回路に付与し、第1のデコーダ回路の全てのデコード出力を非選択とし、第1の非アクティブ電圧レベルとなるようにソース選択バスの全てのバス線にバイアスを加えるステップと、第1のデコーダ回路の極性を保持しながら、上位供給電圧を第1の値から第3の値に変移させ、下位供給電圧を第2の値から第4の値に変移させるステップとを備え、前記第3および第4の値は、第1のデコーダ回路に第1の大きさの前記動作電圧を付与する、請求項1に記載の方法。動作電圧を減少させるステップの後に、第1のタイプの全てのアレイ線を第2の非アクティブ電圧に駆動するために、第1のデコーダ回路の全てのデコード出力を非選択とし、第2の非アクティブ電圧レベルとなるようにソース選択バスの全てのバス線にバイアスを加えるステップと、第1のデコーダ回路の極性を確保しながら、第1のデコーダ回路に結合される上位供給電圧を第1の値から第3の値に変移させ、第1のデコーダ回路に結合される下位供給電圧を第2の値から第4の値に変移させるステップとをさらに備え、前記第1の値および第2の値は、第1のデコーダ回路に第1の大きさの前記動作電圧を付与し、前記第3および第4の値は、第1のデコーダ回路に第3の大きさの動作電圧を付与し、方法はさらに、第1のデコーダ回路の全てのデコード出力が安定し、選択および非選択デコード出力の間の第3の電位差が確立されるまで、第3の大きさの動作電圧を維持するステップと、選択デコード出力と非選択デコード出力との間の差動電圧を第3の差動電圧よりも大きい第4の差動電圧に増大させるために、第1のデコーダ回路の動作電圧を第3の大きさより大きい第4の大きさに増大させるステップと、第1のデコーダ回路の選択出力に対応する第1のタイプの第1のアレイ線にパルスを加えるために、第2のアクティブ電圧レベルとなるようにソース選択バスの第1のバス線にパルスを加えるステップと、デコード出力の状態を変化させる前に、第1のデコーダの動作電圧を第3の大きさに減少させるステップとを備える、請求項1に記載の方法。第1のアクティブ電圧レベルは、第1の非アクティブ電圧レベルよりも電圧が低く、第2のアクティブ電圧レベルは、第2の非アクティブ電圧レベルよりも電圧が高い、請求項7に記載の方法。第1および第2のアクティブ電圧レベルの一方は正の電圧であり、第1および第2のアクティブ電圧レベルの他方は負の電圧である、請求項7に記載の方法。第1のデコーダ回路に結合される上位供給電圧および下位供給電圧を変移させる前記ステップは、第1のデコーダ回路の電圧をグラウンドアップ動作電圧からグラウンドダウン動作電圧に変移させるステップを含み、前記第1の値は、正の電圧を含み、第2の値および第3の値は、接地電圧を含み、第4の値は、負の電圧を含む、請求項7に記載の方法。動作電圧の第2の大きさは、動作電圧の第4の大きさと同じである、請求項7に記載の方法。集積回路装置であって、メモリセルからなるメモリアレイを備え、各メモリセルは、第1のタイプの関連するアレイ線と第2のタイプの関連するアレイ線との間に結合され、装置はさらに、第1の複数のデコード出力ノードを生成するように構成された第1のデコーダ回路を含む第1のアレイ線選択回路を備え、各出力ノードは、マルチヘッド型の第1のタイプのアレイ線駆動回路に結合され、各マルチヘッド型の第1のタイプのアレイ線駆動回路は、複数の第1のアレイ線駆動回路をそれぞれ含み、各第1のアレイ線駆動回路は、第1のタイプのアレイ線に結合され、装置はさらに、第2の複数のデコード出力ノードを生成するように構成された第2のデコーダ回路を含む第2のアレイ線選択回路を備え、各出力ノードは、マルチヘッド型の第2のタイプのアレイ線駆動回路に結合され、各マルチヘッド型の第2のタイプのアレイ線駆動回路は、複数の第2のアレイ線駆動回路をそれぞれ含み、各第2のアレイ線駆動回路は、第2のタイプのアレイ線に結合され、第1のデコーダ回路は、第1の動作モードおよび第2の動作モードの両方において同じ極性および動作電圧を維持し、第2のデコーダ回路は、第1の動作モードおよび第2の動作モードの両方において同じ極性を維持し、マルチヘッド型の第1のタイプのアレイ線駆動回路は、第2の動作モードにおいて第1の動作モードとは逆の極性を有し、マルチヘッド型の第2のタイプのアレイ線駆動回路は、第2の動作モードにおいて第1の動作モードとは逆の極性を有し、第1および第2のアレイ線選択回路は、第1の動作モードにおいて選択メモリセルにわたって電圧を加え、第2の動作モードとは逆の極性のバイアス電圧を加える、装置。第1および第2の動作モードの両方において、第1のデコーダ回路の下位供給電圧は、第1のタイプのアレイ線におけるアクティブ電圧レベルおよび非アクティブ電圧レベルの低い方と等しい値を有する、請求項12に記載の装置。マルチヘッド型の第2のタイプのアレイ線駆動回路は、第1および第2の動作モードにおいてマルチヘッド型の第1タイプのアレイ線駆動回路とは逆の極性を有する、請求項12に記載の装置。第1の動作モードおよび第2の動作モードの少なくとも一方において前記メモリセルがプログラム可能である、請求項14に記載の装置。第1の動作モードにおいて、第1または第2のタイプの一方の選択アレイ線は接地に駆動され、第1または第2のタイプの他方の選択アレイ線は正の電圧に駆動され、第2の動作モードにおいて、第1または第2のタイプの選択アレイ線は正の電圧に駆動され、第1または第2のタイプの他方の選択アレイ線は負の電圧に駆動され、第1および第2のタイプの両方の非選択アレイ線は接地を維持する、請求項14に記載の装置。第2の動作モードにおいて、第2のデコーダ回路は、負の下位電力供給電圧で動作し、第2のソース選択バスの1つ以上の選択バス線は負の電圧に駆動され、第2のソース選択バスの非選択バス線は接地に駆動され、1つ以上の第2のタイプの選択アレイ線は、負の電圧に駆動され、第1のデコーダは、正の上位電力供給電圧で動作し、第1のソース選択バスの1つ以上の選択バス線は正の電圧に駆動され、第1のソース選択バスの非選択バス線は接地に駆動され、1つ以上の第1のタイプの選択アレイ線は、正の電圧に駆動される、請求項16に記載の装置。第1および第2のデコーダ回路は、第1および第2の動作モードの両方において出力極性が逆であり、第1および第2の動作モードの両方において、第1のソース選択バスは、第2のソース選択バスとは極性が逆であり、第1および第2のソース選択バスの各々は、第1の動作モードと比して第2の動作モードにおいて極性が逆となる、請求項14に記載の装置。第1の動作モードおよび第2の動作モードの少なくとも一方において、前記メモリセルはプログラム可能である、請求項18に記載の装置。発明の開示ある局面において、本発明は、以下を含む集積回路を提供する。集積回路は、メモリセルのメモリアレイを含み、各メモリセルは、第1のタイプの関連付するアレイ線と第2のタイプの関連するアレイ線との間に結合される。集積回路はさらに、第1のアレイ線選択回路を含む。第1のアレイ線選択回路は、第1の複数のデコード出力ノードを生成するように構成された第1のデコーダ回路を有する。各出力ノードは、マルチヘッド型の第1のタイプのアレイ線駆動回路にそれぞれ結合される。各マルチヘッド型の第1のタイプのアレイ線駆動回路は、それぞれ複数の第1のアレイ線駆動回路を有する。各第1のアレイ線駆動回路は、それぞれ第1のタイプのアレイ線に結合される。集積回路はさらに、第2のアレイ線選択回路を含む。第2のアレイ線選択回路は、第2の複数のデコード出力ノードを生成するように構成された第2のデコーダ回路を有する。各出力ノードは、マルチヘッド型の第2のタイプのアレイ線駆動回路にそれぞれ結合される。各マルチヘッド型の第2タイプのアレイ線駆動回路は、それぞれ複数の第2のアレイ線駆動回路を有する。各第2のアレイ線駆動回路は、それぞれ第2のタイプのアレイ線に結合される。第1のデコーダ回路は、第1の動作モードおよび第2の動作モードの両方において、同じ極性および動作電圧を維持する。第2のデコーダ回路は、第1の動作モードおよび第2の動作モードにおいて、同じ極性を維持する。マルチヘッド型の第1タイプのアレイ線駆動回路は、第2の動作モードにおいて第1の動作モードとは逆の極性を有する。マルチヘッド型の第2タイプのアレイ線駆動回路は、第2の動作モードにおいて第1の動作モードとはの極性を有する。第1および第2のアレイ線選択回路は、第1の動作モードにおいて、第2の動作モードにおいて加えられるバイアス電圧とは反対の極性を有するバイアス電圧を選択メモリセルにわたって加える。ある局面において、本発明は、メモリアレイをデコードする方法を提供する。方法は、第1のデコーダ回路に対し、全てのデコード出力が安定し、選択デコード出力と非選択デコード出力との間に第1の電圧差が確立されるまで、第1の大きさの動作電圧を付与するステップを含む。各デコード出力は、複数のアレイ線駆動回路にそれぞれ結合される。方法はさらに、ソース選択バスの各バス線に対して第1の非アクティブ電圧レベルを付与するステップを含む。上記ソース選択バスは、複数のアレイ線駆動回路の各々に結合され、所与の複数のアレイ線駆動回路の各アレイ線駆動回路は、所与の複数のアレイ線駆動回路に結合される第1のデコーダ回路のデコード出力に応答して、第1のタイプのアレイ線のそれぞれに対し、ソース選択バスのそれぞれのバス線を結合する。方法はさらに、選択デコード出力と非選択デコード出力との間の差動電圧を第1の差動電圧より大きい第2の差動電圧に増大させるために、第1のデコーダ回路の動作電圧を第1の大きさより大きい第2の大きさに増大させるステップを含む。方法はさらに、第1のデコーダ回路の選択デコード出力に対応する第1のタイプの第1のアレイ線にパルスを加えるために、第1のアクティブ電圧レベルに達した後に第1の非アクティブ電圧レベルに戻るようにソース選択バスの第1のバス線にパルスを加えるステップを含む。方法はさらに、デコード出力の状態を変化させる前に、第1のデコーダの動作電圧を第1の大きさに減少させるステップを含む。本発明のいくつかの局面は、全てがここに詳細に記載され、添付の請求項に規定されるように、メモリアレイを有する集積回路、このような集積回路およびメモリアレイを動作させる方法、およびこのようなアレイが組み込まれたメモリ製品を製造する方法に適している。記載される技術、構造、および方法は、単独で使用してもよく、互いに組み合わせて使用してもよい。上記は要約であることから、簡素化、抽象化、および詳細の省略が必然的になされている。このため、当業者は、上記の要約が例示のみであって、添付の請求項に規定される本発明を何らかの形で限定することを意図したものではないことを理解するであろう。請求項のみによって規定される本発明の他の局面、発明的特徴、および利点は、以下に記載の詳細な説明から明らかとなり得る。本発明は、より良好に理解され得て、その目的、特徴、および利点の多くは、添付の図面を参照することによって当業者にとってより明らかなものとなる。異なる図面で同じ参照符号が使用される場合は、類似または同一の事項を示す。図1は、例示的な受動素子メモリアレイ100の概略図である。2本のワード線102,104、および2本のビット線106,108が示される。ワード線102は選択ワード線SWLと仮定され、ワード線104は非選択ワード線UWLと仮定される。同様に、ビット線106は選択ビット線SBLと仮定され、ビット線108は非選択ビット線UBLと仮定される。4つの受動素子メモリセル101,103,105,107が示され、各々は関連するワード線と関連するビット線との間に結合される。メモリセル101は、選択ワード線102および選択ビット線106と関連し、Sセルすなわち、選択selectedセルとみなしてもよい。メモリセル103は、非選択ワード線104および選択ビット線106と関連し、Fセルすなわち、オフoffセルとみなしてもよい。メモリセル105は、選択ワード線102および非選択ビット線108と関連付けられ、Hセルすなわち、半選択halfselectedセルとみなしてもよい。最後に、メモリセル107は、非選択ワード線104および非選択ビット線108と関連し、Uセルすなわち、非選択unselectedセルとみなしてもよい。図1には、順方向バイアス動作モードについての例示的なバイアス条件も示される。このような順方向バイアスモードは、プログラミングモード、消去モード、ブロック消去モード、および/または読み取りモードに使用してもよいこのような異なるモードにおいて、通常は異なる電圧レベルまたは条件を伴う。示されるように、バイアス条件は、選択アレイブロックのためのプログラミング動作モードに適切であるとみなされてもよく、そのようなものとして記載される。選択ワード線102は、VSX電圧たとえば、接地でバイアスが加えられ、選択ビット線106は、VSB電圧たとえば、11ボルトでバイアスが加えられ、非選択ワード線104は、VUX電圧たとえば、10.3ボルトでバイアスが加えられ、非選択ビット線108は、VUB電圧に駆動される。デコード出力ノード212などの非選択のデコード出力は、2つの現存する電圧状態の高い方たとえば、接地に駆動される。すなわち、列デコーダ202の極性は、順方向たとえば、グラウンドアップgroundupおよび逆方向たとえば、グラウンドダウン動作モードの両方において同じである。この動作モードにおいて、順方向モードと同様に、ソース選択バスSELBはデータに依存し、アドレス情報に基づいてさらにデコードしてもよく、これにより、1つ以上のこのようなバス線に対してこの動作モードのビット線に適したアクティブ状態でバイアスが加えられ、残りのバス線に対しては、この動作モードのビット線に適した非アクティブ状態でバイアスが加えられる。特定の実施形態においては、2つ以上のこのようなソース選択バス線がアクティブであってもよいが、SELBバス線217がアクティブであり、-VBLたとえば、-6Vでバイアスが加えられ、SELBバス線218によって表わされる1つ以上の残りのSELBバス線が非アクティブであって接地に駆動されると仮定する。デコード出力ノード208の電圧たとえば、-11Vは、バス線217の電圧よりも低いため、PMOSトランジスタ221がオン状態となり、選択ビット線106が-VBLに駆動される。この伝導経路は、実践の白抜き矢印で示される。PMOSトランジスタ221には、非選択電圧に対して選択ビット線の電圧を引き上げるよりも、このような選択ビット線を引き下げるようにバイアスが加えられる。加えて、PMOSトランジスタ223もオン状態となり、半選択ビット線231がGNDに駆動される。この動作モードにおいて、UYLバイアス線214は、非選択ビット線電圧VUBたとえば、GNDを運ぶ。デコード出力ノード208の電圧はUYLバイアス線の電圧よりも低いため、NMOSトランジスタ222,224の両方がオフ状態となる。非選択列デコーダ出力ノードに関しては、デコード出力ノード212に対する電圧GNDがSELBバス線217,218のそれぞれの電圧以上であるため、PMOSトランジスタ225,227の両方がオフ状態となる。加えて、NMOSトランジスタ226,228の両方もオフ状態となり、非選択ビット線108,233が浮遊状態のままとなる。これらの非選択ビット線駆動部におけるリーク電流すなわち、トランジスタ226,227,228を介したドレインからソースへのリーク、およびトランジスタ225,227におけるビット線から基板へのリークは、非選択ビット線を接地に維持する役割を果たす。示される例示的な回路において、PMOSトランジスタ225,227は、NMOSトランジスタ226,228よりも大きい。大きい方のPMOSトランジスタは、小さい方のNMOSトランジスタよりも基板ウェルへのリークの量GNDに関係するが大きくなる。このため、大きい方のトランジスタ225が接地につながる基板を有するため、接地への基板のリーク電流は、NMOSトランジスタ226による-VBLへの基板のリーク電流よりも優位となり、この合計電流は、接地電位あたりで非選択ビット線108,233を維持する傾向にある。他の電圧値は、十分なオーバーライド電圧VODが供給される限りにおいて、下位供給電圧VLOおよび上位供給電圧VHIに使用してもよい。たとえば、上位供給電圧VHIは、小さい正の電圧すなわち、少なくともNMOS閾値電圧の分だけ非選択ビット線バイアス電圧VUBよりも高い電圧であってもよく、NMOSトランジスタ226,228が非選択ビット線をオン状態として接地に駆動する。このような実施形態においては、大きな数の非選択列選択線212が接地よりもVHI電圧に駆動される。VHI=1Vを示すこのような実施形態は、上記の米国特許第7,486,587号に記載される。この実施形態においては、順方向モードにおいて、列デコーダがアクティブローとなり、ビット線がアクティブハイとなる。逆方向モードにおいて、列デコーダは極性を維持する電圧は下方向に遷移するがが、ビット線自体は逆の極性となり、アクティブローとなる。逆に、順方向モードにおいては、行デコーダがアクティブハイとなり、ワード線がアクティブローとなる。逆方向モードにおいて、行デコーダは極性を維持するが、ワード線自体は逆の極性となり、アクティブハイとなる。列デコーダの出力レベルは、グラウンドアップ順方向モードたとえば、GNPからVPPとグラウンドダウン逆方向モードすなわち、-VBL-VODからGNDとの間の平均電圧に遷移する。非マルチヘッド型のデコーダとみなした場合図3、4、5および6において、デコード出力ごとに単一のアレイ線駆動回路のみ、デコーダ回路の動作は、非常に簡易に記載され得る。逆方向モードにおいて、ワード線デコーダは、極性を逆転させ、1つの選択ワード線を高め約6V、他の全てを接地に維持する。1つのビット線が選択されて-6Vとなり、他の全てが接地となるビット線選択側において逆転が起こる。最終的な結果として、選択メモリセルに渡る逆方向バイアスが12Vとなり、他の全てにわたっては0ボルトとなる。ワード線およびビット線駆動回路におけるトランジスタは、全電圧よりも、6Vまたは最大電圧の半分に耐えればよい。たとえば米国特許第7,486,587号に記載されるような、ここに引用により援用される特定の材料においては、逆方向動作モードは、VRR電位を選択メモリセルにわたって印加するものとして記載され、選択ワード線はVRR/2に駆動され、選択ビット線は-VRR/2に駆動される。ここでの記載において、逆方向動作モードは同様に記載されるが、選択ワード線がVWLVRR/2に対応に駆動され、選択ビット線が-VBL-VRR/2に対応に駆動されるとの注記が用いられる。このVWLおよび-VBLの注記は、正の選択ワード線電圧が負の選択ビット線電圧と同じ大きさを持たなければならないという示唆を排除するものである。マルチヘッド型のデコーダを使用することを考えた場合図3、4、5および6に示される、これまでに説明した回路は、順方向においてデコードソース選択バスを用いて、アレイ線すなわち、ワード線、ビット線のグループのうちの単一の線のみが選択され、残りの半選択アレイ線は、非選択バイアス条件またはその近くに駆動される。逆方向モードにおいて、半選択アレイ線は、過電圧によって行および列デコーダに電力を供給することでそれぞれの非アクティブ電圧にアクティブに駆動され、デコード出力ノードは、ワード線駆動回路におけるNMOSソース電圧よりも高くなり、ビット線駆動回路におけるPMOSソース電圧よりも低くなる。こうすることにより、選択ワード線は、NMOSトランジスタを介してVWL電圧に駆動されて得て、選択ビット線は、PMOSトランジスタを介して-VBL電圧に駆動され得る。これにより、順方向モードおよび逆方向モードの両方において選択ワード線およびビット線を駆動するように同じトランジスタが利用される。たとえば、PMOSトランジスタ171よりも、NMOSトランジスタ172が順方向および逆方向モードの両方で選択ワード線を駆動する。これにより、プログラミング電流または消去電流を支持する必要がないため、トランジスタ171を非常に小さくすることができる。同様に、NMOSトランジスタ222よりも、PMOSトランジスタ221が選択ビット線を順方向および逆方向モードの両方で駆動する。これにより、プログラミング電流または消去電流を支持する必要がないため、トランジスタ222を非常に小さくすることができる。加えて、ソース選択バスの第2のセットすなわち、いわゆる逆方向ソース選択バスは必要ではなく、このようなバスが必要とするレイアウト領域も省略され得る。図7は、行および列デコーダならびにワード線およびビット線駆動回路のバイアス回路のための高電圧生成回路および高電圧スイッチ回路の例示的な配置300を示すブロック図である。この図は、いくつかの異なる高電圧生成回路たとえば、チャージポンプ回路の使用を示し、各々の回路は異なる動作モードにおいて異なる電圧を生成する。これらの電圧は、以下に記載するように、様々なデコーダ回路に結合される。4つのチャージポンプ回路310,312,314,316は、それぞれ4つの出力電圧をそれぞれの出力ノード311,313,315,317に対して生成し、モード制御信号302、ノード306への基準電圧VREF、およびクロック信号304に応答する。列デコーダチャージポンプ310は、出力ノード311に対して-4Vまたは-11Vの出力電圧を選択的に生成する。BL選択チャージポンプ312は、出力ノード313に対して-4Vまたは-6Vの出力電圧を選択的に生成する。行/列デコーダチャージポンプ314は、出力ノード315に対して4Vまたは11Vの出力電圧を生成する。最後に、WL選択チャージポンプ316は、出力ノード317に対して4V、6V、または10.3Vの出力電圧を選択的に生成する。モード制御信号302は、どの電圧を生成させるかについて各チャージポンプ回路と通信し、以下でより詳細に記載されるように、順方向または逆方向動作モードの選択および所与の動作モード内でのタイミング順列に依存する。例示的なチャージポンプ回路は、AliKAlShammaおよびRoyEScheuerleinによる多極性チャージポンプ回路を使用する方法MethodforUsingaMultiplePolarityChargePumpCircuitと題された米国特許第7,495,500号に記載されており、この開示はその全体が引用によりここに援用される。高電圧スイッチ回路320,322は、列デコーダ202のための適切なVHI電圧およびVLO電圧を選択し、高電圧スイッチ回路324,326は、ビット線選択制御330のための適切なVHIおよびVLО電圧を選択し、各々はモード制御319信号に応答する。スイッチ回路320は、ノード315で受けた正の電圧たとえば、11V、3.3Vの電圧、または0Vの電圧すなわち、接地の出力ノード321に結合する。スイッチ回路322は、ノード311で受けた負の電圧または接地電圧の出力ノード323に結合する。スイッチ回路324は、ノード315で受けた正の電圧または接地電圧の出力ノード325に結合される。最後に、スイッチ回路326は、ノード313で受けた負の電圧または接地電圧の出力ノード327に結合されるスイッチ回路326は、図4に関連して記載されるように、非選択SELBバス線が接地ではなくVTに駆動される実施形態にVT入力を利用してもよい。列デコーダ202は、アドレス情報332を受け取り、VLO入力に結合されるノード323に運ばれるCOLDECVLO電圧に選択された列選択線が駆動されるように、およびVHI入力に結合されるノード321に運ばれるCOLDECVHI電圧に非選択の列選択線が駆動されるように列選択線210をデコードする。図4および図6に示されるように、選択された列選択線は、COLSEL208に対応し、非選択の列選択線は、COLSEL212に対応する。順方向動作モードにおいて、COLDECVHI電圧は、チャージポンプ314によって生成される二重電圧配列に応答して以下に記載のように3.3Vと11Vとの間で配列され、COLDECVLO電圧は接地である。逆方向動作モードにおいて、COLDECVHI電圧は接地であり、COLDECVLO電圧は、チャージポンプ310によって生成する二重電圧配列に応答して以下に記載のように-4Vと-11Vとの間で配列される。上記の図面において説明したように、列選択線210は、順方向および逆方向動作モードの両方においてNのうち1がアクティブローの選択線である。このため、順方向動作モードと逆方向動作モードとの間で切り替えるために列デコーダ202内の内部回路を再構成する必要がない。代わりに、列デコーダ202の動作は、VHI電圧およびVLO電圧を変えることによって、順方向モードにおけるグラウンドアップ動作から逆方向モードにおけるグラウンドダウン動作に変わる。ビット線選択制御回路330は、DATA_INバス336上のデータ状態情報を受け取り、ビット線ソース選択SELBバス線216を駆動する。順方向動作モードにおいて、SELBバス216は、Nのうち1以上がアクティブハイのバスである。このため、1つ以上の選択SELBバス線は、VHI入力に結合されるノード325に運ばれるBLSELVHI電圧に駆動され、非選択SELBバス線は、VLO入力に結合されるノード327に運ばれるBLSELVLO電圧に駆動される。たとえば、選択SELBバス線には、図4および図6において217の符号が付され、非選択SELBバス線は、図4および図6において218の符号が付されたバス線によって表わされる。順方向動作モードにおいて、BLSELVHI電圧は11Vであり、BLSELVLO電圧は接地である。逆方向動作モードにおいて、SELBバス216は、Nのうち1以上がアクティブローのバスである。このため、1つ以上の選択SELBバス線がBLSELVLO電圧に駆動され、非選択SELBバス線がBLSELVHI電圧に駆動される。BLSELVHI電圧は接地であり、BLSELVLO電圧は、チャージポンプ312によって生成される二重電圧配列に応答し、以下に記載されるように-4Vと-6Vとの間で配列される。ビット線選択制御回路330は、この極性の逆転を実現するためにモード制御338信号に応答する。例示的なビット線選択制御回路330は、タイミングパルス制御信号342を受け取り、以下により詳細に記載されるように、所望の長さの時間にわたって1つ以上のアクティブなSELB線すなわち、選択SELBバス線の両方であり、メモリセルに対する書き込み/消去を行うのに適切なデータ状態を有するを適切な電圧逆方向モードにおける-VBL、順方向モードにおけるVPPに駆動させる。いくつかのDATA_IN336バス線たとえば、1からNは、所望のデータ状態および制御論理図示せずによって規定されるようにアクティブ状態に駆動され、順方向または逆方向プログラミング動作の際に関連するビット線ソース選択バス線SELBを対応するアクティブ状態たとえば、順方向ではハイ、逆方向モードではローに制御する。一部の実施形態において、SELBバス線切り替えたとえば、図9に示されるSELBバス切り替え408、図11に示されるSELBバス切り替え488は、固定の高電圧たとえば、BLSELVHI=VPPがBL選択線330回路に加えられ、DATA_INバス線336のデータ状態の変化によって制御される際に起こる。BL選択制御330はアレイ線ピッチに適用される必要はなく、デコーダおよび駆動回路と比較して数が相対的に少ないため、デコーダおよび駆動部に使用される回路よりも密度の低い回路を使用することができる。高電圧トランジスタ、チャネル長さの長いトランジスタ、およびスナップバックを回避するための一連の装置など、いくつかの既知の回路のいずれかをBL選択制御330回路に使用して電圧を安全にVPPに切り替えてもよい。行デコーダ152は、アドレス情報344を受け取り、その行選択線160をデコードし、選択された選択線は、VHI入力に結合されるノード315に運ばれるROWDECVHI電圧に駆動され、非選択の行選択線は、接地であるVLO入力に結合されるROWDECVLO電圧に駆動される。図3および図5に示されるように、選択された行選択線はROWSEL158に対応し、非選択の行選択線はROWSEL162に対応する。上記の図面で説明したように、行選択線160は、順方向および逆方向動作モードの両方において、Nのうち1がアクティブハイの選択線である。両方の動作モードにおいて、ROWDECVHI電圧は、以下に記載されるようにチャージポンプ314によって生成する二重電圧配列に応答して4Vと11Vとの間で配列され、ROWDECVLO電圧は接地される。ワード線選択制御回路602は、アドレス情報348を受け取り、ワード線ソース選択XSELバス線166をデコードする。順方向動作モードにおいて、XSELバス166は、Nのうち1がアクティブローのバスである。このため、選択XSELバス線は、WLSELVLO電圧すなわち、接地に駆動され、非選択XSELバス線は、以下に示されるようにチャージポンプ316によって生成する二重電圧配列に応答して4Vと10.3Vとの間で配列されるWLSELVHI電圧に駆動される。たとえば、選択XSELバス線には図3および図5において167の符号が付され、非選択XSELバス線は、図3および図5において168の符号が付されたバス線によって表わされる。逆方向動作モードにおいて、XSELバス166は、Nのうち1がアクティブハイのバスである。このため、選択XSELバス線は、BLSELVHI電圧に駆動され、非選択XSELバス線は、BLSELVLO電圧、すなわち接地に駆動される。ワード線選択制御回路602は、モード制御350信号に応答してこの極性の逆転を実現する。アドレス情報332,344,348の各々は、実際のアドレス信号を表わし得るたとえば、各アドレスビットについて、真のアドレス信号および補足のアドレス信号。このようなアドレス情報332,344,348の各々は、従来技術においてよく知られるように、上流デコーダまたは前デコーダ回路によって生成される前デコードアドレス情報を表わし得る。図8は、順方向バイアス動作モードにおける例示的な行回路の動作を示すタイミング図である。行パワーアップインターバル362の間、行回路は、待機状態からパワーアップ状態に遷移する。行アドレス入力の全ては、行選択線160およびXSELバス線166のいずれかの選択を抑止するために非アクティブであることが好ましい。行/列デコーダチャージポンプ314は、4Vの出力電圧を生成することが可能であり、WL選択チャージポンプ316は、同様に4Vの出力電圧を生成することが可能である。これに応答して、全ての行選択線160は非選択であって接地に駆動され、全てのXSELバス線166は非選択であって4Vに駆動され、全てのワード線は非選択であって4Vに駆動される。行DEC切り替えインターバル364の間、行デコーダ回路と関連するアドレス入力が可能となり、所望の行アドレスが提示される。行選択線およびXSELバス線は、必要に応じて、この行アドレスに応答して切り替えを行い、最終的に安定して行アドレスに関連する行選択線およびXSELバス線をデコードする。このとき、選択された行選択線158は4Vに駆動され、非選択の行選択線162は接地に駆動されまたは接地を維持し、選択XSELバス線167は接地に駆動され、非選択XSELバス線168は4Vに駆動されるまたは4Vを維持する。このため、選択ワード線102は接地に駆動され、非選択ワード線は、図3において符号170が付されたワード線駆動回路によって4Vまたは4V-VTに駆動される。行HVオンインターバル366において、行/列デコーダチャージポンプ314は、生成した電圧を11VVPPに増大させることが可能であり、WL選択チャージポンプ316は、生成した出力電圧を10.3VVPP-VTに増大させることが可能である。アドレス入力は、状態を変化させない。結果として、選択された行選択線158は、ROWDECVHI電圧の11Vへの増大を追従し、非選択のXSELバス線168は、WLSELVHI電圧の10.3への増大を追従する。非選択の行選択線162は接地を維持し、選択されたXSELバス線167も同様に接地を維持する。インターバル368において、行回路の全てのデコードノードは安定した状態を維持し、順方向動作モードに適した電圧で様々なノードにバイアスが加えられる。行選択線160またはXSELバス線166のいずれも切り替えられない。選択された行選択線158には、VPPたとえば、11Vでバイアスが加えられ、非選択の行選択線162には、接地でバイアスが加えられる。選択されたXSELバス線167には、接地でバイアスが加えられ、非選択のXSELバス線168には、VPP-VTたとえば、10.3Vでバイアスが加えられる。このような例示的なバイアス条件は、図1および図3に示される条件と一致する。このインターバル368においては、以下に記載するように、列回路の出力を上げ、続いて書き込みのために異なるメモリセルを選択し、出力を下げるのが好ましい。行HVオフインターバル370において、行/列デコーダチャージポンプ314の出力電圧は4Vに下げ戻され、WL選択チャージポンプ316の出力電圧は4Vに下げ戻される。アドレス入力は、状態の変化が抑止される。結果として、選択された行選択線158は、4Vに下げ戻されるROWDECVHI電圧を追従し、非選択XSELバス線168は、4Vに下げ戻されるWLSELVHI電圧を追従する。非選択の行選択線162は接地を維持し、選択されたXSELバス線167も同様に接地を維持する。行DEC切り替えインターバル372においては、新しい行アドレスが表わされ、必要に応じて、この行アドレスに応答して行選択線およびXSELバス線が切り替えられ、最終的に新しい行アドレスに関連する行選択線およびXSELバス線をデコードするために安定化される。上記のインターバル364の最後のように、選択された行選択線158は4Vに駆動され、非選択の行選択線162は接地に駆動され、選択されたXSELバス線167は接地に駆動され、非選択のXSELバス線168は4Vに駆動される。このため、新たに選択されたワード線102は接地に駆動され、非選択のワード線はワード線駆動回路によって4Vまたは4-VTに駆動される。インターバル374、376、および378において、行回路は、対応するインターバル366,368,370と同様に動作する。この動作モードにおいて新しい行アドレスが提示されるたびに、行高電圧がまずオフ状態となりすなわち、行HVオフインターバル370、行アドレスが切り替えられすなわち、行DEC切り替えインターバル372、行高電圧がオン状態に戻されるすなわち、行HVオンインターバル374。全ての行アドレスに対するプログラミングが完了すると、行パワーダウンインターバル380に示されるように、行回路は出力が下げられ、この間、行/列デコーダチャージポンプ314およびWL選択チャージポンプ316の両方が動作しなくなる、またはオフ状態となり、それぞれの出力電圧が接地に戻る。図9は、順方向バイアス動作モードにおける例示的な列回路の動作を示すタイミング図である。動作の配列の全体は、インターバル368図8に示されるまたは対応するインターバル376などの安定した高電圧の行インターバルにおいて行われるのが好ましい。列パワーアップインターバル402において、列回路は、待機状態からパワーアップ状態に変移する。列アドレスの入力は、列選択線210およびSELBバス線216のいずれかの選択を抑止するために非アクティブであるのが好ましい。電圧調整部308は、非選択のBLバイアス線214たとえば、図4参照に運ばれるノード309に係るVT出力電圧たとえば、0.7Vを生成することが可能となる。高電圧スイッチ320は、その3.3Vの入力をCOLDECVHI電圧に結合し、高電圧スイッチ322は、そのGND入力をCOLDECVLO電圧に結合し、これによって全ての列選択線210が非選択となり、3.3Vに駆動される。高電圧スイッチ324は、そのVPOS入力をBLSELVHI電圧に結合し、高電圧スイッチ326は、そのGND入力をBLSELVLO電圧に結合する。BL選択制御回路330に対するパルス制御信号342は、DATA_INバス線336を無効化し、全てのSELBバス線216は非アクティブであり、接地でバイアスが加えられる。全ての列選択線210が非選択であって3.3Vでバイアスが加えられるため、非選択のビット線バイアス線214はVTでバイアスが加えられ、全てのビット線は非選択であり、VTに駆動される。列デコーダ切り替えインターバル404において、列デコーダ回路に関連するアドレス入力は、所望の列アドレス332を表わすことが可能である。列選択線210は、必要に応じて、この列アドレスに応答して切り替わり、最終的に安定して列アドレスに関連する列選択線をデコードする。このため、選択された列選択線208は接地に駆動され、非選択の列選択線212は3.3Vに駆動される。全てのSELBバス線216は、接地において非アクティブ状態を維持し、全てのビット線は非選択であってビット線駆動回路によってVTで保持される。列HVオンインターバル406において、高電圧スイッチ320は、そのVPOS入力を選択してVPP電圧をCOLDECVHI電圧に運ぶ行/列デコーダチャージポンプ314は1.1VVPPの出力電圧を生成することが事前に可能となり、インターバル368においてそのまま維持される。高電圧スイッチ324は、VPOS入力を選択し、VPP電圧をBLSELVHI電圧に運ぶ。列アドレスの入力は、状態を変化させないのが好ましい。結果として、選択された列選択線208は接地を維持するが、多くの非選択の列選択線212は1.1VへのCOLDECVHI電圧の増大を追従する。全てのSELBバス線216はGNDにおいて非アクティブを維持し、全てのビット線は非選択であってVTに保持される。SELB切り替えインターバル408において、列選択線210は変化せず、選択された列選択線208は接地でバイアスが加えられ、非選択の列選択線212はVPPたとえば、11Vでバイアスが加えられる。しかしながら、モード制御338、パルス制御信号342、およびDATA_INバス線336に応答して、SELBバス線216は、プログラミングされるデータ状態に基づいてアクティブ電圧VPPに連続的に駆動され、非アクティブGND電圧に戻る。結果として、プログラミングされる選択ビット線106はVPPにパルスが加えられすなわち、所定時間駆動され、非選択のビット線バイアス電圧VTに戻る。データ状態が原因でプログラミングの必要がない選択ビット線はVTを維持する。このような例示的なバイアス条件は、図1および図4に示される条件と一致する。列HVオフインターバル410において、高電圧スイッチ320は再度3.3V入力を選択してCOLDECVHI電圧を3.3Vに切り替える。アドレス入力は、状態を変化させない。モード制御信号338およびパルス制御信号342は、BLSELVHI電圧がVPP電圧に結合されたとしても、DATA_INバス線336に関係なく、全てのSELBバス線が非アクティブであって接地に保持される事を確実とする。結果として、選択された列選択線208は接地を維持し、非選択の列選択線212は、COLDECVHI電圧の3.3Vへの下げ戻しを追従する。全てのビット線は、VT電圧において非選択のままとなる。列デコーダ切り替えインターバル412において、新しい列アドレスが表わされ、列選択線はこの列アドレスに応答して切り替わり、最終的に安定して新しい列アドレスに関連する列選択線をデコードする。上記のインターバル404の最後と同様に、選択された列選択線208は接地に駆動され、非選択の列選択線212は3.3Vに駆動される。全てのSELBバス線216は接地で非アクティブ状態を維持し、全てのビット線は非選択であり、ビット線駆動回路によってVTで保持される。インターバル414,416,418において、列回路は、対応するインターバル406,408,410と同様の方法で動作する。この動作モードにおいて列選択アドレスが表わされるたびにすなわち、選択されている異なる列選択線210に対応するアドレス、列高電圧がまずオフ状態となりすなわち、列HVオフインターバル410、列選択アドレスが切り替えられすなわち、列DEC切り替えインターバル412、列高電圧がオン状態に戻されるすなわち、列HVオンインターバル414。全ての列アドレスについて完了すると、高電圧スイッチ320がGND入力を選択する列パワーダウンインターバル420において列回路の出力を落としてもよく、これによってノード321へのCOLDECVHI出力電圧が接地に戻る。電圧調整部308は、動作せずに出力を接地に戻してもよい。図10は、逆方向バイアス動作モードにおける例示的な行回路の動作を示すタイミング図である。行パワーアップインターバル442において、行回路は、待機状態からパワーアップ状態に変移する。行選択線160およびXSELバス線166のいずれかの選択を抑止するために、行アドレス入力は全て非アクティブであるのが好ましい。行/列デコーダチャージポンプ314は、4Vの出力電圧を生成することが可能となり、WL選択チャージポンプ316も同様に4Vの出力電圧を生成することが可能となる。これに応じて、全ての行選択線160は非選択であって接地に駆動され、全てのXSELバス線166は非選択であり、接地に駆動され、非選択のWLバイアス線164は接地でバイアスが加えられ、全てのワード線は非選択であり、接地より高いPMOS閾値電圧より高い電圧には駆動されない。上記のように、非選択のワード線は、PMOS駆動部トランジスタにおけるドレインからソースへのリーク、NMOS駆動部トランジスタにおける基板リーク、および非選択メモリセルを通じたリークにより、接地付近で浮遊する。行DEC切り替えインターバル444において、行デコーダ回路と関連付けられたアドレス入力が可能となり、所望の行アドレスが表わされる。行選択線およびXSELバス線は、必要に応じて、行アドレスに応答して切り替わり、最終的に安定して行アドレスに関連する行選択線およびXSELバス線をデコードする。このようなとき、選択された行選択線158は4Vに駆動され、非選択の行選択線162は接地に駆動されまたは接地を維持する、選択XSELバス線167は4Vに駆動され、非選択のXSELバス線168は接地に駆動されるまたは接地を維持する。このため、選択ワード線102は、ワード線駆動回路によって、4Vに駆動され、非選択のワード線は接地に駆動され半選択ワード線、またはVTPほど高くない電圧に駆動される非選択のワード線その後、接地に向かってリークする。行HVオンインターバル446において、行/列デコーダチャージポンプ314は、生成した出力電圧を11VVWLVODに増大させることが可能となり、WL選択チャージポンプ316は、生成した出力電圧を6VVWLに増大させることが可能となる。アドレス入力は、状態を変化させない。結果として、選択された行選択線158は、ROWDECVHI電圧の11Vへの増大を追従し、選択XSELバス線167は、WLSELVHI電圧の6Vへの増大を追従する。非選択の行選択線162は、接地を維持し、非選択のXSELバス線168は同様に接地を維持する。インターバル448において、行回路における全てのデコードノードは、安定した状態を維持し、逆方向動作モードに適した電圧で様々なノードにバイアスが加えられる。行選択線160またはXSELバス線166のいずれも切り替えが許容されない。選択された行選択線158はVPPたとえば、11Vでバイアスが加えられ、非選択の行選択線162は接地でバイアスが加えられる。選択XSELバス線167はVWL6Vでバイアスが加えられ、非選択のXSELバス線168は接地でバイアスが加えられる。このような例示的なバイアス条件は、図2および図5に示される条件と一致する。このインターバル448においては、上記のように、列回路の出力が上げられ、続けて書き込みのための異なるメモリセルを選択し、出力を下げられることが好ましい。行HVオフインターバル450において、行/列デコーダチャージポンプ314の出力電圧は4Vに下げ戻され、WL選択チャージポンプ316の出力電圧は4Vに下げ戻される。アドレス入力は、状態を変化させない。結果として、選択された行選択線158は、RDECVHI電圧の4Vへの下げ戻しを追従し、選択されたXSELバス線167は、WLSELVHI電圧の4Vへの下げ戻しを追従する。非選択の行選択線162は接地を維持し、非選択のXSELバス線168も同様に接地を維持する。行DEC切り替えインターバル452において、新たな行アドレスが提示され、必要に応じて、行アドレスに応答して行選択線およびXSELバス線が切り替わり、最終的に安定して新たな行アドレスと関連する行選択線およびXSELバス線がデコードされる。上記のインターバル444の最後と同様に、選択された行選択線158は4Vに駆動され、非選択の行選択線162は接地に駆動され、選択されたXSELバス線167は4Vに駆動され、非選択のXSELバス線168は接地に駆動される。このため、新たに選択されたワード線102は4Vに駆動され、非選択のワード線は、ワード線駆動回路によって、接地に駆動され半選択ワード線、またはVTPほど高くない電圧に駆動される非選択ワード線続けて、接地に向けてリークし、接地でバイアスが加えられる。インターバル454、456、および458において、行回路は対応する回路446,448,450と同様の方法で動作する。この動作モードにおいて新たな行アドレスが提示されるたびに、行高電圧がまずオフ状態となりすなわち、行HVオフインターバル450、行アドレスが切り替えられすなわち、行DEC切り替えインターバル452、行高電圧がオン状態となるすなわち、行HVオンインターバル454。プログラミングされる全ての行アドレスについて完了すると、行/列デコーダチャージポンプ314およびWL選択チャージポンプ316の両方が機能しなくなってオフ状態となり、それぞれの出力電圧が接地に戻る行パワーダウンインターバル460に示されるように、行回路の出力は下げられ得る。図11は、逆方向バイアス動作モードにおける例示的な列回路の動作を示すタイミング図である。動作全体のシーケンスは、インターバル448図10に示されるまたは対応するインターバル456などの安定した高電圧行インターバルにおいて実行されるのが好ましい。列パワーアップインターバル482において、列回路は、待機状態からパワーアップ状態に変移する。列アドレス入力は、列選択線210およびSELBバス線216のいずれかの選択を抑止するために、全てが非アクティブであるのが好ましい。特定の実施形態において、列デコーダ202およびBL選択制御330への制御入力は、順方向モードまたは逆方向モードの動作に関し、それぞれグラウンドアップまたはグラウンドダウン信号を提供するレベル変更回路によって提供される。電圧調整部308は、ノード309へのGND出力電圧を生成することができ、この電圧は非選択BLバイアス線214に運ばれるたとえば、図6参照。列デコーダチャージポンプ310は、-4Vの出力電圧を生成することができる。高電圧スイッチ320は、GND入力をCOLDECVHI電圧に結合し、高電圧スイッチ322は、VNEG入力をCOLDECVLO電圧に結合し、これによって全ての列選択線210が非選択となり、GNDに駆動される。BL選択チャージポンプ312は、同様にイネーブルされて-4Vの出力電圧を生成する。高電圧スイッチ324は、GND入力をBLSELVHI電圧に結合し、高電圧スイッチ326は、VNEG入力をBLSELVLO電圧に結合する。BL選択制御回路330へのパルス制御信号342は、DATA_INバス線336をオーバーライドし、全てのSELBバス線216は非アクティブであり、接地でバイアスが加えられる。全ての列選択線210は非選択であり、GNDでバイアスが加えられ、非選択のビット線バイアス線214はGNDでバイアスが加えられるため、全てのビット線は非選択であり、接地のVTの範囲内の電圧に駆動されるすなわち、接地を下回るNMOS閾値電圧よりも低くなく、接地を上回るPMOS閾値より高くない。ビット線駆動回路内のリーク電流は、各非選択のビット線を接地させる傾向がある。列DEC切り替えインターバル484において、列デコーダ回路と関連するアドレス入力は、もしまだならイネーブルされた列アドレスを表わす。列選択線210は、必要に応じて、この列アドレスに応答して切り替わり、最終的に安定して列アドレスと関連する列選択線をデコードする。これにより、選択された列選択線208は、-4VであるCOLDECVLO電圧に駆動され、非選択列選択線212は、GNDであるCOLDECVHI電圧に駆動される。全てのSELBバス線216は接地で非アクティブを維持し、ビット線は、半選択であって選択COLSEL線208に応答するビット線駆動回路によってGNDに保持される、または非選択であって非選択COLSEL線212に応答するビット線駆動回路において伝導および/またはリーク電流によって接地付近に維持される。列HVオンインターバル486において、列DECチャージポンプ310は、生成した出力電圧の大きさを-11V-VBL-VODに増大させることができ、BL選択チャージポンプ312は、生成した出力電圧の大きさを-6Vすなわち、-VBLに増大させることができる。結果として、COLDECVLO電圧は-11Vに駆動され、BLSELVLO電圧は-6Vに駆動される。列アドレス入力は、状態を変化させないのが好ましい。結果として、選択された列選択行208は、COLDECVLO電圧の-11Vへの変化を追従するが、多くの非選択の列選択線212はGNDを維持する。全てのSELBバス線216はGNDで非アクティブであり、ビット線は、半選択であって選択COLSEL線208に応答するビット線駆動回路によってGNDに維持される、または非選択であって、非選択COLSEL線212に応答するビット線駆動回路において伝導および/またはリーク電流によって接地付近に維持される。SELB切り替えインターバル488において、列選択線210は変化せず、選択された列選択線208に-VBL-VODたとえば、-11Vでバイアスが加えられ、非選択の列選択線212にはGNDでバイアスが加えられる。しかしながら、モード制御338、パルス制御信号342、およびDATA_INバス線336に応答し、SELBバス線216は、プログラミングされるデータ状態に基づいて続けてアクティブ電圧-VBLたとえば、-6Vに駆動され、非アクティブGND電圧に戻される。結果として、プログラミングされる選択ビット線106は-VBLにパルスが加えられすなわち、所定時間駆動され、非選択ビット線バイアス電圧GNDに戻される。データ状態が原因でプログラミングの必要がない選択ビット線は、GNDを維持する。このような例示的なバイアス条件は、図2および図6に示される条件と一致する。列HVオフインターバル490において、アドレス入力は状態を変化させない。モード制御信号338およびパルス制御信号342は併せて、DATA_INバス線336に関係なく全てのSELBバス線が非アクティブであって接地に保持されることを確実とする。列DECチャージポンプ310は、生成した出力電圧の大きさを-4Vに下げることができ、BL選択チャージポンプ312は、生成した出力電圧の大きさを-4Vに下げることができる。結果として、COLDECVLO電圧は-4Vに駆動され、BLSELVLO電圧は-4Vに駆動される。結果として、選択された列選択行208は、-4VのCOLDECVLO電圧を追従し、非選択の列選択線212はGNDを維持する。全てのビット線は、上述のように、ビット線駆動回路によって、GNDまたはその近くに維持する。列DEC切り替えインターバル492において、新たな列アドレスが提示され、列選択線は、この列アドレスに応答して切り替わり、最終的に安定して新たな列アドレスに基づいて列選択線をデコードする。上述のインターバル484の最後と同様に、選択された列選択線208は-4Vに駆動され、非選択の列選択線212はGNDに駆動される。全てのSELBバス線216は接地で非アクティブを維持し、全てのビット線は非選択であって、ビット線駆動回路によってGND付近に保持される。インターバル494、496、および498において、列回路は対応するインターバル486,488,490と同様の方法で動作する。新たな列選択アドレスがこの動作モードにおいて表わされるたびにすなわち、選択されている異なる列選択線210に対応するアドレス、列高電圧はまずオフ状態となりすなわち、列HVオフインターバル490、列選択アドレスが切り替えられすなわち、列DEC切り替えインターバル492、列高電圧がオン状態に戻されるすなわち、列HVオンインターバル494。列デコーダ202を、低い電圧たとえば、4Vの動作電圧で電力が供給される場合のみに切り替え、高い電圧たとえば、-11Vの動作電圧で電力が供給される場合には切り替えないことにより、列デコーダの電圧マージンが向上する。しかしながら、電圧マージンが列デコーダ202の高電圧切り替えを許容する場合、列アドレスが変わるたびに全ての非選択COLSEL線を放電および充電するのに必要な電力たとえば、-11Vから-4V、およびその逆を抑えることができる。全ての列アドレスについて完了すると、高電圧スイッチ322がGND入力を選択し得る列パワーダウンインターバル500に示されるように列回路の電力が下がり得て、ノード323へのCOLDECVLO出力電圧が接地に戻る。代替的に、高電圧スイッチ322は変化しないままとなり得て、列DECチャージポンプ310は、機能停止して出力がGNDに戻り得て、これによってノード323へのCOLDECVLO出力電圧は、接地に戻る。これに加え、高電圧スイッチ326は、GND入力を選択し得て、これによってノード327へのBLSELVLO出力電圧が接地に戻る。代替的に、高電圧スイッチ326は、変化しないままとなり得て、BLSELチャージポンプ312は機能停止してその出力がGNDに戻り得て、これにより、ノード327に対するBLSELVLO出力電圧は接地に戻る。上記からわかるように、行回路は、逆方向バイアス動作モードと同じ制御シーケンスを順方向バイアス動作モードにおいて使用する。行ソース選択バスは、高電圧の場合には切り替わらず、電圧が低い状態で電力が供給された場合にのみ切り替えられる。行デコーダの極性は、順方向モードと逆方向モードとの間で変化せずたとえば、アクティブハイ、動作電圧も変化しないたとえば、11V。しかしながら、ソース選択バスXSEL制御論理は、順方向モードにおいてNのうち1がアクティブローとするおよび逆方向モードにおいてNのうち1がアクティブハイとする。これにより、ワード線は順方向バイアスモードにおいてアクティブローとなり、逆方向モードにおいてアクティブハイとなる。上記から分かるように、列デコーダ出力すなわち、COLSEL線210は、約4Vの低い電圧で切り替わり、スナップバックの危険はない。列ソース選択バスすなわち、SELBは、高い電圧で切り替わりたとえば、順方向モードにおいて-11V、逆方向モードにおいて6V、SELB制御回路は、スナップバックを避けるために、積層装置および既知のD-S電圧限定技術を用いるのが好ましい。ソース選択バスSELB制御論理330は、1つ以上の選択ビット線に対して同時に適切なデータ状態を提供するたとえば、順方向モードにおいてアクティブハイ、逆方向モードにおいてアクティブロー。この図は、SELB線が高電圧で切り替わり、待機中のビット線の全てにプログラミングを施すことを示す。一部の実施形態においては、所与の列アドレスについての全てのビット線は、同じパルス時間においてプログラミングされてもよく、待機中のビット線がなく、1つのみのSELBパルスが必要となるすなわち、書き込まれる対応のデータに基づいてパルスが加えられる全てのSELBバス線は、同時にパルスが加えられる。図8~図11に示されるタイミング図についての上の記載は、幾つかの機徴をより良く理解するための背景、および順方向モードと逆方向モードとの間の変移の際の有用な配置を提供する。図12は、行デコーダ回路の逆方向バイアス動作モードへの例示的な変移を示すタイミング図である。インターバル522において、全ての行デコーダ出力すなわち、行選択線160は非選択状態とされ、接地に駆動される。結果として、全てのワード線は非選択となり、UXLバイアス線164に運ばれるVUX電圧に駆動されるたとえば、このインターバルにおいて4V。インターバル524において、UXLバイアス線164は接地に放電される。全ての行デコーダ出力が非選択となりすなわち、接地、UXLバイアス線164が接地となり、各ワード線駆動回路におけるPMOSトランジスタは、各ワード線をPMOSトランジスタが切られるPMOS閾値電圧すなわち、VTPにまで放電する。Uメモリセル図2を参照を通り、非選択のワード線駆動回路図5を参照内に存在するリーク電流は、ワード線を接地に向けて放電し続ける。このため、全てのワード線はVTPに放電され、Uセルおよびウェル接合上記のとおりを通って接地にリークする。非選択のワード線は逆方向バイアス動作において接地付近で浮遊を維持する。残りのインターバル442、444、446、448、450、および460は、図10に記載のインターバルと同一であり、ここで再度記載する必要はない。全ての動作モードおよび待機状態において、行デコーダ152の非選択の出力すなわち、非選択ROWSELj線162は接地である。非選択のWLUXLバイアス線164は、時間インターバル524に見られるように、待機状態において接地に放電される。図13は、列デコーダ回路の逆方向バイアス動作モードへの例示的な変移を示すタイミング図である。インターバル542において、非選択のビット線バイアスUBL線214は、通常のVUBバイアスレベルたとえば、VTから接地に設定される。これにより、非選択のビット線バイアス線214に接続されるビット線駆動回路の各々におけるNMOSトランジスタ226,228を通って全ての非選択のビット線が放電される。インターバル544において、全ての残りの列デコーダ出力すなわち、列選択線210が非選択となり、高く駆動される。結果として、インターバル546において、全ての残りのビット線が非選択となり、この時点ではGNDであるVUB電圧に駆動される。この方法により、逆方向バイアス動作モードの開始前に全てのビット線が放電される。この記載はワード線第1タイミングすなわち、ビット線パルスがワード線バイアスの範囲内に事前に確立されるについてであるが、逆も考えられ、所与の列における全てのビット線についてのSELB電圧およびビット線電圧が、選択ワード線にパルスが加えられる前に所望のバイアスで確立される。この場合、インターバル444,446,448,450の行シーケンスは、単一の列高電圧インターバル488内で起こる。所与の列についての2つ以上の行に同じデータが書き込まれる場合たとえば、背景パターンをメモリアレイに書き込む、インターバル444,446,448,450,452,454,456,458の行シーケンスは、単一の列高電圧インターバル488において起こり得る。次に、インターバル548において、列デコーダ202のVHIおよびVLOは、両方が下方向に傾斜しグラウンドダウン構成となるすなわち、GNDに等しい上位供給電圧および負の下位供給電圧で動作する。具体的には、列デコーダ202のVHI、およびソース選択バスSELB制御回路のVHIは、V33から接地に傾斜する。列デコーダ202のVLO、およびソース選択バスSELB制御回路のVLOは、GNDから、たとえば約-4Vの負の低電圧に傾斜する。インターバル550において、列デコーダ202は、非選択COLSELj線212をGNDに維持しながら、選択COLSEL線208をデコードしてVLO電圧たとえば、-AYに駆動することができる。次の3つのインターバル486、488、および490は、図11に記載のインターバルと同一であり、ここに再度記載する必要はない。逆方向バイアス動作モードの最後において、列デコーダは機能停止され、全てのCOLSEL線210がインターバル552において非選択となる。インターバル544において、列デコーダ回路のVHIおよびVLOの両方は、上方向に傾斜し、グラウンドアップ構成となる。列デコーダ202のVHIおよびソース選択バスSELB制御回路のVHIは、グラウンドアップからV33に傾斜し、列デコーダ202のVLOおよびソース選択バスSELB制御回路のVLOは、負の低電圧から接地に傾斜する。上記の例示的なデコーダ回路は、単一のデコードソース選択バスのみを有利に使用する。ワード線およびビット線の両方のアレイ線駆動部において、同じ装置が順方向動作モードおよび逆方向動作モードの両方においてプログラミング電流をもたらす。結果として、アレイ線駆動回路内の1つの装置のみの大きさを十分に大きくする必要があり、アレイ線駆動回路を小さくする。上記の例示的なデコーダ回路は、メモリセルが可逆レジスタとダイオードとを含むメモリアレイを実施するのに有用である。このようなメモリセルは、セルにわたって加えられる逆方向バイアスを用いてリセットしてもよく、半選択ワード線およびビット線を設けることによって、個別のワード線およびビット線がリセットバイアス条件とすることができ、ブロック全体をリセットする必要をなくして個別のメモリセルをリセットする性能を備えることができる。順方向モードは、選択ビット線に加えられる電圧がVPPであるプログラミング条件との関係において記載された。順方向モードは、選択ビット線が読み取り電圧VRDに駆動される読み取りモードに適用することもでき、選択ワード線は再度接地に駆動される。このような読み取り電圧は、プログラミング電圧VPPよりもかなり低い電圧であってもよく、非選択ワード線バイアス電圧VUXおよび非選択ビット線バイアス電圧VUBは、プログラミングモードにおいて値が減少する。一部の実施形態においては、このような読み取りモードは、順方向のみのモードであってもよく、メモリへのプログラミングには逆方向モードが使用されてもよい。特定のメモリセルは、順方向バイアスモードを使用してプログラミングされ、逆方向モードを使用してブロックを消去してもよい。他のセルは、最初の順方向バイアスプログラミング技術を使用して製造中などに前調整してもよいが、逆方向モードを使用してプログラミングされ、順方向モードを使用して消去される。過去に用いられたプログラミング技術との混同を避け、これまで記載したデコーダ回路と併せて使用することが考えられる異なるメモリ技術を理解するために、読み取り、セット、およびリセットの3つの異なる動作モードについて説明するのが有用である。読み取りモードにおいて、読み取り電圧VRDは選択メモリセルにわたって加えられる。セットモードにおいて、セット電圧VPPが選択メモリセルにわたって加えられる。これまで記載した例示的な実施形態において、読み取り電圧VRDおよびセット電圧VPPの両方は正の電圧であり、このようなモードは、デコーダ動作の順方向モードを使用して実行される。リセットモードにおいて、リセット電圧VRRは選択メモリセルにわたって加えられる。これまで記載した例示的な実施形態において、リセット電圧VRRは、逆方向バイアス電圧として加えられ、デコーダ動作の逆方向モードを使用して実行される。上に示されるように、逆方向セット動作および順方向リセット動作も考えられる一方で、前提条件の設定および読み取りモードは順方向バイアス動作である。前提条件の設定は、中間抵抗状態を実現するための順方向バイアスステップと、その後の逆方向セット動作の2つのステップであってもよい。上記のリセットモードは、デコーダ回路の電圧要件を制限するために分割電圧技術を使用し、選択ビット線を負の電圧に駆動するすなわち、トリプルウェル半導体構造を使用する。多くのタイプのメモリセル以下に記載は、リセットモードを使用してプログラミングすることができる。特定のこれらのメモリセル技術において、各メモリセル内のアンチヒューズは、最初は順方向に現れる。その後、各メモリセルの抵抗は、逆バイアス方向に調整され、プログラミングが実現する。これは、一度のプログラミングが可能なセルの場合である。書換可能なセルについては、セルは順方向を使用して消去され、これは様々な大きさのブロックにおいて行うことができ、逆方向モードを使用してプログラミングされる。選択メモリセルをリセットするために逆方向バイアスを使用してもよい。プログラミング電流は、ダイオード降伏によって供給される。加えて、このようなプログラミングと関連するバイアス条件は、慎重に制御され、選択ワード線および/またはビット線の電圧傾斜を含む。有用なプログラミング技術に関する付加的な見識は、以下で参照される米国特許第6,952,030号に見ることができる。複数のプログラミング動作を使用して、以下に参照される023-0049出願および023-0055出願に記載のように、および以下に参照されるMA-163-1により詳細に記載されるように、様々な抵抗状態をプログラミングしてもよい。傾斜したプログラミングパルスの使用については、以下に参照されるSAND-01114US0出願およびSAND-01114US1出願に記載され、複数のセルの抵抗をトリミングする技術は、以下に参照されるSAND-01117US0出願およびSAND-01117US1出願に記載される。トリミング可能な抵抗要素が組み込まれた受動素子メモリセルをプログラミングするための上記のリセットプログラミングの使用は、大きなアレイブロックの大きさに対して大きな柔軟性をもたらすのに特に有用である。選択アレイブロックにおいても全ての記載が推定される、リセットモードにおいて非選択メモリセルにわたるバイアスはなく、無駄な電力損失もない。セルを通じた逆方向電流Irevは、ブロックの大きさに関して問題ではない。このため、書き込み帯幅を増大させるために多くのブロックを選択してもよい。加えて、各半選択メモリセルにわたる電圧は、プログラミング電圧の半分のみであり、これらのセルに対して安全である。上記においては、リセットモードは、選択および半選択のワード線およびビット線を表わす。行選択と関連し、たとえば、このような半選択ワード線は、実際には所与のアドレスによって選択されていないものであり、このような用語はマルチヘッドワード線駆動部構造のアーチファクトである。しかし、ビット線との関係において、このような半選択ビット線は、列アドレスの範囲までは実際に選択されてもよいが、ビット線のアクティブ状態ではなく非アクティブ状態にバイアスを加えてもよい。なぜなら、そのビット線の特定のデータはセルをプログラミングすることを必要とせず、ビット線がプログラミングされるのを待つためである。これは、ビット線デコーダヘッドの数よりも小さい数が同時にプログラミングされた場合に起こる。しかしながら、注目すべきは、プログラミング帯幅は、出来る限り多くのビット線を同時にプログラミングするようにメモリアレイを構成することを提案することが課題となる。トリプルウェル処理により、選択ビット線を負の電圧とする一方で選択ワード線を正の電圧とすることができる。リセットプログラミングにおいてすなわち、逆方向モード、全ての非選択アレイ線ビット線およびワード線の参照レベルは接地であり、素早いデコードならびにワード線およびビット線の両方の選択が可能となる。接地で浮遊する2つの駆動部トランジスタのうち大きい方のウェル電位に対するリーク電流による非選択ワード線およびビット線についての記載を参照すると、メモリセルの抵抗特性によって、非選択バイアスレベルにアクティブに保持されるこのような非選択アレイ線と半選択アレイ線との間の付加的なリーク電流がもたらされる。これにより、非選択アレイ線が非選択バイアス電位付近で浮遊したままの状態となることが促進される。二次元メモリアレイが考えられるが、デコーダの配置は、複数のメモリ面を有する三次元メモリアレイに特に有用であると考えられる。特定の好ましい実施形態において、メモリアレイは、上記のように、2つ以上のワード線層上に各ワード線がワード線分を含むように構成される。一部の考えられる実施形態において、行回路および列回路の動作は、行デコーダあるモードではグラウンドアップで動作し、他の動作モードではグラウンドダウンで動作するように相互に置き換えられる。このような実施形態において、選択ビット線は、両方の動作モードにおいて負でない電圧で駆動されてもよく、選択ワード線は、あるモードで正の電圧に駆動され、他の動作モードで負の電圧に駆動されてもよい。図14を参照すると、ブロック図は、有用なマルチヘッド型ワード線デコーダ構成600を示す。UXLバイアス線およびXSELN線は、ワード線分に対して垂直に横断し、RSEL行選択線はワード線分に対して並行に横断する。行デコーダ152は、複数のデコードRSEL線を生成し、これらのうちの2つには、606および608の符号が付される。このようなRSEL線は、ここではROWSEL線と記載され得る。アレイブロック選択デコーダおよびバイアス生成回路602は、4つのデコードソース選択バス線XSELNO,XSELN1,XSELN2,XSELN3を生成し、それぞれには620、622、624、および626の符号が付され、UXLバイアス線610が生成される。このようなXSELNバス線は、ここではXSELバス線という。四重すなわち、4つのヘッドを有するワード線駆動回路638は、4つの別個のワード線駆動回路630を含み、各々はワード線たとえば、ワード線636を関連するXSELNバス線たとえば、RSEL606が選択された場合にはセットモードまたはUXLバイアス線610RSEL606が非選択の場合にはセットモードに結合する。上記のように、セット動作モードにおいて、1つの選択XSELNは、選択バイアスレベルを運び得て、他のXSELN線は、非選択バイアスレベルを運び得る。同様に、第2の四重ワード線駆動回路が示され、4つの別個のワード線駆動回路640を含み、各々はワード線たとえば、ワード線646を関連するXSELN線またはUXLバイアス線610に結合する。同様のアレイブロック構成は、RoyEScheuerleinの米国特許第6,879,505号、特に図9に関連して記載されており、この開示内容は、その全体が引用によりここに援用される。図15を参照すると、ブロック図は、図14に示されるような、メモリアレイの少なくとも一部にわたって間隔を空けた4つのヘッドを有する駆動回路を複数含むマルチヘッド型のワード線デコーダ600を示す。グローバル行デコーダ152は、複数のデコード行選択RSEL線を生成し、これらの選択線にはRSEL[0],RSEL[1],...RSEL[n]の符号が付され、これらのうちの1つたとえば、RSEL[i]には上記と同様に606の符号が付される。アレイブロック選択デコーダおよびバイアス生成回路602は、マルチヘッド型のワード線駆動回路の各縦グループ612について、4つのデコードソース選択バス線XSELNおよび1つのUXLバイアス線を生成する。各マルチヘッド型のワード線駆動回路たとえば、638は、グローバル行デコーダ152によって生成されたRSELの1つに応答する。同様のアレイブロック構成が、RoyEScheuerleinの上記の米国特許第6,879,505号、特に図10に関して開示されている。図16を参照すると、概略図は、ワード線分配置を有する有用な三次元メモリアレイを示す。各ワード線には、メモリアレイの少なくとも1つ、より有利には2つ以上のワード線層上に1つ以上のワード線分が形成される。たとえば、第1のワード線は、メモリアレイの1つのワード線層上に配置されるワード線分660と他のワード線層上に配置されるワード線分662とによって形成される。ワード線分660,662は、縦接続658によって接続され、第1のワード線を形成する。縦接続658は、通常は他の層たとえば、半導体基板内に配置されるワード線駆動装置634,632への接続経路をもたらす。グローバル行デコーダ図示せずからのRSEL出力606は、ワード線分660,662に対して実質的に並行して横断し、ある場合はワード線分に実質的に垂直に横断するデコードソース選択バス線XSELN626に対してワード線分660,662を装置634を介して結合し、その他の場合にはUXLバイアス線610に対してワード線分660,662を装置632を介して結合する。また、縦接続659によって結合され、第2のワード線を形成し、第2のRSEL出力608に結合されるワード線駆動回路642,644への接続経路をもたらす、ワード線分661,663が示される。この図面が例示的なアレイの構成を示すのに対し、ここに記載されるデコーダ回路と併せて使用する他の実施形態が考えられる。たとえば、単一のメモリ面を有するメモリアレイは、ここに記載される概念を有利に利用し得る。完全にミラー対称のメモリ層の三次元配置を有する他の実施形態においてすなわち、ワード線が縦方向に2つのメモリ面によって共有され、ビット線が2つのメモリ面に共有される、ワード線分661および663は、奇数のワード線層のみに配置してもよく、追加的なワード線分は、同じRSEL線608によって制御されるがソース選択バスの異なるバス線に結合される別個のワード線駆動部図示せずによって駆動される偶数のワード線層に配置してもよい。別個の駆動部の接続により、ワード線およびビット線による完全にミラー対称の共有にも関わらずセルの独自の選択ができるようになる。このような完全なミラー対称のメモリアレイは、上記のRoyEScheuerleinの米国特許第6,879,505号、特に図4に完全に開示される。特定の好ましい実施形態において、6つのヘッドを有するワード線駆動部が利用される。このような6つのヘッドを有するワード線駆動回路と関連付けられた6つのワード線は、以下の米国特許第7,054,219号に記載されるように、2つの隣接するメモリブロックと共通である。すなわち、所与の6つのヘッドを有するワード線駆動部は、2つの隣接するブロックにおいて6つのワード線をデコードして駆動する。これらの隣接するブロックは、関連付けられたワード線駆動部の左右において見ることができる。しかしながら、好ましい実施形態においては、このようなマルチヘッド型のワード線駆動部は、実質的にアレイブロックの下に配置され、ブロック間にはワード線への縦接続のみが設けられる。LucaGFasoliらによって2005年3月31日に出願され、メモリアレイにおけるブロックの冗長性を組み込む方法および装置MethodandApparatusforIncorporatingBlockRedundancyinamemoryarrayと題され、開示の全体が引用によりここに援用される米国特許出願第11/095,907号現在の米国特許第7,142,471号に記載のように、ミラー対称でないアレイたとえば、ワード線層が単一のビット線層のみに関連するを有する特定の実施形態が考えられる。特に、この出願の図15においては、4つのビット線層が示され、16個のヘッドを有する列デコーダがアレイブロックの上部および底部の両方に設けられる。この図は、16個のヘッドを有する単一の列デコーダによって上部データバスに結合される4つのビット線層の各々に4つのビット線を示し4つのI/O層を記載、同様に16個のヘッドを有する単一の列デコーダによって底部データバスに結合される同じ4つのビット線層の各々に4つのビット線が示されるその記載において、16個の選択ビット線の2つのグループが同じアレイブロック内に位置する。2つのビット線層およびワード線層を共有して2つのメモリ面を形成するなど、他の半ミラー対称の実施形態が考えられる。2つのビット線層とワード線層を共有して2つのメモリ面を形成し、2つのワード線層とビット線層を共有して2つのメモリ面を形成し、Nlのアレイ線層各々はワード線層またはビット線層がN個のメモリ面を形成する、他の完全なミラー対称の実施形態も考えられる。図17は、本発明の特定の実施形態に係る三次元メモリアレイのワード線層およびビット線層を示す上面図である。他のワード線層およびビット線層は、示されるとおりに実施してもよく、一部の実施形態においては同じ縦接続を共有する。メモリブロック732,734がそれぞれ示され、複数のビット線733,735を含み、2:1で交互配置されたワード線分を有する。ブロックのワード線の半分への縦接続は、ブロックの左側にありたとえば、ワード線分737および縦接続739、ブロックのワード線の残り半分への縦接続は右側にあるたとえば、ワード線分736および縦接続740。これに加えて、各縦接続は、2つの隣接するブロックの各々においてワード線分として機能する。たとえば、縦接続740は、アレイブロック732においてワード線分736に接続し、アレイブロック734においてワード線分738に接続する。すなわち、各縦接続縦接続740などは、2つの隣接するブロックの各々においてワード線分によって共有される。しかし、期待されるように、第1および最後のアレイブロックのそれぞれの外側の縦接続は、第1および最後のアレイブロックにおいてワード線分としてのみ機能する。たとえば、ブロック734がメモリアレイまたはメモリベイを形成する複数のブロックのうちの最後のブロックである場合、その外側の縦接続たとえば、縦接続744は、ブロック734ないのワード線分742のみに対して機能し、アレイの残りにわたって2つのワード線分によって共有はされない。示されるようにワード線分を交互配置することによって、縦接続のピッチが個々のワード線分自体のピッチの2倍となる。これは、多くの受動素子メモリセルアレイで実現できるワード線のピッチが、縦接続を形成するために採用され得る構造の多くによって実現されるピッチよりも相当に小さいため、特に有利である。さらに、これによって、メモリアレイの下の半導体基板に適用されるワード線駆動回路の複雑さを小さくすることができる。図18は、例示的なメモリアレイ700のブロック図である。二重グローバル行デコーダ702,704は、アレイの行選択線を生成し、各々はアレイ700にわたって横断する。この実施形態において、ワード線駆動回路図示せずは、メモリアレイの下において空間的に分布しており、個々のメモリアレイブロック706,708の符号がふされた2つの交互の側部において縦接続によってワード線に結合している1つに符号710が付されている。示されるメモリアレイは、2つのメモリストライプ718,720を含み、4つの列デコーダおよびビット線回路ブロック712,714,715,716をそれぞれアレイの上部、上側中間部、下側中間部、および底部にさらに含む。追加のストライプを組み込んでもよく、各ストライプは1つ以上のメモリベイを含んでもよい。各ブロック内のビット線は、2:1で交互配置して列関係回路のピッチ要件を緩和するのが好ましい。例として、ビット線722は、上側列回路ブロック712と関連付けられすなわち、駆動および感知される、ビット線724は上側中間部の列回路ブロック714と関連付けられる。例示的な実施形態において、メモリアレイ700は、4つのメモリ面または他の数のメモリ面の各々に形成される受動素子メモリセルの三次元メモリアレイである。このようなメモリセルは、ここに記載されるように、トリミング可能な抵抗要素を組み込んでもよく、アンチヒューズを含んでもよい。このようなメモリセルは、接合ダイオードの代わりに、パンチスルーダイオードまたはオボニック切り替え装置を組み込んでもよい。各論理ワード線は、4つのワード線層の各々各々がメモリ面に関連付けられるにおいてワード線分に接続されてもよい。メモリアレイ700の各ストライプは、アレイブロック708などの大きな数のアレイブロックに分割される。ここに記載される特定の例示的な実施形態において、各メモリベイは、16個のアレイブロックを含むが、他の数のブロックを適用してもよい。例示的な実施形態において、各ブロックは、4つのメモリ面のそれぞれについて、4つのビット線層に288本のビット線を含み、ブロックごとに合計で1,152本のビット線を含む。ビット線は2:1で交互配置され、アレイブロックの上部および底部における列デコーダおよびデータI/O回路の各々は、576本のビット線に接触する。より大きい数を含む、このようなビット線およびアレイブロックの他の数および配置も考えられる。選択メモリアレイブロックにおいて、これらのソース選択バス線XSELNのうちの1つはデコードされ、行バイアス回路によってアクティブバイアス条件に駆動され、残りのバス線バイアス線ともいうは、非アクティブ条件すなわち、非選択ワード線に適した電圧に駆動される。このため、単一の選択RSEL線すなわち、図3におけるデコード出力ノード158に対応する行選択線は、選択メモリブロックにおいて1つのワード線をアクティブに駆動し、選択ブロックにおいて他のN-1ワード線を非選択バイアスレベルに駆動するのが好ましい。他の非選択メモリブロックにおいて、ソース選択バスの個別のバス線はアクティブに駆動されず、ワード線はアクティブRSEL線によって選択されない。代替的に、非選択アレイブロックにおけるソース選択バス線およびUXLバイアス線は、特に順方向モードにおいて浮遊したままとなり得る。たとえば、選択ブロックは、選択ワード線を共有しない第2のブロックに隣接してもよく、このような第2のブロックは浮遊し得る。非選択の相互配置されたワード線は、そのブロックに延在してブロックを非選択ワード線バイアスに対して浮遊させてもよい。同様に、非選択の相互配置ビット線のみを選択ブロックと共有する選択ブロックに隣接するブロックがあってもよく、このようなブロックは浮遊したままであってもよく、全てのアレイ線は非選択ビット線電圧あたりに浮遊する。各行選択線は、メモリストライプの全体において全てのメモリブロックにわたって横断し、ストライプのブロック対の各々の間に配置される4つのヘッドを有するワード線駆動部を駆動する2つ以上であってもよく、各々は第1および最後のブロックの外側に設けられる。RSEL線は、ROWSEL線およびグローバル行線としても知られ、ここでいう行デコーダ出力ノードに対応し得る。有用である例示的な回路、動作、バイアス条件、浮遊状態、読み取りおよびプログラミングモードを含む動作モードなどについての付加的な詳細は、上記の米国特許第6,879,505号においてさらに記載され、ChristopherJPettiらによるピッチの狭いメモリアレイ線のためのトランジスタレイアウト構成TransistorLayoutConfigurationforTightPitchedMemoryArrayLinesと題された米国特許第7,054,219号に付加的に記載されており、この開示はその全体が引用によりここに援用され、さらにRoyEScheuerleinらによるメモリ線ドライバの非バイナリグループのためのデコード回路DecodingCircuitforNonBinaryGroupsofMemoryLineDriversと題された2005年6月7日付けで出願された米国特許出願第11/146,952号に記載され、この開示はその全体が引用によりここに援用される。グローバル行線の選択時間の速度を上げるために、これらのRSEL線は、両端において2つの階層的行選択デコーダ702,704グローバル行デコーダ702,704としても知られるによって駆動され、各々は外側でアレイストライプの左側および右側に設けられる。階層的デコーダ構造を使用することにより、グローバル行デコーダ702のサイズを小さくなり、アレイの効率が向上する。加えて、試験性能を向上させるために逆方向デコードモードが簡便に提供され得て、これについては、KennethKSoらによる二重モード回路、これを組み込んだ集積回路メモリアレイ、および関連する動作の方法DualModeDecoderCircuitIntegratedCircuitMemoryArrayIncorporatingSameandRelatedMethodsofOperationと題された2004年12月30に出願された米国特許第11/026,493号にさらに記載されており、この開示は全体が引用によりここに援用される。このような階層的デコーダのための例示的な回路は、LucaGFasoliらによる複数ヘッドデコーダの複数のレベルを使用する高密度のメモリアレイを階層的にデコードする装置および方法ApparatusandMethodforHierarchicalDecodingofDenseMemoryArraysUsingMultipleLevelsofMultipleHeadedDecodersと題された米国特許出願公開第2006-0146639号A1に見られ、この開示は全体が引用によりここに援用される。ここに引用により援用される特定のテキスト形式の資料において、例示的な4つのヘッドを有するデコーダ回路は、4つの選択バイアス線と1つの非選択バイアス線とを含む。このような名前の根拠は、デコーダヘッドへの入力が選択された場合すなわち、実際のレベルに駆動所与のデコーダヘッドはその出力を選択バイアス線に結合することにある。しかしながら、決して、示される全ての4つのヘッドがそれぞれの出力を選択された出力を反映するレベルに駆動するわけではない。なぜなら、通常は、選択された出力に適した条件で選択バイアス線のうちの1つのみに実際にバイアスが加えられ、残りの3つの選択バイアス線には、非選択出力に適した条件においてバイアスが加えられるためである。マルチヘッド型デコーダのこれらの選択バイアス線は、ここではソース選択バスとして記載されるが、上記を除いては同様に動作する。これらのテキスト形式の資料のうちのいくつかは、上記の米国特許第7,486,587号に記載のような、単一の非選択バイアス線ではなく逆方向ソース選択バスである第2のこのようなバスを含む実施形態を開示する。逆に、マルチヘッドデコーダの入力ノードが非アクティブまたは非選択である場合、すべてのこのようなヘッドは、それぞれの出力を関連する非選択バイアス線または、逆方向ソース選択バスのそれぞれのバス線に駆動する。多くの有用な実施形態において、このような非選択バイアス線は、マルチヘッドデコーダの全てのヘッドによって共有される単一のバイアス線に結合されてもよい。デコードの付加的な階層レベル、デコードバスのバイアス回路構成、および関連する支持回路回路を含む、関連するワード線デコーダ構造および方法は、RoyEScheuerleinらによる二重用途ドライバ装置と併せてメモリアレイ線ドライバを利用するマルチヘッド型デコーダ構造MultiHeadedDecoderStructureUtilizingMemoryArrayLineDriverwithDualPurposeDriverDeviceと題された米国特許第6,856,572号にさらに記載され、この開示は全体が引用によりここに援用され、RoyEScheuerleinらによる非常に小さいレイアウトピッチを有する接触アレイ線に特によく適したツリーデコーダ構造TreeDecoderStructureParticularlyWellSuitedtoInterfacingArrayLinesHavingExtremelySmallLayoutPitchと題された米国特許第6,859,410号に記載され、この開示は全体が引用によりここに援用され、TianhongYanらによる可変極性デコーダ回路の使用方法MethodforUsingaReversiblePolarityDecoderCircuitと題された米国特許第7,525,869号に記載され、この開示は全体が引用によりここに援用される。図19を参照すると、二重極性デコーダ出力を実現するために必要なバルク基板758の電位たとえば、VSSの上下に駆動することが可能となるように特定のソース/ドレインノードを設けるために利用される、トリプルウェル構造が示される。PMOS装置たとえば、図面の右側に代表的なものが示されるが従来のNウェル756に形成される。NMOS装置たとえば、図面の左側に代表的なものが示されるは、中間深度Pウェル754がディープNウェル752によって囲まれるトリプルウェル構造に封入される。PMOS装置のための全てのNウェル756は、各動作モードにおいて最プラス電圧を共有し、NMOS装置のための全てのPウェル754は、各動作モードにおいて最マイナス電圧を共有する。図20を参照すると、改良されたトリプルウェル構造が示される。PMOS装置は、ディープNウェル802に囲われる。NMOS装置は、PMOS装置に使用される同じディープNウェル802によって中間深度Pウェル804が囲われるトリプルウェル構造内にある。転送ゲートのレイアウトは、PMOSディープNウェルとNMOSトリプルウェルディープNウェルとを融合することによってコンパクトなものとなる。これは、転送ゲート回路NMOSおよびPMOSトランジスタのソースおよびドレイン電圧が共通の電圧すなわち、デコーダ出力駆動回路における各結合回路のNMOSおよびPMOSトランジスタが並列に接続されるであるため、可能となる。上述のように、PMOS装置の全てのNウェル806は各動作モードにおいて最プラス電圧を共有しN領域812に結合される、NMOS装置の全てのPウェル804は、各動作モードにおいて最マイナス電圧を共有するP領域808に結合される。加えて、デコーダ出力駆動回路の全体は、Nウェル806バイアス電圧において共通のディープNウェル802を使用することができる。この融合構造は、ディープNウェル752とNウェル756との間隔の制限を回避する図19に示される。ここで使用されるように、セットの用語は、単一のまたはグループのメモリセルに対して順方向にバイアスを加え、各メモリセルを介して低い抵抗を引き起こすものとみなされる。リセットの用語は、メモリセルに対して逆方向にバイアスを加え、このようなセルの各々を介して高い抵抗を引き起こすものとみなされる。特定の実施形態において、メモリアレイは基板の上方に形成されてもよく、様々な回路ブロックは、メモリアレイの下方または下にあるものとして記載される。ここで使用されるように、概して単葉型を有する実際の物理的構造であるメモリアレイブロックの上方、下方、または下は、基板またはメモリ面などの表面に対して垂直な方向と比したものである。上記のように、メモリアレイは、ワード線分構造を含むのが好ましく図14に示される、三次元アレイであるのが好ましい。特定の実施形態において、所与のワード線層上のワード線は、単一のビット線層上のビット線に関連付けられ、特定の実施形態においては、所与のワード線層上のワード線は、いわゆる半ミラー対称配置で、2つのビット線層との間で共有されるすなわち、単一のワード線層と2つのメモリ面を定める2つのビット線層。特定の実施形態において、いわゆる完全ミラー対称配置によって、所与のワード線層上のワード線は、2つのビット線層間で共有され、所与のビット線層上のビット線は、2つのワード線層間で共有される。このようなメモリアレイの構造は、上記の米国特許第6,879,505号にさらに記載されている。様々なデコーダ回路についてのこれまでの記載では、単一のアレイブロックについて記載することに重きを置いた。各デコーダは、ソース選択バスとの関係で記載されたことを思い出されたい。ワード線デコーダの階層は、比較的直線的な順方向にあるとみなしてもよい。ソース選択バスおよび非選択バイアス線は、アドレス情報に基づいてデコードされ、どのアレイブロックがアクティブかどうかによって駆動される。類似の行デコーダ回路がここで参照される。非選択のアレイブロックと関連付けられたワード線のそれぞれのソース選択バスおよび/または非選択バイアス線は、選択アレイブロックと選択ワード線を共有しなければ、浮遊のままとなり得る。このような非選択のアレイブロックが選択アレイブロックと選択ワード線を共有する場合、非選択のワード線バイアスが供給されるのが好ましい。有用な列デコーダの配置は、上記の米国特許出願第11/095,907号および上記の米国特許出願公開第2006-0146639号A1に見られる。階層的なバス配置が採用され得て、読み取り/書き込みデータの効率的なルーティング、ならびに選択および非選択アレイブロック内でのビット線への効率的なバイアス印加がもたらされる。有用な階層的バス配置は、RoyEScheuerlein、LucaGFasoli、およびChristopherJPettiによるメモリアレイブロック選択のための2つのデータバスを組み込んだメモリアレイMemoryArrayIncorporatingTwoDataBussesforMemoryArrayBlockSelectionと題された米国特許出願第11/461,359号、現在の米国特許出願公開第2008-0025085号023-0052出願、ならびにRoyEScheuerleinおよびLucaGFasoliによるブロック選択が可能なメモリアレイのための階層的ビット線バイアスバスHierarchicalBitLineBiasBusforBlockSelectableMemoryArrayと題された米国特許出願第11/461,362号、現在の米国特許出願公開第2008-0025093号023-0053出願に記載され、これら両方は引用によりここに援用される。順方向動作読み取りおよびセットにおいて、例示的な階層的バス配置は、選択アレイブロックのXSELNバス上に適切なバイアスをもたらし、非選択アレイブロックのXSELNバスが浮遊したままとする。これは、選択アレイブロックに隣接するアレイブロックにおける不要な電力損失を減らすのに役立つ。選択アレイブロックにおける非選択ワード線は、適正な高電圧VUXたとえば、VPP-VTでバイアスが加えられ、共有されるワード線構造と併せて、これらの非選択ワード線も隣接する非選択アレイブロックに延在するすなわち、選択アレイブロックと共有される非選択アレイブロック内のワード線の半分。選択ワード線を共有する隣接するアレイブロックにおける非選択ビット線は、非選択ビット線電圧VUBたとえば、VTでバイアスが加えられるのが好ましい。これにより、非選択メモリセルを介したリーク電流による電力が消費される。隣接する非選択アレイブロックにおけるワード線の残り半分は浮遊し、VUB電圧に漏電し、リーク電力が非選択セルの半分において最小化される。選択ワード線ではなく非選択ワード線を共有する他の隣接するブロックにおいて、ビット線は浮遊したままであり、非選択ワード線電圧に浮遊し、これによって非選択セルの電力損失が回避される。上記の様々な実施形態に関しては、多くのタイプのメモリセルは逆方向バイアスを使用してプログラミングが可能であるたとえば、上記のリセットモード。このようなセルは、金属酸化物たとえば、遷移金属酸化物を有する受動素子セルとダイオードとを含む。他の適切なセルは、ダイオードマトリックスに抵抗材料を有するものを含む。例としては、プログラム可能な金属化接続、GST材料などの相変化抵抗器、有機材料の可変抵抗器、複合金属酸化物、炭素ポリマ膜、ドープカルコゲナイドガラス、および抵抗を変化させるために可動原子を含有するショットキーバリアダイオードなどが含まれる。選択される抵抗材料は、1度のプログラミングが可能なOTPメモリセル、または複数回書き込み可能なメモリセルを提供し得る。加えて、ポリシリコンダイオードは、逆方向バイアス応力によって伝導性が変化したものを採用することができる。逆方向リセット動作に有用なメモリセルは、SBradHernerらによる高密度三次元メモリセルHighDensityThreeDimensionalMemoryCellと題された米国特許第6,952,030号、およびTanmayKumarらによるトリミング可能な抵抗を有する切り替え可能な半導体メモリ要素を含むメモリセルの使用方法MethodforUsingaMemoryCellComprisingSwitchableSemiconductorMemoryElementwithTrimmableResistanceと題された2005年9月28日付で出願された米国特許出願11/237,167号に記載されている。適切な金属酸化物メモリセルは、SBradHernerによる抵抗切り替え酸化物または窒化物とアンチヒューズとを含むマルチレベル不揮発性メモリセルMultilevelNonvolatileMemoryCellComprisingaResistivitySwitchingOxideorNitrideandanAntifuseと題された2006年3月31日付で出願された米国特許出願11/394,903号に示される。複数の抵抗状態をもたらすことができる相変化材料を使用する適切なメモリセルは、RoyEScheuerleinらによる誘電体層と相変化材料とを直列に含む不揮発性メモリセルNonVolatileMemoryCellComprisingaDielectricLayerandaPhaseChangeMaterialinSeriesと題された米国特許出願公開第2005-0158950号に示される。これら上記の開示の各々は、その全体が引用によりここに援用される。遷移金属酸化物を有するたとえば、コバルトを有するものを含む他の例示的なメモリセル、およびステアリング要素のポリシリコン材料自体が切り替え可能抵抗材料を含む例示的なセルは、以下に参照されるMA-163-1出願に記載される。加えて、SBradHernerらによるダイオードと抵抗切り替え材料とを含む書換可能メモリセルRewritableMemoryCellComprisingaDiodeandaResistanceSwitchingMaterialと題された2005年5月9日に出願された米国特許出願第11/125,939号は、酸化ニッケルなどの酸化物と直列にダイオードを組み込んだ有用な書換可能メモリセルを開示しており、メモリセルの抵抗は低から高、高から低の抵抗状態に繰り返し変化し得る。SBradHernerらによるダイオードと抵抗切り替え材料とを含む不揮発性メモリセルNonvolatileMemoryCellComprisingaDiodeandaResistanceSwitchingMaterialと題された2006年3月31日付で出願された米国特許出願第11/395,995号は、順方向バイアスをしようしてセットされ、逆方向バイアスを使用してリセットされるOTPマルチレベル型メモリセルを開示する。これらの上記の開示の各々は、その全体が引用によりここに援用される。ここに記載される実施形態の多くにおいて、データ経路における各バス線に印加される正確なバイアス条件は、個別に制御が可能である。セットおよびリセット駆動部の各々についての具体的な電圧および電流の設定は、データ経路の各ビットについて調整ができる。結果として、2つ以上の状態を有する特定のメモリセルすなわち、マルチレベルのメモリセルが、ここに記載される構造の多くと併せた使用が考えられる。例示的なマルチレベル型メモリセルは、上記の米国特許出願第11/237,167号、および以下に参照されるMA-163-1出願に記載される。本発明を実施する際に有用である例示的な受動素子メモリセルおよび関連する不揮発性メモリ構造は、以下の文献に記載されており、これらの文献の各々は、その全体が引用によりここに援用される。MarkGJohnsonらによる縦方向に積層されたフィールドプログラミングが可能な不揮発性メモリおよびその製造方法VerticallyStackedFieldProgrammableNonvolatileMemoryandMethodofFabricationと題された米国特許第6,034,882号;NJohanKnallらによる三次元メモリアレイおよび製造方法ThreeDimensionalMemoryArrayandMethodofFabricationと題された米国特許第6,420,215号;MarkJohnsonらによる縦方向に積層された、フィールドプログラム可能な不揮発性メモリおよび製造方法VerticallyStackedFieldProgrammableNonvolatileMemoryandMethodofFabricationと題された米国特許第6,525,953号;MichaelVyvodaらによる複数ビットのデジタルデータを保存するデジタルメモリ方法およびシステムDigitalMemoryMethodandSystemforStoringMultipleBitDigitalDataと題された米国特許第6,490,218号;MichaelVyvodaらによるアクティブ装置における電気的に絶縁されたピラーElectricallyIsolatedPillarsinActiveDevicesと題された米国特許第6,952,043号;およびSBradHernerらによる高および低インピーダンス状態を有する誘電体アンチヒューズを有さない不揮発性メモリセルNonvolatileMemoryCellWithoutaDielectricAntifuseHavingHighandLowImpedanceStatesと題された米国特許出願公開第2005-0052915号本発明を実施する際に有用となり得るメモリセル構造、回路、システム、および方法は、以下の出願に記載されている。各々の出願は、2006年7月31日に出願され、その全体が引用によりここに援用される。RoyScheuerleinおよびTanmayKumarによる多用途メモリセルおよびメモリアレイMultiUseMemoryCellandMemoryArrayと題された米国特許出願第11/496,985号であって、現在の米国特許出願公開第2007-0069276号10519-141出願;RoyScheuerleinおよびTanmayKumarによる多用途メモリセルおよびメモリアレイの使用方法MethodforUsingaMultiUseMemoryCellandMemoryArrayと題された米国特許出願第11/496,984号であって、現在の米国特許出願公開第2007-0070690号10519-150出願;RoyScheuerleinによる多目的メモリアレイMixedUseMemoryArrayと題された米国特許出願第11/496,874号であって、現在の米国特許出願公開第2008-0023790号10519-142出願;RoyScheuerleinによる多目的メモリアレイの使用方法MethodforUsingaMixedUseMemoryArrayと題された米国特許出願第11/496,983号であって、現在の米国特許出願公開第2008-0025118号10519-151出願;RoyScheuerleinおよびChristopherPettiによる異なるデータ状態を伴う多目的メモリアレイMixedUseMemoryArrayWithDifferentDataStatesと題された米国特許出願第11/496,870号であって、現在の米国特許出願公開第2008-0025069号10519-149出願;RoyScheuerleinおよびChristopherPettiによる異なるデータ状態を伴う多目的メモリアレイの使用方法MethodforUsingaMixedUseMemoryArrayWithDifferentDataStatesと題された米国特許出願第11/497,021号であって、現在の米国特許出願公開第2008-0025062号10519-152出願;RoyScheuerleinによる不揮発性メモリにおける制御されたパルス動作ControlledPulseOperationsinNonVolatileMemoryと題された米国特許出願第11/461,393号であって、現在の米国特許出願公開第2008-0025076号SAND-01114US0出願;RoyScheuerleinによる不揮発性メモリにおける制御されたパルス動作のためのシステムSystemsforControlledPulseOperationsinNonVolatileMemoryと題された米国特許出願第11/461,399号であって、現在の米国特許出願公開第2008-0025077号SAND-01114US1出願;RoyScheuerleinおよびChristopherJPettiによる高帯幅で一度のフィールドプログラム可能なメモリHighBandwidthOneTimeFieldProgrammableMemoryと題された米国特許出願第11/461,410号であって、現在の米国特許出願公開第2008-0025061号SAND-01115US0出願;RoyScheuerleinおよびChristopherJPettiによる高帯幅で一度のフィールドプログラム可能なメモリのためのシステムSystemsforHighBandwidthOneTimeFieldProgrammableMemoryと題された米国特許出願第11/461,419号であって、現在の米国特許出願公開第2008-0025067号SAND-01115US1出願;RoyScheuerleinおよびTanmayKumarによる不揮発性メモリにおける逆方向バイアストリミング動作ReverseBiasTrimOperationsinNonVolatileMemoryと題された米国特許出願第11/461,424号であって、現在の米国特許出願公開第2008-0025068号SAND-01117US0出願;RoyScheuerleinおよびTanmayKumarによる不揮発性メモリにおける逆方向バイアストリミング動作のためのシステムSystemsforReverseBiasTrimOperationsinNonVolatileMemoryと題された米国特許出願第11/461,431号であって、現在の米国特許出願公開第2008-0025078号SAND-01117US1出願;TanmayKumar、SBradHerner、RoyEScheuerlein、およびChristopherJPettiによるトリミング可能な抵抗を伴う切り替え可能な半導体メモリ要素を含むメモリセルの使用方法MethodforUsingaMemoryCellComprisingSwitchableSemiconductorMemoryElementwithTrimmableResistanceと題された米国特許出願第11/496,986号であって、現在の米国特許出願公開第2007-0072360号MA-163-1出願LucaGFasoli、ChristopherJPetti、およびRoyEScheuerleinによる可逆極性ワード線およびビット線デコーダを組み込んだ受動素子メモリPassiveElementMemoryArayIncorporatingReversiblePolarityWordLineandBitLineDecodersと題された米国特許出願第11/461,339号であって、現在の米国特許出願公開第2008-0025066号023-0048出願;LucaGFasoli、ChristopherJPetti、およびRoyEScheuerleinによる可逆極性ワード線およびビット線デコーダを組み込んだ受動素子メモリの使用方法MethodforUsingaPassiveElementMemoryArayIncorporatingReversiblePolarityWordLineandBitLineDecodersと題された米国特許出願第11/461,364号であって、現在の米国特許出願公開第2008-0025132号023-0054出願;RoyEScheuerlein、TylerThorp、およびLucaGFasoliによるマルチレベル型受動素子メモリセルを読み取る装置ApparatusforReadingaMultiLevelPassiveElementMemoryCellArrayと題された米国特許出願第11/461,343号であって、現在の米国特許出願公開第2008-0025088号023-0049出願;RoyEScheuerlein、TylerThorp、およびLucaGFasoliによるマルチレベル型受動素子メモリセルを読み取る方法MethodforReadingaMultiLevelPassiveElementMemoryCellArrayと題された米国特許出願第11/461,367号であって、現在の米国特許出願公開第2008-0025089号023-0055出願;RoyEScheuerleinおよびLucaGFasoliによる読み取り/書き込み回路をメモリアレイに結合するための二重データ依存バスDualDataDependentBussesforCouplingReadWriteCircuitstoaMemoryArrayと題された米国特許出願第11/461,352号であって、現在の米国特許出願公開第2008-0025131号023-0051出願;RoyEScheuerleinおよびLucaGFasoliによる読み取り/書き込み回路をメモリアレイに結合するための二重データ依存バスの使用方法MethodforUsingDualDataDependentBussesforCouplingReadWriteCircuitstoaMemoryArrayと題された米国特許出願第11/461,369号であって、現在の米国特許出願公開第2008-0025133号023-0056出願;RoyEScheuerlein、LucaGFasoli、およびChristopherJPettiによるメモリアレイブロック選択のための2つのデータバスを組み込んだメモリアレイMemoryArrayIncorporatingTwoDataBussesforMemoryArrayBlockSelectionと題された米国特許出願第11/461,359号であって、現在の米国特許出願公開第2008-0025085号023-0052出願;RoyEScheuerlein、LucaGFasoli、およびChristopherJPettiによるメモリアレイブロック選択のための2つのデータバスを組み込んだメモリアレイの使用方法MethodforUsingTwoDataBussesforMemoryArrayBlockSelectionと題された米国特許出願第11/461,372号であって、現在の米国特許出願公開第2008-0025134号023-0057出願;RoyEScheuerleinおよびLucaGFasoliによるブロック選択可能なメモリアレイの階層的ビット線バイアスバスHierarchicalBitLineBiasBusforBlockSelectableMemoryArrayと題された米国特許出願第11/461,362号であって、現在の米国特許出願公開第2008-0025093号023-0053出願;およびRoyEScheuerleinおよびLucaGFasoliによるブロック選択可能なメモリアレイの階層的ビット線バイアスバスの使用方法MethodforUsingaHierarchicalBitLineBiasBusforBlockSelectableMemoryArrayと題された米国特許出願第11/461,376号であって、現在の米国特許出願公開第2008-0025094号023-0058出願すでに認識されているように、ここで示された具体的かつ例示的な実施形態は、特定の電圧、デコード出力の数、デコーダヘッドの数、バス線の数、データバスの数、メモリベイ内のアレイブロックの数、およびメモリストライプの数など、具体的な数値例との関係で記載された。この開示における教示を使用し、他の設計目的と合致する他の変形例を適用してもよい。明瞭化のために、ここに記載の適用例の決められた特徴は、全ては示されず、記載されない。ここで使用される、選択ビット線を第1のバスに結合するとは、このような選択ビット線の各々を第1のバスの対応するバス線に結合させることを意味する。ここで使用される、ワード線たとえば、ワード線分を含むおよびビット線は、直交するアレイ線を通常は表わし、少なくとも読み取り動作においてワード線が駆動されてビット線が感知されるという当該技術における共通の推定に概して従う。さらに、ここで使用される、グローバル線たとえば、グローバル選択線は、2つ以上のメモリブロックにわたるアレイ線であり、このようなグローバルがメモリアレイ全体にわたって、または実質的に集積回路の全体にわたって横断しなければならないことを示唆する特定的な推定はなされるべきではない。ここで使用される、データバスまたはデータバスセグメントは、少なくともときどきデータ依存情報を運ぶものであって、常に運ぶ必要はない。たとえば、このようなデータバスは、特定の動作モードにおいてこのようなデータバスの各バス線上で同じバイアス情報を運び得る。データ回路は1つ以上、またはいかなる組み合わせの読み取り/書き込み回路、セット回路、リセット回路、読み取り回路、またはプログラミング回路を適切に含み得る。ここで使用される、アレイブロック内の選択ビット線などの選択線は、マルチヘッド型デコーダ回路によって同時に選択されるこのようなビット線に対応し、各々が対応するバス線に結合される。このようなビット線は、データまたはI/O回路によって選択され得る、またはされ得ず、所与の読み取り動作、プログラミング動作、セット動作、リセット動作、または消去動作を実際に行う。たとえば、16個のヘッドを有する列デコーダが同時に16個のビット線を選択して所与のバスたとえば、SELBバスに結合させる場合、16本のビット線のグループのうち、いずれのビット線も所与の動作モードに適した選択すなわち、アクティブバイアス条件を受け取らない、または1つのビット線、1つ以上のビット線、もしくは全てのビット線が受け取る一方で、残りのビット線は、非選択すなわち非アクティブバイアス条件を受け取り得る。このようなバスは、データ依存バスとして記載され得る。他の実施形態において、2つの同時に選択されたメモリセルが異なるデータ状態にプログラミングされる場合などにおいて、2つ以上のこのような選択バイアス条件が所与のバス上を運ばれ得る。ここで使用される、受動素子メモリアレイは、複数の2端子メモリセルを含み、各々は、関連するX線たとえば、ワード線と関連するY線たとえば、ビット線との間に接続される。このようなメモリアレイは、二次元平面アレイ、または2つ以上のメモリセルの面を有する三次元アレイであり得る。このようなメモリセルの各々は、逆方向の電流すなわち、カソードからアノードが順方向の電流よりも低い非線形の導電性を有する。受動素子メモリアレイは、1度のプログラミングが可能なすなわち、1度の書き込みメモリアレイまたは読み取り/書き込みすなわち、多くの書き込みメモリアレイであってもよい。このような受動素子メモリセルは、概して所定の方向に電流を方向づける電流ステアリング要素、および状態を変化させることができる他の部品たとえば、ヒューズ、アンチヒューズ、コンデンサ、抵抗要素などを有するとみなしてもよい。メモリ要素のプログラミング状態は、メモリ要素が選択された際に電流の流れまたは電圧の低下を感知することによって読み取ってもよい。様々な図面における様々なアレイ線の方向性は、単にアレイにおける交差線の2つのグループについての記載を容易とするものである。ここで使用される、2つ以上の集積回路装置が併せてパケージ化された、または近接したものよりも、集積回路メモリアレイはモノリシック集積回路構造である。ここで使用される、アレイブロックまたはメモリアレイブロックは、一般にデコーダ、読み取り/書き込み回路、バス、または他の構造をつなげた隣接する連続的なメモリセルのである。デコーダ回路の極性は、動作電圧の遷移に関係なく、アクティブハイまたはアクティブローの選択デコーダ出力を言うたとえば、6Vの選択出力および接地の非選択出力を有する1つのデコーダが、接地の選択出力および-6Vの非選択出力を有する他のデコーダと同じ極性を有する。ここで使用される、第1の電圧に電力が供給される回路とは、接地標準電位に関係なく、第1の電圧差がこのような回路にわたって与えられることを意味する。回路の動作電圧は、上位供給電圧VHIと下位供給電圧VLOとの間の電圧差たとえば、動作電圧=VHI-VLOを意味し、これらの電圧が1つ以上の極性であることには関わらない。たとえば、VHI=4VおよびVLO=GNDの回路は、VHI=GNDおよびVLO=-4Vの回路のように、4ボルトの動作電圧を有する。特定の記載において使用される選択バス線またはビット線電圧、または他のバイアス条件は、所与の動作モードにおける書き込みのための選択アドレスおよび適切なデータ状態の両方に関して記載されている。たとえば、プログラミングされるデータ状態に基づいて選択ビット線に結合される選択ソース選択バスは、選択ビット線に関連付けられた選択メモリセルの状態に書き込み電圧を変化させ得る、または選択ビット線と関連付けられた選択メモリセルの状態を変化させないように非アクティブ電圧を逆に運び得る。すなわち、ビット線は書き込みのために選択すなわち、アドレス指定してもよいが、データ状態は実際のプログラミング電圧を選択バス線に抑止する。ここで使用される、第1の動作モードおよび第2の動作モードの各々は、上記の動作モードを意味し、待機、読み取り、書き込み、消去、ブロック消去、プログラミング、セット、リセット、およびブロックリセットを含む。書き込み動作モードは、セット、リセット、ブロックリセット、消去、ブロック消去、またはプログラミングとしても記載される1つ以上のメモリセルの状態を変化させる役割を持つ任意の動作モードを指す。ここでのブロック図は、ブロックを接続する単一ノードの用語を使用して記載され得る。それでもなお、状況により必要となる場合、このようなノードは、差分信号を運ぶための一対のノードを実際に表わし得る、またはいくつかの関連する信号を運ぶ、またはデジタルワードまたはたのマルチビット信号を形成する複数の信号を運ぶための複数の別個の配線たとえば、バスを表わし得る。回路および物理的構造が一般に推定される一方で、現代の半導体設計および製造において、物理的構造および回路は、結果として製造される半導体集積回路と同じく、後続の設計、試験、または製造段階に適したコンピュータ読み取り可能な記載形態で具現化され得る。このため、従来の回路または構造に係る請求項は、特定の文言と合致して、コンピュータ読み取り可能な符号およびこれを表わすものに読み取られてもよく、媒体または適切な読み取り機器と組み合わせて具現化され、対応する回路および/または構造の製造、試験、または設計の改良を可能とする。本発明は、回路、このような回路を含むパッケージ化されたモジュール、このような回路および/またはモジュールおよび/または他のメモリ装置を利用するシステム、関連する動作方法、このような回路を製造するための関連する方法、このような回路および方法に係るコンピュータ読み取り可能な記憶媒体の符号化、ここに記載される、または添付の請求項に規定される全てのものを含むことが考えられる。ここで使用されるように、コンピュータ読み取り可能な記憶媒体は、少なくとも、ディスク、テープ、またはたの磁気、光、半導体フラッシュメモリカード、ROM、または電子記憶媒体を含む。回路の符号化は、回路の概略的情報、物理的レイアウト情報、習慣的シミュレーション情報を含み得る、および/または回路が表わされるまたは通信され得る他の符号化を含み得る。上記の詳細な記載は、本発明の多くの実施可能な形態のいくつかのみを示すものである。このため、詳細な説明は限定ではなく例示を意図している。ここに開示の実施形態の変形および偏光は、ここに規定される記載に基づいて行われ得る。この発明を規定するのは、均等物を含む以下の請求項のみが意図される。"