複数のメモリセルブロックを有するメモリセルアレイと、前記複数のメモリセルブロックに該当する複数のワードライン選択部と、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインを有するそれぞれのグローバルライングループとを備える、半導体集積回路装置。前記ワードライン選択部の各々は前記駆動信号に応答して、前記複数の信号ラインの電圧を前記メモリセルブロックに各々伝達するためのドレーン選択スイッチングトランジスター、複数のセルスイッチングトランジスター、及びソーススイッチングトランジスターを備えることを特徴する、請求項1に記載の半導体集積回路装置。前記グローバルライングループはグローバルドレーン選択ライン、複数のグローバルワードライン、及びグローバルソースラインを備えることを特徴する、請求項1に記載の半導体集積回路装置。前記メモリセルブロックは、交差する複数のワードライン及び複数のビットラインを備え、前記それぞれのビットラインにドレーン選択トランジスター、複数のセルトランジスター及びソース選択トランジスターがストリングをなすように直列で連結していることを特徴する、請求項1に記載の半導体集積回路装置。同一のプレーン内に具備される第1メモリセルブロック及び第2メモリセルブロックと、前記第1及び第2メモリセルブロックの各々に対応されて具備される第1ワードライン選択部及び第2ワードライン選択部と、前記第1ワードライン選択部及び第2ワードライン選択部の各々に高電圧を提供する第1グローバルライングループ及び第2グローバルライングループと、前記第1ワードライン選択部及び第2ワードライン選択部に駆動信号を提供するブロック選択部とを備える、半導体集積回路装置。前記第1メモリセルブロック及び第2メモリセルブロックの各々は、交差する複数のワードライン及び複数のビットラインを有し、前記それぞれのビットラインにドレーン選択トランジスター、複数のセルトランジスター及びソース選択トランジスターがストリングをなすように直列で連結されていることを特徴する、請求項5に記載の半導体集積回路装置。前記第1ワードライン選択部及び第2ワードライン選択部の各々は、前記駆動電圧により該当グローバルライングループから提供される信号を前記ドレーン選択トランジスターのゲートに提供するように構成されたドレーン選択スイッチングトランジスターと、前記駆動電圧により駆動されて、前記複数のセルトランジスターの各々に対応されて、前記複数のセルトランジスターのゲートの各々にワードライン信号を提供するように連結する複数のセルスイッチングトランジスターと、前記駆動電圧により、該当グローバルライングループから提供される信号を前記ソース選択トランジスターのゲートに提供するように構成されるソース選択スイッチングトランジスターとを備えることを特徴する、請求項6に記載の半導体集積回路装置。前記第1グローバルライングループ及び第2グローバルライングループの各々は、前記ドレーン選択スイッチングトランジスターのドレーンに連結するグローバルドレーンラインと、前記複数のセルスイッチングトランジスターのドレーンの各々に連結する複数のグローバルワードラインと、前記ソース選択トランジスターのドレーンに連結するグローバルソースラインとを備えることを特徴する、請求項7に記載の半導体集積回路装置。前記ドレーンスイッチングトランジスターのソースの各々にグラウンド電圧を伝達するための制御スイッチがさらに具備されることを特徴する、請求項7に記載の半導体集積回路装置。複数のメモリセルブロックと対応されて各々具備され、複数のスイッチングトランジスターで構成される複数のワードライン選択部と、前記複数のワードライン選択部を構成する複数のスイッチングトランジスターに駆動信号を提供するブロック選択部と、前記複数のワードライン選択部の各々に対応して具備され、該当ワードライン選択部を構成するスイッチングトランジスターの各々に所定電圧を提供する複数の信号ラインを有する複数のグローバルライングループとを備え、前記複数の信号ラインは前記ワードライン選択部とのコンタクトにおいて、前記スイッチングトランジスターと連結のための一つのコンタクトを有する、半導体集積回路装置。第1プレーンに位置され、前記第1プレーンの内に具備された複数のメモリセルブロックと対応されるように構成されて、複数のスイッチングトランジスターで構成される複数の第1ワードライン選択部と、第2プレーンに位置され、前記第2プレーンの内に具備された複数のメモリセルブロックと対応されるように構成されて、複数のスイッチングトランジスターで構成された複数の第2ワードライン選択部と、前記第1ワードライン選択部及び第2ワードライン選択部を構成する複数のスイッチングトランジスターに駆動信号を提供するブロック選択部と、前記第1ワードライン選択部及び第2ワードライン選択部の各々に対応して具備され、該当ワードライン選択部を構成するスイッチングトランジスターの各々に所定電圧を提供する複数の信号ラインを有する複数のグローバルライングループとを備える、半導体集積回路装置。前記複数のグローバルライングループは前記第1プレーン及び第2プレーンの各々に位置されることを特徴する、請求項11に記載の半導体集積回路装置。本発明は、複数のワードライン選択部が一つのブロック選択部を共有しながら、複数のワードライン選択部の各々に対応されるグローバルライングループを具備することを特徴とする半導体集積回路装置を提供する。本発明の一態様に係る半導体集積回路装置は、複数のメモリセルブロックを具備するメモリセルアレイと、前記複数のメモリセルブロックに該当する複数のワードライン選択部と、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインとを備えるそれぞれのグローバルライングループを含む。また、本発明の他の態様に係る半導体集積回路装置は、同一のプレーン内に具備される第1及び第2メモリセルブロックと、前記第1及び第2メモリセルブロックの各々に対応されて具備される第1及び第2ワードライン選択部と、前記第1及び第2ワードライン選択部の各々に高電圧を提供する第1及び第2グローバルライングループと、前記第1及び第2ワードライン選択部に駆動信号を提供するブロック選択部とを備える。また、本発明の他の態様に係る半導体集積回路装置は、複数のメモリセルブロックと対応されて各々具備され、複数のスイッチングトランジスターで構成される複数のワードライン選択部と、前記複数のワードライン選択部を構成する複数のスイッチングトランジスターに駆動信号を提供するブロック選択部と、前記複数のワードライン選択部の各々に対応して具備され、該当ワードライン選択部を構成するスイッチングトランジスターの各々に所定電圧を提供する複数の信号ラインを具備する複数のグローバルライングループとを備え、前記複数の信号ラインは前記ワードライン選択部とのコンタクトにおいて、前記スイッチングトランジスターと連結のための一つのコンタクトを含む。また、本発明の他の態様に係る半導体集積回路装置は、第1プレーンに位置され、前記第1プレーンの内に具備された複数のメモリセルブロックと対応されるように構成されて、複数のスイッチングトランジスターで構成される複数の第1ワードライン選択部と、第2プレーンに位置され、前記第2プレーンの内に具備された複数のメモリセルブロックと対応されるように構成されて、複数のスイッチングトランジスターで構成された複数の第2ワードライン選択部と、前記第1及び第2ワードライン選択部を構成する複数のスイッチングトランジスターに駆動信号を提供するブロック選択部と、前記第1及び第2ワードライン選択部の各々に対応して具備され、該当ワードライン選択部を構成するスイッチングトランジスターの各々に所定電圧を提供する複数の信号ラインとを備える複数のグローバルライングループを含む。本発明の一態様に係る半導体集積回路装置は、ワードライン選択部の次に広い面積を占めるブロック選択部の数を減少させることができ、レイアウト効率を改善することができる。一方、ブロック選択部の数を減少させるために、複数のラインで構成されたグローバルライングループをさらに設置されなければならないが、追加してグローバルライングループが設置される部分はワードライン選択部を形成するためにあらかじめ空けておいた領域であるから、グローバルラインを配置させるための面積の追加は要求されない。そして、ワードライン選択部の代わりにグローバルラインが配置されることによって、一つのグローバルラインに設置されるコンタクトの数が減少するようになる。これにより、複数のコンタクトによる接合キャパシタンス及び隣接コンタクトの間のディスターバンス問題を防止することができる。以下、添付した図面に基づいて本発明の望ましい一実施形態に対して説明する。図2は本発明の一実施形態に係る半導体集積回路装置であるフラッシュメモリ装置100のブロック図で、本図面では複数のメモリセルブロックのうち2個のメモリセルブロックに対して、一例として説明する。本発明の一実施形態に係るフラッシュメモリ装置100はメモリセルアレイ110、ワードライン選択部120及びブロック選択部130で構成されることができる。メモリセルアレイ110は第1メモリセルブロック110a及び第2メモリセルブロック110bを含むことができる。第1及び第2メモリセルブロック110a、110bは同じプレーンplaneの空間内に位置することができ、第1及び第2メモリセルブロック110a、110bの間にソースラインSLが具備されることができる。第1及び第2メモリセルブロック110a、110bはソースラインSLを間に置いて相互対応するように配置されることができる。ワードライン選択部120は第1メモリセルブロック110a及び第2メモリセルブロック110bの各々に対応する第1ワードライン選択部120a及び第2ワードライン選択部120bを含む。第1ワードライン選択部120aは第1メモリセルブロック110aの複数のワードラインのうち一つを選択する構成を有する。同じように、第2ワードライン選択部120bは第2メモリセルブロック120bの複数のワードラインのうち一つを選択する構成を有する。このような第1及び第2ワードライン選択部120a、120bは複数のスイッチングトランジスターで構成される。ブロック選択部130とワードライン選択部120との間には複数のグローバルラインが具備される。複数のグローバルラインは第1及び第2グローバルライングループGL0、GL1で区分されることができる。第1グローバルライングループGL0は第1ワードライン選択部120aと電気的に連結されて、第2グローバルライングループGL1は第2ワードライン選択部120bと電気的に連結される。ブロック選択部130は第1及び第2ワードライン選択部120a、120bに共有されて、これらの駆動を制御する。このようなブロック選択部130はブロック選択ワードライン信号BLSWLを生成して、第1及び第2ワードライン選択部120a、120bに各々提供する。ブロック選択部130はフラッシュメモリ装置において、ワードライン選択部120a、120bの次に広い面積を占める回路ブロックである。このようなブロック選択部130を複数のワードライン選択部120a、120bが共有するようにして、その数を減少させることによって、全体的にフラッシュメモリ装置の占有面積を縮小することができる。この時、ブロック選択部130が複数のワードライン選択部120a、120bに共有されても、正常な動作を遂行するためには共有されたワードライン選択部120a、120bの数だけグローバルライングループGWLGがより設置されなければならない。よく知らされた通り、ワードライン選択部120a、120bは高電圧をスイッチングしなければならないので、非常に広い面積を占めることが知られている。したがって、フラッシュメモリ装置の設計の時、ワードライン選択部120a、120bの性能を確保するために、一定の面積がワードライン選択部120a、120bの面積として割り当てられている。これにより、現在のフラッシュメモリ装置はブロック選択部130とワードライン選択部120a、120bとの間に充分な間隔を有している。したがって、複数のグローバルラインを具備したグローバルライングループGLの数を増やしても、追加して面積が要求されることではない。図3は図2のフラッシュメモリ装置を具体的に図示した回路図である。図3を参照すると、第1及び第2メモリセルブロック110a、110bは交差する複数のワードラインLWL0<0:31>、LWL1<0:31>及び複数のビットラインBLO、BLEを含む。複数のビットラインは交代に配置される複数のオードoddビットラインBLO及び複数のイーブンevenビットラインBLEで区分されることができて、それぞれのビットラインBLO、BLEには直列で連結したモストランジスターで構成されたセルストリング112が連結される。セルストリング112はドレーン選択トランジスターDST、複数のセルトランジスター<N1:N32>及びソース選択トランジスターSSTが直列で連結して構成される。一方、一つのワードラインに連結したトランジスター等のグループを一般的にページ124と称する。これにより、それぞれのメモリセルブロック110a、110bは複数のセルストリング112及び複数のページ124で構成される。第2メモリセルブロック110bは第1メモリセルブロック110aと同じ構成を有するものの、第1及び第2メモリセルブロック110a、110bの間に位置するソースラインSLを基準に対称になる形態で配置される。また、第1及び第2メモリセルブロック110a、110bのソース選択トランジスターSSTは前記ソースラインSLと電気的に連結される。第1ワードライン選択部120aはドレーン選択スイッチングトランジスターDSW、セルスイッチングトランジスター<SW1:SW32>及びソース選択スイッチングトランジスターSSWで構成される。ここで、前記グローバルライングループGL0、GL1の各々はグローバルドレーン選択ラインGDL0、GDL1、複数のグローバルワードラインGWL0<0:31>、GWL1<0:31>及びグローバルソース選択ラインGSL0、GSL1で構成されることができる。第1ワードライン選択部120aのドレーン選択スイッチングトランジスターDSWは第1グローバルライングループGL0のグローバルドレーン選択ラインGDL0と第1メモリセルブロック110a内の第1ドレーン選択ラインDSL0と電気的に連結されて、ブロック選択ワードライン信号BLSWLに応答して駆動される。複数のセルスイッチングトランジスター<SW1:SW32>は第1グローバルライングループGL0のグローバルワードライン<GWL0<0:31>の各々とローカルワードラインLWL0<0:31>との間に各々連結されて、ブロック選択ワードライン信号BLSWLに応答して各々駆動される。ソース選択スイッチングトランジスターSSWは第1グローバルライングループGL0のソース選択ラインGSL0と第1ソース選択ラインSSLとの間に連結されて、ブロック選択ワードライン信号BLSWLに応答して駆動される。第2ワードライン選択部120bは第1ワードライン選択部120aと同じ構成を有するものの、前記第2グローバルライングループGL1の第2グローバルドレーン選択ラインGDL1、複数の第2グローバルワードラインGWL1<0:31>及び第2グローバルソース選択ラインGSL1と各々連結するように構成されることができる。この時、メモリセルブロック110a、110bの駆動を選択的に制御できるようにドレーン選択スイッチングトランジスターDSWのソースすなわち、ドレーン選択トランジスターDSTのゲートにグラウンド電圧を提供する制御スイッチCSW1、CSW2をさらに含むことができる。制御スイッチCSW1、CSW2はブロック選択部130の反転されたブロック選択ワードライン信号/BLSWLに応答して、セルグラウンドラインSELGNDのグラウンド電圧を前記ドレーン選択ラインDSL0、DSL1に選択的に提供する。ブロック選択部130は前述したように、第1及び第2ワードライン選択部120a、120bを共有するように構成される。言い換えると、ブロック選択部130はブロック選択ワードライン信号BLSWLを生成して、前記ブロック選択ワードライン信号BLSWLは前記第1及び第2ワードライン選択部120a、120bのセルスイッチングトランジスター<SW1:SW32>のゲートすべてに提供される。ブロック選択部130は図4に図示されたように、制御部210、ディスチャージ部220及びプリチャージ部230を含むことができる。制御部210はNMOSトランジスターN11を含む。NMOSトランジスターN11はプリチャージ信号PREに応答して、制御信号CONをノードCに伝達する。制御信号CONはプログラムプリチャージ信号及びアドレス信号らの組合せによって得ることができる。ディスチャージ部220はNMOSトランジスターN12で構成されることができる。NMOSトランジスターN12はディスチャージ信号DISに応答して、ノードCの電圧をディスチャージさせる。プリチャージ部230はスイッチング部233及びクランピング部clamping:235で構成されることができる。スイッチング部233は高電圧ターミナルVPPとノードCの間に直列で連結する一対のNMOSトランジスターN13、N14で構成される。これらNMOSトランジスターN13、N14は第1及び第2アドレスコーディング信号GA、GBに応答して各々ターンオンされる。スイッチング部233を構成するNMOSトランジスターN13、N14がターンオンされると、前記ノードCは高電圧レベルVPPでプリチャージされる。クランピング部235は高電圧ターミナルVPPとノードCの間に直列で連結したダイオード形態を有する一対のNMOSトランジスターN15、N16で構成される。ここで、ダイオード形態を有するNMOSトランジスターは当業者に知らされたように、ゲートとソースとが共通で連結した形態を言う。このようなクランピング部235はノードCの電圧すなわち、ブロック選択ワードライン信号BLSWLが設定された電圧レベル以上で上昇する場合、これをクランピングしてブロック選択ワードライン信号BLSWLの電圧レベルを設定されたレベルで維持する。このような構成を有する半導体メモリ装置100はブロック選択部130が第1及び第2ワードライン選択部120a、120bに共有されているので、ブロック選択部130の出力信号であるブロック選択ワードライン信号BLSWLが第1及び第2ワードライン選択部120a、120bを構成するスイッチングトランジスターDSW、SW<1:32>、SSWに同時に提供される。この時、前記ブロック選択ワードライン信号BLSWLがハイレベルでイネーブルされると、第1及び第2ワードライン選択部120a、120bを構成するスイッチングトランジスターDSW、SW<1:32>、SSWが同時にターンオンされるとしても、第1ワードライン選択部120a及び第2ワードライン選択部120bが互いに異なるグローバルライングループGL0、GL1に各々連結されることによって、各メモリブロック別にワードラインが個別に制御される。例えば、第1メモリセルブロック110aのワードラインLWL0<n>を選択しようとする場合、第1及び第2ワードライン選択部120a、120bにブロック選択ワードライン信号BLSWLが提供されても、それぞれのグローバルワードラインに印可される電圧によって、前記第1メモリセルブロック110aの特定位置のワードラインLWL0<n>だけ所定電圧が印可される。また、従来の場合、一つの該当グローバルラインに各ワードライン選択部の同一機能のスイッチングトランジスターらがコンタクトされなければならないために、一つのグローバルラインに複数のコンタクトが形成された。したがって、接合キャパシタンスが増大するという問題点があった。しかし、本実施形態の場合、ワードライン選択部120a、120b別に対応するグローバルライングループGL0、LGL1が具備されることによって、グローバルワードラインあるいはグローバルドレーンまたはソースラインと該当ワードライン選択部のスイッチングトランジスターだけが連結されて、前記のような複数のコンタクトが発生することができなくなり、これにより接合キャパシタンスを減らすことができるようになる。次の表1は本実施形態に係る半導体メモリ装置のリードRead/プログラムProgram消去Eraseの電圧条件を示すものである。表1に図示されたように、メモリセルのリード時、メモリセルブロック110a、110bの各々に対してグローバルドレーン選択ラインGDSL及びグローバルソース選択ラインGSSLに各々所定の電圧、例えば、4.5Vを提供して、複数のグローバルワードラインGWL<0:31>のうち選択されたメモリセルブロックに該当するグローバルライングループGL0またはGL1の選択されたグローバルワードラインにリード電圧Vreadを、その他のグローバルワードラインにパス電圧Vpassを各々提供しながら、ブロック選択ワードライン信号BLSWLとして高電圧VPPを提供する。これにより、ブロック選択ワードライン信号BLSWLが全体のワードライン選択部に提供されても、選別的なリード電圧Vreadの供給となり、リード電圧が供給されないメモリセルブロックは実質的に選択されないようになる。そうすれば、選択されたブロックに対して、スイッチングトランジスターDSW、SW<1:32>、SSWがブロック選択ワードライン信号BLSWLによってターンオンされて、ドレーン選択ラインDSL、ソース選択ラインSSL及びローカルワードラインLWL<0:31>に各々4.5V、4.5V及びリード電圧Vread/パス電圧Vpassが印可されて、選択されたメモリセルのリードが遂行される。メモリセルのプログラムの動作の時、メモリセルブロック110a、110bの各々に対してグローバルドレーン選択ラインGDSLに駆動電圧VCCを提供して、グローバルソース選択ラインGSSLに0Vを提供する。また、選択されるメモリブロックに連結したグローバルラインの複数のグローバルワードラインGWL<0:31>のうちいずれか一つにプログラム電圧Vpgmを印可して、その他のグローバルワードラインにはパス電圧Vpass電圧を印可しながら、ブロック選択ワードライン信号BLSWLの電圧で高電圧VPPを提供する。これにより、ブロック選択ワードライン信号BLSWLが全体のワードライン選択部120a、120bに提供されても、選別的なプログラム電圧Vpgmの供給となり、プログラム電圧Vpgmが供給されないメモリセルブロック110a、110bは実質的に選択されない。そうすれば、選択されたブロックに対して、スイッチングトランジスターDSW、SW<1:32>、SSWがブロック選択ワードライン信号BLSWLによってターンオンされて、ドレーン選択ラインDSL、ソース選択ラインSSL及びローカルワードラインLWL<0:31>に各々駆動電圧Vcc、0V及びプログラム電圧Vpgm/パス電圧Vpassが印可され、選択されたメモリセルのプログラムの動作が遂行される。一方、メモリセルの消去の動作の時には、全体のメモリセルブロック110a、110bのグローバルドレーン選択ラインGDSL及びグローバルソース選択ラインGSSLに各々4.5Vの電圧を印可する。次いで、選択されるメモリセルブロック110aまたは110bのグローバルワードラインGWL<0:31>に一括消去がなされることができるように0Vの電圧を提供して、非選択されるメモリセルブロック110bまたは110aのグローバルワードラインGWL<0:31>には4.5Vの電圧を提供した状態で、ブロック選択ワードライン信号BLSWLの電圧で駆動電圧VCCを提供する。そうすれば、選択されるメモリセルブロック110aまたは110bに対して、ドレーン及びソーススイッチングトランジスターDSW、SSWがターンオンされずドレーン及びソース選択ラインDSL、SSLはフローティング状態を維持して、セルスイッチングトランジスター<SW1:SW32>の駆動によって各ワードラインLWL<0:31>に0Vが提供されて、ブロック全体に対して消去がなされる。一方、非選択メモリセルブロック110bまたは110aの場合、ワードライン選択部を構成する全体のスイッチングトランジスターDSW、SSW、SW<1:32>がすべて駆動出来ず、メモリセルのドレーン選択ラインDSL、ソース選択ラインSSL及びワードラインLWL<0:31>がすべてフローティング状態になって、消去が成されることができないようになる。このような本実施形態によると、複数のワードライン選択部120a、120bが一つのブロック選択部130を共有しながら、複数のワードライン選択部120a、120bの各々に対応されるグローバルライングループGL0、GL1を設置する。ワードライン選択部120a、120bの次に広い面積を占めるブロック選択部130の数を減少させることができて、レイアウト効率が改善される。一方、ブロック選択部130の数を減少させるために、複数のラインで構成されたグローバルライングループGL0、GL1をさらに設置されなければならないが、追加してグローバルライングループGL0、GL1が設置される部分はワードライン選択部120a、120bを形成するためにあらかじめ空けておいた領域であるので、グローバルラインを配置させるための面積の追加は要求されない。同時に、ワードライン選択部120a、120b別にグローバルラインが配置されることによって、一つのグローバルラインに設置されるコンタクトの数を減らすことができる。これにより、複数のコンタクトによる接合キャパシタンス及び隣接コンタクトの間のディスターバンス問題を防止することができる。本発明は前述した実施形態に限定されるものではない。本発明の実施形態の場合、二つのワードライン選択部120a、120bが一つのブロック選択部130を共有する例を説明したが、これに限定されず、図5に図示されたように、4個のワードライン選択部120a、120b、120c、120dが一つのブロック選択部130を共有することもできる。図5に図示されたように、一つのブロック選択部130が4個のワードライン選択部120a、120b、120c、120dに共有される場合でも、4個のワードライン選択部120a、120b、120c、120dの各々に対応されるグローバルライングループが設置されるので、前記したように、一つのブロック選択ワードライン信号から個別に動作が可能になる。ここで、一つのブロック選択部130を基準にして左側に位置するメモリセルアレイ110、ワードライン選択部120及びグローバルライングループGL0、GL1、及び右側に位置するメモリセルアレイ110、ワードライン選択部120及びグローバルライングループGL0、GL1は各々互いに異なるプレーン上に位置されることができるし、ブロック選択部130は前記互いに異なるプレーンのうちいずれか一つに位置することができる。以上、本発明の望ましい一実施形態を詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当分野で通常の知識を持った者によって色々な変形が可能である。