書込み処理が行われていない第1半導体記憶素子と、書込み処理が行われた第2半導体記憶素子と、を具備し、前記第1半導体記憶素子及び前記第2半導体記憶素子は、それぞれ、不純物が注入された半導体層を備える抵抗部と、前記抵抗部に接続される、第1コンタクトと、前記抵抗部に接続される、第2コンタクトと、を具備し、前記第1半導体記憶素子における前記半導体層の不純物の活性化率は、前記第2半導体記憶素子のそれとは異なっている半導体装置。請求項1に記載された半導体装置であって、前記抵抗部は、更に、それぞれ前記半導体層上に形成された、第1金属層及び第2金属層を備えており、前記第1コンタクトは、前記第1金属層に接続されており、前記第2コンタクトは、前記第2金属層に接続されており、前記第1半導体記憶素子において、前記第1金属層と前記第2金属層とは、互いに離間しており、前記第2半導体記憶素子においても、前記第1金属層と前記第2金属層とは、互いに離間している半導体装置。請求項2に記載された半導体装置であって、前記第1金属層及び第2金属層は、それぞれ、金属シリサイド層である半導体装置。請求項3に記載された半導体装置であって、前記金属シリサイド層は、Niシリサイド層、Coシリサイド層、Tiシリサイド層、Wシリサイド層、Mgシリサイド層、Crシリサイド層、Reシリサイド層、及びFeシリサイド層のいずれかである半導体装置。請求項1乃至4のいずれかに記載された半導体装置であって、前記半導体層は、ポリシリコン層を含んでいる半導体装置。請求項1乃至4のいずれかに記載された半導体装置であって、前記半導体層は、アモルファスシリコン層を含んでいる半導体装置。請求項1乃至6のいずれかに記載された半導体装置であって、前記第1半導体記憶素子における前記不純物の活性化率は、前記第2半導体記憶素子における前記不純物の活性化率よりも、小さい半導体装置。請求項1乃至6のいずれかに記載された半導体装置であって、前記第1半導体記憶素子における前記不純物の活性化率は、前記第2半導体記憶素子における前記不純物の活性化率よりも、大きい半導体装置。複数の半導体記憶素子を具備し、前記複数の半導体記憶素子の各々は、不純物が導入された半導体層を備える、抵抗部と、前記抵抗部に接続される、第1コンタクトと、前記抵抗部に接続される、第2コンタクトとを備える半導体装置の製造方法であって、前記複数の半導体記憶素子から書き込み対象の半導体記憶素子を選択し、前記選択された半導体記憶素子の前記第1コンタクトに、前記第1コンタクトから前記抵抗部を介して前記第2コンタクトに書込み電流が流れるように、プログラム電圧を印加し、前記半導体層における不純物の活性化率を変化させるステップと、前記複数の半導体記憶素子の各々の前記抵抗部における抵抗値に基づいて、前記各半導体記憶素子における書込みの有無を判別するステップと、を具備する半導体装置の製造方法。請求項9に記載された半導体装置の製造方法であって、前記変化させるステップは、前記書込み電流を複数回流すステップを含んでいる半導体装置の製造方法。一対のカラム線と、前記一対のカラム線に対応して設けられた、一対の半導体記憶素子と、前記一対のカラム線の間の電位差を検出する、比較回路と、前記一対の半導体記憶素子に対応して設けられた、一対のスイッチ回路と、制御回路と、を具備し、前記一対の半導体記憶素子の各々は、不純物が注入された半導体層を備える抵抗部と、前記抵抗部に接続される、第1コンタクトと、前記抵抗部に接続される、第2コンタクトとを備え、前記第1コンタクトは、前記一対のカラム線のうちの対応するカラム線に接続され、前記第2コンタクトは、前記一対のスイッチ回路のうちの対応するスイッチ回路を介して接地されており、前記制御回路は、書込み時に、前記一対の半導体記憶素子のうちの一方に対応する前記スイッチ回路をオンにし、前記一方のカラム線から前記一方の半導体記憶素子に書込み電流が流されるように、前記一方のカラム線に書き込み電圧を印加し、前記一方の半導体記憶素子における前記半導体層の不純物の活性化率を変化させることにより、前記抵抗部の抵抗値を変化させ、読み出し時に、前記一対のスイッチ回路をオンにするように構成され、前記比較回路は、読み出し時に、前記一対のカラム線の間に生じた電位差を検出するように構成されているOTPメモリ回路。ところで、近年、著作権保護や端末認識などを目的として、書き込まれた情報の解析が困難である不揮発性記憶装置が望まれている。しかしながら、既述のエレクトリカルヒューズ素子は、この要求に適さない。図1Bに示したように、エレクトリカルヒューズ素子は、書込み時に、広範囲にわたって切断マイグレート又は溶融される。そのため、光学的な解析により、複数のエレクトリカルヒューズ素子における書込み状態が、一度に把握されてしまう。これに対して、アンチヒューズ素子を用いた場合には、書き込み状態の解析は難しい。例えば、NMOSトランジスタによるアンチヒューズ素子を用いた場合、書込み時に破壊される部分は、微小であり、かつ、ゲート電極の下に形成される。そのため、破壊箇所を光学的に解析することは難しい。しかしながら、アンチヒューズ素子においては、高電界による絶縁破壊現象が利用される。そのため、アンチヒューズ素子に、高い電圧をプログラム電圧として印加しなければならない。例えば、28nm世代のゲート絶縁膜を有するトランジスタをアンチヒューズ素子として用いた場合であっても、プログラム電圧として、3.5V以上の電圧が必要である。さらに、不揮発性記憶装置には、数キロbitから数メガbitの容量が要求される。全体の書き込み所要時間を勘案すると、1bitあたり、数10us未満で書き込みを行なうことが要求される。絶縁膜の破壊時間は印加する電界に依存するため、書き込み時間の要求が満たされるには、プログラム電圧として、5.5V以上の電圧が必要になる。そのような高い電圧に対応するために、専用の高耐圧トランジスタなどが必要となり、追加コストが大きくなる、という問題点があった。本発明に係る半導体記憶装置の一つの実施例は、書込み処理が行われていない第1半導体記憶素子と、書込み処理が行われた第2半導体記憶素子とを具備する。前記第1半導体記憶素子及び前記第2半導体記憶素子は、それぞれ、不純物が注入された半導体層を備える抵抗部と、前記抵抗部に接続される、第1コンタクトと、前記抵抗部に接続される、第2コンタクトとを備えている。前記第1半導体記憶素子における前記半導体層の不純物の活性化率は、前記第2半導体記憶素子のそれとは異なっている。本発明の一つの実施例によれば、第1半導体記憶素子と第2半導体記憶素子との間で、半導体層における不純物の活性化率が異なっている。不純物の活性化率が異なる為、抵抗部における抵抗値も異なる。したがって、各半導体記憶素子の抵抗値に基づいて、各半導体記憶素子における書込み状態を判別することができ、データを読み出すことができる。ここで、第1半導体記憶素子と第2半導体記憶素子との間には、外観上の差違は生じない。従って、光学的な解析により、書き込まれた情報が解析されることはない。第1半導体記憶素子と第2半導体記憶素子の活性化率の差は書きこみによって生じさせる。書込み時には、抵抗部に書込み電流が流れるように第1コンタクトと第2コンタクトとの間にプログラム電圧が印加される。これにより、抵抗部が発熱し、半導体層における不純物の活性化率が変化する。発熱量は、電流密度によって制御することができるので、プログラム電圧として、大きな電圧が要求されない。専用の高耐圧トランジスタなどを用意する必要はなく、コストが低減される。本発明に係る一つの実施例の半導体装置の製造方法は、複数の半導体記憶素子を具備し、前記複数の半導体記憶素子の各々は、不純物が導入された半導体層を備える、抵抗部と、前記抵抗部に接続される、第1コンタクトと、前記抵抗部に接続される、第2コンタクトとを備える半導体記憶素子の製造方法である。この製造方法は、前記複数の半導体記憶素子から書き込み対象の半導体記憶素子を選択し、前記選択された半導体記憶素子において、前記第1コンタクトから前記抵抗部を介して前記第2コンタクトに書込み電流が流れるように、プログラム電圧を前記第1コンタクトに印加し、前記半導体層における不純物の活性化率を変動させることにより、前記抵抗部の抵抗値を変化させるステップと、前記複数の半導体記憶素子の各々の前記抵抗部における抵抗値を測定し、測定結果に基づいて、前記各半導体記憶素子における書込みの有無を判別するステップとを具備する。本実施形態によれば、光学的に書き込み状態が解析されることがなく、安価に実現することのできる、半導体記憶装置及びその製造方法が提供される。以下に、図面を参照しつつ、本発明の実施形態を説明する。第1の実施形態図2は、本実施形態に係る半導体記憶装置30を示す概略図である。この半導体記憶装置30は、図示しない半導体チップ上に設けられている。図2に示されるように、半導体記憶装置30は、複数の半導体記憶素子11-1、1-2を有している。複数の半導体記憶素子1は、第1半導体記憶素子1-1及び第2半導体記憶素子1-2を有している。第1半導体記憶素子1-1は、書込み処理が行われていない素子であり、0に対応付けられている。第2半導体記憶素子1-2は、書込み処理が行われた素子であり、1に対応付けられている。第1半導体記憶素子1-1及び第2半導体記憶素子1-2は、外観上、同じ構成を有している。図3は、各半導体記憶素子1の構成を概略的に示す断面図である。図3を参照して、各半導体記憶素子1の構成を説明する。図3に示されるように、各半導体記憶素子1は、シリコン基板2上に設けられている。詳細には、シリコン基板2上には、素子分離領域3が設けられており、各半導体記憶素子1は、素子分離領域3上に設けられている。各半導体記憶素子1は、抵抗部6、第1コンタクト群7-1、及び第2コンタクト7-2群を備えている。抵抗部6は、半導体層4、第1金属シリサイド層5-1、及び第2金属シリサイド層5-2を備えている。半導体層4は、素子分離領域3上に設けられている。半導体層4としては、ポリシリコン層、及びアモルファスシリコン層などが用いられる。半導体層4には、不純物が注入されている。半導体層4に注入される不純物としては、例えば、ボロン、及びヒ素などが挙げられる。本実施形態では、不純物として、ボロンが用いられるものとする。第1金属シリサイド層5-1及び第2金属シリサイド層5-2は、半導体層4上に設けられている。第1金属シリサイド層5-1には、第1コンタクト群7-1が接続されており、第2金属シリサイド層5-2には、第2コンタクト群7-2が接続されている。第1金属シリサイド層5-1と第2金属シリサイド層5-2とは、互いに離れている。本実施形態では、これらの金属シリサイド層5は、Niシリサイド層である。但し、金属シリサイド層5としては、Coシリサイド層、Tiシリサイド層、Wシリサイド層、Mgシリサイド層、Crシリサイド層、Reシリサイド層、及びFeシリサイド層などが用いられてもよい。図4は、抵抗部6を上方から見たときの図である。図4には、シリコン基板2に平行な方向として、第1方向及び第2方向が定義されている。第1方向と第2方向とは、互いに直交している。図4に示されるように、抵抗部6は、第1領域、第2領域、及び接続領域を有している。第1領域及び第2領域は、それぞれ、矩形領域であり、第1方向及び第2方向に沿う4つの辺によって形成されている。第1領域と第2領域とは、第1方向において対向している。接続領域は、第1領域と第2領域とを接続するように設けられている。第1領域及び第2領域における第2方向に沿う長さは、W_CTareaである。また、第2方向における接続領域の幅は、W_fuseである。W_fuseは、W_CTareaよりも小さい。また、接続領域の長さは、L_fuseである。第1金属シリサイド層5-1は、第1領域の一部に設けられており、第1領域における接続領域の近傍には設けられていない。また、同様に、第2金属シリサイド層5-2も、第2領域の一部に設けられており、第2領域における接続領域の近傍には設けられていない。上述のように、第1半導体記憶素子1-1の外観は、第2半導体記憶素子1-2の外観と同じである。しかし、第1半導体記憶素子1-1と第2半導体記憶素子1-2との間では、半導体層4における不純物の活性化率が異なっている。その結果、第1半導体記憶素子1-1と第2半導体記憶素子1-2との間では、抵抗部6の抵抗値が異なっている。具体的には、第2半導体記憶素子1-2における不純物の活性化率のほうが、第1半導体記憶素子1-2における不純物の活性化率よりも、大きい。その結果、第2半導体記憶素子1-2における抵抗部6のほうが、第1半導体記憶素子1-1における抵抗部6よりも、低抵抗になっている。従って、各半導体記憶素子1の抵抗値に基づいて、書き込まれた情報を読み出すことができる。続いて、第2半導体記憶素子1-2における書込み処理について説明する。図5は、各半導体記憶素子1を示す回路図である。図5に示されるように、書込み処理のために、各半導体記憶素子1には、切断用トランジスタ8が接続されている。各半導体記憶素子1の一端第1コンタクト群7-1は、書込み用電源Vprogramに接続される。また、各半導体記憶素子1の他端第2コンタクト群7-2は、切断用トランジスタ8を介して、接地されている。切断用トランジスタ8のゲートには、制御信号VWLが供給される。書込み処理が行われる前、各半導体記憶素子1において、半導体層4の不純物の活性化率は、初期値になっている。この初期値は、飽和時における不純物の活性化率よりも低い値である。この初期値は、後述するように、製造時における製造条件によって決められる。図6は、書込み時における、プログラム電圧Vprogram及び制御信号VWLの波形を示す図である。書込み時には、複数の半導体記憶素子1の中から、書込み処理を行う半導体記憶素子1第2半導体記憶素子1-2が選択される。そして、第2半導体記憶素子1-2において、第1コンタクト群7-1に、プログラム電圧Vprog例えば、1.5Vが印加される。更に、制御信号VWLとして、例えば1Vの電圧が、所定の時間例えば100us、印加される。これにより、切断トランジスタ8がオンになり、第1コンタクト群7-1から、抵抗部6を介して、第2コンタクト群7-2に書込み電流が流れる。ここで、図4に示したように、抵抗部6において、接続領域の幅W_fuseは、第1領域及び第2領域の第2方向に沿う幅W_Ctareaよりも小さい。従って、書込み時には、接続領域における電流密度が高くなり、接続領域において半導体層4が局所的に加熱する。その結果、半導体層4における不純物ボロンが、初期状態からさらに活性化し、抵抗部6の抵抗値が低下する。例えば、初期状態において抵抗部6の抵抗値が600Ωである場合、抵抗部6における抵抗は、400Ωに減少する。これにより、外観を変化させることなく、第2半導体記憶素子1-2の抵抗値を変化させることができる。また、書込み時には、接続領域における最高到達温度が、活性化率が変化するような温度であることが求められる。具体的には、最高到達温度が、1200°C以上であることが求められる。一方で、最高到達温度が、半導体層4の溶融温度に達すると、半導体層4が溶融し、外観が変化してしまう。従って、最高到達温度は、半導体層4の溶融温度よりも低くてならない。例えば、半導体層4がポリシリコン層である場合、溶融温度は1414°Cである。最高到達温度は、接続領域における電流密度に依存する。従って、書込み用電圧プログラム電圧及び切断用トランジスタ8の駆動能力を適切に調整することにより、電流密度を制御し、最高到達温度を制御することができる。図7は、プログラム電圧Vprogと、最大到達温度との関係の一例を示すグラフである。図7に示されるように、最大到達温度は、プログラム電圧Vprogに比例している。従って、プログラム電圧Vprogを制御することにより、最大到達温度を容易に制御できることが理解される。また、最大到達温度は、抵抗部6における抵抗値にも依存する。従って、抵抗部6の抵抗値を調整することにより、最大到達温度を制御することが可能である。具体的には、L_fuse/W_fuse図4参照の寸法を調整する事により、抵抗部6における抵抗値を所望する値例えば、600Ωになるように制御することができる。尚、コンタクト77-1、7-2を含む配線抵抗は、抵抗部6における抵抗値600Ωより十分小さい事が望ましく、たとえば合計で15Ωとなるようにコンタクト個数及び配線幅が決定されることが望ましい。図8は、書込み時に投入されるパワーpowerと、書込み後のシート抵抗relativesheetresistanceとの関係を示すグラフである。図8に示されるように、投入パワーが大きいほど、書込み後のシート抵抗が小さくなる。従って、投入パワーに基づいて、書込み後のシート抵抗値を制御することが可能である。また、書込み時において、金属シリサイド層55-1、5-2における電流密度が高い場合、金属シリサイド層5がエレクトロマイグレーションを起こしてしまう場合がある。エレクトロマイグレーションにより、金属シリサイド層5の外観が変化してしまう場合がある。従って、抵抗部6は、金属シリサイド層5においてエレクトロマイグレーションが起こらないような構造を有していることが好ましい。図4に示した例では、第1領域及び第2領域のそれぞれにおいて、接続領域の近傍には、金属シリサイド層5が設けられていない。このような構成を採用することにより、金属シリサイド層5における電流密度を低くすることができ、エレクトロマイグレーションを防止できる。また、W_CTarea/W_fuseの値を大きくすることによっても、金属シリサイド層5における電流密度を低下させることができ、エレクトロマイグレーションを防ぐことができる。また、図4に示した例では、第1領域において第1金属シリサイド層5-1が設けられていない部分の幅αは、第2領域において第2金属シリサイド層5-2が設けられていない部分の幅βと同じである。これに対し、幅α及び幅βの大きさを工夫することにより、エレクトロマイグレーションの発生を更に確実に防ぐことができる。図9は、本実施形態の変形例における抵抗部6を示す図である。この変形例では、カソード側第2領域の方が、アノード側第1領域よりも、金属シリサイド層が設けられていない部分の幅が大きい。すなわち、幅βの方が、幅αよりも大きい。カソード側第2金属シリサイド層5-2では、アノード側第1金属シリサイド層5-1よりも、エレクトロマイグレーションが発生しやすい。従って、幅βを大きくすることにより、第2金属シリサイド層5-2を、温度勾配が大きい接続領域から離すことができる。これにより、第2金属シリサイド層5-2におけるエレクトロマイグレーションの発生を防止できる。以上説明したように、本実施形態によれば、書込み処理により、半導体層4における不純物の活性化率が変化し、これによって抵抗部6における抵抗値が変化する。この際、外観は変化しない。従って、光学的な解析により書き込み状態が解析されることを防止でき、秘匿性を高めることが可能である。また、本実施形態によれば、書き込み処理時に、抵抗部6における発熱が利用される。抵抗部6における発熱量は、電流密度により決まる。従って、プログラム電圧Vprogが低い場合であっても、初期状態における抵抗部6の抵抗値を低く設定することなどにより、電流密度を制御することができ、発熱量を制御することができる。すなわち、プログラム電圧Vprogが低い場合であっても、書込み処理を行うことができる。具体的には、プログラム電圧を、1.5V以下に設定することができる。書込み処理に大きな電圧が必要であるアンチヒューズとは異なり、高耐圧トランジスタなどを用意する必要がなく、安価に不揮発性の半導体記憶装置を得ることができる。続いて、本実施形態に係る半導体記憶装置30の製造方法を説明する。本実施形態に係る半導体記憶装置30は、既述のように、半導体チップ上に設けられる。ここで、半導体チップ上には、半導体記憶装置30の他にも、トランジスタが設けられる。本実施形態に係る半導体記憶装置30は、以下に説明されるように、トランジスタと同一の製造工程で製造される。図10A乃至図10Hは、半導体記憶装置30の製造方法を示す断面図である。図10Aに示されるように、まず、シリコン基板2が用意される。そして、シリコン基板2に、トランジスタ領域9-1及びOTP領域9-2が設定される。トランジスタ領域9-1は、トランジスタが形成される領域である。OTP領域9-2は、半導体記憶装置30が形成される領域である。次いで、図10Bに示されるように、シリコン基板2上に、素子分離領域3が形成される。素子分離領域3は、トランジスタ領域9-1を囲むように形成される。また、OTP領域9-2においては、全面に素子分離領域3が形成される。素子分離領域3の厚みは、例えば、200nmである。次いで、図10Cに示されるように、トランジスタ領域9-1に、ゲート酸化膜10を介してゲート電極11が形成される。また、OTP領域9-2において、素子分離領域3上に、ゲート酸化膜10を介して半導体層4が形成される。ゲート電極11及び半導体層4は、共にポリシリコン層であり、同一工程で形成される。具体的には、まず、シリコン基板2上に、ゲート酸化膜10が成長される。次いで、ゲート絶縁膜10上に、ポリシリコン層が形成され、高濃度の不純物例えば、1e20個/cm3のボロンが注入される。次いで、リソグラフィ及びドライエッチングにより、ゲート電極11及び半導体層4が形成される。次いで、図10Dに示されるように、トランジスタ領域9-1において、シリコン基板2にHALOイオンが注入される。また、ゲート電極11及び半導体層4の側部に、サイドウォール13が形成される。更に、ゲート電極11を含め、その両側部において、シリコン基板2に不純物が注入され、ソース及びドレイン領域12が形成される。次いで、アニール処理RTAランプアニール、FLAフラッシュアニール、又はLSAレーザースパイクアニールが行なわれ、ゲート電極11及び半導体層4において、欠陥が回復され、不純物が活性化される。アニール処理の条件は、トランジスタを製造するために最適化された条件でよい。例えば、RTAを用いる場合には、アニール時の温度は、1020°Cである。ここで、約1200°Cの温度でアニールを行った場合には、不純物の活性化率が飽和し、最大値になる。約1200°C以下の温度でアニールを行った場合には、不純物は完全には活性化されない。本実施形態においては、アニール後の不純物の活性化率初期状態における活性化率が、飽和時における不純物の活性化率よりも低くなるような温度で、アニール処理が実行される。その結果、既述のように、書込み電流が流された場合に、活性化率が上昇することになる。尚、既述のように、ゲート電極11及び半導体層4は、アモルファスシリコン層により形成されてもよい。次いで、図10Eに示されるように、半導体層4上の一部に、シリサイドブロック酸化膜14が形成される。シリサイドブロック酸化膜14は、金属シリサイド層5が形成される予定の領域が露出し、金属シリサイド層5が形成されない領域が覆われるように、形成される。次いで、図10Fに示されるように、スパッタにより、全面に、Ni層15が形成される。次いで、シンターシリサイド化反応が行われる。これにより、Ni層15と半導体層4とが接触している部分において、Niシリサイド層5が形成される。すなわち、半導体層4上には、第1金属シリサイド層5-1及び第2金属シリサイド層5-2が形成される。また、トランジスタ領域9-1においては、ゲート電極11、ソース領域、及びドレイン領域上に、それぞれ、シリサイド層5-3、5-4、5-5が形成される。次いで、図10Gに示されるように、Ni層15がエッチングにより除去される。そして、全面に、エッチングストッパ窒化膜17が形成される。更に、エッチングストッパ窒化膜17上に、層間酸化膜18が形成される。次いで、図10Hに示されるように、コンタクト群7が形成される。すなわち、図10Hに示されるように、OTP領域9-2においては、第1金属シリサイド層5-1に達するように、第1コンタクト群7-1が設けられる。また、第2金属シリサイド層5-2に達するように、第2コンタクト群7-2が設けられる。また、トランジスタ領域9-1においては、シリサイド層5-4及び5-5に達するように、コンタクト群7-3及び7-4が設けられる。その後、層間酸化膜18上に、図示しない配線がコンタクト群7に接続されるように形成される。以上の図10A乃至図10Hに示される工程により、本実施形態に係る半導体装置30が製造される。上述の工程によれば、トランジスタの製造工程と同じ工程で半導体記憶装置30を製造することができ、低コストで半導体装置30を製造することができる。第2の実施形態次いで、第2の実施形態について説明する。図11は、本実施形態に係る半導体記憶装置30を概略的に示す断面図である。図11に示されるように、本実施形態に係る半導体記憶装置30も、第1の実施形態と同様に、書込み処理が行われていない第1半導体記憶素子1-1、及び書込み処理が行なわれた第2半導体記憶素子1-2を有している。但し、第1の実施形態とは異なり、本実施形態では、第2半導体記憶素子1-2における半導体層4の活性化率が、第1半導体記憶素子1-1におけるそれよりも、小さい。すなわち、本実施形態では、第2半導体記憶素子1-2の方が、第1半導体記憶素子1-1よりも高抵抗である。尚、書込み時には、第1の実施形態と同様に、プログラム電圧Vprogの印加により半導体層4に書込み電流が流され、これによって半導体層4が発熱する。第1の実施形態とは異なり、発熱により、半導体層4における不純物の活性化率は、低下する。その他の点については、第1の実施形態と同様である。既述のように、初期状態書込み処理が行われる前における半導体層4の活性化率は、製造時におけるアニールFLA又はLSAの条件によって決まる。アニール時の温度は、同一チップ上に形成されるトランジスタの製造条件によって最適化される。本実施形態においては、アニール時に、半導体層4における活性化率が飽和するような条件が採用される。具体的には、アニール時の温度が約1200°C以上である場合には、アニール後に半導体層4における不純物の活性化率が飽和し、活性化率が最大値に近い値になる。すなわち、本実施形態では、約1200°C以上の温度で、アニール処理が行われる。初期状態における活性化率が最大値に近い場合、書込み電流により半導体層4が発熱すると、第1の実施形態とは異なり、半導体層4が不活性化する。すなわち、活性化率が減少する。その結果、書き込み処理によって、20~50の抵抗変化を生じさせることが可能である。本実施形態のように、書き込み処理によって半導体層4における活性化率が減少する場合であっても、第1の実施形態と同様に、外観上の変化を生じることなく、情報を書き込むことが可能である。また、第1の実施形態と同様に、高耐圧トランジスタなどを用意する必要がなく、安価に不揮発性の半導体記憶装置を得ることができる。第3の実施形態続いて、第3の実施形態について説明する。本実施形態では、既述の半導体記憶素子1を用いたOTPメモリ回路20について説明する。図12は、本実施形態に係るOTPメモリ回路20を示す回路図である。図12に示されるように、OTPメモリ回路20は、複数の半導体記憶素子11-1、1-2、複数の切断トランジスタ88-1、8-2、複数のワード線WL1、WL2、コンパレータ19、アドレス選択回路21、一対のビット線BL1、BL2、及び制御回路23を有している。複数の半導体記憶素子1の各々としては、既述の実施形態と同じものが用いられる。複数の半導体記憶素子1及び複数の切断トランジスタ8は、複数のワード線WL1、WL2と一対のビット線BL1、BL2とによって形成される複数の交点に対応して設けられている。具体的には、各半導体記憶素子1の一端第1コンタクト群7-1は、ビット線対BL1、BL2のうちの一方に接続されている。各半導体記憶素子1の他端第2コンタクト群7-2は、各切断トランジスタ8を介して接地されている。各切断トランジスタ8のゲートは、対応するワード線WL1又はWL2に接続されている。各ワード線WLに対応して設けられた一対の半導体記憶素子1において、一方の半導体記憶素子1は第1半導体記憶素子1-1書込み処理が行われていない素子であり、他方の半導体記憶素子1は第2半導体記憶素子書込み処理が行われた素子である。図12に示される例では、ワード線WL1に対応する一対の半導体記憶素子1において、ビット線BL1に接続された素子は、第1半導体記憶素子1-1であり、ビット線BL2に接続された素子は、第2半導体記憶素子1-2となっている。コンパレータ19は、一対のビット線BL1、BL2間に生じた電位差を検出するように構成されている。制御回路23は、書込み処理及び読み出し処理を時の動作を制御する回路である。制御回路23は、トランジスタ22-1を介して、ビット線BL1に接続され、トランジスタ22-2を介してビット線BL2に接続されている。アドレス選択回路21は、トランジスタ22-1及びトランジスタ22-2のオン/オフを制御するように構成されている。次いで、書込み時における動作を説明する。書込み時には、アドレス選択回路21が、一対のビット線BL1、BL2のどちらかを選択する。すなわち、アドレス選択回路21は、トランジスタ22-1及び22-2のどちらかをオンにする。そして、制御回路23が、選択されたビット線BLに、プログラム電圧Vprog例えば1.5Vを印加する。また、制御回路23が、複数のワード線WLのなかから、書込み対象のアドレスに対応するワード線WLを選択し、例えば1.0Vの電圧を制御電圧として印加する。これにより、対応する切断トランジスタ8がオンになる。その結果、指定されたアドレスに対応する半導体記憶素子1において、書き込み電流が流され、半導体記憶素子1の抵抗値が変化する。一方、読み出し時には、アドレス選択回路22が、トランジスタ22-1及び22-2をオンにする。そして、制御回路23が、一対のビット線BL1、BL2を、電源電圧Vddになるようにプリチャージする。そして、読み出し対象のアドレスに対応するワード線WLが選択され、制御電圧が印加される。これにより、選択されたワード線WLにゲートが接続された一対の切断トランジスタ8がオンになる。選択されたワード線WLに対応する一対の半導体記憶素子1間では、抵抗値が異なっている。従って、ビット線対BL1、BL2に電位差が生じる。生じた電位差は、コンパレータ19により検出され、検出結果が判定結果として出力される。これにより、一対のビット線BL1、BL2のうちのどちらに書込み処理が行なわれていたのかが判別され、書き込まれた情報を精度よく読み出すことができる。第4の実施形態続いて、第4の実施形態について説明する。本実施形態では、既述の実施形態に対し、書込み処理時における動作方法が工夫されている。その他の点については、既述の実施形態と同様である。図13は、本実施形態における書込み方法を示すフローチャートである。既述のように、書込み時には、第1コンタクト7-1にプログラム電圧Vprogが印加され、半導体層4が加熱される。ここで、本実施形態では、プログラム電圧Vprogが複数回、印加される。すなわち、まず、プログラム電圧Vprogの大きさとして初期値例えば、1.1Vが設定される。そして、設定された大きさのプログラム電圧Vprogが第1コンタクト7-1に印加され、書込み処理が行なわれるステップS1。その後、抵抗部6における抵抗値の変化量が測定され、変化量が予め定められた閾値たとえば50を超えているか否かが確認されるステップS2。もし、変化量が閾値を超えていない場合には、プログラム電圧Vprogの設定値が予め定められた値だけ上昇させられる。そして、再びステップS1以降の処理が繰り返される。一方、変化量が閾値を超えていた場合には、書込み処理が終了される。尚、本実施形態における動作は、例えば、第3の実施形態における制御回路23により実現される。本実施形態によれば、書き込み時に、プログラム電圧Vprogが複数回に分けて印加される。書き込み後における抵抗部6の抵抗値は、最高到達温度に依存する。最高到達温度は電流に依存する。そのため、初期状態における抵抗部6の抗値にばらつきがある場合には、書き込み電流の大きさがばらつき、書き込み後の抵抗値もばらついてしまう。本実施形態によれば、抵抗部6における抵抗値が所望する値になるまで、書込み処理が繰り返し行われる。従って、抵抗部6における抵抗値を、確実に所望する値にすることが可能である。以上、本発明について、第1乃至第4の実施形態を用いて説明した。但し、これらの実施形態は独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。