"第1の周波数で駆動される第1のクロックドメインと、前記第1のクロックドメインに隣接し、前記第1の周波数と異なる第2の周波数で駆動される第2のクロックドメインと、前記第1のクロックドメインと前記第2のクロックドメイン間に設けられた第1の信号線と、前記第1の信号線に接続され、前記第1のクロックドメインと前記第2のクロックドメインにそれぞれ設けられた第1及び第2のラッチ回路と、前記第1及び第2のラッチ回路それぞれに対応して設けられ、前記第1の周波数及び前記第2の周波数から一方を選択し、前記第1及び第2のラッチ回路に出力する第1及び第2の選択部と、を備えることを特徴とする半導体集積回路。テスト動作時に、前記第1の選択部は前記第1のラッチ回路に前記第1の周波数を出力し、前記第2の選択部は前記第2のラッチ回路に前記第1の周波数を出力することを特徴とする請求項1に記載の半導体集積回路。前記第1のクロックドメインと前記第2のクロックドメイン間に設けられた第2の信号線と、前記第2の信号線に接続され、前記第1のクロックドメイン及び前記第2のクロックドメインにそれぞれ設けられた第3及び第4のラッチ回路と、前記第1のラッチ回路の入力端に接続されたテストデータ選択部と、をさらに備え、前記第1、前記第2、前記第3及び前記第4のラッチ回路はスキャンチェーン接続されていることを特徴とする請求項1又は2に記載の半導体集積回路。第1の周波数で駆動される第1のクロックドメインと、前記第1のクロックドメインに隣接し、前記第1の周波数と異なる第2の周波数で駆動される第2のクロックドメインと、前記第1のクロックドメインと前記第2のクロックドメイン間に設けられた第1の信号線と、前記第1の信号線に接続され、前記第1のクロックドメインと、前記第2のクロックドメインにそれぞれ設けられた第1及び第2のラッチ回路と、前記第1のラッチ回路に対応して設けられ、前記第1の周波数及び前記第2の周波数から一方を選択し、前記第1のラッチ回路に出力する選択部と、を備えることを特徴とする半導体集積回路。テスト動作時に、前記選択部は第1のラッチ回路に前記第2の周波数を出力することを特徴とする請求項4に記載の半導体集積回路。前記第1のクロックドメインと前記第2のクロックドメイン間に設けられた第2の信号線と、前記第2の信号線に接続され、前記第1のクロックドメイン及び前記第2のクロックドメインにそれぞれ設けられた第3及び第4のラッチ回路と、前記第1のラッチ回路の入力端に接続されたテストデータ選択部と、をさらに備え、前記第1、前記第2、前記第3及び前記第4のラッチ回路はスキャンチェーン接続されていることを特徴とする請求項4又は5に記載の半導体集積回路。そこで、実施形態は、非同期境界のタイミング解析を容易に行うことができる半導体集積回路を提供することを目的とする。実施形態の半導体集積回路は、第1の周波数で駆動される第1のクロックドメインと、前記第1のクロックドメインに隣接し、前記第1の周波数と異なる第2の周波数で駆動される第2のクロックドメインと、前記第1のクロックドメインと前記第2のクロックドメイン間に設けられた第1の信号線と、前記第1の信号線に接続され、前記第1のクロックドメインと前記第2のクロックドメインにそれぞれ設けられた第1及び第2のラッチ回路と、第1及び第2の選択部と、を備える。第1及び第2の選択部は、前記第1及び第2のラッチ回路それぞれに対応して設けられ、前記第1の周波数及び前記第2の周波数から一方を選択し、前記第1及び第2のラッチ回路に出力する。以下、図面を参照して実施形態を説明する。第1の実施形態回路構成まず、図1に基づき、本実施形態に係わる半導体集積回路の構成を説明する。図1は、1チップの半導体装置の構成を説明するための模式的な構成図である。各種機能を実行する半導体集積回路が搭載された半導体装置1は、複数のクロックドメイン以下、単にドメインともいうを含んで構成されている。半導体装置1の基板上の複数のドメインは、互いに非同期関係を有し、互いに異なるクロック信号で駆動される。すなわち、半導体装置1の半導体集積回路は、互いに異なるクロック周波数のクロック信号で駆動される複数のクロックドメインを含む。各種信号のやりとりが、ドメイン間に設けられた1又は2以上の信号線のデータパスを介して行われる。なお、本実施形態では、各ドメインは、所定のクロック周波数のクロック信号で駆動されるが、そのクロック周波数は、固定されていなくてもよく、所定の条件に応じて、変化するものであってもよい。すなわち、2つのドメイン間では、互いにクロック周波数は異なっているが、それぞれのあるいは一方のドメインのクロック周波数が条件に応じて変化してもよい。その変化するいずれのクロック周波数においても、2つのドメイン間で、信号のやり取りが適切に行われることが必要となる。なお、通常は、2つのドメインの少なくとも一方がクロック周波数の変化するドメインである場合、最速のクロック周波数において、2つのドメイン間で、信号のやり取りが適切に行われることが必要となる。本実施形態では、図1に点線で示すように、半導体装置1は、6つのクロックドメインABCDEFを有する。各ドメインは、所定のクロック周波数のクロック信号で駆動され、所定の機能を実現する1以上の回路を含む。6つのドメインのそれぞれは、機能演算ブロック、データバス等である。6つのドメインABCDEFは、互いに他のドメインの全てあるいは一部と、1以上の信号線で接続されている。なお、図1では、説明を簡単にするため、6つのドメインのそれぞれは、同じサイズで模式的に示してある。2つのドメイン間には、非同期境界ASBが存在する。非同期境界ASBには、2つのドメイン間で信号のやり取りを行うための複数の信号線の配線パターンが、半導体装置1の基板上に形成されている。半導体装置1は、制御レジスタ11を有する。制御レジスタ11は、半導体装置1の複数の端子の中の1つである端子12に接続されており、端子12を介して外部から制御信号CSがシリアルデータとして制御レジスタ11に入力可能すなわち設定可能となっている。制御信号CSは、動作モードデータOMとクロック制御データCCを含む。制御レジスタ11は、動作モードデータOMとクロック制御データCCを保持するためのレジスタである。動作モードデータOMは、製造された半導体装置1が動作するときに、所定の機能を実行する通常モードで動作するのか、あるいは動作テストのためのテストモードで動作するのかを指定するためのデータである。クロック制御データCCは、非同期境界ASBに隣接する各DFF後述するを駆動するクロック信号を指定するためのデータである。制御レジスタ11に保持されたクロック制御データCCは、出力回路13に供給される。出力回路13は、複数のビットデータのそれぞれを、対応するマルチプレクサ後述するへのクロック選択信号として供給するための回路である。図2は、制御レジスタ11に保持される制御信号CSの構成を説明するための図である。ここでは、制御レジスタ11は、32ビットデータを保持するレジスタであるが、これに限定されない。なお、本実施形態では、1つの制御レジスタ11が、動作モードデータOMとクロック制御データCCを保持しているが、動作モードデータOMとクロック制御データCCは、それぞれ別個のレジスタに保持するようにしてもよい。また、その場合、動作モードデータOMとクロック制御データCCは、それぞれ別々の端子から入力されて、それぞれのレジスタに設定されるようにしてもよい。図2に示すように、本実施形態では、制御信号CSは、1ビットの動作モードデータOMと、複数のビットからなるクロック制御データCCとを含む。動作モードデータOMは、1と0のいずれかであり、ここでは、1は通常モードを、0はテストモードを示している。通常モードは、半導体装置1が予め決められた仕様通りに動作するように、各ドメインは所定のクロック信号で駆動されて動作するモードである。テストモードは、非同期境界ASBに隣接するDFFを、クロック制御データCCで指定されたクロック周波数のクロック信号で駆動するモードである。すなわち、動作モードデータOMが1であるときすなわち通常モード時は、半導体装置1が予め決められた仕様通りに動作するように、各ドメインへ所定のクロック周波数のクロック信号が選択されて供給される。動作モードデータOMが0であるときすなわちテストモード時は、半導体装置1内の各非同期境界ASBに隣接する各ラッチ回路であるDFFに、クロック制御データCCにより指定されたクロック信号が供給される。制御レジスタ11の動作モードデータOMのレジスタは、複数のクロックドメインが互いに異なるクロック周波数のクロック信号により駆動される第1の動作モードである通常モードと、複数のラッチ回路であるDFF後述するが、選択部であるマルチプレクサ後述するにより選択されたクロック信号により駆動される第2の動作モードであるテストモードのいずれかを指定する動作モードデータを保持する制御レジスタを構成する。クロック制御データCCは、複数のビットデータからなり、各2ビットが、対応する1つの非同期境界ASBの各DFFについてのビットデータである。図1の場合、非同期境界ASBは、6つのドメイン間には、15個存在する。よって、クロック制御データCCは、ドメインAB間のクロック制御データCC、ドメインAC間のクロック制御データCC、ドメインAD間のクロック制御データCC、ドメインAE間のクロック制御データCC、ドメインAF間のクロック制御データCC、ドメインBC間のクロック制御データCC、ドメインBD間のクロック制御データCC、ドメインBE間のクロック制御データCC、等を含む。例えば、クロック制御データCCは、ドメインA側の1又は2以上のDFFへ供給するクロック信号を指定する1ビットと、ドメインB側の1又は2以上のDFFへ供給するクロック信号を指定する1ビットとからなる。以下の説明では、説明を簡単するため、6つのクロックドメインの中の、信号のやり取りが行われる2つのドメインABを取り上げて、その2つのドメインが互いに異なる所定のクロック周波数FAFBのクロック信号CLKACLKBで駆動される場合を例に説明する。図3は、2つのクロックドメインABの非同期境界ASBにおける回路構成を示す回路図である。ドメインAは、所定のクロック周波数FAのクロック信号CLKAで駆動されて動作する回路群を含む。ドメインBは、クロック周波数FAとは異なるクロック周波数FBのクロック信号CLKBで駆動されて動作する回路群を含む。2つのドメインABは、非同期境界ASBを通る、各種信号をやりとりするための1以上の信号線で接続されている。図3では、ドメインAからドメインBへ信号を供給するための信号線20と、ドメインBからドメインAへ信号を供給するための信号線30とが示されている。ドメインAは、それぞれのクロック入力端に入力されたクロック信号CLKAに基づいて動作する複数のDFF21,22,23,24を含み、各DFFは、信号を保持するように構成されている。同様に、ドメインBは、それぞれのクロック入力端に入力されたクロック信号CLKBに基づいて動作する複数のDFF31,32,33,34を含み、各DFFは、信号を保持するように構成されている。なお、図3には、2つのドメインAB間の2本の信号線20,30についてのみが示されているが、2つのドメインAB間には、1本の信号線のみ、あるいはさらに多くの信号線があってもよい。以上のように、信号のやりとりが行われる2つクロックドメインAB間には、1又は2以上の信号線が設けられている。非同期境界ASBに隣接するDFF21は、信号線20に接続されたラッチ回路であり、信号線20に接続されたドメインBのDFF31へ信号を供給する。非同期境界ASBに隣接するDFF31は、信号線20に接続されたラッチ回路であり、ドメインAからの信号を受信して信号を保持する。同様に、非同期境界ASBに隣接するDFF22は、信号線30に接続されたラッチ回路であり、信号線30に接続されたドメインBのDFF32からの信号を受信して信号を保持する。非同期境界ASBに隣接するDFF32は、信号線30に接続されたラッチ回路であり、信号線30に接続されたドメインAのDFF22へ信号を供給する。すなわち、ドメインABには、それぞれ、1又は2以上の信号線に接続された1又は2以上のラッチ回路が含まれている。DFF23で保持されて出力された信号は、他の各種回路25により処理されて、DFF21において保持される。DFF22で保持された信号は、他の各種回路26により処理されて、DFF24において保持されて、ドメインAの中でさらに他の処理に利用される。DFF31で保持された信号は、他の各種回路35により処理されて、DFF33において保持されて、ドメインBの中でさらに他の処理に利用される。DFF34で保持されて出力された信号は、他の各種回路36により処理されて、DFF32において保持される。通常モードでは、ドメインA内の各回路は、所定のクロック周波数FAのクロック信号CLKAで駆動されるので、ラッチ回路等のクロック入力端にクロック信号CLKAが入力され、各DFF21~24も、クロック信号CLKAのタイミングで信号をラッチする。同様に、通常モードでは、ドメインB内の各回路は、所定のクロック周波数FBのクロック信号CLKBで駆動されるので、ラッチ回路等のクロック入力端にクロック信号CLKBが入力され、各DFF31~34も、クロック信号CLKBのタイミングで信号をラッチする。ドメインAは、非同期境界ASBに隣接するDFF21,22のクロック入力端に接続された選択部としてのマルチプレクサMUX27を有する。マルチプレクサ27には、2つのクロック信号CLKACLKBとクロック選択信号SAが入力され、マルチプレクサ27は、クロック選択信号SAに応じて、2つのクロック信号CLKACLKBのいずれかを選択して出力する。同様に、ドメインBは、非同期境界ASBに隣接するDF31,32のクロック入力に接続された選択部としてのマルチプレクサ37を有する。マルチプレクサ37には、2つのクロック信号CLKACLKBとクロック選択信号SBが入力され、マルチプレクサ37は、クロック選択信号SBに応じて、2つのクロック信号CLKACLKBのいずれかを選択して出力する。すなわち、選択部としてのマルチプレクサ27,37は、2つのクロックドメインABのそれぞれに対応して設けられ、制御レジスタ11に保持された2つのクロック信号のいずれかを選択するクロック制御データCCに基づいて、2つのクロック信号CLKACLKBのいずれか一方を選択して各ラッチ回路のクロック入力端に供給する。よって、非同期境界ASBのDFF21,22,31,32は、クロック選択信号SASBに応じて、2つのクロック信号CLKACLKBのいずれかでも駆動可能となる。クロック選択信号SASBは、出力回路13がクロック制御データに基づいて生成して出力した信号である。なお、通常モード時は、動作モードデータOMは1であり、マルチプレクサ27は入力端0を選択し、マルチプレク37も入力端0を選択するクロック選択信号SASBを出力するように、出力回路13は構成される。すなわち、通常モードが指定されたときは、クロック制御データCCにかかわりなく、各クロックドメインの所定のクロック周波数のクロック信号が選択されるように、出力回路13は、各マルチプレクサへ所定の選択制御信号を供給するように構成される。テストモードが指定されたときは、出力回路13は、クロック制御データCCで指定されたクロック周波数のクロック信号を選択する選択制御信号を、各マルチプレクサへ供給するように構成される。よって、半導体装置1が製造された後に、外部から制御信号CSを供給することによって、半導体装置1を通常モード及びテストモードのいずれのモードでも動作させることができる。さらに、テストモードのときは、クロック制御データCCで指定したクロック周波数で、非同期境界領域ASBのDFFを動作させて、クロックドメイン間で各種データが正しくやり取りされるか否かのテストを行うことができる。さらになお、図3において、点線で示すように、DFF21と31間,及びDFF22と32間には、それぞれANDOR回路などを含むロジック回路LCが存在してもよい。図3に示すような非同期境界ASBを通る1以上の信号に接続された1以上のDFFと2つのマルチプレクサを含む回路構成が、図1に示す半導体装置1内で信号のやりとリが行われる全ての非同期境界ASBに設けられる。動作次に、図3の回路の実装時及びテスト時の動作を説明する。実装時まず、回路の設計すなわち実装時の動作について説明する。図4は、その回路実装の簡単な流れを示すフローチャートである。一般的には、回路の設計は、RTLRegisterTransferLevel言語によるプログラム記述S1、論理合成S2、PR配置と配線S3、及び静的タイミング解析以下、STAというという順番で、行われる。PR後のSTAでは、マルチプレクサ27,37がそれぞれクロック信号CLKACLKBのいずれも選択し出力可能であるため、上述した非同期境界ASBのDFF21,22,31,32に対するクロック入力を指定するクロック選択信号SASBを固定しないという条件で、タイミング解析が行われる。その結果、図3の場合、STAにより、次の2つのケースを含むケースについて、タイミング解析結果を得ることができる。ケース1は、ドメインAのDFF21~24、及びドメインBのDFF31,32にクロック信号CLKAが入力され、ドメインBのDFF33,34にクロック信号CLKBが入力される場合である。ケース2は、ドメインAのDFF23,24にクロック信号CLKAが入力され、ドメインBのDFF31~34,及びドメインAのDFF21,22にクロック信号CLKBが入力される場合である。通常、非同期境界ASBはタイミング制約無しすなわちfalsepathとして、回路の実装が行われ、その後に所定のパスのタイミングレポートを得て、実装した回路のタイミングが所定のタイミング制約を満たしているか、否かの確認が行われる。そのために、クロックタイミングの確認には、これ迄は多くの時間が掛かっていた。しかし、上述したように、非同期境界ASBに隣接するDFFを、2つのドメインの異なるクロック周波数が選択可能なようにして駆動されるような回路構成をとることによって、ドメインAについてSTAが、ドメインBのDFF例えばDFF31,32を含めて行われ、ドメインBについてSTAが、ドメインAのDFF例えばDFF21,22を含めて行われる。すなわち、一のドメインの非同期境界ASBに隣接する他のドメインのDFFも含めて、その一のドメインのクロック周波数を用いて、タイミング解析がされるので、非同期境界ASBの信号線10,20におけるSTAを行なうことができる。一般的には、2つのクロック信号CLKACLKBのうち、高いクロック周波数の方におけるSTAにおいて所定のタイミング制約を満たす結果が得られれば、非同期境界ASBにおけるタイミング制約が満たされていると判断することができる。例えば、クロック周波数FBの方が、クロック周波数FAよりも高い場合、ケース2の場合におけるSTAの結果により、非同期境界ASBにおけるタイミング制約が満たされていると判断することができる。もしも、ある非同期境界ASBにおいて所定のタイミング制約が満たされていないと判定された場合、その解析結果によっては、非同期境界ASBにおける配線の配置あるいは接続ルートの調整を行うだけで、所定のタイミング制約を満たすようにすることができる場合もあり得る。図4において、点線で示すように、STAS4の後、PRS3のやり直しで済む場合もあり得る。以上のように、非同期境界ASBにおいて上述したような回路構成をとることによって、STAにより、ケース1と2も含めて、2つのドメインAB間のタイミング解析を行うことができる。テスト時半導体装置1が製造されてから行われるテスト時の動作について説明する。回路設計されて半導体装置1が製造され、その半導体装置1をテストする場合、端子12から制御信号CSを入力して、非同期境界ASBに隣接する各DFFへ所望のクロック周波数のクロック信号を選択して供給するようにしてテストを行うことができる。例えば、所定のデータを各ドメイン内に書き込み、上述したケース1のように、ドメインAのDFF21~24、及びドメインBのDFF31,32をクロック信号CLKAで駆動して、その所定のデータがドメイン間で適切に伝達されるかの確認をテストすることもでき、さらに上述したケース2のように、ドメインBのDFF31~34、及びドメインAの21,22をクロック信号CLKBで駆動して、その所定のデータがドメイン間で適切に伝達されるかの確認をテストすることもできる。この場合、クロック制御データCCは、次のように指定される。ケース1の場合は、クロックドメインAB間のクロック制御データCCが01であり、クロック選択信号SAが0で、クロック選択信号SBが1となる場合であり、この場合、マルチプレクサ27は入力端0を選択し、マルチプレク37は入力端1を選択する。ケース2の場合は、クロック制御データCCが10であり、クロック選択信号SAが1で、クロック選択信号SBが0となる場合であり、この場合、マルチプレクサ27は入力端1を選択し、マルチプレク37は入力端0を選択する。なお、テスト時、制御信号CS中の動作モードデータOMは、テストモードを示す0である。通常モード時は、動作モードデータOMは1であり、マルチプレクサ27は入力端0を選択し、マルチプレク37も入力端0を選択する。よって、半導体装置1内の各2つのドメイン間のACテスト、すなわち信号が適切に伝達されるかのテストを行なうこともできる。従来は、半導体装置の製造後のテスト時においても、2つのクロックドメインのそれぞれを所定のクロック周波数のクロック信号で駆動した場合に、クロックドメイン間でデータが適切に伝達されるかをテストすることは容易ではなかった。これに対して、非同期境界ASBにおいて上述したような回路構成をとることによって、クロックドメイン間でデータが適切に伝達されるかのテストを容易に行うことができる。以上のように、非同期境界ASBに上述した回路構成を設けることによって、回路の実装時及び半導体装置のテスト時においても、非同期境界のタイミング解析及びACテストを容易に行うことができるなお、上述した実施形態では、2つのドメインの両方に、マルチプレクサが設けられており、非同期境界ASBに隣接するDFFが各ドメインのクロック信号で駆動可能に構成されているが、2つのドメインの一方にのみ、マルチプレクサを設け、非同期境界ASBに隣接するDFFを他方のドメインのクロック信号で駆動可能に構成するようにしてもよい。図5は、本実施形態の変形例に係る、2つのクロックドメインABの非同期境界ASBにおける回路構成を示す回路図である。図5において、図3と同じ構成要素については、同じ符号を付し説明は省略する。図5に示すように、マルチプレクサ27のみがドメインAに設けられ、ドメインBにはマルチプレクサは設けられていない。マルチプレクサ27は、クロック選択信号Sに応じて、非同期境界ASBに隣接するドメインAのDFFにクロック信号CLKAの代わりにクロック信号CLKBを選択して供給可能なように構成されている。図5の構成によれば、ドメインAのDFF21,22を、クロック信号CLKAとCLKBの両方で駆動可能に構成されているので、STA時においては、DFF21,22にクロック信号CLKAが供給される場合だけでなく、クロック信号CLKBが供給される場合についても、2つのドメインAB間のタイミング解析を得ることができる。また、テスト時には、所定のクロック選択信号Sをマルチプレクサ27に供給することによって、クロック周波数FBのクロック信号CLKBを、ドメインAのDFF21,22に供給し、半導体装置1内の各2つのドメイン間のACテスト、すなわち信号が適切に伝達されるかのテストを行なうこともできる。なお、図5は、非同期境界ASBにおいてDFF21,22,31,32に、クロック信号CLKBを供給する構成であるが、非同期境界ASBにおいてDFF21,22,31,32に、クロック信号CLKAを供給するように、ドメインBにマルチプレクサを設けるようにしてもよい。マルチプレクサをドメインAに設けるか、ドメインBに設けるかは、2つのドメイン間でやりとりされる信号のタイミング制約により決定される。さらに、制御信号CSを、図2のような構成に代えて、図6に示すような構成にしてもよい。図6は、制御レジスタ11に保持される制御信号CSの他の構成例を説明するための図である。ここでも、制御レジスタ11は、32ビットデータを保持するレジスタであるが、これに限定されない。図6の制御信号CS1は、1ビットの動作モードデータOMと、1ビットのクロック制御データCC1とを含む。図6では、動作モードデータOMは、図2の制御信号CSの動作モードデータOMと同じであるが、クロック制御データCC1は、非同期境界ASBを挟む2つのDFFのそれぞれが、2つのクロックドメインのどちらのクロック周波数のクロック信号で動作するかを指定するデータである。出力回路13は、テストモード時に、クロック制御データCC1の値に応じて、非同期境界ASBを挟む2つのDFFのそれぞれが、2つのクロックドメインのどちらのクロック周波数のクロック信号で動作するかを指定する所定のクロック選択信号を出力する。例えば、図3の回路の場合、クロック制御データCC1の値が0のときは、マルチプレクサ27と37はクロック信号CLKAを選択し、クロック制御データCC1の値が1のときは、マルチプレクサ27と37はクロック信号CLKBを選択するように、出力回路13が、非同期境界ASBに隣接するDFFにクロック選択信号Sを出力する。また、図5の回路の場合、クロック制御データCC1の値が1のときだけ、マルチプレクサ27はクロック信号CLKBを選択するように、出力回路13が、非同期境界ASBに隣接する一方のドメインのDFFにクロック選択信号Sを出力する。以上のように、上述した実施形態及び各変形例の半導体集積回路によれば、非同期境界のタイミング解析及びACテストを容易に行うことができる。第2の実施形態次に、第2の実施形態に係わる半導体集積回路の構成を説明する。第1の実施形態の半導体集積回路は、データパスの回路についてのみ含むものであるが、第2の実施形態の半導体集積回路は、スキャンパステスト機能付きの回路を有する。図7は、第2の実施形態に係る2つのクロックドメインABの非同期境界ASBにおける回路構成を示す回路図である。本実施形態においても、半導体装置1の構成は、図1及び図2に示した第1の実施形態と同様であり、図7においても、図3と同じ構成要素については同じ符号を付し説明は省略し、図3と異なる構成についてのみ説明する。図7においても、図3と同様に、通常モードでは、ドメインAの回路群は、所定のクロック周波数FAのクロック信号CLKAで駆動され、ドメインBの回路群は、クロック周波数FAとは異なるクロック周波数FBのクロック信号CLKBで駆動されて動作する。DFF21S~24S、31S~34Sは、それぞれ、図3のDFF21~24、31~34に対応し、それぞれは、スキャンチェーンのためのデータ入力端SIとデータ出力端SOを有する。シリアル入力データSIAは、クロック信号CLKAのスキャンチェーンのためのシリアル入力データであり、シリアル入力データSIBは、クロック信号CLKBのスキャンチェーンのためのシリアル入力データである。シリアル入力SIAは、DFF24Sのデータ入力端に入力され、シリアル入力SIBは、DFF22Sのデータ入力端に入力される。DFF24Sのデータ出力端の信号は、DFF23Sのデータ入力端に入力され、DFF23Sのデータ出力端は、マルチプレクサ41に入力されている。DFF22Sのデータ入力端SIには、マルチプレクサ41が接続されている。マルチプレクサ41は、DFF23Sのデータ出力端SOと、シリアル入力データSIBと、テストモード信号TMとが入力され、テストデータ選択信号であるテストモード信号TMに応じて、DFF23Sのデータ出力端SOの信号とシリアル入力データSIBのいずれか一方を選択してDFF22Sへ出力する。マルチプレクサ41は、所定のテストデータ選択信号に基づいて、2つのクロック信号CLKACLKBに対応する2つのテストデータの一方を選択して、1又は2以上のラッチ回路の1つのラッチ回路へ供給するテストデータ選択部を構成する。DFF22Sのデータ出力端の信号は、DFF21Sのデータ入力端に入力され、DFF21Sのデータ出力端の信号は、DFF32Sのデータ入力端に入力される。DFF32Sのデータ出力端の信号は、DFF31Sのデータ入力端に入力され、DFF31Sのデータ出力端の信号は、DFF34Sのデータ入力端に入力され、DFF34Sのデータ出力端の信号は、DFF33Sのデータ入力端に入力される。DFF31Sの出力は、クロック信号CLKAのスキャンチェーンのためのシリアル出力データSOAであり、DFF31Sの出力は、クロック信号CLKBのスキャンチェーンのためのシリアル出力データSOBである。次に図7の回路の動作を説明する。クロック信号CLKAのスキャンパステスト時は、クロック選択信号SASBは、共に、DFF21S22S31S32Sへクロック信号CLKAが入力されるようにクロック信号CLKAを選択する信号とする。テストモード信号TMは、シリアル入力データSIAが選択されるように、0とする。そして、シリアル入力データSIAをテストデータとしてDFF24Sに供給することによって、図7において点線TAで示すスキャンシフトパスに沿って信号が通り、シリアル出力データSOAがDFF31Sから出力される。クロック信号CLKAのスキャンパステストが終了すると、クロック信号CLKAで第1の実施形態で説明したデータパスについてのテストを行うことができる。図8は、クロック信号CLKBのスキャンパステスト時の信号の流れを説明するための図である。クロック信号CLKBのスキャンパステスト時は、クロック選択信号SASBは、共に、DFF21S22S31S32Sへクロック信号CLKBが入力されるようにクロック信号CLKBを選択する信号とする。テストモード信号TMは、シリアル入力データSIBが選択されるように、1とする。そして、シリアル入力データSIBをテストデータとしてマルチプレクサ41を介してDFF22Sに供給することによって、図8において点線TBで示すスキャンシフトパスに沿って信号が通り、シリアル出力データSOBがDFF33Sから出力される。クロック信号CLKBのスキャンパステストが終了すると、クロック信号CLKBで第1の実施形態で説明したデータパスについてのテストを行うことができる。以上のように、半導体装置1では、テストデータ選択部としてのマルチプレクサ41により、テストデータを用い複数のラッチ回路を含むスキャンパステストが実行可能である。従って、本実施形態によれば、スキャンパステスト機能付きの回路においても、非同期境界のタイミング解析及びACテストを容易に行うことができる。また、本実施形態においても、第1の実施形態の変形例図5の一つとして説明した、2つのドメインの一方にのみ、マルチプレクサを設け、非同期境界ASBに隣接するDFFを他方のドメインのクロック信号で駆動可能に構成するようにしてもよい。図9は、本実施形態の変形例に係る、2つのクロックドメインABの非同期境界ASBにおける回路構成を示す回路図である。図9において、図7と同じ構成要素については、同じ符号を付し説明は省略する。図9の回路構成によっても、上述した本実施形態と同様の効果を生じる。さらにまた、本実施形態においても、第1の実施形態の変形例図6の一つとして説明した、制御信号CSを、図6に示すような構成にしてもよい。以上のように、上述した2つの実施形態及びそれぞれの変形例によれば、非同期境界のタイミング解析及びACテストを容易に行うことができる半導体集積回路を実現することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"