ボディコンタクトを有するSOI絶縁ゲート電界効果トランジスタのシミュレーション方法であって、前記トランジスタのソース電流またはドレイン電流を、ゲート-ボディオーバラップ領域の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、前記余剰のゲート幅のゲート長依存性を考慮にいれることを特徴とするシミュレーション方法。前記余剰のゲート幅のゲート電圧依存性をさらに考慮に入れることを特徴とする請求項1記載のシミュレーション方法。ソース電流またはドレイン電流が式1に比例する項を含んで定義される請求項2記載のシミュレーション方法。ここで、ρch’は駆動電圧ゲート電圧Vg-閾値電圧Vthの逆数で割ったチャネルのシート抵抗、Rh’’は駆動電圧の逆数で割ったゲート-ボディオーバラップ領域の単位ゲート幅あたりのシート抵抗、Lgはゲート長、ΔLchはチャネル領域のゲートソースドレインオーバラップ長、ΔLhはゲート-ボディオーバラップ領域のゲートソースドレインオーバラップ長、Rsd’はチャネル領域のソースドレイン抵抗、Rhsdはゲート-ボディオーバラップ領域のソースドレイン抵抗を表し、α、βはフィッティングパラメータである。ドレイン電流のゲート幅依存を1次式に近似した際の切片をゲート-ボディオーバラップ領域の電流とする工程を含む請求項1または2記載のシミュレーション方法。ゲート-ボディオーバラップ領域の電流と前記電流を除いた電流それぞれからチャネルシート抵抗、ソースソースドレイン抵抗、ゲート-ソースドレインオーバラップ長を求める工程を含む請求項4記載のシミュレーション方法。各々のチャネルシート抵抗を駆動電圧の逆数で割った値をパラメータとして1次式で近似する工程を含む請求項5記載のシミュレーション方法。請求項4~6のいずれか一項に記載の工程でパラメータを求める工程を含むことを特徴とする請求項3記載のシミュレーション方法。ソース電流またはドレイン電流が式に比例する項を含んで定義される請求項1記載のシミュレーション方法。ここで、ρchはチャネルのシート抵抗、Rh’はゲート-ボディオーバラップ領域の単位ゲート幅あたりのシート抵抗、Lgはゲート長、ΔLchはチャネル領域のゲート-ソースドレインオーバラップ長、ΔLhはチャネル領域のゲート-ソースドレインオーバラップ長、Rsd’はチャネル領域のソースドレイン抵抗、Rhsdはゲート-ボディオーバラップ領域のソースドレイン抵抗を表す。請求項4~6のいずれか一項に記載の工程でパラメータを求める工程を含むことを特徴とする請求項8記載のシミュレーション方法。請求項1~9のいずれかの一項に記載のシミュレーション方法に従ってSOI絶縁ゲート電界効果トランジスタのドレイン電流またはソース電流を計算する計算手段を備えた集積回路のシミュレーション装置。請求項1~9のいずれかの一項に記載のシミュレーション方法を用いて設計された少なくとも1つのSOI絶縁ゲート電界トランジスタを含む集積回路。SOIのIGFETでは、酸化膜等の絶縁層上に半導体層が形成され、この半導体層を素子分離用絶縁膜によって素子分離した領域にIGFETを形成している。この半導体層ボディは絶縁膜に囲まれており、フローティングの状態にあるので、その電位ボディ電位が不安定になる現象基板浮遊効果が課題であり、これを抑制する手段としてボディコンタクトが採用される。そしてボディコンタクトを採用すると、ボディコンタクトとチャネル領域の間にもゲート電極が形成されるために、実効的なチャネル幅が変化し、IV特性に多大に影響することが非特許文献120頁参照で指摘され、モデル化されている。しかしながら、非特許文献1に記載されたモデル式では、実効的なチャネル幅の変化の物理に基づく抽出方法が示されておらず、実効的なチャネル幅の変化を表すのに、単なるフィッティングパラメータ、すなわち固定値を使用している。しかしながら、チャネル幅の変化はゲート長に依存するので、広いレンジのゲート長には適用できないという問題点があった。従って、本発明の主な目的は、広いレンジのゲート長には適用可能な、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および当該シミュレーション方法によって設計された集積回路を提供することにある。本発明によれば、ボディコンタクトを有するSOI絶縁ゲート電界効果トランジスタのシミュレーション方法であって、前記トランジスタのソース電流またはドレイン電流を、ゲート-ボディオーバラップ領域の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、前記余剰のゲート幅のゲート長依存性を考慮にいれることを特徴とするシミュレーション方法が提供される。また、本発明によれば、上記シミュレーション方法に従ってSOI絶縁ゲート電界効果トランジスタのドレイン電流またはソース電流を計算する計算手段を備えた集積回路のシミュレーション装置が提供される。また、本発明によれば、上記シミュレーション方法を用いて設計された少なくとも1つのSOI絶縁ゲート電界トランジスタを含む集積回路が提供される。本発明によれば、広いレンジのゲート長には適用可能な、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および当該シミュレーション方法によって設計された集積回路が提供される。以下、本発明の好ましい実施の形態について図面を参照しながら説明する。図1~図3を参照すれば、本発明の好ましい実施の形態でシミュレーション対象となる絶縁ゲート電界効果トランジスタ10では、酸化膜等の絶縁層190上に半導体層140が形成され、この半導体層140を素子分離用絶縁膜150によって素子分離した領域に絶縁ゲート電界効果トランジスタIGFET10を形成されている。この半導体層ボディ140は絶縁膜150、190に囲まれており、フローティングの状態にあるので、その電位ボディ電位が不安定になる。そこで、これを抑制する手段としてボディコンタクト142が設けられている。半導体層140は、例えば、p型層である。半導体層140の表面には、ゲート絶縁膜180が形成されている。ゲート絶縁膜180上には、ゲート電極110が設けられている。ゲート電極110は、平面視でH型をしている。ゲート電極110は、H型の中央の-部分112が、本来の絶縁ゲート電界効果トランジスタのゲート電極として機能する。ゲート電極110のこの中央の-部分の両側の半導体層140に、ソース領域120とドレイン領域130とが設けられている。ソース領域120とドレイン領域130とは、例えば、n型層である。ゲート電極110のH型の中央の-部分112のソース領域120、ドレイン領域130方向の長さがゲート長Lgである。ゲート電極110は、H型の両側のI部分114を備えている。ゲート電極110のH型の中央の-部分112のH型の両側のI部分114間の長さがゲート幅Wgである。ゲート電極110の、H型の両側のI部分114と半導体層140とのオーバラップ領域が、ゲート-ボディオーバラップ領域160となる。ゲート電極110の、H型の両側のI部分114の外側の半導体層140がボディコンタクト142であり、例えば、p型層である。ゲート電極110のH型の中央の-部分112直下の半導体層140がチャネル領域144であり、ゲート電極110に所定の電圧を印加すると、表面に反転層が形成される。なお、上記では、半導体層140は、例えば、p型層であり、ソース領域120とドレイン領域130は、例えば、n型層であり、ボディコンタクト142は、例えば、p型層であるとしたが、p型とn型を反転させて、半導体層140は、例えば、n型層であり、ソース領域120とドレイン領域130は、例えば、p型層であり、ボディコンタクト142は、例えば、n型層である場合においても、以下に説明する本発明の好ましい実施の形態のシミュレーションの対象となる。上記絶縁ゲート電界効果トランジスタIGFET10のドレイン電流値Idsを、ゲート電極110のH型の中央の-部分112のゲート幅Wgをパラメータとしてモデル化する場合、ゲート幅Wgに余剰のゲート幅ΔWを加える必要がある。図4は、ドレイン電流Idsのゲート幅Wg依存性を示したものであり、縦軸はドレイン電流Idsをゲート幅Wgで規格化したものであり、横軸はゲート幅Wgである。なお、ゲート長Lgが0.7μmの場合である。図4から、Ids/Wg=1×10-4×10.74/Wg、すなわち、Ids=1×10-4×Wg0.74となり、ドレイン電流Idsは、ゲート幅Wgではなく、Wg0.74に比例しており、実際のゲート幅Wgに余剰のゲート幅ΔWこの場合は、0.74μmを加える必要があることがわかる。この実効的なゲート幅の変調は、ボディコンタクト142とチャンネル領域144との間に存在する、ゲート-ボディオーバラップ領域160に、余剰の電流が流れるためである。図5は半導体層140としてのSi表面の電子電流密度のシミュレーション結果であり、ゲート-ボディオーバラップ領域160に電流経路が存在することを示している。なお、ゲート長Lg=0.7μm、ゲート幅Wg=2.5μm、ゲート電圧Vg=ドレイン電圧Vd=2.5Vにおけるシミュレーション結果である。非特許文献1においては、ゲート-ボディオーバラップ領域160の電流が、余剰のゲート幅PdbcpPsbcpの電流として表現されている。しかしながら、ゲート-ボディオーバラップ領域160の余剰のゲート幅ΔWgはゲート長Lgおよびゲート電圧Vgに依存して変化する図6参照。なお、図6のΔWg-Lg特性は、下からVg-Vth=1V、1.5V、2V、2.5V、3Vの場合を示している。ここで、閾値電圧Vth=0.8Vであり、ドレイン電圧Vd=0.1Vである。これに対して、上記非特許文献1に記載されたモデル式では、余剰のゲート幅PdbcpPsbcpは物理に基づく抽出方法が示されておらず、フィッティングパラメータである、すなわち固定値である。従って、そのままでは広いレンジのゲート長に適用できず、またゲート電圧依存性を表現できないという問題点がある。適用する回路で最も重要なゲート電圧の値に対して個々のゲート長ごとにドレイン電流Idsのゲート幅W依存がフィットする余剰のゲート幅PdbcpPsbcpを求め、かつモデル式で計算したドレイン電流Idsがゲート長に対して不連続にならないように余剰のゲート幅PdbcpPsbcpの連続性に配慮して絶縁ゲートトランジスタのモデルをマクロ化する必要があった。そして、余剰のゲート幅PdbcpPsbcpの抽出に使用したゲート電圧から離れたゲート電圧のドレイン電流Idsの精度は劣化してしまうが、解決の方法がなかった。第1の実施の形態上述したように、余剰のゲート幅ΔWgはゲート長Lgおよびゲート電圧Vgに依存して変化する。本実施の形態では、余剰のゲート幅ΔWgをモデル化するにつき、余剰のゲート幅ΔWgのゲート長Lg依存およびゲート電圧Vg依存の両方を考慮に入れる。図7は本実施の形態で提案するボディコンタクトを有するSOIIGFETのマクロモデルの回路図である。IGFETのドレイン端子、ゲート端子、ソース端子およびボディ端子はそれぞれ制御電圧源E1~E4に接続されている。制御電圧源E1~E4は、各外部端子P1~P4の電圧を参照し、外部端子P1~P4と同じ電圧を発生する。すなわち、IGFETのドレイン端子に接続した制御電圧源E1は、外部端子P1のノードの電位と同じ値に設定される。外部端子P1~P4は制御電流源G1~G4にそれぞれ接続されている。ドレイン端子に接続した制御電圧源E1が参照する外部端子P1に接続する制御電流源G1は、制御電圧源E1を流れる電流を参照し、その電流の1ΔW/W倍となる電流を発生する。同様に、ソース端子に接続した制御電圧源E3が参照する外部端子P3に接続する制御電流源G3も、制御電圧源E3を流れる電流を参照し、その電流の1ΔW/W倍となる電流を発生する。一方、ゲート端子に接続した制御電圧源E2が参照する外部端子P2に接続する制御電流源G2は、制御電圧源E2を流れる電流を参照し、その電流と同じ電流を発生する。同様にボディ端子に接続した制御電圧源E4が参照する外部端子P4に接続する制御電流源G4も、制御電圧源E4を流れる電流を参照し、その電流と同じ電流を発生する。ここで、WはIGFETのゲート幅をあらわし、ΔWは以下の式1で求められる、余剰のゲート幅である。ここで、ρch’ΩVは駆動電圧ゲート電圧Vg-閾値電圧Vthの逆数で割った、H型ゲート電極110の中央の-部分112のチャネル領域のシート抵抗、Rh’’Ω/μmVは駆動電圧の逆数で割ったゲート-ボディオーバラップ領域160の単位ゲート幅あたりのシート抵抗、Lgμmはゲート長、ΔLchμmは、H型ゲート電極110の中央の-部分112のチャネル領域のゲート-ソースドレインオーバラップ長、ΔLhμmはゲート-ボディオーバラップ領域160のゲート-ソースドレインオーバラップ長、Rsd’Ωμmは、H型ゲート電極110の中央の-部分112のチャネル領域のソースドレイン抵抗、RhsdΩはゲート-ボディオーバラップ領域160のソースドレイン抵抗を表す。αΩ、βΩ/μmはフィッティングパラメータである。式1の分子のρch’/Vg-Vthα×Lg-ΔLchは、H型ゲート電極110の中央の-部分112のチャネル領域の抵抗であり、Rsd’は、H型ゲート電極110の中央の-部分112のチャネル領域のソースドレイン抵抗であるので、式1の分子は、H型ゲート電極110の中央の-部分112の全抵抗となる。また、式1の分母のRh’’/Vg-Vthβ×Lg-ΔLhは、ゲート-ボディオーバラップ領域160の、H型ゲート電極110の中央の-部分112のチャネル領域に相当する部分の抵抗であり、Rhsdはゲート-ボディオーバラップ領域160のソースドレイン抵抗であるので、式1の分母は、ゲート-ボディオーバラップ領域160の全抵抗となる。電流は、抵抗に反比例するため、ゲート-ボディオーバラップ領域160の余剰のゲート幅ΔWは、式1のようになる。図8は、図1に示す絶縁ゲート電界効果トランジスタIGFET10における抵抗の分布図であり、図9は、これらの抵抗を用いた、絶縁ゲート電界効果トランジスタIGFET10におけるΔWを求める概念を表す等価回路図である。本モデルでは、IGFETのソース-ドレイン電流Idsは、H型ゲート電極110の中央の-部分112のチャネル領域の電流Ids1とゲート-ボディオーバラップ領域160の電流Ids2とに分離することが可能であり、H型ゲート電極110の中央の-部分112のチャネル領域の電流Ids1とゲート-ボディオーバラップ領域160の電流Ids2がそれぞれ独自のチャネル抵抗とソースドレイン抵抗の直列抵抗を持つと定義する。すなわち、H型ゲート電極110の中央の-部分112は、チャネル抵抗Rchとソースドレイン抵抗Rsdとの直列抵抗を持ち、ゲート-ボディオーバラップ領域160は、チャネル抵抗Rhとソースドレイン抵抗Rhsdとの直列抵抗を持っている。式1は、この定義を表す図9の等価回路を、ΔWについて整理したものである。従って、式1のモデルパラメータは次のように決定する。まず、ドレイン電流IdsをH型ゲート電極110の中央の-部分112のチャネル領域の電流とゲート-ボディオーバラップ領域160の電流との和で表す。H型ゲート電極110の中央の-部分112のチャネル領域の電流はゲート幅Wgに比例するため、ドレイン電流Idsのゲート幅Wg依存を1次式に最小2乗法で近似した際の切片、すなわち近似式でゲート幅Wg=0となる値が、ゲート-ボディオーバラップ領域160の電流とみなせる。図10は、ドレイン電流Idsのゲート幅Wg依存性を示す図である。ゲート長Lgに依らず線形で近似できる。ゲート幅Wg=0μmのドレイン電流Idsの値が、ゲート-ボディオーバラップ領域160の余剰のゲート幅ΔWを流れる電流値である。余剰のゲート幅ΔWgはゲート長Lgに依存するので、この余剰のゲート幅ΔWを流れる電流値は、ゲート長Lgに依存する。続いて、H型ゲート電極110の中央の-部分112のチャネル領域の電流とゲート-ボディオーバラップ領域160の電流それぞれに、寺田方法等非特許文献2参照を適用し、各々のチャネルシート抵抗、ソースドレイン抵抗Rsd’、Rhsd、ゲート-ソースドレインオーバラップ長ΔLch、ΔLhを求める。なお、寺田法を用いた場合のパラメータの求め方については以下のとおりである。ゲート長の異なるトランジスタでVgを変えて、Lgを横軸に抵抗Rtotal=Vd/Idを縦軸にプロットする。それぞれのVgsにおけるRtotal-Lgプロットの直線近似を最小二乗法により行う。求めた近似直線の式の傾きを横軸に、縦軸Rtotal軸の切片を縦軸にプロットしなおし、最小二乗法で直線近似をする。得られた近似直線の傾きがゲート-ソースドレインオーバラップ長となり、縦軸の切片がソースドレイン抵抗Rsd‘、Rhsdとなる。続いて、各々のチャネルシート抵抗を駆動電圧の逆数で割った値ρch’、Rh’’をパラメータとして1/Vg-Vthに対する1次式に最小2乗法で近似し、1次係数をρch’ないしRh’’、切片をフィッティングパラメータαないしβとする。図11は、H型ゲート電極110の中央の-部分112のチャネルシート抵抗の駆動電圧の逆数で割った値に対するプロットであり、1/Vg-Vthに比例している。傾き1次係数をρch’、切片をフィッティングパラメータαとして求める。また、ゲートボディオーバラップ領域160についても同様の方法でRh’’、βを求める。ドレイン電圧が十分大きければチャネルシート抵抗は1/Vg-Vthに比例すると近似できるためである。以上のようにして、式1のモデルパラメータを決定する。再び、図7を参照すれば、外部端子P1~P4を外部回路に接続すると、制御電圧源E1~E4を介して、外部端子P1~P4に印加された電圧が、IGFETに印加される。このとき、制御電圧源E1~E4は外部端子P1~P4の電圧と同じ電圧を発生するため、IGFETに直接、外部端子P1~P4の電圧を印加したことと同等の効果が得られる。従って制御電圧源E1~E4には、IGFETに直接外部回路からの電位が印加された場合と同等の電流が流れる。制御電流源G1~G4のうち、ゲートまたはボディに接続する制御電圧源を参照するG2またはG4にはIGFETのゲートまたはボディに流れる電流と同等の電流が発生し、外部回路にはG2またはG4で発生した電流が流れるため、外部回路には、IGFETに直接外部回路を接続した場合と同等の電流が流れる。ドレインまたはソースに接続する制御電圧源を参照するG1またはG3には、IGFETのソースまたはドレインに流れる電流の1ΔW/W倍の電流が発生し、外部回路にはG1またはG3で発生した電流が流れるため、外部回路には、IGFETに直接外部回路を接続した場合の1ΔW/W倍の電流が流れる。このΔWは式1から求められる値である。本実施の形態で提案の上記モデルを使用すると、ボディコンタクトを有するSOIIGFETのドレイン電流Idsの広いレンジでのゲート幅依存およびゲート長依存のシミュレーション精度が向上する。図12では、シミュレーション装置に上記モデルを組み込んで、ドレイン電流Id-ドレイン電圧Vd特性をシミュレーションした結果を実線で表し、上記モデルを組み込まないで、ドレイン電流Id-ドレイン電圧Vd特性をシミュレーションした結果を破線で表し、正方形のシンボルは実測を表している。ゲート長Lg=1.0μm、ゲート幅Wg=2.5μmの場合の相対誤差のRMSRootMeanSquareは、上記モデルを適用しない際の27から上記モデルを適用した際の8.4に向上した。第2の実施の形態第1の実施の形態では、制御電流源及び制御電圧源を用いたマクロモデルとして提案するモデルを回路シミュレーション装置に組み込んだが、第2の実施の形態では、より簡易に、実効ゲート幅WeffをWeffΔWに置き換えることで回路シミュレーション装置にモデルを組み込んでいる。そのために、第1の実施の形態とは異なり本実施の形態ではΔWにゲート電圧依存を設けないモデルとする。この場合、ΔWは、となる。ここで、ρchΩは、H型ゲート電極110の中央の-部分112のチャネル領域のチャネルのシート抵抗、Rh’Ωμmはゲート-ボディオーバラップ領域160の単位ゲート幅あたりのシート抵抗、Lgμmはゲート長、ΔLchμmは、H型ゲート電極110の中央の-部分112のチャネル領域のゲート-ソースドレインオーバラップ長、ΔLhμmはゲート-ボディオーバラップ領域160のゲートソースドレインオーバラップ長、Rsd’Ωμmは、H型ゲート電極110の中央の-部分112のチャネル領域のソースドレイン抵抗、RhsdΩはゲート-ボディオーバラップ領域160のソースドレイン抵抗を表す。これらのモデルパラメータの決定方法は第1の実施の形態に沿うが、最後のチャネルシート抵抗を駆動電圧の逆数の1次式で表現する工程は省く。第1の実施の形態では、余剰のゲート幅ΔWgをモデル化するにつき、余剰のゲート幅ΔWgのゲート長Lg依存およびゲート電圧Vg依存の両方を考慮に入れているので、制御電流源及び制御電圧源を用いたマクロモデルとして提案するモデルを回路シミュレーション装置に組み込んでいるが、本実施の形態では、余剰のゲート幅ΔWgをモデル化するにつき、余剰のゲート幅ΔWgのゲート長Lg依存のみを考慮し、余剰のゲート幅ΔWgのゲート電圧Vg依存は考慮に入れず、実効ゲート幅WeffをWeffΔWに置き換えるだけなので、図13に示す通常の回路図となる。すなわちIGFETの各端子は外部端子に直接接続されている。外部端子P1~P4を外部回路に接続すると、外部端子P1~P4に印加された電圧がIGFETに直接印加される。非特許文献18頁および非特許文献32-31頁によれば、ドレイン電流またはソースに流れる電流は実効ゲート幅Weffに比例し、実効ゲート幅Weffは、一般的なFETについて、Weff=W-2dW3で定められるが、本実施の形態では、これを1ΔW/W倍するため、最終的なWeffは、Weff=W-2dW×1ΔW/W4であり、式4に比例した値として得られる。外部回路には、式4に比例した電流が流れる。本実施の形態では、マクロモデルを用いることなく、回路シミュレーションのパラメータの定義を修正するだけでモデルの組み込みが可能である。第1の実施の形態と比較して、ゲート電圧依存性が表現できないためパラメータ抽出に使用したゲート電圧から離れたゲート電圧のドレイン電流の精度は劣化してしまうが、シミュレータ内部の演算が容易になり、計算時間の短縮、シミュレーションエラーを起こしにくい効果が得られる。本発明は、ボディコンタクトを有するSOIIGFETを含む集積回路のシミュレーション装置であって、上記のいずれかのIGFETのモデル化方法の形態に従って、ゲート-ボディオーバラップ領域の電流を含むソース電流とドレイン電流がモデル化されたIGFETモデルを含むシミュレーション装置を含む。また、本発明は、上記のいずれかのシミュレーション方法に従ってモデル化されたSOI絶縁ゲート電界効果トランジスタモデルのドレイン電流またはソース電流の計算手段を備えたシミュレーション装置を含む。また、本発明は、ボディコンタクトを有するSOIIGFETを含む集積回路であって、前記のいずれかのIGFETのモデル化方法の形態に従って、ゲート-ボディオーバラップ領域の電流を含むソース電流とドレイン電流がモデル化されたIGFETモデルを含むシミュレーション方法を用いて設計された集積回路を含む。以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。