"ソース端子、ドレイン端子、ゲート端子の少なくとも三端子が基板表面側に設けられた、GaNを用いるパワーデバイスが、ソースリード部とダイパッド部とが一体成形されたリードフレームの前記ダイパッド部に搭載され、前記パワーデバイスの前記ソース端子が前記ダイパッド部とワイヤ接続され、前記パワーデバイスの前記ドレイン端子がドレインリードと、前記パワーデバイスの前記ゲート端子がゲートリードとワイヤ接続されてなるデバイス実装構造を有する半導体装置。前記ドレインリードが、前記ゲートリードと前記リードフレームの前記ソースリード部との間に配置されることを特徴とする請求項1に記載の半導体装置。前記パワーデバイスを構成するトランジスタが、前記ソース端子と接続するソース電極、前記ドレイン端子と接続するドレイン電極、及び、前記ゲート端子と接続するゲート電極を備え、前記ゲート電極が前記ドレイン電極よりも前記ソース電極側に片寄って配置される非対称構造を有することを特徴とする請求項1または2に記載の半導体装置。前記ドレインリード内の樹脂封止されるインナーリード部分の面積が、前記ゲートリード内の樹脂封止されるインナーリード部分の面積よりも大きいことを特徴とする請求項1~3の何れか1項に記載の半導体装置。前記リードフレームの前記ソースリードには、前記ドレインリードよりも低電圧が供給されることを特徴とする請求項1~4の何れか一項に記載の半導体装置。従来のSiパワーデバイスでは、ゲート注入電荷量Qgが大きいため、寄生発振が起こるような大きなインダクタンスは回路側で対応が可能であり、デバイス実装において、回路の寄生インダクタンスについて特別の注意を払う必要がなかった。ところが、GaNを用いたデバイスでは、ゲート注入電荷量Qgが非常に小さいため、単なる配線の寄生インダクタンスであってもゲート電圧が発振することがわかった。これに対し、ゲート抵抗として大きなものをゲート端子に接続することで発振は抑制できるが、GaNの低消費電力、高速応答性の長所を生かすことができない結果となる。本発明は、上記の状況に鑑み、GaNを用いたデバイスにおいて、大きなゲート抵抗を付加することなく寄生発振を抑制できるように、デバイス実装構造の面から寄生インダクタンスの低減を実現するものであり、これにより、GaNの特徴である低消費電力、高速応答特性を生かしたパワーデバイスを実現することを目的とする。上記目的を達成するための本発明に係る半導体装置は、ソース端子、ドレイン端子、ゲート端子の少なくとも三端子が基板表面側に設けられた、GaNを用いるパワーデバイスが、ソースリード部とダイパッド部とが一体成形されたリードフレームの前記ダイパッド部に搭載され、前記パワーデバイスの前記ソース端子が前記ダイパッド部とワイヤ接続され、前記パワーデバイスの前記ドレイン端子がドレインリードと、前記パワーデバイスの前記ゲート端子がゲートリードとワイヤ接続されてなるデバイス実装構造を有することを特徴とする。上記特徴の半導体装置は、更に、前記ドレインリードが、前記ゲートリードと前記リードフレームの前記ソースリード部との間に配置されることが好ましい。上記特徴の半導体装置は、更に、前記パワーデバイスを構成するトランジスタが、前記ソース端子と接続するソース電極、前記ドレイン端子と接続するドレイン電極、及び、前記ゲート端子と接続するゲート電極を備え、前記ゲート電極が前記ドレイン電極よりも前記ソース電極側に片寄って配置される非対称構造を有することが好ましい。上記特徴の半導体装置は、更に、前記ドレインリード内の樹脂封止されるインナーリード部分の面積が、前記ゲートリード内の樹脂封止されるインナーリード部分の面積よりも大きいことが好ましい。上記特徴の半導体装置は、更に、前記リードフレームの前記ソースリードには、前記ドレインリードよりも低電圧が供給されることが好ましい。本発明者等は、鋭意研究により、ソース側配線の寄生インダクタンスを小さくすることで、発振が抑制され、ゲート電圧のオンオフに対して安定なスイッチングが可能になることを見出した。図5にシミュレーションに用いた回路の構成を示す。Ld、Ls1、Ls2、Lgsは夫々配線の寄生インダクタンスであり、Cgd,Cgs,Cdsは夫々GaN-FETの寄生容量である。図5において、FETがオンからオフに、オフからオンに切り替わると、LdからCoss、Ls1、及びLs2を介したLC直列回路が共振する。結果、Ls1の両端電圧が振動する。当該Ls1の両端電圧の振動は、ゲートドライバにとって電圧ノイズ源となる。更に、Ls1の両端電圧が振動することにより、CgsとLs1を介したLC直列回路が共振し、ゲート電圧Vgが振動する。この結果、FETの意図しないオンオフが繰り返され、これが更にLdからCoss、Ls1、及びLs2を介したLC直列回路の共振を引き起こす。このように、LdからCoss、Ls1、及びLs2を介したLC直列回路の共振と、CgsとLs1を介したLC直列回路の共振が相互に誘起される結果、ゲート電圧Vgの振動が増幅され、スイッチングノイズが増加し、最悪の場合FETが発振して回路が破壊される虞がある。上記のLC回路による共振を防ぐには、LdとLs1及び、Ls2をできる限り小さくすればよいことが推察される。図6は、ソース側配線の寄生インダクタンスLs1、及び、ドレイン側配線の寄生インダクタンスLdを変えた場合の、スイッチング時のゲート電圧の立ち上がり、立ち下がりの電圧変化をシミュレーションした結果である。図6より、ドレイン側配線の寄生インダクタンスLdを小さくする図6bよりも、むしろソース側配線の寄生インダクタンスLs1を小さくした図6a方が、ゲート電圧の振動防止に著しい効果があることが分かる。図7は、図6においてFETに生じる電力損失=IfetVdを示す図であり、図7より、ドレイン側配線の寄生インダクタンスLdを小さくする図7bよりも、ソース側配線の寄生インダクタンスLs1を小さくした図7a方が、損失も少ないことが分かる。上記の知見に基づき、本発明では、デバイスの実装方法を変更し、従来のSiMOSFETにおいてはドレインリードと接続していたダイパッドを、ソースリードと接続することとし、当該ダイパッドとデバイスのソース端子との接続をワイヤボンディングにより行うこととした。これにより、従来のダイパッドとドレインリードを一体成形した構造と比較して、GaNチップのソース端子とチップ裏面の電位差を小さくできるため、チップ裏面からのリーク電流を減らし、オン抵抗を小さくすることができる。また、ゲート-ソース間のループ電流が小さくなることでソース配線の寄生インダクタンスが抑制され、Cgsを介したLC直列回路の発振を抑えることができる。従って、本発明に依れば、GaNを用いたデバイスにおいて、大きなゲート抵抗を付加することなく寄生発振を抑制でき、GaNの特徴である低消費電力、高速応答特性を生かしたパワーデバイスを実現することができる。第1実施形態本発明のチップ実装構造を有する半導体装置10の構成例を図1に示す。図1は、半導体装置10の実装後の形態の模式図である。尚、比較のため、従来の方法で半導体装置10をチップ実装した場合の実装後の形態の模式図を、図2に示す。尚、以降の実施形態の説明に用いる図面では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。半導体装置10は、GaNを用いて構成されるパワーデバイスであり、基板表面側に、ソース端子11、ドレイン端子12、ゲート端子13が形成されている。そして、ダイパッド14上に半導体装置10が搭載され、固定されている。GaNを用いる当該パワーデバイスのデバイス構造の模式的な断面図を図3に示す。図3に示すデバイスは、HEMT構造のFETであり、Si基板20上に、AlとGaの組成比が異なるAlGaNの多層膜からなるバッファ層21を介してGaN層22が積層され、GaN層22の上にAlGaNの層23が積層されている。GaN層22上の所定の領域には、AlGaN層23を貫通するようにソース電極24とドレイン電極25が形成され、ゲート電極26が、AlGaN層23上の所定の領域に、ソース電極24とドレイン電極25がゲート電極26を挟んで互いに対向するように形成されている。ドレイン電極25は、絶縁膜27上に形成されたドレイン端子12と、コンタクトホール28を介して電気的に接続される。同様に、図示しないが、ソース電極24は、別の断面において、絶縁膜27上に形成されたソース端子11と電気的に接続され、ゲート電極25は、更に別の断面において、絶縁膜27上に形成されたゲート端子13と電気的に接続される。AlGaN層23とGaN層22とのヘテロ接合界面近傍において、2次元電子ガス層29が形成され、ゲート電極26に電圧ゲート電圧を印加することで、当該ゲート電極26の下方の当該2次元電子ガス層の濃度が変調され、ソース電極24とドレイン電極25間に流れる電流が制御される。尚、図3に示すデバイスは、ドレイン電極25に印加される電圧とゲート電圧との差が高電圧となるため、放電しないようにゲート電極26とドレイン電極25との距離を、ゲート電極26とソース電極24との距離よりも大きくとり、ゲート電極26がドレイン電極25よりもソース電極24側に片寄って配置された非対称なデバイス構造を有している。図1及び図2に戻ると、半導体装置10に隣接して、ソースリード15、ドレインリード16、ゲートリード17がこの順で形成されている。即ち、ドレインリード16が、ゲートリード17とソースリード15の間に挟まれて配置されている。これらのリード端子15,16,17は夫々、半導体装置1のソース端子11、ドレイン端子12、ゲート端子13とワイヤ接続ワイヤボンディングされる。更に、図1又は図2の点線で示す領域18内において、ワイヤ接続される部分を覆うように樹脂封止がされ、半導体装置10がパッケージされる。本発明では、図1に示すように、ソースリード15とダイパッド14は、両者が一体成形されてリードフレームを構成しており、ソース端子11とソースリード15の接続が、ソース端子11とダイパッド14をワイヤボンディングすることによりなされている。一方、ドレインリード16及びゲートリード17は、夫々、ダイパッド14と分離形成され、ドレインリード16とドレイン端子12、ゲートリード17とゲート端子13との接続が、ワイヤボンディングによりなされている。これに対し、従来例では、図2に示すように、ドレインリード16とダイパッド14が一体成形されてリードフレームを構成しており、ドレイン端子12とドレインリード16の接続が、ドレイン端子12とダイパッド14をワイヤボンディングすることによりなされている。一方、ソースリード15及びゲートリード17は、夫々、ダイパッド14と分離形成され、ソースリード15とソース端子11、ゲートリード17とゲート端子13との接続が、ワイヤボンディングによりなされている。上述の通り、本発明では、ソースリード15とダイパッド14が一体成形され、ソース端子11とダイパッド14がワイヤボンディングされて接続されているため、チップ裏面の電位を介して基板の電位がソース電圧に固定され、基板を経由してチップ裏面に流れるリーク電流を減らし、結果、オン抵抗を小さくすることができる。また、ソース配線の寄生インダクタンスが抑制され、ゲート電圧の発振を抑えることができる。尚、本発明では、ドレインリード16はドレイン端子12とワイヤボンディングされるが、このため、ドレインリード16とダイパッド14が一体成形され、ドレイン端子12とダイパッド14をワイヤボンディングされる従来の構成図2と比較すると、ドレイン配線の寄生インダクタンスはかえって増加することとなる。しかしながら、図6より、ソース配線側の寄生インダクタンス図5のLs1を低減することが、ドレイン配線側の寄生インダクタンス図5のLdを低減することよりも、ゲート電圧の発振を抑制するという点において重要であることが示されている。別の言い方をすると、図6は、ゲート電圧の発振を抑制するという点において、ソース配線側の寄生インダクタンスを低減することで、ドレイン配線の寄生インダクタンスが増加することによるデメリットをはるかに上回るメリットが得られることを示すものである。そして、本発明は、これを積極的に利用するものである。更に、半導体装置10の他の実装例を図4に示す。図4では、ドレインリード16の領域18との重なり部分、即ちドレインリード16内の樹脂封止される部分インナーリードの面積を、ゲートリード17の領域18との重なり部分、即ちゲートリード17内の樹脂封止される部分の面積よりも大きくしている。上記ドレインリード16ゲートリード17の樹脂封止される部分は、ワイヤボンディングが可能な部分の面積に相当する。ドレインリード16のワイヤボンディング可能な部分の面積を大きくすることで、ドレインリード16とドレイン端子12との接続を、複数のワイヤを介して行うことが可能になるため、ソース配線側の寄生インダクタンスと併せて、ドレイン配線側の寄生インダクタンスを低減することが可能になる。これにより、ゲート電圧の発振を防止できるとともに、オン抵抗を削減することができる。"