第1スイッチングユニットおよび第2スイッチングユニットを有するスイッチング回路と、前記スイッチング回路の各スイッチングユニットを制御する制御部と、前記スイッチング回路の動作に基づいて所定の信号を出力する出力端子と、を備え、前記第1スイッチングユニットは、第1スイッチング素子と、第2スイッチング素子とを有し、前記第2スイッチングユニットは、第3スイッチング素子と、第4スイッチング素子とを有し、前記第1スイッチング素子および前記第2スイッチング素子の各第1電極は、共に電源に接続され、前記第1スイッチング素子および前記第2スイッチング素子の各第2電極は、共に前記第3スイッチング素子および前記第4スイッチング素子の各第1電極に接続され、前記第1スイッチング素子および前記第2スイッチング素子の各第3電極は、共に前記制御部の第1出力ポートに接続され、前記第3スイッチング素子および前記第4スイッチング素子の各第2電極は、共に前記出力端子に接続され、前記第3スイッチング素子および前記第4スイッチング素子の各第3電極は、共に前記制御部の第2出力ポートに接続されることを特徴とする信号出力回路。請求項1に記載の信号出力回路において、前記制御部は、第1スイッチの信号が入力される第1入力ポートと、上位装置からの外部信号が入力される第2入力ポートと、を有し、前記第1入力ポートに入力される前記第1スイッチの信号と、前記第2入力ポートに入力される前記外部信号とに基づいて、前記第1出力ポートおよび前記第2出力ポートへ所定の信号を出力することを特徴とする信号出力回路。請求項2に記載の信号出力回路において、前記第1入力ポートに入力される前記第1スイッチの信号が、前記第1スイッチング素子および前記第2スイッチング素子の各第3電極と、前記第3スイッチング素子および前記第4スイッチング素子の各第3電極にも、同時に入力されることを特徴とする信号出力回路。請求項2または請求項3に記載の信号出力回路において、前記出力端子は、第2スイッチの一端に接続され、前記第2スイッチの他端は、リレーのコイルに接続されることを特徴とする信号出力回路。請求項4に記載の信号出力回路において、前記第1スイッチは、車両のスタータスイッチであり、前記第2スイッチは、車両のシフトポジションスイッチであり、前記リレーは、車両のスタータリレーであることを特徴とする信号出力回路。請求項1ないし請求項5のいずれかに記載の信号出力回路において、前記各スイッチング素子は、FETからなり、前記FETのドレインは、前記第1電極を構成し、前記FETのソースは、前記第2電極を構成し、前記FETのゲートは、前記第3電極を構成することを特徴とする信号出力回路。本発明は、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力できる信号出力回路を提供することを課題としている。本発明に係る信号出力回路は、第1スイッチングユニットおよび第2スイッチングユニットを有するスイッチング回路と、このスイッチング回路の各スイッチングユニットを制御する制御部と、スイッチング回路の動作に基づいて所定の信号を出力する出力端子とを備える。第1スイッチングユニットは、第1スイッチング素子と、第2スイッチング素子とを有する。第2スイッチングユニットは、第3スイッチング素子と、第4スイッチング素子とを有する。第1スイッチング素子および第2スイッチング素子の各第1電極は、共に電源に接続される。第1スイッチング素子および第2スイッチング素子の各第2電極は、共に第3スイッチング素子および第4スイッチング素子の各第1電極に接続される。第1スイッチング素子および第2スイッチング素子の各第3電極は、共に制御部の第1出力ポートに接続される。第3スイッチング素子および第4スイッチング素子の各第2電極は、共に出力端子に接続される。第3スイッチング素子および第4スイッチング素子の各第3電極は、共に制御部の第2出力ポートに接続される。このような構成によれば、電源と出力端子との間に、第1スイッチングユニットおよび第2スイッチングユニットが直列に接続されることになる。このため、第1スイッチングユニットがショート状態となった場合でも、第2スイッチングユニットが正常であれば、出力端子には、第2スイッチングユニットのONOFF状態に応じた正常な信号が出力される。同様に、第2スイッチングユニットがショート状態となった場合でも、第1スイッチングユニットが正常であれば、出力端子には、第1スイッチングユニットのONOFF状態に応じた正常な信号が出力される。さらに、各スイッチングユニットは、一対のスイッチング素子により2重化されているため、一方のスイッチング素子が故障により常時オープン状態となった場合でも、他方のスイッチング素子が正常であれば、スイッチングユニットから正常な信号が出力される。以上により、負荷を駆動する場合の安全性および信頼性を向上させることができる。本発明において、制御部は、第1スイッチの信号が入力される第1入力ポートと、上位装置からの外部信号が入力される第2入力ポートとを有し、第1入力ポートに入力される第1スイッチの信号と、第2入力ポートに入力される外部信号とに基づいて、第1出力ポートおよび第2出力ポートへ所定の信号を出力するようにしてもよい。この場合、第1入力ポートに入力される第1スイッチの信号が、第1スイッチング素子および第2スイッチング素子の各第3電極と、第3スイッチング素子および第4スイッチング素子の各第3電極にも、同時に入力されるように構成してもよい。本発明において、出力端子は、第2スイッチの一端に接続され、第2スイッチの他端は、リレーのコイルに接続されるように構成してもよい。本発明において、第1スイッチは、例えば車両のスタータスイッチであり、第2スイッチは、例えば車両のシフトポジションスイッチであり、リレーは、例えば車両のスタータリレーである。本発明において、各スイッチング素子にFETを用いてもよい。この場合、FETのドレインは第1電極を構成し、ソースは第2電極を構成し、ゲートは第3電極を構成する。本発明によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号の出力が可能な信号出力回路を提供することができる。以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一の部分または対応する部分には、同一符号を付してある。図1において、CPU3、スイッチング回路100、および出力端子Tにより、本実施形態に係る信号出力回路が構成される。スイッチング回路100は、第1スイッチング素子11および第2スイッチング素子12を有する第1スイッチングユニットU1と、第3スイッチング素子13および第4スイッチング素子14を有する第2スイッチングユニットU2とからなる。スイッチング素子11~14は、それぞれFETからなる。CPU3は、2つの入力ポート4、5と、2つの出力ポート6、7を備えている。入力ポート4には、操作スイッチ2SW1を介して、直流電源であるバッテリ1が接続される。操作スイッチ2の一端は、バッテリ1の正極に接続され、操作スイッチ2の他端は、CPU3の入力ポート4に接続されている。バッテリ1の負極はグランドに接地されている。CPU3の入力ポート4には、操作スイッチ2の信号が入力される。この信号は、P1、P2、P3の各点に同時に現われる。図1では、便宜上、P1~P3に現われる操作スイッチ2の信号をSW1で表示してある。P1~P3の各点は、実際には、基板上で配線パターンにより電気的に接続されている。したがって、入力ポート4に入力される操作スイッチ2の信号は、第1~第4スイッチング素子11~14の各ゲートgにも同時に入力される。CPU3の入力ポート5には、図示しない上位装置からの外部信号が入力される。出力ポート6は、第1および第2スイッチング素子11、12の各ゲートgへ信号出力Aを出力する。出力ポート7は、第3および第4スイッチング素子13、14の各ゲートgへ信号出力Bを出力する。第1スイッチング素子11のドレインdと、第2スイッチング素子12のドレインdは、共に電源Vbに接続されている。第1スイッチング素子11のソースsと、第2スイッチング素子12のソースsは、共に第3スイッチング素子13のドレインdと、第4スイッチング素子14のドレインdに接続されている。第1スイッチング素子11のゲートgと、第2スイッチング素子12のゲートgは、共にCPU3の出力ポート6に接続されている。第3スイッチング素子13のソースsと、第4スイッチング素子14のソースsは、共に出力端子Tに接続されている。第3スイッチング素子13のゲートgと、第4スイッチング素子14のゲートgは、共にCPU3の出力ポート7に接続されている。この結果、電源Vbと出力端子Tとの間に、第1スイッチングユニットU1と第2スイッチングユニットU2とが直列に接続されることになる。後述するように、CPU3は、入力ポート4に入力される操作スイッチ2の信号と、入力ポート5に入力される外部信号とに基づいて、出力ポート6、7へ所定の信号を出力し、スイッチング素子11~14をON、OFFさせる。出力端子Tは、操作スイッチ9SW2の一端に接続され、操作スイッチ9の他端には、リレー10のコイル10aの一端が接続されている。コイル10aの他端は、グランドに接地されている。リレー10の接点10bの一端は電源Vbに接続され、他端は負荷20に接続されている。リレー10のコイル10aに通電されて、接点10bが閉じると、電源Vbから負荷20に給電が行われて、負荷20が駆動される。以上の構成において、CPU3は、本発明における制御部に相当する。CPU3の入力ポート4、5は、それぞれ本発明における第1入力ポート、第2入力ポートに相当する。CPU3の出力ポート6、7は、それぞれ本発明における第1出力ポート、第2出力ポートに相当する。各スイッチング素子11~14のドレインd、ソースs、ゲートgは、それぞれ本発明における第1電極、第2電極、第3電極に相当する。操作スイッチ2は、本発明における第1スイッチに相当し、操作スイッチ9は、本発明における第2スイッチに相当する。次に、図1の回路の動作について説明する。最初に、スイッチングユニットU1、U2に故障が発生していない正常時の動作について説明する。図2は、非動作時における回路状態と、各部の信号波形を示している。信号波形図において、SW1は操作スイッチ2の信号、SW2は操作スイッチ9の信号、出力A、出力Bは、それぞれ図1の出力ポート6、7からの出力を表している。U1、U2は、スイッチングユニットU1、U2のONOFF状態、出力Xは出力端子Tからの出力を表している。リレーは、リレー10の接点10bのONOFF状態を表している。図3~図10の信号波形図においても同様である。図2の非動作時においては、SW1、SW2はともにOFFとなっている。また、CPU3に外部信号が入力されていないので、出力Aと出力Bは、いずれもLローレベルとなっている。このため、スイッチングユニットU1、U2はいずれもOFFの状態にあり、出力XはOFFの状態にある。したがって、リレー10のコイル10aに通電がされず、接点10bはOFFであるので、負荷20は駆動されない。図3は、正常動作時における回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、操作スイッチ2が閉じてSW1がONになった場合を例示している。CPU3には、外部信号が入力されていないものとする。図3の状態では、CPU3へ操作スイッチ2の信号が入力されるが、外部信号の入力がないので、出力Aと出力BはいずれもLとなる。その一方、SW1のONによって、第1および第2スイッチング素子11、12のゲートと、第3および第4スイッチング素子13、14のゲートがHハイレベルとなるので、各スイッチング素子11~14がONして、スイッチングユニットU1、U2はON状態となる。このため、電源Vbから、スイッチングユニットU1、U2、出力端子T、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図4は、正常動作時における他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、CPU3に外部信号が入力された場合を例示している。操作スイッチ2は開いていて、SW1はOFFになっているものとする。図4の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、出力ポート6、7から信号が出力されて、出力Aと出力BがHとなる。このため、各スイッチング素子11~14は、それぞれのゲートがHとなるのでONし、スイッチングユニットU1、U2がON状態となる。この結果、図3の場合と同様に、電源Vbから、スイッチングユニットU1、U2、出力端子T、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。次に、スイッチング素子のドレインソース間が常時ショート状態となる故障ON故障が発生した場合の動作について説明する。図5は、第1スイッチングユニットU1がショートした場合、すなわち、スイッチング素子11、12の一方または両方がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、操作スイッチ2が閉じてSW1がONになった場合を例示している。CPU3には、外部信号が入力されていないものとする。図5の状態では、CPU3へ操作スイッチ2の信号が入力されるが、外部信号の入力がないので、出力Aと出力BはいずれもLとなる。その一方、SW1のONによって、第3および第4スイッチング素子13、14のゲートがHとなるので、スイッチング素子13、14がONして、第2スイッチングユニットU2がON状態となる。また、SW1のONによって、第1および第2スイッチング素子11、12のゲートもHとなる。ところが、スイッチング素子11、12の一方または両方がショートしているので、第1スイッチングユニットU1は、SW1のONOFFにかかわらず常にON状態にある。しかるに、第2スイッチングユニットU2は正常状態にあって、SW1に同期してONOFFするので、出力端子Tの出力Xは、SW1のONによってON状態となる。このため、電源Vbから、スイッチングユニットU1、U2、出力端子T、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図6は、第1スイッチングユニットU1がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、CPU3に外部信号が入力された場合を例示している。操作スイッチ2は開いていて、SW1はOFFになっているものとする。図6の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、出力ポート6、7から信号が出力されて、出力Aおよび出力BがHとなっている。出力BがHとなることで、第3および第4スイッチング素子13、14がONして、第2スイッチングユニットU2がON状態となる。一方、スイッチング素子11、12の一方または両方がショートしているので、第1スイッチングユニットU1は、出力AのH、Lにかかわらず、常にON状態にある。しかるに、第2スイッチングユニットU2は正常状態にあって、出力Bに同期してONOFFするので、出力端子Tの出力Xは、出力BがHになることで、ON状態となる。このため、電源Vbから、スイッチングユニットU1、U2、出力端子T、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図7は、第1スイッチングユニットU1がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ2と操作スイッチ9は共に開いていて、SW1、SW2は、いずれもOFFである。また、CPU3に外部信号の入力はなく、出力A、出力BはいずれもLとなっている。図7の状態では、ショートしている第1スイッチングユニットU1は、常にON状態にあるが、正常状態にある第2スイッチングユニットU2はOFFしている。このため、第1スイッチングユニットU1から、第2スイッチングユニットU2を介して、出力端子Tへ至る電流経路は形成されない。すなわち、出力端子Tの出力Xは、OFF状態を維持する。また、操作スイッチ9もOFFであるから、リレー10のコイル10aに通電はされない。図8は、第2スイッチングユニットU2がショートした場合、すなわち、スイッチング素子13、14の一方または両方がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、操作スイッチ2が閉じてSW1がONになった場合を例示している。CPU3には、外部信号が入力されていないものとする。図8の状態では、CPU3へ操作スイッチ2の信号が入力されるが、外部信号の入力がないので、出力Aと出力BはいずれもLとなる。その一方、SW1のONによって、第1および第2スイッチング素子11、12のゲートがHとなるので、スイッチング素子11、12がONして、第1スイッチングユニットU1がON状態となる。また、SW1のONによって、第3および第4スイッチング素子13、14のゲートもHとなる。ところが、スイッチング素子13、14の一方または両方がショートしているので、第2スイッチングユニットU2は、SW1のONOFFにかかわらず常にON状態にある。しかるに、第1スイッチングユニットU1は正常状態にあって、SW1に同期してONOFFするので、出力端子Tの出力Xは、SW1のONによってON状態となる。このため、電源Vbから、スイッチングユニットU1、U2、出力端子T、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図9は、第2スイッチングユニットU2がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ9が閉じてSW2がONとなっている状態で、CPU3に外部信号が入力された場合を例示している。操作スイッチ2は開いていて、SW1はOFFになっているものとする。図9の状態では、CPU3に操作スイッチ2の信号は入力されないが、外部信号が入力されることで、出力ポート6、7から信号が出力されて、出力Aおよび出力BがHとなっている。出力AがHとなることで、第1および第2スイッチング素子11、12がONして、第1スイッチングユニットU1がON状態となる。一方、スイッチング素子13、14の一方または両方がショートしているので、第2スイッチングユニットU2は、出力BのH、Lにかかわらず、常にON状態にある。しかるに、第1スイッチングユニットU1は正常状態にあって、出力Aに同期してONOFFするので、出力端子Tの出力Xは、出力AがHになることで、ON状態となる。このため、電源Vbから、スイッチングユニットU1、U2、出力端子T、および操作スイッチ9を介して、リレー10のコイル10aに通電される。これによって、リレー10の接点10bはONし、電源Vbから負荷20へ給電が行われる結果、負荷20が駆動される。図10は、第2スイッチングユニットU2がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ2と操作スイッチ9は共に開いていて、SW1、SW2は、いずれもOFFである。また、CPU3に外部信号の入力はなく、出力A、出力BはいずれもLとなっている。図10の状態では、ショートしている第2スイッチングユニットU2は、常にON状態にあるが、正常状態にある第1スイッチングユニットU1はOFFしている。このため、第1スイッチングユニットU1から、第2スイッチングユニットU2を介して、出力端子Tへ至る電流経路は形成されない。すなわち、出力端子Tの出力Xは、OFF状態を維持する。また、操作スイッチ9もOFFであるから、リレー10のコイル10aに通電はされない。以上のように、上記実施形態においては、第1スイッチングユニットU1がショート状態となった場合でも、第2スイッチングユニットU2が正常であれば、リレー10の動作は正常に行われる。また、第2スイッチングユニットU2がショート状態となった場合でも、第1スイッチングユニットU1が正常であれば、リレー10の動作は正常に行われる。さらに、上記実施形態においては、各スイッチングユニットU1、U2は、一対のスイッチング素子により2重化されている。このため、第1スイッチングユニットU1におけるスイッチング素子11、12の一方が、故障により常時オープン状態となった場合OFF故障でも、他方のスイッチング素子が正常であれば、第1スイッチングユニットU1から正常な信号が出力される。同様に、第2スイッチングユニットU2におけるスイッチング素子13、14の一方が、故障により常時オープン状態となった場合OFF故障でも、他方のスイッチング素子が正常であれば、第2スイッチングユニットU2から正常な信号が出力される。このようにして、上記実施形態によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力することが可能となる。これにより、負荷20を駆動する場合の安全性および信頼性を向上させることができる。以上の説明では、汎用的な信号出力回路を例に挙げたが、本発明の信号出力回路は、冒頭で述べたような自動車のスタータモータ駆動回路に用いることができる。図11は、この場合の実施形態を示している。図11においては、図1の構成に、上位装置としてのコントローラECU;ElectronicControlUnit30が付加されている。また、図1の操作スイッチ2がスタータスイッチ2’に、操作スイッチ9がシフトポジションスイッチ9’に、リレー10がスタータリレー10’に、負荷20がスタータモータ20’に、それぞれ置き換わっている。なお、スタータリレー10’のコイルおよび接点も、それぞれ符号10a’および10b’で表してある。CPU3、スイッチング回路100、スタータスイッチ2’、シフトポジションスイッチ9’、およびスタータリレー10’によって、スタータモータ駆動回路が構成される。スタータスイッチ2’は、スタータモータ20’を始動するために操作されるスイッチである。スタータモータ20’は、自動車のエンジンを始動するためのモータである。シフトポジションスイッチ9’は、運転席に備わる図示しないシフトレバーの位置パーキング、ニュートラル、ドライブなどに応じてONOFFするスイッチである。例えば、シフトレバーがパーキング位置Pやニュートラル位置Nにあるときは、シフトポジションスイッチ9’はONとなり、シフトレバーがドライブ位置Dにあるときは、シフトポジションスイッチ9’はOFFとなる。コントローラ30は、CANControllerAreaNetwork通信ケーブル31により、CPU3の入力ポート5と接続されている。コントローラ30には、エンジン制御ユニットや車載部品制御ユニットをはじめ、各種の制御ユニットが含まれる。次に、図11のスタータモータ駆動回路の動作について、例を挙げながら説明する。例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、ユーザの操作により、スタータスイッチ2’をONにして、エンジンを始動させる場合の動作は、以下のようになる。シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ9’がONとなっている。この状態で、スタータスイッチ2’をONにすると、図3で説明した動作と同様の動作が実行される。すなわち、この場合はCPU3への外部信号がないので、出力A、出力BはいずれもLとなる。その一方、スタータスイッチ2’SW1のONによって、各スイッチング素子11~14のゲートがHとなるので、スイッチング素子11~14がONして、スイッチングユニットU1、U2がON状態となる。このため、電源Vbから、スイッチングユニットU1、U2、出力端子T、およびシフトポジションスイッチ9’を介して、スタータリレー10’のコイル10a’に通電される。これによって、スタータリレー10’の接点10b’はONし、電源Vbからスタータモータ20’へ給電が行われる結果、スタータモータ20’が駆動されて、エンジンが始動する。また、例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、シフトレバーを切り替えるためにブレーキペダルを踏み込んだ場合の動作は、以下のようになる。シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ9’がONとなっている。この状態で、ブレーキペダルを踏み込むと、ブレーキON信号が、コントローラ30からCPU3に入力される。この結果、図4で説明した動作と同様の動作が実行される。すなわち、コントローラ30からCAN通信ケーブル31を介して、CPU3にブレーキON信号が外部信号として入力されると、CPU3は出力ポート6、7にH信号を出力する。このため、各スイッチング素子11~14がONして、スイッチングユニットU1、U2がON状態となる。この結果、電源Vbから、スイッチングユニットU1、U2、出力端子T、およびシフトポジションスイッチ9’を介して、スタータリレー10’のコイル10a’に通電される。これによって、スタータリレー10’の接点10b’はONし、電源Vbからスタータモータ20’へ給電が行われる結果、スタータモータ20’が駆動されて、エンジンが始動する。以上は、正常時の動作についての説明であるが、スイッチングユニットU1、U2のショート時における図11の回路の動作については、図5~図10の場合と同様である。したがって、ここでは説明を省略する。本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、前記実施形態では、スイッチング回路100におけるスイッチング素子11~14としてFETを用いた例を挙げたが、FETの代わりに通常のトランジスタを用いてもよい。この場合は、トランジスタのコレクタが第1電極に、エミッタが第2電極に、ベースが第3電極に、それぞれ相当する。また、前記実施形態では、負荷20スタータモータ20’への給電および断電を制御する開閉素子として、リレー10スタータリレー10’を用いた例を挙げたが、リレーの代わりにIGBTなどの大容量半導体スイッチング素子を用いてもよい。また、前記実施形態では、第1スイッチおよび第2スイッチを、機械的スイッチである操作スイッチ2スタータスイッチ2’および操作スイッチ9シフトポジションスイッチ9’で構成した例を挙げたが、第1スイッチおよび第2スイッチは、電子スイッチにより構成してもよい。さらに、図11では、自動車に搭載されるスタータモータ駆動回路を例に挙げたが、本発明に係る信号出力回路は、スタータモータ駆動回路以外の用途にも適用することができる。