出力シリアル電気信号を伝播させる伝送線路と、前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するNビットの前記出力シリアル電気信号を構成する互いに異なる特定の1ビットの電気信号を前記伝送線路に出力するN個のスイッチ回路と、光パルスをトリガとして電気パルスを生成する光電変換器と、前記光電変換器に直列に接続され、前記電気パルスを前記各スイッチ回路に分岐するN個の分岐回路と、前記電気パルスが前記出力シリアル電気信号のビット間隔に相当する時間差で前記各スイッチ回路に到達するように前記分岐回路間に設けられたN-1個の遅延回路とを備え、前記各スイッチ回路は、前記各分岐回路で分岐された前記電気パルスによりスイッチング制御してN個のパラレル信号の1つから前記電気信号を出力することを特徴とする電気遅延型光クロック型トランジスタアレイ回路。前記各スイッチ回路は、前記伝送線路にドレイン端子が接続され、前記パラレル信号の信号源にソース端子が接続されたトランジスタ回路と、前記分岐回路の1つと前記トランジスタのゲート端子とを接続するレベル変換器とを備えたことを特徴とする請求項1に記載の電気遅延型光クロック型トランジスタアレイ回路。入力シリアル電気信号を伝播させる伝送線路と、前記伝送線路に並列に接続され、前記入力シリアル電気信号の特定の1ビットの電気信号をサンプルホールドするN個のスイッチ回路と、光パルスをトリガとして電気パルスを生成する光電変換器と、前記光電変換器に直列に接続され、前記電気パルスを前記各スイッチ回路に分岐するN個の分岐回路と、前記電気パルスが前記入力シリアル電気信号のビット間隔に相当する時間差で前記各スイッチ回路に到達するように前記分岐回路間に設けられたN-1個の遅延回路と、を備え、前記各スイッチ回路は、前記各分岐回路で分岐された前記電気パルスによりスイッチング制御してNビットの入力シリアル信号からN個のパラレル信号の1つを出力することを特徴とする電気遅延型光クロック型トランジスタアレイ回路。前記各スイッチ回路は、前記伝送線路にドレイン端子が接続されたトランジスタ回路と、前記トランジスタ回路のソース端子に接続された、前記サンプルホールドされた特定の1ビットの電気信号が充電されるホールドキャパシタと、前記サンプルホールドされた電気信号をリセットするためのリセットトランジスタと、前記トランジスタ回路のソース端子に接続された、前記ホールドキャパシタに充電された電気信号を出力するバッファ回路と、を備えたことを特徴とする請求項3に記載の電気遅延型光クロック型トランジスタアレイ回路。前記各スイッチ回路は、前記分岐回路の1つと前記トランジスタのゲート端子とを接続するレベル変換器を備えたことを特徴とする請求項4に記載の電気遅延型光クロック型トランジスタアレイ回路。しかしながら、従来技術はN個の光トリガ型トランジスタTr1~TrNに対するON信号を生成するためにN個のMSM-PDM1~MNを必要とし、それらN個のMSM-PDM1~MNに一定の時間差τを与えて光パルスP1~PNを順次照射するために光遅延分岐回路を必要とするため、装置が大きく、作製高コストであるという課題があった。本発明は、このような課題に鑑みてなされたもので、その目的とするところは、PDの数を減らし、電気信号遅延回路を用いた電気遅延型OCTAを提供することにある。上記の課題を解決するために、請求項1に記載の発明は電気遅延型光クロック型トランジスタアレイ回路であって、出力シリアル電気信号を伝播させる伝送線路と、前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するNビットの前記出力シリアル電気信号を構成する互いに異なる特定の1ビットの電気信号を前記伝送線路に出力するN個のスイッチ回路と、光パルスをトリガとして電気パルスを生成する光電変換器と、前記光電変換器に直列に接続され、前記電気パルスを前記各スイッチ回路に分岐するN個の分岐回路と、前記電気パルスが前記出力シリアル電気信号のビット間隔に相当する時間差で前記各スイッチ回路に到達するように前記分岐回路間に設けられたN-1個の遅延回路とを備え、前記各スイッチ回路は、前記各分岐回路で分岐された前記電気パルスによりスイッチング制御してN個のパラレル信号の1つから前記電気信号を出力することを特徴とする。請求項2に記載の発明は、請求項1に記載の電気遅延型光クロック型トランジスタアレイ回路において、前記各スイッチ回路は、前記伝送線路にドレイン端子が接続され、前記パラレル信号の信号源にソース端子が接続されたトランジスタ回路と、前記分岐回路の1つと前記トランジスタのゲート端子とを接続するレベル変換器とを備えたことを特徴とする。請求項3に記載の発明は、電気遅延型光クロック型トランジスタアレイ回路であって、入力シリアル電気信号を伝播させる伝送線路と、記伝送線路に並列に接続され、前記入力シリアル電気信号の特定の1ビットの電気信号をサンプルホールドするN個のスイッチ回路と、光パルスをトリガとして電気パルスを生成する光電変換器と、前記光電変換器に直列に接続され、前記電気パルスを前記各スイッチ回路に分岐するN個の分岐回路と、前記電気パルスが前記入力シリアル電気信号のビット間隔に相当する時間差で前記各スイッチ回路に到達するように前記分岐回路間に設けられたN-1個の遅延回路とを備え、前記各スイッチ回路は、前記各分岐回路で分岐された前記電気パルスによりスイッチング制御してNビットの入力シリアル信号からN個のパラレル信号の1つを出力することを特徴とする。請求項4に記載の発明は、請求項3に記載の電気遅延型光クロック型トランジスタアレイ回路において、前記各スイッチ回路は、前記伝送線路にドレイン端子が接続されたトランジスタ回路と、前記トランジスタ回路のソース端子に接続された、前記サンプルホールドされた特定の1ビットの電気信号が充電されるホールドキャパシタと、前記サンプルホールドされた電気信号をリセットするためのリセットトランジスタと、前記トランジスタ回路のソース端子に接続された、前記ホールドキャパシタに充電された電気信号を出力するバッファ回路とを備えたことを特徴とする。請求項5に記載の発明は、請求項4に記載の電気遅延型光クロック型トランジスタアレイ回路において、前記各スイッチ回路は、前記分岐回路の1つと前記トランジスタのゲート端子とを接続するレベル変換器を備えたことを特徴とする。本発明は、PDの数を減らし、電気信号遅延回路を用いることにより、装置を小型化し、歩留まりを向上して作製コストを抑える効果を奏する。また、伝送線路を短くすることができるため、パラレル-シリアル変換、シリアル-パラレル変換を高速化する効果を奏する。また、作製が容易で小型化も容易なため、パラレルチャネル数を容易に増加させることができる。以下、本発明の実施の形態について、詳細に説明する。実施形態1図1に、本願発明の実施形態1に係る電気遅延型OCTAの構成の模式図を示す。ここではパラレル-シリアル変換動作に関し説明する。伝送線路10に入力パラレル電気信号SP1~SPNが入力されたスイッチ20-1~20-Nが並列に取り付けられている。スイッチ20-1~20-Nは、ノーマリオフ状態に設定されており、光電変換器OE30から出力され分岐した電気信号によってONされると伝送線路10に出力シリアル電気信号を構成する電気パルスを生成する。光電変換器30は光パルス又は光ラベルトリガーが照射されると電気信号を出力し、直列接続された分岐回路40-1~40~N、遅延回路50-1~50-N-1を介して各スイッチ20-1~20-Nに入力する。遅延回路50-1~50-N-1は分岐回路40-1~40~Nの間に設置されており、出力シリアル電気信号SSのビット間隔τに相当する時間差でスイッチ20-1~20-Nに電気信号が到達するように調整されている。スイッチ20-1~20-Nは、入力パラレル電気信号SP1~SPNが入力されるドレイン端子と、伝送線路10に接続されたソース端子を有するトランジスタ22-1~22-Nと、トランジスタ22-1~22-NのゲートにON信号を入力するレベル変換器21-1~21-Nとからなる。分岐回路40-1~40-Nから出力された電気信号はレベル変換器21-1~21-Nを介してトランジスタ22-1~22-Nのゲート端子に入力されるとドレインソース間がONになり、伝送線路10に出力シリアル電気信号を構成する電気パルスを生成する。光電変換器30を構成する受光素子は、MSM-PDやPIN-PD等の様々なタイプのPDが可能であるが、光電変換器30の1つのPDによって生成された電気信号から複数のスイッチ20-1~20-NにON信号を供給することができる。そのため、本発明はスイッチ20-1~20-Nに1つのPDを使用する従来のOCTAに比べPDの数を大幅に減らすことができる。分岐回路40-1~40-Nは差動増幅器、遅延回路50-1~50-N-1はバッファ回路や電気配線とすることができる。このように、PD、光遅延分岐回路に替えて歩留まりが高く、作製が容易な分岐回路40-1~40~N、遅延回路50-1~50-N-1を用いることにより、装置を低コストで作製することができる。さらに、分岐回路40-1~40~N、遅延回路50-1~50-N-1は、PD、光遅延分岐回路に比べて小型化が容易であるため、伝送線路10を従来よりも短縮することでパラレル-シリアル変換をより高速に行うことができる。1つの光電変換器30が電気信号を供給できるスイッチ20-1~20-Nの数は、光電変換器30からスイッチ20-Nのトランジスタ22-Nのゲート端子までの伝送経路における電気信号の減衰度合いによって決まるが、半導体の微細化技術の向上と共にスイッチの数Nは改善されることが期待される。この半導体の微細化技術の向上スピードは、光回路の微細化技術の向上スピードよりも優位であると考えられるので、本発明は、光遅延分岐回路を用いた従来のOCTAに対して、小型化、ビット数の増加等の改善が容易に行えることが期待される。出力シリアル電気信号のビット数を規定するスイッチの数は、上述のように伝送経路における電気信号の減衰度合いに依存する。しかしながら、スイッチの数は光電変換器を増やすことで容易に増やすことができる。図2に、光遅延分岐回路を介して本願発明の実施形態1に係る電気遅延型OCTAを2つ接続した構成の模式図を示す図である。図2に示す構成では、光遅延分岐回路70で接続された複数の光電変換器30-1、30-2を設けることで、スイッチの数を図1に示す例に対し容易に2倍にすることができる。実施形態2図3に、本発明の実施形態2に係る電気遅延型OCTAの構成の模式図を示す。本実施形態2は、伝送線路10に出力される電気パルスの幅を任意に設定することができることを特徴とする。実施形態1の分岐回路40-Nに遅延回路50-Nと分岐回路40-N1とが接続されおり、スイッチ20-1~20-Nと分岐回路40-1~40-Nとの間に差動増幅器60-1~60-Nを設ける。差動増幅器60-1~60-Nは、正入力端子に分岐回路40-1~40-Nが接続され、正出力端子にスイッチ20-1~20-Nを接続され、差動増幅器60-2~60-Nの負出力端子に1つ前のスイッチ20-1~20-N-1が接続されている。差動増幅器60-1の負出力端子及び差動増幅器60-N1の正出力端子は終端負荷に接続され、差動増幅器60-2~60-Nの負出力端子はスイッチ20-1~20-Nのトランジスタ22-1~22-Nのゲート端子にレベル変換器23-1~23-Nを介して接続されている。差動増幅器60-1~60-Nの正出力によってONされたトランジスタ22-1~22-Nは、差動増幅器60-2~60-Nからの負出力によってOFFされることで電気パルスの幅を設定する。また、分岐回路40-Nに遅延回路50-N、分岐回路40-N1、差動増幅器60-N1を設ける替わりに、スイッチ20-1~20-Nを伝送線路10の周囲に周回状に配置し、差動増幅器60-1の負出力端子をスイッチ20-Nのレベル変換器23-Nに接続した構成でも同様の機能を実現できる。実施形態3図4に、本発明の実施形態3に係る電気遅延型OCTAの構成の模式図を示す。本実施形態3は、実施形態2に対してスイッチ20-1~20-Nの構成のみが異なる。スイッチ20-1~20-Nは、トランジスタ22-1~22-Nの外に、トランジスタ22-1~22-Nのソース端子に接続されたドレイン端子と入力パラレル電気信号源に接続されたソース端子とを有するノーマリオン状態に設定されたトランジスタ24-1~24-Nを有する。トランジスタ24-1~24-Nのゲート端子に差動増幅器60-2~60-N1の負出力端子がレベル変換器23-1~23-Nを介して接続されており、差動増幅器60-2~60-N1の負出力によってトランジスタ24-1~24-Nのドレインソース間をOFFするように構成されている。トランジスタ24-1~24-NがOFFされ、トランジスタ22-1~22-Nに入力される入力パラレル電気信号を遮断することで、伝送線路10に出力される電気パルスの幅を設定することができる。ここまでパラレル-シリアル変換動作に関して説明したが、実施形態1~3のスイッチ20-1~20-Nに下記の構成を追加することによってシリアル-パラレル変換動作も可能になる。図5に、シリアル-パラレル変換動作の行うためのスイッチ回路の構成の模式図を示す。入力パラレル信号源が接続されていたトランジスタ22-1~22-N又はトランジスタ24-1~24-Nのソース端子に、入力信号を充電するためのホールドキャパシタ25-1~25-N、それらキャパシタのチャージをリセットするためのリセットトランジスタ26-1~26-N、ホールドキャパシタトランジスタ25-1~25-Nの電圧を外部に取り出すためのバッファ回路27-1~27-Nを接続する。トランジスタ22-1~22-NをONすると、伝送線路10上を伝播する入力シリアル電気信号がホールドキャパシタ25-1~25~Nに充電される。充電された電荷がリークしないように、リセットトランジスタ26-1~26-Nは負の電圧値に設定されている。入力信号のビット間隔に相当する時間差を設けたON信号をスイッチ20-1~20-Nに入力することにより、Nビットの入力シリアル電気信号の各ビットは、スイッチ20-1~20-Nのホールドキャパシタ25-1~25~Nに格納される。ホールドキャパシタ25-1~25~Nに充電されたチャージは、バッファ回路27-1~27-Nを通して出力される。このように、本願発明の電気遅延型OCTAはパラレル-シリアル変換動作、シリアル-パラレル変換動作が可能となることから、ラベルトリガーによりラベルの生成および処理が可能であり、本願発明をCMOSメモリーとのインターフェイスに用いた場合パルストリガーにより高品質な非同期バースト光パケット信号の生成および処理が可能である。