"それぞれ固有の遅延時間を持って一の信号源からの入力信号を受け、当該固有の遅延時間に対応する遅延時間をもって共通の負荷に出力信号を提供し、当該固有の遅延時間と対応する遅延時間との和が等しく設定された複数の増幅器を有する分布定数型増幅器であって、前記複数の増幅器はそれぞれ、一対の差動トランジスタと、該一対の差動トランジスタと該増幅器の出力との間に直列に挿入された一対のカスコードトランジスタを含み、前記一対の差動トランジスタは、該一対の差動トランジスタそれぞれのコレクタ-ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている、分布定数型増幅器。前記一対の差動トランジスタのそれぞれは、InP系n型のヘテロ接合バイポーラトランジスタであり、前記一対の差動トランジスタそれぞれのベース-コレクタ間に、-0.1V~0.14Vのバイアス電圧が与えられる、請求項1に記載の分布定数型増幅器。前記固有の遅延時間が、1pS~5pSである、請求項1又は2に記載の分布定数型増幅器。一般的に、分布定数型差動増幅器では、差動トランジスタをオンにするときに、コレクタ-ベース間の電圧Vcbとして、コレクタ-エミッタ間の電圧Vceが0.9Vより大きくなるような、電圧が与えられている。このVceは、ベース-コレクタ間に逆バイアスを与えるバイアス条件となる。これによって、分布定数型差動増幅器では、ベース-コレクタ間の接合容量を小さな値で飽和した容量とすることで、差動増幅器の周波数特性を改善するよう試みられている。本願発明者は、分布定数型差動増幅器の差動増幅器を上述したバイアス条件で動作させると、生成される出力波形に大きなジッタが発生することを見出している。したがって、当技術分野においては、分布定数型差動増幅器の出力波形におけるジッタを低減することが必要である。本発明の一側面に係る分布定数型増幅器は、複数の増幅器を有する。複数の増幅器はそれぞれ、固有の遅延時間をもって一の信号源からの入力信号を受ける。また、複数の増幅器はそれぞれ、固有の遅延時間に対応する遅延時間をもって共通の負荷に出力信号を提供する。一実施形態においては、固有の遅延時間が、1ps~5psであってもよい。複数の増幅器それぞれに関して、固有の遅延時間と対応する遅延時間との和は等しく設定されている。複数の増幅器はそれぞれ、一対の差動トランジスタと、該一対の差動トランジスタと当該増幅器の出力との間に直列に挿入された一対のカスコードトランジスタを含む。一対の差動トランジスタは、当該一対の差動トランジスタそれぞれのコレクタ-ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている。ここで、準飽和領域の接合容量とは、接合容量が小さな値で飽和する飽和領域と、接合容量が過補償となる値を有する非飽和領域との間の数値範囲に含まれる接合容量である。かかる接合容量を与えるバイアス条件のバイアス電圧をコレクタ-ベース間に与えることにより、分布定数型差動増幅器の出力波形におけるジッタが低減され得る。一実施形態においては、一対の差動トランジスタのそれぞれは、InP系n型のヘテロ接合バイポーラトランジスタであってもよく、一対の差動トランジスタそれぞれのベース-コレクタ間に、-0.1V~0.14Vのバイアス電圧が与えられてもよい。InP系n型のヘテロ接合バイポーラトランジスタでは、ベース-コレクタ間に-0.1V~0.14Vのバイアス電圧を与えることにより、当該ベース-コレクタ間の接合容量は、準飽和領域の容量となり得る。以上説明したように、本発明の一側面によれば、出力波形におけるジッタを低減し得る分布定数型増幅器が提供される。以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。図1は、一実施形態に係る分布定数型増幅器を示す図である。図1に示すように、分布定数型増幅器10は、例えば、光変調器の駆動回路として用いられ得る。光変調器100としては、例えば、電界吸収型EA光変調器が例示される。図1に示す形態においては、光変調器100は、整合抵抗RLと並列に設けられている。整合抵抗RLと光変調器100は、伝送線路Ltを介して、分布定数型増幅器10の出力端子Toutに接続されている。図1に示すように、分布定数型増幅器10は、増幅器12a、12b、及び12cを備えている。また、分布定数型増幅器10は、入力伝送線路Lin1及びLin2、出力伝送線路Lout1及びLout2を備え得る。入力伝送線路Lin1及びLin2の入力端には入力端子Tin1及びTin2がそれぞれ設けられている。一実施形態においては、分布定数型増幅器10は、差動信号を増幅する分布定数型差動増幅器であり、当該分布定数型増幅器10には、差動入力信号が入力される。即ち、入力端子Tin1には正相入力信号が入力され、入力端子Tin2には逆相入力信号が入力される。これら入力伝送線路Lin1及びLin2はそれぞれ、入力端と反対側において、終端抵抗R3及びR4に接続されている。出力伝送線路Lout1の出力端には出力端子Toutが設けられている。出力伝送線路Lout1は、出力端と反対側において終端抵抗R2を介して電源電位に接続されている。また、出力伝送線路Lout2の一方端は、終端抵抗R5に接続されている。出力伝送線路Lout2の他方端は、終端抵抗R1を介して、電源電位に接続されている。一実施形態においては、分布定数型増幅器10は、前置増幅器16を備え得る。前置増幅器16は、入力伝送線路Lin1及びLin2上に設けられている。より具体的には、前置増幅器16の非反転入力は入力端子Tin1に接続されており、その非反転出力は入力伝送線路Lin1に接続されている。また、前置増幅器16の反転入力は入力端子Tin2に接続されており、その反転出力は入力伝送線路Lin2に接続されている。前置増幅器16は、正相入力信号を非反転入力に受けて、非反転出力から正相出力信号を入力伝送線路Lin1に出力する。また、前置増幅器16は、逆相入力信号を反転入力に受けて逆相出力信号を反転出力から入力伝送線路Lin1に出力する。増幅器12a、12b、及び12cは、一実施形態においては、差動型の非反転増幅器であり得る。増幅器12a、12b、及び12cは、入力側において、入力伝送線路Lin1及びLin2に接続されている。より具体的には、増幅器12a、12b、及び12cの非反転入力は入力伝送線路Lin1に接続されており、増幅器12a、12b、及び12cの反転入力は入力伝送線路Lin2に接続されている。また、増幅器12a、12b、及び12cは、出力側において、出力伝送線路Lout1及びLout2に接続されている。より具体的には、増幅器12a、12b、及び12cの非反転出力は出力伝送線路Lout1に接続されており、増幅器12a、12b、及び12cの反転出力は出力伝送線路Lout2に接続されている。増幅器12a、12b、及び12cは、前置増幅器16からの正相信号を、入力伝送線路Lin1を介して受けて、正相出力信号を出力伝送線路Lout1に出力する。また、増幅器12a、12b、及び12cは、前置増幅器16からの逆相信号を、入力伝送線路Lin2を介して受けて、逆相出力信号を出力伝送線路Lout2に出力する。増幅器12a、12b、及び12cは、入力端子Tin1及びTin2に入力される差動入力信号を、前置増幅器16を介して、それぞれ固有の遅延時間で受ける。増幅器12a、12b、及び12cに入力される信号の遅延時間は、入力端子Tin1及びTin2から増幅器それぞれまでの伝送線路によって規定される。即ち、伝送線路の遅延時間は、LC1/2により規定される。ここで、Lは伝送線路のインダクタンス成分であり、Cは伝送線路の容量成分である。図1に示す伝送線路Lin11は、増幅器12aの入力に接続する線路の伝送線路Lin1上の分岐ノードと増幅器12bの非反転入力との間に存在する伝送線路であり、増幅器12bの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Lin21は、増幅器12aの入力に接続する線路の伝送線路Lin2上の分岐ノードと増幅器12bの反転入力との間に存在する伝送線路であり、増幅器12bの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。また、また、伝送線路Lin12は、増幅器12bの入力に接続する線路の伝送線路Lin1上の分岐ノードと増幅器12cの非反転入力との間に存在する伝送線路であり、増幅器12cの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Lin22は、増幅器12bの入力に接続する線路の伝送線路Lin2上の分岐ノードと増幅器12cの反転入力との間に存在する伝送線路であり、増幅器12cの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。また、伝送線路Lin13は、増幅器12cの入力に接続する線路の伝送線路Lin1上の分岐ノードと終端抵抗R3との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Lin23は、増幅器12cの入力に接続する線路の伝送線路Lin2上の分岐ノードと終端抵抗R4との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。分布定数型増幅器10においては、伝送線路Lin11、Lin21、Lin12、及び、Lin22が信号に与える遅延時間は、実質的に等しい。したがって、増幅器12a、12b、及び12cはそれぞれ、固有の遅延時間で前置増幅器16からの信号を受けることになる。なお、入力端子Tin1及びTin2に与えられた信号が増幅器12a、12b、及び12cに到達するまでの遅延時間は、例えば、1ps~5psであり得る。当該遅延時間は、配線長からの制約に拠るものである。また、増幅器12a、12b、及び12cは、実質的に等しい遅延時間で出力信号電流を出力端子Toutに与える。即ち、増幅器12a、12b、及び12cのそれぞれを経由して出力端子Toutに与えられる電流信号は、当該出力端子Toutにおいて位相整合される。図1に示す伝送線路Lout12は、増幅器12bの出力に接続する線路と伝送線路Lout1との接続点と増幅器12aの非反転出力との間に存在する伝送線路であり、増幅器12aの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Lout22は、増幅器12bの出力に接続する線路と伝送線路Lout2との接続点と増幅器12aの反転出力との間に存在する伝送線路であり、増幅器12aの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。また、伝送線路Lout13は、増幅器12cの出力に接続する線路と伝送線路Lout1との接続点と増幅器12bの非反転出力との間に存在する伝送線路であり、増幅器12bの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Lout23は、増幅器12cの出力に接続する線路と伝送線路Lout2との接続点と増幅器12bの反転出力との間に存在する伝送線路であり、増幅器12bの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。分布定数型増幅器10においては、伝送線路Lout12、Lout22,Lout13、及びLout23が、信号に与える遅延時間は実質的に等しい。したがって、入力端子Tin1に入力された信号が増幅器12a、12b、12cの各々を通ることにより出力端子Toutに出力される各々の電流信号は、出力端子Toutにおいて位相整合される。図2は、図1に示す増幅器の回路構成を示す図である。図2に示す増幅器20は、上述した増幅器12a、12b、及び、12cとして用いられるものである。増幅器20は、トランジスタTr1、Tr2、Tr3、Tr4、Tr5、及びTr6、キャパシタC1、抵抗素子R11、R12、R13及びR14、並びに、電流源I1、I2、及びI4を備えている。増幅器20は、差動増幅器であり、入力端子In1及びIn2に入力される差動入力信号を増幅して、差動出力信号を出力端子Out1及びOut2に出力する。増幅器20においては、トランジスタTr1のベースが入力端子In2に接続されており、トランジスタTr1のコレクタが電源電位に接続されており、トランジスタTr1のエミッタが電流源I1及びトランジスタTr4のベースに接続されている。また、トランジスタTr2のベースが入力端子In1に接続されており、トランジスタTr2のコレクタが電源電位に接続されており、トランジスタTr2のエミッタが電流源I2及びトランジスタTr3のベースに接続されている。トランジスタTr3及びトランジスタTr4は一対の差動トランジスタを構成している。トランジスタTr3及びトランジスタTr4には、トランジスタTr5及びトランジスタTr6がカスコード接続されている。より詳細には、トランジスタTr3のコレクタにカスコードトランジスタTr5のエミッタが接続されており、トランジスタTr4のコレクタにカスコードトランジスタTr6のエミッタが接続されている。トランジスタTr3のエミッタは抵抗素子R11を介して電流源I4に接続されており、トランジスタTr4のエミッタは、抵抗素子R12を介して電流源I4に接続されている。トランジスタTr5のコレクタは、出力端子Out1に接続されており、トランジスタTr6のコレクタは、出力端子Out2に接続されている。トランジスタTr5のベース及びトランジスタTr6のベースは、抵抗素子R13及びR14の間のノードNに接続されている。このノードNには、その一端が電源電位に接続されたキャパシタC1の他端が接続されている。抵抗素子R13及びR14は、電源電位をノードNにおいて分圧する分圧回路を構成している。抵抗素子R13及びR14によって与えられるノードNの電圧は、トランジスタTr3及びTr4のバイアスを設定するものである。一実施形態においては、トランジスタTr3及びTr4は、InP系n型のダブルへテロ接合バイポーラトランジスタInP-DHBTであり得る。また、一実施形態においては、トランジスタTr3及びトランジスタTr4のコレクタ-エミッタ間の電圧Vceとして、0.56V~0.8Vの電圧が与えられ得る。この電圧Vceでは、ベース-コレクタ間の電圧Vbcは、-0.1V~0.14Vとなる。図3は、一実施形態に係る差動トランジスタのコレクタ-エミッタ間の電圧Vceとベース-コレクタ間の接合容量Cbcの関係を示す図である。従来、分布定数型増幅器の各増幅器の差動トランジスタでは、コレクタ-エミッタ間の電圧Vceとして、0.9Vより大きな電圧が与えられている。0.9Vより大きなVceでは、図3に示すように、接合容量Cbcが飽和領域SRに含まれており、小さな値に飽和している。このような接合容量Cbcを与える電圧Vceが従来の分布定数型増幅器の各増幅器の差動トランジスタで採用されている理由は、小さく飽和した接合容量Cbcにより増幅器の周波数特性が改善されると考えられていたからである。一方、0.56V~0.8VのVceでは、接合容量Cbcは、準飽和領域SSRに含まれ、飽和領域SRの接合容量より大きな値であって有意な値をもつ。この準飽和領域の接合容量Cbcを与える電圧Vceは、分布定数型増幅器10の出力波形におけるジッタ及び/又はリンギングを低減し得るものである。なお、この準飽和領域SSRの接合容量Cbcは、後述するように過補償となる非飽和領域NSRの接合容量Cbcよりも小さい。以下、従来の分布定数型増幅器においてジッタが発生し得る理由と、上述した準飽和領域の接合容量Cbcにより当該ジッタが低減され得る理由について説明する。分布定数型増幅器は伝送線路及び複数段に接続された増幅器を有するので、当該分布定数型増幅器のチップ長は例えば2mm程度といったように長くなり得る。したがって、分布定数型増幅器では、各増幅器の電源ノードと各増幅器へ入力される入力信号源の基準電位であるグランドノードとの間における配線寄生インダクタンスが大きくなる。配線寄生インダクタンスは、例えば1mmの配線に対して1nH程度となり得る。故に、チップ長が2mmであれば、2nH程度の寄生インダクタンスが電源ラインに発生する。また、差動トランジスタTr3及びTr4に接続される電流源I4には、トランジスタが用いられる。したがって、電流源I4において、数10fFの寄生容量が発生する。図4は、一実施形態に係る分布定数型増幅器に関して、電源寄生インダクタンス及び電流源の寄生容量を含めて表記した一つの増幅器の回路図である。また、図5は、図4に示す回路において出力端子Out1の電圧がLowのときの共振ループを示す回路図である。前置増幅器16に相当する50Ω出力信号源、電源ラインの寄生インダクタンスL、及び、電流源寄生容量Ci4を含めて増幅器20を表記すると、図4に示す回路図となる。なお、50Ω出力信号源は、電圧源V1,V2,抵抗素子R21,R22、トランジスタTr11,Tr12、及び、電流源I11,I12を含む。図4に示す回路図において、出力端子Out1をLowとし、出力端子Out2をHighとすると、即ち、トランジスタTr3をONとし、トランジスタTr4をOFFとすると、図5に示す共振ループが形成される。この共振ループは、電圧源V2、抵抗素子R22、トランジスタTr12、トランジスタTr2、トランジスタTr3、抵抗素子R11、寄生容量Ci4と電流源I4の並列回路、配線インダクタンスL1、及び容量Cveeによって形成される。図5に示す共振ループにおいては、トランジスタTr3の出力インピーダンスは極めて小さく5Ω以下、また、抵抗素子R11の抵抗値も通常5Ω程度と小さい。したがって、当該共振ループでは、寄生容量Ci4と配線インダクタンスL1とによる直列共振が発生する。図6は、図5に示す回路の信号源からノードNAまでの電圧利得の周波数特性を示す図である。図6に示す周波数特性は、寄生容量Ci4=10fF、寄生インダクタンスL1=1.5nHであるものと仮定して求めたものである。また、図6に示すVceは、トランジスタTr3がONのときの当該トランジスタのコレクタ-エミッタ間の電圧Vceを示している。図6に示すように、コレクタ-エミッタ間電圧Vceが1.1V、即ち、0.9Vより大きいときには、寄生容量Ci4と寄生インダクタンスL1とによる共振ピークが電圧利得の周波数特性において顕著に現れる。この共振ピークにより、出力波形におけるジッタやリンギングが大きくなる。一方、0.56V~0.8Vのコレクタ-エミッタ間電圧Vce、即ち、-0.1V~0.14Vのベース-コレクタ間電圧Vbcでは、図3に示したように、接合容量Cbcが有意な値をもつ。このような接合容量Cbcは、共振ループをグランドに落とす方向に作用する。したがって、図6におけるVce=0.65Vの電圧利得の周波数特性のように、共振のQ値が小さくなり、ピークが低減される。したがって、出力波形におけるジッタやリンギングが低減され得る。以下、図7及び図8を参照する。図7は、図1に示す分布定数型増幅器の一例の出力端子における電位のアイパターンを示す図である。図8は、図7に示したアイパターンから求めたコレクタ-エミッタ間電圧Vceとジッタ量との関係を示す図である。なお、図7及び図8に示したデータは、39.98Gbps、PRBS擬似ランダムビット列231-1のパターンの入力信号に対する出力端子Toutにおける電位の実験測定の結果である。なお、実験測定に用いたトランジスタのVceとCbcの関係については、図3に示した通りであり、各増幅器のパラメータとしては、図2~図5に関して上述したパラメータを用いた。図7及び図8に示すように、Vceが0.56Vより小さくなると、ジッタ量のRMS二乗平均平方根が急激に大きくなる。Vceが0.56Vのときのジッタ量のRMSは1.6psである。また、Vceが0.8Vより大きくなると、同様に、ジッタ量のRMSは1.6ps以上となる。図7のfに示すように、例えばVce=1.05Vの場合には、接合容量Cbcの大きさが十分ではなく、電源ラインの共振効果によって低い電位の波形にリンギングが発生している。その結果、Vce=1.05Vの場合には、出力波形の立ち上がり部分にジッタが発生している。また、Vce=0.56Vより小さい場合には、図7のa及びbに示すように、接合容量Cbcが過補償となり、動作速度の低下に起因して出力波形においてジッタが増加している。一方、Vce=0.56V~0.8Vでは、図7及び図8に示すように、出力波形のジッタが低減される。以上、好適な実施形態について説明したが、本発明は上記実施形態に限定されることなく種々の変形が可能である。分布定数型増幅器における増幅器の個数は、三つに限定されるものではない。本発明の分布定数型増幅器は、例えば、5~15個の増幅器を備えていてもよい。"