電界効果トランジスタを形成するための方法であって、前記方法が、基板上にゲートスタックを形成することと、前記ゲートスタックの両側に隣接して前記基板上にスペーサを形成することと、前記ゲートスタックの第1の側の前記スペーサに隣接して前記基板にシリサイドソース領域を形成することと、前記ゲートスタックの第2の側の前記スペーサに隣接して前記基板にシリサイドドレイン領域を形成することと、露出する前記シリサイドソース領域および露出する前記シリサイドドレイン領域の上にシリコンをエピタキシャル成長させることと、前記ゲートスタックのハードマスク層および前記スペーサの上にライナ層を形成することと、前記ライナ層の一部分を除去して、前記ハードマスク層の一部分を露出することと、前記ハードマスク層の前記露出部分を除去して、前記ゲートスタックのシリコン層を露出することと、露出したシリコンを除去して、前記ゲートスタック、前記シリサイドソース領域、および前記シリサイドドレイン領域の金属層の一部分を露出することと、前記ゲートスタック、前記露出したシリサイドソース領域、および前記露出したシリサイドドレイン領域の前記露出した金属層上に導電物質を付着させることを含む、方法。前記シリサイドソース領域および前記シリサイドドレイン領域が第1の軸上に位置合わせされ、前記第1の軸が前記ゲートスタックと直交するように位置合わせされる、請求項1記載の方法。前記ゲートスタックの前記ハードマスク層の前記露出部分が第2の軸上に位置合わせされ、前記第2の軸が前記第1の軸に平行に位置合わせされる、請求項2記載の方法。前記ゲートスタックが、前記基板上に配置された誘電体層と、前記誘電体層上に配置された前記金属層と、前記誘電体層上に配置された前記シリコン層と、前記シリコン層上に配置された前記ハードマスク層とを含む、請求項1記載の方法。前記スペーサが窒化物物質を含む、請求項1記載の方法。前記スペーサが第1の窒化物層と第2の窒化物層とを含む、請求項1記載の方法。前記ハードマスク層の一部分を露出するために前記ライナ層の前記一部分を除去することにより、前記ライナ層および前記ハードマスク層の前記露出部分によって定義される空洞が形成される、請求項1記載の方法。前記露出したシリコンを除去することにより、前記ライナ層および前記シリサイドドレイン領域によって定義される空洞が形成される、請求項1記載の方法。前記基板がシリコン領域とシリコンオンインシュレータトレンチ領域SOIとを含む、請求項1記載の方法。前記ソース領域および前記ドレイン領域が前記基板のシリコン領域上にあり、前記ゲートスタックの前記露出した金属層が前記基板のSOI領域上にある、請求項1記載の方法。前記ライナ層が前記エピタキシャル成長させたシリコン上に形成され、前記方法が、前記ライナ層の一部分を除去して前記ハードマスク層の一部分を露出する前に、前記ライナ層の一部分および前記エピタキシャル成長させたシリコンを除去することをさらに含む、請求項1記載の方法。前記ライナ層の前記一部分および前記エピタキシャル成長させたシリコンが化学的機械的研磨プロセスによって除去される、請求項11記載の方法。前記露出したシリコンが反応性イオンエッチングプロセスによって除去される、請求項1記載の方法。前記ハードマスク層の前記露出部分が反応性イオンエッチングプロセスによって除去される、請求項1記載の方法。電界効果トランジスタデバイスであって、基板上に配置されたゲートスタックと、前記ゲートスタックの第1の遠位端に配置された第1の接点部分と、前記ゲートスタックの第2の遠位端に配置された第2の接点部分であって、前記第2の接点部分から距離dに第1の接点部分が配置される第2の接点部分と、前記デバイスのソース領域内に配置され、幅wを有する第3の接点部分であって、前記距離dが前記幅wより大きい第3の接点とを含む、電界効果トランジスタデバイス。前記第1の接点部分および前記第2の接点部分が前記ゲートスタックの金属層に接触する、請求項15記載のデバイス。前記デバイスが、前記デバイスのドレイン領域内に配置され、幅wを有する第4の接点部分を含む、請求項15記載のデバイス。前記ソース領域がシリサイド物質を含む、請求項15記載のデバイス。前記第3の接点部分が、前記ゲートスタックの中央横軸と位置合わせされた横軸によって配列される、請求項15記載のデバイス。前記ゲートスタックが、前記基板上に配置された誘電体層と、前記誘電体層上に配置された金属層と、前記誘電体層上に配置されたシリコン層と、前記シリコン層上に配置されたハードマスク層とを含む、請求項15記載のデバイス。金属接点が形成プロセスにおいて整合不良になる場合、金属接点の形成によって接点間に短絡を引き起こす可能性がある。本発明の一態様では、電界効果トランジスタを形成するための方法は、基板上にゲートスタックを形成することと、ゲートスタックの両側に隣接して基板上にスペーサを形成することと、ゲートスタックの第1の側のスペーサに隣接して基板にシリサイドソース領域を形成することと、ゲートスタックの第2の側のスペーサに隣接して基板にシリサイドドレイン領域を形成することと、露出するシリサイドソース領域および露出するシリサイドドレイン領域の上にシリコンをエピタキシャル成長させることと、ゲートスタックのハードマスク層およびスペーサの上にライナ層を形成することと、ライナ層の一部分を除去して、ハードマスク層の一部分を露出することと、ハードマスク層の露出部分を除去して、ゲートスタックのシリコン層を露出することと、露出したシリコンを除去して、ゲートスタック、シリサイドソース領域、およびシリサイドドレイン領域の金属層の一部分を露出することと、ゲートスタック、露出したシリサイドソース領域、および露出したシリサイドドレイン領域の露出した金属層上に導電物質を付着させることを含む。本発明の他の態様では、電界効果トランジスタデバイスは、基板上に配置されたゲートスタックと、ゲートスタックの第1の遠位端に配置された第1の接点部分と、ゲートスタックの第2の遠位端に配置された第2の接点部分であって、第2の接点部分から距離dに第1の接点部分が配置される第2の接点部分と、デバイスのソース領域内に配置され、幅wを有する第3の接点部分であって、距離dが幅wより大きい第3の接点とを含む。追加の特徴および利点は本発明の技法により認識される。本発明のその他の実施形態および態様は、本明細書に詳細に記載されており、請求された発明の一部と見なされる。これらの利点および特徴を有する本発明をさらに理解するために、以下の説明および図面を参照されたい。本発明と見なされる主題は、本明細書の末尾にある特許請求の範囲において詳細に指摘され、明確に請求されている。本発明の上記その他の特徴および利点は、添付図面に併せて示されている以下の詳細の説明から明らかである。図1Aおよび図1Bは、それぞれ、FETを形成するための方法の断面図および平面図を示している。図1Aは、シリコン部分とシリコンオンインシュレータトレンチ部分SOI501以下に記載する図5Aに示されているを含む可能性のあるシリコン基板102上に配置された複数のゲートスタック100を示している。ゲートスタック100は、縦軸x図1Bに示されているを有し、平行に配列されている。例示されている実施形態では、ゲートスタック100は、たとえば、基板102上に配置されたハイK誘電体物質などの誘電体層104を含む。たとえば、TaNなどの金属層106は誘電体層104上に配置される。シリコン層108は金属層106上に配置され、たとえば、SiN物質などのハードマスク層110はシリコン層108上に配置される。スペーサ112はゲートスタック100の側面に沿って基板102上に形成される。スペーサ112は、たとえば、窒化物物質から形成することができ、任意の数の層を含むことができ、層内の物質の組み合わせを含むことができる。例示されている実施形態では、スペーサ112は2層のスペーサ物質を含む。ソース領域Sおよびドレイン領域Dはスペーサ112に隣接して基板102上に形成される。ソース領域およびドレイン領域は、たとえば、ソース領域およびドレイン領域上に形成されるWSi2またはNiSi2などのシリサイド物質114を含む。図2Aおよび図2Bは、ソース領域およびドレイン領域の露出するシリサイド114上にシリコンをエピタキシャル成長させた後の結果の構造体を示している。エピタキシャル成長の結果、シリサイド114から延びる露出したシリコン領域202が得られる。図3Aおよび図3Bは、ゲートスタック100、シリコン領域202、およびスペーサ112の上にライナ層302を付着させた後の結果の構造体を示している。ライナ層302は、たとえば、酸化物層を含むことができる。図4Aおよび図4Bは、シリコン領域202の一部分を露出するためにライナ層302の一部分を除去した後の結果の構造体を示している。ライナ層302の一部分は、たとえば、化学的機械的研磨CMPプロセスあるいはその他の適切な機械的または化学的プロセスによって除去することができる。図5Aおよび図5Bは、ハードマスク層110の一部分を露出するためにライナ層302の一部分を除去した後の結果の構造体を示している。ライナ層302の一部分の除去により、ハードマスク層110およびライナ層302によって定義される空洞が形成される。図6Aおよび図6Bは、ハードマスク層110の露出部分を除去した後の結果の構造体を示しており、その除去によりシリコン層108の一部分が露出される。ハードマスク層110の露出部分は、たとえば、反応性イオンエッチングRIEまたは他の適切なエッチングプロセスなど、ハードマスク層110の物質をエッチングするために選択されるエッチングプロセスによって除去することができる。図7A、図7B、および図7Cは、シリコン層108図6Aおよびシリコン領域202図6Bの露出部分を除去した後の結果の構造体を示している。露出したシリコンは、たとえば、シリコンを除去するRIEプロセスまたは任意のその他の適切なエッチングプロセスによって除去することができる。シリコン層108の露出部分の除去により、金属層106の一部分が露出され、空洞502がライナ層302、スペーサ112、および金属層106によって定義されるように空洞502の深さが増加し、シリコン領域202の除去により、シリサイド114のソース領域およびドレイン領域が露出され、ライナ層302内に空洞702が形成される。空洞702はライナ層302およびシリサイド114によって定義される。図8A、図8B、および図8Cは、空洞502および707図7Aおよび図7C内に導電接点802および802gを形成した後の結果の構造体を示している。導電接点802および802gは、空洞502および702の内部および露出するライナ層302の上に、たとえば、銀、金、またはアルミニウムなどの金属物質の層を付着させることによって形成することができる。たとえば、CMPなどの研磨プロセスまたは他の適切なプロセスを使用して、ライナ層302から、実施形態によってはライナ層302の一部分から、金属物質を除去し、接点802および802gを定義することができる。接点802および802gは、デバイスのソース領域、ドレイン領域、およびゲートG領域に電気的に接続される。図8Bを参照すると、ソース領域およびドレイン領域の接点802は、ゲートスタック100図1Bの縦軸xと直交する線8Cによって示される横軸に沿って配列され、線8Cはゲートスタック100の中程を横切る。ゲート領域接点802gは、ゲートスタック100の縦軸と直交する線8Cおよびyによって示される平行軸には沿っていてかつ縦軸xには平行に配列される。ゲート領域接点802gはゲートスタック100の遠位端上に距離dの間隔で配置される。ソース領域およびドレイン領域の接点802は幅wを有する。例示されている実施形態では、距離dは幅wより大きい。ソース領域およびドレイン領域の接点802からゲート領域接点802gのオフセットにより、形成時に接点802および802g間の短絡の発生が低減される。本明細書で使用する用語は、特定の諸実施形態のみを記述するためのものであり、本発明を制限するためのものではない。本明細書で使用するように、a、an、およびtheという単数形は、文脈が明らかに他の指示を示さない限り、複数形も含むためのものである。comprisesあるいはcomprisingまたはその両方の用語は、本明細書で使用される場合、所定の特徴、整数、ステップ、動作、要素、あるいはコンポーネント、またはこれらの組み合わせの存在を指定するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素コンポーネント、あるいはそのグループ、またはこれらの組み合わせの存在または追加を排除するものではないことはさらに理解されるであろう。以下の特許請求の範囲におけるすべての手段またはステップならびに機能要素の対応する構造、物質、行為、および同等のものは、具体的に請求されているようにその他の請求要素と組み合わせてその機能を実行するための任意の構造、物質、または行為を含むためのものである。本発明の説明は例示および解説のために提示されたものであるが、網羅するためまたは開示された形式に本発明を限定するためのものではない。多くの変更および変形は、本発明の範囲および思想を逸脱せずに当業者にとって明らかになるであろう。この実施形態は、本発明の原理および実用的な適用例を最も良く説明するため、ならびにその他の当業者が企図された特定の用途に適した様々な変更を含む様々な実施形態について本発明を理解できるようにするために、選択され記載されたものである。本明細書に描写された流れ図は一例に過ぎない。本発明の思想を逸脱せずに、この図またはそこに記載されたステップまたは動作に対する多くの変形が可能である。たとえば、諸ステップは異なる順序で実行することができ、あるいは諸ステップを追加、削除、または変更することができる。これらの変形はいずれも請求された本発明の一部と見なされる。本発明の好ましい実施形態について説明してきたが、当業者であれば、現在および今後のいずれでも、以下の特許請求の範囲内に入る様々な改良および機能強化を行うことができることが理解されるであろう。このような特許請求の範囲は、最初に記載した本発明に関する適切な保護を維持するものと解釈されなければならない。