同時に同一の基板上にカルコゲニドメモリアレイおよびヒューズアレイを形成すること、および、前記メモリアレイに必要なステップのみを使用して前記ヒューズアレイを形成すること、を含む方法。前記メモリアレイに選択デバイスを形成することを含む、請求項1に記載の方法。相変化メモリ素子の前記ヒューズアレイを形成することを含む、請求項1に記載の方法。直交するトレンチの2つの組を形成することによって選択デバイスを形成することを含む、請求項3に記載の方法。導電線を形成するために、前記トレンチの組を一つのみ前記ヒューズアレイに形成することを含む、請求項4に記載の方法。前記導電線を横断するアドレス線であって1本あたりヒューズを一つのみ含むアドレス線を形成することを含む、請求項5に記載の方法。遮断されたアドレス線を含み、前記アドレス線は、隙間を含み、各アドレス線は前記隙間の一方の側に第一の部分を含み、前記隙間の反対の側に第二の部分を含む、請求項6に記載の方法。前記アドレス線の前記第一の部分または前記第二の部分のうちの一方にのみヒューズを形成することを含む、請求項7に記載の方法。アドレス線と導電線との間の交点にてヒューズを形成すること、および、前記アドレス線の部分のうちの一部が導電線に重ならないように前記アドレス線の部分のうちの一部を他の部分よりも短く形成することを含む、請求項8に記載の方法。平行なトレンチの第一の組および平行なトレンチの前記第一の組に直交する平行なトレンチの第二の組を有するカルコゲニドメモリアレイを形成すること、および前記カルコゲニドメモリアレイと同一の基板上にヒューズアレイを形成し、かつ、平行なトレンチの前記第一の組が前記ヒューズアレイに延伸するように前記第一の組を形成すること、を含む、方法。1本あたりヒューズを一つのみ含むアドレス線を形成することを含む、請求項10に記載の方法。遮断されたアドレス線を含み、前記アドレス線は隙間を含み、各アドレス線は前記隙間の一方の側に第一の部分を含み、前記隙間の反対の側に第二の部分を含む、請求項11に記載の方法。前記アドレス線の前記第一の部分および前記第二の部分のうちの一つにのみヒューズを形成することを含む、請求項12に記載の方法。アドレス線と導電線との間の交点にてヒューズを形成すること、および、前記アドレス線の部分のうちの一部が導電線に重ならないように前記アドレス線の他の部分よりも短い前記アドレス線の部分のうちの一部を形成することを含む、請求項13に記載の方法。半導体基板と、前記基板上に形成され、平行なトレンチの第一の組および平行なトレンチの前記第一の組に直交する平行なトレンチの第二の組を含むカルコゲニドメモリアレイ、および前記基板上のヒューズアレイであって、平行なトレンチの前記第一の組がそのヒューズアレイに延伸するヒューズアレイ、を含む、集積回路。アドレス線および1本のアドレス線につきヒューズを一つのみ含む前記ヒューズアレイを含む、請求項15に記載の回路。隙間を含む前記アドレス線を含み、前記アドレス線は前記隙間の一方の側に第一の部分を含み、前記隙間の反対の側に第二の部分を含む、請求項16に記載の回路。前記アドレス線の前記第一の部分および前記第二の部分のうちの一方にのみ位置される前記ヒューズを含む、請求項17に記載の回路。前記ヒューズはアドレス線と導電線との間の交点にて形成され、および、前記アドレス線の部分のうちの一部が導電線に重ならないように、前記アドレス線の部分のうちの一部は他の部分よりも短い、請求項18に記載の回路。相変化メモリである、請求項18に記載の回路。主たる抵抗ランダムアクセスメモリアレイ図1およびヒューズアレイ図2は、同一の半導体基板上に同一または実質的に同一のステップを用いて形成され得る。図1を参照する。一つの実施形態では、半導体基板70はp型コレクタ72を持ち得る。一つの実施形態では、p型コレクタ72の上にn型のベースまたはワード線74があり得る。従って、ワード線は図の左から右へ伸びる。ビット線はページ内に伸び、また複数のp型エミッタ80を含む。一つの実施形態では、ベースコンタクト78は、行方向の4つのエミッタの組を分離する。従って、より深いトレンチ分離82が行方向に延伸し、より浅いトレンチ分離84はビット線方向に延伸する。図1には図示されないが、より深いトレンチ分離82およびより浅いトレンチ分離84は、二酸化ケイ素といった誘電体によって充填され得る。エミッタ80およびベースコンタクト78は、一つの実施形態では、適切なマスキングを用いてイオン注入によって形成され得る。マスクは、適切な位置にて適切な導電タイプを形成するために開放され得る。本明細書で記載される導電タイプ以外の導電タイプも使用され得る。他のトレンチの深さおよび配向が他の実施形態で可能である。図2を参照する。一つの実施形態では、ヒューズアレイに対応するトレンチを図1に示した主アレイのために形成するために使用される半導体プロセス作業のシーケンスと同一のシーケンスを用いて同時に形成されるトレンチ分離82および84の同一の配置をヒューズアレイは有し得る。主アレイにおけるのと同様に、ヒューズアレイはベースコンタクト78も含み得る。しかし、ヒューズアレイはエミッタの代わりにヒューズコンタクト86を含み得る。一つの実施形態では、ベースコンタクト78およびヒューズコンタクト86はNドープされ、また、同一のプロセスステップで形成され得る。図3から図12および図15から図18は主アレイの製造を示す。これらの図のうち、奇数番号が付けられた図は、行方向に沿って取られた断面図であり、偶数番号が付けられた図はビット線方向に沿って取られた断面図である。図示される実施形態において、主アレイは相変化メモリであるが、他の抵抗ランダムアクセスメモリもまた使用され得る。図3および図4において、誘電体88がより深いトレンチ82およびより浅いトレンチ84を充填する。窒化ケイ素層90は、酸化ケイ素層92の下に形成され得る。しかし、他の誘電体も使用され得る。一つの実施形態において、シリサイドプラスタングステンプラグsilicideplustungstenplugs94が、シリコン領域78、80および86の上および窒化ケイ素層90の下に形成され得る。ここで留意すべきは、主アレイおよびヒューズアレイにおいて、同一のプラグを使用し得るということである。従って、誘電体層90および92は行方向で連続しており、一つの実施形態では図4のビット線方向で見られるように、それらはトレンチ化されている。つまり、トレンチ96は行方向に延び、誘電体層は2つのエミッタ80の各ペアをまたがる。その後、図5および図6を参照する。構造はヒーター98を形成するために使用される材料によって覆われ得る。例えば、窒化チタン複合材料は、この目的のために利用されうる。ヒーター98は、図5および図6に示されるように、誘電体材料を覆い得、また、誘電体材料の間にあるトレンチを覆い得る。図7および図8に示されるように、ヒーター98の材料は、図8、98に示されるように垂直に立った部分のみが残るように、誘電体層90および92の最上部から除去される。このようにして、L字型の残片98が行方向に伸びる。窒化物材料100は結果としての構造を覆うように蒸着され得、その後、既に述べられたように、図8に示すように側壁スペーサを形成するためにトレンチ化され得る。その後、図8に示される構造は、一つの実施形態では酸化ケイ素である更に別の誘電体層102によって図9および図10に示されるように覆われ得る。図11を参照する。構造は、誘電体層102の上部を除去し、図12に示されるような平坦構造を作るために平坦化され得る。この平坦化は、一つの実施形態では、窒化物層90までとぎれなしに行われ得る。図13を参照する。結果として残ったヒーター98はL字型をし得、行方向に伸びうる。隣接する行は、反対方向に向いたL字型のヒーター98を有し得る。ヒーター98は、プロセスフローにて実際に続いて起こる、カルコゲニドビット線の後続の自己整合エッチングの結果として更に画定されるが、カルコゲニドビット線のエッチングステップの前のL字型を示すため、ヒーターがここに示されている。ヒーター98は、エミッタ80上の主アレイに位置される。図14は、ヒューズアレイのためのヒーター98を示す。この場合では、ヒーター98は、図3から図12で記載された主アレイにおけるヒーターの形成のために採用されたステップと異なることなく、ヒューズコンタクト86の最上部に位置される。この場合では、バイポーラトランジスタはヒーターの下に存在せず、ヒーター素子の底部は、ベース74のNドープされたシリコンピラーと電気的に直接接触している。続いて図15を参照する。相変化メモリの実施形態の場合、カルコゲニド層104を含む一連の層が付け加える。カルコゲニド層104はいわゆるGSTゲルマニウム、アンチモン、テルル材料を含む、相変化メモリを形成するために相応しい任意の材料であり得る。いくつかの実施形態では、相変化層すなわちカルコゲニド層104の上に、一つの実施形態では窒化チタンであるであり得る金属キャップ106があり得る。次に、参照符号108で示されるように、更に別の金属層が蒸着され得る。層108は、一つの実施形態では、ビット線の導電性を向上させるためにタングステンであり得る。図16を参照する。カルコゲニド層104は、ヒーター98の上端部と接触している。ビット線を画定するステップは、図17のワード線方向に示されるように、ビット線を画定するためのエッチングを含む。結果としてのトレンチ110はビット線方向に伸び、図17のページ内におよび図18のビット線方向のページに渡って伸びるビット線112を画定する。これはタングステンプラグ94までのビット線の自己整合エッチングである。大型の開口114がベースコンタクト78の上に形成される。図19を参照する。カルコゲニド層104の配置を示すための斜視図法にて、覆い被さっていた層が除去されている。図19に示される通り、カルコゲニド層はエミッタ80の上のみに延伸し、この時点では単体化されているヒーター98と接触している。ここで留意すべきは、ヒーターは自己整合ビット線エッチングの間に単体化されたということである。このようにカルコゲニド層は図19に示されるようにビット線方向に伸びる。図20はヒューズアレイにおける対応する構図を示す。ここで留意すべきは、ヒューズアレイでは、部分的な自己整合ビット線エッチングがなされ、これによってアレイのエッジにおける第一のワード線に沿ったカルコゲニド層104の部分のみが残されているということである。いくつかの実施形態では、その後、銅のダマスク線をヒューズアレイおよび主アレイ上の行方向およびビット線方向に形成するために従来のステップが利用され得る。別の実施形態によれば、抵抗ランダムアクセスメモリReRAMの主アレイおよびヒューズアレイは同一のシリコン基板上で形成され得る。いくつかの実施形態では、ヒューズアレイと主アレイの両方に、これら二つのアレイの構造的な差異にかかわらず同様のプロセス技術を使用することによってプロセスの複雑さを低減し得、かつ効率を達成し得る。加えて、アレイのエッジにおいて選択トランジスタが実現されるいくつかの実施形態では、一つのビット線にヒューズを一つのみ形成することが有利である。いくつかの実施形態では、各ビット線上の欠けているヒューズはその後、隣接するヒューズ間の空間を提供し、これによって短絡またはヒューズが飛んだときの損害を減少させ得る。ある場合には、ワード線はつなげられ得る。ベクトル配列vectorarrangementは、ヒューズの下のドライバよりむしろヒューズアレイのエッジに沿ったドライバによってヒューズを駆動させながら、共通のワード線を使用し得る。結果として、各ヒューズの行方向での寄生抵抗が低減され得、これによって、いくつかの実施形態において性能が向上する。図21を参照する。ReRAMセルを含む主アレイは、間隔が空けられ、平行で、より浅いトレンチ分離14、および、直交して間隔が空けられ、平行で、より深い分離16aを含み得る。分離14または16aは、半導体基板における、誘電体によって充填されたトレンチの形態を採り得える。セル活性化エリアcellactivearea23は、2つの隣接するより深いトレンチ分離16aの間での交点および2つの隣接するより浅いトレンチ分離14の間での交点にて画定され得る。下記では、各セル活性化エリア23は、一つの実施形態では、バイポーラ接合トランジスタの形態を採る選択トランジスタ図21に図示せずであり得る。抵抗ランダムアクセスメモリ素子は、いくつかの実施形態では、その選択トランジスタの上に直接形成され得る。すなわち、いくつかの実施形態では、各ReRAMセルは、そのReRAMセル自身の選択トランジスタをその下部に含む。他の主アレイの構成も使用され得る。図21の右側に示されるヒューズアレイ12において、間隔が空けられ、平行なトレンチ分離16bの組が一つのみある。トレンチ分離16bは主アレイにおけるより浅いトレンチ分離16aに対応する。しかし、直交するトレンチ分離14はヒューズアレイでは省略され得、その代わりにそのヒューズアレイは、隣接するトレンチ分離16bの間で連続的に延伸するワード線18を含み得る。従って、主アレイは、各セルを駆動する一連の個別のバイポーラ接合トランジスタを含み、これら主アレイとは対象的に、いくつかの実施形態では、ヒューズアレイは、例えば行に沿った多くのヒューズセルを同時に駆動するする連続的なワード線を使用する。有利には、いくつかの実施形態では、連続的で低抵抗のワード線の使用はヒューズアレイの寄生抵抗を低減し得る。ヒューズアレイの抵抗は、そのヒューズアレイのヒューズに破壊的に書き込むdestructivelyprogramための比較的高い電流の必要性のために、重要であり得る。いくつかの実施形態において、逆バイアスの高い電流をヒューズに通過させ、破壊的使用不可destructivefailureを引き起こすことによってヒューズに書込みを行い得る。結果として、ヒューズは、書込み無しか、比較的高い電流の通過によってヒューズを使用不可とさせることによって書き込まれるか、のどちらかになる。一つの実施形態において、ワード線14は、ケイ化コバルトといったケイ化物によって形成され得、トレンチが形成される半導体基板と同一の半導体基板の上面に形成され得る。図22において、共にサブリソグラフィックな厚さを持つヒーター層20および、任意に使用するものとしての誘電体シース層126がウェハ100上に等角的にconformally蒸着されている。ヒーター層20は、図22でYとして示されているビット線方向に伸びる平行で間隔が空けられた複数のストリップを構成し得る。相変化メモリの実施形態において、ストリップ20はヒーター材料から形成され得る。例えば、ヒーター材料は電流に応じてジュール熱を発生させ得る。非相変化抵抗ランダムアクセスメモリを使用する実施形態および、いくつかの相変化メモリの実施形態において、ヒーター材料は導電性材料の対応するストリップによって代替され得え、また、いくつかの場合には、ヒーターは使用されないことがあり得る。ヒューズアレイおよび主アレイにおけるストリップ20を生産するために同一のマスクが使用され得る。ヒーター層20の厚さは、いくつかの実施形態では、5nmから20nmの範囲にあり得る。いくつかの実施形態ではバイポーラ選択トランジスタのベースコンタクトまたはエミッタコンタクトのどちらかであり得るコンタクト24が形成される誘電体層18の上に、ヒーター層20は形成され得る。覆いかぶさる誘電体層121および122のトレンチ124のために、ヒーターはコンタクト24への電気的な接続が可能となる。ヒーター層20およびシース層126はエッチバックされ、それらの平坦な部分は、図23の符号127で示されるように、ヒータートレンチ124の底部から除去される。実際には、ヒーター層20の垂直部分と、ヒータートレンチ124の側面に付着するシース層126の垂直部分は、互いから切り離され、ヒーターストリップ20’およびシース部分126’とをそれぞれ画定し、行方向に延伸する。従って、ヒータートレンチ124の外側にある第二の誘電体層122、および、第一の誘電体層18、ヒータートレンチ124内のベースコンタクト24a、エミッタコンタクト24bは再度露出される。ヒーターストリップ20’は、列方向Yに対して直交して伸び底部に横方向への小型の突起を持つ直線的で垂直な壁という形態を採る。実際には、二つの別々のヒーターストリップ20’は、各ヒータートレンチ124のヒーター層20から得られる。ヒーターストリップ20’の各々は、選択トランジスタの各列上を延伸し、かつ、ウェハ52の他のあらゆるヒーターストリップ20’から分離されている。充填層図示せずはウェハ52上に蒸着され、かつ、化学機械平坦化によってヒータートレンチ124の外部部分から除去される。従って、図23の破線によって示されるように、ヒータートレンチ124は充填層の充填部分127によって充填される。次に図24を参照する。製造の初期の段階での主アレイまたはヒューズアレイの部分が示されている。各アレイにおいて、浅いトレンチ分離16aと同じ方向に延伸するエッチマスク図示せずが、平行で間隔が空けられたヒーターストリップ20’を形成している。次に、ストリップ20’の上に複数の層が作られている。相変化メモリでは、GSTといった相変化材料がこれらの層の一つとして蒸着され得え、その後に導電キャップおよびいくつかの実施形態では銅金属線といった金属線を含む別の適切な層が蒸着される。別の抵抗メモリにおいては、いくつか記述するだけでも、酸化ニッケル、二酸化チタン、二酸化ケイ素、あるいはMnOxといった異なるスイッチング材料が使用され得る。ここで、ストリップ20’図24に図示を形成するために使用されるマスクに直交して延伸するマスク図示せずは、図25に示される平行で間隔の空けられた線22を形成するために使用され得る。従って、スイッチング材料を含む蒸着された層のスタックがエッチングされ、その下にある、すなわちストリップ20’のマスクされた、部分20aが残され、また、ヒューズアレイセルおよび主アレイセルのためのスイッチング材料を実際に含む線22の画定も行われる。線22は、各々が外部の選択トランジスタ図23には図示せずに接続されている個別ヒーター20aと、相変化メモリ用途での下部ヒーター20aと、上部ReRAMセル図23には図示せずとに現在はセグメント化されているストリップ20’の最初の長さに対して直交して延伸する。主アレイセル27は、相変化メモリまたは、相変化メモリ以外の抵抗ランダムアクセスメモリの場合の抵抗スイッチング材料の場合にカルコゲニドを含み得る。従って、いくつかの実施形態では、主アレイにおいて、セル27の正則な行列は、各セルがグリッドパターンにおいて隣接するセルから等距離で間隔を空けられた状態で、形成され得る。図26を参照する。図23において使用されるマスクと同一のマスクを同時に使用して、異なる構造がヒューズアレイで達成される。ヒューズアレイでは、主アレイにおけるスタックと同一のスタックを形成するために同じ蒸着法が適用されるが、蒸着は、図23に示される線22の長さに対して横断する方向に異なるパターン付けが成されている。結果として、線22は異なる長さを持ち、かつ、図26における垂直方向において、隙間Gによって遮断されている。すなわち、隙間Gの上面において、他の全ての線22aは、垂直方向すなわちビット線方向で、隣接する線22bより長い。隙間Gの下では、線22cは線22aの続きとなり、また、線22dは線22bの続きとなる。従って、上面での各々のより長い線22aは隙間Gの下のより短い線22cと整合される。同様に、上面での各々のより短い線22bは隙間Gの下のより長い線22dと整合される。結果として、セル26はより長い線22aまたは22dがヒーター20aと重なる箇所にのみ形成される。交互に並ぶ線22bおよび22cではヒューズセルは形成されないため、セルの完全なグリッドパターンはヒューズアレイでは達成されない。このことによって、隣接するヒューズの間にいくらかの空間が生じ、これによって、いくつかの実施形態では信頼性が向上し得る。すなわち、もともとある各ヒューズに隣接するヒューズは除去され、一つのヒューズとその隣のヒューズまでの空間がより大きくなる。さらに、いくつかの実施形態では、垂直方向すなわちビット線方向に延伸する線22ごとに、ヒューズ26は一つのみ形成される。特に、以下により詳細に説明されるように、線22bまたは線22cのそれぞれに対してはヒューズは形成されないが、線22aおよび線22d上のヒューズアレイの反対側の隙間Gの反対側にヒューズは形成される。結果として、いくつかの実施形態では、垂直な線22a/22cまたは22b/22dごとにヒューズが一つのみ形成される。いくつかの実施形態では、各線22a/22cおよび22b/22dはビット線に対応し得る。図27を参照する。主アレイは、左側から内側にむかって伸びるより深い分離16を含み、より浅い分離14は右側からページに向かって伸びる。タングステンコンタクトであり得る柱形の複数のコンタクト24は、より浅い分離14によってセグメント化されたケイ化物領域50に接続し得る。上記コンタクト24は、相変化メモリの実施形態では、ヒーター20aがあり得る。相変化メモリの実施形態の場合、いくつかの実施形態ではスイッチング材料26はカルコゲニドと、覆いかぶさる導電キャップであり得る。いくつかの実施形態では、スイッチング材料26に覆いかぶさるのは、いくつかの実施形態で金属ビット線を形成する銅であり得る第一の金属化層30であり得る結果として、各メインメモリセル27は、領域50を含んで、基板52に形成された選択トランジスタによって選択され得る。このことは、主アレイでの各メモリセル27は、下から個別にアドレスされアクセスされ得ることを意味する。しかし、各ビット線におけるセルは、それらビットがセグメント化されないように連続的に形成されるのに対し、隣接するセル間におけるセグメント化はワード線方向においてのみ生じる。いくつかの実施形態では、垂直なビアの形態をとるストラップ28は、基板52における選択トランジスタを金属化M2線32に接続し得る。M2線32は、したがって、アレイから除去され、またそれゆえに、より幅広になり得または複数の線によって形成され得、、抵抗が低減される。いくつかの実施形態では、ヒーター20aはビット線をセグメント化するために使用されたエッチングと同一のエッチングによってセグメント化されるため、ヒーター20aは各セル27に対して自己整合性を有する。コンタクト24の下ではバイポーラ選択トランジスタが、基板52で直交するトレンチ14および16aによってセグメント化され得る。各バイポーラ選択トランジスタは、ケイ化物で形成され得る領域50を含む。図28を参照する。ヒューズアレイにおいて、ヒューズセル26aおよび26bはヒーター20aの上で画定されている。参照番号34にて示されるように、2つのセル26aおよび26bの中間では、ヒーターおよびセルの覆いかぶさる部分が欠けている。すなわち、ヒューズは2つの隣接するヒューズ26aおよび26bの間で欠けている。この欠けているヒューズおよびヒーターは、図26に示される短縮された線22bおよび22cを形成したエッチングによって除去された。図24および図26に示されるように、ヒューズ26aおよび26bはより長い線22aがヒーター22aと重なる箇所で形成される。同様に、この実施形態では、別のヒューズが、ヒューズ26bの右側で欠けており、これは図26における短縮された線22bに対応する。いくつかの実施形態では、スイッチング材料26の長さとビット線30の長さは等しい。別の実施形態では、ビット線30は図8に示されるもの異なり連続しており、また、スイッチング材料は図8に示されるように不連続である。いくつかの実施形態では、主アレイにおいてコンタクト50を形成するケイ素化によって、ヒューズアレイにおいてワード線18をも形成される。各線22上にヒューズ26が一つのみ形成されるヒューズの代替の配置が図29に示される。いくつかの実施形態では、ヒューズアレイのエッジに沿った各ヒューズに選択トランジスタ40が提供される。このことは、ヒューズアレイの一方の側または他方の側の各線22aまたは22dに選択トランジスタ40が提供されること、を意味する。一般に、ヒューズと、そのヒューズのためのトランジスタ40は、いくつかの実施形態では、ヒューズアレイと同じ側にあり得る。結果として、線の長さに由来する抵抗は、いくつかの実施形態では、低減される。いくつかの実施形態では、各ヒューズセル26は一つの線22に接続され、各線22は、1つの線22につきヒューズ26を一つのみ有する。一つの実施形態では、ヒューズアレイにおけるワード線18の全ては共通バイアスに接続され、デコーダーを含まない。各選択トランジスタ40は、一つの実施形態では、NMOSトランジスタであり得る。トランジスタ40のゲートはデコーダーに接続され得る。いくつかの実施形態では、NMOS選択トランジスタ40は、ヒューズアレイのエッジに沿ってヒューズアレイに形成され得る。このことによって、ヒューズアレイでNMOSトランジスタ40が使用可能になる。理由はNMOSトランジスタ40はヒューズの下から形成されることが可能だからである。同時に、バイポーラ接合選択トランジスタが、各主アレイセルの下で形成可能である。いくつかの実施形態では、ヒューズアレイは主アレイより、セル密度は低いが、大きさははるかに小さい。ヒューズアレイのサイズを増大させることは、いくつかの実施形態では、再生産性を向上させ得る。材料の状態または相を変更するための書込みは、電圧を底部電極と上部電極印加し、それによって、抵抗スイッチング材料を含むメモリ素子に渡って電位差を発生させることによって、行われ得る。相変化メモリの場合を考慮すると、電位差が任意の選択デバイスまたは任意のメモリ素子の閾値電圧より大きい場合、印加された電位差に応じて電流はヒーターおよびスイッチング材料を通って流れ得、スイッチング材料の加熱を結果として起し得る。一つの相変化メモリの実施形態では、この加熱はスイッチング材料の状態または相を変更し得る。材料16の相または状態の変更は、メモリ材料の電気的特性を変更し得る。例えば、材料の抵抗または閾値電圧は、メモリ材料の相を変更することによって変更され得る。リセット状態では、メモリ材料は非晶状態または半非晶状態に有り得、セット状態では、メモリ材料は結晶状態または半結晶状態に有り得る。非晶状態または半非晶状態にあるメモリ材料の抵抗は結晶状態または半結晶状態にあるメモリ材料の抵抗より高くあり得る。リセットおよびセットと非晶状態および結晶状態のそれぞれの関連は常識的なことであることおよび、少なくとも逆の常識が採用され得ることは理解されるべきである。電流の使用によって、メモリ材料が比較的高温度に過熱され、溶解し、放電をやめquenched、熔化vitrifyし、非晶状態にメモリ材料をリセットし得る例えば、メモリ材料を論理値ゼロに書き込む。メモリ材料の領域volumeを比較的低い結晶化温度まで加熱することで、メモリ材料を結晶化するか、失透しdevitrify、メモリ材料をセットし得る例えばメモリ材料を論理値1に書き込む。メモリ材料の様々な抵抗が、メモリ材料の領域を通して電流の量および期間を変更することによって情報を保存するために獲得され得る。この明細書を通してなされる一つの実施形態または実施形態への言及は、その実施形態に関連して記載される特定の特徴、構造または性質が、本発明内に包含される少なくとも一つの実施に含まれる、ということを意味する。従って、一つの実施形態または実施形態では/実施形態においてという言い回しが使用されることは必ずしも同一の実施形態を指しているとは限らない。さらに、特定の特徴、構造、または性質は説明された特定の実施形態以外の他の適切な形態にて実行され得え、そのような全ての形態は、本出願の特許請求の範囲内に包含される。本発明は限られた数の実施形態との関係において記載されてきたが、当業者はこれらの実施形態から、数多くの修正および変更に思い至るはずである。添付された特許請求の範囲はそのような修正および変更の全てを網羅し、そのような修正および変更の全ては本発明の真の精神と範囲内にあるものと意図される。