"信号を伝搬させる設計対象である対象パスと、前記信号の周期と、前記信号の許容ジッタ値とをユーザ入力に基づいて設定する条件設定部と、前記対象パスに供給される電源電圧を前記周期毎に平均化した平均電源電圧と、前記平均電源電圧の最大値及び最小値とを算出する電圧算出部と、前記対象パスの要素として配置される駆動能力の異なる複数のセル種の各々の論理段数の組合せである配置情報を、前記対象パスの駆動能力が減少していくように順番に設定するセル設定部と、駆動能力が高い前記配置情報の順に、前記配置情報で規定される前記対象パスに対して、前記最大値が供給されたときの前記対象パスの第1遅延と、前記最小値が供給されたときの前記対象パスの第2遅延との差が最小となるときの、前記複数のセル種の各々の後段の最適配線長の組合せである配線情報を算出する配線長算出部と、駆動能力が高い前記配置情報の順に、前記配置情報と前記配線情報とで規定される前記対象パスに対して、前記平均電源電圧に基づいてジッタ値を算出するジッタ値算出部と、駆動能力が高い前記配置情報の順に、前記ジッタ値が前記許容ジッタ値を超えているか否かを判定する判定部とを具備し、前記判定部は、第1配置情報と第1配線情報とで規定される前記対象パスの第1ジッタ値が前記許容ジッタ値を越えている場合、前記第1配置情報と前記第1配線情報よりも前に算出されている、第2配置情報と第2配線情報とを前記対象パスの要素として決定する回路設計支援装置。請求項1に記載の回路設計支援装置であって、前記判定部は、前記第1ジッタ値が前記許容ジッタ値以下の場合、前記セル設定部に前記複数のセル種の各々の論理段数の組合せを変更する変更指示を出力し、前記セル設定部は、前記変更指示に基づいて、駆動能力が前記第1配置情報よりも低い第3配置情報に設定する回路設計支援装置。請求項1又は2に記載の回路設計支援装置であって、前記対象パスの要素として配置される駆動能力の異なる前記複数のセル種をリスト化したセルリストと、前記セルリストに含まれる前記複数のセル種の各々の最大論理段数と、前記複数のセル種の各々の後段に接続する最大配線長とをユーザ入力に基づいて設定するセル条件設定部を更に具備し、前記条件設定部は、前記対象パスの総配線長を算出し、前記セル設定部は、前記セルリスト及び前記最大論理段数に基づいて、前記配置情報を前記対象パスの駆動能力が減少していくように順番に設定し、前記配線長算出部は、前記配置情報で規定される前記対象パスに対して、前記複数のセル種の各々の後段の配線長として取り得る全ての組合せを、前記配置情報と、前記総配線長と、前記最大配線長とを条件とした線形計画法で算出し、前記全ての組合せのうちから、前記第1遅延と前記第2遅延との差が最小となるときの前記配線情報を算出する回路設計支援装置。請求項3に記載の回路設計支援装置であって、前記条件設定部は、前記信号のレイテンシ許容値をユーザ入力に基づいて設定し、前記配線長算出部は、前記配置情報で規定される前記対象パスに対して、前記複数のセル種の各々の後段の配線長として取り得る全ての組合せを、前記配置情報と、前記総配線長と、前記最大配線長と、前記レイテンシ許容値を条件とした二次制約計画問題で算出する回路設計支援装置。信号を伝搬させる設計対象である対象パスと、前記信号の周期と、前記信号の許容ジッタ値とをユーザ入力に基づいて設定する条件設定部と、前記対象パスに供給される電源電圧を前記周期毎に平均化した平均電源電圧と、前記平均電源電圧の最大値及び最小値とを算出する電圧算出部と、前記対象パスの要素として配置される駆動能力の異なる複数のセル種の各々の論理段数の組合せである配置情報を、前記対象パスの駆動能力が増加していくように順番に設定するセル設定部と、駆動能力が低い前記配置情報の順に、前記配置情報で規定される前記対象パスに対して、前記最大値が供給されたときの前記対象パスの第1遅延と、前記最小値が供給されたときの前記対象パスの第2遅延との差が最小となるときの、前記複数のセル種の各々の後段の最適配線長の組合せである配線情報を算出する配線長算出部と、駆動能力が低い前記配置情報の順に、前記配置情報と前記配線情報とで規定される前記対象パスに対して、前記平均電源電圧に基づいてジッタ値を算出するジッタ値算出部と、駆動能力が低い前記配置情報の順に、前記ジッタ値が前記許容ジッタ値超えているか否かを判定する判定部とを具備し、前記判定部は、第1配置情報と第1配線情報とで規定される前記対象パスの第1ジッタ値が前記許容ジッタ値以下の場合、前記第1配置情報と前記第1配線情報とを前記対象パスの要素として決定する回路設計支援装置。信号を伝搬させる設計対象である対象パスと、前記信号の周期と、前記信号の許容ジッタ値とをユーザ入力に基づいて設定するステップと、前記対象パスに供給される電源電圧を前記周期毎に平均化した平均電源電圧と、前記平均電源電圧の最大値及び最小値とを算出するステップと、前記対象パスの要素として配置される駆動能力の異なる複数のセル種の各々の論理段数の組合せである配置情報に基づいて、前記電源電圧が変動しても前記対象パスの遅延の変動が小さい前記対象パスの要素を決定するステップとを具備し、前記対象パスの要素を決定するステップは、第1配置情報を設定するステップと、前記第1配置情報で規定される前記対象パスに対して、前記最大値が供給されたときの前記対象パスの第1遅延と、前記最小値が供給されたときの前記対象パスの第2遅延との差が最小となるときの、前記第1配置情報に含まれる複数のセル種の各々の後段の最適配線長の組合せである第1配線情報を算出するステップと、前記第1配置情報と前記第1配線情報とで規定される前記対象パスに対して、前記平均電源電圧に基づいて第1ジッタ値を算出するステップと、前記第1ジッタ値が前記許容ジッタ値以下であることを判定するステップと、前記第1配置情報よりも駆動能力の低い第2配置情報を設定するステップと、前記第2配置情報で規定される前記対象パスに対して、前記最大値が供給されたときの前記対象パスの第3遅延と、前記最小値が供給されたときの前記対象パスの第4遅延との差が最小となるときの、前記第2配置情報に含まれる複数のセル種の各々の後段の最適配線長の組合せである第2配線情報を算出するステップと、前記第2配置情報と前記第2配線情報とで規定される前記対象パスに対して、前記平均電源電圧に基づいて第2ジッタ値を算出するステップと、前記第2ジッタ値が前記許容ジッタ値を超えたか否かを判定するステップと、前記第2ジッタ値が前記許容ジッタ値を越えている場合、前記第1配置情報と前記第1配線情報とを前記対象パスの要素として決定するステップを備える回路設計支援方法。請求項6に記載の回路設計支援方法であって、前記対象パスの要素を決定するステップは、前記第2ジッタ値が前記許容ジッタ値以下の場合、前記複数のセル種の各々の論理段数の組合せを変更する変更指示を出力するステップと、前記変更指示に基づいて、駆動能力が前記第1配置情報よりも低い第3配置情報に設定するステップとを更に備える回路設計支援方法。請求項6又は7に記載の回路設計支援方法であって、前記対象パスの総配線長を算出するステップと、前記対象パスの要素として配置される駆動能力の異なる前記複数のセル種の各々をリスト化したセルリストと、前記セルリストに含まれる前記複数のセル種の各々の最大論理段数と、前記複数のセル種の各々の後段に接続する最大配線長とをユーザ入力に基づいて設定するステップとを更に具備し、前記第1配置情報を設定するステップは、前記セルリスト及び前記最大論理段数に基づいて前記第1配置情報に設定するステップを含み、前記第1配線情報を算出するステップは、前記第1配置情報で規定される前記対象パスに対して、前記第1配置情報に含まれる複数のセル種の各々の後段の配線長として取り得る全ての組合せを、前記第1配置情報と、前記総配線長と、前記最大配線長とを条件とした線形計画法で算出し、前記全ての組合せのうちから、前記第1遅延と前記第2遅延との差が最小となるときの前記第1配線情報を算出するステップを含み、前記第2配置情報を設定するステップは、前記セルリスト及び前記最大論理段数に基づいて前記第2配置情報に設定するステップを含み、前記第2配線情報を算出するステップは、前記第2配置情報で規定される前記対象パスに対して、前記第2配置情報に含まれる複数のセル種の各々の後段の配線長として取り得る全ての組合せを、前記第2配置情報と、前記総配線長と、前記最大配線長とを条件とした線形計画法で算出し、前記全ての組合せのうちから、前記第3遅延と前記第4遅延との差が最小となるときの前記第2配線情報を算出するステップを含む回路設計支援方法。請求項8に記載の回路設計支援方法であって、前記信号のレイテンシ許容値をユーザ入力に基づいて設定するステップを更に具備し、前記第1配線情報を算出するステップは、前記第1配置情報で規定される前記対象パスに対して、前記第1配置情報に含まれる複数のセル種の各々の後段の配線長として取り得る全ての組合せを、前記配置情報と、前記総配線長と、前記最大配線長と、前記レイテンシ許容値を条件とした二次制約計画問題で算出するステップを含み、前記第2配線情報を算出するステップは、前記第2配置情報で規定される前記対象パスに対して、前記第2配置情報に含まれる複数のセル種の各々の後段の配線長として取り得る全ての組合せを、前記配置情報と、前記総配線長と、前記最大配線長と、前記レイテンシ許容値を条件とした線形計画法で算出するステップを含む回路設計支援方法。信号を伝搬させる設計対象である対象パスと、前記信号の周期と、前記信号の許容ジッタ値とをユーザ入力に基づいて設定するステップと、前記対象パスに供給される電源電圧を前記周期毎に平均化した平均電源電圧と、前記平均電源電圧の最大値及び最小値とを算出するステップと、前記対象パスの要素として配置される駆動能力の異なる複数のセル種の各々の論理段数の組合せである配置情報に基づいて、前記電源電圧が変動しても前記対象パスの遅延の変動が小さい前記対象パスの要素を決定するステップとを具備し、前記対象パスの要素を決定するステップは、第1配置情報を設定するステップと、前記第1配置情報で規定される前記対象パスに対して、前記最大値が供給されたときの前記対象パスの第1遅延と、前記最小値が供給されたときの前記対象パスの第2遅延との差が最小となるときの、前記第1配置情報に含まれる複数のセル種の各々の後段の最適配線長の組合せである第1配線情報を算出するステップと、前記第1配置情報と前記第1配線情報とで規定される前記対象パスに対して、前記平均電源電圧に基づいて第1ジッタ値を算出するステップと、前記第1ジッタ値が前記許容ジッタ値を超えていることを判定するステップと、前記第1配置情報よりも駆動能力の高い第2配置情報を設定するステップと、前記第2配置情報で規定される前記対象パスに対して、前記最大値が供給されたときの前記対象パスの第3遅延と、前記最小値が供給されたときの前記対象パスの第4遅延との差が最小となるときの、前記第2配置情報に含まれる複数のセル種の各々の後段の最適配線長の組合せである第2配線情報を算出するステップと、前記第2配置情報と前記第2配線情報とで規定される前記対象パスに対して、前記平均電源電圧に基づいて第2ジッタ値を算出するステップと、前記第2ジッタ値が前記許容ジッタ値を超えているか否かを判定するステップと、前記第2ジッタ値が前記許容ジッタ値以下の場合、前記第2配置情報と前記第2配線情報とを前記対象パスの要素として決定するステップを備える回路設計支援方法。請求項6から10の何れか一項に記載の回路設計支援方法をコンピュータに実行させる回路設計支援プログラム。非特許文献1に記載されたような方法では、パス遅延セル遅延配線遅延を最小化するためにリピータを挿入しているため、パス遅延のうちでセル遅延の割合が大きくなる。配線遅延は電圧が変動しても変動しにくいが、セル遅延は電圧の変動に基づいて変動しやすい性質がある。従って、非特許文献1のようにリピータの挿入によってパス遅延を最小化したとしても、電圧の変動による影響を受けやすくなり、その結果、電源ノイズによるパス遅延の変動ジッタ値が大きくなる問題がある。以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の回路設計支援装置1は、信号を伝搬させる設計対象である対象パス23と、信号の周期と、信号の許容ジッタ値とをユーザ入力に基づいて設定する条件設定部11と、対象パス23に供給される電源電圧Vを周期T毎に平均化した平均電源電圧VAkと、平均電源電圧VAkの最大値VAmax及び最小値VAminとを算出する電圧算出部12と、対象パス23の要素として配置される駆動能力の異なる複数のセル種CELLiの各々の論理段数niの組合せである配置情報を、対象パス23の駆動能力が減少していくように順番に設定するセル設定部14と、駆動能力が高い配置情報の順に、配置情報で規定される対象パス23に対して、最大値VAmaxが供給されたときの対象パス23の第1遅延と、最小値VAminが供給されたときの対象パス23の第2遅延との差が最小となるときの、複数のセル種CELLiの各々の後段の最適配線長liの組合せである配線情報を算出する配線長算出部15と、駆動能力が高い配置情報の順に、配置情報と配線情報とで規定される対象パス23に対して、平均電源電圧VAに基づいてジッタ値Jを算出するジッタ値算出部16と、駆動能力が高い配置情報の順に、ジッタ値Jが許容ジッタ値を超えているか否かを判定する判定部17とを具備する。判定部17は、第1配置情報と第1配線情報とで規定される対象パス23の第1ジッタ値Jが許容ジッタ値を越えている場合、第1配置情報と第1配線情報よりも前に算出されている、第2配置情報と第2配線情報とを対象パス23の要素として決定する。本発明の回路設計支援方法は、信号を伝搬させる設計対象である対象パス23と、信号の周期Tと、信号の許容ジッタ値とをユーザ入力に基づいて設定するステップと、対象パス23に供給される電源電圧Vを周期T毎に平均化した平均電源電圧VAkと、平均電源電圧VAkの最大値VAmax及び最小値VAminとを算出するステップと、対象パス23の要素として配置される駆動能力の異なる複数のセル種CELLiの各々の論理段数niの組合せである配置情報に基づいて、電源電圧Vが変動しても対象パス23の遅延の変動が小さい対象パス23の要素を決定するステップとを具備する。対象パス23の要素を決定するステップは、第1配置情報を設定するステップと、第1配置情報で規定される対象パス23に対して、最大値VAmaxが供給されたときの対象パス23の第1遅延と、最小値VAminが供給されたときの対象パス23の第2遅延との差が最小となるときの、第1配置情報に含まれる複数のセル種CELLiの各々の後段の最適配線長liの組合せである第1配線情報を算出するステップと、第1配置情報と第1配線情報とで規定される対象パス23に対して、平均電源電圧VAkに基づいて第1ジッタ値Jを算出するステップと、第1ジッタ値Jが許容ジッタ値以下であることを判定するステップと、第1配置情報よりも駆動能力の低い第2配置情報を設定するステップと、第2配置情報で規定される対象パス23に対して、最大値VAmaxが供給されたときの対象パス23の第3遅延と、最小値VAminが供給されたときの対象パス23の第4遅延との差が最小となるときの、第2配置情報に含まれる複数のセル種CELLiの各々の後段の最適配線長liの組合せである第2配線情報を算出するステップと、第2配置情報と第2配線情報とで規定される対象パス23に対して、平均電源電圧VAkに基づいて第2ジッタ値Jを算出するステップと、第2ジッタ値Jが許容ジッタ値を超えたか否かを判定するステップと、第2ジッタ値Jが許容ジッタ値を越えている場合、第1配置情報と第1配線情報とを対象パス23の要素として決定するステップを備える。本発明の回路設計支援装置は、電源ノイズに起因して電圧が変動しても、ジッタ値が許容範囲内に収まる低消費電力回路の設計を支援することができる。以下、添付図面を参照して本発明の実施の形態による回路設計支援装置を説明する。第1の実施の形態本発明の第1の実施の形態を説明する。まず、本発明の回路設計支援装置の適用箇所について図3A、図3Bを用いて説明する。たとえば、所望するシステムを半導体集積回路として設計する際には、図3Aに示すように、おおむねシステム設計が実施され、その出力としてRTLRegisterTransferLevel記述された回路情報機能情報が作られるステップS101。このRTL記述された回路情報を基に機能論理設計が実施され、ゲートレベルの論理回路、すなわちネットリストが生成されるステップS102。そして、このネットリストをもとに、マクロの配置や、その他の素子機能ブロックなどを配置、配線してレイアウト設計を実施するステップS103、S104、S105。図3Aでは示していないが、レイアウトが完了した回路の各検証を行い、問題なければ、サインオフにいたって、GDSGraphicDesignStandardを出力するステップS106。そしてGDSをもとに半導体装置の製造用マスクを作成し、半導体装置の製造に利用する。この一般的な半導体装置の設計フローにおいて、本発明の回路設計支援装置は、図3Aに示す、マクロの配置が終わった段階でのレイアウト情報をもとに、回路設計支援を行う対象パスや回路に対して処理を実行するステップS110。あるいは、本発明の回路設計支援装置は、上述の機能ブロックなどを配置、配線してほぼ終盤のレイアウト設計が終わった段階でのレイアウト情報をもとに、回路設計支援を行う対象パスや回路に対して処理を実行するステップS111。ステップS111の場合、本発明の回路設計支援装置の出力結果に応じて、再度、回路ならびにレイアウトの修正を行うECOEngineeringChangeOrdersが実行されるステップS105。なお、本明細書では、この一般的な半導体装置の設計フローを実行するシステムを単に設計システムと称する。次に図3Bに、本発明の回路設計支援装置1の概要を示す。本発明の回路設計支援装置1は、少なくとも、内部回路に供給される電源の電圧波形情報と、対象パスあるいは対象回路と、対象パスあるいは対象回路の総配線長と、セルリストと、対象パスあるいは対象回路の動作周波数とを含む入力情報が入力される。これらは、あらかじめ設計段階で既知の場合はすべて外部から入力し、図3Aの設計フローの各段階での情報を反映した情報として設計システムから得る場合は、設計システムから入力する。図3Bにあっては、回路設計支援装置1のサブシステムは、レイアウト情報たとえばDEFからマクロの配置情報を入手し、この情報から電源ノイズ解析を行って上述の電圧波形情報を算出しステップS120、回路設計支援装置1のメインシステムに入力する。また、回路設計支援装置1のサブシステムは、対象パスとレイアウト情報とに基づいて、対象パスの総配線長を算出するステップS121。なお、電圧波形情報や対象パスあるいは対象回路の総配線長は、より詳細なレイアウトが実施された後に算出するほうがベターな場合は、図3AのステップS111のフェーズで回路設計支援装置1を利用するとよい。更に、必要に応じてステップS110とステップS111との2回とも実行することも可能である。また、実施箇所はこれらにかぎられない。すなわち、設計者が所望の段階で設計システムに対して回路設計支援装置1の出力結果を反映するようにすればよい。なお、図3Bでは、上述の回路設計支援装置1のサブシステムとメインシステムとをあわせたものが本発明の回路設計支援装置1としているが、メインシステムのみの構成でもよい。本発明の回路設計支援装置1は、ジッタ低減設計を行ってステップS130、少なくとも対象パス対象回路の指定された論理段数niと配線長liとを出力し、前述の設計システムにフィードバックを行う。対象パスではなく、対象回路として指定した場合は、対象回路に含まれる1つまたは複数のパスに対して同様の処理を行う。すなわち設計システムは、本発明の回路設計支援装置1の出力した論理段数niと配線長liに従ってレイアウトを実行する。その処理のインターフェースについては、設計システムにあわせ適宜行えばよい。本実施の形態では、以上記したように、本発明の回路設計支援装置1は、少なくとも、内部回路に供給される電源の電圧波形情報対象パスあるいは対象回路対象パスあるいは対象回路の総配線長セルリスト対象パスあるいは対象回路の動作周波数を含む入力情報を基に、ジッタを考慮した回路となるように、対象パス対象回路に対して、少なくとも対象パス対象回路の指定された論理段数niと配線長liとを設計システムに出力する。このような本発明の回路設計支援装置メインシステム1は、図4に示されるような構成をとる。図4は、本発明の回路設計支援装置メインシステム1の構成例を示したブロック図である。図4を参照すると、回路設計支援装置1は、ライブラリ部10と、条件設定部11と、電圧算出部12と、セル条件設定部13と、セル設定部14と、配線長算出部15と、ジッタ値算出部16と、判定部17と、消費電力算出部18と、出力部19とを具備する。ライブラリ部10は、セル種と、当該セル種を駆動する電源電圧の範囲と、電源電圧の範囲に対応したステージ遅延の関数とを関連付けてライブラリとして格納する。ライブラリ部10は、ライブラリを予め格納していてもよいし、ユーザ入力に基づいて生成してもよい。図5は、ライブラリ部10が格納するライブラリの例である。図5を参照すると、セル種CELLiと、セル種CELLiを駆動する電源電圧の範囲と、電源電圧の範囲に対応したステージ遅延の関数とが関連づけられている。ステージ遅延の関数について説明すると、ステージ遅延は、所定の機能を実現する回路を表すセルに関するセル遅延と、当該セルと後段のセルとを接続する配線に関する配線遅延とに基づいた遅延であって、セル種CELLii=1~mと、セル種CELLiを駆動する電源電圧vhと、セル種CELLiの後段の配線長liとに基づいて決まる遅延である。従って、セル種CELLi及び電源電圧vhを定めると、ステージ遅延は配線長liを変数とする関数として表せる。ライブラリ部10がライブラリを生成する場合について説明する。ライブラリ部10は、ユーザ入力に基づいて、複数のセル種CELL1、CELL2、、CELLmと、各セル種CELLiを駆動する電源電圧の範囲最小電圧値vminから最大電圧値vmaxを取得する。尚、複数のセル種CELL1、CELL2、、CELLmは、セルリスト詳細は後述するとして取得してもよい。更に、最小電圧値vmin及び最大電圧値vmaxは、電圧波形情報詳細は後述するに基づいてライブラリ部10が設定してもよい。ライブラリ部10は、ステージ遅延の関数を算出するにあたって、各セル種CELLiを駆動する電源電圧として、最小電圧値vminから最大電圧値vmaxの範囲に含まれる電圧v1、v2、の離散値を用いる。ライブラリ部10は、任意のセル種CELLiが駆動する電源電圧を電圧v1としたときのステージ遅延を、配線長li毎にSPICESimulationProgramwithIntegratedCircuitEmphasisで算出する。そして、ライブラリ部10は配線長li毎に算出されたステージ遅延を、配線長liを変数とする2次関数でフィッティングする。ライブラリ部10は、セル種CELLiを駆動する電源電圧が電圧v1であるステージ遅延の関数を式1のように算出する。Dstage=aiv1×li2biv1×liciv11図6は、式1のステージ遅延の関数を図示したものである。前述したように、セル種CELLiを駆動する電源電圧は電圧v1である。ライブラリ部10は、セル種CELLiと、電源電圧Vの範囲vmin≦V≦v1v2/2と、ステージ遅延の関数である式1とを関連付けて格納する。ライブラリ部10は、同様に電圧v2のセル種CELLiのステージ遅延の関数を式2のように算出する。Dstage=aiv2×li2biv2×liciv22ライブラリ部10は、セル種CELLiと、電源電圧Vの範囲v1v2/2<V≦v2v3/2と、ステージ遅延の関数である式2とを関連付けて格納する。更に、ライブラリ部10は、任意の電圧vhのセル種CELLiのステージ遅延の関数を式3のように算出する。Dstage=aivh×li2bivh×licivh3ライブラリ部10は、セル種CELLiと、電源電圧Vの範囲vh-1vh/2<V≦vhvh1/2と、ステージ遅延の関数である式3とを関連付けて格納する。ライブラリ部10は、セル種CELLiと、セル種CELLiを駆動する電源電圧Vの範囲と、算出したステージ遅延の関数とを関連付けて図5に示すようなライブラリとして格納する。ライブラリ部10は、他のセル種に対しても同様に関連付けを行い、全てのセル種を含むライブラリを生成する。尚、ライブラリ部10は、ステージ遅延の関数を保存しているとしたが、aivh、bivh、civhなどの係数を保存するものであってもよい。ここで、パス遅延について説明する。図7は、ステージ遅延とパス遅延との関係を示す図である。図6に示すように、ステージ遅延Dstageは配線長liを変数とする関数で表すことができるため、配線長liを決定しステージ遅延の関数に代入すると所望のステージ遅延Dstageを算出することができる。ステージ遅延Dstageに対して、同じセル種CELLiの論理段数niを乗じると、当該セル種CELLiに関するパス遅延Dpathが算出できる。図7に示すように、例えば、対象パスが同一のセル種CELLiであって、論理段数がni段である場合、パス遅延Dpathは、ステージ遅延Dstageに論理段数niを乗じることで算出することができる。図4に戻り、条件設定部11は、ユーザ入力に基づいて、クロック信号を伝搬させる設計対象である対象パスと、クロック信号の周波数動作周波数と、クロック信号の周期と、クロック信号の許容ジッタ値とを取得し、パス情報として設定する。また、条件設定部11は、対象パスの総配線長Ltotalを回路設計支援装置1のサブシステムから取得する。図8は、ジッタ値を低減させる対象パス23を示す図である。条件設定部11は、PLLPhaseLockedLoopなどのクロックソース20から、アナログ回路などの回路21にクロック信号を伝搬させる対象パス23を設定する。図9は、クロック信号を示す図である。図9では、クロック信号の周期がTで示されている。条件設定部11は、ユーザ入力に基づいて、クロック周波数fclk=1/T、及び、クロック信号の周期Tを設定する。図10は、クロック信号のジッタを示す図である。条件設定部11は、ユーザ入力に基づいて、ジッタの許容値である許容ジッタ値を設定する。本発明で扱うジッタ値は、Cycle‐to‐Cycleジッタ値の最大と、周期ジッタ値との何れでもよい。Cycle‐to‐Cycleジッタ値は、ある時刻t1で立ち上がるクロック信号の周期T1と、その次に立ち上がるクロック信号の周期T2との差分で表されるジッタ値であって、最大とは所定の期間内でのCycle‐to‐Cycleジッタ値の最大値を表す。周期ジッタ値は、所定の期間内での全てのクロック信号の周期Tkのうちで最大値と最小値の差で表されるジッタ値である。電圧算出部12は、電圧波形情報を回路設計支援装置1のサブシステムから取得する。図11は、電圧波形情報示す図である。また、電圧算出部12は、ユーザ入力に基づいて、クロック信号の周期Tを取得する。電圧算出部12は、電圧波形情報を参照して、対象パス23に供給されるノイズを含む所定の期間の電源電圧Vを、クロック信号の周期T毎に平均化した平均電源電圧VAkk=1、2、、qを算出する。また、電圧算出部12は、所定の期間の平均電源電圧VAkのうちで、最大値VAmaxと最小値VAminとを算出する。図11を参照すると、電圧算出部12は、任意の周期Tkk=1、2、、qの立ち上がり時刻tkから、周期Tk1の立ち上がり時刻tk1までの電源電圧Vを平均化した平均電源電圧VAkを算出する。時刻tkは、式4のように表せる。tk=T×k4時刻tkから、時刻tk1までの平均電源電圧VAkは、式5で表すことができる。電圧算出部12は、平均電源電圧VAkを算出した後、最大値VAmaxと、最小値VAminとを算出する。セル条件設定部13は、ユーザ入力に基づいて、対象パス23の要素として配置される駆動能力の異なる複数のセル種CELLii=1~mをリスト化したセルリストCELL_LIST={CELL1、CELL2、CELL3、、CELLm}を取得する。また、セル条件設定部13は、ユーザ入力に基づいて、セルリストに含まれる各セル種CELLiの後段に接続する配線長の最大値最大配線長Liと、各セル種CELLiの最大の論理段数最大論理段数Niとを設定する。セル設定部14は、対象パス23の要素として配置される駆動能力の異なる各セル種CELLiの論理段数niの組合せである配置情報を、対象パス23の駆動能力が減少していくように順番に設定する。詳細には、セル設定部14は、セル条件設定部13からセルリスト、各セル種CELLiの最大配線長Li、各セル種CELLiの最大論理段数Niを取得する。セル設定部14は、セルリスト及び各セル種CELLiの最大論理段数Niに基づいて配置情報を設定する。例えば、各セル種CELLiの駆動能力の大小関係を、CELL1>CELL2>CELL3>>CELLmとし、CELL1~CELLmのそれぞれの最大論理段数N1~Nmが5段であるとした場合、セル設定部14は各セル種CELLiの論理段数niを、n1=5、n2=0、n3=0、、nm=0とした配置情報を設定する。初期の設定では、セル設定部14は駆動能力が最も高くなる各セル種CELLiの論理段数niに設定する。また、セル設定部14は、後述する判定部17から各セル種CELLiの論理段数niの組合せ配置情報を変更する変更指示を受け取ると、駆動能力が前回の設定よりも低くなるように、各セル種CELLiの論理段数niの組合せを変更する。特に、セル設定部14は、前回の設定の駆動能力の次に大きい駆動能力となるように変更する。例えば、前述の続きでは、セル設定部14は各セル種CELLiの論理段数niを、n1=4、n2=1、n3=0、、nm=0と設定する。このようにセル設定部14は、駆動能力の高いセルの論理段数を減少させ、駆動能力の低いセルの論理段数を増加するように変更する。図12は、セル設定部14が各セル種CELLiの論理段数niの組合せを変更していく処理を示す図である。図13は、図12に対応した対象パス23を示す図である。図13を参照すると、セル設定部14は、1回目最初の処理ではCELL1を5段に設定する。セル設定部14は、判定部17から変更指示を受け取ると、CELL1を4段に減らし、CELL2を1段に増加する。更に、セル設定部14は、判定部17から変更指示を受け取ると、CELL1を3段に減らし、CELL2を2段に増加する。このように、セル設定部14は、高駆動能力のセルの段数を順番に減少するように動作する。配線長算出部15と、ジッタ値算出部16と、判定部17とは、各セル種CELLiの論理段数niの組合せである配置情報に基づいて、電源電圧Vが変動しても対象パス23の遅延の変動が小さい対象パス23の要素を決定する。配線長算出部15は、対象パス23に含まれる各セル種CELLiに供給される電源電圧Vが変動しても、パス遅延の変動が小さい各セル種CELLiの後段の最適配線長liを算出する。言い換えると、配線長算出部15は、配置情報で規定される対象パス23に対して、最大値VAmaxが供給されたときの対象パス23の遅延と、最小値VAminが供給されたときの対象パス23の遅延との差が最小となるような、各セル種CELLiの後段の最適配線長liの組合せである配線情報を算出する。尚、配線長算出部15は、対象パス23の要素を決定する一連の処理の中で、駆動能力が高い配置情報から低い配置情報の順に処理を行なう。まず、配線長算出部15は、配置情報で規定される対象パス23に対して、各セル種CELLiの後段の配線長liとして取り得る全ての組み合わせを算出する。詳細には、配線長算出部15は、条件設定部11から総配線長Ltotalを取得する。更に、配線長算出部15は、セル設定部14から配置情報と、各セル種CELLiの最大配線長Liとを取得する。配線長算出部15は、式6と、式7とで表される条件式に基づいて、各セル種CELLiの後段の配線長liとして取り得る全ての組み合わせを線形計画法に基づいて算出する。li≦Lii=1、2、、m7式6は、対象パス23の総配線長Ltotalが、各セル種CELLiの論理段数niと、各セル種CELLiの配線長liとの総和に等しいことを表している。式7は、対象パス23に含まれる各セル種CELLiの配線長liが、最大配線長Li以下であることを示している。具体例として、配線長算出部15が、セル設定部14からセルの種類としてCELL1、CELL2と、CELL1の論理段数n1と、CELL2の論理段数n2と、CELL1の最大配線長L1と、CELL2の最大配線長L2とを取得する場合を説明する。図14は、線形計画法によって算出されたCELL1が取り得る配線長l1と、CELL2とが取り得る配線長l2との全ての組み合わせを実行可能領域として示す図である。配線長算出部15は、実行可能領域に含まれるCELL1の配線長l1及びCELL2の配線長l2の全ての組合せを算出する。次に、配線長算出部15は、算出された各セル種CELLiの後段の配線長liの全ての組合せのうちで、駆動電圧として供給され得る最大電圧が供給されたときのパス遅延と、供給され得る最小電圧が供給されたときのパス遅延との差が最小となるような、各セル種CELLiの後段の最適配線長liの組合せである配線情報を算出する。詳細には、配線長算出部15は、電圧算出部12から平均電源電圧VAkの最大値VAmaxと、最小値VAminとを取得する。配線長算出部15は、ライブラリ部10を参照して、各セル種CELLiと、最大値VAmaxとに基づいて、該当する複数のステージ遅延の関数を取得する。配線長算出部15は、複数のステージ遅延の関数と、各セル種CELLiの後段の配線長liとして取り得る組み合わせと、各セル種CELLiの論理段数niとに基づいて、パス遅延を算出する。このときのパス遅延は式8で表される。同様に、配線長算出部15は、各セル種CELLiと、最小値VAminとに基づいて、複数のステージ遅延の関数を取得し、パス遅延を算出する。そして、配線長算出部15は、算出された各セル種CELLiの後段の配線長liの全ての組合せのうちで、最大値VAmaxのときのパス遅延と、最小値VAminのときのパス遅延との差が最小となるような、各セル種の後段の最適配線長liの組合せを算出する。各セル種CELLiの後段の最適配線長liは、式9のfsenseの絶対値が最小となるときの配線長liである。図15は、最大値VAmaxのときのパス遅延と、最小値VAminのときのパス遅延との差を最小化することを示した概念図である。Dpathの傾きを小さくする事で電圧変動に関するパス遅延の感度を小さくさせている。このように、配線長算出部15は、電源電圧Vが変動しても、パス遅延が変動しにくい各セル種CELLiの最適配線長liの組合せである配線情報を算出する。ジッタ値算出部16は、配置情報と配線情報とで規定される対象パス23に対して、平均電源電圧VAkk=1、2、、q-1に基づいてジッタ値Jを算出する。言い換えると、ジッタ値算出部16は、各セル種CELLiと、各セル種CELLiの論理段数niと、各セル種CELLiの後段の最適配線長liと、平均電源電圧VAkとに基づいて、対象パス23のジッタ値Jを算出し、判定部17に提供する。算出するジッタ値Jは、条件設定部11で設定された許容ジッタ値と同じであり、Cycle‐to‐Cycleジッタ値の最大と周期ジッタ値との何れでもよい。尚、ジッタ値算出部16は、対象パス23の要素を決定する一連の処理の中で、駆動能力が高い配置情報の順に処理を行なう。ジッタ値算出部16がCycle‐to‐Cycleジッタ値の最大を算出する場合を説明する。ジッタ値算出部16は、ある時刻tkで立ち上がるクロック信号の周期Tkと、その直後のクロック信号の周期Tk1との差分で表されるジッタ値Jkのうちで、最大ジッタ値JmaxJkを算出する。言い換えると、ジッタ値算出部16は、ある時刻tkで立ち上がるクロック信号の周期Tkのパス遅延と、その直後のクロック信号の周期Tk1のパス遅延の差分で表されるジッタ値Jkのうちで、最大ジッタ値JmaxJkを算出する。ジッタ値算出部16は、式10に基づいてCycle‐to‐Cycleジッタ値を算出する。詳細には、ジッタ値算出部16は、配線長算出部15から各セル種CELLiと、各セル種CELLiの論理段数niと、各セル種CELLiの後段の最適配線長liとを取得する。また、ジッタ値算出部16は、電圧算出部12から平均電源電圧VAkを取得する。ジッタ値算出部16は、各セル種CELLiと、平均電源電圧VAkとに基づいて、複数のステージ遅延の関数を取得する。ジッタ値算出部16は、複数のステージ遅延の関数と、各セル種CELLiの後段の配線長liとして取り得る組み合わせと、各セル種CELLiの論理段数niとに基づいて、パス遅延を算出する。同様に、ジッタ値算出部16は、各セル種CELLiと、平均電源電圧VAk1とに基づいて、複数のステージ遅延の関数を取得して、パス遅延を算出する。ジッタ値算出部16は、平均電源電圧VAkのときのパス遅延と、平均電源電圧VAk1ときのパス遅延の差分に基づいて、ジッタ値Jkを算出する。そして、ジッタ値算出部16は、所定の期間内の平均電源電圧VAk基づいた全てのCycle‐to‐Cycleジッタ値Jkを算出し、最大ジッタ値JmaxJkを算出する。一方、ジッタ値算出部16が周期ジッタ値を算出する場合を説明する。ジッタ値算出部16は、所定の期間内でのクロック信号の全ての周期Tkを算出し、周期Tkの最大値maxTkと最小値minTkの差で表されるジッタ値Jを算出する。図16は、周期ジッタ値の算出対象となる対象パス23を示す図である。入力クロック信号は、パス遅延Dpath分遅れて出力クロック信号として出力される。図17は、入力クロック信号と、出力クロック信号とに基づいて、ジッタ値Jを算出することを示す図である。ジッタ値算出部16は、出力クロック信号の周期T1~T4のそれぞれを算出し、最大の周期である最大値maxTkと最小の周期である最小値minTkとの差分からジッタ値Jを算出する。詳細には、ジッタ値算出部16は、式11に基づいて周期Tkk=1、2、、qを算出する。そして、ジッタ値算出部16は、周期Tkの最大値maxTkと最小値minTkの差で表されるジッタ値Jを式12に基づいて算出する。J=maxTk-minTk12判定部17は、駆動能力が高い配置情報の順に、ジッタ値Jが許容ジッタ値を超えているか否かを判定する。判定部17は、配置情報と配線情報とで規定される対象パス23のジッタ値Jが許容ジッタ値を越えている場合、当該配置情報と当該配線情報よりも前に算出されている、配置情報と配線情報とを対象パス23の要素として決定する。詳細には、判定部17は、ジッタ値算出部16のジッタ値Jと、条件設定部11の許容ジッタ値とを取得する。判定部17は、ジッタ値算出部16から受け取る判定対象となるジッタ値Jが、許容ジッタ値を超えているか否かを判定する。判定部17は、判定対象のジッタ値Jが許容ジッタ値以下である場合、セル設定部14に各セル種CELLiの論理段数niの組合せを変更する変更指示を出力する。一方、判定部17は、判定対象のジッタ値Jが許容ジッタ値を越えている場合、前回の判定対象であったジッタ値Jを最適なジッタ値Jとして決定する。本発明では、ジッタ値算出部16で算出されるジッタ値Jが徐々に大きくなるように、セル設定部14は対象パス23に含まれる各セル種CELLiを駆動能力の高いものから低いものへと順番に変更している。その結果、判定部17は判定対象のジッタ値Jが許容ジッタ値を超えていると判定したとき、前回の判定対象であったジッタ値Jを最適なジッタ値Jとして決定することができる。図18は、判定部17の判定回数と、判定対象のジッタ値Jとの関係を示した図である。判定対象のジッタ値Jは四角マークで示されている。図18を参照すると、判定対象のジッタ値Jは判定回数が増える毎に増加することが示されている。図18の例では、判定部17は4回目の判定時に判定対象のジッタ値Jが許容ジッタ値以上であると判定し、3回目の判定対象であったジッタ値Jを最適値として決定する。消費電力算出部18は、判定部17から最適なジッタ値を取得して、そのときの消費電力値Pを算出する。図18では、消費電力値Pは三角マークで示されている。図18を参照すると、本発明の回路設計支援装置1は、電源電圧が変動しても許容ジッタ値を満たし、且つ、出来るだけ消費電力の少ない回路を設計できることが示されている。出力部19は、判定部17からジッタ値J最適なジッタ値Jを含む算出した全てのジッタ値と判定結果とを取得し、消費電力算出部18から消費電力値Pを取得する。出力部19は、ジッタ値J、判定結果、及び、消費電力値Pをユーザが認識できるように出力する。また、出力部19は配線長算出部15から配置情報と配線情報とを取得し、図3Aの設計システムにフィードバックを行う。本発明の実施の形態による回路設計支援装置1は、コンピュータを用いて実現可能である。図19は、回路設計支援装置1の実施の形態における、ハードウエア構成例を示すブロック図である。図19を参照すると、本発明の回路設計支援装置1は、CPUCentralProcessingUnit101と、記憶装置102と、入力装置103と、出力装置104と、各装置を接続するバス105とを備えるコンピュータシステムで構成される。CPU101は、記憶装置102に格納されている本発明の回路設計支援装置1に係る演算処理及び制御処理を行う。記憶装置102は、ハードディスクやメモリなど、情報の記録を行う装置である。記憶装置102は、CD-ROMやDVD等のコンピュータ読み取り可能な記憶媒体から読み取られたプログラム、ネットワーク図示略を介してダウンロードされたプログラム、入力装置103から入力された信号やプログラム、及びCPU101の処理結果を格納する。入力装置103は、マウス、キーボード、マイクロフォンなど、ユーザがコマンド及び信号を入力することが出来る装置である。出力装置104は、ディスプレイ、スピーカなど、ユーザに出力結果を認識させる装置である。尚、本発明はハードウエア構成例と示したものに限定されず、各部はハードウエアとソフトウエアとを単独又は組み合わせて実現することが出来る。図20は、本発明の回路設計支援装置1の第1の実施の形態による処理動作を示したフローチャートである。図20を参照して、本発明の第1の実施の形態による処理動作を説明する。ステップS01:ライブラリ部10は、セル種と、当該セル種を駆動する電源電圧の範囲と、電源電圧の範囲に対応したステージ遅延の関数とを関連付けたライブラリを生成する。詳細には、ライブラリ部10は、任意のセル種CELLiが駆動する電源電圧を電圧vhとしたときのステージ遅延を、配線長li毎にSPICEで算出する。そして、ライブラリ部10は配線長li毎に算出されたステージ遅延を、配線長liを変数とする2次関数でフィッティングする。ライブラリ部10は、セル種CELLiを駆動する電源電圧が電圧vhであるステージ遅延の関数を前述の式3のように算出する。ライブラリ部10は、セル種CELLiと、電源電圧Vの範囲vh-1vh/2<V≦vhvh1/2と、ステージ遅延の関数である式3とを関連付けて格納する図5参照。ライブラリ部10は、他のセル種に対しても同様に関連付けを行い、全てのセル種を含むライブラリを生成する。尚、ライブラリ部10は、ライブラリを予め格納していてもよい。ステップS02:条件設定部11は、ユーザ入力に基づいて、クロック信号を伝搬させる設計対象である対象パス23をパス情報として設定する。また、条件設定部11は、対象パスの総配線長Ltotalを回路設計支援装置1のサブシステムから取得する。ステップS03:条件設定部11は、ユーザ入力に基づいて、対象パス23のクロック信号の周波数と、クロック信号の周期と、クロック信号の許容ジッタ値とを取得し、パス情報として設定する。前述したように、ジッタ値は、Cycle‐to‐Cycleジッタ値の最大と、周期ジッタ値との何れでもよい。ステップS04:電圧算出部12は、電圧波形情報を回路設計支援装置1のサブシステムから取得する。また、電圧算出部12は、ユーザ入力に基づいて、クロック信号の周期Tを取得する。電圧算出部12は、電圧波形情報を参照して、対象パス23に供給されるノイズを含む所定の期間の電源電圧Vを、クロック信号の周期T毎に平均化した平均電源電圧VAkk=1、2、、qを算出する。また、電圧算出部12は、所定の期間の平均電源電圧VAkのうちで、最大値VAmaxと最小値VAminとを算出する。ステップS05:セル条件設定部13は、ユーザ入力に基づいて、対象パス23の要素として配置される駆動能力の異なる複数のセル種CELLii=1~mをリスト化したセルリストCELL_LIST={CELL1、CELL2、CELL3、、CELLm}を取得する。また、セル条件設定部13は、ユーザ入力に基づいて、セルリストに含まれる各セル種CELLiの後段に接続する配線長の最大値最大配線長Liと、各セル種CELLiの最大の論理段数最大論理段数Niとを設定する。ステップS06:セル設定部14は、対象パス23の要素として配置される駆動能力の異なる各セル種CELLiの論理段数niの組合せである配置情報を設定する。詳細には、セル設定部14は、セル条件設定部13からセルリスト、各セル種CELLiの最大配線長Li、各セル種CELLiの最大論理段数Niを取得する。セル設定部14は、セルリスト及び各セル種CELLiの最大論理段数Niに基づいて配置情報を設定する。例えば、各セル種CELLiの駆動能力の大小関係を、CELL1>CELL2>CELL3>>CELLmとし、CELL1~CELLmのそれぞれの最大論理段数N1~Nmが5段であるとした場合、セル設定部14は各セル種CELLiの論理段数niを、n1=5、n2=0、n3=0、、nm=0とした配置情報を設定する。初期の設定では、セル設定部14は駆動能力が最も高くなる各セル種CELLiの論理段数niに設定する。ステップS07:配線長算出部15は、対象パス23に含まれる各セル種CELLiに供給される電源電圧Vが変動しても、パス遅延の変動が小さい各セル種CELLiの後段の最適配線長liを算出する。まず、配線長算出部15は、配置情報で規定される対象パス23に対して、各セル種CELLiの後段の配線長liとして取り得る全ての組み合わせを算出する。詳細には、配線長算出部15は、条件設定部11から総配線長Ltotalを取得する。更に、配線長算出部15は、セル設定部14から配置情報と、各セル種CELLiの最大配線長Liとを取得する。配線長算出部15は、前述の式6と式7とで表される条件式に基づいて、各セル種CELLiの後段の配線長liとして取り得る全ての組み合わせを線形計画法に基づいて算出する。次に、配線長算出部15は、電圧算出部12から平均電源電圧VAkの最大値VAmaxと、最小値VAminとを取得する。配線長算出部15は、ライブラリ部10を参照して、各セル種CELLiと、最大値VAmax又は最小値VAminに基づいて、該当する複数のステージ遅延の関数を取得する。配線長算出部15は、複数のステージ遅延の関数と、各セル種CELLiの後段の配線長liとして取り得る組み合わせと、各セル種CELLiの論理段数niとに基づいて、パス遅延を算出する。このときのパス遅延は前述の式8で表される。そして、配線長算出部15は、算出された各セル種CELLiの後段の配線長liの全ての組合せのうちで、最大値VAmaxのときのパス遅延と、最小値VAminのときのパス遅延との差が最小となるような、各セル種の後段の最適配線長liの組合せを算出する。各セル種CELLiの後段の最適配線長liは、式9のfsenseの絶対値が最小となるときの配線長liである。ステップS08ジッタ値算出部16は、配置情報と配線情報とで規定される対象パス23に対して、平均電源電圧VAkk=1、2、、q-1に基づいてジッタ値Jを算出する。言い換えると、ジッタ値算出部16は、各セル種CELLiと、各セル種CELLiの論理段数niと、各セル種CELLiの後段の最適配線長liと、平均電源電圧VAkとに基づいて、対象パス23のジッタ値Jを算出し、判定部17に提供する。算出するジッタ値Jは、ステップS03の条件設定部11で設定された許容ジッタ値と同じであり、Cycle‐to-Cycleジッタ値の最大と周期ジッタ値との何れでもよい。ステップS09:判定部17は、ジッタ値算出部16のジッタ値Jと、条件設定部11の許容ジッタ値とを取得する。判定部17は、ジッタ値算出部16から受け取る判定対象となるジッタ値が、許容ジッタ値を超えているか否かを判定する。判定部17は、判定対象のジッタ値が許容ジッタ値以下である場合、セル設定部14に各セル種CELLiの論理段数niの組合せを変更する変更指示を出力するステップS06へ進む。セル設定部14は、判定部17から各セル種の論理段数niを変更する変更指示を受け取ると、駆動能力が前回の設定よりも低くなるように、各セル種の論理段数niを変更する。例えば、前述の続きでは、セル設定部14は各セル種CELLiの論理段数niを、n1=4、n2=1、n3=0、、nm=0と設定する。一方、判定部17は、判定対象のジッタ値Jが許容ジッタ値を越えている場合、前回の判定対象であったジッタ値Jを最適なジッタ値Jとして決定するステップS10へ進む。本発明では、ジッタ値算出部16で算出されるジッタ値Jが徐々に大きくなるように、セル設定部14は対象パス23に含まれる各セル種を駆動能力の高いものから低いものへと順番に変更している。その結果、判定部17は判定対象のジッタ値Jが許容ジッタ値を超えていると判定したとき、前回の判定対象であったジッタ値Jを最適なジッタ値として決定することができる。そして、判定部17は、最適なジッタ値のときの配置情報と配線情報とを対象パス23の要素として決定する。ステップS10:消費電力算出部18は、判定部17からジッタ値の最適値を取得して、そのときの消費電力値Pを算出する。出力部19は、判定部17からジッタ値と判定結果とを取得し、消費電力算出部18から消費電力値Pを取得する。出力部19は、ジッタ値、判定結果、及び、消費電力値Pをユーザが認識できるように出力する。また、出力部19は配線長算出部15から配置情報と配線情報とを取得し、図3Aの設計システムにフィードバックを行う。以上のように、本発明の第1の実施の形態による回路設計支援装置1は、電源電圧が変動しても許容ジッタ値を満たし、且つ、消費電力の少ない回路を設計できる効果を奏している。特に、本発明は、ジッタ値に対してオーバースペックの対象パスを設計するのではなく、許容ジッタ値を満たすなかで出来るだけ消費電力の少ない回路を短時間で設計できる効果を奏している。尚、セル設定部14は、対象パス23の要素として配置される駆動能力の異なる各セル種CELLiの論理段数niの組合せである配置情報を、対象パス23の駆動能力が減少していくように順番に設定しているが、駆動能力が増加していくように順番に設定してもよい。その場合、配線長算出部15、ジッタ値算出部16、及び判定部17は、駆動能力が低い配置情報から高い配置情報の順に一連の処理を行なう。特に、判定部17は、配置情報と配線情報とで規定される対象パス23のジッタ値Jが許容ジッタ値以下の場合に、当該配置情報と当該配線情報とを対象パス23の要素として決定することができる。第2の実施の形態本発明の第2の実施の形態を説明する。図21は、本発明の第2の実施の形態による回路設計支援装置1aの構成例を示したブロック図である。図21を参照すると、回路設計支援装置1aは、ライブラリ部10と、条件設定部11aと、電圧算出部12と、セル条件設定部13と、セル設定部14と、配線長算出部15aと、ジッタ値算出部16と、判定部17と、消費電力算出部18と、出力部19とを具備する。第2の実施の形態は、条件設定部11aと、配線長算出部15aとの構成が第1の実施の形態と異なる。その他の構成は第1の実施の形態と同様であるため同じ符号を付して説明を省略する。条件設定部11aは、第1の実施の形態の条件設定部11と同様に、ユーザ入力に基づいて、クロック信号を伝搬させる設計対象である対象パス23と、クロック信号の周波数と、クロック信号の周期と、クロック信号の許容ジッタ値とを取得し、パス情報として設定する。更に、条件設定部11aは、ユーザ入力に基づいて、クロックソース20から回路21にクロック信号を伝搬させる対象パス23のクロックレイテンシ許容値Dpath_LIMITを取得し、パス情報として設定する。配線長算出部15aは、対象パス23に含まれる各セル種CELLiに供給される電源電圧Vが変動しても、パス遅延の変動が小さい各セル種CELLiの後段の最適配線長liを算出する。配線長算出部15aは、特にクロックレイテンシ許容値を含めて、最適配線長liを算出する。まず、配線長算出部15aは、配置情報で規定される対象パス23に対して、クロックレイテンシ許容値を条件として含めた、各セル種CELLiの後段の配線長liとして取り得る全ての組み合わせを算出する。詳細には、配線長算出部15aは、条件設定部11aから総配線長Ltotalとクロックレイテンシ許容値とを取得する。更に、配線長算出部15aは、セル設定部14から配置情報と、各セル種CELLiの最大配線長Liとを取得する。配線長算出部15aは、式13と、式14と、式15とで表される条件式に基づいて、各セル種CELLiの後段の配線長liとして取り得る全ての組み合わせを2次制約計画問題QuadraticConstraintProgrammingに基づいて算出する。すなわちここでは、配線長の二次関数のDpathが制約条件に追加されたため、線形計画ではなく二次制約計画問題となる。li≦Lii=1、2、、m14DpathVAmin,n1,n2,,nm,l1,l2,,lm≦Dpath_LIMIT15式13は、第1の実施の形態と式6と同様であり、式14は式7と同様である。式15は、パス遅延が、クロックレイテンシ許容値以下であることを表している。電源電圧Vが小さいときにパス遅延が大きくなるため、最小値VAminを用いてクロックレイテンシ許容値を設定している。具体例として、配線長算出部15aが、セル設定部14からセルの種類としてCELL1、CELL2と、CELL1の論理段数n1と、CELL2の論理段数n2と、CELL1の最大配線長L1と、CELL2の最大配線長L2とを取得する場合を説明する。配線長算出部15aは、ライブラリ部10を参照して、CELL1又はCELL2と、最小値VAminとに基づいて、2つのステージ遅延の関数を取得する。図22A~図22Cは、二次制約計画問題によって算出されたCELL1が取り得る配線長l1と、CELL2とが取り得る配線長l2との全ての組み合わせを実行可能領域として示す図である。図22Aは、クロックレイテンシ許容値を含む全ての条件を満たす実行可能領域がないことを示している。この場合、配線長算出部15aは、各セル種CELLiの後段の配線長liとして取り得る組み合わせがないとする。図22Bは、実行可能領域がある場合、即ち、CELL1が取り得る1つの配線長l1と、CELL2とが取り得る1つの配線長l2とがある場合を示している。図22Cも実行可能領域がある場合を示しており、配線長算出部15aは、実行可能領域に含まれるCELL1の配線長l1及びCELL2の配線長l2の全ての組合せを算出する。次に、配線長算出部15aは、算出された各セル種CELLiの後段の配線長liの全ての組合せのうちで、駆動電圧として供給され得る最大電圧が供給されたときのパス遅延と、供給され得る最小電圧が供給されたときのパス遅延との差が最小となるような、各セル種CELLiの後段の最適配線長liの組合せである配線情報を算出する。ここでの処理は、第1の実施の形態の配線長算出部15と同様である。図23は、本発明の第2の実施の形態による回路設計支援装置1aの処理動作を示したフローチャートである。ステップS11~ステップS15は、第1の実施の形態のステップS01~ステップS05と同様である。ステップS16:条件設定部11aは、ユーザ入力に基づいて、クロックソース20から回路21にクロック信号を伝搬させる対象パス23のクロックレイテンシ許容値Dpath_LIMITを取得し、パス情報として設定する。ステップS17:セル設定部14は、対象パス23の要素として配置される駆動能力の異なる各セル種CELLiの論理段数niの組合せである配置情報を設定する。詳細には、セル設定部14は、セル条件設定部13からセルリスト、各セル種CELLiの最大配線長Li、各セル種CELLiの最大論理段数Niを取得する。セル設定部14は、セルリスト及び各セル種CELLiの最大論理段数Niに基づいて配置情報を設定する。ステップS18:配線長算出部15aは、対象パス23に含まれる各セル種CELLiに供給される電源電圧Vが変動しても、パス遅延の変動が小さい各セル種CELLiの後段の最適配線長liを算出する。配線長算出部15aは、特にクロックレイテンシ許容値を含めて、最適配線長liを算出する。まず、配線長算出部15aは、配置情報で規定される対象パス23に対して、クロックレイテンシ許容値を条件として含めた、各セル種CELLiの後段の配線長liとして取り得る全ての組み合わせを算出する。詳細には、配線長算出部15aは、条件設定部11aから総配線長Ltotalとクロックレイテンシ許容値とを取得する。更に、配線長算出部15aは、セル設定部14から配置情報と、各セル種CELLiの最大配線長Liとを取得する。配線長算出部15aは、前述の式13と式14と式15とで表される条件式に基づいて、各セル種CELLiの後段の配線長liとして取り得る全ての組み合わせを二次制約計画問題に基づいて算出する。次に、配線長算出部15aは、算出された各セル種CELLiの後段の配線長liの全ての組合せのうちで、駆動電圧として供給され得る最大電圧が供給されたときのパス遅延と、供給され得る最小電圧が供給されたときのパス遅延との差が最小となるような、各セル種CELLiの後段の最適配線長liの組合せである配線情報を算出する。ここでの処理は、第1の実施の形態の配線長算出部15と同様である。ステップS19~ステップ21は、第1の実施の形態のステップS08~ステップS10と同様である。以上のように、本発明の第2の実施の形態による回路設計支援装置1aは、第1の実施の形態と同様に、電源電圧が変動しても許容ジッタ値を満たし、且つ、消費電力の少ない回路を設計できる効果を奏している。特に、回路設計支援装置1aは、パス遅延が最大となる最小値VAminのときのパス遅延を制約として追加しているため、クロックレイテンシ許容値を満たす回路を設計することができる効果を奏している。本発明は、回路設計全般に適用が可能であるが、以上説明したように、特に半導体集積回路の設計に有用である。たとえば、本発明の回路設計支援装置は、アナログ回路に分配するクロック回路設計、高速I/Finterface回路DDR:DoubleDataRateに分配するクロック回路設計、FFFlipFlop間などのデータラインに分配するクロック回路クロックツリー設計などに好適である。また、このように本発明はクロック信号のみを対象としているものではなく、一般信号すなわち一般回路にあっても適用可能である。"