"複数のワード線と、前記複数のワード線と交差する方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点にそれぞれ配置された複数のメモリセルとを含み、前記複数のメモリセルのそれぞれは、前記複数のビット線のいずれかに一端が接続され、高抵抗状態または低抵抗状態に書き込まれることで情報を記憶する相変化素子と、前記相変化素子の他端に一端が接続され、前記複数のワード線のいずれかによってオン/オフが制御される第1トランジスタとを備え、前記複数のビット線は、アドレスデコーダからの選択信号によってオン/オフが制御される第2トランジスタを介して書き込み回路に接続され、前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際と低抵抗状態に書き込む際とで同一の回路を用いて同一レベルの電圧値を出力し、前記複数のワード線は、前記相変化素子を高抵抗状態に書き込む際に第1レベルの電圧値を出力し、前記相変化素子を低抵抗状態に書き込む際に第2レベルの電圧値を出力するワード線駆動回路によって駆動されることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際と低抵抗状態に書き込む際とで第3トランジスタを介して同一レベルの電圧値を出力し、前記第3トランジスタは、前記第2トランジスタよりも駆動能力が小さいことを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するワード線の立ち下がりを用いて前記相変化素子を急冷させることを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記相変化素子の前記第1トランジスタ側の接続部には、前記相変化素子に対して効率的に熱を伝達するための容量性の界面層が形成されていることを特徴とする半導体集積回路装置。前述したような相変化メモリのメモリセルは、例えば図16のような構成となっている。図16は、本発明の前提として検討した半導体集積回路装置において、そのメモリセル周りの構成例を示す回路図である。メモリセルMCは、選択素子SWと相変化素子Rからなる。選択素子SWとしては、マイコン混載用メモリとしてプロセス適合性の良く、駆動能力が大きなNMOSトランジスタを用いられるのが良い。NMOSトランジスタはPMOSトランジスタに比べて駆動電流が大きい。このとき相変化素子Rを流れる電流はビット線BLからソース線SLに向かって流れる。図16では、相変化素子Rは選択素子SWとビット線BLの間に置いている。選択素子SWを相変化素子Rとビット線BLの間に置いた場合には、SWのソース電位がソース線SLに比べて上昇するため、SWの電流駆動能力は図16の配置よりも低下する。その場合、同じreset電流を確保するためには、選択素子SWのゲート幅を大きくせざるを得ないため、メモリセル面積が大きくなる問題がある。よって、相変化素子Rは選択素子SWとビット線BLの間に置くのがよい。図17は、図16の半導体集積回路装置の動作の一例を示す波形図である。図17では、例えば、メモリセルMC00を選択して、reset動作、set動作およびread動作を行っており、メモリセルMC01は非選択となっている。ところが、MC00の動作の際にビット線BL0に矩形波形状のパルスを印加することが、同じビット線BL0に接続されたメモリセルMC01に影響を与えてしまう。すなわち、MC01に接続されたワード線WL1の電圧は0Vであり非選択となっている。そのため選択素子SW01はオフとなり、そのドレイン電流ID01は流れない。しかし、MC01の相変化素子R01がreset状態であるならば、R01の等価回路は、非特許文献2に記載されたCTRW近似を用いて、図18に示すような容量と抵抗のペアが直列に接続された回路となる。そのため、R01は電荷を蓄積し、結果として、図17に示すように、ビット線BL0の立ち上がり/立ち下がりの際にR01に対して電流IBL01が生じる。また、実際上のプロセスにおいて、相変化素子Rと選択素子SWとの間に容量性の界面層を形成する場合があるが、この場合も同様に電流IBL01が生じてしまう。このような電流IBL01が生じると、メモリセルMC01のデータ保持特性は低下する。半導体メモリには、一般に70~120°Cの温度で10年間データを保持することが要求される。それに対して、アモルファスカルコゲナイドの10年間データ保持温度は、組成に依存するが、一般に70~130°Cであり、高温側で10°C分マージンが少ない。そのため、データ保持特性を確保するためには、リセット状態の非選択メモリセルに流れる電流を最低限に抑える必要がある。図19および図20は、非選択メモリセルのディスターブの影響を調査するため、本発明者等が実施した実験内容を説明する図である。環境温度を室温とし、図19に示すような回路を備えたTEGTestElementGroupに対して、図20に示すような動作を行った。図19に示すメモリセルMCは、選択素子SWと相変化素子Rからなり、ソース線SLは0V、ワード線WLは0.1Vにした。選択素子SWは、NMOSトランジスタであり、その閾値電圧は0.2~0.4Vであり、オフとなっている。通常、選択素子SWのドレインに3Vが印加されたときに流れる電流は100ナノアンペア以下であり、この程度の電流を印加しても相変化素子Rの抵抗に変化は生じない。そこで、ビット線BLに対して、図20に示すように、振幅3V、パルス幅30ナノ秒、立ち上がり幅2ナノ秒、立ち下がり幅2ナノ秒のパルスを印加した。立ち上がり時間と立ち下がり時間の定義には複数の種類があるが、ここでは、パルス振幅が100.3Vから902.7Vに遷移するまでの時間と、パルス振幅が902.7Vから100.3Vに遷移するまでの時間である。そして、このようなパルスを連続的に10万回印加した。図21は、図19および図20の実験結果の一例を示す図である。図21では、リセットした直後のTEGの抵抗値と10万回のパルスを印加するディスターブ試験を行った後のTEGの抵抗値とを示している。ディスターブ試験を行うことにより、一桁以上の抵抗値の上昇が生じる結果となった。抵抗上昇後にはset動作に要する電圧が高くなり、通常のset動作ではset状態に遷移させることが困難となる。また、相変化素子Rに電流が流れることで、高温における相変化メモリのデータ保持特性が低下し、容易にreset状態が破壊され、set状態に変化することで、情報が失われることもある。このように、ビット線BLを矩形波形状パルスにて駆動すると、当該ビット線に接続された非選択メモリセルMCに電流が流れることにより、相変化メモリの信頼性が低下することが懸念される。本発明は、このような問題等を鑑みてなされたものである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明による半導体集積回路装置は、ワード線およびビット線と、ビット線に一端が接続された相変化素子記憶素子と、記憶素子の他端に接続されワード線によって制御される第1トランジスタとを備え、記憶素子を高抵抗状態に書き込む際に、ビット線の立ち上がり/立ち下がり時間がワード線のそれよりも長いことが特徴となっている。これによって、同一ビット線に接続された非選択の記憶素子に対するディスターブが低減され、相変化メモリの信頼性を向上させることが可能となる。また、記憶素子を低抵抗状態に書き込む際にも、同様に、ビット線の立ち上がり/立ち下がり時間を長くすることで、相変化メモリの信頼性を向上させることが可能となる。なお、記憶素子を高抵抗状態に書き込む際には、記憶素子を急冷させる必要があるが、この急冷は、ワード線の立ち下がりを用いることで実現することが可能である。また、ビット線の立ち上がり/立ち下がり時間を長くするための具体的手段としては、例えば、ビット線からビット線選択スイッチ第2トランジスタを介して接続される書き込み回路内に容量素子を設け、書き込みを行う際にこの容量素子を接続することでCR遅延を生じさせる方式が挙げられる。また、他の一例として、この書き込み回路の駆動能力を低く設計する方式が挙げられる。後者を用いると、前者に比べて回路面積を低減できる。後者の場合、より具体的には、例えば、書き込み回路内に設けられ、書き込み時に電圧または電流を出力する書き込みスイッチ第3トランジスタの駆動能力例えばゲート幅を、ビット線選択スイッチ第2トランジスタの駆動能力例えばゲート幅よりも小さくするとよい。これによって、読み出し動作時の高速性を維持すると共に、同一ビット線に接続された非選択の記憶素子に対するディスターブを低減されることで、書き込み動作時の信頼性を向上させることができる。なお、この非選択の記憶素子に対するディスターブは、この記憶素子の第1トランジスタ側の接続部に熱効率を高めるための容量性の界面層が形成されている場合に、より顕在化するため、このような構成に対して前述したような構成を適用すると一層効果的となる。また、前述したように書き込み回路の駆動能力の調整によってビット線の立ち上がり/立ち下がり時間を長くする方式では、記憶素子を高抵抗状態にする際と低抵抗状態にする際とで、同一の書き込み回路を用いて、当該ビット線に向けて同一の電圧値を出力させることができる。この場合、高抵抗状態にする場合と低抵抗状態にする場合とでは、異なるワード線の電圧値を用いることで、異なる大きさの電流を記憶素子に流せばよい。このように、高抵抗状態の書き込みと低抵抗状態の書き込みを共通の書き込み回路で実現することで、より回路面積の低減が可能となる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、相変化メモリの信頼性を向上させることが可能となる。以下、本発明に係わる半導体装置の好適ないくつかの事例につき、図面を用いて説明する。また、図面において、PMOSトランジスタにはゲートに矢印の記号を付すことで、NMOSトランジスタと区別することとする。なお、図面において、MOSトランジスタの基板電位の接続は特に明記しないが、MOSトランジスタが正常に動作可能な範囲であれば、その接続方法は特に限定しない。また、本明細書では、reset状態をロウレベル‘L’または‘0’、set状態をハイレベル‘H’または‘1’とするが、勿論、reset状態を‘H’、set状態を‘L’とすることも可能である。実施の形態1前述したように、非選択メモリセルのディスターブが生じる原因は、ビット線の電圧が変化するときに、同じビット線に接続され、ワード線が異なるメモリセルに電流が流れることである。この解決策として、本実施の形態1では、ビット線の電圧変化の速度を低下させることで、相変化素子に含まれる容量成分の充放電の時間を長くする。これによって、ピーク電流を低減されることができるため、熱拡散により非選択メモリセルの発熱が減り、ディスターブの影響を小さくできる。図1は、本発明の実施の形態1による半導体集積回路装置において、そのメモリセル周りの一部の構成例を示す回路図である。図1に半導体集積回路装置は、ビット線BL0と、このBL0に対応する複数のワード線WL0,WL1と、これらのワード線とビット線の交点にそれぞれ配置されたメモリセルMC00,MC01とを含んでいる。メモリセルMC00は、選択素子SW00と相変化素子R00を備えている。相変化素子R00は、選択素子SW00とビット線BL0の間に接続され、ワード線WL0によりSW00がオンに制御されることで、BL0からR00を介してSW00の一端となるソース線SL0までの電流パスが形成される。同様に、メモリセルMC01は、選択素子SW01と相変化素子R01を備え、R01は、選択素子SW01とビット線BL0の間に接続され、選択素子SW01は、ワード線WL1によって制御される。図2は、図1の半導体集積回路装置の動作の一例を示す波形図である。ここでは、メモリセルMC00を動作させる場合を例としている。このとき、ビット線BL0とワード線WL0を駆動し、その他のビット線とワード線は立ち下げたままである。reset動作を行うときには、まずビット線BL0を立ち上げる。このときの立ち上がり時間trbは、後述するワード線WL0の立ち上がり時間trwよりも長くする。次に、ワード線WL0を立ち上げ、相変化素子R00に電流を流し、溶融させる。その後に、ワード線WL0を立ち下げることで、R00を急冷し、アモルファス化させる。このときのワード線WL0の立ち下がり時間tfwは、急冷させる都合上、短くする必要がある。その後に、ビット線BL0を立ち下げる。このときの立ち下がり時間tfbは、ワード線WL0の立ち下がり時間tfwよりも長くする。ビット線を立ち下げることで相変化素子の急冷を行わないため、ビット線の立ち下がり時間が短い必要はない。このように、ビット線BL0の立ち上がり時間および立ち下がり時間を長くすることによって、非選択メモリセルMC01の相変化素子R01に流れる充放電電流IBL01を低減することが可能となる。また、ワード線WL0の立ち下げを用いてreset動作に必要な急冷を行うため、ビット線BL0の立ち下がり時間を長くしてもreset動作を問題なく行うことができる。したがって、確実なメモリ動作を保証した上でディスターブの影響を低減でき、相変化メモリの信頼性を向上させることが可能となる。なお、通常、ビット線BL0に流れる電流は、reset動作時において最も大きくなるため、特にreset動作時のBL0の立ち上がり/立ち下がり時間を長くすることが、充放電電流IBL01の低減に最も効果的であるが、勿論、同様にset動作時の立ち上がり/立ち下がり時間を長くすることも有益である。図2では、reset動作時と同様に、set動作時においても、ビット線BL0の立ち上がり/立ち下がり時間を、ワード線WL0の立ち上がり/立ち下がり時間よりも長くしている。この場合、set動作に伴って相変化素子R00に電圧が印加されるタイミングは、ワード線WL0によって規定してもビット線BL0によって規定してもよい。また、相変化素子R00に印加される電圧値は、ここでは、ビット線BL0の電圧値によって決めている。図3は、図1のメモリセルを含むメモリセルアレイの構成例を示す要部レイアウト図である。図3に示すメモリアレイは、複数のワード線WLが平行に配置され、それと直行する方向に、複数のビット線BLが平行に配置されている。あるワード線WLを挟んで、一方の側にはプラグ電極PLGが設けられ、他方の側にはソース線SLが設けられる。このプラグ電極PLGは、断面構造で見るとビット線BLの下部に位置し、このプラグ電極PLGに対しては、図示しない相変化素子が接続されている。ソース線SL並びにビット線BLの間隔は、メモリセルの駆動電流に応じて、最適な距離を選択する。次に、図3のメモリセルアレイの製造方法の一例について説明する。図4~図7は、図3のメモリセルアレイの製造工程を段階的に示すものであり、各段階での図3のX-X’間の構成例を示す要部断面図である。まず、通常の半導体製造工程を用いて図4の要部断面図に示す構造を作製する。図4の示す構造は、フィールド酸化膜ISL1により、拡散層DFが分離されている。ゲート電極GTは、ゲート絶縁膜ISL2、サイドウォールSDW、金属シリサイドSSと接する。コンタクトCNT1と層間絶縁膜ISL3との密着性を高め、剥離を防ぐために、密着層バリア層BR1が形成されている。また、コンタクトCNT1の上部にはメタル配線層M1が形成されている。次に、層間絶縁膜ISL3に対してメタル配線層M1に向けたコンタクトホールを形成し、化学的気相成長法CVDにより、密着層BR2及び、プラグ電極PLGを形成する。プラグ電極PLGは、カルコゲナイドとの間に、非オーミックな接触を形成する材料を選択する。また、熱抵抗の高いプラグ材料を用いることで、プラグからのジュール熱の拡散を防止し、書き換えに必要な電力を低減することができる。密着層BR2の組成としてはTiN窒化チタン、プラグ電極PLGの組成としてはWタングステンを用いることができる。続いて、図5に示すように、プラグ電極PLGならびに密着層BR2とカルコゲナイドCNとの間に界面層Lを形成するとよい。界面層Lは、プラグ電極PLGよりも高い電気抵抗を持ち、書き換え動作時にヒーターとして電流をジュール熱に効率的に変換する。また、界面層Lは、接着層としても用いることが出来る。界面層Lは層間絶縁膜ISL3、プラグ電極PLGおよびカルコゲナイドCNと良好な接着力を持ち、製造工程でのカルコゲナイドの剥離、カルコゲナイド中の空乏部の発生ならびにメモリセル動作中のカルコゲナイド中の空乏部の発生を防止することが出来る。その結果、製造時の歩留まりと書き換えに伴う信頼性が向上する。界面層Lとしては、例えば、Ta2O5酸化タンタルなどの容量性の材料が挙げられる。さらに、相変化素子となるカルコゲナイドCNと、上部電極Uとをスパッタもしくは真空蒸着により成膜し、層間絶縁膜ISL4を形成する。カルコゲナイドCNの組成としては、例えば、記録型光ディスクにおいて幅広い実績を持つ、Ge-Sb-Teの合金、もしくは、その合金に添加物を加えたものが適する。その後、図6に示すように、コンタクトホールを形成し、化学的気相成長法CVDにより、密着層BR3、及びビット線とのコンタクトCNT2を形成する。さらに、図7に示すように、密着層BR4を形成し、ビット線BLをスパッタにより形成する。続いて、層間絶縁膜ISL5を形成し、さらに上部配線を形成することで、所望のメモリを作製することが可能である。このような製造方法は、通常のCMOSロジック混載設計ルールに準じて製造することが可能であり、ロジック混載メモリの製造にも適する。また、図5で述べたように、界面層Lを形成した場合、前述した非選択メモリセルの相変化素子に流れる充放電電流がより大きくなることが考えられる。したがって、このような界面層を備えた構成に対して、図2で述べたような立ち上がり/立ち下がり時間を長くする動作を適用すると、より有益な効果が得られる。以上、本実施の形態1の半導体集積回路装置を用いることで、相変化メモリの信頼性を向上させることが可能となる。特に、相変化メモリが、カルコゲナイドとプラグ電極との間に界面層を備えている場合、その相変化メモリの信頼性を向上させることが可能となる。実施の形態2本実施の形態2では、実施の形態1で説明した立ち上がり/立ち下がり時間を長くする機能を実現する回路構成の一例について説明する。図8は、本発明の実施の形態2による半導体集積回路装置において、その構成の一例を示す回路図である。図8に示す半導体集積回路装置は、メモリアレイ部ARYと、X系アドレスデコーダX-DECと、Y系アドレスデコーダY-DECと、読み出し書き込み回路RWCにより構成される。メモリアレイ部ARYは、複数のワード線WL0~WLnと、複数のビット線BL0~BLmと、各ワード線と各ビット線の交点にそれぞれ設けられた複数のメモリセルMC00~MCnmから構成される。なお、実際には、これに加えて例えば複数のビット線BL0~BLmと対になる形で複数のソース線SL0~SLmが含まれる場合もあるが、ここでは省略してソース線SLをグラウンドGNDとしている。各メモリセルMC00~MCnmは、それぞれ対応するワード線およびビット線が異なる以外は同様の構成であるため、ここではメモリセルMC00を例として構成を説明する。メモリセルMC00は、選択素子MN00と記憶素子R00で構成される。記憶素子R00は、相変化素子であり、結晶状態では例えば1kΩ~10kΩの低い抵抗となり、また、アモルファス状態では、例えば100kΩ~100MΩの高い抵抗となる。選択素子MN00は、NMOSトランジスタである。選択素子MN00のゲート電極はワード線WL0に接続され、ドレイン電極は記憶素子R00の一端に接続され、ソース電極はソース線グラウンドGNDに接続されている。また、記憶素子R00の他端は、ビット線BL0に接続される。ここでは、選択素子MN00としてMOSトランジスタを用いているが、その代わりにバイポーラトランジスタを用いてもよい。この場合、マイコンのロジック回路と同時に相変化メモリセルの選択素子を形成できないため、マイコン混載メモリとしては製造コストが上昇する問題があるものの、選択素子の面積当たりの駆動能力が大きいため、メモリセル面積を縮小できる利点がある。各ワード線WL0~WLnは、X系アドレスデコーダX-DECに接続されており、X-DECが発生するX系アドレス信号によって、一本のワード線WLが選択される。また、ビット線BLの一端にはY系アドレスデコーダY-DECが接続されており、Y-DECが発生するY系アドレス信号によってビット線選択スイッチYS0~YSmの内の一つが選択され、当該ビット線BLがノードN1を経て後述のRWCに接続される。なお、ここでは、メモリアレイ部ARY毎に、読み出し書き込み回路RWCが一つ設置されているが、もちろん複数のRWCを設置しても良い。その場合、複数ビットに同時に書き込み読み出し動作が行えるため、高速な動作が可能となる効果がある。読み出し書き込み回路RWCは、読み出し用電流源Irdおよび読み出しスイッチRSWと、set用電流源IsetおよびsetスイッチSS-SWと、reset用電流源IrstおよびresetスイッチRS-SWと、センスアンプSAとを含んでいる。そして更に、RWCは、容量Cwtおよび容量付加スイッチWC-SWと、グラウンドスイッチGSWとを備えている。RSW、SS-SWおよびRS-SWは、それぞれ、Ird、IsetおよびIrstをノードN1に接続するスイッチであり、このノードN1は、ビット線選択スイッチYSが選択された際に、対応するビット線に接続される。なお、Ird、IsetおよびIrstのスイッチ側と異なる一端には、それぞれ、電圧Vrd、VsetおよびVrstが供給されている。センスアンプSAは、センスアンプイネーブル信号SEが活性化した際に、選択されたビット線の読み出し信号を参照電圧REFと比較して増幅し、データ出力線Dに出力する。容量付加スイッチWC-SWは、容量CwtをノードN1に接続するスイッチである。Cwtは、例えばMOSトランジスタを利用して形成される。グラウンドスイッチGSWは、ノードN1をグラウンドGNDに接続するスイッチである。WC-SW、CwtおよびGSWは、後述するようにビット線BLの立ち上がり/立ち下がり時間を長くするための手段である。次に、メモリセルMC00を動作させる場合を例として、MC00と同一のビット線BL0に接続されたMCn0が受ける影響について述べる。図9は、図8の半導体集積回路装置の動作の一例を示す波形図である。図9に示すように、reset動作RESETは、次のように行われる。読み出しスイッチRSW、setスイッチSS-SW、およびグラウンドスイッチGSWはオフ状態とする。まず、容量付加スイッチWC-SWをオンにし、Y-DECおよびYS0によりBL0を選択してから、resetスイッチRS-SWをオンにする。そうすると、BL0等の配線容量に加えて容量Cwtにも電荷が蓄積されるため、瞬時にはBL0の電圧は上昇せず、後述するワード線WL0よりも立ち上がり時間を長くすることができる。その後、X-DECによりWL0を選択することで、メモリセルMC00に後述するset電流よりも大きな電流を流す。電流を一定時間流した後に、ワード線WL0を立ち下げる。これにより記憶素子R00は、溶融状態から急冷されることで、アモルファス状態になる。その後、resetスイッチRS-SWをオフにして、グラウンドスイッチGSWをオンにする。これにより、BL0等の配線容量に加えて容量Cwtからも電荷が放出されるため、瞬時にはBL0の電圧は低下せず、前述したワード線WL0よりも立ち下がり時間を長くすることができる。BL0が立ち下がった後は、YS0、GSWおよびWC-SWをオフにする。このようなreset動作を行うと、メモリセルMCn0の記憶素子Rn0は、それが接続されているビット線BL0の電圧変化の速度が遅いため、その電圧変化の影響を殆ど受けない。その結果、Rn0に流れる電流Iceln0を小さくすることが可能となる。また、set動作SETは、次のように行われる。読み出しスイッチRSWとresetスイッチRS-SWはオフ状態とする。まず、容量付加スイッチWC-SWをオンにして、Y-DECおよびYS0によりBL0を選択する。次に、setスイッチSS-SWをオンにする。そうすると、BL0等の配線容量に加えて容量Cwtにも電荷が蓄積されるため、BL0の電圧は瞬時には上昇せず、後述するワード線WL0よりも立ち上がり時間を長くできる。続いて、X-DECによりWL0を選択することで、メモリセルMC00に前述のreset動作よりも小さな電流を流す。前述のリセット動作よりも長い間、電流を流した後に、setスイッチSS-SWをオフにして、グラウンドスイッチGSWをオンにする。そうすると、BL0等の配線容量に加えて容量Cwtからも電荷が放出されるため、BL0の電圧は瞬時には低下せず、前述したワード線WL0よりも立ち下がり時間を長くできる。また、これにより記憶素子R00は結晶化する。このようなset動作を行うと、メモリセルMCn0の記憶素子Rn0は、それが接続されているビット線BL0の電圧変化の速度が遅いため、その電圧変化の影響を殆ど受けない。その結果、Rn0に流れる電流Iceln0を小さくすることが可能となる。また、read動作READは、次のように行われる。resetスイッチRS-SW、グラウンドスイッチGSW、setスイッチSS-SW、容量付加スイッチWC-SWはオフとする。X-DECおよびY-DECによりメモリセルMC00を選択し、読み出しスイッチRSWをオンとする。一定時間後、読み出しスイッチRSWをオフにする。この際に、記憶素子R00では抵抗値に応じた電流が流れることになる。すなわち、記憶素子R00が高抵抗状態アモルファス状態であれば、ビット線BL0は低抵抗状態結晶状態の時よりも高電圧に充電される。センスアンプイネーブル信号SEをオンにすることで、この電位差がセンスアンプSAにより増幅され、データ出力線Dから、データを得ることができる。read動作では、容量付加スイッチWC-SWがオフのため、ビット線の容量は小さく、高速かつ省電力の読み出しが可能である。すなわち、read動作においては、set動作またはreset動作と異なり用いる電圧が低いため、容量付加スイッチWC-SWをオフにしても、非選択メモリセルの記憶素子は影響を受けにくく、その情報は破壊されにくい。以上、本実施の形態2の半導体集積回路装置を用いることで、読み出し速度を維持した上で、前述した実施の形態1で述べたように、相変化メモリの信頼性を向上させることが可能となる。また、実際上、読み出し書き込み回路RWC内に容量Cwtなどを設けても、面積オーバーヘッドの影響は少ない。すなわち、図8のように、複数のビット線BL0~BLmに対して一つの容量Cwtを設ければよく、その容量値もある程度は配線容量で賄うことができる。さらに、読み出し書き込み回路RWC内に容量Cwtを設けることで、書き込み時のビット線容量を安定させる効果がある。すなわち、ビット線から見たメモリセルの容量は、set状態に比べ、reset状態のメモリセルの方が大きい。そのため、ビット線にreset状態のメモリセルが多数接続される場合と、set状態のメモリセルが多数接続される場合を比較すると、前者の方が、ビット線容量は多くなる。この各メモリセルの記憶状態に依存したビット容量の変化は、書き込み時のビット線の遷移タイミングに影響を及ぼすため、安定な書き込みが困難となる。そこで、容量Cwtを用いることで、書き込み時のビット線容量をある一定の値以上に保つことが可能となり、相対的なビット線容量の変化を少なくできる。その結果、メモリセルの記憶状態によらず、安定した書き込みが可能となる。実施の形態3本実施の形態3では、実施の形態1で説明した立ち上がり/立ち下がり時間を長くする機能を実現する、実施の形態2とは異なる回路構成の一例について説明する。図10は、本発明の実施の形態3による半導体集積回路装置において、その構成の一例を示す回路図である。図10に示す半導体集積回路装置は、メモリアレイ部ARYaと、X系アドレスデコーダX-DECaと、Y系アドレスデコーダY-DECaと、読み出し書き込み回路RWCaにより構成される。メモリアレイ部ARYaは、前述した図8と同様の構成であり、複数のサブワード線SWL0~SWLnと、複数のビット線BL0~BLmと、各サブワード線と各ビット線の交点にそれぞれ設けられた複数のメモリセルMC00~MCnmから構成される。ここでも、図8と同様にソース線は省略し、グラウンドGNDとしている。各メモリセルMC00~MCnmも、図8と同様の構成であり、例えば、MC00は、選択素子MN00と記憶素子R00で構成され、選択素子MN00は、例えばNMOSトランジスタである。選択素子MN00のゲート電極はサブワード線SWL0に接続され、ドレイン電極は記憶素子R00の一端に接続され、ソース電極はソース線グラウンドGNDに接続されている。また、記憶素子R00の他端は、ビット線BL0に接続される。各サブワード線SWL0~SWLnは、X系アドレスデコーダX-DECaに接続される。X-DECaは、各サブワード線SWL0~SWLnをそれぞれ駆動するサブワード線ドライバXDR0~XDRnと、XDR0~XDRnのオン/オフを制御するメインワード線MWL1~MWLpと、XDR0~XDRnがオンとなった際のSWL0~SWLnの駆動電圧を設定するFXドライバFXDR1~FXDR8などから構成される。例えば、XDR0がオンとなった際には、FXDR1の出力電圧FXOが、XDR0内のワード線駆動トランジスタXTRを介してSWL0に出力される。また、FXDR1の出力電圧FXOは、制御信号FXIに対応して電源電圧VDDとなり、制御信号FXBに対応してグラウンドGNDとなる。各ビット線BL0~BLmは、Y系アドレスデコーダY-DECaに接続される。Y-DECaは、複数のビット線BL0~BLmのいずれかを選択してノードN1に接続するビット線選択スイッチYS0~YSmを備える。例えば、YS0はビット線接続トランジスタYTR0を含み、このYTR0は、ビット線選択信号BLSW0を活性化した際にBL0とN1とを接続する。ここで、YTR0は、例えばMOSトランジスタで構成する。同様に、YSm内のビット線接続トランジスタ図示せずは、ビット線選択信号BLSWmを活性化した際にBLmとN1とを接続する。このノードN1には、読み出し書き込み回路RWCaが接続される。RWCaは、reset用電流源IrstおよびresetスイッチRS-SWと、set用電流源IsetおよびsetスイッチSS-SWと、読み出し回路とを含んでいる。読み出し回路は、ビット線プリチャージ用の電圧源Vpreと、VpreをノードN1に接続するためのプリチャージスイッチPREおよび読み出しスイッチTGと、TGとPREの間のノードに接続されたセンスアンプSAとを含んでいる。なお、IrstおよびIsetのスイッチ側と異なる一端には、それぞれ、電圧Vrstおよび電圧Vsetが供給されている。また、RS-SWやSS-SWは、例えばMOSトランジスタで構成する。このような構成において、本実施の形態3では、書き込み動作時のビット線の立ち上がり/立ち下がり時間を、resetスイッチRS-SWや、setスイッチSS-SWの駆動能力を低くすることによって長くする。具体的には、例えば、リセットスイッチRS-SWやsetスイッチSS-SWのゲート幅を、サブワード線ドライバXDR内のワード線駆動トランジスタXTRのゲート幅に比べて小さくする。また、例えば、リセットスイッチRS-SWやsetスイッチSS-SWのゲート幅を、ビット線選択スイッチYS内のビット線接続トランジスタYTRのゲート幅よりも小さくする。図11は、図10の半導体集積回路装置の動作の一例を示す波形図である。ここでは、メモリセルMC00に対して動作を行う場合を例として説明する。図11に示すように、reset動作RESETを行う場合、resetスイッチRS-SWとビット線選択スイッチYS0内のビット線接続トランジスタYTR0をオンにすることで、ビット線BL0を選択し、立ち上げる。このとき、RS-SWの駆動能力は低いため、BL0の立ち上がり時間は長くなる。そのため、同じビット線BL0に接続されている、例えばメモリセルMC10の記憶素子R10に流れる電流Icel10を小さくすることができる。その後、FXドライバFXDR1に対する制御信号FXIとメインワード線MWL1を選択し、制御信号FXBを非選択とすることで、サブワード線SWL0を立ち上げる。記憶素子R00が融点まで加熱されるのに十分な時間経過後、FXIとMWL1を非選択とし、制御信号FXBを選択することでSWL0を立ち下げる。この際に、ワード線駆動トランジスタXTRを含むサブワード線ドライバXDR0内の各トランジスタは駆動能力が高く設計されており、SWL0を急速に立ち下げることが可能となっている。そして、これによって記憶素子R00は、急冷され、アモルファス状態となる。続いて、RS-SWとYTR0をオフにすることで、BL0を立ち下げる。この際も、RW-SWの駆動能力が低く設計されているため、BL0の立ち下がり時間は長くなる。したがって、例えば記憶素子R10に流れる電流Icel10を小さくすることができる。また、set動作SETを行う場合、setスイッチSS-SWとビット線選択スイッチYS0内のビット線接続トランジスタYTR0をオンにすることで、ビット線BL0を選択し、立ち上げる。このとき、SS-SWの駆動能力は低いため、BL0の立ち上がり時間は長くなり、例えば記憶素子R10に流れる電流Icel10を小さくすることができる。その後、reset動作時と同様にしてサブワード線SWL0を立ち上げ、記憶素子R00に対してreset動作時よりも小さい電流をreset動作時よりも長い時間が流した後、SWL0を立ち下げる。また、SWL0の立ち下げと共に、SS-SWとYTR0をオフにすることで、BL0を立ち下げる。この際、SS-SWの駆動能力が低く設計されているため、BL0の立ち下がり時間は長くなる。これによって、記憶素子R00は結晶状態となり、さらに、例えば記憶素子R10に流れる電流Icel10を小さくすることができる。また、read動作READを行う場合、読み出しスイッチTGおよびプリチャージスイッチPREとビット線接続トランジスタYTR0をオンにすることで、ビット線BL0を選択し、BL0に対して電圧源Vpreの電圧をプリチャージする。この際、プリチャージ電圧は低いため、例えば記憶素子R10にディスターブとして流れる電流Icel10は小さく、非選択メモリセルへのディスターブの影響は小さい。その後、PREをオフにして、reset動作時と同様にしてサブワード線SWL0を立ち上げる。そうすると、BL0の電圧は、記憶素子R00がアモルファス状態の場合にはほぼプリチャージ電圧に維持され、結晶状態の場合にはグラウンドGNDに向けて放電される。したがって、このBL0の電圧の違いをセンスアンプSAで感知することで読み出しが可能となる。読み出しデータが確定した後は、TGとYTR0をオフにする。ところで、一般的には、ビット線BLに対する電流または電圧の供給/停止を高速に行うため、resetスイッチRS-SWまたはsetスイッチSS-SWの駆動能力ゲート幅はある程度大きく設計される。特に、reset動作における急冷を、ビット線BLに対する電流を停止することによって実現する方式では、RS-SWのゲート幅を十分に大きくしなければならない。また、一般的に、ビット線接続トランジスタYTRは、RS-SWまたはSS-SWと異なり各ビット線毎に設ける必要があり、トランジスタ数が多くなるため、通常、RS-SWまたはSS-SWよりもゲート幅が小さく設計される。一方、本実施の形態3の回路では、これとは逆の大小関係となり、回路面積が許容可能な範囲でできるだけ大きなゲート幅を備えたビット線接続トランジスタYTRを設計し、このYTRよりもゲート幅が小さくなるようにRS-SWまたはSS-SWを設計する。そうすると、read動作時において、ビット線接続トランジスタYTRのゲート幅がある程度大きく設計されているため、高速な読み出し動作が可能となる。更に、reset動作時またはset動作時においては、RS-SWまたはSS-SWのゲート幅を小さく設計したため、書き込み動作時のビット線の遷移時間を長くでき、非選択メモリセルへのディスターブの影響を低減することが可能となる。そして、RS-SWのゲート幅を小さく設計した場合でも、reset動作時の急冷はワード線WLの立ち下げによって行うため問題は生じない。また、一般的に、リセット時に大きな電流を流す必要がある相変化メモリにおいては、サブワード線ドライバXDR内のワード線駆動トランジスタXTRなどのゲート幅は、resetスイッチRS-SWまたはsetスイッチSS-SWのゲート幅よりも小さく設計される。この理由は、サブワード線SWL毎に存在するXTRに比べて、複数のビット線BLに1つだけ存在するRS-SWまたはSS-SWの数が少ないためである。一方、本実施の形態3の回路では、ワード線WLの立ち下げでreset動作の急冷を行うのに十分なXTRのゲート幅を確保した上で、このXTRよりも小さいゲート幅を備えたRS-SWまたはSS-SWを設けることで、非選択メモリセルへのディスターブの影響を低減する。すなわち、前述した一般的な構成とは逆の大小関係になり得る。以上、本実施の形態3の半導体集積回路装置を用いることで、読み出し速度を維持した上で、前述した実施の形態1で述べたように、相変化メモリの信頼性を向上させることが可能となる。また、resetスイッチRS-SWまたはsetスイッチSS-SWのトランジスタサイズを小さくできるため、小さい回路面積で相変化メモリの信頼性を向上させることできる。実施の形態4本実施の形態4では、実施の形態1で説明した立ち上がり/立ち下がり時間を長くする機能を実現する、実施の形態2,3とは異なる回路構成の一例について説明する。図12は、本発明の実施の形態4による半導体集積回路装置において、その構成の一例を示す回路図である。図12に示す半導体集積回路装置は、メモリアレイ部ARYbと、X系アドレスデコーダX-DECbと、Y系アドレスデコーダY-DECbと、読み出し書き込み回路RWCbにより構成される。図12の構成例は、実施の形態3で述べた図10の構成例を変形したものであり、以下、図10の構成例と異なる箇所に着目して説明を行う。図12に示すARYbおよびY-DECbは、前述した図10のARYaおよびY-DECaと同様の構成である。図12のX-DECbは、図10のX-DECaとはFXドライバの構成が異なっており、それ以外は同様である。すなわち、図10のFXドライバFXDRが電源電圧VDDまたはグラウンドGNDの2値を出力するドライバであるのに対して、図12のFXドライバFXbDRは、セット用電源電圧VWsetまたはリセット用電源電圧VWrstまたはグラウンドGNDの3値を出力するドライバとなっている。FXbDRの出力電圧FXOは、制御信号FXSETに対応してVWsetとなり、制御信号FXRSTに対応してVWrstとなり、制御信号FXBに対応してグラウンドGNDとなる。そして、この出力電圧FXOは、図10と同様に、サブワード線ドライバXDRに供給され、メインワード線MWLが選択された際に、XDR内のワード線駆動トランジスタXTRを介してサブワード線SWLの駆動電圧となる。また、図12に示す読み出し書き込み回路RWCbは、図10の読み出し書き込み回路RWCaと異なり、書き込み制御信号WTによって制御される書き込み用トランジスタWTRと、読み出し制御信号RDによって制御される読み出し用トランジスタRTRと、センスアンプSAとを備えた構成となっている。図12のRWCbは、図10のRWCaがreset動作用のスイッチおよび電流源とset動作用のスイッチおよび電流源を備えていたのに対して、reset動作とset動作で共通のトランジスタWTRおよび電圧源Vwtを有することが特徴となっている。なお、WTRは、例えばMOSトランジスタで構成する。このような構成において、本実施の形態4では、実施の形態3と同様に、書き込み動作時のビット線の立ち上がり/立ち下がり時間を、WTRの駆動能力を低くすることによって長くする。具体的には、例えば、WTRのゲート幅を、ビット線選択スイッチYS内のビット線接続トランジスタYTRのゲート幅よりも小さくする。図13は、図12の半導体集積回路装置の動作の一例を示す波形図である。図13の動作は、図11の動作と異なり、set動作とreset動作でサブワード線の駆動電圧を変えることが特徴となっている。以下、メモリセルMC00に対して動作を行う場合を例として動作例を説明する。図13に示すように、reset動作RESETを行う場合、書き込み制御信号WTによってWTRを導通し、ビット線選択スイッチYS0内のビット線接続トランジスタYTR0をオンにすることで、ビット線BL0を選択し、BL0に電圧Vwtを供給する。このとき、WTRの駆動能力は低いため、BL0の立ち上がり時間は長くなる。そのため、同じビット線BL0に接続されている、例えばメモリセルMCn0の記憶素子Rn0に流れる電流Iceln0を小さくすることができる。その後、FXドライバFXbDR1に対する制御信号FXRSTとメインワード線MWL1を選択し、制御信号FXBを非選択とすることで、サブワード線SWL0を立ち上げる。この際には、FXbDR1によってリセット用電源電圧VWrstが出力され、この電圧がワード線駆動トランジスタXTRを介してサブワード線SWL0の駆動電圧となる。記憶素子R00が融点まで加熱されるのに十分な時間経過後、FXRSTとMWL1を非選択とし、制御信号FXBを選択することでSWL0を立ち下げる。この際に、ワード線駆動トランジスタXTRを含むサブワード線ドライバXDR0内の各トランジスタは駆動能力が高く設計されており、SWL0を急速に立ち下げることが可能となっている。そして、これによって記憶素子R00は、急冷され、アモルファス状態となる。続いて、WTRとYTR0をオフにすることで、BL0を立ち下げる。この際も、WTRの駆動能力が低く設計されているため、BL0の立ち下がり時間は長くなる。したがって、例えば記憶素子Rn0に流れる電流Iceln0を小さくすることができる。また、set動作SETを行う場合、書き込み制御信号WTによってWTRを導通し、ビット線接続トランジスタYTR0をオンにすることで、ビット線BL0を選択し、BL0にreset動作時と同様の電圧Vwtを供給する。このとき、WTRの駆動能力は低いため、BL0の立ち上がり時間は長くなり、例えば記憶素子Rn0に流れる電流Iceln0を小さくすることができる。その後、FXドライバFXbDR1に対する制御信号FXSETとメインワード線MWL1を選択し、制御信号FXBを非選択とすることで、サブワード線SWL0を立ち上げる。この際には、FXbDR1によってVWrstよりも電圧値が小さいセット用電源電圧VWsetが出力され、この電圧がXTRを介してSWL0の駆動電圧となる。このSWL0の駆動電圧の違いを用いて、記憶素子R00に対してreset動作時よりも小さい電流をreset動作時よりも長い時間が流した後、SWL0を立ち下げる。また、SWL0の立ち下げと共に、WTRとYTR0をオフにすることで、BL0を立ち下げる。この際、WTRの駆動能力が低く設計されているため、BL0の立ち下がり時間は長くなる。これによって、記憶素子R00は結晶状態となり、さらに、例えば記憶素子Rn0に流れる電流Iceln0を小さくすることができる。また、read動作READを行う場合、読み出し制御信号RDによって読み出しトランジスタRTRを導通させ、ビット線接続トランジスタYTR0をオンにすることでビット線BL0を選択し、BL0に対して読み出し用の電圧Vrdを印加する。この際、読み出し用の電圧または電流は小さいため、例えば記憶素子Rn0に流れる電流Iceln0も小さい。その後、例えばreset動作時と同様に制御信号FXRSTを用いてサブワード線SWL0を立ち上げる。これによって、記憶素子R00では、その状態に応じた放電が発生し、その放電状態の違いをセンスアンプSAで感知および増幅する。読み出しデータが確定した後は、サブワード線SWL0を立ち下げ、読み出しトランジスタRTRとYTR0をオフにする。この図12の構成例では、図10の構成例と同様に、ビット線接続トランジスタYTR0よりも書き込みトランジスタWTRのゲート幅を小さく設計することで、read動作の高速化を実現でき、また、reset動作時またはset動作時における非選択メモリセルへのディスターブを低減できる。更に、ここでは、サブワード線SWLの駆動電圧を変えることで、set動作時とreset動作時の書き込み回路の共通化を実現しているため、図10の構成例と比べて更に回路面積の低減が可能となる。以上、本実施の形態4の半導体集積回路装置を用いることで、読み出し速度を維持した上で、前述した実施の形態1で述べたように、相変化メモリの信頼性を向上させることが可能となる。また、本実施の形態3の半導体集積回路装置よりも更に回路面積の低減が実現可能となる。実施の形態5本実施の形態5の半導体集積回路装置は、非選択メモリセルに対するディスターブを、メモリセルの構成によって防止するものである。図14は、本発明の実施の形態5による半導体集積回路装置において、それに含まれるメモリセルの構成例を示す回路図である。図14のメモリセルMCは、選択素子SWと記憶素子相変化素子Rに加えてダイオードDを備えている。選択素子SWは、例えばNMOSトランジスタであり、ゲートがワード線WLに接続され、ソースがソース線SLに接続され、ドレインが相変化素子Rの一端に接続される。相変化素子Rの他端は、ダイオードDのカソードに接続され、ダイオードDのアノードは、ビット線BLに接続される。このような構成を用いると、ダイオードDによって逆方向へ流れる電流を防止できるため、非選択メモリセルのディスターブの影響を半減させることができる。このダイオードDは、例えば、拡散層を用いて形成することができる。実施の形態6本実施の形態6の半導体集積回路装置は、実施の形態5と同様に、非選択メモリセルに対するディスターブを、メモリセルの構成によって防止するものである。図15は、本発明の実施の形態6による半導体集積回路装置において、それに含まれるメモリセルの構成例を示す回路図である。図15のメモリセルMCは、2つの選択素子SWa,SWbと、その間に接続された記憶素子相変化素子Rとを備えている。選択素子SWa,SWbは、例えばNMOSトランジスタである。SWaは、ゲートがワード線WLに接続され、ドレインがビット線BLに接続され、ソースが相変化素子Rの一端に接続される。SWbは、ゲートがワード線WLに接続され、ドレインが相変化素子Rの他端に接続され、ソースがソース線SLに接続される。このような構成を用いると、メモリセルMCが非選択の際には、選択素子SWaによってビット線BLと相変化素子Rが遮断されるため、ディスターブの影響が殆ど生じない。なお、選択素子SWaは、選択素子SWbに比べて閾値電圧が低く設計されており、リーク電流は大きくなるが、十分な駆動力を備えている。したがって、書き込み時の電流量などは、実質、SWbの設計によって調整される。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"