"SRAMのメモリセルの特性を評価するための半導体装置であって、マトリックス状に配列された複数の評価セルを有し、前記評価セルを選択する選択信号を供給する行選択線と列選択線を有し、前記評価セルが、測定用メモリセルと該測定用メモリセルの周囲に配列したダミーのメモリセルとから成る複合セルと、前記選択信号によって選択されて該評価セルを動作させる選択回路と、該選択回路の出力により電気特性測定用の外部接続端子に接続する配線を前記測定用メモリセルへ接続または非接続とするトランジスタを備えたことを特徴とする半導体装置。請求項1記載の半導体装置であって、前記測定用メモリセルと前記ダミーのメモリセルとが、2つのインバータ回路の入力と出力をタスキ掛けに交差接続して構成したフリップフロップ回路と、該フリップフロップ回路の2つの入力に接続する2つのアクセストランジスタとから構成され、前記外部接続端子に接続する配線として、電気特性測定用の入出力線と、電源線と、接地線と、ワード線と、ビット線とを有し、前記測定用メモリセルの2つのアクセストランジスタのゲート端子が前記ワード線に接続されて前記フリップフロップ回路の2つの入力を前記ビット線に接続または非接続とし、前記測定用メモリセルの2つのインバータ回路の電源端子が前記電源線に接続され接地端子が前記接地線に接続され、前記測定用メモリセルの行方向で隣接する第1のダミーのメモリセルが前記ワード線を共有し、前記測定用メモリセルの列方向で隣接する第2のダミーのメモリセルの2つのアクセストランジスタのゲート端子が前記接地線に接続され、該第2のダミーのメモリセルの前記2つのインバータ回路のうちの1つである電源共有インバータ回路の電源端子が前記電源線に接続され接地端子が前記接地線に接続されていることを特徴とする半導体装置。請求項2記載の半導体装置であって、前記第2のダミーのメモリセルにおいて前記電源共有インバータ回路の入力端子が前記接地線に接続されていることを特徴とする半導体装置。SRAMのメモリセルの特性を評価するための半導体装置の評価方法であって、請求項1乃至3の何れか一項に記載の半導体装置を使用し、評価対象となる評価セルを選択するための前記選択信号を供給する第1の工程と、前記選択信号によって選択された前記評価セルの前記測定用メモリセルへ前記外部接続端子に接続する配線を接続する第2の工程と、前記外部接続端子に可変のゲート電圧を供給して前記測定用メモリセルの電気特性を測定する工程とを有することを特徴とする半導体装置の評価方法。実製品のSRAMのメモリセルは、2つのインバータの入出力をタスキがけに接続したフリップフロップ回路を有し、その2つのインバータの出力にワード信号を入力するトランスファーゲートのトランジスタアクセストランジスタを接続した回路で構成されている。そのメモリセルは、他のメモリセルに周囲を囲まれている状態と、そうではない状態では特性に違いがある。そこでSRAMの最外周のメモリセルの特性を変えないために、外側にダミーセルを配置している。しかし、これらの従来技術によるSRAM用TEGのメモリセルの電気特性は、未だ実製品のSRAMのメモリセルの電気特性とに差異を生じ、メモリセルの電気特性の予測が不正確である問題があった。本発明は、上記課題を解決するために、SRAMのメモリセルの特性を評価するための半導体装置であって、マトリックス状に配列された複数の評価セルを有し、前記評価セルを選択する選択信号を供給する行選択線と列選択線を有し、前記評価セルが、測定用メモリセルと該測定用メモリセルの周囲に配列したダミーのメモリセルとから成る複合セルと、前記選択信号によって選択されて該評価セルを動作させる選択回路と、該選択回路の出力により電気特性測定用の外部接続端子に接続する配線を前記測定用メモリセルへ接続または非接続とするトランジスタを備えたことを特徴とする半導体装置である。また、本発明は、上記の半導体装置であって、前記測定用メモリセルと前記ダミーのメモリセルとが、2つのインバータ回路の入力と出力をタスキ掛けに交差接続して構成したフリップフロップ回路と、該フリップフロップ回路の2つの入力に接続する2つのアクセストランジスタとから構成され、前記外部接続端子に接続する配線として、電気特性測定用の入出力線と、電源線と、接地線と、ワード線と、ビット線とを有し、前記測定用メモリセルの2つのアクセストランジスタのゲート端子が前記ワード線に接続されて前記フリップフロップ回路の2つの入力を前記ビット線に接続または非接続とし、前記測定用メモリセルの2つのインバータ回路の電源端子が前記電源線に接続され接地端子が前記接地線に接続され、前記測定用メモリセルの行方向で隣接する第1のダミーのメモリセルが前記ワード線を共有し、前記測定用メモリセルの列方向で隣接する第2のダミーのメモリセルの2つのアクセストランジスタのゲート端子が前記接地線に接続され、該第2のダミーのメモリセルの前記2つのインバータ回路のうちの1つである電源共有インバータ回路の電源端子が前記電源線に接続され接地端子が前記接地線に接続されていることを特徴とする半導体装置である。また、本発明は、上記の半導体装置であって、前記第2のダミーのメモリセルにおいて前記電源共有インバータ回路の入力端子が前記接地線に接続されていることを特徴とする半導体装置である。また、本発明は、SRAMのメモリセルの特性を評価するための半導体装置の評価方法であって、上記の半導体装置を使用し、評価対象となる評価セルを選択するための前記選択信号を供給する第1の工程と、前記選択信号によって選択された前記評価セルの前記測定用メモリセルへ前記外部接続端子に接続する配線を接続する第2の工程と、前記外部接続端子に可変のゲート電圧を供給して前記測定用メモリセルの電気特性を測定する工程とを有することを特徴とする半導体装置の評価方法である。本発明のSRAM用TEGは、各評価セルCij毎に、測定用メモリセル5を、通常のSRAMにおける1つのメモリセルと同様に、他のメモリセルで周囲を囲まれている回路構成にしたので、SRAM用TEGが測定する測定用メモリセル5の電気特性を実際のSRAM中のメモリセルの電気特性に近づけることができる効果がある。それにより、本発明のSRAM用TEGを用いてメモリセルの電気特性を測定することで、SRAMのメモリセルの電気特性をより正確に把握でき、SRAMを適切に設計できる効果がある。以下で本発明を実施するための形態につき図1から図9を参照して説明する。<第1の実施形態>図1に、第1の実施形態のSRAM用TEGの全体回路構成を示す。本実施形態は、DMADeviceMatrixArray、すなわち、n行m列m、nは正の整数のマトリックス状に配列された評価セルC11~Cnmこのうち任意の1つの評価セルをCijとするから成るDMAを有し、そのDMAは、列選択線X1~Xmと行選択線Y1~Ynを有し、そのDMAにセルテスト回路20とXセレクト用デコーダMDXとYセレクト用デコーダMDYからなる選択信号供給回路によってDMAの評価セルの1つを選択して電気特性を測定する。また、図2に、DMAの回路の概要を示す。選択信号供給回路のセルテスト回路20は、その回路に電源を供給する外部端子として、周辺電源端子VDDPERIP、TEG接地端子VSSP、セル電源端子VDDCP及びセル接地端子VSSCPを備えている。周辺電源端子VDDPERIPは、DMAのSRAMセルを除くが、DMAの選択回路10と選択信号供給回路の電源端子に接続し、TEG接地端子VSSPはそれらの回路の接地端子に接続する。また、セル電源端子VDDCPは、SRAMセルを構成するロードトランジスタが形成されるNウエルに電圧を供給する端子である。また、セル接地端子VSSCPは、SRAMセルを構成するNチャネル型MOSトランジスタが形成されるPウエル及びドライバトランジスタのソース端子へ電圧を供給する端子である。また、DMA内のSRAMセルの各ノードに電圧を供給する端子として、上述の通り、第1の主入出力端子V0P、第2の主入出力端子V1P、主電源端子VDDP、第1ビット主電源端子BLTP、第2ビット主電源端子BLCP、主ワード端子WLPを備える。また、セルテスト回路20は、信号入力用の端子として、セレクタ制御信号入力端子SELCONTP、クロック信号入力端子CLKP、Xアドレス入力端子AX0P~AX8P、Yアドレス入力端子AY0P~AY8P、テスト信号入力端子TEST0P及びテスト信号入力端子TEST1Pを備えている。DMA図2のように、n行m列m、nは正の整数のDMAにおいてマトリックス状に配列されたm×n個の評価セルC11~Cnmこのうち任意の1つの評価セルをCijとするは、それぞれ、図3に示す複合セルMCと、選択回路10と、第1のトランジスタT1~第6のトランジスタT6から構成する。複合セルMC複合セルMCは、図3のように、測定用メモリセル5と、その周囲に、SRAMの各メモリセルの配列と同様に配列したダミーのメモリセルダミーセルとで構成する。これにより、測定用メモリセル5の周囲の回路を実製品のSRAMのメモリセルと同じ状態にし、実製品のメモリセルの電気特性を正確に再現した測定用メモリセル5を持つDMA-TEGが得られる効果がある。複合セルMCは、例えば45nmの微細プロセスで作製する。なお、以下では、図2及び図3の縦方向を列方向Y方向とし、横方向を行方向X方向として説明する。なお、図3のように、測定用メモリセル5は、左側と右側の2つのインバータ回路の入出力をタスキがけに接続してフリップフロップ回路を構成し、そのフリップフロップの両出力にワード信号を入力するトランスファーゲートのトランジスタを接続した回路で構成されている。本実施形態では、複合セルMCを、図3のように、SRAMの各メモリセルの配列と同様に、測定用メモリセル5と、その周囲に配列したダミーのメモリセルダミーセルとで構成し、測定用メモリセル5を、必ず他のメモリセルダミーセルで周囲を囲まれるようにしている。ダミーセルは、測定用メモリセル5と同様に、左側と右側の2つのインバータ回路の入出力をタスキがけに接続してフリップフロップ回路を構成し、そのフリップフロップの両出力にトランスファーゲートのトランジスタを接続した回路で構成されている。これにより、測定用メモリセル5を、実製品のSRAM中の1つのメモリセルに近い形の回路環境内に設ける。つまり、測定用メモリセル5を、他のメモリセルに囲まれた回路環境内に配置する。こうすることで、測定用メモリセル5の電気特性の、実製品のSRAM内のメモリの電気特性との一致度が高められる効果がある。このSRAM用TEGの測定用メモリセル5を測定することにより、実製品のSRAMのメモリセルの電気特性に近い、正確な電気特性を測定することができる効果がある。DMAの回路以下で、SRAM用TEGのDMAの回路を詳細に説明する。評価セルCijの回路をTEGの測定端子に接続する回路図2のように、SRAM用TEGは、DMAの回路の評価セルCijの回路から、電気特性測定用の外部接続端子である第1の主入出力端子V0P、第2の主入出力端子V1P、主電源端子VDDP、セル接地端子VSSCP、TEG接地端子VSSP、主ワード端子WLP、第1ビット主電源端子BLTP、第2ビット主電源端子BLCPに配線を引き出して、その外部接続端子を外部の電源供給装置図示省略と接続して、その回路の電気特性を測定する。図2のDMAの回路で、第1の入出力線V0第1の主入出力線は、測定用メモリセル5のフリップフロップ回路の第1のラッチノードLN1へ、入力電圧を供給し、あるいはその出力電圧を検出する入出力線である。その一端は外部の電源供給装置図示省略と接続するための第1の主入出力端子V0Pと接続されている。第2の入出力線V1第2の主入出力線は、測定用メモリセル5のフリップフロップ回路の第2のラッチノードLN2へ、入力電圧を供給し、あるいはその出力電圧を検出する入出力線である。その一端は外部の電源供給装置と接続するための第2の主入出力端子V1Pと接続されている。電源線VDD主電源線は、測定用メモリセル5の電源電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するための主電源端子VDDPと接続されている。ワード線WLと電源線VDDは、測定用メモリセル5の第1データ転送用トランジスタA5及び第2データ転送用トランジスタF5のゲートへ、入力電圧を供給する電源線であり、その一端は外部の電圧測定器と接続するための主ワード端子WLPと接続されている。第1ビット線BLT第1ビット主電源線は、測定用メモリセル5の第1データ転送用トランジスタA5を介して、そのメモリセルを構成するフリップフロップ回路の第1のラッチノードLN1へ第1のビット線電圧を供給する第1ビット主電源線であり、その一端は外部の電圧測定器と接続するための第1ビット主電源端子BLTPと接続されている。第2ビット線BLC第2ビット主電源線は、測定用メモリセル5の第2データ転送用トランジスタF5を介して、そのメモリセルを構成するフリップフロップ回路の第2のラッチノードLN2へ、第2のビット線電圧を供給する第2ビット主電源線であり、その一端は外部の電圧測定器と接続するための第2ビット主電源端子BLCPと接続されている。DMAの行と列を選択して評価セルCijを選択する回路図2のように、DMAは、評価セルCijを選択する選択信号を供給する列選択線X1~Xmと行選択線Y1~Ynを有する。図2の列選択線X1~Xmの各々は、それぞれ列毎に設けられ、各列に属する評価セルCijを選択するための列選択線である。各列選択線X1~Xmの一端は図1のXセレクト用デコーダMDXと接続されている。このXセレクト用デコーダMDXから出力されるXセレクト信号行選択信号XS1~XSmは各列選択線X1~Xmを介して各列に属する評価セルCijに入力する。図2の行選択線Y1~Ynの各々は、それぞれ行毎に設けられ、各行に属する評価セルCijを選択するための選択線である。各行選択線Y1~Ynの一端は図1のYセレクト用デコーダMDYと接続されている。このYセレクト用デコーダMDYから出力されるYセレクト信号行選択信号YS1~YSnは、各行選択線Y1~Ynを介して各行に属する評価セルCijに入力する。図2の列電源線切替回路PSW1~PSWmの各々は、それぞれ列毎に設けられ、各列に属する列選択線X1~Xmに供給されるXセレクト信号に応じて、第1の入出力線V0第1の主入出力線を、トランジスタV0T1~V0Tmでスイッチングすることで、当該列に属する第1の副入出力線V01~V0mと接続または非接続とする。また、第2の入出力線V1第2の主入出力線を、トランジスタV1T1~V1Tmでスイッチングすることで、当該列に属する第2の副入出力線V11~V1mと接続または非接続とする。さらに、電源線VDDを、トランジスタVDDT1~VDDTmでスイッチングすることで、当該列に属する副電源線VDD1~VDDmと接続または非接続とする回路である。図2のように、DMAの列毎に各々の第1の副入出力線V01~V0mが設けられ、図3のように、各列に属する評価セルCijの測定用メモリセル5のフリップフロップ回路の第1のラッチノードLN1へ、入力電圧を供給し、あるいはその出力電圧を検出する。DMAの列毎に各々の副電源線VDD1~VDDm副電源線が設けられ、各列に属する評価セルCijの測定用メモリセル5に電源電圧を供給する。具体的には、副電源線VDD1は、1列目に属する評価セルC11~Cn1と接続されており、副電源線VDDmは、m列目に属する評価セルC1m~Cnmと接続されている。DMAの列毎に各々の第2の副入出力線V11~V1mが設けられ、各列に属する評価セルCijの複合セルMC中の測定用メモリセル5の第2のフリップフロップ回路のラッチノードLN2へ、入力電圧を供給し、あるいはその出力電圧を検出する。具体的には、第2の副入出力線V11は、1列目に属する評価セルC11~Cn1と接続されており、第2の副入出力線V1mは、m列目に属する評価セルC1m~Cnmと接続されている。DMAの行毎に各々の行電源線切替回路SSW1~SSWnが設けられ、各行に属する行選択線に供給されるYセレクト信号に応じて、ワード線WLを、トランジスタWLT1~WLTnでスイッチングすることで、当該行に属する副ワード線WL1~WLnと接続または非接続とする。また、第1ビット線BLT第1ビット主電源線を、トランジスタBLTT1~BLTTnでスイッチングすることで、当該行に属する第1ビット線BLT1~BLTn第1ビット副電源線と接続または非接続とする。さらに、第2ビット線BLC第2ビット主電源線を、トランジスタBLCT1~BLCTnでスイッチングすることで、当該行に属する第2ビット線BLC1~BLCn第2ビット副電源線と接続または非接続とする。DMAの行毎に各々の副ワード線WL1~WLnが設けられ、各行に属する評価セルCijが有する測定用メモリセル5の第1データ転送用トランジスタA5及び第2データ転送用トランジスタF5のゲートへ、入力電圧を供給する。具体的には、副ワード線WL1は、1行目に属する評価セルC11~C1mと接続されており、ワード線WLnは、n行目に属する評価セルCn1~Cnmと接続されている。DMAの行毎に各々の第1ビット線BLT1~BLTn第1ビット副電源線が設けられ、各行に属する評価セルCijが有する測定用メモリセル5の第1データ転送用トランジスタA5を介して、そのメモリセルを構成するフリップフロップ回路の第1のラッチノードLN1へ、第1のビット線電圧を供給する。具体的には、第1ビット線BLT1は、1行目に属する評価セルC11~C1mと接続されており、第1ビット線BLTnは、n行目に属する評価セルCn1~Cnmと接続されている。DMAの行毎に各々の第2ビット線BLC1~BLCn第2ビット副電源線が設けられ、各行に属する評価セルCijが有する測定用メモリセル5の第2データ転送用トランジスタF5を介して、そのメモリセルを構成するフリップフロップ回路の第2のラッチノードLN2へ、第2のビット線電圧を供給する。具体的には、第2ビット線BLC1は、1行目に属する評価セルC11~C1mと接続されており、第2ビット線BLCnは、n行目に属する評価セルCn1~Cnmと接続されている。評価セルC11次に、図2の評価セルC11~Cnmのうち、評価セルC11を代表として、図3を参照して評価セルの回路を詳細に説明する。図3に示すように、評価セルC11は、SRAMの測定用メモリセル5と、その周囲に同じセルの回路のダミーセル1、2、3、6、7、8、9とを配列した複合セルMCと、選択回路10と、第1のトランジスタT1~第6のトランジスタT6から構成する。複合セルMCは、1つの測定用メモリセル5を中心にし、その周囲に、同じ構成のメモリセルのダミーセル1、2、3、4、6、7、8、9をSRAMの構成と同様に配列する。図3にはワード線の配線を横方向行方向と呼ぶに配線した形の各メモリセルの配置を示す。測定用メモリセル図3の評価セルC11内に複数存在する各メモリセルの構成を、そのメモリセル群の配列の中心に位置する測定用メモリセル5を代表として、その構成を説明する。すなわち、測定用メモリセル5は、例えば45nmの微細プロセスで作製された6トランジスタタイプのSRAMセルである。そのメモリセルは、左側と右側の2つのインバータ回路の入力と出力をタスキ掛けに交差接続して構成したフリップフロップ回路を有する。そのフリップフロップ回路を構成する左側と右側の2つのインバータ回路は以下のように構成する。左側のインバータ回路以下インバータ回路I1とするは、Nチャネル型MOSトランジスタC5以下、ドライバトランジスタC5とする、Pチャネル型MOSトランジスタB5以下、ロードトランジスタB5とするから構成する。また、右側のインバータ回路以下インバータ回路I2とするは、Nチャネル型MOSトランジスタE5以下、ドライバトランジスタE5とする、Pチャネル型MOSトランジスタD5以下、ロードトランジスタD5とするから構成する。左側と右側のCMOSインバータ回路I1とI2の入力と出力をタスキ掛けに交差接続してフリップフロップ回路を構成する。すなわち、インバータ回路I1の出力端子が、インバータ回路I2の入力端子と接続し、フリップフロップ回路の第1のラッチノードLN1を成す。また、インバータ回路I2の出力端子が、インバータ回路I1の入力端子と接続し、フリップフロップ回路の第2のラッチノードLN2を成す。また、メモリセルの相補のビットノードBT及びBCを、データ転送用トランジスタA5、F5を介して、フリップフロップ回路の第1のラッチノードLN1と第2のラッチノードLN2に接続する。図3では、データ転送用トランジスタA5、F5としてNチャネル型MOSトランジスタを用いた。以下ではこのデータ転送用トランジスタA5とF5を、アクセストランジスタA5とF5と称する。複合セルMCの回路図3のように、第1の実施形態の複合セルMCの回路は、測定用メモリセル5を中心として、ワード線WLが横方向に、ビット線BLC、BLTが縦方向になるように、3×3個のメモリセルを配置し、さらにダミーセル4と6にワード線WLを配線し、ブロックを形成している。複合セルMCの中心に測定用メモリセル5があり、ダミーセル1、2、3、4、6、7、8、9はそれを囲むように8方向に配置している。フリップフロップ回路のインバータに接続する電源端子の配線測定用メモリセル5とその周囲の複数のダミーセルとの各メモリセルは、それぞれ、左側と右側の2つのインバータ回路を左右に配置配線したフリップフロップ回路から構成されている。各メモリセルのインバータ回路の電源端子とグラウンド端子は、図3で上下左右で隣り合うメモリセルのインバータ回路と、以下で説明するように、回路の所定のノードを共有している。電源線ノードVDDN測定用メモリセル5のフリップフロップ回路の左側と右側の2つのインバータ回路I1とI2の電源端子を電源線ノードVDDNに接続する。その電源線ノードVDDNに、図3で測定用メモリセル5の上側に配置したダミーセル2のフリップフロップ回路の左側のインバータ回路の電源端子を接続し、また、測定用メモリセル5の下側に配置したダミーセル8のフリップフロップ回路の右側のインバータ回路の電源端子を接続する。ここで、電源端子を電源線ノードVDDNに接続したダミーセル2と8のインバータ回路を、電源共有インバータ回路と名付ける。この電源線ノードVDDNは第3のトランジスタT3を介して電源線VDDと接続する。孤立させた電源ノード他のメモリセルについては、ダミーセル1の左側のインバータとダミーセル4の左側のインバータとの電源端子を共有の電源ノードに接続し、その電源ノードは回路中で孤立OPENさせる。ダミーセル4の右側のインバータとダミーセル7の右側のインバータ以下左側、右側のインバータの文言は省略して左側、右側とするとの電源端子を共有の電源ノードに接続し、その電源ノードは回路中で孤立OPENさせる。ダミーセル3の左側とダミーセル6の左側の電源端子を共有の電源ノードに接続し、その電源ノードは回路中で孤立OPENさせる。ダミーセル6の右側とダミーセル9の右側の電源端子を共有の電源ノードに接続し、その電源ノードは回路中で孤立OPENさせる。単独で回路中で孤立OPENさせる電源端子は、ダミーセル1の右側の電源端子、ダミーセル2の右側の電源端子、ダミーセル3の右側の電源端子、ダミーセル7の左側の電源端子、ダミーセル8の左側の電源端子、ダミーセル9の左側の電源端子は、それぞれ単独で回路中で孤立OPENさせる。フリップフロップ回路のインバータに接続する接地端子の配線セル接地ノードVSSCNフリップフロップ回路のインバータ回路の接地端子の配線については、測定用メモリセル5のフリップフロップ回路の左側と右側の2つのインバータ回路I1とI2の接地端子をセル接地ノードVSSCNに接続する。セル接地ノードVSSCNは、セル接地線VSSCメモリ部の接地電位に接続する。そのセル接地ノードVSSCNに、ダミーセル1の右側、ダミーセル2の左側電源共有インバータ回路、ダミーセル4の右側、ダミーセル6の左側、ダミーセル8の右側電源共有インバータ回路、ダミーセル9の左側の接地端子を接続する。孤立させた接地ノード他のメモリセルについては、ダミーセル2の右側とダミーセル3の左側のインバータの接地端子を共有の接地ノードに接続し、その接地ノードは回路中で孤立OPENさせる。ダミーセル7の右側とダミーセル8の左側のインバータの接地端子を共有の接地ノードに接続し、その接地ノードは回路中で孤立OPENさせる。単独で回路中で孤立OPENさせる接地端子は、ダミーセル1の左側の接地端子、ダミーセル3の右側の接地端子、ダミーセル4の左側の接地端子、ダミーセル6の右側の接地端子、ダミーセル7の左側の接地端子、ダミーセル9の右側の接地端子は、それぞれ単独で回路中で孤立OPENさせる。ワード線の配線また、ダミーセル4、測定用メモリセル5、ダミーセル6のメモリセルのグループと、ダミーセル1、2、3、7、8、9のメモリセルのグループとは、それぞれ別にワード線用のノードを共有させる。ワード線WLに接続する各メモリセルのワード線用のノード横方向行方向と呼ぶのダミーセル4と測定用メモリセル5とダミーセル6のワード線用のノードアクセストランジスタのゲート端子が接続するノードは、横方向でこれらのメモリセルで共有し、T6を介してワード線WLに接続する。SRAMと同様の構成になるようにメモリセルを配置しているので、このようにワード線用のノードを共有する。すなわち、ワード線入力用に相当する、ダミーセル4のアクセストランジスタA4とF4のゲートと、測定用メモリセル5のアクセストランジスタA5とF5のゲートと、ダミーセル6のアクセストランジスタA6とF6のゲートをT6を介してワード線WLに接続する。セル接地線VSSCに接続するダミーセルのワード線用のノードダミーセル1、2、3、7、8、9のワード線入力用に相当する各アクセストランジスタのゲート端子は、セル接地ノードVSSCNに接続し、セル接地線VSSCメモリ部の接地電位から電位を供給する。すなわち、ダミーセル1のアクセストランジスタA1とF1のゲートと、ダミーセル2のアクセストランジスタA2とF2のゲートと、ダミーセル3のアクセストランジスタA3とF3のゲートと、ダミーセル7のアクセストランジスタA7とF7のゲートと、ダミーセル8のアクセストランジスタA8とF8のゲートと、ダミーセル9のアクセストランジスタA9とF9のゲートをセル接地ノードVSSCNを経由してセル接地線VSSCメモリ部の接地電位に接続する。このように、これらのダミーセル1、2、3行と、ダミーセル7、8、9の行のワード線用のノードを、測定用メモリセル5を含むメモリセルの行の回路のワード線用のノードと異ならせる。入出力線をラッチノードに接続する配線このように、本実施形態のSRAM用TEGでは、各評価セルCijを、測定用メモリセル5の周囲にダミーセルを配置したメモリセル群から成る複合セルMCで構成して、測定用メモリセル5の様々な電気特性を測定する。そのために、第1のラッチノードLN1に第2のトランジスタT2を介して第1の入出力線V0を接続し、第2のラッチノードLN2に第1のトランジスタT1を介して第2の入出力線V1を接続する。また、各ダミーセルには測定用メモリセル5内に設けられた配線と同等の配線を設け、メモリセル群における測定用メモリセルの周囲のメモリセルの配置の対称性を確保する。評価セルC11の、第1~第6のトランジスタT1~T6と選択回路10の配線図3では、図2に記載した列電源線切替回路PSW1及び行電源線切替回路SSW1を省略し、第1のトランジスタT1のドレイン端子に第2の主入出力線V1を直結し、第2のトランジスタT2のドレイン端子に第1の入出力線V0を直結し、第3のトランジスタT3のドレイン端子に電源線VDDを直結し、第4のトランジスタT4のドレイン端子に第2ビット線BLCを直結し、第5のトランジスタT5のドレイン端子に第1ビット線BLTを直結し、第6のトランジスタT6のドレイン端子にワード線WLを直結した場合を図示している。図3の評価セルC11では、選択回路10が、一方の入力端子が自己のDMA内において評価セルCijが位置する場所の行に属する列選択線ここではXmと接続され、他方の入力端子が自己の列に属する行選択線ここではYnと接続されている。そして、当該接続された列選択線Xmに供給されるXセレクト信号XSm及び行選択線Ynに供給されるYセレクト信号YSnに応じて自己の測定用メモリセル5の選択/非選択を表す選択信号を出力する。その選択回路10の出力を、第1のトランジスタT1第1のスイッチ~第6のトランジスタT6第6のスイッチのゲート端子に対して出力することで、第1のトランジスタT1~第6のトランジスタT6をオン/オフ制御する。第1のトランジスタT1のドレイン端子には第2の入出力線V1を接続し、第1のトランジスタT1のソース端子を測定用メモリセル5の第2のラッチノードLN2に接続する。それにより、ラッチノードLN2に電圧を供給し、あるいはラッチノードLN2の出力電圧を検出する。第2のトランジスタT2のドレイン端子には第1の入出力線V0を接続し、第2のトランジスタT2のソース端子を測定用メモリセル5の第1のラッチノードLN1に接続する。それにより、ラッチノードLN1に電圧を供給し、あるいはラッチノードLN1の出力電圧を検出する。第3のトランジスタT3のドレイン端子は、測定用メモリセル5の電源インバータ回路I1及びインバータ回路I2の電源を供給するための電源線VDDと接続される。また、第3のトランジスタT3のソース端子は、インバータ回路I1及びインバータ回路I2の電源端子と接続される。なお、本実施形態において、ロードトランジスタB5及びD5が形成されるNウエル層は、電源線VDDとは別に設けられたセル電源線VDDCにより電圧が供給される。また、アクセストランジスタA5及びF5、ドライバトランジスタC5及びE5が形成されるPウエル層と、ドライバトランジスタC5及びE5のソース端子へは、SRAM用TEG全体に共通に用いられるTEG接地線VSS1とは別に設けられたセル接地線VSSCにより接地電圧が供給される。第4のトランジスタT4のドレイン端子は、第2ビット線BLCと接続される。また、第4のトランジスタT4のソース端子は、第2ビットノードBCと接続され、第2ビットノードBCに第2ビット線BLCの電圧を供給する。第5のトランジスタT5のドレイン端子は、第1ビット線BLTと接続される。また、第5のトランジスタT5のソース端子は、第1ビットノードBTと接続され、第1ビットノードBTに第1ビット線BLTの電圧を供給する。第6のトランジスタT6のドレイン端子は、ワード線WLと接続される。また、第6のトランジスタT6のソース端子は、アクセストランジスタA5及びF5のゲート端子と接続され、ワード線WLの電圧を供給する。このように、評価セルCijの回路構成は、列選択線Xmに供給されるXセレクト信号XSm及び行選択線Ynに供給されるYセレクト信号YSnに応じて、評価セルCijが有する測定用メモリセル5の各ノードと、上記第1の入出力線V0、第2の入出力線V1、電源線VDD、第1ビット線BLT、第2ビット線BLC、ワード線WLを接続する回路構成にする。SRAMのメモリセルの動作以下では、SRAMの製品のメモリセルの動作を、図3のSRAM用TEGの測定用メモリセル5で示した回路の記号を用いて説明する。メモリセルの読み出し動作において、アクセストランジスタA5及びF5のゲート電圧をHレベルとして、セル電流IcellによりビットノードBTかBCのいずれかをLレベルへと駆動する。これにより、製品においては、ビット線間に差電圧が生じ、これをSRAMのセンスアンプが増幅し、データを外部へ読み出す。例えば、メモリセルがデータ1を保持している場合、インバータ回路I2の出力である第2のラッチノードLN2の電圧はLレベルVSSCの電圧レベルであり、インバータ回路I1の出力である第1のラッチノードLN1の電圧レベルはHレベル電源線VDDの電圧レベルである。この場合、メモリセルは、アクセストランジスタF5及びドライバトランジスタE5からなる直列回路にセル電流Icellを流して、第2ビットノードBCをLレベルへと放電する。また、メモリセルは、書き込み動作において、同じくアクセストランジスタA5及びF5のゲート電圧をHレベルとして、ビットノードBTかBCのいずれか一方をHレベル、他方をLレベルへバイアスすることにより、データが書き込まれる。例えば、データ1から0へ書き換える場合、第1ビットノードBTをLレベル、第2ビットノードBCをHレベルとし、インバータ回路I1、I2から構成されるフリップフロップ回路を反転させ、インバータ回路I2の出力である第2のラッチノードLN2の電圧をHレベルとし、インバータ回路I1の出力である第1のラッチノードLN1の電圧レベルをLレベルとする。図4は、このように構成されたメモリセルにおけるデータ記憶安定性を示す双安定特性バタフライカーブ;butterflycurveの図である。これは、メモリセルの回路のノードの電圧を示す。すなわち、ラッチノードLN1、LN2の電圧をそれぞれV0、V1とし、横軸にV1、縦軸にV0を取ってプロットしたインバータ回路I1のトランスファーカーブV1―V0静特性と、横軸にV0、縦軸にV1を取ってプロットしたインバータ回路I2のトランスファーカーブを重ねて示したものである。ここで、アクセストランジスタA5及びF5のゲートとビットノードBT及びBCは、製品における実際の動作を反映するように、電源電圧にバイアスされている。図4において、メモリセルがデータ1を保持している状態、つまり第1のラッチノードLN1の電圧V0がHレベルで第2のラッチノードLN2の電圧V1がLレベルの状態は上記2つのトランスファーカーブの交点XAに対応し、データ0を保持している状態は交点XBに対応する。また、2つのトランスファーカーブに囲まれた2つの領域に内接する最大正方形の1辺の長さをスタティックノイズマージンSNMと定義する。一般に、スタティックノイズマージンが大きいほどメモリセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。従って、スタティックノイズマージンを大きく取ることがSRAMセルを設計する上で重要なポイントとなる。また、トランスファーカーブが電源電圧から落ち始める点AのX座標はドライバトランジスタC5の閾値電圧Vthn、ロードトランジスタB5の閾値電圧Vthpの影響を受ける。閾値電圧Vthnが高く、閾値電圧Vthpの絶対値が低いほど、点Aは図中右方向へ移動し、SNMは大きくなる。しかし、ドライバトランジスタC5の閾値電圧Vthnを高く設定すると、セル電流Icellは減少してしまい、動作速度が低下してしまう。また、ロードトランジスタB5の閾値電圧Vthpの絶対値を低くすると、複合セルMCの待機時スタンバイ時の電流が増大してしまう。また、閾値電圧Vthnが高く、閾値電圧Vthpの絶対値が低くすると、インバータ回路I1、I2からなるフリップフロップ回路は反転しにくくなるものの、このことは書き込み動作においてフリップフロップ回路を反転させにくくなることを意味し、書き込み動作を困難なものとする。また、トランスファーカーブがLレベルへ落ちたあとの点BのY座標はドライバトランジスタC5とアクセストランジスタA5の駆動能力の比で決まる。すなわち、ドライバトランジスタC5の駆動能力をアクセストランジスタA5の駆動能力に対して大きくすることで、点BのY座標の値は小さくなり、SNMを大きくとることができる。しかし、ドライバトランジスタの駆動能力を上げるためには、チャネル幅Wを大きくする必要があり、メモリセルのメモリセルサイズが増大することにつながってしまう。このように、メモリセルにおけるデータ記憶の安定性向上SNMの増大を図ることは、セル電流Icellを大きくすること、メモリセルサイズを小さくすること、書き込み動作マージンを大きくとることと、それぞれトレードオフの関係にある。SRAMセルが微細化し、それに伴い低電圧化すると、SRAMセルを構成する上記各トランジスタのランダムばらつきも増大し、これら全てを両立させるしきい値電圧の設定ウィンドウは狭くなり、プロセス開発初期において、セル設計、セルサイズの決定が困難になる問題がある。ここで言う設定ウィンドウとは、例えば、プロセス条件イオン条件の決定において、SRAMを構成するNチャネルトランジスタの閾値電圧VtnをX軸、Pチャネルトランジスタの閾値電圧の絶対値VtpをY軸とするグラフを考えた場合、SNM、Icellが最適となるような点Vtn、Vtpを中心に置いて囲んだ境界領域を指す。すなわち、この設定ウインドウの中では、Vtn、Vtpがばらついても、SNMとIcellが確保され、SRAM歩留が確保される領域を指す。この問題に対して、本実施形態のSRAM用TEGにおいては、複数の評価セルCijにおける測定用メモリセル5の電気特性を正確に測定することで、設計した回路構成のメモリセルに対して、回路特性のばらつきデータを正確に収集できるようにする。それにより、しきい値電圧の設定ウィンドウを正確に求めることができる。また、本実施形態のSRAM用TEGにおいては、SRAM用TEG内に特性の異常な測定用メモリセル5が見つかった場合、個々のトランジスタの特性を詳細に評価できる。すなわち、本発明のSRAM用TEGは、m×n個の評価セルCij各々を、測定用メモリセル5をダミーセルで囲んで形成した複合セルMCと、選択回路10と、第1のトランジスタT1~第6のトランジスタT6とで構成し、測定用メモリセル5の各ノードに各電源線を接続して電圧を供給、あるいは電圧を検出できるようにすることで、測定用メモリセル5を構成する個々のトランジスタの特性評価SNM、Icell特性評価を可能にする。特に、本実施形態では、測定用メモリセル5の電気特性の測定を正確に行うために、複合セルMCの中の回路を、測定用メモリセル5と、その周囲のダミーのメモリセルダミーセルで構成し、測定用メモリセル5が各評価セルCij内において、必ず他のメモリセルダミーセルで周囲を囲まれるように構成する。すなわち、SRAM用TEGの各評価セルCij毎に、測定用メモリセル5を、通常のSRAMにおける1つのメモリセルと同様に、他のメモリセルで周囲を囲まれている回路構成にした。これにより、SRAM用TEGが測定する測定用メモリセル5の電気特性を実際のSRAM中のメモリセルの電気特性に近づけることができる効果がある。それにより、本発明のSRAM用TEGを用いてメモリセルの電気特性を測定することで、SRAMのメモリセルの電気特性をより正確に把握でき、SRAMを適切に設計できる効果がある。SRAM用TEGの回路の動作以下では、図5を参照して、本実施形態のSRAM用TEGで評価セルC11を選択して、その複合セルMC内の測定用メモリセル5の電気特性を測定する際の、回路の動作を説明する。評価セルC11の選択動作まず、図2において、列選択線X1及び行選択線Y1のそれぞれに1を示すXセレクト信号XS1及びYセレクト信号YS1が供給されて評価セルC11が選択されると、1列目に属する列電源線切替回路PSW1におけるトランジスタV1T1、トランジスタVDDT1及びトランジスタV0T1が全てオン状態となるため、1列目に属する第2の副入出力線V11と第2の入出力線V1とが接続され、副電源線VDD1と電源線VDDとが接続され、第1の副入出力線V01と第1の入出力線V0とが接続される。一方、他の列2列目~m列目に属する列選択線X2~Xmのそれぞれには、0を示すXセレクト信号XS2~XSmが供給されるため、2列目~m列目に属する列電源線切替回路PSW2~PSWmにおける各トランジスタはオフ状態となり、2列目~m列目に属する第2の副入出力線V12~V1m、副電源線VDD2~VDDm及び第1の副入出力線V02~V0mは、第2の入出力線V1、電源線VDD及び第1の入出力線V0と非接続状態となる。また、この時、行選択線Y1にYセレクト信号YS1が供給されて、1行目に属する行電源線切替回路SSW1におけるトランジスタBLCT1、トランジスタWLT1及びトランジスタBLTT1が全てオン状態となるため、1行目に属する第2ビット線BLC1が第2ビット主電源線BLCに接続され、副ワード線WL1がワード線WLに接続され、第1ビット線BLT1第1ビット副電源線が第1ビット線BLT第1ビット主電源線に接続される。一方、他の行2行目~n行目に属する行選択線Y2~Ynのそれぞれには、0を示すYセレクト信号YS2~YSnが供給されるため、2行目~n行目に属する行電源線切替回路SSW2~SSWnにおける各トランジスタはオフ状態となり、2行目~n行目に属する第2ビット線第2ビット副電源線BLC2~BLCm、ワード線WL2~WLm及び第1ビット線第1ビット副電源線BLT2~BLTmは、第2ビット主電源線BLC、ワード線WL及び第1ビット主電源線BLTと非接続状態となる。そして、評価セルC11では、選択回路10から1を示す選択信号が出力され、第1のトランジスタT1~第6のトランジスタT6の全てはオン状態となり、測定用メモリセル5の第2のラッチノードLN2は第2の副入出力線V11と接続され、第2ビットノードBCは第2ビット線BLC1と接続され、第1のラッチノードLN1は第1の副入出力線V01と接続され、第1ビットノードBTは第1ビット副電源線BLT1と接続され、測定用メモリセル5の電源ロードトランジスタB5、D5のソース端子は副電源線VDD1と接続され、アクセストランジスタA5及びF5のゲート端子は副ワード線WL1と、それぞれ接続される。この様に、SRAM用TEGの評価セルC11が選択されて、その複合セルMCの測定用メモリセル5の特性が測定されている間、1列目に属する他の評価セルC21~Cn1における第1のトランジスタT1~第6のトランジスタT6の全てはオフ状態となるため、評価セルC21~Cn1における測定用メモリセル5は1列目に属する第2の副入出力線V11、副電源線VDD1及び第1の副入出力線V01と電気的に切り離された状態となる。また、1行目に属する他の評価セルC12~C1mにおける第1のトランジスタT1~第6のトランジスタT6の全てはオフ状態となるため、評価セルC12~Cn1における測定用メモリセル5は1行目に属する第2ビット副電源線BLC1、第1ビット副電源線BLT1、副ワード線WL1と電気的に切り離された状態となる。すなわち、本実施形態に係る半導体評価回路では、選択対象の評価セルC11が属する列ここでは1列目の第2の副入出力線V11、副電源線VDD1及び第1の副入出力線V01のみを第2の入出力線V1、電源線VDD及び第1の出力線V0に接続し、他の列2列目~m列目の第2の副入出力線V12~V1m、副電源線VDD2~VDDm及び第1の副入出力線V02~V0mは、列電源線切替回路PSW2~PSWmによって、第2の入出力線V1、電源線VDD及び第1の入出力線V0と電気的に切り離した状態としている。一方、行方向の配線についても同様に、選択対象の評価セルC11が属する行ここでは1行目の第2ビット副電源線BLC1、第1ビット副電源線BLT1、副ワード線WL1のみを第2ビット線BLC、第1ビット線BLT、ワード線WLに接続し、他の行2行目~n行目の第2ビット副電源線BLC2~BLCn、第1ビット副電源線BLT2~BLTn及び副ワード線WL2~WLnは、行電源線切替回路SSW2~SSWnによって、第2ビット線BLC、第1ビット線BLT、ワード線WLと電気的に切り離した状態としている。複合セルMCの回路の動作このような状態で、外部の電源供給装置、例えばテスタと、第2の主入出力端子V1P第2の入出力線V1、第1の主入出力端子V0P第1の入出力線V0、主電源端子VDDP電源線VDD、第2ビット主電源端子BLCP第2ビット線BLC、第1ビット主電源端子BLTP第1ビット線BLT、主ワード端子WLPワード線WLを接続/非接続オープンし、評価セルC11の複合セルMCの測定用メモリセル5の各ノードが所望の電圧になるように、電源供給装置から供給する電圧を調整する。例えば、図5の表のように、測定対象のトランジスタの所定端子に供給する電圧を固定し、或いは電圧を所望の範囲で振って、流れる電流を測定することにより、測定用メモリセル5の特性評価を行う。電流を測定するためには、図5の表で指定した電流測定端子と電源供給装置との間に直列に電流計を接続し、その値をモニターすることで、その端子に流れる電流を測定する。アクセストランジスタF5の閾値電圧Vthを測定する場合本実施形態でアクセストランジスタF5の電気特性を測定する場合、図5の表のように、電源線VDD、セル電源線VDDC及び第1ビット線BLTをオープンとする。そして、セル接地ノードVSSCNに接続するセル接地線VSSCに0V、第1のラッチノードLN1に接続する第1の入出力線V0に0V、第2のラッチノードLN2に接続する第2の入出力線V1に0V、第2ビット線BLCに0.1Vを供給し、ワード線WLに供給する電圧を0Vから1.5Vまで上昇させる。すなわち、アクセストランジスタF5のドレインソース間を0.1Vとし、ワード線WLからゲートソース間に電圧を加えていくことで、例えばドレイン電流が0.1μA流れた時を閾値電圧Vthと定義し、アクセストランジスタF5のVthを測定することができる。なお、アクセストランジスタF5のドレイン電流を測定するには、第2ビット主電源端子BLCPとその端子に電圧を供給する装置との間に直列に電流計を接続して測定する。この測定において、第1の入出力線V0に0Vを供給した理由は、ドライバトランジスタE5をオンさせないためである。また、電源線VDD及びセル電源線VDDCをオープンとした理由は、ロードトランジスタD5から、ラッチノードLN2へ電流が流れ込まないようにするためである。また、第1ビット線BLTをオープンとした理由は、第1の入出力線V0からアクセストランジスタA5を介して第1ビット線BLTへ電流が流れないようにするためである。また、アクセストランジスタA5についても、同様にしてVthを測定することができる。アクセストランジスタF5の静特性を測定する場合また、測定項目は閾値電圧Vtだけでなく、アクセストランジスタF5の静特性のドレイン電流の測定も可能である。そのために、図5の表のように、ワード線WLに1.5V、第2ビット線BLCに0Vから1.5Vの電圧を供給することでアクセストランジスタF5の静特性のドレイン電流の測定が可能である。また、アクセストランジスタA5についても、同様にして静特性のドレイン電流を測定することができる。ドライバトランジスタE5の閾値電圧Vthを測定する場合本実施形態でドライバトランジスタE5の電気特性を測定する場合、図5の表のように、電源線VDD、セル電源線VDDC、第1ビット線BLT及び第2ビット線BLCをオープンとする。そして、セル接地ノードVSSCNに接続するセル接地線VSSCに0V、第2の入出力線V1に0.1V、ワード線WLに0Vを供給し、第1の入出力線V0に供給する電圧を0Vから1.5Vまで上昇させる。すなわち、ドライバトランジスタE5のドレインソース間を0.1Vとし、ゲートソース間に電圧を加えていくことで、例えばドレイン電流が0.1μA流れた時を閾値電圧Vthと定義し、Vthを測定することができる。この際、電源線VDD及びセル電源線VDDCをオープンとした理由は、ロードトランジスタD5及びB5から、各ラッチノードへ電流が流れ込まないようにするためである。また、第1ビット線BLT及び第2ビット線BLCをオープンとした理由は、それぞれ第1の入出力線V0、第2の入出力線V1からアクセストランジスタA5、F5を介して、第1ビット線BLT、第2ビット線BLCへリーク電流が流れないようにするためである。図6は、図3で示した回路で、電気特性を測定する方法を示した説明図である。図では、NチャンネルのドライバトランジスタE5の閾値電圧Vthを測定するための、配線へのバイアスの印加状態を示している。第2のラッチノードLN2に接続するドライバトランジスタE5のドレインには、第2の入出力線V1から微小の一定電圧0.1Vを印加し従ってNチャンネルのドライバトランジスタC5はOFF、第1のラッチノードLN1に接続するドライバトランジスタE5のゲートには、第1の入出力線V0から供給する電圧を0~1.5Vまで変化させ、ドレイン電流を測定することにより閾値電圧Vthを求める。このとき、第1のラッチノードLN1に接続されているロードトランジスタD5のゲートには、第1の入出力線V0の電位が印加され、ON導通状態になる。このロードトランジスタD5から、ラッチノードへ電流が流れ込まないようにするため、この測定では、ロードトランジスタD5のソース端子が接続する電源線ノードVDDNに電源線VDDの電位メモリ部の電源電圧を印加せず、オープンバイアスが印加されていないとしてある。したがって電源線ノードVDDNに接続して電位を共有しているダミーセル2の左側のインバータの電源端子、測定用メモリセル5の電源端子、ダミーセル8の右側のインバータの電源端子の電位はオープンとしている。この測定では、セル接地ノードVSSCNに接続するドライバトランジスタE5のソース端子は測定のために接地する必要があるため、セル接地ノードVSSCNにセル接地線VSSCの電位メモリ部の接地電位を印加して0Vにしてある。セル接地ノードVSSCNに接続するダミーセル1の右側のインバータの接地端子、測定用メモリセル5の接地端子、ダミーセル6の左側のインバータの接地端子、ダミーセル8の右側のインバータの接地端子もセル接地線VSSCの電位の0Vにバイアスされている。また、ドライバトランジスタE5のドレイン端子に第2ビット線BLCを接続するスイッチであるNチャンネルトランジスタのアクセストランジスタF5をOFF切断にしてドライバトランジスタE5のドレイン端子を開放する必要があることと、周りの影響を断つため、アクセストランジスタF5のゲート端子に接続するワード線WLを0Vに接地する。そのワード線WLのノードに接続するダミーセル4と6のワード線入力用に相当する各アクセストランジスタのゲート端子も一緒に接地される。また、ダミーセル1、2、3、7、8、9のワード線入力用に相当する各アクセストランジスタのゲート端子はセル接地ノードVSSCNに接続してあるので、セル接地ノードVSSCNにセル接地線VSSCの電位を印加したことで、これらも0Vに接地される。この測定では、セル接地線VSSCに測りたい電流の他にリーク電流が流れる可能性があるため、セル接地線VSSCに接続するセル接地端子VSSCPの電流は信用できないが、第2の入出力線V1からドライバトランジスタE5のドレインに流入するドレイン電流を測定することで、閾値電圧Vthを正確に測定することができる。すなわち、ドライバトランジスタE5のドレイン電流を測定するには、第2の主入出力端子V1Pとその端子に電圧を供給する装置との間に直列に電流計を接続して測定する。ドライバトランジスタE5の静特性を測定する場合また、測定項目は閾値電圧Vthだけでなく、ドライバトランジスタE5の静特性のドレイン電流の測定も可能である。そのために、図5の表のように、第1の入出力線V0に1.5Vの電位を加え、第2の入出力線V1に0Vから2Vの電位を供給する。この際に、第1の入出力線V0から、ロードトランジスタB5と、ダミーセル2のトランジスタB2とC2及びダミーセル8のトランジスタB8とC8を経由してセル接地ノードVSSCNにリーク電流が流れ、それがセル接地線VSSCからセル接地端子CSSCPから流出する。しかし、ドライバトランジスタE5に関しては、ロードトランジスタD5、アクセストランジスタF5がオフしているため、ドライバトランジスタE5のドレイン電流が他のノードへ流れ込むことはない。そのため、第2の入出力線V1からドライバトランジスタE5のドレインに流入するドレイン電流を測定することで、ドライバトランジスタE5のドレイン電流の正確な測定が可能である。ロードトランジスタD5の閾値電圧Vthを測定する場合ロードトランジスタD5の電気特性を測定する場合、図5の表のように、セル接地線VSSC、第1ビット線BLT及び第2ビット線BLCをオープンとする。そして、電源線VDDに1.5V、セル電源線VDDCに1.5V、ワード線WLに0V,第2の入出力線V1に1.4Vを供給し、第1の入出力線V0に供給する電圧を0Vから1.5Vまで上昇させる。すなわち、ロードトランジスタD5のドレインソース間を0.1Vとし、ゲートソース間に負電圧を加えることで、例えばドレイン電流が0.1μA流れた時をロードトランジスタD5の閾値電圧Vthと定義し、閾値電圧Vthを測定することができる。この際、セル接地線VSSCをオープンとした理由は、ラッチノードLN1又はLN2から、ドライバトランジスタC5及びE5を介して電流が流れ出さないようにするためである。また、第1ビット線BLT及び第2ビット線BLCをオープンとした理由は、それぞれ第1の入出力線V0、第2の入出力線V1からアクセストランジスタA5、F5を介して、第1ビット線BLT、第2ビット線BLCへリーク電流が流れないようにするためである。この測定では、セル接地線VSSCに測りたい電流の他にリーク電流が流れる可能性があるため、セル接地線VSSCの接続するセル接地端子VSSCPの電流は信用できないが、第2の主入出力端子V1Pから第2の入出力線V1を経由してロードトランジスタD5のドレインに流入してセル接地線VSSCへ流出するドレイン電流を測定することで、閾値電圧Vthを正確に測定することができる。すなわち、ロードトランジスタD5のドレイン電流を測定するには、第2の主入出力端子V1Pに電流計の一端を接続して電流を測定するようにし、その電流計の他端を、その端子に電圧を供給する外部の電源装置に接続する。このように本発明のSRAM用TEGの評価セルCijでは、個々のトランジスタの詳細な評価が可能である効果がある。<第1の実施形態における、メモリセルの電気特性測定の制約>第1の実施形態には、以下に説明する点で、電気特性の測定が困難、あるいは、測定が不便である制約がある。ドライバトランジスタE5の電気特性を測定する際の制約第1の実施形態では、以下に説明するように、ドライバトランジスタの電気特性を測定する場合に、ダミーセルと共有している一部の配線を通りダミーセルにリーク電流が流れる場合がある。すなわち、ドライバトランジスタのドレイン電流を測定する際に、セル接地線VSSCに測りたい電流の他にリーク電流が流れる可能性があり、セル接地線VSSCの電流は信用できない。そのため、例えば、ドライバトランジスタE5のドレイン電流を測定する際には、第2の入出力線V1からドライバトランジスタE5のドレインに流入する流入する電流を測定する必要があるという測定上の制約がある不便さがある。詳しくは、図5の表に示すバイアス状態に測定用メモリセル5の回路のノードを設定する。すなわち、ドライバトランジスタE5の閾値電圧Vthを測定する場合には、ロードトランジスタD5及びB5から、各ラッチノードへ電流が流れ込まないようにするために、測定用メモリセル5の電源線ノードVDDNを電源線VDDに接続せずオープン状態にする。また、セル電源線VDDCの接続する測定用メモリセル5の回路のノードをオープン状態にする。更に、第1の入出力線V0、第2の入出力線V1からアクセストランジスタA5、F5を介して第1ビット線BLT、第2ビット線BLCへリーク電流が流れないようにするために、第1ビット線BLT及び第2ビット線BLCの接続する測定用メモリセル5のノードをオープン状態にして測定を行う。その状態で第2のラッチノードLN2に加える第2の入出力線V1の電位を0.1Vの低い電位に設定する。この状態、すなわち、図6で示したようなバイアス状態で、第1のラッチノードLN1に加える第1の入出力線V0の電位を0Vから1.5Vまで変化させる。その場合に、測定用メモリセル5のPチャンネルのロードトランジスタB5の電位が図6に示すように変化する。V1が0.1Vの微小電圧であるから、測定用メモリセル5のPチャンネルのロードトランジスタB5のゲート電圧に微小電圧が印加し、ON状態となっているので、第1の入出力線V0の0Vから1.5Vの電圧が、ロードトランジスタB5のソース端子に接続されているオープン状態の電源線ノードVDDNにあらわれる。そして、その電源線ノードVDDNに、ダミーセル2のPチャンネルのロードトランジスタB2のソース端子も接続されているので、その電圧も同様に変化する。また、ダミーセル2の電源共有インバータ回路、すなわち、左側のインバータ回路を構成するロードトランジスタB2とドライバトランジスタC2のゲートがバイアスされておらず不定であり、更に、ドライバトランジスタC2のソース端子がセル接地ノードVSSCNに接続され、そのセル接地ノードVSSCNがセル接地線VSSCに接続されて電位がバイアスされている。そのため、第1の入出力線V0から、ロードトランジスタB5、電源線ノードVDDN、電源共有インバータ回路のロードトランジスタB2とドライバトランジスタC2とセル接地ノードVSSCNを経由してセル接地線VSSCにリーク電流が流れてしまう。同様に、電源線ノードVDDNに接続された、ダミーセル8の電源共有インバータ回路、すなわち、右側のインバータ回路のロードトランジスタD8のソース電圧も同様に変化する。そしてダミーセル8のロードトランジスタD8とドライバトランジスタE8のゲートがバイアスされておらず不定である。また、ドライバトランジスタE8のソース端子がセル接地ノードVSSCNに接続され、そのセル接地ノードVSSCNに接地線VSSCの接地電位にバイアスされていることから、第1の入出力線V0から、ロードトランジスタB5、電源線ノードVDDN、電源共有インバータ回路のロードトランジスタD8とドライバトランジスタE8とセル接地ノードVSSCNを経由してセル接地線VSSCにリーク電流が流れてしまう。このため、第1の実施形態では、ドライバトランジスタE5のドレイン電流を測定する際には、第2の入出力線V1からドライバトランジスタE5のドレインに流入する電流を測定する必要があるという測定上の制約がある不便さがある。このように、ダミーセル2及び8の電源共有インバータ回路を経由してセル接地線VSSCにリーク電流が流れてしまう問題は、ドライバトランジスタE5の電気特性を測定する場合に限らず、ドライバトランジスタC5の電気特性を測定する場合にも同様に発生する。ロードトランジスタの静特性が正確に測定できない制約また、第1の実施形態では、以下に説明するように、ロードトランジスタの静特性のドレイン電流の正確な測定ができない、測定上の制約がある。詳しくは、図7に示すように、ロードトランジスタD5の静特性のドレイン電流を測定する場合は、セル接地ノードVSSCNをオープン状態にする。また、第1ビット線BLT及び第2ビット線BLCをオープンとする。また、電源線VDDに1.5V、セル電源線VDDCに1.5V、ワード線WLに0V,第2の入出力線V1に1.4Vを供給する。そして、第1の入出力線V0に0.5V、第2の入出力線V1に0Vから1.5Vの電圧を供給して測定する場合に、以下に説明するリーク電流が流れ、測定を不正確にする、測定上の制約がある。すなわち、この測定に際して、1.5Vの電源線VDDから、ダミーセル2の電源共有インバータ回路のトランジスタB2とC2と、オープン状態のセル接地ノードVSSCNを経由して、セル接地ノードVSSCNにソース端子が接続するドライバトランジスタE5を経由して第2の入出力線V1へリーク電流が流れ込んでしまう。更に、1.5Vの電源線VDDから、ダミーセル8の電源共有インバータ回路のトランジスタD8とE8と、オープン状態のセル接地ノードVSSCNとドライバトランジスタE5を経由して第2の入出力線V1へリーク電流が流れ込んでしまう。つまり、電源線VDDにも、第2の入出力線V1にも、ダミーセル2及びダミーセル8の電源共有インバータ回路を通るリーク電流が、ドライバトランジスタE5を経由して流れてしまう。そのため、ロードトランジスタD5の静特性のドレイン電流は、電源線VDDの電流を測定しても第2の入出力線V1の電流を測定しても、測定値にリーク電流が混ざってしまうので、ロードトランジスタD5の静特性のドレイン電流は正確に測定できない、という制約がある。このように、ダミーセル2及び8の電源共有インバータ回路を経由して第2の入出力線V1へリーク電流が流れてしまう問題は、ロードトランジスタD5の静特性のドレイン電流を測定する場合に限られず、ロードトランジスタB5の静特性のドレイン電流を測定する場合にも、ダミーセル2及び8の電源共有インバータ回路を経由して第1の入出力線V0へリーク電流が流れてしまう。以上で説明したように、第1の実施形態では、SRAM用TEGの中でリーク電流が発生するため、メモリセルのロードトランジスタD5の静特性のドレイン電流を正確に測定できない制約がある。また、ドライバトランジスタE5の電気特性の測定中に、余計なリーク電流がダミーセル2及び8を経由してセル接地線VSSCに流れ込むので、セル接地線VSSCの電流の測定は行えず、第2の入出力線V1からドライバトランジスタE5のドレインに流入する流入する電流を測定する必要があるという測定上の制約がある不便さがある。<第2の実施形態>第2の実施形態では、第1の実施形態のこれらの欠点を以下の構成により改善し、メモリセルの電気特性の測定にあたって、第1の実施形態よりも更に正確に電気特性を測定し、また、測定の制約を少なくして測定することができるSRAM用TEGを得る。複合セルMC図8は、第2の実施形態のSRAM用TEGの評価セルCijの構成を示した説明図である。図8は、第1の実施形態の図3と同様に、SRAMを構成するメモリセルを用いている。すなわち、2つのインバータの入力と出力をタスキ掛けに接続してフリップフロップ回路を構成し、そのフリップフロップ回路の2つの出力端子ラッチノードに、ゲート端子にワード信号が入力されて信号をスイッチングするトランスファーゲートのアクセストランジスタに接続して形成されたメモリセルを用いる。そして、1つのメモリセルを測定用メモリセル5とし、その周囲に同じ構造のメモリセルをダミーセルとして配置する。測定用メモリセル5とダミーセルは、ワード線に相当する配線が横方向に、ビット線に相当する配線が縦方向になるように、SRAMの構成と同様に配置する。そして、測定用メモリセル5に列方向上下で隣接する2つのダミーセル毎に、そのダミーセルのフリップフロップ回路を構成する2つのインバータのうちの1つのインバータ回路を、その電源端子を測定用メモリセル5の電源端子と共通の電源線ノードVDDNに接続しすることで電源共有インバータ回路にする。その電源共有インバータ回路の接地端子をセル接地ノードVSSCNに接続し、電源共有インバータ回路の入力端子ゲートのラッチノードに接続するアクセストランジスタのゲート端子をTEG接地線VSS1に接続する。複合セルMC内の各メモリセルの各端子の電気接続この第2の実施形態の複合セルMCの回路を図8に示すが、図8は、第1の実施形態を示す図3の回路に対して、以下の配線を追加している。第1の実施形態の図3と同様に、SRAMを構成するメモリセルを用いている。すなわち、2つのインバータの入力と出力をタスキ掛けに接続してフリップフロップ回路を構成し、そのフリップフロップ回路の2つの出力端子ラッチノードに、ゲート端子にワード信号が入力されて信号をスイッチングするトランスファーゲートのアクセストランジスタに接続して形成されたメモリセルを用いる。1つのメモリセルを測定用メモリセル5とし、その周囲に同じ構造のメモリセルをダミーセル1、2、3、4、6、7、8、9として配置する。測定用メモリセル5とダミーセルは、ワード線に相当する配線が横方向に、ビット線に相当する配線が縦方向になるように、SRAMの構成と同様に配置する。ワード線第2の実施形態では、第1の実施形態と同様に、ダミーセル4、測定用メモリセル5、ダミーセル6と、ダミーセル1、2、3、7、8、9のメモリセルはそれぞれ別にワード線用のノードを共有しているが、以下の回路構成が異なる。すなわち、ダミーセル1、2、3、7、8、9のワード線は、SRAM用TEG全体に共通に用いられるTEG接地線VSS1に接続する。つまり、ワード線入力用に相当する、ダミーセル1のアクセストランジスタA1とF1のゲートと、ダミーセル2のアクセストランジスタA2とF2のゲートと、ダミーセル3のアクセストランジスタA3とF3のゲートと、ダミーセル7のアクセストランジスタA7とF7のゲートと、ダミーセル8のアクセストランジスタA8とF8のゲートと、ダミーセル9のアクセストランジスタA9とF9のゲートをTEG接地線VSS1に接続する。そして、第1の実施形態と同様に、残りの、ダミーセル1の右側の接地端子、2の左側の接地端子、4の右側の接地端子、測定用メモリセル5の接地端子、ダミーセル6の左側の接地端子、8の右側の接地端子、9の左側の接地端子は、セル接地ノードVSSCNに接続する。一方測定用メモリセル5とダミーセル4、6のワード線用ノードは、ワード線WLに接続する。これにより、これらのダミーセル1、2、3、7、8、9のワード線用ノードは、TEG接地線VSS1に接続し、測定用メモリセル5のセル接地ノードVSSCNとは分離して、電位を共有させない。このため、測定条件によって測定用メモリ5のセル接地線VSSCの電位が変動しても、TEG接地線VSS1に接続したこれらのワード線用ノードの電位を変動させず安定させることができる効果がある。また、第2の実施形態では、第1の実施形態の回路には以下の配線が追加されている。すなわち、測定用メモリセル5の上のダミーセル2については、ロードトランジスタB2、ドライバトランジスタC2で構成される左側の電源共有インバータ回路の入力端子である第2のラッチノードLN22と、そのラッチノードLN22に接続するアクセストランジスタF2のゲート端子とを接続して、それを共通のTEG接地線VSS1に接続する。これにより、電源共有インバータ回路の入力端子であるラッチノードLN22をTEG接地線VSS1に接続する。同様に、測定用メモリセル5の下のダミーセル8についても、ロードトランジスタD8、ドライバトランジスタE8で構成される右側の電源共有インバータ回路の入力端子である第1のラッチノードLN18と、そのラッチノードLN18に接続するアクセストランジスタA8のゲート端子とを接続して、それを共通のTEG接地線VSS1に接続する。これにより、電源共有インバータ回路の入力端子であるラッチノードLN18をTEG接地線VSS1に接続する。それらの配線以外の部分、例えば、電源線VDDを第3のトランジスタT3を介して接続する電源線ノードVDDNの配線等は第1の実施形態と同様に配線する。複合セルMCの回路の動作ダミーセル2では、ワード入力用に相当するアクセストランジスタF2のゲートとフリップフロップ回路のラッチノードLN22がTEG接地線VSS1に接続されている。そのため、電源共有インバータ回路のドライバトランジスタC2は、TEG接地線VSS1に接続されたラッチノードLN22にゲート端子が接続しているため、OFF状態となり、ロードトランジスタD5の電気特性を測定する際も、ドライバトランジスタE5の電気特性を測定する際も、電源共有インバータ回路のドライバトランジスタC2にリーク電流が流れず安定している。一方、ダミーセル8のロードトランジスタD8のソース電圧も同様に変化する。本実施形態では、ダミーセル8において、ワード入力用に相当するアクセストランジスタA8のゲートとフリップフロップ回路のラッチノードLN18がTEG接地線VSS1に接続されている。そのため、電源共有インバータ回路のドライバトランジスタE8は、TEG接地線VSS1に接続されたラッチノードLN18にゲート端子が接続しているため、OFF状態となり、ロードトランジスタD5の電気特性を測定する際も、ドライバトランジスタE5の電気特性を測定する際も、電源共有インバータ回路のドライバトランジスタE8にリーク電流が流れず安定している。このように、本実施形態では、電源共有インバータ回路のドライバトランジスタC2及びE8にリーク電流が流れないため、ロードトランジスタD5やドライバトランジスタE5のドレイン電流を、セル接地線VSSCに接続するセル接地端子VSSCPの電流を測定することでも測定できる効果がある。特に、本実施形態では、ダミーセル2と8の電源共有インバータ回路からセル接地線VSSCにリークが流れない効果があるので、測定用メモリセル5からセル接地線VSSCに流れる総体のセル電流Icellをセル接地端子VSSCPの電流を測定することで正確に測定できる効果がある。ドライバトランジスタE5の閾値電圧Vthを測定する場合以下では、図9を参照して、第2の実施形態のSRAM用TEGの動作を説明する。図9では、図2のSRAM用TEGのうちの1つの評価セルC11を選択し、その評価セルC11の複合セルMC内の測定用メモリセル5のドライバトランジスタE5の電気特性を測定する方法を示す。図9には、測定用メモリセル5のドライバトランジスタE5の閾値電圧Vthを測定するための、配線へのバイアスの印加状態を示す。第1の実施形態と同様に、図5の表のように、電源線VDD、セル電源線VDDC、第1ビット線BLT及び第2ビット線BLCをオープンとする。また、セル接地ノードVSSCNに接続するセル接地線VSSCに0Vを供給する。そして、ドライバトランジスタE5のドレインが接続するラッチノードLN2には、微小の一定電圧V1=0.1Vを印加し従って、ラッチノードLN2にゲート端子が接続するNチャンネルのドライバトランジスタC5はOFF、ドライバトランジスタE5のゲートが接続するラッチノードLN1に加える第1の入出力線V0の電位を0~1.5Vまで変化させ、ドライバトランジスタE5のドレイン電流を測定することによりドライバトランジスタE5の閾値電圧Vthを求める。なお、ドライバトランジスタE5のドレイン電流を測定するには、第2の主入出力端子V1Pとその端子に電圧を供給する装置との間に直列に電流計を接続することでドレイン電流を測定する。このとき、ラッチノードLN1にゲート端子が接続されているロードトランジスタD5のゲートにも入出力線V0の電圧が印加され、V0の電位が0.9V以上に上昇すれば、ロードトランジスタD5がON導通状態になる。そのロードトランジスタD5に電流を流さないために、ロードトランジスタD5のソース端子に接続する電源線ノードVDDNと電源線VDDを接続する第3のトランジスタT3をオープンバイアスが印加されていないにする。それにより、電源線VDDの電位と電源線ノードVDDNを切り離して、ロードトランジスタD5に電源電圧を加えないようにする。その結果、電源線ノードVDDNに接続しているダミーセル2の電源共有インバータ回路左側の電源端子、メモリセル5の電源端子、ダミーセル8の電源共有インバータ回路右側の電源端子の電位が、電源線VDDの電位から切り離されてオープン状態になる。閾値電圧Vthの測定のために、ドライバトランジスタE5のソース端子を接地する必要があるため、セル接地端子VSSCPから、ダミーセル1の右側、2の電源共有インバータ回路左側、4の右側、測定用メモリセル5、ダミーセル6の左側、8の電源共有インバータ回路右側、9の左側の接地端子が共通に接続するセル接地線VSSCメモリ部の接地電位に、0Vの接地電位を印加して接地する。また、ドライバトランジスタE5の閾値電圧Vthの測定のために、アクセストランジスタF5と、ドライバトランジスタE5のドレインとを切断する必要があることと、周りの影響を断つため、ワード線WL用の主ワード端子WLPに、TEG接地線VSS1の電位を印加し、測定用メモリセル5とダミーセル4、6のワード線の電位も、ダミーセル1、2、3、7、8、9のワード線の電位と同じく、TEG接地線VSS1の接地電位にすることにより、複合セルMCの全てのアクセストランジスタをOFF切断状態にする。本実施形態は、全てのワード線の電位をTEG接地線VSS1の電位でバイアスしたので、TEG接地線VSS1がメモリ部外の論理回路にバイアスされる接地電位であるため、この測定条件によってTEGのワード線の電位電位が変化せず、回路を安定して動作させることができる効果がある。図9で示したようなバイアス状態で、ラッチノードLN1に加える第1の入出力線V0の電位を0から1.5Vまで変化させていった場合、PチャンネルのロードトランジスタB5が次のように変化する。すなわち、ラッチノードLN2に加える第2の入出力線V1の電位が0.1Vの微小電圧であるから、PチャンネルのロードトランジスタB5のゲート電圧に微小電圧が印加されて、ロードトランジスタB5がON状態となっているので、ロードトランジスタB5のソース端子の電圧が、第1の入出力線V0の電位と同じ電位で、0から1.5Vの値で変化する。このソース端子の接続する電源線ノードVDDNは、このとき、電源電圧VDDから切り離されてオープン状態であるので、ダミーセル2の電源共有インバータ回路のロードトランジスタB2のソース端子の接続する電源線ノードVDDNの電位も第1の入出力線V0の電位と同じ電位で変化する。本実施形態は、ダミーセル2において、ワード入力用に相当するアクセストランジスタF2のゲートとフリップフロップ回路のラッチノードLN22とをTEG接地線VSS1に接続しているため、そのラッチノードLN22にゲート端子が接続している電源共有インバータ回路のドライバトランジスタC2はOFF状態となり、ドライバトランジスタC2にリーク電流が流れないので、ロードトランジスタB2がオンになっても、電源線ノードVDDNからダミーセル2のロードトランジスタB2とドライバトランジスタC2から成る電源共有インバータ回路左側を経由してセル接地線VSSCにリーク電流が流れることが無く、TEGの回路の動作が安定する効果がある。また、本実施形態では、ダミーセル8のPチャンネルのロードトランジスタD8のソース端子も同じ電源線ノードVDDNに接続したので、同じように変化する。ダミーセル8において、ワード入力用に相当するアクセストランジスタA8のゲートとフリップフロップ回路のラッチノードLN18とをTEG接地線VSS1に接続することにより、そのラッチノードLN18にゲート端子が接続している電源共有インバータ回路のドライバトランジスタE8はOFF状態となり、ドライバトランジスタE8にリーク電流が流れない。そのため、ロードトランジスタD8がオンになっても、電源線ノードVDDNからダミーセル8のロードトランジスタD8とドライバトランジスタE8から成る電源共有インバータ回路右側を経由してセル接地線VSSCにリーク電流が流れることが無く、TEGの回路の動作が安定する効果がある。すなわち、測定用メモリセル5の上下のダミーセル2と8は、2つのインバータの入力と出力をタスキ掛けに接続し、2つの出力にアクセストランジスタをそれぞれ接続したフリップフロップ回路で構成されている。このフリップフロップ回路を構成する2つのインバータのうち、電源共有インバータ回路の入力端子のラッチノードを、アクセストランジスタのゲート端子と共にTEG接地線VSS1に接続している。その結果、TEG接地線VSS1に接続されたそのラッチノードにゲート端子が接続した電源共有インバータ回路のドライバトランジスタにリーク電流が流れず安定する効果がある。以上で説明したように、本実施形態は、ダミーセル2の電源共有インバータ回路とダミーセル8の電源共有インバータ回路にリーク電流が流れないので、測定用メモリセル5のドライバトランジスタE5のドレイン電流を、第2の入出力線V1から流入する電流で測定する方法の他に、セル接地線VSSCの接続するセル接地端子VSSCPの電流を測定することでも測定できる効果がある。また、同様にして、測定用メモリセル5のドライバトランジスタC5のドレイン電流を、第1の入出力線V0から流入する電流で測定する方法の他に、セル接地端子VSSCPの電流を測定することでも測定できる効果がある。これにより、本実施形態では、ドライバトランジスタC5のドレイン電流も、ドライバトランジスタE5のドレイン電流も、セル接地線VSSCに接続するセル接地端子VSSCPに接続した電流計で共通に測定することができ、測定に制約が少なく便利である効果がある。ロードトランジスタの静特性を測定する場合本実施形態で、ロードトランジスタB5あるいはD5の静電特性を測定する場合も、図8のように、ダミーセル2のラッチノードLN22とダミーセル8のラッチノードLN18をTEG接地線VSS1に接続しているため、ダミーセル2の電源共有インバータ回路のドライバトランジスタC2及びダミーセル8の電源共有インバータ回路のドライバトランジスタE8は常にOFFである。そのため、ロードトランジスタB5又はD5の電気特性を測定する場合も、ドライバトランジスタC5又はE5の電気特性を測定する場合と同様に、電源共有インバータ回路にリーク電流が流れず、ロードトランジスタB5あるいはD5の静特性を正確に測定することができる効果がある。以上のように、本実施形態では、第1の実施形態に比べて、ロードトランジスタB5あるいはD5の静特性を正確に測定することができる効果があり、また、ドライバトランジスタC5及びE5のドレイン電流の測定の制約を少なくして測定できるSRAM用のTEGが得られる効果がある。なお、本発明の構成は、以上の本実施形態で説明した構成に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、複合セルMCのダミーセルの個数は上述した例に限定されず、更に多くのダミーセルで測定用メモリセル5を囲んだ構成にしても良い。また、行と列の関係を入れ替えても良い。また、上記実施形態では、第1の入出力線V0、第2の入出力線V1及び電源線VDDの3本を列方向に設け、第1ビット線BLT、第2ビット線BLC及びワード線WLの3本を行方向に設けた場合を例示したが、これら各線は、列方向と行方向のどちらに設けるか決まっているわけではなく、例えば、全て6本を列方向または行方向の一方に設けても良いし、6本を4本と2本に分け、列方向2本、行方向4本としても良い。また、第1の入出力線V0、第2の入出力線V1及びセル接地線VSSCの抵抗値が低くなるように配線し、残りを測定用メモリセル5の縦横比に応じて、配線する構成でもよい。"