一導電型半導体層と、前記一導電型半導体層の表面に設けられ、多角形状の絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記一導電型半導体層の周辺領域に配置され、前記トランジスタセルのゲート電極と接続して該ゲート電極をゲートパッド電極に接続するゲート引き出し配線と、前記素子領域上を覆う絶縁膜に複数設けられた第1コンタクト部と、前記素子領域上に設けられ、前記第1コンタクト部を介して前記トランジスタセルのソース領域とコンタクトするソース電極と、該ゲート引き出し配線と前記素子領域の最外周の前記ゲート電極とで囲まれる周辺ゲート領域の前記一導電型半導体層の表面に設けられた逆導電型不純物領域と、前記周辺ゲート領域上を覆う絶縁膜に設けられ、前記逆導電型不純物領域と前記ソース電極とを接続する複数の第2コンタクト部とを具備し、単位面積あたりの前記第2コンタクト部の合計面積は、単位面積あたりの前記第1コンタクト部の合計面積より大きいことを特徴とする絶縁ゲート型半導体装置。単位面積あたりの前記第2コンタクト部の数は、単位面積あたりの前記第1コンタクト部の数より大きいことを特徴とする請求項1に記載の絶縁ゲート型半導体装置。隣り合う前記第2コンタクト部の距離は、隣り合う前記第1コンタクト部の距離より小さいことを特徴とする請求項2に記載の絶縁ゲート型半導体装置。前記第1コンタクト部と前記第2コンタクト部の面積は同等であることを特徴とする請求項2または請求項3に記載の絶縁ゲート型半導体装置。前記逆導電型不純物領域は複数の前記第2コンタクト部の下方に連続して設けられることを特徴とする請求項1から請求項4のいずれかに記載の絶縁ゲート型半導体装置。前記第2コンタクト部は、前記周辺ゲート領域の前記素子領域側に集約して配置されることを特徴とする請求項1から請求項5のいずれかに記載の絶縁ゲート型半導体装置。前記一導電型半導体層表面に逆導電型のチャネル層が設けられ、前記逆導電型不純物領域の前記素子領域側の端部から前記周辺領域の前記チャネル層の外周端部までの距離は、前記トレンチ底部から前記一導電型半導体層の下端までの距離より大きいことを特徴とする請求項1から請求項6のいずれかに記載の絶縁ゲート型半導体装置。周辺ゲート領域125に形成されているpn接合ダイオードDiは、MOSFETのアバランシェ破壊を防止する目的で配置されている。詳細には、例えば、MOSFETをモータやリレーの駆動制御回路に用いる場合などにおいて、回路に誘導負荷による逆起電力が発生すると、MOSFETに逆起電力による電流が流れる。この電流により素子領域に形成されている寄生バイポーラトランジスタがオンしやすくなり、局所的に大きな電流が流れると、アバランシェ破壊を招く。このような場合に、周辺ゲート領域においてソース-ドレイン間の電圧に対して逆方向にpn接合ダイオードを接続し、これを逆起電力による電流の経路とする。これにより素子領域120の寄生バイポーラトランジスタがオンしやすくなる機会を低減し、素子領域120のアバランシェ破壊を防止できる。ところで、オン抵抗の低減を目的とした素子領域120の拡大、あるいは低コストのためのチップサイズの縮小に伴い、素子領域120の外周外側の周辺領域121の縮小化が進められている。しかし、図8の構造において周辺領域121を縮小すると、周辺ゲート領域125も縮小する。つまりpn接合ダイオードDiの形成領域が低減するため、逆起電力による電流の経路の確保が不十分となり、アバランシェ耐量の劣化を招く問題があった。また、周辺ゲート領域123の面積を縮小した結果、層間絶縁膜116等が周辺領域121に不可避的に生じさせる絶縁膜段差と第2のコンタクトホール110との離間距離も接近することになり、フォトリソグラフィ工程におけるエッチング不良によって複数の第2コンタクト部110のうちのいくつかが正常に開口できない不具合が生じやすくなる。その結果、pn接合ダイオードDiの機能を十分に均一に発揮させることができず、VDSS波形が発振するなどの特性不良を引き起こす問題もあった。本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられ、多角形状の絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記一導電型半導体層の周辺領域に配置され、前記トランジスタセルのゲート電極と接続して該ゲート電極をゲートパッド電極に接続するゲート引き出し配線と、前記素子領域上を覆う絶縁膜に複数設けられた第1コンタクト部と、前記素子領域上に設けられ、前記第1コンタクト部を介して前記トランジスタセルのソース領域とコンタクトするソース電極と、該ゲート引き出し配線と前記素子領域の最外周の前記ゲート電極とで囲まれる周辺ゲート領域の前記一導電型半導体層の表面に設けられた逆導電型不純物領域と、前記周辺ゲート領域上を覆う絶縁膜に設けられ、前記逆導電型不純物領域と前記ソース電極とを接続する複数の第2コンタクト部とを具備し、単位面積あたりの前記第2コンタクト部の合計面積を、単位面積あたりの前記第1コンタクト部の合計面積より大きくすることにより解決するものである。本発明によれば、素子領域の第1コンタクト部同士の離間距離と周辺ゲート領域の第2コンタクト部の離間距離および面積開口幅がそれぞれ同等で、周辺ゲート領域の面積が同等の構造と比較して、周辺ゲート領域のpn接合ダイオードの数pn接合面積を増加できるので、逆起電力による電流の経路を増やすことができ、アバランシェ耐量の向上が図れる。つまり素子領域の拡大又はチップサイズの縮小を目的として周辺領域周辺ゲート領域を狭小化した場合であっても、アバランシェ耐量の劣化を防止できる。また、第2コンタクト部を緻密に多数個、素子領域側に集約させて配置したことによって、いくつかの第2コンタクト部が接触不良を生じた場合であっても全体に対するその影響力を従来より低減でき、これが製造上の余裕度を増大させる他、素子の特性不良の発生を防止できる。本発明の実施の形態を、nチャネル型のMOSFETを例に図1から図7を参照して説明する。図1は、本実施形態のMOSFET100を示す平面図である。図1を参照して、MOSFET100のチップを構成する基板SBは、n型シリコン半導体基板ここでは不図示の上にn-型半導体層2を積層してなる。n-型半導体層2は例えば、エピタキシャル成長などによって形成したシリコン半導体層であり、n-型半導体層2の表面に、平面視において多角形状例えば格子状のMOSFET100のトランジスタセルCが配置された素子領域20が設けられる。素子領域20の全面にはトランジスタセルCのソース領域不図示とコンタクトするソース電極17が設けられる。基板SBn-型半導体層2の周辺領域21にはゲート引き出し配線8が設けられる。周辺領域21は素子領域20の外側の領域であり、詳細には、素子領域20の外周端部から基板SBn-型半導体層2の端部までの領域である。尚、ここでは周辺領域21は素子領域20の外側を環状に囲む領域として示されているが、チップ辺に沿ったコの字U字状、L字状、または直線状の領域であってもよい。ゲート引き出し配線8は、その少なくとも一部の上に設けられるゲート金属層18と接続し、トランジスタセルCを構成するゲート電極7をゲートパッド電極28に接続する。引き出し部81は、平面視においてチップの一の辺に平行なストライプ状に設けられる。連結部82は平面視において引き出し部81と直交する方向に延在し、隣り合う複数の引き出し部81を連結する。図2は、素子領域20と周辺領域21の境界付近の拡大図であり、図2Aが平面図であり基板SB表面の金属層ソース電極17およびゲート金属層18、および絶縁膜層間絶縁膜は省略している。また、図2Bは図2Aのa-a線断面図である。図2Aを参照して、素子領域20では、トレンチ6が平面視において多角形状例えば格子状に設けられ、内壁がゲート絶縁膜不図示で覆われて、ゲート電極7が埋設される。トレンチ6に隣接してn型不純物領域であるソース領域15が設けられ、ソース領域15に囲まれた領域に島状にp型不純物領域であるボディ領域14が設けられる。トレンチ6で囲まれた領域がトランジスタセルCを構成する。基板SBn-型半導体層2表面は層間絶縁膜不図示が設けられ、各トランジスタセルC毎にボディ領域14が露出するように開口された第1コンタクト部9が設けられる。尚、ここでは層間絶縁膜は図示を省略するが、これに設けられる第1コンタクト部9は、図示している。第1コンタクト部9は、ボディ領域14と略重畳する大きさに設けられる。本実施形態の如く、ゲート電極7が平面視において多角形格子状の場合、最外周に閉ループ状図1参照に配置されるゲート電極7以下これを最外周ゲート電極7pと称する。が存在する。本実施形態では、最外周ゲート電極7pで区画された内側の領域を素子領域20とし、その外側で基板SB端部までの領域を周辺領域21とする。周辺領域21において、ゲート引き出し配線8は、素子領域20のゲート電極7と同様の構成の引き出し部81と、基板SB表面でこれらを接続する連結部82とを有する。すなわちここでは、引き出し部81は、基板SBに設けられたトレンチ6に不純物をドープしたポリシリコンを埋設してなる。連結部82は、基板SB表面に当該ポリシリコンを延在させてなり全ての引き出し部81と接続する。周辺領域21には少なくとも1つの周辺ゲート領域25が配置される。周辺ゲート領域25は、ゲート引き出し配線8引き出し部81、連結部82と最外周ゲート電極7pとで囲まれる破線の領域である。そして、それぞれの周辺ゲート領域25の基板SB表面にはp型不純物領域24が配置される。素子領域20表面を覆う層間絶縁膜不図示は、周辺ゲート領域25表面も覆う。周辺ゲート領域25上の層間絶縁膜は、p型不純物領域24が露出するように開口され、1つの周辺ゲート領域25に複数の第2コンタクト部10が設けられる。尚、ここでは層間絶縁膜は図示を省略するが、これに設けられる第2コンタクト部10は、図示している。図2Bを参照して、基板SBは、n型シリコン半導体基板1上にn-型半導体層例えばn-型シリコンエピタキシャル層2を設けた構成である。ドレイン領域となるn-型半導体層2表面にはp型の不純物領域であるチャネル層4が設けられる。トレンチ6は、チャネル層4を貫通してn-型半導体層2まで到達させる。トレンチ6の内壁にはゲート絶縁膜不図示を設ける。また、トレンチ6内部には導電材料を埋設してゲート電極7を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばn型不純物が導入されている。ソース領域15は、トレンチ6に隣接したチャネル層4表面にn型不純物を注入したn型不純物領域である。また、ソース領域15に囲まれた領域のチャネル層4表面にボディ領域14を設け、基板の電位を安定化させる。ゲート電極7上は層間絶縁膜16で覆われ、その上にソース電極17が設けられる。ソース電極17は、層間絶縁膜16間に設けられた第1コンタクト部9を介して、ソース領域15およびボディ領域14と電気的に接続する。ゲート電極7は、周辺領域21のゲート引き出し配線8の引き出し部ここでは不図示を介してゲート引き出し配線8の連結部82と接続する。連結部82上にはこれと重畳してコンタクトするゲート金属層18が設けられる。ゲート金属層18はここでは不図示のゲートパッド電極に接続する。また、基板SBの裏面側にはドレイン電極19が設けられる。チャネル層4外周端部は素子領域20外にも延在し、周辺ゲート領域25の連結部82側の端部を超えてその外側まで設けられる。周辺ゲート領域25のp型不純物領域24は、チャネル層4表面に設けられている。層間絶縁膜16は周辺ゲート領域25上も覆い、層間絶縁膜16には一部を開口してp型不純物領域24を露出させた第2コンタクト部10が複数設けられる。p型不純物領域24は、第2コンタクト部10を介してチャネル層4表面にp型不純物のイオンを注入し、拡散して形成した領域であり、1つの周辺ゲート領域25に1つのp型不純物領域24が設けられる図2Aの一点鎖線参照。。つまり、複数の第2コンタクト部10に連続するように1つのp型不純物領域24が設けられる。p型不純物領域24は、第2コンタクト部10の開口幅Dおよびこれらの離間距離L2と拡散深さ例えばボディ領域14と同等で0.25μmを適宜選択することにより、それぞれの第2コンタクト部10の直下に設けられた複数の拡散領域が互いに連結し、1つの拡散領域となったものである。1つのp型不純物領域24に対して、複数の第2コンタクト部10を設けることによって、p型不純物領域24の略全体が露出する1つの大きいコンタクト部を設ける場合と比較して、基板SB表面の平坦性を維持できる。図2ABを参照して、第2コンタクト部10は、周辺ゲート領域25の外周端部25pゲート連結配線8の配線部82から離間するように、素子領域20側に集約して互いに均一な離間距離L2で分布させる。周辺ゲート領域25の外周端部25pは、配線部82が配置されることによる段差が大きくなり、第2コンタクト部10を形成するフォトリソグラフィ工程で開口部に層間絶縁膜16の膜残り等が生じる恐れがあるためである。つまり、第2コンタクト部10を周辺ゲート領域25の外周端部25p配線部82から離間して形成することによって、第2コンタクト部10の開口の制御性を確保している。具体的には、周辺ゲート領域25の幅WGが例えば10μm~14μm程度の場合、第2コンタクト部10を配置する幅WG1は素子領域20端部から例えば5μm~7μm程度とする。周辺ゲート領域25にはソース領域は配置されず、トランジスタ動作は行わないが、n-型半導体層2と、p型のチャネル層4およびp型不純物領域24とによって、pn接合ダイオードDiが構成される。本実施形態では、第1コンタクト部9同士の離間距離L1より第2コンタクト部10同士の離間距離L2を小さくし、単位面積あたりの合計面積が第1コンタクト部9より第2コンタクト部10の方が大きくなるように、第2コンタクト部10を配置することにより、周辺ゲート領域25のpn接合ダイオードDiの数pn接合面積を、図8に示す従来構造の場合より増加させることができる。具体的には、周辺領域21の面積、周辺領域21に設けられる周辺ゲート領域25の数、1つの周辺ゲート領域25の面積および第1コンタクト部9および第2コンタクト部10の面積は従来構造図8の場合も同等とし、従来構造の場合の第1コンタクト部と第2コンタクト部がいずれも同等の離間距離Lであるとした場合、本実施形態では第2コンタクト部10同志の離間距離L2を、第1コンタクト部9同志の離間距離L1=Lの3分の1にして従来より緻密に周辺ゲート領域25に配置する。これにより、pn接合ダイオードDiの数pn接合面積を3倍に増加させることができる。この結果、逆起電力による電流の経路を増加でき、実測データではアバランシェ耐量を従来構造の1.5倍にすることができた。換言すると、周辺領域周辺ゲート領域25の面積を3分の1まで縮小した場合であっても、従来と同程度のアバランシェ耐量を確保できるといえる。また第2コンタクト部10の増加によってVDSS発振不良を低減できることがわかった。尚、この断面において、p型不純物領域24の素子領域20側の端部から周辺ゲート領域25のチャネル層4外周端部までの距離Wは、n-型半導体層2の厚みtトレンチ6底部からn-型半導体層2の下端までより大きくし、これにより所定の耐圧を確保している。さらに高い耐圧が要求される場合には、チャネル層4の外周端部には、高濃度のp型不純物領域不図示が設けられてもよい。図3は、トランジスタセルCの構成を説明する図2Bの一部拡大図である。トレンチ6内のゲート絶縁膜11の膜厚は、MOSFET100の駆動電圧に応じて数百Å程度とする。本実施形態ではソース領域15で囲まれた領域のチャネル層4をソース領域15の底部付近までエッチングにより除去し、露出したチャネル層4表面にボディ領域14を設けている。つまり、ボディ領域14の表面は、ソース領域15の表面より低い深い位置に設けられ、例えば、ソース領域15の底面とボディ領域14の表面は略同じ高さである。ゲート電極7上は層間絶縁膜16で覆われる。層間絶縁膜16は基板SB表面を覆う例えばTEOSTetraEthOxySilane膜16aやBPSGBoronPhosphorSilicateGlass膜16bなどの絶縁膜の一部を開口してボディ領域14が露出する第1コンタクト部9を形成するとともに、ゲート電極7上に絶縁膜を残存させたものである。本実施形態では、ボディ領域14はソース領域15より下方に設けられるため、第1コンタクト部9は、TEOS膜16aおよびBPSG膜16bの一部と、ソース領域15間の基板SBチャネル層4の一部とを除去してボディ領域14を露出させた領域とする。第1コンタクト部9の側壁にはソース領域15の側面が露出する。基板SB上には素子領域20の全面を覆うソース電極17が設けられる。ソース電極17は、第1コンタクト部9を介して、ソース領域15およびボディ領域14と接続する。より詳細には、層間絶縁膜16表面および第1コンタクト部9の側壁には、バリア層17a例えばチタンTi/窒化チタンTiNが設けられる。バリア層17aは、ソース領域15の側面を覆ってこれとコンタクトする。そして、第1コンタクト部9には、プラグ層17bとして金属層例えばタングステンWが埋め込まれる。更に層間絶縁膜16の全面を覆って、アルミニウムAlなどの金属層が設けられ、ソース電極17が設けられる。ソース電極17は、バリア層17aおよびプラグ層17bを介して、ソース領域15の側面、およびボディ領域14の表面と電気的にコンタクトする。これにより隣接するトレンチ6で囲まれた部分が1つのトランジスタセルCとなる。ソース電極17は素子領域20から延在して周辺ゲート領域25上も覆い、第2コンタクト部10を介してp型不純物領域24とコンタクトする。より詳細には、層間絶縁膜16表面および第2コンタクト部10の側壁には、バリア層17aが設けられる。そして、第2コンタクト部10には、プラグ層17bが埋め込まれる。ソース電極17は、バリア層17aおよびプラグ層17bを介して、p型不純物領域24と電気的にコンタクトする図4から図7を参照して、MOSFET100の製造方法の一例を説明する。図4Aを参照して、n型シリコン半導体基板1上にn-型半導体層2を積層した基板SBを準備する。n-型半導体層は例えばシリコンエピタキシャル層等である。全面にCVD法によりNSGNon-dopedSilicateGlassのCVD酸化膜不図示を生成し、これをマスクとしてトレンチ開口部のn-型半導体層2をCF系およびHBr系ガスによりドライエッチングし、トレンチ6を形成する。ダミー酸化およびダミー酸化膜の除去を行うなどして、トレンチ6形成時のドライエッチングのエッチングダメージを除去する。その後、全面を熱酸化してトレンチ6内壁にゲート絶縁膜11を形成する。ゲート絶縁膜11は駆動電圧に応じて数百Å例えば厚み約250Å~700Åに形成される。全面にノンドープのポリシリコンを堆積し、ゲート絶縁膜11で被覆されたトレンチ6内に充填する。全面に不純物をドープして低抵抗化を図り、全面をエッチバックする。これにより、トレンチ6内に埋設されたゲート電極7が形成される。また不純物がドープされたポリシリコンを堆積し、全面をエッチバックしてゲート電極7を形成してもよい。図4Bを参照して、素子領域20および周辺ゲート領域25の全面にp型の例えばボロンBをイオン注入する。一例としてドーズ量は1×1013~3×1013cm-2で、注入エネルギーは例えば350KeVとする。その後、熱処理を行い、不純物を拡散してチャネル層4を形成する。図5Aを参照して、ソース領域の形成領域が露出するマスクMを形成し、n型不純物例えばヒ素Asを、一例として注入エネルギー140KeV、ドーズ量4×1015~6×1015cm-2でイオン注入し、n型不純物注入領域15aを形成する。図5Bを参照して、マスクMを除去しTEOS膜16aを例えば800Å~1200Å堆積し、BPSG膜16bを例えば10000Å~14000Å堆積して層間絶縁膜16を形成する。このリフローによりn型不純物が拡散し隣り合うトレンチ6間のチャネル層4表面にソース領域15が形成される。図6Aを参照して、ボディ領域およびp型不純物領域の形成領域の層間絶縁膜16をエッチングにより除去し、素子領域20に第1コンタクト部9を形成し、周辺ゲート領域25に第2コンタクト部10を形成するとともに、ゲート電極7上に層間絶縁膜16を残存させる。第1コンタクト部9と第2コンタクト部10の開口幅Dは同等で、第2コンタクト部10間の距離L2は第1コンタクト部9間の距離L1の例えば3分の1とする。第1コンタクト部9においては、n-型半導体層2表面もエッチングにより除去される。これにより図6Aの断面においてはトレンチ9間のソース領域15が分割され、平面視においてトレンチ6で囲まれた領域に環状にソース領域15が残存する。そして第1コンタクト部9の底部にn-型半導体層2が露出し、側面にソース領域15が露出する。その後、p型不純物例えばボロンをイオン注入し、素子領域20にp型不純物注入領域14aを形成し、周辺ゲート領域25にp型不純物注入領域24aを形成する。注入エネルギーは例えば50KeVであり、ドーズ量はチャネル層4のドーズ量より高く、1.5×1015cm-2~2.0×1015cm-2程度である。イオン注入は例えば斜めイオン注入などにより行う。p型不純物注入領域14aは、ソース領域15間に島状に複数設けられ、p型不純物注入領域24aは、周辺ゲート領域25のチャネル層4表面に、第2コンタクト部10に対応して、すなわち互いに分離して複数設けられる。図6Bを参照して、熱処理を行い、p型不純物注入領域14aおよびp型不純物注入領域24aの不純物をそれぞれ拡散する。これにより、素子領域20にボディ領域14が形成され、周辺ゲート領域25にp型不純物領域24が形成される。このとき、第2コンタクト部10の開口幅Dおよびこれらの離間距離L2と拡散深さ例えばボディ領域14と同等で0.25μmを適宜選択することにより、複数のp型不純物注入領域24aの不純物が拡散して互いに連結し、1つのp型不純物領域24となる。次に、図7Aを参照して、層間絶縁膜16上にバリア層17aを形成する。バリア層17aは、例えばTi/TiNであり、層間絶縁膜16表面と、第1コンタクト部9、第2コンタクト部10の側壁を覆う。その後、図7Bを参照して、第1コンタクト部9および第2コンタクト部10にプラグ層17bを埋め込む。プラグ層17bは、例えばWタングステンを全面に堆積した後、エッチバックすることにより埋め込まれる。そして再び層間絶縁膜16表面にバリア層17aを形成する。その後、全面にAl等の金属層を形成して所望の形状にパターンニングしてソース電極17を形成し、基板SBn型シリコン半導体基板1の裏面に金属蒸着等によってドレイン電極19を形成して、図3に示す最終構造を得る。尚、本実施形態では、基板SB表面の平坦性を維持するため、第2コンタクト部10の開口幅Dは第1コンタクト部9の開口幅Dと同等としたが、基板SB表面の平坦性を維持できる範囲で、第2コンタクト部10の開口幅Dを第1コンタクト部9より大きくしてもよい。例えば第1コンタクト部9の離間距離L1と第2コンタクト部10の離間距離L2の関係L2<L1と、単位面積あたりの第2コンタクト部10の合計面積を単位面積当たりの第1コンタクト部9の合計面積より大きくすることは上記と同様とし、第1コンタクト部9より第2コンタクト部10の開口幅Dを例えば1.5倍程度まで大きくしてもよい。フォトリソグラフィ工程での許容度から、経験上1.5倍までの相違ならば、同条件でのエッチング加工が可能である。この場合であっても、pn接合ダイオードDiの接合面積の増加による逆起電力の電流の経路を増加できる。以上、本実施形態では素子領域20にnチャネル型MOSFET100が配置される場合を例に説明したが、これと導電型を逆にしたpチャネル型MOSFETであってもよく、1つのチップにドレインを共通として2つのMOSFETを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。更に、図2に示すn型シリコン半導体基板1の下層にp型半導体領域を設けた、nチャネル型IGBTInsulatedGateBipolarTransistor又はこれと導電型を逆にしたpチャネル型IGBTであっても同様に実施でき、同様の効果が得られる。