複数のゲートフィンガー電極、複数のソースフィンガー電極および複数のドレインフィンガー電極が基板上に形成された電界効果トランジスタであって、前記複数のゲートフィンガー電極、前記複数のソースフィンガー電極および前記複数のドレインフィンガー電極を所定の本数毎にまとめ、それぞれの前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極がチップ長手方向に対して平行になるように配置されるとともに、互いに前記基板の基板厚程度の隙間を設けて配置された複数のセルと、これらのセル間の複数の前記隙間に交互に配置された、前記複数のソースフィンガー電極が接続される複数のソース電極配線および前記複数のゲートフィンガー電極が接続される複数のゲート電極配線と、複数の前記ソース電極配線内にそれぞれ設けられたバイアホールと、前記基板上に設けられ、前記複数のゲート電極配線を接続するゲートバスラインと、を具備し、それぞれの前記ソース電極配線は、この両側の前記セル内の前記複数のソースフィンガー電極を接続し、それぞれの前記ゲート電極配線は、この両側の前記セル内の前記複数のゲートフィンガー電極を接続することを特徴とする電界効果トランジスタ。前記複数のゲート電極配線が配置されるそれぞれの前記隙間に配置された、前記複数のドレインフィンガー電極が接続されるドレイン電極配線と、前記基板上に設けられ、複数の前記ドレイン電極配線を接続するドレインバスラインと、をさらに具備し、それぞれの前記ドレイン電極配線は、この両側の前記セル内の前記複数のドレインフィンガー電極を接続することを特徴とする請求項1に記載の電界効果トランジスタ。前記複数のゲート電極配線が配置されるそれぞれの前記隙間に配置された、前記複数のドレインフィンガー電極が接続されるドレイン電極配線をさらに具備し、それぞれの前記ドレイン電極配線をワイヤボンディングパッドとすることを特徴とする請求項1に記載の電界効果トランジスタ。したがって本実施形態は前記に鑑みてなされたものでその目的とするところは、発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、チップ面積を大きくすることなく発熱領域を分散させ、かつ高周波特性を犠牲にすることのない電界効果トランジスタを提供する。前記課題を解決するために、本実施形態の一態様によれば、複数のゲートフィンガー電極、複数のソースフィンガー電極および複数のドレインフィンガー電極が基板上に形成された電界効果トランジスタであって、前記複数のゲートフィンガー電極、前記複数のソースフィンガー電極および前記複数のドレインフィンガー電極を所定の本数毎にまとめ、それぞれの前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極がチップ長手方向に対して平行になるように配置されるとともに、互いに隙間を設けて配置された複数のセルと、これらのセル間の複数の前記隙間に交互に配置された、前記複数のソースフィンガー電極が接続される複数のソース電極配線および前記複数のゲートフィンガー電極が接続される複数のゲート電極配線と、複数の前記ソース電極配線内にそれぞれ設けられたバイアホールと、前記基板上に設けられ、前記複数のゲート電極配線を接続するゲートバスラインと、を具備し、それぞれの前記ソース電極配線は、この両側の前記セル内の前記複数のソースフィンガー電極を接続し、それぞれの前記ゲート電極配線は、この両側の前記セル内の前記複数のゲートフィンガー電極を接続することを特徴とする電界効果トランジスタが提供される。以下、実施形態につき詳細に説明する。図1は第1の実施形態における高出力FET半導体チップの概念図を表したものである。まず、100μm長のゲートフィンガー電極を持つ単位FETのゲートを6本をまとめて一個のセル11とする。このセル11の大きさは、100μm×120μmとなる。セル11はバイアホール12付のソース電極配線13にソースフィンガー電極13aが4本櫛状に接続され、ゲート電極配線14はゲートフィンガー電極14aが6本櫛状に接続される。さらにドレイン電極配線15にドレインフィンガー電極15aが3本櫛状に接続される構成になっている。従来構造では、図8に示したように、このセル11が12個並列に接続されていて、120μm×12=1440μmの動作領域長を形成している。第1の実施形態においてはこのセル11を半導体チップの長手方向にフィンガー電極を平行に配置する。従来例と同じチップサイズを考えた場合、縦に2つのセル、横に6つセルを配置でき、その結果長手方向には各セル11の間に隙間がとることが可能となる。その隙間に、ソースフィンガー電極13aを接続したバイアホール12付ソース電極配線13と、ゲートフィンガー電極14aを接続したゲート電極配線14と、ドレインフィンガー電極15aを接続したドレイン電極配線15を対称性を鑑みて配置した構造となっている。また、各ドレイン電極配線15はドレインバスライン16に接続され、同様に各ゲート電極配線14はゲートバスライン17に接続されている。この各セル11を長手方向に配置したことによりセル間の隙間は144μmであり、基板厚約100μmより少し大きいが同程度である。従来十分できなかった長手方向の放熱は、そのセル間隔をヒートシンク材料に接続された基板厚程度とることができれば、熱は長手横方向にも拡散しながら下部のヒートシンクへと有効に放熱される。図8で示すチップと、このチップサイズと活性領域面積を等しく配置した本発明の第1の実施形態におけるチップについて、両者とも1.2mm厚の銅ベースを持つパッケージにAuSnでマウントし、このパッケージを5mm以上の厚さのアルミニウム放熱板に実装するという同条件にて熱抵抗を計算したところ、従来例に対して第1の実施形態においては約20の熱抵抗の低減が図られた。第2の実施形態の効果について、図3を用いて説明する。図3bはそれぞれ第1および第2の実施形態におけるパッドへのボンディング方法について示した図である。ボンディングワイヤ32はドレインバスライン33に接続され、ドレインバスライン33はドレイン電極配線34に接続されている。このため配線長は、ドレインバスライン33から離れたフィンガー電極ほど長くなる。ここで生じた配線長の差が、使用する周波数によっては無視できなくなる。第2の実施形態では、ボンディングワイヤ32をドレイン電極配線34の中央に直接接続することで、配線長の差を低減している。このような配線にすることで各セル内のフィンガー電極のドレイン出力位相を一致させて取り出すことができる。図4は第3の実施形態におけるソースフィンガー電極内にバイアホールが形成されている高出力FET半導体チップの概念図を表したものである。ソースフィンガー電極13aにバイアホール41を形成することで放熱効果が高まることが知られている。まず、第1と第2の実施形態と同様、100μm長のフィンガー電極を持つ単位FETをゲートフィンガー電極6本をまとめて一個のセル42とする。このセル42の大きさは、ソースフィンガーにバイアホール41があるため、そのセルの寸法は大きくなり100μm×170μmとなる。従来構造では、図9に示したように、このセル42が12個並列に接続されていて、170μm×12=2040μmの動作領域長を形成している。第3の実施形態においてはこのセル42を半導体チップの長手方向にフィンガー電極を平行に配置する。従来例と同じチップサイズを考えた場合、縦に1つのセル、横に12個のセルを配置すると長手方向にはセル42の間に隙間をとることが可能となり、その隙間にドレイン電極配線43とゲート配線電極44とを交互に配置した構成になっている。各ドレイン電極配線43はドレインバスライン45に接続され、各ゲート電極配線44はゲートバスライン46に接続されている。この各セル42を長手方向に配置したことによりセル間の隙間は70μmであり、基板厚約100μmよりは小さいが同程度である。図9で示すチップサイズと活性領域面積を等しく配置したチップについて、従来および本第3の実施形態の両方について1.2mm厚の銅ダイマウントを持つパッケージにAuSnでボンディングし、このパッケージを5mm以上厚さのアルミニウム放熱板に実装するという同条件にて熱抵抗を計算したところ、従来例に比較して、第3の実施形態においては約20の熱抵抗の低減が図られた。図5は、第4の実施形態における高出力FET半導体チップの概念図を表したものである。基本的なセル配置に関しては図4と同じであるが、ドレイン電極配線43をドレインバスライン45に接続することを廃し、ドレイン電極配線51をボンディングパッドとし、ここに直接ボンディングワイヤを接続している。このため、ボンディングワイヤ長を等しく配線すれば信号出力の位相差の発生を低減できる。図6は、第5の実施形態における高出力FET半導体チップの概念図を表したものである。基本的なセル配置に関しては図4と同じであるが、ゲートバスライン46を廃し、ゲート電極配線44をゲート電極パッド61とし、ここに直接ボンディングワイヤを接続するために面積を拡大して配置している。これにより、信号入力の位相差の発生を低減できる。図7は、第6の実施形態における高出力FET半導体チップの概念図を表したものである。基本的なセル配置に関しては図4と同じであるが、ゲートバスライン46を廃し、ゲート電極配線71をゲート電極パッドとするため面積を拡大して配置している。またドレインバスライン43も廃し、ドレイン電極配線72をドレインパッドとしている。ゲート電極配線71、ドレイン電極配線72の中央にボンディングワイヤを接続することで、信号入出力の位相差並びに出力信号の位相差の発生を低減できる。以上のべたように、このように構成された実施形態に係る電界効果トランジスタによれば、セルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置間に基板厚程度の隙間を開けて配置することで発熱領域を分散させることができ、熱抵抗を20以上低減することができる。またこの発熱領域を分散させるために生じた隙間に電極配線またはパッド電極を配置することができるのでチップ面積の増大を回避することができる。またこのようなセルを分散させて配置することは信号伝搬の位相差を生じるが、該セルへの配線長を等しくするか、ボンディングパッドの中心にワイヤボンディングで配線とすることで位相差が生じることを回避できるので高周波特性を犠牲にすることもない。本発明は前記実施形態をそのままに限定されるものではなく、実施段階でその要旨を逸脱しない範囲で具体化できる。SiC基板を例に実施例を試算したが、セル配置による熱分散、およびワイヤボンディングによる位相差低減はGaAsなどのFETにも適用できる。