"半導体集積素子を作製する方法であって、第1の方向に順に配列された第1、第2、及び第3の導波路メサを有する第1の半導体素子部のための第1の半導体積層を基板の上に設ける工程と、前記第1の半導体積層の上に第1のマスクを形成する工程と、前記第1のマスクを用いて、前記第1の半導体積層をエッチングする工程と、前記第1のマスクを用いて、第2の半導体素子部のための第2の半導体積層を前記基板の上に成長する工程と、を備え、前記第1の半導体積層は、前記第1、第2、及び第3の導波路メサのそれぞれのための第1、第2、及び第3の領域を有し、前記第1のマスクは、前記第1の方向に延在する第1及び第2のアーム部と、前記第1のアーム部と前記第2のアーム部との間に設けられ前記第1のアーム部と前記第2のアーム部とを接続する第1のブリッジ部と、前記第1のアーム部と前記第2のアーム部との間に設けられ前記第1のアーム部と前記第2のアーム部とを接続する第2のブリッジ部と、を有し、前記第1のブリッジ部は、前記第1の領域の上に配置され、前記第2のブリッジ部は、前記第2及び第3の領域の上に配置され、前記第2のブリッジ部の幅は、前記第1のブリッジ部の幅よりも大きく、前記第1のブリッジ部と前記第2のブリッジ部とは、互いに離間している、ことを特徴とする半導体集積素子を作製する方法。前記第1のマスクを除いた後に、前記第1、第2、及び第3の領域の上にそれぞれ配置された第1、第2、及び第3のストライプ部を有する第2のマスクを形成する工程と、前記第2のマスクを用いたエッチングにより、前記第1、第2、及び第3の導波路メサを形成する工程と、をさらに備えることを特徴とする請求項1に記載の半導体集積素子を作製する方法。前記第1のマスクを形成する工程の前において、前記第1のブリッジ部の幅と前記第2のブリッジ部の幅とに応じて前記第1及び第2のアーム部の幅を設定する工程をさらに備える、ことを特徴とする請求項1又は2に記載の半導体集積素子を作製する方法。前記第2の導波路メサと前記第3の導波路メサとの間隔は、前記第1の導波路メサと前記第2の導波路メサとの間隔よりも狭い、ことを特徴とする請求項1~3のいずれか一項に記載の半導体集積素子を作製する方法。前記第1の半導体素子部は、光を発生する発光素子部を含み、前記第2の半導体素子部は、前記発光素子部からの光を変調する光変調部を含む、ことを特徴とする請求項1~4のいずれか一項に記載の半導体集積素子を作製する方法。ところで、近年では、特許文献1に記載の光集積回路と異なり、複数の導波路メサを有する半導体集積素子を作製することが望まれている。例えば、所定の方向に順に配列された第1~第3の導波路メサを有する半導体集積素子を作製するには、次のような方法が考えられる。第1~第3の導波路メサのための第1~第3の半導体領域の上にそれぞれ配置された第1~第3の部分を有するマスクを形成する。そのマスクを用いて半導体のエッチング及び再成長を行う。一方で、例えば、第2の導波路メサと第3の導波路メサとの間隔が、第1の導波路メサと第2の導波路メサとの間隔よりも狭い場合がある。その場合には、第1の導波路メサのための第1の半導体領域の上に配置された第1の部分と、第2及び第3の導波路メサのための第2及び第3の半導体領域の上に配置された単連結の第2の部分とを有するマスクを用いることが考えられる。そのマスクの第2の部分の幅は、第1の部分の幅よりも広い。つまり、互いに異なる幅の第1及び第2の部分を有するマスクを用いて半導体のエッチング及び再成長を行うこととなる。ところが、互いに異なる幅の第1及び第2の部分を有するマスクを用いて半導体の再成長を行うと、相対的に幅が広い第2の部分の端部近傍の再成長層の厚さと、相対的に幅が狭い第1の部分の端部近傍の再成長層の厚さとの違いが大きくなる場合がある。本発明は、そのような事情に鑑みてなされたものであり、再成長層の厚さの違いを低減可能な半導体集積素子を作製する方法を提供することを課題とする。上記課題を解決するために、本発明者は鋭意研究を重ねた結果、半導体の再成長を行う際に、以下に説明するようなマスクを用いることにより、再成長層の厚さの違いを低減可能となることを見出した。本発明は、このような知見に基づいてなされたものである。すなわち、本発明に係る半導体集積素子を作製する方法は、半導体集積素子を作製する方法であって、所定の方向に順に配列された第1、第2、及び第3の導波路メサを有する第1の半導体素子部のための第1の半導体積層を基板の上に成長する工程と、第1の半導体積層の上に第1のマスクを形成する工程と、第1のマスクを用いて、第1の半導体積層をエッチングする工程と、第1のマスクを用いて、第2の半導体素子部のための第2の半導体積層を基板の上に成長する工程と、を備え、第1の半導体積層は、第1、第2、及び第3の導波路メサのそれぞれのための第1、第2、及び第3の領域を有し、第1のマスクは、所定の方向に延在する第1及び第2のアーム部と、第1のアーム部と第2のアーム部との間に設けられ第1のアーム部と第2のアーム部とを接続する第1のブリッジ部と、第1のアーム部と第2のアーム部との間に設けられ第1のアーム部と第2のアーム部とを接続する第2のブリッジ部と、を有し、第1のブリッジ部は、第1の領域の上に配置され、第2のブリッジ部は、第2及び第3の領域の上に配置され、第2のブリッジ部の幅は、第1のブリッジ部の幅よりも大きく、第1のブリッジ部と第2のブリッジ部とは、互いに離間している、ことを特徴とする。この方法においては、第1のマスクを用いて半導体のエッチング及び再成長を行う。第1のマスクは、第1及び第2のアーム部と第1及び第2のブリッジ部とを有している。第1のブリッジ部は第1の領域の上に配置されており、第2のブリッジ部は第2及び第3の領域の上に配置されている。第2のブリッジ部の幅は、第1のブリッジ部の幅よりも大きい。第1及び第2のブリッジ部は、第1のアーム部と第2のアーム部との間において第1のアーム部と第2のアーム部とを接続している。この第1のマスクを用いて第2の半導体積層を成長すると、第1のブリッジ部の端部近傍における第2の半導体層の厚さと、第2のブリッジ部の端部近傍における第2の半導体層の厚さとの違いが低減される。本発明に係る半導体集積素子を作製する方法は、第1のマスクを除いた後に、第1、第2、及び第3の領域の上にそれぞれ配置された第1、第2、及び第3のストライプ部を有する第2のマスクを形成する工程と、第2のマスクを用いたエッチングにより、第1、第2、及び第3の導波路メサを形成する工程と、をさらに備えることができる。本発明の方法によれば、上述したように第2の半導体層の厚さの違いが低減されるので、第2の半導体素子の導波路と好適に結合された第1、第2、及び第3の導波路メサを形成できる。また、本発明に係る半導体集積素子を作製する方法は、第1のマスクを形成する工程の前において、第1のブリッジ部の幅と第2のブリッジ部の幅とに応じて第1及び第2のアーム部の幅を設定する工程をさらに備えることができる。このような工程を行うことによっても第2の半導体積層の厚さの違いを低減できる。また、本発明に係る半導体集積素子を作製する方法においては、第2の導波路メサと第3の導波路メサとの間隔は、第1の導波路メサと第2の導波路メサとの間隔よりも狭いものとすることができる。この場合、第2の領域と第3の領域との間隔が、第1の領域と第2の領域との間隔に比べて狭いこととなる。間隔が比較的狭い第2の領域と第3の領域との上に配置された単連結の第2のブリッジ部を有する第1のマスクを用いることにより、第1の半導体積層をエッチングする際に、エッチング深さのばらつきが生じ難くなる。さらに、本発明に係る半導体集積素子を作製する方法は、第1の半導体素子部は、光を発生する発光素子部を含み、第2の半導体素子部は、発光素子部からの光を変調する光変調部を含む場合に好適に用いることができる。本発明によれば、再成長層の厚さの違いを低減可能な半導体集積素子を作製する方法を提供できる。本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体集積素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。図1は、本発明の半導体集積素子を作製する方法の一実施形態によって作製される半導体集積素子の構成を示す平面図である。図1には、直交座標系Sが示されている。図1に示されるように、半導体集積素子1は、第1の半導体素子部としての発光素子部2と、第2の半導体素子部としての光変調部3とを備えている。発光素子部2は、例えば分布帰還型レーザを含むことができる。発光素子部2は、光を発生する。光変調部3は、例えばマッハツェンダ型光変調器を含むことができる。光変調部3は、発光素子部2からの光を変調する。発光素子部2は、第1の導波路メサ21、第2の導波路メサ22、及び第3の導波路メサ23を有している。第1の導波路メサ21、第2の導波路メサ22、及び第3の導波路メサ23は、第1の方向としてのx軸の方向に順に配列されている。第1の導波路メサ21、第2の導波路メサ22、及び第3の導波路メサ23は、第1の方向に交差する第2の方向としてのy軸の方向に延在している。第1の導波路メサ21、第2の導波路メサ22、及び第3の導波路メサ23は、本実施形態では、互いに略平行である。第2の導波路メサ22と第3の導波路メサ23の間隔は、第1の導波路メサ21と第2の導波路メサ22との間隔よりも狭い。光変調部3は、第1の導波路メサ21~第3の導波路メサ23の延在方向に配列された第1の光カプラ31と第2の光カプラ32とを有している。第1の光カプラ31及び第2の光カプラ32は、例えば、2×2MMIカプラとすることができる。光変調部3は、第1の導波路33と第2の導波路34とを有している。第1の導波路33及び第2の導波路34は、第1の第1の導波路メサ21~第3の導波路メサ23の配列方向に配列されている。第1の導波路33及び第2の導波路34の一端は第1の光カプラ31に接続されており、第1の導波路33及び第2の導波路34の他端は第2の光カプラ32に接続されている。第1の光カプラ31、第2の光カプラ32、第1の導波路33、及び第2の導波路34は、マッハツェンダ型光変調器40を構成している。光変調部3は、第3の導波路35と第4の導波路36とを有している。第3の導波路35及び第4の導波路36は、第1の導波路33及び第2の導波路34の配列方向に配列されている。第3の導波路35の一端は第2の導波路メサ22に接続されており、第3の導波路35の他端は第1の光カプラ31に接続されている。第4の導波路36の一端は第3の導波路メサ23に接続されており、第4の導波路36の他端は第1の光カプラ31に接続されている。光変調部3は、第5の導波路37と第6の導波路38と第7の導波路39とモニタPD50とを有している。第5の導波路37の一端は第2の光カプラ32に接続されており、第5の導波路37の他端は半導体集積素子1の一端面に到達している。第6の導波路38の一端は第2の光カプラ32に接続されており、第6の導波路38の他端はモニタPD50に接続されている。第7の導波路39の一端はモニタPD50に接続されており、第7の導波路39の他端は第1の導波路メサ21に接続されている。このように構成される光変調部3においては、発光素子部2の第2の導波路メサ22及び第3の導波路メサ23からの光は、第3の導波路35及び第4の導波路36を介して第1の光カプラ31に入射する。第1の光カプラ31から出射された光は、第1の導波路33及び第2の導波路34を伝播した後に第2の光カプラ32に入射する。第2の光カプラ32から出射した光の一部は、第5の導波路37により光変調部3の外部に伝播される。第2の光カプラ32から出射した光の残部は、第6の導波路38によりモニタPD50に入射した後に、第7の導波路39により光変調部3の外部に伝播される。図2~6を参照し、半導体集積素子1を作製する方法について説明する。以下の説明においては、図1に示される領域Aにおける作製手順を説明する。図2~6は、図1に示された半導体集積素子1を作製する方法の主要な工程を示す模式図である。図2~6には、直交座標系Sが示されている。図2のa部に示されるように、第1の導電型例えばn型の半導体基板10を用意する工程S101。半導体基板10は、例えばInP基板等のIII-V族化合物半導体基板である。半導体基板10には、例えばSiがドープされている。半導体基板10は、主面10sを有している。主面10sは、第1のエリア10aと第2のエリア10bとを含む。第1のエリア10aと第2のエリア10bとは、第1の導波路メサ21~第3の導波路メサ23の延在方向に沿って配列されている。第1のエリア10aは発光素子部2のためのエリアである。第2のエリア10bは、光変調部3のためのエリアである。図2のa部に示されるように、半導体基板10の主面10sにおける第1のエリア10a及び第2のエリア10bの上に、発光素子部2のための第1の半導体積層100を設ける工程S102。第1の半導体積層100は、回折格子層101、バッファ層102、下部SCHSeparateConfinementHeterostructure層103、活性層104、上部SCH層105、クラッド層106、第1のキャップ層107、及び第2のキャップ層108を含む。回折格子層101、バッファ層102、下部SCH層103、活性層104、上部SCH層105、クラッド層106、第1のキャップ層107、及び第2のキャップ層108は、半導体基板10の上にこの順で積層されている。回折格子層101は、例えばGaInAsP等のIII-V族化合物半導体からなる。回折格子層101は、周期的な凹凸構造101aを有している。凹凸構造101aの周期凸部同士の間隔は、例えば242nm程度である。このような回折格子層101は、GaInAsP等のIII-V族化合物半導体からなる半導体層を半導体基板10の主面10sの上に80nm程度成長した後、例えば干渉露光法を用いてその半導体層に凹凸構造101aを設けることにより形成される。回折格子層101のバンドギャップ波長は、例えば1330nm程度である。バッファ層102は、第1の導電型を有している。バッファ層102は、例えばInP等のIII-V族化合物半導体層からなる。バッファ層102には、例えばSiがドープされている。下部SCH層103は、第1の導電型を有している。下部SCH層103は、例えばGaInAsP等のIII-V族化合物半導体からなる。下部SCH層103には、例えばSiがドープされている。下部SCH層103のバンドギャップ波長は、例えば1150nm程度である。下部SCH層103の厚さは、例えば50nm程度である。活性層104は、例えばGaInAsP等のIII-V族化合物半導体からなる。活性層104は、例えば、障壁層及び井戸層を繰り返し積層した多重量子井戸構造を有することができる。障壁層及び井戸層は、例えば7層とすることができる。その場合、例えば、障壁層と井戸層とは以下のように構成することができる。すなわち、障壁層のバンドギャップ波長は、例えば1200nm程度であり、障壁層の厚さは、例えば10nm程度である。また、井戸層のバンドギャップ波長は、例えば1550nm程度であり、井戸層の厚さは、例えば5nm程度である。なお、井戸層の圧縮歪みは0.8程度である。上部SCH層105は、第1の導電型と異なる第2の導電型例えばp型を有している。上部SCH層105は、例えばGaInAsP等のIII-V族化合物半導体からなる。上部SCH層105には、例えばZnがドープされている。上部SCH層105のバンドギャップ波長は、例えば1150nm程度である。上部SCH層105の厚さは、例えば50nm程度である。クラッド層106は、第2の導電型を有している。クラッド層106は、例えばInP等のIII-V族化合物半導体からなる。クラッド層106には、例えばZnがドープされている。クラッド層106の厚さは、例えば530nm程度である。第1のキャップ層107は、第2の導電型を有している。第1のキャップ層107は、例えばGaInAsP等のIII-V族化合物半導体からなる。第1のキャップ層107には、例えばZnがドープされている。第1のキャップ層107の厚さは、例えば20nm程度である。第2のキャップ層108は、第2の導電型を有している。第2のキャップ層108は、例えばInP等のIII-V族化合物半導体からなる。第2のキャップ層108には、例えばZnがドープされている。第2のキャップ層108の厚さは、例えば、20nmである。図2のb部及び図3に示されるように、第1の半導体積層100及び第1のエリア10aの上に第1のマスク60を形成する工程S103。第1のマスク60は、例えば、化学気相成長法及びリソグラフィ法を用いて形成することができる。第1のマスク60の材料は、例えばシリコン酸化物とすることができる。第1のマスク60の厚さは、例えば、200nm程度とすることができる。第1のマスク60は、第1のアーム部61、第2のアーム部62、第1のブリッジ部63、及び第2のブリッジ部64を有している。第1のアーム部61及び第2のアーム部62は第1の導波路メサ21~第3の導波路メサ23の配列方向に延在している。第1のアーム部61と第2のアーム部62とは、互いに略平行である。第1のアーム部61と第2のアーム部62とは、互いに離間している。第1のアーム部61及び第2のアーム部62の幅W1は、例えば4~20μm程度とすることができる。第1のブリッジ部63及び第2のブリッジ部64は、第1のアーム部61と第2のアーム部62との間に設けられている。第1のブリッジ部63は、第1のアーム部61と第2のアーム部62とを互いに接続している。第2のブリッジ部64は、第1のアーム部61と第2のアーム部62とを互いに接続している。したがって、第1のアーム部61は、第1のブリッジ部63の端部63aと第2のブリッジ部64の端部64aとを接続している。また、第2のアーム部62は、第1のブリッジ部63の端部63bと第2のブリッジ部64の端部64bとを接続している。第1のブリッジ部63及び第2のブリッジ部64は、第1の導波路メサ21~第3の導波路メサ23の延在方向に延在している。第1のブリッジ部63と第2のブリッジ部64とは、互いに略平行である。第1のブリッジ部63と第2のブリッジ部64とは、互いに離間している。第1のブリッジ部63の幅W2と第2のブリッジ部64の幅W3とは互いに異なる。第1のブリッジ部63の幅W2は、例えば14μm程度である。第2のブリッジ部64の幅W3は、例えば50μm程度である。第1のブリッジ部63は、第1の領域111の上に配置されている。第2のブリッジ部64は、第2の領域112及び第3の領域113の上に配置されている。第1の領域111は、第1の半導体積層100における第1の導波路メサ21のための領域である。第2の領域112は、第1の半導体積層100における第2の導波路メサ22のための領域である。第3の領域113は、第1の半導体積層100における第3の導波路メサ23のための領域である。つまり、第1の領域111、第2の領域112、及び第3の領域113のそれぞれは、後の工程において、第1の半導体積層100から第1の導波路メサ21、第2の導波路メサ22、及び第3の導波路メサ23のそれぞれが形成される領域である。第1のマスク60においては、第1のアーム部61、第2のアーム部62及び第1のブリッジ部63によって第1の孔部65が形成されている。第1のマスク60においては、第1のアーム部61、第2のアーム部62、第1のブリッジ部63、及び第2のブリッジ部64によって、第2の孔部66が形成されている。第2の孔部66は、略矩形状を呈している。第2の孔部66の幅W4は、例えば150μm程度である。第1のマスク60においては、第1のアーム部61、第2のアーム部62、及び第2のブリッジ部64によって、第3の孔部67が形成されている。図4のa部に示されるように、エッチング装置D1において、第1のマスク60を用いたウェットエッチングにより、第2のエリア10bの上の第1の半導体積層100を除去する工程S104。これにより、半導体基板10の主面10sの一部第2のエリア10bが露出する。第2のキャップ層108のエッチングには、例えば、塩酸及び酢酸を含むエッチャントを用いることができる。第1のキャップ層107のエッチングには、例えば、硫酸及び過水を含むエッチャントを用いることができる。クラッド層106のエッチングには、例えば、臭化水素酸を含むエッチャントを用いることができる。活性層104のエッチングには、例えば、塩酸及び過水を含むエッチャントを用いることができる。バッファ層102のエッチングには、例えば、臭化水素酸を含むエッチャントを用いることができる。回折格子層101のエッチングには、塩酸及び過水を含むエッチャントを用いることができる。図4のb部に示されるように、成長炉D2において、第1のマスク60を選択成長マスクとして用い、工程S104で露出した半導体基板10の主面10sの一部第2のエリア10bの上に、光変調部3のための第2の半導体積層200をバットジョイント成長する工程S105。第2の半導体積層200は、導波路層201、クラッド層202、第1のキャップ層203、及び第2のキャップ層204を含む。導波路層201、クラッド層202、第1のキャップ層203、及び第2のキャップ層204は、この順で半導体基板10の上に積層されている。第2の半導体積層200の各層の成長には、例えば、有機金属気相成長法を用いることができる。導波路層201は、障壁層及び井戸層を繰り返し積層した多重量子井戸構造を有することができる。障壁層及び井戸層は、例えば25層とすることができる。障壁層は、例えば、InPに格子整合するAlInAs等のIII-V族化合物半導体からなる。障壁層の厚さは、例えば5nm程度である。井戸層は、例えば、InPに格子整合するAlGaInAs等のIII-V族化合物半導体からなる。井戸層のバンドギャップ波長は、例えば1480nm程度である。井戸層の厚さは、例えば10nm程度である。したがって、導波路層201層の厚さは、例えば380nm程度である。導波路層201は、第1の半導体積層100の活性層104に光学的に結合されている。クラッド層202は、第2の導電型を有している。クラッド層202は、例えばInP等のIII-V族化合物半導体からなる。クラッド層202には、例えばZnがドープされている。クラッド層202の厚さは、例えば500nm程度である。図5のa部に示されように、エッチング装置D3において、第1のマスク60を除去する工程S106。第1のマスク60の除去のためのエッチングは、例えば、フッ酸により1分程度で行うことができる。図5のb部に示されるように、成長炉D4において、第1の半導体積層100及び第2の半導体積層200の上に、第3の半導体積層300を成長する工程S107。第3の半導体積層300は、クラッド層301、第1のコンタクト層302、第2のコンタクト層303、及び第3のコンタクト層304を含む。クラッド層301、第1のコンタクト層302、第2のコンタクト層303、及び第3のコンタクト層304は、この順で第1の半導体積層100及び第2の半導体積層200の上に積層されている。第3の半導体積層300の各層の成長には、例えば、有機金属気相成長法を用いることができる。クラッド層301は、第2の導電型を有する。クラッド層301は、例えばInP等のIII-V族化合物半導体からなる。クラッド層301には、例えばZnがドープされている。クラッド層301のキャリア濃度は、例えば1×1018程度である。クラッド層301の厚さは、例えば110nm程度である。第1のコンタクト層302は、第2の導電型を有する。第1のコンタクト層302は、例えばGaInAsP等のIII-V族化合物半導体からなる。第1のコンタクト層302には、例えばZnがドープされている。第1のコンタクト層302のキャリア濃度は、例えば2×1018程度である。第1のコンタクト層302のバンドギャップ波長は、例えば1080nm程度である。第1のコンタクト層302の厚さは、例えば50nm程度である。第2のコンタクト層303は、第2の導電型を有する。第2のコンタクト層303は、例えばGaInAsP等のIII-V族化合物半導体からなる。第2のコンタクト層303には、例えばZnがドープされている。第2のコンタクト層303のキャリア濃度は、例えば2×1018程度である。第2のコンタクト層303のバンドギャップ波長は、例えば1300nm程度である。第2のコンタクト層303の厚さは、例えば100nm程度である。第3のコンタクト層304は、第2の導電型を有する。第3のコンタクト層304は、例えばInGaAs等のIII-V族化合物半導体からなる。第3のコンタクト層304には、例えばZnがドープされている。第3のコンタクト層304のキャリア濃度は、例えば1.5×1019程度である。第3のコンタクト層304の厚さは、例えば100nm程度である。図6のa部に示されるように、第3の半導体積層300の上に第2のマスク70を設ける工程S108。第2のマスク70は、第1のストライプ部71、第2のストライプ部72、及び第3のストライプ部73を含む。第1のストライプ部71、第2のストライプ部72、及び第3のストライプ部73は、第1の導波路メサ21~第3の導波路メサ23の配列方向に順に配列されている。第1のストライプ部71、第2のストライプ部72、及び第3のストライプ部73は、第1の導波路メサ21~第3の導波路メサ23の延在方向に延在している。第1のストライプ部71、第2のストライプ部72、及び第3のストライプ部73は、互いに離間している。第2のストライプ部72と第3のストライプ部73との間隔は、第1のストライプ部71と第2のストライプ部72との間隔よりも狭い。第1のストライプ部71は、第1の導波路メサ21のための第1の領域111の上に配置されている。第2のストライプ部72は、第2の導波路メサ22のための第2の領域112の上に配置されている。第3のストライプ部73は、第3の導波路メサ23のための第3の領域113の上に配置されている。図6のb部に示されるように、第2のマスク70を用いて、第1の半導体積層100、第2の半導体積層200、及び第3の半導体積層300をエッチングする工程S109。このエッチングにより、発光素子部2の第1の導波路メサ21、第2の導波路メサ22、及び第3の導波路メサ23が形成される。この後、例えばSI-InPによって第1の導波路メサ21~第3の導波路メサ23を埋め込む等の工程を行うことにより半導体集積素子1が作製される。以上説明した本実施形態に係る半導体集積素子を作製する方法の作用及び効果について、図3,4,7,8を参照して説明する。この方法においては、第1のマスク60を用いて、第1の半導体積層100のエッチング、及び第2の半導体積層200の再成長を行う。第1のマスク60においては、第1のブリッジ部63及び第2のブリッジ部64は、第1のアーム部61と第2のアーム部62とを互いに接続している。つまり、第1のマスク60は、第1のブリッジ部63及び第2のブリッジ部64の端部同士を接続するように設けられた第1のアーム部61及び第2のアーム部62を有している。このような第1のマスク60を用いて第2の半導体積層200を成長すると、第2の半導体積層200のための原料が、第1のアーム部61及び第2のアーム部62を伝って、第1のアーム部61及び第2のアーム部62の延在方向に移動するので、第1のブリッジ部63及び第2のブリッジ部64の端部近傍に偏って堆積することが避けられる。このため、第1のブリッジ部63の端部近傍における第2の半導体積層200の厚さと、第1のブリッジ部63よりも広い幅を有する第2のブリッジ部64の端部近傍における第2の半導体積層200の厚さとの違いが低減される。図7のa部は、工程S105において第2の半導体積層200を成長した後の平面図である。第1のブリッジ部63の幅W2を14μmとし、第2のブリッジ部64の幅W3を50μmとし、第1のアーム部の幅W1を4μmから20μmまで変化させたときの第2の半導体積層200の各部分P0~P2の厚さを測定し、図8のa部及びb部に示される結果を得た。部分P0は第1のアーム部61を挟んで第2の孔部66に対向する部分であり、部分P1は第1のブリッジ部63の端部近傍の部分であり、部分P2は第2のブリッジ部64の端部近傍の部分である。図8のa部のグラフに示される一群のプロットPL1は、部分P1の厚さを部分P0の厚さで除算した値を示しており、一群のプロットPL2は、部分P2の厚さを部分P0の厚さで除算した値を示している。なお、図8のa部の一群のプロットPL0は、部分P0の厚さを部分P0の厚さで除算した値を示しており、全て1となっている。図8のa部に示されるように、第1のアーム部61の幅W1を4μmから段階的に20μmへ広くしていくと、部分P1の厚さを部分P0の厚さで除算した値と、部分P2の厚さを部分P0の厚さで除算した値とが共に1に近づいていく。特に、部分P2の厚さを部分P0の厚さで除算した値についてこの傾向が顕著であり、第1のアーム部61の幅W1が8μm以上では、部分P1の厚さを部分P0の厚さで除算した値と、部分P2の厚さを部分P0の厚さで除算した値とが概ね等しくなっている。図8のb部のグラフによれば、第1のアーム部61の幅W1を大きくしていくと、部分P1の厚さを部分P0の厚さで除算した値と、部分P2の厚さを部分P0の厚さで除算した値との違いが小さくなっていく。特に、第1のアーム部61の幅W1を4μmから8μmとしたときにその傾向が顕著である。一方で、図8のb部のグラフによれば、第1のアーム部61の幅W1を小さくしていくと、部分P1の厚さを部分P0の厚さで除算した値と、部分P2の厚さを部分P0の厚さで除算した値との違いが大きくなっていく。したがって、第1のアーム部61の幅W1を0とすると、即ち、図7のa部に示されるように第1のアーム部61を設けないと、部分P1の厚さを部分P0の厚さで除算した値と、部分P2の厚さを部分P0の厚さで除算した値との違いがより一層大きくなると考えられる。したがって、上述したように、各アーム部を有する第1のマスク60を用いて第2の半導体積層200を成長すれば、第1のブリッジ部63の端部近傍例えば部分P1における第2の半導体積層200の厚さと、第1のブリッジ部63よりも広い幅を有する第2のブリッジ部64の端部近傍例えば部分P2における第2の半導体積層200の厚さとの違いの低減が実現される。以上、好適な実施の形態において本発明の原理を図示し説明したが、本発明は、そのような原理から逸脱することなく詳細において変更され得ることは、当業者によって認識される。例えば、本実施形態に係る方法は、工程S103で第1のマスク60を設ける前に、第1のブリッジ部63の幅W2と第2のブリッジ部64の幅W3とに応じて、第1のアーム部61及び第2のアーム部62の幅W1を設定する工程をさらに備えることができる。その場合には、例えば、図8に示されるような、第1のブリッジ部63の幅W2及び第2のブリッジ部64の幅W3と、第1のアーム部61及び第2のアーム部62の幅W2と、第2の半導体積層200の厚さの違いとの相関を示すデータを取得しておき、そのデータに基づいて、第1のアーム部61及び第2のアーム部62の幅W1を設定することができる。一例としては、第1のブリッジ部63の幅W2が14μmであり、第2のブリッジ部64の幅W3が50μmであるとき、図8に示されるデータを参照して、第1のアーム部61及び第2のアーム部62の幅W1を8μmと設定することができる。これにより、第2の半導体積層200の厚さの違いを低減できる。"