"第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC-DCコンバータであって、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、前記出力端子に接続される外部負荷に流れる負荷電流を検出する電流検出部と、前記入力電圧と前記出力電圧の差がしきい値より低い場合に前記第3のスイッチ素子をオン状態とし、前記差がしきい値以上の場合に前記電流検出部の検出結果に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方を制御する制御回路と、を有することを特徴とするDC-DCコンバータ。前記制御回路は、前記電流検出部の検出結果に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方をオン状態とすること、を特徴とする請求項1記載のDC-DCコンバータ。前記制御回路は、前記電流検出部にて検出された電流値と所定の抵抗値を乗算した乗算値と、所定の電圧値とを比較する比較器を有し、前記比較器の出力信号に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子を制御すること、を特徴とする請求項1又は2に記載のDC-DCコンバータ。前記所定の電圧値は、前記第1のスイッチ素子の制御端子に蓄積される電荷に応じた損失量と、前記ドライブ回路の電源端子を前記出力端子に接続することによって生じる前記第1のスイッチ素子のオン抵抗による損失の増加分に基づいて決定されることを特徴とする請求項3に記載のDC-DCコンバータ。前記第1のスイッチ素子は、前記第1のノードに接続された端子を有し、前記制御回路は、前記第1のスイッチ素子がオフ状態とする期間において、前記第2のスイッチ素子を所定時間オン状態とした後、前記第3のスイッチ素子をオン状態にすること、を特徴とする請求項1~4のうちの何れか一項に記載のDC-DCコンバータ。前記制御回路は、前記第1のスイッチ素子の制御端子の電圧変化に応じて前記入力電圧と前記出力電圧の差電圧を検出する電圧検出回路を含むこと、を特徴とする請求項1~5のうちの何れか一項に記載のDC-DCコンバータ。前記電圧検出回路は、前記第2のスイッチ素子をオン状態とする期間において、前記電圧変化を検出し、その検出結果を保持すること、を特徴とする請求項6に記載のDC-DCコンバータ。前記制御回路は、所定周期の期間信号を生成する信号生成回路を有し、前記電圧検出回路は、前記期間信号に応答して検出結果をリセットした後、前記電圧変化の検出結果を保持すること、を特徴とする請求項6又は7に記載のDC-DCコンバータ。第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC-DCコンバータであって、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、前記入力電圧と前記出力電圧の差に応じて、前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方をオン状態とする制御回路と、を有することを特徴とするDC-DCコンバータ。第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC-DCコンバータの制御方法であって、前記入力電圧と前記出力電圧の差がしきい値より低い場合、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子をオン状態とし、前記差がしきい値以上の場合、前記出力端子に接続される外部負荷に流れる負荷電流の検出結果に基づいて、前記電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、前記第3のスイッチ素子の何れか一方を制御すること、を特徴とするDC-DCコンバータの制御方法。上記のように、ゲート端子にスイッチが接続されたMOSトランジスタは、オンしたスイッチにより出力端子電圧がゲート端子に印加されるため、オン抵抗値が、スイッチを用いない場合と比べて大きくなる。このように、オン抵抗値が大きくなることは、効率の低下を招く。本発明の一観点によれば、第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC-DCコンバータであって、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードと前記電源端子との間に接続された第2のスイッチ素子と、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、前記出力端子に接続される外部負荷に流れる負荷電流を検出する電流検出回路と、前記入力電圧と前記出力電圧の差がしきい値より低い場合に前記第3のスイッチ素子をオン状態とし、前記差がしきい値以上の場合に前記電流検出回路の検出結果に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方を制御する制御回路と、を有する。本発明の一観点によれば、効率低下を抑制することができる。[第1実施形態]以下、第一実施形態を添付図面に従って説明する。図1に示すDC-DCコンバータ1は同期整流方式の降圧型DC-DCコンバータであり、入力端子Piに供給される入力電圧Vinに基づいて、その入力電圧Vinよりも低い出力電圧Voutを生成する。この出力電圧Voutは、出力端子Poに接続される負荷2に供給される。このDC-DCコンバータ1は、出力電圧Voutを生成する変換部10と、その変換部10を制御する制御部20とを有している。入力電圧Vinは、抵抗Rs1の第1端子に供給され、この抵抗Rs1の第2端子は変換部10のトランジスタT1に接続されている。トランジスタT1は、例えばPチャネルMOSトランジスタである。トランジスタT1の第1端子ソース端子は抵抗Rs1の第2端子に接続され、第2端子ドレイン端子はトランジスタT2に接続されている。トランジスタT1の制御端子ゲート端子には制御部20から駆動信号DHが供給される。トランジスタT1は、駆動信号DHに応答してオンオフする。トランジスタT2は例えばNチャネルMOSトランジスタである。トランジスタT2の第1端子ソース端子は入力電圧Vin及び出力電圧Voutより低い電位の配線に接続されている。この配線は、例えば、0Vボルトの電位に設定された電源線であり、以下、グランドGNDとする。トランジスタT2の第2端子ドレイン端子はトランジスタT1に接続されている。トランジスタT2の制御端子ゲート端子には、制御部20から駆動信号DLが供給される。トランジスタT2は、駆動信号DLに応答してオンオフする。トランジスタT1のドレイン端子とトランジスタT2のドレイン端子の間のノードN1は、インダクタL1の第1端子に接続され、インダクタL1の第2端子は出力端子Poに接続されている。また、インダクタL1の第2端子と出力端子Poの間のノードN2はコンデンサC1の第1端子に接続され、コンデンサC1の第2端子はグランドGNDに接続されている。コンデンサC1は、出力電圧Voutを平滑化する平滑回路に含まれる。負荷2は、例えば電子機器の内部回路ASIC、メモリ、CPU、液晶表示装置などである。内部回路の動作状態や供給する電力により動作する回路の数が変化する、つまり負荷2の状態が変化すると、負荷2に必要な電流量、すなわち負荷電流が変動する。負荷の状態が軽負荷状態になると出力電圧Voutが上昇し、重負荷状態になると出力電圧Voutが低下する。このため、制御部20は、出力電圧Vout,出力電流Ioutに応じて、制御信号SpのデューティLレベルの時間に対するHレベルの時間の比を調整する。なお、デューティは、スイッチング周期に対するオン時間の比オンデューティが用いられる場合もある。抵抗Rs1の両端子は、制御部20の電流検出回路21に接続されている。電流検出回路21は、抵抗Rs1の両端子間の電位差に基づいて、抵抗Rs1に流れる電流Irを検出し、その電流Irと比例したセンス電流Is1を出力する。抵抗Rs1に流れる電流Irは、高電位側のトランジスタT1に流れる電流である。そして、トランジスタT1はインダクタL1に接続されている。従って、電流Irは、インダクタL1に流れる電流である。電流検出回路21は、インダクタL1に流れる電流を検出し、その電流に比例したセンス電流Is1を出力する。電流検出回路21の出力端子はスイッチSW1を介して抵抗Rs2の第1端子に接続され、抵抗R2の第2端子はグランドGNDに接続されている。スイッチSW1は、制御端子に供給される制御信号Spに応答してオンオフする。スイッチSW1と抵抗Rs2の間のノードN11は、オフセット回路22の出力端子に接続されている。オフセット回路22は、入力電圧Vinと出力電圧Voutに基づいて生成したオフセット電流Iofを出力する。図2に示すように、オフセット回路22は、分圧回路31,32、差動増幅回路33、減算回路35を有している。分圧回路31は、互いに直列接続された2つの抵抗R11,R12を含む。抵抗R11の第1端子には入力電圧Vinが供給され、第2端子は抵抗R12の第1端子に接続されている。抵抗R12の第2端子はグランドGNDに接続されている。分圧回路31は、抵抗R11,R12間のノードに、抵抗R11,R12の抵抗比により入力電圧Vinを分圧した電圧第1の分圧電圧を生成する。このように生成された第1の分圧電圧は、入力電圧Vinに比例する。分圧回路32は、互いに直列接続された2つの抵抗R13,R14を含む。抵抗R13の第1端子には出力電圧Voutが供給され、第2端子は抵抗R14の第1端子に接続されている。抵抗R14の第2端子はグランドGNDに接続されている。分圧回路32は、抵抗R13,R14間のノードに、抵抗R13,R14の抵抗比により出力電圧Voutを分圧した電圧第2の分圧電圧を生成する。このように生成された第2の分圧電圧は、出力電圧Voutに比例する。差動増幅回路33は、定電流源34、トランジスタT11~T14を有している。トランジスタT11,T12は例えばPチャネルMOSトランジスタであり、トランジスタT13,T14は例えばNチャネルMOSトランジスタである。定電流源34の第1端子には入力電圧Vinが供給され、第2端子はトランジスタT11,T13のソース端子に接続されている。トランジスタT11のゲート端子には分圧回路31により生成された電圧第1の分圧電圧が供給され、トランジスタT12のゲート端子には分圧回路32により生成された電圧第2の分圧電圧が供給される。トランジスタT11のドレイン端子はトランジスタT13のドレイン端子及びゲート端子に接続されている。トランジスタT13のソース端子はグランドGNDに接続されている。トランジスタT12のドレイン端子はトランジスタT14のドレイン端子及びゲート端子に接続されている。トランジスタT14のソース端子はグランドGNDに接続されている。トランジスタT13のゲート端子は、減算回路35に接続されている。減算回路35は、定電流源36とトランジスタT15を有している。トランジスタT15は、例えばNチャネルMOSトランジスタである。定電流源36の第1端子には入力電圧Vinが供給され、第2端子はトランジスタT15のドレイン端子に接続されている。トランジスタT15のゲート端子は差動増幅回路33のトランジスタT13のゲート端子に接続され、トランジスタT15のソース端子はグランドGNDに接続されている。定電流源36とトランジスタT15の間のノードN12は、図1に示すノードN11に接続されている。減算回路35は、定電流源36とトランジスタT15の間のノードN12から、オフセット電流Iofを出力する。減算回路35の定電流源36は、差動増幅回路33の定電流源34と等しい電流I11を流すように設定されている。差動増幅回路33の定電流源34が流す電流I11は、トランジスタT11とトランジスタT12に分流される。トランジスタT11に流れる電流と、トランジスタT12に流れる電流は、それぞれのゲート電圧、即ち入力電圧Vin第1の分圧電圧と出力電圧Vout第2の分圧電圧の差電圧に対応する。そして、減算回路35のトランジスタT15に流れる電流I12は、トランジスタT11に流れる電流と等しい。従って、減算回路35から出力されるオフセット電流Iofは、定電流源36が流す電流I11とトランジスタT15に流れる電流I12の差分と等しい値となる。なお、分圧回路31,32の分圧比は、入力電圧Vinの値が出力電圧Voutと等しいときオンデューティが100のときに、トランジスタT13がオフして電流I11がトランジスタT11を介して流れるように設定される。また、分圧回路31,32の分圧比は、入力電圧Vinが出力電圧Voutの2倍と等しいときオンデューティが50のときにトランジスタT11がオフして電流I11がトランジスタT13を介して流れるように、設定される。オフセット回路22は、図4に示すように変化するオフセット電流Iofを生成する。入力電圧Vinが出力電圧Voutの2倍の電圧よりも高いVin>2Voutとき、オフセット回路22は、電流I11と等しいオフセット電流Iofを出力する。入力電圧Vinが出力電圧Voutと等しいとき、オフセット回路22はオフセット電流Iofを出力しないオフセット電流Iofは0A。入力電圧Vinが出力電圧Voutより高く、出力電圧Voutの2倍の電圧よりも低いVout<Vin<2Voutのとき、オフセット回路22は、入力電圧Vinと出力電圧Voutの差電圧に応じてオフセット電流Iofを線形に変化させる。図1に示すように、電流検出回路21から出力されるセンス電流Is1は、オンしたスイッチSW1と抵抗Rs2に流れる。この抵抗Rs2は、両端子間に、センス電流Is1に比例した電位差を生じる。この電位差は、検出用の抵抗Rs1に流れる電流Irに比例する。オフセット回路22から出力されるオフセット電流Iofは、抵抗Rs2に流れる。従って、スイッチSW1がオフしている間、抵抗Rs2には、オフセット電流Iofが流れる。抵抗Rs2は、両端子間に、オフセット電流Iofに比例した電位差を生じる。一方、スイッチSW1がオンしている間、抵抗Rs2には、オフセット電流Iofとセンス電流Is1を合成した電流が流れる。従って、抵抗Rs2は、両端子間に、オフセット電流Iofとセンス電流Is1を合成した電流に比例した電位差を生じる。そして、オフセット電流Iofが供給されない場合、スイッチSW1がオフされると、ノードN11の電位は、抵抗Rs2によりグランドGNDレベルとなる。従って、スイッチSW1と抵抗Rs2の間のノードにおけるセンス電圧Vs1の波形は、検出用の抵抗Rs1に流れる電流Irに応じて、オフセット電流Iofに応じて、グランドGNDからオフセットされる。スイッチSW1と抵抗Rs2の間のノードN11は、スロープ補償回路23の入力端子に接続されている。スロープ補償回路23は、センス電圧Vs1に所定の傾斜電圧を付加した補償信号Slpを生成し、その補償信号Slpを出力する。この補償信号Slpは、比較器24の非反転入力端子に供給される。比較器24の反転入力端子には、出力電圧Voutに応じた誤差電圧Verが供給される。出力電圧Voutは、制御部20の抵抗R1の第1端子に供給される。抵抗R1の第2端子は抵抗R2の第1端子に接続され、抵抗R2の第2端子はグランドGNDに接続されている。抵抗R1と抵抗R2の間の接続点は、誤差増幅器25の反転入力端子に接続されている。抵抗R1と抵抗R2は、それらの抵抗比によって出力電圧Voutを分圧した分圧電圧Vfを生成する。この分圧電圧Vfは、出力電圧Voutに比例する。誤差増幅器25の非反転入力端子には、基準電源E1によって基準電圧Vr1が供給される。誤差増幅器25の出力端子と反転入力端子との間には、発振防止用のコンデンサC2が接続されている。誤差増幅器25は、分圧電圧Vfと基準電圧Vr1の差電圧を増幅した結果に応じた誤差電圧Verを出力する。誤差電圧Verは、比較器24の反転入力端子に供給される。比較器24は、補償信号Slpの電圧を誤差電圧Verと比較し、比較結果に応じたレベルの信号S1を出力する。比較器24は、補償信号Slpが誤差電圧Verより高くなるとHレベルの信号S1を出力し、補償信号Slpが誤差電圧Verより低くなるとLレベルの信号S1を出力する。比較器24の出力信号S1は、フリップフロップ回路26に供給される。フリップフロップ回路は、例えばRSフリップフロップ回路である。このフリップフロップ回路26のリセット端子Rには信号S1が供給される。フリップフロップ回路26のセット端子Sには、発振器OSCから出力される一定周期の発振信号Sckが供給される。発振信号Sckは、一定の周期でHレベルとなるパルス信号である。フリップフロップ回路26は、Hレベルの発振信号Sckに応答してHレベルの制御信号Spを出力し、Hレベルの信号S1に応答してLレベルの制御信号Spを出力する。従って、制御信号Spは、発振信号Sckの立ち上がりエッジに基づいてHレベルに立ち上がり、信号S1がHレベルになると立ち下がる。制御信号Spは、ドライブ回路27a,27bに供給される。ドライブ回路27aは、例えば入力電圧Vinを電源電圧として動作し、制御信号Spに応じた駆動信号DHを出力する。ドライブ回路27bは、例えば入力電圧Vinを電源電圧として動作し、制御信号Spに応じた駆動信号DLを出力する。そして、駆動信号DHは高電位側のトランジスタT1の制御端子ゲート端子に供給され、駆動信号DLは低電位側のトランジスタT2の制御端子ゲート端子に供給される。高電位側のトランジスタT1は、駆動信号DHに応答してオンオフする。低電位側のトランジスタT2は、駆動信号DLに応答してオンオフする。上記の出力部10は、出力端子Poに接続される外部負荷2に流れる負荷電流Ioutを検出する電流検出部11を有している。例えば、電流検出部11は、高電位側のトランジスタT1と低電位側のトランジスタT2の間のノードN1と、インダクタL1との間に設けられている。電流検出部11は、出力電流Iout負荷電流に比例したセンス電流Is2を生成する。電流検出部11は、例えば、ノードN1とインダクタL1との間に挿入された抵抗素子と、その抵抗素子の両端子間の電位差に応じた電流を生成する回路を含む。電流検出部11により生成されたセンス電流Is2は、スイッチ制御回路28に供給される。スイッチ制御回路28は、センス電流Is2に応じた制御信号Ssを出力する。この制御信号Ssは、スイッチ回路29に供給される。スイッチ回路29は、ドライブ回路27aの低電位側電源端子に接続された共通端子と、グランドGNDに接続された第1切換端子と、ノードN2に接続された第2切換端子を有している。この第2切換端子が接続されたノードN2は、入力電圧Vinから出力電圧Voutを生成する経路入力端子Piから出力端子Poの経路中の所定のノードであり、ドライブ回路27aの電源電圧入力電圧Vinより低い電位のノードである。スイッチ回路29は、制御信号Ssに応答して、共通端子を、第1切換端子と第2切換端子の何れかに接続する。共通端子が第1切換端子に接続されると、ドライブ回路27aの低電位側電源端子は、グランドGNDに接続される。一方、共通端子が第2切換端子に接続されると、ドライブ回路27aの低電位側電源端子は、出力端子Poに接続される。図3に示すように、ドライブ回路27aは、インバータ回路41と、トランジスタT21,T22を有している。トランジスタT21は例えばPチャネルMOSトランジスタであり、トランジスタT22は例えばNチャネルMOSトランジスタである。インバータ回路41の入力端子はドライブ回路27aの入力端子として機能する。この入力端子には、制御信号Spが供給される。インバータ回路41の出力端子はトランジスタT21,T22のゲート端子に接続されている。トランジスタT21のソース端子はドライブ回路27aの高電位側電源端子として機能し、この電源端子には電源電圧として入力電圧Vinが供給されている。トランジスタT21のドレイン端子はトランジスタT22のドレイン端子に接続されている。トランジスタT22のソース端子はドライブ回路27aの低電位側電源端子として機能し、この電源端子はスイッチ制御回路28に接続されている。トランジスタT21のドレイン端子とトランジスタT22のドレイン端子の間のノードはドライブ回路27aの出力端子として機能する。この出力端子はトランジスタT2のゲート端子に接続されている。図3において、破線でトランジスタT2のゲート端子とグランドGNDとの間に接続されたコンデンサCg1は、トランジスタT2のゲート端子における寄生容量である。スイッチ制御回路28は、比較器42と、抵抗R21と、基準電源E11を有している。比較器42の反転入力端子は抵抗R21の第1端子に接続され、抵抗R21の第2端子はグランドGNDに接続されている。上記の電流検出部11から出力される検出電流Is2は、抵抗R21に流れる。従って、抵抗R21の第1端子には、検出電流Is2と抵抗R21の抵抗値による検出電圧Vs2が生じる。比較器42の非反転入力端子には、基準電源E11による基準電圧Vr2が供給される。比較器42は、検出電圧Vs2と基準電圧Vr2とを比較した結果に応じたレベルの制御信号Ssを出力する。この基準電圧Vr2は、図1に示す負荷2に流す出力電流Iout、つまり負荷状態に応じて設定されている。そして、比較器42は、負荷状態に応じたレベルの制御信号Ssを出力する。例えば、出力電流Ioutが所定値より少ない軽負荷のとき、出力電流Ioutに応じた検出電流Is2と抵抗R21により生じる検出電圧Vs2は、基準電圧Vr2より低い。このとき、比較器42は、Hレベルの制御信号Ssを出力する。一方、出力電流Ioutが所定値より多い重負荷のとき、出力電流Ioutに応じた検出電流Is2と抵抗R21により生じる検出電圧Vs2は、基準電圧Vr2より高い。このとき、比較器42は、Lレベルの制御信号Ssを出力する。スイッチ回路29は、インバータ回路43とトランジスタT23,T24を有している。トランジスタT23,T24は例えばNチャネルMOSトランジスタである。スイッチ制御回路28から出力される制御信号Ssは、トランジスタT23の制御端子ゲート端子とインバータ回路43の入力端子に供給される。トランジスタT23のソース端子は出力ノードN2に接続され、トランジスタT23のドレイン端子はドライブ回路27aの低電位側電源端子、つまりトランジスタT22のソース端子に接続されている。なお、コイルL1に直列に接続される抵抗DCRは、コイルL1に含まれる等化直流抵抗である。インバータ回路43の出力端子はトランジスタT24の制御端子ゲート端子に接続されている。インバータ回路43は、制御信号Ssを論理反転したレベルの信号Ss2を出力する。トランジスタT24のソース端子はグランドGNDに接続され、トランジスタT24のドレイン端子はドライブ回路27aの低電位側電源端子、つまりトランジスタT22のソース端子に接続されている。トランジスタT23とトランジスタT24は、制御信号Ssに基づいて相補的にオンオフする。Hレベルの制御信号Ssに応答してオンしたトランジスタT23は、ドライブ回路27aの低電位側電源端子、即ちトランジスタT22のソース端子を出力ノードN2に接続する。一方、Lレベルの制御信号Ssに応答してオンしたトランジスタT24は、ドライブ回路27aの低電位側電源端子、即ちトランジスタT22のソース端子をグランドGNDに接続する。次に、DC-DCコンバータ1の作用を説明する。DC-DCコンバータ1の動作を説明する。誤差増幅器25は、出力電圧Voutに比例した電圧Vfと基準電圧Vr1の差電圧に応じて誤差電圧Verを出力する。比較器24は、誤差電圧Verと補償信号Slpの電圧を比較した結果に応じた信号S1を出力する。フリップフロップ回路26は、発振信号Sckに応じてHレベルの制御信号Spを出力し、信号S1に応じてLレベルの制御信号Spを出力する。従って、制御信号Spは、発振信号Sckの周期と等しい周期にてHレベルとなり、信号S1に応じてLレベルとなる。この信号S1により制御信号Spが変化するタイミングは、出力電圧Voutと基準電圧Vr1の差に応じて変化する。つまり、制御信号Spのパルス幅は、出力電圧Voutに応じて変化する。これにより、高電位側のトランジスタT1のオン時間と、低電位側のトランジスタT2のオン時間が変化し、出力電圧Voutが変化する。このように、DC-DCコンバータ1は、出力電圧Voutに比例した電圧Vfを基準電圧Vr1と一致するように、フィードバック制御する。オフセット回路22は、入力電圧Vinと出力電圧Voutの差電圧に応じたオフセット電流Iofを出力する。図5aはオンデューティが50以下のときの各信号の波形を示し、図5bはオンデューティが50以上のときの各信号の波形を示す。このように、DC-DCコンバータ1は、スロープ補償回路23によるスロープ補償と、オフセット回路22によるオフセット電流Iofによるセンス電圧Vs1に対するオフセットの負荷により誤差電圧Verを一定値に維持する。これにより、出力電圧Voutの変動を抑制する。図6aは重負荷時における各信号の波形を示し、図6bは軽負荷時における各信号の波形を示す。なお、図6abにおいて、トランジスタT1に流れる電流It1の波形を一点鎖線で示しているが、他の波形と重なって判りにくくなるため、ずらして示している。図6aに示す期間F1では、高電位側のトランジスタT1がオフし、低電位側のトランジスタT2がオンしている。また、期間F2では、高電位側のトランジスタT1がオンし、低電位側のトランジスタT2がオフする。期間F1において、トランジスタT1のゲート電圧Vgは、図3に示すドライブ回路27aのトランジスタT21がオンしていることにより、入力電圧Vinレベルである。この重負荷時において、図3に示すスイッチ制御回路28は、インダクタL1に流れる電流ILを検出した結果検出電流Is2に基づく検出電圧Vs2が基準電圧Vr2より高いため、Lレベルの制御信号Ssを出力する。スイッチ回路29は、この制御信号Ssに応答して、ドライブ回路27aの低電位側電源端子をグランドGNDに接続する。次に、期間F2になると、図3に示すドライブ回路27aは、制御信号Spに応答してトランジスタT22をオンする。このトランジスタT22のソース端子はスイッチ回路29を介してグランドGNDに接続されている。このため、高電位側のトランジスタT1のゲート電圧Vgは、入力電圧VinレベルからグランドGNDレベルへと変化し、トランジスタT1がオンする。そして、トランジスタT1のゲート-ソース間電圧Vgsは入力電圧Vinと等しくなるため、オン抵抗はほぼ0Ωとなる。このため、トランジスタT1におけるオン抵抗損失が抑制される。同様に、図6bに示す期間F1では、高電位側のトランジスタT1がオフし、低電位側のトランジスタT2がオンしている。また、期間F2では、高電位側のトランジスタT1がオンし、低電位側のトランジスタT2がオフする。期間F1において、トランジスタT1のゲート電圧Vgは、図3に示すドライブ回路27aのトランジスタT21がオンしていることにより、入力電圧Vinレベルである。この軽負荷時において、図3に示すスイッチ制御回路28は、インダクタL1に流れる電流ILを検出した結果検出電流Is2に基づく検出電圧Vs2が基準電圧Vr2より低いため、Hレベルの制御信号Ssを出力する。スイッチ回路29は、この制御信号Ssに応答して、ドライブ回路27aの低電位側電源端子をノードN2に接続する。次に、期間F2になると、図3に示すドライブ回路27aは、制御信号Spに応答してトランジスタT22をオンする。このトランジスタT22のソース端子はスイッチ回路29を介してノードN2に接続されている。このため、トランジスタT1のゲート容量Cgに蓄積された電荷は、ノードN2に流れる。つまり、ゲート容量Cgに蓄積された電荷は、出力電流Ioutとして負荷2に供給される。このため、ゲート容量CgによるQg損失が低減される。このとき、スイッチ回路29によりドライブ回路27aの電源端子がノードN2に接続されているため、高電位側のトランジスタT1のゲート電圧Vgは、入力電圧Vinレベルから出力電圧Voutレベルへと変化する。従って、トランジスタT1のゲート-ソース間電圧Vgsは入力電圧Vinと出力電圧Voutの差電圧=Vin-Voutと等しくなるため、オン抵抗が大きくなる。しかし、この軽負荷時においてトランジスタT1に流れる電流It1は少ないため、重負荷時におけるオン抵抗損失と比べ、損失は少ない。次に、ドライブ回路27aの電源端子の接続先を切換えるときの設定について説明する。図7は、負荷と損失の関係を示すグラフである。図7において、横軸は負荷、縦軸は損失である。入力電圧Vinが一定の場合、図3に示す高電位側のトランジスタT1のゲート容量CgによるQg損失実線K1にて示すは、負荷によらず一定である。曲線K2は、図3においてドライブ回路27aの電源端子をグランドGNDに接続した場合比較例1において、トランジスタT1のオン抵抗値による損失を示す。この損失は、オン抵抗値Ronと、トランジスタT1に流れる電流It1の2乗の積=Ron×It12となる。従って、負荷が大きいほど、オン抵抗による損失は多くなる。曲線K3は、図3において、トランジスタT1のゲート端子をノードN2に常時接続した場合比較例2におけるオン抵抗の損失を示す。この比較例2では、トランジスタT1のゲート電圧が出力電圧Voutまでしか低下しないため、オン抵抗による損失が生じ、その損失は負荷が大きいほど多くなる。比較例2における損失は、実線K1で示すQg損失と、曲線K2で示すオン抵抗による損失の合計値となる。そして、比較例2のように、ドライブ回路27aの電源端子を出力ノードN2に接続すると、Qg損失が無くなる変りに、オン抵抗による損失が増加する。つまり、重負荷では、Qg損失に対する対策を行わないほうが、損失が少ないことになる。従って、Qg損失の量QLと、オン抵抗による損失増加分RLが等しくなるときの電流量ILxインダクタL1に流れる電流量を求め、この電流量ILxをしきい値として、軽負荷時と重負荷時とを判定し、ドライブ回路27aの電源端子の接続先を切換える。これにより、総合的な負荷を低減することができる。このしきい値とする電流量ILxを電圧に変換し、その変換後の電圧を図3における基準電圧Vr2とすることにより、上記の判定が可能となる。この基準電圧Vr2の算出例を以下に示す。例えば、上記の比較例1ドライブ回路27aの電源端子をグランドGNDに接続におけるトランジスタT1のオン抵抗値Rx1を0.1Ωとする。また、比較例2ドライブ回路27aの電源端子を出力ノードN2に接続におけるトランジスタT1のオン抵抗値Rx2を0.3Ωとする。DC-DCコンバータのスイッチング周波数fswを3MHzとする。また、ドライブ回路27aの電源端子を出力ノードN2に接続する期間Tcを3nsとする。そして、Qg損失の量QLを15mWとする。オン抵抗値Ronによる損失増加分RLは、RL=Tc×fsw×Rx2-Rx1×ILx2により求められる。従って、オン抵抗による損失増加分RLとQg損失QLにより、15mw=3ns×3MHz×0.3Ω-0.1Ω×ILx2となり、ILx≒90mAとなる。そして、図3に示す抵抗R21の抵抗値を1Ωとすると、検出電圧Vs2は、90mVとなる。従って、基準電圧Vr2を90mVに設定することにより、総合的な損失を低減することができることになる。以上記述したように、本実施形態によれば、以下の効果を奏する。1-1スイッチ制御回路28は、出力端子Poに接続された負荷2に流れる負荷電流を検出する電流検出部11の検出結果に基づいて制御信号Ssを生成する。スイッチ回路29は、ドライブ回路27aの低電位側電源端子と出力電圧VoutとなるノードN2との間に接続されたトランジスタT23と、泥電位側電源端子とグランドGNDとの間に接続されたトランジスタT24とを有している。スイッチ回路29は、制御信号Ssに基づいて、トランジスタT23とトランジスタT24を相補的にオンオフ制御する、即ち、両トランジスタT23,T24の何れか一方をオン状態とする。負荷電流Ioutコイル電流ILが所定値より少ない軽負荷のとき、スイッチ制御回路28はHレベルの制御信号Ssを出力する。スイッチ回路29は、Hレベルの制御信号Ssに応答してトランジスタT23をオン状態とする。これにより、ドライブ回路27aの電源端子はノードN2に接続される。従って、トランジスタT1のゲート端子における寄生容量Cg1に蓄積された電荷は、ノードN2に供給され、出力電圧Voutに含まれる。このため、電荷がグランドGNDに流れることによる損失Qg損失を低減することができる。負荷電流Ioutコイル電流ILが所定値より多い重負荷のとき、スイッチ制御回路28はLレベルの制御信号Ssを出力する。スイッチ回路29は、Lレベルの制御信号Ssに応答してトランジスタT24をオン状態とする。これにより、ドライブ回路27aの電源端子はグランドGNDに接続される。従って、トランジスタT1のゲート端子における電圧はグランドGNDレベルとなるため、トランジスタT1のオン抵抗による損失の増加を抑制することができる。1-2スイッチ制御回路28は、電流検出部11から出力される検出電流Is2が流れる抵抗R21と、検出電流Is2と抵抗R21の抵抗値により生じる検出電圧Vs2と基準電圧Vr2とを比較する比較器42を有している。比較器42は、検出電圧Vs2が基準電圧Vr2より大きいときにLレベルの制御信号Ssを出力し、検出電圧Vs2が基準電圧Vr2より小さいときにHレベルの制御信号Ssを出力する。このように、スイッチ制御回路28を構成することにより、負荷2に流れる負荷電流に応じた制御信号Ssを容易に生成することができる。1-3スイッチ制御回路28の基準電圧Vr2と抵抗R21の抵抗値は、トランジスタT1のゲート端子における寄生容量Cg1に基づく損失QLQg損失と、トランジスタT1のゲート端子における電圧が出力電圧Voutとなることによって生じる損失RLオン抵抗による損失に応じて設定される。オン抵抗による損失RLがQg損失QLより小さい軽負荷ではドライブ回路27aの電源端子を出力電圧VoutとなるノードN2に接続し、多くなる重負荷においてドライブ回路27aの電源端子をグランドGNDに接続するように、各値を設定する。これにより、DC-DCコンバータ1における損失を低減することができる。[第2実施形態]以下、第2実施形態を添付図面に従って説明する。なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。図8に示すように、DC-DCコンバータ51の制御部52は、ドライブ回路27aの電源端子に接続されたスイッチ回路29を制御するスイッチ制御回路53を有している。スイッチ制御回路53は、電流検出回路54と、電圧検出回路55と、アンド回路56を有している。電流検出回路54は、第1実施形態のスイッチ制御回路28と同様に構成されている。即ち、電流検出回路54は、比較器42、検出用抵抗R21、基準電源E11を有している。抵抗R21の第1端子には、電流検出部11による検出電流Is2に応じた検出電圧Vs2が生じる。比較器42は、検出電圧Vs2と基準電圧Vr2を比較した結果に応じたレベルの電流検出信号Siを出力する。電圧検出回路55は、比較器44と抵抗R22~R25を有している。抵抗R22の第1端子には入力電圧Vinが供給される。抵抗R22の第2端子は抵抗R23の第1端子に接続され、抵抗R23の第2端子はグランドGNDに接続されている。抵抗R22と抵抗R23の間のノードN21は比較器44の非反転入力端子に接続されている。抵抗R22と抵抗R23は、それぞれの抵抗値の比により、入力電圧Vinを分圧した電圧Vidを生成する。抵抗R24の第1端子には出力電圧Voutが供給される。抵抗R24の第2端子は抵抗R25の第1端子に接続され、抵抗R25の第2端子はグランドGNDに接続されている。抵抗R24と抵抗R24の間のノードN22は比較器44の反転入力端子に接続されている。抵抗R24と抵抗R25は、それぞれの抵抗値の比により、出力電圧Voutを分圧した電圧Vodを生成する。比較器44は、両入力端子における電圧Vid,Vodを比較し、その比較結果に応じたレベルの電圧検出信号Svを出力する。上記の抵抗R22~R25の抵抗値は、入力電圧Vinと、出力電圧Voutと、所定の基準電圧Vr3しきい値に応じて設定されている。抵抗R22~R25の抵抗値は、例えば、入力電圧Vinと出力電圧Voutの差電圧ΔVが基準電圧Vr3と等しいとき、ノードN21に生成される電圧Vidと、ノードN22に生成される電圧Vodが互いに等しくなるように設定されている。従って、比較器44は、差電圧ΔV=Vin-Voutが基準電圧Vr3より大きいとき、Hレベルの検出信号Svを出力し、差電圧ΔVが基準電圧Vr3より小さいとき、Lレベルの検出信号Svを出力する。基準電圧Vr3の設定については後述する。アンド回路56は、第1の検出信号Siと第2の検出信号Svを論理積演算した結果に応じたレベルの制御信号Ssを出力する。従って、アンド回路56は、第1の検出信号Siと第2の検出信号Svの少なくとも一方がLレベルのとき、Lレベルの制御信号Ssを出力する。一方、アンド回路56は、第1の検出信号Siと第2の検出信号Svが共にHレベルのとき、Hレベルの制御信号Ssを出力する。基準電圧Vr3は、DC-DCコンバータ51における損失に応じて設定されている。例えば、比較する回路例として、ドライブ回路27aの低電位側電源端子、即ちトランジスタT22のソース端子を出力ノードN2に直接接続した回路を考える。この回路では、入力電圧Vinと出力電圧Voutの差電圧ΔVに応じて効率が変化する。例えば、入力電圧Vinと出力電圧Voutの差電圧ΔVが所定の電圧より低い、例えば0Vゼロボルトに近いとき、高電位側のトランジスタT1のゲート電圧が高くなる。このため、トランジスタT1のオン抵抗値Ronが、ゲート電圧をグランドGNDレベルとしたときと比して大きくなる。従って、この回路では、高電位側のトランジスタT1のオン抵抗による損失が大きくなる。また、別の比較例として、ドライブ回路27aの低電位側電源端子、即ちトランジスタT22のソース端子をグランドGNDに接続した回路を考える。この回路では、高電位側のトランジスタT1の寄生容量Cgに対する充放電による損失が生じる。入力電圧Vinと出力電圧Voutの差電圧ΔVが大きくなると、この充放電による損失が大きくなる。従って、上記の損失に応じて基準電圧Vr3を設定する。差電圧ΔV=Vin-Voutが基準電圧Vr3より大きいとき、スイッチ制御回路53は、比較器42が出力する検出信号Siと等しいレベルの制御信号Ssを出力する。これにより、上記第1実施形態と同様に、負荷電流に応じてトランジスタT23とトランジスタT24の何れか一方をオン状態とすることで、損失を低減する。一方、差電圧ΔV=Vin-Voutが基準電圧Vr3より小さいとき、スイッチ制御回路53はLレベルの制御信号Ssを出力する。この制御信号Ssを受け、スイッチ回路29のトランジスタT24がオンし、ドライブ回路27aの低電位側電源端子をグランドGNDに接続する。これにより、高電位側のトランジスタT1のオン抵抗値を低くして、オン抵抗による損失の増加を抑制する。以上記述したように、本実施形態によれば、第1実施形態の効果に加え、以下の効果を奏する。2-1スイッチ制御回路53は、電圧検出回路55を含む。電圧検出回路55は、入力電圧Vinと出力電圧Voutの差電圧に応じた電圧検出信号Svを出力する。スイッチ制御回路53は、電圧検出信号Svと、比較器42を含む電流検出回路54から出力される電流検出信号Siに基づいて、スイッチ回路29を制御する制御信号Ssを生成する。従って、ドライブ回路27aの電源端子は、負荷2に供給する負荷電流出力電流Ioutと、入力電圧Vinと出力電圧Voutの差電圧に応じて、グランドGND又は出力電圧VoutとなるノードN2に接続する。これにより、入力電圧Vinと出力電圧Voutの電圧差が少ないときにおけるオン抵抗のよる損失の増加を抑制し、DC-DCコンバータ51における損失を低減することができる。[第3実施形態]以下、第3実施形態を添付図面に従って説明する。なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。図9に示すように、DC-DCコンバータ61の制御部62に含まれるスイッチ制御回路28は、低電位側のトランジスタT2を駆動するドライブ回路27bの低電位側電源端子に接続されたスイッチ回路63を制御する。ドライブ回路27bは、インバータ回路71と、トランジスタT31,T32を有している。トランジスタT31は例えばPチャネルMOSトランジスタであり、トランジスタT32は例えばNチャネルMOSトランジスタである。インバータ回路71の入力端子はドライブ回路27bの入力端子として機能する。この入力端子には、制御信号Spが供給される。インバータ回路71は制御信号Spを論理反転したレベルの信号Sp2を生成する。インバータ回路71の出力端子は、トランジスタT31,T32のゲート端子に接続されている。トランジスタT31のソース端子はドライブ回路27bの高電位側電源端子として機能し、この電源端子には電源電圧として入力電圧Vinが供給されている。トランジスタT31のドレイン端子はトランジスタT32のドレイン端子に接続されている。トランジスタT32のソース端子はドライブ回路27bの低電位側電源端子として機能し、この電源端子はスイッチ制御回路28に接続されている。トランジスタT31のドレイン端子とトランジスタT32のドレイン端子の間のノードはドライブ回路27bの出力端子として機能する。この出力端子はトランジスタT2のゲート端子に接続されている。破線でトランジスタT2のゲート端子とグランドGNDとの間に接続されたコンデンサCg2は、トランジスタT2のゲート端子における寄生容量である。スイッチ回路63は、遅延回路72、アンド回路73、インバータ回路74、トランジスタT33,T34を有している。遅延回路72は、例えば直列接続された奇数個のインバータ回路により構成される。遅延回路72は、ドライブ回路27bの信号Sp2を遅延するとともに論理反転したレベルの遅延制御信号Spdを出力する。ドライブ回路27bの信号Sp2は、制御信号Spを論理反転した信号である。従って、この遅延制御信号Spdは、本実施形態において、偶数個図9において4個のインバータ回路により、制御信号Spを遅延した信号と等しい。アンド回路73は、スイッチ制御回路28から出力される制御信号Ssと、遅延回路72から出力される遅延制御信号Spdとを互いに論理積演算した結果に応じたレベルの制御信号Sdsを生成する。スイッチ制御回路28は、負荷2図1参照の状態に応じたレベルの制御信号Ssを出力する。例えば、スイッチ制御回路28は、軽負荷時にはHレベルの制御信号Ssを出力し、重負荷時にはLレベルの制御信号Ssを出力する。アンド回路73は、Lレベルの制御信号Ssに応答してLレベルの制御信号Sdsを出力する。また、アンド回路73は、Hレベルの制御信号に応答して、遅延制御信号Spdと等しいレベルの制御信号Sdsを出力する。トランジスタT33とトランジスタT34は、制御信号Sdsに基づいて、相補的にオンオフする。次に、このDC-DCコンバータ61の作用を説明する。スイッチ制御回路28は、電流検出部11の検出結果検出電流Is2に基づいて、重負荷の場合にはLレベルの制御信号Ssを出力する。アンド回路73は、Lレベルの制御信号Ssに応答してLレベルの制御信号Sdsを出力する。これにより、スイッチ回路63は、トランジスタT33をオフし、トランジスタT34をオンし、ドライブ回路27bの電源端子をグランドGNDに接続する。図10aに示す期間F1では、高電位側のトランジスタT1がオフし、低電位側のトランジスタT2がオンしている。また、期間F2では、高電位側のトランジスタT1がオンし、低電位側のトランジスタT2がオフする。なお、図10aにおいて、トランジスタT2に流れる電流It2の波形を一点鎖線で示しているが、他の波形と重なって判りにくくなるため、ずらして示している。期間F1において、トランジスタT2のゲート電圧Vgは、図9に示すドライブ回路27bのトランジスタT31がオンしていることにより、入力電圧Vinレベルである。この重負荷時において、図9に示すスイッチ制御回路28は、インダクタL1に流れる電流ILを検出した結果検出電流Is2に基づく検出電圧Vs2が基準電圧Vr2より高いため、Lレベルの制御信号Ssを出力する。スイッチ回路63は、この制御信号Ssに応答して、ドライブ回路27bの低電位側電源端子をグランドGNDに接続する。次に、期間F2になると、図9に示すドライブ回路27bは、制御信号Spに応答してトランジスタT32をオンする。このトランジスタT32のソース端子はスイッチ回路63を介してグランドGNDに接続されている。このため、低電位側のトランジスタT2のゲート電圧Vgは、入力電圧VinレベルからグランドGNDレベルへと変化し、トランジスタT2がオフする。そして、トランジスタT2のゲート-ソース間電圧Vgsはほぼ0Vとなるため、オン抵抗はほぼ0Ωとなる。このため、トランジスタT2におけるオン抵抗損失が抑制される。一方、軽負荷のとき、スイッチ制御回路28は、Hレベルの制御信号Ssを出力する。アンド回路73は、遅延制御信号Spdと等しいレベルの制御信号Ssを出力する。この遅延制御信号Spdは、低電位側のトランジスタT2をオンオフ制御する駆動信号DLを生成するための制御信号Sp反転信号SP2を、遅延回路72により遅延して生成される。Hレベルの制御信号SpLレベルの反転信号Sp2に基づいて、ドライブ回路27bに含まれるトランジスタT31はオンし、トランジスタT32はオフする。オンしたトランジスタT31を介してトランジスタT2のゲート端子に入力電圧Vinが供給され、トランジスタT2はオンする。トランジスタT2がオンしてから、遅延回路72の遅延時間に応じた時間経過後に、スイッチ回路63はトランジスタT33をオンし、トランジスタT34をオフする。これにより、スイッチ回路63は、ドライブ回路27bの電源端子を出力ノードN2に接続する。このとき、Hレベルの制御信号SpLレベルの反転信号SP2に基づいて、ドライブ回路27bに含まれるトランジスタT32はオフしている。次に、Lレベルの制御信号SpHレベルの反転信号Sp2に基づいて、ドライブ回路27bに含まれるトランジスタT31がオフし、トランジスタT32はオンする。このとき、ドライブ回路27bの電源端子、つまりトランジスタT32のソース端子は、スイッチ回路63のトランジスタT33を介してノードN2に接続されている。従って、低電位側のトランジスタT2のゲート端子は、ドライブ回路27bトランジスタT32とスイッチ回路63トランジスタT33を介して出力ノードN2に接続される。これにより、トランジスタT2のゲート端子に蓄積された電荷は、出力ノードN2に供給される。従って、トランジスタT2のゲート電圧Vgは、図10bに示すように、入力電圧Vinレベルから低下する。次に、ドライブ回路27bのトランジスタT32がオンしてから、遅延回路72の遅延時間に応じた時間期間F3経過後に、スイッチ回路63は、トランジスタT33をオフし、トランジスタT34をオンする。これにより、スイッチ回路63は、ドライブ回路27bの電源端子をグランドGNDに接続する。このように、低電位側のトランジスタT2のゲート端子は、ドライブ回路27bとスイッチ回路63を介して、オフ後の所定時間、出力ノードN2に接続される。この出力ノード接続期間において、トランジスタT2のゲート端子に蓄積された電荷は、出力ノードN2に供給され、Qg損失が低下する。その後、スイッチ回路63は、ドライブ回路27bの電源端子をグランドGNDに接続する。従って、トランジスタT2のゲート端子レベルはグランドGNDレベルとなる。これにより、トランジスタT2のオン抵抗の増加を抑制し、トランジスタT2を介して電流が流れないようにすることで、効率の低下を抑制する。つまり、スイッチ回路63がドライブ回路27bの電源端子を出力ノードN2に接続した状態が継続すると、トランジスタT2のゲート端子における電圧は、出力電圧Voutまでしか低下しない。つまり、トランジスタT2のソース-ゲート間電圧Vgsが出力電圧Voutと等しくなり、トランジスタT2のオン抵抗値が、ソース-ゲート間電圧Vgsを0Vとする場合と比べ、高くなる。そのため、トランジスタT2に電流It2が流れ、損失が生じる。以上記述したように、本実施形態によれば、上記各実施形態の効果に加え、以下の効果を奏する。3-1スイッチ回路63は、軽負荷時に、制御信号Ssに応じてトランジスタT33をオンしてドライブ回路27bの電源端子を出力ノードN2に接続する。これにより、トランジスタT2のゲート端子における寄生容量Cg2に蓄積した電荷を出力ノードN2に供給して出力電圧Voutに含めることで、Qg損失を低減することができる。3-2スイッチ回路63は、軽負荷時に、トランジスタT33をオン状態にした後、遅延回路72による遅延時間に応じた時間経過後に、トランジスタT34をオン状態にする。これにより、トランジスタT2のゲート端子レベルはグランドGNDレベルとなる。これにより、トランジスタT2のオン抵抗の増加を抑制し、トランジスタT2を介して電流が流れないようにすることで、効率の低下を抑制することができる。[第4実施形態]以下、第4実施形態を添付図面に従って説明する。なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。図11に示すように、DC-DCコンバータ81の制御部82に含まれるスイッチ制御回路83は、低電位側のトランジスタT2を駆動するドライブ回路27bの低電位側電源端子に接続されたスイッチ回路63を制御する。このスイッチ制御回路83は、低電位側のトランジスタT2のゲート端子の状態を検出し、その検出結果に応じてスイッチ回路63を制御するための制御信号Ssを生成する。また、このスイッチ制御回路83は、低電位側のトランジスタT2のゲート端子の状態を、間欠的に検出する機能を有している。スイッチ制御回路83は、期間信号生成回路84、状態検出回路85、制御信号生成回路86、インバータ回路87を有している。期間信号生成回路84は、低電位側のトランジスタT2のゲート端子の状態を検出する期間を示す期間信号Sccを生成する。この期間信号生成回路84には、所定周期のパルス信号、例えば図1に示す発振器OSCから出力される発振信号Sckが入力される。期間信号生成回路84は、例えばカウンタ回路である。期間信号生成回路84は、発振信号Sckのパルス数をカウントする、つまりHレベルの発振信号Sckに応答してカウント値をアップ1する。そして、期間信号生成回路84は、カウント値が所定値例えば、4と等しくなると所定レベル例えばHレベルの期間信号Sccを出力し、カウント値をリセットする0にする。そして、期間信号生成回路84は、次のHレベルの発振信号Sckに応答してLレベルの期間信号Sccを出力し、カウント値をアップする。図12に示すように、発振信号Sckは、所定の周期Tにてパルスが繰り返される信号である。この発振信号Sckの周期Tは、DC-DCコンバータ81のスイッチング周期である。そして、期間信号Sccは、発振信号Sckの整数倍の周期ここでは4周期の周期4Tでパルスが繰り返される信号となる。このHレベルのパルスの期間は、発振信号Sckの1周期分と等しい。図11に示すように、期間信号Sccは、インバータ回路87と制御信号生成回路86に供給される。インバータ回路87は、期間信号Sccを論理反転したレベルの反転期間信号Sciを出力する。この反転期間信号Sciは、状態検出回路85と制御信号生成回路86に供給される。状態検出回路85は、インバータ回路91、アンド回路92,93、フリップフロップ回路94を有している。インバータ回路91は、PチャネルMOSトランジスタT41とNチャネルMOSトランジスタT42を有している。トランジスタT41のソース端子には入力電圧Vinが供給される。トランジスタT41のドレイン端子はトランジスタT42のドレイン端子に接続され、トランジスタT42のソース端子はグランドGNDに接続されている。両トランジスタT41,T42のゲート端子は互いのゲート端子と低電位側のトランジスタT2のゲート端子に接続されている。低電位側のトランジスタT2のゲート端子における電圧ゲート端子電圧は、トランジスタT2のゲート端子に供給される駆動信号DLの電圧と、ゲート端子における寄生容量Cgに蓄積された電荷量に対応する。インバータ回路91は、ゲート端子電圧の変化に応じたタイミングでレベルが変化する信号S11を出力する。アンド回路92の1つの入力端子はドライブ回路27bに含まれるインバータ回路71の出力端子に接続され、他の1つの入力端子はスイッチ回路63のアンド回路73の出力端子に接続されている。アンド回路92は、反転制御信号Sp2と制御信号Sdsを論理積演算した結果に応じた信号S12を出力する。反転制御信号Sp2は、制御信号Spに対して逆相の信号であり、低電位側のトランジスタT2がオンする期間、Lレベルであり、トランジスタT2がオフする期間、Hレベルである。制御信号Sdsは、遅延回路72による遅延時間に応じて制御信号Spから遅れた信号である。従って、アンド回路92が出力する信号S12は、反転制御信号Sp2の立ち上がり、即ち制御信号Spの立ち下がりから、遅延回路72における遅延時間に対応する期間、Hレベルのパルス信号である。低電位側のトランジスタT2は、制御信号Spに基づいて生成される駆動信号DLに応答してオンオフする。そして、低電位側のトランジスタT2は、Lレベルの制御信号Sp駆動信号DL、即ちHレベルの反転制御信号Sp2に基づいてオフする。従って、上記アンド回路92が出力する信号S12のレベルは、低電位側のトランジスタT2がオフしたのち、遅延回路72における遅延時間に対応する期間、Hレベルである。そして、この信号S12がHレベルである期間は、スイッチ回路63がドライブ回路27bの低電位側電源端子、つまり低電位側のトランジスタT2のゲート端子を出力ノードN2に接続する期間に対応する。アンド回路93は、インバータ回路91の出力信号S11と、アンド回路92の出力信号S12を論理積演算した結果に応じたレベルの信号S13を出力する。インバータ回路91の出力信号S11は、低電位側のトランジスタT2のゲート端子における電圧の変化に対応する。アンド回路92の出力信号S12は、低電位側のトランジスタT2がオフしてから所定期間、Hレベルとなるパルス信号である。従って、アンド回路93は、低電位側のトランジスタT2がオフした後の所定期間におけるそのトランジスタT2のゲート端子電圧の変化に応じた波形の信号S13を出力する。フリップフロップ回路94は、例えばRSフリップフロップ回路である。フリップフロップ回路94のセット端子Sには、アンド回路93から出力される信号S13が供給される。フリップフロップ回路94のリセット端子Rには上記のインバータ回路87から出力される信号Sci反転期間信号Sciが強空される。フリップフロップ回路94は、信号SciがLレベルのとき、Hレベルの信号S13に応答して出力端子QからHレベルの信号Sgを出力する。また、フリップフロップ回路94は、信号S13がLレベルのとき、Hレベルの信号Sciに応答して、出力端子QからLレベルの信号Sgを出力する。反転期間信号Sciは、図12に示すように、検出期間においてLレベルであり、保持期間においてHレベルである。従って、フリップフロップ回路94は、Hレベルの反転期間信号Sci、即ち保持期間、Lレベルの信号Sgを出力する。そして、フリップフロップ回路94は、検出期間において、信号S13に応じたレベルの信号Sgを出力する。この信号Sgは、制御信号生成回路86に供給される。制御信号生成回路86は、フリップフロップ回路95とオア回路96を有している。フリップフロップ回路95は、例えばD型フリップフロップ回路である。このフリップフロップ回路95のクロック端子ckには反転期間信号Sciが供給される。フリップフロップ回路95の入力端子Dには、状態検出回路85から出力される検出信号Sgが供給される。フリップフロップ回路95は、Hレベルの反転期間信号Sciに応答して検出信号Sgをラッチし、そのラッチレベルと等しいレベルの信号S14を出力する。オア回路96には、フリップフロップ回路95の出力信号S14と、期間信号Sccが供給される。オア回路96は、両信号Scc,S14を論理和演算した結果に応じたレベルの制御信号Ssを出力する。上記のスイッチ制御回路83の動作を、図13に従って説明する。先ず、各信号の初期状態を設定しステップ101、各信号の状態を保持するステップ102。次いで、期間信号Sccに基づいて、検出期間か否かを判定するステップ103。検出期間ではない場合期間信号SccがLレベル、ステップ103に移行する。つまり、状態を保持する。検出期間の場合検出信号SccがHレベル、次のステップに移行する。次いで、検出信号Sgのレベルを強制的に変更するステップ104。この処理は、図11に示すフリップフロップ回路94のリセット端子Rに供給するHレベルの反転期間信号Sciにより行われる。つまり、検出信号SgをリセットLレベルに強制的に変更する。制御信号生成回路86は、Lレベルの検出信号Sgと、Lレベルの期間信号Sccに応じてLレベルの制御信号Ssを出力する。スイッチ回路63は、ドライブ回路27bの電源端子を出力ノードN2に接続する状態以下、状態Aと、ドライブ回路27bの電源端子をグランドGNDに接続する状態以下、状態Bとを、制御信号Ssに応答して切換える。従って、スイッチ回路63は、Lレベルの制御信号Ssに応答して、接続状態を状態Bとする。次いで、期間信号SccがLレベルからHレベルに変化すると、検出期間となり、低電位側のトランジスタT2のゲート電圧レベルを検出するステップ105。そして、検出レベルLgとしきい値電圧Vthとを比較する。このしきい値電圧Vthは、トランジスタT2のゲート端子に接続されたインバータ回路91が出力信号S11の論理を反転するときのしきい値電圧である。検出レベルLgがしきい値電圧Vthよりも大きいLg>Vth場合、スイッチ回路63を状態Aに設定しステップ107、その状態を保持するステップ102。一方、検出レベルLgがしきい値電圧Vth以下Lg≦Vthの場合、スイッチ回路63を状態Bに設定しステップ108、その状態を保持するステップ102。次に、上記のスイッチ制御回路83の動作を、図14に従って説明する。図14aに示すように、検出信号Sgは、強制的にLレベルにセットされる。図11に示すドライブ回路27bは、制御信号Spに応答してトランジスタT31をオンし、入力電圧Vinを低電位側のトランジスタT2のゲート端子に供給する。従って、トランジスタT2のゲート端子電圧Vg2は、入力電圧Vinレベルとなっている。状態検出回路85のインバータ回路91は、高電位側電源端子トランジスタT41のソース端子に供給される入力電圧Vinと、低電位側電源端子トランジスタT42のソース端子が接続されたグランドGNDレベルにより動作する。このインバータ回路91のしきい値電圧Vthは、例えば、電源電圧高電位側電源端子と低電位側電源端子の間の電位差の60に設定される。従って、このインバータ回路91のしきい値電圧Vthは、入力電圧Vinに依存して変化する。ドライブ回路27bの電源端子トランジスタT32のソース端子を出力ノードN2に接続した場合、トランジスタT2のゲート電圧Vg2は、入力電圧Vinレベルから出力電圧Voutレベルへと低下する。入力電圧Vinと出力電圧Voutの電位差が大きい例えば、出力電圧Voutの2倍の入力電圧Vin場合、トランジスタT2のゲート端子における電圧Vg2は、しきい値電圧Vthより高い入力電圧Vinレベルから、しきい値電圧Vthより低い出力電圧Voutレベルへと変化する。このため、インバータ回路91は、ゲート電圧Vg2がしきい値電圧Vthより低くなると、Hレベルの信号S11を出力する。アンド回路93は、アンド回路92から出力される信号S12がHレベルである期間に、Hレベルの信号S11を受けると、Hレベルの信号S13を出力する。フリップフロップ回路94は、Hレベルの信号S13に応答してHレベルの検出信号Sgを出力する。一方、入力電圧Vinと出力電圧Voutの電位差が小さい場合、トランジスタT2のゲート電圧Vg2は、信号S12がHレベルの期間では、しきい値電圧Vthより低くならない。従って、アンド回路93から出力される信号S13は、Lレベルのままとなる。このため、フリップフロップ回路94は、Lレベルの検出信号Sgを出力する。このように、状態検出回路85は、入力電圧Vinと出力電圧Voutの電位差に応じたレベルの検出信号Sgを出力する。つまり、検出信号Sgのレベルにより、入力電圧Vinと出力電圧Voutの電位差を判定することができる。以上記述したように、本実施形態によれば、以下の効果を奏する。4-1トランジスタT2のゲート端子に接続されたドライブ回路27bは、入力電圧Vinを駆動電圧として動作し、トランジスタT2のゲート端子電圧を入力電圧VinレベルにしてこのトランジスタT2をオンする。従って、トランジスタT2のゲート端子電圧は、入力電圧Vinから、ドライブ回路27bの電源端子が接続されたノードにおける電圧まで変化する。従って、トランジスタT2のゲート端子電圧は、スイッチ回路63のトランジスタT34をオンしたとき、入力電圧VinレベルからグランドGNDレベルへと変化し、トランジスタT33をオンしたとき、縫う力電圧Vinレベルから出力電圧Voutレベルへと変化する。従って、トランジスタT2のゲート端子電圧は、入力電圧Vinと出力電圧Voutの電圧差に応じて低下する。トランジスタT2のゲート端子に接続された状態検出回路85は、トランジスタT2のゲート電圧の変化に応じた信号S13を生成する。フリップフロップ回路94は、Hレベルの信号S13により検出信号Sgをセットする。つまり、検出信号Sgのレベルにより、入力電圧Vinと出力電圧Voutの電位差を判定することができる。4-2スイッチ制御回路83は期間信号Sccを生成する期間信号生成回路84を含む。状態検出回路85は、期間信号Sccに応答して検出信号Sgをリセットする。制御信号生成回路86は、期間信号Sccに応答して、検出期間にドライブ回路27bの電源端子を出力ノードN2に接続するように制御信号Ssを生成する。そして、制御信号生成回路86は、期間信号Sccに応答して、検出信号Sgを保持する。このように、トランジスタT2のゲート端子電圧の検出を間欠的に実施することができる。なお、この実施形態は、次に示すように変更することもできる。上記第4実施形態において、状態検出回路85は、低電位側のトランジスタT2のゲート端子の状態を検出する期間を、スイッチ回路63において生成される信号Sdsを用いて設定した。同様な期間において低電位側のトランジスタT2のゲート端子の状態が検出可能であれば、他の信号を用いるようにしてもよい。例えば、制御信号Spに基づいて所定期間Hレベルの信号を出力するワンショット回路や、遅延回路とアンド回路を組み合わせたパルス信号生成回路、等を用いるようにしてもよい。[第5実施形態]以下、第5実施形態を添付図面に従って説明する。なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。図15に示すように、DC-DCコンバータ111の制御部112に含まれるスイッチ制御回路113は、電流検出回路114を有している。電流検出回路114は、比較器115、抵抗R21、トランジスタT51、基準電源E11を有している。抵抗R21の第1端子は電流検出部11に接続され、抵抗R21の第2端子はトランジスタT51に接続されている。トランジスタT51は、例えばNチャネルMOSトランジスタである。トランジスタT51のドレイン端子は抵抗R21の第2端子に接続され、ソース端子はグランドGNDに接続され、ゲート端子に期間信号Sccが供給される。トランジスタT51は、Hレベルの期間信号Sccに応答してオンし、Lレベルの期間信号Sccに応答してオフする。トランジスタT51がオンすると、抵抗R21に検出電流Is2が流れ、抵抗R21の第1端子に検出電圧Vs2が生じる。抵抗R21の第1端子は比較器115の非反転入力端子に接続されている。この比較器115の反転入力端子には、基準電源E11による基準電圧Vr2が供給される。また、この比較器115には、期間信号Sccが供給される。比較器115は、期間信号Sccに応答して作動又は停止する。例えば、比較器115は、Hレベルの期間信号Sccに応答して作動し、Lレベルの期間信号Sccに応答して停止する。作動時に、比較器115は、検出電圧Vs2と基準電圧Vr2を比較した結果に応じたレベルの検出信号Siを出力する。この検出信号Siは、フリップフロップ回路116に供給される。フリップフロップ回路116は、例えばD型フリップフロップ回路である。検出信号Siは、フリップフロップ回路116の入力端子Dに供給される。このフリップフロップ回路116のクロック端子ckには反転期間信号Sciが供給される。フリップフロップ回路116は、Hレベルの反転期間信号Sciに応答して検出信号Siをラッチし、そのラッチレベルと等しいレベルの信号S21を出力する。この信号S21は、制御信号生成回路117のアンド回路118に供給される。アンド回路118には、フリップフロップ回路95から出力される信号S14が供給される。アンド回路118は、信号S14,S21を論理積演算した結果に応じたレベルの信号S22を出力する。オア回路96は、アンド回路118の出力信号S22と、期間信号Sccを論理和演算した結果に応じたレベルの制御信号Ssを出力する。電流検出回路114のトランジスタT51は、期間信号Sccに応答してオンオフする。トランジスタT51がオンしたとき、そのトランジスタT51に直列接続された抵抗R21に検出電流Is2が流れ、検出電圧Vs2が生じる。トランジスタT51がオフしている間、抵抗R21には検出電流Is2が流れないため、その分、損失が低減される。そして、比較器115は、期間信号Sccに応答して作動/停止する。従って、比較器115が動作を停止している間、消費電流が少なくなる。これにより、損失が低減される。以上記述したように、本実施形態によれば、上記第4実施形態の効果に加え、以下の効果を奏する。5-1期間信号Sccに基づいて、検出期間に比較器115を作動させる。また、期間信号Sccに基づいてトランジスタT51をオンし、検出期間に抵抗R21に検出電圧Vs2を生じさせる。従って、検出期間以外、つまり保持期間、比較器115は停止し、抵抗R21に検出電流Is2は流れない。これらにより、保持期間における電流移動、すなわち消費電流を掲出期間よりも少なくすることで、低消費電力化を図ることができる。[第6実施形態]以下、第6実施形態を添付図面に従って説明する。なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。図16に示すDC-DCコンバータ121は同期整流方式の昇圧型DC-DCコンバータであり、入力端子Piに供給される入力電圧Vinに基づいて、その入力電圧Vinよりも高い出力電圧Voutを生成する。この出力電圧Voutは、出力端子Poに接続される負荷2に供給される。DC-DCコンバータ121は、出力電圧Voutを生成する変換部122と、その変換部122を制御する制御部123とを有している。入力電圧Vinは、抵抗Rs1を介してインダクタL1の第1端子に供給され、インダクタL1の第2端子はトランジスタT61に接続されている。トランジスタT61は、例えばNチャネルMOSトランジスタである。トランジスタT61の第1端子ソース端子はグランドに接続され、第2端子ドレイン端子はインダクタL1の第2端子とトランジスタT62に接続されている。トランジスタT62は、例えばPチャネルMOSトランジスタである。トランジスタT62の第1端子ソース端子は出力端子Poに接続され、第2端子ドレイン端子はトランジスタT62の第2端子とインダクタL1の第2端子に接続されている。高電位側のトランジスタT62の制御端子ゲート端子には制御部123から駆動信号DHが供給される。トランジスタT62は、駆動信号DHに応答してオンオフする。低電位側のトランジスタT61の制御端子ゲート端子には制御部123から駆動信号DLが供給される。トランジスタT61は、駆動信号DLに応答してオンオフする。制御部123に含まれるフリップフロップ回路26の出力端子Qはインバータ回路124の入力端子に接続され、そのインバータ回路124の出力端子はドライブ回路27a,27bの入力端子に接続されている。インバータ回路124は、フリップフロップ回路26から出力される制御信号Spを論理反転したレベルの反転制御信号Spiを出力する。ドライブ回路27aは、出力電圧Voutを駆動電圧として動作し、反転制御信号Spiに応じた駆動信号DHを出力する。従って、ドライブ回路27aは、高電位側のトランジスタT62を駆動する。ドライブ回路27bは、入力電圧Vinを駆動電圧として動作し、反転制御信号Spiに応じた駆動信号DLを出力する。従って、ドライブ回路27bは、低電位側のトランジスタT61を駆動する。高電位側のトランジスタT62を駆動するドライブ回路27aの低電位側電源端子はスイッチ回路125aに接続されている。スイッチ回路125aは、図3に示すスイッチ回路29と同様に構成されている。スイッチ回路125aの共通端子はドライブ回路27aの電源端子に接続されている。スイッチ回路125aの第1切換端子はグランドGNDに接続され、スイッチ回路125aの第2切換端子は検出用抵抗Rs1とインダクタL1との間、つまりインダクタL1の入力側端子が接続されたノードN31に接続されている。電流検出部11は、インダクタL1の出力側端子とトランジスタT62の間のノードN32とインダクタL1との間に設けられている。スイッチ回路125aは、スイッチ制御回路126aから出力される制御信号Ss1に応答して、ドライブ回路27aの電源端子を、グランドGND又はノードN31に接続する。低電位側のトランジスタT61を駆動するドライブ回路27bの低電位側電源端子はスイッチ回路125bに接続されている。スイッチ回路125bは、図9に示すスイッチ回路63と同様に構成されている。スイッチ回路125bの共通端子はドライブ回路27bの電源端子に接続され、第1切換端子はグランドGNDに接続され、第2切換端子はノードN31に接続されている。スイッチ回路125bは、スイッチ制御回路126bから出力される制御信号Ss2に応答して、ドライブ回路27bの電源端子を、グランドGND又はノードN31に接続する。スイッチ制御回路126a,126bは、例えば図3に示すスイッチ制御回路28と同様に構成されている。従って、スイッチ制御回路126aは、インダクタL1に流れる電流ILxに基づいて負荷2の状態を検出する。そして、スイッチ制御回路126aは、軽負荷時にはHレベルの制御信号Ss1を出力し、重負荷時にはLレベルの制御信号Ss1を出力する。同様に、スイッチ制御回路126bは、インダクタL1に流れる電流ILxに基づいて、軽負荷時にはHレベルの制御信号Ss2を出力し、重負荷時にはLレベルの制御信号Ss2を出力する。このDC-DCコンバータ121の作用を説明する。DC-DCコンバータ121の制御部123は、フリップフロップ回路26から出力されるHレベルの制御信号SpLレベルの反転制御信号Spiに基づいて、トランジスタT61をオンし、トランジスタT62をオフする。また、制御部123は、Lレベルの制御信号SpHレベルの反転制御信号Spiに基づいて、トランジスタT61をオフし、トランジスタT62をオンする。DC-DCコンバータ121は、入力電圧Vinに基づいてインダクタL1にエネルギーを蓄積するステートと、インダクタL1のエネルギーに基づいて出力電圧Voutを生成するステートを交互に繰り返す。そして、制御部123は、出力電圧Vout、検出抵抗Rs1により検出した入力電流Ir、入力電圧Vinと出力電圧Voutの差電圧、に基づいて各トランジスタT61,T62のオン時間とオフ時間とを制御する。図17aはデューティが25のときの各信号の波形、図17bはデューティが50のときの各信号の波形を示す。このように、DC-DCコンバータ121は、スロープ補償回路23によるスロープ補償と、オフセット回路22によるオフセット電流Iofによるセンス電圧Vs1に対するオフセットの負荷により誤差電圧Verを一定値に維持する。これにより、出力電圧Voutの変動を抑制する。重負荷のとき、スイッチ回路125aは、Hレベルの制御信号Ss1に応答して、ドライブ回路27aの電源端子をグランドGNDに接続する。スイッチ回路125bは、Hレベルの制御信号Ss2に応答して、ドライブ回路27bの電源端子をグランドGNDに接続する。このようにドライブ回路27a,27bの低電位側電源端子をグランドGNDに接続することで、トランジスタT62,T61のオン抵抗値が大きくなるのを防ぎ、オン抵抗による損失を低減する。軽負荷のとき、スイッチ回路125aは、Lレベルの制御信号Ss1に応答して、ドライブ回路27aの電源端子をノードN31に接続する。スイッチ回路125bは、Lレベルの制御信号Ss2に応答して、ドライブ回路27bの電源端子をノードN31に接続する。このように、ドライブ回路27a,27bの低電位側電源端子をノードN31に接続することで、トランジスタT62,T61のゲート端子の寄生容量の電荷を、インダクタL1の入力側に供給することで、ゲート容量による損失を低減する。以上記述したように、本実施形態によれば、以下の効果を奏する。6-1昇圧型のDC-DCコンバータ121において、トランジスタT61,T62のゲート端子における寄生容量による損失Qgを低減することができる。また、トランジスタT61,T62のオン抵抗が増加することによる損失の増加を抑制することができる。従って、昇圧型のDC-DCコンバータ121において、変換効率の向上を図ることができる。なお、この実施形態は、以下に示す形態に変更することもできる。スイッチ制御回路126a,126bの構成を適宜変更してもよい。例えば、スイッチ制御回路126aの構成を、図8に示すスイッチ制御回路53と同様に構成してもよい。また、スイッチ制御回路126bの構成を、図11に示すスイッチ制御回路83、又は図15に示すスイッチ制御回路113と同様に構成してもよい。2つのドライブ回路27a,27bのうちの何れか一方のドライブ回路の低電位側電源端子に接続されたスイッチ回路及びそのスイッチ回路を制御する制御回路を省略してもよい。[第7実施形態]以下、第7実施形態を添付図面に従って説明する。なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。図18に示すDC-DCコンバータ131は、昇降圧型DC-DCコンバータであり、入力端子Piに供給される入力電圧Vinに基づいて出力電圧Voutを生成する。この出力電圧Voutは、出力端子Poに接続される負荷2に供給される。DC-DCコンバータ131は、出力電圧Voutを生成する変換部132と、その変換部を制御する制御部133を有している。変換部132は、トランジスタT71~T74、インダクタL1、コンデンサC1を有している。トランジスタT71,T74は例えばPチャネルMOSトランジスタであり、トランジスタT72,T73は例えばNチャネルMOSトランジスタである。入力電圧Vinは、抵抗Rs1を介してトランジスタT71の第1端子ソース端子に供給される。トランジスタT71の第2端子ドレイン端子はトランジスタT72の第2端子ドレイン端子に接続され、トランジスタT72の第1端子ソース端子はグランドGNDに接続されている。トランジスタT71の第2端子とトランジスタT72の第2端子の間の中間ノードN41は、インダクタL1の第1端子に接続され、インダクタL1の第2端子はトランジスタT73の第2端子ドレイン端子に接続されている。トランジスタT73の第1端子ソース端子はグランドGNDに接続されている。インダクタL1の第2端子はトランジスタT74の第2端子ドレイン端子に接続されている。トランジスタT74の第1端子ソース端子は出力端子Poに接続されている。出力端子Poは平滑用のコンデンサC1の第1端子に接続され、コンデンサC1の第2端子はグランドGNDに接続されている。各トランジスタT71~T74は、制御部133から出力される駆動信号D1~D4に応答してオンオフする。制御部133に含まれるフリップフロップ回路26の出力端子Qから出力される制御信号Spは、第1及び第2のドライブ回路141,142に供給される。第1のドライブ回路141は、制御信号Spに応答して第1のトランジスタT71を駆動する駆動信号D1を生成する。第2のドライブ回路142は、制御信号Spに応答して、第2のトランジスタT72を駆動する駆動信号D2を生成する。制御信号Spは、インバータ回路134に供給され、インバータ回路134は、制御信号Spを論理反転したレベルの反転制御信号Spiを出力する。この反転制御信号Spiは、第3及び第4のドライブ回路143,144に供給される。第3のドライブ回路143は、反転制御信号Spiに応答して、第3のトランジスタT73を駆動する駆動信号D3を生成する。第4のドライブ回路144は、反転制御信号Spiに応答して、第4のトランジスタT74を駆動する駆動信号D4を生成する。このDC-DCコンバータ131の動作の概略を説明する。DC-DCコンバータ131の制御部133は、フリップフロップ回路26から出力されるHレベルの制御信号Spに基づいて、トランジスタT71,T73をオンし、Lレベルの反転制御信号Spiに基づいて、トランジスタT72,T74をオフする。また、制御部133は、Lレベルの制御信号Spに基づいて、トランジスタT71,T74をオフし、Hレベルの反転制御信号Spiに基づいて、トランジスタT72,T73をオンする。DC-DCコンバータ131は、入力電圧Vinに基づいてインダクタL1にエネルギーを蓄積するステートと、インダクタL1のエネルギーに基づいて出力電圧Voutを生成するステートを交互に繰り返す。そして、制御部133は、出力電圧Vout、検出抵抗Rs1により検出した入力電流Ir、入力電圧Vinと出力電圧Voutの差電圧、に基づいて各トランジスタT71~T74のオン時間とオフ時間とを制御する。図21aは、デューティが40のときの各信号の波形、図21bはデューティが50のときの各信号の波形を示す。このように、DC-DCコンバータ131は、スロープ補償回路23によるスロープ補償と、オフセット回路22によるオフセット電流Iofによるセンス電圧Vs1に対するオフセットの負荷により誤差電圧Verを一定値に維持する。これにより、出力電圧Voutの変動を抑制する。また、このDC-DCコンバータ131は、図19に示すスイッチ回路151,152とスイッチ制御回路153を有している。スイッチ回路151は第1のドライブ回路141の低電位側電源端子に接続され、第1のドライブ回路141の高電位側電源端子には入力電圧Vinが供給される。スイッチ回路151は、図3に示すスイッチ回路29と同様に構成されている。スイッチ回路151は、スイッチ制御回路153から出力される制御信号Ss11に基づいて、ドライブ回路141の電源端子を、グランドGND又はノードN43に接続する。スイッチ回路152は第4のドライブ回路144の低電位側電源端子に接続され、第4のドライブ回路144の高電位側電源端子には出力電圧Voutが供給される。スイッチ回路152は、図9に示すスイッチ回路63と同様に構成されている。スイッチ回路152は、スイッチ制御回路153から出力される制御信号Ss12に応答して、ドライブ回路144の電源端子を、グランドGND又はノードN44に接続する。このノードN44は、図18に示す入力端子Piから第1のトランジスタT71のソース端子の間のノードである。スイッチ制御回路153は、例えば、図8に示すスイッチ制御回路53と同様に構成されている。スイッチ制御回路153は、ノードN41とインダクタL1の間に設けられた電流検出部11の検出結果検出電流Is2に基づいて、負荷2図18参照の状態に応じた制御信号Ss11,Ss12を出力する。例えば、スイッチ制御回路153は、軽負荷時にはHレベルの制御信号Ss11,Ss12を出力し、重負荷時にはLレベルの制御信号Ss11,Ss12を出力する。重負荷のとき、スイッチ回路151は、Hレベルの制御信号Ss11に応答して、ドライブ回路141の電源端子をグランドGNDに接続する。スイッチ回路152は、Hレベルの制御信号Ss12に応答して、ドライブ回路144の電源端子をグランドGNDに接続する。このように、ドライブ回路141,144の低電位側電源端子をグランドGNDに接続することで、トランジスタT71,T74のオン抵抗値が大きくなるのを防ぎ、オン抵抗による損失を低減する。軽負荷のとき、スイッチ回路151は、Lレベルの制御信号Ss11に応答して、ドライブ回路141の電源端子をノードN43に接続する。スイッチ回路152は、Lレベルの制御信号Ss12に応答して、ドライブ回路144の電源端子をノードN44に接続する。このように、ドライブ回路141,144の低電位側電源端子をノードN43,N44に接続することで、トランジスタT71,T74のゲート端子の寄生容量Cg1,Cg4の電荷を入力側又は出力側に供給する。このように、ゲート容量Cg1,Cg4による損失を低減する。以上記述したように、本実施形態によれば、以下の効果を奏する。7-1昇降圧型のDC-DCコンバータ131において、トランジスタT71,T74のゲート端子における寄生容量による損失Qgを低減することができる。また、トランジスタT71,T74のオン抵抗が増加することによる損失の増加を抑制することができる。従って、昇圧型のDC-DCコンバータ121において、変換効率の向上を図ることができる。なお、この実施形態は、以下に示す形態に変更することもできる。変換部132に含まれるトランジスタT71~T74の制御を適宜変更する。例えば、入力電圧Vinと出力電圧Voutの大小関係と電位差に応じて、制御する。例えば、入力電圧Vinが出力電圧Voutより高く、それらの電位差が大きい場合、制御部は、変換部を入力電圧Vinから降圧した出力電圧Voutを生成するように制御する。このような制御において、第3のトランジスタT73をオフ固定し、第4のトランジスタT74をオン固定する。また、入力電圧Vinが出力電圧Voutより低く、それらの電位差が大きい場合、制御部は、入力電圧Vinから昇圧した出力電圧Voutを生成するように、第1のトランジスタT71をオン固定し、第2のトランジスタT72をオフ固定する。このように制御する場合、図20に示すように、各ドライブ回路141,144の電源端子の接続先を、それぞれノードN42,N41とする。第2のトランジスタT72がオフ固定されることにより、ノードN41がグランドGNDに接続されないため、トランジスタT74のゲート容量Cg4に蓄積された電荷は出力電圧Voutに利用され、損失が生じない。同様に、第3のトランジスタT73がオフ固定されることにより、ノードN42がグランドGNDに接続されないため、トランジスタT71のゲート容量Cg1に蓄積された電荷は出力電圧Voutに利用され、損失が生じない。更に、オンした第4のトランジスタT74の抵抗値とコンデンサC1はフィルタとして働く。このため、出力電圧Voutのリップルを低減することができる。スイッチ制御回路153の構成を、例えば、図3に示すスイッチ制御回路28と同様に構成する。また、スイッチ制御回路153の構成を、図11に示すスイッチ制御回路83、図15に示すスイッチ制御回路113と同様に構成する。低電位側のトランジスタT72,T73を駆動するドライブ回路142,143図18参照のうちの少なくとも一方のドライブ回路の低電位側電源端子にスイッチ回路を接続する。このスイッチ回路の構成は、例えば、図9に示すスイッチ回路63と同様な構成を有している。そして、スイッチ回路によって電源端子をグランドGND又は適切なノードに接続する。スイッチ制御回路は、図9に示すスイッチ制御回路28、図11に示すスイッチ制御回路83、図15に示すスイッチ制御回路113、等のように、適宜構成することができる。[他の実施形態]なお、上記各実施形態は、以下の態様で実施することもできる。上記各形態では、MOS型トランジスタを駆動するドライブ回路の低電位側電源端子を、負荷の状態等に応じて、グランドGND又は所定のノード例えば出力ノードに接続するようにした。スイッチ素子としては、上記のMOS型トランジスタに限定されず、制御端子の電荷量に応じてオンオフする素子を用いることもできる。上記各実施形態において、トランジスタの導電型を適宜変更してもよい。例えば、図1に示すDC-DCコンバータ1において、トランジスタT1,T2をNチャネルMOSトランジスタとする。また、トランジスタT1,T2をPチャネルMOSトランジスタとする。なお、トランジスタの導電型に応じてドライブ回路に供給する制御信号の論理を変更することはいうまでもない。上記各実施形態は、ドライブ回路27a,27b等に供給する制御信号Spを生成するための回路例を示すものであり、回路の構成を適宜変更してもよい。例えば、オフセット回路22を省略した構成としてもよい。また、センス用の抵抗Rs1から比較器24までの各回路を省略し、誤差増幅器25の出力信号をフリップフロップ回路26のリセット端子Rに供給する構成としてもよい。上記実施形態では、同期整流方式のDC-DCコンバータに具体化したが、非同期整流方式のDC-DCコンバータに具体化してもよい。例えば、図1に示すDC-DCコンバータ1において、トランジスタT2に替えて、アノードがグランドGNDに接続され、カソードがノードN1に接続されるダイオードを用いる。また、図16に示すDC-DCコンバータ121において、トランジスタT62に替えてダイオードを用いる。また、図18に示すDC-DCコンバータ131において、トランジスタT72,T74のうちの少なくとも一方にダイオードを用いる。なお、各トランジスタT2,T62,T72,T74を、ダイオードとして動作するように制御端子ゲートに電圧を印加するようにしてもよい。上記実施形態において、低電位側のトランジスタT2を駆動するドライブ回路27bに接続されたスイッチ回路63に含まれる遅延回路72とアンド回路73を制御回路に含めるようにしてもよい。この場合、アンド回路73の出力信号が、トランジスタT33,T34を制御する制御信号となる。また、スイッチ回路29,63に含まれるインバータ回路43,74を制御回路に含めるようにしてもよい。図22に、上記DC-DCコンバータ1を備える電子機器200の一例を示す。電子機器200は、本体部210と、本体部210に電力を供給する電源部230とを有している。まず、本体部210の内部構成例を説明する。プログラムを実行する中央処理装置CPU211には、そのCPU211で実行されるプログラム又はCPU211が処理するデータを記憶するメモリ212が接続されている。また、CPU211には、インタフェースI/F213を介してキーボード214a及びポインティングデバイス214bが接続されている。ポインティングデバイス214bは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。また、CPU211には、インタフェース215を介してディスプレイ216が接続され、インタフェース217を介して通信部218が接続されている。ディスプレイ216は、例えば液晶ディスプレイやエレクトロルミネッセンスパネル等である。通信部218は、例えばローカルエリアネットワークボード等である。また、CPU211には、インタフェース219を介して外部記憶装置220が接続され、インタフェース221を介して着脱可能記録媒体アクセス装置222が接続されている。外部記憶装置220は、例えばハードディスクである。アクセス装置222がアクセスする着脱可能な記録媒体としては、例えばCDCompactDisc、DVDDigitalVersatileDisk、フラッシュメモリカード等が挙げられる。次に、電源部230の内部構成例を説明する。DC-DCコンバータ1と交流アダプタ231は、スイッチ232を介して上記本体部210に接続されている。これらDC-DCコンバータ1及び交流アダプタ231のいずれか一方から電力が本体部210に供給される。DC-DCコンバータ1は、図14の例では、例えば電池233からの入力電圧Vinを出力電圧Voutに変換し、その出力電圧Voutを本体部210に供給する。このような電子機器としては、ノート型のパーソナルコンピュータ、携帯電話等の通信機器、携帯情報端末PDA等の情報処理装置、デジタルカメラやビデオカメラ等の映像機器、テレビジョン装置等の受信機などが挙げられる。なお、DC-DCコンバータ1に替えて、上記各形態のDC-DCコンバータを用いることもできる。上記各実施形態に関し、以下の付記を開示する。付記1第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC-DCコンバータであって、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、前記出力端子に接続される外部負荷に流れる負荷電流を検出する電流検出部と、前記入力電圧と前記出力電圧の差がしきい値より低い場合に前記第3のスイッチ素子をオン状態とし、前記差がしきい値以上の場合に前記電流検出部の検出結果に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方を制御する制御回路と、を有することを特徴とするDC-DCコンバータ。付記2前記制御回路は、前記電流検出部の検出結果に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方をオン時対とすること、を特徴とする付記1記載のDC-DCコンバータ。付記3前記制御回路は、前記電流検出部にて検出された電流値と所定の抵抗値を乗算した乗算値と、所定の電圧値とを比較する比較器を有し、前記比較器の出力信号に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子を制御すること、を特徴とする付記1又は2に記載のDC-DCコンバータ。付記4前記所定の電圧値は、前記第1のスイッチ素子の制御端子に蓄積される電荷に応じた損失量と、前記ドライブ回路の電源端子を前記出力端子に接続することによって生じる前記第1のスイッチ素子のオン抵抗による損失の増加分に基づいて決定されること、を特徴とする付記3に記載のDC-DCコンバータ。付記5前記第1のスイッチ素子は、前記第1のノードに接続された端子を有し、前記制御回路は、前記第1のスイッチ素子がオフ状態とする期間において、前記第2のスイッチ素子を所定時間オン状態とした後、前記第3のスイッチ素子をオン状態にすること、を特徴とする付記1~4のうちの何れか一項に記載のDC-DCコンバータ。付記6前記制御回路は、前記第1のスイッチ素子の制御端子の電圧変化に応じて前記入力電圧と前記出力電圧の差電圧を検出する電圧検出回路を含むこと、を特徴とする付記1~5のうちの何れか一項に記載のDC-DCコンバータ。付記7前記電圧検出回路は、前記第2のスイッチ素子をオン状態とする期間において、前記電圧変化を検出し、その検出結果を保持すること、を特徴とする付記6に記載のDC-DCコンバータ。付記8前記制御回路は、所定周期の期間信号を生成する信号生成回路を有し、前記電圧検出回路は、前記期間信号に応答して検出結果をリセットした後、前記電圧変化の検出結果を保持すること、を特徴とする付記6又は7に記載のDC-DCコンバータ。付記9前記制御回路は、前記所定の抵抗値の抵抗素子と前記第1のノードとの間に接続され、前記期間信号に応答してオンオフするスイッチ素子を有し、前記比較器は、前記期間信号に応答して作動及び停止すること、を特徴とする付記8に記載のDC-DCコンバータ。付記10前記信号生成回路は、前記第1のスイッチ素子のスイッチング周期に応じて前記期間信号を生成すること、を特徴とする付記8又は9に記載のDC-DCコンバータ。付記11第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC-DCコンバータであって、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、前記入力電圧と前記出力電圧の差に応じて、前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方をオン状態とする制御回路と、を有することを特徴とするDC-DCコンバータ。付記12第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC-DCコンバータの制御方法であって、前記入力電圧と前記出力電圧の差がしきい値より低い場合、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子をオン状態とし、前記差がしきい値以上の場合、前記出力端子に接続される外部負荷に流れる負荷電流の検出結果に基づいて、前記電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、前記第3のスイッチ素子の何れか一方を制御すること、を特徴とするDC-DCコンバータの制御方法。"