"Si基板と、該Si基板上に形成されたソース電極及びドレイン電極を有してなり、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、p型領域とn型領域が接している部分であるpn接合を少なくとも1つ有することを特徴とするスイッチング素子。Si基板とソース電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ドレイン電極と接している領域に、少なくとも1つのpn接合を有する請求項1に記載のスイッチング素子。Si基板とドレイン電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ソース電極と接している領域に、少なくとも1つのpn接合を有する請求項1に記載のスイッチング素子。pn接合を2つ以上有する請求項1から3のいずれかに記載のスイッチング素子。請求項1から4のいずれかに記載のスイッチング素子を搭載したことを特徴とする電源装置。本発明は、ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができるスイッチング素子を提供することができる。また、そのスイッチング素子を搭載した効率が向上した電源装置を提供することを目的とする。前記課題を解決するための手段としては、後述する付記に記載した通りである。即ち、開示のスイッチング素子は、Si基板と、該Si基板上に形成されたソース電極及びドレイン電極を有してなり、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、p型領域とn型領域が接している部分であるpn接合を少なくとも1つ有する。開示の電源装置は、開示のスイッチング素子を搭載したことを特徴とする。開示のスイッチング素子によると、ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができる。スイッチング素子本発明のスイッチング素子は、Si基板と、該Si基板上に形成されたソース電極及びドレイン電極を有してなり、好ましくはゲート電極及び窒化物半導体層を有し、更に必要に応じてその他の層を有してなる。<Si基板>前記Si基板の大きさ、形状、構造等については、特に制限はなく、目的に応じて適宜選択することができる。前記Si基板としては、その形状、構造、大きさ等については、特に制限はなく、目的に応じて適宜選択することができ、前記形状としては、例えば、平板状などが挙げられ、前記構造としては、単層構造であってもいし、積層構造であってもよく、前記大きさとしては、前記電極の大きさ等に応じて適宜選択することができる。前記Si基板は、p型及びn型のいずれでもよいが、入手が容易である点から、p型であることが好ましい。なお、前記Si基板は、表面の清浄化及び密着性向上の点から、酸素プラズマ、UVオゾン、UV照射洗浄等の洗浄処理が行われることが好ましい。前記Si基板は、適宜合成したものであってもよいし、市販品を使用してもよい。前記Si基板の厚みとしては、特に制限はなく、目的に応じて適宜選択することができ、100μm以上が好ましく、500μm以上がより好ましい。前記Si基板の厚みが、100μm未満であると、Si基板の撓みにより密着性が低下することがある。前記Si基板の体積抵抗率は、10Ωcm~30Ωcmが好ましい。<ソース電極及びドレイン電極>前記ソース電極、及び前記ドレイン電極としては、電流を取り出すための電極であれば、大きさ、形状、構造、材質等については、特に制限はなく、目的に応じて適宜選択することができる。前記材質としては、例えば、白金、金、銀、ニッケル、クロム、銅、鉄、亜鉛、スズ、タンタル、アルミニウム、インジウム、タングステン等の金属;アンチモンスズ酸化物ATO、インジウムスズ酸化物ITO、インジウム亜鉛酸化物IZO、フッ素ドープ酸化スズFTO等の酸化物;導電性ポリアニリン、導電性ポリピロール、導電性ポリチオフェン、ポリスチレンスルホン酸をドープしたポリ3,4-エチレンジオキシチオフェン等の導電性高分子;カーボンなどが挙げられる。これらは、1種単独で使用してもよいし、2種以上を併用してもよい。前記ソース電極、及び前記ドレイン電極の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。前記ソース電極、及び前記ドレイン電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、蒸着法、スパッタ法、印刷法などが挙げられる。前記ソース電極、及び前記ドレイン電極の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、20nm~1μmが好ましく、50nm~300nmがより好ましい。前記ソース電極及び前記ドレイン電極は、ゲート絶縁層上に水平方向に対向して配置されている。<<ゲート電極>>前記ゲート電極としては、スイッチング素子の駆動に十分な電流を流すことができるものであれば大きさ、形状、構造、材質等については、特に制限はなく、目的に応じて適宜選択することができる。前記材質としては、例えば、前記ソース電極、及び前記ドレイン電極の説明において記載した材質と同じ材質などが挙げられる。前記ゲート電極の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、蒸着法、スパッタ法、印刷法などが挙げられる。前記ゲート電極の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、20nm~1μmが好ましく、50nm~300nmがより好ましい。<pn接合>本発明においては、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、p型の領域とn型の領域が接している部分であるpn接合を少なくとも1つ有する。ここで、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向とは、前記ソース電極及び前記ドレイン電極の配置方向水平方向と直交する方向であり、高さ方向、厚み方向、重力方向と称することもある。前記pn接合は、ソース電極及びドレイン電極のいずれか一方のみと接している領域に設けられており、ソース電極とドレイン電極とが跨ってpn接合が設けられる場合は含まれない。前記ソース電極と前記ドレイン電極とが跨ってpn接合が設けられると、ソース電極及びドレイン電極の配置方向水平方向に電気的に繋がってしまい、pn接合を形成しても容量低減効果が十分に得られないことがある。前記ソース電極及び前記ドレイン電極のいずれか一方のみの電極全体を含むようにpn接合を設けることが好ましいが、前記ソース電極及び前記ドレイン電極のボンディングパッドの下側重力方向のみにpn接合を形成しても容量を低減する効果は得られる。前記ソース電極及びドレイン電極のいずれか一方のみと接している領域とは、電極と直接接していてもよく、他の層を介して接していてもよいが、他の層を介して接するSi基板が好ましい。前記他の層としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ノンドープGaN層、n-AlGaN層、AlN、インテンショナリーアンドープAlGaN層i-AlGaN層、インテンショナリーアンドープGaN層i-GaN層、インテンショナリーアンドープAlGaN層i-AlGaN層、n-GaN層などが挙げられる。前記pn接合とは、半導体中でp型領域とn型領域が接している部分を意味し、この接合部には電子や正孔の不足する空乏層が発生する。前記pn接合の数は、p型領域とn型領域の接合界面の数を表し、少なくとも1つが好ましく、ソース電極とドレイン電極間の容量を低減する観点から、2つ以上がより好ましく、2つ~4つが更に好ましく、4つが特に好ましい。pn接合の数が多すぎると、製造工程数の増加によりコストアップを招くおそれがある。前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、pn接合を複数有することは、例えば、二次イオン質量分析計SIMS;SecondlyIonMassSpectroscopyを用いて、得られる深さ方向濃度プロファイルにより確認することができる。ここで、図1に示すように、スイッチング素子20のソース電極8及びドレイン電極9の配置方向水平方向と直交する方向重量方向Bであって、ドレイン電極9とn-AlGaN層25及びノンドープGaN層26を介して接しているSi基板1に4つのpn接合24を有している。本発明においては、スイッチング素子の電位を安定させるため、Si基板とソース電極及びドレイン電極のどちらかを電気的に接続した場合、Si基板電位と反対側の電極の重力方向にpn接合を設けることにより容量を低減することができる。これは、Si基板をスイッチング素子に対し電気的に絶縁フローティングにした場合、スイッチング時の電磁ノイズ等により基板、スイッチング素子間の電位差が不安定になる。基板、スイッチング素子間の電位差が変動するとスイッチング素子の閾値も影響を受ける基板バイアス効果ためスイッチング素子の動作も不安定になるためである。例えば、1Si基板とソース電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ドレイン電極と接している領域に、少なくとも1つのpn接合を有する図3参照。また、2Si基板とドレイン電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ソース電極と接している領域に、少なくとも1つのpn接合を有することが好ましい図4参照。<pn接合の形成方法>前記pn接合の形成方法としては、特に制限はなく、Si系半導体製造工程におけるダブルウェル又はトリプルウェルの形成方法と同様であり、例えば、図2A~図2Fに示す以下の方法が挙げられる。なお、図2A~図2Fでは、ドレイン電極側ボンディングパッド形成位置の重力方向にpn接合を形成する実施形態を示す。1図2Aに示すSi基板1p型、体積抵抗率10Ωcmを用意する。2図2Bに示すようにSi基板1の表面に、熱酸化法により酸化膜SiO221を形成する。3図2Cに示すように、ドレイン電極側ボンディングパッド形成位置に合わせてフォトレジストパターン22を形成する。4図2Dに示すように、イオン注入装置を用いて、ドレイン電極側ボンディングパッド形成位置に、鉛直方向からリンPイオンを注入し、注入領域23を形成するnドープ。5図2Eに示すように、フォトレジストを除去した後、アニール処理することにより、n領域29が形成される。6図2Fに示すように、同様に、フォトレジストパターンを形成した後、イオン注入装置を用いて、鉛直方向からボロンBイオンを注入するpドープ。フォトレジストを除去した後、アニール処理することにより、p領域31が形成される。7図示を省略しているが、同様に、レジストパターニング、イオン注入、アニール処理を繰り返すことにより、ドレイン電極側ボンディングパッド形成位置の重力方向に複数のpn接合を形成することができる。なお、ゲート電極側ボンディングパッド形成位置の重力方向にpn接合を形成する場合も上記図2A~図2Fに示す方法と同様にして行うことができる。前記pn接合の形成方法においては、nドープ及びpドープを行う際に用いるイオン注入装置の電圧強度を変えることでpn接合の深さを調整することができる。p型のイオン種としては、例えば、ボロンB、インジウムInなどが挙げられる。n型のイオン種としては、例えば、リンP、ヒ素As、アンチモンSbなどが挙げられる。これらの中でも、原子量の増加に伴い注入エネルギーを増加させる必要があり、深い注入が必要な点から、p型のイオン種としてボロンB、n型のイオン種としてリンPが特に好ましい。<<窒化物半導体層>>前記Si基板と前記ソース電極及び前記ドレイン電極との間に、窒化物半導体層を少なくとも1層有することが好ましい。窒化物半導体デバイスとしてのGaN-HEMTでは、窒化物半導体層として、Si基板上に電子走行層となるノンドープのGaN層i-GaN層と、SiをドープしたAl組成率が15程度のAlGaN層n-AlGaN層と、n-AlGaN層上にn型不純物がドープされたGaN層n-GaN層を有することが好ましい。なお、i-GaN層とn-AlGaN層の間に、ノンドープでAl組成率が15程度のAlGaN層i-AlGaN層を設けてもよい。これらの窒化物半導体層は、例えば、MOCVD法により形成することができる。前記GaN-HEMTにおける窒化物半導体層の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。窒化物半導体デバイスとしてのAlGaN/GaN-HEMTでは、窒化物半導体層として、Si基板上に、AlN層、インテンショナリーアンドープAlGaN層i-AlGaN層、i-GaN層、i-AlGaN層、n-AlGaN層、及びn-GaN層をこの順に有することが好ましい。これらの窒化物半導体層は、例えば、MOCVD法により形成することができる。前記AlGaN/GaN-HEMTにおける窒化物半導体層の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。<その他の層>前記その他の層としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、パッシベーション層、中間層、及びキャップ層などが挙げられる。ここで、本発明のGaN-HEMTからなるスイッチング素子の一例について、図面を参照して説明する。図3は、本発明のスイッチング素子20の一例を示す概略図であり、この図3のスイッチング素子20は、Si基板1とソース電極8を電気的に接続しており、ソース電極8及びドレイン電極9の配置方向と直交する方向の層中であって、ドレイン電極9とn-AlGaN層25及びノンドープGaN層26を介して接している領域接しているSi基板1中の領域に、4つのpn接合24を有しており、3つの空乏層28が形成されている。図3中12はゲート電極、27はn-GaN層、41はゲート絶縁膜を表す。図4は、本発明のスイッチング素子30の一例を示す概略図であり、この図4のスイッチング素子30は、Si基板1とドレイン電極9を電気的に接続しており、ソース電極8及びドレイン電極9の配置方向と直交する方向の層中であって、ソース電極8とn-AlGaN層25及びノンドープGaN層26を介して接している領域接しているSi基板1中の領域に、4つのpn接合24を有しており、2つの空乏層28が形成されている。図4中12はゲート電極、27はn-GaN層、41はゲート絶縁膜を表す。図5は、本発明のスイッチング素子40の一例を示す概略図であり、この図5のスイッチング素子40は、Si基板1とソース電極8を電気的に接続しており、ソース電極8及びドレイン電極9の配置方向と直交する方向の層中であって、ドレイン電極9とn-AlGaN層25及びノンドープGaN層26を介して接している領域接しているSi基板1中の領域に、2つのpn接合24を有しており、2つの空乏層28が形成されている。図5中12はゲート電極、27はn-GaN層、41はゲート絶縁膜を表す。図6は、本発明のスイッチング素子50の一例を示す概略図であり、この図6のスイッチング素子50は、Si基板1とソース電極8を電気的に接続しており、ソース電極8及びドレイン電極9の配置方向と直交する方向の層中であって、ドレイン電極9とn-AlGaN層25及びノンドープGaN層26を介して接している領域接しているSi基板1中の領域に、4つのpn接合24を有しており、3つの空乏層28が形成されている。この図6のpn接合24は、断面長方形状の積層型であり、図3~図5の断面略半円弧状のpn接合24と異なっている。図6中12はゲート電極、27はn-GaN層、41はゲート絶縁膜を表す。<スイッチング素子の製造方法>本発明のスイッチング素子の製造方法としては、上述したpn接合が形成されたSi基板を用いる以外は、従来公知のGaN-HEMT、又はAlGaN/GaN-HEMTからなるスイッチング素子の製造方法と同様である。ここで、図7A~図7Eは、AlGaN/GaN-HEMTからなるスイッチング素子の製造方法を工程順に示す概略断面図である。なお、図7A~図7Eでは、図示を省略しているが、ソース電極及びドレイン電極の配置方向と直交する方向のSi基板1中のドレイン電極と接している領域にSi基板1のドレイン電極側ボンディングパッド形成位置の重力方向にpn接合が4つ形成されている。図7Aに示すように、Si基板1上に、AlNからなる第1のバッファ層2を形成した後、AlGaNからなる第2のバッファ層3を形成する。第2のバッファ層3は、均一組成領域3aと傾斜組成領域3bとの積層構造とされている。均一組成領域3aは、AlGaNのAl組成比率が均一となるように形成されている。傾斜組成領域3bは、第2のバッファ層3の上面に近づくにつれてAlGaNのAl組成比率が徐々に高くなるように形成されている。AlGaNは、Al組成比率が高いほど格子定数は小さくなる。換言すれば、傾斜組成領域3bでは、膜厚方向の任意の二部位において、上部位の格子定数が下部位の格子定数よりも小さい。第2のバッファ層3上に、電子走行層4、中間層5、電子供給層6、及びキャップ層7を順次形成する。AlGaN/GaN-HEMTでは、電子走行層4の電子供給層6直接的には中間層5との界面近傍に2次元電子ガス2DEGが生成される。詳細には、Si基板1上に、例えば、有機金属気相成長法であるMOCVDMetalOrganicChemicalVaporDepositionにより、以下の各化合物半導体層を成長する。MOCVD法の代わりに、分子線エピタキシーMBE:MolecularBeamEpitaxy法等を用いてもよい。各化合物半導体層の成長時の処理温度は、例えば、900°C~1,000°C程度である。Si基板1上に、AlN、インテンショナリーアンドープAlGaNi-AlGaN、i-GaN、i-AlGaN、n-AlGaN、及びn-GaNを順次堆積し、第1のバッファ層2、第2のバッファ層3、電子走行層4、中間層5、電子供給層6、及びキャップ層7を積層形成する。ここで、第1のバッファ層2は厚み50nm程度、第2のバッファ層3は厚み400nm程度に形成する。第2のバッファ層3では、均一組成領域3aは、Al組成比率が、例えば、0.5の均一組成となるように形成される。傾斜組成領域3bは、例えば、厚み10nm程度であり、Al組成比率が傾斜組成領域3bの下面から上面にかけて、例えば、0.5~0.7に漸増するように形成される。電子走行層4は、例えば、厚み1μm程度、中間層5は、例えば、厚み5nm程度でAl組成比率0.2、電子供給層6は、例えば、厚み30nm程度でAl組成比率0.2、キャップ層7は、例えば、厚み10nm程度に形成する。なお、電子供給層4をi-AlGaN層としてもよい。上記のi-GaN、i-AlGaN、n-GaN、及びn-AlGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムTMAガス、トリメチルガリウムTMGガス、及びアンモニアNH3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるTMAガス、Ga源であるTMGガスの供給の有無及び流量を適宜設定する。傾斜組成領域3bを形成する際には、TMAガスの供給量を徐々に増加させる、或いはTMGガスの供給量を徐々に減少させて成長する。共通原料であるNH3ガスの流量は、100ccm~10LM程度とする。また、成長圧力は50Torr~300Torr程度、成長温度は900°C~1,200°C程度とする。n-GaN、及びn-AlGaNを成長する際には、n型不純物として、例えば、Siを含む、例えばSiH4ガスを所定の流量で原料ガスに添加し、GaN及びAlGaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3~1×1020/cm3であり、例えば、5×1018/cm3程度とする。続いて、図7Bに示すように、リフトオフ法により、ソース電極8及びドレイン電極9を形成する。詳細には、まず、キャップ層7上にレジストを塗布し、リソグラフィーによりレジストを加工して、ソース電極の形成部位及びドレイン電極の形成部位に開口を有するレジストマスクを形成する。電極材料として、例えば、Ti/Alを用い、蒸着法等により、各開口を埋め込むようにレジストマスク上にTi/Alを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するTi/Alを除去する。その後、Si基板1を、例えば、窒素雰囲気中において600°C程度で熱処理し、オーミックコンタクトを確立する。以上により、キャップ層7上には、ソース電極8及びドレイン電極9が形成される。続いて、図7Cに示すように、パッシベーション膜11を形成する。詳細には、ソース電極8及びドレイン電極9を覆うように、キャップ層7上に絶縁物、ここではマイクロ波プラズマCVD法PECVD法等によりSiN膜を膜厚500nm程度に堆積する。これにより、保護膜となるパッシベーション膜11が形成される。続いて、図7Dに示すように、パッシベーション膜11に開口11aを形成する。詳細には、まず、パッシベーション膜11をリソグラフィー及びドライエッチングにより加工する。これにより、キャップ層7の表面の一部を露出させるゲート電極形成用の開口11aが形成される。続いて、図7Eに示すように、リフトオフ法により、ゲート電極12を形成する。詳細には、まず、パッシベーション膜11上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜11の開口11aを露出する開口を有するレジストマスクを形成する。電極材料として、例えば、Ni/Auを用い、蒸着法等により、開口を埋め込むようにレジストマスク上にNi/Auを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するNi/Auを除去する。以上により、パッシベーション膜11上には、ソース電極8とドレイン電極9との間で、開口11aをNi/Auで埋め込みキャップ層7と接続されるゲート電極12が形成される。しかる後、ソース電極8、ドレイン電極9、及びゲート電極12と接続される配線の形成等の諸工程を経る。以上により、AlGaN/GaN-HEMTからなるスイッチング素子が作製される。電源装置本発明の電源装置は、本発明の前記スイッチング素子を搭載してなり、必要に応じてその他の部材を有してなる。前記電源装置は、変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えており、前記高圧回路はトランジスタを有しており、前記トランジスタとして本発明の前記スイッチング素子を用いている。本発明の電源装置では、ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができる本発明の前記スイッチング素子を用いているので、効率の高い大電力の電源回路が実現できる。以下、実施例を挙げて本発明をより具体的に説明するが、本発明は、これらの実施例に何ら制限されるものではない。実施例1<pn接合の形成>まず、p型ボロンBドープ、体積抵抗率10Ωcmの8インチのSi基板を用意した。次に、このSi基板を標準洗浄プロセスにより洗浄し、厚み10nmの酸化膜SiO2を熱酸化法により形成した後、フォトリソグラフ法によりドレイン電極側ボンディングパッド形成位置に合わせて、厚み20μmのフォトレジストパターンを形成した。次に、イオン注入装置SEN社製、SEN-GSD-HEを用いて、ドレイン電極側ボンディングパッド形成位置に鉛直方向から注入エネルギー3MeVで2e13cm-2、500keVで3e12cm-2のリンPイオンを注入したnドープ。次に、フォトレジストパターンを除去した後、窒素雰囲気下、1,000°Cで3時間のアニール処理を行い、n領域を作製した。次に、同様に、フォトレジストパターンを形成した後、イオン注入装置SEN社製、SEN-GSD-HEを用いて、鉛直方向から注入エネルギー1MeVで1e12cm-2、500keVで1e12cm-2のボロンBイオンを注入したpドープ。次に、フォトレジストパターンを除去した後、RTARapidThermalAnnealing装置を用いて90°Cで30秒間の熱処理を行い、注入したイオン種を活性化させて、p領域を作製した。なお、この熱処理は、後の工程でGaN膜を製膜する際の熱処理で代用することも可能である。次に、同様にして、レジストパターニング、イオン注入、アニール処理を繰り返すことにより、図3に示すような、ソース電極及びドレイン電極の配置方向と直交する方向のSi基板1中のドレイン電極と接している領域にSi基板1のドレイン電極側ボンディングパッド形成位置の重力方向に4つのpn接合を形成した。-電極の重力方向に複数のpn接合が存在することの確認-作製したPN接合を有するSi基板について、ドレイン電極側ボンディングパッド形成位置の重力方向における二次イオン質量分析計SIMS;SecondlyIonMassSpectroscopy、CAMECA社製、IMS-5fを用いて、深さ方向濃度プロファイルを測定した。結果を図8に示す。図8の結果から、1×1014個/cm3を接合界面として、ドレイン電極側ボンディングパッド形成位置の重力方向のSi基板中に4つのpn接合が形成されていることが分かった。<スイッチング素子の作製>作製したpn接合を形成したSi基板を用い、以下のようにして、GaN-HEMTからなるスイッチング素子を作製した。まず、Si基板上に電子走行層となるノンドープのGaN層i-GaN層を厚み1μmに成長形成した。次に、Siを濃度2×1018/cm3にドープしたAl組成率が15のAlGaN層n-AlGaN層を厚み17nmに成長形成した。次に、n-AlGaN層上にn型不純物がドープされたGaN層n-GaN層を厚み5nmに成長形成した。これらi-GaN層、n-AlGaN層、及びn-GaN層からなる積層体の成長形成にはMOCVD法を用い、成長圧力を100Torr程度とする。n-GaN層の成長時には成長温度を1,100°C以下とし、キャリアガスをH2としてNH3の流量を1.2L/min程度とした。ここで、このNH3量はGa原料の10万倍以上である。そして、n-GaN層の成長後、NH3量を同様に保ちながら30秒間以内に温度を1,000°C以下に低下させ、その後、キャリアガスをN2ベースとしNH3の流量を4.5L/min程度として降温した。次に、n-GaN層とオーミック接合するソース電極及びドレイン電極をTi/Alを材料としてパターン形成し、イオン注入により素子分離した後、Nを50程度含有するSiN膜をプラズマCVD法により堆積形成した。そして、ファインゲート用のレジスト塗布とマスク露光、現像を行い、ゲート部分のSiN膜のみをドライエッチングした。その後、オーバーゲート用のレジスト塗布とマスク露光、現像を行い、ゲートメタルであるNi/Auを蒸着し、リフトオフしてゲート電極をパターン形成した。次に、Si基板1の裏面に裏面電極を形成し、ワイヤ等の導体によってソース電極に接続した。以上により、図3に示す実施例1のスイッチング素子を作製した。次に、作製した実施例1のスイッチング素子について、以下のようにして、電極容量を測定した。<電極容量の測定>電極容量は、インピーダンスアナライザAgilent社製、4395Aを用いて測定した。結果を図9に示す。図9の結果から、実施例1のスイッチング素子によると、pn接合を形成していない以外は実施例1と同じスイッチング素子に比べて、電極の容量を半分に低減できることが分かった。比較例1従来のSi縦型FETからなるスイッチング素子を用いた電源装置富士通株式会社製改造品を用意した。比較例2従来のGaN-HEMTpn接合なしからなるスイッチング素子を用いた電源装置富士通株式会社製改造品を用意した。比較例3特許第4449467号公報に基づいて、ソース電極及びドレイン電極間がpn接合により繋がったGaN-FETからなるスイッチング素子を用いた電源装置を作製した。次に、実施例1のスイッチング素子を用いた電源装置、及び比較例1~3の電源装置について、以下のようにして、電源効率を測定した。<電源効率の測定>図10に電源効率の測定方法について示した。AVRAutomaticVoltageRegulator、菊水電子工業株式会社製、PCR2000M32と、電子負荷菊水電子工業株式会社製、PLZ1004W34とを被測定電源33に接続し、交流200V、50Hz入力、直流12Vを出力として測定を行った。入力電力はパワーメーター35、出力電力は電子負荷34に接続した電流計36と電圧計37にて測定した。結果を図11に示す。図11の結果から、実施例1は、Si基板内に少なくとも1つのpn接合を設けることにより、基板コストの上昇を最小限に抑えてスイッチングロスを低減できるため、比較例1~3に比べて電源の効率向上に大きく寄与できることが分かった。以上の実施例1を含む実施形態に関し、更に以下の付記を開示する。付記1Si基板と、該Si基板上に形成されたソース電極及びドレイン電極を有してなり、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、p型領域とn型領域が接している部分であるpn接合を少なくとも1つ有することを特徴とするスイッチング素子。付記2Si基板とソース電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ドレイン電極と接している領域に、少なくとも1つのpn接合を有する付記1に記載のスイッチング素子。付記3Si基板とドレイン電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ソース電極と接している領域に、少なくとも1つのpn接合を有する付記1に記載のスイッチング素子。付記4Si基板とソース電極及びドレイン電極との間に、窒化物半導体層を少なくとも1層有する付記1から3のいずれかに記載のスイッチング素子。付記5Si基板内にpn接合を有する付記1から4のいずれかに記載のスイッチング素子。付記6pn接合を2つ以上有する付記1から5のいずれかに記載のスイッチング素子。付記7pn接合を4つ有する付記1から6のいずれかに記載のスイッチング素子。付記8Si基板の体積抵抗率が10Ωcm~30Ωcmである付記1から7のいずれかに記載のスイッチング素子。付記9Si基板がp型である付記1から8のいずれかに記載のスイッチング素子。付記10付記1から9のいずれかに記載のスイッチング素子を搭載したことを特徴とする電源装置。"