擬似信号源を模擬したドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、PLDProgramableLogicDeviceから成る制御回路と、上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ及び送信局発波位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するD/A変換器と、を有したDDSDirectDigtalSynthesizerと、を備えた擬似信号発生回路。N個Nは2以上の自然数の擬似信号源をそれぞれ模擬したN個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタと、セレクタにより選択されたドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記選択されたドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、PLDProgramableLogicDeviceから成る制御回路と、上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するD/A変換器と、を有したDDSDirectDigtalSynthesizerと、を備えた擬似信号発生回路。従来のPLDからなる制御回路とDDSを用いた擬似信号発生回路は、等間隔で連続送信されたレーダパルス信号が目標から反射して受信される連続受信パルス信号を模擬する際に、パルス間の目標移動距離に相当するパルスの時間推移がPLDおよびDDSの制御更新周期より短いため、制御回路内のドップラ位相アキュムレータでパルス間のドップラ成分の位相回転量を演算して各パルスの開始位相をオフセットさせている。これによって、パルスの立ち上がり間隔が変わらずともドップラ成分によるパルス間位相変動が観測できるようにしている。このとき、送信パルス間隔は、送信パルス生成部の局部発振信号の中心周波数周期および擬似信号発生回路の制御更新周期の整数倍であり、送信局部発振信号の開始位相はパルス間で同じであることを前提としている。しかしながら、このようにして生成される擬似目標信号においては、送信パルス生成部の局部発振信号の中心周波数以下、送信局発中心周波数が、擬似信号発生回路のパルス立ち上がり時間の設定切り替え最小周期に相当する制御更新周波数の整数倍でないと、擬似目標がパルス立ち上がり時間の切り替え点に差し掛かり、立ち上り時間設定を切り替えた際に、次式1に示す位相ずれ量の位相不連続点が発生し、理想的な擬似目標信号と差異が生じるという問題がある。本発明は、係る課題を解決するためになされたものであり、PLDからなる制御回路およびDDSを用いた擬似信号発生回路において、擬似目標のパルス立ち上がり時間の切り替え点における位相不連続点の発生を防ぐこと目的とする。本発明による擬似信号発生回路は、擬似信号源を模擬したドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、PLDProgramableLogicDeviceから成る制御回路と、上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ及び送信局発波位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するD/A変換器と、を有したDDSDirectDigtalSynthesizerと、を備えたものである。本発明によれば、PLDを用いた制御回路とDDSを用いた擬似信号発生回路において、送信パルス生成部の局部発振信号の中心周波数が、擬似信号発生回路の制御更新周波数の整数倍でなくとも、擬似目標のパルス立ち上がり時間の切り替え点における位相不連続点の発生を防ぐことができるという効果が得られる。実施の形態1.本発明に係る実施の形態1による擬似信号発生回路は、1つの制御回路ProgrammableLogicDevice、以下PLDと、1つの周波数シンセサイザDirectDigitalSynthesizer、以下DDSにより構成され、PLD内に有する擬似目標情報をDDSに入力して、レーダ用送受信装置のレーダ受信信号上に、連続パルス間で位相不連続点のない擬似目標信号を生成することを特徴とする。以下、図1を用いて実施の形態1による擬似信号発生回路について説明する。図1は実施の形態1による擬似信号発生回路の構成を示す図である。図において、擬似信号発生回路はDDS1と制御回路12と信号源50から構成され、擬似信号を入力するレーダ用送受信装置の局部発振源を成す。レーダ用送受信装置は、擬似信号発生回路の発生した擬似目標信号を受信し、擬似目標信号の受信によって生成される擬似目標の目標情報を検出する。DDS1は、周波数アキュムレータ2と、位相アキュムレータ3と、加算器4と、位相振幅変換器6と、D/A変換器7から構成される。信号源50は、DDS1の周波数アキュムレータ2、位相アキュムレータ3、及びD/A変換器7に対して、基準クロック信号を入力する。DDS1の最小設定周期は、基準クロック信号の周期t1fclkであるfclkは基準クロック信号のクロック周波数。また、制御回路12は、PLDのようなプログラマブルな制御回路を用いて構成されている。制御回路12は、周波数掃引ステップ設定部8と、開始周波数設定部9と、ドップラ周波数設定部13と、ドップラ及び送信局発波位相アキュムレータ16と、加算器5と、送信中心周波数設定部17から構成される。これによって、制御回路12は、制御回路内部に擬似目標信号源を構成している。信号源50は、制御回路12に対して基準クロック信号を入力する。制御回路12の最小設定周期は、基準クロック信号の周期t1fclkである。ここで、制御回路12の各構成について説明する。周波数掃引ステップ設定部8は、DDS1の出力波に対し、周波数掃引ステップΔfcの周波数チャープを与えるための周波数掃引ステップ設定値信号S8を出力する。開始周波数設定部9は、DDS1の出力波を周波数チャープさせる際の、局部発振信号局部発振源の開始周波数fsを与える開始周波数設定値信号S9を出力する。開始周波数設定値S9は加算器5に入力される。開始周波数fsは擬似目標成分を含まない。局部発振源の開始周波数fsとパルス内の周波数チャープ幅fcで表される周波数fsfc/2は、送信局部発振信号の中心周波数に相当する。ドップラ周波数設定部13は、例えば、擬似信号発生回路を搭載したレーダ用受信装置自機と擬似目標との相対速度を模擬した、擬似目標信号のドップラ周波数fd1を与えるためのドップラ周波数設定値信号S13を出力する。ドップラ周波数設定値S13はドップラ及び送信局発波位相アキュムレータ16および加算器5に入力される。送信中心周波数設定部17は、送信局部発振信号の中心周波数fsfc/2を与えるための送信中心周波数設定値信号S17をドップラ及び送信局発波位相アキュムレータ16に出力する。ドップラ及び送信局発波位相アキュムレータ16は、相対速度を持った擬似目標の各パルスの位相オフセット量θ1を求める積分回路である。本位相オフセット量θ1は、信号源50からの基準クロック信号のクロック周期t毎に、fd1fsfc/2tΦd1で積分され、その出力信号S16は擬似目標信号のパルス立ち上がり時に更新される。ここで、Φd1は、擬似目標信号発生開始時の第1番目パルスの初期位相オフセット量である。加算器5は、入力された開始周波数設定値S9とドップラ周波数設定値S13に基づいて、開始周波数fsとドップラ周波数fd1を加算する。すなわち、加算器5は擬似目標信号を含む周波数設定値信号S5を出力し、この出力信号S5は開始周波数設定値fsとドップラ周波数設定値fd1との和fsfd1で表すことができる。次に、DDS1の各構成について説明する。周波数アキュムレータ2は、制御回路12の周波数掃引ステップ設定部8から出力される周波数掃引ステップΔfcに基づいて、位相アキュムレータ3に対し周波数変調成分S2を入力する。この周波数変調成分S2は信号源50からの基準クロック信号のクロック周期t毎に、Δfctで積分される。ここで、周波数アキュムレータ2の初期周波数f0はゼロとしている。位相アキュムレータ3は、信号源50からの基準クロック信号のクロック周期t毎に、加算器5からの周波数加算値fsfd1を積分加算する。この際、位相アキュムレータ3は、周波数アキュムレータ2からの周波数変調成分S2だけ周波数を変調させて積分加算し、積分結果S3としてアキュムレータ出力位相θを出力する。位相アキュムレータ3のアキュムレータ出力位相θは、Δfctfsfd1tΦ0となる。ここで、Φ0は、位相アキュムレータ3の初期位相である。また、S2およびS3は擬似目標信号のパルス立ち上がり毎にt0にリセットされる。加算器4は、位相アキュムレータ3からの出力位相θと制御回路12のドップラ及び送信局発波位相アキュムレータ16からの擬似目標信号の出力位相オフセット量θ1とを加算し、出力信号S4として和信号θθ1を位相-振幅変換器6へ出力する。位相-振幅変換器6は、入力される周波数の積分結果に対応した波形の振幅データアドレス値を内部メモリに格納しており、入力される周波数積分値出力位相に対応して振幅データを出力することで、出力位相和信号θθ1を振幅データに変換する。D/A変換器7は、基準クロック信号のクロック周期t毎に、位相-振幅変換器6からの振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号S7を出力する。加算器4の出力に基づき、DDS1から出力される擬似目標信号S7は、次式2で与えられることとなる。位相アキュムレータ3のアキュムレータ出力位相θは、擬似目標信号の毎パルス立ち上がり時にt0にリセットされる。ドップラ及び送信局発波位相アキュムレータ16からの擬似目標信号の出力位相オフセット量θ1は、連続パルスの第1番目のパルス立ち上がり時からクロック周期t毎に積分した値を各パルス立ち上がり時に更新する。式2において、t’は、各パルスの立ち上がり時間を示しており、その時間間隔はクロック周期tの整数倍である。この際、Δfct2はパルス内の周波数変調成分を与え、tΦ0はパルス内のドップラ周波数を含む局部発振信号を与え、これらはパルス立ち上がり時にt0にリセットされる。また、t’Φd1はパルス毎の位相オフセット量すなわちパルス間の位相変動を与える。このように、DDS出力S7は周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳されたパルス信号となる。パルス間の位相変動を与えるt’Φd1は、次式3のように、ドップラ成分と送信局部発振信号成分に分離できる。ここで、t’項に着目すると、連続パルスの各立ち上がり時間間隔が一定であれば、本項の積分値のパルス間変動量は一定値となる。また、擬似目標の移動によりパルス立ち上がり時間間隔が変化した場合は、送信中心周波数fsfc/2がパルス立ち上がり時間間隔の更新周波数fclk1tの整数倍でない限り、パルス立ち上がり時間間隔に応じて変化し、本項の積分値のパルス間変動量は必ずしも一定値とならない。これに対し従来回路においては、送信中心周波数設定部17がなく、本項を考慮していないため、パルス立ち上がり時間間隔に変化が生じた際に、パルス間位相変動量にずれが生じ、位相不連続点が発生する可能性があった。以上説明したとおり、実施の形態1による擬似信号発生回路は、1つの制御回路と、1つのDDSにより構成され、制御回路に送信中心周波数設定部とドップラ及び送信局発波位相アキュムレータを設けて、ドップラ周波数成分と送信局部発振波の中心周波数成分を合わせて積算することで、DDSから周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳された連続パルス間で、位相不連続点のない擬似目標信号を出力することが可能となる。実施の形態2.この発明に係る実施の形態2による擬似信号発生回路は、1つの制御回路PLDと、1つの周波数シンセサイザDDSにより構成され、PLD内に持つ複数の擬似目標情報からセレクタで所望の擬似目標情報を選択することにより、レーダ受信信号上に、任意の連続パルス間で位相不連続点のない擬似目標信号を発生することを特徴とする。以下、図2を用いて実施の形態2による擬似信号発生回路について説明する。図2は実施の形態2による擬似信号発生回路の構成を示す図である。図において、擬似信号発生回路はDDS1と制御回路12と信号源50から構成され、擬似信号を入力するレーダ用受信装置の局部発振源を成す。レーダ用送受信装置は、擬似信号発生回路の発生した擬似目標信号を受信し、擬似目標信号の受信によって生成される擬似目標の目標情報を検出する。DDS1は、周波数アキュムレータ2と、位相アキュムレータ3と、加算器4と、位相振幅変換器6と、D/A変換器7から構成される。信号源50は、DDS1の周波数アキュムレータ2、位相アキュムレータ3、及びD/A変換器7に対して、基準クロック信号を入力する。DDS1の最小設定周期は、基準クロック信号の周期t1fclkである。また、制御回路12は、PLDのようなプログラマブルな制御回路を用いて構成されている。制御回路12は、図1で説明した擬似信号発生回路に加えて、PLD内部にN個Nは2以上の自然数のドップラ周波数設定部とN個のドップラ位相アキュムレータとセレクタを備えて、N個の擬似目標信号源を構成する。すなわち、図2に例示する制御回路12は、周波数掃引ステップ設定部8と、開始周波数設定部9と、N個のドップラ周波数設定部13-1~13-Nと、N個のドップラ及び送信局発波位相アキュムレータ16-1~16-Nと、加算器5と、セレクタ10、11と、送信中心周波数設定部17-1~17-Nから構成されている。信号源50は、制御回路12に対して基準クロック信号を入力する。制御回路12の最小設定周期は、基準クロック信号の周期t1fclkである。ここで、制御回路12の各構成について説明する。周波数掃引ステップ設定部8は、DDS1の出力波に対し、周波数掃引ステップΔfcの周波数チャープを与えるための周波数掃引ステップ設定値信号S8を出力する。開始周波数設定部9は、DDS1の出力波を周波数チャープさせる際の、局部発振信号局部発振源の開始周波数fsを与える開始周波数設定値信号S9を出力する。開始周波数設定値S9は加算器5に入力される。開始周波数fsは擬似目標成分を含まない。局部発振源の開始周波数fsとパルス内の周波数チャープ幅fcで表される周波数fsfc/2は、送信局部発振信号の中心周波数に相当する。ドップラ周波数設定部13-1~13-Nは、例えばそれぞれの擬似信号発生回路を搭載したレーダ用受信装置自機と擬似目標との相対速度を模擬した、擬似目標信号のドップラ周波数fd1~fdNを与えるためのドップラ周波数設定値信号S13-1~S13-Nを出力する。ドップラ周波数設定値S13-1~S13-Nはそれぞれのドップラ及び送信局発波位相アキュムレータ16-1~16-Nに入力される。また、ドップラ周波数設定値S13-1~S13-Nは、セレクタ11に入力される。セレクタ11は、ドップラ周波数設定部13-1~13-Nの中から、いずれか1つの任意のドップラ周波数設定部13-nnは1~Nの任意の値からのドップラ周波数設定値S13-nを選択し、選択したドップラ周波数接待値S13-nを加算器5に出力する。なお、セレクタ11によるドップラ周波数設定値S13-nの選択指示は、制御回路12の内部で生成される切替え制御信号もしくは何らかの外部装置から入力される切替え制御信号によって行われる。送信中心周波数設定部17-1~17-Nは、送信局部発振信号の中心周波数fsfc/2を与えるための送信中心周波数設定値信号S17-1~S17-Nをドップラ及び送信局発波位相アキュムレータ16-1~16-Nに出力する。ドップラ及び送信局発波位相アキュムレータ16-1~16-Nは、相対速度を持った擬似目標の各パルスの位相オフセット量θ1~θNを求める積分回路である。本位相オフセット量θ1は、信号源50からの基準クロック信号のクロック周期t毎に、それぞれfd1fsfc/2tΦd1~fdNfsfc/2tΦdNで積分され、それぞれの出力信号S16-1~S16-Nは各擬似目標信号のパルス立ち上がり時に更新される。ここで、Φd1~ΦdNは、各擬似目標信号発生開始時の第1番目パルスの初期位相オフセット量である。ドップラ及び送信局発波位相アキュムレータ16-1~16-Nの出力S16-1~S16-Nは、セレクタ10に入力される。セレクタ10は、ドップラ及び送信局発波位相アキュムレータ16-1~16-Nの中から、セレクタ11で選択したのと同じn番目のドップラ及び送信局発波位相アキュムレータ16-nを選択する。セレクタ10により選択されたドップラ及び送信局発波位相アキュムレータ16-nからの擬似目標信号の位相オフセット量θnは、DDS1の加算器4に出力される。なお、セレクタ10によるドップラ及び送信局発波位相アキュムレータ16-nの選択指示は、セレクタ11への切替え制御信号と同期して、制御回路12の内部で生成される切替え制御信号もしくは何らかの外部装置から入力される切替え制御信号によって行われる。加算器5は、入力された開始周波数設定値S9とドップラ周波数設定値S13-nに基づいて、開始周波数fsとドップラ周波数fdnを加算する。すなわち、加算器5は擬似目標信号を含む周波数設定値信号S5を出力し、この出力信号S5は開始周波数設定値fsとドップラ周波数設定値fdnとの和fsfdnで表すことができる。次に、DDS1の各構成について説明する。周波数アキュムレータ2は、制御回路12の周波数掃引ステップ設定部8から出力される周波数掃引ステップΔfcに基づいて、位相アキュムレータ3に対し周波数変調成分S2を入力する。この周波数変調成分S2は信号源50からの基準クロック信号のクロック周期t毎に、Δfctで積分される。ここで、周波数アキュムレータ2の初期周波数f0はゼロとしている。位相アキュムレータ3は、信号源50からの基準クロック信号のクロック周期t毎に、加算器5からの周波数加算値fsfdnを積分加算する。この際、位相アキュムレータ3は、周波数アキュムレータ2からの周波数変調成分S2だけ周波数を変調させて積分加算し、積分結果S3としてアキュムレータ出力位相θを出力する。位相アキュムレータ3のアキュムレータ出力位相θは、ΔfctfsfdntΦ0となる。ここで、Φ0は、位相アキュムレータ3の初期位相である。また、S2およびS3は擬似目標信号のパルス立ち上がり毎にt0にリセットされる。加算器4は、位相アキュムレータ3からの出力位相θとセレクタ10により選択されたドップラ及び送信局発波位相アキュムレータ16-nからの擬似目標信号の出力位相オフセット量θnとを加算し、出力信号S4として和信号θθnを位相-振幅変換器6へ出力する。位相-振幅変換器6は、入力される周波数の積分結果出力位相に対応した波形の振幅データアドレス値を内部メモリに格納しており、入力される周波数積分値に対応して振幅データを出力することで、出力位相和信号θθnを振幅データに変換する。D/A変換器7は、基準クロック信号のクロック周期t毎に、位相-振幅変換器6からの振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号S7を出力する。加算器4の出力に基づき、DDS1から出力される擬似目標信号S7は、次式4で与えられることとなる。位相アキュムレータ3のアキュムレータ出力位相θは、擬似目標信号の毎パルス立ち上がり時にt0にリセットされる。ドップラ及び送信局発波位相アキュムレータ16-nからの擬似目標信号の出力位相オフセット量θnは、連続パルスの第1番目のパルス立ち上がり時からクロック周期t毎に積分した値を各パルス立ち上がり時に更新する。式2において、t’は、各パルスの立ち上がり時間を示しており、その時間間隔はクロック周期tの整数倍である。この際、Δfct2はパルス内の周波数変調成分を与え、tΦ0はパルス内でn番目nは1~Nの任意の値のドップラ周波数を含む局部発振信号を与え、これらはパルス立ち上がり時にt0にリセットされる。また、t’Φdnはn番目nは1~Nの任意の値のドップラ成分に対するパルス毎の位相オフセット量すなわちパルス間の位相変動を与える。このように、DDS出力S7は周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳されたパルス信号となる。以上説明したとおり、実施の形態2による擬似信号発生回路は、N個Nは2以上の自然数の擬似信号源をそれぞれ模擬したN個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタ10と、セレクタ10により選択されたドップラ周波数設定値と局部発振器の周波数設定値との加算値を出力する加算器5と、セレクタ10により選択されたドップラ周波数設定値と送信中心周波数設定値との周波数積分により位相を演算するN個のドップラ送信局発波位相アキュムレータ16-nとを有し、PLDから成る制御回路12と、加算器5からの出力値の周波数積分により位相を演算する位相アキュムレータ3と、位相アキュムレータ3とセレクタ11により選択されたドップラ位相アキュムレータ16-nの出力位相との加算値を、振幅データに変換する位相-振幅変換器6と、位相-振幅変換器6の出力信号をアナログ信号に変換するD/A変換器7と、を有したDDSとから、擬似目標信号発生装置を構成する。このように構成することにより、DDSに入力される周波数設定値および位相設定値の中に、n番目の任意の擬似目標信号の周波数および位相を含めるようにPLDから成る制御回路12を構成することで、周波数変調された局部発振信号にN種類Nは2以上の整数の任意の擬似目標の相対速度に起因する成分が重畳された連続パルス間で位相不連続点のない擬似目標信号を、DDSから出力することが可能となる。