"複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する2つの画素を一組としたとき、各組の2つの画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、前記行走査線に接続されており、映像信号の各フレームを前記映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に前記列データ線を介してサンプリングする第1のスイッチング手段と、前記第1のスイッチング手段と共にスタティックランダムアクセスメモリを構成しており、前記第1のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第1の信号保持手段と、を別々に備えると共に、前記2つの画素内の前記第1の信号保持手段と前記画素電極との接続点同士を接続又は非接続とする第2のスイッチング手段を共通に備え、前記第2のスイッチング手段を画素書き込み及び読み出し時にオフに制御し、画素検査時にオンに制御する切替制御手段と、画素書き込み及び読み出し時に、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第1の信号保持手段に書き込み、その書き込んだデータを前記画素電極に印加する動作をサブフレーム毎に行う画素制御手段と、画素検査時に、各組の前記2つの画素のうち一方の画素に接続された第1の列データ線から前記一方の画素に検査信号を入力して、各組の前記2つの画素のうち他方の画素を経由して前記他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、前記第2の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御手段とを有することを特徴とする液晶表示装置。前記同じ行走査線に接続された各組の隣接する前記2つの画素のそれぞれは、前記第1の信号保持手段に記憶された前記サブフレームデータを出力させる第3のスイッチング手段と、前記第3のスイッチング手段と共にダイナミックランダムアクセスメモリを構成しており、前記第3のスイッチング手段を通して供給される前記第1の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第2の信号保持手段とを更に別々に備えると共に、前記第2のスイッチング手段は、前記2つの画素内の前記第2の信号保持手段と前記画素電極との接続点同士を接続又は非接続とする構成とされ、前記画素制御手段は、画素書き込み及び読み出し時に、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第1の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第3のスイッチング手段をオンにして、前記第1の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行い、前記検査制御手段は、画素検査時に、前記第3のスイッチング手段をオンに制御すると共に、各組の前記2つの画素のうち一方の画素に接続された第1の列データ線から前記一方の画素に検査信号を入力して、各組の前記2つの画素のうち他方の画素を経由して前記他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、前記第2の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行うことを特徴とする請求項1記載の液晶表示装置。電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、各組の前記2つの画素のうち、一方の画素に接続された第1の列データ線と前記中間電圧発生手段との間に接続された第4のスイッチング手段と、各組の前記2つの画素のうち、他方の画素に接続された第2の列データ線と前記中間電圧発生手段との間に接続された第5のスイッチング手段と、を更に備え、前記検査制御手段は、画素検査時に、前記第5のスイッチング手段をオンにして前記第2の列データ線を介して前記他方の画素に前記中間電圧を印加してプリチャージした状態において、前記第1の列データ線から前記一方の画素に検査信号を入力した後、前記第5のスイッチング手段をオフにした状態で前記他方の画素から前記第2の列データ線に信号を読み出す第1の検査動作と、前記第4のスイッチング手段をオンにして前記第1の列データ線を介して前記一方の画素に前記中間電圧を印加してプリチャージした状態において、前記第2の列データ線から前記他方の画素に検査信号を入力した後、前記第4のスイッチング手段をオフにした状態で前記一方の画素から前記第1の列データ線に信号を読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行うことを特徴とする請求項1記載の液晶表示装置。電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、各組の前記2つの画素のうち、一方の画素に接続された第1の列データ線と前記中間電圧発生手段との間に接続された第4のスイッチング手段と、各組の前記2つの画素のうち、他方の画素に接続された第2の列データ線と前記中間電圧発生手段との間に接続された第5のスイッチング手段と、を更に備え、前記検査制御手段は、画素検査時に、前記第5のスイッチング手段をオンにして前記第2の列データ線を介して前記他方の画素に前記中間電圧を印加してプリチャージした状態において、前記第3のスイッチング手段をオンに制御すると共に、前記第1の列データ線から前記一方の画素に検査信号を入力した後、前記第5のスイッチング手段をオフにした状態で前記他方の画素から前記第2の列データ線に信号を読み出す第1の検査動作と、前記第4のスイッチング手段をオンにして前記第1の列データ線を介して前記一方の画素に前記中間電圧を印加してプリチャージした状態において、前記第3のスイッチング手段をオンに制御すると共に、前記第2の列データ線から前記他方の画素に検査信号を入力した後、前記第4のスイッチング手段をオフにした状態で前記一方の画素から前記第1の列データ線に信号を読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行うことを特徴とする請求項2記載の液晶表示装置。複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する2つの画素を一組としたとき、各組の2つの画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、前記行走査線に接続されており、映像信号の各フレームを前記映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に前記列データ線を介してサンプリングする第1のスイッチング手段と、前記第1のスイッチング手段と共にスタティックランダムアクセスメモリを構成しており、前記第1のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第1の信号保持手段と、を別々に備えると共に、前記2つの画素内の前記第1の信号保持手段と前記画素電極との接続点同士を接続又は非接続とする第2のスイッチング手段を共通に備える液晶表示装置の画素検査時に、前記第2のスイッチング手段をオンに制御する切替制御ステップと、各組の前記2つの画素のうち一方の画素に接続された第1の列データ線から前記一方の画素に検査信号を入力して、各組の前記2つの画素のうち他方の画素を経由して前記他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、前記第2の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御ステップとを含むことを特徴とする液晶表示装置の画素検査方法。前記同じ行走査線に接続された各組の隣接する前記2つの画素のそれぞれは、前記第1の信号保持手段に記憶された前記サブフレームデータを出力させる第3のスイッチング手段と、前記第3のスイッチング手段と共にダイナミックランダムアクセスメモリを構成しており、前記第3のスイッチング手段を通して供給される前記第1の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第2の信号保持手段とを更に別々に備えると共に、前記第2のスイッチング手段は、前記2つの画素内の前記第2の信号保持手段と前記画素電極との接続点同士を接続又は非接続とする構成とされた液晶表示装置の画素検査時に、前記第2のスイッチング手段をオンに制御する切替制御ステップと、前記第3のスイッチング手段をオンに制御すると共に、各組の前記2つの画素のうち一方の画素に接続された第1の列データ線から前記一方の画素に検査信号を入力して、各組の前記2つの画素のうち他方の画素を経由して前記他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、前記第2の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御ステップとを含むことを特徴とする請求項5記載の液晶表示装置の画素検査方法。しかしながら、上記の従来の液晶表示装置では、各画素内の2つのラッチはそれぞれ、スタティックランダムアクセスメモリSRAMで構成されるため、トランジスタ数が多くなり、画素小型化が困難である。また、上記の画素において、通常、シフトレジスタなどを含んだシリコンバックプレーンを大規模半導体集積回路LSILargeScaleIntegratedcircuit工程で作成するが、ウェハ作成後のプローブ検査において、画素検査が正常に行えない課題がある。画素検査を行う場合、列データ線にデータを入力してその入力データをSRAMに書き込んだ後、列データ線からSRAMに書き込まれたデータを読み出すが、このとき列データ線に溜まっていた電荷によってSRAMが書き換わってしまう可能性があるからである。特許文献2記載のものは2つの相補ビット線をもつ2スイッチ型のSRAMであるが、1つのビット線と1つのスイッチで構成される1スイッチ型のSRAMの場合を考える。例えば、フルハイビジョンFHDの液晶表示装置の場合、画面縦方向の画素数は1080画素あり、各列データ線の容量は1pF程度になる。例えば列データ線がLレベルで0V、列データ線に接続されたスイッチングトランジスタと共にSRAMを構成する、一方の入力端子が他方の出力端子に接続された2つのインバータのうち、上記スイッチングトランジスタに接続された一方のインバータの入力端子の電圧がHレベルで33Vとすると、上記スイッチングトランジスタをオンした時にそのスイッチングトランジスタに出力端子が接続された他方のインバータを構成しているPチャネルMOS型電界効果トランジスタ以下、PMOSトランジスタというから上記の1pF程度の電荷容量で充電される。このとき、上記の他方のインバータを構成しているトランジスタの駆動力は、上記の一方のインバータを構成しているトランジスタの駆動力よりも小さいため、充電時間が長くなり、充電しきれずに上記の一方のインバータの入力端子の電圧がその反転電圧を下回ってしまい、上記の一方のインバータの入力端子の電圧すなわち、SRAMの書き込まれるべきデータが書き換わってしまう。このため、SRAMのデータを列データ線に出力することができず、正確な画素検査が行えないことになる。本発明は以上の点に鑑みなされたもので、画素内に2つのSRAMを用いた画素に比べて画素小型化を可能にすると共に、画素検査を正確に行い得る液晶表示装置及びその画素検査方法を提供することを目的とする。上記目的を達成するため、第1の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する2つの画素を一組としたとき、各組の2つの画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、行走査線に接続されており、映像信号の各フレームを映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に列データ線を介してサンプリングする第1のスイッチング手段と、第1のスイッチング手段と共にスタティックランダムアクセスメモリを構成しており、第1のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第1の信号保持手段と、を別々に備えると共に、2つの画素内の第1の信号保持手段と画素電極との接続点同士を接続又は非接続とする第2のスイッチング手段を共通に備え、第2のスイッチング手段を画素書き込み及び読み出し時にオフに制御し、画素検査時にオンに制御する切替制御手段と、画素書き込み及び読み出し時に、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第1の信号保持手段に書き込み、その書き込んだデータを画素電極に印加する動作をサブフレーム毎に行う画素制御手段と、画素検査時に、各組の2つの画素のうち一方の画素に接続された第1の列データ線から一方の画素に検査信号を入力して、各組の2つの画素のうち他方の画素を経由して他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、第2の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御手段とを有することを特徴とする。また、上記の目的を達成するため、第2の発明の液晶表示装置は、同じ行走査線に接続された各組の隣接する2つの画素のそれぞれは、第1の信号保持手段に記憶されたサブフレームデータを出力させる第3のスイッチング手段と、第3のスイッチング手段と共にダイナミックランダムアクセスメモリを構成しており、第3のスイッチング手段を通して供給される第1の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第2の信号保持手段とを更に別々に備えると共に、第2のスイッチング手段は、2つの画素内の第2の信号保持手段と画素電極との接続点同士を接続又は非接続とする構成とされ、画素制御手段は、画素書き込み及び読み出し時に、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第1の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第3のスイッチング手段をオンにして、第1の信号保持手段に記憶されたサブフレームデータにより複数の画素の第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行い、検査制御手段は、画素検査時に、第3のスイッチング手段をオンに制御すると共に、各組の2つの画素のうち一方の画素に接続された第1の列データ線から一方の画素に検査信号を入力して、各組の2つの画素のうち他方の画素を経由して他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、第2の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行うことを特徴とする。また、上記の目的を達成するため、第3の発明の液晶表示装置は、第1の発明に対し、電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、各組の2つの画素のうち、一方の画素に接続された第1の列データ線と中間電圧発生手段との間に接続された第4のスイッチング手段と、各組の2つの画素のうち、他方の画素に接続された第2の列データ線と中間電圧発生手段との間に接続された第5のスイッチング手段と、を更に備え、検査制御手段は、画素検査時に、第5のスイッチング手段をオンにして第2の列データ線を介して他方の画素に中間電圧を印加してプリチャージした状態において、第1の列データ線から一方の画素に検査信号を入力した後、第5のスイッチング手段をオフにした状態で他方の画素から第2の列データ線に信号を読み出す第1の検査動作と、第4のスイッチング手段をオンにして第1の列データ線を介して一方の画素に中間電圧を印加してプリチャージした状態において、第2の列データ線から他方の画素に検査信号を入力した後、第4のスイッチング手段をオフにした状態で一方の画素から第1の列データ線に信号を読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行うことを特徴とする。また、上記の目的を達成するため、第4の発明の液晶表示装置は、第2の発明に対し、電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、各組の2つの画素のうち、一方の画素に接続された第1の列データ線と中間電圧発生手段との間に接続された第4のスイッチング手段と、各組の2つの画素のうち、他方の画素に接続された第2の列データ線と中間電圧発生手段との間に接続された第5のスイッチング手段と、を更に備え、検査制御手段は、画素検査時に、第5のスイッチング手段をオンにして第2の列データ線を介して他方の画素に中間電圧を印加してプリチャージした状態において、第3のスイッチング手段をオンに制御すると共に、第1の列データ線から一方の画素に検査信号を入力した後、第5のスイッチング手段をオフにした状態で他方の画素から第2の列データ線に信号を読み出す第1の検査動作と、第4のスイッチング手段をオンにして第1の列データ線を介して一方の画素に中間電圧を印加してプリチャージした状態において、第3のスイッチング手段をオンに制御すると共に、第2の列データ線から他方の画素に検査信号を入力した後、第4のスイッチング手段をオフにした状態で一方の画素から第1の列データ線に信号を読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行うことを特徴とする。また、上記の目的を達成するため、第5の発明の液晶表示装置の画素検査方法は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する2つの画素を一組としたとき、各組の2つの画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、行走査線に接続されており、映像信号の各フレームを映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に列データ線を介してサンプリングする第1のスイッチング手段と、第1のスイッチング手段と共にスタティックランダムアクセスメモリを構成しており、第1のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第1の信号保持手段と、を別々に備えると共に、2つの画素内の第1の信号保持手段と画素電極との接続点同士を接続又は非接続とする第2のスイッチング手段を共通に備える液晶表示装置の画素検査時に、第2のスイッチング手段をオンに制御する切替制御ステップと、各組の2つの画素のうち一方の画素に接続された第1の列データ線から一方の画素に検査信号を入力して、各組の2つの画素のうち他方の画素を経由して他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、第2の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御ステップとを含むことを特徴とする。また、上記の目的を達成するため、第6の発明の液晶表示装置の画素検査方法は、同じ行走査線に接続された各組の隣接する2つの画素のそれぞれは、第1の信号保持手段に記憶されたサブフレームデータを出力させる第3のスイッチング手段と、第3のスイッチング手段と共にダイナミックランダムアクセスメモリを構成しており、第3のスイッチング手段を通して供給される第1の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第2の信号保持手段とを更に別々に備えると共に、第2のスイッチング手段は、2つの画素内の第2の信号保持手段と画素電極との接続点同士を接続又は非接続とする構成とされた液晶表示装置の画素検査時に、第2のスイッチング手段をオンに制御する切替制御ステップと、第3のスイッチング手段をオンに制御すると共に、各組の2つの画素のうち一方の画素に接続された第1の列データ線から一方の画素に検査信号を入力して、各組の2つの画素のうち他方の画素を経由して他方の画素に接続された第2の列データ線に読み出す第1の検査動作と、第2の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第1の列データ線に読み出す第2の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御ステップとを含むことを特徴とする。本発明によれば、画素内に2つのSRAMを用いた従来の液晶表示装置に比べて画素の小型化を可能にできる。また、本発明によれば、同じ行走査線に接続された隣接する2つの画素を一組として画素検査を行うことで画素検査を正確に行うことができる。以下、図面を用いて本発明の実施形態について説明する。図1は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施の形態の液晶表示装置10は、複数の画素12A及び画素12Bが規則的に配置された画像表示部11と、スイッチSWA及びSWBと、タイミングジェネレータ14と、垂直シフトレジスタ15と、データラッチ回路16と、水平ドライバ17と、所定の中間電圧を配線midへ出力する中間電圧発生部18と、奇数番目の列データ線dodに接続された入力スイッチ書き込み側スイッチ19A1及び出力スイッチ読み出し側スイッチ19A2と、偶数番目の列データ線devに接続された入力スイッチ書き込み側スイッチ19B1及び出力スイッチ読み出し側スイッチ19B2と、バッファアンプ20と、画素読み出し用シフトレジスタ21とから構成される。水平ドライバ17は、水平シフトレジスタ171と、ラッチ回路172と、レベルシフタ/画素ドライバ173とから構成される。また、画素読み出し用シフトレジスタ21は、1行分の画素数の半分の画素数分の容量のシフトレジスタである。画像表示部11は、垂直シフトレジスタ15に一端が接続されて行方向X方向に延在するm本mは2以上の自然数の行走査線g1~gmと、レベルシフタ/画素ドライバ173に一端が接続されて列方向Y方向に延在するn本nは2以上の自然数の列データ線d1~dnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、それぞれm×n/2個ずつの画素12A及び12Bを有する。画素12Aと画素12Bとは、同じ行走査線に接続された隣接する2つの画素である。これらの隣接する2つの画素12A及び画素12Bには、後述するように一つのスイッチが共通に設けられている。本発明は画素12A及び画素12Bの回路構成に特徴があり、その各実施の形態については後述する。画像表示部11内の全ての画素12A及び12Bは、一端がタイミングジェネレータ14に接続されたトリガ線trig及びtrigbと、検査制御線pir及びpirbに共通接続されている。正転トリガパルス用トリガ線trigが伝送する正転トリガパルスと、反転トリガパルス用トリガ線trigbが伝送する反転トリガパルスとは、常に逆論理値の関係相補的な関係にある。同様に、検査制御線pirが伝送する正転検査制御信号と検査制御線pirbが伝送する反転検査信号とは逆論理値の関係相補的な関係にある。ただし、正転検査制御信号及び反転検査制御信号はいずれも通常の画素書き込み及び読み出し時には、所定論理値に固定され、画素検査時のみ使用される。タイミングジェネレータ14は、上位装置22から垂直同期信号Vst、水平同期信号Hst、基本クロックCLKといった外部信号を入力信号として受け、これらの外部信号に基づいて、交流化信号FR、VスタートパルスVST、HスタートパルスHST、クロック信号VCK及びHCK、ラッチパルスLT、トリガパルス、検査制御信号、スイッチ制御信号Tlatod、Tlatodb、Tlatev、Tlatevbなどの各種の内部信号を生成する。上記の内部信号のうち、交流化信号FRは、1サブフレーム毎に極性反転する信号であり、画像表示部11を構成する画素12A及び画素12B内の液晶表示素子の共通電極に、後述する共通電極電圧Vcomとして供給される。スタートパルスVSTは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスVSTによって、サブフレームの切替わりが制御される。スタートパルスHSTは、水平シフトレジスタ171に入力する開始タイミングに出力されるパルス信号である。クロック信号VCKは、垂直シフトレジスタ15における1水平走査期間1Hを規定するシフトクロックであり、VCKのタイミングで垂直シフトレジスタ15がシフト動作を行う。クロック信号HCKは、水平シフトレジスタ171におけるシフトクロックであり、32ビット幅でデータをシフトしていくための信号である。ラッチパルスLTは、水平シフトレジスタ171が水平方向の1行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。また、タイミングジェネレータ14は、正転トリガパルスをトリガ線trigを通して、また反転トリガパルスをtrigbを通して画像表示部11内の全画素12A及び12Bに供給する。正転トリガパルスと反転トリガパルスとは、サブフレーム期間内で画像表示部11内の各画素12A及び12B内の第1の信号保持手段に順次データを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部11内の全画素12A及び12Bの第1の信号保持手段のデータを同じ画素内の第2の信号保持手段に一度に転送する。また、タイミングジェネレータ14は、正転検査制御信号を検査制御線pirを通して、反転検査制御信号を検査制御線pirbを通して隣接する画素12A及び12Bに共通に設けられたスイッチへ出力する。更に、タイミングジェネレータ14は、制御信号Tlatodb及びTlatevbを出力して、入力スイッチ19A1及び19B1を通常の画素書き込み及び読み出し時にはオン状態に固定し、画素検査時には一方をオン、他方をオフに制御する。更に、タイミングジェネレータ14は、制御信号Tlatod及びTlatevを出力して、出力スイッチ19A2及び19B2を通常の画素書き込み及び読み出し時にはオフ状態に固定し、画素検査時には一方をオン、他方をオフに制御する。垂直シフトレジスタ15は、それぞれのサブフレームの最初に供給されるVスタートパルスVSTを、クロック信号VCKに従って転送し、行走査線g1~gmに対して行走査信号を1H単位で順次排他的に供給し、1フレーム期間では全ての行走査線g1~gmに行走査線を供給する。これにより、1フレーム期間において、画像表示部11おいて最も上にある行走査線g1から最も下にある行走査線gmまで、行走査線が1本ずつ順次1H単位で選択されていく。データラッチ回路16は、図示しない外部回路から供給される1サブフレーム毎に分割された32ビット幅のデータを、上位装置22からの基本信号CLKに基づいてラッチした後、基本信号CLKに同期して水平シフトレジスタ171へ出力する。ここで、映像信号の1フレームを、その映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施の形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の1ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける32画素分の上記サブフレームデータをまとめて上記32ビット幅のデータとしてデータラッチ回路16に供給している。水平シフトレジスタ171は、1ビットシリアルデータの処理系でみた場合、タイミングジェネレータ14から1Hの最初に供給されるHスタートパルスHSTによりシフトを開始し、データラッチ回路16から供給される32ビット幅のデータをクロック信号HCKに同期してシフトする。ラッチ回路172は、水平シフトレジスタ171が画像表示部11の1行分の画素数nと同じnビット分のデータをシフトし終わった時点でタイミングジェネレータ14から供給されるラッチパルスLTに従って、水平シフトレジスタ171から並列に供給されるnビット分のデータすなわち、同じ行のn画素分のサブフレームデータをラッチし、レベルシフタ/画素ドライバ173のレベルシフタへ出力する。ラッチ回路172へのデータ転送が終了すると、タイミングジェネレータ14からHスタートパルスが再び出力され、水平シフトレジスタ171はクロック信号HCKに従ってデータラッチ回路16からの32ビット幅のデータのシフトを再開する。レベルシフタ/画素ドライバ173のレベルシフタは、ラッチ回路172によりラッチされて供給される1行のn画素に対応したn個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ/画素ドライバ173の画素ドライバは、レベルシフト後の1行のn画素に対応したn個のサブフレームデータをn本の列データ線d1~dnに並列に出力する。水平ドライバ17を構成する水平シフトレジスタ171、ラッチ回路172及びレベルシフタ/画素ドライバ173は、1H内において今回データを書き込む画素行に対するデータの出力と、次の1H内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた1行分のn個のサブフレームデータが、データ信号としてそれぞれn本の列データ線d1~dnに並列に、かつ、一斉に出力される。ここで、列データ線d1~dnは、画素検査時は隣接する2本の列データ線単位で用いられる。隣接する2本の列データ線のうち奇数番目の一方の列データ線をdod、偶数番目の他方の列データ線をdevとしたとき、列データ線dodは入力スイッチ19A1を介してレベルシフト/画素ドライバ173からのデータ信号を画像表示部11内の画素12Aへ供給し、また画素12Aから列データ線dodを介して出力される検査信号を出力スイッチ19A2へ供給する。また、列データ線devは入力スイッチ19B1を介してレベルシフト/画素ドライバ173からのデータ信号を画像表示部11内の画素12Bへ供給し、また画素12Bから列データ線devを介して出力される検査信号を出力スイッチ19B2へ供給する。画像表示部11を構成する複数の画素12A及び12Bのうち、垂直シフトレジスタ15からの行走査信号により選択された1行のn/2個ずつの画素12A及び画素12Bは、レベルシフタ/画素ドライバ173から一斉に出力された1行分のn個のサブフレームデータをn本のデータ線d1~dn及び入力スイッチ19A1、19B1を介してサンプリングして各画素12A及び画素12B内の後述する第1の信号保持手段に書き込む。次に、本発明の液晶表示装置の要部の画素12A及び画素12Bの各実施の形態について詳細に説明する。第1の実施の形態図2は、本発明の液晶表示装置の要部である画素の第1の実施の形態の等価回路を周囲の回路と共に示す。同図において、画素12A及び画素12Bは図1中の任意の同じ1本の行走査線gに接続された、列方向に隣接する2つの画素で、画素12Aは任意の1本の列データ線d1と行走査線gとの交差部に設けられている。また、画素12Aは、第1のスイッチSWA及び列データ線d1を介して後述する中間電圧が供給される。画素12Bは、第2のスイッチSWB及び列データ線d2を介して中間電圧が供給される。スイッチSWA及びSWBは、それぞれ1個のスイッチングトランジスタにより構成されている。画素12Aは、第1のスイッチング手段を構成するスイッチSW11と第1の信号保持手段SM121とから構成されるスタティックランダムアクセスメモリSRAMと、第2のスイッチング手段を構成するスイッチSW12と第2の信号保持手段である容量C11とから構成されるダイナミックランダムアクセスメモリDRAM122と、液晶表示素子LC1とを有している。また、画素12Bは、第1のスイッチング手段を構成するスイッチSW21と第1の信号保持手段SM123とから構成されるスタティックランダムアクセスメモリSRAMと、第2のスイッチング手段を構成するスイッチSW22と第2の信号保持手段である容量C21とから構成されるダイナミックランダムアクセスメモリDRAM124と、液晶表示素子LC2とを有している。更に、画素12A及び画素12Bは、第3のスイッチング手段を構成するスイッチSW3を共通に有している。液晶表示素子LC1及びLC2は、離間対向配置された光反射特性を有する画素電極である反射電極PE1、PE2と、光透過性を有する共通電極CEとの間の空間に、液晶LCM1、LCM2が充填封入された公知の構造である。スイッチSW11及びSW21は、ゲートが行走査線gに共通に接続され、ドレインが列データ線d1、d2に別々に接続され、ソースがSM121、123の入力端子に別々に接続されている各1個のNチャネルMOS型トランジスタ以下、NMOSトランジスタというにより構成されている。SM121は、一方の出力端子が他方の入力端子に接続された2つのインバータINV11及びINV12からなる自己保持型メモリであり、同様にSM123は、一方の出力端子が他方の入力端子に接続された2つのインバータINV21及びINV22からなる自己保持型メモリである。インバータINV11は、その入力端子がインバータINV12の出力端子とSW11を構成するNMOSトランジスタのソースとに接続されている。インバータINV12は、その入力端子がスイッチSW12とインバータINV11の出力端子とに接続されている。同様に、インバータINV21は、その入力端子がインバータINV22の出力端子とSW21を構成するNMOSトランジスタのソースとに接続されている。インバータINV22は、その入力端子がスイッチSW22とインバータINV21の出力端子とに接続されている。インバータINV11、INV12、INV21及びINV22は、いずれも図3に示すような、互いのゲート同士及びドレイン同士が接続された、PチャンネルMOS型トランジスタ以下、PMOSトランジスタというPTr及びNMOSトランジスタNTrとからなる公知のCMOSインバータの構成であるが、それぞれの駆動力が異なる。すなわち、スイッチSW11、SW21から見てSM121、SM123を構成している入力側のインバータINV11、INV21内のトランジスタは、スイッチSW11、SW21から見てSM121、SM123を構成している出力側のインバータINV12、INV22内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチSW11、SW21を構成しているNMOSトランジスタの駆動力は、インバータINV12、INV22を構成しているNMOSトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、スイッチSW11、SW21の入力側の電圧がHレベルのときにインバータINV11、INV21の入力側のトランジスタが反転する電圧以上に達するためには、スイッチSW11、SW21に流れる電流が、出力側のインバータINV12、INV22のトランジスタを構成するNMOSトランジスタを流れる電流よりも大きい必要があるためである。従って、スイッチSW11、SW21を構成しているNMOSトランジスタの駆動力はインバータINV12、INV22を構成しているNMOSトランジスタの駆動力よりも大きく構成するため、これを考慮してスイッチSW11、SW21を構成しているNMOSトランジスタのトランジスタサイズと、インバータINV12、INV22を構成しているNMOSトランジスタのトランジスタサイズとを決める必要がある。スイッチSW12、SW22は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたNMOSトランジスタとPMOSトランジスタとからなる公知のトランスミッションゲートの構成とされている。NMOSトランジスタのゲートは正転トリガパルス用トリガ線trigに接続され、PMOSトランジスタのゲートは反転トリガパルス用トリガ線trigbに接続されている。また、スイッチSW12、SW22は一方の端子がSM121、SM123に接続され、他方の端子が容量C11、容量C21と液晶表示素子LC1、LC2の反射電極PE1、PE2とにそれぞれ接続されている。従って、スイッチSW12、SW22はトリガ線trigを介して供給される正転トリガパルスがHレベルこのときは、トリガ線trigbを介して供給される反転トリガパルスはLレベルのときはオンとされ、SM121、SM123の記憶データを読み出して容量C11、C21及び反射電極PE1、PE2へ転送する。また、スイッチSW12、SW22はトリガ線trigを介して供給される正転トリガパルスがLレベルこのときは、トリガ線trigbを介して供給される反転トリガパルスはHレベルのときはオフとされ、SM121、SM123の記憶データの読み出しは行わない。スイッチSW12、SW22は公知のトランスミッションゲートの構成とされているため、GNDからVDDまでの範囲の電圧をオン、オフすることができる。つまり、トランスミッションゲートを構成するNMOSトランジスタとPMOSトランジスタの各ゲートに印加される信号がGND側の電位Lレベルのときは、PMOSトランジスタが導通することができない代わりに、NMOSトランジスタが低抵抗で導通することができる。一方、ゲート入力信号がVDD側の電位HレベルのときはNMOSトランジスタが導通することができない代わりに、PMOSトランジスタが低抵抗で導通することができる。従って、トリガ線trigを介して供給される正転トリガパルスと、トリガ線trigbを介して供給される反転トリガパルスとにより、スイッチSW12、SW22を構成するトランスミッションゲートをオン/オフ制御することによって、GNDからVDDまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。容量C11はスイッチSW12と共にDRAM122を構成しており、容量C21はスイッチSW22と共にDRAM124を構成している。ここで、SM121、SM123の記憶データと容量C11、容量C21の保持データとが異なっていた場合、スイッチSW12、SW22がオンとされ、SM121、SM123の記憶データが容量C11、容量C21へ転送されたときには、容量C11、容量C21の保持データをSM121、SM123の記憶データで置き換える必要がある。容量C11、容量C21の保持データが書き換わる場合、その保持データは充電、または放電によって変化し、また容量C11の充放電はインバータINV11の出力信号によって、容量C21の充放電はインバータINV21の出力信号によってそれぞれ駆動される。容量C11、容量C21の保持データを充電によってLレベルからHレベルに書き換える場合、インバータINV11、INV21の出力信号はHであり、このときINV11、INV21を構成するPMOSトランジスタ図3のPTrがオン、NMOSトランジスタ図3のNTrがオフするため、インバータINV11、INV21のPMOSトランジスタのソースに接続されている電源電圧VDDによって容量C11、容量C21が充電される。一方、容量C11、容量C21の保持データを放電によってHレベルからLレベルに書き換える場合、インバータINV11、INV21の出力信号はLレベルであり、このときインバータINV11、INV21を構成するNMOSトランジスタ図3のNTrがオン、PMOSトランジスタ図3のPTrがオフするため、容量C11、容量C21の蓄積電荷がインバータINV11、INV21のNMOSトランジスタ図3のNTrを通してGNDへ放電される。スイッチSW12、SW22は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量C11、容量C21の高速な充放電が可能になる。更に、本実施の形態ではインバータINV11、INV21の駆動力は、インバータINV12、INV22の駆動力よりも大きく設定されているため、容量C11、容量C21を高速に充放電駆動することが可能である。また、スイッチSW12、SW22をオンにすると、容量C11、容量C21に蓄えられた電荷はインバータINV12、INV22の入力ゲートにも影響を与えるが、インバータINV12、INV22に対してインバータINV11、INV21の駆動力を大きく設定していることにより、インバータINV12、INV22のデータ入力反転よりもインバータINV11、INV21による容量C11、容量C21の充放電が優先され、SM121、SM123の記憶データを書き換えてしまうことはない。スイッチSW3は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたNMOSトランジスタとPMOSトランジスタとからなる公知のトランスミッションゲートの構成とされている。SW3を構成するトランスミッションゲートの制御端子であるNMOSトランジスタのゲートは正転検査制御信号用配線pirに接続され、PMOSトランジスタのゲートは反転検査制御信号用配線pirbに接続されている。また、SW3を構成するトランスミッションゲートの2つの端子のうち一方の端子であるNMOSトランジスタ及びPMOSトランジスタのドレイン又はソースは、容量C11及び反射電極PE1に接続され、他方の端子であるNMOSトランジスタ及びPMOSトランジスタのソース又はドレインは、容量C21及び反射電極PE2に接続されている。図2に示した本実施の形態の画素12A及び画素12Bによれば、上記のように、液晶表示素子LC1及びLC2の印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この2つの画素12A及び12Bの小型化は、図2に示したように計16個のトランジスタと2つの容量C11及びC21とから構成され、従来の2つの画素よりも少ない数の構成素子により画素を構成できるからという理由に加えて、以下に説明するように、SM121、SM123、DRAM122、124、反射電極PE1、PE2を、素子の高さ方向に有効に配置することができるという理由による。図4は、本発明になる液晶表示装置の画素の要部の一実施の形態の断面構成図を示す。図2に示した容量C11や容量C21には、配線間で容量を形成するMIMMetal-Insulator-Metal容量や、基板ポリシリコン間で容量を形成するDiffusion容量、2層ポリシリコン間で容量を形成するPIPPoly-Insulator-Poly容量などを用いることができる。図4は、このうちMIMにより容量C11を構成した場合の液晶表示装置の断面構成図を示す。なお、図4は画素12Aの一部の構成断面図を示している。図4において、シリコン基板100に形成されたNウェル101上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータINV11のPMOSトランジスタPTr11と、スイッチSW12のPMOSトランジスタTr2とが形成されている。また、シリコン基板100に形成されたPウェル102上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータINV12のNMOSトランジスタNTr12と、スイッチSW12のNMOSトランジスタTr1とが形成されている。なお、図4にはインバータINV11を構成するNMOSトランジスタとインバータINV12を構成するPMOSトランジスタとは図示されていない。また、上記の各トランジスタPTr11、Tr2、Tr1、NTr12の上方には、層間絶縁膜105をメタル間に介在させて第1メタル106、第2メタル108、第3メタル110、電極112、第4メタル114、第5メタル116が積層されている。第5メタル116は画素毎に形成される反射電極PEを構成している。スイッチSW12を構成するNMOSトランジスタTr1及びPMOSトランジスタTr2の各ソースを構成する各拡散層は、コンタクト118により第1メタル106にそれぞれ電気的に接続され、更に、スルーホール119a、119b、119c、119eを通して第2メタル108、第3メタル110、第4メタル114、第5メタル116に電気的に接続されている。すなわち、スイッチSW12を構成するNMOSトランジスタTr1及びPMOSトランジスタTr2の各ソースは、反射電極PEに電気的に接続されている。更に、反射電極PE第5メタル116上には保護膜としてパッシベーション膜PSV117が形成され、透明電極である共通電極CEに離間対向配置されている。それら画素電極PE1と共通電極CEとの間に液晶LCM1が充填封止されて、液晶表示素子LC1を構成している。ここで、第3メタル110上には層間絶縁膜105を介して電極112が形成されている。この電極112は、第3メタル110及び第3メタル110との間の層間絶縁膜105と共に容量C11を構成している。MIMにより容量C11を構成すると、SM121とスイッチSW11、スイッチSW12はトランジスタと第1メタル106及び第2メタル108の1,2層配線、DM122はトランジスタ上部の第3メタル110を利用したMIM配線にて形成することが可能になる。電極112は、スルーホール119dを介して第4メタルに電気的に接続され、更に第4メタル114はスルーホール119eを介して反射電極PE1に電気的に接続されているため、容量C11は反射電極PE1に電気的に接続されている。図示しない光源からの光は、共通電極CE及び液晶LCM1を透過して反射電極PE1第5メタル116に入射して反射され、元の入射経路を逆進して共通電極CEを通して出射される。本実施の形態によれば、図4に示すように、5層配線である第5メタル116を反射電極PE1に割り当てることにより、SM121とDM122、反射電極PE1を高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば3μm以下のピッチの画素を電源電圧33Vのトランジスタで構成できる。この3μmピッチの画素では対角の長さ055インチの横方向4000画素、縦方向2000画素の液晶表示パネルを実現できる。次に、本実施の形態の画素12A及び画素12Bを用いた図1の液晶表示装置10のデータ書き込み及び読み出し動作について、図5のタイミングチャートを併せ参照して説明する。なお、データの書き込み及び読み出し動作時には、図2のスイッチSW3はオフとされるので、画素12Aと画素12Bとは切り離されてそれぞれ互いに独立して動作を行う。また、スイッチSWA及びSWBはタイミングジェネレータ14からの制御信号によりデータの書き込み及び読み出し動作時にはオフとされるため、画素12A及び12Bには中間電圧は供給されない。前述したように、図1の液晶表示装置10において、垂直シフトレジスタ15からの行走査信号により行走査線g1から行走査線gmに向って、行走査線が1本ずつ順次1H単位で選択されていくため、画像表示部11を構成する複数の画素12A及び12Bは、選択された行走査線に共通に接続された1行のn個の画素単位でデータの書き込みが行われる。そして、画像表示部11を構成する複数の画素12A及び12Bの全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。図5Aは、水平ドライバ17から列データ線d1~dnに出力される1ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、図5A中、B0b、B1b、B2bはビットBO、B1、B2のデータの反転データであることを示す。また、図5Bは、タイミングジェネレータ14から正転トリガパルス用トリガ線trigに出力されるトリガパルスを示す。このトリガパルスは1サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線trigbに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。まず、行走査信号により選択された1行の複数の画素12A及び12Bのうち、画素12AはスイッチSW11がオンとされ、その時列データ線d1に出力される図5AのビットB0の正転サブフレームデータがスイッチSW11によりサンプリングされてSM121に書き込まれる。また、画素12BはスイッチSW21がオンとされ、その時列データ線d2に出力される図5AのビットB0の正転サブフレームデータがスイッチSW21によりサンプリングされてSM123に書き込まれる。以下、同様にして、画像表示部11を構成する全ての画素のSM121、SM123にビットB0のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図5に示す時刻T1で、図5Bに示すようにHレベルの正転トリガパルスが画像表示部11を構成する全ての画素12A及び12Bに同時に供給される。これにより、全ての画素12A及び12BのスイッチSW12、SW22がオンとされるため、SM121、SM123に記憶されているビットB0の正転サブフレームデータがスイッチSW12を通して容量C11、C21に一斉に転送されて保持されると共に、反射電極PE1、PE2に印加される。この容量C11、C21によるビットB0の正転サブフレームデータの保持期間は、時刻T1から図5Bに示すように次のHレベルの正転トリガパルスが入力される時刻T2までの1サブフレーム期間である。図5Cは、反射電極PE1、PE2に印加されるサブフレームデータのビットを模式的に示す。ここで、サブフレームデータのビット値が1、すなわちHレベルのときには反射電極PE1、PE2には電源電圧VDDここでは33Vが印加され、ビット値が0、すなわちLレベルのときには反射電極PE1、PE2には0Vが印加される。一方、共通電極CEには、GND、VDDに制限されることなく、自由な電圧が共通電極電圧Vcomとして印加できるようになっており、Hレベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Vcomは、正転サブフレームデータが反射電極PE1、PE2に印加されるサブフレーム期間は、図5Dに示すように0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定される。液晶表示素子LC1、LC2は、反射電極PE1、PE2の印加電圧と共通電極電圧Vcomとの差電圧の絶対値である液晶LCM1、LCM2の印加電圧に応じた階調表示を行う。従って、ビットB0の正転サブフレームデータが反射電極PE1、PE2に印加される時刻T1~T2の1サブフレーム期間では、液晶LCM1、LCM2の印加電圧は、図5Eに示すように、サブフレームデータのビット値が1のときは33VVtt=33V--Vttとなり、サブフレームデータのビット値が0のときはVtt=0V--Vttとなる。図6は、液晶の印加電圧RMS電圧と液晶のグレースケール値との関係を示す。図6に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧VttのRMS電圧に対応し、白のグレースケール値が液晶の飽和電圧Vsat=33VVttのRMS電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子LCは上記のように液晶LCMの印加電圧が33VVttのときは白を表示し、Vttのときは黒を表示する。続いて、上記のビットB0の正転サブフレームデータを表示しているサブフレーム期間内において、図5AにB0bで示すようにビットB0の反転サブフレームデータの画素12A、12BのSM121、SM123への書き込みが順番に開始される。そして、画像表示部11の全画素のSM121及びSM123にビットB0の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻T2で図5Bに示すようにHレベルの正転トリガパルスが画像表示部11を構成する全ての画素に同時に供給される。これにより、全ての画素12A及び12BのスイッチSW12、SW22がオンとされるため、SM121、SM123に記憶されているビットB0の反転サブフレームデータがスイッチSW12、SW22を通して容量C11、C21に転送されて保持されると共に、反射電極PE1、PE2に印加される。この容量C11、C21によるビットB0の反転サブフレームデータの保持期間は、時刻T2から図5Bに示すように次のHレベルの正転トリガパルスが入力される時刻T3までの1サブフレーム期間である。ここで、ビットB0の反転サブフレームデータはビットB0の正転サブフレームデータと常に逆論理値の関係にあるため、ビットB0の正転サブフレームデータが1のときは0、ビットB0の正転サブフレームデータが0のときは1である。一方、共通電極電圧Vcomは、反転サブフレームデータが反射電極PE1、PE2に印加されるサブフレーム期間は、図5Dに示すように33Vよりも液晶の閾値電圧Vttだけ高い電圧に設定される。従って、ビットB0の反転サブフレームデータが反射電極PE1、PE2に印加される時刻T2~T3の1サブフレーム期間では、液晶LCM1、LCM2の印加電圧は、サブフレームデータのビット値が1のときは-Vtt=33V-33VVttとなり、サブフレームデータのビット値が0のときは-33V-Vtt=0V-33VVttとなる。従って、ビットB0の正転サブフレームデータのビット値が1であった時は続いて入力されるビットB0の反転サブフレームデータのビット値が0であるため、液晶LCM1、LCM2の印加電圧は、-33VVttとなり、液晶LCM1、LCM2に印加される電位の方向はビットB0の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素12A、12BはビットB0の正転サブフレームデータ表示時と同じ白を表示する。同様に、ビットB0の正転サブフレームデータのビット値が0であった時は続いて入力されるビットB0の反転サブフレームデータのビット値が1であるため、液晶LCM1、LCM2の印加電圧は、-Vttとなり、液晶LCM1、LCM2に印加される電位の方向はビットB0の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素12A、12Bは黒を表示する。従って、画素12A、12Bは図5Eに示すように、時刻T1~時刻T3までの2サブフレーム期間は、ビットB0とビットB0の相補ビットB0bとで同じ階調を表示すると共に、液晶LCM1、LCM2の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶LCM1、LCM2の焼き付きを防止することができる。続いて、上記の相補ビットB0bの反転サブフレームデータを表示しているサブフレーム期間内において、図5AにB1で示すようにビットB1の正転サブフレームデータの画素12A、12BのSM121、SM123への書き込みが順番に開始される。そして、画像表示部11の全画素12A及び12BのSM121、SM123にビットB1の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻T3で図5Bに示すようにHレベルの正転トリガパルスが画像表示部11を構成する全ての画素に同時に供給される。これにより、全ての画素のスイッチSW12、SW22がオンとされるため、SM121、SM123に記憶されているビットB1の正転サブフレームデータがスイッチSW12、SW22を通して容量C11、C21に転送されて保持されると共に、反射電極PE1、PE2に印加される。この容量C11、C21によるビットB1の正転サブフレームデータの保持期間は、時刻T3から図5Bに示すように次のHレベルの正転トリガパルスが入力される時刻T4までの1サブフレーム期間である。一方、共通電極電圧Vcomは、正転サブフレームデータが反射電極PE1、PE2に印加されるサブフレーム期間は、図5Dに示すように0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定される。従って、ビットB1の正転サブフレームデータが反射電極PE1、PE2に印加される時刻T3~T4の1サブフレーム期間では、液晶LCM1、LCM2の印加電圧は、図5Eに示すように、サブフレームデータのビット値が1のときは33VVtt=33V--Vttとなり、サブフレームデータのビット値が0のときはVtt=0V--Vttとなる。続いて、上記のビットB1の正転サブフレームデータを表示しているサブフレーム期間内において、図5AにB1bで示すようにビットB1の反転サブフレームデータの画素12A、12BのSM121、SM123への書き込みが順番に開始される。そして、画像表示部11の全画素のSM121、SM123にビットB1の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻T4で図5Bに示すようにHレベルの正転トリガパルスが画像表示部11を構成する全ての画素に同時に供給される。これにより、全ての画素12A、12BのスイッチSW12、SW22がオンとされるため、SM121、SM123に記憶されているビットB1の反転サブフレームデータがスイッチSW12、SW22を通して容量C11、C21に転送されて保持されると共に、反射電極PE1、PE2に印加される。この容量C11、C21によるビットB0の反転サブフレームデータの保持期間は、時刻T4から図5Bに示すように次のHレベルの正転トリガパルスが入力される時刻T5までの1サブフレーム期間である。ここで、ビットB1の反転サブフレームデータはビットB1の正転サブフレームデータと常に逆論理値の関係にある。一方、共通電極電圧Vcomは、反転サブフレームデータが反射電極PE1、PE2に印加されるサブフレーム期間は、図5Dに示すように33Vよりも液晶の閾値電圧Vttだけ高い電圧に設定される。従って、ビットB1の反転サブフレームデータが反射電極PE1、PE2に印加される時刻T4~T5の1サブフレーム期間では、液晶LCMの印加電圧は、サブフレームデータのビット値が1のときは-Vtt=33V-33VVttとなり、サブフレームデータのビット値が0のときは-33V-Vtt=0V-33VVttとなる。これにより、画素12A及び12Bは図5Eに示すように、時刻T3~時刻T5までの2サブフレーム期間はビットB1とビットB1の相補ビットB1bとで同じ階調を表示すると共に、液晶LCMの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶LCMの焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素12A及び12Bを有する液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。なお、ビットB0と相補ビットB0bの各表示期間は同じ第1のサブフレーム期間であり、また、ビットB1と相補ビットB1bの各表示期間も同じ第2のサブフレーム期間であるが、第1のサブフレーム期間と第2のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第2のサブフレーム期間は第1のサブフレーム期間の2倍に設定されている。また、図5Eに示すように、ビットB2と相補ビットB2bの各表示期間である第3のサブフレーム期間は、第2のサブフレーム期間の2倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。次に、本発明の要部の画素の検査動作について説明する。画素検査は、ウェハ作成後に、液晶表示装置の良否判定のために行われる。この画素検査時には、タイミングジェネレータ14から配線pirにHレベルの検査制御信号が出力され、配線pirbにLレベルの反転検査制御信号が出力されて、スイッチSW3を構成するトランスミッションゲートがオンとされる。これにより、相隣る2つの画素12A及び12Bの反射電極PE1及びPE2がスイッチSW3を介して電気的に接続された状態となる。そして、列データ線d1から入力スイッチ19A1を介して1ビットの検査信号を画素12Aに書き込み、画素12Bを通して列データ線d2へ画素12Aに書き込んだ検査信号を読み出した後、出力スイッチ19A2、19B2を介して供給される列データ線d1、d2の各信号を比較することで、画素12A及び12Bの良否判定を行う。また、それとは逆に、列データ線d2から入力スイッチ19B1を介して1ビットの検査信号を画素12Bに書き込み、画素12Aを通して列データ線d1へ画素12Bに書き込んだ検査信号を読み出した後、出力スイッチ19A2、19B2を介して供給される列データ線d1、d2の各信号を比較することで、画素12A及び12Bの良否判定を行う。ただし、後述するように、列データ線d1から検査信号を画素12Aに書き込む前にスイッチSWAを通して中間電圧を画素12Aに書き込み、列データ線d2から検査信号を画素12Bに書き込む前にスイッチSWBを通して中間電圧を画素12Bに書き込む。次に、本実施の形態の画素検査の基本動作について順を追って説明する。まず、画素検査の開始時にスイッチSWA及びSWBをそれぞれオフにしておいたときの動作について説明する。この状態で行走査線gにHレベルの行走査信号を供給してスイッチSW11及びSW21をそれぞれオンにする。また、配線trigとtrigbにそれぞれHレベルのトリガパルス及びLレベルの反転トリガパルスを供給して、スイッチSW12及びSW22もそれぞれオンにする。更に、配線pirとpirbにHレベルの検査制御信号及びLレベルの反転検査制御信号を供給して、スイッチSW3もオンにする。これにより、列データ線d1から列データ線d2につながる画素12Aと画素12BとはスイッチSW3を経由して電気的に接続された状態になる。次に、列データ線d1に1ビットの検査信号としてLレベルのデータを供給する。これにより、画素12AのSM121を構成するインバータINV11の入力端子とインバータINV12の出力端子との接続点であるa点にLレベルのデータが書き込まれ、またインバータINV11の出力端子及びインバータINV12の入力端子がスイッチSW12を介して容量C11に接続された接続点であるb点にHレベルのデータが書き込まれる。このとき、画素12AのSM121において、インバータINV11を構成するトランジスタの駆動力がインバータINV12を構成するトランジスタの駆動力よりも大きいため、a点はSM121の入力として、b点はSM121の出力としてそれぞれ機能する。また、b点のHレベルのデータは、オン状態のスイッチSW3を通して接続されている画素12B内のスイッチSW22と容量C21との接続点であるd点のデータとなる。ここで、画素12B内のSM123において、インバータINV21を構成するトランジスタの駆動力がインバータINV22を構成するトランジスタの駆動力よりも大きいため、インバータINV21の入力端子とインバータINV22の出力端子との接続点であるc点はSM123の入力として、またインバータINV21の出力端子及びインバータINV22の入力端子がスイッチSW22を介して容量C21に接続された接続点であるd点はSM123の出力としてそれぞれ機能する。従って、b点とd点はそれぞれSM121、SM123の出力端子に相当するため、通常ではSM121から出力したデータを、SM123の出力端子に入力してもSM123は反転しにくい。このことについて図7と共に詳しく説明すると、SM121の出力能力は、インバータINV11を構成するPMOSトランジスタPtr11及びNMOSトランジスタNtr11の駆動力で決まる。一方、SM123の出力能力は、インバータINV21を構成するPMOSトランジスタPtr21及びNMOSトランジスタNtr21の駆動力で決まる。画素12A、12Bを構成するそれぞれのトランジスタは、画素12A、12B毎にそれぞれ同じ能力を配置しているため、インバータINV11を構成するPMOSトランジスタPtr11及びNMOSトランジスタNtr11の駆動力とインバータINV21を構成するPMOSトランジスタPtr21及びNMOSトランジスタNtr21の駆動力は、PMOSトランジスタ同士1、NMOSトランジスタ同士でそれぞれ同じである。d点においてLレベルであるデータをインバータINV21を駆動してHレベルに書き換える場合、インバータINV21を構成するNMOSトランジスタNtr21を流れる電流とインバータINV11を構成するPMOSトランジスタPtr11を流れる電流との比で、PMOSトランジスタPtr3及びNMOSトランジスタNtr3から構成されるスイッチSW3とインバータINV11との接続点であるb点、及びスイッチSW3とインバータINV21との接続点であるd点の電圧が決定する。ここで、図7において、b点におけるインバータINV11の出力データがHレベルの場合、インバータINV11を構成するPMOSトランジスタPtr11がオンしている状態である。それに対し、インバータINV21の出力のd点のデータが既にLレベルであった場合、インバータINV21を構成するNMOSトランジスタNtr21がオンしている状態である。このとき、配線pirのHレベルの検査制御信号と配線pirbのLレベルの反転検査制御信号によりスイッチSW3がオンし、インバータINV21とインバータINV11の出力同士が導通した場合、電流はインバータINV11のPMOSトランジスタPtr11とインバータINV21のNMOSトランジスタNtr21を通してVDDからGNDに流れる。このときb点及びd点の電圧はPMOSトランジスタPtr11とNMOSトランジスタNtr21のオン抵抗の比によって決まる。また、d点には図示しないインバータINV22の入力ゲートが接続されており、インバータINV22はd点の電圧レベルの入力によって出力データがLレベルかHレベルに確定される。つまり、SM123から読み出すc点のデータはd点の電圧レベルによって決定される。しかしながら、通常はトランジスタのゲート幅が同じであればNMOSトランジスタの駆動力はPMOSトランジスタの駆動力よりも3倍程度大きい。このため、トランジスタのオン抵抗においてもNMOSトランジスタの方がPMOSトランジスタと比較して低く、上記の場合、b点及びd点の電圧は、電源電圧の中間電圧よりも低く、インバータINV22に入力されるデータとしてはLレベルのデータに相当するため、インバータINV22の出力c点のデータはHレベルのままであり、SM123はSM121に列データ線d1から入力したLレベルのデータによってLレベルのデータを出力できない、ということが発生する。上記で説明したインバータを構成するPMOSトランジスタとNMOSトランジスタの駆動力の比から、反対にSM121のa点に印加するHレベルのデータによって、SM123のc点のデータをLレベルのデータに書き換えることは可能である。本実施の形態では、以上の動作不良に対応するため、画素検査の開始時にはスイッチSWBをオン状態にして中間電圧発生部18と列データ線d2とを導通状態とすることにより、列データ線d2の電圧を中間電圧発生部18から配線midへ出力される中間電圧にプリチャージする。なお、上記の中間電圧とは、電源電圧範囲の中心電圧従って電源電圧範囲33Vの場合は165V以下の電圧のことであり、望ましくは0V~中心電圧の電圧範囲従って電源電圧範囲が0V~33Vの場合は0V~165V程度の電圧範囲の設定電圧である。図8は、中間電圧を0Vにした場合の列方向に隣り合う画素12A及び12Bのデータ書き込みとデータ読み出しの関係を示す。図8Aは、画素12Bのc点をLレベルここでは0Vにプリチャージした場合、列データ線d1にHレベルのデータを書き込んで画素12Aのa点のデータをHレベルにした場合、画素12Bのc点のデータはHレベルに書き換わることを示す。すなわち、この場合は、スイッチSW11、SW21、SW21、SW22及びSW3がそれぞれオン状態のときにスイッチSWBをオンにして、列データ線d2と画素12Bのc点の電位を0VLレベルにプリチャージし、画素12Bのd点の電圧をHレベルの33Vにプリセットする。この状態で、列データ線d1にHレベルのデータを書き込んで画素12Aのa点のデータをHレベルにした場合、画素12Aのb点の電圧はLレベルになろうとする。このときb点とd点はスイッチSW3を介して接続されているので、インバータINV11を構成するNMOSトランジスタに流れる電流と、インバータINV21を構成するPMOSトランジスタに流れる電流との比によって、b点およびd点の電圧が決まる。つまり、スイッチSWBがオンしている間、VDDからGNDに向かって電流が流れることになる。このとき、NMOSトランジスタとPMOSトランジスタとの駆動力はNMOSトランジスタの方が大きいため、b点及びd点の電圧はVDDからGNDの電圧範囲において、GNDよりの中間電位になる。この中間電位は、インバータの反転閾値電圧よりも低電位側にあるため、b点及びd点の電圧は容易にLレベル側へ反転する状態にある。ここで、スイッチSWBをオフにすると、同時にd点の電圧はLレベルにセットされ、列データ線d2及び画素12Bのc点の電位はHレベルになる。図8Aは以上の動作を示している。図8Bは、画素12Bのc点をLレベルここでは0Vにプリチャージした場合、列データ線d1にLレベルのデータを書き込んで画素12Aのa点のデータをLレベルにした場合、画素12Bのc点のデータはLレベルに書き換わることを示す。すなわち、この場合は、スイッチSW11、SW21、SW21、SW22及びSW3がそれぞれオン状態のときにスイッチSWBをオンにして、列データ線d2と画素12Bのc点の電位を0VLレベルにプリチャージし、SM123のd点の電圧をHレベルの33Vにプリセットする。この状態で、列データ線d1にLレベルのデータを書き込んで画素12Aのa点のデータをLレベルにした場合、画素12Aのb点はHレベルの電圧が入力される。このとき、既に画素12Bのd点の電圧はHレベルがプリセットされているので、その後にスイッチSWBをオフにしても列データ線d2及び画素12Bのc点の電位はLレベルのまま変化しない。図8Bは以上の動作を示している。図8C及びDは、画素12Aのa点をプリチャージする場合の動作を示しており、その動作はスイッチSWBではなく、スイッチSWAをオンする以外は、図8A、Bと共に説明した画素12Bのc点をプリチャージする場合の動作と同様であるので、その説明は省略する。以上の画素検査を左右に隣接する2つの画素12A及び12Bに対し、列データ線d1からデータを入力して列データ線d2からデータを読み出す第1の検査方法と、列データ線d2からデータを入力して列データ線d1からデータを読み出す第2の検査方法との2種類を、タイミングを変えて2回実行する。これにより、画素12A及び12BにおいてLレベルの電圧やHレベルの電圧を読み出すことが可能になるため、メモリとしてロジックの画素機能検査が可能になる。このとき、例えばプロセスにより、容量C11や容量C21がGNDやVDD配線などにショートしていれば画素検査において任意のデータを読み出すことが不可能である。またSM121やSM123がショートしていたり断線していた場合においても画素検査において任意のデータを読み出すことが不可能である。以上のデータ読み出しが不可能な場合は、不良画素が存在する液晶表示装置として出荷停止などの処置をとることになる。次に、本実施の形態における前述した動作不良に対応した画素検査の動作について、図1の全体構成図、図2の回路図及び図9のタイミングチャートを併せ参照して更に詳細に説明する。画素検査時において、まず、図8Aと共に説明したように、偶数番目の列データ線devに接続された画素12Bを検査信号読み出し側とし、奇数番目の列データ線dodd1d3d5dn1に接続された画素12Aを検査信号書き込み側とするものとする。この場合、画素検査時の最初の時刻T11において、スイッチ制御信号Tlatodbが図9Cに示すようにHレベルとされて入力スイッチ19A1がオンとされ、かつ、スイッチ制御信号Tlatevbが図9Eに示すようにLレベルとされて入力スイッチ19B1がオフに制御される。また、時刻T11において、スイッチ制御信号Tlatodが図9Bに示すようにLレベルとされて出力スイッチ19A2がオフとされ、かつ、スイッチ制御信号Tlatevが図9Dに示すようにHレベルとされて出力スイッチ19B2がオンとされる。これにより、奇数番目の列データ線dodd1d3d5dn1が検査信号入力用配線として機能し、画像表示部11を構成する全ての画素12Aに検査信号を書き込める状態となると共に、偶数番目の列データ線devが検査信号読み出し用配線として機能し、画像表示部11を構成する全ての画素12Bから検査信号を読み出せる状態となる。また、上記の時刻T11において、制御信号線prchg1を介して印加される第1の制御信号が図9Gに示すようにLレベルとされ、全てのスイッチSWAをオフとして水平ドライバ17からの検査信号が画素12Aに書き込めるようにする。また、これと同時に上記の時刻T11において、制御信号線prchg2を介して印加される第2の制御信号が図9Nに示すようにHレベルとされ、全てのスイッチSWBをオンとして配線midを介して供給される中間電圧発生部18からの中間電圧に偶数番目の列データ線devをプリチャージしておく。図9Oは例えば列データ線d2の電圧を示し、時刻T11から後述する時刻T13までの期間、中間電圧にプリチャージされている。図9Mは配線midにおける中間電圧を示す。なお、前述したように、中間電圧は電源電圧が33Vのとき0~165V程度の範囲内の電圧であるが、一例としてここでは1Vとしている。画素検査は画像表示部11を構成する各行の画素単位で行われる。いま、図9Hに示すように、時刻T11で画像表示部11の或る1本の行走査線gに垂直シフトレジスタ15からハイレベルの行走査信号が入力されて、その行走査線gに接続された1行の画素12A及び12Bが選択されたものとする。このとき、配線trig及びtrigbにはそれぞれ図9I、Jに示すように、HレベルとLレベルのトリガ信号が同時に供給されて、選択された1行の画素12A内のスイッチSW12及び画素12B内のスイッチSW22がオンとされる。また、このとき配線pir及びpirbにはそれぞれ図9K、Lに示すように、HレベルとLレベルの検査制御信号が同時に供給されて、選択された1行の画素のうち、隣接する画素12Aと画素12Bとの間に共通に設けられたスイッチSW3がそれぞれオンとされる。続いて、水平シフトレジスタ171に1行分の検査信号が所定の画素列にシフトし終わった時刻T12において、タイミングジェネレータ14から図9Aに示すラッチパルスLTが出力され、ラッチ回路172により水平シフトレジスタ171からの1行のn個の画素分の検査信号がラッチされる。ここで、1行のn個の画素分の検査信号はすべてHレベルであるものとすると、時刻T12以降、ラッチ回路172からレベルシフタ/画素ドライバ173を通して列データ線d1~dnへハイレベルの検査信号がそれぞれ出力される。ここで、列データ線d1~dnへ出力された検査信号は、このとき入力スイッチ19A1がオンであるため、入力スイッチ19A1及び列データ線dodを介して画素12Aに書き込まれるが、入力スイッチ19A2はオフであるため、列データ線devを介して画素12Bに検査信号が書き込まれることはない。図9Fは列データ線d1に出力される検査信号を示す。この時点では図2に示した画素12Aのa点は検査信号のHレベルであり、画素12Bのc点は中間電圧にプリチャージされている状態にある。続いて、時刻T13において、制御信号線prchg2を介して印加される第2の制御信号が図9Nに示すようにLレベルに切り替えられて、全てのスイッチSWBがオフに切り替わる。これにより、図2の画素12A及び画素12Bが良品であるときには、図8Aと共に説明したように、図2に示したb点とd点の電圧がLレベルとなり、画素12Bのc点の電圧及び列データ線d2の電位が図9Oに示すように中間電圧から列データ線d1に入力されている検査信号のHレベルに変化する。画素12Bから列データ線d2に出力されたHレベルの信号は、出力スイッチ19B2及びバッファ20を通して1行分の画素数の半分の画素数に対応した容量の画素読み出し用シフトレジスタ21の該当列に相当する場所に入力される。次に、時刻T14において、図9Dに示すようにスイッチ制御信号TlatevがLレベルとされて、出力スイッチ19B2がオフとされると、選択されている1行の画素12Bから偶数番目の列データ線devに読み出された1行分の信号が画素読み出し用シフトレジスタ21に格納される。続いて、時刻T15から、画素読み出し用シフトレジスタ21に供給される、互いに逆位相の図9Pに示す第1のクロック信号TCKb及び同図Qに示す第2のクロック信号TCKを交互にオン、オフを繰り返すことにより、画素読み出し用シフトレジスタ21に格納された読出し信号のうち、列データ線dn1からの読出し信号から列データ線d1からの読出し信号に向かって順番に出力端子TOUTへ出力される。クロック信号TCKb及びTCKは、1行分の画素数の半分の数のオン、オフを繰り返すことによって、全データを読み出して1行分の検査を終了する。この1行分の画素の読み出し信号と入力検査信号とを比較し、両者が同じであるか否かにより画素検査ができる。次に、スイッチ制御信号Tlatodb、Tlatevb、Tlatod、Tlatevを時刻T11とは反対論理値に切り替え、画像表示部11を構成する全ての画素12Bに検査信号を書き込める状態とする共に、画像表示部11を構成する全ての画素12Aから検査信号を読み出せる状態とする。以下、上記と同様にして、画素12Bから書き込んだ検査信号を画素12Aから読み出して画素読み出し用シフトレジスタ21に格納する。このとき、制御信号線prch1及びprchg2を介して印加される制御信号の論理値も図9G、Nとは反対とする。このようにして、1行分の画素について図8Dと共に説明した画素検査を行うことができる。以上の動作終了後、今度は垂直シフトレジスタ15を制御することによって、次の画素行の各画素12A及び12Bを選択し、上記と同様にして画素検査を行う。これらを繰り返し、垂直方向の画素数分の検査を実行し、画像表示部11を構成する全ての画素において、検査を実施する。なお、入力する検査信号は上記のようにすべてHレベルにする必要はなく、すべてLレベルでもよいし、HレベルとLレベルとの交互繰り返しとして、横方向に隣り合う画素12A及び12Bに電位差をつけてショート検査を行うことも可能である。このようにして、本実施の形態によれば、画素検査を正確に実施することができる。本実施の形態によれば、画素検査のために画素12A及び画素12Bに共通のスイッチSW3を構成するトランジスタ数が2個増え、また、画像表示部11を構成する全ての画素に対してスイッチSWA及びSWB用のトランジスタが2個増えるが、その増加数は極めて僅かであり、画素内に2つのSRAMを用いた従来の液晶表示装置に比べて画素の小型化を可能にでき、しかも画素検査が正確にできる。第2の実施の形態次に、画素の第2の実施の形態について説明する。図10は、本発明の液晶表示装置の要部である画素の第2の実施の形態の等価回路を周囲の回路と共に示す。同図中、図2と同一構成部分には同一符号を付し、その説明を省略する。図10において、画素12A’及び画素12B’は図1中の任意の同じ1本の行走査線gに接続された、列方向に隣接する2つの画素で、画素12A’は任意の1本の列データ線d1と1本の行走査線gとの交差部に設けられ、画素12B’は上記列データ線d1に隣接する列データ線d2と行走査線gとの交差部に設けられている。画素12A’及び画素12B’は、図2に示した画素12A及び画素12Bと比較して、DRAM122、124が設けられておらず、SM121、123の出力端子が、共通のスイッチSW4を介して反射電極PE1、PE2に接続された構成である点に特徴がある。すなわち、画素12A’は、第1のスイッチング手段を構成するスイッチSW11と第1の信号保持手段SM121とから構成されるスタティックランダムアクセスメモリSRAMと、液晶表示素子LC1とを有している。また、画素12B’は、第1のスイッチング手段を構成するスイッチSW21と第1の信号保持手段SM123とから構成されるスタティックランダムアクセスメモリSRAMと、液晶表示素子LC2とを有している。更に、画素12A’及び画素12B’は、第3のスイッチング手段を構成するスイッチSW4を共通に有している。スイッチSW4は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたNMOSトランジスタとPMOSトランジスタとからなる公知のトランスミッションゲートの構成とされている。SW4を構成するトランスミッションゲートの制御端子であるNMOSトランジスタのゲートは正転検査制御信号用配線pirに接続され、PMOSトランジスタのゲートは反転検査制御信号用配線pirbに接続されている。また、SW4を構成するトランスミッションゲートの2つの端子のうち一方の端子であるNMOSトランジスタ及びPMOSトランジスタのドレイン又はソースは、SM121の出力端子及び反射電極PE1に接続され、他方の端子であるNMOSトランジスタ及びPMOSトランジスタのソース又はドレインは、SM123の出力端子及び反射電極PE2に接続されている。本実施の形態の画素12A’及び画素12B’を用いた図1の液晶表示装置10のデータ書き込み及び読み出し動作時は、画素12A及び画素12Bを用いた液晶表示装置に比べて、図9のスイッチSW4をオフとして画素12A’及び画素12B’を切り離してそれぞれ互いに独立して動作する点は同じである。しかし、本実施の形態の画素12A’及び画素12B’を用いた図1の液晶表示装置10のデータ書き込み及び読み出し動作時は、1行単位でサブフレームデータを画素12A’及び12B’に書き込み、読み出しを行う。次に、本実施の形態の画素検査の基本的な動作について順を追って説明する。まず、スイッチSWA及びSWBの一方をオンにし、かつ、他方をオフにしておく。ここではスイッチSWAをオフとし、スイッチSWBをオンとしておく場合について説明する。これにより、画素検査開始時には図10の画素12Bのc点はスイッチSWBを通して印加される中間電圧によりLレベルにプリチャージされる。この状態で行走査線gにHレベルの行走査信号を供給して、同じ行走査線gに接続された1行の各画素12A’内のスイッチSW11及び各画素12B’内のスイッチSW21をそれぞれオンにする。なお、以下の説明において同じ行走査線gに接続された1行の各画素12A’及び12B’は隣接する2画素毎にそれぞれ同じ動作を行うが、説明の便宜上、図10に示した隣接する2つの画素12A’及び12B’について説明する。また、配線pirとpirbにHレベルの検査制御信号及びLレベルの反転検査制御信号を供給して、スイッチSW4もオンにする。これにより、図10の列データ線d1から列データ線d2につながる画素12A’と画素12B’とはスイッチSW4を経由して電気的に接続された状態になる。次に、列データ線d1に1ビットの検査信号としてHレベルのデータを供給する。これにより、画素12A’のSM121を構成するインバータINV11の入力端子とインバータINV12の出力端子との接続点であるa点にHレベルのデータが書き込まれ、またインバータINV11の出力端子とインバータINV12の入力端子との接続点であるb点にLレベルのデータが書き込まれる。このとき、画素12A’のSM121において、インバータINV11を構成するトランジスタの駆動力がインバータINV12を構成するトランジスタの駆動力よりも大きいため、a点はSM121の入力として、b点はSM121の出力としてそれぞれ機能する。また、b点のLレベルのデータは、オン状態のスイッチSW4を通して接続されている画素12B’内のSM123を構成するインバータINV21の出力端子とインバータINV22の入力端子との接続点であるd点のデータとなる。ここで、画素12B’内のSM123において、インバータINV21を構成するトランジスタの駆動力がインバータINV22を構成するトランジスタの駆動力よりも大きいため、インバータINV21の入力端子とインバータINV22の出力端子との接続点であるc点はSM123の入力として、またd点はSM123の出力としてそれぞれ機能する。従って、b点とd点はそれぞれSM121、SM123の出力に相当するため、通常ではSM121の出力から出力したデータを、SM123の出力に入力してもSM123は反転しにくい。しかし、本実施の形態では、前述したように、図2の実施の形態と同様に、スイッチSW11、SW21及びSW4がそれぞれオン状態のときにスイッチSWBをオンにして、列データ線d2と画素12B’のc点の電位を中間電圧である例えば0VLレベルにプリチャージし、SM123のd点の電圧をHレベルの33Vにプリセットする。この状態で、列データ線d1にHレベルの検査信号を書き込んで画素12A’のa点のデータをHレベルにした場合、画素12A’のb点の電圧はLレベルになろうとする。このときb点とd点はスイッチSW4を介して接続されているので、インバータINV11を構成するNMOSトランジスタに流れる電流と、インバータINV21を構成するPMOSトランジスタに流れる電流との比によって、b点およびd点の電圧が決まる。つまり、スイッチSWBがオンしている間、VDDからGNDに向かって電流が流れることになる。このとき、NMOSトランジスタとPMOSトランジスタの駆動力はNMOSトランジスタの方が大きいため、b点及びd点の電圧はVDDからGNDの電圧範囲において、GNDよりの中間電位になる。この中間電位は、インバータの反転閾値電圧よりも低電位側にあるため、b点及びd点の電圧は容易にLレベル側へ反転する状態にある。ここで、スイッチSWBがオフに切り替えらる。これにより、図10の画素12A’及び画素12B’が良品であるときには、図10に示したb点とd点の電圧がLレベルとなり、画素12B’のc点の電圧及び列データ線d2の電位が中間電圧から列データ線d1に入力されている検査信号のHレベルに変化する。画素12B’から列データ線d2に出力されたHレベルの信号は、図1に示した出力スイッチ19B2及びバッファ20を通して1行分の画素数の半分の画素数に対応した容量の画素読み出し用シフトレジスタ21の該当列に相当する場所に入力される。以下、図9に示したタイミングチャートと共に説明した第1の実施の形態と同様の画素検査動作が行われるtrig及びtrigb除く。以上の画素検査を左右に隣接する2つの画素12A’及び12B’に対し、列データ線d1から検査信号を入力して列データ線d2からデータを読み出す第1の検査方法と、列データ線d2から検査信号を入力して列データ線d1からデータを読み出す第2の検査方法との2種類を、タイミングを変えて2回実行する。これにより、画素12A’及び12B’においてLレベルの電圧やHレベルの電圧を読み出すことが可能になるため、メモリとしてロジックの画素機能検査が可能になる。このとき、例えばプロセスにより、SM121やSM123がショートしていたり断線していた場合においても画素検査において任意のデータを読み出すことが不可能である。以上のデータ読み出しが不可能な場合は、不良画素が存在する液晶表示装置として出荷停止などの処置をとることになる。このようにして、画素12A’及び12B’を備える本実施の形態によれば、第1の実施の形態の画素12A及び12Bを備える液晶表示装置に比べてより一層画素の小型化を可能にでき、しかも画素検査が正確にできる。なお、本発明は以上の実施の形態に限定されるものではなく、例えば図2及び図10の実施の形態では、SM121及びSM123の動作不良に対応するためにスイッチSWA及びSWBを有して、同じ行走査線に接続された隣接する第1及び第2の画素のうち第1の列データ線を介して第1の画素に検査信号を書き込むと共に、第2の列データ線に接続された第2の画素を中間電圧にプリチャージし、その後に中間電圧の入力を解除して第2の画素から第2の列データ線に入力検査信号の読み出しを行うようにしているが、原理的にはスイッチSWA及びSWBを有しないでプリチャージを行わなくても画素検査は可能である。また、画素電極は反射電極として説明したが、透過電極であってもよい。"