"高電圧側の電源にドレインが接続される第1スイッチ素子と、低電圧側の電源にソースが接続される第2スイッチ素子とを有し、前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインとが電気的に接続されるインバータ回路と、前記インバータ回路の前記第1スイッチ素子および前記第2スイッチ素子のゲート電極を駆動する駆動回路と、前記駆動回路を制御する制御回路と、を有し、前記駆動回路は、前記第1スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第1回路と、前記第2スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第2回路と、前記第1スイッチ素子のゲート電極を負電位に駆動する第3回路と、前記第2スイッチ素子のゲート電極を負電位に駆動する第4回路と、を有し、前記第3回路および前記第4回路においては、前記第3回路および前記第4回路の出力ノードと前記第1スイッチ素子および前記第2スイッチ素子との間に、それぞれ直列にコンデンサが接続され、前記制御回路は、前記第1スイッチ素子もしくは前記第2スイッチ素子がオフ状態からオン状態になる直前の前記第1スイッチ素子もしくは前記第2スイッチ素子のそれぞれのゲート電極の電圧を、前記第1回路もしくは前記第2回路のソース電位と同じであるように制御する、ことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記インバータ回路の前記第1スイッチ素子がオフ状態からオン状態になる前に、前記第1スイッチ素子に接続される前記第3回路を活性化する、もしくは、前記インバータ回路の前記第2スイッチ素子がオフ状態からオン状態になる前に、前記第2スイッチ素子に接続される前記第4回路を活性化することを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1回路から前記第4回路は、その出力ノードを前記駆動回路の電源レベルに駆動するプルアップ回路と、前記出力ノードを前記駆動回路のソースレベルに駆動するプルダウン回路とを有し、前記プルアップ回路および前記プルダウン回路はMOSFETであり、前記MOSFETはその素子内にダイオード構造を有することを特徴とする半導体装置。請求項3に記載の半導体装置において、前記第1回路および前記第2回路は、前記プルダウン回路を複数有し、前記複数のプルダウン回路のうち、一つの第1プルダウン回路のしきい値は、前記第1プルダウン回路以外の複数の第2プルダウン回路のしきい値よりも低く、前記第1プルダウン回路と前記複数の第2プルダウン回路のゲート電位はそれぞれ独立に制御されることを特徴とする半導体装置。請求項4に記載の半導体装置において、前記第3回路もしくは前記第4回路を活性化するよりも前に、前記第2プルダウン回路のゲート電位をオフ状態に制御することを特徴とする半導体装置。請求項3に記載の半導体装置において、前記第2プルダウン回路の内蔵ダイオードの内蔵電位であるオン電圧の総和は、前記第3回路もしくは前記第4回路が前記第1スイッチ素子もしくは前記第2スイッチ素子のゲート電極に与える負電位の絶対値よりも大きいことを特徴とする半導体装置。請求項4に記載の半導体装置において、前記第2プルダウン回路をオン状態にするゲート電位は、前記第1プルダウン回路をオン状態にするゲート電位よりも高いことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1スイッチ素子および前記第2スイッチ素子を構成する半導体材料の一部もしくは全部はシリコンカーバイドもしくはガリウムナイトライドであることを特徴とする半導体装置。請求項8に記載の半導体装置において、前記第1スイッチ素子および前記第2スイッチ素子はMOSFETであることを特徴とする半導体装置。請求項8に記載の半導体装置において、前記第1スイッチ素子および前記第2スイッチ素子は接合FETであることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1回路から前記第4回路においては、一つの半導体基板上に集積され、前記第1回路から前記第4回路を構成する素子は、その内部にダイオードが内蔵されないことを特徴とする半導体装置。請求項11に記載の半導体装置において、前記半導体基板上に集積される前記第1回路、前記第2回路、前記第3回路、前記第4回路を構成する素子においては、そのウェル構造が、P型半導体からなるPウェル、N型半導体からなるNウェル、および高濃度N型半導体からなるディープNウェルを有し、前記第1回路、前記第2回路、前記第3回路、前記第4回路を構成するプルダウン回路の基板電位とソース電位はそれぞれ独立に制御されることを特徴とする半導体装置。高電圧側の電源にドレインが接続される第1スイッチ素子と、低電圧側の電源にソースが接続される第2スイッチ素子とを有し、前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインとが電気的に接続されるインバータ回路と、前記インバータ回路の前記第1スイッチ素子および前記第2スイッチ素子のゲート電極を駆動する駆動回路と、前記駆動回路を制御する制御回路と、を有し、前記駆動回路は、前記第1スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第1回路と、前記第2スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第2回路と、前記第1スイッチ素子のゲート電極を負電位に駆動する第3回路と、前記第2スイッチ素子のゲート電極を負電位に駆動する第4回路と、を有し、前記第3回路および前記第4回路においては、前記第3回路および前記第4回路の出力ノードと前記第1スイッチ素子および前記第2スイッチ素子との間に、それぞれ直列にコンデンサが接続され、前記第1回路および前記第2回路のソース電位と、前記第1回路および前記第2回路の出力ノードとの間に、複数のスイッチ素子が接続される、ことを特徴とする半導体装置。請求項13に記載の半導体装置において、前記インバータ回路の前記第1スイッチ素子がオフ状態からオン状態になる前に、前記第1スイッチ素子に接続される前記第3回路を活性化する、もしくは、前記インバータ回路の前記第2スイッチ素子がオフ状態からオン状態になる前に、前記第2スイッチ素子に接続される前記第4回路を活性化することを特徴とする半導体装置。請求項13に記載の半導体装置において、前記第1回路から前記第4回路は、その出力ノードを前記駆動回路の電源レベルに駆動するプルアップ回路と、前記出力ノードを前記駆動回路のソースレベルに駆動するプルダウン回路とを有し、前記プルアップ回路および前記プルダウン回路はMOSFETであり、前記MOSFETはその素子内にダイオード構造を有することを特徴とする半導体装置。請求項15に記載の半導体装置において、前記第1回路および前記第2回路は、前記プルダウン回路を複数有し、前記複数のプルダウン回路のうち、一つの第1プルダウン回路のしきい値は、前記第1プルダウン回路以外の複数の第2プルダウン回路のしきい値よりも低く、前記第1プルダウン回路と前記複数の第2プルダウン回路のゲート電位はそれぞれ独立に制御されることを特徴とする半導体装置。請求項15に記載の半導体装置において、前記第2プルダウン回路の内蔵ダイオードの内蔵電位であるオン電圧の総和は、前記第3回路もしくは前記第4回路が前記第1スイッチ素子もしくは前記第2スイッチ素子のゲート電極に与える負電位の絶対値よりも大きいことを特徴とする半導体装置。請求項13に記載の半導体装置において、前記第1スイッチ素子および前記第2スイッチ素子を構成する半導体材料の一部もしくは全部はシリコンカーバイドもしくはガリウムナイトライドであることを特徴とする半導体装置。請求項18に記載の半導体装置において、前記第1スイッチ素子および前記第2スイッチ素子はMOSFETであることを特徴とする半導体装置。請求項18に記載の半導体装置において、前記第1スイッチ素子および前記第2スイッチ素子は接合FETであることを特徴とする半導体装置。しかしながら、前記特許文献4および特許文献5の技術について本発明者が検討した結果、以下のような新たな課題があることが分かった。前記特許文献4に示された例では、駆動回路の電源と、コンデンサの片方の電極との間に、抵抗とダイオードが接続されるため、電圧降下が生じる。このため、コンデンサの電極間の電圧が小さくなり、コンデンサによって発生する負電圧レベルが低くなってしまう場合がある。また、特許文献4の技術では、スイッチ素子のゲートが動的に負電位になったときに、駆動回路のソースレベルとそのゲートに動的に印加される負電位が電気的に短絡しないようにダイオードを用いている。このため、スイッチ素子のゲートがオフ状態になった後、ある時間が経過すると前記ダイオードの内蔵電位Vf分、スイッチ素子のゲート電位が上昇してしまう。駆動回路の動作温度が高くなると、前記ダイオードの内蔵電位は例えば1V以上と高くなるため、本来オフすべきスイッチ素子がオン状態になってしまう場合がある。特に、しきい値が低いスイッチ素子をインバータ回路に用いた時は、上記の問題が顕著になる可能性がある。前記特許文献5の技術に関しても、特許文献4と同様に、駆動回路のソースレベルと、スイッチ素子のゲートをオフ状態にするプルダウン回路のソースとの間にダイオードを用いているため、前述と同様の問題が発生する場合があることが分かった。そこで、本発明の目的の一つは、インバータ回路とそれを構成するスイッチ素子を駆動制御する駆動制御回路において、追加回路規模が少なく、所望の負電位を動的に印加できる駆動制御回路を提供することにある。また、本発明の別の目的は、インバータ回路における短絡電流を削減し、損失の少ない電力変換回路を提供することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、代表的なものの概要は、高電圧側の電源にドレインが接続される第1スイッチ素子と、低電圧側の電源にソースが接続される第2スイッチ素子とを有し、前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインとが電気的に接続されるインバータ回路と、前記インバータ回路の前記第1スイッチ素子および前記第2スイッチ素子のゲート電極を駆動する駆動回路と、前記駆動回路を制御する制御回路と、を有する半導体装置であって、以下1,2の特徴を有するものである。1前記駆動回路は、前記第1スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第1回路と、前記第2スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第2回路と、前記第1スイッチ素子のゲート電極を負電位に駆動する第3回路と、前記第2スイッチ素子のゲート電極を負電位に駆動する第4回路とを有する。さらに、前記第3回路および前記第4回路においては、前記第3回路および前記第4回路の出力ノードと前記第1スイッチ素子および前記第2スイッチ素子との間に、それぞれ直列にコンデンサが接続される。そして、前記制御回路は、前記第1スイッチ素子もしくは前記第2スイッチ素子がオフ状態からオン状態になる直前の前記第1スイッチ素子もしくは前記第2スイッチ素子のそれぞれのゲート電極の電圧を、前記第1回路もしくは前記第2回路のソース電位と同じであるように制御する。2前記駆動回路は、前記第1スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第1回路と、前記第2スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第2回路と、前記第1スイッチ素子のゲート電極を負電位に駆動する第3回路と、前記第2スイッチ素子のゲート電極を負電位に駆動する第4回路とを有する。さらに、前記第3回路および前記第4回路においては、前記第3回路および前記第4回路の出力ノードと前記第1スイッチ素子および前記第2スイッチ素子との間に、それぞれ直列にコンデンサが接続される。また、前記第1回路および前記第2回路のソース電位と、前記第1回路および前記第2回路の出力ノードとの間に、複数のスイッチ素子が接続される。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、代表的な効果は、インバータ回路とそれを構成するスイッチ素子を駆動制御する駆動制御回路において、追加回路規模が少なく、所望の負電位を動的に印加できる駆動制御回路を提供することができる。またこれにより、インバータ回路における短絡電流を削減し、損失の少ない電力変換回路を提供することができる。以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。[実施の形態の概要]本発明の実施の形態の半導体装置一例として、内に対応する構成要素、符号等を付記は、高電圧側の電源にドレインが接続される第1スイッチ素子H側スイッチ素子HSWと、低電圧側の電源にソースが接続される第2スイッチ素子L側スイッチ素子LSWとを有し、前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインとが電気的に接続されるインバータ回路と、前記インバータ回路の前記第1スイッチ素子および前記第2スイッチ素子のゲート電極を駆動する駆動回路H側ゲート駆動回路HGDとL側ゲート駆動回路LGDと、前記駆動回路を制御する制御回路ゲートドライバ制御回路GDCTLと、を有する半導体装置であって、以下1,2の特徴を有するものである。1前記駆動回路は、前記第1スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第1回路H側ゲート駆動回路HGDの一部図2と同様と、前記第2スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第2回路L側ゲート駆動回路LGDの一部図2と、前記第1スイッチ素子のゲート電極を負電位に駆動する第3回路H側ゲート駆動回路HGDの他の一部図3と同様と、前記第2スイッチ素子のゲート電極を負電位に駆動する第4回路L側ゲート駆動回路LGDの他の一部図3とを有する。さらに、前記第3回路および前記第4回路においては、前記第3回路および前記第4回路の出力ノードと前記第1スイッチ素子および前記第2スイッチ素子との間に、それぞれ直列にコンデンサコンデンサCn図3と同様および図3が接続される。そして、前記制御回路は、前記第1スイッチ素子もしくは前記第2スイッチ素子がオフ状態からオン状態になる直前の前記第1スイッチ素子もしくは前記第2スイッチ素子のそれぞれのゲート電極の電圧を、前記第1回路もしくは前記第2回路のソース電位と同じであるように制御する。2前記駆動回路は、前記第1スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第1回路H側ゲート駆動回路HGDの一部図2と同様と、前記第2スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第2回路L側ゲート駆動回路LGDの一部図2と、前記第1スイッチ素子のゲート電極を負電位に駆動する第3回路H側ゲート駆動回路HGDの他の一部図3と同様と、前記第2スイッチ素子のゲート電極を負電位に駆動する第4回路L側ゲート駆動回路LGDの他の一部図3とを有する。さらに、前記第3回路および前記第4回路においては、前記第3回路および前記第4回路の出力ノードと前記第1スイッチ素子および前記第2スイッチ素子との間に、それぞれ直列にコンデンサコンデンサCn図3と同様および図3が接続される。また、前記第1回路および前記第2回路のソース電位と、前記第1回路および前記第2回路の出力ノードとの間に、複数のスイッチ素子スイッチ素子SW2,SWH1,SWH2,SWH3図2と同様および図2が接続される。以上説明した実施の形態の概要に基づいた各実施の形態を、以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。[実施の形態1]本発明の実施の形態1である半導体装置を、図1~図8を用いて説明する。本発明の実施の形態1である半導体装置は、図1に示すような制御回路と駆動回路、さらにこの駆動回路の出力に接続されるインバータ回路図4や図5に下側アームのスイッチ素子を図示、上側アームのスイッチ素子も同様の構成も含む構成となっている。また、この半導体装置の制御回路の入力には、外部にマイコンが接続されて構成される。<半導体装置を構成する駆動回路と制御回路>図1により、本発明の実施の形態1である半導体装置を構成する駆動回路と制御回路について説明する。図1は、この半導体装置を構成する駆動回路と制御回路の構成の一例を示すブロック図である。図1中の記号は、ゲートドライバ制御回路GDCTL、H側入力信号HIN、L側入力信号LIN、H側抵抗HR、L側抵抗LR、H側インバータHIV、L側インバータLIV、H側レベル変換回路HLS、L側レベル変換回路LLS、パルス発生回路PG、遅延時間生成回路DG、H側電源電圧低下保護回路HUVDF、L側電源電圧低下保護回路LUVDF、インターロック回路IL、ラッチ回路RSL、遅延時間生成回路DGA,DGB、H側ゲート駆動回路HGD、L側ゲート駆動回路LGD、抵抗R1,R2、NMOSトランジスタNM1,NM2、電源電圧VDD,VCC、高電圧側電源レベルVB、高電圧側ソースレベルVS、低電圧側電源レベルVCC、低電圧側ソースレベルCOM、H側出力信号HO1,HO2、L側出力信号LO1,LO2、ゲート駆動回路入力信号IN1,IN2、トライステートイネーブル信号ENTである。本実施の形態1である半導体装置を構成する駆動回路は、高電圧側の電源VBと低電圧側の電源COMとの間に接続されたインバータ回路を構成する上側アームのスイッチ素子と下側アームのスイッチ素子とを駆動する駆動回路である。このインバータ回路は、高電圧側の電源にドレインが接続される上側アームのスイッチ素子HSWと、低電圧側の電源にソースが接続される下側アームのスイッチ素子LSWとを有し、上側アームのスイッチ素子のソースと下側アームのスイッチ素子のドレインとが電気的に接続されて構成される。この駆動回路は、図1において、上側アームに対応する駆動回路がH側ゲート駆動回路HGDから構成され、下側アームに対応する駆動回路がL側ゲート駆動回路LGDから構成される。さらに、このH側ゲート駆動回路HGDおよびL側ゲート駆動回路LGDは、ゲートドライバ制御回路GDCTLにより制御される。このゲートドライバ制御回路GDCTLは、図1において、上側アームに対応するH側ゲート駆動回路HGDを制御する制御回路が、H側抵抗HR、H側インバータHIV、H側レベル変換回路HLS、パルス発生回路と遅延時間生成回路PGDG、抵抗R1,R2、NMOSトランジスタNM1,NM2、H側電源電圧低下保護回路HUVDF、インターロック回路と遅延時間生成回路ILDG、ラッチ回路RSLなどから構成される。下側アームに対応するL側ゲート駆動回路LGDを制御する制御回路が、L側抵抗LR、L側インバータLIV、L側レベル変換回路LLS、L側電源電圧低下保護回路LUVDF、遅延時間生成回路DGA,DGBなどから構成される。このゲートドライバ制御回路GDCTLは、上側アームのスイッチ素子もしくは下側アームのスイッチ素子がオフ状態からオン状態になる直前の、上側アームのスイッチ素子もしくは下側アームのスイッチ素子のそれぞれのゲート電極の電圧を、H側ゲート駆動回路HGDの一部もしくはL側ゲート駆動回路LGDの一部のソース電位と同じであるように制御する。さらに、上側アームのスイッチ素子がオフ状態からオン状態になる前に、上側アームのスイッチ素子に接続されるH側ゲート駆動回路HGDの他の一部を活性化する、もしくは、下側アームのスイッチ素子がオフ状態からオン状態になる前に、下側アームのスイッチ素子に接続されるL側ゲート駆動回路LGDの他の一部を活性化するように制御する。上側アームに対応するH側ゲート駆動回路HGDおよびこれを制御する制御回路において、H側入力信号HINはH側インバータHIVに入力され、この出力がH側レベル変換回路HLSに入力される。H側レベル変換回路HLSの出力はパルス発生回路と遅延時間生成回路PGDGに入力される。また、パルス発生回路と遅延時間生成回路PGDGには、L側レベル変換回路LLSの出力とL側電源電圧低下保護回路LUVDFの出力も入力される。パルス発生回路と遅延時間生成回路PGDGの出力により、抵抗R1,R2とNMOSトランジスタNM1,NM2からなるレベル変換回路のNMOSトランジスタNM1,NM2が制御される。レベル変換回路の出力はインターロック回路と遅延時間生成回路ILDGに入力され、この出力がラッチ回路RSLに入力される。また、ラッチ回路RSLには、H側電源電圧低下保護回路HUVDFの出力も入力される。ラッチ回路RSLの出力はH側ゲート駆動回路HGDに入力され、この出力は上側アームのスイッチ素子後述する図4と同様のスイッチ素子HSWのゲートに入力される。このH側ゲート駆動回路HGDのH側出力信号HO1,HO2により、上側アームのスイッチ素子のオンオフが制御される。また、下側アームに対応するL側ゲート駆動回路LGDおよびこれを制御する制御回路において、L側入力信号LINはL側インバータLIVに入力され、この出力がL側レベル変換回路LLSに入力される。L側レベル変換回路LLSの出力は遅延時間生成回路DGAに入力され、この出力がL側ゲート駆動回路LGDに入力される。また、L側レベル変換回路LLSの出力はH側レベル変換回路HLSの出力と共に遅延時間生成回路DGBに入力され、この出力はL側ゲート駆動回路LGDに入力される。また、L側ゲート駆動回路LGDには、L側電源電圧低下保護回路LUVDFの出力も入力される。L側ゲート駆動回路LGDの出力は下側アームのスイッチ素子後述する図4のスイッチ素子LSWのゲートに入力される。このL側ゲート駆動回路LGDのL側出力信号LO1,LO2により、下側アームのスイッチ素子のオンオフが制御される。図1に示すH側ゲート駆動回路HGDおよびL側ゲート駆動回路LGDとゲートドライバ制御回路GDCTLの動作概略を記すと次の通りである。H側入力信号HIN、もしくはL側入力信号LINがアサートされると、ゲートドライバ制御回路GDCTL内のH側レベル変換回路HLSおよびL側レベル変換回路LLSによって、ゲートドライバ制御回路GDCTLの外部から給電される電源電圧VDDとH側入力信号HINもしくはL側入力信号LINのハイレベル電位VDDがL側ゲート駆動回路LGDのハイレベル出力である電源レベルVCCに変換される。その後、遅延時間生成回路DGAおよび遅延時間生成回路DGBを介してL側ゲート駆動回路LGDにその制御信号である入力信号IN1,IN2とトライステートイネーブル信号ENTを入力し、下側アームのゲート信号であるL側出力信号LO1,LO2をスイッチ素子のゲートに入力する。また、上側アームに関しても同様に、パルス発生回路と遅延時間生成回路PGDGを用いて、所望のタイミング信号を生成する。パルス発生回路PGはH側出力信号HO1,HO2の立ち上がりと立ち下がりを規定するタイミング信号を出力する。このタイミング信号は、NMOSトランジスタNM1,NM2と抵抗R1,R2から構成されるレベル変換回路を経由して、インターロック回路と遅延時間生成回路ILDG、さらにラッチ回路RSLに入力される。なお、インターロック回路ILは、規定の制御信号以外の不定な信号が入力された場合は、後段のラッチ回路RSLに信号を転送せず、H側出力信号HO1,HO2をアサートしないように制御するものである。ゲートドライバ制御回路GDCTLは、上述のようにH側ゲート駆動回路HGDを制御して、H側出力信号HO1,HO2を上側アームのスイッチ素子のゲートに入力する。なお、L側電源電圧低下保護回路LUVDFは、電源電圧VCCが低下した際に、L側ゲート駆動回路LGDを非活性化する機能を有し、下側アームのスイッチ素子が破壊されることを防ぐためにある。同様に、H側電源電圧低下保護回路HUVDFは、電源電圧VBが低下した際に、ラッチ回路RSLを非活性化する機能を有し、上側アームのスイッチ素子が破壊されることを防ぐためにある。以上のように構成され、動作するそれぞれの回路ブロックの具体的な回路構成は、一般的な論理回路を用いて実現できるので、ここでは説明を省略する。このように、本実施の形態1の半導体装置を構成する駆動回路L側ゲート駆動回路LGDおよびH側ゲート駆動回路HGDと制御回路ゲートドライバ制御回路GDCTLは汎用的な駆動制御IC回路の構成に、必要な遅延時間生成回路DG等、最小限の追加回路で実現できるため、本実施の形態1の半導体装置を構成する駆動回路と制御回路を実現のための追加コストを低く抑えることが可能である。<ゲート駆動回路>図2~図4により、図1に示したL側ゲート駆動回路LGDについて説明する。ここでは、L側ゲート駆動回路LGDを例に説明するが、H側ゲート駆動回路HGDもL側ゲート駆動回路LGDと同様の回路構成となっている。図2は、図1に示したL側ゲート駆動回路LGDの一部の構成の一例を示す回路図である。図2中の記号は、ゲート駆動回路入力信号IN1、トライステートイネーブル信号ENT、L側出力信号LO1、ゲート駆動回路のスイッチ素子SW1,SW2、ゲート駆動回路の高しきい値スイッチ素子SWH1,SWH2,SWH3、ダイオードDi1,Di2,Di3,Di4,Di5である。また、VCCは低電圧側電源レベル、COMは低電圧側ソースレベルである。このL側ゲート駆動回路LGDの一部は、スイッチ素子SW1,SW2ダイオードDi1,Di2を内蔵、3つの高しきい値スイッチ素子SWH1,SWH2,SWH3ダイオードDi3,Di4,Di5を内蔵から構成される。このL側ゲート駆動回路LGDの一部は、下側アームのスイッチ素子のゲート電極をL側ゲート駆動回路LGDのソースレベルCOMに駆動する回路として機能する。各スイッチ素子において、スイッチ素子SW1は出力ノードを電源レベルVCCに駆動するプルアップ回路として機能し、スイッチ素子SW2,SWH1,SWH2,SWH3は出力ノードをソースレベルCOMに駆動するプルダウン回路として機能する。さらに、各スイッチ素子はMOSFETからなり、スイッチ素子SW1はPMOSトランジスタであり、スイッチ素子SW2,SWH1,SWH2,SWH3はNMOSトランジスタである。また、スイッチ素子SW1,SW2のしきい値は、スイッチ素子SWH1,SWH2,SWH3のしきい値よりも低く設定される。さらに、スイッチ素子SW1,SW2のゲート電位は入力信号IN1で制御され、スイッチ素子SWH1,SWH2,SWH3のゲート電位はトライステートイネーブル信号ENTで制御され、それぞれ独立に制御される。また、スイッチ素子SW2,SWH1,SWH2,SWH3の内蔵ダイオードの内蔵電位であるオン電圧の総和は、後述する図3に示すL側ゲート駆動回路LGDの他の一部の構成が、下側アームのスイッチ素子のゲート電極に与える負電位の絶対値よりも大きく設定される。このL側ゲート駆動回路LGDの一部の構成において、ゲート駆動回路入力信号IN1はスイッチ素子SW1,SW2の共通に接続されたゲートに入力され、スイッチ素子SW1,SW2のオンオフが制御される。このスイッチ素子SW1,SW2の共通に接続されたドレインからL側出力信号LO1が出力される。スイッチ素子SW1のソースは低電圧側電源レベルVCCに接続される。一方、スイッチ素子SW2のソースはスイッチ素子SWH1のドレインに接続され、以降、スイッチ素子SWH2、スイッチ素子SWH3に順に接続され、スイッチ素子SWH3のソースは低電圧側ソースレベルCOMに接続される。スイッチ素子SWH1,SWH2,SWH3のゲートにはトライステートイネーブル信号ENTが入力され、スイッチ素子SWH1,SWH2,SWH3のオンオフが制御される。図2に示すL側ゲート駆動回路LGDの一部の構成の機能は次の通りである。ゲート駆動回路入力信号IN1がロウにアサートされると、スイッチ素子SW1がオンして、電源レベルVCCが出力信号LO1として出力される。一方、ゲート駆動回路入力信号IN1がハイにアサートされると、スイッチ素子SW2がオンする。このとき、トライステートイネーブル信号ENTがハイの場合、高しきい値スイッチ素子SWH1,SWH2,SWH3がオンした状態になるので、低電圧側ソースレベルCOM例えば0Vが出力信号LO1として出力される。なお、トライステートイネーブル信号ENTがロウの場合は、しきい値の高いスイッチ素子SWH1~SWH3の3つがオフ状態になるため、出力信号LO1のレベルはソースレベルCOMよりも低い電位、すなわち、内蔵ダイオードDi3,Di4,Di5のそれぞれの内蔵電位Vfの和例えば6Vの電圧分だけ低いレベルでクランプされる。後述するが、本発明の駆動方法を用いた場合、出力信号LO1の電位は動的に負電位、例えば-5Vになる。この場合においても、前述のダイオードDi3,Di4,Di5が接続されているため、ソースレベルCOMと動的負電位-5Vが電気的に接続されることはない。このため、本発明の駆動方法において、動的に負電位をスイッチ素子に与えたとき、その負電位を打ち消すようなリーク電流パスがなく、その負電位を所望の時間維持することができる。すなわち、所謂誤点弧を防止できる。図3は、図1に示したL側ゲート駆動回路LGDの他の一部の構成の一例を示す回路図である。図3に示す回路構成は、図2に示した回路構成と組み合わせて利用する。図3中の記号は、ゲート駆動回路入力信号IN2、スイッチ素子SW3,SW4、ダイオードDi6,Di7、コンデンサCn、ゲート駆動回路出力ノードOUT、L側出力信号LO2である。なお、その他の記号で前述の図面に記載されたものと同じものは説明を省略する。このL側ゲート駆動回路LGDの他の一部は、スイッチ素子SW3,SW4ダイオードDi6,Di7を内蔵、コンデンサCnから構成される。このL側ゲート駆動回路LGDの他の一部は、下側アームのスイッチ素子のゲート電極を負電位に駆動する回路として機能する。各スイッチ素子において、スイッチ素子SW3は出力ノードを電源レベルVCCに駆動するプルアップ回路として機能し、スイッチ素子SW4は出力ノードをソースレベルCOMに駆動するプルダウン回路として機能する。また、各スイッチ素子はMOSFETからなり、スイッチ素子SW3はPMOSトランジスタであり、スイッチ素子SW4はNMOSトランジスタである。このL側ゲート駆動回路LGDの他の一部の構成において、ゲート駆動回路入力信号IN2はスイッチ素子SW3,SW4の共通に接続されたゲートに入力され、スイッチ素子SW3,SW4のオンオフが制御される。このスイッチ素子SW3,SW4の共通に接続されたドレインからコンデンサCnを介してL側出力信号LO2が出力される。スイッチ素子SW3のソースは低電圧側電源レベルVCCに接続される。一方、スイッチ素子SW4のソースは低電圧側ソースレベルCOMに接続される。図3に示すL側ゲート駆動回路LGDの他の一部の構成の機能は次の通りである。入力信号IN2のレベルによって、電源レベルVCCもしくはソースレベルCOMがゲート駆動回路出力ノードOUTに出力される。このとき、図2に示したL側ゲート駆動回路LGDの一部の構成によって出力信号LO2のレベルがソースレベルCOMに駆動されているときに、ゲート駆動回路入力信号IN2をロウからハイにアサートすると、コンデンサCnの容量カップリングよって出力信号LO2のソースレベルCOMが負電位側例えば-5Vに駆動できる。このように、図3に示すL側ゲート駆動回路LGDを所望のタイミングで制御すれば、インバータ回路におけるオフ状態のスイッチ素子のゲートに、動的に負電位レベルを入力できる。またこのときに、図2に示したL側ゲート駆動回路LGDの一部において、トライステートイネーブル信号ENTをロウにアサートする。このように制御することで、図3で示すL側ゲート駆動回路LGDの他の一部の構成で生成した、動的な負電位を所望の時間維持できる。すなわち、誤点弧を防止できる。なお、インバータ回路のスイッチ素子の過渡的なスイッチング動作が完了した後は、図2に示したトライステートイネーブル信号ENTをハイにアサートするとよい。こうすることで、インバータ回路におけるオフ状態のスイッチ素子のゲート電位がソースレベルCOMに接続される。つまり、本実施の形態1を用いれば、インバータ回路のスイッチ素子のオフ状態を保証できる。図4は、図2に示したL側ゲート駆動回路LGDの一部の構成と図3に示したL側ゲート駆動回路LGDの他の一部の構成の接続関係、さらにインバータ回路の下側アームのスイッチ素子への接続関係の一例を示す回路図である。図4中のLSWは下側アームのスイッチ素子MOSFETのNMOSトランジスタNM、Gswはスイッチ素子LSWであるNMOSトランジスタNMのゲート電極、Dはドレイン、Sはソースをそれぞれ示し、Diはダイオードを示している。図4の例では、出力信号LO1のノードが抵抗Rを介してNMOSトランジスタNMのゲート電極Gswと出力信号LO2のノードと接続されている。このような接続構成をとることで、所望のタイミングでスイッチ素子LSWであるNMOSトランジスタNMのゲート電極Gswに負電位を与えることができ、誤点弧動作を防止できる。なお、図2~図4によりL側ゲート駆動回路LGDを例にした説明は、H側ゲート駆動回路HGDにおいても同様である。すなわち、H側ゲート駆動回路HGDの一部の構成は図2と同様であり、他の一部の構成は図3と同様であり、そして、これらの一部の構成と他の一部の構成の接続関係、さらにインバータ回路の上側アームのスイッチ素子ここではHSWと記すへの接続関係も図4と同様である。例えば、図4に対応するH側ゲート駆動回路HGDにおいては、このH側ゲート駆動回路HGDの出力信号HO1のノードが抵抗Rを介して上側アームのスイッチ素子HSWであるNMOSトランジスタNMのゲート電極Gswと出力信号HO2のノードと接続されている。このような接続構成をとることで、H側ゲート駆動回路HGDにおいても同様の効果を得ることができる。<ゲート駆動回路とインバータ回路との接続形態>図5により、図4に示したL側ゲート駆動回路LGDの出力信号LO1と、インバータ回路の下側アームのスイッチ素子LSWとの接続形態の変形例について説明する。図5は、この接続形態の変形例を示す回路図である。図5では、スイッチ素子LSWであるNMOSトランジスタNMまたは接合FETJFETと、L側ゲート駆動回路LGDの出力信号LO1との間に接続する受動素子もしくは能動素子の組み合わせの例を示している。ここでは、L側ゲート駆動回路LGDを例に説明するが、H側ゲート駆動回路HGDの出力信号HO1と、インバータ回路の上側アームのスイッチ素子HSWとの接続形態もL側ゲート駆動回路LGDと同様である。図5aの例では、図4に示した接続形態と同じで、L側ゲート駆動回路LGDの出力信号LO1と、インバータ回路の下側アームのスイッチ素子LSWであるNMOSトランジスタNMのゲート電極Gswとの間に抵抗Rを接続している。この抵抗Rによって、スイッチング時のリンギングを抑制することができる。スイッチング時のリンギングは、放射ノイズとなり、システム障害の要因となる場合がある。このため、前述の構成を、本発明のゲート駆動回路と組み合わせて利用することで、放射ノイズが少なく、かつ誤点弧が防止できるがゆえに、損失が少ない電力変換回路を提供できる。次に、図5bでは、抵抗Rと並列にスピードアップコンデンサCspを接続している例を示している。スピードアップコンデンサCspを追加することで、スイッチ素子LSWのターンオン、ターンオフ時間を短くできる。すなわち、高速スイッチング動作が可能となり、インバータ回路の高周波化ができる。高周波化ができると、インダクタやコンデンサを小型化できるので、電力変換回路の低コスト化が可能となる。なお、図2および図3に示したゲート駆動回路と組み合わせて利用することで、低損失かつ低コストな電力変換回路が実現できることは言うまでもない。また、図5cは、抵抗Rと並列にダイオードDiを接続した例を示している。この構成にすることで、スイッチ素子LSWのターンオフ時間を短くできる。したがって、図5cと本発明のゲート駆動回路を組み合わせて利用することで、前述の図5bの構成とを組み合わせて利用した場合とほぼ同様な効果が得られる。また、図5d、図5e、図5fは、それぞれ、図5a、図5b、図5cに示したNMOSトランジスタNMのMOSFETに代えて、接合FETJFETをスイッチ素子LSWに利用する例を示している。接合FETは、絶縁膜を用いない素子であるため、MOSFETと比較すると製造コストが低い。このため、図5d~図5fのような受動素子による構成と接合FETを組み合わせて使うことで、電力変換回路の低コスト化が可能となる。<遅延時間生成回路>図6により、図1に示した遅延時間生成回路DGについて説明する。図6は、この遅延時間生成回路DGの構成の一例を示す回路図である。図6に示す遅延時間生成回路DGは、4つの反転素子による遅延回路IVD、論理積回路NANDから構成される。この構成において、入力ノードIPがロウにアサートされると、反転素子による遅延回路IVDの分の遅延時間後に、2入力の論理積回路NANDにともにロウレベルが入力され、出力ノードOPにハイ信号が出力される。このような遅延時間生成回路DGを用いて、図1に示したゲートドライバ制御回路GDCTLを構成すれば、図2~図4に示したL側ゲート駆動回路LGDH側ゲート駆動回路HGDも同様を所望のタイミングで制御できる。すなわち、誤点弧を防止でき、インバータ回路の短絡電流を低減し、損失を低減できる。<制御回路と駆動回路の動作>図7により、図1に示した制御回路ゲートドライバ制御回路GDCTLと駆動回路L側ゲート駆動回路LGDおよびH側ゲート駆動回路HGDの動作について説明する。図7は、この制御回路と駆動回路の動作の一例を示す波形図である。図7の例では、インバータ回路のスイッチ素子LSW,HSWはNMOSトランジスタNM、そのゲート電極Gswには抵抗Rが直列に接続されている場合を想定した波形を示している。まず、L側入力信号LINがロウにアサートされ、下側アームのスイッチ素子LSWをオフ状態にする場合を説明する。L側入力信号LINがロウにアサートされると、L側ゲート駆動回路LGDはL側出力信号LO1をロウにアサートする。このため、下側アームのスイッチ素子LSWのゲート電極GswLはロウレベルに駆動される。次に、H側入力信号HINがハイにアサートされると、H側ゲート駆動回路HGDはH側出力信号HO1をハイにアサートする。その結果、上側アームのスイッチ素子HSWのゲート電極GswHもハイにアサートされる。このとき、ゲートドライバ制御回路GDCTLを構成する遅延時間生成回路DGによって、L側ゲート駆動回路LGDの入力信号IN2を、上側アームのスイッチ素子HSWのゲート電極GswHがハイに駆動される前に、ハイにアサートする。この結果、L側ゲート駆動回路LGDはL側出力信号LO2のレベルを負電位に駆動する。したがって、下側アームのスイッチ素子LSWのゲート電位が負電位に駆動されるため、その後、上側アームのスイッチ素子HSWがターンオンした場合においても、下側アームのスイッチ素子LSWのゲート電極GswLの電位がそのしきい値を超えることがない。言い換えれば、誤点弧を防ぐことができ、損失の少ないインバータ回路を実現できる。図8は、図7と同様に、図1に示した制御回路と駆動回路の動作の別の一例を示す波形図である。図7との違いは、インバータ回路のスイッチ素子LSW,HSWはNMOSトランジスタNM、そのゲート電極Gswには抵抗RとスピードアップコンデンサCspが並列に接続されている場合を想定した点である。スピードアップコンデンサCspを接続すると、図8に示したように、下側アームのスイッチ素子LSWを図2で示したL側ゲート駆動回路LGDを用いてオフしたときにおいても、その電位が過渡的に負電位に駆動される。その後、図3で示した負電位を生成するL側ゲート駆動回路LGDを活性化すると、下側アームのスイッチ素子LSWのゲート電極GswLの電位はさらに深い負電位まで駆動される。このため、しきい値が低いスイッチ素子を用いた場合でも、誤点弧を容易に防止できる。<実施の形態1の効果>以上説明した本実施の形態1によれば、インバータ回路とそれを構成するスイッチ素子L側スイッチ素子LSW、H側スイッチ素子HSWを駆動する駆動回路L側ゲート駆動回路LGD、H側ゲート駆動回路HGDおよびこの駆動回路を制御する制御回路ゲートドライバ制御回路GDCTLにおいて、駆動回路は、スイッチ素子のゲート電極をソース電位に駆動する回路と、スイッチ素子のゲート電極を負電位に駆動する回路とを有し、負電位に駆動する回路の出力ノードとスイッチ素子との間に直列にコンデンサCnが接続され、制御回路により、スイッチ素子がオフ状態からオン状態になる直前のスイッチ素子のゲート電極の電圧をソース電位と同じであるように制御することで、追加回路規模が少なく、所望の負電位を動的に印加できる駆動回路および制御回路を提供することができる。またこれにより、インバータ回路における短絡電流を削減し、損失の少ない電力変換回路を提供することができる。さらには、安価で高性能かつ信頼性の高いパワーデバイスの実現が可能となる。[実施の形態2]本発明の実施の形態2である半導体装置を、図9~図10を用いて説明する。前記実施の形態1で示したゲート駆動回路においては、内蔵ダイオードを有するスイッチ素子を用いた例を示したが、本発明はこれに限定されない。本実施の形態2では、内蔵ダイオードを有さないスイッチ素子を用いた例を説明する。ここでは、L側ゲート駆動回路LGDを例に説明するが、H側ゲート駆動回路HGDについても同様である。<ゲート駆動回路>例えば、前記実施の形態1の図2に対応するL側ゲート駆動回路LGDの一部の構成においては、図9に示すような、内蔵ダイオードを含まないスイッチ素子を用いて本発明のゲート駆動回路を構成することも可能である。図9は、図1に示したL側ゲート駆動回路LGDの一部の構成の別の一例を示す回路図である。図9に示すL側ゲート駆動回路LGDの一部の構成において、図2に示したL側ゲート駆動回路LGDの一部の構成との違いは、スイッチ素子SW5,SW6および高しきい値スイッチ素子SWH4が内蔵ダイオードを有さない点と、高しきい値スイッチ素子SWH4を1つにした点である。例えば、内蔵ダイオードを有さないスイッチ素子には、表面デバイスゲート電極、ドレイン電極、ソース電極が基板表面にある素子を用いるとよい。なお、スイッチ素子SW5の基板電位は電源レベルのVDD、スイッチ素子SW6,SWH4の基板電位はソースレベルCOMが印加されている。図9に示す実施の形態2では、前記実施の形態1と同様に、出力信号LO1の電位が負電位になった場合には、トライステートイネーブル信号ENTをロウにアサートする。このとき、スイッチ素子SWH4のしきい値が高いため、出力信号LO1が負電位になった場合でも、スイッチ素子SWH4はオフの状態にできる。内蔵ダイオードがないので、スイッチ素子SWH4のチャネルがオフしていれば、負電位の出力信号LO1とソースレベルCOMが電気的に接続されない。つまり、本実施の形態2のL側ゲート駆動回路LGDによって生成した動的な負電位レベルを打ち消すようなリークパスがないため、誤点弧を防止するために必要な負電位をインバータ回路のスイッチ素子のゲート電極に供給できる。すなわち、損失の少ない電力変換回路が実現できる。また、スイッチ素子SWH4は内蔵ダイオードを素子内部に有さないため、高しきい値のスイッチ素子数を少なくできる。言い換えれば、集積度の高いL側ゲート駆動回路LGDH側ゲート駆動回路HGDも同様が実現でき、低コスト化が可能となる。<ゲート駆動回路の要素断面>図10は、図9に示したL側ゲート駆動回路LGDの要素断面の一例を示す断面図見易くするために断面表記を省略である。図10中の記号は、P基板Psub、素子分離のための埋め込み酸化膜STI、P型半導体からなるPウェルPW、N型半導体からなるNウェルNW、高濃度N型半導体からなるディープNウェルDeepNW、高濃度P型領域P、高濃度N型領域N、ゲート絶縁膜Tox、寄生バイポーラ動作を防止するガードリングGR、ゲート電極Gn,Gp、ドレイン電極Dn,Dp、ソース電極Sn,Spである。図10において、スイッチ素子SW5のPMOSトランジスタは、P基板Psub上のNウェルNWに形成された、ゲート電極Gp、ドレイン電極Dp、ソース電極Spを有する。このPMOSトランジスタと埋め込み酸化膜STIを挟んで形成されたスイッチ素子SW6,SWH4のNMOSトランジスタは、P基板Psub上のPウェルPWに形成された、ゲート電極Gn、ドレイン電極Dn、ソース電極Snを有する。図10のような表面デバイスを用いると、シリコンなどの一つの半導体基板であるP基板Psub上にL側ゲート駆動回路LGDH側ゲート駆動回路HGDも同様を集積できる。このように集積化できると、L側ゲート駆動回路LGDH側ゲート駆動回路HGDも同様の面積が小さくなり、電力変換回路の小型化に寄与できる。すなわち、小型化することで部材費等が低く抑えられ、電力変換回路を安価に提供できる。なお、図10aと図10bの違いは、ディープNウェルDeepNWがあるかないかである。図10bのようにPウェルPWとP基板Psubとの間に高濃度N型半導体からなるディープNウェルDeepNWがあると、PウェルPWの基板電位をP基板Psubとは独立に制御できる。つまり、スイッチ素子SW6やSWH4の基板電位を制御して、所望のしきい値になるように容易に制御できる利点がある。<実施の形態2の効果>以上説明した本実施の形態2によれば、インバータ回路とそれを構成するスイッチ素子L側スイッチ素子LSW、H側スイッチ素子HSWを駆動する駆動回路L側ゲート駆動回路LGD、H側ゲート駆動回路HGDおよびこの駆動回路を制御する制御回路ゲートドライバ制御回路GDCTLにおいて、前記実施の形態1と同様の効果を得ることができ、さらに前記実施の形態1に比べて低コスト化および小型化が可能となる。<実施の形態1および実施の形態2の変形例>以上、本発明者によってなされた発明を実施の形態1および実施の形態2に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、誤点弧を防止し、低損失な電力変換回路を実現する目的を実現するために、以下のようなさまざまな変更が可能である。1図1では、上下アームのゲート駆動回路H側ゲート駆動回路HGD、L側ゲート駆動回路LGDに図2および図3で示される構成の回路を適用した例を示したが、下アームだけに本発明のゲート駆動回路を適用してもよいし、各種回路ブロックを必要に応じて増減させて利用してもよい。もちろん、遅延時間生成回路DGも適宜論理回路を変更して組み合わせ回路を構成してもよい。2図2に記載のゲート駆動回路の一部の高しきい値スイッチ素子SWHは3つで構成されているが、必要に応じてスイッチ素子の数を増減してもよい。また、図2に示したトライステートイネーブル信号ENTのハイレベル電位をゲート駆動回路の一部のゲート駆動回路入力信号IN1のハイレベル電位よりも高く設定してもよい。このようにすることで、高しきい値スイッチ素子の駆動電流を大きくすることができ、その駆動時間を短くできる。3図3で示したコンデンサCnはMOSキャパシタ等を用いてゲート駆動回路に集積してもよいし、汎用のセラミックコンデンサ、電解コンデンサ等を用いて、ゲート駆動回路に直列接続してもよい。このように、必要に応じて集積化する、安価な汎用部品を適宜利用する等してゲート駆動回路を構成すれば、電力変換回路全体の低コスト化が実現できる。4インバータ回路のスイッチ素子LSW,HSWであるNMOSトランジスタや接合FETの材料はシリコンでもよいし、シリコンカーバイドSiCやガリウムナイトライドGaN等の化合物デバイスを用いてもよい。化合物材料をインバータ回路のスイッチ素子として用いた場合、本発明のゲート駆動回路と組み合わせて利用することでインバータ回路の損失をさらに低減できることは言うまでもない。"