第1のコアと、レベル1キャッシュと、トランスレーションルックアサイドバッファTLBと、レベル2キャッシュと、キャッシュページのアドレスを格納して、前記キャッシュページの各キャッシュラインへのアクセスをトラッキングするための署名を格納する複数のエントリを含むページトラッカーバッファPTBと、前記PTBにエントリをロードして、前記署名を更新するPTBハンドラとを備えるプロセッサ。前記署名は64ビットを含む、請求項1に記載のプロセッサ。前記キャッシュページの各キャッシュラインに対するアクセスの繰り返しをトラッキングするための再利用署名を格納する前記PTBのエントリと、前記再利用署名を更新する前記PTBハンドラとをさらに備える、請求項1に記載のプロセッサ。前記PTBは約64個のエントリを含む、請求項1に記載のプロセッサ。前記PTBは約1024個のエントリを含む、請求項1に記載のプロセッサ。前記PTBにエントリをロードする前記PTBハンドラは、メモリのページトラッカーメモリテーブルから前記PTBにエントリをロードする前記PTBハンドラを含む、請求項1に記載のプロセッサ。前記メモリの前記ページトラッカーメモリテーブルに、前記PTBから退避したエントリを格納する前記PTBハンドラをさらに備える、請求項6に記載のプロセッサ。前記PTBにエントリをロードする前記PTBハンドラは、TLBミスの後に、前記PTBにエントリをロードする前記PTBハンドラを含む、請求項1に記載のプロセッサ。命令を実行する第1コア、キャッシュ、及び、キャッシュページのどのキャッシュラインがアクセスされたかを示すエントリを格納するページトラッカーバッファPTBを含むプロセッサと、PTBのエントリを含むページトラッカーメモリテーブルを格納し、前記プロセッサに連結されたダイナミックランダムアクセスメモリDRAMと、前記ページトラッカーメモリテーブルから前記PTBにエントリをロードして、前にアクセスされたとして前記PTBのエントリが示しているキャッシュラインを前記キャッシュにロードするPTBハンドラとを備えるシステム。キャッシュラインがアクセスされた旨を示すべく、前記PTBのエントリを更新する前記PTBハンドラをさらに備える、請求項9に記載のシステム。前記ページトラッカーメモリテーブルに前記PTBのエントリを書き戻す前記PTBハンドラをさらに備える、請求項9に記載のシステム。前記キャッシュページのどのキャッシュラインが複数回アクセスされたかを示すエントリを格納する前記PTBをさらに備える、請求項9に記載のシステム。前に複数回アクセスされたと前記PTBのエントリが示すキャッシュラインを優先させる前記PTBハンドラをさらに備える、請求項12に記載のシステム。前記プロセッサは、トランスレーションルックアサイドバッファTLBをさらに有し、前記PTBハンドラは、TLBミスがあるとPTBのエントリをロードする、請求項9に記載のシステム。キャッシュページに関連しており、前記キャッシュページのキャッシュラインが前にアクセスされたかを示す情報を含む署名を読み出す段階と、前にアクセスされたと前記署名が示しているキャッシュラインを、プロセッサのキャッシュにロードする段階とを備える方法。メモリに格納されている署名テーブルから前記署名を取得する段階をさらに備える、請求項15に記載の方法。前記プロセッサが前記キャッシュページのキャッシュラインにアクセスすると、前記署名を更新する段階をさらに備える、請求項16に記載の方法。前記署名を退避させるとき、前記署名テーブルに前記署名を格納する段階をさらに備える、請求項17に記載の方法。前記キャッシュページに関連しており、前記キャッシュページのキャッシュラインが前に複数回アクセスされたかを示す情報を含む再利用署名を取得する段階をさらに備える、請求項15に記載の方法。前に複数回アクセスされたと前記再利用署名が示しているキャッシュラインを優先させる段階をさらに備える、請求項19に記載の方法。予測プリフェッチのための方法及び装置が提供される。以下の記載において、多くの特定の詳細を示して本発明の実施形態の完全な理解を促す。しかし、本発明の実施形態がこれら特定の詳細がなくても実施可能であることは当業者であれば理解するところである。また一方で、公知の構造及びデバイスは詳細を示すのではなく、ブロック図という形態で示すことで、本発明の実施形態を曖昧にしないようにしている。一実施形態または1つの実施形態といった言い回しは、実施形態との関連で記載された特定の特徴、構造または性質が本発明の少なくとも1つの実施形態に含まれることを意味している。故に、一実施形態においてまたは1つの実施形態において等の言い回しが本明細書の随所に見られるが、これらは必ずしも同じ実施形態のことを意味しているわけではない。さらに、特定の特徴、構造または性質は、1以上の実施形態において適切な方法で組み合わせることが可能である。図1は、本発明の一実施形態におけるプロセッサ及びメモリの一例のブロック図である。図1に示すように、システム100は、プロセッサ102とメモリ104とを含んでいる。プロセッサ102は、コア106、レベル1キャッシュ108、トランスレーションルックアサイドバッファTLB110、ページトラッカーバッファPTB112、レベル2キャッシュ114、及びPTBハンドラ116を含んでよい。レベル1キャッシュ108とレベル2キャッシュ114とを含むとして示されているが、プロセッサ102は、任意の数のキャッシュレベルを含んでよい。さらに、プロセッサ102は、仮想アドレスから物理アドレスへのアドレストランスレーションを格納することができるTLB110を含むものとして示されているが、本発明はTLBのないプロセッサでも実行可能である。PTB112は、図2を参照して詳述される、前にコア106によりアクセスされた特定のメモリ領域の部分例えば、特定のキャッシュページのキャッシュラインのいずれか、またはその他のメモリ領域を示すエントリを含むことができる。一実施形態では、PTB112は、さらに、コア106により複数回アクセスされた特定のキャッシュページのキャッシュラインを示す潜在的には、これはキャッシュに置き続けることが最も望ましいであろうキャッシュラインを示しているエントリも含む。PTBハンドラ116は、後で詳述するように、後でコア106が必要とする命令及びデータの正確な予測を試みることができる。一実施形態では、PTBハンドラ116は、前のインスタンス化中にアクセスされたとPTB112が示すTLB110例えばTLBミスの後に追加されたキャッシュページのキャッシュラインをプリフェッチする。PTBハンドラ116は、ページトラッカーメモリテーブル118からPTB112エントリを読み出したり、ページトラッカーメモリテーブル118にPTB112エントリを書き戻したりすることができる。PTBハンドラ116はさらに、ほかにいずれかのキャッシュラインがコア106からアクセスされると、PTB112のエントリを更新することもできる。PTBハンドラ116は、他のハードウェア例えばプリフェッチモジュール、または、ソフトウェア、または、ハードウェアとソフトウェアとの組み合わせに実装することもできる。PTBハンドラ116は、個々にプリフェッチを行うデータ及び命令に適用することができ、他のプリフェッチャーと共存させてもよい。メモリ104は、スタティックであってもダイナミックであってもよいランダムアクセスメモリRAM等の任意の種類のメモリを表していてよい。一実施形態では、メモリ104は、ダブルデータレートシンクロノスダイナミックRAMDDR-SDRAMを表しているが、本発明は任意の種類のメモリに限定されない。メモリ104は、キャッシングまたはアドレッシングをしやすくするために、ページ120等のページに論理的に分割することができる。各ページ120は、固定数のライン122を含んでよい。一実施形態では、ページ120は64個のライン122を含んでいる。別の実施形態では、ページ120は、ファームウェアまたはソフトウェアによってサイズを設定可能なメモリ領域を表している。図2は、本発明の一実施形態におけるページトラッカーバッファの一例のブロック図である。図2に示すように、ページトラッカーバッファ112は、インデックス208を介してアクセス可能であり、それぞれがアドレス202、アクセス署名204、及び再利用署名206を含む任意の数のエントリを含んでよい。一実施形態では、PTB112は、TLB110と同数のエントリを含んでよい。他の実施形態では、PTB112が、TLB110より多い数のエントリ、または少ない数のエントリを含んでよい。一実施形態では、PTB112は64個のエントリを含んでよい。別の実施形態では、PTB112が1024個のエントリを含んでよい。アドレス202は28ビットを含むものとして示されているが、ページ120または別のメモリ領域を特定するために、これより多い数の、または少ない数のビットを含んでよい。アクセス署名204及び再利用署名206は、64ビットを含むものとして示されているが、ページ120のライン122を特定するために、これより多い数の、または少ない数のビットを含んでもよい。一実施形態では、アクセス署名204に設定されるビットは、TLB110内のページ120が前にアドレッシングされた際に、コア106がアクセスしたページ120のライン122を示している。一実施形態では、再利用署名206に設定されるビットは、TLB110内のページ120が前にアドレッシングされた際に、コア106が複数回アクセスしたページ120のライン122を示している。図3は、本発明の一実施形態におけるアクセス署名を利用する方法の一例のフローチャートである。図3に示すように、方法は、PTBハンドラ116が、ページトラッカーメモリテーブル118に、退避したエントリを書き戻した後に、キャッシュページ120に関するアクセス署名204をPTB112にロードすることから始まる302。一実施形態では、PTBハンドラ116は、TLB110ミスの後にアクセス署名204をロードして、置き換えられたアクセス署名をすべて書き戻す。次に、PTBハンドラ116は、例えば前にコア106がアクセスしたとアクセス署名204が示しているライン122を、レベル2キャッシュ114にプリフェッチする304。最後に、PTBハンドラ116は、アクセス署名204を更新する306。一実施形態では、PTBハンドラ116は、ほかにいずれかのラインが要求されフェッチされたときに取得されたアクセス署名204にビットを加える。別の実施形態では、PTBハンドラ116は、プリフェッチするために、取得したアクセス署名204を利用することもでき、後のページアクセスでメモリに書き戻す際に利用する目的で、アクセス署名を再生することもできる。図4は、本発明の一実施形態における再利用署名を利用する方法の一例のフローチャートである。図4に示すように、方法は、PTBハンドラ116が、ページトラッカーメモリテーブル118に、退避したエントリを書き戻した後に、キャッシュページ120に関する再利用署名206をPTB112にロードすることから始まる402。一実施形態では、PTBハンドラ116は、TLB110ミスの後に再利用署名206をロードする。次に、PTBハンドラ116は、再利用署名206が、前にコア106が複数回アクセスしたと示しているレベル2キャッシュ114内のキャッシュラインの置き換えポリシーを優先させてよい404。一実施形態では、PTBハンドラ116は、再利用署名206にビットが設定されているキャッシュラインを、最後に利用されてから最も短い時間が経過しているものとして設定することができる。別の実施形態では、PTBハンドラ116は、再利用署名206にビットが設定されていないキャッシュラインを、最後に利用されてから最も長い時間が経過したものとして設定してもよい。最後に、PTBハンドラ116は、ほかにいずれかのラインが複数回要求されると、再利用署名206を更新してよい406。実施形態は数多くの異なるシステムタイプで実装可能である。図5は、本発明の一実施形態におけるシステムのブロック図である。図5に示すように、マイクロプロセッサシステム500はポイントツーポイントインターコネクトであり、ここでは第1のプロセッサ570と第2のプロセッサ580とがポイントツーポイントインターコネクト550により連結されている。図5に示す各プロセッサ570及び580はマルチコアプロセッサであってよく、第1及び第2のプロセッサコアを含んでよいつまり、プロセッサコア574a及び574b、並びに、プロセッサコア584a及び584b。プロセッサコアは、本発明の一実施形態におけるPTBハードウェア、ソフトウェア、及び、ファームウェアを含んでよい。さらに図5を参照すると、第1のプロセッサ570はさらにメモリコントローラハブMCH572と、ポイントツーポイントP-Pインタフェース576及び578とを含む。同様に、第2のプロセッサ580は、MCH582と、P-Pインタフェース586及び588とを含む。図5に示すように、MCH572及び582は、プロセッサをメモリそれぞれつまり、メモリ532及びメモリ534に連結し、これらはメインメモリ例えばプロセッサそれぞれにローカルにアタッチされるDRAMの一部であってよく、これらそれぞれが、本発明の一実施形態におけるページトラッカーメモリテーブルを含んでよい。第1のプロセッサ570及び第2のプロセッサ580は、P-Pインターコネクト552及び554をそれぞれ介してチップセット590に連結されてよい。図5に示すように、チップセット590はP-Pインタフェース594及び598を含む。さらにチップセット590は、チップセット590と高性能グラフィックスエンジン538とを、P-Pインターコネクト539により連結するインタフェース592を含む。そしてチップセット590は、インタフェース596を介して第1のバス516に連結されてよい。図5に示すように、第1のバス516を第2のバス520に連結するバスブリッジ518とともに、様々な入出力I/Oデバイス514が第1のバス516に連結されてよい。例えば一実施形態では、キーボード/マウス522、通信デバイス526、及び、コード530を含みうるデータ格納ユニット528例えば、ディスクドライブその他の大容量記憶デバイスを含む様々なデバイスが第2のバス520に連結されてよい。さらにオーディオI/O524が第2のバス520に連結されてよい。実施形態は、コードで実装されて、システムをプログラムして命令を行わせるのに利用されうる命令を格納する記憶媒体上に格納されてよい。記憶媒体には、これらに限定はされないが、フロッピー登録商標ディスク、光ディスク、CD-ROM、CD-RW、及び光磁気ディスク、半導体デバイスROM、DRAM等のRAM、SRAM、EPROM、フラッシュメモリ、EEPROM登録商標、磁気カードまたは光学カード等、及び、電子命令を格納するのに適した他の種類の媒体が含まれてよい。本発明を限られた数の実施形態を参照して記載してきたが、当業者には数多くの変形例及び変更例が可能であることが明らかである。添付請求項はこれら全ての変形例及び変更例を本発明の真の精神及び範囲に含むことを意図している。