メモリデバイスであって、前記メモリデバイスのためのシステム要素であって、複数のパッドを含む前記システム要素、および前記システム要素と接続されているメモリスタックであって、前記メモリスタックは1つまたは複数のメモリダイ層を含み、前記システム要素と前記メモリスタックとの接続が、第1のメモリダイ層と前記システム要素の前記複数のパッドとを接続するための複数の相互接続を含む、前記メモリスタックを備え、前記メモリスタック内の単一のメモリダイ層の場合、前記複数のパッドの第1のサブセットが、前記システム要素と前記メモリスタックとの前記接続のための第1のグループの相互接続に利用され、前記メモリスタック内の2つまたは2つを超えるメモリダイ層の場合、前記複数のパッドの前記第1のサブセットおよび追加の第2のサブセットが、前記システム要素と前記メモリスタックとの前記接続のための前記第1のグループの相互接続および第2のグループの相互接続に利用される、メモリデバイス。前記複数のパッドの前記第1のサブセットは、少なくとも1つのパッドが前記複数のパッドの前記第1のサブセットのパッドそれぞれの間に位置するように離間される、請求項1に記載のメモリデバイス。前記単一のメモリダイ層が前記メモリスタック内の唯一のメモリダイ層である場合、第1の相互接続ピッチは、前記第1のメモリダイ層と前記システム要素との前記相互接続に使用される、請求項1または2に記載のメモリデバイス。一定数のメモリダイ層が前記メモリスタック内に存在する場合、第2の相互接続ピッチが、前記第1のメモリダイ層と前記システム要素との前記相互接続に使用され、前記一定数は、2または2を超える数であり、前記第1の相互接続ピッチは、前記第2の相互接続ピッチよりも大きい、請求項3に記載のメモリデバイス。前記メモリデバイスは、前記メモリデバイスの前記メモリスタックと前記システム要素との間の論理メモリ相互接続全体のサブセットが、各メモリダイ層から駆動されるように構築されている、請求項1から4の何れか一項に記載のメモリデバイス。前記メモリダイ層の数が前記メモリに対するメモリダイ層の最大数である場合、前記複数のパッドのすべてのパッドが相互接続に使用される、請求項1から5の何れか一項に記載のメモリデバイス。前記システム要素は、システムオンチップSoCである、請求項1から6の何れか一項に記載のメモリデバイス。前記メモリデバイスは、シリコンインターポーザをさらに備え、前記接続は、前記システム要素およびメモリスタックの前記シリコンインターポーザへの結合を含む、請求項1から7の何れか一項に記載のメモリデバイス。前記メモリデバイスは、非シリコンパッケージ基板をさらに備え、前記メモリスタックは、単一のメモリダイ層を含み、前記接続は、前記システム要素および前記単一のメモリダイ層の、前記非シリコンパッケージ基板への結合を含む、請求項1から7の何れか一項に記載のメモリデバイス。論理チップであって、コンピュータメモリに対するコントローラと、1つまたは複数のメモリダイ層を含むメモリスタックと前記論理チップとを接続するための複数のパッドと、を備え、前記メモリスタック内の単一のメモリダイ層の場合、前記複数のパッドの第1のサブセットが、前記接続のための第1のグループの相互接続に利用され、前記メモリスタック内の2つまたは2つを超えるメモリダイ層の場合、前記複数のパッドの前記第1のサブセットおよび追加の第2のサブセットが、前記接続のための前記第1のグループの相互接続および第2のグループの相互接続に利用される、論理チップ。前記複数のパッドの前記第1のサブセットは、少なくとも1つのパッドが前記複数のパッドの前記第1のサブセットのパッドそれぞれの間に位置するように離間される、請求項10に記載の論理チップ。前記第1のメモリダイ層が前記メモリスタック内の唯一のメモリダイ層である場合、第1の相互接続ピッチが前記第1のメモリダイ層と前記論理チップとの前記相互接続に使用される、請求項10または11に記載の論理チップ。前記論理チップおよび前記第1のメモリダイ層は、非シリコンパッケージ基板を用いて結合される、請求項12に記載の論理チップ。一定数のメモリダイ層が前記メモリスタック内に存在する場合、第2の相互接続ピッチが前記第1のメモリダイ層と前記論理チップとの前記相互接続に使用され、前記一定数は、2または2を超える数であり、前記第1の相互接続ピッチは、前記第2の相互接続ピッチよりも大きい、請求項12または13に記載の論理チップ。前記論理チップおよび前記メモリスタックは、シリコン基板であるかまたは非シリコン基板と結合されているシリコンインターポーザであるパッケージ基板と結合されている、請求項14に記載の論理チップ。システムであって、バスと、前記バスに結合されている積層メモリデバイスと、前記バスに結合され、前記積層メモリデバイスからデータを読み出し、前記積層メモリデバイスにデータを書き込む、プロセッサとを備え、前記積層メモリデバイスは、複数のパッドを含む前記メモリデバイスのためのシステム要素、および、1つまたは複数のメモリダイ層を含むメモリスタックを有し、前記システム要素と前記メモリスタックとの接続が、第1のメモリダイ層と前記システム要素の前記複数のパッドとを接続するための複数の相互接続を含み、前記メモリスタック内の単一のメモリダイ層の場合、前記複数のパッドの第1のサブセットが、前記システム要素と前記メモリスタックとの前記接続のための第1のグループの相互接続に利用され、前記メモリスタック内の2つまたは2つを超えるメモリダイ層の場合、前記複数のパッドの前記第1のサブセットおよび追加の第2のサブセットが、前記システム要素と前記メモリスタックとの前記接続のための前記第1のグループの相互接続および第2のグループの相互接続に利用される、システム。少なくとも1つのパッドが前記複数のパッドの前記第1のサブセットのパッドそれぞれの間に位置するように、前記複数のパッドの前記第1のサブセットは離間される、請求項16に記載のシステム。前記単一のメモリダイ層が前記メモリスタック内の唯一のメモリダイ層である場合、第1の相互接続ピッチが、前記第1のメモリダイ層と前記システム要素との間の前記相互接続に使用される、請求項16または17に記載のシステム。一定数のメモリダイ層が前記メモリスタック内に存在する場合、第2の相互接続ピッチが前記相互接続に使用され、前記一定数は2または2を超える数であり、前記第1の相互接続ピッチは、前記第2の相互接続ピッチよりも大きい、請求項18に記載のシステム。前記メモリデバイスは、前記メモリデバイスの前記メモリスタックと前記システム要素との間の論理メモリ相互接続全体のサブセットが各メモリダイ層から駆動されるように構築されている、請求項16から19の何れか一項に記載のシステム。本発明の実施形態は、概して、オフセット接続を可能にするインターフェースを有する積層メモリを対象とする。本明細書において使用される場合、3D積層メモリ3Dとは三次元を示すまたは積層メモリとは、1つまたは複数の結合されたメモリダイ層、メモリパッケージ、または他のメモリ要素を含むコンピュータメモリを意味する。メモリは、垂直もしくは水平に隣り合わせてなど積層されてもよく、または他の様態で、ともに結合されているメモリ要素を含んでもよい。特に、積層メモリDRAMデバイスまたはシステムは、複数のDRAMダイ層を有するメモリデバイスを含んでもよい。積層メモリデバイスは、本明細書においてシステム層または要素と称される場合がある、デバイス内のシステム要素をも含んでもよく、システム層は、CPU中央処理装置、メモリコントローラ、およびその他関連システム要素のような要素を含んでもよい。システム層は、論理チップまたはシステムオンチップSoC:systemonchipを含んでもよい。いくつかの実施形態において、積層メモリデバイスのためのアーキテクチャは、積層メモリ内のメモリ層の数に応じて複数の異なるパッドピッチをサポートするダイツーダイメモリインターフェースをもたらす。いくつかの実施形態において、アーキテクチャは、積層メモリデバイスの構造を利用し、それによって、積層メモリデバイスがメモリスタック内の最大数よりも少ないメモリ層を有するときは、可能なすべての接続パッドよりも少ない接続パッドが利用される。メモリ帯域幅の増大およびメモリ効率の増大の両方に対する需要が、非常に広いインターフェースを使用するパッケージメモリの開発を後押ししてきた。この一例が、論理チップとメモリとの間に1200箇所の相互接続一般に、論理メモリ相互接続、すなわちLMI:logicmemoryinterconnectと称される場合があるを使用するJEDECWideIOメモリ規格である。これらのメモリソリューションは、LPDDR2またはLPDDR3低電力ダブルデータレート:LowPowerDoubleDataRate2および3のような他の低電力DRAM技術と比較してより高いメモリ帯域幅効率をもたらすことができる。メモリダイサイズの影響が穏やかな広いインターフェースを実装するためには、ファインピッチインターフェース40μmなどが必要とされ得る。そのような精細なピッチを使用することは、シリコン-シリコン接続を使用することを必要とし、メモリがシステム要素の直上に積層され、したがって、論理チップにシリコン貫通電極TSV:throughsiliconviasを使用することを必要とするか、または、メモリおよびシステムの両方がシリコンインターポーザ上に載置されるかのいずれかである。しかしながら、これらの構成には、システム要素のTSV処理または構造内にシリコンインターポーザを含めることに関連してコスト要件が増大するという問題がある。非常に精細なピッチのインターフェースは、シリコンダイ層とシステム要素の有機基板との結合のような、混合基板材料と適合しない。よりハイエンドのシステムにおいて、パッケージ内メモリによって要求されるメモリ容量を得るために、TSVを用いて積層されたメモリがメモリチップ内に採用される場合がある。しかしながら、この構造は、メモリのビットあたりのコストを増大させる。WideIOインターフェースの例において、データ線はバスであり、1つのメモリチップからの512本のデータ線の各々が、すべての他のメモリチップの512本のデータ線のうちの対応するデータ線に接続されており、さらにそれらのメモリチップはメモリコントローラ上の512本のデータ線と接続されている。しかしながら、このデータ線の共有は、メモリシステムの帯域幅が、どれだけ多くのメモリチップが積層されるかにかかわらず同じままであることを意味している。いくつかの実施形態において、メモリを積層するための異なる手法は、共有されないデータ線を利用する。すべてのデータ線を接続するのとは対照的に、データ線はメモリスタック内のメモリダイ層の各々を通過するが、各メモリダイ層は、メモリデバイスのデータ線のサブセット四分の一などのみを駆動する。この手法において、メモリスタックの帯域幅は、メモリダイ層がメモリスタックに追加されるにつれて増大する。そのようなデバイス実施態様において、インターフェース全体は、最大スタックのメモリダイ層のためにファインピッチ相互接続を使用することを必要とする多数のデータ線を有するままであるが、各メモリチップはデータ線のサブセットのみを駆動する。メモリチップを開発するのに伴う費用は相当なものであり、メモリチップを積層するのに伴う費用も相当なものである。いくつかの実施形態において、単一メモリ設計はよりローエンドの単一メモリチップメモリシステム、および、よりハイエンドのマルチチップメモリシステムにサービスすることを可能にする。単一メモリダイ層のビットあたりのコストは、処理が加わること、および、メモリチップTSV処理および積層の歩留まり低下のために、マルチTSV積層メモリキューブのコストよりも低い。しかしながら、従来のデバイスにおいて、単一メモリチップでも、ファインピッチ相互接続を利用することをなお必要とし、論理デバイスにおける費用のかかるTSV処理または高価なシリコンインターポーザが必要になる。いくつかの実施形態において、メモリデバイスは、各メモリチップが、データ線のサブセット四分の一などを駆動することを可能にするアーキテクチャを利用し、最上層メタルマスクの変更およびDRAMウェハ後処理に対する変更を使用してダイ上の機械的接続のサブセットのみにデータ投入することが可能になる。パッドのサブセットのみが必要とされるため、いくつかの実施形態において、メモリチップのそれらのパッドを整理することによって、たとえば、従来のC4圧潰制御方式チップ接続:ControlledCollapseChipConnection、またはフリップチップ:FlipChipパッケージ技法を使用してまとめることができるパッドピッチがもたらされる。いくつかの実施形態において、様々な用途をサポートするために、単一メモリ仕様および単一メモリチップ設計が利用されてもよい。ハイエンド実施態様において、メモリウェハが、データ投入されるファインピッチインターフェース全体および生成されるTSVを用いて処理され得る。その後、ダイが単離され、メモリスタックに組み立てられ得、当該メモリスタックはファインピッチメモリインターフェース全体を露出させる。これらのメモリスタックはその後、TSVを利用して構築されるシステム要素論理チップ上に積層される。単一のDRAMチップの容量しか必要としないスペースが制約された設計のために、メモリウェハが処理され得、ファインピッチインターフェースアレイ全体がデータ投入され得るが、TSVは生成されない。その後、ダイが単離され、TSVを用いて構築される論理チップ上に積層され得る。コストの影響を受けやすい用途のために、メモリウェハが処理され得るが、インターフェースアレイの第1のサブセットのみがデータ投入され、TSVは生成されない。その後、ダイが単離され、たとえば、従来のC4タイプアセンブリ技法を使用して、論理チップに隣接したパッケージに組み立てられ得る。いくつかの実施形態において、メモリデバイスは、メモリデバイスのためのシステム要素であって、複数のパッドを含むシステム要素と、システム要素と接続されているメモリスタックであって、1つまたは複数のメモリダイ層を有するメモリスタックとを含み、システム要素とメモリスタックとの接続は、第1のメモリダイ層とシステム要素の複数のパッドとを接続するための相互接続を含む。メモリスタック内の単一のメモリダイ層の場合、複数のパッドの第1のサブセットが、システム要素とメモリスタックとの接続のための第1のグループの相互接続に利用され、2つまたは2つを超えるのメモリダイ層の場合、複数のパッドの第1のサブセットおよび追加の第2のサブセットが、システム要素とメモリスタックとの接続のための第1のグループの相互接続および第2のグループの相互接続に利用される。いくつかの実施形態において、複数のパッドの第1のサブセットは、少なくとも1つのパッドが第1のサブセットのパッドの各パッドの間に位置するように離間される。いくつかの実施形態において、メモリダイ層の数が、メモリのためのメモリダイ層の最大数である場合、複数のパッドのすべてのパッドが相互接続に使用される。いくつかの実施形態において、単一のメモリダイ層がメモリスタック内の唯一のメモリダイ層である場合、第1の相互接続ピッチが第1のメモリダイ層とシステム要素との相互接続に使用され、一定数のメモリダイ層がメモリスタック内に存在する場合、第2の相互接続ピッチが第1のメモリダイ層とシステム要素との相互接続に使用され、一定数は2または2を超える数であり、第1の相互接続ピッチは第2の相互接続ピッチよりも大きい。図1は、3D積層メモリの一実施形態を示す。この図示において、3D積層メモリデバイス100は、本明細書においてメモリスタックとも称される1つまたは複数のDRAMメモリダイ層120と結合されているシステム要素110を含む。いくつかの実施形態において、システム要素はシステムオンチップSoCまたは他の同様の要素であってもよい。この図および以下の図の要素は例示のために提示されており、原寸に比例して描かれてはいない。図1は、システム要素110が1つまたは複数のメモリダイ層120のメモリスタックの下に結合されている実施態様を示しているが、実施形態はこの配置には限定されない。たとえば、いくつかの実施形態において、システム要素110は、メモリスタック120に隣接して位置してもよく、したがって、メモリスタック120と隣り合わせの配置に結合されてもよい。この図示において、DRAMメモリダイ層は4つのメモリダイ層を含んでおり、これらの層は、第1のメモリダイ層130、第2のメモリダイ層140、第3のメモリダイ層150、および第4のメモリダイ層160である。しかしながら、実施形態は、メモリスタック120内のいかなる特定の数のメモリダイ層にも限定されず、より多いまたは少ない数のメモリダイ層を含んでもよい。他の要素の中でも、システム要素110は、メモリスタック120に対するメモリコントローラ112を含み得る。いくつかの実施形態において、各メモリダイ層この図示における第4のメモリダイ層160のような、最上部、または最外部のメモリダイ層は除外される可能性があるは、メモリダイ層のシリコン基板を通る経路を提供するための複数のシリコン貫通電極TSVを含む。いくつかの実施形態において、各メモリダイ層は、別のダイ層またはシステム要素110との接続のためのインターフェースを含む。この図示において、第1のメモリダイ層130は、第1のメモリダイ層130とシステム要素110との間の結合のための第1のインターフェース125を含み、第2のメモリダイ層140は、第2のメモリダイ層140と第1のメモリダイ層130との間の結合のための第2のインターフェース135を含み、第3のメモリダイ層150は、第3のメモリダイ層150と第2のメモリダイ層140との間の結合のための第3のインターフェース145を含み、第4のメモリダイ層160は、第4のメモリダイ層160と第3のメモリダイ層150との間の結合のための第4のインターフェース155を含む。いくつかの実施形態において、積層メモリデバイス100は、各メモリダイが論理メモリ相互接続のサブセットを駆動するように構築され、この構造は、メモリスタックとシステム要素110との間の相互接続のピッチを変更することを可能にするために利用される。いくつかの実施形態において、積層メモリデバイス100は、メモリスタック内のメモリダイ層の数を変更することによって相互接続のピッチを変更することを可能にするように離間されている相互接続パッド配置を提供する。図2は積層メモリデバイスの一実施形態の要素を示す。いくつかの実施形態において、積層メモリデバイス200はメモリスタック215を含み、この図示におけるメモリスタックは、4つのメモリダイ層、すなわち、第1のメモリダイ層220、第2のメモリダイ層230、第3のメモリダイ層240、および第4のメモリダイ層250を有する。この図示において、メモリスタックは、システムオンチップまたは同様の素子であってもよいシステム要素210論理チップと称される場合もあるに結合されている。メモリスタックはシステム要素210と直接結合されて示されているが、他の実施態様において、それらの要素は異なる様式で結合されてもよく、たとえば、メモリスタック215およびシステム要素210の両方が、メモリスタックとシステム要素210との間のシリコンインターポーザと結合されてもよい。図2に示すように、メモリダイ層215は、メモリダイ層およびメモリダイ層215の間、またはメモリダイ層220とシステム要素210との間のインターフェースを貫通する信号経路を提供するためのシリコン貫通電極235を含んでもよい。いくつかの実施形態において、積層メモリデバイス200は、各メモリダイが論理メモリ相互接続のサブセットを駆動するように構築され、この構造は、メモリスタックとシステム要素210との間の相互接続のピッチを変更することを可能にするために利用される。4つのメモリダイ層を提供するこの事例において、デバイス200は、各メモリダイ層がメモリ相互接続の四分の一を駆動するように構築され得る。いくつかの実施形態において、積層メモリデバイス200は、メモリスタック内のメモリダイ層の数を変更することによって相互接続のピッチを変更することを可能にするように離間されている相互接続パッド配置を提供する。図3A、図3B、および図4は、様々な数のメモリダイ層を有する積層メモリデバイスの一実施形態の接続を示す。図3Aにおいて提供する図示において、積層メモリデバイス300はメモリスタック315を含み、この図示におけるメモリスタックは、4つのメモリダイ層、すなわち、第1のメモリダイ層320、第2のメモリダイ層330、第3のメモリダイ層340、および第4のメモリダイ層350を有する。この図示において、デバイス300に対する最大数の相互接続を要求するのに十分なメモリダイ層がメモリスタック315内に含まれているため、メモリスタックは、フルナンバのファイン相互接続370によってシステム要素310に結合されている。いくつかの実施形態において、このデバイスアーキテクチャは、図3Aに示す構成において高出力動作のためにフルメモリを提供する。いくつかの実施形態において、相互接続370は、メモリスタック内のメモリダイ層の数が変化するにつれて相互接続ピッチを変更することを可能にするために、より小さいメモリダイに必要とされるパッド間の間隔を提供するパッドレイアウトアーキテクチャたとえば、図5に示すパッドレイアウトなどを利用する。図3Bに提供する図示において、積層メモリデバイス302は、パッケージ基板380を介して接続されているメモリスタック317およびシステム要素312を含み、パッケージ基板は、たとえば、非シリコン基板384、またはシリコン基板ここでは図示していないと結合されているシリコンインターポーザ382であってもよい。この図示において、メモリスタック317はここでも4つのメモリダイ層、すなわち、第1のメモリダイ層322、第2のメモリダイ層332、第3のメモリダイ層342、および第4のメモリダイ層352を含んでいる。この図示において、ここでもデバイス302に対する最大数の相互接続を要求するのに十分なメモリダイ層がメモリスタック317内に含まれているため、メモリスタック317およびシステム要素312は、フルナンバのファイン相互接続372によって基板380と接続されている。いくつかの実施形態において、この代替的なデバイスアーキテクチャは、高出力動作のためにフルメモリも提供することができ、メモリスタック317およびシステム要素312をシリコンインターポーザ382またはシリコン基板に結合するための相互接続372および374は、メモリスタック内のメモリダイ層の数が変化するにつれて相互接続ピッチを変更することを可能にするために、より小さいメモリダイに必要とされるパッド間の間隔を提供するパッドレイアウトアーキテクチャを利用してもよい。対照的に、図4は、単一のメモリダイ層を有する積層メモリデバイスの一実施形態の接続を示す。この図示において、積層メモリデバイス400は、有機基板のような非シリコンパッケージ基板484を通じてシステム要素412と接続しているメモリダイ層422を含む。実施形態はこの配置には限定されず、単一のメモリダイ層422の面はまた、図3Aと同様にシステム要素412の面と結合されてもよく、または、図3Bに示すようにシリコンインターポーザを使用して接続されてもよい。しかしながら、図4に示す実施態様は、製造においてさらに費用節約をもたらすことができる。いくつかの実施形態において、単一のメモリダイ層はデバイス400に対する最大数の相互接続のうちのサブセットしか必要としないため、積層メモリデバイス400は、低減した数の周期的なピッチ接続、すなわちそれぞれ相互接続472および474そのような相互接続は図3Aおよび図3Bに示すファインピッチ相互接続よりも太いによって非シリコン基板484に結合されているメモリダイ層422およびシステム要素412を含む。いくつかの実施形態において、相互接続472および474は、ここでも、メモリスタック内のメモリダイ層の数が変化するにつれて相互接続ピッチを変更することを可能にするために、より少数のメモリダイに必要とされるパッド間の間隔を提供するパッドレイアウトアーキテクチャたとえば、図5に示すパッドレイアウトなどを利用する。いくつかの実施形態において、図3A、図3B、および図4に示すデバイスアーキテクチャは、より少ない費用におけるメモリより安いパッケージ費用による、および高出力動作に使用されるメモリの両方を可能にする。図5は、様々なピッチのインターフェース接続をサポートする積層メモリデバイスのパッドレイアウトの一実施形態を示す。いくつかの実施形態において、メモリデバイスは、デバイス内のメモリダイ層の数に応じて様々なピッチの相互接続を可能にするための、接続間間隔をもたらす、積層メモリデバイスのためのパッドレイアウト500を含む。様々な数のメモリダイ層は、たとえば、図3A、図3B、および図4に示すようなものであってもよい。いくつかの実施形態において、パッドレイアウト500は、データ接続DQ0~DQ4および電力接続この図示におけるVSS、VSSQ、VDDQ、およびVDD2を含む、メモリに必要とされる接続を含んでもよい。いくつかの実施形態において、各メモリダイ層は、デバイスのメモリ相互接続のサブセットを駆動し、それによって、メモリダイ層の数が低減した場合に相互接続の数を低減することが可能になる。いくつかの実施形態において、パッドレイアウトは、単一メモリダイデバイスの相互接続に必要とされるアクティブパッドたとえば、図5における網掛けパッド510が各方向において最小値である1パッド幅離間されるように構築される。いくつかの実施形態において、パッドレイアウトアーキテクチャ500は、より多数のメモリダイ層パッドレイアウトアーキテクチャ500のすべてのパッドを必要とする最大数のメモリダイ層などの接続のための第1の相互接続ピッチ、および、単一のメモリダイ層のような、少数のメモリダイ層に必要とされる、パッド510の部分パッドレイアウトのための第2の相互接続ピッチを可能にする。積層メモリは、メモリデバイス内のメモリダイ層の数に応じて、多くの異なるコンピュータ環境に利用され得る。図6は、積層メモリデバイスを含む装置またはシステムの一実施形態を示すためのブロック図である。コンピュータデバイス600は、ラップトップ、コンピュータタブレット、携帯電話もしくはスマートフォン、無線対応eリーダ、または他の無線モバイルデバイスのようなモバイルコンピュータデバイスを含むコンピュータデバイスを表す。概していくつかの構成要素が示されているが、そのようなデバイスのすべての構成要素がデバイス600に示されているとは限らないことは理解されよう。構成要素は、1つまたは複数のバスまたは他の接続605によって接続され得る。デバイス600は、デバイス600の主要処理動作を実行するプロセッサ610を含む。プロセッサ610は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能論理デバイス、または他の処理手段のような、1つまたは複数の物理デバイスを含むことができる。プロセッサ610によって実行される処理動作は、アプリケーション、デバイス機能、またはその両方が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザまたは他のデバイスとのI/O入出力に関係する動作、電力管理に関係する動作、デバイス600を別のデバイスに接続することに関係する動作、または両方を含む。処理動作は、音響I/O、表示I/O、または両方に関係する動作も含んでもよい。一実施形態において、デバイス600は、音響機能をコンピュータデバイスに提供することに関連するハードウェア音響ハードウェアおよび音響回路などおよびソフトウェアドライバおよびコーデックなどコンポーネントを表す、音響サブシステム620を含む。音響機能は、スピーカ、ヘッドホン、または両方のそのような音響出力、およびマイク入力を含むことができる。そのような機能のためのデバイスは、デバイス600に統合するか、またはデバイス600に接続することができる。一実施形態において、ユーザは、プロセッサ610によって受信および処理される音響コマンドを提供することによって、デバイス600と対話する。表示サブシステム630は、ユーザがコンピュータデバイスと対話するための視覚、触覚、または両方の要素を有する表示を提供するハードウェア表示デバイスなどおよびソフトウェアドライバなどコンポーネントを表す。表示サブシステム630は、ユーザに表示を提供するのに使用される特定のスクリーンまたはハードウェアデバイスを含む表示インターフェース632を含む。一実施形態において、表示インターフェース632は、表示に関連する少なくともいくつかの処理を実行するための、プロセッサ610とは別個のロジックを含む。一実施形態において、表示サブシステム630は、出力および入力の両方をユーザに提供するタッチスクリーンデバイスを含む。I/Oコントローラ640は、ユーザとの対話に関係するハードウェアデバイスおよびソフトウェアコンポーネントを表す。I/Oコントローラ640は、音響サブシステム620、表示サブシステム630、または両方のそのようなサブシステムの一部であるハードウェアを管理するように動作することができる。加えて、I/Oコントローラ640は、それを通じてユーザがシステムと対話し得る、デバイス600に接続する追加のデバイスのための接続点を示す。たとえば、デバイス600に取り付けることができるデバイスは、マイクデバイス、スピーカもしくはステレオシステム、ビデオシステムもしくは他の表示デバイス、キーボードもしくはキーパッドデバイス、または、カードリーダもしくは他のデバイスのような特定のアプリケーションとともに使用するための他のI/Oデバイスを含み得る。上述のように、I/Oコントローラ640は、音響サブシステム620、表示サブシステム630、または両方のそのようなサブシステムと対話し得る。たとえば、マイクまたは他の音響デバイスを通じた入力は、デバイス600の1つまたは複数のアプリケーションまたは機能に対する入力またはコマンドを提供することができる。加えて、音響出力を、表示出力の代わりに、または表示出力に加えて提供することができる。別の例において、表示サブシステムがタッチスクリーンを含む場合、表示デバイスは、少なくとも部分的にI/Oコントローラ640によって管理することができる入力デバイスとしても機能する。I/Oコントローラ640によって管理されるI/O機能を提供するための追加のボタンまたはスイッチもデバイス600上にあることができる。一実施形態において、I/Oコントローラ640は、加速度計、カメラ、光センサもしくは他の環境センサ、または、デバイス600内に含めることができる他のハードウェアのようなデバイスを管理する。入力は、直接ユーザ対話の一部とすることができる他、システムの動作に影響を与えるためのシステムへの環境入力ノイズフィルタリング、輝度検出のための表示の調整、カメラのためのフラッシュの適用、または他の機能などの提供の一部とすることができる。一実施形態において、デバイス600は、電池電力使用状況、電池の充電、および電力節約動作に関係する機能を管理する電力管理650を含む。いくつかの実施形態において、メモリサブシステム660は、デバイス600内の情報を記憶するためのメモリデバイスを含む。プロセッサ610は、メモリサブシステム660の要素に対してデータを読み出しおよび書き込みすることができる。メモリは、不揮発性メモリデバイスに対する電力が遮断されても変化しない状態を有する、揮発性メモリデバイスに対する電力が遮断された場合に不確定な状態を有するメモリデバイス、またはそのようなメモリを両方含むことができる。メモリ660は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータ、ならびに、システム600のアプリケーションおよび機能の実行に関係するシステムデータ長期的または一時的のいずれかにかかわらずを記憶することができる。いくつかの実施形態において、メモリサブシステム660は、図1~図5に示すような積層メモリデバイス662を含んでもよく、積層メモリデバイスは、1つまたは複数のメモリダイ層およびシステム要素を含む。いくつかの実施形態において、積層メモリデバイス662は、メモリダイ層の数に基づく様々な相互接続を可能にし、より少数のメモリダイを利用するデバイスにおいてはより広いピッチの相互接続を使用することを可能にする。接続670は、デバイス600が外部デバイスと通信することを可能にするためのハードウェアデバイスたとえば、無線通信、有線通信、または両方のためのコネクタおよび通信ハードウェアおよびソフトウェアコンポーネントたとえば、ドライバ、プロトコルスタックを含む。デバイスは、他のコンピュータデバイス、無線アクセスポイントまたは基地局、および、ヘッドセット、プリンタ、または他のデバイスなどの周辺機器といった、別個のデバイスであり得る。接続670は、複数の異なるタイプの接続を含むことができる。一般化するために、デバイス600は、セルラ接続672および無線接続674を有して示されている。セルラ接続672は、一般的に、無線通信事業者によって提供されるセルラネットワーク接続を指し、たとえばGSM登録商標グローバルシステムフォーモバイルコミュニケーションズ:globalsystemformobilecommunicationsまたはその変形もしくは派生物、CDMA符号分割多元接続:codedivisionmultipleaccessまたはその変形もしくは派生物、TDM時分割多重化:timedivisionmultiplexingまたはその変形もしくは派生物、または他のセルラサービス規格によって提供されるものなどがある。無線接続674は、セル方式ではない無線接続を指し、パーソナルエリアネットワークBluetooth登録商標など、ローカルエリアネットワークWiFiなど、ワイドエリアネットワークWiMaxなど、および他の無線通信を含むことができる。周辺接続680は、ハードウェアインターフェースおよびコネクタ、ならびに周辺接続を行うためのソフトウェアコンポーネントたとえば、ドライバ、プロトコルスタックを含む。当然のことながら、デバイス600は、他のコンピュータデバイスに対する周辺デバイスでもあり得る他のデバイスへ682とともに、周辺デバイスが接続されているデバイスでもあり得る他のデバイスから684。デバイス600は、一般に、デバイス600上のコンテンツの管理ダウンロード、アップロード、変更、または同期などのような目的のために他のコンピュータデバイスに接続するためのドッキングコネクタを有する。加えて、ドッキングコネクタは、たとえば視聴覚または他のシステムに出力されるコンテンツをデバイス600が制御することを可能にする特定の周辺機器に、デバイス600が接続することを可能にすることができる。独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、デバイス600は、一般的なまたは標準ベースのコネクタを介して周辺接続680を行うことができる。一般的なタイプは、ユニバーサルシリアルバスUSB:UniversalSerialBusコネクタいくつかの異なるハードウェアインターフェースのうちのいずれかを含むことができる、ミニディスプレイポートMDP:MiniDisplayPortを含むディスプレイポート、高精細マルチメディアインターフェースHDMI登録商標:HighDefinitionMultimediaInterface、ファイヤーワイヤ、または他のタイプを含むことができる。上記の記載において、説明を目的として、本発明の完全な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、本発明はこれらの具体的な詳細の一部がなくても実施され得ることは当業者には明らかであろう。他の事例において、既知の構造とデバイスとがブロック図形式で示されている。図示されている構成要素の間には中間構造があってもよい。本明細書に記載または図示された構成要素は、図示または記載されていない追加の入力または出力を有してもよい。様々な実施形態は、様々なプロセスを含み得る。これらのプロセスは、ハードウェアコンポーネントによって実行されてもよく、または、コンピュータプログラムまたは機械実行可能命令に具現化されてもよい。当該命令は、この命令をプログラムされている汎用または専用プロセッサまたは論理回路にプロセスを実行させるのに使用され得る。代替的に、プロセスは、ハードウェアおよびソフトウェアの組合せによって実行されてもよい。様々な実施形態の部分は、コンピュータプログラム命令が記憶されている非一時的なコンピュータ可読記憶媒体を含み得る、コンピュータプログラム製品として提供されてもよい。コンピュータブログラム命令は、1つまたは複数のプロセッサによって実行することによって特定の実施形態によるプロセスを実行するように、コンピュータまたは他の電子デバイスをプログラムするのに使用され得る。コンピュータ可読媒体は、限定されるものではないが、フロッピー登録商標ディスケット、光ディスク、コンパクトディスク読み出し専用メモリCD-ROM:compactdiskread-onlymemory、および光磁気ディスク、読み出し専用メモリROM:read-onlymemory、ランダムアクセスメモリRAM:randomaccessmemory、消去可能プログラマブル読み出し専用メモリEPROM:erasableprogrammableread-onlymemory、電気的消去可能プログラマブル読み出し専用メモリEEPROM:electrically-erasableprogrammableread-onlymemory、磁気もしくは光カード、フラッシュメモリ、または、電子命令を記憶するのに適した他のタイプのコンピュータ可読媒体を含んでもよい。さらに、実施形態はまた、コンピュータプログラム製品としてダウンロードされてもよく、プログラムは、遠隔コンピュータから要求側コンピュータへと転送され得る。方法の多くはそれらの最も基本的な形態で記載されているが、本発明の基本範囲から逸脱することなく、これらの方法のいずれかにプロセスを追加したり、これらの方法のいずれかからプロセスを削除したりすることができ、記載されている事項のいずれかに情報を追加したり、またはそれら事項から差し引いたりすることができる。多くのさらなる変更および適合を行うことができることは、当業者には明らかであろう。特定の実施形態は、本発明を限定するためではなく、例示するために提供されている。本発明の実施形態の範囲は、上記に示された特定の例によって決まるのではなく、添付の特許請求項のみによって決まる。要素Aが要素Bに、または要素Bと結合されていると記載されている場合、要素Aは要素Bに直接的に結合されていてもよく、または、たとえば、要素Cを通じて間接的に結合されていてもよい。明細書または特許請求の範囲が、構成要素、特徴、構造、プロセス、または特性Aが、構成要素、特徴、構造、プロセス、または特性Bを引き起こすcausesと述べているとき、これは、AがBの少なくとも部分的な要因であるが、Bを引き起こすのを助ける少なくとも1つの他の構成要素、特徴部、構造、プロセス、または特性もあり得ることを意味している。本明細書が、構成要素、特徴、構造、プロセス、または特性が含まれてもよいmay、含まれる場合があるmightまたは含まれ得るcouldことを示している場合、その特定の構成要素、特徴、構造、プロセス、または特性が含まれることは、必要ではない。本明細書または特許請求の範囲が1つのaまたはan要素を言及する場合、これは記載されている要素が1つしかないことを意味するものではない。一実施形態とは、本発明を実現したものまたは例である。本明細書において一実施形態anembodiment、1つの実施形態oneembodiment、いくつかの実施形態someembodiments、もしくは他の実施形態otherembodimentsの言及があれば、これは、その実施形態に関連して記載されている特定の特徴、構造、または特性が少なくともいくつかの実施形態に含まれているが、必ずしもすべての実施形態に含まれているとは限らないことを意味する。一実施形態、1つの実施形態、またはいくつかの実施形態が様々に記載されているが、これらは必ずしもすべてが同じ実施形態を参照しているとは限らない。当然のことながら、上記の本発明の例示的な実施形態の記載において、本開示を簡素化し、様々な発明的態様の1つまたは複数の理解を助ける目的で、様々な特徴が、単一の実施形態、図面、または説明に一緒にまとめられていることもある。しかしながら、この開示方法は、特許請求されている発明が各特許請求項に明示的に記載されているよりも多くの特徴を必要とするという意図を反映しているものと、解釈されるべきではない。そうではなく、添付の特許請求の範囲が反映しているように、発明的態様は、上記で開示されている単一の実施形態のすべての特徴に存するとは限らない。したがって、ここで、特許請求の範囲が本明細書に明示的に援用され、各特許請求項は、本発明の別個の実施形態として独立している。