複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続するための、幅の異なる信号線からなる複数のプログラマブル相互接続リソースとからなるプログラマブルロジックデバイス。前記機能ブロックは、論理ブロックからなる請求項1記載のプログラマブルロジックデバイス。前記機能ブロックは、入出力回路からなる請求項1記載のプログラマブルロジックデバイス。第1の幅を有する信号線は、第1の動作パラメータに基づき、前記複数の機能ブロックの一部に相当する複数の機能ブロックに接続され、第2の幅を有する信号線は、第2の動作パラメータに基づき、前記複数の機能ブロックの一部に相当する複数の機能ブロックに接続される請求項1記載のプログラマブルロジックデバイス。前記第1の動作パラメータは信号伝播速度からなり、前記第2の動作パラメータは回路面積からなる請求項4記載のプログラマブルロジックデバイス。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続するための複数のプログラマブル相互接続リソースとからなり、前記リソースは、第1の配線間スペースで互いに離間された第1グループの信号線と、第2の配線間スペースで互いに離間された第2グループの信号線とからなるプログラマブルロジックデバイス。前記第1グループの信号線は、第1の動作パラメータに基づき、前記複数の機能ブロックの一部に相当する複数の機能ブロックに接続され、前記第2グループの信号線は、第2の動作パラメータに基づき、前記複数の機能ブロックの一部に相当する複数の機能ブロックに接続される請求項6記載のプログラマブルロジックデバイス。前記第1の動作パラメータは信号伝播速度からなり、前記第2の動作パラメータは回路面積からなる請求項7記載のプログラマブルロジックデバイス。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続するための複数のプログラマブル相互接続リソースとからなり、前記リソースは第1グループの信号線と第2グループの信号線とからなり、前記第2グループの信号線の1対が、これら信号線間にグランド線を有することで、少なくともこれら信号線の各々が実質的かつ電気的に遮蔽されているプログラマブルロジックデバイス。前記グランド線は、前記信号線対をなす各々の信号線を、実質的かつ電気的に遮蔽することで、意図していない信号の遷移を防止する請求項9記載のプログラマブルロジックデバイス。前記第1グループの信号線は、第1の動作パラメータに基づき、前記複数の機能ブロックの一部に相当する複数の機能ブロックに接続され、前記第2グループの信号線は、第2の動作パラメータに基づき、前記複数の機能ブロックの一部に相当する複数の機能ブロックに接続される請求項9記載のプログラマブルロジックデバイス。前記第1の動作パラメータは回路面積からなり、前記第2の動作パラメータは信頼性からなる請求項11記載のプログラマブルロジックデバイス。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続するための複数のプログラマブル相互接続リソースとからなり、前記リソースは、前記複数の機能ブロックのうち1つのブロックの同一出力に接続される第1型及び第2型のバッファからなり、前記第1型のバッファは前記第2型のバッファより回路の論理段数が少ないプログラマブルロジックデバイス。前記第1型のバッファは、第1の動作パラメータに基づき、機能ブロックからの出力をバッファし、前記第2型のバッファは、第2の動作パラメータに基づき、機能ブロックからの出力をバッファする請求項13記載のプログラマブルロジックデバイス。前記第1の動作パラメータは信号伝播速度からなり、前記第2の動作パラメータは信号経路自由度からなる請求項14記載のプログラマブルロジックデバイス。前記第1型のバッファの出力は、前記第2型のバッファの出力が結合する信号線より少ない信号線に結合する請求項13記載のプログラマブルロジックデバイス。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続するための複数のプログラマブル相互接続リソースとからなり、前記リソースはマルチプレクサからなり、このマルチプレクサは、前記複数の機能ブロックのうち1つのブロックの入力に接続される出力を有し、前記マルチプレクサは、複数の信号線にそれぞれ接続する複数の入力を有し、前記マルチプレクサの入力の1つが、前記マルチプレクサの入力より論理段数が少ない回路を介して前記マルチプレクサの出力に結合されるプログラマブルロジックデバイス。前記マルチプレクサの入力の1つは、第1の動作パラメータに基づき、1つの信号線に接続され、前記マルチプレクサの入力のその他は、第2の動作パラメータに基づき、それぞれの信号線に接続される請求項17記載のプログラマブルロジックデバイス。前記第1の動作パラメータは信号伝播速度からなり、前記第2の動作パラメータは信号経路自由度からなる請求項18記載のプログラマブルロジックデバイス。プログラマブルロジックデバイス上の複数の機能ブロックを相互接続する方法であって、前記複数の機能ブロックの一部に相当する複数の機能ブロックを、各々が第1の幅を有する信号線に接続し、前記複数の機能ブロックの一部に相当する複数の機能ブロックを、各々が第2の幅を有する信号線に接続することからなる方法。プログラマブルロジックデバイス上の複数の機能ブロックを相互接続する方法であって、前記複数の機能ブロックの一部に相当する複数の機能ブロックを、第1の配線間スペースで互いに離間された第1グループの信号線に接続し、前記複数の機能ブロックの一部に相当する複数の機能ブロックを、第2の配線間スペースで互いに離間された第2グループの信号線に接続することからなる方法。プログラマブルロジックデバイス上の複数の機能ブロックを相互接続する方法であって、前記複数の機能ブロックの一部に相当する複数の機能ブロックを、第1グループの信号線に接続し、前記複数の機能ブロックの一部に相当する複数の機能ブロックを、少なくとも1対の配線間にグランド線を有する第2グループの信号線に接続することからなる方法。プログラマブルロジックデバイス上の複数の機能ブロックを相互接続する方法であって、前記複数の機能ブロックのうち1つの機能ブロックの一出力を、第1型のバッファの一入力に接続し、前記機能ブロックの一出力を、前記第1型のバッファより回路の論理段数が少ない第2型のバッファの一入力に接続し、前記第1型及び第2型のバッファの内一方を、動作パラメータに基づき動作可能にすることからなる方法。プログラマブルロジックデバイス上の複数の機能ブロックを相互接続する方法であって、マルチプレクサの出力を、前記複数の機能ブロックのうち1つの機能ブロックの入力に接続し、1つの信号線を前記マルチプレクサの第1の入力に接続し、別の信号線を前記マルチプレクサの第2の入力に接続することからなり、前記第1の入力は、前記第2の入力より論理段数が少ない回路を介して前記出力に結合される方法。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続する相互接続手段とからなり、この相互接続手段は、単位長さ当りの異なる電気抵抗を有するプログラマブルロジックデバイス。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続する相互接続手段とからなり、この相互接続手段は、単位長さ当りの異なる電気結合容量を有するプログラマブルロジックデバイス。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続する相互接続手段とからなり、この相互接続手段は、意図しない信号遷移を削減するプログラマブルロジックデバイス。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続する相互接続手段とからなり、この相互接続手段は、前記複数の機能ブロックのうち1つの機能ブロックの出力を、選択可能な数の回路論理段でバッファするプログラマブルロジックデバイス。複数の機能ブロックと、前記機能ブロックをプログラムにより相互接続する相互接続手段とからなり、この相互接続手段は、前記複数の機能ブロックのうち1つの機能ブロックの複数の入力を、異なる数の回路論理段で多重化するプログラマブルロジックデバイス。本発明の利点は、1又はそれ以上の選択された動作パラメータに関し最適化される一方で、残りのパラメータにおける影響を最小にするプログラマブルロジックデバイスのアーキテクチャを提供することにある。例えば、動作パラメータは、速度、面積、電力、信頼性及び自由度を含む。本発明によれば、a1又はそれ以上の機能ブロックと、b相互接続リソースの複数のグループとからなり、選択された型の各グループは、前記1又はそれ以上の機能ブロックへプログラムにより接続され、少なくとも1つのタイプの第1の数の相互接続リソースは、プログラマブルロジックデバイスの第1の動作パラメータに関し最適化され、同一型の第2の数の相互接続リソースは、第2の動作パラメータに関し最適化される、プログラマブルロジックデバイスが提供される。本発明の更なる実施の形態によれば、前記機能ブロックは、論理ブロックである。本発明の更なる実施の形態によれば、前記機能ブロックは、入出力回路である。一実施の形態によれば、相互接続リソースは、複数の相互接続導体配線を含み、第1の数の導体が、第2の数の導体の導体間スペースより狭い隣接導体間スペースを有するよう選択される。例えば、配線が部分的に1つのユニットと3つのユニットとに分離される。分離された配線は、共に近接した配線よりずっと低い結合容量を有する。低結合容量により配線の信号遅延が減少し、プログラマブルロジックデバイスで実現される回路の到達速度が増加する。互いに近接した配線は占有面積が少ないため、面積に関し最適化される。更なる実施の形態によれば、相互接続リソースは、複数の相互接続導体を含み、第1の数の導体が、第2の数の導体の幅と異なる幅を有するよう選択される。大きな幅を有する配線は抵抗を減少させ、とりわけ長い配線においてその速度を増加させる。狭い幅を有する配線は占有面積を減少させる。更なる実施の形態によれば、相互接続リソースは、一群の相互接続導体配線を含み、経路配線の一部は第1のサイズを有するスイッチで接続され、配線の第2の部分は第2のサイズを有するスイッチで接続される。大きな寸法を有するスイッチは、大きな駆動力を有し、経路配線容量を充放電するのに必要な時間を減少させる。最終結果として速度が増加する。小さなスイッチは遅く、占有面積が少ない。好適な実施の形態によれば、スイッチはパストランジスタで構成する。代替の実施の形態によれば、スイッチはトリステートバッファで構成し、大きなトランジスタを介すか、或いはトリステートバッファの段数バッファサブブロックの数を変えることで速度の点で優れた構成となる。更なる実施の形態によれば、相互接続リソースは、相互接続導体配線を結合する複数のマルチプレクサ又はトリステートバッファスイッチを含み、第1の数のマルチプレクサ又はトリステートバッファは、第2の数のマルチプレクサ又はトリステートバッファと異なる回路トポロジーを有する。好適な実施の形態によれば、マルチプレクサ又はトリステートバッファスイッチは、幾つかのスイッチに関し最も高速にするような回路トポロジーを有すると共に、他のスイッチに関しては最も面積効率の高いトポロジーを有する。例えば、16:1マルチプレクサを、16個の独立したパストランジスタ単一段の16:1マルチプレクサで実現しても良いし、或いは4段に縦列接続した2:1マルチプレクサの1組で実現しても良い。単一段の16:1マルチプレクサは速度の点では好ましいが、大きな面積を必要とする。更なる実施の形態によれば、相互接続リソースは、相互接続導体配線を論理ブロックの入力又は出力に接続するか、或いは相互接続導体の2つの異なる部分を接続するための複数のプログラム可能なスイッチを含む。第1の数の配線は、それらに接続された少ない容量負荷でより速い少数の経路スイッチを有し、第2の数の配線は、それらに接続されたより数の多いスイッチを有する。従って、幾つかの配線に接続される経路スイッチの数を減少させることで、配線の容量負荷が減少する。例えば、幾つかの配線は、それらを駆動する20個のプログラム可能なスイッチを有していてもよく、他のものは、たった10個でもよい。少数のスイッチで駆動される配線は、より高速である。なぜなら、スイッチによる寄生負荷が少なく、配線ごとに必要なスイッチの面積が少ないからである。幾つかの経路配線にのみ接続されるスイッチの数を減少することで、プログラマブルロジックデバイスの自由度を削減することなく、配線に加わる負荷をより軽減し、配線速度を増加させることが可能になる。この手法により幾つかの配線にのみ接続されるスイッチの数を減少することで、面積を抑制することが可能になる。更なる実施の形態によれば、相互接続リソースは、配線の一部が論理ブロック又はI/Oブロックへの超高速経路を有し、かつ、第二の部分がより経路自由度が高い複数の経路配線を含む。これは、非平衡のツリー状トポロジーに従い、経路配線と論理ブロック又はI/Oブロックの入力ピンの間に、マルチプレクサを結合することで達成される。更なる実施の形態によれば、相互接続リソースは、論理ブロックの入力と相互接続配線との間のインターフェースの2つのタイプの入力ピンを含む。1つの組の入力ピンは、速度に関し最適化され、他のものは、経路自由度につき最適化される。超高速配線を論理ブロックの特殊入力ピンに接続することで、これら入力ピンを少数の経路配線で駆動することが可能となり、従って、それらと経路配線との間のマルチプレクサをより小さく高速にすることができる。第2グループのピンは多数の経路配線で駆動されるため、多数の配線を論理ブロックに接続し、プログラマブルロジックデバイスの自由度を向上することができる。更なる実施の形態によれば、相互接続リソースは、論理ブロックの出力又はI/Oブロックの出力と相互接続配線との間のインターフェースに設けた2つの異なるタイプのバッファを含む。各出力ピンは2つのグループのバッファに接続される。バッファの1つのグループは、より少ない段数のため、より低い内在する遅延を有し、かつ、それに接続されるより少数の相互接続配線を有するため、より低い全体的な遅延を有する。第2のグループは、それをロードするためのより多くのプログラム可能なスイッチを有するため、低速であるが、経路自由度はより高い。最終的に得られる効果は、速度臨界接続には、より高速かつ自由度の低いバッファのグループが使用され、一方、非速度臨界接続には、より低速かつ自由度の高いバッファのグループが使用される。その結果、プログラマブルロジックデバイスに実現される回路の速度は増加される一方で、経路自由度は維持される。他の実施の形態によれば、プログラマブルロジックデバイスが、配線間の間隔が増加しているか、或いは配線間にグランドシールド線を有するか、或いは作動信号を利用する多数配線を含むことで、意図しない遷移や配線不良を抑制する。他の配線としては、小さな配線間隔を有し、シールド線のないものを利用することで、面積に関し最適化する。本発明の他の実施の形態によれば、あるタイプの相互接続リソースを、2つ又はそれ以上の動作パラメータに関し最適化してもよい。他の実施の形態によれば、2つ又はそれ以上のタイプの相互接続リソースを、各々、2つ又はそれ以上の動作パラメータに関し最適化してもよい。本発明の実施例につき図面を参照して例示的に説明する。便宜のため、説明中の数字は、図中と同一数字の構造体を参照する。図1を参照すれば、先行技術に係る典型的なプログラマブルロジックデバイスのアーキテクチャを数字10で概略的に示す。プログラマブルロジックデバイスは、規則的な配列になるよう配置した多数の論理ブロック12と、論理ブロック12の間の垂直方向及び水平方向のチャネルに配置した相互接続配線14からなる。論理ブロック12は、多くの機能のうちの1つを実行し、その実現に関しては周知である。典型的には、論理ブロックは入力又は出力ピンを有する。プログラマブルスイッチ16を使用して、相互接続配線14を論理ブロックの入力又は出力ピンに接続する。プログラマブルスイッチ17を相互接続配線14の交点に配置し、2つの異なる相互接続配線どうしを接続する。プログラマブルロジックデバイスにおける相互接続ネットワークの詳細設計またはアーキテクチャが、相互接続リソースの電気的特性に影響を与えるパラメータをとても広い範囲で考慮する必要があるという視点に、本発明は基づいている。これら特性は、論理ブロックと相互接続配線間のインターフェース、相互接続配線の幅及び配線間の間隔、各相互接続配線を他の相互接続配線に接続するために使用するプログラマブルスイッチのタイプパストランジスタ又はトリステートバッファ、プログラマブルスイッチを構成するトランジスタの寸法、相互接続ネットワーク内のプログラマブルスイッチの分布、プログラマブルロジックデバイスにおける相互接続配線14の長さが異なるセグメントすなわち分割された部分の分布を含む。各選択は、複合トレードオフの釣合いと他のパラメータとの相互作用とに関係しており、Betz等によるディープサブミクロンFPGAsのためのアーキテクチャおよびCADの第7章に、これらトレードオフがより詳細に説明されており、参考例としてここに挙げておく。従って、図2を参照すれば、本発明の一実施例に係るプログラマブルロジックデバイスのアーキテクチャは、その概要が数字20で表現される。論理ブロック12は規則的な配列になるよう配置され、相互接続リソースは、論理ブロック12の周りにネットワークを形成する行と列として概略的に示される。相互接続リソースは、スイッチ、配線、及び論理ブロックに相互接続するインターフェースを含む。図2の概略図において、速度に関し最適化される配線は濃い黒色の線で示し、一方、面積密度に関し最適化される配線は淡い黒色の線で示す。高速配線は、低速配線より更に互いの間隔を取っている。広く離間した配線24は、全配線の一部分であり、動作速度の向上のため互いに離間している。狭く離間した配線26は最小距離で離間させ、回路の正常動作を可能とし、プログラマブルロジックデバイスの表面積を最適化する。図3は、現実的なプログラマブルロジックデバイスのアーキテクチャで実現される際の20個のベンチマーク回路の1組により達成する平均速度を示す。縦軸は臨界経路遅延を示す。横軸は、広い間隔でレイアウトした経路トラックの一部を示す。好適な実施例において、この幅は、2.5ミクロンオーダーのプログラマブルロジックデバイスの製造工程で許容される最小スペースより大きい。残りのトラックは、回路の正常動作を可能とするための最小間隔でレイアウトする。好適な実施例において、この最小幅は、0.5ミクロンオーダーのプログラマブルロジックデバイスの製造工程で許容される最小スペースに等しい。グラフから以下の事項を確認できる。全ての配線の間隔が広いプログラマブルロジックデバイスは、全ての配線の間隔が最小のプログラマブルロジックデバイスより15速い。しかしながら、トラックの約20の間隔が広い場合、13の回路の速度向上が得られる。従って、経路トラックのたった20の間隔を増大することで、必要な金属領域の面積の増加を最小にすると共に、達成可能な速度上昇を殆ど全てもちあわせている。20が、FPGAの速度を最大にし、面積を最小にするのに使用するのに最適の割合であるとすると、必ずしも正確には20である必要はない。正確な割合は、プログラマブルロジックデバイスの製造工程と、プログラマブルロジックデバイスの設計者に依存する。プログラマブルロジックデバイスの設計者は、配線を20広げるのに必要なスペースは、結果として得られる速度向上とのあまりにも大きなトレードオフであり、従って、少ない割合の配線を広げることを決定するかもしれない。逆に言えば、設計者は、面積の増加は高速を得るためのトレードオフとして価値があるとして大きな割合の配線を広げる決定をするかもしれない。従って、プログラマブルロジックデバイスは回路の様々な変更を実現するための自由度をもちあわせている。代替の実施例において、好適な実施例で記載したのと同様の結果を達成することができる。前述したように、配線間の間隔に加え、回路速度に影響を与える要因の幾つかは、配線幅、スイッチのサイズ、論理ブロックのサイズ、スイッチの回路設計、論理ブロックと相互接続と間のインターフェースの回路設計等である。前述と同様の方法で、これら要因全てに関し、面積の最小限の増加でプログラマブルロジックデバイスの速度向上が可能となる。実施例の1つのシナリオとして、1つの相互接続リソースの一部が速度に関し最適化され、残りの部分は面積に関し最適化される。残りの相互接続リソースは、速度と面積との相互関係に基づきリソースにより一定幅又は一定間隔で実現される。例えば、スイッチの一部のサイズを変えると共に、回路中の配線の幅および配線の間隔を等しく保つことが可能となる。従って、前述したように、プログラマブルロジックデバイスは最小面積で最大速度を達成すると共に、回路の様々な設計変更を行うための自由度を持ち合わせる。回路上の全ての構成要素は、完全に同一の効果を持ち合わせていないかもしれない。構成要素中で速度に関し最適化する必要のある部分は、構成要素により異なるかもしれない。更なる実施例において、複数の構成要素が同時に最適化される。例えば、スイッチサイズの一部と配線幅の一部が共に増加され、可能な速度上昇のうち大部分の速度上昇を得るために使用する面積を最適化する。この実施例は、二つの構成要素の組み合わせに限定されない。むしろ、構成要素の数として可能な数の構成要素の全てを同時に最適化してもよい。図2を参照すれば、相互接続リソースは、複数の相互接続導体又は配線を含む。選択された第1の部分の隣接する導体間の間隔は、残りの部分の導体間の間隔より狭い。更に間隔を広げた配線は、近接した間隔の配線より結合容量がずっと低い。より低い結合容量は、配線の信号遅延を減少させ、かつプログラマブルロジックデバイスで実現される回路の達成可能な速度を増大させる。大きな金属ピンにより増大した金属領域面積減少した配線密度が損失であり、このことは、概ねプログラマブルロジックデバイスの面積を増大させる。更なる実施例において、相互配線リソースは、第1及び第2のタイプの複数の相互接続導体又は配線を含み、第1のタイプは、第2のタイプと導体幅が異なる。大きな幅を有する配線は小さな抵抗を有し、とりわけ長い配線において大きな速度を有する。大きな金属ピンにより増大した金属領域面積減少した配線密度が損失であり、このことは、概ねプログラマブルロジックデバイスの面積を増大させる。更なる実施の形態によれば、相互接続リソースは、複数の相互接続導体又は配線を含み、経路配線は第1又は第2のいずれかのタイプを有するスイッチで結合される。第1のタイプのスイッチは、第2のタイプのスイッチとサイズが異なる。これらスイッチの駆動力を増大することで、経路配線容量を充放電するのに必要な時間が減少する。最終結果として速度が増加する。これら大きなスイッチが必要とする活性領域の増大が損失であり、このことは、概ねプログラマブルロジックデバイスの面積を増大させる。図4a及び図4bに概略的に示す更なる実施の形態によれば、相互接続リソースは、相互接続導体又は配線を結合する複数のマルチプレクサ又はトリステートバッファスイッチを含み、第1のタイプのマルチプレクサ又はトリステートバッファは、第2のタイプのマルチプレクサ又はトリステートバッファと異なるスイッチトポロジーを有する。好適な実施の形態によれば、マルチプレクサ又はトリステートバッファスイッチは、幾つかのスイッチに関し最も高速にするような回路トポロジーを有すると共に、他のスイッチに関しては最も面積効率の高いトポロジーを有する。例えば、16:1マルチプレクサを、16個の独立したパストランジスタ単一段の16:1マルチプレクサで実現しても良いし、或いは4段に縦列接続した2:1マルチプレクサの1組で実現しても良い。単一段の16:1マルチプレクサは速度の点では好ましいが、大きな面積を必要とする。更なる実施の形態によれば、図5に示すように、相互接続リソースは、相互接続導体又は配線に接続する複数の経路スイッチを含む。第1又は第2のタイプのスイッチは群を形成するよう配置され、それぞれ数が異なる。従って、幾つかの経路配線に接続される経路スイッチの数を減少させることで、配線の容量負荷が減少する。例えば、幾つかの経路配線は、それらを駆動する20個の経路スイッチを有していてもよく、他のものは、たった10個でもよい。少数のスイッチで駆動される配線は、より高速である。なぜなら、スイッチによる寄生負荷が少なく、配線ごとに必要なスイッチの面積が少ないからである。少数のスイッチに接続される配線が経路自由度を減少させることは損失であり、多くの経路スイッチに経路配線を接続するよう多くの異なる構成に加えることは出来ない。仮にあまりにも多くの配線の経路自由度が減少した場合、プログラマブルロジックデバイスの配線の可能性に非常に大きな影響がある。すなわち、多くの応用回路をプログラマブルロジックデバイスの経路からはずすか動作させないか、或いは、より多くの経路配線を自由度の減少を補償するためプログラマブルロジックデバイスに追加する必要がある。より多くの経路配線を自由度の減少を補償するためプログラマブルロジックデバイスに追加することで、プログラマブルロジックデバイスの自由度が増加する。幾つかの経路配線にのみ接続されるスイッチの数を減少することで、プログラマブルロジックデバイスの自由度を過度に削減することなく、配線に加わる負荷をより軽くし、配線速度を増加させることが可能になる。この手法により、幾つかのスイッチの数を減少することで、面積を抑制することが可能になる。更なる実施の形態によれば、図6a及び図6bに示すように、相互接続リソースは、論理ブロック又はI/Oブロックへの超高速経路を有する複数の経路配線を含む。これは、経路配線と論理ブロック又はI/Oブロックの入力ピンの間のマルチプレクサが非平衡のツリー状トポロジーを有することで達成される。超高速経路は、正規の配線よりも少ない多重化の段数を介しマルチプレクサの入力へ接続される。最終的に得られる結果として、配線の幾つかの部分が論理ブロックの入力ピンへの超高速経路を有する。経路配線の1部のみが、論理ブロックの入力ピンへの超高速経路を利用するが、ツリーを非平衡とすることで、マルチプレクサへの入力の複数の部分常に半分未満を超高速にすることは、単純には可能ではない図5参照。更なる実施の形態によれば、プログラマブルロジックデバイスが、論理ブロックへの超高速経路を有する経路配線のグループを含む。論理ブロックは、超高速経路への専用の入力を有する。論理ブロック上の特殊入力ピンにこれら配線を接続することで、これら入力ピンを少数の経路配線で駆動することが可能となり、従って、それらと経路配線との間のマルチプレクサをより小さく高速にすることができる。このような超高速入力ピンの数を制限し、殆どの入力ピンは高い自由度を有するので、マルチプレクサは大きくかつ低速であり、図7に示すように、プログラマブルロジックデバイスの経路自由度を小さく保つ。更なる実施の形態によれば、プログラマブルロジックデバイスは、論理ブロック又はI/Oブロックの出力ピンにより超低遅延で駆動する配線を含む。これは、超内在遅延を有しかつ少ない段数を有する分離した出力ピンドライバを使用することで達成可能である。段数が少ないので、出力バッファは、標準的な出力ピンドライバより駆動力が低く、従って、論理ブロックドライバが通常駆動する配線の副次的な1組のみを駆動することが重要である。より多くの段数を有する別のドライバーを使用し、正規の経路配線を駆動し、図8に示すように、経路自由度の損失を回避する。更なる実施の形態によれば、故障を回避するため幾つかの配線を最適化することで、ヘテロ性を更に拡張する。この実施の形態においては、プログラマブルロジックデバイスは、増大した間隔を有する配線を有するか、又はそれら配線の間にグランドされたシールド配線を有するか、或いは差動信号を使用することで、意図しない遷移や配線不良を抑制する。例えば、1配線上のスイッチ遷移により、寄生結合による隣接する配線上の意図しない遷移を引き起こさないよう、閾値以下で、プログラマブルロジックデバイスの隣接配線間のクロストークを低減することがしばしば必要となる。意図しない遷移又は故障により、プログラマブルロジックデバイスで実現される回路が誤動作を起すこととなる。もし、典型的には配線間の間隔を増大するか、これら配線間にグランドされたシールド配線を付加するか、或いは、差動信号を使用することで相互接続配線の一部のみが故障の無いよう設計される場合、プログラマブルロジックデバイスは、必要とする面積の顕著な増加を伴わずに、高い信頼性を有する動作を行うことが可能となる。この特徴を利用し、プログラマブルロジックデバイスの回路の配置配線を行うために使用するコンピュータ支援設計ツールは、経路配線に不良が無いことを認識し、かつ、ユーザが入力するか、或いは回路ネットリストを解析することで、クロック信号や非同期制御信号のようなクリティカル信号を不良の無い配線上のみに知的に経路するのに十分賢くなければならない。本発明は、特定の実施の形態を参照して説明したが、当業者にとって、添付する請求の範囲に概要した本発明の精神や範囲を逸脱しない範囲で種々の変更が可能であることは言うまでもない。