"主表面を有する半導体基板と、前記半導体基板の前記主表面上に形成される活性領域と、平面視における前記活性領域の周辺に形成されるゲート接続領域と、前記活性領域上に形成される複数の第1のトランジスタに挟まれる領域に形成される、前記第1のトランジスタと前記第1のトランジスタよりも上側の層とを電気的に接続するための第1の接続層と、前記ゲート接続領域上に形成される第2のトランジスタと、前記第2のトランジスタよりも上側の層とを電気的に接続するための第2の接続層とを備えており、前記第1の接続層には第1の導電部と第2の導電部とを含み、前記第2の接続層には第3の導電部を含む、半導体装置。前記第2および第3の導電部に含まれる導電性不純物の濃度は、前記第1の導電部に含まれる導電性不純物の濃度よりも高い、請求項1に記載の半導体装置。前記第1の接続層において、前記第1の導電部上に前記第2の導電部が形成される、請求項2に記載の半導体装置。前記第1の導電部に含まれる導電性材料の結晶粒は、前記第2および第3の導電部に含まれる導電性材料の結晶粒よりも大きい、請求項1~3のいずれかに記載の半導体装置。主表面を有する半導体基板と、前記半導体基板の前記主表面上に形成される活性領域と、平面視における前記活性領域の周辺に形成されるゲート接続領域と、前記活性領域上に形成される複数の第1のトランジスタに挟まれる領域に形成される、前記第1のトランジスタと前記第1のトランジスタよりも上側の層とを電気的に接続するための第1の接続層と、前記ゲート接続領域上に形成される第2のトランジスタと、前記第2のトランジスタよりも上側の層とを電気的に接続するための第2の接続層とを備えており、前記第1の接続層には第4の導電部を含み、前記第2の接続層には第5の導電部と第6の導電部とを含む、半導体装置。前記第5の導電部に含まれる導電性不純物の濃度は、前記第4および第6の導電部に含まれる導電性不純物の濃度よりも高い、請求項5に記載の半導体装置。前記第2の接続層において、前記第5の導電部上に前記第6の導電部が形成される、請求項6に記載の半導体装置。前記第5の導電部に含まれる導電性材料の結晶粒は、前記第4および第6の導電部に含まれる導電性材料の結晶粒よりも大きい、請求項5~7のいずれかに記載の半導体装置。前記第2の接続層の電気抵抗は、前記第1の接続層の電気抵抗よりも低い、請求項1~8のいずれかに記載の半導体装置。前記第1のトランジスタの側壁には、側壁絶縁膜と、前記側壁絶縁膜を覆う枠付け絶縁膜とが形成されている、請求項1~9のいずれかに記載の半導体装置。主表面を有する半導体基板を準備する工程と、前記半導体基板の前記主表面上に、活性領域と、平面視における前記活性領域の周辺に配置されるゲート接続領域とを形成する工程と、前記活性領域上に形成される複数の第1のトランジスタに挟まれる領域に形成される層間絶縁層が除去されることにより、第1の開口部を形成する工程と、前記第1の開口部が形成されることにより露出された前記第1のトランジスタの側壁を覆うように枠付け絶縁膜を形成する工程と、前記第1の開口部を充填するように第1の導電層を形成する工程と、前記第1の導電層を形成する工程の後、前記ゲート接続領域に形成される第2のトランジスタのゲート電極の一部を除去するように第2の開口部を形成する工程と、前記第1の開口部における前記第1の導電層の一部を除去して第1の導電部を形成する工程と、前記第1の開口部における前記第1の導電部上、および前記第2の開口部を充填するように第2の導電層を形成する工程と、前記第1および第2の開口部上における前記第2の導電層を除去することにより、前記第1の導電部および前記第2の導電層の一部としての第2の導電部を含み、前記第1のトランジスタと前記第1のトランジスタよりも上側の層とを電気的に接続するための第1の接続層と、前記第2の導電層の一部としての第3の導電部を含み、前記第2のトランジスタと前記第2のトランジスタよりも上側の層とを電気的に接続するための第2の接続層とを形成する工程とを備える、半導体装置の製造方法。前記第2の開口部を形成する工程は、前記第2の開口部と平面的に重なる領域以外の領域を覆う感光剤のパターンにより、前記第1の導電層をパターニングする工程と、前記感光剤のパターンを除去した後、前記第1の導電層をパターニングする工程において形成された前記第1の導電層のパターンを用いて、前記第1の導電層をパターニングする工程において前記第1の導電層がエッチングされた領域と平面的に重なる、前記第1の導電層の下側に接する層から前記第2のトランジスタの前記ゲート電極に達する領域までの各層の一部を除去する工程とを含む、請求項11に記載の半導体装置の製造方法。前記第2の導電層に含まれる導電性不純物の濃度は、前記第1の導電層に含まれる導電性不純物の濃度よりも高い、請求項11または12に記載の半導体装置の製造方法。前記第1の接続層において、前記第1の導電部上に前記第2の導電部が形成される、請求項13に記載の半導体装置の製造方法。主表面を有する半導体基板を準備する工程と、前記半導体基板の前記主表面上に、活性領域と、平面視における前記活性領域の周辺に配置されるゲート接続領域とを形成する工程と、前記ゲート接続領域に形成される第2のトランジスタのゲート電極の一部を除去するように第2の開口部を形成する工程と、前記第2の開口部を充填するように第3の導電層を形成する工程と、前記第3の導電層を形成する工程の後、前記活性領域上に形成される複数の第1のトランジスタに挟まれる領域に形成される層間絶縁層が除去されることにより、第1の開口部を形成する工程と、前記第1の開口部が形成されることにより露出された前記第1のトランジスタの側壁を覆うように枠付け絶縁膜を形成する工程と、前記第2の開口部における前記第3の導電層の一部を除去して第5の導電部を形成する工程と、前記第2の開口部における前記第5の導電部上、および前記第1の開口部を充填するように第4の導電層を形成する工程と、前記第1および第2の開口部上における前記第4の導電層を除去することにより、前記第4の導電層の一部としての第4の導電部を含み、前記第1のトランジスタと前記第1のトランジスタよりも上側の層とを電気的に接続するための第1の接続層と、前記第5の導電部および前記第4の導電層の一部としての第6の導電部を含み、前記第2のトランジスタと前記第2のトランジスタよりも上側の層とを電気的に接続するための第2の接続層とを形成する工程とを備える、半導体装置の製造方法。前記第3の導電層に含まれる導電性不純物の濃度は、前記第4の導電層に含まれる導電性不純物の濃度よりも高い、請求項15に記載の半導体装置の製造方法。前記第2の接続層において、前記第5の導電部上に前記第6の導電部が形成される、請求項16に記載の半導体装置の製造方法。SRAMの活性領域に形成される複数のトランジスタと同一の層には層間絶縁層が形成される。当該トランジスタとより上側の層とを電気的に接続するために、複数のトランジスタに挟まれた領域に導電性のプラグが形成される。複数のトランジスタに挟まれた領域には、プラグを形成するための開口部が形成される。この開口部とは、複数のトランジスタと同一の層に形成される層間絶縁層をエッチング除去することにより形成される。このエッチングは、複数のトランジスタを構成するゲート電極などの外側の面に形成された、上記層間絶縁層とのエッチング選択比の高い絶縁層をストッパ膜としてストップする。近年の半導体装置の高集積化および微細化により、上記接続層の幅が狭くなっているため、互いに隣接する1対のトランジスタ間でのショートマージンの確保が難しくなっている。ここでショートマージンとは、上記接続層を形成するための開口部を形成する際になされるエッチング量の、当該1対のトランジスタの間での短絡を抑制するために許容される誤差を意味する。すなわち活性領域において、互いに隣接する1対のトランジスタ間に形成される、当該トランジスタとより上側の層とを電気的に接続するプラグの幅が狭くなることにより、開口部を形成するためのエッチング量の誤差が許容範囲ショートマージンを超えることにより、1対のトランジスタ同士が当該プラグを介在して短絡する可能性がある。上記短絡を抑制するために、活性領域に形成されるトランジスタの側壁、特に側壁絶縁膜の外側に、追加の絶縁膜枠付け絶縁膜が形成されることがある。しかしSRAMにおいて、たとえば平面視において活性領域の外部に配置されたトランジスタのゲート電極と、より上部に配置される層とを接続するプラグを形成するための開口部が形成された状態で、上記枠付け絶縁膜が形成されれば、上記開口部の内壁面にも枠付け絶縁膜が形成される。そのため、上記開口部から形成されるプラグを導電性の接続層として利用することが困難になる。特開2004-79696号公報に開示されるSRAMは、隣接するトランジスタ同士の間の領域は大部分が絶縁層で形成されており、プラグの外側は厚い絶縁層で覆われる。このような構成であるため、特開2004-79696号公報においては枠付け絶縁膜は必要ない。このため、特開2004-79696号公報においては上記の問題を考慮していない。また特開2000-182991号公報においては、活性領域および活性領域の周辺との双方において、トランジスタと、より上側に配置される層とがプラグにより電気的に接続される構成について開示されていない。したがって上記の枠付け絶縁膜を形成する際の問題を考慮していない。さらに、特開2004-79696号公報においては、半導体装置のプラグを構成する導電層の不純物濃度の分布に関する記載がない。このため、プラグの物性から当該半導体装置の機能たとえば導電性などを最適化することが困難である。本発明は、以上の問題に鑑みなされたものである。その目的は、活性領域における上記プラグと、活性領域の外部における上記プラグとの双方を有する、微細化された半導体装置において、枠付け絶縁膜を確実に形成し、かつ導電性などの機能を最適化することが可能な半導体装置およびその製造方法を提供することである。本発明の一実施例による半導体装置は以下の構成を備えている。上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に形成される活性領域と、平面視における活性領域の周辺に形成されるゲート接続領域と、活性領域上に形成される複数の第1のトランジスタに挟まれる領域に形成される、第1のトランジスタと第1のトランジスタよりも上側の層とを電気的に接続するための第1の接続層と、ゲート接続領域上に形成される第2のトランジスタと、第2のトランジスタよりも上側の層とを電気的に接続するための第2の接続層とを備えている。上記第1の接続層には第1の導電部と第2の導電部とを含み、第2の接続層には第3の導電部を含む。本発明の他の実施例による半導体装置は以下の構成を備えている。上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に形成される活性領域と、平面視における活性領域の周辺に形成されるゲート接続領域と、活性領域上に形成される複数の第1のトランジスタに挟まれる領域に形成される、第1のトランジスタと第1のトランジスタよりも上側の層とを電気的に接続するための第1の接続層と、ゲート接続領域上に形成される第2のトランジスタと、第2のトランジスタよりも上側の層とを電気的に接続するための第2の接続層とを備えている。上記第1の接続層には第4の導電部を含み、第2の接続層には第5の導電部と第6の導電部とを含む。本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に、活性領域と、平面視における活性領域の周辺に配置されるゲート接続領域とが形成される。上記活性領域上に形成される複数の第1のトランジスタに挟まれる領域に形成される層間絶縁層が除去されることにより、第1の開口部が形成される。上記第1の開口部が形成されることにより露出された第1のトランジスタの側壁を覆うように枠付け絶縁膜が形成される。上記第1の開口部を充填するように第1の導電層が形成される。上記第1の導電層が形成された後、ゲート接続領域に形成される第2のトランジスタのゲート電極の一部を除去するように第2の開口部が形成される。上記第1の開口部における第1の導電層の一部を除去して第1の導電部が形成される。上記第1の開口部における第1の導電部上、および第2の開口部を充填するように第2の導電層が形成される。上記第1および第2の開口部上における第2の導電層を除去することにより、第1の導電部および第2の導電層の一部としての第2の導電部を含み、第1のトランジスタと第1のトランジスタよりも上側の層とを電気的に接続するための第1の接続層と、第2の導電層の一部としての第3の導電部を含み、第2のトランジスタと第2のトランジスタよりも上側の層とを電気的に接続するための第2の接続層とが形成される。本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に、活性領域と、平面視における活性領域の周辺に配置されるゲート接続領域とが形成される。上記ゲート接続領域に形成される第2のトランジスタのゲート電極の一部を除去するように第2の開口部が形成される。上記第2の開口部を充填するように第3の導電層が形成される。上記第3の導電層が形成された後、活性領域上に形成される複数の第1のトランジスタに挟まれる領域に形成される層間絶縁層が除去されることにより、第1の開口部が形成される。上記第1の開口部が形成されることにより露出された第1のトランジスタの側壁を覆うように枠付け絶縁膜が形成される。上記第2の開口部における第3の導電層の一部を除去して第5の導電部が形成される。上記第2の開口部における第5の導電部上、および第1の開口部を充填するように第4の導電層が形成される。上記第1および第2の開口部上における第4の導電層を除去することにより、第4の導電層の一部としての第4の導電部を含み、第1のトランジスタと第1のトランジスタよりも上側の層とを電気的に接続するための第1の接続層と、第5の導電部および第4の導電層の一部としての第6の導電部を含み、第2のトランジスタと第2のトランジスタよりも上側の層とを電気的に接続するための第2の接続層とが形成される。本実施例によれば、活性領域に形成される第1の接続層を構成する導電部と、ゲート接続領域に形成される第2の接続層とを構成する導電部が異なる。このため、当該半導体装置の第1および第2の接続層の導電性などの機能を、当該半導体装置の設計条件などに応じて高い自由度で最適化することができる。本実施例の一の局面における製造方法によれば、枠付け絶縁膜による第1の開口部が形成され、その内部が第1の導電層により充填された状態で、第2の開口部が形成される。したがって上記本実施例の効果に加えて、第2の開口部に枠付け絶縁膜が形成される不具合を抑制することができる。すなわち適正に枠付け絶縁膜を形成することにより、活性領域の各トランジスタ間の短絡を確実に抑制することができる。本実施例の他の局面における製造方法によれば、第2の開口部の内壁面の全体が被覆された状態で、枠付け絶縁膜による第1の絶縁膜が形成される。したがって上記本実施例の効果に加えて、第2の開口部に枠付け絶縁膜が形成される不具合を抑制することができる。すなわち適正に枠付け絶縁膜を形成することにより、活性領域の各トランジスタ間の短絡を確実に抑制することができる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1図1を参照して、本実施の形態の半導体装置DVは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板SUBの主表面上に複数種類の回路が形成されている。一例として、半導体装置DVを構成する回路として、信号入出力回路、DA-ADコンバータ、電源回路、CPU、Flashメモリ、およびSRAMStaticRandomAccessMemoryが挙げられる。半導体装置DVを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置DVの外部に配置される回路との電気信号の入出力などがなされる。DA-ADコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置DVの駆動に必要な電力の供給や、当該電力の制御がなされる。CPUでは論理回路による論理演算が行なわれる。またFlashメモリやSRAMではデータの格納が行なわれる。次に、本実施の形態としての半導体装置の構成について図2のメモリセルを挙げて説明する。図2を参照して、本実施の形態における半導体装置は、ビット線対BLおよびZBLと、ワード線WLと、フリップフロップ回路と、1対のアクセストランジスタT5,T6とを有するSRAMをメモリセルとして有する。フリップフロップ回路は、ドライバトランジスタT1,T2と、負荷トランジスタT3,T4とを有している。ドライバトランジスタT1および負荷トランジスタT3は一方のCMOSComplementaryMetalOxideSemiconductorインバータを形成し、ドライバトランジスタT2と負荷トランジスタT4は他方のCMOSインバータを形成している。フリップフロップ回路は、これらの2つのCMOSインバータからなる。SRAMはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるSRAMはさらに、DRAMDynamicRandomAccessMemoryとしてのキャパシタC1,C2を有している。フリップフロップ回路を構成するドライバトランジスタT1,T2は、たとえばnチャネル型のMOSトランジスタである。負荷トランジスタT3,T4は、たとえばpチャネル型のTFTThinFilmTransistorである。またアクセストランジスタT5,T6は、たとえばnチャネル型のMOSトランジスタである。このように本実施の形態のSRAMは、負荷トランジスタがTFTであり、かつDRAMとしてのキャパシタが付加された、いわゆるAdvancedSRAMである。フリップフロップ回路においては、ドライバトランジスタT1および負荷トランジスタT3のゲート電極とキャパシタC1とが互いに電気的に接続され、これらはアクセストランジスタT6のソース電極Sと電気的に接続される。アクセストランジスタT6のソース電極SはドライバトランジスタT2および負荷トランジスタT4のドレイン電極Dと電気的に接続されており、これらが接続された領域は第1の記憶ノード部として機能する。ドライバトランジスタT2および負荷トランジスタT4のゲート電極とキャパシタC2とが互いに電気的に接続され、これらはアクセストランジスタT5のソース電極Sと電気的に接続される。アクセストランジスタT5のソース電極SはドライバトランジスタT1および負荷トランジスタT3のドレイン電極Dと電気的に接続されており、これらが接続された領域は第2の記憶ノード部として機能する。ドライバトランジスタT1,T2のソース電極SはGND電位に電気的に接続されており、負荷トランジスタT3,T4のソース電極Sは、電圧Vccを印加するVcc配線電源供給配線に電気的に接続されている。さらにキャパシタC1,C2は、上記電圧Vccの1/2である電圧Vcc/2を印加するVcc/2配線に電気的に接続されている。1対のビット線対BLおよびZBLのそれぞれは、1対のアクセストランジスタT5およびT6のドレイン電極Dと接続される。次に、図2に示す半導体装置のより具体的な構成について、図3の概略断面図を用いて説明する。ただし図3の断面図は、特定の領域における断面の態様を示す図ではなく、図2に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。図3を参照して、本実施の形態に係る半導体装置は、たとえばシリコン単結晶からなるp型の半導体基板SUBの一方の主表面に形成されている。半導体基板SUBの表面はSTIShallowTrenchIsolationにより電気的に分離されている。このSTIは、半導体基板SUBの表面に形成された溝内に絶縁層SIを埋め込むことにより形成されている。このSTIによって電気的に分離された半導体基板SUBの表面に複数のトランジスタTGが形成されている。半導体基板SUBの表面のうち活性領域には、たとえばp型の導電性不純物が注入されたp型ウェル領域PWLが形成されている。活性領域上に形成されるトランジスタTG第1のトランジスタは、1対のソース/ドレイン領域S/Dと、ゲート絶縁膜GIと、ゲート電極GEと、絶縁膜ILとを有している。1対のソース/ドレイン領域S/Dの各々は半導体基板SUBの表面に形成されている。ゲート絶縁膜GIは1対のソース/ドレイン領域S/Dに挟まれる半導体基板SUBの表面上に形成されている。ゲート電極GEおよび絶縁膜ILはゲート絶縁膜GI上に形成されており、ゲート電極GEと絶縁膜ILとの積層構造を有している。ゲート電極GEはたとえば多結晶シリコンの薄膜とタングステンの薄膜とが積層されたいわゆるポリサイド構造タングステンシリサイド:WSiとなっている。絶縁膜ILはたとえばシリコン酸化膜および/またはシリコン窒化膜からなり、当該絶縁膜ILをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。このゲート電極GE、絶縁膜ILの側壁には側壁絶縁膜SWが形成されている。側壁絶縁膜SWも絶縁膜ILと同様に、当該側壁絶縁膜SWをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。側壁絶縁膜SWは、シリコン酸化膜とシリコン窒化膜との組合せが好ましい。なおゲート電極GE上に絶縁膜ILが形成されるが、図3の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極GEは他の配線と電気的に接続されている。半導体基板SUBの表面のうち、平面視における活性領域の周辺ゲート接続領域である絶縁層SIの上にもトランジスタTGを構成するゲート電極GEなどが配置されている。活性領域の周辺外部に形成されるトランジスタTGは、活性領域のトランジスタTGと共通のゲート電極GEなどが、活性領域の周辺外部にまで延在する構成を有している。なお図3の断面図においては、ゲート接続領域のトランジスタTGのソース/ドレイン領域S/Dが示されていない。これは当該トランジスタTGのソース/ドレイン領域は、ゲート接続領域のゲート電極GEは活性領域にまで達するようにたとえば紙面奥行き方向に延在しており、活性領域にソース/ドレイン領域S/Dが形成されているためである。ここではゲート接続領域に形成される、ゲート絶縁膜GIとゲート電極GEなどとが積層された構造も、ゲート接続領域に形成されるトランジスタTG第2のトランジスタと呼ぶこととする。隣接するトランジスタTGのゲート電極GEと絶縁膜ILとの積層構造の間を埋め込むように、たとえばシリコン酸化膜からなる層間絶縁層II1が形成されている。この層間絶縁層II1にはコンタクトホール開口部が形成されており、それらのコンタクトホールなどにはプラグ第1の接続層CT、プラグ第2の接続層SNCが埋め込まれている。プラグCT,SNCはたとえば多結晶シリコンにより形成される導電領域を有することが好ましい。層間絶縁層II1の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層II2,II3,II4,II5,II6が順次形成されており、層間絶縁層II6の上面に接するように、たとえばシリコン窒化膜からなる層間絶縁層I1が形成されている。さらに層間絶縁層I1の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層II7,II8,II9,II10が順次形成されている。層間絶縁層II2上には、互いに間隔をあけて複数のビット線BLが形成されている。ビット線BLは図2の紙面奥行き方向に延在している。ビット線BLの側壁面に接するように側壁絶縁膜が形成されている。ビット線BLは、たとえば1層または複数層のコンタクト導電層CTCにより、ソース/ドレイン領域S/Dと電気的に接続されている。層間絶縁層II3上には、下層配線2Gが形成されている。下層配線2Gは、たとえばコンタクト導電層CTC,SCにより、より上層に形成されるキャパシタとトランジスタTGとを電気的に接続するために配置される配線である。下層配線2Gは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線2Gは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタTGなどがたとえばnチャネル型トランジスタである場合には、下層配線2Gは当該トランジスタTGとの電気的な接続を容易にするため、たとえばn型の不純物イオンを含む多結晶シリコンから構成されていてもよい。層間絶縁層II4上には、多結晶シリコン層TPが形成されている。多結晶シリコン層TPは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、SRAMの負荷トランジスタT3,T4図1参照としてのTFTのチャネル領域と、そのチャネル領域を挟む1対のソース/ドレイン領域とを有している。また多結晶シリコン層TPには、TFTに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層TPは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。層間絶縁層II5上には、TFTのゲート電極層TDが形成されている。ゲート電極層TDは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。ゲート電極層TDと下層配線2Gとの電気的な接続は、データノードコンタクトDBと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトDBはゲート電極層TDから下層配線2Gに向けて延在する途中で、多結晶シリコン層TPの端部と接し、多結晶シリコン層TPと電気的に接続されるものである。データノードコンタクトDBは、SRAMのフリップフロップ回路クロスカップルを形成するための導電層であり、たとえばゲート電極層TDと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトDBは、ゲート電極層TDから下層配線2Gまで、層間絶縁層を貫通するように、半導体基板SUBの主表面に略垂直な方向に延在するように形成されることが好ましい。データノードコンタクトDBは、ゲート電極層TDより上方の層、たとえばゲート電極層TDとキャパシタとを電気的に接続するように形成されてもよく、下層配線2Gより下方の層、たとえば下層配線2Gとコンタクト導電層SCとを電気的に接続するように形成されてもよい。この場合データノードコンタクトDBは、たとえばキャパシタからゲート電極層TD、多結晶シリコン層TPおよび下層配線2Gを貫通し、コンタクト導電層SCに達するように形成されてもよい。層間絶縁層II6上には、キャパシタが形成される。キャパシタは、データノードコンタクトDBの上面に接することにより、データノードコンタクトDBと電気的に接続されている。キャパシタより上方の、たとえば層間絶縁層II8上および層間絶縁層II9上には、メタル配線MTLが形成されている。メタル配線MTLはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルBRLにて覆われることが好ましい。また上記のメタル配線MTL同士の接続や、メタル配線MTLとビット線BLとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層MCTによりなされることが好ましい。次に、図4~図5を参照しながら、図3に示す半導体装置の、特にトランジスタTGが形成される層の態様について、より詳細に説明する。図4ABの図中の矩形で囲まれる領域はユニットセルを示しており、ユニットセル中の特にV-V線に沿う部分および、図3中の特に丸点線Vで囲んだトランジスタTGが形成される領域については、図5により詳細に示される。図4Aを参照して、当該図中に示された範囲内においては、各構成要素のパターンは、図の上下方向に関する中央部を左右方向に延在する直線に関して対称となるように配置されている。活性領域1Fは、概ね図3のp型ウェル領域PWLに相当する領域である。図4Aおよび図5を参照して、活性領域1Fを横切るようにゲート電極GEおよび絶縁膜ILが形成されている。この活性領域1Fには、平面視においてゲート電極GEおよび絶縁膜ILを挟み込むように1対のソース/ドレイン領域が形成されている。このようにドライバトランジスタとアクセストランジスタとが構成されている。したがって図5のユニットセル内の活性領域に形成される1対のトランジスタTGのうち左方のトランジスタTGがドライバトランジスタT1,T2、右方のトランジスタTGがアクセストランジスタT5,T6と考えることができる。また活性領域の周辺ゲート接続領域に形成されるトランジスタTGについても、図4Aのユニットセルの右上に配置されたドライバトランジスタT1,T2と考えることができる。図4Bおよび図5を参照して、平面視における活性領域において半導体基板SUBの主表面に沿う方向に複数並ぶように形成されるトランジスタTGに挟まれる領域に形成されるプラグCT第1の接続層は、各トランジスタTGの上方において複数のトランジスタTGを跨ぐように形成されている。また平面視におけるゲート接続領域においてトランジスタTGと接続されるプラグSNC第2の接続層は、ゲート電極GEおよび絶縁膜ILの一部をエッチングした領域を埋めるように、ゲート電極GEの内部に食い込むように形成されている。プラグSNCは上記の態様により、ゲート電極GEと電気的に接続される。プラグCTは活性領域において,プラグSNCはゲート接続領域において、トランジスタTGと、たとえばビット線BLや下部配線2G図3参照などトランジスタTGよりも上側の導電層とを、電気的に接続するために形成されている。上記の電気的な接続においては、コンタクト導電層CTC,SCおよびデータノードコンタクトDB図3参照などが用いられる。図5を参照して、活性領域の各トランジスタTGの側壁絶縁膜SWを含む、ゲート電極GEなどの積層構造の外側の面側壁面を覆うように、枠付け絶縁膜WSWが形成されている。つまり複数のトランジスタTGに挟まれる領域の外側側壁は、側壁絶縁膜SWに加えて、側壁絶縁膜SWを覆うように追加で形成された枠付け絶縁膜WSWに覆われている。言い換えれば枠付け絶縁膜WSWは、複数のトランジスタTGに挟まれた領域に形成される、層間絶縁層などの開口部の内部の側壁面を覆うように内部の側壁面上に形成されている。すなわち隣接するトランジスタTG同士の間に導電性のプラグCTが形成されているが、プラグCTとトランジスタTGゲート電極GEなどとの間に枠付け絶縁膜WSWが挟まれるため、隣接するトランジスタTG同士の短絡が抑制される。枠付け絶縁膜WSWは、たとえばシリコン窒化膜から形成されていることが好ましい。枠付け絶縁膜WSWは、側壁絶縁膜SWの少なくとも一部を覆うように形成されることが好ましく、側壁絶縁膜SWの全面を覆うように形成されることがより好ましい。また枠付け絶縁膜WSWは絶縁膜ILの上面を覆うように形成されてもよい。一方、ゲート接続領域のトランジスタTGは、たとえば側壁絶縁膜SWを覆うようにライナー膜LFが形成されている。ライナー膜LFはたとえばシリコン窒化膜からなることが好ましい。ライナー膜LFは絶縁膜IL上の一部の領域を覆ってもよい。プラグCTには導電部PP1a第1の導電部と導電部PP2a第2の導電部との2層の導電部を有しており、いずれも活性領域におけるトランジスタTGのソース/ドレイン領域S/Dに達するように延びる。このようにして、プラグCTはソース/ドレイン領域S/Dと電気的に接続されている。プラグSNCには導電部PP2b第3の導電部の1層の導電部を有しており、トランジスタTGのゲート電極GEと電気的に接続されている。ゲート接続領域においては、トランジスタTGと同一の層には層間絶縁層II1が形成されている。本実施の形態においては、プラグCT,SNCを構成する導電部PP1a,PP2a,PP2bは、いずれも多結晶シリコンからなることが好ましい。導電部PP1aに含まれる多結晶シリコンの導電性不純物の濃度は、導電部PP2a,PP2bに含まれる多結晶シリコンの導電性不純物の濃度よりも低いことが好ましい。逆に言えば、導電部PP2a,PP2bに含まれる導電性不純物の濃度は、導電部PP1aに含まれる導電性不純物の濃度よりも高いことが好ましい。本実施の形態においては、導電部PP2aは導電部PP1aの上側に形成される。このため2層の導電部PP1a,PP2aが形成されたプラグCTは、下側の導電部における導電性不純物の濃度が、上側の導電部における導電性不純物の濃度よりも低いことが好ましい。プラグCTが導電部PP1a,PP2aの2層の導電部を有していることは、以下のように検証可能である。まず上記2層それぞれにおける導電性不純物の濃度が異なる場合には、上記2層のエッチング速度の差を利用して確認することができる。また上記2層それぞれの導電性不純物の濃度がほぼ同じである場合においても、両者の界面に薄く形成される酸化膜の存在を確認したり、両者の界面において多結晶シリコンの結晶が不連続となることを確認したりすれば、2層の多結晶シリコンの導電層が積層されていることが確認できる。たとえば導電部PP2a,PP2bに含まれる導電性不純物の濃度は、導電部PP1aに含まれる導電性不純物の濃度の2倍以上であることがより好ましい。しかし当該半導体装置の設計仕様や要求される機能などに応じて、導電部PP2a,PP2bと導電部PP1aとに含まれる導電性不純物の濃度の関係は任意に調整することができ、たとえば導電部PP2a,PP2bと導電部PP1aとの導電性不純物の濃度がほぼ同じであってもよい。上記の構成により、本実施の形態においては、全体としてプラグSNCの方がプラグCTよりも導電性不純物の濃度が高く、電気抵抗が低いことが好ましい。本実施の形態においては、導電部PP1aに含まれる導電性材料多結晶シリコンの結晶粒は、導電部PP2a,PP2bに含まれる導電性材料多結晶シリコンの結晶粒よりも大きいことが好ましい。ここで結晶粒の大きさは、結晶粒の平均の大きさ粒径を示すものとする。ここで結晶粒の粒径とは、レーザ回折散乱法による粒子径分布測定方法を用いて測定した場合における、小粒径側から大粒径側に向けて当該粉末の体積を積算した累積体積が50となる箇所における粉末断面の直径の値を意味する。結晶粒の形状や大きさ自体は、たとえばSEMScanningElectronMicroscopeやTEMTransmissionElectronMicroscopeにより観察することができる。このように結晶粒の大きさが異なれば、プラグCTにおいて2層の導電部PP1a,PP2aが形成されることが容易に検証できる。導電部PP1aは導電部PP2aより下側に形成されるため、導電部PP1aは導電部PP2aより先に形成される。つまり導電部PP1aは導電部PP2aより長時間、熱処理などにより加熱される。このため導電部PP1aは導電部PP2aより結晶成長が進み、結晶粒が大きくなる傾向がある。また活性領域およびゲート接続領域のトランジスタTGは、いずれもゲート絶縁膜GIおよびゲート電極GEの側面が追加絶縁膜ETIで覆われていることが好ましい。追加絶縁膜ETIは当該領域の近傍における電界を緩和する目的で形成され、たとえばシリコン酸化膜により形成されることが好ましい。次に、本実施の形態の半導体装置AdvancedSRAMの、特に図5に示す領域の製造方法について、図6~図17を参照しながら説明する。図6を参照して、まずたとえばp型不純物を含むシリコン単結晶からなる半導体基板SUBが準備される。次に、半導体基板SUBの主表面上において活性領域と、活性領域間を区画する絶縁層SI後にゲート接続領域となる領域を含むとが形成される。具体的には図示されないが、まず半導体基板SUBの一方上側の主表面上に、たとえばシリコン酸化膜からなるパッド酸化膜と、シリコン窒化膜とが順に形成される。次に、通常の写真製版技術およびエッチング技術により、絶縁層SIが形成される領域におけるパッド酸化膜、シリコン窒化膜、および半導体基板SUBの一部が除去される。この処理により絶縁層SIが形成される領域における半導体基板SUBの一部には溝が形成される。この溝を充填するように、たとえばCVDChemicalVaporDeposition法により、シリコン酸化膜が堆積されることにより、絶縁層SIが形成される。絶縁層SIが形成された後、半導体基板SUBの主表面上のパッド酸化膜を残して、たとえばウェットエッチング技術により、シリコン窒化膜およびシリコン酸化膜が除去される。次に、通常の写真製版技術を用いて、不純物領域としてのウェルを形成したい領域に開口を有するレジスト膜のパターンが形成される。当該レジスト膜をマスクとして、通常の注入技術により、p型ウェル領域PWLを形成する領域における半導体基板SUBの内部に、ボロンBなどのp型不純物のイオンが注入される。p型不純物のイオンが形成された後、通常の熱処理が行なわれることにより、当該不純物が拡散され、p型ウェル領域PWLが形成される。以上により、半導体基板SUBの主表面上に、活性領域と、活性領域間を区画する絶縁層SIとが形成される。図7を参照して、上記のパッド酸化膜が除去された後、たとえば熱酸化法を用いて、ゲート絶縁膜GIが半導体基板SUBの主表面の上面絶縁層SIの上面を除くを覆うように形成される。ゲート絶縁膜GIはたとえばシリコン酸化膜からなることが好ましい。ゲート絶縁膜GIの上面を覆うように、たとえばCVD法により多結晶シリコンの薄膜が形成され、さらにたとえばスパッタ法によりタングステンタングステンシリサイド:WSiの薄膜が形成される。多結晶シリコンの薄膜およびタングステンの薄膜は、タングステンシリサイドいわゆるポリサイド構造としてのゲート電極GEを形成するためのものである。さらにその上面を覆うように、たとえばCVD法により、絶縁膜ILが形成される。絶縁膜ILはたとえばシリコン窒化膜の単層であってもよいし、シリコン窒化膜とシリコン酸化膜いわゆるテトラエトキシシランTEOS膜との2層からなってもよい。次に通常の写真製版技術およびエッチング技術により、トランジスタTGを構成する積層構造となるようにパターニングされた後、当該積層構造のゲート絶縁膜GIおよびゲート電極GEの側壁面にはたとえばシリコン酸化膜からなる追加絶縁膜ETIが形成される。この追加絶縁膜ETIはゲート電極GEを酸化することにより形成される。図7においては追加絶縁膜ETIはゲート絶縁膜GIおよびゲート電極GEの側壁面を覆う。次に、上記の構成された積層構造をマスクとして、通常の注入技術により、p型ウェル領域PWL内の半導体基板SUBの主表面に、n型不純物領域が形成される。さらに上記の積層構造を覆うようにシリコン酸化膜やシリコン窒化膜などの絶縁膜が形成された後、通常の写真製版技術およびエッチング技術により、上記積層構造の側壁面を覆う側壁絶縁膜SWとしてパターニングされる。その後さらに、通常の注入技術により、p型ウェル領域PWL内の半導体基板SUBの主表面に、n型不純物領域が形成される。このようにして形成されたn型不純物領域が、トランジスタTGのソース/ドレイン領域S/Dとなる。その後、さらに上記積層構造および半導体基板SUBの表面上を覆うように、たとえばCVD法により、たとえばシリコン窒化膜からなるライナー膜LFが形成される。以上の工程により、活性領域、ゲート接続領域ともにトランジスタTGが形成される。以上の絶縁膜ILおよび側壁絶縁膜SW、ライナー膜LFは、後に形成される層間絶縁層II1をエッチングする際のストッパ膜として形成される。このため上記の各絶縁膜は上記の材料に限らず、層間絶縁層II1と異なる材料、特に層間絶縁層II1とのエッチング選択比の高い絶縁膜材料からなることが好ましい。図8を参照して、たとえばCVD法を用いてシリコン酸化膜ホウ素-リンテトラエチルオルトシリケートBPTEOS膜からなる層間絶縁層II1が形成される。層間絶縁層II1は図7の積層構造を覆うように半導体基板SUBの主表面上に形成される。その後、熱処理により層間絶縁層II1の最上面が平坦化される。その後、たとえばCMPChemicalMechanicalPolishingと呼ばれる平坦化処理により、層間絶縁層II1の最上面が研磨される。この研磨は、層間絶縁層II1とは異なる材料により形成されたライナー膜LFや絶縁膜ILに高さ厚みの点で達することにより停止終了することが好ましい。図9を参照して、図8において研磨された最上面にたとえばシリコン酸化膜からなる予備絶縁膜RIが形成される。予備絶縁膜RIは後述する図10に示すドライエッチングの際に初期段階として絶縁膜を除去するいわゆるブレイクスルー工程において、層間絶縁層II1とともに絶縁膜ILがエッチングされることを抑制するためのものである。したがって予備絶縁膜RIは絶縁膜ILと異なる絶縁膜ILとのエッチング選択比の高い絶縁膜材料であるシリコン酸化膜から形成されることが好ましい。次に、図9および図10を参照して、レジストパターンPHRが形成された後、まず上記のブレイクスルー工程において、レジストパターンPHRに覆われないすなわち活性領域における予備絶縁膜RIがエッチングにより除去される。予備絶縁膜RIに引き続き、活性領域における隣接するトランジスタTGに挟まれる領域の層間絶縁層II1がエッチングにより除去される。図10および図11を参照して、図10において層間絶縁層II1が除去された領域におけるライナー膜LFが除去される。この処理により、後にプラグCTを形成するための第1の開口部CV1が形成される。なお図10の工程において除去されなかった予備絶縁膜RIは、レジストパターンPHRが除去された後、たとえばライナー膜LFが除去される際に除去される。この場合はライナー膜LFとともに予備絶縁膜RIが除去される条件を用いて両者が除去される。また、後工程における多結晶シリコン層を形成する前にウェットエッチングを行なうことにより予備絶縁膜RIが除去されてもよい。図12を参照して、たとえばCVD法により、図11において形成された第1の開口部CV1を構成する内壁面、すなわち活性領域におけるトランジスタTGの側壁面を覆うように、半導体基板SUBの主表面上および層間絶縁層II1上に、たとえばシリコン窒化膜などの絶縁膜が形成される。その後、通常の写真製版技術およびエッチング技術により、図11において形成された第1の開口部CV1を構成する内壁面、すなわち活性領域におけるトランジスタTGの側壁面を覆うように、当該絶縁膜からなる枠付け絶縁膜WSWが形成される。図13を参照して、たとえばCVD法により、たとえば多結晶シリコンからなり導電性不純物を含む第1の導電層PP1が形成される。第1の導電層PP1は、枠付け絶縁膜WSWが形成された第1の開口部CV1を充填するように形成される。図14を参照して、通常の写真製版技術により、ゲート接続領域におけるトランジスタTGのゲート電極GEと、より上側の層とを電気的に接続するプラグSNC図5参照を形成するためのレジストパターンPHR感光剤が形成される。図15を参照して、図14のレジストパターンPHRを用いて、通常のエッチング技術により、後にプラグSNCを形成するための第2の開口部CV2が形成される。具体的には、以下の手順により第2の開口部CV2が形成されることが好ましい。まず当該レジストパターンPHRにより、ゲート接続領域のゲート電極GEと平面視において重なる領域の第1の導電層PP1が除去されるようにパターニングされる。次に、レジストパターンPHRが除去された後、第1の導電層PP1のパターンをマスクとして用いることにより、除去された第1の導電層PP1の真下における絶縁膜IL、層間絶縁層II1が除去される。少なくとも、形成される第2の開口部CV2の底面の一部がゲート電極GEの特に最上面に達するように、第1の導電層PP1の下側に接する層からゲート電極GEの最上面までの間に配置される各層の一部が除去されることが好ましい。第2の開口部CV2はその少なくとも一部が、ゲート電極GEと接するように形成されることが好ましい。また第2の開口部CV2は一部の領域においてオーバーエッチングされることにより、たとえば絶縁層SIに達するように形成されてもよい。図16を参照して、図15の工程の後に、さらにゲート電極GEの一部がエッチング除去される。このため第2の開口部CV2は、その内壁面がゲート電極GEの内部に食い込むように形成される。このようにすることにより、第2の開口部CV2の内壁面とゲート電極GEの内部との接触面積が、第2の開口部CV2の平面視における面積よりも大きくなるように第2の開口部CV2が形成されることがより好ましい。ゲート接続領域のゲート電極GEがエッチングされるとき、活性領域においては、第1の開口部CV1を充填するように形成された第1の導電層PP1の一部上側の一部分が併せて除去される。これはゲート電極GEを構成するWSiポリサイド構造と、第1の導電層PP1とのエッチング選択比が低いためである。ただし第2の開口部CV2を形成するためのエッチング除去とは別の工程により、第1の開口部CV1における第1の導電層PP1の一部が除去されてもよい。このように第1の開口部の内部における第1の導電層PP1の一部が除去されることにより、第1の導電部PP1aが形成される。上記のようにレジストパターンPHRは最上層の第1の導電層PP1のエッチングのみに用いて、より下側の各層は第1の導電層PP1のパターンをマスクとしてエッチングすることにより、以下の作用効果を有する。すなわちレジストパターンPHRを用いてエッチング除去されるのは第1の導電層PP1のみであるため、レジストパターンPHRをより薄く形成することができる。レジストパターンPHRを薄く形成すれば、レジストパターンPHRの開口部のアスペクト比が過剰に大きくなるのを抑制する観点から、形成されるレジストパターンPHRの開口部の幅も小さくなる。そのためより幅の小さい第2の開口部CV2を形成することが可能となる。また、レジストパターンPHRを除去した後に追加のエッチングを行なうことにより、エッチングにより形成される開口部の内壁面に、レジストパターンPHRなどに起因するデポ物堆積物が付着することを抑制することができる。図17を参照して、第1の開口部CV1内のうち第1の導電層PP1が除去された領域第1の導電部上、および第2の開口部CV2を充填するように、たとえばCVD法により第2の導電層PP2が形成される。第2の導電層PP2は、たとえば多結晶シリコンからなり導電性不純物を含むことが好ましい。ここで第1の導電層PP1と第2の導電層PP2とに含まれる導電性不純物は、形成される半導体装置の設計仕様等に応じて最適の濃度とすることができる。このため第1の導電層PP1と第2の導電層PP2との当該濃度が異なっていてもよく、たとえば第2の導電層PP2は第1の導電層PP1よりも、含まれる導電性不純物の濃度が高くなっていてもよい。その後、およそトランジスタTG絶縁膜ILの最上面の高さより上側に形成される第2の導電層PP2がエッチバックされる。このようにすれば、図5に示すように、第2の導電層PP2は、第1の開口部CV1においては第2の導電部PP2aとして形成され、第2の開口部CV2においては第3の導電部PP2bとして形成される。たとえば第2の導電層PP2が第1の導電層PP1より含まれる導電性不純物の濃度が高ければ、第2および第3の導電部PP2a,PP2bは、第1の導電部PP1aよりも含まれる導電性不純物の濃度が高くなる。その結果、全体として第3の導電部PP2bを含むプラグSNCは、全体として第1および第2の導電部PP1a,PP2aを含むプラグCTよりも、導電性不純物の濃度が高くなるため、電気抵抗が低くなる。次に、比較例である図18~図24を参照しながら、本実施の形態の作用効果について説明する。まず図18を参照しながら、比較例における本実施の形態の図5に示す領域の構成について説明する。図18を参照して、比較例における本実施の形態の図5に示す領域は、プラグCTおよびプラグSNCがいずれも単一の導電部PP1aのみを含んでいる。ここに含まれる導電部PP1aの代わりに上記の導電部PP2aが用いられてもよい。すなわち比較例においては本実施の形態のように、プラグCTにおける導電部が2層となっていない。また活性領域に形成されるトランジスタTGのそれぞれには枠付け絶縁膜WSWが形成されていない。絶縁膜ILの上面上にはライナー膜LFが形成されており、ライナー膜LFを介在して層間絶縁層II1が形成されている。なおドライバトランジスタのソース/ドレイン領域S/Dのいずれか一方は、低濃度n型不純物領域S/D1と、低濃度n型不純物領域S/D1よりも濃度の高い高濃度n型不純物領域S/D2との2つの領域を有していてもよい。このようにすれば、アクセストランジスタの駆動能力に対するドライバトランジスタの駆動能力の割合を示すいわゆるβ比の値を向上し、SRAM全体の機能を向上することができる。またプラグCTから不純物領域S/Dへの導電性不純物の拡散に起因する、プラグCTと不純物領域S/Dとの接合部におけるリーク電流を低減することができる。上記されないが、本実施の形態においても図18と同様に不純物領域S/D1とS/D2とを有する構成を有してもよい。以上の点において、上記比較例は本実施の形態と異なっている。次に図19~図24を参照しながら、比較例の半導体装置AdvancedSRAMの、特に図18に示す領域の製造方法について説明する。図19を参照して、基本的に本実施の形態の図6~図7に示す各工程と同様の処理がなされた後、図8の工程と同様に層間絶縁層II1が形成される。その後、層間絶縁層II1の上面が研磨されることなく、層間絶縁層II1上に、図14の工程と同様に、プラグSNC図5参照を形成するためのレジストパターンPHR感光剤が形成される。図20~図21を参照して、その後図15~図16の工程と同様の処理がなされることにより、第2の開口部CV2が形成される。図22を参照して、レジストパターンPHRが形成された後、活性領域における隣接するトランジスタTGに挟まれる領域の層間絶縁層II1がエッチングにより除去され、第1の開口部CV1が形成される。図23を参照して、レジストパターンPHRが除去された後、露出されたライナー膜LFがエッチング除去される。図24を参照して、第1の開口部CV1および第2の開口部CV2のほぼ全体を充填するように、単一種類の導電層PP1が形成される。その後、上記導電層PP1がエッチバックされることにより、導電部PP1aを含むプラグCTを有する図18に示す構成が形成される。なお図18~図24の比較例においても、本実施の形態と同様に、ドライバトランジスタのソース/ドレイン領域S/Dの双方がS/D1およびS/D2を有さず単一の不純物領域のみを有する構成であってもよい。以下、本実施の形態の作用効果について説明する。以上のように、ゲート接続領域の第2の開口部CV2が第1の開口部CV1よりも先に形成される場合、第1の開口部CV1が形成された後に第2の開口部CV2の内壁面が露出した状態で第1の開口部CV1に枠付け絶縁膜WSW図12参照を形成すれば、第2の開口部CV2の内壁面にも意図せず絶縁膜WSWが形成されることがある。第2の開口部CV2プラグSNCはゲート電極GEとの接触面積を大きくし、ゲート電極GEとの接触抵抗を小さくする目的で、ゲート電極GEの一部をエッチングするように形成される。このため第2の開口部CV2の内壁面に枠付け絶縁膜WSWが形成されれば、プラグSNCのゲート電極との接触抵抗が著しく増加し、ゲート接続領域におけるトランジスタTGの機能が損なわれる可能性がある。このような問題を回避するために図18~図24においては、枠付け絶縁膜WSWが形成されない。したがって微細化により第1の開口部CV1の幅が狭くなれば、トランジスタTGのストッパ膜がショートマージンを超える誤差だけ過剰にエッチングされた場合に、形成されるプラグCTがゲート電極GEと短絡する可能性がある。このため本実施の形態においては、第1の開口部CV1を先に形成し、枠付け絶縁膜WSWを形成する。このため、たとえ第1の開口部CV1が絶縁膜を過剰にエッチングするように形成されていても、追加で形成された枠付け絶縁膜WSWにより、プラグCTを構成する導電部とゲート電極GEとの短絡が抑制される。また第1の開口部CV1の内部が第1の導電層PP1で充填された状態で第2の開口部CV2が形成されるので、第2の開口部CV2を形成するエッチングに伴い、第1の開口部CV1の真下の半導体基板SUBがエッチングされるなどの不具合の発生を抑制することができる。第1の導電層PP1が半導体基板SUBの表面を保護するためである。第1の開口部CV1に形成された第1の導電層PP1の一部は、第2の開口部CV2を形成するためのエッチングに伴い除去されるが、このため第1の開口部CV1の内部にも第2の導電層PP2を形成することが可能となり、むしろ好都合である。本実施の形態においては、活性領域のプラグCTは、導電部PP1aと導電部PP2aとの2層の導電部を有する。これは第1の開口部CV1が形成された後に第1の導電層PP1導電部PP1aが形成され、その後第2の開口部CV2が形成された後に第1の開口部CV1および第2の開口部CV2には第2の導電層PP2導電部PP2aが形成されるためである。このように第1の開口部CV1と第2の開口部CV2との導電層PP1,PP2の形成を別工程とすることにより、プラグCTを構成する導電部を2層構造とすることができる。導電部を2層構造とすることにより、各導電部に含まれる導電性不純物の濃度を適宜変更することができる。このため当該半導体装置の設計仕様等に応じたプラグCTの電気抵抗、トランジスタTGとの接触抵抗などの電気的特性を調整する自由度を高めることができる。たとえば本実施の形態においては、プラグCTの上側に形成される導電部PP2aにおける導電性不純物の濃度が、プラグCTの下側に形成される導電部PP1aにおける導電性不純物の濃度よりも高くなっている。すなわちプラグCTの下側において上側よりも導電性不純物の濃度が低くなっている。このため、プラグCTの下側の導電部PP1aから、これに接続されるソース/ドレイン領域S/Dに導電性不純物が拡散し、トランジスタTGの電気的特性に影響を与える不具合が起こる可能性を低減することができる。また上記の構成とするために、第1の導電層PP1よりも第2の導電層PP2の導電性不純物の濃度を高くすれば、プラグSNCと、ゲート接続領域におけるゲート電極GEとの接触抵抗をより小さくすることができる。このためゲート接続領域におけるトランジスタTGの駆動能力をより高めることができる。このようにプラグCTは、特にソース/ドレイン領域S/Dと接続される下部において、導電性不純物の濃度がより低いことが好ましく、プラグSNCは、ゲート電極GEと接続される下部において、導電性不純物の濃度がより高いことが好ましい。すなわち、プラグSNCの電気抵抗が、プラグCTの電気抵抗よりも低くなることがより好ましい。実施の形態2本実施の形態は、実施の形態1と比較して、プラグCT,SNCの導電部の構成、およびその製造方法において異なっている。まず図25を参照しながら、本実施の形態の半導体装置の、特にトランジスタTGが形成される層の態様について、より詳細に説明する。図25を参照して、本実施の形態においては、プラグCTには導電部PP2a第4の導電部の1層の導電部を有しており、活性領域におけるトランジスタTGのソース/ドレイン領域S/Dに達するように延びる。このようにして、プラグCTはソース/ドレイン領域S/Dと電気的に接続されている。一方、プラグSNCには導電部PP1a第5の導電部と導電部PP2b第6の導電部との2層の導電部を有しており、トランジスタTGのゲート電極GEと電気的に接続されている。本実施の形態においても、プラグCT,SNCを構成する導電部PP1a,PP2a,PP2bは、いずれも多結晶シリコンからなることが好ましい。導電部PP1aに含まれる多結晶シリコンの導電性不純物の濃度は、導電部PP2a,PP2bに含まれる多結晶シリコンの導電性不純物の濃度よりも高いことが好ましい。逆に言えば、導電部PP2a,PP2bに含まれる導電性不純物の濃度は、導電部PP1aに含まれる導電性不純物の濃度よりも低いことが好ましい。本実施の形態においては、導電部PP2bは導電部PP1aの上側に形成される。このため2層の導電部PP1a,PP2bが形成されたプラグSNCは、下側の導電部における導電性不純物の濃度が、上側の導電部における導電性不純物の濃度よりも高いことが好ましい。たとえば導電部PP1aに含まれる導電性不純物の濃度は、導電部PP2a,PP2bに含まれる導電性不純物の濃度の2倍以上であることがより好ましい。しかし当該半導体装置の設計仕様や要求される機能などに応じて、導電部PP2a,PP2bと導電部PP1aとに含まれる導電性不純物の濃度の関係は任意に調整することができ、たとえば導電部PP2a,PP2bと導電部PP1aとの導電性不純物の濃度がほぼ同じであってもよい。上記の構成により、本実施の形態においても、全体としてプラグSNCの方がプラグCTよりも導電性不純物の濃度が高く、電気抵抗が低いことが好ましい。本実施の形態においても、導電部PP1aに含まれる導電性材料多結晶シリコンの結晶粒は、導電部PP2a,Pp2bに含まれる導電性材料多結晶シリコンの結晶粒よりも大きいことが好ましい。図25に示す本実施の形態の構成は、図5に示す実施の形態1の構成と比較して、以上の点において異なっており、他の点においては図5に示す実施の形態1の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、本実施の形態の半導体装置AdvancedSRAMの、特に図25に示す領域の製造方法について、図26~図32を参照しながら説明する。図26を参照して、基本的に本実施の形態の図6~図8に示す各工程と同様の処理がなされた後、図9の工程と同様に予備絶縁膜RIが形成される。次に、予備絶縁膜RI上に、図14の工程と同様にレジストパターンPHRが形成される。図27を参照して、その後図15~図16の工程と同様の処理がなされることにより、第2の開口部CV2が形成される。図28を参照して、第2の開口部CV2を充填するように、予備絶縁膜RI上に、たとえばCVD法により、たとえば多結晶シリコンからなり導電性不純物を含む第3の導電層PP1が形成される。図29を参照して、およそトランジスタTG絶縁膜ILの最上面の高さより上側に形成される第3の導電層PP1がエッチバックされる。第3の導電層PP1の最上面は、トランジスタTG絶縁膜ILの最上面の高さより少し低い高さとなるようにエッチバックされてもよい。ただし第3の導電層PP1のうち、少なくともゲート電極GEと接触する領域については、当該第3の導電層PP1が残存することが好ましい。図30および図31を参照して、第2の開口部CV2の少なくとも一部が第3の導電層PP1で充填された状態で、図9および図10の工程と同様にレジストパターンPHRが形成された後、ブレイクスルー工程において、レジストパターンPHRに覆われないすなわち活性領域における予備絶縁膜RIがエッチングにより除去され、それに引き続き、活性領域における隣接するトランジスタTGに挟まれる領域の層間絶縁層II1がエッチングにより除去される。次に層間絶縁層II1が除去された領域におけるライナー膜LFが除去される。この処理により第1の開口部CV1が形成される。なおブレイクスルー工程において除去されなかったレジストパターンPHRに覆われた予備絶縁膜RIは、レジストパターンPHRが除去された後、たとえばライナー膜LFが除去される際に除去される。また、この時点で第2の開口部CV2のほぼ全体が第3の導電層PP1で充填されている場合には、少なくとも第2の開口部CV2の上部が第3の導電層PP1で充填されない状態となるように、第3の導電層PP1の一部がエッチング除去されることが好ましい。ただし図29に示すエッチバックの工程において、既に第2の開口部CV2の上部が充填されない状態となるようエッチングされている場合にはこの処理を行なわなくてもよい。上記のように、当該エッチングの後には、少なくともゲート電極GEと接触する領域については、当該第3の導電層PP1が残存することが好ましい。第3の導電層PP1の一部がエッチングされることにより、残存する第3の導電層PP1は第5の導電部PP1aとなる。図32を参照して、図12の工程と同様に枠付け絶縁膜WSWが形成される。その後、第2の開口部CV2のうち第1の導電層PP1が除去された領域第1の導電部上部、および第2の開口部CV2を充填するように、たとえばCVD法により第4の導電層PP2が形成される。第4の導電層PP2は、たとえば多結晶シリコンからなり導電性不純物を含むことが好ましい。ここで第3の導電層PP1と第4の導電層PP2とに含まれる導電性不純物は、形成される半導体装置の設計仕様等に応じて最適の濃度とすることができる。このため第3の導電層PP1と第4の導電層PP2との当該濃度が異なっていてもよく、たとえば第3の導電層PP1は第4の導電層PP2よりも、含まれる導電性不純物の濃度が高くなっていてもよい。その後、およそトランジスタTG絶縁膜ILの最上面の高さより上側に形成される第4の導電層PP2がエッチバックされる。このようにすれば、図25に示すように、第4の導電層PP2は、第1の開口部CV1においては第4の導電部PP2aとして形成され、第2の開口部CV2においては第6の導電部PP2bとして形成される。たとえば第3の導電層PP1が第4の導電層PP2より含まれる導電性不純物の濃度が高ければ、第5の導電部PP1aは、第4の導電部PP2aおよび第6の導電部PP2bよりも含まれる導電性不純物の濃度が高くなる。その結果、全体として第5および第6の導電部PP1a,PP2bを含むプラグSNCは、全体として第4の導電部PP2aを含むプラグCTよりも、導電性不純物の濃度が高くなるため、電気抵抗が低くなる。次に、本実施の形態の作用効果について説明する。本実施の形態においては、実施の形態1と異なり、ゲート接続領域の第2の開口部CV2が第1の開口部CV1よりも先に形成される。しかし本実施の形態においては第2の開口部CV2が形成された直後に第2の開口部CV2の内部の一部が第3の導電層PP1で充填される。このように第2の開口部CV2の内壁面の一部が第3の導電層PP1で覆われた状態で第1の開口部CV1が形成され、枠付け絶縁膜WSWが形成される。このため枠付け絶縁膜WSWが第2の開口部CV2の内壁面に意図せず形成され、プラグSNCの電気的特性が損なわれる可能性を低減することができる。したがってプラグCTが細線化されたとしても、隣接するゲート電極GEとの短絡を抑制する効果を高めることができる。なお図19~図24に示す比較例の製造方法においても、第2の開口部CV2が第1の開口部CV1より先に形成された後、図22に示すように第2の開口部の内部がレジストパターンPHRで覆われる。しかしレジストパターンPHRは枠付け絶縁膜WSWを形成するためのシリコン窒化膜などの絶縁膜を形成する前に除去する必要がある。つまり図23に示す状態とした上で枠付け絶縁膜WSWを形成する必要がある。このため、第2の開口部CV2の内部にも枠付け絶縁膜WSWが形成されてしまう。また第2の開口部CV2が形成される時点において第1の開口部CV1は形成されていないため、第2の開口部CV2を形成するエッチングに伴い、第1の開口部CV1の真下の半導体基板SUBがエッチングされるなどの不具合の発生を抑制することができる。本実施の形態においては、ゲート接続領域のプラグSNCは、導電部PP1aと導電部PP2bとの2層の導電部を有する。これは第2の開口部CV2が形成された後に第3の導電層PP1導電部PP1aが形成され、その後第1の開口部CV1が形成された後に第1の開口部CV1および第2の開口部CV2には第4の導電層PP2導電部PP2aおよび導電部PP2bが形成されるためである。このように第1の開口部CV1と第2の開口部CV2との導電層PP1,PP2の形成を別工程とすることにより、プラグSNCを構成する導電部を2層構造とすることができる。導電部を2層構造とすることにより、各導電部に含まれる導電性不純物の濃度を適宜変更することができる。このため当該半導体装置の設計仕様等に応じたプラグSNCの電気抵抗、トランジスタTGとの接触抵抗などの電気的特性を調整する自由度を高めることができる。たとえば本実施の形態においては、プラグSNCの導電部PP1aにおける導電性不純物の濃度が、プラグCTに形成される導電部PP2aにおける導電性不純物の濃度よりも高くなっている。すなわちプラグCTの下側においてプラグSNCの下側よりも導電性不純物の濃度が低くなっている。このため、プラグCTの下側の導電部PP2aから、これに接続されるソース/ドレイン領域S/Dに導電性不純物が拡散し、トランジスタTGの電気的特性に影響を与える不具合が起こる可能性を低減することができる。また上記の構成とするために、第4の導電層PP2よりも第3の導電層PP1の導電性不純物の濃度を高くすれば、プラグSNCと、ゲート接続領域におけるゲート電極GEとの接触抵抗をより小さくすることができる。このためゲート接続領域におけるトランジスタTGの駆動能力をより高めることができる。これはプラグSNCの下側つまりゲート電極GEと接触する領域が、より導電性不純物の濃度が高い導電部PP1aと接触するためである。このようにプラグCTは、特にソース/ドレイン領域S/Dと接続される下部において、導電性不純物の濃度がより低いことが好ましく、プラグSNCは、ゲート電極GEと接続される下部において、導電性不純物の濃度がより高いことが好ましい。すなわち、プラグSNCの電気抵抗が、プラグCTの電気抵抗よりも低くなることがより好ましい。本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に準ずる。以上においては、主に負荷トランジスタT3,T4図3参照としていわゆるTFTを用いるAdvanvedSRAMについて説明したが、TFTの使用有無にかかわらず、上側の層と下側の層との接続層として多結晶シリコンからなる接続層を用いる半導体装置に本発明を適用してもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"