"入力電圧を予め定められた目標電圧に昇圧して出力する昇圧回路であって、直列に接続されたn個nは、1以上の自然数の整流素子と、前記整流素子に並列に接続されたn個のゲート型の第1トランジスタと、直列に接続されたm個mは、1以上の自然数のゲート型の第2トランジスタと、nm個のキャパシタと、を有し、前記n個の整流素子のうち始端の整流素子には前記入力電圧が供給され、前記n個の整流素子のうち終端の整流素子には前記m個の第2トランジスタのうち始端の第2トランジスタが接続され、前記nm個のキャパシタは一端が前記第1トランジスタ同士の接続点および前記第1トランジスタと第2トランジスタとの接続点および前記第2トランジスタ同士の接続点および前記m個の第2トランジスタのうち終端の第2トランジスタの接続点に個別に接続され、前記m個の第2トランジスタのうち終端の第2トランジスタから電圧を出力するチャージポンプ回路と、前記チャージポンプ回路から出力された出力電圧を電源として作動し、前記接地電圧から前記出力電圧までの振幅の大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を生成し、予め定められた第1の論理電圧の制御信号が入力されたときには前記第1トランジスタのゲートへ前記第1トランジスタをオフする電圧の信号を供給すると共に前記第2トランジスタのゲートへ前記第2トランジスタをオンする電圧の信号を供給し、前記第1の論理電圧と異なる第2の論理電圧の制御信号が入力されたときには前記第1トランジスタのゲートおよび前記第2トランジスタのゲートへ前記整流素子の始端側から順に前記大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を交互に供給する第1クロック信号供給回路と、前記第1クロック信号供給回路からの大振幅クロック信号と前記入力電圧までの振幅の仮クロック信号から小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を生成し、前記nm個のキャパシタの各々の他端へ前記整流素子の始端側から順に前記小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を交互に供給する第2クロック信号供給回路と、前記チャージポンプ回路からの出力が入力され、前記チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには前記第1の論理電圧の制御信号を前記第1クロック信号供給回路に出力し、前記出力電圧が前記切換用電圧以上であるときには前記第2の論理電圧の制御信号を前記第1クロック信号供給回路に出力する制御信号出力回路と、を備える昇圧回路。請求項1記載の昇圧回路であって、前記第2クロック信号供給回路は、前記入力電圧を電源として作動し前記仮クロック信号を生成する仮クロック信号生成回路を有する回路である昇圧回路。請求項2記載の昇圧回路であって、前記第1クロック信号供給回路は、前記チャージポンプ回路から出力された出力電圧を電源として作動する第1発振器を有し、前記第2クロック信号供給回路の仮クロック信号生成回路は、前記入力電圧を電源として作動する第2発振器を有する昇圧回路。請求項1ないし3いずれか1つの請求項に記載の昇圧回路であって、前記ゲート型の第1トランジスタおよび前記ゲート型の第2トランジスタは、MOSFETである昇圧回路。請求項1ないし4いずれか1つの請求項に記載の昇圧回路であって、前記整流素子は、ゲートとドレインとが接続されており、ソースが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタである昇圧回路。請求項5記載の昇圧回路であって、前記整流素子は、MOSFETである昇圧回路。しかしながら、上述の昇圧回路では、入力電圧が低いと、昇圧動作を開始した直後は、MOSトランジスタの高電圧側のソースまたはドレインの電圧が低いため、レベルシフト回路から出力されるパルスの電圧が低くなってしまう。こうした低電圧のパルスを用いてMOSトランジスタをスイッチングさせると、MOSトランジスタのオン抵抗が高いためスイッチング損失が増加して回路全体の損失が増加したり、迅速に昇圧することができなくなったりする。また、MOSトランジスタのゲートに供給するクロックパルスを生成する手法として発振器を用いることが考えられるが、発振器の電源電圧が低いとクロック周波数が低くなってしまう。本発明の昇圧回路は、損失を抑制すると共により迅速に昇圧を行なうことを主目的とする。本発明の昇圧回路は、上述の主目的を達成するために以下の手段を採った。本発明の昇圧回路は、入力電圧を予め定められた目標電圧に昇圧して出力する昇圧回路であって、直列に接続されたn個nは、1以上の自然数の整流素子と、前記整流素子に並列に接続されたn個のゲート型の第1トランジスタと、直列に接続されたm個mは、1以上の自然数のゲート型の第2トランジスタと、nm個のキャパシタと、を有し、前記n個の整流素子のうち始端の整流素子には前記入力電圧が供給され、前記n個の整流素子のうち終端の整流素子には前記m個の第2トランジスタのうち始端の第2トランジスタが接続され、前記nm個のキャパシタは一端が前記第1トランジスタ同士の接続点および前記第1トランジスタと第2トランジスタとの接続点および前記第2トランジスタ同士の接続点および前記m個の第2トランジスタのうち終端の第2トランジスタの接続点に個別に接続され、前記m個の第2トランジスタのうち終端の第2トランジスタから電圧を出力するチャージポンプ回路と、前記チャージポンプ回路から出力された出力電圧を電源として作動し、前記接地電圧から前記出力電圧までの振幅の大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を生成し、予め定められた第1の論理電圧の制御信号が入力されたときには前記第1トランジスタのゲートへ前記第1トランジスタをオフする電圧の信号を供給すると共に前記第2トランジスタのゲートへ前記第2トランジスタをオンする電圧の信号を供給し、前記第1の論理電圧と異なる第2の論理電圧の制御信号が入力されたときには前記第1トランジスタのゲートおよび前記第2トランジスタのゲートへ前記整流素子の始端側から順に前記大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を交互に供給する第1クロック信号供給回路と、前記第1クロック信号供給回路からの大振幅クロック信号と前記入力電圧までの振幅の仮クロック信号から小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を生成し、前記nm個のキャパシタの各々の他端へ前記整流素子の始端側から順に前記小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を交互に供給する第2クロック信号供給回路と、前記チャージポンプ回路からの出力が入力され、前記チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには前記第1の論理電圧の制御信号を前記第1クロック信号供給回路に出力し、前記出力電圧が前記前記切換用電圧以上であるときには前記第2の論理電圧の制御信号を前記第1クロック信号供給回路に出力する制御信号出力回路と、を備えることを要旨とする。この本発明の昇圧回路では、チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには第1の論理電圧の制御信号が制御信号出力回路から第1クロック信号供給回路に出力される。第1の論理電圧の制御信号が入力された第1クロック信号供給回路は、第1トランジスタのゲートへ第1トランジスタをオフする電圧の信号を供給すると共に第2トランジスタのゲートへ第2トランジスタをオンする電圧の信号を供給し、第2クロック信号供給回路は、第1クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号を生成し、nm個のキャパシタの各々の他端へ整流素子の始端側から順に小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とを交互に供給する。チャージポンプ回路では、第1トランジスタがオフすると共に第2トランジスタがオンした状態で、nm個のキャパシタの各々の他端へ整流素子の始端側から順に接地電圧から入力電圧までの振幅の小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とが交互に供給されることにより、整流素子による電流で昇圧が行なわれる。これにより、第1トランジスタのゲートや第2トランジスタのゲートにクロック信号を印加せずに出力電圧を昇圧することができ、昇圧回路全体の損失を抑制することができる。また、出力電圧が切換用電圧以上であるときには第1の論理電圧と異なる第2の論理電圧の制御信号が制御信号出力回路から第1クロック信号供給回路に出力される。第2の論理電圧の制御信号が入力された第1クロック信号供給回路は、第1トランジスタのゲートおよび第2トランジスタのゲートへ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号を交互に供給し、第2クロック信号供給回路は、第1クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号および小振幅クロック信号と逆相のクロック信号を生成し、nm個のキャパシタの各々の他端へ整流素子の始端側から順に小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とを交互に供給する。チャージポンプ回路では、第1トランジスタのゲートおよび第2トランジスタのゲートへ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号が交互に供給されると共にnm個のキャパシタの他端へ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号とが交互に供給されることにより、出力電圧を昇圧することができる。このとき、第1トランジスタを大振幅クロック信号でスイッチングするから、第1トランジスタにより多くの電流を流すことができ、より迅速に出力電圧を昇圧することができる。また、第2クロック信号供給回路は、第1クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号を生成するから、立ち上がり時間の小さい小振幅クロック信号および小振幅クロック信号と逆相のクロック信号を生成することができ、回路全体の損失を抑制することができる。これにより、昇圧回路全体の損失を抑制すると共により迅速に出力電圧を所定の高電圧に昇圧することができる。ここで、切換用電圧は、制御信号出力回路がMOSトランジスタから構成される回路である場合にはMOSトランジスタの閾値電圧より高い電圧として予め定めたトリガ電圧であるものとすることもできるし、入力電圧を制御信号出力回路に入力するものとして入力電圧程度の電圧であるものとすることもできる。こうした本発明の昇圧回路において、前記第2クロック信号供給回路は、入力電圧を電源として作動し前記仮クロック信号を生成する仮クロック信号生成回路を有する回路であるものとすることもできる。こうすれば、外部から小振幅クロック信号を供給することなく、昇圧回路を動作させることができる。この場合において、前記第1クロック信号供給回路は、前記チャージポンプ回路から出力された出力電圧を電源として作動する第1発振器を有し、前記第2クロック信号供給回路の仮クロック信号生成回路は、前記入力電圧を電源として作動する第2発振器を有するものとすることもできる。また、本発明の昇圧回路において、前記ゲート型の第1トランジスタおよび前記ゲート型の第2トランジスタは、MOSFETであるものとすることもできる。さらに、本発明の昇圧回路において、前記整流素子は、ゲートとドレインとが接続されており、ソースが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタであるものとすることもできる。一般に、昇圧回路をゲート型トランジスタから構成される集積回路に搭載する場合、製造プロセスの適合性を考慮すると、整流素子としてpn接合のダイオードを用いるよりゲート型トランジスタを用いるほうプロセスの適合性がよく、容易に製造することができる。したがって、整流素子は、ゲートとドレインとが接続されており、ドレインが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタであるものとすることにより、容易に製造可能な昇圧回路を提供することができる。この場合において、前記整流素子は、MOSFETであるものとすることもできる。次に、本発明を実施するための形態を実施例を用いて説明する。図1は、本発明の一実施例としての昇圧回路10の構成の概略を示す回路図である。昇圧回路10は、複数のトランジスタとキャパシタから構成されたチャージポンプ20と、スイッチ70を介してチャージポンプ20の出力に接続されチャージポンプ20から出力された出力電圧VCを電源電圧として作動しクロック信号CKmos,CKBmosを生成するクロック信号供給回路30と、入力端子から入力された入力電圧VIN例えば、0.1Vを電源電圧として作動しクロック信号CKcap,CKBcapを生成するクロック信号供給回路40と、出力電圧VCが入力され出力電圧VCに応じた制御信号SFBをクロック信号供給回路30,40,スイッチ70に出力する制御信号出力回路60と、チャージポンプ20の出力と出力端子VOUTとの接続および接続の解除を行なうスイッチ74と、出力電圧VCが入力され出力電圧VCが昇圧回路10の目標出力電圧Vtag例えば、1.0V以下であるときにはスイッチ74をオフすると共に出力電圧VCが目標出力電圧Vtagを超えたときにはオンするようスイッチ74を制御する制御回路76とを備える。チャージポンプ20は、図2に示すように、隣り合ったトランジスタのソースとドレインとが接続されることにより互いに直列接続された5個のnMOSトランジスタMN1~MN5以下、トランジスタMN1~MN5というと、トランジスタMN1~MN5に並列に接続された5個のnMOSトランジスタMN6~MN10以下、トランジスタMN6~MN10というと、隣り合ったトランジスタのソースとドレインとが接続されることにより互いに直列接続されたトランジスタMP1~MP6以下、トランジスタMP1~MP6というと、11個のキャパシタC1~C11とを備える。トランジスタMN1~MN5は、ゲートがドレインに接続されており、始端のトランジスタMN1のドレインには入力電圧VINが供給されている。トランジスタMP1~MP6のうち、始端のトランジスタMP1のソースにはトランジスタMN1~MN5のうち終端のトランジスタMN5のドレインが接続されている。キャパシタC1~C5は、一端がそれぞれトランジスタMN1~MN5のソースに接続されており、キャパシタC6~C11は、一端がそれぞれトランジスタMP1~MP6のドレインに接続されている。トランジスタMP6のドレインからは、出力電圧VCが出力される。クロック信号供給回路30は、チャージポンプからの出力電圧VCを電源電圧と作動し、奇数段のインバータからなる周知の発振器として構成された動作用発振器32と、動作用発振器から出力されたクロック信号を増幅して出力電圧VCの振幅のクロック信号を出力する駆動回路34と、制御信号SFBが入力され制御信号SFBが論理ハイレベル例えば、出力電圧VCの2分の1の電圧以上の電圧のときには駆動回路34からの出力をクロック信号CKmosとして出力すると共に制御信号SFBが論理ローレベル例えば、出力電圧VCの2分の1の電圧未満の電圧のときにはクロック信号CKmosを論理ローベルに固定して出力するセレクタ36と、セレクタ36から出力されたクロック信号CKmosが入力されると共に入力されたクロック信号CKmosを反転させてクロック信号CKBmosとして出力するインバータ38と、インバータ38から出力されたクロック信号CKBmosと制御信号SFBとが入力され制御信号SFBが論理ハイレベルのときにはクロック信号CKBmosをそのまま出力すると共に制御信号SFBが論理ローレベルのときにはクロック信号CKBmosを論理ローベルに固定して出力するセレクタ39とを備える。クロック信号供給回路30は、トランジスタMN6~MN10のゲートにトランジスタMN6側から順に交互にクロック信号CKmos,CKBmosを供給し、トランジスタMP1~MP6のゲートにトランジスタMP1側から順に交互にクロック信号CKmos,CKBmosを供給する。クロック信号供給回路40は、入力電圧VINを電源電圧として作動し、奇数段のインバータからなる周知の発振器として構成された起動用発振器42と、起動用発振器42から出力されたクロック信号を増幅して入力電圧VINの振幅のクロック信号を出力する駆動回路44と、駆動回路44からの出力と駆動回路34からの出力とが入力されてクロック信号CKcapを生成して出力するセレクタ46と、クロック信号CKcapが入力されると共に入力されたクロック信号CKcapを反転させてクロック信号CKBcapとして出力するインバータ48とを備える。クロック信号供給回路40は、クロック信号CKcap,CKBcapをキャパシタC1~C11の他端にトランジスタMN1側から順に交互に供給する。セレクタ46は、駆動回路34からの出力と駆動回路44から出力が入力される動作スイッチ46aを有する。動作スイッチ46aは、図3に示すように、電源電圧入力電圧VINが印加されるノードと接地との間に直列接続されたnMOSトランジスタMN46bおよびpMOSトランジスタMP46c以下、トランジスタMN46b,MP46cというと、電源電圧が印加されるノードと接地との間に直列接続された2つのnMOSトランジスタMN46d,46e以下、トランジスタMN46d,46eというとを有し、トランジスタMN46bとトランジスタMP46cとの接続点およびトランジスタMN46dとトランジスタMN46eとの接続点は互いに接続されている。トランジスタMN46b,46cのゲートには駆動回路44からのクロック信号CKcapが入力され,トランジスタMN46d,46eのゲートには駆動回路34からのクロック信号CKmosが入力され、トランジスタMN46bとトランジスタMP46cとの接続点およびトランジスタMN46dとトランジスタMN46eとの接続点からクロック信号CKcapがチャージポンプ20に出力される。こうした動作スイッチ46aでは、制御信号SFBが論理ローレベルであるときには、駆動回路34からのCKmosが論理ローレベルに固定されているため、駆動回路44から入力電圧VINの振幅のクロック信号CKcapでトランジスタMN46b,MP46cとで構成されるインバータが駆動されてクロック信号CKcapが生成されて出力される。そして、制御信号SFBが論理ハイレベルであるときには、振幅が出力電圧VOUTである駆動回路44からのクロック信号CKmosでトランジスタMN46d,46eのゲートが駆動されると共に駆動回路44から入力電圧VINの振幅のクロック信号CKcapでトランジスタMN46b,MP46cとで構成されるインバータが駆動されてクロック信号CKcapが生成される。制御信号SFBが論理ハイレベルであるときには、振幅が出力電圧VOUTの比較的振幅の大きいクロック信号CKmosでトランジスタMN46d,46eのゲートが駆動されるから、立ち上がり時間の小さいクロック信号CLKcap,CLKBcapを出力することができる。制御信号出力回路60は、出力電圧VCを検出する電圧検出器62を備える。図4は、電圧検出器62の構成の概略を示す回路図である。電圧検出器62は、図示するように、直列接続された3個のエンハンスメント型のpMOSトランジスタMP61~MP63以下、トランジスタMP61~MP63というを備える。始端のトランジスタMP61では、トランジスタMP62と接続されていないほうの一端ソースまたはドレインには電源電圧VDDとして出力電圧VCが印加されており、始端のトランジスタMP61とトランジスタMP62との接続点にはトランジスタMP61のゲートが接続されている。トランジスタMP62では、ゲートに接地電圧が印加されており、トランジスタMP62とトランジスタMP63との接続点にはトランジスタMP63のゲートが接続されていると共にトランジスタMP62と終端のトランジスタMP63との接続点からは制御信号SFBが出力される。トランジスタMP63のドレインには、接地電圧が印加されている。トランジスタMP63のゲート幅W63をゲート長L63で除して得られるトランジスタサイズS63=W63/L63は、電源電圧VDDをMOSトランジスタMP61~MP63の閾値電圧より高い電圧として予め定めたトリガ電圧Vtrg例えば、0.3Vなどにしたときに、トランジスタMP62のソースとドレインとの間に流れるソースドレイン電流Ip62とトランジスタMP63のソースとドレインとの間に流れるソースドレイン電流Ip63とが等しくなるよう調整されている。こうして構成された制御信号出力回路60では、トランジスタMP63のゲートとソースとが接続されているため、トランジスタMP63はソースドレイン電流Ip63が微少な電流となるサブスレッショルド領域で動作する。したがって、電源電圧VDD出力電圧VCがトリガ電圧Vtrg未満であるときには、ソースドレイン電流Ip62がソースドレイン電流Ip63未満となり論理ローレベルの制御信号SFBが出力され、電源電圧VDD出力電圧VCがトリガ電圧Vtrg以上であるときにはソースドレイン電流Ip62がソースドレイン電流Ip63以上となり論理ハイレベルの制御信号SFBが出力される。次に、こうして構成された昇圧回路10の動作について説明する。図5は出力電圧VCがトリガ電圧Vtrg未満であるときのチャージポンプ20の動きを示す説明図であり、図6は出力電圧VCがトリガ電圧Vtrg以上であるときのチャージポンプ20の動きを示す説明図であり、図7は各信号の時間変化を示すタイミングチャートの一例を示す説明図である。チャージポンプ20から出力された出力電圧VCがトリガ電圧Vtrg未満であるときには、論理ローレベルの制御信号SFBが制御信号出力回路60からクロック信号供給回路30,40、スイッチ70に出力される。スイッチ70は、こうした論理ローレベルの制御信号によりオフするよう制御される。論理ローレベルの制御信号SFBが入力されたクロック信号供給回路30は、論理ローベルに固定したクロック信号CKmos,CKBmosをチャージポンプ20に出力する。論理ローレベルの制御信号が入力されたクロック信号供給回路40は、駆動回路44からの入力電圧VINのクロック信号からクロック信号CKcapおよびクロック信号CKcapと逆相の信号としてクロック信号CKBcapを生成して出力する。こうしたクロック信号CKmos,CKBmos,CKcap,CKBcapが入力されたチャージポンプ20では、図5,図7に示すように、トランジスタMN6~MN10がオフすると共にトランジスタMP1~MP6がオンされた状態で、キャパシタC1~C11の各々の他端へトランジスタMN1側から順に接地電圧から入力電圧までの振幅のクロック信号CKmos,CKBmosが交互に供給される図7の時間t1~t2の期間。こうした動作により、出力電圧VCを昇圧させることができる。出力電圧VCがトリガ電圧Vtrg以上になると、論理ハイレベルの制御信号SFBが制御信号出力回路60からクロック信号供給回路30,40、スイッチ70に出力される。スイッチ70は、論理ハイレベルの制御信号SFBによりオンするよう制御される。論理ハイレベルの制御信号が入力されたクロック信号供給回路30は、クロック信号CKmos,CKBmosを出力する。このとき、クロック信号供給回路30には電源電圧出力電圧VCが供給されているから、クロック信号CKmos,CKBmosの振幅は出力電圧VCとなる。論理ハイレベルの制御信号が入力されたクロック信号供給回路40は、クロック信号供給回路30の駆動回路34および駆動回路44からのクロック信号で動作スイッチ46aを駆動してクロック信号CKcap,CKBcapを生成して出力する。上述したように、立ち上がり時間の小さいクロック信号CKcap,CKBcapを出力することができる。こうしたクロック信号CKmos,CKBmos,CKcap,CKBcapが入力されたチャージポンプ20では、図6,図7に示すように、トランジスタMN6~MN10,MP1~MP6のゲートへトランジスタMN1側から順に出力電圧VCの振幅のクロック信号CKmos,CKBmosが交互に供給され、キャパシタC1~C11の他端へトランジスタMN1側から順に立ち上がり時間の小さく入力電圧VINの振幅のクロック信号CKcap,CKBcapが交互に供給される。こうした動作により、出力電圧VCを目標出力電圧Vtagまで昇圧することができる。このとき、トランジスタMN6~MN10,MP1~MP6を出力電圧VCの振幅のクロック信号でスイッチングするから、トランジスタMN6~MN10,MP1~MP6により多くの電流を流すことができ、より迅速に出力電圧VCを昇圧することができる図7のt2以降の期間。また、動作スイッチ46aを出力電圧VCの比較的大きい振幅のクロック信号CLKmosで駆動すると共にキャパシタC1~C11を立ち上がり時間の小さいクロック信号CKmos,CKBmosで駆動するから、動作スイッチ46aのスイッチング損失を抑制して回路全体の損失を抑制することができる。したがって、昇圧回路10全体の損失を抑制すると共により迅速に出力電圧VCを目標出力電圧Vtagに昇圧することができる。なお、出力電圧VCが目標出力電圧Vtagを超えたときには、制御回路76がオンするようスイッチ74を制御して、出力電圧を出力端子VOUTから出力することができる。以上説明した実施例の昇圧回路10によれば、チャージポンプ20から出力された出力電圧VCがトリガ電圧Vtrg未満であるときには、論理ローレベルの制御信号SFBが制御信号出力回路60からクロック信号供給回路30,40、スイッチ70に出力されると共にスイッチ70がオフするよう制御される。論理ローレベルの制御信号が入力されたクロック信号供給回路30は、論理ローベルに固定したクロック信号CKmos,CKBmosをチャージポンプ20に出力し、論理ローレベルの制御信号が入力されたクロック信号供給回路40は、入力電圧VINの振幅のクロック信号CKcap,CKBcapをチャージポンプ20に出力する。こうしたクロック信号CKmos,CKBmos,CKcap,CKBcapが入力されたチャージポンプ20では、トランジスタMN6~MN10がオフされると共にトランジスタMP1~MP6がオンされた状態で、キャパシタC1~C11の各々の他端へトランジスタMN1側から順に接地電圧から入力電圧VINまでの振幅のクロック信号CKmos,CKBmosが交互に供給される。こうした動作により、出力電圧VCを昇圧させることができる。出力電圧VCがトリガ電圧Vtrg以上のときには、論理ハイレベルの制御信号SFBが制御信号出力回路60からクロック信号供給回路30,40、スイッチ70に出力され、スイッチ70は、論理ハイレベルの制御信号SFBによりオンするよう制御される。論理ハイレベルの制御信号が入力されたクロック信号供給回路30は、出力電圧VCの振幅のクロック信号CKmos,CKBmosを出力し、クロック信号供給回路40は、出力電圧VCの振幅のクロック信号CKmosを用いてクロック信号CKcap,CKBcapを生成して出力する。こうしたクロック信号CKmos,CKBmos,CKcap,CKBcapが入力されたチャージポンプ20では、トランジスタMN6~MN10,MP1~MP6のゲートへトランジスタMN1側から順に出力電圧VCの振幅のクロック信号CKmos,CKBmosが交互に供給され、キャパシタC1~C11の他端へトランジスタMN1側から順に立ち上がり時間の小さいクロック信号CKcap,CKBcapが交互に供給される。これにより、昇圧回路10全体の損失を抑制すると共により迅速に出力電圧VCを目標出力電圧Vtagに昇圧することができる。実施例の昇圧回路10では、クロック信号供給回路30,40でクロック信号CKmos,CKcapと逆相のクロック信号CLKBmos,CKBcapを生成するものとしたが、チャージポンプ20にインバータ38,48を内蔵し、クロック信号CKmos,CKcapをインバータ38,48に入力することによりクロック信号CKBmos,CKBcapをチャージポンプ20内で生成するものとしてもよい。実施例の昇圧回路10では、ゲートとドレインとが接続されたトランジスタMN1~MN5を備え、チャージポンプ20から出力された出力電圧VCがトリガ電圧Vtrg未満であるときにはトランジスタMN1~MN5に流れる電流を用いて昇圧を行なうものとしたが、ゲートとドレインとが接続されたトランジスタMN1~MN5に代えて他の整流素子、例えば、ダイオードなどを用いるものとしてもよい。実施例の昇圧回路10では、出力電圧VCがトリガ電圧Vtrg未満であるときにはクロック信号CLKcap,CLKBcapを起動用発振器42を有するクロック信号供給回路40で生成するものとしたが、クロック信号CLKcap,CLKBcapを外部のパルス信号生成回路から供給するものとしてもよい。実施例の昇圧回路10では、制御信号出力回路60において、出力電圧VCがMOSトランジスタ61のトリガ電圧Vtrg未満のときに論理ローレベルの制御信号SFBを出力し、出力電圧VCがMOSトランジスタ61のトリガ電圧Vtrg以上のときに論理ハイレベルの制御信号SFBを出力されるものとしたが、制御信号SFBを論理ローレベルにするか論理ハイレベルにするかの判定の閾値は出力電圧VCが上昇を始めたことを判定可能な電圧であれば如何なるものでもよく、例えば、入力電圧VINを制御信号出力回路60に入力するものとして、出力電圧VCが入力電圧VIN未満のときに論理ローレベルの制御信号SFBを出力し、出力電圧VCが入力電圧VIN以上のときに論理ハイレベルの制御信号SFBを出力するものとしてもよい。実施例の昇圧回路10では、チャージポンプ20を10個のnMOSトランジスタおよび5個のpMOSトランジスタから構成するものとしたが、個数は適宜変更するものとしてもよい。また、トランジスタMN1~MN10をpMOSトランジスタから構成したり、トランジスタMP1~MP6をnMOSトランジスタから構成したりしてもよい。また、用いるトランジスタはMOSトランジスタに限定されるものではなく、ゲートに印加される電圧によりオンオフされるゲート型のトランジスタであれば如何なるものも用いても構わない。実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、チャージポンプ20がチャージポンプ回路に相当し、クロック信号供給回路30が第1クロック信号供給回路に相当し、クロック信号供給回路40が第2クロック信号供給回路に相当し、制御信号出力回路60が制御信号出力回路に相当する。以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。"