"制御電圧に応じた周波数を発振し、出力する電圧制御発振器と、前記電圧制御発振器の出力と、入力された外部基準クロックとの位相差を検出し、前記位相差に基づく電圧を前記制御電圧として出力するPLL-ICと、特定の電圧を生成して前記制御電圧として出力する電圧生成部と、前記PLL-ICからの電圧又は前記電圧生成部からの特定の電圧を切り替えて電圧制御発振器に供給するスイッチと、前記外部基準クロックの入力状態に応じて前記スイッチを切り替える制御部とを備えたクロック生成装置であって、複数の異なる周波数の外部基準クロックを入力可能とし、前記各外部基準クロックの周波数を通過させる複数のフィルタを有する外部基準クロック入力部と、前記各フィルタからの出力の信号レベルを検出して、前記各外部基準クロックの信号レベルを出力する信号レベル検出部と、前記制御部からの指示に基づいて、前記各フィルタからの出力のいずれかを選択し、前記PLL-ICに前記外部基準クロックを出力するクロック選択回路とを備え、前記制御部が、検出された各外部基準クロックの信号レベルに基づいて、前記クロック選択回路に対して、前記PLL-ICへの外部基準クロックの出力を許可又は非許可とする自走制御信号と、前記PLL-ICへ出力する外部基準クロックを選択する選択制御信号とを出力すると共に、前記自走制御信号で前記PLL-ICへの前記外部基準クロックの出力を非許可とした場合には、前記PLL-ICをパワーダウンさせ、前記クロック選択回路が、前記自走制御信号によって外部基準クロックの出力が許可された場合は、前記選択制御信号に基づいて前記複数の外部基準クロックの内いずれかの外部基準クロックを選択して出力することを特徴とするクロック生成装置。自走制御信号は、いずれか1つの外部基準クロックのみが適正な信号レベルである場合は、PLL-ICへの外部基準クロックの出力を許可し、それ以外の場合には、前記外部基準クロックの出力を非許可とする信号であり、選択制御信号は、いずれか1つの外部基準クロックのみが適正な信号レベルである場合に、前記適正な信号レベルの外部基準クロックを選択させる信号であることを特徴とする請求項1記載のクロック生成装置。外部基準クロック入力部が、複数の外部基準クロックを入力し、選択制御信号が、複数の信号から成り、前記複数の信号の組み合わせにより、前記複数の外部基準クロックの中からいずれかを選択する信号であり、前記制御部が、前記複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、前記複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう前記選択制御信号を出力することを特徴とする請求項2記載のクロック生成装置。外部基準クロック入力部が、第1と第2の外部基準クロックを入力し、選択制御信号が、前記第1の外部基準クロックの選択又は非選択を指示する信号であり、前記制御部が、前記第1の外部基準クロック又は前記第2の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、前記第1の外部基準クロックが適正な信号レベルであれば、前記選択制御信号で前記第1の外部基準クロックの選択を指示し、前記第2の外部基準クロックが適正な信号レベルであれば、前記選択制御信号で前記第1の外部基準クロックの非選択を指示することを特徴とする請求項2記載のクロック生成装置。外部基準クロック入力部が、第1~第8の外部基準クロックを入力し、選択制御信号が、第1、第2、第3の信号から成り、各信号の組み合わせにより、前記第1~第8の外部基準クロックのいずれかを選択する信号であり、前記制御部が、前記第1~第8の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、前記第1~第8の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう前記第1、第2、第3の信号を出力することを特徴とする請求項2記載のクロック生成装置。外部基準クロック入力部が、複数のフィルタの代わりに、各々異なる特定の帯域を通過させる複数のデュプレクサを備えたことを特徴とする請求項1乃至5のいずれか記載のクロック生成装置。スイッチが、メークビフォアブレークタイプのスイッチであることを特徴とする請求項1乃至6のいずれか記載のクロック生成装置。しかしながら、従来のクロック生成装置では、異なる複数の基準周波数に同期したクロックを生成することはできず不便であり、また、一旦自走動作を行った場合に、消費電力やノイズを低減することができないという問題点があった。尚、特許文献1は、同一周波数の基準クロックを2系統にして切り替え可能としたもので、複数の異なる周波数の外部基準クロックを入力可能としてそれに基づくクロックを生成するものではない。また、特許文献2も、複数の異なる周波数の外部基準クロックを入力可能とすることの記載はなく、それらの中から適切な外部基準クロックを選択して同期発振動作を行うものではない。本発明は、上記実状に鑑みて為されたもので、異なる複数の基準周波数に同期したクロックを生成することができ、更に、自走動作時に、ノイズの発生と消費電力を低減することができるクロック生成装置を提供することを目的とする。上記従来例の問題点を解決するための本発明は、制御電圧に応じた周波数を発振し、出力する電圧制御発振器と、電圧制御発振器の出力と、入力された外部基準クロックとの位相差を検出し、当該位相差に基づく電圧を制御電圧として出力するPLL-ICと、特定の電圧を生成して制御電圧として出力する電圧生成部と、PLL-ICからの電圧又は電圧生成部からの特定の電圧を切り替えて電圧制御発振器に供給するスイッチと、外部基準クロックの入力状態に応じてスイッチを切り替える制御部とを備えたクロック生成装置であって、複数の異なる周波数の外部基準クロックを入力可能とし、各外部基準クロックの周波数を通過させる複数のフィルタを有する外部基準クロック入力部と、各フィルタからの出力の信号レベルを検出して、各外部基準クロックの信号レベルを出力する信号レベル検出部と、制御部からの指示に基づいて、各フィルタからの出力のいずれかを選択し、PLL-ICに外部基準クロックを出力するクロック選択回路とを備え、制御部が、検出された各外部基準クロックの信号レベルに基づいて、クロック選択回路に対して、PLL-ICへの外部基準クロックの出力を許可又は非許可とする自走制御信号と、PLL-ICへ出力する外部基準クロックを選択する選択制御信号とを出力すると共に、自走制御信号でPLL-ICへの外部基準クロックの出力を非許可とした場合には、PLL-ICをパワーダウンさせ、クロック選択回路が、自走制御信号によって外部基準クロックの出力が許可された場合は、選択制御信号に基づいて複数の外部基準クロックの内いずれかの外部基準クロックを選択して出力することを特徴としている。また、本発明は、上記クロック生成装置において、自走制御信号は、いずれか1つの外部基準クロックのみが適正な信号レベルである場合は、PLL-ICへの外部基準クロックの出力を許可し、それ以外の場合には、外部基準クロックの出力を非許可とする信号であり、選択制御信号は、いずれか1つの外部基準クロックのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを選択させる信号であることを特徴としている。また、本発明は、上記クロック生成装置において、外部基準クロック入力部が、複数の外部基準クロックを入力し、選択制御信号が、複数の信号から成り、当該複数の信号の組み合わせにより、複数の外部基準クロックの中からいずれかを選択する信号であり、制御部が、複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう選択制御信号を出力することを特徴としている。また、本発明は、上記クロック生成装置において、外部基準クロック入力部が、第1と第2の外部基準クロックを入力し、選択制御信号が、第1の外部基準クロックの選択又は非選択を指示する信号であり、制御部が、第1の外部基準クロック又は第2の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、第1の外部基準クロックが適正な信号レベルであれば、選択制御信号で第1の外部基準クロックの選択を指示し、第2の外部基準クロックが適正な信号レベルであれば、選択制御信号で第1の外部基準クロックの非選択を指示することを特徴としている。また、本発明は、上記クロック生成装置において、外部基準クロック入力部が、第1~第8の外部基準クロックを入力し、選択制御信号が、第1、第2、第3の信号から成り、各信号の組み合わせにより、第1~第8の外部基準クロックいずれかを選択する信号であり、制御部が、第1~第8の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、第1~第8の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう第1、第2、第3の信号を出力することを特徴としている。また、本発明は、上記クロック生成装置において、外部基準クロック入力部が、複数のフィルタの代わりに、各々異なる特定の帯域を通過させる複数のデュプレクサを備えたことを特徴としている。また、本発明は、上記クロック生成装置において、スイッチが、メークビフォアブレークタイプのスイッチであることを特徴としている。本発明によれば、制御電圧に応じた周波数を発振し、出力する電圧制御発振器と、電圧制御発振器の出力と、入力された外部基準クロックとの位相差を検出し、当該位相差に基づく電圧を制御電圧として出力するPLL-ICと、特定の電圧を生成して制御電圧として出力する電圧生成部と、PLL-ICからの電圧又は電圧生成部からの特定の電圧を切り替えて電圧制御発振器に供給するスイッチと、外部基準クロックの入力状態に応じてスイッチを切り替える制御部とを備えたクロック生成装置であって、複数の異なる周波数の外部基準クロックを入力可能とし、各外部基準クロックの周波数を通過させる複数のフィルタを有する外部基準クロック入力部と、各フィルタからの出力の信号レベルを検出して、各外部基準クロックの信号レベルを出力する信号レベル検出部と、制御部からの指示に基づいて、各フィルタからの出力のいずれかを選択し、PLL-ICに外部基準クロックを出力するクロック選択回路とを備え、制御部が、検出された各外部基準クロックの信号レベルに基づいて、クロック選択回路に対して、PLL-ICへの外部基準クロックの出力を許可又は非許可とする自走制御信号と、PLL-ICへ出力する外部基準クロックを選択する選択制御信号とを出力すると共に、自走制御信号でPLL-ICへの外部基準クロックの出力を非許可とした場合には、PLL-ICをパワーダウンさせ、クロック選択回路が、自走制御信号によって外部基準クロックの出力が許可された場合は、選択制御信号に基づいて複数の外部基準クロックの内いずれかの外部基準クロックを選択して出力するクロック生成装置としているので、複数の異なる周波数の外部基準信号を入力可能とし、それらの中から適切なものを選択して当該外部基準クロックに同期したクロックを生成することができ、また、適切な外部基準信号の入力がない場合には、自走発振とすると共にPLL-ICをパワーダウンさせて、消費電力及びノイズを低減することができる効果がある。また、本発明によれば、自走制御信号は、いずれか1つの外部基準クロックのみが適正な信号レベルである場合は、PLL-ICへの外部基準クロックの出力を許可し、それ以外の場合には、外部基準クロックの出力を非許可とする信号であり、選択制御信号は、いずれか1つの外部基準クロックのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを選択させる信号である上記クロック生成装置としているので、複数の外部基準信号の内、いずれか1つのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを用いた同期発振動作を行うことができ、適切な外部基準クロックを選択してクロックを生成することができる効果がある。また、本発明によれば、外部基準クロック入力部が、複数の外部基準クロックを入力し、選択制御信号が、複数の信号から成り、当該複数の信号の組み合わせにより、複数の外部基準クロックの中からいずれかを選択する信号であり、制御部が、複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう選択制御信号を出力する上記クロック生成装置としているので、複数の外部基準信号の内、いずれか1つのみが適正な信号レベルである場合に、選択制御信号の組み合わせによって当該適正な信号レベルの外部基準クロックを用いた同期発振動作を行うことができ、適切な外部基準クロックを選択してクロックを生成することができる効果がある。また、本発明によれば、外部基準クロック入力部が、第1と第2の外部基準クロックを入力し、選択制御信号が、第1の外部基準クロックの選択又は非選択を指示する信号であり、制御部が、第1の外部基準クロック又は第2の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、第1の外部基準クロックが適正な信号レベルであれば、選択制御信号で第1の外部基準クロックの選択を指示し、第2の外部基準クロックが適正な信号レベルであれば、選択制御信号で第1の外部基準クロックの非選択を指示する上記クロック生成装置としているので、2つの外部基準信号の内、いずれか1つのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを用いた同期発振動作を行うことができ、適切な外部基準クロックを選択してクロックを生成することができる効果がある。また、本発明によれば、外部基準クロック入力部が、第1~第8の外部基準クロックを入力し、選択制御信号が、第1、第2、第3の信号から成り、各信号の組み合わせにより、第1~第8の外部基準クロックいずれかを選択する信号であり、制御部が、第1~第8の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、第1~第8の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう第1、第2、第3の信号を出力する上記クロック生成装置としているので、8つの外部基準信号の内、いずれか1つのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを用いた同期発振動作を行うことができ、適切な外部基準クロックを選択してクロックを生成することができる効果がある。また、本発明によれば、外部基準クロック入力部が、複数のフィルタの代わりに、各々異なる特定の帯域を通過させる複数のデュプレクサを備えた上記クロック生成装置としているので、デュプレクサの設計を最適化することにより、信号レベルの減衰量を低減して効率を向上させることができる効果がある。また、本発明によれば、スイッチが、メークビフォアブレークタイプのスイッチである上記クロック生成装置としているので、同期発振動作と自走発振動作との切り替え時の瞬断が発生せず、出力クロックの周波数を安定させると共に切り替えをスムーズに行うことができる効果がある。本発明の実施の形態について図面を参照しながら説明する。[実施の形態の概要]本発明の実施の形態に係るクロック生成装置は、複数種類の周波数の外部基準信号を入力可能とし、レベル検出部が各外部基準信号の信号レベルを検出して、制御部が、検出された信号レベルに応じて、位相同期回路で外部基準信号に同期したクロックを生成する同期発振を行うか、又は自走発振動作を行うかを判断して、同期発振を行う場合には、クロック選択回路に、信号レベルが適正レベルである唯一の外部基準信号を選択してPLLPhaseLockedLoop回路に出力させ、自走発振動作を行う場合には、PLL-ICIntegratedCircuitの動作を停止して、電圧制御発振器に自走制御用の制御電圧を供給するものであり、複数種類の外部基準信号に同期したクロックの生成を可能とし、また、自走発振時の消費電力やノイズを低減することができるものである。[第1のクロック生成装置の構成:図1]本発明の第1の実施の形態に係るクロック生成装置について図1を用いて説明する。図1は、本発明の第1の実施の形態に係るクロック生成装置の構成ブロック図である。本発明の実施の形態に係るクロック生成装置は、入力される外部基準クロックに同期した出力クロックを生成して出力するものであり、図1に示す第1の実施の形態では、2種類の異なる周波数の外部基準クロックが入力可能となっている。外部基準クロックは、例えば、1MHzと10MHzの信号を切り替えて入力する。また、外部基準クロックが入力されない場合には、予め設定された自走周波数を出力するよう動作する。図1に示すように、本発明の第1の実施の形態に係るクロック生成装置第1のクロック生成装置は、2分配回路1と、分配部2,3と、信号レベル検出回路2425と、クロック選択回路34と、マイクロコントローラ4と、PLL-IC5と、自走制御用直流電圧生成回路6と、SPDTSinglePoleDoubleThrowアナログスイッチ7と、ループフィルタ8と、電圧制御発振器9とを備えている。尚、2分配回路1と分配部3,4は請求項に記載した外部基準クロック入力部に相当し、マイクロコントローラ4は、請求項に記載した制御部に相当し、自走制御用直流電圧生成回路6は電圧生成部に相当する。更に、分配部2は、2分配回路21と、フィルタA22と、フィルタB23とを備え、同様に、分配部3は、2分配回路31と、フィルタA32と、フィルタB33とを備えている。分配部2及び3の構成及び動作は同じである。[第1のクロック生成装置の各部]第1のクロック生成装置の各構成部分について具体的に説明する。2分配回路1,21,31は、周波数特性を持たない分配回路であり、入力信号を2系統に分配する。ここでは、外部から入力される1MHz又は10MHzの外部基準クロックを2分配する。フィルタA22,32は、第1の装置の例では、1MHzの基準クロックを通過させ、10MHzの基準クロックを阻止する通過させないローパスフィルタもしくはバンドパスフィルタである。フィルタB23,33は、10MHzの基準クロックを通過させ、1MHzの基準クロックを阻止するハイパスフィルタもしくはバンドパスフィルタである。信号レベル検出回路24は、フィルタA22を通過した1MHz基準クロックの信号のレベルを検出し、検出結果を1MHz基準クロックレベル信号DET_A信号としてマイクロコントローラ4に出力する。信号レベル検出回路25は、フィルタB23を通過した10MHz基準クロックの信号レベルを検出し、検出結果を10MHz基準クロックレベル信号DET_B信号としてマイクロコントローラ4に出力する。DET_A信号及びDET_B信号がアナログ電圧信号の場合、A/D変換器を介して適切なデジタル信号インタフェースでマイクロコントローラ4に入力する。マイクロコントローラ4がA/D変換器を内蔵している場合には直接接続してよい。また、DET_A信号及びDET_B信号がデジタル信号の場合には、適切なデジタル信号インタフェース経由でマイクロコントローラ4に取り込むことが可能である。分配部2と分配部3とは、どちらか一方のみを備えるようにして共用としてもよく、この場合2分配回路1も不要となる。例えば、分配部3を設けず、外部基準クロックREFCLK_INを直接分配部2に入力し、フィルタA22の出力及びフィルタB23の出力をそれぞれ2分配して、一方を信号レベル検出回路24,25に入力し、他方をクロック選択回路34に入力すればよい。マイクロコントローラ4は、外部基準クロックの信号レベルに応じて、SELFMODEとSEL_Aの2種類の制御信号クロック選択信号を出力する。SELFMODE信号は、外部基準クロックに同期した発振同期発振を行うか、自走による発振自走発振を行うかを指示する制御信号同期発振/自走発振制御信号であり、本装置は、SELFMODE信号がHIGHレベルHレベルの時は自走し、LOWレベルLレベルの場合には外部基準クロックに基づいて同期発振する。つまり、SELFMODE信号は、Hレベルのときは自走制御信号となり、Lレベルのときは同期発振制御信号となる。また、SELFMODE信号は、クロック選択回路34に対して、Lレベルの時に外部基準クロックの出力を許可イネーブルし、Hレベルの時に非許可ディセーブルとする。つまり、SELFMODE信号は、クロック選択回路34に対する外部基準クロック出力の許可/非許可信号となる。SELFMODE信号は、請求項に記載した自走制御信号に相当する。SEL_A信号は、選択する外部基準信号を指示する信号であり、第1の装置では、外部基準クロックAを選択するか、外部基準クロックBを選択するかを指示する外部基準信号選択信号である。ここでは、SEL_A信号がHレベルの場合に外部基準クロックAを選択し、Lレベルの場合には外部基準クロックBの選択を指示する。SEL_A信号は、請求項に記載した選択制御信号に相当する。また、マイクロコントローラ4はPLL-IC5に対して、動作内容を指示する制御信号としてPLLレジスタ設定信号を出力する。PLLレジスタ設定信号には、各分周器に対する分周値が含まれる。更に、本装置の特徴として、マイクロコントローラ4は、自走時には、PLL-IC5をパワーダウンさせる。これにより、自走時の消費電力とノイズを低減できるものである。更に、マイクロコントローラ4は、自走制御用直流電圧生成回路6を制御して、一定の直流電圧を生成させる。当該直流電圧は、電圧制御発振器9に予め設定された自走周波数を発振させる電圧である。各制御信号の状態と各部の動作については後で詳細に説明する。自走制御用直流電圧生成回路6は、マイクロコントローラ4からの指示に従って、直流電圧を生成し、SPDTアナログスイッチ7に出力する。自走制御用直流電圧生成回路6は、ここでは、D/AコンバータもしくはPWMPulseWidthModulation;パルス幅変調回路を備えた構成として、マイクロコントローラ4からの制御に従って動作するようにしているが、可変抵抗器等を備えて手動で調整可能な構成としてもよい。クロック選択回路34は、SEL_A信号とSELFMODE信号に従って、外部基準クロックを選択し、PLL-IC5に出力する。外部基準クロックの選択は、いずれか一方を選択して出力するか、両方をマスクするいずれの外部基準クロックも出力しない。PLL-IC5は、外部基準クロックと電圧制御発振器9の出力との位相差に基づく電圧を出力するものであり、制御レジスタ51と、分周器52,53と、位相比較器54とを備えている。制御レジスタ51は、マイクロコントローラ4から設定された動作内容を記憶する。分周器52は、クロック選択回路34で選択された外部基準クロックを、制御レジスタ51の設定内容に基づく分周値で分周する。分周器53は、電圧制御発振器9からの出力クロック信号を制御レジスタ51の設定内容に基づいた分周値で分周する。位相比較器54は、分周器52からの分周された外部基準クロックと、分周器53からの分周された出力クロックの位相を比較し、検出された位相差をチャージポンプで積分してチャージポンプ出力電圧をSPDTアナログスイッチ7に出力する。また、本装置では、PLL-IC5は、パワーダウン制御が可能なデバイスとしており、自走時にはマイクロコントローラ4からの指示に基づいて、パワーダウンする。その場合、チャージポンプ出力をスリーステート出力とし、出力を停止する。SPDTアナログスイッチ7は、自走制御用直流電圧生成回路6からの直流電圧とPLL-IC5からの電圧とを入力し、マイクロコントローラ4からの指示に基づいて、いずれか一方をループフィルタ8に出力する。具体的には、SELFMODE信号がHレベルの場合自走制御には自走制御用直流電圧生成回路6の出力を選択し、Lレベルの場合同期発振制御にはPLL-IC5のループフィルタ出力を選択する。ループフィルタ8は、入力された電圧を平滑化して、制御電圧として電圧制御発振器9に印加する。電圧制御発振器9は、制御電圧に応じた周波数信号を発振し、出力クロックOSCOUTを出力する。電圧制御発振器9としては、直流電圧により周波数制御が可能な発振器であればよく、水晶発振回路や原子発振回路であってもよい。また、電圧制御発振器9からの出力は、分周器53に入力されて、PLLループを形成する。[第1のクロック生成装置の概略動作:図1]次に、第1の装置の概略動作について図1を用いて説明する。2分配回路1に入力された1MHz又は10MHzの外部基準クロックは、分配され、その一方は分配部2に入力されてフィルタA22,B23でフィルタリングされ、信号レベル検出回路24,25で信号レベルが検出されて、マイクロコントローラ4に入力される。また、2分配回路1で分配された他方の外部基準クロックは、分配部3でフィルタ22,23によりフィルタリングされ、クロック選択回路34に入力される。マイクロコントローラ4では、入力された外部基準クロックの信号レベルに応じて、SELFMODE信号とSEL_A信号を生成し、クロック選択回路34、SPDTアナログスイッチ7に出力する。第1のクロック生成装置は、SELFMODE信号とSEL_A信号の組み合わせに基づいて動作を決定するものであり、具体的には、いずれかの外部基準クロックが適正レベルであれば当該外部基準クロックを基準クロックとして同期発振動作を行い、外部基準クロックのレベルが不適正である場合には自走発振動作を行う。そして、同期発振動作時には、クロック選択回路34がSEL_A信号に基づいて、1MHz又は10MHzのいずれかの外部基準クロックを選択してPLL-IC5に出力し、SPDTアナログスイッチ7がPLL-IC5のチャージポンプ出力をループフィルタ8に出力し、電圧制御発振器9からチャージポンプ出力に応じたクロックが出力される。自走発振制御時には、マイクロコントローラ4は、PLL-IC5に対してパワーダウンするよう設定し、SPDTアナログスイッチ7を自走制御用電圧生成回路6側に切り替え、自走制御用の直流電圧がループフィルタ8を介して電圧制御発振器9に印加され、電圧制御発振器9から当該直流電圧に応じたクロックが出力される。このようにして、第1のクロック生成装置の動作が行われる。[クロック選択回路34の構成:図2]次に、図1に示したクロック選択回路34の構成について図2を用いて説明する。図2は、クロック選択回路34の回路図である。図2に示すように、クロック選択回路34は、SELFMODE信号入力端子と、REFCLK_A外部基準クロックA入力端子と、SEL_A信号入力端子と、REFCLK_B外部基準クロックB入力端子とを備え、インバータ回路341,344と、AND回路342,345と、発振ドライバ343,346と、AND回路348とREFCLK基準クロック出力端子とを備えている。インバータ回路341はSELFMODE信号を反転出力し、インバータ回路344はSEL_A信号を反転出力する。AND回路342は、SELFMODE信号の反転出力とSEL_A信号とを入力し、両方ともHIGHHレベルであった場合同期発振制御で、外部基準クロックAを選択する場合にはHレベルを出力し、それ以外はLOWLレベルを出力する。AND回路342からの出力は、外部基準クロックREFCLK_Aの出力又は非出力を制御する制御信号CTRL信号である。AND回路345は、SELFMODE信号の反転出力とSEL_A信号の反転出力とを入力し、両方ともHレベルであった場合同期発振制御で、外部基準クロックBを選択する場合にはHレベルを出力し、それ以外はLレベルを出力する。AND回路345からの出力は、外部基準クロックREFCLK_Bの出力又は非出力を制御する制御信号CTRL信号である。発振ドライバ343は、AND回路342からのCTRL信号と、REFCLK_Aとを入力して、REFCLK_Aの出力又は非出力を切り替えるものである。また、発振ドライバ346は、AND回路345からのCTRL信号と、REFCLK_Bとを入力して、REFCLK_Bの出力又は非出力を切り替えるものである。また、C1,C2は、それぞれ、REFCLK_A、REFCLK_Bの直流成分カット用のコンデンサである。Rf1,Rf2は、それぞれ、発振ドライバ343,346内のCMOSインバータをリニア増幅回路として使用するためのフィードバック抵抗であり、XIN端子を電源端子とGND端子の中点電圧にバイアスするものである。[発振ドライバの入出力:図2,図3]発振ドライバ343,346の入出力について図2及び図3を用いて説明する。図3は、発振ドライバの入出力を示す機能表である。図2,3に示すように、入力側のCTRL信号がHレベルで、XIN端子に入力されるREFCLK_A又はREFCLK_BがLレベルの場合、フィードバック抵抗Rf1又はRf2に出力されるXOUT端子の出力はXIN端子の反転出力でHレベル、発振ドライバ出力OSCOUTはLレベルとなる。また、入力側のCTRL信号がHレベルで、XIN端子の出力がHレベルの場合、XOUT端子の出力はLレベル、OSCOUTはHレベルとなる。つまり、CTRL信号がHレベルの場合には、OSCOUTには、XIN端子に応じたレベルHレベル又はLレベルが出力される。入力側のCTRL信号がLレベルの場合、XIN端子からの信号が入力されるインバータ回路からの出力はLレベルとなるため、XIN端子のレベルにかかわらずXOUTはLレベル、OSCOUTは常時Hレベルとなる。図2のAND回路348は、発振ドライバ343からのOSCOUTと発振ドライバ346からのOSCOUTが共にHレベルの場合には、クロック選択回路34のREFCLK出力としてHレベルを出力し、それ以外の場合にはLレベルを出力する。正常に動作している場合、発振ドライバ343と発振ドライバ346のいずれか一方から外部基準クロックが出力され、他方はHレベル固定となって、一方の外部基準クロックがREFCLKとして出力される。[クロック選択回路34の入出力:図2,図4]クロック選択回路34の入出力について図2及び図4を用いて説明する。図4は、クロック選択回路の入出力を示す機能表である。図2,4に示すように、SELFMODE信号がHレベルの場合には、発振ドライバ343,346のCTRL信号はいずれもLレベルとなって、発振ドライバ343,346からのOSCOUTは両方ともHレベルとなり、SEL_A信号のレベルにかかわらずクロック選択回路34のREFCLK出力はHレベル固定となる。つまり、外部基準クロックがPLL-IC5に入力されない状態となる。これにより、SELFMODE信号がHレベルの場合、つまり自走発振動作の際には、クロック選択回路34はHレベル固定でスタティックな状態となって動作を停止するため、不要なデジタルノイズの発生を抑えることができ、また消費電力を低減できるものである。また、SELFMODE信号がLレベルの場合、SEL_A信号がHレベルであれば、発振ドライバ343の出力OSCOUTはREFCLK_Aとなり、発振ドライバ346の出力は常時Hレベルとなる。これにより、図4に示すように、SELFMODE信号がLレベルでSEL_A信号がHレベルの場合には、クロック選択回路34のREFCLK出力はREFCLK_Aとなり、1MHzの矩形クロックが出力される。同様に、SELFMODE信号、SEL_A信号が共にLレベルであれば、発振ドライバ343の出力は常時Hレベルとなり、発振ドライバ346の出力はREFCLK_Bとなる。したがって、クロック選択回路34のREFCLK出力はREFCLK_Bとなり、10MHzの矩形クロックが出力される。[SELFMODE信号とSEL_A信号の制御例:図5]次に、マイクロコントローラ4におけるSELFMODE信号とSEL_A信号の2種類の制御信号の制御例について図5を用いて説明する。図5は、マイクロコントローラ4におけるSELFMODE信号とSEL_A信号の制御例を示す説明図である。図5では、外部基準信号Aと外部基準信号Bの信号レベルの組み合わせと、それに対応するSELFMODE信号とSEL_A信号の組み合わせを示している。カッコ内のHはHレベル、LはLレベル、XはHレベルでもLレベルでもどちらでもよいDontCare状態を表し、SELFMODE信号の信号レベル,SEL_A信号の信号レベルとして記載している。マイクロコントローラ4では、外部基準信号レベルの適正範囲を規定するしきい値下限値と上限値を記憶しており、信号レベル検出回路24から出力された信号レベルとしきい値とを比較して、当該外部基準信号のレベルが、過小レベル適正レベル未満、適正レベル、過大レベル適正レベル超過、のいずれであるかを判定する。そして、外部基準クロックAの信号レベルDET_Aと外部基準クロックBの信号レベルDET_Bがどのレベルであったかに基づいてSELFMODE信号とSEL_A信号のレベルを決定する。図5に示すように、DET_A、DET_Bが共に過小レベルであった場合には、マイクロコントローラ4は、SELFMODE信号をHレベルとし、自走を指示する。SEL_A信号は任意のレベルでよい。また、DET_AとDET_Bが共に適正レベル以上であった場合、異常発生としてマイクロコントローラ4は、SELFMODE信号をHレベルとし、自走を指示する。上記の場合とは、具体的には、DET_AとDET_Bが共に適正レベルであった場合、共に過大レベルであった場合、また、一方が適正レベルで他方が過大レベルであった場合である。DET_Aが適正レベルでDET_Bが過小レベルであった場合、マイクロコントローラ4は、SELFMODE信号をLレベル、SEL_A信号をHレベルとして、外部基準信号Aの選択を指示する。また、DET_Bが適正レベルでDET_Aが過小レベルであった場合、マイクロコントローラ4は、SELFMODE信号をLレベル、SEL_A信号をLレベルとして、外部基準信号Bの選択を指示する。DET_Aが過大レベルで、DET_Bが過小レベルの場合には、マイクロコントローラ4は、SELFMODE信号をLレベル、SEL_A信号をHレベルとして外部基準信号Aを選択するか、異常発生としてSELFMODE信号をHレベルとして自走制御とする。いずれにするかは、用途や要求される仕様に応じて予め設定される。同様に、DET_Bが過大レベルで、DET_Aが過小レベルの場合には、マイクロコントローラ4は、SELFMODE信号をLレベル、SEL_A信号もLレベルとして外部基準信号Bを選択するか、異常発生としてSELFMODE信号をHレベルとして自走制御とする。[PLL-IC5の設定制御例:図6]次に、PLL-IC5に対する設定制御例について図6を用いて説明する。図6は、PLL-IC5の設定制御例を示す説明図である。マイクロコントローラ4は、DET_A、DET_Bの判定レベルに応じて、PLL-IC5にPLLレジスタ設定信号を出力し、PLL-IC5の動作を制御する。図6に示すように、DET_AとDET_Bが共に過小レベルであった場合、また、DET_AとDET_Bが共に適正レベル以上であった場合には、マイクロコントローラ4はPLL-IC5に自走制御を設定し、PLL-ICを初期設定状態デフォルト状態又はパワーダウン状態とする。チャージポンプ出力はスリーステート出力とする。また、DET_Aが適正レベルで、DET_Bが過小レベルであった場合には、マイクロコントローラ4は、PLL-IC5に外部基準クロックAに基づくPLL動作を行うよう設定する。同様に、DET_Bが適正レベルで、DET_Aが過小レベルであった場合には、マイクロコントローラ4は、PLL-IC5に外部基準クロックBに基づくPLL動作を行うよう設定する。また、DET_AとDET_Bの一方が過大レベルで、他方が過小レベルであった場合、マイクロコントローラ4は、過大レベルであった外部基準信号に基づくPLL動作を行うように設定するか、若しくは、自走制御を設定する。いずれにするかは、用途や要求される仕様に応じて予め設定される。[第1のクロック生成装置の効果]本発明の第1の実施の形態に係るクロック生成装置によれば、外部基準クロックA例えば1MHzと外部基準クロックB例えば10MHzを入力可能とし、入力された外部基準信号の帯域毎にレベル検出して、マイクロコントローラ4が、検出されたDET_AとDET_Bに応じて、一方のみが適正レベルであった場合に、SELFMODE信号をLレベルとしてクロック選択回路34からの外部基準クロックの出力を許可して、適正レベルであった外部基準クロックを選択させ、PLL-ICに当該外部基準クロックに同期したPLL動作を行うよう指示を出力し、それ以外の場合には、SELFMODE信号をHレベルとしてクロック選択回路34からの外部基準クロックの出力を非許可とすると共に、PLL-IC5をパワーダウンさせて、電圧制御発振器9に自走制御用直流電圧生成回路6からの制御電圧に基づいて自走発振動作を行わせるようにしているので、2種類の外部基準クロックに同期したクロックの生成を可能とし、また、自走発振時にPLL-IC5をパワーダウンさせて、消費電力やノイズを低減することができる効果がある。また、第1のクロック生成装置によれば、自走発振時にはクロック選択回路34がスタティックな状態となって動作を停止するため、ノイズの発生を防ぎ、消費電力を低減できる効果がある。また、第1の装置によれば、自走発振時にPLL-IC5をパワーダウンさせているので、その間不安定な動作を行うことがなく、自走発振から同期発振に容易に復帰することができる効果がある。[第2のクロック生成装置:図7]次に、本発明の第2の実施の形態に係るクロック生成装置について図7を用いて説明する。図7は、本発明の第2の実施の形態に係るクロック生成装置の部分構成ブロック図である。本発明の第2の実施の形態に係るクロック生成装置第2のクロック生成装置は、8種類の異なる外部基準クロックを入力可能としており、外部基準クロックを入力する構成及び外部基準クロックを選択する構成が第1のクロック生成装置とは異なっている。図7では、第2のクロック生成装置において第1のクロック生成装置とは異なっている部分のみを記載している。マイクロコントローラ4及びクロック選択回路340より後段の、自走制御用直流電圧生成回路6、SPDTアナログスイッチ7、ループフィルタ8、電圧制御発振器9は図示を省略するが、第1のクロック生成装置と同じ構成及び動作である。図7に示すように、第2のクロック生成装置の特徴部分は外部基準クロック入力部200と、信号レベル検出回路210~217と、マイクロコントローラ40と、クロック選択回路340とを備えている。更に、外部基準クロック入力部200は、8分配回路201と、フィルタ202~209の8個のフィルタとを備えている。8分配回路200は、周波数特性を持たない信号分配回路であり、入力された外部基準クロックを8分配する。ここでは、外部基準クロックとして、REFCLK_0~REFCLK_7の8種類の異なる周波数のいずれかが入力される。8個のフィルタ202~209は、それぞれ、REFCLK_0の周波数周波数0~REFCLK_7の周波数周波数7の帯域を通過させるフィルタ回路である。各フィルタの出力は、それぞれ、信号レベル検出回路210~217と、クロック選択回路340に入力される。信号レベル検出回路210~217は、各フィルタを通過した外部基準クロックの信号レベルを検出して、結果をDET_0~DET_7としてマイクロコントローラ40に出力する。マイクロコントローラ40は、各外部基準クロックの信号レベルに応じて、自走制御を指定するSELFMODE信号に加えて、SEL_A信号,SEL_B信号,SEL_C信号の計4種類の制御信号クロック選択信号を出力する。SEL_A,SEL_B,SEL_Cは、請求項に記載した選択制御信号に相当する。クロック選択信号は、8種類の外部基準クロックの中からいずれの外部基準クロックを選択するかを指定する制御信号であり、SELFMODE信号に基づいて外部基準クロックを出力するか否かを決定し、出力する場合には、3種類の選択制御信号のレベルの組み合わせで8種類の中から1つの外部基準クロックを選択するものである。また、マイクロコントローラ40は、PLL-IC図示せずに対して動作内容を設定する。第1のクロック生成装置と同様に、マイクロコントローラ40は、自走時には、PLL-ICをパワーダウンさせる。PLL-ICは、第1のクロック生成装置と同様に、設定された動作内容に基づいて分周値を設定し、PLL動作を行って外部基準クロックと電圧制御発振器との位相差をチャージポンプ出力として出力する。[第2のクロック生成装置のクロック選択回路の構成例:図8]次に、第2のクロック生成装置のクロック選択回路第2のクロック選択回路340の構成例について図8を用いて説明する。図8は、第2のクロック生成装置のクロック選択回路340の構成例を示す構成ブロック図である。図8に示すように、第2の装置のクロック選択回路340は、デコーダ回路351と、8つの発振ドライバ352~359と、AND回路360とを備えている。デコーダ回路351は、SEL_A信号と、SEL_B信号と、SEL_C信号とSELFMODE信号の制御信号を入力し、それらのレベルに応じて、REFCLK_0~REFCLK_7の出力/非出力を制御する発振ドライバ352~353に制御信号Y0~Y7を供給する。図8の例では、発振ドライバ352には制御信号Y0を出力し、発振ドライバ353には制御信号Y1を出力し、発振ドライバ354には制御信号Y1を出力し、以下同様にして、発振ドライバ359には制御信号Y7を出力する。発振ドライバ352~359の構成及び動作は、図2に示した発振ドライバと同様であり、CTRL信号がHレベルの場合に、XIN端子から入力される外部基準クロックREFCLK_~REFCLK_7をOSCOUTとして出力し、CTRL信号がLレベルの場合には、OSCOUT出力はHレベル固定とする。AND回路360は、発振ドライバ352~359の出力が全てHレベルの場合にHレベルを出力し、それ以外はLレベルを出力する。すなわち、CTRL信号がHレベルとなった発振ドライバからの外部基準クロックをREFCLKとして出力するものである。[第2のクロック生成装置のクロック選択回路の制御例:図9]次に、第2の装置のクロック選択回路の制御例について図9を用いて説明する。図9は、第2のクロック生成装置のクロック選択回路の制御例を示す模式説明図である。図9では、信号レベル検出回路210~217で検出された各外部基準信号の信号レベルDET_~DET_7に基づいて、PLL_ICへの外部基準クロックの接続状態と、クロック選択信号の出力と、選択される外部基準クロックとを規定している。そして、第2のクロック生成装置のマイクロコントローラ40は、図9のテーブルに従って制御信号を出力すると共に、PLL-ICに動作内容を設定するようになっている。図9に示すように、信号レベルが適正レベル以上となった外部基準信号がない場合には、有効な外部基準クロックが接続されていない状態であり、マイクロコントローラ40は、SELFMODE信号をHレベルとして自走発振に切り替える。SEL_C信号,SEL_B信号,SEL_A信号のレベルは任意である図9においては、DontCare=Xと記載している。そして、マイクロコントローラ40は、PLL-IC及びクロック選択回路にパワーダウンを指示する。また、DET_0のみが適正レベル以上となった場合には、マイクロコントローラ40は、PLL-ICに周波数0でPLL動作を行うよう指示し、REFCLK_0を選択するための制御信号を出力する。REFCLK_0を選択するための制御信号は、SELFMODE信号はLレベル、SEL_C信号,SEL_B信号,SEL_A信号はいずれもLレベルであり、発振ドライバ352のCTRL信号のみがHレベルとなる。このとき、他の発振ドライバ353~359のCTRL信号はLレベルである。以下同様にして、いずれか1つの外部基準クロックの信号レベルが適正レベル以上であった場合には、マイクロコントローラ40は、当該適正レベル以上の外部基準クロックを選択するよう制御信号を生成し、PLL-ICに当該外部基準クロックの周波数でPLL動作を行うよう設定する。また、複数の外部基準クロックの信号レベルが適正レベル以上であった場合には、マイクロコントローラ40は、異常状態であると判断して、PLL-ICをパワーダウンさせ、SELFMODE信号をHレベルとして自走発振動作を行うよう制御する。このようにして、第2の装置のクロック選択回路及びPLL-ICの制御が行われる。第2の装置では、例えば、周波数0~周波数7に、1MHz、2MHz、5MHz、10MHz、20MHz、40MHz、50MHz、100MHzといった8種類の外部基準クロックを入力可能とし、マイクロコントローラ40が各周波数に対応する適切な分周値をPLL-ICに設定することで、8種類の周波数のいずれが接続された場合でも電圧制御発振器を外部基準クロックに同期させることが可能となるものである。[第2のクロック生成装置の効果]本発明の第2の実施の形態に係るクロック生成装置によれば、8種類の外部基準クロックを入力可能とし、各外部基準クロックの周波数毎に信号レベルを検出し、いずれか1つの外部基準クロックが適正レベル以上であった場合には、マイクロコントローラ40が、SELFMODE信号をLレベルとして、クロック選択回路340からの外部基準クロックの出力を許可し、SEL_A信号,SEL_B信号,SEL_C信号の組み合わせで当該適正レベル以上となった外部基準クロックを選択させると共に、PLL-ICに当該外部基準クロックに同期したPLL動作を行うよう指示を出力し、信号レベルが適正レベル以上になった外部基準クロックがない場合と、複数の外部基準クロックの信号レベルが適正レベル以上になった場合には、SELFMODE信号をHレベルとして、クロック選択回路340からの外部基準クロックの出力を非許可とすると共に、PLL-ICをパワーダウンさせ、電圧制御発振器に自走制御用直流電圧生成回路6からの電圧に基づいて自走発振を行わせるようにしているので、8種類の外部基準クロックに同期したクロックの生成を可能とし、また、自走発振時に消費電力やノイズを低減することができる効果がある。尚、第1の実施の形態第1のクロック生成装置では、外部基準クロックが2種類の例を説明し、第2の実施の形態第2のクロック生成装置では外部基準クロックが8種類の例を説明したが、外部基準クロックが3~7種類の場合には、第2のクロック生成装置の構成で対応可能である。また、外部基準クロックが9種類以上の場合でも、図8の構成を基に、選択制御信号の数を増やし、選択制御信号の組み合わせによっていずれか1つの外部基準クロックを選択可能とするよう拡張することで、容易に対応可能となっている。[第3の実施の形態に係るクロック生成装置:図10]次に、本発明の第3の実施の形態に係るクロック生成装置について図10を用いて説明する。図10は、本発明の第3の実施の形態に係るクロック生成装置の部分構成ブロック図である。図10に示すように、本発明の第3の実施の形態に係るクロック生成装置第3のクロック生成装置の基本的な構成は、第2のクロック生成装置と同様であるが、外部基準クロックを入力する入力部の構成が第2のクロック生成装置とは異なっている。他の部分の構成及び動作は、第2のクロック生成装置と同様であるため、説明は省略する。第3の装置の特徴部分について説明する。図10に示すように、第3のクロック生成装置は、第2のクロック生成装置と同様に8種類の外部基準クロックを入力可能とするものであり、入力部300は、フィルタの代わりに8個のデュプレクサ301~308を備えている。デュプレクサ301~308は、特定の周波数帯域を通過させる周波数選択性を備えており、第3の装置では、デュプレクサ301はREFCLK_0に対応する周波数0を通過させ、デュプレクサ302はREFCLK_1に対応する周波数1を通過させ、以下同様に、デュプレクサ308はREFCLK_7に対応する周波数7を通過させるものである。デュプレクサ301~308を、それぞれ周波数に応じて最適な設計とすることにより、第2の装置の入力部200に比べて、信号レベルの減衰量の低減を図ることができるものである。[第3のクロック生成装置の効果]本発明の第3の実施の形態に係るクロック生成装置によれば、外部基準クロックを入力する入力部300に、各外部基準クロックの周波数を選択的に通過させるデュプレクサ301~308を備えているので、各デュプレクサを最適な設計とすることにより、信号レベルの減衰量を低減できる効果がある。[第4のクロック生成装置:図11]次に、本発明の第4の実施の形態に係るクロック生成装置について図11を用いて説明する。図11は、本発明の第4の実施の形態に係るクロック生成装置の部分構成ブロック図である。図11では、入力部やクロック選択回路は省略しており、マイクロコントローラ4より後段部分のみを記載している。図11に示すように、本発明の第4の実施の形態に係るクロック生成装置第4のクロック生成装置の基本的な構成は、第1のクロック生成装置と同様であるが、第1の装置のSTDTアナログスイッチ7の代わりに、MBBMakeBeforeBreak;メークビフォアブレークタイプのSPDTアナログスイッチ71を備えている。MBBタイプのアナログスイッチは、スイッチ切替時に切り替え対象信号同士が双方向に導通するものであり、第4のクロック生成装置では、PLL-IC5からのチャージポンプ出力と自走制御用直流電圧生成回路6からの直流電圧とを切り替える際に、前の接続がオープンになる前に、新しい接続経路を確立させるものである。MBBタイプのアナログスイッチを用いることにより、自走制御と同期制御の切り替え時の瞬断が発生せず、ループフィルタ8や電圧制御発振器9の負荷を経由した放電による電圧低下を抑え、出力クロックOSCOUTの周波数の乱れを小さくすることができるものである。尚、LPFLowPassFilter61は、MBBタイプのSPDTアナログスイッチ71の切り替え時に、PLL-IC5のチャージポンプ出力電圧と、自走制御用直流電圧生成回路6の出力電圧との差分間を穏やかに遷移させるものであり、自走制御と同期制御の切り替えをスムーズに行うことができるものである。[第4のクロック生成装置の効果]本発明の第4の実施の形態に係るクロック生成装置によれば、PLL-IC5からのチャージポンプ出力と自走制御用直流電圧生成回路6からの直流電圧とを切り替えるスイッチとしてMBBタイプのSPDTアナログスイッチ71を備えているので、切り替え時の瞬断が発生せず、出力クロックの周波数を安定させることができる効果があり、切り替えをスムーズに行うことができる効果がある。"