"LVDSのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置であり、疑似ランダム信号を生成する疑似ランダム信号生成部と、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて初期パターン記憶部に順次書き込む試験パターン配列部と、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部と、前記初期パターン記憶部から前記初期パターンを読み出し、前記制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ部と、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをLVDSパラレルデータによって試験対象の前記アクティブケーブルに出力するLVDSトランスミッタと、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをLVDSパラレルデータによって受信するLVDSレシーバと、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較部とを備えることを特徴とするケーブル検査装置。前記制約データが前記アクティブケーブルの前記コネクタ内にある前記送信用回路及び前記受信用回路のビット処理の制約条件を示していることを特徴とする請求項1に記載のケーブル検査装置。前記制約条件が、前記送信用回路及び前記受信用回路の前記試験パターンの処理において、前記試験パターンにおける対象ビットのビット値の前記転送クロックに対応する変化条件が設定されたものであり、前記試験パターンフィルタ部が、前記転送クロック毎に対応し、前記対象ビットのビット値を前記制約条件に基づき変換することを特徴とする請求項2に記載のケーブル検査装置。前記試験パターンフィルタ部が、試験サイクルとして予め設定された転送クロック数分の前記初期パターンの配列単位に、前記制約条件に基づいた変換処理を行うことを特徴とする請求項3に記載のケーブル検査装置。前記制約データが前記アクティブケーブルのコネクタに設けられた前記送信用回路及び前記受信用回路の種類毎に、前記制約データ記憶部に記憶されていることを特徴とする請求項1から請求項4のいずれか一項に記載のケーブル検査装置。LVDSのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置を用いてアクティブケーブルの試験を行うケーブル検査方法であり、疑似ランダム信号生成部が、疑似ランダム信号を生成する疑似ランダム信号生成過程と、試験パターン配列部が、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列過程と、パターンフィルタ部が、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ過程と、LVDSトランスミッタが、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをLVDSパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力過程と、LVDSレシーバが、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをLVDSパラレルデータによって受信するデータ入力過程と、パターン比較部が、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較過程とを備えることを特徴とするケーブル検査方法。LVDSのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置の機能をコンピュータに実行させるプログラムであり、前記コンピュータを、疑似ランダム信号を生成する疑似ランダム信号生成手段、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列手段、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する、前記転送クロックに対応した制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ手段、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをLVDSパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力手段、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをLVDSパラレルデータによって受信するデータ入力手段、前記試験パターンと前記出力パターンとを比較するパターン比較手段、として機能させるためのプログラム。上述した特許文献1及び非特許文献1は、一般的なメタルアクティブケーブルや光アクティブケーブルに対するビット誤り率測定において、8B/10Bあるいは64B/66Bのエンコード方式により、シリアルデータの中にクロックを埋め込むエンコーディングが施されたシリアル信号には適している。しかしながら、映像信号出力装置と映像信号処理装置との間の伝送、例えばカメラリンク規格、VESAVideoElectronicsStandardsAssociation、NewVESA等のLVDSLowvoltagedifferentialsignalingパラレル伝送の検査には以下の3つの理由から適用が困難である。1非特許文献1において、映像信号を送信する場合、LVDSパラレルデータは、映像データの同期信号などの制御信号を含む構成になっている。したがって、パルスパターンジェネレータの生成する疑似ランダム信号は、この制御信号を含むLVDSパラレルデータに対応するデータパターンとして用いることは困難である。2非特許文献1におけるパラレル対応のビットエラー測定器は、入出力がLVDS信号を取り扱う形式になっていない。したがって、ビットエラー測定器の入出力の端子と、測定対象のアクティブケーブルの入出力の端子との間にコンデンサを配置し、LVDSパラレルデータを交流結合AC結合リンクの信号として扱うことになる。このため、LVDSパラレルデータは非常に周期の長い信号を含み、DCまで信号帯域を延ばす必要があり、交流結合によるデータ欠損が生じる場合がある。このデータ欠損を防止するため、コンデンサの容量を増加させることで、DCに近い周波数成分を通過させることができる。一方、コンデンサの容量が増加するため、LVDSパラレルデータの信号を鈍らせることになり、ビットエラーを生じさせる原因となる。3特許文献1の処理データ検出装置は、0と1とが繰り返されるデータを伝送する構成となっているため、映像信号の全てのビット構成に対応することができず、ケーブルの十分な検査を行うことができない。本発明は、このような事情に鑑みてなされたもので、DCに近い周波数から測定に必要な周波数までの測定範囲で、ランダムな画像データとケーブルのコネクタ内の制約条件を満足する制御信号を生成し、LVDSパラレルデータを用いてケーブル試験を行うケーブル検査装置、ケーブル検査方法及びそのプログラムを提供することを目的とする。本発明のケーブル検査装置は、LVDSのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置であり、疑似ランダム信号を生成する疑似ランダム信号生成部と、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて初期パターン記憶部に順次書き込む試験パターン配列部と、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部と、前記初期パターン記憶部から前記初期パターンを読み出し、前記制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ部と、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをLVDSパラレルデータによって試験対象の前記アクティブケーブルに出力するLVDSトランスミッタと、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをLVDSパラレルデータによって受信するLVDSレシーバと、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較部とを備えることを特徴とする。本発明のケーブル検査装置は、前記制約データが前記アクティブケーブルの前記コネクタ内にある前記送信用回路及び前記受信用回路のビット処理の制約条件を示していることを特徴とする。本発明のケーブル検査装置は、前記制約条件が、前記送信用回路及び前記受信用回路の前記試験パターンの処理において、前記試験パターンにおける対象ビットのビット値の前記転送クロックに対応する変化条件が設定されたものであり、前記試験パターンフィルタ部が、前記転送クロック毎に対応し、前記対象ビットのビット値を前記制約条件に基づき変換することを特徴とする。本発明のケーブル検査装置は、前記試験パターンフィルタ部が、試験サイクルとして予め設定された転送クロック数分の前記初期パターンの配列単位に、前記制約条件に基づいた変換処理を行うことを特徴とする。本発明のケーブル検査装置は、前記制約データが前記アクティブケーブルのコネクタに設けられた前記送信用回路及び前記受信用回路の種類毎に、前記制約データ記憶部に記憶されていることを特徴とする。本発明のケーブル検査方法は、LVDSのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置を用いてアクティブケーブルの試験を行うケーブル検査方法であり、疑似ランダム信号生成部が、疑似ランダム信号を生成する疑似ランダム信号生成過程と、試験パターン配列部が、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列過程と、パターンフィルタ部が、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ過程と、LVDSトランスミッタが、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをLVDSパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力過程と、LVDSレシーバが、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをLVDSパラレルデータによって受信するデータ入力過程と、パターン比較部が、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較過程とを備えることを特徴とする。本発明のプログラムは、LVDSのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置の機能をコンピュータに実行させるプログラムであり、前記コンピュータを、疑似ランダム信号を生成する疑似ランダム信号生成手段、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列手段、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する、前記転送クロックに対応した制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ手段、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをLVDSパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力手段、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをLVDSパラレルデータによって受信するデータ入力手段、前記試験パターンと前記出力パターンとを比較するパターン比較手段、として機能させるためのプログラムである。この発明は、疑似ランダムパターン生成部の生成した疑似ランダム信号からなる初期パターンを、被試験対象のアクティブケーブルのコネクタ内に設けられた送信用回路及び受信用回路などの処理の制約条件に対応した試験パターンに変換する。このため、本発明によれば、アクティブケーブルに実際に供給される、映像データの同期信号などの制御信号を含むデータパターンに近い試験パターンを用いて試験を行うため、従来に比較してアクティブケーブルの実使用により近い条件で試験を行うことが可能となり、実使用で発生するフェイルを容易に検出することができる。また、本発明によれば、アクティブケーブルの入出力の規格に対応したLVDSトランスミッタ及びLVDSレシーバを有しているため、DCに近い周波数から測定に必要な周波数までの測定範囲でアクティブケーブルの試験を行うことが、従来に比較して容易にできる。以下、図面を参照して、本発明の実施の形態について説明する。図1は、この発明の一実施形態によるケーブル検査装置の構成例を示す概略ブロック図である。本実施形態においては、カメラなどの映像信号出力装置とグラバボードなどの映像信号処理装置間を接続するアクティブケーブルのケーブル検査を例として説明する。図1において、ケーブル検査装置1は、疑似ランダム信号生成部10、試験パターン配列部11、試験パターンフィルタ部12、試験パターン比較部13、制御部14、初期パターン記憶部15、制約データ記憶部16、試験パターン記憶部17、LVDSトランスミッタ部18、LVDSレシーバ部19を備えている。また、アクティブケーブル20は、非試験対象であり、送信側コネクタ21、受信側コネクタ22及びケーブル線23から構成されている。疑似ランダム信号生成部10は、評価対象に対して機能試験のための試験パターンとして用いる、ビット列としての擬似ランダム信号を発生する。試験パターン配列部11は、疑似ランダム信号生成部10の出力する疑似ランダム信号を、画像データとコントロール信号とのビット数毎に分割し、これを初期パターンとして、この初期パターン毎に行識別情報を付加して、予め設定された所定の行数例えば、130行の初期パターン列を複数生成する。また、試験パターン配列部11は、これら初期パターン列に対して、パターン列識別情報を付加し、初期パターン記憶部15に書き込んで記憶させる。本実施形態においては、試験対象がカメラリンク規格のLVDSパラレル伝送に対応したアクティブケーブルのため、画像データ24ビット及び制御信号3ビットからなるデータ信号の27ビットと、クロック転送のための1ビットとが試験データの構成として必要となる。画像データは、たとえばRGBRed、Green、Blueの各々の階調度を8ビットとして24ビットである。また、制御信号は、HS水平同期、VS垂直同期、DEデータイネーブルの3ビットである。試験パターンフィルタ部12は、後述するアクティブケーブル20の送信側コネクタ21と受信側コネクタ22とに搭載されている回路の動作特性に対応するように、試験パターン列における各初期パターンの制御信号のビット値の変換処理を行い、ビット値が制約データに対応して変換された試験パターンからなる試験パターン列を作成する。このとき、試験パターンフィルタ部12は、制約データ記憶部16に記憶されている制約データに基づいて、初期パターン列における各初期パターンの制御信号などのビットのビット値の変換を行う。また、試験パターンフィルタ部12は、作成した試験パターン列に対して試験パターン列番号を付加し、試験パターン列番号とこの試験パターン列番号の示す試験パターン列とを対応させ、試験パターン記憶部17に書き込んで記憶させる。次に、図2は本実施形態における試験データを構成する試験パターン列を示す図である。アクティブケーブル20のデータの伝送試験を行うために用いる際、試験パターンが並列に130個連続した列として構成された試験パターン列が試験データとなる。ここで、クロック信号毎に試験パターンの各ビットが並列に出力され、1サイクル内がクロック信号が130個の周期で構成されているため、試験データは、試験パターンが並列に130行として並べられた図2に示す試験データ列の複数から構成されている。制約データ記憶部16には、上述した図2に示す初期パターンを、アクティブケーブル20におけるデータの伝送品質の試験を行うために用いる試験パターンに変換するための制約データが記載されている。この制約データは、アクティブケーブル20の送信側コネクタ21及び受信側コネクタ22の内部に設けられている回路における信号処理等が確実に行われる、以下に示すような制御信号のビット変化などである。次に、図3は、HSビット、VSビット及びDEビットと、SPビットとの制約データの示す制約条件が記載されたテーブルを示す図である。図3aはHSビット、VSビット及びDEビットの制約データが示されたテーブルを示す図である。この図3aのテーブルが示す制約条件は、以下に示す記述となっている。A.フィルタイネーブルモードHSビット:1サイクル内で2回のビット遷移が存在、かつサイクル内の最小の連続ビット数3ビット以上、すなわち同一ビット値が3クロック幅で存在すること2ビット以下の幅のパルスを除去する、ノイズ除去のローパスのフィルタリング処理に対応させるため、3ビット以上のパルス幅が必要となるVSビット:130クロック内で1回のビット遷移が存在DEビット:HSビットと同様に、1サイクル内で2回のビット遷移が存在、かつサイクル内の最小の連続ビット数3ビット以上、すなわち同一ビット値が3クロック幅で存在することB.フィルタディセーブルモードHSビット:1サイクル内で2回のビット遷移が存在VSビット:130クロック内で1回のビット遷移が存在DEビット:HSビットと同様に、1サイクル内で2回のビット遷移が存在また、図3bのテーブルが示す制約条件は、以下に示す記述となっている。ここで、SPビットとは、7ビット列を4行作成すると28ビットであるが、制御信号及び画像データの合計のビット数が27ビットであるため、ダミーとして挿入されるビットである。A.フィルタイネーブルモードSPビット:画像データ及び制御情報が配置されないビットのため、サイクル内で全てビット値が0である。B.フィルタディセーブルモードSPビット:フィルタイネーブルモードと同様に、画像データ及び制御情報が配置されないビットのため、サイクル内で全てビット値が0である。また、制約データ記憶部16には、アクティブケーブル20を用いる対象のカメラの画像データの階調度を示す画像データのビット数を定義するカメラ階調度テーブルが予め記憶されている。このカメラ階調度テーブルには、カメラの種類に対応して、各カメラを識別するカメラ識別情報と、このカメラ識別情報の示すカメラの種類で1画素を表現する階調度の値が対応して記憶されている。図1に戻り、試験パターン比較部13は、試験パターンフィルタ部12が初期パターンをフィルタ処理して生成した試験パターンと、アクティブケーブル20を伝搬した試験パターンである伝搬パターンとを比較し、伝搬時においてビットフェイルが発生したビットの検出を行う。制御部14は、試験パターンを試験パターン記憶部17から順次読み出し、転送クロックとともにLVDSトランスミッタ部18へ出力する。また、制御部14は、LVDSレシーバ部19がアクティブケーブル20から受信する伝搬パターンを、試験パターン比較部13に対して出力する。LVDSトランスミッタ部18は、28ビット並列の試験パターンと、この試験パターンを転送するクロックとを所定のフォーマットに変換し、アクティブケーブル20の送信側コネクタ21に供給する。すなわち、LVDSトランスミッタ部18は、24ビットのデータ信号と3ビットの制御信号とSP信号の1ビットとの合計28ビットを、7ビットのビット列からなる4つのグループに分割する。また、LVDSトランスミッタ部18は、分割したグループ毎の各ビット7ビットずつをシリアル信号として、4組のLVDS端子TxIN0、TxIN1、TxIN2、TxIN3の各々から出力する。また、LVDSトランスミッタ部18は、28ビットの試験パターンを転送するクロック信号を、シリアル信号を伝送するシリアルクロック信号に変換し、1組のLVDS端子TxCLKINから出力する構成となっている。ここで、24ビットのデータ信号と3ビットの制御信号とで27ビットとなり、7ビットずつに4分割した際、28ビットとして足りなくなる28ビット目がダミーのビットであるSP信号として出力される。ここで、本実施形態において、28ビットは、bit0R[0]、bit1R[1]、bit2R[2]、bit3R[3]、bit4R[4]、bit5R[5]、bit6G[0]、bit7G[1]、bit8G2、bit9G[3]、bit10G4、bit11G[5]、bit12B0、bit13B[1]、bit14B2、bit15B3、bit16B[4]、bit17B5、bit18HS、bit19VS、bit20DE、bit21R[6]、bit22R[7]、bit23G[6]、bit24G[7]、bit25B[6]、bit26B[7]、bit27SPとなっている。ここで、LVDS端子TxIN0から1サイクル単位で出力される7ビットは、bit0R[0]、bit1R[1]、bit2R[2]、bit3R[3]、bit4R[4]、bit5R[5]、bit6G[0]である。また、LVDS端子TxIN1から1サイクル単位で出力される7ビットは、bit7G[1]、bit8G2、bit9G[3]、bit10G4、bit11G[5]、bit12B0、bit13B[1]である。また、LVDS端子TxIN2から1サイクル単位で出力される7ビットは、bit14B2、bit15B3、bit16B[4]、bit17B5、bit18HS、bit19VS、bit20DEである。また、LVDS端子TxIN3から1サイクル単位で出力される7ビットは、bit21R[6]、bit22R[7]、bit23G[6]、bit24G[7]、bit25B[6]、bit26B[7]、bit27SPである。次に、図4は、本実施形態におけるLVDSトランスミッタ部18の構成例を示す図である。LVDSトランスミッタ18は、並列直列変換回路181、PLL182及びLVDS回路185、186、187、188、189を有している。並列直列変換回路181は、上述した画像データの24ビットと制御信号の3ビットの計27ビットを4つのグループに分割し、28ビット目をダミー信号のSPとし、この28ビットを、7ビットずつの4つのシリアル信号に変換する。この並列直列変換回路181は、例えばCMOSComplementaryMetalOxideSemiconductorレベルの信号で動作し、CMOSレベルの信号としてシリアル信号をLVDS回路185、186、187、188、189へ出力する。PLL182は、7ビット単位のシリアル信号を1サイクルとし、1サイクルで28ビットSPビットを含むのデータを転送するためシリアルクロック信号を、28ビットを並列にLVDSトランスミッタ18に供給する際に入力されるクロック信号を逓倍して生成する。LVDS回路185、186、187、188、189の各々は、CMOSレベルで入力される以下に示すシリアル信号を、それぞれLVDS信号に変換する。次に、図5は、LVDSトランスミッタ部18からアクティブケーブル20の送信側コネクタ21に供給されるデータのフォーマットを示す図である。この図5に示すように、LVDS回路185は、1サイクルにおいて、bit0R[0]、bit1R[1]、bit2R[2]、bit3R[3]、bit4R[4]、bit5R[5]、bit6G[0]を、LVDS信号としてシリアルクロック信号に同期させてシリアル直列に、LVDS端子Tx1N0から出力する。LVDS回路186は、1サイクルにおいて、bit7G[1]、bit8G2、bit9G[3]、bit10G4、bit11G[5]、bit12B0、bit13B[1]を、シリアルクロック信号に同期させてシリアルに、LVDS端子Tx1N1から出力する。LVDS回路187は、1サイクルにおいて、bit14B2、bit15B3、bit16B[4]、bit17B5、bit18HS、bit19VS、bit20DEを、シリアルクロック信号に同期させてシリアルに、LVDS端子Tx1N2から出力する。LVDS回路188は、1サイクルにおいて、bit21R[6]、bit22R[7]、bit23G[6]、bit24G[7]、bit25B[6]、bit26B[7]、bit27SPを、シリアルクロック信号に同期させてシリアルに、LVDS端子Tx1N3から出力する。LVDS回路189は、シリアルクロック信号をLVDS端子TxCLKINから出力する。LVDSレシーバ部19は、7ビット列からなる4つのシリアル信号を、24ビットのデータ信号と3ビットの制御信号とからなる27ビットの並列のデータからなる伝搬パターンに変換する。ここで、LVDSレシーバ部19は、4組のLVDS端子TxIN0、TxIN1、TxIN2、TxIN3の各々から供給される受信される7ビット列のシリアル信号を、27ビットの並列のデータである伝搬パターンに変換し、制御部14へ出力する。また、LVDSレシーバ部19は、1組のLVDS端子RxCLKINから供給される、シリアル信号を転送するシリアルクロック信号を、27ビットの並列データを転送するクロック信号に変換して出力する構成となっている。次に、図6は、本実施形態におけるLVDSレシーバ部19の構成例を示す図である。LVDSレシーバ部19は、直列並列変換回路191、PLL192及びLVDS変換回路195、196、197、198、199を有している。LVDS変換回路195、196、197、198、199の各々は、LVDS信号で入力される以下に示すシリアル信号を、CMOSレベルで入力されるシリアル信号に変換する。次に、図7は、アクティブケーブル20の送信側コネクタ21からLVDSレシーバ部19に供給されるデータのフォーマットを示す図である。この図4に示すように、LVDS回路変換195は、1サイクルにおいて、LVDS端子Rx1N0を介して供給される、LVDS信号のbit0R[0]、bit1R[1]、bit2R[2]、bit3R[3]、bit4R[4]、bit5R[5]、bit6G[0]を、CMOS信号としてシリアルクロック信号に同期させてシリアル直列に、直列並列変換回路191へ出力する。LVDS回路196は、1サイクルにおいて、LVDS端子Rx1N0を介して供給される、LVDS信号のbit7G[1]、bit8G2、bit9G[3]、bit10G4、bit11G[5]、bit12B0、bit13B[1]を、シリアルクロック信号に同期させてシリアルに、直列並列変換回路191へ出力する。LVDS回路197は、1サイクルにおいて、LVDS端子Rx1N0を介して供給される、LVDS信号のbit14B2、bit15B3、bit16B[4]、bit17B5、bit18HS、bit19VS、bit20DEを、シリアルクロック信号に同期させてシリアルに、直列並列変換回路191へ出力する。LVDS回路198は、1サイクルにおいて、LVDS端子Rx1N0を介して供給される、LVDS信号のbit21R[6]、bit22R[7]、bit23G[6]、bit24G[7]、bit25B[6]、bit26B[7]、bit27SPを、シリアルクロック信号に同期させてシリアルに、直列並列変換回路191へ出力する。LVDS回路199は、LVDS端子RxCLKINから供給される、LVDS信号のシリアルクロック信号をCMOS信号に変換し、PLL回路192に出力する。直列並列変換回路191は、LVDS回路変換195から196の各々から供給される7ビットのグループビット列からなる4つのシリアル信号を、27ビット並列の伝搬パターンに変換して出力する。この直列並列変換回路191は、例えばCMOSレベルの信号で動作し、CMOSレベルの信号として、制御回路14に対して伝搬パターンを出力する。PLL回路192は、27ビットの並列のデータを制御部14に出力するクロック信号を、1サイクルで28ビットのデータを転送する際に入力されるシリアルクロック信号を分周することで生成する。次に、本実施形態によるケーブル検査装置1における試験パターンを生成する処理の動作を、図を用いて説明する。図8は、疑似ランダム信号生成部10、試験パターン配列部11及び試験パターンフィルタ部12の動作を示すフローチャートである。ステップS1:疑似ランダム信号生成部10は、例えば、疑似ランダム信号PN系列あるいはM系列を生成する回路または生成関数を用いて、ビット系列からなる疑似ランダム信号を生成し、試験パターン配列部11へ順次出力する。ステップS2:試験パターン配列部11は、図2に示すように、疑似ランダム信号生成部10から供給される疑似ランダム信号を、28ビットずつに分割して初期パターンを生成する。そして、試験パターン配列部11は、生成した初期パターンを列として配列し、130列からなる初期パターン列を順次複数予め想定される試験に必要な数生成し、初期パターン列番号を付加して、この初期パターン列番号とともに、初期パターン記憶部15に書き込んで記憶させる。ステップS3:試験パターンフィルタ部12は、第1フィルタリングの処理として、操作者が図示しない入力手段例えば、キーボードなどから入力したカメラ識別情報例えば、カメラ名に対応し、制約データ記憶部16に記憶されているカメラ階調度テーブルから、入力されたカメラ識別情報を検索する。そして、試験パターンフィルタ部12は、カメラ階調度テーブルにおいて、検索されたカメラ識別情報に対応して記憶されているカメラの階調度の情報により、初期パターン列の各画像データの階調度のビット数を変更する詳細は後述。この第1フィルタリング処理が終了した後、試験パターンフィルタ部12は、変更した初期パターン列を、初期パターン列番号に対応して初期パターン記憶部15に書き込んで記憶させる。ステップS4:試験パターンフィルタ部12は、第2フィルタリングの処理として、制約データ記憶部16に記憶されている制約データにより、初期パターン列の制御情報のビットのビット値を変更する詳細は後述。そして、試験パターンフィルタ部12は、変更した初期パターン列を、試験パターン列番号に対応して試験パターン記憶部17に書き込んで記憶させる。この後、作成した試験パターン列を試験データとして、アクティブケーブル20におけるデータ伝送の試験ビット誤り率測定検査を行う。本実施形態において、試験パターンフィルタ部12は、初期パターン列から試験パターン列へのフィルタ処理による変換を、試験データとして必要な試験パターン列に必要な数の初期パターン列に対して行い、アクティブケーブル20の検査に必要な試験データの生成を行う。次に、図9を用いて第1フィルタリングの処理について説明する。図9は、試験パターンフィルタ部12が行う第1フィルタリングの処理の動作例を説明するフローチャートである。ステップS31:試験パターンフィルタ部12は、操作者が入力手段からカメラ識別情報を入力したか否かの検出を行う。このとき、試験パターンフィルタ部12は、試験パターン列における画像データのビットを、試験対象のアクティブケーブル20がデータ伝送に利用されるカメラの階調度に対応させるか否か、すなわち伝送する画像データの階調度を、このカメラの階調度に合わせて、伝送する画像データをカメラの種類に合わせたビット構成となるように変更を行うか否かの判定を、カメラ識別情報の入力の有無により検出する。そして、試験パターンフィルタ部12は、カメラ識別情報が入力されていない場合、デフォルト処理として、初期パターン列における画像データにおけるビット値の変更を行わずに第1フィルタリング処理を終了する。一方、試験パターンフィルタ部12は、カメラ識別情報が入力されている場合、処理をステップS32へ進める。ステップS32:試験パターンフィルタ部12は、入力されたカメラ識別情報を制約データ記憶部16に記憶されているカメラ階調度テーブルから検索し、このカメラ識別情報に対応して記憶されている画像データの階調度を示すデータを読み出す。そして、試験パターンフィルタ部12は、この階調度を示すデータにより、図10に示すように初期パターン列における画像データのビットの変更を行う。この図10は、制約データ記憶部16に記憶されているカメラ階調度テーブルに対応して変更された初期パターン列の構成を示す図である。図10aは、単色で1画素を10ビットで表すことを示す階調度のデータにより、画像データのビット値を変更した初期パターン列の構成を示す図である。ここで、試験パターンフィルタ部12は、階調度を示す10ビットのDA0からDA9のビット以外のNCと示しているビットを、例えば、ビット値が0であれば0のままとし、ビット値が1であれば0に変更する。一方、図10bは、単色で1画素を8ビットで表すことを示す階調度のデータにより、画像データのビット値を変更した初期パターン列の構成を示す図である。ここで、図10aと同様に、試験パターンフィルタ部12は、階調度を示す8ビットのDA0からDA7のビット以外のNCと示しているビットを、例えば、ビット値が0であれば0のままとし、ビット値が1であれば0に変更する。次に、図11を用いて第1フィルタリングの処理について説明する。図11は、試験パターンフィルタ部12が行う第2フィルタリング処理の動作例を説明する図である。ステップS41:試験パターンフィルタ部12は、操作者が入力手段から入力したフィルタコントロール信号がフィルタイネーブルモードであるか否かの判定を行う。このとき、試験パターンフィルタ部12は、操作者が入力したフィルタコントロール信号がフィルタイネーブルモードを示している場合、処理をステップS42へ進め、一方、フィルタコントロール信号がフィルタディセーブルモードを示している場合、処理をステップS43へ進める。ステップS42:試験パターンフィルタ部12は、試験パターン記憶部17から、フィルタイネーブルモードに対応する制約データが記述された、図3aに示す第1制約データテーブルを読み出し、処理をステップS44へ進める。ステップS43:試験パターンフィルタ部12は、試験パターン記憶部17から、フィルタイネーブルモードに対応する制約データが記述された、図3bに示す第2制約データテーブルを読み出し、処理をステップS44へ進める。ステップS44:試験パターンフィルタ部12は、試験パターン記憶部17から読み出した制約データテーブルに従い、初期パターン列の制御信号のビット値を変更し、試験データの試験パターン列を生成する。そして、試験パターンフィルタ部12は、生成した試験パターン列に対して、試験パターン列番号を付加し、この試験パターン列番号とともに、この試験パターン列番号の示す試験パターン列を対応させ、試験パターン記憶部17に書き込んで記憶させる。次に、図12を用いて第1フィルタリングの処理におけるフィルタリング処理ステップS44について説明する。図12は、試験パターンフィルタ部12が行うフィルタリング処理の動作例を説明する図である。ステップS441:試験パターンフィルタ部12は、初期パターン列番号の順番に、初期パターン列図2に示す初期パターンの130列からなるパターン列を初期パターン記憶部15から読み出す。ステップS442:そして、試験パターンフィルタ部12は、制約データテーブルから制約データを抽出する。このとき、試験パターンフィルタ部12は、図7a及び図7bに示すフィルタイネーブルモードの場合、以下の制約データを抽出する。HSビットとしては、初期パターン列の130列1サイクルにおける列方向の同一ビットの最小連続数が3であり、1サイクル内における列方向のビット値の遷移回数が2回であることを示す情報となる。VSビットとしては、同一ビット値が列方向に130列における列方向の同一ビットの連続数が130であり、1サイクル内におけるビット遷移回数が1回であることを示す情報となる。DEビットとしては、HSビットと同様に、初期パターン列の130列における列方向の同一ビットの最小連続数が3であり、1サイクル内における列方向のビット値の遷移回数が2回であることを示す情報となる。また、SPビットとしては、、初期パターン列の130列における列方向の全ビットのビット値が全て0であることを示す情報である。試験パターンフィルタ部12は、図7a及び図7bに示すフィルタディセーブルモードの場合、以下の制約データを抽出する。HSビットとしては、初期パターン列の130列における列方向の同一ビットの最小連続数が1であり、1サイクル内における列方向のビット値の遷移回数が2回であることを示す情報となる。VSビットとしては、同一ビット値が列方向に130列における列方向の同一ビットの連続数が130であり、1サイクル内におけるビット遷移回数が1回であることを示す情報となる。DEビットとしては、HSビットと同様に、初期パターン列の130行における列方向の同一ビットの最小連続数が1であり、1サイクル内における列方向のビット値の遷移回数が2回であることを示す情報となる。また、SPビットとしては、初期パターン列の130行における列方向の全ビットのビット値が全て0であることを示す情報である。ステップS443:試験パターンフィルタ部12は、抽出した制約データに基づいて、試験パターン列番号の順番に、試験パターン列を順次修正し、試験パターン列を生成し、試験パターン列番号に対応させて試験パターン列からなる試験データ複数の試験パターン列からなるを作成する。次に、図13を用いてフィルタリング処理ステップS44における試験データ作成処理について説明する。図13は、試験パターンフィルタ部12が第1制約データに基づいて行う試験データ作成処理の動作例を説明する図である。図14は、初期パターン列における制御信号HS信号、VS信号、DE信号、SP信号の列方向のビットのみ示した図である。図15は、第1制約データに基づいて図4の初期パターン列から生成された試験パターン列を示す図である。ステップS101:試験パターンフィルタ部12は、読み出した初期パターン列における各初期パターンのSP信号のビットのビット値を無条件に0とする変更を行う。ステップS102:試験パターンフィルタ部12は、HS信号及びDE信号の初期パターン列の列方向のビット配列において、初期パターン列の上の行から連続するビットの数を計数し、連続するビット数が2個以下の場所を抽出する。ここで、試験パターンフィルタ部12は、HS信号及びDE信号の初期パターン列において、連続するビット数が2以下のビット部分を、図14に破線の円で囲んだ部分のビットとして抽出する。ステップS103:試験パターンフィルタ部12は、HS信号に対して、図15に示すように、連続したビット数が2以下のビットのビット値を、この連続したビット数が2以下のビットを挟むビットのビット値に変換する。ここで、試験パターンフィルタ部12は、図14のビット値が1のビットBB0,B1とビットBB3とに挟まれたビットBB2のビット値を0から1に変更する。これにより、ビット値が1のビットBB0,B1,B2,B3が4つ連続することになり、制約データを満足する。また、試験パターンフィルタ部12は、次の同一ビット値のビットの連続が、ビット値が0で3連続したビットBB4,B5,B6であるため、このビットの連続についてはビット値の変更の処理を行わない。次に、試験パターンフィルタ部12は、ビット値が1のビットであるビットBB7とビットB9とが挟むビットBB8のビット値を、0から1に変更する。これにより、ビット値が1のビットBB7,B8,B9が3つ連続することになり、制約データを満足する。さらに、試験パターンフィルタ部12は、試験パターンフィルタ部12は、図14においてビット値が0のビットであるビットBB123とビットB125,126とが挟むビットBB124のビット値を、図15に示すように、1から0に変更する。これにより、ビット値が0のビットBB123,B124,B125、B126が4つ連続することになり、制約データを満足する。そして、試験パターンフィルタ部12は、図14においてビット値1のビットBB127,B128と、ビット値が0のビットBB129について、合計が3ビットのため、図15に示すように、よりビット番号の小さい方のビットBB127,B128のビット値である1に、ビットBB129のビット値を変更する。ここで、試験パターンフィルタ部12は、例えば、ビットBB127までのビット値の変更の処理が終了し、残りのビットがビットBB128とビットBB129の2ビットである場合、直前のビットBB127と同一のビット値に、ビットBB128とビットBB129とのビット値を変更する。また、試験パターンフィルタ部12は、DE信号に対して、HS信号と同様に、図15に示すように、図14における連続したビット数が2以下のビットのビット値を、この連続したビット数が2以下のビットを挟むビットのビット値に変換する。ここで、試験パターンフィルタ部12は、図14のビット値が0のビットBB0とビットBB2,B3,B4とに挟まれたビットBB1のビット値を、図15に示すように、1から0に変更する。これにより、ビット値が0のビットBB0,B1,B2,B3,B4が5つ連続することになり、制約データを満足する。また、試験パターンフィルタ部12は、図14においてビット値が1のビットBB5とビットBB7とに挟まれたビットBB6のビット値を、図15に示すように、0から1に変更する。これにより、ビット値が1のビットBB5,B6,B7が3つ連続することになり、制約データを満足する。また、試験パターンフィルタ部12は、図14において次の同一ビット値のビットの連続が、ビット値が0で3連続したビットBB8,B9,B10不図示であるため、このビットの連続についてはビット値の変更の処理を行わない。さらに、試験パターンフィルタ部12は、試験パターンフィルタ部12は、図14においてビット値1のビットであるビットBB123とビットB126,B127,B128とが挟むビットBB124,B125のビット値を、図15に示すように、0から1に変更する。これにより、ビット値が1のビットBB123,B124,B125,B126,B127,B128が6つ連続することになり、制約データを満足する。そして、試験パターンフィルタ部12は、図14においてビット値0のビットBB129について、合計が1ビットのため、図15に示すように、よりビット番号の小さい方のビットBB128のビット値である1に、ビットBB129のビット値を変更する。ステップS104:試験パターンフィルタ部12は、上述したビット値の変更の後、HS信号の列方向におけるビット列において、ビット値の遷移、すなわちビット値が0から1へ、またはビット値が1から0へ遷移する回数である遷移回数を、初期パターン列における130行において計数カウントする。そして、試験パターンフィルタ部12は、カウントしたHS信号の列方向のビット列におけるビット値の遷移回数が0回か否かの判定を行う。このとき、試験パターンフィルタ部12は、ビット値の遷移回数が0回の場合、HS信号のビット列における全てのビット値が同一であるため、処理をステップS105へ進める。一方、試験パターンフィルタ部12は、ビット値の遷移回数が0回でない場合、処理をステップS106へ進める。ステップS105:試験パターンフィルタ部12は、HS信号のビット列の予め設定されている範囲のビット、例えば50ビット目から70ビット目までの範囲のビットのビット値を、現在のビット値と異なるビット値に変更する。これにより、試験パターンフィルタ部12は、2回のビット遷移を生成する。そして、試験パターンフィルタ部12は、処理をステップS110へ進める。ステップS106:試験パターンフィルタ部12は、HS信号のビット列におけるビット値の遷移回数が1回か否かの判定を行う。このとき、試験パターンフィルタ部12は、ビット値の遷移回数が1回である場合、処理をステップS107へ進め、一方、ビット遷移回数が1回でない場合、処理をステップS108へ進める。ステップS107:試験パターンフィルタ部12は、ビット値の遷移回数が1回の場合、長い方の同一ビット値のビット範囲を2等分し、行列順が後の方の範囲のビットのビット値を反転させ、2回のビット遷移を生成する。また、試験パターンフィルタ部12は、ビット値の範囲が同一である場合、行列順が後の方の範囲を2分割し、分割後の2つの範囲において行列順が後の方の範囲のビットのビット値を反転させ、2回のビット遷移を生成する。そして、試験パターンフィルタ部12は、処理をステップS110へ進める。ステップS108:試験パターンフィルタ部12は、HS信号のビット列におけるビット値の遷移回数が3回以上か否かの判定を行う。このとき、試験パターンフィルタ部12は、HS信号のビット列におけるビット値の遷移回数が3回以上である場合、処理をステップS109へ進め、一方、ビット値の遷移回数が3回未満、すなわち2回である場合、処理をステップS110へ進める。ステップS109:試験パターンフィルタ部12は、HS信号のビット列におけるビット値の遷移回数が3回以上である場合、2回目のビット値の遷移以降の全てのビットのビット値を、2回目の遷移直後のビットのビット値に変換し、2回のビット遷移を生成する。例えば、図15において、ビットBB3とビットBB4とにおける1回目のビット値の遷移において、ビット値が1から0に遷移し、ビットBB6とビットBB7とにおける2回目のビット値の遷移において、ビット値が0から1に遷移している。このため、試験パターンフィルタ部12は、2回目のビット値の遷移のビットBB7以降の全てのビットのビット値を、このビットBB7のビット値である1に変換する。そして、試験パターンフィルタ部12は、処理をステップS110へ進める。ステップS110:試験パターンフィルタ部12は、DE信号の列方向におけるビット列におけるビット値の遷移回数を、初期パターン列における130行においてカウントする。そして、試験パターンフィルタ部12は、カウントしたDE信号の列方向のビット列におけるビット値の遷移回数が0回か否かの判定を行う。このとき、試験パターンフィルタ部12は、ビット値の遷移回数が0回の場合、DE信号のビット列における全てのビット値が同一であるため、処理をステップS111へ進める。一方、試験パターンフィルタ部12は、ビット値の遷移回数が0回でない場合、処理をステップS112へ進める。ステップS111:試験パターンフィルタ部12は、DE信号のビット列の予め設定されている範囲のビット、例えば50ビット目から70ビット目までの範囲のビットのビット値を、現在のビット値と異なるビット値に変更する。これにより、試験パターンフィルタ部12は、2回のビット遷移を生成する。そして、試験パターンフィルタ部12は、処理をステップS116へ進める。ステップS112:試験パターンフィルタ部12は、DE信号のビット列におけるビット値の遷移回数が1回か否かの判定を行う。このとき、試験パターンフィルタ部12は、ビット値の遷移回数が1回である場合、処理をステップS113へ進め、一方、ビット遷移回数が1回でない場合、処理をステップS114へ進める。ステップS113:試験パターンフィルタ部12は、ビット値の遷移回数が1回の場合、長い方の同一ビット値のビット範囲を2等分し、行列順が後の方の範囲のビットのビット値を反転させ、2回のビット遷移を生成する。また、試験パターンフィルタ部12は、ビット値の範囲が同一である場合、行列順が後の方の範囲を2分割し、分割後の2つの範囲において行列順が後の方の範囲のビットのビット値を反転させ、2回のビット遷移を生成する。そして、試験パターンフィルタ部12は、処理をステップS114へ進める。ステップS114:試験パターンフィルタ部12は、DE信号のビット列におけるビット値の遷移回数が3回以上か否かの判定を行う。このとき、試験パターンフィルタ部12は、DE信号のビット列におけるビット値の遷移回数が3回以上である場合、処理をステップS115へ進め、一方、ビット値の遷移回数が3回未満、すなわち2回である場合、処理をステップS116へ進める。ステップS115:試験パターンフィルタ部12は、DE信号のビット列におけるビット値の遷移回数が3回以上である場合、2回目のビット値の遷移以降の全てのビットのビット値を、2回目の遷移直後のビットのビット値に変換し、2回のビット遷移を生成する。例えば、図15において、ビットBB4とビットBB5とにおける1回目のビット値の遷移において、ビット値が0から1に遷移し、ビットBB7とビットBB8とにおける2回目のビット値の遷移において、ビット値が1から0に遷移している。このため、試験パターンフィルタ部12は、2回目のビット値の遷移のビットBB8以降の全てのビットのビット値を、このビットBB8のビット値である0に変換する。そして、試験パターンフィルタ部12は、処理をステップS116へ進める。ステップS116:試験パターンフィルタ部12は、制御信号であるVS信号のビット列を制約データに基づいて変更し、初期パターン列を試験パターン列に変更する処理を終了し、試験パターン列番号とともに試験パターン記憶部17に書き込んで記憶させる。次に、図16を用いてフィルタリング処理ステップS44における試験データ作成処理について説明する。図16は、試験パターンフィルタ部12が第2制約データに基づいて行う試験データ作成処理の動作例を説明する図である。第2制約データは、図3に示すフィルタディセーブルモードにおける制約データのため、ビット値が同一のビットの連続数の制限が1以上である以外、第1制約データと同様である。このため、図16の試験データ作成処理のフローチャートは、図13に示すフローチャートから、同一ビット値を3ビット以上とするステップS102及びステップS103とを除いた構成となる。図16のフローチャートにおいて、図13のフローチャートと同一の処理については、同一のステップ番号を付し、説明を省略する。次に、図17を用いて試験データ作成処理ステップS443におけるVS信号のビット列変換処理について説明する。図17は、試験パターンフィルタ部12が第1及び第2制約データに基づいて行うVS信号のビット列変換処理の動作例を説明する図である。ここで、第1制約データと第2制約データとにおけるVS信号に対する制約条件は同一である。このため、試験パターンフィルタ部12が行うVS信号の変換処理も、第1制約データ及び第2制約データともに同様の動作となる。ステップS201:試験パターンフィルタ部12は、試験パターン記憶部17から試験データを構成する試験パターン列の中で、1個目最も試験パターン列番号が小さいの試験パターン列を読み出す。そして、試験パターンフィルタ部12は、処理をステップS202へ進める。ステップS202:試験パターンフィルタ部12は、1個目の試験パターン列におけるVS信号のビット列から、1回目のビット値の遷移部分を検出して抽出する。例えば、図14に示すように、1回目のビット値の遷移部分は、ビットBB2とビットBB3とである。したがって、試験パターンフィルタ部12は、ビット値の遷移部分として、ビットBB2とビットBB3とを抽出する。そして、試験パターンフィルタ部12は、処理をステップS203へ進める。ステップS203:試験パターンフィルタ部12は、ステップS202で抽出したビット値の遷移部分であるビットBB2とビットBB3とを記憶し、処理をステップS204へ進める。ステップS204:試験パターンフィルタ部12は、現在処理している試験パターン列が試験データを構成する試験パターン列の中で1個目か否かの判定を行う。このとき、試験パターンフィルタ部12は、試験データを構成する複数の試験パターン列130行の試験パターンの塊の中で1個目か否かを、試験パターン列番号が1か否かによって判定する。すなわち、試験パターンフィルタ部12は、現在処理している試験パターンの試験パターン列番号が1である場合、試験データを構成する試験パターン列において1番目であるとし、処理をステップS205へ進める。一方、試験パターンフィルタ部12は、現在処理している試験パターンの試験パターン列番号が1でない場合、試験データを構成する試験パターン列において1番目でないとし、処理をステップS206へ進める。ステップS205:試験パターンフィルタ部12は、記憶されているビット値の遷移部分であるビットBB2とビットBB3とにおいて、遷移前のビットのビット値ビットBB2のビット値が1と異なるビット値に、すなわち遷移後のビットビットBB3以降の全てのビットのビット値をビットBB3のビットである0に値変更する。例えば、図15に示すように、試験パターンフィルタ部12は、ビットBB3から後のビットBB4からビットBB127までの全てのビットを、ビットBB3のビット値と同一とするすなわち、ビットBB4からビットBB127のビット値を、ビットBB2と異なるビット値にする変更、すなわちビット値を1から0とする変更を行う。そして、試験パターンフィルタ部12は、処理をステップS204へ進める。ステップS206:試験パターンフィルタ部12は、現在処理している試験パターン列の試験パターン列番号をインクリメント1を加算して、インクリメントされた試験パターン列番号に対応する試験パターン、すなわち次に処理する試験パターン列を、試験パターン記憶部17から読み出す。試験パターンフィルタ部12は、記憶されているビット値の遷移部分であるビットBB2とビットBB3とにおいて、ビットBB2とこのビットBB2より前の全てのビットのビット値すなわち、ビット値の遷移前のビットのビット値を、直前に処理した試験パターン列における遷移後ビットBB3を含むビットBB3以降のビットのビット値と同一に変換する。また、試験パターンフィルタ部12は、ビットBB3とこのビットBB3より後の全てのビット値すなわち、ビット値の遷移御のビットのビット値を、直前に処理した試験パターン列における遷移前ビットBB2を含むビットBB2以前のビットのビット値と同一に変換する。そして、試験パターンフィルタ部12は、VS信号のビット列の変換処理を行った試験パターン列を、試験パターン列番号に対応させ、試験パターン記憶部17に書き込んで記憶させる。そして、試験パターンフィルタ部12は、処理をステップS207へ進める。ステップS207:試験パターンフィルタ部12は、試験データを構成する試験パターン列の変更が終了したか否かの判定を行う。例えば、試験パターンフィルタ部12は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致するか否かで判定する。すなわち、試験パターンフィルタ部12は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致する場合、試験データを構成する試験パターン列に対するVS信号のビット列変換処理が終了したとして、処理を終了する。また、試験パターンフィルタ部12は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致する場合、試験データを構成する試験パターン列に対するVS信号のビット列変換処理が終了したとして、処理をステップS204へ進める。本実施形態は、上述したように、疑似ランダムパターン生成部10の生成した疑似ランダム信号からなる初期パターン列を、非試験対象のアクティブケーブルのコネクタ内に設けられた送信用回路及び受信用回路などの処理の制約条件第1制約データ及び第2制約データに対応した試験パターン列に変換する。このため、本実施形態によれば、アクティブケーブル20に対して、実際に供給される、画像データ及び制御信号同期信号などを含むデータパターンに近い試験パターンを用いて試験を行うことができるため、従来に比較してアクティブケーブル20の実使用により近い条件で試験を行うことが可能となり、従来のように高価な装置を用いなくとも、実使用で発生するフェイルを容易に検出することができる。また、本発明によれば、アクティブケーブル20の入出力の規格に対応したLVDSトランスミッタ18及びLVDSレシーバ19を有しているため、DCに近い周波数から測定に必要な周波数までの測定範囲でアクティブケーブル20の試験を行うことが、従来に比較して容易にできる。また、本実施形態においては、画像データとして疑似ランダム信号生成部10から出力される疑似ランダム信号をそのまま用いるため、画像データのランダム性は維持されている。同様に、本実施形態においては、制御信号HS、DE、VSも、疑似ランダム信号を元に生成しているため、制御信号の発生位置のランダム性は維持されている。上述したように、本実施形態においては、疑似ランダム信号により生成され、かつ実際のアクティブケーブル20の内部に設けられた回路の特性が考慮された試験データを、容易に生成することができる。また、図1におけるケーブル検査装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりアクティブケーブルの検査処理を行ってもよい。なお、ここでいうコンピュータシステムとは、OSや周辺機器等のハードウェアを含むものとする。また、コンピュータシステムは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。"