第1導電型の基板10と、所定方向に延設された第1、第2導電型領域20、30が前記基板10上に形成されていると共に、前記第1導電型領域20と前記第2導電型領域30とが前記基板10の面方向に繰り返し配置されたスーパージャンクション層と、前記スーパージャンクション層の表層部に形成された第2導電型のチャネル層40と、前記チャネル層40の表層部に形成された第1導電型層51と、前記チャネル層40の表層部であって前記第2導電型領域30の反対側であり、前記第1導電型層51と異なる領域に形成され、前記チャネル層40よりも不純物濃度が高くされているコンタクト第2導電型領域52と、前記チャネル層40の表面に形成されたゲート絶縁膜62と、前記ゲート絶縁膜62上に形成されたゲート電極63と、前記基板10の表面側に前記スーパージャンクション層および前記チャネル層40を介して形成された表面電極70と、前記基板10の裏面側に形成された裏面電極90と、を備え、前記表面電極70と前記裏面電極90との間に電流を流す半導体装置において、前記第2導電型領域30には、前記チャネル層40に突出して前記コンタクト第2導電型領域52に接し、前記チャネル層40よりも不純物濃度が高いと共に前記第2導電型領域30内にピーク濃度を有する埋込第2導電型領域53が形成されていることを特徴とする半導体装置。前記埋込第2導電型領域53は、濃度分布を有しており、不純物濃度が最も高くなる前記ピーク濃度を第2導電型領域30内に有することを特徴とする請求項1に記載の半導体装置。前記埋込第2導電型領域53は、前記所定方向と垂直となると共に、前記基板10の面方向と垂直となる断面形状において、等濃度線が曲率を有する形状とされていることを特徴とする請求項1または2に記載の半導体装置。前記埋込第2導電型領域53は、前記所定方向と垂直となると共に、前記基板10の面方向と平行となる幅のうち最も長い部分の幅が前記第2導電型領域30より狭くされ、前記チャネル層40および前記第2導電型領域30内に配置されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。前記埋込第2導電型領域53の幅は、前記コンタクト第2導電型領域52の幅より狭くされていることを特徴とする請求項4に記載の半導体装置。前記チャネル層40は、複数のチャネル形成層40a~40cが積層されることにより構成さており、前記埋込第2導電型領域53は、複数の埋込第2導電領域型形成層53a~53cが深さ方向に互いに連結されることにより構成されており、前記複数の埋込第2導電型領域形成層53a~53cのうち少なくとも一つの埋込第2導電型領域形成層53aは、第2導電型領域30内にピーク濃度を有することを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。前記表面電極70と前記裏面電極90との間に電流を流す領域をセル部とし、前記セル部の周囲に当該セル部を囲む外周部を備え、前記埋込第2導電型領域53は、前記セル部にのみ形成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。前記チャネル層40を貫通して前記第1導電型領域20に達し、ストライプ状に形成された複数のトレンチ61と、前記トレンチ61の側壁にそれぞれ形成されたゲート絶縁膜62と、前記ゲート絶縁膜62上にそれぞれ形成され、前記トレンチ61および前記ゲート絶縁膜62と共にトレンチゲート構造を構成するゲート電極63と、を有するトレンチゲート構造を備え、前記第1導電型層51は、前記トレンチ61の側部に形成されており、前記埋込第2導電型領域53は、前記第2導電型領域30の不純物濃度に達する位置が前記トレンチ61よりも深くされていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。前記埋込第2導電型領域53は、隣接する前記トレンチ61の間に位置する部分に形成されていることを特徴とする請求項8に記載の半導体装置。前記第1導電型領域20には、前記トレンチ61の下部と接する電界緩和層54が形成されていることを特徴とする請求項8または9に記載の半導体装置。前記電界緩和層54の幅は、前記トレンチ61の幅より狭くされていることを特徴とする請求項10に記載の半導体装置。前記トレンチ61はそれぞれ前記所定方向に延設され、前記第1導電型層51は前記トレンチ61の側部にそれぞれ形成されていると共に前記所定方向に延設されており、前記コンタクト第2導電型領域52は、前記第1導電型層51の間に形成されていると共に、前記所定方向に複数離間して形成されており、隣接する前記トレンチ61の間において、隣接する前記第1導電型層51は、前記コンタクト第2導電型領域52が形成されていない部分の間隔が、前記コンタクト第2導電型領域52が形成されている部分の間隔より短くされていることを特徴とする請求項8ないし11のいずれか1つに記載の半導体装置。複数の隣接する前記トレンチ61の間において、一方の隣接する前記トレンチ61間には前記埋込第2導電型領域53および前記コンタクト第2導電型領域52が形成されており、他方の隣接する前記トレンチ61間には前記コンタクト第2導電型領域52および前記第1導電型層51が形成されていることを特徴とする請求項8ないし11のいずれか1つに記載の半導体装置。前記トレンチ61および前記コンタクト第2導電型領域52は前記所定方向と垂直方向に延設されており、前記埋込第2導電型領域53は、前記所定方向に延設されていることを特徴とする請求項8ないし11のいずれか1つに記載の半導体装置。前記埋込第2導電型領域53は、前記所定方向に複数離間して形成されていると共に、前記コンタクト第2導電型領域52下に形成されていることを特徴とする請求項14に記載の半導体装置。前記表面電極70と前記裏面電極90との間に電流を流す領域をセル部とし、前記セル部の周囲に当該セル部を囲む外周部を備え、前記トレンチ61は、前記セル部において、前記所定方向にそれぞれ延設され、前記埋込第2導電型領域53は、前記セル部および前記外周部において、前記所定方向に延設されて前記トレンチ61における前記所定方向の先端よりも外側で終端していることを特徴とする請求項10ないし13のいずれか1つに記載の半導体装置。前記埋込第2導電型領域53は、前記所定方向に複数形成されており、それぞれ互いに離間していることを特徴とする請求項16に記載の半導体装置。前記表面電極70と前記裏面電極90との間に電流を流す領域をセル部とし、前記セル部の周囲に当該セル部を囲む外周部を備え、前記トレンチ61は、前記セル部において、前記所定方向にそれぞれ延設され、前記埋込第2導電型領域53は、前記セル部および前記外周部において、前記所定方向に複数離間して形成されて前記トレンチ61における前記所定方向の先端よりも外側で終端しており、互いに離間していることを特徴とする請求項10ないし13のいずれか1つに記載の半導体装置。第1導電型の基板10に、所定方向に延設された第1、第2導電型領域20、30が前記基板10の面方向に繰り返し配置されたスーパージャンクション層が形成され、前記スーパージャンクション層の表層部に形成された第2導電型のチャネル層40と、前記チャネル層40を貫通して前記第1導電型領域20に達し、ストライプ状に形成された複数のトレンチゲート構造と、前記チャネル層40の表層部であって、前記トレンチ61の側部に形成された第1導電型の第1導電型層51と、前記チャネル層40の表層部であって、前記第2導電型領域30の反対側に形成され、当該第2導電型チャネル層40よりも不純物濃度が高いコンタクト第2導電型領域52と、前記第2導電型領域30に形成され、一方の端部が前記チャネル層40に突出して前記コンタクト第2導電型領域52に接すると共に、他方の端部が前記トレンチ61よりも深く形成され、前記チャネル層40より不純物濃度が高く、前記第2導電型領域30内にピーク濃度を有する埋込第2導電型領域53と、を備えた半導体装置の製造方法であって、前記基板10上に前記第1導電型領域20を形成する工程と、前記第1導電型領域20に前記基板10に達するトレンチ70を形成し、前記基板10上に離間した前記第1導電型領域20を複数形成する工程と、前記トレンチ70に前記第2導電型領域30を埋め込む工程と、表面を研磨することにより、前記基板10上にスーパージャンクション層を形成する工程と、前記第2導電型領域30に第2導電型不純物をイオン注入する工程と、前記スーパージャンクション層上に第2導電型のチャネル層40を形成する工程と、前記チャネル層40を貫通するトレンチ61を形成する共に、前記トレンチ61にゲート絶縁膜62およびゲート電極63を形成して前記トレンチゲート構造を形成する工程と、前記チャネル層40に第2導電型不純物をイオン注入する工程と、熱処理することにより、前記チャネル層40にイオン注入した前記第2導電型不純物を熱拡散させて前記コンタクト第2導電型領域52を形成すると共に、前記第2導電型領域30にイオン注入した前記第2導電型不純物を熱拡散させて埋込第2導電型領域53を形成する工程と、を含むことを特徴とする半導体装置の製造方法。第1導電型の基板10に、所定方向に延設された第1、第2導電型領域20、30が前記基板10の面方向に繰り返し配置されたスーパージャンクション層が形成され、前記スーパージャンクション層の表層部に形成された第2導電型のチャネル層40と、前記チャネル層40を貫通して前記第1導電型領域20に達し、ストライプ状に形成された複数のトレンチゲート構造と、前記チャネル層40の表層部であって、前記トレンチ61の側部に形成された第1導電型の第1導電型層51と、前記チャネル層40の表層部であって、前記第2導電型領域30の反対側に形成され、当該第2導電型チャネル層40よりも不純物濃度が高いコンタクト第2導電型領域52と、前記第2導電型領域30に形成され、一方の端部が前記チャネル層40に突出して前記コンタクト第2導電型領域52に接すると共に、他方の端部が前記トレンチ61よりも深く形成され、前記チャネル層40より不純物濃度が高く、前記第2導電型領域30内にピーク濃度を有する埋込第2導電型領域53と、を備えた半導体装置の製造方法であって、前記基板10上に前記第1導電型領域20を形成する工程と、前記第1導電型領域20に前記基板10に達するトレンチ70を形成し、前記基板10上に離間した前記第1導電型領域20を複数形成する工程と、前記トレンチ70に前記第2導電型領域30を埋め込みつつ、前記第1導電型領域20上に前記第2導電型領域30を配置する工程と、前記第1導電型領域20上に配置された前記第2導電型領域30をマスクとして、前記トレンチ70内に埋め込まれた前記第2導電型領域30に第2導電型不純物をイオン注入する工程と、表面を研磨してスーパージャンクション層を形成する工程と、前記スーパージャンクション層上に第2導電型のチャネル層40を形成する工程と、前記チャネル層40を貫通するトレンチ61を形成する共に、前記トレンチ61にゲート絶縁膜62およびゲート電極63を形成して前記トレンチゲート構造を形成する工程と、前記チャネル層40に第2導電型不純物をイオン注入する工程と、熱処理することにより、前記チャネル層40にイオン注入した前記第2導電型不純物を熱拡散させて前記コンタクト第2導電型領域52を形成すると共に、前記第2導電型領域30にイオン注入した前記第2導電型不純物を熱拡散させて埋込第2導電型領域53を形成する工程と、を含むことを特徴とする半導体装置の製造方法。上記特許文献1、2および5の半導体装置においてもアバランシェ耐量を向上させることができるものの、最近では、さらにアバランシェ耐量を向上させることが望まれている。本発明は上記点に鑑みて、アバランシェ耐量を向上させることができる半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1導電型の基板10と、所定方向に延設された第1、第2導電型領域20、30が基板10上に形成されていると共に、第1導電型領域20と第2導電型領域30とが基板10の面方向に繰り返し配置されたスーパージャンクション層と、スーパージャンクション層の表層部に形成された第2導電型のチャネル層40と、チャネル層40の表層部に形成された第1導電型層51と、チャネル層40の表層部であって第2導電型領域30の反対側であり、第1導電型層51と異なる領域に形成され、チャネル層40よりも不純物濃度が高くされているコンタクト第2導電型領域52と、チャネル層40の表面に形成されたゲート絶縁膜62と、ゲート絶縁膜62上に形成されたゲート電極63と、基板10の表面側にスーパージャンクション層およびチャネル層40を介して形成された表面電極70と、基板10の裏面側に形成された裏面電極90と、を備え、表面電極70と裏面電極90との間に電流を流す半導体装置において、次の点を特徴としている。すなわち、第2導電型領域30には、チャネル層40に突出してコンタクト第2導電型領域52に接し、チャネル層40よりも不純物濃度が高いと共に第2導電型領域30内にピーク濃度を有する埋込第2導電型領域53が形成されていることを特徴としている。このような半導体装置では、埋込第2導電型領域53が第2導電型領域30内にピーク濃度を有する構成とされているため、埋込第2導電型領域53と第2導電型領域30との界面近傍での濃度分布を急峻に変化させることができる。すなわち、埋込第2導電型領域高濃度層の濃度が本発明の埋込第2導電型領域53における濃度が低くなる外縁部の濃度とほぼ等しくされている従来の半導体装置と比較して、埋込第2導電型領域53の周囲に電界集中を発生させやすくなり、埋込第2導電型領域53の周囲でブレークダウンを発生させやすくなる。このため、アバランシェ電流を埋込第2導電型領域53からコンタクト第2導電型領域52に流しやすくすることができ、アバランシェ耐量を向上させることができる。具体的には、請求項2に記載の発明のように、埋込第2導電型領域53は、濃度分布を有し、不純物濃度が最も高くなるピーク濃度を第2導電型領域30内に有するものとすることができる。また、請求項3に記載の発明のように、埋込第2導電型領域53は、第1、第2導電型領域20、30の延設方向と垂直となると共に、基板10の面方向と垂直となる断面形状において、等濃度線が曲率を有する形状であるものとすることができる。このような半導体装置では、等濃度線が曲率を有する形状とされており、外縁が曲率を有する略楕円形状等になる。このため、例えば、埋込第2導電型領域53の断面形状が略矩形状とされている場合と比較して、埋込第2導電型領域53の周囲において広範囲に電界集中を発生させることができる。このため、ブレークダウンが発生する領域を広くすることができ、動作抵抗を下げることができる。また、請求項4に記載の発明のように、埋込第2導電型領域53は、第1、第2導電型領域20、30の延設方向と垂直となると共に、基板10の面方向と平行となる幅のうち最も長い部分の幅が第2導電型領域30より狭くされ、チャネル層40および第2導電型領域30内に配置されているものとすることができる。この場合、請求項5に記載の発明のように、埋込第2導電型領域53の幅をコンタクト第2導電型領域52の幅より狭くすることができる。このような半導体装置では、埋込第2導電型領域53の幅がコンタクト第2導電型領域52の幅より狭くなっているため、埋込第2導電型領域53からコンタクト第2導電型領域52にアバランシェ電流が流れる際に、埋込第2導電型領域53からアバランシェ電流が漏れてチャネル層40に流れ出ることを抑制することができ、さらにアバランシェ耐量を向上させることができる。また、埋込第2導電型領域53の幅をコンタクト第2導電型領域52の幅より狭くしているため、埋込第2導電型領域53からコンタクト第2導電型領域52にアバランシェ電流が流れる場合の動作抵抗を下げることができ、アバランシェ耐量を向上させることができる。さらに、例えば、埋込第2導電型領域53の幅とコンタクト第2導電型領域52の幅とが等しい場合と比較して、チャネル層40のうちゲート電極63と対向する部位に形成される反転層41と埋込第2導電型領域53との間隔を広くすることができるため、しきい値電圧を安定化させることができる。そして、請求項6に記載の発明のように、チャネル層40を複数のチャネル形成層40a~40cを積層することにより構成し、埋込第2導電型領域53を、複数の埋込第2導電領域型形成層53a~53cを深さ方向に互いに連結することにより構成し、複数の埋込第2導電型領域形成層53a~53cのうち少なくとも一つの埋込第2導電型領域形成層53aを第2導電型領域30内にピーク濃度を有するようにすることができる。また、請求項7に記載の発明のように、表面電極70と裏面電極90との間に電流を流す領域をセル部とし、セル部の周囲に外周部を備え、埋込第2導電型領域53をセル部にのみ形成することができる。このような半導体装置では、外周部に埋込第2導電型領域53が形成されていないため、外周部に埋込第2導電型領域53を形成した場合と比較して、外周部の耐圧を高くすることができる。すなわち、外周部に埋込第2導電型領域53を形成した場合と比較して、ブレークダウンをセル部で発生させやすくなり、アバランシェ電流をセル部全体で吸収することができる。そして、請求項8に記載の発明のように、チャネル層40を貫通して第1導電型領域20に達し、ストライプ状に形成された複数のトレンチ61と、トレンチ61の側壁にそれぞれ形成されたゲート絶縁膜62と、ゲート絶縁膜62上にそれぞれ形成され、トレンチ61およびゲート絶縁膜62と共にトレンチゲート構造を構成するゲート電極63と、を有するトレンチゲート構造を備えることができる。そして、第1導電型層51をトレンチ61の側部に形成し、埋込第2導電型領域53を、第2導電型領域30の不純物濃度に達する位置がトレンチ61よりも深くなるようにすることができる。このように本発明をトレンチゲート構造を有する半導体装置に適用することができる。そして、上記半導体装置では、埋込第2導電型領域53がトレンチ61よりも深くされているため、トレンチ61の下部より埋込第2導電型領域53の下部で電界集中を発生させやすくなり、埋込第2導電型領域53の下部でブレークダウンを発生させやすくすることができる。この場合、請求項9に記載の発明のように、埋込第2導電型領域53をチャネル層40の表層部のうち隣接するトレンチ61の間に位置する部分に形成することができる。また、請求項10に記載の発明のように、第1導電型領域20にトレンチ61の下部と接する電界緩和層54を形成してもよい。このような半導体装置では、トレンチ61の下部と接する電界緩和層54が形成されているため、トレンチ61の下部で電界集中することを抑制することができる。すなわち、トレンチ61の下部でブレークダウンが発生することを抑制することができ、言い換えると、埋込第2導電型領域53の下部でブレークダウンを発生させやすくなり、ゲート絶縁膜62が損傷したり破壊されたりすることを抑制することができる。この場合、請求項11に記載の発明のように、請求項10に記載の発明において、電界緩和層54の幅をトレンチ61の幅より狭くしてもよい。このような半導体装置では、電界緩和層54をトレンチ61の幅より大きくした場合、つまり、トレンチ61のうち第1導電型領域20に達している部分の周囲に電界緩和層54が形成されている場合と比較して、チャネル層40のうちゲート電極63と対向する部位に形成される反転層41から第1導電型領域20に通じる電流経路を電界緩和層54で塞がれることを抑制することができ、オン抵抗が上昇することを抑制することができる。また、請求項12に記載の発明のように、トレンチ61を第1、第2導電型領域20、30の延設方向に延設し、第1導電型層51をトレンチ61の側部にそれぞれ形成すると共に当該延設方向に延設し、コンタクト第2導電型領域52を第1導電型層51の間に形成すると共に第2導電型領域30の延設方向に複数離間して形成することができる。そして、隣接する二つのトレンチ61の間において、隣接する第1導電型層51を、コンタクト第2導電型領域52が形成されていない部分の間隔が、コンタクト第2導電型領域52が形成されている部分の間隔より短くなるようにすることができる。このような半導体装置では、トレンチ61、第1導電型層51、コンタクト第2導電型領域52をそれぞれ第1、第2導電型領域20、30の延設方向に延設した場合と比較して、隣接するトレンチ61の間隔を短くすることができ、集積度を向上させることができる。また、請求項13に記載の発明のように、複数の隣接するトレンチ61の間において、一方の隣接するトレンチ61の間に埋込第2導電型領域53およびコンタクト第2導電型領域52を形成し、他方の隣接するトレンチ61の間にコンタクト第2導電型領域53および第1導電型層51を形成することができる。このような半導体装置では、埋込第2導電型領域53が形成される部分に第1導電型層51が形成されていない構成とされており、埋込第2導電型領域53の近傍に寄生トランジスタが形成されていない構成とされている。このため、アバランシェ電流が埋込第2導電型領域53からコンタクト第2導電型領域52に流れるときに、第1導電型層51にアバランシェ電流が流れることをさらに抑制することができる。さらに、請求項14に記載の発明のように、トレンチ61およびコンタクト第2導電型領域52を第1、第2導電型領域20、30の延設方向と垂直方向に延設し、埋込第2導電型領域53を第1、第2導電型領域20、30の延設方向に延設することができる。このような半導体装置では、コンタクト第2導電型領域52が埋込第2導電型領域53の延設方向と直交する方向に延設されているため、コンタクト第2導電型領域52を埋込第2導電型領域53の長手方向に延設する場合と比較して、コンタクト第2導電型領域52を埋込第2導電型領域53と接しやすくすることができる。すなわち、コンタクト第2導電型領域52と埋込第2導電型領域53とのアライメントずれを抑制することができる。また、請求項15に記載の発明のように、請求項14に記載の発明において、埋込第2導電型領域53を、第1、第2導電型領域20、30の延設方向に複数離間して形成すると共に、コンタクト第2導電型領域52下に形成するようにすることができる。このような半導体装置では、チャネル層40にトレンチ61に接する埋込第2導電型領域53が形成されないため、チャネル層40から第1導電型領域20に通じる電流経路を埋込第2導電型領域53で塞がれることを抑制することができ、オン抵抗が増加することを抑制することができる。さらに、請求項16に記載の発明のように、請求項10ないし13のいずれか1つに記載の発明において、表面電極70と裏面電極90との間に電流を流す領域をセル部とし、セル部の周囲に当該セル部を囲む外周部を備えることができる。そして、トレンチ61は、セル部において、第1、第2導電型領域20、30の延設方向にそれぞれ延設されているものとし、埋込第2導電型領域53は、セル部および外周部において、第1、第2導電型領域20、30の延設方向に延設されてトレンチ61における延設方向の先端よりも外側で終端しているものとすることができる。このような半導体装置では、埋込第2導電型領域53がトレンチ61の延設方向の先端よりも内側で終端している半導体装置と比較して、トレンチ61の延設方向の先端に電界集中が発生することを抑制することができる。この場合、請求項17に記載の発明のように、請求項16に記載の発明において、埋込第2導電型領域53を第1、第2導電型領域20、30の延設方向に複数形成し、それぞれ互いに離間しているものとすることができる。このような半導体装置では、埋込第2導電型領域53が部分的に間引きされた構造となり、埋込第2導電型領域53が形成されていない部分では埋込第2導電型領域53によって電流経路が狭くなることがないため、耐圧を維持しつつ、オン抵抗を低下させることができる。また、請求項18に記載の発明のように、請求項10ないし13のいずれか1つに記載の発明において、表面電極70と裏面電極90との間に電流を流す領域をセル部とし、セル部の周囲に当該セル部を囲む外周部を備え、トレンチ61は、セル部において、第1、第2導電型領域20、30の延設方向にそれぞれ延設されているものとし、埋込第2導電型領域53は、セル部および外周部において、第1、第2導電型領域20、30の延設方向に複数離間して形成されてトレンチ61における延設方向の先端よりも外側で終端しており、互いに離間しているものとすることができる。請求項19に記載の発明は、請求項1ないし18のいずれか1つに記載の発明の製造方法であることを特徴としている。具体的には、基板10上に第1導電型領域20を形成する工程と、第1導電型領域20にトレンチ70を形成し、基板10上に、離間した第1導電型領域20を複数形成する工程と、トレンチ70に第2導電型領域30を埋め込む工程と、表面を研磨することにより、基板10上にスーパージャンクション層を形成する工程と、第2導電型領域30に第2導電型不純物をイオン注入する工程と、スーパージャンクション層上に第2導電型のチャネル層40を形成する工程と、チャネル層40を貫通するトレンチ61を形成する共に、トレンチ61にゲート絶縁膜62およびゲート電極63を形成してトレンチゲート構造を形成する工程と、チャネル層40に第2導電型不純物をイオン注入する工程と、熱処理することにより、チャネル層40にイオン注入した第2導電型不純物を熱拡散させてコンタクト第2導電型領域52を形成すると共に、第2導電型領域30にイオン注入した第2導電型不純物を熱拡散させて埋込第2導電型領域53を形成する工程と、を含むことを特徴としている。このような半導体装置の製造方法では、第2導電型領域30に第2導電型不純物をイオン注入し、熱処理することにより埋込第2導電型領域53を形成している。このため、チャネル層40に第2導電型不純物をイオン注入し、熱処理することにより第2導電型領域30に達する埋込第2導電型領域53を形成する従来の製造方法と比較して、熱処理温度を低くしたり、熱処理時間を少なくすることができ、第1、第2導電型領域20、30のチャージバランスが崩れることを抑制することができる。また、請求項20に記載の発明は、基板10上に第1導電型領域20を形成する工程と、第1導電型領域20にトレンチ70を形成し、基板10上に、離間した第1導電型領域20を複数形成する工程と、トレンチ70に第2導電型領域30を埋め込みつつ、第1導電型領域20上に第2導電型領域30を配置する工程と、第1導電型領域20上に配置された第2導電型領域30をマスクとして、トレンチ70内に埋め込まれた第2導電型領域30に第2導電型不純物をイオン注入する工程と、表面を研磨してスーパージャンクション層を形成する工程と、スーパージャンクション層上に第2導電型のチャネル層40を形成する工程と、チャネル層40を貫通するトレンチ61を形成する共に、トレンチ61にゲート絶縁膜62およびゲート電極63を形成してトレンチゲート構造を形成する工程と、チャネル層40に第2導電型不純物をイオン注入する工程と、熱処理することにより、チャネル層40にイオン注入した第2導電型不純物を熱拡散させてコンタクト第2導電型領域52を形成すると共に、第2導電型領域30にイオン注入した第2導電型不純物を熱拡散させて埋込第2導電型領域53を形成する工程と、を含むことを特徴としている。このような半導体装置の製造方法では、トレンチ70に第2導電型領域30を埋め込む際に第1導電型領域20上にも第2導電型領域30を配置し、第1導電型領域20上に配置された第2導電型領域30をマスクとして、トレンチ70内に埋め込まれた第2導電型領域30に第2導電型不純物をイオン注入している。このため、イオン注入を行う際に、新たにマスクを用意する必要がなく、製造工程を簡略化することができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について説明する。図1は、本実施形態における半導体装置の断面構成を示す図であり、本発明をトレンチゲート構造を有する半導体装置に適用したものである。なお、本実施形態の半導体装置は、例えば、インバータ回路を構成するスイッチング素子として適用されると好適である。図1に示されるように、n型基板10上には、所定方向紙面奥行き方向に延設されたコラム状のn型領域20および所定方向紙面奥行き方向に延設されたコラム状のp型領域30が形成されている。そして、これらn型領域20およびp型領域30がn型基板10の面方向に交互に配置されたスーパージャンクション構造が形成されている。すなわち、図1に示される半導体装置では、n型領域20およびp型領域30が交互に配置される方向にn型領域20およびp型領域30が繰り返し形成された繰り返し構造が形成されている。以下では、n型領域20をnコラムと呼び、p型領域30をpコラムと呼んで説明する。なお、本実施形態では、スーパージャンクション構造が本発明のスーパージャンクション層に相当している。スーパージャンクション構造を構成するnコラム20およびpコラム30の表層部にはp型チャネル層40が形成されている。さらに、このp型チャネル層40の表層部のうち、nコラム20の反対側に本発明の第1導電型層に相当するn型ソース領域51が形成され、pコラム30の反対側にp型チャネル層40より不純物濃度が高いコンタクトp型領域52が形成されている。このコンタクトp型領域52は、断面形状において、等濃度線が湾曲した曲率を有する形状とされ、外縁も湾曲した曲率を有する形状とされている。言い換えると、埋込p型領域53は、断面形状において、略楕円卵型形状とされている本実施形態では、これらn型ソース領域51およびコンタクトp型領域52は、nコラム20およびpコラム30の長手方向と平行な方向に延設されている。また、n型ソース領域51およびp型チャネル層40を貫通してnコラム20に達するトレンチ61がストライプ状に複数形成されていると共に、このトレンチ61の側壁にゲート絶縁膜62とゲート電極63とが順に形成されている。すなわち、トレンチ61、ゲート絶縁膜62、ゲート電極63からなるトレンチゲート構造が形成されている。なお、本実施形態では、トレンチ61はnコラム20の長手方向と平行な方向に延設されており、トレンチ61の側部にそれぞれn型ソース領域51が形成された構成となっている。そして、上記コンタクトp型領域52は、隣接するトレンチ61の間に配置されている。また、本実施形態では、p型チャネル層40のうちトレンチ61の側壁と接する領域が本発明のチャネル層の表面に相当している。さらに、pコラム30には、一方の端部がp型チャネル層40に突出してコンタクトp型領域52に接すると共に、他方の端部がトレンチ61より深くされ、pコラム30の長手方向と平行な方向に延設された埋込p型領域53が形成されている。この埋込p型領域53は、アバランシェ電流をコンタクトp型領域52に流す経路を構成するものである。具体的には、埋込p型領域53は、断面形状において、等濃度線が湾曲した曲率を有する形状とされ、外縁も湾曲した曲率を有する形状とされている。言い換えると、埋込p型領域53は、断面形状において、略楕円卵型形状とされている。また、埋込p型領域53は延設方向と垂直方向であって、n型基板10の平面と平行な方向の長さ図1中紙面左右方向の長さを幅とすると、最も長くなる部分の幅がpコラム30の幅より狭くされていると共に、コンタクトp型領域52の最も長くなる部分の幅より広くされており、p型チャネル層40およびpコラム30内に配置されている。さらに、埋込p型領域53は、p型チャネル層40より不純物濃度が高くされており、pコラム30内でピーク濃度を有する濃度分布とされている。すなわち、埋込p型領域53は、p型チャネル層40とnコラム20およびpコラム30との界面よりn型基板10側にピーク濃度を有する濃度分布とされている。また、埋込p型領域53は、pコラム30の不純物濃度に達する位置がトレンチ61よりも深くされている。図2aは、図1中のA-A線の不純物濃度を示す図であり、図2bは図1中のB-B線の不純物濃度を示す図である。図2aに示されるように、不純物濃度は、pコラム30内で一定となっており、埋込p型領域53内およびコンタクトp型領域52のうち表層部にピーク濃度を有している。また、図2bに示されるように、埋込p型領域53は、濃度分布を有しており、中央に向かって不純物濃度が高くなっている。また、ゲート電極63は層間絶縁膜64で覆われており、p型チャネル層40上には、層間絶縁膜64に形成されたコンタクトホール64aを介してn型ソース領域51およびコンタクトp型領域52に電気的に接続されるソース電極70が形成されている。そして、このソース電極70は保護膜80にて覆われている。n型基板10の裏面には当該n型基板10と電気的に接続されるドレイン電極90が形成されている。なお、本実施形態ではソース電極70が本発明の表面電極に相当しており、ドレイン電極90が本発明の裏面電極に相当している。以上が、本実施形態における半導体装置の全体構成である。次に、このような半導体装置の製造方法について説明する。図3は、本実施形態の半導体装置の製造工程を示す断面図である。まず、図3aに示されるように、n型基板10を用意し、n型基板10上にn型領域20をエピタキシャル成長させる。次に、図3bに示されるように、RIEReactiveIonEtching等のドライエッチングによってn型領域20にn型基板10に達するトレンチ100を形成し、n型基板10上に、離間したnコラム20を複数形成する。そして、図3cに示されるように、トレンチ100にp型領域30を埋め込みエピタキシャル成長させる。その後、図3dに示されるように、表面をCMP法によって研磨することで、n型基板10上にnコラム20とpコラム30とが交互に繰り返し配置されたスーパージャンクション構造を形成する。続いて、図3eに示されるように、スーパージャンクション構造上にレジスト101を配置すると共にpコラム30に対応する場所、具体的には、埋込p型領域53の形成予定場所が開口するようにレジスト101をパターニングする。そして、当該レジスト101をマスクとしてpコラム30に、例えば、ボロン等のp型不純物をイオン注入する。なお、このp型不純物は、後述する図3gの工程にて、熱処理を行ったときに、トレンチ61の深さよりも深い位置まで拡散するように適宜加速電圧を調整してイオン注入する。その後、レジスト101を除去し、図3fに示されるように、スーパージャンクション構造の表層部にp型チャネル層40をエピタキシャル成長させる。次に、図3gに示されるように、所定の半導体製造プロセスを行うことにより、図1に示す半導体装置が製造される。具体的には、まず、p型チャネル層40上に図示しないレジストを配置すると共にnコラム20に対応する場所が開口するようにレジストをパターニングする。次に、当該レジストをマスクとして、RIE等のドライエッチングによってp型チャネル層40を貫通してnコラム20に達するトレンチ61を形成する。次に、熱酸化法やCVD法等によってトレンチ61の壁面にゲート絶縁膜62を形成し、CVD法等によって例えばポリシリコンをゲート絶縁膜62上に形成することにより、ゲート電極63を形成し、トレンチ61、ゲート絶縁膜62およびゲート電極63からなるトレンチゲート構造を構成する。続いて、p型チャネル層40上に図示しないレジストを配置すると共にn型ソース領域51の形成予定場所が開口するようにレジストをパターニングする。そして、当該レジストをマスクとして、p型チャネル層40の表層部のうちトレンチ61の側部に、例えば、リン等のn型不純物をイオン注入する。同様に、p型チャネル層40上に図示しないレジストを配置すると共にコンタクトp型領域52の形成予定場所が開口するようにレジストをパターニングする。そして、当該レジストをマスクとして、p型チャネル層40の表層部のうちn型ソース領域51に挟まれる領域、言い換えると埋込p型領域53が形成される部分上にp型不純物をイオン注入する。そして、1000~1050°Cにて熱拡散することにより、上記構造の埋込p型領域53、n型ソース領域51およびコンタクトp型領域52を形成する。なお、熱処理を行う際には、埋込p型領域53を、コンタクトp型領域52に接すると共にトレンチ61の底部よりも深くなり、かつnコラム20に突出しないようにする。その後、ソース電極70、保護膜80、ドレイン電極90等を形成することにより、図1に示す半導体装置が製造される。このような半導体装置は、オン時には、p型チャネル層40のうちゲート電極63と対向する部位に反転層41が形成され、反転層41を介してn型ソース領域51からnコラム20に電流を流すものである。次に、このような半導体装置にアバランシェ電流が流れる場合について説明する。図1に示される半導体装置では、埋込p型領域53の深さがトレンチ61の深さより深くされているため、トレンチ61の下部より埋込p型領域53の下部で電界集中が発生しやすくなる。したがって、図1に示されるように、pコラム30内で、具体的には、埋込p型領域53とpコラム30との境界のうちトレンチ61の下部よりn型基板10側に位置する下部でブレークダウンが発生しやすくなる。そして、埋込p型領域53の下部でブレークダウンが発生した場合には、アバランシェ電流は、埋込p型領域53からコンタクトp型領域52に流れることになる。また、仮に、nコラム20でブレークダウンが発生した場合には、アバランシェ電流は、nコラム20上のp型チャネル層40に流れ込んだ後、p型チャネル層40より不純物濃度が高い埋込p型領域53を介してコンタクトp型領域52に流れることになる。つまり、このような半導体装置では、ブレークダウンが発生した際に、アバランシェ電流を埋込p型領域53を介してコンタクトp型領域52に流すことができ、アバランシェ耐量を向上させることができる。以上説明したように、本実施形態の半導体装置では、一方の端部がコンタクトp型領域52に接し、他方の端部がpコラム30内に位置し、かつトレンチ61より深く形成されている埋込p型領域53が形成されている。このため、トレンチ61の下部より埋込p型領域53の下部で電界集中が発生しやすくなり、埋込p型領域53の下部でブレークダウンを発生させやすくなる。そして、当該部分で発生したアバランシェ電流を埋込p型領域53を介してコンタクトp型領域52に流すことができる。また、仮に、nコラム20でブレークダウンが発生した際には、p型チャネル層40および埋込p型領域53を介してコンタクトp型領域52にアバランシェ電流を流すことができる。以上より、寄生バイポーラトランジスタが作動することを抑制することができ、アバランシェ耐量を向上させることができる。また、このような半導体装置では、埋込p型領域53がp型チャネル層40およびpコラム30内に配置されている。言い換えると、埋込p型領域53は、nコラム20に突出していない構成とされている。このため、隣接するトレンチ61の間隔を広くしなくても、トレンチ61側面のp型チャネル層40、つまり、電流経路を確保することができ、オン抵抗が上昇することを抑制することができると共に、半導体装置が大型化することを抑制できる。さらに、埋込p型領域53がpコラム30内にピーク濃度を有する構成とされているため、従来のようにp型チャネル層40にp型不純物をイオン注入し、当該p型不純物を熱拡散させて埋込p型領域を形成する場合、つまり、p型チャネル層40内にピーク濃度がある場合と比較して、埋込p型領域53とpコラム30との界面近傍での濃度分布を急峻に変化させることができる。このため、埋込p型領域53の下部に電界集中を発生させやすくなる。したがって、埋込p型領域53の下部の電界が最大となるためにブレークダウンを発生させやすくなり、アバランシェ電流を埋込p型領域53からコンタクトp型領域52に流しやすくすることができ、アバランシェ耐量を向上させることができる。そして、埋込p型領域53がpコラム30内にピーク濃度を有する構成とされているため、特許文献2ないし5のような高濃度層が濃度分布を有しない半導体装置と比較して、例えば、当該高濃度層が本実施形態の埋込p型領域53の外縁部の濃度と等しい場合、埋込p型領域53とpコラム30との界面近傍での濃度分布を急峻に変化させることができる。すなわち、アバランシェ耐量をさらに向上させることができる。さらに、埋込p型領域53は、断面形状において、等濃度線が曲率を有する形状とされ、外縁が略楕円形状とされている。このため、外縁が略矩形状とされている場合と比較して、埋込p型領域53の周囲において広範囲に電界集中を発生させることができる。このため、ブレークダウンが発生する領域を広くすることができ、動作抵抗を下げることができる。また、このような半導体装置の製造方法では、pコラム30にp型不純物をイオン注入し、当該p型不純物を熱拡散させることにより、埋込p型領域53を構成している。このため、従来のようにp型チャネル層40にp型不純物をイオン注入し、当該p型不純物を熱拡散させて埋込p型領域53を形成する場合と比較して、同じ深さまでp型不純物を拡散させるとき、本実施形態の半導体装置の製造方法の方が熱処理温度を低くしたり、熱処理時間を少なくしたりすることができる。このため、nコラム20とpコラム30とのチャージバランスが崩れることを抑制することができ、耐圧が低下することを抑制することができる。また、熱処理温度を低くしたり、熱処理時間を少なくすることができるため、埋込p型領域53がnコラム20まで拡散することを抑制でき、nコラム20とpコラム30との間隔を広くしなくても、トレンチ61と埋込p型領域53との間に所定距離確保することができ、オン抵抗が上昇することを抑制することができる。さらに、本実施形態では、pコラム30にp型不純物をイオン注入して埋込p型領域53を形成している。このため、製造コストが増加することを抑制することができると共に製造工程が長引くことを抑制することができる。すなわち、スーパージャンクション構造上にp型チャネル層40を形成し、当該p型チャネル層40を介してpコラム30にp型不純物をイオン注入することも考えられる。しかしながら、この場合は、p型チャネル層40を介してイオン注入するため、加速エネルギーを大きくしなければならず、大掛かりな装置が必要となって製造コストが増加してしまうことになる。また、埋込深さが深くなるため、注入するp型不純物の電荷を増やすことになるが、通常の装置では、ビーム電流が少なく、対象となるイオン不純物を生成するのに時間がかかるため、製造時間が長くなってしまう。しかしながら、本実施形態では、pコラム30に直接p型不純物をイオン注入するため、装置を大掛かりにする必要もなく、また製造工程が長引くこともない。第2実施形態本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態と比較して、埋込p型領域53の最も長くなる部分の幅をコンタクトp型領域52の最も長くなる部分の幅より狭くしたものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図4は、本実施形態における半導体装置の断面構成を示す図である。図4に示されるように、本実施形態の半導体装置では、埋込p型領域53の最も長くなる部分の幅がコンタクトp型領域52の最も長くなる部分の幅より狭くされている。図5aは本実施形態の不純物濃度を示すシミュレーション結果であり、図5bは埋込p型領域53を有しない従来の半導体装置の不純物濃度を示すシミュレーション結果である。なお、図5aに示す半導体装置は、上記図3eの工程において、レジスト101の開口幅を0.9μm、ドーズ量を1.0×1014cm-2、加速エネルギーを100KeVとして埋込p型領域53を形成したものである。図5に示されるように、本実施形態の半導体装置においても、埋込p型領域53は、pコラム30内にピーク濃度を有している。このような半導体装置では、埋込p型領域53の幅がコンタクトp型領域52の幅より狭くされているため、アバランシェ電流が埋込p型領域53からコンタクトp型領域52に流れる際に、埋込p型領域53からアバランシェ電流が漏れてp型チャネル層40に流れ出ることを抑制することができる。すなわち、上記第1実施形態と比較して、アバランシェ電流がn型ソース領域51に流れることをより抑制することができ、さらにアバランシェ耐量を向上させることができつつ、上記第1実施形態と同様の効果を得ることができる。また、埋込p型領域53の幅がコンタクトp型領域52の幅より狭くされているため、埋込p型領域53からコンタクトp型領域52にアバランシェ電流が流れる場合の動作抵抗を下げることができ、よりアバランシェ耐量を向上させることができる。さらに、埋込p型領域53の幅がコンタクトp型領域52の幅より狭くされているため、反転層41と埋込p型領域53との間隔を広くすることができ、しきい値電圧を安定化させることができる。図6は、本実施形態における半導体装置の寄生バイポーラトランジスタが作動する電流と、埋込p型領域53を備えていない従来の半導体装置の寄生バイポーラトランジスタが作動する電流とを比較したシミュレーション結果である。なお、図6の半導体装置は、図5aに示す半導体装置と同じ条件で埋込p型領域53を形成したものである。図6に示されるように、従来の半導体装置における寄生バイポーラトランジスタが作動する電流を1とすると、本実施形態の半導体装置では4.25倍以上の電流が流れたときに寄生バイポーラトランジスタが作動したことが確認される。すなわち、本実施形態の半導体装置は、従来の半導体装置と比較して、アバランシェ耐量を4倍以上向上させることができる。第3実施形態本発明の第3実施形態について説明する。本実施形態の半導体装置は、第2実施形態と比較して、トレンチ61の下部に電界緩和層を形成したものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図7は、本実施形態における半導体装置の断面構成を示す図である。図7に示されるように、本実施形態の半導体装置では、トレンチ61の下部にp型の電界緩和層54が形成されている。そして、本実施形態では、この電界緩和層54の幅がトレンチ61の幅より狭くされている。このような半導体装置では、トレンチ61の下部に電界緩和層54が設けられており、トレンチ61の下部で電界集中することを抑制することができるため、トレンチ61の下部でブレークダウンが発生することをさらに抑制することができる。言い換えると、より埋込p型領域53の下部でブレークダウンを発生させやすくすることができる。このため、上記第2実施形態と比較して、ゲート絶縁膜62が損傷したり破壊されたりすることをさらに抑制することができつつ、上記第2実施形態と同様の効果を得ることができる。また、本実施形態では、電界緩和層54をトレンチ61の幅より狭くしている。このため、電界緩和層54をトレンチ61の幅より広くした場合、つまり、トレンチ61のうちnコラム20に達している部分の周囲に電界緩和層54が形成されている場合と比較して、オン時に、p型チャネル層40に形成される反転層41からnコラム20に通じる電流経路が電界緩和層54で塞がれることを抑制することができ、オン抵抗が上昇することを抑制することができる。なお、このような半導体装置は、例えば、図3eの工程を行う際に、埋込p型領域53を構成するp型不純物と同様のp型不純物をnコラム20に同時にイオン注入し、熱処理して埋込p型領域53および電界緩和層54を形成する。その後、図3gの工程において、電界緩和層54を貫通しないトレンチ61を形成することにより製造される。すなわち、この半導体装置は、埋込p型領域53を形成する際に、同時に電界緩和層54を形成することができるため、電界緩和層54を形成しても製造工程を大幅に増加させることはない。また、このような製造方法では、電界緩和層54とトレンチ61とを独立の工程としてそれぞれ形成するため、電界緩和層54の幅を制御しやすくなる。第4実施形態本発明の第4実施形態について説明する。本実施形態の半導体装置は、第2実施形態と比較して、コンタクトp型領域52をpコラム30の長手方向に複数離間して形成したものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図8は、本実施形態における半導体装置の概略平面図であり、図9aは図8中のC-C断面を示す図、図9bは図8中のD-D断面を示す図である。なお、図8中では、ソース電極70を点線で示している。図8および図9に示されるように、本実施形態の半導体装置では、コンタクトp型領域52がpコラム30の長手方向に複数離間して形成されており、コンタクトp型領域52が形成されていない部分では、隣接するn型ソース領域51の間隔が短くなっている。そして、図8および図9aに示されるように、コンタクトp型領域52が形成されていないC-C断面では、ソース電極70がn型ソース領域51と電気的に接続されている。また、図8および図9bに示されるように、コンタクトp型領域52が形成されているD-D断面では、ソース電極70がコンタクトp型領域52と電気的に接続されている。つまり、本実施形態では、ソース電極70は、nコラム20およびpコラム30の長手方向に向かって、n型ソース領域51とコンタクトp型領域52とに交互に接続される構成とされている。このような半導体装置では、上記第1実施形態のように、コンタクトp型領域52およびn型ソース領域51をそれぞれpコラム30およびnコラム20の長手方向に沿って延設し、当該長手方向と垂直方向の断面においてそれぞれコンタクトp型領域52およびn型ソース領域51とソース電極70とを電気的に接続した半導体装置と比較して、隣接するトレンチ61の間隔を短くしつつ、つまり、集積度を向上させつつ、上記第2実施形態と同様の効果を得ることができる。第5実施形態本発明の第5実施形態について説明する。本実施形態の半導体装置は、第2実施形態と比較して、p型チャネル層40を深く厚くしたものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図10は、本実施形態における半導体装置の断面構成を示す図である。図10に示されるように、本実施形態の半導体装置は、p型チャネル層40を深く厚くしたものである。具体的には、本実施形態では、p型チャネル層40は、第1~第3チャネル形成層40a~40cが積層されて構成されている。そして、埋込p型領域53は、第1~第3埋込p型領域形成層53a~53cが深さ方向に互いに連結されることにより構成されている。また、本実施形態では、第1埋込p型領域形成層53aは、pコラム30内にピーク濃度を有する構成とされている。なお、深さ方向とは、n型基板10の平面に対する法線方向のことである。このような半導体装置は、例えば、次のように製造される。すなわち、上記図3eの工程を行ってpコラム30に第1埋込p型領域形成層53bを構成するp型不純物をイオン注入する。そして、上記図3fの工程を行って第1チャネル形成層40aを形成した後に、図3eの工程を行って第1チャネル形成層40aに第2埋込p型領域形成層53bを構成するp型不純物をイオン注入する。その後、再び、図3fの工程を行って第2チャネル形成層40bを形成すると共に、図3eの工程を行って第2チャネル形成層40bに第3埋込p型領域形成層53cを形成するp型不純物をイオン注入する。続いて、図3fの工程を行って第3チャネル形成層40cを形成した後、図3gと同様の工程を行って熱処理し、第1、第2埋込p型領域形成層53a、53b、および第2、第3埋込p型領域形成層53b、53cが互いに連結するようにp型不純物を拡散させることにより、図10に示す半導体装置が製造される。このような半導体装置では、上記第2実施形態と比較して、p型チャネル層40が深く厚くされているため、耐圧を向上させつつ、上記第2実施形態と同様の効果を得ることができる。また、第1~第3埋込p型領域形成層53a~53cを深さ方向に連結して埋込p型領域53を構成しているため、p型チャネル層40にp型不純物をイオン注入し、熱処理してp型不純物を拡散させることでpコラム30に達する埋込p型領域53を形成した場合と比較して、熱処理温度を低くすることができるとともに、熱処理時間を少なくすることができる。第6実施形態本発明の第6実施形態について説明する。本実施形態の半導体装置は、第2実施形態と比較して、p型チャネル層40の表層部における隣接するトレンチ61間のうち埋込p型領域53が形成されている領域にはn型ソース領域51を形成しない構成としたものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図11は、本実施形態における半導体装置の断面構成を示す図である。図11に示されるように、本実施形態の半導体装置は、複数の隣接するトレンチ61の間において、一方の隣接するトレンチ61間には埋込p型領域53およびコンタクトp型領域52が形成されており、他方の隣接するトレンチ61間にはコンタクトp型領域52およびn型ソース領域51が形成されている。言い換えると、トレンチ61間のうち埋込p型領域53が形成されている領域にn型ソース領域51が形成されていない構成とされている。すなわち、埋込p型領域53は、上記第2実施形態と比較して、全てのpコラム30に対してではなく、所定のpコラム30に対して形成されており、例えば、一つおきのpコラム30に対して形成されている。また、埋込p型領域53と接するコンタクトp型領域52は、隣接するトレンチ61にそれぞれ接する構成とされている。このような半導体装置では、埋込p型領域53が形成される部分にn型ソース領域51が形成されていない構成とされており、埋込p型領域53の近傍に寄生トランジスタが形成されていない構成とされている。このため、アバランシェ電流が埋込p型型領域53からコンタクトp型領域52に流れるときに、n型ソース領域51にアバランシェ電流が流れることをさらに抑制しつつ、上記第2実施形態と同様の効果を得ることができる。第7実施形態本発明の第7実施形態について説明する。本実施形態の半導体装置は、第2実施形態と比較して、トレンチ61、n型ソース領域51、コンタクトp型領域52を、nコラム20およびpコラム30の長手方向に対して垂直方向に延設したものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図12aは、本実施形態における半導体装置の概略斜視図であり、図12bは図12aに示す半導体装置のE-E断面を示す図である。なお、図12aでは、ソース電極70および保護膜80を省略して示してある。図12に示されるように、本実施形態の半導体装置は、トレンチ61、n型ソース領域51、コンタクトp型領域52がnコラム20およびpコラム30の長手方向に対して垂直方向に延設されている。言い換えると、トレンチ61、n型ソース領域51、コンタクトp型領域52と、埋込p型領域53とは、長手方向が直行した状態で延設されている。そして、トレンチ61のうち埋込p型領域53と直交する部分では、当該トレンチ61に接する埋込p型領域53が形成された構成とされている。このような半導体装置では、コンタクトp型領域52が埋込p型領域53の長手方向と直交する方向に延設されているため、コンタクトp型領域52を埋込p型領域53の長手方向に延設する場合と比較して、コンタクトp型領域52を埋込p型領域53と接しやすくすることができる。すなわち、コンタクトp型領域52と埋込p型領域53とのアライメントずれを抑制しつつ、上記第2実施形態と同様の効果を得ることができる。第8実施形態本発明の第8実施形態について説明する。本実施形態の半導体装置は、第7実施形態と比較して、埋込p型領域53をコンタクトp型領域52下のみに配置したものであり、その他に関しては第7実施形態と同様であるため、ここでは説明を省略する。本実施形態における半導体装置の概略斜視図は図12aと同様のものであり、図13aは本実施形態における半導体装置の概略平面図、図13bは本実施形態における半導体装置の断面構成を示す図である。なお、図13bは、図12aに示す半導体装置のE-E断面に相当している。図12aおよび図13に示されるように、本実施形態の半導体装置は、上記第7実施形態の半導体装置と比較して、埋込p型領域53がpコラム30の長手方向に複数離間して形成されており、かつ、コンタクトp型領域52下のみに形成されている。そして、p型チャネル層40には、トレンチ61と接する埋込p型領域53が形成されていない構成とされている。このような半導体装置では、上記第7実施形態と比較して、p型チャネル層40にトレンチ61に接する埋込p型領域53が形成されていないため、p型チャネル層40からnコラム20に通じる電流経路を埋込p型領域53で塞がれることを抑制することができ、オン抵抗が増加することを抑制しつつ、上記第7実施形態と同様の効果を得ることができる。第9実施形態本発明の第9実施形態について説明する。本実施形態の半導体装置は、第2実施形態と比較して、半導体装置の外縁に外周部を備えたものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図14は、本実施形態における半導体装置の概略平面図であり、トレンチ61と埋込p型領域53との関係を示す図である。図15は図14中のF-F断面を示す図、図16は図14中のG-G断面を示す図、図17は図14中のH-H断面を示す図である。図14~図17に示されるように、本実施形態の半導体装置は、トレンチゲート構造、n型ソース領域51、コンタクトp型領域52、埋込p型領域53を有するセル部と、当該セル部の外周に設けられる外周部とを備えた構成とされている。各トレンチ61は、セル部と外周部との境界を越えて、セル部から外周部まで延設されている。また、コンタクトp型領域52はp型チャネル層40におけるセル部に形成されており、図示しないがn型ソース領域51もp型チャネル層40におけるセル部に形成されている。すなわち、n型ソース領域51およびコンタクトp型領域52は、トレンチ61の先端よりも内側で終端する構造とされている。各埋込p型領域53は、セル部と外周部と境界を越えて、セル部から外周部まで延設されており、トレンチ61の先端よりも外側で終端する構造とされている。そして、各埋込p型領域53は、外周部において、互いに接続されていない構造とされている。また、外周部では、p型チャネル層40の表面にLOCOS酸化膜110が形成されており、LOCOS酸化膜110を覆うように酸化膜等の絶縁膜120が形成されている。そして、絶縁膜120上にはゲート電極63からゲート配線130が引き出されており、当該ゲート配線130を覆うように酸化膜等の絶縁膜140が形成され、この絶縁膜140上に配線層150が形成されている。この配線層150は、絶縁膜140に形成されたコンタクトホール140aを介してゲート配線130と電気的に接続されている。なお、外周部には、上記のように、セル部から外周部まで延設された埋込p型領域53が形成されるが、外周部においてトレンチ61の長手方向に延設される埋込p型領域53は形成されていない。すなわち、外周部のみに位置するpコラム30には、埋込p型領域53が形成されていない。このような半導体装置では、各埋込p型領域53はトレンチ61の先端よりも外側で終端する構造とされている。このため、埋込p型領域53がトレンチ61の先端よりも内側で終端する半導体装置と比較して、トレンチ61の長手方向の先端、特に底部に電界集中が発生することを抑制することができる。さらに、外周部のみに位置するpコラム30には埋込p型領域53が形成されていないため、外周部のみに位置するpコラム30に埋込p型領域53が形成されている場合と比較して、外周部の耐圧を高くすることができる。すなわち、ブレークダウンをセル部で発生させやすくなり、アバランシェ電流をセル部全体で吸収することができつつ、上記第2実施形態と同様の効果を得ることができる。第10実施形態本発明の第10実施形態について説明する。本実施形態の半導体装置は、第9実施形態と比較して、埋込p型領域53をpコラム30の長手方向に複数離間して形成したものであり、その他に関しては第9実施形態と同様であるため、ここでは説明を省略する。図18は、本実施形態における半導体装置の概略平面図であり、トレンチ61と埋込p型領域53との関係を示す図である。図18に示されるように、本実施形態の半導体装置は、埋込p型領域53がpコラム30の長手方向に複数離間して形成されている。これによれば、埋込p型領域53が部分的に間引きされた構造となり、埋込p型領域53が形成されていない部分では埋込p型領域53によって電流経路が狭くなることがないため、耐圧を維持しつつ、オン抵抗を低下させることができる。第11実施形態本発明の第11実施形態について説明する。本実施形態の半導体装置は、第1実施形態と比較して、製造方法を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図19は、本実施形態における半導体装置の製造工程を示す断面図である。まず、図19aおよびbに示されるように、上記図3aおよびbと同様の工程を行い、n型基板10を用意し、n型基板10上にn型領域20をエピタキシャル成長させ、RIE等のドライエッチングによってn型領域20にn型基板10に達するトレンチ100を形成する。この後、図19cに示されるように、トレンチ100にp型領域30を埋め込みエピタキシャル成長させつつ、nコラム20上にp型領域30を配置する。続いて、nコラム20上に配置されたp型領域30をマスクとして、トレンチ100内に埋め込まれたp型領域30にp型不純物をイオン注入する。その後、図19dに示されるように、表面をCMP法によって研磨した後、図19eおよび図19fに示されるように、上記図3fおよび図3gと同様の工程を行うことにより、図1に示す半導体装置が製造される。このような半導体装置の製造方法では、トレンチ100にp型領域30を埋め込む際にn型領域20上にもp型領域30を配置し、n型領域20上に配置されたp型領域30をマスクとして、トレンチ100内に埋め込まれたp型領域30にp型不純物をイオン注入している。このため、イオン注入を行う際に、新たにマスクを用意する必要がなく、製造工程を簡略化することができる。第12実施形態本発明の第12実施形態について説明する。本実施形態の半導体装置は、第1実施形態と比較して、本発明をプレーナ型の半導体装置に適用したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図20は、本実施形態における半導体装置の断面構成を示す図である。図20に示されるように、本実施形態の半導体装置は、スーパージャンクジョン構造上にn-型ドリフト層160が形成されており、n-型ドリフト層160のうちpコラム30上を含む領域に所定深さを有するp型チャネル層40が形成されている。本実施形態では、p型チャネル層40は、n-型ドリフト層160と同じ深さとされているものを説明するが、n-型ドリフト層160より浅くされていてもよい。そして、p型チャネル層40の表層部には、当該p型チャネル層40よりも浅い複数のn型ソース領域51が離間して形成されている。さらに、p型チャネル層40の表層部のうち、pコラム30の反対側であって、n型ソース領域51が形成されている領域と異なる領域に、コンタクトp型領域52が形成されている。具体的には、コンタクトp型領域52は、n型ソース領域51に挟まれて形成されている。また、p型チャネル層40の表面およびn-型ドリフト層160の表面には、ゲート絶縁膜62が形成されている。すなわち、本実施形態では、p型チャネル層40におけるnコラム20側と反対側の表面のうちn型ソース領域51、コンタクトp型領域52が形成されていない領域が本発明のチャネル層の表面に相当する。そして、ゲート絶縁膜62上にはゲート電極63が形成されており、ゲート電極63は層間絶縁膜64によって覆われている。また、層間絶縁膜64上にはソース電極70が形成されており、当該ソース電極70が層間絶縁膜64に形成されたコンタクトホール64aを介してn型ソース領域51およびコンタクトp型領域52と電気的に接続されている。なお、埋込p型領域53は、第1実施形態と同様に、断面形状において、等濃度線が湾曲した曲率を有する形状とされ、外縁も湾曲した曲率を有する形状とされている。言い換えると、埋込p型領域53は、断面形状において、略楕円卵型形状とされている。そして、延設方向と垂直方向であって、最も長くなる部分の幅がpコラム30の幅より狭くされていると共に、コンタクトp型領域52の最も長くなる部分の幅より広くされており、p型チャネル層40およびpコラム30内に配置されている。さらに、埋込p型領域53は、p型チャネル層40より不純物濃度が高くされており、pコラム30内でピーク濃度を有する濃度分布とされている。このように、本発明をプレーナ型の半導体装置に適用しても、埋込p型領域53は、pコラム30内にピーク濃度を有しているため、上記第1実施形態と同様の効果を得ることができる。また、本発明をプレーナ型の半導体装置に適用した場合には、埋込p型領域53がpコラム30内にピーク濃度を有すると共に断面形状が曲率を有する略楕円形状とされているため、埋込p型領域53の周囲のうちp型チャネル層40の界面近傍に最も大きな電界集中が発生することになり、当該領域でブレークダウンが発生することになる。このため、上記各実施形態と比較して、アバランシェ電流の電流経路が短くなって漏れ電流が少なくなり、さらに動作抵抗を少なくすることができる。なお、このような半導体装置は、上記図3と同様の工程を行い、図3gの工程の際に所定の半導体製造プロセスを行うことによって製造される。他の実施形態上記各実施形態では、埋込p型領域53は、pコラム30の幅より狭くされているものを説明したが、次のようにすることもできる。図21は、他の実施形態における半導体装置の断面構成を示す図である。図21に示されるように、埋込p型領域53は、pコラム30の幅より広くされていてもよく、nコラム20に突出していてもよい。なお、この場合は、埋込p型領域53の幅は、電流経路を確保するために、反転層41と離間する幅とされることが好ましい。また、上記各実施形態では、埋込p型領域53は、断面形状が曲率を有する略楕円形状とされているものについて説明したが、次のようにすることもできる。図22は、他の実施形態における半導体装置の断面構成を示す図である。図22に示されるように、埋込p型領域53は、例えば、断面形状が略矩形状とされ、各角部が丸みを帯びている形状とされていてもよい。同様に、コンタクトp型領域52も、断面形状が略矩形状とされ、各角部が丸みを帯びている形状とされていてもよい。このような半導体装置は、適宜加速エネルギーを変更しながらp型不純物をイオン注入することによって形成される。そして、上記第1、第2、第4~第12実施形態では、図3gの工程において、熱処理を行うことにより、埋込p型領域53を形成する製造方法について説明したが、例えば、図3eの工程の後に、熱処理を行って埋込p型領域53の一部を構成するようにすることもできる。この場合は、図3gの工程のコンタクトp型領域52を熱処理して形成する際に、埋込p型領域53がさらに熱拡散してコンタクトp型領域52と接することになる。また、上記各実施形態では、図3fの工程では、スーパージャンクション構造上にエピタキシャル成長させてp型チャネル層40を形成する例について説明したが、例えば、スーパージャンクション構造の表層部にp型不純物をイオン注入すると共に熱処理することにより、p型チャネル層40を形成することもできる。そして、上記第1~第6、第9、第11、第12実施形態では、埋込p型領域53をpコラム30の長手方向と平行な方向に延設したものを説明したが、例えば、次のようにすることもできる。図23は、他の実施形態における半導体装置の断面構成を示す図である。図23に示されるように、埋込p型領域53をpコラム30の長手方向と垂直方向に延設することもできる。すなわち、nコラム20とpコラム30とが図23中の紙面奥行き方向に交互に配置されている構造とすることもできる。さらに、上記第9実施形態では、外周部にコンタクトp型領域52が形成されている例について説明したが、外周部にコンタクトp型領域52を形成しない構成とすることもできる。この場合は、さらに、外周部の耐圧を高くすることができるため、よりブレークダウンをセル部で発生させることができ、アバランシェ耐量を向上させることができる。そして、上記第9実施形態において、外周部のうちセル部との境界近傍のpコラム30に埋込p型領域53を形成することもできる。すなわち、最外周部側に形成されたトレンチ61図17中紙面左側のトレンチ61をコンタクトp型領域52で挟む構造としてもよい。これによれば、最外周部側に形成されたトレンチ61の耐圧を向上させることができ、セル部と外周部との境界で破壊されることを抑制することができる。また、上記各実施形態では、第1導電型をn型とし、第2導電型をp型として例について説明したが、もちろん第1導電型をp型とし、第2導電型をn型とすることもできる。そして、上記各実施形態を組み合わせた半導体装置とすることもできる。例えば、上記第3実施形態を各実施形態に組みあわせて、トレンチ61の下部に電界緩和層54を形成することができる。また、上記第5実施形態を各実施形態に組み合わせてチャネル層40を厚くすることもできる。さらに、上記第6実施形態を第1~第5実施形態に組み合わせて、トレンチ61間のうち埋込p型領域53が形成されている領域にはn型ソース領域51を形成しないことができる。そして、上記第9実施形態を各実施形態に組み合わせて、外縁に埋込p型領域53を形成しない外周部を備えることができる。さらに、上記第12実施形態では、上記第1実施形態をプレーナ型の半導体装置に適用した例について説明したが、適宜各実施形態に組み合わせることができる。すなわち、上記第2実施形態のように、埋込p型領域53は、最も長くなる部分の幅がコンタクトp型領域52の最も長くなる部分の幅より狭くされていてもよい。また、上記第4実施形態のように、nコラム20およびpコラム30の長手方向に向かって、ソース電極70と、n型ソース領域51とコンタクトp型領域52とを交互に接続するようにすることができる。さらに、上記第5実施形態のように、p型チャネル層40を厚くしてもよい。そして、上記第6実施形態のように、隣接するゲート電極63の間において、一方に埋込p型領域53およびコンタクトp型領域52を形成し、他方にコンタクトp型領域52およびn型ソース領域51を形成することもできる。そして、上記第9、10実施形態のように、外周部を備える構造とすることもできる。この場合、外周部に埋込p型領域53を形成しないことにより、つまり、セル部にのみ埋込p型領域53を形成することにより、外周部の耐圧を高くすることができる。