基板と、第1の閾値電圧を有する、前記基板上の第1のトランジスタと、第2の閾値電圧を有する、前記基板上の第2のトランジスタと、を具備し、前記第1のトランジスタは、前記基板の第1のチャネル領域上に形成された第1の界面層と、前記第1の界面層上に形成された第1のゲート誘電体層と、前記第1のゲート誘電体層上に形成された第1のゲート電極と、を具備し、前記第2のトランジスタは、前記基板の第2のチャネル領域上に形成された第2の界面層と、前記第2の界面層上に形成された第2のゲート誘電体層と、前記第2のゲート誘電体層上に形成された第2のゲート電極と、を具備し、前記第2の界面層は、前記第1の界面層内になく、かつ、Si、O及びNと異なる添加元素を有し、前記第1の閾値電圧及び前記第2の閾値電圧は、異なり、前記第1のトランジスタ及び第2のトランジスタは、同一の導電型である、ことを特徴とする複数の閾値電圧を有する半導体装置。前記第1のゲート誘電体層及び前記第2のゲート誘電体層は、実質的に同じ材料であり、前記第1のゲート電極及び前記第2のゲート電極は、実質的に同じ材料であり、前記第1の界面層及び前記第2の界面層は、前記第2の界面層内に導入された前記添加元素を除いて実質的に同じ材料である、ことを特徴とする請求項1に記載の半導体装置。前記第1のトランジスタ及び前記第2のトランジスタは、p型トランジスタである、ことを特徴とする請求項1に記載の半導体装置。前記第1の閾値電圧は、前記第2の閾値電圧よりも低い、ことを特徴とする請求項3に記載の半導体装置。前記第1のトランジスタは、スタティックランダムアクセスメモリSRAMセルに含まれ、前記第2のトランジスタは、論理回路に含まれている、ことを特徴とする請求項4に記載の半導体装置。前記第1のトランジスタ及び前記第2のトランジスタは、n型トランジスタである、ことを特徴とする請求項1に記載の半導体装置。前記第1の閾値電圧は、前記第2の閾値電圧より大きい、ことを特徴とする請求項6に記載の半導体装置。前記第1のトランジスタは、論理回路に含まれ、前記第2のトランジスタは、SRAMセルに含まれる、ことを特徴とする請求項7に記載の半導体装置。前記添加元素は、ゲルマニウムGeを含む、ことを特徴とする請求項1に記載の半導体装置。前記第2の界面層中のGeのピーク濃度は、約5×1015atoms/cm2である、ことを特徴とする請求項9に記載の半導体装置。前記第1の界面層及び前記第2の界面層は、少なくとも、Si、O及びNを含み、前記第2の界面層中のNの濃度は、前記第1の界面層中のNの濃度より高い、ことを特徴とする請求項1に記載の半導体装置。前記第2の界面層中のNのピーク濃度は、約2×1015atoms/cm2である、ことを特徴とする請求項11に記載の半導体装置。基板と、金属酸化膜半導体MOSトランジスタと、を具備し、前記MOSトランジスタは、前記基板上に形成された半導体領域と、前記半導体領域内に形成され、互いに分離されたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域を分離する前記半導体領域内に形成されたチャネル領域と、約5×1019atoms/cm2のピーク濃度のSi、O及びNと異なる添加元素を有する、前記チャネル領域上に形成された界面層と、前記界面層上に形成されたゲート誘電体層と、前記ゲート誘電体層上に形成されたゲート電極と、を具備することを特徴とする半導体装置。前記添加元素は、Geである、ことを特徴とする請求項13に記載の半導体装置。前記界面層中のNのピーク濃度は、約2×1015atoms/cm2である、ことを特徴とする請求項13に記載の半導体装置。前記MOSトランジスタは、SRAMセルに組み込まれたp型トランジスタである、ことを特徴とする請求項13に記載の半導体装置。前記MOSトランジスタは、論理回路に組み込まれたn型トランジスタである、ことを特徴とする請求項13に記載の半導体装置。異なる閾値電圧を有する同一の導電型の第1のトランジスタ及び第2のトランジスタを備えた半導体装置の製造方法であって、基板の前記第1のトランジスタに関連した第1のチャネル領域上に、Ge原子を含むエピタキシャル層を形成する工程と、前記基板上に、前記第1のトランジスタに関連しかつ前記エピタキシャル層に組み込まれる第1の部分と前記第2のトランジスタに関連した第2の部分とを有する界面層を形成する工程と、前記界面層の前記第1の部分及び前記第2の部分上にゲートスタックを形成する工程と、前記第1のトランジスタ及び前記第2のトランジスタをそれぞれ形成するために、前記ゲートスタックをエッチングする工程と、を具備することを特徴とする半導体装置の製造方法。前記基板上にハードマスクを形成する工程と、前記基板の前記第1のチャネル領域を露出するために、前記ハードマスクをパターン化する工程と、をさらに具備することを特徴とする請求項18に記載の半導体装置の製造方法。前記界面層の前記第2の部分上にハードマスクを形成する工程と、前記界面層の前記第1の部分に窒化処理を行う工程と、をさらに具備することを特徴とする請求項18に記載の半導体装置の製造方法。信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現することが可能な半導体装置及びその製造方法を提供する。実施形態による複数の閾値電圧を有する半導体装置は、基板と、第1の閾値電圧を有する、前記基板上の第1のトランジスタと、第2の閾値電圧を有する、前記基板上の第2のトランジスタと、を具備し、前記第1のトランジスタは、前記基板の第1のチャネル領域上に形成された第1の界面層と、前記第1の界面層上に形成された第1のゲート誘電体層と、前記第1のゲート誘電体層上に形成された第1のゲート電極と、を具備し、前記第2のトランジスタは、前記基板の第2のチャネル領域上に形成された第2の界面層と、前記第2の界面層上に形成された第2のゲート誘電体層と、前記第2のゲート誘電体層上に形成された第2のゲート電極と、を具備し、前記第2の界面層は、前記第1の界面層内になく、かつ、Si、O及びNと異なる添加元素を有し、前記第1の閾値電圧及び前記第2の閾値電圧は、異なり、前記第1のトランジスタ及び第2のトランジスタは、同一の導電型である。一実施形態は、調整された閾値電圧を有する半導体装置を提供する。半導体装置は、リーク電流を減少し、かつ、スタティックノイズマージンを改善するために、SRAMセル用の適切な高い閾値電圧を含むことができる。別の例では、半導体装置は、論理回路に適した向上した性能を提供するために、低い閾値電圧を含むことができる。一実施形態では、ゲルマニウムGeと窒素Nの組み合わせを、閾値電圧を変調するために使用することができる。例えば、半導体装置の界面層に含まれたGeとNは、閾値電圧をシフトすることができる。別の実施形態では、2種類以上の閾値電圧を有し、埋込み型SRAMを備えたロジック集積回路で使用される半導体装置が提供される。半導体装置は、少なくとも2つのトランジスタを含むことができる。2つのトランジスタは、同じ導電型例えば、n型又はp型又は異なる導電型になりえる。さらに、2つのトランジスタは、同様の電圧閾値又は異なる電圧閾値を有することができる。2つのトランジスタがGe及び/又はNの濃度変化を含み、異なる電圧閾値になるように、Ge及び/又はNは、2つのトランジスタのそれぞれの界面層に独立して導入ことができる。さらなる実施形態では、少なくとも上記による半導体装置の製造方法が提供される。まず、図1を参照して、例の半導体装置100の例証された断面図が、実施形態によって提供される。図1に示されるように、半導体装置100は、基板102、金属酸化膜半導体MOSトランジスタ又はMOSFET104及び素子分離領域106を含むことができる。MOSFET104は、p型トランジスタpMOS又はpFETとも呼ばれる又はn型トランジスタnMOS又はnFETとも呼ばれるになりえる。素子分離領域106は、STIshallowtrenchisolationになりえる。さらに、基板102は、シリコン基板になりえる。実施形態によれば、MOSFET104は、基板102上に形成された活性領域図示せずを含むことができる。さらに、MOSFET104は、活性領域内に形成されたソース領域108及びドレイン領域110を含んでいる。ソース領域108及びドレイン領域110は、互いに分離されている。活性領域内に形成されたチャネル領域図示せずは、ソース領域108及びドレイン領域110を分離することができる。MOSFET104は、チャネル領域上に位置し、ゲートとソース/ドレイン領域の間に位置した界面層IL112を含むことができる。特に、限定しない例として、界面層112は、チャネル材料例えば、Si、Ge、C等を含むことができる。さらに、酸素、そして任意で窒素を導入することができる。MOSFET104は、誘電体層114をさらに含むことができる。誘電体層114は、ゲートまたは高誘電率kを有する高誘電体を含むことができる。例えば、誘電体層114は、様々なメタルSi材料及び/又は高誘電率を有する他の適切な材料を使用して構成することができる。例えば、誘電体層114に使用することができる材料は、次の化学式を有する組成を含んでいる。HfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO、HfZrSiON、HfLaSiO及びHfGdSiO。ここで、xは、0~1である。しかしながら、前のリストは単に例として提供され、他の構成を使用できることは理解されるだろう。MOSFET104は、誘電体層114上に位置するゲート電極116及び/又は118をさらに含むことができる。実施形態では、ゲート電極は、メタルゲート又は第1の導電層116及びパターン化された電極又は第2の導電層118を含むことができる。しかしながら、ゲート電極が単一の導電層例えば、第1の層116又は第2の層118の一方を含むことができることは理解される。さらに限定しない例として、ゲート電極は、金属又は金属合金を使用して形成することができる。ゲート電極用に使用することができる組成の特定の例は、Ti、Hf、Ta、W、Al、Ru、Pt、Re、Cu、Ni、Pd、lr及び/又はMoのような金属;TiN、TaN、TiC、TaC、WN、WC及び/又はHfNのような窒化物及び炭化物;RuOx及び/又はReOxのような導電性酸化物;Ti-Al、Hf-Al、Ta-Al及び/又はTaAINのようなメタル合金;TiN/W、TiN/Ti-Al、Ta/TiN/Ti-Alのような前の組成のマルチスタック構造等を含んでいる。しかしながら、前のリストは例として提供され、他の組成をゲート電極用に使用できることは理解されるだろう。さらなる実施形態では、MOSFET104は、第1のスペーサ120、第2のスペーサ122及びシリサイド層124を含むことができる。シリサイド層124は、ゲート電極上及び/又はソース領域108及びドレイン領域110上に積層することができる。シリサイド層124は、NiSix、PtSix、PdSix、CoSix、TiSix、WSi等のようなSi及び金属シリサイドで構成することができる。しかしながら、前のリストは例として提供され、他の組成をシリサイド層124用に使用できることは理解されるだろう。半導体装置100の構造に関しても、ここで例証され記述された様々な他の半導体装置と同様に、デバイス構造、導電型、動作電圧等によるそれぞれの最適な閾値電圧を有するゲート電極の形成は、複雑で悪影響を及ぼすかもしれない。このため、拡張可能で信頼できる手段によって半導体装置の閾値電圧を制御するメカニズムが望まれる。従って、実施形態によれば、添加元素が界面層内に導入される。この添加元素は、半導体装置の界面層の主成分ではない。一例において、閾値電圧のシフトは、少なくとも部分的に、界面層に導入された添加元素の量に基づいて達成することができる。このように半導体装置を形成することによって、従来の方法と比較して、大きく変更することなく、さらに信頼できる方法によって、仕事関数を容易に変調でき、デバイス性能を改善することができる。上記及び後述の実施形態に関して、図1及びここに提供されるそれぞれの他の実例は、実施形態が実施することができる半導体装置の例を示しているが、ここに記述された実施形態は、新規なチャネルデバイス例えば、SiGe、SiC、SiGeC、III-V材料等、新規なデバイス構造例えば、SOI、3次元トランジスタ例えば、finFET、垂直型FET、ナノワイヤ、ナノチューブ等及び/又は他の適切なデバイス形式にも適用可能である。実施形態によれば、半導体装置100用の向上した閾値電圧変調は、界面層112に添加元素を導入することにより達成することができる。例によれば、図1に示されるように、Geは、界面層112内に導入することができる。それによって、導電型に依存して、半導体装置100の正又は負の閾値電圧シフトが起こる。イオンインプランテーションによる長期の窒化物形成又はゲート誘電体内への金属元素の導入が行われるので、この技術は、従来の半導体製造技術と対照的である。例えば、図2に示されるように、グラフ200は、界面層の窒化時間任意単位a.u.に関するフラットバンド電圧閾値電圧はそれに依存するのシフト又はデルタミリボルトmVを示す。窒化時間が増加するにしたがって、界面層内の窒素濃度は増加する。グラフ200は、界面層内にGeが導入される場合及びGeが導入されない場合のフラットバンド電圧のシフトを例証する。さらに、グラフ200は、pFETとnFETの両方のフラットバンド電圧のシフトを示す。実施形態では、フラットバンド電圧の負方向へのシフトは、pFETの場合は閾値電圧の絶対値の上昇つまり、高い閾値電圧及びnFETの場合は閾値電圧の低下つまり、低い閾値電圧に対応する。グラフ200に示されるように、Geを界面層へ導入することにより、nPETとpPETの両方のフラットバンド電圧の負方向へのシフトを達成することができる。界面層中のGeの不足は、長期の窒化物形成の後に、初期の正方向へのシフトの後に負方向へのシフトが続くことになる。実施形態によれば、GeとNのピーク濃度は、それぞれ、時間5で生じ、約5×1015atoms/cm2及び2×1015atoms/cm2になりえる。図1を再び参照して、一実施形態では、上述するように、SiON材料を含むことができる界面層112中に、Geを導入することができる。一例において、界面層112中のGeは、半導体装置100の閾値電圧を変調するために使用することができる。例えば、半導体装置100がpFETである場合、Geは閾値電圧を増加させることができ、半導体装置100がnFETである場合、Geは閾値電圧を減少させることができる。次に、図3を参照する。図3は、様々な実施形態による閾値電圧を変調する第1の工程の後の半導体装置300の一部を例証する。半導体300は、素子分離領域308例えば、STIによって分離された第1の活性領域304及び第2の活性領域306を有する基板302を含むことができる。それぞれのトランジスタは、活性領域304及び306上に形成することができる。実施形態では、第1の活性領域304上のトランジスタの閾値電圧は、第2の活性領域306上のトランジスタの閾値電圧と異なる。異なる閾値電圧を得るために、Ge又は他の適切な材料のような添加元素を、半導体装置300の界面層に導入することができる。例では、Ge含有層312が第1の活性領域304上に形成されたまま、マスク310は、第2の活性領域306をカバーすることができる。例えば、Ge含有層312は、エピタキシャル成長によって形成されたSiGeエピタキシャル層になりえる。別の例では、Ge含有層312は、Geのイオンインプランテーションよって形成することができる。図4を参照して、図3に描かれたステップに続く後のステップの後の半導体装置400の一部が例証される。図4は、上述されるような素子分離領域308によって分離された第1の活性領域304及び第2の活性領域306を有する基板302を示す。界面層は、第1の活性領域304及び第2の活性領域306上に形成することができる。例えば、界面層は、SiON界面層を形成するために、基板302上に堆積された酸化膜例えば、SiOの窒化処理によって形成することができる。Ge含有層312は、上記の図3のように形成されるので、界面層の形成によって、第1の活性領域304上のGe含有界面層402、及び第2の活性領域306上のGeなし界面層404が形成される。界面層402及び404間の差は、上述されるような異なる閾値電圧を提供する。誘電体層406は、界面層402及び404上に堆積することができる。図5を参照して、例の半導体装置500の例証された断面図が、実施形態によって提供される。図5に示されるように、半導体装置500は、第1のトランジスタ又はMOSFET510及び第2のトランジスタ又はMOSFET530を含むことができる。半導体装置500は、素子分離領域によって互いに分離された第1の活性領域504及び第2の活性領域506を含んでいるシリコン基板502をさらに含むことができる。MOSFET510は、基板502の第1の活性領域504上に形成することができる。MOSFET530は、第2の活性領域506上に形成することができる。実施形態によれば、MOSFET510及びMOSFET530は、同じ導電型になりえる。例えば、MOSFET510及びMOSFET530は、両方ともpFET又はnFETになりえる。さらなる実施形態では、MOSFET510及びMOSFET530は、同じ導電型であり、異なる閾値電圧を有することができる。さらに、MOSFET510及びMOSFET530は、異なる導電型例えば、MOSFET510はpFETであり、MOSFET530はnFETであり、又はその逆も同様になりえる。この場合、MOSFET510及びMOSFET530は、異なる導電型であるにもかかわらず、同様の閾値電圧を有することができる。実施形態によれば、MOSFET510は、基板502上に形成された第1の活性領域504を含むことができる。さらに、MOSFET510は、第1の活性領域504内に形成されたソース領域512及びドレイン領域514を含んでいる。また、MOSFET510は、第1の活性領域504のチャネル領域上に位置する界面層516を含むことができる。特に、限定されない例として、界面層516は、チャネル材料例えば、Siを含むことができる。さらに、界面層516がSiON層であるように、酸素、そして任意で窒素を導入することができる。MOSFET510は、誘電体層518をさらに含むことができる。誘電体層518は、ゲートまたは高誘電率kを有する高誘電体を含むことができる。例えば、誘電体層518、様々なメタルSi材料及び/又は高誘電率を有する他の適切な材料を使用して構成することができる。例えば、誘電体層518に使用することができる材料は、次の化学式を有する組成を含んでいる。HfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO、HfZrSiON、HfLaSiO及びHfGdSiO。ここで、xは、0~1である。しかしながら、前のリストは単に例として提供され、他の組成を使用できることは理解されるだろう。MOSFET510は、誘電体層518上に位置するゲート電極をさらに含むことができる。実施形態では、ゲート電極は、メタルゲート又は第1の導電層520及びパターン化された電極又は第2の導電層522を含むことができる。しかしながら、ゲート電極が単一の導電層例えば、第1の層520又は第2の層522の一方を含むことができることは理解される。さらに限定しない例として、ゲート電極は、金属又は金属合金を使用して形成することができる。ゲート電極用に利用することができる組成の特定の例は、Ti、Hf、Ta、W、Al、Ru、Pt、Re、Cu、Ni、Pd、lr及び/又はMoのような金属;TiN、TaN、TiC、TaC、WN、WC及び/又はHfNのような窒化物及び炭化物;RuOx及び/又はReOxのような導電性酸化物;Ti-Al、Hf-Al、Ta-Al及び/又はTaAINのようなメタル合金;TiN/W、TiN/Ti-Al、Ta/TiN/Ti-Alのような前の組成のマルチスタック構造等を含んでいる。しかしながら、前のリストは例として提供され、他の組成をゲート電極用に使用できることは理解されるだろう。さらなる実施形態では、MOSFET104は、第1のスペーサ524、第2のスペーサ526及びシリサイド層548を含むことができる。シリサイド層548は、ゲート電極上及び/又はソース領域512及びドレイン領域514上に積層することができる。シリサイド層548は、NiSix、PtSix、PdSix、CoSix、TiSix、WSi等のようなSi及び金属シリサイドで構成することができる。しかしながら、前のリストは例として提供され、他の組成をシリサイド層548用に使用できることは理解されるだろう。MOSFET510と同様、MOSFET530は、第2の活性領域506上に形成されたソース領域532及びドレイン領域534を含むことができる。さらに、MOSFET536は、第2の活性領域506のチャネル領域上に界面層536を含むことができる。界面層536上には、MOSFET510の誘電体層518と同様の誘電体層538が積層されている。MOSFET530は、メタルゲート又は第1の導電層540及び第2の導電層542を含んでいるゲート電極をさらに含むことができる。MOSFET530は、第1のスペーサ544及び第2のスペーサ546をさらに含んでいる。実施形態によれば、MOSFET530は、MOSFET510と異なる閾値電圧を有してもよい。さらなる実施形態では、MOSFET530及びMOSFET510は、同じ導電型例えば、両方がpEET又は両方がnFETでもよい。ある例では、MOSFET510は、第1の閾値電圧を有することができ、MOSFET530は、第2の閾値電圧を含むことができる。MOSFET510及び530がpFETである場合、第1の閾値電圧は低く、第2の閾値電圧は高い。従って、pFETの場合、低い閾値電圧が改善された性能を提供するとともに、MOSFET510は、ロジック回路に使用することができる。高閾値電圧によってリーク電流が減少し、高いスタティックノイズマージンを可能にするとともに、MOSFET530は、SRAMセルに使用することができる。別の例では、MOSFET510及び530がnFETである場合、第1の閾値電圧は高く、第2の閾値電圧は低い。従って、nEETの場合、MOSFET510は、SRAMセルに使用することができ、MOSFET530は、ロジック回路に使用することができる。実施形態によれば、第1及び第2の閾値電圧の前述の差は、MOSFETの1つの界面層へ添加元素を導入することによって達成される。一例において、MOSFET510の界面層516及びMOSFET530の界面層536は、両方とも、Si、O、N例えば、SiON層を含むことができる。さらに、上述されるように、界面層536は、SiONに、Geを含むことができる。界面層にGeが導入された場合、pFETの閾値電圧は高くなり、nFETの閾値電圧は低くなる。次に、図6~15を参照して、複数の閾値電圧を有する半導体装置を製造するための様々な技術が示される。しかしながら、半導体装置は任意の適切なプロセス又はプロセスの組合せを使用して製造することができ、次の記述が限定しない例として提供されることは理解されるべきである。さらに、次の記述で示されたプロセスを任意の適切な製品を製造するために使用でき、上述された半導体装置に限定することを意図しないことは理解されるべきである。まず、図6を参照して、実施形態による半導体装置の製造の第1の例工程が例証される。図6に示されるように、ウェル分離は、シリコン基板602上の活性領域を分離するために行うことができる。実施形態では、ウェル分離は、STIshallowtrenchisolation604のような素子分離領域の形成を含むことができる。一例において、STI604は、基板602上にパッド酸化物及び保護窒化層を堆積することにより形成することができる。開口は、保護窒化層内形成することができる。基板602は、トレンチを形成するためにエッチングすることができる。トレンチは、例えば二酸化ケイ素のような誘電体で埋め込むことができる。その後、保護窒化物及びパッド酸化物の除去によって、平坦化される。図7に示されるように、ハードマスク702は、基板602上に形成することができる。ハードマスク702は、例えば、水がある状態で二酸化ケイ素SiO2へ変換することができるTEOStetraethylorthosilicateの堆積によって形成することができる。しかしながら、ハードマスク702が二酸化ケイ素に追加された他の材料を含むことができ、代替プロセスによって形成できることは理解される。図8には、ハードマスク702のパターニング後の結果が例証されている。ハードマスク702は、フォトリトグラフィ及び希フッ酸DHFの洗浄処理によってエッチング又はパターン化することができる。パターニングは、基板802の第2の活性領域上のハードマスク702のカバーを維持しつつ、基板602の第1の活性領域を露出する。実施形態では、パターニングの後、Ge含有層902は、形成することができ、残ったハードマスク702は、除去することができる。その結果が図9に描かれる。Ge層902は、基板602の第1の活性領域上にSiGeのエピタキシャル成長によって形成することができる。さらに、ハードマスク702は、DHFのエッチングによって除去することができる。図10は、基板602上のSiON界面層の形成結果の後を示す。界面層は、酸化及び/又は窒化によって形成することができる。Ge層902の先の形成により、界面層は、第2の活性領域上のSiONを含む部分1002と第1の活性領域上のSiONにGeを含む部分1004とを含んでいる。ハードマスク1102は、図11に示されるような第2の活性領域の上方の界面層上に形成することができる。ハードマスク1102は、SIN堆積によって形成されたSiN層になりえる。第1の活性領域の上方の界面層の部分1004は、第2の窒化プロセス例えば、プラズマ窒化によるにさらすことができる。図12に例証されるように、第2の窒化処理によって、界面層1002に対して、Geを含む高濃度のNを有する界面層1202が形成される。続いて、図13に示されるように、例えば、熱リン酸によるエッチングによって、ハードマスク1102は除去することができる。図14を参照して、ゲートスタックは、CVDchemicalvapordeposition及び/又はPVDphysicalvapordeposition法によって界面層上に形成することができる。ゲートスタックは、誘電体層1402例えば、高誘電体、メタルゲート層又は第1の導電層1404及び第2の導電層1406を含むことができる。従来のトランジスタ製造プロセスは、図15に示されるようなゲート又はMOSFET1502及び1504を形成するために使用することができる。MOSFET1502及び1504は、p型トランジスタ及び/又はn型トランジスタになりえる。実施形態では、MOSFET1502は、比較的低い窒素濃度を有している界面層1002を含んでいる。MOSFET1604は、比較的高い窒素濃度を有し、Geを含有する界面層1202を含んでいる。界面層1002及び界面層1202の異なりにより、MOSFET1502及び1504は、異なる閾値電圧を有する。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。