シリコンを含む半導体層上に、シリコン窒化物を含むマスク層を形成する工程と、前記マスク層の側壁にサイドウォール膜を形成する工程と、前記マスク層及び前記サイドウォール膜をマスクにして前記半導体層をエッチングし、前記半導体層にゲートトレンチを形成する工程と、前記ゲートトレンチ内に、ゲート絶縁膜を介してゲート電極を埋め込む工程と、前記サイドウォール膜を除去し、前記マスク層をマスクにして前記半導体層にベース領域及びソース領域を形成する工程と、前記半導体層、前記ゲート電極および前記マスク層を覆い、シリコン酸化物を含む層間膜を形成する工程と、前記マスク層を選択的に除去する工程と、前記層間膜をマスクにして、前記半導体層における前記マスク層が除去された部分の下にコンタクトトレンチを形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記マスク層を形成する工程は、前記半導体層の表面上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、を有することを特徴とする請求項1記載の半導体装置の製造方法。前記マスク層を選択的に除去する工程は、前記シリコン窒化膜を除去する工程を含み、前記シリコン窒化膜の除去により、前記シリコン酸化膜と、前記シリコン酸化膜よりも厚い前記層間膜との間に段差が形成されることを特徴とする請求項2記載の半導体装置の製造方法。前記段差を有する状態で前記シリコン酸化膜及び前記層間膜をエッチングして、前記シリコン酸化膜を除去すると共に、前記半導体層における前記シリコン酸化膜が除去された部分の下に前記コンタクトトレンチを形成することを特徴とする請求項3記載の半導体装置の製造方法。前記シリコン窒化膜上に、第2のシリコン酸化膜を形成する工程をさらに備えたことを特徴とする請求項2~4のいずれか1つに記載の半導体装置の製造方法。実施形態によれば、トレンチコンタクト構造をセルフアラインで形成する半導体装置の製造方法を提供する。実施形態によれば、半導体装置の製造方法は、シリコンを含む半導体層上に、シリコン窒化物を含むマスク層を形成する工程を有する。また、半導体装置の製造方法は、前記マスク層の側壁にサイドウォール膜を形成する工程を有する。また、半導体装置の製造方法は、前記マスク層及び前記サイドウォール膜をマスクにして前記半導体層をエッチングし、前記半導体層にゲートトレンチを形成する工程を有する。また、半導体装置の製造方法は、前記ゲートトレンチ内に、ゲート絶縁膜を介してゲート電極を埋め込む工程を有する。また、半導体装置の製造方法は、前記サイドウォール膜を除去し、前記マスク層をマスクにして前記半導体層にベース領域及びソース領域を形成する工程を有する。また、半導体装置の製造方法は、前記半導体層、前記ゲート電極および前記マスク層を覆い、シリコン酸化物を含む層間膜を形成する工程を有する。また、半導体装置の製造方法は、前記マスク層を選択的に除去する工程を有する。また、半導体装置の製造方法は、前記層間膜をマスクにして、前記半導体層における前記マスク層が除去された部分の下にコンタクトトレンチを形成する工程を有する。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、半導体層における厚さ方向の一方の主面側に設けられた第1の主電極と、他方の主面側に設けられた第2の主電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。実施形態の半導体装置は、高速スイッチングと低オン抵抗を要求される例えばDC-DCコンバータにおけるスイッチング素子として用いることができる。以下の実施形態では、半導体装置として、MOSFETMetalOxideSemiconductorFieldEffectTransistorを例に挙げるが、IGBTInsulatedGateBipolarTransistorであってもよい。IGBTの場合、以下に説明するn形のドレイン層12を、p形のコレクタ層に置き換えればよい。また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、例えばSiCを用いてもよい。図1は、実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、n形のドレイン層または基板12と、n-形のドリフト層13と、p形のベース領域14と、n形のソース領域15と、p形のキャリア抜き領域16と、トレンチゲート10とを含む。ドレイン層12及びソース領域15は、ドリフト層13よりもn形不純物濃度が高い。キャリア抜き領域16は、ベース領域14よりもp形不純物濃度が高い。ドレイン層12の裏面には、第1の主電極としてドレイン電極11が設けられている。ドレイン層12とドレイン電極11とはオーミック接触し、ドレイン層12はドレイン電極11と電気的に接続されている。ドリフト層13は、ドレイン層12上に設けられている。ベース領域14は、ドリフト層13中に選択的に設けられている。ソース領域15は、ベース領域14上に設けられている。ソース領域15、ベース領域14及びドリフト層13を含む半導体層には、複数のトレンチゲート10が設けられている。複数のトレンチゲート10は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。トレンチゲート10は、ソース領域15及びベース領域14に隣接している。トレンチゲート10は、トレンチt1と、ゲート絶縁膜19と、ゲート電極18とを有する。トレンチt1の底部は、ドリフト層13内に位置する。トレンチt1の側壁及び底部には、ゲート絶縁膜19が設けられている。トレンチt1内におけるゲート絶縁膜19の内側に、ゲート電極18が設けられている。ゲート電極18は、ゲート絶縁膜19を介在させて、ベース領域14及びソース領域15に対向している。ゲート電極18上には、層間膜17が設けられている。ゲート電極18の一部は、トレンチt1の上方に引き出されて、図示しないゲート配線と接続されている。トレンチゲート10間には、コンタクトトレンチt2が形成されている。コンタクトトレンチt2の側壁は、ソース領域15に隣接している。コンタクトトレンチt2は、ゲートトレンチt1及びソース領域15よりも浅い。ドリフト層13におけるコンタクトトレンチt2の底部よりも下の領域には、ベース領域14よりもp形不純物濃度が高いp形のキャリア抜き領域またはコンタクト領域16が形成されている。キャリア抜き領域16は、ベース領域14に接している。あるいは、キャリア抜き領域16は、ベース領域14に接していなくてもよい。コンタクトトレンチt2内には、第2の主電極としてソース電極21が設けられている。ソース領域15の側面は、コンタクトトレンチt2内のソース電極21にオーミック接触している。また、ソース電極21は、ソース領域15の表面上にも設けられている。ソース領域15の表面も、ソース電極21にオーミック接触している。したがって、ソース領域15は、ソース電極21と電気的に接続されている。また、キャリア抜き領域16は、コンタクトトレンチt2内に設けられたソース電極21とオーミック接触している。ゲート電極18とソース電極21との間には、絶縁材料からなる層間膜17が介在しているため、ゲート電極18とソース電極21とはつながっていない。ドレイン電極11及びソース電極21は金属材料からなる。ゲート電極18は、不純物が添加され導電性を有する半導体例えば多結晶シリコンからなる。あるいは、ゲート電極18として金属を用いてもよい。以上説明した実施形態の半導体装置において、相対的に、ドレイン電極11に高電位、ソース電極21に低電位が印加された状態で、ゲート電極18に所望のゲート電位が印加されると、ベース領域14におけるゲート絶縁膜19との界面付近に反転層nチャネルが形成される。例えば、グランド電位または負電位が印加されるソース電極21の電位に対して正電位がゲート電極18に印加される。ドレイン電極11には、ゲート電位よりも高い正電位が印加される。これにより、ソース領域15、nチャネル、ドリフト層13およびドレイン層12を介して、ソース電極21とドレイン電極11間に電流が流れ、オン状態になる。また、ゲートオフ時にアバランシェブレークダウンが発生すると、正孔電流は、p形のキャリア抜き領域16を介してソース電極21へと流れる。これにより、素子破壊を防止できる。コンタクトトレンチ構造では、半導体層の表面側にソース電極21の一部が埋め込まれた構造となる。このため、アバランシェブレークダウンにより発生したキャリア正孔をすばやくソース電極21へと排出することができ、高い破壊耐量が得られる。次に、図2a~図5cを参照して、実施形態の半導体装置の製造方法について説明する。図2aに示すように、基板ドレイン層12上にドリフト層13を形成する。これらはいずれもシリコン層である。なお、図2b以降の工程断面図においては基板12の図示を省略する。次に、ドリフト層13上に、第1のシリコン酸化膜以下、単にシリコン酸化膜とする31を形成する。さらに、シリコン酸化膜31上に、シリコン窒化膜32を形成する。さらに、シリコン窒化膜32上に、第2のシリコン酸化膜以下、単にシリコン酸化膜とする33を形成する。次に、例えば図示しないマスクを用いたRIEReactiveIonEtching法で、シリコン酸化膜33、シリコン窒化膜32およびシリコン酸化膜31を選択的にエッチングする。これにより、図2bに示すように、シリコン酸化膜31、シリコン窒化膜32およびシリコン酸化膜33の積層構造からなるマスク層30が、ドリフト層13上に形成される。マスク層30は、例えば紙面奥行き方向に延在するフィン状に形成されている。次に、マスク層30の上面及び側壁を覆うように、図2cに示すサイドウォール膜35をドリフト層13上に形成する。サイドウォール膜35は、例えばシリコン酸化膜である。次に、例えばRIE法で、サイドウォール膜35をエッチングする。これにより、図3aに示すように、マスク層30の側壁にのみサイドウォール膜35が残される。次に、マスク層30及びその両側の側壁に形成されたサイドウォール膜35をマスクにして、ドリフト層13を例えばRIE法でエッチングする。これにより、ドリフト層13にゲートトレンチt1が形成される。ゲートトレンチt1は、ドリフト層13におけるサイドウォール膜35間で露出していた表面の下に形成される。ゲートトレンチt1を形成したRIEの後、ゲートトレンチt1内に残った反応生成物除去のために、ウェットエッチングが行われる。このウェットエッチング時の条件は、シリコン窒化膜32をエッチングしてしまう。そこで、本実施形態では、シリコン窒化膜32上にシリコン酸化膜33を設けて、上記ウェットエッチングからシリコン窒化膜32を保護している。さらに、その後、RIEによるダメージ部の除去と、トレンチ底部の形状改善トレンチ底部をまるくするために、等方的なエッチングであるCDEChemicalDryEtchingが行われ、図3bに示す状態となる。このCDE時の条件では、シリコンとシリコン窒化物とのエッチング選択比が低いため、シリコン窒化膜32もエッチングされていしまう。しかし、本実施形態ではシリコン窒化膜32上に設けたシリコン酸化膜33が、上記CDE時にシリコン窒化膜32を保護する。なお、上記ウェットエッチングやCDEのとき、シリコン窒化膜32がエッチングされない、もしくはエッチング量が少ない条件であれば、シリコン窒化膜32上に設けるシリコン酸化膜33は省略することが可能である。あるいは、上記ウェットエッチング及びCDEのときのシリコン窒化膜32の消費量を計算に入れて、シリコン窒化膜32の膜厚等の条件を制御すれば、シリコン酸化膜33の省略は可能である。ゲートトレンチt1を形成した後、サイドウォール膜35を、例えばウェットエッチングで除去する。サイドウォール膜35はシリコン酸化膜であり、その除去時、シリコン酸化膜33も除去される。次に、ゲートトレンチt1の内壁も含むドリフト層13における露出している表面を酸化する。これにより、図3cに示すように、ゲートトレンチt1の内壁にゲート絶縁膜シリコン酸化膜19が形成される。また、サイドウォール膜35が除去されて露出したドリフト層13の上面にもゲート絶縁膜19が形成される。次に、ゲートトレンチt1内を埋め込むように例えば多結晶シリコン等の電極材を堆積させた後、その電極材をエッチバックする。電極材には不純物が添加され、導電性が付与される。これにより、図4aに示すように、ゲートトレンチt1内にゲート絶縁膜19を介してゲート電極18が埋め込まれたトレンチゲート10が形成される。次に、ドリフト層13の上面に形成されたゲート絶縁膜19を、例えばRIE法で除去する。これにより、ゲートトレンチt1の開口端の周辺のドリフト層13の表面が露出される。そして、その露出した表面にp形不純物を注入して、図4bに示すベース領域14を形成し、さらにn形不純物を注入して、ベース領域14の上にソース領域15を形成する。このイオン注入時、マスク層30がマスクとなり、ベース領域14及びソース領域15は、ゲートトレンチ10に隣接する領域にセルフアラインで形成される。次に、図4cに示すように、全面に層間膜17を堆積する。層間膜17は、例えばCVDchemicalvapordeposition法で形成されるシリコン酸化膜である。層間膜17は、ゲートトレンチt1におけるゲート電極18上の上部に充填され、且つマスク層30の側壁を覆う。層間膜17を堆積後、層間膜17はエッチバックされ、マスク層30におけるシリコン窒化膜32の上面が露出される。次に、シリコン窒化膜32を、例えばCDE法で除去する。マスク層30におけるシリコン窒化膜32のみが選択的に除去される。シリコン窒化膜32の除去により、図5aに示すように、層間膜17におけるシリコン酸化膜31上の部分に開口17aが形成される。すなわち、シリコン酸化膜31と、それよりも厚い層間膜17との間に段差が形成される。そして、シリコン酸化膜31と、同じくシリコン酸化膜である層間膜17とを、例えばRIE法でエッチバックする。これにより、シリコン酸化膜31及び層間膜17は共に膜厚方向に消費され、相対的に薄いシリコン酸化膜31が除去される図5b。シリコン酸化膜31の除去により、その下のシリコン層表面が露出する。そして、残った層間膜17をマスクにして、例えばRIE法でシリコン層をエッチングする。これにより、図5cに示すように、トレンチゲート10間におけるソース領域15に隣接する部分に、コンタクトトレンチt2が形成される。コンタクトトレンチt2を形成する前、ソース領域15の上面のほとんど、およびゲート電極18は層間膜17で覆われている。すなわち、セル領域においてシリコンが露出しているのは、ソース領域15に隣接する領域の表面である。したがって、リソグラフィによるパターニングで新たにマスクを形成することなく、セルフアラインでシリコンを選択的にエッチングしてコンタクトトレンチt2を形成することができる。コンタクトトレンチt2は、トレンチゲート10間のソース領域15とソース領域15との間にセルフアラインで位置精度良く形成される。その後、ドリフト層13におけるコンタクトトレンチt2の底部に露出する領域に、p形不純物がイオン注入法で注入され、図1に示すp形のキャリア抜き領域16が形成される。さらに、ソース電極21、ドレイン電極11が形成される。以上説明した実施形態によれば、トレンチゲート10、ソース領域15、ベース領域14およびコンタクトトレンチt2を含むセル領域を形成するにあたって、リソグラフィによるパターニング工程は、図2bに示すマスク層30を形成するときだけである。リソグラフィの回数を減らせることで、コスト低減を図れる。また、リソグラフィにおける光学的位置合わせ余裕に制約されることなく、狭いトレンチゲート10間にセルフアラインでソース領域15、ベース領域14及びコンタクトトレンチt2を位置精度よく形成することができる。トレンチゲート10間ピッチ、すなわちセルピッチを狭くすることで、単位面積当たりに流せる電流値を高めることができ、低オン抵抗且つ低コストのデバイスを実現できる。前述した実施形態において、マスク層30における最下層はシリコン酸化膜31であり、シリコン窒化膜32がドリフト層13のシリコン表面と接していない。これにより、シリコン窒化膜32によるシリコンの汚染等を回避することができる。なお、マスク層としては、下層のシリコン酸化膜を設けずに、図6aに示すように、ドリフト層13上に直接シリコン窒化膜32を設けてもよい。最下層にシリコン酸化膜を形成しない分、コスト低減を図れる。この場合も、前述した実施形態と同様に工程が進められ、図6bに至る。図6bは、前述した図4bに対応する。そして、図6cに示すように層間膜17を形成した後、シリコン窒化膜32を除去することで、図5bの状態となる。そして、層間膜17をマスクにして、露出しているシリコンをエッチングすることで、コンタクトトレンチt2がセルフアラインで形成される。あるいは、シリコン窒化膜32に代えて、例えば多結晶シリコンなどの半導体膜を用いることも可能である。多結晶シリコンは、半導体プロセスにおいて多用されている材料であり、既存の設備及び条件を使って、低コストにプロセスを進めることが可能となる。また、サイドウォール膜35として、シリコン酸化膜以外に、シリコン窒化膜を使ってもよい。サイドウォール膜35は、例えばウェットエッチングにより除去される。このとき、サイドウォール膜35がシリコン窒化膜であると、マスク層30のシリコン窒化膜32も除去されてしまう可能性がある。したがって、プロセスの安定性の点からは、サイドウォール膜35としてシリコン酸化膜を用いるのが好ましい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。