少なくとも1つのデータライン28において、マスターMAへのシリアルビット毎伝送の目的で、少なくとも1つのセンサ12によって検出される測定値14のデータビットDBを提供する少なくとも1つのスレーブであって、前記マスターMAは、少なくとも1つのクロックライン26、60、62を提供され、いくつかのクロックサイクルZCLK、ZCLK、ZCLK-を含む、クロックバースト20、20、20-の手段により、前記スレーブSLからの測定値14を要求し、その数nは、伝送されるデータビットDBの数nと一致する、少なくとも1つのスレーブSLからのシリアルデータ伝送のための測定値送信装置であって、前記クロックバースト20、20、20-の前記クロックサイクルZCLK、ZCLK、ZCLK-は、パルス幅TLow、TLow、TLow-の、1つのクロックサイクルZCLK、ZCLK、ZCLK-の継続時間TCLK、TCLK、TCLK-に対する比に対応する特定のデューティサイクルTLow/TCLK、TLow/TCLK、TLow-/TCLK-を有し、前記マスターMAは、コンパレータ32、70を備え、前記マスターMAは、前記少なくとも1つのクロックライン26、60、62の上に出力された前記クロックバースト20、20、20-を読み戻し、コンパレータ32、70において、前記サイクルが、高い方の閾値34を上回るか、および/または、低い方の閾値36を下回るか、どうか判断するために、前記デューティサイクルTLow/TCLK、TLow/TCLK、TLow-/TCLK-をチェックすることを特徴とする測定値送信装置。少なくとも1つのデータライン28において、マスターMAへのシリアルビット毎伝送の目的で、少なくとも1つのセンサ12によって検出される測定値14のデータビットDBを提供する少なくとも1つのスレーブであって、前記マスターMAは、少なくとも1つのクロックライン26、60、62を提供され、いくつかのクロックサイクルZCLK、ZCLK、ZCLK-を含む、クロックバースト20、20、20-の手段により、前記スレーブSLからの測定値14を要求し、その数nは、伝送されるデータビットDBの数nと一致する、少なくとも1つのスレーブSLからのシリアルデータ伝送のための測定値送信装置であって、前記クロックバースト20、20、20-の前記クロックサイクルZCLK、ZCLK、ZCLK-は、パルス幅TLow、TLow、TLow-の、1つのクロックサイクルZCLK、ZCLK、ZCLK-の継続時間TCLK、TCLK、TCLK-に対する比に対応する特定のデューティサイクルTLow/TCLK、TLow/TCLK、TLow-/TCLK-を有し、前記スレーブSLは、コンパレータ42、72を備え、コンパレータ42、72において、前記サイクルが、高い方の閾値44を上回るか、および/または、低い方の閾値46を下回るか、どうか判断するために、前記デューティサイクルTLow/TCLK、TLow/TCLK、TLow-/TCLK-をチェックすることを特徴とする測定値送信装置。少なくとも1つのデータライン28において、マスターMAへのシリアルビット毎伝送の目的で、少なくとも1つのセンサ12によって検出される測定値14のデータビットDBを提供する少なくとも1つのスレーブであって、前記マスターMAは、少なくとも1つのクロックライン26、60、62を提供され、いくつかのクロックサイクルZCLK、ZCLK、ZCLK-を含む、クロックバースト20、20、20-の手段により、前記スレーブSLからの測定値14を要求し、その数nは、伝送されるデータビットDBの数nと一致する、少なくとも1つのスレーブSLからのシリアルデータ伝送のための測定値送信装置であって、前記クロックバースト20、20、20-の前記クロックサイクルZCLK、ZCLK、ZCLK-は、パルス幅TLow、TLow、TLow-の、1つのクロックサイクルZCLK、ZCLK、ZCLK-の継続時間TCLK、TCLK、TCLK-に対する比に対応する特定のデューティサイクルTLow/TCLK、TLow/TCLK、TLow-/TCLK-を有し、前記マスターMAは、コンパレータ32、70を備え、前記マスターMAは、前記少なくとも1つのクロックライン26、60、62の上に出力された前記クロックバースト20、20、20-を読み戻し、コンパレータ32、70において、前記サイクルが、高い方の閾値34を上回るか、および/または、低い方の閾値36を下回るか、どうか判断するために、前記デューティサイクルTLow/TCLK、TLow/TCLK、TLow-/TCLK-をチェックし、前記スレーブSLは、コンパレータ42、72を備え、コンパレータ42、72において、前記サイクルが、高い方の閾値44を上回るか、および/または、低い方の閾値46を下回るか、どうか判断するために、前記デューティサイクルTLow/TCLK、TLow/TCLK、TLow-/TCLK-をチェックすることを特徴とする測定値送信装置。2つのクロックライン60、62が、提供され、該2つのクロックラインを介して、前記第1および第2のクロックバースト20、20-は、非反転および反転クロックバースト20、20-により、差動クロックバースト20、20-として伝送され、前記マスターMAに含まれる前記コンパレータ32、70は、前記サイクルが、前記高い方の閾値34を上回るか、および/または、前記低い方の閾値36を下回るか、どうか判断するために、非反転および/または反転クロックバースト20、20-の前記クロックサイクルZCLK、ZCLK-の前記対応するデューティサイクルTLow/TCLK、TLow-、TCLK-をチェックすることを特徴とする、請求項1または3に記載の測定値送信装置。2つのクロックライン60、62が、提供され、該2つのクロックラインを介して、前記第1および第2のクロックバースト20、20-は、非反転および反転クロックバースト20、20-により、差動クロックバースト20、20-として伝送され、前記スレーブSLに含まれるコンパレータ42、72が、前記サイクルが、前記高い方の閾値44を上回るか、および/または、前記低い方の閾値46を下回るか、どうか判断するために、非反転および/または反転クロックバースト20、20-の前記クロックサイクルZCLK、ZCLK-の前記デューティサイクルTLow/TCLK、TLow-、TCLK-をチェックすることを特徴とする、請求項2または3に記載の測定値送信装置。前記マスターMAは、確定したエラーの場合前記クロックバースト20、20、20-の出力の反復を起こすクロック反復機構38を含むことを特徴とする、請求項1、3または4に記載の測定値送信装置。前記マスターMAは、確定したエラーの場合前記受信したデータ信号DATを、無効であると評価するデータ信号リリース40を含むことを特徴とする、請求項1または3に記載の測定値送信装置。前記スレーブSLは、エラーが発生したときに、前記マスターMAへのシリアル伝送のためにエラーデータビットシーケンスを提供するエラー信号生成器50を含むことを特徴とする、請求項2、3または5に記載の測定値送信装置。前記スレーブSLは、前記データビットDBに依存し、所定のCRC生成多項式54が、前記マスターMAへの伝送の前に、前記データビットDAに追加されるCRCチェックビットmCRCを決定するCRC生成器52を含むことを特徴とする、請求項1、2または3に記載の測定値送信装置。16のCRCチェックビットmCRCが提供されることを特徴とする、請求項9に記載の測定値送信装置。x16x14x11x5x21、または、x16x15x12x7x6x4x31、または、x16x14x12x11x9x8x7x4x1、に対応する多項式0xA412または0xC86Cまたは0xADC9が、CRC生成多項式54として、提供されることを特徴とする、請求項9に記載の測定値送信装置。前記マスターMAが、前記CRC生成多項式54、受信された前記データビットDA、および、前記CRCチェックビットmCRCに依存して、CRCチェックを実行するCRCチェック機構を含むことを特徴とする、請求項9に記載の測定値送信装置。磁歪位置または速度センサが、センサ12として提供されることを特徴とする、請求項1、2または3に記載の測定値送信装置。図1は、マスターMAと少なくとも1つのスレーブSLを含む測定値送信装置10を示す。センサ12によって検出される測定値14は、アナログ形式、あるいは、すでにディジタル化されたもののいずれかで、センサ12によって提供される。測定値14がアナログ信号として供給される場合、アナログ-ディジタル変換器16が、提供される。それは、センサ12に、またはスレーブSLに配置される。測定値14は、データ提供機構18に格納され、後のデータ伝送のために利用可能となる。測定値伝送は、クロック信号CLKの手段によって、マスターMAにより制御される。最初に、マスターMAは、クロック信号CLKの手段によって、スレーブSLにより提供される測定値14のデータビットDBを要求する。クロック信号CLKは、より詳細に、図2および3において示される。データ要求の目的で、マスターMAは、それぞれのスレーブSLに、クロック信号CLKの範囲内でクロックバースト20を送る。このクロック信号は、特定のクロック継続時間TCLKを有するクロックサイクルZCLKの所定数を含む。このクロックサイクルZCLKの数は、スレーブSLに知られている。クロック継続時間TCLKの中のデューティサイクルTLow/TCLKは、たとえば、クロック継続時間TCLKに関して、Lレベルの期間TLowを示しており、あらかじめ固定的に決められており、たとえば、50に固定されている。図2は、2つのクロックバースト20を含むクロック信号CLKの間隔を示す。しかるに、図3は、クロックバースト20の間に、生起する信号を詳細に示す。図2において、クロックバースト20のクロックサイクルZCLKの所定数は、クロックバースト20の間の多数のクロックサイクルZCLKのために、きつく圧縮された方法で示すことができるだけである。磁歪位置センサまたは速度センサが、センサ12として提供され、このセンサは、たとえば、前述した独国特許明細書DE102004025388B4においてすでに記述されており、ここに参照するものである。そのようなセンサ12は、たとえば、16ビット~48ビットのデータビット幅を有する高解像度の測定値14を提供することができる。この測定値14は、位置、その位置から決定することができる速度を表すことができる。データビットDBの数は、nより下のものが指定される。根底にある同期シリアルデータ伝送において、nデータビットDBの伝送に対して、n1クロックサイクルZCLKを仮定する。クロック信号CLKは、たとえば、アイドル状態において、ハイレベルHにある。データ信号DATの伝送が、クロックバースト20の間に起こり、データビットDBは、データ信号DATの範囲内で、スレーブSLからマスターMAに、ビット毎にシリアルに伝送される。例えば、このケースにおいても、アイドル状態において、信号DATデータのハイレベルHが、また、仮定される。クロックバースト20の初めにおけるクロック信号CLKの第1の立下りエッジは、データ提供機構18が、現在、センサ12によって提供されており、アナログ-ディジタル変換器16で選択的にディジタル化される測定値14を格納し、このデータ提供機構が、この測定値を、つぎの測定値伝送に対して、準備ができた状態にしておくことを確実にする。タイマー22は、データ提供機構18を制御するために提供され、このタイマーは、クロック信号CLKの第1の立下りエッジで起動される。タイマー22のスイッチ信号24の発生は、ディジタル的に提供された測定値14を並列に受信し、測定値14のデータビットDBを格納するために、データ提供機構18を起動させる。センサ12による個々の測定値14の供給レートは、スレーブSLにおける信号処理から実質的に逸脱し得る。このレートは、クロック継続時間TCLKより、遅くも、速くも、なることがあり得る。それは、現在、利用できる測定値14は、クロックエッジ、例えば、第1の立下りクロックエッジで、データ提供機構18に格納されることに関連するだけである。データ提供機構18は、クロック信号CLKの第1の立上りクロックエッジで第1のデータビットDBを提供する。これは、好適には、最上位ビットMostSignificantBit-MSBに関する。次のデータビットDBは、各々の更なる立上りクロックエッジで提供される。最下位ビットLeastSignificantBit-LSBは、クロックサイクルn1の最後から2番目の立上りクロックエッジで提供され、マスターに伝送される。待機信号Tm_Wが、クロックバースト20の最後のクロックエッジで、提供され、その間、データ信号DATは、所定のレベルであると仮定する。これは、図示した実施例において低レベルのものである。マスターMAは、待ち時間Tm_Wに基づいて、スレーブSLのブロック状態を認識し、次のクロックバースト20を送り出す前に、それに応じて待機する。したがって、待ち時間Tm_Wは、ブロッキング時間と呼ぶこともありえる。待ち時間Tm_Wは、スレーブSLが、新しい測定値14のデータビットDBの更なる伝送の準備がまだできていないことをマスターMAに信号伝達する。測定値伝送の短いブロッキングは、定義済み測定値14のデータビットDBを、クロックバースト20の初めにスレーブSLに格納することができることを確実にする。マスターMAは、待ち時間Tm_Wの満了の後、最初の新しいクロックバースト20の手段により、新しい測定値14のデータビットDBを要求する。クロックバーストからクロックバースト20への時間は、問合せ時間TAとして、図2に入っている。周期的あるいは準周期的なデータ伝送がマスターMAによって引き起こされるならば、問合せ時間TAは、また、クロックバースト継続時間に指定することもできる。マスターMAは、次のクロックバースト20を出力することによって、スレーブSLから新しい測定値14のデータビットDBの伝送を要求する。動作モードに基づいて、測定値送信装置10において伝送データは、同期シリアルデータ伝送として、または同期式シリアルインタフェースSSIとして知られている。それは、SSI法を使うすべてのマスターMAとスレーブSLを接続することができるように、確立される。クロック信号CLKは、マスターMAからスレーブSLにクロックライン26で伝送されるが、機能原則に基づいて、適切なデータ伝送にとって非常に重要である。スレーブにおいて予期されたn数のクロックサイクルZCLKが起こらないならば、または、クロックサイクルZCLKが予期されたよりも多く認識されるならば、データライン28の上で伝送されるデータ信号DATは、マスターMAにおいて正しく解釈されず、誤った測定値伝送がある。マスターMAにおいてクロックジェネレータ30で生成されるクロック信号CLKが読み戻されて、マスターMA自体によって評価されることが、本願発明の第1の実施形態にしたがって提供される。読み戻しは、マスターMAが、再びクロック信号CLKを読み取ることを意味する。それはそのクロックジェネレータ30で発生され、クロックライン26から戻りフィードライン31を通してクロックライン26の上で提供されたものであり、その信号自体を評価する。クロック信号CLKは、戻りフィードライン31を通して、マスターMAに配置された第1のコンパレータ32に供給される。第1のコンパレータ32は、上のおよび/または下の閾値34、36と比較して、デューティサイクルTLow/TCLKを評価する。少なくとも1つの閾値34、36は、たとえば、たとえば10のデューティサイクルTLow/TCLKを少しでも上回るもの、たとえば、クロック繰り返し機構38と、データ信号リリース40に提供される第1のエラー信号F1に至る値を下回るもの、のような方法で決定される。図4aは、正しいデューティサイクルをTLow/TCLKを仮定する。図4bは、誤ったデューティサイクルTLowf1/TCLKを示し、ここで、パルス幅TLowf1は、短かすぎ、誤りであり、したがって、低い閾値36を下回る。一方、図4cは、長過ぎて、上の閾値34を上回るパルス幅TLowf2のケースを示す。第1のエラー信号F1は、たとえば、エラーに影響を受けるクロックバースト20の新たな出力のためにクロック繰り返し機構38を起動させる。第1のエラー信号F1は、好適には、同時に、ブロック信号として動作する。これは、クロックバースト20の中で受信され、誤りであると認識されたデータ信号DATは、拒絶されるか、受信されたデータビットDBの出力は、ブロックされる点において、データ信号リリース40をブロックする。自身のクロック信号CLKの読み戻し、および、読み戻しクロックバースト20のクロックサイクルZCLKのデューティサイクルTLow/TCLKの、コンパレータ32における、上のおよび/または下の閾値34、36との比較は、測定値伝送における高セキュリティに至る。第2のコンパレータ42は、スレーブSLにおいて提供され、このコンパレータは、また、クロック信号CLKのクロックバースト20のクロックサイクルZCLKのデューティサイクルTLow/TCLKを、上の、および/または、下の閾値44、46と比較することが、本願発明の第2の実施形態にしたがって提供される。少なくとも1つの閾値44、46は、マスターMAで提供される閾値34、36と同一でありえる。スレーブSLの少なくとも1つの閾値44、46は、また、マスターMAの少なくとも1つの閾値34、36から外れることもできる。マスターMAで提供される少なくとも1つの閾値34、36は、マスター関連の閾値34、36として指定することができ、スレーブSLで提供される少なくとも1つの閾値44、46は、スレーブ関連の閾値44、46に指定することができる。デューティサイクルTLow/TCLKが閾値44、46を上回るか、または、下回る場合には、第2のコンパレータは、第2のエラー信号F2を出す。第2のエラー信号F2は、たとえば、データ信号調整システム48と、選択的にエラー信号発生器50とに利用可能となる。異なるエラーとそれらの認識は、図4bおよび4cに関してすでに説明されたものに対応する。第2のエラー信号F2は、一旦エラーが認識されたクロックバースト21において、残りのデータビットDBの出力を抑えるために、データ信号調整システム48を起動する。上および/または下の閾値44、46との比較によるスレーブSLの第2のコンパレータ42でのデューティサイクルTLow/TCLKの評価は、また、測定値の伝送において、高セキュリティを確実にする。本願発明にしたがう2つの実施形態の組合せは、第1のコンパレータ32がマスターMAに提供され、第2のコンパレータ42がスレーブSLに提供される場合に、特に適切である。このように、測定値の伝送において更なるセキュリティ強加を達成する。1つの実施形態は、すでに最初に記述された既知のCRC法の使用を提供する。CRC生成器52は、スレーブSLにおいて、この目的のために提供され、どの生成器は、シリアルに利用可能なデータビットDBを、所定のCRC生成器多項式54によって分割される多項式としてみなす。除算の得られた剰余は、CRCチェックビットとしてデータビットDBに追加され、CRCチェックビットの数mmCRCが提供される。図3は、CRCチェックビットmCRCは、データビットDBのLSBに追加されることを示す。マスターMAは、スレーブSLのCRC生成器52として同一のCRC生成器多項式54で提供されるCRCチェック機構56を含む。CRC生成器多項式54による同一の除算が、CRCチェック機構56で、すべての受信ビット、すなわち、データビットDBとCRCチェックビットmCRCを用いて実行される。剰余のない値ゼロが、除算において送信されたCRCチェックビットmCRCを含めた結果としての値の正しい伝送において得られなければならない。全てのビットシーケンスは、唯一、この場合、正しく送られた。これは、特に、データビットDBが、正しくマスターMAに送られたという結果に至る。この場合にのみ、CRCチェック機構56は、リリース信号58を提供し、これは、データ信号リリース40に、データビットDBは有効であり、更なる処理のためにリリースすることができるという信号を送る。多項式0xA412または0x86Cまたは0xADC9は、好適には、CRC生成多項式54として提供され、それは、x16x14x11x5x21、または、x16x15x12x7x6x4x31、または、x16x14x12x11x9x8x7x4x1、に対応する。好適には、16のCRCチェックビットmCRCが、データビットDBに追加される。セキュリティの更なる増強は、図1で示すクロックライン26を2つのクロックライン60、62に分割し、その上で、差動クロック信号CLK、CLK-が送られるような方法で、達成される。実施形態が、図5に示される。マスターMAは、バスドライバ64を含み、それは非逆出力66と逆出力68を備え、第1のクロック信号CLKは、第1のクロックバースト20で、非逆出力66の上に出力されるものであり、第2のクロック信号62は、第2のクロックバースト20-で、逆出力68の上に出力されるものである。2つの差動クロック信号CLK、CLK-のうちの少なくとも1つ、あるいは、好適には、両方の信号CLK、CLK-は、この実施形態においても、マスターMAによって読み戻される。少なくとも1つの差動クロック信号CLK、CLKーのクロックバースト20、20-のクロックサイクルZCLK、ZCLK-のデューティサイクルTLow/TCLK、TLow-/TCLK-は、第3のコンパレータ70で、少なくとも1つの閾値34、36と比較される。この読み戻しは、また、この場合、マスターMAによってクロックライン60、62の上で提供されるクロック信号CLK、CLK-の少なくとも1つは、少なくとも1つの戻りフィードライン31、31ーを介して、直ちに、再び読まれ、第3のコンパレータ70に供給されることを意味する。上および下の閾値34、36は、この場合、好適には、また、少なくとも1つの差動クロック信号CLKCLK-のデューティサイクルTLow/TCLK、TLow-/TCLK-で提供され、好適には、両方の差動クロック信号CLK、CLK-が、比較される。閾値を上回るか、または、値が閾値を下回る場合には、第3のエラー信号F3が提供され、それは、クロック繰り返し機構38に再び利用可能となる、クロック繰り返し機構は、クロックバースト20、20-の新たな出力のためにクロックジェネレータ34を起動する。マスターMAでの更なる信号処理が、図1に示された本願発明にしたがう測定値送信装置10の本願実施形態にしたがって実現することができる。従って、少なくとも1つの差動クロック信号CLK、CLKーのクロックバースト20、20ーのクロックサイクルZCLK、ZCLK-のデューティサイクルTLow/TCLK、TLow-/TCLK-は、第4のコンパレータ72におけるスレーブSLで、本願発明にしたがう測定値送信装置10の第2の実施形態にしたがう少なくとも1つの閾値44、46と、再び比較されることができ、それは、エラーの場合に、第4のエラー信号F4を提供する。スレーブSLの更なる信号処理は、図1に図示される本願発明にしたがう測定値送信装置10の実施形態によって起こることがありえる。2つの差動クロック信号CLK、CLKーのクロックバースト20、20-の部分が、図6aおよび6bに示される。デューティサイクルTLow/TCLK、TLow-/TCLK-のフォーメーションに対する低レベルが、この場合において、例として、再び使われる。さらにまた、第2の差動クロック信号CLK-の逆アイドルレベルであっても、低レベルのTLow-を参照する。図6cにしたがう図示された実施形態において、少なくとも1つの誤ったデューティサイクルTLowf/TCLKが、第1のクロックバースト20において、第1の差動クロック信号CLKだけにおいて、起こった。それは、たとえば、マスターMAにおいて、および/または、スレーブSLにおいて、低い方の閾値36、46の下になった。図6dにしたがう例題によって、第2の差動クロック信号CLK-の第2のクロックバースト20-のクロックサイクルZCLK-のパルス幅TLow-、および、したがって、デューティサイクルTLow-/TCLK-は、第2のクロックバースト20-の間に、エラーがないままであったことを仮定する。この場合、閾値34、36、44、46は、いずれも越えられなかった、あるいは、この閾値より下にはならなかったけれども、第3や第4のエラー信号F3、F4は、第3または第4のコンパレータ70、72によって、この場合には、まだ、提供される。第1の差動クロック信号CLKの第1のクロックバースト20の少なくとも1つのクロックサイクルZCLKのデューティサイクルTLowf/TCLKが、誤りであると認識されたからである。