"基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備え、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される固体撮像装置。前記所定の画素内トランジスタは、増幅トランジスタである請求項1に記載の固体撮像装置。前記コンタクトは、前記所定の画素内トランジスタのゲート電極のみに接続される請求項1に記載の固体撮像装置。前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接している請求項3に記載の固体撮像装置。前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接している請求項1に記載の固体撮像装置。前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一である請求項1に記載の固体撮像装置。複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の1辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の1辺の長さに等しい略楕円形である請求項1に記載の固体撮像装置。複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される請求項1に記載の固体撮像装置。前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる請求項8に記載の固体撮像装置。前記ダミーコンタクトは、金属配線に接続されている請求項8に記載の固体撮像装置。前記金属配線には、0または負のバイアスが印加される請求項10に記載の固体撮像装置。前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される請求項8に記載の固体撮像装置。基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップを含む固体撮像装置の製造方法。基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備え、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される固体撮像装置。前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる請求項14に記載の固体撮像装置。前記ダミーコンタクトは、金属配線に接続されている請求項14に記載の固体撮像装置。前記金属配線には、0または負のバイアスが印加される請求項16に記載の固体撮像装置。前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される請求項14に記載の固体撮像装置。基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを含む固体撮像装置の製造方法。しかしながら、特許文献2の光電変換装置においては、シェアードコンタクトのコンタクトレイアウトは大きくなるものの、シェアードコンタクト下にサイドウォールが形成されているため、十分に水素供給を促進することができなかった。また、シェアードコンタクトを用いる場合、一般的に、コンタクトホール下の一部に絶縁膜として窒化膜が用いられるが、例えば、特許文献3に開示されているように、窒化膜は水素を通さない性質を有するので、窒化膜中の水素の拡散係数は低くなってしまう。一方、特許文献3の製造方法によれば、水素供給を促進することができるが、コンタクト領域以外の窒化膜を除去する必要があり、工数が増えてしまう。このように、固体撮像装置において、効率的に水素供給を促進させる構成については知られていなかった。本技術は、このような状況に鑑みてなされたものであり、ランダムノイズを低減することができるようにするものである。本技術の第1の側面の固体撮像装置は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備え、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される。前記所定の画素内トランジスタは、増幅トランジスタとすることができる。前記コンタクトは、前記所定の画素内トランジスタのゲート電極のみに接続されるようにすることができる。前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接しているようにすることができる。前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接しているようにすることができる。前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一であるようにすることができる。複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極に接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の1辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の1辺の長さに等しい略楕円形であるようにすることができる。複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成されるようにすることができる。前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられるようにすることができる。前記ダミーコンタクトは、金属配線に接続されているようにすることができる。前記金属配線には、0または負のバイアスが印加されるようにすることができる。前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成されるようにすることができる。本技術の第1の側面の固体撮像装置の製造方法は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップを含む。本技術の第2の側面の固体撮像装置は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備え、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される。前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられるようにすることができる。前記ダミーコンタクトは、金属配線に接続されているようにすることができる。前記金属配線には、0または負のバイアスが印加されるようにすることができる。前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成されるようにすることができる。本技術の第2の側面の固体撮像装置の製造方法は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを含む。本技術の第1の側面においては、複数の画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの基板に平行な面の形状は、略長方形または略楕円形に形成される。本技術の第2の側面においては、複数の画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される。本技術の第1および第2の側面によれば、ランダムノイズを低減することが可能となる。以下、本技術の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。1.CMOSイメージセンサの構成例2.第1の実施の形態3.第2の実施の形態4.第3の実施の形態5.第4の実施の形態6.第5の実施の形態7.CMOSイメージセンサの製造工程<1.CMOSイメージセンサの構成例>図1は、本技術を適用した固体撮像装置としてのCMOSComplementaryMetalOxideSemiconductorイメージセンサの構成例を示す平面図である。図1のCMOSイメージセンサは、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子光電変換部と複数の画素内トランジスタを有する単位画素が行列状に2次元配列された画素アレイを備えている。図1のCMOSイメージセンサにおいて、単位画素以下、単に、画素ともいうは、PDPhotoDiode21、転送トランジスタ22、FDFloatingDiffusion23、リセットトランジスタ24、増幅トランジスタ25、選択トランジスタ26、および垂直信号線27から構成される。ここで、単位画素は、転送トランジスタ22、リセットトランジスタ24、増幅トランジスタ25、および選択トランジスタ26の4つのトランジスタ以下、画素内トランジスタともいうを備える構成としたが、3つの画素内トランジスタを備える構成としてもよいし、また、FD23や画素内トランジスタを、複数のPD21で共有する構成としてもよい。なお、図1における転送トランジスタ22、リセットトランジスタ24、増幅トランジスタ25、および選択トランジスタ26画素内トランジスタは、実際には、ポリシリコンからなる、それぞれの画素内トランジスタのゲート電極を示しているが、必要に応じて、画素内トランジスタ自体を示すこととする。PD21は、被写体からの光を受光し、電荷を蓄積する。PD21に蓄積された電荷は、PD21に接続されている転送トランジスタ22に転送パルス電圧が印加されると、転送トランジスタ22を介してFD23に転送されて電圧に変換される。また、垂直信号線27に接続されている選択トランジスタ26に選択パルス電圧が印加されると、FD23の電圧が信号レベルとして、増幅トランジスタ25、選択トランジスタ26、および垂直信号線27を介して読み出される。さらに、その後、選択パルスが印加されたままの状態で、リセットトランジスタ24にリセットパルス電圧が印加されると、FD23の電圧が所定電圧にリセットされる。そして、リセット後のFD23の電圧がリセットレベルとして、増幅トランジスタ25から垂直信号線を介して読み出される。また、図1の単位画素には、画素内トランジスタの電極に電圧を印加するためのコンタクトC1乃至C6が設けられている。具体的には、コンタクトC1は、転送トランジスタ21のゲート電極に接続され、コンタクトC2は、リセットトランジスタ24のゲート電極に接続されている。また、コンタクトC3は、増幅トランジスタ25のドレイン電極に接続され、コンタクトC4は、増幅トランジスタ25のゲート電極に接続されている。なお、コンタクトC3は、増幅トランジスタ25のドレイン電極と電源VDDとを接続している。そして、コンタクトC5は、選択トランジスタ26のゲート電極に接続され、コンタクトC6は、選択トランジスタ26のソース電極に接続されている。なお、コンタクトC6は、選択トランジスタ26のソース電極と垂直信号線27とを接続している。ここで、図1の単位画素において、画素内トランジスタ転送トランジスタ22、リセットトランジスタ24、増幅トランジスタ25、および選択トランジスタ26に接続されるコンタクトについて、その断面基板に対して平行な面の形状は、略長方形または略楕円形に形成されているものとする。図1においては、コンタクトC3およびコンタクトC4の断面の形状が、略長方形または略楕円形に形成されている。なお、他のコンタクトコンタクトC1,C2,C4,C5の断面の形状は、正方形に形成されている。なお、コンタクトC1乃至C6は、いずれも画素内トランジスタの電極のみに接続されるものであり、いわゆるシェアードコンタクトのように、電極と拡散層例えばFD23等の両方に接続されるものではない。このように、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができるので、コンタクト抵抗を下げることができる。また、CMOSイメージセンサにおいては、特に、増幅トランジスタ25がランダムノイズに大きく影響するため、図1のように、増幅トランジスタ25の電極に接続されるコンタクトの断面の形状を略長方形または略楕円形に形成することで、水素供給を促進させることができ、ランダムノイズを低減することができるようになる。さらに、画素内トランジスタのゲート電極部分や拡散層には、金属による白傷を抑えるために、サリサイド技術を用いないようにする。通常のコンタクトについて、サリサイド技術を用いた場合には、コンタクト抵抗はほとんど無視できるが、シリサイドがない場合には、オン電流に影響しそのコンタクト抵抗は大きくなる。例えば、90nmノードでは、シリサイドがない場合のコンタクト抵抗は、500Ω個程度となる。一方、図1において、例えば増幅トランジスタ25のゲート長を05μm、ゲート幅を03μmとして、動作電圧を27Vとした場合のオン抵抗は、12kΩ程度となる。このように、オン抵抗に対して4,5程度、コンタクト抵抗がオン抵抗に影響を及ぼす恐れがある。そこで、サリサイド技術を用いなくとも、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができ、トランジスタの特性に対するコンタクト抵抗の影響を小さくすることが可能となる。また、PD21には十分に光を入射させる必要がある一方で、画素内トランジスタは遮光する必要があるが、コンタクトの断面の形状を略長方形または略楕円形に形成し、チャネル上に設けることで、画素内トランジスタの遮光を強化することができるようになる。さらに、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができ、コンタクトがゲート電極に電気的に接続されない不良、いわゆるオープン不良を低減することができ、歩留りを上げることが可能となる。<2.第1の実施の形態>[断面図1]図2は、CMOSイメージセンサの第1の実施の形態の構成例を示す第1の図である。図2の上段には、図1の増幅トランジスタ25部分の拡大図が示されており、図2の下段には、図2の上段における直線L1での増幅トランジスタ25部分の断面図が示されている。図2の下段に示されるように、増幅トランジスタ25部分においては、基板を構成するP型層51およびN型層52の上に、増幅トランジスタ25の電極ゲート電極としてのポリシリコン53が形成されている。また、基板およびポリシリコン53の表面には、窒化膜SiN54が形成されているが、コンタクトが形成される部分のみ開口されている。また、窒化膜54の表面であって、ゲート電極としてのポリシリコン53の側壁には、側壁酸化膜サイドウォール55が形成されている。図2の断面図において、コンタクトコンタクトC3,C4は、バリアメタル膜56およびタングステンW57により構成されており、その上側には、CuやAlからなる配線58が設けられている。[断面図2]図3は、CMOSイメージセンサの第1の実施の形態の構成例を示す第2の図である。図3の上段には、図1の増幅トランジスタ25部分の拡大図が示されており、図3の下段には、図3の上段における直線L2での増幅トランジスタ25部分具体的には、コンタクトC3の断面図が示されている。なお、図3下段の断面図において、図2下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。酸化膜分離領域61は、画素内トランジスタを電気的に分離している。[コンタクトの基板に平行な面の形状]ここで、図4を参照して、図2,3を参照して説明したコンタクトC3,C4の、基板に平行な面の形状の詳細について説明する。上述したように、コンタクトC3,C4の、基板に平行な面の形状は、図4Aに示されるような、4つの頂点が丸みを帯びた略長方形か、または、図4Bに示されるような、略楕円形に形成される。ここで、長方形の長辺の長さと短辺の長さとの比、および、楕円形の長軸の長さと短軸の長さとの比以下、単に縦横比ともいうは、1:1以外のいかなる比であってもよい。なお、基板上に形成されるコンタクトホールのレイアウトパターンは、実際には、4つの頂点を有する長方形とされる。また、コンタクトC3,C4以外のコンタクトの基板に平行な面の形状が、正方形である場合には、コンタクトC3,C4のコンタクトの基板に平行な面の形状を、短辺の長さが正方形の1辺の長さに等しい長方形か、または、短軸の長さが正方形の1辺の長さに等しい楕円形とするようにしてもよい。これにより、コンタクトC3,C4を形成する際、タングステン57を堆積させる条件を他のコンタクトと同一にしてもタングステン埋め込みが容易であり、製造工程数の増加を避けることができる。<3.第2の実施の形態>図5は、CMOSイメージセンサの第2の実施の形態の構成例を示す図である。図5の上段には、図1の増幅トランジスタ25部分の拡大図が示されており、図5の下段には、図5の上段における直線L3での増幅トランジスタ25部分の断面図が示されている。なお、図5下段の断面図において、図2下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。ただし、図5の構成において、図2の構成と異なるのは、コンタクトC4の基板側の一部図5下段右側のバリアメタル膜56およびタングステン57が、サイドウォール55の一部に接している点である。具体的には、図5の構成においては、窒化膜54をポリシリコン53表面全体で開口されるようにし、ポリシリコン53ゲート電極-コンタクトバリアメタル膜56およびタングステン57間のアライメントや線幅のばらつきを考慮して、コンタクトをサイドウォール55にかかるようにしている。これにより、図2の構成と比較して、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。また、チャネル上においては、画素内トランジスタの遮光をより強化することができるので、光によるトランジスタの特性のばらつきを抑えることができるようになる。<4.第3の実施の形態>図6は、CMOSイメージセンサの第3の実施の形態の構成例を示す図である。図6の上段には、図1の増幅トランジスタ25部分の拡大図が示されており、図6の下段には、図6の上段における直線L4での増幅トランジスタ25部分具体的には、コンタクトC3の断面図が示されている。なお、図6下段の断面図において、図3下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。ただし、図6の構成において、図3の構成と異なるのは、コンタクトC3の基板側の一部図6下段のバリアメタル膜56およびタングステン57が、酸化膜分離領域61の一部に接している点である。これにより、図3の構成と比較して、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。また、コンタクト抵抗を下げることができるとともに、チャネル上においては、画素内トランジスタの遮光をより強化することができるので、光によるトランジスタの特性のばらつきを抑えることができるようになる。なお、第2の実施の形態のコンタクトC4と、本実施の形態のコンタクトC3とを組み合わせることにより、水素供給の促進をより強化するとともに、画素内トランジスタの遮光特性をより強化することができるのは明らかである。<5.第4の実施の形態>図7は、CMOSイメージセンサの第4の実施の形態の構成例を示す図である。図7Aには、図1の増幅トランジスタ25部分の拡大図が示されている。本実施の形態においては、図7Aに示されるように、コンタクトC4の基板に平行な面の形状において、略長方形または略楕円形の長手方向を、CMOSイメージセンサにおいて画素アレイを構成する複数の画素のPD21の間に形成される素子領域アクティブともいうの延伸方向図中、上下方向と同一とする。水素供給は、PD21にとって必ずしもよい影響を与えない。結晶欠陥が多く存在する場合には、ダングリングボンドを水素で終端することにより、白傷を抑制することができるが、結晶欠陥が十分少ない場合には、図7Bに示されるように、PD21の表面を形成するP型層Pのボロンを不活性化させ、逆に白傷を増やしてしまう恐れがある。そこで、図7Aに示されるような構成をとることで、増幅トランジスタ25に対しては、十分に水素を供給するとともに、PD21に対しては、できるだけ水素を供給しないようにすることができる。これにより、水素供給による白傷の悪化を抑制することができるようになる。<6.第5の実施の形態>図8は、CMOSイメージセンサの第5の実施の形態の構成例を示す平面図である。なお、図8の平面図において、図1の平面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。すなわち、図8の平面図において、図1の平面図と異なるのは、ダミーコンタクトC11乃至C14およびポリシリコン81を設けた点である。ダミーコンタクトC11乃至C14は、電気的な接続を目的としないコンタクトである。特に、ダミーコンタクトC14は、電気的な接続を目的としない電極としてのポリシリコン81に接続されている。このように、ダミーコンタクトC11乃至C14を設けることによって、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。特に、ダミーコンタクトC11乃至C14を、増幅トランジスタ25の近傍に設けることによって、より確実に増幅トランジスタ25への水素供給を促進させることが可能となる。また、ダミーコンタクトC14のように、画素内トランジスタのゲート電極上に設けるようにしてもよい。これにより、酸化膜分離領域の厚みが薄い場合に、基板とダミーコンタクトC14とがショートしてしまうのを防ぐことができる。さらに、ダミーコンタクトC11乃至C14に金属配線を接続し、その金属配線には、0または負のバイアスを印加するようにしてもよい。これにより、基板に対して電気的に不安定な状態を引き起こすことを避けることが可能となる。また、正のバイアスを印加した場合、ダミーコンタクトC11乃至C14下に電子が誘起され白傷が発生する恐れがあるが、0または負のバイアスを印加することによって、白傷の発生を抑制することができる。なお、上述したダミーコンタクトC11乃至C14は、図2乃至図8を参照して説明した第1乃至第4の実施の形態の構成に設けるようにしてもよく、また、ダミーコンタクトC11乃至C14の断面基板に平行な面の形状を略長方形または略楕円形に形成するようにしてもよい。これにより、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。<7.CMOSイメージセンサの製造工程>次に、図9乃至図11のフローチャートを参照して、上述したCMOSイメージセンサの製造処理について説明する。ステップS11において、熱酸化により、Si基板表面を保護するためのパッド酸化膜を形成し、窒化膜を堆積させる。具体的には、まず、図12Aに示されるように、Si基板111表面に、例えば、厚さ約15nmのパッド酸化膜112を形成する。次に、LPCVDLowPressureChemicalVaporDepositionにより、例えば、厚さ160nmの窒化膜113を堆積させる。なお、この例では、窒化膜およびパッド酸化膜の構造を形成するようにしたが、窒化膜およびポリシリコンの構造や、aシリコンアモルファスシリコンおよびパッド酸化膜の構造を形成するようにしてもよい。ステップS12において、リソグラフィを行い、図12Bに示されるように、窒化膜113およびパッド酸化膜112を加工する。ここで、エッチング装置としては、RIEReactiveIonEtching装置、または、ECRElectronCyclotronResonance装置等が用いられる。加工後、アッシング装置等により、レジスト除去を行う。ステップS13において、窒化膜マスクを用いて、トレンチエッチングを行う。エッチング装置としては、上述のRIE装置またはECR装置等が用いられる。これにより、図12Cに示されるように、トレンチ114が形成される。トレンチ114の深さは、約03μmとされる。その後、約800乃至900°Cで、ライナー酸化膜用の熱酸化ライナー酸化を行う。ライナー酸化膜は、窒素を含んだ酸化膜、または、CVD酸化膜であってもよい。その膜厚は、約4乃至10nmとされる。ステップS14において、暗電流を抑制するために、リソグラフィを行い、画素部PD部分にボロン注入を行う。具体的には、10keV程度の加速エネルギーで、1e12乃至1e14cm2のボロンB注入が行われる。画素内の素子分離領域周りのボロン濃度が高いほど、暗電流や寄生トランジスタの発生を抑制することができる。しかしながら、ボロン濃度が高すぎると、PDの面積が小さくなり、飽和電荷量Qsが小さくなってしまう。ステップS15において、図13Aに示されるように、トレンチ114図12Cに、HDPHighDensityPlasma酸化膜116を堆積させる。HDP酸化膜116は、SOGSpinOnGlass等の無機、または、有機酸化膜であってもよい。その後、CMPChemicalMechanicalPolishingを行う。CMPは窒化膜で止める。ステップS16において、Si基板表面からのトレンチ酸化膜の段差を調整するために、酸化膜にウェットエッチングを行う。酸化膜エッチの膜厚は、約40nm乃至100nmとされる。その後、ホットリン酸により、図13Bに示されるように、窒化膜113を除去する。ステップS17において、リソグラフィを行い、pwell注入とチャネル注入を行う。pwell注入としては、200keV程度の加速エネルギーで、約1e13cm2のボロンBが注入される。チャネル注入としては、10keV乃至20keVの加速エネルギーで、約1e11乃至1e13cm2のボロンBが注入される。レジスト除去後、リソグラフィを行い、nwell注入とチャネル注入を行う。nwell注入としては、200keV程度の加速エネルギーで、約1e13cm2のリンPが注入される。チャネル注入としては、10keV乃至20keVの加速エネルギーで、約1e11乃至1e13cm2のヒ素Asが注入される。その後、レジストを除去する。このようにして、図14Aに示されるように、P型ウェル層とN型ウェル層とが形成される。ステップS18において、リソグラフィを行い、PD領域にイオン注入を行う。具体的には、PD領域の表面には、ボロン注入を行い、PD領域の深い領域には、AsまたはPを用いてN型層N-を形成する。その後、レジストを除去する。ステップS19において、パッド酸化膜をウェットエッチングにより除去し、図14Bに示される、高電圧用厚膜酸化膜121を形成する。高電圧用厚膜酸化膜121の膜厚は、電源電圧33V用トランジスタで約75nm、25V用トランジスタで約55nmとされる。ステップS20において、リソグラフィを行い、低電圧用トランジスタ領域に形成された厚膜酸化膜121を除去する。その後、レジスト除去を行い、図14Bに示される、薄膜酸化膜122を形成する。薄膜酸化膜122の膜厚は、10V用トランジスタで約12乃至18nmとされる。なお、ゲート酸化膜の材料は、熱酸化膜や、RTORapidThermalOxidationを用いた酸窒化膜であってもよい。また、ゲートリークを低減するために、ゲート酸化膜の材料は、Hfハフニウム系やZrジルコニウム系等の酸化膜を用いた高誘電体膜であってもよい。ステップS21において、LPCVDにより、ポリシリコンを堆積させる。図15は、CMOSイメージセンサの製造工程における画素領域および周辺ロジック回路領域の断面図を示している。図15の画素領域の断面図においては、N型基板上211上に形成されたP型ウェル層212に対して、P型層213-1を基板表面側に形成し、N型埋め込み層213-2を埋め込むことによってPDが形成される。その表面には、酸化膜214が形成され、素子分離領域215が設けられている。また、図15の周辺領域の断面図においては、N型基板上311上に形成されたP型ウェル層312の表面に、N型ウェル層313-1およびP型ウェル層313-2が形成され、その表面には、酸化膜314が形成され、素子分離領域315が設けられている。そして、ステップS21においては、図15の画素領域の断面図に示されるポリシリコン216、および、図15の周辺領域の断面図に示されるポリシリコン316が堆積される。ポリシリコン216およびポリシリコン316の膜厚は、例えば、90nmノードでは、約150乃至200nmとされる。また、この膜厚は、加工の制御性から、一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向がある。また、ゲート空乏化ゲート酸化膜の薄膜化に伴い、物理的なゲート酸化膜の膜厚だけでなく、ゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなり、実効的なゲート膜厚が薄くならず、トランジスタの性能が低下してしまうことの対策として、ポリシリコンの代わりに、SiGeを含有したポリシリコンを用いるようにしてもよい。ステップS22において、リソグラフィを行い、ゲート空乏化対策として、図16に示されるように、NMOS領域にはPまたはAsを、また、図示はしないが、PMOS領域にはB、BF2、またはInを注入する。注入量は、それぞれ、約1e15乃至1e16cm2とされる。また、不純物のゲート酸化膜直下の突き抜けを防ぐために、N2を合わせて注入するようにしてもよい。注入後、レジストRGを除去する。ステップS23において、図17Aに示されるように、ゲート加工時のマスクとなる絶縁膜401を堆積させる。マスク材料としては、酸化膜または窒化膜等が用いられ、その膜厚は、約10乃至100nmとされる。次に、リソグラフィを行い、RIE装置等を用いて、マスク用絶縁膜を加工する。その後、レジストRGを除去する。さらに、RIE装置等を用いて、ゲート加工を行う。加工後、例えばマスク材料が窒化膜である場合には、ウェットエッチングにより、マスク材料を除去する。これにより、図17Bに示されるように、ポリシリコンゲート411が形成される。ステップS24において、図18に示されるように、周辺領域に対して、PMOS領域にLDDイオン注入を行う。具体的には、リソグラフィを行い、ポケット注入およびLDDイオン注入を行う。PMOS領域へのポケット注入は、AsまたはPで、約1e12乃至1e14cm2の注入濃度で行われる。また、エクステンション注入は、B、BF2、またはInで、約1e13乃至1e15cm2の注入濃度で行われる。注入後、レジストRGを除去する。ステップS25において、図19に示されるように、周辺領域に対して、NMOS領域にLDDイオン注入を行う。具体的には、リソグラフィを行い、ポケット注入およびLDDイオン注入を行う。NMOS領域へのポケット注入は、B、BF2、またはInで、約1e12乃至1e14cm2の注入濃度で行われる。また、LDDイオン注入は、AsまたはPで、約1e13乃至1e15cm2の注入濃度で行われる。注入後、レジストRGを除去する。なお、ステップS24およびステップS25におけるポケット注入前に、注入のチャネリング抑制のために、Geを注入する等して、プリアモルファス化を行うようにしてもよい。また、エクステンション領域形成後、TEDTransientEnhancedDiffusion等を引き起こす注入欠陥を小さくするために、800乃至900°C程度のRTARapidThermalAnnealing処理を行うようにしてもよい。ステップS26において、サイドウォールを形成する。具体的には、CVDによって、図20Aに示されるように、酸化膜421を10nm程度堆積させ、図20Bに示されるように、窒化膜422を50nm程度堆積させる。そして、RIE装置等を用いて、サイドウォールを形成する。サイドウォールの構造としては、SiO2およびSi3N4の2層構造ではなく、SiO2、Si3N4、およびSiO2の3層構造であってもよい。ステップS27において、リソグラフィを行い、図21に示されるように、周辺領域のサイドウォールを加工する。工数削減の観点から、リソグラフィを行わずに、画素領域のサイドウォールを加工するようにしてもよい。ステップS28において、サイドウォール膜SW膜として、図22に示されるように、例えば、酸化膜等の3層目の膜423を堆積させる。ステップS29において、図23に示されるように、3層目の膜423SW膜をエッチバックする。ここで、画素領域においては、エッチバックによるダメージを防ぐために窒化膜422でエッチバックを止める。これにより、暗電流を抑制することができる。ステップS30において、図24に示されるように、周辺領域に対して、PMOS領域にSD注入を行う。SD注入は、BまたはBF2で、約1e15乃至1e16cm2の注入濃度で行われる。これにより、SD拡散層431が形成される。ステップS31において、図25に示されるように、周辺領域に対して、NMOS領域にSD注入を行う。SD注入は、AsまたはPで、約1e15乃至1e16cm2の注入濃度で行われる。これにより、SD拡散層432が形成される。ステップS32において、図26に示されるように、画素領域に、窒化膜422および酸化膜421をスルーして、BまたはBF2を注入する。注入濃度は、約1e15乃至1e16cm2とされる。これにより、拡散層433が形成される。ステップS33において、図27に示されるように、画素領域に、AsまたはPを注入する。注入濃度は、約1e15乃至1e16cm2とされる。注入後、レジストを除去する。その後、RTA処理やSpikeRTA処理を行う装置を用いて、約800乃至1100°Cで活性化アニールを行う。これにより、拡散層434が形成される。ステップS34において、図28に示されるように、周辺領域にシリサイド441を形成する。シリサイド441としては、CoSi2、NiSi、TiSi2、PtSi、WSi2等が用いられる。ここでは、NiSiを用いた場合について説明する。まず、スパッタリング装置を用いて、Niを約10nm堆積させる。次に、約300乃至400°C程度でアニールした後、Niをウェットエッチングする。これにより、絶縁膜以外のシリコンまたはポリシリコンの表面のみが、自己整合的にシリサイド形成される。その後、約500乃至600°C程度でアニールする。なお、画素領域は、SiNでシリサイドブロックすることで、シリサイドが形成されないようになされている。ステップS35において、図29に示されるように、SiN層間絶縁膜442を堆積させる。SiNとしては、LPSiNまたはプラズマSiNが用いられる。層間絶縁膜442は、コンタクトエッチのオーバーエッチを最小限にする効果があり、エッチングダメージによる接合リークの増加を抑制することができる。コンタクトエッチにおいては、まず、層間絶縁膜442で止め、SiN上の酸化膜のばらつきを吸収する。次に、層間絶縁膜442をエッチングすることで、ゲート411および拡散層431乃至434の上側を開口する。層間絶縁膜442の膜厚は、10乃至100nmとされる。ステップS36において、図30に示されるように、酸化膜451をCVDによって堆積させる。酸化膜451としては、TEOS、PSG、BPSG、SOG等の膜が用いられ、その膜厚は、約100乃至1000nmとされる。その後、CMPを行い、平坦化させる。ステップS37において、リソグラフィを行い、RIE装置等を用いて、コンタクト部コンタクトホールを加工する。その後、レジストを除去する。ステップS38において、タングステンWのバリアメタル膜として、TiNまたはTiを、スパッタリングまたはCVDによって堆積させる。タングステン膜は、ストレスが大きく、シリコン酸化膜に直接堆積させると膜剥がれを引き起こす可能性があるため、図31に示されるように、バリアメタル膜452を堆積させる。その後、600°C程度でアニールを行う。ステップS39において、図31に示されるように、タングステン453をCVDによって堆積させる。タングステン453の堆積には、原料ガスとしてWF6を用い、還元剤としてH2またはSiH4を用いる。このとき、コンタクトホール内ではSiNが存在しないこと、および、タングステン453の堆積時にH2が用いられることにより、水素供給が容易となる。また、タングステン453の膜厚は、約100乃至500nmとされる。ここで、コンタクトのレイアウトパターン、言い換えると、コンタクトの基板に平行な面の形状を、略長方形または略楕円形に形成することにより、タングステン453の膜厚を薄くすることができ、コストを下げることができる。具体的には、コンタクトのレイアウトパターンの縦横比が1:1である場合、レイアウトパターンを大きくすると、その分を埋め込むための膜厚が大きくなってしまうが、レイアウトパターンを略長方形または略楕円形に形成することで、縦横比の小さい方の辺または軸の分の膜厚で、タングステン453を埋め込むことができる。ステップS40において、WタングステンのCMPを行い、コンタクトホールの内部のみにタングステンが埋め込まれるようにする。ここでは、CMPの代わりにエッチバックを行うようにしてもよい。ステップS41において、配線層を形成する。具体的には、Alをスパッタリングにより堆積させる。なお、材料としては、Alより低抵抗のCuを用いるようにしてもよい。次に、リソグラフィを行い、RIE装置等を用いて、配線を加工する。このようにして、図32に示される配線454が形成される。なお、配線層としては、1層に限らず、2層、3層、と多層構造としてもよい。ステップS42において、プラズマ窒化膜を堆積させ、水素アニールを行うことにより水素を供給する。その後、パッド部電極をリソグラフィまたはエッチングにより開口する。また、PD上に、光を集光するためのレンズや導波路を形成してもよいし、光を分光するためのカラーフィルタを設けるようにしてもよい。以上の処理によれば、画素内トランジスタの電極に接続されるコンタクトの基板に平行な面の形状を、略長方形または略楕円形に形成することができる。したがって、CMOSイメージセンサにおいて、水素供給を促進させることができ、ランダムノイズを低減することができるようになる。なお、図8を参照して説明したダミーコンタクトを、上述したCMOSイメージセンサの製造処理におけるステップS37乃至ステップS40において形成するようにしてもよい。なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。さらに、本技術は以下のような構成をとることができる。1基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備え、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される固体撮像装置。2前記所定の画素内トランジスタは、増幅トランジスタである1に記載の固体撮像装置。3前記コンタクトは、前記所定の画素内トランジスタのゲート電極に接続される1または2に記載の固体撮像装置。4前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接している3に記載の固体撮像装置。5前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接している1または2に記載の固体撮像装置。6前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一である1乃至3のいずれかに記載の固体撮像装置。7複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極に接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の1辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の1辺の長さに等しい略楕円形である1乃至3のいずれかに記載の固体撮像装置。8複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される1乃至7のいずれかに記載の固体撮像装置。9前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる8に記載の固体撮像装置。10前記ダミーコンタクトは、金属配線に接続されている8または9に記載の固体撮像装置。11前記金属配線には、0または負のバイアスが印加される10に記載の固体撮像装置。12前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される8乃至10のいずれかに記載の固体撮像装置。13基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップを含む固体撮像装置の製造方法。14基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備え、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される固体撮像装置。15前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる14に記載の固体撮像装置。16前記ダミーコンタクトは、金属配線に接続されている14または15に記載の固体撮像装置。17前記金属配線には、0または負のバイアスが印加される16に記載の固体撮像装置。18前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される14乃至17のいずれかに記載の固体撮像装置。19基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が2次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを含む固体撮像装置の製造方法。"