第1方向および前記第1方向に直交する第2方向の平面内に広がる第1導電型の半導体基板の表面上に形成された回路部と、前記半導体基板内の表面側に形成され、前記回路部を構成し、素子として機能する、前記第1導電型と異なる第2導電型の複数のウェルと、前記半導体基板内の表面側に形成され、前記回路部を構成せず、素子として機能しない、前記第2導電型の複数のダミーウェルと、を具備することを特徴とする半導体装置。前記回路部の一部が前記半導体基板の裏面側からFIB加工によって修正される場合、前記FIB加工時に前記半導体基板内の裏面側で前記一部の直下にFIBトレンチが形成され、前記複数のウェルまたは前記複数のダミーウェルのうち少なくとも1つは、前記平面内において前記FIBトレンチが形成される領域に存在することを特徴とする請求項1に記載の半導体装置。前記複数のダミーウェルのそれぞれは、前記平面内において前記複数のウェルの存在密度が所定密度以下の領域に存在することを特徴とする請求項1に記載の半導体装置。前記複数のダミーウェルのそれぞれは、前記平面内において前記複数のウェルのうち隣接する2つのウェル間の距離が所定距離以上の場合に前記2つのウェル間の領域に存在することを特徴とする請求項1に記載の半導体装置。前記複数のダミーウェルのそれぞれは、前記平面内において互いに所定間隔を有して存在することを特徴とする請求項1に記載の半導体装置。前記複数のウェルまたは前記複数のダミーウェルのうち少なくとも1つは、前記平面内において前記第1方向および前記第2方向のそれぞれに所定寸法を有する任意の領域に存在することを特徴とする請求項1に記載の半導体装置。前記複数のダミーウェルは、前記回路部の一部が前記半導体基板の裏面側からFIB加工によって修正される場合に場所特定用に用いられることを特徴とする請求項1に記載の半導体装置。前記複数のダミーウェルは、前記平面内において前記複数のウェルの形状と異なる形状を有することを特徴とする請求項1に記載の半導体装置。前記回路部の一部が前記半導体基板の裏面側からFIB加工によって修正される場合、前記FIB加工時に前記半導体基板内の裏面側で前記一部の直下にFIBトレンチが形成され、前記複数のダミーウェルのうち所定個のダミーウェルは、前記平面内において前記FIBトレンチが形成される領域に存在し、互いに異なる形状を有することを特徴とする請求項8に記載の半導体装置。前記半導体内の表面側で、かつ前記平面内において前記複数のダミーウェルが形成された領域のそれぞれに、STIが形成されていることを特徴とする請求項1に記載の半導体装置。前記回路部は、前記平面内において延在する複数の配線を含み、前記複数のダミーウェルは、前記平面内において前記複数の配線間の領域に存在することを特徴とする請求項1に記載の半導体装置。裏面FIB加工における場所特定を容易にする半導体装置を提供する。本実施形態による半導体装置は、第1方向および前記第1方向に直交する第2方向の平面内に広がる第1導電型の半導体基板の表面上に形成された回路部と、前記半導体基板内の表面側に形成され、前記回路部を構成し、素子として機能する、前記第1導電型と異なる第2導電型の複数のウェルと、前記半導体基板内の表面側に形成され、前記回路部を構成せず、素子として機能しない、前記第2導電型の複数のダミーウェルと、を具備する。裏面FIB加工では、半導体基板の裏面側からイオンビームを照射することで配線やトランジスタのFIB像を観察しながら修正箇所の加工を行う。このとき、半導体基板の裏面側には特徴のあるパターンが無いためFIB像では位置特定ができない。そのため、目的の配線やトランジスタのある程度の場所を特定するため、FIB像とともにオプティカル像光学像を並行して利用するのが一般的である。ところで、裏面FIB加工では、修正箇所に対して半導体基板の裏面側からトレンチを形成して半導体基板内の表面側のNウェルを検出する。その後、このNウェルパターンを用いて場所特定をした後、CADComputerAidedDesignデータとの位置合わせを行うことで、最終的な配線やトランジスタの修正箇所を特定する。しかし、配線やトランジスタの修正箇所の付近にNウェルが存在しない場合がある。1回の加工で形成できるトレンチの範囲には限りがあるため、修正箇所の付近にNウェルが存在しなければトレンチを形成してもNウェルが検出されない。この場合、トレンチ形成を2回以上行う必要がある。すなわち、Nウェルが存在する別の場所において、トレンチ形成、場所特定、およびCADデータとの位置合わせを行った後、このトレンチに隣接するように別のトレンチを再び形成する必要がある。このように、Nウェルが検出されないことで修正箇所の場所の特定が困難になる。また、トレンチ形成は非常に時間がかかる工程であるため、トレンチ形成を2回以上行うことで、大幅に加工時間が長くなる。さらに、Nウェルにより特定された場所から修正箇所までの距離が大きくなり、CADデータとの位置ずれが起こりやすい。その結果、加工精度が落ちてしまうという問題も生じる。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。[FIB加工装置]以下に、図1を用いて、各実施形態に係る半導体装置に対してFIB加工を行うFIB加工装置について説明する。図1は、各実施形態に係る半導体装置に用いられるFIB加工装置の概略図を示している。図1に示すように、FIB加工装置は、試料台10、イオンビームガン11、IRinfraredカメラ12、検出器13、および加工ガス用ノズル14を備えている。試料台10には、FIB加工の対象となる半導体チップ100が設置され、固定される。イオンビームガン11は、半導体チップ100にGaイオン等のFIBを照射する。このFIBを照射することで、半導体チップ100の加工エッチングおよびFIB像の観察をすることができる。また、FIBの強さは適宜変更可能であり、強ければ加工速度が速くなり、弱ければ遅くなる。また、FIBを偏向させることにより、半導体チップ100上でFIBを走査させることができる。このときの走査速度および走査幅は、適宜変更可能である。なお、試料台10を移動することにより、半導体チップ100上でFIBを走査させることもできる。IRカメラ12は、半導体チップ100の光学像を取得する。このIRカメラ12は、イオンビームガン11と同軸に設けられている。これらIRカメラ12とイオンビームガン11とは、並行して用いられる。検出器13は、半導体チップ100に照射されたFIBにより発生した2次電子を検出し、FIB像を取得する。検出器13に取得されたFIB像およびIRカメラ12に取得された光学像はそれぞれ、図示せぬモニタに映し出される。これらFIB像および光学像は、半導体チップ100の加工中、常に観察することができる。加工ガス用ノズル14は、半導体チップ100に適当な加工ガスを噴出する。この加工ガスは、FIBの照射により発生した2次電子と反応しやすいガスである。加工ガスは2次電子と反応し、半導体チップ100をエッチングする、または半導体チップ100に導電材料あるいは絶縁体を堆積する。これにより、半導体チップ100の配線等の接続変更を行うことができる。なお、FIB加工装置は、図示せぬ真空チャンバーに設けられ、上記動作は真空中で行われる。このようなFIB加工装置を用いて、半導体チップ半導体基板の表面側に形成された回路部を裏面側からFIB加工することによって、回路部における信号取得のためのパッド形成や配線の接続変更を行う。[裏面FIB加工]以下に、図2乃至図5を用いて、各実施形態に係る半導体装置に対して行われる裏面FIB加工について説明する。図2は、各実施形態に係る半導体装置に対して行われる裏面FIB加工のフローチャートである。図3乃至図5は、裏面FIB加工における途中工程の半導体装置の断面図である。なお、図3乃至図5において、図面の下部側を表面側とし、上部側を裏面側とする。図2に示すように、まず、ステップS1において、半導体基板の機械研磨が行われる。より具体的には、図3に示すように、表面上にトランジスタTrおよび配線34を含む回路部35が形成された半導体基板30が裏面側から研磨機により研磨される。この研磨により、半導体基板30が薄膜化され、膜厚が50μm程度になる。なお、具体的な研磨方法は公知であり、本実施形態においても種々の研磨方法が用いられ得る。その後、研磨された半導体基板30は、FIB加工装置に設置される。次に、ステップS2において、広範囲のFIBトレンチ加工が行われる。より具体的には、図4に示すように、半導体基板30の裏面側から例えば250μm×250μmの領域にトレンチ40が形成される。このトレンチ40は、半導体基板30の裏面側からFIB加工装置によるFIBを走査しながら照射することにより形成される。また、広範囲で行われるため、FIBを強くかつ走査速度を速くして行われる。トレンチ40が形成される250μm×250μmの領域に、回路部35における図示せぬ修正箇所が含まれている。言い換えると、修正箇所の直下図面上部側に、トレンチ40が形成される。なお、250μm×250μmの領域は一例であり、FIB加工装置におけるFIBの走査の最大幅で行われることが望ましい。次に、ステップS3において、Nウェル31を検知する。より具体的には、図4に示すように、トレンチ40を形成する際に、半導体基板30内の表面側に形成されたNウェル31を検知し、Nウェル31が露出したところでトレンチ40の形成をストップさせる。Nウェル31の検知は、FIB像を観測することで行う。このとき、FIB像の色の変化等を観測することにより、Nウェル31が検知される。なお、Pウェル32を検知してトレンチ40の形成をストップさせてもよいが、P型の半導体基板30である場合、Nウェル31のほうが検知しやすいため、Nウェル31を検知することが望ましい。次に、ステップS4において、CADデータ設計データとの位置合わせを行う。より具体的には、ステップS3で検知されたNウェル31を用いて場所特定をし、FIB像として観測されたNウェル31とCADデータとで位置合わせを行う。このとき、例えば、Nウェル31の角等を基準にしてCADデータとの位置合わせを行う。これにより、0.5μm程度の精度で位置合わせを行うことができる。続いて、加工範囲をより狭く限定し、再度位置合わせを行う。まず、ステップS5において、狭い範囲のFIBトレンチ加工が行われる。より具体的には、図5に示すように、半導体基板30の裏面側でかつトレンチ40の底面の一部、例えば50μm×50μmの領域にトレンチ50が形成される。このトレンチ50は、半導体基板30の裏面側からFIB加工装置によるFIBを走査しながら照射することにより形成される。また、FIBを弱くかつ走査速度を遅くすることで、トレンチ50の深さを均一に加工していく。トレンチ50が形成される50μm×50μmの領域に、回路部35における図示せぬ修正箇所が含まれている。言い換えると、修正箇所の直下図面上部側に、トレンチ50が形成される。なお、50μm×50μmの領域は一例であり、修正箇所を含み得る限りの狭い範囲で行われることが望ましい。次に、ステップS6において、STI33を検知する。より具体的には、図5に示すように、トレンチ50を形成する際に、半導体基板30内の表面に形成されたSTI33を検知し、STI33が露出したところでトレンチ50の形成をストップさせる。STI33の検知は、FIB像を観測することで行う。このとき、Nウェル31の検知と同様に、FIB像の色の変化等を観測することにより、STI33が検知される。次に、ステップS7において、CADデータとの位置合わせを行う。より具体的には、ステップS6で検知されたSTI33を用いて場所特定をし、FIB像として観測されたSTI33とCADデータとで位置合わせを行う。このとき、例えば、STI33の角等を基準にしてCADデータとの位置合わせを行う。STI33はNウェル31よりも小さいパターンであるため、Nウェル31を用いる場合よりも高い精度で位置合わせを行うことができる。ここまでの工程により、STI33の深さまでトレンチ40およびトレンチ50が形成され、目的の配線やトランジスタまでの深さが1μm以下となり、修正箇所のFIB加工を行うことができる。次に、ステップS8において、配線やトランジスタの修正箇所に対してFIB加工が行われる。より具体的には、位置合わせされた修正箇所に図示せぬ接続孔を形成して、修正箇所を露出させる。その後、露出された修正箇所にFIB加工が行われ、信号取得のためのパッド形成や配線の接続変更が行われる。このようにして、裏面FIB加工が行われる。<第1の実施形態>以下に、図6乃至図8を用いて、第1の実施形態に係る半導体装置について説明する。[構造]図6は、第1の実施形態に係る半導体装置の断面図を示している。なお、図6において、図面の下部側を表面側とし、上部側を裏面側とする。図6に示すように、第1の実施形態における半導体装置は、P型の半導体基板60の表面上に形成された回路部65と、半導体基板60内に形成された第1Nウェルウェル61および第2Nウェルダミーウェル62とで構成されている。回路部65は、半導体基板60の表面上に形成されたトランジスタTr、およびその上方に形成された配線64で構成されている。なお、図6において、配線64は2層形成されているが、これに限らない。第1Nウェル61および第2Nウェル62は、半導体基板60内の表面側に形成されている。第1Nウェル61は素子が形成される領域に形成され、第2Nウェル62はそれ以外の領域に形成されている。すなわち、第1Nウェル61はトランジスタTr等を構成し、回路部65において素子として機能するが、第2Nウェル62はトランジスタTr等を構成せず、回路部65において素子として機能しない。なお、第2Nウェル62のフローティング状態を回避するため、第2Nウェル62にNの拡散層を形成し、この拡散層に図示せぬコンタクトを接続して第2Nウェル62に電圧VDDを印加することが望ましい。詳細は後述するが、第1の実施形態における半導体装置において、所定の領域例えば250μm×250μmの領域に、第1Nウェル61または第2Nウェル62の少なくとも1つが形成されている。図7は、第1の実施形態に係る半導体装置の平面図の一例を示している。なお、図7において、回路部は省略し、主にNウェルの配置について示している。図7に示すように、第1の実施形態における半導体装置は、第1方向および第1方向に直交する第2方向の平面内に広がる半導体基板60上に、複数の第1Nウェル61と複数の第2Nウェル62とを備えている。上述したように、回路部65の一部が半導体基板60の裏面側からFIB加工によって修正される場合、半導体基板60内の裏面側でかつ回路部65の修正箇所の直下にトレンチ40が形成され、Nウェルを検知する。このトレンチ40が形成される領域は、例えば250μm×250μm250μm四方の領域であり、FIB加工装置におけるFIBの走査の最大幅である。第1の実施形態において、複数の第1Nウェル61または複数の第2Nウェル62のうち少なくとも1つのウェルは、平面内において250μm×250μmの任意の領域に存在している。言い換えると、トランジスタTrを構成する複数の第1Nウェル61が存在しない250μm×250μmの領域に、第2Nウェル62が形成されている。また、平面内において複数の第1Nウェル61の存在密度が所定密度例えば、250μm×250μmの領域に1つ以下の領域に、第2Nウェル62が形成されている。さらに、隣接する2つの第1Nウェル61間の距離が所定距離例えば、250μm以上の場合、それらの間の領域に、第2Nウェル62が形成されている。すなわち、平面内において250μm四方の任意の領域を選択した場合、複数の第1Nウェル61または複数の第2Nウェル62のうち少なくとも1つのウェルが検知され得る。図8は、第1の実施形態に係る半導体装置の平面図の他の例を示している。なお、図8において、回路部は省略し、主にNウェルの配置について示している。図8に示すように、他の例において、複数の第2Nウェル62のそれぞれは、平面内第1方向および第2方向において互いに所定間隔例えば、250μmを有して形成されている。言い換えると、複数の第2Nウェル62は、第1方向および第2方向において、マトリクス状に形成されている。このとき、第2Nウェル62の一部と第1Nウェル61の一部とが重なっていてもよい。[効果]上記第1の実施形態によれば、半導体基板60内に、回路部65トランジスタTr等を構成する第1Nウェル61とは別に、回路部65を構成せず、裏面FIB加工において場所特定用マーク用に用いられる第2Nウェル62が形成されている。これにより、裏面FIB加工においてトレンチ40が形成される領域に、第1Nウェル61または第2Nウェル62のいずれかを配置させることができる。したがって、裏面FIB加工においてNウェルを容易に検知することができ、場所特定を容易に行うことができる。また、1回のトレンチ40の形成によって、第1Nウェル61または第2Nウェル62のいずれかを検知することができる。このため、トレンチ40を2回以上形成する必要がなく、裏面FIB加工の時間の増加を抑制することができる。さらに、トレンチ40の形成領域に複数の第1Nウェル61または複数の第2Nウェル62を形成することも可能である。これにより、マークとなるウェルの数を増加させることができ、裏面FIB加工において場所特定をより容易にし、CADデータとの位置合わせの精度を向上させることができる。<第2の実施形態>以下に、図9および図10を用いて、第2の実施形態に係る半導体装置について説明する。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[構造]図9は、第2の実施形態に係る半導体装置の平面図の一例を示している。図9に示すように、第2の実施形態における半導体装置において、第1の実施形態と異なる点は、特徴的なNウェルパターンが形成されている点である。より具体的には、第2の実施形態における半導体装置では、第1Nウェル61と異なる形状を有する第2Nウェルダミーウェル90が形成されている。さらに、図示するように、250μm×250μmの領域に、それぞれ形状の異なる所定個の第2Nウェル90が形成されている。すなわち、形状の異なる所定個の第2Nウェル90が、比較的狭い範囲に密集して形成されている。ここでは、250μm×250μmの領域において、第1方向および第2方向に沿って幅が徐々に大きくなるように、長方形正方形の複数の第2Nウェル90が形成されている。図10は、第2の実施形態に係る半導体装置の平面図の他の例を示している。図10に示すように、他の例において、第2Nウェルダミーウェル100は、段差を生じた形状を有している。より具体的には、第2Nウェル100は、第1部分100aと、第1部分100aよりも幅が小さい第2部分100bとで構成されている。言い換えると、第2Nウェルは、第1部分100aから第2部分100bが突出した形状を有している。このように、250μm×250μmの領域に段差形状を有する第2Nウェル100と長方形正方形の第2Nウェル101とが形成されている。なお、第2の実施形態における第2Nウェルは、図9および図10に示す形状およびパターンに限らない。例えば、図9に示す幅が異なる所定個の第2Nウェルに代えて、面積、辺の長さ等が異なる所定個の第2Nウェルを形成してもよい。また、第2Nウェルは、長方形または正方形に限らず、くびれた形状を有してもよい。また、図10に示す段差形状を有する所定個の第2Nウェルを250μm×250μmの領域に形成してもよい。また、長方形、正方形、くびれた形状、段差形状、またはその他種々の形状を有する所定個の第2Nウェルを組み合わせて250μm×250μmの領域に形成してもよい。さらに、所定個の特徴的な第2Nウェル62に限らず、250μm×250μmの領域に少なくとも1つの特徴的な第2Nウェル62が形成されてもよい。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、トレンチ40の形成領域例えば、250μm×250μmの領域に、第1Nウェル61と形状が異なる特徴的な第2Nウェル62が少なくとも1つ形成されている。これにより、特徴的な形状を有する第2Nウェル62をマークとして用いることができ、裏面FIB加工において場所特定をより容易にし、CADデータとの位置合わせの精度をより向上させることができる。<第3の実施形態>以下に、図11および図12を用いて、第3の実施形態に係る半導体装置について説明する。なお、第3の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[構造]図11は、第3の実施形態に係る半導体装置の断面図を示している。図12は、第3の実施形態に係る半導体装置の第2Nウェルの平面図を示している。図11および図12に示すように、第3の実施形態における半導体装置において、第1の実施形態と異なる点は、第2Nウェルが形成された領域にSTIが形成されている点である。上述したように、回路部65の一部が半導体基板60の裏面側からFIB加工によって修正される場合、半導体基板60内の裏面側で回路部65の修正箇所の直下にトレンチが形成され、NウェルおよびSTIを検知する。第3の実施形態における半導体装置では、半導体基板60の表面側で、かつ平面内において第2Nウェル62が形成された領域に、例えばシリコン酸化膜で構成されたSTIダミーSTI110が形成されている。図11に示すように、このSTI110は、半導体基板60内において、第2Nウェル62よりも浅い位置に形成されている。また、図12に示すように、STI110は、第2Nウェル62よりも小さいパターンである。具体的には、第2Nウェル62が数μm四方~数十μm四方程度であるのに対し、STI110は1μm四方程度である。なお、図12において、STI110は、第2Nウェル62が形成された領域に1つのみ形成されているが、複数形成されていてもよい。[効果]上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、第2Nウェル62が形成された領域に、第2Nウェル62よりも小さいパターンを有するSTIが形成されている。これにより、よりパターンの小さいSTIをマークとして用いることができ、裏面FIB加工において場所特定およびCADデータとの位置合わせの精度をより向上させることができる。<第4の実施形態>以下に、図13および図14を用いて、第4の実施形態に係る半導体装置について説明する。なお、第4の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[構造]図13は、第4の実施形態に係る半導体装置の平面図を示している。なお、図13において、第1Nウェルは省略し、主に第2Nウェルと配線について示している。図13に示すように、第4の実施形態における半導体装置において、第1の実施形態と異なる点は、第2Nウェルが配線の存在しない領域に形成されている点である。より具体的には、第4の実施形態における半導体装置では、半導体基板60の表面側で、かつ上方に配線64が存在しない領域に、第2Nウェル62が形成されている。言い換えると、平面内において延在する複数の配線64間の領域に、第2Nウェル62が形成されている。すなわち、図示するように、第2Nウェル62と配線64とが重ならないように配置されている。これは、後述するように、裏面FIB加工によって配線64を修正する際、第2Nウェル62と配線64とがショートすることを防ぐためである。この第2Nウェル62は配線64の形成前に形成されるが、設計データに基づいて後に配線64が形成されない領域を選択し、その領域に第2Nウェル62を形成する。[効果]上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。ところで、裏面FIB加工によって配線64の一部を修正する際、以下の問題が生じる。図14に示すように、第2Nウェル62の上方に配置された配線64の一部を修正する際、第2Nウェル62に接続孔を形成して配線64の修正箇所を露出する。その後、その接続孔に配線64を修正接続変更するための導電材料140を充填する。すなわち、第2Nウェル62内に、導電材料140が充填される。この第2Nウェル62には、図示せぬコンタクトを介して電圧VDDが印加されている。このため、第2Nウェル62内に導電材料140を形成することで、第2Nウェル62と導電材料140とがショートしてしまう。また、配線64の修正箇所は、全てが完成した後第2Nウェル62および配線64が完成した後に確認され、修正される。このため、第2Nウェル62を避けて配線64を加工することは困難である。これに対し、第4の実施形態では、第2Nウェル62を設計データに基づいて、配線64が存在しない領域に形成される。このため、裏面FIB加工によって配線64の一部を修正する際、接続孔および導電材料140は、第2Nウェル62内に形成されることはない。これにより、上記問題を回避することができ、容易に裏面FIB加工を行うことができる。なお、第1の実施形態乃至第4の実施形態における素子として機能しないダミーウェルおよびダミーSTIは、素子として機能するウェルおよびSTIと同様の工程および同様の方法で形成され得る。また、第2の実施形態乃至第4の実施形態のうちの2つの構造、または全ての構造を互いに組み合わせてもよい。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。