"第1の表面から第2の表面まで貫通する複数の信号用貫通電極に接続され、前記第1及び前記第2の表面に設けられた複数の信号用バンプと、前記第1及び前記第2の表面の前記信号用バンプに隣接し、前記第1の表面側及び前記第2の表面側の互いに対応した位置にそれぞれ配置された複数のダミーバンプを含む第1及び第2のダミーバンプ群を備え、前記第1及び前記第2のダミーバンプ群は、前記第1及び第2のダミーバンプ群のダミーバンプを相互に接続する相互接続部と、前記第1のダミーバンプ群内のダミーバンプを接続する第1のグループ間接続部と、前記第2のダミーバンプ群内のダミーバンプを接続する第2のグループ間接続部を有する半導体チップ。前記第1及び前記第2のダミーバンプ群のダミーバンプを接続する前記相互接続部は、前記第1及び前記第2のダミーバンプ群の互いに対応する位置に設けられたダミーバンプを接続する対応接続部分を含むことを特徴とする請求項1記載の半導体チップ。前記相互接続部は、前記第1及び前記第2のダミーバンプ群の互いに対応しない位置に設けられたダミーバンプを接続する非対応接続部分を更に含むことを特徴とする請求項2記載の半導体チップ。前記非対応接続部分は、複数の非対応接続部を含むことを特徴とする請求項3記載の半導体チップ。前記第1及び前記第2のダミーバンプ群の前記ダミーバンプは直線に沿って列状に配置され、前記第1及び前記第2のダミーバンプ群の前記第1及び前記第2のグループ間接続部を構成するダミーバンプの数を1~N但し、Nは偶数であらわした時、前記第1のグループ間接続部は、互いに隣接する第n1番目のダミーバンプと第n2番目のダミーバンプとの間を接続する部分を備え但し、nはNより小さい奇数、他方、前記第2のグループ間接続部は、互いに隣接する第n番目のダミーバンプと第n1番目のダミーバンプとの間を接続する部分を備えていることを特徴とする請求項1~4のいずれか一項に記載の半導体チップ。前記相互接続部を構成する前記対応接続部分は、前記第1及び第2のダミーバンプ群の第1番目のダミーバンプ群の間に設けられていることを特徴とする請求項5に記載の半導体チップ。前記相互接続部を構成する前記非対応接続部分は、前記第1のダミーバンプ群の第N番目のダミーバンプ以降のダミーバンプと、前記第2のダミーバンプ群の第N1番目のダミーバンプ以降のダミーバンプとの間に設けられていることを特徴とする請求項5又は6記載の半導体チップ。前記第1及び前記第2のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの周辺に、複数列設けられていることを特徴とする請求項5~7のいずれか一項記載の半導体チップ。前記第1及び前記第2のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの周辺に、前記信号用バンプを囲むように設けられていることを特徴とする請求項5~7のいずれか一項記載の半導体チップ。前記第1及び前記第2のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの中央領域に、一列に設けられていることを特徴とする請求項5~7のいずれか一項記載の半導体チップ。前記第1及び前記第2のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの中央領域に、十字型に配列されていることを特徴とする請求項5~7のいずれか一項記載の半導体チップ。請求項1~11のいずれか一項に記載の半導体チップをM個但し、Mは2以上の正整数積層した積層構造を有することを特徴とする半導体装置。前記積層構造を構成する半導体チップのうち、第m但しmは1~Mの正整数番目の半導体チップの前記第2のダミーバンプ群のダミーバンプ上に、第m1番目の半導体チップの前記第1のダミーバンプ群のダミーバンプが積層され、互いに接続されていることを特徴とする半導体装置。前記第m番目の第1のダミーバンプ群の前記相互接続部と、第m1番目の第2のダミーバンプ群の前記相互接続部との間には、前記積層構造の半導体チップの接合状態が正常な時、導通チェック用経路が形成されることを特徴とする請求項13記載の半導体装置。積層された前記半導体チップを搭載する組み込みチップを更に有することを特徴とする請求項14記載の半導体装置。前記組み込みチップは、前記第1番目の半導体チップの前記第1のダミーバンプに接続される測定用バンプと、当該測定用バンプに電気的に接続された測定用パッドを有することを特徴とする請求項15記載の半導体装置。前記組み込みチップは、前記測定用バンプと前記測定用パッドとの間に、前記半導体チップの接合状態が正常か否かを判定する判定回路を有していることを特徴とする請求項16記載の半導体装置。スルーシリコンビアTSVを有する半導体チップを、信号用バンプを介して接合、積層した構造の半導体装置における接合状態を測定する方法であって、前記信号用バンプに隣接した位置に、ダミーバンプを配置しておき、前記接合された半導体チップのダミーバンプ間に導通路を形成するように、前記ダミーバンプ間に配線を施しておき、前記導通路の形成の有無を判定することによって、前記半導体チップの接合状態を測定することを特徴とする半導体装置の測定方法。積層された上下2つの前記半導体チップ間には、前記ダミーバンプが一筆書きで繋ぐように前記配線が形成されていることを特徴とする請求項18記載の半導体装置の測定方法。前記ダミーバンプを用いた接合状態の測定は前記TSVの導通試験前に行われることを特徴とする請求項18又は19記載の半導体装置の測定方法。特許文献1及び2は、いずれも、貫通電極を有する半導体チップを積層し、半導体装置を製品化した後における半導体装置の試験方法を提案しており、しかも、信号用貫通電極を電気的に接続することによって、半導体チップ間の信号線の接続を確認することによって、接合状態を確認している。本発明者等の研究によれば、半導体チップ間に接合不良及び不具合が生じると、接合不良は、信号用貫通電極だけでなく、信号用貫通電極の周辺にも広く及ぶこともあることが見出された。このような接合不良及び不具合を早期に発見できれば、再度、半導体チップを積層し直すことも可能となり、製品の歩留まりを大幅に上げることができるものと考えられる。本発明は、このような観点に基き、半導体チップ間の不具合を早期に発見できる半導体チップ、当該半導体チップを含む半導体装置、及び半導体装置の試験方法を得ようとするものである。本発明の第1の態様によれば、第1の表面から第2の表面まで貫通する複数の信号用貫通電極に接続され、前記第1及び前記第2の表面に設けられた複数の信号用バンプと、前記第1及び前記第2の表面の前記信号用バンプに隣接し、前記第1の表面側及び前記第2の表面側の互いに対応した位置にそれぞれ配置された複数のダミーバンプを含む第1及び第2のダミーバンプ群を備え、前記第1及び前記第2のダミーバンプ群は、前記第1及び第2のダミーバンプ群のダミーバンプを相互に接続する相互接続部と、前記第1のダミーバンプ群内のダミーバンプを接続する第1のグループ間接続部と、前記第2のダミーバンプ群内のダミーバンプを接続する第2のグループ間接続部を有する半導体チップが得られる。具体的に説明すると、前記第1及び前記第2のダミーバンプ群の前記ダミーバンプは直線に沿って列状に配置され、前記第1及び前記第2のダミーバンプ群のダミーバンプの数を1~N但し、Nは偶数であらわした時、前記第1のダミーバンプ群は、互いに隣接する第n1番目のダミーバンプと第n2番目のダミーバンプとの間を接続する部分を備え但し、nはNより小さい奇数、他方、前記第2のダミーバンプ群は、互いに隣接する第n番目のダミーバンプと第n1番目のダミーバンプとの間を接続する部分を備えていることを特徴とする半導体チップが得られる。本発明の第2の態様によれば、上記した半導体チップをM個但し、Mは2以上の正整数積層した積層構造を有し、前記積層構造を構成する半導体チップのうち、第m但しmは1~Mの正整数番目の半導体チップの前記第2のダミーバンプ群のダミーバンプ上に、第m1番目の半導体チップの前記第1のダミーバンプ群のダミーバンプが積層され、互いに接続されていることを特徴とする半導体装置が得られる。この場合、前記第m番目の第1のダミーバンプ群の前記相互接続部と、第m1番目の第2のダミーバンプ群の前記相互接続部との間には、前記積層構造の半導体チップの接合状態が正常な時、導通チェック用経路が形成される。本発明の第3の態様によれば、スルーシリコンビアTSVを有する半導体チップを、信号用バンプを介して接合、積層した構造の半導体装置における接合状態を測定する方法であって、前記信号用バンプに隣接した位置に、ダミーバンプを配置しておき、前記接合された半導体チップのダミーバンプ間に導通路を形成するように、前記ダミーバンプ間に配線を施しておき、前記導通路の形成の有無を判定することによって、前記半導体チップの接合状態を測定することを特徴とする半導体装置の測定方法が得られる。即ち、本発明では、信号用TSVの近傍に、接続チェック用TSV及び導通測定用バンプを配置し、接続チェック用TSVの表面バンプと裏面バンプを接続する配線を変更する。この場合、隣接するダミーバンプを1個置きに接続する。そのとき、表面のダミーバンプと裏面のダミーバンプでは、接続先が逆になるように接続する。例えば、表面のダミーバンプを右隣に接続すると、裏面のダミーバンプは左隣に接続する。このように、表裏に異なる配線を施すことによって、半導体チップを積層し、ダミーバンプを接合した場合、ダミーバンプ間に導通経路を形成することができる。また、積層された半導体チッブに組み込みチップを取り付け、当該組み込みチップに上記した導通経路の端子と直接接続するパッドを設けると共に、判定回路を挿入することにより,接合判定時にのみ、導通経路の端子からの情報を出力する。これによって、判定時の端子パッドを通常の入出力用パッドと共通に使用することができ、且つ,接合面の不具合をも確認できる。よって、組み込みチップに設けられる入出力用パッドを増加させる必要もない。本発明によれば、信号用貫通電極TSVに隣接して、半導体チップの表裏にダミーバンプを配置して、半導体チップの接合部分を通過するような導通経路をダミーバンプ間に形成しておき、当該導通経路を用いて導通試験を実施することによって、簡易的に半導体チップ間の接合状態を容易に判定することができる。更に、本発明では、組み込みチップを積層された半導体チップを取り付けることによって、組み込みチップのパッドを介して、半導体チップ間の接合状態を容易に測定することができる。図1a及びbを参照すると、本発明の一実施形態に係る半導体チップ10を説明する斜視図及び断面図が示されている。図示された半導体チップ10は、DRAMであるものとして説明するが、本発明を適用できる半導体チップはDRAMに限定されるものではない。図1a及びbに示されているように、半導体チップ10は、矩形形状を有している。説明の都合上、図1a及びbの下面を第1の表面P1と呼び、図1a及びbの上面を第2の表面P2と呼ぶものとする。半導体チップ10の中央部には、当該半導体チップ10の第1の表面P1から第2の表面P2まで貫通する多数の信号用貫通電極以下、信号用TSVと略称するが形成されている。ここで、信号用TSVは、単に、データ信号、アドレス信号、クロック信号を送受する所謂信号用送受用TSVだけでなく、電源電圧を供給するTSVも信号用TSVをも含むものとする。第1及び第2の表面P1及びP2上には、それぞれ第1及び第2の信号用バンプ121及び122が信号用TSV上に設けられている。このため、第1及び第2の信号用バンプ121及び122は、対応する信号用TSVを介して一対一に対応する位置で互いに電気的に接続されている。即ち、第1及び第2の信号用バンプ121、122は、半導体チップ10における第1及び第2の表面P1及びP2の互いに対応する位置に配置されている。図1に示された半導体チップ10には、更に、信号用TSVに接続された第1及び第2の信号用バンプ121及び122の領域を左右両側から挟むように、ダミーバンプ列15a及び15bが、第1及び第2の表面P1及びP2上に、第1及び第2の信号用バンプ121及び122に対して隣接して配列されている。ここで、ダミーバンプ列15a及び15bは互いに同一な構成を備えているため、以下で、ダミーバンプ列15aについて主に説明する。ダミーバンプ列15aは、第1の表面P1に形成された第1のダミーバンプ群151と、第2の表面P2に形成された第2のダミーバンプ群152とを備え、第1及び第2のダミーバンプ群151及び152は、後述するように、第1及び第2の信号用バンプ121及び122とは異なる接続関係を有している。ここで、図2aを参照して、各信号用バンプ121、122と信号用TSVとの構成をより具体的に説明する。図2aに示すように、半導体チップ10は、シリコン基板21と、当該シリコン基板21上に形成された絶縁体層23を有し、シリコン基板21には、絶縁体層23の一部にまで延在する信号用TSV25が設けられおり、第1の信号用バンプ121に接続されている。また、各信号用TSV25の周囲には、絶縁リング27が形成されている。他方、絶縁体層23内には、多層メタル配線29が設けられており、多層メタル配線29は、第2の信号用バンプ122に接続されるとともに、信号用TSVにも電気的に接続されている。図2aからも明らかな通り、第1の信号用バンプ121と第2の信号用バンプ122は、1対1に対応した関係で電気的に接続されている。図2bには、図2aの接続関係を簡略化した図が示されている。図2bからも明らかな通り、図2aの信号用TSV25と多層メタル配線27が簡略化され、各第1の信号用バンプ121が対応位置にある第2の信号用バンプ122に電気的に接続されていることが示されている。図3aを参照すると、図1に示されたダミーバンプ群151、152を構成する各ダミーバンプの接続関係が示されている。第1のダミーバンプ群151の各ダミーバンプ151d1~d3は半導体チップ10の第1の表面P1に設けられ、第2のダミーバンプ群152の各ダミーバンプ152d1~d3は半導体チップ10の第2の表面P2に設けられている。第1及び第2のダミーバンプ群151、152を構成するダミーバンプ151d1~d3、152d1~d3は、第1及び第2の信号用バンプ121、122と同様に、互いに対応した位置に設けられている。更に、第1のダミーバンプ群151の各ダミーバンプ151d1~d3は、それぞれ、半導体チップ10を形成するシリコン基板21中に設けられたダミー用TSV31a~cと電気的に接続され、各ダミー用TSV31a~cの周辺には、絶縁リング32が設けられている。更に、ダミー用TSV31aは絶縁体層23内の第1のダミー用多層メタル配線33aに接続されている。ダミー用TSV31b及び31cは第2のダミー用多層メタル配線33bに接続されている。他方、第2のダミーバンプ群152のダミーバンプ152d1~152d3は、ダミー用TSV31a~cに直接接続されていない点で、図2に示された信号用バンプ121、122と異なっている。即ち、図3aに示された例では、ダミーバンプ152d1と152d2は、第3のダミー用多層メタル配線33cによって互いに接続されており、他方、ダミーバンプ152d3は第4のダミー用多層メタル配線33dに接続されている。絶縁体層23内には、ダミー用TSV31a~31cとは関係なく、多層配線を施すことができるから、本発明では、絶縁体層23内に、ダミー用多層メタル配線33a~33cを設けることによって、ダミー用TSV31a~31c間の配線を行っている。このため、ダミー用TSV31a~31c間の配線は信号用TSVの配線と異なっている。図3bを参照すると、図3aに示したダミーバンプ151d1~d3、152d1~152d3間の接続関係が簡略化して示している。即ち、図3bに示されているように、ダミーバンプ151d2はダミーバンプ151d3と接続され、他方、ダミーバンプ151d1は他のダミーバンプに接続されていない。また、ダミーバンプ152d1とダミーバンプ152d2とが接続され、ダミーバンプ152d3は他のダミーバンプに接続されていない。図4を参照して、本発明の一実施形態に係る半導体チップの具体的構成について説明する。図4は、図1に示されたダミーバンプ列15aの部分の断面図であり、ここでは、半導体チップ10の第1の表面P1に、第1のダミーバンプ群151を構成するダミーバンプに、図の右側から順次、1~N但し、Nは偶数までの番号が付され、Nを越えるダミーバンプには、N1、N2の番号が付されている。即ち、図示された第1のダミーバンプ群151は、第1番目のダミーバンプ151d1~第N2番目151dN2のダミーバンプ151dN2を備え、第2のダミーバンプ群152は、第1番目のダミーバンプ152d1~第N2番目のダミーバンプ152dN2を備えている。第1及び第2のダミーバンプ群151及び152を構成するダミーバンプは互いに1対1に対応した位置に設けられている。図4からも明らかな通り、第1番目のダミーバンプ151d1と152d1とは互いに接続され、また、第N番目のダミーバンプ151dNと第N1番目のダミーバンプ152dN1、第N1番目のダミーバンプ151dN1と第N2番目のダミーバンプ152dN2、及び、第N2番目のダミーバンプ151dN2と第N番目のダミーバンプ152dNとがそれぞれ接続されている。このように、第1及び第2のダミーバンプ群151及び152のダミーバンプを接続する接続部分を相互接続部と呼ぶ。更に、第1のダミーグループ群151の第2~第N番目のダミーバンプ151d2~151dNは、互いに隣接する2つのダミーバンプ、例えば、151d2と151d3、151d4と151d5、...151dN-1と151dNのように、第1のダミーグルーブ151間で相互に接続されている。第1のダミーバンプ群151内のダミーバンプを接続する接続部分を第1のグループ間接続部と呼ぶ。一方、第2のダミーグループ群152における第1~第N-1番目のダミーバンプ152d2~152dN-1も互いに隣接する2つのダミーバンプ、例えば、152d1と152d2、152d3と152d4、...152dN-2と152dN-1間で相互に接続されている。第2のダミーバンプ群152内のダミーバンプを接続する接続部分を第2のグループ間接続部と呼ぶ。このように、第1及び第2の表面P1,P2の隣接するダミーバンプを1個置きに接続すると共に、第1の表面P1のダミーバンプと、第2の表面P2のダミーバンプとでは、接続先を逆にしている。即ち、第1の表面P1のダミーバンプ例えば、151d3を右隣に接続した場合、第2の表面P2のダミーバンプ例えば、152d3を左隣に接続した構成となっている。更に、図4に示された第1及び第2の表面P1、P2の第1及び第2のグループ間接続部の構成は、第1及び前記第2のグループ間接続部を構成するダミーバンプの数を1~NNは偶数であらわした時、前記第1のグループ間接続部は、互いに隣接する第n1番目のダミーバンプと第n2番目のダミーバンプとの間を接続する部分を備え但し、nはNより小さな奇数、他方、前記第2のグループ間接続部は、互いに隣接する第n番目のダミーバンプと第n1番目のダミーバンプとの間を接続する部分を備えているとも言い換えることができる。本発明では、図4に示されたダミーバンプ群151、152を備えた半導体チップ10を複数用意しておき、これら複数の半導体チップを積層することによって、積層構造の半導体装置を構成する。即ち、積層される半導体チップ10は、同一の構造のダミーバンプ群151、152及び信号用バンプ121、122を有している。図5を参照すると、図4に示された半導体チップ10を4個積層することによって構成された半導体装置が示されており、ここでは、第1~第4の半導体チップ101、102、103、及び104の順で、積層されている場合が示されている。各半導体チップ101~104は、図4に示された半導体チップ10と同一の構成を備え、第1及び第2のダミーバンプ群部分のみが示されている。第1及び第2の半導体チップ101、102の間に、接合面1が形成され、同様に、第2及び第3の半導体チップ102、103の間に、接合面2、第3及び第4の半導体チップ103、104の間に、接合面3が形成されている。図5において、第1の半導体チップ101の第1のダミーバンプ群の第1番目のダミーバンプ151d1は、半導体チップ101の第2のダミーバンプ群の第1番目のダミーバンプ151d2に接続されると共に、第2の半導体チップ102の第1番目のダミーバンプ151d1、152d1に接続され、同様に、第3~第4の半導体チップ103及び104の第1番目のダミーバンプ151d1、152d1にも電気的に接続されている。更に、第1の半導体チップ101における第2のダミーバンプ群内の第2番目のダミーバンプ152d2は、第2の半導体チップ102における第1のダミーバンプ群内の第2番目のダミーバンプ151d2に接続され、第2の半導体チップ102における第3番目のダミーバンプ151d3を通して、第1の半導体チップ101の第3番目のダミーバンプ152d3に接続されている。以下同様にして、第1の半導体チップ101と第2の半導体チップ102のダミーバンプは、互いに接続され、第2の半導体チップ102のダミーバンプ151Nと、第1の半導体チップ101のダミーバンプ152Nまで順次接続されている。このダミーバンプの接続関係は、第2及び第3の半導体チップ102、103とのダミーバンプ接続関係及び第3及び第4の半導体チップ103、104のダミーバンプ接続関係においても同様である。また、第1の半導体チップ101における第2のダミーバンプ群152内の第N番目のダミーバンプ152dNは、第2の半導体チップ102における第1のダミーバンプ群151内の第N番目のダミーバンプ151dNと接続されている。更に、第1の半導体チップ101における第N1番目のダミーバンプ152dN1は、第2の半導体チップ102における第N1番目のダミーバンプ151dN1に接続され、第1の半導体チップ101における第N2番目のダミーバンプ152dN2は、第2の半導体チップ102における第N2番目のダミーバンプ151dN2に接続されている。以下同様にして、第2及び第3の半導体チップ102、103に設けられダミーバンプ152dN2とダミーバンプ151dN2との接続及びダミーバンプ152dN2とダミーバンプ151dN2との接続が行われている。第3及び第4の半導体チップ103、104との接続も同様である。この結果、各半導体チップ101~104における第1及び第2のダミーバンプ151と152との相互接続部は、第1~第4の半導体チップを相互に接続している。図4の右端に示されたダミーバンプ151d1を端子0とした場合、当該端子0に接続された導通経路は、接合面1を往復する形で、第2の半導体チップ102のダミーバンプ151dNから、第1の半導体チップ101のダミーバンプ152dNを通って、第1の半導体チップ101の左端に設けられたダミーバンプ151dN2まで続いている。左端に設けられたダミーバンプ151dN2を端子1とすると、端子0と端子1との間の導通路は、接合面1を横切っていることが分る。更に、端子0から接合面2まで延びる導通経路は、第2の半導体チップ102の第2の表面に形成されたダミーバンプ152d1と152d2とのグループ内接続部を通して、第3の半導体チップ103の第1の表面に形成されたダミーバンプ151d2に接続されており、以下、接合面2を交互に往復する形で、第2の半導体チップ102のダミーバンプ152dNに達し、当該ダミーバンプ152dNから相互接続部を通して,端子2で示された第1の半導体チップ101のダミーバンプ151dN1に接続されている。これによって、接合面2を横切る導通経路が形成されていることになる。また、端子0から接合面3まで延びる導通経路は、第3の半導体チップ103の第2の表面に形成されたダミーバンプ152d1と152d2とのグループ内接続部を通して、第4の半導体チップ104の第1の表面に形成されたダミーバンプ151d2に接続されており、以下、接合面3を交互に往復する形で、第3の半導体チップ103のダミーバンプ152dNに達し、当該ダミーバンプ152dNから相互接続部を通して,端子3で示された第1の半導体チップ101のダミーバンプ151dN1に接続されている。これによって、接合面3を横切る導通経路が形成されていることになる。上記した構成を備えた半導体装置では、前述した構成のダミーバンプを第1~第4の半導体チップ101~104に設けることにより、接合面1~3の導通状態を試験することができる。図6を参照すると、図5に示された半導体チップ101~104を含む半導体装置の信号用TSVと信号用バンプ121、122の接続状態が示されている。図6からも明らかな通り、各信号用TSVは、第1の半導体チップ101の下面に設けられた信号用バンプ121から第4の半導体チップ104の上面に設けられた信号用バンプ122まで、それぞれ電気的に連続的に接続されており、積層方向に延びる導通路を形成している。図7を参照して、本発明による効果を説明する。図7には、図1と同様に、ダミーバンプ列15a、15bを信号用バンプ領域の両側に位置付けた2つの半導体チップ101及び102を接合した場合が示されている。本発明者等の観察によれば、信号用バンプ領域の接合不良が発生する場合が見受けられた。接合部に絶縁体が介在したり、信号用バンプ122等のサイズが不均一である場合に、接合不良が生じることが判明した。このような接合不良は、単に信号用バンプ領域に留まらず、信号用バンプ領域に隣接した部分にも影響を及ぼすことが多く見られた。即ち、図7に示すように、接合不良領域30は、複数の信号用バンプ122を含む広範囲に亘る場合があった。このように、広範囲に亘る接合不良が製品化後に発見されると、製品全体が不良品となり、製品の歩留まりを著しく低下させる一因ともなっていた。本発明は、図5に示したように、ダミーバンプを各半導体チップに設けておくことにより、上記したような接合不良を早期に且つ簡単に検出することができる。図8には、図7のA-B間の断面が示されており、第1の半導体チップ101と第2の半導体チップ102との間の接合面に、絶縁体32が介在し、当該絶縁体32は、単に信号用バンプの間だけでなく、信号用バンプに隣接したダミーバンプの形成領域にも及んでいる例が示されている。図8に示された例では、第1及び第2の半導体チップ101、102間の2つのダミーバンプ間に、絶縁体32が付着し、第1及び第2の半導体チップ101、102間に、オープン部分が生じる場合が示されている。この場合、右端の端子0と左端の端子1との間で導通試験を行うと、端子0と端子1との間は、オープンとなり、端子0と1との間に、接合を阻害する何らかの接合不良が発生していることが分る。したがって、本発明に係る半導体装置は、半導体チップ間に接合を阻害する何らかの要因が発生した場合、所定ダミーバンプ間で導通試験を行うことにより、早期に且つ簡単に接合不良を検出できる。上記した実施形態では、ダミーバンプ列15a,15bを図1aに示したように配置した例について述べたが、ダミーバンプ列の配置は図1aに限定されないことは言うまでも無い。図9a及びbを参照すると,本発明の他の実施形態に係る半導体チップ10aの例が示されている。この例では、信号用バンプ122の領域の4辺を囲むように、ダミーバンプ列15cが配置されており、当該ダミーバンプ列15cは、図9bに示すように、半導体チップ10aの第1の表面下面P1に設けられた第1のダミーバンプ群151、第2の表面上面P2に設けられた第2のダミーバンプ群152を有していることは、図1a及びbに示された半導体チップ10と同様である。尚、第1及び第2のダミーバンプ群151、152は、各辺毎に独立して図5と同様な形式で接続されても良いし、4辺連続した形式で接続されても良い。図10a及びbには、本発明の更に他の実施形態に係る半導体チップ10bが示されている。この例は、半導体チップ10bの中央部に、信号用TSVに接続された信号用バンプ122が存在しない場合、半導体チップ10bの中央部に、ダミーバンプ列15dを直線状に配置した例である。この例に係るダミーバンプ列15dは、第1の表面P1及び第2の表面P2に、それぞれ第1及び第2のダミーバンプ群151及び152を備えている。これら第1及び第2のダミーバンプ群151及び152は、例えば、図5に示された形式で、相互に接続することにより、半導体チップ10bを積層した場合に、導通試験を簡単に行うことができる。図11a及びbには、本発明の他の実施形態に係る半導体チップ10cが示されており、ここでは、半導体チップ11cの中央部に十字形状に、信号用バンプ122の無配列領域が存在する場合に、ダミーバンプ列15eを十字形状に配置した例が示されている。この例においても、ダミーバンプ列15eは、第1の表面P1側に設けられた第1のダミーバンプ群151と、第2の表面P2側に設けられた第2のダミーバンプ群152とを有している。第1及び第2のダミーバンプ群151、152間の接続は、十字形状の各辺毎に独立しても良いし、2つの辺に連続した形で行っても良い。尚、上記した例は、第1及び第2のダミーバンプ群を直線状に配列した場合についてのみ説明したが、本発明に係るダミーバンプ群の配列は必ずしも直線に限定されることなく、曲線状に配列されても良い。図12を参照すると、積層構造例えば、図5及び図6の積層構造を搭載する組み込みチップ40が示されている。即ち、当該組み込みチップ40は、図5等に示された積層された半導体チップ101~104と共に、半導体装置の一部を構成する。ここで、組み込みチップ40は、例えば、DRAMのインターフェースチップであっても良い。図示された組み込みチップ40は、矩形形状を有し、その中央領域に信号用TSV41を備えると共に、中央領域を挟む2つの領域にそれぞれ一列に配置された導通測定用TSV42を備えている。更に、各列の導通測定用TSV42は、例えば、図5の第1の半導体チップ101の第1のダミーバンプ群151に接続されている。また、導通測定用TSV42は、導通用接続配線43を介して、判定回路44に接続され、各判定回路44は、入出力信号パッド45に接続されている。この例では、入出力信号パッド45は、通常の入出力信号の入出力に使用されると共に、導通測定の際、接合判定コントロール信号を入力し、測定結果を出力するためにも兼用されるものとする。図5の説明からも明らかな通り、導通測定は、例えば、接合面1、2、及び3における接合を判定するための測定であるから、接合判定用に兼用される信号パッド45は接合面1、2、及び3の測定に使用される端子0~3の数に応じた数に、接合判定コントロール信号を入力されるパッドの数を加えただけ設けられれば良い。図12に示された判定回路44は、図13に示された構成を備えている。即ち、判定回路44は入出力信号用パッド45に接続されると共に、接合判定コントロール信号を受けて、導通用接続配線43を選択し、選択された導通用接続配線43からの出力信号を接合部に応じた入出力用パッドに出力するように構成されている。具体的には、判定回路44は図14に示されているように、MOSトランジスタによって構成されれば良い。図示されたMOSトランジスタはNチャンネルMOSトランジスタによって形成され、ドレイン及びソースを導通用接続配線43及び入出力用パッド45に接続されている。当該MOSトランジスタは、ゲートに与えられる接合判定コントロール信号を受けてオンし、導通用接続配線43からの信号、即ち,導通試験結果をあらわす信号を入出力用パッドに出力する。図15を参照して、図5に示された半導体装置を例にとって、図13及び14に示された判定回路44の動作を説明する。ここでは、図5の端子0に対応する入出力用パッド45に、ハイレベルの信号が与えられ、端子1、2、及び3に対応した入出力用パッド45に、導通試験結果をあらわす信号が出力されるものとする。図15の例では、端子0と端子1間の導通経路を含む接合面には不良がなく、他方、端子0と端子2間の導通経路を含む接合面には接合不良が発生し、オープン状態になっている場合が示されている。この場合、共通接点である端子0に対応する入出力用パッド45には、ハイレベルの信号が与えられている。この状態で、時点t1において接合判定コントロール信号が与えられると、端子1に接続された導通用接続配線43が選択されて、端子1からの導通試験結果を表す信号が対応する入出力パッド45に出力される。この場合、端子0と端子1との間の導通経路には問題がないため、端子1に与えられたハイレベルの信号が端子1に対応した入出力パッド45から出力される。一方、端子0と端子2との間の導通経路は、オープンになっているため、端子0からハイレベルの信号が与えられ、接合判定コントロール信号によって、端子2に対応する入出力パッド45が選択されても、端子2の入出力パッド45の状態はローレベルのままである。したがって、入出力パッド45に出力される信号のレベルを検出、測定することによって、半導体チップ101~104間の接合面の状態を知ることができる。即ち、図12~15を参照して説明した半導体装置の測定方法は、スルーシリコンビアTSVを有する半導体チップを、信号用バンプを介して接合、積層した構造の半導体装置における接合状態を測定する方法である。この場合、信号用バンプに隣接した位置に配置されたダミーバンプを配置すると共に、当該ダミーバンプ間に、導通路が形成されるように、接合された半導体チップのダミーバンプ間に配線を施す。この場合、積層された上下2つの半導体チップ間には、ダミーバンプを一筆書きで繋ぐように配線が設けられている。このように配線されたダミーバンプ間における導通経路の形成の有無を判定することによって、本発明では、積層された半導体チップの接合状態を測定することができる。次に、図16を参照して、本発明の更に他の実施形態に係る半導体チップの具体的構成について説明する。図16は、図4に対応したダミーバンプ列を示し、半導体チップ10の第1の表面P1及び第2の表面P2に、それぞれ、第1及び第2のダミーバンプ群161及び162を備えている。図示された第1のダミーバンプ群161は、第1番目のダミーバンプ161d1~第15番目のダミーバンプによって構成され、同様に、第2のダミーバンプ群162は、第1番目のダミーバンプ162d1~第15番目のダミーバンプ162d15によって構成されている。第1及び第2のダミーバンプ群161及び162を構成するダミーバンプは、互いに1対1に対応した位置に設けられている。尚、本発明は、第1及び第2のダミーバンプ群161及び162を構成するダミーバンプの数に制限されないことは言うまでも無い。図16に示された第1及び第2のダミーバンプ群161及び162の接続関係は、図4に示された第1及び第2のダミーバンプ群151及び152の接続関係と異なっている。この接続関係により、後述するように、半導体チップ10が積層された場合、第1及び第2のダミーバンプ群161及び162間に、不具合即ち、ショート部分が発生するのを検出できる。具体的に説明すると、図16に示された第1及び第2のダミーバンプ群161及び162は、実線及び破線で示されているように、それぞれ一つ置きに配置された2つのダミーバンプを上下に数珠繋ぎに接続した構成を有している。即ち、第1の表面P1側に設けられた第1のダミーバンプ群161のうち、奇数番目のダミーバンプ161d1と161d3、161d5と161d7等が、互いに接続され、他方、第2の表面P2側に設けられた奇数番目のダミーバンプ例えば、161d3と161d5:161d7と161d9も互いに接続されている。即ち、第1及び第2の表面P1及びP2側の奇数番目のダミーバンプは、上下交互に数珠繋ぎの形式で接続されている。更に、第1の表面P1側の第1のダミーバンプ群161の偶数番目のダミーバンプ例えば、161d4と161d6:161d8と161d10は互いに接続されており、第2の表面P2側の第1のダミーバンプ群161の偶数番目のダミーバンプ例えば、162d2と162d4:162d6と162d8と互いに接続されている。このように、第1及び第2の表面P1及びP2側の偶数番目のダミーバンプも、上下交互に数珠繋ぎされた接続関係を有している。尚、第2の表面P2の第1及び第2のダミーバンプ162d1及び162d2は図示しない外部端子に接続されているものとする。また、第1の表面P1側の偶数番目の終端部を構成するダミーバンプ161d14及び第1の表面P1側の奇数番目の終端部を構成するダミーバンプ161d15は、それぞれ異なる接地電源例えば、VSSQとVSSに接続されている。図16に示されたダミーバンプ群161、162を備えた半導体チップ10を積層することによって、積層構造の半導体装置を構成する。即ち、積層される半導体チップ10は、図16に示されたダミーバンプ群161、162と同一のダミーバンプ群161及び162を有している。図17を参照すると、図16に示された半導体チップ10を2個積層することによって構成された半導体装置が示されている。図17では、第1及び第2の半導体チップ101及び102が積層されており、第1及び第2の半導体チップ101及び102間に、ショート部分50が発生している場合が示されている。図示された例では、第1の半導体チップ101の第2の表面P2側の第11番目のダミーバンプ162d11と第12番目のダミーバンプ162d12と、第2の半導体チップ102の第1の表面P1側の第11番目のダミーバンプ161d11と第12番目のダミーバンプ161d12との間に、ショート部分50が発生している。図16に示された構成のダミーバンプ群を備えた半導体チップ101、102が積層されると、図17に示されたショート部分50の発生を検出できる。前述したように、第1及び第2の半導体チップ101及び102の第14番目及び第15番目のダミーバンプ161d14及び161d15は、それぞれ別の接地電源に接続されている。図示された例では、第2の半導体チップ102の第2番目のダミーバンプ161d2に外部から電圧を印加して、第2番目のダミーバンプ161d2と、第14番目のダミーバンプ161d14との間の導通試験が行なわれる。この場合、第2の半導体チップ101と第2の半導体チップ102には、第2のダミーバンプ162d2から、破線で示すような電流経路が形成される。破線で示された電流経路は、ショート部分50におけるダミーバンプ162d12及び161d12を通して、第2の半導体チップ102の第14番目のダミーバンプ162d14に達する。同様に、ショート部分50の第11番目のダミーバンプ162d11第1の半導体チップ101及び161d11第2の半導体チップ102を通して、第2の半導体チップ102の第15番目のダミーバンプ161d15に達する実線で示す電流経路を形成される。第2の半導体チップ102の第14番目のダミーバンプ162d14及び第15番目のダミーバンプ161d15は、それぞれ接地されているから、ショート部分50を介して、2つのDC接続パスが形成されることになる。このように、複数のDCパスが形成されることを検出することによって、積層された半導体装置にショート部分50のような不具合が発生したことを検出できる。ダミーバンプを用いた本発明の測定は、信号用TSVに個々に接触して行われる信号用TSVの導通試験前に行うことが望ましい。このように、本発明は、接合することで導通経路を内部に完成させるTSV内部配線パターンを半導体チップ内に導入すること、及び、組み込みチップを設けて導通経路の導通経路の確認を行うことを特徴としている。即ち、本発明の特徴を列挙すると以下の通りである。本発明によれば、第1の表面から第2の表面まで貫通する複数の信号用貫通電極に接続され、前記第1及び前記第2の表面に設けられた複数の信号用バンプと、前記第1及び前記第2の表面の前記信号用バンプに隣接し、前記第1の表面側及び前記第2の表面側の互いに対応した位置にそれぞれ配置された複数のダミーバンプを含む第1及び第2のダミーバンプ群を備え、前記第1及び前記第2のダミーバンプ群は、前記第1及び第2のダミーバンプ群のダミーバンプを相互に接続する相互接続部と、前記第1のダミーバンプ群内のダミーバンプを接続する第1のグループ間接続部と、前記第2のダミーバンプ群内のダミーバンプを接続する第2のグループ間接続部を有する半導体チップが得られる。この場合、半導体チップは、前記第1及び前記第2のダミーバンプ群のダミーバンプを接続する前記相互接続部は、前記第1及び前記第2のダミーバンプ群の互いに対応する位置に設けられたダミーバンプを接続する対応接続部分を含んでいる。また、前記相互接続部は、前記第1及び前記第2のダミーバンプ群の互いに対応しない位置に設けられたダミーバンプを接続する非対応接続部分を更に含み、前記非対応接続部分は、複数の非対応接続部を含むことが望ましい。具体的に説明すると、本発明によれば、前記第1及び前記第2のダミーバンプ群の前記ダミーバンプは直線に沿って列状に配置され、前記第1及び前記第2のダミーバンプ群の前記第1及び前記第2のグループ間接続部を構成するダミーバンプの数を1~N但し、Nは偶数であらわした時、前記第1のグループ間接続部は、互いに隣接する第n1番目のダミーバンプと第n2番目のダミーバンプとの間を接続する部分を備え但し、nはNより小さい奇数、他方、前記第2のグループ間接続部は、互いに隣接する第n番目のダミーバンプと第n1番目のダミーバンプとの間を接続する部分を備えていることを特徴とする半導体チップが得られる。ここで、前記相互接続部を構成する前記対応接続部分は、前記第1及び第2のダミーバンプ群の第1番目のダミーバンプ群の間に設けられ、前記相互接続部を構成する前記非対応接続部分は、前記第1のダミーバンプ群の第N番目のダミーバンプ以降のダミーバンプと、前記第2のダミーバンプ群の第N1番目のダミーバンプ以降のダミーバンプとの間に設けられていることが望ましい。本発明によれば、前記第1及び前記第2のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの周辺に、複数列設けられていることを特徴とする半導体チップが得られる。また、本発明によれば、前記第1及び前記第2のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの周辺に、前記信号用バンプを囲むように設けられていることを特徴とする半導体チップが得られる。また、前記第1及び前記第2のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの中央領域に、一列に設けられていても良いし、前記第1及び前記第2のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの中央領域に、十字型に配列されていても良い。更に、本発明によれば、上記した半導体チップをM個但し、Mは2以上の正整数積層した積層構造を有することを特徴とする半導体装置が得られる。この場合、前記積層構造を構成する半導体チップのうち、第m但しmは1~Mの正整数番目の半導体チップの前記第2のダミーバンプ群のダミーバンプ上に、第m1番目の半導体チップの前記第1のダミーバンプ群のダミーバンプが積層され、互いに接続される。この構成では、前記第m番目の第1のダミーバンプ群の前記相互接続部と、第m1番目の第2のダミーバンプ群の前記相互接続部との間には、前記積層構造の半導体チップの接合状態が正常な時、導通チェック用経路が形成される。本発明によれば、更に、積層された前記半導体チップを搭載する組み込みチップを更に有する半導体装置が得られる。この場合、前記組み込みチップは、前記第1番目の半導体チップの前記第1のダミーバンプに接続される測定用バンプと、当該測定用バンプに電気的に接続された測定用パッドを有している。また、前記組み込みチップは、前記測定用バンプと前記測定用パッドとの間に、前記半導体チップの接合状態が正常か否かを判定する判定回路を有することが望ましい。"