第1導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第1導電形のドリフト層と、前記ドリフト層上に形成された第2導電形のベース層と、前記ベース層上に選択的に形成された第1導電形のソース層と、前記ソース層の上面から前記ベース層を貫通する複数のトレンチの内面上に形成されたゲート絶縁膜と、前記トレンチの内部に埋め込まれたゲート電極と、前記ゲート電極の上面を覆うように前記トレンチ上に形成され、少なくとも上面が前記ソース層の上面より上に位置する層間絶縁膜と、前記層間絶縁膜上に形成され、導電性または絶縁性のコンタクトマスクと、を備えたことを特徴とする半導体装置。前記トレンチ内における前記ゲート電極及び前記ゲート絶縁膜よりも下方に設けられた埋込電極と、前記埋込電極と前記ドリフト層との間に形成されたトレンチ底部絶縁膜と、をさらに備えたことを特徴とする請求項1記載の半導体装置。前記ベース層の上面における前記トレンチの相互間の領域には、前記ベース層の内部に到達するコンタクトトレンチが形成されており、前記ソース電極は前記コンタクトトレンチ内に埋め込まれていることを特徴とする請求項1または2に記載の半導体装置。前記ドレイン層、前記ドリフト層、前記ベース層及び前記ソース層はシリコンによって形成されており、前記コンタクトマスクはシリコン酸化物を含むことを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記ドレイン層、前記ドリフト層、前記ベース層及び前記ソース層はシリコンによって形成されており、前記コンタクトマスクはシリコンを含むことを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記コンタクトマスクと前記ソース電極との間に設けられた絶縁膜をさらに備えたことを特徴とする請求項5記載の半導体装置。前記コンタクトマスクを覆い、前記ソース層に接したソース電極を備えたことを特徴とする請求項1~6のいずれか1つに記載の半導体装置。第1導電形のドレイン層上に、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第1導電形のドリフト層が形成された半導体基板上に、一方向に延びる複数の開口部が形成されたハードマスクを形成する工程と、前記ハードマスクをマスクとしてエッチングを行い、前記半導体基板における前記ドレイン層の上面より上の部分に、前記一方向に延びる複数のトレンチを形成する工程と、前記トレンチの内面上にゲート絶縁膜を形成する工程と、前記トレンチの内部に導電材料を埋め込んで、ゲート電極を形成する工程と、前記ゲート電極上に、少なくとも上面が前記半導体基板の上面より上で、前記ハードマスクの上面より下になるように層間絶縁膜を形成する工程と、前記ハードマスクの間における前記層間絶縁膜上に、コンタクトマスクを形成する工程と、前記コンタクトマスクをマスクとしてエッチングを行い、前記ハードマスクを除去する工程と、前記コンタクトマスクをマスクとしてエッチングを行うことにより、前記トレンチの相互間における前記半導体基板の上面から前記ベース層に到達するようにコンタクトトレンチを形成する工程と、前記半導体基板における前記ゲート電極の下面よりも上方に位置する部分に、前記コンタクトマスクをマスクとして不純物を導入することにより、第2導電形のベース層を形成する工程と、前記コンタクトマスクをマスクとして不純物を導入することにより、前記ベース層の上部における前記トレンチに接する部分に、第1導電形のソース層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記トレンチの内面上にトレンチ底部絶縁膜を形成する工程と、前記トレンチの底部に導電材料を埋め込んで埋込電極を形成する工程と、前記トレンチ底部絶縁膜における前記埋込電極の上面より上の部分を除去する工程と、をさらに備え、前記ゲート絶縁膜を形成する工程において、前記ゲート絶縁膜は、前記トレンチの内面上における前記埋込電極上の部分及び前記埋込電極の上面上に形成し、前記ゲート電極を形成する工程において、前記ゲート電極は、前記トレンチの内部における前記埋込電極上に導電材料を埋め込んで形成することを特徴とする請求項8記載の半導体装置の製造方法。前記ハードマスクの開口部の相互間の幅を細くして、前記ソース層の上面を露出させる工程と、をさらに備えたことを特徴とする請求項8または9に記載の半導体装置の製造方法。前記コンタクトマスクを覆い、前記ソース層に接し、前記コンタクトトレンチを埋めるようにソース電極を形成する工程を備えたことを特徴とする請求項8~10のいずれか1つに記載の半導体装置の製造方法。前記半導体基板はシリコンによって形成されており、前記コンタクトマスクはシリコンを含み、前記コンタクトマスクを酸化する工程をさらに備えたことを特徴とする請求項8~11のいずれか1つに記載の半導体装置の製造方法。本発明の実施形態は、高集積化を図ることができる半導体装置及びその製造方法を提供する。実施形態に係る半導体装置は、第1導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第1導電形のドリフト層と、前記ドリフト層上に形成された第2導電形のベース層と、前記ベース層上に選択的に形成された第1導電形のソース層と、前記ソース層の上面から前記ソース層及び前記ベース層を貫通する複数のトレンチの内面上に形成されたゲート絶縁膜と、前記トレンチの内部に埋め込まれたゲート電極と、前記ゲート電極の上面を覆うように前記トレンチ上に形成され、少なくとも上面が前記ソース層の上面より上に位置する層間絶縁膜と、前記層間絶縁膜上に形成され、導電性または絶縁性のコンタクトマスクと、を備える。また、実施形態に係る半導体装置の製造方法は、第1導電形のドレイン層上に、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第1導電形のドリフト層が形成された半導体基板上に、一方向に延びる複数の開口部が形成されたハードマスクを形成する工程と、前記ハードマスクをマスクとしてエッチングを行い、前記半導体基板における前記ドレイン層の上面より上の部分に、前記一方向に延びる複数のトレンチを形成する工程と、前記トレンチの内面上にゲート絶縁膜を形成する工程と、前記トレンチの内部に導電材料を埋め込んで、ゲート電極を形成する工程と、前記ゲート電極上に、少なくとも上面が前記半導体基板の上面より上で、前記ハードマスクの上面より下になるように層間絶縁膜を形成する工程と、前記ハードマスクの間における前記層間絶縁膜上に、コンタクトマスクを形成する工程と、前記コンタクトマスクをマスクとしてエッチングを行い、前記ハードマスクを除去する工程と、前記コンタクトマスクをマスクとしてエッチングを行うことにより、前記トレンチの相互間における前記半導体基板の上面から前記ベース層に到達するようにコンタクトトレンチを形成する工程と、前記半導体基板における前記ゲート電極の下面よりも上方に位置する部分に、前記コンタクトマスクをマスクとして不純物を導入することにより、第2導電形のベース層を形成する工程と、前記コンタクトマスクをマスクとして不純物を導入することにより、前記ベース層の上部における前記トレンチに接する部分に、第1導電形のソース層を形成する工程と、を備える。第1の実施形態以下、図面を参照しつつ、本発明の実施形態について説明する。以下の実施形態では、半導体装置として、トレンチゲート型のMOSFETMetalOxideSemiconductorFieldEffectTransistorを例に挙げるが、IGBTInsulatedGateBipolarTransistorであってもよい。IGBTの場合、以下に説明するn形のドレイン層15を、p形のコレクタ層に置き換えればよい。また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体を用いてもよい。図1は、第1の実施形態に係る半導体装置を例示する模式図であり、aは、模式断面図を示し、bは、模式斜視図を示す。本実施形態の半導体装置1は、基板層10を含む。基板層10は、例えば、n形のドレイン層12と、n-形のドリフト層15と、p形のベース層13と、n形のソース領域14と、p形のキャリア抜き層22と、トレンチゲート33とを含む。ドレイン層12及びソース領域14は、ドリフト層15よりも実効的なn形不純物濃度が高い。キャリア抜き層22は、ベース層13よりも実効的なp形不純物濃度が高い。なお、本明細書において実効的な不純物濃度とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。さらに、半導体装置1は、ドレイン層12に電気的に接続されたドレイン電極11と、ベース層13及びソース領域14に電気的に接続されたソース電極23と、トレンチ16の内部に埋め込まれたゲート電極18と、を含む。図1bにおいて、図を見やすくするために、ソース電極23を省略してある。ドレイン電極11は、ドレイン層12の裏面に第1の主電極として設けられ、例えば金属を主な材質とする。ドレイン層12とドレイン電極11とはオーミック接触し、電気的に接続される。ドリフト層15は、ドレイン層12の上に設けられている。ドリフト層15には、例えば、リンPが導入されている。ベース層13はドリフト層15の上に設けられている。ベース層13には、例えば、ボロンBが導入されている。ベース層13には、複数のトレンチゲート33が設けられている。複数のトレンチゲート33は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。トレンチゲート33は、トレンチ16と、ゲート絶縁膜17と、ゲート電極18とを含む。トレンチ16は、ベース層13を貫通し、ドリフト層15内部に達する。トレンチ16の側壁及び底部には、ゲート絶縁膜17が設けられている。トレンチ16内におけるゲート絶縁膜17の内側には、ゲート電極18が設けられている。すなわち、ゲート電極18は、ゲート絶縁膜17を介在させてベース層13に対向することとなる。以下、トレンチ16とゲート絶縁膜17とゲート電極18を総称してトレンチゲート33とする。ゲート絶縁膜17は、例えばシリコン酸化膜を主な材料とする。また、ゲート電極18は不純物が添加され導電性を有する半導体例えば多結晶シリコンを含む。あるいは、金属を用いてもよい。ゲート電極18の上には、層間絶縁膜19が設けられている。層間絶縁膜19は、例えばシリコン酸化膜を主な材質とする。層間絶縁膜19の上面は、基板層10の上面より上に位置するように形成されている。層間絶縁膜19の上面には、コンタクトマスク29が設けられている。コンタクトマスク29は、例えば、リンが導入されたポリシリコン、あるいはシリコン酸化物を主な材質としてもよい。ソース領域14は、基板層10の表面であって、トレンチゲート33のトレンチゲート開口部33aに隣接する領域に、設けられている。ソース領域14の表面14aはトレンチゲート33の上面を覆うコンタクトマスク29に接しない。ソース領域14は、ベース層13に対してpn接合している。トレンチゲート33間の基板層10の表面から垂直方向に向かってトレンチコンタクト32が形成されている。すなわち、ソース領域14は、トレンチゲート33とトレンチコンタクト32との間に形成されており、ソース領域14の一方の側面はトレンチゲート33の側面に隣接し、他方の側面はトレンチコンタクト32の側面に隣接している。なお、図1に示すように、層間絶縁膜19とコンタクトマスク20の側面からソース領域14の表面14aの一部にかけて、シリコン酸化物を主な材質とするハードマスク30が隣接して形成されていてもよい。トレンチコンタクト32は、トレンチゲート33より浅くても深くてもよく、ドリフト層15に達していてもいなくてもよい。図1に示す例では、トレンチコンタクト32はトレンチゲート33のトレンチ16よりも浅く、ドリフト層15には達していないが、これに限らない。また、トレンチコンタクト32は、ソース領域14の底部よりも深いが、トレンチコンタクト21はソース領域14よりも浅くてもよい。トレンチコンタクト32は、トレンチコンタクト開口部21aにおいてソース領域14の表面14aと接するが、層間絶縁膜19とコンタクトマスク29と接しない。ソース電極23は、第2の主電極として、コンタクトトレンチ21内に設けられている。ソース領域14の側面は、コンタクトトレンチ21内のソース電極23にオーミック接触している。また、ソース電極23は、コンタクトマスク20とソース領域14の表面14a上にも設けられている。ソース領域14の表面14aもソース電極23にオーミック接触することにより、ソース領域14は、ソース電極23と電気的に接続されている。コンタクトトレンチ21の底部よりも下の領域には、ベース層13よりもp形不純物濃度が高いp形のキャリア抜き層またはコンタクト領域22が形成されている。キャリア抜き層22は、コンタクトトレンチ21内に設けられたソース電極14とオーミック接触している。これにより、ベース層13は、キャリア抜き層22を介してソース電極23と電気的に接続される。以上説明した実施形態に係る半導体装置1においては、半導体装置1のソース電極23に負極の電位を印加し、ドレイン電極11に正極の電位を印加する。ソース電極23に印加された負電位は、ソース領域14の表面14aを介してソース領域14に印加される。また、ソース電極23に印加された負電位は、キャリア抜き層22にも印加される。一方、ドレイン電極11に印加された正電位は、ドレイン層12及びドリフト層15に印加される。このとき、ゲート電極18の電位が閾値以下であると、p形のベース層13とn形のドリフト層15との界面から空乏層が拡がる。このため、ドレイン電極11とソース電極23との間に電流は流れない。ソース電極23に負極の電位を印加し、ドレイン電極11に正極の電位を印加した状態で、ゲート電極18に閾値を超える電位を印加すると、ベース層13におけるゲート絶縁膜17に接した部分に反転層が形成される。この反転層内をキャリアが移動することにより、ソース電極23、ソース領域の上面14a、ソース領域14、ベース層13反転層、ドリフト層15、ドレイン層12、ドレイン電極11の経路で、電子電流が流れる。そして、ゲート配線19に印加するゲート電位を制御することにより、ソースドレイン間を流れる電流量を制御する。以上説明したように、実施形態の半導体装置1は、層間絶縁膜19の上面とソース電極23との間にコンタクトマスク29を含む。コンタクトマスク29の材質は、主にリンが導入されたポリシリコン、あるいはシリコン酸化物であってよい。コンタクトマスク29の材質が、主にリンが導入されたポリシリコンである場合、層間絶縁膜19の厚さを変化させることによって、ゲート電極18と、ソース電極膜23と同電位のコンタクトマスク29との間に発生する容量CGSを最適化することができる。例えば、CGSを大きくすることにより、ゲート電極18とドレイン電極膜11との間の容量CGDとの比の値CGD/CGSを小さくすることができる。半導体装置1をハイサイド側、すなわち電源に近い箇所で使用するか、ローサイド側、すなわちグラウンドに近い箇所で使用するかによって、CGSの値を最適化することができる。また、コンタクトマスク29の材質がシリコン酸化物である場合、ゲート電極18とゲート電極18の直上域におけるソース電極膜23との間の容量CGSの値をさらに低下させることが可能となる。層間絶縁膜19がベース層13の上面より突出するように設けているので、ゲート電極18の上端部をトレンチ16の最上部であるシリコン基板10の上面付近に配置することができる。よって、ソース領域14やコンタクトトレンチ21を浅く形成でき、その結果、アバランシェ耐性を向上させることができる。変形例図2は、本実施形態の変形例に係る半導体装置2を例示する模式図であり、aは、模式断面図を示し、bは、模式斜視図を示す。図2に示すように、コンタクトマスク20は層間絶縁膜19の上面中心の一部に設けられ、コンタクトマスク20の上面及び側面には層間絶縁膜19の横幅と略同一の横幅を有する絶縁膜31が設けられていてもよい。コンタクトマスク20は、絶縁膜31によって、ソース電極23と絶縁される。図2に示す実施形態の変形例に係る半導体装置2は、コンタクトマスク20がどこにも電気的に接続されない状態、いわゆるフローティングとなる。ゲート電極18とゲート電極18の直上域におけるソース電極23との間の距離が、前述の第1の実施形態と比較して増加することになる。このため、CGSの値を前述の第1の実施形態におけるCGSの値より低下させることが可能となる。次に、図3a~eを参照して、実施形態に係る半導体装置の製造方法について説明する。図3aに示すように、基板ドレイン層12上にドリフト層15を形成する。これらはいずれもn形の導電形のシリコン層である。ドレイン層12の実効的な不純物濃度は、ドリフト層13の実効的な不純物濃度より高い。そして、シリコン基板10上に1つの方向に延びる複数の溝状の開口部が形成されたハードマスク30を設ける。ハードマスク30は、例えば、シリコン酸化膜をシリコン基板10の上面上に形成した後、選択的にエッチングすることによって形成する。次に、図3bに示すように、シリコン基板10にトレンチ16を形成する。トレンチ16は、ハードマスク30をマスクとしてシリコン基板10をエッチングすることにより形成する。そして、トレンチ16の内面上に、ゲート絶縁膜17を形成する。ゲート絶縁膜17は、例えば、トレンチ16の内面を酸化することによって形成する。また、トレンチ16の内面を含むシリコン基板10上にシリコン酸化膜を形成することもできる。この場合、ゲート絶縁膜17は、シリコン基板10の表面及びハードマスク30の側面上にも形成される。その後、トレンチ16の内部を埋め込むように、シリコン基板10上に、導電材料、例えばポリシリコンを堆積させた後、トレンチ16の内部に配置された部分以外の部分をエッチングバックにより除去する。これにより、ポリシリコンをトレンチ16の内部に埋め込む。堆積されたポリシリコンのうち、トレンチ16の内部に埋め込まれた部分は、ゲート電極18として機能する。ポリシリコンには、不純物、例えばリンが導入されている。次に、図3cに示すように、ゲート電極18の上面上に、層間絶縁膜19を形成する。層間絶縁膜19は、例えば熱処理によって、ゲート電極18の上部のポリシリコンを酸化することによって形成する。また、層間絶縁膜19は、シリコン酸化膜をハードマスク30の間を埋めるようにゲート電極18上に堆積させてもよい。層間絶縁膜19の上面は、シリコン基板10の上面より上に位置するように形成する。また、層間絶縁膜19の上面は、ハードマスク30の上面より下に位置するように形成する。そして、層間絶縁膜19上に、コンタクトマスク29を形成する。コンタクトマスク29は、例えば、ポリシリコンを、ハードマスク30の開口部内を埋め、ハードマスク30を覆うように堆積した後、ハードマスク30の上面が露出するまで平坦化して、ハードマスク30の開口部内に埋め込む。これにより、ハードマスク30の開口部内に埋め込まれた部分がコンタクトマスク29となる。次に、図3dに示すように、コンタクトマスク29をマスクとして、ハードマスク30を除去する。ここで、コンタクトマスク29と層間絶縁膜19の側壁にハードマスク30を一部残して、エッチングしてもよい。例えば、トレンチ16を形成するエッチング並びにゲート絶縁膜17及びゲート電極18を形成するためのシリコン酸化膜及びポリシリコンのエッチングバックの条件を制御することにより、ハードマスク30を残すことができる。エッチングの条件は、時間や、シリコン酸化膜が除去されるエッチングガスの成分比を高めることで制御可能である。さらに、コンタクトマスク29をマスクとして、シリコン基板10におけるトレンチ16の相互間に、例えばボロンをイオン注入し、ベース層13を形成する。例えば、シリコン基板10の上面に対するイオン注入の注入角度を制御すること及び注入後の熱処理を制御することによって、ベース層13をシリコン基板10におけるトレンチ16に接する部分まで形成する。また、ベース層13は、ゲート電極18の下面に相当する深さより浅くなるように形成する。次に、ベース層13の上層におけるトレンチ16に接する領域にソース領域14を形成する。ソース領域14は、コンタクトマスク29をマスクとして、リンをイオン注入して形成する。前述した注入角度と熱処理を制御して、ソース領域14を形成する。また、コンタクトマスク29をマスクとして、シリコン基板10の上面にコンタクトトレンチ21を形成する。コンタクトトレンチ21は、ベース層13の内部に到達するように深く形成する。その後、コンタクトトレンチ21の底面の直下領域にキャリア抜き層22を形成する。キャリア抜き層22は、コンタクトマスク20をマスクとして、ボロンをイオン注入して形成する。キャリア抜き層22には、ベース層13におけるボロンの濃度より高い濃度でボロンを導入する。イオン注入後の活性化熱処理等の製造過程において、ポリシリコンからなるコンタクトマスク20を酸化することで、シリコン酸化物からなるコンタクトマスク29とすることができる。または、意図的にポリシリコンからなるコンタクトマスク29を酸化する熱処理を行って、シリコン酸化物からなるコンタクトマスク29とすることもできる。その後、図3eに示すように、ハードマスク30の側面を後退させる。これにより、シリコン基板10の上面におけるトレンチ16に接する部分14aが露出する。エッチングは、例えば、ウェットエッチングを行う。次に、シリコン基板10の上から、コンタクトマスク29を覆うと共に、コンタクトマスク29の相互間に露出したソース領域14の上面を覆い、コンタクトトレンチ21を埋めるように、金属からなるソース電極23を形成する。ソース電極23は、ソース層14の上面14a及びキャリア抜き層22の上面22aに接触し、ソース層14及びキャリア抜き層22と電気的に接続される。ソース電極23は、ソース領域14の電極であると共に、キャリアを排出する電極としても機能する。ここで、変形例のように、コンタクトマスク29の上面上及び側面上に絶縁膜31を形成する場合は、例えば熱処理によって、ポリシリコンからなるコンタクトマスク29の上面及び側面を酸化させて形成することが可能である。あるいは、CVD法により、シリコン基板10上にシリコン酸化膜を形成した後、コンタクトマスク29の上面上及び側面上以外の部分を除去して形成することも可能である。シリコン基板10の下面上に、金属からなるドレイン電極膜11を形成する。ドレイン電極膜11はドレイン層12に接し、ドレイン層12に接続される。このようにして、図1に示すような半導体装置1が製造される。以上説明した実施形態の半導体装置1の製造方法によると、コンタクトマスク29は、コンタクトトレンチ21を形成する際のマスクとなる。また、ゲート電極18上に層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成しなくとも、ソース電極膜23をソース層14に電気的に接続することができる。したがって、リソグラフィー法によらずに、自己整合的にソース電極膜23を形成することができる。これにより、リソグラフィー法の空間分解能に依存せず、半導体装置を高集積化することができる。また、ソース層14の上面14aをシリコン基板10の上面に形成し、ソース電極23の下面をソース層14の上面14aに接触させることができる。ソース層14をイオン注入法または拡散法で形成した場合には、ソース層14の上面14aが最も抵抗が低い。よって、ソース電極膜23とソース層14との間のコンタクト抵抗を低減することができる。したがって、半導体装置を集積化しても同じ抵抗値とすることが可能となる。さらに、図1にかかる半導体装置1の製造方法によると、ハードマスク30の形状を上面の幅が下面の幅より狭い形状とすることにより、上面の幅が下面の幅より広いコンタクトマスク29を形成することができる。よって、工程数を増加させずにコンタクトマスク29の形状を変化させることが可能となる。さらに、図1に示すように、コンタクトマスク29の上面の幅は下面の幅より大きく形成した場合、コンタクトトレンチ21及びキャリア抜き層22の位置が、トレンチゲート33に近づくことがない。コンタクトマスク29がコンタクトトレンチ21及びキャリア抜き層22を形成する際のマスクとなるためである。そのため、キャリア抜き層22をチャネルから遠ざけて形成することができる。よって、チャネルのドーパント濃度を均一に保つことが可能となる。第2の実施形態図4は、第2の実施形態に係る半導体装置を例示する模式図であり、aは、模式断面図を示し、bは、模式斜視図を示す。本実施形態の半導体装置3は、基板層10を含む。基板層10は、例えば、n形のドレイン層12と、n-形のドリフト層15と、p形のベース層13と、n-形のソース層14と、p形のキャリア抜き層22と、トレンチゲート34とを含む。ドレイン層12及びソース領域14は、ドリフト層15よりも実効的なn形不純物濃度が高い。キャリア抜き層22は、ベース層13よりも実効的なp形不純物濃度が高い。さらに、半導体装置3は、ドレイン層12に電気的に接続されたドレイン電極11と、ベース層13及びソース領域14に電気的に接続されたソース電極23と、トレンチ16の内部に埋め込まれたゲート電極14と、を有している。ドレイン電極11は、ドレイン層12の裏面には第1の主電極として設けられ、例えば金属を主な材質とする。ドレイン層12とドレイン電極11とはオーミック接触し、電気的に接続される。ドリフト層15は、ドレイン層12の上に設けられている。ベース層13はドリフト層15の上に設けられている。ベース層13には、複数のトレンチゲート34が設けられている。複数のトレンチゲート34は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。トレンチゲート34は、トレンチ25と、ゲート絶縁膜17と、ゲート電極18とを有する。トレンチ25は、ベース層13を貫通し、さらに、ドリフト層15の内部に深く到達するように形成されている。トレンチ25の内面上におけるドリフト層15の上面より下の部分、すなわち、トレンチ25の内面上におけるドリフト層15と接する部分には、トレンチ底部絶縁膜26が設けられている。トレンチ底部絶縁膜26は、例えば、シリコン酸化膜を主な材料とする。また、トレンチ25の内部におけるドリフト層15の上面より下の部分には、埋込電極27が設けられている。埋込電極27は、不純物が添加され導電性を有する半導体例えば多結晶シリコンからなる。埋込電極27には、ゲート電極膜18と同じ電位が印加されるか、または、ソース電極膜23と同じ電位が印加されている。トレンチ25の内面上における埋込電極27の上面上、すなわち、トレンチ25の内面上におけるベース層13及びソース層14と接する部分並びに埋込電極27の上面上には、ゲート絶縁膜17が設けられている。ゲート絶縁膜17は、例えばシリコン酸化膜を主な材料とする。トレンチ25の内部におけるゲート絶縁膜17の上面上には、ゲート電極18が設けられている。ゲート電極18は、不純物が添加され導電性を有する半導体例えば多結晶シリコンからなる。あるいは、金属を用いてもよい。埋込電極27の幅は、ゲート電極18の幅より細く形成されている。また、トレンチ底部絶縁膜26の厚さは、ゲート絶縁膜17の厚さより厚く形成されている。その他の構成は、前述の第1の実施形態と同様である。以上説明した実施形態に係る半導体装置3において、埋込電極27には、ゲート電極18またはソース電極膜23と同じ電位が印加される。埋込電極27にソース電極膜23と同じ電位が印加された場合には、ゲート電極18とドレイン電極膜11との間の位置に配置された埋込電極27にソース電位が印加されるので、埋込電極27を設けない場合と比較して、ゲート電極18とドレイン電極膜11との間の容量CGDは低下する。また、この場合には、トランジスタはフィールドプレート構造となる。これにより、ドリフト層15の抵抗を下げることができる。一方、埋込電極27に、ゲート電極18と同じ電位が印加された場合には、電位の値が、ソース電極膜23の電位の値と異なるものの、前述のフィールドプレートと同様の効果が得られる。フィールドプレート構造とすると、ドリフト層15の抵抗を下げることができる理由は次のとおりである。フィールドプレート構造でない場合にドリフト層15の抵抗を下げると、トランジスタの耐圧が低下する。ソース層14ドレイン層12間に電圧を加えて、ベース層13とドリフト層15との界面に空乏層を形成すると、大量の空間電荷が生じる。さらに、ドレイン電圧を上げると、界面における電位の勾配が急峻になり、電界が強くなる。そして、この電界が臨界値を超えると、素子が破壊される。このような理由から、ドリフト層15の抵抗を下げると、トランジスタの耐圧が低下する。しかし、本実施形態においては、ドリフト層15で発生する正電荷と埋込電極27の表面に誘起される負電荷とが打ち消し合うため、大量の空間電荷が生じることはない。したがって、ドリフト層15を大きく空乏化することができる。これにより、ドリフト層の抵抗を下げることができる。以上説明したように、本実施形態の半導体装置3は、層間絶縁膜19の上面とソース電極23との間にコンタクトマスク29を含む。コンタクトマスク20の材質が、主にリンが導入されたポリシリコンである場合、層間絶縁膜19の厚さを変化させることによって、ゲート電極18と、ソース電極23と同電位のコンタクトマスク29との間に発生する容量CGSを最適化することができる。例えば、CGSを大きくすることにより、ゲート電極18とドレイン電極膜11との間の容量CGDとの比の値CGD/CGSを小さくすることができる。半導体装置1をハイサイド側、すなわち電源に近い箇所で使用するか、ローサイド側、すなわちグラウンドに近い箇所で使用するかによって、CGSの値を最適化することができる。また、コンタクトマスク29の材質が、シリコン酸化物である場合、ゲート電極18とゲート電極18の直上域におけるソース電極膜23との間の容量CGSの値をさらに低下させることが可能となる。層間絶縁膜19がベース層13の上面より突出するように設けているので、ゲート電極18の上端部をトレンチ25の最上部であるシリコン基板10の上面付近に配置することができる。よって、ソース領域14やコンタクトトレンチ21を浅く形成でき、その結果、アバランシェ耐性を向上させることができる。変形例図5は、本実施形態の変形例に係る半導体装置4を示し、図5aは模式断面図を示し、bは、模式斜視図を示す。図5に示すように、コンタクトマスク20は層間絶縁膜19の上面中心の一部に設けられ、コンタクトマスク20の上面及び側面には層間絶縁膜19の横幅と略同一の横幅を有する絶縁膜31が設けられていてもよい。コンタクトマスク20は、絶縁膜31によって、ソース電極23と絶縁される。図5に示す実施形態の変形例に係る半導体装置4は、コンタクトマスク20がどこにも電気的に接続されない状態、いわゆるフローティングとなる。ゲート電極18とゲート電極18の直上域におけるソース電極23との間の距離が、前述の第2の実施形態と比較して増加することになる。このため、CGSの値を前述の第2の実施形態におけるCGSの値より低下させることが可能となる。次に、図6a~eを参照して、第2の実施形態に係る半導体装置3の製造方法について説明する。図6aに示すように、基板ドレイン層12上にドリフト層13を形成する。これらはいずれもn形の導電形のシリコン層である。次に、シリコン基板10にトレンチ25を形成する。通常、トレンチ25は、下部が上部よりも細いテーパ形状となる。そして、トレンチ25の内面上に、トレンチ底部絶縁膜26を形成する。トレンチ底部絶縁膜26は、例えば熱処理を行うことにより、トレンチ25の内面を酸化することにより形成する。また、トレンチ25の内面を含むシリコン基板10上にシリコン酸化膜を形成した後、トレンチ25の内面上の部分以外の部分を除去して形成することもできる。その後、トレンチ25の内部を埋め込むように、シリコン基板10上に、導電材料、例えばポリシリコンを堆積させた後、エッチングバックを行い、堆積されたポリシリコンのうち、トレンチ25の底部に埋め込まれた部分以外の部分を除去する。これにより、ポリシリコンをトレンチ25の底部に埋め込む。ポリシリコンには、不純物、例えばリンを導入する。この結果、トレンチ25の底部に、ポリシリコンからなる埋込電極27が形成される。次に、図6bに示すように、トレンチ底部絶縁膜26における埋込電極27上に位置する部分を除去する。そして、埋込電極27上におけるトレンチ25の内面上及び埋込電極の上面上にゲート絶縁膜17を形成する。例えば、CVD法により、トレンチ25の内面上及び埋込電極27の上面上にシリコン酸化膜を形成してゲート絶縁膜17を形成する。この場合には、ゲート絶縁膜17は、シリコン基板10の上面上及びハードマスク30の側面上にも形成される。他の方法としては、熱処理を行って、トレンチ25の内面及び埋込電極27の上面を酸化して、ゲート絶縁膜17を形成する。ゲート絶縁膜17の膜厚は、トレンチ底部絶縁膜26の膜厚よりも薄くする。その後、トレンチ25の内部を埋め込むように、シリコン基板10上に、導電材料、例えばポリシリコンを堆積させた後、エッチングバックを行い、堆積されたポリシリコンのうち、トレンチ25の内部に埋め込まれた部分以外の部分を除去する。これにより、ポリシリコンをトレンチ25内の上部に埋め込む。ポリシリコンには、不純物、例えばリンを導入する。この結果、トレンチ25内の上部に、ポリシリコンからなるゲート電極18が形成される。上述の如く、トレンチ25の形状は、下部が上部よりも細いテーパ形状であり、また、ゲート絶縁膜17をトレンチ底部絶縁膜26よりも薄く形成することにより、ゲート電極18の幅が埋込電極27の幅より広くなる。次に、図6cに示すように、ゲート電極18の上面上に、層間絶縁膜19を形成する。層間絶縁膜19は、前述の第1の実施形態と同様に、熱処理またはCVD法によって形成する。そして、層間絶縁膜19上に、コンタクトマスク29を形成する。コンタクトマスク29は、例えば、ポリシリコンを、ハードマスク30の開口部内を埋めるようにシリコン基板10上に堆積した後、エッチングバックし、ハードマスク30の間の部分以外の部分を除去して形成する。次に、図6dに示すように、コンタクトマスク29をマスクとして、ハードマスク30を除去する。ここで、コンタクトマスク29と層間絶縁膜19の側壁にハードマスク30を一部残して、エッチングしてもよい。例えば、前述の第1の実施形態と同様の方法で行う。さらに、コンタクトマスク29をマスクとして、シリコン基板10におけるトレンチ25の相互間に、ボロンをイオン注入し、ベース層13を形成する。ベース層13は、シリコン基板10におけるトレンチ25に接する部分まで形成する。また、ベース層13は、ゲート電極18の下面に相当する深さより浅くなるように形成する。次に、ベース層13の上層におけるトレンチ25に接する領域にソース層14を形成する。ソース層14は、コンタクトマスク29をマスクとして、リンをイオン注入して形成する。コンタクトマスク29をマスクとして、シリコン基板10の上面にコンタクトトレンチ21を形成する。そして、コンタクトトレンチ21の底面の直下領域にキャリア抜き層22を形成する。前述の第1の実施形態と同様に、イオン注入後の活性化熱処理等の製造過程において、ポリシリコンからなるコンタクトマスク29を酸化することで、シリコン酸化物からなるコンタクトマスク29とすることができる。または、意図的にポリシリコンからなるコンタクトマスク29を酸化する熱処理を行って、シリコン酸化物からなるコンタクトマスク29とすることもできる。また、変形例のように、コンタクトマスク20の上面上及び側面上に絶縁膜31を形成する場合は、例えば熱処理によって、ポリシリコンからなるコンタクトマスク20の上面及び側面を酸化させて形成することが可能である。あるいは、CVD法により、シリコン基板10上にシリコン酸化膜を形成した後、コンタクトマスク20の上面上及び側面上以外の部分を除去して形成することも可能である。そして、図6eに示すように、前述の第1の実施形態における図3eと同様の工程を行うことによって、図4に示すような半導体装置3が製造される。以上説明した本実施形態に係る半導体装置3及びその製造方法によると、ドリフト層15の低抵抗化により、ソースドレイン間の低抵抗化を図ることができる。また、ソースドレイン間の耐圧も向上する。よって、埋込電極27が設けられていない場合と同等の抵抗及び耐圧を示しながら、小型化することができるので、半導体装置を高集積化することができる。また、埋込電極27を備えた半導体装置3を自己整合的に製造することができる。また、本実施形態において、トレンチ底部絶縁膜26を熱処理によって形成すれば、トレンチ25の幅を微細化してもトレンチ底部絶縁膜26を形成することができる。よって、半導体装置を高集積化することができる。以上説明した実施形態によれば、高集積化を図ることができる半導体装置及び半導体装置の製造方法を提供することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。