先行して入力される先行入力信号に対する入力信号の差分信号をサンプリングするサンプリング容量と、前記サンプリング容量にサンプリングされた前記差分信号にオフセットを付与するオフセット回路と、前記オフセットの付与された前記差分信号が規定の信号範囲にあるか否かを検出する検出回路とを備え、前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にあると判断される場合には、規定ビット分解能から前記規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で前記差分信号のAD変換を行ない、前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合には、前記規定ビット分解能で前記入力信号のAD変換を行なうことを特徴とするAD変換器。前記先行入力信号に対応するAD変換データである既変換データを保持する保持レジスタと、前記サンプリング容量にサンプリングされた信号を、前記規定ビット分解能または前記縮小ビット分解能で逐次比較型のAD変換を行なう逐次比較AD変換部と、前記既変換データと前記逐次比較AD変換部からの出力データとに応じて、前記入力信号のAD変換データを演算する演算回路とを備え、前記演算回路により演算されるAD変換データにより前記保持レジスタが更新され、新たな既変換データとして保持されることを特徴とする請求項1に記載のAD変換器。前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合、前記保持レジスタは初期化され、前記サンプリング容量は前記差分信号に代えて前記入力信号を再サンプリングすることを特徴とする請求項2に記載のAD変換器。前記サンプリング容量の基準端子を、サンプリング時に前記既変換データがDA変換されて伝搬する経路に接続し、オフセット付与時に前記オフセット回路に接続する基準切替スイッチを備えることを特徴とする請求項1ないし3の何れか1項に記載のAD変換器。前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合、前記基準切替スイッチは、サンプリング時に前記サンプリング容量の基準端子を接地電位に接続することを特徴とする請求項4に記載のAD変換器。前記オフセットの値は前記規定の信号範囲の値の1/2であることを特徴とする請求項1ないし5の何れか1項に記載のAD変換器。前記検出回路により前記オフセットの付与された前記差分信号が連続して前記規定の信号範囲にあると判断される回数を検出する第1計数手段と、前記第1計数手段による計数が第1規定数に達することに応じて、前記オフセットまたは前記規定の信号範囲に対応するビット数を1ビット縮小する縮小手段と、前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される際の、前記第1計数手段による計数が第2規定数に達していないことに応じて、前記オフセットまたは前記規定の信号範囲に対応するビット数を1ビット拡大する拡大手段とを備えることを特徴とする請求項1ないし6の何れか1項に記載のAD変換器。前記サンプリング容量は、第1サンプリング容量と、第2サンプリング容量とを備え、前記第1サンプリング容量にサンプリングされた信号がAD変換されることに応じて前記第2サンプリング容量がサンプリングを行ない、前記第2サンプリング容量にサンプリングされた信号がAD変換されることに応じて前記第1サンプリング容量がサンプリングを行なうことを特徴とする請求項1ないし7の何れか1項に記載のAD変換器。前記第1サンプリング容量の入力端子および前記第2サンプリング容量の入力端子の各々を、サンプリング時に前記入力信号の入力経路に接続する第1入力スイッチと、第2入力スイッチとを備え、前記基準切替スイッチは、前記第1サンプリング容量の基準端子および前記第2サンプリング容量の基準端子の各々に、第1基準切替スイッチと、第2基準切替スイッチとを備えることを特徴とする請求項8に記載のAD変換器。先行して入力される先行入力信号に対する入力信号の差分信号をサンプリングするステップと、サンプリングされた前記差分信号にオフセットを付与するステップと、前記オフセットの付与された前記差分信号が規定の信号範囲にあるか否かを検出するステップと、前記検出のステップにより前記オフセットの付与された前記差分信号が前記規定の信号範囲にあると判断される場合には、規定ビット分解能から前記規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で前記差分信号のAD変換を行なうステップと、前記検出のステップにより前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合には、前記規定ビット分解能で前記入力信号のAD変換を行なうステップとを有することを特徴とするAD変換方法。前記検出のステップにより前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合に、前記差分信号に代えて前記入力信号を再サンプリングするステップを有することを特徴とする請求項10に記載のAD変換方法。前記検出のステップにより前記オフセットの付与された前記差分信号が連続して規定の信号範囲にあると判断される回数を検出するステップと、前記規定の信号範囲にある回数が第1規定数に達することに応じて、前記オフセットまたは前記規定の信号範囲に対応するビット数を1ビット縮小するステップと、前記検出のステップにより前記オフセットの付与された前記差分信号が規定の信号範囲にないと判断された際の、前記差分信号が連続して規定の信号範囲にあると判断されていた直前の回数が第2規定数に達していないことに応じて、前記オフセットまたは前記規定の信号範囲に対応するビット数を1ビット拡大するステップとを有することを特徴とする請求項10または11に記載のAD変換方法。計測したアナログ量の全変動範囲に対応したビット分解能の高い第1のA/D変換素子と、差分のデータをデジタル変換するためのビット分解能の低い第2のA/D変換素子との、2つのA/D変換素子を備えると、回路構成が大きくなる。また、アナログ信号である差分信号をAD変換する場合、AD変換を行なうことが可能な信号レベルの範囲には上限があるので、変換の対象となる差分信号の信号レベルが規定の範囲内にあることは必ずしも保証されるものではない。差分信号は入力信号の信号変位であるが、この変位幅がAD変換可能な信号レベルの範囲を越えてしまう場合もあり、逆に、範囲内に収めるためには入力されるアナログ信号の変位幅を制限することが必要となるからである。また、AD変換が可能な信号レベルの範囲を広げることも考えられるが、これに応じて回路規模や変換時間が増大してしまう恐れがあり好ましくない。また、入力信号の変位方向は増減2方向であり差分信号は正負何れの符号を採る可能性もある。これに対して、AD変換器の入力電圧範囲には制限があり、通常は、正負何れか一方の符号の信号のみが入力可能に構成されるものである。このため、入力信号の他方の符号となる変位方向については差分信号のAD変換ができず問題である。本願に開示される技術は、上記の課題に鑑み提案されたものである。先行する先行入力信号に対する現在の入力信号の差分信号の大きさや符号に関わらずAD変換を可能とするAD変換器およびAD変換方法を提供することを目的とする。本願に開示される技術に係るAD変換器は、サンプリング容量、オフセット回路、および検出回路を備えている。サンプリング容量では、先行して入力される先行入力信号に対する入力信号の差分信号をサンプリングする。オフセット回路では、サンプリング容量にサンプリングされた差分信号にオフセットを付与する。検出回路では、オフセットの付与された差分信号が規定の信号範囲にあるか否かを検出する。検出回路によりオフセットの付与された差分信号が規定の信号範囲にあると判断される場合には、規定ビット分解能から規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で差分信号のAD変換を行なう。検出回路によりオフセットの付与された差分信号が規定の信号範囲にないと判断される場合には、規定ビット分解能で入力信号のAD変換を行なう。オフセット回路により差分信号にオフセットが付与されるので、先行して入力される先行入力信号に対して入力信号が負側に変位して差分信号が負値となる場合にも、差分信号にオフセットが付与されたAD変換すべき信号は負値となることはない。差分信号についてAD変換が行なわれる際、変換対象の信号を非負値とすることができ、負値を扱う場合の回路構成や変換処理の複雑さを回避することができる。また、検出回路により差分信号が規定の信号範囲にあるか否かが検出され、検出結果に応じて、差分信号のAD変換を行なうか入力信号のAD変換を行なうかを決定することができる。差分信号が規定の信号範囲にあれば、規定ビット分解能から規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で差分信号のAD変換を行なうことができる。縮小ビット分解能でのAD変換を行なうことで変換時間の短縮を図ることができる。また、差分信号が規定の信号範囲になければ、規定ビット分解能で入力信号のAD変換を行なうことができる。規定ビット分解能でのAD変換を行なうことで入力信号を確実にAD変換することができる。この場合、縮小ビット分解能は、規定ビット分解能から規定の信号範囲に対応するビット数を縮小した分解能であるので、縮小ビット分解能による差分信号のAD変換も規定ビット分解能による入力信号のAD変換も、同じ変換精度でAD変換を行なうことができる。図1は、本実施形態として例示するAD変換器1の回路図である。AD変換器1では、2つのサンプリング容量3A、3Bを備えて、交互のタイミングでサンプリングされた信号を交互に逐次比較してAD変換する。入力信号INの電圧変位に連続性がある場合に、先行してAD変換された先行入力信号からの差分信号をサンプリングしてAD変換を行ない、先行入力信号に加算してAD変換データを得る。入力信号の変位方向に伴う差分信号の符号の違いを吸収し、変位幅に応じた変換時間の短縮を実現しながら変位幅の違いに関わらず一定の精度を得るAD変換器に係る一例である。AD変換器1の構成を説明する。本構成は、比較器51、逐次比較レジスタSAR53、DA変換部DAC55を備えており、逐次比較型のAD変換が行われる。比較器51の非反転入力端子には差分信号あるいは入力信号が入力され、反転入力端子にはDA変換部DAC55が接続されている。DA変換部DAC55には後述するスイッチ24を介して逐次比較レジスタ53が接続されている。入力信号INは、スイッチ22A、22Bの一端に入力される。スイッチ22A、22Bの他端は、各々、サンプリング容量3A、3Bの一端に接続されている。サンプリング容量3A、3Bの他端は、各々、スイッチ21A21Bの一端に接続されている。スイッチ21A21Bの他端は、各々、端子A、B、Cの3つの端子を備えており、端子A、B、Cごとにスイッチ21A21B間で互いに接続されている。端子Aは電圧発生器13のオフセット出力端子V2に接続され、端子Bは接地電位に接続され、端子Cはスイッチ26の端子Aに接続されている。スイッチ26の一端は容量素子11を介してスイッチ25の一端に接続されている。スイッチ25の他端は端子A、B、Cの3つの端子を備えている。スイッチ25の端子Aは電圧発生器13のオフセット出力端子V2に接続されている。スイッチ25の端子Bは接地電位に接続されている。スイッチ25の端子Cはスイッチ26の端子BとDA変換部DAC55に接続されている。また、サンプリング容量3A一端はスイッチ23、27の端子Aに接続され、サンプリング容量3B一端はスイッチ23、27の端子Bに接続されている。スイッチ23、27の一端は、比較器51の非反転入力端子、比較器15Uの非反転入力端子、および比較器15Lの反転入力端子に接続されている。比較器15Uの反転入力端子は電圧発生器13の規定電圧範囲設定端子V1に接続され、比較器15Lの非反転入力端子は接地電位に接続されている。比較器15U、15Lの出力端子は論理和ゲート17の入力端子に接続されており、論理和ゲート17の出力端子からフラグ信号Fが出力される。逐次比較レジスタSAR53の出力端子は演算器9に接続されている。また、スイッチ24の端子Aに接続されている。また、演算器9には保持レジスタ7の出力端子が接続されている。演算器9の出力端子は保持レジスタ7の入力端子に接続されている。演算器9の出力端子からはAD変換された出力データOUTが出力される。保持レジスタ7の出力端子はスイッチ24の端子Bに接続されている。電圧発生器13は発生する電圧を調整するための制御信号Snが入力される。AD変換器1では、2つのサンプリング容量3A、3Bを備えており、交互に入力信号INをサンプリングする。この場合、先行してサンプリングされAD変換された既変換データからの差分信号がサンプリングされる。サンプリングされた差分信号は、比較器15U、15Lにより、電位発生器13の規定電圧範囲設定端子V1から出力される規定の電圧範囲VRにあるか否かが判断される。規定の電圧範囲VRにあれば、差分信号が逐次比較によりAD変換される。規定の電圧範囲VRになければ差分信号に代えて入力信号INが再サンプリングされ、入力信号が逐次比較によりAD変換される。比較器15U、15Lにより判断されるに当たりサンプリングされた差分信号には電圧発生器13のオフセット出力端子V2から出力されるオフセット電圧VOSが付与される。これにより、入力信号INの変位方向によって発生する差分信号の負値が解消される。DA変換部DAC55は、逐次比較中の変換データを供給するとともに、次回のサイクルでサンプリングされる側の差分信号の基準の電圧も変換し、サンプリング容量3A、3Bのうち次回のサンプリングに係る側に供給される。また、変換データは演算回路9により保持レジスタ7に保持されている変換データとの間で演算されオフセットを相殺した上で出力される。また、演算回路で演算された結果で保持レジスタ7の内容は更新される。以下、具体的な動作の一例につき、図2のタイミングチャートに基づいて説明する。以下の説明では、規定ビット分解能として10ビットのビット分解能を有するものとし、入力信号INの電圧範囲は0~3VVmax=3Vとする。また、電圧発生器13から出力される電圧を調整するための制御信号Snの設定を2ビットn=2とする。ここで、ビット分解能を2ビット縮小して8ビットの縮小ビット分解能で差分信号をAD変換する設定である。また、サンプリング容量3Aによりサンプリングされる系統をA系統のサンプリング、サンプリング容量3Bによりサンプリングされる系統をB系統のサンプリングとする。状態0は初期状態である。スイッチ24、25、26は端子Bに接続される。初期状態であるので、保持レジスタ7にはデータの保持はなく000hである。したがって、保持レジスタ7の000hがスイッチ24を介してDA変換部DAC55に入力され、DA変換部DAC55から000hをDA変換した0Vがスイッチ26の端子Bに印加される。スイッチ25の端子Bは接地電位であるので、初期状態では、容量素子11の端子間には0Vが印加され蓄積電荷は放電される。従って、容量素子11の端子間電圧は0Vとなる。尚、容量素子11の蓄積電荷を放電するためには、スイッチ24を端子Aに接続してもよい。ただし、この場合、逐次比較レジスタSAR53の初期値を000hとしておかなければならない。また、スイッチ25の端子Bに代えて端子Cに接続してもよい。これにより、容量素子11の端子間は短絡状態となり、蓄積電荷を放電することができる。またこの場合、スイッチ24は何れの端子に接続してもよいドントケアXの状態とすることができる。初期状態の後、状態1~状態2では、サンプリング容量3Aに差分電圧をサンプリングするA系統のサンプリングが行なわれる。状態1では、サンプリング容量3Aへのサンプリングを行なう結線がされる。スイッチ21Aは端子Cに接続され、スイッチ22Aは導通状態とされる。また、既にAD変換した先行の信号からの差分信号をサンプリングする後述の状態5、状態10にあわせて、スイッチ24、26を端子Aに、スイッチ25を端子Cに接続される。逐次比較レジスタSAR53の出力データをDA変換部DAC55に入力してDA変換しスイッチ25の端子Cに印加する。容量素子11に蓄積されている電荷に応じた端子間電圧が加算されてスイッチ21Aの端子Cに印加される。本例では、逐次比較レジスタSAR53の値は000hとするので、容量素子11にも電荷は蓄積されておらず端子間電圧は0Vであることから、スイッチ21Aの端子Cに印加される差分信号を算出する基準の電圧は0Vである。サンプリング容量3Aには入力信号INの電圧値2Vがサンプリングされる。尚、状態1を、状態5、状態10にあわせずに、スイッチ24を端子Bに接続しても同様のサンプリングが行なわれる。また、スイッチ25を端子Bに接続しても同様のサンプリングが行なわれる。尚、この段階では、スイッチ23、27はドントケアXである。また、サンプリング容量3Bへのサンプリングは行なわれないので、スイッチ21BはドントケアX、スイッチ22Bは非導通状態とされる。状態2では、サンプリングされた差分信号が規定の電圧範囲VRにあるか否かが判断される。スイッチ22Aを非導通状態にしたうえでスイッチ21Aを端子Cから端子Aに切り替える。また、スイッチ27は端子Aに接続される。スイッチ21Aの端子Aは電圧発生器13のオフセット出力端子V2に接続されており、オフセット電圧VOSが印加される。また、比較器15Uの反転入力端子には規定電圧範囲設定端子V1が接続されており規定の電圧範囲VRが印加される。ここで、電圧発生器13は制御信号Snによりオフセット電圧VOSおよび規定の電圧範囲VRが調整される。この場合、n=2である。n=2とは、差分信号のAD変換を行なう場合に本来の分解能である規定ビット分解能10ビットから縮小するビット数を示す。2ビットが縮小された縮小ビット分解能8ビットで差分信号のAD変換が行なわれる。規定ビット分解能を10ビットとしているので、1ビットLSBに対応する電圧幅は、Vmax=3Vを2^10-1=1023で除した値となる。規定の電圧範囲VRは、VR=Vmax/2^10-1×2^8=0.7507Vである。また、入力信号INの変位方向は正負の2方向であり、これに伴い差分信号も正負2方向の電圧範囲にある。したがって、差分信号に付与するオフセット電圧VOSを規定の電圧範囲VRの1/2とすれば、差分信号を非負値とすることができる。縮小ビット分解能8ビットの1/2である7ビット分解能がオフセット電圧VOSである。オフセット電圧VOSは、VOS=VR/2=3/2^10-1×2^7となる。VOS=0.3754Vである。スイッチ21Aを端子Cから端子Aに切り替えることにより、サンプリング容量3Aの一端の電圧は、サンプリングされた信号にオフセット電圧VOSが付加された電圧となる。この電圧が、比較器15U、15L、および論理和ゲート17により、接地電位から規定の電圧範囲VRまでの範囲にあるか否かが判断される。サンプリング容量3Aの一端の電圧が、接地電位と規定の電圧範囲VRとの間の電圧であれば、比較器15U、15Lは共にLレベルであり、論理和ゲート17から出力されるフラグ信号FはLレベルとなる。この場合、規定の電圧範囲VRにあると判断される。サンプリング容量3Aの一端の電圧が、接地電位より低ければ比較器15LがHレベルを出力し、規定の電圧範囲VRより高ければ比較器15UがHレベルを出力する。この場合は、論理和ゲート17から出力されるフラグ信号FはHレベルとなる。規定の電圧範囲にないと判断される。状態2では、サンプリング容量3Aの一端の電圧は、サンプリングされた入力信号IN2Vにオフセット電圧VOS0.3754Vが加算された電圧2.3754Vとなる。規定の電圧範囲VRはVR=0.7507Vであるので、比較器15UからはHレベルが出力される。フラグ信号FはHレベルとなり、規定の電圧範囲VRにはないと判断される。状態3では、Hレベルのフラグ信号Fに応じて差分信号が規定の電圧範囲VRにないと判断され、入力信号INの再サンプリングが行われる。スイッチ22Aが導通状態にされたうえでスイッチ21Aは端子Bに接続されサンプリング容量3Aの他端を接地電位に接続する。これにより、サンプリング容量3Aには入力信号INがサンプリングされる。状態3では、入力信号INは2Vから2.05Vに変位しており、2.05Vがサンプリングされる。また、スイッチ27はドントケアXの状態に戻す。これにより、フラグ信号FもドントケアXの状態となる。状態4では、サンプリング容量3Aに再サンプリングされた入力信号IN2.05Vに対してAD変換が開始される。スイッチ22Aは非導通状態にされサンプリング容量3Aへの入力信号INからの信号経路が遮断される。また、スイッチ22Bは導通状態にされサンプリング容量3BへのB系統のサンプリングの準備が行なわれる。スイッチ23は端子Aに接続され、サンプリング容量3Aの一端を比較器51の非反転入力端子に接続することで、サンプリングされた入力信号IN2.05Vが変換の対象となる。また、スイッチ25を端子Cに、スイッチ26を端子Aに接続する。一方、スイッチ24を端子Aに接続することで、逐次比較レジスタ53とDA変換部DAC55が接続され、一般的な逐次比較ADCの構成となり、以後、クロックCLKのサイクル毎に逐次比較が行なわれる。この場合は、差分信号ではなく入力信号INのAD変換が行なわれるので、規定ビット分解能10ビットで逐次比較が行なわれる。クロックCLKのサイクルT1~T10である。状態5は、クロックCLKのサイクルT8である。逐次比較がMSBビット9からビット2まで行なわれた段階である。この時点での逐次比較レジスタSAR53の変換データは2b8hである。状態5では、逐次比較によるAD変換を継続しながら、サンプリング容量3Bに差分電圧をサンプリングするB系統のサンプリングが行なわれる。スイッチ21Bが端子Cに接続される。これにより、スイッチ21Bの端子Cには、DA変換部DAC55および容量素子11を介して、逐次比較レジスタSAR53の変換データ2b8hがDA変換された電圧2.041Vに容量素子11の端子間電圧が付加されて印加される。状態5では、容量素子11の端子間電圧は0Vであるため、スイッチ21Bの端子Cには変換データ2b8hがDA変換された電圧が印加される。通常は、容量素子11には2段階前の先行する先行入力信号に対応する電圧が蓄積され、これに現在AD変換中の差分信号A系統に対応する逐次比較レジスタSAR53の変換データが加算されて、サンプリング容量3Bにサンプリングされる差分電圧B系統を得るための基準の電圧とされる。状態5では、初期化動作状態0に引き続く動作であるため、容量素子11の端子間電圧は0Vである。サンプリング容量3Bには、入力信号INの電圧である2.3Vから2.041Vを減じた0.2589Vが差分信号としてサンプリングされる。状態6では、状態2の場合と同様に、サンプリングされた差分信号が規定の電圧範囲にあるか否かを判断する。スイッチ22Bを非導通状態にしたうえでスイッチ21Bを端子Cから端子Aに切り替える。また、スイッチ27を端子Bに接続する。差分信号0.2589Vにオフセット電圧VOS0.3754Vが付加されて得られる0.6343Vが規定の電圧範囲VR0.7507Vと0Vの間にあるため、フラグ信号FはLレベルとなる。これにより、差分信号は規定の電圧範囲VRにあると判断され、スイッチ21Bは端子Aに接続が維持される。また、この時点での逐次比較レジスタSAR53の変換データ2b8hが保持レジスタ7に保持される。差分信号を得る際の基準となる電圧に対応する変換データとして保持される。差分信号のAD変換データと共に演算器9に入力され、出力データOUTを演算するために必要とされる。また、後述する状態7において容量素子11に電荷蓄積して電圧を記憶して更に次のサンプリングA系統のサンプリングの際の基準となる電圧の一部として使用される。状態7では、状態4で開始されたAD変換がクロックCLKのサイクルT10まで継続し逐次比較がLSBまで行なわれた段階である。次のサンプリングA系統の準備として、容量素子11に保持レジスタ7に対応する電圧からオフセット電圧VOSを減じた電圧が保持される。スイッチ21A、27をドントケアXとし、スイッチ24、26を端子Bに接続、スイッチ25を端子Aに接続する。保持レジスタ7に保持されている変換データ2b8hがDA変換部DAC55を介してDA変換されて電圧2.041Vが容量素子11の一端に印加される。容量素子11の他端はオフセット電圧VOS0.3754Vが印加される。したがって、容量素子11の端子間電圧は2.041V-0.3754V=1.6657Vである。AD変換され逐次比較レジスタSAR53から出力される変換データは、状態8において演算器9を介して出力データOUTとして出力される。演算器9では、逐次比較レジスタSAR53から出力される差分信号の変換データの下位2ビットと保持レジスタ7に保持されている変換データを加算することで出力データOUTを出力する。また、保持レジスタ7の更新時には、保持レジスタ7に保持しているデータと逐次比較レジスタSAR53の出力データとを加算した値にオフセット電圧VOSを減算した値を出力する。ただし、差分信号に代えて入力信号をAD変換している場合、演算器9では、オフセット電圧VOSの減算処理は行われない。状態9では、サンプリング容量3BによるB系統のサンプリングに対してAD変換が開始される。この場合、サンプリング容量3Bにサンプリングされた差分信号は規定の電圧範囲VRにあると判断されているので状態6、逐次比較レジスタSAR53に設定される変換データは規定ビット分解能10ビットから2ビット縮小された縮小ビット分解能8ビットに設定され逐次比較によるAD変換が行なわれる。MSBビット9およびビット8が省略されビット7~ビット0のAD変換が行なわれる。スイッチ23を端子Bに接続してサンプリング容量3Bの一端を比較器51の非反転入力端子に接続することで、サンプリングされた差分信号0.2589Vが変換対象となる。また、スイッチ26を端子Aに、スイッチ25を端子Cに接続する。一方、スイッチ24を端子Aに接続することで、逐次比較レジスタ53とDA変換部DAC55が接続され、一般的な逐次比較ADCの構成となり、以後、クロックCLKのサイクル毎に逐次比較が行なわれる。差分信号のAD変換が行なわれるので縮小ビット分解能8ビットで逐次比較が行なわれる。クロックCLKのサイクルT12~T19である。尚、次のサンプリングA系統の準備として、スイッチ22Aが導通状態とされる。状態10は、クロックCLKのサイクルT17である。逐次比較がビット7からビット2まで行なわれた段階である。この時点での逐次比較レジスタSAR53の変換データは0d8hである。状態10では、逐次比較によるAD変換を継続しながら、サンプリング容量3Aに差分電圧をサンプリングするA系統のサンプリングが行なわれる。スイッチ21Aが端子Cに接続される。これにより、スイッチ21Aの端子Cには、DA変換部DAC55および容量素子11を介して、逐次比較レジスタSAR53の変換データ0d8hがDA変換された電圧0.6334Vに容量素子11の端子間電圧が付加されて印加される。容量素子11の端子間電圧は状態7において1.6675Vとされているため、スイッチ21Aの端子Cには0.6334V1.6657V=2.2991Vが印加される。ここで、容量素子11には、2段階前の先行するA系統のサンプリングに対するAD変換で得られ保持レジスタ7に保持されている変換データに対する電圧からオフセット電圧VOSを減じた電圧が記憶されている。状態10での入力信号INは2.1Vであるので、サンプリング容量3Aにサンプリングされる差分信号は、2.1V-2.2991V=-0.1991Vである。状態11では、状態6の場合と同様に、サンプリングされた差分信号が規定の電圧範囲VRにあるか否かが判断される。スイッチ22Aを非導通状態にしたうえでスイッチ21Aを端子Cから端子Aに切り替える。また、スイッチ27を端子Aに接続する。差分信号-0.1991Vにオフセット電圧VOS0.3754Vが付加されて得られる0.1763Vが規定の電圧範囲VR0.7507Vと0Vの間にあるため、フラグ信号FはLレベルとなる。これにより、差分信号は規定の電圧範囲VRにあると判断され、スイッチ21Aは端子Aに接続が維持される。また、演算器9により、この時点での逐次比較レジスタSAR53の変換データ0d8hに保持レジスタ7に保持されている2b8hが加算され更にオフセット電圧VOS080hが相殺されて310hが演算される。この変換データにより保持レジスタ7が更新される。その後、状態7と同様に、状態9で開始されたAD変換がクロックCLKのサイクルT19まで継続し逐次比較がLSBまで行なわれる。次のサンプリングB系統の準備として、容量素子11に保持レジスタ7に対応する電圧からオフセット電圧VOSを減じた電圧が保持される。スイッチ21B、27をドントケアXとし、スイッチ24、26を端子Bに接続、スイッチ25を端子Aに接続する。保持レジスタ7の変換データ310hがDA変換部DAC55を介してDA変換されて容量素子11の一端に印加される。容量素子11の他端はオフセット電圧VOSが印加される。したがって、容量素子11の端子間電圧は保持レジスタ7に対応する電圧からオフセット電圧VOSを減じた電圧である。状態12では、状態8と同様に、演算器9を介して出力データOUTが出力される。状態13では、A系統のサンプリングによる差分信号のAD変換が開始される。尚、各スイッチの接続は状態4の場合と同様であるのでここでの説明は省略する。図3は、電圧発生器13においてAD変換のビット分解能を縮小するビット数nを入力信号INの変位幅の大小に応じて調整する際の制御フローである。電圧発生器13は制御信号Snにより縮小ビット数nが調整される。制御信号Snは不図示のコントローラから出力される。図3の制御フローはコントローラにおける制御信号Snの調整に係るフローである。AD変換器1が起動すると、AD変換に先立ってカウンタを初期化しS1、AD変換が実施されるまで待機するS3:NO。AD変換が実施されるとS2:YES、比較器15U、15L、および論理和ゲート17によりサンプリングされた差分信号が規定の電圧範囲VRにあるか否かが判断されるS5。フラグ信号FがLレベルであり規定の電圧範囲VRにあると判断されるとS5:YES、カウンタ値が規定値mに達したか否かが判断されるS9。規定値mに達していなければS9:NO、カウンタ値を1インクリメントしてS11、ステップS3に戻り、次のAD変換を待つ。規定値mに達すればS9:YES、制御信号Snにより縮小ビット数nを1インクリメントしてS13、ステップS1に戻り、カウンタを初期化する。繰り返し行われるAD変換において、サンプリングされる差分信号が規定の電圧範囲VRにあると判断されれば、入力信号INの変位幅が規定の電圧範囲VR以下であることとなる。入力信号INの変位幅が、連続して規定の電圧範囲VR以下にある場合、規定の電圧範囲VRを1段階狭めても差分信号が規定の電圧範囲VRにあることが期待される。この場合、制御信号Snにより縮小ビット数nを1インクリメントしてビット分解能を1ビット縮小することができ、差分信号のAD変換を信号の電圧範囲に即したビット分解能に縮小して変換時間の短縮を図ることができる。フラグ信号FがHレベルであり規定の電圧範囲VRにないと判断されるとS5:NO、カウンタ値が規定値kを超えているか否かが判断されるS17。規定値kを超えていればS17:NO、縮小ビット数nを操作せず、ステップS1に戻り、カウンタを初期化する。規定値kを超えていなければS17:YES、制御信号Snにより縮小ビット数nを1デクリメントしてS21、ステップS1に戻り、第1および第2カウンタを初期化する。繰り返し行われるAD変換において、サンプリングされる差分信号が規定の電圧範囲VRにないと判断されれば、入力信号INの変位幅が規定の電圧範囲VRを越えていることとなる。入力信号INの変位幅が、頻繁に規定の電圧範囲VRを越える場合は、規定の電圧範囲VRを1段階広げることで差分信号が規定の電圧範囲VRを超える回数を減少することが期待される。この場合、制御信号Snにより縮小ビット数nを1デクリメントしてビット分解能を1ビット拡大することができ、差分信号のAD変換を信号の電圧範囲に即したビット分解能に調整することができる。ここで、期待値m、kを、m>kの任意の整数とすることで、フラグ信号Fが連続してHになる回数がk以上m未満であるところで縮小ビットnが安定することになる。ここで、規定値m、kは、m>kを満たす整数である。電圧発生器13はオフセット回路の一例である。比較器15U、15L、および論理和ゲート17は検出回路の一例である。比較器51、逐次比較レジスタSAR53、DA変換部55からなる構成は、逐次比較AD変換部の一例である。サンプリング容量3A、3Bの他端はサンプリング容量の基準端子の一例である。ここで、サンプリング容量3Aは第1サンプリング容量の一例であり、サンプリング容量3Bは第2サンプリング容量の一例である。スイッチ21A、21Bは基準切替スイッチの一例であり、スイッチ21Aは第1基準切替スイッチの一例、スイッチ21Bは第2基準切替スイッチの一例である。また、スイッチ22A、22Bは第1、第2入力スイッチの一例である。図3の制御フローに記載の第1カウンタによる計数は第1計数手段の一例であり、カウンタ値mは第1規定数の一例である。図3の処理S13は縮小手段の一例である。図3の制御フローに記載の第2カウンタによる計数は第2計数手段の一例であり、カウンタ値kは第2規定数の一例である。図3の処理S21は拡大手段の一例である。以上、詳細に説明したように、本実施形態によれば、オーディオデータなどの電圧値に比較的連続性がある入力信号INを繰り返しAD変換する場合に好適なものである。先行してサンプリングされAD変換された先行入力信号に対応する信号を基準の信号として、この信号との差分信号をサンプリングする。サンプリングされた差分信号が規定の電圧範囲VRにあるか否かを判断し、範囲内にあれば差分信号をAD変換するために、ビット分解能が縮小された縮小ビット分解能8ビットでAD変換を行なうことができる。範囲外である場合には、差分信号に代えて入力信号INを再サンプリングして規定ビット分解能10ビットでAD変換を行なうことができる。差分信号、入力信号の別にかかわらず同じAD変換精度を有する分解能でAD変換を行なうことができる。差分信号についてAD変換を行なう場合、変換精度を落とさずに分解能を縮小することができ、縮小ビット分解能8ビットでAD変換を行なうことで規定ビット分解能による場合とは異なり冗長な変換動作をする必要はなくAD変換時間の短縮を図ることができる。また、入力信号の変位方向によっては差分信号が負値となる場合があるところ、負値を解消するオフセット電圧VOSを差分信号に付与するので差分信号として負値を扱う必要がなくなり、回路構成が複雑になることなく差分信号についてもAD変換を行なうことができる。2つのサンプリング容量3A、3Bを備え、A系統、B系統のサンプリングを交互に行なうことができる。一方のサンプリング動作と他方のサンプリングにより得た信号のAD変換動作とを時間的に並行して動作させることができ、繰り返し変位する入力信号INを繰り返しAD変換する際に効率的な処理を行なうことができる。尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。縮小ビット数nは適宜の値を選択することができる。また、縮小ビット数nの変更に係る規定値m、kも適宜の値にすることができる。