"パケット交換通信ネットワークのノードN、N1において受信された同期パケットSPの累積滞留時間CRTを更新するための方法であって、前記累積滞留時間CRTが、前記同期パケットSPを生成した別のノードと前記ノードN、N1の間に介在する前記パケット交換ネットワークのノードでの前記同期パケットSPの滞留時間の累積和に等しく、前記ノードN、N1が、前記同期パケットSPを受信するように構成された入口回路ICと、前記同期パケットSPを前記パケット交換通信ネットワークのさらに別のノードN2に送信するように構成された出口回路EC、EC1とを備え、前記方法が、a前記出口回路EC、EC1において、前記同期パケットSPを前記入口回路ICから受け取るステップと、b前記出口回路EC、EC1の出口タイムスタンプ生成器TSGeg、TSG1egにおいて、出口タイムスタンプTSEG,LOG、TS1EG,PHY、TS1EG,LOGを生成するステップと、c前記出口回路EC、EC1において、前記出口タイムスタンプTSEG,LOG、TS1EG,PHY、TS1EG,LOGと、前記出口タイムスタンプ生成器TSGeg、TSG1egの下流に配置されるバッファBeg、B1eg、B2inにおけるバッファリングが原因で、前記同期パケットSPによって経験されると推定される可変遅延とに基づいて、仮想タイムスタンプVIRTUAL_TSEG,PHY、VIRTUAL_TS2IN,LOGを計算するステップと、d前記出口回路EC、EC1において、前記同期パケットSPを前記さらに別のノードN2に送信する前に、前記累積滞留時間CRTを更新するために前記仮想タイムスタンプVIRTUAL_TSEG,PHY、VIRTUAL_TS2IN,LOGを使用するステップとを含む、方法。前記ステップbが、出口論理タイムスタンプTSEG,LOG、TS1EG,LOGを生成するステップを含む、請求項1に記載の方法。前記ステップcが、前記出口論理タイムスタンプTSEG,LOG、TS1EG,LOGと、前記出口回路EC、EC1に含まれ、前記出口タイムスタンプ生成器TSGeg、TSG1egの下流に配置される、出口バッファBeg、B1egにおけるバッファリングが原因で、前記同期パケットSPによって経験されると推定される可変遅延とに基づいて、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYを計算するステップを含む、請求項2に記載の方法。前記ステップcが、前記仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYと、前記また別のノードN2の別の入口回路IC2に含まれる入口バッファB2inにおけるバッファリングが原因で、前記同期パケットSPによって経験されると推定される可変遅延とに基づいて、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGを計算するステップをさらに含む、請求項3に記載の方法。前記ステップbが、出口物理タイムスタンプTS1EG,PHYを生成するステップを含む、請求項1に記載の方法。前記ステップcが、前記出口物理タイムスタンプTS1EG,PHYと、前記また別のノードN2の別の入口回路IC2に含まれる入口バッファB2inにおけるバッファリングが原因で、前記同期パケットSPによって経験されると推定される可変遅延とに基づいて、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGを計算するステップを含む、請求項5に記載の方法。前記ステップaの前に、前記入口回路ICが前記同期パケットSPを受信したときに、前記入口回路ICにおいて入口タイムスタンプTSIN,PHYを生成するステップをさらに含む、請求項1から6のいずれかに記載の方法。前記ステップaの前に、前記入口回路ICにおいて前記入口タイムスタンプTSIN,PHYを前記同期パケットSPに書き込むステップをさらに含む、請求項7に記載の方法。前記ステップdが、前記入口タイムスタンプTSIN,PHYを前記同期パケットSPから読み取るステップと、前記仮想タイムスタンプVIRTUAL_TSEG,PHY、VIRTUAL_TS2IN,LOGと前記入口タイムスタンプTSIN,PHYの間の差として、滞留時間RT、RT’、RTを計算するステップと、前記滞留時間RT、RT’、RTを前記累積滞留時間CRTに加算することによって、前記累積滞留時間CRTを更新するステップとを含む、請求項8に記載の方法。前記ステップaの前に、前記入口回路ICにおいて前記入口タイムスタンプTSIN,PHYを前記累積滞留時間CRTから減算するステップをさらに含む、請求項7に記載の方法。前記ステップdが、前記仮想タイムスタンプVIRTUAL_TSEG,PHY、VIRTUAL_TS2IN,LOGを前記累積滞留時間CRTに加算するステップを含む、請求項10に記載の方法。前記ステップdが、前記同期パケットSPを前記また別のノードN2に送信する前に、前記更新された累積滞留時間CRTを前記同期パケットSPに書き込むステップをさらに含む、請求項1から11のいずれかに記載の方法。コンピュータ上でプログラムが実行された場合に、請求項1から12のいずれかに記載の方法のステップを実行するための、コンピュータ実行可能命令を含む、コンピュータプログラム製品。パケット交換通信ネットワークのためのノードN、N1であって、-同期パケットSPを受信するように構成された入口回路ICであって、累積滞留時間CRTを、前記同期パケットSPを生成した別のノードと前記ノードN、N1の間に介在する前記パケット交換ネットワークのノードでの前記同期パケットSPの滞留時間の累積和に等しく関連付ける、入口回路ICと、-前記同期パケットSPを前記入口回路ICから受け取り、前記同期パケットSPを前記パケット交換通信ネットワークのまた別のノードN2に送信するように構成された出口回路EC、EC1であって、-出口タイムスタンプTSEG,LOG、TS1EG,PHY、TS1EG,LOGを生成するように構成された出口タイムスタンプ生成器TSGeg、TSG1egと、-前記出口タイムスタンプTSEG,LOG、TS1EG,PHY、TS1EG,LOGと、前記出口タイムスタンプ生成器TSGeg、TSG1egの下流に配置されるバッファBeg、B1eg、B2inにおけるバッファリングが原因で、前記同期パケットSPによって経験されると推定される可変遅延とに基づいて、仮想タイムスタンプVIRTUAL_TSEG,PHY、VIRTUAL_TS2IN,LOGを計算するように構成された計算モジュールCM、CM1とを備える、出口回路EC、EC1とを備え、前記出口回路EC、EC1が、前記累積滞留時間CRTを更新するために前記仮想タイムスタンプVIRTUAL_TSEG,PHY、VIRTUAL_TS2IN,LOGを使用するようにさらに構成される、ノードN、N1。請求項14に記載のノードN、N1を含む、パケット交換通信ネットワーク。滞留時間の計算は、同期パケットがノードの入口物理インタフェースにおいて受信されたまさにその時に、入口タイムスタンプが生成され、同期パケットがノードの出口物理インタフェースによって送信されたまさにその時に、出口タイムスタンプが生成されるという事実に基づいている。したがって、ノードの入口物理インタフェースおよび出口物理インタフェースが、それぞれのタイムスタンプ生成器と適切に連携することが必要とされる。しかし、不都合なことに、現在のパケット交換ネットワークのほとんどのノードは、タイムスタンプ生成器と適切に連携する物理インタフェースを提供しない。原理的には、ノード内での同期パケットの滞留時間は、ノードの入口物理インタフェースおよび出口物理インタフェースにおいてではなく、ノードに含まれるすなわち、入口物理インタフェースと出口物理インタフェースの間に配置される他の2つのデバイスにおいて生成される2つのタイムスタンプの間の差として、計算することができる。しかし、不都合なことに、この計算された滞留時間は、おそらくは入口物理インタフェースおよび出口物理インタフェースとタイムスタンプが生成されるデバイスとの間に介在するコンポーネント例えば、MAC層の入口FIFOバッファおよび出口FIFOバッファによって導入される遅延を考慮していない。上で言及したように、これらの遅延は、ノードにおけるトラフィック状態に応じて、予測不能な方法で変動する。したがって、この場合、計算された滞留時間は、不都合なことに、変動する予測不能な誤差による影響を受けるので、正確ではない。したがって、発明者らは、上述の難点を克服する、受信パケット排他的にではないが、特に同期パケットの累積滞留時間をパケット交換通信ネットワークのノードにおいて更新するための方法を提供するという問題に取り組んだ。特に、発明者らは、入口タイムスタンプおよび出口タイムスタンプが必ずしも入口物理インタフェースおよび出口物理インタフェースにおいて生成されない、受信パケット排他的にではないが、特に同期パケットの累積滞留時間をパケット交換通信ネットワークのノードにおいて更新するための方法であるとともに、同時に正確な累積滞留時間も提供する方法を提供するという問題に取り組んだ。本明細書および特許請求の範囲では、入口物理タイムスタンプおよび出口物理タイムスタンプという表現は、ノードの入口/出口物理インタフェースすなわち、OSIモデルのレイヤ1において動作するインタフェースと適切に連携するタイムスタンプ生成器によって生成されるタイムスタンプを指す。他方、入口論理タイムスタンプおよび出口論理タイムスタンプという表現は、OSIモデルのレイヤ1よりも高位のレイヤ例えばレイヤ2においてパケットを処理するノードのデバイスと適切に連携するタイムスタンプ生成器によって生成されるタイムスタンプを指す。さらに、仮想論理/物理タイムスタンプという表現は、計算モジュールによって計算される論理/物理タイムスタンプの推定値を指す。第1の態様によれば、本発明は、パケット交換通信ネットワークのノードにおいて受信された同期パケットの累積滞留時間を更新するための方法を提供し、累積滞留時間は、同期パケットを生成した別のノードとノードの間に介在するパケット交換ネットワークのノードでの同期パケットの滞留時間の累積和に等しく、ノードは、同期パケットを受信するように構成された入口回路と、同期パケットをパケット交換通信ネットワークのまた別のノードに送信するように構成された出口回路とを備え、方法は:a出口回路において、同期パケットを入口回路から受け取るステップと、b出口回路の出口タイムスタンプ生成器において、出口タイムスタンプを生成するステップと、c出口回路において、出口タイムスタンプと、出口タイムスタンプ生成器の下流に配置されるバッファにおけるバッファリングが原因で、同期パケットによって経験されると推定される可変遅延とに基づいて、仮想タイムスタンプを計算するステップと、d出口回路において、同期パケットをまた別のノードに送信する前に、累積滞留時間を更新するために仮想タイムスタンプを使用するステップとを含む。好ましくは、ステップbは、出口論理タイムスタンプを生成するステップを含む。好ましくは、ステップcは、出口論理タイムスタンプと、出口回路に含まれ、出口タイムスタンプ生成器の下流に配置される、出口バッファにおけるバッファリングが原因で、同期パケットによって経験されると推定される可変遅延とに基づいて、仮想出口物理タイムスタンプを計算するステップを含む。好ましくは、ステップcは、仮想出口物理タイムスタンプと、また別のノードの別の入口回路に含まれる入口バッファにおけるバッファリングが原因で、同期パケットによって経験されると推定される可変遅延とに基づいて、仮想入口論理タイムスタンプを計算するステップをさらに含む。好ましくは、ステップbは、出口物理タイムスタンプを生成するステップを含む。好ましくは、ステップcは、出口物理タイムスタンプと、また別のノードの別の入口回路に含まれる入口バッファにおけるバッファリングが原因で、同期パケットによって経験されると推定される可変遅延とに基づいて、仮想入口論理タイムスタンプを計算するステップを含む。好ましくは、方法は、ステップaの前に、入口回路が同期パケットを受信したときに、入口回路において入口タイムスタンプを生成するステップをさらに含む。好ましくは、方法は、ステップaの前に、入口回路において入口タイムスタンプを同期パケットに書き込むステップをさらに含む。好ましくは、ステップdは、入口タイムスタンプを同期パケットから読み取るステップと、仮想タイムスタンプと入口タイムスタンプの間の差として、滞留時間を計算するステップと、滞留時間を累積滞留時間に加算することによって、累積滞留時間を更新するステップとを含む。好ましくは、方法は、ステップaの前に、入口回路において入口タイムスタンプを累積滞留時間から減算するステップをさらに含む。好ましくは、ステップdは、仮想タイムスタンプを累積滞留時間に加算するステップを含む。好ましくは、ステップdは、同期パケットをまた別のノードに送信する前に、更新された累積滞留時間を同期パケットに書き込むステップをさらに含む。本発明の第2の態様によれば、本発明は、コンピュータ上でプログラムが実行された場合に、上で説明した方法のステップを実行するための、コンピュータ実行可能命令を含む、コンピュータプログラム製品を提供する。本発明の第3の態様によれば、本発明は、パケット交換通信ネットワークのためのノードを提供し、ノードは:-同期パケットを受信するように構成された入口回路であって、累積滞留時間を、同期パケットを生成した別のノードとノードの間に介在するパケット交換ネットワークのノードでの同期パケットの滞留時間の累積和に等しく関連付ける、入口回路と、-同期パケットを入口回路から受け取り、同期パケットをパケット交換通信ネットワークのまた別のノードに送信するように構成された出口回路であって:-出口タイムスタンプを生成するように構成された出口タイムスタンプ生成器と、-出口タイムスタンプと、出口タイムスタンプ生成器の下流に配置されるバッファにおけるバッファリングが原因で、同期パケットによって経験されると推定される可変遅延とに基づいて、仮想タイムスタンプを計算するように構成された計算モジュールとを備える、出口回路とを備え、出口回路は、累積滞留時間を更新するために仮想タイムスタンプを使用するようにさらに構成される。本発明の第4の態様によれば、本発明は、上で説明したノードを含む、パケット交換通信ネットワークを提供する。本発明の実施形態は、添付の図面を参照して読まれる、限定としてではなく、実施例として与えられた、以下の詳細な説明を読むことによって、より良く理解される。図1は、本発明の第1の実施形態による、パケット交換通信ネットワークのノードNを示している。好ましくは、パケット交換通信ネットワークは、上で言及したIEEE1588TM-2008同期プロトコルをサポートする、イーサネットネットワークである。ノードNは、好ましくは、入口回路ICを備え、今度は、その入口回路ICが、カスケード接続される、入口物理インタフェースPHYinと、入口バッファBinと、入口パケットプロセッサPPinとを備える。入口物理インタフェースPHYinは、好ましくは、パケット交換通信ネットワークの別のノード図示せずに、物理リンクを介して接続される。ノードNは、入口物理インタフェースPHYinと入口パケットプロセッサPPinの間に介在する、図1には示されていない、さらなる入口ブロックを備えることができる。さらに、ノードNは、好ましくは、出口回路ECを備え、今度は、その出口回路ECが、カスケード接続される、出口パケットプロセッサPPegと、出口バッファBegと、出口物理インタフェースPHYegとを備える。出口物理インタフェースPHYegは、好ましくは、パケット交換通信ネットワークのまた別のノード図示されずに、別の物理リンクを介して接続される。ノードNは、出口パケットプロセッサPPegと出口物理インタフェースPHYegの間に介在する、図1には示されていない、さらなる出口ブロックを備えることができる。好ましくは、ノードNは、入口回路ICと出口回路ECの間に介在する他のハードウェアブロックおよび/またはソフトウェアブロックをさらに備える。これらのブロックは、本明細書には関係がないので、図示されていない。好ましくは、入口パケットプロセッサPPinと出口パケットプロセッサPPegは、1つまたは複数のFPGAフィールドプログラマブルゲートアレイデバイス内に、例えば、ノードNの図1には示されていないネットワークプロセッサ内に実装される。入口回路ICは、好ましくは、入口タイムスタンプ生成器TSGinをさらに備え、出口回路ECは、好ましくは、出口タイムスタンプ生成器TSGegをさらに備える。本発明の第1の実施形態によれば、これ以降、本明細書でより詳細に説明するように、入口タイムスタンプ生成器TSGinは、入口物理タイムスタンプを生成するために、入口物理インタフェースPHYinと適切に連携し、一方、出口タイムスタンプ生成器TSGegは、出口論理タイムスタンプを生成するために、出口パケットプロセッサPPegと適切に連携する。好ましくは、出口回路ECは、出口パケットプロセッサPPegと出口タイムスタンプ生成器TSGegとに接続された、計算モジュールCMも備える。好ましくは、計算モジュールCMは、FPGAデバイス内に、例えば、ノードNの図1には示されていないネットワークプロセッサ内に実装される。図2a、図3a、および図3bを参照しながら、本発明の第1の実施形態の第1の変形によるノードNの動作が今から説明される。ノードNは、その入口物理インタフェースPHYinを介して、ノードNに隣接する上で言及した別のノードからパケットを受信すると仮定される。これらのパケットは、データパケットおよび/または同期パケットを含むことができる。同期パケットは、好ましくは、例えば、IEEE1588TM-2008プロトコルなどの、同期プロトコルに従ってフォーマットされる。具体的には、ステップ200において、ノードNの入口物理インタフェースPHYinが、同期パケットSPを受信する。同期パケットSPは、好ましくは、図3aに示されるようにフォーマットされる。好ましくは、同期パケットSPは、ヘッダH-SPと、ボディB-SPとを含む。好ましくは、ボディB-SPは、タイムスタンプ例えば、IEEE1588TM-2008プロトコルによって提供されるタイムスタンプt1と、おそらくは他の情報とを含むが、他の情報は、本明細書に関係しないので、図3aおよび図3bには示されていない。好ましくは、ヘッダH-SPは、調整フィールドAFと、他のフィールドとを含むが、他のフィールドは、本明細書に関係しないので、図3aおよび図3bには示されていない。好ましくは、同期パケットSPが、IEEE1588TM-2008プロトコルパケットである場合、調整フィールドAFは、補正フィールドである。同期パケットSPが、ノードNにおいて受信されたとき、調整フィールドAFは、好ましくは、同期パケットSPを生成したノードとノードNの間に介在するパケット交換ネットワークのノードでの同期パケットSPの滞留時間の累積和に等しい累積滞留時間CRTを含む。同期パケットSPが入口物理インタフェースPHYinによって受信されると、実質的に同時に、入口タイムスタンプ生成器TSGinが、入口物理タイムスタンプTSIN,PHYを生成するステップ201。その後、入口物理インタフェースPHYinは、好ましくは、入口物理タイムスタンプTSIN,PHYを同期パケットSPのフィールドに書き込むステップ201a。好ましくは、そのフィールドは、ヘッダH-SPの図3aには示されていない専用フィールドである。その後、同期パケットSPは、入口バッファBinに格納されるステップ202。その後、好ましくは、同期パケットSPは、同期パケットSPを処理する入口パケットプロセッサPPinに転送されるステップ203。その後、同期パケットSPは、出口パケットプロセッサPPegに到達し、出口パケットプロセッサPPegは、同期パケットSPを処理するステップ204。出口パケットプロセッサPPegは、図1に示された入口パケットプロセッサPPinからだけでなく、ノードNに含まれる図1には示されていない他の入口パケットプロセッサからも、パケットを受け取ることに留意されたい。ステップ204の間に、出口パケットプロセッサPPegは、好ましくは、同期パケットSPにシーケンス番号SNを関連付けるが、シーケンス番号SNは、パケットが出口パケットプロセッサPPegにおいて受け取られた順番を考慮している。さらに、その処理の間に、出口パケットプロセッサPPegは、好ましくは、入口物理タイムスタンプTSIN,PHYを同期パケットSPから読み取るステップ204a。その後、出口タイムスタンプ生成器TSGegが、好ましくは、出口論理タイムスタンプTSEG,LOGを生成するステップ205。その後、計算モジュールCMが、好ましくは、同期パケットSPが出口物理インタフェースPHYegによって実際に送信される時刻を実質的に表す、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYを計算するステップ206。その後、計算モジュールCMは、好ましくは、滞留時間RTを、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYと入口物理タイムスタンプTSIN,PHYの差、すなわち:RT=VIRTUAL_TSEG,PHY-TSIN,PHY[2]として計算するステップ207。その後、出口パケットプロセッサPPegは、好ましくは、滞留時間RTを使用して、図3bに示されるように、同期パケットSPのヘッダH-SPの調整フィールドAFに含まれる累積滞留時間CRTに滞留時間RTを加算することによって、累積滞留時間CRTを更新するステップ208。その後、同期パケットSPは、出口パケットプロセッサPPegによって、出口バッファBegに転送され、同期パケットSPは、出口バッファBegに格納されるステップ209。その後、同期パケットSPは、出口物理インタフェースPHYegに転送され、出口物理インタフェースPHYegは、同期パケットSPを、ノードNに隣接する上で言及したまた別のノードに送信するステップ210。これ以降、本明細書では、ステップ206において計算モジュールCMによって実施される、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYの計算が、詳細に説明される。好ましくは、計算モジュールCMは、出口バッファBegに関連する多数のパラメータを知っている。この多数のパラメータは、好ましくは、以下のパラメータの1つまたは複数を含む:-書き込みビットレートWR。-読み取りビットレートRR。-書き込み粒度WG、すなわち、出口バッファBegに並列して書き込まれるビットの数。-読み取り粒度RG、すなわち、出口バッファBegから並列して読み取られるビットの数。-書き込みカットスルー待ち時間WC、すなわち、パケットが出口バッファBegに書き込まれるときに経験する一定の遅延。-読み取りカットスルー待ち時間RC、すなわち、パケットが出口バッファBegから読み取られるときに経験する一定の遅延。-書き込みビットレートWRと読み取りビットレートRRの間の差を考慮する調整係数A。特に、書き込みビットレートWRと読み取りビットレートRRが等しい例えば、両方が同じPLLにロックされている理想的なケースでは、Aは1に等しい。しかし、一般に、WRとRRの間の差は/-200ppmであり、したがって、Aは1よりも大きい。ステップ206の間に、計算モジュールCMは、好ましくは、以下のサブステップを実行する:a計算モジュールCMは、同期パケットSPのシーケンス番号SNとビット数LSNとを検出する。b計算モジュールCMは、同期パケットSPが出口バッファBegに完全に書き込まれる時刻TTSNを、以下の式を用いて計算する:TTSN=TSEG,LOGWCWG×ceilLSN/WG/WR[3]ここで、ceilLSN/WGは、LSNとWGの間の比を下回らない最小の整数を表す。c計算モジュールCMは、同期パケットSPが出口バッファBegに書き込まれ始める前に出口バッファBegにすでに格納されているビットを読み取る動作のみを考慮し、同期パケットSPを書き込む動作を考慮しない、時刻TTSNにおける出口バッファBegの充満レベルFLbSNを、以下の式を用いて計算する:FLbSN=max{0,[FLaSN-1-A×RR×TTSN-TTSN-1]}[4]FLaSN-1は、読み取りカットスルー待ち時間RCも考慮した、同期パケットSPに先行するパケットすなわち、SN-1に等しいシーケンス番号を有するパケットが出口バッファBegに完全に書き込まれたときの、出口バッファBegの充満レベルである。表記max{-}は、FLbSNが中括弧の内部に含まれる値のうちの最大値に等しいことを表し、一方、TTSN-1は、同期パケットSPに先行するパケットが出口バッファBegに完全に書き込まれた時刻である。したがって、FLbSNは、充満レベルFLaSN-1と読み取りビットレートRRが、時間間隔TTSN-TTSN-1において、出口バッファBegが完全に空になるようなものである場合、ゼロに等しい。d計算モジュールCMは、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYを、以下の式を用いて計算する:VIRTUAL_TSEG,PHY=TTSN[RG×ceilFLbSN/RG/RR]RC[5]e計算モジュールCMは、同期パケットSPが出口バッファBegに完全に書き込まれたときの、出口バッファBegの充満レベルFLaSNを、以下の式を用いて計算する:FLaSN=FLbSNRC×RRLSN[6]上記の式[5]に従って計算される仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYは、同期パケットSPが出口バッファBegに格納されたときに同期パケットSPによって累積される遅延のみを考慮する。式[5]は、例えば、出口パケットプロセッサPPegと出口物理インタフェースPHYegの間におそらくは介在する図1には示されていない他のブロックによる同期パケットSPの処理に起因する、他の起こり得る遅延を考慮しない。一定だがTXとRXの2つの方向では異なる、これらの他の起こり得る遅延が知られている場合、それらは、IEEE1588TM-2008プロトコルによって予測されるものとして、補償することができる。上で説明したステップ206のサブステップa-eを含むステップ200-210は、好ましくは、ノードNで受信された同期パケット毎に繰り返される。データパケットの場合、ステップ206のサブステップdと、ステップ207-208は、好ましくは、省略される。有利なことに、本発明の第1の実施形態の第1の変形による方法は、ノードNの出口物理インタフェースPHYegがタイムスタンプ生成器と適切に連携しない場合でも、同期パケットSPの滞留時間を計算することを可能にする。有利なことに、出口タイムスタンプは、出口物理インタフェースPHYegの上流で生成することができるが、その理由は、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYが、出口物理インタフェースPHYegと出口タイムスタンプが生成されるデバイスとの間に介在するコンポーネントすなわち、出口バッファBegによって導入される遅延を考慮しているからである。仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYは、同期パケット毎に計算され、したがって、その値は、ノードNの現在のトラフィック状態によって、同期パケット毎に変化する。これは、これ以降、図4を参照して本明細書で詳細に説明される実施例から明らかなように、特にMAC層の出口バッファにおいて同期パケットSPによって経験される起こり得る遅延変動を考慮することによって、正確な方法で同期パケットSPの調整フィールドAFを更新することを可能にする。図4は、本発明の第1の実施形態の第1の変形による、ノードNの動作を説明する3つの例示的な時間ダイアグラムを示している。図4の時間ダイアグラムは、図1のaによって表される出口パケットプロセッサPPegの入力と、図1のbによって表される出口バッファBegの入力および図1のcによって表される出口バッファBegの出力とに関する。実施例として、図4は、ビット数がL3の第1の同期パケットSP3と、それに続く、ビット数がL4のデータパケットDP4と、ビット数がL5の第2の同期パケットSP5とを示している。パケットSP3、DP4、SP5は、入口物理インタフェースPHYinを介して、または図1には示されていない他の入口物理インタフェースを介して、ノードNにおいて受信することができる。パケットSP3、DP4、SP5が、出口パケットプロセッサPPegにおいて受け取られたとき、出口パケットプロセッサPPegは、好ましくは、パケットSP3、DP4、SP5をそれぞれの連続的シーケンス番号に、すなわち、3、4、5に関連付ける。第1の同期パケットSP3が出口パケットプロセッサPPegにおいて受け取られたときステップ204、出口タイムスタンプ生成器TSGegは、出口論理タイムスタンプTS3EG,LOGを生成するステップ205。その後、ステップ206の間に、計算モジュールCMは、以下のことを行う:a第1の同期パケットSP3のシーケンス番号SN=3とビット数L3とを検出する。b時刻TT3を、上記の式[3]を用いて計算する。すなわち:TT3=TS3EG,LOGWCWG×ceilL3/WG/WRc時刻TT3における出口バッファBegの充満レベルFLb3を、上記の式[4]を用いて計算する。すなわち:FLb3=max{0,[FLa2-A×RR×TT3-TT2]}ここで、FLa2は、第1の同期パケットSP3に先行するパケットすなわち、2に等しいシーケンス番号を有するパケットが出口バッファBegに完全に書き込まれたときの、出口バッファBegの充満レベルである。以下においては、簡単にするために、FLb3がゼロに等しいことを、すなわち、第1の同期パケットSP3が出口バッファBegに完全に書き込まれたとき、他のパケットのビットは出口バッファBeg内に存在しないことを仮定する。d仮想出口物理タイムスタンプVIRTUAL_TS3EG,PHYを、上記の式[5]を用いて計算する。すなわち:VIRTUAL_TS3EG,PHY=TT3[RG×ceilFLb3/RG/RR]RCe第1の同期パケットSP3が出口バッファBegに完全に書き込まれたときの、出口バッファBegの充満レベルFLa3を、上記の式[6]を用いて計算する。すなわち:FLa3=FLb3RC×RRL3先に仮定したように、第1の同期パケットSP3が出口バッファBegに完全に書き込まれたとき、出口バッファBegは空である。したがって、仮想出口物理タイムスタンプVIRTUAL_TS3EG,PHYは、書き込みカットスルー待ち時間WCと、読み取りカットスルー待ち時間RCと、第1の同期パケットSP3が出口バッファBegに書き込まれるのに必要とされる時間間隔である、WG×ceilL3/WG/WRのみに依存する。ステップ206が終了すると、計算モジュールCMは、上記の式[2]に従って、滞留時間RT3を計算するステップ207。その後、滞留時間RT3は、第1の同期パケットSP3の調整フィールドAFの内容を更新するために使用されるステップ208。その後、第1の同期パケットSP3の処理が、図2aに示されたステップ209-210に従って続行される。データパケットDP4が出口パケットプロセッサPPegにおいて受け取られたときステップ204、出口タイムスタンプ生成器TSGegは、出口論理タイムスタンプTS4EG,LOGを生成するステップ205。その後、ステップ206の間に、計算モジュールCMは、以下のことを行う:aデータパケットDP4のシーケンス番号SN=4とビット数L4とを検出する。b時刻TT4を、上記の式[3]を用いて計算する。すなわち:TT4=TS4EG,LOGWCWG×ceilL4/WG/WRc時刻TT4における出口バッファBegの充満レベルFLb4を、上記の式[4]を用いて計算する。すなわち:FLb4=max{0,[FLa3-A×RR×TT4-TT3]}サブステップdは、好ましくは、省略される。eデータパケットDP4が出口バッファBegに完全に書き込まれたときの、出口バッファBegの充満レベルFLa4を、上記の式[5]を用いて計算する。すなわち:FLa4=FLb4RC×RRL4ステップ206の後、計算モジュールCMは、ステップ207を省略する。ステップ208も、好ましくは、省略される。その後、データパケットDP4の処理が、図2aに示された次のステップ209-210に従って続行される。第2の同期パケットSP5が出口パケットプロセッサPPegにおいて受け取られたときステップ204、出口タイムスタンプ生成器TSGegは、出口論理タイムスタンプTS5EG,LOGを生成するステップ205。その後、ステップ206の間に、計算モジュールCMは、以下のことを行う:a第2の同期パケットSP5のシーケンス番号SN=5とビット数L5とを検出する。b時刻TT5を、上記の式[3]を用いて計算する。すなわち:TT5=TS5EG,LOGWCWG×ceilL5/WG/WRc時刻TT5における出口バッファBegの充満レベルFLb5を、上記の式[4]を用いて計算する。すなわち:FLb5=max{0,[FLa4-A×RR×TT5-TT4]}d仮想出口物理タイムスタンプVIRTUAL_TS5EG,PHYを、上記の式[5]を用いて計算する。すなわち:VIRTUAL_TS5EG,PHY=TT5[RG×ceilFLb5/RG/RR]RCe第2の同期パケットSP5が出口バッファBegに完全に書き込まれたときの、出口バッファBegの充満レベルFLa5を、上記の式[6]を用いて計算する。すなわち:FLa5=FLb5RC×RRL5この後者のケースでは、仮想出口物理タイムスタンプVIRTUAL_TS5EG,PHYは、書き込みカットスルー待ち時間WCと、読み取りカットスルー待ち時間RCと、第2の同期パケットSP5が出口バッファBegに書き込まれるのに必要とされる時間間隔である、WG×ceilL5/WG/WRとに加えて、データパケットDP4全体を出口バッファBegから読み取り終えるのに必要とされる時間間隔である、[RG×ceilFLb5/RG/RR]にも依存する。ステップ206が終了すると、計算モジュールCMは、上記の式[2]に従って、滞留時間RT5を計算するステップ207。その後、滞留時間RT5は、第2の同期パケットSP5の調整フィールドAFの内容を更新するために使用されるステップ208。その後、第2の同期パケットSP5の処理が、図2aに示された次のステップ209-210に従って続行される。図2bは、本発明の第1の実施形態の第2の変形による、ノードNの動作を示している。この第2の変形によれば、ステップ201において、入口タイムスタンプ生成器TSGinが入口物理タイムスタンプTSIN,PHYを生成するとき、入口物理タイムスタンプTSIN,PHYを同期パケットSPの専用フィールドに書き込むステップ201a代わりに、入口物理インタフェースPHYinは、好ましくは、入口物理タイムスタンプTSIN,PHYを使用して、同期パケットSPの調整フィールドAFを更新するステップ201a’。具体的には、入口物理インタフェースPHYinは、好ましくは、入口物理タイムスタンプTSIN,PHYを、調整フィールドAFに含まれる累積滞留時間CRTから減算する。その後、ステップ202から206が、第1の変形と同様に実行される。その後、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYの計算ステップ206が完了した後、滞留時間RTを計算するステップ207代わりに、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYが、出口パケットプロセッサPPegによって直接的に使用されて、同期パケットSPの調整フィールドAFを更新するステップ208’。具体的には、出口パケットプロセッサPPegは、仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYを累積滞留時間CRTに加算する。第2の変形のステップ201a’および208’で実行される動作は、第1の変形の動作207-208に基本的に対応することに留意されたい。したがって、有利なことに、この第2の変形によれば、入口物理タイムスタンプTSIN,PHYを出口パケットプロセッサPPegに転送するための専用フィールドは、同期パケットSPに必要ではない。図5は、本発明の第2の実施形態による、パケット交換ネットワークの第1のノードN1と第2のノードN2のブロック図を示している。第1のノードN1と第2のノードN2は、好ましくは、隣接している。第1のノードN1と第2のノードN2はともに、上で説明したノードNに類似している。具体的には、第1のノードN1は、好ましくは、出口回路EC1を備え、今度は、その出口回路EC1が、カスケード接続される、出口パケットプロセッサPP1egと、出口バッファB1egと、出口物理インタフェースPHY1egとを備える。出口回路EC1は、好ましくは、出口タイムスタンプ生成器TSG1egをさらに備える。この第2の実施形態によれば、これ以降、本明細書でより詳細に説明するように、出口タイムスタンプ生成器TSG1egは、出口物理タイムスタンプを生成するために、出口物理インタフェースPHY1egと適切に連携する。好ましくは、出口回路EC1は、出口タイムスタンプ生成器TSG1egと物理出口インタフェースPHY1egとに接続された、計算モジュールCM1も備える。第1のノードN1の他のコンポーネントは、本明細書に関係しないので、図5には示されていない。他方、第2のノードN2は、好ましくは、入口回路IC2を備え、今度は、その入口回路IC2が、カスケード接続される、入口物理インタフェースPHY2inと、入口バッファB2inと、入口パケットプロセッサPP2inとを備える。入口回路IC2は、好ましくは、入口タイムスタンプ生成器TSG2inをさらに備える。本発明のこの第2の実施形態によれば、入口タイムスタンプ生成器TSG2inは、入口論理タイムスタンプを生成するために、入口パケットプロセッサPP2inと適切に連携する。第2のノードN2の他のコンポーネントは、本明細書に関係しないので、図5には示されていない。図6aを参照しながら、本発明の第2の実施形態の第1の変形による第1のノードN1の動作が今から説明される。第1のノードN1は、パケットを生成し、第1のノードN1に隣接する図5には示されていないさらに別のノードからパケットを受信すると仮定される。これらのパケットは、データパケットおよび/または同期パケットを含むことができる。同期パケットは、好ましくは、例えば、IEEE1588TM-2008プロトコルなどの、同期プロトコルに従ってフォーマットされる。これらのパケットは、第1のノードN1の様々なコンポーネントを横断して転送され、最後に、その一部が、出口パケットプロセッサPP1egによって受け取られ、出口パケットプロセッサPP1egは、パケットを処理し、それらを出口バッファB1egに転送する。出口バッファB1egは、好ましくは、パケットを格納し、それらを出口物理インタフェースPHY1egに転送する。具体的には、出口物理インタフェースPHY1egが、出口バッファB1egから同期パケットSPを受け取るステップ600。同期パケットSPは、好ましくは、図3aに示され、上で説明したようにフォーマットされる。ステップ600の間に、出口物理インタフェースPHY1egは、好ましくは、同期パケットSPにシーケンス番号SNを関連付けるが、シーケンス番号SNは、パケットが出口物理インタフェースPHY1egにおいて受け取られた順番を考慮している。さらに、ステップ600の間に、出口物理インタフェースPHY1egは、好ましくは、同期パケットSPの受信時に第1のノードN1で生成された入口タイムスタンプを同期パケットSPから読み取るステップ600a。入口タイムスタンプは、論理的なものでも、または物理的なものでもよい。簡単にするため、これ以降、本明細書では、入口タイムスタンプは、入口物理タイムスタンプTS1IN,PHYであると仮定される。その後、出口タイムスタンプ生成器TSG1egが、好ましくは、出口物理タイムスタンプTS1EG,PHYを生成するステップ601。その後、計算モジュールCM1が、好ましくは、同期パケットSPが第2のノードN2の入口パケットプロセッサPP2inによって受信される時刻を実質的に表す、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGを計算するステップ602。この目的で、ステップ602の間に、計算モジュールCM1は、好ましくは、同期パケットSPが入口物理インタフェースPHY2inによって実際に受信される時刻を実質的に表す、仮想入口物理タイムスタンプVIRTUAL_TS2IN,PHYが、出口物理タイムスタンプTS1EG,PHYに等しいと仮定するすなわち、第1のノードN1と第2のノードN2を接続する物理リンクを伝搬する同期パケットSPの伝搬時間が、実質的にゼロであると仮定する。その後、計算モジュールCM1は、好ましくは、滞留時間RT’を、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGと入口物理タイムスタンプTS1IN,PHYの差、すなわち:RT’=VIRTUAL_TS2IN,LOG-TS1IN,PHY[7]として計算するステップ603。その後、出口物理インタフェースPHY1egは、好ましくは、同期パケットSPのヘッダH-SPの調整フィールドAFに含まれる累積滞留時間CRTに、式[7]に従って計算された滞留時間RT’を加算することによって、累積滞留時間CRTを更新するステップ604。その後、出口物理インタフェースPHYegは、同期パケットSPを第2のノードN2に送信するステップ605。これ以降、本明細書では、ステップ602の間に計算モジュールCM1によって実施される、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGの計算が、詳細に説明される。好ましくは、計算モジュールCM1は、第2のノードN2の入口バッファB2inに関連する多数のパラメータを知っている。この多数のパラメータは、好ましくは、以下のパラメータの1つまたは複数を含む:-書き込みビットレートWR’。-読み取りビットレートRR’。-書き込み粒度WG’、すなわち、入口バッファB2inに並列して書き込まれるビットの数。-読み取り粒度RG’、すなわち、入口バッファB2inから並列して読み取られるビットの数。-書き込みカットスルー待ち時間WC’、すなわち、パケットが入口バッファB2inに書き込まれるときに経験する一定の遅延。-読み取りカットスルー待ち時間RC’、すなわち、パケットが入口バッファB2inから読み取られるときに経験する一定の遅延。-調整係数A’第1の実施形態の調整係数Aに関連して上で説明したのと同じ考察が、調整係数A’にも適用されるので、それを繰り返すことはしない。ステップ602の間に、計算モジュールCM1は、好ましくは、以下のサブステップを実行する:a計算モジュールCM1は、同期パケットSPのシーケンス番号SNとビット数LSNとを検出する。b計算モジュールCM1は、同期パケットSPが入口バッファB2inに完全に書き込まれる時刻TTSNを、以下の式を用いて計算する。TTSN=TS1EG,PHYWC’WG’×ceilLSN/WG’/WR’[8]ここで、ceilLSN/WG’は、LSNとWG’の間の比を下回らない最小の整数を表す。c計算モジュールCM1は、同期パケットSPが書き込まれ始める前に入口バッファB2inにすでに格納されているビットを読み取る動作のみを考慮し、同期パケットSPを書き込む動作を考慮しない、時刻TTSNにおける入口バッファB2inの充満レベルFLbSNを、以下の式を用いて計算する:FLbSN=max{0,[FLaSN-1-A’×RR’×TTSN-TTSN-1]}[9]FLaSN-1は、読み取りカットスルー待ち時間RC’も考慮した、同期パケットSPに先行するパケットすなわち、SN-1に等しいシーケンス番号を有するパケットが入口バッファB2inに完全に書き込まれたときの、入口バッファB2inの充満レベルである。表記max{-}は、FLbSNが中括弧の内部に含まれる値のうちの最大値に等しいことを表し、一方、TTSN-1は、同期パケットSPに先行するパケットが入口バッファB2inに完全に書き込まれた時刻である。したがって、FLbSNは、充満レベルFLaSN-1と読み取りビットレートRR’が、時間間隔TTSN-TTSN-1において、入口バッファB2inが完全に空になるようなものである場合、ゼロに等しい。d計算モジュールCM1は、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGを、以下の式を用いて計算する:VIRTUAL_TS2IN,LOG=TTSN[RG’×ceilFLbSN/RG’/RR’]RC’[10]e計算モジュールCM1は、同期パケットSPが入口バッファB2inに完全に書き込まれたときの、入口バッファB2inの充満レベルFLaSNを、以下の式を用いて計算する:FLaSN=FLbSNRC’×RR’LSN[11]上記の式[10]に従って計算される仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGは、入口バッファB2in内において同期パケットSPによって累積される遅延のみを考慮する。式[10]は、例えば、入口物理インタフェースPHY2inと入口パケットプロセッサPP2inの間におそらくは介在する図5には示されていない他のブロックによる同期パケットSPの処理に起因する、他の起こり得る遅延を考慮しない。一定だがTXとRXの2つの方向では異なる、これらの他の起こり得る遅延が知られている場合、それらは、IEEE1588TM-2008プロトコルによって予測されるものとして、補償することができる。上で説明したステップ602のサブステップa-eを含むステップ600-605は、好ましくは、第1のノードN1によって受信され、第2のノードN2に転送される同期パケット毎に繰り返される。データパケットの場合、ステップ602のサブステップdと、ステップ603-604は、好ましくは、省略される。図6bは、本発明の第2の実施形態の第2の変形による、ノードN1の動作を示している。この第2の変形によれば、同期パケットSPの受信時に第1のノードN1で生成された入口タイムスタンプは、同期パケットSPの専用フィールドに含まれていないが、第1の実施形態の第2の変形と同様に出口パケットプロセッサPP1egにおいて受け取られる前に、同期パケットSPの調整フィールドAFに含まれる累積滞留時間CRTからすでに減算されている。したがって、この第2の変形によれば、ステップ600aは省略される。その後、ステップ601および602が、第1の変形と同様に実行される。その後、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGの計算ステップ602が完了した後、滞留時間RT’を計算するステップ603代わりに、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGが、出口物理インタフェースPHY1egによって使用されて、同期パケットSPの調整フィールドAFを更新するステップ604’。具体的には、出口物理インタフェースPHY1egは、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGを累積滞留時間CRTに直接的に加算する。出口パケットプロセッサPP1egで受け取られる前に実行される減算と、第2の変形のステップ604’で実行される動作は、第1の変形の動作603-604に基本的に対応することに留意されたい。したがって、有利なことに、この第2の変形によれば、入口タイムスタンプを出口物理インタフェースPHY1egに転送するための専用フィールドは、同期パケットSPに必要ではない。図7は、本発明の第3の実施形態による、第1のノードN1と第2のノードN2の別のブロック図を示している。具体的には、この第3の実施形態によれば、これ以降、本明細書でより詳細に説明するように、出口タイムスタンプ生成器TSG1egは、出口論理タイムスタンプを生成するために、出口パケットプロセッサPP1egと適切に連携する。図8aを参照しながら、本発明の第3の実施形態の第1の変形による第1のノードN1の動作が今から説明される。第1のノードN1は、パケットを生成すると、また第1のノードN1に隣接する図7には示されていない別のノードからパケットを受信すると仮定される。これらのパケットは、データパケットおよび/または同期パケットを含むことができる。同期パケットは、好ましくは、例えば、IEEE1588TM-2008プロトコルなどの、同期プロトコルに従ってフォーマットされる。これらのパケットは、第1のノードN1の様々なコンポーネントを横断して転送され、最後に、その一部が、出口パケットプロセッサPP1egによって受け取られる。具体的には、出口パケットプロセッサPP1egが、同期パケットSPを受信するステップ800。同期パケットSPは、好ましくは、図3aに示され、上で説明したようにフォーマットされる。ステップ800の間に、出口パケットプロセッサPP1egは、好ましくは、同期パケットSPにシーケンス番号SNを関連付けるが、シーケンス番号SNは、パケットが出口パケットプロセッサPP1egにおいて受け取られた順番を考慮している。さらに、ステップ800の間に、出口パケットプロセッサPP1egは、好ましくは、同期パケットSPの受信時に第1のノードN1で生成された入口タイムスタンプを同期パケットSPから読み取るステップ800a。入口タイムスタンプは、論理的なものでも、または物理的なものでもよい。簡単にするため、これ以降、本明細書では、入口タイムスタンプは、入口物理タイムスタンプTS1IN,PHYであると仮定される。その後、出口タイムスタンプ生成器TSG1egが、好ましくは、出口論理タイムスタンプTS1EG,LOGを生成するステップ801。その後、計算モジュールCM1が、同期パケットSPが出口物理インタフェースPHY1egによって実際に送信される時刻を実質的に表す、仮想出口物理タイムスタンプVIRTUAL_TS1EG,PHYを計算するステップ802。さらに、計算モジュールCM1は、好ましくは、同期パケットSPが入口パケットプロセッサPP2inによって受信される時刻を実質的に表す、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGを計算するステップ803。この目的で、ステップ803において、計算モジュールCM1は、好ましくは、同期パケットSPが入口物理インタフェースPHY2inによって実際に受信される時刻を実質的に表す、仮想入口物理タイムスタンプVIRTUAL_TS2IN,PHYが、仮想出口物理タイムスタンプVIRTUAL_TS1EG,PHYに等しいことを仮定するすなわち、第1のノードN1と第2のノードN2を接続する物理リンクを伝搬する同期パケットSPの伝搬時間が、実質的にゼロであると仮定する。その後、計算モジュールCM1は、滞留時間RTを、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGと入口物理タイムスタンプTS1IN,PHYの差、すなわち:RT=VIRTUAL_TS2IN,LOG-TS1IN,PHY[12]として計算するステップ804。その後、出口パケットプロセッサPP1egは、好ましくは、式[12]に従って計算された滞留時間RTを使用して、同期パケットSPのヘッダH-SPの調整フィールドAFに含まれる累積滞留時間CRTを更新するステップ805。その後、同期パケットSPは、出口パケットプロセッサPP1egによって、出口バッファB1egに転送され、出口バッファB1egに格納されるステップ806。その後、同期パケットSPは、出口物理インタフェースPHY1egに転送され、出口物理インタフェースPHY1egは、同期パケットSPを第2のノードN2に送信するステップ807。ステップ802の間に計算モジュールCM1によって実施される、仮想出口物理タイムスタンプVIRTUAL_TS1EG,PHYの計算は、本発明の第1の実施形態によるステップ206において実施される仮想出口物理タイムスタンプVIRTUAL_TSEG,PHYの計算と実質的に同じであり、第1のノードN1の出口バッファB1egに関連するパラメータが使用される。さらに、ステップ803の間に計算モジュールCM1によって実施される、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGの計算は、本発明の第2の実施形態によるステップ602の間に実施される仮想入口論理タイムスタンプVIRTUAL_TSIN,LOGの計算と実質的に同じであり、第2のノードN2の入口バッファB2inに関連するパラメータが使用される。したがって、仮想出口物理タイムスタンプVIRTUAL_TS1EG,PHYおよび仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGの計算の詳細な説明は繰り返さない。図8bは、本発明の第3の実施形態の第2の変形による、ノードN1の動作を示している。この第2の変形によれば、同期パケットSPの受信時に第1のノードN1で生成された入口タイムスタンプは、同期パケットSPの専用フィールドに含まれていないが、第1および第2の実施形態の第2の変形と同様に出口パケットプロセッサPP1egにおいて受け取られる前に、同期パケットSPの調整フィールドAFに含まれる累積滞留時間CRTからすでに減算されている。したがって、この第2の変形によれば、ステップ800aは省略される。その後、ステップ801-803が、第1の変形と同様に実行される。その後、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGの計算ステップ803が完了した後、滞留時間RTを計算するステップ804代わりに、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGが、出口パケットプロセッサPP1egによって使用されて、同期パケットSPの調整フィールドAFを更新するステップ805’。具体的には、出口パケットプロセッサPP1egは、仮想入口論理タイムスタンプVIRTUAL_TS2IN,LOGを累積滞留時間CRTに直接的に加算する。出口パケットプロセッサPP1egで受け取られる前に実行される減算と、第2の変形のステップ805’で実行される動作は、第1の変形の動作804-805に基本的に対応することに留意されたい。したがって、有利なことに、この第2の変形によれば、入口タイムスタンプを出口パケットプロセッサPP1egに転送するための専用フィールドは、同期パケットSPに必要ではない。したがって、第1の実施形態ではすなわち、ノードが出口物理タイムスタンプを生成できない場合、ノード自体は、出口バッファBegによって導入される遅延を考慮して、同期パケットSPの滞留時間を計算することができるが、第2および第3の実施形態によればすなわち、ノードが入口物理タイムスタンプを生成できない場合、ノード自体は、入口バッファB2inによって導入される遅延を考慮するための計算を実施することができない。これは、同期パケットSPを受信したとき、ノードは、入口バッファB2inの充満レベルがどれだか知ることができないという事実に起因する。したがって、ノードは、入口バッファB2inによって導入される遅延を計算することができない。第2および第3の実施形態によれば、上流ノードすなわち、パケットがそこから受信されるノードが、滞留時間の計算を実行し、下流ノードの入口バッファB2inによって導入される遅延も考慮して、同期パケットの累積滞留時間を更新するためにその滞留時間を使用する。これが可能である理由は、上流ノードは、下流ノードのトラフィック状態をあらかじめ知っており、その場合は、下流ノードの入口バッファによって導入される遅延を予測できるからである。ノードが、入口物理タイムスタンプも、出口物理タイムスタンプも生成できない場合は、上で説明した第1の実施形態と第2/第3の実施形態を組み合わせることができる。具体的には、ノードの入口バッファによって導入される遅延は、上流ノードで計算することができ、それが、第2または第3の実施形態に従って上流ノード内での同期パケットの滞留時間に加算される。他方、出口バッファによって導入される遅延は、ノード自体において計算され、それが、ノード自体での同期パケットの滞留時間に加算される。また、このケースでは、有利なことに、ノードの入口バッファおよび出口バッファによって導入される遅延を考慮するために、同期パケットの調整フィールドAFに含まれる累積滞留時間CRTを更新することが可能である。本発明の第1、第2、および第3の実施形態の上述の説明では、ノードN、N1は、上で言及された1ステップクロックメカニズムを実施し、すなわち、ノードN、N1は、同期パケットSPを別のノードに転送する前に、同期パケットSPの滞留時間を計算し、同期パケットSP自体の調整フィールドを更新するためにその滞留時間を使用することが可能であると仮定された。しかし、他の有利な実施形態によれば、ノードN、N1は、上で言及された2ステップクロックメカニズムを実施することができる。これらの有利な実施形態によれば、ノードN、N1は、上で説明したように、同期パケットSPの滞留時間または仮想タイムスタンプを計算し、その後、おそらくはノードN、N1によって生成される後続パケットの調整フィールドを更新するためにその滞留時間または仮想タイムスタンプを使用する。図1、図5、および図7のノード内に示された様々な要素の機能は、専用ハードウェアのほか、適切なソフトウェアと連携する、ソフトウェアを実行可能なハードウェアの使用を通して提供することができる。プロセッサすなわち、パケットプロセッサによって提供される場合、機能は、単一の専用プロセッサによって、単一の共用プロセッサによって、または複数の、そのうちのいくつかは共用可能な、個別プロセッサによって提供することができる。さらに、プロセッサという用語が明示的に使用される場合、それを、ソフトウェアを実行可能なハードウェアを排他的に指すと解釈すべきではなく、それには、限定することなく、デジタル信号プロセッサDSPハードウェア、ネットワークプロセッサ、特定用途向け集積回路ASIC、フィールドプログラマブルゲートアレイFPGA、ソフトウェアを保存するためのリードオンリメモリROM、ランダムアクセスメモリRAM、および不揮発性ストレージが暗黙的に含まれ得る。従来通りの、および/またはカスタマイズされた、他のハードウェアも含まれ得る。"