炭化珪素からなる第1または第2導電型の基板1と、前記基板1の上に形成され、前記基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2と、前記ドリフト層2の上に形成された第2導電型の炭化珪素からなるベース領域3と、前記ベース領域3の上層部に形成され、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4と、前記ベース領域3の上層部に形成され、前記ベース層3よりも高濃度の第2導電型の炭化珪素にて構成されたコンタクト領域5と、前記ソース領域4の表面から前記ベース領域3よりも深くまで形成され、一方向を長手方向として形成されたトレンチ6と、前記トレンチ6の内壁面に形成されたゲート絶縁膜8と、前記トレンチ6内において、前記ゲート絶縁膜8の上に形成されたゲート電極9と、前記ソース領域4に電気的に接続されると共に前記コンタクト領域5を介して前記ベース領域3に電気的に接続されたソース電極11と、前記基板1の裏面側に形成されたドレイン電極13とを備え、前記ゲート電極9への印加電圧を制御することで前記トレンチ6の側面に位置する前記ベース領域3の表面部に反転型のチャネル領域を形成し、前記ソース領域4および前記ドリフト層2を介して、前記ソース電極11および前記ドレイン電極13の間に電流を流す反転型のMOSFETを備えた炭化珪素半導体装置であって、前記ベース領域3の下方に配置されると共に前記トレンチ6よりも深い位置まで形成され、前記トレンチ6の長手方向と交差する複数の第2導電型のディープ層10を有し、前記ディープ層10は、該ディープ層10の深さ方向において濃度が変えられており、前記ゲート電極9に対してゲート電圧を印加したときに、前記ディープ層10のうち前記トレンチ6の側面に位置する部分に反転層を形成することを特徴とする炭化珪素半導体装置。前記ディープ層10は、該ディープ層10の深さ方向においてステップ状の濃度勾配が持たされていることを特徴とする請求項1に記載の炭化珪素半導体装置。前記ディープ層10は、該ディープ層10のうち第2導電型不純物濃度が高濃度とされた高濃度領域10aと、前記高濃度領域10aよりも第2導電型不純物濃度が低濃度とされた低濃度領域10bとを有し、前記低濃度領域10aが前記トレンチ6の側面に位置していて、前記ゲート電極9に対してゲート電圧を印加したときに、前記低濃度領域10bのうち前記トレンチ6の側面に位置している部分に反転層を形成することを特徴とする請求項1に記載の炭化珪素半導体装置。前記高濃度領域10aと前記低濃度領域10bとの境界が前記トレンチ6よりも深い位置とされていることを特徴とする請求項3に記載の炭化珪素半導体装置。前記ディープ層10は、該ディープ層10の深さが浅くなるほど第2導電型不純物濃度が薄くなる濃度勾配が持たされていることを特徴とする請求項1に記載の炭化珪素半導体装置。前記ディープ層10は、該ディープ層10の深さが浅くなるほど幅が狭くされていることを特徴とする請求項1ないし5のいずれか1つに記載の炭化珪素半導体装置。前記トレンチ6の側面に第1導電型層2が備えられ、前記トレンチ6の側面では、前記第1導電型層2よりも下方に前記ディープ層10が備えられていることを特徴とする請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。前記ドリフト層2のうち前記ディープ層10のうち隣り合うもの同士の間に配置される部分には、該ドリフト層2のうち前記ディープ層10よりも下方に位置している部分よりも高濃度とされた第1導電型の電流拡散層2aが形成されていることを特徴とする請求項1ないし7のいずれか1つに記載の炭化珪素半導体装置。炭化珪素からなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2を形成する工程と、前記ドリフト層2の表面にマスク20を配置した後、該マスク20を用いたイオン注入を行うことにより、前記ドリフト層2の表層部に第2導電型のディープ層10を形成する工程と、前記ディープ層10および前記ドリフト層2の上に第2導電型の炭化珪素からなるベース領域3を形成する工程と、前記ベース領域3内における該ベース領域3の表層部に第1導電型不純物をイオン注入することにより、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4を形成する工程と、前記ベース領域3内における該ベース領域3の表層部に第2導電型不純物をイオン注入することにより、前記ベース領域3よりも高濃度の第2導電型の炭化珪素にて構成されたコンタクト領域5を形成する工程と、前記ソース領域4の表面から前記ベース領域3を貫通して前記ドリフト層2に達し、かつ、前記ディープ層10よりも浅く、一方向を長手方向とするトレンチ6を形成する工程と、前記トレンチ6の表面にゲート絶縁膜8を形成する工程と、前記トレンチ6内において、前記ゲート絶縁膜8の上にゲート電極9を形成する工程と、前記ソース領域4に電気的に接続されると共に前記コンタクト領域5を介して前記ベース領域3に電気的に接続されるソース電極11を形成する工程と、前記基板1の裏面側にドレイン電極13を形成する工程と、を含み、前記ディープ層10を形成する工程では、前記ベース領域3の下方に配置されると共に前記トレンチ6よりも深い位置まで、かつ、前記トレンチ6の長手方向と交差するように前記ディープ層10を形成し、該ディープ層10の深さ方向において第2導電型不純物濃度を変え、前記ゲート電極9に対してゲート電圧を印加したときに、前記トレンチ6の側面において前記ディープ層10に反転層が形成される濃度とすることを特徴とする炭化珪素半導体装置の製造方法。炭化珪素からなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2を形成する工程と、前記ドリフト層2の表面に、エピタキシャル成長により第2導電型のディープ層10を形成する工程と、前記ディープ層10の表面にマスク21を配置した後、該マスク21を用いたイオン注入を行うことにより、前記ディープ層10を複数に分割し、分割されたディープ層10の間にも前記ドリフト層2を形成する工程と、前記ディープ層10および前記ドリフト層2の上に第2導電型の炭化珪素からなるベース領域3を形成する工程と、前記ベース領域3内における該ベース領域3の表層部に第1導電型不純物をイオン注入することにより、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4を形成する工程と、前記ベース領域3内における該ベース領域3の表層部に第2導電型不純物をイオン注入することにより、前記ベース領域3よりも高濃度の第2導電型の炭化珪素にて構成されたコンタクト領域5を形成する工程と、前記ソース領域4の表面から前記ベース領域3を貫通して前記ドリフト層2に達し、かつ、前記ディープ層10よりも浅くなる一方向を長手方向とするトレンチ6を形成する工程と、前記トレンチ6の表面にゲート絶縁膜8を形成する工程と、前記トレンチ6内において、前記ゲート絶縁膜8の上にゲート電極9を形成する工程と、前記ソース領域4に電気的に接続されると共に前記コンタクト領域5を介して前記ベース領域3に電気的に接続されるソース電極11を形成する工程と、前記基板1の裏面側にドレイン電極13を形成する工程と、を含み、前記ディープ層10を形成する工程では、前記トレンチ6の長手方向と交差するように前記ディープ層10を形成し、該ディープ層10の深さ方向において第2導電型不純物濃度を変え、前記ゲート電極9に対してゲート電圧を印加したときに、前記トレンチ6の側面において前記ディープ層10に反転層が形成される濃度とすることを特徴とする炭化珪素半導体装置の製造方法。前記前記ディープ層10を複数に分割し、分割されたディープ層10の間にも前記ドリフト層2を形成する工程は、前記ディープ層10の表面に第1導電型不純物をイオン注入を行うことにより、前記ディープ層10の上層部のキャリア濃度を低下させる工程と、前記ディープ層10の表面に前記マスク21を配置した後、該マスク21を用いたイオン注入を行うことにより、前記ディープ層10を複数に分割し、分割されたディープ層10の間にも前記ドリフト層2を形成すると共に、前記ディープ層10のうちキャリア濃度が低下させられた前記ディープ層10の上層部の間に、前記ディープ層10のうち前記上層部よりも下方に位置する部分の間に形成される前記ドリフト層2よりも第1導電型不純物が濃くされた電流拡散層2aを形成する工程と、を含んでいることを特徴とする請求項10に記載の炭化珪素半導体装置の製造方法。しかしながら、上記特許文献1のようにp型ディープ層を設ける構造は、ゲート絶縁膜への電界集中を防ぐ上では効果的であるが、p型ディープ層によって電流経路が狭められ、隣り合うp型ディープ層間においてJFET領域を形成するため、オン抵抗の上昇を招く。本発明は上記点に鑑みて、トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図ることができるSiC半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、ベース領域3の下方に配置されると共にトレンチ6よりも深い位置まで形成され、トレンチ6の長手方向と交差する複数の第2導電型のディープ層10を有し、ディープ層10は、該ディープ層10の深さ方向において濃度が変えられており、ゲート電極9に対してゲート電圧を印加したときに、ディープ層10のうちトレンチ6の側面に位置する部分に反転層を形成することを特徴としている。このように、ディープ層10の不純物濃度を深さ方向において変化させ、不純物濃度が薄くなる部分を構成することで、オン時にゲート電極9にゲート電圧を印加すると、ディープ層10のうちトレンチ6の側面に位置する部分に反転層が形成されるようにしている。このため、チャネルを通じて流れる電流がドリフト層2のうちディープ層10の間に位置する部分だけでなく、ディープ層10に形成された反転層を通じても流れるようにできる。したがって、隣り合うディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。例えば、請求項2に記載したように、ディープ層10の深さ方向においてステップ状の濃度勾配が持たされた構造によりディープ層10を構成することができる。具体的には、請求項3に記載したように、ディープ層10のうち第2導電型不純物濃度が高濃度とされた高濃度領域10aと、高濃度領域10aよりも第2導電型不純物濃度が低濃度とされた低濃度領域10bとを有した構造によってディープ層10を構成し、低濃度領域10aがトレンチ6の側面に位置していて、ゲート電極9に対してゲート電圧を印加したときに、低濃度領域10bのうちトレンチ6の側面に位置している部分に反転層を形成するようにすれば良い。この場合、請求項4に記載したように、高濃度領域10aと低濃度領域10bとの境界がトレンチ6よりも深い位置とされていると好ましい。このような構造とすれば、トレンチ6の側面だけでなく底部に位置する低濃度領域10bが反転層となる。これにより、トレンチ6の底部にも電流が流れるようにできるため、よりJFET領域でのJFET抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。また、請求項5に記載したように、ディープ層10の深さが浅くなるほど第2導電型不純物濃度が薄くなるようにディープ層10に濃度勾配を持たせても良い。請求項6に記載の発明では、ディープ層10は、該ディープ層10の深さが浅くなるほど幅が狭くされていることを特徴としている。このような構成とすれば、ディープ層10のうち浅い領域においてドリフト層2の幅を広くできるため、ゲート電極9にゲート電圧を印加したときに反転層とならない領域でも、電流経路を広げることが可能となる。したがって、隣り合うディープ層10の間に構成されるJFET領域でのJFET抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。請求項7に記載の発明では、トレンチ6の側面に第1導電型層2が備えられ、トレンチ6の側面では、第1導電型層2よりも下方にディープ層10が備えられていることを特徴としている。このような構成とすれば、オン時に、トレンチ6の側面については第1導電型層2を通じて電流が流れることができ、トレンチ6の側面の一部などについては反転層が形成されることで電流が流れるようにできる。したがって、隣り合うディープ層10の間に構成されるJFET領域でのJFET抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。請求項8に記載の発明では、ドリフト層2のうちディープ層10のうち隣り合うもの同士の間に配置される部分には、該ドリフト層2のうちディープ層10よりも下方に位置している部分よりも高濃度とされた第1導電型の電流拡散層2aが形成されていることを特徴としている。このように、電流拡散層2aを備えることにより、低抵抗な電流拡散層2a内においてより電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、さらにオン抵抗を低減できる。以上のようなSiC半導体装置は、例えば以下に示す製造方法によって製造される。例えば、請求項9に記載したように、SiCからなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型のSiCからなるドリフト層2を形成する工程と、ドリフト層2の表面にマスク20を配置した後、該マスク20を用いたイオン注入を行うことにより、ドリフト層2の表層部に第2導電型のディープ層10を形成する工程と、ディープ層10およびドリフト層2の上に第2導電型のSiCからなるベース領域3を形成する工程と、ベース領域3内における該ベース領域3の表層部に第1導電型不純物をイオン注入することにより、ドリフト層2よりも高濃度の第1導電型のSiCにて構成されたソース領域4を形成する工程と、第2導電型不純物をイオン注入することによりベース領域3よりも高濃度の第1導電型のコンタクト層5を形成する工程と、ソース領域4の表面からベース領域3を貫通してドリフト層2に達し、かつ、ディープ層10よりも浅く、一方向を長手方向とするトレンチ6を形成する工程と、トレンチ6の表面にゲート絶縁膜8を形成する工程と、トレンチ6内において、ゲート絶縁膜8の上にゲート電極9を形成する工程と、ソース領域4に電気的に接続されると共にコンタクト領域5を介してベース領域3に電気的に接続されるソース電極11を形成する工程と、基板1の裏面側にドレイン電極13を形成する工程と、を含み、ディープ層10を形成する工程では、ベース領域3の下方に配置されると共にトレンチ6よりも深い位置まで、かつ、トレンチ6の長手方向と交差するようにディープ層10を形成し、該ディープ層10の深さ方向において第2導電型不純物濃度を変え、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の側面においてディープ層10に反転層が形成される濃度とするという製造方法により、請求項1に示した反転型のSiC半導体装置を製造できる。また、請求項10に記載したように、ドリフト層2の表面に、エピタキシャル成長により第2導電型のディープ層10を形成したのち、ディープ層10の表面にマスク21を配置した後、該マスク21を用いたイオン注入を行うことにより、ディープ層10を複数に分割し、分割されたディープ層10の間にもドリフト層2を形成する工程を行うようにしても良い。この場合において、請求項11に示したように、分割されたディープ層10の間にもドリフト層2を形成する工程では、ディープ層10の表面に第1導電型不純物のイオン注入を行うことにより、ディープ層10の上層部のキャリア濃度を低下させる工程と、ディープ層10の表面にマスク21を配置した後、該マスク21を用いたイオン注入を行うことにより、ディープ層10を複数に分割し、分割されたディープ層10の間にもドリフト層2を形成すると共に、ディープ層10のうちキャリア濃度が低下させられたディープ層10の上層部の間に、ディープ層10のうち上層部よりも下方に位置する部分の間に形成されるドリフト層2よりも第1導電型不純物が濃くされた電流拡散層2aを形成する工程と、を含む工程を行うこともできる。このような製造方法によれば、隣り合うディープ層10の間にドリフト層2を形成する場合において、その上層部に電流拡散層2aも形成することができ、電流拡散層2aの濃度が濃くなるように自動的に濃度勾配を形成することが可能となる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。ここではSiC半導体装置に備えられる素子として反転型のトレンチゲート構造のMOSFETについて説明する。図1は、本実施形態にかかるトレンチゲート構造のMOSFETの斜視断面図である。この図は、MOSFETの1セル分を抽出したものに相当する。本図ではMOSFETの1セル分しか記載していないが、図1に示すMOSFETと同様の構造のMOSFETが複数列隣り合うように配置されている。また、図2a~図2dは、図1のMOSFETの断面図である。図2aは、図1中のA-A線においてxz平面と平行に切断したときの断面、図2bは、図1中のB-B線においてxz平面と平行に切断したときの断面、図2cは、図1中のC-C線においてyz平面と平行に切断したときの断面、図2dは、図1中のD-D線においてyz平面と平行に切断したときの断面である。図1および図2a~図2dに示すMOSFETは、SiCからなるn型基板1が半導体基板として用いられている。n型基板1は、リン等のn型不純物濃度が例えば1.0×1019/cm3とされ、厚さが300μm程度とされている。このn型基板1の表面には、リン等のn型不純物濃度が例えば3.0~7.0×1015/cm3で厚さ10~15μm程度のSiCからなるn型ドリフト層2が形成されている。このn型ドリフト層2の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、n型ドリフト層2のうちn型基板1側の方がn型基板1から離れる側よりも高濃度となるようにすると好ましい。例えば、n型ドリフト層2のうちn型基板1の表面から3~5μm程度の部分の不純物濃度が2.0×1015/cm3程度他の部分よりも高くなるようにすると良い。このようにすると、n型ドリフト層2の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。このn型ドリフト層2の表層部にはp型ベース領域3が形成されており、さらに、p型ベース領域3の上層部分にはn型ソース領域4およびp型コンタクト層5が形成されている。p型ベース領域3は、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1016~2.0×1019/cm3、厚さ2.0μm程度で構成されている。n型ソース領域4は、表層部におけるリン等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。p型コンタクト層5は、例えば表層部におけるボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。n型ソース領域4は、後述するトレンチゲート構造の両側に配置されており、p型コンタクト層5は、n型ソース領域4を挟んでトレンチゲート構造と反対側に備えられている。また、p型ベース領域3およびn型ソース領域4を貫通してn型ドリフト層2に達するように、例えば幅が1.4~2.0μm、深さが2.0μm以上例えば2.4μmのトレンチ6が形成されている。このトレンチ6の側面と接するように上述したp型ベース領域3およびn型ソース領域4が配置されている。さらに、トレンチ6の内壁面はゲート酸化膜8にて覆われており、ゲート酸化膜8の表面に形成されたドープトPoly-Siにて構成されたゲート電極9により、トレンチ6内が埋め尽くされている。ゲート酸化膜8は、トレンチ6の内壁面を熱酸化することで形成されており、ゲート酸化膜8の厚みはトレンチ6の側面側と底部側共に100nm程度となっている。このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図1中のy方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図1中のx方向に平行に並べられることでストライプ状とされている。また、上述したn型ソース領域4およびp型コンタクト層5もトレンチゲート構造の長手方向に沿って延設された構造とされている。さらに、n型ドリフト層2のうちp型ベース領域3よりも下方位置において、トレンチゲート構造に対して交差する方向に延設されたp型ディープ層10が形成されている。本実施形態の場合、p型ディープ層10は、トレンチゲート構造におけるトレンチ6の側面のうちチャネル領域が構成される部分に対する法線方向図1中のx方向、つまりトレンチ6の長手方向に対する垂直方向に延設され、それがトレンチ6の長手方向において複数本並べられて配置されている。このp型ディープ層10は、トレンチ6の底部よりも深く形成されており、n型ドリフト層2の表面からの深さが例えば2.6~3.0μm程度p型ベース領域3の底部からの深さが例えば0.6~1.0μmとされている。また、p型ディープ層10は、p型ベース領域3と接することでp型ベース領域3と同電位に固定される。図3は、トレンチゲート構造におけるゲート酸化膜8やゲート電極9などを省略して示したトレンチ6近傍の様子を示した部分斜視断面図である。図1や図2a~図2dおよび図3に示されるように、本実施形態のp型ディープ層10は、高濃度領域10aと低濃度領域10bの異なる濃度の領域が備えられている。つまり、本実施形態では、深さ方向においてp型ディープ層10にステップ状の濃度勾配を設けてあり、高濃度領域10aとそれよりも不純物濃度が薄くされた低不純物領域10bとを備えてある。例えば、高濃度領域10aでは、ゲート酸化膜8内での電界集中を緩和して絶縁破壊を防止できるように耐圧を見込んでボロンもしくはアルミニウム等のp型不純物濃度が設定され、例えば1.0×1017/cm3~1.0×1019/cm3とされている。一方、低濃度領域10bでは、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の周囲において反転層が形成される値に設定され、例えば1×1015/cm3~1×1017/cm3とされている。本実施形態では、これら高濃度領域10aと低濃度領域10bとの境界の深さ、換言すれば低濃度領域10bの下面の深さは、トレンチ6よりも深くされており、トレンチ6の側面から底部まで低濃度領域10bが配置された構造とされている。このため、本実施形態の場合、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の側面および底部に位置する低濃度領域10bが反転層となる。また、n型ソース領域4およびp型コンタクト層5の表面やゲート電極9の表面には、ソース電極11やゲート配線図示せずが形成されている。ソース電極11およびゲート配線は、複数の金属例えばNi/Al等にて構成されており、少なくともn型SiC具体的にはn型ソース領域4やnドープの場合のゲート電極9と接触する部分はn型SiCとオーミック接触可能な金属で構成され、少なくともp型SiC具体的にはp型コンタクト層5やpドープの場合のゲート電極9と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、これらソース電極11およびゲート配線は、層間絶縁膜12上に形成されることで電気的に絶縁されており、層間絶縁膜12に形成されたコンタクトホールを通じてソース電極11はn型ソース領域4およびp型コンタクト層5と電気的に接触させられ、ゲート配線はゲート電極9と電気的に接触させられている。そして、n型基板1の裏面側にはn型基板1と電気的に接続されたドレイン電極13が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造のMOSFETが構成されている。このような反転型のトレンチゲート構造のMOSFETは、以下のように動作する。まず、ゲート電極9にゲート電圧を印加する前の状態では、p型ベース領域3およびp型ディープ層10に反転層が形成されない。したがって、ドレイン電極13に正の電圧を加えたとしても、n型ソース領域4から電子はp型ベース領域3内に到達することはできず、ソース電極11とドレイン電極13との間に電流が流れない。次に、オフ時ゲート電圧=0V、ドレイン電圧=650V、ソース電圧=0Vには、ドレイン電極13に電圧を加えても逆バイアスになるため、p型ベース領域3とn型ドリフト層2の間より空乏層が広がる。このとき、p型ベース領域3の濃度がn型ドリフト層2より高いので、空乏層はほとんどn型ドリフト層2側に広がる。例えば、p型ベース領域3の不純物濃度をn型ドリフト層2の不純物濃度の10倍とした場合、p型ベース領域3側に約0.7μm伸び、n型ドリフト層2側に約7.0μm伸びるが、p型ベース領域3の厚みを2.0μmと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン0Vの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極11とドレイン電極13との間に電流が流れない。また、ゲート電圧が0Vになっているため、ドレイン-ゲート間にも電界がかかる。このため、ゲート酸化膜8の底部にも電界集中が発生し得る。しかしながら、トレンチ6よりも深いp型ディープ層10を備えた構造としているため、p型ディープ層10とn型ドリフト層2とのPN接合部での空乏層がn型ドリフト層2側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜8に入り込み難くなる。特に、p型ディープ層10の高濃度領域10aの不純物濃度をp型ベース領域3よりも高濃度とすれば、よりn型ドリフト層2側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜8内での電界集中、特にゲート酸化膜8のうちのトレンチ6の底部での電界集中を緩和することが可能となり、ゲート酸化膜8が破壊されることを防止することが可能となる。一方、オン時ゲート電圧=20V、ドレイン電圧=1V、ソース電圧=0Vには、ゲート電極9にゲート電圧として20Vが印加されるため、p型ベース領域3のうちトレンチ6に接している表面にチャネルが形成される。このため、ソース電極11から注入された電子はn型ソース領域4からp型ベース領域3に形成されたチャネルを通った後、n型ドリフト層2に到達する。これにより、ソース電極11とドレイン電極13との間に電流を流すことができる。さらに、本実施形態では、p型ディープ層10の低濃度領域10bの不純物濃度を薄くしているため、オン時にゲート電極9にゲート電圧を印加すると、低濃度領域10bのうちトレンチ6の側面および底部に位置する部分に反転層が形成される。このため、チャネルを通じて流れる電流がn型ドリフト層2のうちp型ディープ層10の間に位置する部分だけでなく、低濃度領域10bに形成された反転層を通じても流れるようにできる。したがって、図3中に破線で示したように、隣り合うp型ディープ層10の間に構成されるJFET領域が狭くなり、JFET抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。次に、図1に示すトレンチゲート構造のMOSFETの製造方法について説明する。図4~図5は、図1に示すトレンチゲート構造のMOSFETの製造工程を示した断面図である。図4および図5中、左側に図1中のB-B線においてxz平面と平行に切断した断面図図2bと対応する場所を示してあり、右側に図1中のD-D線においてyz平面と平行に切断した断面図図2dと対応する場所を示してある。以下、これらの図を参照して説明する。図4aに示す工程まず、リン等のn型不純物濃度が例えば1.0×1019/cm3で厚さ300μm程度のn型基板1を用意する。このn型基板1の表面にリン等のn型不純物濃度が例えば3.0~7.0×1015/cm3で厚さ15μm程度のSiCからなるn型ドリフト層2をエピタキシャル成長させる。図4bに示す工程n型ドリフト層2の表面にLTOなどで構成されるマスク20を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層10の形成予定領域においてマスク20を開口させる。そして、マスク20上からp型不純物例えばボロンやアルミニウムのイオン注入および活性化を行うことで、p型ディープ層10を形成する。このとき、マスク20を用いて、ボロンもしくはアルミニウム濃度とイオン注入エネルギーを変え、例えばボロンもしくはアルミニウム濃度が1.0×1017/cm3~1.0×1019/cm3の高濃度領域10aと、例えば1×1015/cm3~1×1017/cm3の低濃度領域10bを形成する。その後、マスク20を除去する。図4cに示す工程n型ドリフト層2の表面に、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1015~5.0×1016/cm3、厚さ2.0μm程度となるp型不純物層をエピタキシャル成長させることにより、p型ベース領域3を形成する。図5aに示す工程続いて、p型ベース領域3の上に、例えばLTO等で構成されるマスク図示せずを成膜したのち、フォトリソグラフィ工程を経て、n型ソース領域4の形成予定領域上においてマスクを開口させる。その後、n型不純物例えば窒素をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク図示せずを成膜し、フォトリソグラフィ工程を経て、p型コンタクト層5の形成予定領域上においてマスクを開口させる。その後、p型不純物例えばボロンやアルミニウムをイオン注入する。そして、注入されたイオンを活性化することで、リン等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度のn型ソース領域4を形成すると共に、ボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度のp型コンタクト層5を形成する。その後、マスクを除去する。図5bに示す工程p型ベース領域3、n型ソース領域4およびp型コンタクト層5の上に、図示しないエッチングマスクを成膜したのち、トレンチ6の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ6を形成する。この後、エッチングマスクを除去する。図5cに示す工程ゲート酸化膜形成工程を行うことにより、トレンチ6内を含む基板表面全面にゲート酸化膜8を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化熱酸化によりゲート酸化膜8を形成する。続いて、ゲート酸化膜8の表面にn型不純物をドーピングしたポリシリコン層を例えば600°Cの温度下で440nm程度成膜したのち、エッチバック工程等を行うことにより、トレンチ6内にゲート酸化膜8およびゲート電極9を残す。この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜12を成膜したのち、層間絶縁膜12をパターニングしてn型ソース領域4やp型コンタクト層5に繋がるコンタクトホールを形成すると共に、ゲート電極9に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極11やゲート配線を形成する。また、n型基板1の裏面側にドレイン電極13を形成する。これにより、図1に示したMOSFETが完成する。以上説明した製造方法によれば、p型ディープ層10の高濃度領域10aおよび低濃度領域10bを同じマスク20を用いて形成することができるため、マスク共用を図ることが可能となり、SiC半導体装置の製造工程の簡略化を図ることができる。以上説明したように、本実施形態では、p型ディープ層10の低濃度領域10bの不純物濃度を薄くし、オン時にゲート電極9にゲート電圧を印加すると、低濃度領域10bのうちトレンチ6の側面および底部に位置する部分に反転層が形成されるようにしている。このため、チャネルを通じて流れる電流がn型ドリフト層2のうちp型ディープ層10の間に位置する部分だけでなく、低濃度領域10bに形成された反転層を通じても流れるようにできる。したがって、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図6は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図7aは図6のE-E線においてxz平面と平行に切断したときの断面図、図7bは、図6中のF-F線においてyz平面と平行に切断したときの断面図である。図6および図7a、bに示すように、本実施形態では、p型ディープ層10における低濃度領域10bの深さを第1実施形態よりも浅くし、トレンチ6の底部が高濃度領域10aに接触する構造としている。このような構造の場合、ゲート電極9に対してゲート電圧を印加したときに、p型ディープ層10のうち反転する部分がトレンチ6の側面に位置している低濃度領域10bのみになり、トレンチ6の底部には反転層が形成されなくなる。しかしながら、少なくともトレンチ6の側面に位置する低濃度領域10bに形成される反転層を通じて電流が流れるようにできる。このため、第1実施形態と比較すれば効果は少なくなるものの、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。また、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であり、図4bに示したp型ディープ層10の形成の際のイオン注入条件を第1実施形態に対して変更し、よりトレンチ6の底部に接する位置まで高濃度領域10aとなるようにすれば良い。第3実施形態本発明の第3実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図8は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図9aは図8のG-G線においてxz平面と平行に切断したときの断面図、図9bは、図8中のH-H線においてyz平面と平行に切断したときの断面図である。図8および図9a、bに示すように、本実施形態では、p型ディープ層10の下層部および上層部を低濃度領域10bとし、中層部を高濃度領域10aとしている。このような構造の場合、ゲート電極9に対してゲート電圧を印加したときに、p型ディープ層10のうち反転する部分がトレンチ6の側面に位置している低濃度領域10bのみになり、トレンチ6の底部には反転層が形成されなくなる。しかしながら、少なくともトレンチ6の側面に位置する低濃度領域10bに形成される反転層を通じて電流が流れるようにできる。このため、第1実施形態と比較すれば効果は少なくなるものの、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。なお、本実施形態の構造の場合、p型ディープ層10の下層部が低濃度領域10bとなるが、トレンチ6の底部に高濃度領域10aが形成されていれば、高濃度領域10aによりトレンチ6の底部に位置するゲート酸化膜8内での電界集中を緩和することができ、耐圧が得られる。また、本実施形態の構造のSiC半導体装置の製造方法についても、基本的には第1実施形態と同様であり、図4bに示したp型ディープ層10の形成の際のイオン注入濃度を深さ方向において変化させ、下層部および上層部が低濃度領域10bとなり、中層部が高濃度領域10aとなるようにすれば良い。第4実施形態本発明の第4実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図10は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図11aは図10のI-I線においてxz平面と平行に切断したときの断面図、図11bは、図10中のJ-J線においてyz平面と平行に切断したときの断面図である。図10および図11a、bに示すように、本実施形態では、p型ディープ層10の深さ方向において不純物濃度勾配を持たせ、p型ディープ層10の深さが浅くなるに連れて徐々に不純物濃度が薄くなる構造としている。このような構造としても、ゲート電極9に対してゲート電圧を印加したときに、p型ディープ層10のトレンチ6の側面や底部に位置する部分に反転層が形成される。このため、第1実施形態と同様に、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。なお、本実施形態でも、p型ディープ層10の不純物濃度勾配によっては、ゲート電極9に対してゲート電圧を印加したときにp型ディープ層10のうちトレンチ6の側面に位置する部分にしか反転層が形成されないこともあるが、この場合でも、第2実施形態で説明したように、第1実施形態と比較して効果は少なくなるものの、第1実施形態と同様の効果を得ることができる。なお、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であり、図4bに示したp型ディープ層10の形成の際のイオン注入濃度を第1実施形態に対して変更し、イオン注入時における不純物のドーズ量を深さが浅くなるに連れて徐々に低下させるようにすれば良い。第5実施形態本発明の第5実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図12は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図13aは図12のK-K線においてxz平面と平行に切断したときの断面図、図13bは、図12中のL-L線においてyz平面と平行に切断したときの断面図である。図12および図13a、bに示すように、本実施形態では、p型ディープ層10の幅をp型ディープ層10の深さ方向において変え、p型ディープ層10の下層部に位置する高濃度領域10aについては耐圧を考慮した幅とし、上層部に位置する低濃度領域10bについては高濃度領域10aよりも幅を狭くしている。このような構成とすれば、第1実施形態と比較して、低濃度領域10bの幅を狭くした分だけn型ドリフト層2の幅を広くできるため、ゲート電極9にゲート電圧を印加したときに反転層とならない領域でも、電流経路を広げることが可能となる。したがって、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。なお、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であるが、図4bに示したp型ディープ層10の形成の際に、異なる開口幅でマスク20を2回形成してイオン注入を行っている。例えば、まず低濃度領域10bの形成予定領域が開口するマスク20を形成してp型不純物をイオン注入することで低濃度領域10bを形成したのち、マスク20を除去し、今度は高濃度領域10aの形成予定領域が開口するマスク20を形成してp型不純物をイオン注入することで高濃度領域10aを形成する。このとき、高濃度領域10aと低濃度領域10bを形成するときのp型不純物のドーズ量を変え、高濃度領域10aよりも低濃度領域10bの方がp型不純物濃度が低くなるようにすれば良い。第6実施形態本発明の第6実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図14は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図15aは図14のM-M線においてxz平面と平行に切断したときの断面図、図15bは、図14中のN-N線においてyz平面と平行に切断したときの断面図である。図14および図15a、bに示すように、本実施形態でも、第5実施形態と同様、p型ディープ層10の幅をp型ディープ層10の深さ方向において変えて、p型ディープ層10の下層部に位置する高濃度領域10aの底部の幅については耐圧を考慮した幅とし、そこからp型ベース層10の深さが浅くなるに連れて徐々に幅を縮小している。このような構成としても、第1実施形態と比較して、低濃度領域10bの幅を狭くした分だけn型ドリフト層2の幅を広くできるため、ゲート電極9にゲート電圧を印加したときに反転層とならない領域でも、電流経路を広げることが可能となる。したがって、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。なお、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であり、図4bに示したp型ディープ層10の形成の際に、マスク20を用いて、斜めイオン注入によりp型不純物を注入し、p型ディープ層10が斜め方向に注入されるようにすれば良い。第7実施形態本発明の第7実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図16は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図17aは図16のO-O線においてxz平面と平行に切断したときの断面図、図17bは、図16中のP-P線においてyz平面と平行に切断したときの断面図である。図16および図17a、bに示すように、本実施形態では、p型ディープ層10を高濃度領域10aと低濃度領域10bを有する2層構造とし、かつ、低濃度領域10bをトレンチ6の側面の少なくとも一部には形成せず、トレンチ6の側面に第1導電型層としてのn型ドリフト層2を残した構造としている。このような構成とすれば、オン時に、トレンチ6の側面についてはn型ドリフト層2を通じて電流が流れることができ、トレンチ6の側面の一部や底部については反転層が形成されることで電流が流れるようにできる。したがって、第1実施形態と同様、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。なお、ここでは第1実施形態に対してトレンチ6の側面にn型ドリフト層2を残し、トレンチ6の側面ではn型ドリフト層2よりも下方にp型ディープ層10が形成された構造とする場合について説明したが、第2~第6実施形態についても同様の構造を適用することができる。続いて、本実施形態の構造のSiC半導体装置の製造方法について説明する。図18および図19は、本実施形態のSiC半導体装置の製造工程を示した断面図である。図18および図19中、左側に図16中のO-O線においてxz平面と平行に切断した断面図図17aと対応する場所を示してあり、右側に図16中のP-P線においてyz平面と平行に切断した断面図図17bと対応する場所を示してある。本実施形態のSiC半導体装置の製造方法も、基本的には第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。まず、図4aと同様の工程を行ってn型基板1の表面にn型ドリフト層2をエピタキシャル成長させる。その後、図18aに工程において、n型ドリフト層2の表面にLTOなどで構成されるマスク20を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層10の形成予定領域のうち低濃度領域10bの上層部分を開口させる。このとき、後工程でトレンチ6が形成される領域およびその周囲についてはマスク20が残されるようにしている。そして、マスク20上からp型不純物例えばボロンやアルミニウムのイオン注入を行うことで、低濃度領域10bの上層部分を形成する。続いて、図18bに示すように、マスク20を再びフォトリソグラフィ工程によりパターニングし、マスク20のうちp型ディープ層10の形成予定領域を全域開口させる。つまり、後工程でトレンチ6が形成される領域およびその周囲と対応する場所についても、マスク20を除去する。そして、マスク20上からp型不純物例えばボロンやアルミニウムのイオン注入および活性化を行うことで、低濃度領域10bの残りの部分および高濃度領域10aを形成する。この後は、図18cおよび図19a~cに示す工程において、第1実施形態で説明した図4cおよび図5a~cに示す工程と同様の工程を行うことで、本実施形態のSiC半導体装置を製造することができる。第8実施形態本発明の第8実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してよりオン抵抗を低減できる構造としたものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図20は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図21aは図20のQ-Q線においてxz平面と平行に切断したときの断面図、図21bは、図20中のR-R線においてyz平面と平行に切断したときの断面図である。図20および図21a、bに示すように、本実施形態では、n型ドリフト層2のうちの表面側、つまりn型基板1とは反対側においてn型不純物濃度を高濃度とすることで電流拡散層2aを構成している。電流拡散層2aは、オン時に電流の流れる範囲を広げるために設けたものであり、電流拡散層2aの不純物濃度は、例えば5.0×1016~1.5×1017/cm3で厚さ0.3~0.7μmとされている。具体的には、オン時にゲート電極9にゲート電圧が印加されると、p型ベース領域3のうちトレンチ6に接している表面にチャネルが形成され、ソース電極11から注入された電子がn型ソース領域4からp型ベース領域3に形成されたチャネルを通った後、n型ドリフト層2の電流拡散層2aに到達する。これにより、低抵抗な電流拡散層2a内においてより電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、さらにオン抵抗を低減できる。このように、p型ディープ層10を高濃度領域10aと低濃度領域10bにて構成する場合において、電流拡散層2aを備えた構造とすることもできる。これにより、よりオン抵抗の低減を図ることが可能となる。なお、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であり、図4aに示したn型ドリフト層2の形成工程の最終段階で、成長時にドーピングされる不純物濃度を高くすることで電流拡散層2aを形成すれば良い。また、ここでは、第1実施形態の構造のSiC半導体装置に対して電流拡散層2aを備える場合について説明したが、第2~第7実施形態の構造のSiC半導体装置に対して電流拡散層2aを備えることもできる。この場合にも、n型ドリフト層2の形成工程の最終段階で、成長時にドーピングされる不純物濃度を高くすることで電流拡散層2aを形成すれば良い。第9実施形態本発明の第9実施形態について説明する。本実施形態では、第1実施形態の構造のSiC半導体装置を第1実施形態とは異なる製造方法によって製造する場合について説明する。図22および図23は、本実施形態にかかるSiC半導体装置の製造工程を示した断面図である。図22および図23中、左側に図1中のB-B線においてxz平面と平行に切断した断面図図2bと対応する場所を示してあり、右側に図1中のD-D線においてyz平面と平行に切断した断面図図2dと対応する場所を示してある。これらの図を参照して、本実施形態のSiC半導体装置の製造方法について説明する。まず、図22aに示す工程では、n型基板1の表面にn型ドリフト層2をエピタキシャル成長させたのち、さらにn型ドリフト層2の表面にp型ディープ層10、具体的には高濃度領域10aおよび低濃度領域10bを順にエピタキシャル成長させる。続いて、図22bに示す工程では、マスク21を配置し、n型不純物例えば窒素をイオン注入することにより、p型ディープ層10を部分的にn型SiCに反転させ、n型ドリフト層2のうち隣り合うp型ディープ層10の間に挟まれる領域を形成する。この後は、図22cおよび図23a~cに示す工程において、第1実施形態で説明した図4cおよび図5a~cに示す工程と同様の工程を行うことで、第1実施形態と同様の構造のSiC半導体装置を製造することができる。このように、p型ディープ層10を形成した後でn型ドリフト層2のうちの隣り合うp型ディープ層10の間に挟まれる領域を形成することもできる。そして、このような製造方法によれば、p型ディープ層10をイオン注入ではなくエピタキシャル成長によって形成できることから、より高濃度領域10aを高濃度にしたり、n型ドリフト層2のうちの隣り合うp型ディープ層10の間に挟まれる領域をよりp型ディープ層10よりも下方に位置する領域よりも高濃度にしたりすることができる。なお、ここでは第1実施形態の構造のSiC半導体装置に対してp型ディープ層10を形成した後でn型ドリフト層2のうちの隣り合うp型ディープ層10の間に挟まれる領域を形成する場合について説明したが、第2~第8実施形態の構造のSiC半導体装置に対しても同様の製法を採用することができる。ただし、第5実施形態のように、p型ディープ層10の幅を高濃度領域10aと低濃度領域10bとで変える場合には、n型ドリフト層2を形成する際のマスクについても開口幅を変えたマスクとする必要がある。また、第6実施形態のように、p型ディープ層10を深さが浅くなるに連れて徐々に幅を縮小する構造とする場合には、n型ドリフト層2を形成する際のマスクの開口部を例えば等方性エッチングなどによって形成することでテーパ形状にする。また、第7実施形態のように、n型ドリフト層2の一部をトレンチ6の側面にも残すようにする構造では、この部分にn型不純物のイオン注入を行えば良い。第10実施形態本発明の第10実施形態について説明する。本実施形態でも、第8実施形態の構造のSiC半導体装置を第8実施形態とは異なる製造方法によって製造する場合について説明する。図24および図25は、本実施形態にかかるSiC半導体装置の製造工程を示した断面図である。図24および図25中、左側に図20中のQ-Q線においてxz平面と平行に切断した断面図図21aと対応する場所を示してあり、右側に図20中のR-R線においてyz平面と平行に切断した断面図図21bと対応する場所を示してある。これらの図を参照して、本実施形態のSiC半導体装置の製造方法について説明する。まず、図24aに示す工程では、n型基板1の表面にn型ドリフト層2をエピタキシャル成長させたのち、さらにn型ドリフト層2の表面にp型ディープ層10のうちの高濃度領域10aをp型ディープ層10全体の膜厚分エピタキシャル成長させる。続いて、図24bに示す工程では、n型不純物例えば窒素をイオン注入することにより、p型ディープ層10の上層部のキャリア濃度を低下させることで低濃度領域10bを形成する。さらに、マスク21を配置し、n型不純物例えば窒素をイオン注入することにより、p型ディープ層10を部分的にn型SiCに反転させ、n型ドリフト層2のうち隣り合うp型ディープ層10の間に挟まれる領域を形成すると共に、電流拡散層2aを形成する。このとき、高濃度領域10aをn型に反転させる程度のイオン注入が為されるため、電流拡散層2aは、n型ドリフト層2よりもn型不純物濃度が高濃度となる。この後は、図24cおよび図25a~cに示す工程において、第1実施形態で説明した図4cおよび図5a~cに示す工程と同様の工程を行うことで、第8実施形態と同様の構造のSiC半導体装置を製造することができる。このように、p型ディープ層10を形成した後でn型ドリフト層2のうちの隣り合うp型ディープ層10の間に挟まれる領域や電流拡散層2aを形成することもできる。そして、このような製造方法によれば、p型ディープ層10をイオン注入ではなくエピタキシャル成長によって形成できることから、より高濃度領域10aを高濃度にしたり、n型ドリフト層2のうちの隣り合うp型ディープ層10の間に挟まれる領域がp型ディープ層10よりも下方に位置する領域よりも高濃度にしたりすることができる。また、電流拡散層2aの濃度が濃くなるように自動的に濃度勾配を形成することが可能となる。他の実施形態1上記第1、第2実施形態では、p型ディープ層10をx方向に延設した場合について説明したが、各p型ディープ層10をトレンチ6の長手方向に対して斜め方向に交差する形状にしたり、X方向において複数に分割した形状としても良い。p型ディープ層10をトレンチ6の長手方向に対して斜め方向に交差する構造とする場合、等電位分布の偏りなどを抑制するために、トレンチ6の長手方向に対する垂直方向に伸びる線を対称線として、p型ディープ層10を線対称のレイアウトにするのが好ましい。2上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のMOSFETを例に挙げて説明したが、同様のトレンチゲート構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対して基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。3上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜8を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。