"高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、前記複数の基準電圧毎に設けられ、入力される前記基準電圧を前記階調電圧として出力する複数のボルテージフォロワ回路から成るボルテージフォロワ回路群と、前記ボルテージフォロワ回路群から出力された複数の前記階調電圧が入力されるとともに前記画像データが入力されて、該画像データの階調に対応する一つの階調電圧を該複数の階調電圧の中から選択して出力するように構成された複数の選択回路から成る階調電圧選択回路と、前記複数の選択回路にそれぞれ接続された複数の出力端と、を備え、前記ボルテージフォロワ回路群の前記複数のボルテージフォロワ回路は二以上の階調電圧発生部に区分され、且つ前記二以上の階調電圧発生部は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した互いに異なる電源電圧でそれぞれに含まれる前記ボルテージフォロワ回路をそれぞれ駆動するよう構成され、前記階調電圧選択回路の前記複数の選択回路は二以上のスイッチ回路に区分され、且つ前記二以上のスイッチ回路は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差でそれぞれに属する前記選択回路をそれぞれ駆動するよう構成され、且つそれぞれの前記スイッチ回路から前記出力端に至る出力経路には、前記階調電圧の選択を切り替える過程で、前記出力端の電圧を前記複数の基準電圧の最大電圧と最小電圧との間の中間電圧に保持させるように構成されたプリチャージ回路をさらに備える、階調電圧発生回路。前記ボルテージフォロワ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、請求項1に記載の階調電圧発生回路。前記スイッチ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、請求項1に記載の階調電圧発生回路。前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、請求項1に記載の階調電圧発生回路。前記階調電圧発生部が二つであり、前記スイッチ回路が二つであり、且つ前記中間電圧は前記複数の基準電圧の最大電圧と最小電圧との平均電圧である、請求項1に記載の階調電圧発生回路。前記階調電圧の選択を切り替える過程は、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程であり、前記選択回路は、前記スイッチ回路の出力経路に、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程で、前記出力端の電圧をグランド電位に保持させるように構成されたショート回路をさらに備える、請求項1に記載の階調電圧発生回路。前記複数のボルテージフォロワ回路をそれぞれ構成する前記複数のオペアンプのうち前記複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、該境界付近の階調電圧が該オペアンプの動作可能な電圧範囲内となるような他のオペアンプとは異なる電源電圧で駆動される、請求項4に記載の階調電圧発生回路。行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、前記複数の信号線に前記複数の出力端がそれぞれ接続された請求項1乃至5のいずれかに記載の階調電圧発生回路と、前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、表示装置。特許文献1の構成では、次のような問題がある。上記のとおり、複数のオペアンプそれぞれの電源電圧として、複数の分周抵抗により分周された電圧のうち、該オペアンプの入力電圧に対して前段及び次段となる電圧が用いられるように構成されている。しかしながら、液晶パネルの運用上、複数のオペアンプから出力される複数の階調電圧のうち一つが選択されるとき、信号線を介して画素容量に印加されることになる。このため、階調電圧が切り替えられる時、オペアンプを構成する各トランジスタには前段及び次段の電圧間の電位差よりも高い電位差が印加される場合がある。従って、特許文献1の構成では、オペアンプを構成する各トランジスタの耐圧破壊を引き起こしかねないが、その対策について何ら示唆も開示もされていない。本発明の目的は、上記問題点を解決するためになされたもので、小型化と併せて階調電圧の切り替えを適切に遂行可能な階調電圧発生回路及びそれを用いた表示装置を提供することである。上記の課題を解決するために、本発明の一つの形態に係る階調電圧発生回路は、高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、前記複数の基準電圧毎に設けられ、入力される前記基準電圧を前記階調電圧として出力する複数のボルテージフォロワ回路から成るボルテージフォロワ回路群と、前記ボルテージフォロワ回路群から出力された複数の前記階調電圧が入力されるとともに前記画像データが入力されて、該画像データの階調に対応する一つの階調電圧を該複数の階調電圧の中から選択して出力するように構成された複数の選択回路から成る階調電圧選択回路と、前記複数の選択回路にそれぞれ接続された複数の出力端と、を備え、前記ボルテージフォロワ回路群の前記複数のボルテージフォロワ回路は二以上の階調電圧発生部に区分され、且つ前記二以上の階調電圧発生部は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した互いに異なる電源電圧でそれぞれに含まれる前記ボルテージフォロワ回路をそれぞれ駆動するよう構成され、前記階調電圧選択回路の前記複数の選択回路は二以上のスイッチ回路に区分され、且つ前記二以上のスイッチ回路は前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差でそれぞれに属する前記選択回路をそれぞれ駆動するよう構成され、且つそれぞれの前記スイッチ回路から前記出力端に至る出力経路には、前記階調電圧の選択を切り替える過程で、前記出力端の電圧を前記複数の基準電圧の最大電圧と最小電圧との間の中間電圧に保持させるように構成されたプリチャージ回路をさらに備える、ものである。前記階調電圧発生回路において、前記ボルテージフォロワ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、としてもよい。前記階調電圧発生回路において、前記スイッチ回路は、前記複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差を有した電源電圧に応じた耐圧のトランジスタで構成されている、としてもよい。前記階調電圧発生回路において、前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、としてもよい。前記階調電圧発生回路において、前記階調電圧発生部が二つであり、前記スイッチ回路が二つであり、且つ前記中間電圧は前記複数の基準電圧の最大電圧と最小電圧との平均電圧である、としてもよい。この構成によれば、ボルテージフォロワ回路群に含まれる複数のボルテージフォロワ回路と階調電圧選択回路に含まれる複数の選択回路は、ラダー抵抗器で生成される複数の基準電圧の最大電圧と最小電圧との間の電位差よりも低い電位差で駆動されるとともに、該低い電位差を有した互いに異なる電源電圧で駆動されるように区分されるので、そのように区分しない場合と比べて低耐圧トランジスタで構成することができる。これにより、階調電圧発生回路全体の面積が抑えられる。なお、ボルテージフォロワ回路群に含まれる複数のボルテージフォロワ回路と階調電圧選択回路に含まれる複数の選択回路とをそれぞれ低耐圧トランジスタで構成することに伴って、階調電圧の切り替え前後において低耐圧トランジスタには耐圧以上の電圧が印加される場合がある。しかしながら、階調電圧を切り替える過程で、プリチャージ回路によって出力端の電圧がラダー抵抗器で生成される最大基準電圧と最小基準電圧との間の中間電圧に一旦保持されるので、低耐圧トランジスタには最大でも最大基準電圧と中間電圧との間の電位差又は中間電圧と最小基準電圧との間の電位差が印加されることなる。言い換えると、階調電圧が切り替えられる時に、低耐圧トランジスタには最大基準電圧と最小基準電圧との間の電位差が印加されずに済むようになる。これにより、低耐圧トランジスタの耐圧破壊の発生を抑えることができる。前記階調電圧発生回路において、前記階調電圧の選択を切り替える過程は、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程であり、前記選択回路は、前記スイッチ回路の出力経路に、正極性の前記基準電圧と負極性の前記基準電圧とを相互に切り替える過程で、前記出力端の電圧をグランド電位に保持させるように構成されたショート回路をさらに備える、としてもよい。この構成によれば、表示パネルの焼きつき防止等のために、正極性の前記基準電圧又は負極性の前記基準電圧を相互に切り替える過程極性反転において、ショート回路によって出力端の電圧をグランド電位に一旦保持させることにしたので、低耐圧トランジスタには最大でも正極性の最大基準電圧とグランド電位との間の電位差又はグランド電位と負極性の最小基準電圧との間の電位差が印加されることなる。言い換えると、極性反転時に、低耐圧トランジスタには正極性の最大基準電圧と負極性の最小基準電圧との間の電位差が印加されずに済むようになる。これにより、低耐圧トランジスタの耐圧破壊の発生を抑えることができる。前記階調電圧発生回路において、前記複数のボルテージフォロワ回路をそれぞれ構成する前記複数のオペアンプのうち前記複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、該境界付近の階調電圧が該オペアンプの動作可能な電圧範囲内となるような他のオペアンプとは異なる電源電圧で駆動される、としてもよい。この構成によれば、ボルテージフォロワ回路群に含まれる複数のオペアンプのうち複数の階調電圧発生部の境界付近の階調電圧を出力するオペアンプは、その動作可能な電圧範囲内で駆動されるので、正常な出力を得ることができる。上記の課題を解決するために、本発明のその他の形態aspectに係る表示装置は、行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、前記複数の信号線に前記複数の出力端がそれぞれ接続された前記階調電圧発生回路と、前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、ものである。本発明によれば、小型化と併せて階調電圧の切り替えを適切に遂行可能な階調電圧発生回路及びそれを用いた表示装置を提供することができる。以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。実施の形態1[表示装置]図1は、本発明の実施の形態1に係る表示装置の構成例を示した図である。なお、以下の全ての実施の形態を通じて、本発明に係る表示装置として液晶表示装置を例に挙げているがこれに限られず、階調電圧がガンマ特性に応じて補正されるアクティブマトリックス型の表示装置であればよい。図2は、図1に示す各画素の構成を模式的に示した図である。図3は、画像データと階調電圧との関係を表したグラフである。図1の液晶表示装置は、液晶パネル100と、バックライト110と、走査線駆動回路10と、信号線駆動回路20と、タイミングコントローラ30とを備えて構成されている。バックライト110から液晶パネル100に表示用の光が入射され、外部から指令された画像データDATA階調データ、表示データに応じた透過率で表示用の光を透過するように走査線駆動回路10及び信号線駆動回路20が駆動されることにより、液晶パネル100に画像データDATAに応じた画像が表示される。液晶パネル100は、対向基板101とアレイ基板102との間に液晶層103を挟持した構造となっている。アレイ基板102及び対向基板101における液晶層103とは反対側の表面には偏向板105が配置され、アレイ基板102及び対向基板101における液晶層103側の表面には配光膜図示せずが配置されている。アレイ基板102の内面には、ガラス基板上に行列状ここでは、N行×M列。但し、N、Mは自然数。以下同様に配置されたN×M個の画素PIX_iji=1~N、j=1~Mと、画素PIX_ijに列又は行毎に接続されたN本の信号線Y_ii=1~Nと、画素PIX_ijのうちの階調電圧を印加すべき画素を行又は列毎に選択するためのM本の走査線G_jj=1~Mと、が形成されている。走査線G_jは走査線駆動回路10によって駆動され、信号線Y_iは信号線駆動回路20によって駆動される。画素PIX_ijには、走査線G_j及び信号線Y_iの交差位置に、薄膜トランジスタTFT:ThinFilmTransistorW及び画素電極PIXが形成されている。薄膜トランジスタWは、そのゲートが1本の走査線G_jに接続され、そのソースが1本の信号線Y_iに接続され、そのドレインが画素電極PIXに接続されている。対向基板101は、ガラス基板上に配置されたカラーフィルタ図示せずと、アレイ基板102の画素電極PIXに対向して該カラーフィルタ上に配置された共通電極VCOMとを含む。この共通電極VCOMとこれに対向する画素電極PIXとの間に液晶容量C寄生容量も含むが形成されている。画素PIX_ijの透過率は、アレイ基板102の画素電極PIXに供給される階調電圧画素電圧と、対向基板101の共通電極VCOMに供給されるコモン電圧と、の差電圧として液晶層103に印加される駆動電圧に応じて制御される。共通電極VCOMは対向基板101上に形成された共通線図示せずを介して、コモン電圧を付与する電源に接続されている。信号線駆動回路20は、階調電圧発生回路40と、出力回路50とを含む。階調電圧発生回路40は、電源回路図示せずから供給された電源電圧をもとに複数の階調電圧を発生する。例えば1画素当たりの画像データDATAが6ビットの場合、64=2の6乗種類の階調電圧γ1~γ64を発生する図3を参照。また、階調電圧発生回路40は、信号線Y_iそれぞれを対象として、複数ビットの画像データDATAに基づいて複数の階調電圧のいずれか一つを選択して出力回路50に出力する。出力回路50は、信号線Y_iそれぞれを対象として、階調電圧発生回路40から供給された階調電圧をバッファリングして信号線Y_iそれぞれに出力する。これにより、複数の信号線Y_iそれぞれが駆動される。タイミングコントローラ30は、画像データDATAに対応する階調電圧γ1~γ64が画素PIX_ijに印加されるように、階調電圧発生回路40による階調電圧の出力γ1~γ64と走査線駆動回路10による画素PIX_ijの選択とを制御する。例えば、1垂直走査期間1V毎に走査線G_1~G_Nを順次選択するための制御信号CTGと、1水平走査期間1H毎に画像データDATAに含まれる1ライン分の画素PIX_ijに対するアナログ画像データDATAを信号線Y_1~Y_Mそれぞれに割り当てるための制御信号CTYを発生する。制御信号CTGは、1垂直走査期間1V毎に発生されるパルスである垂直スタート信号、及び1垂直走査期間1Vにおいて走査線G_jの本数分発生されるパルスである垂直クロック信号等を含み、タイミングコントローラ30から走査線駆動回路10に供給される。制御信号CTYは、1水平走査期間1H毎に発生されるパルスである水平スタート信号STH、各水平走査期間において信号線数分発生されるパルスである水平クロック信号CKH、1ライン分の画素PIX_ijに対する画像データDATAに対応して信号線Y_iを駆動するために1水平走査期間1H毎にスタート信号STHから所定時間遅れて発生されるパルスであるストローブ信号STB、及び1水平走査期間毎1H及び1垂直走査期間1V毎にコモン電圧VCOMに対して画素電圧の極性を設定するための極性信号POL等を含む。制御信号CTYは、画像データDATAと共にタイミングコントローラ30から信号線駆動回路20に供給される。なお、画像データDATAは、液晶パネル100の階調特性ガンマ特性を補正するための階調データを含む。[階調電圧発生回路]===ラダー抵抗器及びボルテージフォロワ回路群の低圧化===図4は、本発明の実施の形態1に係る階調電圧発生回路の構成例を示したブロック図である。図4に示す階調電圧発生回路40は、ラダー抵抗器1と、ボルテージフォロワ回路群2と、階調電圧選択回路3とを含む。なお、同図に示す例では、画像データDATAが6ビットであり、階調電圧が2の6乗である64種類の階調に対応する電圧レベルを有する。ラダー抵抗器1は、電源回路図示せずから供給された電源電圧をもとに生成された高電位側電源VDDと低電位側電源VSSとの間に、65個の抵抗R1~R65が直列に接続されて構成されている。ラダー抵抗器1は、高電位側電源VDDと低電位側電源VSSとの間の電位差を抵抗R1~R65により分圧することで、抵抗R1~R65それぞれの接続点から基準電圧γref1~γref64が取り出される。なお、基準電圧γref1が最大基準電圧であり、基準電圧γref64が最小基準電圧である。ボルテージフォロワ回路群2は、ラダー抵抗器1で生成した基準電圧γref1~γref64それぞれに対して1つのオペアンプ2_1~2_64が設けられている。オペアンプ2_1~2_64それぞれはボルテージフォロア回路となるように構成されている。つまり、オペアンプ2_1~2_64は、ラダー抵抗器1から基準電圧γref1~γref64が入力され、外部負荷の入力インピーダンスが低くても損失が抑えられるようにインピーダンス変換をして階調電圧γ1~γ64を出力するように構成されている。なお、ボルテージフォロワ回路群2の複数のボルテージフォロワ回路は、オペアンプで構成する他に、ソースフォロワ等のトランジスタ増幅回路で構成してもよい。階調電圧選択回路3は、信号線Y_iの本数に対応した出力端OUT1~OUTMそれぞれに対して、1つの選択回路3_1~3_Mが設けられるように構成されている。選択回路3_1~3_Mは、出力端OUT1~OUTMに接続されている画素PIX_ijに印加させる電圧を、階調電圧γ1~γ64の中から1つだけ選択するように構成されている。具体的には、選択回路3_1~3_Mは、ボルテージフォロワ回路群2から階調電圧γ1~γ64が入力されるとともに、タイミングコントローラ6から6ビットの画像データDATAが入力され、該6ビットの画像データDATAをデコードした結果に基づいて階調電圧γ1~γ64の中から1つを選択して出力するように構成されている。図4に示す階調電圧発生回路40は、上記の構成の他に、ラダー抵抗器1及びボルテージフォロワ回路群2を、最大基準電圧γref1と最小基準電圧γref64との間の電位差よりも低い少なくとも二つの電源系統に区分されるように構成されている。本実施の形態では、階調電圧発生回路40は、階調電圧γ1例えば9.8V~γ32例えば5.05Vのいずれかを出力する第1の階調電圧発生部12_D1と、階調電圧γ33例えば5V~γ64例えば0.2Vのいずれかを出力する第2の階調電圧発生部12_D2とに区分されるように構成されている。第1の階調電圧発生部12_D1では、階調電圧γ1上記の9.8V~γ32上記の5.05Vを発生するための第1の電源電圧例えば10V及び第2の電源電圧例えば4Vが用いられている。第1の電源電圧及び第2の電源電圧は、ラダー抵抗器1の所定のノード電圧VDD、γref1~γref64、又はVSSのいずれかに基づいて生成され、オペアンプ2_1~2_32を駆動させる電源電圧として用いられる。第2の階調電圧発生部12_d2では、階調電圧γ335V~γ640.2Vを発生するための第3の電源電圧例えば6V及び第4の電源電圧例えば0Vが用いられている。第3の電源電圧及び第4の電源電圧は、ラダー抵抗器1の所定のノード電圧VDD、γref1~γref64、又はVSSのいずれかに基づいて生成され、オペアンプ2_33~2_64を駆動させる電源電圧として用いられる。ここで、最大階調電圧γ1が9.8Vの場合、ボルテージフォロワ回路群2は9.8Vを上回る例えば10V耐圧のトランジスタを用いて構成される必要がある。しかしながら、本実施の形態のように、ボルテージフォロワ回路群2はそれぞれ6Vの電源系統が使用される第1の階調電圧発生部12_D1と第2の階調電圧発生部12_d2とに区分されている。このため、ボルテージフォロワ回路群2は、10V耐圧よりも低い6V耐圧のトランジスタで構成することができ、その分、ボルテージフォロワ回路群2の面積を縮小可能である。===選択回路の低耐圧化===図5は、図4に示す階調電圧選択回路3に含まれる一つの選択回路3_1の構成例を示した図である。その他の選択回路3_2~3_Mについても同様の構成である。選択回路3_1は、トーナメント方式の選択アルゴリズムを実現するように、P型トランジスタ又はN型トランジスタで構成されたスイッチを配置して構成されている。ここで、トーナメント方式の選択アルゴリズムとは、画像データDATAのビット値に基づいて64個の階調電圧のうち隣り合う2個の階調電圧を二者択一で選択することを繰り返すことで、最終的に1つの階調電圧が選択されるようなアルゴリズムのことを意味する。図5中のL:ONは、画像データDATAの対応ビットがLow=0の時にON状態となり、該対応ビットがHigh=1の時にOFF状態となるP型トランジスタを表している。図5中のH:ONは、画像データDATAの対応ビットがHigh=1の時にON状態となり、該対応ビットがLow=0の時にOFF状態となるN型トランジスタを表している。例えば、6ビットの画像データDATAが111111である場合、64個の入力端γ1~γ64から1個の出力端OUT1までの経路の中で、全てのスイッチがON状態となる経路は入力端γ64から出力端OUT1への経路のみとなる。この場合、選択回路3_1は、入力端64に入力された階調電圧γ64を選択して出力端OUT1から出力することになる。さらに、選択回路3_1は、最大の基準電圧γref1と最小の基準電圧γref64との間の電位差に応じて少なくとも2つの電源電圧の系統に区分されるように構成されている。本実施の形態では、選択回路3_1は、階調電圧γ1例えば9.8V~γ32例えば5.05Vのいずれかを出力する第1のスイッチ回路3_D1と、階調電圧γ33例えば5V~γ64例えば0.2Vのいずれかを出力する第2のスイッチ回路3_D2とに区分されるように構成されている。第1のスイッチ回路3_D1では、階調電圧γ1上記の9.8V~γ32上記の5.05Vを発生するための第1の電源電圧例えば10V及び第2の電源電圧例えば4Vが用いられている。第1の電源電圧及び第2の電源電圧は、ラダー抵抗器1の所定のノード電圧VDD、γref1~γref64、又はVSSのいずれかに基づいて生成され、スイッチを駆動させる電源電圧として用いられる。具体的には、第1のスイッチ回路3_D1に用いられるP型トランジスタのバックゲートには第1の電源電圧が印加され、第1のスイッチ回路3_D1に用いられるN型トランジスタのバックゲートには第2の電源電圧が印加される。第2のスイッチ回路3_d2では、階調電圧γ33上記の5V~γ64上記の0.2Vを発生するための第3の電源電圧例えば6V及び第4の電源電圧例えば0Vが用いられている。第3の電源電圧及び第4の電源電圧は、ラダー抵抗器1の所定のノード電圧VDD、γref1~γref64、又はVSSのいずれかに基づいて生成され、スイッチを駆動させる電源電圧として用いられる。具体的には、第2のスイッチ回路3_D2に用いられるP型トランジスタのバックゲートには第3の電源電圧が印加され、第2のスイッチ回路3_D2に用いられるN型トランジスタのバックゲートには第4の電源電圧が印加される。ここで、最大階調電圧γ1が9.8Vの場合、選択回路3_1は9.8Vを上回る例えば10V耐圧のトランジスタを用いて構成される必要がある。しかしながら、本実施の形態のように、選択回路3_1はそれぞれ6Vの電源系統が使用される第1のスイッチ回路3_D1と第2のスイッチ回路3_d2とに区分されている。このため、選択回路3_1は、10V耐圧よりも低い6V耐圧のトランジスタで構成することができ、その面積を縮小可能である。===階調電圧切り替え時の画素容量のプリチャージ===ところで、ボルテージフォロワ回路群2を低耐圧のトランジスタによって構成すると、つぎのような点を考慮に入れる必要がある。つまり、液晶パネル100の駆動時において、或る信号線Y_iの画素容量Cに対して1ライン前に充電された電圧がオペアンプ2_1から出力された階調電圧γ1とする。この場合、或る信号線Y_iの画素容量Cには最大階調電圧γ1が充電されていることになる。そして、或る信号線Y_iの画素容量Cに対し、新たにオペアンプ2_64から出力される最小階調電圧γ64が充電される場合、オペアンプ2_64の出力トランジスタのソース-ドレイン間には最大階調電圧γ1と最小階調電圧γ64との間の電位差が印加されることになる。例えば、上記の例では、最大階調電圧γ1が9.8Vであり、かつ最小階調電圧γ64が0.2Vであるため、オペアンプ2_64の出力トランジスタのソース-ドレイン間には、9.6V=9.8V―0.2Vの電圧が印加されることになる。このように、ボルテージフォロワ回路群2を低耐圧化することに伴って、階調電圧切り替え時において、ボルテージフォロワ回路群2の出力トランジスタが耐圧破壊されるおそれがある。そこで、階調電圧選択回路3において、或る信号線Y_iの画素容量Cを充電する前段階として、該画素容量Cを最大階調電圧γ19.8Vと最小階調電圧γ640.2Vとの間の中間電圧に一旦プリチャージさせる方法を採用する。以下では、上記の中間電圧を最大階調電圧γ1が9.8V、最小階調電圧γ64が0.2Vとした場合に、中間電圧が最大階調電圧γ1と最小階調電圧γ64との平均電圧=γ1γ64/2である5Vとして説明する。図6は、図4に示す階調電圧選択回路3に含まれる一つの選択回路3_1のその他の構成例、つまり画素容量Cのプリチャージを実現する構成例を示した図である。図6の選択回路3_1が、図5に示す選択回路3_1と相違する点は、階調電圧切り替え時に出力端OUT1の電圧を中間電圧に一旦保持させるためのプリチャージスイッチ3_SW1、3_SW3が追加されている点である。ここで、6ビットの画像データDATAの5ビット目に対応する第1のスイッチ回路3_D1の相補的スイッチを3_D1_SW1P型トランジスタ、3_D1_SW2N型トランジスタと表し、同じく上記画像データDATAの5ビット目に対応する第2のスイッチ回路3_D2の相補的スイッチを3_D2_SW1P型トランジスタ、3_D2_SW2N型トランジスタと表す。さらに、上記画像データDATAの6ビット目に対応する相補的スイッチを3_SW2P型トランジスタ、3_SW4N型トランジスタと表す。プリチャージスイッチ3_SW1は、その一端が、第1のスイッチ回路3_D1側の5ビット目の相補的スイッチ3_D1_SW1、3_D1_SW2の出力端と6ビット目のスイッチ3_SW2の入力端との間に接続され、その他端に中間電圧が印加されるように構成されている。プリチャージスイッチ3_SW3は、その一端が、第2のスイッチ回路3_D2側の5ビット目の相補的スイッチ3_D2_SW1、3_D2_SW2の出力端と6ビット目のスイッチ3_SW4の入力端との間に接続され、その他端に中間電圧が印加されるように構成されている。図7は、図6に示す選択回路3_1の動作を説明するための波形図である。同図の例では、図6の選択回路3_1が、オペアンプ2_1から出力された最大階調電圧γ1を選択していた状態から、オペアンプ2_64から出力された最小階調電圧γ64を選択する例を表している。まず、オペアンプ2_1が最大階調電圧γ1を出力している場合、第1のスイッチ回路3_D1側では、5ビット目のスイッチ3_D1_SW1がON状態、スイッチ3_D1_SW2がOFF状態、プリチャージスイッチ3_SW1がOFF状態、かつ6ビット目のスイッチ3_SW2はON状態となっているものとする。また、第2のスイッチ回路3_D2側では、5ビット目のスイッチ3_D2_SW1及びスイッチ3_D2_SW2が共にOFF状態、プリチャージスイッチ3_SW3はON状態、6ビット目のスイッチ3_SW4はOFF状態となっているものとする。つぎに、第1のスイッチ回路3_D1側で、5ビット目のスイッチ3_D1_SW1がON状態からOFF状態に切り替わり、プリチャージスイッチ3_SW1がOFF状態からON状態に切り替わる。この結果、出力端OUT1に接続された信号線Y_iの画素容量Cは、プリチャージスイッチ3_SW1、6ビット目のスイッチ3_SW2を介して中間電圧に充電される。つぎに、第1のスイッチ回路3_D1側で、6ビット目のスイッチ3_SW2がON状態からOFF状態に切り替わり、第2のスイッチ回路3_D2側で、プリチャージスイッチ3_SW3がON状態からOFF状態に切り替わり、6ビット目のスイッチ3_SW4がOFF状態からON状態に切り替わる。そして、第2のスイッチ回路3_D2側で、5ビット目のスイッチ3_D2_SW2がOFF状態からON状態に切り替わることにより、オペアンプ2_64から出力された階調電圧γ64が、5ビット目のスイッチ3_D2_SW2、6ビット目のスイッチ3_SW4を介して出力端OUT1から出力される。以上をまとめると、信号線Y_iの駆動電圧を最大階調電圧γ1から最小階調電圧γ64に切り替える時、オペアンプ2_64から最小階調電圧γ64が充電される前に、信号線Y_iに接続された画素容量Cにはプリチャージスイッチ3_SW1を介して中間電圧の5Vが充電されることになる。なお、第2のスイッチ回路3_D2側では、5ビット目のスイッチ3_D2_SW2がOFF状態からON状態に切り替わる際に、そのドレインには中間電圧の5Vが印加され、そのソースには階調電圧γ64の0.2Vが印加されている。この結果、6V耐圧のトランジスタで構成されている第2のスイッチ回路3_D2、ひいてはオペアンプ2_64が確実に保護されることになる。スイッチ3_D1_SW1、スイッチ3_D1_SW2についても、最小階調電圧γ64が出力されている間では、プリチャージスイッチ3_SW1がON状態を継続しているので、スイッチ3_D1_SW1、スイッチ3_D1_SW2が確実に保護されることになる。===極性反転時の画素容量のプリチャージ===液晶パネル100の焼きつきを防止する為、液晶表示装置は、通常、コモン電圧VCOMに対して正極性である正極出力又はコモン電圧VCOMに対して負極性である負極出力を交互に行なうように構成されている。図8は、正極回路と負極回路とが接続されて構成された階調電圧発生回路の構成例を示すブロック図である。なお、図8の正極回路は、第1の階調電圧発生部12_D1と、第2の階調電圧発生部12D2と、階調電圧選択回路3とから構成されており、これらの構成要素は図4に示す同一符号の構成要素と同じものである。図8の負極回路は、第1の負の階調電圧発生部N12_D1と、第2の負の階調電圧発生部N12_D2と、負の階調電圧選択回路N3と、から構成されており、コモン電圧VCOMを基準として正極回路の出力端OUT1~OUNMの線対称となる逆極性の電圧を出力する。なお、図8に示すように、正極回路の出力端OUT1~OUTMと、負極回路の出力端OUT1~OUTMとはショートされている。図9は、図8に示す階調電圧選択回路3,N3に含まれる選択回路3_1の構成例を示したブロック図である。その他の選択回路3_2~3_Mも同様の構成である。上記のとおり、階調電圧選択回路3、N3を構成するトランジスタ特に、スイッチ3_SW1~4は、低耐圧例えば10V耐圧トランジスタを採用することで、階調電圧選択回路3、N3全体の面積の縮小が図られている。しかしながら、極性反転前後の電圧が衝突することにより、該低耐圧トランジスタが耐圧破壊するおそれがある。例えば、液晶パネル100の信号線の画素容量Cには負極駆動時の-9.8VNγ64が充電されているとき、該画素容量Cに新たに正極駆動時の9.8Vγ1が充電されると、6ビット目のスイッチ3_SW2において、そのドレインには負極駆動時の-9.8VNγ64が印加され、そのソースには正極駆動時の9.8Vγ64が印加されることになる。従って、スイッチ3_SW2のソース-ドレイン電圧は19.6Vとなり、スイッチ3_SW2が例えば10V耐圧トランジスタで構成されている場合、耐圧破壊されるおそれがある。そこで、階調電圧選択回路3において、グランド電位GNDを経由して駆動する方法を採用するために、選択回路3では、出力経路をグランド電位GNDにショートさせるためのショートスイッチ3_SW5~6が追加されている。図10は、図9に示す選択回路3_1の動作例を説明するための波形図である。図10の例では、-9.8VNγ64の負極駆動から9.8Vγ1の正極駆動に切り替えられた場合である。まず、負極回路が駆動している時-9.8VNγ64を出力している時、正極回路側では、ショートスイッチ3_SW5はON状態であり、オープンスイッチ3_SW6はOFF状態であるとする。つぎに、負極回路側では、-9.8V出力からグランド電位GNDに切り替わり、液晶パネル100の信号線Y_iの画素容量Cの充電電圧は0Vとなる。つぎに、負極回路側では、オープンスイッチ3_SW6がON状態からOFF状態に切り替わる。つぎに、正極回路側では、ショートスイッチ3_SW5がON状態からOFF状態に切り替わり、オープンスイッチ3_SW6がOFF状態からON状態に切り替わる。つぎに、正極回路側において、6ビット目のスイッチ3_SW2がOFF状態からON状態に切り替わることにより、オペアンプ2_1から出力された9.8Vγ1が選択されて出力されることになる。以上をまとめると、極性反転時に、オペアンプ2_1から出力された階調電圧γ1が画素容量Cに充電される前段階として、画素容量Cの充電電圧を一旦0Vに維持させるようにしている。つまり、スイッチ3_SW2のオン直後、そのドレインには0Vが印加され、そのソースには9.8Vγ1が印加されることになる。従って、スイッチ3_SW2のソース-ドレイン電圧は19.6Vから9.8Vにまで抑えられ、スイッチ3_SW2が例えば10V耐圧トランジスタで構成される場合、耐圧破壊されるおそれがなくなっている。実施の形態2===電源系統の境界付近の階調電圧を出力するオペアンプの別電源化===図11は、本発明の実施の形態2に係る階調電圧発生回路の構成例を示したブロック図である。図11に示す階調電圧発生回路が、図4に示す階調電圧発生回路40の構成と相違する点は、ボルテージフォロワ回路群2Aの中から、複数の階調電圧γ1~γ64のうち第1の階調電圧発生部12D1Aの第2の電源電圧と第2の階調電圧発生部12_D2Aの第3の電源電圧とに近い2つの電源系統の境界に近い階調電圧以下、境界階調電圧と呼ぶを出力する一又は複数のオペアンプ以下、境界オペアンプと呼ぶを抽出して、該境界オペアンプの電源電圧をボルテージフォロワ回路群2Aから独立させた点である。つまり、実施の形態1では、境界階調電圧を出力する境界オペアンプは、電源電圧に近いところで動作させており、動作可能な電圧範囲を外れるおそれがある。そこで、実施の形態2では、ボルテージフォロワ回路群2Aとは電源電圧を独立させた境界オペアンプで構成される境界階調電圧発生部12_D3Aを新たに追加することとした。境界階調電圧発生部12_D3Aは、第2の電源電圧及び第3の電源電圧に近い境界階調電圧を生成するものであり、境界ボルテージフォロワ回路群2A2を含む。境界ボルテージフォロワ回路群2A2は、境界階調電圧γ32,γ33等を出力する複数の境界オペアンプ2_32、2_33等で構成されており、該境界オペアンプには第1乃至第4の電源電圧とは独立した第5の電源電圧及び第6の電源電圧が供給されている。第5の電源電圧は、第1の電源電圧と第2の電源電圧との中間付近の電圧とし、第6の電源電圧は、第3の電源電圧と第4の電源電圧との中間付近の電圧としている。このため、境界ボルテージフォロワ回路群2A2から出力される階調電圧は、動作可能な電圧範囲の中央付近の電圧に収まるようになり、境界ボルテージフォロワ回路群2A2の動作が安定化している。なお、第5の電源電圧及び第6の電源電圧は、新たにラダー抵抗器を設けるのではなく、既に存在するラダー抵抗器1により生成された基準電圧γref57.4V、γref592.7V等を有効利用することで生成している。これにより、階調電圧発生回路の面積の増加を抑制可能としている。図12は一般的なオペアンプの構成例を示した回路図であり、図13は図12に示すオペアンプの動作可能な電圧範囲を説明するための図である。図12に示されるとおり、一般的なオペアンプは、その差動増幅部として、カレントミラーを構成するP型トランジスタP1、P2と、該カレントミラーの電流吐出側に設けられたN型トランジスタN1、N2と、該N型トランジスタN1,N2と共通に接続されたN型トランジスタN3とを有している。また、一般的なオペアンプは、その出力部として、直列に接続されたP型トランジスタP3とN型トランジスタN4とを有している。ここで、N型トランジスタN3のオン電圧をOv1、N型トランジスタN1のオン電圧をOv2、N型トランジスタN4のオン電圧をOv3、P型トランジスタP3のオン電圧をOv4、入力バイアス電圧をVT2と表すこととする。図13に示されるとおり、オペアンプを構成するトランジスタを飽和領域で動作させるために、オペアンプの動作可能な電圧範囲が定められている。図12に示すように構成されたオペアンプの入力電位差は[Ov1VT2Ov2~AVDD]の範囲である。その入力電位差から外れた[AVSS~Ov1VT2Ov2]の範囲内の電圧がオペアンプに入力されても、該オペアンプを構成するトランジスタが非飽和領域で動作することになるので、該オペアンプは正常動作できなくなる。また、図12に示すように構成されたオペアンプの出力電位差は[AVSSOv3~AVDD-Ov4]の範囲であり、その出力電位差から外れた[AVSS~Ov3]の範囲内の電圧又は[AVDD-Ov4~AVDD]の範囲内の電圧をオペアンプから出力させようとしても、該オペアンプを構成するトランジスタが非飽和領域で動作することになるので、該オペアンプは正常動作できなくなる。仮に、AVSS=0V、AVDD=3V、Ov1=0.2V、VT2=0.7V、Ov2=0.2V、Ov3=0.2V、Ov4=0.2Vとすると、動作可能な電圧範囲は[1.1V~2.8V]程度となる。そこで、第2の電源電圧及び第3の電源電圧に近い境界階調電圧は、第1乃至第4の電源電圧とは独立した第5の電源電圧及び第6の電源電圧が与えられた境界階調電圧発生部12_D3Aにおいて生成されるようにした。なお、第5の電源電圧は、第1の電源電圧と第2の電源電圧との中間付近の電圧7.5V程度を与えてやればよく、第6の電源電圧は、第3の電源電圧と第4の電源電圧との中間付近の電圧2.5V程度を与えてやればよい。上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。"