"複数の画素回路を線順次走査により駆動する駆動部を備え、前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける前記第1の準備期間外のタイミングで終了する第2の準備期間において前記第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込む駆動回路。各画素回路における前記第1の準備期間と前記第2の準備期間とは、互いに異なる水平期間に属している請求項1に記載の駆動回路。一の水平ラインにおける第2の準備期間と、他の一の水平ラインにおける第1の準備期間とが、同じ水平期間に属し、各水平期間において、前記他の一の水平ラインにおける第1の準備期間は、前記一の水平ラインにおける第2の準備期間よりも先に終了する請求項2に記載の駆動回路。前記他の一の水平ラインにおける第1の準備期間は、前記一の水平ラインにおける第2の準備期間よりも短い請求項3に記載の駆動回路。1の水平ラインにおける第1の準備期間と、他の水平ラインにおける第2の準備期間とが、互いに異なる水平期間に属する請求項2に記載の駆動回路。前記第1の準備期間は、前記第2の準備期間と同じ長さである請求項5に記載の駆動回路。各画素回路における前記第2の準備期間は複数あり、複数の前記第2の準備期間は、互いに異なる水平期間に属し、複数の前記第2の準備期間のうちの最後の期間は、他の水平ラインにおける前記第1の準備期間以外のタイミングで終了する請求項1に記載の駆動回路。各画素回路における前記第1の準備期間は複数ある請求項1に記載の駆動回路。前記画素回路は、発光素子と、ソースに前記発光素子が接続されたトランジスタと、前記トランジスタのゲートとソースとの間に挿入された容量素子とを有し、前記駆動部は、前記第1の準備期間において、前記トランジスタのゲートに前記第1の電圧を印加するとともに、前記トランジスタのドレインに前記第1の電圧よりも低い第2の電圧を印加し、前記第2の準備期間において、前記トランジスタのゲートに前記第1の電圧を印加するとともに、前記トランジスタのドレインに前記第1の電圧よりも高い第3の電圧を印加する請求項1に記載の駆動回路。前記発光素子はエレクトロルミネッセンス素子である請求項9に記載の駆動回路。複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける前記第1の準備期間外のタイミングで終了する第2の準備期間において前記第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込む駆動方法。複数の画素回路と、前記複数の画素回路を線順次走査により駆動する駆動部とを備え、前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける前記第1の準備期間外のタイミングで終了する第2の準備期間において前記第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込む表示装置。表示装置と、前記表示装置を利用した動作制御を行う制御部とを備え、前記表示装置は、複数の画素回路と、前記複数の画素回路を線順次走査により駆動する駆動部とを有し、前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける前記第1の準備期間外のタイミングで終了する第2の準備期間において前記第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込む電子機器。ところで、表示装置では、製造上、点欠陥ドット落ちや線欠陥が発生する場合がある。このような点欠陥や線欠陥は、ユーザにとって目立ちやすいものも多く、これらの欠陥が多い表示装置を購入したユーザは、不公平感を感じることとなる。よって、このような欠陥がより少ないことが望まれている。本開示はかかる問題点に鑑みてなされたもので、その目的は、表示の欠陥を低減することができる駆動回路、駆動方法、表示装置および電子機器を提供することにある。本開示の駆動回路は、複数の画素回路を線順次走査により駆動する駆動部を備えている。上記駆動部は、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける第1の準備期間外のタイミングで終了する第2の準備期間において第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。本開示の駆動方法は、複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける第1の準備期間外のタイミングで終了する第2の準備期間において第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。本開示の表示装置は、複数の画素回路と、複数の画素回路を線順次走査により駆動する駆動部とを備えている。上記駆動部は、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける第1の準備期間外のタイミングで終了する第2の準備期間において第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。本開示の電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。本開示の駆動回路、駆動方法、表示装置および電子機器では、複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づいて第1の準備駆動が行われ、続く第2の準備期間において第1の電圧に基づいて第2の準備駆動が行われ、続く書込期間において輝度情報が書き込まれる。その際、第2の準備期間は、他の水平ラインにおける第1の準備期間外のタイミングで終了する。本開示の駆動回路、駆動方法、表示装置および電子機器によれば、一の水平ラインにおける第2の準備期間が、他の水平ラインにおける第1の準備期間外のタイミングで終了するようにしたので、表示の欠陥を低減することができる。以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態2.第2の実施の形態3.適用例<1.第1の実施の形態>[構成例]図1は、第1の実施の形態に係る表示装置の一構成例を表すものである。表示装置1は、有機EL素子を用いた、アクティブマトリックス方式の表示装置である。なお、本開示の実施の形態に係る駆動回路および駆動方法は、本実施の形態により具現化されるので、併せて説明する。この表示装置1は、表示パネル10および駆動回路20を備えている。表示パネル10は、複数の画素11がマトリックス状に配置された画素アレイ部13を有しており、アクティブマトリックス駆動により画素表示を行うものである。ここでは、各画素11は、赤色用の画素11R、緑色用の画素11Gおよび青色用の画素11Bにより構成されている。なお、以下では、画素11R、画素11G、画素11Bの総称として、画素11を適宜用いるものとする。画素アレイ部13は、行方向に延伸する複数の走査線WSLおよび複数の電源線DSLと、列方向に延伸する複数のデータ線DTLとを有している。これらの走査線WSL、電源線DSL、およびデータ線DTLの一端は、駆動回路20に接続されている。上記した各画素11は、走査線WSLとデータ線DTLとの交差部に配置されている。図2は、画素11の回路構成の一例を表すものである。画素11は、書込トランジスタTr1と、駆動トランジスタTr2と、有機EL素子12と、容量素子Cs,Csubとを備えている。すなわち、この例では、画素11は、書込トランジスタTr1、駆動トランジスタTr2および容量素子Csを用いて構成されており、いわゆる2Tr1Cの構成を有するものである。書込トランジスタTr1および駆動トランジスタTr2は、例えば、nチャネルMOSMetalOxideSemiconductor型のTFTThinFilmTransistor;薄膜トランジスタにより構成されるものである。書込トランジスタTr1は、ゲートが走査線WSLに接続され、ソースがデータ線DTLに接続され、ドレインが駆動トランジスタTr2のゲートおよび容量素子Csの一端に接続されている。駆動トランジスタTr2は、ゲートが書込トランジスタTr1のドレインおよび容量素子Csの一端に接続され、ドレインが電源線DSLに接続され、ソースが容量素子Csの他端および有機EL素子12のアノードに接続されている。なお、TFTの種類は特に限定されるものではなく、例えば、逆スタガー構造いわゆるボトムゲート型であってもよいし、スタガー構造いわゆるトップゲート型であってもよい。容量素子Csは、一端が駆動トランジスタTr2のゲートに接続され、他端は駆動トランジスタTr2のソースに接続されている。有機EL素子12は、各画素11R、11G、11Bに対応する色の光を射出する発光素子であり、アノードが駆動トランジスタTr2のソースおよび容量素子Csの他端に接続され、カソードは接地されている。容量素子Csubは、一端が有機EL素子12のアノードに接続され、他端は接地されている。駆動回路20は、外部から供給される映像信号Sdispおよび同期信号Ssyncに基づいて、表示パネル10を駆動するものである。この駆動回路20は、図1に示したように、映像信号処理回路21と、タイミング生成回路22と、走査線駆動回路23と、データ線駆動回路24と、電源線駆動回路25とを備えている。映像信号処理回路21は、外部から供給されるデジタルの映像信号Sdispに対して所定の補正を行うと共に、補正した映像信号Sdisp2をデータ線駆動回路24に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。タイミング生成回路22は、外部から入力される同期信号Ssyncに基づいて、制御信号走査線駆動回路23、データ線駆動回路24および電源線駆動回路25に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。走査線駆動回路23は、タイミング生成回路22から供給された制御信号に従って複数の走査線WSLに対して走査線信号WSを順次印加することにより、複数の画素11を順次選択するものである。具体的には、走査線駆動回路23は、書込トランジスタTr1をオン状態に設定するときに印加する電圧Vonと、書込トランジスタTr1をオフ状態に設定するときに印加する電圧Voffとを選択的に出力することにより、上記した走査線信号WSを生成するようになっている。データ線駆動回路24は、タイミング生成回路22から供給された制御信号に従って、アナログの映像信号輝度信号を含むデータ線信号Sigを生成し、各データ線DTLに印加するものである。図3は、データ線駆動回路24の要部の一構成例を表すものである。データ線駆動回路24は、D/ADigitalAnalog変換回路31と、オフセット電圧生成部32と、スイッチ部33と、スイッチ制御回路34とを有している。D/A変換回路31は、映像信号Sdisp2に基づくデジタル信号をD/A変換することにより、画素11に供給するための画素電圧Vpixを生成するものである。オフセット電圧生成回路32は、オフセット電圧Vofs後述を生成するものである。スイッチ部33は、D/A変換回路31から供給された画素電圧Vpixと、オフセット電圧生成回路32から供給されたオフセット電圧Vofsとを、スイッチ制御回路34からの指示に基づいて時分割的に選択し、データ線DTLに対して供給するものである。スイッチ部33は、インバータIVと、スイッチSW1,SW2とを有している。インバータIVは、スイッチ制御回路34から供給されたSW制御信号を反転して出力するものである。スイッチSW1は、スイッチ制御回路34から供給されたSW制御信号に基づいてオンオフするものであり、一端にはD/A変換回路31から画素電圧Vpixが供給され、他端はスイッチSW2の他端と接続されるとともに、データ線DTLに接続されている。スイッチSW2は、インバータIVの出力信号に基づいてオンオフするものであり、一端にはオフセット電圧生成回路32からオフセット電圧Vofsが供給され、他端はスイッチSW1の他端と接続されるとともに、データ線DTLに接続されている。スイッチ制御回路34は、スイッチ部33のスイッチSW1,SW2をオンオフ制御するためのSW制御信号を生成し、スイッチ部33に供給するものである。この構成により、データ線駆動回路24は、各データ線DTLに対して、オフセット電圧Vofsおよび画素電圧Vpixを時分割的に印加することにより、表示パネル10の各画素11を駆動する。具体的には、データ線駆動回路24は、後述するように、初期化期間P1,P2後述およびVth補正期間P3,P4後述では、データ線DTLに対してオフセット電圧Vofsを印加し、信号書込期間P5後述では、データ線DTLに対して画素電圧Vpixを印加する。ここで、初期化期間P1,P2は、後述するように、オフセット電圧Vofsに基づいて、画素11の駆動トランジスタTr2のゲート-ソース電圧Vgsを駆動トランジスタTr2のしきい値電圧Vthより大きくすることにより、画素11を初期化する期間である。また、Vth補正期間P3,P4は、後述するように、オフセット電圧Vofsに基づいて、駆動トランジスタTr2のしきい値電圧Vthを補正する期間である。そして、信号書込期間P5は、駆動トランジスタTr2のゲート-ソース間に、画素電圧Vpixに応じた所定の電圧を設定する期間である。表示装置1では、後述するように、初期化期間P1,P2後述を、Vth補正期間P3,P4後述よりも短くしている。電源線駆動回路25は、タイミング生成回路22から供給された制御信号に従って、複数の電源線DSLに対して電源線信号DSを順次印加することにより、各有機EL素子12の発光動作および消光動作の制御を行うものである。具体的には、電源線駆動回路25は、後述するように、初期化期間P1,P2後述では、各電源線DSLに対してオフセット電圧Vofsよりも低い電圧Viniを印加し、Vth補正期間P3,P4後述および信号書込期間P5後述では、オフセット電圧Vofsよりも高い電圧Vccpを印加するようになっている。ここで、駆動回路20は、本開示における駆動部の一具体例に対応する。初期化期間P1,P2は、本開示における第1の準備期間の一具体例に対応する。Vth補正期間P3,P4は、本開示における第2の準備期間の一具体例に対応する。信号書込期間P5は、本開示おける書込期間の一具体例に対応する。オフセット電圧Vofsは、本開示における第1の電圧の一具体例に対応する。電圧Viniは、本開示における第2の電圧の一具体例に対応する。電圧Vccpは、本開示における第3の電圧の一具体例に対応する。[動作および作用]続いて、本実施の形態の表示装置1の動作および作用について説明する。全体動作概要まず、図1を参照して、表示装置1の全体動作概要を説明する。駆動回路20は、表示パネル10に対し、映像信号Sdispおよび同期信号Ssyncに基づく表示駆動を行う。具体的には、まず、映像信号処理回路21は、映像信号Sdispに基づいて、ガンマ補正や、オーバードライブ補正などの補正を行うことにより映像信号Sdisp2を生成する。タイミング制御回路22は、同期信号Ssyncに基づいて、走査線駆動回路23、データ線駆動回路24、および電源線駆動回路25を制御する。走査線駆動回路23は、走査線信号WSを生成し、複数の走査線WSLに順次印加する。データ線駆動回路24は、画素電圧Vpixおよびオフセット電圧Vofsを含むデータ線信号Sigを生成し、複数のデータ線DTLにそれぞれ印加する。電源線駆動回路25は、電源線信号DSを生成し、複数の電源線DSLに順次印加する。表示パネル10は、駆動回路20から供給された走査線信号WSL、データ線信号Sig、および電源線信号DSに基づいて、表示を行う。詳細動作次に、表示装置1の詳細動作を説明する。図4は、表示装置1における表示動作のタイミング図を表すものである。この図は、着目した一画素に対する表示駆動の動作例を表すものである。図4において、Aは走査線信号WSの波形を示し、Bは電源線信号DSの波形を示し、Cは駆動トランジスタTr2のゲート電圧Vgの波形を示し、Dは駆動トランジスタTr2のソース電圧Vsの波形を示し、Eはデータ線信号Sigの波形を示す。図4C~Eでは、同じ電圧軸を用いて各波形を示している。表示装置1の各画素11は、発光発光期間P0と消光消光期間P10とを交互に繰り返すことにより表示動作を行う。具体的には、各画素11は、消光期間P10において、まず、複数この例では2つの水平期間1Hのそれぞれにおいて初期化を行い初期化期間P1,P2、続く複数この例では2つの水平期間のそれぞれにおいて、駆動トランジスタTr2のVth補正を行うVth補正期間P3,P4。そして、Vth補正期間P4に続く信号書込期間P5において、画素11に画素電圧Vpixが書き込まれ、その後、画素11は発光期間P9において発光する。すなわち、この例では、表示装置1は、水平期間4つ分の期間において、各画素11に対して、初期化、Vth補正、および信号書込みを行う。以下に、その詳細を説明する。まず、電源線駆動回路25は、タイミングt0において、走査線信号WSの電圧が電圧Voffである期間に図4A、電源線信号DSの電圧を電圧Vccpから電圧Viniに下げる図4B。これにより、駆動トランジスタTr2のソース電圧Vsが電圧Viniに向かって下降し始め図4D、これに応じて、駆動トランジスタTr2のゲート電圧Vgが下降し始める図4C。そして、画素11は消光し、消光期間P10が開始する。次に、駆動回路20は、タイミングt1~t2の期間初期化期間P1において、画素11に対する1回目の初期化を行う。具体的には、走査線駆動回路23は、まず、タイミングt1において、データ線駆動回路24がデータ線信号Sigとしてオフセット電圧Vofsを出力している期間に図4E、走査線信号WSの電圧を電圧Voffから電圧Vonに上げる図4A。これにより、書込トランジスタTr1がオン状態になり、駆動トランジスタTr2のゲート電圧Vgはオフセット電圧Vofsになる図4C。一方、駆動トランジスタTr2のソース電圧Vsは、引き続き電圧Viniに向かって下降する図4D。次に、走査線駆動回路23は、タイミングt2において、走査線信号WSの電圧を電圧Vonから電圧Voffに下げる図4A。これにより、書込トランジスタTr1がオフ状態になる。その際、駆動トランジスタTr2のゲートはフローティング状態になり、容量素子Csの両端間の電圧電圧Vgsは維持されるため、タイミングt2~t3の期間では、駆動トランジスタTr2のゲート電圧Vgは、駆動トランジスタTr2のソース電圧Vsの変化に従って下降する図4C,D。次に、駆動回路20は、タイミングt3~t4の期間初期化期間P2において、画素11に対する2回目の初期化を行う。その動作は、上述した初期化期間P1の場合と同様である。すなわち、走査線駆動回路23は、まず、タイミングt3において、データ線駆動回路24がデータ線信号Sigとしてオフセット電圧Vofsを出力している期間に図4E、走査線信号WSの電圧を電圧Voffから電圧Vonに上げる図4A。これにより、書込トランジスタTr1がオン状態になり、駆動トランジスタTr2のゲート電圧Vgはオフセット電圧Vofsになる図4C。一方、駆動トランジスタTr2のソース電圧Vsは、電圧Viniに収束する図4D。この最終状態における駆動トランジスタTr2のゲート-ソース間電圧Vgsは、図4に示したように、この駆動トランジスタTr2のしきい値電圧Vthよりも大きくなるVgs>Vth。これにより、画素11の初期化が完了する。次に、走査線駆動回路23は、タイミングt4において、走査線信号WSの電圧を電圧Vonから電圧Voffに下げる図4A。これにより、書込トランジスタTr1がオフ状態になり、容量素子Csの両端間の電圧電圧Vgsは維持される。その際、駆動トランジスタTr2のソース電圧Vsは、タイミングt4において既に電圧Viniに収束しており変化しないため図4D、タイミングt4~t5の期間では、駆動トランジスタTr2のゲート電圧Vgは、オフセット電圧Vofsにほぼ維持される図4C。次に、駆動回路20は、タイミングt6~t7の期間Vth補正期間P3において、画素11に対する1回目のVth補正を行う。具体的には、まず、走査線駆動回路23は、このVth補正に先立ち、タイミングt5において、データ線駆動回路24がデータ線信号Sigとしてオフセット電圧Vofsを出力している期間に図4E、走査線信号WSの電圧を電圧Voffから電圧Vonに上げる図4A。次に、電源線駆動回路25は、タイミングt6において、電源線信号DSの電圧を電圧Viniから電圧Vccpに上げる図4B。これにより、タイミングt6~t7の期間では、駆動トランジスタTr2のドレイン-ソース間に電流Idが流れて素子容量Csubが充電され、駆動トランジスタTr2のソース電圧Vsが上昇する図4D。一方、駆動トランジスタTr2のゲート電圧Vgは、書込トランジスタTr1がオン状態であるため、オフセット電圧Vofsに維持される図4C。このようにして、タイミングt6~t7の期間では、駆動トランジスタTr2のゲート-ソース間電圧Vgsは、時間が経つにつれ小さくなる。この動作はいわゆる負帰還動作である。すなわち、上述したように、駆動トランジスタTr2のドレイン-ソース間に電流Idが流れ、ゲート-ソース間電圧Vgsが小さくなると、ドレイン-ソース間の電流Idは減少することとなる。つまり、この負帰還動作により、駆動トランジスタTr2のドレイン-ソース間の電流Idは0ゼロに向かって収束していくことになる。言い換えれば、この負帰還動作により、駆動トランジスタTr2のゲート-ソース間電圧Vgsは、駆動トランジスタTr2のしきい値電圧Vthと等しくなるVgs=Vthように収束していく。次に、走査線駆動回路23は、タイミングt7において、走査線信号WSの電圧を電圧Vonから電圧Voffに下げる図4A。これにより、書込トランジスタTr1がオフ状態になり、容量素子Csの両端間の電圧電圧Vgsは維持されるため、タイミングt7~t8の期間では、駆動トランジスタTr2のゲート電圧Vgは、駆動トランジスタTr2のソース電圧Vsの変化に従って上昇する図4C,D。次に、駆動回路20は、タイミングt8~t9の期間Vth補正期間P4において、画素11に対する2回目のVth補正を行う。その動作は、上述したVth補正期間P3の場合と同様である。すなわち、走査線駆動回路23は、タイミングt8において、データ線駆動回路24がデータ線信号Sigとしてオフセット電圧Vofsを出力している期間に図4E、走査線信号WSの電圧を電圧Voffから電圧Vonに上げる図4A。これにより、タイミングt8~t9の期間では、駆動トランジスタTr2のドレイン-ソース間に電流Idが流れて素子容量Csubが充電され、駆動トランジスタTr2のソース電圧Vsが上昇する図4D。そして、駆動トランジスタTr2のゲート-ソース間電圧Vgsは、上述した負帰還動作により、駆動トランジスタTr2のしきい値電圧Vthと等しくなる。すなわち、駆動トランジスタTr2のソース電圧Vsは、電圧Vofs-Vthに収束する。これにより、駆動トランジスタTr2のVth補正が完了する。次に、走査線駆動回路23は、タイミングt9において、走査線信号WSの電圧を電圧Vonから電圧Voffに下げる図4A。これにより、書込トランジスタTr1がオフ状態になる。次に、駆動回路20は、タイミングt10~t11の期間信号書込期間P5において、画素11に対する画素電圧Vpixの書込みを行う。具体的には、まず、データ線駆動回路24は、この画素電圧Vpixの書込みに先立ち、データ線信号Sigの電圧をオフセット電圧Vofsから画素電圧Vpixに上げる図4E。そして、走査線駆動回路23は、タイミングt10において、走査線信号WSの電圧を電圧Voffから電圧Vonに上げる図4A。これにより、書込トランジスタTr1がオン状態となるため、駆動トランジスタTr2のゲート電圧Vgが、画素電圧Vpixへ上昇する図4C。このとき、駆動トランジスタTr2のゲート-ソース電圧Vgsがしきい値電圧Vthより大きくなりVgs>Vth、ドレイン-ソース間に電流Idが流れるため、素子容量Csubが充電され、駆動トランジスタTr2ソース電圧Vsが上昇する図4D。以上の動作により、駆動トランジスタTr2のゲート-ソース間電圧Vgsは、画素電圧Vpixに対応した電圧Vemiに設定される。これにより、画素電圧Vpixの書込みが終了する。次に、走査線駆動回路23は、タイミングt11において、走査線信号WSの電圧を電圧Vonから電圧Voffに下げる図4A。これにより、書込トランジスタTr1がオフ状態になり、駆動トランジスタTr2のゲートがフローティングとなるため、これ以後、容量素子Csの端子間電圧、すなわち、駆動トランジスタTr2のゲート-ソース間電圧Vgsは、電圧Vemiに維持される。このとき、ドレイン-ソース間に電流Idが流れるため、素子容量Csubが充電され、駆動トランジスタTr2のソース電圧Vsが上昇し図4D、これに伴って駆動トランジスタTr2のゲート電圧Vgも上昇する図4E。そして、駆動トランジスタTr2のソースに接続された有機EL素子12のアノードの電圧が、この有機EL素子12のしきい値電圧Velよりも大きくなると、有機EL素子12のアノード-カソード間に電流が流れ、有機EL素子12が発光し、発光期間P9が開始する。その後、表示装置1は、所定の期間が経過したのち、発光期間P9P0から消光期間P10に移行する。そして、駆動回路20は、この一連の動作を繰り返すように駆動する。図5は、表示パネル10における各行の画素11の動作状態を表すものであり、n-4行目からn行目の計5行の各画素11の動作状態を示している。ここで、例えば、画素11nはn行目の画素11を示し、画素11n-1はn-1行目の画素11を示している。図5に示したように、表示装置1の各画素11は、水平期間1H4つ分の期間において、初期化、Vth補正、および信号書込みを行う。具体的には、画素11は、最初の水平期間のうちの初期化期間P1、および2番目の水平期間のうちの初期化期間P2において、初期化をそれぞれ行い、3番目の水平期間のうちのVth補正期間P3、および最後の水平期間のうちのVth補正期間P4において、Vth補正をそれぞれ行う。そして、画素11には、その最後の水平期間のうちの、Vth補正期間P4に続く信号書込期間P5において、画素信号Vpixが書き込まれる。その後に、画素11は、その画素信号Vpixに基づいて発光する。表示装置1は、各画素11におけるこれらの一連の動作を、行ごとに1水平期間ずつずらしながら行う。すなわち、表示装置1では、例えば、n行目の画素11nが初期化期間P1において最初の初期化動作を行う際に、n-1行目の画素11n-1が初期化期間P2において2回目の初期化動作を行う。同様に、例えば、n行目の画素11nが初期化期間P2において2回目の初期化動作を行う際に、n-1行目の画素11n-1がVth補正期間P3において1回目のVth補正動作を行う。図5に示したように、表示装置1では、ある画素11例えば画素11nにおける初期化期間P1,P2は、他の画素11例えば画素11n-2におけるVth補正期間P3,P4と、同じ水平期間に配置される。その際、同じ水平期間において、ある画素11例えば画素11nにおける初期化期間P1,P2は、他の画素11例えば画素11n-2におけるVth補正期間P3,P4よりも短いため、早く終了する。表示欠陥について次に、表示装置における画素の欠陥について説明する。図6は、点欠陥が生じた画素の一例を表すものである。有機EL素子を用いた表示装置では、図6に示したように、例えば、容量素子Csの両端間がショートすることにより、点欠陥が生じる。このような画素11以下、欠陥画素11Sともいうでは、駆動トランジスタTr2のゲート-ソース間電圧Vgsが0Vになり、駆動トランジスタTr2がオフ状態を維持するため、画素信号Vpixに応じた表示を行うことができず、点欠陥となる。また、欠陥画素11Sは、初期化動作やVth補正動作をも正常に行うことができない。すなわち、例えば初期化期間P1,P2では、図4に示したように、駆動トランジスタTr2のゲートには、オン状態になっている書込トランジスタTr1を介して、データ線駆動回路24からオフセット電圧Vofsが供給され、駆動トランジスタTr2のソースには、オン状態になっている駆動トランジスタTr2を介して、電源線駆動回路25から電圧Viniが供給される。よって、欠陥画素11Sのように、容量素子Csの両端間がショートしている場合には、この初期化期間P1,P2において、オフセット電圧Vofsと電圧Viniとが互いに近づき、オフセット電圧Vofsは低下し、電圧Viniは上昇し、例えばほぼ等しい電圧値になってしまう。よって、欠陥画素11Sは、正常に初期化動作を行うことができない。また、初期化期間P1,P2において、上述したように低下したオフセット電圧Vofsは、以下に示すように、データ線DTLを介して他の画素11にも供給される。図7は、n行目の画素11nが欠陥画素11Sである場合の、n-4行目からn行目の各画素11の動作状態を表すものである。表示装置1では、例えば、タイミングt20において、画素11nが初期化期間P1において1回目の初期化動作を行い、画素11n-2がVth補正期間P3において1回目のVth補正動作を行い、画素11n-3がVth補正期間P4において2回目のVth補正を行う。図8は、図7に示したタイミングt20における各行の画素11の状態を表すものである。なお、この図では、説明の便宜上、書込トランジスタTr1を、タイミングt20におけるオンオフの状態を示すスイッチを用いて表している。図7,8に示したように、タイミングt20では、画素11n,11n-1は初期化動作を行い、画素11n-3,11n-2はVth補正動作を行っているため、これらの画素11n-3~11nの書込トランジスタTr1は全てオン状態になる。これにより、欠陥画素11S画素11nに対する初期化動作により低下したオフセット電圧Vofsは、データ線DTLを介して、Vth補正動作を行う画素11n-3,11n-2にも供給される。次に、画素11n-3の動作について説明する。図9は、画素11n-3および画素11n欠陥画素11Sの動作のタイミング図を表すものであり、Aは画素11n-3に供給される走査線信号WSn-3の波形を示し、Bは画素11n-3に供給される電源線信号DSn-3の波形を示し、Cは画素11nに供給される走査線信号WSnの波形を示し、Dは画素11nに供給される電源線信号DSnの波形を示し、Eは画素11n-3および画素11nに供給されるデータ線信号Sigの波形を示す。図9に示したように、画素11n欠陥画素11Sの初期化期間P1,P2では、容量素子Csの両端間がショートしているため、データ線信号Sigのオフセット電圧Vofsが電圧Viniに向かって電圧ΔVだけ低下し図9E、電源線信号DSnの電圧Viniがオフセット電圧Vofsに向かって上昇する図9D。画素11n-3は、このようなデータ線信号Sigの電圧に基づいて、Vth補正動作を行う。図10は、画素11n-3の動作のタイミング図を表すものであり、Aは走査線信号WSn-3の波形を示し、Bは電源線信号DSn-3の波形を示し、Cは駆動トランジスタTr2のゲート電圧Vgの波形を示し、Dは駆動トランジスタTr2のソース電圧Vsの波形を示し、Eはデータ線信号Sigの波形を示す。駆動回路20は、図4に示したタイミング図と同様に画素11n-3を駆動する。すなわち、駆動回路20は、タイミングt31~t32の期間初期化期間P1において画素11n-3に対する1回目の初期化を行い、タイミングt33~t34の期間初期化期間P2において画素11n-3に対する2回目の初期化動作を行い、タイミングt36~t37の期間Vth補正期間P3において画素11n-3に対する1回目のVth補正動作を行うように駆動する。次に、駆動回路20は、タイミングt38~t40の期間Vth補正期間P4において、2回目のVth補正を行う。具体的には、まず、走査線駆動回路23は、走査線信号WSn-3の電圧を電圧Voffから電圧Vonに上げる図10A。このとき、図9を用いて説明したように、データ線信号Sigのオフセット電圧Vofsは、タイミングt38~t39の期間において電圧ΔVだけ低下する図10E。すなわち、タイミングt38~t39の期間では、欠陥画素11S画素11nにおいてオフセット電圧Vofsと電圧Viniとが互いに近づくため、オフセット電圧Vofsが低下する。これにより、画素11n-3では、駆動トランジスタTr2のドレイン-ソース間に電流Idが流れて素子容量Csubが充電され、駆動トランジスタTr2のソース電圧Vsが上昇する図10D。その後、タイミングt39において、オフセット電圧Vofsが電圧ΔVだけ上昇して元の電圧に戻ると、駆動トランジスタTr2のソース電圧Vsは、駆動トランジスタTr2のゲート-ソース間電圧Vgsが負帰還動作により駆動トランジスタTr2のしきい値電圧Vthと等しくなるまで上昇する。これにより、駆動トランジスタTr2のソース電圧Vsは、電圧Vofs-Vthに収束し図10D、Vth補正が完了する。その後、駆動回路20は、タイミングt41~t42の期間信号書込期間P5において、図4に示したタイミング図と同様に、画素11n-3に対する画素電圧Vpixの書込みを行い、駆動トランジスタTr2のゲート-ソース間電圧Vgsは、画素電圧Vpixに対応した電圧Vemiに設定される。そして、駆動回路20が、タイミングt42において、走査線信号WSn-3の電圧を電圧Vonから電圧Voffに下げた後、有機EL素子12は、この電圧Vemiに対応した輝度で発光する。表示装置1では、このように、後述する比較例に係る表示装置と異なり、画素の一部例えば画素11nに点欠陥がある場合でも、他の画素例えば画素11n-3における表示動作への影響を抑えることができる。比較例次に、比較例に係る表示装置1Rについて説明する。水平期間1Hにおける、初期化期間P1,P2の終了タイミングが、本実施の形態の場合と異なるものである。すなわち、本実施の形態では、水平期間1Hにおいて、初期化期間P1,P2が、他の行におけるVth補正期間P3,P4よりも早く終了するようにしたが、本比較例では、水平期間1Hにおいて、初期化期間P1,P2が、他の行におけるVth補正期間P3,P4と同時に終了するようにしている。図11は、本比較例に係る表示装置1Rにおいて、画素11nが欠陥画素11Sである場合の、n-4行目からn行目の各画素11の動作状態を表すものである。表示装置1Rは、本実施の形態に表示装置1の場合図5,7と同様に、水平期間1H4つ分の期間において、画素11に対する初期化、Vth補正、および信号書込みを行うとともに、これらの一連の動作を、行ごとに1水平期間ずつずらしながら行う。その際、表示装置1Rでは、各水平期間1Hにおいて、初期化期間P1,P2が、他の行におけるVth補正期間P3,P4と同時に終了する。図11に示したように、タイミングr20では、本実施の形態に表示装置1の場合図7と同様に、n-3行目からn行目の画素11n-3~11nは初期化動作またはVth補正動作を行っているため、これらの画素の書込トランジスタTr1は全てオン状態になる。これにより、欠陥画素11S画素11nにおいて所望の値よりも低下したオフセット電圧Vofsは、データ線DTLを介して画素11n-3~11n-1にも供給される。図12は、本比較例に係る表示装置1Rにおける、画素11n-3および画素11n欠陥画素11Sの動作のタイミング図を表すものであり、Aは走査線信号WSn-3の波形を示し、Bは電源線信号DSn-3の波形を示し、Cは走査線信号WSnの波形を示し、Dは電源線信号DSnの波形を示し、Eはデータ線信号Sigの波形を示す。画素11n欠陥画素11Sの初期化期間P1,P2では、容量素子Csの両端間がショートしているため、本実施の形態に表示装置1の場合図9と同様に、データ線信号Sigのオフセット電圧Vofsが電圧Viniに向かって電圧ΔVだけ低下し図12E、電源線信号DSnの電圧Viniがオフセット電圧Vofsに向かって上昇する図12D。図13は、本比較例に係る表示装置1Rにおける、画素11n-3の動作のタイミング図を表すものであり、Aは走査線信号WSn-3の波形を示し、Bは電源線信号DSn-3の波形を示し、Cは駆動トランジスタTr2のゲート電圧Vgの波形を示し、Dは駆動トランジスタTr2のソース電圧Vsの波形を示し、Eはデータ線信号Sigの波形を示す。表示装置1Rに係る駆動回路20Rは、タイミングr31~r32の期間初期化期間P1において画素11n-3に対する1回目の初期化を行い、タイミングr33~r34の期間初期化期間P2において画素11n-3に対する2回目の初期化動作を行い、タイミングr36~r37の期間Vth補正期間P3において画素11n-3に対する1回目のVth補正動作を行うように駆動する。これらの動作は、本実施の形態の場合とほぼ同様である。なお、表示装置1Rでは、初期化期間P1,P2の時間が、本実施の形態の場合に比べて長いものの、初期化期間P1,P2における動作自体は、本実施の形態の場合とほぼ同様である。次に、駆動回路20Rは、タイミングr38~r40の期間Vth補正期間P4において、2回目のVth補正を行う。具体的には、まず、走査線駆動回路23は、走査線信号WSn-3の電圧を電圧Voffから電圧Vonに上げる図13A。このとき、図12を用いて説明したように、データ線信号Sigのオフセット電圧Vofsは、タイミングr38~r40の期間において電圧ΔVだけ低下する図13E。これにより、画素11n-3では、駆動トランジスタTr2のドレイン-ソース間に電流Idが流れて素子容量Csubが充電され、駆動トランジスタTr2のソース電圧Vsは、駆動トランジスタTr2のゲート-ソース間電圧Vgsが負帰還動作により駆動トランジスタTr2のしきい値電圧Vthと等しくなるまで上昇する。そして、駆動トランジスタTr2のソース電圧Vsは、電圧Vofs-ΔV-Vthに収束する。すなわち、本比較例に係る表示装置1Rでは、駆動トランジスタTr2のソース電圧Vsは、本実施の形態に係る表示装置1における収束電圧Vofs-Vthよりも電圧ΔVだけ低い電圧に収束する図13D。次に、走査線駆動回路23は、タイミングr40において、走査線信号WSn-3の電圧を電圧Vonから電圧Voffに下げる図13A。これにより、書込トランジスタTr1がオフ状態になる。このとき、図12を用いて説明したように、データ線信号Sigのオフセット電圧Vofsは、電圧ΔVだけ上昇して元の電圧に戻る図13E。その後、駆動回路20Rは、タイミングr41~r42の期間信号書込期間P5において、図10に示したタイミング図と同様に、画素11n-3に対する画素電圧Vpixの書込みを行う。その際、タイミングr41における駆動トランジスタTr2のソース電圧Vs=Vofs-ΔV-Vthが、本実施の形態に係る表示装置1におけるソース電圧Vs=Vofs-Vthよりも低いため、駆動トランジスタTr2のゲート-ソース間電圧Vgsは、本実施の形態に係る電圧Vemiよりも大きい電圧Vemirに設定される。そして、駆動回路20Rが、タイミングr42において、走査線信号WSn-3の電圧を電圧Vonから電圧Voffに下げた後、有機EL素子12は、この電圧Vemirに対応した輝度で発光する。すなわち、本比較例に係る表示装置1Rでは、画素11n-3の有機EL素子12は、所望の輝度よりも高い輝度で発光してしまうこととなる。このように、本比較例に係る表示装置1Rでは、例えば、画素11の一部に点欠陥がある場合に、他の画素における表示動作への影響を与えるおそれがある。すなわち、表示装置1Rでは、図11等に示したように、水平期間1Hにおいて、初期化期間P1,P2が、他の行におけるVth補正期間P3,P4と同時に終了するようにしている。これにより、画素11n-3では、図13に示したように、信号書込み期間P5の直前の、2回目のVth補正期間P4において、Vth補正動作が終了したタイミングr40における駆動トランジスタTr2のソース電圧Vsが低くなってしまい、Vth補正を正常に行うことができない。これにより、その直後の信号書込み期間P4において、駆動トランジスタTr2のゲート-ソース間電圧Vgsが大きい電圧Vemirに設定されるため、所望の輝度よりも高い輝度で発光してしまう。この例では、n行目の画素11n欠陥画素11Sは、n-3行目の画素11n-3の表示動作へ影響を及ぼす旨を説明したが、同様に、n-2行目の画素11n-2の表示動作へも影響を及ぼす。すなわち、図11に示したように、画素11nにおける初期化期間P1でのオフセット電圧Vofsのずれが、画素11n-3におけるVth補正期間P4での動作に影響を及ぼすのと同様に、画素11nにおける初期化期間P2でのオフセット電圧Vofsのずれが、画素11n-2におけるVth補正期間P4での動作にも影響を及ぼすこととなる。さらに、このオフセット電圧Vofsは、表示パネル10における他の列の画素11にも供給される。すなわち、オフセット電圧Vofsは、図3に示したように、データ線駆動回路24のオフセット電圧生成回路32が生成し、各列の画素11に分配して供給する。よって、オフセット電圧Vofsは、表示パネル10における他の列の、n-3行目およびn-2行目の画素11にも供給される。これにより、図14に示したように、画素11n欠陥画素11Sの点欠陥に起因して、2行分の線欠陥が生じてしまう。また、この例では、2つの初期化期間P1,P2を設けたが、より多くの初期化期間を設けた場合には、さらに表示の欠陥が増えるおそれがある。図15は、比較例に係る表示装置1Rにおいて、4つの初期化期間を設けた場合の動作の一例を表すものである。この例では、n行目の画素11n欠陥画素11Sは、4つの画素11n-5~11n-2の表示動作へ影響を及ぼしている。この場合には、図14に示したような線欠陥が4行分生じることとなる。このように、より多くの初期化期間を設けた場合には、その分だけ、多くの表示欠陥を生じてしまうこととなる。一方、本実施の形態に係る表示装置1では、図5等に示したように、水平期間1Hにおいて、初期化期間P1,P2が、他の行におけるVth補正期間P3,P4よりも早く終了するようにしている。これにより、表示装置1に係る画素11n-3では、図10に示したように、信号書込み期間P5の直前の、2回目のVth補正期間P4において、オフセット電圧Vofsが電圧ΔVだけ上昇して元の電圧に戻った後に、正常にVth補正動作を行うことができるため、図14のような線欠陥が生じるおそれを低減することができる。このようにして、表示装置1では、画素11の一部例えば11nに点欠陥がある場合でも、他の画素例えば11n-3における表示動作への影響を抑えることができる。[効果]以上のように本実施の形態では、初期化期間が、他の行におけるVth補正期間よりも早く終了するようにしたので、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。[変形例1-1]上記実施の形態では、初期化期間を2つ設けたが、これに限定されるものではなく、例えば、3つ以上設けてもよいし、1つのみ設けてもよい。同様に、上記実施の形態では、Vth補正期間を2つ設けたが、これに限定されるものではなく、例えば、3つ以上設けてもよいし、1つのみ設けてもよい。以下に、本変形例の一例を説明する。図16は、初期化期間とVth補正期間とを1つずつ設ける場合の動作例を表すものである。図16Aは、水平期間1Hにおいて、初期化期間Q1およびVth補正期間Q2が同時に開始する場合の例を示している。図16Bは、水平期間1Hにおいて、Vth補正期間Q2が開始した後に初期化期間Q1が開始する場合の例を示している。これらの場合でも、初期化期間Q1が、他の行におけるVth補正期間Q2よりも早く終了するため、上記実施の形態の場合と同様に、正常にVth補正動作を行うことができ、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。<2.第2の実施の形態>次に、第2の実施の形態に係る表示装置2について説明する。本実施の形態は、初期化期間と、他の行におけるVth補正期間とを、互いに異なる水平期間に設けるものである。なお、上記第1の実施の形態に係る表示装置2と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。図17は、表示装置2に係る表示パネル10における各行の画素11の動作状態を表すものであり、n-9行目からn行目の計10行の各画素11の動作状態を示している。表示装置2の各画素11は、隣接する水平期間1H6つ分の期間のうち、1番目および3番目の水平期間において初期化を行い初期化期間P1,P2、4番目および6番目の水平期間においてVth補正を行うVth補正期間P3,P4。この例では、初期化期間P1,P2の長さは、Vth補正期間P3,P4の長さとほぼ同じにしている。そして、各画素11には、Vth補正期間P4が設けられた水平期間、もしくは、Vth補正期間P4が設けられた水平期間の次の水平期間において、画素信号Vpixが書込まれ信号書込期間P5、その後に、各画素11はその画素信号Vpixに基づいて発光する。すなわち、図17に示したように、例えば、画素11n-1では、Vth補正期間P4が設けられた水平期間に信号書込期間P5を設け、画素11nでは、Vth補正期間P4が設けられた水平期間の次の水平期間に信号書込期間P5を設けている。表示装置2は、これらの一連の動作を、2行ごとに水平期間を2つずつずらしながら行う。すなわち、例えば、図17に示したように、画素11n-1,11nは、互いに同じ水平期間において、初期化を行い初期化期間P1,P2、Vth補正を行うVth補正期間P3,P4。同様に、画素11n-3,11n-2は、互いに同じ水平期間において、初期化を行い初期化期間P1,P2、Vth補正を行うVth補正期間P3,P4。その際、画素11n-1,11nが初期化期間P1において1回目の初期化動作を行う際に、画素11n-3,11n-2が初期化期間P2において2回目の初期化動作を行い、画素11n-1,11nがVth補正期間P3において1回目のVth補正を行う際に、画素11n-3,11n-2がVth補正期間P4において2回目のVth補正を行う。これにより、表示装置2では、図17に示したように、初期化期間P1,P2が、他の行におけるVth補正期間と、互いに異なる水平期間に配置される。この場合、画素11の一部に点欠陥があり、その欠陥画素11Sに対する初期化動作の際初期化期間P1,P2にオフセット電圧Vofsがずれたとしても、この水平期間では、他のどの画素もVth補正を行っていないため、このオフセット電圧Vofsのずれが他の画素のVth補正に影響を及ぼすことはない。よって、表示装置2では、画素11の一部に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。以上のように本実施の形態では、初期化期間を、他の行におけるVth補正期間と異なる水平期間に設けるようにしたので、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。[変形例2-1]上記実施の形態では、信号書込期間P5を、Vth補正期間P4が設けられた水平期間、もしくは、Vth補正期間P4が設けられた水平期間の次の水平期間に設けたが、その際、この信号書込期間P5を設ける水平期間を、フレームごとに変更するようにしてもよい。以下に、その詳細を説明する。図18は、本変形例に係る各行の画素11の動作状態を表すものであり、Aはあるフレームにおける動作状態を示し、Bは他のフレームにおける動作状態を示す。本変形例では、図18に示したように、信号書込期間P5を設ける水平期間を、フレームごとに変更している。具体的には、例えば、画素11nは、図18Aでは、Vth補正期間P4が設けられた水平期間の次の水平期間において画素信号Vpixが書き込まれ信号書込期間P5、図18Bでは、Vth補正期間P4が設けられた水平期間において画素信号Vpixが書き込まれる信号書込期間P5。このように、本変形例では、信号書込期間P5を設ける水平期間を、フレームごとに変更している。これにより、本変形例に係る表示装置では、例えば、Vth補正期間P4においてVth補正を行ってから、信号書込期間において画素信号Vpixが書き込まれるまでの時間が、その画素の発光輝度に影響を与える場合であっても、複数のフレームを表示することによって平均化されるため、画質の低下を抑えることができる。[変形例2-2]上記実施の形態では、初期化期間を2つ設けたが、これに限定されるものではなく、例えば、3つ以上設けてもよいし、1つのみ設けてもよい。同様に、上記実施の形態では、Vth補正期間を2つ設けたが、これに限定されるものではなく、例えば、3つ以上設けてもよいし、1つのみ設けてもよい。以下に、本変形例の一例を説明する。図19は、初期化期間とVth補正期間とを1つずつ設ける場合の動作例を表すものである。本変形例に係る各画素11は、水平期間1H2つ分の期間のうち、最初の水平期間において初期化を行い初期化期間Q1、最後の水平期間においてVth補正を行うVth補正期間Q2。そして、各画素11は、Vth補正期間Q2が設けられた水平期間、もしくは、Vth補正期間Q2が設けられた水平期間の次の水平期間において、画素信号Vpixが書き込まれ信号書込期間Q3、その後にその画素信号Vpixに基づいて発光する。本変形例に係る表示装置は、これらの一連の動作を、2行ごとに水平期間を2つずつずらしながら行う。すなわち、例えば、図19に示したように、画素11n-3,11n-2は、互いに同じ水平期間において、初期化を行い初期化期間Q1、その次の水平期間においてVth補正を行うVth補正期間Q2。そして、画素11n-1,11nは、その次の水平期間において初期化を行い初期化期間Q1、さらにその次の水平期間においてVth補正を行うVth補正期間Q2。これらの場合でも、初期化期間Q1を、他の行におけるVth補正期間Q2と異なる水平期間に設けるようにしたので、上記実施の形態の場合と同様に、正常にVth補正動作を行うことができ、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。[変形例2-3]上記実施の形態では、隣接する水平期間1H6つ分の期間のうち、1番目および3番目の水平期間に初期化期間P1,P2を配置し、4番目および6番目の水平期間にVth補正期間P3,P4を配置したが、これに限定されるものではない。また、上記実施の形態では、初期化期間P1,P2の長さを、Vth補正期間P3,P4の長さとほぼ同じにしたが、これに限定されるものではない。例えば、図20に示したように、隣接する水平期間1H10個分の期間のうちの、1番目および5番目の水平期間に初期化期間P1,P2を配置し、6番目および10番目の水平期間にVth補正期間P3,P4を配置してもよいし、初期化期間P1,P2の長さを、Vth補正期間P3,P4の長さよりも短くしてもよい。<3.適用例>次に、上記実施の形態および変形例で説明した表示装置の適用例について説明する。図21は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル511およびフィルターガラス512を含む映像表示画面部510を有しており、この映像表示画面部510は、上記実施の形態等に係る表示装置により構成されている。上記実施の形態等の表示装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、映像を表示するあらゆる分野の電子機器に適用することが可能である。以上、いくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。例えば、上記の各実施の形態では、画素11は、書込トランジスタTr1、駆動トランジスタTr2および容量素子Csを用いて構成された、いわゆる2Tr1Cの構成としたが、これに限定されるものではなく、これに代えて、例えば、図22に示したように、さらにトランジスタTr3~Tr5を用いて構成された、いわゆる5Tr1Cの構成としてもよい。トランジスタTr3は、オフセット電圧Vofsを駆動トランジスタTr2にゲートに供給するためのものである。すなわち、上記実施の形態では、書込トランジスタTr1を介してオフセット電圧Vofsを駆動トランジスタTr2のゲートに供給したが、本変形例では、トランジスタTr3を介してオフセット電圧Vofsを駆動トランジスタTr2のゲートに供給する。トランジスタTr4は、電圧Vccpを駆動トランジスタTr2のドレインに供給するためのものであり、トランジスタTr5は、電圧Viniを駆動トランジスタTr2のドレインに供給するためのものである。すなわち、上記実施の形態では、電源線駆動回路25が、電源線DSLを介して、電圧Vccpおよび電圧Viniを含む電源線信号DSをトランジスタTr2のドレインに供給したが、本変形例では、トランジスタTr4を介して電圧Vccpを駆動トランジスタTr2のドレインに供給するとともに、トランジスタTr5を介して電圧Viniを駆動トランジスタTr2のドレインに供給する。例えば、上記の各実施の形態では、表示素子として有機EL素子を用いたが、これに限定されるものではなく、これに代えて、例えば、無機EL素子を用いてもよい。なお、本技術は以下のような構成とすることができる。1複数の画素回路を線順次走査により駆動する駆動部を備え、前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける前記第1の準備期間外のタイミングで終了する第2の準備期間において前記第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込む駆動回路。2各画素回路における前記第1の準備期間と前記第2の準備期間とは、互いに異なる水平期間に属している前記1に記載の駆動回路。3一の水平ラインにおける第2の準備期間と、他の一の水平ラインにおける第1の準備期間とが、同じ水平期間に属し、各水平期間において、前記他の一の水平ラインにおける第1の準備期間は、前記一の水平ラインにおける第2の準備期間よりも先に終了する前記2に記載の駆動回路。4前記他の一の水平ラインにおける第1の準備期間は、前記一の水平ラインにおける第2の準備期間よりも短い前記3に記載の駆動回路。51の水平ラインにおける第1の準備期間と、他の水平ラインにおける第2の準備期間とが、互いに異なる水平期間に属する前記2に記載の駆動回路。6前記第1の準備期間は、前記第2の準備期間と同じ長さである前記5に記載の駆動回路。7各画素回路における前記第2の準備期間は複数あり、複数の前記第2の準備期間は、互いに異なる水平期間に属し、複数の前記第2の準備期間のうちの最後の期間は、他の水平ラインにおける前記第1の準備期間以外のタイミングで終了する前記1から6のいずれかに記載の駆動回路。8各画素回路における前記第1の準備期間は複数ある前記1から7のいずれかに記載の駆動回路。9前記画素回路は、発光素子と、ソースに前記発光素子が接続されたトランジスタと、前記トランジスタのゲートとソースとの間に挿入された容量素子とを有し、前記駆動部は、前記第1の準備期間において、前記トランジスタのゲートに前記第1の電圧を印加するとともに、前記トランジスタのドレインに前記第1の電圧よりも低い第2の電圧を印加し、前記第2の準備期間において、前記トランジスタのゲートに前記第1の電圧を印加するとともに、前記トランジスタのドレインに前記第1の電圧よりも高い第3の電圧を印加する前記1から8のいずれかに記載の駆動回路。10前記発光素子はエレクトロルミネッセンス素子である前記9に記載の駆動回路。11複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける前記第1の準備期間外のタイミングで終了する第2の準備期間において前記第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込む駆動方法。12複数の画素回路と、前記複数の画素回路を線順次走査により駆動する駆動部とを備え、前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける前記第1の準備期間外のタイミングで終了する第2の準備期間において前記第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込む表示装置。13表示装置と、前記表示装置を利用した動作制御を行う制御部とを備え、前記表示装置は、複数の画素回路と、前記複数の画素回路を線順次走査により駆動する駆動部とを有し、前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第1の準備期間において第1の電圧に基づく第1の準備駆動を行ったのち、他の水平ラインにおける前記第1の準備期間外のタイミングで終了する第2の準備期間において前記第1の電圧に基づく第2の準備駆動を行い、続く書込期間において輝度情報を書き込む電子機器。"