"半導体基板より上に形成されるメモリセルアレイと、複数のステージに分割されたデータバスと、前記複数のステージのそれぞれにデータが割り当てられるように、前記データをシリアルに転送する転送制御部と、前記半導体基板の表面であり前記メモリセルアレイより下に形成され、選択された場合に前記データを一次記憶する複数のカラムブロックと、前記半導体基板の表面であり前記メモリセルアレイより下に形成され、前記複数のカラムブロックの中から、前記複数のステージごとにいずれかのカラムブロックを選択し、前記複数のステージと前記複数のステージごとに選択されたカラムブロックとの間で前記データをパラレルに転送するカラムセレクタと、を具備し、前記データバスは、前記複数のカラムブロックの配列方向の一方の端側から他方の端側へ向かい、前記他方の端側で折り返し、前記他方の端側から前記一方の端側へ向かい、前記転送制御部は、前記データバスを前記複数のステージに分割する複数のフロップフロップ回路であることを特徴とする半導体記憶装置。半導体基板より上に形成されるメモリセルアレイと、複数のステージに分割されたデータバスと、前記複数のステージのそれぞれにデータが割り当てられるように、前記データをシリアル転送する転送制御部と、前記半導体基板の表面であり前記メモリセルアレイより下に形成され、選択された場合に前記データを一次記憶する複数のカラムブロックと、前記半導体基板の表面であり前記メモリセルアレイより下に形成され、前記複数のカラムブロックの中から、前記複数のステージごとにいずれかのカラムブロックを選択し、前記複数のステージと前記複数のステージごとに選択されたカラムブロックとの間で前記データをパラレルに転送するカラムセレクタと、を具備し、前記データバスは、前記複数のカラムブロックの配列方向の一方の端側から他方の端側へ向かい、前記他方の端側で折り返し、前記他方の端側から前記一方の端側へ向かうことを特徴とする半導体記憶装置。書き込み時に、前記データバスで複数の書き込みデータをシリアル転送し、前記複数の書き込みデータを前記複数のステージから前記複数のカラムブロックへパラレル送信し、読み出し時に、複数の読み出しデータを前記複数のカラムブロックから前記複数のステージにパラレル転送し、前記データバスで前記複数の読み出しデータをシリアル転送する、ことを特徴とする請求項2記載の半導体記憶装置。前記転送制御部は、前記データバスを前記複数のステージに分割する複数の転送回路を含み、前記複数の転送回路は、共通クロック信号に基づいて前記データバスにおける前記複数のステージごとに前記データをシリアル転送する、ことを特徴とする請求項2又は請求項3記載の半導体記憶装置。前記転送制御部は、前記複数のステージに対応する複数の転送回路を含み、前記複数の転送回路は、前段の転送回路から後段の転送回路へ前記データと送信通知信号とを送信し、前記後段の転送回路から前記前段の転送回路へ肯定応答信号を返信し、前記シリアル転送を制御する、ことを特徴とする請求項2又は請求項3記載の半導体記憶装置。前記データバスと前記転送制御部とは、前記半導体基板の表面であり前記メモリセルアレイより下に形成される、ことを特徴とする請求項5記載の半導体記憶装置。半導体基板より上に形成されるメモリセルアレイと、複数のステージに分割されたデータバスと、前記複数のステージのそれぞれにデータが割り当てられるように、前記データをシリアル転送する転送制御部と、前記半導体基板の表面であり前記メモリセルアレイより下に形成され、選択された場合に前記データを一次記憶する複数のカラムブロックと、前記半導体基板の表面であり前記メモリセルアレイより下に形成され、前記複数のカラムブロックの中から、前記複数のステージごとにいずれかのカラムブロックを選択し、前記複数のステージと前記複数のステージごとに選択されたカラムブロックとの間で前記データを転送するカラムセレクタと、を具備し、前記データバスは、前記複数のカラムブロックの配列方向の一方の端側から他方の端側へ向かい、前記他方の端側で折り返し、前記他方の端側から前記一方の端側へ向かう半導体記憶装置における制御方法であって、書き込み時に、前記データバスで複数の書き込みデータをシリアル転送し、前記複数の書き込みデータを前記複数のステージから前記複数のカラムブロックへパラレル送信し、読み出し時に、複数の読み出しデータを前記複数のカラムブロックから前記複数のステージにパラレル転送し、前記データバスで前記複数の読み出しデータをシリアル転送することを特徴とする制御方法。本発明の実施形態は、カラムブロックのデータラッチに対するデータの高速転送を可能にする半導体記憶装置及びその制御方法を提供することを目的とする。実施形態によれば、半導体記憶装置は、メモリセルアレイと、データバスと、転送制御部と、複数のカラムブロックと、カラムセレクタとを含む。メモリセルアレイは、半導体基板より上に形成される。データバスは、複数のステージに分割される。転送制御部は、複数のステージのそれぞれにデータが割り当てられるように、データをシリアル転送する。複数のカラムブロックは、半導体基板の表面でありメモリセルアレイより下に形成され、選択された場合にデータを一次記憶する。カラムセレクタは、半導体基板の表面でありメモリセルアレイより下に形成され、複数のカラムブロックの中から、複数のステージごとにいずれかのカラムブロックを選択し、複数のステージと複数のステージごとに選択されたカラムブロックとの間でデータをパラレルに転送する。データバスは、複数のカラムブロックの配列方向の一方の端側から他方の端側へ向かい、他方の端側で折り返し、他方の端側から前記一方の端側へ向かう。以下、図面を参照しながら本発明の各実施の形態について説明する。なお、以下の説明において、略または実質的に同一の機能および構成要素については、同一符号を付し、必要に応じて説明を行う。第1の実施形態本実施形態においては、例えばページなどのデータ単位でデータのシリアル転送が行われ、内部のデータラッチカラムレジスタから読み出しデータを受け、又は、データラッチへ書き込みデータを送るバスを複数のステージに分割し、パイプライン動作を行うことにより、高バンド幅のデータ転送を実現する半導体記憶装置及びその制御方法について説明する。本実施形態において、データ転送用のバスは、メモリチップの一方の端側から他方の端側へ向かい、他方の端側で折り返され、元の一方の端側へ戻る。本実施形態において、読み出しデータ及び書き込みデータのデータサイズは、ページサイズとするが、ページよりも大きい又は小さいサイズでもよい。図1は、本実施形態に係る半導体記憶装置の構成の一例を示す平面ブロック図である。半導体記憶装置1は、平面の中央線Cでほぼ左右対称の構成を持つ。以下においては、図1の左側の構成に基づいて半導体記憶装置1を説明する。図2は、本実施形態に係る半導体記憶装置1の構成の一例を示す断面ブロック図である。半導体記憶装置1は、例えば、3次元積層型半導体記憶装置であり、データの読み出し及び書き込みを行う。半導体記憶装置1は、メモリセルアレイ2、複数のカラムブロックC04×0,...,C04×n,C14×0,...,C14×n,C24×0,...,C24×n,C34×0,...,C34×n、カラムセレクタCS、データバスDB、転送制御回路TC0~TC2、クロックバスCKBを備える。メモリセルアレイ2は、半導体基板20上の回路のうちの少なくとも一部より上に形成される。複数のカラムブロックC04×0,...,C04×n,C14×0,...,C14×n,C24×0,...,C24×n,C34×0,...,C34×nは、例えばこの順序で、メモリチップの一方の端側から他方の端側へ配列されている。ここで、nは1以上の整数である。iを0≦i≦nの整数とし、rを0,1,2,3のいずれかの値とすると、カラムブロックの符号はCr4×iと表現される。このカラムブロックの符号Cr4×iは、r=0で整数iが0からnまで変化し、次に、r=1で整数iが0からnまで変化し、次に、r=2で整数iが0からnまで変化し、最後に、r=3で整数iが0からnまで変化する。図1においては、複数のカラムブロックC0,...,C34×nのうち、カラムブロックC04×i,C14×i,C24×i,C34×iを図示している。半導体記憶装置1は、コントローラ3によって制御される。データバスDBは、転送制御回路TC0~TC2に基づいて複数のステージS0~S3に分割される。本実施形態においては、データバスDBの出力側から入力側へ、複数のステージS0~S3が直列に並ぶ。データバスDBは、複数のカラムブロックC0,...,C34×nの配列方向の一方の端側から他方の端側へ向かい、他方の端側で折り返し、他方の端側から前記一方の端側へ向かう。本実施形態においては、データバスDBが4つのステージS0~S3に分割される場合を例として説明するが、データバスDBの一方の端側から他方の端側までの往路が2以上、データバスDBの他方の端側から一方の端側までの復路が2以上、往復で4以上に分割されればよい。メモリセルアレイ2と、複数のカラムブロックC0,...,C34×n及びカラムセレクタCSなどの周辺回路とは、積層関係にある。具体的には、メモリセルアレイ2は、半導体基板20平面より上に形成され、複数のカラムブロックC0,...,C34×n及びカラムセレクタCSなどの周辺回路は、メモリセルアレイより下の半導体基板20平面に対して形成される。なお、メモリセルアレイ2とコントローラ3とが積層関係にあるとしてもよく、メモリセルアレイ2とデータバスDB及び転送制御回路TC0~TC2とが積層関係にあるとしてもよい。メモリセルアレイ2は、例えば、NAND型フラッシュメモリ、NOR型フラッシュメモリ、又は、他の種類のフラッシュメモリとする。メモリセルアレイ2は、3次元積層型セルアレイであってもよい。メモリセルアレイ2の複数のメモリセルは、複数のワード線WL0~WLxと複数のビット線BL0,...,BL34×nとのそれぞれの交点に形成される。カラムブロックC0,...,C34×nは、それぞれ、センスアンプSA0,...,SA34×n、データラッチページレジスタDL0,...,DL34×n、図示しない演算回路、図示しない制御回路を含む。図1においては、センスアンプSA0,...,SA34×nのうち、センスアンプSA04×i,SA14×i,SA24×i,SA34×iを図示し、データラッチDL0,...,DL34×nのうち、データラッチDL04×i,DL14×i,DL24×i,DL34×iを図示している。本実施形態において、カラムブロックC04×0,...,C04×nはステージS0に対応付けられており、カラムブロックC14×0,...,C14×nはステージS3に対応付けられており、カラムブロッククC24×0,...,C24×nはステージS2に対応付けられており、カラムブロックC34×0,...,C34×nはステージS1に対応付けられている。カラムセレクタCSは、ステージS0~S3ごとに、データの読み出し又は書き込みをパラレルに行うカラムブロックを選択する。クロックバスCKBは、カラムセレクタCS、カラムブロックC0,...,C34×n、転送制御回路TC0~TC2に共通のクロック信号を供給する。カラムセレクタCS、カラムブロックC0,...,C34×n、転送制御回路TC0~TC2は、クロック信号に基づいて動作する。転送制御回路TC0~TC2は、各ステージS0~S3の間に備えられ、前のステージから次のステージにデータD04×0,D14×0,D24×0,D34×0,...,D04×n,D14×n,D24×n,D34×nをこの順序でシリアル転送する。データの符号はDr4×iと表現される。このカラムブロックの符号Dr4×iは、i=0でrが0,1,2,3と変化し、次に、i=1でrが0,1,2,3と変化し、その後i=nでrが0,1,2,3と変化する。図1においては、データD0,D1,D2,D3,...,D34×nのうち、D04×i,D14×i,D24×i,D34×iを図示している。転送制御回路TC0~TC2は、カラムブロックに対する1書き込みタイミング内で、シリアル転送により4つのデータを各ステージS0~S3に配置する。また、転送制御回路TC0~TC2は、カラムブロックに対する1読み出しタイミング内で、各ステージS0~S3に配置されている4つのデータを、シリアル転送により出力する。例えば、転送制御回路TC0~TC2として、フリップフロップ回路を用いることができる。カラムアドレスで指定された4つのカラムブロックのデータラッチにデータが格納されてから、新たなカラムアドレスで指定された4つのカラムブロックのデータラッチに新たなデータが格納されるまでの間に、転送制御回路TC0~TC2は、各ステージS0~S3の4つのデータをシリアル転送する。すなわち、本実施形態においては、データバスDBの4転送サイクルに対して、4つのデータラッチに対するに対する4つのデータの1格納サイクルが対応する。転送制御回路TC0~TC2、カラムセレクタCS、カラムブロックC0,...,C34×nは、共通のクロックによって制御され、パイプライン動作を行う。図3は、本実施形態に係る書き込み動作の一例を示すタイミングチャートである。転送制御回路TC0~TC2は、書き込みタイミングT1内で、データD0,D1,D2,D3をシリアル転送し、各ステージS0~S3にそれぞれデータD0,D1,D2,D3を割り当てる。次の書き込みタイミングT2において、カラムセレクタCSは、ステージS0~S3のデータD0,D1,D2,D3を、それぞれカラムアドレスによって指定されたカラムブロックC0,C3,C2,C1に、パラレルに転送する。また、この書き込みタイミングT2において、転送制御回路TC0~TC2は、新たに、データD4,D5,D6,D7をシリアル転送し、各ステージS0~S3にそれぞれデータD4,D5,D6,D7を割り当てる。その後の書き込み動作は同様である。この書き込み動作において、データD04×i,D14×i,D24×i,D34×iは、それぞれステージS0,S1,S2,S3から、カラムブロックC04×i,C34×i,C24×i,C14×iへ割り当てられる。図4は、本実施形態に係る読み出し動作の一例を示すタイミングチャートである。読み出しタイミングT3において、カラムアドレスによって指定されたカラムブロックC0,C3,C2,C1は、メモリセルアレイ2からそれぞれ読み出されたデータD0,D1,D2,D3を取り込む。カラムセレクタCSは、各カラムブロックC0,C3,C2,C1に取り込まれているデータD0,D1,D2,D3を、各ステージS0~S3にパラレル転送する。読み出しタイミングT4において、転送制御回路TC0~TC2は、各ステージS0~S3に割り当てられたデータD0,D1,D2,D3をシリアル転送順次転送する。そして、この読み出しタイミングT4において、新たにカラムアドレスによって指定されたカラムブロックC4,C7,C6,C5は、メモリセルアレイ2からそれぞれ読み出されたデータD4,D5,D6,D7を取り込む。その後の読み出し動作は同様である。この読み出し動作において、データD04×i,D14×i,D24×i,D34×iは、それぞれカラムブロックC04×i,C34×i,C24×i,C14×iから、ステージS0,S1,S2,S3へ割り当てられる。以下に、従来の半導体記憶装置と、本実施形態の半導体記憶装置1とを対比して説明する。図5は、従来の半導体記憶装置の概略構成の一例を示すブロック図である。半導体記憶装置11は、メモリセルアレイ12、カラムセレクタ13、複数のカラムブロック140~14kを備える。複数のカラムブロック140~14kは、それぞれデータラッチ150~15k、センスアンプ160~16kを備え、書き込みデータ、読み出しデータを保持する。カラムセレクタCSは、クロックバス17のクロックサイクルごとに、順番にカラムアドレスで指定された特定のカラムブロックを選択し、データバス18のデータを順番に特定のデータラッチに格納する。半導体記憶装置11が大容量のファイルメモリの場合には、カラムブロック140~14kの数が多くなり、データバス18が長くなるため、高速なデータ転送は困難になる。また、半導体記憶装置11が3次元積層型半導体記憶装置の場合、メモリセルアレイ12をトランジスタより上の層で形成し、メモリセルアレイ12の下に、カラムセレクタ13及びカラムブロック140~14kなどのような周辺回路を配置することで、さらにビットコストを下げることができる。しかしながら、周辺回路の上にメモリセルアレイ12が形成されると、メモリセルアレイ12の上にある低抵抗のグローバル配線とメモリセルアレイ12の下にある周辺回路との接続が制限される。したがって、低抵抗のグローバル配線から、メモリセルアレイ12の下の周辺回路へ高速にデータ転送することが困難になる。図6は、本実施形態に係る半導体記憶装置1の概略構成の一例を示すブロック図である。なお、この図6においては、上記の図1の場合と同様に、カラムブロックC0,...,34×nのうち、カラムブロックC04×i,14×i,24×i,34×iのみが図示されている。上記のように、図5の半導体記憶装置11では、高速なデータ転送が困難である。これに対して、本実施形態においては、メモリセルアレイ2下に配置されている回路の動作速度の高速化が困難な場合であっても、パイプライン処理を適用して、メモリセルアレイ2下に配置されている回路と外部の高速なデータ転送との格差を是正する。本実施形態に係る半導体記憶装置1は、データラッチDL04×0,...,DL04×n,DL14×0,...,DL14×n,DL24×0,...,DL24×n,DL34×0,...,DL34×nにデータD04×0,...,D34×nを転送するデータバスDBをステージS0~S3に分割し、この複数のステージS0~S3についてパイプライン動作を行う。データバスDBは、メモリチップの一方の端側から他方の端側へ向かい、他方の端側で折り返され、この他方の端側から一方の端側へ戻る。このデータバスDBは、短い各ステージS0~S3に分割されているため、高速なデータ転送を行うことができる。データバスDBは、転送制御回路TC0~TC2によって、一方の端側から他方の端側までと他方の端側から一方の端側までが、それぞれ2ステージずつ、計4ステージに分割される。転送制御回路TC0~TC2は、クロックバスCKBからのクロックで制御される。各ステージS0~S3は、パイプライン動作により、それぞれデータラッチDL04×i,DL34×i,DL24×i,DL14×iへのデータD04×i,D14×i,D24×i,D34×iの格納、及びデータラッチDL04×i,DL34×i,DL24×i,DL14×iからのデータD04×i,D14×i,D24×i,D34×iの取り出しを並列に行う。カラムセレクタCS0は、4サイクルごとに、ステージS0,S3について、特定のカラムブロックを順番に選択し、ステージS0,S3のデータを順番に特定のデータラッチに格納、又は、特定のデータラッチに格納されたデータをステージS0,S3に提供する。カラムセレクタCS1は、4サイクルごとに、ステージS1,S2について、特定のカラムブロックを順番に選択し、ステージS1,S2のデータを順番に特定のデータラッチに格納、又は、特定のデータラッチに格納されたデータをステージS1,S2に提供する。すなわち、カラムセレクタCS0は、ステージS0,S3からのデータの受け取り又はステージS0,S3へのデータの提供を行い、カラムセレクタCS1は、ステージS1,S2からのデータの受け取り又はステージS1,S2へのデータの提供を行う。カラムブロックC0,...,C34×nは、並列に動作するため、パイプライン動作していない場合と比較して4倍のサイクルで動作可能である。さらに、本実施形態においては、データバスDBの一方の端側から他方の端側までの長さと、他方の端側から一方の端側までの長さとは、従来の半導体記憶装置11のデータバス18の長さの半分になっている。このため、データバスDBのRC時定数は、従来のデータバス18の4分の1となる。したがって、内部データバスの配線の単位長さあたりの抵抗が高い場合であっても、又は、容量が大きい場合であっても、外部データバスの高いバンド幅に対応することができる。なお、本実施形態において、クロックバスCKBは、データバスDBと異なり分割されていない。このため、クロックが遅延しないように、クロックバスCKBとして抵抗の低いグローバル配線などを適用することが望ましい。以上説明した本実施形態に係る半導体記憶装置1においては、内部のデータラッチDL04×0,...,DL04×n,DL14×0,...,DL14×n,DL24×0,...,DL24×n,DL34×0,...,DL34×nにデータを転送するデータバスDBがステージS0~S3に分割され、ステージS0~S3からデータラッチDL04×0,...,DL34×nへの書き込み、及びデータラッチDL04×0,...,DL34×nからステージS0~S3への読み出しにおいて、パイプライン動作が実現される。これにより、高いバンド幅でのデータ転送を行うことができる。本実施形態において、データバスDBは折り返し構造を持つ。これにより、データバスDBにおけるデータの流れを一方向とすることができ、パイプライン動作を連続で行うことができる。第2の実施形態上記第1の実施形態においては、データバスDBをステージS0~S3に分ける回路として、クロックによって制御される転送制御回路TC0~TC2が備えられている。これに対して、本実施形態に係る転送制御回路は、送信通知信号Sendと肯定応答信号Ackとを送受信ハンドシェークすることで、データの転送制御を行う。図7は、本実施形態に係る転送制御回路によるデータ転送制御の一例を示すブロック図である。本実施形態に係る転送制御回路190~193は、それぞれステージS0~S3に対応する。この転送制御回路190~193は、例えば、非同期型自己タイミングデータ転送回路とする。隣り合う転送制御回路の間でデータ、送信通知信号Send、肯定応答信号Ackが送受信される。転送制御回路190~193によって実行されるデータ転送制御を、第1段の転送制御回路193、第2段の転送制御回路192、第3段の転送制御回路191を用いて説明する。ステージS3に対応する第1段の転送制御回路193は、ステージS2に対応する第2段の転送制御回路192にデータを転送し、第1段の転送制御回路193は、第2段の転送制御回路192に、データが送信されていることを示す送信通知信号Sendを転送する。すると、第2段の転送制御回路192は、第1段の転送制御回路193から転送されているデータを取り込み、第1段の転送制御回路193に肯定応答信号Ackを返す。第2段の転送制御回路192は、さらに第3段の転送制御回路191にデータを転送し、第2段の転送制御回路192は、第3段の転送制御回路191に、送信通知信号Sendを転送する。また、第2段の転送制御回路192からの肯定応答信号Ackを受けた第1段の転送制御回路193は、送信通知信号Sendを第2段の転送制御回路192に送信することを停止する。隣り合う転送制御回路は、送信通知信号Sendと肯定応答信号Ackとのハンドシェークを交互に行い、非同期なパイプライン動作を行う。本実施形態に係る転送制御回路190~193においては、グローバルなクロックバスCKBからのクロックを必要としない。このため、データバスDB及び転送制御回路190~193をメモリセルアレイ2の下に配置し、低抵抗配線の使用が制約される場合であっても、パイプライン動作を用いて高速にデータ転送を行うことができる。本実施形態においては、データバスDB及び転送制御回路190~193をメモリセルアレイ2の下に配置して、半導体記憶装置の必要面積を縮小することができる。以上説明した本実施形態においては、パイプライン動作のためのデータ転送が、自己タイミングによる非同期で行われる。これにより、メモリセルアレイ2の下の配線抵抗の高い環境においても、高いバンド幅でデータを転送することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"