基板上に第1半導体層を形成する工程と、前記第1半導体層をエッチングすることにより、前記第1半導体層からなる電流狭窄部を形成するとともに、前記電流狭窄部とは異なる領域に前記第1半導体層からなるアライメントマークを形成する工程と、を備える半導体素子の製造方法。請求項1に記載の半導体素子の製造方法において、前記電流狭窄部および前記アライメントマークを形成する工程の後において、前記電流狭窄部および前記アライメントマークの上に第2半導体層を形成する工程をさらに備える半導体素子の製造方法。請求項2に記載の半導体素子の製造方法において、前記第2半導体層は、前記アライメントマークに対して照射されるアライメントビームを透過する材料によって構成される半導体素子の製造方法。請求項2または3に記載の半導体素子の製造方法において、前記第2半導体層は、表面が平坦である半導体素子の製造方法。請求項2ないし4いずれか1項に記載の半導体素子の製造方法において、前記第1半導体層は、前記第2半導体層と異なる屈折率を有する半導体素子の製造方法。請求項2ないし5いずれか1項に記載の半導体素子の製造方法において、前記第2半導体層を形成する工程の後において、前記第2半導体層上に第1レジストを塗布する工程と、前記アライメントマークを用いて、第1レチクルの位置合わせをする工程と、前記第1レチクルを用いて露光を行い、その後現像することにより、前記第1レジストを選択的に除去する工程と、前記第1レジストをマスクとしたエッチングにより、前記電流狭窄部を区画する溝を形成する工程と、を備える半導体素子の製造方法。請求項2ないし6いずれか1項に記載の半導体素子の製造方法において、前記第2半導体層を形成する工程の後において、前記第2半導体層上に金属膜を形成する工程と、前記金属膜上に第2レジストを塗布する工程と、前記アライメントマークを用いて、第2レチクルの位置合わせをする工程と、前記第2レチクルを用いて露光を行い、その後現像することにより、前記第2レジストを選択的に除去する工程と、前記第2レジストをマスクとしたエッチングにより前記金属膜をパターニングして、電極を形成する工程と、を備える半導体素子の製造方法。請求項1ないし7いずれか1項に記載の半導体素子の製造方法において、前記第1半導体層は、AlNまたはAlGaNにより構成される半導体素子の製造方法。請求項1ないし8いずれか1項に記載の半導体素子の製造方法において、前記第1半導体層を形成する工程の後であって、かつ前記電流狭窄部および前記アライメントマークを形成する工程の前において、前記第1半導体層上に第3レジストを塗布する工程と、前記第3レジストを選択的に除去して、前記第3レジストに、前記電流狭窄部に対応するパターンを形成せずに前記アライメントマークに対応するパターンを形成する工程と、前記第3レジストの前記アライメントマークに対応するパターンをアライメントマークとして、第3レチクルの位置合わせをする工程と、前記第3レチクルを用いて露光を行い、その後現像することにより、前記第3レジストを選択的に除去して、前記第3レジストに前記電流狭窄部に対応するパターンを形成する工程と、を備え、前記電流狭窄部および前記アライメントマークを形成する工程は、前記第3レジストをマスクとして前記第1半導体層をエッチングすることにより行われる半導体素子の製造方法。請求項1ないし8いずれか1項に記載の半導体素子の製造方法において、前記第1半導体層を形成する工程の後であって、かつ前記電流狭窄部および前記アライメントマークを形成する工程の前において、前記第1半導体層上に絶縁膜を形成する工程と、前記絶縁膜上に第3レジストを塗布する工程と、前記第3レジストを選択的に除去して、前記第3レジストに、前記電流狭窄部に対応するパターンを形成せずに前記アライメントマークに対応するパターンを形成する工程と、前記第3レジストの前記アライメントマークに対応するパターンをアライメントマークとして、第3レチクルの位置合わせをする工程と、前記第3レチクルを用いて露光を行い、その後現像することにより、前記第3レジストを選択的に除去して、前記第3レジストに前記電流狭窄部に対応するパターンを形成する工程と、前記第3レジストをマスクとしたエッチングにより、前記絶縁膜を選択的に除去する工程と、を備え、前記電流狭窄部および前記アライメントマークを形成する工程は、前記絶縁膜をマスクとして前記第1半導体層をエッチングすることにより行われる半導体素子の製造方法。請求項1ないし10いずれか1項に記載の半導体素子の製造方法において、前記アライメントマークは、前記第1半導体層のうちエッチング後に残存した部分によって構成される半導体素子の製造方法。請求項1ないし10いずれか1項に記載の半導体素子の製造方法において、前記アライメントマークは、前記第1半導体層を除去した部分によって構成される半導体素子の製造方法。請求項1ないし12いずれか1項に記載の半導体素子の製造方法において、前記電流狭窄部および前記アライメントマークを形成する工程において、互いに離間した複数の前記電流狭窄部を形成する半導体素子の製造方法。請求項1ないし13いずれか1項に記載の半導体素子の製造方法において、前記半導体素子は、窒化物半導体発光素子である半導体素子の製造方法。アライメントマークを形成する場合、半導体素子を製造するための工程に加えて、アライメントマークを形成するための別の工程が必要となる。この場合、半導体素子の製造は煩雑となってしまう。従って、半導体素子の製造工程を簡略化することが求められている。本発明において開示される発明のうち代表的なものの概要を簡単に説明すれば下記のとおりである。本発明の一実施形態による半導体素子の製造方法によれば、基板上に第1半導体層を形成する工程と、前記第1半導体層をエッチングすることにより、前記第1半導体層からなる電流狭窄部を形成するとともに、前記電流狭窄部とは異なる領域に前記第1半導体層からなるアライメントマークを形成する工程と、を備える。本発明の一実施形態によれば、半導体層をエッチングすることにより、電流狭窄部を形成するとともに、アライメントマークを形成する。このため、アライメントマークを形成するための別の工程を必要としない。従って、アライメントマークを用いた半導体素子の製造工程を簡略化することができる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、半導体素子の製造工程を簡略化することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1~図4は、第1の実施形態に係る半導体発光素子100の製造方法を示す断面図である。また、図5は、第1の実施形態に係る半導体発光素子100を示す断面図である。本実施形態に係る半導体発光素子100の製造方法は、n型基板20上に電流狭窄層10を形成する工程と、電流狭窄層10をエッチングすることにより、電流狭窄層10からなる電流狭窄部14を形成するとともに、電流狭窄部14とは異なる領域に電流狭窄層10からなるアライメントマーク12を形成する工程と、を備えている。本実施形態における半導体発光素子100は、窒化物半導体発光素子である。本実施形態において、アライメントはLSALaserStepAlignmnet方式により行われる。LSA方式によるアライメントでは、アライメントビームをアライメントマークに向けて照射し、アライメントマークにより回折または散乱された光を検出することで位置合わせを行う。アライメントマークは、例えば基板上にドット状に配列される。アライメントビームとしては、例えばHeNeヘリウムネオンレーザが用いられる。HeNeレーザは、633nm程度の波長を有する。なお、アライメントは、例えばFIAFieldImageAlignment方式や、LIALaserInterferometricAlignment方式等により行われてもよい。次に、半導体発光素子100の構成を説明する。図5に示すように、半導体発光素子100は、n型基板20の一面上に、n型バッファ層22、n型クラッド層24、n側光閉じ込め層26、活性層28、キャップ層30、p側光閉じ込め層32、電流狭窄層10、p型クラッド層34、p型コンタクト層36をこの順に積層してなる。n型基板20のうち一面とは反対の他面には、n側電極50が設けられている。また、p型コンタクト層36上には、p側電極52が設けられている。n型基板20は、例えばGaN基板からなる。n型バッファ層22は、例えばGaNにより構成される。また、n型バッファ層22の膜厚は、例えば1μmである。n型クラッド層24は、例えばAlGaNにより構成される。また、n型クラッド層24の膜厚は、例えば2μmである。n側光閉じ込め層26は、例えばGaNにより構成される。また、n側光閉じ込め層26の膜厚は、例えば0.1μmである。活性層28は、例えばInGaN井戸層とInGaN障壁層からなる多重量子井戸構造を有する。キャップ層30は、例えばAlGaNにより構成される。また、キャップ層30の膜厚は、例えば10nmである。p側光閉じ込め層32は、例えばGaNにより構成される。また、p側光閉じ込め層32の膜厚は、例えば0.1μmである。電流狭窄層10は、電流狭窄部14を有している。電流狭窄部14は、例えば平面視でストライプ状に設けられた開口部を有しており、半導体発光素子100における電流経路を形成する。電流狭窄層10は、例えばAlNにより構成される。また、電流狭窄層10は、Al組成がp型クラッド層34の平均Al組成より高いAlGaNによって構成されていてもよい。電流狭窄層10の膜厚は、例えば0.1μmである。また、電流狭窄部14が有する開口部は、例えば1~2μmの幅を有している。p型クラッド層34は、電流狭窄層10上および電流狭窄層10に設けられた開口部上に設けられている。p型クラッド層34およびp型コンタクト層36は、例えば表面が平坦となるように設けられる。p型クラッド層34およびp型コンタクト層36は、アライメントにおいて用いられるアライメントビームに対して透明な材料により構成される。これにより、後述するアライメント工程において、p型クラッド層34およびp型コンタクト層36によって覆われたアライメントマーク12を検出することができる。p型クラッド層34は、例えばGaNとAlGaNからなる130周期の超格子構造を有する。この場合、例えばp型クラッド層34のうちGaNからなる層は2.5nmの厚さを有し、p型クラッド層34のうちAlGaNからなる層は2.5nmの厚さを有する。p型コンタクト層36は、例えばGaNにより構成される。p型コンタクト層36の膜厚は、例えば0.1μmである。p型クラッド層34およびp型コンタクト層36からなる層の屈折率は、例えば2.5~2.54である。また、電流狭窄層10の屈折率は、例えば2.1~2.3である。p型クラッド層34およびp型コンタクト層36からなる層の屈折率と、電流狭窄層10の屈折率が異なるため、アライメントビームの反射率に差が生ずる。これにより、アライメントビームの回折または散乱が生じ、アライメントマーク12の検出ができる。また、電流狭窄層10の屈折率がp型クラッド層34の屈折率よりも低いため、電流狭窄層10に設けられた開口部を有する領域の平均的な屈折率は、他の領域の平均的な屈折率と比較して高くなる。これにより、光は開口部を有する領域に集まるように分布する。このように、電流狭窄層10は、基板表面と水平な面方向における光分布を制御する機能を有することとなる。半導体発光素子100において用いられるn型不純物は、例えばSiである。また、p型不純物は、例えばMgである。次に、本実施形態に係る半導体発光素子100の製造方法について説明する。まず、図1aに示すように、n型基板20上に、n型バッファ層22、n型クラッド層24、n側光閉じ込め層26、活性層28、キャップ層30、p側光閉じ込め層32、および電流狭窄層10をこの順に積層する。n型バッファ層22、n型クラッド層24、n側光閉じ込め層26、活性層28、キャップ層30、p側光閉じ込め層32および電流狭窄層10の形成は、n型基板20上に各層を順にエピタキシャル成長させることにより行われる。まず、n型基板20をMOVPE装置内に投入した後、アンモニアを供給しながらn型基板20を昇温する。次いで、成長温度まで達した時点で、エピタキシャル成長を開始する。そして、エピタキシャル成長終了の後、図1aに示す積層構造が形成されたn型基板20をMOVPE装置から取り出す。成長温度は、電流狭窄層10が200~800°C、活性層28が800°C、それ以外の層については1100°Cである。電流狭窄層10は低温で成長させるため、図1aに示す状態において、アモルファス状である。当該エピタキシャル成長工程には、300hPaの減圧MOVPE装置を用いる。キャリアガスとしては、水素と窒素の混合ガスを用いる。また、Ga、Al、Inのソースとしては、例えばそれぞれトリメチルガリウム、トリメチルアルミニウム、トリメチルインジウムを用いる。n型不純物としては、例えばシランが用いられる。また、p型不純物としては、例えばビスシクロペンタジエニルマグネシウムが用いられる。次に、電流狭窄層10上に絶縁膜70を堆積する。絶縁膜70は、例えばSiO2により構成される。次いで、絶縁膜70上にレジスト60を塗布する。そして、図1bに示すように、フォトリソグラフィによりレジスト60を選択的に除去して、レジストマーク62を形成する。このとき、後述する開口部64は形成されない。レジストマーク62は、例えばレジスト60を除去した後に残存した部分によって構成される。レジストマーク62は、後述する開口部64を形成する工程において、アライメントマークとして機能する。このため、レジストマーク62は、例えばドット状に配列されるように複数形成される。また、レジストマーク62は、例えば半導体発光素子100が形成されないアライメントマーク形成領域に設けられる。レジストマーク62を形成するためのフォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができる。これら露光方法については、目的に応じて適宜選択することができる。次いで、図2aに示すように、レジスト60に開口部64を形成する。開口部64の形成は、フォトリソグラフィによってレジスト60を選択的に除去することにより行われる。当該フォトリソグラフィでは、まずレジストマーク62をアライメントマークとして参照してレチクルの位置合わせをする。そして、レチクルを用いて露光した後、現像することにより、レジスト60を選択的に除去する。当該フォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができ、目的に応じて適宜選択することができる。例えばステッパー露光を用いた場合、1~2μm程度の微細な開口幅を有する開口部64を寸法精度良く形成することが可能となる。開口部64は、本実施形態に係る製造方法において形成される複数の半導体発光素子100ごとに設けられる。次いで、レジスト60をマスクとしたエッチングにより、絶縁膜70を選択的に除去する。本実施形態では、レジストマーク62を形成するためのフォトリソグラフィに用いたレジスト60を、絶縁膜70のエッチングに用いられるマスクを形成するためのフォトリソグラフィに用いることができる。すなわち、これら異なるフォトリソグラフィにおいて同一のレジスト60を用いることができる。このため、絶縁膜70のエッチングに用いられるマスクを形成するためのフォトリソグラフィにおいて、レジストを塗布し直す必要がない。これにより、半導体素子の製造は容易となる。次いで、レジスト60および絶縁膜70をマスクとしたエッチングにより、電流狭窄層10を選択的に除去する。次いで、レジスト60および絶縁膜70を除去して、図2bに示す構造が得られる。これにより、図2bに示すように、開口部64に対応して形成された開口部を有する電流狭窄部14が形成される。また、レジストマーク62に対応して形成されたアライメントマーク12が形成される。このように、アライメントマーク12は、電流狭窄層10のうちエッチング後に残存した部分によって構成されることとなる。アライメントマーク12は、電流狭窄部14とは異なる領域に位置するように形成される。電流狭窄部14は、電流狭窄層10および電流狭窄層10に形成された開口部からなる。また、電流狭窄部14は、本実施形態に係る製造方法によって形成される複数の半導体発光素子100ごとに設けられる。複数の電流狭窄部14は、例えば互いに連続して設けられている。アライメントマーク12は、レジストマーク62に対応しており、例えばドット状に配列されるように複数設けられる。また、アライメントマーク12は、例えば半導体発光素子100が形成されないアライメント形成領域に配置される。さらに、アライメントマーク12は、図2bに示すように、電流狭窄層10のうちエッチング後に残存した部分によって構成される。本実施形態によれば、開口部64を形成するためのフォトリソグラフィに用いるアライメントマークとして形成されたレジストマーク62を用いてアライメントマーク12を形成することができる。このため、アライメントマーク12を形成するためのレジストパターンを新たに設ける必要がない。従って、半導体素子の製造工程を簡略化し、製造コストを下げることができる。電流狭窄層10のエッチングでは、例えば燐酸と硫酸の混合液を50~200°Cに保持したものを、エッチング液として用いることができる。電流狭窄層10をエッチングする工程において、電流狭窄層10はエッチングが容易なアモルファス状を有している。また、p側光閉じ込め層32が単結晶のGaNからなる場合、電流狭窄層10の下層に位置するp側光閉じ込め層32のエッチングは困難となる。すなわち、電流狭窄層10に対するエッチングレートは、p側光閉じ込め層32に対するエッチングレートよりも大きい。このため、制御性の良好なエッチングを行うことが可能となる。なお、アライメントマーク12は、例えばレジストマーク62以外のレジストパターンに対応して設けられていてもよい。この場合、当該レジストパターンは、例えばレジストマーク62をアライメントマークとして参照したフォトリソグラフィにより、開口部64と同時に形成することができる。また、当該レジストパターンは、例えばドット状に配列するように複数設けられる。さらに、当該レジストパターンは、例えば半導体発光素子100が形成されないアライメントマーク形成領域に設けられる。次いで、図3aに示すように、電流狭窄層10上およびp側光閉じ込め層32上に、p型クラッド層34およびp型コンタクト層36を順に形成する。これにより、アライメントマーク12および電流狭窄部14は、p型クラッド層34によって埋め込まれることとなる。p型クラッド層34およびp型コンタクト層36の形成は、電流狭窄層10およびp側光閉じ込め層32上に、各層を順にエピタキシャル成長させることにより行われる。まず、図2bに示す積層構造が形成されたn型基板20をMOVPE装置内に投入した後、アンモニアを供給しながら当該積層構造を昇温する。この昇温過程により、電流狭窄層10の単結晶化が進行する。次いで、成長温度まで達した時点で、エピタキシャル成長を開始する。そして、エピタキシャル成長終了の後、図3aに示す積層構造が形成されたn型基板20をMOVPE装置から取り出す。なお、当該エピタキシャル成長工程は、n型バッファ層22、n型クラッド層24、n側光閉じ込め層26、活性層28、キャップ層30、p側光閉じ込め層32および電流狭窄層10を形成させるためのエピタキシャル成長工程と同様の条件により行うことができる。次いで、図4に示すように、ウェハの状態から半導体発光素子100を個片化するための溝80を形成する。溝80は、例えばp型コンタクト層36、p型クラッド層34、電流狭窄層10、p側光閉じ込め層32、キャップ層30、活性層28、n側光閉じ込め層26を貫通し、n型クラッド層24まで到達するように形成される。溝80は、例えば次のように形成される。まず、図3bに示すように、p型コンタクト層36上に絶縁膜72およびレジスト66を順に形成する。絶縁膜72は、例えばSiO2により構成される。次いで、フォトリソグラフィにより、レジスト66を選択的に除去する。当該フォトリソグラフィでは、まずアライメントマーク12を参照してレチクルの位置合わせを行う。そして、レチクルを用いて露光した後、現像することにより、レジスト66を選択的に除去する。これにより、溝80を形成するための開口部68を有するレジストパターンが形成される。次いで、レジスト66をマスクとしたエッチングにより、絶縁膜72を選択的に除去する。次いで絶縁膜72をマスクとしたエッチングにより、溝80を形成する。溝80は、例えば電流狭窄部14を区画するように設けられる。これにより、図4に示す構造が得られる。レジスト66を除去するためのフォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができ、目的に応じて適宜選択することができる。その後、絶縁膜72およびレジスト66を除去する。次いで、p型コンタクト層36上にp側電極52を、n型基板20の他面上にn側電極50を形成する。p側電極52は、例えば次のように形成される。まず、p型コンタクト層36上に金属膜を形成する。次いで、p型コンタクト層36上に形成された金属膜上にレジストを形成する。次いで、フォトリソグラフィにより、レジストを選択的に除去する。当該フォトリソグラフィでは、まずアライメントマーク12を参照してレチクルの位置合わせを行う。そして、レチクルを用いて露光した後、現像することにより、レジストを選択的に除去する。次いで、レジストをマスクとしたエッチングにより、金属膜をパターニングする。なお、アライメントマーク12は、溝80を形成する工程やp側電極52を形成する工程におけるフォトリソグラフィに限らず、他のフォトリソグラフィにおいても同様に参照することができる。その後、溝80に沿って、ウェハ状態から、複数の半導体発光素子100を個片化する。これにより図5に示す半導体発光素子100が得られる。次に、本実施形態の作用および効果を説明する。本実施形態に係る半導体発光素子100の製造方法によれば、電流狭窄層10をエッチングすることにより、電流狭窄部14を形成するとともに、アライメントマーク12を形成する。このため、アライメントマーク12を形成するための別の工程を必要としない。従って、アライメントマークを用いた半導体発光素子の製造工程を簡略化し、製造コストを下げることができる。また、アライメントマークがその上層に成長する半導体層によって埋め込まれる場合、特許文献2に記載されるように、アライメントマークを露出させる工程が必要となる。しかし、例えば窒化物半導体からなる半導体素子においては、適切な選択エッチングの手段がなく、アライメントマークを露出させることが困難であった。これに対し、本実施形態に係る半導体発光素子100の製造方法によれば、アライメントマーク12を覆うp型クラッド層34およびp型コンタクト層36は、アライメントにおいて用いられるアライメントビームに対して透明な材料により構成される。このため、p型クラッド層34によって埋め込まれるアライメントマーク12を露出させる必要がない。従って、半導体素子の製造工程を簡略化し、製造コストを下げることができる。また、アライメントマーク12は、p型クラッド層34およびp型コンタクト層36によって覆われている。すなわち、アライメントマーク12は、p型クラッド層34およびp型コンタクト層36によって保護される。このため、アライメントマーク12が消失または損傷してしまうことを抑制することができる。図6は、第2の実施形態に係る半導体発光素子100の製造方法を示す断面図であって、第1の実施形態における図3aに対応している。本実施形態に係る半導体発光素子100の製造方法において、レジストマーク62は、レジスト60を選択的に除去して設けられた開口部によって構成される図示せず。従って、図6に示すように、レジストマーク62に対応して形成されるアライメントマーク12は、電流狭窄層10を除去して設けられた開口部16によって構成される。この点を除いて、本実施形態に係る半導体発光素子100の製造方法は、第1の実施形態に係る半導体発光素子100の製造方法と同様の構成を有する。本実施形態においても、第1の実施形態と同様の効果を得ることができる。図7は、第3の実施形態に係る半導体発光素子100の製造方法を示す断面図であり、第1の実施形態における図3aに対応している。本実施形態に係る半導体発光素子100の製造方法において、一の半導体発光素子100を構成する電流狭窄部14と、他の半導体発光素子100を構成する電流狭窄部14は、互いに離間している。この点を除いて、本実施形態に係る半導体発光素子100の製造方法は、第1の実施形態に係る半導体発光素子100の製造方法と同様の構成を有する。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、電流狭窄層10の面積が大きい場合、電流狭窄層10上に設けられるp型クラッド層34やp型コンタクト層36の平坦性は悪化する。これは、電流狭窄層10が設けられていない部分に比べて、電流狭窄層10上におけるエピタキシャル成長が抑制されることに起因する。本実施形態によれば、一の半導体発光素子100を構成する電流狭窄部14と、他の半導体発光素子100を構成する電流狭窄部14は、互いに離間している。すなわち、隣接する電流狭窄部14の間においてp側光閉じ込め層32が露出するように設けられている。このため、電流狭窄層10の面積を低減することができる。従って、p型クラッド層34およびp型コンタクト層36の平坦性を向上させることが可能となる。これにより、半導体発光素子100の間における特性ばらつきを抑制することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。