"プロセッサと、統合入出力IIOロジックと、を有する集積回路装置であって、前記IIOロジックからの側波帯信号は、前記プロセッサの電力管理状態を変更させるためのものである集積回路装置。前記IIOロジックは、前記IIOがアウェイクしていることを示す信号を生成する側波帯制御ロジックを有する、請求項1記載の装置。前記プロセッサは、前記IIOロジックの電力管理状態を変更させる信号を生成する側波帯制御ロジックを有する、請求項1記載の装置。前記プロセッサは、前記プロセッサがアウェイクしていることを示す信号を生成する側波帯制御ロジックを有する、請求項1記載の装置。前記プロセッサは、前記IIOロジックがオン又はオフされることをリクエストする、請求項1記載の装置。前記IIOロジックは、電力が前記IIOロジック内で十分であり、前記リクエストがアサートされていることを示す信号を生成する、請求項5記載の装置。前記プロセッサから前記IIOロジックに送信されるデータを格納する第1FIFOFirst-InFirst-Out装置と、前記IIOロジックから前記プロセッサに送信されるデータを格納する第2FIFO装置と、をさらに有する、請求項1記載の装置。前記IIOロジックに関する1以上のオプションを示す1以上のヒューズをさらに有する、請求項1記載の装置。前記プロセッサと前記IIOロジックとの周波数選択を実行する単一の周波数選択ロジックをさらに有する、請求項1記載の装置。前記プロセッサは、1以上のプロセッサコアを有する、請求項1記載の装置。プロセッサと、統合入出力IIOロジックと、を有する集積回路装置であって、前記プロセッサからの側波帯信号は、前記IIOロジックの電力管理状態を変更させるためのものである集積回路装置。前記プロセッサは、前記側波帯信号を生成する側波帯制御ロジックを有する、請求項11記載の装置。前記IIOロジックは、前記IIOがアウェイクしていることを示す信号を生成する側波帯制御ロジックを有する、請求項11記載の装置。前記IIOロジックは、前記プロセッサの電力管理状態を変更させる信号を生成する側波帯制御ロジックを有する、請求項11記載の装置。前記プロセッサは、PECIPlatformEnvironmentalControlInterfaceリクエストに応答して、前記IIOロジックにおいて電力ランプアップを実行させる信号を生成する側波帯制御ロジックを有する、請求項11記載の装置。前記IIOロジックは、システムメモリと1以上のI/O装置との間でデータを通信する、請求項11記載の装置。プロセッサ又はIIOロジックの電力管理状態を変更させる第1信号を生成するステップであって、前記プロセッサと前記IIOロジックとは、同一の集積回路ダイ上にある、前記第1信号を生成するステップと、前記第1信号に応答して、前記プロセッサ又は前記IIOロジックの1つがアウェイクしていることを示す第2信号を生成するステップと、を有する方法。前記IIOロジックを介しシステムメモリと1以上のI/O装置との間でデータを通信するステップをさらに有する、請求項17記載の方法。前記プロセッサから前記IIOロジックに送信されたデータを第1FIFOに格納し、前記IIOロジックから前記プロセッサに送信されたデータを第2FIFOに格納するステップをさらに有する、請求項17記載の方法。単一の周波数選択ロジックが、前記プロセッサと前記IIOロジックとの周波数選択を実行するステップをさらに有する、請求項17記載の方法。以下の説明では、各種実施例の完全な理解を提供するため、多数の具体的な詳細が提供される。しかしながら、一部の実施例は特定の詳細なしに実現されてもよい。他の例では、周知の方法、手順、コンポーネント及び回路は、実施例を不明りょうにしないように詳細には説明されていない。一部の実施例は、遅延の低減、電力消費の低減、ダイサイズの低減及び/又は計算装置における電力管理に係る複雑さの低減のための技術に関する。さらに、一部の実施例は、例えば、電力状態操作/制御をさらに高度化するため、2つの一体化されたコンポーネントの間のより大きな制御及び/又は通信帯域幅を可能にする。実施例では、IOHは、プロセッサ以下でより詳細に説明される1以上のプロセッサコアを含むものであってもよいと同じIC装置上に統合されてもよい。これは、オフチップ通信にのみ必要とされるロジックの削除を可能にする。例えば、インターコネクト物理リンクなどを介しオフチップの信号の送信に関するロジックが削除されてもよい。また、物理リンクの送信、トレーニング、テスト、電力状態管理などを通常制御するロジックが削除されてもよい。物理リンクと追加的なロジックとが削除されたとしても、他の既存のロジック、通信プロトコル、設計要求などとの互換性を可能にするため、同一の通信機構が、一部の実施例において維持されてもよい。例えば、QPIQuickPathInterconnectベースプロセッサにおいて、QPI物理レイヤと下位のリンクレイヤとが削除されてもよい。付随するIOHのため、物理レイヤがあってもよい。一部の実施例では、以下の1以上が統合されたIOHIIOとプロセッサとを提供するため利用されてもよい。1.例えば、高速回路と電力チャレンジなどを解消するため、プロセッサコンポーネントとIIOとを接続するためのよりワイドな及び/又はより低速なバス/インターコネクト例えば、統合されていないプロセッサとIOHとを接続するバス/インターコネクトと比較したとき2.プロセッサと統合されたIIOとの間の決定的なデータ伝送を可能にする1以上のFIFOFirst-InFirst-Out装置3.プロセッサとIIOとの間のリンクの電力アップ及びダウンを通知する1以上の側波帯信号4.プロセッサを含む計算システムのシャットダウン又はウェイクアップを何れかのサイドが開始することを可能にするプロトコル5.低電力状態の粒度/深さをさらに制御するための任意的な側波帯信号、及び/又は6.共通の機構を利用する追加的な信号例えば、より大きなスペース/電力の低減のためなど上述された要素の1以上が各種計算環境において提供されてもよい。より詳細には、図1は、実施例による計算システム100の各部分のブロック図を示す。システム100は、プロセッサ部分102を有するCPUCentralProcessingUnit101又はより一般にはプロセッサを含む。CPU101のコンポーネントは、単一のICダイ上にあってもよい。CPU101は、例えば、図5などを参照して説明される1以上のプロセッサ又はプロセッサコアを有してもよい。プロセッサ102は、プライベート又は共有キャッシュ、実行ユニット、1以上のメモリ/グラフィックス制御モジュールなど図示せずの各種コンポーネントを有してもよい。さらに、CPU101は、システムメモリ106などの他のコンポーネントとバス104を介し通信してもよい。メモリ106は、例えば、1以上のI/O装置と通信されるCPU101の指示によりデータを格納する。装置107は、PCIPeripheralComponentInterconnect及びPCIexpressPCIespecification,Revision2.0,2006などのそれの変形、及び/又は一部の実施例ではDMIDirectMemoryInterfaceなどの他の専用又は非専用I/Oインターコネクトに従って通信する周辺装置であってもよい。以下にさらに説明されるように、CPU101は、上述されたPCIespecification及び/又はDMIに従って装置107と通信するためのサポートを提供するIIO120を有してもよい。図1に示されるように、プロセッサ102は、プロトコルロジック108例えば、システム100をシャットダウン又はウェイクするためのサポートを提供するためなど、上位リンクレイヤロジック110例えば、IIO120との上位リンクレイヤ通信サポートのためのリンクサポートを提供するためなど及び側波帯制御ロジック112例えば、上述されるようなQPI物理レイヤと下位リンクレイヤとの削除の代わりに側波帯通信サポートを提供するためなどを有してもよい。実施例では、上位リンクレイヤロジックは、バーチャルチャネルキュー、フロー制御及び/又はクレジットロジック、CRCCyclicalRedundancyCheckチェック及び/又は生成ロジック、パラメータ交換ロジックなどの1以上を有してもよい。さらに、いくつかの実施例によると、削除された下位リンクレイヤは、Phit/Flitアセンブリ/デアセンブリ/swizzling、物理レイヤ制御レジスタ、リンク電力例えば、L0sなど及び幅モード、リンク初期化/トレーニングなどを含むものであってもよい。IIO120は、側波帯制御ロジック124例えば、ロジック112と側波帯信号を通信するためなど、1以上のFIFO126例えば、インターコネクト/バス127を介し上位リンクレイヤ110とIIO120との間の決定的なデータ伝送を可能にするためなど、リンクロジック128例えば、プロセッサ102とIIO120との間の通信のためのリンクサポートを提供するためなど、及びプロトコルロジック130例えば、システム100をシャットダウン又はウェイクするためのサポートを提供するためなどを有してもよい。実施例では、相対的に広い及び/又は低速なバス/インターコネクト127は、高速回路及び電力チャレンジを解消するようにしてもよい例えば、非統合プロセッサとIOHとを接続するバス/インターコネクトと比較するとき。一実施例では、バス127は、4倍広くされ、周波数を4倍まで低減することを可能にする。有効ビットが、より大きなフレキシビリティヌルフリットnullflitは現在任意的であるなどを可能にし、及び/又はテスタモードをサポートするため追加されてもよい。いくつかの実施例では、IIO120へ及びから双方向に向かうFIFO126が追加される。プロセッサ102のコンポーネントロジック110などとIIO120との間でデータを伝送するとき、データはライトポインタに基づきFIFOに書き込まれ、リードポインタに基づき受信機により読まれる。ライトポインタとリードポインタとの分離は、例えば、プロセッサ102のコンポーネントロジック110などとIIO120との間のクロックスキュー差を考慮するなどのためにプログラム可能であってもよい。これは、フレキシビリティ、より詳細な粒度の電力状態などのために異なるPPLPhase-LockedLoopのプロセッサ102及びIIO120が外れることを可能にする。実施例では、以下の側波帯信号が利用される例えば、ロジック112,124などを介し。1.IIO120から:A.IIO_wake-IIO120は、低電力モードにあるシステム100をウェイクすることを要求する。B.IIO_is_awake-IIO120は、アウェイクし、機能してもよい例えば、電力はランプされ、PLLはロックされるなど。2.プロセッサ102から:A.processor_wakeWAKEUP_IIO_PLLなど-プロセッサ102は、低電力モードにあるシステム100をウェイクすることを要求する。B.processor_is_awakeBGFRunなど-プロセッサ102はアウェイクする。一部の実施例では、当該信号はまた、プロセッサ102とIIO120との双方がアウェイクされることを示すものであってもよい。さらに、プロセッサ102は、CPU101のチップ全体がIIO_is_awake信号に基づきアップし、実行準備ができたときを判断してもよい。この信号は、FIFOポインタをリセットし、FIFO126がデータを伝送することを可能にする。図2~3は、一部の実施例によると、プロセッサ102とIIO120との間でやりとりされる信号/メッセージを示す。図2は、低電力状態C6/C7などへのエントリを示す。図3は、図2に示されるケースほど低くない中程度の低電力状態C3などへのエントリを示す例えば、より速いウェイク時間などによる。さらに、図2~3は、0がnotを示し、1がyesを示す具体例を示したとしても、各種実施例は、他のタイプのシンボルであるreverse0/1などを用いることによって実現されてもよい。図2に示されるように、プロセッサ102から送信されるPowerManagementRequestPMREQを含む1以上のハンドシェイクQPIなどによるが実行される。IIO120は、CompletedCMPD信号により応答する。プロセッサ102は、L1状態へのエントリを要求する。IIO120は、L1リクエストをアクノリッジする。ハンドシェイク後、側波帯信号が、図示されるように送信される。図示されるように、プロセッサは、processor_is_awakeとprocessor_wakeとの間でそれのPLLをロック解除してもよい。また、IIOは、IIO_wakeとprocessor_is_awakeとの間でロックアウトウィンドウを有してもよい例えば、所望しないコーナーケースを回避するためウェイクを開始しないなどのため。さらに、processor_wakeとIIO_is_awakeとの間で、IIOはそれのPLLをロック解除する。同様のハンドシェイクが、図3のやりとりにおいて実行されてもよい。processor_wakeとIIO_is_awake信号は、図2のケースと比較すると送信されない。中程度の低電力状態からウェイクするため、実施例では、ウェイクを開始するため、processor_is_awakeを送信するプロセッサ又はIIO_wakeをアサートするIIOをサポートする。同じ機構は、プロセッサ/IIOが完全に電源ダウンする前に行われる早期のウェイクイベントを処理してもよい。例えば、図3は、プロセッサ/IIOが最も深い電力状態に移行する前にプロセッサがウェイクを開始する具体例を示す。さらに、IIO又はプロセッサは、低電力状態からウェイクを開始してもよい例えば、QPIメッセージなしなど。これは、アナログレベル及びレベル件手記によりQPIにおいて以前は実行された。実施例では、IIOは、IIO_wakeをアサートすることによってウェイクを開始する。プロセッサは、processor_wakeをアサートすることによってウェイクを開始してもよい。ウェイク信号が送信されると、残りの信号が、ウェイクを完了させるため特定の順序で送信されてもよい。例えば、IIOにより開始されたウェイクについて、以下のシーケンスが実行される信号が通常はハイであることを仮定するが、もちろん、いくつかの実施例では反対の実装が想定されることを仮定する:IIO_wake0->1processor_wake0->1IIO_is_awake0->1processor_is_awake0->1プロトコルによりマーク付けされるはまた、IIOが低電力状態他の中程度の低電力状態中にすでにアウェイクされることをサポートする。この場合、IIO_is_awakeは、当該ポイントまでにすでにアサートされているかもしれない。いくつかの実施例では、任意的な側波帯信号が、以下の1以上などのIIOとプロセッサとの間のより多くの粒度/制御電力モードについて利用される。1.プロセッサから:A.ForcePwrRampPCUtoIIOForceRmp-プロセッサは、IIOにそれの電力をオン又はオフするよう要求する。これは、プロセッサがウェイク使用としているが、IIOが完全にウェイクされていないことを知っているモードに有用である。フルプロトコルを経るのでなく、電力のみが、例えば、プロセッサのためにIIOにおいてリピータを用いることを可能にするためオンされる必要がある。2.IIOから:A.PwrGoodIIOtoPCUPwrGd-IIOは、電力がIIO内で十分であることを示し、プロセッサのForcePwrRampがアサートされる。各種実施例では、追加的な信号がまた、共通の機構より多くのスペース/電力低減を利用するため用いられてもよい。例えば、チップにある共通のインフラストラクチャ機能は、以下のような追加的な低減のため組み合わされてもよい。1ヒューズ-いくつかの共通のヒューズとヒューズブロックとの分離は、もはや必要とされない。特有のIIOヒューズオプションのために追加された追加的なヒューズなどを備える単一のヒューズブロックが利用されてもよい。インタフェースは、例えば、プロセッサブロックの残りに接続されるヒューズバスと同一であってもよいIIOとのシリアルダウンロードヒューズバスであってもよい。2周波数選択-非統合コンポーネントは、一般にキーインタフェースの周波数を選択するための別々の機構を必要とする。この選択機構は、電力サイクルのリセットと、2つのコンポーネントの間の注意深い協調とを求める。統合されたIIOとプロセッサによって、1つの周波数選択ロジックが取り除かれてもよく、IIOとプロセッサとの双方が、単一の周波数選択ロジックから選択されてもよい。これは、クロックレシオを反映する側波帯信号により実行されてもよい。実施例では、IIOは、IOHが別のプロセッサをリセットするのと同じ方法によりプロセッサをリセットする。さらに、ピンを駆動するための回路が、電力/スペースの低減のため取り除かれてもよい。図4は、本発明の実施例による計算システム400のブロック図を示す。システム400は、1以上のエージェント402-1~402-Mまとめてエージェント402として参照される。実施例では、エージェント402の1以上は、図1又は5を参照して説明される計算システムなどの計算システムのコンポーネントの何れかであってもよい。図4に示されるように、エージェント402は、ネットワーク網404を介し通信してもよい。一実施例では、ネットワーク網404は、各種エージェント計算装置などがデータを通信することを可能にするコンピュータネットワークを有してもよい。実施例では、ネットワーク網404は、シリアルポイントツーポイントなどリンク及び/又は共有された通信ネットワークを介し通信する1以上のインターコネクト又は相互接続ネットワークを含むものであってもよい。例えば、一部の実施例は、FBDリンクがメモリモジュールとホストコントローラ装置プロセッサ又はメモリハブなどとを接続するためのシリアルリンクである場合、完全にバッファされたデュアルインラインメモリモジュールFBDとの通信を可能にするリンク上のコンポーネントのデバッグ又は検証を実現するものであってもよい。デバッグ情報がチャネルトラフィックトレースキャプチャツール1以上のロジック解析手段などによってチャネルにおいて観察されるように、デバッグ情報がFBDチャネルホストから送信されてもよい。一実施例では、システム400は、物理レイヤ、リンクレイヤ、ルーティングレイヤ、トランスポートレイヤ及び/又はプロトコルレイヤを含む階層化プロトコルスキームをサポートするものであってもよい。ネットワーク網404はさらに、ポイントツーポイント又は共有ネットワークのため、あるプロトコル例えば、キャッシングプロセッサ又はキャッシングアウェアメモリコントローラなどから他のプロトコルへのデータの伝送パケット形式などによるを実現するものであってもよい。また、一部の実施例では、ネットワーク網404は、1以上のキャッシュコヒーラントプロトコルに従う通信を提供するものであってもよい。さらに、図4の矢印の方向により示されるように、エージェント402は、ネットワーク網404を介しデータを送受信してもよい。従って、いくつかのエージェントは一方向リンクを利用し、他のエージェントは通信用に双方向リンクを利用してもよい。例えば、1以上のエージェントエージェント402-Mなどはデータを一方向リンク406などを介し送信し、他のエージェントエージェント402-2などはデータを一方向リンク408などを介し受信し、いくつかのエージェントエージェント402-1などは、データを双方向リンク410などを介し送受信してもよい。図5は、本発明の実施例によるポイントツーポイントPtPコンフィギュレーションにより構成される計算システム500を示す。特に、図5は、プロセッサ、メモリ及び入出力装置がいくつかのポイントツーポイントインタフェースにより相互接続されるシステムを示す。図1~4を参照して説明される処理は、システム500の1以上のコンポーネントにより実行されてもよい。図5に示されるように、システム500は複数のプロセッサを有してもよく、そのうちの2つのみであるプロセッサ502,504が簡単化のため示される。プロセッサ502,504はそれぞれ、メモリ510,512との通信を可能にするローカルメモリコントローラハブMCH506,508を有してもよい。メモリ510及び/又は512は、図1のメモリ106を参照して説明されたものなどの各種データを格納してもよい。図5に示されるように、プロセッサ502,504はまた、図1~4を参照して説明されるものなどのIIOロジック120を有してもよい。さらに、IIOロジック120が図5の各プロセッサについて示されるが、いくつかの実施例は単一のIIOロジック120を利用してもよい。また、図5は1つのI/O装置又はI/O装置タイプに接続される各IIOロジック120を示すが、各IIOロジック120は、1以上のタイプのI/O装置に接続されてもよい。実施例では、プロセッサ502,504は、図5を参照して説明されたプロセッサ502の1つであってもよい。プロセッサ502,504はそれぞれ、PtPインタフェース回路516,518を用いてPtPインタフェース514を介しデータをやりとりしてもよい。また、プロセッサ502,504の1以上は、PtPインタフェース回路526,528,532を用いて個々のPtPインタフェースインタフェース524などを介しチップセット520とデータをやりとりしてもよい。図5に示される実施例では、1つのみのプロセッサプロセッサ504がチップセット520と通信してもよい。IIOロジック120を介し、プロセッサプロセッサ504などは、ハイパフォーマンスグラフィックス回路534とデータをやりとりしてもよい。少なくとも1つの実施例では、I/O機能がプロセッサ502/504に統合されてもよい。しかしながら、本発明の他の実施例は、図5のシステム500内の他の回路、ロジックユニット又は装置に存在してもよい。さらに、本発明の他の実施例は、図5に示される複数の回路、ロジックユニット又は装置全体に分散されてもよい。チップセット520は、バス540と通信してもよい例えば、インタフェース回路541などを用いて。バス540は、例えば、図5に示されるような他のコンポーネントを介し又は図1に示されるように直接的にIIOと通信してもよいバスブリッジ542及びI/O装置543など、それと通信する1以上の装置を有してもよい。バス544を介し、バスブリッジ542は、キーボード/マウス545、通信装置546コンピュータネットワーク405と通信するモデム、ネットワークインタフェース装置、又は他の通信装置など、音声I/O装置及び/又はデータ記憶装置548などの他の装置と通信してもよい。データ記憶装置548は、プロセッサ502及び/又は504により実行可能なコード549を格納してもよい。図6~7は、いくつかの実施例によるプロセッサとIIOロジックとの間でやりとりされる信号/メッセージを示す。図6は、IIOロジックを完全にウェイクすることなくIIOロジックの電力をランプするPECI例えば、プロセッサの熱管理のためのPlatformEnvironmentControlInterfaceベースのウェイクイベント/リクエストを収容するため、プロセッサにより開始されるウェイクを示す。一般に、PECIは、プロセッサの熱制御/処理を管理するのに利用されるプロセッサとの側波帯インタフェースを表す。それは、プロセッサのウェイク処理を可能にする1つの機構を反映する。それは、I/Oに関係しないウェイクイベントを提供し、IIOの利用を必要とする。図7は、図6に示されるPECIリクエストによるウェイク後のプロセッサにより開始されるスリープを示す。さらに、図6~7は、0がnotを示し、1がyesを示す具体例を示すが、各種実施例が、他のタイプのシンボルであるreverse0/1などを用いることによって実現されてもよい。図6を参照して:1.IIOPLLは実行中であってもよいし、そうでなくてもよい。2.プロセッサは、ForcePwrRampPCUtoIIOForceRmp=1の信号をIIOロジックに送信するPECIリクエストに応答して。3.必要である場合、IIOロジックは、電力をランプし、電力がランプされると、PwrGoodIIOtoPCUPwrGd=1をアサートする。4.プロセッサは、ウェイクシーケンスを終了し、PECIリクエストにサービス提供することができる。図7を参照して:1.IIOPLLは、図6を参照して説明されたウェイクにより実行中である。2.プロセッサは、ForcePwrRampPCUtoIIOForceRmp=1の信号をIIOロジックに送信するPECIリクエストに応答して開始されたウェイクをイグジットするため。3.IIOロジックは、正しいデータを維持するため保持電力状態に入り、電力が保持状態になると、PwrGoodIIOtoPCUPwrGd=1をアサートする。本発明の各種実施例では、図1~7を参照して説明された処理が、上述されたプロセスを実行するようコンピュータをプログラムするのに利用される命令又はソフトウェアプロシージャを格納したマシーン可読又はコンピュータ可読記憶媒体などを含むコンピュータプログラムプロダクトとして提供可能なハードウェア回路など、ソフトウェア、ファームウェア、マイクロコード又はこれらの組み合わせとして実現されてもよい。記憶媒体は、揮発性及び/又は不揮発性メモリ又はストレージを含むものであってもよい。例えば、不揮発性メモリは、ROMRead-OnlyMemory、PROMProgrammableROM、EPROMErasablePROM、EEPROMElectricallyEPROM、ディスクドライブ528など、フロッピー登録商標ディスク、CD-ROMCompactDiskROM、DVDDigitalVersatileDisk、フラッシュメモリ、光磁気ディスク、又は電子データ命令などを含むを格納可能な他のタイプの不揮発性マシーン可読媒体の1以上を含むものであってもよい。揮発性メモリは、RAMRandomAccessMemory、DRAMDynamicRAM、SDRAMSynchronousFRAM登録商標、SRAMStaticRAMなどの装置を含むものであってもよい。また、ロジックという用語は、例えば、ソフトウェア、ハードウェア又はソフトウェアとハードウェアとの組み合わせを含むものであってもよい。マシーン可読媒体は、ここに説明されたものなどの記憶装置を含むものであってもよい。さらに、このようなコンピュータ可読媒体は、コンピュータプログラムプロダクトとしてダウンロードされてもよく、当該プログラムは、通信リンクバス、モデム又はネットワーク接続などを介し伝搬媒体に提供されるデータ信号を介し、リモートコンピュータサーバなどから要求元のコンピュータクライアントなどに伝送されてもよい。明細書において一実施例又は実施例という表現は、当該実施例に関して説明される特定の特徴、構成又は特性が少なくとも1つの実現形態に含まれてもよい。明細書の各所における一実施例ではというフレーズの出現は、全てが同一の実施例を参照していてもよいし、そうでなくてもよい。また、詳細な説明及び請求項では、結合される及び接続されるという用語が、それらの派生語と共に利用されてもよい。本発明の一部の実施例では、接続されるとは、2以上の要素が互いに直接的な物理的又は電気的接触状態にあることを示すのに利用されてもよい。結合されるとは、2以上の要素が直接的な物理的又は電気的接触状態にあることを意味してもよい。しかしながら、結合されるとはまた、2以上の要素が互いに直接的な接触状態になくてもよく、互いに協調又は相互作用することを意味するものであってもよい。本発明の実施例が構成的な特徴及び/又は方法的動作に固有の言語により説明されたが、請求される主題は記載された特定の特徴又は動作に限定されなくてもよいことが理解されるべきである。むしろ、これらの特定の特徴及び動作は、請求された主題を実現するサンプルの形態として開示されている。"