"入力端子に入力された入力電圧を、所定の定電圧に変換し、出力端子から出力電圧として出力する定電圧回路であって、前記入力端子と前記出力端子との間に設けられ、ゲートに与えられた制御信号に応じて、前記出力電圧を制御する出力電圧制御トランジスタと、前記出力電圧を検出し、検出した出力電圧に比例した比例電圧を生成して出力する出力電圧検出回路と、所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、前記出力電圧制御トランジスタのゲートに前記制御信号を出力する誤差増幅回路と、前記誤差増幅回路の応答速度を決定する定電流源に対して並列に設けられる電流源を有し、前記出力電圧の電圧変化に応じて前記電流源をオン動作させて前記誤差増幅回路の動作電流を増加させる動作電流加算回路と、を備えることを特徴とする定電圧回路。前記誤差増幅回路は、前記所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、第3の駆動信号を出力する第3の差動増幅器と、前記第3の駆動信号がゲートに入力され、前記制御信号を出力する第1のトランジスタと、を有し、前記定電流源は、前記第3の差動増幅器に対応して設けられる第1の定電流源と、前記第1のトランジスタに対応して設けられる第2の定電流源とから構成され、前記動作電流加算回路は、前記第1の定電流源に並列に設けられた第1の電流源と、前記第2の定電流源に並列に設けられた第2の電流源と、一端が前記出力端子に接続される容量素子と、前記容量素子の他端に接続される非反転入力端子と基準電圧源に接続されて前記所定の基準電圧が入力される反転入力端子とを有し、差動対を構成する一対のトランジスタのうち、前記非反転入力端子に接続される一方のトランジスタの電流駆動能力が前記反転入力端子に接続される他方のトランジスタの駆動能力より高く、出力端子から前記出力電圧の電圧変化と同相の電圧変化をする第1の駆動信号を出力する第1の差動増幅器と、前記基準電圧源に接続されて前記所定の基準電圧が入力される非反転入力端子と、前記容量素子の他端に接続される反転入力端子とを有し、差動対を構成する一対のトランジスタのうち、前記非反転入力端子に接続される一方のトランジスタの電流駆動能力が前記反転入力端子に接続される他方のトランジスタの駆動能力より高く、出力端子から前記出力電圧の電圧変化と同相の電圧変化をする第2の駆動信号を出力する第2の差動増幅器と、前記第1の差動増幅器の出力を反転して出力する第1の論理反転回路と、を有し、前記第2の駆動信号及び前記第1の論理反転回路の出力により前記第1の電流源及び前記第2の電流源をオン動作させることを特徴とする請求項1に記載の定電圧回路。前記誤差増幅回路は、前記所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、第3の駆動信号を出力する第3の差動増幅器と、前記第3の駆動信号がゲートに入力され、前記制御信号を出力する第1のトランジスタと、を有し、前記定電流源は、前記第3の差動増幅器に対応して設けられる第1の定電流源と、前記第1のトランジスタに対応して設けられる第2の定電流源とから構成され、前記動作電流加算回路は、前記第1の定電流源に並列に設けられた第1の電流源と、前記第2の定電流源に並列に設けられた第2の電流源と、一端が前記出力端子に接続される第1の容量素子と、一端が前記出力端子に接続される第2の容量素子と、前記入力電圧を分圧し、第1の基準電圧を第1の分圧点から、前記第1の基準電圧より高い第2の基準電圧を第2の分圧点から出力する基準電圧発生回路と、非反転入力端子が前記第2の分圧点及び前記第1の容量素子の他端に接続され、反転入力端子が前記第1の分圧点に接続され、出力端子から前記出力電圧の変化と同相の電圧変化をする第1の駆動信号を出力する第1の差動増幅器と、非反転入力端子が前記第2の分圧点に接続され、反転入力端子が前記第1の分圧点及び前記第2の容量素子の他端に接続され、出力端子から前記出力電圧の変化と逆相の電圧変化をする第2の駆動信号を出力する第2の差動増幅器と、前記第1の差動増幅器の出力を反転して出力する第1の論理反転回路と、を有し、前記第2の駆動信号及び前記第1の論理反転回路の出力により前記第1の電流源及び前記第2の電流源をオン動作させることを特徴とする請求項1に記載の定電圧回路。前記第1の電流源は、前記第2の駆動信号がゲートへ入力されるトランジスタと、前記第1の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成され、前記第2の電流源は、前記第2の駆動信号がゲートへ入力されるトランジスタと、前記第1の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成されることを特徴とする請求項2または請求項3いずれか一項に記載の定電圧回路。前記動作電流加算回路は、前記第1の定電流源に並列に設けられた第3の電流源と、前記第2の差動増幅器の出力を反転して出力する第2の論理反転回路と、を更に有し、前記第3の電流源は、前記第1の駆動信号がゲートへ入力されるトランジスタと、前記第2の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成されることを特徴とする請求項4に記載の定電圧回路。しかし、上記特許文献1記載のLDOを含む従来のLDOにおいては、次に述べる問題点があった。まず、この問題点を明らかにするために、図15及び図16を用いて、一般的なLDOにおいて、負荷電流Iloadが変動した時に、出力電圧Voutの電圧変化を制御するメカニズム負荷応答性のメカニズムについて説明する。図15は、図14に示したLDOの回路ブロック構成のうち、エラーアンプ10をトランジスタレベルまで記載したLDOの回路構成を示す図である。また、図16は、図15に示すLDOの回路図に、次段のデバイスの消費電流として負荷電流Iloadを追加記載し、LDOにおける応答性を説明するために応答時のLDOの動作順番に従って1~[8]の符号を追加記載したLDOの回路構成を示す図である。図15で示すLDOにおいて、エラーアンプ10は、差動対をなすNチャネル型MOSトランジスタN1NchannelMetalOxideSemiconductor,Nチャネル型MOSトランジスタN2と、差動対の負荷をなすカレントミラー回路を構成するPチャネル型MOSトランジスタP1PchannelMetalOxideSemiconductor,Pチャネル型MOSトランジスタP2と、差動対にバイアス電流を供給する定電流源を構成するNチャネル型MOSトランジスタN3エラーアンプ10の第1の定電流源と、から構成される差動増幅器を備えている。この差動増幅器において、反転入力端をなすNチャネル型MOSトランジスタN1のゲートには、出力電圧検出回路30を構成する抵抗Ru及び抵抗Rdの接続点FBの電圧出力電圧Voutの比例電圧が入力され、非反転入力端をなすNチャネル型MOSトランジスタN2のゲートには基準電圧発生回路50の出力である所定の基準電圧Vrefが入力される。更に、エラーアンプ10は、Pチャネル型MOSトランジスタPout及びNチャネル型MOSトランジスタN4エラーアンプ10の第2の定電流源から構成される出力回路部を備えている。差動増幅器は、基準電圧Vrefと比例電圧とを比較し、その差分電圧を増幅した結果である制御信号Diff_outにより、出力回路部を構成するPチャネル型MOSトランジスタPoutのゲートを駆動する。また、出力回路部は、制御信号Vgate制御信号を、Pass_Tr20出力電圧制御トランジスタに出力する。これにより、エラーアンプ10は、出力電圧Voutの比例電圧が所定の基準電圧Vrefになるように、Pass_Tr20の動作制御を行い、入力電圧VinからPass_Tr20を介してLDOの負荷に供給する電流量を調整する。なお、図15に示す出力電圧安定化回路40は、容量CL及び抵抗ESRで構成され、負荷電流Iloadが変動した時に、LDOの出力電圧Vout電圧レベルを維持する変動を抑制するための回路である。次に、図16を用いて、負荷電流Iloadが変動した時に、出力電圧Voutの電圧変化を制御するメカニズム負荷応答性のメカニズムについて説明する。まず、出力電圧Voutの電圧低下電圧ドロップに対するLDOの調整動作について説明する。負荷電流Iloadが増大すると[1]、出力電圧Voutの電圧は低下し[2]、接続点FBの電圧比例電圧も低下する[3]。これにより、差動対を構成するNチャネル型MOSトランジスタN1のドレイン電流が、Nチャネル型MOSトランジスタN2のドレイン電流に比べて小さくなるNチャネル型MOSトランジスタN1がオフ状態に近くなる[4]。そのため、差動増幅器の制御信号Diff_outの電圧が上昇し、Pチャネル型MOSトランジスタPoutのドレイン電流を減少させるPチャネル型MOSトランジスタPoutをオフ状態に近づける[5]。以上の[4]から[5]までに要する時間は、バイアス電圧Biasがゲートに入力されて定電流源を構成するNチャネル型MOSトランジスタN3を流れる定電流I1の電流値により決定される。また、Pチャネル型MOSトランジスタPoutがオフ状態に近くなるとともに、Nチャネル型MOSトランジスタN4が、完全にオンし、Pass_Tr20のゲート容量Cg_psを放電する[6]。Pass_Tr20のゲート-ドレイン間の差電圧は大きくなり、Pass_Tr20は強くオンする[7]。これにより、Pass_Tr20は、入力電圧Vinが供給されている入力端子からLDOの出力端子へと電流を流し、出力電圧Voutを、所定の電圧基準電圧Vrefを用いて、Vref×RuRd/Rdで表される所定の電圧へと復帰させる[8]。以上の[6]から[7]までに要する時間は、バイアス電圧Biasがゲートに入力されて定電流源を構成するNチャネル型MOSトランジスタN4を流れる定電流I2の電流値により決定される。以上より、出力電圧Voutの電圧低下電圧ドロップの場合のLDOの応答速度は、定電流I1及び定電流I2の電流値に大きく依存する。次に、出力電圧の電圧上昇電圧オーバーシュートに対するLDOの調整動作について説明する。なお、本調整動作については、電圧ドロップに対するLDOの調整動作についての説明で、LDOのフィードバックループを構成する各回路の動作が明らかになったので、図面を省略して説明する。また、以下の説明では、上記説明に用いた符号[1]~[8]に対応する符号[1’]~[8’]を用いて説明する。負荷電流Iloadが減少すると[1’]、Pass_Tr20は完全なオン状態にあるので、出力電圧Voutの電圧は上昇し[2’]、接続点FBの電圧比例電圧も上昇する[3’]。これにより、差動対を構成するNチャネル型MOSトランジスタN1のドレイン電流が、Nチャネル型MOSトランジスタN2のドレイン電流に比べて大きくなるNチャネル型MOSトランジスタN1がオン状態に近くなる[4’]。そのため、差動増幅器の制御信号Diff_outの電圧が低下し、Pチャネル型MOSトランジスタPoutのドレイン電流を増加させるPチャネル型MOSトランジスタPoutをオン状態に近づける[5’]。以上の[4’]から[5’]までに要する時間は、バイアス電圧Biasがゲートに入力されて定電流源を構成するNチャネル型MOSトランジスタN3を流れる定電流I1の電流値により決定される。また、Pチャネル型MOSトランジスタPoutがオン状態に近くなることにより、Pass_Tr20のゲート容量Cg_psを充電する[6’]。Pass_Tr20のゲート-ドレイン間の差電圧は小さくなり、Pass_Tr20はオフする[7’]。負荷電流Iloadまたは出力電圧検出回路30は、出力電圧Voutを、所定の電圧へと復帰させる[8’]。ここで、上記電圧ドロップの場合と異なり、[6’]から[7’]までに要する時間は、Nチャネル型MOSトランジスタN4を流れる定電流I2の電流値には依存せず、Pチャネル型MOSトランジスタPoutの駆動能力により決定される。つまり、出力電圧Voutの電圧上昇電圧オーバーシュートの場合のLDOの応答速度は、定電流I2の電流値に比べて定電流I1の電流値に大きく依存する。以上に説明した出力電圧Voutの電圧変化を制御するメカニズム負荷応答性のメカニズムから、負荷電流Iloadが変動した際、LDOの出力電圧Voutの所定電圧への復帰は、Pass_Tr20をオンまたはオフさせる速度に依存することが明らかである。つまり、負荷電流Iloadが増加し、出力電圧Voutが電圧低下電圧ドロップした場合、Pass_Tr20をオンさせる速度は、差動増幅器の動作電流である定電I1の電流値及び出力回路部の動作電流である定電流I2の電流値に依存する。また、負荷電流Iloadが減少し、出力電圧Voutが電圧上昇電圧オーバーシュートした場合、Pass_Tr20をオフさせる速度は、差動増幅器の動作電流である定電流I1の電流値に依存する。言い換えれば、エラーアンプ10の動作電流を増大すれば、LDOの系全体の動作反応速度応答速度の向上に繋がる。しかし、エラーアンプ10の動作電流を増大することは、LDOの電圧変換効率を低下することを意味するので、動作電流を増大して、応答速度を向上させる方法は好ましくない。ここで、特許文献1記載の定電圧回路は、上記Pass_Tr20特許文献1の図1における符号M1のゲートを駆動するエラーアンプ10特許文献1の図1における符号4に対して並列に、第2の誤差増幅回路部同じく特許文献1の図1における符号5を設け、自身の動作電流によりM1のゲートを駆動する構成となっている。つまり、上記説明の定電流I2の電流値のみを増加させる構成となっているため、定電圧回路の出力電圧の低下時には高速応答を実現することが可能であるものの、出力電圧の上昇時には高速応答を実現できない。また、出力電圧の電圧変化がない時に、第2の誤差増幅回路部は、出力電圧の低下時の高速応答に対応するために、定常的に流れる電流リーク電流:特許文献1の図2における符号i1で示す定常電流を消費しているため、高速応答への対応時以外での消費電流が増大するという問題があった。本発明は、出力電圧の低下時および上昇時において高速応答が可能であり、かつ、低消費電力動作可能な定電圧回路を提供することを課題とする。上記問題を解決するために、本発明の定電圧回路は、入力端子に入力された入力電圧を、所定の定電圧に変換し、出力端子から出力電圧として出力する定電圧回路であって、前記入力端子と前記出力端子との間に設けられ、ゲートに与えられた制御信号に応じて、前記出力電圧を制御する出力電圧制御トランジスタと、前記出力電圧を検出し、検出した出力電圧に比例した比例電圧を生成して出力する出力電圧検出回路と、所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、前記出力電圧制御トランジスタのゲートに前記制御信号を出力する誤差増幅回路と、前記誤差増幅回路の応答速度を決定する定電流源に対して並列に設けられる電流源を有し、前記出力電圧の電圧変化に応じて前記電流源をオン動作させて前記誤差増幅回路の動作電流を増加させる動作電流加算回路と、を備えることを特徴とする。また、本発明の定電圧回路において、前記誤差増幅回路は、前記所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、第3の駆動信号を出力する第3の差動増幅器と、前記第3の駆動信号がゲートに入力され、前記制御信号を出力する第1のトランジスタと、を有し、前記定電流源は、前記第3の差動増幅器に対応して設けられる第1の定電流源と、前記第1のトランジスタに対応して設けられる第2の定電流源とから構成され、前記動作電流加算回路は、前記第1の定電流源に並列に設けられた第1の電流源と、前記第2の定電流源に並列に設けられた第2の電流源と、一端が前記出力端子に接続される容量素子と、前記容量素子の他端に接続される非反転入力端子と基準電圧源に接続されて前記所定の基準電圧が入力される反転入力端子とを有し、差動対を構成する一対のトランジスタのうち、前記非反転入力端子に接続される一方のトランジスタの電流駆動能力が前記反転入力端子に接続される他方のトランジスタの駆動能力より高く、出力端子から前記出力電圧の電圧変化と同相の電圧変化をする第1の駆動信号を出力する第1の差動増幅器と、前記基準電圧源に接続されて前記所定の基準電圧が入力される非反転入力端子と、前記容量素子の他端に接続される反転入力端子とを有し、差動対を構成する一対のトランジスタのうち、前記非反転入力端子に接続される一方のトランジスタの電流駆動能力が前記反転入力端子に接続される他方のトランジスタの駆動能力より高く、出力端子から前記出力電圧の電圧変化と同相の電圧変化をする第2の駆動信号を出力する第2の差動増幅器と、前記第1の差動増幅器の出力を反転して出力する第1の論理反転回路と、を有し、前記第2の駆動信号及び前記第1の論理反転回路の出力により前記第1の電流源及び前記第2の電流源をオン動作させることを特徴とする。また、本発明の定電圧回路において、前記誤差増幅回路は、前記所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、第3の駆動信号を出力する第3の差動増幅器と、前記第3の駆動信号がゲートに入力され、前記制御信号を出力する第1のトランジスタと、を有し、前記定電流源は、前記第3の差動増幅器に対応して設けられる第1の定電流源と、前記第1のトランジスタに対応して設けられる第2の定電流源とから構成され、前記動作電流加算回路は、前記第1の定電流源に並列に設けられた第1の電流源と、前記第2の定電流源に並列に設けられた第2の電流源と、一端が前記出力端子に接続される第1の容量素子と、一端が前記出力端子に接続される第2の容量素子と、前記入力電圧を分圧し、第1の基準電圧を第1の分圧点から、前記第1の基準電圧より高い第2の基準電圧を第2の分圧点から出力する基準電圧発生回路と、非反転入力端子が前記第2の分圧点及び前記第1の容量素子の他端に接続され、反転入力端子が前記第1の分圧点に接続され、出力端子から前記出力電圧の変化と同相の電圧変化をする第1の駆動信号を出力する第1の差動増幅器と、非反転入力端子が前記第2の分圧点に接続され、反転入力端子が前記第1の分圧点及び前記第2の容量素子の他端に接続され、出力端子から前記出力電圧の変化と逆相の電圧変化をする第2の駆動信号を出力する第2の差動増幅器と、前記第1の差動増幅器の出力を反転して出力する第1の論理反転回路と、を有し、前記第2の駆動信号及び前記第1の論理反転回路の出力により前記第1の電流源及び前記第2の電流源をオン動作させることを特徴とする。また、本発明の定電圧回路において、前記第1の電流源は、前記第2の駆動信号がゲートへ入力されるトランジスタと、前記第1の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成され、前記第2の電流源は、前記第2の駆動信号がゲートへ入力されるトランジスタと、前記第1の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成されることを特徴とする。また、本発明の定電圧回路において、前記動作電流加算回路は、前記第1の定電流源に並列に設けられた第3の電流源と、前記第2の差動増幅器の出力を反転して出力する第2の論理反転回路と、を更に有し、前記第3の電流源は、前記第1の駆動信号がゲートへ入力されるトランジスタと、前記第2の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成されることを特徴とする。本発明によれば、動作電流加算回路は、負荷電流Iloadにより出力電圧Voutの電圧が変化したときのみ、エラーアンプ誤差増幅回路の応答速度を決定する定電流源に並列に設けられた電流源をオン動作し、エラーアンプに流れる電流定電流I1、定電流I2の電流量を増加させて、LDOの系全体の動作速度応答速度の向上を図る。これにより、出力電圧の低下時および上昇時において高速応答が可能な定電圧回路を提供することができる。また、出力電圧Voutの電圧が変化したときのみ電流源をオン動作させるので、高速応答への対応時以外でのエラーアンプに加算する電流を不要にできるので、低消費電力動作可能な定電圧回路を提供することができる。本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。図1は、本発明の課題を解決する技術思想を説明するための図であり、LDO定電圧回路のブロック構成を示している。図1において、従来のLDOのブロック構成を示す図14aと同一の部分には同一の符号を付し、その説明を省略する。図1に示すLDOは、エラーアンプ10誤差増幅回路、Pass_Tr20出力電圧制御トランジスタ、及び出力電圧検出回路30出力電圧検出回路で構成するLDOのフィードバックループに対して、新たに加速回路60動作電流加算回路を備えている。加速回路60は、負荷電流Iloadの変動により出力電圧Voutが変化したときにのみ、エラーアンプ10の動作電流源である定電流源IS1、定電流源IS2に流れる動作電流定電流I1、定電流I2を増加させて、LDOの系全体の動作速度応答速度の向上を図る回路である。図2は、加速回路60を除いたLDOの具体的な回路構成を示す図である。図2において、従来のLDOの回路構成を示す図15と同一の部分には同一の符号を付し、その説明を省略する。エラーアンプ10の差動増幅器第3の差動増幅器において、定電流源IS1であるNチャネル型MOSトランジスタN3は、そのゲートに接続された電流源回路70から供給されるバイアス電圧により、差動増幅器の動作電流である定電流I1を接続点Nd1と接地の間に流す。また、エラーアンプ10の出力回路部は、入力電圧Vinと接地の間に直列接続されたPチャネル型MOSトランジスタPout、Nチャネル型MOSトランジスタN5、及びNチャネル型MOSトランジスタN4から構成される。エラーアンプ10の出力回路部において、定電流源IS2であるNチャネル型MOSトランジスタN4は、そのゲートに接続された電流源回路70から供給されるバイアス電圧により、出力回路部の動作電流である定電流I2を接続点Nd2と接地の間に流す。図1に示す加速回路60は、エラーアンプ10の応答速度を決定する定電流源IS1、IS2に対して並列に設けられる電流源を有し、出力電圧Voutの電圧変化に応じて電流源をオン動作させてエラーアンプ10の動作電流を増加させる。加速回路60が有する電流源は、詳細は後述するが、図2における接続点Nd1、接続点Nd2の各々と接地との間にそれぞれ設けられる、出力電圧Voutの電圧低下ドロップに対応して定電流I1及び定電流I2を増加させる電流源ISAと、出力電圧Voutの電圧上昇オーバーシュートに対応して定電流I1を増加させる電流源ISBとから構成される。ところで、加速回路60が、内部に備える電流源ISA及び電流源ISBをオン動作させるタイミングは、LDOが負荷へ供給する電流Iout負荷電流Iloadと等しいの変動により出力電圧Voutが変化するタイミングである。このため、加速回路60の最も重要な機能は、出力電圧Voutの電圧変化を高速に検出する機能である。ここで、過去の失敗事例から、その原因を逆利用した、出力電圧Voutの電圧変化を高速に検出に用いる原理を、図17及び図18を用いて以下に説明する。図17は、メモリ回路の回路図、及びその読み出し時のタイミングチャートである。図17aに示すように、メモリ回路は、ビット線Bitと、ビット線Bit及び複数のワード線WL各々の交点に設けられた複数のメモリセルMCと、センスアンプSAと、から構成される回路ブロック図中PLANで示すを複数図では2台備えている。回路ブロックPLAN_1のセンスアンプSA1は、基準電圧発生回路Vr1符号171の出力である基準電圧Vref1とビット線Bit_1の電圧が入力され、電圧差分を増幅し、増幅結果として信号SA_out1を出力する。回路ブロックPLAN_2のセンスアンプSA2は、基準電圧発生回路Vr1とは異なる基準電圧発生回路Vr2符号171の出力である基準電圧Vref2とビット線Bit_2の電圧が入力され、電圧差分を増幅し、増幅結果として信号SA_out2を出力する。つまり、図17aに示すメモリ回路において、センスアンプSAは、個別の基準電圧Vrefが入力される構成となっている。そのため、メモリ回路は次のように動作する。ここで、例えばワード線WL1を選択して、Hレベルを記憶するメモリセルMC11と、Lレベルを記憶するメモリセルMC12とからデータを読み出す場合を考える。この場合、図17bに示すように、センスアンプSA1は、Hレベルとなったビット線Bit1の電圧と基準電圧Vref1との差分を増幅し、Hレベルの信号SA_out1を出力する。また、センスアンプSA2は、Lレベルを維持するビット線Bit2の電圧と基準電圧Vref2との差分を増幅し、Lレベルの信号SA_out2を正しく出力する。つまり、図17aに示すメモリ回路では、基準電圧Vrefが各回路ブロックPlan専用に設けられているので、回路ブロックPlan1のメモリセルからのデータ読み出し動作が、回路ブロックPlan2のメモリセルからのデータ読み出し動作に、影響しないことが分かる。これは、通常のいわゆる正しい回路構成パターンである。図18は、NGとなった回路構成パターンである、共通に基準電圧発生回路Vr符号181を設ける構成としたメモリ回路の回路図、及びその読み出し時のタイミングチャートである。図18aは、メモリ回路の回路図を示し、図18bは、図18aに示すメモリ回路のデータ読み出し動作におけるタイミングチャートを示している。図18a及び図18bにおいて、図17と同一の部分には同一の符号を付し、その説明を省略する。また、図18cは、図18aに示すメモリ回路の部分平面図、図18dは、図18cの部分平面図に対応するメモリ回路の部分断面図である。図18aに示す回路ブロックPLAN_1を、図18cに示すように、ビット線Bit_1の配線と、基準電圧Vrefの配線を、それぞれメタル1、メタル2と別層の配線とし、直交させてレイアウト設計した場合、メモリ回路の製造後において、メタル1とメタル2とが重なり合う部分には、メタル1とメタル2との間に形成される層間絶縁層の膜厚と重なり合う部分の面積とで決まる寄生容量Cfが形成される。図18dは、製造後の図18c部の断面図であり、図18cを横方向から見た断面図である。図18dにおいて、メタル1とメタル2との間には、寄生容量Cfが形成されている。また、基準電圧Vrefの配線はメタル2であり、メタル2は各センスアンプSAのゲートに接続されるので、メタル2には各センスアンプSAのゲート容量Cgが接続されることになる。このため、図18bに示すように、ビット線Bit1がHレベルに変化した場合、基準電圧Vrefに、寄生容量Cfとゲート容量Cgとの容量分圧によって、電圧変化が発生する。この結果、回路ブロックPlan2のセンスアンプSA2は、この基準電圧Vrefの電圧変化を、ビット線Bit_2の電圧に電圧変化が発生したことを検知し、結果的に、誤ったHレベルの信号SA_out2を瞬間的に出力する場合がある。このように、図18に示すメモリ回路においては、メモリセルからのデータ読み出し動作としては誤った動作であるが、センスアンプSA2に着目すると、センスアンプSA2は、ビット線Bit_1の電圧変化を、容量Cf及び容量Cgによる容量分圧によって検出し、高速に電圧変化する信号SA_out2を出力しているといえる。本発明の定電圧回路における加速回路60は、このセンスアンプSA2がビット線Bit_1の電圧変化を高速に検出する現象を、原理として使用し、LDOにおいて出力電圧Voutの電圧変化ΔVoutを高速に検出する。そして、加速回路60は、電圧変化ΔVoutの検出結果により、上記電流源ISA及びISBをオン動作させて、エラーアンプ10の定電流I1、定電流I2を増加させる。これにより、本発明の定電圧回路は、負荷電流Iloadの変動により出力電圧Voutが変化したときにのみ、LDOの系全体の動作速度応答速度の向上を図ることができる。以下、図面を参照して、本発明の実施形態について説明する。[加速回路のセンスアンプ構成1]図3は、加速回路60において、LDOの出力電圧Voutの電圧変化に応じて、上記電流源ISA及びISBを駆動する、加速回路の中核となるセンスアンプの回路構成を示す。また、図4は、センスアンプを構成する差動増幅器の動作を説明するための図、及びセンスアンプの動作タイミングチャートである。図3に示すセンスアンプは、差動増幅器A第1の差動増幅器、差動増幅器B第1の差動増幅器、容量Cc_A第1の容量素子、容量Cc_B第2の容量素子,分圧回路基準電圧発生回路を備えている。差動増幅器Aは、差動対をなすNチャネル型MOSトランジスタNA1,NA2と、差動対の負荷をなすカレントミラー回路を構成するPチャネル型MOSトランジスタPA1,PA2と、差動対にバイアス電流を供給する定電流源ISdiffAと、から構成される。差動増幅器Bは、差動対をなすNチャネル型MOSトランジスタNB1,NB2と、差動対の負荷をなすカレントミラー回路を構成するPチャネル型MOSトランジスタPB1,PB2と、差動対にバイアス電流を供給する定電流源ISdiffBと、から構成される。分圧回路は、図3に示すように、入力電圧Vinと接地VSSとの間に、抵抗RB1、抵抗RB2及び抵抗RB3が、この順番に直列に接続された直列回路から構成され、抵抗RB2と抵抗RB3の接続点から、基準電圧Vref_L第1の基準電圧を、抵抗RB1と抵抗RB2の接続点から、基準電圧Vref_Lより電圧レベルの高い基準電圧Vref_H第2の基準電圧を、それぞれ出力する。容量Cc_Aの一端は、LDOの出力に接続されて出力電圧Voutが入力され、他端は、差動増幅器Aの非反転入力端子Nチャネル型MOSトランジスタNA2のゲート端子に接続される。なお、図に示す容量Cs_Aの容量は、Nチャネル型MOSトランジスタNA2のゲート容量を含む浮遊容量である。また、容量Cc_Bの一端は、LDOの出力に接続されて出力電圧Voutが入力され、他端は、差動増幅器Bの反転入力端子Nチャネル型MOSトランジスタNB1のゲート端子に接続される。なお、図に示す容量Cs_Bの容量は、Nチャネル型MOSトランジスタNB1のゲート容量を含む浮遊容量である。また、差動増幅器Aにおいて、反転入力端をなすNチャネル型MOSトランジスタNA1のゲートは、分圧回路の抵抗RB2と抵抗RB3の接続点に接続され、基準電圧Vref_Lが入力される。また、非反転入力端をなすNチャネル型MOSトランジスタNA2のゲートは,容量Cc_Aの他端に接続されるととともに、分圧回路の抵抗RB1と抵抗RB2の接続点に接続され、基準電圧Vref_Hが入力される。差動増幅器Bにおいて、反転入力端をなすNチャネル型MOSトランジスタNB1のゲートは、容量Cc_Bの他端に接続されるととともに、分圧回路の抵抗RB2と抵抗RB3の接続点に接続され、基準電圧Vref_Lが入力される。また、非反転入力端をなすNチャネル型MOSトランジスタNB2のゲートは,分圧回路の抵抗RB1と抵抗RB2の接続点に接続され、基準電圧Vref_Hが入力される。差動増幅器A及び差動増幅器Bにおいて、出力電圧Voutの電圧変化ΔVoutがないとき、差動増幅器Aの出力信号out_A第1の駆動信号、差動増幅器Bの出力信号out_B第2の駆動信号の電圧を、いずれも差動増幅器の電源電圧入力電圧Vinの電圧レベルに近いHレベルとなるように設定する。まず、この設定について、以下に説明する。なお、差動増幅器の電源電圧に近いHレベルとは、後述する差動増幅器の出力が入力される論理反転回路IVA、IVBの論理閾値電圧より高い電圧レベルであり、論理反転回路は、このHレベルの信号が入力されると、ほぼ接地VSSレベルに近いレベルの信号を出力する。基準電圧Vref_H、基準電圧Vref_Lの電圧の関係は、分圧回路の構成から、下記式1に示す関係である。基準電圧Vref_H>基準電圧Vref_L...1従って、式1より、差動増幅器Aにおいて、Nチャネル型MOSトランジスタNA1の電流が、Nチャネル型MOSトランジスタNA2の電流より小さくなり、Hレベルの出力信号out_Aを出力する。また、差動増幅器Bも、同様に、Nチャネル型MOSトランジスタNB1の電流が、Nチャネル型MOSトランジスタNB2の電流より小さくなり、Hレベルの出力信号out_Bを出力する。ここで、差動増幅器A及び差動増幅器Bにおいて、Pチャネル型MOSトランジスタPA1の飽和領域におけるドレイン電流IpA及びPチャネル型MOSトランジスタPB1の飽和領域におけるドレイン電流IpBをIpとする。また、Nチャネル型MOSトランジスタNA1の飽和領域におけるドレイン電流InA及びNチャネル型MOSトランジスタNB1の飽和領域におけるドレイン電流InBをInとする。これらは、差動増幅器A及び差動増幅器Bにおいて、対応するトランジスタの回路定数トランジスタのチャネル長L、チャネル幅Wを、同一とすることで実現できる。さらに、Pチャネル型MOSトランジスタと、これと直列接続されるNチャンネル型MOSトランジスタ、たとえばPA1とNA1の回路定数を、ドレイン電流Ipとドレイン電流Inが、下記式2に示す関係になるように設定する。Ip>Id...2これにより、差動増幅器Aにおいて、図4aのトランジスタのドレイン電圧とドレイン電流との関係を示すグラフに示すように、Pチャネル型MOSトランジスタPA1のソース-ドレイン間電圧が、Nチャネル型MOSトランジスタNA1のドレイン-ソース間電圧より小さくなるように設定でき、差動増幅器Aの出力信号out_Aを、LDOの入力電圧Vinの電圧レベルに近いHレベルとすることができる。また、差動増幅器Bにおいて、同様に、Pチャネル型MOSトランジスタPB1のソース-ドレイン間電圧が、Nチャネル型MOSトランジスタNB1のドレイン-ソース間電圧より小さくなるように、上記式2を満たすように其々のトランジスタの設計定数を設定する。これにより、差動増幅器Bの出力信号out_Bを、差動増幅器Aと同様に。LDOの入力電圧Vinの電圧レベルに近いHレベルとすることができる。次に、出力電圧Voutの電圧変化ΔVoutまで考慮した場合の差動増幅器A及び差動増幅器Bの動作について説明する。差動増幅器Aにおいて、Nチャネル型MOSトランジスタNA2のゲートは、容量Cc_Aの他端に接続されているため、出力電圧VoutがΔVout変化すると、非反転入力端に入力される入力電圧Vin_Aの電圧変化は、ΔVout×Cc_A/Cc_ACs_Aとなる。Nチャネル型MOSトランジスタNA2のゲートは、基準電圧Vref_Hが入力されるので、入力電圧Vin_Aは、次の式3で示される。Vin_A=Vref_HΔVout×Cc_A/Cc_ACs_A...3同様に、差動増幅器Bにおいて、Nチャネル型MOSトランジスタNB1のゲートは、容量Cc_Bの他端に接続されているため、出力電圧VoutがΔVout変化すると、反転入力端に入力される入力電圧Vin_Bの電圧変化は、ΔVout×Cc_B/Cc_BCs_Bとなる。Nチャネル型MOSトランジスタNB1のゲートは、基準電圧Vref_Lが入力されるので、入力電圧Vin_Bは、次の式3で示される。Vin_B=Vref_LΔVout×Cc_B/Cc_BCs_B...4ここで、Cc_AとCs_A、Cc_BとCs_Bを、例えば、Ccに対してCsは非常に小さく、それぞれ容量値で10:1の関係になるように設定し、CsをCcに対して無視できるものとするとCc_A≫Cs_A、Cc_A≫Cs_Aとすると、上記式3、式4は以下のように近似できる。Vin_A=Vref_HΔVout...5Vin_B=Vref_LΔVout...6式5により、差動増幅器Aは、出力電圧Voutに電圧変化ΔVoutが生じたとき、次のように出力信号out_Aを出力する。すなわち、差動増幅器Aは、Vref_HΔVout>Vref_Lのとき、Hレベルより高いHHレベルの出力信号out_Aを出力する。また、差動増幅器Aは、Vref_HΔVout<Vref_Lのとき、Hレベルより低いLレベルの出力信号out_Aを出力する。つまり、図4bに示すように、差動増幅器Aは、LDOの供給電流Ioutが増加し負荷電流Iloadが増加し、出力電圧Voutが電圧低下ドロップしたとき時刻t1、Lレベルの出力信号out_Aを出力する。また、差動増幅器Aは、LDOの供給電流Ioutが減少し負荷電流Iloadが減少し、出力電圧Voutが電圧上昇オーバーシュートしたとき時刻t2、HHレベルの出力信号out_Aを出力する。また、式6により、差動増幅器Bは、出力電圧Voutに電圧変化ΔVoutが生じたとき、次のように出力信号out_Bを出力する。すなわち、差動増幅器Bは、Vref_H>Vref_LΔVoutのとき、Hレベルより高いHHレベルの出力信号out_Bを出力する。また、差動増幅器Bは、Vref_H<Vref_LΔVoutのとき、Hレベルより低いLレベルの出力信号out_Bを出力する。つまり、図4bに示すように、差動増幅器Bは、LDOの供給電流Ioutが増加し負荷電流Iloadが増加し、出力電圧Voutが電圧低下ドロップしたとき時刻t1、HHレベルの出力信号out_Bを出力する。また、差動増幅器Bは、LDOの供給電流Ioutが減少し負荷電流Iloadが減少し、出力電圧Voutが電圧上昇オーバーシュートしたとき時刻t2、Lレベルの出力信号out_Bを出力する。このように、加速回路60において、加速回路の中核となるセンスアンプは、出力電圧Voutに電圧変化ΔVoutが生じたとき、差動増幅器Aから出力電圧Voutの電圧変化と同相位相のずれが0°の出力信号out_Aを、差動増幅器Bから出力電圧Voutの電圧変化と逆相位相のずれが180°の出力信号out_Bを、発生する。そこで、LDOの供給電流Ioutが増加し負荷電流Iloadが増加し、出力電圧Voutが電圧低下ドロップしたとき、差動増幅器Bの出力するHHレベルの出力信号out_Bにより、加速回路60の電流源ISAを駆動し、エラーアンプ10の定電流I1または定電流I2を増加させると、出力電圧Voutへの復帰を高速に行うことができる。また、LDOの供給電流Ioutが減少し負荷電流Iloadが減少し、出力電圧Voutが電圧上昇オーバーシュートしたとき、差動増幅器Aの出力するHHレベルの出力信号out_Aにより、加速回路60の電流源ISBを駆動し、エラーアンプ10の定電流I1を増加させると、出力電圧Voutへの復帰を高速に行うことができる。[加速回路のセンスアンプ構成2]続いて、加速回路60の中核となるセンスアンプの他の回路構成例について、図5及び図6を用いて説明する。図5は、加速回路60において、加速回路60の中核となるセンスアンプの他の回路構成を示す図である。また、図6は、センスアンプの動作タイミングチャート、及びセンスアンプ回路をブロック構成で示した図である。図5に示すセンスアンプは、差動増幅器A第1の差動増幅器、差動増幅器B第2の差動増幅器、容量Cc容量素子を備えている。図3に示すセンスアンプ回路は、差動増幅器A及び差動増幅器Bの入力基準電圧である基準電圧Vref_H及び基準電圧Vref_Lを生成するため、抵抗分圧用抵抗ストリング分圧回路を設ける必要がある。分圧回路を設けるにより、余分な消費電流が発生する。また、差動増幅器A及び差動増幅器B各々に個々に出力電圧Vout検出用容量である容量Cc_A及び容量Cc_Bを設ける必要がある。図5に示すセンスアンプは、消費電流の低減及び加速回路の構成素子抵抗及び容量の削減を目的として、図3に示すセンスアンプから分圧回路を削除し、さらに出力電圧Vout検出用の容量を一つに削減している。そして、分圧回路を除いたため、差動増幅器A及び差動増幅器Bの入力基準電圧として、図1に示したエラーアンプ10に基準電圧として入力される基準電圧Vrefを用いる。また、差動増幅器Aの非反転入力端と、差動増幅器Bの反転入力端との接続点以下、接続点NdCとすると、LDOの出力電圧Voutとの間に一つの容量Ccが設けられる。差動増幅器Aは、差動対をなすNチャネル型MOSトランジスタNA1,NA2NA_1及びNA_2、と、差動対の負荷をなすカレントミラー回路を構成するPチャネル型MOSトランジスタPA1,PA2と、差動対にバイアス電流を供給する定電流源ISdiffAと、から構成される。差動増幅器Bは、差動対をなすNチャネル型MOSトランジスタNB1,NB2NB_1及びNB_2と、差動対の負荷をなすカレントミラー回路を構成するPチャネル型MOSトランジスタPB1,PB2と、差動対にバイアス電流を供給する定電流源ISdiffBと、から構成される。容量Ccの一端は、LDOの出力に接続されて出力電圧Voutが入力され、他端は、接続点NdCに接続される。なお、図に示す容量Csの容量は、Nチャネル型MOSトランジスタNA2及びNチャネル型MOSトランジスタNB1のゲート容量を含む浮遊容量である。差動増幅器Aにおいて、反転入力端をなすNチャネル型MOSトランジスタNA1のゲートは、LDOを構成するエラーアンプが使用する基準電圧発生回路50に接続され、基準電圧Vrefが入力される。また、非反転入力端をなすNチャネル型MOSトランジスタNA2のゲートは接続点NdCに接続されるとともに、抵抗RBを介して基準電圧発生回路50に接続され、基準電圧Vrefが入力される。差動増幅器Bにおいて、反転入力端をなすNチャネル型MOSトランジスタNB1のゲートは接続点NdCに接続されるとともに、抵抗RBを介して基準電圧発生回路50に接続され、基準電圧Vrefが入力される。また、非反転入力端をなすNチャネル型MOSトランジスタNB2のゲートは,基準電圧発生回路50に接続され、基準電圧Vrefが入力される。ここで、差動増幅器Aの非反転入力端を構成するNチャネル型MOSトランジスタNA2をNチャネル型MOSトランジスタNA_1及びNA_2で構成している理由は、反転入力端及び非反転入力端に、図3に示すセンスアンプではそれぞれ異なる基準電圧Vref_H及び基準電圧Vref_Lが入力されていたのに対して、本センスアンプではいずれの入力端にも基準電圧Vrefが入力されるからである。つまり、差動増幅器Aでは、非反転端を構成するトランジスタ数を、反転入力端を構成するトランジスタに対して多めに配置し、Nチャネル型MOSトランジスタNA2の電流駆動能力をNチャネル型MOSトランジスタNA1に対して大きくなるように設定する。同様に、差動増幅器Bにおいても、Nチャネル型MOSトランジスタNB2をNチャネル型MOSトランジスタNB_1及びNB_2で構成し、非反転端を構成するトランジスタ数を、反転入力端を構成するトランジスタに対して多めに配置し、Nチャネル型MOSトランジスタNB2の電流駆動能力をNチャネル型MOSトランジスタNB1に対して大きくなるように設定する。まず、差動増幅器A及び差動増幅器Bにおいて、出力電圧Voutの電圧変化ΔVoutがないとき、差動増幅器Aの出力信号out_A第1の駆動信号、差動増幅器Bの出力信号out_B第2の駆動信号の電圧を、図3に示すセンスアンプと同様に、差動増幅器の電源電圧入力電圧Vinの電圧レベルに近いHレベルとなるように設定できることについて説明する。図5に示すように、差動増幅器Aにおいて、Nチャネル型MOSトランジスタNA1のドレイン電流をドレイン電流In1A、Nチャネル型MOSトランジスタNA2のドレイン電流をドレイン電流In2Aとし、Pチャネル型MOSトランジスタPA1のドレイン電流をドレイン電流Ip1A、Pチャネル型MOSトランジスタPA2のドレイン電流をドレイン電流Ip2Aとする。また、差動増幅器Bにおいて、Nチャネル型MOSトランジスタNB1のドレイン電流をドレイン電流In1B、Nチャネル型MOSトランジスタNB2のドレイン電流をドレイン電流In2Bとし、Pチャネル型MOSトランジスタPB1のドレイン電流をドレイン電流Ip1B、Pチャネル型MOSトランジスタPB2のドレイン電流をドレイン電流Ip2Bとする。差動増幅器A及び差動増幅器Bにおいて、対応するトランジスタの回路定数を同一とすると、LDOの出力電圧Voutに電圧変化がないとき、上記各ドレイン電流のうち、各トランジスタに対応するドレイン電流は、In1A=In1Bの様に、等しくなる。それぞれ対応するトランジスタのドレイン電流を、In1A=In1B=In1、In2A=In2B=In2、Ip1A=Ip1B=Ip1、Ip2A=Ip2B=Ip2とする。上記の様に、非反転端を構成するトランジスタの電流駆動能力を、反転端を構成するトランジスタに対して大きくなるように設定することで、In2>In1となるので、LDOの出力電圧Voutに電圧変化がないとき、以下の関係式がなりたつ。まず、差動増幅器A及びBにおいて、直列回路を構成するトランジスタには同じドレイン電流が流れるので、下記7式が成り立つ。Ip2=In2...7また、差動増幅器A及びBにおいて、カレントミラー接続されたトランジスタは同じドイレン電流が流れるので、下記8式が成り立つ。Ip1=Ip2...8In2>In1、及び式7、8より、結果的に以下の式9が成り立つ。Ip1>In1...9式9は、図3に示すセンスアンプの説明で用いた式2の関係と同じであり、つまり、差動増幅器Aの出力信号out_Aを、LDOの入力電圧Vinの電圧レベルに近いHレベルとすることができる。また、差動増幅器Bの出力信号out_Bを、差動増幅器Aと同様にLDOの入力電圧Vinの電圧レベルに近いHレベルとすることができる。また、差動増幅器A及び差動増幅器Bの入力基準電圧は、同じ基準電圧Vrefであるので、図5に示すように、出力電圧Voutの電圧変化を差動増幅器A及び差動増幅器Bに伝達する容量を、容量Ccの一つとすることが可能となる。次に、出力電圧Voutの電圧変化ΔVoutまで考慮した場合の差動増幅器A及び差動増幅器Bの動作について説明する。差動増幅器Aにおいて、Nチャネル型MOSトランジスタNA2のゲートは、容量Ccの他端接続点NdCに接続されているため、出力電圧VoutがΔVout変化すると、非反転入力端に入力される入力電圧Vin_Aの電圧変化は、ΔVout×Cc/CcCsとなる。Nチャネル型MOSトランジスタNA2のゲートは、基準電圧Vrefが入力されるので、入力電圧Vin_Aは、次の式3’で示される。Vin_A=VrefΔVout×Cc/CcCs...3’同様に、差動増幅器Bにおいて、Nチャネル型MOSトランジスタNB1のゲートは、容量Ccの他端接続点NdCに接続されているため、出力電圧VoutがΔVout変化すると、反転入力端に入力される入力電圧Vin_Bの電圧変化は、ΔVout×Cc/CcCsとなる。Nチャネル型MOSトランジスタNB1のゲートは、基準電圧Vrefが入力されるので、入力電圧Vin_Bは、次の式3で示される。Vin_B=VrefΔVout×Cc/CcCs...4’ここで、CcとCsを、図3に示すセンスアンプと同様に、例えば、Ccに対してCsは非常に小さく、それぞれ容量値で10:1の関係になるように設定し、CsをCcに対して無視できるものとするとCc≫Csとすると、上記式3’、式4’は以下のように近似できる。Vin_A=VrefΔVout...5’Vin_B=VrefΔVout...6’式5’により、差動増幅器Aは、出力電圧Voutに電圧変化ΔVoutが生じたとき、次のように出力信号out_Aを出力する。すなわち、差動増幅器Aは、VrefΔVout>Vrefのとき、Hレベルより高いHHレベルの出力信号out_Aを出力する。また、差動増幅器Aは、VrefΔVout<Vrefのとき、Hレベルより低いLレベルの出力信号out_Aを出力する。つまり、図6aに示すように、差動増幅器Aは、LDOの供給電流Ioutが増加し負荷電流Iloadが増加し、出力電圧Voutが電圧低下ドロップしたとき時刻t1、Lレベルの出力信号out_Aを出力する。また、差動増幅器Aは、LDOの供給電流Ioutが減少し負荷電流Iloadが減少し、出力電圧Voutが電圧上昇オーバーシュートしたとき時刻t2、HHレベルの出力信号out_Aを出力する。式6’により、差動増幅器Bは、出力電圧Voutに電圧変化ΔVoutが生じたとき、次のように出力信号out_Bを出力する。すなわち、差動増幅器Bは、Vref>VrefΔVoutのとき、Hレベルより高いHHレベルの出力信号out_Bを出力する。また、差動増幅器Bは、Vref<VrefΔVoutのとき、Hレベルより低いLレベルの出力信号out_Bを出力する。つまり、図6aに示すように、差動増幅器Bは、LDOの供給電流Ioutが増加し負荷電流Iloadが増加し、出力電圧Voutが電圧低下ドロップしたとき時刻t1、HHレベルの出力信号out_Bを出力する。また、差動増幅器Bは、LDOの供給電流Ioutが減少し負荷電流Iloadが減少し、出力電圧Voutが電圧上昇オーバーシュートしたとき時刻t2、Lレベルの出力信号out_Bを出力する。このように、加速回路60において、加速回路の中核となるセンスアンプは、出力電圧Voutに電圧変化ΔVoutが生じたとき、差動増幅器Aから出力電圧Voutの電圧変化と同相位相のずれが0°の出力信号out_Aを、差動増幅器Bから出力電圧Voutの電圧変化と逆相位相のずれが180°の出力信号out_Bを、発生する。そこで、LDOの供給電流Ioutが増加し負荷電流Iloadが増加し、出力電圧Voutが電圧低下ドロップしたとき、差動増幅器Bの出力するHHレベルの出力信号out_Bにより、加速回路60の電流源ISAを駆動し、エラーアンプ10の定電流I1及び定電流I2を増加させると、出力電圧Voutへの復帰を高速に行うことができる。また、LDOの供給電流Ioutが減少し負荷電流Iloadが減少し、出力電圧Voutが電圧上昇オーバーシュートしたとき、差動増幅器Aの出力するHHレベルの出力信号out_Aにより、加速回路60の電流源ISBを駆動し、エラーアンプ10の定電流I1を増加させると、出力電圧Voutへの復帰を高速に行うことができる。このように、本説明の加速回路60は、図3に示す加速回路に比べ、少ない素子数で、出力電圧Voutの電圧変化を高速に検出し、検出結果である出力信号out_A、出力信号out_Bを出力することができる。なお、LDO出力の出力電圧Voutの電圧変化ΔVoutが発生した時、容量Ccと容量Csとの分圧接続点NdCの電圧によってΔVoutを検出する際、接続点NdCの電圧変化が、基準電圧発生回路50の出力である基準電圧Vrefに影響を与える恐れがあるので、接続点NdCと基準電圧Vrefの信号線との間に、図5に示すように、抵抗RBと容量CaとによりローパスフィルタLPFを形成し、接続点NdCの電圧変化による基準電圧Vrefへの影響を軽減させている。また、引き続いて、LDOの全体構成について説明するが、その際に説明に用いるセンスアンプは、図3に示すセンスアンプではなく、構成素子の少ない本センスアンプである。また、以下の説明に用いる図である図7及び図11においては、図6bに示す本センスアンプのブロック構成図を用いる。[LDOの構成及び動作説明]図7は、ドロップ及びオーバーシュートを改善するLDOのブロック構成を示しており、図1に示すLDO回路のうち、加速回路の構成まで含めて示したブロック図である。また、図8は、図7のブロック図を、トランジスタレベルまで記載した回路図であり、図9は、LDOの動作タイミングチャートである。図7及び図8において、図1及び図2と同一の部分には同一の符号を示し、その説明は省略するものとする。図7に示すように、LDOにおける加速回路60は、差動増幅器A及び差動増幅器Bからなる上記説明のセンスアンプと、差動増幅器Aの出力信号out_Aを論理反転し、かつ波形整形後のデジタル信号出力信号out_ABを出力するインバータIVA第1の論理反転回路と、差動増幅器Bの出力信号out_Bを論理反転し、かつ波形整形後のデジタル信号出力信号out_BBを出力するインバータIVB第2の論理反転回路と、電流源ISA、電流源ISBから構成される。電流源ISAは、出力電圧Voutが電圧低下ドロップしたときに、加速電流Aを、エラーアンプ10における定電流源IS1の定電流I1及び定電流源IS2の定電流I2に加算する電流源であり、電流源ISA1及びアナログスイッチSW_Aから構成される。また、電流源ISBは、出力電圧Voutが電圧上昇オーバーシュートしたときに、加速電流Bを、エラーアンプ10における定電流源IS1の定電流I1に加算する電流源であり、電流源ISB1及びアナログスイッチSW_Bから構成される。具体的には、図8に示すように、電流源ISAは、エラーアンプ10を構成する差動増幅器の定電流源IS1であるNチャネル型MOSトランジスタN3のドレイン接続点Nd1と接地VSSとの間に構成される電流源電流源ISA13とすると、エラーアンプ10を構成する出力回路部の定電流源IS2であるNチャネル型MOSトランジスタN4のドレイン接続点Nd2と、接地VSSとの間に構成される電流源電流源ISA14とするの2つの電流源から構成される。電流源ISA13第1の電流源は、加速電流A1を流す電流源Nチャネル型MOSトランジスタNA31と、この電流源と直列回路を構成するアナログスイッチNチャネル型MOSトランジスタNA32から構成され、エラーアンプ10を構成する差動増幅器の定電流源IS1と並列に配置される。Nチャネル型MOSトランジスタNA31において、ドイレンはエラーアンプ10の接続点Nd1に接続され、ゲートは差動増幅器Bの出力に接続されて出力信号out_Bが入力され、ソースはNチャネル型MOSトランジスタNA32のドイレンに接続される。Nチャネル型MOSトランジスタNA32において、ドイレンはNチャネル型MOSトランジスタNA31のソースに接続され、ゲートはインバータIVAの出力に接続されて出力信号out_ABが入力され、ソースは接地される。電流源ISA14第2の電流源は、加速電流A2を流す電流源Nチャネル型MOSトランジスタNA41と、この電流源と直列回路を構成するアナログスイッチNチャネル型MOSトランジスタNA42から構成され、エラーアンプ10を構成する差動増幅器の定電流源IS2と並列に配置される。Nチャネル型MOSトランジスタNA41において、ドイレンはエラーアンプ10の接続点Nd2に接続され、ゲートは差動増幅器Bの出力に接続されて出力信号out_Bが入力され、ソースはNチャネル型MOSトランジスタNA42のドイレンに接続される。Nチャネル型MOSトランジスタNA42において、ドイレンはNチャネル型MOSトランジスタNA41のソースに接続され、ゲートはインバータIVAの出力に接続されて出力信号out_ABが入力され、ソースは接地される。このように、電流源ISAは、デジタル信号であるインバータIVAの出力によりオンオフ動作が切り替えられ、電流源の電流量は、アナログ信号である差動増幅器Aの出力信号out_Aにより電流量の大小が調整される。電流源ISAは、出力電圧Voutが電圧低下ドロップしたときに、加速電流A加速電流A1加速電流A2を、エラーアンプ10の定電流源IS1に流れる定電流I1及び定電流源IS2に流れる定電流I2に加算して、エラーアンプ10の応答性を高速化する。電流源ISB第3の電流源は、出力電圧Voutが電圧上昇オーバーシュートしたときに、加速電流Bをエラーアンプ10の定電流源に流れる定電流定電流I1に加算して、エラーアンプ10の応答性を高速化する。具体的には、図8に示すように、電流源ISBは、エラーアンプ10を構成する差動増幅器の定電流源であるNチャネル型MOSトランジスタN3のドレイン接続点Nd1と、接地VSSとの間に構成される電流源から構成される。電流源ISBは、加速電流Bを流す電流源ISB1Nチャネル型MOSトランジスタNB31と、この電流源と直列回路を構成するアナログスイッチSW_BNチャネル型MOSトランジスタNB32から構成され、エラーアンプ10を構成する差動増幅器の定電流源IS1と並列に配置される。Nチャネル型MOSトランジスタNB31において、ドイレンはエラーアンプ10の接続点Nd1に接続され、ゲートは差動増幅器Aの出力に接続されて出力信号out_Aが入力され、ソースはNチャネル型MOSトランジスタNB32のドイレンに接続される。Nチャネル型MOSトランジスタNB32において、ドイレンはNチャネル型MOSトランジスタNB31のソースに接続され、ゲートはインバータIVBの出力に接続されて出力信号out_BBが入力され、ソースは接地される。このように、電流源ISBは、デジタル信号であるインバータIVBの出力によりオンオフ動作が切り替えられ、電流源の電流量は、アナログ信号である差動増幅器Aの出力信号out_Bにより電流量の大小が調整される。電流源ISBは、出力電圧Voutが電圧上昇オーバーシュートしたときに、加速電流Bをエラーアンプ10の定電流源IS1に流れる定電流I1に加算して、エラーアンプ10の応答性を高速化する。このように構成されたLDOにおいて、負荷電流Iloadが増大して出力電圧Voutが電圧低下ドロップしたとき、負荷電流Iloadが減少して出力電圧Voutが電圧上昇オーバーシュートしたときの、LDOの動作を、図9を用いて説明する。時刻t1において、負荷電流Iloadが増大して出力電圧Voutが電圧低下ドロップしたとき、加速回路60の接続点NdCの電圧は、出力電圧Voutの電圧変化と同相の関係を保って電圧変化する。加速回路60のセンスアンプを構成する差動増幅器Aは、非反転入力端の電圧VrefΔVout<反転入力端の電圧Vrefとなって、Hレベルより低いLレベルの出力信号out_Aを出力する。また、加速回路60のセンスアンプを構成する差動増幅器Bは、非反転入力端の電圧Vref>反転入力端の電圧VrefΔVoutとなって、Hレベルより高いHHレベルの出力信号out_Bを出力する。また、インバータIVAは、デジタル信号出力信号out_ABをLレベルからHレベルへ変化させる。また、インバータIVBは、デジタル信号出力信号out_BBをLレベルに維持する。これにより、加速回路60における電流源ISAがオン動作し、エラーアンプ10の定電流I1及びI2を、加速電流A分だけ増加させる。なお、加速電流Aの電流変化は、図9に示すように、電流変化は出力電圧Voutの電圧変化に対して逆相であり、かつ、出力電圧Voutの時間変化に対して線形の関係を保つように調整された時間変化を示す。エラーアンプ10は、LDOの出力電圧Voutと同相に変化する制御信号Vgate制御信号を、Pass_Tr20に出力し、Pass_Tr20を強くオンさせ、出力電圧Voutを所定の電位へと高速に復帰させる。時刻t2において、負荷電流Iloadが減少して出力電圧Voutが電圧上昇オーバーシュートしたとき、加速回路60の接続点NdCの電圧は、出力電圧Voutの電圧変化と同相の関係を保って電圧変化する。加速回路60のセンスアンプを構成する差動増幅器Aは、非反転入力端の電圧VrefΔVout>反転入力端の電圧Vrefとなり、Hレベルより高いHHレベルの出力信号out_Aを出力する。また、加速回路60のセンスアンプを構成する差動増幅器Bは、非反転入力端の電圧Vref<反転入力端の電圧VrefΔVoutとなり、Hレベルより低いLレベルの出力信号out_Bを出力する。また、インバータIVAは、デジタル信号出力信号out_ABをLレベルに維持する。また、インバータIVBは、デジタル信号出力信号out_BBをLレベルからHレベルへ変化させる。これにより、加速回路60における電流源ISBがオン動作し、エラーアンプ10の定電流I1を、加速電流Bだけ増加させる。なお、加速電流Bの電流変化は、図9に示すように、電流変化は出力電圧Voutの電圧変化に対して同相であり、かつ、出力電圧Voutの時間変化に対して線形の関係を保つように調整された時間変化を示す。エラーアンプ10は、LDOの出力電圧Voutと同相に変化する制御信号Vgate制御信号を、Pass_Tr20に出力し、Pass_Tr20をオフさせ、出力電圧Voutを所定の電位へと高速に復帰させる。図10は、本発明のLDOの効果を示す図であり、従来回路加速回路60を備えないLDOと、本発明のLDO加速回路60を備えるLDOにおける、入力電圧Vinと出力電圧Voutの関係、各入力電圧Vinに対する出力電圧Voutの電圧低下量Vout_Drop及び出力電圧Vout電圧上昇量Vout_Overを示している。図10aは、負荷電流Iloadが1mAから150mAに増加したときの各入力電圧Vinに対するVout_Drop、及び負荷電流Iloadが150mAから1mAに減少したときの各入力電圧Vinに対するVout_Overの値を示している。また、図10bは、図10aにおける入力電圧Vin=2.5Vのときの負荷電流Iload及び出力電圧Voutの電圧低下ドロップ及び電圧上昇オーバーシュートの波形を、従来回路及び新規回路それぞれについて示している。なお、この比較に用いた新規回路のLDOにおいて、加速回路60を構成するセンスアンプ回路は、差動増幅器A及び差動増幅器Bで構成した一種のマルチバイブレータ構成とも考えられるので、発振を回避するために、加速電流Aと加速電流Bの電流量が10:1になるように、電流源を構成するトランジスタの設計定数を設定している。図10aに示すように、出力電圧Voutが電圧低下ドロップするとき、新規回路の出力電圧Voutの電圧低下量は、入力電圧Vinが2.2Vから4.6Vの範囲で平均して、従来回路に対しておおよそ1/5の電圧低下量に改善できる。また、出力電圧Voutが電圧上昇オーバーシュートするとき、新規回路の出力電圧Voutの電圧上昇量は、入力電圧Vinが2.2Vから4.6Vの範囲で平均して、従来回路に対しておおよそ5の改善が見られる。電圧低下ドロップに対して、電圧上昇オーバーシュートの改善度が小さい理由は、発振回避の観点から加速電流Bを意図的に控えめに設定したためであり、5以上に改善することも、発振回避とのトレードオフで可能であると考えられる。なお、加速回路の追加によって、LDOの系全体の定常電流は、差動増幅器A及び差動増幅器Bにおける電流源ISdiffA及び電流源ISdiffBで消費される定常電流分の約5μA増加となるが、加速回路が駆動する電流源は、デジタル信号出力信号out_A、出力信号out_Bによりオンオフ制御されるため、エラーアンプ10を構成する差動増幅器において、定常的な電流が増加することはない。以上説明したように、本発明によれば、加速回路60動作電流加算回路は、負荷電流Iloadにより出力電圧Voutの電圧が変化したときのみ、エラーアンプ10誤差増幅回路の応答速度を決定する定電流源IS1、IS2に並列に設けられた電流源ISA、ISBをオン動作し、エラーアンプ10に流れる電流定電流値I1、I2を増加させて、LDOの系全体の動作速度応答速度の向上を図る。これにより、出力電圧の低下時および上昇時において高速応答が可能なLDO定電圧回路を提供することができる。また、出力電圧Voutの電圧が変化したときのみ電流源ISA、ISBをオン動作させるので、高速応答への対応時以外でのエラーアンプに加算する電流加速電流A、加速電流Bを不要にできるので、低消費電力動作可能な定電圧回路を提供することができる。以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上記実施形態の説明では、出力電圧Voutの電圧上昇オーバーシュート及び電圧低下ドロップの両方に対して応答速度を改善するLDOを説明したが、本発明の構成により、出力電圧Voutの電圧低下ドロップに対して応答速度を改善するLDOの提供をすることも可能である。図11は、ドロップを改善するLDOのブロック構成を示しており、図7に示すLDOに対応するブロック図である。また、図12は、図11のブロック図を、トランジスタレベルまで記載した回路図であり、図13は、LDOの動作タイミングチャートである。図11~図13は、それぞれ図7~図9に対応し、図7~図9と同一の部分には同一の符号を示し、その説明は省略するものとする。図11に示すLDOにおいて加速回路60は、電圧低下ドロップに対応する電流源ISAのみを有し、図7に示すLDOとは相違し、電圧上昇オーバーシュートに対応する電流源ISBを有さない。そのため、図12に示すように、差動増幅器Bの出力信号out_Bを論理反転するインバータIVBは、図8に示すLDOとは相違して不要になる。また、図13に示すように、LDOは、出力電圧Voutの低下時に、電流源ISAをオン動作させて、加速電流Aによりエラーアンプ10の定電流I及び定電流I2を増加させ、Pass_Tr20を強くオンさせて、出力電圧Voutを高速に所定の電圧へと復帰させる。本構成によれば、加速回路60動作電流加算回路は、負荷電流Iloadにより出力電圧Voutの電圧が電圧低下ドロップしたときのみ、エラーアンプ10誤差増幅回路の応答速度を決定する定電流源IS1、IS2に並列に設けられた電流源ISAをオン動作し、エラーアンプ10に流れる電流定電流値I1、I2を増加させて、LDOの系全体の動作速度応答速度の向上を図る。これにより、出力電圧の低下時において高速応答が可能なLDO定電圧回路を提供することができる。また、出力電圧Voutの電圧が変化したときのみ電流源ISAをオン動作させるので、高速応答への対応時以外でのエラーアンプに加算する電流加速電流Aを不要にできるので、低消費電力動作可能な定電圧回路を提供することができる。"