"第1の絶縁ゲート型電界効果トランジスタを構成要素として含むロジック回路、各々が第2の絶縁ゲート型電界効果トランジスタを含み、かつ前記ロジック回路の複数の内部ノードに対応して設けられ、該対応の内部ノードの信号をラッチするための複数のラッチ回路を含むテストパス、および前記テストパスにおける信号のシフトおよびラッチ動作を制御する制御回路を備え、前記第1の絶縁ゲート型電界効果トランジスタは、前記第2の絶縁ゲート型電界効果トランジスタよりもスタンバイ状態時にはゲートトンネル電流が低減される状態に設定される、半導体装置。前記第1の絶縁ゲート型電界効果トランジスタは、前記第2の絶縁ゲート型電界効果トランジスタよりもしきい値電圧が低い、請求項1記載の半導体装置。第1の絶縁ゲート型電界効果トランジスタを構成要素として含むロジック回路、前記ロジック回路の複数の内部ノードに対応して設けられ、該対応の内部ノードの信号をラッチするための複数のラッチ回路を含むテストパス、および前記テストパスにおける信号のシフトおよびラッチ動作を制御するための制御回路を備え、前記複数のラッチ回路の各々は、第2の絶縁ゲート型電界効果トランジスタを含み、前記第1の絶縁ゲート型電界効果トランジスタは、前記第2の絶縁ゲート型電界効果トランジスタよりもゲート絶縁膜の膜厚が薄い、半導体装置。前記複数のラッチ回路は、バウンダリスキャンレジスタである、請求項3記載の半導体装置。前記複数のラッチ回路は、前記ロジック回路の内部状態を外部で観測可能とするためのスキャンパスを構成するスキャンレジスタである、請求項3記載の半導体装置。前記複数のラッチ回路は、前記ロジック回路の内部状態を外部から制御可能とするためのスキャンパスを構成するスキャンレジスタである、請求項3記載の半導体装置。複数のノーマルメモリセルを有するノーマルアレイ、前記ノーマルアレイの欠陥を有する不良ノーマルメモリセルを救済するためのスペアメモリセルを有する冗長アレイ、絶縁ゲート型電界効果トランジスタを構成要素として含み、前記ノーマルアレイの選択メモリセルへアクセスするためのノーマルアクセス回路、絶縁ゲート型電界効果トランジスタを構成要素として含み、前記冗長アレイのスペアメモリセルへアクセスするためのスペアアクセス回路、前記ノーマルアレイの救済アドレス情報を記憶し、アドレス信号に従って前記ノーマルアクセス回路および前記スペアアクセス回路のいずれを活性化するかを判定し、該判定結果に従って前記ノーマルアクセス回路および前記スペアアクセス回路の一方を活性化する判定回路、および前記判定回路からの判定結果を受けて、前記スペアアクセス回路および前記ノーマルアクセス回路の他方非活性状態の絶縁ゲート型電界効果トランジスタのゲートトンネル電流を前記一方の活性状態のアクセス回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流よりも小さくするための電源制御回路を備える、半導体装置。前記スペアアクセス回路および前記ノーマルアクセス回路の各々は、選択的に活性化される複数のサブアクセス回路を含み、前記電源制御回路は、前記スペアアクセス回路および前記ノーマルアクセス回路の非選択のサブアクセス回路を、選択されたサブアクセス回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流よりも小さなゲートトンネル電流を有する状態に設定する回路を含む、請求項7記載の半導体装置。各々が絶縁ゲート型電界効果トランジスタを構成要素として含む複数のバンク、バンクアドレス信号をデコードし、前記複数のバンクのいずれかのバンクの選択活性化を指示するバンク指定信号を出力するバンクデコーダ、および前記複数のバンク各々に対応して設けられ、非選択バンクに含まれる絶縁ゲート型電界効果トランジスタのゲートトンネルリーク電流を選択バンクに含まれる絶縁ゲート型電界効果トランジスタのゲートトンネルリーク電流よりも小さくする複数のゲートトンネル電流低減機構を備え、前記複数のゲートトンネル電流機構は、前記バンク指定信号に応じて活性化される、半導体装置。MISトランジスタの寸法などの各種パラメータは、あるスケーリング則に沿って縮小される。このスケーリング則においては、MISトランジスタのゲート長とゲート絶縁膜の膜厚とは、同じ縮小比で縮小されることが前提となっている。たとえば、ゲート長が0.25μmマイクロメータのMISトランジスタのゲート絶縁膜の膜厚は、一般的に、5nmナノメータであり、したがってゲート長が0.1μm程度のMISトランジスタのゲート絶縁膜の膜厚は、2.0ないし2.5nm程度になる。このように、ゲート絶縁膜を動作電源電圧の低下に伴って薄くした場合、たとえば電源電圧が1.5V以下の条件に応じてこのゲート絶縁膜を3nm程度にまで薄くした場合、オン状態のMISトランジスタのゲート絶縁膜にトンネル電流が流れ、このオン状態のトランジスタにおける電源電流が増加するという問題が生じる。図106A-Cは、MIS構造のエネルギバンドを概略的に示す図である。図106A-Cにおいては、ゲートのエネルギバンドとして、メタル金属のバンドを一例として示す。通常は、MIS構造において、ゲートは、不純物ドープのポリシリコンで構成され、半導体の性質を有する。しかしながら、説明を簡略化するために、ゲートにメタルを用いる。また、半導体基板領域はP型基板である。図106Aにおいて示すように、ゲートに負の電圧を印加した状態を考える。この場合、P型基板中に含まれる正孔が、絶縁膜との界面側に向かって引き寄せられ、P型基板のエネルギバンドは、この絶縁膜とP型基板の界面で上方に曲がり、価電子帯Evが、フェルミ準位EFに近づく、また、伝導帯Ecも、この界面近傍において、上方に向かって曲がる。この負電圧印加時においてはゲートのフェルミ準位EFポリシリコンゲートの場合の伝導帯Ecに相当も上昇する。この状態においては、内部に比較して界面で多数キャリア正孔の密度が高くなっており、この状態は、蓄積状態と呼ばれる。また、この状態では、伝導体Ecが上方に向かって曲がっており、また電子に対するバリアが高くなっており、ゲート絶縁膜を介して、電流はトンネリングしない。一方、図106Bに示すように、ゲートに、低い正の電圧を印加した場合、ゲートのフェルミレベル伝導帯が低下し、応じて、P型基板領域においても、伝導帯Ecおよび価電子帯Evが、この絶縁膜との界面において下方向に向かって曲がる。この状態においては、絶縁膜界面から、正孔が斥けられ、多数キャリアの欠乏状態が生じ、界面でのフェルミ準位EFが禁止帯のほぼ中央に位置し、多数キャリアが存在しないため空乏状態と呼ばれる。この空乏状態においては、界面にキャリアは存在せず、トンネル電流は生じない。また図106Cに示すように、さらに大きな正の電圧を印加した場合、ゲートのフェルミ準位EFがさらに低下し、界面近傍でのバンドベンディングが更に大きくなり、この結果、界面近傍において、このゲートのフェルミ準位EFが、エネルギギャップEgの中間値よりも高くなり、少数キャリアである電子が蓄積される。この状態は、界面の伝導形が、内部とは逆転しているため、反転状態と呼ばれる。この状態は、MISトランジスタにおいてはチャネルが形成された状態に対応する。このとき、少数キャリアである電子が、ゲート絶縁膜の膜厚δがたとえば3nmの場合、トンネリング現象を起こしてゲートへ流れる。すなわち、チャネルが形成されるMISトランジスタ、すなわちオン状態のMISトランジスタにおいて直接ゲートへトンネル電流がチャネル領域から流れる。これは直接ゲートトンネル電流と呼ばれる。これは、基板領域がN型の場合でも同様であり、ゲートに印加する電圧の極性およびエネルギ帯の曲がる方向が反対となるだけである。すなわち、MISトランジスタにおいてゲート絶縁膜の膜厚がたとえば3nmと薄くなった場合には、チャネル領域からゲートへ、直接ゲートトンネル電流が流れる。すなわち、図104に示すようなMT-CMOS回路において、スタンバイサイクル時においてオン状態のMISトランジスタにおいて、そのチャネル領域からゲートへトンネル電流が流れ、最終的に電源ノードから接地ノードへの貫通電流が流れ、スタンバイサイクル時の消費電流が増大するという問題が生じる。図107は、この図104に示すMT-CMOS回路のスタンバイサイクル時におけるトンネル電流の経路を示す図である。図107においては、インバータ回路IV1およびIV2の部分の構成を示す。インバータ回路IV1において、MISトランジスタN1は、主接地線MGLにそのソースおよびバックゲートが接続され、MISトランジスタP1は、そのソースが、図示しない副電源線に接続される。インバータ回路IV2においては、MISトランジスタP2はバックゲートおよびソースが主電源線MVLに接続され、MISトランジスタN2は、ソースが副接地線図示せずに接続される。スタンバイサイクル時においては、インバータ回路IV1へ、Hレベルの信号が与えられる。したがってこのインバータ回路IV1の出力信号はスタンバイサイクル時、接地電圧GNDレベルのLレベルであり、インバータ回路IV2においてMISトランジスタP2はオン状態となる。このMISトランジスタP2において、基板領域からゲートへトンネリング電流Itが流れ、さらにMISトランジスタN1を介して主接地線MGLへ流れる。すなわち、図107において破線で示すように、MISトランジスタP2のゲートトンネル電流により、主電源線MVLから主接地線MGLへ、貫通電流が流れる。図108は、図104に示すMT-CMOS回路のインバータ回路IV2およびIV3の部分の構成を示す図である。スタンバイサイクル時においては、インバータ回路IV2へは、Lレベルの信号が与えられる。MISトランジスタP2およびN3のソースはそれぞれ主電源線MVLおよび主接地線MGLに接続される。また、MISトランジスタN2およびP3それぞれのソースが、副接地線および副電源線図示せずに接続される。この状態において、スタンバイサイクル時、MISトランジスタP2はオン状態であり、MISトランジスタN3のゲートへ主電源線MVLから電流を供給する。MISトランジスタN3はオン状態であり、したがってこのMISトランジスタN3においてゲートトンネル電流Itが流れ、このゲートトンネル電流は、主接地線MGLに流れるソース領域およびバックゲート領域を介して。MISトランジスタN3のバックゲートが、接地電圧GNDと異なる電圧レベルにバイアスされている場合には、このチャネル領域からソース領域を介してMISトランジスタN3のゲートトンネル電流Itが流れる。したがって、この場合においても、主電源線MVLから主接地線MGLに、ゲートトンネル電流Itによる貫通電流が流れる。このゲートトンネル電流は、ゲート酸化膜の膜厚が、3nm程度以下になると、オフリーク電流と同程度となり、それより薄くなると、このオフリーク電流よりも多くなる。したがって、動作電源電圧を低くして、そのゲート絶縁膜をスケーリング則に沿って薄くする場合、このゲートトンネル電流は無視することのできない値となり、スタンバイサイクル時における消費電流を増加させるという問題が生じる。ゲートトンネル電流Jは、ほぼ次式で表わされる関係を満たす。J~Eexp[-ToxA√ψ]ここでψは、ゲート絶縁膜界面の障壁の高さを示し、近似的に、フェルミ準位と界面での表面ポテンシャルφsの差で表わされる。また、Aは、チャネル領域の半導体基板の不純物濃度電子の実効質量により決定される定数であり、Eは、ゲート絶縁膜に印加される電界を示す。障壁の高さψは、ゲート絶縁膜の誘電率εiおよびゲート絶縁膜の膜厚Toxの関数である。したがって、たとえば、シリコン酸化膜でゲート絶縁膜を構成した場合、3nmでトンネル電流が生じた場合、このシリコン酸化膜の膜厚3nmと同じ障壁高さを与えるゲート絶縁膜においてもゲートトンネル電流が同様に生じる。このゲート絶縁膜としては、シリコン酸化膜の他に、シリコン窒化酸化膜などがある。したがって、このように、微細化されたMISトランジスタを構成要素として含む場合、スタンバイ状態時においては、MISトランジスタのゲートトンネル電流がオフリーク電流と同程度またはそれ以上の大きさとなり、スタンバイサイクル時の消費電流を低減することができなくなるという問題が生じる。それゆえに、この発明の目的は、スタンバイ状態時における消費電流を十分に抑制することができる高集積化に適した半導体装置を提供することである。この発明の他の目的は、スタンバイ状態時におけるMISトランジスタのゲートトンネル電流を十分に抑制することのできる半導体装置を提供することである。この発明の第1の観点に従う半導体装置は、第1の絶縁ゲート型電界効果トランジスタを構成要素として含むロジック回路と、このロジック回路の複数の内部ノードに対応して設けられ、対応の内部ノードの信号をラッチするためのラッチ回路を含むテストパスと、該テストパスにおける信号のシフトおよびラッチ動作を制御する制御回路とを備える。複数のラッチ回路の各々は、第2の絶縁ゲート型電界効果トランジスタを含む。第1の絶縁ゲート型電界効果トランジスタは、第2の絶縁ゲート型電界効果トランジスタよりもスタンバイ状態時にはゲートトンネル電流が低減される状態に設定される。好ましくは、第1の絶縁ゲート型電界効果トランジスタは、第2の絶縁ゲート型電界効果トランジスタよりもしきい値電圧が低い。この発明の第2の観点に係る半導体装置は、第1の絶縁ゲート型電界効果トランジスタを構成要素として含むロジック回路と、このロジック回路の複数の内部ノードに対応して設けられ、対応の内部ノードの信号をラッチするためのラッチ回路を含むテストパスと、該テストパスにおける信号のシフトおよびラッチ動作を制御する制御回路とを備える。複数のラッチ回路の各々は、第2の絶縁ゲート型電界効果トランジスタを含む。第1の絶縁ゲート型電界効果トランジスタは、第2の絶縁ゲート型電界効果トランジスタよりゲート絶縁膜が薄い。好ましくは、複数のラッチ回路は、バウンダリスキャンレジスタである。これらの複数のラッチ回路は、好ましくは、ロジック回路の内部状態を外部で観測可能とするためのスキャンパスを構成するスキャンレジスタである。また、これに代えて、これらのラッチ回路は、ロジック回路の内部状態を外部から制御可能とするためのスキャンパスを構成するスキャンレジスタである。この発明の第3の観点に従う半導体装置は、複数のノーマルメモリセルを有するノーマルアレイと、ノーマルアレイの欠陥を有する不良ノーマルメモリセルを救済するためのスペアメモリセルを有する冗長アレイと、ノーマルアレイの選択メモリセルへアクセスするためのノーマルアクセス回路と、冗長アレイのスペアメモリセルへアクセスするためのスペアアクセス回路と、スペアアクセス回路と、ノーマルアレイの救済アドレスを記憶し、アドレス信号に従ってノーマルアクセス回路およびスペアアクセス回路のいずれを活性化するかを判定し、該判定結果に従ってノーマルアクセス回路およびスペアアクセス回路の一方を活性化する判定回路と、判定回路からの判定判定結果を受けて、ノーマルアクセス回路およびスペアアクセス回路の他方非活性状態の回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流を一方の活性状態の回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流よりも小さくするための電源制御回路を含む。スペアアクセス回路およびノーマルアクセス回路の各々は、好ましくは、選択的に活性化される複数のサブアクセス回路を含む。電源制御回路は、スペアアクセス回路およびノーマルアクセス回路の非選択のサブアクセス回路を、選択されたサブアクセス回路の絶縁ゲート型電界効果トランジスタのゲートトンネル電流よりも小さなゲートトンネル電流を有する状態に設定する。この発明の第4の観点に係る半導体装置は、各々が絶縁ゲート型電界効果トランジスタを構成要素として含む複数のバンクと、バンクアドレス信号をデコードし、これらの複数のバンクのいずれかのバンクの選択活性化を指示するバンク子弟信号を出力するバンクデコーダと、複数のバンク各々に対応して設けられ、非選択バンクに含まれる絶縁ゲート型電界効果トランジスタのゲートトンネルリーク電流を選択バンクに含まれる絶縁ゲート型電界効果トランジスタのゲートトンネルリーク電流よりも小さくする複数のゲートトンネル電流低減機構を備える。これらの複数のゲートトンネル電流低減機構は、バンク指定信号に応じて活性化される。ゲートトンネル電流が生じる可能性がある場合には、その可能性のあるMISトランジスタに対して、ゲートトンネル障壁を高くするまたは電流経路を遮断するなどの対策を施す。ゲートトンネル電流が生じる可能性のないトランジスタには、スケーリング則に沿って微細化されたMISトランジスタを用いる。これらの対策により、低消費電流でかつ高速動作する半導体装置が実現される。回路が非動作状態となる場合には、その回路の構成要素であるMISトランジスタのゲートトンネル電流を小さくすることにより、この非動作状態の回路の消費電流を低減でき、低消費電流の半導体装置を実現することができる。ITRトランジスタまたはゲートトンネル障壁を大きくできるMISトランジスタをゲートトンネルリーク電流が問題となる部分に使用しており、効率的にゲートトンネルリーク電流を抑制して、消費電流を低減することができる。[実施の形態1]図1Aは、この発明の実施の形態1に従う半導体装置の構成を概略的に示す図である。図1Aにおいて、この半導体装置は、縦続接続されるCMOSインバータ回路IV0-IV4を含む。これらのCMOSインバータ回路IV0-IV4は、それぞれPチャネルMISトランジスタPQと、NチャネルMISトランジスタNQを構成要素として含む。MISトランジスタPQおよびNQのゲート絶縁膜の膜厚Toxは十分薄くされ、たとえば3nmのシリコン酸化膜が与えるゲートトンネル障壁と同程度以下のゲートトンネル障壁を与えるゲート絶縁膜の膜厚を有する。ここで、ゲートトンネル障壁は、先のゲートトンネル電流Jの式が、パラメータとして、ゲート絶縁膜膜厚Toxとバリアの高さψを含んでおり、このゲート絶縁膜の膜厚Toxとバリアの高さψの平方根の積で与えられるものと定義する。バリアの高さψは、いわゆるバンドベンディング時のフェルミ準位と表面ポテンシャルとの差で表わされる。通常、このバリアの高さψは、次式で近似される。ψ=c2φGc3φGは、ゲート電極の仕事関数を示し、c2およびc3は、ゲート絶縁膜の誘電率、ゲート絶縁膜膜厚Tox等の関数で表わされる。CMOSインバータ回路IV0-IV4は、共通に副電源線3および副接地線4の電圧を両動作電源電圧として受ける。副電源線3は、主電源ノード1にスイッチングトランジスタSW1を介して接続され、副接地線4は、主接地ノード2にスイッチングトランジスタSW2を介して接続される。これらのスイッチングトランジスタSW1およびSW2は、MISトランジスタPQおよびNQのゲート絶縁膜と同程度の膜厚を有し、それらのゲートトンネル障壁は十分大きくされている。また、これらのスイッチングトランジスタSW1およびSW2は、アクティブサイクル時、CMOSインバータ回路IV0-IV4に対し動作電流を十分に供給するため、その電流駆動能力はMISトランジスタPQおよびNQの電流駆動能力より十分大きくされている。すなわち、これらのスイッチングトランジスタSW1およびSW2では、チャネル幅が十分大きくされている。これらのスイッチングトランジスタSW1およびSW2は、それぞれ、制御クロック信号/φおよびφに応答して選択的にオン/オフ状態となる。この制御クロック信号φおよび/φは、CMOSインバータ回路IV0-IV4が実際に動作するアクティブサイクル時に、スイッチングトランジスタSW1およびSW2をオン状態とし、一方CMOSインバータ回路IV0-IV4がスタンバイ状態となるスタンバイサイクル時においては、これらのスイッチングトランジスタSW1およびSW2をオフ状態に設定する。この図1Aに示す構成においては、図1Bに示す信号波形図のように、アクティブサイクル時においては、制御クロック信号φおよび/φがそれぞれHレベルおよびLレベルとなり、スイッチングトランジスタSW1およびSW2がオン状態となり、電源ノード主電源線と副電源線3が結合され、また副接地線4が主接地ノードに結合される。スイッチングトランジスタSW1およびSW2は、十分大きな電流供給能力を有している。CMOSインバータ回路IV0-IV4は、そのゲート絶縁膜が十分薄くされたMISトランジスタPQおよびNQを構成要素として含んでおり、これらのMISトランジスタPQおよびNQは、動作電源電圧VCCに従ってスケーリング則により微細化されており、高速動作する。スタンバイ状態においては、図1Bに示すように、制御クロック信号φがLレベル、制御クロック信号/φがHレベルとなり、スイッチングトランジスタSW1およびSW2がオフ状態となる。スイッチングトランジスタSW1は、ゲートに電源電圧VCCレベルの制御クロック信号/φを受け、またスイッチングトランジスタSW2は、ゲートに接地電圧レベルの制御クロック信号φを受ける。したがって、これらのスイッチングトランジスタSW1およびSW2は空乏状態であり、スイッチングトランジスタSW1およびSW2のチャネル領域には、空乏層が広がっており、これらのスイッチングトランジスタSW1およびSW2のゲート容量に印加される電圧が小さくなる。空乏層容量が、ゲート容量と直列に接続され、ゲート電極と基板領域の間の電圧が、これらのゲート容量および空乏層容量により分圧されるためである。したがって、この基板領域とゲート電極との間のトンネル電流はほとんど生じず、単に、ドレイン領域とゲート電極とのオーバーラップ領域においてゲートトンネル電流が流れるだけである。これは、2桁程度チャネル領域とゲートとの間に流れるゲートトンネル電流に比べて小さく、これらのスイッチングトランジスタSW1およびSW2のゲートトンネル電流はスタンバイサイクル時十分小さくすることができる。CMOS回路IV0-IV4においては、MISトランジスタPQおよびNQが、副電源線3と副接地線4にそれぞれ結合されている。スイッチングトランジスタSW1およびSW2を流れるリーク電流ゲートトンネル電流およびサブスレッショルド電流とCMOSインバータ回路IV0-IV4におけるリーク電流が生じるだけである。スイッチングトランジスタSW1およびSW2を流れるリーク電流と、CMOSインバータ回路IV0-IV4に流れるリーク電流が平衡する電圧レベルで、副電源線3および副接地線4の電圧レベルが平衡状態となる。この場合、たとえばMISトランジスタNQにゲートトンネル電流が流れ、副接地線4にゲートトンネル電流が流れても、スイッチングトランジスタSW2はオフ状態であり、このMISトランジスタNQのゲートトンネル電流は十分に抑制される。同様、MISトランジスタPQにゲートトンネル電流が流れる場合、副電源線3は、スイッチングトランジスタSW1を介して主電源ノード1に結合されており、このMISトランジスタPQを流れるゲートトンネル電流は、スイッチングトランジスタSW1により十分抑制される。これにより、スイッチングトランジスタSW1およびSW2により、電源ノード1と接地ノード2の間のゲートトンネル電流を効果的に遮断することができ、スタンバイ状態時における消費電流を低減することができる。すなわち、これらのCMOSインバータ回路IV0-IV4を、電源ノード1および接地ノード2に直接接続する構成に比べて、これらのスタンバイサイクル時オフ状態となるスイッチングトランジスタSW1およびSW2により、十分に、ゲートトンネル電流を抑制することができる。[変更例]図2Aは、この発明の実施の形態1の変更例の構成を示す図である。この図2Aに示す構成においては、インバータ回路IV0-IV4に含まれるMISトランジスタPQおよびNQのゲート絶縁膜が、シリコン酸化膜膜厚3nmに相当する膜厚Tox1を有する。一方、電源ノード1と副電源線3の間に接続されるスイッチングトランジスタSW3が、MISトランジスタPQおよびNQのゲート絶縁膜の膜厚Tox1よりも厚いゲート絶縁膜膜厚Tox2を有する。また、副接地線4と接地ノード2の間に接続されるスイッチングトランジスタSW4も、そのゲート絶縁膜の膜厚がTox2である。他の構成は、図1Aに示す構成と同じであり、対応する部分には同一参照番号を付す。図2Bの信号波形図に示すように、制御クロック信号φおよび/φは、インバータ回路IV0-IV4のアクティブサイクルおよびスタンバイサイクルに応じて活性状態/非活性状態となる。スイッチングトランジスタSW3およびSW4は、MISトランジスタで構成されており、そのゲート絶縁膜の膜厚Toxが、膜厚Tox2と厚くなった場合、ゲートトンネル障壁が大きくなり、ゲートトンネル電流が流れにくくなる。また、ゲート絶縁膜の膜厚が厚くなった場合、スイッチングトランジスタSW3およびSW4のしきい値電圧の絶対値も大きくなり、サブスレッショルドリーク電流が抑制される。したがって、インバータ回路IV0-IV4のスタンバイ状態時においては、オフリーク電流が抑制され、応じてインバータ回路IV0-IV4におけるゲートトンネル電流が抑制されるゲートトンネル電流がスイッチングトランジスタSW3およびSW4のオフリーク電流により決定されるため。なお、図1Aおよび図2Aに示す構成において制御クロック信号φおよび/φを生成する制御回路は、その構成要素のゲート絶縁膜の膜厚を厚くする必要がある。これは、スイッチングトランジスタSW1-SW4においてゲートトンネル電流が流れ、制御回路のMISトランジスタを介して電源ノードと接地ノードの間にゲートトンネル電流による貫通電流が流れる経路が生成される可能性がある。このクロック制御回路におけるゲートトンネル電流による貫通電流を防止するため、クロック制御回路においては、ゲート絶縁膜の厚いMISトランジスタを用いて、ゲートトンネル電流による貫通電流を抑制する。ただし、スイッチングトランジスタSW3およびSW4を用いた場合、そのゲート絶縁膜が厚くされており、ゲートトンネル電流が十分抑制されるため、制御クロック信号φおよび/φを生成する回路のMISトランジスタのゲート絶縁膜の膜厚は薄くされてもよい。以上のように、この発明の実施の形態1に従えば、ゲート絶縁膜の膜厚の薄いCMOS回路の電源/接地ノードをスタンバイサイクル時オフ状態となるスイッチングトランジスタを介して電源/接地ノードに結合しており、スタンバイサイクル時、このスイッチングトランジスタのオフリーク電流のみが、CMOS回路のゲートトンネル電流の供給源となり、これらのCMOS回路を直接電源/接地ノードに接続する場合に比べて、ゲートトンネル電流を大幅に抑制することができる。[実施の形態2]図3Aは、この発明の実施の形態2に従う半導体装置の構成を概略的に示す図である。この図3においては、4段のCMOSインバータ回路が縦続接続される。これらのCMOSインバータ回路は、電源ノード1と接地ノード2に直接結合される。すなわち、PチャネルMISトランジスタPQ1-PQ4のそれぞれのソースが電源ノード1に結合され、またNチャネルMISトランジスタNQ1-NQ4のそれぞれのソースが接地ノード2に結合される。入力信号INは、図3Bに示すように、スタンバイ状態時においてはLレベルに保持され、アクティブサイクル時においてHレベルに駆動される。この入力信号INのスタンバイ状態時における論理レベルに合せて、CMOSインバータ回路において、スタンバイ状態時においてオン状態となるMISトランジスタPQ1、PQ3、NQ2およびNQ4のゲート絶縁膜の膜厚は厚くTox2に設定される。一方、スタンバイ状態時においてオフ状態となるMISトランジスタNQ1、PQ2、NQ3およびPQ4のゲート絶縁膜膜厚は、膜厚Tox1に設定される。膜厚Tox1は、シリコン酸化膜の場合、3nmナノメータである。この図3Aに示す構成においては、スタンバイ状態時においてオン状態となるMISトランジスタPQ1、NQ2、PQ3およびNQ4のゲート絶縁膜の膜厚が厚くされており、したがって、ゲートトンネル障壁が大きくなり、スタンバイ期間中のゲートトンネル電流を十分抑制することができる。図3Aに示す構成の場合、図4に示すように、たとえばPチャネルMISトランジスタPQ1において、スタンバイ状態時、入力信号INに応じてオン状態であるものの、ゲート絶縁膜が膜厚Tox2を有しており、そのゲートトンネル電流It1は十分抑制することができる。NチャネルMISトランジスタNQ1においては、オフリーク電流Ioff1が流れる。このMISトランジスタNQ1においてはオフ状態であり、そのゲートトンネル電流は十分小さい。また、MISトランジスタNQ2が、そのゲートにHレベルの信号を、スタンバイ状態時、受けてオン状態となるが、そのゲート絶縁膜の膜厚はTox2であり十分厚く、そのゲートトンネル電流It2は十分抑制することができる。この場合においても、単にMISトランジスタPQ2にオフリーク電流Ioff2が流れるだけである。したがって、このスタンバイ状態時においてオン状態となるMISトランジスタのゲート絶縁膜の膜厚を厚くすることにより、スタンバイ状態時におけるゲートトンネル電流を十分抑制することができる。オフリーク電流について適当な措置を施すことにより、スタンバイ状態時における消費電流を十分抑制することができる。また、アクティブサイクル移行時においては、ゲート絶縁膜の膜厚が薄いMISトランジスタNQ1、PQ2、NQ3およびPQ4がオフ状態からオン状態へ移行するだけであり、そのゲート絶縁膜膜厚が膜厚Tox1と薄く、しきい値電圧の絶対値も小さく高速でオフ状態からオン状態へ移行するため、この入力信号INの変化に応じて、その出力信号の状態を高速で確定状態へ駆動することができ、アクセスタイムの増大などの問題が生じない。スタンバイ状態時において各CMOSインバータ回路の出力信号が確定状態にあり、各CMOS回路の電源/接地ノードがフローティング状態となってその出力信号のレベルが不確定となり、アクティブサイクル移行時出力信号の論理状態が不確定状態となるのを防止することができる。[実施の形態3]図5は、この発明の実施の形態3に従う半導体装置の構成を示す図である。この図5においても、4段のCMOSインバータ回路を示す。これらのCMOSインバータ回路のPチャネルMISトランジスタPQ1-PQ4のバックゲートがNウェル5に共通に接続され、またそれぞれのソースが電源ノード1に接続される。NチャネルMISトランジスタNQ1-NQ4は、それぞれのソースが、接地ノード2に接続され、またそれぞれのバックゲートがPウェル6に共通に結合される。これらのNウェル5上のウェル電圧VWNおよびPウェル6上のウェル電圧VWPを動作サイクルに応じて変更する。図6は、この図5に示す半導体装置の動作を示す信号波形図である。図6に示すように、スタンバイ状態時においては、Nウェル5に与えられる電圧VWNを、高電圧Vppレベルに設定し、またPウェル6に与えられる電圧を負電圧VBBレベルに設定する。アクティブサイクル時においては、Nウェル5に与えられる電圧VWNは、電源電圧VCCレベルであり、またPウェル6へ与えられる電圧VWPは、接地電圧GNDレベルである。一般に、MISトランジスタにおいて、バックゲートバイアスが深くなった場合、この基板領域における空乏層が広がり、しきい値電圧の絶対値が大きくなる。空乏層が広がった場合、ゲート絶縁膜に印加される電界が低くなり等価的にゲート絶縁膜のキャパシタ値が大きくなるため、応じてゲート絶縁膜の印加電界が小さくなりゲートトンネル電流を抑制することができる。また、スタンバイ状態時においてNウェル5およびPウェル6へ与えられるバイアス電圧の絶対値を大きくしており、MISトランジスタPQ1-PQ4およびNQ1-NQ4のしきい値電圧の絶対値が大きくなっており、これらのサブスレッショルドリーク電流オフリーク電流も抑制することができる。したがって、ゲートトンネル電流の抑制およびオフリーク電流の抑制両者を実現でき、スタンバイ状態時における消費電流を大幅に低減することができる。また、この図5に示す構成においては、CMOSインバータ回路は、電源ノード1と接地ノード2に直接結合されており、それらの出力信号の論理レベルは確定状態にあり、アクティブサイクル移行時高速で出力信号OUTを入力信号INの電圧レベルに応じて変化させることができる。また、スタンバイ期間中MISトランジスタPQ1-PQ4およびNQ1-NQ4共通にバックゲートバイアス基板バイアスを深くしており、入力信号INのスタンバイ状態時の論理レベルにかかわらず、ゲートトンネル電流およびオフリーク電流を同時に低減することができる。図7は、この図5に示すCMOSインバータ回路の構造を概略的に示す図である。図7において、CMOSインバータ回路のMISトランジスタPQおよびNQは、P型半導体基板10表面に間をおいて形成されるNウェル11および12内にそれぞれ形成される。Nウェル12は、N型不純物領域12aを介して電源電圧Vccを受ける。このNウェル12表面に、Pウェル13が形成され、このPウェル13が、NチャネルMISトランジスタNQの基板領域として利用される。Nウェル11表面に間をおいてP型不純物領域11aおよび11bが形成され、これらの不純物領域11aおよび11bの間に、図示しないゲート絶縁膜を介してゲート電極11cが形成される。ゲート電極11c下のゲート絶縁膜は、膜厚3nmのシリコン酸化膜が与えるゲートトンネル障壁と同程度またはそれ以下のトンネル障壁を与える膜厚を有する。以下の説明において、特に断らない限り、MISトランジスタの薄いゲート絶縁膜は、3nmの膜厚のシリコン酸化膜が与えるゲートトンネル障壁と同程度またはそれ以下のゲートトンネル障壁を与える膜厚Tox1を有する。このNウェル11に形成される不純物領域11aおよび11bと、ゲート電極11cにより、PチャネルMISトランジスタPQが形成される。Nウェル11表面には、またN型不純物領域11dが形成される。このN型不純物領域11dを介して、Nウェルバイアス回路15からのウェルバイアス電圧VWNがNウェル11に与えられる。Pウェル13表面には、間をおいてN型不純物領域13aおよび13bが形成される。これらのN型不純物領域13aおよび13bの間のチャネル領域上に薄いゲート絶縁膜を介してゲート電極13cが形成される。これらのPウェル13と、N型不純物領域13aおよび13bと、ゲート電極13cにより、NチャネルMISトランジスタNQが形成される。このPウェル13表面には、また、P型不純物領域13dが形成される。このP型不純物領域13dは、Pウェルバイアス回路20からのウェルバイアス電圧VWPを受け、Pウェル13へ、ウェルバイアス電圧VWPを与える。不純物領域11bおよび13bは、出力信号OUTaを生成する出力ノードに結合され、不純物領域11aおよび13aには、それぞれ電源電圧Vccおよび接地電圧Vss=GNDが与えられる。ゲート電極11cおよび13cへは、入力信号INaが共通に与えられる。Nウェル11およびPウェル13のバイアス電圧をスタンバイサイクルおよびアクティブサイクルに応じて切換える。スタンバイサイクル時において、Nウェル11を高電圧Vppレベルに設定した場合、不純物領域11aおよび11bとNウェル11の間のPN接合が深い逆バイアス状態となり、空乏層が広がる。同様、Pウェル13においてもスタンバイ状態時負電圧VBBを印加することにより、Pウェル13とN型不純物領域13aおよび13bの間のPN接合の逆バイアス状態が深くなり、空乏層が広がる。図8Aは、MISトランジスタの、空乏層DPの分布を概略的に示す図である。この図8Aにおいて、基板領域ウェルSUBの表面のチャネル領域に反転層が形成されている場合においても、そのソース領域SRおよびドレイン領域DR周辺には、空乏層DPが形成される。この空乏層は、キャリアの存在しない領域であり、絶縁層と同様に作用し、空乏層容量Cdが基板領域SUB表面に形成される。したがって、ゲート電極GTと基板領域SUBの間のゲート絶縁膜によるゲート絶縁膜容量Cgと直列に、空乏層容量Cdが接続される。したがって、図8Bに示すように、これらのゲート絶縁膜容量Cgと空乏層容量Cdが直列に接続される場合、ゲート電圧Vgと基板電圧Vsubがこれらの容量CgおよびCdにより分圧され、ゲート絶縁膜に印加される電界が緩和され、ゲートトンネル障壁が等価的に高くなる。したがって、スタンバイ状態時において、このウェルバイアスを深くすることにより、等価的にゲート絶縁膜膜厚を厚くしゲートトンネル障壁を高くする。ゲート電極GTとドレイン領域DRの間でゲートトンネル電流が流れるが、この対向面積は十分小さく、チャネル領域からのゲートトンネル電流に比べて十分小さい。これにより、ゲートトンネル電流を確実に抑制することができる。図9は、図7に示すNウェルバイアス回路15の構成を概略的に示す図である。図9において、Nウェルバイアス回路15は、高電圧Vppを発生するVpp発生回路15aと、内部の動作サイクルを示す内部動作指示信号φACTのレベル変換を行なうレベルシフタ15bと、レベルシフタ15bからの切換制御信号φMXNに従ってVPP発生回路15aからの高電圧Vppと電源電圧Vccの一方を選択してNウェルバイアス電圧VWNを生成するマルチプレクサMUX15cを含む。内部動作指示信号φACTは、電源電圧Vccと接地電圧GND=Vssの間で変化する。レベルシフタ15bは、振幅電源電圧Vccの内部動作指示信号φACTを、振幅高電圧Vppの切換制御信号φMXNに変換する。これにより、マルチプレクサ15cにおいて、確実に、電源電圧Vccおよび高電圧Vppの一方を選択して、Nウェルバイアス電圧VWNを生成することができる。なお、高電圧Vppを発生するVpp発生回路15aは、通常の、キャパシタのチャージポンプ動作を利用する回路で構成される。また、レベルシフタ15bも、たとえば、通常のラッチ型のレベル変換回路を使用して構成される。マルチプレクサ15cには、たとえば、通常のトランスミッションゲートが用いられる。また、内部動作指示信号φACTと切換制御信号φMXNの論理レベルの対応関係は、内部動作指示信号φACTが、スタンバイ状態およびアクティブ状態を示すときの論理レベルに応じて適当に定められる。図10は、図7に示すPウェルバイアス回路20の構成を概略的に示す図である。図10において、Pウェルバイアス回路20は、負電圧VBBを発生するVBB発生回路20aと、内部動作指示信号φACTのレベル変換を行なうレベルシフタ20bと、レベルシフタ20bからの切換制御信号φMXPに従って、接地電圧GNDおよび負電圧VBBの一方を選択してPウェルバイアス電圧VWPを生成するマルチプレクサMUX20cを含む。レベルシフタ20bは、電源電圧Vccと接地電圧GNDの間で変化する内部動作指示信号φACTを、電源電圧Vccと負電圧VBBの間で変化する切換制御信号φMXPに変換する。この内部動作指示信号φACTと切換制御信号φMXPの論理レベルの対応関係は、内部動作指示信号φACTがスタンバイ状態にあるときの論理レベルおよびマルチプレクサ20cの構成に応じて適当に定められる。スタンバイ状態時においては、切換制御信号φMXPに従って、マルチプレクサ20cが、VBB発生回路20aからの負電圧VBBを選択し、アクティブサイクル時においては、マルチプレクサ20cが、切換制御信号φMXPに従って接地電圧GNDを選択する。VBB発生回路20aは、キャパシタのチャージポンプ動作を利用するチャージポンプ回路で構成され、またレベルシフタ20bは、たとえば、ラッチ型のレベル変換回路で構成される。なお、図5に示す構成においては、Pウェル6およびNウェル5の電圧をともに動作サイクルに応じて変更している。しかしながら、このPウェルおよびNウェルの一方のみ、そのバイアス電圧が動作サイクルに応じて切換えられてもよい。また、スタンバイ状態時においてオン状態となるMISトランジスタの基板バイアスのみを深くするように構成されてもよい。[変更例1]図11は、この発明の実施の形態3の変更例1の構成を概略的に示す図である。図11において、4段のCMOSインバータ回路が示される。これらのCMOSインバータ回路は、PチャネルMISトランジスタPQ1-PQ4と、NチャネルMISトランジスタNQ1-NQ4を含む。MISトランジスタPQ1-PQ4は、電源線21にソースが接続され、またMISトランジスタNQ1-NQ4は、ソースが接地線23に接続される。これらの電源線21および23は、それぞれ、電源切換回路22および24に結合される。これらの電源切換回路22および24は、内部動作指示信号φACTに従って、これらの電源線21および接地線23上の電圧PVおよびNVの電圧レベルを変更する。図12は、この図11に示す半導体装置の動作を示す信号波形図である。以下、図12を参照して図11に示す半導体装置の動作について説明する。スタンバイ状態時においては、電源切換回路22は、電源線21上の電圧PVとして接地電圧GNDを伝達し、また電源切換回路24は、接地線23に電圧NVとして電源電圧Vccを伝達する。MISトランジスタPQ1-PQ4は、そのソースが、接地電圧GNDを受け、それぞれのゲート電圧にかかわらず、オフ状態となる。また、MISトランジスタNQ1-NQ4もそれぞれソースに、電源電圧Vccを受け、それぞれのゲートの電圧レベルにかかわらず、オフ状態となる。したがって、これらのMISトランジスタPQ1-PQ4およびNQ1-NQ4においては、入力信号INの論理レベルにかかわらずゲートトンネル電流はほとんど生じない。アクティブサイクルが始まると、電源切換回路22は、電源線21上の電圧PVとして電源電圧Vccを伝達し、また電源切換回路24は、接地電圧GNDを接地線23上に電圧NVとして伝達する。したがって、この状態においては、MISトランジスタPQ1-PQ4およびNQ1-NQ4は、それぞれ電源電圧Vccおよび接地電圧GNDを両動作電源電圧とするCMOSインバータ回路として動作し、入力信号INに従って出力信号OUTを生成する。このとき、MISトランジスタPQ1-PQ4およびNQ1-NQ4はすべてゲート絶縁膜が薄い膜厚Tox1であり、高速動作を行なうことができる。この図11に示す構成においてスタンバイ状態時においてMOSトランジスタPQ1-PQ4のソース電圧を接地電圧レベルとすることにより、これらのMISトランジスタPQ1-PQ4の基板領域の空乏層が広がり、ゲート絶縁膜に印加される電界が緩和され、ゲートトンネル電流を抑制することができる。したがって、これらのMISトランジスタPQ1-PQ4はいずれも、入力信号INのスタンバイ状態時の論理レベルにかかわらず、確実に、そのゲートトンネル電流が抑制される。またMISトランジスタNQ1-NQ4においても、ソースが電源電圧Vccレベルのときには、ソース/基板が深い逆バイアスとされ、空乏層が広がり、応じてこれらのMISトランジスタNQ1-NQ4のゲート絶縁膜に印加される電界を緩和することができ、ゲートトンネル電流を抑制することができる。MISトランジスタNQ1-NQ4およびPQ1-PQ4においてゲート-ドレイン間にトンネル電流が流れる可能性があるが、このゲート-ドレイン間のトンネル電流は、また、これらの電源線21および接地線23の電圧PVおよびNVをそれぞれスタンバイサイクル時接地電圧GNDおよび電源電圧Vccに設定することにより抑制できる。また、MISトランジスタPQ1-PQ4およびNQ1-NQ4はそのしきい値電圧の絶対値が増加しており、オフリーク電流も低減され、スタンバイ状態時における消費電流を低減することができる。一般に、ゲート-ソース間のバイアス状態を通常動作時のバイアス状態よりも深い逆バイアス状態に設定することにより、通常動作時において基板バイアスを深くした状態と等価な状態が実現され、応じて、空乏層を広くし、またしきい値電圧の絶対値を大きくし、ゲートトンネル電流およびオフリーク電流を低減することができる。なお、電源切換回路22および24は、単に内部動作指示信号φACTに従って、電源電圧Vccおよび接地電圧GNDの一方をそれぞれ電源線21および接地線23へ伝達する構成を有していればよい。[変更例2]図13は、この発明の実施の形態3の変更例2の構成を概略的に示す図である。この図13に示す構成においては、電源線21に対して、内部動作指示信号φACTに応答して電源線21の電圧を切換える電源切換回路26が設けられ、また接地線23に対しても、同様、内部動作指示信号φACTに従って接地線23の電圧レベルを切換える電源切換回路28が設けられる。電源切換回路26は、スタンバイサイクル時においては、電源電圧Vccよりも低い電圧V1を電源線21に伝達し、アクティブサイクル時アクティブ状態時においては、電源線21に、電源電圧Vccを伝達する。電源切換回路28は、スタンバイサイクル時スタンバイ状態時においては、電圧V2を接地線23に伝達し、アクティブサイクル時においては、接地電圧GNDを、接地線23に伝達する。他の構成は、図11に示す構成と同じであり、対応する部分には同一参照番号を付す。この図13に示す構成においては、電圧V1は電源電圧Vccよりも低く、また電圧V2は接地電圧GNDよりも高い電圧レベルである。これらの電圧V1およびV2は互いに等しい電圧レベルであってもよい。この図13に示す半導体装置の構成においては、図14の信号波形図に示すように、スタンバイ状態時においては、電源線21の電圧PVは、電源電圧Vccよりも低くなり、また接地線23の電圧NVも、接地電圧GNDよりも高い電圧V2に設定される。MISトランジスタは、ソース電圧が変化した場合、そのゲート-ソース間電圧が低くされているため、基板効果と同様の効果が現われ、図15に示すように基板領域ウェル領域に、空乏層が広がり、先のウェル電位を変更するのと同様の効果を得ることができる。したがって、特に、電圧V1およびV2が、接地電圧GNDおよび電源電圧Vccと異なる電圧レベルであっても、電圧V1およびV2が、スタンバイサイクル時、MISトランジスタPQ1-PQ4およびNQ1-NQ4の、ゲート-ソース間電圧を、アクティブサイクル時に実現されるバイアス状態よりも深い逆バイアス状態に設定する電圧であれば同様、ゲートトンネル電流は抑制することができる。したがって、たとえば、電圧V1が負電圧VBBであり、電圧V2が、高電圧VPPであっても、同様の効果を得ることができる。電源切換回路26および28の構成は、先の図9および図10に示す構成と同様の構成を利用することができ、電圧V1およびV2の極性/電圧レベルに応じて適当なレベルシフタが必要に応じて用いられればよい。以上のように、この発明の実施の形態3に従えば、スタンバイ状態時において、基板PN接合を、アクティブサイクル時よりも深い逆バイアス状態に設定しており、空乏層をウェル領域基板領域に広げることができ、応じてゲート絶縁膜の印加電界を緩和でき、トンネル電流を抑制することができる。また、この空乏層容量により、ドレイン近傍に発生する電界が緩和され、応じてゲート-ドレイン間電界も緩和され、ゲート-ドレイン間のトンネル電流も抑制することができる。さらに、MISトランジスタのスタンバイ状態時に空乏層を広くし、等価的にしきい値電圧の絶対値を高くしており、オフリーク電流をも低減することができる。いわゆるLDDライトリドープトドレイン構造を利用することにより、ドレイン電界を緩和でき、応じてゲート-ドレイン間のトンネル電流をも抑制することができる。なお、図15においては、電圧V1/V2と電圧Vcc/GNDの間でソース電圧を切換えている。電圧V1/V2印加時においては、基板領域SUBにおいて空乏層DPが広くなる。いずれの場合においても、ソース領域SRと基板領域SUBの間のPN接合の逆バイアスが深くなり、空乏層DPが広がるためである。[実施の形態4]図16は、この発明の実施の形態4に従う半導体装置の構成を概略的に示す図である。この図16に示す構成においては、入力信号INのスタンバイサイクル時における論理レベルはLレベルであり、予め定められている。この図16においては、先の実施の形態3と同様、4段のCMOSインバータ回路を示す。スタンバイサイクル時において、オン状態となるPチャネルMISトランジスタPQ1およびPQ3は、そのバックゲート基板領域がNウェルバイアス回路15からのバイアス電圧VWNを受けるNウェル5に形成される。また、スタンバイサイクル時にオン状態となるNチャネルMISトランジスタNQ2およびNQ4も、Pウェルバイアス回路20からのウェルバイアス電圧VWPを受けるPウェル6にバックゲートが形成される。一方、スタンバイサイクル時においてオフ状態となるMISトランジスタPQ2、PQ4、NQ1およびNQ3は、それぞれのバックゲートがそれぞれのソースに接続される。すなわち、MISトランジスタPQ2およびPQ4のバックゲートが電源ノードに接続され、MISトランジスタNQ1およびNQ3のソースは接地ノード2に接続される。Nウェルバイアス回路15およびPウェルバイアス回路20は、先の図9および図10に示す構成と同様の構成を有する。また、これらのMISトランジスタPQ1-PQ4およびNQ1-NQ4は、そのゲート絶縁膜は十分薄くされている膜厚Tox1。次に、この図16に示す半導体装置の動作を図17に示す信号波形図を参照して説明する。スタンバイサイクル時またはスタンバイ状態時においては、入力信号INは接地電圧レベルのLレベルであり、またNウェル5のウェルバイアス電圧VWNが、高電圧Vppレベルに設定される。Pウェル6のウェルバイアス電圧VWPは、負電圧VBBに設定される。PチャネルMISトランジスタPQ1およびPQ3はそれぞれのゲートに、Lレベルの信号を受けていても、ウェルバイアス電圧VWNは高電圧Vppレベルであり、MISトランジスタPQ1およびPQ3のチャネル領域においては空乏層が基板領域Nウェル領域に広がっており、ゲートトンネル電流は十分に抑制される。また、NチャネルMISトランジスタNQ2およびNQ4も、Pウェル6のウェルバイアス電圧VWPが負電圧VBBレベルであり、これらのMISトランジスタPQ2およびNQ4も、チャネル領域において空乏層が広がっており、ゲートトンネル電流は生じない。アクティブ状態時においては、Nウェル5のウェルバイアス電圧VWNが電源電圧Vccレベルに設定され、またPウェル6のウェルバイアス電圧VWPが、接地電圧GNDレベルに設定される。したがって、MISトランジスタPQ1-PQ4は、同じバックゲートバイアスを受けて同一動作条件で動作し、またMISトランジスタNQ1-NQ4も、バックゲートバイアスが同じでありアクティブ期間の動作時、同一動作条件で高速で動作する。したがって、アクティブ状態時においては、入力信号INに従って高速で出力信号OUTを生成することができる。この図16に示す構成において、Nウェルバイアス回路15およびPウェルバイアス回路20は、図5の構成と比べて半数のMISトランジスタのウェル領域を駆動する。したがって、駆動すべきウェル領域の面積が半減され、これらのNウェルバイアス回路15およびPウェルバイアス回路20が駆動する負荷が軽減され、応じて消費電流が低減される。[変更例1]図18は、この発明の実施の形態4の変更例1の構成を概略的に示す図である。図18においては、入力信号INはスタンバイ時Lレベルである。このスタンバイサイクル時オン状態となるMISトランジスタPQ1およびPQ3のソースが電源線21に結合され、またスタンバイサイクル時オフ状態となるMOSトランジスタPQ2およびPQ4のソースが、電源ノード1に結合される。同様、スタンバイサイクル時オン状態となるMISトランジスタNQ2およびNQ4のソースが、接地線23に接続され、スタンバイサイクル時オフ状態となるMISトランジスタNQ1およびNQ3のソースが接地ノード2に接続される。電源線21へは、電源切換回路26または22からの電圧PVが与えられ、また接地線23へは、電源切換回路28または24からの電圧NVが与えられる。電源切換回路26は、スタンバイサイクル時には、電源線21に電圧V1または接地電圧GNDを電圧PVとして与え、また電源切換回路28は、接地線23にスタンバイサイクル時、電圧V2または電源電圧Vccを与える。アクティブサイクル時において、電源切換回路26または22は、電圧PVとして電源電圧Vccを与え、また電源切換回路28または24は、アクティブサイクル時、接地線23に電圧NVとして接地電圧GNDを与える。これらの電源切換回路26または22および28または24の構成は、図13および図11に示す構成と同じである。このMISトランジスタPQ1-PQ4およびNQ1-NQ4は、ゲート絶縁膜の膜厚Tox1を有する。この図18に示す構成においてスタンバイサイクル時においては、オン状態となるMISトランジスタPQ1およびPQ3のソースへ、アクティブサイクル時の電源電圧Vccよりも低い電圧接地電圧または電圧V1が与えられる。したがって、これらのMISトランジスタPQ1およびPQ3が、オフ状態となり空乏層が広がり、ゲートトンネル電流が抑制される。同様、MISトランジスタNQ2およびNQ4も、スタンバイサイクル時においては、それぞれのソースに、電源電圧または電圧V2が与えられ、オフ状態となる空乏層が広がる。したがって、これらのMISトランジスタNQ2およびNQ4においても、ゲートトンネル電流を十分抑制することができる。アクティブサイクル時においては、電源切換回路26または22は、電圧PVとして電源電圧Vccを電源線21に供給し、また電源切換回路28または24は、電圧NVとして接地電圧GNDを接地線23へ伝達する。したがって、この状態においては、MISトランジスタPQ1-PQ4およびNQ1-NQ4が同一動作条件で動作し、高速で入力信号INに従って出力信号OUTを変化させる。この図18に示すように、スタンバイサイクル時の入力信号INの論理レベルが予め定められている場合には、オン状態となるべきMISトランジスタを、そのソースバイアスを深くして、オフ状態に設定することにより、スタンバイ状態時におけるゲートトンネル電流を十分に抑制することができる。[実施の形態5]図19は、この発明の実施の形態5に従う半導体装置の構成を概略的に示す図である。この図19においては、電源電圧Vccを受ける主電源線30にスイッチングトランジスタSWaを介して副電源線32が接続される。スイッチングトランジスタSWaは、制御クロック信号φに応答してスタンバイサイクル時オフ状態となり、アクティブサイクル時にオン状態となる。また、接地電圧GNDVssを受ける主接地線34が設けられ、この主接地線34は、副接地線36にスイッチングトランジスタSWbを介して接続される。スイッチングトランジスタSWbは制御クロック信号/φに応答して、スイッチングトランジスタSWaと同様、スタンバイ状態時にオフ状態、アクティブ状態時にオン状態となる。この主/副電源線および主/副接地線の階層電源構成に対し、論理回路を構成するCMOSインバータ回路が配置される。入力信号INは、スタンバイ状態時においては、論理Lレベルに固定される。入力信号INをたとえば4段のCMOSインバータ回路で受ける。これらのCMOSインバータ回路は、PチャネルMISトランジスタPQa-PQdと、NチャネルMISトランジスタNQa-NQdを含む。スタンバイ状態時においてオン状態となるMISトランジスタPQaおよびPQcは、そのゲート絶縁膜の膜厚を厚く膜厚Tox2設定しかつソースを主電源線30に接続する。一方、スタンバイ状態時においてオフ状態となるMISトランジスタPQbおよびPQdは、そのゲート絶縁膜の膜厚をTox1と薄くし、かつソースを副電源線32に接続する。NチャネルMISトランジスタについても、スタンバイ状態時オン状態となるMISトランジスタNQbおよびNQdは、そのゲート絶縁膜の膜厚をTox2に設定しかつそれぞれのソースを主接地線34に接続する。スタンバイ状態時においてオフ状態となるMISトランジスタNQaおよびNQcは、ゲート絶縁膜膜厚がTox1に設定されかつソースが副接地線36に接続される。膜厚Tox2は膜厚Tox1よりも大きく、したがって、MISトランジスタPQaおよびPQcは、MISトランジスタPQbおよびPQdよりも、ゲートトンネル障壁が大きく、またMISトランジスタNQbおよびNQdは、MISトランジスタNQaおよびNQcよりもゲートトンネル障壁が大きい。次に、図19に示す半導体装置の動作を図20に示す信号波形図を参照して説明する。スタンバイ状態時においては、入力信号INはLレベルに設定され、また制御クロック信号φがHレベル電源電圧Vccレベルであり、また制御クロック信号/φが接地電圧GNDレベルのLレベルである。したがってスイッチングトランジスタSWaおよびSWbがオフ状態となり、主電源線30は副電源線32と切り離され、また副接地線36が主接地線34と切り離される。この状態においては、主電源線30から副電源線32へスイッチングトランジスタSWaを介してオフリーク電流Ioffが流れ、また副接地線36から主接地線34へ、スイッチングトランジスタSWbを介してオフリーク電流Ioffが流れる。CMOSインバータ回路においては、MISトランジスタPQa、PQc、NQbおよびNQdがオン状態である。しかしながら、これらのオン状態のMISトランジスタPQa,PQc,NQb,NQdは、ゲート絶縁膜膜厚がTox2でありゲートトンネル電流は十分に抑制される。一方、オフ状態のMISトランジスタPQb、PQd、NQaおよびNQcにおいては、ゲート絶縁膜膜厚がTox1であるものの、それぞれオフ状態蓄積状態であり、ゲートトンネル電流はほとんど生じない。これらのMISトランジスタPQb,PQd,NQaおよびNQcにおいては、オフリーク電流がドレイン-ソース間を流れる。しかしながら、これらのオフリーク電流は、スイッチングトランジスタSWaおよびSWbにより抑制され、副電源線32上の電源電圧Vccsは、このオフリーク電流および僅かなゲートトンネル電流により、電源電圧Vccよりも低い電圧レベルとなる。一方、副接地線36上の電圧Vsssは、オフリーク電流/ゲートトンネル電流により、GNDよりも高い電圧レベルとなる。これらの電圧VccsおよびVsssは、スイッチングトランジスタSWaおよびSWbと、MISトランジスタPQa-PQdおよびNQa-NQdを介して流れるオフリーク電流/ゲートトンネル電流が平衡した電圧レベルで安定化する。したがって、この副電源線32上の電圧Vccsが電源電圧Vccよりも低く、また副接地線36上の電圧Vsssも接地電圧GNDよりも高い電圧レベルであり、スタンバイ状態時においてオフ状態となるMISトランジスタPQb,PQd,NQaおよびNQcのゲート-ソース間電圧は、逆バイアス状態となり、十分に、ソース-ドレイン間のオフリーク電流が抑制される。したがって、ゲートトンネル電流の抑制およびソース-ドレイン間のオフリーク電流両者を確実に抑制して、スタンバイ状態時における消費電流を十分に低減することができる。また、この図19に示す半導体装置の構成においては、オン状態となるゲート絶縁膜膜厚の厚いMISトランジスタPQa,PQc,NQbおよびNQdは、ソースが主電源線30および主接地線34にそれぞれ接続されており、各CMOSインバータ回路の出力電圧レベルは電源電圧Vccおよび接地電圧GNDレベルに確定されており、不定状態は生じない。したがってスタンバイ状態からアクティブ状態への移行時、高速で、ゲート絶縁膜の膜厚の薄いMISトランジスタにより、入力信号INの変化に従って出力信号OUTを、論理不定状態を生じさせることなく、確実に確定状態へ駆動することができる。このアクティブサイクル移行時においては、スイッチングトランジスタSWaおよびSWbがオン状態となっており、その大きな電流駆動力により、主電源線30から副電源線32へ電流を供給し、電圧Vccsを高速で電源電圧Vccレベルに復帰させ、また主接地線34と副接地線36とを接続して、電圧Vsssを、接地電圧GNDレベルに高速で復帰させることができ、高速で、アクティブサイクル時動作して入力信号INの変化に従って出力信号OUTを確定状態へ駆動することができる。スイッチングトランジスタSWaおよびSWbは、オフ状態時におけるオフリーク電流およびゲートトンネル電流をできるだけ小さくするために、そのしきい値電圧の絶対値が大きくされまたゲートトンネル障壁が高くされる。ただし、オン状態時における電流駆動力は、このCMOSインバータ回路を高速で駆動するため十分大きくされる。図21A-Cは、スイッチングトランジスタSWaおよびSWbの構成の一例を示す図である。図21Aにおいては、ソース領域Sとドレイン領域Dの間のチャネル領域の不純物濃度を高くするため、チャネル不純物ドープを高濃度に設定し、しきい値電圧の絶対値Vthを高くする。図21Bの構成においては、スイッチングトランジスタSWSWa,SWbにおいて、ゲートG下の絶縁膜の膜厚を膜厚Tox3と厚く設定する。このゲート絶縁膜膜厚Tox3は、膜厚Tox2以上の膜厚である。これにより、スイッチングトランジスタSWa,SWbのしきい値電圧の絶対値を大きくし、また、ゲートトンネル障壁を高くする。また、図21Cに示すように、基板領域ウェル領域へ印加されるバイアス電圧Vbiasを、他のMISトランジスタよりも深くし、しきい値電圧の絶対値を大きくし、またゲートトンネル障壁を高くする。これらの図21A-Cのいずれの構成が用いられてもよく、スイッチングトランジスタSWaおよびSWbのしきい値電圧の絶対値Vthが高くされ、オフリーク電流/ゲートトンネル電流が十分に抑制されればよい。スタンバイサイクルからアクティブサイクルへの移行時においては、ゲート絶縁膜膜厚の薄いMISトランジスタがオフ状態からオン状態へ高速で移行し、各CMOSインバータ回路の出力信号を変化させるため、たとえば、ダイナミック型半導体記憶装置DRAM等におけるアクセス時間の増大などの問題は生じない。以上のように、この発明の実施の形態5に従えば、階層電源構成を利用し、かつスタンバイ状態時にオン状態となるMISトランジスタはゲート絶縁膜膜厚を厚くしかつそのソースを主電源線/主接地線に接続するとともに、スタンバイ状態時スタンバイサイクル時オフ状態となるMISトランジスタのゲート絶縁膜を薄くしかつそのソースを副電源線/副接地線に接続しており、スタンバイ状態時のオフリーク電流/ゲートトンネル電流を十分に抑制することができスタンバイ時の消費電流を低減できる。またアクセスサイクル移行時においては、ゲート絶縁膜膜厚の薄いMISトランジスタがオフ状態からオン状態へ移行し、またスタンバイ状態時において各回路の出力信号電圧レベルは確定状態にあり、出力信号が不確定状態を経ることなく高速で確定状態へ駆動され、高速で出力信号を入力信号に応じて変化させることができ、アクティブサイクル時の高速動作性は十分に保証される。[実施の形態6]図22は、この発明の実施の形態6に従う半導体装置の構成を概略的に示す図である。この図22に示す半導体装置においても、階層電源構成が用いられ、主電源線30、副電源線32、副接地線36および主接地線34が配置される。これらの階層電源上の電圧を動作電源電圧として論理回路40が、入力信号INに所定の処理を施して出力信号OUTを生成する。入力信号INは、スタンバイ状態時においては、Lレベルである。したがって論理回路40においては、先の図19に示す構成と同様、スタンバイ状態時においてオン状態となるMISトランジスタPQaおよびPQcは、そのゲート絶縁膜膜厚が厚く膜厚Tox2され、また主電源線30にそれぞれのソースが接続され、またMISトランジスタNQbおよびNQdにおいて、そのゲート絶縁膜が厚くされ、主接地線34にそれぞれのソースが接続される。スタンバイ状態時においてオフ状態となりオフリーク電流を生じさせる可能性のあるMISトランジスタPQbおよびPQdならびにNQaおよびNQcについては、それぞれのゲート絶縁膜はシリコン酸化膜の膜厚3nmに相当する膜厚Tox1と薄くされ、高速動作性を保証する。これらのMISトランジスタPQbおよびPQdは、それぞれのソースが副電源線32に接続され、またMISトランジスタNQaおよびNQcは、それぞれのソースが、副接地線36に接続される。副電源線32はスイッチングトランジスタSWaを介して主電源線30に接続され、また副接地線36はスイッチングトランジスタSWbを介して主接地線34に接続される。これらの構成は、図19に示す構成と同じである。この図22に示す実施の形態6に従う半導体装置は、さらに、この論理回路40およびスイッチングトランジスタSWaおよびSWbのレプリカ回路を含み、スタンバイ状態時、制御クロック信号φおよび/φに従って副電源線32および副接地線36の電圧レベルを所定電圧レベルに駆動する電圧調節回路42が設けられる。この電圧調節回路42は、その構成は後に詳細に説明するが、スタンバイ状態時において副電源線32および副接地線36の平衡状態の電圧を生成し、スタンバイ状態移行時に、高速で、副電源線32および副接地線36の電圧レベルを安定状態へ駆動する。したがって、アクティブサイクル移行時において、副電源線32および副接地線36の電圧レベルが、スタンバイサイクル時間が不十分で不安定な状態となるのを防止でき、応じて、アクティブサイクル開始後高速で内部動作を開始させることができる。図23に示すように、アクティブサイクル時においては、スイッチングトランジスタSWaおよびSWbはともにオン状態であり、副電源線32上の電圧Vccsは電源電圧Vccレベルにあり、また副接地線36上の電圧Vsssが、接地電圧Vssのレベルにある。図23において、時刻t0においてスタンバイサイクルに入ると、スイッチングトランジスタSWaおよびSWbはともにオフ状態となる。スイッチングトランジスタSWaおよびSWbには、オフリーク電流が流れる。一方、論理回路40においては、MISトランジスタPQbおよびPQdのオフリーク電流およびトンネルリーク電流により、副電源線32の電流を消費する。したがって、この副電源線32上の電圧Vccsは、スイッチングトランジスタSWaが供給するリーク電流オフリーク電流およびゲートトンネル電流と、これらのMISトランジスタPQbおよびPQdを流れるリーク電流が平衡した状態の電圧レベルへ緩やかに変化する。同様、副接地線36においても、電圧Vsssは、MISトランジスタNQaおよびNQcを流れるリーク電流と、スイッチングトランジスタSWbを流れるリーク電流が釣り合った状態の電圧レベルへ移行する。この電圧VccsおよびVsssの平衡電圧VceおよびVseへの移行には、リーク電流のため長時間を要し、時刻t1において、これらの電圧VccsおよびVsssが平衡電圧VceおよびVseにそれぞれ到達する。スタンバイサイクルからアクティブサイクル移行時において、比較的大きな電流駆動能力を有するスイッチングトランジスタSWaおよびSWbにより、副電源線32および副接地線36の電圧は、それぞれ電源電圧Vccおよび接地電圧Vssに復帰する。しかしながら、スタンバイサイクルに入り、時刻t1の前に、再びアクティブサイクルが始まったとき、このアクティブサイクル移行時の副電源線32および副接地線36の電圧VccsおよびVsssの電圧レベルが過渡状態時の電圧レベルであり、アクティブサイクル移行時の出発電圧レベルが異なり、したがって、副電源線および副接地線の電圧レベルの回復に要する時間が、電圧VccsおよびVsssの電圧レベルに応じて異なる。したがって、アクティブサイクル移行後、副電源線32上の電圧Vccsおよび副接地線36上の電圧Vsssが、確定状態となる時間がばらつき、トランジスタの動作速度が異なり、内部の動作タイミングのずれにより、誤動作が生じる可能性がある。そこで、図22に示すように電圧調節回路42により、常時、平衡電圧VceおよびVseを生成し、強制的に、これらの副電源線32および副接地線36の電圧をスタンバイサイクル移行後短時間で平衡電圧VceおよびVseに駆動する。これにより、スタンバイサイクル移行後、電圧VccsおよびVsssが、平衡状態に到達する時間Ttが等価的に短縮され、アクティブサイクル移行時の電圧VccsおよびVsssの出発電圧レベルを同一とすることができ、アクティブサイクル移行時の電源電圧の回復時間のばらつきをなくし、正確かつ安定な内部回路動作を保証する。図24は、図22に示す電圧調節回路42の構成を示す図である。図24において、電圧調節回路42は、平衡電圧VceおよびVseを生成するレプリカ回路42aと、レプリカ回路42aからの平衡電圧Vceに対応する基準電圧Vref1とノード42hの電圧を差動増幅する差動増幅器42bと、レプリカ回路42aからの平衡電圧Vseに相当する基準電圧Vref2とノード42iの電圧とを差動増幅する差動増幅器42cと、制御クロック信号φおよび/φに応答してスタンバイサイクル時オン状態となり、ノード42h上の電圧を副電源線32上に伝達するトランスミッションゲート42dと、制御クロック信号φおよび/φに応答してトランスミッションゲート42dと同相で導通し、ノード42i上の電圧を副接地線36上に伝達するトランスミッションゲート42eを含む。差動増幅器42bは、レプリカ回路42aの出力ノード42f上の基準電圧Vref1と、ノード42h上の電圧とを差動増幅し、その差動増幅結果をノード42hに伝達している。したがって、ノード42hには、基準電圧Vref1と同じ電圧レベルの平衡電圧Vceが生成される。差動増幅器42cも同様、レプリカ回路42aの出力ノード42g上の基準電圧Vref2とノード42iの電圧とを差動増幅して、ノード42iへ差動増幅結果を伝達している。したがって、このノード42i上の電圧も、基準電圧Vref2と同じ電圧レベルとなり、ノード42iに、平衡電圧Vseが生成される。レプリカ回路42aは、電源ノード1とノード42fの間に接続されかつそのゲートが電源ノード1に接続されるPチャネルMISトランジスタSW1rと、ノード42gと接地ノード2の間に接続されかつそのゲートが接地ノード2に接続されるNチャネルMISトランジスタSW2rと、電源ノード1とノード42gの間に接続されかつそれぞれのゲートが接地ノード2に接続されるPチャネルMISトランジスタRP1およびNチャネルMISトランジスタRN1と、ノード42fと接地ノード2の間に接続されかつそれぞれのゲートがMISトランジスタRP1およびRN1のドレインに接続されるPチャネルMISトランジスタRP2およびNチャネルMISトランジスタRN2を含む。MISトランジスタRP1およびRN2のゲート絶縁膜膜厚は厚く、膜厚Tox2に設定され、またMISトランジスタRN1およびRP2のゲート絶縁膜膜厚は、Tox1である。このレプリカ回路42aは、図22に示す論理回路40およびスイッチングトランジスタSWaおよびSWbの模擬回路である。すなわち、MISトランジスタRP1は、図22に示すMISトランジスタPQaおよびPQcを代表し、MISトランジスタRP2は、その図22に示す副電源線32に接続されるMISトランジスタPQbおよびPQdを代表する。またMISトランジスタRN1は、図22に示すMISトランジスタNQaおよびNQcを代表し、MISトランジスタRN2は、図22に示すMISトランジスタNQbおよびNQdを代表する。またMISトランジスタSW1rおよびSW2rは、図22に示すスイッチングトランジスタSWaおよびSWbを代表する。このレプリカ回路42aと図22に示す論理回路40において、MISトランジスタSW1rとMISトランジスタRP2のサイズゲート幅/ゲート長の比は、スイッチングトランジスタSWaとMISトランジスタPQbおよびPQdの合計サイズの比に等しくなるように設定される。ここで、MISトランジスタPQbおよびPQdの合計サイズは、その電流駆動能力の合計値であり、チャネル幅とチャネル長の比の合計を示す。同様、MISトランジスタSW2rとMISトランジスタRN1のサイズ比チャネル幅とチャネル長の比が、図22に示すスイッチングトランジスタSWbとMISトランジスタNQaおよびNQcの合計サイズ合計電流駆動力であり、チャネル幅とチャネル長の比の合計の比に等しくなるように設定される。MISトランジスタRP1およびRN2は、このレプリカ回路42aの比で、MISトランジスタPQaおよびPQcの合計サイズを縮小したものに対応し、またMISトランジスタRN2は、図22に示すMISトランジスタNQbおよびNQdの合計サイズを比例縮小したものに対応する。このレプリカ回路42aにおいては、副電源線32および副接地線36にスタンバイ状態時に流れる電流を模擬するように各構成要素のサイズが定められ、この定められたサイズに応じて、ある比例縮小比に従って構成要素が縮小される。スタンバイサイクル時において入力信号IN図22参照はLレベルであり、したがって、図24のレプリカ回路42aは、このスタンバイサイクル時における論理回路40を流れるスタンバイ電流および副電源線32および副接地線36の電圧をシミュレートしている。レプリカ回路42aにおいて、ノード42fの電圧Vref1は、MISトランジスタSW1rから供給されるオフリーク電流IoffcとこのMISトランジスタSW1rのゲート-ドレイン間のゲートトンネル電流の和と、MISトランジスタRP2を流れるオフリーク電流Ioff1およびゲートトンネル電流とにより決定される。MISトランジスタSW1rのゲート-ドレイン間のゲートトンネル電流は、このMISトランジスタSW1rがオフ状態であり、オフリーク電流Ioffcに比べて十分小さい。したがって、このノード42fの電圧Vref1は、近似的に、MISトランジスタSW1rのオフリーク電流IoffcとMISトランジスタRP2のオフリーク電流Ioff1が平衡する電圧レベルである。すなわち、基準電圧Vref1は、図22の論理回路40のMISトランジスタPQbおよびPQdを流れるオフリーク電流の和とスイッチングトランジスタSWaを流れるオフリーク電流が平衡した電圧Vccsの電圧レベルと等しい。また、基準電圧Vref2についても、MISトランジスタSW2rのゲートトンネル電流は無視すると、MISトランジスタRN1およびSW2rのオフリーク電流Ioff2およびIoffsが平衡する電圧レベルに維持される。オフリーク電流Ioff2およびIoffsは、図22のMISトランジスタNQaおよびNQcを流れるオフリーク電流とスイッチングトランジスタSWbを流れるオフリーク電流とそれぞれ等価である。したがって、この基準電圧Vref2は、スタンバイサイクル時において、副接地線36上の電圧Vsssが平衡する電圧レベルに等しい。基準電圧Vref1およびVref2を、差動増幅器42bおよび42cで受けて、この基準電圧Vref1およびVref2に等しい平衡電圧VceおよびVseを内部ノード42hおよび42iに生成する。スタンバイサイクル時においては、トランスミッションゲート42dおよび42eがオン状態となり、したがって副電源線32および副接地線36がそれぞれ、差動増幅器42bおよび42cにより駆動され、これらの副電源線32および副接地線36の電圧が、高速で平衡電圧VceおよびVseの電圧レベルに駆動される。したがって、図23に示すように、アクティブサイクルからスタンバイサイクル移行時において、この電圧調節回路42により、高速で副電源線32および副接地線36を平衡電圧VceおよびVseの電圧レベルに駆動することができる。したがって、スタンバイサイクルからアクティブサイクルへの移行時において、これらの副電源線32および副接地線36の電圧レベルが過渡状態から変化するのを防止でき、アクティブサイクル移行時、正確に早いタイミングで内部回路を動作させることができる。電圧調節回路42は、スイッチングトランジスタSWaおよびSWbならびに論理回路40と同一製造プロセスで形成されている。したがって、この電圧調節回路42は、この実回路に対する電源電圧Vccの変動および温度の変化をもモニタすることができ、これらの電源電圧および動作温度の変化に適応した平衡電圧VceおよびVseを生成することができ、動作環境の変動に関わらず、安定かつ正確に平衡電圧VceおよびVseを生成して、副電源線32および副接地線36上に伝達することができる。また、レプリカ回路42aを利用することにより、オフ状態のMISトランジスタを流れるゲートトンネル電流ゲート-ドレイン間電流およびオン状態のMISトランジスタを介して流れるゲートトンネル電流の影響をも確実に再現することができ、これらのゲートトンネル電流とオフリーク電流に起因するリーク電流の影響を正確にモニタして、基準電圧Vref1およびVref2を生成することができる。[変更例1]図25Aは、この発明の実施の形態6の変更例1の構成を概略的に示す図である。図25Aにおいて、主電源線30に対し、複数の副電源線32-1~32-nが設けられる。これらの副電源線32-1~32-nは、それぞれPチャネルMISトランジスタで構成されるスイッチングトランジスタSWC-1~SWC-nを介して主電源線30へ結合される。また主接地線34に対し副接地線36-1~36-nが設けられる。これらの副接地線36-1~36-nは、それぞれNチャネルMISトランジスタで構成されるスイッチングトランジスタSWS-1~SWS-nを介して主接地線34に結合される。副電源線32-iと副接地線36-iに対し、CMOS論理回路40-iが設けられるi=1-nのいずれか。スイッチングトランジスタSWC-1~SWC-nおよびSWS-1~SWS-nは、それぞれ対応のCMOS論理回路40-1~40-nの副電源線32-1~32-nに接続されるMISトランジスタおよび副接地線36-1~36-nに接続されるMISトランジスタのサイズに応じてそのサイズチャネル幅とチャネル長の比が設定される。CMOS論理回路40-1~40-nの各々は、それぞれ入力信号IN1-INnのスタンバイサイクル時における論理レベルに応じてこの副電源線、主電源線、副接地線および主接地線に対するMISトランジスタの接続が決定される。スイッチングトランジスタSWC-1~SWC-nおよびSWS-1~SWS-nのサイズを個々に対応のCMOS論理回路40-1~40-nの構成に応じて調節することにより、スタンバイサイクル時における副電源線32-1~32-nの電圧Vccs1-Vccsnを平衡電圧Vceに一致させ、また副接地線36-1~36-nの電圧Vss1-Vssnを、スタンバイサイクル時、同一の電圧Vseの電圧レベルに一致させる。したがって、図25Bに示すように、アクティブサイクル時において、これらの副電源線32-1~32-nの電圧が電圧Vccレベルであり、また副接地線36-1~36-nの電圧Vss1-Vssnがアクティブサイクル時接地電圧Vssであったとき、スタンバイサイクルに入り、制御クロック信号φがHレベル、補の制御クロック信号/φがLレベルとなり、スイッチングトランジスタSWC-1~SWC-nおよびSWS-1~SWS-nがオフ状態となったとき、ゲートトンネル電流およびオフリーク電流により、これらの副電源線32-1~32-nおよび副接地線36-1~36-nの電圧がすべて同じ平衡電圧VceおよびVseに到達する。スタンバイサイクルからアクティブサイクル移行時、副電源線32-1~32-nおよび副接地線36-1~36-nの電圧レベルがすべて同じであり、これらのCMOS論理回路40-1~40-nをアクティブサイクル時同一タイミングで動作させても、電源電圧および接地電圧の回復時間はこれらのCMOS論理回路40-1~40-nにおいて同じであり、不安定な信号によるタイミングミスマッチによる誤動作が発生するのを防止することができる。図26は、図25Aに示すCMOS論理回路40-ii=1-nの構成の一例を示す図である。図26において、このCMOS論理回路40-iは、PチャネルMISトランジスタPQ1-PQ4と、これらのMISトランジスタPQ1-PQ4と直列に接続されるNチャネルMISトランジスタNQ1-NQ4を含む。スタンバイサイクル時において入力信号INがLレベルであり、MISトランジスタPQ1およびPQ3は、ソースが主電源線30に接続され、MISトランジスタPQ2およびPQ4は、ソースが副電源線32-iに接続される。同様、MISトランジスタNQ1およびNQ3は、ソースが副接地線36-iに接続され、MISトランジスタNQ2およびNQ4は、それぞれのソースが主接地線34に接続される。MISトランジスタNQ1、NQ3およびPQ2およびPQ4は、スタンバイサイクル時オフ状態となるため、そのゲート絶縁膜は薄くされ膜厚Tox1、一方、スタンバイサイクル時にオン状態となるMISトランジスタPQ1、PQ3、NQ2およびNQ4のゲート絶縁膜の膜厚が膜厚Tox2と厚くされる。副電源線32-iと主電源線30の間のスイッチングトランジスタSWC-iは、オフリーク電流/ゲートトンネル電流が、スタンバイサイクル時、MISトランジスタPQ2およびPQ4を介して流れるリーク電流オフリーク電流とゲートトンネル電流の和と平衡するようにそのサイズチャネル幅とチャネル長の比が設定される。またスイッチングトランジスタSWS-iが、スタンバイサイクル時、MISトランジスタNQ1およびNQ3を介して流れるリーク電流とそのオフリーク電流およびゲートトンネル電流が平衡するようにサイズチャネル幅とチャネル長の比:W/Lが設定される。スタンバイサイクル時においては、MISトランジスタPQ1およびPQ3はオン状態である。しかしながら、ゲート絶縁膜膜厚がTox2であり、ゲートトンネル電流はほぼ抑制される。ゲート絶縁膜の薄いMISトランジスタPQ2およびPQ4においては、スタンバイサイクル時オフ状態であり、オフリーク電流が図26の矢印で示すようにドレイン-ソース間に流れる。このときまた、ゲートトンネル電流がゲート-ドレイン間に流れる。しかしながら、MISトランジスタPQ2およびPQ4はスタンバイサイクル時オフ状態であり、このゲートトンネル電流は極めて小さい。MISトランジスタNQ1およびNQ3においては、ゲートトンネル電流がドレインからゲートへ流れ、かつドレイン-ソース間にオフリーク電流が流れる。これらのMISトランジスタNQ1およびNQ3のゲートトンネル電流は十分小さな値である。またこのゲートトンネル電流は、副接地線36-iの電流にはほとんど影響を及ぼさない。したがって、ほぼ、オフリーク電流のファクタのみを考慮して、スイッチングトランジスタSWC-iおよびSWS-iのサイズを調節することにより、副電源線32-iおよび副接地線36-iのスタンバイサイクル時の電圧を所定の電圧レベルに設定することができる。このサイズ調節時には、サブスレッショルド電流を求める式を用いて、MISトランジスタPQ2およびPQ4のオフリーク電流の和が、スイッチングトランジスタSWC-iを介して流れるオフリーク電流とが等しくなるように、スイッチングトランジスタSWC-iのサイズが求められるスタンバイサイクル時の電圧Vccsの電圧レベルが所定の平衡値に到達する。スイッチングトランジスタSWS-iについても同様である。[変更例2]図27は、この発明の実施の形態6の変更例2の構成を概略的に示す図である。図27においては、CMOS論理回路40-1~40-nの電源系統副電源線および副接地線に対し共通に電圧調節回路52が設けられる。CMOS論理回路40-1~40-nおよびスイッチングトランジスタSWC-1~SWC-nおよびSWS-1~SWS-nは、図25Aに示す構成と同じである。したがって、スタンバイサイクル時においては、これらの副電源線32-1~32-nの電圧が平衡電圧Vceに等しくなるようにスイッチングトランジスタSWC-1~SWC-nのサイズチャネル幅とチャネル長の比が調節され、また副接地線36-1~36-nの電圧が平衡電圧Vseになるように、これらのスイッチングトランジスタSWS-1~SWS-nのサイズが調節される。これらの構成は、図25Aに示す構成と同じである。副電源線32-1~32-nおよび副接地線36-1~36-nに共通に電圧調節回路52が設けられる。この電圧調節回路52は、1つのCMOS論理回路および対応のスイッチングトランジスタSWCおよびSWSに対するレプリカ回路を含み、スタンバイサイクル時の平衡電圧VceおよびVseを生成する。この電圧調節回路52の構成は、先の図24に示す構成と同じであり、平衡電圧VceおよびVseをレプリカ回路のリーク電流に基づいて生成する。制御クロック信号/φに応答してスタンバイサイクル時導通するトランスファゲートまたはトランスミッションゲートPX1-PXnを介して電圧調節回路52の出力電圧Vceが副電源線32-1~32-nに伝達される。また、この電圧調節回路52からの平衡電圧Vseは、制御クロック信号φに応答してスタンバイサイクル時導通するトランスファゲートまたはトランスミッションゲートNX1-NXnを介して副接地線36-1~36-nに伝達される。図27においては、トランスファゲートPX1-PXnを、PチャネルMISトランジスタで示し、トランスファゲートNX1-NXnをNチャネルMISトランジスタで示す。これらのトランスファゲートPX1-PXnおよびNX1-NXnは、CMOSトランスミッションゲートで構成されてもよい。副電源線32-1~32-nのスタンバイサイクル時の平衡電圧は同じとなるようにスイッチングトランジスタSWC-1~SWC-nのサイズが調節されており、また副接地線36-1~36-nのスタンバイサイクル時の平衡電圧が同じとなるように、スイッチングトランジスタSWS-1~SWS-nのサイズが調節されている。したがって、スタンバイサイクル時に最終的に到達する副電源線32-1~32-nの電圧および副接地線36-1~36-nの電圧はすべて同じである。したがって、スタンバイサイクル時1つの電圧調節回路52からの平衡電圧VceをトランスファゲートPX1-PXnを介して、副電源線32-1~32-nへ伝達し、またトランスファゲートNX1~NXnを介して副接地線36-1~36-nへ伝達することにより、これらの副電源線32-1~32-nの電圧を高速で平衡電圧Vceレベルに駆動でき、また、副接地線36-1~36-nの電圧も、スタンバイサイクル時、高速で平衡電圧Vseへ駆動することができる。したがって、スタンバイサイクルからアクティブサイクル移行時、これらの副電源線32-1~32-nの電圧レベルがすべて同一であり、また副接地線36-1~36-nのスタンバイサイクルからアクティブサイクル移行時の電圧レベルをすべて同一とすることができ、スタンバイサイクルの時間長さに起因する、これらの副電源線32-1~32-nの電圧レベルのばらつきおよび副接地線36-1~36-nの電圧レベルのばらつきを防止でき、アクティブサイクル移行後早いタイミングで、これらのCMOS論理回路40-1~40-nの動作電源電圧を安定化させることができ、内部回路の動作の安定性を保証することができる。[変更例3]図28は、この発明の実施の形態6の変更例3の構成を概略的に示す図である。この図28に示す構成は、図25Aに示す構成と以下の点において異なっている。すなわち副電源線32-1~32-nの間に、制御クロック信号発生回路54からの制御クロック信号φおよび/φに応答してスタンバイサイクル時導通するトランスミッションゲートCTM1、CTM2、...、CTMn-1が設けられる。また、副接地線36-1~36-nに対しても、制御クロック信号発生回路54からの制御クロック信号φおよび/φに応答してスタンバイサイクル時導通するトランスミッションゲートSTM1、STM2、...、STMn-1が設けられる。したがって、スタンバイサイクル時においては、これらのトランスミッションゲートCTM1~CTMn-1により、副電源線32-1~32-nが相互接続され、またトランスミッションゲートSTM1~STMn-1により、副接地線36-1~36-nが相互接続される。他の構成は、図25Aに示す構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。制御クロック信号発生回路54は、内部動作指示信号φACTに従って、制御クロック信号φおよび/φを生成する。スタンバイサイクル時においては、副電源線32-1~32-nの平衡電圧の電圧レベルは同じとなるようにスイッチングトランジスタSWC-1~SWC-nのサイズが調節されており、また副接地線36-1~36-nの平衡電圧も、スタンバイサイクル時同じとなるように、スイッチングトランジスタSWS-1~SWS-nがサイズが調節されている。したがって、スタンバイサイクル時、トランスミッションゲートCTM1-CTMn-1により、副電源線32-1~32-nを相互接続し、またトランスミッションゲートSTM1-STMn-1により、副接地線36-1~36-nを相互接続することにより、これらの副電源線32-1~32-nのスタンバイサイクル時の電圧を、同一の平衡電圧レベルに安定化させることができ、また副接地線36-1~36-nについても、同様、平衡電圧Vseに安定化させることができる。したがって、スタンバイサイクル時において、副電源線32-1~32-nの電圧レベルが確実に同一レベルに設定され、また副接地線36-1~36-nの電圧レベルも、確実にスタンバイサイクル時同一電圧レベルに設定されており、スタンバイサイクルからアクティブサイクル移行時において、各副電源線32-1~32-nおよび副接地線36-1~36-nの電圧回復時間を同じとすることができ、アクティブサイクルにおけるCMOS論理回路40-1~40-n各々の動作開始タイミングを揃えることができ、安定なかつ正確な内部動作を保証することができる。また、高速で、これらの副電源線32-1~32-nおよび副接地線36-1~36-nの電圧を、平衡電圧レベルに安定化させることができ、この平衡電圧時においては、CMOS論路回路40-1~40-nのスタンバイ電流オフリーク電流およびゲートトンネル電流が最小化されており、スタンバイサイクル時における消費電流を最小に設定することができる。[変更例4]図29は、この発明の実施の形態6の変更例4の構成を概略的に示す図である。この図29に示す構成は図28に示す構成と以下の点において異なっている。すなわち、電圧調節回路52からの平衡電圧VseおよびVceがスタンバイサイクル時それぞれ副接地線36-nおよび副電源線32-nに伝達される。これらの副接地線36-1~36-nはトランスミッションゲートSTM1-STMn-1によりスタンバイサイクル時相互接続されており、また副電源線32-1~32-nも、スタンバイサイクル時トランスミッションゲートCTM1-CTMn-1により相互接続される。したがって、スタンバイサイクル時、この電圧調節回路52からの平衡電圧VseおよびVceをそれぞれ副接地線および副電源線に伝達することにより、高速で副電源線32-1~32-nの電圧を平衡電圧Vceに到達させることができ、また副接地線36-1~36-nも、スタンバイサイクル時高速で、平衡電圧Vseに駆動することができる。ここで、電圧調節回路は、レプリカ回路を含むモニタ回路52aと、制御クロック信号φおよび/φに応答して平衡電圧VseおよびVceをそれぞれ副接地線36-nおよび副電源線32-nに伝達するトランスミッションゲート52bおよび52cを含む。モニタ回路52aは、CMOS論理回路40-1~40-nに対するレプリカ回路を含み、その構成は、図24に示す構成と同様であり、レプリカ回路と差動増幅器両者を含む。したがって、この図29に示す構成を利用することにより、スタンバイ期間の長さが短く、副電源線32-1~32-nおよび副接地線36-1~36-nの電圧レベルが異なる状態を防止することができ、アクティブサイクル移行時、早いタイミングで内部回路動作を安定に動作させることができる。また、高速で、副電源線32-1~32-nおよび副接地線36-1~36-nを平衡電圧に到達させており、CMOS論理回路40-1~40-nのスタンバイ電流を高速で最小値に駆動することができ、応じてスタンバイサイクル時の消費電流を低減することができる。以上のように、この発明の実施の形態6に従えば、電圧調節回路で副電源線/副接地線を高速でスタンバイサイクル時平衡電圧に駆動するかまたは、副電源線/副接地線の平衡電圧を同じ電圧レベルに設定しており、アクティブサイクル移行時、スタンバイサイクル期間長さに起因する動作電源電圧回復時間のばらつきを防止でき、高速で、内部回路動作を安定にアクティブサイクル移行時行なうことができる。[実施の形態7]図30は、この発明の実施の形態7において用いられるSOIシリコンオンインシュレータ構造のCMOSインバータ回路の断面構造を概略的に示す図である。図30において、SOI構造のMISトランジスタは、シリコンSi基板60表面に形成される埋込酸化膜絶縁膜61表面の半導体層に形成される。この埋込酸化膜61上に、間をおいてN型不純物領域63aおよび63bが形成される。これらのN型不純物領域63aおよび63bの間に、P型不純物領域が形成される。このP型不純物領域65上にゲート絶縁膜69aを介してゲート電極67が形成される。不純物領域63a,63bおよび65、ゲート絶縁膜69aおよびゲート電極67により、NチャネルMISトランジスタが形成される。P型不純物領域65は、ボディ領域と呼ばれ、このNチャネルMISトランジスタの基板領域として作用する。このボディ領域65へ、後に説明するようなバイアス電圧が印加される。この埋込酸化膜絶縁膜61上には、さらに、P型不純物領域64aおよび64bが間をおいて形成され、またこれらの不純物領域64aおよび64bの間にN型不純物領域66が形成される。N型不純物領域66上にゲート絶縁膜69bを介してゲート電極68が形成される。不純物領域63bおよび64aの間には、たとえばシリコン酸化膜で形成される素子分離用の絶縁膜62bが形成される。また不純物領域63aおよび64bの外側には、たとえばシリコン酸化膜で形成される素子分離用の絶縁膜62aおよび62cがそれぞれ形成される。不純物領域64a,64b,66、ゲート絶縁膜69bおよびゲート電極68によりPチャネルMISトランジスタが形成される。不純物領域66は、このPチャネルMISトランジスタの基板領域として機能し、またボディ領域と呼ばれる。このようなSOI構造のトランジスタは、接合容量が小さく、また基板リーク電流も生じないため埋込酸化膜絶縁膜が形成されているため、高速動作しかつリーク電流も少ないという利点を有している。しかしながら、このようなSOI構造のトランジスタにおいても、ゲート絶縁膜69aおよび69bの膜厚を、たとえば3.0nmに薄くした場合、ゲートトンネル電流が生じる。図31Aは、図30に示すNチャネルMISトランジスタの平面レイアウトを概略的に示す図である。図31においては、T字形状にゲート電極層67が配設され、不純物領域63aおよび63bが、その下部に形成されるP型不純物領域により分離される。また、これらのN型不純物領域63aおよび63bに対向して、高濃度P型不純物領域70が形成される。この高濃度P型不純物領域70は、ゲート電極67下部に形成されるボディ領域のP-型不純物領域65に結合されてバイアス電圧Vbpを伝達する。図31Bは、この図31Aに示すMISトランジスタの空乏層および反転層の分布を概略的に示す図である。図31Bにおいて、不純物領域63aおよび63bがそれぞれソースおよびドレインとして作用する。この場合、反転層はソース領域の不純物領域63aから、ドレイン領域の不純物領域63bに向かって徐々にその厚さが薄くされる。この反転層71の下部に、空乏層72が形成される。空乏層72は、不純物領域63aから徐々に離れるに従ってその膜厚が薄くされるゲート電極67からの印加電圧の影響による。次いで、ドレインの不純物領域63bに近づくと、このドレイン電界により空乏層72の厚さがまた増加する。空乏層および反転層が形成されるボディ領域には、不純物領域70を介してバイアス電圧Vbpが印加される。このボディ領域をバイアス電圧Vbpを印加することにより、いわゆる基板浮遊効果を防止でき、残留電荷の影響を防止することができる。また、この図31Bに示すようにボディ領域においては、空乏層72が、ボディ領域の一部に形成されるだけであり、この図31AおよびBに示すSOI構造のMISトランジスタは、部分空乏型MISトランジスタと呼ばれる。図32は、SOI構造MISトランジスタの他の平面レイアウトを概略的に示す図である。この図32に示すレイアウトにおいては、不純物領域63aおよび63bが、ゲート電極層67下部に形成されるP型不純物領域により分離される。また、このゲート電極67は、図32の水平方向に延在するゲート電極部分により、不純物領域63aと高濃度P型不純物領域73とが分離される。この不純物領域73と不純物領域63の間には、P型不純物領域が形成される。この不純物領域73は、トの字形のゲート電極67下部に形成されるP型不純物領域に電気的に接続され、ボディ領域にバイアス電圧Vbpを伝達する。この図32に示すような配置であってもボディ領域にバイアス電圧Vbpを伝達することができる。この図32に示す構成においても同様、部分空乏型MISトランジスタが実現される。PチャネルMISトランジスタは、図31Aおよび図32において、P型とN型とを入れ替えることにより、その平面レイアウトが得られる。本実施の形態7においては、このSOI構造の部分空乏型MISトランジスタを利用する。図33Aは、この発明の実施の形態7に従う半導体装置の構成の一例を示す図である。図33Aにおいては、SOIトランジスタを構成要素とするCMOS回路が使用される。このCMOS回路は、4段のCMOSインバータIV1-IV4を含む。これらのCMOSインバータIV1-IV4は、SOI構造のPチャネルMISトランジスタSPQ1-SPQ4と、SOI構造のNチャネルMISトランジスタSNQ1-SNQ4を含む。これらのMISトランジスタSPQ1-SPQ4およびSNQ1-SNQ4は、そのゲート絶縁膜の膜厚が、膜厚3nmのシリコン酸化膜と同程度のゲートトンネル障壁を与える膜厚Toxである。この場合、オン状態のMISトランジスタを介してゲートトンネル電流が大きく流れる。これを防止するため、これらのMISトランジスタSPQ1-SPQ4のNボディ領域が共通に結合され、そのNボディ領域76の電圧がスタンバイサイクルおよびアクティブサイクルに応じて切換えられる。また、MISトランジスタSNQ1-SNQ4においても、このPボディ領域75の電圧レベルが同様、スタンバイサイクルおよびアクティブサイクルに応じて切換えられる。すなわち、このNボディ領域76へは、スタンバイサイクル時、MISトランジスタSPQ1-SPQ4をオフ状態とするバイアス電圧が印加され、また、アクティブサイクル時においては、これらのMISトランジスタSPQ1-SPQ4のNボディ領域76のバイアスを浅くして、これらのMISトランジスタSPQ1-SPQ4を高速で動作させる。また、MISトランジスタSNQ1-SNQ4においても、このPボディ領域75のバイアス電圧を、スタンバイサイクル時には深くしてMISトランジスタSNQ1-SNQ4をオフ状態に設定して、オフリーク電流およびゲートトンネル電流を低減する。一方、アクティブサイクル時においては、このPボディ領域75のバイアスを浅くして、MISトランジスタSNQ1-SNQ4を高速で動作させる。この図33Aに示す構成においては、入力信号INのスタンバイサイクル時の論理レベルは不確定であってもよい。Nボディ領域76およびPボディ領域75のバイアス電圧により、これらのMISトランジスタSPQ1-SPQ4およびSNQ1-SNQ4をすべてオフ状態として、ゲートトンネル電流およびオフリーク電流をともに低減する。図33Bは、この図33Aに示す半導体装置の動作を示す信号波形図である。まず図33Bに示すように、スタンバイサイクル時においては、Nボディ領域76へは、高電圧Vppが印加され、これらのMISトランジスタSPQ1-SPQ4のしきい値電圧の絶対値を大きくしてこれらをすべて、ゲートに与えられる電圧レベルにかかわらずオフ状態に設定する。Nボディ領域76において、絶縁膜界面では、この高電圧Vppにより、ゲートにLレベルの信号を受けるMISトランジスタSPQ1-SPQ4であっても、反転層は形成されず、ゲートトンネル電流は生じない。せいぜいゲート-ドレイン間のトンネル電流が生じるだけであるが、これは極めて微小であり、ほぼ無視することができる。また、NチャネルMISトランジスタSNQ1-SNQ4においても、スタンバイサイクル時Pボディ領域75には、負電圧VBBが印加され、これらのMISトランジスタSNQ1-SNQ4はオフ状態となり、ゲートトンネル電流は十分に抑制される。一方、アクティブサイクル時においては、Nボディ領域76へは、電源電圧Vccが印加され、またPボディ領域75には、接地電圧GND=Vssが印加される。MISトランジスタSPQ1-SPQ4およびSNQ1-SNQ4においては、バックゲートとソースが同一電位であり、しきい値電圧の絶対値は十分小さくなり、またSOI構造のトランジスタの特性により、基板リーク電流も生じずまた接合容量も小さいため、このアクティブサイクル時、高速で動作する。[変更例]図34Aは、この発明の実施の形態7の変更例の構成を示す図である。この図34Aに示す構成において、入力信号INはスタンバイサイクル時Lレベルに固定される。この入力信号INのスタンバイサイクル時の論理レベルに応じて、スタンバイサイクル時オン状態となるMISトランジスタSPQ1およびSPQ3は、そのボディ領域が共通にNボディ領域76に結合される。一方、スタンバイサイクル時オフ状態となるMISトランジスタSPQ2およびSPQ4は、そのボディ領域が電源ノードに結合され、そのソースと同一電圧レベルに保持される。同様、NチャネルMISトランジスタSNQ1-SNQ4においても、スタンバイサイクル時オン状態となるMISトランジスタSNQ2およびSNQ4は、そのボディ領域がPボディ領域75に共通に結合され、またスタンバイサイクル時オフ状態となるMISトランジスタSNQ1およびSNQ3はそのボディ領域が接地ノードに結合され、ソースおよびボディ領域が同一電圧に保持される。これらのMISトランジスタSPQ1-SPQ4およびSNQ1-SNQ4は、すべてSOI構造のトランジスタであり、またそのゲート絶縁膜膜厚は薄くToxされている。そのスタンバイサイクル時においては図34Bに示すように、Nボディ領域76へ高電圧Vppを印加しPボディ領域75へ負電圧VBBを印加する。入力信号INがLレベルであるものの、このNボディ領域76の高電圧Vppにより、MISトランジスタSPQ1およびSPQ3がオフ状態となり、ゲートトンネル電流が抑制される。また、MISトランジスタSNQ2およびSNQ4においても、Pボディ領域75が負電圧であり、MISトランジスタSNQ2およびSNQ4はオフ状態であり、ゲートトンネル電流は抑制される。したがって、入力信号INのスタンバイサイクル時の論理レベルがわかっている場合、スタンバイサイクル時オン状態となるMISトランジスタのボディ領域のバイアスを深くすることにより、ゲート絶縁膜膜厚が薄い場合でもゲートトンネル電流を抑制することができる。アクティブサイクル時においては、Nボディ領域76は電源電圧Vccを受け、またPボディ領域75が、接地電圧GND=Vssを受ける。したがって、これらのMISトランジスタSPQ1-SPQ4およびSNQ1-SNQ4は、高速で入力信号INに従って動作して出力信号OUTを生成する。なお、この実施の形態7において、Nボディ領域76およびPボディ領域75の電圧を切換える構成は、先の図7において示したウェルバイアス回路の構成を利用することができる。また、これらのSOI構造のMISトランジスタを利用する半導体装置においては、階層構造の電源配置を利用することにより、オフリーク電流を低減でき、また、ウェルバイアスを深くされたトランジスタは、ソースが主電源線または主接地線に接続されるため、内部ノードの電圧レベルを確定状態にスタンバイサイクル時保持することができウェルバイアスが深くされたトランジスタを介してリーク電流が流れるため、アクティブサイクル移行時、出力信号OUTが論理不確定状態となるのを防止することができ、高速かつ正確な動作を保証することができる。以上のように、この発明の実施の形態7に従えば、SOI構造のトランジスタのボディ領域を動作サイクルに応じてそのバイアスを変更しており、薄いゲート絶縁膜のSOI構造のトランジスタを用いても、ゲートトンネル電流を抑制し、高速かつ低消費電流で動作する半導体装置を得ることができる。[実施の形態8]図35は、この発明の実施の形態8において用いられる埋込チャネルMISトランジスタの断面構造を概略的に示す図である。図35において、埋込チャネルMISトランジスタは、基板領域80表面に間をおいて形成される不純物領域81および82と、これらの不純物領域81および82の間のチャネル領域上に形成される薄いゲート絶縁膜83と、薄いゲート絶縁膜83上に形成されるゲート電極84を含む。埋込チャネルMISトランジスタにおいては、導通時、チャネル反転層85は、この基板表面から少し離れた基板領域内において形成される。チャネル領域表面においては空乏層86がソースからドレイン領域に向かって広がる。またチャネル反転層85下には、空乏層87が形成される。この表面に形成される空乏層容量が等価的にゲート絶縁膜83により形成される容量に付加される。したがって、ゲートトンネル電流に対するゲート絶縁膜膜厚が等価的に厚くなり、反転層85とゲート電極84の間のトンネル電流を抑制することができる。この埋込チャネルMISトランジスタを、したがって、ゲートトンネル障壁の大きなMISトランジスタとして使用することができる。すなわちゲート絶縁膜膜厚の厚いMISトランジスタに代えて埋込みチャネルMISトランジスタを利用することができる。図36AおよびBは、NチャネルMISトランジスタのチャネル領域の不純物濃度プロファイルを概略的に示す図である。図36Aにおいては、ゲート電極としてP型ポリシリコンゲートを利用した場合のチャネル不純物濃度プロファイルを示す。Pポリシリコンをゲート電極として用いた場合、ゲートとP型基板の仕事関数の差が少なく、空乏層ができにくい。しきい値電圧を調節するために表面には、N型不純物濃度が注入され、次いで深い部分に、反転層形成のためのP型不純物濃度が高濃度にドープされる。したがって、この場合、P型基板領域のチャネル領域表面はN型領域であり、導通時、このN型不純物領域には空乏層が形成され、またP型不純物領域に反転層が形成される。この反転層領域がチャネルであり、埋込チャネル型NチャネルMISトランジスタとしてこのN-MISトランジスタを使用することができる。図36Bは、NチャネルMISトランジスタに対しNポリシリコンゲートを用いた際の不純物濃度プロファイルを示す図である。Nポリシリコンゲートを用いた場合、ゲートとP型半導体基板領域の仕事関数の差が大きく、空乏層が容易に形成される。したがって、この場合、チャネル領域に高濃度にP型不純物領域を形成して、反転層を形成する。表面のP型不純物の濃度によりしきい値電圧の調整が行なわれる。チャネル領域は、P型半導体基板領域表面に形成され、表面チャネル型NチャネルMISトランジスタが形成される。図37Aは、N型半導体基板領域を使用するPチャネルMISトランジスタのチャネル領域の不純物濃度プロファイルを示す図である。Nポリシリコンゲートがゲート電極として使用される。Nポリシリコンをゲート電極として用いた場合、ゲートとN型半導体基板領域の間の仕事関数の差が小さく、空乏層が形成されにくい。したがって、空乏層をできやすくかつしきい値電圧の調節を行なうため、このチャネル領域表面にはP型不純物濃度が注入され、それより深い領域にN型不純物のピーク濃度領域が形成される。したがって、このNポリシリコンゲートを用いたMISトランジスタにおいては、導通時、P型不純物領域が空乏層として機能し、N型不純物注入領域が反転層として機能する。したがって、この図37Aにおいては、埋込チャネル型PチャネルMISトランジスタが形成される。また、図37Bに示すように、N型半導体基板領域表面上にPポリシリコンゲートを形成した場合、このゲート電極と基板領域との仕事関数の差は大きく空乏層が容易に形成される。チャネル領域表面に、しきい値電圧調整のためのN型不純物を注入し、内部に、反転層形成のためのピーク濃度を有するN型不純物領域を形成する。この図37Bに示す構成の場合、導通時、表面のN型不純物領域全体にわたって反転層が形成される。Pポリシリコンゲートを用いた場合、表面チャネル型PチャネルMISトランジスタが形成される。ここで、表面チャネル型MISトランジスタにおけるピーク濃度領域は、ほぼソース/ドレイン拡散層の接合深さと同程度の深さの領域であり、短チャネル効果および基板バイアス効果増大を抑制する。したがって、図36Aおよび図37Aに示す不純物濃度プロファイルを有するMISトランジスタを使用することにより、埋込チャネル型MISトランジスタを実現でき、応じてゲートトンネル電流を抑制することができる。図38Aは、この発明の実施の形態8に従う半導体装置の一例を示す図である。この図38Aに示す構成は、図3に示す構成に対応し、図3に示す構成においてゲート絶縁膜膜厚がTox2のMISトランジスタに代えて、埋込チャネル型のMISトランジスタBQ1-BQ4が用いられる。入力信号INは、図38Bに示すように、スタンバイサイクル時においてはLレベルであり、このスタンバイサイクル時にオン状態となるMISトランジスタに、埋込チャネル型のMISトランジスタBQ1-BQ4を用いる。ゲート絶縁膜の膜厚が薄い膜厚Tox1であっても、これらのMISトランジスタBQ1-BQ4は、埋込チャネル型MISトランジスタであり、オン状態時においては、表面に空乏層が形成されており、その空乏層とゲート絶縁膜とによる等価的なゲート容量が大きく、ゲートトンネル障壁は十分大きくでき、ゲートトンネル電流は生じない。[変更例]図39Aは、この発明の実施の形態8の変更例の構成を示す図である。この図39Aに示す構成は、図19に示す半導体装置に対応する。図39Aにおいては、入力信号INは、図39Bに示すように、スタンバイサイクル時Lレベルである。この場合、スタンバイサイクル時においてオン状態となるMISトランジスタに、埋込チャネル型MISトランジスタBQa、BQb、BQcおよびBQdが用いられる。これらのMISトランジスタBQa-BQdは、それぞれ、図19に示すMISトランジスタPQa、NQb、PQc、およびNQdに対応する。埋込チャネル型MISトランジスタBQa-BQdは、ゲート絶縁膜膜厚はTox1である。制御クロック信号φおよび/φは、スタンバイ期間中、図39Bに示すように、それぞれ、HレベルおよびLレベルである。したがって、スイッチングトランジスタSWaおよびSWbは、スタンバイサイクル時においてはオフ状態であり、ゲート絶縁膜膜厚Tox1のMISトランジスタPQbおよびPQd、NQaおよびNQcにおいては、ゲートトンネル電流はほとんど生じず、またオフリーク電流が抑制される。一方、ゲート絶縁膜膜厚Tox1の埋込チャネル型MISトランジスタBQa-BQdは、スタンバイサイクル時オン状態となるものの、そのチャネル領域表面に形成される空乏層によりゲート絶縁膜が等価的に厚くされ、応じてゲートトンネル電流が抑制される。したがって、スタンバイサイクル時においてオン状態となるMISトランジスタに、埋込チャネル型MISトランジスタBQa-BQdを利用することにより、そのゲート絶縁膜厚が薄い場合でも、十分にゲートトンネル電流を抑制することができる。また、電源スイッチングトランジスタSWaおよびSWbも、ゲート絶縁膜の薄い埋込チャネル型MISトランジスタであってもよい。また、埋込チャネル型MISトランジスタは、実施の形態1から7におけるゲートトンネル電流を生じる可能性のあるMISトランジスタに適用できる。以上のように、この発明の実施の形態8に従えば、ゲートトンネル電流を生じさせる可能性のあるMISトランジスタに、埋込チャネル型MISトランジスタを使用しており、確実に、このゲートトンネル電流を抑制することができスタンバイ期間中の、半導体装置の消費電力を低減することができる。[実施の形態9]図40Aは、この発明の実施の形態9において用いられるNチャネルMISトランジスタの断面構造を概略的に示す図である。図40Aにおいて、NチャネルMISトランジスタは、P型半導体基板90表面に、間をおいて形成されるN型不純物領域91aおよび91bと、これらの不純物領域91aおよび91bの間のチャネル領域上にゲート絶縁膜94を介して形成されるゲート電極92を含む。このゲート電極92にはN型不純物がドープされるが、そのドープ量は通常の表面チャネル型MISトランジスタのNドープポリシリコンゲートの場合よりも少し少なくされる。このNドープポリシリコンをゲート電極92として用いた場合、P型基板90のチャネル領域には、このMISトランジスタの導通時、反転層93が形成される。このとき、ゲート電極92においては、ゲート絶縁膜94と接触する部分において、空乏層92aがより広く形成される。これは、Nドープポリシリコンをゲート電極92として用いた場合、Nドープポリシリコンをゲート電極として用いた場合に比べて、導通時のエネルギバンドベンディングが大きくなり、空乏層ができやすくなるためである。この空乏層92aは、電荷の存在しない領域であり、絶縁膜として作用するため、ゲート絶縁膜94および広い空乏層92aが、このゲート電極92と反転層93の間に介挿され、応じてゲートトンネル電流に対する絶縁膜膜厚が等価的に厚くなり、ゲートトンネル障壁が大きくなる。したがって、ゲート絶縁膜94に、膜厚の薄いゲート絶縁膜膜厚Tox1を用いても、この空乏層92aにより、ゲートトンネル電流を抑制することができる。図40Bは、この発明の実施の形態9において用いられるPチャネルMISトランジスタの断面構造を概略的に示す図である。図40Bにおいて、PチャネルMISトランジスタは、N型基板95の表面に間をおいて形成されるP型不純物領域96aおよび96bと、これらの不純物領域96aおよび96bの間のチャネル領域上にゲート絶縁膜99を介して形成されるゲート電極97を含む。ゲート電極97はPドープポリシリコンで形成され、このMISトランジスタは、表面チャネル型MISトランジスタである。しかしながら、このゲート電極97へのP型不純物のドープ量は少なくされる。したがって、このMISトランジスタの導通時、チャネル領域に反転層98が形成された場合、ゲート電極97において絶縁膜界面でのバンドベンディングにより、より広い空乏層97aが形成される。したがって、この図40Bに示す構成においても、ゲート絶縁膜99と広い空乏層97aがゲート電極97と反転層98の間に介挿されるため、ゲート絶縁膜99の膜厚を等価的に厚くすることができ、ゲートトンネル電流を抑制することができる。本実施の形態9においては、この図40AおよびBに示すゲート空乏型MISトランジスタをゲートトンネル障壁の大きなMISトランジスタとして使用する。図41は、この発明の実施の形態9に従う半導体装置の構成の一例を示す図である。図41に示す半導体装置の構成は、図3に示す半導体装置の構成に対応する。この図41に示す構成においては、図3に示すゲート絶縁膜膜厚の厚いMISトランジスタPQ1、PQ3、NQ2およびNQ4に代えて、ゲート絶縁膜膜厚Tox1を有するゲート空乏型MISトランジスタGQ1-GQ4が用いられる。入力信号INはスタンバイ時Lレベルである。したがって、スタンバイ状態時においてオン状態となり、ゲートトンネル電流の流れる可能性のあるMISトランジスタに、ゲート空乏型MISトランジスタGQ1-GQ4を用いる。残りの、スタンバイ状態時オフ状態となるMISトランジスタNQ1、PQ2、NQ3およびPQ4には、ゲート絶縁膜膜厚Tox1の表面チャネル型MISトランジスタを用いる。ゲート空乏型MISトランジスタGQ1-GQ4は、オン状態時においてゲート電極の絶縁膜界面から電極内に広い空乏層が形成され、ゲートトンネル電流を抑制する。したがって、ゲート絶縁膜膜厚が薄い膜厚Tox1場合であっても十分に、ゲートトンネル電流を抑制することができる。[変更例]図42は、この発明の実施の形態9の変更例の半導体装置の構成を示す図である。この図42に示す半導体装置は、図19に示す階層電源構成の半導体装置に対応する。この図42に示す半導体装置においては、図19に示す半導体装置の構成において、スタンバイサイクル時にオン状態となるMISトランジスタPQa、PQc、NQbおよびNQdに代えて、ゲート空乏型MISトランジスタGQa、GQb、GQcおよびGQdが用いられる。他の構成は、図19に示す構成と同じである。この図42に示すような階層電源構成においては、スタンバイ状態時においてゲートトンネル電流が流れる可能性のあるオン状態のMISトランジスタにゲート空乏型MISトランジスタGQa-GQdを用いる。したがって、この図42に示す構成の場合、スタンバイ期間中におけるゲートトンネル電流を抑制することができ、またオフ状態のMISトランジスタを流れるオフリーク電流も低減することができる。なお、スイッチングトランジスタSWaおよびSWbに、ゲート空乏型のMISトランジスタゲート絶縁膜膜厚Tox1が用いられてもよい。また他のゲートトンネル障壁の大きなMISトランジスタが用いられてもよい。このゲート空乏型MISトランジスタは、先の実施の形態1から7において、ゲートトンネル電流の生じる可能性のあるMISトランジスタへ適用することができる。以上のように、この発明の実施の形態9に従えば、ゲート空乏型MISトランジスタを、スタンバイ状態時にオン状態となるMISトランジスタに対して用いているため、スタンバイ期間中におけるゲートトンネル電流を低減でき、応じてスタンバイ期間中の消費電流を低減することができる。[実施の形態10]図43は、この発明の実施の形態10に従う半導体装置の構成を示す図である。図43において、半導体装置は、4段のCMOSインバータ回路IVa-IVdを含む。CMOSインバータ回路IVcの出力は、またCMOSインバータ回路IVbの入力へフィードバックされる。したがって、これらのCMOSインバータ回路IVbおよびIVcが、インバータラッチを構成する。CMOSインバータ回路IVaは、PチャネルMISトランジスタPT1およびNチャネルMISトランジスタNT1を含み、CMOSインバータ回路IVdは、PチャネルMISトランジスタPT2およびNチャネルMISトランジスタNT2を含む。これらのMISトランジスタPT1,PT2,NT1およびNT2のゲート絶縁膜は膜厚Tox1を有する。CMOSインバータ回路IVbは、PチャネルMISトランジスタPTR1およびNチャネルMISトランジスタNTR1を含み、CMOSインバータ回路IVcは、PチャネルMISトランジスタPTR2およびNチャネルMISトランジスタNTR2を含む。これらのCMOSインバータ回路IVa-IVdは電源ノード1の電圧および接地ノード2の電圧を動作電源電圧として使用する。CMOSインバータ回路IVbおよびIVcに含まれるMISトランジスタPTR1、PTR2、NTR1およびNTR2は、ゲートトンネル障壁が、CMOSインバータ回路IVaおよびIVdのトランジスタのゲートトンネル障壁よりも大きくされる。これらのMISトランジスタPTR1、PTR2、NTR1およびNTR2は、ゲート絶縁膜膜厚の厚いMISトランジスタであってもよく、ウェルバイアスが深くされたMISトランジスタであってもよく、埋込チャネル型MISトランジスタであってもよく、またゲート空乏型MISトランジスタであってもよい。以下の説明において、このゲートトンネル電流を抑制する、ゲートトンネル障壁の大きなMISトランジスタを、トンネル電流低減MISトランジスタITRトランジスタと称す。論理回路などの他回路には、ゲート絶縁膜の薄いMISトランジスタを用いる。図43に示すように、ラッチ回路に、ITRトランジスタPTR1、PTR2、NTR1およびNTR2を利用することにより、入力信号INの論理レベルがその動作状況に応じて変更され、スタンバイ状態時において、このラッチ回路を構成するインバータIVbおよびIVcのラッチ信号の論理レベルが予め予測することのできない場合においても、電源ノード1と接地ノード2の間には、ITRトランジスタが用いられており、ゲートトンネル電流が抑制される。[変更例1]図44は、この発明の実施の形態10の変更例1の構成を示す図である。図44において、半導体装置は、ノード100aおよび100bの信号をラッチするクロックドCMOSインバータ回路を含む。このクロックドCMOSインバータ回路は、電源ノード1と接地ノード2の間に直列に接続されるITRトランジスタPTR3、NTR3およびNTR4を含む。ITRトランジスタPTR3およびNTR3のゲートがノード100bに接続される。ITRトランジスタNTR4のゲートへはセット信号SETが与えられる。他方のCMOSインバータ回路は、同様、電源ノード1と接地ノード2の間に直列に接続されるITRトランジスタPTR4、NTR5、およびNTR6を含む。ITRトランジスタPTR4およびNTR5のゲートがノード100aに接続され、ITRトランジスタNTR6のゲートへリセット信号RSTが与えられる。ノード100bから出力信号OUTが生成される。この半導体装置は、さらに、ノード100aおよび100bの信号状態を設定するための、セット信号SETに応答して導通してノード100aへ電源ノード1の電圧を伝達するPチャネルITRトランジスタPTR5と、リセット信号RSTがLレベルのときに導通し、ノード100bへ電源ノード1上の電圧を伝達するPチャネルITRトランジスタPTR6を含む。これらのITRトランジスタPTR3-PTR6およびNTR3-NTR6は、上述のようにゲートトンネル障壁は十分大きく、ゲートトンネル電流は抑制される。次にこの図44に示す半導体装置の動作を図45に示す信号波形図を参照して説明する。スタンバイ状態ラッチ状態においては、セット信号SETおよびリセット信号RSTはともにHレベルであり、ITRトランジスタPTR5およびPTR6はともにオフ状態であり、一方、ITRトランジスタNTR4およびNTR6がオン状態である。したがって、ノード100aおよび100bは、セット状態またはリセット状態に保持される。MISトランジスタNTR4およびNTR6は、ITRトランジスタであり、オン状態であってもそのゲートトンネル電流は十分小さい。また、MISトランジスタPTR3、PTR4、NTR3およびNTR5も同様、ITRトランジスタであり、ゲートトンネル電流は十分小さい。したがって、ノード100aおよび100bの信号電圧レベルにかかわらず、すなわち、このCMOSインバータラッチの信号レベルにかかわらず、ゲートトンネル電流は十分抑制される。セット信号SETがLレベルに立下げられると、ITRトランジスタPTR5がオン状態、ITRトランジスタNTR4がオフ状態となり、ノード100aが電源電圧レベルに駆動される。ITRトランジスタPTR6はオフ状態であり、ノード100aの電圧レベルがHレベルとなると、ITRトランジスタPTR4、NTR5およびNTR6によるCMOSインバータ回路により、ノード100bの電圧レベルがLレベルとなる。セット信号SETがHレベルとなると、このノード100aおよび100bがそれぞれHレベルおよびLレベルに保持される。したがって、出力信号OUTが、このセット信号SETの立下がりに応答してHレベルからLレベルに立下がるリセット状態からセット状態に移行時。次いで、この半導体装置がセット状態ときにリセット信号RSTがLレベルに立下げられると、ITRトランジスタPTR6がオン状態となり、一方、ITRトランジスタNTR6がオフ状態となる。ノード100bがHレベルに駆動され、応じて、ITRトランジスタPTR3、NTR3およびNTR4により、ノード100aが、Lレベルに駆動される。リセット信号RSTがHレベルに立上がると、ノード100aおよび100bは、それぞれLレベルおよびHレベルに保持される。したがって、リセット信号RSTがLレベルに立下がると、出力信号OUTがHレベルに立上がる。この図44に示す半導体装置において、動作時においてはセット信号SETおよびリセット信号RSTがLレベルに駆動されてセットおよびリセット状態に設定される。しかしながら、セット信号SETおよびリセット信号RSTがともにHレベルに保持されるスタンバイ状態においては、ノード100aおよび100bはHレベルおよびLレベルまたはLレベルおよびHレベルに保持される。この状態においても、ラッチ回路にITRトランジスタを使用しており、ゲートトンネル電流は十分に抑制される。なお、セット用のITRトランジスタPTR5およびリセット用のITRトランジスタPTR6は、スタンバイ状態時においては、オフ状態であり、この半導体装置をセット/リセットするときのみ選択的にオン状態とされる。したがって、このITRトランジスタPTR5およびPTR6は、ゲート絶縁膜膜厚の薄いMISトランジスタで構成されてもよい。[変更例2]図46は、この発明の実施の形態10の変更例2の構成を示す図である。図46において、電源ノード1と接地ノード2の間に接続されるPチャネルMISトランジスタPTR7とNチャネルMISトランジスタNTR7が1つのCMOSインバータ回路を構成する。同様、電源ノード1と接地ノード2の間に接続されるPチャネルMISトランジスタPTR8とNチャネルMISトランジスタNTR8がもう1つのCMOSインバータ回路を構成する。これらのCMOSインバータ回路は、ラッチ回路を構成する。すなわち、MISトランジスタPTR8およびNTR8のドレインが、MISトランジスタPTR7およびNTR7のゲートに接続される。MISトランジスタPTR7およびNTR7のドレインが、MISトランジスタPTR8およびNTR8のゲートに接続される。これらのMISトランジスタPTR7、PTR8、NTR7およびNTR8は、すべてITRトランジスタで構成される。MISトランジスタPTR7およびNTR7のゲートに、制御クロック信号φXおよび/φXに応答して導通するトランスファーゲートXF1が接続される。このトランスファーゲートXF1を介しての信号の流れは、MISトランジスタPTR7、PTR8、NTR7およびNTR8の電流駆動力により決定される。このMISトランジスタPTR8およびNTR8で構成されるCMOSインバータ回路の電流駆動力が大きい場合には、トランスファーゲートXF1を介して信号がラッチ回路から外部へ出力される。一方、MISトランジスタPTR7およびNTR7の電流駆動力が大きい場合には、トランスファーゲートXF1を介して信号が外部からこのラッチ回路へ与えられる。スタンバイ状態においては制御クロック信号φXおよび/φXが、それぞれLレベルおよびHレベルであり、トランスファーゲートトランスミッションゲートXF1はオフ状態であり、MISトランジスタPTR7、PTR8、NTR7およびNTR8はラッチ状態にある。この状態において、ラッチ信号の論理レベルは、先のアクティブサイクルに与えられた信号の論理レベルに決定される。しかしながら、このラッチ信号の論理レベルがいずれであっても、これらのMISトランジスタPTR7、PTR8、NTR7およびNTR8は、すべてITRトランジスタであり、ゲートトンネル電流は十分に抑制される。スタンバイ状態時においてはトランスファーゲートXF1はオフ状態であり、ゲートトンネル電流はほとんど生じず、このトランスファーゲートXF1の構成要素をゲート絶縁膜の薄いMISトランジスタで構成しても、何らゲートトンネル電流増加の問題は生じない。以上のように、この発明の実施の形態10に従えば、ラッチ回路の構成要素を、ITRトランジスタで構成しており、ラッチ状態の期間のゲートトンネル電流を抑制することができる。[実施の形態11]図47は、この発明の実施の形態11に従う半導体装置の構成を示す図である。図47において、この半導体装置は、アクティブ期間中活性化されて与えられる信号をラッチするアクティブラッチ回路ALと、スタンバイ期間中、このアクティブラッチ回路ALのラッチ信号を保持するスタンバイラッチ回路SLを含む。アクティブラッチ回路ALは、制御クロック信号φXおよび/φXに応答して導通するトランスファーゲートXF2を介して論理回路に結合される。アクティブラッチ回路ALは、MISトランジスタPQ10およびNQ10で構成されるCMOSインバータと、MISトランジスタPQ11およびNQ11で構成されるCMOSインバータ回路を含む。これらのCMOSインバータ回路は電源ノード101および接地ノード102に結合される。MISトランジスタPQ11およびNQ11のドレインノード106aが、MISトランジスタPQ10およびNQ10のゲートに結合される。トランスファーゲートXF2が、これらのMISトランジスタPQ10およびNQ10のゲートに結合される。またこれらのMISトランジスタPQ10、PQ11、NQ10およびNQ11は、ゲート絶縁膜膜厚が薄い膜厚Tox1MISトランジスタである。スタンバイラッチ回路SLは、電源ノード1と接地ノード2の間に結合されるPチャネルMISトランジスタPTR10およびNチャネルMISトランジスタNTR10で構成されるCMOSインバータ回路と、電源ノード1と接地ノード2の間に直列接続されるPチャネルMISトランジスタPTR11およびNチャネルMISトランジスタNTR11を含む。これらのMISトランジスタPTR10、PTR11、NTR10およびNTR11は、ゲートトンネル電流が低減されたITRトランジスタである。MISトランジスタPTR11およびNTR11のドレインノード106bが、MISトランジスタPTR10およびNTR10のゲートに接続される。これらのラッチ回路ALおよびSL各々は、いわゆるインバータラッチ回路を構成する。この半導体装置は、さらに、ノード106aおよび106bの間で、転送制御信号φAおよびφBに従って双方向に信号を転送する双方向転送回路105を含む。この双方向転送回路105は、転送指示信号φAに応答してノード106a上の信号を反転してノード106bに伝達するクロックトインバータ回路105aと、転送指示信号φBに従ってノード106bの信号をノード106aに転送するクロックトインバータ回路105bを含む。アクティブ期間からスタンバイ期間への移行時においては転送指示信号φAが活性化され、ノード106a上の信号がノード106bに伝達される。一方、スタンバイ期間からアクティブ期間への移行時においては、転送指示信号φBが活性化され、スタンバイラッチ回路SLにラッチされたノード106b上の信号が、アクティブラッチ回路ALへ転送される。次に、この図47に示す半導体装置の動作を図48に示す信号波形図を参照して説明する。アクティブ期間中は、制御クロック信号φXがHレベルであり、トランスファーゲートXF2はオン状態であり、アクティブラッチ回路ALは論理回路に結合される。このアクティブラッチ回路ALは、論理回路から与えられる信号をラッチするまたは論理回路へアクティブラッチ回路ALがラッチする信号を与える。アクティブ期間が終了しスタンバイ期間が始まると、まず、転送指示信号φAが活性化され、ノード106a上の信号がノード106bに伝達され、スタンバイラッチ回路SLによりこのノード106b上の信号がラッチされる。このスタンバイラッチ回路SLへの信号の転送完了後、アクティブラッチ回路は、電源ノード101への電源電圧供給が停止されるかまたは、ノード101および102に対して設けられたゲートトンネル電流低減回路が活性化され、このアクティブラッチ回路ALにおけるゲートトンネル電流の低減が図られる。したがって、このアクティブラッチ回路ALにおいてはスタンバイラッチ回路SLへの信号転送完了後、このノード106aの保持信号の論理レベルは不定状態となる。一方、スタンバイラッチ回路SLは、電源ノード1から常時動作電源電圧を供給され、ノード106bの信号をラッチする。スタンバイ期間が終了し、アクティブ期間への移行時には、まず、転送指示信号φBが活性化され、ノード106bの信号がクロックトインバータ回路105bを介してノード106aに伝達される。これにより、アクティブ回路ALは、先のアクティブサイクル時においてラッチした信号を保持する状態に復帰する。ここでこの転送指示信号φBの活性化前においては、アクティブラッチ回路ALの電源ノード101および接地ノード102へは、電源電圧Vccおよび接地電圧GND=Vssが供給されている。次いでこのアクティブラッチ回路ALに対する信号転送が完了すると、制御クロック信号φXがHとなり、アクティブラッチ回路ALが論理回路に結合される。したがって、スタンバイ期間中は、ITRトランジスタを構成要素とするスタンバイラッチ回路SLにより信号がラッチされており、一方、アクティブラッチ回路は、ゲートトンネル電流が抑制された状態に設定されている。したがって、スタンバイ期間中の消費電流を低減することができる。またアクティブ期間への移行時においては、スタンバイラッチ回路SLに格納された信号が、アクティブラッチ回路ALへ転送されており、正確に、アクティブラッチ回路を、元の状態に復元させることができる。図49Aは、図47に示す転送指示信号φAおよびφBを発生する部分の構成を概略的に示す図である。図49Aにおいて、転送指示信号発生部は、動作モード指示信号CMDに従ってスタンバイ指示信号φSTBを発生するモード検出回路110と、モード検出回路110からのスタンバイ指示信号φSTBの活性化に応答してワンショットのパルス信号を生成するワンショットパルス発生回路111と、スタンバイ指示信号φSTBを反転するインバータ112と、インバータ112の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路113と、ワンショットパルス発生回路113の出力信号とモード検出回路110からのスタンバイ指示信号φSTBを受けるNOR回路115を含む。ワンショットパルス発生回路111から転送指示信号φAが出力され、ワンショットパルス発生回路113から転送指示信号φBが生成され、NOR回路115から制御クロック信号φXが出力される。次に、この図49Aに示す転送指示信号発生部の動作を図49Bに示す信号波形図を参照して説明する。アクティブ期間中は、モード検出回路110は、スタンバイ指示信号φSTBをLレベルに維持する。したがって、ワンショットパルス信号φAおよびφBは、発生されない。したがって、このアクティブ期間中は、NOR回路115からの制御クロック信号φXはHレベルであり、図47に示すトランスファーゲートXF2がオン状態となる。モード検出回路110へ与えられる動作モード指示信号CMDがアクティブ期間終了指示信号たとえばスリープモード指示信号のとき、モード検出回路110は、スタンバイ指示信号φSTBをHレベルに立上げる。このスタンバイ指示信号φSTBの立上がりに応答してワンショットパルス発生回路111がワンショットのパルス信号を発生し、転送指示信号φAが活性化される。このときまた、スタンバイ指示信号φSTBの立上がりに応答して、NOR回路115からのクロック制御信号φXがLレベルに立下がる。したがって、図47のトランスファーゲートXF2がオフ状態となると、双方向転送回路105により、アクティブラッチ回路ALから、スタンバイラッチ回路SLへの信号の転送が行なわれる。この転送指示信号φAが非活性化されると、アクティブラッチ回路ALのゲートトンネル電流を低減するための機構が活性化されるゲートトンネル電流低減回路の活性化または電源電圧供給停止。次に、動作モード指示信号CMDがスタンバイ期間終了指示を与えるとたとえばスリープモード終了指示信号が与えられると、モード検出回路110は、スタンバイ指示信号φSTBをLレベルに立下げる。このスタンバイ指示信号φSTBの立下がりに応答して、インバータ112の出力信号が立上がり、ワンショットパルス発生回路113がワンショットのパルス信号を生成し、応じて、転送指示信号φBが活性化される。このスタンバイ指示信号φSTBがLレベルとなっても、転送指示信号φBがHレベルであり、制御クロック信号φXはLレベルを維持する。このスタンバイ指示信号φSTBに従ってゲートトンネル電流低減機構は非活性化されており、アクティブラッチ回路ALにおいては動作電源電圧は供給される。したがって、この転送指示信号φBの活性化により、スタンバイラッチ回路SLからアクティブラッチ回路ALへ信号を転送すると、確実にアクティブラッチ回路ALにより転送信号がラッチされる。なお、この図49Aに示す構成において、NOR回路115に代えて、転送指示信号φBの立上がりに応答してセットされかつ、スタンバイ指示信号φSTBの立下がりに応答してリセットされるセット/リセットフリップフロップが用いられてもよい。確実に、転送指示信号φBが非活性化され、スタンバイラッチ回路SLからアクティブラッチ回路ALへの信号の転送が完了した後に、制御クロック信号φXをHレベルに設定することができる。なお、このアクティブラッチ回路ALに対するゲートトンネル電流低減機構としては、スタンバイ指示信号φSTBの非活性化に応答して非活性化され、また転送指示信号φAの立下がりに応答して活性化される構成が用いられればよい。たとえばスタンバイ指示信号φSTBの立上がり遅延信号をこのアクティブラッチ回路ALのゲートトンネル電流低減機構を制御するための信号として利用することができる。また、制御クロック信号φXは、スタンバイ指示信号φSTBの立下がり遅延信号の反転により形成されてもよい。[変更例1]図50は、この発明の実施の形態11の変更例1の動作を示す信号波形図である。この変更例1においては、図47に示す半導体装置が用いられる。すなわちアクティブラッチ回路ALとスタンバイラッチ回路SLとが用いられ、このアクティブラッチ回路ALとスタンバイラッチ回路SLの間で、双方向転送回路105により信号の転送を行なう。この変更例1の構成においては、まず制御クロック信号φXに同期して、転送指示信号φAが変化する。したがって、アクティブ期間中は、アクティブラッチ回路ALのラッチ信号が、双方向転送回路105を介してスタンバイラッチ回路SLに伝達される。したがって、このアクティブ期間中にアクティブラッチ回路ALに対し操作が行なわれ、そのラッチ信号の論理レベルが変化した場合即座に、アクティブラッチ回路ALの信号変化が、双方向転送回路105を介して、スタンバイラッチ回路SLに伝達される。スタンバイサイクルになると、制御クロック信号φXがLレベルとなり、トランスファーゲートXF2がオフ状態となる。また、同時に、転送指示信号φAがLレベルとなり、クロックトインバータ回路105aが出力ハイインピーダンス状態となる。この制御クロック信号φXの非活性化に応答して、アクティブラッチ回路ALとスタンバイラッチ回路SLとが切離され、アクティブラッチ回路ALは、そのゲートトンネル電流低減機構が活性化され、アクティブラッチ回路ALのラッチ信号は不確定状態となる。しかしながら、スタンバイラッチ回路SLは、このスタンバイ期間中与えられた信号をラッチし続ける電源電圧は供給されているため。スタンバイ期間が終了し、アクティブ期間への移行時には、まず、転送指示信号φBが活性化され、スタンバイラッチ回路SLにラッチされた信号がアクティブラッチ回路ALに双方向転送回路105を介して転送される。このときには、アクティブラッチ回路ALのゲートトンネル電流低減機構は非活性状態となり、アクティブラッチ回路ALは確実に、スタンバイラッチ回路SLから双方向転送回路105を介して与えられた信号をラッチする。転送指示信号φBが非活性化されると、制御クロック信号φXおよび転送指示信号φAがHレベルの活性状態となる。したがって、再び、アクティブラッチ回路ALのラッチ信号の変化が即座にスタンバイラッチ回路SLに伝達される。このスタンバイラッチ回路SLは、ゲートトンネル障壁の大きなITRトランジスタで構成されており、ゲート絶縁膜の薄いMISトランジスタに比べて動作速度が遅い。したがって、スタンバイラッチ回路SLへアクティブ期間中にアクティブラッチ回路ALからラッチ信号を転送することにより、ラッチ/転送のタイミングを考慮する必要がなく、また、スタンバイ期間移行時における転送期間を短くすることができ、また正確に、信号をアクティブラッチ回路ALからスタンバイラッチ回路SLへ転送してスタンバイラッチ回路SLにラッチさせることができる。また、スタンバイラッチ回路SLは、アクティブラッチ回路ALより動作速度が遅いものの、スタンバイ状態時において信号をラッチしており、そのラッチ信号は確定状態にあり、スタンバイ期間からアクティブ期間への移行時において、スタンバイラッチ回路SLのラッチ信号に従って、双方向転送回路105を介してアクティブラッチ回路ALへ信号を転送する場合、アクティブラッチ回路ALは正確に、転送された信号を高速でラッチすることができる。図51Aは、図50に示す制御クロック信号φX、ならびに転送指示信号φAおよびφBを発生する制御信号発生部の構成を概略的に示す図である。図51Aにおいて、制御信号発生部は、動作モード指示信号CMDに従って、スタンバイモードが指定されたとき、スタンバイ指示信号φSTBを活性化するモード検出回路115と、このスタンバイ指示信号φSTBの立上がりに応答してセットされるセット/リセットフリップフロップ117と、スタンバイ指示信号φSTBを所定期間遅延しかつこのスタンバイ指示信号φSTBを反転した信号を出力する反転遅延回路116と、反転遅延回路116の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路118を含む。セット/リセットフリップフロップ117は、このワンショットパルス発生回路118からのワンショットパルスの立下がりに応答してリセットされる。セット/リセットフリップフロップ117の出力/Qから、転送指示信号φAおよび制御クロック信号φXが出力される。次に、この図51Aに示す制御信号発生部の動作を、図51Bに示す信号波形図を参照して説明する。アクティブ期間中は、スタンバイ指示信号φSTBはLレベルであり、セット/リセットフリップフロップ117はリセット状態にあり、制御クロック信号φXおよび転送指示信号φAはともにHレベルにある。動作モード指示信号CMDが、スタンバイモードを指定した場合、スタンバイ指示信号φSTBがHレベルに立上がる。このスタンバイ指示信号φSTBの立上がりに応答してセット/リセットフリップフロップ117がセットされ、制御クロック信号φXおよび転送指示信号φAがHレベルからLレベルに立下がる。このときまた、スタンバイ指示信号φSTBの立上がりに応答して、アクティブラッチ回路ALの電源電圧の制御が行なわれる電源電圧供給の停止などのゲートトンネル電流低減機構の活性化。動作モード指示信号CMDがスタンバイ期間の終了を指示するとき、モード検出回路115からのスタンバイ指示信号φSTBが非活性化される。反転遅延回路116はこのスタンバイ指示信号φSTBを所定時間遅延している。この反転遅延回路116の有する遅延時間の間に、このスタンバイ指示信号φSTBの非活性化に応答してアクティブラッチ回路ALに対する電源回復が行なわれるゲートトンネル電流低減機構の非活性化。所定期間が経過すると反転遅延回路116の出力信号が立上がり、ワンショットパルス発生回路118からの転送指示信号φBが所定期間活性化される。この転送指示信号φBがLレベルに達した後、セット/リセットフリップフロップ117がリセットされ、転送指示信号φAおよび制御クロック信号φXがHレベルに立上がる。したがって、スタンバイラッチ回路SLからアクティブラッチ回路ALに信号が転送された後に、アクティブラッチ回路ALが対応のトランスファーゲートXF2を介して論理ゲートに結合される。アクティブラッチ回路ALに対する電源電圧を回復した後に、スタンバイラッチ回路SLからアクティブラッチ回路ALにラッチ信号を転送しており、アクティブラッチ回路ALは、正確に、転送された信号をラッチすることができる。なお、双方向転送回路のクロックトインバータ回路105aおよび105bは、クロック制御の部分のMISトランジスタを、ITRトランジスタで構成することにより、ゲートトンネル電流およびサブスレッショルドリーク電流オフリーク電流両者を低減することができる。[変更例2]図52は、この発明の実施の形態11の変更例2の動作を示す信号波形図である。この図52においては、用いられる半導体装置は、先の図47に示すアクティブラッチ回路ALおよびスタンバイラッチ回路SLおよび双方向転送回路105を含む。この変更例2においては、アクティブラッチ回路ALに対して動作を行なうサイクルを規定するアクティブサイクル規定信号φACTAに従って、アクティブラッチ回路ALとスタンバイラッチ回路SLの間でのデータ転送が実行される。アクティブサイクル指示信号φACTAが活性化されると、まず転送指示信号φBが活性化され、双方向転送回路105において、スタンバイラッチ回路SLから、アクティブラッチ回路ALへのデータ転送が実行される。このときには、アクティブラッチ回路ALにおいて、電源電圧が安定化されている。転送指示信号φBが非活性化され、スタンバイラッチ回路SLからアクティブラッチALへの信号転送が完了すると、次いで制御クロック信号φXが活性状態となり、トランスファーゲートXF2がオン状態となる。これにより、アクティブラッチ回路ALが対応の論理回路に結合され、ラッチ信号の転送または論理回路からの信号のラッチなどの処理が実行される。このアクティブラッチ回路ALに対する処理が完了すると、制御クロック信号φXの立上がりから所定時間遅れて、転送指示信号φAが活性化される。この転送指示信号φAの活性化に従ってクロックトインバータ回路105aが活性化され、アクティブラッチ回路ALからスタンバイラッチ回路SLへの信号の転送が行なわれる。このアクティブラッチ回路ALからスタンバイラッチ回路SLへの信号転送が完了し、所定時間経過すると、アクティブサイクル指示信号φACTAが非活性化され、このアクティブラッチ回路ALに対する動作サイクルが完了する。このアクティブサイクル指示信号φACTAの非活性化に応答してアクティブラッチ回路ALに対する電源電圧が、ゲートトンネル電流を低減するように制御されるたとえば電源電圧の供給遮断等。スタンバイラッチ回路SLは、アクティブサイクル指示信号φACTAの活性化の期間内に転送指示信号φAの活性化に応答して、アクティブラッチ回路ALにおいて処理された信号を受けてラッチしている。したがって、アクティブ期間における論理処理速度に悪影響を及ぼすことなく高速動作性を保証し、かつスタンバイ期間中における消費電流を低減することができる。以後、この動作が、アクティブラッチ回路ALに対する動作が行なわれるごとに繰返し実行される。図53は、図52に示す各信号を発生する制御信号発生部の構成を概略的に示す図である。図53において、制御信号発生部は、動作モード指示信号CMDに従って、このアクティブラッチ回路ALに対する動作が行なわれる期間を示すアクティブサイクル指示信号φACTAを発生するモード検出回路120と、モード検出回路120からのアクティブサイクル指示信号φACTAの活性化に応答してワンショットのパルス信号を発生するワンショットパルス発生回路121と、ワンショットパルス発生回路121からのパルス信号を反転するインバータ回路122と、インバータ回路122の出力信号とアクティブサイクル指示信号φACTAとを受けるAND回路123と、AND回路123の出力信号の立上がり活性化に応答してワンショットのパルス信号を発生するワンショットパルス発生回路124と、ワンショットパルス発生回路124の出力するパルス信号を所定時間遅延する遅延回路125と、遅延回路125の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路126を含む。ワンショットパルス発生回路121および126から転送指示信号φBおよびφAがそれぞれ出力される。またワンショットパルス回路124から、制御クロック信号φXが発生される。遅延回路125は、このアクティブラッチ回路ALに対する信号の処理が行なわれ、アクティブラッチ回路ALのラッチ信号が確定状態となるのに必要とされる期間に等しい遅延時間を有する。この図53に示す制御信号発生部においては、動作モード指示信号またはコマンドCMDが与えられると、モード検出回路120は、このアクティブラッチ回路ALに対する動作が行なわれる期間アクティブサイクル指示信号φACTAを活性化する。これは、たとえばアクティブラッチ回路を含む全体装置が、クロック信号CLKに同期して動作しており、この動作モード指示信号CMDがある動作モードを指定したとき、このクロック信号CLKに同期してアクティブサイクル指示信号φACTAが、このクロック信号の所定サイクル経過後にアクティブラッチ回路の活性化のタイミングに合わせて所定期間活性化される構成にたとえば対応する。このアクティブサイクル指示信号φACTAが活性化されると、ワンショットパルス発生回路121からの転送指示信号φBが活性化され、スタンバイラッチ回路SLからアクティブラッチ回路ALへの信号の転送が行なわれる。アクティブサイクル指示信号φACTAが活性化され、かつ転送指示信号φBが非活性状態となると、ワンショットパルス発生回路124が制御クロック信号φXを活性化する。すなわち、アクティブラッチ回路ALにおいて、電源制御がアクティブサイクル指示信号φACTAによって行なわれて電源電圧が回復し、かつスタンバイラッチ回路SLからのデータ転送が完了した後に制御クロック信号φXが活性化され、アクティブラッチ回路ALが対応の論理回路に結合される。この制御クロック信号φXが活性化されると、遅延回路125が有する遅延時間が経過した後に転送指示信号φAが、ワンショットパルス発生回路126により発生される。したがって、アクティブラッチ回路ALに対し論理回路による信号処理が完了し、アクティブラッチ回路ALのラッチ信号が確定した後に、転送指示信号φAが活性化されてアクティブラッチ回路ALからスタンバイラッチ回路SLへの信号の転送が実行される。アクティブラッチ回路ALに対する処理が実行されるサイクル内においてスタンバイラッチ回路SLの信号の転送が行なわれており、この転送のために特別のサイクルを設ける必要がなく、また、アクティブラッチ回路ALからスタンバイラッチ回路SLの信号転送が、論理回路の処理動作に悪影響を及ぼすことがなく、全体装置の動作速度の低減が防止される。なお、制御クロック信号φXは、転送指示信号φAが活性化されると、適当なタイミングで非活性化され、トランスファゲートXF2がオフ状態となる。[変更例3]図54は、この発明の実施の形態11の変更例3の動作を示す信号波形図である。この変更例3においては、クロック信号CLKが動作サイクルを規定する。半導体装置の構成は、図47に示す構成と同じであり、アクティブラッチ回路ALおよびスタンバイラッチ回路SLと、これらのラッチ回路ALおよびSL間の信号転送を行なう双方向転送回路105と、アクティブラッチ回路ALを論理回路に結合するトランスファーゲートXF2を含む。次に、この変更例3の動作を図54に示す信号波形図を参照して説明する。クロック信号CLKのサイクル♯1において動作モード指示信号に従ってアクティブサイクル指示信号φACTAが活性化される。このアクティブサイクル指示信号φACTAの活性化に従って、アクティブラッチ回路ALに対する電源回復処理が行なわれる。このアクティブラッチ回路ALに対する電源回復処置が完了すると、転送指示信号φBが活性化され、スタンバイラッチ回路SLのノード106bにラッチされている信号が、双方向転送回路105を介して、アクティブラッチ回路ALのノード106aに転送される。応じて、アクティブラッチ回路ALのノード106aの信号電位は、スタンバイラッチ回路SLのラッチ信号が規定する信号電位レベルとなる。クロック信号CLKのサイクル♯2において、このアクティブラッチ回路ALに対する活性化信号である制御クロック信号φXが活性化され、アクティブラッチ回路ALがトランスファーゲートXF2を介して論理回路に結合される。この論理回路により、アクティブラッチ回路ALにラッチされた信号に対する処理が行なわれる。このクロック信号CLKのサイクル♯2において、必要な処理が行なわれ、アクティブラッチ回路ALに対する信号の処理が実行される。この信号処理に応じて、アクティブラッチ回路ALのノード106aの信号電位が変化する。この変化タイミングは、論理回路の信号処理タイミングにより決定される。したがって、図54においては、このノード106aの信号電位変化タイミングを、ある時間幅をもって示している。このクロックサイクル♯2においてアクティブラッチ回路ALに対する処理が完了すると、次のサイクル♯3において、制御クロック信号φXが非活性化される。制御クロック信号φXが非活性化されると、次いで転送指示信号φAが活性化され、アクティブラッチ回路ALにラッチされた信号がスタンバイラッチ回路SLへ転送される。そのスタンバイラッチ回路SLへの信号転送が完了すると、アクティブラッチ回路ALに対する電源制御が行なわれ、ゲートトンネル電流の低減が行なわれる。アクティブサイクル指示信号φACTAは、このクロックサイクル♯3において非活性化されてもよく、また他の論理回路が動作している期間活性状態に維持されてもよい。この図54に示すように、アクティブラッチ回路ALに対する信号処理が行なわれたサイクルの次のサイクルで、アクティブラッチ回路からスタンバイラッチ回路SLへの信号を転送することにより、アクティブラッチ回路ALからスタンバイラッチ回路SLへの転送時間を考慮してクロック信号のサイクル期間を決定する必要がなく、高速動作性に対する悪影響は生じず、またこのアクティブラッチ回路ALのスタンバイ状態時スタンバイ期間時における消費電流を低減することもできる。図55は、図54に示す各信号を発生する制御信号発生部の構成を概略的に示す図である。図55において、制御信号発生部は、動作モード指示信号CMDとクロック信号CLKとを受け、このクロック信号CLKの立上がりで、動作モード指示信号CMDの状態に従って、アクティブサイクル指示信号φACTAを活性化するモード検出回路130と、アクティブサイクル指示信号φACTAをクロック信号CLKに従って転送するシフタ131と、シフタ131の出力信号φSHの立上がりに応答してセットされて制御クロック信号φXをHレベルにセットするセット/リセットフリップフロップ132と、制御クロック信号φXをクロック信号CLKに従って転送するシフタ133と、シフタ133の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路134と、アクティブサイクル指示信号φACTAを所定時間遅延する遅延回路135と、遅延回路135の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路136を含む。セット/リセットフリップフロップ132から、制御クロック信号φXが出力され、ワンショットパルス発生回路134および136から、転送指示信号φAおよびφBがそれぞれ出力される。遅延回路135は、アクティブサイクル指示信号φACTAが活性化されたとき、アクティブラッチ回路ALの動作電源電圧回復に必要とされる時間に等しい遅延時間を有する。この遅延回路135を設けることにより、アクティブサイクル移行時において、十分にアクティブラッチ回路ALの電源電圧が回復した後に、スタンバイラッチ回路SLからアクティブラッチ回路ALへの信号転送を行ない、アクティブラッチ回路における正確な信号のラッチを保証する。シフタ131および133は、それぞれ所定のクロックサイクル期間にわたって与えられた信号を転送して遅延する。したがって、シフタ131および133は、それぞれ、クロック信号CLKの半サイクル単位でその遅延時間を設定することができる。このシフタ131の転送サイクル数を調整することにより、制御クロック信号φXが活性状態となるクロックサイクル期間を、図54に示すサイクル♯1および♯3いずれにも設定することができる。シフタ133を用いることにより、制御クロック信号φXが非活性状態となった後に、転送指示信号φAを生成することができる。またシフタ133により、制御クロック信号φXの活性化期間をクロックサイクルの半サイクル単位で調節することもできる。この制御信号発生部は、さらに、アクティブサイクル指示信号φACTAの立上がりに応答してセットされかつ転送指示信号φAの立下がりに応答してリセットされるセット/リセットフリップフロップ137を含む。このセット/リセットフリップフロップ137の出力Qからの信号が、アクティブラッチALの電源制御のために使用される階層電源構成の場合、電源スイッチトランジスタに対する制御クロック信号φとしてこのセット/リセットフリップフロップ137の出力Qからの信号が使用される。なお、この図54に示す信号波形において、シフタ131のクロック転送サイクルを0に設定した場合、クロックサイクル♯1および♯2を1つのクロックサイクルとして、アクティブラッチ回路とスタンバイラッチ回路SLとの間での信号転送が行なわれる。[変更例4]図56Aは、この発明の実施の形態11の変更例4の構成を概略的に示す図である。図56Aに示す構成においては、複数段の論理回路LG♯1-LG♯nが同期設計されており、活性化信号φL1-φLnに従って順次処理を実行する。これらの論理回路LG♯1-LG♯nそれぞれに対応してラッチ回路LT♯1-LT♯nが設けられる。ラッチ回路LT♯1-LT♯nは同一構成を有するため、図56Aにおいて、ラッチ回路LT♯iの構成を代表的に示す。ラッチ回路LT♯iは、アクティブラッチ回路AL、スタンバイラッチ回路SL、制御クロック信号φXiに従ってアクティブラッチ回路ALと論理回路LG♯iと結合するトランスファーゲートXF2、および転送指示信号φAiおよびφBに従ってアクティブラッチ回路ALとスタンバイラッチ回路SLの間で信号転送を行なう双方向転送回路105を含む。アクティブラッチ回路ALからスタンバイラッチ回路SLへの信号転送を制御する転送指示信号φAiが、ラッチ回路LT♯1-LT♯nに対し個々に生成される。一方、スタンバイ状態終了時スタンバイラッチ回路SLからアクティブラッチ回路ALへの信号転送を指示する転送指示信号φBが、ラッチ回路LT♯1-LT♯nに共通に生成される。次に、この図56Aに示す半導体装置の動作を図56Bに示す信号波形図を参照して説明する。スタンバイ期間が完了して、アクティブサイクルが始まると、まず転送指示信号φBが活性化され、ラッチ回路LT♯1-LT♯nにおいて、スタンバイラッチ回路SLからアクティブラッチ回路ALへの信号転送が行なわれる。このときには、スタンバイ状態時において電源制御が行なわれていたアクティブラッチ回路ALに対する電源は回復している。アクティブサイクル指示信号φACTAが活性化されると、次いで論理回路LG♯1-LG♯nは活性制御信号φL1-φLnに従って順次活性化され、それぞれ前段の論理回路から与えられた信号に対する処理を実行する。このとき、またラッチ回路LT♯1-LT♯nにおいては、対応の論理回路に対する活性制御信号φLiが活性状態となると、制御クロック信号φXiが所定のタイミングで活性化され、トランスファーゲートXF2が導通し、アクティブラッチ回路ALと論理回路LG♯iが結合される。論理回路LG♯1-LG♯nにおいて、それぞれ活性制御信号φL1-φLnに従って動作を実行し、その実行結果がラッチ回路LT♯1-LT♯nのアクティブラッチ回路ALにラッチされる。次のサイクルにおいて、このアクティブラッチ回路ALにラッチされた信号が、双方向転送回路105を介して対応のスタンバイラッチ回路SLへ転送される。すなわち、論理回路LG♯1-LG♯nにおいて活性制御信号φL1-φLnが活性化されると、次のサイクルで、転送指示信号φA1-φAnが活性化される。したがって、論理回路LG♯iが動作し、信号処理を行なったサイクルの次のサイクルにおいて、アクティブラッチ回路からスタンバイラッチ回路SLへの信号転送が行なわれている。したがって、各動作サイクルにおいて、論理回路の信号処理タイミングによるアクティブラッチ回路ALの信号確定タイミングと、このスタンバイラッチ回路SLへの信号転送タイミングを考慮する必要がなく、十分余裕を持って、アクティブラッチ回路からスタンバイラッチ回路SLへ信号を転送することができ、タイミング調整のための回路が不要となり、回路要素数の低減および応じて消費電力の低減を実現することができる。図57Aは、図56Aに示す転送指示信号φAiを発生する部分の構成を概略的に示す図である。図57Aにおいて、転送指示信号発生部は、活性制御信号φLiをクロック信号CLKに同期して1クロックサイクル期間転送するシフタ140と、シフタ140の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路141を含む。このワンショットパルス発生回路141から、転送指示信号φAiが出力される。クロック信号CLKは、図56Aに示す論理回路LG♯1-LG♯nの動作サイクルを規定する信号である。この図57Aに示す転送指示信号発生部の動作を図57Bに示すタイミングチャートを参照して説明する。活性制御信号φLiがクロック信号CLKの立上がりに同期して活性化されると、シフタ140は、この活性制御信号φLiを取込み次のクロック信号CLKの立上がりで、この取込んだ信号を出力する。したがって、クロックサイクル♯iにおいて活性制御信号φLiが活性化され、次のクロックサイクル♯i1において次段の論理回路LG♯i1に対する活性制御信号φLi1が活性化されるとき、このクロックサイクル♯i1において、ワンショットパルス発生回路141からワンショットが発生され、転送指示信号φAiが活性化される。したがって、アクティブラッチ回路ALにおいてクロックサイクル♯iによりラッチされた信号が次のクロックサイクル♯i1で、アクティブラッチ回路ALからスタンバイラッチ回路SLへ転送される。なお、制御クロック信号φXiは、活性制御信号φLiに応答して適当なタイミングで活性化されればよい。なお、活性制御信号φL1-φLnは、アクティブサイクル指示信号φACTAが活性化されると、クロック信号CLKに同期してシフト動作を行なうシフトレジスタから生成される。なお、論理回路LG♯1~LG♯nがクロック信号に同期して、パイプライン的に逐次処理をする場合、パイプラインステージの入出力部にはクロック信号に従って動作するレジスタが設けられる。このレジスタによりパイプラインステージ間の信号転送が行なわれる。このレジスタによるパイプラインステージ間信号転送と同期してアクティブラッチ回路ALからスタンバイラッチ回路SLへ信号の転送を行なう。パイプライン処理においても、次サイクルでの信号転送が実現される。[変更例5]図58は、この発明の実施の形態11の変更例5の動作を示す信号波形図である。この図58においては、半導体装置は、通常モードと低消費電力モードを有する。低消費電力モードは、ロジック回路の場合、ロジック回路が動作を停止するスリープモードであり、ダイナミックランダムアクセスメモリDRAMの場合には、セルフリフレッシュモードである。通常モードにおいてはこの半導体装置が所定の処理を実行する。図58に示すように、転送指示信号φAが、通常モードから低消費電力モードに移行するときに活性化され、アクティブラッチ回路ALから、スタンバイラッチ回路SLにラッチ信号が転送される。この期間は、低消費電力エントリモードである。この低消費電力エントリモードが完了すると、アクティブラッチ回路において、電源制御が実行され、ゲートトンネル電流の低減が行なわれる。低消費電力モードが完了すると、まずアクティブラッチ回路に対する電源制御が行なわれ、電源が回復した後、アクティブラッチ回路に対する転送指示信号φBが活性化され、スタンバイラッチ回路SLからアクティブラッチ回路ALへラッチ信号の転送が行なわれる。この転送指示信号φBの活性化期間が終了し、低消費電力イグジットモードが完了すると、半導体装置に所定の処理を実行させることができる。したがって通常モード時においては、ゲート絶縁膜の薄いMISトランジスタを用いて高速動作させ、低消費電力モードにおいては、アクティブラッチ回路ALの電源電圧制御等によりゲートトンネル電流を低減し、応じて消費電力を低減する。この図58に示す信号波形は、先の図48の波形図においてスタンバイ期間を低消費電力モードの期間に置き換えることにより与えられ、対応の制御信号発生部により図58に示す波形を実現する制御信号発生部は実現される。以上のように、この発明の実施の形態11に従えば、待機期間中の信号の論理が予め定められないラッチ回路の場合、待機期間中アクティブラッチ回路からスタンバイラッチ回路へ信号を転送し、アクティブラッチ回路をゲートトンネル電流低減状態に設定しており、待機期間中のゲートトンネル電流による消費電力を抑制することができる。また、待機期間からアクティブ期間への移行時においては、スタンバイラッチ回路にラッチされた信号をアクティブラッチ回路へ転送しており、正確に、ラッチされた信号を復元することが、またアクティブ期間中、このアクティブラッチ回路により、高速動作を実現することができる。[実施の形態12]図59Aは、この発明の実施の形態12に従う半導体装置の構成の一例を示す図である。図59Aにおいて、電源ノードとプリチャージノード150の間に、プリチャージ指示信号/φPRの活性化時Lレベルのとき導通するMISトランジスタPTR15が設けられる。プリチャージノード150と接地ノードの間に、並列にNチャネルMISトランジスタNQ15、NQ16、およびNQ17が設けられる。これらのMISトランジスタNQ15、NQ16およびNQ17のゲートへは、それぞれ入力信号IN1、IN2およびIN3が与えられる。プリチャージ指示信号/φPRは、スタンバイ期間中活性状態のLレベルへ設定され、プリチャージノード150を、電源電圧Vccレベルにプリチャージする。このプリチャージ用のMISトランジスタPTR15には、ITRトランジスタを用い、そのゲートトンネル電流リークを抑制する。入力信号IN1-IN3に応答して動作するMISトランジスタNQ15-NQ17には、ゲート絶縁膜の膜厚が薄いMISトランジスタが用いられる。スタンバイ期間中、入力信号IN1-IN3はすべてLレベルであり、MISトランジスタNQ15-NQ17はオフ状態を維持する。次に、この図59Aに示す半導体装置の動作を図59Bに示す動作波形図を参照して説明する。スタンバイ期間中、プリチャージ指示信号/φPRはLレベルであり、プリチャージノード150は、プリチャージ用のMISトランジスタPTR15により電源電圧レベルにプリチャージされる。入力信号IN1-IN3は、すべてLレベルであり、MISトランジスタNQ15-NQ17はすべてオフ状態を維持する。プリチャージ状態において、MISトランジスタPTR15はオン状態となるものの、プリチャージ用MISトランジスタPTR15は、ITRトランジスタであり、そのゲートトンネル電流は十分に抑制される。また、MISトランジスタNQ15-NQ17は、オフ状態であり、ゲートトンネル電流はほとんど生じない。また、このプリチャージ用MISトランジスタPTR15は、ITRトランジスタであり、たとえばゲート絶縁膜の膜厚が厚い場合、しきい値電圧の絶対値が大きくなり、応じてオフリーク電流も低減できる。アクティブサイクルが始まると、プリチャージ指示信号/φPRがHレベルとなり、プリチャージ用のMISトランジスタPTR15がオフ状態となる。MISトランジスタNQ15-NQ17が、入力信号IN1-IN3の論理レベルに従ってオン/オフ状態となり、MISトランジスタNQ15-NQ17が選択的にオン/オフ状態となる。このMISトランジスタNQ15-NQ17のオン/オフ状態により、プリチャージノード150のアクティブ期間中の電圧レベルが決定される。このプリチャージノード150を接地電圧レベルに放電する場合、MISトランジスタNQ15-NQ17は、ゲート絶縁膜の薄いMISトランジスタであり、高速で動作し、プリチャージノード150を接地電圧レベルへ放電する。したがって、この図59Aに示すように、プリチャージノード150をスタンバイ期間中所定電圧レベルにプリチャージし、アクティブ期間中に、入力信号に応じてプリチャージノードの電圧レベルが決定されるダイナミック動作を行なう場合、プリチャージ用MISトランジスタとしてITRトランジスタを利用することによって、ゲートトンネル電流を抑制することができる。このスタンバイ期間およびアクティブ期間は、活性化指示信号ACTにより決定される。図59Cは、この発明の実施の形態12の半導体装置の一般的な形態を示す図である。図59Cにおいて、半導体装置は、電源ノードとプリチャージノード150の間に接続されるプリチャージ用MISトランジスタPTR15と、プリチャージノード150を入力信号群に従って駆動する論理回路155を含む。この論理回路155は、ゲート絶縁膜膜厚の薄い薄膜トランジスタTrで構成される。この論理回路155の構成は、各用途に応じて適当に定められる。プリチャージノード150を、アクティブサイクル時、入力信号INに従って駆動する構成であればよい。[変更例1]図60Aは、この発明の実施の形態12の変更例1の構成を示す図である。図60Aに示す構成は、図59Aに示す構成に加えて、プリチャージノード150と電源ノードの間に、プリチャージ指示信号/φPR2の活性化時導通するプリチャージ用MISトランジスタPQ15が設けられる。このMISトランジスタPQ15は、ゲート絶縁膜の膜厚は薄くされており、高速動作が可能である。プリチャージ指示信号/φPR2は、アクティブ期間からスタンバイ期間への移行時ワンショットパルスの形で活性化される。次に、この図60Aに示す半導体装置の動作を、図60Bに示す信号波形図を参照して説明する。スタンバイ状態時においては、活性化指示信号ACTはLレベルであり、応じてプリチャージ指示信号/φPR1がLレベルの活性状態となり、プリチャージ用MISトランジスタPTR15がオン状態となり、ノード150が、電源電圧Vccレベルにプリチャージされている。プリチャージ指示信号/φPR2は、Hレベルの非活性状態であり、プリチャージ用MISトランジスタPQ15はオフ状態を維持する。したがって、このプリチャージ用MISトランジスタPQ15は、オフ状態であるため、このゲート絶縁膜の薄いMISトランジスタをプリチャージ用MISトランジスタPQ15として利用しても、このMISトランジスタPQ15にはゲートトンネル電流は生じない。入力信号IN1-IN3は、スタンバイ期間中Lレベルである。アクティブ期間が始まると、活性化指示信号ACTに従ってプリチャージ用MISトランジスタPTR15がオフ状態となる。プリチャージ指示信号/φPR2はHレベルを維持している。入力信号IN1-IN3が、このアクティブ期間中に変化し、MISトランジスタNQ15-NQ17が、入力信号IN1-IN3に従って選択的にオン/オフ状態に設定され、プリチャージノード150の電圧レベルが応じて設定される。アクティブ期間が完了すると、活性化指示信号ACTの非活性化に応答してプリチャージ指示信号/φPR1がHレベルからLレベルに立下がり、MISトランジスタPTR15がオン状態となり、プリチャージノード150を電源電圧Vccレベルにプリチャージする。このとき、また、プリチャージ指示信号/φPR2がLレベルとなり、プリチャージ用MISトランジスタPQ15がオン状態となる。ITRトランジスタは、ゲートトンネル電流抑制のためにゲートトンネル障壁が大きく、また、そのしきい値電圧の絶対値が大きくなっている。したがって、このITRトランジスタであるMISトランジスタPTR15を用いてプリチャージノード150をプリチャージする場合、プリチャージノード150の電圧レベルが電源電圧Vccレベルに復帰するまでに時間を有し、スタンバイ期間およびアクティブ期間が繰返し実行される場合、このスタンバイの期間を短くすることができなくなる可能性が生じる。そこで、ゲート絶縁膜の薄い高速動作するMISトランジスタをプリチャージ用MISトランジスタPQ15として用い、このプリチャージノード150を高速で電源電圧Vccレベルまで復帰させる。これにより、スタンバイ期間が短い場合においても、確実にプリチャージノード150を電源電圧Vccレベルにプリチャージすることができ、スタンバイ期間中の消費電流の低減およびアクティブ期間中の高速動作両者を実現することができる。図61は、図60Aに示すプリチャージ指示信号発生部の構成を概略的に示す図である。図61において、プリチャージ指示信号の発生部は、活性化指示信号ACTを受ける2段の縦続接続されるインバータ回路155aおよび155bと、インバータ回路155aの出力信号の立上がりに応答して所定期間Lレベルとなるワンショットのパルス信号を生成するワンショットパルス発生回路156を含む。インバータ回路155bからプリチャージ指示信号/φPR1が出力され、ワンショットパルス発生回路156からプリチャージ指示信号/φPR2が出力される。インバータ回路155aおよび155bはバッファ回路を構成しており、活性化指示信号ACTに従ってプリチャージ指示信号/φPR1が生成される。一方、アクティブ期間完了時、インバータ回路155aの出力信号がHレベルに立上がり、応じてワンショットパルス発生回路156が、ワンショットのパルス信号を生成し、プリチャージ指示信号/φPR2をこのスタンバイ期間移行時所定期間活性状態へ駆動する。これにより、各動作サイクル/期間に応じて、プリチャージ指示信号/φPR1および/φPR2を活性/非活性化することができる。[変更例2]図62は、この発明の実施の形態12の変更例2の動作を示す信号波形図である。用いられる半導体装置の構成は図60Aの構成であり、プリチャージノード150のプリチャージには、プリチャージ指示信号/φPR1および/φPR2に従ってオン状態となるプリチャージ用のトランジスタPTR15およびPQ15を用いる。この図62に示す信号波形図においては、ゲート絶縁膜の薄いプリチャージ用MISトランジスタPQ15をオン状態にさせるためのプリチャージ指示信号/φPR2は、アクティブ期間開始時にワンショットパルスの形で活性化される。すなわち、スタンバイ期間からアクティブ期間への移行時に、プリチャージ指示信号/φPR2が所定期間活性状態とされ、MISトランジスタPQ15で確実に、プリチャージノード150を所定電圧レベルにプリチャージする。スタンバイ期間中、MISトランジスタPTR15でプリチャージノード150をプリチャージする場合、このスタンバイ期間の長さが短く、不十分であり、プリチャージノード150を指定電圧にプリチャージできない場合であっても、アクティブ期間開始時においてプリチャージ指示信号/φPR2により、確実に、プリチャージノード150を所定電圧レベルにプリチャージすることができる。このプリチャージ完了後、入力信号IN1-IN3に従ってMISトランジスタNQ15-NQ17が選択的にオン/オフ状態となる。図63は、図62に示すプリチャージ指示信号を発生する部分の構成を概略的に示す図である。図63に示すプリチャージ指示信号発生部は、図61に示すプリチャージ指示信号発生部と、以下の点において異なっている。すなわち、プリチャージ指示信号/φPR2は、活性化指示信号ACTの立上がりに応答して所定期間Lレベルとなるワンショットのパルス信号を発生するワンショットパルス発生回路157から発生される。アクティブ期間開始時において、プリチャージ指示信号/φPR2を所定期間活性状態へ駆動する。図64は、この発明の実施の形態12の変更例1および2の半導体装置の一般的構成を示す図である。この図64においては、プリチャージノード150を、入力信号群INに従って駆動する論理回路155が設けられる。この論理回路155は、ゲート絶縁膜の薄いMISトランジスタ薄膜Trを構成要素として有する。プリチャージノード150は、プリチャージ指示信号/φPR1および/φPR2をそれぞれゲートに受けるMISトランジスタPTR15およびPQ15により、電源電圧Vccレベルにプリチャージされる。この論理回路155は、先の図59Cに示す構成と同様、所定の論理処理を実行して、プリチャージノード150を選択的に駆動する。[変更例3]図65は、この発明の実施の形態12の変更例3の動作を示す信号波形図である。この変更例3において、半導体装置は、通常動作モード時におけるスタンバイサイクルおよびアクティブサイクルに加えて、動作が停止されるスリープモードを有する。半導体装置の構成は、図60Aに示す構成と同じであり、プリチャージ指示信号/φPR1に応答してオン状態となるITRトランジスタで構成されるMISトランジスタPTR15およびプリチャージ指示信号/φPR2に応答してオン/オフ状態となるMISトランジスタPQ15がプリチャージ用MISトランジスタとして設けられる。次に、この図65に示す信号波形図を参照して、この発明の実施の形態12の変更例3の動作について説明する。スリープモード指示信号SLEEPが非活性状態のLレベルの場合には、活性化指示信号ACTに従ってスタンバイサイクルおよびアクティブサイクルが繰返し実行される。このスリープモード指示信号SLEEPがLレベルのときには、プリチャージ指示信号/φPR1はHレベルを維持し、したがって、MISトランジスタPTR15はオフ状態を維持する。通常動作モード時スリープモード指示信号の非活性化時において、プリチャージ指示信号/φPR2が活性化指示信号ACTに従ってLレベルおよびHレベルに駆動される。スタンバイサイクルにおいては、プリチャージ指示信号/φPR2がLレベルとなり、プリチャージ用MISトランジスタPQ15がオン状態となり、プリチャージノード150が高速で充電される。一方、アクティブサイクル時においては、プリチャージ指示信号/φPR2がHレベルとなり、プリチャージ用MISトランジスタPQ15がオフ状態となる。このアクティブサイクル時において入力信号IN1、IN2およびIN3に従って論理回路またはMISトランジスタNQ15-NQ17が選択的にプリチャージノード150を接地電圧レベルに駆動する。スリープモード指示信号SLEEPがHレベルとなり、スタンバイ状態が所定時間以上継続するスリープモードが指定されると、プリチャージ指示信号/φPR2がHレベルとなり、プリチャージ用MISトランジスタPQ15は、このスリープモード期間中オフ状態を維持する。一方、このスリープモード指示信号SLEEPの活性化に応答してプリチャージ指示信号/φPR1がLレベルとなり、プリチャージ用のMISトランジスタPTR15がオン状態となり、プリチャージノード150を電源電圧Vccレベルにプリチャージする。スリープモード時においては、消費電流はできるだけ小さくされる。MISトランジスタPQ15をスリープモード時オフ状態とすることにより、このプリチャージ用MISトランジスタPQ15におけるゲートトンネル電流を抑制する。MISトランジスタPTR15は、ITRトランジスタであり、オン状態時におけるゲートトンネル電流は十分小さい。したがって、このスリープモード時におけるプリチャージ用MISトランジスタPTR15およびPQ15におけるゲートトンネル電流を抑制することができる。通常動作モード時においては、高速動作するMISトランジスタPQ15を用いてプリチャージノード150をプリチャージしている。したがって、アクティブ状態からスタンバイ状態への遷移時に、プリチャージノードを高速でプリチャージすることができ、高速動作が可能となる。またスリープモード移行時においては、このスリープモードへの移行は高速動作が要求されないため、ITRトランジスタを用いてプリチャージノード150を所定電圧レベルにプリチャージしても、何ら問題は生じず、スリープモード時の消費電流が低減される。図66は、図65に示すプリチャージ指示信号/φPR1および/φPR2を発生する部分の構成の一例を示す図である。図66において、プリチャージ指示信号発生部は、活性化指示信号ACTを受ける2段の縦続接続されるインバータ回路160aおよび160bと、インバータ回路160bの出力信号とスリープモード指示信号SLEEPを受けるOR回路160cと、スリープモード指示信号SLEEPを受けるインバータ回路160dを含む。OR回路160cから、プリチャージ指示信号/φPR2が出力され、インバータ回路160dから、プリチャージ指示信号/φPR1が出力される。活性化指示信号ACTは、動作サイクルに応じて外部からの信号に応じて生成される。したがって、この図66に示す構成を利用することにより、スリープモード指示信号SLEEPがLレベルのときには、OR回路160cがバッファ回路として動作し、またインバータ回路160aおよび160bがバッファ回路として動作するため、活性化指示信号ACTに従ってプリチャージ指示信号/φPR2が変化する。スリープモード指示信号SLEEPがLレベルであるため、プリチャージ指示信号/φPR1がHレベルを維持する。スリープモード指示信号SLEEPがHレベルとなると、OR回路160cからのプリチャージ指示信号/φPR2がHレベルとなり、一方、インバータ回路160dからのプリチャージ指示信号/φPR1がLレベルとなる。この図66に示す構成を利用することにより、通常動作モード時およびスリープモード時で、プリチャージ用のMISトランジスタを使い分けることができる。[変更例4]図67Aは、この発明の実施の形態12の変更例4の構成を示す図である。この図67Aに示す構成においては、電源ノードとプリチャージノード150の間に、プリチャージ指示信号/φPRに従ってオン状態となるMISトランジスタPQ16が設けられる。このMISトランジスタPQ16は、ゲート絶縁膜の膜厚が薄いMISトランジスタである。プリチャージノード150には、それぞれゲートに入力信号IN1-IN3を受けるMISトランジスタNQ15-NQ17が結合される。この図67Aに示す半導体装置においては、プリチャージ指示信号/φPRはアクティブサイクル開始時にワンショットの形で活性化される。すなわち、図67Bに示すように、活性化指示信号ACTがHレベルに立上がると、応じてプリチャージ指示信号/φPRが所定期間Lレベルとなり、プリチャージ用MISトランジスタPQ16がオン状態となり、プリチャージノード150が所定電圧レベルにプリチャージされる。MISトランジスタPQ16は、ゲート絶縁膜の薄いMISトランジスタであり、このワンショットパルスの形のプリチャージ指示信号/φPRに従ってプリチャージノード150が高速で所定電圧レベルにプリチャージされる。このプリチャージ完了後、入力信号IN1-IN3に従ってプリチャージノード150が選択的に接地電圧レベルに放電される。MISトランジスタPQ16のゲートトンネル電流が大きい場合においても、ワンショットパルスの形でプリチャージ指示信号/φPRを活性化することにより、このゲートトンネル電流が流れる期間を短くすることができ、応じて、プリチャージ用MISトランジスタにおけるゲートトンネル電流を抑制することができる。図68は、図67Aに示すプリチャージ指示信号/φPRを発生する部分の構成を概略的に示す図である。図68において、動作モード指示信号CMDに従って指定された動作モードを検出し、活性化指示信号ACTを生成するモード検出回路162と、モード検出回路162からの活性化指示信号ACTの立上がりに応答して所定期間Lレベルとなるワンショットのパルス信号を発生するワンショットパルス発生回路164が設けられる。ワンショットパルス発生回路164から、プリチャージ指示信号/φPRが出力される。外部からの動作モード指示信号CMDに従ってアクティブサイクルが指定されたとき、モード検出回路162は、活性化指示信号ACTを活性状態Hレベルへ駆動する。ワンショットパルス発生回路164が、この活性化指示信号ACTの活性化立上がりに応答して、プリチャージ指示信号/φPRを所定期間Lレベルに駆動する。これにより、アクティブサイクル開始時ワンショットでプリチャージノード150をプリチャージすることができる。スタンバイ状態時においては、MISトランジスタがすべてオフ状態となり、ゲートトンネル電流を抑制することができる。[変更例5]図69は、この発明の実施の形態12の変更例5の構成を示す図である。この図69に示す構成においては、図67Aに示す構成に加えて、プリチャージノード150と接地ノードの間に、活性化指示信号ACTの反転信号に応答して選択的に導通するMISトランジスタNTR15が設けられる。このMISトランジスタNTR15は、ゲートトンネル障壁が大きいITRトランジスタで構成される。このMISトランジスタNTR15は、活性化指示信号ACTをインバータを介してゲートに受ける。したがってアクティブ期間サイクルが完了してスタンバイ期間サイクルになると、このMISトランジスタNTR15がオン状態となる。アクティブ期間が始まると、プリチャージ指示信号/φPRがワンショットの形で活性化され、プリチャージノード150が所定電圧レベルにプリチャージされる。したがって、スタンバイ期間中は、ゲートトンネル障壁の大きなITRトランジスタであるMISトランジスタNTR15により接地ノードにプリチャージノード150が保持される。これにより、プリチャージノード150が、スタンバイ期間中フローティング状態となるのを防止することができ、このプリチャージノード150の不安定な電圧により誤動作が生じるのを防止することができる。スタンバイ期間中は、プリチャージノード150の信号を受ける他回路もスタンバイ状態にあり、動作していない。したがって、このスタンバイ期間中プリチャージノード150を接地電圧レベルに保持しても、何ら他回路に対する悪影響は生じない。アクティブ動作においては、アクティブ期間移行時に、プリチャージノード150が所定の電圧レベルにプリチャージされた時点から、その動作が開始する。ワンショットパルスの形で、プリチャージ指示信号/φPRを活性化することにより、確実に他回路は、このプリチャージノード150の電圧レベルに応じて正確な動作を行なうことができる。このフローティング防止用のMISトランジスタは、ゲートトンネル障壁が大きいため、オン状態時におけるゲートトンネル電流は十分抑制され、スタンバイ期間中における消費電流は十分低減される。図70は、この発明の実施の形態12の変更例4および5の一般的構成を概略的に示す図である。この図70に示す構成は、NOR型の論理回路に代えて、一般の論理回路165が用いられる。この論理回路165は、構成要素としてゲート絶縁膜の薄いMISトランジスタを含む。この論理回路165は、入力信号群INに従って、プリチャージノード150を選択的に駆動する。このプリチャージノード150の電圧レベルにより、他回路が所定の処理を実行する。[変更例6]図71は、この発明の実施の形態12の変更例6の構成を示す図である。図71においては、プリチャージノード150と電源ノードの間にプリチャージ指示信号/φPRに応答して導通するMISトランジスタPQ16が設けられる。このプリチャージノード150と接地ノードの間に、スリープモード指示信号SLEEPの活性化時導通するMISトランジスタNTR16が設けられる。また、プリチャージノード150と接地ノードの間には、論理回路の一例として、入力信号IN1-IN3に従ってそれぞれ選択的にオン状態となるMISトランジスタNQ15、NQ16、およびNQ17が並列に接続される。MISトランジスタNTR16は、ゲートトンネル障壁の大きなITRトランジスタであり、ゲートトンネル電流は十分に抑制される。一方MISトランジスタNQ15-NQ17はゲート絶縁膜膜厚の薄いMISトランジスタであり、入力信号IN1-IN3に従って高速に動作する。次に、この図71に示す半導体装置の動作を図72に示す信号波形図を参照して説明する。信号/データに対する処理が行なわれるノーマルモード時において、スリープモード指示信号SLEEPは、Lレベルであり、MISトランジスタNTR16はオフ状態を維持する。このMISトランジスタNTR16は、ITRトランジスタであり、ゲートトンネル電流およびオフリーク電流ともに小さい。このノーマルモード時において、アクティブサイクルおよびスタンバイサイクルが繰返し実行される。アクティブサイクル時において活性化指示信号ACTに従ってプリチャージ指示信号/φPRが非活性/活性を繰返す。このアクティブ期間中、プリチャージ指示信号/φPRが非活性状態にある。この通常動作モード時においては、ゲート絶縁膜の薄いMISトランジスタPQ16を用いてプリチャージノード150をプリチャージしている。したがって通常動作モード時ノーマルモード時においては、高速で、活性化指示信号ACTに従ってプリチャージノード150の充電/放電を行なうことができる。一方、スリープモードに入ると、スリープモード指示信号SLEEPがHレベルとなり、MISトランジスタNTR16がオン状態となり、プリチャージノード150が接地電圧レベルに固定される。一方、プリチャージ指示信号/φPRがHレベルを維持し、MISトランジスタPQ16がオフ状態となる。このスリープモード時においては、入力信号IN1-IN3はすべてLレベルに設定され、MISトランジスタNQ15-NQ17はすべてオフ状態である。したがって、低消費電流が要求されるスリープモード時においては、ゲート絶縁膜の薄いMISトランジスタPQ16、およびNQ15-NQ17はすべてオフ状態であり、これらのMISトランジスタPQ16、NQ15-NQ17におけるゲートトンネル電流を抑制することができる。スリープモードが終了すると、スリープモード指示信号SLEEPがLレベルに復帰し、MISトランジスタNTR16がオフ状態となる。このスリープモード指示信号SLEEPがLレベルになると、プリチャージ指示信号/φPRがLレベルとなり、MISトランジスタPQ16がオン状態となり、プリチャージノード150を高速で電源電圧Vccレベルにプリチャージする。このスリープモードからノーマルモード時のスタンバイ状態への移行時においては、アクティブサイクル開始までに所定の期間が仕様で定められており、十分な時間が保証される。したがって、このスリープモードからスタンバイ状態移行時において、プリチャージ用のMISトランジスタPQ16を用いて確実に、プリチャージノード150を所定電圧のレベルにプリチャージすることができる。図73は、図71に示すプリチャージ指示信号およびスリープモード指示信号の発生部の構成を概略的に示す図である。図73において、制御信号発生部は、外部からの動作モード指示信号CMDを受けて、活性化指示信号ACTおよびスリープモード指示信号SLEEPを、指定された動作モードに従って選択的に活性化するモード検出回路170と、モード検出回路170からの活性化指示信号ACTを受ける2段の縦続接続されるインバータ回路171および172と、インバータ回路172の出力信号とスリープモード指示信号SLEEPを受けて、プリチャージ指示信号/φPRを生成するOR回路173を含む。動作モード指示信号CMDが、アクティブ状態を指定するときは、活性化指示信号ACTがHレベルとなる。応じて、プリチャージ指示信号/φPRが、スリープモード指示信号SLEEPがLレベルのときに活性状態となる。したがってスリープモード指示信号SLEEPがLレベルのときには、プリチャージ指示信号/φPRが、活性化指示信号ACTに従って生成される。一方、スリープモード指示信号SLEEPが活性状態のHレベルとなると、OR回路173からのプリチャージ指示信号/φPRはHレベルに固定される。これにより、動作モードに応じて、プリチャージ指示信号/φPRの活性化態様を切換えることができる。なお、この変更例6において、プリチャージ指示信号/φPRはワンショットパルスの形で発生されてもよい。なお、図71に示すこの発明の実施の形態12の変更例6の半導体装置の一般の形は、図70に示すものと実質的に同じとなる。以上のように、この発明の実施の形態12に従えば、プリチャージ用のMISトランジスタに、ゲートトンネル障壁の大きいMISトランジスタを用いる場合には、ゲート絶縁膜の薄いMISトランジスタを用いてプリチャージ動作を補償し、またゲート絶縁膜の薄いMISトランジスタをプリチャージ用MISトランジスタとして利用する場合には、消費電流を低減することが要求される動作モード時には、このプリチャージ用MISトランジスタをオフ状態とするかまたは、ごく短時間のみオン状態とする。これにより、低消費電流が要求されるスタンバイ状態時におけるゲートトンネル電流を動作速度に影響を及ぼすことなく抑制することができる。[実施の形態13]図74Aは、この発明の実施の形態13に従う半導体装置の要部の構成を概略的に示す図である。この図74Aに示す半導体装置は、ダイナミック型半導体記憶装置DRAMであり、行列状に配列される複数のメモリセルを有するメモリセルアレイ200を含む。このメモリセルアレイ200において行列状に配列されるメモリセルは、ダイナミック型メモリセルであり、所定の周期で、記憶データをリフレッシュする必要がある。この半導体装置は、さらに、メモリセルアレイ200の行を指定するロウアドレスを生成するためのロウアドレス系回路203と、ロウアドレス系回路203からのロウアドレスに従ってメモリセルアレイ200のアドレス指定された行に対応するワード線を選択状態へ駆動するためのワード線駆動回路および選択行に接続されるメモリセルのデータの検知、増幅を行なうためのセンス系回路を含む行系回路ブロック204と、列選択およびデータの入出力を行なうためのその他の周辺回路を含む列系回路ブロック205を含む。ロウアドレス系回路203は、与えられたロウアドレスを受けて内部ロウアドレスを発生するロウアドレスバッファ、このロウアドレスバッファからのロウアドレスをデコードするロウデコード回路およびこれらのロウアドレスバッファおよびロウデコード回路の動作を制御するロウアドレス系制御回路を含む。ワード線駆動回路およびセンス系回路を含む行系回路ブロック204は、ワード線駆動回路およびセンス系回路の動作を制御する行系制御回路を含む。行系回路ブロック204は、また、メモリセルアレイ200の各列に対応して配置され、各列を、所定の中間電圧レベルにプリチャージするプリチャージ/イコライズ回路を制御するための回路およびシェアードセンスアンプ構成の場合のビット線分離ゲートの導通を制御するビット線分離ゲート制御回路等を含む。その他の周辺回路を含む列系回路ブロック205は、列選択指示が与えられたときに動作する。この半導体装置は、さらに、セルフリフレッシュモード時にリフレッシュされる行を指定するリフレッシュアドレスを生成するリフレッシュアドレスカウンタ201と、セルフリフレッシュモード時に、リフレッシュ要求を所定の間隔で発生するリフレッシュタイマ202を含む。このリフレッシュアドレスカウンタ201からのリフレッシュアドレスはロウアドレス系回路203へ与えられ、またリフレッシュタイマ202からのリフレッシュ要求信号が、ロウアドレス系回路203および行系回路ブロック204へ与えられ、それぞれのリフレッシュモード時における動作を制御する。セルフリフレッシュモードは、実際にリフレッシュが行なわれるリフレッシュアクティブ期間およびリフレッシュ要求の発行を待つリフレッシュスタンバイ期間を含む。通常動作モード時においても、アクティブサイクルおよびスタンバイサイクルが存在する。セルフリフレッシュモードは、通常、低消費電力モードであり、このセルフリフレッシュモード時における消費電流はできるだけ小さくするのが好ましい。このためリフレッシュモード時に動作するリフレッシュアドレスカウンタ201およびリフレッシュタイマ202は、ゲートトンネル障壁の大きなITRトランジスタで構成する。たとえば、ゲート絶縁膜の厚い厚膜トランジスタを用いて、これらのリフレッシュアドレスカウンタ201およびリフレッシュタイマ202を構成する。一方、ロウアドレス系回路203、行系回路ブロック204および列系回路ブロック205は、通常動作モード時においても動作をする必要があり、これらは高速動作性を要求されるため、ゲート絶縁膜の薄いMISトランジスタで構成する。これらのリフレッシュアドレスカウンタ201およびリフレッシュタイマ202は、ゲートトンネル障壁の大きなITRトランジスタで構成しても、セルフリフレッシュモード時には高速動作性が要求されないため、特に問題は生じない。ロウアドレス系回路203、行系回路ブロック204および列系回路ブロック205は、セルフリフレッシュモード時のリフレッシュスタンバイ状態時においては、先の実施の形態1および3で示した構成に基づき、ゲートトンネル電流の抑制が図られる。これらは、また、電源電圧供給が停止されてもよい。したがって、通常動作モード時の高速動作性を損なうことなく、セルフリフレッシュモード時の消費電流を低減することができる。図74Aにおいて、その他の周辺回路を含む列系回路ブロック205は、このセルフリフレッシュモード時においては、電源電圧供給が停止されるなどのゲートトンネル電流抑制動作が実行される。行選択に関連するロウアドレス系回路203および行系回路ブロック204は、セルフリフレッシュモード時、リフレッシュスタンバイ状態時およびリフレッシュアクティブ状態に応じて、そのゲートトンネル電流抑制機構が選択的に活性化される。図74Bは、図74Aに示すリフレッシュアドレスカウンタ201の一段の構成を示す図である。リフレッシュアドレスビットの数に応じて必要な数だけ、この図74Bに示す構成が設けられる。図74Bにおいて、リフレッシュアドレスカウンタ201は、リフレッシュアドレスビット/Qi-1に応答して選択的に活性化され、活性化時与えられた信号を反転するクロックトインバータ201aおよび201bと、クロックトインバータ201bの出力信号を反転してクロックトインバータ201aの入力へ与えるインバータ201cと、クロックトインバータ201aの出力をラッチするインバータラッチ201dと、クロックトインバータ201bの出力信号をラッチするインバータラッチ201eとを含む。クロックトインバータ201bからリフレッシュアドレスビットQiが出力される。これらのインバータが、全てITRトランジスタ、たとえば厚膜トランジスタで構成される。次に、この図74Bに示すリフレッシュアドレスカウンタの動作について、簡単に説明する。ビット/Qi-1がHレベルのとき、クロックトインバータ201aは出力ハイインピーダンス状態であり、一方、クロックトインバータ201bが活性化され、インバータラッチ201dにラッチされている信号を反転して、ビットQiを生成する。インバータラッチ201dには、ビットQiがラッチされているため、このビット/Qi-1がHレベルとなると、ビットQiが変化する。すなわち、下位のビットQiがHレベルからLレベルに変化すると上位ビットQiの論理レベルが変化する。ビット/Q-iがLレベルの間、クロックトインバータ201bは出力ハイインピーダンス状態であり、ビットQiは変化しない。この下位ビットのHレベルからLレベルへの変化時に、すなわち下位からのキャリ発生時に上位ビットの論理レベルを変化させることにより、カウント回路を構成することができる。リフレッシュタイマの回路構成としては、キャパシタの充放電時間を利用する従来と同様の構成を利用することができる。[変更例1]図75は、この発明の実施の形態13の変更例1の構成を概略的に示す図である。図75においては、ロウアドレス系回路203および行系回路ブロック204に対し、それぞれ、リフレッシュモード時に活性化されるロウアドレス系回路206および行系回路ブロック207が対応して配置される。これらの行系回路ブロック207およびロウアドレス系回路206は、リフレッシュモード時に動作するだけであり、たとえばゲート絶縁膜の厚い厚膜トランジスタであるITRトランジスタを構成要素として含む。通常動作モード時においては、ゲート絶縁膜の薄いMISトランジスタを構成要素として含むロウアドレス系回路203および行系回路ブロック204により、メモリセルアレイ200に対する行選択動作が実行される。一方、リフレッシュモード時セルフリフレッシュモード時においては、ロウアドレス系回路206および行系回路ブロック207により、メモリセルアレイ200の行選択動作が実行される。ロウアドレス系回路203および行系回路ブロック204は、このリフレッシュモード時ゲートトンネル電流を抑制するように、その電源電圧等の制御が行なわれる。その他の周辺回路を含む列系回路ブロック205においても同様、ゲートトンネル電流低減機構が活性化される。ロウアドレス系回路206のたとえばデコード回路は厚膜トランジスタであり、正確な動作のために必要に応じて電源電圧を高くするなどの処置を行ない、厚膜トランジスタのしきい値電圧の影響が十分に抑制されるように制御する。以上のように、通常動作モード時に動作する行選択系回路およびセルフリフレッシュモード時に動作する行選択系回路を別々に設けることにより、通常動作モード時における動作特性を損なうことなく、セルフリフレッシュモード時におけるゲートトンネル電流による消費電流を低減することができる。なお、この行系回路ブロック204および207に含まれるセンス系回路は、メモリアレイ200において配置されるセンスアンプの動作を制御する回路ブロックである。センスアンプは、通常動作モード用のセンスアンプ回路およびリフレッシュモード用のセンスアンプ回路を別々に設ける必要はない。これは、センスアンプ回路を構成する交差結合されるMISトランジスタは、スタンバイ状態時においてすべてオフ状態となるためである。しかしながら、このセンスアンプ回路を活性化するためのセンスアンプ活性化トランジスタは、通常動作モード用とセルフリフレッシュモード用とを2つ別々に設けてもよい。このリフレッシュモード用のセンスアンプ活性化トランジスタのゲートトンネル障壁を大きいMISトランジスタで構成し、電流駆動能力を小さくして、センスアンプ回路動作時における平均直流電流を低減し、セルフリフレッシュモード時の直流消費電流を低減する。図76は、図75に示す構成に対する制御部の構成を概略的に示す図である。図76において、動作モード指示信号CMDに従ってセルフリフレッシュモードが指定されたことを検出するリフレッシュモード検出回路210と、このリフレッシュモード検出回路210からのリフレッシュモード指示信号SRFに従って行系回路ブロック207および204の出力の一方を選択するマルチプレクサMUX214と、リフレッシュモード指示信号SRFに従ってロウアドレス系回路203および行系回路ブロック204の電源制御等を行なうゲートトンネル電流低減機構212が設けられる。このリフレッシュモード検出回路210は、ゲートトンネル障壁の大きなMISトランジスタを構成要素として含む。リフレッシュモードが指定され、リフレッシュモード指示信号SRFが活性化されると、ゲートトンネル電流低減機構212がロウアドレス系回路203および行系回路ブロック204の電源制御等を行ないゲートトンネル電流を低減させる。このゲートトンネル電流低減機構212は、単に、ロウアドレス系回路203および行系回路ブロック204への電源電圧供給を遮断する構成であってもよい。リフレッシュモード時にはマルチプレクサ214が、ワード線駆動回路およびセンス系回路を含む行系回路ブロック207の出力信号を選択してメモリセルアレイ200へ与える。このリフレッシュモード検出回路210からのセルフリフレッシュモード指示信号SRFは、また、リフレッシュタイマ202および列系回路ブロック205へ与えられる。列系回路ブロックに対してもゲートトンネル電流低減機構が設けられており、そのリフレッシュモード指示信号SRFに従って、この列系回路ブロック205の電源またはバイアス制御によるトンネル電流低減が行なわれる。リフレッシュタイマ202は、リフレッシュモード指示信号SRFが活性状態の間、所定の時間間隔でリフレッシュ要求を発行する。なお、このリフレッシュモード検出回路210からのリフレッシュモード検出信号SRFに従ってロウアドレス系回路206および行系回路ブロック207が選択的に能動状態とされる構成が用いられてもよい。リフレッシュモード指示信号SRFが非活性状態の通常動作モード時には、ロウアドレス系回路206および行系回路ブロック207に対する電源電圧供給停止の処置が行なわれてもよい。[変更例2]図77は、この発明の実施の形態13の変更例2の構成を概略的に示す図である。この図77に示す構成は、図74に示す構成と以下の点が異なっている。すなわち、ロウアドレス系回路203および行系回路ブロック204に対し、プリチャージ指示信号/φPWR1をゲートに受けるMISトランジスタPTR20が設けられ、また列系回路205に対し、プリチャージ指示信号/φPWR2に応答して選択的に導通するMISトランジスタPTR22が電源制御トランジスタとして設けられる。これらのMISトランジスタPTR20およびPTR22は、ゲートトンネル障壁の大きなITRトランジスタである。ロウアドレス系回路203およびワード線駆動回路/センス系回路204は、その構成要素は、できるだけゲート絶縁膜膜厚が薄くされたMISトランジスタである。またその他の周辺回路を含む列系回路205は、ゲート絶縁膜の薄いMISトランジスタで構成される。他の構成は図74に示す構成と同じである。次に、この図77に示す半導体装置の動作を図78に示す信号波形図を参照して説明する。通常動作モード時ノーマルモードにおいては、リフレッシュモード指示信号SRFはLレベルである。この状態においては、電源制御信号/φPWR1および/φPWR2はともにLレベルであり、電源トランジスタPTR20およびPTR22はオン状態である。したがって、ロウアドレス系回路203、行系回路204および列系回路205は、与えられた信号に従って高速で動作する。リフレッシュモードが指定されると、リフレッシュモード指示信号SRFがHレベルに立上がる。応じて、電源制御信号/φPWR2がHレベルとなり、電源トランジスタPTR22がオフ状態となる。これにより、列系回路205への電源電圧供給が停止され、列系回路その他の周辺回路205の消費電流を低減する。一方、このリフレッシュモード指示信号SRFがHレベルのときには、リフレッシュタイマ202からのリフレッシュ要求に従って生成されるリフレッシュ活性化信号RFACTが活性化されるときに、電源制御信号/φPWR1がLレベルとなる。一方、このリフレッシュモードにおいてリフレッシュ活性化信号RFACTがLレベルの非活性状態にあり、リフレッシュモード時のスタンバイ状態のときには、電源制御信号/φPWR1はHレベルとなる。したがって、リフレッシュモード時においては、このリフレッシュ動作行選択動作が行なわれる期間電源トランジスタPTR20がオン状態となる。スタンバイ状態時においてはこれらのロウアドレス系回路203および行系回路ワード線駆動回路/センス系回路204への電源電圧供給は停止される。したがって、リフレッシュモード時における消費電流を低減することができる。なお、この図77に示す構成においては、電源トランジスタPTR20およびPTR22により、電源電圧供給を制御している。しかしながら、この電源電圧トランジスタPTR20およびPTR22に代えて、先の実施の形態1または3などにおいて示したように、ウェルバイアスを深くする、電源電圧の極性を切換える、階層電源構成においては副電源線を切り離すなどのゲートトンネル電流抑制機構が用いられ、この電源制御信号/φPWR1および/φPWR2が非活性状態のときにゲートトンネル電流低減機構が活性化される構成が用いられてもよい。図79は、この図78に示す制御信号を発生する部分の構成を示す図である。リフレッシュモード指示信号SRFは、図76に示す構成と同様、動作モード指示信号CMDに従ってリフレッシュモードが指定されたことを検出するモード検出回路210から生成される。このリフレッシュモード指示信号SRFをバッファ回路220でバッファ処理して、電源制御信号/φPWR2が生成される。図79において、バッファ回路220は、一例として、2段の縦続接続されるインバータを含む。リフレッシュタイマ202は、リフレッシュモード指示信号SRFがHレベルの活性状態のときに、所定の周期でリフレッシュ要求信号REFQを発行する。ワンショットパルス発生回路222がこのリフレッシュ要求信号REFQに従って所定の時間幅を有するワンショットのパルスを生成する。このワンショットパルス発生回路222からのワンショットパルスがリフレッシュ活性化信号RFACTとして、回路ブロック203および204へ与えられ、このリフレッシュ活性化信号RFACTの活性化期間中、行選択およびメモリセルデータの検知、増幅および再書込が行なわれる。この制御信号発生部は、さらに、リフレッシュモード指示信号SRFとリフレッシュ活性化信号RFACTを受けるNAND回路224と、NAND回路224の出力信号とリフレッシュモード指示信号SRFを受けるAND回路226を含む。AND回路226から、電源制御信号/φPWR1が出力される。通常動作モード時ノーマルモードにおいては、リフレッシュモード指示信号SRFはLレベルであり、電源制御信号/φPWR1はLレベルを維持する。一方、リフレッシュモード指示信号SRFがHレベルとなると、AND回路226がバッファ回路として動作し、またNAND回路224がインバータ回路として動作する。したがって、リフレッシュモード時においては、リフレッシュ活性化信号RFACTの反転信号として、電源制御信号/φPWR1が生成される。なお、このリフレッシュ活性化信号RFACTは、ワンショットパルス発生回路222ではなく、リフレッシュ要求信号REFQに従ってセットされかつセンスアンプ活性化信号が発生されてから所定時間経過後にリセットされるセット/リセットフリップフロップから生成されてもよい。なお、この制御信号発生回路の構成要素は、すべて、ゲートトンネル障壁の大きなMISトランジスタで構成される。セルフリフレッシュモード時においては、高速動作性は要求されず、また、ノーマルモード時においては、これらの電源制御信号/φPWR1および/φPWR2はともにLレベルに固定されるため、ノーマルモード時においても高速動作性は何ら要求されないため、問題は生じない。なお、制御信号/PWR1および/PWR2は、ノーマルモード時にともにLレベルであり、かつリフレッシュモード時に制御信号/PWR1がリフレッシュアクティブ時に活性化されかつリフレッシュスタンバイ時に非活性化され、また制御信号/PWR2が非活性化される状態が実現されれば、制御信号/PWR1およびPWR2を生成するためにどのような構成が用いられてもよい。[変更例3]図80は、この発明の実施の形態13の変更例3の構成を概略的に示す図である。図80においては、この半導体装置250は、DRAM部とロジック部を含む。この半導体装置は、同一半導体チップ上に、ロジックとDRAMが混載されるシステムLSIである。このDRAM部においては、メモリセルアレイ200、ロウアドレス系回路203、ワード線駆動回路/センス系回路行系回路204、その他の周辺回路列系回路205、リフレッシュアドレスカウンタ201およびリフレッシュタイマ202の部分に分割される。このDRAM部においては、リフレッシュアドレスカウンタ201およびリフレッシュタイマ202を除いて回路構成要素としては、ロジック部に用いられるMISトランジスタと同一のゲート絶縁膜の薄いロジックトランジスタMISトランジスタが用いられる。リフレッシュアドレスカウンタ201およびリフレッシュタイマ202は、ゲートトンネル障壁の大きなMISトランジスタITRトランジスタで構成する。このシステムLSIの動作モードとしては、通常アクセスサイクルにおいて行なわれるアクティブ/スタンバイサイクルおよびスリープモードと呼ばれる低消費電流スタンバイ状態とがある。このスリープモードでは、ロジック部の動作が停止している。通常アクセスサイクルにおいてはロジック部のロジック回路を含めて、内部スタンバイサイクル時であっても数十mAの電流消費は許容される。一方、スリープモード時においては、以下の動作が要求される。ロジック部は、その電源を外部から遮断してロジック部の低消費電力を実現する。DRAM部においては、メモリセルアレイ200における記憶データを最小限の電流で保持する。したがって、スリープモード時におけるセルフリフレッシュ動作を必要最小限の電力を用いて行なうことになる。そこで、ロウアドレス系回路203および行系回路204に対し電源トランジスタPTR20を設け、またその他の周辺回路列系回路205に対しても電源トランジスタPTR22を設ける。これらの電源トランジスタPTR20およびPTR22は、ITRトランジスタであり、メモリ電源電圧Vcdを受ける。またロジック部には、ITRトランジスタで構成される電源トランジスタPTR24を電源トランジスタとして配設する。この電源トランジスタPTR24を電源制御信号/φPWR2で制御する。通常動作モード時においては、電源トランジスタPTR20、PTR22およびPTR24はすべてオン状態である。ここで、電源制御信号/φPWR1および/φPWR2の動作波形は、図78に示すものと同じである。一方、スリープモードに入り、DRAM部がセルフリフレッシュモードに入ると、電源制御信号/φPWR1に従ってリフレッシュが行なわれる期間のみロウアドレス系回路203およびワード線駆動回路/センス系回路行系回路204へ電源電圧を供給するまたは、トンネルリーク電流低減機構を非活性化する。スリープモード時のスタンバイ状態時においては、この電源制御信号/φPWR1により、トンネル電流低減機構を活性化する。その他の周辺回路を含む列系回路205は、電源制御信号/φPWR2により電源トランジスタPTR22がオフ状態となり、その他の周辺回路列系回路205への電源電圧供給を停止する。ロジック部は、スリープモードに入ると、電源制御信号/φPWR2に従って電源トランジスタPTR24がオフ状態となる。したがって、スリープモード時におけるシステムLSIの消費電力を低減することができる。なお、ロジック部に対しては電源トランジスタPTR24はロジック電源電圧Vclを受けており、このロジック部へは、電源トランジスタPTR24を設ける代わりに、単に外部から、このロジック電源電圧Vclの供給を停止し、ロジック電源電圧Vclが接地電圧レベルに放電されてもよい。いずれにしても、このロジック部およびDRAM部において、電源制御信号/φPWR1および/φPWR2の非活性化時には、ゲートトンネル電流低減機構が活性化されればよい。なお、この図80に示すシステムLSIの構成においても、DRAM部の電源制御信号/φPWR1および/φPWR2に応答する回路は、ゲートトンネル電流低減機構であればよく、これまで述べた実施の形態のいずれの構成が用いられてもよい。図81は、この図80に示す電源制御信号の発生部の構成を概略的に示す図である。図81において、電源制御信号発生部は、ロジック部に設けられ、たとえばシステムコントローラから与えられる命令OPCをデコードし、スリープモードの設定および解除を検出するスリープモード検出回路260と、スリープモード検出回路260からのセルフリフレッシュエントリコマンドSRFinおよびセルフリフレッシュモードイグジットコマンドSRFoutを受け、セルフリフレッシュモード指示信号SRFを生成するモード検出回路262を含む。このモード検出回路262は、メモリ電源電圧Vcdを受け、好ましくは、ITRトランジスタを構成要素として含む。このセルフリフレッシュ指示信号SRFは図79に示す回路へ与えられ、電源制御信号/φPWR1および/φPWR2が生成される。スリープモード検出回路260はロジック部に設けられ、ロジック電源電圧Vclを動作電源電圧として受ける。このロジック部においてはスリープモードに入ると、スリープモードイグジットコマンドSRFin発行後、所定時間が経過すると、ロジック電源電圧Vclの供給が遮断される。スリープモード解除時においては、ロジック電源電圧Vclが供給された後に、システムコントローラから命令OPCとして、スリープモード解除命令が与えられる。したがって、スリープモード時、ロジック部の電源電圧Vclの供給を遮断しても、正確にスリープモード検出回路260が動作して、セルフリフレッシュエントリコマンドSRFinおよびセルフリフレッシュイグジットコマンドSRFoutを生成してモード検出回路262へ与えることができる。なお、このスリープモード検出回路260は、メモリ電源電圧Vcdを受けるように構成されてもよい。この場合には、スリープモード検出回路260は、常時システムコントローラから与えられる命令OPCをモニタすることになる。なお、メモリ電源電圧Vcdは、また、リフレッシュアドレスカウンタ201およびリフレッシュタイマ202へ常時供給される。[変更例4]図82は、この発明の実施の形態13の変更例4の構成を概略的に示す図である。この図82においても、半導体装置250は、システムLSIであり、DRAM部とロジック部とが同一チップ上に集積化される。このDRAM部においては、ロウアドレス系回路およびワード線駆動回路/センス系回路行系回路204それぞれに対し電源制御信号/φPWR1に応答して選択的に活性化されるゲートトンネル電流低減機構270および272が設けられる。また、その他の周辺回路列系回路205に対しても、電源制御信号/φPWR2に応答して選択的に活性化されるゲートトンネル電流低減機構274が設けられる。これらのゲートトンネル電流低減機構270、272および274は、電源供給停止の他に先の実施の形態において説明したいずれの構成が用いられてもよいウェルバイアス変更、階層電源構成、ソース電圧変更などの構成。一方、ロジック部に対しては、ロジック電源電圧Vclが供給される。このロジック部に対するロジック電源電圧Vclは、スリープモード時供給が停止される。DRAM部に対してはメモリ電源電圧Vcdが常時供給される。これらの電源制御信号/φPWR1および/φPWR2は、図81に示す制御信号発生部から生成される。この図82に示す構成を利用しても、DRAM部に常時メモリ電源電圧Vcdが供給される場合においても、低消費電力が要求されるスリープモード時におけるDRAM部の消費電力およびロジック部の消費電力をともに低減することができる。以上のように、この発明の実施の形態13に従えば、リフレッシュ動作のみに関連する部分を、ITRトランジスタで構成し、他の回路部は、低消費電流が要求されるスタンバイ状態時においては、ゲートトンネル電流低減機構を活性化しているため、高速動作性を損なうことなく低消費電力が要求されるスタンバイ状態時における消費電流を低減することができる。[実施の形態14]図83は、この発明の実施の形態14に従う半導体装置の全体の構成を概略的に示す図である。図83において、半導体装置300は、複数の内部回路LK♯1-LK♯3と、この内部ノードにそれぞれ対応して設けられる複数のスキャンレジスタフリップフロップF1-F7を含むスキャンパス302と、これらの内部回路LK♯1-LK♯3およびスキャンパス302の電源の制御を行ないかつテストを制御するテスト/電源制御回路304を含む。スキャンパス302は、スキャンデータ入力端子309aとスキャンデータ出力端子309bの間にスキャンレジスタF1-F7が直列に接続される。テスト動作時には、テスト/電源制御回路304の制御の下に、このスキャンパス302を介してスキャンデータSCinが順次転送されてラッチされる。この後、内部回路LK♯1-LK♯3を動作させ、再びこの内部回路の動作結果をスキャンレジスタF1-F7にラッチする。この後スキャンパス302を介してこのスキャンレジスタF1-F7にラッチされたデータを順次スキャンデータSCoutとしてスキャンデータ出力端子309bから出力する。スキャンレジスタF1-F7は、通常動作時においては、スルー回路として動作し、対応の内部ノードの信号を、次段の内部回路に転送する。したがって、通常動作時には、通常入力端子群306を介して信号/データが入力されて、内部回路LK♯1-LK♯3が所定の動作をそれぞれ実行する。このときには、スキャンパス302は、各内部ノードの信号を、次段の内部回路の対応のノードに転送する。したがって、内部回路LK♯3からの処理結果が、通常信号出力端子群308を介して出力される。このようなスキャンパス302を半導体装置300内に設けることにより、半導体装置のテストの容易化を図る。すなわち、スキャンパス302を設けることにより、スキャンレジスタF1-F7で囲まれた内部回路LK♯1-LK♯3を個々独立に試験をすることができる。試験動作時には、この半導体装置300内の内部回路LK♯1-LK♯3に対し、外部の端子群306から直接またはこのスキャンパス302を介してアクセスすることができ、半導体装置300の内部ノードの可制御性および可観測性を向上することができる。たとえば、内部回路LK♯2のテスト時においては、この内部回路LK♯2の入力ノードに設けられたスキャンレジスタF1-F3に、スキャンデータ入力端子309aを介してテストパターンをセットする。内部回路LK♯2を動作させ、その動作結果を、内部回路LK♯2の出力ノードに設けられたスキャンレジスタF7およびF6に取込む。次いでこのスキャンパス302を介してスキャンデータ出力端子309bを介してスキャンアウトデータSCoutとして取出す。このスキャンアウトデータSCoutを観測することにより、内部回路LK♯2の動作状況を観測することができる。このスキャンパス302における信号のシフトおよびラッチ動作は、テスト/電源制御回路304により行なわれる。このテスト/電源制御回路304は、また、これらの内部回路LK♯1-LK♯3およびスキャンパス302に対する電源の制御を行なう。内部回路LK♯1-LK♯3には電源電圧VCLが与えられ、スキャンパス302のスキャンレジスタF1-F7には、電源電圧VCSが供給される。スリープモード時などのスタンバイ状態時においては、内部回路LK♯1-LK♯3の電源電圧VCLの供給を停止する。スキャンパス302のスキャンレジスタF1-F7には、この電源供給停止前の内部回路LK♯1およびLK♯2の出力ノードをラッチさせる。スキャンパス302のスキャンレジスタF1-F7には、テスト動作および通常動作の切換えを行なうための、転送ゲート論理ゲートが設けられており、この論理ゲートを利用して、信号の転送/ラッチを行なう。これにより、スリープモードなどのスタンバイ状態時における半導体装置300の消費電流を低減する。図84は、図83に示すテスト/電源制御回路304の構成を概略的に示す図である。図84において、テスト/電源制御回路304は、動作モード指示OPCに従ってスキャンパス302のシフト動作を制御するシフトクロック信号SFTおよび動作モード指示信号MODEとを生成するテスト制御回路312と、動作モード指示OPCに応答して、スタンバイモードが指定されたことを検出するモード検出回路313と、モード検出回路313からのスタンバイ指示信号φSTに応答して非導通状態となり、主電源線311と内部回路電源線315とを分離する電源トランジスタ314を含む。テスト制御回路312およびモード検出回路313へは、それぞれ電源ノード310aおよび310bを介して外部からの電源電圧VEXが与えられる。この主電源線311は、スキャンパス電源線316に結合され、スキャンパス302へは、常にスキャンパス電源電圧VCSが外部電源電圧VEXに従って供給される。このテスト制御回路312およびモード検出回路313および電源トランジスタ314は、ゲートトンネル障壁の大きなMISトランジスタで構成される。スキャンパスを利用するテスト時においては、そのスキャンパス302を介しての信号の転送には高速動作性はさほど要求されないため、これらのテスト制御回路312に対しては、ゲートトンネル障壁の大きなMISトランジスタを用いても、特に問題は生じない。図85は、図83に示すスキャンパス302に含まれるスキャンレジスタF1-F7の構成を概略的に示す図である。スキャンレジスタF1-F7は、同一構成を有し、図85においては、1つのスキャンレジスタF♯を代表的に示す。図85において、スキャンレジスタF♯は、シフトモード指示信号SFMDに従ってシフトイン信号SIおよび内部信号DIの一方を選択するマルチプレクサMUX320と、シフトクロック信号SFTに従ってマルチプレクサ320から与えられる信号を取込みかつ転送するフリップフロップシフトレジスタ321と、このフリップフロップ321の出力信号を更新指示信号UPDATEに従って取込むスルーラッチ322と、モード指示信号MODEに従って内部信号DIおよびスルーラッチ322の出力信号の一方を選択して出力するマルチプレクサMUX323を含む。シフトモード指示信号SFMD、モード指示信号MODE、シフトクロック信号SFTおよび更新指示信号UPDATEは、図84に示すテスト制御回路312から発生される。シフトモード指示信号SFMDは、スキャンテストモード時において、内部からの信号DIおよびスキャンパスにおける前段のスキャンレジスタからシフトアウトされた信号スキャンイン信号SIのいずれを選択するかを示す。フリップフロップ321は、スキャンパス302においてシフトレジスタを構成し、シフトクロック信号SFTに従ってマルチプレクサ320から与えられた信号をシフトする。このフリップフロップ321から、スキャンパス302における次段のスキャンレジスタに対するシフトアウト信号SOが生成される。スルーラッチ322は、更新指示信号UPDATEが活性状態となると、フリップフロップ321の出力信号を通過させるスルー状態となる。更新指示信号UPDATEが非活性状態の場合には、スルーラッチ322は、ラッチ状態となり、フリップフロップ321の出力信号の通過は禁止させず、単にフリップフロップ321の出力信号SOをラッチする。マルチプレクサ323は、モード指示信号MODEが通常動作モードを指定するときには、内部信号DIを選択し、テスト動作モード時においては、スルーラッチ322からの信号を選択する。このスキャンレジスタF♯を利用して、スタンバイ状態移行時において、マルチプレクサ320およびフリップフロップ321を動作させ、内部信号DIをフリップフロップ321にラッチする。このスタンバイ状態時において内部回路LK♯1-LK♯3に対する電源供給を停止してもこのスタンバイ状態時においては、フリップフロップ321に、この半導体装置300の内部ノードの信号が保持されている。スタンバイ状態完了後、フリップフロップ321に保持された信号を、スルーラッチ322をスルー状態に設定しかつマルチプレクサ323にスルーラッチ322の信号を選択させることにより内部回路へ与える。これにより、内部回路LK♯1-LK♯3を元の状態に高速で復帰させることができる。なお、図83に示すスキャンパスの構成においては、内部回路LK♯1の入力ノードには、フリップフロップは設けられていない。しかしながら、内部回路LK♯1の入力ノードは、通常信号入力端子群306に結合されており、即座に、スタンバイ状態完了後、通常入力端子群306を、元の状態に復帰させることによりこれは外部装置により行なわれる、内部回路LK♯1の状態を、元の状態に復帰させることができる。次に、図83から図85に示す回路の動作を、図86に示すタイミングチャート図を参照して説明する。動作モード指示OPCがスタンバイ状態を指定すると、テスト制御回路312は、まずシフトクロック信号SFTを活性化する。シフトモード指示信号SFMDは、通常動作モード時には、たとえばLレベルに設定されており、マルチプレクサMUX320は、前段の内部回路から与えられる内部信号DIを選択している。したがって、フリップフロップ321が、このシフトクロック信号SFTに従ってマルチプレクサ320を介して与えられた内部信号を取込む。このシフトクロック信号SFTが非活性化され、フリップフロップ321において内部信号DIがラッチされると、モード検出回路313が、スタンバイ指示信号φSTをHレベルに駆動し、電源トランジスタ314をオフ状態に設定する。これにより、スタンバイエントリモードが完了し、内部回路LK♯1-LK♯3の電源供給が停止され、これらの内部回路LK♯1-LK♯3でのゲートトンネル電流によるリーク電流を低減する。スタンバイ状態が完了すると、通常動作モードノーマルモードが始まるとき、動作モード指示OPCがたとえばLレベルに立下がる。この動作モード指示のスタンバイ完了指示立下がりに応答して、モード検出回路313からのスタンバイ指示信号φSTがLレベルとなり、内部回路電源線315が、主電源線311に結合され、内部回路LK♯1-LK♯3に電源電圧VCLが供給される。次いで、テスト制御回路312が、この動作モード指示OPCのスタンバイ完了指示立下がりに応答して、内部回路LK♯1-LK♯3への電源電圧供給完了後、モード指示信号MODEをたとえばHレベルに設定し、マルチプレクサ323に、スルーラッチ322の出力信号を選択させる。このとき、また、テスト制御回路312からの更新指示信号UPDATEがHレベルとなり、スルーラッチ322がスルー状態となり、フリップフロップ321にラッチされていた内部信号がマルチプレクサ323へ与えられる。したがって、次段の内部回路へは、このスタンバイ移行時に与えられていた信号が再び与えられる。これにより、スタンバイイグジットモードが完了し、この半導体装置が次の通常動作モード時の所定の動作を実行する状態に復帰する。なお、図84においては、テスト制御回路312とモード検出回路313の間の信号の応答関係を示していない。これは、個々に、遅延時間を考慮して、これらの制御信号が発生されてもよく、また、各制御信号の応答関係により、所定の動作シーケンスで制御信号が発生するように構成されてもよい。なお、スルーラッチ322は、後に説明するJTAGジョイントテストアクショングループにおいて標準化されたバウンダリスキャンでのモードを考慮しており、このスルーラッチ322は特に設けられなくてもよい。図87は、図84に示すテスト制御回路312およびモード検出回路313の構成の一例を示す図である。この図87においては、テスト制御回路312およびモード検出回路313の動作が互いに応答関係を有している場合を示す。これらは、個々に遅延時間を調整して、図86に示す動作シーケンスが実行されるように構成されてもよい。図87において、テスト制御回路312は、テストモードコマンドTMをデコードし、指定された動作モードを示す信号を発生するテストデコーダ312aと、このテストデコーダ312aからのテスト動作モード指示信号に従って指定された動作に必要な制御信号を発生するテスト制御信号発生回路312bを含む。図87においては、本実施の形態14において必要なシフトクロック信号SHIFT、モード指示信号MODET、および更新指示信号UPDATETを代表的に示す。テスト制御回路312は、さらに、動作モード指示OPCのスタンバイ状態指示立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路312cと、モード検出回路313からのスタンバイモード指示信号φSTの立下がりに応答してワンショットのパルス信号をそれぞれ発生するワンショットパルス発生回路312eおよび312fと、ワンショットパルス発生回路312cからのパルス信号とテスト制御信号発生回路312bからのシフトクロック信号SHIFTを受けてシフトクロック信号SFTを生成するOR回路312dと、ワンショットパルス発生回路312eからのパルス信号とテスト制御信号発生回路312bからのモード指示信号MODETとを受けてモード指示信号MODEを生成するOR回路312gと、ワンショットパルス発生回路312fからのパルス信号とテスト制御信号発生回路312bからの更新指示信号UPDATETを受けて更新指示信号UPDATEを生成するOR回路312hを含む。モード検出回路313は、動作モード指示コマンドOPCのスタンバイ完了指示立下がりに応答してリセットされかつOR回路312dからのパルス信号の立下がりに応答してリセットされて、スタンバイモード指示信号φSTを発生するセット/リセットフリップフロップ313aを含む。このモード検出回路313は、シフトクロック信号SFTによりフリップフロップ321に信号がラッチされた後、電源トランジスタ314をオフ状態に設定する。スキャンテスト時においては、テストデコーダ312aがテストモードコマンドTMに従ってテスト動作モード指示信号を生成し、このテスト動作モード指示信号に従って、各信号SFT、MODEおよびUPDATEが生成される。一方、通常動作モード時におけるスタンバイ状態時においては、ワンショットパルス発生回路312c、312dおよび312fからのパルス信号に従ってこれらのシフトクロック信号SFT、モード指示信号MODEおよび更新指示信号UPDATEが生成される。したがって、このテスト用の制御回路の構成を何ら変更することなく、容易に、このスキャンパスに含めるスキャンレジスタを、データ退避用のレジスタ回路として利用することができる。なお、この図87に示す構成において、ワンショットパルス発生回路312fに、スタンバイモード指示信号φSTに代えて、破線で示すように動作モード指示コマンドOPCが与えられてもよい。スキャンレジスタ回路において、更新指示信号UPDATEに従って、内部回路に対する電源電圧VCLが安定状態に復帰する前にそのスルー動作およびラッチ動作を実行しても、このスキャンレジスタには電源電圧が与えられており、何ら問題は生じない。モード指示信号MODEが、内部回路に対する電源供給が安定化された後にスルーラッチ322の出力信号を選択する状態に設定される。このモード指示信号MODEが所定期間スルーラッチ322の出力信号を選択した後、内部回路は、それぞれ回路動作を行ないロジック回路の場合、内部状態が、元のスタンバイ状態移行前の状態に復帰する。この状態において、マルチプレクサ323は、再び前段の内部回路の対応の内部ノードの出力信号を選択する。この場合、内部回路がクロック信号に同期して動作しており、その入出力ノードに転送ゲートが設けられている場合、この内部回路のクロック同期用の転送ゲートが、スルー状態となるように、クロック信号の論理レベルを、このスタンバイイグジットモード時に設定しておけばよい。[変更例1]図88は、この発明の実施の形態14の変更例1の構成を概略的に示す図である。図88においては、半導体装置300の内部回路LK♯1-LK♯3に対応してゲートトンネル電流低減機構332が設けられる。このゲートトンネル電流低減機構332は、内部回路LK♯1-LK♯3に含まれるMISトランジスタのソース電圧の変更および/またはウェルバイアスを深くする、および電源電圧供給停止のいずれかの構成を備える。このゲートトンネル電流低減機構332に対し、テスト/電流制御機構330が設けられる。テスト/電流制御機構330は、動作モード指示OPCに従って、スタンバイ状態時においてはゲートトンネル電流低減機構332を活性化し、内部回路LK♯1-LK♯3におけるゲートトンネル電流を低減する。テスト時および通常動作モード時においては、内部回路LK♯1-LK♯3が動作するときには、このゲートトンネル電流低減機構332は非活性化される。他の構成は、図83に示す構成と同じであり、テスト時にはスキャンパス302を介してテスト信号のスキャンが行なわれる。なお、内部回路LK♯1-LK♯3のゲートトンネル電流をスタンバイ時低減するために、内部回路LK♯1-LK♯3とスキャンパス302とに別々の電源電圧を外部から供給し、この内部回路LK♯1-LK♯3へは外部からの電源電圧VCLの供給を停止するように構成されてもよい。[変更例2]図89は、この発明の実施の形態14の変更例2の構成を示す図である。図89においては、内部回路LK♯とスキャンパス302に含まれるスキャンレジスタF♯とを代表的に示す。内部回路LK♯において、論理回路LGが、CMOSインバータを含む。このCMOSインバータは、低しきい値電圧L-VthのMISトランジスタPQRaおよびNQRaで構成される。一方、スキャンレジスタF♯の単位回路UGが、CMOSインバータを含む。この単位回路UGは、図85に示すスキャンレジスタのフリップフロップ312およびスルーラッチ322の構成要素である。マルチプレクサ320および323が、たとえばトライステートインバータバッファで構成される場合、同様、この単位回路UGが、マルチプレクサ320および323に用いられてもよい。この単位回路UGにおけるCMOSインバータは、高しきい値電圧H-VthのMISトランジスタPQRbおよびNQRbを含む。スキャンレジスタF♯の構成要素のMISトランジスタに、しきい値電圧の高いMISトランジスタを用いることにより、スタンバイ状態時におけるオフリーク電流Ioffを低減することができ、スタンバイ状態時の半導体装置300の消費電流をさらに低減することができる。[変更例3]図90は、この発明の実施の形態14の変更例3の構成を示す図である。図90においては、内部回路LK♯においては、その論理回路LGの構成要素のMISトランジスタPQRaおよびNQRaは、しきい値電圧の絶対値が小さくかつゲート絶縁膜の薄いL-Vth薄膜トランジスタである。一方、スキャンレジスタF♯において単位回路UGの構成要素のMISトランジスタPQRcおよびNQRcは、高いゲートトンネル障壁を有するITRトランジスタである。したがって、スタンバイ状態時において、スキャンパス302におけるスキャンレジスタF♯においては、内部信号を保持しつつ、ゲートトンネル電流が抑制され、スタンバイ状態時の半導体装置300の消費電流を低減することができる。なお、この図90に示す構成において、ITRトランジスタPQRcおよびNQRcにおいては、スタンバイ状態時ウェルバイアスが深くされてもよい。[変更例4]図91は、この発明の実施の形態14の変更例4の構成を概略的に示す図である。この図91において、半導体装置340は、外部入出力端子それぞれに対応して設けられるバウンダリスキャンレジスタBSRと、このバウンダリスキャンレジスタBSRの信号/データの転送を制御するテストコントローラ350と、バウンダリスキャンレジスタBSRを介して外部入出力端子に結合される内部回路360を含む。この内部回路360は、その内部ノードはそれぞれ観測可能なようにスキャンパスを含んでもよい。テストコントローラ350は、外部からの入力テストデータ、テストモードセレクトコマンドTMS、テストクロック信号TCKおよびテストリセット信号TRSTを受けて、バウンダリスキャンレジスタBSR、テスト入力データTDIを順次シフト動作により設定する。このテストコントローラ350は、また、バウンダリスキャンレジスタBSRにより構成されるスキャンパスSCPを介してデータをこれらのバウンダリスキャンレジスタにラッチさせた後、シフト動作により出力テストデータTDOを出力する。このテストコントローラ350は、また、内部回路360のスタンバイ状態時における電源電流を低減するように内部回路360に設けられたゲートトンネル電流低減機構を制御し、また、内部回路360の内部ノードを、対応のバウンダリスキャンレジスタBSRに格納する。図92は、図91に示すテストコントローラ350の構成を概略的に示す図である。図92において、内部回路360は、所定の論理処理を行なう内部論理回路360aと、この内部論理回路360aに結合されるゲートトンネル電流低減機構360bを含む。この内部論理回路360aは、MISトランジスタで構成されており、ゲートトンネル電流低減機構360bは、この内部論理回路360aのスタンバイ状態時におけるゲートトンネル電流を低減する。また、内部論理回路360aは、バウンダリスキャンレジスタBSRを含むスキャンパスSCPと一方方向に信号/データの授受を行なう。スキャンパスSCPは、内部回路の内部ノードを観測可能とするためのスキャンパスを含んでもよい。テストコントローラ350は、テストモード時に印加されるテストクロック信号TCKとテストモードを選択しかつ指定するテストモードセレクト信号TMSとテストモードをリセットするためのテストリセット信号TRSTとを受けて、バウンダリスキャンテストのための内部クロック信号とを生成するTAPテストアクセスポートコントローラ350aと、テストデータ入力端子を介してシリアルに1ビット単位で印加されるテストデータTDIを受ける命令レジスタ350bと、命令レジスタ350bに格納された命令をデコードして、テストに必要な制御信号を生成する命令デコーダ350cと、命令デコーダ350cからのデコード信号に従って、テストに必要な制御信号を生成する制御回路350dを含む。この制御回路350dは、スキャンパスSCPにおけるバウンダリスキャンレジスタの信号/データの転送/ラッチを制御し、かつスタンバイ状態時におけるゲートトンネル電流低減機構360bの活性化を実行する。この図92に示すテストコントローラは、JTAGテスト対応のコントローラであり、通常、テストデータTDIをバイパスするためのバイパスレジスタと、ユーザがその用途を規定するユーザ定義レジスタ群とを含んでいるが、これらは図92には示していない。このテストコントローラ350は、さらに、命令デコーダ350cの出力信号に従って、スキャンパスSCPの出力信号/データおよび図示しないバイパスレジスタの出力信号の一方を選択するマルチプレクサMUX350eと、TAPコントローラ350aの出力信号に従ってマルチプレクサ350eおよび命令レジスタ41の出力信号/データの一方を選択するマルチプレクサMUX350fと、マルチプレクサ350fの出力信号/データをバッファ処理してテストデータ端子に出力するドライバ/バッファ350gを含む。通常動作モード時において、このテストデータ出力端子TDOは、ハイインピーダンス状態に設定される。この図92に示すテストコントローラは、IEEE規格において標準化されているが、本実施の形態14においては、この命令デコーダ350cおよび/または制御回路350に、さらに動作モード指示OPCを与え、この半導体装置のスタンバイ状態時におけるスキャンパスSCPにおけるデータのラッチおよびゲートトンネル電流低減機構360bの活性化を制御するための信号を生成する機能を含ませる。この制御回路350dの構成としては、図87に示す構成を利用することができる。命令デコーダ350cが、このスタンバイ状態移行時に、スキャンパスSCPに、対応の内部ノードの信号/データをラッチさせ、スタンバイ状態完了時、このラッチした信号を対応の次段の内部ノードに出力させる。IEEE規格においては、命令CaptureDRにより、バウンダリスキャンレジスタにデータ/信号を取込ませることができ、またUpdateDRにより、バウンダリスキャンレジスタに格納された信号/データを次段の内部ノードへ印加することができる。動作モード指示OPCに従って、これらの命令が与えられたのと同じ状態を命令でコーダ内に生成する。この命令デコーダ350cからのデコード結果を示すに従って制御回路350dが、データの転送/ラッチ/更新に必要な制御信号を生成する。この命令デコーダ350cおよび/または制御回路350dへ、また、動作モード指示OPCを与え、スタンバイ状態時ゲートトンネル電流低減機構360bを活性状態とし、内部論理回路360aのゲートトンネル電流を低減する。スキャンパスSCPの動作は、先の図83において説明したものと同じである。このスキャンパスSCPは、外部入出力端子に対応して設けられるバウンダリスキャンレジスタのみならず、内部回路内の内部ノードを外部で観測可能とするためのスキャンパスレジスタを含んでもよい。また、このスキャンパスSCPに含まれるMISトランジスタを、ゲートトンネル電流が小さくなるように、高いゲートトンネル障壁を有するMISトランジスタで構成し、内部論理回路360aは、薄膜トランジスタで構成する。このような、バウンダリスキャンテストを行なうことのできる半導体装置においても、スタンバイ状態時ゲートトンネル電流によるリーク電流を低減して、その消費電流を低減することができる。この図92に示す構成においては、先の実施の形態14の前述の構成をすべて適用することができる。なお、スタンバイ状態においては、論理回路が長時間動作を停止するスリープ状態、DRAMなどにおけるセルフリフレッシュモードが行なわれるセルフリフレッシュモード、および外部からのリフレッシュ指示に従ってリフレッシュ動作が複数回繰返す実行されるオートリフレッシュモードなどにおけるスタンバイ状態を示し、また、通常動作時におけるアクティブサイクルおよびスタンバイサイクルが繰返されるときのスタンバイサイクルをも示す。[実施の形態15]図93は、この発明の実施の形態15に従う半導体装置の全体の構成を概略的に示す図である。図93においては、半導体装置として、ダイナミックランダムアクセスメモリDRAMが一例として示される。図93において、このDRAMは、メモリセルが行列状に配列されるメモリセルアレイ400を含む。このメモリセルアレイ400は、複数の行ブロックRB♯1-RB♯mと、複数の列ブロックCB♯1-CB♯nに分割される。DRAMは、さらに、外部からのロウアドレス信号を受けて内部ロウアドレス信号を生成するロウアドレス入力回路402と、ロウアドレス入力回路402からのロウアドレス信号ブロックアドレス信号を含むを受けてデコード動作を行なうロウデコーダ404と、ロウデコーダ404のデコード信号に従って選択行ブロックの選択行を選択状態へ駆動するワード線駆動回路および選択行のメモリセルのデータの検知増幅を行なうセンスアンプを動作するセンス系制御回路両者を含むワード線駆動センス系回路406と、外部からのコラムアドレス信号を受けて内部コラムアドレス信号ブロック選択信号を含むを生成するコラムアドレス入力回路408と、コラムアドレス入力回路408からの内部コラムアドレス信号に従ってデコード動作を行ない選択列を指定する列選択信号を生成するコラムデコーダ410と、コラムアドレス入力回路408からのブロック選択アドレスに従ってコラムデコーダ410のうちの選択コラムデコード回路を内部データ線に結合してデータの入出力を行なうデータIO制御回路412と、内部電圧発生回路および、行ブロックRB♯1-RB♯mに共通なロウ系制御信号および列ブロックCB♯1-DB♯nに共通な列系制御信号を生成する中央制御回路とを含むその他の周辺回路416を含む。ロウデコーダ404は、行ブロックRB♯1-RB♯mそれぞれに対応して設けられるブロックロウデコーダを含み、選択行に対応して設けられたブロックロウデコーダのみが動作する。非選択状態のブロックロウデコーダは、スタンバイ状態を維持する。同様、コラムデコーダ410も、選択列ブロックに対応して設けられるブロックコラムデコーダがデコード動作を行ない、またデータIO制御回路412も、選択列に対応して設けられる入出力回路ライトドライバおよびプリアンプが活性化されて内部データ線とコラムデコーダ410により選択された内部IO線とを結合する。これらは、したがって、ブロック分割動作を行なっており、ロウデコーダ404、ワード線駆動センス系回路406、コラムデコーダ410およびデータIO制御回路412では、ブロック単位でゲートトンネル電流の制御を行なう。図94は、図93に示すロウデコーダ404およびワード線駆動センス系回路406の1つの行ブロックRB♯ii=1-mに対応する部分の構成を概略的に示す図である。図94において、行ブロックRB♯iに対しブロック選択信号BSiの活性化時活性化され、内部ロウアドレス信号Xをデコードするブロックロウデコーダ404iと、ブロックロウデコーダ404iのデコード信号に従って対応の行ブロックRB♯iのアドレス指定されたワード線WLを選択状態へ駆動するワード線ドライバ406iaが設けられる。この行ブロックRB♯iに隣接してセンスアンプ帯SAB♯iが設けられる。このセンスアンプ帯SAB♯iにおいては、行ブロックRB♯iの各列に対応して設けられるセンスアンプ回路が配置される。センスアンプ帯SAB♯iは、センス系制御回路406ibによりその活性/非活性が制御される。ブロックロウデコーダ404i、ワード線ドライバ406iaおよびセンス系制御回路406ibそれぞれに対応して、ゲートトンネル電流低減機構405i、407i、および409iが設けられる。これらのゲートトンネル電流低減機構405i、407iおよび409iは、ブロック選択信号BSiが非選択状態のとき活性化され、ブロックロウデコーダ404i、ワード線ドライバ406ia、およびセンス系制御回路406ibのゲートトンネル電流を低減する。これらのゲートトンネル電流低減機構405i、407iおよび409iを、行ブロックに対応して配置する。選択行ブロックに対してのみ、ブロックデコーダ404iおよびワード線ドライバ406iaが活性化され、およびセンス系制御回路406ibが活性化される。非選択行ブロックに対しては、ゲートトンネル電流低減機構405i、407iおよび409iにより、ゲートトンネル電流がさらに低減されるスタンバイサイクル時と同じ。なお、センスアンプ帯が隣接行ブロックで共有される場合、ゲートトンネル電流低減機構409iへは、このセンスアンプ帯SAB♯iを共有する行ブロックに対するブロック選択信号も与えられる。この隣接行ブロックによりセンスアンプ帯が共有されるシェアードセンスアンプ構成の場合、センス系制御回路406ibは、ビット線分離ゲート、ビット線プリチャージ/イコライズ回路およびセンス電源ノードイコライズ回路の動作をも制御する。図95は、図94に示すゲートトンネル電流低減機構405iおよび407iの構成の一例を示す図である。図95において、ブロックロウデコーダ404iに含まれる単位ロウデコーダは、ブロック選択信号BSの活性化時イネーブルされ内部ロウデコード信号XをデコードするNAND型デコード回路420aと、NAND型デコード回路420aの出力信号を反転するインバータ420bを含む。これらのNAND型デコード回路420aおよびインバータ回路420bの電源ノードは、電源トランジスタ422を介して電源ノードに結合される。この電源トランジスタ422は、好ましくは、ITRトランジスタで構成され、そのゲートに補のブロック選択信号/BSiを受ける。ワード線ドライバは、インバータ回路420bの出力信号を高電圧VPPレベルの振幅を有する信号に変換するレベルシフタ424aと、レベルシフタ424aの出力信号に従って対応のワード線WLを駆動するインバータ回路424bを含む。このゲートトンネル電流低減機構は、補のブロック選択信号/BSiに応答して導通して、これらのレベルシフタ424aおよびインバータ回路424bへ高電圧VPPを供給するITRトランジスタで構成される電源トランジスタ426を含む。この図95に示す構成の場合、電源トランジスタ422はブロックロウデコーダ404iに含まれる単位ロウデコード回路に共通に設けられ、電源トランジスタ426が、ワード線ドライバ406iaに含まれるワード線ドライブ回路に共通に設けられる。したがって、スタンバイ状態時においては、これらの電源トランジスタ422および426がオフ状態となり、ブロックロウデコーダおよびワード線ドライバへの電源電圧の供給が停止される。なお、図95に示す構成において、ワード線WLがメインワード線ZMWLおよびサブワード線SWLを含む階層ワード線構成の場合、メインワード線ZMWLは、非選択時高電圧VPPレベルに保持される。したがって、このような階層ワード線構成の場合、高電圧遮断の構成に代えて、好ましくは、ソースバイアスまたはウェルバイアスを深くする構成または階層電源構成が用いられる。図96は、図93に示すコラムデコーダ410およびデータIO制御回路412の1つの列ブロックCB♯jに対応する部分の構成を概略的に示す図である。列ブロックCB♯jに対し、列ブロック選択信号CBjの活性化時、図93に示すコラムアドレス入力回路408からの内部列アドレス信号をデコードし、列ブロックCB♯jの対応の列を選択する列選択信号CSLを活性状態へ駆動するブロックコラムデコーダ410jと、この列ブロックCB♯jの選択列に対しデータの書込/読出を行なうライトドライバ/プリアンプ412jを含む。このライトドライバ/プリアンプ412jも、列ブロック選択信号CBjの活性化時活性化されて増幅動作を実行する。ライトドライバ/プリアンプ412jは、列ブロックCB♯jのメモリブロック行ブロックと列ブロックの交差部に対応して配置されるブロックに共通に配置されるグローバルデータバスGIOに結合される。このライトドライバ/プリアンプ412jは、内部データバス434に結合される。この内部データバス434に共通に、複数の列ブロックCB♯1-CB♯nに対応して設けられるライトドライバ/プリアンプが結合される。ブロックコラムデコーダ410jおよびライトドライバ/プリアンプ412jに対しそれぞれ、ゲートトンネル電流低減機構ITRC430jおよび432jが設けられる。これらのゲートトンネル電流低減機構ITRC430jおよび432jは、列ブロック選択信号CBjの非選択状態のときに活性化されて、ブロックコラムデコーダ410jおよびライトドライバ/プリアンプ412jのゲートトンネル電流を低減する。この図96に示す構成においては、列ブロック選択信号CBjが指定する列ブロックにおいて列選択動作およびデータの書込/読出が行なわれる。非選択列ブロックにおいては、ブロックコラムデコーダ410およびライトドライバ/プリアンプ412は、非選択状態スタンバイ状態を維持する。したがって、このゲートトンネル電流低減機構430jおよび432jを列ブロックごとに配置することにより、選択メモリアレイにおいては、非選択の列ブロックにおいては、ゲートトンネル電流が低減され、アクティブ期間の動作電流を低減することができる。[変更例1]図97は、この発明の実施の形態15の変更例1の構成を概略的に示す図である。図97において、半導体装置440は、複数のバンクB♯1-B♯4と、これらのバンクB♯1-B♯4それぞれに対応して設けられるゲートトンネル電流低減機構ITRC444a-444dと、外部からのバンクアドレス信号BA♯をデコードし、バンク指定信号BA1-BA4を生成するバンクデコーダ440を含む。バンクB♯1-B♯4の各々は、対応のバンク指定信号BA1-BA4の活性化時活性化されて、メモリアクセス行選択または列選択を行なう。ゲートトンネル電流低減機構444a-444dは、バンクアドレス信号BA1-BA4の非活性化時活性化され、対応のバンクB♯1-B♯4のゲートトンネル電流を低減する。バンク指定信号BA1-BA4の非選択状態時においては、対応のバンクB♯1-B♯4はスタンバイ状態にある。したがって、半導体装置440内において非選択バンクに対応して設けられるゲートトンネル電流低減機構を活性化することにより、半導体装置440におけるゲートトンネル電流に起因するリーク電流を低減でき、消費電流を応じて低減することができる。以上のように、この発明の実施の形態15に従えば、非選択回路ブロックのゲートトンネル電流を低減するように構成しており、回路が活性化されても非選択回路ブロックにおけるゲートトンネル電流は低減することができずに回路動作時における消費電流を低減することができるゲートトンネルリーク電流を抑制することができるため。[実施の形態16]図98は、この発明の実施の形態16に従う半導体記憶装置の要部の構成を概略的に示す図である。この実施の形態16において、メモリアレイは、図93に示す構成と同様、複数の行ブロックに分割される。図98においては、1つの行ブロックRB♯iを示す。この行ブロックRB♯iは、ノーマルワード線NWLが配置されるノーマルメモリアレイNMA♯iと、スペアワード線SWLが配置されるスペアメモリアレイSMA♯iを含む。ノーマルメモリアレイNMA♯iに対してノーマル行選択回路450が設けられ、スペアメモリアレイSMAiに対しスペア行選択回路452が設けられる。ノーマル行選択回路450は、ノーマルロウデコーダと、ノーマルロウデコーダの出力信号に従ってノーマルワード線NWLを駆動するノーマルワード線駆動回路を含む。スペア行選択回路452も同様、スペアロウデコーダと、スペアロウデコーダの出力信号に従ってスペアワード線SWLを選択状態へ駆動するスペアワード線ドライブ回路を含む。これらのノーマル行選択回路450およびスペア行選択回路452それぞれに対応して、ゲートトンネル電流低減機構ITRC454および456がそれぞれ設けられる。これらのゲートトンネル電流低減機構454および456は、活性化時対応の回路のゲートトンネル電流を低減する。行ブロックRB♯iに対し、ノーマルワード線NWLおよびスペアワード線SWLのいずれを選択するかを判定するスペア判定回路458が設けられる。このスペア判定回路458は、ノーマルメモリアレイNMA♯iにおける不良行のアドレスを記憶し、ブロック選択信号BSの選択時活性化され、与えられたアドレス信号Xを記憶した不良メモリセルのアドレスと比較し、その判定結果に従って、ノーマルロウイネーブル信号NREおよびスペアロウイネーブル信号SREの一方を活性化する。ノーマルロウイネーブル信号NREは、ノーマル行選択回路450の活性/非活性を制御し、スペアロウイネーブル信号SREは、スペア行選択回路452の活性/非活性を制御する。このノーマルロウイネーブル信号NREは、通常、ノーマルワード線ドライブ回路へ与えられ、このノーマル行選択回路450は、ブロック選択信号BLが選択状態のときには、与えられたロウアドレス信号Xをデコードする。ノーマルロウイネーブル信号NREは、スタンバイ状態時、Hレベルである。スペアロウイネーブル信号SREは、スタンバイ状態時Lレベルであり、スペアワード線は、スペアロウイネーブル信号SREが活性状態のとき選択状態へ駆動される。ノーマル行選択回路450に設けられたゲートトンネル電流低減機構ITRC454は、ノーマルロウイネーブル信号NREとブロック選択信号BSを受けるゲート回路460の出力信号がHレベルのときには、非活性化され、一方、ブロック選択信号BSおよびノーマルロウイネーブル信号NREの少なくとも一方が非選択状態のLレベルのときには活性化され、ノーマル行選択回路450におけるゲートトンネル電流を低減する。ここで、ゲート回路450は、ブロック選択信号BSとノーマルロウイネーブル信号NREを受けるNAND回路で構成されるように示す。これは、ノーマルロウイネーブル信号NREが、スタンバイ状態時、Hレベルに設定されるためである。一方、スペア行選択回路452に対して設けられるゲートトンネル電流低減機構ITRC456は、スペアロウイネーブル信号SREが非活性状態のときには活性化されて、スペア行選択回路452のゲートトンネル電流を低減する。スペアロウイネーブル信号SREは、スタンバイ状態時および非選択時ノーマルメモリセルへのアクセス時にはLレベルに固定される。この図98に示す構成の場合、スペア判定回路458が行ブロックRB♯iそれぞれに対応して設けられており、行ブロック単位でスペア判定が実行される。選択行ブロックにおいてスペアワード線が使用される場合には、ノーマル行選択回路450のゲートトンネル電流が低減され、一方、ノーマルワード線NWLが用いられるアクセスされる場合には、スペア行選択回路452のゲートトンネル電流が低減される。したがって、選択行ブロックにおいて、非選択の回路のゲートトンネル電流を低減でき、アクティブ期間における消費電流を低減することができる。非選択行ブロックにおいては、ゲートトンネル電流低減機構454および456両者が活性化される。[変更例1]図99は、この発明の実施の形態16の変更例1の構成を概略的に示す図である。図99において、メモリアレイMAが、複数の行ブロックRB♯1-RB♯mに分割される。このメモリアレイMAは、ノーマルコラムが配設されるノーマルコラムブロックと、スペアコラムが配設されるスペアコラムブロックに分割される。これらのノーマルコラムブロックおよびスペアコラムブロックは、行ブロックに対応して配置されており、ノーマルコラムブロックNC♯1-NC♯mおよびスペアコラムブロックSPC♯1-SPC♯mが配設される。行ブロックRB♯iは、ノーマルコラムブロックNC♯iおよびスペアコラムブロックSPC♯iを含む。ノーマルコラムブロックNC♯iおよびスペアコラムブロックSPC♯iに対しては、共通にワード線が配設される。したがって、1つの行ブロックが選択された場合、図示しないロウデコーダにより、選択行ブロックにおいて、ノーマルコラムブロックおよびスペアコラムブロックの行が選択される。ノーマルコラムブロックNC♯1-NC♯mに共通に、ノーマルコラムデコーダ470が設けられ、スペアコラムブロックSPC♯1-SPC♯mに共通にスペアコラムデコーダ471が配設される。これらのノーマルコラムデコーダ470により選択された列に対しデータアクセスを行なうためにノーマルリード/ライト回路472が配設され、スペアコラムデコーダ471により選択されたスペアコラムに対しデータアクセスを行なうために、スペアリード/ライト回路473が配設される。これらのノーマルコラムおよびスペアコラムのいずれをアクセスするかを判定するために、コラムスペア判定回路474が設けられる。このコラムスペア判定回路474は、与えられたコラムアドレス信号Yと記憶している不良列アドレスとの一致/不一致に従ってノーマルコラムイネーブル信号NECおよびスペアコラムイネーブル信号SCEの一方を活性化する。ここで、通常、ノーマルコラムイネーブル信号NECは、ノーマルロウイネーブル信号NREと同様、ノーマルコラムアクセス時およびスタンバイ状態時、Hレベルに設定される。スペアコラムイネーブル信号SCEは、スペアコラムアクセス時においてのみHレベルの活性状態に設定される。ノーマルコラムデコーダ470およびノーマルリード/ライト回路472に対しそれぞれ、ゲートトンネル電流低減機構ITRC475および476が設けられ、スペアコラムデコーダ471およびスペアリード/ライト回路473に対し、ゲートトンネル電流低減機構ITRC477および478が配設される。これらのゲートトンネル電流低減機構475および476は、コラムアクセス活性化信号CASとノーマルコラムイネーブル信号NECを受けるゲート回路480の出力信号が活性状態Hレベルのときに、ノーマルコラムデコーダ470およびノーマルリード/ライト回路472のゲートトンネル電流を低減する。ここで、ゲート回路480は、NAND回路で構成される場合を一例として示す。これは、コラムアクセス活性化信号CASおよびノーマルコラムイネーブル信号NECが、それぞれ活性状態のときHレベルである場合を想定している。したがって、列選択およびデータのアクセス書込/読出が行なわれるコラムアクセスが始まり、かつノーマルコラムがアドレス指定されたときには、このゲート回路480の出力信号が非活性状態Lレベルとなり、ゲートトンネル電流低減機構475および476が非活性化され、これらのノーマルコラムデコーダ470およびノーマルリード/ライト回路472のゲートトンネル電流低減動作を停止する。一方、スペアコラムデコーダ471およびスペアリード/ライト回路473に対して設けられたゲートトンネル電流低減機構ITRC477および478は、スペアコラムイネーブル信号SCEの非活性状態のときに活性化され、スペアコラムデコーダ471およびスペアリード/ライト回路473のゲートトンネル電流を低減する。ここで、スペアコラムイネーブル信号SCEは、スタンバイ状態時およびノーマルコラムアクセス時においては非活性状態Lレベルに保持される。したがって、コラムアクセス時において、動作しない回路に対するゲートトンネル電流を低減することにより、このコラムアクセス期間における消費電流を低減することができる。[変更例2]図100は、この発明の実施の形態16の変更例2の構成を概略的に示す図である。図100において、メモリアレイが複数のロウブロック504a-504mに分割される。ロウブロック504a-504mの各々は、ノーマルワード線が配設されるノーマルロウブロック501と、スペアワード線が配設されるスペアロウブロック502を含む。すなわち、この図100に示す構成においては、ロウブロック単位で不良行の救済が行なわれる。ロウブロック504a-504mの列方向において隣接して、センスアンプ帯500a-500nが配設される。これらのセンスアンプ帯500a-500nは、隣接するロウブロックにより共有される。ロウブロック504a-504mに対応して、ロウデコーダワード線ドライブ回路を含むRDが配設される。これらのロウデコーダRDは、ノーマルロウブロック501に対応して配置されるノーマルロウデコーダRDおよびスペアロウブロック502に対応して配置されるスペアロウデコーダRDを含む。また、センスアンプ帯500a-500nに対応して、列選択信号を生成するコラムデコーダCDが配設される。このコラムデコーダCDからの列選択信号は、センスアンプ帯500a-500nにおいて行方向に延在する列選択線を介して伝達される。したがって、このコラムデコーダCDにより、行ブロックにおけるスペアコラムブロックおよびノーマルコラムブロックにおいて列選択が同時に並行して行なわれる。コラムデコーダCDへは、コラムスペア判定結果を示す信号は与えられず、コラムアクセス時において対応のブロック選択信号が活性状態のとき、列アクセス指示活性化信号に従ってコラムデコード動作を実行する。コラムデコーダCDに対応して、コラムゲートトンネル電流低減機構CITRCが配設され、ロウデコーダRDに対応して、ロウゲートトンネル電流低減機構RITRCが配設される。このロウゲートトンネル電流低減機構RITRCは、ノーマルロウデコーダRDに対応して設けられるノーマルゲートトンネル電流低減機構NITRCおよびスペアロウデコーダRDに対応して設けられるスペアロウゲートトンネル電流低減機構SITRCを含む。ロウデコーダRDに対応して、ロウスペア判定回路506a-506mが設けられる。これらのロウスペア判定回路506a-506mには、それぞれブロック選択信号BS<m:1>の対応のブロック選択信号が与えられる。また、このブロック選択信号BS<m:1>が、コラムデコーダCDに対応して設けられるコラムゲートトンネル電流低減機構CITRCへも与えられる。ノーマルコラムブロックに対応して、ノーマルリード/ライト回路508が設けられ、スペアコラムブロックに対応してスペアリード/ライトR/W回路509が設けられる。これらのノーマルリード/ライト回路508およびスペアリード/ライトR/W回路509は、コラムアクセス時同時に並行して動作する。このメモリアレイにおいては、複数ビットのグローバルデータ線がノーマルリード/ライト回路508に並列に結合されており、このグローバルデータ線単位で不良コラムの置換を行なう。すなわち、不良コラムを救済するために、コラムアクセス指示信号CACTの活性化時活性化され、ロウブロックアドレス信号RBAをデコードしてデータ線選択信号SELを生成するコラム冗長制御回路510と、コラム冗長制御回路510からのデータ線選択信号SELに従って、ノーマルリード/ライト回路508およびスペアリード/ライト回路509を選択的に入出力回路512に結合するマルチプレクサMUX511が設けられる。コラム冗長制御回路510においては、この行ブロック単位で不良コラムアドレスがプログラムされており、そのロウブロックアドレス信号RBAに従って、選択行ブロックにおける不良コラムが接続するグローバルデータ線をスペアグローバルデータ線で置換する。したがって、ノーマルリード/ライト回路508およびスペアリード/ライト回路509が並行して動作するため、ゲートトンネル電流低減機構ITRC513がこれらのノーマルリード/ライト回路508およびスペアリード/ライトR/W回路509に共通に設けられる。このゲートトンネル電流低減機構513は、コラムアクセス指示信号CACTが非活性状態のときに、ノーマルリード/ライト回路508およびスペアリード/ライト回路509のゲートトンネル電流を低減する。コラムアクセスが始まると、このノーマルリード/ライト回路508およびスペアリード/ライトR/W回路509のゲートトンネル電流低減動作が停止され、これらのノーマルリード/ライト回路508およびスペアリード/ライト回路509は高速で動作する。この図100に示す構成においては、ブロック選択信号BS<m:1>およびロウスペア判定回路506a-506mの判定結果の両者に従って、コラムデコーダCDおよびロウデコーダRDに対するゲートトンネル電流の制御が行なわれる。選択行ブロックにおいてノーマルロウブロックのアクセス時においては、対応のスペアゲートトンネル電流低減機構SITRCが、スタンバイ状態時と同様の状態に保持され、対応のスペアロウデコーダRDのゲートトンネル電流が低減される。一方、選択ロウブロックにおいてスペアワード線がアクセスされる場合には、ノーマルゲートトンネル電流低減機構NITRCがスタンバイ状態時の状態を維持し、対応のノーマルロウデコーダRDのゲートトンネル電流が低減される。したがって、この図100に示す構成の場合、ロウブロック単位でかつノーマル/スペア単位でゲートトンネル電流の制御を行なっており、動作する回路のみゲートトンネル電流低減動作が停止されるため、アクティブ期間メモリセル選択動作が行なわれる期間の消費電流が低減される。なお、コラムデコーダCDに対するコラムゲートトンネル電流低減機構CITRCは、ロウブロックアドレス信号RBAから生成されるブロック選択信号BS<m:1>に従って活性/非活性が制御されている。しかしながら、これらのコラムゲートトンネル電流低減機構CITRCへは、ブロック選択信号BS<m:1>とコラムアクセス指示信号CACTの両者が与えられ、両者が選択状態のときのみそのゲートトンネル電流低減動作を停止するように構成されてもよい。[変更例3]図101Aは、この発明の実施の形態16の変更例3の要部の構成を概略的に示す図である。図101Aにおいては、1つの行ブロックに対するロウ系回路の構成を示す。図101Aにおいて、ロウ系回路は、ワード線アドレス信号Xをロウアドレスラッチイネーブル信号RALに従ってラッチするアドレス入力バッファ552と、アドレス入力バッファ552からの内部ワード線アドレス信号Xを、ロウデコーダイネーブル信号RADEに従ってデコードするロウデコーダ554と、ワード線駆動タイミング信号RXTとロウデコーダ554の出力信号に従って、ノーマルワード線NWLを選択状態へ駆動するノーマルワード線ドライバ556と、ロウブロックアドレス信号RBAをデコードするロウブロックデコーダ558と、ロウブロックデコーダ558からのブロック選択信号BSFに従って活性化され、活性化時ワード線アドレス信号Xが不良行を指定しているか否かを判定するロウスペア判定回路560と、ロウスペア判定回路560からのスペアロウイネーブル信号SREFをロウデコーダイネーブル信号RADEに従ってラッチするラッチ回路562と、ラッチ回路562からのスペアロウイネーブル信号SREに従ってスペアワード線SWLをワード線駆動タイミング信号RXTに応答して選択状態へ駆動するスペアワード線ドライバ564を含む。このロウ系回路は、さらに、ロウブロックデコーダ558からのブロック選択信号BSFおよびロウスペア判定回路560からのノーマルロウイネーブル信号NREFを、ロウデコーダイネーブル信号RADEに従ってラッチしてブロック選択信号BSおよびノーマルロウイネーブル信号NREを生成してロウデコーダ554へ与えるラッチ回路566を含む。このラッチ回路566からのノーマルロウイネーブル信号は、またノーマルワード線ドライバ556へ与えられてもよい。ロウ系制御回路550は、ロウアクセス活性化信号RACTの活性化時、所定のシーケンスでロウアドレスラッチイネーブル信号RAL、ロウアドレスデコーダイネーブル信号RADE、およびワード線駆動タイミング信号RXTを生成する。ロウ系制御回路550およびアドレス入力バッファ552が、複数の行ブロックに共通に設けられる。次に、この図101Aの動作を、図101Bに示す信号波形図を参照して説明する。ロウアクセス活性化信号RACTがHレベルの活性状態へ駆動されると、所定のシーケンスでロウアドレスラッチイネーブル信号RAL、ロウアドレスデコーダイネーブル信号RADEおよびワード線駆動タイミング信号RXTが順次活性化される。このロウアクセス活性化信号RACTの活性化前に、ワード線アドレス信号Xおよびロウブロックアドレス信号RBAが与えられる。ロウブロックデコーダ558およびロウスペア判定回路560が、ロウアクセス活性化信号RACTと非同期で動作してデコード動作および判定動作を行なう。すなわち、アドレス信号XおよびRBAのロウアクセス活性化信号RACTに対するセットアップ期間を利用して、ロウスペア判定動作を行なう。このロウブロックデコーダ558からのブロック選択信号BSFに従って、選択行ブロックにおいてスペア判定動作が行なわれる。このスペア判定結果に従ってノーマルロウイネーブル信号NREFおよびスペアロウイネーブル信号SREFが、スペア判定結果を示す状態に設定される。したがって、このロウスペア判定回路560からのノーマルロウイネーブル信号NREFおよびスペアロウイネーブル信号SREFは、ロウアクセス活性化信号RACTの活性化前に確定状態となる。次いで、ロウアドレスデコーダイネーブル信号RADEの活性化に従って、ラッチ回路566および562が、それぞれ与えられた信号を取込みラッチする。したがって、ロウデコーダ554へは、ブロック選択信号BSおよびノーマルロウイネーブル信号NREが与えられ、ロウデコーダ554が、選択行ブロックにおいてノーマルワード線が指定された場合にはデコード動作を行ない、次いでノーマルワード線ドライバ556が、ノーマルワード線NWLを選択状態へ駆動する。一方、選択行ブロックにおいて不良ワード線がアドレス指定された場合には、ロウデコーダ554はデコード動作を行なわず、スタンバイ状態を維持し、ノーマルワード線ドライバ556も応じて、スタンバイ状態を維持する。この不良ワード線がアドレス指定された場合には、ロウスペア判定回路560からのスペアロウイネーブル信号SREFが活性状態となり、ロウアドレスデコーダイネーブル信号RADEに従って、ラッチ回路562がラッチ状態となり、スペアワード線ドライバ564が、ワード線駆動タイミング信号RXTに従ってスペアワード線SWLを選択状態へ駆動する。したがって、これらのスペア判定結果は、ロウアクセス活性化信号RACTの活性化前にまたはロウアドレスデコーダイネーブル信号RADEの活性化前に遅くとも確定状態となっており、このアクティブ期間内において、スペア判定に要する期間を短くすることができ、応じて、ノーマル/スペアロウデコーダにおいて非動作状態に保持される回路の消費電流を、応じて低減することができる対応のゲートトンネル電流低減機構を活性状態に駆動するため。このロウアクセス活性化信号RACTは、標準DRAMの場合には、ロウアドレスストローブ信号/RASに従って生成される。クロック信号に同期するDRAMの場合には、アクティブコマンドが与えられ、プリチャージコマンドが次いで与えられるまで活性状態を維持する。なお、クロック同期型DRAMの場合、ラッチ回路566および562は、クロック信号CLKに同期して、対応の信号を転送するように構成されてもよい。また、ワード線アドレス信号Xをロウスペア判定回路560およびロウデコーダ554へ与え、このロウブロックデコーダ558からのブロック選択信号BSFをクロック信号に同期して転送して、そのロウデコーダの活性化およびロウスペア判定回路560の出力信号の転送を行なうように構成されてもよい。いずれにおいても、このアドレス信号のセットアップ期間を利用して、ロウスペア判定を行なう。なお、このロウブロックデコーダ558およびロウスペア判定回路560は、図101Aに示す構成においては、スタティック動作を行なうように示す。しかしながら、これらのロウブロックデコーダ558およびロウスペア判定回路560は、一旦ロウアクセス活性化信号RACTの非活性化に応答してリセットされるように構成されてもよい。また、図101Aにおいては、スペアワード線SWLが1本の場合の構成を示す。しかしながら、スペアワード線SWLがその行ブロックにおいて複数個設けられる場合には、ロウスペア判定回路560においては、スペアサブワード線それぞれに対応してスペア判定回路が設けられ、各スペアワード線ドライバとスペア判定回路が1対1で対応づけられる。ノーマルロウイネーブル信号NREFは、この場合、複数のスペア判定回路の出力信号のNORにより生成される。[変更例4]図102は、この発明の実施の形態16の変更例4の構成を概略的に示す図である。図102においては、コラム系回路を示す。図102において、コラム系回路は、コラムアクセス指示信号CACTの活性化に応答してコラムアドレスラッチイネーブル信号CALおよびコラムアドレスデコーダイネーブル信号CADEを所定のシーケンスで生成するコラム系制御回路578と、コラムアドレスラッチイネーブル信号CALに応答してコラムアドレス信号Yを取込みラッチするコラムアドレス入力バッファ570と、ロウアクセス活性化信号RACTの活性化時活性化され、コラムアドレス信号Yを受けてコラムスペア判定を行なうコラムスペア判定回路572と、コラムスペア判定回路572からのノーマルコラムイネーブル信号NECをコラムアドレスデコーダイネーブル信号CADEの活性化に応答してラッチし、かつコラムアドレス入力バッファ570からのコラムアドレス信号をデコードするノーマルコラムデコーダ574と、コラムスペア判定回路572からのスペアコラムイネーブル信号SCEをコラムアドレスデコーダイネーブル信号CADEの活性化に応答してラッチし、スペアコラム選択信号CSLを生成するスペアコラムデコーダ576を含む。このスペアコラムデコーダ576は、単に、スペアコラムイネーブル信号SCEに従って、スペアコラム選択線SCSLを選択状態へ駆動する。複数のスペアコラム線が設けられている場合には、コラムスペア判定回路572において、複数の不良列アドレスを記憶するプログラム回路が複数個設けられており、これらの複数のコラムプログラム回路が、複数のスペアコラム選択線SCSLに対応する。これらのノーマルコラムデコーダ574およびスペアコラムデコーダ576は、コラムアドレスデコーダイネーブル信号CADEに従ってノーマルコラム選択線NCSLまたはスペアコラム選択線SCSLを選択状態へ駆動する。コラムスペア判定回路572は、図103に示すように、コラムアクセス活性化信号CACTと非同期でスペア判定動作を行なっている。したがって、ノーマルコラムデコーダ574のデコード動作開始時においては、コラムスペア判定回路572の判定動作は完了しており、内部での列選択動作開始タイミングを早くすることができ、またこれらのノーマルコラムデコーダ574およびスペアコラムデコーダ576に対応して設けられるゲートトンネル電流低減機構の早いタイミングで活性/非活性を制御することができる。アクティブ期間にこのゲートトンネル低減機構の切り換えの動作時間が入らないため、この切り換えに要する消費電流をアクティブ期間から排除することが出来、アクティブ期間の消費電流を低減することが出来る。なお、図102に示す構成においても、コラムアクセス指示活性化信号CACTは、コラムアドレスストローブ信号/CASに従って生成されてもよく、また、クロック同期型DRAMにおけるようにコラムアクセスコマンドにより生成されてもよい。また、コラムスペア判定回路572の判定結果は、クロック同期型DRAMの場合、クロック信号CLKに同期して転送されてもよい。なお、この図101Aおよび図102に示す構成においては、アクセス活性化信号RACTおよびCACTに従って内部動作は行なわれ、ゲートトンネル電流低減機構の選択的活性化が行なわれる。しかしながら、この場合、ゲートトンネル電流低減機構の切換は、これらのアクセス活性化信号RACTおよびCACTと非同期で行なわれるように構成されてもよい。すなわち、図101Aにおいてロウブロックデコーダ558からのブロック選択信号BSFおよびロウスペア判定回路560からのロウイネーブル信号SREFおよびノーマルロウイネーブル信号NREFを、対応のゲートトンネル電流低減機構へ与えるように構成されてもよい。また、図100に示す構成においては、ロウブロック内にノーマルロウブロックおよびスペアコラムブロックが配置されている。しかしながら、複数のノーマルロウブロックに共通に、1つのスペアロウブロックが設けられてもよい。この場合、センスアンプもノーマルセンスアンプとスペアセンスアンプとで別々に活性/非活性およびゲートトンネル電流の制御が行なわれる。以上のように、この発明の実施の形態16に従えば、ノーマル/スペアメモリセル冗長構成においては、非選択状態となるアクセスパスに対してはゲートトンネル電流低減機構を活性状態に保持しており、この半導体記憶装置のアクティブ期間中におけるゲートトンネル電流によるリーク電流を低減でき、応じて消費電流を低減することができる。以上のようにこの発明に従えば、ITRトランジスタまたはゲートトンネル障壁を大きくできるMISトランジスタをゲートトンネルリーク電流が問題となる部分に使用しており、効率的にゲートトンネルリーク電流を抑制して、消費電流を低減することができる。すなわち、論理ゲートの電源側に、ITRトランジスタを設け、このITRトランジスタを動作モードに応じて選択的に導通状態に設定しており、スタンバイ状態時における論理ゲートのゲートトンネル電流を効果的に抑制することができる。この論理ゲートのMISトランジスタを、膜厚3nm以下のシリコン酸化膜とゲートトンネル障壁が等価である絶縁膜膜厚を有するように構成しており、指数関数的に増加するゲートトンネル電流を、ITRトランジスタにより効率的に抑制することができる。また、論理ゲートのMISトランジスタのゲート絶縁膜膜厚は3nmの場合には、微細化されたMISトランジスタを構成要素として使用する場合において問題となるゲートトンネル電流を、ITRトランジスタにより効率的に抑制し、最小設計寸法で論理回路を作製しても、低消費電力が要求されるスタンバイ状態時におけるゲートトンネルリーク電流を抑制することができる。また、スタンバイ状態時オン状態となるMISトランジスタに、ゲートトンネル障壁の大きなMISトランジスタを用い、このMISトランジスタと直列にゲートトンネル障壁の小さなMISトランジスタを接続し、このゲートトンネル障壁の小さなMISトランジスタをスタンバイ状態時オフ状態とすることにより、スタンバイ状態時におけるゲートトンネル電流を低減でき、またアクティブサイクル時高速で動作させることができる。また、このゲートトンネル障壁の大小を、ゲート絶縁膜膜厚で調整することにより、容易に必要なゲートトンネル障壁を有するMISトランジスタを形成することができる。ゲートトンネル障壁の異なるMISトランジスタの組を縦続接続し、それぞれの組においてスタンバイ状態時にオン状態となるMISトランジスタのゲートトンネル障壁を大きくすることにより、CMOSインバータ回路が縦続接続された構成においても、確実にスタンバイ状態時にゲートトンネル電流を抑制することができる。また、スタンバイ状態時の入力信号の論理レベルが予め定められている装置において、第1および第2のMISトランジスタを直列接続し、スタンバイ状態時これら第1および第2のMISトランジスタのゲートトンネル電流をアクティブサイクル時よりも低減することにより、低消費電力が要求されるスタンバイ状態時の消費電流を確実に抑制することができる。この制御回路を、第1および第2のMISトランジスタのバックゲートバイアスをスタンバイ状態時に深くする回路で構成することにより、容易に、ゲートトンネル電流を抑制することができる。また、これに代えて、制御回路を、第1および第2のMISトランジスタの接続する電源ノードの電圧極性をスタンバイサイクル時とアクティブサイクル時とで切換える回路で構成することにより、容易にMISトランジスタのゲート-ソース間を深い逆バイアス状態とすることができ、応じてゲートトンネル電流を効果的に抑制することができる。また、これらの制御回路の動作により、MISトランジスタのしきい値電圧の絶対値を実効的に大きくすることができ、オフリーク電流をも抑制することができる。また、MISトランジスタのゲート絶縁膜膜厚が3nmのシリコン酸化膜と同等のゲートトンネル障壁を有するゲート絶縁膜の場合、確実に、微細化トランジスタを用いてもゲートトンネル電流を抑制することができる。また制御回路として、この第1および第2のMISトランジスタの接続する電源ノードの電圧をアクティブサイクルおよびスタンバイサイクル時で切換えることにより、容易に、トンネル電流およびオフリーク電流を抑制することができ、応じてスタンバイ状態時の消費電力を低減することができる。また、主電源線および副電源線の階層構造とし、スタンバイ状態時この主電源線および副電源線をアクティブサイクルおよびスタンバイサイクルの動作サイクルに応じて選択的に導通するスイッチングトランジスタを介して接続するとともに、スタンバイ状態時オフ状態となる小さなゲートトンネル障壁のMISトランジスタをサブ電源線に接続することにより、スタンバイ状態時におけるゲートトンネル電流およびオフリーク電流を、確実に抑制することができる。また、このスタンバイ状態時にオン状態となるMISトランジスタをゲートトンネル障壁の大きなMISトランジスタとし、主電源ノードに接続することにより、アクティブサイクル移行時における、出力信号の不確定状態が生じるのを防止することができる。また、主電源線および副電源線の間のスイッチングトランジスタのしきい値電圧の絶対値を大きくしてスタンバイ状態時オフ状態とすることにより、効果的に、スイッチングトランジスタにおけるゲートトンネル電流がスタンバイ状態時生じるのを防止でき、また、副電源線と主電源線とをスタンバイ状態時切り離すことにより、確実に、論理回路部のMISトランジスタのゲートトンネルリーク電流を抑制することができる。また、論理回路の第1のMISトランジスタのゲート絶縁膜膜厚を3nm以上とし、第2のMISトランジスタのゲート絶縁膜膜厚を3nmよりも薄くすることにより、最小寸法のMISトランジスタを用いて論理回路部を構成することができ、また、この場合においても、ゲートトンネルリーク電流を確実に抑制することができる。また、このスイッチングトランジスタバックゲート電位を論理回路のMISトランジスタとバックゲート電位とを異なせることにより、同一ゲート絶縁膜膜厚のMISトランジスタを論理回路およびスイッチングトランジスタに利用しても、このスイッチングトランジスタのゲートトンネルリーク電流を確実に抑制することができる。また、主電源線および副電源線を選択的に接続するスイッチングトランジスタと、これらの主および副電源線の電圧を使用するCMOS回路のレプリカ回路を用いて、この副電源線の電圧を調整することにより、高速で、副電源線の電圧レベルを平衡電圧レベルへ駆動することができ、スタンバイ状態移行時、早いタイミングで、副電源線電圧を安定化させることができ、スタンバイ状態の時間の長短にかかわらず、スタンバイサイクルからアクティブサイクル移行時における電源電圧のばらつきを防止することができ、スタンバイサイクルからアクティブサイクル移行時、高速で内部回路動作を開始することができる。また、この副電源線へ、レプリカ回路の出力を、増幅回路を用いて転送しており、高速で副電源線をレプリカ回路の電圧レベルに応じて平衡電圧へ駆動することができる。また、第1および第2の主副電源線それぞれに対して設けられる第1および第2のスイッチングトランジスタと、これらの第1および第2の副電源線を使用する第1および第2のゲート回路を有する構成において、第1のゲート回路とトランジスタサイズと第1のスイッチングトランジスタのサイズ比を、第2のゲート回路のトランジスタサイズと第2のスイッチングトランジスタのサイズ比とを等しくすることにより、これら第1および第2の副電源線のスタンバイ状態時における平衡電圧を互いに等しくすることができ、これらの第1および第2のゲート回路のアクティブサイクル時に動作開始タイミングを等しくすることができ、正確な内部動作を保証することができる。これら第1および第2のゲート回路を、各々を、互いにゲート絶縁膜膜厚の異なる単位ゲート回路でそれぞれ構成することにより、確実に、スタンバイ状態時におけるこれらの第1および第2のゲート回路のゲートトンネル電流を抑制することができる。また、これらの第1および第2のゲート回路とそれぞれ縦続接続される第3および第4のゲート回路を設け、第3および第4の副電源線にそれぞれこれらの第3および第4のゲート回路を接続する場合、第3および第4の副電源線に接続される第3および第4のスイッチングトランジスタを、これら第3のゲート回路および第3のスイッチングトランジスタのサイズ比と第4のスイッチングトランジスタと第4のゲート回路のトランジスタのサイズ比を等しくすることにより、電源線のスタンバイ状態時における平衡電圧を等しくすることができ、電源電圧および接地電圧両者に対して階層電源構成が利用される場合においても、スタンバイ状態時における副接地線の平衡電圧を互いに等しくすることができ、アクティブサイクル移行時早いタイミングで内部回路動作を開始することができる。また、第3および第4のゲート回路をそれぞれゲート絶縁膜膜厚の異なるMISトランジスタで構成することにより、スタンバイ状態時におけるゲートトンネルリーク電流を確実に抑制することができる。また、スイッチングトランジスタおよびゲート回路のレプリカ回路を設けることにより、確実に各副電源線の電圧を平衡電圧へ駆動することができ、複数のゲート回路のアクティブサイクル遷移時における動作開始タイミングを早くすることができる。また、副電源線をスタンバイ状態時相互接続することにより、確実に、各副電源線の平衡電圧を互いに等しくすることができる。また、第3および第4のゲート回路に対しても第3および第4のスイッチングトランジスタとのレプリカ回路を設けることにより、第3および第4の電源線を高速で平衡電圧へ駆動することができる。また、このレプリカ回路の出力電圧を、この差動増幅器を用いて副電源線へ伝達することにより、正確に各副電源線の電圧をレプリカ回路の出力電圧レベルに駆動することができる。これらのレプリカ回路および副電源線結合を、第3および第4の副電源線に対して設けることにより、確実にこれらの第3および第4の副電源線の電圧を高速で同一の平衡電圧レベルへ駆動することができる。このゲート絶縁膜膜厚の異なるSOI構造のMISトランジスタを使用し、スタンバイ状態時このSOI構造のMISトランジスタのボディ領域へ与えられるバイアスを深くすることにより、容易に、ゲートトンネル電流を抑制でき、またオフリーク電流の抑制することができる。また、このボディ領域へ与えられるバイアス電圧を、これらのSOI構造のMISトランジスタがオフ状態となる程度まで深くすることにより、確実に、ゲートトンネル電流を抑制することができる。また、SOI構造のMISトランジスタを含むゲート回路を複数個縦列接続する場合においても、これらのMISトランジスタのボディ領域の電圧を共通に制御することにより、容易に、スタンバイ状態時におけるゲートトンネル電流を抑制することができる。また、スタンバイ状態時オン状態となるMISトランジスタに、埋込チャネル型MISトランジスタを使用することにより、トンネル障壁を大きくすることができ、応じてゲートトンネル電流を抑制することができる。また、これらのMISトランジスタのゲート絶縁膜膜厚を等しくしても、埋込チャネル型MISトランジスタは等価的にゲート絶縁膜膜厚が厚くなった構成となり、複雑な製造工程を追加することなく容易にゲートトンネル電流を抑制することができる。また、この電源線を階層電源構成とすることにより、より正確にかつ確実に、ゲートトンネル電流リークを抑制することができる。また、階層電源構成の主副電源線を接続するスイッチングトランジスタに埋込チャネル型MISトランジスタを使用することにより、ゲートトンネル電流を確実に抑制することができる。また、スタンバイ状態時オン状態となるMISトランジスタに、ゲート空乏型MISトランジスタを使用することにより、容易にトンネルリーク電流を抑制することができる。また、通常のMISトランジスタおよびゲート空乏型MISトランジスタのゲート絶縁膜膜厚を同じとしても、確実に、スタンバイ状態時に、このゲート空乏型MISトランジスタにおけるトンネルリーク電流を抑制することができる。また、ゲート絶縁膜膜厚を同じとすることにより、このゲート回路部における段差が生じるのを抑制することができ、正確なパターニングが実現される。また、ゲート空乏型MISトランジスタを主および副の電源線にする階層電源構成に接続することにより確実に、ゲートトンネル電流を抑制することができる。また、主副電源線を接続するスイッチングトランジスタにゲート空乏型MISトランジスタを使用することにより、確実かつ容易に、このスイッチングトランジスタにおけるゲートトンネル電流を抑制することができる。また、ラッチ回路に、ゲートトンネル障壁の大きなMISトランジスタを使用することにより、スタンバイ状態時のラッチ信号の論理レベルが予め判別できない場合においても、確実にスタンバイ状態時におけるラッチ回路のゲートトンネル電流を抑制することができる。また、このゲート回路のMISトランジスタのゲート絶縁膜膜厚を、膜厚3nmのシリコン酸化膜の与えるトンネル障壁と同程度以下トンネル障壁を与える膜厚とすることにより、ゲート回路が高速動作して、ラッチ回路の信号を処理することができる。また、このスタンバイ状態時ゲート回路に対する印加電圧を遮断することにより、スタンバイ状態時におけるゲート回路におけるゲートトンネル電流を抑制することができる。また、ゲートトンネル障壁の小さなMISトランジスタで構成される第1のラッチ回路と、ゲートトンネル障壁の大きなMISトランジスタで構成される第2のラッチ回路とを設け、これらの第1および第2のラッチ回路において動作サイクルに応じて信号を転送することにより、スタンバイ状態時第2のラッチ回路で信号を保持することにより、ゲートトンネル電流を抑制しつつ正確な信号の保持が可能となる。また第1のラッチ回路をスタンバイ状態時電源を遮断するなどの処置を行なうことにより、スタンバイ状態時の消費電流を低減することができる。アクティブサイクルの間、常時、第1のラッチ回路から第2のラッチ回路へ信号を転送することにより、アクティブサイクルからスタンバイサイクル移行時において新たに信号転送の期間を設ける必要がなく、高速動作性を損なうことなく、第1のラッチ回路から第2のラッチ回路へ信号を転送することができる。また、第1のラッチ回路に関する信号処理が実行されるサイクルのみ転送回路を活性化することにより、正確に、第2のラッチ回路へ転送することができる。また、パイプラインステージ同期設計ステージに第1のラッチ回路が結合される場合、この第1のラッチ回路に対して動作が行なわれたサイクルの次のサイクルで、第1のラッチ回路から第2のラッチ回路へ信号を転送することにより、容易にこの信号転送タイミングのマージンを考慮することなく、またパイプラインステージの高速動作に悪影響を及ぼすことなく第1のラッチ回路から第2のラッチ回路へ信号を転送することができる。プリチャージノードを所定電圧にプリチャージするMISトランジスタを、ゲートトンネル障壁の大きなMISトランジスタを使用することにより、プリチャージ状態時におけるこのプリチャージ用MISトランジスタのゲートトンネル電流を抑制することができる。また、このプリチャージノードに別に、小さなゲートトンネル障壁を有するMISトランジスタにより、ワンショットでプリチャージノードをプリチャージすることにより、高速で、プリチャージノードの電圧を所定のプリチャージ電圧レベルに駆動することができる。なお、このプリチャージ用のMISトランジスタをスリープモード時活性化させ通常動作モード時にはオフ状態とし、通常動作モード時には、ゲートトンネル障壁の小さなMISトランジスタでプリチャージノードをプリチャージすることにより、通常動作モード時において高速でプリチャージノードを所定電圧レベルにプリチャージすることができる。またスリープモード時においては、ゲートトンネル障壁の小さなプリチャージ用MISトランジスタはオフ状態となるため、ゲートトンネル電流のスリープモード時を抑制することができ、応じて消費電流を低減できる。また、アクティブサイクル移行時、ワンショットの形で、ゲートトンネル障壁の小さなプリチャージ用MISトランジスタを使用することにより、プリチャージ用MISトランジスタをゲートトンネル電流が流れる期間を短くでき、応じて消費電流を低減できる。また、スタンバイ期間の間このプリチャージノードをプリチャージ電圧と異なる電圧レベルに保持するゲートトンネル障壁の大きなMISトランジスタを設けることにより、確実にスタンバイ期間中このプリチャージノードがフローティング状態とされるのを防止することができる。ゲートトンネル障壁の小さなMISトランジスタを用いてプリチャージノードをプリチャージする構成において、スリープモード時このプリチャージ用MISトランジスタをオフ状態とすることにより、プリチャージ用MISトランジスタを流れるゲートトンネル電流を抑制でき、消費電流を低減することができる。また、リフレッシュ動作の必要なメモリにおいて、リフレッシュのみに関連する回路をゲートトンネル障壁の大きなMISトランジスタで構成することにより、リフレッシュモード時の消費電流を低減することができる。また、リフレッシュ動作時、行選択動作を行なうリフレッシュ系行回路と通常動作モード時にアドレス指定されたメモリセルの行を選択する行系回路を別々に設け、このリフレッシュ系行回路をトンネル障壁の大きなMISトランジスタで形成することにより、リフレッシュモード時の消費電流を大幅に低減することができる。また、半導体記憶装置においては、その大部分はメモリセルアレイがその面積を占めており、リフレッシュ系行回路および行系回路を二重に設けても大きなエリアペナルティは生じない。またリフレッシュモード時のスタンバイ期間中、リフレッシュ系回路のMISトランジスタのゲートトンネル電流抑制機構を活性化することにより、このリフレッシュモード時の平均直流電流を低減することができる。また、ゲートトンネル電流抑制機構を、リフレッシュスタンバイサイクル時オフ状態となるゲートトンネル障壁の大きな電源MISトランジスタで構成することにより、容易に、このリフレッシュ系回路のリフレッシュスタンバイ時の消費電流を低減することができる。また、リフレッシュモード時、列選択に関連する回路のゲートトンネル電流抑制機構を活性化することにより、このリフレッシュモード時の消費電流を低減することができる。また、このゲートトンネル電流抑制機構を、リフレッシュモード時オフ状態となるゲートトンネル障壁の大きな電源MISトランジスタで構成することにより、容易に、リフレッシュモード時列系回路へ電源電圧供給を遮断して、消費電流を低減することができる。またロジック回路が混載される場合、このリフレッシュモード時にロジック回路への電源電圧の供給を遮断することにより、リフレッシュモード時のこのロジック回路およびメモリ全体の消費電流を低減することができる。また、このロジック回路への電源制御用のMISトランジスタをゲートトンネル障壁の大きなMISトランジスタで構成することにより、ロジック回路への電源電圧供給時、この電源MISトランジスタにゲートトンネル電流が生じるのを抑制することができる。ロジック回路の内部ノードに対応して設けられるレジスタにスタンバイ時対応の内部ノードの信号を待避させるようにしてかつロジック回路のゲートトンネル電流を低減するように構成すれば、スタンバイ時の消費電流を低減することができる。また、このレジスタのゲートトンネル電流をスタンバイ時に低減するように構成することにより、このレジスタのスタンバイ時の消費電流を低減することができ、全体の消費電流をさらに低減することができる。また、レジスタのトランジスタを、ゲートトンネル障壁の大きなトランジスタで構成することにより、スタンバイ状態移行時複雑な電源制御をこのレジスタに対して行なう必要がなく、容易にスタンバイ時の消費電流を低減することができる。また、このレジスタに、内部ノードの電圧の観測用または制御用のスキャンパスを構成するレジスタを利用することにより、追加のレジスタを新たに設ける必要がなく、容易に、スタンバイ時に内部ノードの信号を退避させて消費電流を低減することができる。また、複数の内部回路のうち選択された内部回路以外の内部回路のゲートトンネル電流を低減するように構成することにより、活性化期間における消費電流を低減することができる。また、電流制御として、スタンバイ時には複数の内部回路のゲートトンネル電流を低減するように構成することにより、スタンバイ時の消費電流をさらに低減することができる。また、ノーマル/スペアの冗長構成において、非選択のノーマル/スペア選択回路のゲートトンネル電流を低減するように構成することにより、活性化期間における消費電流を低減することができる。また、ブロック分割構造の場合、この選択ブロックのスペア/ノーマル選択回路のうちの選択スペア/ノーマル選択回路のゲートトンネル電流を低減するように構成することにより、活性化期間の消費電流をさらに低減することができる。また、スペア判定を、動作モード指示信号の活性化前に実行することにより、活性化期間を短くすることができ、またこれらのスペア/ノーマル選択回路両者を判定確定まで活性状態に置く必要がなく、活性化期間の消費電流を低減することができる。また、判定動作を、メモリセル選択動作を指示する動作モード指示信号と非同期で行なうことにより、早いタイミングでスペア/ノーマル判定結果を確定することができ、選択ブロックにおけるスペア/ノーマル選択回路のゲートトンネル電流を、その高速動作性のために、判定結果が確定するまで大きくする必要がなく、活性化期間の消費電流を低減することができる。"