"互いに積層された少なくとも1つの第1の被制御チップ及び少なくとも一つの第2の被制御チップと、前記第1及び第2の被制御チップに積層された制御チップであって、前記第1及び第2の被制御チップに其々第1のコマンド信号を出力する第1及び第2のコマンド信号出力回路を別々に備え、前記第1及び第2の被制御チップに其々第2のコマンド信号を出力する第3のコマンド信号出力回路を共通に備える、ことを特徴とする半導体装置。前記制御チップは、外部からチップ選択信号が入力されるチップ選択端子をさらに備え、前記チップ選択信号が前記第1の被制御チップを選択している場合には前記第1及び第3のコマンド信号出力回路を活性化させ、前記チップ選択信号が前記第2の被制御チップを選択している場合には前記第2及び第3のコマンド信号出力回路を活性化させることを特徴とする請求項1に記載の半導体装置。前記制御チップは、外部からコマンド信号が入力されるコマンド端子をさらに備え、前記チップ選択信号が前記第1の被制御チップを選択している場合において前記コマンド信号がアクティブコマンドを示している場合には、前記第1のコマンド信号出力回路を活性化させ、前記チップ選択信号が前記第2の被制御チップを選択している場合において前記コマンド信号が前記アクティブコマンドを示している場合には、前記第2のコマンド信号出力回路を活性化させることを特徴とする請求項2に記載の半導体装置。前記制御チップは、前記チップ選択信号が前記第1の被制御チップを選択している場合において前記コマンド信号がプリチャージコマンドを示している場合には、前記第1のコマンド信号出力回路を活性化させ、前記チップ選択信号が前記第2の被制御チップを選択している場合において前記コマンド信号が前記プリチャージコマンドを示している場合には、前記第2のコマンド信号出力回路を活性化させることを特徴とする請求項2又は3に記載の半導体装置。前記制御チップは、前記チップ選択信号が前記第1の被制御チップを選択している場合において前記コマンド信号がリフレッシュコマンドを示している場合には、前記第1のコマンド信号出力回路を活性化させ、前記チップ選択信号が前記第2の被制御チップを選択している場合において前記コマンド信号が前記リフレッシュコマンドを示している場合には、前記第2のコマンド信号出力回路を活性化させることを特徴とする請求項2乃至4のいずれか一項に記載の半導体装置。前記制御チップは、前記コマンド信号がリードコマンド又はライトコマンドを示している場合には、前記チップ選択信号が前記第1及び第2の被制御チップのいずれを選択しているかに関わらず、前記第3のコマンド信号出力回路を活性化させることを特徴とする請求項2乃至5のいずれか一項に記載の半導体装置。前記第1の被制御チップは、前記第1のコマンド信号出力回路から出力された前記第1のコマンドを受け付ける比較回路を備え、前記第2の被制御チップは、前記第2のコマンド信号出力回路から出力された前記第1のコマンドを受け付ける比較回路を備える、ことを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記制御チップは、外部からクロックイネーブル信号が入力されるクロックイネーブル端子をさらに備え、前記クロックイネーブル信号が前記第1の被制御チップの非活性化を示している場合には前記第1のコマンド信号出力回路を活性化させ、前記クロックイネーブル信号が前記第2の被制御チップの非活性化を示している場合には前記第2のコマンド信号出力回路を活性化させることを特徴とする請求項1に記載の半導体装置。前記制御チップは、外部からクロックイネーブル信号が入力されるクロックイネーブル端子と、前記クロックイネーブル信号が前記第1及び第2の被制御チップの少なくとも一方の非活性化を示している場合にセルフリフレッシュパルスを周期的に発生するオシレータと、前記クロックイネーブル信号が前記第1の被制御チップの非活性化を示している場合、前記セルフリフレッシュパルスを前記第1及び第2の被制御チップに出力する第1のパルス生成回路と、前記クロックイネーブル信号が前記第2の被制御チップの非活性化を示している場合、前記セルフリフレッシュパルスを前記第1及び第2の被制御チップに出力する第2のパルス生成回路と、をさらに備え、前記第1の被制御チップは、前記第1のパルス生成回路から出力された前記セルフリフレッシュパルスに基づいてリフレッシュ動作を行う回路ブロックを備え、前記第2の被制御チップは、前記第2のパルス生成回路から出力された前記セルフリフレッシュパルスに基づいてリフレッシュ動作を行う回路ブロックを備える、ことを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記制御チップは、外部からクロックイネーブル信号が入力されるクロックイネーブル端子と、前記クロックイネーブル信号が前記第1の被制御チップの非活性化を示している場合、第1のセルフステート信号を前記第1及び第2の被制御チップに出力する第1のパルス生成回路と、前記クロックイネーブル信号が前記第2の被制御チップの非活性化を示している場合、第2のセルフステート信号を前記第1及び第2の被制御チップに出力する第2のパルス生成回路と、をさらに備え、前記第1の被制御チップは、前記第1のセルフステート信号に応答してセルフリフレッシュパルスを周期的に発生するオシレータと、前記セルフリフレッシュパルスに基づいてリフレッシュ動作を行う回路ブロックを備え、前記第2の被制御チップは、前記第2のセルフステート信号に応答してセルフリフレッシュパルスを周期的に発生するオシレータと、前記セルフリフレッシュパルスに基づいてリフレッシュ動作を行う回路ブロックを備える、ことを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記第1及び第2の被制御チップは、それぞれ当該チップを貫通して設けられた複数の貫通電極を備え、前記第1及び第2の被制御チップにそれぞれ設けられた前記複数の貫通電極のうち、積層方向から見て互いに同じ位置に設けられた複数の貫通電極は、前記第1及び第2の被制御チップ間において共通接続されており、前記第1のコマンド信号出力回路から出力される前記第1のコマンド信号は、前記第1及び第2の被制御チップにそれぞれ設けられた第1の貫通電極を介して、前記第1及び第2の被制御チップに共通に供給され、前記第2のコマンド信号出力回路から出力される前記第1のコマンド信号は、前記第1及び第2の被制御チップにそれぞれ設けられた第2の貫通電極を介して、前記第1及び第2の被制御チップに共通に供給され、前記第3のコマンド信号出力回路から出力される前記第2のコマンド信号は、前記第1及び第2の被制御チップにそれぞれ設けられた第3の貫通電極を介して、前記第1及び第2の被制御チップに共通に供給される、ことを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。しかしながら、積層型の半導体装置においては、コマンドの伝送に用いる貫通電極が複数のコアチップ間において共通接続される。このため、積層された複数のコアチップを複数のランクに分類すると、貫通電極上におけるコマンドの転送間隔が短くなり、コマンドを正しく転送できないおそれが生じる。これを防止するためには、異なるランクへのアクセスにおいてもコマンドの競合が生じないよう、コマンドの発行間隔を広げる必要があるが、この場合にはバスの利用効率が低下するという問題が生じる。本発明による半導体装置は、互いに積層された少なくとも1つの第1の被制御チップ及び少なくとも一つの第2の被制御チップと、前記第1及び第2の被制御チップに積層された制御チップであって、前記第1及び第2の被制御チップに其々第1のコマンド信号を出力する第1及び第2のコマンド信号出力回路を別々に備え、前記第1及び第2の被制御チップに其々第2のコマンド信号を出力する第3のコマンド信号出力回路を共通に備えることを特徴とする。本発明によれば、第1の被制御チップにコマンド信号を出力するためのコマンド信号出力回路と、第2の被制御チップにコマンド信号を出力するためのコマンド信号出力回路とを別個に設けていることから、コマンドの発行間隔が短い場合であっても、各被制御チップに正しくコマンドを転送することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップメモリチップCC0~CC7と、コアチップCC0~CC7とは異なる製造マスクで製作された1枚のインターフェースチップIFと、1枚のインターポーザIPとが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、単体で動作する通常のSDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細については後述する。一方、インターフェースチップIFは、単体で動作する通常のSDRAMに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFに貫通電極TSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。さらに他の一部の貫通電極TSVについては、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV群3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられた貫通電極TSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分の貫通電極TSVは図2aに示すタイプであり、アドレス信号、コマンド信号などは図2aに示すタイプの貫通電極TSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプの貫通電極TSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプの貫通電極TSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプの貫通電極TSV1の構造を示す断面図である。図3に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって貫通電極TSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、図2bに示すタイプの貫通電極TSV2の構造を示す断面図である。図4に示すように、貫通電極TSV2は、同じ平面位置にあるパッドP1とパッドP2を直接接続するスルーホール電極TH2が削除されている点において、図3に示した貫通電極TSV1と相違している。パッドP1は図2に示す内部回路5の例えば出力ノードに接続され、パッドP2は図2に示す内部回路5の例えば入力ノードに接続される。これにより、各コアチップCC0~CC7に設けられた内部回路5が貫通電極TSV2を介してカスケード接続されることになる。図5は、図2cに示すタイプの貫通電極TSV3の構造を示す断面図である。図5に示すように、貫通電極TSV3は、同じ平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されるのではなく、異なる平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されている。図5では貫通電極TSV3を3個だけ示しているが、貫通電極TSV3は各コアチップCC0~CC7において1信号当たりコアチップの枚数分8個設けられる。そして、これら8個の貫通電極TSV3は、図6に示すように循環的に接続される。図6において実線で示しているのは表面バンプ85であり、破線で示しているのは裏面バンプ84である。図6に示すように、貫通電極TSV3を循環的に接続すれば、各コアチップCC0~CC7の回路構成を互いに同一としつつ、インターフェースチップIFから各コアチップCC0~CC7に個別の情報を与えることができる。例えば、裏面バンプ84-7の位置に内部回路6を接続した場合、インターフェースチップIFから最下層のコアチップCC7の裏面バンプ84-0~84-7に供給する信号は、それぞれコアチップCC0~CC7の内部回路6に選択的に供給されることになる。ここで、インターフェースチップIF及びコアチップCC0~CC7の詳細な回路構成について説明する前に、本実施形態による半導体装置10のアドレス割り付けについて説明する。本実施形態による半導体装置10は、モード選択によってアドレス割り付けを変更することが可能である。半導体装置10には、大きく分けてLRALogicalRankAddress方式とPRAPhysicalRankAddress方式が用意されている。LRA方式とは、それぞれ異なるコアチップCC0~CC7に設けられた複数のバンクをコントローラから見て1つのバンクとして取り扱うアドレス割り付け方式である。これに対し、PRA方式とは、各コアチップCC0~CC7に設けられた複数のバンクをそれぞれ1つのバンクとして取り扱うアドレス割り付け方式である。さらに、本実施形態では、LRA方式に3タイプ用意されており、便宜上、それぞれLRA-1方式、LRA-2方式、LRA-3方式と呼ぶ。以下、各方式について具体的に説明する。図7は、LRA-1方式のアドレス割り付けを説明するための模式図である。図7~図10においては一つのマス目がバンクを示している。したがって、一つのコアチップにはバンク0~バンク7が含まれていることになる。図7に示すように、LRA-1方式とは、ロウアクセス時アクティブコマンドACTの発行時に供給されるアドレス信号の一部Xn2,Xn1,Xnチップアドレスに基づいてコアチップCC0~CC7のいずれかを選択するとともに、ロウアクセス時及びカラムアクセス時に供給されるバンクアドレス信号BA0~BA2に基づいてバンク0~バンク7のいずれかを選択する方式である。コントローラからは、異なるコアチップCC0~CC7に含まれる同じ番号の8個のバンクが1つのバンクとして認識される。この方式では、カラムアクセス時カラムコマンド発行時にチップアドレスは供給されないが、コントローラは異なるコアチップCC0~CC7に含まれる同じ番号の8個のバンクを1つのバンクとして認識していることから、カラムアクセス時にチップアドレスを供給しなくても、どのコアチップCC0~CC7に対するカラムアクセスであるのか判別可能である。なぜなら、カラムアクセス時に指定されるバンクがアクティブ状態であるコアチップは、必ず1つだからである。例えば、図7において丸印で囲ったバンクがアクティブ状態であるとすると、カラムアクセス時に指定されるバンクがバンク0であれば、バンク0がアクティブ状態であるコアチップCC7にてカラムアクセスが行われ、カラムアクセス時に指定されるバンクがバンク1であれば、バンク1がアクティブ状態であるコアチップCC5にてカラムアクセスが行われる、といった具合である。このように、LRA-1方式においては、コアチップCC0~CC7の選択がロウアクセス時に行われる。また、コントローラからは1個のDRAMとして認識されることから、使用されるチップ選択信号CSも1ビットとなる。これにより、例えば、1回のロウアクセスでアクセスされるメモリセル数は1kバイトとなり、ランク数は1となる。図8は、LRA-2方式のアドレス割り付けを説明するための模式図である。図8に示すように、LRA-2方式とは、2ビットのチップ選択信号CS0,CS1に基づいてコアチップCC0~CC3かコアチップCC4~CC7を選択し、さらに、ロウアクセス時に供給されるアドレス信号の一部Xn1,Xnチップアドレスに基づいて、選択された4つのコアチップの中からいずれか1つのコアチップを選択する方式である。バンクアドレス信号BA0~BA2については、ロウアクセス時及びカラムアクセス時の両方において供給される。この方式では、チップ選択信号を用いてコアチップCC0~CC3又はコアチップCC4~CC7を選択していることから、コントローラから見たランク数は2となる。また、LRA-1方式と同様、コアチップCC0~CC7の選択がロウアクセス時に確定することから、例えば、1回のロウアクセスでアクセスされるメモリセル数は、LRA-1方式と同様1kバイトとなる。尚、この方式においてもカラムアクセス時にはチップアドレスは供給されないが、これによる問題が生じない点はLRA-1方式と同様である。この方式においては、コアチップCC0~CC3とコアチップCC4~CC7とがチップ選択信号CS0,CS1によって区別されることから、コアチップCC0~CC3に属するバンクと、コアチップCC4~CC7に属するバンクは、コントローラから見て別のバンクとして取り扱われる。したがって、図8に示す例のように、コアチップCC2のバンク0とコアチップCC7のバンク0が同時にアクティブ状態となり得る。図9は、LRA-3方式のアドレス割り付けを説明するための模式図である。図9に示すように、LRA-3方式とは、ロウアクセス時に供給されるアドレス信号の一部Xn2,Xnに基づいてコアチップCC0とCC2、コアチップCC1とCC3、コアチップCC4とCC6、コアチップCC5とCC7のいずれかを選択し、さらに、カラムアクセス時に供給されるアドレス信号の一部Yn1に基づいて、選択された2つのコアチップの中からいずれか1つのコアチップを選択する方式である。バンクアドレス信号BA0~BA2については、ロウアクセス時及びカラムアクセス時の両方において供給される。この方式では、ロウアクセス時に供給されるアドレス信号の一部Xn2,Xnと、カラムアクセス時に供給されるアドレス信号の一部Yn1によってコアチップCC0~CC7の選択が行われる。このため、チップアドレスはXn2,Xn,Yn1となる。また、ロウアクセス時には2つのコアチップがアクティブ状態となることから、1回のロウアクセスでアクセスされるメモリセル数は、LRA-1方式及びLRA-2方式の2倍となり、例えば2kバイトである。ランク数は、LRA-1方式と同様1ランクである。図10は、PRA方式のアドレス割り付けを説明するための模式図である。図10に示すように、PRA方式とは、ロウアクセス時及びカラムアクセス時とも、アドレス信号の一部であるチップアドレスP2,P1,P0と、バンクアドレス信号BA0~BA2が供給される方式である。この方式においては、コントローラからは全てのバンクが互いに異なるバンクとして認識される。つまり、本実施形態では64バンクとして認識される。したがって、アクティブ状態となるバンクの数及び組み合わせは任意であり、最大で64個のバンク全てがアクティブ状態となり得る。以上が各アドレス割り付け方式の詳細である。これらのアドレス割り付け方式は、モード選択によって切り替えることが可能である。次に、半導体装置10の具体的な回路構成について説明する。以下の説明においては、半導体装置10の動作モードがLRA-2方式に設定されている場合を例に説明する。図11は、本発明の好ましい第1の実施形態による半導体装置の構成を示すブロック図である。図11に示すように、インターポーザIPに設けられた外部端子には、クロック端子11、コマンド端子12、チップ選択端子13、クロックイネーブル端子14、アドレス端子15、データ入出力端子16、データストローブ端子17が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップIFに接続されており、コアチップCC0~CC7には直接接続されない。クロック端子11は外部クロック信号CLKが供給される端子であり、供給された外部クロック信号CLKは、入力バッファIBを介してクロック生成回路21に供給される。クロック生成回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される。内部クロック信号ICLKはDLL回路22に供給される。DLL回路22は、出力用クロック信号LCLKを生成する回路であり、生成された出力用クロック信号LCLKは、出力バッファ回路51に供給される。コマンド端子12は、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEBなどからなるコマンド信号COMが供給される端子である。また、チップ選択端子13はチップ選択信号CS0B,CS1Bが供給される端子であり、クロックイネーブル端子14はクロックイネーブル信号CKE0,CKE1が供給される端子である。これらのコマンド信号、チップ選択信号及びクロックイネーブル信号は、入力バッファ31を介してコマンドデコーダ32に供給される。図12は、入力バッファ31の回路図である。図12に示すように、入力バッファ31は、チップ選択信号CS0B,CS1B、クロックイネーブル信号CKE0,CKE1、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEBがそれぞれ入力される入力バッファIB1~IB7を含んでいる。さらに入力バッファ31は、入力バッファIB1,IB2を通過したクロックイネーブル信号CKE0,CKE1を受け、これらに基づいて内部信号PPDT,PPD0T,PPD1Tを生成する制御回路31aを備えている。内部信号PPD0T,PPD1Tは、それぞれ入力バッファIB3,IB4を活性化させる信号として用いられ、内部信号PPDTは、入力バッファIB5~IB7を活性化させる信号として用いられる。内部信号PPD0T,PPD1Tは、それぞれクロックイネーブル信号CKE0,CKE1に基づいて活性化される信号である。これにより、非活性状態であるチップ選択信号CS0B又はCS1Bに対応する入力バッファIB3又はIB4の出力が誤って活性化しないようガードされる。また、内部信号PPDTは、クロックイネーブル信号CKE0,CKE1の一方が活性化している場合に活性化する信号である。これにより、クロックイネーブル信号CKE0,CKE1の一方が活性化すれば、入力バッファIB5~IB7は活性化される。そして、入力バッファIB3~IB7を通過したこれらコマンド信号PCS0,PCS1,PRAS,PCAS,PWEは、図11に示すコマンドデコーダ32に供給される。コマンドデコーダ32は、入力バッファ31から出力されたコマンド信号PCS0,PCS1,PRAS,PCAS,PWEをデコードすることによって、各種内部コマンドを生成するとともに、生成した内部コマンドをあらかじめ設定されたレイテンシに基づいて遅延させる回路である。コマンドデコーダ32から出力される内部コマンドは、TSVバッファ61,62を介してコアチップCC0~CC7に供給される。コマンドデコーダ32から出力される内部コマンドには、アクティブコマンドACT0,ACT1、プリチャージコマンドPRE0,PRE1、リードコマンドREAD、ライトコマンドWRITEが含まれる。図13は、コマンドデコーダ32の主要部の回路図である。図13に示すように、コマンドデコーダ32は、コマンド信号PCS0,PCS1に基づいて内部信号PCS0T,PCS1T,PCS01Tを生成する制御回路32aと、コマンド信号PRAS,PCAS,PWEに基づいてこれらの相補信号PRAST,PRSAB,PCAST,PCASB,PWET,PWEBを生成する制御回路32b~32dを備えている。制御回路32aは、コマンド信号PCS0が活性化している場合には内部信号PCS0Tをハイレベルに活性化し、コマンド信号PCS1が活性化している場合には内部信号PCS1Tをハイレベルに活性化し、さらに、コマンド信号PCS0,PCS1の少なくとも一方が活性化している場合には内部信号PCS01Tをハイレベルに活性化する。これら内部信号は対応するANDゲート回路に入力され、その出力がアクティブコマンドACT0,ACT1、プリチャージコマンドPRE0,PRE1、リードコマンドREAD、ライトコマンドWRITEとして用いられる。アクティブコマンドACT0は、コマンド信号PRAS,PCAS,PWEの組み合わせがアクティブコマンドであることを示しており、且つ、コマンド信号PCS0が活性化している場合に生成される。同様に、アクティブコマンドACT1は、コマンド信号PRAS,PCAS,PWEの組み合わせがアクティブコマンドであることを示しており、且つ、コマンド信号PCS1が活性化している場合に生成される。このように、ランク0用のアクティブコマンドACT0とランク1用のアクティブコマンドACT1は、互いに異なるコマンド信号出力回路から出力される。ここで、ランク0とはコアチップCC0~CC3に相当し、ランク1とはコアチップCC4~CC7に相当する。プリチャージコマンドPRE0は、コマンド信号PRAS,PCAS,PWEの組み合わせがプリチャージコマンドであることを示しており、且つ、コマンド信号PCS0が活性化している場合に生成される。同様に、プリチャージコマンドPRE1は、コマンド信号PRAS,PCAS,PWEの組み合わせがプリチャージコマンドであることを示しており、且つ、コマンド信号PCS1が活性化している場合に生成される。このように、ランク0用のプリチャージコマンドPRE0とランク1用のプリチャージコマンドPRE1も、互いに異なるコマンド信号出力回路から出力される。リードコマンドREADは、コマンド信号PRAS,PCAS,PWEの組み合わせがリードコマンドであることを示しており、且つ、コマンド信号PCS0又はPCS1が活性化している場合に生成される。ライトコマンドWRITEは、コマンド信号PRAS,PCAS,PWEの組み合わせがライトコマンドであることを示しており、且つ、コマンド信号PCS0又はPCS1が活性化している場合に生成される。これらコマンドACT0,ACT1,PRE0,PRE1,READ,WRITEのうち、リードコマンドREAD及びライトコマンドWRITEについては、図示しないレイテンシカウンタによって所定のレイテンシが経過した後、コマンドデコーダ32から出力される。リードコマンドREAD及びライトコマンドWRITEのレイテンシは、アディティブレイテンシALに設定される。アディティブレイテンシALの値は、モードレジスタ60の設定値によって変化させることができる。このようにして生成されるコマンドACT0,ACT1,PRE0,PRE1,READ,WRITEは、TSVバッファ61,62を介してコアチップCC0~CC7に供給される。図11に示すように、これらコマンドACT0,ACT1,PRE0,PRE1,READ,WRITEは、それぞれ異なる貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。したがって、ロウ系のコマンドACT0,ACT1,PRE0,PRE1についてはランクごとに別の信号であり、それぞれ別個の貫通電極TSV1を介してコアチップCC0~CC7に供給される一方、カラム系のコマンドREAD,WRITEについてはランク間において共通の信号であり、同じ貫通電極TSV1を介してコアチップCC0~CC7に供給されることになる。但し、これは本実施形態による半導体装置がLRA-2方式で動作している場合に限られ、他の方式で動作している場合には、チップ選択信号CS1Bが使用されないため、アクティブコマンドACT1及びプリチャージコマンドPRE1は使用されない。さらに、図13には示されていないが、コマンドデコーダ32が生成するコマンドには、リフレッシュコマンドREF0,REF1も含まれる。リフレッシュコマンドREF0は、コマンド信号PRAS,PCAS,PWEの組み合わせがリフレッシュコマンドであることを示しており、且つ、コマンド信号PCS0が活性化している場合に生成される。同様に、リフレッシュコマンドREF1は、コマンド信号PRAS,PCAS,PWEの組み合わせがリフレッシュコマンドであることを示しており、且つ、コマンド信号PCS1が活性化している場合に生成される。リフレッシュコマンドREF0,REF1は、図11に示すリフレッシュ制御回路33に供給される。リフレッシュ制御回路33は、リフレッシュコマンドREF0,REF1及びクロックイネーブル信号CKE0,CKE1に基づいてリフレッシュコマンドREFT0,REFT1を生成する。リフレッシュコマンドREFT0は、アクティブコマンドACT0及びプリチャージコマンドPRE0と同様、一方のランクランク0に対応する信号であり、リフレッシュコマンドREFT1は、アクティブコマンドACT1及びプリチャージコマンドPRE1と同様、他方のランクランク1に対応する信号である。図11に示すように、リフレッシュコマンドREFT0,REFT1についても、それぞれ異なる貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。但し、LRA-2方式以外のモードで動作している場合には、チップ選択信号CS1Bが使用されないため、リフレッシュコマンドREFT1は使用されない。図14は、リフレッシュ制御回路33の回路図である。図14に示すように、リフレッシュ制御回路33は、第1のパルス生成回路100、第2のパルス生成回路200及びオシレータ300を含んで構成される。第1のパルス生成回路100と第2のパルス生成回路200は互いに同じ回路構成を有しており、第1のパルス生成回路100から出力されるセルフステート信号SELFST0と第2のパルス生成回路200から出力されるステート信号SELFST1がORゲート回路310に入力される。ORゲート回路310の出力はオシレータ300に供給され、その動作を制御する。図15は、第1のパルス生成回路100の回路図である。図15に示すように、第1のパルス生成回路100は、カウンタ回路110、状態回路120、遅延回路130及びSRラッチ回路140,150を含んでいる。SRラッチ回路140のセット入力端Sには、NORゲート回路141を介してリフレッシュコマンドREF0が供給される。このため、リフレッシュコマンドREF0がハイレベルに活性化すると、SRラッチ回路140がセットされる。SRラッチ回路140の出力は、ワンショットパルス生成回路142及び複合ゲート回路143に供給される。複合ゲート回路143の出力である内部信号RREFTは、カウンタ回路110の出力であるカウント信号CTとともに、ANDゲート回路144に入力される。ANDゲート回路144の出力は、NORゲート回路141の反転出力とともにORゲート回路145に入力され、その出力がリフレッシュコマンドREFT0として用いられる。SRラッチ回路150のセット入力端Sには、クロックイネーブル信号CKE0の反転信号が入力される。これにより、クロックイネーブル信号CKE0がローレベルに変化すると、SRラッチ回路150の出力であるセルフステート信号SELFST0がハイレベルに活性化する。図16は、カウンタ回路110の回路図である。図16に示すように、カウンタ回路110は、2つのフリップフロップ回路111,112と、フリップフロップ回路111,112の出力ビットC0,C1を受けるNANDゲート回路113を備えている。フリップフロップ回路111,112のクロック入力端には内部信号RREFTが入力されている。これら2つのフリップフロップ回路111,112は図16に示すように縦続接続されているため、2ビットのバイナリカウンタを構成する。つまり、図17に示すように、内部信号RREFTが活性化する度にフリップフロップ回路111の出力ビットC0が反転し、内部信号RREFTが2回活性化するごとにフリップフロップ回路112の出力ビットC1が反転する。したがって、初期状態においてローレベルであるカウント信号CTは、内部信号RREFTの活性化に応答してハイレベルとなり、内部信号RREFTの4回目の活性化に応答してローレベルに戻る。カウンタ回路110のカウント値C0,C1は、リセット信号Resetに応答してC0,C1=0,0にリセットされる。図15に示すように、内部信号RREFTは、状態回路120及び遅延回路130にも供給される。状態回路120は、内部信号RREFTが活性化した後、一定期間に亘ってリフレッシュステート信号REFRSTをハイレベルとする回路である。リフレッシュステート信号REFRSTはリフレッシュ期間中であることを示す信号であり、SRラッチ回路140のリセット入力端Rに供給される。また、遅延回路130は、内部信号RREFTを遅延させた遅延信号REを生成する回路である。遅延信号REは、複合ゲート回路143に供給される。図18は、パルス生成回路100の動作を説明するためのタイミング図である。図18に示すように、パルス生成回路100内においては、一回のリフレッシュコマンドREF0に応答してSRラッチ回路140がセットされるため、内部信号RREFTが活性化する。この内部信号RREFTは遅延回路130に入力され、遅延信号REとして複合ゲート回路143にフィードバックされることから、図18に示すように、内部信号RREFTが所定の周期で複数回活性化することになる。内部信号RREFTはANDゲート回路144及びORゲート回路145を介し、リフレッシュコマンドREFT0として出力される。したがって、リフレッシュコマンドREFT0も所定の周期で活性化する。内部信号RREFTの活性化回数はカウンタ回路110によってカウントされ、4回目でカウント信号CTがローレベルに変化する。これにより、内部信号RREFTに基づくリフレッシュコマンドREFT0の活性化が禁止される。その後、リフレッシュステート信号REFRSTがローレベルに変化し、SRラッチ回路140がリセットされる。このように、パルス生成回路100は、一回のリフレッシュコマンドREF0に応答して、リフレッシュコマンドREFT0を4回活性化する。このうち、1回目はリフレッシュコマンドREF0がORゲート回路145を通過することによるものであり、2回目から4回目は、ループ状に接続された複合ゲート回路143と遅延回路130によって自動生成されたものである。一方、クロックイネーブル信号CKE0がローレベルに変化すると、セルフステート信号SELFST0がハイレベルに活性化するため、オシレータ300が起動される。オシレータ300が起動すると、セルフリフレッシュパルスSELF01が周期的に生成され、これがパルス生成回路100にフィードバックされる。フィードバックされたセルフリフレッシュパルスSELF01は、ANDゲート回路151及びNORゲート回路141を介してSRラッチ回路140をセットする。これにより、クロックイネーブル信号CKE0がローレベルに変化すると、SRラッチ回路140が周期的にセットされることになる。第2のパルス生成回路200についても、入力信号がCKE0,REF0の代わりにCKE1,REF1となり、出力信号がREFT0,SELFST0の代わりにREFT1,SELFST1となる他は、図15に示した第1のパルス生成回路100と同じ回路構成を有し、同じ動作を行う。アドレス端子15は、アドレス信号ADD及びバンクアドレス信号BAが供給される端子であり、供給されたアドレス信号ADD及びバンクアドレス信号BAは、入力バッファIBを介してアドレスラッチ回路40及びチップアドレス取得回路42に供給される。チップアドレス取得回路42は、供給されたアドレス信号ADD及びバンクアドレス信号BAの一部とチップ選択信号CS0,CS1に基づいてチップアドレスSIDを抽出又は生成する回路である。チップアドレス取得回路42から出力されるチップアドレスSIDは、内部クロック信号ICLKに同期してラッチ回路41にラッチされる。ラッチ回路41にラッチされたチップアドレスSIDは、TSVバッファ61、貫通電極TSV及びTSVバッファ62を介し、コアチップCC0~CC7に共通に供給される。また、アドレスラッチ回路40は、アドレス信号ADD及びバンクアドレス信号BAの別の一部を内部クロック信号ICLKに同期してラッチし、これらをTSVバッファ61、貫通電極TSV及びTSVバッファ62を介してコアチップCC0~CC7に共通に供給する。図19はチップアドレス取得回路42の回路図であり、aはロウアクセス時にチップアドレスSIDを生成する回路42aを示し、bはカラムアクセス時にチップアドレスSIDを生成する回路42bを示す。図19aに示すように、ロウアクセス時にチップアドレスSIDを生成する回路42aは、ロウアドレスのうちの2ビットXn,Xn1と、チップ選択信号CS0,CS1に基づいてチップアドレスSIDを生成する。具体的には、ロウアドレスのビットXnをそのままチップアドレスSIDのビットSID0として出力し、ロウアドレスのビットXn1をそのままチップアドレスSIDのビットSID1として出力し、さらに、チップ選択信号CS0,CS1に基づいてチップアドレスSIDのビットSID2を生成する。チップアドレスSIDのビットSID2は、制御回路400によって生成され、チップ選択信号CS0が活性化していれば例えばローレベル、チップ選択信号CS1が活性化していれば例えばハイレベルとされる。但し、LRA-2方式以外のモードで動作している場合には、ロウアドレスのビットXn-1がそのままチップアドレスSIDのビットSID2として出力される。図19bに示すように、カラムアクセス時にチップアドレスSIDを生成する回路42bは、バンクアドレスBAをデコードするデコーダ410と、バンクごとにチップアドレスを保持するチップアドレス保持回路420~427,430~437とを備える。デコーダ410は、アクティブコマンドACTの発行時に指定されたバンクアドレスBAに基づいて、チップアドレス保持回路420~427のいずれかとチップアドレス保持回路430~437のいずれかを選択する。チップアドレス保持回路420~427にはチップ選択信号CS0が供給されており、チップアドレス保持回路430~437にはチップ選択信号CS1が供給されている。かかる構成により、バンクアドレスBA及びチップ選択信号CS0,CS1に基づいて、いずれか1つのチップアドレス保持回路が選択されることになる。選択されたチップアドレス保持回路には、アクティブコマンドACTの発行時に指定されたチップアドレスSIDROWが保持される。そして、カラムコマンド発行時に供給されるバンクアドレスBA及びチップ選択信号CS0,CS1に基づき、対応するチップアドレス保持回路420~427又は430~437からチップアドレスを読み出せば、チップアドレスSIDCOLUMNを取得することが可能となる。チップアドレスSIDCOLUMNとは、カラムコマンドの発行時にアクセスすべきコアチップCC0~CC7を示すアドレスである。このようなチップアドレス取得回路42を用いているのは、LRA方式においてはカラムコマンド発行時にチップアドレスが入力されないからである。このようにして抽出又は生成されたチップアドレスSIDはラッチ回路41にラッチされた後、貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。尚、PRA方式においてはカラムコマンド発行時においてもチップアドレスが入力されることから、PRA方式が選択されている場合には、カラムコマンド発行時に入力されたチップアドレスがそのままコアチップCC0~CC7に送られる。データ入出力端子16は、リードデータDQ又はライトデータDQの入出力を行うための端子であり、出力バッファ回路51及び入力バッファ回路52に接続されている。出力バッファ回路51は、パラレルシリアル変換回路54を介して供給されるリードデータを受け、これを出力用クロック信号LCLKに同期してデータ入出力端子16に出力する回路である。一方、入力バッファ回路52は、データ入出力端子16を介して供給されるライトデータを受け、これをシリアルパラレル変換回路55に出力する回路である。入力バッファ回路52の動作は、データストローブ端子17より供給されるデータストローブ信号DQSに同期して行われる。パラレルシリアル変換回路54は、貫通電極TSV1を介してコアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換する回路である。また、シリアルパラレル変換回路55は、入力バッファ回路52から供給されるシリアルなライトデータをパラレルに変換する回路である。このように、コアチップCC0~CC7とインターフェースチップIFとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のSDRAMでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7とインターフェースチップIFとの間においては、データの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極TSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を削減しても構わない。例えば、インターフェースチップIFとコアチップCC0~CC7との間のリードデータ又はライトデータの転送を2回に分けて行っても構わない。本実施形態においては、リードデータとライトデータに対して同じ貫通電極TSV1を用いているが、リードデータ専用の貫通電極TSV1とライトデータ専用の貫通電極TSV1を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。また、インターフェースチップIFにはパワーダウン制御回路34がさらに備えられている。パワーダウン制御回路34は、クロックイネーブル信号CKE0,CKE1がローレベルに非活性化された場合、それぞれパワーダウンコマンドPWDN0,PWDN1を活性化させる回路である。図11に示すように、パワーダウンコマンドPWDN0,PWDN1についても、それぞれ異なる貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。但し、LRA-2方式以外のモードで動作している場合には、チップ選択信号CS1Bが使用されないため、パワーダウンコマンドPWDN1は使用されない。さらに、インターフェースチップIFには、モードレジスタ60が備えられている。モードレジスタ60は、本実施形態による半導体装置の動作モードが設定されるレジスタである。設定される動作モードにはアドレス割り付け方式、つまり、LRA-1方式、LRA-2方式、LRA-3方式及びPRA方式の区別も含まれる。モードレジスタ60の出力であるモード信号MODEは各種回路ブロックに供給されるとともに、貫通電極TSVを介してコアチップCC0~CC7にも供給される。例えば、入力バッファ31は、モード信号MODEがLRA-2方式を示している場合にはチップ選択信号CS1及びクロックイネーブル信号CKE1を有効とし、逆に、LRA-2方式以外の方式を示している場合にはチップ選択信号CS1及びクロックイネーブル信号CKE1を無効化する。また、チップアドレス取得回路42は、モード信号MODEがどのアドレス割り付け方式を指定しているかに応じて、アドレス信号ADDの異なる一部を抽出し、これに基づきチップアドレスを生成する。以上がインターフェースチップIFの概要である。次に、コアチップCC0~CC7の回路構成について説明する。図11に示すように、コアチップCC0~CC7に含まれるメモリセルアレイ70は、8つのバンクBank0~Bank7に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図11においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ71によって行われる。また、ビット線BLはセンス回路72内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ73によって行われる。ロウデコーダ71には、ロウアドレス制御回路74を介してロウアドレスRAが供給される。ロウアドレス制御回路74には、貫通電極TSV1を介してアドレス信号ADD及びバンクアドレスBAが供給されるとともに、ロウ比較回路500からアクティブコマンドACT及びリフレッシュコマンドREFが供給される。ロウアドレス制御回路74は、アクティブコマンドACTが活性化している場合には、バンクアドレスBAに基づき選択されたバンクのロウデコーダ71にアドレス信号ADDを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。一方、ロウアドレス制御回路74は、リフレッシュコマンドREFが活性化している場合には、図示しないリフレッシュカウンタのカウント値を全てのバンクのロウデコーダ71に供給する。これにより、全てのバンクの指定されたワード線が活性化され、リフレッシュ動作が行われる。また、ロウ比較回路500からは、プリチャージコマンドPRE,PREAも出力される。プリチャージコマンドPRE,PREAは、プリチャージ制御回路77に供給される。プリチャージ制御回路77は、プリチャージコマンドPREが活性化している場合にはバンクアドレスBAにより指定されるバンクをプリチャージし、プリチャージコマンドPREAが活性化している場合には全てのバンクをプリチャージする。カラムデコーダ73には、カラムアドレス制御回路75を介してカラムアドレスCAが供給される。カラムアドレス制御回路75には、貫通電極TSV1を介してアドレス信号ADD及びバンクアドレスBAが供給されるとともに、カラム比較回路600からリードコマンドREAD及びライトコマンドWRITEが供給される。カラムアドレス制御回路75は、リードコマンドREAD又はライトコマンドWRITEが活性化している場合、バンクアドレスBAに基づき選択されたバンクのカラムデコーダ73にアドレス信号ADDを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライトアンプ78に接続される。したがって、リードコマンドREADが活性化している場合、センス回路72を介してメモリセルアレイ70から読み出されたリードデータは、リードライトアンプ78及び貫通電極TSV1を介してインターフェースチップIFに転送される。また、ライトコマンドWRITEが活性化している場合、貫通電極TSV1を介してインターフェースチップIFから転送されたライトデータは、リードライトアンプ78及びセンス回路72を介してメモリセルアレイ70に書き込まれる。ロウ比較回路500は、貫通電極TSV1を介してインターフェースチップIFより供給されるチップアドレスSIDIFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスSIDCOREとを比較し、両者が一致した場合にアクティブコマンドACT、リフレッシュコマンドREF、プリチャージコマンドPRE又はプリチャージコマンドPREAを活性化させる。固有のチップアドレスSIDCOREは、チップアドレス保持回路76に保持されている。チップアドレス保持回路76は、図2bに示したタイプの貫通電極TSV2を介してコアチップCC0~CC7間で縦続接続されており、これにより、各コアチップCC0~CC7にそれぞれ異なるチップアドレスSIDが設定される。図20は、ロウ比較回路500に含まれる回路のうち、アクティブコマンドACTを生成する回路ブロック510の回路図である。図20に示すように、回路ブロック510は、比較回路511と論理回路512と制御回路513とを備えている。比較回路511は、インターフェースチップIFより供給されるチップアドレスの下位2ビットSID0,1IFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスの下位2ビットSID0,1COREとを比較し、両者が一致した場合にヒット信号HITA1を活性化させる。また、論理回路512は、インターフェースチップIFより供給されるチップアドレスの最上位2ビットSID2IFに基づいてアクティブコマンドACT0,ACT1の一方を選択する。具体的には、チップアドレスSID2IFがローレベルである場合は、アクティブコマンドACT0がハイレベルに活性化するとヒット信号HITA2を活性化させ、チップアドレスSID2IFがハイレベルである場合は、アクティブコマンドACT1がハイレベルに活性化するとヒット信号HITA2を活性化させる。制御回路513は、これらヒット信号HITA1,HITA2を受け、両者が活性化した場合にアクティブコマンドACTを活性化させる。図21は、ロウ比較回路500に含まれる回路のうち、プリチャージコマンドPRE,PREAを生成する回路ブロック520の回路図である。図21に示すように、回路ブロック520は、比較回路521と論理回路522と制御回路523とを備えている。比較回路521は、インターフェースチップIFより供給されるチップアドレスの下位2ビットSID0,1IFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスの下位2ビットSID0,1COREとを比較し、両者が一致した場合にヒット信号HITP1を活性化させる。また、論理回路522は、インターフェースチップIFより供給されるチップアドレスの最上位2ビットSID2IFに基づいてプリチャージコマンドPRE0,PRE1の一方を選択する。具体的には、チップアドレスSID2IFがローレベルである場合は、プリチャージコマンドPRE0がハイレベルに活性化するとヒット信号HITP2を活性化させ、チップアドレスSID2IFがハイレベルである場合は、プリチャージコマンドPRE1がハイレベルに活性化するとヒット信号HITP2を活性化させる。制御回路523は、これらヒット信号HITP1,HITP2を受け、両者が活性化した場合に、アドレス信号ADDの1ビットA10に基づいてプリチャージコマンドPRE又はPREAを活性化させる。具体的には、ビットA10がローレベルであればプリチャージコマンドPREを活性化させ、ビットA10がハイレベルであればプリチャージコマンドPREAを活性化させる。図22は、ロウ比較回路500に含まれる回路のうち、リフレッシュコマンドREFを生成する回路ブロック530の回路図である。図22に示すように、回路ブロック530は、論理回路531とカウンタ回路532とを備えている。論理回路531は、インターフェースチップIFより供給されるチップアドレスの最上位2ビットSID2IFに基づいてリフレッシュコマンドREFT0,REFT1の一方を選択する。具体的には、チップアドレスSID2IFがローレベルである場合は、リフレッシュコマンドREFT0がハイレベルに活性化するとリフレッシュコマンドREFaを活性化させ、チップアドレスSID2IFがハイレベルである場合は、リフレッシュコマンドREFT1がハイレベルに活性化するとリフレッシュコマンドREFaを活性化させる。リフレッシュコマンドREFaは、カウンタ回路532に供給される。カウンタ回路532は、リフレッシュコマンドREFaに同期してカウント動作を行うカウンタであり、そのカウント値が当該コアチップCC0~CC7に割り当てられた固有のチップアドレスの下位2ビットSID0,1COREと一致した場合にリフレッシュコマンドREFを出力する。上述の通り、リフレッシュコマンドREFT0及びREFT1は4回連続して活性化するため、活性化する度に異なるコアチップにてリフレッシュコマンドREFが生成されることになる。図23は、本実施形態による半導体装置10のリフレッシュ動作を説明するためのタイミング図である。図23に示す例では、クロックイネーブル信号CKE0がハイレベルからローレベルに変化しており、これに伴ってリフレッシュコマンドREF0が1回活性化した後、セルフリフレッシュモードにエントリする。セルフリフレッシュモードにエントリすると、オシレータ300が活性化されるため、セルフリフレッシュパルスSELF01が周期的に生成される。リフレッシュコマンドREF0又はセルフリフレッシュパルスSELF01が活性化すると、図15に示したパルス生成回路100はリフレッシュコマンドREFT0を4回連続して発生させる。リフレッシュコマンドREFT0はインターフェースチップIFからコアチップCC0~CC7に共通に供給されるが、図22に示すとおり、リフレッシュコマンドREF0はチップアドレスSID2IFがローレベルであるコアチップ、つまり、ランク0に属するコアチップCC0~CC3においてのみ有効となる。そして、コアチップCC0~CC3においては、4回入力されるリフレッシュコマンドREF0のそれぞれ対応するパルスに同期してリフレッシュコマンドREFが生成されるため、コアチップCC0~CC3は互いに異なるタイミングでリフレッシュ動作を行うことになる。これにより、リフレッシュ動作の実行が時間的に分散されるため、消費電流のピークが抑制される。図11に戻って、カラム比較回路600は、貫通電極TSV1を介してインターフェースチップIFより供給されるチップアドレスSIDIFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスSIDCOREとを比較し、両者が一致した場合にリードコマンドREAD又はライトコマンドWRITEを活性化させる。具体的には、チップアドレスSIDIFとチップアドレスSIDCOREとが一致した場合に、インターフェースチップIFより供給されるリードコマンドREAD又はライトコマンドWRITEをそのまま通過させ、これをカラムアドレス制御回路75及びリードライトアンプ78に供給する。さらに、コアチップCC0~CC7にはパワーダウン回路610が含まれている。チップアドレスSIDIF、チップアドレスSIDCORE及びパワーダウンコマンドPWDN0,PWDN1に基づき、当該コアチップをパワーダウンモードにエントリさせる回路である。具体的には、図22に示した論理回路531と同様の回路構成を有しており、チップアドレスSID2IFがローレベルである場合は、パワーダウンコマンドPWDN0がハイレベルに活性化すると当該コアチップをパワーダウンモードにエントリさせ、チップアドレスSID2IFがハイレベルである場合は、パワーダウンコマンドPWDN1がハイレベルに活性化すると当該コアチップをパワーダウンモードにエントリさせる。以上がコアチップCC0~CC7の回路構成である。以上説明した構成により、LRA-2方式が選択されている場合、ロウ系のコマンドアクティブコマンド、プリチャージコマンド及びリフレッシュコマンドとパワーダウンコマンドについては、ランク毎に異なる貫通電極TSV1を介してインターフェースチップIFからコアチップCC0~CC7に供給されることになる。一方、カラム系のコマンドリードコマンド及びライトコマンドについては、ランク間において共通の貫通電極TSV1を介してインターフェースチップIFからコアチップCC0~CC7に供給される。このような構成を採用しているのは、複数ランクからなるメモリモジュールに対してメモリコントローラがコマンドを発行する場合、ロウ系のコマンドやパワーダウンコマンドについては1クロックサイクルで連続発行されることがありtRRD=1、ランク間で共通の貫通電極TSV1を介して転送すると貫通電極上におけるコマンドの転送間隔が短くなり、コマンドを正しく転送できないおそれが生じるからである。これを防止すべく、本実施形態では、ロウ系のコマンド及びパワーダウンコマンドについては、ランク毎に異なる貫通電極TSV1を割り当てている。これに対し、カラム系のコマンドについては、データバス上におけるリードデータやライトデータの競合を防止すべく、規格上、最短発行間隔tCCDが例えば4クロックサイクルに制限されるため、1クロックサイクルで連続発行されることはない。このため、カラム系のコマンドについては、ランク間において共通の貫通電極TSV1を用いて転送を行うことによって、貫通電極TSV1の本数を削減している。図24は、本発明の第2の実施形態による半導体装置10aの構成を示すブロック図である。図24に示すように、本実施形態による半導体装置10aは、リフレッシュ動作に関連する回路ブロックが第1の実施形態による半導体装置10と相違している。具体的には、インターフェースチップIFに含まれるリフレッシュ制御回路33がリフレッシュ制御回路33aに置き換えられ、コアチップCC0~CC7に含まれるロウ比較回路500がロウ比較回路500aに置き換えられている点において、第1の実施形態による半導体装置10と相違する。その他の点については、基本的に第1の実施形態による半導体装置10と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図25は、リフレッシュ制御回路33aのブロック図である。図25に示すように、リフレッシュ制御回路33aは、第1のパルス生成回路100と第2のパルス生成回路200からなる。これらパルス生成回路100,200の回路構成は図15を用いて説明したとおりである。したがって、第1のパルス生成回路100は、クロックイネーブル信号CKE0及びリフレッシュコマンドREF0に基づいてリフレッシュコマンドREFT0及びセルフステート信号SELFST0を生成する。同様に、第2のパルス生成回路200は、クロックイネーブル信号CKE1及びリフレッシュコマンドREF1に基づいてリフレッシュコマンドREFT1及びセルフステート信号SELFST1を生成する。これらの信号は、貫通電極TSV1を介してインターフェースチップIFからコアチップCC0~CC7に転送される。図26は、ロウ比較回路500aに含まれる回路のうち、リフレッシュコマンドREFを生成する回路ブロック540の回路図である。その他、ロウ比較回路500aには、図20~図22に示した回路ブロック510,520,530が含まれている。図26に示すように、回路ブロック540は、論理回路541とオシレータ542とを備えている。論理回路541は、インターフェースチップIFより供給されるチップアドレスの最上位2ビットSID2IFに基づいてセルフステート信号SELFST0,SELFST1の一方を選択する。具体的には、チップアドレスSID2IFがローレベルである場合は、セルフステート信号SELFST0がハイレベルに活性化するとリフレッシュコマンドREFbを活性化させ、チップアドレスSID2IFがハイレベルである場合は、セルフステート信号SELFST1がハイレベルに活性化するとリフレッシュコマンドREFbを活性化させる。リフレッシュコマンドREFbは、オシレータ542に供給される。オシレータ542はリフレッシュコマンドREFbによって起動され、オシレータ542が起動すると、リフレッシュコマンドREFが周期的に生成される。このように、本実施形態ではオシレータ542をコアチップ側に設けていることから、温度によるオシレータ周期の調整をコアチップごとに行うことができる。このため、コアチップ毎に最適な周期でセルフリフレッシュ動作を行うことが可能となる。図27は、本実施形態による半導体装置10を用いたデータ処理システムの構成を示す模式的な断面図である。図27に示すデータ処理システムは、メイン基板700上に半導体装置10とこれを制御するメモリコントローラ710とが搭載された構成を有している。図27に示す例では、メイン基板700上に半導体装置10が直接搭載されているが、メイン基板700にソケットを設け、ソケットに半導体装置10が搭載されたモジュール基板を挿し込んでも構わない。この場合、モジュール基板には、複数の半導体装置10を搭載することができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"