"半導体集積回路の設計仕様に関するデータが格納された設計仕様格納部と、半導体集積回路を構成する回路素子に関するデータが格納されたライブラリ部と、前記設計仕様格納部に格納された設計仕様に関するデータと前記ライブラリ部に格納された回路素子に関するデータとに基づき、ネットリストを設計する論理合成部と、を備えた論理合成装置において、前記ライブラリ部には、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するフリップフロップに関するデータが格納され、前記論理合成部は、前記ネットリストを設計する際に、前記フリップフロップに関するデータを用いる、ことを特徴とする論理合成装置。前記フリップフロップに代えて出力端子及び反転出力端子を有するフリップフロップとし、かつ、当該出力端子及び反転出力端子の一方を論理接続用とし他方をクロックライン用とした、ことを特徴とする請求項1記載の論理合成装置。半導体集積回路の設計仕様に関するデータが格納された設計仕様格納部から、前記設計仕様に関するデータを入力する設計仕様入力ステップと、半導体集積回路を構成する回路素子に関するデータが格納されたライブラリ部から、前記回路素子に関するデータを入力する回路素子入力ステップと、前記設計仕様入力ステップで入力した前記設計仕様に関するデータと前記回路素子入力ステップで入力した前記回路素子に関するデータとに基づき、ネットリストを設計する論理合成ステップと、を含む論理合成方法において、前記回路素子入力ステップでは、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するフリップフロップに関するデータが予め格納された前記ライブラリ部から、当該フリップフロップに関するデータを入力し、前記論理合成ステップでは、前記ネットリストを設計する際に、前記フリップフロップに関するデータを用いる、ことを特徴とする論理合成方法。前記フリップフロップに代えて出力端子及び反転出力端子を有するフリップフロップとし、かつ、当該出力端子及び反転出力端子の一方を論理接続用とし他方をクロックライン用とした、ことを特徴とする請求項3記載の論理合成方法。半導体集積回路の設計仕様に関するデータが格納された設計仕様格納部から、前記設計仕様に関するデータを入力する設計仕様入力ステップと、半導体集積回路を構成する回路素子に関するデータが格納されたライブラリ部から、前記回路素子に関するデータを入力する回路素子入力ステップと、前記設計仕様入力ステップで入力した前記設計仕様に関するデータと前記回路素子入力ステップで入力した前記回路素子に関するデータとに基づき、ネットリストを設計する論理合成ステップと、をコンピュータに実行させるための論理合成プログラムにおいて、前記回路素子入力ステップでは、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するフリップフロップに関するデータが予め格納された前記ライブラリ部から、当該フリップフロップに関するデータを入力し、前記論理合成ステップでは、前記ネットリストを設計する際に、前記フリップフロップに関するデータを用いる、ことを特徴とする論理合成プログラム。前記フリップフロップに代えて出力端子及び反転出力端子を有するフリップフロップとし、かつ、当該出力端子及び反転出力端子の一方を論理接続用とし他方をクロックライン用とした、ことを特徴とする請求項5記載の論理合成プログラム。FFはディジタルロジック回路において、論理回路やクロック生成用カウンタ等に広く用いられている。したがって、同一FFの出力が論理回路並びにクロックラインの両方に接続される場合が多々発生する図7[1]。関連技術の論理合成ツールにおいてFFの出力端子は、1端子に1端子名が与えられていた図8。この出力端子がロジック部とクロックラインとに接続される場合、論理合成ツールによってはクロックドライバの挿入位置を自動で最適化することが難しいものがある図7[2][3]。そのため、論理合成後にクロックドライバの位置を確認して、不適切な場合は手動で修正する必要があった。なお、論理合成後のクロックドライバの位置を最適化せずに次工程に進んだ場合、タイミング収束ができない場合やスキャンパスの自動挿入ができない場合が発生する。このような不具合を避けるため、ASICApplicationSpecificIC等では論理回路の段階でクロックドライバを論理回路に挿入してクロックラインを明確にする手法がよく採られている。これは、デバイス構造やレイアウトに精通したASIC技術者であれば、特に大きな問題はない。しかし、近年FPGAFieldProgrammableGateArrayが普及してきており、デバイス構造やレイアウトについての専門知識を持たないFPGA論理設計技術者にとっては、このような作業論理回路のクロック系に前もってクロックドライバを入れてクロックラインを明確にする作業や、合成後の回路を確認してクロックドライバの位置を手修正する作業などは容易ではなく、論理合成CADツールによる完全自動化が強く望まれていた。次に、発明が解決しようとする課題について、言葉を換えてもう一度説明する。市販されている数社の論理合成ツールを試した結果では、メーカの違いやツールのバージョンによっても結果が異なる場合がある。また設計者が論理合成ツールに深く精通しているかどうかでも結果が異なる論理合成に使用する合成条件を指示するスクリプトファイルの書き方によっても左右される場合がある。結局、関連技術のFF論理合成ライブラリを用いて論理合成を行った場合においては、次のような課題がある。課題1.論理合成ツールのメーカの違いやバージョンの違いにより、論理合成結果が異なるため、確実な期待通りの合成結果が得られない。期待通りの結果を得られなかった場合は、マニュアル修正等の後戻り作業が発生する。課題2.課題1を回避するために、予め論理回路に工夫を加える手法もある。しかし、専門的な内容に精通しているASIC技術者であれば容易な作業であるものの、デバイスの構造やレイアウト並びに論理合成ツールの詳細に精通していないFPGA技術者の場合は、予め対応することは難しい。上記課題1,2を解決するために、デバイスの構造や論理合成ツールの詳細に精通していない一般のFPGA技術者でも、何も意識することなく期待通りの論理合成が行われるように配慮した、FF論理合成ライブラリを提供することが求められている。そこで、本発明の目的は、論理合成の際にFFに関する誤接続を確実に防止できる論理合成装置等を提供することにある。本発明に係る論理合成装置は、ICの設計仕様に関するデータが格納された設計仕様格納部と、ICを構成する回路素子に関するデータが格納されたライブラリ部と、前記設計仕様格納部に格納された設計仕様に関するデータと前記ライブラリ部に格納された回路素子に関するデータとに基づき、ネットリストを設計する論理合成部と、を備えた論理合成装置において、前記ライブラリ部には、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するFFに関するデータが格納され、前記論理合成部は、前記ネットリストを設計する際に、前記FFに関するデータを用いる、ことを特徴とする。本発明に係る論理合成方法は、ICの設計仕様に関するデータが格納された設計仕様格納部から、前記設計仕様に関するデータを入力する設計仕様入力ステップと、ICを構成する回路素子に関するデータが格納されたライブラリ部から、前記回路素子に関するデータを入力する回路素子入力ステップと、前記設計仕様入力ステップで入力した前記設計仕様に関するデータと前記回路素子入力ステップで入力した前記回路素子に関するデータとに基づき、ネットリストを設計する論理合成ステップと、を含む論理合成方法において、前記回路素子入力ステップでは、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するFFに関するデータが予め格納された前記ライブラリ部から、当該FFに関するデータを入力し、前記論理合成ステップでは、前記ネットリストを設計する際に、前記FFに関するデータを用いる、ことを特徴とする。本発明に係る論理合成プログラムは、ICの設計仕様に関するデータが格納された設計仕様格納部から、前記設計仕様に関するデータを入力する設計仕様入力ステップと、ICを構成する回路素子に関するデータが格納されたライブラリ部から、前記回路素子に関するデータを入力する回路素子入力ステップと、前記設計仕様入力ステップで入力した前記設計仕様に関するデータと前記回路素子入力ステップで入力した前記回路素子に関するデータとに基づき、ネットリストを設計する論理合成ステップと、をコンピュータに実行させるための論理合成プログラムにおいて、前記回路素子入力ステップでは、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するFFに関するデータが予め格納された前記ライブラリ部から、当該FFに関するデータを入力し、前記論理合成ステップでは、前記ネットリストを設計する際に、前記FFに関するデータを用いる、ことを特徴とする。本発明によれば、FFの二つの出力端子に対して、一方を論理接続用とし、もう一方をクロックライン用とすることにより、論理合成の際にクロックラインが論理接続部に誤接続されることを防止できるとともに、設計の次工程での後戻りを防ぐことができる。以下、添付図面を参照しながら、本発明を実施するための形態以下実施形態という。について説明する。なお、本明細書及び図面において、実質的に同一の構成要素については同一の符号を用いる。図1は本発明に係る論理合成装置の一実施形態を示し、図1[1]は論理合成装置全体を示す概略ブロック図であり、図1[2]はライブラリ部に格納されたFFの一例を示す回路図である。以下、この図面に基づき説明する。本実施形態の論理合成装置10は、ICの設計仕様に関するデータ111が格納された設計仕様格納部11と、ICを構成する回路素子に関するデータ121が格納されたライブラリ部12と、設計仕様格納部11に格納された設計仕様に関するデータ111とライブラリ部12に格納された回路素子に関するデータ121とに基づき、ネットリスト131を設計する論理合成部13と、を備えている。そして、ライブラリ部12には、同一のQ出力端子23が論理接続用のQ出力端子231とクロックライン用のQ_C出力端子232とに分岐した構造を有するFF20に関するデータが格納されている。論理合成部13は、ネットリスト131を設計する際に、ライブラリ部12に格納されたFF20に関するデータを用いる。FF20は、D-FFであり、前述のQ出力端子23の他に、D入力端子21及びC入力端子22を有する。設計仕様格納部11は、ハードウェア記述言語で記述されたICの設計仕様に関するデータ111をキーボード等から入力し、そのデータ111を一時的に格納する例えばハードディスクや半導体メモリを有する。ライブラリ部12は、ICを構成する回路素子に関するデータ121を予め格納しておく、例えばハードディスクや半導体メモリを有する。論理合成部13は、例えばコンピュータ及び論理合成プログラムによって実現されている。換言すると、本実施形態は、論理合成用ライブラリとして用いられるFFライブラリにおいて、同一出力端子に2つの端子名を付加し、一方を論理接続用に、もう一方をクロックライン専用にしたものである。これは、論理接続用は論理接続に用い、クロックライン用はクロックラインに用いる、というルールで設計が進められることを意味する。つまり、ライブラリ側の端子名の変更に合わせて、論理合成ツール側のレイアウトルールも変更される。図1[2]において、Q出力端子23に設けられた二つの出力端子を、一方Q出力端子231を論理接続用とし、もう一方Q_C出力端子232をクロックライン専用端子とすることにより、クロックラインが論理接続部に誤接続されることを防止する。これにより、本実施形態によれば、誤接続を確実に防止できるので、設計の次工程での後戻りを防ぐことができる。図2は図1の論理合成装置の動作の一例を説明するための回路図であり、図2[1]は動作前を示し、図2[2]は動作後を示す。以下、図1及び図2に基づき説明する。図2[1]の回路は、前述の図7[1]の回路と同じである。図2において、図7[1]及び図1[2]と同じ構成要素には同じ符号を付す。図1[2]を参照すると、一例としてのFF20が示されている。FF20のQ出力端子23には、二つの端子名本例ではQとQ_Cが付与されている。図2を参照すると、図1[2]に示すFF論理合成ライブラリを用いて論理合成を行った前後が示されている。つまり、図2[1]は論理合成前のロジックを示し、図2[2]は各デバイスのスピードやファンアウトFanout制限等を考慮した論理合成後の回路の一例である。FF20のQ出力端子23には、論理回路接続用のQ出力端子231、クロックライン接続用にQ_C出力端子232が用意されたことで、クロックドライバ55はQ_C出力端子232側に接続される。なお、論理回路については、VHDLVHSICHardwareDescriptionLanguageやVerilog-HDLなどのハードウェア記述言語で記述することが現在では一般的であるが、本明細書では趣旨を明確にするために論理回路記号を使用している。以上、詳細に本実施形態の構成を述べたが、FF20の内部回路や動作は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。図3は図1の論理合成装置の効果の一例を示し、図3[1]は図1の論理合成装置による論理合成結果を示す回路図であり、図3[2]は図3[1]の回路の特性を示す図表である。図4は関連技術による比較例を示し、図4[1]は関連技術による論理合成結果を示す回路図であり、図4[2]は図4[1]の回路の特性を示す図表である。以下、これらの図面に基づき説明する。図3[1]では、FF20の二つの出力端子図2[2]に示すQ出力端子231及びQ_C出力端子232を、一つのQ出力端子23として簡略化して示している。図3[1]の回路は、本実施形態の論理合成結果であるため、期待通りに接続点561の後にクロックドライバ55が挿入されている。一方、図4[1]の回路は、関連技術の論理合成結果であるため、期待に反して接続点561の前にクロックドライバ55が挿入されている。以下、デバイスの遅延を考慮して本実施形態の効果を説明する。クロックドライバ55は非常に大きな駆動能力を有するため、クロックドライバ55自身の遅延が非常に大きい。各遅延値の一例を図3[2]及び図4[2]に載せている。図3[2]に示すように、本実施形態の動作周波数は909MHzである。近年の高速FPGAでは800MHz程度の設計は問題なく可能である。しかし、図4[2]に示すように、クロックラインが正常に合成されないと、動作スピードは一気に300MHz程度まで落ちてしまうことがわかる。なお、クロックラインのジッタ等をマージンとして扱っている。以上説明したように、本実施形態においては以下に記載するような効果を奏する。1クロックドライバが論理回路側に入ることがないので、論理回路側の遅延量を小さくでき、遅延量を所望の制限値以下に抑えることができる。2確実にクロックドライバを所望の位置に挿入することができるので、論理合成後に手動でクロックドライバの位置を修正する必要がなく、設計を効率よく進めることができる。3クロックドライバの挿入を論理回路設計時に行う必要がなくなるので、シリコンのデバイス構造やLSIのレイアウト設計に精通していない論理設計技術者でも容易にLSI設計ができる。特にFPGAが普及した現在では、FPGAのデバイス構造やレイアウト設計に精通していないFPGA設計者が大半であり、このようなFPGA設計者には特に有効である。4確実にクロックドライバを所望の位置に挿入することができることから、ASICの場合において、スキャンパス挿入ルールに違反することがなくなるので、スキャンパス挿入作業を効率よく実行できる。5FFのレイアウトには修正が全く必要ないので、FFのレイアウトライブラリ修正のような多大なコストが発生する作業は必要なく、コストミニマムで対応が可能になる。以上をまとめると、本実施形態によれば、論理合成用ライブラリとして用いられるFF論理合成ライブラリにおいて、同一出力端子に二つの端子名を付加し、一方を論理接続用に、もう一方をクロックライン専用とする。これにより、FFの出力端子がロジック部とクロックラインとに接続される場合、論理合成ツールにおいて確実にクロックドライバをクロックラインに挿入することが可能になる。したがって、クロックラインが論理接続部に接続され、マニュアル修正や次工程まで不具合に気がつかず、次工程で後戻りが発生する、という関連技術に特有な事態を未然に防止できる。図5は、図1[1]におけるライブラリ部に格納されたFFの他の例を示す回路図である。以下、図1及び図5に基づき説明する。本例では、FF20に代えて、Q出力端子33及びQB反転出力端子34を有するFF30を、ライブラリ部12に格納している。そして、Q出力端子33を論理接続用とし、QB反転出力端子34をクロックライン用としている。これとは逆に、Q出力端子33をクロックライン用とし、QB反転出力端子34を論理接続用としてもよい。FF30は、D-FFであり、前述のQ出力端子33及びQB反転出力端子34の他に、D入力端子31及びC入力端子32を有する。本例によれば、前述の例と同様の作用及び効果を奏することに加え、FFのレイアウトライブラリにはもちろん修正が必要なく、しかもFF論理合成ライブラリにも修正を加える必要がないので、ライブラリ修正費用を削減できるという効果が得られる。また、図1[2]に示すFF20及び図5に示すFF30はどちらもD-FFであるが、これに代えてRS-FF、RST-FF、JK-FF等どのような種類のFFを用いてもよい。図6[1]は本実施形態の論理合成方法及び論理合成プログラムを説明するためのフローチャートであり、図6[2]は本実施形態の論理合成プログラムが用いられるコンピュータの一例を示すブロック図である。以下、図1及び図6に基づき説明する。本実施形態の論理合成方法は、本実施形態の論理合成装置10における論理合成部13の動作を方法の発明として捉えたものである。すなわち、本実施形態の論理合成方法は次のステップを含む。ICの設計仕様に関するデータ111が格納された設計仕様格納部11から、設計仕様に関するデータ111を入力する設計仕様入力ステップステップ101。ICを構成する回路素子に関するデータ121が格納されたライブラリ部12から、回路素子に関するデータ121を入力する回路素子入力ステップステップ102。ステップ101で入力した設計仕様に関するデータ111とステップ102で入力した回路素子に関するデータ121とに基づき、ネットリスト131を設計する論理合成ステップステップ103。そして、ステップ102では、同一のQ出力端子23が論理接続用のQ出力端子231とクロックライン用のQ_C出力端子232とに分岐した構造を有するFF20に関するデータが予め格納されたライブラリ部12から、FF20に関するデータを入力する。ステップ103では、ネットリスト131を設計する際に、FF20に関するデータを用いる。ステップ101,102はどちらが先でもよい。本実施形態の論理合成プログラムは、本実施形態の論理合成装置10における論理合成部13の動作をコンピュータ200に実行させるためのものである。言い換えると、本実施形態の論理合成プログラムは、前述のステップ101~103をコンピュータ200に実行させるためのものである。コンピュータ200は、CPU201、ROM202、RAM203、入出力インタフェース304等を含む一般的なものである。コンピュータ200には、外部記憶装置の一例としてHDD300が接続されている。ここで、設計仕様格納部11及びライブラリ部12はHDDHardDiskDrive300内に実現されているものとし、本実施形態の論理合成プログラムもHDD300内に格納されているものとする。このとき、CPU201は、次のように動作する。まず、HDD300からデータ111,121及び本実施形態の論理合成プログラムを読み出して、これらをRAM202に格納する。続いて、RAM202から論理合成プログラムを一行ずつ読み出し、解釈し、実行する。すなわちステップ101~103を実行する。最後に、設計したネットリスト131をHDD300に書き込む。なお、コンピュータ200には、通常、キーボード、ディスプレイ、プリンタなどの入出力装置が接続されている。本プログラムは、非一時的な記録媒体nontransitorystoragemedium、例えば光ディスク、半導体メモリなどに記録されてもよい。本実施形態の論理合成方法及び論理合成プログラムによれば、本実施形態の論理合成装置10と同様の作用及び効果を奏する。以上、上記実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。[付記1]ICの設計仕様に関するデータが格納された設計仕様格納部と、ICを構成する回路素子に関するデータが格納されたライブラリ部と、前記設計仕様格納部に格納された設計仕様に関するデータと前記ライブラリ部に格納された回路素子に関するデータとに基づき、ネットリストを設計する論理合成部と、を備えた論理合成装置において、前記ライブラリ部には、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するFFに関するデータが格納され、前記論理合成部は、前記ネットリストを設計する際に、前記FFに関するデータを用いる、ことを特徴とする論理合成装置。[付記2]前記FFに代えて出力端子及び反転出力端子を有するFFとし、かつ、当該出力端子及び反転出力端子の一方を論理接続用とし他方をクロックライン用とした、ことを特徴とする付記1記載の論理合成装置。[付記3]ICの設計仕様に関するデータが格納された設計仕様格納部から、前記設計仕様に関するデータを入力する設計仕様入力ステップと、ICを構成する回路素子に関するデータが格納されたライブラリ部から、前記回路素子に関するデータを入力する回路素子入力ステップと、前記設計仕様入力ステップで入力した前記設計仕様に関するデータと前記回路素子入力ステップで入力した前記回路素子に関するデータとに基づき、ネットリストを設計する論理合成ステップと、を含む論理合成方法において、前記回路素子入力ステップでは、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するFFに関するデータが予め格納された前記ライブラリ部から、当該FFに関するデータを入力し、前記論理合成ステップでは、前記ネットリストを設計する際に、前記FFに関するデータを用いる、ことを特徴とする論理合成方法。[付記4]前記FFに代えて出力端子及び反転出力端子を有するFFとし、かつ、当該出力端子及び反転出力端子の一方を論理接続用とし他方をクロックライン用とした、ことを特徴とする付記3記載の論理合成方法。[付記5]ICの設計仕様に関するデータが格納された設計仕様格納部から、前記設計仕様に関するデータを入力する設計仕様入力ステップと、ICを構成する回路素子に関するデータが格納されたライブラリ部から、前記回路素子に関するデータを入力する回路素子入力ステップと、前記設計仕様入力ステップで入力した前記設計仕様に関するデータと前記回路素子入力ステップで入力した前記回路素子に関するデータとに基づき、ネットリストを設計する論理合成ステップと、をコンピュータに実行させるための論理合成プログラムにおいて、前記回路素子入力ステップでは、同一の出力端子が論理接続用の出力端子とクロックライン用の出力端子とに分岐した構造を有するFFに関するデータが予め格納された前記ライブラリ部から、当該FFに関するデータを入力し、前記論理合成ステップでは、前記ネットリストを設計する際に、前記FFに関するデータを用いる、ことを特徴とする論理合成プログラム。[付記6]前記FFに代えて出力端子及び反転出力端子を有するFFとし、かつ、当該出力端子及び反転出力端子の一方を論理接続用とし他方をクロックライン用とした、ことを特徴とする付記5記載の論理合成プログラム。[付記7]論理合成用ライブラリとして用いられるFFライブラリにおいて、FFの同一出力端子に二つの端子名を付加し、一方の端子名を論理接続用とし、もう一方の端子名をクロックライン専用とした、ことを特徴とするFFライブラリ。"