プリエンファシスのために構成された送信機であって、第1の終端点と第2の終端点とを備える電圧駆動型シングルエンド終端ドライバ回路と、プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを備える、送信機。前記送信機が、データストリーム中の遷移を検出することと、ソース判断抵抗を調整することと、前記調整されたソース判断抵抗から利得を取得することとによって、伝送線路における信号損失を低減する、請求項1に記載の送信機。前記利得が、高い周波数に起因する前記伝送線路における損失を補償するために前記伝送線路に供給される追加の電流を備える、請求項2に記載の送信機。前記プリエンファシスエンコーダ回路は、前記プリエンファシス信号がデジタル高であるとき、前記電圧駆動型シングルエンド終端ドライバ回路中のソース判断抵抗を低減する、請求項1に記載の送信機。前記電圧駆動型シングルエンド終端ドライバ回路に入力されたデータ信号中に遷移が検出されたとき、前記プリエンファシス信号がビット時間の間デジタル高にある、請求項1に記載の送信機。前記プリエンファシス信号が、前記データ信号と前記データ信号の遅延バージョンとのXOR組合せである、請求項5に記載の送信機。前記プリエンファシスエンコーダ回路が、第1のn形金属酸化物半導体NMOSトランジスタと、第2のNMOSトランジスタであって、前記第1のNMOSトランジスタと前記第2のNMOSトランジスタとが前記第1の終端点と接地との間で直列である、第2のNMOSトランジスタと、第1のANDゲートであって、前記第1のANDゲートが第1の入力信号と前記プリエンファシス信号とを受信し、前記第1のANDゲートの出力が前記第1のNMOSトランジスタのゲートに接続された、第1のANDゲートとを備える、請求項1に記載の送信機。前記第1のNMOSトランジスタと前記第2のNMOSトランジスタとの前記直列組合せが50オームの抵抗を有する、請求項7に記載の送信機。前記第1のANDゲートは、前記第1の入力信号と前記プリエンファシス信号が両方ともデジタル高であるときに前記第1のNMOSトランジスタをオンにし、前記第1のNMOSトランジスタがオンにされたとき、前記第1の終端点についてのソース判断抵抗が低減される、請求項7に記載の送信機。前記低減されたソース判断抵抗が前記第1の終端点の出力において利得を生成する、請求項9に記載の送信機。前記プリエンファシスエンコーダ回路が、第3のNMOSトランジスタと、第4のNMOSトランジスタであって、前記第3のNMOSトランジスタと前記第4のNMOSトランジスタとが前記第2の終端点と接地との間で直列である、第4のNMOSトランジスタと、第2のANDゲートであって、前記第2のANDゲートが第2の入力信号と前記プリエンファシス信号とを受信し、前記第3のNMOSトランジスタがオンにされたとき、前記第2の終端点についてのソース判断抵抗が低減される、第2のANDゲートとをさらに備える、請求項7に記載の送信機。前記第3のNMOSトランジスタと前記第4のNMOSトランジスタとの前記直列組合せが50オームの抵抗を有する、請求項11に記載の送信機。前記第1の入力信号と前記第2の入力信号とが、互いに180度位相シフトである差動入力信号である、請求項11に記載の送信機。前記第1の終端点と前記第2の終端点とが、互いに180度位相シフトである差動出力信号を出力する、請求項1に記載の送信機。前記電圧駆動型シングルエンド終端ドライバ回路が、第1のn形金属酸化物半導体NMOSトランジスタと、第2のNMOSトランジスタと、第3のNMOSトランジスタと、第4のNMOSトランジスタと、第5のNMOSトランジスタであって、前記第3のNMOSトランジスタと前記第5のNMOSトランジスタとが前記第1の終端点と接地との間で直列である、第5のNMOSトランジスタと、第6のNMOSトランジスタであって、前記第4のNMOSトランジスタと前記第6のNMOSトランジスタとが前記第2の終端点と接地との間で直列である、第6のNMOSトランジスタとを備える、請求項1に記載の送信機。前記第3のNMOSトランジスタと前記第5のNMOSトランジスタとの前記直列組合せが50オームの抵抗を有し、前記第4のNMOSトランジスタと前記第6のNMOSトランジスタとの前記直列組合せが50オームの抵抗を有する、請求項15に記載の送信機。前記電圧駆動型シングルエンド終端ドライバ回路が、第1のANDゲートであって、前記第1のANDゲートが第1の入力信号とデジタル高信号とを受信し、前記第1のNMOSトランジスタのソースが前記第1の終端点に接続され、前記第1のNMOSトランジスタのドレインがソース電圧に接続され、前記第1のANDゲートの出力が前記第1のNMOSトランジスタのゲートと前記第4のNMOSトランジスタのゲートとに接続された、第1のANDゲートと、第2のANDゲートであって、前記第2のANDゲートが第2の入力信号とデジタル高信号とを受信し、前記第2のNMOSトランジスタのソースが前記第2の終端点に接続され、前記第2のNMOSトランジスタのドレインが前記ソース電圧に接続され、前記第2のANDゲートの出力が前記第2のNMOSトランジスタのゲートと前記第3のNMOSトランジスタのゲートとに接続された、第2のANDゲートとをさらに備える、請求項15に記載の送信機。伝送線路における信号損失を低減するための方法であって、データストリーム中の遷移を検出することと、ソース判断抵抗を調整することと、前記調整されたソース判断抵抗から利得を取得することとを備える、方法。ソース判断抵抗を調整することが、トランジスタをオンにすることを備え、前記ソース判断抵抗が出力ノードと接地との間の抵抗である、請求項18に記載の方法。前記調整されたソース判断抵抗から利得を取得することが、あるビット時間の間、前記出力ノードに追加の電流を供給することを備える、請求項19に記載の方法。次のビット時間の間、前記データストリーム中に遷移が検出された場合、前記次のビット時間の間、前記出力ノードに追加の電流を供給することをさらに備える、請求項20に記載の方法。次のビット時間の間、前記データストリーム中に遷移が検出されなかった場合、前記次のビット時間の間、前記トランジスタをオフにすることをさらに備える、請求項20に記載の方法。前記方法が送信機によって実行される、請求項18に記載の方法。前記送信機が、第1の終端点と第2の終端点とを備える電圧駆動型シングルエンド終端ドライバ回路と、プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを備える、請求項23に記載の方法。前記プリエンファシスエンコーダ回路は、前記プリエンファシス信号がデジタル高であるとき、前記電圧駆動型シングルエンド終端ドライバ回路中のソース判断抵抗を低減する、請求項24に記載の方法。前記電圧駆動型シングルエンド終端ドライバ回路に入力されたデータ信号中に遷移が検出されたとき、前記プリエンファシス信号がビット時間の間デジタル高にある、請求項24に記載の方法。前記プリエンファシス信号が、データ信号と前記データ信号の遅延バージョンとのXOR組合せである、請求項26に記載の方法。前記プリエンファシスエンコーダ回路が、第1のn形金属酸化物半導体NMOSトランジスタと、第2のNMOSトランジスタであって、前記第1のNMOSトランジスタと前記第2のNMOSトランジスタとが前記第1の終端点と接地との間で直列である、第2のNMOSトランジスタと、第1のANDゲートであって、前記第1のANDゲートが第1の入力信号と前記プリエンファシス信号とを受信し、前記第1のANDゲートの出力が前記第1のNMOSトランジスタのゲートに接続された、第1のANDゲートとを備える、請求項27に記載の方法。前記第1のNMOSトランジスタと前記第2のNMOSトランジスタとの前記直列組合せが50オームの抵抗を有する、請求項28に記載の方法。前記第1のANDゲートは、前記第1の入力信号と前記プリエンファシス信号が両方ともデジタル高であるとき、前記第1のNMOSトランジスタをオンにし、前記第1のNMOSトランジスタがオンにされたとき、前記第1の終端点についてのソース判断抵抗が低減される、請求項28に記載の方法。低減されたソース判断抵抗が前記第1の終端点の出力における利得を生成する、請求項30に記載の方法。前記プリエンファシスエンコーダ回路が、第3のNMOSトランジスタと、第4のNMOSトランジスタであって、前記第3のNMOSトランジスタと前記第4のNMOSトランジスタとが前記第2の終端点と接地との間で直列である、第4のNMOSトランジスタと、第2のANDゲートであって、前記第2のANDゲートが第2の入力信号と前記プリエンファシス信号とを受信し、前記第3のNMOSトランジスタがオンにされたとき、前記第2の終端点についてのソース判断抵抗が低減される、第2のANDゲートとをさらに備える、請求項30に記載の方法。前記第3のNMOSトランジスタと前記第4のNMOSトランジスタとの前記直列組合せが50オームの抵抗を有する、請求項32に記載の方法。前記第1の入力信号と前記第2の入力信号とが、互いに180度位相シフトである差動入力信号である、請求項32に記載の方法。前記第1の終端点と前記第2の終端点とが、互いに180度位相シフトである差動出力信号を出力する、請求項24に記載の方法。前記電圧駆動型シングルエンド終端ドライバ回路が、第1のn形金属酸化物半導体NMOSトランジスタと、第2のNMOSトランジスタと、第3のNMOSトランジスタと、第4のNMOSトランジスタと、第5のNMOSトランジスタであって、前記第3のNMOSトランジスタと前記第5のNMOSトランジスタとが前記第1の終端点と接地との間で直列である、第5のNMOSトランジスタと、第6のNMOSトランジスタであって、前記第4のNMOSトランジスタと前記第6のNMOSトランジスタとが前記第2の終端点と接地との間で直列である、第6のNMOSトランジスタとを備える、請求項24に記載の方法。前記第3のNMOSトランジスタと前記第5のNMOSトランジスタとの前記直列組合せが50オームの抵抗を有し、前記第4のNMOSトランジスタと前記第6のNMOSトランジスタとの前記直列組合せが50オームの抵抗を有する、請求項36に記載の方法。前記電圧駆動型シングルエンド終端ドライバ回路が、第1のANDゲートであって、前記第1のANDゲートが第1の入力信号とデジタル高信号とを受信し、前記第1のNMOSトランジスタのソースが前記第1の終端点に接続され、前記第1のNMOSトランジスタのドレインがソース電圧に接続され、前記第1のANDゲートの出力が前記第1のNMOSトランジスタのゲートと前記第4のNMOSトランジスタのゲートとに接続された、第1のANDゲートと、第2のANDゲートであって、前記第2のANDゲートが第2の入力信号とデジタル高信号とを受信し、前記第2のNMOSトランジスタのソースが前記第2の終端点に接続され、前記第2のNMOSトランジスタのドレインが前記ソース電圧に接続され、前記第2のANDゲートの出力が前記第2のNMOSトランジスタのゲートと前記第3のNMOSトランジスタのゲートとに接続された、第2のANDゲートとをさらに備える、請求項36に記載の方法。伝送線路における信号損失を低減するために構成された電子デバイスであって、データストリーム中の遷移を検出するための手段と、ソース判断抵抗を調整するための手段と、前記調整されたソース判断抵抗から利得を取得するための手段とを備える、電子デバイス。ソース判断抵抗を調整するための前記手段が、トランジスタをオンにするための手段を備え、前記ソース判断抵抗が出力ノードと接地との間の抵抗である、請求項39に記載の電子デバイス。前記調整されたソース判断抵抗から利得を取得するための前記手段が、あるビット時間の間、前記出力ノードに追加の電流を供給するための手段を備える、請求項40に記載の電子デバイス。次のビット時間の間、前記データストリーム中に遷移が検出された場合、前記次のビット時間の間、前記出力ノードに追加の電流を供給するための手段をさらに備える、請求項41に記載の電子デバイス。次のビット時間の間、前記データストリーム中に遷移が検出されなかった場合、前記次のビット時間の間、前記トランジスタをオフにするための手段をさらに備える、請求項41に記載の電子デバイス。前記電子デバイスが送信機を備え、前記送信機が、第1の終端点と第2の終端点とを備える電圧駆動型シングルエンド終端ドライバ回路と、プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを備える、請求項39に記載の電子デバイス。図1に、本明細書の教示が実装され得る電子デバイス102を示す。電子デバイス102は、高周波成分を使用する任意の電子デバイス102であり得る。一構成では、電子デバイス102は、ワイヤレスデバイス上のモデムとワイヤレスデバイス上のディスプレイまたはカメラとの間の通信など、ワイヤライン通信システムであり得る。ワイヤレスデバイスはワイヤレス通信デバイスまたは基地局であり得る。電子デバイス102の例としては、スマートフォン、ラップトップ、ゲームデバイスなどがある。電子デバイス102はデジタル回路104を含み得る。デジタル回路104は、送信機から受信機112への送信のためのデジタルデータストリーム106を生成し得る。一構成では、デジタルデータストリーム106は、損失伝送線路上で送信機から受信機112に送信され得る。電子デバイス102はプリエンファシス送信機108を含み得る。プリエンファシス送信機108は、高速シグナリングのために使用され得る。プリエンファシス送信機108は、デジタル回路104からデジタルデータストリーム106を受信し得、次いで、データ送信110を介してデータを受信機112に転送し得る。プリエンファシス送信機108は、プリエンファシス送信機108から受信機112へのデータ送信110において、低周波成分をそれらの元の状態に保ちながら、高周波成分を強調し得る。プリエンファシス送信機108について、図2に関して以下でさらに詳細に説明する。図2に、本明細書の教示が実装され得る集積回路214を示す。集積回路214は電子デバイス102上にあり得る。集積回路214は、様々な適用例で使用するためのデジタル論理回路を含み得る。たとえば、ワイヤレス通信デバイス内では、高速周波数分割器を実現するためにデジタル回路が使用される。例として、ワイヤレス通信デバイス中の受信機チェーンは、位相ロックループを有する局部発振器を含み得る。位相ロックループのフィードバックループにおける周波数分割器は、デジタルカウンタであり得る。速度の理由のために、このカウンタの一部は、電流モード論理CMLと呼ばれるタイプの論理で実現され得る。電流モード論理CMLドライバは、高速シグナリングのために使用され得る。電流モード論理CMLドライバは、出力ノードに電流をステアリングすることによって動作し得る。電流モード論理CMLは、プリント回路板PCB上でデータを送信するための差動論理ファミリーである。いくつかの事例では、電流モード論理CMLドライバが使用され得ない。たとえば、モバイルインダストリプロセッサインターフェースMIPI標準規格は、シングルエンド終端と、差動出力電圧と、コモンモード出力電圧とを必要とし、これは電圧駆動型シングルエンド終端ドライバアーキテクチャを強制する。電圧駆動型シングルエンド終端ドライバ224が使用され得る。MIPI標準規格はまた、MIPIドライバのプルアップ経路とプルダウン経路とについて50オームΩ終端を強制するコモンモード出力電圧と差動モード出力電圧とを指定しており、したがって電圧駆動型シングルエンド終端ドライバ224のアーキテクチャを強制する。これは、プルアップ経路上とプルダウン経路上のいずれか/両方の電流源のインピーダンスが高いために、プルアップ経路とプルダウン経路とについての50オームΩ終端が達成され得ないので、電流モード論理CMLドライバが、差動出力間に100オームΩ抵抗をもつポイントツーポイント差動ドライバであるためである。非電流モード論理非CMLドライバは電圧駆動型シングルエンド終端ドライバ224であり得る。電圧駆動型シングルエンド終端ドライバ224は、互いに180度位相シフトである2つの差動入力信号Data_p222aおよびData_n222bを受信し得る。Data_p222aとData_n222bとは論理およびプリエンファシスエンコーダ220から受信され得る。論理およびプリエンファシスエンコーダ220は、外部クロック216と、データソース218からのすなわち、デジタル回路104からのデジタルデータとを受信し得る。データソース218は、1.3ギガビット毎秒Gbpsの内部擬似ランダムバイナリシーケンスPRBSであり得る。外部クロック216は1.3ギガヘルツGHzで動作し得る。電圧駆動型シングルエンド終端ドライバ224の使用は、MIPIテストチップ上に導入され、シリコン結果でサポートされ得る。表1に、プリエンファシスを用いた受信信号のジッタピコ秒psをチップのコーナーtt=一般的、ff=速い、ss=遅いについて示す。総ジッタは、論理ジッタと、電流モード論理CMLドライバジッタとを含む。改善が最低であるスプリットには、デューティサイクルひずみという問題がある。プリエンファシスはデューティサイクルひずみを補償することができないことがある。最低の改善は、デューティサイクルひずみという問題がある、-40°Cの温度でssにおいて生じる。総ジッタは、論理ジッタと受信機ジッタとを含み、これらの2つのジッタソースすなわち、デューティサイクルひずみと受信機ジッタが除去されれば、より正確な改善を示すであろう。論理およびプリエンファシスエンコーダ220と電圧駆動型シングルエンド終端ドライバ224とはプリエンファシス送信機208と呼ばれ得る。図2のプリエンファシス送信機208は、図1のプリエンファシス送信機108の一構成であり得る。プリエンファシス送信機208について、図3に関して以下でさらに詳細に説明する。電圧駆動型シングルエンド終端ドライバ224は、互いに180度位相シフトである2つの差動信号Voutp226aおよびVoutn226bを出力し得る。電圧駆動型シングルエンド終端ドライバ224は、伝送線路228を介して出力信号Voutp226aおよびVoutn226bを受信機212に渡し得る。伝送線路228は、電圧駆動型シングルエンド終端ドライバ224と受信機212との間の損失ワイヤード接続であり得る。一構成では、伝送線路228は、7.7インチの損失線路と15インチ以上の無損失線路とを含み得る。伝送線路228には、表皮効果skineffectと誘電損dielectriclossとに起因する信号損失という問題があり得る。表皮効果は、高い周波数において電流が導体の外表面上を進む傾向がある現象である。この現象は、信号が高周波信号の場合にそれの総インピーダンス、またはインダクタンスを低減する傾向によって生じる。その結果、導体の抵抗が増加し、それにより帯域幅が制限される。伝送媒体を通って送信機208から受信機212に進むときに、伝送線路228上の帯域幅は制限され得る。誘電損は、導体の誘電率dielectricconstantに依存する。誘電損は、導体を介して送信される信号の周波数に正比例する。したがって、伝送線路228は、送信された信号の高周波成分を減衰させ、帯域幅を制限する、低域フィルタとして働き得る。信号の立上りおよび立下り時間は長くなり、遷移の場合、データが正しい値に安定することができないことがある。その結果、受信機212は、送られた情報を解釈することが困難であることがわかり得、それにより通信システムのビット誤り率が増加する。低域フィルタとして働く伝送線路228を補償するために、送信機側におけるプリエンファシスすなわち、プリエンファシス送信機208を使用することと、受信機212側における等化という2つの解決策が普及している。受信機212側における等化は、受信信号の高周波成分を増幅し、および/または低周波成分を減衰させる。これは伝送線路228における損失を補償し、受信機212が受信データを正しく解釈することがより容易になり得る。送信機側におけるプリエンファシスは、低周波成分をそれらの元の状態に保ちながら、高周波成分を強調する。データビット中に遷移があるときはいつでも、高周波成分が生じる。言い換えれば、デジタル論理信号がデジタル論理低logic_0からデジタル論理高logic_1に、またはデジタル論理高logic_1からデジタル論理低logic_0に変化するときはいつでも、高周波成分が導入される。プリエンファシス技法では、前のビットを現在のビットと比較する。遷移が検出された場合、信号はブーストされ得る。図3に、本システムおよび方法において使用するためのプリエンファシス送信機308を示す。図3のプリエンファシス送信機308は、図1のプリエンファシス送信機108の一構成であり得る。プリエンファシス送信機308は、電圧駆動型シングルエンド終端ドライバ回路324と、プリエンファシスエンコーダ回路320とを含み得る。電圧駆動型シングルエンド終端ドライバ回路324は、Vsupply=400ミリボルトmVである電源電圧334を含み得る。非電流モード論理非CMLドライバ回路324はまた、6つのトランジスタ、M1346aと、M2346bと、M3346cと、M4346dと、M5346eと、M6346fとを含み得る。トランジスタ346の各々は、MIPI仕様によって要求されるシングルエンド50オームΩ終端を与えるように線形領域においてバイアスされ得る。低い電源電圧334は、M1346aおよびM2346bがn形金属酸化物半導体NMOSトランジスタであることを必要とする。M3346c、M4346d、M5346eおよびM6346fもNMOSトランジスタである。M1346aおよびM2346bは、それぞれ50オームΩの抵抗を有し得る。M3346cとM5346eとの直列組合せも、50オームΩの抵抗を有し得る。同様に、M4346dとM6346fとの直列組合せは、50オームΩの抵抗を有し得る。M3346cおよびM5346e/M4346dおよびM6346fでは、静電放電ESD保護問題のために、単一のNMOSトランジスタではなく、直列組合せが必要とされた。電源電圧334はオンチップ調整器を介して与えられるので、M1346aおよびM2346bでは、ESDは問題になり得ない。電圧駆動型シングルエンド終端ドライバ回路324は、2つの差分データ入力Vinp336およびVinn338から2つの差分データ出力Voutp326aおよびVoutn326bを生成し得る。Vinp336とVinn338とは、180度の位相シフトによって分離され得、それぞれ図2のData_p222aとData_n222bとを表し得る。Voutp326aとVoutn326bとはまた、180度の位相シフトによって分離され得る。第1のANDゲート344aは、Vinp336とVDD340とを受信し得る。VDD340は、遅延整合のためにすなわち、プリエンファシスエンコーダ回路320におけるANDゲートの遅延を整合させるために追加されるデジタル論理高logic_1信号である。第1のANDゲート344aの出力は、M1346aのゲートとM4346dのゲートとに結合され得る。第2のANDゲート344bは、Vinn338とVDD340とを受信し得る。第2のANDゲート344bの出力は、M2346bのゲートとM3346cのゲートとに結合され得る。M5346eのゲートとM6346fのゲートとは、プルダウン経路すなわち、M3346cとM5346eと、またはM4346dとM6346fとを含む経路のより速いターンオンのために高logic_1に結合される。M1346aのドレインとM2346bのドレインとは電源電圧334に接続され得る。M1346aのソースは、Voutp326aとM3346cのドレインとに接続され得る。M2346bのソースは、Voutn326bとM4346dのドレインとに接続され得る。M3346cのソースはM5346eのドレインに接続され得る。M5346eのゲートはVDD340に接続され得、M5346eのソースは接地に接続され得る。M4346dのソースはM6346fのドレインに接続され得る。M6346fのゲートはVDD340に接続され得、M6346fのソースは接地に接続され得る。Vinp336がデジタル論理高logic_1であり、Vinn338がデジタル論理低logic_0であるとき、M1346aとM4346dとM6346fとはオンにされ、M2346bとM3346cとM5346eとはオフにされる。Voutp326aを介して受信機212に送られる電流Ipは、式1を使用して見つけられ得る。式1において、RM1はM1346aの抵抗一般に50オームΩであり、Rinrcvrは受信機212の抵抗327であり高速受信機212は100オームΩの差動入力インピーダンスを有し、Rは、M4346dとM6346fとの直列組合せの抵抗一般に50オームΩである。電流Ipは、M1346aとM4346dとM6346fとを通るミリアンペアmA単位の電流である。Ipは、一般に400/200=2mAである。Voutp-Voutn=200mVであり、デジタル論理高logic_1を示す。同様に、Vinn338がデジタル論理高logic_1であるとき、Vinp336はデジタル論理低logic_0であり、Voutnを介して受信機212に送られる電流Inは2mAであり、Voutp-Voutn=-200mVであり、デジタル論理低logic_0を示す。上記で説明したように、電圧駆動型シングルエンド終端ドライバ224の使用は、送信機から受信機212への信号損失を生じることがある。プリエンファシスエンコーダ回路320の使用は、帯域幅をブーストし、送信機から受信機212への信号損失を低減し得る。プリエンファシスエンコーダ回路320は、4つのトランジスタ、M7346gと、M8346hと、M9346iと、M10346jとを含み得る。M7346gと、M8346hと、M9346iと、M10346jとは、それぞれNMOSトランジスタであり得る。Vinn338とプリエンファシス信号emph342とは第3のANDゲート344cに入力され得る。第3のANDゲート344cの出力はM7346gのゲートに接続され得る。M7346gのドレインはVoutp326aに接続され得、M7346gのソースはM8346hのドレインに接続され得る。M8346hのゲートはより速いプリエンファシスのターンオンのためにVDD340に接続され得、M8346gのソースは接地に接続され得る。したがって、M7346gがオンにされたときすなわち、第3のANDゲート344cの出力が高であるときVinn338がデジタル高に遷移したとき、M7346gとM8346hとは、互いに直列であり、M3346cとM5346eと並列である。Vinp336とプリエンファシス信号emph342とは第4のANDゲート344dに入力され得る。第4のANDゲート344dの出力は、M9346iのゲートに接続され得る。M9346iのドレインはVoutn326bに接続され得、M9346iのソースはM10346jのドレインに接続され得る。M10346jのゲートはより速いプリエンファシスのターンオンのためにVDD340に接続され得、M10346jのソースは接地に接続され得る。したがって、M9346iがオンにされたときすなわち、第4のANDゲート344dの出力が高であるときVinp336がデジタル高に遷移したとき、M9346iとM10346jとは、互いに直列であり、M4346dとM6346fと並列である。MIPI仕様では、シングルエンド負荷キャパシタンスが最高10ピコファラドpFまで指定され、帯域幅をブーストするためにプリエンファシスが必要とされる。Vinp336がデジタル論理高logic_1からデジタル論理低logic_0に遷移したしたがって、Vinn338がデジタル論理低logic_0からデジタル論理高logic_1に遷移したとき、プリエンファシスエンコーダ220は、プリエンファシス信号emph342をデジタル論理高logic_1に強制する。同様に、Vinp336がデジタル論理低logic_0からデジタル論理高logic_1に遷移したしたがって、Vinn338がデジタル論理高logic_1からデジタル論理低logic_0に遷移したとき、プリエンファシスエンコーダ220は、プリエンファシス信号emph342をデジタル論理高logic_1に強制する。プリエンファシス信号emph342を取得することについて、図8に関して以下で説明する。プリエンファシス信号emph342がデジタル論理高logic_1であるとき、第3のANDゲート344cはデジタル論理高logic_1を出力し、M7346gはオンになる。したがって、M7346gとM8346hとの直列組合せは、いま、M3346cとM5346eとの直列組合せと並列である。ノードVoutp326aにおいて見られるシングルエンド抵抗は、RVoutpとして表され得、式2に従って低減される。M7346gとM8346hとの直列抵抗はRとして表され、M3346cとM5346eとの直列抵抗はRとして表される。R=50オームΩおよびR=50オームΩである場合、ノードVoutp326aにおいて見られるシングルエンド抵抗はRVoutp=25オームΩである。上記の式1を使用すると、ノードVoutp326aを通る電流Ipは2mAから2.29mAになり、それにより、示されたデータ遷移における信号絶対値が増大する。これにより、出力信号の立上り時間または立下り時間が低減される。同様に、プリエンファシス信号emph342がデジタル論理高logic_1であるとき、第4のANDゲート344dはデジタル論理高logic_1を出力し、M9346iはオンになる。したがって、M9346iとM10346jとの直列組合せは、いま、M4346dとM6346fとの直列組合せと並列である。ノードVoutn326bにおいて見られるシングルエンド抵抗は、RVoutnとして表され得、式3に従って低減される。M9346iとM10346jとの直列抵抗はRとして表され、M4346dとM6346fとの直列抵抗はRとして表される。R=50オームΩおよびR=50オームΩである場合、ノードVoutn326bにおいて見られるシングルエンド抵抗は、RVoutn=25オームΩである。ノードVoutn326bを通る電流Inは2mAから2.29mAになり、それにより、示されたデータ遷移における信号絶対値が増大する。これにより、出力信号の立上り時間または立下り時間が低減される。プリエンファシス信号emph342は、データ遷移後のあるビット時間の間、高のままであり得る。図4は、電圧駆動型シングルエンド終端ドライバ224においてプリエンファシス技法を使用するための方法400の流れ図である。方法400はプリエンファシス送信機308によって実行され得る。402において、プリエンファシス送信機308は、デジタルデータストリーム106中の遷移を検出する。遷移は、Data_p222aとData_n222bの両方において生じ得る。次いで、404において、プリエンファシス送信機308は、検出された遷移に従ってソース判断抵抗を調整する。406において、プリエンファシス送信機308は、調整されたソース判断抵抗から利得を取得し得る。取得された利得は、プリエンファシス送信機308によって出力された電流の増加であり得る。次いで、408において、プリエンファシス送信機308は、ビット時間の後にソース判断抵抗を再調整する。図5は、電圧駆動型シングルエンド終端ドライバ224においてプリエンファシス技法を使用するための別の方法500の流れ図である。方法500はプリエンファシス送信機308によって実行され得る。502において、プリエンファシス送信機308は、デジタルデータストリーム106中の遷移を検出する。遷移は、デジタル論理低logic_0からデジタル論理高logic_1への遷移またはデジタル論理高logic_1からデジタル論理低logic_0への遷移のいずれかであり得る。504において、プリエンファシス送信機308は、出力ノード326と接地との間の抵抗を減少させるためにトランジスタをオンにする。一構成では、トランジスタはM7346gであり得、出力ノード326はノードVoutp326aであり得る。別の構成では、トランジスタはM9346iであり得、出力ノード326はノードVoutn326bであり得る。M7346gをオンにすることによって、M7346gとM8346hとの直列組合せはM3346cとM5346eとの直列組合せと並列に配置され、それにより、ノードVoutp326aにおいて見られるシングルエンド抵抗が低減され、506において、あるビット時間の間、出力ノードVoutp326aに追加の電流が供給される。同様に、M9346iをオンにすることによって、M9346iとM10346jとの直列組合せはM4346dとM6346fとの直列組合せと並列に配置され、それにより、ノードVoutn326bにおいて見られるシングルエンド抵抗が低減され、506において、あるビット時間の間、出力ノードVoutp326bに追加の電流が供給される。508において、プリエンファシス送信機308は、次のビット時間の間、遷移が検出されるかどうかを判断する。次のビット時間の間、遷移が検出された場合、506において、プリエンファシス送信機308は、あるビット時間の間、出力ノード326に追加の電流を供給するすなわち、トランジスタをオンにされた状態に保つ。次のビット時間の間、遷移が検出されなかった場合、510において、プリエンファシス送信機308はトランジスタをオフにする。次いで、502において、プリエンファシス送信機308は、デジタルデータストリーム106中の別の遷移を検出する。図6は、データストリーム648、データ論理658およびプリエンファシス信号emph642を示すタイミング図である。データストリーム648はプリエンファシス送信機308の出力であり得る。たとえば、データストリーム648は、ノードVoutp326aまたはノードVoutn326bにおける出力であり得る。データストリーム648は、デジタル論理高logic_1652とデジタル論理低logic_0654との間で循環し得る。データストリーム648は、各ビット時間659の始めに変化し得る。データストリーム648のデジタル論理はデータ論理658中に示され得る。データストリーム648がデジタル論理高logic_1652にあるとき、データ論理658は高である。データストリーム648がデジタル論理低logic_0654にあるとき、データ論理658は低である。プリエンファシス信号emph642も示されている。データストリーム648したがってデータ論理658が遷移を受けるときはいつでも、プリエンファシス信号emph642は低から高になり得る。たとえば、データストリーム648がデジタル論理高logic_1652からデジタル論理低logic_0654に進む場合、そのビット時間659の間、プリエンファシス信号emph642は高に進む。また、データストリーム648がデジタル論理低logic_0654からデジタル論理高logic_1652に進む場合、そのビット時間659の間、プリエンファシス信号emph642は高に進む。ビット時間659の間、プリエンファシス信号emph642が高であるとき、そのビット時間659の間、データストリーム648は増加した電流の形態でブーストを受信する。したがって、プリエンファシス信号emph642が高であるビット時間659において、データストリーム648は、デジタル論理高logic_1652から事前強調されたデジタル高650に、またはデジタル論理低logic_0654から事前強調されたデジタル低656にブーストされる。図7は、差分送信データストリーム726とプリエンファシス信号emph742とデータ論理758とを示すタイミング図である。差分送信データストリーム726、Tx_datap726aとTx_datan726bとは、プリエンファシス送信機308から送信された信号を表し、180度位相シフトによって分離され得る。したがって、Tx_datan726bがデジタル論理高logic_1752に進むとき、Tx_datap726aはデジタル論理低logic_0754に進む。データ論理758は、Tx_datap726aデータストリームのデジタル論理を指す。Tx_datap726aがデジタル論理高logic_1752に進むとき、データ論理758は高になり、Tx_datap726aがデジタル論理低logic_0754に進むとき、データ論理758は低になる。プリエンファシス信号emph742も示されている。Tx_datap726aがデジタル論理高logic_1752からデジタル論理低logic_0754に遷移するおよび、Tx_datan726bがデジタル論理低logic_0754からデジタル論理高logic_1752に遷移するとき、またはTx_datap726aがデジタル論理低logic_0754からデジタル論理高logic_1752に遷移するおよび、Tx_datan726bがデジタル論理高logic_1752からデジタル論理低logic_0754に遷移するとき、プリエンファシス信号emph742は低から高に進み得る。Tx_datap726aが遷移するときはいつでも、Tx_datan726bも遷移する。プリエンファシス信号emph742が高であるとき、Tx_datap726aとTx_datan726bとの両方がブーストを受信する。たとえば、第1のビット時間759において、プリエンファシス信号emph742が高であるとき、Tx_datan726aは、事前強調されたデジタル低756にブーストされ、Tx_datap726aは、事前強調されたデジタル高750にブーストされる。図8は、プリエンファシス信号emph842の生成を示すブロック図である。ビット時間759の間、データ信号860が遅延862されて、遅延データ信号データ1864が取得され得る。XORブロック866は、データ信号860と遅延データ信号データ1864とを受信し得る。次いで、XORブロック866はプリエンファシス信号emph842を出力し得る。したがって、プリエンファシス信号emph842は、データ信号860と遅延データ信号データ1864が等しくない遷移を表すときはいつでも高であり、データ信号860と遅延データ信号データ1864が等しい遷移なしを表すときはいつでも低である。ビットは正しい値に安定するのに十分な時間を有し、受信機212はより低い周波数においてより高い利得を有するので、1または0の長いストリングはプリエンファシスを必要としない。プリエンファシス信号emph842を以下の表2に示す。図9に、電子デバイス901内に含まれ得るいくつかの構成要素を示す。電子デバイス901は、アクセス端末、移動局、ユーザ機器UE、アクセス局、基地局などであり得る。電子デバイス901はプロセッサ903を含む。プロセッサ903は、汎用シングルまたはマルチチップマイクロプロセッサたとえば、ARM、専用マイクロプロセッサたとえば、デジタル信号プロセッサDSP、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ903は中央処理ユニットCPUと呼ばれることがある。図9の電子デバイス901中に単一のプロセッサ903のみを示しているが、代替構成では、プロセッサの組合せたとえば、ARMとDSPが使用され得る。電子デバイス901はまた、メモリ905を含む。メモリ905は、電子情報を記憶することが可能な任意の電子的構成要素であり得る。メモリ905は、ランダムアクセスメモリRAM、読取り専用メモリROM、磁気ディスク記憶媒体、光記憶媒体、RAM中のフラッシュメモリデバイス、プロセッサに含まれるオンボードメモリ、EPROMメモリ、EEPROMメモリ、レジスタなど、およびそれらの組合せとして実施され得る。データ907および命令909はメモリ905に記憶され得る。命令909は、本明細書で開示する方法を実装するためにプロセッサ903によって実行可能であり得る。命令909を実行することは、メモリ905に記憶されたデータ907の使用を含み得る。プロセッサ903が命令909を実行すると、命令909aの様々な部分がプロセッサ903上にロードされ得、様々ないくつかのデータ907aがプロセッサ903上にロードされ得る。電子デバイス901はまた、電子デバイス901との間での信号の送信および受信を可能にするために、送信機911と受信機913とを含み得る。送信機911と受信機913とはトランシーバ915と総称されることがある。アンテナ917はトランシーバ915に電気的に結合され得る。電子デバイス901はまた、複数の送信機、複数の受信機、複数のトランシーバおよび/または追加のアンテナ図示せずを含み得る。電子デバイス901の様々な構成要素は、電力バス、制御信号バス、ステータス信号バス、データバスなどを含み得る1つまたは複数のバスによって互いに結合され得る。明快のために、図9では、様々なバスをバスシステム921として示してある。本明細書に記載の技法は、直交多重化方式に基づく通信システムを含む様々な通信システムに使用され得る。そのような通信システムの例には、直交周波数分割多元接続OFDMAシステム、シングルキャリア周波数分割多元接続SC-FDMAシステムなどがある。OFDMAシステムは、全システム帯域幅を複数の直交サブキャリアに区分する変調技法である、直交周波数分割多重化OFDMを利用する。これらのサブキャリアは、トーン、ビンなどと呼ばれることもある。OFDMでは、各サブキャリアはデータで独立して変調され得る。SC-FDMAシステムは、システム帯域幅にわたって分散されたサブキャリア上で送信するためのインターリーブされたFDMAIFDMA、隣接するサブキャリアのブロック上で送信するための局所FDMALFDMA、または隣接するサブキャリアの複数のブロック上で送信するための拡張FDMAEFDMAを利用し得る。一般に、変調シンボルは、OFDMでは周波数領域で、SC-FDMAでは時間領域で送られる。判断という用語は、多種多様なアクションを包含し、したがって、判断は、計算、算出、処理、導出、調査、探索たとえば、テーブル、データベースまたは別のデータ構造での探索、確認などを含むことができる。また、判断は、受信たとえば、情報を受信すること、アクセスたとえば、メモリ中のデータにアクセスすることなどを含むことができる。また、判断は、解決、選択、選定、確立などを含むことができる。に基づいてという句は、別段に明記されていない限り、のみに基づいてを意味しない。言い換えれば、に基づいてという句は、のみに基づいてとに少なくとも基づいての両方を表す。プロセッサという用語は、汎用プロセッサ、中央処理ユニットCPU、マイクロプロセッサ、デジタル信号プロセッサDSP、コントローラ、マイクロコントローラ、状態機械などを包含するものと広く解釈されたい。いくつかの状況下では、プロセッサは、特定用途向け集積回路ASIC、プログラマブル論理デバイスPLD、フィールドプログラマブルゲートアレイFPGAなどを指すことがある。プロセッサという用語は、処理デバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つまたは複数のマイクロプロセッサ、あるいは他のそのような構成を指すことがある。メモリという用語は、電子情報を記憶することが可能な任意の電子的構成要素を包含するものと広く解釈されたい。メモリという用語は、ランダムアクセスメモリRAM、読取り専用メモリROM、不揮発性ランダムアクセスメモリNVRAM、プログラマブル読取り専用メモリPROM、消去可能プログラマブル読取り専用メモリEPROM、電気的消去可能PROMEEPROM、フラッシュメモリ、磁気または光学データストレージ、レジスタなど、様々なタイプのプロセッサ可読媒体を指すことがある。プロセッサがメモリから情報を読み取り、および/または情報をメモリに書き込むことができる場合、メモリはプロセッサと電子通信していると言われる。プロセッサに一体化されたメモリはプロセッサと電子通信している。命令およびコードという用語は、任意のタイプの1つまたは複数のコンピュータ可読ステートメントを含むものと広く解釈されたい。たとえば、命令およびコードという用語は、1つまたは複数のプログラム、ルーチン、サブルーチン、関数、プロシージャなどを指すことがある。命令およびコードは、単一のコンピュータ可読ステートメントまたは多くのコンピュータ可読ステートメントを備え得る。本明細書で説明する機能は、ハードウェアによって実行されるソフトウェアまたはファームウェアで実装され得る。機能は、1つまたは複数の命令としてコンピュータ可読媒体上に記憶され得る。コンピュータ可読媒体またはコンピュータプログラム製品という用語は、コンピュータまたはプロセッサによってアクセスされ得る任意の有形記憶媒体を指す。限定ではなく例として、コンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態で所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備え得る。本明細書で使用するディスクdiskおよびディスクdiscは、コンパクトディスクdiscCD、レーザディスクdisc、光ディスクdisc、デジタル多用途ディスクdiscDVD、フロッピー登録商標ディスクdiskおよびブルーレイ登録商標ディスクdiscを含み、ディスクdiskは、通常、データを磁気的に再生し、ディスクdiscは、データをレーザで光学的に再生する。本明細書で開示した方法は、説明した方法を達成するための1つまたは複数のステップまたはアクションを備える。本方法のステップおよび/またはアクションは、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、説明されている方法の適切な動作のためにステップまたはアクションの特定の順序が必要とされない限り、特定のステップおよび/またはアクションの順序および/または使用は、特許請求の範囲から逸脱することなく修正され得る。さらに、図4および図5によって示されたものなど、本明細書で説明する方法および技法を実行するためのモジュールおよび/または他の適切な手段は、デバイスによってダウンロードされ、および/または他の方法で取得され得ることを了解されたい。たとえば、デバイスは、本明細書で説明した方法を実行するための手段の転送を可能にするために、サーバに結合され得る。代替的に、本明細書で説明する様々な方法は、記憶手段をデバイスに結合するかまたは与えるときにデバイスが様々な方法を獲得し得るように、記憶手段たとえば、ランダムアクセスメモリRAM、読取り専用メモリROM、コンパクトディスクdiscCDまたはフロッピーディスクdiskなどの物理的記憶媒体などによって提供され得る。特許請求の範囲は、上記に示した正確な構成および構成要素に限定されないことを理解されたい。特許請求の範囲から逸脱することなく、本明細書で説明したシステム、方法、および装置の構成、動作および詳細において、様々な修正、変更および変形が行われ得る。