半導体基板上に設けられ、電荷蓄積層上に制御ゲート電極が設けられたメモリセルと、ソース領域とドレイン領域との間にセレクトゲート電極が設けられ、前記ソース領域を前記メモリセルと共有するセレクトゲートトランジスタと、ワード線方向に隣接する前記電荷蓄積層間および前記ソース領域間に設けられ、前記ワード線下および前記セレクトゲート電極下に潜るようにして、ビット線方向に隣接するメモリセルおよびセレクトゲートトランジスタに渡って連続して形成された空隙と、前記ワード線方向に隣接する前記ドレイン領域間の空隙を埋め戻す埋め戻し絶縁膜とを備えることを特徴とする不揮発性半導体記憶装置。電荷蓄積層上に制御ゲート電極が設けられたメモリセルと、ソース領域とドレイン領域との間にセレクトゲート電極が設けられ、前記ソース領域を前記メモリセルと共有するセレクトゲートトランジスタと、前記ワード線方向に隣接する前記ドレイン領域間に到達しないようにして、前記ワード線方向に隣接する前記電荷蓄積層間および前記ソース領域間に設けられるとともに、前記ワード線下および前記セレクトゲート電極下に潜るようにして、ビット線方向に隣接するメモリセルおよびセレクトゲートトランジスタに渡って連続して形成された空隙とを備えることを特徴とする不揮発性半導体記憶装置。前記空隙は、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチ内に入り込んでいることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記空隙は、前記メモリセルおよび前記セレクトゲートトランジスタに渡って前記トレンチ内に連続して形成されていることを特徴とする請求項3に記載の不揮発性半導体記憶装置。半導体基板上に設けられ、電荷蓄積層上に制御ゲート電極が設けられたメモリセルと、ソース領域とドレイン領域との間にセレクトゲート電極が設けられ、前記ソース領域を前記メモリセルと共有するセレクトゲートトランジスタと、ワード線方向に隣接する前記電荷蓄積層間および前記ソース領域間に設けられ、前記ワード線下および前記セレクトゲート電極下に潜るようにして、ビット線方向に隣接するメモリセルおよびセレクトゲートトランジスタに渡って連続して形成された第1の空隙と、ビット線方向に隣接する前記電荷蓄積層間に設けられた第2の空隙と、前記第2の空隙に埋め込まれないようにして前記第2の空隙を覆うとともに、前記セレクトゲートトランジスタと前記セレクトゲートトランジスタに隣接するメモリセルとの間に埋め込まれたカバー絶縁膜とを備えることをとする不揮発性半導体記憶装置。本発明の一つの実施形態の目的は、パンチスルーを抑制しつつ、セレクトゲート電極からのフリンジ電界を低減することが可能な不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置によれば、メモリセルと、セレクトゲートトランジスタと、空隙と、埋め戻し絶縁膜とが設けられている。メモリセルは、半導体基板上に設けられ、電荷蓄積層上に制御ゲート電極が設けられている。セレクトゲートトランジスタは、ソース領域とドレイン領域との間にセレクトゲート電極が設けられ、前記ソース領域を前記メモリセルと共有する。空隙は、ワード線方向に隣接する前記電荷蓄積層間および前記ソース領域間に設けられ、前記ワード線下および前記セレクトゲート電極下に潜るようにして、ビット線方向に隣接するメモリセルおよびセレクトゲートトランジスタに渡って連続して形成されている。埋め戻し絶縁膜は、前記ワード線方向に隣接する前記ドレイン領域間の空隙を埋め戻す。以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。また、説明において上下左右等の方向は、後述する半導体基板のメモリセルが形成された側の面を上とした場合における相対的な方向を指す。すなわち、説明における方向と重力加速度方向に対しての方向とが異なる場合がある。第1実施形態図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルおよびセレクトゲートトランジスタの概略構成を示す斜視図である。図1において、半導体基板1には、ビット線方向DBに延びるトレンチ2がDW方向に複数個配置されている。このトレンチ2により、半導体基板1に形成されるメモリセルおよびセレクトゲートトランジスタのアクティブエリアが分離されている。なお、メモリセルにおけるアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域および直列に接続されたメモリセル間の領域例えばソース領域およびドレイン領域を言う。セレクトゲートトランジスタにおけるアクティブエリアは、セレクトゲートトランジスタのチャネル領域およびソース領域およびドレイン領域を言う。なお、セレクトゲートトランジスタのソース領域は、セレクトゲートトランジスタの隣接するメモリセルのソース領域と共有することができる。また、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、GaInAsPまたはZnSeなどから選択することができる。そして、トレンチ2には、埋め込み絶縁膜3が埋め込まれている。なお、埋め込み絶縁膜3は、例えば、CVD酸化膜、ALD酸化膜またはCVD酸化膜などのシリコン酸化膜系並びにSOG酸化膜などの有機溶剤に可溶な無機ポリマーを用いることができる。なお、トレンチ2に埋め込まれる埋め込み絶縁膜の構成は必ずしも1層構造でなくてもよく、2層以上であってもよい。また、半導体基板1上のメモリセルのアクティブエリアには、トンネル絶縁膜5を介して電荷蓄積層6がメモリセルごとに形成されている。本例では、電荷蓄積層6を浮遊ゲート電極とした場合について述べる。また、電荷蓄積層6はシリコン窒化膜などの電荷トラップ膜を用いることもできる。なお、トンネル絶縁膜5としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、CVD酸化膜であってもよいし、CVD酸窒化膜であってもよい。あるいは、Siを挟んだ絶縁膜であってもよいし、Siがドット状に埋め込まれた絶縁膜であってもよい。電荷蓄積層6は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよいし、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよい。電荷蓄積層6上には、電極間絶縁膜7を介して制御ゲート電極8がワード線方向DWに形成されている。なお、制御ゲート電極8は、ワード線の一部を構成することができる。ここで、電荷蓄積層6と制御ゲート電極8との間のカップリング比を向上させるため、電荷蓄積層6のDW側の側壁に接するように制御ゲート電極8を形成することができる。また、半導体基板1上のセレクトゲートトランジスタのアクティブエリアには、トンネル絶縁膜5を介して電荷蓄積層6が形成されている。そして、電荷蓄積層6上には、電極間絶縁膜7を介してワード線方向DWに延びるセレクトゲート電極12が形成されている。ここで、セレクトゲートトランジスタの電荷蓄積層6上において、電極間絶縁膜7に開口部K3が形成され、電荷蓄積層6は電極間絶縁膜7の開口部K3を介してセレクトゲート電極12に接されている。また、セレクトゲートトランジスタのドレイン領域には高濃度拡散層14が形成されている。ここで、セレクトゲートトランジスタの電荷蓄積層6はトレンチ2により分離されているので、セレクトゲートトランジスタは、トレンチ2により分離された半導体基板1毎に形成されている。またセレクトゲート電極12はDW方向に延びており、DW方向に隣接するそれぞれのセレクトゲートトランジスタの共通のゲート電極として機能する。制御ゲート電極8およびセレクトゲート電極12上には、シリサイド層9が形成され、シリサイド層9上には、カバー絶縁膜10が形成されている。なお、電極間絶縁膜7としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ONO膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極8およびセレクトゲート電極12は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極8およびセレクトゲート電極12は、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよい。制御ゲート電極8およびセレクトゲート電極12としてメタル膜あるいはポリメタル膜を用いる場合、シリサイド層9はなくてもよい。シリサイド層9としては、例えば、CoSi、NiSi、PtSi、WSiまたはMoSiなどを用いることができる。また、カバー絶縁膜10としては、例えば、シリコン酸化膜を用いることができる。ここで、トレンチ2内に埋め込まれた埋め込み絶縁膜3の上部の一部が除去されることで、ワード線方向DWに隣接する電荷蓄積層6間に空隙AG1が形成されている。空隙AG1は、トレンチ2の上部に入り込むように形成されることで、空隙AG1の底部が電荷蓄積層6の下面よりも深い位置まで至るようにしてもよい。また、空隙AG1は、制御ゲート電極8およびセレクトゲート電極12下に潜るようにしてトレンチ2に沿って連続して形成され、セレクトゲートトランジスタのドレイン領域間の近傍に達している。そして、セレクトゲートトランジスタのドレイン領域間において、空隙AG1が埋め戻し絶縁膜RBにて埋め戻されている。すなわち、トレンチ2に形成された埋め込み絶縁膜3の上面は、制御ゲート電極8の下において、半導体基板1の上面よりも低く、セレクトゲート電極12の下において半導体基板1の上面よりも低いと言える。また、トレンチ2の上面に位置する制御ゲート電極8の下面は、半導体基板1の上面よりも高く、トレンチ2の上面に位置するセレクトゲート電極12の下面は、半導体基板1の上面よりも高い。また、それぞれのメモリセルのソース領域間、ドレイン領域間において、埋め込み絶縁膜3の上面は半導体基板1の上面よりも低い。また、それぞれのセレクトゲートトランジスタのソース領域間において、埋め込み絶縁膜3の上面は半導体基板1の上面よりも低い。これにより、空隙AG1は電荷蓄積層6、トンネル絶縁膜5、メモリセルのソース領域及びドレイン領域、及び、セレクトゲートトランジスタのソース領域の上部に位置することになる。また、カバー絶縁膜10は、電荷蓄積層6間が完全に埋め込まれないようにして制御ゲート電極8間に掛け渡されるとともに、制御ゲート電極8とセレクトゲート電極12との間に掛け渡される。このことで、ビット線方向DBに隣接するメモリセルの電荷蓄積層6間に空隙AG2が形成されるとともに、メモリセルとセレクトゲートトランジスタの電荷蓄積層6間に空隙AG3が形成される。なお、空隙AG2は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。また、空隙AG2の上端はビット線方向DBに隣接するメモリセルの制御ゲート電極8、または、シリサイド層9よりも高くにも形成することができる。その結果、隣接セル間の電界の干渉をより大きく低減することができる。また、空隙AG1と空隙AG2は繋がっており、一体的に形成されていても良い。また、空隙AG3はビット線方向DBに隣接するメモリセルの選択ゲート電極12とセレクトゲート電極12間にも形成することができる。その結果、セレクトゲート電極12からの電界の干渉をより大きく低減することができる。また、空隙AG1と空隙AG3は繋がっており、一体的に形成されていても良い。また、ビット線方向DBのメモリセル間における埋め戻し絶縁膜RBの下面は、メモリセルのシリサイド層9の上面より高い位置にある。また、ビット線方向DBのメモリセルとセレクトゲートトランジスタ間における埋め戻し絶縁膜RBの下面は、セレクトゲートトランジスタのメモリセルのシリサイド層9の上面より低い位置にある。すなわち、メモリセル間の埋め戻し絶縁膜RBの下面は、メモリセルとセレクトゲートトランジスタ間の埋め戻し絶縁膜RBの下面よりも高い位置にある。図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。図2において、ビット線方向DBに延び、ワード線方向DWにトレンチTCが複数本形成され、アクティブエリアAAはトレンチTCにて分離されている。また、ワード線方向DWに延びるワード線WL0、WL1、がビット線方向DBにそれぞれ形成される。アクティブエリアAAとワード線WL0、WL1、の交点にメモリセルが形成されている。また、ワード線方向DWに延びるセレクトゲート電極SG1、SG2が形成されている。アクティブエリアAAとセレクトゲート電極SG1、SG2の交点にセレクトゲートトランジスタのゲート電極が形成されている。そして、セレクトゲート電極SG1、SG2間のアクティブエリアAA上には高濃度拡散層14が形成され、高濃度拡散層14上にはビット線コンタクトCBが形成されている。そして、ビット線方向DBにはトレンチTCに沿って空隙AG1が形成されている。この空隙AG1は、ワード線WL0、WL1、およびセレクトゲート電極SG1、SG2下に潜るようにしてトレンチ2に沿って連続して形成され、セレクトゲートトランジスタのドレイン領域間に達している。また、ワード線方向DWにおいて、ワード線WL0、WL1、間には空隙AG2が形成されている。また、ワード線WL0とセレクトゲート電極SG1との間には空隙AG3が形成されている。そして、セレクトゲートトランジスタのドレイン領域間において、空隙AG1が埋め戻し絶縁膜RBにて埋め戻されている。また、セレクトゲートトランジスタのドレイン領域間において、空隙は形成されていない。すなわち、セレクトゲートトランジスタのドレイン領域間は埋め戻し絶縁膜RBを含む絶縁膜により埋められている。ここで、電荷蓄積層6間に空隙AG1、AG2例えば、空気の比誘電率は1を設けることにより、電荷蓄積層6間に絶縁体例えば、シリコン酸化膜の比誘電率は3.9が埋め込まれた場合に比べて電荷蓄積層6間の寄生容量を低減することができる。このため、電荷蓄積層6間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。また、空隙AG1は、制御ゲート電極8下に潜るようにしてトレンチ2に沿って連続して形成することにより、電荷蓄積層6と半導体基板1との間のフリンジ容量を低減することができる。このため、空隙AG1が無い場合と比べてゲート絶縁膜5の容量を小さく見せることができ、書き込み電圧を低下させることができる。また、セレクトゲートトランジスタのドレイン領域間において、埋め戻し絶縁膜RBにて空隙AG1を埋め戻すことにより、セレクトゲートトランジスタのドレイン領域に高濃度拡散層14を形成する時に不純物がセレクトゲートトランジスタのドレイン領域に隣接する埋め戻し絶縁膜3を突き抜けて半導体基板1トレンチ2の底部に達するのを防止することができる。すなわち、セレクトゲートトランジスタのドレイン領域に隣接するトレンチ2の底部に位置する半導体基板1第1の領域の不純物濃度は殆ど検出されない。すなわち、セレクトゲートトランジスタのソース領域に隣接するトレンチ2の底部に位置する半導体基板1第2の領域とした場合、第1の領域と第2の領域の不純物濃度はほぼ同じである。なお、ここで言う第1の領域及び第2の領域の不純物種は高濃度拡散層14の不純物種と同じ不純物種である。例えば、書き込み動作の時、DW方向に隣接するセレクトトランジスタのドレイン領域間には、異なる電位差が与えられる場合がある。この時、第1の領域の不純物濃度が高い場合、隣接するセレクトトランジスタのドレイン領域間でパンチスルーが発生してしまう。その結果、メモリセルにデータを正確に書き込めない場合が生じる。一方、本実施形態においては、第1の領域の不純物濃度が比較的低いのでパンチスルーは発生しない。また、第2領域においては、セレクトゲートトランジスタのソース領域間の電位差は、セレクトゲートトランジスタのチャネルにより電位降下が生じるため、セレクトゲートトランジスタのドレイン領域間ほど電位差が高くならない。このため、セレクトゲートトランジスタのドレイン領域間のパンチスルーを抑制しつつ、セレクトゲート電極12からのフリンジ電界を低減することが可能となる。第2実施形態図3a~図6a、図3b~図6b、図7、図8a、図8b、図9a~図15a、図9b~図15b、図9c~図15cは、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図3a~図6a、図7および図9a~図15aは、図2のA-A線の切断方向に対応する図、図3b~図6b、図8a、図8bおよび図9b~図15bは、図2のB-B線の切断方向に対応する図、図9c~図15cは、図2のC-C線の切断方向に対応する図である。図3aにおいて、熱酸化などの方法を用いることにより、半導体基板1上にトンネル絶縁膜5を形成する。そして、CVDなどの方法を用いることにより、トンネル絶縁膜5上に電荷蓄積層材6 ́を成膜する。次に、図3bに示すように、CVDなどの方法を用いることにより、電荷蓄積層材6 ́上にハードマスクM1を形成する。なお、ハードマスクM1としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。次に、図4aに示すように、フォトリソグラフィ技術を用いることにより、開口部K1が設けられたレジストパターンR1をハードマスクM1上に形成する。次に、図4bに示すように、レジストパターンR1をマスクとしてハードマスクM1をパターニングした後、そのハードマスクM1をマスクとして電荷蓄積層材6 ́、トンネル絶縁膜5および半導体基板1をエッチングすることにより、半導体基板1にトレンチ2を形成する。次に、図5aに示すように、CVDまたはSOG塗布などの方法を用いることにより、トレンチ2全体が埋め込まれるようにして埋め込み絶縁膜3を、トレンチ2を埋めるようにハードマスクM1上に形成する。次に、図5bに示すように、CMPなどの方法を用いることにより、埋め込み絶縁膜3の上面を平坦化し、ハードマスクM1の表面を露出させる。次に、図6aに示すように、ウェットエッチングなどの方法を用いることにより、ハードマスクM1を除去する。なお、ハードマスクM1がシリコン窒化膜の場合、ウェットエッチングの薬液はホット燐酸を用いることができる。そして、RIEなどの異方性エッチングを用いることにより、埋め込み絶縁膜3の一部を除去し、電荷蓄積層材6 ́の側壁の一部を露出させる。なお、電荷蓄積層材6 ́の側壁の一部を露出させる場合、埋め込み絶縁膜3の上面は、トンネル絶縁膜5の上面より上に残存させることが好ましい。また、埋め込み絶縁膜3がSOG酸化膜の場合、希フッ酸を用いたウェットエッチングにて埋め込み絶縁膜3の一部を除去するようにしてもよい。次に、図6bに示すように、CVDなどの方法を用いることにより、電荷蓄積層材6 ́の側壁が覆われるようにして電荷蓄積層材6 ́上に電極間絶縁膜7を形成する。なお、電極間絶縁膜7は、例えば、ONO膜などの多層構造であってもよい。ここで、セレクトゲートトランジスタの電荷蓄積層6上となる位置に電極間絶縁膜7に開口部K3を設けることができる。次に、図7に示すように、CVDなどの方法を用いることにより、制御ゲート電極材8 ́を電極間絶縁膜7上に成膜する。次に、図8aに示すように、CVDなどの方法を用いることにより、キャップ絶縁膜11を制御ゲート電極材8 ́上に形成する。なお、キャップ絶縁膜11としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、スピンコートなどの方法を用いることにより、キャップ絶縁膜11上にレジスト膜R2を塗布する。次に、図8bに示すように、フォトリソグラフィ技術を用いることにより、レジスト膜R2に開口部K2を形成する。次に、図9a~図9cに示すように、開口部K2が設けられたレジスト膜R2をマスクとしてキャップ絶縁膜11をパターニングした後、そのキャップ絶縁膜11をマスクとして制御ゲート電極材8 ́、電極間絶縁膜7および電荷蓄積層材6 ́をエッチングすることにより、メモリセルごとに分離された電荷蓄積層6を形成するとともに、電極間絶縁膜7を介して電荷蓄積層6上に配置され、ワード線方向に延びる制御ゲート電極8およびセレクトゲート電極12を形成する。ここで、セレクトゲート電極12は、電極間絶縁膜7の形成後、制御ゲート電極材8 ́の形成前に電極間絶縁膜7に設けられた開口部K3を介してその下の電荷蓄積層6と接続される。ここで、アクティブエリアAA間における埋め込み絶縁膜の上面を半導体基板1の上面よりも低くすることにより窪みAGTを形成する。次に、図10a~図10cに示すように、ウェットエッチングなどの方法を用いることにより、埋め込み絶縁膜3の一部をトレンチ2に沿って除去し、ワード線方向DWに隣接する電荷蓄積層6間に空隙AG1を形成する。この時、窪みAGTからウェットエッチング剤が侵入することにより、空隙AG1は、制御ゲート電極8およびセレクトゲート電極12下に潜るようにしてトレンチ2に沿って連続して形成することができる。次に、図11a~図11cに示すように、半導体基板1に不純物を選択的にイオン注入することにより、メモリセルおよびセレクトゲートトランジスタのソース領域およびドレイン領域に低濃度拡散層F1を形成する。ここで、低濃度拡散層F1は低加速度、低濃度でイオン注入されるため、アクティブエリアAA間において埋め込み絶縁膜3を突き抜けて半導体基板1まで達する不純物は少ない。次に、図12a~図12cに示すように、CVDなどの方法を用いることにより、露出面全体が覆われるようにスペーサ絶縁膜13を形成する。なお、スペーサ絶縁膜13としては、例えば、シリコン酸化膜を用いることができる。次に、図13a~図13cに示すように、プラズマCVDなどの方法を用いることにより、制御ゲート電極8間および制御ゲート電極8とセレクトゲート電極12との間に架け渡されるようにカバー絶縁膜10を形成し、ビット線方向DBに隣接する電荷蓄積層6間に空隙AG2、AG3を形成する。なお、カバー絶縁膜10としては、例えば、シリコン酸化膜を用いることができる。また、制御ゲート電極8上にカバー絶縁膜10を形成する場合、メモリセル間の空隙AG2、AG3がカバー絶縁膜10にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。この時、セレクトゲートトランジスタのドレイン側において、セレクトゲートトランジスタ間の間隔は、セレクトゲートトランジスタとメモリセル間の間隔よりも広い。その結果、セレクトゲートトランジスタのドレイン側にはカバー絶縁膜10が入り込むように形成去る。よって、空隙AG2、AG3を形成しつつ、セレクトゲートトランジスタのドレイン側の空隙AG1をカバー絶縁膜10にて埋め込むことができる。この際、空隙AG1において、カバー絶縁膜10は原料ガスが届く範囲において成長する。すなわち、カバー絶縁膜10は制御ゲート電極8の角部の成長速度が速く、制御ゲート電極8の角部において略円状に成長する。カバー絶縁膜10が制御ゲート電極8の側面及び底面の両方から成長するためである。その結果、制御ゲート8の下において、カバー絶縁膜10は制御ゲート電極8から埋め戻し絶縁膜3に行くに従いメモリセル側から遠くなる逆テーパー形状となる。次に、図14a~図14cに示すように、フォトリソグラフィ技術および異方性エッチング技術を用いることにより、セレクトゲートトランジスタのドレイン間のトレンチ2内を含む側面にカバー絶縁膜10が残るようにして、カバー絶縁膜10を除去する。セレクトゲートトランジスタのドレイン間の空隙AG1を埋め戻し絶縁膜RBにて埋め戻すとともに、セレクトゲート電極12の側面にサイドウォールSWを形成する。次に、図15a~図15cに示すように、半導体基板1に不純物を選択的にイオン注入することにより、セレクトゲートトランジスタのドレイン領域に高濃度拡散層F2を形成する。この高濃度拡散層F2によりビット線コンタクトBCのコンタクト抵抗を低くすることができる。また、セレクトゲートトランジスタのドレイン側において、アクティブエリアAA間は埋め戻し絶縁膜RBで埋められている。その結果、埋め戻し絶縁膜RB及び埋め戻し絶縁膜3を突き抜けて半導体基板1まで達する不純物は少ない。その結果、セレクトゲートトランジスタのドレイン側において、アクティブエリアAA間の半導体基板1の不純物濃度を低くすることができる。その後は周知の方法により、シリサイド層9、ビット線コンタクトCBを形成し、本実施形態の半導体記憶装置が完成する。第3実施形態図16a~図16cは、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図16a~図16cは、図14a~図14cにそれぞれ対応する。図14cの構成では、セレクトゲート電極12下が空隙AG1にて貫通される構成について説明したが、図16cに示すように、セレクトゲート電極12下の空隙AG1が埋め込み絶縁膜3にて分断されるようにしてもよい。この構造は、図10に示すウェットエッチングの条件を調整することにより形成できる。第4実施形態図17a~図17cは、第4実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図17a~図17cは、図14a~図14cにそれぞれ対応する。図14bおよび図14cの構成では、メモリセルとセレクトゲートトランジスタの電荷蓄積層6間に空隙AG3が形成する方法について説明したが、メモリセルとセレクトゲートトランジスタの電荷蓄積層6間の空隙AG3がカバー絶縁膜10にて埋め込まれるようにしてもよい。この時、ビット線方向DBのメモリセル間の間隔に比べてメモリセルとセレクトゲートトランジスタの間隔は広くなっている。このため、メモリセル間の空隙AG2はカバー絶縁膜10にて埋め込まれないが、メモリセルとセレクトゲートトランジスタとの間の空隙AG3はカバー絶縁膜10にて埋め込まれるように、カバー絶縁膜10のカバレッジ条件を設定することができる。ここで、メモリセルとセレクトゲートトランジスタの電荷蓄積層6間の空隙AG3がカバー絶縁膜10にて埋め込まれることになり、セレクトゲートトランジスタ及びメモリセルのフリンジ容量が増えることになる。その結果、例えば、読み出し動作時において、メモリセルとセレクトゲートトランジスタとの間のアクティブ領域に電界が伝わり易くなることにより低抵抗化することができる。その結果、読み出しマージンを増大させることができる。第5実施形態図18は、第5実施形態に係る不揮発性半導体記憶装置のメモリセルおよびセレクトゲートトランジスタの概略構成を示す斜視図である。図1の構成では、制御ゲート電極8およびセレクトゲート電極12下に潜るようにしてトレンチ2に沿って連続して空隙AG1を形成し、セレクトゲートトランジスタのドレイン領域間において埋め戻し絶縁膜RBにて空隙AG1を埋め戻す方法について説明した。一方、図18に示すように、セレクトゲートトランジスタのドレイン領域間に空隙AG1が到達しないようにしつつ、制御ゲート電極8およびセレクトゲート電極12下に潜るようにしてトレンチ2に沿って連続して空隙AG1を形成してもよい。図19は、第5実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。図20は、図19の空隙AG1の形成時のレジストパターンの配置方法を示す平面図である。図21は図19のA-A線に沿った断面である。図21において、ビット線方向DBにおけるセレクトゲートトランジスタのドレイン領域間は埋め込み絶縁膜3で埋められている。なお、この埋め込み絶縁膜3の上面は半導体基板1の上面より低くても高くても良い。図20において、空隙AG1を形成する前に、セレクトゲート電極SG1、SG2間を覆うレジストパターンREを半導体基板1上に形成する。そして、トレンチTCに埋め込まれている埋め込み絶縁膜を除去することにより、空隙AG1を形成する。例えば、図9a~図9cの工程の後、セレクトゲートトランジスタのドレイン側を覆うレジストパターンREを半導体基板1上に形成する。そして、図10a~図10cの工程において、埋め込み絶縁膜3の一部をトレンチ2に沿って除去することにより、電荷蓄積層6間に空隙AG1を形成する。この時、セレクトゲート電極12下においては、セレクトゲートトランジスタのソース側からエッチングが進行し、セレクトゲートトランジスタのドレイン側からはエッチングが進まない。このため、空隙AG1がセレクトゲートトランジスタのドレイン側に到達する前に、埋め込み絶縁膜3のエッチングを止めることにより、セレクトゲートトランジスタのドレイン側に空隙AG1が形成されるのを防止することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。