シリコンオンインシュレータ基板の埋め込み酸化物層上のシリコン層と、前記シリコン層の最上面から前記シリコン層の中に延びる前記シリコン層中のトレンチであって、前記埋め込み酸化物層までは延びない、前記トレンチと、前記埋め込み酸化物層と前記トレンチの底部との間にあってこれらに隣接する、前記シリコン層中のドープ領域であって、第一ドープ領域は第一ドーパント濃度にドープされる、前記ドープ領域と、第二ドーパント濃度にドープされた、前記トレンチの底部内の第一エピタキシャル層と、第三ドーパント濃度にドープされた、前記トレンチ中の前記第一エピタキシャル層上の第二エピタキシャル層と、を含む構造体であって、前記第三ドーパント濃度は前記第一および第二ドーパント濃度より高く、前記第一ドーパント濃度は前記第二ドーパント濃度よりも高い、前記構造体。前記ドープ領域、前記第一エピタキシャル層、および前記第二エピタキシャル層は、全て同じドーパント型でドープされる、請求項1に記載の構造体。前記ドープ領域および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は第二の反対ドーパント型でドープされる、請求項1に記載の構造体。前記ドープ領域および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である、請求項1に記載の構造体。前記第二エピタキシャル層の上方領域中にあって前記第二エピタキシャル層の最上面に隣接する、第四ドーパント濃度にドープされたさらなるドープ領域であって、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記さらなるドープ領域、をさらに含む、請求項1に記載の構造体。i前記ドープ領域、前記さらなるドープ領域、前記第一エピタキシャル層、および前記第二エピタキシャル層が全て同じドーパント型でドープされるか、またはii前記ドープ領域、前記さらなるドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は第二の反対ドーパント型でドープされるか、またはiii前記ドープ領域、前記さらなるドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である、請求項5に記載の構造体。シリコンオンインシュレータSOI基板の埋め込み酸化物層上のシリコン層と、前記シリコン層中のチャネル領域の相反対側にある第一および第二突合せSOI接合分離体と、前記第一突合せSOI接合分離体と前記第二突合せSOI接合分離体との間の前記シリコン層の最上面上にあるゲート誘電体層と、前記ゲート誘電体層上のゲート電極と、を包含する電界効果トランジスタであって、前記突合せSOI接合分離体の各々は、前記シリコン層の最上面から前記シリコン層の中に延びる前記シリコン層中のトレンチであって、前記埋め込み酸化物層までは延びない、前記トレンチと、前記埋め込み酸化物層と前記トレンチの底部との間にありこれらに隣接する、前記シリコン層中のドープ領域であって、第一ドープ領域は第一ドーパント濃度にドープされる、前記ドープ領域と、第二ドーパント濃度にドープされた、前記トレンチの底部内の第一エピタキシャル層と、第三ドーパント濃度にドープされた、前記トレンチ中の前記第一エピタキシャル層上の第二エピタキシャル層と、を含み、前記第三ドーパント濃度は前記第一および第二ドーパント濃度より高く、前記第一ドーパント濃度は前記第二ドーパント濃度よりも高く、前記第一および第二突合せSOI接合分離体の前記ドープ領域および前記第二エピタキシャル層は全て同じドーパント型でドープされ、前記第一突合せSOI接合分離体と前記第二突合せSOI接合分離体との間の前記シリコン層のボディ領域は第二の反対ドーパント型でドープされる、前記電界効果トランジスタ。前記第一および第二突合せSOI接合分離体の前記第一エピタキシャル層は、前記第一ドーパント型でドープされる、請求項7に記載の電界効果トランジスタ。前記第一および第二突合せSOI接合分離体の前記第一エピタキシャル層は、前記第二ドーパント型でドープされる、請求項7に記載の電界効果トランジスタ。前記第一および第二突合せSOI接合分離体の前記第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である、請求項7に記載の電界効果トランジスタ。前記ゲート電極の下側にあって、前記第一突合せSOI接合分離体の前記第一エピタキシャル層に隣接する第一ソース/ドレイン延長部と、前記ゲート電極の下側にあって、前記第一突合せSOI接合分離体の前記第二エピタキシャル層に隣接する第二ソース/ドレイン延長部と、をさらに含み、前記第一および第二ソース/ドレイン延長部は、前記第一ドーパント型でドープされる、請求項7に記載の電界効果トランジスタ。前記第一突合せSOI接合分離体の前記第二エピタキシャル層中の第一ソース/ドレイン領域であって、前記第一ソース/ドレイン領域は第四ドーパント濃度にドープされ、前記第二エピタキシャル層の最上面に隣接しており、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記第一ソース/ドレイン領域と、前記第二突合せSOI接合分離体の前記第二エピタキシャル層中の第二ソース/ドレイン領域であって、前記第二ソース/ドレイン領域は前記第四ドーパント濃度にドープされ、前記第二エピタキシャル層の最上面に隣接しており、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記第二ソース/ドレイン領域と、をさらに含む、請求項7に記載の電界効果トランジスタ。前記ゲート電極の下側にあって、前記第一ソース/ドレイン領域に隣接する第一ソース/ドレイン延長部と、前記ゲート電極の下側にあって、前記第二ソース/ドレイン領域に隣接する第二ソース/ドレイン延長部と、をさらに含み、前記第一および第二ソース/ドレイン延長部は、前記第一ドーパント型にドープされる、請求項12に記載の電界効果トランジスタ。前記第一および第二突合せSOI接合分離体の前記第一エピタキシャル層、および前記第一および第二突合せSOI接合分離体の前記第二エピタキシャル層は、各々独立して、シリコンを含有し、且つi他のIV族原子を含まないか、またはiiゲルマニウムを含むか、またはiii炭素を含む、請求項7に記載の電界効果トランジスタ。シリコンオンインシュレータ基板の埋め込み酸化物層上にシリコン層を設けるステップと、前記シリコン層中に、前記シリコン層の最上面から前記シリコン層の中に延びるトレンチをエッチングするステップであって、前記トレンチは前記埋め込み酸化物層までは延びない、前記エッチングするステップと、前記シリコン層中にドープ領域を形成するため、前記トレンチの底部の下側の前記シリコン層の中にドーパント種をイオン注入するステップであって、第一ドープ領域は第一濃度にドープされる、前記注入するステップと、第一エピタキシャル堆積を行って、前記トレンチの底部内に、第二濃度にドープされた第一エピタキシャル層を形成するステップと、第二エピタキシャル堆積を行って、前記トレンチ中の前記第一エピタキシャル層上に、第三濃度にドープされた第二エピタキシャル層を形成するステップと、を含む方法であって、前記第三濃度は前記第一および第二濃度より高く、前記第一濃度は前記第二濃度よりも高い、前記方法。前記ドープ領域を前記イオン注入するステップの後、前記ドープ領域が前記埋め込み酸化物層に隣接する、請求項15に記載の方法。前記ドープ領域を前記イオン注入するステップの後、前記第一エピタキシャルシリコン層を形成するステップの前は、前記ドープ領域は前記埋め込み酸化物層に隣接せず、前記ドープ領域を少なくとも700°Cの温度に加熱するステップであり、前記加熱するステップ後に前記ドープ領域が前記埋め込み酸化物層に隣接する、前記加熱するステップ、を含む、請求項15に記載の方法。i前記ドープ領域、前記第一エピタキシャル層、および前記第二エピタキシャル層が全て同じドーパント型でドープされるか、またはii前記ドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は第二の反対ドーパント型でドープされるか、またはiii前記ドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は正味ゼロにドープされるかまたは真性である、請求項15に記載の方法。第四ドーパント濃度にドープされたさらなるドープ領域を形成するため、前記第二エピタキシャル層の上方領域中にドーパント種をイオン注入するステップであって、前記さらなるドープ領域は前記第二エピタキシャル層の最上面から前記第二エピタキシャル層の中に、前記第二エピタキシャル層の厚さよりは小さい距離だけ延び、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記イオン注入するステップ、をさらに含む、請求項15に記載の方法。i前記ドープ領域、前記さらなるドープ領域、前記第一エピタキシャル層、および前記第二エピタキシャル層が全て同じドーパント型でドープされるか、またはii前記ドープ領域、前記さらなるドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は第二の反対ドーパント型でドープされるか、またはiii前記ドープ領域、前記さらなるドープ領域、および前記第一エピタキシャル層は第一ドーパント型でドープされ、前記第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である、請求項15に記載の方法。前記第一エピタキシャルシリコン層および前記第二エピタキシャル層は、各々独立して、シリコンを含有し、且つi他のIV族原子を含まないか、またはiiゲルマニウムを含むか、またはiii炭素を含む、請求項15に記載の方法。前記シリコン層中に前記トレンチをエッチングするステップの前に、前記シリコン層の最上面上にゲート誘電体層を形成するステップと、前記ゲート誘電体層の最上面にゲート電極を形成するステップ、をさらに含む、請求項15に記載の方法。前記ゲート誘電体層および前記ゲート電極を形成するステップの後、前記シリコン層中に前記トレンチをエッチングするステップの前に、前記ゲート電極の両側の前記シリコン層の中にソース/ドレイン延長部をイオン注入するステップであって、前記ソース/ドレイン延長部は前記ゲート電極の下側に延び、前記ゲート電極の下側の前記シリコン層のチャネル領域によって隔てられ、前記ソース/ドレイン延長部は前記第一ドーパント型でドープされる、前記イオン注入するステップ、をさらに含む、請求項22に記載の方法。前記第二エピタキシャル層を形成するステップの後、前記ゲート電極の両側の前記第二エピタキシャル層の上方領域中に第四ドーパント濃度にドープされたソース/ドレインをイオン注入するステップであって、前記ソース/ドレインは前記第一ドーパント型でドープされ、前記ソース/ドレインは前記第二エピタキシャル層の最上面から前記第二エピタキシャル層の中に前記第二エピタキシャル層の厚さより小さな距離だけ延びだし、前記第四ドーパント濃度は前記第三ドーパント濃度より高い、前記イオン注入するステップ、をさらに含む、請求項22に記載の方法。前記ゲート誘電体層および前記ゲート電極を形成するステップの後、前記シリコン層中に前記トレンチをエッチングするステップの前に、前記ゲート電極の両側の前記シリコン層の中にソース/ドレイン延長部をイオン注入するステップであって、前記ソース/ドレイン延長部は前記ゲート電極の下側に延び、前記ゲート電極の下側の前記シリコン層のチャネル領域によって隔てられ、前記ソース/ドレイン延長部は前記第一ドーパント型でドープされる、前記イオン注入するステップ、をさらに含む、請求項24に記載の方法。しかしながら、FETのサイズを低減する必要性と相まって、この絶縁の本来的性質が、FET間の漏損および短チャンネル効果などFET中に望ましくない影響を生じさせ得る。このため、当該技術分野ではこれらの欠陥および欠点をなくすことが望まれている。本発明の第一態様は、シリコンオンインシュレータ基板の埋め込み酸化物層上のシリコン層と、シリコン層の最上面から該シリコン層の中に延びるシリコン層中のトレンチであって、埋め込み酸化物層までは延びない、該トレンチと、埋め込み酸化物層とトレンチの底部との間にあってこれらに隣接する、シリコン層中のドープ領域であって、第一ドープ領域は第一ドーパント濃度にドープされる、該ドープ領域と、第二ドーパント濃度にドープされた、トレンチの底部内の第一エピタキシャル層と、第三ドーパント濃度にドープされた、トレンチ中の第一エピタキシャル層上の第二エピタキシャル層と、を含む構造体である。上記第三ドーパント濃度は第一および第二ドーパント濃度より高く、第一ドーパント濃度は第二ドーパント濃度よりも高い。本発明の第二態様では、第一態様に記載の本発明のドープ領域、第一エピタキシャル層、および第二エピタキシャル層が、全て同じドーパント型でドープされる。本発明の第三態様では、第一態様に記載の本発明のドープ領域および第一エピタキシャル層は第一ドーパント型でドープされ、第二エピタキシャル層は第二の反対ドーパント型でドープされる。本発明の第四態様では、第一態様に記載の本発明のドープ領域および第一エピタキシャル層は第一ドーパント型でドープされ、第二エピタキシャル層は、正味ゼロにドープされるかまたは真性である。本発明の第五態様は、第二エピタキシャル層の上方領域中にあって第二エピタキシャル層の最上面に隣接する、第四ドーパント濃度にドープされたさらなるドープ領域をさらに含む第一態様に記載の本発明であって、第四ドーパント濃度は第三ドーパント濃度より高い。本発明の第六態様は、iドープ領域、さらなるドープ領域、第一エピタキシャル層、および第二エピタキシャル層が全て同じドーパント型でドープされるか、またはiiドープ領域、さらなるドープ領域、および第一エピタキシャル層は第一ドーパント型でドープされ、第二エピタキシャル層は第二の反対ドーパント型でドープされるか、またはiiiドープ領域、さらなるドープ領域、および第一エピタキシャル層は第一ドーパント型でドープされ、第二エピタキシャル層は正味ゼロにドープされるかまたは真性である、第五態様に記載の発明である。本発明の第七態様は、シリコンオンインシュレータSOI基板の埋め込み酸化物層上のシリコン層と、シリコン層中のチャネル領域の相反対側にある第一および第二突合せSOI接合分離体と、第一突合せSOI接合分離体と第二突合せSOI接合分離体との間のシリコン層の最上面上にあるゲート誘電体層と、ゲート誘電体上のゲート電極と、を包含する電界効果トランジスタである。上記各突合せSOI接合分離体は、シリコン層の最上面から該シリコン層の中に延びるシリコン層中のトレンチであって、埋め込み酸化物層までは延びない、該トレンチと、埋め込み酸化物層とトレンチの底部との間にありこれらに隣接する、シリコン層中のドープ領域であって第一ドープ領域は第一ドーパント濃度にドープされる、該ドープ領域と、第二ドーパント濃度にドープされた、トレンチの底部内の第一エピタキシャル層と、第三ドーパント濃度にドープされた、トレンチ中の第一エピタキシャル層上の第二エピタキシャル層と、を含む。第三ドーパント濃度は第一および第二ドーパント濃度より高く、第一ドーパント濃度は第二ドーパント濃度よりも高く、第一および第二突合せSOI接合分離体のドープ領域および第二エピタキシャル層は全て同じドーパント型でドープされ、第一突合せSOI接合分離体と第二突合せSOI接合分離体との間のシリコン層のボディ領域は第二の反対ドーパント型でドープされる。本発明の第八態様は、シリコンオンインシュレータ基板の埋め込み酸化物層上にシリコン層を設けるステップと、シリコン層中に、シリコン層の最上面からシリコン層の中に延びるトレンチをエッチングするステップであって、このトレンチは埋め込み酸化物層までは延びない、該エッチングするステップと、シリコン層中にドープ領域を形成するため、トレンチの底部の下側のシリコン層の中にドーパント種をイオン注入するステップであって、第一ドープ領域は第一濃度にドープされる、該注入するステップと、第一エピタキシャル堆積を行って、トレンチの底部内に第二濃度にドープされた第一エピタキシャル層を形成するステップと、第二エピタキシャル堆積を行って、トレンチ中の第一エピタキシャル層上に、第三濃度にドープされた第二エピタキシャル層を形成するステップと、を含む方法である。第三濃度は第一および第二濃度より高く、第一濃度は第二濃度よりも高い。本発明のこれらのおよび他の態様を以下に説明する。本発明の特徴は添付の特許請求の範囲に示されている。しかしながら、以下の例示的な実施形態の詳細な説明を参照し添付の図面と併せ読めば、本発明自体を最善に理解できよう。用語ドーピング濃度dopingconcentrationは、正味ドーピング濃度として定義され、正味ドーピング濃度は、|NA-ND|で定義され、このNAはアクセプタ原子の濃度であり、NDはドーナー原子の濃度である。アクセプタ原子はシリコンSiをP型にドープする。ホウ素Bは、P型ドーパントの一例である。ドーナー原子はシリコンをN型にドープする。リンPおよびヒ素AsはN型ドーパントの例である。シリコンに関し、用語真性は、PまたはN型ドーパント種を含まない、すなわちNA=0およびND=0のシリコンとして定義される。従って、真性のシリコン層と、正味ドーピングゼロの、すなわちNA≠0且つND≠0で、|NA-ND|=0のシリコン層とは区別されるべきである。用語正味ドーピング型netdopingtypeは、より高い濃度のドーパント種のドーパント型であると定義される。NA>NDの場合、シリコンはP型に正味ドープされ、NA<0で、ND≠0またはND=0である。ND>NAの場合、シリコンはN型に正味ドープされ、ND<0で、NA≠0またはNA=0である。用語エピタキシャルシリコンepitaxialsiliconは、エピタキシャル層中に他のIV族元素を含まない。用語エピタキシャルシリコンゲルマニウムepitaxialsilicongermaniumは、エピタキシャル層中にゲルマニウムGe原子を含容する。用語エピタキシャル炭化ケイ素epitaxialsiliconcarbideは、エピタキシャル層中に炭素C原子を含容する。エピタキシャル層は、ベース層の結晶格子がエピタキシャル層中に連続する、ベース単結晶層上に形成される層であるSOI基板は、上方の単結晶シリコン層と、これも単結晶シリコンとすることが可能な支持シリコン基板との間に、例えば酸化ケイ素SiO2などのアモルファス埋め込み酸化物BOX:buriedoxideを含む。SOI技術において、nチャネルFETNFETが、pチャネルFETPFETに隣接して作製される場合、相隣接するデバイス例、NFETとPFETは、トレンチ分離体デバイスがその中に作製される上方シリコン層の最上面からSOI基板のBOX層まで延びる、酸化ケイ素などの誘電体材料で充填されたトレンチによって、相互に電気的に絶縁される。トレンチ分離体は、隣接するデバイスの間のボディ間漏えいを防止する。PFETが別のPFETに隣接して作製されるまたは、NFETが別のNFETに隣接して作製される場合、相隣接するデバイスは、デバイスがその中に作製される上方シリコン層の最上面からSOI基板の埋め込み酸化物層まで延びる、これらデバイスのソース/ドレインS/D:source/drainによって、相互に電気的に絶縁することができる。相隣接するデバイスの間のボディ間漏えいを防止するためには、これらのソース/ドレイン自体が埋め込み酸化物層に隣接しているかこれはハード突合せSOI接合分離と呼ばれる、あるいはソース/ドレインの空乏領域が埋め込み酸化物層に隣接しているかこれはソフト突合せSOI接合分離と呼ばれるする必要がある。しかして、相隣接するデバイスは、共通のソース/ドレインを共有するだけでなく、この共通のソース/ドレインがデバイス分離の役割を果たす。これは、各デバイスに対し必要なシリコン面積の大幅な削減を可能にし、これにより、デバイス密度およびデバイス性能すなわち速度を増加させる。しかしながら、突合せSOI接合分離体が、FETチャネル長がソースおよびドレイン接合部の空乏層の幅と同じ桁であるデバイスに使われると、短チャネル効果が大きな問題になる。チャネル長とは、上方シリコン層の最上面と平行に測定された、FETのゲート下のソースとドレインとの間の距離である。空乏の幅は、ゲート下でチャネル長と同じ方向に測定される。短チャネル効果には、ドレイン誘導性バリア低下および突き抜け現象、表面錯乱、速度飽和、衝突イオン化、並びに、チャネルの短い電子ドリフト領域および短縮されたチャネル長による閾値電圧Vtの低下に起因する、ホットエレクトロン効果が含まれる。突合せSOI接合分離デバイスにおける短チャネル効果は、埋め込み酸化物層の近辺に到達するため通常使用される深いイオン注入の側方向後記で定義する錯乱に起因する。イオン注入が深いほど、側方向錯乱の確率が高くなる。図1において、SOI基板100は、埋め込み誘電体層115によって支持基板110から隔てられたシリコン層105を含む。一例において、シリコン層105は単結晶シリコンである。PFETに対し、シリコン層105は、ドープなしまたは軽度にドープされたN型である。NFETに対し、シリコン層105は、ドープなしまたは軽度にドープされたP型である。一例において、シリコン層105のドーパント濃度は、約1E17atm/cm3~約1E19atm/cm3である。一例において、シリコン層105は真性である。一例において、基板110は単結晶シリコンである。一例において、埋め込み誘電体層115はSiO2BOXである。シリコン層105は厚さT1を有し、一例において、T1は約40nm~約100nmである。長さおよび幅を含め水平方向は、最上面130に平行な方向として定義される。深さを含め垂直方向は、水平方向に直角な方向として定義される。側方向は、水平および垂直成分両方を含んだベクトル方向を有する方向として定義される。図1には3つのゲート120が示されている。各ゲート120は、シリコン層105の最上面130上に形成されたゲート誘電体層125、およびゲート誘電体層125上に形成されたゲート電極135を含む。ゲート電極135の両側の側壁に、随意的な誘電体側壁スペーサ140が形成される。一例において、ゲート電極135は、ドープされたまたはドープなしの多結晶シリコン、金属、またはこれらの層の組み合わせを含む。一例では、ゲート誘電体層130は、SiO2、窒化ケイ素Si3N4、またはこれらの組み合わせを含む。一例において、ゲート誘電体層130は、高K誘電率材料を含み、その例には、以下に限らないが、Ta2O5、BaTiO3、HfO2、ZrO2、Al2O3などの金属酸化物、HfSixOyまたはHfSixOyNzなどの金属ケイ酸塩、およびこれらの層の組み合わせが含まれる。ある高K誘電体材料は、約10の比誘電率を有する。一例において、ゲート誘電体層130は、約0.5nm~約1.5nmの厚さである。ゲート電極135は距離D1だけ隔てられており、一例では、D1は約80nm~約260nmである。スペーサ140は、ブランケット共形層を堆積し、その後で反応性イオンエッチングRIE:reactiveionetchで、垂直面上の共形層を除去せずにまたは部分的に除去しながら、水平面から共形層を除去することによって作製することができる。また、図1には、随意的なソース/ドレイン延長部145が示されている。S/D延長部は、スペーサ形成の前に、ドーパント種の、角度を取った最上面130に対し90°より小さい角度でイオン注入によって形成される。PFETに対しドーパント種はP型であり、NFETに対しドーパント種はN型である。一例において、ソース/ドレイン延長部のドーパント濃度は、約1E20atm/cm3~約3E20atm/cm3である。ソース/ドレイン延長部145は距離D2だけシリコン層の中に延びている。一例では、D2は約10nm~約20nmである。図2Bにおいて、トレンチ150は、例えばRIEによって、ゲート電極120およびスペーサ140に対して選択的に、シリコンをエッチングして、シリコン層105の中に食刻される。あるいは、ゲート電極120もしくはスペーサ140またはその両方は、RIEの間保護層で保護しておくこともできる。図2の例において、トレンチ150は、埋め込み誘電体層115までは延びておらず、底部152と埋め込み誘電体層115の最上面153との間にシリコン層105の領域151が介在する。望ましくは、トレンチ150は埋め込み誘電体層115までは延びていない。これは、後のドーピング処理で、埋め込み誘電体層115がドーピングもしくは損傷またはその両方を受け、しかして、相隣接するボディの間に電流パスを生じさせて埋め込み誘電体層を電気的に漏えい性にし、あるいは、さらには埋め込み誘電体層を突き抜けて基板110への電流漏えいパスを生成するのを防止するためである。領域151は厚さT2を有し、一例において、T2は約10nm~約20nmである。図2Bではトレンチ底部152は平らであるが、これらは図2Aのように丸めることができ、トレンチ150Aは丸みのある底部152Aを有する。図3において、ドーパント種Xのイオン注入が行われ、埋め込み誘電体層115に隣接するドープ領域155が形成される。PFETに対しドーパント種XはP型であり、NFETに対しドーパント種XはN型である。あるいは、図4に示されるように、イオン注入域は、埋め込み誘電体層115に隣接されない。後工程で行われる約700°を上回る熱アニーリングステップまたは加熱が、ドーパント種の熱拡散によってイオン注入ドープ領域155Aを拡張し、埋め込み誘電体層115に隣接させる。再述するが、イオン注入を埋め込み酸化物層115に隣接するまで拡張しない理由は、上記で説明したように埋め込み酸化物層115が電気的に漏えい性になるのを回避するためである。熱アニーリングは、X種のイオン注入の直後、または後続のステップで実施することができる。また、後記で説明するエピタキシャル堆積など、後続の工程の温度および時間によっては、ドープ領域155Aを拡張する目的ための別個の熱アニーリングは不要となり得る。PFETに対し、ドープ領域155または図4の155AはP型にドープされ、NFETに対し、ドープ領域155または図4の155AはN型にドープされる。一例において、ドープ領域155のドーパント濃度は、約1E18atm/cm3~約5E19atm/cm3である。図5において、トレンチ150中のドープ領域155上に、エピタキシャル層160が形成される。エピタキシャル層160は、エピタキシャルシリコンSi、エピタキシャルシリコンゲルマニウムすなわち、ゲルマニウムドープされたシリコンSiGe、またはエピタキシャル炭化ケイ素すなわち、炭素ドープされたシリコンSiCとすることができる。SiGeは、シリコン層105に圧縮応力を加え、一方、SiCはシリコン層105に引張応力を加えることになる。エピタキシャルSiはほぼ応力なしとなろう。PFETまたはNFETに対し、エピタキシャル層160を、軽度ドープのP型、軽度ドープのN型、正味ゼロドープ、または真性とすることができる。エピタキシャル層160のドーピング濃度は、ドープ領域155の濃度より低い。エピタキシャル層160は厚さT3を有し、一例では、T3は約10nm~約20nmである。一例において、エピタキシャル層160のドーパント型は、シリコン層105と同じであり、エピタキシャル層160のドーパント濃度は、シリコン層105の濃度とほぼ同じである。一例において、エピタキシャル層160のドーパント型はシリコン層105の反対型であり、エピタキシャル層160のドーパント濃度はシリコン層105の濃度とほぼ同じか、または真性すなわち、堆積状態でドープなしである。一例において、エピタキシャル層160のドーパント濃度は約5E17atm/cm3~約5E18atm/cm3である。図6において、トレンチ150中のエピタキシャル層160上にエピタキシャル層165が形成される。エピタキシャル層165は、エピタキシャルシリコンSi、エピタキシャルシリコンゲルマニウムSiGe、またはエピタキシャル炭化ケイ素SiCとすることができる。SiGeは、シリコン層105に圧縮応力を加え、一方、SiCはシリコン層105に引張応力を加えることになる。エピタキシャルSiはほとんど応力なしとなろう。PFETに対し、エピタキシャル層165はP型にドープされ、NFETに対し、エピタキシャル層165はN型にドープされる。エピタキシャル層165のドーピング濃度は、エピタキシャル層160およびドープ領域155より高い。エピタキシャル層165は厚さT4を有し、一例では、T4は約30nm~約50nmである。一例において、エピタキシャル層165のドーパント濃度は、約12E20atm/cm3~約4E20atm/cm3である。エピタキシャル層165の最上面166は、基本的にシリコン層105の最上面130と共平面であることが望ましい。ただし、最上面166は、最上面130より上に張り出すことも、またはそれ以下に低くすることも可能である。図7において、ドーパント種Yの随意的イオン注入が実施され、随意的ソース/ドレイン170が形成される。PFETに対し、ドーパント種YはP型であり、NFETに対し、ドーパント種YはN型である。ソース/ドレイン170のドーピング濃度は、エピタキシャル層165、エピタキシャル層160、およびドープ領域155の濃度より高い。一例において、ソース/ドレイン170のドーパント濃度は、約1E20atm/cm3~約2.5E20atm/cm3である。Y種イオン注入の深さD3は、作製加工の過程におけるドーパント種の全ての熱拡散熱収支と呼ばれるの後で、ソース/ドレイン170とドープ領域155との間に、軽度に例えば、約1E19atm/cm3より低く正味ドープされた領域を残すのに十分なほど浅くしておく必要がある。図8は、本発明のある実施形態による、熱収支および作製後の、相隣接するPFETのドーピング濃度プロフィールの断面図である。図8において、PFET175は、図7のソース/ドレイン170からの第一領域170A、翼部145Aを有する図7のソース/ドレイン延長部145と融合したエピタキシャル層165からの第二領域165A、図7のエピタキシャル層160からの第三領域160A、および図7のイオン注入ドープ領域155からの第四領域155Bを含む。第一領域170A、第二領域165A、第三領域160A、および第四領域155Bの積層は、突合せSOI接合分離体180を構成し、PFET175のソース/ドレインは主として第一領域170Aであり、ソース/ドレイン延長部は翼部145Aである。PFET175のチャネルは、ボディ190のチャネル領域185である。エピタキシャル層165Aの形成ステップ図6参照と、図8に示された構造体の形成ステップとの間で、随意的なアニールを実施することができる。一例において、この随意的アニールは、少なくとも約1000°Cの高速熱アニールRTA:rapidthermalannealである。実施する場合、このアニールは、本発明の実施形態の熱収支に取り入れられる。PFET175は、1軽度ドープの例えば、約1E19atm/cm3より低いNドープシリコン層105中への、P型ソース/ドレイン延長部145イオン注入図1参照、2トレンチ155の底部を通してのシリコン層105中へのP型イオン注入図3参照、3真性のエピタキシャルシリコン堆積図5の160を参照、4Pドープエピタキシャルシリコン堆積図7の165を参照、および5P型ソース/ドレインイオン170注入図7参照を用いた作製工程を反映している。第一領域170A、第二領域165A、および第四領域155Bは、P型にドープされる。第三領域はN型の真性であり、ボディ190およびチャネル領域185はN型である。第一領域170A中のドーパント濃度は、第二領域165A、第三領域160A、および第四領域155Bのドーパント濃度よりも高い。第二領域165A中のドーパント濃度は、第三領域160A、および第四領域155Bのドーパント濃度よりも高い。第四領域155B中のドーパント濃度は、第三領域160Aのドーパント濃度よりも高い。図8の例において、第一領域170Aのドーパント濃度は約2E20atm/cm3である。第二領域165Aのドーパント濃度は、約1E20atm/cm3~約5E19atm/cm3であり、シリコン層105中への深さが増すほど濃度は低くなる。第四領域155Bのドーパント濃度は約5E18atm/cm3~約2E19atm/cm3である。第三領域160A、ボディ190、およびチャネル領域195のドーパント濃度は、約5E17atm/cm3~約5E18atm/cm3である。シリコン層105の厚さは約80nmであり、チャネル長は約30nmである。図8の例において、第三領域160A中の低いドーパント濃度この層のドーパント濃度は、第一領域から第四領域の中で最低であるによって、短チャネル効果は、排除されないまでも低減される。これは、本発明の突合せSOI接合分離処理によって、第三領域160Aがソース/ドレイン空乏層にP型ドーパント種をいっさい提供しないので、ソース/ドレインの空乏層の幅が増大しないことによる。第一、第二、および第四領域のドーパント型が同じである例において、第三領域のドーパント濃度は、いかなる有意な量のP型ドーパントをも供給せず、従ってソース/ドレインの空乏層の幅をいかなる有意な程度にも増大しないほどに低い例えば、空乏層の幅の増加は約10よりも小さい。第一、第二、および第四領域170A、165A、および155Bのドーパント型が同じ正味ドーパント型であり、第三領域160Aおよびボディ190の正味ドーパント型は同じドーパント型であるが、第一、第二および第四のドーピング型と反対である事例において、相隣接するボディ190の間で測定された抵抗Rは、第一例で約1E9オーム/ミクロンより大きく、第二例では約1E11より大きいことが観察された。これは隣接するボディ間に電流漏えいがないことを示している。これは予期されなかった結果である。というのは、図8を見れば分かるように、相隣接するPFET175のボディ190は共有する第三領域160Aで繋がっているからである。従って、当業者は、ボディ190と第三領域160Aとは同じ型にドープされているので、対応する共有の第三領域160Aを介して隣接するボディ190からの電流の流れを予期するであろう。しかし、観察結果はそうならなかった。相隣接するボディ190の間で共有第三領域160Aを介する電流の流れはほとんどないという、逆のことが観察された。デバイス技術コンピュータ支援設計TCAD:TechnologyComputerAidedDesign解析に基づけば、PFETに対しては、第三領域160Aは、電子が枯渇してあたかもP型の如く作用し、NFETに対しては、第三領域160Aは、正孔が枯渇してあたかもN型の如く作用すると考えられる。TCADによる追求が行われ、本発明の実施形態により作製された実際のデバイスが、上記のような予想外に低いボディ間電流漏えいを有することが観察された。図8は例示的なPFETを示しているが、前述の図8の解説中に出てくる全てのPをNに置き換えれば、図8はNFETを表すことになろう。表Iは、本発明の諸実施形態による、突合せSOI接合分離体、および突合せSOI接合分離体を用いたNFETおよびPFETに使用可能な、ドーピング濃度とドーパント型とのさまざまな組み合わせを示す。表中の記号、、oおよび-は、→→o→-の順でドーパント濃度が低下することを表し、PはP型ドーパントを表し、NはN型ドーパントを表す。なお、表I中に表されたどの真性についても正味ゼロドーピングすなわち、NおよびP型ドーパントの濃度が等しいによる代替が可能である。当然ながら、ドーピング濃度は正味ドーピング濃度|NA-ND|であるとはいっても、第一、第二、第三、第四領域およびシリコン層中に許容可能な合計濃度NANDには限界がある。シリコン層105に対しては、NANDが約1E19atm/cm3以下であることが望ましい。第四領域155Bに対しては、NANDが約5E19atm/cm3以下であることが望ましい。第三領域160Aに対しては、NANDが約5E19atm/cm3以下であることが望ましい。以上述べたように、本発明の諸実施形態は、突合せSOI接合分離体の両側の領域の間、または相隣接するFETのボディの間に優れた電気絶縁性を維持しながら、低減されたチャネル長にスケーリングを、付随するスケーリング起因性の短チャネル効果なしに可能にする、突合せSOI接合分離構造体およびデバイス、並びに突合せSOI分離体およびデバイスを作製する方法を提供する。前述の本発明の諸実施形態の説明は、本発明の理解のために提示されている。当然のことながら、本発明は、本明細書に記載した特定の実施形態に限定されるものでなく、当業者には自明であろうが、本発明の範囲から逸脱することなく、さまざまな修改、再構成および代替を行うことが可能である。従って、添付の特許請求の範囲は、本発明の真の趣旨および範囲内に含まれるかかる全ての修改および変更を網羅することが意図されている。