複数のワード線と複数の相補ビット線との交差部に設けられた複数のメモリセルであって、各々は、前記ワード線が選択されたときに、前記ビット線の電位に応じたビットを記憶する、または、前記ビット線を記憶したビットに応じた電位とさせるメモリセルと、前記複数の相補ビット線を第1電位にプリチャージするとともに、外部回路から初期化信号が入力されたとき、前記相補ビット線のうち一方を前記第1電位に維持し、前記相補ビット線のうち他方を第2電位として、前記複数のワード線を選択する制御回路と、を具備することを特徴とするSRAM回路。前記制御回路は、前記初期化信号が入力されたとき、前記相補ビット線のうち一方における前記第1電位を論理反転し、前記第2電位として、前記相補ビット線のうち他方に供給する第1の論理回路を含むことを特徴とする請求項1に記載のSRAM回路。前記制御回路は、前記初期化信号が入力されたとき、前記相補ビット線と前記第1電位の給電線とを非接続にしてプリチャージを中断させる第2の論理回路と、前記相補ビット線のうち一方を前記第1の論理回路の入力端に接続させ、前記第1の論理回路の出力端を前記相補ビット線のうち他方に接続させる第3の論理回路と、を含むことを特徴とする請求項2に記載のSRAM回路。ところで、この技術では、メモリセルを再設計する必要があるだけでなく、メモリセルを構成するトランジスター数が増加するので、メモリセルのサイズが大きくなって、単位面積当たりの記憶容量が減少する。このため、コストの上昇を招きやすい、といった欠点がある。本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、コストの上昇を抑えつつ、比較的短時間で初期化を完了することが可能なSRAM回路を提供することにある。上記目的を達成するために本発明に係るSRAM回路は、複数のワード線と複数の相補ビット線との交差部に設けられた複数のメモリセルであって、各々は、前記ワード線が選択されたときに、前記ビット線の電位に応じたビットを記憶する、または、前記ビット線を記憶したビットに応じた電位とさせるメモリセルと、前記複数の相補ビット線を第1電位にプリチャージするとともに、外部回路から初期化信号が入力されたとき、前記相補ビット線のうち一方を前記第1電位に維持し、前記相補ビット線のうち他方を第2電位として、前記複数のワード線を選択する制御回路と、を具備することを特徴とする。本発明によれば、初期化信号が入力されたときに、相補ビット線のうち、他方について、プリチャージした第1電位から第2電位ビットに応じた電位となった上で、ワード線が選択されるので、アドレスを順に変化させる構成と比較して、比較的短時間で初期化を完了することできる。また、メモリセルを変更する必要がないので、コスト上昇を抑えることもできる。本発明において、前記制御回路は、前記初期化信号が入力されたときに、前記相補ビット線のうち一方における前記第1電位を論理反転し、前記第2電位として、前記相補ビット線のうち他方に供給する第1の論理回路を含む構成としても良い。この構成によれば、第1の論理回路としては、初期化が指示されたときにインバータとして機能する論理回路を用いることができる。この構成において、前記制御回路は、前記初期化信号が入力されたときに、前記相補ビット線と前記第1電位の給電線とを非接続にしてプリチャージを中断させる第2の論理回路と、前記相補ビット線のうち一方を前記第1の論理回路の入力端に接続させ、前記第1の論理回路の出力端を前記相補ビット線のうち他方に接続させる第3の論理回路と、を含む態様としても良い。以下、図面を参照しながら、本発明に係る一実施形態について説明する。図1は、実施形態に係るSRAM回路1の構成を示す図である。この図に示されるように、SRAM回路1は、メモリセルアレイ10および制御回路20を有する。メモリセルアレイ10には、本実施形態においてm本のワード線12が図において左右方向に沿って設けられ、n組の相補的な関係にあるビット線14L、14Rが、上下方向に沿って設けられている。メモリセル100は、m本のワード線12とn本のビット線14R14Lとの交差に対応してマトリクス状に配列している。なお、m、nは、いずれも自然数である。ここで、図1においてマトリクスの行ロウについて、上から順に0、1、...、m-1行と表記している。同様にマトリクスの列カラムについて、左から順に0、1、...、n-1列と表記している。メモリセル100自体については、例えば図2に示されるように、n-MOS型のトランジスター111、112と、NOT回路インバータ113、114からなるフリップフロップ回路とを含む周知の6MOS型である。なお、便宜的に、NOT回路113の入力端NOT回路114の出力端をノードLと表記し、NOT回路114の入力端NOT回路113の出力端をノードRと表記している。図1の制御回路20において、ロウデコーダ30は、メモリセルアレイ10のロウ側を制御するものである。詳細には、ロウデコーダ30は、書込時または読出時に、ロウアドレスAdrをデコードして、指定されたロウに対応する選択信号をHレベルとする。ここで、書込は、信号/WrがLローレベルときに指示され、読出は、信号/RdがLレベルときに指示される。なお、信号/Wr、/Rd、ロウアドレスAdrや、後述するカラムアドレスAdc、同じく後述するリセット信号/Rstの取り込みは、信号/Csの立ち上がりエッジで指定される。また、これらの信号は、図示省略した外部回路から供給される。ロウデコーダ30から出力される各選択信号は、各ロウに対応してそれぞれ設けられるOR回路32の一方の入力端に供給されて、OR回路32による論理和信号がワード線12に供給される構成となっている。また、ロウデコーダ30は、読出および書込以外の期間において、ビット線14L、14Rのプリチャージをローアクティブで指示する信号/Preを出力する。この信号/Preは、OR回路34における一方の入力端に供給される。制御回路20において、カラムデコーダ40は、書込時または読出時に、カラムアドレスAdcをデコードして、指定されたカラムへの選択信号をHレベルとする。カラムデコーダ40から出力される各選択信号は、各カラムに対応してそれぞれ設けられるOR回路41における一方の入力端に供給される。本実施形態において、すべてのメモリセル100に対する初期化は、上記外部回路から供給されるリセット信号/Rstによりローアクティブで指示される。フリップフロップ回路FF60は、当該リセット信号/Rstを、信号/Csの立ち上がりエッジで取り込んで信号/Rstfとして出力する。タイミング調整回路70は、信号/Rstfを遅延させるとともに論理演算することによって、信号Rstp、Rstwをそれぞれ生成する。なお、タイミング調整回路70の構成については後述する。タイミング調整回路70による出力信号のうち、信号Rstpは、OR回路34における他方の入力端に供給されるとともに、OR回路41における他方の入力端に各カラムにわたって共通に供給される。信号Rstwは、OR回路32における他方の入力端に、各ロウにわたって共通に供給される。アクセス部50は、各カラムに対応して設けられ、それぞれ書込回路52と読出回路54とを内包する。このうち、書込回路52は、書込時において、カラムで書き込むべきデータに応じて相補的な論理レベルの信号を端子a、bに出力するものである。また、読出回路54は、読出時において、端子a、bに供給された相補的な論理レベルをデータに変換して出力するものである。各カラムにおいて、アクセス部50の端子aは、NOT回路42の入力端とn-MOS型のトランジスター43Rの一端とに接続されている。一方、各カラムにおいて、アクセス部50の端子bは、NOT回路42の出力端とともに、n-MOS型のトランジスター43Lの一端に接続されている。一方、OR回路41の出力端は、トランジスター43L、43Rの共通ゲートにそれぞれ接続されている。トランジスター43Lの他端は、ビット線14Lの一端と、p-MOS型のトランジスター44Lのドレインと、p-MOS型のトランジスター45のソースまたはドレインの一方とにそれぞれ接続されている。同様に、トランジスター43Rの他端は、ビット線14Rの一端と、p-MOS型のトランジスター44Rのドレインと、トランジスター45のソースまたはドレインの他方とにそれぞれ接続されている。トランジスター44L、44R、45のゲートには、OR回路34による出力信号が各カラムにわたって共通に供給されている。また、トランジスター44L、44Rのソースは、それぞれHレベルに保たれた給電線にそれぞれ接続されている。これにより、OR回路34の出力信号がLレベルとなったときに、ビット線14L、14Rのすべてが第1電位のHレベルにプリチャージされる構成となっている。図3は、タイミング調整回路70の一例を示す回路図である。この図に示されるように、タイミング調整回路70は、NOT回路710、712、732と、遅延回路711、730、731と、AND回路715、735と、を有する。NOT回路710は、フリップフロップ回路60から出力される信号/Rstfを論理反転し、信号Aとして出力する。遅延回路711、730、731は、それぞれバッファ回路を多段接続したものであり、このうち、遅延回路730は、信号Aを時間t1だけ遅延させて信号Bとして出力する。遅延回路711およびNOT回路712は、信号Aを時間t2だけ遅延させるとともに論理反転して信号aとして出力し、同様に、遅延回路731およびNOT回路732は、信号Bを時間t3だけ遅延させるとともに論理反転して信号bとして出力する。AND回路715は、信号Aと信号aとの論理積を求めて信号Rstpとして出力する。同様に、AND回路735は、信号Bと信号bとの論理積を求めて信号Rstwとして出力する。次に、実施形態に係るSRAM回路1の動作について説明する。図4は、SRAM回路1における初期化の動作を示すタイミングチャートである。この図に示されるように、リセット信号/RstがLレベルとなってSRAM回路1の初期化が外部回路によって指示されると、当該リセット信号/Rstは、信号/Csの立ち上がりエッジで取り込まれて、信号/Rstfとなり、タイミング調整回路70に供給される。タイミング調整回路70に供給された信号/Rstfは、NOT回路710によって論理反転されて信号Aとなる。信号Bは、遅延回路730によって時間t1だけ信号Aを遅延させたものとなる。ここで、本実施形態において、遅延時間t2、t3については、遅延時間t1との関係において、次式を満たすように設定されている。t3<t2-t1このため、信号A、Bの順番に立ち上がる信号をそれぞれ論理反転して遅延させた信号a、bについては、図に示されるように、信号b、aの順番で立ち下がる。したがって、信号Rstp、Rstwについては、この順番で立ち上がり、この順番と逆の順番で立ち下がる。また、遅延時間t2については、信号/Csの1周期よりも短くなるように設定される。このため、信号Rstwが、立ち上がってから立ち下がるまでの期間が、信号/Csの周期内に収まっている。次に、このような順番で論理レベルが変化する信号Rstp、Rstwに対して、タイミング調整回路70よりも後段の部分がどのように変化するかについて説明する。まず、初期化を実行する前段階について説明する。この前段階とは、リセット信号/Rstが信号/Csによってフェッチされる前の段階である。このため、信号Rstp、RstwがいずれもLレベルである。また、この初期化は、信号/Wrによる書込や信号/Rdによる読出が行われないときに実行される。このため、信号/Preは、アクティブのLレベルであり、また、ロウデコーダ30による選択信号、および、カラムデコーダ40による選択信号のいずれもLレベルである。この前段階では、OR回路34の出力信号がLレベルであるので、各カラムにおいてトランジスター44L、44R、45がオンする結果、各カラムにおいてビット線14L、14Rは、Hレベルにプリチャージされる。一方で、OR回路41の出力信号がLレベルであるので、トランジスター43L、43Rがオフする結果、ビット線14Lの一端はNOT回路42の出力端から電気的に切り離され、ビット線14Rの一端はNOT回路42の入力端から切り離される。続いて、リセット信号/Rstが信号/Csによってフェッチされたとき、上述したように信号Rstp、Rstwのうち、信号RstpがHレベルになる。このため、OR回路34の出力信号がHレベルに遷移する。これにより、各カラムにおいて、トランジスター44L、44R、45がオフするので、ビット線14L、14RはHレベルの給電線から電気的に切り離されて非接続状態となり、プリチャージが中断される。これにより、OR回路34が第2の論理回路として機能する。また、各カラムではOR回路41の出力信号がHレベルになるので、トランジスター43L、43Rがオンする。これにより、各カラムにおいてビット線14Lの一端はNOT回路42の出力端に電気的に接続され、ビット線14Rの一端はNOT回路42の入力端に接続される。これにより、OR回路41が第3の論理回路として機能する。一方、各カラムにおいてNOT回路42は、プリチャージされたビット線14RのHレベルを論理反転して、Lレベルを第2電位としてビット線14Lに供給する。これにより、NOT回路42が第1の論理回路として機能する。各カラムにおいてビット線14Lは、図4の実線で示されるように、プリチャージレベルのHレベルからLレベルに変化する一方、各カラムにおいてビット線14Rは、同図の破線で示されるように、プリチャージレベルのHレベルを維持する。そして、信号Rstp、Rstwのうち、次に信号RstwがHレベルになる。信号RstwがHレベルになると、各ロウにおけるOR回路32の出力信号は、ロウデコーダ30の出力とは無関係に一斉にHレベルとなる。このため、すべてのメモリセル100においては、トランジスター111、112がオンする。このとき、各カラムにおいてビット線14LはLレベルであり、ビット線14RはHレベルであるから、各メモリセル100においては、ノードLにはLレベルが書き込まれ、ノードRにはHレベルが書き込まれる。これにより、メモリセル100における記憶状態がすべて初期化されることになる。それぞれがHレベルとなった信号Rstp、Rstwのうち、信号RstwがLレベルに変化する。信号RstwがLレベルになると、各ロウのOR回路32の出力信号も再びLレベルになるので、すべてのメモリセル100においては、トランジスター111、112がオフする。このため、メモリセル100においては、ノードLがLレベルに、ノードRがHレベルに、それぞれ初期化された状態が確定する。そして、信号Rstp、Rstwのうち、次に信号RstpがLレベルになる。このため、OR回路34の出力信号はLレベルに変化するとともに、各カラムにおいて、OR回路41の出力信号がLレベルになる。このため、トランジスター44L、44R、45がオンするとともに、各カラムにおいてトランジスター43L、43Rがオフするので、各カラムにおいてビット線14L、14Rは、再びHレベルにプリチャージされることになる。なお、書込と読出との動作について簡単に説明する。信号/Wrによって書込が指示されたとき、ロウデコーダ30は、信号/PreをHレベルにするとともに、ロウアドレスAdrで指定されるロウの選択信号をHレベルにする。これにより、プリチャージが中断されるとともに、当該ロウのワード線12がHレベルになって、トランジスター111、112がオンになる。一方、カラムデコーダ40は、カラムアドレスAdcで指定されるカラムの選択信号をHレベルとする。これにより、当該カラムのトランジスター43L、43Rがオンになる。一方、当該カラムに対応する書込回路52は、書き込むべきデータに応じて端子a、bを相補的な論理レベルとする。例えば書込回路52は書き込むべきデータが1であれば、端子aをLレベルとし、端子bをHレベルとする一方、書き込むべきデータが0であれば、端子aをHレベルとし、端子bをLレベルとする。これによって、当該データは、ロウアドレスAdrで指定されたロウとカラムアドレスAdcで指定されたカラムとの交差に対応するメモリセル100のノードL、Rに書き込まれることになる。信号/Rdによって読出が指示されたとき、ロウデコーダ30およびカラムデコーダ40は、書込時と同様に動作する。これにより、ロウアドレスAdrで指定されたロウとカラムアドレスAdcで指定されたカラムとの交差に対応するメモリセル100においては、ノードLがビット線14Lに接続され、ノードRがビット線14Rに接続される。このとき、当該カラムに対応する読出回路54は、端子a、bの差動電位に基づくデータを出力する。例えば読出回路54は、端子aがLレベルであり、端子bがHレベルであれば、データとして1を出力する一方、端子aがHレベルであり、端子bがLレベルであれば、データとして0を出力する。これにより、当該メモリセル100に記憶されたデータが読み出されることになる。本実施形態に係るSRAM回路1による効果について言及する前に、従来の比較例で初期化を実行する場合の問題点について説明する。図5は、従来のSRAM回路その1の構成を示す図である。この図に示される構成において初期化を実行するには、全メモリセルに対してデータの0または1を書き込まなければならない。このためには、全アドレスを順番に走査する必要があるので、初期化に長時間を要する、といった問題がある。図6は、従来のSRAM回路その2におけるメモリセルの構成を示す図である。この図に示される構成においては、ローアクティブのリセット信号/Rstによってpチャネル型のトランジスター115がオンして、すべてのメモリセル100においてノードLが強制的にLレベルノードRがHレベルに初期化される。しかしながら、この構成では、メモリセルに7個のトランジスターが必要となるので、チップサイズが大きくなる、従来のメモリセルを流用できないチップの再設計が必要となる、といった問題がある。図7は、従来のSRAM回路その3の構成を示す図である。この図に示される構成においては、各カラムに設けられる読出回路54の出力がリセットされる。詳細には、メモリセルから読み出された相補的な論理レベルが読出回路54によってデータとして出力される際に、当該データを、フリップフロップ回路82は、リセット信号/Rstの指示がLレベルとなったときに強制的にリセットするとともに、出力イネーブル信号/OeがLレベルのときに、リセットしたフリップフロップ回路82の出力信号をバッファ84が出力する、というものである。ただし、この構成では、バッファ84から出力されるデータが、見掛け上、リセットされただけであって、メモリセル100の記憶内容が初期化されているわけではない。これらの比較例に対して本実施形態にあっては、リセット信号/Rstを信号/Csの立ち下がりにより取り込んだ信号/Rstfに基づき、信号Rstp、Rstwを生成し、このうち、信号Rstpによって、各カラムでのプリチャージを中断させるとともに、ビット線14LをLレベルとし、次に、信号Rstwによって全ワード線12をHレベルにして、ビット線14LのLレベルをノードLに、ビット線14RのHレベルをノードRにそれぞれ書き込んで、記憶内容を初期化する。このため、本実施形態によれば、メモリセルアレイ10に変更を加えることなく、リセット信号で全メモリセル100の記憶内容を一斉に初期化することができる。また、本実施形態では、プリチャージされたビット線14RのHレベルを、リセット時においてNOT回路42によって論理反転して、ビット線14Lに供給する構成となっている。このため、本実施形態においてリセット時には、実質的に各カラムのビット線14Lだけを駆動すれば良いので、ビット線14L、14Rのすべてを駆動する構成と比較して、駆動不足に陥ってしまう状況を回避することが容易となる。さらに、本実施形態では、タイミング調整回路70は、信号Rstp、Rstwの変化が信号/Csの1サイクル内で完結するように生成しているので、SRAM回路1の初期化を短時間で完了することができる。なお、実施形態では、メモリセルアレイ10における全部のメモリセル100についてリセットする構成としたが、複数に分割したブロックを単位としてリセットする構成としても良いし、分割したブロックを順番にリセットする構成としても良い。また、特定のロウおよびカラムに対応した一部のメモリセル100についてリセットする構成としても良い。一部のメモリセル100についてリセットする場合には、リセットするメモリセル100のロウに対応して信号Rstwを供給するとともに、リセットするメモリセル100のカラムに対応して信号Rstpを供給する構成とすれば良い。実施形態では、初期化の際にビット線14LをLレベルとし、ビット線14RをHレベルとしたが、これとは反対に、ビット線14LをHレベルとし、ビット線14RをLレベルとしても良い。