基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、前記半導体層と交差するように形成されたソース電極と、前記半導体層と交差するように形成されたドレイン電極とを備え、前記半導体層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している薄膜トランジスタ。前記半導体層の側面のうち、前記ゲート電極が延びる方向に平行な側面は、前記ゲート電極の側面に整合している請求項1に記載の薄膜トランジスタ。前記ソース電極と前記半導体層の間、および前記ドレイン電極と前記半導体層との間には、コンタクト層が設けられている請求項1または2に記載の薄膜トランジスタ。基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、前記半導体層上に形成されたチャネル保護層と、前記チャネル保護層と交差するように形成されたソース電極と、前記チャネル保護層と交差するように形成されたドレイン電極とを備え、前記チャネル保護層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している薄膜トランジスタ。前記チャネル保護層の側面のうち、前記ゲート電極が延びる方向に平行な2つの側面間距離は前記ゲート電極の線幅よりも狭い請求項4に記載の薄膜トランジスタ。前記半導体層の側面のうち、前記ゲート電極が延びる方向に平行な側面は、前記ゲート電極の側面に整合している請求項4または5に記載の薄膜トランジスタ。前記半導体層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している請求項4から6のいずれかに記載の薄膜トランジスタ。前記ソース電極と前記半導体層の間、および前記ドレイン電極と前記半導体層との間には、コンタクト層が設けられている請求項4から7のいずれかに記載の薄膜トランジスタ。近年、電子機器を軽量化するため、ガラス基板に代え、ガラス基板よりも軽いプラスチック基板を用いて液晶表示装置を製造することが試みられている。しかしながら、プラスチック基板の寸法は、製造プロセス中に大きく変化し、その変化量もプロセスによって変動するため、実用化の上で大きな支障をきたしている。プラスチック基板の主面に平行な方向に関する寸法変化率以下、基板伸縮率と称する。は、製造プロセス中の処理温度やプラスチック基板が吸収する水分の量によって強く影響される。例えば、温度による基板伸縮率は、ガラス基板の場合3~5ppm/°Cであるのに対し、プラスチック基板の場合は50~100ppm/°Cである。また、プラスチック基板の場合、水分吸収による基板伸縮率は3000ppmにも達する。3000ppmにも達するという基板伸縮率は、製造プロセス中の全工程を経ることによって生じ得る最大値である。本願発明者は、フォトリソグラフィ工程におけるマスクアライメントの実際のズレ量を評価するため、プラスチック基板上に薄膜トランジスタを作製するプロセスを実際に行ない、2つのフォトリソクグラフィー工程間に生じた基板伸縮率を測定した。その結果、マスクアライメントの必要なフォトリソグラフィ工程間で500~1000ppm程度の基板伸縮が発生していることがわかった。このような大きさの基板伸縮が対角5インチのプラスチック基板で生じると、基板サイズは64μm~128μm変動することになる。このような範囲で基板サイズの変動が生じると、従来のアクティブマトリクス基板の製造方法では、正常に動作する薄膜トランジスタを作製できなくなる。本発明者は、図47の従来構造で実現可能なアライメントマージンを評価してみた。図48は、図47の基本構造に対して信号配線105の線幅に相当するアライメントマージンを与えた場合のレイアウトを示している。このレイアウトをもとに、図47の従来構造を持つアクティブマトリクス基板対角5インチで対応可能な基板伸縮量を計算機シミュレーションにより求めた。その結果を下記の表1に記載する。表1からわかるように、例えば画素ピッチが250μmの画素を有するアクティブマトリクス基板では、±14μm以下のアライメントマージンしか得ることができない。この程度のアライメントマージンでは、220ppm以下の基板伸縮率にしか対応できない。以上のことからわかるように、従来の構成を採用する限り、プラスチック基板を用いてアクティブマトリクス基板を製造することはできず、衝撃に弱く、軽量化の困難なガラス基板を用いてアクティブマトリクス基板を製造するしかない。本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、プラスチック基板のように伸縮率の大きな基板を用いても、アライメントズレに起因する問題が生じないアクティブマトリクス基板およびその製造方法を提供することにある。本発明の他の目的は、プラスチック基板上に薄膜トランジスタアレイを集積したアクティブマトリクス基板を提供することにある。本発明の更に他の目的は、上記アクティブマトリクス基板を用いて製造した表示装置を提供することにある。本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、絶縁膜を介して前記走査配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線上の走査信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の画素電極とを備えたアクティブマトリクス基板であって、各画素電極、および、これに対応する薄膜トランジスタは、導電部材によって相互接続されており、前記画素電極および前記導電部材は、それぞれ、隣接する異なる走査配線と交差している。本発明による他のアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、複数の補助容量配線と、絶縁膜を介して前記走査配線、補助容量配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の画素電極とと備えたアクティブマトリクス基板であって、各画素電極、および、これに対応する薄膜トランジスタは、導電部材によって相互に接続されており、前記画素電極および前記導電部材は、それぞれ、隣接する異なる走査配線と交差するとともに、また、隣接する異なる補助容量配線とも交差している。本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、複数の補助容量配線と、第1の絶縁膜を介して前記走査配線、補助容量配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の下層画素電極と、第2の絶縁膜を介して前記下層画素電極の上層に配置され、コンタクトホールを介して前記下層画素電極と電気的に接続される複数の上層画素電極と、を備えたアクティブマトリクス基板であって、前記信号配線、前記導電部材、および下層画素電極は、いずれも、同一の導電膜をパターニングすることによって形成され、各画素電極、および、これに対応する薄膜トランジスタは、導電部材によって相互に接続されており、前記下層画素電極および前記導電部材は、それぞれ、隣接する異なる走査配線と交差するとともに、また、隣接する異なる補助容量配線とも交差している。本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、第1の絶縁膜を介して前記走査配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の下層画素電極と、第2の絶縁膜を介して前記下層画素電極の上層に配置され、コンタクトホールを介して前記下層の画素電極と電気的に接続される複数の上層画素電極とを備えたアクティブマトリクス基板であって、前記信号配線、前記導電部材、および下層画素電極は、いずれも、同一の導電膜をパターニングすることによって形成され、前記下層画素電極および上層画素電極によって構成される画素電極、および、これに対応する薄膜トランジスタは、前記導電部材によって相互に接続されており、前記下層画素電極および前記導電部材は、それぞれ、隣接する異なる走査配線と交差している。本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、複数の補助容量配線と、絶縁膜を介して前記走査配線、補助容量配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の下層画素電極と、絶縁膜を介して前記下層の画素電極の上層に配置され、コンタクトホールを介して前記下層画素電極と電気的に接続される複数の上層画素電極とを備えたアクティブマトリクス基板であって、前記信号配線、前記導電部材、および下層画素電極は、いずれも、同一の導電膜をパターニングすることによって形成され、前記下層画素電極および上層画素電極によって構成される画素電極、および、これに対応する薄膜トランジスタは、導電部材によって相互に接続されており、隣接する前記走査配線および前記補助容量配線のうち、一方は前記下層画素電極と交差し、他方は前記導電部材と交差している。ある好ましい実施形態では、前記信号配線から分岐して前記走査配線と交差するソース電極を備え、前記導電部材と前記走査配線との交差部は、前記信号配線と前記走査配線との交差部および前記ソース電極と前記走査配線との交差部で挟まれている。ある好ましい実施形態では、前記信号配線と前記導電部材との間の距離は、前記導電部材と前記ソース電極との間の距離と略等しい。ある好ましい実施形態では、前記薄膜トランジスタのチャネル部が隣合う信号配線のほぼ中央に位置する。ある好ましい実施形態では、前記薄膜トランジスタのチャネル部が前記上層画素電極によって覆われている。ある好ましい実施形態において、各薄膜トランジスタの半導体層は、前記走査配線に対して自己整合的に形成されており、前記信号配線および導電部材は、前記半導体層と交差するように配置されている。ある好ましい実施形態において、前記信号配線および導電部材は、前記半導体層を乗り超えるように配置されており、前記半導体層のチャネル領域は、前記走査配線に対して自己整合的に形成されたチャネル保護層によって覆われている。ある好ましい実施形態において、前記チャネル保護層の側面のうち、前記信号配線および導電部材が延伸する方向に平行な側面は、前記信号配線および導電部材の外側の側面に整合している。ある好ましい実施形態において、前記チャネル保護層の側面のうち、前記走査配線が延伸する方向に対して平行な2つの側面間距離は、前記走査配線の線幅よりも狭い。ある好ましい実施形態において、前記導電部材は、前記導電部材に接続されている画素電極から前記信号配線に対して平行な方向に延長しており、前記導電部材の先端から、前記導電部材に接続された画素電極の反対側の端までの距離が走査配線間隔の1倍より長く、走査配線間隔の2倍未満である。ある好ましい実施形態において、前記信号配線、前記導電部材、および前記画素電極は、いずれも、同一の導電膜をパターニングすることによって形成された導電層を含んでいる。ある好ましい実施形態において、前記信号配線、前記導電部材、および前記画素電極は、いずれも、同一の透明導電膜をパターニングすることによって形成された透明導電層を含んでおり、前記信号配線に含まれる前記透明導電層の上には、遮光性を有する膜が配置されている。ある好ましい実施形態において、前記遮光性を有する膜の電気抵抗率は、前記透明導電層の電気抵抗率よりも低い金属から形成されている。ある好ましい実施形態において、前記走査配線および前記信号配線は、表示領域内において、前記基板の表面に平行な方位に突出する部分を有していない。ある好ましい実施形態において、前記走査配線は遮光性金属から形成されている。ある好ましい実施形態において、前記複数の走査配線の各々は、少なくとも前記薄膜トランジスタが形成される領域において、光を透過し得るスリット状開口部分を有している。ある好ましい実施形態において、前記複数の走査配線の各々は、少なくとも前記薄膜トランジスタが形成される領域において、複数の配線部分に分離されている。ある好ましい実施形態において、前記複数の配線部分の各々の線幅は、前記走査配線を覆うネガ型感光性樹脂層を形成した後、前記基板裏面側から前記基板に光を照射し、それによって前記ネガ型感光性樹脂層の一部を露光するとき、前記光の回折により、前記複数の配線部分上に位置する前記ネガ型感光性樹脂層の実質的に全部を感光させることができる大きさである。ある好ましい実施形態において、前記信号配線に平行な方向に対する前記基板の伸縮率が、前記信号配線に垂直な方向に対する前記基板の伸縮率よりも小さくなるように、前記基板と前記信号配線との間の配置関係が規定されている。ある好ましい実施形態において、前記複数の走査配線は、表示領域よりも外側に延長されており、各走査配線の延長部の長さは走査配線ピッチよりも大きい。ある好ましい実施形態において、前記画素電極上にカラーフィルタが形成されている。ある好ましい実施形態において、前記基板は、プラスチックから形成されている。本発明によるアクティブマトリクス基板は、プラスチック基板と、前記プラスチック基板上に形成された第1の走査配線と、前記プラスチック基板上に形成され、前記第1の走査配線に対して平行に配置された第2の走査配線と、前記プラスチック基板上に形成され、前記第2の走査配線に対して平行に配置された第3の走査配線と、絶縁膜を介して前記第1から第3の走査配線と交差する信号配線と、前記第1の走査配線を横切る第1の画素電極と、前記第2の走査配線を横切る第2の画素電極と、前記第2の走査配線に対して自己整合的に形成された第1の薄膜トランジスタと、前記第3の走査配線に対して自己整合的に形成された第2の薄膜トランジスタとを備え、前記第1の画素電極は、前記第2の走査配線を横切る第1の導電部材によって前記第1の薄膜トランジスタに接続され、前記第2の画素電極は、前記第3の走査配線を横切る第2の導電部材によって前記第2の薄膜トランジスタに接続されている。本発明の表示装置は、上記いずれかの記載のアクティブマトリクス基板と、前記アクティブマトリクス基板に対向する基板と、前記アクティブマトリクス基板と前記対向基板との間に位置する光変調層とを備えている。本発明の携帯型電子装置は、前記表示装置を備えていることを特徴とする。本発明によるアクティブマトリクス基板の製造方法は、基板上に複数の走査配線を形成する工程と、前記走査配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第1のレジストマスクを前記走査配線の上方に形成する工程と、前記半導体層のうち前記第1のレジストマスクによって覆われていない部分を除去し、薄膜トランジスタの半導体領域として機能する部分を含む線状半導体層を前記走査配線に対して自己整合的に形成する工程と、前記第1のレジストマスクを除去する工程と、前記線状半導体層を覆うように導電膜を堆積する工程と、第2のレジストマスクを用いて前記導電膜をパターニングすることにより、前記走査配線と交差する信号配線および画素電極を形成するとともに、前記画素電極から前記信号配線に平行に延長し、前記画素電極が交差している走査配線に隣接する走査配線と交差する導電部材を形成し、更に、前記線状半導体層をパターニングすることにより、前記信号配線および導電部材の下方に前記薄膜トランジスタの半導体領域を形成する工程とを包含する。ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第2のレジストマスクとして、前記信号配線および導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜および線状半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜のうち、前記レジストパターンの相対的に薄い部分に覆われていた部分をエッチングし、前記信号配線および前記導電部材を形成する工程とを包含する。本発明による他のアクティブマトリクス基板の製造方法は、基板上に複数の走査配線を形成する工程と、前記走査配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第1のレジストマスクを前記走査配線の上方に形成する工程と、前記半導体層のうち前記第1のレジストマスクによって覆われていない部分を除去し、薄膜トランジスタの半導体領域として機能する部分を含む線状半導体層を前記走査配線に対して自己整合的に形成する工程と、前記第1のレジストマスクを除去する工程と、前記線状半導体層を覆うように透明導電膜を堆積する工程と、前記透明導電膜上に遮光膜を堆積する工程と、第2のレジストマスクを用いて前記遮光膜および透明導電膜をパターニングすることにより、前記走査配線と交差する信号配線および画素電極を形成するとともに、前記画素電極から前記信号配線に平行に延長し、前記画素電極が交差している走査配線に隣接する走査配線と交差する導電部材を形成し、更に、前記線状半導体層をパターニングすることにより、前記信号配線および導電部材の下方に前記薄膜トランジスタの半導体領域を形成する工程と、ネガ型感光性樹脂材料を前記基板上に塗布する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ネガ型感光性樹脂材料を露光した後、現像することにより、非感光部分を除去し、ブラックマトリクスを形成する工程とを包含する。ある好ましい実施形態においては、前記ネガ型感光性樹脂材料を露光する際、前記走査配線および遮光膜が形成されていない領域を透過する光を用いて、前記信号配線、導電部材、および薄膜トランジスタの半導体領域の上に位置する前記ネガ型感光性樹脂材料を感光し、それよって、前記画素電極が形成されていない領域を前記ブラックマトリクスによって覆う。ある好ましい実施形態においては、前記遮光膜のうち、前記ブラックマトリクスによって覆われてない部分をエッチングし、前記画素電極上に透光領域を形成する。ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第2のレジストマスクとして、前記信号配線および導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜および線状半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜のうち、前記レジストパターンの相対的に薄い部分に覆われていた部分をエッチングし、前記信号配線および前記導電部材を形成する工程とを包含する。本発明によるアクティブマトリクス基板の製造方法は、基板上に複数の走査配線を形成する工程と、前記走査配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上にチャネル保護層を形成する工程と、前記チャネル保護層上に第1のポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記第1のポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第1のレジストマスクを前記走査配線の上方に形成する工程と、前記チャネル保護層のうち前記第1のレジストマスクによって覆われていない部分を除去し、前記走査配線の線幅よりも狭い線幅を有するチャネル保護層を前記走査配線に対して自己整合的に形成する工程と、前記チャネル保護層および半導体層を覆うようにコンタクト層を堆積する工程と、前記コンタクト層上に第2のポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記第2のポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第2のレジストマスクを前記走査配線の上方に形成する工程と、前記コンタクト層および半導体層のうち前記第2のレジストマスクによって覆われていない部分を除去し、線状コンタクト層、および薄膜トランジスタの半導体領域として機能する部分を含む線状半導体層を前記走査配線に対して自己整合的に形成する工程と、前記第2のレジストマスクを除去する工程と、前記線状コンタクト層を覆うように導電膜を堆積する工程と、第3のレジストマスクを用いて前記導電膜をパターニングすることにより、前記走査配線と交差する信号配線および画素電極を形成するとともに、前記画素電極から前記信号配線に平行に延伸し、前記画素電極が交差している走査配線に隣接する走査配線と交差する導電部材を形成し、更に、前記線状コンタクト層、チャネル保護層、および半導体層をパターニングすることにより、前記信号配線および導電部材の下方に前記チャネル保護膜で上面が部分的に覆われた前記薄膜トランジスタの半導体領域を形成する工程とを包含する。ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第3のレジストマスクとして、前記信号配線および導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜、線状コンタクト層、線状チャネル保護層、および線状半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングし、前記信号配線および前記導電部材を分離して形成する工程とを包含する。本発明によるアクティブマトリクス基板の製造方法は、基板上に複数の走査配線を形成する工程と、前記走査配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上にチャネル保護層を形成する工程と、前記チャネル保護層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第1のレジストマスクを前記走査配線の上方に形成する工程と、前記チャネル保護層のうち前記第1のレジストマスクによって覆われていない部分を除去し、チャネル保護層を前記走査配線に対して自己整合的に形成する工程と、前記チャネル保護層および半導体層を覆うようにコンタクト層を堆積する工程と、前記コンタクト層を覆うように導電膜を堆積する工程と、第2のレジストマスクを用いて、前記導電膜をパターニングすることにより、前記走査配線と交差する信号配線および画素電極を形成するとともに、前記画素電極から前記信号配線に沿って延伸し、前記画素電極が交差している走査配線に隣接する走査配線と交差する導電部材を形成し、更に、前記コンタクト層、チャネル保護層、および半導体層をパターニングすることにより、前記信号配線および導電部材の下方に前記チャネル保護膜で上面が覆われた前記薄膜トランジスタの半導体領域を形成する工程とを包含する。ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第2のレジストマスクとして、前記信号配線および導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜、コンタクト層、チャネル保護層、および半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングし、前記信号配線および前記導電部材を分離して形成する工程とを包含する。ある好ましい実施形態においては、前記コンタクト層の形成前に、裏面露光法により、前記半導体層を前記走査配線に対して自己整合的に形成する。ある好ましい実施形態においては、前記レジストパターンの相対的に薄い部分を除去した後、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングする際、前記半導体層の露出部分をエッチングし、前記チャネル保護層の下方に薄膜トランジスタの半導体領域を残す。本発明による更に他のアクティブマトリクス基板の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜上に第1導電膜を形成する工程と、前記第1導電膜および前記半導体膜をパターニングすることにより、複数の信号配線、複数の画素電極、および各画素電極から前記信号配線に沿って延びる導電部材を形成するとともに、前記信号配線と前記導電部材との間の領域に位置する前記半導体膜は除去しないで残す工程と、前記基板上に絶縁膜を形成する工程と、前記絶縁膜上に第2導電膜を形成する工程と、前記第2導電膜をパターニングすることにより、前記信号配線、画素電極および導電部材と交差する複数の走査配線を形成するとともに、前記信号配線と前記導電部材との間の領域に位置する前記半導体膜のうち、前記走査配線の下方に位置する部分以外の部分をエッチングする工程とを包含する。好ましい実施形態において、前記第1導電膜および前記半導体膜をパターニングする工程は、前記信号配線、前記画素電極、および前記導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との間の領域を規定する相対的に薄い部分とを有するレジストマスクを形成する工程と、前記第1導電膜および前記半導体膜のうち、前記レジストマスクに覆われていない部分をエッチングする工程と、前記レジストマスクから前記相対的に薄い部分を除去する工程と、前記第1導電膜のうち、前記レジストマスクの前記相対的に薄い部分によって覆われていた部分をエッチングする工程と包含する。アクティブマトリクス基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体層を形成する工程と、前記半導体層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記ゲート電極に整合した第1のレジストマスクを前記ゲート電極の上方に形成する工程と、前記半導体層のうち前記第1のレジストマスクによって覆われていない部分を除去し、薄膜トランジスタの半導体領域として機能する部分を含む半導体層を前記ゲート電極に対して自己整合的に形成する工程と、前記第1のレジストマスクを除去する工程と、前記半導体層を覆うように導電膜を堆積する工程と、第2のレジストマスクを用いて前記導電膜をパターニングすることにより、前記ゲート電極と交差するソース電極およびドレイン電極を形成し、更に、前記半導体層をパターニングすることにより、前記ソース電極およびドレイン電極の下方に前記薄膜トランジスタの半導体領域を形成する工程とを包含する。ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第2のレジストマスクとして、前記ソース電極およびドレイン電極を規定する相対的に厚い部分と、前記ソース電極と前記ドレイン電極との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜および半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜のうち、前記レジストパターンの相対的に薄い部分に覆われていた部分をエッチングし、前記ソース電極およびドレイン電極を形成する工程とを包含する。ある好ましい実施形態において、前記ソース電極は、前記走査配線と交差するように直線状に延びる信号配線の一部であり、前記ドレイン電極は、画素電極から前記信号配線に沿って平行に延びている。本発明による更に他のアクティブマトリクス基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体層を形成する工程と、前記半導体層上にチャネル保護層を形成する工程と、前記チャネル保護層上に第1のポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記第1のポジ型レジスト層を露光した後、現像により、前記ゲート電極に整合した第1のレジストマスクを前記ゲート電極の上方に形成する工程と、前記チャネル保護層のうち前記第1のレジストマスクによって覆われていない部分を除去し、前記チャネル保護層を前記ゲート電極に対して自己整合的に配置する工程と、前記チャネル保護層および半導体層を覆うようにコンタクト層を堆積する工程と、前記コンタクト層上に第2のポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記第2のポジ型レジスト層を露光した後、現像により、前記ゲート電極に整合した第2のレジストマスクを前記ゲート電極の上方に形成する工程と、前記コンタクト層および半導体層のうち前記第2のレジストマスクによって覆われていない部分を除去し、コンタクト層、チャネル保護層、および薄膜トランジスタの半導体領域として機能する部分を含む半導体層を前記ゲート電極に対して自己整合的に形成する工程と、前記第2のレジストマスクを除去する工程と、前記コンタクト層を覆うように導電膜を堆積する工程と、第3のレジストマスクを用いて前記導電膜をパターニングすることにより、前記ゲート電極と交差するソース電極およびドレイン電極を形成し、更に、前記コンタクト層、チャネル保護層、および半導体層をパターニングすることにより、前記ソース電極およびドレイン電極の下方に前記チャネル保護膜で上面が部分的に覆われた前記薄膜トランジスタの半導体領域を形成する工程とを包含する。ある好ましい実施形態において、前記薄膜トランジスタの半導体層を形成する工程は、前記第3のレジストマスクとして、前記ソース電極およびドレイン電極を規定する相対的に厚い部分と、前記ソース電極と前記ドレイン電極との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜、コンタクト層、および半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分に覆われていた部分をエッチングし、前記ソース電極およびドレイン電極を分離して形成する工程とを包含する。ある好ましい実施形態おいて、前記チャネル保護層の幅は前記半導体領域の幅よりも狭く設定される。本発明によるアクティブマトリクス基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体層を形成する工程と、前記半導体層上にチャネル保護層を形成する工程と、前記チャネル保護層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記ゲート電極に整合した第1のレジストマスクを前記ゲート電極の上方に形成する工程と、前記チャネル保護層のうち前記第1のレジストマスクによって覆われていない部分を除去し、前記チャネル保護層を前記ゲート電極に対して自己整合的に配置する工程と、前記チャネル保護層および半導体層を覆うようにコンタクト層を堆積する工程と、前記コンタクト層を覆うように導電膜を堆積する工程と、第2のレジストマスクを用いて前記導電膜をパターニングすることにより、前記ゲート電極と交差するソース電極およびドレイン電極を形成し、更に、前記コンタクト層、チャネル保護層、および半導体層をパターニングすることにより、前記ソース電極およびドレイン電極の下方に前記チャネル保護膜で上面が部分的に覆われた前記薄膜トランジスタの半導体領域を形成する工程とを包含する。ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第2のレジストマスクとして、前記ソース電極およびドレイン電極を規定する相対的に厚い部分と、前記ソース電極と前記ドレイン電極との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜、コンタクト層、および半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングし、前記信号配線および前記導電部材を分離して形成する工程とを包含する。ある好ましい実施形態においては、前記コンタクト層の形成前に、裏面露光法により、前記半導体層を前記ゲート電極に対して自己整合的に形成する。ある好ましい実施形態においては、前記レジストパターンの相対的に薄い部分を除去した後、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングする際、前記半導体層の露出部分をエッチングし、前記チャネル保護層の下方に薄膜トランジスタの半導体領域を残す。本発明の薄膜トランジスタは、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、前記半導体層と交差するように形成されたソース電極と、前記半導体層と交差するように形成されたドレイン電極とを備え、前記半導体層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している。ある好ましい実施形態において、前記半導体層の側面のうち、前記ゲート電極が延びる方向に平行な側面は、前記ゲート電極の側面に整合している。ある好ましい実施形態において、前記ソース電極と前記半導体層の間、および前記ドレイン電極と前記半導体層との間には、コンタクト層が設けられている。本発明による薄膜トランジスタは、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、前記半導体層上に形成されたチャネル保護層と、前記チャネル保護層と交差するように形成されたソース電極と、前記チャネル保護層と交差するように形成されたドレイン電極とを備え、前記チャネル保護層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している。好ましい実施形態において、前記チャネル保護層の側面のうち、前記ゲート電極が延びる方向に平行な2つの側面間距離は前記ゲート電極の線幅よりも狭い。好ましい実施形態において、前記半導体層の側面のうち、前記ゲート電極が延びる方向に平行な側面は、前記ゲート電極の側面に整合している。好ましい実施形態において、前記半導体層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している。好ましい実施形態において、前記ソース電極と前記半導体層の間、および前記ドレイン電極と前記半導体層との間には、コンタクト層が設けられている。本発明のアクティブマトリクス基板によれば、画素電極を薄膜トランジスタに接続するための導電部材が、当該画素電極から離れた位置にある走査配線の位置まで延伸し、走査配線と交差している。このため、走査配線と導電部材との間のアライメントマージンが充分に大きくなり、プラスチック基板のように伸縮率の大きな基板を用いることが可能となる。薄膜トランジスタの半導体層が走査配線ゲート電極上に自己整合的に形成されている場合は、製造に際して、半導体層と走査配線ゲート電極との間のマスクアライメントが不要となるため、基板が大きく伸縮しても、薄膜トランジスタの半導体層と走査配線ゲート電極との間に位置ずれが生じない。薄膜トランジスタの半導体層上にチャネル保護層が設けられている場合、半導体層のチャネル領域が製造プロセス中にエッチングされず、トランジスタ特性のバラツキが防止される。また、チャネル保護層が走査配線ゲート電極に対して自己整合的に形成される場合、チャネル保護層と走査配線ゲート電極との間のマスクアライメントが不要となるため、基板が大きく伸縮しても、チャネル保護層と走査配線ゲート電極との間において位置ずれが生じないという利点がある。走査配線ゲート電極が遮光性金属から形成されていると、裏面露光法を用いて上記の半導体層やチャネル保護層を形成することができる。薄膜トランジスタがブラックマトリクスで覆われていると、外光による薄膜トランジスタのオフ電流リーク増加が抑制される。本発明のアクティブマトリクス基板の製造方法によれば、裏面露光法により、薄膜トランジスタを走査配線上に自己整合的に形成することができるため、基板の伸縮が生じても、薄膜トランジスタと走査配線との間のアライメントズレを問題にする必要が無くなる。また、ソース電極として機能する信号配線、およびドレイン電極として機能する導電部材を走査配線と交差させることが容易なレイアウトを採用しているため、基板の伸縮が大きくても、正常に機能する薄膜トランジスタを形成できる。このため、従来は実現が困難であるとされていたプラスチック基板を用いてアクティブマトリクス基板を製造することが可能になる。本発明の表示装置によれば、上記のアクティブマトリクス基板を備えているため、軽量かつ耐衝撃性に優れたプラスチック基板を用いて表示を行なうことができる。第1の実施形態図1~図3を参照しながら、本発明によるアクティブマトリクス基板の第1の実施形態を説明する。まず、図1を参照する。図1は、本実施形態におけるアクティブマトリクス基板100のレイアウト構成を模式的に示した平面図である。このアクティブマトリクス基板100は、ポリエーテルスルホンPES等のプラスチック材料から形成された絶縁性基板以下、プラスチック基板と称する。1と、プラスチック基板1上に形成された薄膜トランジスタアレイ構造を備えている。プラスチック基板1の上には、複数の走査配線2および信号配線5が互いに直交するように配列されている。走査配線2および信号配線5は、異なるレイヤに属しており、中間レイヤに設けられた絶縁膜によって電気的に絶縁分離されている。図1では、簡明化のため、7本の走査配線2と8本の信号配線5が示されているが、実際には多数の走査配線2および信号配線5が配列されている。走査配線2と信号配線5とが交差する領域には、図1において不図示の薄膜トランジスタが形成されている。この薄膜トランジスタを介して信号配線5と電気的に接続される画素電極14が走査配線2を乗り越えるように配置されている。次に、図2を参照する。図2は、アクティブマトリクス基板100の表示領域の一部を拡大したレイアウト図であり、同一の画素列に属する2つの画素領域を示している。走査配線2を乗り越えるように配置された画素電極14からは、信号配線5に対して平行な方向Y軸方向に導電部材9が長く延伸している。導電部材9は薄膜トランジスタ10のドレイン電極として機能するものであり、画素電極14と薄膜トランジスタ10とを電気的に相互接続する。本実施形態では、各薄膜トランジスタ10を構成する半導体層が走査配線2に対して自己整合的に形成されており、この半導体層を乗り越えるようにして信号配線5および導電部材ドレイン電極9が配置されている。或る任意の薄膜トランジスタ10に接続されるドレイン電極9と、そのドレイン電極9に接続される画素電極14とは、隣接する別々の走査配線2を横切っている。図1および図2に示されている例においては、Y側から-Y側に向かって走査配線2が選択的に順次駆動される場合、先に選択駆動される走査配線2と交差する位置に画素電極14が配置されており、この画素電極14から延びるドレイン電極9は、その次に選択駆動される走査配線2と交差するように配されている。この場合、画素電極14と、これに重なる走査配線2との間で補助容量が形成される。走査配線の駆動方法はY側から-Y側に向かって進行する線順次駆動に限定されず、例えば、Y側から-Y側に向かって進行するインタレース駆動や、-Y側からY側に向かって進行する線順次駆動を採用してもよい。次に、図3a~cを参照する。図3aは、図2のA-A’線断面図であり、図3bは、図2のB-B’線断面図である。図3cは、走査配線2と、その上に位置している薄膜トランジスタ10の半導体層6および7を模式的に示す斜視図である。本実施形態の薄膜トランジスタ10は、図3aに示されるように、下層レベルから順番に、ゲート電極として機能する走査配線2、ゲート絶縁膜4、真性半導体層6、および、不純物添加半導体層7を含む積層構造を有している。本実施形態の真性半導体層6は、ノンドープのアモルファスシリコンから形成されており、不純物添加半導体層7はリンPなどのn型不純物が高濃度にドープされたn微結晶シリコンから形成されている。信号配線5およびドレイン電極9は、それぞれ、コンタクト層として機能する不純物添加半導体層7を介して、半導体層6のソース領域およびドレイン領域と電気的に接続されている。このことから明らかなように、本実施形態では、直線状に延びる信号配線5の一部走査配線2と交差している部分が薄膜トランジスタ10のソース電極8として機能している。図3cに示されるように、半導体層6のうち、ソース領域Sとドレイン領域Dとの間の領域31はチャネル領域として機能し、チャネル領域31の上面には不純物添加半導体層7が存在していない。本実施形態では、チャネルエッチ型のボトムゲート薄膜トランジスタを採用しており、半導体層6のチャネル部の上面は、不純物添加半導体層7を除去する際に、薄くエッチングされている。本実施形態では、半導体層6および7の側面のうち、走査配線2が延びる方向に平行な側面は、走査配線2の側面に整合している。このような構成は、後述するように、裏面露光法を用いて行なう自己整合プロセスによって実現することができる。また、半導体層6および7の他の側面、信号配線5およびドレイン電極9の外側の側面と整合している。このような構成は、後述するように、信号配線5およびドレイン電極9のパターニングと、下層に位置する半導体層6および7のパターニングとを同一マスクを用いて行うことにより実現することができる。なお、本明細書における整合とは、或るレイヤに属するパターンエッジの位置が他のレイヤに属するパターンエッジの位置と完全に一致している場合だけではなく、或る程度ずれている場合を広く含むものとする。このずれは、マスクの合わせずれに起因して生じるものではなく、例えば、共通のマスクレジストマスクなどを用いて複数のレイヤのパターンを順次形成する場合に各レイヤにおけるサイドエッチ量が変化することによって生じ得るものである。以上のことを考慮して、本明細書における整合とは、異なるレイヤに属するパターンがマスクの合わせずれに影響されない配置関係を有している状態を意味するものとする。次に、図2のB-B’線断面図である図3bを参照すると、画素電極14が形成されている領域においても、走査配線2上に半導体層6および7が存在していることがわかる。ただし、画素電極が形成されている領域内における半導体層6および7は、図3cから明らかなように、薄膜トランジスタ10を構成する半導体層6および7からは分離されており、トランジスタ動作を行なうことはない。このため、同一行走査配線に属する画素間でクロストークが生じることはない。本実施形態では、信号配線5、ドレイン電極9、および画素電極14のすべてが1枚の透明電極膜をパターニングすることにより得られた透明導電層から構成され、信号配線5、ドレイン電極9、および画素電極14のすべてが同一レイヤに属している。信号配線5、ドレイン電極9、および画素電極14は、保護絶縁膜11によって覆われ、その上にはカラーフィルタ33が設けられている。再び図2を参照する。画素電極14を薄膜トランジスタ10に接続するドレイン電極9は、前述したように、画素電極14から信号配線5に対して平行に延伸し、ドレイン電極9に接続されるべき薄膜トランジスタ10を選択駆動スイッチングする走査配線2と交差している。このドレイン電極9は、対応する走査配線2以外の走査配線とは交差しないようにレイアウトされている。すなわち、ドレイン電極9の先端図2の-Y方向側の端部と画素電極14の反対側エッジ図2のY方向側の端部との間の距離は、走査配線間隔の1倍より長く、しかも、2倍未満に設定されている。これに対し、従来のアクティブマトリクス基板では、図27a示すように、ドレイン電極9の先端と画素電極14の反対側エッジとの間の距離は、走査配線間隔の1倍以下である。次に、図2を参照しながら、ドレイン電極9および画素電極14の構成をより詳細に説明する。図示されているドレイン電極9は、画素電極14の-X側および-Y側の角部から信号配線5に向かって短く突出した部分接続部15と、接続部15から信号配線5に対して平行な方向-Y側に長く延びる部分延長部16とから構成されている。ドレイン電極9の-Y側端と、ドレイン電極9に接続されている画素電極14の-Y側端との間の距離をドレイン電極9の長さLdと定義すると、ドレイン電極9の長さLdは以下の式1のように示される。Ld=Ppitch-DDgap-Ycon式1ここで、Ppitchは画素ピッチ、DDgapはドレイン電極間ギャップ、Yconは接続部15の幅である。プラスチック基板1上に所定間隔で複数の走査配線2を形成した後、プラスチック基板1が大きく伸縮して実際の走査配線ピッチが予測できない変動を示したとしても、図2に示す構成によれば、信号配線5、ドレイン電極9、および画素電極14をパターニングするとき、これらを走査配線2と確実に交差させるように位置合わせできる。走査配線2とドレイン電極9画素電極14との間のアライメントに必要なマージンは、ドレイン電極9の長さLdを大きくするほど拡がる。画素ピッチPpitchを一定と仮定した場合において、ドレイン電極9の長さLdを大きくするためには、DDgapおよびYconを出きる限り小さくすればよい。しかし、DDgapやYconの下限値は、パターニングを行なう際のフォトリソグラフィおよびエッチング技術によって規定され、限界がある。画素電極14の各々を確実に分離し、また、接続部15の狭小化や切断を回避するには、パターニング工程でのエッチングマージンを充分に確保する必要がある。通常、画素電極間ギャップPPgapは、開口率向上の観点から可能な限り小さく設定されるため、ドレイン電極9の長さLdを最大化するには、ドレイン電極間ギャップDDgapを画素電極間ギャップPPgapに等しい大きさに設定すれば良い。このように設定した場合、下記の式2が成立する。Ld=Ppitch-PPgap-Ycon式2図2では、式2がほぼ成り立つ場合のレイアウトが示されているが、ドレイン電極9の長さLdは、式2で定まる値を有している必要はなく、必要なアライメントマージンを確保できる値を有していれば良い。なお、画素電極14のX軸に沿って測定したサイズYpixは、以下の式3で示される。Ypix=Ppitch-PPgap式3図2の場合、式2および式3から以下の式4が成立する。Ld=Ypix-Ycon式4走査配線2とドレイン電極9画素電極14との間のアライメントマージンΔYは、走査配線2の幅をGwidthとした場合、下記の式5で示される。ΔY=Ld-PPgap-Gwidth式5走査配線2を形成する工程を行なった後、ドレイン電極9画素電極14を形成するためのリソグラフィ工程を行なうまでの間に、プラスチック基板1が伸びるか縮むかがわかっている場合、表示領域内で最も端上端または下端に位置する画素に最も大きなアライメントマージンを与えることが好ましい。図4aは、プラスチック基板1が延びる場合の配置例を示している。図4aの配置例では、表示領域内の-Y側端部に位置する画素の薄膜トランジスタ10および走査配線2がドレイン電極9のエッジ9Eの近傍と重なるようにしている。図4aの場合、プラスチック基板1の延びによって走査配線ピッチが画素ピッチよりも大きくなるため、走査配線2とドレイン電極9との交差部は、Y方向に位置する画素ほど、対応するドレイン電極9のエッジ9Eから離れるようにシフトする。しかし、本実施形態の構成によれば、上記交差部のシフトを吸収する充分なアライメントマージンΔYが与えられるため、表示領域内のY側端部に位置する画素不図示においても、走査配線2とドレイン電極9画素電極14との間で適切な交差が確保される。一方、図4bは、プラスチック基板が縮む場合の配置例を示している。図4bの配置例では、表示領域内の-Y側端部に位置する画素の走査配線2が画素電極14のエッジ14Eの近傍と重なるようにしている。図4bの場合は、基板の収縮によって走査配線ピッチが画素ピッチよりも小さくなるため、走査配線2と画素電極14との交差部は、Y方向に位置する画素ほど、対応する画素電極14のエッジ14Eから離れるようにシフトする。しかし、本実施形態の構成によれば、上記交差部のシフトを吸収する充分なアライメントマージンΔYが与えられるため、表示領域内のY側端部に位置する画素不図示においても、走査配線2とドレイン電極9画素電極14との間で適切な交差が確保される。プラスチック基板1の伸び/縮みのいずれにも対応できるようにするには、図5に示すように、プラスチック基板1の中央部付近で、ドレイン電極9の中央部と走査配線の中心線とをできる限り一致させるようにする。これにより、プラスチック基板1の伸み/縮みのいずれにも対応できるようになる。このときのアライメントマージン±Δyは、以下の式6で表される。±Δy=±ΔY/2-dY式6ここで、dYは露光装置のアライメント精度である。このように、本実施形態で採用するレイアウトによれば、プラスチック基板1の伸縮に伴って走査配線ピッチの増加/減少が生じても、これに対応できる大きなアライメントマージンがあるため、基板上のどこの位置においても薄膜トランジスタ10を作製し、トランジスタ特性や寄生容量の基板内バラツキを低減できる。なお、前述したように、信号配線5、ドレイン電極9、および画素電極14の全ては同一の透明導電膜をパターニングすることによって形成されているため、信号配線5、ドレイン電極9、および画素電極14の配置関係について、アライメントズレを考慮する必要はない。従来のアクティブマトリクス基板では、走査配線2と信号配線5との交差部における寄生容量を低減するため、図49に示すように配線の交差部分にくびれを設けるのが一般的であった。しかし、本実施形態では、図2に示すように表示領域内の走査配線2および信号配線5の側面に凹部や凸部を設けていない構成を採用している。こうすることにより、走査配線2と信号配線5との間でアライメントズレが生じたとしても、薄膜トランジスタ10のゲートドレイン間容量Cgd、オン電流、走査配線信号配線の交差部容量、補助容量などの特性変化を抑えることができる。次に、図6、および図7A~図7Cを参照しながら、アクティブマトリクス基板100の製造方法を詳細に説明する。図6は、主なプロセスステップにおける2つの画素領域を示す平面図であり、図7Aおよび図7Bは、図6のA-A’線断面およびB-B’線断面を示す工程断面図である。まず、図6aおよび図7Aのaに示すように、プラスチック基板1上に複数の走査配線2を形成する。走査配線2は、スパッタ法などを用いて、例えば厚さ200nm程度のタンタルTa膜をプラスチック基板1上に堆積した後、フォトリソグラフィおよびエッチング工程でTa膜をパターニングすることによって得られる。走査配線2のパターンは、上記フォトリソグラフィで用いるマスク第1マスクによって規定される。走査配線2の幅は上記のGwidthで示され、例えば4.0~20μm程度に設定され得る。一方、走査配線2のピッチ走査配線ピッチは、上記のフォトリソグラフィ工程の段階で例えば150~400μm程度に設定され得る。ただし、走査配線ピッチは、その後の製造プロセス工程を経るうちに、プラスチック基板1が熱や水分の影響を受けて伸縮するため、画素電極14などを形成するためのフォトリソグラフィ工程を行なうまでに設定値から500~1000ppm程度は変動してしまう。次に、図7Aのbに示すように、化学気相成長法CVD法により、シリコンナイトライドSiNxからなるゲート絶縁膜厚さ200~500nm程度4をプラスチック基板1上に堆積して走査配線2を完全に覆った後、ノンドープのアモルファスシリコン層真性半導体層、厚さ100~200nm程度6およびPリン等のn型不純物がドープされた不純物添加半導体層厚さ10~50nm程度7をゲート絶縁膜4上に積層する。真性半導体層6は、アモルファスシリコンから形成される代わりに、多結晶シリコンや微結晶シリコン等から形成されても良い。また、半導体層6には微量の不純物が不可避的に混入していてもよい。次に、図7Aのcに示すように、フォトリソグラフィ工程で、不純物添加半導体層7上にポジ型レジスト膜90を塗布した後、プラスチック基板1の裏面側からレジスト膜90に光を照射する裏面露光。このとき、遮光性を有する走査配線2が1種のオプティカルマスクとして機能するため、レジスト膜90のうち走査配線2の真上に位置する部分は露光されず、走査配線2の存在しない領域の上に位置する部分が露光される。この後、現像を行なうことにより、図7Aのdに示すように、走査配線2の平面レイアウトと同様の平面レイアウトを持つレジストマスク90が走査配線2上に形成される。このレジストマスク90を用いて不純物添加半導体層7および真性半導体層6を順次エッチングすることにより、半導体層6および7を走査配線2上に自己整合的に形成することができる図7Ae。図6bは、走査配線2の上に形成された不純物添加半導体層7の上面形状を示しており、不純物添加半導体層7の下層レベルには真性半導体層6および走査配線2が位置している。この段階における半導体層6および7は、画素毎に区分されておらず、走査配線2上を直線ライン状に延びている。なお、露光条件やエッチング条件を調整することにより、走査配線2の幅と半導体層6および7の幅との間に差異を与えることも可能である。本実施形態では、上記の裏面露光法を用いて半導体層のパターニングを行なうため、薄膜トランジスタ10は走査配線2上に配置されることになる図2参照。通常、走査配線を形成した後に薄膜トランジスタのための半導体層を形成する場合、走査配線に対する半導体層パターンのアライメントを高精度で実行する必要があるが、プラスチック基板上では伸縮による位置ズレ大きくなるため、薄膜トランジスタアレイをプラスチック基板上に作製することは実現困難である。これに対し、本実施形態のように裏面露光法を採用すれば、半導体層6のパターンと走査配線2とのアライメントが不要になるため、アライメントマージンを考慮する必要がなくなる。なお、本実施形態の走査配線材料はTaに限定されず、遮光性を有する導電材料であれば良い。遮光性は裏面露光法を採用するために必要である。Ta以外の走査配線材料として、電気抵抗が比較的低く、製造プロセスに対する適合性に優れているという理由から、Al、Mo/Al、TiN/Al/Ti、TaN/Ta/TaN等の積層膜やAl系合金等を好適に用いることができる。次に、不純物添加半導体層7上のレジスト膜90を除去した後、図7Bのaに示すように、プラスチック基板1の最上面にインジウムティンオキサイドITOからなる透明導電膜91を堆積する。透明導電膜91の材料はITOに限定されるものではなく、可視光を充分に透過し得る導電性材料であれば良い。例えばIXOからなる透明導電膜を用いても良い。この後、フォトリソグラフィおよびエッチング工程で透明導電膜91をパターニングすることにより、透明導電膜91から信号配線5、ドレイン電極9、および画素電極14を形成する。信号配線5、ドレイン電極9、および画素電極14のレイアウトは、上記フォトリソグラフィ工程に用いるマスク第2マスクによって規定される。以下、第2マスクを用いて行なうパターニング工程を詳細に説明する。まず、フォトリソグラフィ工程で、図6cおよび図7Bのbに示すようなレジストマスク92を形成する。図示されているレジストマスク92は、信号配線5、ドレイン電極9、画素電極14の形状を規定する相対的に厚いレジスト部分厚さ:1.5~3.0μm程度92aと、信号配線5とドレイン電極9との間の領域を規定する相対的に薄いレジスト部分厚さ:0.3~1.0μm程度92bとを有している。図8および図9を参照しながら、このレジストマスク92の構成を更に詳細に説明する。図8aは、レジストマスク92の一部を示す部分拡大図であり、信号配線5、ドレイン電極9の端部、および画素電極14の角部を含む領域を拡大して示している。図8b、cおよびdは、それぞれ、図8aのC-C’線断面図、D-D’線断面図、およびE-E’線断面図である。図9は、図8に示されるレジストマスクの模式的斜視図である。このレジストマスク92は、基板1に塗布したレジスト膜に対する露光を行なう際、レジスト膜のうち、信号配線5とドレイン電極9との間の領域に位置する部分に適量の光を照射することで得られるハーフ露光法。このような露光は、オプティカルマスクの適切な位置にスリットパターンを形成しておけば、光の干渉効果を利用して実現できる。本実施形態では、まず、このような特殊形状を持ったレジストマスク92を用いて、透明導電膜91、不純物添加半導体層7、および真性半導体層6を順次エッチングする。図7Bのcは、このエッチングが完了した段階の断面を示している。この段階において、薄膜トランジスタ10のチャネル領域31はレジストマスク92の相対的に薄い部分92bによって覆われているため、チャネル領域31上の透明導電膜91および不純物添加半導体層7は全くエッチングされない。したがって、上記エッチングにより、それまでライン形状だった半導体層6は分離されてアイランド化されるが、透明導電膜91において信号配線5となるべき部分とドレイン電極9となるべき部分とは未分離のままである。次に、例えば酸素プラズマを用いてレジストマスク92の表面部分をアッシング灰化するなどしてレジストマスク92を薄膜化し、図7Bのdに示すように薄膜トランジスタ10のチャネル部31を覆っていたレジスト部分92bを除去する。レジストマスク92の薄膜化のために酸素プラズマアッシングを行なうと、レジストマスク92の側面も、薄いレジスト部分92bの厚さ程度はアッシングされる。しかし、薄いレジスト部分92bの厚さは0.3~1.0μm程度であるため、アッシングによる寸法シフト量も0.3~1.0μm程度となる。この寸法シフト量の基板面内におけるバラツキは±20程度以下であるため、仕上り寸法のバラツキも最大で±0.2μm程度となるが、トランジスタのチャネル幅は5~10μm程度もあるため、トランジスタ特性にはほとんど影響しない。アッシング後のレジストマスク92の部分斜視図を図10に示す。このようにして薄膜トランジスタ10のチャネル領域31を覆っていた薄いレジスト部分92bを除去した後、再び、透明導電膜91および不純物添加半導体層7のエッチングを行なう。これより、図6dおよび図7Bのeに示される構造を得ることができる。このエッチングにより、透明導電膜91において信号配線5となるべき部分とドレイン電極9となるべき部分との間に位置する中間部分が除去され、分離された状態の信号配線5およびドレイン電極9が透明導電膜91から形成される。このエッチングに際し、チャネル領域31上に位置していた不純物添加半導体層7も除去され、真性半導体層6の露出表面も一部エッチングされる。この後、レジストマスク9292aを除去すると、図7Cのaに示される構成が得られる図3c参照。本実施形態では、上述のように、まず透明導電膜91のパターニングに際して透明導電膜91と走査配線2との間の中間レイヤに位置する線状ライン状半導体層6および7を画素毎に分離し、アイランド状にパターニングする図6c。そして、その後に自己整合的なプロセスによって信号配線5とドレイン電極9とを完全に分離し、薄膜トランジスタ10を完成するに至る。このような方法を採用することにより、半導体層6および7を信号配線5およびドレイン電極9に対して自己整合させることが可能になり、信号配線5やドレイン電極9を規定するマスクレイヤと半導体層6を規定するマスクレイヤとの間でアライメントが不要になる。次に、図7Cのbに示すように、保護膜11で薄膜トランジスタ10を覆った後、電着法によって画素電極14上にカラーフィルタ33を形成する。従来のように対向基板側にカラーフィルタを形成すると、プラスチック基板の伸縮により、画素電極14に対するカラーフィルタの位置が大きくズレるため、正常な画像を表示することができなくなる。本実施形態では、このような問題を解決するため、カラーフィルタ33を画素電極14上に自己整合的に形成する。以下、図11を参照しながら、本実施形態で行なうカラーフィルタの電着形成を説明する。電着法によって、赤R、緑G、および青Bの3色のカラーフィルタを形成するためには、異なる色毎に3回の電着工程を行なう必要がある。本実施形態では、図11に示すスイッチング回路57をアクティブマトリクス基板の表示領域の周辺部に配置し、スイッチング回路57を用いて色毎に選択的に電着を行う。スイッチング回路57は薄膜トランジスタおよび配線によって構成されているが、これらは表示領域内の配線および薄膜トランジスタを作製するプロセスを利用して作製される。まず、赤のカラーフィルタを電着する場合を説明する。この場合、スイッチング回路57の制御信号線Rsに対して薄膜トランジスタのオン信号例えば論理Highを入力する一方、他の制御信号線BsおよびGsにオフ信号例えば論理Lowを入力する。そして、電着反応を起こすための電圧Vをスイッチング回路57に与える。このとき、表示領域内の薄膜トランジスタをオン状態する信号を各走査配線2に入力しておく。これにより、赤を表示すべき画素電極の配列58に対して電圧Vが印加され、配列58における画素電極上に赤色塗料が電着形成される。このとき、電圧Vが印加された信号配線5やドレイン電極9の上にもカラーフィルタ33が形成されることになる図7Cb。他の色のカラーフィルタについても、上記電着工程と同様の工程を繰り返すことにより、緑を表示すべき配列59の画素電極上に緑色塗料が電着形成され、青を表示すべき配列60の画素電極上に青色塗料が電着形成される。こうして、3色のカラーフィルタを画素電極14に対して自己整合的かつ選択的に形成することができる。この方法によれば、3色のカラーフィルタ33がストライプ状に配列される。カラーフィルタ33を絶縁材料から形成すると、液晶表示装置の動作時に液晶層へ印加し得る実効電圧が低下してしまう。このような実効電圧の低下を防ぐため、本実施形態では導電性材料からカラーフィルタを形成している。以上説明してきたように、本実施形態では、自己整合プロセスを多く採用することにより、マスクアライメントの必要なフォトリソグラフィ工程の数を2回に抑えている。このため、基板伸縮の影響は、上記2回のフォトリソグラフィ工程のうち、先のフォトリソグラフィ工程で形成したパターンに対する後のフォトリソグラフィ工程におけるマスクアライメントのみに及ぶ。そして、ドレイン電極9および画素電極14の構造を図2に示す新規なものとすることにより、プラスチック基板1が大きく伸縮した場合でも、薄膜トランジスタ10の半導体層6とドレイン電極9との接続を確保することが可能になる。なお、プラスチック基板はガラス基板の場合と異なり大きく伸縮するため、従来のアライメントマークと同様のマークを用いてマスクアライメントを実行しようとすると、異なるレイヤ間のアライメントマークを相互に重ね合わせることができなくなる。そこで、本実施形態では、図12に示すようなパターンを有するアライメントマーカー120a、120bを採用する。図12に示す例では、第1マスクによって形成されるマーカー120aが、式6に示されるアライメントマージンΔyの2倍程度またはそれ以上のサイズを有する2次元的な目盛りパターンから構成されている。そして、第2マスクによって形成されるマーカー120bは、第1マスクによって形成されたマーカーに対して、どのような位置にあるかが明瞭にわかるパターン例えば十字型パターンから構成される。このようなアライメントマーカー120aおよび120bにより、第2マスクによって形成されるパターンと、第1マスクによって形成されたパターンと間の位置ズレ量を読み取り、このズレ量をもとに第2マスクの位置を調整する。例えば、図12に示す2つのアライメントマーカー120aおよび120bのズレ量がほぼ均等になるようにマスクアライメントを実効すれば良い。実施例PESからなる対角5インチのプラスチック基板厚さ:約0.2mmを用いて上記アクティブマトリクス基板の実施例を試作した。本実施例では、1画素領域のサイズを300μm×100μm、走査配線の幅Gwidthを10μm、画素電極間ギャップPPgapを5μm、接続部の幅Yconを5μm、ドレイン電極の長さLdを290μmとした。使用した露光装置のアライメント精度は、±5μmであった。式5から、ΔY=290-5-10=275[μm]が得られる。本実施例では、プラスチック基板の伸び縮みのどちらにも対応できるように、基板中央部においてドレイン電極の中心と走査配線の中心とをほぼ一致させた。その結果、本実施例のアライメントマージンは±132.5μmとなったΔy=ΔY/2-dY=137.5-5=132.5[μm]。第1マスクによってプラスチック基板上に形成したパターンマーカーは、第2マスクを用いたリソグラフィ工程を行なう際に、第2マスクによるマーカーに対して片側で42μmずつシフトした。このパターンシフトは、661ppmの基板収縮に相当する。しかし、本実施例では、±132.5μmのアライメントマージンがあるため、正常に動作する薄膜トランジスタが基板のいずれの位置においても作製され、アクティブマトリクス基板として問題なく機能した。一方、図48に示す従来構造による場合、基板伸縮の許容限界は±14μmに過ぎず、プラスチック基板を用いてアクティブマトリクス基板を製造することができない。本発明による構造および従来構造において、各画素ピッチに対するアライメントマージンΔyを下記の表2に記載し、表2に基づいて作製したグラフを図13に示す。図13のグラフは、アライメントマージン基板伸縮マージンΔyと画素ピッチとの関係を示している。グラフからわかるように、本実施例によれば、従来例では得られなかったような大きなマージンが得られ、画素ピッチを相当に短くしても、プラスチック基板の使用が可能である。以上説明してきたように、本実施形態によれば、アライメントが必要なフォトリソグラフィ工程の間に500ppmを超えるような伸縮が生じ得るような基板を用いても、カラーフィルタのレイヤを含む全レイヤのエレメントを適切な配置関係で形成できるため、プラスチック基板を用いたアクティブマトリクス型液晶表示装置を実現することができる。なお、本実施形態のアクティブマトリクス基板を用いて液晶表示装置を作製する場合、ノーマリーホワイトタイプの液晶を使用すると、バックライト光が透明な信号配線やその近傍を漏れ出てくる。より詳細には、信号配線5の領域、信号配線5とドレイン電極9との間の領域、隣接する画素電極14の間の領域、隣接するドレイン電極9の間の領域からバックライト光が漏れ、表示画像のコントラストが低下する。これに対して、ノーマリーブラックモードで表示動作を行なえば、電圧が印加されていない画素電極14、隣接するドレイン電極9の間の領域、および、隣接する画素電極14の間の領域は黒く表示され、また、平均的な電圧が印加されている信号配線5は中間調になるため、表示コントラストの低下を抑制することができる。第2の実施形態第1の実施形態ではITOなどの透明導電膜をパターニングすることにより、信号配線5、ドレイン電極9、および画素電極14を形成しているため、透明である必要のない信号配線5も画素電極14と同様に透明導電膜から形成されている。一般に、透明導電膜の抵抗率は金属膜の抵抗率よりも大きく、ITOの抵抗率は200~400μΩcmである。このため、ITOから信号配線を形成した場合、信号配線5を長くしすぎると信号伝達に遅延が生じやすくなる。したがって、第1の実施形態におけるアクティブマトリクス基板100のサイズは、対角5インチ程度が限度であると考えられる。また、アクティブマトリクス基板100の対向基板上にブラックマトリクスを設けると、プラスチック基板の伸縮のせいで、ブラックマトリクスの開口部分と画素電極14との間に位置ずれが生じやすい。このために、ブラックマトリクスを全く設けないとすると、外光が薄膜トランジスタ10を照射し、オフリーク電流を増大させるおそれがある。薄膜トランジスタ10のオフリーク電流が増大すると、画素電極14および対向電極によって液晶層に印加すべき保持電圧が減少するため、表示画像のコントラストが低下する。また、ブラックマトリクスが設けられていない場合、前述のようにバックライトが透明な信号配線やその近傍を漏れ出てくるため、ノーマリーホワイトモードでの表示動作を行なうことができない。ノーマリーブラックモードでの動作を行なうとしても、信号配線5の上ではコントラストが僅かに低下してしまう。そこで、本実施形態では、これらの問題を解決するため、アクティブマトリクス基板の上に自己整合的な方法でブラックマトリクスを配置する。以下、図14および図15を参照しながら、本発明によるアクティブマトリクス基板の第2の実施形態を説明する。図14は、本実施形態におけるアクティブマトリクス基板200のレイアウトを示した平面図であり、図15aは、図14のA-A’線断面図であり、図15bは、図14のB-B’線断面図である。図から明らかなように、本実施形態におけるアクティブマトリクス基板200の基本構成は、以下に述べる点を除いて、第1の実施形態におけるアクティブマトリクス基板100の基本構成と同様である。すなわち、本実施形態で特徴的な点は、以下のとおりである。1画素電極14が形成されていない領域および画素電極14の周縁部を覆うようにブラックマトリクス35が配置されている図14。すなわち、信号配線5、走査配線2、薄膜トランジスタ10、信号配線5とドレイン電極9との隙間領域、ドレイン電極9と画素電極14との隙間領域、隣接する画素電極14の隙間領域、および、隣接するドレイン電極9の隙間領域の全てが、ブラックマトリクス35によって遮光される。2ブラックマトリクス35はネガ型の感光性を有する材料から形成されており、裏面露光によってパターニングされている。3カラーフィルタ33は、ブラックマトリクス35が形成されていない領域画素電極14の上に設けられている図15aおよびb。4ITOからなる信号配線5およびドレイン電極9の上にTaからなる金属膜93が形成されている図15a。ITOの抵抗率と比べてTaの抵抗率は25~40μΩcmと低いため、Taからなる金属膜93が信号配線5と一体化して低抵抗配線として機能する。このため、ITOなどの透明導電膜のみから配線を形成した場合にくらべて信号の伝達速度を向上させることができ、本実施形態によれば、アクティブマトリクス基板の対角サイズを10インチ以上に拡大することが可能になる。なお、ブラックマトリクス35による遮光効果を主目的とし、配線の低抵抗化を目的にしない場合は、Taなどの性金属膜を透明導電層上に設ける代わりに、黒色樹脂材料などからなる遮光性絶材層を透明導電層上に配置しても良い。遮光性を有する金属膜/絶縁層は、いずれも、以下に説明する製造方法において、ブラックマトリクス35のパターニングにとって必要なオプティカルマスクとして機能する。以下、図16および図17を参照しながら、アクティブマトリクス基板200の製造方法を詳細に説明する。図16は、主なプロセスステップにおける2つの画素領域を示す平面図であり、図17は、図16のA-A’線断面およびB-B’線断面を示す工程断面図である。まず、図16aおよび図17aに示すように、プラスチック基板1上に複数の走査配線2を形成する。走査配線2は、スパッタ法などを用いてプラスチック基板1上にアルミニウムAlやTaなどの金属膜を堆積した後、フォトリソグラフィおよびエッチング工程で金属膜をパターニングすることによって得られる。走査配線2のパターンは、上記フォトリソグラフィで用いるマスク第1マスクによって規定される。次に、図16bおよび図17bに示すように、走査配線2に自己整合した真性半導体層6および不純物添加半導体層7をゲート絶縁膜4を介して走査配線2上に形成する。このとき、第1の実施形態と同様に裏面露光法を用いる。なお、図16bには不純物添加半導体層7だけが示されているが、不純物添加半導体層7の真下に真性半導体層6と走査配線2が位置している。次に、プラスチック基板1の上面にITOなどからなる透明導電膜91とTaなどからなる遮光性金属膜93を順次堆積した後、図17cに示すように、レジストマスク92を形成する。レジストマスク92は、第1の実施形態の場合と同様に、信号配線5、ドレイン電極9、画素電極14を規定する相対的に厚い部分92aと、信号配線5とドレイン電極9との間の領域を規定する相対的に薄い部分92bとを有している。次に、レジストマスク92を用いて、遮光性金属膜93、透明導電膜91、不純物添加半導体層7および真性半導体層6を順次エッチングする。図16cおよび図17cは、このエッチングが完了した段階の構成を示している。この段階において、薄膜トランジスタ10のチャネル領域31はレジストマスク92の相対的に薄い部分92bによって覆われているため、チャネル領域の金属膜93、透明導電膜91、および不純物添加半導体層7は全くエッチングされていない。すなわち、透明導電膜91において信号配線5となるべき部分とドレイン電極9となるべき部分とは未分離のままである。次に、例えば酸素プラズマアッシングなどにより、薄膜トランジスタ10のチャネル領域31を覆っていたレジスト部分92bを除去した後、再び、金属膜93、透明導電膜91および不純物添加半導体層7のエッチングを行なう。これより、図16dおよび図17dに示される構造を作製することができる。この段階では、金属膜93が信号配線5やドレイン電極9の上だけではなく、画素電極14の上にも存在している。透過型表示装置を作製するには、遮光性金属膜93のうち、画素電極14上の位置する部分を選択的に除去する必要がある。画素電極14上の遮光性金属膜は、以下に述べる方法でブラックマトリクスを形成した後に除去することになる。図17eに示すように、プラスチック基板1の最上面に透明の保護膜11を堆積した後、保護膜11上にネガ型感光性ブラックマトリクス膜を塗布する。この感光性ブラックマトリクス膜に対して基板1の裏面側から光を照射する裏面露光。このとき、遮光性金属膜93のパターンが1種のオプティカルマスクとして機能するため、感光性ブラックマトリクス膜のうち、画素電極14の上方に位置する面積の比較的広い部分はほとんど露光されない。これに対し、信号配線5およびドレイン電極9を覆っている遮光性金属膜93は線幅が狭いため、基板裏面から照射される光の回折現象によって露光される。上記裏面露光の後、現像を行なうことによって感光性ブラックマトリクス膜の非露光部分を除去すると、図16eおよび図17eに示されるように、画素電極14の形状と略同一形状の開口部を画素電極14の上方に有するブラックマトリクス35が形成される。この後、ブラックマトリクス35をエッチングマスクとして用い、ブラックマトリクス35の開口部を介して露出する領域の保護膜11および遮光性金属膜93をエッチングする。このエッチングにより、画素電極14上に存在していた遮光性金属膜93が除去される。この後、電着法によりカラーフィルタ33を形成し、図17fの構成を得る。本実施形態によれば、透明導電層からなる信号配線5の上面を透明導電層よりも抵抗率の低い金属膜で裏打ちバッキングしているため、金属膜を含めた信号配線全体としての電気抵抗配線抵抗が低減され、対角5インチ以上の大型の液晶表示装置を実現することが可能になる。また、本実施形態では、アクティブマトリクス基板側にブラックマトリクスを設けたことにより、表示特性を大幅に向上させることができる。具体的には、表示領域内の薄膜トランジスタをブラックマトリクスで覆っているため、外光照射によるトランジスタのオフ電流リークが抑制され、このような電流リークに起因するコントラストの低下が防止される。また、ブラックマトリクスを設けたことにより、バックライト光の不要な漏れも抑制され、光漏れによるコントラストの低下も防止される。第3の実施形態以下、図18および図19を参照しながら、本発明によるアクティブマトリクス基板の第3の実施形態を説明する。図18は、本実施形態におけるアクティブマトリクス基板300のレイアウトの概略を示した平面図であり、図19a~dは、裏面露光によるブラックマトリクスのパターニングを説明するための図である。図18からわかるように、本実施形態におけるアクティブマトリクス基板300の基本構成は、走査配線2を除いて第2の実施形態におけるアクティブマトリクス基板200の基本構成と同様である。本実施形態の特徴部分は、走査配線2が複数の配線部分2a~2cに分岐されており、各配線部分2a~2cの幅は6~7μmに設定されている。薄膜トランジスタ10の半導体層6は走査配線2に対して自己整合しているため、半導体層6も配線部分2a~2cに応じて3つに分離されている。このため、本実施形態では、画素毎に3つの薄膜トランジスタが配置され、それらが信号配線5とドレイン電極9との間で並列に接続された状態にある。走査配線2を構成する複数の配線部分2a~2cには同一の走査信号が入力される、これに応答する3つの薄膜トランジスタは同様のスイッチング動作を行なう。以下、各走査配線を複数の分岐する理由を説明する。第1~第2の実施形態で採用している裏面露光法によれば、走査配線2の幅が薄膜トランジスタ10のチャネル幅を規定する。トランジスタのオン電流はチャネル幅に比例するため、必要なオン電流を得るためには走査配線2の幅を大きくしたい場合がある。必要なオン電流の大きさは、画素電極14のサイズや駆動方法によって異なるが、画素電極14のサイズが300μm×100μm程度の場合、チャネル幅を10~20μmに設計する必要がある。しかし、走査配線2の幅が10μmを超えて大きくなると、裏面露光法を用いてブラックマトリクス35のパターニングを行なう際、回折光が走査配線2の中央上方まで充分に回り込めなくなる。図19aおよびcを参照しながら、この点を説明する。図19aおよびbは、薄膜トランジスタ形成領域におけるブラックマトリクス35の形状を示す平面図であり、図19cおよびdは、それぞれ、図19aおよびbのF-F’線断面図である。走査配線2の幅が広すぎると、基板裏面側から照射される光の回折光が走査配線2の中央部に位置するネガ型感光性ブラックマトリクス膜までは到達しないため、走査配線2上においてブラックマトリクス膜の非感光部分が発生する。その結果、現像後には図19aおよびcにされるように走査配線2のエッジから数μm以内の領域だけがブラックマトリクス35によって覆われ、走査配線2の中央部をブラックマトリクス35で覆うことができない。このようなブラックマトリクス35では、薄膜トランジスタ10への外光照射を防止できず、薄膜トランジスタ10のオフ電流が増大してしまうことになる。これに対し、図19bの例では、走査配線2を2本の配線部分2a~2bに分割しており、裏面露光の際、配線部分2aと配線部分2bの間をスリット状の開口部として機能させ、この開口部を通過する光およびその回折光による露光領域を拡大している。このため、図19dに示されるように、走査配線2の上方はブラックマトリクス35によって完全に覆われる。遮光性を有するパターン上に位置する感光性樹脂膜は、遮光性パターンのエッジから4μm程度内側に位置する部分も回折光によって感光されるため、走査配線2の幅が8μm程度以下であれば、特に、走査配線2を複数の部分に分割する必要はない。ただし、製造プロセスパラメータの変動により、配線幅が変化することも考慮すれば、配線幅はせいぜい6~7μm程度にすることが好ましいと考えられる。再び、図18を参照する。図18に示される構成では、各走査配線2は3つの配線部分2a~2cに分割されている。各配線部分2a~2cの幅を6~7μmに設定すると、走査配線2の実効的な幅=チャネル幅は18~21μmとなる。本実施形態でも半導体層6および7は、走査配線2に対して自己整合しているため、半導体層7も配線部分2a~2cに応じて3つに分離されている。このため、画素毎に3つの薄膜トランジスタが配置され、それらが信号配線5とドレイン電極9との間で並列に接続された状態にある。走査配線2を構成する複数の配線部分2a~2cには同一の走査信号が入力され、これに応答する3つの薄膜トランジスタは同様のスイッチング動作を行なうため、オン電流の増加を達成できる。図18に示す例では、走査配線2を3本の配線部分に分割しているが、本発明はこれに限定されない。同一信号が入力されるひとつの走査配線を2本または4本以上に分割してもよい。なお、走査配線2は、表示領域以外の領域では1本の配線形状を有していても良い。例えば、走査配線がドライバ回路に接続される領域では、同一信号を受け取る複数の配線部分が1本の配線に接続されていることが好ましい。なお、走査配線2は、少なくとも薄膜トランジスタ10の半導体層6が形成される領域において複数の配線部分に分離されていれば良く、例えば画素電極14が配置される領域内において複数部分に分離されている必要はない。しかし、プラスチック基板1の伸縮により、X軸方向のアレイメントズレが生じるため、走査配線の平面形状は、表示領域内の位置によらず一様であることが好ましい。このように、本実施形態によれば、走査配線2の実効的な線幅を大きくした場合でも、薄膜トランジスタ10を完全に覆うブラックマトリクス35を形成できる。本実施形態では、ブラックマトリクス35の材料として光増幅型の感光性材料を用いているが、これに代えて、化学増幅型の感光性材料を用いてもよい。化学増幅型感光性材料の場合、光が直接当たらなくとも、光照射を受けた部分から反応が進行するため、遮光パターン上でのブラックマトリクス35の入り込み量を大きくしやすいという利点がある。第4の実施形態以下、図20および図21を参照しながら、本発明によるアクティブマトリクス基板の第4の実施形態を説明する。図20は、本実施形態のアクティブマトリクス基板400を製造するための主なプロセスステップにおける2つの画素領域を示す平面図であり、図21は、図20のA-A’線断面およびB-B’線断面を示す工程断面図である。前述した第1~3の実施形態では、いずれも不純物添加半導体層7を真性半導体層6の上に直接堆積し、ソース電極として機能する信号配線5とドレイン電極9とを分離する際、不純物添加半導体層7のみならず真性半導体層6の表面もエッチングしていた。本実施形態では、真性半導体層6と不純物添加半導体層7との間にチャネル保護層を配置し、真性半導体層6のチャネル領域をエッチングしないようにする。本実施形態におけるアクティブマトリクス基板400の基本構成は、図20eおよび図21fからわかるように、真性半導体層6と不純物添加半導体層7との間にチャネル保護層95を設けた点を除き、第1の実施形態におけるアクティブマトリクス基板100の基本構成と同様である。チャネル保護層95の機能は製造工程中に発揮されるため、以下、本実施形態にかかるアクティブマトリクス基板400の製造方法を詳細に説明する。まず、図20aおよび図21aに示すように、プラスチック基板1上に複数の走査配線2を形成する。走査配線2は、スパッタ法などを用いてプラスチック基板1上にAlNdやTaなどの金属膜を堆積した後、フォトリソグラフィおよびエッチング工程で金属膜をパターニングすることによって得られる。走査配線2のパターンは、上記フォトリソグラフィで用いるマスク第1マスクによって規定される。次に、図20bおよび図21bに示すように、ゲート絶縁膜4を介して基板1上に真性半導体層6およびチャネル保護層95を堆積した後、裏面露光法を用い、走査配線2に対して自己整合したチャネル保護層95を走査配線2上に形成する。このとき、真性半導体層6のパターニングは行なわず、チャネル保護層95だけをパターニングする。チャネル保護層95は、好適には、厚さ200nm程度のSiNx膜から形成され得る。本実施形態では、チャネル保護層95の線幅が走査配線2の線幅よりも1~4μm程度狭くなるように、露光条件やエッチング条件を調節する。その結果、チャネル保護層95の各エッジの位置は、走査配線2の対応するエッジよりも内側に0.5~2μm程度入り込むことになる。チャネル保護層92のサイドエッチ量を増加させて、走査配線2の線幅とチャネル保護層95の線幅との差を大きくするには、ウェットエッチングなどの等方性エッチングを用いることが好ましい。次に、CVD法により、チャネル保護層95や真性半導体層6を覆うようにして不純物添加半導体層7を堆積した後、再び裏面露光法を用いて、走査配線2に自己整合した真性半導体層6および不純物添加半導体層7を走査配線2上に形成する。なお、図20cには不純物添加半導体層7だけが示されているが、不純物添加半導体層7の真下には、チャネル保護層95、真性半導体層6、および走査配線2が位置している。ただし、チャネル保護層95の幅は、真性半導体層6や走査配線2の線幅よりも狭く形成されている。ここで、チャネル保護層95の幅とは、チャネル保護層95の4つの側面のうち、走査配線2が延びる方向に平行な2つの側面間の距離を示している。次に、プラスチック基板1の上面にITOなどからなる透明導電膜91を堆積した後、図17cに示すように、レジストマスク92を形成する。レジストマスク92は、第1の実施形態の場合と同様に、信号配線5、ドレイン電極9、画素電極14を規定する相対的に厚い部分92aと、信号配線5とドレイン電極9との間の領域を規定する相対的に薄い部分92bとを有している。次に、レジストマスク92を用いて、透明導電膜91、不純物添加半導体層7、チャネル保護層95、および真性半導体層6を順次エッチングする。図20dおよび図21dは、このエッチングが完了した段階の構成を示している。この段階において、薄膜トランジスタ10のチャネル領域はレジストマスク92の相対的に薄い部分92bによって覆われているため、チャネル領域の透明導電膜91などは全くエッチングされていない。次に、例えば酸素プラズマアッシングなどにより、薄膜トランジスタ10のチャネル領域を覆っていたレジスト部分92bを除去した後、再び、透明導電膜91および不純物添加半導体層7のエッチングを行なう。このエッチングに際して、不純物添加半導体層7の下層レベルに位置しているチャネル保護層95はエッチストップ層として機能し、真性半導体層6のチャネル領域をエッチングから保護する。これより、図20eおよび図21eに示される構造を作製することができる。次に、プラスチック基板1の最上面に保護膜11を堆積した後、電着法によりカラーフィルタ33を形成し、図21fの構成を得る。本実施形態によれば、信号配線5およびドレイン電極9をパターニングするためのマスクを用い、走査配線2上に位置する配線形状のチャネル保護層95を画素毎に分離している。このため、チャネル保護層95は、走査配線2に対して自己整合しているだけではなく、信号配線5やドレイン電極9に対しても自己整合している。より詳細には、チャネル保護層95の4つの側面のうち、信号配線5およびドレイン電極9が延びる方向に平行な2つの側面は、信号配線5およびドレイン電極9の外側の側面と整合している。以上の結果、チャネル保護層95と信号配線5やドレイン電極9との間でアライメントズレが生じず、伸縮しやすい基板上にチャネル保護型の薄膜トランジスタアレイを作製することができる。このように、本実施形態では、チャネル保護層95に大きなアライメントマージンを与える必要が無い。また、チャネル保護層95の側面のうち、走査配線5が延伸する方向に対して平行な2つの側面間距離が走査配線5の線幅よりも狭いため、半導体層6の上面においてチャネル保護層95が存在しないコンタククト領域を形成できる。第5の実施形態図22~図25を参照しながら、本発明によるアクティブマトリクス基板の第5の実施形態を説明する。図中、前述した実施形態に対応する部材には同一の参照符号を付している。まず、図22を参照する。図22は、本実施形態におけるアクティブマトリクス基板500のレイアウト構成を模式的に示した平面図である。本実施形態では、第1~第4の実施形態と異なり、隣り合う走査配線2の間例えば、配線G1と配線G2との間に、走査配線2と平行に補助容量配線Com20が配置されている。補助容量配線20は、走査配線2と同レイヤに属し、走査配線の材料と同一の材料から形成されている。また、アクティブマトリクス基板500の画素領域内においては、補助容量配線20も走査配線2と同様に突起部のない真っ直ぐな配線形状を有している。図22では、簡略化のため、7本の走査配線2と、7本の補助容量配線20、8本の信号配線5が示されているが、実際には多数の配線が配列されている。次に、図23を参照する。図23は、アクティブマトリクス基板500の表示領域の一部を拡大したレイアウト図である。走査配線2および補助容量配線20を乗り越えるように配置された画素電極14からは、信号配線5に対して平行な方向Y軸方向に導電部材9が長く延伸している。導電部材9は薄膜トランジスタ10のドレイン電極として機能するものであり、画素電極14と薄膜トランジスタ10とを電気的に相互接続する。本実施形態では、各薄膜トランジスタ10を構成する半導体層が走査配線2に対して自己整合的に形成されており、この半導体層を乗り越えるようにして信号配線および導電部材ドレイン電極9が配置される。半導体層は補助容量配線20上にも自己整合的に形成されており、物理的には薄膜トランジスタを形成している。しかし、補助容量配線20には、常時、その寄生的な薄膜トランジスタがオフとなるような信号が入力されている。その結果、上記の寄生薄膜トランジスタはスイッチング素子として機能しない。ある任意の薄膜ドランジスタ10に接続されるドレイン電極9と、そのドレイン電極9に接続される画素電極14とは、隣接する別々の走査配線2および補助容量配線20を横切っている。アクティブマトリクス基板を液晶表示装置等に応用する場合、表示特性の向上と消費電力の低下を実現するため、薄膜トランジスタのゲートドレイン間容量Cgdによる画素電位の変動を抑制することが望ましい。Cgdによる画素電位の変化量ΔVは、ΔV=Cgd/CgdCcsClcVgppで表される。ここで、Ccsは補助電極容量走査配線2および補助容量配線20と画素電極14との間の容量、Clcは液晶容量、Vgppは走査配線2における信号のオンとオフのときの電位差である。Vgpp、Clcなどは、使用する材料やデバイスの基本的な特性によって決定されるため、補助容量Ccsを大きくすることによってΔVを低下させることが考えられる。しかしながら、アライメントフリー構造を採用した場合には、走査配線2の幅を大きくすることによって補助容量Ccsを大きくすることは、同時にCgdを大きくすることにつながる。このため、走査配線2の幅を調節してΔVを制御することは好ましくない。例えば、補助容量Ccsを大きくするため、走査配線の幅GwidthをK倍にしたとする。補助容量Ccsは、走査配線の幅Gwidthに比例するため、Ccs=KCcsとなる。一方、ゲート-ドレイン間容量Cgdも走査配線の幅Gwidthに比例するため、Cgd=KCgdとなる。したがって、引き込み電圧ΔV’は、以下の式7で示される。ΔV’=KCgd/KCgdKCcsClc=Cgd/CgdCcsClc/K式7この式7から明らかなように、Kが大きくなるほど、引き込み電圧ΔV’が大きくなってしまう。式7において、Kを小さくすると、引き込み電圧ΔV’も小さくなる。しかし、製造プロセス上の制約などによって走査配線2の最小線幅は決まっており、Kを小さくすることによって引き込み電圧ΔV’を十分に小さくすることは困難である。そこで、本実施形態では、走査配線2と画素電極14との間の容量に加えて、補助容量配線20と画素電極14との間で補助容量を形成している。この補助容量配線20の幅を調整することにより、引き込み電圧ΔVを低下させることができる。本実施形態において、基板伸縮に対するマージンを大きくとるためには、同一の画素電極14と交差する走査配線2と補助容量配線20との間隔をできるだけ狭くすることが好ましい。次に、図24および図25を参照する。図24は、図23のA-A’線断面図であり、図25は、図23のB-B’線断面図である。本実施形態の薄膜トランジスタ10は、図24に示されるように、下層レベルから順番に、ゲート電極として機能する走査配線2、ゲート絶縁膜4、真性半導体6、および不純物添加半導体層7を含む積層構造を有している。本実施形態の真性半導体6は、ノンドープのアモルファスシリコンから形成されており、不純物添加半導体層7はリンPなどのn型不純物が高濃度にドープされたn微結晶シリコンから形成されている。信号配線5およびドレイン電極9は、それぞれ、コンタクト層として機能する不純物添加半導体層7を介して、半導体層6のソース領域およびドレイン領域と電気的に接続されている。このことから明らかなように、本実施形態では、直線状に延びる信号配線5の一部走査配線2と交差している部分が薄膜トランジスタ10のソース電極Sとして機能している。図24に示されるように、半導体層6のうち、ソース領域Sとドレイン領域Dとの間の領域31はチャネル領域として機能し、チャネル領域31の上面には不純物添加半導体層7が存在していない。本実施形態では、チャネルエッチ型のボトムゲート薄膜トランジスタを採用しており、半導体層6のチャネル部の上面は、不純物添加半導体層7を除去する際に薄くエッチングされている。画素電極14が形成されている領域においても、走査配線2上に半導体層6および7が存在していることが分かる。ただし、画素電極が形成されている領域内における半導体層6および7は、図24から明らかなように、薄膜トランジスタ10を構成する半導体層6および7からは分離されており、トランジスタ動作を行なうことはない。このため、同一行走査配線に属する画素間でクロストークを生じることはない。補助容量配線20上の断面構成も、走査配線20上の断面構成と同様なものとなる。ここでも、信号配線5とドレイン電極9の間には半導体層6が存在するため、薄膜トランジスタが寄生的に形成されるが、補助容量配線には常時-8~-15V程度の電圧が印加されているため、この寄生トランジスタが導通状態オン状態になることはない。故に、信号配線5とドレイン電極9は電気的に分離されている。本実施形態では、信号配線5、ドレイン電極9、画素電極14のすべてが1枚の反射電極膜をパターニングすることより得られた導電層から構成され、信号配線5、ドレイン電極9、および画素電極14の全てが同一レイヤに属している。信号配線5、ドレイン電極9、および画素電極14は保護絶縁膜11によって覆われている。走査配線2および補助容量配線20とドレイン電極9画素電極14との間のアライメントマージンΔYは、以下の式8で表される。ΔY=Ld-PPgap-Gwidth-Wcs-CGgap=Ppitch-Gwidth-PPgap-Wcs-GCgap-DDgap-Ycon式8ここで、Gwidthは走査配線2の幅、Wcsは補助容量配線20の幅、GCgapは走査配線と補助容量配線20の間隔である。このように本実施形態で採用するレイアウトによれば、プラスチック基板の伸縮に伴って走査配線ピッチの増加減少が生じても、これに対応できる大きなアライメントマージンがあるため、基板上のどこの位置においても正常に動作する薄膜トランジスタを作製し、トランジスタ特性や寄生容量の基板内バラツキを低減できる。なお、前述したように、信号配線5、ドレイン電極9、および画素電極14の全ては同一の透明導電膜または反射電極材料膜をパターニングすることによって形成されているため、信号配線5、ドレイン電極9、および画素電極14の配置関係について、アライメントずれを考慮する必要はない。実施例PESからなる5インチ角のプラスチック基板厚さ0.2mmを用いて上記アクティブマトリクス基板の実施例を試作した。パネルサイズは対角3.9インチで解像度は1/4VGA320×RGB×240である。1画素領域のサイズは82μm×246μm、走査配線2の幅Gwidthを8μm、画素電極間ギャップPPgapを5μm、接続部の幅Yconを5μm、補助容量配線の幅Wcsを25μm、補助容量配線20と走査配線2との間のギャップGCgapを10μm、ドレイン間のギャップDDgapを5μmとすると、ΔY=246-8-5-25-10-5-5=188μmとなる。本実施例では、プラスチック基板の伸び縮みのどちらにも対応できるように、基板中央部においてΔY1=ΔY2となるよるに配置させた。その結果、走査配線層と、ソース配線下層画素電極層と間のアライメントマージンΔYは±91μmとなったΔY=ΔY/2-dY、ここでdYはアライメント装置の精度で3μmである。ΔY方向の表示領域の長さは、240ライン×246μm=59040μmであるため、2つのレイヤ間で許容される基板伸縮マージンは1541ppmある。本試作においては、500~700ppm程度基板伸縮が生じたが、十分なアライメントマージンがあるため、全て画素領域において薄膜トランジスタが正常に動作し、アクティブマトリクス基板として問題なく機能した。本発明による構造および従来構造において、各画素ピッチに対する基板伸縮マージンを下記の表2に示す。表示領域のサイズが対角4インチ81.2mm×61mmで、短辺に走査配線端子を配置すると仮定している。なお、露光装置の位置合わせ精度は±3μmであった。第6の実施形態第1~5の実施形態では、画素電極14と信号配線5が同一レイヤにあることにより、アライメントマージンを拡大することができる。しかしながら、信号配線があるため画素電極14の大きさには限界があり、開口率反射型液晶表示装置においては絵素領域に対する画素電極の割合を大きくすることができない。プラスチック基板を用いた液晶表示装置は、基板の軽さ、薄さを生かすため、反射型液晶への応用が期待されている。反射型の液晶表示装置では、70以上の開口率がなければ十分な視認性は得られないと言われている。そこで、従来のガラス基板上の反射型の液晶表示装置では、画素電極14と信号配線5と別レイヤに配置し、画素電極14と信号配線5間の隙間をなくすことで80~90の開口率を確保している。第1~5の実施形態の構造では、30~50程度の開口率しか得られないため、図26に示す第2の実施形態では、画素電極14を2層構成にしている。すなわち、反射電極として機能する上層の画素電極14Aと、補助容量を形成する下層の画素電極14Bとによって、画素電極14を構成している。上層画素電極14Aは、絶縁膜を介して信号配線5と別レイヤに配置されており、下層画素電極14Bは、信号配線5と同一レイヤに配置されている。このようにすることで、開口率を低下させることなく、アライメントマージンを大きくできる。以下、図26~28を参照しながら、本実施形態について説明する。図26は、本実施形態におけるアクティブマトリクス基板600のレイアウトを示した平面図であり、図27は、図26のA-A’線断面図であり、図28は図26のB-B’断面図である。図から明らかなように、本実施形態におけるアクティブマトリクス基板の構成は、下層の画素電極14Bよりも下層は、第5の実施形態におけるアクティブマトリクス基板の構成と同じである。下層の画素電極14B、ドレイン電極9および信号配線5上には、層間絶縁膜が配置されている。14Aは上層の画素電極で、ALなどの反射電極材料から形成されている。下層の画素電極14B上の一部にコンタクトホールが形成されており、上層の画素電極14Aと下層の画素電極14Bが電気的に接続されている。上層の画素電極14Aは、下層の画素電極14Bよりも面積が大きいため、開口率を高くできる。また、補助容量は、下層の画素電極14Bと、補助容量配線20、走査配線2間で形成されるため、上層の画素電極14Aと走査配線層の間でアライメントを制御する必要はない。したがって、走査配線を規定する第1のマスクと、ソース配線5および下層の画素電極14Bを規定する第2のマスクとの間のアライメントマージンΔYは、第5の実施形態におけるアライメントマージンの大きさと変わらない。したがって、ΔYは以下の式で表される。ΔY=Ppitch-Gwidth-PPgap-Wcs-GCgap-DDgap-Ycon下層画素電極14Bの上層には、コンタクトホール21および上層画素電極14Bが形成されるため、これらのレイヤについてもアライメントマージンを考慮する必要がある。コンタクトホール21は、必ず下層画素電極14B上に配置される必要がある。コンタクトホールの幅をWchとすると、コンタクトホール21層を規定する第3のマスクと、下層画素電極14Bを規定する第2のマスクとの間のアライメントマージンは、以下の式で表される。ΔC=Pss-Ws-Wd-3SDgap-Wchここで、Pssはソース配線ピッチ、Wsはソース配線の幅、Wdはドレイン電極の幅、SDgapはソースドレイン間のギャップである。なお、第2のマスクと第3のマスクとの間には、ΔY方向にも基板伸縮の制限があるが、ΔCに対して十分に大きいため無視した。プラスチック基板の伸縮は縦方向と横方向でほぼ同程度であるため、ΔCのマージンを満たしていれば、ΔY方向のマージンも満たしているはずである。上層画素電極14Aは、コンタクトホール21上に形成される必要がるため、上層画素電極14A層を規定する第4マスクと、コンタクトホール21を規定する第3マスクとの間のアライメントマージンは、ΔP=Pss-PPtgapとなる。ここで、PPtgapは上層の画素電極14A間のギャップである。次に、本実施形態の製造プロセスについて説明する。図から明らかなように、信号配線5、ドレイン電極9および下層の画素電極14Bまでは、第1~5の実施形態について説明した製造プロセスと同じ製造プロセスを採用することができる。薄膜トランジスタ10の構造は、チャネル保護膜型でもチャネルエッチ型でもどちらでも構わない。本実施形態では、チャネルエッチ型を採用している。薄膜トランジスタの上層に、無機絶縁膜または有機絶縁膜からなる層間絶縁膜21を堆積した後、フォトリソグラフィ工程でコンタクトホール22を形成する。層間絶縁膜21の厚さは例えば0.5~3μmである。上記絶縁膜堆積工程では、基板の伸縮が少ない材料もしくは成膜方法を選択する必要がある。一般的に、有機絶縁膜の方が、無機絶縁膜よりも基板の伸縮が少ないので、ここでは、有機絶縁材料を選択した。層間絶縁膜21の上に、Al、Al合金、銀合金などからなる反射電極材料の膜を堆積する。反射電極材料膜の厚さは例えば50~100nm程度である。フォトリソグラフィ工程を経て、上記反射電極材料膜から上層画素電極14A反射電極を形成する。本実施形態では、下層画素電極は、厳密には画素電極として機能しないが、上層画素電極のための下層電極として機能するため、下層画像電極と称することとする。なお、信号配線層の材料は、透過型のアクティブマトリクス基板を製造する場合には、透明導電材料でなければならないが、反射型のアクティブマトリクス基板であれば、導電膜は遮光膜でも透明膜でも構わない。ただし、上層画素電極14Aと低抵抗のコンタクトを形成し得る材料を選択する必要がある。ここでは、上層画素電極の材料としてAlを使用するので、下層画素電極14B、信号配線5、およびドレイン電極9の材料としてTiを選択した。実施例PESからなる5インチ角のプラスチック基板厚さ0.2mmを用いて上記アクティブマトリクス基板の実施例を試作した。パネルサイズは対角3.9で解像度は1/4VGA320×RGB×240で、反射型用である。1画素領域のサイズは82μm×246μm、走査配線の幅Gwidthを8μm、下層の画素電極間ギャップPPgapを5μm、接続部の幅Yconを5μm、補助容量配線の幅Wcsを25μm、補助容量配線と走査配線間のギャップGCgapを10μm、ドレイン間のギャップDDgapを5μmとすると、ΔY=246-8-5-25-10-5-5=188μmとなる。本実施例では、プラスチック基板の伸び縮みのどちらにも対応できるように、基板中央部においてΔY1=ΔY2となるよるに配置させた。その結果、走査配線層第1のマスクレイヤと、ソース配線下層画素電極層第2のマスクレイヤと間のアライメントマージンΔYは±91μmとなったΔY=ΔY/2-dY。ここで、dYはアライメント装置の精度であり、dY=3μmであった。ΔY方向の表示領域の長さは、240ライン×246μm=59040μmであるため、第1マスクと第2マスクとの間で許容される基板伸縮マージンは1541ppmある。実際に試作したところ、500~700ppm程度基板伸縮が生じたが、アライメントマージンがあるため、全て画素領域において設計どおりの薄膜トランジスタと補助容量の形状を得た。一方、コンタクトホールを規定する第3のマスクは、第2のマスクに対してのみアライメントさせればよい。ソース配線の幅Wsを8μm、ドレイン電極の幅Wdを8μm、ソースドレイン間ギャップSDgapを5μm、コンタクトホールの幅を5μmとすると、ΔC=82-8-8-3×5-5=46μmとなる。ここでも、基板の伸縮どちらにも対応できるように、基板中央においてΔc1=Δc2となるように配置させた。その結果、第2のマスクと第3のマスクとの間のアライメントマージンΔcは、±20μmであったΔc=ΔC/2-dY。なお、Y軸方向についても、基板中央部において、コンタクトホール21が下層画素電極14Bのほぼ中央にくるようにマスクアライメントを行った。ΔCに平行な方向の表示領域の長さは、320×82×3=78720μmであるため、許容される基板伸縮マージンは254ppmしかない。しかしながら、第2のマスクレイヤと第3のマスクレイヤとのフォトリソ工程の間には、第1のマスクレイヤと第2のマスクレイヤとの工程間とは異なり、大きな基板伸縮を生じさせるCVD成膜工程がない。このため、実際に試作したところ、基板伸縮は最大でも1500ppm程度しかなく、本構造により十分アライメントすることができた。また、上層画素電極14Aを規定する第4のマスクは、第3のマスクに対いするアライメントのみを行えばよい。上層画素電極間のギャップPPtgapを5μmとすると、ΔP=82-5=77μmとなる。ここでも、基板の伸縮どちらにも対応できるように、基板中央においてΔp1=Δp2となるように配置させた。その結果、第4のマスクと第3のマスクとの間のアライメントマージンΔpは、±35.5μmであったΔp=ΔP/2-dY。ΔPに平行な方向の表示領域の長さは、320×82×3=78720μmであるため、許容される基板伸縮マージンは451ppmしかない。しかし、第3のマスクのためフォトリソグラフィ工程と第4のマスクのためフォトリソグラフィ工程との間には、大きな基板伸縮を生じさせるCVD成膜工程が存在しない。このため、十分第3のマスクと第4のマスクとの間のアライメントは比較的容易である。なお、本実施形態では、反射電極上層画素電極14Aを信号配線5と別のレイヤに配置したことにより、開口率反射電極の画素領域に占める割合が92になる。また、従来構造では、全てのレイヤ間で数μm以下のアライメント精度が必要であるため、アライメントマージンが9μmのとき、許容できる基板伸縮は150ppmとな。そのため、従来構造では、プラスチック基板を用いてアクティブマトリクス基板を製造することができない。現在の製造技術では、アクティブマトリクス基板として求められるTFT特性を得るためには、ゲート絶縁膜および半導体層を基板温度100~200°CのCVD法で形成することが必要である。したがって、プラスチック基板上にアクティブマトリクス基板を実現するためには、本実施形態のように第1マスクと第2マスクとの間に大きなアライメントマージンを持つ画素構造が望ましい。本実施形態では、補助容量配線を備えたCsonCommon構造を示したが、補助容量配線がない場合でも、同様な効果が得られる。図29~図31は、本実施形態の構成から、補助用利用配線を取り除いた構造CsonGate構造を持つ改良例に係るアクティブマトリクス基板700を示す。アクティブマトリクス基板700によれば、ΔYをより大きくすることができる。第7の実施形態上記の第6の実施形態における構造を採用することにより、プラスチック基板を用いて3.9インチ1/4VGAの反射型液晶表示素子を製造することができる。しかしながら、より画素サイズの小さな場合や、パネルサイズが大きくなった場合、コンタクトホールのアライメントマージンΔCが不十分になるおそれがある。また、3.9インチ1/4VGA程度のパネルの場合でも、大量生産を考えると、アライメントマージンを更に大きくすることが好ましい。本実施形態では、コンタクトホールのアライメントマージンΔCを更に増大させることが可能な構成を採用している。以下、図32~34を参照しながら、本実施形態について説明する。図32は、本実施形態におけるアクティブマトリクス基板800のレイアウトを示した平面図であり、図33は、図32のA-A’線断面図であり、図34は図32のB-B’断面図である。図からわかるように、本実施形態における下層画素電極14Bは、補助容量配線20を横切り、対応する走査配線は当該下層画素電極14Bから延びたドレイン電極9が横切っている。その結果、下層画素電極14BからX軸方向に沿って離れた領域にはドレイン電極9が存在せず、ソース配線5しか配置されていない。すこのため、下層画素電極14Bの幅X軸方向サイズを相対的に広くすることが可能になり、その結果、コンタクトホールのアライメントマージンΔCを大きくすることができる。アライメントマージンΔCは、以下の式で表される。ΔC=Pss-Ws-2SDgap-Wchここで、Pssはソースピッチ、Wsはソース配線の幅、SDgapは画素電極とソース配線間のギャップ、WchはコンタクトホールのX軸方向の幅である。一方、ドレイン電極9は走査配線2のみを乗り越え、補助容量配線とは重なっておらず、また、下層の画素電極14Bは補助容量配線20のみを乗り越え走査配線2には重なっていない。このため、第1のマスクレイヤと、第2のマスクレイヤとの間の基板伸縮マージンΔYは、下式のようになる。ΔY=Ppitch-Gwidth-Wcs-DDgap-DGgap/2本実施形態では、第2の実施形態に比べ、約1/2になるが、第2のマスクレイヤと第3のマスクレイヤ間のアライメントマージンを大きくする必要がある場合に有効である。なお、本実施形態に係るアクティブマトリクス基板800は、第6の実施形態に係るアクティブマトリクス基板を製造する方法と同様の方法で製造される。実施例PESからなる5インインチ角のプラスチック基板厚さ0.2mmを用いて上記アクティブマトリクス基板の実施例を試作した。パネルサイズは対角2.5インチで解像度は1/4VGA320×RGB×240で、反射型用である。1画素領域のサイズは53×159μm、走査配線の幅Gwidthを8μm、補助容量配線の幅Wcsを10μm、ドレイン電極と下層の画素電極間のギャップDDgapを5μm、下層画素電極と走査配線の最小ギャップを3μmとすると、ΔY=159-8-10-5-3/2=133μmになる。本実施例では、プラスチック基板の伸び縮みのどちらにも対応できるように、基板中央部においてΔY1=ΔY2となるよるに配置させた。その結果、走査配線層第1のマスクレイヤと、ソース配線下層画素電極層第2のマスクレイヤと間のアライメントマージンΔYは±63.5μmとなったΔY=ΔY/2-dY、dYはアライメント装置の精度で3μmであった。ΔY方向の表示領域の長さは、240ライン×159μm=38160μmであるため、第1のマスクレイヤと第2のマスクレイヤとの間で許容される基板伸縮マージンは1664ppmになる。コンタクトホール層第3のマスクレイヤと、下層画素電極層第2のマスクレイヤのアライメントマージンは、ΔC=53-8-2×5-5=30μmとなる。基板の伸縮どちらにも対応できるように、基板中央においてΔc1=Δc2となるように配置させた。その結果、第2のマスクレイヤと、第3のマスクレイヤ間のアライメントマージンΔcは±12μmであったΔc=ΔC/2-dY。ΔCに平行な方向の表示領域の長さは、320×53×3=50880μmであるため、許容される基板伸縮マージンは590ppmとなる。この値は、CVD工程のない第2のマスクレイヤと第3のマスクレイヤとのフォトリソ工程の間では十分なアライメントマージンである。一方、第2の実施形態の構造を採用すると、ソース配線の幅Wsを6μm、ドレイン電極の幅Wdを6μm、ソースドレイン間ギャップSDgapを5μm、コンタクトホールの幅を5μmの場合ΔC=53-8-8-3×5-5=17μmとなり、Δc=ΔC/2-dYは、±5.5μmしかない。基板伸縮マージンは108ppmしかなく、十分な製造マージンが得られない。したがって、本実施形態を採用することにより、上層画素電極14Aと下層画素電極14Bを接続するコンタクトホール22を形成する際のフォトアライメントマージンを拡大することができる。このため、例えば、本実施例に示したような2.5インチ1/4VGA相当の150PPIを超える高精細なアクティブマトリクス基板をプラスチック基板上に実現することができる。なお、上層の画素電極14Aの構造は第2の実施形態と同じ構造であるため、高い開口率が得られる。本実施例では開口率88になる。第8の実施形態以下、図35~38を参照しながら、本実施形態について説明する。図35は、本実施形態におけるアクティブマトリクス基板900のレイアウトを示した平面図であり、図36は、図35のA-A’線断面図であり、図37は図35のB-B’断面図であり、図38は図35のC-C’断面図である。本実施形態に係るアクティブマトリクス基板900と、第1~7の実施形態にかかるアクティブマトリクス基板の相違点は、薄膜トランジスタの形状にある。本実施形態では、信号配線5から枝分かれしたソース電極8Bが、ドレイン電極9の端部近傍を通って、信号配線5と平行な方向に曲がっている。ソース電極8Bは、信号配線5とともに、ドレイン電極9を挟み込んでいる。そして、信号配線5ソース電極8A、ソース電極8B、ドレイン電極9は、全て走査配線2および走査配線上の半導体層6を乗り越えるように配置されている。図36に示されるように、走査配線2の上面の全体には半導体層6が残っているため、走査配線2上における信号配線5ソース電極8Aとドレイン電極9との間の領域、および、ソース電極8Bとドレイン電極9との間の領域、どちらも、薄膜トランジスタとして機能する。一方、ソース電極8Bと、隣の信号配線5ソース電極8Aとの間にも半導体層が存在するため、この領域は寄生薄膜トランジスタとして機能し得る。しかし、隣の信号配線5上の信号は、ソース電極8Bによってシールドされるため、ドレイン電極9を介して画素電極14Bの電位に影響を与えることはない。本実施形態では、図38から明らかなように、以下の式が成立する。ΔY=Ppitch-Gwidth-Wcs-Ws-3SDgap/2本実施形態によれば、薄膜トランジスタのチャネル部以外の半導体層をハーフ露光技術によって除去する工程が不要である。これにより、製造工程時間の短縮と、アクティブマトリクス基板の製造歩留向上を達成することが可能になる。第9の実施形態以下、図39~40を参照しながら、本実施形態について説明する。図39は、本実施形態におけるアクティブマトリクス基板1000のレイアウトを示した平面図であり、図40は、図39のA-A’線断面図である。本実施形態に係るアクティブマトリクス基板1000は、第8の実施形態に係るアクティブマトリクス基板900と類似した構成を有している。アクティブマトリクス基板1000の特徴点のひとつは、ドレイン電極9が、隣り合う2本の信号配線5のほぼ中央に配置されていることにある。また、上層画素電極14Aが薄膜トランジスタのチャネル部を完全に覆っている。言いかえると、上層画素電極14Aが薄膜トランジスタのチャネル部を完全に覆うように、ドレイン電極9の位置が設定されている。他の点において、アクティブマトリクス基板1000の構成は、アクティブマトリクス基板900の構成と同様である。このような構成により、薄膜トランジスタ10の光リーク電流が抑制されるため、液晶表示装置に応用した際のコントラストを改善することができる。本実施形態では、図40から明らかなように、以下の式が成立する。ΔY=Ppitch-Gwidth-Wcs-2Ws-3SDgap/2本実施形態では、信号配線5、ドレイン電極9およびソース電極8Bが、互いに平行に延びる部分を有しており、これらの部分が走査配線2と直交している。本発明の効果を得るには、上記平行部分と走査配線2とが直交している必要は無く、90度以外の角度で交差していても良い。ドレイン電極9は、アライメントずれによって、隣接する信号配線5の中央から多少外れた位置に設けられていてもよい。ただし、ドレイン電極9は、対応する下層画素電極14Bの中心部をY軸に沿って通る直線から、画素ピッチX軸方向に沿って計測した画素ピッチの±25の範囲内にあることが好ましい。本実施形態によれば、第8の実施形態と同様、薄膜トランジスタのチャネル部以外の半導体層をハーフ露光技術によって除去する工程が不要である。これにより、製造工程時間の短縮と、アクティブマトリクス基板の製造歩留向上を達成することが可能になる。第10の実施形態以上の実施形態では、いずれも走査配線を下層レベルに形成し、薄膜トランジスタの半導体層を上層レベルに形成する構成を採用している。この構成のトランジスタは、ゲート電極として機能する走査配線がトランジスタの最下層レベルに位置するため、ボトムゲート型トランジスタ逆スタガー型トランジスタと称されている。本実施形態では、ゲート電極として機能する走査配線がトランジスタの最上層の設けられているトップゲート型トランジスタ正スタガー型トランジスタを用いてアクティブマトリクス基板を構成する。本実施形態のアクティブマトリクス基板1100では、図41cおよび図42dに示されるように、走査配線2が、信号配線5、ドレイン電極9、および画素電極14の上層レベルに形成され、これら信号配線5、ドレイン電極9、および画素電極14と交差している。また、半導体層6は、信号配線5、ドレイン電極9、および画素電極14の下層レベルに配置されており、信号配線5、ドレイン電極9、および画素電極14によって覆われている。走査配線2の真下には必ずゲート絶縁膜4が存在し、走査配線2と画素電極14との間に補助容量が形成される。以下、図41および図42を参照しながら、本実施形態にかかるアクティブマトリクス基板500の製造方法を説明する。まず、図42aに示すように、プラスチック基板1上に、ノンドープのアモルファスシリコンからなる真性半導体層6、Pリン等がドープされた不純物添加半導体層7、およびAPCAg-Pd-Cu:銀合金からなる反射金属膜96を積層した後、レジストマスク92を形成する。真性半導体層6、不純物添加半導体層7、および反射金属膜96の厚さは、それぞれ、例えば150nm、50nm、150nmである。レジストマスク92は、第1の実施形態の場合と同様に、信号配線5、ドレイン電極9、画素電極14を規定する相対的に厚い部分92aと、信号配線5とドレイン電極9との間の領域を規定する相対的に薄い部分92bとを有している。次に、レジストマスク92を用いて、反射金属膜96、不純物添加半導体層7および真性半導体層6を順次エッチングする。図41aおよび図42bは、このエッチングが完了した段階の構成を示している。この段階において、薄膜トランジスタ10のチャネル領域はレジストマスク92の相対的に薄い部分92bによって覆われているため、チャネル領域の金属膜96、および不純物添加半導体層7は全くエッチングされていない。すなわち、反射金属膜96において信号配線5となるべき部分とドレイン電極9となるべき部分とは未分離のままである。次に、例えば酸素プラズマアッシングなどにより、薄膜トランジスタのチャネル領域を覆っていたレジスト部分92bを除去した後、再び、反射金属膜96、および不純物添加半導体層7のエッチングを行なう。レジストマスク92を除去することより、図41bおよび図42cに示される構造を作製することができる。この段階では、図41bに示されるように、信号配線5とドレイン電極9との隙間領域において、それらの下層レベルに位置する真性半導体層6が部分的に露出している。次に、CVD法を用いて、厚さ400nmのSiNxからなるゲート絶縁膜4、厚さ200nmのAlNd膜を積層した後、第2マスクを用いて、AlNdをパターニングし、図41bおよび図42dに示されるように、走査配線2を形成する。この後、走査配線2をマスクとするエッチング工程を行ない、走査配線2によって覆われていない領域に位置するゲート絶縁膜4および真性半導体層6を除去する。その結果、図41cおよび図42eに示される構造が得られる。このエッチングにより、真性半導体層6のうち、薄膜トランジスタとして機能する部分を除き、信号配線5とドレイン電極9との間の領域に位置していた部分は除去される。なお、画素電極14およびドレイン電極9の下層レベルには、最終的に、画素電極14およびドレイン電極9と同様の形状を有する半導体層6および7が存在し、また、信号配線5の下層レベルにも、信号配線5と同様の形状を有する導体層6および7が存在する。本実施形態のアクティブマトリクス基板500は、反射型の画素電極14を有しており、反射型液晶表示装置を構成するために用いられる。本実施形態の製造方法によれば、画素電極14の下に半導体層6および7が残置されるため、画素電極14を透明導電膜から形成したとしても、透過型表示装置に適用することはできない。なお、走査配線2の材料はAlNdに限定されず、ゲート絶縁膜4や半導体層6および7をエッチングする際にエッチングマスクとして機能し得る導電性材料であればよい。例えば、Ta、Mo、W、Ti、Al、もしくは、これらの合金、APC、またはITOあってもよい。また、これらの材料からなる層を複数積層した膜を用いても良い。反射金属膜の材料もAPCに限定されず、Ag、Al、Au、または、これらの合金材料であってもよい。ゲート絶縁膜4の材料もSiNxに限定されず、SiO2等の無機絶縁材料、BZT等の有機絶縁材料、または、これらの材料からにuる層を積層した膜であってもよい。以上説明してきたように、本実施形態のアクティブマトリクス基板は、画素電極14が反射性金属膜から形成されており、最終的に組み立てられる表示装置は反射型である。これに対し、第1から第4の実施形態のアクティブマトリクス基板は、透過型表示装置に用いられるものであった。第1から第4の実施形態を反射型用に転用するには、透明導電膜に代えて反射金属膜を形成し、この反射金属膜をパターニングすることにより、信号配線5、ドレイン電極9、および画素電極14を形成すれば良い。この場合、画素電極14の下層レベルに半導体層6および7が残っていても問題無い。このため、反射型の場合は、画素電極14を形成する前において、半導体層6および7を走査配線2に整合した形状にパターニングしておく必要は無い。第4の実施形態の場合のように、線状のチャネル保護層を走査配線上に形成しておけば、その上に堆積したコンタクト層および反射金属膜をパターニングして信号配線5、ドレイン電極9、および画素電極14を形成する際、レジストマスク92の相対的に薄い部分92bを除去した後、チャネル保護層をエッチングマスクの一部として機能させることができる。このため、信号配線5とドレイン電極9との間の領域に位置する不要な半導体層をエッチングにより除去する際、チャネル保護層の真下には半導体層が残され、薄膜トランジスタの半導体領域として機能する部分が走査配線上に適切に配置されることになる。なお、第6~9の実施形態で採用した構成、すなわち、補助容量配線を用い構成や上層画素電極を絶縁膜上に配置する構成を本実施形態に係るトップケート型トランジスタと組み合わせてもよい。第11の実施形態上記第1~4の実施形態における走査配線2および信号配線5は、いずれも、直線的に延びる配線から構成されており、基板1の主面に平行な方向に突出する部分や窪んだ部分を有していない。このため、走査配線2と平行な方向にアライメントズレに生じても、各画素内のレイアウトに変化は生じない。これに対し、走査配線2に対して垂直な方向に関するアライメントズレは、アライメントマージンΔYを超えない範囲に抑えられる必要があり、アライメントマージンΔYの大きさは、画素ピッチよりも小さい。このため、基板伸縮率が方位によって一様でない場合は、基板伸縮率が小さい方位に対して平行に信号配線5を配置することが好ましい。そこで、本実施形態では、信号配線5に平行な方向に対する基板1の伸縮率が信号配線5に対して垂直な方向に対する基板1の伸縮率よりも小さくなるように、基板1に対する信号配線5の方向を設定している。これにより、信号配線5に平行な方向のアライメントズレを低減し、アライメントマージンΔY内に確実におさまるようにしている。一方、走査配線2に平行な方向に関して十分なアライメントマージンを確保するには、図1に示すように走査配線2を充分に長くし、表示領域画素領域の外側へまっすぐ延長しておく必要がある。このような延長部を走査配線2に設けておくことにより、走査配線2と平行な方向に関して信号配線5や画素電極14の位置ズレが生じても、信号配線5や画素電極14を走査配線2と確実に交差されることが可能になる。走査配線2と平行な方向に関するアライメントマージンΔXは、走査配線2の延長部の長さによって規定される。本実施形態では、前述のように走査配線2と平行な方向に関する基板伸縮率が相対的に大きくなるような配置が選択されているため、走査配線2と平行な方向に関するアライメントマージンΔXは、走査配線2と垂直な方向に関するアライメントマージンΔYよりも大きく設定することが好ましい。このため、本実施形態では、走査配線2の延長部の長さを走査配線ピッチよりも長くしている。以上、プラスチック基板を用いてアクティブマトリクス基板を実現する例を説明してきたが、本発明の適用範囲はこれに限定されない。本発明は、プラスチック基板のように製造プロセス中に伸縮する基板を用いる場合に顕著な効果を発揮するが、本発明によって得られる種々の効果のうち、アライメントズレに影響されにくいという効果は、プラスチック基板以外の基板例えばガラス基板を用いても充分に享受される。特に、大型の表示パネルをアライメント精度の低い露光装置などを用いて製造する場合に好ましい効果が得られる。なお、本発明によるアクティブマトリクス基板は、液晶表示装置以外の表示装置例えば有機ELを用いた表示装置に適用しても優れた効果を奏する。なお、本願明細書における交差とは、例えば、図4aに示すように、ドレイン電極9が下層に位置する走査配線2を完全に乗り越えている状態のみを意味するのではなく、ドレイン電極9の先端エッジ9Eの位置が走査配線2のエッジ側面の位置と一致している場合を含むものとする。