可変抵抗メモリ装置の動作方法において、リセット状態に変化する複数のメモリセルリセットメモリセルにリセットパルスを印加し、セット状態に変化する複数のメモリセルセットメモリセルにセットパルスを印加する段階を有し、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする動作方法。前記セットパルスを印加する段階は、前記セットメモリセルに第1セットパルスを印加する段階と、前記第1セットパルスの印加に後続して前記セットメモリセルで検証動作を実行し、検証結果を発生する段階と、前記検証結果に応答して前記セットメモリセルのうちの少なくとも1つに第2セットパルスを印加する段階とを含むことを特徴とする請求項1に記載の動作方法。前記第2セットパルスは前記第1セットパルスと同一の幅を有することを特徴とする請求項2に記載の動作方法。前記第2パルスは前記第1パルスより高いレベルを有することを特徴とする請求項2に記載の動作方法。前記検証結果が示すように、前記セットメモリセルのうちの少なくとも1つは前記第1セットパルスが印加された後にリセット状態を有することを特徴とする請求項2に記載の動作方法。前記セットメモリセルに前記セットパルスを印加する段階は、前記セットメモリセルの全部が正常セット状態抵抗を有するようになってパスされるまで、複数のセットループを通じて前記セットメモリセルにセットパルスを繰り返して印加する段階を含むことを特徴とする請求項2に記載の動作方法。各セットループは、各セットループに定義されたセット電圧を利用してセット動作を実行し、前記セットメモリセルで検証動作を実行することを含むことを特徴とする請求項6に記載の動作方法。各セットループで定義されたセット電圧は後続するセットループで漸進的に増加することを特徴とする請求項7に記載の動作方法。各セットループに定義された電圧は後続するセットループで漸進的に減少することを特徴とする請求項7に記載の動作方法。各連続的なセットループはすぐ先行するセットループの時間区間と同一であるか、またはそれより短い時間の間実行されることを特徴とする請求項6に記載の動作方法。複数のメモリセルを含むメモリセルアレイと、読み出し及び書き込み回路と、を有し、前記読み出し及び書き込み回路はリセット状態に変化する複数のメモリセルリセットメモリセルにリセットパルスを印加し、セット状態に変化する複数のメモリセルセットメモリセルにセットパルスを印加するように構成され、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする可変抵抗メモリ装置。前記読み出し及び書き込み回路は、前記セットメモリセルに第1セットパルスを印加し、前記第1セットパルスの印加に後続して前記セットメモリセルで検証動作を実行して検証結果を発生し、前記検証結果に応答して前記セットメモリセルのうちの少なくとも1つに第2セットパルスを印加するようにさらに構成されることを特徴とする請求項11に記載の可変抵抗メモリ装置。前記第2セットパルスの幅は前記第1セットパルスの幅と同一であることを特徴とする請求項12に記載の可変抵抗メモリ装置。前記第2セットパルスは前記第1セットパルスのレベルより高いレベルを有することを特徴とする請求項12に記載の可変抵抗メモリ装置。前記セットメモリセルのうちの少なくとも1つは前記検証結果が示したように、前記第1セットパルスが印加された後にリセット状態を有することを特徴とする請求項12に記載の可変抵抗メモリ装置。前記読み出し及び書き込み回路は、前記セットメモリセルの全部が正常セット状態の抵抗を有するようになってパスされるまで、複数のセットループを通じて前記セットメモリセルにセットパルスを繰り返して印加するようにさらに構成されることを特徴とする請求項11に記載の可変抵抗メモリ装置。各セットループは各セットループで定義されたセット電圧を利用してセット動作を実行し、前記セットメモリセルで検証動作を実行することを含むことを特徴とする請求項16に記載の可変抵抗メモリ装置。各セットループで定義されたセット電圧は後続するセットループで漸進的に増加することを特徴とする請求項17に記載の可変抵抗メモリ装置。後続するセットループはすぐ先行するセットループと同一であるか、またはそれより短い時間区間の間実行されることを特徴とする請求項16に記載の可変抵抗メモリ装置。可変抵抗メモリ装置と、前記可変抵抗メモリ装置を制御するように構成されるコントローラとを含み、前記可変抵抗メモリ装置は、複数のメモリセルを含むメモリセルアレイと、読み出し及び書き込み回路と、を有し、前記読み出し及び書き込み回路はリセット状態に変化する複数のメモリセルリセットメモリセルにリセットパルスを印加し、セット状態に変化する複数のメモリセルセットメモリセルにセットパルスを印加するように構成され、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とするメモリシステム。そこで、本発明は上記従来の半導体メモリにおける問題点に鑑みてなされたものであって、本発明の目的は、向上した動作速度を有する可変抵抗メモリ装置、それの動作方法、そしてそれを含むメモリシステムを提供することにある。上記目的を達成するためになされた本発明による可変抵抗メモリ装置の動作方法は、リセット状態に変化する複数のメモリセルリセットメモリセルにリセットパルスを印加し、セット状態に変化する複数のメモリセルセットメモリセルにセットパルスを印加する段階を有し、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする。前記セットパルスを印加する段階は、前記セットメモリセルに第1セットパルスを印加する段階と、前記第1セットパルスの印加に後続して前記セットメモリセルで検証動作を実行して検証結果を発生する段階と、前記検証結果に応答して前記セットメモリセルのうちの少なくとも1つに第2セットパルスを印加する段階とを含む。前記第2セットパルスは前記第1セットパルスと同一の幅を有する。前記第2パルスは前記第1パルスより高いレベルを有する。前記検証結果が示すように、前記セットメモリセルのうちの少なくとも1つは前記第1セットパルスが印加された後にリセット状態を有する。前記セットメモリセルに前記セットパルスを印加する段階は、前記セットメモリセルの全部が正常セット状態抵抗を有するようになってパスされるまで、複数のセットループを通じて前記セットメモリセルにセットパルスを繰り返して印加する段階を含む。各セットループは、各セットループに定義されたセット電圧を利用してセット動作を実行し、前記セットメモリセルで検証動作を実行することを含む。各セットループで定義されたセット電圧は後続するセットループで漸進的に増加する。各セットループに定義された電圧は後続するセットループで漸進的に減少する。各連続的なセットループはすぐ先行するセットループの時間区間と同一であるか、またはそれより短い時間の間実行される。また、上記目的を達成するためになされた本発明による可変抵抗メモリ装置は、複数のメモリセルを含むメモリセルアレイと、読み出し及び書き込み回路とを有し、前記読み出し及び書き込み回路はリセット状態に変化する複数のメモリセルリセットメモリセルにリセットパルスを印加し、セット状態に変化する複数のメモリセルセットメモリセルにセットパルスを印加するように構成され、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする。前記読み出し及び書き込み回路は、前記セットメモリセルに第1セットパルスを印加し、前記第1セットパルスの印加に後続して前記セットメモリセルで検証動作を実行して検証結果を発生し、前記検証結果に応答して前記セットメモリセルのうちの少なくとも1つに第2セットパルスを印加するようにさらに構成される。前記第2セットパルスの幅は前記第1セットパルスの幅と同一である。前記第2セットパルスは前記第1セットパルスのレベルより高いレベルを有する。前記セットメモリセルのうちの少なくとも1つは前記検証結果が示すように、前記第1セットパルスが印加された後にリセット状態を有する。前記読み出し及び書き込み回路は、前記セットメモリセルの全部が正常セット状態抵抗を有するようになってパスされるまで、複数のセットループを通じて前記セットメモリセルにセットパルスを繰り返して印加するようにさらに構成される。各セットループは各セットループで定義されたセット電圧を利用してセット動作を実行し、前記セットメモリセルで検証動作を実行することを含む。各セットループで定義されたセット電圧は後続するセットループで漸進的に増加する。後続するセットループはすぐ先行するセットループと同一であるか、またはそれより短い時間区間の間実行される。また、上記目的を達成するためになされた本発明によるメモリシステムは、可変抵抗メモリ装置と、前記可変抵抗メモリ装置を制御するように構成されるコントローラとを有し、前記可変抵抗メモリ装置は、複数のメモリセルを含むメモリセルアレイと、読み出し及び書き込み回路とを含み、前記読み出し及び書き込み回路はリセット状態に変化する複数のメモリセルリセットメモリセルにリセットパルスを印加し、セット状態に変化する複数のメモリセルセットメモリセルにセットパルスを印加するように構成され、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする。本発明によれば、リセットパルスより狭い幅を有するセットパルスに基づいて書き込みが実行される。また、パスされたメモリセルにセットパルスの印加が中止される。したがって、向上した動作速度を有する可変抵抗メモリ装置、それの動作方法、そしてそれを含むメモリシステムが提供される。次に、本発明に係る可変抵抗メモリ装置、その動作方法、及びそれを含むメモリシステムを実施するための形態の具体例を図面を参照しながら説明する。以下、同じ構成要素は同じ参照番号を引用する。類似の構成要素は類似の参照番号を引用する。図1は、本発明の第1実施形態に係る可変抵抗メモリ装置100を示すブロック図である。図1を参照すれば、本発明の実施形態に係る可変抵抗メモリ装置100は、メモリセルアレイ110、アドレスデコーダ120、読み出し及び書き込み回路130、データ入出力回路140、制御ロジック150を含む。メモリセルアレイ110はワードラインWLを通じてアドレスデコーダ120に接続され、ビットラインBLを通じて読み出し及び書き込み回路130に接続される。メモリセルアレイ110は複数のメモリセルを含む。行方向に配列されるメモリセルはワードラインWLに接続される。列方向に配列されるメモリセルはビットラインBLに接続される。メモリセルアレイ110はセル当たり1つまたはその以上のビットを格納するように構成される。アドレスデコーダ120はワードラインWLを通じてメモリセルアレイ110に接続される。アドレスデコーダ120は制御ロジック150の制御に応答して動作するように構成される。アドレスデコーダ120は外部からアドレスADDRを受信する。アドレスデコーダ120は受信されたアドレスADDRのうち行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用してアドレスデコーダ120はワードラインWLを選択する。アドレスデコーダ120は伝達されたアドレスADDRのうち列アドレスをデコーディングするように構成される。デコーディングされた列アドレスは読み出し及び書き込み回路130に伝達される。アドレスデコーダ120は行デコーダ、列デコーダ、アドレスバッファなどのように周知の構成要素を含む。読み出し及び書き込み回路130はビットラインBLを通じてメモリセルアレイ110に接続され、データラインDLを通じてデータ入出力回路140に接続される。読み出し及び書き込み回路130は制御ロジック150の制御に応答して動作する。読み出し及び書き込み回路130はアドレスデコーダ120からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読み出し及び書き込み回路130はビットラインBLを選択する。読み出し及び書き込み回路130はデータ入出力回路140からデータを受信し、受信されたデータをメモリセルアレイ110に書き込む。読み出し及び書き込み回路130はメモリセルアレイ110からデータを読み出し、読み出されたデータをデータ入出力回路140に伝達する。読み出し及び書き込み回路130はメモリセルアレイ110の第1格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ110の第2格納領域に書き込む。例えば、読み出し及び書き込み回路230はコピーバックcopy-back動作を実行するように構成される。読み出し及び書き込み回路130はページバッファまたはページレジスタ、列選択回路などのように周知の構成要素を含む。他の例として、読み出し及び書き込み回路130は感知増幅器、書き込みドライバ、列選択回路などのように周知の構成要素を含む。データ入出力回路140はデータラインDLを通じて読み出し及び書き込み回路130に接続される。データ入出力回路140は制御ロジック150の制御に応答して動作する。データ入出力回路140は外部とデータDATAを交換するように構成される。データ入出力回路140は外部から伝達されるデータDATAをデータラインDLを通じて読み出し及び書き込み回路130に伝達するように構成される。データ入出力回路140は読み出し及び書き込み回路からデータラインDLを通じて伝達されるデータDATAを外部に出力するように構成される。データ入出力回路140はデータバッファなどのように周知の構成要素を含む。制御ロジック150はアドレスデコーダ120、読み出し及び書き込み回路130、データ入出力回路140に接続される。制御ロジック150は可変抵抗メモリ装置100のあらゆる動作を制御するように構成される。制御ロジック150は外部から伝達される制御信号CTRLに応答して動作する。図2は、図1のメモリセルアレイ110を示すブロック図である。図2を参照すれば、メモリセルMCが行及び列方向に沿って提供される。行方向に配置されたメモリセルMCはワードラインWL1~WLnに接続される。列方向に配置されたメモリセルはビットラインBL1~BLmに接続される。図3は、図2のメモリセルMCを示す回路図である。図3を参照すれば、ワードラインWLとビットラインBLとの間にメモリセルMCが接続される。メモリセルMCは選択素子SESelectionelement及び抵抗素子REResIstanceelementを含む。選択素子SEはワードラインWLと抵抗素子REとの間の信号経路を開閉するように構成される。メモリセルMCが選択される時、選択素子SEはワードラインWL及び抵抗素子REを電気的に接続する。すなわち、ワードラインWL及びビットラインBLが抵抗素子REを通じて電気的に接続される。メモリセルMCが非選択される時、選択素子SEはワードラインWL及び抵抗素子REを電気的に分離する。例示的に、選択素子SEはダイオードであると示されている。例えば、ビットラインBLとワードラインWLとの間の電圧差をダイオードのスレッショルド電圧より高く設定することによって、メモリセルMCが選択される。例えば、ビットラインBLとワードラインWLとの間の電圧差をダイオードのスレッショルド電圧より低く設定することによって、メモリセルMCが非選択される。例示的に、抵抗素子REは可変抵抗で構成される。例えば、抵抗素子REは周辺環境によって相異なる抵抗値を有する。例えば、抵抗素子REは相異なる抵抗値の形態でデータを格納するように構成される。例えば、抵抗素子REは1ビットデータを格納するために、少なくとも2つの相異なる抵抗値を有する。例えば、抵抗素子REはiビットデータを格納するために、少なくとも2i個の相異なる抵抗値を有する。例示的に、抵抗素子REは電流または電圧によって相異なる抵抗値を有する。例えば、抵抗素子REは温度によって相異なる抵抗値を有する。例えば、抵抗素子REはカルコゲニドchalcogenideのように相変化を通じて相異なる抵抗値を有する。例えば、メモリセルMCは相変化メモリセルである。すなわち、メモリセルMCを含む可変抵抗メモリ装置100図1参照は相変化メモリ装置PRAM;phasechangememorydeviceである。しかし、抵抗素子REは相変化物質に限定されず、メモリセルMCは相変化メモリセルに限定されない。また、可変抵抗メモリ装置100は相変化メモリ装置に限定されない。以下で、メモリセルMCは低抵抗状態及び高抵抗状態を有すると仮定する。しかし、メモリセルMCは低抵抗状態と高抵抗状態との間の多様な抵抗状態を有することができる。以下で、低抵抗を有するメモリセルMCはリセット状態resetstateと仮定する。また、高抵抗を有するメモリセルMCはセット状態setstateと仮定する。しかし、メモリセルMCはリセット状態とセット状態との間の多様な状態を有することができる。図4は、図3のメモリセルMCの電圧-電流特性V-Icharacteristicsを示すグラフである。図4において、横軸は電圧を示し、縦軸は電流を示す。図4を参照すれば、第1~第3ラインA、B、Cが示されている。第1ラインAはセット状態のメモリセルMCの電圧-電流特性を示す。第2ラインBはリセット状態のメモリセルMCの電圧-電流特性を示す。第1ラインA及び第2ラインBを比較すれば、セット状態のメモリセルMCの抵抗がリセット状態のメモリセルMCの抵抗より低い。リセット状態のメモリセルMCにスレッショルド電圧Vthより高い電圧が印加されれば、メモリセルMCは相転移状態phasetransitionstateに進入する。例えば、リセット状態のメモリセルMCに第1電流I1より高い電流が印加されれば、メモリセルMCは相転移状態に進入する。相転移状態で、メモリセルMCは第3ラインCによる電圧-電流特性を有する。メモリセルMCに第1セット電圧Vs1~第2セット電圧Vs2範囲内の電圧が印加されれば、メモリセルMCはセット状態に設定される。すなわち、メモリセルMCは安定したセット抵抗Rsを有するセット状態に設定される。メモリセルMCに第1セット電流Is1~第2セット電流Is2範囲内の電流が印加されれば、メモリセルMCはセット状態に設定される。すなわち、メモリセルMCは安定したセット抵抗Rsを有するセット状態に設定される。メモリセルMCにリセット電圧Vrs以上の電圧が印加されれば、メモリセルMCはリセット状態に設定される。メモリセルMCにリセット電流Irs以上の電流が印加されれば、メモリセルMCはリセット状態に設定される。例えば、リセット状態のメモリセルMCはリセット抵抗Rrsを有する。図5は、リセット状態のメモリセルMCに印加される電流の大きさによるメモリセルMCの抵抗を示すグラフである。図5において、横軸は電流Iを示し、縦軸は抵抗Rを示す。図5のグラフは横軸の電流値に対応する電流をリセット状態MCのメモリセルに印加した後、読み出し動作を通じてメモリセルMCの抵抗値を測定した結果を示す。図4及び図5を参照すれば、メモリセルMCに第1セット電流Is1及び第2セット電流Is2範囲内の電流が印加される時、メモリセルMCは安定したセット抵抗Rsを有する。メモリセルMCにリセット電流Irs以上の電流が印加される時、メモリセルMCはリセット抵抗Rrsを有する。以下で、メモリセルMCが安定したセット抵抗Rsを有するセット電流Isの範囲Is1~Is2を有効電流範囲EIという。図6は、リセット状態のメモリセルMCに印加される電圧の大きさによるメモリセルMCの抵抗を示すグラフである。図6において、横軸は電圧Vを示し、縦軸は抵抗Rを示す。図6のグラフは横軸の電圧値に対応する電圧をリセット状態MCのメモリセルに印加した後、読み出し動作を通じてメモリセルMCの抵抗値を測定した結果を示す。図4及び図6を参照すれば、メモリセルMCに第1セット電圧Vs1及び第2セット電圧Vs2範囲内の電圧が印加される時、メモリセルMCは安定したセット抵抗Rsを有する。メモリセルMCにリセット電圧Vrs以上の電流が印加される時、メモリセルMCはリセット抵抗Rrsを有する。以下で、メモリセルMCが安定したセット抵抗Rsを有するセット電圧Vsの範囲Vs1~Vs2を有効電圧範囲EVという。図1~図6を参照して説明したように、メモリセルMCは電圧及び電流に対して類似の特性を示す。例えば、有効電流範囲EI内の電流がメモリセルMCに印加される時、メモリセルMCはセット状態に変化する。有効電圧範囲EV内の電圧がメモリセルMCに印加される時、メモリセルはセット状態に変化する。リセット電流またはリセット電圧より大きいレベルを有する電流パルスまたは電圧パルスが印加される時、メモリセルMCはリセット状態に変化する。メモリセルMCの状態は、メモリセルMCに電流が印加されるか、または電圧が印加されるかに関係なく、メモリセルMCに印加されるパルスのレベルが有効範囲例えば、有効電流範囲EIまたは有効電圧範囲EVであるか、またはリセットレベル以上であるかによって変わる。したがって、以下で電圧または電流の区分をすることなく、パルスのレベルに基づいて本発明に係る技術的思想を説明する。本発明の技術的思想に係るパルスのレベルは電流のレベル及び電圧のレベルのうちの1つであり得る。また、以下で、有効範囲EIeffectiverangeを定義する。有効範囲はメモリセルMCの状態をセット状態に変化するパルスレベルの範囲を示す。例えば、有効範囲ERは有効電流範囲EIまたは有効電圧範囲EVであり得る。図7は、複数のメモリセルMCの有効範囲ERを示すグラフである。図7において、横軸はメモリセルMCに印加されるパルスのレベルを示し、縦軸はメモリセルMCの抵抗値を示す。第1抵抗曲線R1は第1メモリセルMC1に印加されたパルスのレベルによる第1メモリセルMC1の抵抗値の変化を示す。第1メモリセルMC1に有効範囲MC1_ER内のレベルを有するパルスが印加される時、第1メモリセルMC1はセット状態に変化する。同様に、第2~第4抵抗曲線R2~R4は各々第2~第4メモリセルMC2~MC4の抵抗値の変化を示す。第2~第4メモリセルMC2~MC4は各々対応する有効範囲MC2_ER~MC4_ERを有する。工程上の誤差または工程上の特性によって、第1~第4メモリセルMC1~MC4は相異なる特性を有する。例えば、メモリセルMC1~MC4の有効範囲MC1_ER~MC4_ERは分散する。例示的に、第1メモリセルMC1の有効範囲MC1_ERは第2メモイセルMC2の有効範囲MC2_ERと重複範囲を有する。しかし、第1メモリセルMC1の有効範囲MC1_ERは第3及び第4メモリセルMC3、MC4の有効範囲MC3_ER、MC4_ERと重複範囲を有しない。同様に、第2メモリセルMC2の有効範囲MC2_ERは第4メモリセルMC4の有効範囲MC4_ERと重複範囲を有しない。第3メモリセルMC3の有効範囲MC3_ERは第1メモリセルMC1の有効範囲MC1_ERと重複範囲を有しない。第4メモリセルMC4の有効範囲MC4_ERは第1及び第2メモリセルMC1、MC2の有効範囲MC1_ER、MC2_ERと重複範囲を有しない。すなわち、特定レベルのセットパルスが第1~第4メモリセルMC1~MC4に印加される時、第1~第4メモリセルMC1~MC4のうちの少なくとも1つはリセット状態を維持する。このような問題を防止するために、セット状態に変わるメモリセルMCに変化するレベルを有するセットパルスが印加される。図8は、本発明の第1実施形態に係る書き込みパルスを示すグラフである。図8において、横軸は時間を示し、縦軸はパルスのレベルを示す。例示的に、リセットパルスRST及びセットパルスSETが示されている。リセットパルスRSTはメモリセルMCをリセット状態に変化させるパルスである。例示的に、リセットパルスRSTは第2時間T2に対応する持続時間durationを有する。すなわち、リセットパルスRSTは第2時間T2の間メモリセルMCに印加される。セットパルスSETはメモリセルMCをセット状態に変化させるパルスである。例示的に、セットパルスSETは第1時間T1に対応する持続時間durationを有する。すなわち、セットパルスSETは第1時間の間メモリセルMCに印加される。セットパルスSETのレベルは第2レベルP2~第1レベルP1間の範囲で変わる。例示的に、セットパルスSETのレベルは第2レベルP2から第1レベルP1に漸進的に減少する。例示的に、第1レベルP1と第2レベルP2との間の範囲はメモリセルMCの有効範囲ERの分布に基づいて設定される。例えば、第1レベルP1と第2レベルP2との間の範囲はメモリセルMCの分散した有効範囲ERを含むように設定される。すなわち、セットパルスSETが印加される間セットパルスのレベルを変化させることによって、分散した有効範囲ERを有するメモリセルMCを正常にセット状態に変えることができる。上述のように、持続時間T1の間漸進的に変わるレベルを有するセットパルスはスロークエンチングslow-quenchingパルスと呼ばれる。ところで、セットパルスSETの持続時間T1の間セットパルスSETのレベルを変化しながら、メモリセルMCにセットパルスSETを印加する場合、セットパルスSETの持続時間T1がリセットパルスRSTの持続時間T2より長くなる。すなわち、セットパルスSETの持続時間T1によって、可変抵抗メモリ装置100の書き込み速度が低下する。このような問題を防止するために、本発明の実施形態に係る可変抵抗メモリ装置100は相異なるレベルを有する複数のセットパルスをメモリセルMCに印加するように構成される。図9は相異なる持続時間を有するセットパルスSETによるメモリセルMCの抵抗値を示すグラフである。図9において、横軸はセットパルスSETの持続時間を示し、縦軸はメモリセルMCの抵抗値を示す。図9はテストエレメントグループTEG;testelementgroupの特定メモリセルにセットパルスを印加した後、特定メモリセルの抵抗値を測定した結果を示す。例えば、特定メモリセルMCに印加されたセットパルスは特定メモリセルMCの有効範囲ER内の特定レベルを有する。特定メモリセルMCに印加されたパルスの持続時間は横軸方向に沿って減少する。図9を参照すれば、第2時間~第7時間T2~T7の持続時間を有するセットパルスが印加された時に、特定メモリセルMCは正常なセット状態に変わる。例示的に、第2時間T2は図8を参照して説明したリセットパルスRSTの持続時間に対応する。第3~第7時間T3~T7は第2時間T2より短い持続時間を示す。例示的に、第2時間T2は90nsである。例示的に、第3~第7時間T3~T7は各々70ns、50ns、40ns、30ns、20nsである。第8時間T8の持続時間を有するセットパルスが印加された時に、特定メモリセルMCは正常にセット状態に変わらない。例示的に、第8時間T8は10nsである。図9に示すように、セットパルスの持続時間が予め設定された値例えば、20ns以上であれば、メモリセルMCは正常にセット状態に変化する。すなわち、リセットパルスRSTの持続時間T2例えば、90nsより短い持続時間例えば、T7、20nsを有するセットパルスSETに基づいて、メモリセルMCがセット状態に変化することが可能である。図10は、図8の分散した有効範囲MC1_ER~MC4_ERを有するメモリセルMC1~MC4に対応するセットパルスのレベルを示すグラフである。図10を参照すれば、第3レベルP3を有するセットパルスSETが第7時間T7例えば、20nsの間印加されれば、第1及び第2メモリセルMC1、MC2はセット状態に変化する。第4レベルP4を有するセットパルスSETが第7時間T7例えば、20nsの間印加されれば、第3及び第4メモリセルMC3、MC4がセット状態に変化する。すなわち、リセットパルスRSTより短い持続時間を有し、相異なるレベルを有するパルスがメモリセルMC1~MC4に印加されれば、すべてのメモリセルMC1~MC4が正常にセット状態に変化することが可能になる。第3レベルP3及び第4レベルP4はメモリセルMC1~MC4の有効範囲ERに基づいて設定することができる。例えば、第3レベルP3及び第4レベルP4の差はメモリセルMC1~MC4の有効範囲ERに対応するように設定することができる。また、メモリセルMC1~MC4の有効範囲ER_MC1~ER_MC4の平均値や最小値に対応するように設定することができる。セットパルスSETの増分がメモリセルMC1~MC4の有効範囲ERによって設定されれば、セットパルスSETの印加回数を最小化することができる。図11は、本発明の第2実施形態に係る書き込みパルスを示すグラフである。図11において、横軸は時間Tを示し、縦軸はパルスのレベルを示す。図11を参照すれば、第2時間T2の持続時間を有するリセットパルスRSTが示されている。書き込み動作の時に、リセット状態に変化するメモリセルMCに第2時間T2の持続時間を有するリセットパルスRSTが印加される。また、リセットパルスRSTの持続時間T2より短い持続時間T7を有するセットパルスSET1~SETpが示されている。セットパルスSET1~SETpは順次に増加するレベルを有する。書き込み動作の時に、セット状態に変化するメモリセルMCにセットパルスSET1~SETpが印加される。例示的に、セットパルスSET1~SETpの増分はメモリセルMCの有効範囲ERに基づいて制御される。図9及び図10を参照して説明したように、セットパルスSETの持続時間はリセットパルスRSTの持続時間より短いことがある。例示的に、セットパルスSETの持続時間はリセットパルスRSTの持続時間の1/5に対応する。したがって、セットパルスSET1~SETpの印加タイミング及びセットパルスSET1~SETpの数が調節されれば、セット時間が減少する。すなわち、可変抵抗メモリ装置100の動作速度を向上する。図12は、本発明の第2実施形態に係る可変抵抗メモリ装置200を示すブロック図である。図12を参照すれば、可変抵抗メモリ装置200は、メモリセルアレイ210、アドレスデコーダ220、読み出し及び書き込み回路230、データ入出力回路240、制御ロジック250、パスフェイルチェック回路260を含む。メモリセルアレイ210、アドレスデコーダ220、データ入出力回路240は図1を参照して説明したメモリセルアレイ110、アドレスデコーダ120、データ入出力回路140と同一に構成される。したがって、詳細な説明は省略する。図1を参照して説明した読み出し及び書き込み回路130と比較すれば、読み出し及び書き込み回路230は検証動作を追加的に実行する。例えば、読み出し及び書き込み回路230はセット状態に変化するメモリセルMCにセットパルスを印加した後、検証パルスを印加するように構成される。例示的に、検証動作は読み出し動作と同様に実行される。検証動作はメモリセルMCの抵抗を判別する動作を含む。検証動作の結果はパスフェイルチェック回路260に提供される。パスフェイルチェック回路260は読み出し及び書き込み回路230から検証結果を受信する。パスフェイルチェック回路260はセット状態に変化するメモリセルMCが正常なセット抵抗Rsを有するか否かを判別する。判別結果は制御ロジック250に提供される。制御ロジック250は検証動作を実行するように読み出し及び書き込み回路230を制御する。制御ロジック250はパスフェイルチェック回路260からパスフェイル判別結果を受信する。受信された判別結果に基づいて、制御ロジック250は書き込み動作を制御する。例示的に、セット状態に変化するメモリセルMCが全部セット状態に変化した時に、制御ロジック250はセット動作を終了する。例示的に、セット状態に変化するメモリセルMCのうちの一部がリセット状態を維持する時、制御ロジック250はセットパルスを再び印加するように読み出し及び書き込み回路230を制御する。制御ロジック250は検証制御器251及びパスフェイルチェック制御器253を含む。検証制御器251は検証動作を実行するように読み出し及び書き込み回路230を制御する。検証制御器251は検証動作を実行するように可変抵抗メモリ装置200の動作タイミングを制御する。パスフェイルチェック制御器253はパスフェイル判別動作を実行するようにパスフェイルチェック回路260を制御する。パスフェイルチェック制御器253はパスフェイル判別動作が実行されるように可変抵抗メモリ装置200の動作タイミングを制御する。パスフェイルチェック制御器253はパスフェイル判別結果によって書き込み動作を制御する。図13は、図12の可変抵抗メモリ装置200の書き込みパルスを示すグラフである。図13において、横軸は時間Tを示し、縦軸はパルスのレベルを示す。例示的に、リセット動作の時に、リセットパルスRSTが印加される。リセットパルスRSTは図8及び図11を参照して説明したように第2時間T2の持続時間を有する。セット動作の時に、セットパルスSET1~SETpが印加される。まず、第1セットパルスSET1がセット状態に変化するメモリセルMCに印加される。以後に、第1セットパルスSET1が印加されたメモリセルMCに検証パルスVERが印加される。すなわち、検証動作が実行される。例示的に、検証動作はメモリセルMCの抵抗値を判別する動作を含む。例えば、検証動作は読み出し動作と同様に実行され、検証パルスVERは読み出し動作のためのパルスと同一のレベルを有する。1つのセットパルスSET1及び1つの検証パルスVERがメモリセルMCに印加される動作は1つのセットループを形成する。セットループは繰り返して実行される。セットループが繰り返される時、セットパルスSETのレベルは順次に上昇する。例示的に、図13において、第1~第pセットパルスSET1~SETpが示されている。すなわち、第1~第pセットループが示されている。図13において、検証パルスVERの持続時間及びセットパルスSETの持続時間T7は同一である。しかし、検証パルスVERの持続時間及びセットパルスSETの持続時間T7は異なりうる。例えば、検証パルスVERの持続時間はセットパルスSETの持続時間T7より短いこともあれば、長いこともありうる。図14は、図12及び図13の可変抵抗メモリ装置200のセット動作を説明するためのフローチャートである。図12~図14を参照すれば、S110において、セットパルスSETのレベルが初期セットレベルに調節される。例示的に、セットパルスSETのレベルは第1セットパルスSET1レベルに調節される。S120において、調節されたセットパルスSET1が印加される。例えば、調節されたセットパルスSET1がセット状態に変化するメモリセルMCに印加される。S130において、メモリセルMCが全部パスであるか否かが判別される。例えば、調節されたセットパルスSET1が印加されたメモリセルMCに検証パルスVERが印加される。検証結果に基づいて、セットパルスSET1が印加されたメモリセルMCがパスであるか否かが判別される。例示的に、正常なセット抵抗Rsを有するメモリセルMCはパスとして判別される。正常なセット抵抗Rsを有しないメモリセルMCはフェイルとして判別される。すべてのメモリセルMCがパスであれば、セット動作は終了する。すべてのメモリセルMCがパスではなければ、S140が実行される。例示的に、予め設定された数以下のメモリセルMCがフェイルであれば、セット動作は終了する。例えば、フェイルであったメモリセルMCの数がエラー訂正可能なビット数より小さければ、セット動作は終了する。S140において、総セット時間が最大時間に到逹したか否かが判別される。例示的に、最大時間はセット動作のために予め設定された時間である。総セット時間が最大時間に到逹すれば、S160でセットフェイルとして設定される。例示的に、セットフェイルされたメモリセルMCはバッドセルとして処理される。最大時間は例えば500nsに設定される。総セット時間が最大時間に到逹しなければ、S150が実行される。S150において、セットパルスSETのレベルが調節される。例えば、セットパルスSETのレベルは増加する。例えば、セットパルスSETのレベルは第1セットパルスSET1のレベルから第2セットパルスSET2のレベルに調節される。以後に、S120において、調節されたセットパルスがメモリセルMCに印加される。セット状態に変化するメモリセルMCがパスされるまで、またはセット状態に変化するメモリセルMCがフェイル処理されるまで、セットパルスSETのレベルを調節しS110及びS150、調節されたセットパルスSETをメモリセルMCに印加しS120、セットパルスSETが印加されたメモリセルMCを検証する動作S130が繰り返される。すなわち、セットループが繰り返される。セットパルスSETのレベルが調節される毎に、相異なるメモリセルMCがセット状態に変化する。したがって、セットパルスSETのレベルを調節してセット動作を実行すれば、メモリセルMCがセット状態に変化することが可能になる。また、検証動作に基づいて、メモリセルMCがセット状態に書き込まれれば、セット動作は終了する。したがって、不要なセットパルスSETをメモリセルMCに印加する動作が防止される。したがって、可変抵抗メモリ装置200の動作速度が向上する。図15は、図12の可変抵抗メモリ装置200のセットパルスの応用例を示すグラフである。図15において、横軸は時間を示し、縦軸はパルスのレベルを示す。例示的に、セットパルスSETは電荷ポンプchargepumpによって生成される。可変抵抗メモリ装置200の面積及び電力消耗を考慮して、電荷ポンプの容量が決められる。電荷ポンプの容量によって、一回にセットパルスSETを印加できるメモリセルMCの数が決められる。例示的に、一回に1つのメモリセルMCにセットパルスが印加されると仮定する。しかし、セットパルスは一回に2つ以上のメモリセルMCに印加することができる。書き込み動作はワードまたはセクタ単位で実行される。例示的に、書き込み動作は8ビット単位で実行されると仮定する。そして、各メモリセルMCは1つのビットを格納するように構成されると仮定する。すなわち、書き込み動作の時に、8個のメモリセルMC1~MC8にデータが書き込まれる。例示的に、8個のメモリセルMC1~MC8が全部セット状態に変化すると仮定する。この時、図15の第1セット区間1stSETに示したように、8個のメモリセルMC1~MC8に初期セットレベルを有するセットパルスSETが印加される。例示的に、初期セットレベルを有するセットパルスSETは8個のメモリセルMC1~MC8に各々一回ずつ、総8回印加される。以後に、検証動作が実行される。例示的に、検証パルスVERは電源電圧Vccを利用して実行される。すなわち、別途のポンプによって生成されないので、検証パルスVERは複数のメモリセルMCに同時に印加することができる。例えば、検証パルスは8個のメモリセルMC1~MC8に同時に印加することができる。例えば、検証パルスVERは4個のメモリセルMC1~MC4またはMC5~MC8に同時に印加することができる。図15において、検証パルスの数は省略されている。しかし、検証パルスの数は多様に応用することができる。一番目のセットループを通じて、第3、第4、第7及び第8メモリセルMC3、MC4、MC7、MC8がパスされたと仮定する。例示的に、パスされたメモリセルMC3、MC4、MC7、MC8はセット禁止として設定することができる。例えば、パスされたメモリセルMC3、MC4、MC7、MC8にセットパルスSETの印加が中止される。例えば、二番目のセット区間2ndSETにおいて、パスされたメモリセルMC3、MC4、MC7、MC8にセットパルスSETが印加されない。第2セット区間2ndSETで、セットパルスSETはフェイルされたメモリセルMC1、MC2、MC5、MC6に印加される。すなわち、セットパルスSETは総4回印加される。第1セット区間1stSETと比較すれば、パスされたメモリセルMC3、MC4、MC7、MC8によってセットパルスSETの印加回数が減少する。第2セット区間2ndSETで、第2及び第5メモリセルMC2、MC5がパスされたと仮定する。第3セット区間3rdSETで、パスされたメモリセルMC2~MC5、MC7、MC8にセットパルスSETが印加されない。第1及び第2セット区間1stSET、2ndSETと比較すれば、パスされたメモリセルMC2~MC5、MC7、MC8によってセットパルスSETの印加回数が減少する。上述のように、セットループが繰り返される時、パスされたメモリセルMCにセット電圧の印加が中止される。この時、セットパルスSETの印加回数が減少するので、可変抵抗メモリ装置200の書き込み速度が向上する。また、セットパルスSETを生成する電荷ポンプの電力消耗が減少する。図15において、セットパルスSETのレベルは一定であると示されている。しかし、図11~図14を参照して説明したように、セットパルスのレベルは順次に調節される。図16は、図15のセットパルスに基づいた図12の可変抵抗メモリ装置200のセット動作を説明するためのフローチャートである。図12、図15、図16を参照すれば、S210において、セットパルスSETのレベルが調節される。例示的に、セット動作が開始される時、セットパルスSETのレベルは初期セットレベルに調節される。セットループが繰り返される時、セットパルスSETのレベルは順次に増加する。S220において、セット状態に変化するメモリセルのうち一番目のメモリセルMCが選択される。例示的に、同時に1つのメモリセルMCにセットパルスSETを印加するように可変抵抗メモリ装置200が構成される時、1つのメモリセルMCが選択される。例示的に、同時に複数のメモリセルMCにセットパルスSETを印加するように可変抵抗メモリ装置200が構成される時、複数のメモリセルMCが選択される。S230において、選択されたメモリセルMCに調節されたセットパルスSETが印加される。S240において、選択されたメモリセルMCが最後のメモリセルMCであるか否かが判別される。例えば、セット状態に変化するメモリセルMCのうちで選択されたメモリセルMCが最後のメモリセルMCであるか否かが判別される。例えば、セット状態に変化するメモリセルMCの全部に調節されたセットパルスSETが印加されたか否かが判別される。選択されたメモリセルMCが最後のメモリセルではなければ、S250で、次のメモリセルMCが選択される。以後に、S230及びS240が再び実行される。選択されたメモリセルMCが最後のメモリセルであれば、すなわちすべてのメモリセルMCにセットパルスが印加されれば、S260が実行される。すなわち、S230~S250において、図15のセット区間に示したように、複数のセットパルスSETがメモリセルに印加される。S260において、検証が実行される。S260は図15の検証区間に対応する。S270において、すべてのメモリセルMCがパスであるか否かが判別される。すべてのメモリセルMCがパスであれば、S275で、セット動作は終了する。すべてのメモリセルMCがパスではなければ、すなわちフェイルであるメモリセルMCが存在すれば、S280が実行される。例示的に、フェイルであるメモリセルMCの数がエラー訂正可能なビット数より小さい時、セット動作は終了することができる。S280において、最大ループであるか否かが判別される。例示的に、最大ループはセット動作のために割り当てられたセットループの数を示す。セットループの回数が最大ループ数に到逹すれば、S290で、セットフェイルとして設定される。セットループの回数が最大ループ数に到逹しなければ、S285で、パスされたメモリセルMCのセットが禁止される。例えば、パスされたメモリセルMCにセットパルスSETを印加することが禁止される。例えば、パスされたメモリセルMCにセットパルスSETを印加することが中止される。以後に、S210が再び実行される。すなわち、図15の第2及び第3セット区間2ndSET、3rdSETに示したように、パスされたメモリセルMCが存在すれば、セットパルスSETの印加回数が減少する。したがって、可変抵抗メモリ装置200の動作速度が向上し、電力消耗が減少する。上述の実施形態において、S280において、セットループ回数が最大ループ数に到逹したか否かを判別すると説明した。しかし、図13のS140を参照して説明したように、S280はセット動作時間が最大時間に到逹したか否かの判別に応用することができる。図17は、本発明の第3実施形態に係る可変抵抗メモリ装置300を示すブロック図である。図17を参照すれば、可変抵抗メモリ装置300は、メモリセルアレイ310、アドレスデコーダ320、読み出し及び書き込み回路330、データ入出力回路340、制御ロジック350、パスフェイルチェック回路360を含む。メモリセルアレイ310、アドレスデコーダ320、読み出し及び書き込み回路330、データ入出力回路340、パスフェイルチェック回路360は図12を参照して説明したメモリセルアレイ210、アドレスデコーダ220、読み出し及び書き込み回路230、データ入出力回路240、パスフェイルチェック回路260と同様に構成される。したがって、詳細な説明は省略する。図12の制御ロジック250と比較すれば、制御ロジック350はセットウィンドウ制御器355をさらに含む。セットウィンドウ制御器355はセットパルスSETが印加されるウィンドウを制御するように構成される。例えば、セットウィンドウ制御器355はセットパルスSETの増分を制御するように構成される。図18は、図17の可変抵抗メモリ装置300の動作を説明するためのフローチャートである。図17及び図18を参照すれば、S310において、セットパルスSETのレベルが調節される。例示的に、S310は図16のS210と同様に実行される。S320において、調節されたセットパルスSETが印加される。セット状態に変化するメモリセルMCに調節されたセットパルスSETを各々印加する動作を含む。例えば、S320は図16のS230~S250と同様に実行される。S330において、検証パルスがメモリセルMCに印加される。S340において、検証結果に基づいてメモリセルMCがパスであるか否かが判別される。調節されたセットパルスSETによってパスされたメモリセルMCが存在しなければ、S350で、調節されたセットパルスSETのレベルが無視される。調節されたセットパルスSETによってパスされたメモリセルMCが存在すれば、S360で、調節されたセットパルスSETのレベルが格納される。S370において、すべてのメモリセルMCがパスであるか否かが判別される。例えば、メモリセルMCのうち予め設定された数以下のセルがフェイルであるか否かが判別される。メモリセルMCがパスであれば、セット動作は終了する。メモリセルMCのうちフェイルであるメモリセルが存在すれば、S310において、セットパルスSETのレベルが再び調節される。以後に、S320~S370が再び実行される。例示的に、S310~S370はセットウィンドウ制御器355によって実行される。すなわち、セットウィンドウ制御器355はメモリセルMCをセット状態に変換するセットパルスSETのレベルを検出及び格納する。以後に、セットパルスSETのレベルはセットウィンドウ制御器355に格納されたレベル情報に基づいて調節される。例示的に、S310~S370はテスト装置によって実行される。そして、検出されたセットパルスSETのレベルはセットウィンドウ制御器355に格納される。以後に、セットパルスSETのレベルはセットウィンドウ制御器355に格納されたレベル情報に基づいて調節される。メモリセルMCをセット状態に書き込むセットパルスSETのみが書き込み動作の時に使われるので、可変抵抗メモリ装置300の動作速度が向上する。図19は、本発明の実施形態に係るセットパルスSETに基づいた書き込み結果及びスロークエンチングセットパルスに基づいた書き込み結果を示すグラフである。図19において、横軸はメモリセルの抵抗Rを示し、縦軸はフェイルセルの数を示す。例示的に、横軸方向に沿って進行するほど、メモリセルMCの抵抗は減少する。すなわち、図19に示した曲線は正常なセット抵抗Rsより高い抵抗を有するフェイルセルの分布を示す。第1スロークエンチング曲線SQ1はセットパルスSETの持続時間を1030nsに設定した時のフェイルセルの数を示す。第2スロークエンチング曲線SQ2はセットパルスSETの持続時間を515nsに設定した時のフェイルセルの数を示す。第3スロークエンチング曲線SQ3はセットパルスSETの持続時間を577nsに設定した時のフェイルセルの数を示す。第4スロークエンチング曲線SQ4はセットパルスSETの持続時間を640nsに設定した時のフェイルセルの数を示す。そして、ステップパルス曲線SPは本発明の実施形態よってセットパルスSETのレベルを可変して印加した時のフェイルセルの数を示す。例示的に、ステップパルス曲線SPは別途の検証なくセットパルスのみを印加した時のフェイルセルの数を示す。検証動作が実行されなくても、本発明の実施形態に係るセットパルスによるフェイルセルの数はスロークエンチングセットパルスによるフェイルセルの数と類似に示す。したがって、検証動作が追加的に実行され、そしてセットパルスウィンドウが制御されれば、フェイルセルの数はさらに減少することができる。上述の実施形態において、セットループが繰り返される間、セットパルスSETのレベルは順次に増加すると説明した。しかし、セットループが繰り返される間、セットパルスSETのレベルは順次に減少することができる。図20は、図2のメモリセルMCの第2実施形態を示す回路図である。メモリセルMCは抵抗素子RE及び選択素子SEを含む。図3を参照して説明したメモリセルMCと比較すれば、メモリセルMCの選択素子SEはトランジスタを含む。そして、選択素子SEはワードラインWLの電圧によってビットラインBL及び抵抗素子REを接地端子Vssと接続する。図21は、図2のメモリセルMCの第3実施形態を示す回路図である。図3を参照して説明したメモリセルMCと比較すれば、メモリセルMCに選択素子が提供されない。抵抗素子REはワードラインWLとビットラインBLとの間に接続される。例示的に、非選択ワードラインの電位、選択ワードラインの電位、非選択ビットラインの電位、そして選択ビットラインの電位の差に基づいて、メモリセルMCが選択される。例えば、メモリセルMCは等電位方法equipotentialmethodに基づいて選択される。図22は、図1、図12、図17の可変抵抗メモリ装置100、200、300のうちの1つを含むメモリシステム1000を示すブロック図である。図22を参照すれば、メモリシステム1000は、可変抵抗メモリ装置1100及びコントローラ1200を含む。コントローラ1200はホストHost及び可変抵抗メモリ装置1100に接続される。ホストHostからの要請に応答して、コントローラ1200は可変抵抗メモリ装置1100をアクセスするように構成される。例えば、コントローラ1200は可変抵抗メモリ装置1100の読み出し、書き込み、消去、背景background動作を制御するように構成される。コントローラ1200は可変抵抗メモリ装置1100とホストHostとの間にインターフェースを提供するように構成される。コントローラ1200は可変抵抗メモリ装置1100を制御するためのファームウエアfirmwareを駆動するように構成される。例示的に、図1を参照して説明したように、コントローラ1200は可変抵抗メモリ装置1100に制御信号CTRL及びアドレスADDRを提供するように構成される。そして、コントローラ1200は可変抵抗メモリ装置1100とデータDATAを交換するように構成される。例示的に、コントローラ1200はシステムバス1210、プロセッサ1220processor、RAM1230RandomAccessMemory、ホストインターフェース1240hostinterface、メモリインターフェース1250memoryinterfaceのような周知の構成要素をさらに含む。システムバス1210はコントローラ1200の構成要素の間にチャンネルを提供するように構成される。プロセッサ1220はコントローラ1200のあらゆる動作を制御する。RAM1230はプロセッサの動作メモリ、可変抵抗メモリ装置1100とホストHostとの間のキャッシュメモリ、そして可変抵抗メモリ装置1100とホストHostとの間のバッファメモリのうちの少なくとも1つとして利用される。ホストインターフェース1240はホストHostとコントローラ1200との間のデータ交換を実行するためのプロトコルを含む。例示的に、コントローラ1200はUSBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、そしてIDEIntegratedDriveElectronicsプロトコルなどのような多様なインターフェースプロトコルのうちの少なくとも一つを通じて外部ホストと通信するように構成される。メモリインターフェースは可変抵抗メモリ装置1100とインターフェーシングする。メモリシステム1000はエラー訂正ブロックを追加的に含むように構成することができる。エラー訂正ブロックはエラー訂正コードECCを利用して可変抵抗メモリ装置1100から読み出されたデータのエラーを検出し、訂正するように構成される。例示的に、エラー訂正ブロックはコントローラ1200の構成要素として提供される。エラー訂正ブロックは可変抵抗メモリ装置1100の構成要素として提供可能である。コントローラ1200及び可変抵抗メモリ装置1100は1つの半導体装置に集積することができる。例示的に、コントローラ1200及び可変抵抗メモリ装置1100は1つの半導体装置に集積して、メモリカードを構成する。例えば、コントローラ1200及び可変抵抗メモリ装置1100は1つの半導体装置に集積して、PCカードPCMCIA;personalcomputermemorycardinternationalassociation、スマートメディアカードSM、SMC、メモリスティック、マルチメディアカードMMC、RS-MMC、MMCmicro、SDカードSD、miniSD、microSD、SDHCなどのようなメモリカードを構成する。コントローラ1200及び可変抵抗メモリ装置1100は1つの半導体装置に集積して半導体ドライブSSDSolidStateDriveを構成する。半導体ドライブSSDは半導体メモリにデータを格納するように構成される格納装置を含む。メモリシステム1000が半導体ドライブSSDとして利用される場合、メモリシステム1000に接続されたホストHostの動作速度は画期的に改善される。他の例として、メモリシステム1000はコンピュータ、UMPCUltraMobilePC、ワークステーション、ネットブックnet-book、PDAPersonalDigitalAssistants、ポータブルportableコンピュータ、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルフォンmobilephone、スマートフォンsmartphone、EブックE-book、PMPportablemultimediaplayer、ポータブルゲーム機、ナビゲーションnavigation装置、ブラックボックスblackbox、デジタルカメラdigitalcamera、DMBDigitalMultimediaBroadcasting再生機、デジタル音声録音機digitalaudiorecorder、デジタル音声再生機digitalaudioplayer、デジタル映像録画器digitalpicturerecorder、デジタル映像再生機digitalpictureplayer、デジタルビデオレコーダdigitalvideorecorder、デジタルビデオプレーヤdigitalvideoplayer、情報を無線環境で送受信することができる装置、ホームネットワークを構成する多様な電子装置のうちの1つ、コンピュータネットワークを構成する多様な電子装置のうちの1つ、テレマティクスネットワークを構成する多様な電子装置のうちの1つ、RFID装置、またはコンピューティングシステムを構成する多様な構成要素のうちの1つなどのような電子装置の多様な構成要素のうちの1つに提供される。例示的に、可変抵抗メモリ装置1100またはメモリシステム1000は多様な形態にパッケージ化して実装することができる。例えば、可変抵抗メモリ装置100またはメモリシステム1000は、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSPなどのような方式でパッケージ化して実装される。例示的に、コントローラ1200のRAM1230は図1、図12、図17を参照して説明した可変抵抗メモリ装置100、200、300のうちの少なくとも1つを含むことができる。すなわち、コントローラ1200のRAM1230は可変抵抗メモリを含むことができる。図23は、図22のメモリシステム1000の応用例2000を示すブロック図である。図23を参照すれば、メモリシステム2000は可変抵抗メモリ装置2100及びコントローラ2200を含む。可変抵抗メモリ装置2100は複数の可変抵抗メモリチップを含む。複数の可変抵抗メモリチップは複数のグループに分割される。複数の可変抵抗メモリチップの各グループは1つの共通チャンネルを通じてコントローラ2200と通信するように構成される。図23において、複数の可変抵抗メモリチップは第1~第kチャンネルCH1~CHkを通じてコントローラ2200と通信すると示されている。各可変抵抗メモリチップは図1、図12、図17を参照して説明した可変抵抗メモリ装置100、200、300のうちの1つのように構成される。図24は、図23を参照して説明したメモリシステム2000を含むコンピューティングシステム3000を示すブロック図である。図24を参照すれば、コンピューティングシステム3000は、中央処理装置3100、RAM3200RandomAccessMemory、ユーザインターフェース3300、電源3400、メモリシステム2000を含む。メモリシステム2000はシステムバス3500を通じて中央処理装置3100、RAM3200、ユーザインターフェース3300、電源3400に電気的に接続される。ユーザインターフェース3300を通じて提供されるか、または中央処理装置3100によって処理されたデータはメモリシステム2000に格納される。メモリシステム2000はコントローラ2200及び可変抵抗メモリ装置2100を含む。図24において、可変抵抗メモリ装置2100はコントローラ2200を通じてシステムバス3500に接続されると示されている。しかし、可変抵抗メモリ装置2100はシステムバス3500に直接接続されるように構成することができる。この時、図22及び図23を参照して説明したコントローラ1000、2000の機能は中央処理装置3100によって実行される。図24において、図23を参照して説明したメモリシステム2000が提供されると示されている。しかし、メモリシステム2000は図22を参照して説明したメモリシステム1000に取り替えることができる。例示的に、コンピューティングシステム3000は図22及び図23を参照して説明したメモリシステム1000、2000を全部含むように構成することができる。尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。したがって、本発明の範囲は上述の実施形態に限定されず、後述の特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。