"ストローブ信号によって活性化され、入力信号の電位と基準電位とを比較することによって出力信号を生成する入力レシーバ回路と、前記ストローブ信号の変化によって前記基準電位に生じるノイズをキャンセルするノイズキャンセラと、を備えることを特徴とする半導体装置。前記入力レシーバ回路は、前記基準電位によって制御される第1のトランジスタと、前記第1のトランジスタに接続され、前記ストローブ信号によって制御される第2のトランジスタとを含み、前記ノイズキャンセラは、前記ストローブ信号の逆相信号を生成する逆相信号生成回路と、前記基準電位によって制御される第1のレプリカトランジスタと、前記第1のレプリカトランジスタに接続され、前記逆相信号によって制御される第2のレプリカトランジスタとを含む、ことを特徴とする請求項1に記載の半導体装置。前記第1のトランジスタと前記第1のレプリカトランジスタは、互いに同一の特性を有していることを特徴とする請求項2に記載の半導体装置。前記第2のトランジスタに前記ストローブ信号が供給されるタイミングと、前記第2のレプリカトランジスタに前記逆相信号が供給されるタイミングとを一致させるタイミング調整回路をさらに備えることを特徴とする請求項2又は3に記載の半導体装置。前記入力レシーバ回路は、前記入力信号によって制御される第3のトランジスタをさらに含み、前記第1及び第3のトランジスタは、前記第2のトランジスタに共通接続されていることを特徴とする請求項2乃至4のいずれか一項に記載の半導体装置。外部から供給される電源電位に基づいて前記基準電位を生成する基準電位発生回路をさらに備えることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。外部から供給される第1及び第2の外部ストローブ信号の電位を比較することによって前記ストローブ信号を生成するストローブレシーバ回路をさらに備えることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記第1及び第2の外部ストローブ信号は、第1の電位から第2の電位までの振幅を有しており、前記入力信号が供給される期間においては、前記第1及び第2の外部ストローブ信号の電位は相補となり、前記入力信号が供給されない期間の少なくとも一部においては、前記第1及び第2の外部ストローブ信号の電位は、前記第1及び第2の電位のいずれか一方に固定されることを特徴とする請求項7に記載の半導体装置。前記入力レシーバ回路を複数備え、前記ノイズキャンセラは前記複数の入力レシーバ回路にそれぞれ割り当てられていることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記入力レシーバ回路を複数備え、前記複数の入力レシーバ回路に対して1つの前記ノイズキャンセラが共通に割り当てられていることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。しかしながら、ストローブ信号の変化が基準電位にノイズを生じさせることがある。基準電位にノイズが重畳すると入力レシーバ回路の動作マージンが低下し、高速なデータ転送が困難になるという問題があった。このような問題は、基準電位を半導体装置の内部で生成する場合においては特に顕著となる。また、ストローブ信号によって活性化されるタイプの入力レシーバ回路を用いる場合においても、上記の問題は特に顕著となる。さらに、外部から供給される相補の外部ストローブ信号によって上記のストローブ信号が生成され、入力データ信号が供給されない期間においては外部ストローブ信号の電位がハイレベル又はローレベルに固定される場合においても、上記の問題は特に顕著となる。本発明による半導体装置は、ストローブ信号によって活性化され、入力信号の電位と基準電位とを比較することによって出力信号を生成する入力レシーバ回路と、前記ストローブ信号の変化によって前記基準電位に生じるノイズをキャンセルするノイズキャンセラとを備えることを特徴とする。本発明によれば、ノイズキャンセラによって基準電位に生じるノイズがキャンセルされることから、入力レシーバ回路の動作マージンを十分に確保することができる。これにより、高速なデータ転送を行うことが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構造を示すブロック図である。本実施形態による半導体装置10は、1つの半導体チップに集積されたDRAMであり、図1に示すように、n1個のバンクに分割されたメモリセルアレイ11を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してデータコントローラ15に接続される。データコントローラ15は、FIFO回路16を介してデータ入出力回路17に接続される。データ入出力回路17は、データ端子21を介してデータの入出力を行う回路ブロックである。半導体装置10にはデータ端子21の他に、外部端子としてストローブ端子22,23、クロック端子24,25、クロックイネーブル端子26、アドレス端子27、コマンド端子28、アラート端子29、電源端子30,31、データマスク端子32、ODT端子33などが設けられている。ストローブ端子22,23は、それぞれ外部ストローブ信号DQST,DQSBを入出力するための端子である。外部ストローブ信号DQST,DQSBは相補の信号であり、データ端子21を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号DQST,DQSBがストローブ回路18に供給され、ストローブ回路18はこれらに基づいてデータ入出力回路17の動作タイミングを制御する。これにより、データ端子21を介して入力されるライトデータは、外部ストローブ信号DQST,DQSBに同期してデータ入出力回路17に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ19によってストローブ回路18の動作が制御される。これにより、データ入出力回路17からは、外部ストローブ信号DQST,DQSBに同期してリードデータが出力される。クロック端子24,25は、それぞれ外部クロック信号CK、/CKが入力される端子である。入力された外部クロック信号CK,/CKは、クロックジェネレータ40に供給される。本明細書において信号名の先頭に/が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロックジェネレータ40は、クロックイネーブル端子26を介して入力されるクロックイネーブル信号CKEに基づいて活性化され、内部クロック信号ICLKを生成する。また、クロック端子24,25を介して供給された外部クロック信号CK、/CKは、DLL回路41にも供給される。DLL回路41は、外部クロック信号CK、/CKに基づいて位相制御された出力クロック信号LCLKを生成する回路である。出力クロック信号LCLKは、データ入出力回路17によるリードデータの出力タイミングを規定するタイミング信号として用いられる。アドレス端子27は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、ロウコントロール回路50、カラムコントロール回路60、モードレジスタ42、コマンドデコーダ43などに供給される。ロウコントロール回路50は、アドレスバッファ51やリフレッシュカウンタ52などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ12を制御する。また、カラムコントロール回路60は、アドレスバッファ61やバーストカウンタ62などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ13を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDがモードレジスタ42に供給され、これによってモードレジスタ42の内容が更新される。コマンド端子28は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、パリティ信号PRTY及びリセット信号RSTなどが供給される端子である。これらのコマンド信号CMDはコマンドデコーダ43に供給され、コマンドデコーダ43はこれらコマンド信号CMDに基づいて内部コマンドICMDを生成する。内部コマンド信号ICMDはコントロールロジック回路44に供給される。コントロールロジック回路44は、内部コマンド信号ICMDに基づいて、ロウコントロール回路50、カラムコントロール回路60などの動作を制御する。コマンドデコーダ43には、図示しない検証回路が含まれている。検証回路は、パリティ信号PRTYに基づいてアドレス信号ADD及びコマンド信号CMDを検証し、その結果、アドレス信号ADD又はコマンド信号CMDに誤りが存在する場合には、コントロールロジック回路44及び出力回路45を介してアラート信号ALRTを出力する。アラート信号ALRTはアラート端子29を介して外部に出力される。電源端子30,31は、それぞれ電源電位VDD,VSSが供給される端子である。電源端子30,31を介して供給された電源電位VDD,VSSは、電源回路46に供給される。電源回路46は、電源電位VDD,VSSに基づき、各種内部電位を生成する回路ブロックである。電源回路46によって生成される内部電位としては、昇圧電位VPP、電源電位VPERI、アレイ電位VARY、基準電位VREFなどが含まれる。昇圧電位VPPは電源電位VDDを昇圧することによって生成され、電源電位VPERI、アレイ電位VARY、基準電位VREFは外部電位VDDを降圧することによって生成される。昇圧電圧VPPは、主にロウデコーダ12において用いられる電位である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電位VARYは、主にセンス回路14において用いられる電位である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧VPERIは、ロウコントロール回路50、カラムコントロール回路60などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位VDDよりも電圧の低い電源電位VPERIを用いることにより、半導体装置10の低消費電力化が図られている。また、基準電位VREFは、データ入出力回路17において用いられる電位である。データ入出力回路17において基準電位VREFがどのように使用されるかについては、追って詳述する。データマスク端子32及びODT端子33は、それぞれデータマスク信号DM及び終端信号ODTが供給される端子である。データマスク信号DM及び終端信号ODTはデータ入出力回路17に供給される。データマスク信号DMは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ODTはデータ入出力回路17に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。以上が本実施形態による半導体装置10の全体構造である。以下、データ入出力回路17及びストローブ回路18に着目して、本実施形態による半導体装置10についてより詳細に説明を進める。図2は、ライト動作時におけるライトデータDQ及び外部ストローブ信号DQST,DQSBの波形を示すタイミング図である。図2に示す例ではバースト長が8ビットであり、時刻t11から時刻t12までの期間においてライトデータDQがシリアルに入力されている。ここで、バースト長とは、1回のロウアクセスに基づいてシリアルに入力される又は出力するデータDQのビット数を意味する。基本的にいわゆるプリフェッチ数と一致し、DDR4DoubleDataRate4型のSDRAMSynchronousDRAMにおいては8ビットである。図2に示すように、時刻t11以前においては、ライトデータDQを入力すべきデータ端子21のレベルがVDDレベルに固定されている。同様に、外部ストローブ信号DQST,DQSBを入力すべきストローブ端子22,23のレベルもVDDレベルに固定されているが、バースト入力が開始される時刻t11よりも以前の時刻t10から外部ストローブ信号DQST,DQSBのクロッキングが開始される。外部ストローブ信号DQST,DQSBのクロッキングとは、外部ストローブ信号DQST,DQSBの一方がVDDレベル、他方がVSSレベルである相補信号となり、1/2クロックサイクルごとに両者のレベルが反転する状態を指す。時刻t10から時刻t11までの期間Pは、ライトデータDQのバースト入力を実行する前のプリアンプル期間に相当する。そして、時刻t11になると、外部ストローブ信号DQST,DQSBのクロッキングに同期してライトデータDQがバースト入力される。図2では、D0~D7からなる8ビットがこの順にバースト入力されている。時刻t12にバースト入力が完了すると、端子21~23のレベルがVDDレベルに戻る。図2に示す動作においては、時刻t10及び時刻t12において外部ストローブ信号DQST,DQSBがノイズ源となりやすい。時刻t10は、いずれもVDDレベルであった外部ストローブ信号DQST,DQSBが互いに相補のレベルとなる時刻であり、一方の外部ストローブ信号DQSTについてはVDDレベルのまま変化しないにもかかわらず、矢印DNで示すように、他方の外部ストローブ信号DQSBについてはVDDレベルからVSSレベルに変化する。また、時刻t12は、互いに相補レベルであった外部ストローブ信号DQST,DQSBがいずれもVDDレベルとなる時刻であり、一方の外部ストローブ信号DQSBについてはVDDレベルのまま変化しないにもかかわらず、矢印UPで示すように、他方の外部ストローブ信号DQSTについてはVSSレベルからVDDレベルに変化する。このように一方の信号のレベルのみが変化すると、これがノイズ源となる。後述するように、本実施形態においてはこのようなノイズ源による基準電位VREFのレベル変動が抑制される。図3は、比較例によるタイミング図である。図3に示す例では、ライトデータDQを入力すべきデータ端子21のレベルが時刻t11以前においてVREFレベルに固定されている。VREFレベルとは、VDDレベルとVSSレベルの中間レベルであり、したがって、VREF=VDDVSS/2と定義することができる。同様に、時刻t10以前においては、外部ストローブ信号DQST,DQSBもVREFレベルに固定されている。そして、時刻t10から時刻t12の期間において外部ストローブ信号DQST,DQSBのクロッキングが行われる。このように、終端レベルをVREFに設定すると、クロッキングの開始時及び終了時においても外部ストローブ信号DQST,DQSBの対称性が保たれるため、ノイズは発生しにくくなる。但し、図3に示すように外部ストローブ信号DQST,DQSBをVREFレベルに終端する場合であっても、本発明の適用は可能である。図4は、データ入出力回路17及びストローブ回路18の主要部の構成を示す回路図である。図4に示すように、データ入出力回路17には、2つの入力レシーバ回路17R,17Fが含まれている。入力レシーバ回路17R,17Fはいずれも正入力ノードと負入力ノード-を備え、その電位差に基づいて出力信号IDQR,IDQFをそれぞれ生成する。出力信号IDQR,IDQFは、図1に示したFIFO回路16に供給される。入力レシーバ回路17R,17Fの正入力ノードには、データ端子21を介してライトデータDQが供給され、負入力ノードには基準電位VREFが供給される。基準電位VREFは、電源回路46に含まれる基準電位発生回路46aによって生成される。つまり、基準電位VREFは半導体装置10の外部から与えられる外部電位ではなく、半導体装置10の内部で生成される内部電位である。このため、基準電位VREFはノイズの影響を受けやすい。但し、本発明において、基準電位VREFとして外部電位を使用することも可能である。入力レシーバ回路17R,17Fは、それぞれストローブ信号IDQST,IDQSBに基づいて活性化される。ストローブ信号IDQST,IDQSBは、ストローブ回路18に含まれるストローブレシーバ回路18aによって生成される内部信号である。ストローブレシーバ回路18aは、外部ストローブ信号DQST,DQSBのレベルを比較し、外部ストローブ信号DQSTの電位が外部ストローブ信号DQSBの電位よりも高い場合には、ストローブ信号IDQSTをVDDレベル、ストローブ信号IDQSBをVSSレベルに駆動する。一方、外部ストローブ信号DQSTの電位が外部ストローブ信号DQSBの電位よりも低い場合には、ストローブ信号IDQSTをVSSレベル、ストローブ信号IDQSBをVDDレベルに駆動する。図5は、入力レシーバ回路17Rの回路図である。図5に示すように、入力レシーバ回路17Rはラッチ機能を有するアンプ回路であり、ゲート電極に基準電位VREFが供給されるNチャンネル型MOSトランジスタN1と、ゲート電極にライトデータDQが供給されるNチャンネル型MOSトランジスタN3とを備えている。トランジスタN1,N3のソースは、Nチャンネル型MOSトランジスタN2のドレインに共通接続されている。トランジスタN2のソースは接地電位VSSに接続され、ゲート電極にはストローブ信号IDQSTが供給される。また、トランジスタN1のドレインとトランジスタN3のドレインは、Nチャンネル型MOSトランジスタN4を介して接続されている。トランジスタN4のゲート電極には電源電位VPERIが供給されている。トランジスタN1,N3のドレインであるノードA,Bと電源電位VPERIとの間には、フリップフロップ回路を構成するPチャンネル型MOSトランジスタP1,P2及びNチャンネル型MOSトランジスタN5,N6が接続されている。フリップフロップ回路の出力ノードCからは出力信号IDQRTが出力され、出力ノードDからは出力信号IDQRBが出力される。また、ストローブ信号IDQSTがローレベルになると、フリップフロップ回路のノードA~Dは、Pチャンネル型MOSトランジスタP3~P6によってVPERIレベルにリセットされる。かかる構成により、入力レシーバ回路17Rは、ストローブ信号IDQSTがハイレベルになると、ライトデータDQと基準電位VREFのレベル比較を行い、ライトデータDQの方が基準電位VREFよりもレベルが高い場合には、出力信号IDQRTをハイレベル、出力信号IDQRBをローレベルとする。逆に、ライトデータDQの方が基準電位VREFよりもレベルが低い場合には、出力信号IDQRをローレベル、出力信号IDQRBをハイレベルとする。尚、入力レシーバ回路17Fについては、ストローブ信号IDQSTの代わりにストローブ信号IDQSBが用いられる他は、図5に示した回路構成を有している。このように、入力レシーバ回路17R,17Fはラッチ機能を有するアンプ回路であることから、一般的な入力レシーバ回路のように、ラッチ機能を有しないアンプ回路とその後段にラッチ回路を接続した回路と比べて、高速なレシーバ動作が可能である。これは、図10に示す補償用の遅延回路202が不要となるためである。その反面、入力初段にストローブ信号IDQST又はIDQSBが用いられることから、ストローブ信号IDQST又はIDQSBにノイズが重畳すると、入力レシーバ回路の動作マージンが低下する。しかしながら、このようなノイズは、次に説明するノイズキャンセラ100T,100Bによって大部分を除去することが可能である。図4に示すように、ストローブ信号IDQST,IDQSBを伝送する配線LT,LBと、基準電位VREFを伝送する配線LVとの間には、それぞれノイズキャンセラ100T,100Bが接続されている。ノイズキャンセラ100Tは、ストローブ信号IDQSTの変化によって基準電位VREFに生じるノイズを打ち消すための回路である。同様に、ノイズキャンセラ100Bは、ストローブ信号IDQSBの変化によって基準電位VREFに生じるノイズを打ち消すための回路である。図6は、ノイズキャンセラ100Tの回路図である。図6に示すように、ノイズキャンセラ100Tは、ストローブ信号IDQST及びテスト信号TESTに基づいてレプリカ信号rplclkを生成するPチャンネル型MOSトランジスタP11,P12及びNチャンネル型MOSトランジスタN11,N12を備える。これらトランジスタP11,P12,N11,N12は、NANDゲート回路102を構成している。テスト信号TESTは、テスト動作時にローレベルとなる信号であり、通常動作時においてはハイレベルに固定される。このため、通常動作時においては、レプリカ信号rplclkの波形はストローブ信号IDQSTの逆相となる。本発明においては、NANDゲート回路102を逆相信号生成回路と呼ぶことがある。レプリカ信号rplclkは、電源電位VPERIと接地電位VSSとの間に直列接続されたPチャンネル型MOSトランジスタP3a及びNチャンネル型MOSトランジスタN2aのゲート電極に供給される。図6に示すように、トランジスタP3aとトランジスタN2aとの間にはNチャンネル型MOSトランジスタN1aが接続されており、そのゲート電極には基準電位VREFが供給されている。これらトランジスタN1a,N2a,P3aは、それぞれ入力レシーバ回路17R又は17Fに含まれるトランジスタN1,N2,P3のレプリカトランジスタである。したがって、トランジスタN1a,N2a,P3aの特性は、トランジスタN1,N2,P3と実質的に一致するよう設計することが好ましい。トランジスタN1a,N2a,P3aの特性と、トランジスタN1,N2,P3の特性を完全に一致させる必要はないが、トランジスタN1のゲート容量CgとトランジスタN1aのゲート容量Cgについてはできる限り一致させることが好ましい。尚、ノイズキャンセラ100Bについては、ストローブ信号IDQSTの代わりにストローブ信号IDQSBが用いられる他は、図6に示した回路構成を有している。図7は、入力レシーバ回路17Rとノイズキャンセラ100Tの接続関係を示す回路図である。図7に示すように、入力レシーバ回路17Rに含まれるトランジスタN2,P3には、ANDゲート回路110を介してストローブ信号IDQSTが入力される。このため、ストローブ信号IDQSTがローレベルからハイレベルに変化すると、トランジスタN1に含まれるゲート容量Cgを介して基準電位VREFにハイレベルのノイズが重畳する。逆に、ストローブ信号IDQSTがハイレベルからローレベルに変化すると、トランジスタN1に含まれるゲート容量Cgを介して基準電位VREFにローレベルのノイズが重畳する。但し、ストローブ信号IDQST,IDQSBは基本的に相補の信号であることから、発生するノイズは打ち消される。しかしながら、図2を用いて説明したように、時刻t12においてはストローブ信号IDQSTのみが変化するため、これによって生じるノイズは打ち消されない。しかしながら、本実施形態では、ストローブ信号IDQSTを反転させたレプリカ信号rplclkがレプリカ回路101に供給され、これが入力レシーバ回路17Rにて生じるノイズと逆方向のノイズを発生させる。レプリカ回路101は、入力レシーバ回路17Rに含まれる回路部分17aのレプリカである。その結果、基準電位VREFを伝送する配線LVには、ハイレベルのノイズとローレベルのノイズの両方が与えられるため、基準電位VREFはほとんど変動しなくなる。尚、ANDゲート回路110は、ノイズキャンセラ100Tに含まれるNANDゲート回路102による遅延と同等の遅延をストローブ信号IDQSTに与えるために設けられている。このため、ANDゲート回路110を通過したストローブ信号IDQSTを信号clkと表記すると、信号clkとレプリカ信号rplclkの変化タイミングは実質的に一致する。本発明においては、ANDゲート回路110をタイミング調整回路と呼ぶことがある。図8は、本実施形態の効果を説明するためのタイミング図である。図8に示す時刻t10~t12は、図2に示したこれらの時刻に対応している。図8に示すように、時刻t10においてはストローブ信号IDQSTのレベルは変化せず、矢印DNで示すように、ストローブ信号IDQSBがハイレベルからローレベルに変化する。このため、基準電位VREFを伝送する配線LVにはローレベルのノイズが与えられる。しかしながら、本実施形態では、ノイズキャンセラ100Bによって配線LVにハイレベルのノイズが与えられるため、基準電位VREFの変動はごく僅かとなる。同様に、時刻t12においてはストローブ信号IDQSBのレベルは変化せず、矢印UPで示すように、ストローブ信号IDQSTがローレベルからハイレベルに変化する。このため、基準電位VREFを伝送する配線LVにはハイレベルのノイズが与えられる。しかしながら、本実施形態では、ノイズキャンセラ100Tによって配線LVにローレベルのノイズが与えられるため、基準電位VREFの変動はやはりごく僅かとなる。そして、時刻t11~t12の期間においてシリアルに入力されるライトデータD0~D7は、入力レシーバ回路17R,17Fによって交互に受け付けられ、出力信号IDQR,IDQFとして図1に示したFIFO回路16に供給される。本実施形態では、基準電位VREFが安定していることから、入力レシーバ回路の動作マージンが十分に確保されている。このため、図8に示すように、出力信号IDQR,IDQFのウィンドウ幅が広くなる。図9は、ノイズキャンセラ100T,100Bを削除した場合のタイミング図である。ノイズキャンセラ100T,100Bを削除した場合、時刻t10におけるストローブ信号IDQSBの変化矢印DNにより、基準電位VREFが低下する。基準電位VREFの低下はその後徐々に回復するが、本例では、基準電位VREFを半導体装置10の内部で生成していることから基準電位VREFの供給能力はそれほど大きくない。このため、基準電位VREFの回復は緩やかとなる。このことは、時刻t11以降におけるライトデータの入力は、基準電位VREFが本来のレベルからややずれた状態で行われることを意味する。その結果、入力レシーバ回路の動作マージンが低下し、図9に示すように出力信号IDQR,IDQFのウィンドウ幅が狭くなる。その後、時刻t12においては、ストローブ信号IDQSTの変化矢印UPにより基準電位VREFが上昇する。これに対し、本実施形態においては、ノイズキャンセラ100T,100Bによって基準電位VREFに重畳するノイズがキャンセルされることから、図9に示した問題が生じることはない。このように、本実施形態によれば、外部ストローブ信号DQST,DQSBの一方のみが変化することによって生じる基準電位VREFのノイズを大幅に低減することが可能となる。特に、本実施形態のように基準電位VREFを半導体装置10の内部で生成する場合、基準電位発生回路46aの駆動能力が限られることから、外部から供給される基準電位VREFと比べて、基準電位VREFのレベルが変動しやすい。このような場合であっても、本実施形態によれば、基準電位VREFのレベル変動を効果的に防止することが可能となる。これに伴い、基準電位発生回路46aの能力を下げることも可能となる。図10は、ストローブ信号の変化がノイズ源となりにくい回路構成を示す図である。図10に示す例では、入力レシーバ回路201の後段にラッチ回路203が接続された構成を有している。入力レシーバ回路201は、データ端子21を介して供給されるライトデータDQのレベルと、基準電位端子34を介して供給される基準電位VREFとを比較し、その結果に基づいて内部データIDQを生成する回路である。入力レシーバ回路201はいわゆるカレントミラー型の入力初段回路であり、ラッチ機能を有しないアンプ回路として機能する。内部データIDQは、補償用の遅延回路202を介してラッチ回路203に供給される。ラッチ回路203は、ストローブ信号IDQSに同期して内部データIDQをラッチする回路である。ストローブ信号IDQSは、外部ストローブ信号DQST,DQSBに基づき、ストローブレシーバ回路204によって生成される。このような回路構成を採用した場合、ストローブ信号IDQSが入力レシーバ回路201に供給されないため、ストローブ信号IDQSの変化が入力レシーバ回路201の動作マージンに影響を与えることは少ない。しかも、図10に示す例では基準電位VREFが基準電位端子34を介して外部から供給されるため、その電位はより安定する。これらにより、図10に示す回路構成においては、ストローブ信号IDQSの変化が入力レシーバ回路201の動作マージンに影響を与えることは少ない。したがって、このような回路構成においては、上記の実施形態のようにノイズキャンセラを設ける必要性は少ない。但し、図10に示す回路構成においても、上記の実施形態のようにノイズキャンセラを設けることは可能である。図11は、変形例によるデータ入出力回路17及びストローブ回路18の主要部の構成を示す回路図である。図11に示す例では、2つのデータ端子21-0,21-1を備え、これらデータ端子21-0,21-1に接続された入力レシーバ回路17R0,17F0,17R1,17F1に対してノイズキャンセラ100T,100Bが共通に割り当てられている。具体的には、ライトデータDQ0が入力されるデータ端子21-0には入力レシーバ回路17R0,17F0が接続され、ライトデータDQ1が入力されるデータ端子21-1には入力レシーバ回路17R1,17F1が接続される。これら入力レシーバ回路17R0,17F0,17R1,17F1の負入力ノード-には、配線LVを介して基準電位VREFが共通に供給される。しかしながら、入力レシーバ回路17R0,17F0と、入力レシーバ回路17R1,17F1とはある程度の距離を持ってレイアウトされることから、基準電位VREFを供給する配線LVの長さはある程度長くなる。このような場合、図11に示すように、入力レシーバ回路17R0,17F0に対しては、その近傍の配線LV0にノイズキャンセラ100T,100Bの出力を接続し、入力レシーバ回路17R1,17F1に対しては、その近傍の配線LV1にノイズキャンセラ100T,100Bの出力を接続すればよい。これによれば、データ端子ごとに一対のノイズキャンセラ100T,100Bを設ける必要がなくなるため、回路規模の増大が抑制される。しかも、入力レシーバ回路の負入力ノード-の近傍にノイズキャンセラ100T,100Bの出力が与えられるため、配線LVの配線長が長い場合であっても、その寄生抵抗や寄生容量などの影響を受けず、正確なノイズのキャンセルを行うことが可能となる。一方、図11に示す例とは異なり、データ端子ごとに一対のノイズキャンセラ100T,100Bを設けることも可能である。これによれば、より正確なノイズのキャンセルを行うことが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、相補のストローブ信号IDQST,IDQSBを用いて入力レシーバ回路17R,17Fに交互に活性化させることにより、ライトデータDQを交互に取り込んでいるが、本発明においてこの点は必須でない。また、上記実施形態では、配線LVに一対のノイズキャンセラ100T,100Bを接続しているが、ハイレベルのノイズ及びローレベルのノイズの一方のみが問題となる場合には、ノイズキャンセラ100T,100Bの一方のみを用いても構わない。また、入力レシーバ回路を複数備える場合、ノイズキャンセラを複数の入力レシーバ回路にそれぞれ割り当てても構わないし、複数の入力レシーバ回路に対して1つのノイズキャンセラを共通に割り当てても構わない。"