第1電極端子が電源70に接続されるNチャネル型の主スイッチング素子10と、前記主スイッチング素子10のオン、オフを制御する駆動回路30と、前記主スイッチング素子10の第2電極端子に接続される負バイアス回路20と、を備え、前記負バイアス回路20は、接地された第1抵抗21と、当該第1抵抗21と前記第2電極端子との間に配置され、電流が流れることによって前記第2電極端子との接続点の電位を前記第1抵抗21との接続点の電位より低くする電位降下手段22、23と、を有し、前記駆動回路30は、前記主スイッチング素子10のゲート端子に接続されていると共に前記電位降下手段22、23と前記第1抵抗21との接続点に接続されており、前記主スイッチング素子10がオフされたとき、前記主スイッチング素子10のゲートに蓄積された電荷が前記駆動回路30および前記第1抵抗21と前記電位降下手段22、23との接続点を介して引き抜かれることを特徴とする電源回路。前記電位降下手段22は、第1抵抗21と直列接続される第2抵抗22であることを特徴とする請求項1に記載の電源回路。前記第2抵抗22には、降伏電圧がゲート負電圧耐圧未満とされているツェナーダイオード23が並列接続されていることを特徴とする請求項2に記載の電源回路。前記第1、第2抵抗21、22は、前記主スイッチング素子10がオンからオフに切り換えられたとき、前記第1抵抗21と前記第2抵抗22との接続点の電位と前記主スイッチング素子10の第2電極端子の電位との電位差が前記主スイッチング素子10のゲート負電圧耐圧未満となる抵抗値とされていることを特徴とする請求項2に記載の電源回路。前記電位降下手段23は、前記主スイッチング素子10がオンからオフに切り替えられたときに電流が流れる降伏電圧を有し、当該降伏電圧は前記主スイッチング素子10のゲート負電圧耐圧未満とされているツェナーダイオード23であることを特徴とする請求項1に記載の電源回路。前記駆動回路30は、pチャネル型の第1スイッチング素子31と、Nチャネル型の第2スイッチング素子32と、を有し、前記第1、第2スイッチング素子31、32は第1電極端子が共通接続されて前記主スイッチング素子10のゲート端子に接続され、前記第2スイッチング素子32の第2電極端子が前記第1抵抗21と前記電位降下手段22、23との接続点に接続されており、前記第2スイッチング素子32がオンされたとき、前記主スイッチング素子10のゲートの容量に蓄積された電荷が前記第2スイッチング素子32および前記接続点を介して引き抜かれることを特徴とする請求項1ないし5のいずれか1つに記載の電源回路。上記のような電源回路では、ゲートの容量に蓄積された電荷は駆動回路、駆動回路とソース端子との接続点を介して引き抜かれるが、現状では、電荷を引き抜く期間を短くしたいという要望がある。この場合、単純には、主スイッチング素子の面積を大きくして主スイッチング素子のオン抵抗を下げることが考えられるが、主スイッチング素子の面積を大きくすることによって回路全体が大型化してしまうという問題がある。本発明は上記点に鑑みて、主スイッチング素子の面積を大きくすることなく、ゲートの容量に蓄積された電荷を引き抜く引き抜き期間を短くすることができる電源回路を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1電極端子が電源70に接続されるNチャネル型の主スイッチング素子10と、主スイッチング素子10のオン、オフを制御する駆動回路30と、主スイッチング素子10の第2電極端子に接続される負バイアス回路20と、を備え、負バイアス回路20は、接地された第1抵抗21と、当該第1抵抗21と第2電極端子との間に配置され、電流が流れることによって第2電極端子との接続点の電位を第1抵抗21との接続点の電位より低くする電位降下手段22、23と、を有し、駆動回路30は、主スイッチング素子10のゲート端子に接続されていると共に第1抵抗21と電位降下手段22、23との接続点に接続されており、主スイッチング素子10がオフされたとき、主スイッチング素子10のゲートに蓄積された電荷が駆動回路30および第1抵抗21と電位降下手段22、23との接続点を介して引き抜かれることを特徴としている。このような電源回路では、駆動回路30を第1抵抗21と電位降下手段22、23との接続点に接続している。このため、主スイッチング素子10のゲートの容量に蓄積された電荷を引き抜く際、ゲート端子が第2電極端子に対して負電圧に接続されることになる。したがって、駆動回路30が主スイッチング素子10の第2電極端子と同電位となる接続点に接続されている従来の電源回路と比較して、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。すなわち、主スイッチング素子10の面積を大きくすることなく、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。そして、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができるため、スイッチング損失を低減することができる。例えば、請求項2に記載の発明のように、電位降下手段22を第1抵抗21と直列接続される第2抵抗22とすることができる。この場合、請求項3に記載の発明のように、第2抵抗22には、降伏電圧が主スイッチング素子10のゲート負電圧耐圧未満とされているツェナーダイオード23を並列接続することができる。なお、主スイッチング素子10のゲート負電圧耐圧とは、第2電極端子に対してゲート端子に負電圧が印加されたときに主スイッチング素子10が破壊される電圧のことである。これによれば、ツェナーダイオード23の降伏電圧が主スイッチング素子10のゲート負電圧耐圧未満とされており、主スイッチング素子10に大電流が流れるような場合には、ツェナーダイオード23に電流が流れて第1抵抗21と第2抵抗22との接続点の電位はツェナーダイオード23の降伏電圧に依存することになる。このため、主スイッチング素子10をオフしたときに、主スイッチング素子10が破壊されることを抑制することができる。言い換えると、主スイッチング素子10に大電流を流すこともでき、主スイッチング素子10の第1電極端子に接続される電源70の範囲を広くすることができる。また、請求項4に記載の発明のように、第1、第2抵抗21、22は、主スイッチング素子10がオンからオフに切り換えられたとき、第1抵抗21と第2抵抗22との接続点の電位と主スイッチング素子10の第2電極端子の電位との電位差が主スイッチング素子10のゲート負電圧耐圧未満となる抵抗値とされているものとすることができる。これによれば、主スイッチング素子10をオフしたときに、ツェナーダイオード23を備えなくても主スイッチング素子10が破壊されることを抑制することができる。さらに、請求項5に記載の発明のように、電位降下手段23は、主スイッチング素子10がオンからオフに切り替えられたときに電流が流れる降伏電圧を有し、当該降伏電圧は主スイッチング素子10のゲート負電圧耐圧未満とされているツェナーダイオード23とすることができる。このように電位降下手段23を構成しても、主スイッチング素子10が破壊されることを抑制することができる。また、請求項6に記載の発明のように、駆動回路30は、pチャネル型の第1スイッチング素子31と、Nチャネル型の第2スイッチング素子32と、を有し、第1、第2スイッチング素子31、32は第1電極端子が共通接続されて主スイッチング素子10のゲート端子に接続され、第2スイッチング素子32の第2電極端子が第1抵抗21と電位降下手段22、23との接続点に接続され、第2スイッチング素子32がオンされたとき、主スイッチング素子10のゲートの容量に蓄積された電荷が第2スイッチング素子32およびこの接続点を介して引き抜かれるものとすることができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図面を参照しつつ説明する。図1は、本実施形態における電源回路の回路構成を示す図であり、降圧型の電源回路に適用したものである。図1に示されるように、電源回路は、主スイッチング素子10、負バイアス回路20、駆動回路30、制御回路40、チャージポンプ回路50、変換回路60を備えて構成されている。主スイッチング素子10は、本実施形態では、Nチャネル型のMOSFETとされている。そして、ドレイン端子が動力用高圧電源70に接続され、ソース端子が負バイアス回路20に接続されていると共に変換回路60に接続され、ゲート端子が駆動回路30に接続されている。このような主スイッチング素子10は、ゲート端子の電位がソース端子より高くなると電流が流れる。なお、本実施形態では、ドレイン端子が本発明の第1電極端子に相当し、ソース端子が本発明の第2電極端子に相当している。また、本実施形態では、動力用高圧電源が本発明の電源に相当している。負バイアス回路20は、接地された第1抵抗21と、第1抵抗21と直列接続されると共に主スイッチング素子10のソース端子と接続される第2抵抗22と、第2抵抗22と並列接続されるツェナーダイオード23とを備えている。ツェナーダイオード23は、降伏電圧が主スイッチング素子10のゲート負電圧耐圧未満とされている。すなわち、主スイッチング素子10に大電流が流れるような場合には、第1抵抗21と第2抵抗22との接続点の電位がツェナーダイオード23の降伏電圧に依存するようになっている。なお、主スイッチング素子10のゲート負電圧耐圧とは、ソース端子に対してゲート端子に負電圧が印加されたときに主スイッチング素子10が破壊される電圧のことである。以下では、主スイッチング素子10のソース端子と第2抵抗22との接続点を接続点A、第1抵抗21と第2抵抗22との接続点を接続点Bとして説明する。また、本実施形態では、第2抵抗22に電流が流れると接続点Bの電位が接続点Aの電位より低くなるため、第2抵抗22が本発明の電位降下手段に相当している。駆動回路30は、主スイッチング素子10のオン、オフを切り替えるものであり、pチャネル型のMOSFETで構成される第1スイッチング素子31と、Nチャネル型のMOSFETで構成される第2スイッチング素子32とを備えている。第1スイッチング素子31のソース端子はチャージポンプ回路50に接続されている。そして、第2スイッチング素子32のソース端子は負バイアス回路20における接続点Bに接続されている。また、第1、第2スイッチング素子31、32は、ドレイン端子が共通接続されており、当該ドレイン端子が主スイッチング素子10のゲート端子に接続されている。さらに、第1、第2スイッチング素子31、32のゲート端子は共通接続されており、当該ゲート端子は制御回路40に接続されている。制御回路40は、駆動回路30に制御信号を出力して第1、第2スイッチング素子31、32のオン、オフを切り替えるものである。具体的には、この制御回路40は、出力端子80に接続されており、主スイッチング素子10が一旦オンされた後は、出力端子80の電位がほぼ一定となるようにデューティ比を調整した制御信号を駆動回路30に出力する。本実施形態では、出力端子80の電位に基づいて、ローレベルの信号以下では、単にロー信号というを出力して第1スイッチング素子31をオンすると共に第2スイッチング素子32をオフし、ハイレベルの信号以下では、単にハイ信号というを出力して第1スイッチング素子31をオフすると共に第2スイッチング素子32をオンする。チャージポンプ回路50は、第1スイッチング素子31のソース端子に接続され、第1スイッチング素子31が制御回路40にてオンされると、第1スイッチング素子31を介して主スイッチング素子10のゲート端子に電荷を供給する。変換回路60は、コイル61と、当該コイル61と直列接続された平滑用コンデンサ62と、フライバックダイオード63とを備えている。そして、コイル61の一方の端子と、フライバックダイオード63のカソード端子とが接続されていると共にこの接続点が接続点Aを介して主スイッチング素子10のソース端子に接続されている。また、コイル61の他方の端子が平滑用コンデンサ62の正極端子および出力端子80に接続されている。そして、フライバックダイオード63のアノード端子および平滑用コンデンサ62の負極端子は接地されている。以上が本実施形態における電源回路の構成である。次に、上記電源回路の作動について説明する。図2は、図1に示す電源回路のタイミングチャートであり、aは主スイッチング素子10のゲート端子の電位VG、接続点A主スイッチング素子10のソース端子の電位VA、接続点Bの電位VBを示し、bは主スイッチング素子10に流れる電流IQ、cはコイル61に流れる電流IL、dはフライバックダイオード63に流れる電流IDを示している。図2aに示されるように、制御回路40からロー信号が入力されると第1スイッチング素子31がオンし、チャージポンプ回路50から第1スイッチング素子31を介して主スイッチング素子10のゲートの容量ゲート端子に電荷が蓄積され、ゲート端子の電位VGが上昇してソース端子の電位VAより高くなる。そして、図2bに示されるように、主スイッチング素子10に流れる電流IQが次第に増加する。また、これに伴って、図2cに示されるように、コイル61に流れる電流も次第に増加するため、出力端子80の電位も上昇する。なお、図2では、主スイッチング素子10のゲートの容量に電荷が蓄積された後の状態を示してある。また、主スイッチング素子10に流れる電流IQは、コイル61に流れていると共に第1、第2抵抗21、22を介してグランドにも流れている。このため、接続点Bの電位VBは、接続点Aの電位VAより低くなる。その後、出力端子80の電位が所定値に達した時点T1では、制御回路40は第1、第2スイッチング素子31、32の各ゲート端子にハイ信号を印加し、第1スイッチング素子31をオフする共に第2スイッチング素子32をオンする。このため、時点T1以降では、主スイッチング素子10のゲートの容量に蓄積された電荷が第2スイッチング素子32、接続点B、第1抵抗21を介してグランドに放出され、ゲート端子の電位VGが次第に低下していく。このとき、接続点Bの電位VBは、接続点Aの電位VAより低いため、第2スイッチング素子32のソース端子を接続点Aに接続してゲートの容量に蓄積された電荷を引き抜く場合と比較して、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。なお、上記のように、時点T1がゲートの容量に蓄積された電荷を引き抜く期間の始点となる。また、第2スイッチング素子32をオンしても主スイッチング素子10には少数キャリアが存在するため、図2bに示されるように、所定の蓄積期間が経過する時点T2までは主スイッチング素子10に流れる電流IQは増加し続け、図2cに示されるように、コイル61に流れる電流ILも増加し続ける。このため、接続点Aの電位VAおよび接続点Bの電位VBは時点T2まで一定となる。また、第1、第2抵抗21、22に流れる電流も増加し続ける。その後、時点T1から所定の蓄積期間が経過した時点T2以降では、図2bに示されるように、主スイッチング素子10に流れる電流IQが減少する。これにより、図2cに示されるように、コイル61に流れる電流ILの増加量も低減するため、図2aに示されるように、接続点Aの電位VAが急峻に低下していく。このとき、主スイッチング素子10には電流IQが流れており、接続点Bの電位VBは接続点Aの電位VAより必ず低くなるため、接続点Aの電位VAの低下に伴って接続点Bの電位VBも急峻に低下していく。その後、時点T3では、図2bに示されるように、主スイッチング素子10に流れる電流IQがゼロとなる。つまり、時点T1から時点T3までの期間がゲートの容量に蓄積された電荷を引き抜く期間である。そして、図2cに示されるように、コイル61に流れる電流ILの増加量もゼロとなり、コイル61に流れる電流ILの接線の傾きがゼロとなって接続点Aの電位VAがゼロとなる。また、主スイッチング素子10に流れる電流IQがゼロとなることによって、第2抵抗22にも電流が流れないため、接続点Bの電位VBもゼロとなる。すなわち、時点T3では、接続点Bの電位VBと接続点Aの電位VAとが等しくなる。なお、時点T2から時点T3の間に主スイッチング素子10に流れる電流IQがスイッチング損失となり、図2bではハッチングを施してある。時点T3以降では、フライバックダイオード63がオンとなって電流IDが流れ、この電流IDがフライバックダイオード63、コイル61、平滑用コンデンサ62に流れる。そして、コイル61に蓄えられたエネルギーが出力端子80に供給されることで出力端子80の電圧がほぼ一定に保たれる。なお、このとき、フライバックダイオード63から第2抵抗22、第1抵抗21にも電流が流れ込むため、図2aに示されるように、接続点Aの電位VAおよび接続点Bの電位VBが負になる。具体的には、第2抵抗22、第1抵抗21、グランドの順に電流が流れるため、接続点Aの電位VAが接続点Bの電位VBより低くなる。また、主スイッチング素子10のゲート端子の電位VGも接続点Bの電位VBの低下に伴って負になる。以上説明したように、本実施形態では、駆動回路30における第2スイッチング素子32のソース端子を接続点Aより電位が低くなる接続点Bに接続している。このため、主スイッチング素子10のゲートの容量に蓄積された電荷を引き抜く際、ゲート端子がソース端子に対して負電圧に接続されることになる。したがって、駆動回路30における第2スイッチング素子32のソース端子が主スイッチング素子10のソース端子が接続される接続点Aに接続されている電源回路と比較して、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。すなわち、主スイッチング素子10の面積を大きくすることなく、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。そして、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができるため、スイッチング損失を低減することができる。さらに、本実施形態では、第2抵抗22に並列にツェナーダイオード23を備えている。そして、ツェナーダイオード23の降伏電圧を主スイッチング素子10のゲート負電圧未満となるようにしている。このため、主スイッチング素子10に大電流が流れるような場合には、ツェナーダイオード23に電流が流れることになり、接続点Bの電位がツェナーダイオード23の降伏電圧に依存することになる。このため、主スイッチング素子10をオフしたときに、主スイッチング素子10が破壊されることを抑制することができる。さらに、上記ツェナーダイオード23を備えているため、主スイッチング素子10に大電流を流すことができ、主スイッチング素子10のドレイン端子に接続される動力用高圧電源70の範囲の適用性を広くすることができる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して、負バイアス回路20の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図3は、本実施形態における電源回路の回路構成を示す図である。図3に示されるように、本実施形態では、負バイアス回路20にツェナーダイオード23が備えられていない。そして、第1、第2抵抗21、22は、主スイッチング素子10がオンからオフに切り替えられるときの接続点Bの電位と接続点Aとの電位差が主スイッチング素子10のゲート負電圧耐圧未満となるように抵抗値が設定されている。このように、第1、第2抵抗21、22の抵抗値を適宜設定することにより、ツェナーダイオード23を備えなくても主スイッチング素子10が破壊されることを抑制することができ、上記第1実施形態と同様の効果を得つつ、上記第1実施形態より部品点数を削減することができる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対して、負バイアス回路20の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図4は、本実施形態における電源回路の回路構成を示す図である。図4に示されるように、本実施形態では、負バイアス回路20に第2抵抗22が備えられていない。そして、ツェナーダイオード23は、主スイッチング素子10がオンからオフに切り替えられたときも電流が流れ、主スイッチング素子10のゲート負電圧耐圧未満の降伏電圧とされている。なお、本実施形態では、ツェナーダイオード23が本発明の電位降下手段に相当する。このように、ツェナーダイオード23の降伏電圧を設定することによって主スイッチング素子10が破壊されることを抑制することができ、上記第1実施形態と同様の効果を得つつ、上記第1実施形態より部品点数を削減することができる。他の実施形態上記各実施形態では、主スイッチング素子10としてMOSFETを例に挙げて説明したが、主スイッチング素子10としてIGBTを用いることもできる。この場合は、エミッタ端子が第1電極端子に相当し、コレクタ端子が第2電極端子に相当する。また、上記各実施形態では、駆動回路30における第1スイッチング素子31がチャージポンプ回路50と接続されている例について説明したが、駆動回路30における第1スイッチング素子31がブーストラップ回路に接続されていてもよい。