制御端子に第一の制御信号が入力され、前記第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、前記第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する第一の出力トランジスタと、前記第一の制御信号が入力され、前記第一の制御信号を前記第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する第一の遅延発生部と、前記第一の出力トランジスタに並列的に配置されるとともに、制御端子に前記第二の制御信号が入力され、前記第二の制御信号に基づいてオンして前記低電位側電源側に第二の電流を流す第二の出力トランジスタと、を具備することを特徴とする半導体集積回路。前記第一及び第二の出力トランジスタは、PchMOSトランジスタ或いはPchパワーMOSトランジスタであることを特徴とする請求項1に記載の半導体集積回路。前記第一及び第二の出力トランジスタは、NchMOSトランジスタ或いはNchパワーMOSトランジスタであることを特徴とする請求項1に記載の半導体集積回路。前記第一の遅延発生部は、RC遅延回路から構成されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路。制御端子に第一の制御信号が入力され、前記第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、前記第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する第一の出力トランジスタと、前記第一の制御信号が入力され、前記第一の制御信号を前記第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する第一の遅延発生部と、前記第一の出力トランジスタに並列的に配置されるとともに、制御端子に前記第二の制御信号が入力され、前記第二の制御信号に基づいてオンして前記低電位側電源側に第二の電流を流す第二の出力トランジスタと、前記第一の制御信号が入力され、前記第一の制御信号を前記第一の時間よりも短く、且つ前記第二の時間よりも長い第三の時間だけ遅延させた第三の制御信号を出力する第二の遅延発生部と、前記第一及び第二の出力トランジスタに並列的に配置されるとともに、制御端子に前記第三の制御信号が入力され、前記第三の制御信号に基づいてオンして前記低電位側電源側に第三の電流を流す第三の出力トランジスタと、を具備することを特徴とする半導体集積回路。前記半導体集積回路は、LDOレギュレータ、DC-DCコンバータ、或いはスイッチングレギュレータであることを特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路。出力トランジスタで発生するラッシュ電流を抑制する半導体集積回路を提供する。一つの実施形態によれば、半導体集積回路は、第一の出力トランジスタ、第一の遅延発生部、及び第二の出力トランジスタが設けられる。第一及び第二の出力トランジスタは並列的に配置される。第一の出力トランジスタは、制御端子に第一の制御信号が入力され、第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する。第一の遅延発生部は、第一の制御信号が入力され、第一の制御信号を第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する。第二の出力トランジスタは、制御端子に第二の制御信号が入力され、第二の制御信号に基づいてオンして低電位側電源側に第二の電流を流す。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係る半導体集積回路について、図面を参照して説明する。図1は半導体集積回路としてのLDOレギュレータを示す回路図である。本実施形態では、Pch出力トランジスタを並列配置し、順にオンさせることによりLDOレギュレータのラッシュ電流を抑制している。図1に示すように、半導体集積回路としてのLDOlowdropoutレギュレータ90には、基準電圧発生回路1、差動増幅回路2、遅延発生部3、出力トランジスタPMT1、出力トランジスタPMT2、抵抗R2、抵抗R3、及び端子Poutが設けられる。出力トランジスタPMT1と出力トランジスタPMT2は、並列接続される。LDOレギュレータ90の出力端子である端子Poutと低電位側電源接地電位Vssの間にコンデンサC2が設けられる。LDOレギュレータ90は、負荷4に出力電圧を供給し、負荷4では出力電流が端子Poutから低電位側電源接地電位Vss側に流れる。LDOレギュレータ90は、低入力電圧まで動作し、低ノイズ特性を有する。LDOレギュレータ90は、デジタルカメラ、携帯電話、携帯機器、無線LANなどに適用される。基準電圧発生回路1は、ノードN1から基準電圧Vrefを出力する。差動増幅回路2は、ノードN5及び基準電圧発生回路1と出力トランジスタPMT1及び遅延発生部3の間に設けられる。差動増幅回路2は、入力側のーマイナスポートに基準電圧Vrefが入力され、入力側のプラスポートにノードN5の帰還電圧Vfbが入力され、差動増幅された制御信号Ssg1をノードN2から出力する。差動増幅回路2は、帰還電圧Vfbが基準電圧Vrefよりも低いときにローレベルの信号を出力し、帰還電圧Vfbが基準電圧Vrefよりも高いときにハイレベルの信号を出力する。出力トランジスタPMT1第一の出力トランジスタは、PchMOSトランジスタである。出力トランジスタPMT1は、ソース第一の端子に入力電圧Vinが供給され、ゲート制御端子に制御信号Ssg1が入力され、ドレイン第二の端子がノードN4に接続される。出力トランジスタPMT1は、制御信号Ssg1がローレベルのときにオンし、ソース側から低電位側電源接地電位Vss側に電流Iaを流す。遅延発生部3は、ノードN2とノードN3の間に設けられる。遅延発生部3には、抵抗R1とコンデンサC1が設けられる。遅延発生部3は、制御信号Ssg1を所定時間遅延RC遅延させた制御信号Ssg2を発生する。抵抗R1は、一端がノードN2に接続され、他端がノードN3に接続される。コンデンサC1は、一端がノードN3に接続され、他端が低電位側電源接地電位Vssに接続される。出力トランジスタPMT2第二の出力トランジスタは、PchMOSトランジスタである。出力トランジスタPMT2は、ソース第一の端子に入力電圧Vinが供給され、ゲート制御端子に制御信号Ssg2が入力され、ドレイン第二の端子がノードN4に接続される。ノードN4から端子Poutに出力信号Soutが出力される。出力トランジスタPMT2は、制御信号Ssg2がローレベルのときにオンし、ソース側から低電位側電源接地電位Vss側に電流Ibを流す。抵抗R2は、一端がノードN4に接続され、他端がノードN5に接続される。抵抗R3は、一端がノードN5に接続され、他端が低電位側電源接地電位Vssに接続される。抵抗R2及び抵抗R3は、抵抗分割回路を構成し、抵抗分割された帰還電圧VfbをノードN5から出力する。ここで、出力トランジスタPMT1及びPMT2は、図示しない比較例のLDOレギュレータに1つだけ設けられる出力トランジスタのオン抵抗よりもそれぞれ高く設定されている。また、出力トランジスタPMT1及びPMT2が共にオンした時の並列接続されるオン抵抗は比較例の出力トランジスタのオン抵抗と同等な値に設定される。遅延発生部3には遅延素子としての抵抗R1を用いているが必ずしもこれに限定するものではない。例えば、Dタイプノーマリーオン型NchMOSトランジスタやDタイプ型PchMOSトランジスタを用いてもよい。また、遅延発生部3にはコンデンサC1を用いているが必ずしもこれに限定するものではない。例えば、ゲート及びバックゲート基板がソースに接続されたNchMOSトランジスタ、或いはゲート及びバックゲート基板がソースに接続されたPchMOSトランジスタなどを用いてもよい。次に、LDOレギュレータの動作について図2及び図3を参照して説明する。図2はLDOレギュレータの動作を示すタイミングチャートである。図3は比較例のLDOレギュレータの動作を示すタイミングチャートである。ここで、比較例のLDOレギュレータでは出力トランジスタが1つ設けられ、出力トランジスタ以外は本実施形態のLDOレギュレータ90と同じ構成となっている。図2に示すように、LDOレギュレータ90では、まず入力電圧Vinが供給される。このとき、出力トランジスタPMT1には制御信号Ssg1が供給されず、出力トランジスタPMT2には制御信号Ssg2が供給されず、出力トランジスタPMT1及びPMT2はオフしている。帰還電圧Vfbは低電位側電源接地電位Vssレベルである。次に、基準電圧発生回路1に電源や信号が供給されて動作が開始し、基準電圧VrefをノードN1側から出力する。差動増幅回路2コンパレータとも呼称されるは、入力側の-マイナスポートに基準電圧Vrefが入力され、入力側のプラスポートに低電位側電源接地電位Vssレベルである帰還電圧Vfbが入力される。差動増幅回路2は差動増幅処理してノードN2側からローレベルの制御信号Ssg1を出力する。出力トランジスタPMT1は、ゲートにローレベルの制御信号Ssg1が入力されるとオンし、ソース側から低電位側電源接地電位Vss側に電流Iaを流し始める。このとき、出力トランジスタPMT2は、オンしていない。電流Iaが流れ始めてから一定な電流に達するまで時間はT1に設定される。続いて、遅延発生部3に制御信号Ssg1が入力され、遅延発生部3は制御信号Ssg1を時間T2だけ遅延RC遅延させたローレベルの制御信号Ssg2をノードN3側から出力する。ここで、時間T1、時間T2の関係は、T1>T2式1に設定される。出力トランジスタPMT2は、時間T2だけ遅延RC遅延後に、ゲートにローレベルの制御信号Ssg2が入力されると電流Iaが飽和する前時間T1内にオンし、ソース側から低電位側電源接地電位Vss側に電流Ibを流し始める。時間T2以降、流れる電流はIaIbとなる。この設定により、電流が流れ始めるときのオン抵抗値を比較的高く設定でき、電流のピーク値を抑制することができる。また、出力トランジスタPMT1及びPMT2が並列接続されているので、双方がオンしたときのオン抵抗を低くすることができる。このため、本実施形態のLDOレギュレータ90ではラッシュ電流の発生を大幅に抑制することができる。図3に示すように、比較例のLDOレギュレータでは、入力電圧Vinが供給され、基準電圧発生回路1が動作を開始する。差動増幅回路2に基準電圧Vrefと低電位側電源接地電位Vssレベルである帰還電圧Vfbが入力され、ローレベルの制御信号Ssgが差動増幅回路2で生成される。出力トランジスタPMTは、ゲートにローレベルの制御信号Ssgが入力されるとオンし、ソース側から低電位側電源接地電位Vss側に電流を流し始める。このとき、出力トランジスタPMTのオン抵抗は低い値に設定されているので、ラッシュ電流が発生しやすい。上述したように、本実施形態の半導体集積回路では、基準電圧発生回路1、差動増幅回路2、遅延発生部3、出力トランジスタPMT1、出力トランジスタPMT2、抵抗R2、抵抗R3、及び端子PoutがLDOレギュレータ90に設けられる。出力トランジスタPMT1は、制御信号Ssg1がゲートに入力される。出力トランジスタPMT2は、遅延発生部3で制御信号Ssg1よりも時間T2だけ遅延された制御信号Ssg2がゲートに入力される。このため、電流が流れ始めるときのオン抵抗値を比較的高く設定でき、電流のピーク値を抑制することができる。また、出力トランジスタPMT1及びPMT2が並列接続されているので、双方がオンしたときのオン抵抗を低くすることができる。したがって、LDOレギュレータ90の特性を向上させながら、ラッシュ電流の発生を大幅に抑制することができる。なお、本実施形態では、出力トランジスタを2個並列配置しているが必ずしもこれに限定されるものではない。例えば、図4に示すように、比較例のLDO90aでは出力トランジスタを3個並列配置している。具体的には、ノードN2とノードN11の間に遅延発生部3よりもRC遅延時間が長い遅延発生部5を設け、遅延発生部5でRC遅延された制御信号Ssg3により出力トランジスタPMT3をオンさせ、ソース側から低電位側電源接地電位Vss側に電流Icを流している。なお、遅延発生部5での信号を遅延させる時間T3、遅延発生部3での信号を遅延させる時間T2、電流Iaが飽和するまでの時間T1の関係は、T2<T3<T1式2に設定される。また、出力トランジスタを3個並列配置の代わりにn個ただし、nは4以上の整数並列配置してもよい。また、本実施形態ではLDOレギュレータ90に適用したが、スイッチングレギュレータなどに適用してもよい。第二の実施形態次に、本発明の第二の実施形態に係る半導体集積回路について、図面を参照して説明する。図5は半導体集積回路としてのDC-DCコンバータを示す回路図である。本実施形態では、Nch出力トランジスタを並列配置し、順にオンさせることによりDC-DCコンバータのラッシュ電流を抑制している。図5に示すように、DC-DCコンバータ91には、制御回路21、プリドライバ22、遅延発生部23、コンデンサC22、ダイオードD21、インダクタL21、出力トランジスタNMT1、出力トランジスタNMT2、及び端子Poutが設けられる。DC-DCコンバータ91は、入力電圧Vinを昇圧し、昇圧した出力電圧を出力する昇圧型DC-DCコンバータである。DC-DCコンバータ91は、負荷4に昇圧された出力電圧を供給し、負荷4では出力電流が端子Poutから低電位側電源接地電位Vss側に流れる。DC-DCコンバータ91は、センサ、無線通信回路、モータ駆動回路、インターフェース回路、計測機器などの電源として使用される。インダクタL21は、一端に入力電圧Vinが供給され、他端がノードN22に接続される。ダイオードD21は、アノードがノードN22に接続され、カソードが出力電圧端子である端子Poutに接続される。コンデンサC22は、一端がノードN24ダイオードD21のカソード及び端子Poutに接続され、他端が低電位側電源接地電位Vssに接続される平滑化コンデンサである。端子Poutから出力信号Soutとしての出力電圧が出力される。制御回路21は、ノードN24とプリドライバ22の間に設けられる。制御回路21は、出力電圧を帰還信号Sfbとして帰還入力する。制御回路21は、基準電圧と帰還信号Sfbを比較し、比較増幅された信号と鋸波形状の変調波信号を波形処理して、例えばPWMpulsewidthmodulationを有する制御信号Scを生成してプリドライバ22に出力する。プリドライバ22は、制御回路21と出力トランジスタNMT1及び遅延発生部23の間に設けられる。プリドライバ22は、制御回路21から出力される制御信号Scが入力され、この信号をドライブして制御信号Scnt1をノードN21側に出力する。出力トランジスタNMT1第一の出力トランジスタは、ドレイン第一の端子がノードN22に接続され、ゲート制御端子に制御信号Scnt1が入力され、ソース第二の端子が低電位側電源接地電位Vssに接続される。出力トランジスタNMT1は、制御信号Scnt1によりオンオフ動作する。出力トランジスタNMT1は、ローサイドスイッチング素子として動作するNchパワーMOSトランジスタである。出力トランジスタNMT1は、制御信号Scntがハイレベルのときにオンし、ノードN22側から低電位側電源接地電位Vss側に電流Iaを流す。遅延発生部23は、ノードN21とノードN23の間に設けられる。遅延発生部23には、抵抗R21とコンデンサC21が設けられる。遅延発生部23は、制御信号Scnt1を所定時間遅延RC遅延させた制御信号Scnt2を発生する。抵抗R21は、一端がノードN21に接続され、他端がノードN23に接続される。コンデンサC21は、一端がノードN23に接続され、他端が低電位側電源接地電位Vssに接続される。出力トランジスタNMT2第二の出力トランジスタは、ドレイン第一の端子がノードN22に接続され、ゲート制御端子に制御信号Scnt2が入力され、ソース第二の端子が低電位側電源接地電位Vssに接続される。出力トランジスタNMT2は、制御信号Scnt2によりオンオフ動作する。出力トランジスタNMT2は、ローサイドスイッチング素子として動作するNchパワーMOSトランジスタである。出力トランジスタNMT2は、制御信号Scntがハイレベルのときにオンし、ノードN22側から低電位側電源接地電位Vss側に電流Ibを流す。DC-DCコンバータ91は、まず入力電圧Vinが供給される。DC-DCコンバータ91では、帰還信号Sfbが帰還入力され、プリドライバ22から制御信号Scnt1が出力トランジスタNMT1のゲートに入力される。出力トランジスタNMT1は、ハイレベルの制御信号Scnt1によりオンしてノードN22側から低電位側電源接地電位Vss側に電流Iaを流し始める。このとき、出力トランジスタNMT2は、オンしていない。次に、遅延発生部23に制御信号Scnt1が入力され、遅延発生部23は制御信号Scnt1を時間T12だけ遅延RC遅延させた制御信号Scnt2をノードN23側から出力する。ここで、電流Iaが流れ始めてから一定な電流までになるまでの時間T11、時間T12の関係は、T11>T12式3に設定される。出力トランジスタNMT2は、時間T12だけ遅延RC遅延後に、ゲートにハイレベルの制御信号Scnt2が入力されるとオンし、ソース側から低電位側電源接地電位Vss側に電流Ibを流し始める。時間T12以降、流れる電流はIaIbとなる。この設定により、電流が流れ始めるときのオン抵抗値を比較的高く設定でき、電流のピーク値を抑制することができる。また、出力トランジスタNMT1及びNMT2が並列接続されているので、双方がオンしたときのオン抵抗を低くすることができる。このため、本実施形態のDC-DCコンバータ91ではラッシュ電流の発生を大幅に抑制することができる。上述したように、本実施形態の半導体集積回路では、制御回路21、プリドライバ22、遅延発生部23、コンデンサC22、ダイオードD21、インダクタL21、出力トランジスタNMT1、出力トランジスタNMT2、及び端子PoutがDC-DCコンバータ91に設けられる。出力トランジスタNMT1は、制御信号Scnt1がゲートに入力される。出力トランジスタNMT2は、遅延発生部23で制御信号Scnt1よりも時間T12だけ遅延された制御信号Scnt2がゲートに入力される。このため、電流が流れ始めるときのオン抵抗値を比較的高く設定でき、電流のピーク値を抑制することができる。また、出力トランジスタNMT1及びNMT2が並列接続されているので、双方がオンしたときのオン抵抗を低くすることができる。したがって、DC-DCコンバータ91の特性を向上させながら、ラッシュ電流の発生を大幅に抑制することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。