複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第1の選択トランジスタ、前記メモリストリングの他端に接続される第2の選択トランジスタ、前記第1の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第2の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、データ消去のため所定範囲の前記メモリセルに対し消去電圧を印加する消去動作、データ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に前記消去電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、前記制御部は、一連の前記消去動作時に前記消去電圧を印加した回数が第1の回数より大きく、第2の回数第1の回数<第2の回数未満の場合、前記所定範囲の前記メモリセルを過消去状態から第1の閾値電圧分布状態に設定するソフトプログラム動作を実行し、前記消去電圧を印加した回数が前記第1の回数以下、又は前記第2の回数以上の場合、前記ソフトプログラム動作を実行しないように構成されていることを特徴とする不揮発性半導体記憶装置。前記制御部は、一連の前記消去動作時に前記消去電圧を印加した回数が所定回数を超えた場合、前記消去電圧のステップアップ値を変更することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御部は、前記所定範囲の前記メモリセルの閾値電圧分布の上限が所定値を下回った場合、前記消去電圧のステップアップ値を変更することを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記制御部は、一連の前記消去動作時に前記消去電圧を印加した回数に基づいて、前記消去ベリファイ動作時の設定電圧を変更可能に構成されていることを特徴とする請求項1乃至3のいずれか記載の不揮発性半導体記憶装置。前記制御部は、前記消去ベリファイ動作時の設定電圧を変更した際に、前記ソフトプログラム動作の設定電圧を変更可能に構成されていることを特徴とする請求項4記載の不揮発性半導体記憶装置。以下に記載の実施の形態は、消去動作及びソフトプログラム動作の際のメモリセルの劣化の影響を抑制することのできる不揮発性半導体記憶装置を提供するものである。本発明の一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、制御部とを備える。メモリセルアレイは、複数のメモリセルが直列接続されたメモリストリング、メモリストリングの一端に接続される第1の選択トランジスタ、メモリストリングの他端に接続される第2の選択トランジスタ、第1の選択トランジスタを介してメモリストリングに接続されるビット線、第2の選択トランジスタを介してメモリストリングに接続されるソース線、及びメモリセルの制御ゲート電極に接続されたワード線を備える。制御部は、データ消去のため所定範囲のメモリセルに対し消去電圧を印加する消去動作、データ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に消去電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、一連の消去動作時に消去電圧を印加した回数が第1の回数より大きく、第2の回数第1の回数<第2の回数未満の場合、所定範囲のメモリセルを過消去状態から第1の閾値電圧分布状態に設定するソフトプログラム動作を実行し、消去電圧を印加した回数が第1の回数以下、又は第2の回数以上の場合、ソフトプログラム動作を実行しないように構成されている。次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態]第1の実施の形態に係る不揮発性半導体記憶装置の構成図1は、第1の実施の形態に係るNAND型フラッシュメモリの構成を示すブロック図である。図2は、第1の実施の形態に係るNAND型フラッシュメモリのメモリセルアレイの等価回路図である。メモリセルアレイ11は、図2に示すように、NANDセルユニットNUをマトリクス配列して構成されている。各NANDセルユニットNUは、複数個図2の例では64個直列接続された電気的書き換え可能な不揮発性メモリセルMC0-MC63と、その両端をそれぞれビット線BLと共通ソース線CELSRCに接続するための選択ゲートトランジスタS1及びS2を有する。ここで、各メモリセルMCは半導体基板上に形成されたp型ウェル上に、ゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとする。NANDセルユニットNU内のメモリセルMCの制御ゲートは異なるワード線WL0-WL63に接続される。選択ゲートトランジスタS1、S2のゲートはそれぞれ選択ゲート線SGD、SGSに接続される。1ワード線を共有するNANDセルユニットNUの集合は、データ消去の単位となるブロックを構成する。図2に示すように、ビット線方向に複数のブロックBLKが配置される。各ビット線BLは、後述するセンスアンプ12に接続される。1本のワード線WLに共通に接続されたメモリセルMCが1ページを構成する。図1に示すように、センスアンプ12は、メモリセルアレイ11のビット線方向に配置され、ビット線BLに接続されてページ単位のデータ読み出しを行うと共に、1ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンプ12には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択回路が付属する。ロウデコーダ13は、メモリセルアレイ11のワード線方向に配置され、ロウアドレスに従ってワード線WL及び選択ゲート線SGD、SGSを選択駆動する。このロウデコーダ13は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ12内のカラム選択回路を制御するカラムデコーダ18が、センスアンプ12に付随して設けられている。ロウデコーダ13、カラムデコーダ18及びセンスアンプ12は、メモリセルアレイ11のデータ読み出しと書き込みを行うための読み出し/書き込み回路を構成している。外部入出力ポートI/Oと、センスアンプ12との間では、入出力バッファ15及びデータ線14によりデータ転送が行われる。即ち、センスアンプ12に読み出されたページデータは、データ線14に出力され、入出力バッファ15を介して入出力ポートI/Oに出力される。また入出力ポートI/Oから供給される書き込みデータは、入出力バッファ15を介し、センスアンプ12にロードされる。入出力ポートI/Oから供給されるアドレスデータAddは、アドレスレジスタ17を介してロウデコーダ13及びカラムデコーダ18に供給される。入出力ポートI/Oから供給されるコマンドデータComはデコードされて制御信号発生回路16にセットされる。チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、読み出しイネーブル信号/REの各外部制御信号は、制御信号発生回路16に供給される。制御信号発生回路16は、コマンドCom及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路19を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。これらの周辺回路が実施の形態の不揮発性半導体記憶装置の制御部を構成する。[データ記憶]次に、不揮発性半導体記憶装置のデータ記憶方式の概略を、図3を参照して説明する。図3は、メモリセルMCに記憶するデータと閾値電圧の関係を示す。図3aは、メモリセルMCが1ビット2値データを記憶する場合の、データ1、0と閾値電圧分布との関係を示している。図3bは、メモリセルMCが2ビット4値データを記憶する場合の、データ11、01、10、00と閾値電圧分布との関係を示している。ブロック消去後のメモリセルMCの閾値電圧分布Eは、データ1、又は11が割り当てられる。また、閾値電圧分布A、B、Cにはそれぞれ書き込みデータが割り当てられる。なお、図3a、bにおいて、読み出し電圧VA、VB、VCは、データを読み出す場合に選択した選択メモリセルMCの制御ゲート選択ワード線WLに印加される電圧である。読み出しパス電圧Vreadは、データの読み出しを行う場合に、非選択のメモリセルMCの制御ゲート非選択ワード線WLに対し印加され、その保持データにかかわらず非選択のメモリセルMCを導通させる電圧を示している。電圧Vevは、メモリセルMCのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルMCに印加される消去ベリファイ電圧である。電圧Vevは、例えば負の電圧Vev<0Vである。上述の各電圧の大小関係は、Vev<VA<VB<VC<Vreadである。[書き込み動作]書き込み動作は、ページ単位で実行される。書き込み動作に先立って、ビット線BL及びNANDセルユニットNUは、書き込みデータに応じてプリチャージされる。具体的には、データを書き込む閾値電圧を正側に移動させる場合には、センスアンプ12からビット線BLに0Vが印加される。このビット線電圧は、選択ゲートトランジスタS1及び非選択メモリセルMCを介して選択ワード線WLに接続されたメモリセルMCのチャネルまで転送される。そして、選択ブロックBLK内の選択されたワード線WLには書き込み電圧約20Vが印加される。その結果、選択メモリセルMCのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルMCの閾値電圧が正側に移動する。選択メモリセルMCにデータを書き込まない場合は、ビット線BLに電源電圧Vddが印加される。このビット線電圧がNANDセルユニットNUのチャネルに転送された後、チャネルはフローティングになる。上述した書き込み電圧が印加されたとき、チャネル電圧は容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従ってメモリセルMCの閾値電圧は変化しない。[読み出し動作]データ読み出しは、NANDセルユニットNU内の選択メモリセルMCが接続されたワード線WL選択ワード線に読み出し電圧を与える。一方、非選択のメモリセルMCが接続されたワード線WL非選択ワード線には読み出しパス電圧Vread4V程度を印加する。このとき、NANDセルユニットNUに電流が流れるか否かをセンスアンプ12で検出して、データの判定を行う。[消去動作]図4は、消去動作時の閾値電圧分布を説明する図である。図5及び図6は、それぞれ消去動作時及び消去ベリファイ動作時に印加される電圧を説明する図である。上述のように消去動作は、ブロック単位で実行される。ここで、選択されたブロックBLKのメモリセルMCを消去することを、ブロックを消去すると称する場合がある。図5に示すように、セルウェルに消去電圧Vera20V以上、選択ブロック内の全ワード線WLに0Vを印加して、各メモリセルMCの浮遊ゲート電極の電荷をセルウェル側に引き抜いて、メモリセルMCの閾値電圧を低下させる。この時、選択ゲートトランジスタS1、S2のゲート酸化膜が破壊されないようにするため、選択ゲート線SGD、SGSはフローティング状態とする。また、ビット線BL及びソース線CELSRCもフローティングとする。これにより、図4に示すようにメモリセルMCの閾値電圧を負方向に移動させる。[消去ベリファイ動作]データ消去動作において、消去電圧Veraを印加した後に、メモリセルMCの閾値電圧が消去ベリファイ電圧Vev以下になっていることを確認するためのベリファイ読み出し動作消去ベリファイ動作を行う。図6は、メモリセルMCが閾値電圧Vev例えば-1Vまで消去されたか否かを読み出す例を示している。消去ベリファイ動作時には、ソース線CELSRCに電圧1V、選択ブロックの全ワード線に0V、ビット線BLに2Vを印加する。選択ゲート線SG1、SG2には所定電圧例えば4Vを印加して、導通させておく。図6に示す電圧印加状態は、ソース線CELSRCに所定電圧を印加して、選択ワード線WLに負の電圧を印加して読み出しを行う場合と同様の状態を得るネガティブセンス方式の例である。消去ベリファイ動作は、図6に示す電圧値に限定されず、メモリセルMCの閾値電圧が消去ベリファイ電圧Vev以下であることが検出することができればよい。図6に示す電圧印加状態により、ビット線BLから電流が流れ、ビット線BLの電圧が低下していることが検出された場合、NANDセルユニットNU内の全メモリセルMCの消去が十分に行われたことになり、消去動作を終了する。もしビット線電圧が保持されれば、消去不十分のセルがあることを示しており、再度消去動作を行う。再度消去動作を行う場合、消去電圧Veraは、ステップアップ値ΔVera>0だけ大きい電圧に設定されるステップアップ動作。以下、データ消去が完了するまで消去動作、消去ベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、消去電圧VeraはΔVeraずつ増加する。[ソフトプログラム動作]上述のように、NAND型フラッシュメモリの消去動作は、ブロック内のメモリセルMCに対して一括で消去動作を行うものである。そのため、メモリセルMC毎に閾値電圧を適切な値に制御することが難しい。これに対し、消去動作後のメモリセルMCにソフトプログラム動作を実行してメモリセルMCの閾値電圧のばらつきを抑えることができる。[ソフトプログラム動作]図7は、ソフトプログラム動作時の閾値電圧分布を説明する図である。上述の消去動作では通常、閾値電圧分布の下限値制御は行われない。そのため、消去動作後のメモリセルMCの閾値電圧分布は、図4及び図7に示す閾値電圧分布E’のようになる。この場合、NANDセルユニットNU内には、過消去状態のメモリセルMCが含まれ得る。メモリセルMC間で閾値電圧に違いがあると、その後の動作において、隣接するメモリセルMC間の容量結合によるデータ変化誤書き込みが発生する可能性がある。そこで、全メモリセルMCに対し、弱い書き込み条件、即ち通常の書き込み電圧例えば、15V~20Vより低いソフトプログラム電圧Vsp例えば、10V~15Vを用いるソフトプログラム動作を行って、過消去状態を解消させる。これにより、メモリセルMCの閾値電圧分布は、図7に示す閾値電圧分布Eのようになる。ソフトプログラム動作の結果、メモリセルMCの閾値電圧分布の範囲を全体として狭くすることができる。このソフトプログラム動作の後にソフトプログラムベリファイ動作を行う。これは、所定個数のメモリセルMCの閾値電圧が第1ソフトプログラムベリファイ電圧Vspv1を超えたかを確認する動作として行われる。所定個数のメモリセルMCの閾値電圧が、図7に示す第1ソフトプログラムベリファイ電圧Vspv1を超えたことをもって、第1ソフトプログラムベリファイパスとする。なお、第1ソフトプログラムベリファイ電圧Vspv1は、消去ベリファイ電圧より大きくても良いし、同じ値に設定されていても良い。第1ソフトプログラムベリファイ電圧Vspv1を超えたメモリセルMCが所定個数よりも少ない場合、ソフトプログラム動作が不十分であることを示しており、再度ソフトプログラム動作を行う。再度ソフトプログラム動作を行う場合、ソフトプログラム電圧Vspは、ステップアップ値ΔVsp>0だけ大きい電圧に設定されるステップアップ動作。以下、ソフトプログラム動作、ソフトプログラムベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、ソフトプログラム電圧VspはΔVspずつ増加する。また、ソフトプログラム動作において、メモリセルMCの閾値電圧が上がりすぎると、消去状態と書き込み状態との判別ができない。そのため、所定個数のメモリセルMCの閾値電圧が、第2ソフトプログラムベリファイ電圧Vspv2を超えたことをもって、ソフトプログラム動作をフェイルとする。なお、第2ソフトプログラムベリファイ電圧Vspv2は、第1ソフトプログラムベリファイ電圧Vspv1より大きな値に設定することができる。また、第1ソフトプログラムベリファイ電圧Vspv1と、第2ソフトプログラムベリファイ電圧Vspv2とを同じ値に設定して、ベリファイパスしたメモリセルMCの個数により、ソフトプログラム動作のパス/フェイル条件を変えることもできる。以下の第1の実施の形態では、このソフトプログラム動作の制御について説明する。まず、比較例のソフトプログラム動作の制御について図8を参照して説明した後、第1の実施の形態のソフトプログラム動作の制御について説明する。図8は、比較例の消去動作、消去電圧ステップアップ動作、ソフトプログラム動作、及びソフトプログラム電圧ステップアップ動作を示す電圧波形図である。上述のように、電圧Veraは消去動作が行われるブロックのP型ウェルに印加される電圧であり、電圧Vspはソフトプログラム動作が行われるワード線WLに印加される電圧である。ここで、図8に示す比較例では、消去電圧Veraを7回印加した後にソフトプログラム動作を実行している。また、比較例は、消去電圧Veraの印加回数を考慮せずに消去動作及びソフトプログラム動作を実行するものとして示している。ところで、1つのメモリセルMCに対し書き込み消去動作が繰り返し行われると、トンネル絶縁膜が劣化する。トンネル絶縁膜が劣化すると、消去動作時に電荷蓄積層にトラップされた電荷が放出されにくくなる一方、ソフトプログラム動作時には電荷が注入されやすくなりメモリセルMCの閾値電圧が上がりやすくなる。1つのブロックに対するデータ消去動作を実行する場合において、まだ書き込み/消去回数が少ないにもかかわらず、ソフトプログラム動作を最初から実行することは好ましくない。例えば、まだ書き込み/消去回数が少なく、少ない印加回数の消去電圧Veraだけで精度よく消去可能なブロックに対し、ソフトプログラム動作を実行することは、消去動作の低速化を招くおそれがある。一方で、書き込み/消去回数が多くなり書き込みやすくなったブロックに対して、ソフトプログラム動作を実行すると、ソフトプログラム電圧VspによりメモリセルMCに過剰な電荷が注入されるおそれがある。ゲート絶縁膜の劣化が激しい場合には、1回のソフトプログラム動作でも閾値電圧分布が第2ソフトプログラムベリファイ電圧Vspv2を超えてしまう場合がある。これにより消去状態となったメモリセルMCが再度書き込み状態に戻ってしまい、消去動作が正常に終了できなくなる。[第1の実施の形態に係る消去動作及びソフトプログラム動作]このような観点から、第1の実施の形態では、ソフトプログラム動作を実行するか否かを制御する方式を採用する。なお、ソフトプログラム動作を実行するか否かは、消去動作時の消去電圧Veraの印加回数に基づいて決定することができる。以下、本実施の形態に係る消去動作及びソフトプログラム動作を、図9及び図10を参照して説明する。図9は、本実施の形態の消去動作及びソフトプログラム動作の手順を説明するフローチャートである。まず、消去動作が開始されると、メモリセルMCが形成されたP型ウェルに消去電圧Veraが印加されるステップS1。次に、メモリセルMCの閾値電圧が消去ベリファイ電圧Vev以下になっていることを確認するための消去ベリファイ動作が行われるステップS2。この消去ベリファイ動作により消去不十分のメモリセルMCがあると判定された場合、消去電圧Veraをステップアップ値ΔVeraだけ大きい電圧に設定して、再度消去電圧Veraが印加される。消去ベリファイ動作により所定範囲のメモリセルMCが十分に消去されたと判定された場合、それまでに印加された消去電圧Veraの印加回数が読み出されるステップS3。消去電圧Veraの印加回数は、例えば制御信号発生回路16が用いた信号に基づいて計数することができる。本実施の形態の消去動作では、消去電圧Veraの印加回数Nが、例えばN≦3又は7≧Nのとき、ソフトプログラム動作を実行せずに消去動作を終了する。一方、消去電圧Veraの印加回数Nが、例えば3<N<7のとき、ソフトプログラム電圧Vspを印加してソフトプログラム動作を実行するステップS4。その後、所定個数のメモリセルMCの閾値電圧が第1ソフトプログラムベリファイ電圧Vspv1を超えたかを確認する第1ソフトプログラムベリファイ動作を行うステップS4。ソフトプログラム動作が不十分である場合、ソフトプログラム電圧Vspをステップアップ値ΔVspだけ大きい電圧に設定して再度ソフトプログラム動作を行う。第1ソフトプログラムベリファイ動作をパスした場合、所定個数のメモリセルMCの閾値電圧が第2ソフトプログラムベリファイ電圧Vspv2を超えたか否かを確認する第2ソフトプログラムベリファイ動作を行うステップS6。閾値電圧が第2ソフトプログラムベリファイ電圧Vspv2を超えたメモリセルMCが所定個数以上生じた場合、そのブロックは消去動作及びソフトプログラム動作を正常に終了できず、不良ブロックと判定されるステップS7。一方、第2ソフトプログラムベリファイ動作をパスした場合、消去動作及びソフトプログラム動作が正確に実行されたとして、動作は終了する。図10は、第1の実施の形態に係る消去動作及びソフトプログラム動作時の電圧を示す電圧波形図である。図10a、cに示すように、消去電圧Veraの印加回数NがN≦3又は7≧Nのとき、ソフトプログラム電圧Vspは印加されず動作を終了する。一方、図10bに示すように、消去電圧Veraの印加回数Nが3<N<7のとき、ソフトプログラム電圧Vspを印加してソフトプログラム動作を実行する。また、図10bに示すように、ソフトプログラム動作を実行する場合、ソフトプログラム電圧Vspがステップアップされている図9のフローチャートのステップS4、S5。なお、上述の実施の形態では、消去電圧Veraの印加回数Nが3回及び7回のときに、ソフトプログラム動作を実行するか否かが変更される例を説明した。このソフトプログラム動作を実行するか否かが変更される境界の値は、3回及び7回に限られず自由に変更することができる。以下の他の実施の形態でも同様である。[効果]本実施の形態に係る消去動作及びソフトプログラム動作では、書き込み/消去回数が少なく、少ない印加回数の消去電圧Veraだけで十分に精度よく消去可能なブロックに対してソフトプログラム動作を実行することがない。そのため、消去動作を迅速に終了することができる。一方、書き込み/消去回数が多くなり書き込みやすくなったブロックに対しても、ソフトプログラム動作を実行することがない。これにより、ソフトプログラム動作によって、消去状態となったメモリセルMCが再度書き込み状態に戻り、消去動作が正常に終了できなくなる事態を防ぐことができる。そして、消去電圧の印加回数が所定値にある場合は、消去動作後のメモリセルMCにソフトプログラム動作を実行してメモリセルMCの閾値電圧のばらつきを抑えることができる。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図11乃至図13を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態における消去動作時には、消去電圧Veraのステップアップ値ΔVeraを変更せずに消去動作を行っていた。これに対し本実施の形態では、消去動作時に消去電圧Veraのステップアップ値ΔVeraを変更して消去動作を行う。なお、本実施の形態では、消去電圧Veraの印加回数が所定回数を超えた場合、ステップアップ値ΔVeraが変更される。以下、図11乃至図13を参照して説明する。図11乃至図13は、第2の実施の形態に係る消去動作及びソフトプログラム動作時の電圧を示す電圧波形図である。図11~図13のa、cにそれぞれ示すように、本実施の形態でも消去電圧Veraの印加回数NがN≦3又は7≧Nのとき、ソフトプログラム電圧Vspは印加されず動作を終了する。一方、図11~図13のbに示すように、消去電圧Veraの印加回数Nが3<N<7のとき、ソフトプログラム電圧Vspを印加してソフトプログラム動作を実行する。ここで、本実施の形態では、図11cに示すように、消去電圧Veraの印加回数が11回目以降の際、ステップアップ値をΔVera1>ΔVeraに変更する。消去電圧Veraの印加回数が多くなっても消去ベリファイ動作をパスしない場合、その範囲のメモリセルMCは劣化が進んでおり、電荷蓄積層にトラップされた電荷が放出されにくくなっている。これに対し、ステップアップ値をΔVera1に設定することにより、電荷蓄積層とチャネルとの電位差をより大きくし、電荷が放出されやすくすることができる。本実施の形態のステップアップ値の変更は、ステップアップ値を増加させるものに限定されない。図12cに示すように、消去電圧Veraの印加回数が7回目以降の際、ステップアップ値をΔVera2<ΔVeraに変更することもできる。消去電圧Veraの印加回数が多くなったメモリセルMCは劣化が進んでおり、そのメモリセルMCに高い消去電圧を印加することは更に劣化を進めることになる。これに対し、ステップアップ値をΔVera2に設定することにより、電荷蓄積層とチャネルとの電位差があまり大きくならないようにしている。その結果、メモリセルMCの劣化を抑えながら消去動作を続けることができる。また、ステップアップ値の変更は、1回に限られるものではない。図13b、cに示すように、消去電圧Veraの印加回数が5回目以降の際、ステップアップ値をΔVera2<ΔVeraに変更し、9回目以降の際、ステップアップ値をΔVera1>ΔVeraに変更することもできる。[効果]本実施の形態に係る消去動作及びソフトプログラム動作でも、書き込み/消去回数が少なく、少ない印加回数の消去電圧Veraだけで十分に精度よく消去可能なブロックに対してソフトプログラム動作を実行することがない。そのため、消去動作を迅速に終了することができる。一方、書き込み/消去回数が多くなり書き込みやすくなったブロックに対しても、ソフトプログラム動作を実行することがない。これにより、ソフトプログラム動作によって、消去状態となったメモリセルMCが再度書き込み状態に戻り、消去動作が正常に終了できなくなる事態を防ぐことができる。そして、消去電圧の印加回数が所定値にある場合は、消去動作後のメモリセルMCにソフトプログラム動作を実行してメモリセルMCの閾値電圧のばらつきを抑えることができる。上述のように、消去電圧Veraのステップアップ値を増減させることにより、消去動作を加速させ、或いはメモリセルMCの劣化を抑えて消去動作を行うことができる。この場合、消去動作の加速や、メモリセルMCの劣化抑制の目的に応じて、消去電圧Veraのステップアップ値の増加又は減少を自由に選択することができる。また、ステップアップ値の変更タイミングや増減幅は、上記の実施の形態に限られるものではない。消去動作の速度や、メモリセルMCの劣化抑制の効果を考慮した上で、ステップアップ値の変更タイミングや増減幅も自由に設定することができる。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図14を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態でも消去電圧Veraの印加回数に基づき、ソフトプログラム電圧Vspを印加してソフトプログラム動作を実行するか否かを制御する点は第1及び第2の実施の形態と同様である。ここで、第2の実施の形態における消去動作では、消去電圧Veraの印加回数に基づいて消去電圧Veraのステップアップ値ΔVeraを変更して消去動作を行っていた。これに対し、本実施の形態では、消去ブロックのメモリセルMCの閾値電圧分布の上限が所定値を下回った場合、消去電圧Veraのステップアップ値ΔVeraが変更される。以下、図14を参照して説明する。図14は、第3の実施の形態に係る消去動作時の閾値電圧分布を説明する図である。上述の第1の実施の形態では、メモリセルMCの閾値電圧が消去ベリファイ電圧Vev以下になっているか否かにより、消去ベリファイ動作を行っていた。これに対し、本実施の形態では消去ベリファイ電圧として電圧Vev1例えば、1V、Vev2例えば、0Vの2種類の電圧を用いる。本実施の形態の消去動作は、消去ブロックのメモリセルMCの閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回るまでは消去電圧Veraのステップアップ値をΔVeraとする。図14aに示すように、閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回った後の消去電圧印加動作番号5から番号6時には、ステップアップ値をΔVera1>ΔVeraに変更することができる。また、図14bに示すように、閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回った後の消去電圧印加動作番号3から番号4、番号4から番号5時には、ステップアップ値をΔVera2<ΔVeraに変更することもできる。[効果]本実施の形態でも、消去電圧Veraの印加回数に基づいて、ソフトプログラム電圧Vspを印加してソフトプログラム動作を実行するか否かを制御する。そのため、上記の第1の実施の形態で述べたような効果を得ることができる。また、本実施の形態の消去電圧ステップアップ動作によれば、以下に示す効果を得ることもできる。図14aに示すように、消去電圧Veraの印加回数が多くなっても消去ベリファイ動作をパスしない場合、その範囲のメモリセルMCは劣化が進んでいる。このメモリセルMCに対し、消去電圧Veraを多く印加するとさらに劣化が進む。これに対し、閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回った後にステップアップ値をΔVera1に設定することにより、消去動作が速く終了してメモリセルMCの劣化を抑えることができる。また、図14bに示すように、閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回った後にステップアップ値をΔVera2に設定することにより、消去動作が終了する直前では、閾値電圧の調整を細かく行うこともできる。その結果、消去動作を精度よく終了することもできる。また、図14aに示すように、閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回った時の消去電圧Veraの印加回数によって、ソフトプログラム動作の実行の有無を判断しても良い。上述のように、劣化しているメモリセルMCは書き込まれやすくなっている。そのため、劣化しているメモリセルMCの消去動作が開始される前の閾値電圧は、劣化していないメモリセルMCの消去動作が開始される前の閾値電圧よりも高くなる。その場合、劣化しているメモリセルMCは、閾値電圧分布の上限近傍に位置することになる。ここで、消去動作における初期閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回るまでの期間の閾値電圧分布の変動をモニターすることにより、メモリセルの劣化状態を判断することができる。その結果、ソフトプログラム動作の実行の有無の判断の基準となるメモリセルMCの劣化状態を、より正確に判断することが可能となる。また、図14bに示すように、閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回った時の消去電圧Veraの印加回数によって、ソフトプログラム動作の実行の有無を判断しても良い。ここで、ステップアップ値ΔVera2は、ΔVeraよりも小さい。ステップアップ値ΔVera2の設定は、消去動作が終了する直前に閾値電圧の調整を細かく行うことを目的としている。すなわち、閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回った後の消去電圧Veraの印加回数は、メモリセルMCの劣化とは関連性が小さい。閾値電圧分布の上限が消去ベリファイ電圧Vev1を下回った時までの消去電圧Veraの印加回数により、メモリセルMCの劣化を正確に判断することが出来る。[第4の実施の形態]次に、第4の実施の形態の不揮発性半導体記憶装置を、図15乃至図17を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態でも消去電圧Veraの印加回数に基づき、ソフトプログラム電圧Vspを印加してソフトプログラム動作を実行するか否かを制御する点は上述の実施の形態と同様である。ここで、第2及び第3の実施の形態における消去動作では、消去電圧Veraのステップアップ値ΔVeraを変更して消去動作を行っていた。これに対し、本実施の形態では、消去電圧Veraの印加回数に基づいて消去ベリファイ動作時の設定電圧を変更する。以下、図15乃至図17と、第1の実施の形態の消去ベリファイ電圧を示す図6とを参照して説明する。図6には、第1の実施の形態の消去ベリファイ電圧印加状態が示されている。ここで、消去ベリファイ動作時のソース線電圧VCELSRCや、選択ワード線WLの電圧は、消去動作の状況に基づいて変更することができる。例えば、消去電圧Veraの印加回数が所定回数例えば10回を超えている場合、図15に示すように消去ベリファイ動作時のソース線電圧VCELSRCを低下させるか、或いは選択ワード線WLの電圧を上昇させることができる。この電圧値の変更は、どちらか一方が行われても良いし、両方が行われても良い。図15に示す電圧印加状態は、メモリセルMCが閾値電圧Vev例えば0Vまで消去されたか否かを読み出す例を示している。また、消去電圧Veraの印加回数が所定回数例えば10回を超えている場合、図16に示すように消去ベリファイ動作時のソース線電圧VCELSRCを上昇させるか、或いは選択ワード線WLの電圧を低下させることができる。この電圧値の変更は、どちらか一方が行われても良いし、両方が行われても良い。図16に示す電圧印加状態は、メモリセルMCが閾値電圧Vev例えば-2Vまで消去されたか否かを読み出す例を示している。また、消去電圧Veraの印加回数が所定回数例えば10回を超えている場合、図17に示すように偶数ワード線WL又は奇数ワード線WLに接続されたメモリセルMCの消去ベリファイ動作をそれぞれ個別に行う方式を採用しても良い。この場合、消去ベリファイ動作を行わないワード線WLにはメモリセルMCが確実に導通する電圧例えば5Vが印加される。偶数ワード線WL又は奇数ワード線WLに接続されたメモリセルMCの消去ベリファイ動作がそれぞれ行われた後、2回の動作の結果に基づいてベリファイパスか否かが判定される。[効果]本実施の形態でも、消去電圧Veraの印加回数に基づいて、ソフトプログラム電圧Vspを印加してソフトプログラム動作を実行するか否かを制御する。そのため、上記の第1の実施の形態で述べたような効果を得ることができる。また、本実施の形態の消去電圧ステップアップ動作によれば、以下に示す効果を得ることもできる。消去電圧Veraの印加回数が多くなっても消去ベリファイ動作をパスしない場合、その範囲のメモリセルMCは劣化が進んでいる。このとき、図15に示すように、消去ベリファイ電圧Vevを上昇させるように印加電圧を変更すれば、消去動作が速く終了するようになり、メモリセルMCの劣化を抑えることができる。また、あらかじめ消去ベリファイ電圧Vevを高く設定して、メモリセルMCの劣化前では消去動作が速く終了するように設定する一方、メモリセルMCの劣化後は、図16に示すように消去ベリファイ電圧を低く設定して、メモリセルMCの閾値電圧が確実に負の値を得るようにすることができる。そして、偶数ワード線WL又は奇数ワード線WLに接続されたメモリセルMCの消去ベリファイ動作をそれぞれ個別に行うことにより、消去ベリファイ動作を正確に実行することができる。なお、消去ベリファイ動作の電圧は、図15乃至図17に示す電圧値に限定されず、メモリセルMCの閾値電圧が所定値の消去ベリファイ電圧Vev以下であることが検出することができればよい。また、図15に示した消去ベリファイ電圧Vevの変更に合わせて、第1ソフトプログラムベリファイの条件を変更してもよい。第1ソフトプログラムベリファイの条件は、選択ワード線WLに印加する第1ソフトプログラムベリファイ電圧Vspv1を上昇させるか、或いはソフトプログラムベリファイ時のソース線電圧VCELSRCを低下させることにより変更できる。一例として、消去電圧Veraの印加回数が例えばN≦3又は7≧Nのとき、ソフトプログラム動作を実行せずに消去動作を終了し、消去電圧Veraの印加回数Nが、例えば3<N<7のとき、ソフトプログラム電圧Vspを印加してソフトプログラム動作を実行する場合を考える。また、消去電圧Veraの印加回数Nが5回を超えた場合、消去ベリファイ動作時の選択ワード線WLの電圧を上昇させるか、或いはソース線電圧VCELSRCを低下させるものとする。そして、消去電圧Veraの印加回数Nが5回を超えた場合、ソフトプログラムベリファイ動作時の選択ワード線WLの電圧を上昇させるか、或いはソース線電圧VCELSRCを低下させるものとする。この場合、消去電圧Veraの印加回数Nが4回の場合、消去ベリファイ動作時のソース線電圧VCELSRC、或いは選択ワード線WLの電圧は変更されない。また、ソフトプログラム動作時のソース線電圧VCELSRC、或いは選択ワード線WLの電圧も変更されない。一方、消去電圧Veraの印加回数Nが5~6回の場合、消去ベリファイ動作時のソース線電圧VCELSRC、或いは選択ワード線WLの電圧は変更される。また、ソフトプログラム動作時のソース線電圧VCELSRC、或いは選択ワード線WLの電圧も変更される。すなわち、消去ベリファイ時の条件を緩和したのに、ソフトプログラムベリファイ時の条件を緩和していないという不整合を解消することが出来る。その結果、消去動作後の閾値分布とソフトプログラム動作時の閾値分布の判定を適正化することができる。[その他]以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、1つのメモリセルMCに2値データや4値データを記憶する不揮発性半導体装置を例として説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。