デジタル論理信号を有するデジタル論理回路と、第1および第2接続部を有するキャパシタであって、該第1および第2接続部のうちの一方が前記デジタル論理信号へ電気的に結合された、少なくとも1つの高電圧キャパシタと、インバータ対であって、該インバータ対のうちの少なくとも1つのインバータの出力が、前記少なくとも1つの高電圧キャパシタの他方の接続部へ電気的に結合された、たすき掛け結合型インバータ対とを備えた、電圧レベル変換回路。さらに、前記たすき掛け結合型インバータ対の状態を検知するように構成された検知回路を備えた、請求項1に記載の電圧レベル変換回路。前記たすき掛け結合型インバータ対のうちの少なくとも1つのインバータは、前記デジタル論理信号のインピーダンスに比較して高インピーダンスを有することで弱い、請求項1に記載の電圧レベル変換回路。前記たすき掛け結合型インバータ対は、前記デジタル論理回路への供給電圧と比較して低減された供給電圧を受ける、請求項1に記載の電圧レベル変換回路。1つの解決法として、比較的小さい領域を必要とし、それゆえに低コストチップを可能にする、容量性で結合されたレベル変換を用いることがある。しかしながら、従来の容量性で結合された絶縁回路は、一般に多くの領域を取りすぎ、かつ余りにも複雑なので、単一チップ上に数百の複製を取り付けることができない。図1は、高位側出力駆動信号および低位側出力駆動信号を有する駆動回路用に単純化された概念的な回路図を示す。入力信号Vss_selおよびVpp_selは、回路が高位側レール電圧VPPもしくは低位側レール電圧VSSを出力するか、またはオープン高インピーダンスかを選択する。Vpp_selが真になると、出力Vout16はPFET12を通って高位側レール電圧VPPへ接続する。同様に、低位側選択信号Vss_selが真になると、出力VoutはNFET14を通って低位側レール電圧VSSへ接続する。Vpp_selもVss_selもいずれも真でない場合、出力Voutはオープン高インピーダンスである。一般に、電圧源VPPおよびVSSは、画素またはノズルなどの、ディスプレイまたはイメージング機器エレメントを駆動するのに適切な電圧にある高電圧供給レールである。電圧VDDは、論理回路へパワー電力を供給する低電圧論理供給電圧である。この電圧における論理信号は、高電圧出力FET12および14を制御するのに十分に高く変換される必要がある。図2は、ラッチ28を形成する、弱くたすき掛けに結合されたインバータの対を示す。インバータノードのうちの一方または両方へ流入する、容量性で結合された電流によって、ラッチ状態は切り替えられる。両方のノードが容量性で結合されることを現在の図は示しているのに対して、一方のノードだけが容量性で結合される可能性があることに留意されたい。2つのキャパシタC1およびC2は、それぞれ24および26として参照され、入力信号Vpp_selに応答する論理回路22からもたらされるデジタル論理信号を入力として受ける。キャパシタの出力は、インバータ対のノードへ電気的に結合される。図2に関するこの実施形態では、キャパシタC1の出力は、ラッチ回路28内のノードp1へ結合する。キャパシタC2の出力は、ラッチ回路28内のノードp2へ結合する。検知回路30は、ラッチ28の状態を検知することができる。検知回路30の出力は信号p3_nであり、次いで信号p3_nはバッファ31を通って出力FET12に供給する。ラッチ回路28、検知回路30およびバッファ31は、これらの構成要素への負の論理電源であるVPP2へ接続され、VPP2はVPPを大略2.5V下回る電圧をたどる。Vss_selからもたらされる低位側出力は、高位側に対応する構成要素を有する。論理回路42は論理回路22に対応し、ラッチ48はラッチ28対応する。キャパシタC3およびC4は、それぞれキャパシタC1およびC2に対応する。最後のゲート駆動信号sgが反対の極性をしているという理解のもとでは、低位側回路の動作は、高位側回路と極めて類似している。高位側回路内の対応要素と同様に、ラッチ回路48、検知回路50およびバッファ51は、正の論理電源VSS2へ接続され、VSS2はVSSを大略2.5V上回る電圧をたどることになる。図3に関して説明される低位側上のインバータA1も、この電源へ接続することになる。容量性レベル変換に関して生じる可能性がある1つの問題は、レベル変換部入力から出力への直流DC経路が無いことである。電源投入時または静電気放電などの異常な出来事の後、レベル変換部の入力および出力は、最後は別々の状態となりうる。レベル変換部の出力状態が不正確なため、同時に高位側出力FET12も低位側出力FET14も共にオンする可能性があり、ドライバチップがダメージを受けるようになる。この状態は、クロス導通と呼ばれる。図3は、この問題を制御する仕組みを備えた変換回路の一実施形態を示す。低位側変換部出力は、ドライバチップへパワーが加えられると、オフ状態をリセットするように構成される。この特徴は、一般にパワーオンリセットと呼ばれる。加えて、1対の小信号用高電圧トランジスタ32および34が各出力に追加されて、高出力および低出力トランジスタ12および14が同時に有効化されることを検出する。この説明は、クロス導通防止機能として参照される。同時有効化が生じる場合、回路の低位側は直ちにオフ状態に設定される。PFET32およびNFET34は、抵抗R1およびインバータA1とともに、信号cc_nを発生させ、クロス導通が生じる場合には、信号cc_nは真ローとなる。ゲート60は、一方の入力としてクロス導通信号を受け、他方の入力としてローが真のパワーオンリセット信号por-_nを受ける。cc_nもpor_nも共に偽ハイのときだけ、ゲート62からの出力s2上で、低位側レベル変換部ラッチ48を真ハイ状態に切り替えることが可能となる。これにより、PFET12がオンであるときにNFET14が同時にはオンしないことが確実にされる。パワーオンリセット信号により、回路が最初に電源オンされるときにNFETがオフであることが確実にされ、クロス導通も回避される。用いられる半導体技術に依存して、別のレベル変換がさらに必要となる可能性があることに留意されたい。FET12および14のゲート用の論理レベルは、現在の回路よりもさらに増加させる必要がある場合があり、図2および図3内のバッファ31および51のように示される、従来のレベル変換部が用いられてもよい。キャパシタにかかるどんな負荷も考慮すべきであることに留意されたい。一方のキャパシタの入力側が他方にはない負荷を有する場合、タイミング問題が生じることがある。キャパシタの入力から負荷を取り除くか、負荷の釣り合いをとるかのいずれかが賢明かもしれない。これにより、2つのキャパシタのタイミングがさらに密接に連結されることが可能となり、キャパシタを駆動するバッファが可能な限り同時に近くスイッチングすることが望みとなるようになる。キャパシタの出力側上の浮遊容量を最小化して、ラッチ28および48の状態を切り替えるのに役立つ電圧振幅を最大化しようとしていることにも留意されたい。検知回路30は、ノードp2だけを信頼するよりも、ノードp1とノードp2の両方の電圧を比較して、VPP上の急速な電圧振幅に対する堅牢性を改善することができる。図4は、図3の30として示された回路とは異なる検知回路の実施形態を示す。図4では、インバータ対のノードは、この場合もp1およびp2として識別され、これらはキャパシタから容量性で結合された電流を受ける。図3の出力インバータ30は、トランジスタU100、101、102、103、104および105と置き換えられている。供給電圧vpp0およびvpp1は、インバータ対への低減された供給電圧であり、本明細書では弱いインバータとして参照される。これらのトランジスタは、疑似差動受信部を形成して、ラッチ状態を検知する。受信部の出力はノードp3にある。このラッチ検知回路は、高電圧供給レール上の極めて急速なスルーレートに対する堅牢性を改善する。図4には示してはいないが、疑似差動検知回路を含むレベル変換回路は、低位側高電圧回路用にも複製される。このように、さらに複雑なかつ大きな直流結合回路を用いるよりむしろ容量性結合インバータを用いて、ドライバチップは、高電圧出力トランジスタまたは回路のゲートを駆動するのに必要な電圧に達することができる。加えてこの回路は、直流結合回路よりもさらに急速に動作し、交流結合から生じる可能性がある問題に対する防御力を有している。