"ソース及びドレインの一方となる第1の電極と、ソース及びドレインの他方となる第2の電極と、第1の活性層に第1の絶縁膜を介して重畳して設けられた第1のゲート電極と、を有する第1のトランジスタと、ソース及びドレインの一方となる第3の電極と、ソース及びドレインの他方となる第4の電極と、第2の活性層が第2のゲート電極に接する第2の絶縁膜と第3のゲート電極に接する第3の絶縁膜との間に設けられた第2のトランジスタと、を有するメモリセルを複数有し、前記第1の活性層及び前記第2の活性層は、酸化物半導体を含んでおり、前記第2の電極は、前記第2のゲート電極に直接接続されている記憶装置。ソース及びドレインの一方となる第1の電極と、ソース及びドレインの他方となる第2の電極と、第1の活性層に第1の絶縁膜を介して重畳して設けられた第1のゲート電極と、を有する第1のトランジスタと、ソース及びドレインの一方となる第3の電極と、ソース及びドレインの他方となる第4の電極と、第2の活性層が第2のゲート電極に接する第2の絶縁膜と第3のゲート電極に接する第3の絶縁膜との間に設けられた第2のトランジスタと、を有するメモリセルを複数有し、前記第1の活性層及び前記第2の活性層は、酸化物半導体を含んでおり、前記第2の電極は、前記第2のゲート電極に直接接続されており、前記第1の活性層と前記第1のゲート電極とが重畳する面積は、前記第2の活性層と前記第2のゲート電極または前記第3のゲート電極が重畳する面積よりも小さい記憶装置。請求項1または請求項2において、前記第1のトランジスタの前記第1の活性層は、ドーパントを含む領域を有する記憶装置。請求項1乃至請求項3のいずれか一において、前記第1のトランジスタは、前記第2のトランジスタとは異なる層に設けられている記憶装置。請求項1乃至請求項4のいずれか一において、前記第2のゲート電極と前記第2の活性層とが重畳する面積は、前記第3のゲート電極と前記第2の活性層とが重畳する面積よりも大きい記憶装置。請求項1乃至請求項5のいずれか一において、前記第1の電極は、前記第3の電極に電気的に接続される記憶装置。請求項1乃至請求項6のいずれか一において、前記酸化物半導体は、In-Ga-Zn-O系の酸化物半導体である記憶装置。不揮発性メモリであるフラッシュメモリでは、フローティングゲート電荷蓄積層ともいうに電荷を蓄積する際に、印加される電圧の絶対値が、20V前後と、揮発性メモリに比べて大きい電圧が必要になる。印加する電圧値が大きいと、繰り返しで動作させる際の消費電力が増加してしまう。そのため消費電力を低下させることを優先するために、低い電圧で動作することの可能な構成である、トランジスタ及び容量素子でメモリセルを構成する単純な構造のDRAMの構成が多く採用されている。しかしながら、低電圧での動作が可能なトランジスタ及び容量素子でメモリセルを構成する単純な構造のDRAMの構成では、データを読み出す際に先に書き込んだデータを破壊する構成となるため、同じデータであっても再度書き込む必要が生じてしまう。従って定期的にリフレッシュ動作による消費電力の増加が問題となる。上述の課題に鑑み、本発明の一態様は、リフレッシュ動作の回数を減らすことのできる記憶装置の提供を目的の一つとする。また、本発明の一態様は、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置の提供を目的の一つとする。本発明の一態様は、ソース及びドレインの一方となる第1の電極と、ソース及びドレインの他方となる第2の電極と、第1のチャネル形成領域に絶縁膜を介して重畳して設けられた第1のゲート電極と、を有する第1のトランジスタと、ソース及びドレインの一方となる第3の電極と、ソース及びドレインの他方となる第4の電極と、第2のチャネル形成領域が第2のゲート電極と第3のゲート電極との間に絶縁膜を介して設けられた第2のトランジスタと、を有するメモリセルを複数有し、第1のチャネル形成領域及び第2のチャネル形成領域は、酸化物半導体を含んでおり、第2の電極は、第2のゲート電極に直接接続されている記憶装置である。本発明の一態様は、ソース及びドレインの一方となる第1の電極と、ソース及びドレインの他方となる第2の電極と、第1のチャネル形成領域に絶縁膜を介して重畳して設けられた第1のゲート電極と、を有する第1のトランジスタと、ソース及びドレインの一方となる第3の電極と、ソース及びドレインの他方となる第4の電極と、第2のチャネル形成領域が第2のゲート電極と第3のゲート電極との間に絶縁膜を介して設けられた第2のトランジスタと、を有するメモリセルを複数有し、第1のチャネル形成領域及び第2のチャネル形成領域は、酸化物半導体を含んでおり、第2の電極は、第2のゲート電極に直接接続されており、第1のチャネル形成領域を有する活性層と第1のゲート電極とが重畳する面積は、第2のチャネル形成領域を有する活性層と第2のゲート電極または第3のゲート電極が重畳する面積よりも小さい記憶装置である。本発明の一態様において、第1のトランジスタの第1のチャネル形成領域を有する活性層は、ドーパントが添加されることで低抵抗化された領域を有し、当該領域により、第1のゲート電極と、第1の電極及び第2の電極と、が離間して設けられている記憶装置である。本発明の一態様において、第1のトランジスタは、第2のトランジスタとは異なる層に設けられている記憶装置である。本発明の一態様において、第2のゲート電極と第2のチャネル形成領域が有する活性層とが重畳する面積は、第3のゲート電極と第2のチャネル形成領域が有する活性層とが重畳する面積よりも大きい記憶装置である。本発明の一態様において、第1の電極は、第3の電極に電気的に接続される記憶装置である。本発明の一態様において、酸化物半導体は、In-Ga-Zn-O系の酸化物半導体である記憶装置である。本発明の一態様により、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる記憶装置の提供をすることができる。また、本発明の一態様により、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置の提供をすることができる。以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。なお、各実施の形態及び実施例の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。なお本明細書にて用いる第1、第2、第3、乃至第NNは自然数という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。実施の形態1図1Aに、本発明の記憶装置の最小単位に当たるメモリセルの、回路図の一例を示す。図1Aに示すメモリセル100は、スイッチング素子として機能する第1のトランジスタ101と、記憶素子として機能する第2のトランジスタ102と、を有する。なお第1のトランジスタ101は、スイッチング素子として機能することで、第2のトランジスタ102の第2のゲート電極に、入力用データ線の電位の供給をする。スイッチング素子として機能する第1のトランジスタ101は、ソース及びドレインの一方となる第1の電極と、ソース及びドレインの他方となる第2の電極と、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料で形成された第1のチャネル形成領域と、第1のゲート電極とを有する。第1のトランジスタ101は、真性キャリア密度がシリコンよりも低い半導体材料を第1のチャネル形成領域に用いることで、オフ電流を十分低減することができる。記憶素子として機能する第2のトランジスタ102は、ソース及びドレインの一方となる第3の電極と、ソース及びドレインの他方となる第4の電極と、第2のチャネル形成領域と、第2のゲート電極と、第3のゲート電極とを有する。第2のチャネル形成領域は、第2のゲート電極と第3のゲート電極の間に位置する。なお第2のチャネル形成領域は、第1のチャネル形成領域と同様に、真性キャリア密度がシリコンよりも低い半導体材料で形成されることが好ましい。なお、第2のチャネル形成領域は、第2のゲート電極と第3のゲート電極の間に位置することができる半導体材料であれば、特に材料は限定されない。第1のチャネル形成領域及び第2のチャネル形成領域に用いられる、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素SiC、窒化ガリウムGaNなどの化合物半導体、酸化亜鉛ZnOなどの金属酸化物でなる酸化物半導体などを適用することができる。中でも酸化物半導体は、スパッタリング法や湿式法印刷法などによって作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンの成膜温度は約1500°C、窒化ガリウムの成膜温度は約1100°Cであるが、酸化物半導体の成膜温度は、300~500°Cガラス転移温度以下、最大でも700°C程度と低く、安価で入手しやすいガラス基板上への成膜が可能である。また、基板の大型化にも対応が可能である。また第2のトランジスタ102における第2のチャネル形成領域を、第2のゲート電極と第3のゲート電極の間に位置するよう作製することも可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能例えば電界効果移動度を向上させるために結晶性の酸化物半導体を得ようとする場合でも、450°Cから800°Cの熱処理によって容易に結晶性の酸化物半導体を得ることができる。なお酸化物半導体は、真性I型ともいう、又は実質的に真性である半導体であり、キャリアの数が極めて少なく、キャリア濃度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である材料を、用いる。上記酸化物半導体をチャネル形成領域に含むトランジスタのオフ電流は、チャネル幅1μmあたり100yA1×10-22A以下、好ましくはチャネル幅1μmあたり10yA1×10-23A以下、さらに好ましくはチャネル幅1μmあたり1yA1×10-24A以下とすることができる。従って、例えば第2のトランジスタ102の第2のゲート電極における静電容量が1fFとし、第2のトランジスタ102のオフ電流を1yAとすると、10年に1回程度のリフレッシュ動作でもデータの保持を可能にすることができる。また上記酸化物半導体としては、非単結晶であって、ab面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、c軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する酸化物半導体を用いることもできる。例えば、基板温度を100°C以上500°C以下にして酸化物半導体膜を成膜し、その後加熱処理を行い、酸化物半導体層を形成することで、層表面に垂直に配向した結晶を含む酸化物半導体層を形成することができる。上記層表面に垂直に配向した結晶を含む酸化物半導体層を用いることで、例えば光によるトランジスタの電気特性の変化を抑制することができる。以下の説明では第1のチャネル形成領域及び第2のチャネル形成領域に用いられる半導体材料として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。なお図面において、酸化物半導体をチャネル形成領域に用いたトランジスタであることを明確にするためにトランジスタを示す回路記号にはOSの文字を付している。なお、図1Aでは、メモリセル100がスイッチング素子として機能する第1のトランジスタ101を一つだけ有する構成を示しているが、特にこの構成に限定されない。本発明の一態様では、スイッチング素子として機能する第1のトランジスタ101が各メモリセルに最低限1つ設けられていれば良く、上記第1のトランジスタ101の数は複数であっても良い。また、本発明の一態様では、少なくとも、スイッチング素子として機能する第1のトランジスタ101の第1のチャネル形成領域が、上述したワイドギャップ半導体材料を用いて形成される構成であればよい。なお記憶素子として機能する第2のトランジスタ102の第2のチャネル形成領域に、第1のチャネル形成領域と同じ半導体材料である、酸化物半導体を用いる構成としても良い。第1のチャネル形成領域と第2のチャネル形成領域とを同じ半導体材料である酸化物半導体で形成することで、トランジスタを作製する際のプロセスを一部共通化することができる。或いは、記憶素子として機能する第2のトランジスタ102の第2のチャネル形成領域に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体材料が用いられていても良い。次いで、図1Aに示したメモリセル100における、第1のトランジスタ101、第2のトランジスタ102の接続関係について説明する。第1のトランジスタ101の第1のゲート電極は、書き込み用ワード線WL配線103に接続されている。そして、第1のトランジスタ101は、ソース及びドレインの一方となる第1の電極が、入力用データ線Din配線104、ビット線ともいうに接続され、ソース及びドレインの他方となる第2の電極が、第2のトランジスタ102の第2のゲート電極に接続されている。また、第2のトランジスタ102の第3のゲート電極は、読み出し用ワード線RL配線105に接続されている。そして、第2のトランジスタ102は、ソース及びドレインの一方となる第3の電極が出力用データ線Dout配線106に接続され、ソース及びドレインの他方となる第4の電極がグラウンド電位などの固定電位が与えられている電源線GND配線107に接続されている。なお本明細書において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を含むAとBとの間の部分が概略同じ電位となる場合を表すものとする。次いで、図1Bに、図1Aに示した回路構成を有するメモリセル100の、断面図の一例を示す。図1Bでは、スイッチング素子として機能する第1のトランジスタ101と、記憶素子として機能する第2のトランジスタ102とが、絶縁表面を有する基板110上に形成されている様子を示している。特に図1Bでは、一例として、第2のトランジスタ102上に第1のトランジスタ101を形成する構成を示している。当該構成によってメモリセルの集積度を高めることができる。また図1Bに示す構成以外にも第1のトランジスタ101及び第2のトランジスタ102を構成する半導体材料及び電極材料を同じ層に形成することで、トランジスタを作製する際のプロセスを一部共通化することができる。図1Bで第2のトランジスタ102は、絶縁表面を有する基板110上に、第3のゲート電極121と、第3のゲート電極121上の絶縁膜122と、絶縁膜122を間に挟んで第3のゲート電極121と重なる、チャネル形成領域を有する酸化物半導体膜123と、酸化物半導体膜123上の第3の電極124、第4の電極125と、酸化物半導体膜123、第3の電極124及び第4の電極125上の絶縁膜127と、絶縁膜127上において酸化物半導体膜123と重なっている第2のゲート電極126と、絶縁膜127上の第2のゲート電極126が設けられる以外の領域での凹凸を平坦化するための絶縁膜128と、を有している。また図1Bで第1のトランジスタ101は、平坦化された絶縁膜128上に、チャネル形成領域を有する酸化物半導体膜111と、酸化物半導体膜111上の第1の電極112、第2の電極113と、酸化物半導体膜111、第1の電極112及び第2の電極113上の絶縁膜114と、絶縁膜114上において酸化物半導体膜111と重なっている第1のゲート電極115と、絶縁膜114上の第1のゲート電極115が設けられる以外の領域での凹凸を平坦化するための絶縁膜116と、を有している。また図1Bでは、第2のゲート電極126と第2の電極113とが直接接続するよう設けられている。なお図1Bでは基板110上の第2のトランジスタ102上に第1のトランジスタ101を設ける構成について示したが、基板上の第1のトランジスタ101上に第2のトランジスタ102を設ける構成としてもよい。次いで、図2A、Bを用いて、記憶素子として機能する第2のトランジスタ102の動作について、第2のトランジスタ102がnチャネル型であり、なおかつ2値のデータを扱う場合を例に挙げて説明する。なお、図2Aには、第2のトランジスタ102の回路図を示しており、第2のゲート電極の電位をVcg、第3のゲート電極の電位をVbg、第3の電極以下、ドレイン電極ともいうの電位をVd、第4の電極以下ソース電極ともいうの電位をVsとして、第2のトランジスタ102が有する各電極の電位を表記している。また図2A、Bの説明で第2のトランジスタ102の閾値電圧は、第3のゲート電極とソース電極との間の電圧に応じて、閾値電圧Vth0または閾値電圧Vth1の2値で変化するものとして説明する。ここで閾値電圧Vth0と閾値電圧Vth1との関係は、0<Vth1<Vth0である。なお、閾値電圧Vth0は、第3のゲート電極の電位Vbgがグラウンド電位Vgndと同じか、それよりも低い電位のときの、第2のトランジスタ102の閾値電圧に相当するものとして説明する。従って例えば、第3のゲート電極の電位VbgがVgndに設定された場合、第2のトランジスタ102の閾値電圧は閾値電圧Vth0となる。なお、閾値電圧Vth1は、各電位の関係をVgnd<Vss<Vddで表す場合、第3のゲート電極の電位VbgがVss以上で、Vddよりも低い電位のときの、第2のトランジスタ102の閾値電圧に相当する。従って例えば、第3のゲート電極の電位VbgがVssに設定された場合、第2のトランジスタ102の閾値電圧は閾値電圧Vth0よりマイナス側にシフトした閾値電圧Vth1となる。なお電位Vddは第2のトランジスタ102の第2のゲート電極の電位Vcgをグラウンド電位Vgndとしてもオンになる電位である。まず、データの書き込み時における、第2のトランジスタ102の動作について説明する。書き込み時において、第2のトランジスタ102は、閾値電圧Vth0となるよう第3のゲート電極とソース電極との間に電圧が印加される。そして書き込み時における第2のゲート電極とソース電極の電位の関係は、Vcg-Vs≦Vth0となるようVcgの電位を設定しておく。このとき、第2のトランジスタ102は書き込み時においてオフであり、ドレイン電極はハイインピーダンスの状態にある。第2のゲート電極の電位Vcgは、データの書き込み時において、書き込むデータの値に従って電位の高低が設定される。具体的に2値のデータを扱う場合、第2のゲート電極には、高電位VHか、または低電位VLの、いずれかが与えられる。なお高電位VH及び低電位VLは、VH-Vs≦Vth0、VL-Vs≦Vth0であり、且つVH-Vs>Vth1、VL-Vs>Vth1となる電位とする。次いで、データの保持時における第2のトランジスタ102の動作について説明する。保持時において、スイッチング素子として機能する第1のトランジスタ101はオフである。上述したように第1のトランジスタ101はオフ電流が著しく低いので、第2のゲート電極の電位Vcgは、書き込み時において設定された電位を一定期間保持する。次いで、データの読み出し時における第2のトランジスタ102の動作について説明する。読み出し時において、第2のトランジスタ102は、閾値電圧Vth1となるよう第3のゲート電極とソース電極との間に電圧が印加される。従って上述したように、第3のゲート電極の電位Vbgを電位Vssに設定すればよい。データの読み出し時では、直前に行われたデータの書き込み時において、第2のゲート電極の電位Vcgに高電位VHか低電位VLが与えられている。データの読み出し時、第2のゲート電極の電位Vcgが高電位VHの場合、第2のゲート電極とソース電極間の電圧が閾値電圧Vth1よりも高くなることで、ソース電極とドレイン電極間の抵抗値が下がることにより、第2のトランジスタ102がオンになる。よって、ソース電極の電位Vsは、ドレイン電極に与えられる。一方データの読み出し時、第2のゲート電極の電位Vcgが低電位VLの場合、第2のゲート電極とソース電極間の電圧が閾値電圧Vth1よりも低くなることで、第2のトランジスタ102はオフのままである。よって、ソース電極とドレイン電極間の抵抗値が高く、ドレイン電極はハイインピーダンスの状態のままである。従って、ドレイン電極の電位Vdは、直前に行われたデータの書き込み時において、第2のゲート電極に与えられた電位の高さに連動している。図2Bに、読み出し時における、第2のゲート電極の電位Vcgと、第2のトランジスタ102のドレイン電流Idの関係を示す。曲線130は、閾値電圧がVth1に設定されている場合の、電位Vcgとドレイン電流Idの関係を示しており、曲線131は、閾値電圧がVth0に設定されている場合の、電位Vcgとドレイン電流Idの関係を示している。第3のゲート電極の電位Vbgがグラウンド電位Vgndで第2のトランジスタ102の閾値電圧がVth0の場合、第2のゲート電極の電位Vcgが高電位VHに設定されるとドレイン電流Id0’が得られる。また第3のゲート電極の電位Vbgがグラウンド電位Vgndで第2のトランジスタ102の閾値電圧がVth0の場合、第2のゲート電極の電位Vcgが低電位VLに設定されるとドレイン電流Id0が得られる。ドレイン電流Id0’及びドレイン電流Id0は曲線131からわかるように小さい値のため、第2のトランジスタ102の閾値電圧がVth0の場合、すなわち読み出し時以外ではソース電極とドレイン電極間の抵抗値が高い状態となる。一方で第3のゲート電極の電位Vbgが電位Vssで第2のトランジスタ102の閾値電圧がVth1の場合、第2のゲート電極の電位Vcgが高電位VHに設定されるとドレイン電流Id1’が得られる。また第3のゲート電極の電位Vbgが電位Vssで第2のトランジスタ102の閾値電圧がVth1の場合、第2のゲート電極の電位Vcgが低電位VLに設定されるとドレイン電流Id1が得られる。ドレイン電流Id1は曲線130からわかるように小さい値、ドレイン電流Id1’は曲線130からわかるように大きい値のため、第2のトランジスタ102の閾値電圧がVth1の場合、すなわち読み出し時ではドレイン電流もしくはドレイン電極の電位Vdの値を読み取ることで、書き込まれたデータの値を把握することができる。なお本実施の形態では、2値のデータを扱う場合について説明したが、本発明の記憶装置では、3値以上の多値のデータを扱うことも可能である。本発明の一態様では、高純度化された酸化物半導体膜をトランジスタのチャネル形成領域として用いたスイッチング素子によって、データの書き込み及び読み出しを行うことができる。よって、記憶装置の動作時に必要な電圧は数V程度であり、消費電力を格段に小さく抑えることができる。また高純度化された酸化物半導体膜をトランジスタのチャネル形成領域として用いることで、一度書き込んだデータの保持を極めて長くとることができる。よって、書き込んだデータを一定期間毎に再度書き込むリフレッシュ動作の回数を減らすことができる。書き込み及び読み出しに要する電圧の低電圧化及びリフレッシュ動作の回数削減によって、本実施の構成は消費電力の削減を図ることができる。また書き込んだデータの読み出しに際し、先に書き込んだデータを破壊することなく、データを読み出すことができる。よって、再度同じデータを書き込む必要がないため、その分の消費電力を削減することが可能である。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態2本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明する。図3に、複数のメモリセル100A乃至100Cがマトリクス状に接続されたNOR型の記憶装置のセルアレイの回路図を、一例として示す。図3に示す記憶装置が有する各メモリセル100A乃至100Cの構成については、実施の形態1において、図1Aで説明した内容を参酌することができる。具体的に、メモリセル100A乃至100Cは、第2のトランジスタ102A乃至102Cの第2のゲート電極への電位の供給を制御することができる、スイッチング素子として機能する第1のトランジスタ101A乃至101Cと、記憶素子として機能する第2のトランジスタ102A乃至102Cと、を有する。図3に示すセルアレイでは、複数の入力用データ線Din、複数の出力用データ線Dout、複数の書き込み用ワード線WL、複数の読み出し用ワード線RLなどの各種配線が設けられており、セルアレイの駆動回路からの信号または電源電位が、これら配線を介して各メモリセル100A乃至100Cに供給される。よって、上記配線の数は、メモリセル100A乃至100Cの数及び配置によって決めることができる。具体的に、図3に示すセルアレイの場合、3行×1列のメモリセルがマトリクス状に接続されており、少なくとも、入力用データ線Din、出力用データ線Dout、書き込み用ワード線WL1~WL3、読み出し用ワード線RL1~RL3が、セルアレイ内に配置されている場合を例示している。上記配線と、メモリセル100A乃至100C内の回路素子との接続構造について、入力用データ線Din、出力用データ線Dout、書き込み用ワード線WL1、読み出し用ワード線RL1に接続されているメモリセル100A乃至100Cのひとつを例に挙げ、説明する。第1のトランジスタ101Aの第1のゲート電極は、書き込み用ワード線WL1に接続されている。そして、第1のトランジスタ101Aは、第1の電極が入力用データ線Dinに接続され、第2の電極が、第2のトランジスタ102Aの第2のゲート電極に接続されている。また、第2のトランジスタ102Aの第3のゲート電極は、読み出し用ワード線RL1に接続されている。そして、第2のトランジスタ102Aは、ドレイン電極が出力用データ線Doutに接続され、ソース電極がグラウンド電位などの固定電位が与えられている電源線GNDに接続されている。次いで、図3に示すセルアレイを例に挙げ、本発明の一態様に係る記憶装置の動作について、図4を用いて説明する。図4は、各配線に入力される信号の電位の時間変化を示すタイミングチャートであり、第1のトランジスタ101A乃至101C及び第2のトランジスタ102A乃至102Cが共にnチャネル型であり、なおかつ2値のデータを扱う場合を例示している。まず、データの書き込み時における記憶装置の動作について説明する。書き込み時において、書き込み用ワード線WL1に、パルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ゲート電極に与えられることで、書き込み用ワード線WL1にゲート電極が接続されている第1のトランジスタ101Aが、オンになる。一方、読み出し用ワード線RL1には、図2A、Bで説明したように第2のトランジスタ102Aの閾値電圧がVth0となる電位が入力されており、読み出し用ワード線RL1に第3のゲート電極が接続されている第2のトランジスタ102Aはオフを維持する。そして、入力用データ線Dinに、データを情報として含む信号が入力される。図4では、入力用データ線Dinに、ハイレベルまたはローレベルの電位を有する信号が入力されている場合を例示している。また、2値のデータを扱う場合は、入力用データ線Dinに入力される信号の電位が電源電圧に相当する電位例えばVddとVssの2値であれば良いが、3値以上の多値のデータを扱う場合は、その扱うデータに用いられている基数に合わせて、電位のレベルの数を決めればよい。入力用データ線Dinに入力されている電位は、オンの第1のトランジスタ101Aを介して、第2のトランジスタ102Aが有する第2のゲート電極に与えられる。そして、第2のゲート電極の電位に従って、第2のトランジスタ102Aの閾値電圧がVth0にシフトした際の第2のトランジスタ102Aのオン又はオフの状態が決まる。書き込み用ワード線WL1への、パルスを有する信号の入力が終了すると、書き込み用ワード線WL1にゲート電極が接続されている第1のトランジスタ101Aがオフになる。そして、書き込み用ワード線WL2、書き込み用ワード線WL3に、パルスを有する信号が順に入力され、書き込み用ワード線WL2を有するメモリセル、書き込み用ワード線WL3を有するメモリセルにおいて、上述した動作が同様に繰り返される。次いで、データの保持時における記憶装置の動作について説明する。保持時において、全ての書き込み用ワード線WL1~WL3には、第1のトランジスタ101A乃至101Cがオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。第1のトランジスタ101A乃至101Cは、上述したようにオフ電流が著しく低いので、第2のゲート電極の電位は、書き込み時において設定されたレベルを保持する。また、全ての読み出し用ワード線RL1~RL3には、図2A、Bで説明したように第2のトランジスタ102A乃至102Cの閾値電圧がVth0となる電位が入力されており、読み出し用ワード線RL1~RL3に第3のゲート電極が接続されている第2のトランジスタ102A乃至102Cはオフを維持する。図4のタイミングチャートではデータを保持する動作を説明するために保持期間を設けている。しかし、実際のメモリの動作においては保持期間を設けなくとも良い。次いで、データの読み出し時における記憶装置の動作について説明する。読み出し時において、全ての書き込み用ワード線WL1~WL3には、保持時と同様に、第1のトランジスタ101A乃至101Cがオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。一方、読み出し時において、読み出し用ワード線RL1~RL3には、パルスを有する信号が順に入力される。具体的には、まず、読み出し用ワード線RL1に、パルスを有する信号が入力されると、当該パルスの電位、具体的には、図2A、Bで説明したように第2のトランジスタ102Aの閾値電圧がVth1となる電位が入力される。第2のトランジスタ102Aでは、閾値電圧がVth1となると、直前の書き込み時において第2のゲート電極に書き込まれた電位に従って、そのドレイン電流、またはソース電極とドレイン電極間の抵抗値が定まる。そして、第2のトランジスタ102Aのドレイン電流、またはソース電極とドレイン電極間の抵抗値が、情報として含まれる電位、すなわち第2のトランジスタ102Aが有するドレイン電極の電位が、出力用データ線Doutを介して駆動回路に供給される。なお、出力用データ線Doutに供給される電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じ値のデータが記憶されているならば、当該メモリセルに接続された全ての出力用データ線には、同じレベルの電位が供給されているはずである。しかし、実際には、第1のトランジスタ101A乃至101Cまたは第2のトランジスタ102A乃至102Cの特性が、メモリセル間においてばらついている場合があるため、読み出されるはずのデータが全て同じ値であっても、出力用データ線Doutに供給される電位にばらつきが生じ、その分布に幅を有することがある。よって、出力用データ線Doutに供給される電位に多少のばらつきが生じていても、上記電位から、読み出されたデータを情報として含み、なおかつ、所望の仕様に合わせて振幅、波形が処理された信号を形成することができる読み出し回路を、駆動回路として記憶装置に設ける。本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセルにおいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセルにおいてのみ、上記動作を行うようにしても良い。なお本実施の形態の構成では、一度書き込んだデータを一定期間保持することが可能である。そこで、図3に示す回路図において入力用データ線Din及び出力用データ線Doutは、共通の配線とすることも可能である。具体的な回路図について図5に示す。図5の構成とすることで配線数を削減することができ、メモリセルの高密度化を図ることができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、記憶装置におけるメモリセルの上面図、回路図、及び断面図について、図6A乃至Cを参照して説明する。図6Aにはメモリセルの平面図を示している。図6Bには図6Aに示した平面図に対応する回路図を示している。図6Cには図6AのA-A’、B-B’における断面図を示している。図6A乃至Cにおいて付した符号は、図1A、Bと同様であり、それぞれ第1のトランジスタ101及び第2のトランジスタ102の配置について示している。なお図6A乃至Cでは、入力用データ線及び出力用データ線について、共通化した構成について示している。図6A及びCに示す第1のトランジスタ101及び第2のトランジスタ102では、特に第1のトランジスタ101が有する第1のゲート電極、第2のトランジスタ102が有する第2のゲート電極及び第3のゲート電極の大きさを異ならせて示している。具体的には、第2のチャネル形成領域を有する活性層と重畳する第2のゲート電極の面積をS2、第2のチャネル形成領域を有する活性層と重畳する第3のゲート電極の面積をS3とすると、S3<S2とすることが好ましい。特にS2を大きく取ることで第2のゲート電極における電荷の保持能力を高めることができる。また、第1のチャネル形成領域を有する活性層と重畳する第1のゲート電極の面積をS1とすると、前述のS2、S3と比較してS1<S3<S2とすることが好ましい。特にS1を小さく取ることで、書き込み用ワード線WLの寄生容量を小さくすることができるため、充放電に要する電荷分の消費電力を低減することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、上記実施の形態の記憶装置に適用可能なトランジスタの構成例について説明する。本実施の形態では特に、上記実施の形態で説明した構成において第1のトランジスタ101を微細化して形成する際の構成例、及び作製工程の一例について示す。特に本実施の形態で説明する第1のトランジスタの構成では、酸化物半導体をチャネル形成領域に有する活性層のうちソース領域及びドレイン領域となる領域を、酸化物半導体中に不純物を導入してチャネル形成領域よりも低抵抗化させて形成する構成について説明する。なお不純物領域の抵抗値は、チャネル形成領域の抵抗値よりも低い値となる。図7A乃至Dは、本実施の形態における第1のトランジスタの101の構成となる、トランジスタの断面図である。図7A乃至Dに示すトランジスタの構造は、いずれもトップゲート構造である。図7A乃至Dに示すように、第1のトランジスタ101の構造をトップゲート構造にしてゲート電極を用いてソース領域及びドレイン領域を自己整合的に形成することで、トランジスタの微細化を図ることができる。よってトランジスタのゲート電極とソース電極及びドレイン電極との重畳する部分をなくし、第1のトランジスタと書き込み用ワード線WLとの間の寄生容量を小さくできる。その結果、充放電の消費電力を低減することができる。図7Aに示すトランジスタは、半導体層603_Aと、導電層605a_Aと、導電層605b_Aと、絶縁層606_Aと、導電層607_Aと、を含む。半導体層603_Aは、離間して設けられた高濃度領域604a_A及び高濃度領域604b_Aと、を含む。高濃度領域604a_A及び高濃度領域604b_Aの間の領域がチャネル形成領域になる。半導体層603_Aは、例えば絶縁層601_Aの上に設けられる。なお高濃度領域はドーパントが高濃度に添加されることで低抵抗化された領域であり、低濃度領域はドーパントが低濃度に添加されることで低抵抗化された領域である。導電層605a_A及び導電層605b_Aは、半導体層603_Aの上に設けられ、半導体層603_Aに電気的に接続される。導電層605a_A及び導電層605b_Aは、例えば半導体層603_Aの一部に接する。また、導電層605a_A及び導電層605b_Aの側面は、テーパ状であり、導電層605a_A及び導電層605b_Aは、高濃度領域604a_A及び高濃度領域604b_Aの一部にそれぞれ重畳する。絶縁層606_Aは、半導体層603_A、導電層605a_A、及び導電層605b_Aの上に設けられる。導電層607_Aは、絶縁層606_Aを介して高濃度領域604a_Aと高濃度領域604b_Aとの間の半導体層603_Aに重畳する。絶縁層606_Aを介して導電層607_Aと重畳する半導体層603_Aの領域がチャネル形成領域になる。また、図7Bに示すトランジスタは、図7Aに示す構造に加え、サイドウォールとなる絶縁層609a_A及び絶縁層609b_Aを含み、さらに、半導体層603_Aは、高濃度領域604a_A及び高濃度領域604b_Aの間に低濃度領域608a_A及び低濃度領域608b_Aを含む。絶縁層609a_A及び絶縁層609b_Aは、絶縁層606_Aの上に設けられ、導電層607_Aにおける、互いに対向する側面に接する。低濃度領域608a_A及び低濃度領域608b_Aは、絶縁層606_Aを介して絶縁層609a_A及び絶縁層609b_Aに重畳する。また、低濃度領域608a_A及び低濃度領域608b_Aの不純物濃度は、高濃度領域604a_A及び高濃度領域604b_Aの不純物濃度よりも低い。低濃度領域608a_A及び低濃度領域608b_Aを設けることによって、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。図7Cに示すトランジスタは、半導体層603_Bと、導電層605a_Bと、導電層605b_Bと、絶縁層606_Bと、導電層607_Bと、を含む。導電層605a_B及び導電層605b_Bは、絶縁層601_Bの上に設けられ、高濃度領域604a_B及び高濃度領域604b_Bに電気的に接続される。導電層605a_B及び導電層605b_Bは、例えば高濃度領域604a_B及び高濃度領域604b_Bの一部に接する。また、導電層605a_B及び導電層605b_Bの側面はテーパ状であり、高濃度領域604a_B及び高濃度領域604b_Bの一部に重畳する。半導体層603_Bは、離間して設けられた高濃度領域604a_Bと高濃度領域604b_Bとの間に設けられている。半導体層603_Bは、チャネル形成領域になる。半導体層603_Bは、例えば導電層605a_A及び導電層605b_A並びに絶縁層601_Bの上に設けられる。絶縁層606_Bは、半導体層603_B、高濃度領域604a_B、及び高濃度領域604b_Bの上に設けられる。導電層607_Bは、絶縁層606_Bを介して半導体層603_Bに重畳する。絶縁層606_Bを介して導電層607_Bと重畳する半導体層603_Bの領域がチャネル形成領域になる。また、図7Dに示すトランジスタは、図7Cに示す構造に加え、サイドウォールとなる絶縁層609a_B及び絶縁層609b_Bを含み、さらに、半導体層603_Bは、高濃度領域604a_B及び高濃度領域604b_Bの間に低濃度領域608a_B及び低濃度領域608b_Bを含む。絶縁層609a_B及び絶縁層609b_Bは、絶縁層606_Bの上に設けられ、導電層607_Bにおける、互いに対向する一対の側面に接する。低濃度領域608a_B及び低濃度領域608b_Bは、絶縁層606_Bを介して絶縁層609a_B及び609b_Bに重畳する。また、低濃度領域608a_B及び低濃度領域608b_Bの不純物濃度は、高濃度領域604a_B及び高濃度領域604b_Bの不純物濃度よりも低い。低濃度領域608a_B及び低濃度領域608b_Bを設けることによって、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。さらに、図7A乃至図7Dに示す各構成要素について説明する。絶縁層601_A及び絶縁層601_Bとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層または積層して用いることができる。また、絶縁層601_A及び絶縁層601_Bは、平坦性を有する表面に加工して用いることのできる材料であることが好ましい。半導体層603_A及び半導体層603_Bは、トランジスタのチャネル形成層としての機能を有する。半導体層603_A及び半導体層603_Bとしては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む酸化物半導体層を用いることができる。四元系金属酸化物としては、例えばIn-Sn-Ga-Zn-O系金属酸化物などを用いることができる。三元系金属酸化物としては、例えばIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、又はSn-Al-Zn-O系金属酸化物などを用いることができる。二元系金属酸化物としては、例えばIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属酸化物、In-Mg-O系金属酸化物、In-Sn-O系金属酸化物、又はIn-Ga-O系金属酸化物などを用いることができる。また、半導体層603_A及び半導体層603_Bとしては、例えばIn-O系金属酸化物、Sn-O系金属酸化物、又はZn-O系金属酸化物の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。また、半導体層603_A及び半導体層603_Bとしては、InLO3ZnOmmは0よりも大きい数で表記される材料の層を用いることもできる。InLO3ZnOmのLは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。高濃度領域604a_A及び高濃度領域604a_Bは、トランジスタのソースまたはドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。低濃度領域608a_A及び低濃度領域608b_A、並びに低濃度領域608a_B及び低濃度領域608b_Bの抵抗値は、高濃度領域604a_A及び高濃度領域604b_A、並びに高濃度領域604a_B及び高濃度領域604b_Bの抵抗値よりも高く、低濃度領域608a_A及び低濃度領域608b_A、並びに低濃度領域608a_B及び低濃度領域608b_Bを高抵抗不純物領域ともいう。高濃度領域604a_A及び高濃度領域604b_A、低濃度領域608a_A及び低濃度領域608b_A、高濃度領域604a_B及び高濃度領域604b_B、並びに低濃度領域608a_B及び低濃度領域608b_Bに含まれるドーパントとしては、例えば窒素、リン、砒素、アルゴン、キセノン、ヘリウム、及び水素の一つ又は複数が挙げられる。また、高濃度領域604a_A及び高濃度領域604b_A、並びに高濃度領域604a_B及び高濃度領域604b_Bに含まれるドーパントの濃度は、例えば5×1019cm-3以上であることが好ましい。また、低濃度領域608a_A及び低濃度領域608b_A、並びに低濃度領域608a_B及び低濃度領域608b_Bに含まれるドーパントの濃度は、例えば5×1018cm-3以上5×1019cm-3未満であることが好ましい。また、高濃度領域604a_A及び高濃度領域604b_A、低濃度領域608a_A及び低濃度領域608b_A、高濃度領域604a_B及び高濃度領域604b_B、並びに低濃度領域608a_B及び低濃度領域608b_Bは、チャネル形成領域より結晶性が低くてもよい。また、高濃度領域604a_A及び高濃度領域604b_A、低濃度領域608a_A及び低濃度領域608b_A、高濃度領域604a_B及び高濃度領域604b_B、並びに低濃度領域608a_B及び低濃度領域608b_Bに、In-Ga-Zn-O-N系材料であり、ウルツ鉱構造の結晶が含まれていてもよい。このとき、高濃度領域604a_A及び高濃度領域604b_A、低濃度領域608a_A及び低濃度領域608b_A、高濃度領域604a_B及び高濃度領域604b_B、並びに低濃度領域608a_B及び低濃度領域608b_Bは、好ましくは1×1020cm-3以上7原子未満の窒素を含むとウルツ鉱構造になりやすい。上記不純物領域をIn-Ga-Zn-O-N系材料であり、ウルツ鉱構造の結晶を含む構造にすることによって、トランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値が低くなる。導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばCu-Mg-Al合金材料の層を用いることができる。また、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。また、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bとしては、In-Ga-Zn-O-N系材料の層を用いることもできる。In-Ga-Zn-O-N系材料の層は、導電性が高いため、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bとして好ましい。また、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに適用可能な材料の層の積層によって、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bを構成することもできる。例えばCu-Mg-Al合金材料の層の上に銅の層が設けられた積層によって導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bを構成することによって、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに接する絶縁層との密着性を高めることができる。絶縁層606_A及び絶縁層606_Bとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層606_A及び絶縁層606_Bに適用可能な材料の層の積層によって絶縁層606_A及び絶縁層606_Bを構成することもできる。また、絶縁層606_A及び絶縁層606_Bとしては、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。第13族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりもアルミニウムの含有量原子が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上の物質のことをいう。導電層607_A及び導電層607_Bは、電界効果トランジスタのゲートとしての機能を有する。なお、電界効果トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。導電層607_A及び導電層607_Bとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層607_A及び導電層607_Bに適用可能な材料の層の積層によって、導電層607_A及び導電層607_Bを構成することもできる。また、導電層607_A及び導電層607_Bとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層607_A及び導電層607_Bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。また、導電層607_A及び導電層607_Bに適用可能な導電性の金属酸化物は、窒素を含んでいてもよい。窒素を含ませることによって、導電性を高めることができる。また、導電層607_A及び導電層607_Bとしては、In-Ga-Zn-O-N系材料の層を用いることもできる。In-Ga-Zn-O-N系材料の層は、導電性が高いため、導電層607_A及び導電層607_Bとして好ましい。絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bとしては、例えば絶縁層606_A及び絶縁層606_Bに適用可能な材料の層を用いることができる。また、絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bに適用可能な材料の層の積層によって絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bを構成してもよい。さらに、本実施の形態のトランジスタの作製方法例として、図7Aに示すトランジスタの作製方法例について、図8A乃至図8Eを用いて説明する。図8A乃至図8Eは、本実施の形態におけるトランジスタの作製方法例を説明するための断面図である。まず、図8Aに示すように、第1の絶縁層として形成された絶縁層601_Aの上に半導体層603_Aを形成する。さらに、半導体層603_Aの一例として、結晶性を向上させることのできる酸化物半導体層の形成方法例について以下に説明する。酸化物半導体層の形成方法例は、絶縁層601_Aの上に半導体膜を形成する工程と、1回以上の熱処理を行う工程と、を含む。なお、半導体層603_Aの形成方法例において、該半導体膜の一部を除去する工程を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層605a_A及び導電層605b_Aの形成前までであれば特に限定されない。また、熱処理を行う工程の順番は半導体膜の形成後であれば特に限定されない。絶縁層601_Aの上に半導体膜を形成する工程としては、例えばスパッタリング法を用いて半導体層603_Aに適用可能な材料の膜を形成することによって半導体膜を形成する。このとき、膜形成面側基板側の温度を100°C以上500°C以下にする。熱処理を行う工程としては、例えば400°C以上750°C以下の温度で加熱処理加熱処理Aともいうを行う。なお、半導体膜を形成した後であれば、加熱処理Aを行うタイミングは特に限定されない。加熱処理Aによって、半導体膜の表面から結晶化が起こり、半導体膜の表面から内部に向かって結晶成長する。上記工程によって、非単結晶であって、ab面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、c軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する半導体膜CAAC-OSCAxisAlignedCrystallineOxideSemiconductorを形成することができる。なお、加熱処理Aを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって被処理物を加熱する装置を用いることができ、例えばGRTAGasRapidThermalAnneal装置又はLRTALampRapidThermalAnneal装置などのRTARapidThermalAnneal装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光電磁波の輻射によって、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体例えば窒素を用いることができる。また、加熱処理Aを行った後、加熱処理Aを行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下の雰囲気を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用によって、半導体層603_Aに酸素が供給され、半導体層603_A中の酸素欠乏に起因する欠陥を低減することができる。次に、図8Bに示すように、半導体層603_Aの一部の上に第1の導電膜を形成し、該第1の導電膜の一部をエッチングすることによって導電層605a_A及び導電層605b_Aを形成する。例えば、スパッタリング法などを用いて導電層605a_A及び導電層605b_Aに適用可能な材料の膜を形成することによって第1の導電膜を形成することができる。また、導電層605a_A及び導電層605b_Aに適用可能な材料の膜を積層させることによって第1の導電膜を形成することもできる。また、上記導電層605a_A及び導電層605b_Aの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォトリソグラフィ工程によって膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去することが好ましい。次に、図8Cに示すように、半導体層603_A、導電層605a_A、及び導電層605b_Aの上に第2の絶縁膜を形成することによって、絶縁層606_Aを形成する。例えば、スパッタリング法やプラズマCVD法などを用いて絶縁層606_Aに適用可能な材料の膜を形成することによって第2の絶縁膜を形成することができる。また、絶縁層606_Aに適用可能な材料の膜を積層させることによって第2の絶縁膜を形成することもできる。また、高密度プラズマCVD法例えばμ波例えば、周波数2.45GHzのμ波を用いた高密度プラズマCVD法を用いて絶縁層606_Aに適用可能な材料の膜を形成することによって、絶縁層606_Aを緻密にすることができ、絶縁層606_Aの絶縁耐圧を向上させることができる。次に、図8Dに示すように、絶縁層606_Aの上に第2の導電膜を形成し、第2の導電膜の一部をエッチングすることによって、導電層607_Aを形成する。例えば、スパッタリング法を用いて導電層607_Aに適用可能な材料の膜を形成することによって第2の導電膜を形成することができる。また、第2の導電膜に適用可能な材料の膜を積層させ、第2の導電膜を形成することもできる。なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることによって、形成される膜の上記不純物濃度を低減することができる。なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて加熱処理加熱処理Bともいうを行ってもよい。加熱処理Bを行うことによって、水素、水分などの不純物を脱離することができる。また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、膜形成面側にRF電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理逆スパッタともいうを行ってもよい。逆スパッタを行うことによって、被形成面に付着している粉状物質パーティクル、ごみともいうを除去することができる。また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボポンプを用いて成膜室内の残留水分を除去することもできる。さらに、絶縁層606_Aを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理加熱処理Cともいうを行ってもよい。このとき、例えば200°C以上400°C以下、好ましくは250°C以上350°C以下で加熱処理Cを行うことができる。以上の工程によって、半導体層603_Aを高純度化させることができる。次に、図8Eに示すように、半導体層603_Aにドーパントを添加することによって、高濃度領域604a_A及び高濃度領域604b_Aを形成する。例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。添加するドーパントとしては、例えば窒素、リン、砒素、アルゴン、キセノン、ヘリウム、及び水素の一つ又は複数を用いることができる。なお、半導体層603_Aにドーパントを添加した後に加熱処理を行ってもよい。以上が図7Aに示すトランジスタの作製方法例である。本実施の形態では、第1のトランジスタ101の構造をトップゲート構造にしてゲート電極を用いてソース領域及びドレイン領域を自己整合的に形成することで、トランジスタの微細化を図ることができる。よってトランジスタのゲート電極とソース電極及びドレイン電極との重畳する部分をなくし、第1のトランジスタと書き込み用ワード線WLとの間の寄生容量を小さくできる。その結果、充放電に要する消費電力を低減することができる。なお本実施の形態とは異なる構成として、酸化物半導体を用いたトランジスタにおけるソース領域またはドレイン領域として機能する領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されているS.Jeonetal.180nmGateLengthAmorphousInGaZnOThinFilmTransistorforHighDensityImageSensorApplication,IEDMTech.Dig.,p.504,2010.。しかしながら上記作製方法では、ゲート絶縁膜となる絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜となる絶縁層を部分的に除去する必要がある。よって、ゲート絶縁膜となる絶縁層が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは20nm以下、好ましくは10nm以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。しかし、本実施の形態の構成のように、酸化物半導体膜へのドーパントの添加を、酸化物半導体膜を露出させず、絶縁層を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態5酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGa、スズSn、ハフニウムHf、アルミニウムAl、又はランタノイドの中から選ばれた一種又は複数種を有することが好ましい。ランタノイドとして、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuがある。例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。また、例えば、二元系金属の酸化物半導体として、In-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物等を用いることができる。また、例えば、三元系金属の酸化物半導体として、In-Ga-Zn系酸化物IGZOとも表記する、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物等を用いることができる。また、例えば、四元系金属の酸化物半導体として、In-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物等を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含有させても良い。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いても良い。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。酸化物半導体は単結晶でも、非単結晶でもよい。非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6結晶性部分と非結晶性部分とを有し、結晶性部分の配向がc軸配向に揃っている酸化物半導体であるCAAC-OSについて説明する。CAAC-OSは新規な酸化物半導体である。CAAC-OSは、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有する。そして、CAAC-OSは、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列している。さらに、CAAC-OSは、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転している。CAAC-OSとは、広義には、非単結晶である。そして、CAAC-OSは、ab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有する。さらに、CAAC-OSは、c軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物である。CAAC-OSは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAAC-OSは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAAC-OSを構成する酸素の一部は窒素で置換されてもよい。また、CAAC-OSを構成する個々の結晶部分のc軸は一定の方向例えば、CAAC-OSを支持する基板面、CAAC-OSの表面などに垂直な方向に揃っていてもよい。若しくは、CAAC-OSを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAAC-OSを支持する基板面、CAAC-OSの表面などに垂直な方向を向いていてもよい。CAAC-OSは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。例えば、膜状に形成されたCAAC-OSを、膜表面または支持する基板面に垂直な方向から電子顕微鏡で観察すると三角形または六角形の原子配列が認められる。さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる。図16乃至図18を用いて、CAAC-OSに含まれる結晶構造の一例について説明する。なお、図16乃至図18において、上方向がc軸方向であり、c軸方向と直交する面がab面である。本実施の形態において、上半分、下半分とは、ab面を境にした場合の上半分、下半分をいう。図16Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造Aを示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。構造Aは、八面体構造をとるが、簡単のため平面構造で示している。なお、構造Aは上半分および下半分にはそれぞれ3個ずつ4配位のOがある。構造Aに示す小グループは電荷が0である。図16Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造Bを示す。3配位のOは、いずれもab面に存在する。構造Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、構造Bをとりうる。構造Bの小グループは電荷が0である。図16Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造Cを示す。構造Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。構造Cの小グループは電荷が0である。図16Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造Dを示す。構造Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。構造Dの小グループは電荷が1となる。図16Eに、2個のZnを含む構造Eを示す。構造Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。構造Eの小グループは電荷が-1となる。本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図16Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図16Bに示す5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。図16Cに示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInの上半分の4配位のO、5配位の金属原子GaまたはInの下半分の4配位のOまたは4配位の金属原子Znの上半分の4配位のOのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図17Aに、In-Sn-Zn-O系の層構造を構成する中グループAのモデル図を示す。図17Bに、3つの中グループで構成される大グループBを示す。なお、図17Cは、図17Bの層構造をc軸方向から観察した場合の原子配列を示す。中グループAでは、3配位のOは省略し、4配位のOは個数のみである。例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、中グループAにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、中グループAにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。中グループAは、In-Sn-Zn-O系の層構造を構成し、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合する。そのInが、上半分に3個の4配位のOがあるZnと結合する。そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合する。そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合する。この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、構造Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、大グループBが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。In-Sn-Zn-O系の結晶は、mの数が大きいと結晶性が向上するため、好ましい。In-Sn-Zn-O系以外の酸化物半導体を用いた場合も同様である。例えば、図18Aに、In-Ga-Zn-O系の層構造を構成する中グループLのモデル図を示す。中グループLにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合する。そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合する。そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合する。この中グループが複数結合して大グループを構成する。図18Bに3つの中グループで構成される大グループMを示す。なお、図18Cは、図18Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、中グループLに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態7酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、式1で表される。Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、式2で表される。eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、式3で表される。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。式3の両辺をVgで割り、更に両辺の対数を取ると、式4で表される。式3の右辺はVgの関数である。上式のからわかるように、縦軸をlnId/Vg、横軸を1/Vgとする直線の傾きから平均欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、平均欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは平均欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとにμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μ1は、式5で表される。Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると式5の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2の計算結果Eを図19に示す。なお、計算にはシノプシス社製のデバイスシミュレーションソフトであるSentaurusDeviceを使用した。計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。計算結果Eで示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。なお、計算に用いたトランジスタは酸化物半導体層に一対のn型半導体領域にチャネル形成領域が挟まれたものを用いた。一対のn型半導体領域の抵抗率は2×10-3Ωcmとして計算した。また、チャネル長を33nm、チャネル幅を40nmとして計算した。また、ゲート電極の側壁にサイドウォールを有する。サイドウォールと重なる半導体領域をオフセット領域として計算した。計算にはシノプシス社製のデバイスシミュレーションソフト、SentaurusDeviceを使用した。図20は、トランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性の計算結果である。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図20Aはゲート絶縁膜の厚さを15nmとして計算したものである。図20Bはゲート絶縁膜の厚さを10nmとして計算したものである。図20Cはゲート絶縁膜の厚さを5nmとして計算したものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。図21は、オフセット長サイドウォール長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図21Aはゲート絶縁膜の厚さを15nmとして計算したものである。図21Bはゲート絶縁膜の厚さを10nmとして計算したものである。図21Cはゲート絶縁膜の厚さを5nmとして計算したものである。図22は、オフセット長サイドウォール長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図22Aはゲート絶縁膜の厚さを15nmとして計算したものである。図22Bはゲート絶縁膜の厚さを10nmとして計算したものである。図22Cはゲート絶縁膜の厚さを5nmとして計算したものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図20では80cm2/Vs程度であるが、図21では60cm2/Vs程度、図22では40cm2/Vsと、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態8In、Sn、Znを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、In、Sn、Znは組成比でそれぞれ5atomic以上含まれていると好ましい。In、Sn、Znを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、nチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。nチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、nチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。さらに、nチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を0V以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。以下、In、Sn、Znを含有する酸化物半導体を用いたトランジスタの特性を示す。サンプルA~C共通条件組成比としてIn:Sn:Zn=1:1:1のターゲットを用いて、ガス流量比をAr/O2=6/9sccm、成膜圧力を0.4Pa、成膜電力100Wとして、15nmの厚さとなるように基板上に酸化物半導体層を成膜した。次に、酸化物半導体層を島状になるようにエッチング加工した。そして、酸化物半導体層上に50nmの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。次に、プラズマCVD法を用いて、シランガスSiH4と一酸化二窒素N2Oを用いて100nmの厚さとなるように酸化窒化珪素膜SiONを形成してゲート絶縁膜とした。次に、15nmの厚さとなるように窒化タンタルを形成し、135nmの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。さらに、プラズマCVD法を用いて、300nmの厚さとなるように酸化窒化珪素膜SiONを形成し、1.5μmの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。次に、層間絶縁膜にコンタクトホールを形成し、50nmの厚さとなるように第1のチタン膜を形成し、100nmの厚さとなるようにアルミニウム膜を形成し、50nmの厚さとなるように第2のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。以上のようにしてトランジスタを有する半導体装置を形成した。サンプルAサンプルAは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。また、サンプルAは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。サンプルBサンプルBは基板を200°Cになるように加熱した状態で酸化物半導体層の成膜を行った。また、サンプルBは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。サンプルCサンプルCは基板を200°Cになるように加熱した状態で酸化物半導体層の成膜を行った。さらに、サンプルCは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で650°C1時間の加熱処理を施した後、酸素雰囲気で650°C1時間の加熱処理を施した。窒素雰囲気で650°C1時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。そこで、酸素雰囲気で650°C1時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。サンプルA~Cのトランジスタの特性図23AにサンプルAのトランジスタの初期特性を示す。図23BにサンプルBのトランジスタの初期特性を示す。図23CにサンプルCのトランジスタの初期特性を示す。サンプルAのトランジスタの電界効果移動度は18.8cm2/Vsecであった。サンプルBのトランジスタの電界効果移動度は32.2cm2/Vsecであった。サンプルCのトランジスタの電界効果移動度は34.5cm2/Vsecであった。ここで、サンプルA~Cと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡TEMで観察したところ、成膜時に基板加熱を行ったサンプルB及びサンプルCと同様の成膜方法で形成したサンプルには結晶性が確認された。そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がc軸配向に揃っている結晶性であった。通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。また、図23A~Cを比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、nチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。即ち、成膜時に基板加熱を行ったサンプルBのしきい値電圧は、成膜時に基板加熱を行っていないサンプルAのしきい値電圧よりもプラスシフトしている。また、成膜時に基板加熱を行ったサンプルB及びサンプルCを比較した場合、成膜後に加熱処理を行ったサンプルCの方が、成膜後に加熱処理を行っていないサンプルBよりもプラスシフトしていることがわかる。また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。サンプルBとサンプルCのゲートBTストレス試験結果サンプルB成膜後加熱処理なし及びサンプルC成膜後加熱処理ありに対してゲートBTストレス試験を行った。まず、基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加されるVgsに20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスBT試験と呼ぶ。一方、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加されるVgsに-20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスBT試験と呼ぶ。図24AはサンプルBのプラスBT試験結果であり、図24BはサンプルBのマイナスBT試験結果である。図25AはサンプルCのプラスBT試験結果であり、図25BはサンプルCのマイナスBT試験結果である。プラスBT試験及びマイナスBT試験はトランジスタの劣化具合を判別する試験であるが、図24A及び図25Aを参照すると少なくともプラスBT試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。特に、図24AではプラスBT試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。よって、トランジスタの作製時の加熱処理に加えて、プラスBT試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。図26はサンプルAのトランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。なお、図26ではチャネル幅1μmの場合における電流量を図示している。基板温度が125°C1000/Tが約2.51のとき1×10-19A以下となっていた。基板温度が85°C1000/Tが約3.66のとき1×10-20A以下となっていた。つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態9本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。図9に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図9に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。図9に示す記憶装置300は、セルアレイ301と、駆動回路302とを有している。駆動回路302は、ワード線の電位を制御するワード線駆動回路304と、セルアレイ301において選択されたメモリセルにおけるデータの書き込み及び読み出しを制御するデータ線駆動回路305とを有する。さらに、駆動回路302は、ワード線駆動回路304、データ線駆動回路305の動作を制御する制御回路306を有している。また駆動回路302においてデータ線駆動回路305内には、書き込んだデータを定期的にリフレッシュするためのリフレッシュ回路を有する図示せず。また、図9に示す記憶装置300では、ワード線駆動回路304が、デコーダ307と、レベルシフタ308と、バッファ309とを有している。データ線駆動回路305が、デコーダ310と、セレクタ312と、セルアレイ301から読み出されたデータを情報として含む信号を生成する読み出し回路303と、を有している。なお、本発明の一態様に係る記憶装置300は、少なくともセルアレイ301をその構成に含んでいればよい。更に、本発明の一態様に係る記憶装置300は、セルアレイ301に駆動回路302の一部又は全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。また、セルアレイ301、ワード線駆動回路304、データ線駆動回路305、制御回路306は、全て一の基板を用いて形成されていても良いし、いずれか1つ又は全てが互いに異なる基板を用いて形成されていても良い。異なる基板を用いている場合、FPCFlexiblePrintedCircuitなどを介して電気的な接続を確保することができる。この場合、駆動回路302の一部がFPCにCOFChipOnFilm法を用いて接続されていても良い。或いは、COGChipOnGlass法を用いて、電気的な接続を確保することができる。記憶装置300に、セルアレイ301のアドレスAx、Ayを情報として含む信号ADが入力されると、制御回路306は、列方向のアドレスAxをデータ線駆動回路305に送り、行方向のアドレスAyをワード線駆動回路304に送る。また、制御回路306は、記憶装置300に入力されたデータを情報として含む信号DATAを、データ線駆動回路305に送る。セルアレイ301におけるデータの書き込み動作、読み出し動作の選択は、制御回路306に供給される信号REReadenable、信号WEWriteenableなどによって選択される。信号WEによって書き込み動作が選択されると、制御回路306からの指示に従って、ワード線駆動回路304が有するデコーダ307において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ308によって振幅が調整された後、バッファ309において波形が処理され、セルアレイ301に入力される。一方、データ線駆動回路305では、制御回路306からの指示に従って、デコーダ310において選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択するための信号が生成される。当該信号は、セレクタ312に入力される。セレクタ312では、入力された信号に従って信号DATAをサンプリングし、アドレスAx、Ayに対応するメモリセルにサンプリングした信号を入力する。また、信号REによって読み出し動作が選択されると、制御回路306からの指示に従って、ワード線駆動回路304が有するデコーダ307において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ308によって振幅が調整された後、バッファ309において波形が処理され、セルアレイ301に入力される。一方、読み出し回路303では、制御回路306からの指示に従って、デコーダ307によって選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択する。そして、アドレスAx、Ayに対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。本実施の形態に示すメモリセルは、先の実施の形態に係る記憶装置である。このため、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる記憶装置である。また、先に書き込んだデータを破壊することなく、データを読み出すことができる記憶装置である。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態10本実施の形態では、上記実施の形態で説明した、読み出し回路の具体的な構成の一例について説明する。セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にはばらつきが生じており、その電位の分布は幅を有する。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。図10に、読み出し回路の一例を回路図で示す。図10に示す読み出し回路は、セルアレイから読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ260と、抵抗として機能するトランジスタ261とを有する。また、図10に示す読み出し回路は、オペアンプ262を有している。具体的に、トランジスタ261は、それぞれ、そのゲート電極とドレイン端子が接続されており、なおかつ、ゲート電極及びドレイン端子にハイレベルの電源電位Vddが与えられている。また、トランジスタ261は、ソース端子が、オペアンプ262の非反転入力端子に接続されている。よって、トランジスタ261は、電源電位Vddが与えられているノードと、オペアンプ262の非反転入力端子との間に接続された、抵抗として機能する。なお、図10では、ゲート電極とドレイン端子が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。また、スイッチング素子として機能するトランジスタ260は、ゲート電極がデータ線にそれぞれ接続されている。そして、データ線の電位に従って、トランジスタ260が有するソース電極への電位Vdataの供給が制御される。データ線に接続されたトランジスタ260がオンになると、電位Vdataと電源電位Vddとを、トランジスタ260とトランジスタ261によって抵抗分割することで得られる電位が、オペアンプ262の非反転入力端子に与えられる。そして、電源電位Vddのレベルは固定されているので、抵抗分割によって得られる電位のレベルには、電位Vdataのレベル、すなわち、読み出されたデータのデジタル値が反映されている。一方、オペアンプ262の反転入力端子-には、基準電位Vrefが与えられている。そして、非反転入力端子に与えられる電位が、基準電位Vrefに対して高いか低いかによって、出力端子の電位Voutのレベルを異ならせることができ、それによって、間接的にデータを情報として含む信号を得ることができる。なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきによって、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取るために、ノードの電位Vdataのばらつきを考慮して定める。また、図10では、2値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つずつ用いているが、オペアンプの数はこれに限定されない。n値nは2以上の自然数のデータを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn-1とする。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態11本実施の形態では、上述の実施の形態で説明した記憶装置を電子機器に適用する場合について、図11を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の記憶装置を適用する場合について説明する。図11Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図11Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図11Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737で接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図11Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図11Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図11Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図11Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780によって行うことができる。筐体771およびリモコン操作機780の内部には、先の実施の形態に示す記憶装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、印加する電圧を高くすることなく、リフレッシュ動作の回数を減らすことによる消費電力の低減を図れる電子機器が実現できる。また、先に書き込んだデータを破壊することなく、データを読み出すことができる電子機器が実現できる。本実施例では、上記実施の形態で説明した記憶装置を携帯電話機、情報処理機能を強化したスマートフォンとよばれる携帯電話機、電子書籍などの携帯型の電子機器携帯機器に応用した場合の例を示す。このような携帯機器においては、現状、画像データの一時的な記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時的な記憶に用いた場合以下の欠点がある。SRAMは応答速度が速いという利点がある。通常のSRAMは図12Aに示すように1つのメモリセルがトランジスタ801~806の6個のトランジスタで構成されており、メモリセルをワード線駆動回路807、データ線駆動回路808にて駆動している。図12Aに示すSRAMの回路では、トランジスタ803とトランジスタ805、及びトランジスタ804とトランジスタ806がインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6つのトランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのセル面積は通常100~150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。またDRAMは、メモリセルが図12Bに示されるようにトランジスタ811及び容量素子812によって構成され、メモリセルをワード線駆動回路813、データ線駆動回路814にて駆動している。1つのメモリセルが1つのトランジスタと1つの容量素子の構成になっており、SRAMに比べて、セル面積が小さい。DRAMのセル面積は通常10F2以下である。しかし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも消費電力が発生する。上記実施の形態で説明した記憶装置は、メモリセルの面積を10F2前後とすることができ、且つ頻繁なリフレッシュ動作は不要である。従って上記実施の形態で説明した記憶装置の構成を採用することによって、セル面積の縮小と消費電力の低減を図ることができる。図13は携帯電話機のブロック図の一例である。図13に示す携帯電話機900はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917及びキーボード918で構成されている。ディスプレイ913は、表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス909を有している。メモリ回路912に上記実施の形態で説明した記憶装置を採用することによって1ビットあたりメモリ単価と消費電力を低減することが可能になる。図14はメモリ回路912のブロック図の一例である。メモリ回路912は上記実施の形態で説明した記憶装置によるメモリ922、923、スイッチ924、925およびメモリコントローラ921で構成されている。まず、ある画像データが受信またはアプリケーションプロセッサ906によって、形成される。この形成された画像データは、スイッチ924を介してメモリ922に記憶される。そしてスイッチ924を介して、ディスプレイコントローラ911を介してディスプレイ913に送られ、表示される。そのまま、画像データに変更が無ければ通常30~60Hz程度の周期でメモリ922から画像データが読み出され、スイッチ925を介して、ディスプレイコントローラ911に送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサ906は新たな画像データを形成し、その画像データはスイッチ924を介してメモリ923に記憶される。この間も定期的にメモリ922からスイッチ925を介して画像データは読み出されている。メモリ923に新たな画像データが記憶し終わると、ディスプレイ913の次のフレームからメモリ923に記憶されたデータは読み出され、スイッチ925、ディスプレイコントローラ911を介して、ディスプレイ913に画像データが送られ、表示がおこなわれる。この読み出しはさらに次の画像データがメモリ922に記憶されるまで継続される。このようにメモリ922、923は交互にデータを書き込み、読み出すことによって、ディスプレイ913の表示をおこなう。なおメモリ922、メモリ923はそれぞれ別のメモリチップには限定されず、1つのメモリチップを分割して使用してもよい。メモリ922、メモリ923に上記実施の形態で説明した記憶装置の構成を使用することで、単価を下げ、消費電力を削減することができる。図15は電子書籍のブロック図である。図15に示す電子書籍930は、バッテリー931、電源回路932、マイクロプロセッサ933、フラッシュメモリ934、音声回路935、キーボード936、メモリ回路937、タッチパネル938、ディスプレイ939、ディスプレイコントローラ940によって構成される。上記実施の形態で説明した記憶装置はメモリ回路937に使用することができる。メモリ回路937は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。この情報を長期に保存する場合にはフラッシュメモリ934にコピーしても良い。図15に示す構成においても、上記実施の形態で説明した記憶装置を採用することによってメモリ単価を下げ、消費電力を低減することが可能となる。"