ラミネートキャパシタであって、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が第1導電層の集合および第2導電層の集合を含み、前記第1導電層と前記第2導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される電源バイアであって、前記電源バイアが、前記第1導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される接地バイアであって、前記接地バイアが、前記第2導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間の補足バイアであって、前記補足バイアが、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が2つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第1導電層の内の1つとの間のみに延びて、当該第1導電層の内の1つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第2導電層の内の1つとの間のみに延びて、当該第2導電層の内の1つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の1つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタ。前記電源バイア、前記接地バイア、および前記補足バイアが、円筒状バイア、任意のその他の形状のバイア、およびこれらの組合せから選択される形状である、請求項1に記載のラミネートキャパシタ。回路基板内に埋め込まれたラミネートキャパシタであって、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が、第1導電層の集合および第2導電層の集合を含み、前記第1導電層と前記第2導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される電源バイアであって、前記電源バイアが、前記第1導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される接地バイアであって、前記接地バイアが、前記第2導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間の補足バイアであって、前記補足バイアが、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が2つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第1導電層の内の1つとの間のみに延びて、当該第1導電層の内の1つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第2導電層の内の1つとの間のみに延びて、当該第2導電層の内の1つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の1つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタ。前記誘電体層が、誘電率が異なる誘電材料から形成される、請求項3に記載のラミネートキャパシタ。前記電源バイア、前記接地バイア、および前記補足バイアが、円筒状バイア、任意のその他の形状のバイア、およびこれらの組合せから選択される、請求項3に記載のラミネートキャパシタ。集積回路チップが電気的に結合される集積回路基板であって、電源面および接地面を含む配線盤と、前記電源面および接地面に電気的に結合されるラミネートキャパシタと、を備え、前記ラミネートキャパシタが、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が、第1導電層の集合および第2導電層の集合を含み、前記第1導電層と前記第2導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される電源バイアであって、前記電源バイアが、前記第1導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される接地バイアであって、前記接地バイアが、前記第2導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間の補足バイアであって、前記補足バイアが、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が2つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第1導電層の内の1つとの間のみに延びて、当該第1導電層の内の1つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第2導電層の内の1つとの間のみに延びて、当該第2導電層の内の1つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の1つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタとを備える集積回路基板。前記接地バイアが前記接地面に電気的に結合され、前記補足バイアが前記電源面に電気的に結合される、請求項6に記載の集積回路基板。前記電源バイアが前記電源面に電気的に結合され、前記補足バイアが前記接地面に電気的に結合される、請求項6に記載の集積回路基板。前記多数の誘電体層が、誘電率が異なる誘電材料から形成される、請求項6に記載の集積回路基板。前記電源バイア、前記接地バイア、および前記補足バイアが、円筒状バイア、任意のその他の形状のバイア、およびこれらの組合せから選択される形状である、請求項6に記載の集積回路基板。本発明による一態様は、ラミネートキャパシタであって、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が第1導電層の集合および第2導電層の集合を含み、前記第1導電層と前記第2導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第1導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第2導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間に配置され前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が2つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第1導電層の内の1つとの間のみに延びて、当該第1導電層の内の1つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第2導電層の内の1つとの間のみに延びて、当該第2導電層の内の1つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の1つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタである。本発明による他の態様は、回路基板内に埋め込まれたラミネートキャパシタであって、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が、第1導電層の集合および第2導電層の集合を含み、前記第1導電層と前記第2導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第1導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第2導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間に配置され、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が2つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第1導電層の内の1つとの間のみに延びて、当該第1導電層の内の1つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第2導電層の内の1つとの間のみに延びて、当該第2導電層の内の1つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の1つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタである。ラミネートキャパシタは、多様なプリント回路応用例に使用される。たとえば、これらは、剛性および/または可撓性電気回路、プリント回路基板、またはチップパッケージなどのその他のマイクロ電子デバイスに結合されるか、またはこれらの中に埋め込まれる。本発明によるもう1つの態様は、集積回路チップが電気的に結合される集積回路基板であって、電源面および接地面を含む配線盤と、前記電源面および接地面に電気的に結合されるラミネートキャパシタとを備え、前記ラミネートキャパシタが、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が、第1導電層の集合および第2導電層の集合を含み、前記第1導電層と前記第2導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第1導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第2導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間に配置され、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が2つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第1導電層の内の1つとの間のみに延びて、当該第1導電層の内の1つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第2導電層の内の1つとの間のみに延びて、当該第2導電層の内の1つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の1つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタとを備える集積回路基板である。本発明の上記の概要および以下の詳細な説明は、添付の例示的な図面に関連して読むとより良く理解されるであろう。しかし、本発明は、図示の寸分たがわぬ配置および手段に限定されるわけではない。本発明は、回路基板内のラミネートキャパシタの配線構造であって、補足バイアが、接地バイアと電源バイアとの間に配置されている配線構造を提供する。補足バイアは、接地バイアまたは電源バイアより長さが短い。電流は、特に高周波数の場合、比較的短い経路を取るので、補足バイア、および比較的短い電流ループを提供する接地バイアまたは電源バイアの一方を貫流する。その結果、電流ループの面積が減少し、寄生インダクタンスつまり、ラミネートキャパシタのESLの影響が減少する。図4は、本発明による実施例の配線接続構造を有するラミネートキャパシタの断面図である。図4を参照すると、多層キャパシタ400は、少なくとも1つの第1電極410と、第1電極410に対向する少なくとも1つの第2電極420とを備える。第1電極410と第2電極420との各々の対は、間に配置された誘電体層430を有し、ラミネートキャパシタ400内に容量性素子を形成する。第1および第2電極410および420の複数の対を図4の実施例に示す。電極410および420は、任意の導電材料から成形される。一実施例では、電極410および420は、銅から製造される。誘電体層430は、一実施例では、セラミック誘電材料などの誘電材料から成形される。キャパシタ400内では、少なくとも1つの電源バイア440および少なくとも1つの接地バイア450が、実質的に、誘電体層430の厚さ方向に形成され、規定の誘電体層430を通って延在する。少なくとも1つの電源バイア440および1つの接地バイア450は、キャパシタ400の上面から、キャパシタ400の下面に延在する。電源バイア440および接地バイア450は、たとえば、レーザ穴あけプロセス、銅エッチングプロセス、プラズマエッチング、打ち抜き、穴あけ、および電解めっきプロセスにより形成される。電源バイア440および接地バイア450は、その後、導電ペーストを充填されるか、または導電ペーストで被覆されて導体を形成する。一実施例では、電源バイア440および接地バイア450は、銅で被覆される。電源バイア440は、銅めっきした状態で、第1電極410に電気的に結合され、第2電極420に対する接続から電気的に絶縁される。一方、接地バイア450は、第2電極420に電気的に結合され、第1電極410に対する接続から電気的に絶縁される。その結果、多数の容量性素子が、電源バイア440および接地バイア450に並列接続された電極410および420間に生成される。再び図4を参照すると、多層キャパシタ400は、各々の対の電源バイア440および接地バイア450の間に配置された少なくとも1つの補足バイア460をさらに備える。補足バイア460は、電源バイア440または接地バイア450の長さより長さが短い。電源バイア440および接地バイア450と同様、補足バイア460は、たとえばレーザ穴あけプロセス、積層プロセス、プラズマエッチング、打ち抜き、穴あけ、および電解めっきプロセスにより形成される。電源バイア、接地バイア、および補足バイアは、円筒状バイア、その他の形状のバイア、およびこれらの組合せから選択される形状である。補足バイア460は、その後、導電ペーストを充填されるか、または導電ペーストで被覆されて導体を形成する。一実施例では、補足バイア460は、銅で被覆される。補足バイア460は、図4に示すように、接地バイア450に比較的近く配置される場合、電源バイア440に電気的に結合される。一方、補足バイア460は、電源バイア440に比較的近く配置される場合、接地バイア450に電気的に結合される。補足バイア460は、電流が、補足バイア460と、補足バイア460に比較的近い電源バイア440と接地バイア450との対のうちの1つを貫流するように配列される。その結果、電流ループの面積は減少し、寄生インダクタンスの影響が減少する。図5は、本発明による実施例のラミネートキャパシタである。図5を参照すると、ラミネートキャパシタ500は、図4のキャパシタ400と類似しているが、キャパシタ500内の誘電体層430a、430b、および430cは、それぞれ異なる誘電率を提供する、異なる誘電材料である点が異なる。図6は、本発明による実施例の多層キャパシタである。図6を参照すると、多層キャパシタ600は、図4のキャパシタ400に類似しているが、多層キャパシタ600は、2つの補足バイア460aおよび460bを備え、各々の補足バイアは、1対の電源バイア440と接地バイア450との間に配置されている点が異なる。図7は、本発明による実施例のラミネートキャパシタが、減結合キャパシタとして使用されているマイクロプロセッサを示す。マイクロプロセッサ700は、はんだバンプ760およびはんだパッド770を通して回路基板720に電気的に結合された集積回路710を備える。回路基板720は、ラミネートキャパシタ730および配線盤740を備える。ラミネートキャパシタ730は、電極732aおよび732bが、それぞれ電源バイア734aおよび接地バイア734bに接続されている本発明による構造を有する。補足バイア736は、電源バイア734aと接地バイア734bとの間に配置され、一実施例では、接地バイア734bに比較的近い。多数の誘電体層738が存在し、各々の層が隣接する2つの導電層間に挟まれている。図7を参照すると、接地バイア734bは、配線盤740により提供される接地面750bに電気的に結合され、補足バイア736は、配線盤740により提供される電源面750aに電気的に結合される。接地バイア734bおよび補足バイア736は、減結合のために、はんだバンプ760およびはんだパッド770を通して集積回路710に電気的に結合される。この方法では、回路が高周波数で動作する場合、電流は、接地バイア734bおよび補足バイア736を貫流し、その結果、電流ループ面積が減少し、寄生効果が減少する。ラミネートキャパシタは、様々なプリント回路用途に使用される。たとえば、ラミネートキャパシタは、剛性および/または可撓性電気回路、プリント回路基板、またはチップパッケージなどのその他のマイクロ電子デバイスと結合されるか、またはこれらの内部に埋め込まれる。当業者は、本発明の広範な独創的なコンセプトから逸脱することなく、上記の実施態様に変更を加えることができることを評価するであろう。したがって、本発明は、開示されている特定の実施態様に限定されるのではなく、添付の請求の範囲によって定義される本発明の精神および範囲内に変更を含むことを意図している。