被試験デバイスの試験を行うための信号を出力する複数のドライバと、当該ドライバの出力側に接続した出力抵抗と、前記ドライバのタイミングを校正するために設けた基準コンパレータと、2以上の前記ドライバから1つのドライバを選択するリレーを1つのリレー群として多段の階層構造としたドライバ選択部と、前記リレー群の中で1つのリレーのみをオンにし、他のリレーをオフに制御するリレー制御部と、を備えたことを特徴とする半導体試験装置。前記出力抵抗は、前記ドライバの出力側の経路のインピーダンスと整合させていることを特徴とする請求項1記載の半導体試験装置。前記被試験デバイスが接続される経路にこの経路とインピーダンスを整合した終端抵抗を接続したことを特徴とする請求項1または2記載の半導体試験装置。ドライバ110のタイミング校正を行うときには、対象となるドライバ110のみを基準コンパレータ106と接続し、他のドライバ110は接続されないようにする。つまり、タイミング校正の対象となるドライバ110のみが基準コンパレータ106に接続されるように各校正リレー130130-1~130-6の総称をオンにし、それ以外の校正リレー130はオフにする制御を行う。タイミング校正の対象となるのがドライバ110-1である場合には、校正リレー130-1および130-5のみをオンにし、それ以外の校正リレー130はオフにする。これにより、ドライバ110-1のみが基準コンパレータ106に接続された状態になる。図5の例では4つのドライバ110および6つの校正リレー130を設けているが、実際には多数のドライバ110および校正リレー130が設けられている。そして、各校正リレー130のオンまたはオフの制御は設定により行っている。このとき、必要な校正リレー130をオンにして、それ以外の校正リレー130は必ずオフにする設定を行なう。ドライバ110と基準コンパレータ106との間を接続するための校正リレー130以外の校正リレー130をオンにすると、誤って基準コンパレータ106に意図しないドライバ110が接続された状態になるためである。従って、必要な校正リレー130はオンにするが、それ以外の校正リレー130は画一的にオフにする設定を行なう。これにより、設定ミスを防ぎ、設定の容易性も向上する。図5の例でタイミング校正の対象となるのがドライバ110-1である場合、校正リレー130-6をオフにしておけば、校正リレー130-3および130-4はオンまたはオフの何れに設定してもよい。ただし、これらのうち何れかまたは両者をオンに設定するようにすると、不要な校正リレー130をオンにする設定が必要になる。このため、設定の確実性および容易性の観点から、不要な校正リレー130-3および130-4はオフにする制御を行う。校正リレー130は半導体リレーであり、機械式のリレーとは異なり、オフにしたとしても信号の一部が透過する。図5の場合では、校正リレー130-6をオフにしても信号の一部が透過し、校正経路L16を通って校正リレー130-3および130-4に到達する。校正リレー130-3および130-4はオフになっており、信号の一部が透過するものの、大半が反射をする。つまり、校正経路L116から見ればオープンスタブの状態になっている。よって、これらの校正リレー130-3および130-4で反射した信号が校正リレー130-6を通って基準コンパレータ106に入力される。基準コンパレータ106はドライバ110-1からの信号を入力することでタイミング校正を行っている。このドライバ110-1からの信号に前記の反射した信号が重畳される。このために、基準コンパレータ106はドライバ110からの信号を正確に検出できなくなる。タイミング校正はドライバ110からの信号に基づいて行うため、反射した信号が重畳されることで、正確なタイミング校正を行うことができなくなる。そこで、本発明は、半導体リレーを多段の階層構造としている場合に、正確なタイミング校正を行うことを目的とする。以上の課題を解決するため、本発明の第1の半導体試験装置は、被試験デバイスの試験を行うための信号を出力する複数のドライバと、当該ドライバの出力側に接続した出力抵抗と、前記ドライバのタイミングを校正するために設けた基準コンパレータと、2以上の前記ドライバから1つのドライバを選択するリレーを1つのリレー群として多段の階層構造としたドライバ選択部と、前記リレー群の中で1つのリレーのみをオンにし、他のリレーをオフに制御するリレー制御部と、を備えたことを特徴とする。この半導体試験装置によれば、オフにされたリレーを信号が透過したとしても、リレー群の中の何れか1つのリレーが必ずオンになっているため、最終的に出力抵抗にまで導かれる。そして、この出力抵抗で信号が終端されることで、信号の反射の影響を少なくすることができる。これにより、正確なタイミング校正を行うことができる。本発明の第2の半導体試験装置は、第1の半導体試験装置であって、前記出力抵抗は、前記ドライバの出力側の経路のインピーダンスと整合させていることを特徴とする。この半導体試験装置によれば、ドライバの出力側の経路と出力抵抗とがインピーダンス整合されているため、終端された信号が反射しなくなる。これにより、正確なタイミング校正を行うことができる。本発明の第3の半導体試験装置は、第1または第2の半導体試験装置であって、前記被試験デバイスが接続される経路にこの経路とインピーダンスを整合した終端抵抗を接続したことを特徴とする。この半導体試験装置によれば、被試験デバイスが接続される経路に終端抵抗を接続している。タイミング校正を行うときには被試験デバイスとの接続はリレーによりオフにしているが、このリレーを信号が透過することがある。このため、終端抵抗を設けていることで、信号が終端されて反射しなくなり、正確なタイミング校正を行うことができる。本発明は、多段の階層構造により複数のドライバから1つのドライバを選択して基準コンパレータに接続してタイミング校正を行うときに、リレー群の中の1つのリレーは必ずオンにしている。これにより、オフにしたリレーを透過した信号は必ず終端抵抗まで導かれて終端されるため、反射の影響がなくなる。これにより、正確なタイミング校正を行うことができる。以下、図面を参照して、本発明の実施形態について説明する。図1はDUTDeviceUnderTest1の試験を行う半導体試験装置2の概略を示している。DUT1は半導体試験装置2が試験を行う対象となる被試験デバイスである。図中ではDUT1の個数は1つになっているが、複数を設けるようにしてもよい。半導体試験装置2はピンエレクトロニクスカード図中ではPEカード3を有して構成している。ピンエレクトロニクスカード3は1枚を装着してもよいし、複数枚を装着してもよい。ピンエレクトロニクスカード3はnnは2以上の整数個の駆動部4-1~4-n総称して駆動部4とドライバ選択部5と基準コンパレータ6とを備えて構成している。駆動部4はドライバ10とコンパレータ11と出力抵抗12とを備えている。ドライバ10はDUT1に対して信号を出力している。この信号に基づいてDUT1が応答信号を出力し、出力された応答信号がコンパレータ11に入力される。コンパレータ11は所定の閾値と入力した信号との電圧の比較を行い、DUT1の良否判定を行う。コンパレータ11はドライバ10の出力側に接続されている。出力抵抗12はドライバ10の出力側に接続している。駆動部4の出力側の経路L1は、途中で校正経路L2と試験経路L3とに分岐する。このうち試験経路L3に半導体のリレー試験リレー20が設けられている。試験リレー20はDUT1とピンエレクトロニクスカード3との間の接続をオンとオフとに切り替える。タイミング校正を行うときには試験リレー20をオフにし、DUT1の試験を行うときにはオンにする。校正経路L2はドライバ10のタイミング校正を行うための経路であり、ドライバ選択部5に入力される。ドライバ選択部5はn個のドライバ10校正経路L2の中から1つのドライバ10を選択して基準コンパレータ6と接続させる。各校正経路L2には複数の半導体のリレー校正リレー30を設けてある。図2はドライバ選択部5の一例を示しており、n個のドライバ10から1つのドライバ10を選択している。最初に、2つのドライバ10から1つのドライバ10を選択している。このために、2つのドライバ10からの経路に校正リレー30を設けており、2つの校正リレー30を1つのリレー群としている。そして、各リレー群の校正リレー30を制御することで、1つのドライバ10が選択される。最もドライバ10に近い側のリレー群を1段目のリレー群とする。1段目のリレー群により選択されたドライバ10の個数は半分になる。次に、2段目のリレー群を設けて、さらに選択するドライバ10の個数を半分にする。以上を繰り返すことで、最終的に1つのドライバ10が選択される。つまり、多段の階層構造としてリレー群を構成しており、トーナメント方式によりn個のドライバ10の中から1つのドライバ10を選択している。なお、ここでは、1つのリレー群は2つの校正リレー30により構成していたが、3つ以上の校正リレー30により1つのリレー群を構成してもよい。図3はn=4として、4個のドライバ1010-1~10-4から1つのドライバ10を選択して基準コンパレータ6に接続する状態を示している。同図に示す複数の校正リレー3030-1~30-6とリレー制御部31とによりドライバ選択部5が構成される。各ドライバ10の出力側には出力抵抗12が接続されており、その後には校正経路L11~L14が接続されている。校正経路L11~L14は所定のインピーダンスを有しており、出力抵抗12は校正経路L11~L14のインピーダンスと整合させている。これにより、信号の終端を図っている。なお、厳密にインピーダンスを整合させなくても信号の終端を図ることができるが、理想的にはインピーダンスを完全に整合させた方がよい。校正経路L11、L12には校正リレー30-1、30-2が設けられており、これら校正リレー30-1、30-2により1つのリレー群が形成される。そして、このリレー群の中から1つのドライバ10が選択される。同様に、校正経路L13、L14には校正リレー30-3、30-4が設けられており、これら校正リレー30-3、30-4により1つのリレー群が形成される。そして、このリレー群の中から1つのドライバ10が選択される。以上が1段目のリレー群になる。校正経路L15、L16には校正リレー30-5、30-6が設けられており、これら校正リレー30-5、30-6により1つのリレー群が形成される。そして、選択された2つのドライバ10の中から1つのドライバ10が選択される。これが2段目のリレー群になる。よって、2段の階層構造とすることで、最終的に1つのドライバ10が基準コンパレータ6に接続される。以下、図3を用いて動作について説明する。同図に示す4つのドライバ10の全てについてタイミング校正を行う。このために、基準コンパレータ6に接続するドライバ10を順次切り替えて、ドライバ10から基準コンパレータ6に信号を出力させる。そして、ドライバ10のタイミングと基準コンパレータ6のタイミングとを一致させるようにタイミング校正を行う。従って、各ドライバ10-1~10-4のうち何れか1つを基準コンパレータ6と接続する。ここでは、まずドライバ10-1を接続する場合について説明する。この場合には、校正リレー30-1および30-5をオンにする。そして、校正リレー30-2および30-6をオフにする。これにより、基準コンパレータ6はドライバ10-1にのみ接続された状態になり、この状態でタイミング校正を開始することができる。校正リレー30-3および30-4については、30-3をオンにし、30-4はオフにする制御を行う。リレー制御部31は1つのリレー群を構成する2以上の校正リレー30のうち1つのみをオンにし、それ以外をオフにする制御を行う。よって、1つのリレー群を構成する校正リレー30-3および30-4のうち1つをオンにしここでは30-3をオンにし、残りをオフにするここでは30-4をオフ。なお、校正リレー30-4をオンにして、30-3をオフにしてもよい。この状態でドライバ10-1から信号を出力する。校正リレー30-1はオンになっているため、信号は通過して校正経路L15に到達する。このとき、校正リレー30-2にも信号が入力される。校正リレー30-2は半導体リレーであるために信号の一部が透過する。透過した信号は校正経路L12から出力抵抗12に到達する。出力抵抗12は校正経路L12とインピーダンスが整合するようにしている。よって、出力抵抗12で信号は終端されて、反射する信号は生じない。このため、校正リレー30-2を透過した信号が基準コンパレータ6に入力される信号に影響を与えることがない。校正リレー30-5はオンになっているため、校正経路L15からの信号は基準コンパレータ6に入力される。これと共に、校正リレー30-6にも信号が入力される。校正リレー30-6は半導体リレーであるため、信号の一部が透過する。そして、透過した信号は校正経路L16に到達する。リレー制御部31は、校正リレー30-3はオンにし、30-4をオフにする制御を行っている。よって、校正経路L16からの信号は校正リレー30-3に導かれる。校正リレー30-3をオンにしているため、校正経路L13から出力抵抗12に信号が流れる。出力抵抗12は校正経路L13とインピーダンスを整合させており、信号を終端させる役割を果たしている。よって、信号が終端されることで、反射する信号を生じない。このため、基準コンパレータ6に入力される信号に影響を与えることがない。校正リレー30-4にも僅かに信号が流れ、この信号の一部が透過する。そして、透過した信号は校正経路L14から出力抵抗12に到達する。出力抵抗12は校正経路L14とインピーダンスが整合しており、信号は終端される。よって、反射する信号を生じることがなく、基準コンパレータ6に入力される信号に影響を与えることはない。従って、オフになっている校正リレー30を透過した信号が基準コンパレータ6に入力されることがなくなり、タイミング校正の精度に影響を与えることがなくなる。よって、正確なタイミング校正を行うことができる。図3の場合は、4つのドライバ10を2段の階層構造としているものについて例示したが、多数のドライバ10を多段の階層構造とした場合も、同じようにオフの校正リレー30を透過した信号が反射されないようにすることができる。つまり、多段の階層構造トーナメント方式を構成する各リレー群について、リレー群の校正リレー30のうち必ず1つの校正リレー30をオンにして、残りをオフにするようにリレー制御部31が制御を行っている。このため、オフになっている校正リレー30を透過した信号は必ずドライバ10の出力抵抗12にまで導かれる。そして、出力抵抗12で信号が終端されることで、信号が反射されなくなる。これにより、オフの校正リレー30を透過した信号が反射して基準コンパレータ6に入力されることを回避することができ、タイミング校正の精度に影響を与えなくなる。よって、正確なタイミング校正を行うことができる。次に、図4を用いて変形例について説明する。図1で説明したように、ドライバ10からの経路L1は校正経路L2と試験経路L3とに分岐している。試験経路L3はDUT1に接続される経路であり、DUT1の試験時には接続をオンにし、タイミング校正時には接続をオフにするための試験リレー2020-1~20-4を設けている。試験リレー20も半導体リレーであり、信号の一部が透過する。よって、タイミング校正時には試験リレー20を信号が透過する。そして、試験リレー20を透過した信号が、試験経路L21~L24を介してDUT1に到達する。タイミング校正時にはDUT1は非接続状態或いはそれに等しい状態になっており、オープンスタブの状態になっている。よって、信号は反射をして、試験経路L21~L24を介して試験リレー20を透過し、基準コンパレータ6に入力される。このため、ドライバ10から基準コンパレータ6に入力される信号に前記の反射した信号が影響を及ぼし、タイミング校正の精度を悪化させる。このために、終端抵抗41-1~41-4を設けている。この終端抵抗41-1~41-4はそれぞれグランド42に接続される。試験経路L21~L24には切り替え部43が設けられており、試験経路L21~L24の接続先をDUT1または終端抵抗41-1~41-4の何れかに切り替えている。終端抵抗41-1~41-4は試験経路L21~L24とインピーダンスを整合させている。これにより、試験リレー20を透過した信号は終端抵抗41-1~41-4で終端される。よって、反射する信号は生じなくなる。このため、ドライバ10からの信号に影響を及ぼすことがなく、正確なタイミング校正を行うことができるようになる。