FETと、前記FETの表面または発熱部分に取り付けられ、回路的には、前記FETのゲート端子に連結されており前記ゲート端子の電圧を変化させるゲート制御素子と、を備え、前記FETの温度が所定温度以上に上昇しているときに、前記ゲート制御素子が、前記ゲート端子の電圧を変化させて、前記FETのソース及びドレイン間のチャンネル電流を制御する可変ゲートFET。前記ゲート制御素子は、臨界温度で急激な金属絶縁体遷移Metal-InsulatorTransition:MITが発生するMIT素子を含むことを特徴とする請求項1に記載の可変ゲートFET。前記MIT素子は、前記臨界温度で急激なMITを引き起こすMIT薄膜と、前記急激なMIT薄膜にコンタクトする少なくとも2個の電極薄膜と、を備え、前記MIT素子は、前記MIT薄膜を介して2個の前記電極薄膜が上下に積層された積層型であるか、または前記MIT薄膜の両側面に2個の前記電極薄膜が配された水平型であることを特徴とする請求項2に記載の可変ゲートFET。前記MIT素子は、前記臨界温度で急激なMITを引き起こすMIT薄膜と、前記急激なMIT薄膜にコンタクトする2個の電極薄膜と、を備え、2個の前記電極薄膜のうちのいずれか一つである第1電極薄膜は、前記ゲート端子に連結され、他の一つの第2電極薄膜は、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項2に記載の可変ゲートFET。前記FETの温度が臨界温度以上に上昇しているときに、前記MIT薄膜が絶縁体から金属に遷移することで、前記制御用電圧源またはグラウンド電圧が前記ゲート端子に印加されることを特徴とする請求項4に記載の可変ゲートFET。前記FETのドレイン電極には駆動電圧源が連結され、前記FETのソース電極には駆動素子が連結され、前記FETのゲートには、ゲート電圧源及び前記MIT素子が共通に連結されていることを特徴とする請求項4に記載の可変ゲートFET。前記MIT素子は、前記臨界温度で急激なMITを引き起こすMIT薄膜と、前記急激なMIT薄膜にコンタクトする2個の電極薄膜と、を備え、前記MIT薄膜はVO2で形成されていることを特徴とする請求項2に記載の可変ゲートFET。前記ゲート制御素子は、温度増加によって抵抗が減少するサーミスタ素子を含むことを特徴とする請求項1に記載の可変ゲートFET。前記サーミスタ素子の2個の端子のうちのいずれか一つは、前記FETのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項8に記載の可変ゲートFET。前記FETは、N型またはP型であり、前記FETは、IGBTinsulatedGateBipolarTransistor及びMOSトランジスタのうちのいずれか一つを含む特徴とする請求項1に記載の可変ゲートFET。前記FETとゲート制御素子は、一つのチップにパッケージングされていることを特徴とする請求項1に記載の可変ゲートFET。前記可変ゲートFETは、前記FETから発生した熱を伝達する熱伝達媒介体を備え、前記FETとゲート制御素子は、それぞれパッケージングされており、パッケージングされた前記FETとゲート制御素子は、前記熱伝達媒介体を通じて熱伝達されるように結合されていることを特徴とする請求項1に記載の可変ゲートFET。駆動素子と、前記駆動素子に連結されており、前記駆動素子に供給される電流を制御する少なくとも一つの請求項1に記載の可変ゲートFETと、を備える電気電子装置。前記ゲート制御素子は、前記臨界温度で急激なMITが発生するMIT素子を含むことを特徴とする請求項13に記載の電気電子装置。前記ゲート制御素子は、前記臨界温度で急激なMITを引き起こすMIT薄膜と、前記急激なMIT薄膜にコンタクトする2個の電極薄膜と、を備え、2個の前記電極薄膜のうちのいずれか一つである第1電極薄膜は、前記ゲート端子に連結され、他の一つの第2電極薄膜は、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項14に記載の電気電子装置。前記FETのドレイン電極には駆動電圧源が連結され、前記FETのソース電極には前記駆動素子が連結され、前記FETのゲートには、ゲート電圧源及び前記MIT素子が共通に連結されていることを特徴とする請求項15に記載の電気電子装置。前記ゲート制御素子は、温度増加によって抵抗が減少するサーミスタ素子を含むことを特徴とする請求項13に記載の電気電子装置。前記サーミスタ素子の2個の端子のうちのいずれか一つは、前記FETのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結されていることを特徴とする請求項17に記載の電気電子装置。前記可変ゲートFETは複数であり、複数個の前記可変ゲートFETのそれぞれの前記FETは、アレイ構造に配されてFETアレイ素子を構成し、前記FETアレイ素子のそれぞれのFETに前記ゲート制御素子が連結されていることを特徴とする請求項13に記載の電気電子装置。前記電気電子装置は、前記可変ゲートFETが使われる、RF信号増幅用素子、DC-DCスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーの高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、LED制御用スイッチング素子、ディスプレイピクセル制御用スイッチ素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォトリレー、及び光スイッチのうち少なくとも一つを含むことを特徴とする請求項13に記載の電気電子装置。本発明が解決しようとする課題は、熱によるFETのソース及びドレイン間の電流減少問題を効果的に解決し、また、FETの温度を低めることができる可変ゲートFETVariableGateFET及びこのFETを備える電気電子装置を提供するところにある。前記課題を解決するために本発明は、FETと、前記FETの表面または発熱部分に取り付けられ、回路的には、前記FETのゲート端子に連結されており前記ゲート端子の電圧を変化させるゲート制御素子と、を備え、前記FETの温度が所定温度以上に上昇しているときに、前記ゲート制御素子が、前記ゲート端子の電圧を変化させて、前記FETのソース及びドレイン間のチャンネル電流を制御する可変ゲートFETを提供する。本発明の一実施形態において、前記ゲート制御素子は、臨界温度で急激な金属絶縁体遷移Metal-InsulatorTransition:MITが発生するMIT素子を含むことができる。かかる前記MIT素子は、前記臨界温度で急激なMITを引き起こすMIT薄膜と、前記急激なMIT薄膜にコンタクトする2個の電極薄膜と、を備え、2個の前記電極薄膜のうちのいずれか一つである第1電極薄膜は、前記ゲート端子に連結され、他の一つの第2電極薄膜は、制御用電圧源またはグラウンドに連結される。一方、前記FETのドレイン電極には駆動電圧源が連結され、前記FETのソース電極には駆動素子が連結され、前記FETのゲートには、ゲート電圧源及び前記MIT素子が共通に連結される。本発明の一実施形態において、前記ゲート制御素子は、温度増加によって抵抗が減少するサーミスタ素子を含む。かかる前記サーミスタ素子の2個の端子のうちのいずれか一つは、前記FETのゲートに連結され、他の一つは、制御用電圧源またはグラウンドに連結される。本発明の一実施形態において、前記FETとゲート制御素子は、一つのチップにパッケージングされうる。また、前記可変ゲートFETは、前記FETから発生した熱を伝達する熱伝達媒介体を備え、前記FETとゲート制御素子は、それぞれパッケージングされ、パッケージングされた前記FETとゲート制御素子は、前記熱伝達媒介体を通じて熱伝達されるように結合される。前記課題を解決するために本発明はまた、駆動素子と、前記駆動素子に連結されており、前記駆動素子に供給される電流を制御する少なくとも一つの前記可変ゲートFETと、を備える電気電子装置を提供する。本発明の一実施形態において、前記ゲート制御素子は、前記臨界温度で急激なMITを引き起こすMIT薄膜と、前記急激なMIT薄膜にコンタクトする2個の電極薄膜と、を備え、2個の前記電極薄膜のうちのいずれか一つである第1電極薄膜は、前記ゲート端子に連結され、他の一つの第2電極薄膜は、制御用電圧源またはグラウンドに連結される。本発明の一実施形態において、前記可変ゲートFETは複数であり、複数個の前記可変ゲートFETのそれぞれの前記FETは、アレイ構造に配されてFETアレイ素子を構成し、前記FETアレイ素子のそれぞれのFETに前記ゲート制御素子が連結される。本発明の一実施形態において、前記電気電子装置は、前記可変ゲートFETが使われる、RF信号増幅用素子、DC-DCスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーの高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、LED制御用スイッチング素子、ディスプレイピクセル制御用スイッチ素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォトリレー、及び光スイッチのうち少なくとも一つを含む。本発明の可変ゲートFET及びこのFETを備える電気電子装置は、MIT素子またはサーミスタ素子を用いて、FETで発生した熱によって、FETのゲートに印加される電圧を変化させて、FETのソース及びドレイン間の電流を増大させ、またFETの温度を低めることで、FETの動作を安定して維持させることができる。それにより、本発明の可変ゲートFETは高速、高電力及び低発熱のスイッチング素子であって、RF信号増幅用素子、DC-DCスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーで高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、LED制御用スイッチング素子、ディスプレイピクセル制御用スイッチング素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォトリレー、及び光スイッチなどのスイッチング素子に利用でき、またかかるスイッチング素子を含む携帯電話、ノート型パソコン、コンピュータ、メモリなどのあらゆる電気電子装置に有効に活用できる。以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。以下の説明である構成要素が他の構成要素の上部に存在すると記述される時、これは他の構成要素の真上に存在することでもあり、その間に第3の構成要素が介されることでもある。また、図面で各構成要素の厚さやサイズは説明の便宜及び明確性のために誇張され、説明と関係ない部分は省略された。図面上で同一符号は同じ要素を示す。一方、使われる用語は単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。また、本発明を説明するに当って、関連する公知の機能または構成についての具体的な説明が本発明の趣旨を不要に不明にしうると判断される場合には、それについての詳細な説明は省略する。図1は、N型FETの動作を説明するための基本回路図である。図1を参照すれば、一般的にFET10以下、‘FET’は3端子スイッチであって、ゲート電圧源VGからゲートGに印加される電圧を調節して、FET10のソースS及びドレインD間のチャンネルをオン-オフさせることで、駆動電圧源VDからの電流を駆動素子図示せずに供給する機能を発揮する。FET10は、N型FETとP型FETとに分類され、本図面ではN型FETを図示している。FET10は、ゲートにゲート電圧が加えられ、その電圧により誘起される電荷をソース及びドレイン電圧により流して、駆動素子に電流を供給させる。このようなFET10は、ソース及びドレイン電圧を高めて大きい電流を流すことで、パワーFETとして利用されうる。また、FET10は、低いソース及びドレイン電圧に適切なゲート電圧を印加することで、高速のスイッチングを行う高速スイッチング素子として利用されることもある。しかし、このようなFET10は、高速スイッチング時にソース及びドレインチャンネル層に熱が発生し、その熱がゲート絶縁体に伝達されてソース及びドレイン間のチャンネル電流が減少することで、駆動素子図示せずの誤作動を引き起こす。ここで、丸で囲まれたAは、駆動素子の代わりにFET10に連結させた電流計である。図2は、図1の回路でゲート電圧VGSによるソース及びドレイン電圧VDSに対するドレイン電流IDを示すグラフであって、FETとしてN-MOSIRF640を使用して得たグラフである。図2を参照すれば、ソース及びドレイン電圧VDSの増加によって、ドレイン電流IDも増加することが分かる。また、ゲート電圧VGSが高いほどドレイン電流IDの増加速度、すなわち、該当グラフの傾斜度も大きくなることが分かる。一方、5.5V以上のゲート電圧からはゲート電圧VGSの増加にもかかわらず、ドレイン電流IDの増加速度はほぼ同一になる。グラフ上に、ソース及びドレイン電圧VDSが約3.7Vである時、ドレイン電流IDが2Aである部分が矢印で表示されている。図3は、図1の回路でゲート電圧VGSによるソース及びドレイン電流IDSに対するFETの表面温度Tを示すグラフであって、やはりFETとしてN-MOSIRF640を使用して得たグラフである。ここで、ソース及びドレイン電流IDSは、前記図2のドレイン電流IDと同じものと見なしても構わない。図3を参照すれば、ソース及びドレイン電流IDSが増加するほどFETの表面温度Tが増加することが分かる。また、ゲート電圧VGSが高いほど表面温度Tグラフが右側に移動することが確認できるが、これは、ゲート電圧VGSを増加させることでFETの表面温度を低めることができると解釈できる。すなわち、Y軸の70°C付近にX軸に沿って描かれた黒色矢印を見れば、ゲート電圧VGSの増加によるソース及びドレイン電流IDSの増加にも係わらず、FETの表面温度Tは一定である。例えば、ゲート電圧VGSが5.0VであるグラフAの場合、ソース及びドレイン電流IDSが2.0Aほどである部分でFETの表面温度が100°C以上になることが分かる。しかし、ゲート電圧VGSを増加させる場合ゲート電圧VGSが5.5V以上であるグラフ、同じ2.0Aのソース及びドレイン電流IDSでFETの表面温度が60°Cほどに低くなることが確認できる。一方、図2で、5.5V以上のゲート電圧VGSからゲート電圧VGSの増加にも係わらず、ドレイン電流IDの増加速度は増加しないことと同じ脈絡で、5.5V以上のゲート電圧VGSからFETの表面温度グラフも右側に移動せずにほぼ同一に維持される。結局、図3のグラフに基づいて、FETのゲート電極に印加される電圧を高めることで、ソース及びドレイン電流IDSを増加させることができ、それと共にFETの表面温度も低めることが分かる。図4は、本発明の一実施形態による可変ゲートFETを備える電気電子装置についての回路図である。図4を参照すれば、本実施形態の電気電子装置は、可変ゲートFET1000、及び駆動素子300を備えることができる。可変ゲートFET1000は、FET100、及びFET100のゲートGに連結されたMIT素子200を備えることができる。FET100のドレインDには駆動電圧源VDが連結され、ソースSには駆動素子300が連結されうる。また、FET100のゲートGには、ゲート電圧源VG及びMIT素子200が接点Aを通じて共に連結されうる。MIT素子200の一端子はFET100のゲートGに連結され、他端子は制御用電圧源VMITに連結されうる。一方、FET100のドレインDと駆動電圧源VDとの間に電圧降下及びFET100保護のための抵抗素子400が連結されうる。また、図示されていないが、ゲート電圧源VGとゲートG、そして制御用電圧源VMITと他端子との間にも抵抗素子が連結されることもある。さらに、他の抵抗素子が電気電子装置内の要求される各部分に追加されるか、または省略されうるということは言うまでもない。MIT素子200は2端子素子であって、臨界温度未満で絶縁体としての特性を維持すると共に、臨界温度以上で急激に遷移して金属としての特性を持つ。MIT素子200の具体的な構造及び特徴については、図6Aないし図7についての説明部分でさらに詳細に記述する。本実施形態の電気電子装置での可変ゲートFET1000の動作を説明すれば、前述したように、FET100が高速でスイッチングすれば、ソース及びドレインチャンネル層に熱が累積して、結局にはソース及びドレインのチャンネル電流を低減させる結果を招く。しかし、この時に発生した熱がMIT素子200に伝達され、MIT素子200が熱により金属に遷移することで、制御用電圧源VMITの電圧が接点Aを通じてFET100のゲートGに印加されて、FET100のゲート電圧を上昇させる。FET100のゲート電圧が上昇すれば、図3のグラフで確認したように、ソース及びドレイン電流が増加する。結果的に発熱により減少した電流が、ゲート電圧の上昇により増加した電流に補償されて、駆動素子300に供給される実質的な電流の減少はなくなり、それにより、駆動素子300を安定的に動作させることができる。一方、ソース及びドレイン電流の増加と共に、ソース及びドレインチャンネル層の温度も減少する傾向を示す。これは、図3のグラフで説明したように、Y軸の70°Cにある黒色矢印で示すゲート電圧の増加によるソース及びドレイン電流の増加にも係わらず温度が一定に維持されることと同じ原理である。図4のように設計された回路で、実験的に測定された結果は次の表1の通りである。ここで、FET100としてIRF640を使用し、駆動電圧源VDとFET100との間の抵抗素子400の抵抗値は5Ωであり、MIT素子200にヒートガンHeatGunを通じて熱を加えた。表1で、VGはFET100のゲート電圧を表し、VDはFET100のドレイン電圧を表し、IDSはソース及びドレイン電流を表し、VMITはMIT素子200に連結された制御用電圧源の電圧を表し、Temp.はFET100の表面温度を表す。表1から分かるように、MIT素子200にヒートガンを通じて熱を加える前に、FET100の表面温度は136°Cであり、ソース及びドレイン電流は0.6Aであった。MIT素子200に熱を加えた後、FET100のゲート電圧が4Vから4.7Vに上昇し、これにより、ソース及びドレイン電流も0.6Aから1.0Aに上昇し、また、FET100の表面温度は136°Cから70°Cに減少した。このような結果は、可変ゲートFET1000の動作原理と正確に一致する。一方、前記のような可変ゲートFET1000の動作原理に基づいて、MIT素子200はFET100の表面や、または発熱がよく起きる部分に取り付けられうる。例えば、MIT素子200は、発生した熱が効果的に伝えられるように発熱がよく起きるFET100のチャンネル層及びゲート電極などに近い部分に取り付けられうる。図5は、本発明の一実施形態による可変ゲートFETを備える電気電子装置についての回路図である。図5を参照すれば、本実施形態の電気電子装置は、図4の電気電子装置と類似した構造を持つが、MIT素子200部分のみ異なる。すなわち、MIT素子200の一端子は接点Aを通じてFET100のゲートGに連結され、他端子は制御用電圧源ではなくグラウンドに連結されうる。このようにグラウンドをMIT素子200に連結することで、FET100のソース及びドレイン電流を減少させることができる。例えば、前記図4のような構造を通じてソース及びドレイン電流が上昇した後、ソース及びドレイン電流を減少させる必要がある場合に、MIT素子200にグラウンドを連結することで、ソース及びドレイン電流を減少させることができる。一方、これまで一つのFETに一つのMIT素子が連結される回路構造について説明したが、それに限定されず、本発明の実施形態の可変ゲートFETは複数のFETがアレイ構造に配されたFETアレイ素子において、FETアレイ素子内のそれぞれのFETにMIT素子が一つずつ連結された回路構造に拡張されうるということはいうまでもない。図6A及び図6Bは、図4または5の可変ゲートFETに利用されるMIT素子についての平面図及び平面図であって、図6Aは、積層型構造を持つMIT素子200についての平面図であり、図6Bは、水平型構造を持つMIT素子200aについての平面図であり、図6Cは、図6Bの水平型MIT素子についての平面図である。図6Aを参照すれば、積層型MIT素子200は、基板210、バッファ層220、遷移薄膜230及び電極薄膜240を備えることができる。基板210は、Si、SiO2、GaAs、Al2O3、プラスチック、ガラス、V2O5、PrBa2Cu3O7、YBa2Cu3O7、MgO、SrTiO3、NbがドーピングされたSrTiO3及びSOISiliconOnInsulatorのうち少なくとも一つの物質を含んで形成されうる。バッファ層220は基板210上に形成され、基板210と第1電極薄膜241との間の格子不整合を緩和させる役割を持つ。基板210と第1電極薄膜241との間に格子不整合が非常に小さい時は、バッファ層220は省略できる。このようなバッファ層220は、SiO2またはSi3N4膜を含んで形成できる。電極薄膜240は、遷移薄膜230の下部の第1電極薄膜241及び上部の第2電極薄膜243を備えることができる。第1電極薄膜241はバッファ層220上に形成され、バッファ層220の場合には基板210上に直ちに形成されることもできる。電極薄膜240は、W、Mo、W/Au、Mo/Au、Cr/Au、Ti/W、Ti/Al/N、Ni/Cr、Al/Au、Pt、Cr/Mo/Au、YBa2Cu3O7-d、Ni/Au、Ni/Mo、Ni/Mo/Au、Ni/Mo/Ag、Ni/Mo/Al、Ni/W、Ni/W/Au、Ni/W/Ag及びNi/W/Alから少なくとも一つの物質を含んで形成できる。このような電極薄膜240は、スパッタ蒸着法、真空蒸着法及びEビーム蒸着法から少なくとも一つの蒸着法を用いて形成できる。遷移薄膜230は第1電極薄膜241上に形成されうる。遷移薄膜230は、酸素、炭素、半導体元素III-V族、II-VI族、遷移金属元素、希土類元素、ランタン系元素を含む低濃度の正孔が添加された無機物化合物半導体及び絶縁体、低濃度の正孔が添加された有機物半導体及び絶縁体、低濃度の正孔が添加された半導体、及び低濃度の正孔が添加された酸化物半導体及び絶縁体から少なくとも一つを含むことができる。ここで、添加された正孔の濃度は3×1016cm-3ほどである。また、遷移薄膜230はn型でありつつ非常に大きい抵抗を持つ半導体及び絶縁体を含んで形成されることもできる。MIT素子200は、電圧、温度、電磁波など多様な物理的特性変化によって電気的特性が急激に変わる。例えば、臨界温度未満でMIT素子200は絶縁体の特性を表し、臨界温度以上で不連続MITが発生して金属性物質の特性を持つようになる。図6Bを参照すれば、水平型MIT素子200aは、積層型MIT素子200と類似して、基板210、バッファ層220、遷移薄膜230a及び電極薄膜240aを備えることができる。遷移薄膜230aはバッファ層220上に形成され、基板210との格子不整合が小さな場合に基板210上に直ぐに形成されうる。また、電極薄膜240aの第1電極薄膜241a及び第2電極薄膜243aはバッファ層220上に形成されるものの、遷移薄膜230aの両側面に互いに対向するように形成されうる。また、第1電極薄膜241a及び第2電極薄膜243aは、図示されたように、遷移薄膜230aの上面一部は覆う構造に形成されうる。一方、水平型MIT素子200aの基板210、バッファ層220、遷移薄膜230a及び電極薄膜240aの材質は、図6Aに説明したものと同じ材質で形成できるということはいうまでもない。図6Cを参照すれば、水平型MIT素子200aのバッファ層220、遷移薄膜230a及び第1及び第2電極薄膜241a、243aが図示される。図示されたように水平型MIT素子200aで、第1電極薄膜241a及び第2電極薄膜243aそれぞれは第1幅Wを持つことができ、また、第1電極薄膜241aと第2電極薄膜243aとの間には第1間隔dを持つことができる。積層型または水平型MIT素子200、200aはμm単位の小型に作ることができ、経済的な側面でも非常に低コストで製作できる。また、MIT素子200、200aは構造自体の変化、例えば、図6Cで、電極薄膜の第1間隔dや第1幅Wなどの変化によって臨界温度を変化させることができる。図7は、二酸化バナジウムVO2で製造されたMIT素子の温度に対する抵抗特性を示すグラフであって、MIT素子には一定の所定電圧が印加されている。図7を参照すれば、MIT素子は340K未満では105Ω以上の抵抗値を持って絶縁体として特性を表していて、340K以上で急激な不連続遷移をして数十Ωほどの抵抗値を持つ金属としての特性を表す。本グラフを参照する時、実験に使われたMIT素子は340Kで不連続MITが起きるので、臨界温度を340Kほどに見なすことができる。図面で図示していないが、MIT素子の電圧-電流曲線のグラフの場合には、臨界温度で電流が不連続ジャンプを通じて急激に増加し、電圧は減少するということが分かる。ここでは、温度によるMIT発生を説明したが、一般的にMIT素子は、温度以外にも圧力、電圧、電場、電磁波などのいろいろな物理的な特性によってMITが発生できる。しかし、本発明の趣旨と距離があるので、他の物理的特性によるMIT発生についての詳細な説明は省略する。一方、本実験に利用されたMIT素子はVO2で形成されたMIT薄膜を用いて製作されたが、VO2に限定されず、前記のいろいろな物理的特性により、不連続ジャンプ特性を持つことができる新素材または材料を用いてMIT薄膜を製作できるということはいうまでもない。また、MIT薄膜は、セラミック薄膜または単結晶薄膜などの形態に製作することもできる。図8は、正弦波入力に対する出力電圧の変化を測定するために使われた図4の変形回路図であって、キャパシタの一端子に連結されたゲート端子VGに入力電圧VINが印加され、FETのドレイン端子で第1出力電圧VOUT1が測定され、キャパシタC1の他端子で第2出力電圧VOUT2が測定される。図8を参照すれば、本実験で使用した可変ゲートFETは、FETのゲートにキャパシタC1が連結されてRC回路を構成する。このようなRC回路は、キャパシタC1を除いては図4と同じ回路でありうる。一方、使われたFETは、MOSMetalOxideSemiconductorFETであって、例えば、KTK919Sでありうる。このようなRC回路でゲート端子VGに入力電圧VINで15MHzの高周波正弦波を印加し、FETのドレイン端子でMIT素子の抵抗RMITの変化及びMIT素子に印加される電圧VMITの変化による、第1出力電圧VOUT1に対する2種の出力波形を観察する。また、キャパシタの他端で、MIT素子の抵抗RMITの変化による、第2出力電圧VOUT2に対する出力波形を観察する。RC回路はHigh-passfilterと見なされ、下記の式1によって、高周波である場合に入力電圧に対する出力電圧の比が大きくなる。表1は、図8のRC回路図で、MIT素子に印加される電圧VMITを変化させる時の第1出力電圧VOUT1を示す。表2で、VGはゲート端子に印加される電圧を表し、VDはFETのドレイン端子に印加される電圧を表し、Freq.は入力電圧の周波数であって、単位はMhzであり、CはキャパシタC1のキャパシタンスを表し、R1はFETのドレイン端子に連結された抵抗素子R1に対する抵抗値を表す。表2を分析すれば、a.VMITが印加される前の第1出力電圧VOUT1は230mVである。VMITが印加できた後には第1出力電圧VOUT1は最大900mVまで増加して、VMITが印加される前の第1出力電圧VOUT1より2~4倍まで増幅される。b.1V以上のVMIT電圧が印加されてから正の正弦波にオフセットが発生する。第1出力電圧VOUT1の最大値はVMITの電圧上昇によって上昇したが、最小値はVMIT=2V~-700mVに一定である。図9A及び図9Bは、図8の回路図で測定した入力電圧と出力電圧とを示す信号波形図であって、図9Aは、MIT素子が連結されていない場合の第1出力電圧についての波形図であり、図9Bは、MIT素子に4Vの電圧を印加した場合の第1出力電圧についての波形図である。図9Aの波形図は、表2の最上部の条件、すなわち、入力電圧VINが5sin2πftであり、RMIT及びVMITが連結されていない場合を示す。このような場合、第1出力電圧は230mVほどに非常に小さいことが分かる。一方、図9Aの下部のch15Vは、入力電圧部分のグラフ上の目盛りの単位が5Vであることを意味し、ch2200mVは、出力電圧部分の目盛りの単位が200mVであることを意味する。図9Bの波形図は、表2の最下部の条件、すなわち、入力電圧VINが5sin2πftであり、RMITが30Ω、そしてVMITが4Vである場合を示す。このような場合、第1出力電圧は900mVほどに増加することが分かり、また、最小値が-700mVであって200mVほどのオフセットが発生することが分かる。結果的に、VMIT増加によって、第1出力電圧がVMIT連結前より増幅することが分かる。例えば、VMIT連結前と比較して、VMITが4Vである時、第1出力電圧がほぼ4倍ほど増幅することが確認できる。図10は、図8の回路図で測定した、VMIT変化による第1出力電圧VOUT1の最大最小値を表示したグラフである。図10から分かるように、VMITが連結されていない部分での第1出力電圧が図示されており、また、VMITが増加するにつれて、第1出力電圧が増加するということが分かる。一方、第1出力電圧の最大値と最小値との側面で検討すれば、第1出力電圧はVMITが増加するにつれて増加し続けるが、最小値はVMIT=2V~-700mVに一定であるということが分かる。それにより、VMIT=1V以上から発生したオフセットが増加し続けることが分かる。図8の回路図で測定したRMIT変化による第1出力電圧VOUT1は、表3の通りである。表3に示した変数の意味は、表1で説明した通りである。表3を分析すれば、a.RMITの抵抗が大きくなるほど第1出力電圧VOUT1が減少する。すなわち、よく増幅されない。b.RMIT=30Ω、VOUT1の最大値と最小値との絶対値差は200mVである。すなわち、|900|-|-700|=200[mV]c.RMIT=100kΩでは、VOUT1の最大値と最小値との絶対値差が50mVであって、抵抗が増加するほどオフセットが減少する。すなわち、|450|-|-400|=50[mV]図11は、図8の回路図で測定した、RMIT変化による第1出力電圧VOUT1の最大最小値を表示したグラフである。図11を参照すれば、図示されたように、RMIT=30Ωである時、第1出力電圧のオフセットが200mVで最も大きく、RMIT=100kΩである時、第1出力電圧のオフセットが50mVに低減することが確認できる。グラフの傾斜度に基づいてRMITが増加するほど第1出力電圧のオフセットが低減してある数値からオフセットが消えると予想される。図12A及び図12Bは、図8の回路図で、キャパシタを通過した後の第2出力電圧VOUT2を示す信号波形図であって、RMITを除いては、入力電圧、周波数などの実験条件は、表3による第1出力電圧の測定と同一に適用される。図12Aは、120Ω≦RMIT≦200Ω領域で第2出力電圧VOUT2を示すが、キャパシタを通過した後の出力波形の第2出力電圧VOUT2には直流成分が加えられたことが分かる。例えば、約、0.5VのDC電圧が加えられるベース電圧が増加することが確認できる。これは、MIT素子からの電圧印加に起因すると推定される。図12Bは、120Ω≦RMIT≦200Ω領域以外の抵抗領域での第2出力電圧VOUT2を示すが、やはり直流成分が追加される。追加されたDC電圧は0.5V以上と測定される。ここで、ch15Vは、入力電圧部分の目盛りの間隔が5Vであることを意味し、ch21Vは出力電圧部分の目盛りの間隔が1Vであることを意味する。一方、図12A及び図12Bの入力電圧と第2出力電圧との比較を通じて、キャパシタを通過した後の出力信号は入力信号の7~8倍も低減することが分かる。また、DC電圧追加を考慮しなければ、120Ω≦RMIT≦200Ω領域でオフセットが最も少なく発生する。これまでの図8回路図を通じる第1出力電圧及び第2出力電圧測定実験における結論は、次の通りである。a.RC高周波回路でMIT素子に印加される電圧と抵抗とを変化させた結果、R-Cのみで構成された回路よりさらに高い第1出力電圧を示す。b.VMIT=4Vで最大第1出力電圧900mVを示す。このような結果は、VMITが印加されていない場合より約4倍も第1出力電圧が増加することを示す。c.RMITが増加するほど第1出力電圧は落ちるが、オフセットは小さくなる。d.MIT素子の抵抗が120Ω≦RMIT≦200Ωの条件である時、オフセットが最も少なく発生する。さらに本実験で、入力電圧として15MHzの高周波正弦波を用いたが、RF信号の場合にも同じ結果が出ると予測される。図13は、本発明の他の実施形態による可変ゲートFETを備える電気電子装置についての回路図である。図13を参照すれば、本実施形態の電気電子装置は、図4の電気電子装置と類似して可変ゲートFET1000a、及び駆動素子300を備えることができる。しかし、可変ゲートFET1000aは、図4の可変ゲートFET1000と異なる。すなわち、本実施形態の可変ゲートFET1000aは、FET100及びFET100のゲートGに連結されたサーミスタ素子500を備えることができる。本実施形態でのサーミスタ素子500は、図4の電気電子装置でのMIT素子200と同一機能を行える。それにより、本実施形態での可変ゲートFET1000aの素子連結構造は、図4での可変ゲートFET1000と同一である。すなわち、FET100のドレインDには駆動電圧源VDが連結され、ソースSには駆動素子300が連結される。また、FET100のゲートGには、ゲート電圧源VG及びサーミスタ素子500が接点Aを通じて共に連結される。サーミスタ素子500の一端子はFET100のゲートGに連結され、他端子は制御用電圧源VThに連結される。さらに、抵抗素子400がFET100のドレインDと駆動電圧源VDとの間に連結され、他の抵抗素子が電気電子装置内の要求される各部分に追加されるか、または省略されうる。サーミスタ素子500は2端子または3端子素子であって、温度の上昇によって抵抗が減少する特性を持つ。かかるサーミスタ素子500についての具体的な構造及び特徴については、図15A及び図15Bについての説明部分でさらに詳細に記述する。本実施形態の電気電子装置での可変ゲートFET1000aの動作原理は、図4の電気電子装置での可変ゲートFET1000と類似している。すなわち、FET100の高速スイッチングにより熱が発生しつつソース及びドレインのチャンネル電流が減少する。しかし、この時に発生した熱がサーミスタ素子500に伝達され、サーミスタ素子500が熱により抵抗が減少することで、制御用電圧源VThの電圧が接点Aを通じてFET100のゲートGに印加されて、FET100のゲート電圧を上昇させるようになる。ただし、MIT素子200の場合は金属に遷移されるため、制御用電圧源VMITの電圧とほぼ同じ電圧がFET100のゲートに印加されるが、サーミスタ素子500の場合は、制御用電圧源VThの電圧から抵抗減少後の抵抗値に該当する電圧降下を引いた電圧が、FET100のゲートに印加される。結果的に、FET100のゲート電圧の上昇によりソース及びドレイン電流が増加し、また、ソース及びドレイン電流の増加によりソース及びドレインチャンネル層の温度が下降することは、前述した通りである。図14は、本発明の他の実施形態による可変ゲートFETを備える電気電子装置についての回路図である。図14を参照すれば、本実施形態の電気電子装置は図13の電気電子装置と類似した構造を持つが、サーミスタ素子500部分のみ異なる。すなわち、サーミスタ素子500の一端子は接点Aを通じてFET100のゲートGに連結され、他端子はグラウンドに連結されうる。このようにグラウンドをサーミスタ素子500に連結することで、FET100のソース及びドレイン電流を減少させることができる。これは、図5の電気電子装置に対する回路で、MIT素子200にグラウンド電圧を印加する理由または原理と同一である。一方、サーミスタ薄膜を利用する可変ゲートFETの場合も、前記のMIT素子を利用する可変ゲートFETと共に、FETアレイ素子内のそれぞれのFETにサーミスタ素子が一つずつ連結された回路構造に拡張されうるということはいうまでもない。以下、可変ゲートFETについて説明する時、説明の便宜上、MIT素子200及びサーミスタ素子500を‘ゲート制御素子’と通称する。図15A及び図15Bは、図13または図14において、可変ゲートFETに利用されるサーミスタ素子についての平面図であって、図15Aは、2端子サーミスタ素子についての平面図であり、図15Bは、3端子サーミスタ素子についての平面図である。図15Aを参照すれば、2端子サーミスタ素子500は、基板510、サーミスタ薄膜520、及び電極薄膜530を備えることができる。基板510は、絶縁基板またはシリコンのような半導体基板でありうる。サーミスタ薄膜520は基板510上に形成され、NTCNegativetemperaturecoefficient特性を持つ薄膜である。NTC特性については、図16のグラフ部分で説明する。例えば、サーミスタ薄膜20は、IIIV族半導体、IIVI半導体、炭素化合物であるグラフェンとカーボンナノチューブ、pn接合Siのようなpn接合ダイオード、V2O5、p型GaAs、及びp型Geなどを含む半導体薄膜で形成されうる。このようなサーミスタ薄膜520は、第1電極薄膜531と第2電極薄膜533との間に形成されるが、平面構造上で、一つの長方形のバンド状に前記第1及び第2電極薄膜531、533の間に連結される構造に形成されるか、または少なくとも2個の長方形のバンド状に第1及び第2電極薄膜531、533の間に並列に連結される構造に形成されうる。電極薄膜530は、サーミスタ薄膜520に電圧を印加するための電極であって、第1電極薄膜531及び第2電極薄膜533を備えることができる。第1電極薄膜531及び第2電極薄膜533は、サーミスタ薄膜520の両側面に互いに対向するように、基板510上に形成されうる。一方、図示されたように、第1電極薄膜531及び第2電極薄膜533は、サーミスタ薄膜520の上面一部を覆うように形成されうる。図15Bを参照すれば、3端子サーミスタ素子500aは、基板510、サーミスタ薄膜520、電極薄膜530及び放熱薄膜540を備えることができる。すなわち、本実施形態のサーミスタ素子500aは、図15Aの2端子サーミスタ素子500と異なって、基板510の下部に放熱薄膜540をさらに備える。放熱薄膜540は、サーミスタ素子500aの放熱のための端子であって、基板510の下部全面によく熱伝逹される金属物質で形成されうる。このような放熱薄膜540を通じて熱が放出されることによって、サーミスタ素子500aの自体温度上昇による誤作動を防止できる。一方、図示していないが、サーミスタ素子500、500aは、基板510とサーミスタ薄膜520との間の格子不整合を緩和させるために、基板510上に形成されたバッファ層図示せずを備えることができる。また、サーミスタ素子500、500aはサーミスタ薄膜520を保護するために、電極薄膜530及びサーミスタ薄膜520上に形成されたサーミスタ保護用絶縁膜図示せずを備えることもある。図16は、サーミスタ素子の温度に対する抵抗特性を示すグラフである。図16を参照すれば、サーミスタ素子、さらに具体的には、サーミスタ薄膜の温度に対する抵抗のグラフAは、図示されたように温度の増加によって指数的に減少する。このように温度に反比例して、温度の増加によって抵抗が減少するサーミスタを負特性温度係数Negativetemperaturecoefficient:NTCサーミスタという。このような、NTC特性を持つサーミスタ薄膜は、BeドーピングされたGaAs薄膜で形成されうる。しかし、BeドーピングされたGaAs薄膜に限定されず、NTC特性を持ついかなる種類の物質薄膜もサーミスタ素子製作に利用されうるということはいうまでもない。例えば、pn接合ダイオードやトランジスタのベース-エミッタ間のpnジャンクション部分をサーミスタ素子として利用することもできる。前述した本実施形態のゲート制御素子を備える可変ゲートFETは、高速、高電力、及び低発熱のスイッチング素子であって、RF信号増幅用素子、DC-DCスイッチング素子、パワーサプライ用スイッチング素子、マイクロプロセッサーで高速信号処理用スイッチング素子、電子機器のパワー制御用スイッチング素子、リチウムイオン充電用スイッチング素子、LED制御用スイッチング素子、ディスプレイピクセル制御用スイッチング素子、メモリセル制御用スイッチング素子、音響機器で音響及び音声信号増幅用スイッチング素子、フォトリレー、及び光スイッチなどのスイッチング素子に利用されうる。また、かかるスイッチング素子を含む携帯電話、ノート型パソコン、コンピュータ、メモリなどのあらゆる電気電子装置に有効に活用できる。図17は、本発明の一実施形態による可変ゲートFETが一つのパッケージにワンチップ化した態様を示す平面図である。図17を参照すれば、図4、図5、図13、図14の電気電子装置内の可変ゲートFET1000、1000a、すなわち、FET100とゲート制御素子200、500とは、図示されたように一つのパッケージ2000にワンチップ化されうる。このようなワンチップ構造パッケージ2000内で、ゲート制御素子200、500はFET100の熱が発生しやすい部分に配されうる。ワンチップ構造パッケージ2000の外部に露出されたピン1~8は、図4、図5、図13、図14の電気電子装置内で可変ゲートFET1000、1000aに連結される素子の端子との連結のために利用されうる。一方、ワンチップ構造パッケージ2000のピンの配置構造や数は変更されうるということはいうまでもない。図18A及び図18Bは、本発明の一実施形態による可変ゲートFETの他のパッケージ構造を示す断面図及び平面図である。図18Aを参照すれば、本実施形態のゲート可変トランジスタ1000、1000aのパッケージ構造は、図17のワンチップ構造パッケージ2000とは異なって、可変ゲートFET1000、1000aを構成するFET100及びゲート制御素子200、500がそれぞれパッケージングされて結合される構造を持つことができる。ゲート制御素子200、500がパッケージングされた第2パッケージ4000は、FET100がパッケージングされた第1パッケージ3000に熱伝達媒介体3500を通じて結合されうる。このような熱伝達媒介体3500は、FET100から発生した熱をゲート制御素子200、500に効率的に伝達する物質、例えば、熱伝導度の高い物質で形成されうる。また、ゲート制御素子200、500の動作性能向上のために、第2パッケージ4000は、第1パッケージ3000上で熱が多く発生する部分に結合されうる。図18Bを参照すれば、第1パッケージ3000内にFET100が配され、熱が多く発生する部分である楕円の点線部分Bの上部に第2パッケージ4000が配されうる。平面図であるため図示されていないが、熱伝達媒介体3500が第1パッケージ3000と第2パッケージ4000との間に存在できるということはいうまでもない。これまで、本発明を図面に図示された実施形態を参考として説明したが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。