"第1の半導体チップと、前記第1の半導体チップを制御する制御信号を出力する第2の半導体チップと、を含んで構成される半導体装置であって、前記第1の半導体チップは、テスト信号が供給され得るテスト用パッドであって外部端子とは接続されない当該テスト用パッドと、前記テスト信号が供給され得るテスト端子であって前記第2の半導体チップを介さずに外部端子と接続された当該テスト端子と、前記テスト信号と前記制御信号とのいずれかを選択する選択回路と、を有し、前記テスト用パッドと前記テスト端子とが前記選択回路の1つの入力ノードに共通に接続されることを特徴とする半導体装置。前記テスト用パッドと前記テスト端子とから引き出された配線が1つのバッファの入力ノードに共通接続され、当該1つのバッファの出力ノードが、前記選択回路の前記1つの入力ノードである、ことを特徴とする請求項1に記載の半導体装置。前記テスト用パッドから引き出された配線が第1のバッファの入力ノードに接続され、前記テスト端子から引き出された配線が第2のバッファの入力ノードに接続され、前記第1のバッファの出力ノード、及び前記第2のバッファの出力ノードを入力ノードとし、前記1つの入力ノードを出力ノードとする、前記選択回路の前段に設けられる第2の選択回路を備える、ことを特徴とする請求項1に記載の半導体装置。前記テスト用パッドは、前記第1の半導体チップが前記第2の半導体チップに積層される前に前記テスト信号が入力されるパッドであり、前記テスト端子は、前記第1の半導体チップが前記第2の半導体チップに積層された後に前記テスト信号が入力される端子である、ことを特徴とする請求項1から請求項3いずれか一項に記載の半導体装置。前記テスト端子は、前記第2の半導体チップにおける前記制御信号を出力する制御回路に接続されないテスト信号経路に接続され、当該テスト信号経路に前記テスト信号が外部から供給される、ことを特徴とする請求項1から請求項4いずれか一項に記載の半導体装置。前記第1の半導体チップは、前記制御信号または前記テスト信号により動作が制御され複数のチャネルを有する半導体チップであって、当該複数のチャネルごとに前記テスト信号経路が設けられる、ことを特徴とする請求項5に記載の半導体装置。前記第2の半導体チップにおける前記制御信号を出力する制御回路に接続される制御信号経路に接続される前記第1の半導体チップを複数有し、前記制御信号経路、前記テスト信号経路のうち、前記第1の半導体チップの選択に係る制御信号、及び当該制御信号に対応するテスト信号をそれぞれ伝達する制御信号経路、及びテスト信号経路は複数の前記第1の半導体チップ各々に対して独立に設けられる、ことを特徴とする請求項6に記載の半導体装置。前記制御信号経路、及び前記テスト信号経路は、前記第1のチップまたは前記第2のチップを裏面側から表面側へと貫通する貫通電極により形成される、ことを特徴とする請求項7に記載の半導体装置。特許文献1に記載の積層型半導体装置は、それぞれの半導体チップを積層する前の段階において、各半導体チップが備えるパッド120テスト用パッドを用いて、まず各半導体チップのテストを行う。そしてテスト後、各半導体チップのパッド120が形成された領域にパッド120を貫通し、かつ、パッド120と絶縁された第1貫通電極155を形成する。そして、半導体チップを積層後に、この第1貫通電極155をチップ選択信号の伝達に使用している。つまり、特許文献1に記載されているような積層型半導体装置を、半導体チップの積層後にテストする際には、通常動作に使用する貫通電極を用いてテスト信号を入出力することでそれぞれの半導体チップのテストを行うこととなる。しかしながら、この方法で積層型半導体装置のテストを行う場合、次のような問題があった。すなわち、メモリチップと、このメモリチップを制御する制御用チップとを互いに積層して貫通電極で接続した積層型半導体装置において、通常動作では制御用半導体チップを経由してメモリチップの動作が制御される。従って、メモリチップと制御用チップとを積層して積層型半導体装置とした後に、メモリチップをテストする場合、制御用チップの各種回路を経由してメモリチップにテスト信号を供給してメモリチップをテストする必要がある。そのため、不良があった場合には、メモリチップと制御用チップのどちらに欠陥があるかを特定することが困難であった。このことから、複数の半導体チップを互いに積層し貫通電極で接続した積層型半導体装置において、通常動作時とは異なる経路でテスト信号を伝送するテスト専用の貫通電極を配置することが望まれている。しかしながら、テスト専用の貫通電極として半導体チップの動作を制御するためには、メモリチップ内に、複数のテスト用貫通電極を配置する領域が必要となる。このため、これら複数のテスト用貫通電極から供給されたテスト信号を、メモリチップ内を伝達させるための配線が増加し、メモリチップ内の配線領域が増加し、メモリチップのチップサイズが増大してしまうという問題があった。本発明は、第1の半導体チップと、前記第1の半導体チップを制御する制御信号を出力する第2の半導体チップと、を含んで構成される半導体装置であって、前記第1の半導体チップは、テスト信号が供給され得るテスト用パッドであって外部端子とは接続されない当該テスト用パッドと、前記テスト信号が供給され得るテスト端子であって前記第2の半導体チップを介さずに外部端子と接続された当該テスト端子と、前記テスト信号と前記制御信号とのいずれかを選択する選択回路と、を有し、前記テスト用パッドと前記テスト端子とが前記選択回路の1つの入力ノードに共通に接続されることを特徴とする半導体装置である。本発明によれば、テスト用パッドとテスト端子テスト用貫通電極とが選択回路の1つの入力ノードに共通に接続される。この選択回路の1つの入力ノードを、第1の半導体チップ内を伝達するテスト信号に用いることができる。そのため、テスト端子を配置した際の第1の半導体チップメモリチップにおいて、テスト端子からテスト信号用の配線を設ける必要はなくなり、第1の半導体チップ内の配線領域の増加を抑制でき、第1の半導体チップのチップサイズの増大を抑制することができる。[第1の実施形態]以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態では、一例として、積層型半導体装置10が、4つのメモリチップと、SOCSystemonachipチップとを備える場合について説明する。また、本実施形態では、積層型半導体装置が、この5つの半導体チップを貫通電極TSVThroughSiliconVia技術を用いて、1つのパッケージに実装する一例について説明する。図1は、本実施形態における積層型半導体装置10の概略構成を示す断面図である。図1において、積層型半導体装置10は、4つのメモリチップ以下、チップC1~チップC4とすると、SOCチップ以下、チップC0とすると、パッケージ基板11と、を備えている。チップC0及びチップC1~チップC4は、パッケージ基板11上に積層されており、封止樹脂12で封止されている。すなわち、パッケージ基板11は、複数の半導体チップを実装し、複数の半導体チップ及びパッケージ基板11が同一の封止樹脂12によって封止されている。なお、チップC0に積層されるチップの数は4つに限定されるものではない。また、以下では、チップC0~C4は、フェースダウン型で互いに積層されていることとして、本実施形態の積層型半導体装置10について説明するが、チップC0~C4の積層形態はフェースダウン型に限定されるものではなく、フェースアップ型であっても構わない。また、パッケージ基板11において、封止樹脂12で覆われている面の反対側の面には、一群の外部接続端子TEが形成されている。一群の外部接続端子TE各々は、例えば、半田ボールであり、積層型半導体装置10と外部装置図1において不図示とを電気的に接続する。チップC0~チップC4各々は、複数の貫通電極TSVを含んでいる。チップC0~チップC4は、これら貫通電極TSV、及びバンプ電極13を介して接続される。例えば、チップC1における貫通電極TSVとチップC2における貫通電極TSVとは、チップC1の裏面側図1において上方向に設けられたバンプ電極13とチップC2の表面側図1において下方向に設けられたバンプ電極13とにより接続される。さらに、チップC0の貫通電極TSVは、チップC0の表面側に設けられたバンプ電極13、及びパッケージ基板11の再配線層図1において不図示を介して、一群の外部接続端子TEに接続される。このようにして、チップC1~チップC4は、チップC0、及び一群の外部接続端子TEを介して積層型半導体装置10の外部にある外部装置、例えば、CPU等の演算装置やテスト動作時においては、テスト装置と接続され、チップC0の制御のもと、各チップにおける動作を実行する。チップC0の複数の貫通電極TSVは、制御回路と電気的に接続された4群の貫通電極TSVchA~貫通電極TSVchDを構成する貫通電極TSV’と、制御回路と電気的に接続されない1群の貫通電極TSVDAを構成する貫通電極TSVとを含む。チップC1~チップC4に形成された複数の貫通電極TSVのうち、チップC0の貫通電極TSV’とバンプ電極13を介して図中縦方向に接続される複数の貫通電極TSVは、貫通電極TSV’、及び複数のバンプ電極13とともに、4群の貫通電極TSVchA~TSVchDを構成する。また、チップC1~チップC4に形成された複数の貫通電極TSVのうち、チップC0の貫通電極TSVとバンプ電極13を介して図中縦方向に接続される複数の貫通電極TSVは、貫通電極TSV、及び複数のバンプ電極13とともに、1群の貫通電極TSVDAを構成する。図2は、チップC0の貫通電極TSV及びチップC1~チップC4の貫通電極TSVの接続関係を模式的に表した図である。図2aは、チップC0に形成された貫通電極の接続関係として、貫通電極TSVS1と貫通電極TSVS2の2種類を示している。貫通電極TSVS1は、チップC0内の制御回路を介して後述のチップC1~C4に形成された貫通電極TSVMと接続されるものであり、例えば、上述のチップC0の4群の貫通電極TSVchA~貫通電極TSVchDを構成する貫通電極TSV’に対応する。また、貫通電極TSVS2は、チップC0の内部の制御回路を介さずに貫通電極TSVMと接続されるものであり、例えば、上述のチップC0の1群の貫通電極TSVDAを構成する貫通電極TSVに対応する。一方、図2bは、チップC1~C4に形成された貫通電極の接続関係として、貫通電極TSVM1と貫通電極TSVM2の2種類を示している。貫通電極TSVM1は、平面視で同じ位置に設けられた上下の貫通電極TSVM1が短絡され、これら貫通電極TSVM1によって1本の配線が構成され、チップC1~C4のそれぞれに設けられた内部回路が接続されている。例えば上述の4群の貫通電極TSVchA~貫通電極TSVchDの一部や1群の貫通電極TSVDAを構成する貫通電極が、貫通電極TSVM1に相当する。また、貫通電極TSVM2は、平面視で異なる位置に設けられた他チップの貫通電極TSVM2と短絡されている。この種の貫通電極TSVM2に対しては、各チップにおいて平面視で所定の位置に設けられた貫通電極TSVM2aに各チップの内部回路が接続されている。これにより、各チップに設けられた内部回路に対して選択的に情報を入力することが可能となる。例えば、上述の4群の貫通電極TSVchA~TSVchDの一部であり、後述のチップセレクト信号、テストチップセレクト信号、クロックイネーブル信号、及び、テストクロックイネーブル信号を伝送する貫通電極が貫通電極TSVM2に相当する。図3は、図2bの貫通電極TSVM1の基本構造を示す断面図である。図3に示すように、貫通電極TSVM1はシリコン基板30及びその表面の層間絶縁膜311を貫通する基板貫通部32、各配線層312~315に設けられたパッド361~364、パッド間を接続する複数のスルーホール電極TH、裏面バンプ34及び表面バンプ35を含む。尚、基板貫通部32の周囲には、絶縁リング33が設けられており、これによってTSVM1とトランジスタ領域との絶縁が確保される。シリコン基板30の裏面側における基板貫通部32の端部は、裏面バンプ34で覆われている。裏面バンプ34は、他のチップに設けられた表面バンプ35と接続する電極であり、これら裏面バンプ34及び表面バンプ35は、図1のバンプ電極13に対応する。表面バンプ35は、各配線層312~315に設けられたパッド361~364及びパッド間を接続する複数のスルーホール電極THを介して、基板貫通部32の端部に接続される。なお、図示しない内部回路との接続は、配線層312~315に設けられたパッド361~364から引き出される内部配線不図示を介して行われる。図4は、図1に示す積層型半導体装置10における各チップ間の電気的接続を示す概念図である。図4においては、チップC1~チップC4の一例として、いわゆるワイドIODRAMと呼ばれる半導体チップを用いた場合の積層型半導体装置10を示している。ワイドIODRAMとは、複数のDRAMDynamicRandomAccessMemoryを1つの半導体チップ以下、単にチップと呼ぶことがある上に配置して構成したものである。チップ上のDRAMは、それぞれチャネルと呼ばれる。つまり、図4は、4つのDRAMをそれぞれチャネルchA~チャネルchDとするワイドIODRAMを、チップC0上に4つ積層した積層型半導体装置10の一例を示している。なお、1チップにおけるDRAMつまり、チャネルの個数は4個に限られるものではない。図4において、1つのチップにおけるチャネルchA~チャネルchDには、チップC0から、それぞれ互いに独立にデータDQ、コマンド並びにアドレスアドレス信号Add/コマンド信号CMD、及びクロック信号CLK等の制御信号が供給される。この構成により、1つのチップのチャネルchA~チャネルchD各々は、チップC0に配置された制御回路制御回路chA~制御回路chDの制御により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に実行することができる。また、図4に示すように、複数のチップ間において、同一のチャネル同士では、データDQ、コマンド並びにアドレスアドレス信号Add/コマンド信号CMD、及び、クロック信号CLK等の制御信号が、各チャネルに対応して設けられた制御回路から共通に供給される。チップC0の複数の制御回路から複数のチップに共通に供給されるデータDQ、コマンド並びにアドレスアドレス信号Add/コマンド信号CMD、及び、クロック信号CLK等の制御信号は、図1に示す4群の貫通電極TSVchA~貫通電極TSVchDを介して伝達される。ここで、4群の貫通電極TSVchA~貫通電極TSVchDは、それぞれ各チップのチャネルchA~チャネルchDに対応して設けられる。つまり、複数の制御信号を伝達する制御信号経路各々は、図1に示す1群の貫通電極TSVchA~貫通電極TSVchDから構成される。更に、チップC0からは、複数の制御回路を介さずに、つまり、図1に示す積層型半導体装置10の一群の外部接続端子TEから、チップC0とチップC1が接続されるバンプ電極13までの間に制御回路を挿入せずに接続された信号経路を経て、テストデータtDQ、テストアドレス並びにテストコマンドテストアドレス信号tAdd/テストコマンド信号tCMD、及び、テストクロック信号tCLK等のテスト信号が、複数のチップチップC1~チップC4に供給される。つまり、複数のテスト信号を伝達するテスト信号経路各々は、図1に示す1群の貫通電極TSVDAから構成される。これら複数のテスト信号を伝達する複数の信号経路は、チップC0と複数のチップC1~チップC4を積層した積層型半導体装置10において、積層型半導体装置10の一群の外部接続端子TEから、チップC0の複数の制御回路を通過することなく各チップに接続されている。つまり、これらの複数のテスト信号を伝達する複数の信号経路に対応して設けられた積層型半導体装置10の一群の外部接続端子TEからテスト信号を供給することで、チップC0とチップC1~チップC4を積層した後でも、チップC0の制御回路を介することなく各チップにアクセスすることが可能となる。なお、詳細は後述するが、第1の実施形態においては、複数のテスト信号は、各チップの4つのチャネルで互いに共有される。図5は、チップC1の平面図である。他のチップC2~チップC4もこのチップC1と同一の構成である。以下、チップC1の構成について説明する。図4で示した4つのチャネルchA~チャネルchDは、図5に示すように平面的に2×2の行列状に配置されている。各チャネルが形成される領域には、各チャネルに対応する内部制御回路やメモリセルアレイを含む記憶領域部等図5において不図示が形成される。さらに、各チャネルが形成される領域に隣接して、複数の貫通電極がマトリクス状に配置される貫通電極アレイTSVアレイが、チャネル毎に形成される。つまり、図1に示した4群の貫通電極TSVchA~貫通電極TSVchDが、それぞれ対応するチャネルが形成される領域の貫通電極アレイに配置される。例えば、複数の貫通電極TSVchAは、チャネルchAが形成される領域に隣接したTSVアレイに配置される。他の3群の貫通電極TSVchB~貫通電極TSVchDについても、同様に各チャネルが形成される領域に隣接したTSVアレイに配置される。また、図1に示す1群の貫通電極TSVDAは、4つのTSVアレイに分割して配置される。つまり、それぞれのTSVアレイchiDAにはi=a,b,c,d、自身が対応するチャネルの制御信号を転送する1群の貫通電極TSVchiと、テスト信号を転送する貫通電極TSVDAの一部が配置されることになる。また、チップC1には、図3に示すように複数のテストパッドPadが、TSVアレイchaDAとTSVアレイchbDAとを含むTSVアレイ列とTSVアレイchcDAとTSVアレイchdDAとを含むTSVアレイ列とに挟まれて配置されている。これら複数のテストパッドPadは、チップC1をウェハ状態で試験するときに、つまり、チップC1をチップC0コントローラチップに積層する前にチップDRAMチップを試験するときに使用される。具体的には、外部のテスト装置のプローブを各パッドに接触させ、テスト装置とメモリチップとの間でテストデータtDQ、テストアドレス並びにテストコマンドテストアドレス信号tAdd/テストコマンド信号tCMD、及び、テストクロック信号tCLK等のテスト信号をやり取りさせる。テスト信号をやり取りすることにより、チップC0内のメモリセルアレイにおける各メモリセルにテストデータを書き込み、書き込んだテストデータが正しく読み出されるか否かをテスト装置により判定する。なお、詳細は後述するが、これら複数のテストパッドPadは、それぞれ対応する1つの貫通電極TSVDAに対応して設けられる。好ましくは、互いに対応して設けられたテストパッドと貫通電極TSVDAとは、実質的に同一のテスト信号を受け取るように構成される。続いて、チップC1~チップC4の内部構成について、メモリチップC1を例にして、図6を用いて詳細に説明する。図6は、チップC1の詳細を示すブロック図である。なお、図6において、二重丸で示す符号はチップC1の入出力端子としての貫通電極、表面バンプ及び裏面バンプを包括して示している。以降、図6の説明においては、発明の理解を容易にするためにこれら二重丸で示す符号を単にバンプと呼ぶこともある。また、二重四角で示す符号は、図4に示したテストパッドPadを示す。チップC1は、テスト信号入力部TINU、4つのチャネルchA~チャネルchDを含んで構成される。また、チップC1は、図1の貫通電極TSVchAに対応するノーマルバンプ群nbAノーマルアドレスバンプnba1a-la、ノーマルコマンドバンプnbcm1a-ma、ノーマルチップセレクトバンプnbcsa1、ノーマルクロックバンプnbcka、ノーマルクロックイネーブルバンプnbckea1、ノーマルデータ入出力バンプnbDQ1a-naを備える。これらのノーマルバンプは、チャネルchAに接続される。同様に、チップC1は、貫通電極TSVchB~チャネルchDに対応するノーマルバンプ群nbB、ノーマルデータ入出力バンプnbDQ1b-nb、ノーマルバンプ群nbC、ノーマルデータ入出力バンプnbDQ1c-nc、ノーマルバンプ群nbD、ノーマルデータ入出力バンプnbDQ1d-ndを備える。これらのノーマルバンプは、チャネルchB~チャネルchDに接続される。ここで、ノーマルバンプ群nbB、ノーマルバンプ群nbC、及び、ノーマルバンプ群nbDは、ノーマルバンプ群nbAと同じ機能の複数のバンプを含むものとする。また、ノーマルデータ入出力バンプnbDQ1c-nc、ノーマルデータ入出力バンプnbDQ1c-nc、及び、ノーマルデータ入出力バンプnbDQ1d-ndは、ノーマルデータ入出力バンプnbDQ1a-naと同じ機能の複数のバンプを含むものとする。また、チップC1は、図1の貫通電極TSVDAに対応する複数のテストバンプテストアドレスバンプtba1~l、テストコマンドバンプtbcm1~m、テストチップセレクトバンプtbcs1、テストクロックバンプtbck、テストクロックイネーブルバンプtbcke1、テストデータ入出力バンプtbDQ1a~ka、テストデータ入出力バンプtbDQ1b-kb、テストデータ入出力バンプtbDQ1c-kc、テストデータ入出力バンプtbDQ1d-kdを備える。これらのテストバンプのうち、テストデータ入出力バンプを除くテストバンプは、テスト信号入力部TINUに接続され、テストデータ入出力バンプは、それぞれチャネルchA~チャネルchDに接続される。また、チップC1は、図4の複数のテストパッドPadに対応する複数のテストパッドテストアドレスパッドtpa1~l、テストコマンドパッドtpcm1~m、テストチップセレクトパッドtpcs1、テストクロックパッドtpck、テストクロックイネーブルパッドtpcke1、テストデータ入出力パッドtpDQ1a~ka、テストデータ入出力パッドtpDQ1b-kb、テストデータ入出力パッドtpDQ1c-kc、テストデータ入出力パッドtpDQ1d-kdを備える。これらのテストパッドのうち、テストデータ入出力パッドを除くテストパッドは、テスト信号入力部TINUに接続され、テストデータ入出力パッドは、それぞれチャネルchA~チャネルchDに接続される。図6では、4つのチャネルchA~チャネルchDのうち、チャネルchAについて詳細な構成を示している。他のチャネルに関しても実質的に同一構成であり、以下チャネルchAについて詳細に説明する。ノーマルバンプ群nbAは、チャネルchAの制御信号入力端子として働くバンプであって、複数のノーマルアドレスバンプnba1a-la、複数のノーマルコマンドバンプnbcm1a-ma、ノーマルチップセレクトバンプnbcsa1、ノーマルクロックバンプnbcka、及びノーマルクロックイネーブルバンプnbckea1を含む。複数のノーマルアドレスバンプnba1a-laは、チップ外部から供給される複数のアドレス信号Addを受け取る。複数のノーマルコマンドバンプnbcm1a-maは、チップ外部から供給される複数のコマンド信号CMDを受け取る。ノーマルチップセレクトバンプnbcsa1は、チップ外部から供給されるチップセレクト信号CSコマンド信号CMDの一部を受け取る。ノーマルクロックバンプnbckaは、チップ外部から供給されるクロック信号CLKを受け取る。ノーマルクロックイネーブルバンプnbckea1は、チップ外部から供給されるクロックイネーブル信号CKEクロック信号CLKの一部を受け取る。また、ノーマルデータ入出力バンプnbDQ1a-naは、通常モードにおいて、チャネルchAのデータ入出力端子として働くバンプであり、書き込み動作時には、外部から供給される複数のデータDQライトデータを受け取り、読み出し動作時にはチャネルchAから出力される複数のデータDQリードデータを受け取る。複数のテストバンプは、チップC1のテスト信号入出力端子として働くバンプであって、複数のテストアドレスバンプtba1~l、複数のテストコマンドバンプtbcm1~m、テストチップセレクトバンプtbcs1、テストクロックバンプtbck、及びテストクロックイネーブルバンプtbcke1を含む。複数のテストアドレスバンプtba1~lは、チップ外部から供給される複数のテストアドレス信号tAddを受け取る。複数のテストコマンドバンプtbcm1~mは、チップ外部から供給される複数のテストコマンド信号tCMDを受け取る。テストチップセレクトバンプtbcs1は、チップ外部から供給されるテストチップセレクト信号tCSを受け取る。テストクロックバンプtbckは、チップ外部から供給されるテストクロック信号tCLKを受け取る。テストクロックイネーブルバンプtbcke1は、チップ外部から供給されるテストクロックイネーブル信号tCKEを受け取る。また、テストデータ入出力バンプtbDQ1a~kaは、テストモードにおいて、チャネルchAのデータ入出力端子として働くバンプであり、書き込み動作時においては、外部から供給される複数のテストデータtDQテストライトデータを受け取り、読み出し動作時にはチャネルchAから出力されるテストデータtDQテストリードデータを受け取る。好ましくは、チャネルchAに対応する複数のテストデータ入出力バンプtbDQ1a~kaの数kは、複数チャネルchAに対応するノーマルデータ入出力バンプnbDQ1a-naの数nよりも少ないk<n。複数のテストパッドは、複数のテストバンプと同様に、チップC1のテスト信号入出力端子として働くパッドであって、複数のテストアドレスパッドtpa1~l、複数のテストコマンドパッドtpcm1~m、テストチップセレクトパッドtpcs1、テストクロックパッドtpck、及びテストクロックイネーブルパッドtpcke1を含む。複数のテストアドレスパッドtpa1~lは、チップ外部から供給される複数のテストアドレス信号tAddを受け取る。複数のテストコマンドパッドtpcm1~mは、チップ外部から供給される複数のテストコマンド信号tCMDを受け取る。テストチップセレクトパッドtpcs1は、チップ外部から供給されるテストチップセレクト信号tCSを受け取る。テストクロックパッドtpckは、チップ外部から供給されるテストクロック信号tCLKを受け取る。テストクロックイネーブルパッドtpcke1は、チップ外部から供給されるテストクロックイネーブル信号tCKEを受け取る。また、テストデータ入出力パッドtpDQ1a~kaは、テストモードにおいて、チャネルchAのデータ入出力端子として働くバンプであり、書き込み動作時においては、外部から供給される複数のテストデータtDQテストライトデータを受け取り、読み出し動作時にはチャネルchAから出力されるテストデータtDQテストリードデータを受け取る。好ましくは、チャネルchAに対応する複数のテストデータ入出力バンプtbDQ1a~kaの数kは、複数チャネルchAに対応するノーマルデータ入出力バンプnbDQ1a-naの数nよりも少ないk<n。このように、チップC1には複数のテストバンプと複数のテストパッドとの2種類のテスト信号入力端子が設けられている。複数のテストバンプは、例えば、チップC1~C4をチップC0と積層した後、即ち、複数のテストパッドに外部から直接テスト装置等のプローブを接触させることができないときに、チップC1~C4のテスト信号入出力端子として用いることができる。上述のとおり、複数のテストバンプは、図1に示す貫通電極TSVDAに対応しているので、複数のテストバンプを備えることで、チップC0と積層した後でも、外部から直接チップC1~C4にアクセスすることが可能となる。次に、テスト信号入力部TINUの構成について説明する。テスト信号入力部TINUは、チップC1に供給されたテスト信号を各チャネルに共通に供給する部分である。テスト信号入力部TINUは、3個のテスト入力バッファ部tBUa、テスト入力バッファ部tBUcm/cs、及びテスト入力バッファ部tBUck/ckeを含む。テスト入力バッファ部tBUaは、各々の入力ノードが、複数のテストアドレスバンプtba1~lのうちの対応する1つと複数のテストアドレスパッドtpa1~lのうちの対応する1つとの接続ノードt1N11~lに共通に接続された複数のテストアドレス入力バッファを含む。テスト入力バッファ部tBUcm/csは、各々の入力ノードが、複数のテストコマンドバンプtbcm1~m及びテストチップセレクトバンプtbcs1のうちの対応する1つと複数のテストコマンドパッドtpcm1~m及びテストチップセレクトパッドtpcs1との接続ノードt2N11~m1に共通に接続された複数のテストコマンド入力バッファを含む。テスト入力バッファ部tBUck/ckeは、各々の入力ノードが、テストクロックバンプtbck及びテストクロックイネーブルバンプtbcke1のうちの対応する1つとテストクロックバンプtbck及びテストクロックイネーブルバンプtbcke1との接続ノードt3N11~2に共通に接続された2つのテストクロック入力バッファを含む。このように、本実施例のテスト信号入力部TINUは、各々1つのテストバンプと1つのテストパッドとを含む複数のテスト入力端子ペアに対応して設けられた複数のテスト入力バッファを含み、これら複数のテスト入力バッファの入力ノードが、対応するテスト入力端子ペアに含まれるテストバンプ及びテストパッドと共通に接続されている。言い換えれば、複数のテスト入力端子ペアに含まれる1つのテストバンプと1つのテストパッドとは、チップ内の配線により互いに接続されており、このチップ内配線上のノードが対応するテスト入力バッファの入力ノードに接続されている。一方、複数のテストテスト入力バッファの出力ノードは、4つのチャネルに共通に接続されている。続いて、チャネルchAの内部構成について説明する。なお、チャネルchB~チャネルchDについては、チャネルchAと同一構成であるので、その説明を適宜省略する。チャネルchAは、3個のノーマル入力バッファ部nBUa、ノーマル入力バッファ部nBUcm/cs、ノーマル入力バッファ部nBUck/cke、4個のスイッチ回路部SWU21~スイッチ回路部SWU24、アクセス制御回路41、メモリセルアレイ42、データ入出力回路43、ノーマルデータ入出力バッファ部nBUDQ、及びテストデータ入出力バッファ部tbBUDQを備える。チャネルchB~チャネルchDについても、これら各回路を備える。ノーマル入力バッファ部nBUaは、各々の入力ノードが、複数のノーマルアドレスバンプnba1a-laのうちの対応する1つに接続された複数のノーマルアドレス入力バッファを含む。ノーマル入力バッファ部nBUcm/csは、各々の入力ノードが、複数のノーマルコマンドバンプnbcm1a-ma及びノーマルチップセレクトバンプnbcsa1のうちの対応する1つに接続された複数のノーマルコマンド入力バッファを含む。ノーマル入力バッファ部nBUck/ckeは、各々の入力ノードが、ノーマルクロックバンプnbcka及びテストクロックイネーブルバンプtbckea1のうちの対応する1つに接続された2つのノーマルクロック入力バッファを含む。スイッチ回路部SWU21~スイッチ回路部SWU23は、ノーマル入力バッファ部nBUa,nBUcm/cs,nBUck/ckeの出力ノードとテスト入力バッファ部tBUa,tBUcm/cs,tBUck/ckeの出力ノードとに接続され、制御信号又はテスト信号のいずれか一方をアクセス制御回路41に供給する。具体的には、スイッチ回路部SWU21は、それぞれが、ノーマル入力バッファ部nBUaの複数のノーマルアドレス入力バッファのうちの対応する1つの出力ノードとテスト入力バッファ部tBUaの複数のテストアドレス入力バッファのうちの対応する1つの出力ノード接続ノードt1N21~lとに接続され、それぞれアドレス信号Add制御信号のうちの対応する1つ又はテストアドレス信号tAddテスト信号のうちの対応する1つのいずれか一方を、出力ノードからアクセス制御回路41に供給する複数のスイッチ回路を含む。スイッチ回路部SWU22は、それぞれが、ノーマル入力バッファ部nBUcm/csの複数のノーマルコマンド入力バッファのうちの対応する1つの出力ノードとテスト入力バッファ部tBUcm/csの複数のテストコマンド入力バッファのうちの対応する1つの出力ノード接続ノードt2N21~m1とに接続され、それぞれ、コマンド信号CMD及びチップセレクト信号CS制御信号のうちの対応する1つ又はテストコマンド信号tCMDテスト信号及びテストチップセレクト信号tCSのうちの対応する1つのいずれか一方を、出力ノードからアクセス制御回路41に供給する複数のスイッチ回路を含む。スイッチ回路部SWU23は、それぞれが、ノーマル入力バッファ部nBUck/ckeの2つのノーマルクロック入力バッファのうちの対応する1つの出力ノードとテスト入力バッファ部tBUck/ckeの2つのテストクロック入力バッファのうちの対応する1つの出力ノード接続ノードt3N21~2とに接続され、それぞれ、クロック信号CLK及びクロックイネーブル信号CKEのうちの対応する1つ制御信号又はテストクロック信号tCLK及びテストクロックイネーブル信号tCKEのうちの対応する1つテスト信号のいずれか一方を、出力ノードからアクセス制御回路41に供給する。なお図6には図示していないが、これらスイッチ回路部SWU21~スイッチ回路部SWU23は、テストイネーブル信号によって制御される構成とする。例えば、アクセス制御回路41が、所定のテストコマンドと所定テストアドレスの組み合せに応じてテストイネーブル信号を活性化することができる。アクセス制御回路41は、チップC1の外部からスイッチ回路部SWU21~スイッチ回路部SWU23を介して供給された制御信号又はテスト信号に応じて、チップC1内部の各種動作、例えばリード動作、ライト動作、リフレッシュ動作などの各種動作を制御する回路である。メモリセルアレイ42は、複数のメモリセルMCを含む。アクセス制御回路41は、コマンド信号CMD及びチップセレクト信号CS又はテストコマンド信号tCMD及びテストチップセレクト信号tCS、及びアドレス信号Add又はテストアドレス信号tAddに応じてメモリセルMCにアクセスし、リード動作ではメモリセルMCが記憶するリードデータをデータ入出力回路43に対して出力させる。また、ライト動作ではデータ入出力回路43が出力するライトデータをメモリセルMCに記憶させる。データ入出力回路43は、クロック信号CLK又はテストクロック信号tCLKに応じて動作し、リード動作時にはメモリセルアレイ42から受け取ったリードデータを、データ入出力部を介してメモリチップ外部に出力し、ライト動作時にはデータ入出力部を介してチップ外部から供給されたライトデータをメモリセルアレイ42に供給する。チャネルchAはデータ入出力部として、スイッチ回路部SWU24,ノーマルデータ入出力バッファ部nBUDQ、及びテストデータ入出力バッファ部tBUDQを備える。ノーマルデータ入出力バッファ部nBUDQは、複数のノーマルデータ入力バッファnBIDQ1a-naと複数のノーマルデータ出力バッファnBODQ1a-naとを含む。以下では、ノーマルデータ入力バッファnBIDQ1a-naの1つと複数のノーマルデータ出力バッファnBODQ1a-naのうちの対応する1つとをまとめてノーマルデータ入出力バッファとも呼ぶ。1つのノーマルデータ入出力バッファ内において、ノーマルデータ入力バッファnBIDQの入力ノードとノーマルデータ出力バッファnBODQの出力ノードが共通に接続され、このノードをノーマルデータ入出力バッファの第1の接続ノードnBN11a-naとする。また、1つのノーマルデータ入出力バッファ内において、ノーマルデータ入力バッファnBIDQの出力ノードとノーマルデータ出力バッファnBODQの入力ノードが共通に接続され、このノードをノーマルデータ入出力バッファの第2の接続ノードnBN21a-naとする。ノーマルデータ入出力バッファ部nBUDQの複数のノーマルデータ入出力バッファの第1の接続ノードnBN11a-naは、複数のノーマルデータ入出力バンプnbDQ1a-naに対応して接続され、第2の接続ノードnBN2は、スイッチ回路部SWU24に接続される。テストデータ入出力バッファ部tBUDQは、複数のテストデータ入力バッファtBIDQ1a~kaと複数のテストデータ出力バッファtBODQ1a~kaとを含む。以下では、テストデータ入力バッファtBIDQ1a~kaの1つと複数のテストデータ出力バッファtBODQ1a~kaのうちの対応する1つとをまとめてテストデータ入出力バッファとも呼ぶ。1つのテストデータ入出力バッファ内において、テストデータ入力バッファtBIDQの入力ノードとテストデータ出力バッファtBODQの出力ノードが共通に接続され、このノードをテストデータ入出力バッファの第1の接続ノードtBN11a~kaとする。また、1つのテストデータ入出力バッファ内において、テストデータ入力バッファtBIDQの出力ノードとテストデータ出力バッファtBODQの入力ノードが共通に接続され、このノードをテストデータ入出力バッファの第2の接続ノードtBN21a~kaとする。テストデータ入出力バッファ部tBUDQの複数のテストデータ入出力バッファのそれぞれの第1の接続ノードtBN1は、複数のテストデータ入出力バンプtbDQ1a~kaの対応する1つ及び複数のテストデータ入出力パッドtpDQ1a~kaの対応する1つに共通に接続され、第2の接続ノードtBN2は、スイッチ回路部SWU24に接続される。このように、本実施例のテストデータ入出力バッファ部tBUDQは、各々1つのテストデータ入出力バンプと1つのテストデータ入出力パッドとを含む複数のテストデータ入出力端子ペアに対応して設けられた複数のテストデータ入出力バッファを含み、これら複数のテストデータ入出力バッファの第1の接続ノードが、対応するテストデータ入出力端子ペアに含まれるテストデータ入出力バンプ及びテストデータ入出力パッドと共通に接続されている。言い換えれば、複数のテストデータ入出力端子ペアに含まれる1つのテストデータ入出力バンプと1つのテストデータ入出力パッドとは、チップ内の配線により接続されており、このチップ内配線上のノードが対応するテストデータ入出力バッファの第1の接続ノードに接続されている。尚、図6では、テストデータ入出力バッファ部tBUDQは、複数のテストデータ入力バッファtBIDQ1a~kaと複数のテストデータ出力バッファtBODQ1a~kaとの両方を含む構成を示したが、他の構成として、テストデータ入出力バッファ部tBUDQが、複数のテストデータ入力バッファtBIDQ1a~kaと複数のテストデータ出力バッファtBODQ1a~kaとのいずれか一方のみを含む構成とすることもできる。スイッチ回路部SWU24は、それぞれが、ノーマルデータ入出力バッファ部nBUDQの複数のノーマルデータ入出力バッファのうちの対応する1つの第2の接続ノードnBN2とテストデータ入出力バッファ部tBUDQの複数のテストデータ入出力バッファのうちの対応する1つの第2の接続ノードtBN2とに接続される複数のスイッチ回路を含む。スイッチ回路部SWU24に含まれる複数のスイッチ回路それぞれは、リード動作において、データ入出力回路43からの複数のリードデータのうちの対応する1つを受け取り、複数のノーマルデータ入出力バッファのうちの対応する1つ、又は、テストデータ入出力バッファ部tBUDQの複数のテストデータ入出力バッファのうちの対応する1つに供給する。また、スイッチ回路部SWU24に含まれる複数のスイッチ回路のそれぞれは、ライト動作において、複数のノーマルデータ入出力バッファのうちの対応する1つ、又は、テストデータ入出力バッファ部tBUDQの複数のテストデータ入出力バッファのうちの対応する1つから供給されるライトデータを受け取り、データ入出力回路43に対して供給する。チャネルchB~チャネルchD各々も、チャネルchAと同様の回路構成を有し、図6に示すようにテストデータ入出力パッドtpDQ1i~kii=b、c、d、ノーマルデータ入出力バンプnbDQ1i~nii=b、c、d、テストデータ入出力バンプtbDQ1i~kii=b、c、dを備えている。このように、各チャネルの入力側はテスト用信号を共有する構成となっているが、出力側は、テストデータ入出力パッド及びテストデータ入出力バンプがチャネル毎に独立した構成となっており、テストモードにおいて、テストリードデータの読み出し、テストライトデータの書き込みをチャネル毎に独立に行うことができる。次に、図6に示した複数のノーマルバンプ及び複数のテストバンプが、チップC0~C4を積層したときに貫通電極TSVを介してどのように接続されるかについて説明する。図7は、チップC0~C4を積層したときの、各チップ間の接続関係を示す図である。まず、複数のノーマルバンプの接続関係について、説明する。図7に示すように、チップC1~C4のそれぞれの、複数のノーマルアドレスバンプnba1i-lii=a,b、c、d、複数のノーマルコマンドバンプnbcm1i-mii=a,b、c、d、ノーマルクロックバンプnbckii=a,b、c、d、及び、ノーマルデータ入出力バンプnbDQ1i-nii=a,b、c、dは、それぞれ図2bに示した貫通電極TSVM1の型で互いに接続される。また、互いに接続されたノーマルバンプ各々は信号経路第1の制御信号経路を構成し、第1の制御信号経路各々は、SOCチップC0の制御回路に接続される。第1の制御信号経路各々は、アドレス信号Add、コマンド信号CMD、クロック信号CLK、及び、データDQをそれぞれ伝送する。また、チップC1~C4のそれぞれの、ノーマルチップセレクトバンプnbcsiji=a,b、c、d、j=1,2,3,4、及び、ノーマルクロックイネーブルバンプnbckeiji=a,b、c、d、j=1,2,3,4は、それぞれ図2bに示した貫通電極TSVM2の型で互いに接続される。また、互いに接続されたノーマルバンプ各々は信号経路第2の制御信号経路を構成し、第2の制御信号経路各々は、SOCチップC0の制御回路に接続される。第2の制御信号経路各々は、コマンド信号CMDの一部としてのチップセレクト信号CSiji=a,b、c、d、j=1,2,3,4及びクロック信号の一部としてのクロックイネーブル信号CKEiji=a,b、c、d、j=1,2,3,4をそれぞれ伝送する。この構成により、通常モード時には、チップC0~C4のそれぞれのチャネルchA~chDの各々に独立してチップセレクト信号CS及びクロックイネーブル信号CKEを供給することができる。次に、複数のテストバンプの接続について説明する。図7に示すように、チップC1~C4のそれぞれの、複数のテストアドレスバンプtba1~l、複数のテストコマンドバンプtbcm1~m、テストクロックバンプtbck、及び、テストデータ入出力バンプtbDQ1i-kii=a,b、c、dは、それぞれ図2bに示した貫通電極TSVM1の型で互いに接続される。また、互いに接続されたテストバンプ各々は信号経路第1のテスト信号経路を構成し、第1のテスト信号経路各々は、SOCチップC0の制御回路とは接続されず、SOCチップC0に形成された図2aに示す貫通電極TSVS2の型の貫通電極に接続される。第1のテスト信号経路各々は、テストアドレス信号tAdd、テストコマンド信号tCMD、テストクロック信号tCLK、及び、テストデータtDQをそれぞれ伝送する。また、チップC1~C4のそれぞれの、テストチップセレクトバンプtbcsjj=1,2,3,4、及び、複数のテストクロックイネーブルバンプtbckejj=1,2,3,4は、それぞれ図2bに示した貫通電極TSVM2の型で互いに接続される。また、互いに接続されたテストバンプ各々は信号経路第2のテスト信号経路を構成し、第2のテスト信号経路各々は、SOCチップC0の制御回路とは接続されず、SOCチップC0に形成された図2aに示す貫通電極TSVS2の型の貫通電極に接続される。第2のテスト信号経路各々は、テストコマンド信号tCMDの一部としてのテストチップセレクト信号tCSjj=1,2,3,4及びテストクロック信号tCLKの一部としてのテストクロックイネーブル信号tCKEjj=1,2,3,4をそれぞれ伝送する。この構成により、テストモード時には、チップC0~C4のそれぞれに独立してテストチップセレクト信号tCS及びテストクロックイネーブル信号tCKEを供給することができる。このように、テストパッドとテストバンプとが選択回路スイッチ回路部SWU21~スイッチ回路部SWU24の1つの入力ノードt1N21~l、t2N21~m1、t3N21~2、tBN21a~kaに、バッファテスト入力バッファ部tBUa、tBUcm/cs、tBUck/cke、テストデータ入出力バッファ部tBUDQを介して共通に接続される。この選択回路の1つの入力ノードを、第1の半導体チップチップC1内を伝達するテスト信号テストアドレス信号tAdd、テストコマンド信号tCMD,テストクロック信号tCLK、テストデータtDQに用いることができる。そのため、本発明によれば、チップC1をチップC0に積層する前と積層する後で別々のテスト信号用の配線を設ける必要はなくなり、積層用半導体装置の半導体チップにテスト端子を配置した際の半導体チップ内の配線の増加を抑制することができる。[第2の実施形態]続いて、第2の実施形態について説明する。第2の実施形態では、スイッチ回路部SWU21~スイッチ回路部SWU24と、テストバンプ及びテストバンプとの間に、スイッチ回路部を設け、テストバンプからのテスト信号とテストパッドからのテスト信号とを切り替える構成とした。図8は、第2の実施形態におけるチップC1の詳細を示すブロック図である。なお、図8において、図6と同一の部分には同一の符号を付し、その説明を適宜省略する。具体的には、第1の実施形態と比較して、第2の実施形態は以下の構成上の相違点を有する。テスト信号入力部TINUは、図6に示す、3個のテスト入力バッファ部tBUa、テスト入力バッファ部tBUcm/cs、及びテスト入力バッファ部tBUck/ckeに替えて、以下に説明するテスト入力バッファ部、スイッチ回路部を備える。すなわち、テスト信号入力部TINUは、4個のテスト入力バッファ部tbBUa、テスト入力バッファ部tpBUa、テスト入力バッファ部tbBUcm、及びテスト入力バッファ部tpBUcmを備える。また、テスト信号入力部TINUは、6個のテスト入力バッファtbBUcs、テスト入力バッファtpBUcs、テスト入力バッファtbBUck、テスト入力バッファtpBUck、テスト入力バッファtbBUcke、及びテスト入力バッファtpBUckeを備える。また、テスト信号入力部TINUは、3個のスイッチ回路部SWU11~スイッチ回路部SWU13を備える。テスト入力バッファ部tbBUaは、各々の入力ノードが、複数のテストアドレスバンプtba1~lのうちの対応する1つに接続された複数のテストアドレス入力バッファを含む。テスト入力バッファ部tpBUaは、各々の入力ノードが、複数のテストアドレスパッドtpa1~lのうちの対応する1つに接続された複数のテストアドレス入力バッファを含む。テスト入力バッファ部tbBUcmは、各々の入力ノードが、複数のテストコマンドバンプtbcm1~mのうちの対応する1つに接続された複数のテストコマンド入力バッファを含む。テスト入力バッファ部tpBUcmは、各々の入力ノードが、複数のテストコマンドパッドtpcm1~mのうちの対応する1つに接続された複数のテストコマンド入力バッファを含む。テスト入力バッファtbBUcsは、入力ノードが、テストチップセレクトバンプtbcs1に接続されたテストコマンド入力バッファである。テスト入力バッファtpBUcsは、入力ノードが、テストチップセレクトパッドtpcs1に接続されたテストコマンド入力バッファである。テスト入力バッファtbBUckは、入力ノードが、テストクロックバンプtbckに接続されたテストクロック入力バッファである。テスト入力バッファtpBUckは、入力ノードが、テストクロックパッドtpckに接続されたテストクロック入力バッファである。テスト入力バッファtbBUckeは、入力ノードが、テストクロックイネーブルバンプtbckeに接続されたテストクロック入力バッファである。テスト入力バッファtpBUckeは、入力ノードが、テストクロックイネーブルパッドtpckeに接続されたテストクロック入力バッファである。スイッチ回路部SWU11~スイッチ回路部SWU13は、テスト入力バッファ部またはテスト入力バッファの出力ノードに接続され、テストバンプまたはテストパッドに入力されるテスト信号のいずれか一方を後段のスイッチ回路部SWU21~スイッチ回路部SWU23に供給する。具体的には、スイッチ回路部SWU11は、それぞれが、テスト入力バッファ部tbBUaの複数のテストアドレス入力バッファのうちの対応する1つの出力ノードとテスト入力バッファ部tpBUaの複数のテストアドレス入力バッファのうちの対応する1つの出力ノードとに接続される。スイッチ回路部SWU11は、それぞれテストバンプから入力されるテストアドレス信号tAddテスト信号のうちの対応する1つ又はテストパッドから入力されるテストアドレス信号tAddのうちの対応する1つのいずれか一方を、出力ノード接続ノードt1N21~lからスイッチ回路部SWU11に供給する複数のスイッチ回路を含む。スイッチ回路部SWU12は、それぞれが、テスト入力バッファ部tbBUcmの複数のテストコマンド入力バッファのうちの対応する1つの出力ノードと、テスト入力バッファ部tpBUcmの複数のテストコマンド入力バッファのうちの対応する1つの出力ノードとに接続される。スイッチ回路部SWU12は、それぞれテストバンプから入力されるテストコマンド信号tCMDテスト信号のうちの対応する1つ又はテストパッドから入力されるテストコマンド信号tCMDのうちの対応する1つのいずれか一方を、出力ノード接続ノードt2N21~mからスイッチ回路部SWU22に供給する複数のスイッチ回路を含む。また、スイッチ回路部SWU12は、テスト入力バッファtbBUcsの出力ノードと、テスト入力バッファtpBUcsの出力ノードとに接続される。スイッチ回路部SWU12は、テストバンプから入力されるテストチップセレクト信号tCSテスト信号又はテストパッドから入力されるテストチップセレクト信号tCSのいずれか一方を、出力ノード接続ノードt2N2m1からスイッチ回路部SWU22に供給するスイッチ回路を含む。スイッチ回路部SWU13は、テスト入力バッファtbBUckの出力ノードとテスト入力バッファtpBUckの出力ノードとに接続され、テストバンプから入力されるテストクロック信号tCLKテスト信号又はテストパッドから入力されるテストクロック信号tCLKのいずれか一方を、出力ノード接続ノードt3N21からスイッチ回路部SWU23に供給する。また、スイッチ回路部SWU13は、テスト入力バッファtbBUckeの出力ノードとテスト入力バッファtpBUckeの出力ノードとに接続され、テストバンプから入力されるテストクロックイネーブル信号tCKEテスト信号又はテストパッドから入力されるテストクロックイネーブル信号tCKEのいずれか一方を、出力ノード接続ノードt3N22からスイッチ回路部SWU23に供給する。続いて、チャネルchAの内部構成について、図6に示すチャネルchAの内部構成との相違する部分について説明する。なお、チャネルchB~チャネルchDについては、チャネルchAと同一構成であるので、その説明を適宜省略する。チャネルchAはデータ入出力部として、テストデータ入出力バッファ部tBUDQに替えて、テストデータ入出力バッファ部tbBUDQ、テストデータ入出力バッファ部tpBUDQ、及びスイッチ回路部SWU14を備える。テストデータ入出力バッファ部tbBUDQは、複数のテストデータ入力バッファtbBIDQ1a~kaと複数のテストデータ出力バッファtbBODQ1a~kaとを含む。以下では、テストデータ入力バッファtbBIDQ1a~kaの1つと複数のテストデータ出力バッファtbBODQ1a~kaのうちの対応する1つとをまとめてテストデータ入出力バッファとも呼ぶ。1つのテストデータ入出力バッファ内において、テストデータ入力バッファtbBIDQの入力ノードとテストデータ出力バッファtbBODQの出力ノードが共通に接続され、このノードをテストデータ入出力バッファの第1の接続ノードtbBN11a~kaとする。また、1つのテストデータ入出力バッファ内において、テストデータ入力バッファtbBIDQの出力ノードとテストデータ出力バッファtbBODQの入力ノードが共通に接続され、このノードをテストデータ入出力バッファの第2の接続ノードtbBN21a~kaとする。テストデータ入出力バッファ部tbBUDQの複数のテストデータ入出力バッファのそれぞれの第1の接続ノードtbBN1は、複数のテストデータ入出力バンプtbDQ1a~kaの対応する1つに共通に接続され、第2の接続ノードtbBN2は、スイッチ回路部SWU14に接続される。このように、本実施例のテストデータ入出力バッファ部tbBUDQは、複数のテストデータ入出力バンプに対応して設けられた複数のテストデータ入出力バッファを含み、これら複数のテストデータ入出力バッファの第1の接続ノードが、対応するテストデータ入出力バンプと共通に接続されている。テストデータ入出力バッファ部tpBUDQは、複数のテストデータ入力バッファtpBIDQ1a~kaと複数のテストデータ出力バッファtpBODQ1a~kaとを含む。以下では、テストデータ入力バッファtpBIDQ1a~kaの1つと複数のテストデータ出力バッファtpBODQ1a~kaのうちの対応する1つとをまとめてテストデータ入出力バッファとも呼ぶ。1つのテストデータ入出力バッファ内において、テストデータ入力バッファtpBIDQの入力ノードとテストデータ出力バッファtpBODQの出力ノードが共通に接続され、このノードをテストデータ入出力バッファの第1の接続ノードtpBN11a~kaとする。また、1つのテストデータ入出力バッファ内において、テストデータ入力バッファtpBIDQの出力ノードとテストデータ出力バッファtpBODQの入力ノードが共通に接続され、このノードをテストデータ入出力バッファの第2の接続ノードtpBN21a~kaとする。テストデータ入出力バッファ部tpBUDQの複数のテストデータ入出力バッファのそれぞれの第1の接続ノードtpBN1は、複数のテストデータ入出力パッドtpDQ1a~kaの対応する1つに共通に接続され、第2の接続ノードtpBN2は、スイッチ回路部SWU14に接続される。このように、本実施例のテストデータ入出力バッファ部tpBUDQは、複数のテストデータ入出力パッドに対応して設けられた複数のテストデータ入出力バッファを含み、これら複数のテストデータ入出力バッファの第1の接続ノードが、対応するテストデータ入出力パッドと共通に接続されている。言い換えれば、複数のテストデータ入出力端子ペアに含まれる1つのテストデータ入出力バンプと1つのテストデータ入出力パッドとは、第1の実施形態とは相違して、チップ内の配線により接続されることなく、それぞれの対応するテストデータ入出力バッファの第1の接続ノードに接続されている。スイッチ回路部SWU14は、それぞれが、テストデータ入出力バッファ部tbBUDQの複数のノーマルデータ入出力バッファのうちの対応する1つの第2の接続ノードtbBN2とテストデータ入出力バッファ部tpBUDQの複数のテストデータ入出力バッファのうちの対応する1つの第2の接続ノードtpBN2とに接続される複数のスイッチ回路を含む。スイッチ回路部SWU14に含まれる複数のスイッチ回路それぞれは、リード動作において、データ入出力回路43からの複数のリードデータのうちの対応する1つをスイッチ回路部SWU24を介して受け取り、テストデータ入出力バッファ部tbBUDQの複数のテストデータ入出力バッファのうちの対応する1つ、又は、テストデータ入出力バッファ部tpBUDQの複数のテストデータ入出力バッファのうちの対応する1つに供給する。また、スイッチ回路部SWU14に含まれる複数のスイッチ回路のそれぞれは、ライト動作において、テストデータ入出力バッファ部tbBUDQの複数のテストデータ入出力バッファのうちの対応する1つ、又は、テストデータ入出力バッファ部tpBUDQの複数のテストデータ入出力バッファのうちの対応する1つから供給されるライトデータを受け取り、スイッチ回路部SWU24を介してデータ入出力回路43に対して供給する。チャネルchB~チャネルchD各々も、チャネルchAと同様、テストデータ入出力バンプtbDQ1i~kii=b、c、dに対応するテストデータ入出力バッファ部tbBUDQ、テストデータ入出力パッドtpDQ1i~kii=b、c、dに対応するテストデータ入出力バッファ部tpBUDQ、及びスイッチ回路部SWU14を備えている。第2の実施形態では、例えばチップC1~チップC4のチップC0への積層後のテスト時において、チャネル内のテストパッドにチャネル内の回路あるいは配線などからノイズが印加されて誤った電圧が印加された場合でも、テストパッドをスイッチ回路部SWU11~スイッチ回路部SWU14により各チャネルの内部回路から電気的に切り離すことができるため、誤ってテスト動作することを抑制できる。また、第1の実施形態または第2の実施形態において、各チップの各チャネルにおいてリード動作、ライト動作等を独立にテストすることが可能となる。例えば、テスト装置からテスト信号のうち、テストアドレス信号tAdd、テストコマンド信号tCMD、テストクロック信号tCLK、及び、テストデータtDQを、図2bに示した貫通電極TSVM1の型で互いに接続される第1のテスト信号経路に供給する。また、テスト装置からテスト信号のうち、テストチップセレクト信号tCSjj=1~2,3,4及びテストクロック信号tCLKの一部としてのテストクロックイネーブル信号tCKEjj=1,2,3,4を、それぞれ図2bに示した貫通電極TSVM2の型で互いに接続される第2のテスト信号経路テスト信号経路のうち、チップC1~チップC4のうち1チップの選択に係るテスト信号が伝達されるテスト信号経路に供給する。これにより、積層型半導体装置10において、チップC1~チップC4のいずれかのチップにおいて、チャネルchA~チャネルchDをそれぞれ選択状態にし、例えばテストデータtDQをチャネル間で独立に入出力して、ライトテストまたはリードテストを行うことができる。本願の技術思想は、メモリ機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。例えば、本実施形態では、貫通電極TSVにより信号経路を構成し、各チップ間を接続する例について説明したが、貫通電極TSVを用いず、ワイヤーボンディング技術によりチップ間を接続する場合についても本願は有効である。図9は、ワイヤーボンディング技術を用いてチップを接続した積層型半導体装置10bの概略構成を示す断面図である。図9において、図1と同様の部分については同じ符号を付し、その説明を省略する。図9に示すように、チップC0における制御回路は、ボンディングワイヤBWNW0により入力端子91図1におけるバンプ電極13に相当するが、パッケージ基板11の再配線層図9において不図示に接続される。この入力端子91には、外部装置から外部接続端子TEを介して制御信号が供給される。また、チップC0の上に積層されたチップC1の入力端子93図1におけるノーマル用のバンプ電極13に相当するは、ボンディングワイヤBWNWにより、チップC0における制御回路の出力端子92に接続される。このチップC1の入力端子93には、チップC0における制御回路から制御信号例えば、第1の実施形態におけるコマンド信号CMDが供給される。また、チップC1の入力端子94図1におけるテスト用のバンプ電極13に相当するは、ボンディングワイヤBWDAにより、パッケージ基板11の再配線層に接続される。この入力端子94には、外部装置から外部接続端子TEを介してテスト信号が供給される。このように、第1の実施形態においてチップの積層後のテスト時に用いるテスト信号経路は、一群の貫通電極TSVから構成されるテスト信号経路であったが、本例ではボンディングワイヤBWDAにより構成されるテスト信号経路である。つまり、本発明は、貫通電極を使用した積層型半導体装置のみでなく、ボンディングワイヤ技術を使用した積層型半導体装置にも適用可能である。"