上表面および下表面を有し、複数の基板ユニットおよび前記複数の基板ユニットの間にある複数の分割ラインを備えるマザー基板を提供するステップ、前記複数の基板ユニットの上に複数のチップを設置するステップ、前記マザー基板の上表面に、前記複数の基板ユニットおよび前記複数の分割ラインを連続被覆する封止体を形成するステップ、前記マザー基板の下表面に、前記複数の分割ラインに沿って、少なくとも前記マザー基板を貫通する複数の半切断溝を形成するステップ、前記マザー基板の下表面と前記半切断溝とに第一電磁遮蔽層をパターン化形成するステップ、前記複数の分割ラインに沿って前記封止体を個片化分割し、前記複数の基板ユニットを複数の半導体パッケージに分離するステップ、及び、前記複数の半導体パッケージの封止体の頂面と複数の分割側面とに第二電磁遮蔽層を形成するステップを含み、前記マザー基板を提供するステップにおいて、前記マザー基板の下表面に位置する基板ユニットの角隅に接地連結の位置合わせマークを形成し、前記第一電磁遮蔽層は、前記位置合わせマークを被覆連結し、前記第二電磁遮蔽層は前記第一電磁遮蔽層と連結することを特徴とする半導体実装方法。前記位置合わせマークは、三角形であり、一つの基板ユニットに一つのみが形成されることを特徴とする請求項1記載の半導体実装方法。前記第一電磁遮蔽層は、前記位置合わせマークを完全に被覆し、前記位置合わせマークに一致する形状で前記マザー基板の下表面に形成されることを特徴とする請求項1記載の半導体実装方法。前記第一電磁遮蔽層をパターン化形成ステップの後かつ前記封止体の個片化分割ステップの前、前記マザー基板の下表面に前記第一電磁遮蔽層に被覆されない複数の外接パッドを設置し、前記複数の外接パッドに複数のボンディングボールを設置することを特徴とする請求項1記載の半導体実装方法。前記半切断溝群の側辺に位置する前記第一電磁遮蔽層を保留するように、前記封止体が個片化分割される切断間隙を対応する半切断溝の幅から前記第一電磁遮蔽層の二倍の厚みを引いた値より小さくすることを特徴とする請求項1~4いずれか一項に記載の半導体実装方法。前記半切断溝群の深さは、前記マザー基板の厚みと同じまたは前記マザー基板の厚みより大きく、前記封止体の厚みより小さいことを特徴とする請求項5記載の半導体実装方法。上表面および下表面を有し、複数の基板ユニットを備えるマザー基板と、前記基板ユニットの上に設置されるチップと、前記マザー基板の上表面に形成され、前記基板ユニットを被覆する封止体と、前記マザー基板の下表面に位置する基板ユニットの角隅に形成される接地連結の位置合わせマークを被覆連結するように、前記マザー基板の下表面にパターン化形成される第一電磁遮蔽層と、前記封止体の頂面と複数の分割側面とに形成され、前記第一電磁遮蔽層に連結される第二電磁遮蔽層と、を備え、前記マザー基板の下表面の側辺は、半切断溝の側辺であり、前記第一電磁遮蔽層は、前記半切断溝の側辺に形成されることを特徴とする半導体パッケージ。前記位置合わせマークは、三角形であり、一つの基板ユニットに一つのみが形成されることを特徴とする請求項7記載の半導体パッケージ。前記第一電磁遮蔽層は、前記位置合わせマークを完全に被覆し、前記位置合わせマークに一致する形状で前記マザー基板の下表面に形成されることを特徴とする請求項7記載の半導体パッケージ。前記マザー基板の下表面に、前記第一電磁遮蔽層に被覆されない複数の外接パッドが設置され、前記複数の外接パッドに複数のボンディングボールが設置されることを特徴とする請求項7~9いずれか一項に記載の半導体パッケージ。上記問題を解決するため、本発明の主な目的は、マザー基板の接地連結構造と厚みを変える必要が無い半導体パッケージ及びその実装方法を提供することである。本発明のもう1つの目的は、より優れる側面電磁遮蔽効果を有し、両面電磁遮蔽層を形成した半導体パッケージ及びその実装方法を提供することである。上述目的を達するため、本発明による半導体実装方法は、以下のステップを含む。上表面および下表面を有し、複数の基板ユニットおよび複数の基板ユニットの間における複数の分割ラインを備えるマザー基板を提供し、下表面に位置する基板ユニットの角隅に接地連結の位置合わせマークを形成するステップ。基板ユニットの上に複数のチップを設置するステップ。マザー基板の上表面に封止体を形成して複数の基板ユニットと複数の分割ラインとを連続被覆するステップ。マザー基板の下表面に、複数の分割ラインに沿って、少なくともマザー基板を貫通する複数の半切断溝を形成するステップ。位置合わせマークを被覆連結するように、マザー基板の下表面と半切断溝とに第一電磁遮蔽層をパターン化形成するステップ。複数の分割ラインに沿って封止体を個片化分割して複数の基板ユニットを複数の半導体パッケージに分離するステップ。個片化分離した半導体パッケージの封止体の頂面と複数の分割側面とに、第一電磁遮蔽層と連結する第二電磁遮蔽層を形成するステップ。本発明はさらに上述実装方法により製造し得た半導体パッケージを開示する。上述半導体実装方法において、位置合わせマークは、三角形であり、一つの基板ユニットに一つのみが形成される。上述半導体実装方法において、第一電磁遮蔽層は、位置合わせマークを完全に被覆し、位置合わせマークに一致する形状でマザー基板の下表面に形成される。上述半導体実装方法において、マザー基板の下表面に複数の外接パッドを設置する。複数の外接パッドは第一電磁遮蔽層に被覆されない。半導体実装方法は、上述第一電磁遮蔽層のパターン化形成ステップの後かつ上述封止体の個片化分割ステップの前、複数の外接パッドに複数のボンディングボールを設置するステップを含んでよい。上述半導体実装方法において、上述封止体個片化分割の切断間隙は、対応する半切断溝の幅から第一電磁遮蔽層の二倍の厚みを引いた値より小さく、即ち半切断溝の側辺に位置する第一電磁遮蔽層を保留する。上述半導体実装方法において、半切断溝の深さはマザー基板の厚みと同じまたはマザー基板の厚みより大きく、封止体の厚みより小さい。上述技術により、本発明による半導体パッケージ及びその実装方法は以下の利点と効果とを有する。一、本発明による半導体パッケージは、マザー基板の下表面に形成された半切断溝、半切断溝内で連結される第一電磁遮蔽層と第二電磁遮蔽層、および第一電磁遮蔽層に被覆されるマザー基板の位置合わせマークを備える。これにより、マザー基板の接地連結構造と厚みを変える必要が無い。二、マザー基板の下表面に形成された半切断溝、及び両面形成した第一電磁遮蔽層と第二電磁遮蔽層とは半切断溝内で連結することにより、より優れる側面電磁遮蔽効果を有する。以下、本発明による半導体パッケージ及びその実装方法を図面に基づいて説明する。しかしながら、図面においては、本発明の基本構成や実施方法を示す概略図であり、本発明に係る要素と構成だけを示し、実際に実施する部材の数、外形、寸法を一定の比率で記載するものではなく、説明の便宜及び明確性のために簡略または誇張されておる。一方、実際に使われる数、外形、寸法は様々な設計に応じ、部材の配置はより複雑になる可能性がある。第一実施例本発明の第一実施例による半導体パッケージ及びその実装方法を、例を挙げて図3A~3Iに示す各ステップを示す断面図で説明し、各ステップについては以下に詳細に説明する。先ず、図3Aと図4に示すように、マザー基板210を提供し、マザー基板210は上表面211と下表面212とを有する。マザー基板210は、棒状印刷回路基板または棒状軟性回路基板であり、内部には単層または多層の線路構造を有する。上表面211はチップ設置に用いられ、下表面212は半導体パッケージの外接表面マウンティングの表面である。下表面212にマトリクス状に配列される複数の外接パッド216を設置する。マザー基板210は、複数の基板ユニット213および複数の基板ユニット213の間における複数の分割ライン214を備える。基板ユニット213は半導体パッケージのチップキャリアとして使用され、個片化分割工程において分割ライン214は所定除去区域である。下表面212に位置する基板ユニット213の角隅に接地連結の位置合わせマーク215を形成し、位置合わせマーク215は表面マウンティング時に外接パッド216の位置確認または修正として使用される。製造上において、位置合わせマーク215と外接パッド216とは同一線路層に形成される。位置合わせマーク215の接地連結は、一般の基板設計によりメッキ線或は又は基板ユニット内部の既存スルーホールを介して基板内部の接地層または接地パッドに連結し、かつ位置合わせマーク215の表面上にメッキ層、例えばNi/Au図示せず層を形成する。図4に示すように、位置合わせマーク215は、三角形であればより好ましい、一つの基板ユニット213に一つのみが形成される。即ち各基板ユニット213は一つの位置合わせマーク215のみを有し、かつ位置合わせマーク215の位置が固定される。よって、位置合わせマーク215は、テストまたは表面マウンティング過程において第一端子Pin1の位置合わせに使用され、外接パッド216或は外接端子の配列順序と表面マウンティング方向とを確定することができる。そして、チップ設置ステップを実施する。図3Bに示すように、基板ユニット213の上に複数のチップ220を設置し、ダイアタッチ材を利用してチップ220をマザー基板210の上表面211に貼り付ける。本実施例において、チップ220と基板ユニット213とをワイヤボンディングで電気接続し、チップ設置ステップの後にワイヤボンディングで形成した複数のボンディングワイヤ222を利用してチップ220に位置するボンディングパッド221と基板ユニット213とを接続する。他の実施例において、チップと基板ユニットとの間の電気接続は、フリップチップ接続またはシリコンスルーホールの導電柱接続であってもよく、チップ設置ステップの過程において、チップ220の突起または導電柱を基板ユニット213に結合させる。また、チップ220は半導体ウエハーから個片化分割されたものであり、内部には様々な集積回路或は光主動素子、例えばASICApplicationSpecificIntegratedCircuit、メモリ或はロジック素子を有する。また、各基板ユニット213の上に一つのチップを設置すると限らず、機能、サイズが同様または異なる複数のチップを設置し、マルチチップ実装またはシステム実装をしてもよい。そして、封止ステップを実施する。図3Cに示すように、マザー基板210の上表面211に封止体230を形成して基板ユニット213と分割ライン214とを連続被覆する。封止体230は、モールド成形からなるものであり、例えば移送成形モールド或は圧縮成形モールドにより形成される。封止ステップはいわゆるモールドアレイプロセスMoldArrayProcess、MAPである。封止体230の材質は、無機充填材と顔料を含む電気絶縁性熱硬化樹脂であり、一般にモールド成形の封止体のEMCEpoxyMoldingCompoundである。印刷または他の方式に比べ、モールド成形した封止体230は平坦度が比較的高い頂面231を有する。そして、封止体230成形した後に半切断ステップを実施する。切り深さは封止体230とマザー基板210との合計厚みの二分の一を超えない。図3Dに示すように、ダイシング工具271を利用しマザー基板210の下表面212から複数の半切断溝240を形成する。半切断溝240は、分割ライン214に沿って形成され、かつ少なくともマザー基板210を貫通する。半切断溝240の深さは、マザー基板210の厚みより小さくならなくてよく、封止体230の厚みより小さく、封止体230とマザー基板210との合計厚みの二分の一以下である。よって、上述半切断ステップの後から個片化分割ステップの前まで、チップ220は封止体230に密封されて分散しない。なお、半切断ステップにおいて形成された半切断溝240の幅Wは分割ライン214の幅より大きい。そして、図3Eと3Fに示すように、位置合わせマーク215を被覆連結するようにマザー基板210の下表面212に第一電磁遮蔽層251をパターン化形成し、第一電磁遮蔽層251はさらに半切断溝240内に形成される。図3Eに示すように、フォトレジスト層280は、下表面212に予め形成され、露光と現像された後に下表面212の外接パッド216を被覆し、位置合わせマーク215を露出させる。或は、カバーで外接パッド216を被覆し、マザー基板210の下表面212に設置された外接パッド216が第一電磁遮蔽層251に被覆されないようにする。そして、図3Fに示すように、フォトレジスト層280またはカバーの被覆範囲以外の表面に、第一電磁遮蔽層251をパターン化形成し、その後、フォトレジスト層280またはカバーを除去する。第一電磁遮蔽層251は、耐EMI金属であり、スパッタ、蒸着、化学メッキ、物理気相成長、印刷或はスプレーなどの方式を利用して形成されることができる。第一電磁遮蔽層251は、さらに伸びて半切断溝240の側辺241を被覆する。それにより、基板ユニット213の核心層が露出することを避け及び側方向の電磁遮蔽効果をあげることができる。図6に示すように、第一電磁遮蔽層251は、位置合わせマーク215を完全に被覆し、位置合わせマーク215に一致する形状で下表面212に形成されることが好ましい。これにより、位置合わせマーク215の位置合わせ効果を保留することができる。本実施例において、上述第一電磁遮蔽層251のパターン化形成ステップの後かつ個片化分割ステップの前、実装方法はさらにボール設置ステップを含む。図3Gに示すように、外接パッド216に複数のボンディングボール260を設置し、ボールプレースメントballplacement法及びリフロー法、或は、ボンディング材印刷法及びリフロー法を利用しボンディングボール260を外接パッド216の上に結合させる。ボンディングボール260は、半導体パッケージが表面マウンティングする時の外接端子として使用される。そして、個片化分割ステップを実施する。図3Gと3Hに示すように、ダイシング工具272を利用して分割ライン214を沿って封止体230を個片化分割し、基板ユニット213を複数の半導体パッケージに分離させる。ここで、切断幅はダイシング工具272の切り幅より小さく、分割ライン214の幅に等しい。より好ましい場合、図3H、3Eおよび3Fを参照し、上述個片化分割された封止体の切断間隙Sは、対応する半切断溝240の幅Wから第一電磁遮蔽層251二倍の厚み2Tを引いた値より小さい。これにより、半切断溝240の側辺241に位置する第一電磁遮蔽層251を保留することができる。本ステップにおいて、分割された封止体230は複数の分割側面232を有する。最後に、図3Iに示すように、分割された半導体パッケージの封止体230の頂面231と分割側面232とに第二電磁遮蔽層252を形成し、第二電磁遮蔽層252はさらに半切断溝240の側辺241で第一電磁遮蔽層251と連結する。第二電磁遮蔽層252は、第一電磁遮蔽層251と同様な材質及び形成方法で形成され、第一電磁遮蔽層251を経由して位置合わせマーク215に連結され、接地連結する。第一電磁遮蔽層251と第二電磁遮蔽層252との組合は、チップ220により優れる電磁遮蔽効果を提供することができる。マザー基板210の接地連結構造と厚みを特別設計する或は変える必要が無く、実装過程において図3Dに示す半切断ステップから図3Hに示す個片化分割ステップまで、封止体230は依然有効にチップを搭載することができる。図5と図6に示すように、上述半導体実装方法により製造し得た半導体パッケージは、主に基板ユニット213、チップ220、封止体230、第一電磁遮蔽層251及び第二電磁遮蔽層252を備える。チップ220は基板ユニット213の上に設置され、封止体230はマザー基板210の上表面211に形成されて基板ユニット213を被覆し、半切断溝240の側辺241は下表面212の側辺からなる。位置合わせマーク215を被覆連結するように下表面212に第一電磁遮蔽層251をパターン化形成し、第一電磁遮蔽層251はさらに半切断溝240の側辺241に形成される。第二電磁遮蔽層252は封止体230の頂面231と分割側面232とに形成され、さらに第一電磁遮蔽層251に連結する。より好ましい場合、第一電磁遮蔽層251は位置合わせマーク215を完全に被覆し、位置合わせマーク215に一致する形状で下表面212に形成される。よって、半導体パッケージは優れる側面電磁遮蔽効果を得る。第二実施例本発明の第二実施例において、もう一種の半導体パッケージを開示し、これは第一実施例と同様なステップ、方法で製造し得たものである。図7に示すように、第二実施例による半導体パッケージは、主に基板ユニット213、チップ220、封止体230、第一電磁遮蔽層251及び第二電磁遮蔽層252を備える。上記素子は大体第一実施例と同様であり、同一符号の素子についてその繰り返しの説明は省略する。第二電磁遮蔽層252はさらに伸びて第一電磁遮蔽層251が半切断溝240の側辺241に位置する部位までを被覆すればより好ましく、優れる連結と保護効果を有する。よって、第一電磁遮蔽層251としては、電磁遮蔽効果を考慮する必要がなく、第二電磁遮蔽層252と異なってより安い金属を採用することができる。本実施例において、下表面212のパターン化形成区域における第一電磁遮蔽層251は、位置合わせマーク215を被覆することだけではなく、さらに下表面212における基板ユニット213の位置合わせマーク215が無い角隅を被覆する。即ち下表面212における基板ユニット213の全ての角隅は、第一電磁遮蔽層251に被覆される。ここで、位置合わせマーク215が無い角隅と位置合わせマーク215を有する角隅を被覆した第一電磁遮蔽層251の形状はそれぞれ異なり、例えば、位置合わせマークを有する角隅を被覆する第一電磁遮蔽層251は三角形であり、位置合わせマークが無い角隅を被覆する第一電磁遮蔽層251は方形または円形である。これにより、優れる電磁遮蔽効果を得るとともに、表面マウンティング時に下表面212に設置されたボンディングボール260を外部印刷回路基板310のボールパッド311に接合させ、角隅ボンディング材320を利用して第一電磁遮蔽層251を外部印刷回路基板310の接地パッド312またはダミパッドに接合することができる。このようにして位置合わせマーク215を接地連結させることができ、より多い外部印刷回路基板310に接地連結するルートを提供し、かつボンディングボール260にかかる応力を分散させることができ、より安定な表面接合性を有する。以上、本発明はこのような実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲において、種々の形態で実施することができる。