"装置であって、ストローブ信号を使用する電子デバイスとのソース同期通信のために、前記電子デバイスに連結されたインターフェース回路であって、前記インターフェース回路は、前記電子デバイスと正常に通信するために、前記ストローブ信号をゲート制御するように構成される、インターフェース回路を含む、装置。前記インターフェース回路は、前記インターフェース回路を通して、ゲート制御パスの論理遅延を最小限にすることによって、ポストアンブルウィンドウ内のストローブ信号をゲート制御するための時間の量を増加させることによって、タイミングマージンを増加させる、請求項1に記載の装置。前記インターフェース回路は、独立して、個別のタイミングウィンドウ内に、ストローブ信号のためのイネーブル信号の立ち上がりおよび立ち下りエッジを配置する、請求項1に記載の装置。前記インターフェース回路は、前記ストローブ信号の1つ以上のサンプルの関数として、前記ストローブ信号のゲート制御解除およびゲート制御時間を調節する、請求項1に記載の装置。前記インターフェース回路は、前記ストローブ信号の有効プリアンブルウィンドウを増加させることによって、タイミングマージンを増加させる、請求項1に記載の装置。前記インターフェース回路は、前記電子デバイスの特性に応じて、前記ストローブ信号のためのイネーブル信号の位相を調節することによって、タイミングマージンを増加させる、請求項1に記載の装置。前記電子デバイスは、メモリを含む、請求項1に記載の装置。前記メモリは、複数の階層を含む、請求項7に記載の装置。電子装置であって、ストローブ信号を使用して、ソース同期様式において、通信する、電子デバイスと、前記電子デバイスに連結され、前記ストローブ信号を受信する、インターフェース回路であって、前記インターフェース回路は、前記ストローブ信号をゲート制御し、前記電子デバイスとの通信の信頼性を増加させるように、ゲート制御されたストローブ信号を提供するように構成される、インターフェース回路とを含む、電子装置。前記ゲート制御されたストローブ信号を使用して、前記電子デバイスからデータを受信する、キャプチャレジスタをさらに含む、請求項9に記載の電子装置。前記インターフェース回路は、前記ストローブ信号と関連付けられたイネーブル信号をシフトさせ、シフトされたイネーブル信号を生成する、シフト回路を含む、請求項9に記載の装置。前記インターフェース回路はさらに、第1の入力として、前記ストローブ信号を受信し、出力として、前記ゲート制御されたストローブ信号を提供するように連結された論理ゲートを含む、請求項11に記載の電子装置。前記インターフェース回路はさらに、前記ストローブ信号によってクロックされたレジスタを含む、請求項12に記載の電子装置。前記論理ゲートは、第2の入力として、前記レジスタの出力信号を受け取るように連結される、請求項13に記載の電子装置。前記論理ゲートは、NANDゲートを含む、請求項14に記載の電子装置。前記レジスタの非同期セット入力は、前記シフトされたイネーブル信号に連結される、請求項13に記載の電子装置。前記インターフェース回路はさらに、第1の入力として、前記イネーブル信号を、第2の入力として、構成ビットを受信するように連結された第2の論理ゲートを含み、前記第2の論理ゲートの出力は、前記シフト回路の入力に連結される、請求項11に記載の電子装置。前記レジスタは、最適化されたクロック/出力TCO遅延を有する、請求項14に記載の電子装置。前記イネーブル信号の立ち下りエッジは、遅延される、請求項16に記載の電子装置。前記インターフェース回路はさらに、第1の入力として、前記レジスタの出力を受信し、第2の入力として、前記シフト回路の出力を受信し、前記第1の論理ゲートの第2の入力に、出力信号を提供するように連結された第3の論理ゲートを含む、請求項16に記載の電子装置。前記インターフェース回路は、温度変動および/または電圧変動による前記ストローブ信号の変動に基づいて、前記シフトされたイネーブル信号の位相を調節する、請求項11に記載の電子装置。前記インターフェース回路は、前記ストローブ信号の1つ以上のサンプルに基づいて、前記シフトされたイネーブル信号の位相を調節する、請求項11に記載の電子装置。前記インターフェース回路は、前記1つ以上のサンプルの時効および/または前記シフトされたイネーブル信号の介在相調節に基づいて、前記1つ以上のサンプルを再解釈する、請求項22に記載の電子装置。前記インターフェース回路は、前記電子デバイスとのソース同期通信の間、前記1つ以上のサンプルを取得する、請求項22に記載の電子装置。前記インターフェース回路は、前記ストローブ信号と、遅延されたストローブ信号をゲート制御解除するために使用される、イネーブル信号の関数として、トリガパルスを生成することによって、前記ストローブ信号の有効プリアンブル時間を延長する、請求項9に記載の電子装置。前記インターフェース回路は、前記ゲート制御されたストローブ信号を処理し、1つ以上のスプリアスエッジを除去する、請求項9に記載の電子装置。前記インターフェース回路は、ソース同期様式において、複数の電子デバイスと通信するように構成され、前記複数の電子デバイス内の各電子デバイスは、複数のストローブ信号内の対応するストローブ信号を有し、前記インターフェース回路は、どの前記複数の論理デバイスと、前記インターフェース回路が通信しているかを示す、記憶回路内の情報に基づいて、対応するイネーブル信号シフトを使用する、請求項11に記載の電子装置。前記インターフェース回路はさらに、前記ストローブのゲート制御を調節するための情報を記憶する、第1の記憶回路と、前記ストローブのゲート制御解除を調節するための情報を記憶する、第2の記憶回路とを含む、請求項11に記載の電子装置。前記記憶回路は、前記イネーブル信号によってクロックされる、請求項27に記載の電子装置。前記インターフェース回路はさらに、それぞれ、前記シフト回路の入力および出力に連結されたプログラム可能インバータを含む、請求項11に記載の電子装置。論理回路内にソース同期通信を提供する方法であって、前記方法は、ストローブ信号を受信することと、ソース同期通信を正常に提供するように、前記ストローブ信号をゲート制御することとを含む、方法。前記ストローブ信号は、ポストアンブルウィンドウを含み、前記ストローブ信号をゲート制御することはさらに、ゲート制御パスの論理遅延を最小限にすることによって、前記ポストアンブルウィンドウ内のストローブ信号をゲート制御するための時間の量を増加させることを含む、請求項31に記載の方法。前記ストローブ信号をゲート制御することはさらに、イネーブル信号を使用することと、独立して、個別のタイミングウィンドウ内に、前記イネーブル信号の立ち上がりおよび立ち下りエッジを配置することとを含む、請求項31に記載の方法。前記ストローブ信号をゲート制御することはさらに、前記ストローブ信号の1つ以上のサンプルの関数として、前記ストローブ信号のゲート制御解除およびゲート制御時間を調節することを含む、請求項31に記載の方法。前記ストローブ信号は、プリアンブルウィンドウを含み、前記ストローブ信号をゲート制御することはさらに、前記ストローブ信号の有効プリアンブルウィンドウを増加させることを含む、請求項31に記載の方法。ソース同期通信を提供することはさらに、メモリデバイスと通信することを含む、請求項31に記載の方法。前記メモリデバイスは、複数の階層を含む、請求項36に記載の方法。前記複数の階層内の各階層は、複数のストローブ信号内の対応するストローブ信号を有する、請求項37に記載の方法。前記複数のストローブ信号内の各ストローブ信号は、複数のイネーブル信号シフト内の対応するイネーブル信号シフトを有する、請求項38に記載の方法。前記ストローブ信号をゲート制御することは、前記複数の階層内の各階層に対応する、前記ストローブ信号に対応するイネーブル信号のための位相シフトを記憶することと、前記少なくとも1つの階層に対応する、前記イネーブル信号に対応する位相シフトを使用することによって、少なくとも1つの階層と通信することとを含む、請求項39に記載の方法。より具体的には、開示される概念は、電子デバイスまたは回路、論理デバイスまたは回路、あるいはシステム内にソース同期通信を正常に提供するための装置および方法を提供する。一例示的実施形態では、装置は、電子デバイスに連結されたインターフェース回路を含む。インターフェース回路は、ストローブ信号を使用して、電子デバイスとのソース同期通信を提供する。インターフェース回路は、電子デバイスと正常に通信するために、ストローブ信号をゲート制御するように構成される。別の例示的実施形態では、電子装置は、電子デバイスと、電子デバイスに連結されたインターフェース回路と、を含む。電子デバイスは、ストローブ信号を使用して、ソース同期様式において、通信する。インターフェース回路は、ストローブ信号を受信し、ストローブ信号をゲート制御し、電子デバイスとの通信の信頼性を増加させるように、ゲート制御されたストローブ信号を提供する。さらに別の例示的実施形態では、論理回路内にソース同期通信を提供する方法は、ストローブ信号を受信することを含む。方法はさらに、ソース同期通信を正常に提供するように、ストローブ信号をゲート制御することを含む。添付の図面は、例示的実施形態のみを例証し、したがって、その範囲を限定するものとして見なされるべきではない。本開示の恩恵を受ける当業者は、開示される概念が、他の同じく効果的な実施形態にも有用であることを理解する。図面中、2つ以上の図面において使用される同一数字指示子は、同一、類似、または同等機能性、構成要素、またはブロックを指す。開示される概念は、概して、情報またはデータ転送技法および回路に関する。より具体的には、開示される概念は、正常に、信号が、トライステート条件に入る前に、比較的に緊密または狭小なタイミングウィンドウにおいて、ストローブ信号をゲート制御し例えば、ポストアンブルの間、信号が必要とされる前に、ストローブをゲート制御解除する例えば、プリアンブルの間ための技法および回路を提供する。換言すると、開示される概念による装置および方法は、非自走ストローブの適切なゲート制御を促進し、ストローブ信号が、トライステートに入る時、グリッチを排除する。ストローブ信号内のスプリアスグリッチは、正常なキャプチャおよび再同期に悪影響を及ぼし得るため、ストローブ信号の適切なゲート制御は、ひいては、ソース同期キャプチャのために、ストローブ信号に依存する、現代のインターフェース回路の適切な操作を促進する。開示される概念の一側面は、操作速度が増加し、タイミング公差が減少するのに伴って、ゲート制御信号の較正を比較的に困難にする、プリアンブルおよびサイクル時間の縮小に対抗することに関する。開示される概念の別の側面は、着信ストローブ信号をサンプリングし、ストローブ毎のランタイム追跡を可能にするための回路および関連技法とともに、分析方法論および較正/追跡アルゴリズムに関する。開示される概念のさらに別の側面は、切替無駄時間を最小限または削減する、複数の階層のためのサポートに関する。図1は、例示的実施形態による、情報転送のためのインターフェース回路100を含む、回路配列の簡略化されたブロック図を示す。インターフェース回路100は、通信信号ライン106例えば、制御、データ、およびステータス信号のためを介して、インターフェースまたはデジタル回路104に連結される、物理的インターフェース回路PHY102を含む。物理的インターフェース回路102は、当業者が理解するように、バッファ、アナログ回路、および同等物を含んでもよい。物理的インターフェース回路102は、他の回路明示的に図示せずと通信し、情報を交換または通信することができる。例示的実施形態では、デジタル回路104は、種々の回路を含んでもよい。実施例は、所望に応じて、かつ所与の実装の用途または仕様に応じて、バッファ、レジスタ、シフトレジスタ、フリップフロップ、および同等物を含む。示される実施形態では、物理的インターフェース回路102は、ストローブ信号ライン108およびデータ信号ライン110を介して、情報またはデータを他の回路例えば、チップまたはIC内の回路、あるいは概して、電子デバイスまたは回路もしくはシステムと通信することができる。ストローブ信号ライン108を介して通信されるストローブDQS信号は、通信されるデータまたは情報をキャプチャするために使用される。より具体的には、DQS信号は、データDQ110ラインを確実にサンプリングし、データを受信するために使用される。図2は、情報またはデータを受信するための物理的インターフェース回路102の一部の簡略化されたブロック図を示す。回路は、DQS信号に応答して、データをキャプチャする、キャプチャレジスタを含む。より具体的には、レジスタ概して、記憶デバイス120は、データ信号ライン110を介して、データを、ストローブ信号ライン108を介して、DQS信号を受信する。DQS信号に応答して、レジスタ120は、データ信号ライン110を介して通信されるデータをキャプチャする。データまたは情報のソース、例えば、メモリは、DQS信号を駆動することに留意されたい。駆動されない時、DQS信号は、不確定状態であり得る。故に、既知の状態となるように、DQS信号をゲート制御するべきである。さらに、開示される概念の説明の恩恵を受ける当業者が理解するように、物理的インターフェース回路102は、レジスタ120に先行し得る、明示的に図示されない他の回路、例えば、較正回路を含んでもよいことに留意されない。図3は、例示的実施形態による、情報転送のためのシステム130の簡略化されたブロック図を描写する。インターフェース回路100は、メモリ122または、所望に応じて、情報またはデータの他のソースあるいは宛先に連結する。コマンド信号ラインまたは相互接続134を介して、インターフェース回路100は、コマンドビットをメモリ122に通信することができる。コマンドビットは、メモリ122が、所望のタスク、例えば、読取、書込、または再読込操作を行うように命令または強いることができる。インターフェース回路100は、クロック信号ラインまたは相互接続136を介して、コマンドビットのためのクロック信号を提供する。インターフェース回路100はまた、ストローブ信号ラインまたは相互接続108と、データ信号ラインまたは相互接続110を介して、メモリ122に連結する。それらの信号ラインを使用することによって、インターフェース回路100は、前述のように、DQS信号およびデータまたは情報をメモリ122へ/から通信することができる。いくつかの実施形態では、DQS信号は、メモリ122が、コマンド信号ライン134を介して、通信されたコマンドまたは操作をコンパイルまたはそれに応答すると、トライステート条件または状態となり得る。従来のアプローチでは、複数のクロック/ストローブに同期されるデータは、多くの場合、受信デバイス内の単一クロックに同期され、受信された全データに関するデータ処理を促進する。本結果を達成するために使用されている、いくつかの周知のアプローチが存在する。あるアプローチは、入力データパス上でランタイム制御可能遅延連鎖を使用し、必要に応じて、データを遅延させ、したがって、受信デバイス内の単一クロックによって正常にキャプチャすることができる。本結果を達成するために、着信データと受信デバイス内のクロックとの間の位相関係を理解する。これは、受信デバイス内のクロックによって、異なる遅延されたバージョンのクロック/ストローブをサンプリングすることによって、グループベースデータビットおよび関連付けられたクロック/ストローブで行うことができる。その情報を使用して、データは、適切に遅延され、確実なキャプチャを促進することができる。本アプローチは、プロセス/電圧/温度変動のための遅延を調節するように、動的遅延較正をサポートするためのハードウェアを使用し、調節が、高周波数変動に対抗するために十分に高速で行うことができない場合、タイミングマージン損失を伴い、データキャプチャを確実にし、全データが整合されることを保証するために、コントローラ論理内の複雑性を招くことに留意されたい。別のアプローチでは、受信デバイス内のクロックは、データが、クロック/ストローブ領域から受信デバイスクロック領域に、確実に転送され得るように、調節することができる。高速において、全クロック/ストローブ領域に好適となる、受信デバイス内の単一クロック位相を判定することは困難であり得る。さらに別の従来のアプローチでは、メモリデバイスから返されたストローブは、ソース同期データの初期キャプチャを行い、データを受信デバイスクロック領域内に再同期させるために使用される、非同期FIFOの書込側をクロックするために使用される。キャプチャおよび非同期FIFOの書込側をクロックするための非自走ストローブDDRインターフェース内のDQSと称されるを使用するために、トライステートになる場合/時、ストローブをゲート制御すべきである。そうすることによって、スプリアスストローブエッジが、キャプチャ回路および非同期FIFOに送信されるのを防止する。現代および将来のデバイス例えば、メモリデバイスが実行する高周波数において、ストローブの正常なゲート制御を促進する、いくつかの技法および回路が、開示される。それらの概念に対する付加的背景を提供するために、ソース同期通信技法の簡単な説明を提供する。いくつかのソース同期通信規格、例えば、ダブルデータレートDDRは、データとともに、自走クロックを通信または提供しない。むしろ、そのような規格または技法は、データが送信されている時、トグルする、DQS信号を使用する。図4は、DDRソース同期用途のための典型的ストローブ-データDQS-DQ関係を例証する。DQS信号の状態またはレベルの変化は、ソースから宛先に送信されるデータをキャプチャすべき時を示す。DDR転送では、例えば、図に示されるように、DQS信号の両エッジは、DQS信号が適切にシフトされた後データをキャプチャするために使用されることに留意されたい。前述のように、いくつかのストローブベースの用途では、DQS信号は、データが読取または書込されていない時、トライステートとなり得る。典型的には、それらの場合には、直接、データまたは情報キャプチャおよび再同期操作のために利用する前に、ストローブ信号をクリーンアップまたは処理すべきである。そうするための従来の技法の1つは、集積回路、例えば、プログラム可能論理デバイスPLD内の論理をクロックする前に、ストローブをゲート制御することを伴う。ストローブをゲート制御するために、特別に設計された回路を使用して、ゲート制御が適用される時を有利に時間調整してもよい。そうするための回路は、当業者に周知である。図5は、そのような回路を示す。図5における回路150の構造および操作は、当業者に周知であって、したがって、本明細書では、詳細に説明されない。簡単に言えば、イネーブルパルスシフト回路152の入力に提供されるイネーブルパルスは、ストローブDQS信号の予想されるアクティブ周期の間、論理高状態にある。イネーブルパルスの立ち上がりエッジは、ストローブのプリアンブル時間パルシングを開始する前に、トライステートから遷移後、ストローブが、論理低状態にある時間と整合するように、時間調整される随意に、イネーブルパルスシフト回路152を使用する。これは、レジスタ154レジスタ154の非同期リセット入力を通るクリアパスによって促進される。イネーブルパルスの立ち下りエッジは、ライン108上のDQS信号の最後の立ち下りエッジが、ストローブのポストアンブル時間パルシング終了後、トライステートに遷移する前に、ストローブが、低状態にある時間の間、NANDゲート158によるゲート制御をトリガするように、DQS信号の最後のアクティブサイクル立ち下がりエッジから立ち下がりエッジにおいて生じるように時間調整される。レジスタ154は、本操作を促進する。NANDゲート156は、ゲート制御特徴が使用されない時原DQS信号が、回路150を一直線に通過すべき時の随意のタイオフである。図6は、図5の回路150のための波形を描写する。より具体的には、図6は、原DQS信号に関する、イネーブルパルスシフト回路152の出力信号のタイミングを示す。Tは、クロック周期、実施例の場合、DQS信号の周期を指す。示される実施例の場合、プリアンブル間隔は、0.9のクロック周期である一方、ポストアンブル間隔は、0.3のクロック周期を占める。回路150は、非同期イネーブルおよび同期ディスエーブルを使用して、タイミング収束をより容易にする。非同期イネーブルおよび非同期ディスエーブルは、DQSイネーブルパルスの立ち下りエッジが、0.3Tウィンドウ内に配置され、トライステートに入る前に、DQSを正常にゲート制御する必要があるため、より緊密なタイミングウィンドウを有するであろう。比較的に低周波数では、回路150は、問題なく操作する。着信原DQS信号内のデューティサイクル歪みを無視することによって、DQSイネーブルパルを配置すべき、ほぼ完全なクロックサイクル0.9Tウィンドウを取得する。例えば、±12のデューティサイクル歪みの場合、実際は、約0.76Tのウィンドウを取得し得る。より小さい約10プリアンブルウィンドウは、デューティサイクル歪みの影響を受けている立ち下がりエッジから立ち下がりエッジのウィンドウより制限的でないことに留意されたい。比較的に高周波数では、回路150内の欠点は、より顕著となる。情報またはデータのソース同期通信を改善するために、開示される概念の一側面は、回路が、ポストアンブルウィンドウにおいて、DQS信号を正常にゲート制御するために、DQS信号パルス列の最後の立ち下りエッジに反応する必要がある時間の量を増加させることに関する。開示される概念の別の側面は、その個別のタイミングウィンドウ内にDQSイネーブルパルスの立ち上がりおよび立ち下りエッジを効果的に配置することに関する回路150は、単に、それらをエッジに配置する自由度のうちの1をもたらすことに留意されたい。遅延に影響を及ぼす、温度および電圧変動による、DQS信号が、到着する時の不確実性もまた、タイミングマージンを最大限にするために考慮されるべきである。プリアンブル時間示される実施例では、0.9Tは、サイクル時間が縮小するのに伴って、回路150の操作により限定的となる。開示される概念の一側面は、そのタイミングウィンドウを改善するための回路および技法に関する。さらに、温度および電圧変動のような影響による、原DQS信号の到着時間における変動を検討すべきである。加えて、全デバイスに対してロバストな操作を達成するために、原DQS信号が、デバイスの複数の階層例えば、メモリデバイスとのソース同期通信による、到着する時の差異を検討すべきである。開示される概念の一側面は、それらの差異を考慮する、回路および技法に関する。後述の例証的分析の場合、一般性を喪失することなく、ゲート遅延が、約50psであると仮定すると、インバータは、約40psの遅延を有し、パスゲート遅延は、約10psである。しかしながら、当業者が理解するように、仮定される遅延数字は、単に、例証であって、一般性を喪失することなく、所望に応じて、他の値を使用してもよい。回路150を参照すると、回路内のパス162すなわち、レジスタ154のリセット入力から、NANDゲート156の入力の1つ、NANDゲート156の出力、NANDゲート158の入力の1つ、NANDゲート158の出力、インバータ160を通って、レジスタ154のクロック入力に戻るパスを検討する。本パスを使用して、DQS信号が、ポストアンブルウィンドウ内で正常にゲート制御され得るかどうかを分析してもよい。より具体的には、ゲート制御イベントは、NANDゲート158およびインバータ160によって遅延された後、レジスタ150図5参照をクロックする、原DQS信号の立ち下りエッジによってトリガされる。レジスタ154およびNANDゲート156のクロック/出力TCO遅延は、ゲート制御信号が、原DQS信号のゲート制御を行なう、NANDゲート158に到着する前に、より遅延をもたらす。パス162内の遅延は、約2つのゲート遅延NANDゲート156およびNANDゲート158、1つのインバータ遅延インバータ160、およびレジスタ154のTCO遅延、または約6つのインバータ遅延および1つのパスゲート遅延クロック反転/バッファリングの近似遅延、ラッチ遅延、および出力バッファ遅延であるはずである。言い換えると、総遅延は、約390psすなわち、{2x50ps1x40ps[6x40ps1x10ps]}に匹敵する。しかしながら、遅延は、いくつかの状況では、不適切であることが証明され得る。例えば、800MHzのクロック周波数1,250psのクロック周期、またはTを伴う、メモリインターフェースを検討する。そのようなメモリインターフェースの場合、ポストアンブル時間は、1,250psの0.3すなわち、0.3T、または約375psである。クロック周波数が増加するのに伴って、タイミングウィンドウは、より緊密となる。例えば、1GHz1,000psクロック周期では、ポストアンブル時間は、0.3のクロック周期のままであると仮定すると、ポストアンブル時間は、300psの比較的に狭小時間ウィンドウとなるであろう。図7は、例示的実施形態による、タイミングが改善された回路180の簡略化されたブロック図を例証する。原すなわち、シフトされていないイネーブル信号は、インバータ184の入力を駆動する。インバータ184の出力は、NANDゲート182の入力の1つに連結する。構成または制御ビット、例えば、FPGA内の構成メモリを形成する、構成ビットは、所望に応じて、NANDゲート182の第2の入力を駆動する。構成ビットまたは制御ビットは、所望に応じて、イネーブルパルスシフト回路152および回路180の操作の付加的制御を可能にする。NANDゲート182の出力は、イネーブルパルスシフト回路152の入力を駆動し、すなわち、イネーブルまたはゲート制御信号を提供する。イネーブルパルスシフト回路152の出力、すなわち、随意に、原イネーブル信号のシフトされたバージョンは、S_ENABLEと標識され、信号ラインまたは相互接続188を介して、レジスタ154の非同期セット入力を駆動する。レジスタ154のデータQ出力は、NANDゲート158の入力の1つを駆動する。原DQS信号は、NANDゲート158の別の入力を駆動する。インバータ160は、NANDゲート158の出力信号を反転し、ゲート制御されたDQSまたはストローブ信号を提供する。タイミングを改善するために、原DQS信号は、レジスタ154をクロックすることに留意されたい。前述に提供されるような種々の回路構成要素に対して、同一遅延を仮定すると、パス186の遅延は、約140ps、改善するはずである。レジスタにフィードされるクロック信号は、回路180の操作の間、トライステート状態または誤作動しがちとなり得るグリッチを被ることに留意されたい。レジスタ154のセット入力は、原DQSが、トライステート条件ではない時、アサートされるべきである。クロック信号は、セット入力がアサートされる時、無視されることに留意されたいレジスタ154のセット入力の非同期性質のため。レジスタ154のセット入力が、アサート停止されると、原DQSの次の立ち下りエッジは、DQS信号のゲート制御をトリガするはずである。その後、原DQS信号の付加的トグリングは、効果的に無視されることに留意されたい。換言すると、レジスタ154のD入力は、回路接地例えば、Vssに連結するため、原DQS信号の付加的トグリングが、単に、レジスタ154内にクロックされるべき論理低接地レベル信号をもたらす。レジスタ154のTCO遅延を改善または最適化することによって、回路180のタイミングを改善してもよい。図8は、タイミングが改善されたレジスタ154の例示的実施形態の簡略化されたブロック図を示す。レジスタ154は、図8に示される実施形態に従って実装されるように、約5つのインバータ遅延および1つのパス遅延のTCO遅延すなわち、約210ps、前述で行なわれた遅延仮定を使用するを有する。レジスタ154は、原DQS信号を受け取り、インバータ192および194を使用して、内部クロック信号CLKおよびその補数nCLKを生成する。クロック信号およびその補数は、パスゲート208、210、212、および214の操作を制御する。示される実施形態では、レジスタ154のデータ入力は、接地例えば、Vssに連結される。パスゲート214は、データ入力をNORゲート198に連結する。インバータ196およびパスゲート212は、NORゲート198の出力をその入力のうちの1つにフィードバックするための機構を提供する。信号S_ENABLEシフトされたイネーブル信号;図7参照は、NORゲート198の別の入力を駆動する。NORゲート198の出力は、パスゲート210およびインバータ206を介して、NORゲート200の入力を駆動する。パスゲート208は、NORゲート200の出力をその入力のうちの1つにフィードバックするための機構を提供する。信号S_ENABLEは、NORゲート200の別の入力を駆動する。インバータ206の出力は、インバータ202および204を介して、レジスタ154のQ出力を駆動する。インバータ202および204は、バッファとして作用し、インバータ206の出力信号を調整してもよい。所望の仕様または性能に応じて、いくつかの実施形態では、インバータ202および204を省略してもよいことに留意されたい。データまたは情報通信をさらに改善するために、開示される概念の別の側面は、イネーブルパルスおよび原DQSの相対的タイミングに関する。それらの信号の適切な相対的タイミングは、NANDゲート158において、ゲート制御解除シフトされたイネーブル信号S_ENABLEの立ち上がりエッジおよびゲート制御シフトされたイネーブル信号S_ENABLEの立ち下りエッジイベント両方の正常な発生を促進する。より具体的には、レジスタ154のセット入力に到着するS_ENABLE信号とNANDゲート158の入力のうちの1つに到着する原DQS信号との間の適切な関係が存在するように、信号を配列すべきである。ゲート制御解除イベントの分析のために、NANDゲート158は、有効時間周期またはウィンドウレジスタセットアップ/ホールド時間TSU/THに類似するを有すると仮定され、それ以外では、入力の1つは、他の入力の遷移に影響を及ぼさず、NANDゲート158を通してグリッチを通過させないように、遷移すべきである。例えば、NANDゲート158のイネーブル入力が、本ウィンドウ外に遷移する場合、DQSパスのタイミングは、影響を受けず、原DQSグリッチは、NANDゲート158を通過しないであろう。ゲート制御解除イベントを正常に生じさせるために、DQSイネーブルパルスS_ENABLEの立ち上がりエッジは、原DQS信号が、NANDゲート158の入力に到着する前に、約205psを超えて、レジスタ154のセット入力に到着すべきである。本数字は、NANDゲート158の有効時間周期またはウィンドウTSUが、ゲート遅延の半分または、約25psであると仮定する。205psはまた、レジスタ154のTCOが、1つのゲート遅延50ps、3つのインバータ遅延120ps、および1つのパスゲート遅延10ps、または約180psの総TCOであることの仮定からもたらされる。グリッチの通過を防止するために、NANDゲート158の入力において、入力を安定にホールドするための時間の周期ホールド時間THに類似するが、ゼロであると仮定すると、DQSイネーブルパルスS_ENABLEの立ち上がりエッジは、原DQS信号が、プリアンブルにおいて、トライステートから論理低に変化する前、180ps後、レジスタ154のセット入力に到着するはずである。図9は、本実施例に対するタイミング関係を例証する。反対に、ゲート制御イベントを正常に生じさせるために、DQSイネーブルパルスの立ち下りエッジは、原DQS信号の最後の立ち下りエッジ前に、約10psを超えて、レジスタ154のセット入力に到着すべきである。本数字は、レジスタ154のセットアップ時間TSUが、1つのゲート遅延および1つのインバータ遅延信号がラッチ周回するためであると仮定する。しかしながら、クロック信号は、バッファリングのために、2つのインバータによって遅延され、したがって、TSU全体は、1つのゲート遅延1つのインバータ遅延2つのインバータ遅延であって、これは、約10psである。DQSイネーブルパルスS_ENABLEの立ち下りエッジは、原DQS信号の最後から2番目の立ち下りエッジ後、約90psを超えて、レジスタ154のセット入力に到着するはずである。本数字は、ラッチを閉鎖する時間に基づくすなわち、2つのインバータ遅延およびパスゲート遅延、または約90ps。図10は、タイミング関係を例証する。ゲート制御解除およびゲート制御と関連付けられた不均衡なセットアップ/ホールドウィンドウは、DQSイネーブルパルスのための適切または望ましい位相を見つけることを比較的に困難にする場合がある。本不均衡に対処するための技法の1つは、DQSイネーブルパルスの立ち下りエッジを遅延させることである。図11は、本遅延を導入するための回路220を示す。図11に示されるように、ORゲート224の入力の1つは、DQSイネーブルパルスS_ENABLEを受け取る。DQSイネーブルパルスはまた、バッファ222の入力を駆動する。バッファ222の出力は、ORゲート224の別の入力を駆動する。DQSイネーブルパルスの立ち上がりエッジは、ORゲート224によって導入された遅延後、ORゲート224の出力を論理高に駆動する。しかしながら、DQSイネーブルパルスの立ち下りエッジは、バッファ222によって導入される遅延後、ORゲート224の両入力を論理低に駆動する。したがって、回路220は、立ち上がりエッジと比較して、DQSイネーブルパルスの立ち下りエッジを遅延させる。回路220はまた、レジスタ154の出力信号を処理または遅延するために導入することができる。回路は、NANDゲート158に到達する前に、イネーブルパルスを拡張または拡大するために有用であり得る。本技法は、典型的には、原DQS信号が、NANDゲート158によってゲート制御される前に、遅延される場合、有用であることに留意されたい。別の例示的実施形態では、レジスタの高速または、比較的に高速バイパスは、ゲート制御解除信号が、NANDゲート158により高速またはより迅速に到達し、したがって、タイミングを改善するように、使用される。図12は、そのような回路を使用して、タイミングを改善する、回路240を示す。回路240は、2つのウィンドウ図9-10に示されるセットアップおよびホールドウィンドウのタイミングを効果的に整合し、全体的タイミングを改善する。回路240は、回路180図7参照と類似構造を有する。しかしながら、NANDゲート158をS_ENABLE信号によって駆動するのではなく、回路240は、イネーブルパルスシフト回路152の出力とNANDゲート158の入力との間に、ORゲート244を導入する。NANDゲート158とともに、ORゲート244は、バイパス回路242を形成する。具体的には、イネーブルパルスシフト回路152の出力が、論理高になると、ORゲート244の出力に、1つのゲート遅延後、論理高信号をNANDゲート158の入力に提供させる。したがって、レジスタ154をトラバースするのではなく、イネーブルパルスシフト回路152の出力における論理高は、より小さい遅延を伴って、NANDゲート158に到達することができる。バイパス回路242を効率的にすなわち、比較的に小伝搬遅延を伴って実装することによって、タイミングを改善することができる。図13は、例示的実施形態による、バイパス回路242の簡略化された概略図を例証する。原DQS信号の論理高状態は、トランジスタ258をオンにし、レジスタ154のD出力における論理高またはイネーブルパルスシフト回路152の出力における論理高のいずれかと組み合わせて、回路の出力をプルダウンすることができる。反対に、原DQS信号の論理低状態またはレジスタ154のD出力およびイネーブルパルスシフト回路152の出力の論理低状態の組み合わせのいずれかは、出力をプルアップすることができる。図12における実施形態の場合、ゲート制御解除は、DQSイネーブルパルスS_ENABLEの立ち上がりエッジが、原DQS信号の立ち上がりエッジ前、約25psを超えて、到着する場合、正常となるであろう。DQSイネーブルパルスの立ち上がりエッジは、トライステートから低に遷移すなわち、プリアンブル後、任意の時間で到達してもよい。ゲート制御は、回路が、前述のタイミング関係例えば、図10参照を観察する場合、正常となるであろう。図14は、例証的タイミング図を提供する。レジスタ154は、プリアンブルプリアンブルウィンドウは、完全サイクルより短いの間、セットアップ/ホールドウィンドウと整合される、セットアップ/ホールドウィンドウを生成するように、バイアスされるべきであることに留意されたい。温度例えば、操作環境温度、チップまたはダイ温度等および電圧例えば、供給電圧変動もまた、DQS信号の到着時間に影響を及ぼし得る。メモリインターフェースの場合、メモリインターフェース制御回路における温度および電圧変化は、メモリデバイスに提供されるクロック信号のタイミングに影響を及ぼす。さらに、メモリデバイスならびにインターフェースの入力パスにおける温度および電圧変化は、返されるDQS信号に影響を及ぼす。その結果、システムが、システム起動時の原DQS信号到着時間に基づいて、例えば、イネーブルパルスシフト回路152に提供されるイネーブル信号をシフトさせることによってDQSイネーブルパルスS_ENABLEを較正する場合、DQSイネーブルパルスは、システム操作が進むに伴って、準最適に配置されてもよい。より具体的には、温度および/または電圧変動は、DQS信号を移動その相対的位相またはタイミングを変化させ得る。したがって、システムタイミングは、負の影響を受け得る。したがって、原DQS信号を、それが移動するのに伴って、追跡することが有利である。サンプリングレジスタを追加し、DQSイネーブルパルスS_ENABLEの立ち下りエッジにおいて、DQS信号の状態をサンプリングすることによって、それを行なってもよい。そのサンプルからの情報は、DQS信号内の変動を追跡するために、DQSイネーブルパルスの位相をどのように調節するかを判定するために使用することができる。換言すると、イネーブルパルスの位相は、その信号の立ち下りエッジを原DQS信号の最後の立ち上がりエッジと整合させるように、シフトまたは変動することができる。本概念を採用する、例示的実施形態は、単一レジスタを使用してもよく、インターフェース回路例えば、メモリインターフェース制御回路は、いかなる準安定も解決するように、サンプリングレジスタ時間を求めるために、サンプルが得られた数サイクル後、サンプルの出力を検証してもよい。考慮点の1つは、DQSイネーブルパルスの位相を調節するように決定が行なわれる前のサンプルが得られた数である。いくつかの実施形態では、追跡されている信号が、比較的に高周波数ジッタを含み得ることを前提として、いくつかのサンプルを得て、不適当または不適切な調節例えば、誤方向における位相調節を回避するために、十分な正確性をもって、2つの信号の相対的タイミングの判定を促進してもよい。そのような実施形態では、より低い周波数変動を追跡する一方、比較的に高周波数変動例えば、より高い周波数変動からの雑音をフィルタリングするように選択してもよい。いくつかの実施形態では、所与または規定レート、例えば、約l°C/秒、または約0.1遅延/秒を有すると仮定される、温度変動を追跡するように、回路を設計してもよい。いくつかの実施形態では、多数決に基づいて、追跡調節を行なう前に、所望の数のサンプル、例えば、7,500サンプルを得てもよく、単一追跡調節が、随時または定期的に例えば、毎秒行なわれ、温度変動追跡を促進してもよい。これらの概念に従って、種々の実施形態を設計するために、以下の分析を使用してもよい。原DQS信号ジッタが、均一分布を有すると仮定すると、単一サンプルが、追跡が理想的位置に戻るべきことを示すであろう確率は、δΔ/2/Δであって、式中、Δは、ジッタ分布の幅を表し、δは、最適点からの現在の距離を示す。多数決に基づいて、DQSイネーブルパルスが、どの方向に移動位相またはタイミングを調節するかを決定する前に、N個のサンプルを行なう場合、信号が理想的位置に向かって移動する確率は、以下の式1によって求められる。P理想的位置に向かって移動する=前述の式1では、C,は、i個の項目を一式のN個の項目から選択することができる方法数を返す、関数を表す。式1から、アルゴリズムが、例えば、毎秒、反復される場合、理想的位置に向かって移動しそこなうことが稀または、比較的に低頻度、例えば、100,000年に1回未満となるであろうように、δmaxとNとの間の関係を判定してもよい。その場合、δmaxは、理想的位置からの最大ドリフトを表す。一実施例として、Nが、7,500であるように選択される場合、最大ドリフトは、ジッタ分布の幅と比較して、理想的位置から約5未満となるであろう。別の実施例として、Nが、1,500であるように選択される場合、最大ドリフトは、ジッタ分布の幅と比較して、理想的位置から約10未満となるであろう。また、有利には、サンプリングベースの追跡を達成するための代替実施形態を採用してもよいことに留意されたい。例えば、いくつかの実施形態では、多数決を使用する代わりに、原DQS信号を所与の方向に移動させることに一致する、サンプルの閾値割合を求めてもよい。例えば、全サンプルが、移動の方向に関して一致する場合、信号を移動させてもよい。いくつかの実施形態では、最後の調節に先立って得られるサンプルは、現在の調節決定に考慮される、またはその役割を果たしてもよい。典型的には、最後のサンプリング調節に先立ったサンプルからの情報は、それらのサンプルの時効、それらのサンプルが得られてから行なわれた調節の数および規模、または両方に基づいて、考慮に入れない。同様に、最後の調節以降に得られたサンプルは、サンプルの時効に基づいて、考慮に入れなくてもよい。他の実施形態では、複数のサンプルは、遅延連鎖の複数のタップを使用する、例えば、2つ以上のサンプリングレジスタにフィードすることによって、時間的に若干オフセットされて得られてもよい。このように、理想的位置からの距離は、得られたサンプルおよびそれらの間の間隔の知識に基づいて、より良く判断することができる。本技法は、適用すべき調節の判定を支援し、調節が行なわれた後、以前のサンプルの再解釈を促進するために使用することができる。例えば、サンプルが、1つではなく、2つのステップの調節調節は、本実施例では、離散ステップにおいて行なわれるが、理想的位置に到達するために好ましいであろうことを示す場合、その調節を行なうことを選択してもよい。調節が行なわれると、2つのステップのその位置変化を反映するために、得られた以前の全サンプルを再解釈してもよい。例えば、一例示的実施形態では、得られた以前の全サンプルは、理想的調節が行なわれたことを前提として、現在、変更が要求されていないことを示すはずである。いくつかの実施形態では、複数のサンプルいくつかのレジスタまたは経時的に単一レジスタからかに関わらずもまた、ジッタ分布の幅および形状を推定するために使用することができる。本技法は、初期設計仮定が有効であるかどうかを評価するために使用されてもよい。サンプルが、ストローブ信号から得られることを前提として、サンプリングイベントは、実際のシステムアクティビティを利用することができる。例えば、メモリインターフェースの場合、サンプルは、システムによって要求される読取操作の間、原DQS信号がトグルしている時に得ることができる。読取操作が、一定周期の時間の間に行なわれない場合、メモリインターフェース制御回路は、システムまたはホストプロセッサを中断し、正確な数のサンプルが、経時的に得られるように、サンプリングすなわち、偽または不必要操作を行なってもよい。本方式は、メモリデバイス再読込および入力/出力インピーダンス較正を要求するために使用される中断に類似する。いくつかの実施形態では、例えば、要求または規定される以上の数の再読込が、要求されてもよい。それらの再読込要求のうちのいくつかは、所望のサンプリング読取を行なうために、ハイジャックされてもよいすなわち、付加的再読込要求が、再読込操作が、通常、生じ得る時間の間、サンプリング操作を行なうために使用されてもよい。開示される概念の別の側面は、プリアンブルウィンドウを拡張することに関する。典型的プリアンブル、例えば、0.9Tは、多くの場合、理想より短い。そのタイミングウィンドウを拡張することによって、全体的タイミングマージンを改善することができる。例えば、プリアンブルの間にロードされるバースト長の残りカウントに基づいて、ゲート制御をトリガすることによって、ゲート制御操作のタイミング要件または仕様を排除してもよい。カウントは、ストローブ信号自体または遅延されたバージョンのストローブ信号に対する同期を実行する回路を使用して、更新されてもよい。本タイプの回路は、有効プリアンブルタイミングウィンドウを改善することができる状況において、有益であることに留意されたい。プリアンブルタイミングウィンドウを改善するための方法の1つは、ストローブ信号原DQS信号を遅延させることによって、プリアンブル時間を人工的に拡張することである。いくつかの実施形態では、遅延されたストローブは、他の目的のために、ストローブ信号を遅延させるために使用される回路の周囲にゲート制御回路をラップするすなわち、回路を使用することによって生成することができる。遅延されたストローブ信号のゲート制御解除は、オリジナルの遅延されていない原ストローブ信号およびゲート制御解除信号のタイミングに基づいて、生じ得る。特に、いくつかの実施形態では、遅延されていないストローブ信号およびDQSイネーブルゲート制御解除信号の論理AND操作を行なうことによって、トリガパルスを生成してもよい。本トリガパルスの立ち上がりエッジは、遅延されたDQS信号をゲート制御解除するために使用することができる。トリガパルスが、小さ過ぎない限りフィルタリングまたは排除または除去されるの程度まで、拡張されたプリアンブルオリジナルプリアンブルおよびDQS信号の論理高パルスのある部分は、DQSイネーブルゲート制御解除信号が、使用または標的にし得る、より大きなタイミングウィンドウをもたらす。DQS信号の付加的遅延は、システム内のいずれかの場所におけるタイミングマージンを低下させる場合、コストがかかり得ることに留意されたい。例えば、付加的遅延は、初期キャプチャ前のストローブ遅延に関して、付加的不確実性をもたらし得る。本考慮点は、プリアンブルがどれくらい拡張され得るかを限定し得る。開示される概念の別の側面は、ゲート制御されたDQS信号のスプリアスエッジを除去することに関する。例示的実施形態では、DQSが、あまりに早くゲート制御解除される場合、任意のスプリアスエッジを除去または排除するように、ゲート制御されたDQS信号を後処理することによって、有効プリアンブルタイミングウィンドウを拡張してもよい。いくつかの実施形態では、DQS信号は、初期キャプチャ前の理想的ストローブの歪曲または遅延を回避するように、初期キャプチャのために使用された後、処理される。処理は、あまりに早くゲート制御解除されたため、理想的にゲート制御されなかったDQS信号内の個別のグリッチを除去または排除することを伴う。本技法は、キャプチャレジスタの下流の再同期論理回路が、DQS信号の立ち下りエッジによってトリガされるという事実を利用し、したがって、その回路に送信されるクロック信号内のデューティサイクル歪みは、機能性に影響を及ぼさないはずである。キャプチャレジスタの出力は、早いゲート制御解除のため、早くまたはより早く破損し得ることに留意されたい。しかしながら、後処理されたDQS信号のローカル再レジスタリングを使用して、キャプチャレジスタ出力をラッチし、1つ以上のサイクルの間、それをホールドしてもよい。図15は、非理想的にゲート制御されたDQS波形の実施例を示し、生じ得る、比較的に短いグリッチを例証する。図16は、例示的実施形態による、情報またはデータを処理するための回路280の簡略化されたブロック図を例証する。より具体的には、回路280は、データまたは情報をキャプチャし、DQS後処理し、再レジスタするために使用されてもよい。回路280は、前述のように、早くゲート制御解除されたストローブに対処するために使用されてもよい。図16を参照すると、回路280は、レジスタ、または、より具体的には、記憶回路282、284、286、288、および290を含む。レジスタ282、284、および286は、開示される概念の説明の恩恵を受ける当業者が理解するように、入力データを処理および非直列化する。DQS信号は、レジスタ282、284、および286をクロックすることに留意されたい。インバータ292および294ならびにNANDゲート296は、グリッチを除去または排除するための回路を形成する例えば、図15参照。インバータ292および294は、NANDゲート296の入力の1つに提供されるDQS信号を効果的に遅延させ、遅延された信号をNANDゲート296の第2の入力に提供する。本方式は、DQS信号内の比較的に短い持続時間または幅のグリッチまたはパルスに対する回路280の妨害感受性を低減させる。開示される概念の別の側面は、イネーブルパルスのタイミングに関する。より具体的には、単一バス上での複数のデバイスによる通信による、原DQS信号が到着する時の系統的差異を検討してもよい。異なる印刷回路基板PCBは、種々のデバイス両方向においてに対して、遅延または、他の回路または相互接続遅延をトレースし、異なるデバイス毎のタイミング特性は、タイミングマージンに影響を及ぼす。タイミングマージンに及ぼす影響を軽減するために、階層毎またはデバイス毎のイネーブルパルスシフト仕様または値を記憶することができ、イネーブルパルスのタイミングは、所与の時間点において、通信に関与するデバイスに応じて有利に変更することができる。そのために、次のまたは後続DQS信号が送信される個別の階層に基づいて、適切な位相設定をレジスタおよび更新するように、DQSゲート制御回路を向上させてもよい。図17は、イネーブルパルスのタイミングを変更することによって、タイミングを改善する、例示的実施形態による、回路310の簡略化されたブロック図を示す。回路310は、回路240図12参照と同一回路構成要素または要素のうちのいくつかを含む。加えて、回路310図17参照は、イネーブルパルスシフト回路152によって使用するためのゲート制御解除/ゲート制御位相設定を記憶するためのレジスタ320および322と、DQSサンプルを提供するためのレジスタ318と、随意のバッファ312、314、および316と、を含む。イネーブルパルスシフト回路152は、2つの出力、すなわち、出力152Aおよび出力152Bを有することに留意されたい。出力152A-152Bは、それぞれ、ゲート制御およびゲート制御解除の別個の制御を可能にし、デューティサイクル歪みへの対処を促進する。ソース明示的に図示せず、例えば、メモリデバイスから送信される信号に影響を及ぼすデューティサイクル歪みは、ゲート制御タイミングウィンドウをシフトさせることができる。より具体的には、デューティサイクル歪みは、サンプリングを通して追跡されている、DQS信号の立ち上がりエッジと、DQS信号の立ち上がりエッジに対しても定義される、プリアンブルと比較して、ゲート制御タイミングウィンドウをシフトさせることができるゲート制御タイミングウィンドウは、DQS信号の立ち下りエッジに対して時間調整されることに留意されたい。所望に応じて、種々の方法において、イネーブルパルスシフト回路152を実装してもよい。例えば、いくつかの実施形態では、イネーブルパルスシフト回路152は、それぞれ、レジスタ320および322の出力320Aと322Aを介して、それに提供される設定に基づいて示される実施例では、ゲート制御およびゲート制御解除設定のそれぞれに対して7ビット幅であるが、他の値が使用されてもよい、原ゲート制御信号を所望の位相にシフトさせる、遅延連鎖として実装されてもよい。いくつかの実施形態では、回路の遅延が、経時的に変化する場合バイアス温度不安定性BTIのような物理的機構を通して、イネーブルパルスシフト回路内の立ち上がりおよび立ち下がり遅延変化が、同等あるいはほぼ同一または比較的に近い値であることが有益である。これらの時効効果が、典型的には、使用の関数であるとことを前提とすると例えば、オンであるデバイスは、減速する傾向となる、およびオフであるデバイスは、回復する傾向となる、イネーブルパルスシフト回路を通しての長期デューティサイクルが、50に近い場合、有利であって、したがって、全デバイスは、類似使用が見込まれる。本目標を達成するための方法の1つは、イネーブルパルスシフト回路の入力および出力において、信号の構成可能またはプログラム可能反転例えば、プログラム可能バッファ/インバータを有することである。周期的に、平均デューティサイクルが、50または、均一な低下のために所望または適切な値に近くなるように、プログラム可能反転回路例えば、プログラム可能バッファ/インバータを介して、信号の反転をアクティブ化および非アクティブ化してもよい。コントローラ回路は、信号アクティビティを監視し、論理高パルス対論理低パルスアクティビティが観察される量に基づいて、信号反転状態を変化させることができる。再び、図17に示される実施形態を参照すると、イネーブルパルスシフト回路152の出力152A-152Bは、随意のバッファ312と、それぞれ、随意のバッファ314および316を駆動する。バッファ312、314、および316は、相互ならびにサンプリングレジスタ318のサンプリング点に対して、ゲート制御およびゲート制御解除タイミングウィンドウの整合を促進するように調整されてもよい。換言すると、レジスタ154のセットアップ/ホールド時間に基づいて、バッファ312を調整してもよい。同様に、レジスタ318のセットアップ/ホールド時間に基づいて、バッファ314および316を調整してもよい。図17に示される例示的実施形態では、原ゲート制御信号は、レジスタ320および322のためのクロック信号としての役割を果たすことに留意されたい。原ゲート制御信号は、新しい位相設定をレジスタするために使用されるため、更新は、自己時間調整することができる。言い換えると、位相設定は、正確な位相シフトが、第2または後続操作のために適用されるように、十分に早いが、第1の操作以前に対するゲート制御信号の終端が影響を受けないように、十分に遅く、更新するであろう。自己タイミングを達成するために、タイオフ回路としても知られる、イネーブルパルスシフト回路152前の回路、すなわち、示される実施例では、NANDゲート182、インバータ184、または両方を増補し、パルスシフト回路が、新しい設定に基づいて、ゲート制御位相を更新するための十分な時間を有するように、原ゲート制御信号を十分に遅延させてもよい。いくつかの実施形態では、イネーブルパルスシフト回路152が、グリッチフリーである場合に選択され得る、最も早い実践的パルス位相を検討してもよい。イネーブルパルスシフト回路152が、グリッチフリーではない場合、その設定が、意図的に選択されない場合でも、設定更新操作が、グリッチを被る時に一時的に選択され得るため、最も早い可能性として考えられるパルス位相設定に関わらずが、検討されるべきである。同様に、いくつかの実施形態では、イネーブルパルスシフト回路152が、グリッチフリーである場合に選択され得る、最も遅い実践的パルス位相を検討してもよい。イネーブルパルスシフト回路152がグリッチフリーではない場合、設定更新操作がグリッチを被る時に一時的に選択され得るため、最も遅い可能性として考えられるパルス位相設定に関わらずが、検討されるべきである。回路310を使用するために、コントローラ明示的に図示せずは、最初に、ゲート制御イベントを較正することによって、較正および追跡を行なってもよい。これは、較正データ操作較正ダミー操作としても知られる、例えば、メモリインターフェースの場合、読取操作を行なう一方、ゲート制御信号のための異なる位相シフトを試みることによって行なわれるであろう。立ち下りエッジが、あまりに早く生じる場合、回路は、ストローブの後続エッジをゲート制御し、データが損失されるであろう。本条件を検索することによって、ゲート制御信号の立ち下りエッジは、DQS信号の最後から2番目のサイクルの2つの立ち下りエッジによって形成されるタイミングウィンドウの中心に正確に配置することができる。DQSの最後のサイクルは、サイクル毎に信号を遅延させることによって、または対象操作直後、後続操作からデータを検索することによって、見出すことができる。その後、サンプリングレジスタ318は、DQS信号の最後の立ち下がりエッジから立ち下がりエッジサイクルの間、DQS信号の立ち上がりエッジと比較して、ゲート制御信号の立ち下りエッジの配置を調整するために使用することができる。回路310およびサンプリングレジスタ318内のゲート制御解除パスの適切な相対的タイミングを前提として、本技法は、プリアンブルが、DQS信号の立ち上がりエッジに対して定義されるため、比較的に良好なゲート制御解除タイミングマージンを提供するはずである。較正すべきメモリデバイスの複数の階層が存在する場合、本プロシージャは、所望に応じて、他の階層に対して反復することができる。システム操作の間、前述のように、サンプリングレジスタ318は、時々または周期的に、あるいは随時、着信DQS信号をサンプリングし、温度および/または電圧変動のための遅延変化を検索するために使用することができる。そのような変化が検出される場合、ゲート制御およびゲート制御解除信号は、適宜、操作の間、良好または改善されたタイミングマージンを維持するように調節することができる。メモリデバイスの複数の階層が使用される場合、階層が、相互から独立して、経時的に変動し得るため、階層のそれぞれからサンプルが得られてもよい。図18は、回路310のための例証的タイミング図を示す。タイミング図は、メモリデバイスの少なくとも2つの階層、すなわち、階層0および階層1を使用する、システムに対応することに留意されたい。さらに、原DQS信号は、階層0と階層1操作間のt1と標識された時間周期を含むことに留意されたい。時間周期t1は、最小階層間切替時間tRTRSおよびDQSゲート制御パルスの半サイクル圧縮に基づいて、2.5クロックサイクルに及ぶ。例証的実施形態のうちのいくつかが、メモリデバイスまたはシステムを参照して説明されている。しかしながら、それらの実施例は、単に、例証的用途を構成するものであって、適切な修正を行うことによる、他のタイプの回路、サブシステム、またはシステムに対して、開示される概念の用途を限定することを意図するものではない。それらの修正は、開示される概念の説明の恩恵を受ける当業者の知識および技術レベル内にある。図面を参照すると、当業者は、示される種々のブロックが、主に、概念的機能および信号フローを描写する場合があることに留意するであろう。実際の回路実装は、種々の機能ブロックのための別個に識別可能なハードウェアを含有するまたは含有しない場合があり、示される特定の回路を使用するまたは使用しない場合がある。例えば、所望に応じて、種々のブロックの機能性を1つの回路ブロックに組み合わせてもよい。さらに、所望に応じて、いくつかの回路ブロック内で単一ブロックの機能性を実現してもよい。回路実装の選択は、本開示の説明の恩恵を受ける当業者が理解するように、所与の実装のための特定の設計および性能仕様等、種々の要因に依存する。本明細書に説明されるものに加え、他の修正および代替実施形態は、本開示の恩恵を受ける当業者に明白となるであろう。故に、本説明は、当業者に、開示される概念を実施する様式を教示し、例証に過ぎないものとして解釈されるべきである。図示および説明される形態ならびに実施形態は、例証的実施形態として捉えられるべきである。当業者は、本書における開示される概念の範囲から逸脱することなく、部品の形状、サイズ、および配列に種々の変更を行なってもよい。例えば、当業者は、本明細書に例証および説明される要素を同等要素で代用してもよい。さらに、本開示の恩恵を受ける当業者は、開示される概念の範囲から逸脱することなく、他の特徴の使用から独立して、開示される概念のある特徴を使用してもよい。"