"複数の不揮発性記憶素子を有する複数のNANDストリングを備える不揮発性記憶装置を動作させる方法であって、前記複数のNANDストリングのうちの第1の不揮発性記憶素子を備える第1のNANDストリングに第1の電位差を生じさせるステップ902と、前記複数のNANDストリングのうちの第2の不揮発性記憶素子を備える第2のNANDストリングに前記第1の電位差とは異なる第2の電位差を、前記第1の電位差を生じさせるのと同時に生じさせるステップ904と、前記第1及び第2の電位差を生じさせている間に、前記第1の不揮発性記憶素子及び前記第2の不揮発性記憶素子と関連付けられているワードラインに読み出し電圧を印加するステップ908と、前記第1の電位差及び読み出し電圧に応答して前記第1の不揮発性記憶素子の第1の条件を検出することで、前記第1の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定するステップ912と、前記第2の電位差及び読み出し電圧に応答して前記第2の不揮発性記憶素子の第2の条件を検出することで、前記第2の不揮発性記憶素子の閾値電圧が第2の基準電圧よりも高いか低いかを判定するステップ914、を有する方法。前記第1の基準電圧が前記第2の基準電圧とは異なる請求項1に記載の方法。前記第1のNANDストリングに前記第1の電位差を生じさせる前記ステップと前記第2のNANDストリングに前記第2の電位差を生じさせる前記ステップが、前記第1の不揮発性記憶素子に対して第1のゲートソース間電圧を生じさせるステップと、前記第2の不揮発性記憶素子に対して前記第1のゲートソース間電圧に等しくない第2のゲートソース間電圧を生じさせるステップ、を有する請求項1又は2に記載の方法。前記第1の電位差を生じさせるステップと前記第2の電位差を生じさせるステップが、前記複数のNANDストリングに電気的に接続されている共通ソースラインに第1の電圧を確立するステップと、前記第1のNANDストリングと関連付けられている第1のビットラインに、前記第1の電圧よりも低い第2の電圧を確立するステップと、前記第2のNANDストリングと関連付けられている第2のビットラインに、前記第1の電圧よりも低く、前記第2の電圧とは異なる第3の電圧を確立するステップ、を有し、前記読み出し電圧が、前記第2の電圧よりも高く、前記第3の電圧よりも高い、請求項1~3のいずれか1項に記載の方法。前記第1の電位差が、前記第1の不揮発性記憶素子がプログラムされる目標である第1の状態に基づき、前記第2の電位差が、前記第2の不揮発性記憶素子がプログラムされる目標である第2の状態に基づく、請求項1~4のいずれか1項に記載の方法。前記第1の電位差が、第3の基準電圧よりも高い前記第1の不揮発性記憶素子の閾値電圧に基づき、前記第2の電位差が、前記第3の基準電圧未満である前記第2の不揮発性記憶素子の閾値電圧に基づく、請求項1~5のいずれか1項に記載の方法。前記第1のNANDストリングに前記第1の電位差を生じさせる前記ステップと前記第2のNANDストリングに前記第2の電位差を生じさせる前記ステップが、前記第1の不揮発性記憶素子に対して第1のドレインソース間電圧を生じさせるステップと、前記第2の不揮発性記憶素子に対して前記第1のドレインソース間電圧に等しくない第2のドレインソース間電圧を生じさせるステップ、を有する請求項1又は2に記載の方法。前記第1の電位差を生じさせるステップと前記第2の電位差を生じさせるステップが、前記複数のNANDストリングに電気的に接続されている共通ソースラインに第1の電圧を確立するステップと、前記第1のNANDストリングと関連付けられている第1のビットラインに、前記第1の電圧よりも高い第2の電圧を確立するステップと、前記第2のNANDストリングと関連付けられている第2のビットラインに、前記第1の電圧よりも高く、前記第2の電圧とは異なる第3の電圧を確立するステップと、を有する請求項1、2及び7のいずれか1項に記載の方法。不揮発性記憶装置であって、複数の不揮発性記憶素子を有する複数のNANDストリング400であって、第1の不揮発性記憶素子を有する第1のNANDストリングと第2の不揮発性記憶素子を有する第2のNANDストリングとを備える前記複数のNANDストリングと、前記複数のNANDストリングと関連付けられている複数のワードラインWL1、WL2、...と、前記複数の不揮発性記憶素子と通信する1つ以上の管理回路244、220、242、240、を有し、前記1つ以上の管理回路が、前記第1のNANDストリングに第1の電位差を生じさせ、前記1つ以上の管理回路が、前記第2のNANDストリングに前記第1の電位差とは異なる第2の電位差を、前記第1の電位差を生じさせるのと同時に生じさせ、前記1つ以上の管理回路が、前記第1及び第2の電位差を生じさせている間に、前記ワードラインのうちの第1のワードラインに読み出し電圧を印加し、前記1つ以上の管理回路が、前記第1の電位差及び読み出し電圧に応答して前記第1の不揮発性記憶素子の第1の条件を検出することで、前記第1の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定し、前記1つ以上の管理回路が、前記第2の電位差及び読み出し電圧に応答して前記第2の不揮発性記憶素子の第2の条件を検出することで、前記第2の不揮発性記憶素子の閾値電圧が第2の基準電圧よりも高いか低いかを判定する、不揮発性記憶装置。前記第1の基準電圧が前記第2の基準電圧とは異なる請求項9に記載の不揮発性記憶装置。前記第1のNANDストリングに前記第1の電位差を生じさせるため、及び、前記第2のNANDストリングに前記第2の電位差を生じさせるために、前記1つ以上の管理回路が、前記第1の不揮発性記憶素子に対して第1のゲートソース間電圧を生じさせ、前記第2の不揮発性記憶素子に対して第2のゲートソース間電圧を生じさせ、前記第2のゲートソース間電圧が前記第1のゲートソース間電圧に等しくない、請求項9又は10に記載の不揮発性記憶装置。前記第1の電位差を生じさせるため、及び、前記第2の電位差を生じさせるために、前記1つ以上の管理回路が、前記複数のNANDストリングに電気的に接続されている共通ソースラインに第1の電圧を確立し、前記1つ以上の管理回路が、前記第1のNANDストリングと関連付けられている第1のビットラインに、前記第1の電圧よりも低い第2の電圧を確立し、前記1つ以上の管理回路が、前記第2のNANDストリングと関連付けられている第2のビットラインに、前記第1の電圧よりも低く、前記第2の電圧とは異なる第3の電圧を確立し、前記読み出し電圧が、前記第2の電圧よりも高く、前記第3の電圧よりも高い、請求項9~11のいずれか1項に記載の不揮発性記憶装置。前記第1の電位差が、前記第1の不揮発性記憶素子がプログラムされる目標である第1の状態に基づき、前記第2の電位差が、前記第2の不揮発性記憶素子がプログラムされる目標である第2の状態に基づく、請求項9~12のいずれか1項に記載の不揮発性記憶装置。前記第1の電位差が、第3の基準電圧よりも高い前記第1の不揮発性記憶素子の閾値電圧に基づき、前記第2の電位差が、前記第3の基準電圧未満である前記第2の不揮発性記憶素子の閾値電圧に基づく、請求項9~12のいずれか1項に記載の不揮発性記憶装置。前記第1のNANDストリングに前記第1の電位差を生じさせるために、前記1つ以上の管理回路が、前記第1の不揮発性記憶素子に対して第1のドレインソース間電圧を生じさせ、前記第2のNANDストリングに前記第2の電位差を生じさせるために、前記1つ以上の管理回路が、前記第2の不揮発性記憶素子に対して第2のドレインソース間電圧を生じさせ、前記第2のドレインソース間電圧が、前記第1のドレインソース間電圧に等しくない、請求項9又は10に記載の不揮発性記憶装置。複数の不揮発性記憶素子を有する複数のNANDストリングを備える不揮発性記憶装置であって、前記複数のNANDストリングのうちの第1の不揮発性記憶素子を備える第1のNANDストリングに第1の電位差を生じさせる手段と、前記複数のNANDストリングのうちの第2の不揮発性記憶素子を備える第2のNANDストリングに前記第1の電位差とは異なる第2の電位差を、前記第1の電位差を生じさせるのと同時に生じさせる手段と、前記第1及び第2の電位差を生じさせている間に、前記第1の不揮発性記憶素子及び前記第2の不揮発性記憶素子と関連付けられているワードラインに読み出し電圧を印加する手段と、前記第1の電位差及び読み出し電圧に応答して前記第1の不揮発性記憶素子の第1の条件を検出することで、前記第1の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定する手段と、前記第2の電位差及び読み出し電圧に応答して前記第2の不揮発性記憶素子の第2の条件を検出することで、前記第2の不揮発性記憶素子の閾値電圧が第2の基準電圧よりも高いか低いかを判定する手段、を備える不揮発性記憶装置。検証技法を改良するための方法が公知であるものの、様々なプログラム方式に適用可能なさらなる改良に対するニーズが依然として存在する。不揮発性記憶装置で複数の状態の検証又は読み出しを同時に行うための方法及び装置が開示される。本明細書に開示される技術は、不揮発性におけるプログラム検証及び読み出しなどの不揮発性記憶装置動作にかかる時間を短縮する。不揮発性記憶装置におけるクロスカップリングの影響を効率的に低減又は除去するための方法及び装置が開示される。本明細書に開示される技術は、クロスカップリングの影響を低減又は除去しつつ、プログラム又は読み出しにかかる時間を短縮する。メモリセルの閾値電圧を探すためにいくつかの電圧で読み出しを効率的に実行するための方法及び装置が開示される。本明細書に開示される技術は、ソフトビットを判定するのにかかる時間を短縮する。一実施形態では、同時に読み出される異なるNANDストリング上のメモリセルが、異なる閾値電圧レベルでテストされる。例えば、あるNANDストリング上のメモリセルが、自身の閾値電圧が第1の電圧レベルよりも高いかどうかを判定するためにテストされ、別のNANDストリング上にあるメモリセルが、自身の閾値電圧が第2の電圧レベルよりも高いかどうかを判定するためにテストされる。具体例を挙げると、一方のメモリセルが、自身の閾値電圧があるデータ状態と関連付けられた電圧レベルよりも高いかどうかを判定するためにテストされ、もう一方のメモリセルが、自身の閾値電圧が別のデータ状態と関連付けられた電圧レベルよりも高いかどうかを判定するためにテストされる。そのため、メモリセルをメモリセルごとに複数のビットにプログラムするメモリアレイでは、1つより多くのデータ状態を一度にテストすることができる。一実施形態において、この技法は、複数のデータ状態へのメモリセルのプログラミングと関連付けられた検証動作中に使用される。一度に複数のデータ状態を検証することにより、プログラミングシーケンスの速度が上がる。例えば、いくつかのメモリセルを最終的に1つの状態にプログラムし、別のいくつかのメモリセルを異なる状態にプログラムすることを目標に、1つ以上のプログラミングパルスがメモリセルに印加される全部で、4、5、6、7、8、9、...、16又はそれ以上の状態が存在し得る。その後、1つ以上のプログラミングパルスが印加された結果、メモリセルがそれぞれの意図された状態にプログラムされたかどうかを判定するために、検証動作が実行される。複数の状態を同じ検証動作によって検証することにより、時間が節約され得る。いくつかの実施形態では、異なる閾値電圧で検証中のメモリセルのゲートに同じ電圧が印加される。一実施形態では、異なる閾値電圧でテスト中のメモリセルに異なるゲートソース間電圧を印加することにより、メモリセルが異なる閾値電圧でテストされる。一実施形態は、NANDストリングの共通ソースラインを第1の電圧にバイアスするステップと、ある電圧をビットラインの第1のセットに生じさせ、異なる電圧をビットラインの第2のセットに生じさせるステップを備える。ビットラインの第1のセットは、第1の状態にプログラミングされているメモリセルを有するNANDストリングと関連付けられており、ビットラインの第2のセットは、第2の状態にプログラミングされているメモリセルを有するNANDストリングと関連付けられている。ただし、プログラミング中のメモリセルのゲートには同じ電圧が印加される。ビットライン電圧は、ソースラインに最も近いメモリセル側がドレインとして、そしてビットラインに最も近いメモリセル側がソースとして実質的に機能できるように、共通ソースラインより低くてもよい。そのため、メモリセルの電流は、ソースラインから自身のビットラインへと流れる。したがってこの技法は、NANDストリング上でメモリセルを検出するために一般に行われるように、電流が反対方向に流れるという点で逆検出と呼ばれることがある。一実施形態では、異なるドレインソース間電圧をメモリセルに印加することにより、メモリセルが異なる閾値電圧でテストされる。一実施形態は、NANDストリングの共通ソースラインを第1の電圧にバイアスするステップと、ビットラインの第1のセットにある電圧を生じさせ、ビットラインの第2のセットに異なる電圧を生じさせるステップを備える。ビットラインの第1のセットは、第1の状態にプログラミングされているメモリセルを有するNANDストリングと関連付けられており、ビットラインの第2のセットは、第2の状態にプログラミングされているメモリセルを有するNANDストリングと関連付けられている。ただし、プログラミング中のメモリセルのゲートには同じ電圧が印加される。異なるビットライン電圧は、異なる閾値電圧でテスト中のメモリセルに対して異なるドレインソース間電圧を生じさせる。メモリセルのうちの少なくともいくつかのドレイン電圧は、ドレイン誘起障壁低下DIBLをもたらすのに十分な高さであり、このDIBLによってメモリセルの閾値電圧が変わる。その目標は、例えば、第1のメモリセルの閾値電圧が少なくとも3.0Vであり、第2のメモリセルの閾値電圧が少なくとも3.5Vであることを検証することであり得る。実際、第1のメモリセルは3.0Vの閾値電圧を有してよく、第2のメモリセルはDIBLの影響が一切なければ3.5Vの閾値電圧も有してよい。第2のメモリセルの閾値電圧を3.5Vから3.0Vまで下げるのに十分なDIBLを生成することにより、両方のメモリセルの閾値電圧は、ソース電圧に対して同じゲートを使用してテストされ得る。例を挙げると、前述の条件下で、3.0VのVgsによって両方のメモリセルがオンになってよく、それにより、異なる閾値電圧を有するメモリセルを同時に検証することができる。つまり、異なる閾値電圧で検証中のメモリセルのゲートに同じ電圧が印加されるということである。一実施形態では、クロスカップリングの影響に対する異なる量の補正が、同時に読み出される異なるNANDストリング上のメモリセルに実施される。この補正は、1つ以上の近傍メモリセルの閾値電圧に基づくことができる。例えば、あるNANDストリング上のメモリセルが第1の量のクロスカップリング補正を受ける一方で、同時に読み出されている別のNANDストリング上のメモリセルが第2の量のクロスカップリング補正を受ける。具体例を挙げると、異なるNANDストリングが、異なる量のクロスカップリング補正を達成するために自身に印加される異なる量の電圧を有する。一実施形態では、異なるメモリセルが、異なる量のクロスカップリング補正を達成するために、読み出し中に異なるVgsを有する。一実施形態では、異なるメモリセルが、異なる量のクロスカップリング補正を達成するために、読み出し中に異なるVdsを有する。一実施形態では、クロスカップリングの影響に対する異なる量の補正が、プログラミングの検証段階で、異なるNANDストリング上のメモリセルに実施される。この補正は、近傍メモリセルの後のプログラミング目標状態に基づいてもよい。例えば、あるNANDストリング上のメモリセルが第1の量のクロスカップリング補正を受ける一方で、同時に検証されている別のNANDストリング上のメモリセルが第2の量のクロスカップリング補正を受ける。具体例を挙げると、異なるNANDストリングが、異なる量のクロスカップリング補正を達成するために自身に印加される異なる量の電圧を有する。一実施形態では、異なるメモリセルが、異なる量のクロスカップリング補正を達成するために、検証中に異なるVgsを有する。一実施形態では、異なるメモリセルが、異なる量のクロスカップリング補正を達成するために、検証中に異なるVdsを有する。一実施形態では、異なる閾値電圧で同時に読み出しを実行することにより、閾値電圧の検索が効率的に実行される。例えば、対象閾値電圧の範囲を網羅するウィンドウの中心で読み出しが実行される。この読み出しは、選択されたワードライン上の多数のメモリセルで実行され得る。その後、読み出しの結果に基づいて、複数の閾値電圧で別の読み出しが実行される。例えば、所与のメモリセルの閾値電圧がウィンドウの中心よりも高いと判定された場合、そのセルはウィンドウの中心と最上部との中間点で読み出される。一方、所与のメモリセルの閾値電圧がウィンドウの中心よりも低いと判定された場合、そのセルはウィンドウの最下部と中心との中間点で読み出される。実質的に、その閾値電圧でバイナリ検索が実行される。一実施形態では、異なるNANDストリングが、自身に印加される異なる電圧量を有しており、検索速度を上げるために異なる閾値電圧を同時に読み出す。一実施形態では、異なるメモリセルが異なるVgsを有しており、検索速度を上げるために異なる閾値電圧を同時に読み出す。一実施形態では、異なるメモリセルが異なるVdsを有しており、検索の速度を上げるために異なる閾値電圧を同時に読み出す。一実施形態では、異なる閾値電圧で読み出しを同時に実行することにより、ソフトビットが効率的に判定される。ソフトビットを判定することにより、メモリセルの閾値電圧を一層細かく判定することができる。一例を挙げると、4つのデータ状態が存在する場合に、最初に3つの別々の読み出しが実行され、各々の読み出しは、2つの隣接するデータ状態の間の地点で行われ得る。これら最初の読み出しは、ソフトビットを判定するのではなく、1つのデータ状態に各メモリセルの閾値電圧の初回割り当てを行い得る。その後、第1の読み出しの各々からのオフセットで、2度の読み出しが一緒に実行され得る。例えば、同じ読み出し動作において、一方の読み出しがV-Δで、もう一方がVΔで実行される。これらの読み出しから得られたデータは、ECC訂正アルゴリズムに提供され得るソフトビットを判定する目的で使用され得る。一実施形態では、異なるNANDストリングが、自身に印加される異なる量の電圧を有しており、V-Δ及びVΔを同時に読み出す。一実施形態では、異なるメモリセルが異なるVgsを有しており、V-Δ及びVΔを同時に読み出す。一実施形態では、異なるメモリセルが異なるVdsを有しており、V-Δ及びVΔを同時に読み出す。メモリシステム例及び動作例本発明を適用するのに好適なメモリシステムの一例は、NANDフラッシュメモリ構造を利用するものであり、2つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、NANDストリングと呼ばれる。図1aは、1つのNANDストリングを示す平面図である。図1bは、その等価回路である。図示されているNANDストリングは、第1選択ゲート120と第2選択ゲート122の間に直列に接続されている4つのトランジスタ100、102、104及び106を有する。選択ゲート120は、NANDストリングのビットライン126への接続を制御する。選択ゲート122は、NANDストリングのソースライン128への接続を制御する。選択ゲート120は、制御ゲート120CGに適切な電圧を加えることによって制御される。選択ゲート122は、制御ゲート122CGに適切な電圧を加えることによって制御される。トランジスタ100、102、104、及び106の夫々は、制御ゲートとフローティングゲートを有している。トランジスタ100は、制御ゲート100CGとフローティングゲート100FGを備えている。トランジスタ102は、制御ゲート102CGとフローティングゲート102FGを備えている。トランジスタ104は、制御ゲート104CGとフローティングゲート104FGを備えている。トランジスタ106は、制御ゲート106CGとフローティングゲート106FGを備えている。制御ゲート100CGはワードラインWL3に接続されておりまたはワードラインWL3であり、制御ゲート102CGはワードラインWL2に接続されており、制御ゲート104CGはワードラインWL1に接続されており、制御ゲート106CGはワードラインWL0に接続されている。制御ゲートは、また、ワードラインの一部として提供される。一実施形態では、トランジスタ100、102、104、及び、106は、夫々が記憶素子であり、メモリセルと呼ばれることがある。他の実施形態では、記憶素子は、複数のトランジスタを含むことがあり、図示されているものとは異なる場合がある。選択ゲート120は、選択ラインSGDに接続されている。選択ゲート122は、選択ラインSGSに接続されている。図2は、3個のNANDストリングを示す回路図である。NAND構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのNANDストリングを含む。例えば、3個のNANDストリング、320、340及び360が、さらに多くのNANDストリングを有するメモリアレイ内に示される。各NANDストリングは、2個の選択ゲートと4つの記憶素子を有している。簡単化のために4個の記憶素子が描かれているが、最近のNANDストリングは、例えば最高32個又は64個の記憶素子を有する場合がある。例えば、NANDストリング320は選択ゲート322と327、及び、記憶素子323~326を有し、NANDストリング340は選択ゲート342と347、及び、記憶素子343~346を有し、NANDストリング360は選択ゲート362と367、及び、記憶素子363~366を有する。各NANDストリングは、その選択ゲート例えば、選択ゲート327、347、又は367によってソースラインに接続されている。選択ラインSGSは、ソース側選択ゲートを制御するために使用される。種々のNANDストリング320、340、及び360は、選択ゲート322、342、362等の選択トランジスタによって各ビットライン321、341、及び、361に接続されている。これらの選択トランジスタは、ドレイン選択ラインSGDによって制御される。他の実施形態では、選択ラインは必ずしもNANDストリング間で共通とされている必要はない。すなわち、異なるNANDストリングには異なる選択ラインを接続できる。ワードラインWL3は、記憶素子323、343、及び、363の制御ゲートに接続されている。ワードラインWL2は、記憶素子324、344、及び、364の制御ゲートに接続されている。ワードラインWL1は、記憶素子325、345、及び、365の制御ゲートに接続されている。ワードラインWL0は、記憶素子326、346、及び、366の制御ゲートに接続されている。つまり、各ビットラインと各NANDストリングは記憶素子のアレイ又はセットの列を含む。ワードラインWL3、WL2、WL1及びWL0は、アレイ又はセットの行を含む。各ワードラインは、行において各記憶素子の制御ゲートに接続されている。また、制御ゲートはワードライン自体によって構成されていてもよい。例えば、ワードラインWL2は、記憶素子324、344、及び、364の制御ゲートを構成する。実際には、1つのワードラインに数千の記憶素子がある場合がある。いくつかの実施形態において、ビットラインに印加される電圧は、NANDストリング上でメモリセルを読み出すときにソースに印加される電圧よりも大きい。いくつかの実施形態において、ビットラインに印加される電圧は、NANDストリング上でメモリセルを読み出すときにソースに印加される電圧よりも小さい。説明の一貫性を保つために、ソースラインに印加される電圧がビットラインに印加される電圧より小さいか大きいかに関係なく、ソースラインは常にソースラインと称する。各記憶素子はデータを記憶できる。例えば、1ビットのデジタルデータを記憶するときは、記憶素子の可能な閾値電圧VTHの範囲は、論理データ1と0に割り当てられる2つの範囲に分割される。NANDタイプのフラッシュメモリの一例では、前記VTHは、記憶素子が消去された後に負となり、論理1として定義される。プログラム動作後の前記VTHは正であり、論理0として定義される。VTHが負であり、読み出しが試行されると、記憶素子がオンして論理1が記憶されていることが示される。前記VTHが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理0が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、VTH値の範囲はデータレベルの数に分割される。例えば、4つのレベルの情報が記憶されている場合には、データ値11、10、01、及び、00に割り当てられる4つのVTH範囲がある。NANDタイプのメモリの一例では、消去動作後の前記VTHは負となり、11として定義される。正のVTH値は10、01及び00の状態に対して使用される。記憶素子に書き込まれるデータと、素子の閾値電圧範囲との特定の関係は、記憶素子に対して採用されるデータ符号化方式に依存する。フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、記憶素子に接続されているビットラインが接地される。チャネルからの電子はフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のVTHが上昇する。プログラミング中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードライン上に印加される。上述したように、各NANDストリング中の1つの記憶素子が同じワードラインを共有している。例えば、記憶素子324をプログラミングするときに、プログラム電圧は記憶素子344と364の制御ゲートにも印加される。図3は、NANDストリングの断面図を示す。図は単純化されており、実際の寸法に比例してはいない。NANDストリング400は、ソース側選択ゲート406、ドレイン側選択ゲート424、8つの記憶素子408、410、412、414、416、418、420及び422を含み、基板490上に形成されている。多数のソース/ドレイン領域一例では、ソース/ドレイン領域430が、各記憶素子と選択ゲート406と424の両側に形成されている。1つの手法では、基板440においてトリプルウェル技術が採用されており、そこでは、nウェル領域434内にpウェル領域432があり、nウェル領域434がp型基板領域436内にある。NANDストリング及びその不揮発性記憶素子は、少なくとも一部をpウェル領域で形成することができる。電位VBLを有するビットライン426に加え、電位VSOURCEを有するソース供給ライン404が設けられている。ボディバイアス電圧などの電圧は、端子402経由でpウェル領域432に、及び/又は端子403経由でnウェル領域434に印加することもできる。本実施例では、読み出し又は検証動作中に、記憶素子416に接続されている選択されたワードラインWL4に制御ゲート電圧VCGRVが印加される。さらに、記憶素子の制御ゲートがワードラインの一部として設けられ得ることに留意されたい。例えば、WL0、WL1、WL2、WL3、WL4、WL5、WL6及びWL7は、記憶素子408、410、412、414、416、418、420及び422の制御ゲートをそれぞれ経由して延在することができる。パス電圧VREADが、NANDストリング400と接続された残りのワードラインに印加される。VSGS及びVSGDが、選択ゲート406及び424にそれぞれ印加される。なお、NANDストリングを流れる電流の方向は、VBLに対するVSOURCEの相対的な大きさに依存し得る。例えば、VBLがVSOURCEよりも大きい場合には、電流がビットラインからソースへと流れ得る。かかる実施例では、ソース/ドレイン領域430が、メモリセル408のドレインとして、かつメモリセル410のソースとしての役割を果たし得る。ただし、VBLがVSOURCE未満である場合には、電流がソースラインからビットラインへと流れ得る。かかる実施例では、ソース/ドレイン領域430が、メモリセル408のソースとして、かつメモリセル410のドレインとしての役割を果たし得る。ソース/ドレイン領域430が所与のメモリセルのソースとして機能するかドレインとして機能するかは、VBLに対するVSOURCEの相対的な大きさに依存し得る。先述のとおり、本明細書では、VSOURCEがVBLより小さいか大きいかに関係なく、ソースラインをソースラインと称する。さらに、本明細書では、VSOURCEがVBLより小さいか大きいかに関係なく、ソースラインに印加された電圧をVSOURCEと称する。図4は、1つ以上のメモリダイ又はチップ212を備え得る不揮発性記憶装置210を示す。メモリダイ212は、メモリセル200と、制御回路220と、読み出し/書き込み回路230A及び230Bとのアレイ二次元又は三次元を備えている。一実施形態では、各種周辺回路によるメモリアレイ200へのアクセスが、アレイの反対側で対称的に行われるため、各側でのアクセスライン及び回路の密度が半減する。読み出し/書き込み回路230A及び230Bは、複数の検出ブロック300を備えており、1ページのメモリセルを並行して読み出し又はプログラムできるようになっている。メモリアレイ200は、行デコーダ240A及び240B経由でワードラインによって、および列デコーダ242A及び242B経由でビットラインによってアドレス指定することができる。典型的な実施形態では、コントローラ244が、1つ以上のメモリダイ212と同じメモリデバイス210例えば、取り外し可能なストレージカード又はパッケージ内に含まれている。コマンド及びデータは、ライン232を介してホストと制御部244との間、及び、ライン234を介して制御部と一つ以上のメモリダイ212との間で転送される。1つの実施態様が、複数のチップ212を含んでもよい。制御回路220は、読み出し/書き込み回路230A及び230Bと協調して、メモリアレイ200上でメモリ動作を実行する。制御回路220は、ステートマシン222と、オンチップアドレスデコーダ224と、パワー制御モジュール226とを備える。ステートマシン222は、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ224は、ホスト又はメモリコントローラによって使用されるアドレスを、デコーダ240A、240B、242A及び242Bによって使用されるハードウェアアドレスに変換するためのアドレスインタフェースを提供する。パワー制御モジュール226は、メモリ動作中にワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、パワー制御モジュール226が、供給電圧よりも高い電圧を生成できる1つ以上のチャージポンプを備える。一実施形態では、制御回路220、パワー制御回路226、デコーダ回路224、ステートマシン回路222、デコーダ回路242A、デコーダ回路242B、デコーダ回路240A、デコーダ回路240B、読み出し/書き込み回路230A、読み出し/書き込み回路230B、及び/又はコントローラ244のいかなる組み合わせも、1つ以上の管理回路と称することができる。図5は、メモリセルアレイ200の構造例を示す。一実施形態において、メモリセルのアレイはM個のメモリセルのブロックに分割される。フラッシュEEPROMシステムで一般的であるように、ブロックは消去の単位である。即ち、各ブロックは、一緒に消去される最小数のメモリセルを含んでいる。各ブロックは、複数のページに分割されるのが典型的である。ページは、プログラミングの単位である。1ページ又は複数ページのデータが1行のメモリセルに記憶されるのが典型的である。1ページに1つ以上のセクタを記憶することができる。セクタは、ユーザーデータとオーバーヘッドデータとを含む。オーバーヘッドデータは、セクタのユーザーデータから計算された誤り訂正コードECCのパリティビットを含むのが典型的である。コントローラ後述の一部が、データがアレイにプログラムされているときにECCパリティを計算し、データがアレイから読み出されているときにその点検も行う。或いは、ECC及び/又は他のオーバーヘッドデータが、自身が関係しているユーザーデータとは異なるページに、場合によっては異なるブロックに記憶される。ユーザーデータのセクタは512バイトであるのが典型的であり、磁気ディスクドライブ内のセクタのサイズに対応する。多数のページがブロックを構成し、それは8ページから、例えば最大32、64,128又はそれ以上のページのいずれであってもよい。異なるサイズのブロック及び配置を使用することも可能である。別の実施形態では、ビットラインが、奇数ビットライン及び偶数ビットラインに分割される。奇数/偶数ビットラインアーキテクチャでは、共通ワードライン沿いにあり、かつ奇数ビットラインに接続されているメモリセルがある時期にプログラムされ、共通ワードライン沿いにあり、かつ偶数ビットラインに接続されているメモリセルが別の時期にプログラムされる。図5はまた、メモリアレイ200のブロックiのさらなる詳細も示す。ブロックiは、X1本のビットラインとX1本のNANDストリングとを含む。ブロックiはまた、64本のデータワードラインWL0~WL63と、2本のダミーワードラインWL_d0及びWL_d1と、ドレイン側選択ラインSGD及びソース側選択ラインSGSとを含む。各NANDストリングの一端は選択ラインSGDに接続されているドレイン選択ゲートを介して対応するビットラインに接続されており、他端は選択ラインSGSに接続されているソース選択ゲートを介してソースラインに接続されている。64本のデータワードライン及び2本のダミーワードラインが存在するので、各NANDストリングは、64本のデータメモリセルと2本のダミーメモリセルを含む。他の実施形態では、NANDストリングが、64個より多くの、或いは64個未満のデータメモリセルと、64個より多くの、或いは64個未満のダミーメモリセルとを有することができる。データメモリセルは、ユーザーデータ又はシステムデータを記憶することができる。ユーザーデータ又はシステムデータを記憶するのにダミーメモリセルは使用されないのが典型的である。いくつかの実施形態は、ダミーメモリセルを含まない。図6は、検出モジュール480と呼ばれるコア部分に区分けされた個々の検出ブロック300と共通部分490とを示すブロック図である。一実施形態では、ビットラインごとに別々の検出モジュール480が設けられ、一組のマルチ検出モジュール480に対して1つの共通部分490が設けられる。一実施例では、検出ブロックが、1つの共通部分490と8つの検出モジュール480とを含む。グループ内の検出モジュールのそれぞれが、関連付けられた共通部分とデータバス472経由で通信する。さらに詳しくは、2004年12月29日に出願された、Non-volatilememoryandmethodwithsharedprocessingforanaggregateofread/writecircuitsと題する米国特許出願公報第2006/0140007号明細書を参照されたい。同文献は、参照により、その全体が本明細書に援用される。検出モジュール480は、検出回路470を有しており、検出回路470は、接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。いくつかの実施形態では、検出モジュール480が、一般にセンスアンプと呼ばれる回路を含む。検出モジュール480は、接続されたビットラインで電圧状態を設定するために使用されるビットラインラッチ482も含む。例えば、ビットラインラッチ482内で予め決められた状態がラッチされることによって、接続されたビットラインが、プログラム禁止を指定する状態例えばVddに引き上げられるプルされる。共通部490は、プロセッサ492と、1セットのデータラッチ494と、1セットのデータラッチ494及びデータバス496の間を接続するI/Oインタフェース471とを有する。プロセッサ492は、計算を実行する。例えば、ビットラインの機能の1つは、検出されたメモリセルに記憶されたデータを判定し、判定されたデータをそのデータラッチの組に記憶することである。データラッチの組494は、読み出し動作中にプロセッサ492によって判定されたデータビットを記憶する目的で使用される。これらのデータラッチは、プログラム動作中にデータバス471から取り込んだデータビット群を記憶する目的でも使用される。取り込まれたデータビットは、メモリ内にプログラムされる予定の書き込みデータを表す。I/Oインタフェース496は、データラッチ494とデータバス471の間のインタフェースを提供する。読み出し又は検出中は、システムの動作がステートマシン222の制御下にあり、ステートマシン222は、アドレス指定されたセルへの異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた異なるメモリ状態に対応する異なる既定制御ゲート電圧のステップが行われる際に、検出モジュール480は、これらの電圧の1つに移動し、バス472を介して検出モジュール480からプロセッサ492に出力が提供される。その時点で、プロセッサ492は、検出モジュールの移動イベントと、ステートマシンから入力ライン493を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ494に記憶する。コア部の別の実施形態では、ビットラインラッチ482は、検出モジュール480の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方の機能を兼ねる。当然のことながら、いくつかの実装形態では複数のプロセッサ492を有することができる。一実施形態では、各プロセッサ492は出力ライン図6では示せずを有し、各出力ラインは共にワイヤードOR接続される。いくつかの実施形態では、出力ラインは、ワイヤードORラインに接続する前に反転される。ワイヤードORを受け取るステートマシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の迅速な決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理0がワイヤードORラインに送られる又はデータ1を反転させる。全てのビットがデータ0を出力する又はデータ1を反転させると、ステートマシンはプログラミング処理を終了することを認識する。各プロセッサが8つの検出モジュールと通信する実施形態では、ステートマシンがいくつかの実施形態においてワイヤードORラインを8回読み出す必要があり、或いは、協動するビットラインの結果を蓄積するためのロジックをプロセッサ492に追加して、ステートマシンがワイヤードORラインを1回だけ読み出せばいいようにする。プログラム又は検証中は、プログラムされるデータがデータバス471から一組のデータラッチ494内に記憶される。ステートマシンの制御下にあるプログラム動作は、アドレス指定されたメモリセルの制御ゲートに印加される大きさが増大する一連のプログラミング電圧パルスを有する。各プログラミングパルスに続いて、メモリセルが所望の状態にプログラムされたかどうかを判定するための検証プロセスが行われ得る。プロセッサ492は、検証されたメモリ状態を監視して所望のメモリ状態と比較する。2つの状態が一致する場合、プロセッサ492は、ビットラインがプログラム禁止を指定する状態にプルされるようにビットラインラッチ482を設定する。これにより、ビットラインに接続されたセルは、制御ゲート上でプログラミングパルスを受けても、それ以上プログラムされない。他の実施形態では、プロセッサが最初にビットラインラッチ1282をロードし、検出回路が検証処理中に禁止値にそれを設定する。データラッチスタック1294は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール480ごとに3~5個又は別の個数のデータラッチが存在する。一実施形態において、これらのラッチはそれぞれ1ビットである。いくつかの実施態様では必須ではないが、データラッチがシフトレジスタとして実装され、そこに記憶されたパラレルデータをデータバス471用のシリアルデータに変換したり、その逆を行ったりする。一実施形態では、m個のメモリセルのリード/ライトブロックに対応する全てのデータラッチを結合してブロックシフトレジスタを形成し、シリアル転送によってデータのブロックを入力又は出力できるようにする。特に、読み出し/書き込みモジュールのバンクを調整し、その組のデータラッチが読み出し/書き込みブロックの全体のシフトレジスタの一部であっても、その組のデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。読み出し動作及びセンスアンプについてのさらなる情報が、1米国特許第7,196,931号明細書Non-VolatileMemoryAndMethodWithReducedSourceLineBiasErrors、2米国特許7,023,736号明細書Non-VolatileMemoryAndMethodwithImprovedSensing、3米国特許出願公開第2005/0169082号明細書、4米国特許7,196,928号明細書CompensatingforCouplingDuringReadOperationsofNon-volatileMemory、及び52006年7月20日に公開された米国特許出願公開第2006/0158947号明細書ReferenceSenseAmplifierForNon-VolatileMemoryに記載されている。上記全5つの特許文献は、参照により、その全体が本明細書に援用される。検証を伴う正常なプログラミングプロセスの終了時には、メモリセルの閾値電圧が、適宜、プログラムされたメモリセルの1つ以上の閾値電圧分布の範囲内、或いは消去されたメモリセルの閾値電圧分布の範囲内にあるはずである。図7Aは、8つの状態が存在するメモリセルの状態における閾値電圧分布の例を示す。8つのデータ状態は、消去状態と状態A~Gとを含む。本実施例では、メモリセルごとに3ビットが記憶され得る。データ状態の各々の間には、メモリセルからデータを読み出す目的で使用された読み出し基準電圧が存在する。例えば、図7Aは、消去データ状態とAデータ状態との間に読み出し基準電圧Vraがあり、Aデータ状態とBデータ状態との間にVrbがあることを示す。所定のメモリセルの閾値電圧がそれぞれの読み出し基準電圧よりも高いか低いかをテストすることにより、システムは、そのメモリセルがどの状態にあるかを判定することができる。検証基準電圧は、各データ状態の下端又は下端付近にある。例えば、図7Aは、状態Aの場合にVvA、状態Bの場合にVvBであることを示す。メモリセルを所定の状態にプログラムする際、システムは、それらのメモリセルが検証基準電圧と同じかそれ以上の閾値電圧を有するかどうかをテストする。図7Bは、各メモリセルが4ビットのデータを記憶する場合におけるメモリセルアレイのデータ状態に対応する閾値電圧分布の例を示す。ただし、他の実施形態では、メモリセルごとに4ビットよりも多くのデータ又は4ビット未満のデータを使用し得る。図7Bは、データ状態0~15に対応する16の閾値電圧分布を示す。図7Bの実施形態では、少なくともいくつかの隣接状態間の間隔が同じである例えばΔmv。例えば、状態1と2が互いに比較的近い互いの距離がΔmvのに対し、状態2と3はそれよりも離れている。さらに、本実施形態では、互いに近い状態の検証レベル間の間隔が同じである。例えば、状態2の検証レベルはVv2であり、状態1の検証レベルはVv2-Δである。このことは、他の状態にも当てはまる。一実施形態では、互いの距離がΔである状態が一緒に検証され、それによって時間が節約され得る。例えば、状態0及び1が一緒に検証され、状態3及び4が一緒に検証されるという具合である。なお、いくつかの隣接状態例えば状態2及び3で互いの距離がΔ以外の距離であることは必須ではない。また、異なる数のデータ状態が存在してもよい。いくつかの実施形態では、状態0における閾値電圧が負であり、状態1~15における閾値電圧が正である。ただし、状態1~15のうちの1つ以上における閾値電圧が負であってもよい。図8Aは、各記憶素子が2ビットのデータを記憶する4状態型のメモリ装置における一組の閾値電圧分布の例を示す。第1の閾値電圧分布700は、消去された消去状態記憶素子のものである。3つの閾値電圧分布702、704及び706は、プログラムされた状態A、B及びCをそれぞれ表す。一実施形態において、消去状態における閾値電圧は負であり、A状態、B状態及びC状態における閾値電圧は正である。記憶素子からデータを読み出すための読み出し基準電圧Vra、Vrb及びVrcも記載されている。所定の記憶素子の閾値電圧がVra、Vrb及びVrcよりも高いか低いかをテストすることにより、システムは、記憶素子が存在する状態例えばプログラミング状態を判定することができる。さらには、検証基準電圧Vva、Vvb及びVvcが記載されている。記憶素子をA状態、B状態又はC状態にプログラムする際、システムは、それらの記憶素子がVva、Vvb又はVvcと同じかそれ以上の閾値電圧を有するかどうかをそれぞれテストする。一実施形態では、低検証基準電圧Vval、Vvbl及びVvclが提供される。同様の低検証基準電圧が、異なる数の状態を有する実施形態でも使用できる可能性がある。フルシーケンスプログラムでは、記憶素子を、消去状態からプログラム状態A、B又はCのいずれかに直接プログラムすることができる。例えば、まず、プログラムされる記憶素子の集合における全ての記憶素子が消去状態となるように、その集合が消去され得る。次に、図8Bに示すような一連のプログラムパルスが、記憶素子をA状態、B状態及びC状態に直接プログラムする目的で使用される。消去状態からA状態へとプログラミング中の記憶素子もあれば、消去状態からB状態へ、及び/又は消去状態からC状態へとプログラミング中の記憶素子もある。なお、フルシーケンスプログラムを使用することは必須ではない。低速プログラミングモードの一実施例では、1つ以上のデータ状態に対して低オフセット検証レベル及び高目標検証レベルが使用される。例えば、VvaL及びVvaは、それぞれA状態のオフセット検証レベル及び目標検証レベルであり、VvbL及びVvbは、それぞれB状態のオフセット検証レベル及び目標検証レベルである。プログラミングの際、目標状態例えばA状態記憶素子としてA状態へとプログラミング中の記憶素子の閾値電圧がVvaLを超えると、例えば0Vといった名目プログラム又は非禁止レベルと、例えば2~3vといった完全禁止レベルとの間である0.6~0.8VなどのレベルにVblを引き上げることにより、プログラミング速度が低下する。こうして、閾値電圧の大幅な増大を避けることにより、精度が向上する。閾値電圧がVvaに達すると、記憶素子はそれ以上プログラムされないようにロックアウトされる。同様に、B状態記憶素子の閾値電圧がVvbLを超えると、プログラミング速度が低下し、閾値電圧がVvbに達すると、記憶素子はそれ以上プログラムされないようにロックアウトされる。1つの手法では、何らかのオーバーシュートが許容されるのが典型的であることから、最上位状態に対して低速プログラミングモードが使用されない。それに対し、消去状態よりも上、及び最上位状態よりも下のプログラム状態の場合には、低速プログラミングモードを使用することができる。さらに、前述のプログラミング技術の例では、目標データ状態へとプログラムされるにつれて、記憶素子の閾値電圧が引き上げられる。ただし、目標データ状態にプログラムされるにつれて記憶素子の閾値電圧が低下するプログラミング技術を使用することもできる。記憶素子の電流を測定するプログラミング技術を使用することもできる。本明細書の概念は、異なるプログラミング技術に適合させることができる。図8Bは、プログラミング動作中に選択ワードラインに印加される一連のプログラムパルス及び検証パルスを示す。プログラミング動作が複数のプログラム反復を含んでもよく、その場合、各々の反復によって選択されたワードラインに1つ以上のプログラムパルス電圧が印加され、続いて1つ以上の検証電圧が印加される。1つの可能な手法では、連続的な反復でプログラム電圧がステップアップされる。さらに、プログラム電圧は、例えば6~8Vのパス電圧Vpassレベルを有する第1の部分と、例えば12~25Vのプログラムレベルにある後続の第2の部分とを含み得る。例えば、第1、第2、第3及び第4のプログラムパルス800、802、804及び806は、Vpgm1、Vpgm2、Vpgm3及びVpgm4といったプログラム電圧をそれぞれ有する。各プログラムパルスの後に、1組の1つ以上の検証電圧が提供されてもよい。いくつかの実施形態では、異なる状態へとプログラミング中のメモリセルを検証する目的で1つの検証パルスが使用される。例えば、A状態を目標とするメモリセルがVvaに達したかどうか、B状態を目標とするメモリセルがVbaに達したかどうか、及びC状態を目標とするメモリセルがVvcに達したかどうかを検証するために、1つの検証パルスVverifyが使用され得る。いくつかの実施形態では、プログラムパルスの間に2つ以上の検証パルスが存在してもよい。例えば、A状態及びB状態を検証するために1つのパルスが使用され、C状態及びD状態などを検証するために第2のパルスが使用され得る。場合によっては、最下位プログラム状態例えばA状態に達した記憶素子が存在しないことも考えられることから、1つ以上の初期プログラムパルスの後に検証パルスが続かない。その後、プログラム反復で、例えば、A状態を対象とする検証パルスを使用し、続いてA状態及びB状態を対象とする検証パルスを使用するプログラム反復を実行し、続いてB状態及びC状態を対象とする検証パルスを使用するプログラム反復を実行してもよい。一実施形態では、メモリセルの読み出し又は検証を行いながら、メモリセルのゲートとソースとの間で異なる電圧が印加される。例えば、同じ検証動作中に異なる閾値電圧を検証するために、メモリセルのゲートとソースとの間で異なる電圧が印加される。別例を挙げると、クロスカップリングの影響に対して異なる量の補正を適用するために、メモリセルのゲートとソースとの間で異なる電圧が印加される。一実施形態では、1つのNANDストリング上にあるメモリセルが、自身の閾値電圧が少なくともVvaであるかどうかを判定するためにテストされると同時に、別のNANDストリング上にあるメモリセルが、自身の閾値電圧が少なくともVvbであるかどうかを判定するためにテストされる。同時に、第3のNANDストリング上にある第3のメモリセルが、自身の閾値電圧がVvcよりも高いかどうかを判定するためにテストされてもよい。異なる選択されたメモリセルに対する異なる条件の適用図9Aは、メモリセルの異なるストリングで選択されたメモリセルに異なるゲートソース間電圧を印加できる回路の概略図である。この概略図は、一実施形態の原理を説明する目的で使用される。選択されたワードライン例えばWL2には電圧Vcgrvが印加され得るのに対し、非選択ワードラインにはVreadが印加され得る。この回路は、電圧VD、VD-Δ、VS、及びVS-Δをメモリセルのストリングに接続するためのスイッチS1~S8を有する。なお、2つよりも多くのストリングが存在してもよい。また、本実施例では、メモリセルのストリングが共通ソースラインによって接続されていないという点にも留意されたい。スイッチS2及びS5は、VDVS間が1つのストリングでつながるように閉じていてもよい。或いは、スイッチS1及びS6は、VD-ΔVS-Δ間またはVDVS間がそのストリングでつながるように閉じていてもよい。そのため、選択されたメモリセルのVdsは、どちらのスイッチ構成でもほぼ同じとなる。ただしVgsは、一方がVcgrv-VD、他方がVcgrv-VDΔとなる。したがってVgsは、Vdsを変えなくても変えることができる。スイッチS3、S4、S7及びS8は、メモリセルの他方のストリングでも同様の方法で使用することができる。したがって、選択されたワードラインに同じVcgrvを印加しながら、これらのストリングに異なるVgsを印加することができる。その結果、選択されたワードラインに同じVcgrvを印加しながら、2つの異なる閾値電圧をテストすることができる。図9Bは、読み出し動作中に異なる電圧が印加されるNANDストリングの概略図である。例を挙げると、この回路は、異なる量のクロスカップリング補正を同じワードライン上にある異なるメモリセルに実施するために、読み出し又はプログラム検証中に、同じワードライン上にある異なるメモリセルを対象に異なる閾値電圧を検証するときに使用され得る。この回路は、2つの異なる閾値電圧を同時に読み出すことを伴う他の用途を有してもよい。NANDストリングは、共通ソースラインによって一端で電気的に接続されている。他端では、各NANDストリングが、別々のビットラインに電気的に接続されている。図を分かりにくくするのを避けるために、メモリセルの行のゲートを電気的に接続するワードラインは示されていない。選択されたワードラインと関連付けられているメモリセルは、読み出し又は検証のために選択される。即ち、これらのメモリセルの各々が、検証又は読み出し動作中にある基準電圧と比較される自身の閾値電圧を有する。異なるメモリセルが、少なくとも2つの異なる基準電圧と比較される閾値電圧を有し得る。例えば、図8Aを手短に参照すると、あるメモリセルがVvaと比較される閾値電圧を有する一方で、別のメモリセルはVvbと比較される閾値電圧を有する。そして第3のメモリセルが、Vvcと比較される閾値電圧を有し得る。例えば、この比較がメモリセルのプログラミングの検証段階で実行されると、各メモリセルを同時に検証することができる。例えば、図8Bを参照すると、各プログラムパルスの後、プログラミング中の全メモリセルの閾値電圧をテストするために、1つの検証信号Vverifyが選択されたワードラインに印加される。そのため、プログラムパルスの間に使用される検証動作が少ないという点で、時間を節約することができる。さらに、必要とされる検証動作が少ないので、電力も節約することができる。図9Bを再度参照すると、読み出しパス電圧例えばVreadが非選択ワードラインに印加される一方で、読み出し基準電圧例えばVcgrvが選択されたワードラインに印加される。そのため、選択されたメモリセルの各々が、自身のゲートに印加されたVcgrvを有する。読み出しパス電圧Vreadとは、非選択メモリセルのプログラミング目標状態に関係なく、そのメモリセルを例えば電流を通すためにオンにする電圧レベルのことである。あるメモリセルのグループでは、自身のビットラインがVsにバイアスされ、別のグループでは、自身のビットラインがVs-Δにバイアスされる。例えば、ある閾値電圧でテスト中のメモリセルでは、自身のビットラインがVsにバイアスされるのに対し、異なる閾値電圧でテスト中のメモリセルでは、自身のビットラインがVs-Δにバイアスされる。なお、さらに別の電圧を自身のビットラインに印加することにより、さらに他のメモリセルをさらに別の閾値電圧でテストできる可能性がある。本実施形態では、電圧Vsourceが共通ソースラインに印加される。電圧Vsourceは、ビットラインに印加される電圧よりも高い。そのため、伝導電流Icellは、ソースラインからビットラインへと流れる。実質的に、メモリセルの最下部がドレインとして機能し、メモリセルの最上部がソースとして機能する。選択されたメモリセルのうちの1つのゲート、ソース及びドレインがラベル付けされている。なお、選択されたメモリセルは、自身の閾値電圧がゲートソース間電圧と同じかそれ以下である場合にオンになる。また、先述のとおり、説明上の一貫性確保のために、図9Bの最下部でNANDストリングに接続されるラインは、メモリセルの最下部がドレインとして機能している場合であっても、共通ソースラインと称する。一実施形態では、電圧バイアスのVgsとVdsとの両方に応じてセルのVtが測定される。なお、Δが比較的小さい場合には、印加されたVsを有するビットライン上のメモリセルのVdsが、印加されたVs-Δを有するビットラインのVdsに非常に近くなる。図9Cは、検証動作中に全体に印加される異なる電圧を有するNANDストリングの概略図である。例を挙げると、この回路は、異なる量のクロスカップリング補正を同じワードライン上にある異なるメモリセルに実施するために、読み出し又はプログラム検証中に、同じワードライン上にある異なるメモリセルを対象に異なる閾値電圧を検証するときに使用され得る。この回路は、2つの異なる閾値電圧を同時に読み出すことを伴う他の用途を有してもよい。この構造は、図9Bの構造と同様である。ただし、ビットラインに印加された電圧は、共通ソースラインに印加された電圧よりも高い。そのため、選択されたメモリセルの最上部はドレインとして機能し、選択されたメモリセルの最下部はソースとして機能する。本実施形態では、伝導電流がビットラインからソースラインへと流れる。読み出しパス電圧Vreadが非選択ワードラインに印加される一方で、読み出し基準電圧Vcgrvが選択されたワードラインに印加される。選択されたメモリセルのうちの1つは、自身のゲート、ソース及びドレインラベル付けされている。なお、ドレイン及びソースは、電圧がNANDストリングに印加されている方法によって、図9Bとは入れ替わっている。あるメモリセルのグループでは、自身のビットラインがVdにバイアスされるのに対し、別のメモリセルのグループでは、自身のビットラインがVdΔにバイアスされる。例えば、ある閾値電圧でテスト中のメモリセルは、自身のビットラインがVdにバイアスされるのに対し、異なる閾値電圧でテスト中のメモリセルは、自身のビットラインがVdΔにバイアスされる。なお、本実施例では、選択されたワードライン上の各メモリセルが、同じゲートソース間電圧を受ける。即ち、全ての選択されたメモリセルが同じゲート電圧を有し、NANDストリングは共通ソースラインによって結合される。ただし、自身のドレインソース間電圧は、ビットラインに印加された異なる電圧によって様々であり得る。セルのVtは、電圧バイアスのVdsに応じて測定される。なお、メモリセルの閾値電圧は、ドレイン電圧の関数であってもよい。例えば、ドレイン誘起障壁低下DIBLと呼ばれる現象によって、電界効果トランジスタFETの閾値電圧が変わってもよい。装置によっては、ドレイン電圧が上昇すると閾値電圧が下がる。装置によっては、ドレイン電圧が上昇すると、閾値電圧を下げる効果を有する空乏領域が増大する。一実施形態では、いくつかのビットラインに、選択されたメモリセルにDIBLをほとんど、或いは全く生じさせない電圧が印加される。かかるメモリセルは、自身の閾値電圧がVgs未満である場合にオンになる。ただし、他のビットラインには、それよりも高い電圧が印加され、選択されたメモリセルの閾値電圧を効果的に下げられるだけのDIBLが起こる。そのため、それらのメモリセルは、自身の実際の閾値電圧がVgsよりわずかに低い場合であってもオンになり得る。以下の例は、説明目的で使用される。自身の閾値電圧が3.0V未満かどうかを判定するためにテストされ得るメモリセルもあれば、自身の閾値電圧が3.5V未満かどうかを判定するためにテストされ得るメモリセルもある。選択されたワードラインに3.0Vの電圧、そして非選択ワードラインに読み出しパス電圧が印加され得る。共通ソースラインは接地され得る。3.0Vの閾値電圧でテスト中のメモリセルのビットラインは、DIBLをほとんど、或いは全く起こさない電圧にバイアスされる。3.5Vの閾値電圧でテスト中であり得るメモリセルのビットラインは、少なくともDIBLが起きないときの自身の閾値電圧が3.5V付近であるという仮定の下において、閾値電圧を約0.5V下げるためにある量のDIBLを起こす電圧にバイアスされてもよい。そのため、選択されたワードラインに3.0Vが印加される場合には、3.5Vの閾値電圧でテスト中のメモリセルは、自身の閾値電圧が3.5V未満であればオンになるが、自身の閾値電圧が3.5Vよりも高いとオンにならない。なお、DIBLによって別の閾値電圧シフトを起こすために異なる電圧をビットラインに印加することにより、他のメモリセルをさらに別の閾値電圧でテストできる可能性がある。図10は、異なるNANDストリングに異なる電圧を印加することによって異なるNANDストリングにおけるメモリセルの条件を検出するプロセスの一実施形態のフローチャートである。なお、一実施形態では、NANDストリングに印加される異なる電圧によって、検証中又は読み出し中の各メモリセルのVgsが異なる。なお、別の実施形態では、NANDストリングに印加される異なる電圧により、検証中又は読み出し中の各メモリセルのVdsが異なる。図9B及び図9Cの回路例を参照しながら、図10について説明する。どちらの回路が使用されてもよい。ただし、図10のプロセスは、それらの回路に限定されない。ステップ901で、NANDストリングに印加する適切な電圧が判定される。一実施形態では、これにより、所与のビットラインにVsを印加するかVs-Δを印加するかが判定される。一実施形態では、これにより、所与のビットラインにVdを印加するかVdΔを印加するかが判定される。なお、3つ又はそれ以上の異なる電圧がNANDストリングに印加できる可能性がある。適切な電位差を判定することについて、以下さらに詳述する。ステップ902で、第1の電位差が第1のNANDストリングにもたらされる。例えば、ビットラインにVsが印加される一方で、ソースラインには、Vsよりも大きい電圧が印加される。そのため、伝導電流存在する場合は、ソースラインからビットラインへと流れ得る。別例を挙げると、Vdがビットラインに印加されるのに対し、ソースラインにはVd未満の電圧例えば接地が印加される。そのため、伝導電流存在する場合は、ビットラインからソースラインへと流れ得る。一実施形態では、第1のNANDストリングが、第1の閾値レベルで検証中のメモリセルを有する。例えば、自身の閾値電圧がVvaよりも高いかどうか判定される。904で、第2の電位差が第2のNANDストリングにもたらされる。例えば、ビットラインにVs-Δが印加されるのに対し、ソースラインには、Vs-Δよりも高い電圧が印加される。ソースラインは全てのビットラインで共通なので、ソースライン電圧はステップ902と同じとなる。別例を挙げると、ビットラインにVdΔが印加されるのに対し、ソースラインには、VdΔ未満の電圧例えば接地が印加される。一実施形態では、第2のNANDストリングが、第2の閾値レベルで検証中のメモリセルを有する。例えば、自身の閾値電圧がVvbよりも高いかどうかが判定される。任意のステップ906で、第3の電位差が、第3のNANDストリングにもたらされる。例えば、ビットラインにVs-2Δが印加されるのに対し、ソースラインには、Vs-2Δよりも高い電圧が印加される。別例を挙げると、ビットラインにVd2Δが印加されるのに対し、ソースラインには、Vd2Δ未満の電圧例えば接地が印加される。一実施形態では、第3のNANDストリングが、第3の閾値レベルで検証中のメモリセルを有する。例えば、自身の閾値電圧がVvcよりも高いかどうかが判定されている。ステップ902、904及び906は、一緒に実行されてもよい。なお、選択されたワードライン沿いには何千もの選択されたメモリセルが存在し得る。そのため、ステップ902は、多くの異なるNANDストリングに同時に適用され得る。同様に、ステップ904及び906実行される場合も、多くの異なるNANDストリングに実行され得る。ステップ908で、選択されたワードラインに読み出し基準電圧が印加され、これによって、第1及び第2の電位差が生じる。例えば、選択されたワードラインにVcgrvが印加され得る一方で、共通ソースラインにはVsourceが印加され、ビットラインには、Vs又はVs-Δのどちらかが印加される。或いは、選択されたワードラインにVcgrvが印加され得る一方で、共通ソースラインにはVsourceが印加され、ビットラインには、Vd又はVd-Δが印加される。そのため、選択されたメモリセルのゲートに単一の基準電圧が印加されてもよい。ステップ910で、第1の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定するために、第1の電位差及び読み出し電圧に応答して第1の不揮発性記憶素子の第1の条件が検出される。例えば、閾値電圧がVvaよりも高いかどうかを判定するために、メモリセルの伝導電流が検出される。ステップ912で、第2の不揮発性記憶素子の閾値電圧が第2の基準電圧よりも高いか低いかを判定するために、第2の電位差及び読み出し電圧に応答して第2の不揮発性記憶素子の第2の条件が検出される。第2の基準電圧は、第1の基準電圧と異なってもよい。例えば、閾値電圧がVvbよりも高いかどうかを判定するために、メモリセルの伝導電流が検出される。なお、第1及び第2の基準電圧が検証レベルであることは必須でない。例えば、第1の基準電圧がVvaΔ、第2の基準電圧がVva-Δであってもよい。また、第1及び第2の基準電圧が異なることも必須ではない。例えば、図10のプロセスは、異なる量のクロスカップリング補正を実施する目的で使用されてもよい。この場合、第1及び第2の基準電圧は同じであってもよい。例えば、このプロセスで、各メモリセルに異なる量のクロスカップリング補正を実施しながら、2つの異なるメモリセルの閾値電圧がVvaよりも高いかどうかをテストできる可能性がある。任意のステップ914で、第3の不揮発性記憶素子の閾値電圧が第3の基準電圧よりも高いか低いかを判定するために、第3の電位差及び読み出し電圧に応答して第3の不揮発性記憶素子の第3の条件が検出される。一実施形態では、第3の基準電圧が、第1及び第2の基準電圧とは異なる。例えば、閾値電圧がVvcよりも高いかどうかを判定するために、メモリセルの伝導電流が検出される。図11Aは、ビットラインをソースライン電圧よりも低い電圧に充電するための検出モジュール480の一実施形態のブロック図である。検出モジュール480は、図10のステップ902、904又は906のうちのいずれかを実装する際に使用され得る。例えば、検出モジュール480は、ビットライン上で特定の電圧を確立する目的で使用され得る。別の回路図11Aに図示せずがソースライン上で特定の電圧を確立してもよい。そのため、検出モジュール480は、NANDストリングで特定の電位差を生じさせる目的で使用されてもよい。ビットラインの電圧は、ソースライン電圧未満であってもよい。検出モジュール480は、図9Bの回路例におけるVsとVs-Δとを確立する目的で使用できる可能性がある。検出モジュール480は、電流シンク1130、電流源1230、電流センス1132、及び制御回路1134を有する。電流シンク1130は、逆検出目的で使用され得る。そして、異なる電圧をビットラインに印加するための1からn個の異なるビットライン電圧セットアップを含み得る。電流源1230は、順検出目的で使用され得る。そして、異なる電圧をビットラインに印加するための1からn個の異なる電圧セットアップを含み得る。制御回路1134は、電流シンク1130をビットラインに接続するためのスイッチS11を制御する。制御回路1134は、電流源1230をビットラインに接続するためのスイッチS13を制御する。制御回路1134は、電流センス1132をビットラインに接続するためのスイッチS12を制御する。一実施形態において、制御回路1134は、電流シンク1130をビットラインに接続してIchargeBをシンクし、電圧を目標電圧に下げる。電流センスは、図6の検出モジュールの検出回路470の一実施態様である。図24の回路にさらなる詳細が記載されている。他の実施態様も可能である。図11Bは、メモリセルの閾値電圧を検出する際の電流の方向を示す図11Aの検出モジュール480のブロック図である。制御回路1134はデータを受け取り、このデータは、ビットラインがどの電圧レベルまで充電されるべきかを判定する目的で使用される。一実施形態では、このデータが、検証中の基準レベルに基づく。例えば、このデータは、Vva、Vvb、Vvc又は別の基準レベルのうちどれが検証中かを示し得る。一実施形態では、このデータが、所望されるクロスカップリング補正の量に基づく。例えば、このデータは、所望される補正が少量か多量かを示し得る。一実施形態では、クロスカップリング補正が近傍メモリセルのVtに基づく。一実施形態では、クロスカップリング補正が、近傍メモリセルのプログラミング目標状態に基づく。そのため、このデータは、Vtに基づき、近傍メモリセルの実際のデータ状態又は予定のデータ状態を示し得る。以下、さらに詳しく説明する。一実施形態では、このデータが、読み出し中のメモリセルの以前の読み出しに基づく。例えば、このデータは、メモリセルが目標Vtよりも高い/低い閾値電圧を有すると以前に判定されたかどうかを示す可能性がある。図12Aは、ビットラインをソースライン電圧よりも高い電圧に充電するための検出モジュール480の一実施形態のブロック図である。検出モジュール480は、図10のステップ902、904又は906のうちのいずれかを実装する際に使用され得る。例えば、検出モジュール480は、NANDストリングで特定の電位差を生む目的で使用され得る。検出モジュール480は、電流源1230と電流センス1132とを有する。スイッチS21は、電流源1230をビットラインに接続する。スイッチS22は、電流センス1132をビットラインに接続する。図12Bは、メモリセルの閾値電圧を検出する際の電流の方向を示す図12Aの検出モジュール480のブロック図である。図11Aの回路と同様、制御回路1134はデータを受け取り、このデータは、ビットラインがどの電圧レベルまで充電されるべきかを判定する目的で使用される。検出モジュール480は、図9Cの回路例におけるVdとVdΔとを確立する目的で使用できる可能性がある。図13Aは、検証中の状態に基づき、NANDストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。このプロセスは、図10のステップ901の一実施形態である。このプロセスは、検証中の全てのメモリセルに対して実行することができる。ステップ1202で、どの状態が検証中であるかが判定される。一実施形態では、検出モジュール480に接続されているラッチが、選択されたメモリセルのプログラミング目標状態を示すデータを保持する。このラッチは、少なくとも、メモリセルがプログラミング中であり、検証レベルを判定する目的で自身の値を使用できる限り、この値を維持し得る。一実施形態では、このラッチのデータが、図11A又は図12Aのどちらかの制御回路1134に入力されるデータである。ステップ1204で、検証中の状態に基づき、ビットラインに印加するのに適切な電圧が判定される。一実施形態において、制御回路1134は、ビットラインに印加するのに適切な電圧を判定する。なお、本実施形態では、全てのメモリセルが共通ソースラインによって接続されているものと想定される。そのため、ビットラインに印加する電圧を判定することにより、実質的に、NANDストリングに印加する電圧が判定される。ビットライン電圧を判定及び制御する一実施形態に関するさらなる詳細を以下に述べる。図13Bは、読み出し中にクロスカップリングを補正するためにNANDストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。このプロセスは、図10のステップ901の一実施形態である。本実施形態では、判定が近傍メモリセルの閾値電圧に基づく。このプロセスは、読み出し中のあらゆるメモリセルに対して実行することができる。ステップ1212で、近傍メモリセルの閾値電圧又は状態が判定される。一実施形態では、自身のVtに関する何らかの情報を得るために、近傍メモリセルが読み出される。近傍メモリセルの正確な状態を把握することは必須でない。以下、さらに詳しく説明する。一実施形態では、図11A又は図12Aのどちらかの制御回路1134に入力されるデータが、近傍メモリセルの閾値電圧を示す。ステップ1214で、近傍メモリセルのVtによってクロスカップリングを補正するためにビットラインに印加するのに適切な電圧が判定される。一実施形態において、制御回路1134は、ビットラインに印加するのに適切な電圧を判定する。例えば、入力データは、近傍メモリセルの閾値電圧が高いか低いかである可能性がある。高い場合には、クロスカップリングの第1の補正量を達成するために、第1の電圧がビットラインに印加される。低い場合には、クロスカップリングの第2の補正量を達成するために、第2の電圧がビットラインに印加される。図13Cは、プログラミング中にクロスカップリングを補正するためにNANDストリングに印加するのに適切な電圧を判定するプロセスの一実施形態のフローチャートである。このプロセスは、図10のステップ901の一実施形態である。本実施形態では、判定が、近傍メモリセルのプログラミング目標閾値電圧に基づく。このプロセスは、プログラミング中のあらゆるメモリセルに対して実行することができる。ステップ1224で、近傍メモリセルのプログラミング目標状態が判定される。一実施形態では、近傍メモリセルの予定されたプログラミング目標状態を示すデータを保持するラッチが存在する。一実施形態では、このラッチのデータが、図11A又は図12Aのどちらかの制御回路1134に入力されるデータである。ステップ1224で、後で行われる近傍メモリセルのプログラミングによってクロスカップリングを補正するためにビットラインに印加するのに適切な電圧が判定される。一実施形態において、制御回路1134は、ビットラインに印加するのに適切な電圧を判定する。例えば、入力データは、近傍メモリセルの閾値電圧が高いか低いかである可能性がある。高い場合には、クロスカップリングの第1の補正量を達成するために、第1の電圧がビットラインに印加される。近傍メモリセルの閾値電圧が低い場合には、クロスカップリングの第2の補正量を達成するために、第2の電圧がビットラインに印加される。図13Dは、NANDストリングに印加するのに適切な電圧をメモリセルの閾値電圧に関する以前の判定に基づいて判定するプロセスの一実施形態のフローチャートである。このフローチャートは、閾値電圧を任意の所望精度で特定するバイナリ検索を実行する目的で使用され得る。バイナリ検索を実行することについて、以下で十分に説明する。図13Dのプロセスは、図10のステップ901の一実施形態である。このプロセスは、読み出し中のあらゆるメモリセルに対して実行することができる。ステップ1232で、選択されたメモリセルの閾値電圧の以前の読み出しに関する情報にアクセスする。例えば、ラッチが、選択されたメモリセルの伝導電流を基準電流と以前に比較したときの結果を示す値を保持し得る。基準電流が目標Vtでテストするように選択された場合、ラッチ内の値は、選択されたメモリセルの閾値電圧が目標Vtよりも高いか低いかを示す。一実施形態において、このラッチから取得したデータは、図11A又は図12Aのどちらかの制御回路1134に入力されるデータである。ステップ1234で、Vtの以前の読み出しに基づき、ビットラインに印加するのに適切な電圧が判定される。例えば、以前の読み出しでは、閾値電圧が目標Vtよりも高いか低いかが判定されたものと仮定する。ビットラインに印加するある電圧が、目標閾値電圧Δでテストできる可能性がある。ビットラインに印加する別の電圧が、目標閾値電圧-Δでテストできる可能性がある。以前の読み出しが、閾値電圧が目標よりも下であることを示していた場合には、目標閾値電圧-Δでテストするために、ある電圧が印加される。以前の読み出しが、閾値電圧が目標よりも上であることを示していた場合には、目標閾値電圧Δでテストするために、ある電圧が印加される。図14Aは、NANDストリングで異なる電圧を確立するためのプロセスの一実施形態のフローチャートである。図14Aは、図10のステップ902~904の一実施態様である。図14Aは、異なるNANDストリングに対して異なるVgsが使用される一実施形態である。例えば、異なるVgsを異なるメモリセルに印加することによって異なる閾値電圧を検出できる可能性がある。一実施形態では、異なる閾値電圧を検出するために、異なるVgs及びVdsが印加される。或いは、異なるVgsを異なるメモリセルに印加することによって異なる量のクロスカップリングを提供できる可能性がある。一実施形態では、異なる量のクロスカップリングを提供するために、異なるVgs及びVdsが印加される。図11Aの回路は、図14のプロセスを実装する際に使用されてもよい。ステップ1402で、共通ソースラインに電圧が印加される。例えば、図11Aを参照すると、電圧Vsourceがソースラインに印加される。Vsourceのレベル例が2.5Vである。なお、Vddは、1.6Vなど低い電圧であってもよい。ステップ1404で、第1のメモリセルのグループのビットラインにVsが印加される。第1のグループは、閾値電圧が第1の電圧レベルと比較されているメモリセルを含み得る。第1のグループは、第1の量のクロスカップリング補正が所望されるメモリセルを含み得る。一例を挙げると、Vsourceが2.5Vである場合、Vsは2.1Vであり得る。Vsを確立するために、制御回路1134は、第1の閉じスイッチS13を閉じて電流源1230をビットラインに接続し得る。その後制御回路1134は、スイッチS11を閉じて電流シンク1130をビットラインに接続し、目標電圧を達成する。制御回路1134は、ビットラインがVsになる時期を判定し、電流シンク1130をビットラインから切り離してビットラインをVsに保つ。ステップ1406で、第2のメモリセルのグループと関連付けられたビットラインにVs-Δが印加される。第2のグループは、閾値電圧が第2の電圧レベルと比較されているメモリセルを含み得る。第2のグループは、第2の量のクロスカップリング補正が所望されるメモリセルを含み得る。一例を挙げると、Vsourceが2.5Vである場合、Vs-Δは2.1Vであり得る。Vs-Δを確立するために、制御回路1134は、第1の閉じスイッチS13を閉じて電流源1230をビットラインに接続し得る。その後制御回路1134は、スイッチS11を閉じて電流シンク1130をビットラインに接続し、目標電圧を達成する。制御回路1134は、ビットラインがVs-Δになる時期を判定し、電流シンク1130をビットラインから切り離してビットラインをVs-Δに保ち得る。なお、ステップ1404及び1406は一緒に実行されてもよい。図14Bは、NANDストリングで異なる電圧を確立するためのプロセスの一実施形態のフローチャートである。図14Bは、図10のステップ902~904の一実施態様である。図14Bは、異なるNANDストリングに対して異なるVdsが使用される一実施形態である。例えば、異なる閾値電圧を検出できる可能性がある。或いは、異なる量のクロスカップリングを提供できる可能性がある。図14Bのプロセスは、図12Aの回路を使用してもよい。ただし必須ではない。図14Bのプロセスは、検証中又は読み出し中のメモリセルを有する全てのNANDストリングで同時に実行されてもよい。一実施形態では、異なるVdsによって異なる量のDIBLが生じる。ステップ1412で、共通ソースラインに電圧が印加される。例えば、図11Aを参照すると、電圧Vsourceがソースラインに印加される。Vsourceのレベル例が1.2Vである。なお、Vddは、2.5Vなど高い電圧であってもよい。ステップ1414では、第1のメモリセルのグループのビットラインにVdが印加される。第1のグループは、閾値電圧が第1の電圧レベルと比較されているメモリセルを含み得る。第1のグループは、第1の量のクロスカップリング補正が所望されるメモリセルを含み得る。一例を挙げると、Vsourceが1.2Vである場合、Vdは1.6Vであり得る。本実施例では、Vdsが約0.4Vである。Vdを確立するために、制御回路1134は、スイッチS21を閉じて電流源1230をビットラインに接続し得る。制御回路1134は、ビットラインがVdになる時期を判定し、電流源1230をビットラインから切り離してビットラインをVdに保ち得る。ステップ1416で、第2のメモリセルのグループと関連付けられたビットラインにVdΔが印加される。第2のグループは、閾値電圧が第2の電圧レベルと比較されているメモリセルを含み得る。第2のグループは、第2の量のクロスカップリング補正が所望されるメモリセルを含み得る。電圧VdΔにより、十分な量のDIBLが、第1と第2の電圧レベルの差分だけメモリセルの閾値電圧を変える例えば下げる。一例を挙げると、VdΔが2.0V、Vsourceが約1.2Vであり得る。したがって、Vdsは約0.8Vであり得る。VdΔを確立するために、制御回路1134は、スイッチS21を閉じて電流源1230をビットラインに接続し得る。制御回路1134は、ビットラインがVdΔになる時期を判定し、電流源1230をビットラインから切り離してビットラインをVdΔに保つ。なお、ステップ1414及び1416は一緒に実行されてもよい。図15は、プログラミングプロセスの一実施形態を記載しているフローチャートであり、1つもしくは複数の検証ステップを含む。本明細書に開示された実施形態では、1回の検証動作中に複数の状態を検証することにより、プログラミング速度を上げることができる。ステップ1502で、プログラムされるメモリの部分が選択される。一実施態様では、これが、メモリ構造に適した1つ以上の書き込み単位であり得る。書き込み単位の一例は、ページと称される。他の実施形態では、他の単位及び/又は構造を使用することもできる。ステップ1504で、プログラミング前プロセスが使用されることがあり、そこでは、記憶素子の消耗を均一化し、以降の消去に対してより一貫した開始点を提供するために、アドレス指定されたメモリセルに非データ依存型プログラミングが施される。ステップ1506で、使用中の記憶素子の種類に適した消去プロセスが実行される。洗練された適切な消去プロセスの一例が、米国特許第5,095,344号明細書に記載されており、同文献は、参照により、その全体が本明細書に援用される。ステップ1508は、消去されたメモリセルの閾値電圧を実際の書き込み段階のより一定の開始範囲に入れることを目的としたソフトプログラミングプロセスを含む。一実施形態では、消去中又はソフトプログラミング中にメモリセルのいずれかが検証できない場合に、それらを論理アドレス空間からマッピングすることができる。この時点で、メモリはデータ条件付きプログラミング段階の準備ができている。ステップ1510で、プログラム電圧Vpgmが初期値に設定される。例えば、いくつかの実施形態で、図7bの階段波形が使用され、ステップ1510は初期パルスを設定することを含む。また、ステップ1510では、プログラムカウンタPCがゼロに初期化される。ステップ1520で、プログラムパルスが印加される。例えば、ステップ1520の1回の反復は、図8Bのプログラムパルス800を印加することを含む可能性がある。ステップ1522で、検証プロセスが実行される。検証プロセスは、一度に1つより多くの状態を検証してもよい。図8Aを参照すると、一実施形態では、A状態へとプログラミング中のいくつかのメモリセルがVvaレベルで検証される一方で、B状態へとプログラミング中の他のメモリセルはVvBレベルで検証される。一実施形態では、検証が、雑検証/ファイン検証の並行検証である。図8Aを参照すると、A状態へとプログラミング中のいくつかのメモリセルがVvaLレベルで検証される一方で、A状態へとプログラミング中の他のメモリセルがVvaレベルで検証される。メモリセルの閾値が最終レベルVvaを大きく下回る最初のプログラミングステップでは、雑プログラミングが適用される。ただし、メモリセルの閾値電圧がVvaLに達した後は、ファインプログラミングが使用される。そのため、いくつかのメモリセルが雑プログラミングで検証されている一方で、他のメモリセルはファインプログラミングで検証されている。なお、コース/ファインプログラミングにより、いくつかのメモリセルがある状態例えばA状態かどうか検証中である一方で、他のメモリセルは別の状態例えばB状態かどうか検証中である。また、特定のメモリセルが自身の予定された状態へとプログラミング中であると検証されたら、それ以上プログラムされないようにロックアウトされてもよい。ステップ1522について以下さらに詳述されている。いくつかの実施形態では、VvaL及びVva例えば図8aを参照を同時に検出することができる。同様に、VvbL及びVvbなどを一緒に検出してもよい。ステップ1524で、自身の閾値電圧がそのメモリセルの最終目標電圧にあることを全てのメモリセルが検証したかどうかが判定される。検証済みであれば、ステップ1526でプログラミングプロセスが正常に完了するステータス=パス。一部のメモリセルが検証されていない場合には、プログラムカウンタPCが20などの最大値未満かどうかが判定される。プログラムカウンタPCが最大値以上である場合にはステップ1528、プログラムプロセスは失敗となるステップ1530。プログラムカウンタPCが最大値例えば20未満である場合には、プログラムカウンタPCが1増加し、ステップ1530で、プログラム電圧が次のパルスにステップアップされる。ステップ1530の後、プロセスはステップ1520にループバックし、次のプログラムパルスがメモリセルに印加される。図16Aは、プログラミング動作中にメモリセルを検証するプロセスの一実施形態のフローチャートである。このプロセスでは、逆検出が使用される。このプロセスは、図15のプログラミングプロセスのステップ1522の一実施態様である。そのため、このプロセスは、プログラミングプロセスの各々の反復中に1回適用され得る。図16Bは、図16Aの検証プロセス中にワードライン及びビットラインに印加される電圧の一実施形態を示すタイミング図である。なお、選択されたワードラインに印加された電圧は、プロセス実行中に変更される。例えば、A状態及びB状態を検証するために電圧がレベルA/Bまで引き上げられ、その後、C状態及びD状態などを検証するために、レベルC/Dに引き上げられる。以下、さらに詳しく説明する。ステップ1602で、共通ソースラインがVsourceにバイアスされる。一例を挙げると、ソースラインが2.5Vにバイアスされる。ステップ1604で、第1及び第2のビットラインが異なる電圧にバイアスされる。第1のグループは、Vsが印加されるビットラインを含んでいる。第2のグループは、Vs-Δが印加されるビットラインを含んでいる。また、Vsが印加されるビットラインを含んでいる第3のグループが存在してもよい。例えば、A、C、E及びG状態へとプログラミング中のメモリセルのビットラインが第1のグループに入れられてもよい。B、D及びF状態へとプログラミング中のメモリセルのビットラインが第2のグループに入れられてもよい。消去されたままとなるメモリセルのビットラインが第3のグループに入れられてもよい。一実施形態では、第1のグループ例えばA状態のビットラインのうちの1つ、及び第2のグループ例えばB状態のビットラインのうちの1つが一度に検証されてもよい。ステップ1604で、第1のグループ内の全てのビットラインがVsにバイアスされてもよく、第2のグループ内のビットラインの全てがVs-Δにバイアスされてもよく、第3のグループ内のビットラインの全てがVsourceにバイアスされてもよい。ステップ1606で、ソース側選択ゲートSGS及びドレイン側選択ゲートSGDに電圧が印加される。一例を挙げると、SGS及びSGDがVsourceVtにバイアスされ、この場合、閾値電圧がSGSトランジスタの閾値電圧である。ステップ1608で、Vreadが非選択ワードラインに印加される。ステップ1610で、適切な読み出し電圧が選択されたワードラインに印加される。図16Bを参照すると、選択されたワードラインにおける電圧は、A状態とB状態とを検証するために、A/Bとラベル付されたレベルに引き上げられてもよい。このレベルにより、A状態へとプログラミング中のメモリセルを検証するのに適したVgs、及びB状態へとプログラミング中のメモリセルを検証するのに適したVgsが生成される。ステップ1612で、検証されるメモリセルのビットラインが検出される。検証中のメモリセルの閾値電圧が自身の目標状態よりも低い場合には、閾値電圧がオンになり、検知され得る相当量の電流を通す必要がある。例えば、図11Bの電流センス1132は、メモリセルがIcellに基づいて相当量の電流を通すかどうかを判定し得る。なお、他の検出技法が使用できる可能性もある。検証する状態が他にも存在する場合にはステップ1614、プロセスがステップ1610に戻る。ステップ1610で、選択されたワードラインにおける電圧が、検証中の状態に適したレベルに再び設定される。例えば、C状態及びD状態へとプログラミング中のメモリセルを検証するために、図16BでC/Dとラベル付されたレベルに電圧が変更され得る。選択されたワードラインにおけるこのレベルにより、C状態へとプログラミング中のメモリセルを検証するのに適したVgs、及びD状態へとプログラミング中のメモリセルを検証するのに適したVgsが生成される。C状態を目標とするセルは、D状態を目標とするセルとは異なるビットラインバイアスを有してもよい。全ての状態が検証されたら、プロセスは完了する。なお、全ての状態が検証されることは絶対的な要件ではない。例えば、プログラミングプロセスの初期段階では、最上位状態を検証する必要がない可能性がある。そのため、選択ワードライン電圧をレベルE/F及びGに引き上げることなくプロセスが終了できる可能性がある。同様に、プログラミングプロセスにおける以降の段階でも、最下位状態を検証する必要がない可能性がある。そのため、プロセスは、選択ワードライン電圧をレベルA/Bに引き上げることをスキップできる可能性がある。なお、予定された状態に達したことが検証されたメモリセルについては、さらなるプログラミングパルスによる影響を受けないように、プログラミングがロックアウトされてもよい。なお、図16Aは図16Bの波形例と関連付けて記載されたものだが、プロセスはそれらの波形に制限されない。例えば、8つの状態より多い場合や少ない場合があり得る。また、一度に2つの状態を検証するのではなく、プロセスの各々の反復によって3つ以上の状態が検証できる可能性もある。また、ステップ1604は、選択されたワードラインに異なる電圧を印加することによって検証されるビットラインをバイアスすることを想定しているが、これは必須ではない。例えば、A状態及びB状態を検証するときに、他の状態のビットラインがVs及びVsΔにバイアスされる必要はない。代わりに、それらのビットラインをVsourceにバイアスできる可能性がある。そして、A状態及びB状態を検証した後に、C状態及びD状態を検証するために異なるバイアス条件の組をビットラインに印加できる可能性がある。図17Aは、プログラミング動作中にメモリセルを検証するプロセスの一実施形態のフローチャートである。これは、逆検出の一実施態様である。このプロセスは、図15のプログラミングプロセスのステップ1522の一実施態様である。そのため、このプロセスは、プログラミングプロセスの各々の反復中に1回適用され得る。図17Bは、図17Aの検証プロセス中にワードライン及びビットラインに印加される電圧の一実施形態を示すタイミング図である。図17Bを参照すると、異なる状態を検証するために、SGSに印加された電圧が、Cとラベル付されたレベルからBに変更され、その後Aへと変更されて、C状態、B状態、その後A状態を検証する。他のレベルが、他の状態を検証する目的で使用できる可能性もある。このプロセスは、選択されたワードラインの電圧を変えるのではなく、SGSの電圧が変更されるという点で、図16Aのプロセスとは異なる。図16Aは、各回に、例えば8つの状態のうち2つの状態だけを同時検証する様子を記載している。4つの状態や全8つの状態ではなく2つの状態だけを同時に検証する理由は、セルのパンチスルーのリスクを下げるためである。セルのパンチスルーは、大きなバイアス条件の違いが原因で起こり得る現象で、セルの上で大きな電位差Vdsが生まれ得る。一実施形態では、セルのパンチスルーという課題を克服するためにドレイン側電圧が制御され、それによって同時に検証できる状態が増え得る。図17Aは、セルのパンチスルーを回避するためにドレイン側電圧を制御するプロセスの一実施形態のフローチャートである。図17A及び図17Bを説明するに当たっては、図18A、図18B、及び図18Cを参照する。図18Aは、図17AのプロセスでC状態を検証する際に印加される電圧例を示すいくつかのNANDストリングの図である。図18Bは、図17AのプロセスでB状態を検証する際に印加される電圧例を示すいくつかのNANDストリングの図である。図18Cは、図17AのプロセスでA状態を検証する際に印加される電圧例を示すいくつかのNANDストリングの図である。図17Aのプロセスでは、ドレイン側電圧を制御してパンチスルーを回避するために、ソース側選択ラインSGSに印加された電圧が使用される。この場合、全ての状態例えば、図17Bの実施例におけるA、B、Cが同時に検証されてもよい。そのため、選択WLに1つの電圧だけが印加される図17Bを参照。SGSが段階的に上昇するので、全ての状態がほぼ同時に検証され得る。そのため、この方法は、疑似同時マルチステート検証と称され得る。なお、メモリデバイスによっては、SGSのRC遅延がワードラインのRC遅延よりも短い場合があることから、SGSに対する電圧変更がワードラインに対する電圧変化よりも速い。ステップ1702で、共通ソースラインがVsourceにバイアスされる。一例を挙げると、ソースラインが2.5Vにバイアスされる。ステップ1704で、検証される状態に適切な電圧でビットラインがバイアスされる。例えば、消去状態、A状態、B状態、及びC状態のビットラインが、各々異なるバイアスを受ける。一実施形態では、消去状態のビットラインが最も高いバイアスを受け、A状態が次に高いバイアス、B状態がその次に高いバイアス、そしてC状態が最も低いバイアスを受ける。例えば、消去状態のビットラインは2.5Vにバイアスされ、A状態のビットラインは2.0Vにバイアスされ、B状態のビットラインは1.5Vにバイアスされ、C状態のビットラインは1.0Vにバイアスされる。一実施形態では、ビットライン検証が、偶数ビットラインベース/奇数ビットラインベースでも実行される。例えば、図17Aのプロセスのうちの1つの実行時には、奇数ビットラインだけが検証される。この場合には、偶数ビットラインが、消去されたままとなる予定のメモリセルを有するビットラインと同じ電圧を有し得る。例えばVsource例えば2.5が、これらの非選択ビットラインに印加されてもよい。奇数ビットライン上にあるメモリセルを検証した後、図17Aのプロセスが、偶数ビットライン上にあるメモリセルを検証するために繰り返されてもよい。ステップ1706で、ドレイン側選択ゲートSGDに電圧が印加される。一例を挙げると、SGDがVsourceVtにバイアスされ、この場合、閾値電圧がSGDトランジスタの閾値電圧である。なお、この時点では、SGSが接地点など比較的低い値で保たれる。この低値により、NANDストリングは電流を通さない。ステップ1708で、Vreadが非選択ワードラインに印加され得る。ステップ1710で、適切な読み出し又は検証電圧が選択されたワードラインに印加される。この読み出し電圧は、C状態かどうか検証中のメモリセルを検証するのに十分である必要がある。例えば、C状態の閾値電圧が3.0Vであれば、4.0Vが選択されたワードラインに印加され得る。本実施例でC状態へとプログラミング中のメモリセルのビットラインに1.0Vが印加されたことを想起されたい。そのため、C状態メモリセルのVgsは3.0Vとなる。なお、A状態及びB状態を検証中のメモリセルのVgsは、それらのメモリセルがオンになるのに十分な高さであり得る。ただし、この時点では、SGSに印加された信号が低いので、いずれのNANDストリングも電流を通さない。図17Bを参照すると、選択されたワードラインに印加された電圧が異なる状態を検証するために変化する必要はない。ステップ1712で、ソース側選択ゲートが、C状態かどうか検証中のメモリセルを有するNANDストリングが導通するのに十分なレベルまで引き上げられる。図17Bを参照すると、SGSがレベルCに引き上げられる。一例を挙げると、レベルCは1.5VVtであり得る。この場合、閾値電圧がSGSトランジスタの閾値電圧である。SGSをレベルCに引き上げることにより、C状態かどうか検証中のメモリセルを有するNANDストリングが導通する。ただし、B状態又はA状態のどちらかかどうか検証中のメモリセルを有するNANDストリングは、電流を通さない。図18Aを参照すると、SGSが1.5VSGSトランジスタの閾値電圧であり、軽くオンであるSGSトランジスタのソースは約1.5Vであるべきである。そのため、C状態とラベル付けされたNANDストリングの下端は1.5Vであり、上端は1.0Vである。そのため、メモリセルのVdsは約0.5Vである。ただし、B状態とラベル付けされたNANDストリングの場合には、NANDストリングのそれぞれの先端に1.5Vが存在する。そのため、選択されたワードライン上のメモリセルは、自身の閾値電圧がVgs未満であっても強い電流を通さない。ステップ1714で、C状態へとプログラミング中のメモリセルのビットラインが検出される。検証中のメモリセルの閾値電圧が自身の目標状態よりも低い場合には、閾値電圧がオンになり、検知され得る相当量の電流を通す。例えば、図11Bの電流センス1132は、メモリセルがIcellに基づいて相当量の電流を通すかどうかを判定し得る。なお、他の検出技法が使用できる可能性もある。ステップ1715で、C状態かどうか検証中のメモリセルのビットラインの電圧が引き上げられ得る。例えば、ビットライン電圧は2.5Vに引き上げられる。これは、プロセスの以降のステップでパンチスルーが発生するのを防ぐのに役立ち得る。別の代替措置として、ビットラインがフロートされてもよい。ステップ1716で、SGSに印加された電圧が、B状態かどうか検証中のメモリセルを有するNANDストリングを導通するのに十分なレベルまで引き上げられる。図17Bを参照すると、SGSがレベルBに引き上げられる。一例を挙げると、SGSに印加された電圧は2.0VVtに引き上げられ、そこでは、閾値電圧がSGSトランジスタの閾値電圧である。図18Bを参照すると、A状態、B状態、及びC状態とラベル付けされたNANDストリング上のSGSトランジスタのソースにおける電圧が全て約2.0Vである。ビットラインにも2.0Vが印加されることから、これは、A状態とラベル付けされたNANDストリング上で電流を通すのに十分ではないはずである。ただし、B状態とラベル付けされたNANDストリングは、電流を通せるはずである。なお、C状態へとプログラミング中のメモリセルのビットラインが2.5Vに引き上げられた又はフロートされたので、それらのNANDストリングについては伝導電流が存在しないはずである。ステップ1718で、B状態へとプログラミング中のメモリセルのビットラインが検出される。検証中のメモリセルの閾値電圧が自身の目標状態よりも低い場合には、閾値電圧がオンになり、検知され得る相当量の電流を通す。例えば、図11Bの電流センス1132は、メモリセルがIcellに基づいて相当量の電流を通すかどうかを判定し得る。なお、他の検出技法が使用できる可能性もある。ステップ1719で、B状態かどうか検証中のメモリセルのビットラインの電圧が引き上げられ得る。例えば、ビットライン電圧は2.5Vに引き上げられる。これは、プロセスの以降のステップでパンチスルーが発生するのを防ぐのに役立ち得る。別の代替措置として、ビットラインがフロートされてもよい。ステップ1720で、SGSに印加された電圧が、A状態かどうか検証中のメモリセルを有するNANDストリングを通すのに十分なレベルまで引き上げられる。図17Bを参照すると、SGSがレベルAに引き上げられる。一例を挙げると、SGSに印加された電圧は2.5VVtに引き上げられ、そこでは、VtがSGSトランジスタの閾値電圧である。図18Cを参照すると、A状態、B状態、及びC状態とラベル付けされたNANDストリング上のSGSトランジスタのソースにおける電圧が全て約2.5Vである。自身のNANDストリングには2.0Vしか印加されていないことから、これは、A状態とラベル付けされたNANDストリング上で電流を通すのに十分のはずである。ただし、B状態及びC状態へとプログラミング中のメモリセルのビットラインが2.5Vに引き上げられた又はフロートされたので、それらのNANDストリングについては伝導電流が存在しないはずである。ステップ1722で、A状態へとプログラミング中のメモリセルのビットラインが検出される。検証中のメモリセルの閾値電圧が自身の目標状態よりも低い場合には、閾値電圧がオンになり、検知され得る相当量の電流を通す。可能な伝導電流Icellが点線で示されている。例えば、図11Bの電流センス1132は、メモリセルがIcellに基づいて相当量の電流を通すかどうかを判定し得る。なお、他の検出技法が使用できる可能性もある。この時点で全ての状態が検証され、プロセスが完了する。なお、予定された状態に達したことが検証されたメモリセルについては、さらなるプログラミングパルスによる影響を受けないように、プログラミングがロックアウトされてもよい。図19は、逆検出を実行する際にVdsの制御を支援するトランジスタを有するNANDストリングの一実施形態の図である。図19の回路は、異なる基準レベルを同時に検証するときに、パンチスルーを低減又は除去し得る。図19の回路は、図16Aのプロセス及び図16Bのタイミング図で使用され得る。例えば図16Bでは、SGS及びSGSに対する電圧が、全状態を検出する間に1回昇圧される。これは、SGSが異なる状態を検出する間に異なる電圧に昇圧される図17A及び図17Bに示された技法とは対照的にある。いくつかの実施形態では、図19の回路が、2つよりも多くの状態をパンチスルーのリスクなく同時に検証する目的で使用される。一実施形態では、全ての状態が同時に検証される。図19のNANDストリングは、自身のゲートがSGDトランジスタに接続された空乏型NMOSトランジスタを含む。具体的には、空乏型NMOSトランジスタのゲートがSGDトランジスタのドレインに接続されている。本実施例では、ビットラインにVsが印加され、ソースラインに2.5Vが印加される。トランジスタSGDのゲートには、2.5VVtsgdが印加されるVtsgdはトランジスタSGDの閾値電圧である。トランジスタSGSのゲートには、2.5VVtsgsが印加されるVtsgsはトランジスタSGSの閾値電圧である。これにより、ノードAが約Vsとなり、ノードBが約Vs-VthNMOSとなる。ここでVthNMOSは、NMOSトランジスタの閾値電圧である。NMOSトランジスタの閾値電圧が約-0.5Vである場合、ノードBは約Vs0.5Vとなる。したがって、NANDストリングの電圧は、ビットラインの電圧よりも高い約0.5Vとなる。なお、ビットラインの電圧がVsΔであれば、ノードBにおける電圧は、VsΔ0.5vとなるであろう。繰り返しになるが、NANDストリングの電圧は約0.5Vとなる。つまり、検証のために選択されたメモリセルのVdsは約0.5Vであり得るということである。Vdsを比較的低い値に保つことが、パンチスルーを防ぎ得る。異なる量のクロスカップリング補正の実施本明細書に開示された、複数の状態を検証するための検出方式は、プログラミング又は読み出し時に、クロスカップリング補正のために使用することができる。クロスカップリング補正は、フローティングゲートに記憶された見かけ電荷量のシフトを補正する目的で使用することができる。この現象は、隣接するフローティングゲートに記憶された電荷に基づいた電場の結合が原因で発生し得る。このフローティングゲート同士の結合現象については、米国特許第5,867,429号明細書に記載されており、同文献は、参照により、その全体が本明細書に援用される。フローティングゲート同士の結合現象は、異なる時期にプログラムされた隣接メモリセルの組の間で最も顕著に発生する。例えば、第1のメモリセルが、一組のデータに対応する電荷量レベルを自身のフローティングゲートに加えるようにプログラムされる。続いて、1つ以上の隣接メモリセルが、第2の組のデータに対応する電荷量レベルを自身のフローティングゲートに加えるようにプログラムされる。1つ以上の隣接メモリセルがプログラムされた後、第1のメモリセルから読み出された電荷量レベルは、第1のメモリセルに結合されている隣接メモリセルに対するその電荷の影響により、プログラムされた時とは見かけ上異なる。隣接メモリセルからの結合は、読み出し中の見かけ上の電荷量レベルを十分な量だけシフトさせるので、記憶されたデータの読み出しエラーへとつながることがある。一実施形態では、読み出し動作中に、選択されたワードライン沿いの各メモリセルのビットラインが、近傍ワードライン上のメモリセルの読み出しVtに従って、或いは自身の読み出しVtが与えられた近傍のセルの推定状態に従ってバイアスされる。なお、近傍のセルの実際のプログラム状態がわからないこともある。また、近傍のセルによって誘発されたクロスカップリングは、自身の現在の閾値電圧の関数であってよく、自身のプログラム状態の関数ではあってはならない。一実施形態では、プログラミング中に、選択されたワードライン沿いの各メモリセルのビットラインが、近傍ワードライン上のメモリセルの予定状態に従ってバイアスされる。図20は、読み込み中にクロスカップリング補正を実施するプロセスの一実施形態のフローチャートを示す。一般にこのプロセスは、選択されたメモリセルを読み出すときに、近傍ワードライン上のメモリセルの状態が及ぼす影響を補正する。このプロセスは、異なるビットラインに異なる電圧を印加する検出技法を用い得る。例えば、図10、図14A又は図14Bのプロセスが使用され得る。いくつかの実施形態では、逆検出が使用される。例えば、メモリセル電流は、図9Bで示された方向に流れ得る。いくつかの実施形態では、順検出が使用される。例えば、メモリセル電流は、図9Cで示された方向に流れ得る。以下の記載において、目標ワードラインという用語は、最終的に読み出されるメモリセルを有するワードラインを言及する。目標ワードラインは、WLnとも称され得る。ステップ2002で、少なくとも高閾値電圧のグループと低閾値電圧のグループとを判定するために、目標ワードラインの近傍にあるワードライン上のメモリセルが読み出される。例えば、少なくとも高閾値電圧のグループと低閾値電圧のグループとを判定するために、WLn1上のメモリセルが読み出される。例えば、消去状態又はA状態にあるメモリセルは低閾値電圧のグループとみなしてよく、B状態又はC状態にあるメモリセルは高閾値電圧のグループであるとみなしてよい。各メモリセルの正確な状態が判定される必要はない。例えば、閾値電圧がVrb図8Aを参照よりも高いか低いかを判定するために、1回の読み出しが実行されてもよい。なお、メモリセルは、4つよりも多くの状態にプログラムされてもよい。また、所望されるのであれば、メモリセルを、自身の閾値電圧に基づいて2つよりも多くのグループに入れることもできる可能性がある。例えば、高さ、媒体、及び低閾値電圧のグループがあってもよい。ステップ2004及び2006で、選択されたメモリセルが読み出されるときに近傍メモリセルの閾値電圧の影響を補正するために、ビットラインに適切な電圧が印加される。例えば、近傍メモリセルが低閾値電圧のグループにある場合には、Vsがビットラインに印加され得る。一方、近傍メモリセルが高閾値電圧のグループにある場合には、Vs-Δがビットラインに印加され得る。自身にVs-Δが印加されたメモリセルでは、読み出し中に、自身の閾値電圧がΔだけ上方に見かけ上シフトし得る。そのため、近傍メモリセルが高いVtを有することによるクロスカップリングによって、予想されるシフトに基づいてΔが選択され得る。一実施形態では、Vd及びVdΔがビットラインに印加される。ステップ2008で、選択されたワードラインにVcgrvが印加され、非選択ワードラインにはVreadが印加される。電圧Vcgrvは、目標Vtをテストするのに適した選択されたメモリセル用にVgsを生成するために選択されてもよい。Vgsは、例えば、低いVtの近傍メモリセルを有するメモリセルのVcgrv-Vsであり得る。この場合、Vcgrv-Vsは、テスト中の閾値電圧と同等であり得る。高閾値電圧の近傍メモリセルを有するメモリセルのVgsは、Vcgrv-Vs-Δであり得る。このVgsはまた、クロスカップリングの影響の補正を考慮して、選択されたメモリセルの閾値電圧がほぼ目標Vtであるかどうかをテストし得る。ステップ2010で、選択されたメモリセルが目標Vtよりも高い/低い閾値電圧を有するかどうかを判定するために、ビットラインが検出される。このプロセスは、他の目標閾値電圧に対しても繰り返され得る。ただし、近傍メモリセルの状態を判定する最初のステップは、繰り返される必要はない。一実施形態では、クロスカップリング補正がプログラミング中に実行される。例えば、WLn1がWLnの後にプログラムされるように、WLsが続けてプログラムされ得る。一実施形態では、メモリセルの1ブロックをプログラムする前に、それらが消去される。そのため、WLn上の目標メモリセルのプログラミング中に、WLn1におけるメモリセルが消去される。その結果、WLn1がプログラムされると、WLnにおけるセルの読み出し閾値電圧が、WLn1における近傍セルの閾値電圧の関数として上方にシフトされ得る。この電圧シフトを補正するために、WLn上の目標メモリセルをプログラムするときに使用される検証レベルは、プログラムされた後の自身の閾値電圧を表すWLn1における近傍セルの予定状態に基づいて調整することができる。例えば、WLn1上の近傍メモリセルが消去状態のままとなる場合には、自身のプログラミング中にWLn上の目標メモリセルを検証するときに、名目検証レベルVが使用される。一方、WLn1上の近傍メモリセルが別の状態例えばA、B又はC状態にプログラムされる場合には、目標メモリセルの検証中に検証レベルV-Vsがビットラインに印加され得る。電圧Vsは、近傍メモリセルが後でプログラムされることによって、予想されるクロスカップリングによって誘発された見かけ上の閾値電圧シフトを補正するべき値である。そのため、ビットラインに印加される電圧は、近傍メモリセルのプログラミング目標状態の関数であり得る。ソフトビットの読み出し一実施形態において、ソフトビットは、異なる閾値電圧での同時読み出しによって読み出される。ソフトビットの読み出しは、ECC誤り訂正力を高める目的で使用することができる。図21は、メモリセルの閾値電圧分布を示しており、ソフトビットの読み出しについての説明を支援する目的で使用される。図21は、8つの閾値電圧分布を示す。隣接する閾値電圧分布は互いに重なり合っている。各セルのプログラム状態を判定するために、電圧ウィンドウは8つの電圧帯域に分割され得る。この分割は、7つの読み出し閾値Vr1、Vr2、...Vr7を使用して行うことができる。ECC誤り訂正力を高めるためにより高い読み出し分解能が所望される場合には、電圧帯域の端付近で追加読み出しを実行することができる。図21に示す実施例では、第1の箇所Vr1,Vr2、...Vr7からΔ及び-Δの箇所で追加読み出しが実行される。そのため、21の異なる閾値電圧での測定値が収集される。追加読み出し閾値は、セルの閾値電圧が電圧帯域の端に近いかどうかを判定するために使用されてもよい。この情報は、読み出されたセルのビットに信頼性評価を割り当てる目的で使用され得る。そしてソフトECCデコーダが、これらのビットを使用することができる。ソフトビットの使用に関するさらなる詳細が、2007年3月31日に出願された、SoftBitDataTransmissionforErrorCorrectionControlinNon-VolatileMemoryと題する米国特許出願公開第2008/0244338号明細書に記載されており、同文献は、参照により全ての目的で本明細書に援用される。一実施形態では、第1の7回検出動作が、読み出し閾値Vr1、Vr2、...Vr7で行われる。これら第1の7回検出動作は順次実行され、各々の検出動作がそれらの電圧のうちの1つで読み出しを実行し得る。その後、追加の7回検出動作が実行され、個々の検出動作検出が2つの異なる閾値電圧で行われ得る。例えば、ある検出動作がVr1Δ及びVr1-Δで行われ、別の検出動作がVr2Δ及びVr2-Δで行われるという具合である。本明細書に開示された各種技法は、2つの異なる閾値電圧を同時に検出する目的で使用されてもよい。これにより、使用される検出動作の回数が減る。図22は、ソフトビットを読み出すプロセスの一実施形態のフローチャートである。ステップ2202で、n回の検出動作がn個の基準電圧で実行される。例えば、7回の検出動作が箇所Vr1、Vr2、...Vr7で実行される。これらの初期箇所は、データ状態の各々の間にある閾値電圧の重複範囲内に存在し得る。例えばV1は、状態0及び1が重なり合う範囲内にある。ステップ2202で、各不揮発性記憶素子の閾値電圧がn個の基準電圧の各々よりも高いか低いかが判定される。これは、ビットライン上のメモリセルの閾値電圧の以前の読み出しに基づいて各ビットラインに印加するのに適切な電圧を判定する一実施態様である図13Dを参照。ステップ2204で、n回の検出動作の各々について追加検出動作が実行される。追加検出動作の各々は、n番目の基準電圧からの第1のオフセット電圧でn番目の基準電圧よりも高い閾値電圧を有するサブセット内の第1のグループの不揮発性記憶素子を検出する一方で、n番目の基準電圧からの第2のオフセット電圧でn番目の基準電圧未満の閾値電圧を有するサブセット内の第2のグループの不揮発性記憶素子を同時に検出することを含む。例えば、Vr1よりも高い閾値電圧を有するメモリセルがVr1Δで検出される一方で、Vr1よりも高い閾値電圧を有するメモリセルがVr1-Δで検出される。これが、他の7箇所Vr2、Vr3、...Vr7に対して繰り返される。なお、ステップ2204におけるこれらの検出動作の各々により、2つの異なる閾値電圧が同時に検出される。一実施形態において、n番目の基準電圧からの第1のオフセット電圧で検出することは、第1のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧からの第1のオフセットよりも高いか低いかを判定するために、第1のグループの不揮発性記憶素子を有するNANDストリングに第1の電位差を印加することと、第1のグループの不揮発性記憶素子の第1の条件を検出することを含む。さらに、n番目の基準電圧からの第2のオフセット電圧で検出することは、第2のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧からの第2のオフセットよりも高いか低いかを判定するために、第2のグループの不揮発性記憶素子を有するNANDストリングに第2のドレインソース間電位差を印加することと、第2のグループの不揮発性記憶素子の第2の条件を検出することを含む。一実施形態において、n番目の基準電圧から第1のオフセット電圧で検出することは、第1のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧から第1のオフセットよりも高いか低いかを判定するために、第1のグループの不揮発性記憶素子に第1のゲートソース間電位差を印加することと、第1のゲートソース間電位差に応答して第1のグループの不揮発性記憶素子の第1の条件を検出することを含む。さらに、n番目の基準電圧から第2のオフセット電圧で検出することは、第2のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧から第2のオフセットよりも高いか低いかを判定するために、第2のグループの不揮発性記憶素子に第2のゲートソース間電位差を印加することと、第2のゲートソース間電位差に応答して第2のグループの不揮発性記憶素子の第2の条件を検出することを含む。一実施形態において、n番目の基準電圧から第1のオフセット電圧で検出することは、第1のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧から第1のオフセットよりも高いか低いかを判定するために、第1のグループの不揮発性記憶素子に第1のドレインソース間電位差を印加することと、第1のドレインソース間電位差に応答して第1のグループの不揮発性記憶素子の第1の条件を検出することを含む。さらに、n番目の基準電圧から第2のオフセット電圧で検出することは、第2のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧から第2のオフセットよりも高いか低いかを判定するために、第2のグループの不揮発性記憶素子に第2のドレインソース間電位差を印加することと、第2のドレインソース間電位差に応答して第2のグループの不揮発性記憶素子の第2の条件を検出することを含む。バイナリ検索の実行一実施形態では、メモリセルの閾値電圧を検索するバイナリ検索が、一度に1つより多くの閾値電圧を検出することによって効率的に実行される。図23Aは、バイナリ検索を実行するプロセスの一実施形態のフローチャートである。この検索は、選択されたワードライン沿いにある多数のメモリセルの閾値電圧を効率的に判定する。検索は、閾値電圧のウィンドウWを経て行われる。実施間隔は任意でよい。図23Bは、範囲例Wを示しており、図23Aについて説明する際にも言及される。図21を参照すると、Wは全ての状態0~7を含み得る。或いは、Wは、約Vr1からVr3又はその他何らかの狭い範囲であり得る。ステップ2302で、ウィンドウの中間点で検出が実行され、この地点はW/2と称される。このステップは、読み出し電圧を選択されたワードラインに印加しながら、同じ条件を選択ビットラインの全てに適用することを伴う。ステップ2304で、ビットラインが、W/4及び3W/4で検出する2つの異なるレベルのうちの1つでバイアスされる。メモリセルがW/2未満の閾値電圧を有する場合には、W/4で検出される。メモリセルがW/2よりも高い閾値電圧を有する場合には、3W/4で検出される。なお、ステップ2304では、メモリセルの閾値電圧の以前の読み出しに基づいて判定されたビットラインに電圧が印加される。一実施形態では、異なるビットラインバイアス条件により、異なるメモリセルの異なるVgsが異なる閾値電圧をテストすることができる。一実施形態では、異なるビットラインバイアス条件により、異なるメモリセルの異なるVdsが異なる閾値電圧をテストすることができる。一実施形態では、異なるビットラインバイアス条件により、異なるNANDストリングの異なる電圧が異なる閾値電圧をテストすることができる。ステップ2306で、W/4及び3W/4で検出が実行される。ステップ2306では、同じ操作で両方のレベルW/4及び3W/4がテストされる。例えば、ある読み出し電圧が選択されたワードラインに印加され得る一方で、異なるバイアス条件がビットラインの2つのグループに印加される。即ち、あるメモリセルのグループについて、自身の閾値電圧がW/4よりも高いか低いかが判定され、メモリセルの第2のグループについて、自身の閾値電圧が3W/4よりも高いか低いかが判定される。これらの判定は、同時に行われてもよい。例えば、読み出し電圧を選択されたワードラインに印加した後に、ビットラインの何らかの条件を検出することによって判定が行われてもよい。ステップ2308で、ビットラインが、W/8、3W/8、5W/8、及び7W/8で検出する4つの異なるレベルのうちの1つでバイアスされる。メモリセルがW/4未満の閾値電圧を有する場合には、W/4で検出される。メモリセルがW/4とW/2との間の閾値電圧を有する場合には、3W/8で検出される。メモリセルがW/2と3W/4との間の閾値電圧を有する場合には、5W/8で検出される。メモリセルが3W/4よりも高い閾値電圧を有する場合には、7W/8で検出される。したがって、各メモリセルの閾値電圧に対してバイナリ検索が実行される。なお、ステップ2308では、メモリセルの閾値電圧の以前の読み出しに基づいて判定されたビットラインに電圧が印加される。一実施形態では、異なるビットラインバイアス条件により、異なるメモリセルの異なるVgsが異なる閾値電圧をテストすることができる。一実施形態では、異なるビットラインバイアス条件により、異なるメモリセルの異なるVdsが異なる閾値電圧をテストすることができる。一実施形態では、異なるビットラインバイアス条件により、異なるNANDストリングの異なる電圧に、異なる閾値電圧をテストさせることができる。なお、全4つの条件を同時にテストする必要はなく、2つの条件を一度にテストできる可能性がある。例えば、W/8及び3W/8を1回の操作でテストでき、5W/8及び7W/8を別の操作でテストできる可能性がある。ステップ2310で、検出がW/8、3W/8、5W/8及び7W/8で実行される。即ち、メモリセルのあるグループについて、自身の閾値電圧がW/8よりも高いか低いかが判定され、メモリセルの第2のグループについて、自身の閾値電圧が3W/8よりも高いか低いかが判定され、メモリセルの第3のグループについて、自身の閾値電圧が5W/8よりも高いか低いかが判定され、メモリセルの第4のグループについて、自身の閾値電圧が7W/8よりも高いか低いかが判定される。これらの判定は、同時に行われてもよい。例えば、読み出し電圧を選択されたワードラインに印加した後に、ビットラインの何らかの条件を検出することによって判定が行われてもよい。検索は同様の方法で継続し、閾値電圧を一層細かく判定することができる。検出回路例図24は、ビットライン上の選択されたメモリセルの閾値電圧を判定するために、ビットラインのバイアスとビットラインの条件の検出との両方を行う目的で使用され得る検出回路の一実施形態を示す。この検出回路は、選択されたメモリセルの電流がソースラインからビットラインへと流れる逆検出を実行することができる。この検出回路は、ビットラインをいくつかの異なる電圧にバイアスすることができる。特に明記しない限り、例えば1つの平面にある64000個の検出回路など多数の検出回路が共通の制御信号を受け取り、1つ以上の共通の電源にアクセスするのが典型的である。電力供給に関しては、検出回路におけるトランジスタゲート電圧が、検出回路の大きなグループの端にあるグローバル回路によって供給されてもよい。ビットラインごと、1ビットラインおき、又は他の方法で検出回路のコピーを別に設けることができる。ただし、異なるビットラインと関連付けられた検出回路を異なる方法で操作することにより、異なるビットラインバイアスを確立することができる。そのため、異なるセンス回路を異なる閾値電圧で同時にテストすることができる。別例を挙げると、異なるセンス回路が、異なる量のクロスカップリング補正を選択されたワードライン上の異なるメモリセルに提供することができる。1つ以上の制御回路が、自身を構成するため、ならびに読み出しデータ及び書き込みデータなどのデータを交換するために、各検出回路に命令を伝えることができる。検出回路は、3つの異なる電圧をビットラインに提供することができる。例えば、検出回路は、選択されたメモリセルを読み出したり、或いは検証したりするためにビットラインの条件を検出する前に、ビットラインを3つの異なる電圧のうちの1つに事前に充電することができる。図9Bを手短に参照すると、センスアンプは、非選択ビットラインにVs、Vs-Δ及び第3の電圧を提供できる可能性がある。例えば、センスアンプは、2.1V、1.5V、及び2.5Vをビットラインにそれぞれ提供できる可能性がある。センスアンプを部分変更して、ビットラインに追加電圧を供給できることが理解され得る。したがって、適切な変更により、図18Aに示すように4つの異なる電圧をビットラインに供給することができる。本明細書に記載の検出回路内のトランジスタは、例えば、nMOSFETnMOSとpMOSFETpMOSとを備え得る。簡潔に言えば、検出回路は、ビットラインバイアストランジスタを備え、このトランジスタは、ビットライン2468上で3つの異なる電圧を確立するのを支援する。検出回路は、検出ノードSENに接続された検出バイアストランジスタも備える。この検出バイアストランジスタは、ビットライン2468を検出するための2つの異なる経路を提供する。検出回路は、信号FLGを入力し、INVを出力するFLAGトランジスタを備える。検出回路は、信号LATを入力し、INTを出力するLATCHトランジスタを備える。詳細を以下に記載する。ビットライン2468が検出回路に接続されている。ビットライン2468は、BLSトランジスタ2470及びBLCビットラインクランプトランジスタ2472と通信する。BLCトランジスタ2472はCOM経路に連結されている。BLSトランジスタ2472は、検出回路をメモリアレイの高電圧から分離できる高圧トランジスタであってよく、低電圧トランジスタを備え得る。検出中、BLSトランジスタ2472は導通する。一実施形態において、BLCトランジスタ2472は、自身のゲート電圧と、トランジスタのドレインにおけるVddなど十分に高い電圧の供給を制御することにより、ビットライン2468の電圧を固定することができる。一実施形態では、読み出し中のメモリセルの制御ゲートに基準電圧が印加される。基準電圧がメモリセルの閾値電圧よりも高い場合には、メモリセルがオンになり、自身のソースとドレインとの間で電流を通す。基準電圧がメモリセルの閾値電圧よりも高くない場合には、メモリセルがオンにならず、自身のソースとドレインとの間で電流を通さない。多くの実施態様で、オン/オフは連続的な移行であり得ることから、メモリセルは、異なる制御ゲート電圧に応答して異なる電流を通す。メモリセルがオンであり、電流を通す場合には、通された電流によってノードSENの電圧が変化して、コンデンサ2450の電圧を効果的に変える。ノードSENの電圧が所定の検出期間中に所定のレベルに変化すると、メモリセルが制御ゲート電圧に応答してオンになったことをセンスアンプが報告する。検出回路は、検出バイアストランジスタ2456、2458、2460、及び2462を含んでおり、これらがビットライン2468を検出ノードSENに接続する。検出トランジスタ2456及び2460は、トランジスタ2472及び2470を通じてビットラインに接続されている。検出トランジスタ2458及び2462は、SENに接続されている。検出バイアストランジスタ2456及び2458は、トランジスタ2472とSENとの間に1本の経路を提供する。検出バイアストランジスタ2460及び2462は、トランジスタ2472とSENとの間に第2の経路を提供する。検出ノードSENは検出コンデンサ2450に接続されており、検出コンデンサ2450はCLK信号に接続されている。信号INV、INT、XXP1及びXXP2は、検出を制御する検出トランジスタのゲートに印加される。図26A及び26Bと関連付けて、以下さらに詳述する。検出ノードSENは、トランジスタ2454を介してCOM経路にひいてはBLCトランジスタ2472に接続されており、トランジスタ2454のゲートには信号XXOが印加される。検出ノードSENは、トランジスタ2448にも接続されており、トランジスタ2448のゲートには信号HHLが印加される。トランジスタ2448はVsenseに接続されている。Vsenseは、SENが検出直前に設定される電圧である。Vsenseは、例えば接地電圧であり得る。検出ノードSENはノードBUSに接続されており、ノードバスは、メモリセルがオンになったかどうかを表す値を出力する。具体的には、SENノードはトランジスタ2446のゲートに接続されている。トランジスタ2446は、トランジスタ2145及び2430を通じてBUSに接続されている。そのため、信号STRがトランジスタ2415に印加され得る。そしてBUSとSENとを接続/接続解除するために信号NCOがトランジスタ2430に印加され得る。検出回路は、ビットラインバイアストランジスタ2402、2404、2406、2408、2412、及び2412を備える。簡潔に言えば、これらのトランジスタは、ビットラインを3つの異なる電圧のうちの1つにバイアスする目的で使用される。これらのトランジスタは、信号INT、INV、FLA、FLB、FLC、及びFLGによって制御される。信号INT及びINVは、FLAG及びLATCHの出力からそれぞれ入力される。信号FLA、FLB、及びFLCは、ビットラインがバイアスされる3つの電圧の信号に対応する。一実施形態では、制御回路がFLA、FLB、及びFLCを生成する。以下、さらに詳しく説明する。先述のとおり、FLAGはFLGを入力し、INVを出力する。一実施形態において、INVの初期値は、FLGを確立するために、BUSで信号を確立し、トランジスタ2430及び2416をオンにすることによって確立される。なお、トランジスタ2430はNCOによって制御され、トランジスタ2416はFCOによって制御される。信号STF及びFRBがトランジスタ2420及び2422に印加され、FLGからINVを生成する。なお、INVがFLGの反対であってもよい。先述のとおり、LATCHはLATを入力し、INTを出力する。一実施形態において、INTの初期値は、LATを確立するために、BUSで信号を確立し、トランジスタ2430及び2444をオンにすることによって確立される。なお、トランジスタ2444はLCOによって制御される。信号STL及びPRSは、LATからINTを生成する目的で使用されてもよい。図25A、図25B、及び図25Cは、逆検出の実施形態の場合の図24のビットラインバイアストランジスタの動作の詳細を表す。図25A、図25B、及び図25Cは、メモリセルを検出する前にビットライン上で適正電圧を確立するためにビットラインバイアストランジスタのゲートに印加される電圧を示す。図25A、図25B、及び図25Cの各々は、ビットラインを異なるレベルにバイアスするための動作を示す。図25Aは、ビットラインを最も高い電圧にバイアスするための動作を示す。図25Aは、ビットラインにバイアス電流を供給するトランジスタ2410及び2412を示しており、これらはVdd例えば2.5Vに充電され得る。なお、Vbiasは接地などの低電圧であってもよい。図25Bは、ビットラインを中間電圧にバイアスするための動作を示す。図25Bは、ビットラインからバイアス電流をシンクさせるトランジスタ2404及び2408を示しており、これらのトランジスタは中間電圧例えば2.1Vに充電され得る。なお、充電電流はビットラインから電源Vbiasへと流れる。図25Cは、ビットラインを低電圧にバイアスするための動作を示す。図25Cは、ビットラインからバイアス電流をシンクさせるトランジスタ2404及び2406を示しており、これらは低電圧例えば1.5Vに充電され得る。なお、充電電流はビットラインから電源Vbiasへと流れる。例を挙げると、高電圧は、非選択ビットラインをバイアスする目的で使用され得る。そして中間電圧はVs図9Bを参照、低電圧はVs-Δであり得る。他にも多くの可能性が存在する。なお、トランジスタ2402、2404、2406、及び2408は、図11A及び11Bの電流シンク1130の一実施形態である。なお、トランジスタ2410及び2412は、図11A及び11Bの電流源1230の一実施形態である。また、図面を単純化するため、図24のトランジスタ2474、2472及び2470は検出バイアストランジスタとビットラインとの間に示されていないという点にも留意されたい。下の表は、図25A、図25B及び図25Cに示す動作のためのFLG、INV、LAT及びINTの値例を示す。図24の説明から、信号INV及びINTが、FLGとLATとに基づいてFLAG及びLATCHによって生成されることを想起されたい。したがって、これらは検出回路で内部生成される信号である。一実施形態では、これらの信号の値0が0Vに対応し、値1がVdd又は2.5Vに対応する。表Iビットライン電圧FLGINVLATINT高例えばVdd又は2.5V0101中例えば2.1V1001低例えば1.6V1010検出トランジスタは、トランジスタ2410、2408及び2406のゲートに印加される信号FLA、FLB、及びFLCもそれぞれ有する。これらの信号は、多くの検出回路に共通であり得る。これらの信号のタイミングは、図27のタイミング図に示されており、この図について以下説明する。一実施形態において、これらの信号の値は以下のとおりである。信号FLAは、アクティブであるときには0Vの値を有し得る。一実施形態において、FLBは、トランジスタ2408の2.1V~Vthの値を有する。トランジスタ2408のVthは約1.1Vであり得る。したがって、FLBは2.1V-1.1V=1.0Vであり得る。一実施形態において、FLCは、トランジスタ2406の1.5V~Vthの値を有する。トランジスタ2406のVthは約1.1Vであり得る。したがって、FLCは1.5V-1.1V=0.4Vであり得る。図25Aの動作について、トランジスタ2410及び2412の高電圧経路から説明する。なお、図25Aに示すトランジスタは全てpチャネル装置であることから、低電圧が自身のゲートに印加されたときにオンになる。また、図24から、信号FLGがトランジスタ2412のゲートに印加され得るという点にも留意されたい。表より、高電圧動作の場合、FLG=0、INV=Vdd及びINT=Vddである。FLG=0ときに、トランジスタ2412が切り替わる。信号FLAがトランジスタ2410のゲートに印加され得る。一実施形態において、FLAは、アクティブであるときには0の値を有する。そのため、信号FLAはトランジスタ2410をオンにする。その結果、ビットラインは、トランジスタ2410及び2412を通じてVddに接続される。中間電圧及び低電圧経路が導通しないように、トランジスタ2402及び2404にVddが印加されてもよい。トランジスタ2402のゲートにINTが印加されてもよく、トランジスタ2404のゲートにINVが印加されてもよいことを想起されたい。INT及びINVはともにVddであることから、トランジスタ2402及び2404のゲートにVddが印加されてもよい。その結果、トランジスタ2402及び2404は導通しない。ここでは図25Bに示す動作について説明する。表より、中間電圧の場合、FLG=Vdd、INV=0、かつINT=Vddである。FLGはVddという値を有するので、トランジスタ2412はオフになる。そのため、高電圧経路では導通しない。図25Bの中間電圧経路の動作は以下のとおりである。ビットラインがまず約2.5Vに充電され得るという点に留意されたい。一実施形態において、ビットラインはまず、高電圧経路を使用して2.5Vに充電される。その後、ビットラインの電圧を下げるために、検出バイアストランジスタ2404及び2408が使用され得る。INVがトランジスタ2404のゲート上で0Vをもたらすので、トランジスタ2404がオンになる。約1Vであり得るFLBがトランジスタ2408に印加される。そのため、ビットライン電圧が2.1Vよりも高い限り、トランジスタ2408は導通するトランジスタ2408のVthが約1.1Vであることを想起されたい。その結果、トランジスタ2408及び2404は、約2.1Vに達するまでビットライン電圧を下げる。図25Bの低電圧経路の動作は以下のとおりである。トランジスタ2402は、INTが高いため、自身のゲートにVddが印加される。そのため、トランジスタ2402は導通せず、そのため、低電圧経路はビットライン電圧を制御しない。ここでは図25Cに示す動作について説明する。表より、低電圧の場合、FLG=Vdd、INV=0、かつINT=0である。FLGはVddという値を有するので、トランジスタ2412はオフになる。そのため、高電圧経路では導通しない。図25Cの低電圧経路の動作は以下のとおりである。先述のとおり、ビットラインがまず約2.5Vに充電され得る。図25Cに示す動作の場合、INTがトランジスタ2402のゲートに0Vをもたらすので、トランジスタ2402はオンである。約0.4Vであり得る信号FLCが、トランジスタ2406のゲートに印加される。そのため、ビットライン電圧が1.5Vよりも高い限り、トランジスタ2406は導通するトランジスタ2406のVthが約1.1Vであることを想起されたい。その結果、トランジスタ2402及び2406は、約1.5Vに達するまでビットライン電圧を下げる。図25Cの中間電圧経路の動作は以下のとおりである。トランジスタ2408は、信号FLBにより、自身のゲートに印加された1.0Vを有する。そのため、ビットラインが2.1Vよりも高ければ、トランジスタ2408は電流を通すことができる。ただし、ビットラインが2.1V未満に下がった後には、トランジスタ2408がオフになる。したがって、トランジスタ2408は、ビットラインの放電をある程度支援し得るが、トランジスタ2406がビットライン電圧を制御する能力には影響しない。また、そのトランジスタ2404は、自身のゲートに印加されたINVが0Vなので導通し得るという点にも留意されたい。図26A及び図26Bは、検出中に図24の検出バイアストランジスタに印加された電圧を示す。図26Aは、低電圧の場合の動作を示す。例えば、ビットライン上で1.5Vを確立するためにビットラインバイアストランジスタが使用された後、ビットラインのある条件を検出するために検出バイアストランジスタが使用される。図26Bは、中間電圧の場合の動作を示す。例えば、ビットライン上で2.1Vを確立するためにビットラインバイアストランジスタが使用された後、ビットラインのある条件を検出するために検出バイアストランジスタが使用される。図26A及び図26Bの回路は、図11Bの電流センス1132の一実施態様である。図24を手短に参照すると、信号INVがトランジスタ2456に印加され、信号INTがトランジスタ2460に印加される。トランジスタ2458には信号XXP1が印加され、トランジスタ2462には信号XXP2が印加される。信号XXP1及びXXP2は、多くの検出回路に共通の信号であり得る。一実施形態において、XXP1は約FLB200mV又は約1.2Vである。一実施形態において、XXP2は約FLC200mV又は約0.6Vである。それらの信号のタイミング例が図27のタイミング図に示されており、この図について以下説明する。INV及びINTの値は、上記の表Iに示されている。図26Aの回路の動作は以下のとおりである。ビットラインは、この場合のビットラインバイアストランジスタによって約1.5Vにバイアスされた。トランジスタのゲートに印加される電圧は、INV、INT、XXP1及びXXP2の値に基づく。一般に、トランジスタ2460及び2462は、導通してビットラインをSENに接続する。トランジスタ2458は、自身のゲートがビットライン電圧よりもわずか約0.3V低いだけなので、オフのはずである。そのため、自身のゲートは、トランジスタ2458をオンにするほど低くはない。なお、COM経路がSENに接続されないように、トランジスタ2454のゲートにおけるXX0は低い。図26Bの回路の動作は以下のとおりである。ビットラインは、この場合のビットラインバイアストランジスタによって約2.1Vにバイアスされた。トランジスタのゲートに印加される電圧は、INV、INT、XXP1及びXXP2の値に基づく。電圧は、Vddがトランジスタ2460のゲートに印加されるという点を除き、図26Aの場合と同様である。一般に、トランジスタ2456及び2458は、導通してビットラインをSENに接続する。トランジスタ2460は、自身のゲートがVddなのでオフのはずである。なお、COM経路がSENに接続されないように、トランジスタ2454のゲートにおけるXX0は低い。なお、高電圧の場合には、検出が所望されない場合もある。例えば、非選択ビットラインが高電圧に充電される可能性がある。先述のとおり、高電圧の場合には、INV及びINTが共に高い例えばVddことがある。INVがトランジスタ2456のゲートにあり、INTがトランジスタ2460のゲートにあることから、両方の検出バイアス経路が閉じられる。したがって、SENはビットラインによる影響を受けない。図27は、図24の検出回路内の信号と関連付けられたタイミング図を示す。時点t0~t14が示されている。タイムラインは原寸に比例していない。t0の前には、SENが、以前の検出動作の結果である高値を有し得る。SENノードは、検出動作の直前t6にリセットされる。そのため、SENの初期値は重要でない。最初は、ビットラインが検出回路に接続されないように、BLC及びBLYが低い可能性がある。また、高電圧、中間電圧、及び低電圧経路図25A~25Cを参照がオフとなるように、最初はFLA、FLB及びFLCが高い可能性がある。時期t0で、電圧Vsourceがソースラインに印加される。ビットラインの事前充電段階時期t1で、信号BLC及びBLYが高い値に引き上げられ、トランジスタ2472及び2474をそれぞれオンにする。そのため、ビットライン2466は、ビットラインバイアストランジスタと、検出回路内の他の素子とに接続される。時期t1ではまた、信号FLA、FLB及びFLCが下がりもする。これにより、高電圧、中間電圧及び低電圧経路がFLG、INV及びINTの値に応じてオン/オフとなることができる。最初はFLGの値が小さい場合があり、それによってトランジスタ2412がオンになる。そのため、高電圧経路はこの時点で導通し得る。ただし、この時点では、中間電圧及び低電圧経路がオフとなるように、INV及びINTが高くてもよい。これにより、ビットラインが高電圧経路を通じてVdd例えば2.5Vに事前に充電することができる。次に、FLG、LAT、INT及びINVの初期値が確立される。表Iは、ビットラインにおける高電圧、中間電圧、及び低電圧の確立を支援する目的で使用され得る初期値例を示す。時期t2で、信号FCOが短時間で時期t3まで上がる。信号NCOもこの時点で上がり得る。これにより、BUSからの信号がFLGを設定することができる。時期t4で、信号LCOが短時間に時期t5まで上がる。信号NCOもこの時点で高い場合がある。これにより、BUSからの信号がLATを設定することができる。先述のとおり、INV及びINTは、それぞれFLGとLATとに基づいてFLAG及びLATCHによって生成される。図24に示すように、FLG、INV、及びINTの値は、ビットラインバイアストランジスタのゲートに印加される。ビットラインバイアストランジスタの動作は、図25A~図25Cに記載済みである。ビットライン電圧は、t6まで安定することができる。検出段階信号HLLは、時期t6から時期t7にかけて上がる。これにより、短時間でHLLトランジスタ2448がオンになり、検出動作の開始時にSENで初期電圧を確立する。一実施形態では、SENが接地にプルされる。信号XXP1及びXXP2は、時期t8で下がり始める。時期t9までには、信号XXP1及びXXP2が下がっている。信号XXP1及びXXP2は検出バイアストランジスタ2458及び2462にそれぞれ入力されることを想起されたい。この時までに、所望のビットライン電圧条件に適合するINV及びINTが確立される。そのため、検出バイアストランジスタの動作は、図26A及び図26Bの関連で説明したとおりである。時期t9で、検出ノードSENがビットラインの条件に基づいて反応し始める。先述のとおり、ビットラインは、選択されたメモリセルの閾値電圧に少なくとも部分的に依存する大きさの電流を通す。伝導電流存在する場合は、図9B及び図11Bに示す方向に移動する。そのため、伝導電流は、検出ノードSENでコンデンサ2450を充電し得る。その結果、ビットラインにおける伝導電流によってコンデンサ2450が充電されるにつれて、電圧SENが増大し得る。SENノードは、3つの異なる速度で上昇するものとして示されている。上昇速度は、ビットラインとSENとの間の電位差に部分的に依存し得る。そのため、一般に、上昇速度は、低電圧ビットラインの場合よりも中間電圧ビットラインの場合の方が速い。上昇速度は、メモリセルの伝導電流の大きさにも部分的に依存し得る。A及びBとラベル付されたラインは、メモリセルの伝導電流が高い場合に対応する。ラインAは、中間電圧ビットラインの場合に対応する。ラインBは、低電圧ビットラインの場合に対応する。したがって、ラインAはラインBよりも高速で上がる。Cとラベル付けされたラインは、メモリセルの伝導電流が低い場合に対応する。ラインCのみ、低伝導電流の場合を示しているが、ビットライン電圧に応じて、上昇速度に何らかの違いがあってもよい。時期t10で、信号XXP1及びXXP2が再び上昇し始め、キャップ2450がこれ以上充電されるのを防ぐ。時期t11までに、信号XXP1及びXXP2は再び高くなっている。時期t11で、CLK及びFCOが上昇する。なお、CLKが上昇すると、SENの電圧がCLKの影響を受け得る図24を参照。SENの電圧は、ラッチの組をトリガーするほど高くはなり得ないため、CLKのステップアップにより、ラッチ動作のためにSENの電圧のレベルが押し上げられる。ラッチ段階ストローブ信号STRは、時期t12とt13との間で上昇する。FCOがオンであるので、SENからの電圧は、STR及びFCOを通じて逆向きでFLGへと渡される。FLGの値は、FLAGラッチに記憶され得る。時期t11で、FCOが再び下がる。なお、LCOは、SENからLATに信号を渡すために引き上げ可能な場合もある。この値は、その後LATCHに記憶され得る。読み出し段階最後に、t14における読み出し段階で、トランスファーゲート2430にある制御信号NCOにより、信号SENを読み出しBUSに読み出すことができる。A状態又はB状態のどちらかが渡されるセルは、FLAGにラッチされる。データは、NCOを通じて論理プロセッサにシフトアウトされたときに整理され得る。データは、センスアンプ外のデータラッチに記憶されたプログラムデータに基づいて選択され得る。例えば、そのデータがA状態プログラムデータである場合、FLGラッチデータが高いことは、セルの閾値電圧が状態Aを渡したことを表す。そのデータがB状態プログラムデータである場合、FLGラッチデータが高いことは、セルが状態Bを渡したことを表す。複数の不揮発性記憶素子を有する複数のNANDストリングを備える不揮発性記憶装置を動作させる方法が一実施形態である。この方法は、複数のNANDストリングのうちの第1の不揮発性記憶素子を備える第1のNANDストリングで第1の電位差を生じさせるステップと、複数のNANDストリングのうちの第2の不揮発性記憶素子を備える第2のNANDストリングで第2の電位差を生じさせるステップを有する。第2の電位差は、第1の電位差とは異なる。第2の電位差は、第1の電位差が生じるのと同時に生じる。読み出し電圧は、第1及び第2の電位差が生じている間に、第1の不揮発性記憶素子及び第2の不揮発性記憶素子と関連付けられているワードラインに印加される。第1の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定するために、第1の電位差及び読み出し電圧に応答して第1の不揮発性記憶素子の第1の条件が検出される。第2の不揮発性記憶素子の閾値電圧が第2の基準電圧よりも高いか低いかを判定するために、第2の電位差及び読み出し電圧に応答して第2の不揮発性記憶素子の第2の条件が検出される。一実施形態では、第1の基準電圧が第2の基準電圧とは異なる。一実施形態では、第1の基準電圧が第2の基準電圧と同じである。わずかな変更により、図24の検出回路は順検出に使用され得る。図28Aは、図24のビットラインバイアストランジスタの代わりに使用できる回路の一実施形態を示す。図28Aの回路は、pチャネルトランジスタ2406及び2408がnチャネルトランジスタ2806及び2808に置き換わるという点が異なる。また、トランジスタ2402及び2404にVbiasを供給するのではなく、Vdd例えば2.5Vが全てのトランジスタ2402、2404及び2412に供給される。動作は、図25A~図25Cに記載された逆検出の実施形態と同様である。ただし、低ビットライン電圧及び中ビットライン電圧を提供する経路が入れ替わっている。逆検出の実施形態と同様、FLGがトランジスタ2412のゲートに印加され、FLAがトランジスタ2410のゲートに印加され、FLBがトランジスタ2808のゲートに印加され、FLAがトランジスタ2806のゲートに印加される。ただし、信号FLA、FLB及びFLCは、逆検出の実施形態とは異なる。図29は、信号FLA、FLB及びFLCを含む順検出用信号の一実施形態のタイミング図を示す。一実施形態において、FLA、FLB及びFLCの値は以下のとおりである。信号FLAは、アクティブであるときには0Vの値を有し得る。一実施形態において、FLBは、トランジスタ2808の1.5VVtnの値を有する。トランジスタ2408のVtnは約0.6Vであり得る。したがって、FLBは1.5V0.6V=2.1Vであり得る。一実施形態において、FLCは、トランジスタ2806の2.1VVtnの値を有する。トランジスタ2406のVtnは約0.6Vであり得る。したがって、FLCは2.1V0.6V=2.7Vであり得る。表IIビットライン電圧FLGINVLATINT高例えばVdd又は2.5V0101中例えば2.1V1010低例えば1.5V1001図28Aを再度参照すると、表IIの信号は、順方向検出の実施形態で使用され得る。これらの信号は、表Iの信号と同様だが、中間電圧及び低電圧が切り替わっている。そのため、ビットラインを最も高い電圧にバイアスするために、FLGが0Vであり得る一方で、INT及びINV両方はVddであり得る。信号FLAが0Vのとき、ビットラインは、トランジスタ2410及び2412がオンであることから、Vdd例えば2.5Vに充電され得る。INT及びINVはともにVddであることから、その他の経路は導通しない。表IIより、低電圧の場合、FLG=Vdd、INV=0、かつ、INT=Vddである。FLGはVddであることから、トランジスタ2412はオフになる。そのため、高電圧経路では伝導しない。INVがトランジスタ2404のゲート上で0Vをもたらすので、トランジスタ2404がオンになる。約2.1Vであり得るFLBがトランジスタ2808に印加される。そのため、トランジスタ2808は、ビットライン電圧が1.5Vに達するまで導通する。その結果、トランジスタ2808及び2404は、約1.5Vに達するまでビットライン電圧を上げる。低電圧の場合にはINT=Vddであることから、トランジスタ2402はオフになる。表IIより、中間電圧の場合、FLG=Vdd、INV=0、かつ、INT=0である。FLGはVddという値を有するので、トランジスタ2412はオフになる。INTがトランジスタ2402のゲートに0Vをもたらすので、トランジスタ2402はオンである。約2.7Vであり得る信号FLCが、トランジスタ2806のゲートに印加される。そのため、トランジスタ2806は、ビットライン電圧が2.1Vに達するまで導通する。その結果、トランジスタ2402及び2806は、約2.1Vに達するまでビットライン電圧を上げる。なお、そのトランジスタ2404は、自身のゲートに印加されるINVが0Vなので導通し得る。トランジスタ2408は、信号FLBにより、自身のゲートに印加された2.1Vを有する。そのため、トランジスタ2808は、ビットラインが1.5Vに達するまで電流を通すことができる。ただし、ビットラインが1.5Vに達した後には、トランジスタ2808がオフになる。したがって、トランジスタ2808は、ビットラインの充電をある程度支援し得るが、トランジスタ2806がビットライン電圧を制御する能力には影響しない。図28Bは、順検出の場合の検出トランジスタの回路の一実施形態を示す。順検出の場合には、トランジスタ2454によって検出が実行される。順検出の場合、電流は、検出ノードSENからビットラインへと、矢印が示す方向に流れる。そのため、図24の検出バイアストランジスタ2456、2458、2460、及び2462は、順検出では必要とされない。図29は、順検出の一実施形態における信号のタイミング図を示す。信号は、図24の信号を言及しているが、ビットラインバイアストランジスタを図28Aの回路で置き換えることによって一部変更されている。t0の前に、SENは高い値を有し得る。この値は、SENノードをリセットした結果であり得る。最初は、ビットラインが検出回路に接続されないように、BLC及びBLYが低い可能性がある。また、高電圧、中間電圧、及び、低電圧経路図28Aを参照がオフとなるように、最初はFLAが高く、FLB及びFLCが低い可能性がある。時期t0で、電圧Vsourceがソースラインに印加される。一実施形態において、VsourceはVddに等しい。ビットラインの事前充電段階時期t1で、信号BLC及びBLYが高い値に引き上げられ、トランジスタ2472及び2474をそれぞれオンにする。そのため、ビットライン2466は、ビットラインバイアストランジスタと、検出回路内の他の素子とに接続される。時期t1ではまた、信号FLAが低い値例えば0Vに移行し始め、FLB及びFLCが高い値例えば、それぞれ2.1V及び2.7Vに移行し始める。これにより、高電圧、中間電圧、及び低電圧経路がFLG、INV及びINTの値に応じてオン/オフとなることができる。次に、FLG、LAT、INT及びINVの初期値が確立される。表IIは、順検出の場合にビットラインにおける高電圧、中間電圧、及び低電圧の確立を支援する目的で使用され得る初期値例を示す。時期t2で、信号FCOが短時間で時期t3まで上がる。これにより、BUSからの信号がFLGを設定することができる。図28Aに示すように、FLG、INV、及びINTの値は、ビットラインバイアストランジスタのゲートに印加される。ビットラインバイアストランジスタの動作は、図28Aに記載済みである。第1の検出段階信号HLLは、時期t4から時期t5にかけて上昇する。これにより、短時間でHLLトランジスタ2448がオンになり、検出動作の開始時にSENで初期電圧を確立する。一実施形態において、Vsenseは、SENを高電圧に引き上げる高電圧である。信号XX0は、時期t5で上がり始め、時期t6までに低い値に戻る。一実施形態では、XX0がFLB200mVに引き上げられる。XX0が高いと、検出ノードSENはビットラインに接続される。時期t5で、検出ノードSENがビットラインの状態に基づいて反応し始める。先述のとおり、ビットラインは、選択されたメモリセルの閾値電圧に少なくとも部分的に依存する大きさを有する電流を通す。伝導電流存在する場合は、図9C及び図12Bに示す順方向に移動する。そのため、伝導電流は、検出ノードSEN図28Bを参照でコンデンサ2450を放電し得る。その結果、ビットラインにおける伝導電流によってコンデンサ2450が放電されるにつれて、電圧SENが低下し得る。SENノードは、3つの異なる速度で降下するものとして示されている。降下速度は、ビットラインとSENとの間の電圧の差に部分的に依存し得る。そのため、一般に、降下速度は、低電圧ビットラインの場合よりも中間電圧ビットラインの場合の方が速い。降下速度は、メモリセルの伝導電流の大きさにも部分的に依存し得る。A及びBとラベル付されたラインは、メモリセルの伝導電流が高い場合に対応する。ラインAは、低電圧ビットラインの場合に対応する。ラインBは、中間電圧ビットラインの場合に対応する。したがって、ラインAはラインBよりも高速で下がる。Cとラベル付けされたラインは、メモリセルの伝導電流が低い場合に対応する。ラインCのみ、低伝導電流の場合を示しているが、ビットライン電圧に応じて、上昇速度に何らかの違いがあってもよい。ラッチ段階時期t6までに、信号XX0は再び低い値に下がり、コンデンサ2450がこれ以上放電するのを止める。時期t7で、CLK及びFCOが上昇する。CLK信号はSENノードと連結し、それにより、特定レベルのSEN電圧が、非導通メモリセルを導通メモリセルと区別するためにトランジスタ2446をオンにする。ストローブ信号STRは、時期t8とt9との間で上昇する。FCOがオンであるので、SENからの電圧は、STR及びFCOを通じてFLGへと逆に渡される。FLGの値は、FLAGラッチに記憶され得る。時期t9で、FCO及びCLKは低い値に戻る。第2の検出段階信号HLLは、時期t9から時期t10にかけて再び上昇する。これにより、短時間でHLLトランジスタ2448がオンになり、検出動作の開始時にSENで初期電圧を再び確立する。一実施形態において、Vsenseは、SENを高電圧に引き上げる高電圧である。信号XX0は、時期t10で上がり始め、時期t11までに低い値に戻る。一実施形態では、XX0がFLC200mVに引き上げられる。時期t10で、検出ノードSENがビットラインの状態に基づいて反応し始める。時期t11までに、信号XX0は再び低い値に下がり、コンデンサ2450がこれ以上放電するのを止める。ラッチ段階時期t12で、CLK及びLCOが上昇する。ストローブ信号STRは、時期t12とt13との間で上昇する。LCOがオンであるので、SENからの電圧は、STR及びLCOを通じてLATCHへと逆に渡される。LATの値は、LATCHラッチに記憶され得る。時期t13で、LCO及びCLKは低い値に戻る。読み出し段階図27のタイミング図と同様、NCOが上昇する読み出し段階が存在し得る。トランスファーゲート2430における制御信号NCOにより、信号SENを読み出しBUSに読み出すことができる。以下を含む不揮発性メモリ記憶装置を操作するための方法が一実施形態である。少なくとも4つの状態にプログラムされている不揮発性記憶素子の複数のNANDストリングに電気的に接続されている共通ソースラインに第1の電圧が確立される。複数のNANDストリングの第1のNANDストリングと関連付けられている第1のビットラインに第1の電圧よりも低い第2の電圧が確立される。第1のNANDストリングは第1の不揮発性記憶素子を備える。複数のNANDストリングの第2のNANDストリングと関連付けられている第2のビットラインに第1の電圧よりも低い第3の電圧が確立される。第2の電圧は、第1の電圧とは異なる。第2のNANDストリングは、第2の不揮発性記憶素子を備える。複数のNANDストリングと関連付けられているワードラインで、第4の電圧が確立される。第2の電圧及び第3の電圧が第1及び第2のビットラインで確立されている間に、第4の電圧は確立される。第1の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定するために、ワードラインの第4の電圧の確立に応答して、第1の不揮発性記憶素子の第1の条件が検出される。第2の不揮発性記憶素子の閾値電圧が第2の基準電圧よりも高いか低いかを判定するために、ワードラインの第4の電圧の確立に応答して、第2の不揮発性記憶素子の第2の条件が検出される。一実施形態では、第1の基準電圧が第2の基準電圧とは異なる。一実施形態では、第1の基準電圧が第2の基準電圧と同じである。複数の不揮発性記憶素子を有する複数のNANDストリングを備える不揮発性記憶装置を動作させる方法が一実施形態である。方法は、以下を含む。複数のNANDストリングのうちの第1のNANDストリングと関連付けられている第1の不揮発性記憶素子の閾値電圧が、ある電圧範囲内の第1の基準電圧よりも高いか低いかが判定される。複数のNANDストリングのうちの第2のNANDストリングと関連付けられている第2の不揮発性記憶素子の閾値電圧が、第1の基準電圧よりも高いか低いかが判定される。第1の不揮発性記憶素子の閾値電圧に基づいて、第1のNANDストリングに印加する第1の電位差が判定される。第2の不揮発性記憶素子の閾値電圧に基づいて、第2のNANDストリングに印加する第2の電位差が判定される。第1の電位差は、第2の電位差とは異なる。第2のNANDストリングに第2の電位差を生じさせている間に、第1の電位差を第1のNANDストリングに生じさせる。第1及び第2の電位差を生じさせている間に、読み出し電圧が、第1の不揮発性記憶素子及び第2の不揮発性記憶素子と関連付けられているワードラインに印加される。第1の不揮発性記憶素子の閾値電圧がある電圧範囲内の第2の基準電圧よりも高いか低いかを判定するために、第1の電位差及び読み出し電圧に応答して第1の不揮発性記憶素子の第1の条件が検出される。第2の不揮発性記憶素子の閾値電圧が、第2の基準電圧とは異なるある電圧範囲内の第3の基準電圧よりも高いか低いかを判定するために、第2の電位差及び読み出し電圧に応答して第2の不揮発性記憶素子の第2の条件が検出される。n1データ状態にプログラムされた不揮発性記憶素子の複数のNANDストリングを備える不揮発性記憶装置を動作させる方法が一実施形態である。閾値電圧の範囲に対応する各データ状態、隣接するデータ状態は、閾値電圧の重複範囲を有する。不揮発性記憶素子は、ゲートとソースとを各々有する。この方法は、不揮発性記憶素子のサブセット内にある各不揮発性記憶素子の閾値電圧がn個の基準電圧の各々よりも高いか低いかを判定するために、データ状態の各々間の閾値電圧の重複範囲内のn個の基準電圧でn回の検出動作を実行することを含む。n回の検出動作の各々について追加検出動作が実行される。追加検出動作の各々は、n番目の基準電圧からの第1のオフセット電圧でn番目の基準電圧よりも高い閾値電圧を有するサブセットにおける不揮発性記憶素子の第1のグループを検出する一方で、n番目の基準電圧からの第2のオフセット電圧でn番目の基準電圧未満の閾値電圧を有するサブセットにおける不揮発性記憶素子の第2のグループを同時に検出することを含む。第1のオフセットと第2のオフセットは異なる。n番目の基準電圧からの第1のオフセット電圧で検出が実行され、この検出は、第1のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧からの第1のオフセットよりも高いか低いかを判定するために、第1のグループの不揮発性記憶素子に第1のゲートソース間電位差を印加することと、第1のゲートソース間電位差に応答して第1のグループの不揮発性記憶素子の第1の条件を検出することと、を含む。n番目の基準電圧からの第2のオフセット電圧で検出が実行され、この検出は、第2のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧からの第2のオフセットよりも高いか低いかを判定するために、第2のグループの不揮発性記憶素子に第2のゲートソース間電位差を印加することと、第2のゲートソース間電位差に応答して第2のグループの不揮発性記憶素子の第2の条件を検出することと、を含む。一実施形態は、複数の不揮発性記憶素子を有する複数のNANDストリングを備える不揮発性記憶装置を含む。NANDストリングは、第1の不揮発性記憶素子を有する第1のNANDストリングと、第2の不揮発性記憶素子を有する第2のNANDストリングと、を含む。不揮発性記憶装置は、複数のNANDストリングと関連付けられた複数のワードラインと、不揮発性記憶素子と通信する1つ以上の管理回路と、を含む。この1つ以上の管理回路は、第1のNANDストリングで第1の電位差を生じさせる。この1つ以上の管理回路は、第2のNANDストリングで第2の電位差を生じさせる。第2の電位差は、第1の電位差とは異なる。第2の電位差は、第1の電位差を生じるのと同時に生じる。この1つ以上の管理回路は、第1及び第2の電位差を生じさせている間に、第1のワードラインに読み出し電圧を印加する。1つ以上の管理回路は、第1の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定するために、第1の電位差及び読み出し電圧に応答して第1の不揮発性記憶素子の第1の条件を検出する。1つ以上の管理回路は、第2の不揮発性記憶素子の閾値電圧が第2の基準電圧よりも高いか低いかを判定するために、第2の電位差及び読み出し電圧に応答して第2の不揮発性記憶素子の第2の条件を検出する。一実施形態では、第1の基準電圧が第2の基準電圧とは異なる。一実施形態では、第1の基準電圧が第2の基準電圧と同じである。複数の不揮発性記憶素子を有する複数のNANDストリングを備える不揮発性記憶装置が一実施形態である。NANDストリングは、第1の不揮発性記憶素子を有する第1のNANDストリングと、第2の不揮発性記憶素子を有する第2のNANDストリングと、を含む。不揮発性記憶装置は、複数のビットラインをさらに備え、第1のビットラインは第1のNANDストリングと関連付けられ、第2のビットラインは第2のNANDストリングと関連付けられている。不揮発性記憶装置は、複数のNANDストリングと関連付けられた複数のワードラインと、複数のNANDストリングに電気的に接続された共通ソースラインと、をさらに含む。不揮発性記憶装置は、不揮発性記憶素子と通信する1つ以上の管理回路をさらに含む。この1つ以上の管理回路は、共通ソースラインに第1の電圧を確立する。この1つ以上の管理回路は、第1のビットラインに第2の電圧を確立する。この1つ以上の管理回路は、第2のビットラインに第3の電圧を確立する。第2の電圧は、第3の条件とは異なる。第2の電圧は、第1の電圧よりも低い。第3の電圧は、第1の電圧よりも低い。この1つ以上の管理回路は、選択されたワードラインに第4の電圧を確立する。第2の電圧及び第3の電圧が第1及び第2のビットラインに確立されている間に、第4の電圧が確立される。1つ以上の管理回路は、第1の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定するために、選択されたワードラインの第4の電圧を確立することに応答して第1の不揮発性記憶素子の第1の条件を検出する。1つ以上の管理回路は、第2の不揮発性記憶素子の閾値電圧が第2の基準電圧よりも高いか低いかを判定するために、選択されたワードラインの第4の電圧を確立することに応答して、第2の不揮発性記憶素子の第2の条件を検出する。一実施形態では、第1の基準電圧が第2の基準電圧とは異なる。一実施形態では、第1の基準電圧が第2の基準電圧と同じである。複数の不揮発性記憶素子を有する複数のNANDストリングを備える不揮発性記憶装置が一実施形態である。NANDストリングは、第1の不揮発性記憶素子を有する第1のNANDストリングと、第2の不揮発性記憶素子を有する第2のNANDストリングを含む。不揮発性記憶装置は、複数のNANDストリングと関連付けられた複数のワードラインをさらに含む。不揮発性記憶装置は、不揮発性記憶素子と通信する1つ以上の管理回路をさらに含む。この1つ以上の管理回路は、第1の不揮発性記憶素子の閾値電圧が電圧範囲内の第1の基準電圧よりも高いか低いかを判定する。この1つ以上の管理回路は、第2の不揮発性記憶素子の閾値電圧が第1の基準電圧よりも高いか低いかを判定する。この1つ以上の管理回路は、第1の不揮発性記憶素子の閾値電圧に基づいて、第1のNANDストリングに印加する第1の電位差を特定する。この1つ以上の管理回路は、第2の不揮発性記憶素子の閾値電圧に基づき、第2のNANDストリングに印加する第2の電位差を特定する。第1の電位差は、第2の電位差とは異なる。この1つ以上の管理回路は、第1のNANDストリングに第1の電位差を生じさせている間に、第2のNANDストリングに第2の電位差を生じさせる。この1つ以上の管理回路は、第1及び第2の電位差を生じさせている間に、第1の不揮発性記憶素子及び第2の不揮発性記憶素子と関連付けられている選択されたワードラインに読み出し電圧を印加する。この1つ以上の管理回路は、第1の不揮発性記憶素子の閾値電圧が電圧範囲内の第2の基準電圧よりも高いか低いかを判定するために、第1の電位差及び読み出し電圧に応答して第1の不揮発性記憶素子の第1の条件を検出する。この1つ以上の管理回路は、第2の不揮発性記憶素子の閾値電圧が電圧範囲内で、第2の基準電圧とは異なる第3の基準電圧よりも高いか低いかを判定するために、第2の電位差及び読み出し電圧に応答して第2の不揮発性記憶素子の第2の条件を検出する。一実施形態は、複数の不揮発性記憶素子を有する複数のNANDストリングを備える不揮発性記憶装置を含む。NANDストリングは、第1の不揮発性記憶素子を有する第1のNANDストリングと、第2の不揮発性記憶素子を有する第2のNANDストリングとを含み、これらの不揮発性記憶素子は、ゲートとソースとを各々有する。不揮発性記憶装置は、複数のNANDストリングと関連付けられた複数のワードラインと、不揮発性記憶素子と通信する1つ以上の管理回路とを含む。この1つ以上の管理回路は、不揮発性記憶素子をn1個のデータ状態にプログラムし、各データ状態は閾値電圧の範囲に対応し、隣接するデータ状態は閾値電圧の重複範囲を有する。この1つ以上の管理回路は、不揮発性記憶素子のサブセット内にある各不揮発性記憶素子の閾値電圧がn個の基準電圧の各々よりも高いか低いかを判定するために、データ状態の各々間の閾値電圧の重複範囲内のn個の基準電圧でn回の検出動作を実行する。この1つ以上の管理回路は、n回の検出動作の各々について追加検出動作を実行する。追加検出動作の各々は、n番目の基準電圧からの第1のオフセット電圧でn番目の基準電圧よりも高い閾値電圧を有するサブセットにおける不揮発性記憶素子の第1のグループを検出しながら、n番目の基準電圧からの第2のオフセット電圧でn番目の基準電圧未満の閾値電圧を有するサブセットにおける不揮発性記憶素子の第2のグループを同時に検出することを含む。第1のオフセットと第2のオフセットは異なる。この1つ以上の管理回路は、n番目の基準電圧からの第1のオフセット電圧で検出し、この検出は、第1のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧からの第1のオフセットよりも高いか低いかを判定するために、第1のグループの不揮発性記憶素子に第1のゲートソース間電位差を印加することと、第1のゲートソース間電位差に応答して第1のグループの不揮発性記憶素子の第1の条件を検出することを含む。この1つ以上の管理回路は、n番目の基準電圧からの第2のオフセット電圧で検出し、この検出は、第2のグループの不揮発性記憶素子の閾値電圧がn番目の基準電圧からの第2のオフセットよりも高いか低いかを判定するために、第2のグループの不揮発性記憶素子に第2のゲートソース間電位差を印加することと、第2のゲートソース間電位差に応答して第2のグループの不揮発性記憶素子の第2の条件を検出することを含む。本発明の先述の詳細な説明は、図解及び説明のために提示されたものである。本発明は、網羅的となる、或いは本発明を開示されている正確な形態に制限することを意図していない。上記の教示に照らした多くの修正形態及び変形形態が考えられる。記載した実施形態は、本発明の原理その実際的応用を最もよく説明し、当業者が異なる実施形態で、検討される特定の使用に適するように様々に修正して本発明を最も良好に利用できるように選定された。本発明の範囲が本明細書に添付される特許請求の範囲によって定められることが意図される。"