半導体装置の製造方法であって、基板を厚み方向に貫通する一対の貫通電極を形成し、基板表面のデバイス層に、前記一対の貫通電極を短絡する共有配線を形成し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを形成する第1の工程と、前記一対の貫通電極に対して異なる極性で電圧を印加し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを形成する第2の工程と、前記デバイス層が形成された基板を積層し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとを接続する第3の工程と、を有することを特徴とする、半導体装置の製造方法。前記第2の工程において、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプをめっき形成することを特徴とする、請求項1に記載の半導体装置の製造方法。前記第2の工程において、前記一対の貫通電極のうち、前記一の貫通電極を選択して、当該一の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項1又は2に記載の半導体装置の製造方法。前記第1の工程において、前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、複数の前記一対の貫通電極は、第1の信号線に接続される一対の第1の貫通電極と、第2の信号線に接続される一対の第2の貫通電極と、プログラム用の一対の第3の貫通電極とを有し、前記第3の工程において、前記一の基板上の前記一対の第3貫通電極のうちの一の前記第3の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第1の貫通電極又は第2の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記第2の工程において、前記一の第3の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項3に記載の半導体装置の製造方法。前記第2の工程において、前記一対の貫通電極のうち、予め定められた前記一の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項1又は2に記載の半導体装置の製造方法。前記第1の工程において、前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第1の貫通電極は、前記一対のデバイス側バンプのうちの第1のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第2のデバイス側バンプに接続され、前記第3の工程において、前記一の基板上の前記一対の貫通電極のうちの第2の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第2のデバイス側バンプが接続されるように、前記第2の工程において、前記第2の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項5に記載の半導体装置の製造方法。半導体装置であって、表面にデバイス層が形成された基板が複数積層され、基板を厚み方向に貫通する一対の貫通電極を有し、前記デバイス層に、前記一対の貫通電極を短絡する共有配線を有し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを有し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを有し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとが接続されていることを特徴とする、半導体装置。前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプはめっき形成されることを特徴とする、請求項7に記載の半導体装置。前記基板側バンプは、前記一対の貫通電極のうち、選択された前記一の貫通電極上に形成されることを特徴とする、請求項7又は8に記載の半導体装置。前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、複数の前記一対の貫通電極は、第1の信号線に接続される一対の第1の貫通電極と、第2の信号線に接続される一対の第2の貫通電極と、プログラム用の一対の第3の貫通電極とを有し、前記一の基板上の前記一対の第3貫通電極のうちの一の前記第3の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第1の貫通電極又は第2の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記一の第3の貫通電極上に前記基板側バンプは形成されることを特徴とする、請求項9に記載の半導体装置。前記基板側バンプは、予め定められた前記一の貫通電極上に形成されることを特徴とする、請求項7又は8に記載の半導体装置。前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第1の貫通電極は、前記一対のデバイス側バンプのうちの第1のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第2のデバイス側バンプに接続され、前記一の基板上の前記一対の貫通電極のうちの第2の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第2のデバイス側バンプが接続されるように、前記第2の貫通電極上に前記基板側バンプは形成されることを特徴とする、請求項11に記載の半導体装置。しかしながら、上述の3次元集積技術においては、特許文献1に記載された不良メモリセルの救済方法を適用することができない。すなわち、半導体チップの回路側には支持基板が設けられているため、ヒューズ素子をレーザ光で溶断することができない。そうすると、不良メモリセルのアドレスを記録することができず、さらに不良メモリセルを冗長メモリセルに置換することができない。このため、半導体装置の歩留まり低下が生じることになる。また、非特許文献1に記載された各半導体チップにIDを付与する方法についても、上述と同様に半導体チップの回路側に支持基板があるため、ヒューズ素子をレーザ光で溶断することができない。このため、一度支持基板を剥離しなくてはならないことになる。また、非特許文献1には、各半導体チップにIDを付与する別の方法として、複数のカウンタを直列接続した垂直シリアルパスを作ることを挙げているが、一般的なビアラストプロセスではできない。すなわち、ビアラストプロセスにおいては半導体素子ウェハ上のデバイス層を形成し終わった後に貫通電極を形成するので、カウンタを直列接続で割り込ませることができないのである。本発明は、かかる点に鑑みてなされたものであり、半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させ、また半導体チップを接続する貫通電極のパスに直列に回路を割り込ませることを目的とする。前記の目的を達成するため、本発明は、半導体装置の製造方法であって、基板を厚み方向に貫通する一対の貫通電極を形成し、基板表面のデバイス層に、前記一対の貫通電極を短絡する共有配線を形成し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを形成する第1の工程と、前記一対の貫通電極に対して異なる極性で電圧を印加し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを形成する第2の工程と、前記デバイス層が形成された基板を積層し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとを接続する第3の工程と、を有することを特徴としている。本発明によれば、一の基板上の基板側バンプと他のデバイス層上のデバイス側バンプとを接続する際に、その接続方法を種々の方法で行うことで、基板側バンプをプログラマブルなバンプとして機能させることができる。例えば第1の工程において、第1の信号線に接続される一対の第1の貫通電極と、第2の信号線に接続される一対の第2の貫通電極と、プログラム用の一対の第3の貫通電極とを形成し、第3の工程において、一の基板上の一対の第3貫通電極のうちの一の第3の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第1の貫通電極又は第2の貫通電極に連通するデバイス側バンプとが選択的に接続されるように、第2の工程において、一の第3の貫通電極上に基板側バンプを形成する。そうすると、基板側バンプを介して、一の基板の第3の貫通電極が、他の基板の第1の貫通電極又は第2の貫通電極に接続されることにより、プログラムされる。すなわち、第1の信号線に接続されるか第2の信号線に接続されるかがプログラムされる。このプログラムを積層される各基板に対して行うことによって、例えば半導体チップの回路の不良電子素子の位置情報を記録することができる。そうすると、例えば半導体装置が不良電子素子を救済する冗長電子素子を備えた冗長回路を有していると、上述した不良電子素子の位置情報に基づいて当該不良電子素子を救済することができる。したがって、半導体装置の歩留まりを向上させることができる。特に半導体チップに切り出す前に基板レベルで積層していく基板積層方式においても、基板を積層する際に不良電子素子を救済することができ、半導体装置の歩留まりも向上させることができる。したがって、かかる基板積層方式にも本発明は有用である。また、例えば第1の工程において、デバイス層にカウンタを形成し、一対の貫通電極のうちの第1の貫通電極は、一対のデバイス側バンプのうちの第1のデバイス側バンプに接続され且つカウンタの入力側に接続され、カウンタの出力側は一対のデバイス側バンプのうちの第2のデバイス側バンプに接続され、第3の工程において、一の基板上の一対の貫通電極のうちの第2の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第2のデバイス側バンプが接続されるように、第2の工程において、第2の貫通電極上に基板側バンプを形成する。そうすると、基板側バンプを介して、一の基板のカウンタと他の基板のカウンタは直列にシリアルに接続される。これによって、半導体チップを接続する貫通電極のパスに直列にカウンタ回路を割り込ませることができ、半導体チップにIDを付与することができる。前記第2の工程において、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプをめっき形成してもよい。前記第2の工程において、前記一対の貫通電極のうち、前記一の貫通電極を選択して、当該一の貫通電極上に前記基板側バンプが形成されてもよい。前記第1の工程において、前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、複数の前記一対の貫通電極は、第1の信号線に接続される一対の第1の貫通電極と、第2の信号線に接続される一対の第2の貫通電極と、プログラム用の一対の第3の貫通電極とを有し、前記第3の工程において、前記一の基板上の前記一対の第3貫通電極のうちの一の前記第3の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第1の貫通電極又は第2の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記第2の工程において、前記一の第3の貫通電極上に前記基板側バンプが形成されてもよい。前記第2の工程において、前記一対の貫通電極のうち、予め定められた前記一の貫通電極上に前記基板側バンプが形成されてもよい。前記第1の工程において、前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第1の貫通電極は、前記一対のデバイス側バンプのうちの第1のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第2のデバイス側バンプに接続され、前記第3の工程において、前記一の基板上の前記一対の貫通電極のうちの第2の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第2のデバイス側バンプが接続されるように、前記第2の工程において、前記第2の貫通電極上に前記基板側バンプが形成されてもよい。別な観点による本発明は、半導体装置であって、表面にデバイス層が形成された基板が複数積層され、基板を厚み方向に貫通する一対の貫通電極を有し、前記デバイス層に、前記一対の貫通電極を短絡する共有配線を有し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを有し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを有し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとが接続されていることを特徴としている。前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプはめっき形成されてもよい。前記基板側バンプは、前記一対の貫通電極のうち、選択された前記一の貫通電極上に形成されてもよい。前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、複数の前記一対の貫通電極は、第1の信号線に接続される一対の第1の貫通電極と、第2の信号線に接続される一対の第2の貫通電極と、プログラム用の一対の第3の貫通電極とを有し、前記一の基板上の前記一対の第3貫通電極のうちの一の前記第3の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第1の貫通電極又は第2の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記一の第3の貫通電極上に前記基板側バンプは形成されてもよい。前記基板側バンプは、予め定められた前記一の貫通電極上に形成されてもよい。前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第1の貫通電極は、前記一対のデバイス側バンプのうちの第1のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第2のデバイス側バンプに接続され、前記一の基板上の前記一対の貫通電極のうちの第2の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第2のデバイス側バンプが接続されるように、前記第2の貫通電極上に前記基板側バンプは形成されてもよい。本発明によれば、半導体チップを積層して半導体装置を製造する際に、積層される半導体チップの間にプログラマブルに機能するバンプを形成することができる。これによって、半導体チップの回路の不良電子素子を救済して、半導体装置の歩留まりを向上させることができ、また半導体チップを接続する貫通電極のパスに直列に回路を割り込ませることができる。以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。図1は、本実施の形態にかかる半導体装置の製造方法の主な処理フローを示している。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。先ず、図2に示すように基板としてのウェハ10上にデバイス層11を形成する。以下、ウェハ10において、デバイス層11側の面を表面10aといい、デバイス層11と反対側の面を裏面10bという。また、デバイス層11において、ウェハ10と反対側の面を表面11aといい、ウェハ10側の面を裏面11bという。そして、これらウェハ10とデバイス層11で半導体チップ12が構成される図1の工程S1。なお、図示はしないが、半導体チップ12は1枚のウェハ10に対して水平面内に複数形成されている。そして、本実施の形態では、後述するようにウェハ10半導体チップ12を積層するにあたり、ウェハ10を半導体チップ12に切り出す前に当該ウェハ10をウェハレベルで積層するウェハ積層方式が用いられる。デバイス層11の表面11aには、一対のデバイス側バンプとしてのフロントバンプ20~22が複数対、例えば3対形成されている。一対の第1のフロントバンプ20のうち、一の第1のフロントバンプ20aは第1の信号線としての電源線の場所に連通し、他の第1のフロントバンプ20bはプログラム用配線の場所に連通している。すなわち、第1のフロントバンプ20a、20bは、それぞれ異なる場所につながっている。また、一対の第2のフロントバンプ21のうち、一の第2のフロントバンプ21aは第2の信号線としての接地線の場所に連通し、他の第2のフロントバンプ21bはプログラム用配線の場所に連通している。すなわち、第2のフロントバンプ21a、21bは、それぞれ異なる場所につながっている。また、一対の第3のフロントバンプ22の各第3のフロントバンプ22a、22bは、それぞれ異なるプログラム用配線の場所に連通している。一対の第1のフロントバンプ20は、配線23を介して、デバイス層11の裏面11b側に形成された第1の共有配線24に接続されている。また、一対の第2のフロントバンプ21は、配線25を介して、デバイス層11の裏面11b側に形成された第2の共有配線26に接続されている。また、一対の第3のフロントバンプ22は、配線27を介して、デバイス層11の裏面11b側に形成された第3の共有配線28に接続されている。なお、これら共有配線24、26、28は、それぞれ後述するように一対の貫通電極50~52をそれぞれ短絡する。また、デバイス層11には、電子素子としてのメモリセルが配置された回路図示せずや、回路内の不良電子素子としての不良メモリセルを置換して救済するための、冗長電子素子としての冗長メモリセルを備えた冗長回路図示せずも形成されている。配線23、25、27は、BEOLBackEndOfLineと呼ばれる一連のデバイス層11の形成工程において、同時に形成される。図示されてはいないが、デバイス層11には、メモリセルなどを結ぶ配線も形成されている。ウェハ10上にデバイス層11が形成されると、当該デバイス層11の回路の電気的試験を行う図1の工程S2。そして、半導体チップ12がどういう状態かの試験を行い、回路内の不良メモリセルの有無が検出される。検出された不良メモリセルのアドレスはデータとして保存される。ウェハ10上にデバイス層11が形成されると、図3に示すようにデバイス層11の表面11aに支持基板としての支持ウェハ30を配設する図1の工程S3。支持ウェハ30は、例えば接着剤31によってデバイス層11と接着される。なお、支持基板はウェハに限定されず、例えばガラス基板等を用いてもよい。その後、図4に示すようにウェハ10の裏面10bを研磨し、ウェハ10を薄化する図1の工程S4。その後、図4に示すようにウェハ10を厚み方向に貫通する貫通孔40を複数形成する図1の工程S5。貫通孔40は、各共有配線24、26、28の対応する位置にそれぞれ2本形成される。すなわち、2本の貫通孔40、40は、第1の共有配線24、第2の共有配線26及び第3の共有配線28にそれぞれ連通している。なお、複数の貫通孔40は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってウェハ10の裏面10bに所定のレジストパターン41を形成した後、当該レジストパターン41をマスクとしてウェハ10をエッチングして、複数の貫通孔40が形成される。貫通孔40の形成後、レジストパターン41は、例えばアッシングされて除去される。その後、各貫通孔40内に導電性材料を充填して、図5に示すように一対の貫通電極50~52を複数対、例えば3対形成する図1の工程S6。一対の第1の貫通電極50は、第1の共有配線24に接続されて短絡されている。一対の第1の貫通電極50のうち、一の第1の貫通電極50aは電源線の場所に連通する第1のフロントバンプ20aに対応して、他の第1の貫通電極50bはプログラム用配線の場所に連通する第2のフロントバンプ20bに対応している。また、一対の第2の貫通電極51は、第2の共有配線26に接続されて短絡される。一対の第2の貫通電極51のうち、一の第2の貫通電極51aは接地線の場所に連通する第2のフロントバンプ21aに対応し、他の第2の貫通電極51bはプログラム用配線の場所に連通する第2のフロントバンプ21bに対応している。また、一対の第3の貫通電極52は、第3の共有配線28に接続されて短絡される。一対の第3の貫通電極52のうち、一の第3の貫通電極52aはプログラム用配線の場所に連通する第3のフロントバンプ22aに対応し、他の第3の貫通電極52bはプログラム用配線の場所に連通する第3のフロントバンプ22bに対応している。その後、図6に示すようにウェハ10の裏面10b側にテンプレート60を配設する図1の工程S7。テンプレート60は、例えばウェハ10の裏面10bとの距離が約5μmの位置に配設される。テンプレート60は、極性を切り替え自在の一対の電極61~63を複数対、例えば3対有している。各一対の電極61~63は、各一対の貫通電極50~52に対応する位置にそれぞれ配置される。すなわち、一対の第1の電極61は一対の第1の貫通電極50に対応し、一対の第2の電極62は一対の第2の貫通電極51に対応し、一対の第3の電極63は一対の第3の貫通電極52に対応している。なお、図6の例においては、ウェハ10及びデバイス層11の表裏面を反転させ、ウェハ10の下方にデバイス層11を配置している。ここで、ウェハ10の裏面10bから露出する貫通電極を利用してデバイスの検査を行う。その後、例えばウェハ10の裏面10bとテンプレート60との間にめっき液を充填する。そして、各一対の電極61~63に異なる極性で電圧を印加し、各一対の貫通電極50~52に対してそれぞれ異なる極性で電圧を印加する。具体的には、図7に示すように、例えば一対の第1の電極61のうちの一の第1の電極61を陽極に接続し、他の第1の電極61を陰極に接続する。そうすると、一対の第1の電極61、対応する一対の第1の貫通電極50及び第1の共有配線24に電流が流れる。図示の例においては、第1の貫通電極50aが陰極となり、当該第1の貫通電極50a上にめっきが形成される。同様に、一対の第2の電極62にも異なる極性で電圧を印加し、第2の貫通電極51a上にめっきが形成され、また一対の第3の電極63にも異なる極性で電圧を印加し、第3の貫通電極52b上にめっきが形成される図1の工程S8。なお、陰極の電極61~63上にもめっきが形成されるが、当該めっきは貫通電極50~52まで成長することはなく、その後テンプレート60をウェハ10から退避させた後に除去される。以上のように一対の第1の電極61に異なる極性で電圧を印加して、図8に示すように一対の第1の貫通電極50のうち、電源線に連通する第1の貫通電極50a上に基板側バンプとしての第1のバックバンプ80が形成される。また、一対の第2の電極62に異なる極性で電圧を印加して、一対の第2の貫通電極51のうち、接地線に連通する第2の貫通電極51a上に第2のバックバンプ81が形成される。また、一対の第3の電極63に異なる極性で電圧を印加して、一対の第3の貫通電極52のうち、一の第2の貫通電極52b上に第3のバックバンプ82が形成される。すなわち、一対の貫通電極50~52において、それぞれ一の貫通電極50~52上にのみバックバンプ80~82が形成される図1の工程S9。なお、一対の貫通電極50~52において、いずれの貫通電極50~52上にバックバンプ80~82を形成するかについては、後述するように工程S2での回路の電気的試験で検出された不良メモリセルのアドレスに基づいて決定される。その後、図9に示すようにデバイス層11が形成されたウェハ10半導体チップ12を積層する図1の工程S10。本実施の形態では、ウェハ10を下方から順に積層する場合について説明する。以下、最下層のウェハ10デバイス層11、半導体チップ12を第1のウェハ10第1のデバイス層11、第1の半導体チップ12といい、上方に積層されるに従い、第2のウェハ10、第3のウェハ第2のデバイス層11、第2の半導体チップ12、第3のデバイス層11、第3の半導体チップ12という。なお、図9の例においては、ウェハ10を3層に積層する場合について説明するが、ウェハ10の積層数はこれに限定されず任意に設定することができる。第1のウェハ10には上述した工程S1~S9が行われ、当該第1のウェハ10の裏面10b上にバックバンプ80~82が形成されている。また、第2のウェハ10にも、上述した工程S1~S9が行われ、バックバンプ80~82が形成されている。そして、第2のウェハ10に対しては、工程S9が行われた後、第2のデバイス層11の表面11aに配設されていた支持ウェハ30が剥離される。かかる状態で、第1のウェハ10の裏面10bと第2のデバイス層11の表面11aが対向するように、第1のウェハ10と第2のウェハ10を積層する。そして、第1のウェハ10上の第1のバックバンプ80と第2のデバイス層11の第1のフロントバンプ20aを接続し、第2のバックバンプ81と第2のフロントバンプ21aを接続し、第3のバックバンプ82と第2のフロトンバンプ21bを接続する。そうすると、第1のウェハ10におけるプログラム用の第3の貫通電極52は、第3のバックバンプ82及び第2のフロトンバンプ21b等の第2のデバイス層11を介して、接地線に接続される。そうすると、第1の半導体チップ12と第2の半導体チップ12によって、例えばプログラム0が記録される。なお、第1のウェハ10の裏面10bと第2のデバイス層11とは、例えば接着剤図示せずによって接着される。第2のウェハ10上のバックバンプ80~82は、それぞれ第1の貫通電極50a上、第2の貫通電極51a上、第3の貫通電極52a上に形成されている。また、第3のウェハ10には上述した工程S1~S9が行われた後、当該第3のウェハ10の裏面10b上の貫通電極50~52が接続されるように所定の回路が形成される。そして、第3のウェハ10に対しては、所定の回路が形成された後、第3のデバイス層11の表面11aに配設されていた支持ウェハ30が剥離される。かかる状態で、第2のウェハ10の裏面10bと第3のデバイス層11の表面11aが対向するように、第2のウェハ10と第3のウェハ10を積層する。そして、第2のウェハ10上の第1のバックバンプ80と第3のデバイス層11の第1のフロントバンプ20aを接続し、第2のバックバンプ81と第2のフロントバンプ21aを接続し、第3のバックバンプ82と第1のフロトンバンプ20bを接続する。そうすると、第1のウェハ10におけるプログラム用の第3の貫通電極52は、第3のバックバンプ82及び第1のフロトンバンプ20b等の第2のデバイス層11を介して、電源線に接続される。そうすると、第2の半導体チップ12と第3の半導体チップ12によって、例えばプログラム1が記録される。なお、第2のウェハ10の裏面10bと第3のデバイス層11とは、例えば接着剤図示せずによって接着される。なお、上述したように第1の半導体チップ12~第3の半導体チップ12において、第1のバックバンプ80と第1のフロントバンプ20aはそれぞれ接続され、電源線は各半導体チップ12を貫通して接続される。また、第2のバックバンプ81と第2のフロントバンプ21aもそれぞれ接続され、接地線も各半導体チップ12を貫通して接続される。かかる場合、複数の半導体チップ12を積層することにより、プログラム0、1が形成される。これは、上述した工程S2での回路の電気的試験で検出された不良メモリセルのアドレスを示している。したがって、工程S9において、バックバンプ80~81をどの貫通電極50~52上に形成するかは、当該不良メモリセルのアドレスに基づいて決定される。例えば不良メモリセルのアドレスが1、0の場合、図10に示すように第1のウェハ10の第3のバックバンプ82は第2のデバイス層11の第1のフロトンバンプ20bに接続され、第2のウェハ10の第3のバックバンプ82は第3のデバイス層11の第2のフロトンバンプ21bに接続される。そうすると、プログラム1、0が形成される。このようにして、不良メモリセルのアドレスが記録される図1の工程S11。不良メモリセルのアドレスが記録されると、当該不良メモリセルが冗長回路の冗長メモリセルに置換して救済される図1の工程S12。その後、図11に示すように最下層の支持ウェハ30が除去される。この支持ウェハ30の除去は、例えば支持ウェハ30と半導体チップ12とを加熱して接着剤31の粘着性を弱めることによって行われる。こうして、半導体チップ12が鉛直方向に積層された半導体装置100が製造される図1の工程S13。以上の実施の形態によれば、一のウェハ10上のバックバンプ80~82と他のデバイス層11上のフロントバンプ20~22とを接続する際に、バックバンプ80~82をプログラマブルなバンプとして機能させることができる。例えば第1の半導体チップ12~第3の半導体チップ12のいずれもが同じデバイス層11を有していても、バックバンプ80~82の接続先を選択でき、プログラムすることができる。すなわち、工程S9においてバックバンプ80~82は、それぞれ一対の貫通電極50~52のうちの一の貫通電極50~52上に選択的に形成され、工程S10において第3のバックバンプ82が、第1のフロントバンプ20b又は第2のフロントバンプ21bのいずれかに接続される。例えば第3のバックバンプ82が第2のフロントバンプ21bに接続された場合、プログラム用の第3の貫通電極52は接地線に接続される第2の貫通電極51aに連通する。したがって、プログラム0が記録される。一方、例えば第3のバックバンプ82が第1のフロントバンプ20bに接続された場合、プログラム用の第3の貫通電極52は電源線に接続される第1の貫通電極50aに連通する。したがって、プログラム1が記録される。このようにプログラムを行うことによって、工程S11において、半導体チップ12の不良メモリセルのアドレスを記録することができる。そうすると、工程S12において、記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを冗長回路の冗長メモリセルに置換して救済することができる。したがって、半導体装置100の歩留まりを向上させることができる。特に本実施の形態のようにウェハ積層方式を用いた場合でも、ウェハ10を積層する際に不良メモリセルを救済することができ、かかるウェハ積層方式において本発明は特に有用である。また、工程S9においてバックバンプ80~82を形成する際、極性を切り替え自在な一対の電極61~63を備えたテンプレート60を使用している。このため、一対の電極61~63の極性を切り替えることにより、それぞれ一対の貫通電極50~52のうちの所望の貫通電極50~52上にバックバンプ80~82を適切に形成することができる。この実施の形態では、積層された3つの半導体チップ12は、バックバンプ80~82を除いて、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで3つの半導体チップ12を作ることができる。同一の半導体チップ12を複数積層させても、バックバンプ80~82の位置を切り替えることで、不良メモリセルの救済を可能にしているのである。なお、以上の実施の形態では、第1の信号線として電源線を用いた場合について説明したが、電源線に限定されず、他の信号線を用いてもよい。また、第2の信号線も接地線に限定されず、他の信号線を用いてもよい。いずれにしても、異なる第1の信号線又は第2の信号線に、第3の貫通電極52を接続することにより、プログラムを適切に形成することができる。また、以上の実施の形態では、電子素子としてメモリセルメモリ素子を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本発明を適用することができる。すなわち、本発明の方法を用いて、不良ロジック素子を冗長ロジック素子に置換して救済することができる。以上の実施の形態では、バックバンプをプログラマブルなバンプとして機能させ、プログラムにより不良メモリセルのアドレスを記録していたが、バックバンプの接続方法を代えることで他の用途にも用いることができる。例えば半導体チップにIDを付与する際にも本発明は有用である。先ず、図12に示すようにウェハ10上にデバイス層11を形成する。デバイス層11には、カウンタ110が形成されている。デバイス層11の表面11aには、一対のフロントバンプ120が形成されている。一対のフロントバンプ120のうち、第1のフロントバンプ120aは、配線121を介して、デバイス層11の裏面11b側に形成された共有配線122に接続されている。また、配線121には、カウンタ110の入力側に接続される配線123が接続されている。一方、一対のフロントバンプ120のうち、第2のフロントバンプ120bは、配線124を介して、カウンタ110の出力側に接続されている。次に、ウェハ10を厚み方向に貫通する一対の貫通電極130を形成する。一対の貫通電極130は、共有配線122に接続されて短絡されている。また、一対の貫通電極130のうちの第1の貫通電極130aは、配線121を介して第1のフロントバンプ120aに接続され、且つ配線123を介してカウンタ120の入力側に接続されている。なお、この一対の貫通電極130の形成方法は、上記実施の形態の工程S3~S6と同様であるので詳細な説明を省略する。その後、ウェハ10の裏面10b側に、極性の互いに異なる一対の電極61を備えたテンプレート60を配設する。一対の電極61は、一対の貫通電極130に対応する位置に配置される。その後、例えばウェハ10の裏面10bとテンプレート60との間にめっき液を充填した後、一対の電極61に異なる極性で電圧を印加して、一対の貫通電極130に対して異なる極性で電圧を印加する。そして、一対の貫通電極130のうちの第2の貫通電極130b上にのみバックバンプ140を形成する。すなわち、バックバンプ140は、予め定められた第2の貫通電極130bにのみ形成される。第1の実施の形態とは異なり、不良メモリセルを救済することを目的とせず、予め定められた第2の貫通電極130b上にバックバンプ140を形成することを目的とする。従って、テンプレート60における一対の電極61は、極性を切り替え可能である必要はなく、第2の貫通電極130bに対向する電極が陽極、もう一方が陰極に固定されていてもよい。その後、デバイス層11が形成されたウェハ10半導体チップ12を積層する。本実施の形態では、ウェハ10を上方から順に積層する場合について説明する。以下、最上層のウェハ10デバイス層11、半導体チップ12を第1のウェハ10第1のデバイス層11、第1の半導体チップ12といい、下方に積層されるに従い、第2のウェハ10、第3のウェハ第2のデバイス層11、第2の半導体チップ12、第3のデバイス層11、第3の半導体チップ12という。なお、図12の例においては、ウェハ10を3層に積層する場合について説明するが、ウェハ10の積層数はこれに限定されず任意に設定することができる。第1のウェハ10のバックバンプ140は、第2のデバイス層11の第2のフロントバンプ120bに接続される。同様に第2のウェハ10のバックバンプ140は、第3のデバイス層11の第2のフロントバンプ120bに接続される。その後、支持ウェハ30が剥離され、半導体装置150が製造される。かかる場合、第1の半導体チップ12~第3の半導体チップ12において、バックバンプ140を介して、第1のデバイス層11のカウンタ110、第2のデバイス層11のカウンタ110及び第3のデバイス層11のカウンタ110が直列にシリアルに接続される。これによって、半導体チップ12を接続する貫通電極130のパスに直列にカウンタ110を割り込ませることができる。貫通電極130のパスに信号が与えられると、前記信号は各半導体チップ12上のカウンタ110を順次通過していく。前記信号が各カウンタ110を通過する際に、カウント機能により各半導体チップ12を特定するID信号が生成され、コンパレータ図示せずに出力される。前記コンパレータにおいては、別途の貫通電極から与えられるチップ選択信号と比較され、一致する場合は当該半導体チップ12が選択される。一方、不一致の場合は、当該半導体チップ12は選択されない。このようにして、半導体チップ120にIDを付与することができる。この実施の形態においても、積層された3つの半導体チップ12は、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで3つの半導体チップ12を作ることができる。同一の半導体チップ12を複数積層させても、バックバンプ140の位置を選択的に形成することで、貫通電極130のバスに所望の回路を直列に割り込ませることが可能になり、各半導体チップ12にID信号を付与することができる。以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。