マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板であって、上記半導体層は、酸化物半導体により構成され、上記各画素電極は、酸化物導電体により構成され、上記半導体層及び各画素電極は、互いに接触していることを特徴とする薄膜トランジスタ基板。請求項1に記載された薄膜トランジスタ基板において、上記各画素電極は、上記各薄膜トランジスタを介して互いに隣り合うように設けられた第1画素電極及び第2画素電極を有し、上記ドレイン電極は、上記第1画素電極及び第2画素電極にそれぞれ接続された第1ドレイン電極及び第2ドレイン電極を有し、上記各補助容量は、上記第1画素電極及び第2画素電極に対応してそれぞれ設けられた第1補助容量及び第2補助容量を有し、上記容量線は、上記第1補助容量及び第2補助容量に対応してそれぞれ設けられた第1容量線及び第2容量線を有し、上記第1補助容量は、上記第1容量線と、該第1容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記第1容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられた上記第1ドレイン電極とを備え、上記第2補助容量は、上記第2容量線と、該第2容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記第2容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられた上記第2ドレイン電極とを備えていることを特徴とする薄膜トランジスタ基板。マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板上に上記ゲート電極及び容量線を形成するゲート層形成工程と、上記形成されたゲート電極及び容量線を覆うように、上記ゲート絶縁膜、酸化物半導体からなる半導体膜、及び金属導電膜を順に成膜した後に、該金属導電膜上において上記ソース電極及びドレイン電極となる領域に、上記チャネル領域となる領域、及び該容量線と重なる領域の一部がそれぞれ露出するようにレジストパターンを形成するレジスト形成工程と、上記レジストパターンから露出する上記金属導電膜をエッチングして、上記ソース電極、ドレイン電極及びチャネル領域を形成すると共に、該ドレイン電極から上記半導体膜を露出させる第1エッチング工程と、上記第1エッチング工程で用いたレジストパターンをリフローすることにより、上記ドレイン電極から露出する半導体膜、及び上記チャネル領域を覆うように該レジストパターンを変成した後に、該変成されたレジストパターンから露出する上記半導体膜をエッチングすることにより、上記半導体層を形成して、上記各薄膜トランジスタを形成する第2エッチング工程と、上記第2エッチング工程で用いたレジストパターンを除去した後に、上記ドレイン電極から露出する上記半導体層に到達するようにコンタクトホールが設けられた層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜上に酸化物導電体からなる上記各画素電極を形成して、該各画素電極に上記半導体層を接触させることにより、上記各補助容量を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。互いに対向するように設けられた薄膜トランジスタ基板及び対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備えた液晶表示パネルであって、上記薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備え、上記半導体層は、酸化物半導体により構成され、上記各画素電極は、酸化物導電体により構成され、上記半導体層及び各画素電極は、互いに接触していることを特徴とする液晶表示パネル。ところで、特許文献1に開示された製造方法により製造されたTFT基板では、上記補助容量に相当する維持蓄電器が、維持電極、ゲート絶縁膜、維持蓄電器用半導体層、維持蓄電器用接触層パターン及び維持蓄電器用導電体パターンの積層構造により構成されている。ここで、特許文献1に開示された製造方法のように、半導体層とソース電極及びドレイン電極とを同一のフォトマスクを用いて形成する製造工程の簡略化を図ったTFT基板の製造方法では、ソース電極及びドレイン電極の下層に半導体層が配置するので、補助容量を構成する容量電極ドレイン電極の下層に半導体層が積層されてしまう。そうなると、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、ゲート絶縁膜だけでなく半導体層も誘電体層として機能することになり、ゲート絶縁膜と半導体層との間において、MOSMetalOxideSemiconductor構造による電気容量の変化が生じると共に、半導体層とドレイン電極との間において、ショットキー構造による電気容量の変化が生じるので、補助容量を介して画素電極の電位を制御する液晶表示パネルでは、画素電極が所定の電位で制御されなくなり、フリッカーなどの表示不良が発生してしまう。本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体層に起因する補助容量の電気容量の変化を抑制することにある。上記目的を達成するために、本発明は、酸化物半導体からなる半導体層と酸化物導電体からなる画素電極とが互いに接触するようにしたものである。具体的に本発明に係る薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板であって、上記半導体層は、酸化物半導体により構成され、上記各画素電極は、酸化物導電体により構成され、上記半導体層及び各画素電極は、互いに接触していることを特徴とする。上記の構成によれば、各薄膜トランジスタの半導体層が酸化物半導体により構成されていると共に、各画素電極が酸化物導電体により構成されているので、各画素に配置された半導体層及び画素電極のバンド構造が類似することになる。そして、各画素において、半導体層と画素電極とが互いに接触しているので、画素電極内のフリーキャリアが半導体層に拡散してゲート絶縁膜との界面付近まで広がり、補助容量の部分の半導体層が導体として機能することになる。そのため、各画素において、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜だけになるので、電気容量の変化が抑制される。これにより、半導体層が積層された各補助容量において、電気容量の変化が抑制されるので、半導体層に起因する補助容量の電気容量の変化が抑制される。上記各画素電極は、上記各薄膜トランジスタを介して互いに隣り合うように設けられた第1画素電極及び第2画素電極を有し、上記ドレイン電極は、上記第1画素電極及び第2画素電極にそれぞれ接続された第1ドレイン電極及び第2ドレイン電極を有し、上記各補助容量は、上記第1画素電極及び第2画素電極に対応してそれぞれ設けられた第1補助容量及び第2補助容量を有し、上記容量線は、上記第1補助容量及び第2補助容量に対応してそれぞれ設けられた第1容量線及び第2容量線を有し、上記第1補助容量は、上記第1容量線と、該第1容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記第1容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられた上記第1ドレイン電極とを備え、上記第2補助容量は、上記第2容量線と、該第2容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記第2容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられた上記第2ドレイン電極とを備えていてもよい。上記の構成によれば、各画素電極が第1画素電極及び第2画素電極を有し、ドレイン電極が第1画素電極及び第2画素電極にそれぞれ接続された第1ドレイン電極及び第2ドレイン電極を有し、補助容量が、第1容量線、ゲート絶縁膜、半導体層及び第1ドレイン電極の積層構造により構成された第1補助容量、並びに第2容量線、ゲート絶縁膜、半導体層及び第2ドレイン電極の積層構造により構成された第2補助容量を有しているので、各画素において、例えば、第1画素電極及び第2画素電極に対応する各副画素の輝度が互いに異なる、すなわち、各画素が明副画素及び暗副画素により構成されたマルチ画素構造を有する薄膜トランジスタ基板が具体的に構成される。ここで、マルチ画素構造を有する薄膜トランジスタ基板では、一般的に、明副画素の液晶層に印加する電圧と、暗副画素の液晶層に印加する電圧とを異ならせるために、第1容量線及び第1ドレイン電極の間に印加する電圧と、第2容量線及び第2ドレイン電極の間に印加する電圧とを異ならせるので、第1補助容量及び第2補助容量の内部に半導体層が積層された場合には、第1補助容量及び第2補助容量の電気容量に変化が生じ、例えば、対向基板の共通電極の電圧とのバランスが崩れるおそれがあるものの、上記の構成によれば、第1容量線及び第1ドレイン電極の間に印加する電圧に起因する第1補助容量の電気容量、並びに第2容量線及び第2ドレイン電極の間に印加する電圧に起因する第2補助容量の電気容量の変化が抑制されるので、薄膜トランジスタ基板を備えた液晶表示パネルでは、各画素において、対向基板の共通電極の電圧とのバランスが保持された状態で、明副画素及び暗副画素の各液晶層に所定の電圧が印加される。また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板上に上記ゲート電極及び容量線を形成するゲート層形成工程と、上記形成されたゲート電極及び容量線を覆うように、上記ゲート絶縁膜、酸化物半導体からなる半導体膜、及び金属導電膜を順に成膜した後に、該金属導電膜上において上記ソース電極及びドレイン電極となる領域に、上記チャネル領域となる領域、及び該容量線と重なる領域の一部がそれぞれ露出するようにレジストパターンを形成するレジスト形成工程と、上記レジストパターンから露出する上記金属導電膜をエッチングして、上記ソース電極、ドレイン電極及びチャネル領域を形成すると共に、該ドレイン電極から上記半導体膜を露出させる第1エッチング工程と、上記第1エッチング工程で用いたレジストパターンをリフローすることにより、上記ドレイン電極から露出する半導体膜、及び上記チャネル領域を覆うように該レジストパターンを変成した後に、該変成されたレジストパターンから露出する上記半導体膜をエッチングすることにより、上記半導体層を形成して、上記各薄膜トランジスタを形成する第2エッチング工程と、上記第2エッチング工程で用いたレジストパターンを除去した後に、上記ドレイン電極から露出する上記半導体層に到達するようにコンタクトホールが設けられた層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜上に酸化物導電体からなる上記各画素電極を形成して、該各画素電極に上記半導体層を接触させることにより、上記各補助容量を形成する画素電極形成工程とを備えることを特徴とする。上記の方法によれば、ゲート層形成工程において、例えば、第1のフォトマスクを用いて、基板上にゲート電極及び容量線を形成し、レジストパターン形成工程において、例えば、第2のフォトマスクを用いて、レジストパターンを形成し、第1エッチング工程において、そのレジストパターンを用いて、ソース電極、ドレイン電極及びチャネル領域を形成し、第2エッチング工程において、リフローして変成されたレジストパターンを用いて、半導体層を形成して薄膜トランジスタを形成し、層間絶縁膜形成工程において、例えば、第3のフォトマスクを用いて、コンタクトホールが設けられた層間絶縁膜を形成し、画素電極形成工程において、例えば、第4のフォトマスクを用いて、画素電極を形成して補助容量を形成するので、4枚のフォトマスクを用いて、補助容量を備えた薄膜トランジスタ基板が製造される。そして、製造された薄膜トランジスタ基板では、各画素において、ドレイン電極の下層に半導体層が配置するものの、第1エッチング工程において、ソース電極、ドレイン電極及びチャネル領域を形成する際に、ドレイン電極から半導体膜を露出させるので、画素電極形成工程において、画素電極を形成することにより、各画素において、半導体層と画素電極とが互いに接触することになる。ここで、半導体層が酸化物半導体により構成され、画素電極が酸化物導電体により構成されているので、各画素に配置された半導体層及び画素電極のバンド構造が類似することになる。そのため、各画素において、画素電極内のフリーキャリアが半導体層に拡散してゲート絶縁膜との界面付近まで広がり、補助容量の部分の半導体層が導体として機能することになり、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜だけになるので、電気容量の変化が抑制される。これにより、半導体層が積層された各補助容量において、電気容量の変化が抑制されるので、半導体層に起因する補助容量の電気容量の変化が抑制される。また、本発明に係る液晶表示パネルは、互いに対向するように設けられた薄膜トランジスタ基板及び対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備えた液晶表示パネルであって、上記薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された半導体層と、該半導体層上に設けられ、上記チャネル領域が露出すると共に、該チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように設けられた上記半導体層と、該半導体層上に設けられ、上記各画素電極に接続された上記ドレイン電極とを備え、上記半導体層は、酸化物半導体により構成され、上記各画素電極は、酸化物導電体により構成され、上記半導体層及び各画素電極は、互いに接触していることを特徴とする。上記の構成によれば、薄膜トランジスタ基板において、各薄膜トランジスタの半導体層が酸化物半導体により構成されていると共に、各画素電極が酸化物導電体により構成されているので、各画素に配置された半導体層及び画素電極のバンド構造が類似することになる。そして、各画素において、半導体層と画素電極とが互いに接触しているので、画素電極内のフリーキャリアが半導体層に拡散してゲート絶縁膜との界面付近まで広がり、補助容量の部分の半導体層が導体として機能することになる。そのため、各画素において、容量線、ゲート絶縁膜、半導体層及びドレイン電極の積層構造により構成された補助容量では、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜だけになるので、電気容量の変化が抑制される。これにより、半導体層が積層された各補助容量において、電気容量の変化が抑制されるので、薄膜トランジスタ基板において、半導体層に起因する補助容量の電気容量の変化が抑制されると共に、薄膜トランジスタ基板を備えた液晶表示パネルにおいて、フリッカーなどの表示不良の発生が抑制される。本発明によれば、酸化物半導体からなる半導体層と酸化物導電体からなる画素電極とが互いに接触しているので、半導体層に起因する補助容量の電気容量の変化を抑制することができる。以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。《発明の実施形態1》図1~図7は、本発明に係るTFT基板及びその製造方法並びに液晶表示パネルの実施形態1を示している。ここで、図1は、本実施形態のTFT基板30aの平面図である。また、図2は、図1中のII-II線に沿ったTFT基板30a及びそれを備えた液晶表示パネル50の断面図である。さらに、図3は、TFT基板30aの等価回路図である。液晶表示パネル50は、図2に示すように、互いに対向するように設けられたTFT基板30a及び対向基板40と、TFT基板30a及び対向基板40の間に設けられた液晶層45と、TFT基板30a及び対向基板40を互いに接着すると共に、TFT基板30a及び対向基板40の間に液晶層45を封入するために枠状に設けられたシール材不図示とを備えている。TFT基板30aは、図1~図3に示すように、絶縁基板10aと、絶縁基板10a上に互いに平行に延びるように設けられた複数のゲート線11aと、各ゲート線11aの一方の側方図1中の上側にそれぞれ設けられ、互いに平行に延びるように配置された複数の第1容量線11baと、各ゲート線11aの他方の側方図1中の下側にそれぞれ設けられ、互いに平行に延びるように配置された複数の第2容量線11bbと、各ゲート線11aと直交する方向に互いに平行に延びるように設けられた複数のソース線14aと、各ゲート線11a及び各ソース線14aの交差部分毎、すなわち、各画素P毎に設けられたTFT5aと、各TFT5aを覆うように設けられた層間絶縁膜15aと、層間絶縁膜15a上にマトリクス状に設けられ、各々、第1画素電極16a及び第2画素電極16bがゲート線11aを介して互いに隣り合うように配置された複数の画素電極と、各画素電極第1画素電極16a及び第2画素電極16bを覆うように設けられた配向膜不図示とを備えている。TFT5aは、図1及び図2に示すように、絶縁基板10a上に設けられたゲート電極11aaと、ゲート電極11aaを覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上に設けられ、ゲート電極11aaに重なるように一対のチャネル領域Cが配置された半導体層13bと、半導体層13b上に設けられ、一対のチャネル領域Cが露出するように配置されたソース電極14aaと、半導体層13b上に設けられ、一方のチャネル領域C図1中の上側を介してソース電極14aaに離間するように配置された第1ドレイン電極14baと、半導体層13b上に設けられ、他方のチャネル領域C図1中の下側を介してソース電極14aaに離間するように配置された第2ドレイン電極14bbとを備えている。ゲート電極11aaは、図1に示すように、各ゲート線11aが幅広く形成された部分である。半導体層13bは、例えば、InGaZnO4やIn2Ga2ZnO7などのIn-Ga-Zn-O系の酸化物半導体により構成されている。ここで、第1画素電極16a及び第2画素電極16bは、例えば、ITOIndiumTinOxideやIZOIndiumZincOxideなどの酸化物導電体により構成されている。そして、半導体層13bと第1画素電極16a及び第2画素電極16bとは、図1及び図2に示すように、層間絶縁膜15aに形成されたコンタクトホール15ca及び15cb内でそれぞれ互いに接触している。ソース電極14aaは、図1に示すように、各ソース線14aが側方に突出した部分である。第1ドレイン電極14baは、図1及び図2に示すように、層間絶縁膜15aに形成されたコンタクトホール15caを介して第1画素電極16aに接続されている。また、第1ドレイン電極14baは、図1及び図2に示すように、半導体層13b及びゲート絶縁膜12を介して、第1容量線11baに重なることにより、第1補助容量6aを構成している。第2ドレイン電極14bbは、図1に示すように、層間絶縁膜15aに形成されたコンタクトホール15cbを介して第2画素電極16bに接続されている。また、第2ドレイン電極14bbは、図1に示すように、半導体層13b及びゲート絶縁膜12を介して、第2容量線11bbに重なることにより、第2補助容量6bを構成している。対向基板40は、図2に示すように、絶縁基板10bと、絶縁基板10b上に格子状に設けられたブラックマトリクス31と、ブラックマトリクス31の各格子間に赤色層、緑色層及び青色層などがそれぞれ設けられたカラーフィルター32と、ブラックマトリクス31及びカラーフィルター32を覆うように設けられた共通電極33と、共通電極33を覆うように設けられた配向膜不図示とを備えている。液晶層40は、電気光学特性を有し、負の誘電異方性を有するネマチックの液晶材料などにより構成されている。上記構成の液晶表示パネル50は、TFT基板30a上の各第1画素電極16a及び各第2画素電極16bと対向基板40上の共通電極33との間に配置する液晶層45に各副画素Pa及びPb毎に所定の電圧を印加して、液晶層45の配向状態を変えることにより、各副画素Pa及びPb毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。そして、液晶表示パネル50では、図3に示すように、例えば、第1補助容量6aに-20V~-5V又は5V~20Vの電圧を印加すると共に、第2補助容量6bに-10V~0V又は0V~10Vの電圧を印加することにより、副画素Paの液晶容量液晶層45及び副画素Pbの液晶容量液晶層45に互いに異なる電圧が印加され、副画素Pa及び副画素Pbがそれぞれ明副画素及び暗副画素となり、階調に対する視角依存性に起因するコントラストの反転が抑制された画像表示を行うことができる。ここで、図4は、TFT基板の補助容量第1補助容量6a又は第2補助容量6bにおける電圧及び電気容量の関係を示すグラフである。なお、図4において、実線Aは、半導体層と画素電極とが互いに接触する本実施形態の実施例のTFT基板によるものであり、破線Bは、画素電極がドレイン電極だけに接触して、半導体層と画素電極とが互いに接触しない本実施形態の比較例のTFT基板によるものである。また、上記例示した印加電圧の範囲に基づいて、図4において、範囲ELPは、明副画素の正バイアスの主要動作範囲であり、範囲ELNは、明副画素の負バイアスの主要動作範囲であり、範囲EDPは、暗副画素の正バイアスの主要動作範囲であり、範囲EDNは、暗副画素の負バイアスの主要動作範囲である。そして、図4から分かるように、本実施形態の実施例のTFT基板実線A参照では、補助容量に印加される電圧の大きさによることなく、補助容量の電気容量がほぼ一定であるのに対し、本実施形態の比較例のTFT基板破線B参照では、補助容量に印加される電圧の大きさによって、補助容量の電気容量が変化してしまう。次に、本実施形態のTFT基板30aを製造する方法について、図5~図7を用いて説明する。ここで、図5~図7は、図2の断面図におけるTFT基板30aの部分に対応して、本実施形態のTFT基板30aの製造工程を連続的に断面で示す説明図である。なお、本実施形態の製造方法は、ゲート層形成工程、レジスト形成工程、第1エッチング工程、第2エッチング工程、層間絶縁膜形成工程及び画素電極形成工程を備える。<ゲート層形成工程>ガラス基板などの絶縁基板10aの基板全体に、例えば、スパッタリング法により、チタン膜厚さ1500Å~6000Å程度などの金属膜を成膜した後に、その金属膜を第1のフォトマスクを用いてパターニングすることにより、図5aに示すように、ゲート線11a、ゲート電極11aa、第1容量線11ba及び第2容量線11bbを形成する。<レジスト形成工程>まず、上記ゲート層形成工程でゲート線11a、ゲート電極11aa、第1容量線11ba及び第2容量線11bbが形成された形成された基板全体に、例えば、CVDChemicalVaporDeposition法により、窒化シリコン膜厚さ1000Å~4500Å程度及び酸化シリコン膜厚さ500Å~1500Å程度などを順に成膜することにより、図5bに示すように、ゲート絶縁膜12を形成する。続いて、ゲート絶縁膜12が形成された基板全体に、図5cに示すように、例えば、スパッタリング法により、InGaZnO4などのIn-Ga-Zn-O系の半導体膜13厚さ200Å~800Å程度、及びチタン膜厚さ1500Å~6000Å程度などの金属導電膜14を順に成膜する。さらに、半導体膜13及び金属導電膜14が成膜された基板全体に、感光性樹脂膜厚さ1.5μm~3.0μm程度を塗布した後に、その感光性樹脂膜を第2のフォトマスクを用いる露光、現像及び焼成することにより、図5dに示すように、レジストパターンRaaを形成する。ここで、レジストパターンRaaは、図5dに示すように、第1容量線11ba及び第2容量線11bbとそれぞれ重なる領域の一部、並びにチャネル領域Cとなる領域が露出するように、ソース線14a、ソース電極14aa、第1ドレイン電極14ba及び第2ドレイン電極14bbとなる領域に形成する。<第1エッチング工程>上記レジスト形成工程で形成されたレジストパターンRaaから露出する金属導電膜14及びその下層の半導体膜13の上層部をウエットエッチングでエッチングすることにより、図6aに示すように、ソース線14a、ソース電極14aa、第1ドレイン電極14ba、第2ドレイン電極14bb、及びチャネル領域Cが設けられた半導体膜13aを形成する。<第2エッチング工程>まず、上記第1エッチング工程でソース線14a、ソース電極14aa、第1ドレイン電極14ba、第2ドレイン電極14bb及びチャネル領域Cが形成された基板を250°C程度で加熱することにより、図6bに示すように、レジストパターンRaaをリフローして、第1ドレイン電極14ba及び第2ドレイン電極14bbから露出する半導体膜13a、並びにチャネル領域Cを覆うように、レジストパターンRaaをレジストパターンRabに変成する。続いて、レジストパターンRabから露出する半導体膜13aをウエットエッチングでエッチングすることにより、図6cに示すように、半導体層13bを形成して、TFT5aを形成する。<層間絶縁膜形成工程>まず、図6dに示すように、上記第2エッチング工程でTFT5aが形成された基板からレジストパターンRabを剥離して除去する。続いて、レジストパターンRabが除去された基板全体に、例えば、CVD法により、酸化シリコン膜厚さ1000Å~4000Å程度などを成膜することにより、図7aに示すように、無機絶縁膜15を形成する。なお、無機絶縁膜15としては、酸化シリコン膜が望ましいが、酸化シリコン膜及び窒化シリコン膜の積層膜や窒化シリコン膜などであってもよい。さらに、無機絶縁膜15を第3のフォトマスクを用いてパターニングすることにより、図7bに示すように、コンタクトホール15ca及び15cbが設けられた層間絶縁膜15aを形成する。<画素電極形成工程>まず、上記層間絶縁膜形成工程で層間絶縁膜15aが形成された基板全体に、例えば、スパッタリング法により、ITO膜厚さ600Å~2000Å程度などを成膜することにより、図7bに示すように、透明導電膜16を形成する。続いて、透明導電膜16を第4のフォトマスクを用いてパターニングすることにより、図2に示すように、第1画素電極16a及び第2画素電極16bを形成すると共に、第1画素電極16a及び第2画素電極16bを半導体層13bに接触させて、第1補助容量6a及び第2補助容量6bを形成する。以上のようにして、TFT基板30aを製造することができる。以上説明したように、本実施形態のTFT基板30a及びその製造方法によれば、ゲート層形成工程において、第1のフォトマスクを用いて、絶縁基板10a上にゲート電極11aa、第1容量線11ba及び第2容量線11bbを形成し、レジストパターン形成工程において、第2のフォトマスクを用いて、レジストパターンRaaを形成し、第1エッチング工程において、レジストパターンRaaを用いて、ソース電極14aa、第1ドレイン電極14ba、第2ドレイン電極14bb及びチャネル領域Cを形成し、第2エッチング工程において、リフローして変成されたレジストパターンRabを用いて、半導体層13bを形成してTFT5aを形成し、層間絶縁膜形成工程において、第3のフォトマスクを用いて、コンタクトホール15ca及び15cbが設けられた層間絶縁膜15aを形成し、画素電極形成工程において、第4のフォトマスクを用いて、第1画素電極16a及び第2画素電極16bを形成して第1補助容量6a及び第2補助容量6bを形成するので、4枚のフォトマスクを用いて、第1補助容量6a及び第2補助容量6bを備えたTFT基板30aを製造することができる。そして、製造されたTFT基板30aでは、各副画素Pa及びPbにおいて、第1ドレイン電極14ba及び第2ドレイン電極14bbの下層に半導体層13bが配置するものの、第1エッチング工程において、ソース電極14aa、第1ドレイン電極14ba、第2ドレイン電極14bb及びチャネル領域Cを形成する際に、第1ドレイン電極14ba及び第2ドレイン電極14bbから半導体膜13aを露出させるので、画素電極形成工程において、第1画素電極16a及び第2画素電極16bを形成することにより、各副画素Pa及びPbにおいて、半導体層13bと第1画素電極16a及び第2画素電極16bとが互いに接触することになる。ここで、半導体層13bが酸化物半導体により構成され、第1画素電極16a及び第2画素電極16bが酸化物導電体により構成されているので、各副画素Pa及びPbに配置された半導体層13bと第1画素電極16a及び第2画素電極16bとのバンド構造が類似することになる。そのため、各副画素Pa及びPbにおいて、第1画素電極16a及び第2画素電極16b内のフリーキャリアが半導体層13bに拡散してゲート絶縁膜12との界面付近まで広がり、第1補助容量6a及び第2補助容量6bの部分の半導体層13bが導体として機能することになり、第1容量線11ba、ゲート絶縁膜12、半導体層13b及び第1ドレイン電極14baの積層構造により構成された第1補助容量6a、並びに第2容量線11bb、ゲート絶縁膜12、半導体層13b及び第2ドレイン電極14bbの積層構造により構成された第2補助容量6bでは、第1容量線11ba及び第2容量線11bbと第1ドレイン電極14ba及び第2ドレイン電極14bbとの間に電圧が印加されたときに、電荷を保持するための誘電体層がゲート絶縁膜12だけになるので、電気容量の変化を抑制することができる。これにより、半導体層13bが積層された各第1補助容量6a及び各第2補助容量6bにおいて、電気容量の変化を抑制することができるので、半導体層13bに起因する第1補助容量6a及び第2補助容量6bの電気容量の変化を抑制することができる。また、本実施形態のTFT基板30aによれば、各画素Pが明副画素Pa及び暗副画素Pbにより構成されたマルチ画素構造を有しているので、明副画素Paの液晶層45に印加する電圧と、暗副画素Pbの液晶層45に印加する電圧とを異ならせるために、第1容量線11ba及び第1ドレイン電極14baの間に印加する電圧と、第2容量線11bb及び第2ドレイン電極14bbの間に印加する電圧とを異ならせる際に、例えば、第1補助容量及び第2補助容量の内部に半導体層が単に積層された場合には、第1補助容量及び第2補助容量の電気容量に変化が生じるおそれがあるものの、上述したように、各副画素Pa及びPbにおいて、半導体層13bと第1画素電極16a及び第2画素電極16bとが互いに接触しているので、第1容量線11ba及び第1ドレイン電極14baの間に印加する電圧に起因する第1補助容量6aの電気容量、並びに第2容量線11bb及び第2ドレイン電極14bbの間に印加する電圧に起因する第2補助容量6bの電気容量の変化を有効に抑制することができる。そして、TFT基板30aを備えた液晶表示パネル50では、各第1補助容量6a及び各第2補助容量6bの電気容量の変化を抑制することができるので、各副画素Pa及びPbにおいて、対向基板40の共通電極33の電圧とのバランスが保持された状態で、明副画素Pa及び暗副画素Pbの各液晶層45に所定の電圧を印加することができ、フリッカーなどの表示不良の発生を抑制することができる。また、本実施形態のTFT基板30aによれば、第1補助容量6a及び第2補助容量6bの部分の半導体層13bが導体として機能するので、半導体層13bが介在しても、第1画素電極16a及び第2画素電極16bと第1ドレイン電極14ba及び第2ドレイン電極14bbとをそれぞれ良好に接続することができる。これに対して、補助容量の電気容量の変化を抑制するために、補助容量の部分の半導体層を除去して、画素電極で容量電極を形成した場合には、画素電極とドレイン電極との接続がコンタクトホールの側面だけになるので、画素電極とドレイン電極との接続不良が懸念される。そして、この接続不良を解消するために、コンタクトホールの径を大きく形成すれば、画素の開口率の低下が懸念される。また、本実施形態のTFT基板30aによれば、半導体層13bが酸化物半導体により構成されているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するTFT5aを実現することができる。《発明の実施形態2》図8~図12は、本発明に係るTFT基板及びその製造方法の実施形態2を示している。ここで、図8は、本実施形態のTFT基板30bの断面図である。また、図9~図12は、図8の断面図に対応して、本実施形態のTFT基板30bの製造工程を連続的に断面で示す説明図である。なお、以下の各実施形態において、図1~図7と同じ部分については同じ符号を付して、その詳細な説明を省略する。上記実施形態1では、層間絶縁膜に形成されたコンタクトホール内でドレイン電極が突出し、ソース線、ソース電極及びドレイン電極などのソース層、並びに層間絶縁膜がそれぞれ1層構造を有するTFT基板30aを例示したが、本実施形態では、層間絶縁膜に形成されたコンタクトホール内でドレイン電極が突出せず、ソース線、ソース電極及びドレイン電極などのソース層、並びに層間絶縁膜がそれぞれ2層構造を有するTFT基板30bを例示する。TFT基板30bは、図8に示すように、絶縁基板10aと、絶縁基板10a上に互いに平行に延びるように設けられた複数のゲート線11a、図1参照と、各ゲート線11aの一方の側方にそれぞれ設けられ、互いに平行に延びるように配置された複数の第1容量線11baと、各ゲート線11aの他方の側方にそれぞれ設けられ、互いに平行に延びるように配置された複数の第2容量線11bb、図1参照と、各ゲート線11aと直交する方向に互いに平行に延びるように設けられた複数のソース線不図示、図1中の符号14a参照と、各ゲート線11a及び各ソース線の交差部分毎に設けられたTFT5bと、各TFT5bを覆うように設けられ、第1層間絶縁膜20a及び第2層間絶縁膜21aが積層された層間絶縁膜22aと、層間絶縁膜22a上にマトリクス状に設けられ、各々、第1画素電極23a及び第2画素電極不図示、図1中の符号16b参照がゲート線11aを介して互いに隣り合うように配置された複数の画素電極と、各画素電極第1画素電極23a及び第2画素電極を覆うように設けられた配向膜不図示とを備えている。TFT5bは、図8に示すように、絶縁基板10a上に設けられたゲート電極11aaと、ゲート電極11aaを覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上に設けられ、ゲート電極11aaに重なるように一対のチャネル領域Cが配置された半導体層13dと、半導体層13d上に設けられ、一対のチャネル領域Cが露出するように配置されたソース電極19aと、半導体層13d上に設けられ、一方のチャネル領域Cを介してソース電極19aに離間するように配置された第1ドレイン電極19bと、半導体層13b上に設けられ、他方のチャネル領域Cを介してソース電極19aに離間するように配置された第2ドレイン電極不図示、図1中の符号14bb参照とを備えている。半導体層13dは、例えば、InGaZnO4やIn2Ga2ZnO7などのIn-Ga-Zn-O系の酸化物半導体により構成されている。ここで、第1画素電極23a及び第2画素電極は、例えば、ITOIndiumTinOxideやIZOIndiumZincOxideなどの酸化物導電体により構成されている。そして、半導体層13dと第1画素電極23a及び第2画素電極とは、図8に示すように、層間絶縁膜22aに形成されたコンタクトホール21c内でそれぞれ互いに接触している。ソース電極19aは、各ソース線が側方に突出した部分である。第1ドレイン電極19bは、図8に示すように、層間絶縁膜22aに形成されたコンタクトホール21cを介して第1画素電極23aに接続されている。また、第1ドレイン電極19bは、半導体層13d及びゲート絶縁膜12を介して、第1容量線11baに重なることにより、第1補助容量6cを構成している。第2ドレイン電極は、層間絶縁膜22aに形成されたコンタクトホール不図示を介して第2画素電極に接続されている。また、第2ドレイン電極は、半導体層13d及びゲート絶縁膜12を介して、第2容量線11bbに重なることにより、第2補助容量を構成している。次に、本実施形態のTFT基板30bを製造する方法について、図9~図12を用いて説明する。ここで、本実施形態の製造方法は、ゲート層形成工程、レジスト形成工程、第1エッチング工程、第2エッチング工程、層間絶縁膜形成工程及び画素電極形成工程を備える。<ゲート層形成工程>ガラス基板などの絶縁基板10aの基板全体に、例えば、スパッタリング法により、チタン膜厚さ1500Å~6000Å程度などの金属膜を成膜した後に、その金属膜を第1のフォトマスクを用いてパターニングすることにより、図9aに示すように、ゲート線11a、ゲート電極11aa、第1容量線11ba及び第2容量線11bbを形成する。<レジスト形成工程>まず、上記ゲート層形成工程でゲート線11a、ゲート電極11aa、第1容量線11ba及び第2容量線11bbが形成された形成された基板全体に、例えば、CVD法により、窒化シリコン膜厚さ1000Å~4500Å程度及び酸化シリコン膜厚さ500Å~1500Å程度などを順に成膜することにより、図9bに示すように、ゲート絶縁膜12を形成する。続いて、ゲート絶縁膜12が形成された基板全体に、図9cに示すように、例えば、スパッタリング法により、InGaZnO4などのIn-Ga-Zn-O系の半導体膜13厚さ200Å~800Å程度、モリブデン膜厚さ500Å~2000Å程度などの第1金属導電膜17、及び銅膜厚さ1000Å~3500Å程度などの第2金属導電膜18を順に成膜する。さらに、半導体膜13並びに第1金属導電膜17及び第2金属導電膜18からなる金属積層膜19が成膜された基板全体に、感光性樹脂膜厚さ1.5μm~3.0μm程度を塗布した後に、その感光性樹脂膜を第2のフォトマスクを用いる露光、現像及び焼成することにより、図9dに示すように、レジストパターンRbaを形成する。ここで、レジストパターンRbaは、図9dに示すように、第1容量線11ba及び第2容量線11bbとそれぞれ重なる領域の一部、並びにチャネル領域Cとなる領域が露出するように、ソース線、ソース電極19a、第1ドレイン電極19b及び第2ドレイン電極となる領域に形成する。<第1エッチング工程>上記レジスト形成工程で形成されたレジストパターンRbaから露出する金属積層膜19及びその下層の半導体膜13の上層部をウエットエッチングでエッチングすることにより、図10aに示すように、ソース線、下層金属層17aaと上層金属層18aaとからなるソース電極19a、下層金属層17baと上層金属層18baとからなる第1ドレイン電極19b、第2ドレイン電極、及びチャネル領域Cが設けられた半導体膜13cを形成する。<第2エッチング工程>まず、上記第1エッチング工程でソース線、ソース電極19a、第1ドレイン電極19b、第2ドレイン電極及びチャネル領域Cが形成された基板を250°C程度で加熱することにより、図10bに示すように、レジストパターンRbaをリフローして、第1ドレイン電極19b及び第2ドレイン電極から露出する半導体膜13c、並びにチャネル領域Cを覆うように、レジストパターンRbaをレジストパターンRbbに変成する。続いて、レジストパターンRbbから露出する半導体膜13cをウエットエッチングでエッチングすることにより、図10cに示すように、半導体層13dを形成して、TFT5bを形成する。このとき、ソース線、下層金属層17aaと上層金属層18aaとからなるソース電極19a、下層金属層17baと上層金属層18baとからなる第1ドレイン電極19b、及び第2ドレイン電極は、ウエットエッチングによる等方性エッチングにより側方からエッチングされて、図10cに示すように、ソース線、下層金属層17abと上層金属層18abとからなるソース電極19a、下層金属層17bbと上層金属層18bbとからなる第1ドレイン電極19b、及び第2ドレイン電極となる。<層間絶縁膜形成工程>まず、図10dに示すように、上記第2エッチング工程でTFT5bが形成された基板からレジストパターンRbbを剥離して除去する。続いて、レジストパターンRbbが除去された基板全体に、例えば、CVD法により、酸化シリコン膜厚さ1000Å~4000Å程度などを成膜することにより、図11aに示すように、無機絶縁膜20を形成する。なお、無機絶縁膜20としては、酸化シリコン膜が望ましいが、酸化シリコン膜及び窒化シリコン膜の積層膜や窒化シリコン膜などであってもよい。その後、無機絶縁膜20が形成された基板全体に、例えば、スピンコート法により、感光性樹脂膜を塗布することにより、図11bに示すように、有機絶縁膜21を形成する。そして、有機絶縁膜21を第3のフォトマスクを用いる露光、現像及び焼成することにより、図11cに示すように、コンタクトホール21cが設けられた第2層間絶縁膜21aを形成する。さらに、第1層間絶縁膜21aのコンタクトホール21cから露出する無機絶縁膜20をエッチングすることにより、図12aに示すように、第1層間絶縁膜20aを形成して、第1層間絶縁膜20a及び第2層間絶縁膜21aからなる層間絶縁膜22aを形成する。<画素電極形成工程>まず、上記層間絶縁膜形成工程で層間絶縁膜22aが形成された基板全体に、例えば、スパッタリング法により、ITO膜厚さ600Å~2000Å程度などを成膜することにより、図12bに示すように、透明導電膜23を形成する。続いて、透明導電膜23を第4のフォトマスクを用いてパターニングすることにより、図8に示すように、第1画素電極23a及び第2画素電極を形成すると共に、第1画素電極23a及び第2画素電極を半導体層13dに接触させて、第1補助容量6c及び第2補助容量を形成する。以上のようにして、TFT基板30bを製造することができる。以上説明したように、本実施形態のTFT基板30b及びその製造方法によれば、上記実施形態1と同様に、酸化物半導体からなる半導体層13dと酸化物導電体からなる第1画素電極23a及び第2画素電極とが互いに接触しているので、半導体層13dに起因する第1補助容量6c及び第2補助容量の電気容量の変化を抑制することができる。《発明の実施形態3》図13は、本実施形態のTFT基板30cの断面図である。上記実施形態2では、層間絶縁膜を構成する第2層間絶縁膜が無色に形成されたTFT基板30bを例示したが、本実施形態では、層間絶縁膜を構成する第2層間絶縁膜が着色されたカラーフィルターオンアレイ構造のTFT基板30cを例示する。TFT基板30cでは、層間絶縁膜22bの上層側を構成する第2層間絶縁膜21bが赤色、緑色又は青色に着色され、その他の構成が上記実施形態2のTFT基板30bの構成と実質的に同じになっている。TFT基板30cは、上記実施形態2で説明した製造方法の層間絶縁膜形成工程において、赤色、緑色又は青色に着色された感光性樹脂膜を用い、露光及び現像を3色分、繰り返すことにより、製造することができる。なお、TFT基板30cに対向して配置される対向基板では、カラーフィルターの構成が省略されている。以上説明したように、本実施形態のTFT基板30c及びその製造方法によれば、上記各実施形態と同様に、酸化物半導体からなる半導体層13dと酸化物導電体からなる第1画素電極23a及び第2画素電極とが互いに接触しているので、半導体層13dに起因する第1補助容量6c及び第2補助容量の電気容量の変化を抑制することができる。なお、上記各実施形態では、マルチ画素構造を有するTFT基板を例示したが、本発明は、シングル画素構造を有するTFT基板にも適用することができる。また、上記各実施形態では、半導体層として、In-Ga-Zn-O系の酸化物半導体を例示したが、本発明は、例えば、InSiZnO系、InAlZnO系、Sn-Si-Zn-O系、Sn-Al-Zn-O系、Sn-Ga-Zn-O系、Ga-Si-Zn-O系、Ga-Al-Zn-O系、In-Cu-Zn-O系、Sn-Cu-Zn-O系、Zn-O系、In-O系、In-Zn-O系などの酸化物半導体にも適用することができる。また、上記各実施形態では、単層構造を有するゲート線、ゲート電極、第1容量線及び第2容量線を例示したが、ゲート線、ゲート電極、第1容量線及び第2容量線は、積層構造を有するものであってもよい。また、上記各実施形態では、積層構造を有するゲート絶縁膜を例示したが、ゲート絶縁膜は、単層構造を有するものであってもよい。また、上記各実施形態では、レジストパターンをリフローすることにより、4枚のフォトマスクを用いてTFT基板を製造する方法を例示したが、本発明は、感光性樹脂膜をハーフトーン又はグレイトーンで露光してレジストパターンを形成することにより、4枚のフォトマスクを用いてTFT基板を製造する方法にも適用することができる。また、上記各実施形態では、レジストパターンを加熱によりリフローするTFT基板の製造方法を例示したが、本発明は、溶剤処理雰囲気処理、ミスト処理、インクジェットでの局所塗布などによりリフローするTFT基板の製造方法にも適用することができる。また、上記各実施形態では、画素電極に接続されたTFTの電極をドレイン電極としたTFT基板を例示したが、本発明は、画素電極に接続されたTFTの電極をソース電極と呼ぶTFT基板にも適用することができる。