"リフレッシュ動作時に、同時に活性化するセンスアンプ郡を共有するメモリセルアレイを有するメモリブロックを複数設けて構成されるダイナミック型半導体メモリのリフレッシュ制御方法であって、前記複数のメモリブロックにおいて、異なる第1および第2のリフレッシュブロック候補を予め用意し、前記第1または第2のいずれかのメモリブロックに対して前記リフレッシュ動作を行い、前記リフレッシュ動作を、定期的な制御信号を元に生成したリフレッシュ信号に従って行い、前記リフレッシュ信号を、前記定期的な制御信号を第1の分周率で分周した第1のクロック信号に同期して生成し、前記定期的な制御信号を第1の分周率とは異なる第2の分周率で分周した第2のクロック信号により、リフレッシュ動作を開始し、その後、前記第1のクロック信号に従って、全てのメモリセルに対してリフレッシュ動作を逐次行い、全てのメモリセルに対するリフレッシュ動作が終了したら、次の前記第2のクロック信号が与えられるまでリフレッシュ動作を行わないことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。リフレッシュ動作時に、同時に活性化するセンスアンプ郡を共有するメモリセルアレイを有するメモリブロックを複数設けて構成されるダイナミック型半導体メモリのリフレッシュ制御方法であって、前記複数のメモリブロックにおいて、異なる第1および第2のリフレッシュブロック候補を予め用意し、前記第1または第2のいずれかのメモリブロックに対して前記リフレッシュ動作を行い、前記リフレッシュ動作を、定期的な制御信号を元に生成したリフレッシュ信号に従って行い、前記リフレッシュ信号を、前記定期的な制御信号を第1の分周率で分周した第1のクロック信号に同期して生成し、前記第1のクロック信号とは異なる周波数の第2のクロック信号を用意し、該第2のクロック信号により、リフレッシュ動作を開始し、その後、前記定期的な制御信号に従って、全てのメモリセルに対してリフレッシュ動作を逐次行い、全てのメモリセルに対するリフレッシュ動作が終了したら、次の前記第2のクロック信号が与えられるまでリフレッシュ動作を行わないことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。請求項1または請求項2に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、該ダイナミック型半導体メモリに対する外部アクセス動作および前記リフレッシュ動作を同時に行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。請求項1乃至請求項3のいずれか1項に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、該ダイナミック型半導体メモリに対する外部アクセス動作が、予め用意された第1および第2のリフレッシュブロック候補のどちらとも一致しない場合、該第1のリフレッシュブロック候補に対してリフレッシュ動作を行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。図1はダイナミック型半導体メモリの一例を示すブロック図である。図1において、参照符号100はダイナミック型半導体メモリ、101は周辺回路、102はメモリコア、そして、121はメモリブロックを示している。なお、本発明は、例えば、ロジックチップに混載されるDRAM等のSoCメモリに適したものであるが、必ずしもSoCメモリに限定されるものではなく、様々なダイナミック型半導体メモリに対して適用することができる。図1に示されるように、一般的なダイナミック型半導体メモリ100は、メモリコア制御回路および電源回路等の周辺回路101、複数のメモリブロック121で構成されたメモリコア102で構成される。周辺回路101は、半導体メモリ100の外部から入力される制御信号に従って、メモリコア102の動作を制御して外部とのデータの入出力を制御し、或いは、メモリコア102や周辺回路101で必要とされる電源供給の制御を行う。メモリコア102は、複数のメモリブロック121から構成され、例えば、256個のメモリブロック121から構成される。図2は図1に示すダイナミック型半導体メモリにおける1つのメモリブロックの構成例を示す図である。図2に示されるように、1つのメモリブロック121は、センスアンプ1211、並びに、センスアンプ1211に接続される複数のビット線BLおよび複数のワード線WLの各交差個所に設けられた複数のメモリセルMCを有するメモリセルアレイ1212により構成される。センスアンプ1211は、ワード線行選択線WLによって選択されたメモリセルMCのデータをビット線BLを介して増幅して読み出し、また、外部からのデータを書き込み、或いは、メモリセルMCのリフレッシュを行うために設けられている。ダイナミック型半導体メモリ100は、例えば、トランジスタおよびキャパタで構成されるメモリセルMCにおけるキャパシタの電荷の有無でデータを記憶しているため、構造上、キャパシタからの電荷リークが避けられず、一定時間毎に失った電荷の再注入再書き込みを行う必要がある。この一定時間毎の再書き込みが、リフレッシュ動作である。すなわち、ダイナミック型半導体メモリ100では、ワード線WLによって選択されたメモリセルMCのデータを、ビット線BLを介してセンスアンプ1211で増幅することにより、ワード線WLで選択されたメモリセルMCへの再書き込みリフレッシュが行われる。センスアンプ1211は、メモリブロック121内の複数のメモリセルMCに対して共通に配置されている。詳述すると、メモリブロック121内の或る1つのセンスアンプ1211に接続されている複数のメモリセルMCは、ワード線WLによって1つが選択される。つまり、同一ブロック121内において、一度にリフレッシュ動作を行えるメモリセルMCは1つのワード線WLに共通に接続されているメモリセルだけであり、同時に2つ以上のワード線WLを選択してリフレッシュすることはできない。ここで、半導体メモリ100が有するメモリブロック121の総数をMとし、メモリブロック121内のワード線WLの総数をNとすると、半導体メモリ100に含まれる全てのメモリセルMCをリフレッシュするには、M×N回のリフレッシュ動作を行う必要がある。そして、リフレッシュ動作は、どのメモリセルについてもメモリセルのデータ保持時間であるtREFメモリセルのデータ保持時間を超えない時間内に行う必要があるため、tREFの間にM×N回以上の頻度でリフレッシュ動作を続けなければならない。従って、リフレッシュ動作を外部コマンドとして入力して実行させるには、メモリセルのデータ保持時間tREFの間に、M×N回以上の頻度でリフレッシュコマンドを要求することになる。一方、半導体メモリ100の内部で自動的にリフレッシュ処理を行う場合には、外部アクセスブロックとリフレッシュブロックとの衝突を想定し、時分割動作を行う必要がある。図3は図1に示すダイナミック型半導体メモリにおけるリフレッシュ動作の一例を説明するための図であり、時分割動作を説明するためのものである。半導体メモリ100の内部で自動的に行うリフレッシュ内部リフレッシュは、予め設けられたカウンタによって自動生成したリフレッシュアドレスに対して定期的にリフレッシュ動作を行うものであるため、ランダムに与えられる外部アクセスに対してアクセスブロックが衝突することを避けることは困難である。すなわち、図3に示されるように、外部コマンドによりアクセス指定されたメモリブロック121が、半導体メモリ内部で自動的に行う内部リフレッシュのアドレス指定されたメモリブロックと衝突した場合、例えば、そのメモリブロックの内部リフレッシュを遅らせて実行する。従って、外部コマンドによりアクセスされたメモリブロックと内部リフレッシュによるメモリブロックの衝突を予め想定し、図3に示すようなタイミングで時分割動作を行うことになる。ところで、近年、SoCメモリの容量の増大、並びに、サイクル時間の縮小に対する要求は益々高くなって来ている。これに対して、例えば、1回のリフレッシュデータ保持動作でアクセスされるビット数前述したRを大きくすると、アクセス時の消費電流が大きくなり、それに対応する電源設計が困難になる。また、1回のアクセスにより通常アクセスとリフレッシュアクセスを連続して行う方法では、サイクル時間アクセス周期が増大する。このアクセス周期の増大を低減するには、ワード線WLの長さやビット線BLの長さを短くすることが考えられるが、その場合には、全体としてのメモリコア102のサイズ面積が大きくなり、すなわち、製造コストが増大することになってしまう。本発明は、上述した従来技術が有する課題に鑑み、リフレッシュコマンドの要求頻度を下げると共に、時分割動作を必要としないダイナミック型半導体メモリおよびそのリフレッシュ制御方法の提供を目的とする。本発明の第1の形態によれば、リフレッシュ動作時に、同時に活性化するセンスアンプ郡を共有するメモリセルアレイを有するメモリブロックを複数設けて構成されるダイナミック型半導体メモリのリフレッシュ制御方法であって、前記複数のメモリブロックにおいて、異なる第1および第2のリフレッシュブロック候補を予め用意し、前記第1または第2のいずれかのメモリブロックに対して前記リフレッシュ動作を行い、前記リフレッシュ動作を、定期的な制御信号を元に生成したリフレッシュ信号に従って行い、前記リフレッシュ信号を、前記定期的な制御信号を第1の分周率で分周した第1のクロック信号に同期して生成し、前記定期的な制御信号を第1の分周率とは異なる第2の分周率で分周した第2のクロック信号により、リフレッシュ動作を開始し、その後、前記第1のクロック信号に従って、全てのメモリセルに対してリフレッシュ動作を逐次行い、全てのメモリセルに対するリフレッシュ動作が終了したら、次の前記第2のクロック信号が与えられるまでリフレッシュ動作を行わないことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法が提供される。本発明の第2の形態によれば、リフレッシュ動作時に、同時に活性化するセンスアンプ郡を共有するメモリセルアレイを有するメモリブロックを複数設けて構成されるダイナミック型半導体メモリのリフレッシュ制御方法であって、前記複数のメモリブロックにおいて、異なる第1および第2のリフレッシュブロック候補を予め用意し、前記第1または第2のいずれかのメモリブロックに対して前記リフレッシュ動作を行い、前記リフレッシュ動作を、定期的な制御信号を元に生成したリフレッシュ信号に従って行い、前記リフレッシュ信号を、前記定期的な制御信号を第1の分周率で分周した第1のクロック信号に同期して生成し、前記第1のクロック信号とは異なる周波数の第2のクロック信号を用意し、該第2のクロック信号により、リフレッシュ動作を開始し、その後、前記定期的な制御信号に従って、全てのメモリセルに対してリフレッシュ動作を逐次行い、全てのメモリセルに対するリフレッシュ動作が終了したら、次の前記第2のクロック信号が与えられるまでリフレッシュ動作を行わないことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法が提供される。本発明によれば、外部アクセスブロックとリフレッシュブロックが可能な限り衝突しないように、リフレッシュブロックを制御し、外部アクセスとリフレッシュを同時に行うことによって、リフレッシュ動作を時分割で行う場合のようなサイクル時間の増大を防止することができる。また、どうしても衝突なしではリフレッシュ動作が行えない一部のメモリブロックに対しては、そのメモリブロックだけにリフレッシュコマンドを与えてリフレッシュ動作を行い、全てのメモリブロックのリフレッシュに対してリフレッシュコマンドを与える必要があった従来に比べて、コマンド入力の頻度を大幅に低減することができる。本発明によれば、リフレッシュコマンドの要求頻度を下げると共に、時分割動作を必要としないダイナミック型半導体メモリおよびそのリフレッシュ制御方法を提供することができる。以下、本発明に係るダイナミック型半導体メモリおよびそのリフレッシュ制御方法の実施例を、添付図面を参照して詳述する。図4は本発明に係るダイナミック型半導体メモリの第1実施例における要部を示すブロック図である。図4aおよび図4bにおいて、参照符号11は第1の分周器、12は第2の分周器、21は第1のリフレッシュカウンタ、そして、22は第2のリフレッシュカウンタを示している。図4aに示されるように、半導体集積メモリ100には、システムクロック信号CLK例えば、100MHzが供給されているが、このシステムクロック信号CLKを第1の分周器11で分周例えば、2分周して第1のクロック信号CLK1例えば、50MHzを生成し、且つ、第1の分周器11の出力信号CLK1をさらに第2の分周器12で分周例えば、104分周して第2のクロック信号CLK2例えば、5KHzを生成する。ここで、第2のクロック信号CLK2は、システムクロック信号CLKを直接分周して生成することもできる。また、システムクロック信号CLKが100MHz、第1のクロック信号CLK1が50MHz、そして、第2のクロック信号CLK2が5KHzとするのは単なる例であり、様々に変化し得る。また、分周器ではなく、PLLPhaseLockedLoop回路等を利用して任意の周波数のクロック信号を生成することもでき、さらに、例えば、第2のクロック信号CLK2を単独に外部から与えることも可能である。ただし、システムクロック信号CLKの周期P0、第1のクロック信号CLK1の周期P1および第2のクロック信号CLK2の周期P2の間には、少なくとも、P0≦P1≦P2の関係が成立している。図4bにおいて、参照符号R1およびR2は、それぞれ内部リフレッシュ候補アドレス第1および第2のリフレッシュブロック候補を示し、これらの内部リフレッシュ候補アドレスR1およびR2は、それぞれ第1のリフレッシュカウンタ21および第2のリフレッシュカウンタ22から出力される。第1のリフレッシュカウンタ21および第2のリフレッシュカウンタ22には、それぞれカウント信号CNT1およびCNT2、並びに、共通に利用されるリセット信号RSTが入力される。内部リフレッシュ候補アドレスR1およびR2は、それぞれワード線WLのアドアレスワード線アドレスおよびブロック121のアドレスブロックアドレスにより構成される。ここで、ブロックアドレスとは、ダイナミック型半導体集積メモリ中の複数メモリブロックの1つを選択するアドレス信号を示し、例えば、メモリブロック0~255の256個のメモリブロック内の任意の1つのメモリブロックを選択するアドレス信号を示し、また、ワード線アドレスとは、例えば、1つのメモリブロック中の複数のワード線1つを選択するアドレス信号、例えば、1つのメモリブロック121に含まれるワード線0~15の16本のワード線中の任意の1本のワード線を選択するアドレス信号を示している。なお、内部リフレッシュ候補アドレスR1としては、例えば、メモリブロック0またはワード線0を指定するLSBLeastSignificantBit:最下位ビットを初期値とし、また、内部リフレッシュ候補アドレスR2としては、例えば、メモリブロック255またはワード線15を指定するMSBMostSignificantBit:最上位ビットを初期値として設定するようになっている。図5は本発明に係るダイナミック型半導体メモリの一実施例におけるリフレッシュカウンタを示すブロック図であり、図6は図5に示す本発明に係るリフレッシュカウンタにおけるカウンタ部の一例を示すブロック図である。図5に示されるように、第1のリフレッシュカウンタ21は、第1のカウント信号CNT1およびリセット信号RSTが入力されたカウンタ210を備え、また、第2のリフレッシュカウンタ22は、第2のカウント信号CNT2およびリセット信号RSTが入力されたカウンタ220、並びに、カウンタ220の出力を受け取って補数変換する補数変換回路221を備える。図6に示されるように、カウンタ210220は、ワード線WLのアドレスをカウントするためのカウント信号CNT1CNT2およびリセット信号RSTが入力されたワード線アドレスカウンタ32、並びに、ワード線アドレスカウンタ32からのキャリー信号およびリセット信号RSTが入力されたブロックアドレスカウンタ31を備える。ワード線アドレスカウンタ32は、リセット信号RSTが与えられるとワード線の内部リフレッシュ候補アドレスR[WL]を、例えば、LSB最下位ビットのアドレス:全て0にリセットされ、カウント信号CNT1が与えられると、ワード線の内部リフレッシュ候補アドレスR[WL]を順次カウントアップする。ワード線アドレスカウンタ32は、ワード線の内部リフレッシュ候補アドレスR[WL]だけでなく、キャリー信号桁上げ信号Cも出力する。このキャリー信号Cは、ワード線の内部リフレッシュ候補アドレスR[WL]が順次カウントアップされて、MSB最上位のアドレス:全て1からLSBに復帰するときに出力され、このキャリー信号Cはブロックアドレスカウンタ31に供給される。ブロックアドレスカウンタ31は、ワード線アドレスカウンタ32からのキャリー信号Cをカウントし、ブロックメモリの内部リフレッシュ候補アドレスR[Block]を出力する。ここで、リセット信号RSTは、ブロックアドレスカウンタ31およびワード線アドレスカウンタ32の両方に入力されるが、カウント信号CNT1CNT2は、ワード線アドレスカウンタ32のカウント端子に対してのみ入力される。図5に示されるように、第1のリフレッシュカウンタ21は、図6に示すカウンタ210をそのまま適用し、リセット信号RSTおよび第1のカウント信号CNT1をカウンタ210に入力して、ワード線の内部リフレッシュ候補アドレスR[WL]およびブロックメモリの内部リフレッシュ候補アドレスR[Block]を内部リフレッシュ候補アドレスR1として出力する。また、第2のリフレッシュカウンタ22は、図6に示すカウンタ210および補数変換回路221で構成され、リセット信号RSTおよび第2のカウント信号CNT2をカウンタ210に入力し、そのカウンタ210の出力信号を補数変換して、ワード線の内部リフレッシュ候補アドレスR[WL]およびブロックメモリの内部リフレッシュ候補アドレスR[Block]を内部リフレッシュ候補アドレスR2として出力する。ここで、補数変換回路221は、例えば、4ビットの信号の場合、カウンタ210の出力信号が0000の場合は1111を出力し、1000の場合は0111を出力し、そして、0100の場合は1011を出力する。図7は本発明に係るダイナミック型半導体メモリのリフレッシュ制御方法の一例を説明するためのフローチャート図であり、図8および図9は本発明に係るダイナミック型半導体メモリのリフレッシュ制御方法の一例を説明するためのタイミング図である。なお、図7~図9に示す例は、説明を簡略化するために、4つのメモリブロック121メモリブロック0~3:2ビット00~11でメモリコア102を構成し、また、4本のワード線WLワード線0~3:2ビット00~11で1つのメモリブロック121を構成した場合を示している。また、図8および図9は、第2のクロック信号CLK2の1周期における各信号波形のタイミングを示すものであり、図8中のαが図9中のαに繋がり、また、図9中のβが図8中のβに繋がる。ここで、図8に示されるように、第1の内部リフレッシュ候補アドレスR1の初期状態は、第1のブロックメモリの内部リフレッシュ候補アドレスR1[Block]が0最下位ビット00で、且つ、第1のワード線の内部リフレッシュ候補アドレスR1[WL]が0最下位ビット00となっており、また、第2の内部リフレッシュ候補アドレスR2の初期状態は、第2のブロックメモリの内部リフレッシュ候補アドレスR2[Block]が3最上位ビット11で、且つ、第2のワード線の内部リフレッシュ候補アドレスR2[WL]が3最上位ビット11となっている。まず、図7および図8に示されるように、本発明に係るダイナミック型半導体メモリのリフレッシュ制御処理が開始すると、まず、ステップST1において、最も周期の長い第2のクロック信号CLK2例えば、周波数が5KHzのクロックの立ち上がりエッジを待ち、その第2のクロック信号CLK2の立ち上がりエッジが来たら第1のクロック信号例えば、周波数が50MHzのクロックCLK1に同期してリフレッシュ動作を開始する。なお、リフレッシュ動作は、例えば、定期的な第1のクロック信号CLK1を元に生成したリフレッシュ信号に従って行われる。このリフレッシュ動作は、ステップST2に示されるように、第1のクロック信号CLK1毎に、外部からアクセスされたブロックのアドレス外部アクセスアドレスで指定されたメモリブロックおよび第1のリフレッシュを行うメモリブロックのアドレス第1の内部リフレッシュ候補アドレスで指定されたメモリブロックR1を比較する。ステップST2において、外部アクセスアドレスがR1に一致しないと判定されると、ステップST3に進む。具体的に、図8に示されるように、外部アクセスアドレスで指定されたメモリブロックがブロック3→2→1→0→0→1→...と変化するとき、R1[Block]はブロック0→0→0→0→0→0→...となるため、外部アクセスアドレスで指定されたメモリブロックがブロック3→2→1となる範囲図8中のAA1では、R1[Block]のブロック0→0→0とは一致しないので、ステップST3に進む。ステップST3では、R1で指定されたメモリブロックブロック0をリフレッシュし、さらに、ステップST4に進んで、R1をカウントアップしてステップST5に進む。すなわち、図8の例では、最初の外部アクセスブロックは3で、これはR1[Block]=0とは異なるためステップST2のNo、外部アクセスアドレスに対するアクセスと同時にR1に対してリフレッシュ動作が行われステップST3、その後、R1[WL]がカウントアップ0→1:ステップST4される。また、次のクロックタイミングでは第1のクロック信号CLK1が与えられないため、外部アクセスアドレスに対するアクセス動作のみが行われ、R1およびR2のアドレスはそのまま維持される。さらに、図8に示されるように、次のクロックタイミングでは第1のクロック信号CLK1が与えられているため、外部アクセスブロック=1とR1[Block]=0が比較されステップST2、異なるためステップST2のNo、前回のリフレッシュ動作と同様に外部アクセスアドレスに対するアクセスと同時に、R1に対してリフレッシュ動作が行われステップST3、その後、R1[WL]がカウントアップ1→2:ステップST4される。そして、次のクロックタイミングでは第1のクロック信号CLK1が与えられないため、外部アクセスアドレスに対するアクセス動作のみが行われ、R1およびR2のアドレスはそのまま維持される。さらに、次のクロックタイミングでは第1のクロック信号CLK1が与えられているため、外部アクセスブロック=0とR1=0が比較されステップST2、一致するためステップST2のYes、外部アクセスアドレスに対するアクセスと同時にR2に対してリフレッシュ動作が行われステップST10、その後、R2[WL]ワード線の内部リフレッシュ候補アドレスがカウントアップカウントダウン:3→2:ステップST11される。以降このような動作を繰り返して、R1がR2に一致するまで繰り返すステップST5およびST12。ステップST5では、R1がR2に一致するかどうかを判定し、R1がR2に一致しないNoと判定されると、ステップST2に戻る。ここで、第1の内部リフレッシュ候補アドレスR1は、例えば、第1のワード線の内部リフレッシュ候補アドレスR1[WL]が最下位ビット00からステップST4で順次カウントアップされて最上位ビット11になり、さらにカウントアップされて最下位ビット00に復帰するとき、キャリー信号図6中の符号C参照が出力されて、第1のブロックメモリの内部リフレッシュ候補アドレスR1[Block]が最下位ビット00から01にカウントアップメモリブロック0→1される。このカウントアップされたR1[Block]第1の内部リフレッシュ候補アドレスR1のブロックメモリの内部リフレッシュ候補アドレスが、例えば、初期状態で最上位ビット11に設定されたR2[Block]第2の内部リフレッシュ候補アドレスR2のブロックメモリの内部リフレッシュ候補アドレスに一致した場合には、ステップST5において、R1がR2に一致するYesと判定されて、ステップST6に進む。ここで、図9に示されるように、R1をカウントアップしたことによりR2のブロックと一致するとステップST5のYes、以降はR2のアドレスのみをリフレッシュ候補とするステップST6~ST9。従って、例えば、外部アクセスアドレスで指定されたメモリブロックがブロック2となる範囲図9中のAA3では、R2[Block]=2が一致するためステップST6のYes、アクセスブロックを優先しリフレッシュ動作は行わない図9中のBB1。このように、全てのメモリブロックの全てのワード線全WLに対してリフレッシュが完了したらステップST9のYes、R1およびR2をリセット図9中のRSTして、次の第2のクロック信号CLK2が与えられるまでリフレッシュを休止する。すなわち、ステップST6では、第1のクロック信号CLK1毎に、外部アクセスアドレスおよびR2を比較する。ステップST6において、外部アクセスアドレスがR2に一致するYesと判定されると、リフレッシュ動作を行わずに次のリフレッシュタイミングを待ち、そして、外部アクセスアドレスがR2に一致しない不一致:Noと判定されると、ステップST7に進む。ステップST7では、R2で指定されたメモリブロックブロック3をリフレッシュし、さらに、ステップST8に進んで、R2をカウントアップ例えば、R2の初期状態が最上位ビットの場合には、カウントダウンしてステップST9に進む。ステップST9では、現メモリブロックの全てのワード線WLをリフレッシュしたかどうかを判定し、現メモリブロックの全てのワード線WLのリフレッシュを完了していないNoと判定されると、ステップST6~ST9の処理を繰り返し、また、現メモリブロックの全てのワード線WLのリフレッシュを完了したYesと判定されると、ステップST17に進む。一方、ステップST2において、第1のクロック信号CLK1毎に行う判定で、外部アクセスアドレスがR1に一致すると判定されると、ステップST10に進み、R2で指定されたメモリブロックをリフレッシュし、さらに、ステップST11に進んで、R2をカウントアップカウントダウンしてステップST12に進む。すなわち、図8を参照して説明したように、外部アクセスアドレスで指定されたメモリブロックがブロック3→2→1→0→0→1→...と変化するとき、R1[Block]はブロック0→0→0→0→0→0→...となるため、外部アクセスアドレスで指定されたメモリブロックがブロック3→2→1となる範囲図8中のAA1では、R1[Block]のブロック0→0→0とは一致しない。しかしながら、外部アクセスアドレスで指定されたメモリブロックがブロック→0→0となる範囲図8中のAA2では、R1[Block]のブロック→0→0と一致するため、このブロック0のリフレッシュを行わずに、R2で指定されたメモリブロックをリフレッシュする。すなわち、図8に示されるように、R2[Block]はブロック3→3→3→3→3→3→...となっているため、外部アクセスアドレスで指定されたメモリブロック0とは異なるメモリブロック3をリフレッシュすることになる。ここで、前述したように、R1第1の内部リフレッシュ候補アドレスの初期状態は、R1[Block]第1のブロックメモリの内部リフレッシュ候補アドレスが0最下位ビット00で、且つ、R1[WL]第1のワード線の内部リフレッシュ候補アドレスが0最下位ビット00となっており、また、R2第2の内部リフレッシュ候補アドレスの初期状態は、R2[Block]第2のブロックメモリの内部リフレッシュ候補アドレスが3最上位ビット11で、且つ、R2[WL]第2のワード線の内部リフレッシュ候補アドレスが3最上位ビット11となっているため、外部アクセスアドレスがR1に一致する場合には、必ず外部アクセスアドレスはR2に一致しないことになり、そのR2で指定されたメモリブロックをリフレッシュすることになる。なお、上述したステップST10~ST12の処理および後述するステップST13~ST16の処理は、前述したステップST3~ST5の処理およびステップST6~ST9においてR1とR2とを入れ換えたものに相当する。ステップST12では、R1がR2に一致するかどうかを判定し、一致しないと判定されると、ステップST2に戻って同様の処理を繰り返し、一致すると判定されると、ステップST13に進む。ここで、R2は、例えば、R2[WL]が最上位ビット11からステップST11で順次カウントアップカウントダウンし、また、R2[WL]が最下位ビット00からカウントダウンして最上位ビット11に復帰するとき、キャリー信号が出力されて、R2[Block]が最上位ビット11メモリブロック3からカウントダウンされる。このカウントダウンされたR2[Block]が、例えば、初期状態で最下位ビット00に設定されたR1のブロックメモリの内部リフレッシュ候補アドレスR1[Block]に一致した場合には、ステップST12において、R1がR2に一致すると判定されて、ステップST13に進む。ステップST13では、第1のクロック信号CLK1毎に、外部アクセスアドレスおよびR1を比較する。ステップST13において、外部アクセスアドレスがR1に一致すると判定されると、ステップST13の処理を繰り返し、外部アクセスアドレスがR1に一致しないと判定されると、ステップST14に進む。ステップST14では、R1で指定されたメモリブロックをリフレッシュし、さらに、ステップST15に進んで、R1をカウントアップしてステップST16に進む。ステップST16では、現メモリブロックの全てのワード線WLをリフレッシュしたかどうかを判定し、現メモリブロックの全てのワード線WLのリフレッシュを完了するまで、ステップST13~ST16の処理を繰り返し、また、現メモリブロックの全てのワード線WLのリフレッシュを完了したと判定されると、ステップST17に進む。ステップST17では、第1のリフレッシュカウンタ21および第2のリフレッシュカウンタ22をリセットして、次の第2のクロック信号CLK2が与えるまで待機する。すなわち、R1R1[Block]およびR1[WL]、並びに、R2R2[Block]およびR2[WL]を、初期状態にリセットする。以上の説明から分かるように、リフレッシュ動作自体は第1のクロック信号CLK1に同期しているが、一連の動作が終了すれば、次の第2のクロック信号CLK2が与えられるまでリフレッシュ動作は休止される。すなわち、一連のリフレッシュ動作は、第2のクロック信号CLK2の周期で繰り返されることになる。前述したように、図7~図9に示す例では、説明を簡略化するために、メモリブロックの数が4で、各メモリブロック内のワード線WLの数が4の場合を説明したが、例えば、メモリブロック数は256で、各メモリブロック内のワード線数は16といった必要とするダイナミック型半導体メモリの仕様に応じて様々な構成とすることができるのはいうまでもない。図10は本発明に係るダイナミック型半導体メモリの一実施例におけるリフレッシュアドレスの生成を説明するための図であり、第1および第2のカウント信号CNT1およびCNT2の生成、並びに、第1および第2の内部リフレッシュ候補アドレスR1およびR2の選択を実現するための構成例を示すものである。比較器41は、入力された外部アクセスブロックアドレスとR1のブロックメモリの内部リフレッシュ候補アドレスR1[Block]を第1のクロック信号CLK1に同期して比較し、比較結果として、一致信号HITおよび不一致信号MISSを出力する。一致信号HITおよび不一致信号MISSは、それぞれ第1のカウント信号CNT1および第2のカウント信号CNT2として、R1およびR2のカウント信号として使用する。なお、比較器41には、第2のクロック信号CLK2およびリセット信号RSTが入力されているが、リセット信号RSTは、図4bおよび図5を参照して説明した第1のリフレッシュカウンタ21および第2のリフレッシュカウンタ22に入力されるリセット信号と同一の信号であり、第2のクロック信号CLK2が与えられてから第1のクロック信号CLK1に同期して比較動作を行い、リセット信号RSTが与えられたら、次の第2のクロック信号CLK2が与えられるまで待機状態比較動作を行わないことになる。なお、このような制御を行わないで常に第1のクロック信号CLK1に同期して比較動作を行ってもよいが、リフレッシュ動作に関係しない比較動作も行うことになる。セレクタ42は、一致信号HIT、および/または、不一致信号MISSの状態により、R1またはR2のどちらを出力するか選択する。具体的に、図7~図9を参照して説明した例では、比較器41で一致HITの判定がなされるとR2を選択し、また、比較器41で不一致MISSの判定がなされるとR1を選択し、リフレッシュアドレスとして出力する。ところで、以上の動作において、例えば、常に同一のメモリブロックに外部アクセスが集中した場合が問題になるが、図7~図9を参照して説明した例では、常にメモリブロック0に外部アクセスが入りつづけた場合を考える。初めのうちは、R2を利用して外部アクセスとリフレッシュを並行して行うが、R2がカウントを続けてメモリブロック1のリフレッシュを完了すると、第1および第2の内部リフレッシュ候補アドレスR1およびR2が共にメモリブロック0を示すようになり、これ以降リフレッシュ動作が一切できなくなる外部アクセスがメモリブロック0に入り続けるため。これに対する解決策としては、大きく2種類ある。その1つは、半導体メモリ側からビジー信号Busyを出力し、ビジー信号が出力されている間は外部アクセスを受け付けないようにすることでリフレッシュ動作を優先的に行うようにするものである。また、他の一つは、定期的なリフレッシュコマンド入力を半導体メモリの仕様として規定しておき、リフレッシュコマンド入力時にリフレッシュ動作を優先的に行うようにする。これにより、たとえ外部アクセスが継続して同一のメモリブロックに対して集中するような場合でも、全てのメモリセルに対するリフレッシュ処理を行うことが可能になる。図11は本発明に係るダイナミック型半導体メモリの一実施例において、特定のメモリブロックにアクセスが集中する場合を説明するためのタイミング図である。図11を参照して、上述した外部アクセスが継続して同一のメモリブロックに対して集中する場合を、さらに詳しく説明する。図11において、CLK=CLK1分周数=1、メモリブロック数=M、各メモリブロック中のワード線WLの数=N、LSB最下位ビット=0、MSB最上位ビット=M×N-1と仮定する。図11において、外部アクセスがアドレス0=LSBに集中するとLSB00はブロック0に相当するため、リフレッシュ動作が始まるとアドレス比較判定時は必ずR1第1の内部リフレッシュ候補アドレスにHIT一致するため、R2第2の内部リフレッシュ候補アドレスのアドレスを利用しながらリフレッシュ動作が進む。すなわち、R2によりMSBから順にMSB-1,MSB-2...とリフレッシュして行き、Nまでは外部アクセスとリフレッシュが同時進行で進む。しかしながら、R2=Nのリフレッシュが終了すると、R2のブロックアドレスがブロック0を示すため、これ以降外部アクセスアドレスとの比較がHITするため、リフレッシュ動作が保留され続けることになる。ここで、図11においては、タイミングTT0までに、ブロック0以外のメモリブロックのリフレッシュ処理は完了している。そこで、最終的に残ったリフレッシュ未ブロックブロック0を確実にリフレッシュするために、期間AにリフレッシュコマンドRefを外部から与えることで対応する場合を示している。図11に示す例では、1つのメモリブロック中のワード線WLの数はNであるため、次のCLK2のタイミングが来るまでの期間Aの間にN回のリフレッシュコマンドRefが与えられれば全てのメモリセルに対してリフレッシュ動作を行うことができる。ここで、期間Aの時間は、CLKの周期をtCYとし、且つ、CLK2の周期をtCY2とすると、tCY2-tCY×M-N×N=tRとするとなる。従って、例えば、平均tR/N=tCY2/N-tCY×M-Nの間隔でリフレッシュコマンドRefを与えればよいことが分かる。次に、期間Aの後は、外部アクセスがMSB=M×N-1に集中する場合を考える。外部アクセスがMSBに集中すると、MSBはブロックM-1に相当するため、リフレッシュ動作が始まると、アドレス比較判定時は必ずR1とは異なるMISSするため、R1のアドレスを利用しながらリフレッシュ動作が進む。すなわち、R1によりLSBから順に0,1,2,...とリフレッシュし、M-1×N-1までは、外部アクセスとリフレッシュが同時進行で進む。しかしながら、R1=M-1×N-1のリフレッシュが終了すると、R1のブロックアドレスがブロックM-1を示し、これ以降外部アクセスアドレスとの比較がHITすることになってリフレッシュ動作が保留され続ける。上述したのと同様に、最終的に残ったリフレッシュ未ブロックを確実にリフレッシュするために、この期間BにリフレッシュコマンドRefを外部から与える。すなわち、次のCLK2タイミングが来るまでの期間Bの間にN回のリフレッシュコマンドRefが与えられれば全てのメモリセルに対してリフレッシュ動作を行うことができる。ここで、MSBが属するブロックのリフレッシュ間隔に注目すると、このブロックではリフレッシュ間隔が2×tCY2となっていることが分かる。この2×tCY2の時間がメモリセルのデータ保持時間tREFよりも小さくてはならないので、tCY2≦tREF/2を満たす必要がある。従って、tREF/2-tCY×M-1×Nの時間内にN回のリフレッシュコマンドRefを投入すればメモリセルのデータを保持し続けられることが分かる。すなわち、任意のXについてX回目のリフレッシュコマンドとXN回目のリフレッシュの時間間隔は、tREF/2-tCY×M-1×N時間以内であることが必要である。上述した第1実施例において、第2のクロック信号CLK2は、システムクロック信号CLKから分周して生成した信号として説明したが、CLKは適用されるシステムによって周波数が異なり、また、CLK2の周期はメモリセルのデータ保持時間を考慮して設定する必要があるため、CLKの周期によってCLK2の周期が変動するのは不都合な場合がある。このような場合、図12および図13に示される第2および第3実施例のように、CLK2はCLKとは違うクロックを利用して生成することができる。図12は本発明に係るダイナミック型半導体メモリの第2実施例における要部を示すブロック図であり、図13は本発明に係るダイナミック型半導体メモリの第3実施例における要部を示すブロック図である。図12に示されるように、本第2実施例のダイナミック型半導体メモリは、第1のクロック信号CLK1を、システムクロック信号CLKを分周器511で分周することにより生成し、また、第2のクロック信号CLK2を、時計クロックTCLKを分周器512で分周することにより生成する。なお、時計クロックTCLKは、本発明のダイナミック型半導体メモリが適用される装置、例えば、携帯電話機等の情報端末で一般的に仕様されるものであり、その時計クロックTCLKを転用して第2のクロック信号CLK2を生成するようになっている。図13に示されるように、本第3実施例のダイナミック型半導体メモリは、第1のクロック信号CLK1を、システムクロック信号CLKを分周器511で分周することにより生成し、また、第2のクロック信号CLK2を、発振器513により直接生成する。なお、発振器513としては、例えば、奇数段のインバータによるリングオシレータとして構成することができる。ところで、図11では、最終的に残った未リフレッシュブロックを確実にリフレッシュするため、半導体メモリを利用するシステムに対してリフレッシュコマンドRefを挿入する例を説明したが、例えば、半導体メモリ側から、tR/N=tCY2/N-tCY×M-Nの間隔に、以下の周期でビジーBusy信号を出力し、このBusy信号が出力されている場合には、外部アクセスを受け付けずに内部リフレッシュ動作を優先して行うように構成することもできる。また、R1とR2が同一ブロックを示してから、全てのメモリセルがリフレッシュ完了するまでBusy信号を出力して制御するように構成してもよい。この場合、Busy信号はN回連続で出力される。さらに、未リフレッシュメモリセルが残っている状態で次のCLK2が与えられたことを受けて、全てのメモリセルがリフレッシュを完了するまでBusy信号を出し続けるように構成することもできる。この場合、未リフレッシュアドレスは最大N個であるため、Busy信号は最大N回連続して出力されるが、外部アクセスアドレスに偏りがなくてランダムな場合、次のCLK2が与えられるまで未リフレッシュアドレスが残る確率は非常に低いため、Busyを殆ど出力することなくアクセス効率を向上させることが期待できる。ただし、本方式では、次のCLK2が与えられてから未リフレッシュブロックをリフレッシュするため、CLK2の周期をtCY2≦tREF/2-tCY1×Nと設定する必要がある。ここで、外部アクセスアドレスに偏りがなくてランダムな場合において、次のCLK2が与えられるまで未リフレッシュアドレスが残る確率を求める。具体的に、例えばM=128、N=32、tREF=200μsec、tCY=tCY1=10nsとすると、A期間は、tREF/2-tCY×M-1×Nより、160μsecとなり、この期間Aのアクセス回数は16000回となる。期間Aに未リフレッシュアドレスをリフレッシュしきれない場合は、未リフレッシュブロック=1ブロック以外へのアクセスが0~N-1回の場合である。具体的に、例えば、0回である確率は、COMBIN{160000}×^16000×^01回である確率は、COMBIN{160001}×^15999×^12回である確率は、COMBIN{160002}×^15998×^23回である確率は、COMBIN{160003}×^15997×^331回である確率は、COMBIN{1600031}×^15969×^31以上の、合計が未リフレッシュアドレスをリフレッシュしきれない確率となるが、計算するとほぼ0となる。すなわち、外部アクセスアドレスに偏りがなくランダムな場合には、期間A期間Bの間に未リフレッシュアドレスに対してリフレッシュ動作が行われない確率はほぼ0になる。従って、未リフレッシュメモリセルが残っている状態で次のCLK2が与えられたことを受けて、全てのメモリセルがリフレッシュ完了するまでBusy信号を出しつづける方式を取った場合、上記の計算により、Busy信号が実際に出力される確率はほぼ0であることが分かる。"