"入力信号を受信クロック信号の立ち上がりエッジ及び立ち下がりエッジでサンプリングするAD変換器と、前記AD変換器においてサンプリングされた前記入力信号の値と、前記AD変換器において前記受信クロック信号の半周期前にサンプリングされた前記入力信号の値との差分の絶対値を算出して出力する第1減算器と、前記第1減算器の前記半周期前の出力から前記第1減算器の出力を減算する第2減算器と、前記第2減算器の出力を前記半周期毎に符号反転して出力する反転器と、を備える位相比較器。入力信号を受信クロック信号の立ち上がりエッジ又は立ち下がりエッジで所定の順にサンプリングする複数のAD変換器と、前記入力信号をサンプリングするタイミングが前記受信クロック信号の半周期異なる2つの前記AD変換器の出力の差分の絶対値をそれぞれ算出する複数の第1減算器と、前記受信クロック信号のいずれかのエッジと半周期後のエッジとでサンプリングする2つのAD変換器の出力の差分の絶対値を算出する前記第1減算器の出力と、前記半周期後のエッジとそのさらに半周期後のエッジとでサンプリングする2つのAD変換器の出力の差分の絶対値を算出する他の前記第1減算器の出力との差分を算出する複数の第2減算器と、前記複数の第2減算器の出力を順に切り替えて出力するマルチプレクサと、を備える位相比較器。前記複数の第2減算器の出力をそれぞれ加算する複数の加算器を更に備え、前記マルチプレクサは、前記複数の第2減算器の出力に代えて、前記複数の加算器の出力を順に切り替えて出力するか、あるいは、前記加算器は、前記マルチプレクサを使用することなく前記複数の第2減算器の出力を全て加算した結果を出力する、請求項2に記載の位相比較器。請求項1又は2に記載の位相比較器と、前記受信クロック信号を出力する発振器と、送信光源の周波数と受信光源の周波数との間の周波数のオフセットを検出する周波数オフセット補償部と、を備え、前記発振器は、前記位相比較器の出力と前記周波数オフセット補償部により検出された周波数のオフセットとに基づいて、受信クロック信号の位相を調整して出力する、デジタルコヒーレント受信器。受信クロック信号がハイ状態である間における入力信号の変化量を算出するハイレベル変化量算出ステップと、前記受信クロック信号がロー状態である間における前記入力信号の変化量を算出するローレベル変化量算出ステップと、前記ハイレベル変化量算出ステップにおいて算出された前記入力信号の変化量と、前記ローレベル変化量算出ステップにおいて算出された前記入力信号の変化量との差分を算出する変化点検出ステップと、前記変化点検出ステップにおいて算出された前記差分をフェーズエラーとして出力するフェーズエラー出力ステップと、を備える位相比較方法。上記文献に記載されたBPSK/QPSKタイミングエラー検出方法は、いずれもクロックのタイミングエラーの算出に乗算を用いている。このため、実時間で高速動作させようとすると回路規模が大きくなり、それに伴って消費電力が大きくなってしまうという問題があった。また、デジタルコヒーレント用途として使用する場合には、送受信光源間の周波数オフセットにより、復調後の受信信号の振幅が時間的に変化するため位相比較特性が影響を受けるといった問題があった。そこで本発明は、このような問題点を解決するためになされたものであって、乗算器をなくすことで、高速演算を可能とし、回路規模の縮小と消費電力の削減に有利な位相比較器及び位相比較方法を提供すること、並びに、送受信光源間の周波数オフセット耐性を有するデジタルコヒーレント受信器を提供することを目的とする。上記課題を解決するため、本発明の位相比較器は、入力信号を受信クロック信号の立ち上がりエッジ及び立ち下がりエッジでサンプリングするAD変換器と、AD変換器においてサンプリングされた入力信号の値と、AD変換器において受信クロック信号の半周期前にサンプリングされた入力信号の値との差分の絶対値を算出して出力する第1減算器と、第1減算器の半周期前の出力から第1減算器の出力を減算する第2減算器と、第2減算器の出力を半周期毎に符号反転して出力する反転器と、を備えることを特徴とする。本発明によれば、AD変換器においてサンプリングされた入力信号の値と、AD変換器において受信クロック信号の周期Tの半周期T/2前にサンプリングされた入力信号の値との差分の絶対値を算出して出力する第1減算器と、第1減算器の半周期T/2前の出力から第1減算器の出力を減算する第2減算器と、第2減算器の出力を半周期毎に符号反転する反転器と、を備え、反転器の出力を理想状態からの位相誤差クロックタイミングオフセット値に対応するフェーズエラー信号とすることで、乗算を行うことなく加減算のみでフェーズエラー信号を算出することが可能となる。その結果、演算処理が高速化され高ビットレート動作が可能となり、回路規模及び消費電力を抑えることも可能となる。また、本発明の位相比較器は、入力信号を受信クロック信号の立ち上がりエッジ又は立ち下がりエッジで所定の順にサンプリングする複数のAD変換器と、入力信号をサンプリングするタイミングが受信クロック信号の半周期異なる2つのAD変換器の出力の差分の絶対値をそれぞれ算出する複数の第1減算器と、受信クロック信号のいずれかのエッジと半周期後のエッジとでサンプリングする2つのAD変換器の出力の差分の絶対値を算出する第1減算器の出力と、半周期後のエッジとそのさらに半周期後のエッジとでサンプリングする2つのAD変換器の出力の差分の絶対値を算出する他の第1減算器の出力との差分を算出する複数の第2減算器と、複数の第2減算器の出力を順に切り替えて出力するマルチプレクサと、を備えることを特徴とする。本発明によれば、入力信号を受信クロック信号の立ち上がりエッジ又は立ち下がりエッジで所定の順にサンプリングする複数のAD変換器と、入力信号をサンプリングするタイミングが受信クロック信号の半周期異なる2つのAD変換器の出力の差分の絶対値をそれぞれ算出する複数の第1減算器と、受信クロック信号のいずれかのエッジと半周期後のエッジとでサンプリングする2つのAD変換器の出力の差分の絶対値を算出する第1減算器の出力と、半周期後のエッジとそのさらに半周期後のエッジとでサンプリングする2つのAD変換器の出力の差分の絶対値を算出する他の第1減算器の出力との差分を算出する複数の第2減算器と、複数の第2減算器の出力を順に切り替えて出力するマルチプレクサ、と、を備え、マルチプレクサの出力をフェーズエラー信号とすることで、乗算を行うことなくフェーズエラーを算出することが可能となる。その結果、演算処理が高速化され高ビットレート動作が可能となり、回路規模及び消費電力を抑えることも可能となる。また、本発明の位相比較器は、複数の第2減算器の出力の和を算出する複数の加算器を更に備えてもよく、加算器は多段構成としてもよい。この場合、マルチプレクサは、複数の第2減算器の出力に代えて、複数の加算器の出力を順に切り替えてフェーズエラー信号として出力する。あるいは、加算器を多段構成として、第2減算器の出力全てを加算してフェーズエラー信号としてもよい。また、マルチプレクサの出力を受信クロック信号の周期ごとに積算し、一定の時間間隔で積算値をレジスタへロードした後、積算値をリセットするというサイクルを繰り返し、この一定周期でロードされた積算値をフェーズエラー信号としてもよい。本発明によれば、2以上の第2減算器の出力を加算器で纏めることで、マルチプレクサの多重度が小さくなり、切り替え周期を遅くすることができる。また、加算器を多段構成とすることで、1段あたりフェーズエラー信号のビットレートを半分にすることができる。また、マルチプレクサの出力を受信クロック信号の周期で積算してレジスタへロードした後、リセットするサイクルを繰り返し、ロードした積算値を次の更新周期までのフェーズエラー信号とすることによってもフェーズエラー信号の更新周期を長くすることができ、この場合は更新周期を任意に設定することが可能となる。このようにフェーズエラー信号の更新ビットレート更新周期を遅くすることにより、位相同期ループを構成した場合、後段のループフィルタ処理をデジタルフィルタで実現する場合の演算性能に対する要求が軽減され、デジタル位相同期ループ全体での回路規模、消費電力が削減できる。また、本発明のデジタルコヒーレント受信器は、本発明の位相比較器と、受信クロック信号を出力する発振器と、送受信光源間の周波数オフセットを検出する周波数オフセット補償部と、を備え、発振器は、位相比較器の出力と周波数オフセット補償部により検出された周波数のオフセット値に基づいて、受信クロック信号の位相を調整して出力することを特徴とする。本発明によれば、デジタルコヒーレント受信器の信号処理における周波数オフセット推定値に対応して、位相比較ゲインを補正することで、送信クロック信号と受信クロック信号との間に周波数オフセットがあっても、位相同期ループのループゲインが一定に保たれるため、広い周波数オフセット範囲で位相同期ループの安定動作が可能となる。また、本発明の位相比較方法は、受信クロック信号がハイ状態である間における入力信号の変化量を算出するハイレベル変化量算出ステップと、受信クロック信号がロー状態である間における入力信号の変化量を算出するローレベル変化量算出ステップと、ハイレベル変化量算出ステップにおいて算出された入力信号の変化量とローレベル変化量算出ステップにおいて算出された入力信号の変化量との差分を算出する変化点検出ステップと、変化点検出ステップにおいて算出された差分をフェーズエラーとして出力するフェーズエラー出力ステップと、を備えることを特徴とする。本発明によれば、受信クロック信号がハイ状態である間における入力信号の変化量と、受信クロック信号がロー状態である間における入力信号の変化量との差分を算出し、算出した差分をフェーズエラーとすることで、乗算を行うことなくフェーズエラーを算出することが可能となる。その結果、演算処理が高速化され高ビットレート動作が可能となり、回路規模及び消費電力を抑えることも可能となる。本発明の位相比較器、位相比較方法及びデジタルコヒーレント受信器によれば、高ビットレートで動作させる場合であっても回路規模及び消費電力を抑えることができる。以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。第1実施形態図1に、第1実施形態の位相比較器1の構成概略図を示す。位相比較器1は、例えばデジタルコヒーレント受信器に搭載され、入力信号の位相と受信クロック信号の位相とを比較してフェーズエラーを検出し、フェーズエラー信号を出力する装置である。図1に示すように位相比較器1は、ADCAnalogDigitalConverter11と、第1遅延回路12と、第1減算器13と、第2遅延回路14と、第2減算器15と、符号反転器16とを備えている。位相比較器1では、受信クロック信号のクロック周期をTとしている。位相同期ループが非ロック状態においては、周期Tは入力信号のビットレート周期と完全に一致はしていない。しかしながら、フェーズエラー信号に基づいてループ動作させることにより、受信クロック信号の周期Tが微調整される。そして、位相同期ループがフェーズロックした時点で、周期Tは入力信号ビットレート周期と一致し、受信クロックが再生抽出される。入力信号は、例えばQPSK変調信号を復調することによって得られる同相成分であるI信号Inphasecomponent、及び、直交成分であるQ信号Quadraturecomponentである。この場合、位相比較器1は、I信号及びQ信号のそれぞれに対して設けられる。ADC11は、アナログ信号である入力信号をmビットのデジタル信号に変換するAD変換器で構成されている。第1実施形態の位相比較器1においては、ADC11は、入力信号を受信クロック信号の立ち上がりエッジ及び立ち下がりエッジの両エッジのタイミングでサンプリングして出力信号として出力する。ADC11の出力信号は、第1遅延回路12及び第1減算器13にそれぞれ供給される。第1遅延回路12は、入力された信号を周期Tの半分半周期T/2だけ遅延させて出力する回路である。第1実施形態の位相比較器1においては、第1遅延回路12は、ADC11の出力信号を受信し、半周期T/2だけ遅延させて出力する。第1遅延回路12は、クロックの両エッジでサンプリングされた信号を半周期T/2遅延させる必要があり、例えばポジティブトリガラッチ、ネガティブトリガラッチとセレクタにより構成される。ラッチの代わりにDフリップフロップを用いてもよく、他の遅延素子等で構成してもよい。第1遅延回路12の出力信号は、第1減算器13に供給される。第1減算器13は、2つの入力端子を有し、2つの入力端子に入力された信号の差分の絶対値を算出して出力する回路である。第1実施形態の位相比較器1においては、第1減算器13は、第1遅延回路12の出力信号とADC11の出力信号とがそれぞれ入力端子に入力され、その差分の絶対値を算出して、出力信号として出力する。つまり、第1減算器13は、ADC11の出力信号と、その半周期T/2前のADC11の出力信号との差分の絶対値を算出する。第1減算器13の出力信号は、第2遅延回路14及び第2減算器15にそれぞれ供給される。なお、ADC11が受信クロック信号の立ち上がりエッジ及び立ち下がりエッジで入力信号のサンプリングを行っていることから、第1減算器13の計算結果は、受信クロック信号の論理レベルがハイレベル以下、ハイ状態という。又はローレベル以下、ロー状態という。である期間における入力信号の変化量を示す。すなわち、第1減算器13は、受信クロック信号がハイ状態である期間における入力信号の変化量と受信クロック信号がロー状態である期間における入力信号の変化量とを半周期T/2ごとに交互に出力する回路である。第2遅延回路14は、入力された信号を半周期T/2だけ遅延させて出力する回路である。第1実施形態の位相比較器1においては、第2遅延回路14は、第1減算器13の出力信号を半周期T/2だけ遅延させて出力する。第2遅延回路14は、例えばポジティブトリガラッチ、ネガティブトリガラッチとセレクタにより構成される。第2遅延回路14は、ラッチの代わりにDフリップフロップを用いてもよく、他の遅延素子等で構成してもよい。第2遅延回路14の出力信号は、第2減算器15に供給される。第2減算器15は、2つの入力端子を有し、2つの入力端子に入力された信号の差分を算出して出力する回路である。第1実施形態の位相比較器1においては、第2減算器15は、第2遅延回路14の出力信号と第1減算器13の出力信号とがそれぞれ入力端子に入力される。そして、第2減算器15は、入力された信号の差分を算出して、算出結果を出力信号として出力する。つまり、第2減算器15は、第1減算器13の出力信号と、その半周期T/2前の第1減算器13の出力信号との差分を計算する。第2減算器15の出力信号は、符号反転器16に供給される。なお、第1減算器13は、受信クロック信号がハイ状態である期間における入力信号の変化量と受信クロック信号がロー状態である期間における入力信号の変化量とを半周期T/2ごとに交互に出力する。したがって、第2減算器15の計算結果は、受信クロック信号がハイ状態である期間における入力信号の変化量と受信クロック信号がロー状態である期間における入力信号の変化量との差分を示す。すなわち、第2減算器15は、受信クロック信号がハイ状態である期間における入力信号の変化量とその半周期T/2前の受信クロック信号がロー状態である期間における入力信号の変化量との差分と、受信クロック信号がロー状態である期間における入力信号の変化量とその半周期T/2前の受信クロック信号がハイ状態である期間における入力信号の変化量との差分と、を半周期T/2ごとに交互に出力する回路である。符号反転器16は、入力された信号の符号を半周期T/2ごとに反転非反転して出力する回路である。第1実施形態の位相比較器1においては、符号反転器16は、第2減算器15の出力信号を受信して、受信した出力信号が示す値の符号を半周期T/2ごとに反転非反転して出力する。符号反転器16の出力信号は、フェーズエラー信号として用いられる。なお、QPSK復調信号であるI信号及びQ信号をADC11の入力信号とした場合、各位相比較器1の符号反転器16の出力信号を加算した信号がフェーズエラー信号として用いられる。図2に、符号反転器16の回路構成の一例を示す。図2に示すように符号反転器16は、mビット信号のビット反転信号生成部161と、mビット信号のセレクタ162と、mビット信号のLSBに1ビットデータを加算する加算器163とを含んで構成されている。符号付2進数は通常2の補数で表現される。符号反転器16は、2の補数として表現されたmビットの符号付2進数の極性を受信クロック信号の半周期T/2ごとに切り替える。ビット反転信号生成部161は、mビット信号の全ビット反転処理を行う。セレクタ162はビット反転及び非反転を受信クロック信号の半周期T/2ごとに切り替えて次段の加算器へ出力するセレクタである。加算器163は、mビット信号のLSBへ0または1を加算する加算器である。この例では、加算器163は、クロックがロー状態論値0の場合に0を加算し、ハイ状態論理1の場合は1を加算する。符号付2進数の極性を反転するには、mビットの信号を全ビット反転させた後に1を加算すればよい。受信クロック信号がハイ状態の場合、セレクタ162は、ビット反転信号を出力し、加算器163は、ビット反転信号のLSBに1を加算する。このため、2の補数で表現されたmビット信号の極性は反転される。受信クロック信号がロー状態の場合は、セレクタ162は、非反転信号を出力し、加算器163は、0を加算する。このため、mビット信号の極性は反転されない。このような構成とすることで、受信クロック信号の半周期T/2ごとにmビット信号の極性が反転されると同時に、反転及び非反転の処理による遅延量が同程度となる。次に、図3を参照して、位相比較器1の動作について説明を行う。例えば、I信号及びQ信号が入力信号として入力されると、ADC11は、半周期T/2ごとに入力信号のサンプリングを行い、mビットのデジタル信号を出力するS11,入力信号サンプリングステップ。そして、ADC11の出力信号は、第1遅延回路12及び第1減算器13にそれぞれ供給される。次に第1減算器13は、第1遅延回路12の出力信号と、ADC11の出力信号とを受信すると、その差分の絶対値を計算し、その計算結果を出力信号として出力するS12,ハイレベル変化量算出ステップ及びローレベル変化量算出ステップ。そして、第1減算器13の出力信号は、第2遅延回路14及び第2減算器15にそれぞれ供給される。次に、第2減算器15は、第2遅延回路14の出力信号と、第1減算器13の出力信号とを受信する。そして、第2減算器15は、受信した信号の差分を計算し、その計算結果を出力信号として符号反転器16に出力するS13,変化点検出ステップ。そして、符号反転器16は、第2減算器の計算結果の符号の反転非反転を半周期T/2ごとに切り替えて、フェーズエラーとして出力するS14,フェーズエラー出力ステップ。上記第1実施形態によれば、位相比較器1は、ADC11においてサンプリングされた入力信号の値とADC11において半周期T/2前にサンプリングされた入力信号の値との差分の絶対値を算出して出力する第1減算器13と、第1減算器13の半周期T/2前の出力から第1減算器13の出力を減算する第2減算器15と、第2減算器15の出力を半周期毎に符号反転する符号反転器16と、を備え、符号反転器16の出力をフェーズエラー信号とすることで、乗算を行うことなくフェーズエラーを算出することが可能となる。その結果、高ビットレートで動作する場合であっても、回路規模及び消費電力を抑えることが可能となる。上記位相比較器1は、半周期T/2での演算処理スループットを実現するためにビットレートの2倍のクロックで動作するなど高速性が要求される。しかしながら、ビットレートが高くなるほど、倍速動作は困難となる。そこで、位相比較器1と等価な回路構成であって、高速動作が不要な位相比較器1aについて、以下に説明を行う。第2実施形態図4は、第2実施形態の位相比較器1aの構成概略図である。位相比較器1aは、例えばデジタルコヒーレント受信器に搭載され、入力信号Inputの位相と受信クロック信号Clockとの位相を比較してフェーズエラーを検出し、フェーズエラー信号を出力する装置である。図4に示すように位相比較器1aは、ADC111~ADC118と、第1減算器131~第1減算器138と、第2減算器151~第2減算器158と、チョッパ回路171~チョッパ回路178と、第3遅延回路181~第3遅延回路184と、加算器191~加算器194と、マルチプレクサ20とを備えている。受信クロック信号Clockは、周期Tで動作しており、位相同期ループがフェーズロックすると入力信号Inputのビットレート周期と一致する。入力信号Inputは、例えばQPSK変調信号を復調することによって得られるI信号、及び、Q信号である。この場合、位相比較器1aは、I信号及びQ信号のそれぞれに対して設けられる。そしてI信号に対して設けられた位相比較器1aの出力とQ信号に対して設けられた位相比較器1aの出力とを加算して、その加算結果をフェーズエラー信号とする。ADC111~ADC118は、それぞれアナログ信号である入力信号Inputをmビットのデジタル信号a~hに変換するAD変換器である。位相比較器1aにおいては、ADC111~ADC118は、入力信号Inputをそれぞれタイミング信号Clk1~Clk8の立ち上がりエッジでサンプリングして出力信号a~hとして出力する。ADC111は、出力信号aを第1減算器131及び第1減算器132にそれぞれ供給する。ADC112は、出力信号bを第1減算器132及び第1減算器133にそれぞれ供給する。ADC113は、出力信号cを第1減算器133及び第1減算器134にそれぞれ供給する。ADC114は、出力信号dを第1減算器134及び第1減算器135にそれぞれ供給する。ADC115は、出力信号eを第1減算器135及び第1減算器136にそれぞれ供給する。ADC116は、出力信号fを第1減算器136及び第1減算器137にそれぞれ供給する。ADC117は、出力信号gを第1減算器137及び第1減算器138にそれぞれ供給する。ADC118は、出力信号hを第1減算器138及び第1減算器131にそれぞれ供給する。なお、タイミング信号Clk1~Clk8は、タイミングジェネレータ21により生成される。図5は、タイミングジェネレータ21の構成例を示す図である。図5に示すようにタイミングジェネレータ21は、ポジティブトリガDラッチ211,213,215,217と、ネガティブトリガDラッチ212,214,216,218と、AND回路219とを備えている。ポジティブトリガDラッチ211,213,215,217は、受信クロック信号Clockの立ち上がりエッジで動作するラッチ回路である。ネガティブトリガDラッチ212,214,216,218は、受信クロック信号Clockの立ち下がりエッジで動作するラッチ回路である。ポジティブトリガDラッチ211,213,215,217とネガティブトリガDラッチ212,214,216,218とは交互に配設されており、各Dラッチの出力Qは次段のDラッチの入力Dに接続されている。また、Dラッチ216の出力は反転されてAND回路219に入力され、最終段のDラッチ218の出力QはAND回路219に入力される。AND回路219の出力は、第1段のDラッチ211の入力Dに接続されている。各Dラッチ211~218の出力Qは、それぞれタイミング信号Clk1~Clk8として用いられる。図6は、タイミングジェネレータ21により生成されるタイミング信号Clk1~Clk8のタイミングを示すタイミングチャートである。Dラッチ211,213,215,217は、受信クロック信号Clockの立ち上がりエッジで動作するため、タイミング信号Clk1,Clk3,Clk5,Clk7は、受信クロック信号Clockの立ち上がりエッジで立ち上がる。一方で、Dラッチ212,214,216,218は、受信クロック信号Clockの立ち下がりエッジで動作するため、タイミング信号Clk2,Clk4,Clk6,Clk8は、受信クロック信号Clockの立ち下がりエッジで立ち上がる。Dラッチ211~218が順に直列に接続されているため、タイミング信号Clk1が立ち上がった半周期T/2後にタイミング信号Clk2が立ち上がり、以降、半周期T/2ごとにタイミング信号Clk3~Clk8が順に立ち上がる。また、Dラッチ218の出力がAND回路219を介してDラッチ211の入力に接続されている。このため、タイミング信号Clk8が立ち上がってから半周期T/2後にタイミング信号Clk1が立ち上がる。AND回路219の反転入力にDラッチ216の出力が接続され、AND回路219の他方の入力にDラッチ218の出力が接続されているため、各タイミング信号Clk1~Clk8のハイ状態は一周期Tの間保持される。このため、各タイミング信号Clk1~Clk8は、一周期Tのパルス幅を有する。Dラッチ216の出力に代えて、Dラッチ217の出力をAND回路219の反転入力に接続すれば、各タイミング信号Clk1~Clk8は、半周期T/2のパルス幅となる。また、Dラッチ215の出力をAND回路219の反転入力に接続すれば、各タイミング信号Clk1~Clk8は、半周期3T/2のパルス幅となる。このように、いずれのDラッチの出力をAND回路219の反転入力に接続するかによって、タイミング信号Clk1~Clk8のパルス幅を変更することが可能である。第1減算器131~第1減算器138は、2つの入力端子を有し、2つの入力端子に入力された信号の差分の絶対値を算出して出力する回路である。第2実施形態の位相比較器1aにおいては、第1減算器131は、ADC118の出力信号hとADC111の出力信号aとがそれぞれ入力端子に入力される。そして、第1減算器131は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第2減算器158及び第2減算器151に出力する。第1減算器132は、ADC111の出力信号aとADC112の出力信号bとがそれぞれ入力端子に入力される。そして、第1減算器132は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第2減算器151及び第2減算器152に出力する。第1減算器133は、ADC112の出力信号bとADC113の出力信号cとがそれぞれ入力端子に入力される。そして、第1減算器133は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第2減算器152及び第2減算器153に出力する。第1減算器134は、ADC113の出力信号cとADC114の出力信号dとがそれぞれ入力端子に入力される。そして、第1減算器134は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第2減算器153及び第2減算器154に出力する。第1減算器135は、ADC114の出力信号dとADC115の出力信号eとがそれぞれ入力端子に入力される。そして、第1減算器135は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第2減算器154及び第2減算器155に出力する。第1減算器136は、ADC115の出力信号eとADC116の出力信号fとがそれぞれ入力端子に入力される。そして、第1減算器136は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第2減算器155及び第2減算器156に出力する。第1減算器137は、ADC116の出力信号fとADC117の出力信号gとがそれぞれ入力端子に入力される。そして、第1減算器137は、入力された信号の差分の絶対値を算出して、算出結果を出力信号として第2減算器156及び第2減算器157に出力する。第1減算器138は、ADC117の出力信号gとADC118の出力信号hとがそれぞれ入力端子に入力される。そして、第1減算器138は、入力された信号の差分の絶対値を算出して、出力信号として第2減算器157及び第2減算器158に出力する。なお、ADC111~ADC118は、図6に示したクロック信号Clk1~Clk8の立ち上がりエッジで入力信号のサンプリングを行っていることから、第1減算器131,第1減算器133,第1減算器135,第1減算器137の計算結果は、受信クロック信号Clockのロー状態における入力信号Inputの変化量を示す。第1減算器132,第1減算器134,第1減算器136,第1減算器138の計算結果は、受信クロック信号Clockのハイ状態における入力信号Inputの変化量を示す。受信クロック信号Clockのロー状態において、入力信号Inputが変化した場合、受信クロック信号Clockの周波数を上げる制御を行う必要がある。受信クロック信号Clockのハイ状態において、入力信号Inputが変化した場合、受信クロック信号Clockの周波数を下げる制御を行う必要がある。このため、受信クロック信号Clockのロー状態における入力信号Inputの変化量をクロックアップ信号upとして表す。また、受信クロック信号Clockのハイ状態における入力信号Inputの変化量をクロックダウン信号downとして表す。第2減算器151~第2減算器158は、2つの入力端子U,Dを有し、入力端子Uに入力された信号から入力端子Dに入力された信号の差分を算出し、算出結果を出力信号として出力する回路である。第2実施形態の位相比較器1aにおいては、第2減算器151は、第1減算器131の出力信号が入力端子Uに入力され、第1減算器132の出力信号が入力端子Dに入力されている。第2減算器152は、第1減算器133の出力信号が入力端子Uに入力され、第1減算器132の出力信号が入力端子Dに入力されている。第2減算器153は、第1減算器133の出力信号が入力端子Uに入力され、第1減算器134の出力信号が入力端子Dに入力されている。第2減算器154は、第1減算器135の出力信号が入力端子Uに入力され、第1減算器134の出力信号が入力端子Dに入力されている。第2減算器155は、第1減算器135の出力信号が入力端子Uに入力され、第1減算器136の出力信号が入力端子Dに入力されている。第2減算器156は、第1減算器137の出力信号が入力端子Uに入力され、第1減算器136の出力信号が入力端子Dに入力されている。第2減算器157は、第1減算器137の出力信号が入力端子Uに入力され、第1減算器138の出力信号が入力端子Dに入力されている。第2減算器158は、第1減算器131の出力信号が入力端子Uに入力され、第1減算器138の出力信号が入力端子Dに入力されている。第2減算器151~第2減算器158の出力信号は、それぞれチョッパ回路171~チョッパ回路178の一方の入力端子に供給される。第1減算器131,第1減算器133,第1減算器135,第1減算器137の計算結果は、受信クロック信号Clockのロー状態における入力信号Inputの変化量を示し、第1減算器132,第1減算器134,第1減算器136,第1減算器138の計算結果は、受信クロック信号Clockのハイ状態における入力信号Inputの変化量を示す。このため、第2減算器151~第2減算器158は、受信クロック信号Clockのロー状態における入力信号Inputの変化量クロックアップ信号から半周期T/2前又は半周期T/2後のハイ状態における入力信号Inputの変化量クロックダウン信号を減算し、その減算結果を出力する回路である。なお、第2減算器151~第2減算器158の各入力端子U,Dを入れ替えることで、受信クロック信号Clockのハイ状態における入力信号Inputの変化量から半周期T/2前又は半周期T/2後のロー状態における入力信号Inputの変化量を減算し、その減算結果を出力するようにしてもよい。入力端子U,Dを入れ替えることによって、位相同期ループロック状態における、データ信号の変化点を受信クロック信号Clockの立ち上がりエッジに合わせるか、立ち下がりエッジに合わせるかを切り替えることが可能となる。これはフェーズエラー信号の極性を反転するのと等価である。チョッパ回路171~チョッパ回路178は、受信クロック信号Clockに非同期で出力される演算回路出力の有効範囲を、必要な演算結果が受信クロック信号Clockのエッジに同期して出力されるように切り取る目的で使われる回路である。位相比較器1aにおいては、チョッパ回路171~チョッパ回路178は、一方の入力端子に第2減算器151~第2減算器158の出力信号が入力され、他方の入力端子にクロック信号Clk6~Clk8,Clk1~Clk5が入力され、各入力の論理積を演算した結果を出力信号chop8,chop1~chop7として出力するmビット入力のAND回路である。なお、チョッパ回路171~チョッパ回路178は、それぞれクロック信号Clk6~Clk8,Clk1~Clk5が入力される構成であるが、クロック信号Clk6~Clk8,Clk1~Clk5に代えて、チョッパ回路171~チョッパ回路178の一方の端子に入力された第2減算器151~第2減算器158の出力信号を安定して取り出すことができるタイミングの信号を用いてもよい。第3遅延回路181~第3遅延回路184は、入力された信号を半周期T/2だけ遅延させて出力する回路である。位相比較器1aにおいては、第3遅延回路181~第3遅延回路184は、それぞれチョッパ回路171,チョッパ回路173,チョッパ回路175,チョッパ回路177の出力信号を半周期T/2だけ遅延させて出力する。第3遅延回路181~第3遅延回路184は、例えばラッチ回路により構成される。第3遅延回路181~第3遅延回路184は、ラッチ回路に代えてD-FFなど他の遅延素子等で構成してもよい。第3遅延回路181~第3遅延回路184の出力信号は、それぞれ加算器191~加算器194に供給される。なお、第3遅延回路181~第3遅延回路184は、それぞれ加算器191~加算器194に供給されるチョッパ回路171~チョッパ回路178の出力信号chop8,chop1~chop7のタイミングを合わせるために設けられたものである。したがって、チョップ回路171とチョップ回路172とに同じタイミングの信号例えばクロック信号Clk6を供給して、第2減算器151の出力信号と第2減算器152の出力信号とをそれぞれ取り出した場合には、第3遅延回路181は不要である。第3遅延回路182~第3遅延回路184についても同様である。加算器191~加算器194は、2つの入力端子を有し、各入力端子に入力された信号を加算して出力する回路である。位相比較器1aにおいては、加算器191~加算器194は、第3遅延回路181~第3遅延回路184の出力信号がそれぞれ入力端子aに入力され、チョッパ回路172,チョッパ回路174,チョッパ回路176,チョッパ回路178の出力信号がそれぞれ入力端子bに入力されて、各入力の加算結果を出力信号add1~add4として出力している。マルチプレクサ20は、複数の入力信号から1つを順番に選択し、時分割多重して出力する回路である。位相比較器1aにおいて、マルチプレクサ20は、加算器191~加算器194の出力信号がそれぞれ入力端子に入力されており、例えば2ビットの選択信号SELに基き、入力端子に入力された信号を順番に切り替えることによって多重化して出力端子に出力する。マルチプレクサ20の出力信号は、フェーズエラー信号として用いられる。なお、QPSK復調信号であるI信号及びQ信号を入力信号Inputとした場合、各位相比較器1aのマルチプレクサ20の出力信号を加算した信号がフェーズエラー信号として用いられる。第2減算器151~第2減算器158の出力信号をそのまま多重化してフェーズエラー信号とする場合には、マルチプレクサ20を受信クロック信号Clockの2倍のレートで動作させる必要がある。このため、受信クロック信号Clockが高速となるほど実現が難しくなる。本実施形態では、チョッパ回路171~チョッパ回路178、第3遅延回路181~第3遅延回路184、及び、加算器191~加算器194を設けることによって、第2減算器151~第2減算器158の出力信号のうち隣り合う2つの出力信号を纏めてフェーズエラー信号としている。これにより、マルチプレクサ20の動作周波数は、受信クロック信号Clockと同じレートとなる。このように加算器を一段追加すると、マルチプレクサ20の動作周波数を半分とし、フェーズエラー更新周期を2倍とすることができる。図11は、加算器を二段にした場合の構成を示す図である。二段目の加算器は、加算器191の出力信号add1を受信クロック信号の周期T遅延させた信号と加算器192の出力信号add2とを加算して、加算結果をmビットレジスタに出力する。同様に、二段目の加算器は、加算器193の出力信号add3を受信クロック信号の周期T遅延させた信号と加算器194の出力信号add4とを加算して、加算結果をmビットレジスタに出力する。各mビットレジスタは、二段目の加算器の加算結果をロード信号がハイ状態の間受信し、セレクタに出力する。このセレクタは、マルチプレクサ20に相当するものであって、各mビットレジスタからの出力信号を選択信号により順番に選択し、時分割多重してフェーズエラー信号として出力する。このように、加算器を二段にすることで、マルチプレクサ20の動作周波数を受信クロック信号Clockの半分のレートとし、フェーズエラー更新周期を受信クロック信号Clockの2倍の周期2Tとすることができる。図12は、加算器を三段にした場合の構成を示す図である。図13は、加算器を3段にした場合のタイミングチャートを示す図である。二段目の加算器及びmビットレジスタは、図11の構成と同様であるので、その説明を省略する。三段目の加算器は、各mビットレジスタからの出力信号を加算して加算結果をmビットレジスタに出力する。mビットレジスタは、三段目の加算器の加算結果をロード信号がハイ状態の間受信する。そして、mビットレジスタは、受信した加算結果をフェーズエラー信号として出力する。このように、加算器を多段化して、全ての信号を加算するとマルチプレクサ20によって多重化する必要はなくなる。また、ADCの並列数が8の場合、フェーズエラー更新周期は4Tまで低速化できる。図14は、フェーズエラー更新周期を低速化する他の構成を示す図である。アキュムレータ積算器は、位相比較器1aのマルチプレクサ20の出力を受信クロック信号Clockの周期Tごとに積算し、一定周期でリセット信号によりリセットする装置である。アキュムレータは、積算結果をマルチビットレジスタに出力する。マルチビットレジスタは、アキュムレータの積算結果をロード信号がハイ状態の間受信する。そして、マルチビットレジスタは、受信した積算結果をフェーズエラー信号として出力する。また、アキュムレータは、ロード信号がハイ状態からロー状態に遷移すると、リセット信号により積算値をリセットする。このようにすることで、リセット直前の積算値を次の更新周期までのフェーズエラー信号として用いることができ、さらにフェーズエラー信号の更新周期を低速化することができる。次に、図7のタイミングチャートを用いて、位相比較器1aの動作について説明を行う。図7は、各信号のタイミングを示す図である。各信号とは、入力信号Input、受信クロック信号Clock、タイミング信号Clk1~Clk8、ADC111~ADC118の出力信号a~h、第1減算器132~第1減算器134の出力信号、第2減算器152及び第2減算器153の出力信号、チョッパ回路172の出力信号chop1、及び、チョッパ回路173の出力信号chop2である。なお、ADC111~ADC118は、それぞれクロック信号Clk1~Clk8の立ち上がりエッジで入力信号Inputをサンプリングするものとして図7のタイミングチャートを記載している。ADC111は、タイミング信号Clk1の立ち上がりエッジから次のタイミング信号Clk1の立ち上がりエッジまで出力信号aを保持する。ADC112~ADC118は、それぞれ各タイミング信号Clk2~Clk8の立ち上がりエッジから次の立ち上がりエッジまでの間、出力信号b~hを保持している。次に、第1減算器132の入力端子には、出力信号aと出力信号bとが入力されるため、第1減算器132の出力信号は、出力信号aと出力信号bとが共に保持されている期間タイミング信号Clk2の立ち上がりエッジからタイミング信号Clk1の立ち上がりエッジまでの間有効である。より詳細に説明すると、第1減算器132の減算処理に時間を要するため、タイミング信号Clk2の立ち上がりエッジのタイミングに減算処理に要する時間を加えた時点からタイミング信号Clk1の立ち上がりエッジまでの間、第1減算器132の出力信号は有効である。第1減算器133は、タイミング信号Clk3の立ち上がりエッジのタイミングに減算処理に要する時間を加えた時点からタイミング信号Clk2の立ち上がりエッジまでの間、第1減算器133の出力信号は有効である。次に、第2減算器152の入力端子には、第1減算器132の出力信号と第1減算器133の出力信号が入力される。このため、各出力信号が共に有効である期間から減算処理に要する時間を除いた期間タイミング信号Clk3の立ち上がりエッジのタイミングに第1減算器133の減算処理に要する時間及び第2減算器152の減算処理に要する時間を加えた時点から、タイミング信号Clk1の立ち上がりエッジまでの間第2減算器152の出力信号は有効である。チョッパ回路172の端子には、第2減算器152の出力信号とタイミング信号Clk7とが入力される。このため、チョッパ回路172は、タイミング信号Clk7がハイ状態の間、第2減算器152の出力信号を出力信号chop1として出力する。ここで、タイミング信号Clk7が用いられているのは、タイミング信号Clk7が、第2減算器152の出力信号が有効である期間内でのみハイ状態となる信号であるからである。したがって、チョッパ回路172の他方の入力端子に入力される信号は、第2減算器152の出力信号が有効である期間内でのみハイ状態となる信号であればよく、他のタイミング信号を用いてもよいし、別の信号を用いてもよい。チョッパ回路173~チョッパ回路178,チョッパ回路171は、それぞれ出力信号chop2~chop8を出力する。図4に示した構成例では、タイミング信号Clk7,Clk8,Clk1~Clk6を用いて、チョッパ回路172~チョッパ回路178,チョッパ回路171を動作させているため、信号chop1~chop8は半周期T/2ごとに巡回出力される。図8は、加算器191~加算器194の出力信号add1~add4、及び、マルチプレクサ20の出力信号であるフェーズエラー信号のタイミングを示す図である。信号add1は、信号chop8を半周期T/2遅延させたものと信号chop1とを加算したものである。図4に示すように、信号chop8は、タイミング信号Clk6がハイ状態である期間に出力されるものである。信号chop1は、タイミング信号Clk7がハイ状態である期間に出力されるものである。したがって、信号chop8を半周期T/2遅延させたものは、信号chop1と同期している。このため、加算器191の出力信号add1は、タイミング信号Clk7の立ち上がりエッジのタイミングに加算演算に要する時間を加えた時点からタイミング信号Clk7の立ち下がりエッジまで、有効である。加算器192の出力信号add2は、タイミング信号Clk1の立ち上がりエッジのタイミングに加算演算に要する時間を加えた時点からタイミング信号Clk1の立ち下がりエッジまで、有効である。加算器193の出力信号add3は、タイミング信号Clk3の立ち上がりエッジのタイミングに加算演算に要する時間を加えた時点からタイミング信号Clk3の立ち下がりエッジまで、有効である。加算器194の出力信号add4は、タイミング信号Clk5の立ち上がりエッジのタイミングに加算演算に要する時間を加えた時点からタイミング信号Clk5の立ち下がりエッジまで、有効である。すなわち、信号add1~add4は、周期Tごとに順番に有効になる。マルチプレクサ20は、信号add1~add4が有効である期間に、その有効な信号が入力される入力端子を選択して、出力端子から出力する。図4に示した構成例において、信号add1~add4は、受信クロック信号Clockの立ち上がりエッジから周期Tの期間、有効である。したがって、受信クロック信号Clockの立ち下がりエッジで選択信号SELを切り替えて、マルチプレクサ20の入力端子を切り替える。マルチプレクサ20の出力信号は、信号add1~add4を巡回出力して多重化したものである。マルチプレクサ20の出力信号は、フェーズエラー信号として用いられる。なお、QPSK復調信号であるI信号及びQ信号を入力信号とした場合、各位相比較器1aのマルチプレクサ20の出力信号を加算した信号がフェーズエラー信号として用いられる。また、フェーズエラー信号は、第2減算器151~第2減算器158においてクロックアップ信号からクロックダウン信号を減算していることから、フェーズエラー信号が正の値を示す場合は、受信クロック信号の周波数を上げることを示し、フェーズエラー信号が負の値を示す場合は、受信クロック信号の周波数を下げることを示している。上記第2実施形態によれば、位相比較器1aは、乗算を行うことなく減算及び加算を行うことでフェーズエラーを算出することができる。その結果、高ビットレートで動作する場合であっても、回路規模及び消費電力を抑えることが可能となる。なお、チョッパ回路171~チョッパ回路178、第3遅延回路181~第3遅延回路184、及び、加算器191~加算器194は、マルチプレクサ20の切り替えタイミングを低速にするために設けられたものである。したがって、マルチプレクサ20の切り替えタイミングを受信クロック信号の半周期T/2とし、複数の第2減算器151~第2減算器158の出力を順に切り替えるのであれば、チョッパ回路171~チョッパ回路178、第3遅延回路181~第3遅延回路184、及び、加算器191~加算器194は不要である。また、位相比較器1aは、第2減算器151~第2減算器158の出力を2つずつ纏めることでマルチプレクサ20の切り替えタイミングを受信クロック信号の周期Tとしているが、第2減算器151~第2減算器158の出力を3以上ずつ纏めることでマルチプレクサ20の切り替えタイミングをさらに低速にすることも可能である。第3実施形態上記位相比較器1,1aにより、BPSK/QPSK信号から受信クロックを抽出するためのフェーズエラー信号を得ることができるが、DWDMデジタルコヒーレント受信器に位相比較器1,1aを用いる場合、チャネル周波数グリッドの切り替えや、光源の経時変化などにより、送受信光源間の周波数オフセットが変動する。周波数オフセットが大きいと復調されたI信号及びQ信号の振幅は時間的に変動し、これによって位相比較特性のゲインが低下する。このため、位相比較ゲインは周波数オフセット大小の影響を受け、位相同期ループ全体のゲインを変動させてしまう。ループゲインが大きすぎると、フェーズロック動作の過程においてオーバーシュートやリンギングが発生し、ループゲインが小さすぎると変化に追随できない場合がある。このため、ループゲインが大きくばらつくのは受信特性にとって好ましくない。そこで、広い周波数オフセット範囲で位相同期ループのループゲインを適切な値に保持することを目的とした構成について以下に説明する。図9に、第3実施形態のデジタルコヒーレント受信器3の構成概略図を示す。図9に示すようにデジタルコヒーレント受信器3は、ADC31と、波長分散補償部32と、位相比較器33と、フェーズエラー値補正部34と、ループフィルタ35と、NCONumericallyControlledOscillator36と、PMDPolarizationModeDispersion補償部37と、周波数オフセット補償部38と、位相オフセット補償部39と、補正値計算部40とを備えている。ADC31は、アナログ信号である入力信号をmビットのデジタル信号に変換するAD変換器で構成されている。ADC31は、第1実施形態の位相比較器1のADC11、又は、第2実施形態の位相比較器1aのADC111~ADC118に相当する。波長分散補償部32は、光ファイバなどの伝送路中の波長分散による波形歪みを補償する回路である。位相比較器33は、入力信号とNCO36から出力される受信クロック信号との位相を比較する回路であって、位相差をフェーズエラー信号として出力する。位相比較器33は、例えば第1実施形態の位相比較器1ADC11を除く、又は、第2実施形態の位相比較器1aADC111~ADC118を除くで構成されている。フェーズエラー値補正部34は、位相比較器33から出力されたフェーズエラー信号が示すフェーズエラー値と、後述する補正値計算部40から出力された補正値とを掛け合わせることで、フェーズエラー値を補正するものである。これによって、適切なフェーズエラー値を用いてNCO36の受信クロック信号を補正することが可能となる。ループフィルタ35は、例えばデジタルフィルタで構成された一次IIR巡回型ローパスフィルタである。ループフィルタ35によって、不要な高周波成分が除去され、位相同期ループの周波数応答及び位相同期ループの位相余裕が適切な値に設定されるので、位相同期ループが安定に動作できる。NCO36は、数値制御型オシレータであって、フィードバック制御により、出力する受信クロック信号の周波数を可変して位相を微調整する。NCO36は、デジタルコヒーレント受信器3の受信信号を処理するためのビットクロックを生成する発振器として用いられる。NCO36は、ループフィルタ35を介して入力されたフェーズエラー値に基づいて位相の微調整を行う。PMD補償部37は、偏波多重信号の偏波分離や光ファイバなどの伝送路中の偏波分散による波形歪みなどを補償する回路である。周波数オフセット補償部38は、送信器側の光源とデジタルコヒーレント受信器側の光源との周波数光の波長に対応のズレオフセットを検出して補正する回路である。位相オフセット補償部39は、送信器側の光源とデジタルコヒーレント受信器側の光源との位相差を検出して補正する回路である。補正値計算部40は、周波数オフセット補償部38によって検出された周波数オフセットに基づいて、フェーズエラー値を補正するための補正値を算出するものである。図10は、クロックタイミングオフセットとフェーズエラー値との関係をシミュレーションにより求めたグラフである。各グラフC1~C4は、周波数オフセットが異なるものである。グラフC1は、周波数オフセットが0の場合のクロックタイミングオフセットとフェーズエラー値との関係を示しており、グラフC2、C3、C4の順に周波数オフセットが大きくなっている。各グラフC1~C4を比較すると、周波数オフセットが大きいほどクロックタイミングオフセットに対するフェーズエラー値が小さくなることが理解できる。補正値計算部40は、例えば周波数オフセットと補正値とを1対1で対応付けたフェーズエラー補正テーブルを有する。周波数オフセットに対応付けられた補正値は、その周波数オフセットにおけるフェーズエラー値と掛け合わせることで、周波数オフセットが0の場合のフェーズエラー値に補正するための値である。補正値計算部40は、フェーズエラー補正テーブルを参照して、周波数オフセット補償部38によって検出された周波数オフセットに対応付けられた補正値を取得し、フェーズエラー値補正部34に出力する。なお、補正値計算部40は、フェーズエラー補正テーブルに代えて、周波数オフセットと補正値との関係式を記憶し、その関係式に基づいて補正値を算出するようにしてもよい。上記第3実施形態によれば、デジタルコヒーレント受信器3の信号処理において検出された送受信光源間の周波数オフセット値に基づいて、位相比較ゲインを補正することで、位相同期ループ全体のループゲインを一定に保つことができ、安定したループ動作が可能となる。その結果、周波数オフセット耐性の大きいデジタルコヒーレント受信器が実現できる。なお、本発明に係る位相比較器、位相比較方法及びデジタルコヒーレント受信器は上記実施形態に記載したものに限定されるものではない。本発明に係る位相比較器、位相比較方法及びデジタルコヒーレント受信器は、各請求項に記載した要旨を変更しないように実施形態に係る位相比較器、位相比較方法及びデジタルコヒーレント受信器を変形し、又は他のものに適用したものであってもよい。"