第1領域に第1ゲート酸化膜を有する第1トランジスタが形成され、第2領域に前記第1ゲート酸化膜よりも薄い第2ゲート酸化膜を有する第2トランジスタが形成される半導体装置の製造方法であって、シリコン基板の表面に、前記シリコン基板の表面に接する保護酸化膜を含む保護膜を形成する工程と、前記第1領域において前記保護膜に第1開口を設けると共に、前記第2領域において前記保護膜に第2開口を設ける工程と、前記シリコン基板をエッチングすることにより、それぞれ前記第1開口及び前記第2開口に通じる第1溝及び第2溝を形成する工程と、前記第1溝及び前記第2溝に埋め込み酸化膜を埋め込む工程と、前記保護膜を除去する工程と、前記第1領域の前記保護膜が除去された部分に前記第1ゲート酸化膜を形成する工程と、前記第2領域の前記保護膜が除去された部分に前記第2ゲート酸化膜を形成する工程とを備え、前記第1溝は、前記シリコン基板の表面から延伸し、テーパーを有する第1テーパー部分と、前記第1テーパー部分の底から延伸し、且つ、前記第1テーパー部分よりもテーパーが急峻な第1溝本体部分とを含み、前記第2溝は、前記シリコン基板の表面から延伸し、テーパーを有する第2テーパー部分と、前記第2テーパー部分の底から延伸し、且つ、前記第2テーパー部分よりもテーパーが急峻な第2溝本体部分とを含み、前記第2テーパー部分と前記第2溝本体部分とが接する位置の深さが前記第1テーパー部分と前記第1溝本体部分とが接する位置の深さより浅い半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記第1溝及び前記第2溝を形成する工程が、前記第1テーパー部分を形成する工程と、前記第1テーパー部分をレジストで覆った状態で前記第2テーパー部分を形成する工程と、前記レジストを除去した後、前記第1溝本体部分及び前記第2溝本体部分を形成する工程とを備える半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記第1溝及び前記第2溝を形成する工程が、前記シリコン基板をエッチングすることにより、前記第1テーパー部分を前記第1開口に通じるように形成すると共に、前記シリコン基板の表面から延伸し、テーパーを有する第3テーパー部分を前記第2開口に通じるように形成する工程と、前記第1開口の内部において前記保護膜の側壁と前記第1テーパー部分とを覆う第1サイドウォールと、前記第2開口の内部において前記保護膜の側壁と前記第3テーパー部分とを覆う第2サイドウォールを形成する工程と、前記第2サイドウォールの一部分をエッチングして、前記第3テーパー部分の底の近傍の領域において前記シリコン基板を露出させる工程と、前記第1サイドウォール及び前記第2サイドウォールに対して前記シリコン基板が選択的にエッチングされる条件で前記シリコン基板をエッチングすることで、前記第1溝及び前記第2溝を完成させる工程とを備える半導体装置の製造方法。請求項1乃至3のいずれかに記載の半導体装置の製造方法であって、前記保護膜を除去する工程において、前記第1溝に埋め込まれた埋め込み酸化膜の角にディボッドが形成され、前記第1テーパー部分と前記第1溝本体部分とが接する位置と前記ディボッドとの間の距離が、前記第1ゲート酸化膜の厚さよりも大きい半導体装置の製造方法。請求項1乃至4のいずれかに記載の半導体装置の製造方法であって、前記第1テーパー部分の深さが45nm~65nmであり、前記第2テーパー部分の深さが10nm~30nmであり、前記第1ゲート酸化膜の厚さが30nm~50nmであり、前記第2ゲート酸化膜の厚さが2nm~8nmである半導体装置の製造方法。シリコン基板と、前記シリコン基板の第1領域に形成された第1溝と、前記第1溝を埋め込む第1埋め込み酸化膜と、前記シリコン基板の第2領域に形成された第2溝と、前記第2溝を埋め込む第2埋め込み酸化膜と、前記第1領域において前記第1溝に隣接して位置し、且つ、前記シリコン基板の表面に形成された第1ゲート酸化膜と、前記第2領域において前記第2溝に隣接して位置し、且つ、前記シリコン基板の表面に形成された第2ゲート酸化膜と、前記第1ゲート酸化膜の上に形成された第1ゲート電極と、前記第2ゲート酸化膜の上に形成された第2ゲート電極とを具備し、前記第2ゲート酸化膜の厚さは前記第1ゲート酸化膜の厚さよりも薄く、前記第1溝は、前記シリコン基板の表面から延伸し、テーパーを有する第1テーパー部分と、前記第1テーパー部分の底から延伸し、且つ、前記第1テーパー部分よりもテーパーが急峻な第1溝本体部分とを含み、前記第2溝は、前記シリコン基板の表面から延伸し、テーパーを有する第2テーパー部分と、前記第2テーパー部分の底から延伸し、且つ、前記第2テーパー部分よりもテーパーが急峻な第2溝本体部分とを含み、前記第2テーパー部分と前記第2溝本体部分とが接する位置の深さが前記第1テーパー部分と前記第1溝本体部分とが接する位置の深さより浅い半導体装置。請求項6に記載の半導体装置であって、前記第1埋め込み酸化膜の角にディボッドが形成され、前記第1テーパー部分と前記第1溝本体部分とが接する位置と前記ディボッドとの間の距離が、前記第1ゲート酸化膜の厚さよりも大きい半導体装置。しかしながら、発明者の検討によれば、図1A~図1C、図2A~図2C、及び図3A~図3Cに記載された半導体装置の製造方法では、高耐圧MOSトランジスタと低電圧MOSトランジスタとの両方について、良好な特性を確保することが難しい。特に、テーパー部分105aの深さ即ち、浅溝105の深さの最適化が困難である。以下では、テーパー部分105aの深さの最適化の困難性について議論する。図5を参照して、高耐圧MOSトランジスタにおいては、テーパー部分105aのテーパー角によりゲート電界が緩和される。その一方で、テーパー角が変化する位置、即ち、テーパー部分105aと本体部分107aとの接合位置にも電界が集中する。この接合位置とディボット110の底部との距離Lを十分確保することがゲート耐圧を確保するには必要で、つまりテーパー部分105aを一定の深さ以上深く例えば、厚いゲート酸化膜111の厚さToxと同程度形成しなければならない。図5においては、テーパー部分105aの深さがdTAPERとして図示されている。図6のグラフは、ゲート酸化膜111の膜厚が30nmである高耐圧MOSトランジスタのゲート耐圧の信頼性を評したTDDBtimedependentdielectricbreakdownの評価結果である。TDDB評価は、3つのテーパー部分105aの深さdTAPER浅溝105の深さ:15nm、30nm及び45nmについて行われている。図6のグラフには、ゲート酸化膜111に一定電界-10mv/cmを印加して破壊する時間がワイブルプロットの形式でプロットされている。テーパー部分105aの深さdTAPERが15nmである場合には、MOSトランジスタの早期破壊が発生している。破壊時間がワイブルプロットにおいて直線に乗らないのは、破壊箇所がゲート酸化膜111にあるのではなく、トレンチ107に埋め込まれた酸化膜熱酸化膜108及び/又は埋め込み酸化膜109での絶縁耐圧の低下によるものであることを示唆している。一方、図7のグラフは、ゲート酸化膜111の膜厚が45nmの時のTDDB評価結果である。テーパー部分105aの深さdTAPERが45nmでは良好な結果が得られているが、テーパー部分105aの深さdTAPERが30nm、15nmの場合には、トレンチ107に埋め込まれた酸化膜の絶縁耐圧の劣化により破壊時間が早いものが発生している。これは、素子信頼性の確保の観点からは好ましくない。以上の結果は、高耐圧MOSトランジスタについては、テーパー部分105aの深さdTAPERが少なくとも30nm以上、場合によっては45nm以上必要であることを示している。その一方で、以下に議論されるように、低耐圧MOSトランジスタの特性を良好にするためには、テーパー部分105aの深さdTAPERが浅いことが必要である。上述のように、低耐圧領域では、高圧MOSトランジスタ用の厚いゲート酸化膜111を除去した後、低耐圧MOSトランジスタ用の薄いゲート酸化膜112が形成される。厚いゲート酸化膜111の除去の際、図8Aから理解されるように、熱酸化膜108のうち、テーパー角が小さいテーパー部分105aに形成された部分は、テーパー角が大きい急峻である本体部分107aに形成された部分よりも除去されやすい。このため、トレンチ107の開口付近に位置するテーパー部分105aにおいて、シリコン基板101が露出されてしまう。引き続いて薄いゲート酸化膜112を形成し、この薄いゲート酸化膜112の上にゲート電極113を形成すると、図8Bに図示されているように、テーパー部分105aが薄いゲート酸化膜112で覆われた低電圧MOSトランジスタが形成される。このようにして形成された低圧MOSトランジスタでは、シリコン基板101の表面のうちのテーパー部分105aに位置する部分においてサブチャンネル116が形成される。サブチャンネル116が形成されると、ドレイン電流-ゲート電圧特性Id-Vg特性にハンプ特性が発生するという問題がある。図9は、上述の製造方法で作成された低耐圧MOSトランジスタのId-Vg特性の例を示しており、破線は、テーパー部分105aの深さが30nmである場合のId-Vg特性、実線は、45nmである場合のId-Vg特性を示している。サブチャンネル116の形成を防止するには、テーパー角が緩やかなテーパー部分105aを可能な範囲で浅くすることが必要になる。実際の実験結果からは、サブチャンネル116の形成によるId-Vg特性の影響を無くすためには、テーパー部分105aの深さを30nm程度又はそれ以下とすることが必要であった。上記の結果は、高耐圧MOSトランジスタのTDDB特性の観点からはテーパー部分105aの深さdTAPERが少なくとも30nm以上に設定する必要がある一方で、低耐圧MOSトランジスタにハンプ特性の観点からはテーパー部分105aの深さdTAPERを30nm程度又はそれ以下とする必要があることを意味している。このように、上述の製造方法では、テーパー部分105aの深さdTAPERの最適化を行っても、高耐圧MOSトランジスタと低電圧MOSトランジスタとの両方について、良好な特性を得ることが難しい。したがって、本発明の目的は、高耐圧MOSトランジスタと低電圧MOSトランジスタとの両方について良好な特性を得るための技術を提供することにある。本発明の一の観点では、第1領域に第1ゲート酸化膜を有する第1トランジスタが形成され、第2領域に第1ゲート酸化膜よりも薄い第2ゲート酸化膜を有する第2トランジスタが形成される半導体装置の製造方法が提供される。当該半導体装置の製造方法は、シリコン基板の表面に、シリコン基板の表面に接する保護酸化膜を含む保護膜を形成する工程と、第1領域において保護膜に第1開口を設けると共に、第2領域において保護膜に第2開口を設ける工程と、シリコン基板をエッチングすることにより、それぞれ第1開口及び第2開口に通じる第1溝及び第2溝を形成する工程と、第1溝及び第2溝に埋め込み酸化膜を埋め込む工程と、保護膜を除去する工程と、第1領域の保護膜が除去された部分に第1ゲート酸化膜を形成する工程と、第2領域の保護膜が除去された部分に第2ゲート酸化膜を形成する工程とを備えている。第1溝は、シリコン基板の表面から延伸し、テーパーを有する第1テーパー部分と、第1テーパー部分の底から延伸し、且つ、第1テーパー部分よりもテーパーが急峻な第1溝本体部分とを含む。第2溝は、シリコン基板の表面から延伸し、テーパーを有する第2テーパー部分と、2テーパー部分の底から延伸し、且つ、第2テーパー部分よりもテーパーが急峻な第2溝本体部分とを含む。第2テーパー部分と第2溝本体部分とが接する位置の深さが第1テーパー部分と第1溝本体部分とが接する位置の深さより浅い。本発明の他の観点では、シリコン基板と、シリコン基板の第1領域に形成された第1溝と、第1溝を埋め込む第1埋め込み酸化膜と、シリコン基板の第2領域に形成された第2溝と、第2溝を埋め込む第2埋め込み酸化膜と、第1領域において第1溝に隣接して位置し、且つ、シリコン基板の表面に形成された第1ゲート酸化膜と、第2領域において第2溝に隣接して位置し、且つ、シリコン基板の表面に形成された第2ゲート酸化膜と、第1ゲート酸化膜の上に形成された第1ゲート電極と、第2ゲート酸化膜の上に形成された第2ゲート電極とを具備する。第2ゲート酸化膜の厚さは第1ゲート酸化膜の厚さよりも薄い。第1溝は、シリコン基板の表面から延伸し、テーパーを有する第1テーパー部分と、第1テーパー部分の底から延伸し、且つ、第1テーパー部分よりもテーパーが急峻な第1溝本体部分とを含む。第2溝は、シリコン基板の表面から延伸し、テーパーを有する第2テーパー部分と、第2テーパー部分の底から延伸し、且つ、第2テーパー部分よりもテーパーが急峻な第2溝本体部分とを含む。第2テーパー部分と第2溝本体部分とが接する位置の深さが第1テーパー部分と第1溝本体部分とが接する位置の深さより浅い。本発明によれば、高耐圧MOSトランジスタと低電圧MOSトランジスタとの両方について良好な特性を得るための技術を提供することができる。第1の実施形態図10A~図10C、図11A~図11C、及び図12は、本発明の第1の実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法の一つの特徴は、例えば図11Cに図示されているように、高耐圧領域高耐圧MOSトランジスタが形成される領域に形成されるトレンチ11の上端近辺のテーパー部分5aの深さが相対的に深く、低耐圧領域低耐圧MOSトランジスタが形成される領域に形成されるトレンチ12の上端近辺のテーパー部分8aの深さが相対的に浅く形成されることにある。これにより、高耐圧MOSトランジスタにおいてディボットの底部における酸化膜の厚さを増大させると共に、低耐圧MOSトランジスタにおけるサブチャンネルの形成を抑制する。以下、第1の実施形態の半導体装置及びその製造方法について詳細に説明する。図10Aを参照して、まず、単結晶のシリコン基板1の表面に、約850°Cでの熱酸化により、膜厚10nm程度の熱酸化膜2が形成される。その熱酸化膜2の上にCVDChemicalVaporDeposition法で膜厚160nm程度のシリコン窒化膜3が堆積される。熱酸化膜2及びシリコン窒化膜3は、シリコン基板1を保護する保護膜として機能する。続いて、図10Bに示されているように、フォトレジスト図示されないをマスクにしたドライエッチングにより、高耐圧領域の所定部位の熱酸化膜2及びシリコン窒化膜3が除去されてシリコン基板1の一部分を露出する開口が形成される。更に、シリコン基板1の該開口で露出された部分を浅くドライエッチングすることで浅溝5が45nmの深さで形成される。この浅溝5は、好ましくは、その側壁のテーパー角シリコン基板面と水平面とでなす角度が45度となるように形成される。浅溝5の側壁は、後の工程で高耐圧領域に作成されるトレンチの上端近辺に形成されるテーパー部分となり、以下では、符号5aで示される。更に、フォトレジストを除去した後、CVD法により酸化膜4が膜厚70nmで全面に成長される。次に、図10Cに示されているように、ドライエッチングにより、酸化膜4が、浅溝5の底部5bにおいてシリコン基板1が露出するまでエッチバックされる。以上の工程により、高耐圧トランジス形成領域にのみ浅溝5とサイドウォール6とが形成される。続いて、図11Aに示されているように、高耐圧領域がレジスト膜7で覆われた状態で、低耐圧領域の所望の領域をパターンニングすることで、シリコン基板1の一部分を露出する開口が形成される。更に、シリコン基板1の該開口で露出された部分を浅くドライエッチングすることで、深さ30nmの浅溝8が、低耐圧領域のみに選択的に形成される。浅溝8の側壁は、後の工程で低耐圧領域に作成されるトレンチの上端近辺に形成されるテーパー部分となり、以下では、符号8aで示される。続いて、図11Bに図示されているように、レジスト膜7を除去した後、CVD法により膜厚30nmの酸化膜が全面に成長され、更にドライエッチングにより、該酸化膜が、浅溝8の底部8bでシリコン基板1が露出するまでエッチバックされる。以上の工程により、サイドウォール9が低耐圧領域にのみ形成される。次に、図11Cに図示されているように、シリコン基板1の露出している部分に対して異方性エッチングが実施され、高耐圧領域にはトレンチ11が、低耐圧領域にはトレンチ12が形成される。トレンチ11の本体部分11a及びトレンチ12の本体部分12aのテーパー角は、テーパー部分5a、8aよりも急峻である即ち、シリコン基板1の表面となす角度が大きい。トレンチ11の本体部分11a及びトレンチ12の本体部分12aの深さは、一実施形態では、800nmである。更に図12を参照して、以上のような方法によりトレンチ11、12が形成された後、サイドウォール6、9がウェットエッチングで除去される。続いて、丸め酸化によってトレンチ11、12に膜厚20nmの熱酸化膜13が形成され、更に、埋め込み酸化膜14がトレンチ11、12に埋め込まれる。続いて、シリコン窒化膜3をストッパーとして研磨処理が行われた後、埋め込み酸化膜14が所望の高さになるように、追加エッチングが実施される。次にシリコン窒化膜3とその下の熱酸化膜2が除去された後、高耐圧MOSトランジスタを形成するための膜厚45nmの厚いゲート酸化膜15が高耐圧領域に形成される。次に低耐圧領域のみ厚いゲート酸化膜15が除去された後、低耐圧MOSトランジスタ用の膜厚8nmの薄いゲート酸化膜16が形成される。次に厚いゲート酸化膜15と薄いゲート酸化膜16の上にゲート電極17が形成される。更に、ソース/ドレイン注入等のMOSトランジスタを形成するために行われる工程を経て、高耐圧領域及び低耐圧領域に、それぞれ高耐圧MOSトランジス及び低電圧MOSトランジスタが形成される。図13は、本実施形態の半導体装置の製造方法で形成された高耐圧MOSトランジスタの構造を示す平面図であり、図14は、図13のI-I’断面における高耐圧MOSトランジスタの構造を示す断面図であり、図15は、図13のII-II’断面における高耐圧MOSトランジスタの構造を示す断面図である。図13に図示されているように、活性領域18を横断するようにゲート電極17が形成されると共に、活性領域18を取り囲むように素子分離領域19が形成される。素子分離領域19には、上述の熱酸化膜13及び埋め込み酸化膜14が形成される。図15に図示されているように、II-II’断面においては、本実施形態の製造方法で形成された高耐圧MOSトランジスタは、トレンチ分離を採用した一般的な高耐圧MOSトランジスタと同様の構造を有している。活性領域18にはDDDdoublediffuseddrain22が形成されると共に、ソースドレイン領域23が形成される。チャネル領域シリコン基板1の表面部のうちDDD22の間にある部分を被覆するように厚いゲート酸化膜15が形成され、そのゲート酸化膜15の上にゲート電極17が形成される。一方、図14に図示されているように、I-I’断面においては、本実施形態の製造方法で形成された高耐圧MOSトランジスタは、以下に述べられるように、高い耐圧を有するように形成される。本実施形態の製造方法によれば、埋め込み酸化膜14の角にディボット20が形成される。ただし、ディボット20は、テーパー部分5aと本体部分11aとの接合位置とディボット20の底部との距離Lが、ゲート酸化膜15の厚さToxよりも大きくなるように形成される。これにより、高い耐圧を有する高耐圧MOSトランジスタを形成できる。このような構造を実現するためには、ゲート酸化膜15の厚さを30nm~50nmに選択し、テーパー部分5aの深さdTAPERを45nm~65nmに選択することが好適である。ゲート酸化膜15の厚さとテーパー部分5aの深さdTAPERをこのように選択することで、より確実に、ディボット20の底部とシリコン基板1の距離Lをゲート酸化膜15の厚さToxよりも大きくすることができる。また、図16は、低耐圧MOSトランジスタの構造を示す平面図であり、図17は、図16のI-I’断面における低耐圧MOSトランジスタの構造を示す断面図であり、図18は、図16のII-II’断面における低耐圧MOSトランジスタの構造を示す断面図である。図16に図示されているように、活性領域18を横断するようにゲート電極17が形成されると共に、活性領域18を取り囲むように素子分離領域19が形成される。素子分離領域19には、上述の熱酸化膜13及び埋め込み酸化膜14が形成される。図18に図示されているように、II-II’断面においては、本実施形態の製造方法で形成された低耐圧MOSトランジスタは、トレンチ分離を採用した一般的なMOSトランジスタと同様の構造を有している。活性領域18にはLDDlightlydopeddrain24が形成されると共に、ソースドレイン領域25が形成される。チャネル領域シリコン基板1の表面部のうちLDD24の間にある部分を被覆するように薄いゲート酸化膜16が形成され、そのゲート酸化膜16の上にゲート電極17が形成される。一方、図17に図示されているように、I-I’断面においては、トレンチ12のテーパー部分8aの深さが浅いため、テーパー部分8aにサブチャンネルが形成されてもその幅を狭くすることができ、サブチャンネルの影響を低減できる。これにより、ハンプ特性の発生を抑制することができる。以上に説明されているように、本実施形態の半導体装置の製造工程によれば、高耐圧領域ではトレンチ11の上端近辺のテーパー部分5aの深さが相対的に深く、低耐圧領域ではトレンチ12の上端近辺のテーパー部分8aの深さが相対的に浅い半導体装置を製造することができる。これにより、高耐圧MOSトランジスタのゲート耐圧を十分確保する一方で、ハンプ特性の発生を抑制した低耐圧MOSトランジスタを実現することができる。第2の実施形態図19A~図19C、及び、図20A~図20Bは、本発明の第2の実施形態の半導体装置の製造方法を示す断面図である。第2の実施形態においても、第1の実施形態と同様に、高耐圧領域ではトレンチの上端近辺のテーパー部分の深さが相対的に深く、低耐圧領域ではトレンチの上端近辺のテーパー部分の深さが相対的に浅い半導体装置が製造される。ただし、第2の実施形態では、トレンチを形成する工程が第1の実施形態と異なっている。以下、第2の実施形態の半導体装置の製造方法を詳細に説明する。図19Aを参照して、まず、単結晶のシリコン基板31の表面に、約850°Cでの熱酸化によって膜厚10nm程度の熱酸化膜32が形成され、その後、熱酸化膜2の上にCVD法で膜厚160nm程度のシリコン窒化膜33が堆積される。その上に膜厚40nmの酸化膜34がCVD法で形成される。次に、図19Bに図示されているように、フォトレジストをマスクにしたドライエッチングで、所定の部位の酸化膜4、シリコン窒化膜33及び熱酸化膜32が除去されてシリコン基板1の一部分を露出する開口が形成される。更に、シリコン基板31の該開口で露出された部分を浅くドライエッチングすることで、浅溝36が40nmの深さで形成される。この浅溝36は、好ましくは、その側壁のテーパー角シリコン基板面と水平面とでなす角度が45度となるように形成される。後述されるように、浅溝36の側壁は、高耐圧領域においてはトレンチの上端近辺に形成されるテーパー部分となり、低耐圧領域においてはテーパー部分の一部となる。以下においては、浅溝36の側壁をテーパー部分36aと記載する。更に、フォトレジストを除去した後、CVD法により膜厚70nmの酸化膜35が全面に成長される。次に、図19Cに図示されているように、ドライエッチングにより、酸化膜35が、浅溝36の底面36bにおいてシリコン基板31が露出するまでエッチバックされる。これによりサイドウォール37が形成される。次に、図20Aに図示されているように、高耐圧領域のみがレジスト膜38で覆われた状態で、低耐圧領域に対して酸化膜がエッチングされる条件でのエッチバックが追加される。このエッチバックは、シリコン窒化膜33の上の酸化膜35が除去されるように行われる。これにより、低耐圧領域のサイドウォール37のみ幅が小さくなり、低耐圧領域においてはテーパー部分36aの一部が露出することになる。幅が小さくされた低耐圧領域のサイドウォールは、図20Aでは、符号37aで示されている。続いて、図20Bに図示されているように、レジスト膜38を除去した後、異方性エッチングが行われ、高耐圧領域にはトレンチ39が、低耐圧領域にはトレンチ40が形成される。トレンチ39の本体部分39a及びトレンチ40の本体部分40aのテーパー角は、テーパー部分36aよりも急峻である即ち、シリコン基板1の表面となす角度が大きい。このとき、低耐圧領域においては、テーパー部分36aの露出している部分においてシリコン基板31がエッチングされ、これにより、本体部分40aに接合するテーパー部分40bが形成される。トレンチ39の本体部分39a及びトレンチ40の本体部分40aの深さは、一実施形態では、800nmである。このようにして、高耐圧領域ではトレンチ39の上端近辺のテーパー部分36aの深さが相対的に深くなるようにトレンチ39が形成され、低耐圧領域ではトレンチ40の上端近辺のテーパー部分40bの深さが相対的に浅くなるようにトレンチ40が形成される。以上のような工程によりトレンチ39、40が形成された後、シリコン窒化膜33の上の酸化膜34とサイドウォール3737aがウェットエッチングで除去される。その後、第1の実施形態と同様の工程により、トレンチ39、40の内壁への熱酸化膜の形成、埋め込み酸化膜の形成、埋め込み酸化膜の追加エッチング、高耐圧領域への厚いゲート酸化膜の形成、低耐圧領域への薄いゲート酸化膜の形成、及び、ゲート電極の形成が行われる。更に、ソース/ドレイン注入等のMOSトランジスタを形成するために行われる工程を経て、高耐圧領域及び低耐圧領域に、それぞれ、高耐圧MOSトランジス及び低電圧MOSトランジスタが形成される。形成された高耐圧MOSトランジス及び低電圧MOSトランジスタの構造は、第1の実施形態と同一である。第2の実施形態の半導体装置の製造方法においても、高耐圧領域ではトレンチ39の上端近辺のテーパー部分36aの深さが相対的に深く、低耐圧領域ではトレンチ40の上端近辺のテーパー部分40bの深さが相対的に浅い半導体装置を製造することができる。これにより、高耐圧MOSトランジスタのゲート耐圧を十分確保する一方で、ハンプ特性の発生を抑制した低耐圧MOSトランジスタを実現することができる。更に、第2の実施形態の半導体装置の製造方法では、浅溝36が高耐圧領域と低耐圧領域の両方に同時に形成されるので、第1の実施形態よりも工程数を少なくできる利点がある。上述の実施形態の製造方法で製造された高耐圧MOSトランジスタ及び低耐圧MOSトランジスタは、様々な製品に応用できる。一実施形態では、上述の実施形態の半導体装置の製造方法が、LCDドライバの製造に適用される。図21は、そのようなLCDドライバ50の構成の例である。図21のLCDドライバ50は、カラーのLCDパネルを駆動するように構成されており、クロック入力バッファ51と、画像信号入力バッファ52R、52G、52Bと、シリアルパラレルコンバータ53R、53G、53Bと、シフトレジスタ54と、フリップフロップ回路55と、ラッチ回路56と、DAコンバータ57と、出力アンプ58とを備えている。クロック入力バッファ51、及び、画像信号入力バッファ52R、52G、52Bは、いずれも、小振幅差動信号を受け取るように構成された入力バッファ回路である。クロック入力バッファ51は、差動クロック信号CLKを受けてシングルエンドの内部クロック信号を生成し、生成した内部クロック信号をシリアルパラレルコンバータ53R、53G、53Bとシフトレジスタ54とに供給する。画像信号入力バッファ52Rは、差動入力信号D2を受け取り、それに対応するR画像信号を生成する。ここで、R画像信号とは、LCDドライバ50で駆動されるLCDパネルの赤色の画素の階調を示すデータを伝送する信号である。同様に、画像信号入力バッファ52Gは、差動入力信号D1を受け取り、それに対応するG画像信号を生成し、画像信号入力バッファ52Bは、差動入力信号D0を受け取り、それに対応するB画像信号を生成する。G画像信号とは、LCDパネルの緑色の画素の階調を示すデータであり、B画像信号とは、LCDパネルの青色の画素の階調を示すデータである。R画像信号、G画像信号及びB画像信号は、いずれも、シリアルデータ信号である。シリアルパラレルコンバータ53R、53G、53Bは、画像信号入力バッファ52R、52G、52BからR画像信号、G画像信号、B画像信号を受け取り、受け取ったR画像信号、G画像信号、B画像信号に対してシリアル-パラレル変換を行うことによってR画像データ、G画像データ、B画像データを生成する。図21の例では、R画像データ、G画像データ及びB画像データは、いずれも、6ビットで一つの画素の階調を示すデータである。シフトレジスタ54は、フリップフロップ回路55に含まれる各フリップフロップが、対応するR画像データ、G画像データ又はB画像データを受け取るタイミングを指示するラッチ信号を生成するために使用される。シフトレジスタ54は、シフトスタート入出力STHR又はSTHLから受け取ったシフトスタートパルスと、クロック入力バッファ51から受け取った内部クロック信号に応答してシフト動作を行う。シフトレジスタ54におけるシフト動作の方向は、シフト切り替え信号R/Lによって切り換えられる。フリップフロップ回路55は、シリアルパラレルコンバータ53R、53G、53BからR画像データ、G画像データ、B画像データを受け取って一次的に保存する。本実施形態では、フリップフロップ回路55は、それぞれが6ビットの記憶容量を有する128個のフリップフロップから構成される。フリップフロップ回路55の各フリップフロップは、対応する画素の階調を示す画像データを格納する。ラッチ回路56は、ストローブ信号STBに応答してフリップフロップ回路55から画像データをラッチし、DAコンバータ57に転送する。DAコンバータ57は、ラッチ回路56から受け取った画像データに対応する階調電圧を生成する。詳細には、DAコンバータ57は、階調基準電圧V0~V9を受け取り、各画素の取り得る階調図21の例では、64=26階調のそれぞれに対応する階調電圧を生成する。DAコンバータ57は、更に、生成した階調電圧から画像データに対応する階調電圧を選択し、選択した階調電圧を出力アンプ58に出力する。出力される階調電圧のLCDパネルの対向電極の電位を基準として定義された極性は、極性信号POLによって指定される。出力アンプ58は、ボルテッジフォロアとして構成されており、DAコンバータ57から受け取った階調電圧に対応する駆動電圧をLCDパネルのデータ線ソース線、信号線等とも呼ばれるに出力し、LCDパネルの各画素を駆動する。一実施形態では、クロック入力バッファ51、画像信号入力バッファ52R、52G、52Bが低耐圧MOSトランジスタで構成され、出力アンプ58が高耐圧MOSトランジスタで構成される。小振幅差動信号が入力されるクロック入力バッファ51、画像信号入力バッファ52R、52G、52Bは、小振幅差動信号の処理に適した低耐圧MOSトランジスタで構成されることが好適である。一方、高い駆動電圧を出力することが求められる出力アンプ58は、高耐圧MOSトランジスタで構成されることが好適である。以上には、本発明の実施形態が具体的に説明されているが、本発明は、上述の実施形態に限定されると解釈してはならない。本発明は、当業者には自明的な様々な変更と共に実施され得る。