電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、前記貫通孔の内部に電荷蓄積層となる膜と、絶縁膜となる膜と、ゲルマニウムを用いた第1の膜と、アルミニウムを用いた第2の膜と、を形成する工程と、置換熱処理を用いて、前記第1の膜と、前記第2の膜とを置換して前記第2の膜の前記絶縁膜となる膜とは反対の側にゲルマニウムを成長させて半導体ピラーを形成する工程と、前記積層体の上方に配線を形成する工程と、前記置換された第2の膜を選択的に除去することで、前記絶縁膜となる膜と前記半導体ピラーとの間に空隙を形成する工程と、を備え、前記空隙を形成する工程において、前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる半導体記憶装置の製造方法。前記空隙を形成する工程において、前記置換された第2の膜の一部を残すことで、前記絶縁膜となる膜と前記半導体ピラーとの間の距離を保つ支持部を形成する請求項1記載の半導体記憶装置の製造方法。積層して設けられた複数の電極膜と、前記電極膜同士の間に設けられた層間絶縁膜と、を有した積層体と、前記積層体を貫く半導体ピラーと、前記半導体ピラーと前記電極膜との間であって、前記半導体ピラーの外側に空隙を介して設けられた絶縁膜と、前記絶縁膜と前記電極膜との間に設けられた電荷蓄積膜と、を備え、前記半導体ピラーは、ゲルマニウムを含み、前記半導体ピラーの上端部は、前記積層体の上方に設けられた配線により支えられている半導体記憶装置。前記絶縁膜と前記半導体ピラーとの間の距離を保つ支持部が、前記半導体ピラーの下端側に設けられ、前記支持部は、アルミニウムを含む請求項3記載の半導体記憶装置。前記支持部の上端は、最下層の前記電極膜の下端よりも下方にある請求項4記載の半導体記憶装置。本発明が解決しようとする課題は、信頼性および読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置の製造方法は、電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、前記貫通孔の内部に電荷蓄積層となる膜と、絶縁膜となる膜と、ゲルマニウムを用いた第1の膜と、アルミニウムを用いた第2の膜と、を形成する工程と、置換熱処理を用いて、前記第1の膜と、前記第2の膜とを置換して前記第2の膜の前記絶縁膜となる膜とは反対の側にゲルマニウムを成長させて半導体ピラーを形成する工程と、前記積層体の上方に配線を形成する工程と、前記置換された第2の膜を選択的に除去することで、前記絶縁膜となる膜と前記半導体ピラーとの間に空隙を形成する工程と、を備えている。そして、前記空隙を形成する工程において、前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、半導体記憶装置には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。第1の実施形態図1は、第1の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。図2は、メモリストリングス部分を例示する模式断面図である。また、図1、図2におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板11の主面に平行な方向、Z方向は基板11の主面に直交する方向積層方向としている。なお、図1においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。本実施形態に係る半導体記憶装置1は、3次元積層型のフラッシュメモリである。後述するように、半導体記憶装置1においては、複数の電極膜WLが相互に離隔して積層されており、これらの電極膜WLを複数の半導体ピラーSPが貫くことにより、電極膜WLと半導体ピラーSPとの交差部分毎にセルトランジスタが形成されている。また、各セルトランジスタには電荷蓄積膜が設けられており、この電荷蓄積膜に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。図1、図2に示すように、半導体記憶装置1には、例えば、単結晶シリコンを用いた基板11が設けられている。基板11の表層部分には、イオンインプランテーションによりソース線SLが形成されている。基板11上には、下部ゲート積層体ML1が設けられている。下部ゲート積層体ML1においては、絶縁膜12、下部選択ゲート電極LSG及び絶縁膜13がこの順に積層されている。また、下部ゲート積層体ML1の上方には、メモリ積層体ML2が設けられている。メモリ積層体ML2は、積層して設けられた複数の電極膜WLと、電極膜WL同士の間に設けられた層間絶縁膜14とを有している。電極膜WLは半導体記憶装置1のワード線として機能する。層間絶縁膜14は電極膜WL同士を絶縁する絶縁膜として機能する。最上層の電極膜WL上にも層間絶縁膜14が設けられている。なお、図1に示す例では、電極膜WLは4層設けられているが、電極膜WLの層数はこれに限定されない。更に、メモリ積層体ML2の上方には、上部ゲート積層体ML3が設けられている。上部ゲート積層体ML3においては、絶縁膜15、上部選択ゲート電極USG及び絶縁膜16がこの順に積層されている。上部選択ゲート電極USG及び下部選択ゲート電極LSGは、それぞれ1枚の導電膜がY方向に分断されて形成されたものであり、X方向に延びる複数本の配線状の導電部材となっている。上部選択ゲート電極USG及び下部選択ゲート電極LSGの周囲は、絶縁膜17によって埋め込まれている。これに対して、電極膜WLは消去ブロック単位で分断されており、消去ブロック内ではXY平面に平行な1枚の導電膜となっている。なお、電極膜WLも、上部選択ゲート電極USG及び下部選択ゲート電極LSGと同様に、Y方向に分断されていてもよい。下部選択ゲート電極LSG、電極膜WL及び上部選択ゲート電極USGは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンなどにより形成されている。絶縁膜12~17は、絶縁材料、例えば、シリコン酸化物により形成されている。なお、各膜間の任意の位置に、例えばシリコン窒化物からなるストッパ膜等、製造プロセス上必要な膜が設けられていてもよい。そして、下部ゲート積層体ML1、メモリ積層体ML2及び上部ゲート積層体ML3以下、総称して積層体MLというには、積層方向Z方向に延びる複数本の貫通孔18が形成されている。各貫通孔18は積層体ML全体を貫いている。各貫通孔18の内部には、半導体ピラーSPが形成されている。そのため、半導体ピラーSPは積層体MLを貫くことになる。半導体ピラーSPは、中空の柱状筒状を呈しており、例えば、半導体ピラーSPの形状を円筒状とすることができる。ここで、ポリシリコンなどのシリコンを用いて半導体ピラーSPを形成するようにすれば、メモリ積層体ML2の積層数が増え、NAND列の直列抵抗が増えたときに読み出し速度が低下するという問題が生じるおそれがある。このことは、シリコンチャネルにおけるキャリアの移動度が低いことに起因する。この場合、シリコン以上の高い移動度を生じさせることのできる半導体材料としてはゲルマニウムがあるが、ゲルマニウムの成膜後に結晶化を行うとゲルマニウムの膜中にホール生成を行う欠陥が多く生じ所望の閾値が得られなくなるという新たな問題が生ずる。本実施形態においては、ゲルマニウムを用いて半導体ピラーSPを形成するようにしている。そして、半導体ピラーSPを形成する際にゲルマニウムを用いたゲルマニウム膜25第1の膜の一例に相当すると、アルミニウムを用いたアルミニウム膜27第2の膜の一例に相当するとを置換熱処理するようにしている。この様な置換熱処理を行えば、貫通孔18の軸方向にゲルマニウムを成長させることができるので、単結晶化を図ることができる。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきが少ない半導体ピラーSPを形成することができる。なお、置換熱処理を行うことで半導体ピラーSPを形成することに関する詳細は後述する。また、半導体ピラーSPは積層体MLの積層方向全長にわたって設けられており、半導体ピラーSPの下端部は基板11のソース線SLに接続されている。また、半導体ピラーSPの上端部はプラグ導電層26を介してビット線BLに接続されている。プラグ導電層26は、例えば、不純物が導入されて導電性が付与されたシリコンやゲルマニウムなどを用いて形成されたものとすることができる。また、半導体ピラーSPの下端側には支持部20が形成されている。支持部20は、絶縁膜24aと半導体ピラーSPとの間の距離を保つ。支持部20の上端は、下部選択ゲート電極LSGの下端よりも下方に形成されている。支持部20は、アルミニウムを用いて形成されたものとすることができる。なお、支持部20の形成に関する詳細は後述する。本実施形態においては、半導体ピラーSPの上端部がプラグ導電層26を介してビット線BLに接続されている。すなわち、半導体ピラーSPの上端部は、積層体MLの上方に設けられた配線であるビット線BLにより支えられている。また、半導体ピラーSPの下端側が支持部20により支えられている。そのため、空隙24bの幅寸法XY平面における半導体ピラーSPと絶縁膜24aとの間の寸法を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。また、貫通孔18の内壁面上に、ブロック絶縁膜22、電荷蓄積膜23及び絶縁膜24aがこの順に積層されている。絶縁膜24aは、半導体ピラーSPと電極膜WLとの間であって、半導体ピラーSPの外側に空隙24bを介して設けられている。この場合、絶縁膜24aと空隙24bとがトンネル絶縁膜24として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜24とすることができる。ブロック絶縁膜22は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜22は、電荷蓄積膜23を形成する材料の誘電率よりも高い誘電率を有した材料を用いて形成されたものとすることができる。ブロック絶縁膜22は、例えば、アルミナを用いて形成されたものとすることができる。電荷蓄積膜23は、電荷を保持する能力を有する膜であり、例えば、電子のトラップサイトを含む膜とすることができる。電荷蓄積膜23は、例えば、シリコン窒化物を用いて形成されたものとすることができる。絶縁膜24aは、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜とすることができる。絶縁膜24aは、例えば、単層のシリコン酸化膜やONO膜oxidenitrideoxide膜:酸化物-窒化物-酸化物膜などを用いて形成されたものとすることができる。更に、ブロック絶縁膜22、電荷蓄積膜23、絶縁膜24aは半導体ピラーSPと上部選択ゲート電極USGとの間にも設けられ、上部ゲート絶縁膜が形成されることになる。これにより、上部ゲート積層体ML3においては、半導体ピラーSPをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜をゲート絶縁膜とし、上部選択ゲート電極USGをゲート電極とした上部選択トランジスタが形成される。また、ブロック絶縁膜22、電荷蓄積膜23、絶縁膜24aは半導体ピラーSPと下部選択ゲート電極LSGとの間にも設けられ、下部ゲート絶縁膜が形成されることになる。これにより、下部ゲート積層体ML1においては、半導体ピラーSPをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜をゲート絶縁膜とし、下部選択ゲート電極LSGをゲート電極とした下部選択トランジスタが形成される。更にまた、上部ゲート積層体ML3の上方には、Y方向に延びる複数のビット線BLが設けられている。ビット線BLは、タングステンなどの金属を用いて形成されている。各ビット線BLは、Y方向に沿って配列された各列の半導体ピラーSPの直上域を通過するように配設されている。ビット線BLは、半導体ピラーSPの上端部にプラグ導電層26を介して接続されている。これにより、半導体ピラーSPは、ビット線BLとソース線SLとの間に接続される。本実施形態によれば、半導体ピラーSPは、ゲルマニウムを用いて形成されている。また、半導体ピラーSPを形成する際にゲルマニウムとアルミニウムとを置換熱処理するようにしている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置1とすることができる。また、絶縁膜24aと空隙24bとがトンネル絶縁膜24として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜24を有した半導体記憶装置1とすることができる。この場合、半導体ピラーSPの上端部がプラグ導電層26を介してビット線BLにより支えられている。また、半導体ピラーSPの下端側が支持部20により支えられている。そのため、空隙24bの幅寸法を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。第2の実施形態図3は、第2の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。図4は、メモリストリングス部分を例示する模式断面図である。また、図3、図4におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板11の主面に平行な方向、Z方向は基板11の主面に直交する方向積層方向としている。なお、図3においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。本実施形態に係る半導体記憶装置3も、3次元積層型のフラッシュメモリである。ただし、基板11の上層部分にはソース線が形成されておらず、その替わりにバックゲート電極31が形成されている。基板11の上層部分には絶縁膜11aが形成され、絶縁膜11aの上に、例えば、不純物がドープされたポリシリコン膜などを用いたバックゲート電極31が形成されている。また、半導体記憶装置3においては、下部ゲート積層体ML1は設けられておらず、基板11とメモリ積層体ML2との間には、接続部材32が設けられている。接続部材32は、Y方向に延びる棒状の導電性部材であり、Y方向において隣り合う一対の半導体ピラーSPの下端部同士を電気的に接続しており、半導体ピラーSPと一体的に形成されている。また、半導体記憶装置3においては、各電極膜WLは上部選択ゲート電極USG毎に溝54により分断されており、1つの上部選択ゲート電極USGの直下域に、電極膜WLが多段に配列されている。すなわち、電極膜WLは、YZ平面においてマトリクス状に配列されており、相互に離隔している。これにより、電極膜WLのうち、1つの接続部材32に接続された一対の半導体ピラーSPの一方が貫く部分と他方が貫く部分とは、相互に離隔している。また、この一対の半導体ピラーSPは、相互に異なる上部選択ゲート電極USGを貫いている。また、半導体記憶装置3においては、上部選択ゲート電極USGとビット線BLとの間に、ソース線SLが設けられている。ソース線SLはX方向、すなわち、ビット線BLに対して直交する方向に延びている。そして、ソース線SLの幅は、上部選択ゲート電極USG及び電極膜WLの幅よりも広く、Y方向に配列された2列の半導体ピラーSPの直上域にわたって配置されており、これらの2列の半導体ピラーSPが接続されている。そして、接続部材32に接続された一対の半導体ピラーSPのうち、一方がソース線SLに接続され、他方がビット線BLに接続されている。メモリ積層体ML2と、ソース線SL、ビット線BLなどとの間には、絶縁膜55~58が設けられている。また、半導体ピラーSPの下端側には支持部20が形成されている。支持部20は、絶縁膜24aと半導体ピラーSPとの間の距離を保つ。支持部20の上端は、最下層の電極膜WLの下端よりも下方に形成されている。支持部20は、アルミニウムを用いて形成されたものとすることができる。本実施形態においても、半導体ピラーSPは、ゲルマニウムを用いて形成されている。また、半導体ピラーSPを形成する際にゲルマニウムとアルミニウムとを置換熱処理するようにしている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置3とすることができる。また、絶縁膜24aと空隙24bとがトンネル絶縁膜24として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜24を有した半導体記憶装置3とすることができる。また、半導体ピラーSPの上端部は、メモリ積層体ML2の上方に設けられた配線であるビット線BLまたはソース線SLにより支えられている。また、半導体ピラーSPの下端側が支持部20により支えられている。そのため、空隙24bの幅寸法を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。第3の実施形態次に、半導体記憶装置1の製造方法について例示する。なお、以下の説明では、図1及び図2に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図1、図2を参照するものとする。まず、基板11の上層部分における所望の位置に素子分離膜図示せずを形成する。そして、メモリ領域に不純物を導入し、ソース線SLを形成する。なお、ソース線SLは、素子分離構造により電気的に分離された配線構造の拡散層により構成してもよく、または、基板11に埋め込まれたメタル配線により構成してもよい。ソース線SLは、ビット線BLと同じ配列周期で同じ方向に延びる配線構造とすることができる。一方、周辺回路領域図示せずにはPウエル及びNウエル等を形成し、各ドライバ回路を構成するトランジスタのソースドレインを形成する。次に、これらのトランジスタのゲートを形成する。次に、基板11上のメモリ領域に絶縁材料を堆積させて平坦化し、絶縁膜12を形成する。次に、この絶縁膜12の上に例えばアモルファスシリコンを堆積させて、下部選択ゲートLSGを形成する。次に、下部選択ゲートLSGの上に絶縁膜13を形成する。これにより、絶縁膜、下部選択ゲート及び絶縁膜からなる下部ゲート積層体ML1が形成される。次に、下部ゲート積層体ML1上に、例えばシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜14を形成する。次に、層間絶縁膜14上に電極膜WLを形成する。以後、層間絶縁膜14と電極膜WLとを交互に積層させる。一例では、層間絶縁膜14及び電極膜WLを4層ずつ形成する。これにより、メモリ積層体ML2が形成される。次に、メモリ積層体ML2上に、例えばシリコン酸化物からなる絶縁膜15を形成し、例えばアモルファスシリコンを堆積させて上部選択ゲートUSGを形成し、例えばシリコン酸化物からなる絶縁膜16を形成する。これにより、上部選択ゲートUSGを含む上部ゲート積層体ML3が形成される。次に、フォトリソグラフィ法及びRIEReactiveIonEtching:反応性イオンエッチング法を用いて、上部ゲート積層体ML3、メモリ積層体ML2、下部ゲート積層体ML1を積層方向に貫通し基板11まで到達する貫通孔18を形成する。このとき、マトリクス状に配列された複数個の貫通孔18が同時に形成される。次に、ブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24、半導体ピラーSP、支持部20を形成する。図5は、ブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24、半導体ピラーSP、支持部20の形成を例示するための模式工程断面図である。なお、図5においては煩雑となることを避けるために、貫通孔18の中心線18aに対して片方側のみを表すものとしている。まず、図5aに示すように、貫通孔18の内壁から順にブロック絶縁層22となる膜と、電荷蓄積層23となる膜と、絶縁膜24aとなる膜と、ゲルマニウムを用いたゲルマニウム膜25と、アルミニウムを用いたアルミニウム膜27と、をこの順に形成する。例えば、ブロック絶縁膜22となる膜をアルミナを用いて形成し、電荷蓄積膜23となる膜をシリコン窒化膜を用いて形成し、絶縁膜24aとなる膜をシリコン酸化膜やONO膜を用いて形成し、ゲルマニウム膜25をゲルマニウムを用いて形成し、アルミニウム膜27をアルミニウムを用いて形成するようにすることができる。なお、これらの形成方法には、例えば、CVD法ChemicalVaporDeposition法:化学気相成長法などの既知の成膜技術を適用することができる。次に、図5bに示すように、置換熱処理を行う。図5cは、図5bにおけるA部の模式拡大図であり、置換熱処理の様子を例示するものである。図5cに示すように、置換熱処理を行うと、アルミニウム膜27におけるアルミニウムの結晶粒界27aをゲルマニウムが通過する。そして、アルミニウム膜27のゲルマニウム膜25が設けられた側とは反対の側にゲルマニウム膜25aが形成される。そして、図5bに示すように、絶縁膜24aとなる膜の電荷蓄積層23となる膜とは反対の側にアルミニウム膜27を形成するとともに、形成されたアルミニウム膜27の絶縁膜24aとなる膜とは反対の側にゲルマニウムを成長させてゲルマニウム膜25aを形成する。このゲルマニウム膜25aが半導体ピラーSPとなる。置換熱処理を行うと、貫通孔18の軸方向にゲルマニウムを成長させることができるので、単結晶化を図ることができる。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきが少ない半導体ピラーSPを形成することができる。置換熱処理は、例えば、酸素のない環境例えば、不活性ガス雰囲気中などにおいて、400°C~500°C程度に加熱することで行うようにすることができる。次に、図5dに示すように、アルミニウム膜27を選択的に除去することで、絶縁膜24aとなる膜と半導体ピラーSPとの間に空隙24bを形成する。また、アルミニウム膜27の一部を残すことで、絶縁膜24aとなる膜と半導体ピラーSPとの間の距離を保つ支持部20を形成する。この場合、アルミニウム膜27の選択的な除去を行う前に、上部ゲート積層体ML3の上方にプラグ導電層26、ビット線BLを形成するようにすることができる。例えば、上部ゲート積層体ML3の上方にプラグ導電層26、ビット線BLとなる膜を形成し、ビット線BLを所望の形状に加工する際にアルミニウム膜27の端部が露出するようにする。そして、露出させたアルミニウム膜27の端部を介してアルミニウム膜27の選択的な除去を行うようにすることができる。この様にすれば、アルミニウム膜27の選択的な除去を行う際に、プラグ導電層26を介して半導体ピラーSPの上端部をビット線BLにより支えることができる。アルミニウム膜27の選択的な除去は、例えば、硫酸と過酸化水素水の混合液28を用いたウェット処理SH処理を用いて行うようにすることができる。例えば、硫酸と過酸化水素水の混合液28を露出させたアルミニウム膜27の端部を介して供給することでアルミニウム膜27を選択的に除去して空隙24bを形成するようにすることができる。そして、時間管理などを行うことでアルミニウム膜27の一部を残して支持部20を形成するようにすることができる。第4の実施形態次に、半導体記憶装置3の製造方法について例示する。なお、以下の説明では、図3及び図4に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図3、図4を参照するものとする。まず、基板11上のメモリ領域に絶縁層11a、バックゲート電極BGを形成する。そして、既知のリソグラフィ法及びRIE法を用いて、隣接する半導体ピラーSPを接続するための凹部をバックゲート電極BG中に形成し、凹部内に非晶質シリコンなどを用いた犠牲膜を埋め込む。次に、前述したものと同様にして、メモリ積層体ML2を形成する。次に、フォトリソグラフィ法及びRIE法を用いて、メモリ積層体ML2の積層方向に延びる溝54を形成する。溝54は、Y方向に隣接する電極膜WLを分離するための溝となる。そして、溝54内にシリコン酸化物を埋め込み絶縁膜55を形成する。次に、上部選択ゲート電極USGとなる膜を形成する。そして、フォトリソグラフィ法及びRIE法を用いて、上部選択ゲート電極USGとなる膜、絶縁膜55、メモリ積層体ML2を積層方向に貫通し凹部に連通する貫通孔18を形成する。次に、アルカリウエットエッチング法などを用いて凹部内に埋め込まれた犠牲膜を貫通孔18を介して選択的に除去する。次に、前述したものと同様にして、ブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24、半導体ピラーSP、支持部20を形成する。例えば、貫通孔18の内壁から順にブロック絶縁層22となる膜と、電荷蓄積層23となる膜と、絶縁膜24aとなる膜と、ゲルマニウムを用いたゲルマニウム膜25と、アルミニウムを用いたアルミニウム膜27と、をこの順に形成する。そして、置換熱処理を行うことで半導体ピラーSPを形成するようにすることができる。また、アルミニウム膜27の上にプラグ導電層26となる膜、ビット線BLとなる膜、ソース線SLとなる膜を成膜し、これらを所望の形状に加工する際にアルミニウム膜27の端部が露出するようにする。そして、例えば、硫酸と過酸化水素水の混合液28を用いたウェット処理SH処理を用いて、露出させたアルミニウム膜27の端部を介してアルミニウム膜27を選択的に除去して空隙24bを形成する。また、時間管理などを行うことでアルミニウム膜27の一部を残して支持部20を形成するようにする。以上に例示をした実施形態によれば、信頼性および読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。