メモリコントローラと、それぞれが前記メモリコントローラから発行されるコマンドに基づいて動作する第1および第2のメモリデバイスと、を備え、前記第1および第2のメモリデバイスは、メモリセルアレイと、前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、をそれぞれ含み、前記第1および第2のメモリデバイスは、互いに異なる出力タイミングで前記データを出力するように調整されることを特徴とするメモリシステム。前記メモリコントローラは、前記第1および第2のメモリデバイスそれぞれの前記出力タイミングを異ならせるタイミング調整回路を更に含むことを特徴とする請求項1に記載のメモリシステム。前記メモリデバイスは、前記出力タイミングを調整する出力タイミング調整回路を更に含み、前記第1および第2のメモリデバイスは、それぞれの前記出力タイミング調整回路の設定に応じて、互いに異なる前記出力タイミングにて前記データを出力することを特徴とする請求項1に記載のメモリシステム。前記メモリコントローラの前記タイミング調整回路は、外部クロック信号を受け取り、前記外部クロック信号に応じて位相が異なる第1および第2のクロック信号を生成し、前記第1のメモリデバイスは前記第1のクロック信号に応じた前記出力タイミングで前記データを出力し、前記第2のメモリデバイスは前記第2のクロック信号に応じた前記出力タイミングで前記データを出力することを特徴とする請求項2に記載のメモリシステム。前記メモリコントローラの前記タイミング調整回路は、第1および第2の遅延時間に対応するる第1および第2の遅延素子により、前記外部クロック信号から前記第1および第2のクロック信号を生成することを特徴とする請求項4に記載のメモリシステム。それぞれが前記メモリコントローラから発行される前記コマンドに基づいて動作する複数の第3のメモリデバイスを更に備え、前記第3のメモリデバイスは、メモリセルアレイと前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、を含み、前記メモリコントローラは、1/前記第1および第2のメモリデバイスと前記複数の第3のメモリデバイスの合計個数ずつ位相が異なる複数のクロック信号を生成し、前記第1、第2のメモリデバイス、および、前記複数の第3のメモリデバイスのそれぞれは、前記複数のクロック信号のうちの1つのクロック信号に応じた前記出力タイミングで前記データを出力することを特徴とする請求項1に記載のメモリシステム。それぞれが前記メモリコントローラから発行される前記コマンドに基づいて動作する第3および第4のメモリデバイスを更に備え、前記第3および第4のメモリデバイスは、メモリセルアレイと前記メモリセルアレイから読み出されたデータを前記メモリコントローラに出力するデータ出力回路と、を含み、前記メモリコントローラは、外部クロック信号を受け取り、前記外部クロック信号のライズエッジに応じた第1のクロック信号と前記外部クロック信号のフォールエッジに応じた第2のクロック信号とを生成し、前記第1および前記第3のメモリデバイスは、前記第1のクロック信号に応じて前記データを出力し、前記第2および前記第4のメモリデバイスは、前記第2のクロック信号に応じて前記データを出力することを特徴とする請求項1に記載のメモリシステム。前記メモリコントローラは、前記第1のクロック信号に応じて互いに位相の異なる第1および第3の内部クロック信号を生成し、かつ、前記第2のクロック信号に応じて互いに位相の異なる第2および第4の内部クロック信号を生成し、前記第1から第4のメモリデバイスは、それぞれ、前記第1から第4の内部クロック信号に応じて前記データを出力することを特徴とする請求項7に記載のメモリシステム。前記第1の内部クロック信号と前記第3の内部クロック信号とは互いに逆位相の関係であり、前記第2の内部クロック信号と前記第4の内部クロック信号とは互いに逆位相の関係であることを特徴とする請求項8に記載のメモリシステム。前記メモリコントローラは、前記データが入力されるタイミングを測定する入力タイミング測定回路を含み、前記入力タイミング測定回路による測定結果に基づいて、前記第1および第2のメモリデバイスの前記出力タイミング調整回路の設定を調整し、前記第1および第2のメモリデバイスが前記データを出力する前記出力タイミングを調整することを特徴とする請求項3に記載のメモリシステム。前記第1および第2のメモリデバイスは、それぞれ固有の遅延時間を記憶し、前記遅延時間に応じて前記出力タイミング調整回路の設定を調整することを特徴とする請求項3に記載のメモリシステム。前記メモリコントローラと前記第1および第2のメモリデバイスが一つのインターポーザ上にパッケージングされていることを特徴とする請求項1に記載のメモリシステム。前記第1および第2のメモリデバイスが互いに積層されていることを特徴とする請求項1に記載のメモリシステム。前記メモリコントローラと前記第1および第2のメモリデバイスが互いに積層されていることを特徴とする請求項1に記載のメモリシステム。前記複数のメモリデバイスに設けられたデータ端子と前記メモリコントローラに設けられたデータ端子は、前記複数のメモリデバイスをそれぞれ貫通する貫通電極を介して接続されていることを特徴とする請求項14に記載のメモリシステム。前記第1および第2のメモリデバイスが単一の半導体チップ上に形成されることを特徴とする請求項1に記載のメモリシステム。前記第1および第2のメモリデバイスが互いに異なる半導体チップ上に形成されることを特徴とする請求項1に記載のメモリシステム。メモリデバイスがデータリードデータを出力するとき、一時的な電源ノイズが発生する。メモリシステムは、通常、このようなノイズを許容して動作できるように設計される。しかし、上述のような複数のメモリデバイスが一つのメモリコントローラに共通接続されるメモリシステムの場合、複数のメモリデバイスが同時にリードデータを出力すると複数のノイズが重畳され、大きなノイズになる可能性がある。このような大きなノイズは、メモリデバイスやメモリコントローラの誤動作の原因になりかねない。本発明にかかるメモリシステムは、メモリコントローラと、メモリコントローラと共通接続され、メモリコントローラから発行されるコマンドに基づいて動作する複数のメモリデバイスを備える。メモリデバイスは、メモリセルアレイとメモリセルアレイから読み出されたデータリードデータをメモリコントローラに出力するデータ出力回路を含む。複数のメモリデバイスにおいて、データリードデータの出力タイミングは互いに異なるように調整される。本発明によれば、複数のメモリデバイスがメモリコントローラに共通接続されるタイプのメモリシステムにおいて、データ読み出し時に大きなノイズが発生するリスクを低減しやすくなる。以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図1は、メモリシステム10の模式的な断面図である。メモリシステム10には、2つのメモリチップ22a、22bと1つのメモリコントローラ32が積層される。メモリチップ22a、22bとメモリコントローラ32は、いずれもシリコン基板を用いた1チップの半導体デバイスである。本実施形態第1~第5実施形態におけるメモリチップ22は同一構成の汎用DRAMチップである。汎用DRAMとは、外部とのインターフェースを担うフロントエンド部と、複数のメモリセルアレイとそれらへのアクセスを行うバックエンド部を含むDRAMである。SDRAMSynchronousDynamicRandomAccessMemory、DDR1DoubleDataRate1型のSDRAM、DDR2DoubleDataRate2型のSDRAM、DDR3DoubleDataRate3型のSDRAMなどが該当する。ここで、SDRAMではいわゆるプリフェッチ動作を行わず、一方、DDR1型、DDR2型、および、DDR3型のSDRAMにおいては、それぞれ2ビット単位、4ビット単位、及び、8ビット単位のプリフェッチ動作を行う。リード動作においては、1回のアクセスでバックエンド部からデータ入出力端子1個あたりSDRAMでは1ビット、DDR型SDRAMではプチフェッチ動作のビット数に応じたビット数のリードデータのリードデータをパラレルに読み出す。DDR型SDRAMではフロントエンド部によるパラレル/シリアル変換を経て、リードデータが出力される。ライト動作においては、1回のアクセスでフロントエンド部にデータ入出力端子1個あたりSDRAMでは1ビット、DDR型SDRAMではプチフェッチ動作のビット数に応じたビット数のライトデータをシリアル入力する。DDR型SDRAMではフロントエンド部によるシリアル/パラレル変換を経て、ライトデータはバックエンド部に供給される。汎用DRAMは、バックエンド部のみが集積されたいわゆるコアチップではない。メモリチップ22a、22bやメモリコントローラ32には、シリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaが設けられる。貫通電極TSVにより、隣接するチップが電気的に接続される。メモリコントローラ32は、貫通電極TSVによりインターポーザ40の表面41に設けられた配線と電気的に接続されている。メモリコントローラ32とメモリチップ22a、22bは、封止樹脂50によって保護される。インターポーザ40は樹脂からなる回路基板であり、その裏面42には複数の外部端子半田ボールSBが形成されている。インターポーザ40は、メモリシステム10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザ40の表面41に形成された電極をスルーホール電極によって裏面42に引き出し、裏面42に設けられた再配線層によって、外部端子SBのピッチを拡大している。図2は、メモリチップ22aの模式的な平面図である。本実施形態におけるメモリチップ22aは、4つの領域に分割される。それぞれの領域にメモリデバイス12a~12bが割り当てられる。メモリチップ22bについても同様である。すなわち、2枚のメモリチップ22がそれぞれ4つのメモリデバイス12を含むため、メモリシステム10は、計8個のメモリデバイス12を含む。メモリチップ22aにおいては、4つのメモリデバイス12a~12dに4つのチャネルCH0~CH3がわりあてられる。各チャネルCHには、それぞれ個別の貫通電極TSVが設置される。メモリデバイス12は、割り当てられたチャネルCHを介して、メモリコントローラ32と通信する。図3は、第1~第4実施形態におけるメモリシステム10の配線構造のブロック図である。2つのメモリチップ22a、22bは、4つのチャネルCH0~CH3を共有する。チャネルCH0の場合、メモリコントローラ32に設けられたクロック端子30a、アドレス端子30b、コマンド端子30cおよびデータ端子30dは、メモリチップ22a、22bに設けられたクロック端子20a、アドレス端子20b、コマンド端子20cおよびデータ端子20dにそれぞれ共通接続されている。他のチャネルCHについても同様である。メモリコントローラ32から出力される外部クロック信号CLK、アドレスADDおよびコマンドCMDは、4つのチャネルCHを介して2つのメモリチップ22a、22bに共通で供給される。メモリチップ22a、22bから出力されるリードデータDQは、4つのチャネルCH0~CH3を介してメモリコントローラ32に入力される。メモリコントローラ32から出力されるライトデータDQも、チャネルCH0~CH3を介してメモリチップ22a、22bに入力される。本実施形態では、チャネルCHごとに128個のデータ端子が設けられている。したがって、4つのチャネルCHにより最大512128×4ビットのリードデータとライトデータを同時転送できる。メモリコントローラ32は、チップ選択信号によりメモリチップ22a、22bを選択する。チップ選択信号は、メモリチップ22a、22bごとに個別に設けられた配線を用いて各メモリチップ22a、22bに供給すればよい。一方、共通の配線を介してチップ選択信号をメモリチップ22a、22bに供給する場合には、各メモリチップ22a、22bにチップアドレスを割り当て、チップ選択信号の値とチップアドレスとが一致するメモリデバイスを選択すればよい。[第1実施形態]図4は、第1実施形態におけるメモリチップ22a、22b、メモリコントローラ32の主要部のブロック図である。各メモリデバイス12の回路構成は同一であるため、図4においては代表してメモリチップ22aのチャネルCH0に対応するメモリデバイス12aの構成のみを示している。メモリデバイス12aは、メモリセルアレイ14、メモリセルアレイ14をアクセスするアクセス制御回路16、メモリセルアレイ14から読み出されたリードデータをデータ端子20dに出力するデータ出力回路18を有する。図4においては、128個のデータ端子20dをまとめて1個のデータ端子20dとして表記している。メモリセルアレイ14は、多数のメモリセルMCを含む。アドレス端子20bから供給されるアドレスADDとコマンド端子20cから供給されるコマンドCMDは、アクセス制御回路16に入力される。アクセス制御回路16は、コマンドCMDがリードコマンドである場合には、アドレスADDが指定するメモリセルからデータを読み出し、データ出力回路18に供給する。データ出力回路18は、アクセス制御回路16より供給される出力イネーブル信号ENとクロック端子20aからバッファ64を経由して供給される出力タイミング信号CLKOに基づいて、読み出されたデータを外部に出力する。データ出力回路120の回路構成については後述する。第1実施形態における出力タイミング信号CLKOとは、クロック端子20aから供給される内部クロック信号ICLKをバッファ64にてバッファリングした信号である。メモリコントローラ32は、チャネルCH0~CH3それぞれに、アドレスADD、コマンドCMDおよび内部クロック信号ICLKを供給する。メモリデバイス12に含まれる各種回路は、内部クロック信号ICLKにしたがって動作する。データ出力回路18は、出力タイミング信号CLKO内部クロック信号ICLKと同期する。チャネルCH0に供給される各種信号は、メモリチップ22a、22bそれぞれの搭載される2つのメモリデバイス12に共通して供給される。他のチャネルCHについても同様である。メモリコントローラ32においては、チャネルCHごとに、アドレス生成回路24、コマンド生成回路26、クロック生成回路28が設けられる。コマンド生成回路26とアドレス生成回路24は、クロック生成回路28から供給される各種クロック信号にしたがって動作する。アドレス生成回路24はアドレスADDをメモリデバイス12に供給し、コマンド生成回路26はコマンドCMDをメモリデバイス12に供給する。メモリコントローラ32は、更に、タイミング調整回路34を含む。タイミング調整回路34は、外部から供給される外部クロック信号CLKを内部クロック信号ICLKとして、各チャネルCHのクロック生成回路28に供給する。第1実施形態におけるタイミング調整回路34は、チャネルCHごとに内部クロック信号ICLKのタイミングをずらしている。タイミング調整回路34において、外部クロック信号CLKはラッチ回路36に入力される。ラッチ回路36は、外部クロック信号CLKのライズエッジを検出するごとにその出力である内部クロック信号ICLKを反転させる。すなわち、外部クロック信号CLKは、ラッチ回路36により1/2に分周される。内部クロック信号ICLKは、インバータにより反転され、チャネルCH0~CH3クロック生成回路28a~28dに供給される。ただし、チャネルCH0以外のチャネルCH1~CH3に供給される内部クロック信号ICLKは、遅延素子D1~D3により遅延される。具体的には、チャネルCH1については遅延素子D1、チャネルCH2については遅延素子D1、D2、チャネルCH3については遅延素子D1~D3によりそれぞれ内部クロック信号ICLKが遅延される。この結果、チャネルCH0~CH3に供給される内部クロック信号ICLKのタイミングは互いに不一致となる。図5は、データ出力回路18の回路図である。データ出力回路18は、読み出されたデータDataと出力イネーブル信号ENを受けてP側駆動信号OP1およびN側駆動信号ON1を生成する論理回路38と、出力タイミング信号CLKOに同期してP側駆動信号OP1およびN側駆動信号ON1をそれぞれラッチするラッチ回路44、46と、ラッチ回路44から出力されたP側駆動信号OP2によってオン/オフ制御されるプルアップバッファ48と、ラッチ回路46から出力されたN側駆動信号ON2によってオン/オフ制御されるプルダウンバッファ52とを備えている。プルアップバッファ48はPチャンネル型のMOSトランジスタからなり、そのソースは高位側電源VDDQに接続され、ドレインはデータ端子20dに接続されている。また、プルダウンバッファ52はNチャンネル型のMOSトランジスタからなり、そのソースは低位側電源VSSQに接続され、ドレインはデータ端子20dに接続されている。論理回路38は、出力イネーブル信号ENがローレベルに非活性化している場合には、リードデータDataの論理値に関わらず、P側駆動信号OP1をハイレベル、N側駆動信号ON1をローレベルとする。これにより、プルアップバッファ48およびプルダウンバッファ52はいずれもオフすることから、データ端子20dはハイインピーダンス状態となる。出力イネーブル信号ENがハイレベルに活性化している場合には、リードデータDataがハイレベルであればP側駆動信号OP1およびN側駆動信号ON1はいずれもローレベルとなり、リードデータDataがローレベルであればP側駆動信号OP1およびN側駆動信号ON1はいずれもハイレベルとなる。P側駆動信号OP1とN側駆動信号ON1がラッチ回路44、46にラッチされると、プルアップバッファ48とプルダウンバッファ52のいずれかがオンすることから、データ端子20dはリードデータDataと同じ論理レベルに駆動される。ラッチ回路44、46によるP側駆動信号OP1とN側駆動信号ON1のラッチタイミングは、出力タイミング信号CLKOに同期する。上述したように、遅延素子D1~D3により、チャネルCHごとに出力タイミング信号CLKOのタイミングはずらされている。図6は、第1実施形態における内部クロック信号ICLKとデータ出力タイミングの関係を示すタイムチャートである。アクセス制御回路16がコマンドCMDやアドレスADDを取得するタイミングは、内部クロック信号ICLKと同期する。また、データ出力回路18が、メモリセルアレイ14から読み出されたデータをデータ端子20dに出力するタイミングは、出力タイミング信号CLKO内部クロック信号ICLKと同期する。遅延素子D1~D3により、チャネルCH0~CH4に供給される内部クロック信号ICLKのタイミングは少しずつずれているため、各チャネルCHからデータが出力されるタイミングもずれている。プルアップバッファ48またはプルダウンバッファ52の動作により電源ノイズが発生する。第1実施形態においては、チャネルCHごとにリードデータの出力タイミングが一致しないため、これらのノイズが重畳されにくくなっている。チャネルCHごとに同一タイミングの内部クロック信号ICLKを供給した場合、データ出力時のノイズも同一タイミングで発生する。この場合、メモリシステム10内において電源ノイズが重畳され、大きな電源ノイズとなる。メモリデバイス12の数が多いときには、特に大きなノイズとなる可能性がある。大きなノイズが発生すると、メモリチップ22a、22bおよびメモリコントローラ32が誤動作するリスクがある。第1実施形態のメモリシステム10のように、メモリコントローラ32においてあらかじめ内部クロック信号ICLKのタイミングをずらしておくことにより、ノイズを分散し、大きなノイズが発生するのを防止できる。[第2実施形態]図7は、第2実施形態におけるメモリチップ22a、22b、メモリコントローラ32の主要部のブロック図である。第2実施形態は、第1実施形態とはタイミング調整回路34の構成が異なるがその他の点については同様である。第2実施形態におけるタイミング調整回路34も、チャネルCHごとに内部クロック信号ICLKのタイミングをずらしている。タイミング調整回路34において、外部クロック信号CLKはラッチ回路54に入力される。ラッチ回路54の出力である内部クロック信号ICLK1は、外部クロック信号CLKのライズエッジを検出するごとに反転する。内部クロック信号ICLK1は、チャネルCH3クロック生成回路28cにはそのまま供給され、チャネルCH0クロック生成回路28aにはインバータで反転された上で供給される。チャネルCH0、CH2メモリデバイス12a、12cを第1グループとよぶ。内部クロック信号ICLK1は、更に、ラッチ回路56にも入力される。外部クロック信号CLKは、反転論理にてラッチ回路56にも供給される。この結果、ラッチ回路56の出力である内部クロック信号ICLK2は、外部クロック信号CLKのフォールエッジを検出するごとに反転する。内部クロック信号ICLK2も、チャネルCH3クロック生成回路28dにはそのまま供給され、チャネルCH1クロック生成回路28bにはインバータで反転された上で供給される。チャネルCH1、CH3メモリデバイス12b、12dを第2グループとよぶ。まとめると、第1グループのメモリデバイス12は外部クロック信号CLKのライズエッジに同期し、第2グループのメモリデバイス12は外部クロック信号CLKのフォールエッジに同期することになる。更に、第1グループにおいて、チャネルCH0に供給される内部クロック信号ICLK1は、チャネルCH3に供給される内部クロック信号ICLK1の反転信号となっている。第2グループについても同様である。この結果、チャネルCH0~CH3において、内部クロック信号ICLKは1/4周期ずつずれる。図8は、第2実施形態における内部クロック信号ICLKとデータ出力タイミングの関係を示すタイムチャートである。チャネルCH0~CH3に供給される内部クロック信号ICLKのタイミングは1/4周期ずつずれているため、各チャネルCHからデータが出力されるタイミングも1/4周期ずれている。4つのチャネルCHに供給される内部クロック信号ICLKのタイミングを1/4周期ずつずらしているため、データ信号線上のノイズが大きく分散されている。第1実施形態のように遅延素子D1~D3により1/4周期分散させることも可能であるが、チャネルCHが4つのときには第2実施形態のタイミング調整回路34のような構成も可能である。一般化すると、n個のチャネルCHが存在するときには、内部クロック信号ICLKを1/n周期ずつずらすとき、ノイズをもっとも分散させることができる。[第3実施形態]図9は、第3実施形態におけるメモリチップ22a、22b、メモリコントローラ32の主要部のブロック図である。第3実施形態は、第1、第2実施形態とはタイミング調整回路34の構成が異なるがその他の点については同様である。第3実施形態におけるタイミング調整回路34も、チャネルCHごとに内部クロック信号ICLKのタイミングをずらしている。タイミング調整回路34において、外部クロック信号CLKはラッチ回路36に入力される。ラッチ回路36の出力である内部クロック信号ICLKは、外部クロック信号CLKのライズエッジを検出するごとに反転する。内部クロック信号ICLKは、インバータによる反転信号がチャネルCH0、CH1クロック生成回路28a、28bに供給される。また、更にインバータで再反転された信号がチャネルCH2、CH3クロック生成回路28c、28dに供給される。第3実施形態においては、チャネルCH0、CH1メモリデバイス12a、12bを第1グループ、チャネルCH2、CH3メモリデバイス12c、12dを第2グループとよぶ。第1グループのメモリデバイス12に供給される内部クロック信号ICLKは、第2グループのメモリデバイス12に供給される内部クロック信号ICLKの反転信号となっている。第1グループチャネルCH0、CH1に供給される内部クロック信号ICLKは共通である。第2グループチャネルCH2、CH3に供給される内部クロック信号も共通である。図10は、第2実施形態における内部クロック信号ICLKとデータ出力タイミングの関係を示すタイムチャートである。第1グループチャネルCH0、CH1と第2グループチャネルCH2、CH3に供給される内部クロック信号ICLKのタイミングは1/2周期ずつずれているため、各グループからデータが出力されるタイミングも1/2周期ずれている。第1グループチャネルCH0、CH1には、同一タイミングの内部クロック信号ICLKが供給されるため、ノイズが重畳される。この結果、第1、第2実施形態に比べるとノイズが大きい。第2グループチャネルCH2、CH3についても同様である。ただし、4つのチャネルCH0~CH3のすべてのノイズが重畳することはない。2つ程度のノイズの重畳が許容される場合には、第3実施形態のタイミング調整回路34には回路構成をシンプルにできるというメリットがある。なお、後述の第4実施形態の方法を応用し、メモリデバイス12側にてチャネルCH0の内部クロック信号ICLKとチャネルCH1における内部クロック信号ICLKをずらしたり、チャネルCH2の内部クロック信号ICLKとチャネルCH3における内部クロック信号ICLKをずらしてもよい。[第4実施形態]図11は、第4実施形態におけるメモリチップ22a、22b、メモリコントローラ32の主要部のブロック図である。第4実施形態におけるタイミング調整回路34は、第3実施形態と同様である。第4実施形態において、メモリコントローラ32には、データ入力回路60、入力タイミング測定回路62が追加される。また、各メモリデバイス12には出力タイミング調整回路58が追加される。第4実施形態におけるタイミング調整回路34は、クロック生成回路28a~28dには同一の内部クロック信号ICLKを供給する。いいかえれば、メモリコントローラ32から各メモリデバイス12には、同一タイミングの内部クロック信号ICLKが供給される。メモリデバイス12に搭載される出力タイミング調整回路58は、内部クロック信号ICLKを遅延させた出力タイミング信号CLKOをデータ出力回路18に供給する。いいかえれば、第4実施形態における内部クロック信号ICLKと出力タイミング信号CLKOはタイミングのずれは、メモリコントローラ32ではなく出力タイミング調整回路58によって調整される。出力タイミング調整回路58による遅延量は、チャネルCHによって異なる。遅延量は、コマンドCMDによりメモリデバイス12ごとに設定される。メモリコントローラ32の入力タイミング測定回路62は、入力タイミング信号CLKIを生成する。データ入力回路60は、メモリセルアレイ14から読み出されたリードデータDQを入力タイミング信号CLKIに同期してラッチする。入力タイミング測定回路62は、データ入力回路60がリードデータDQをラッチしたタイミングを測定する。具体的には、コマンドCMDによりデータ読み出しが指示されたあと、入力タイミング測定回路62は高周波数にて入力タイミング信号CLKIを連続的に発生させる。データ入力回路60は、入力タイミング信号CLKIを検出するごとにリードデータDQのラッチをトライする。入力タイミング測定回路62は、ラッチに成功したときのタイミングラッチに成功するまでの入力タイミング信号CLKIの発生回数を測定する。これにより、入力タイミング測定回路62は、リードコマンドの供給後、実際にリードデータDQがデータ入力回路60に検出されるまでの時間を測定する。たとえば、入力タイミング測定回路62は、リードコマンドの発行後に連続30回の入力タイミング信号CLKIを発生させる。データ入力回路60は、30回の入力タイミング信号CLKIに応答して、データ端子20dから出力されてくるはずのリードデータDQをラッチしようとする。仮に、チャネルCH0においては13回目以降の入力タイミング信号CLKIにてラッチが成功したときには、この13回という数字により、チャネルCH0のデータ出力タイミングを特定する。更に詳細については、特願2010-145514号公報に記載されているとおりである。一般的には、製造プロセスにおけるばらつきなどにより、チャネルCH間でのデータ出力タイミングは若干ずれることもある。コマンド生成回路26a~26dは、入力タイミング測定回路220による測定結果に基づいて設定コマンドを発行する。設定コマンドとは、出力タイミング調整回路58に遅延量を1単位だけ増加させるコマンドである。ここでいう1単位とは、入力タイミング信号CLKIの1周期分に相当するが、必ずしも同一でなくてもよい。一例として、チャネルCH0~CH3のデータ出力タイミングが、12回、13回、14回、13回であったとする。ここで、チャネルCH1~CH3については、13→16回、14→20回、13→24回となるように出力タイミングを調整すれば、結果として、各チャネルCHの出力タイミングが4単位ずつ分散されることになる。上記の例では、チャネルCH1には設定コマンドを3回発行することにより133=16、出力タイミング調整回路58の遅延量を調整している。同様に、チャネルCH2、チャネルCH3への設定コマンドの発行回数はそれぞれ6回、11回である。図12は、第4実施形態におけるデータ出力回路18と出力タイミング調整回路58の回路図である。第4実施形態においても、ラッチ回路44、46によるP側駆動信号OP1とN側駆動信号ON1のラッチタイミングは、出力タイミング信号CLKOに同期する。出力タイミング信号CLKOは、クロック端子20aに入力された外部クロックCLKがバッファ64や可変遅延回路66、68を通過することによって生成される。この可変遅延回路66、68の遅延量が上述の設定コマンドによって制御される。1つのメモリデバイス12は128個のデータ端子20dを有するため、可変遅延回路66、68を通過した出力タイミング信号CLKOは、クロックツリー70によって分岐され、それぞれのデータ出力回路18に分配される。図13は、第4実施形態における内部クロック信号ICLKとデータ出力タイミングの関係を示すタイムチャートである。第4実施形態においては、メモリコントローラ32からチャネルCH0~CH3には同一タイミングにて内部クロック信号ICLKが供給される。チャネルCHごとに、出力タイミング調整回路58に含まれる可変遅延回路66、68の遅延量が調整される。この結果、チャネルCH0~CH3におけるデータ出力のタイミングが分散される。第4実施形態においては、メモリコントローラ32は、設定コマンドにより遅延制御を行うが、実際にメモリデバイス12に供給する内部クロック信号ICLKを遅延させる必要はない。図14はリードデータDQの出力タイミング調整動作のフローチャートである。メモリコントローラ32は、チャネルCH0~CH3から1つのチャネルCHを選択するS10。ここでは、チャネルCH0を選択したとする。メモリコントローラ32のコマンド生成回路26aは、チャネルCH0にリードコマンドを発行するS12。同時に、入力タイミング測定回路62は連続的に入力タイミング信号CLKIを活性化させる。データ入力回路60は、入力タイミング信号CLKIが活性化されるごとにリードデータDQのラッチをトライする。入力タイミング測定回路62は、ラッチに成功したタイミングを特定するS14。メモリコントローラ32は、チャネルCH1~CH3から次のチャネルCHを選択するS16。ここではチャネルCH1が選択されたとする。コマンド生成回路26bは、チャネルCH1の出力タイミング調整回路58における遅延量を増加させるための設定コマンドを発行するS18。コマンド生成回路26bは、チャネルCH1にリードコマンドを発行しS20、入力タイミング測定回路62はデータ入力回路60がリードデータDQをラッチしたタイミングを測定するS22。チャネルCH0とチャネルCH1の出力タイミングの差Tdが、所定の閾値Thよりも大きければS24のY、いいかえれば、充分に出力タイミングがずらされていれば、S26に移行する。TdがTh以下であればS24のN、遅延量を更に1単位増加させるために設定コマンドが発行されるS18。このような処理を繰り返すことにより、チャネルCH0とチャネルCH1の出力タイミングを分散させる。充分にタイミングをずらしたあとS24のY、更に調整すべきチャネルCHが残っていれば、処理はS16に移行し、次のチャネルCHが選ばれるS16。ここでは、チャネルCH1のあとにチャネルCH2が選ばれ、チャネルCH1とチャネルCH2のデータの出力タイミングが分散される。同様に、チャネルCH2とチャネルCH3のデータの出力タイミングも分散される。チャネルCH3の出力タイミングが確定するとS26のY、処理は終了する。図15は、第4実施形態の変形例1におけるメモリチップ22a、22b、メモリコントローラ32の主要ブロック図である。変形例1においては、入力タイミング測定回路62の測定結果に基づいて決定されるべき可変遅延回路66等の遅延量が工場出荷時に設定される。このような固有の遅延量をコマンド生成回路26a等に記憶させておいてもよい。この場合には、コマンド生成回路26はパワーオン時に遅延量を読み出し、各出力タイミング調整回路58に設定すればよい。工場出荷時に外部の測定機器によって各データ出力回路18によるデータの出力タイミングを測定し、その測定結果に基づく適切な遅延量をコマンド生成回路26に登録しておけばよい。なお、遅延量は、出力タイミング調整回路58に含まれる可変遅延回路66等にあらかじめ設定しておいてもよい。図16は、第4実施形態の変形例2におけるメモリチップ22a、22b、メモリコントローラ32の主要ブロック図である。変形例2においては、クロック生成回路28、コマンド生成回路26、アドレス生成回路24が、全チャネルCHについて統一されている。第4実施形態においては、メモリコントローラ32においてチャネルCHごとに内部クロック信号ICLKのタイミングをずらす必要がないため、このような構成が可能となる。[第5実施形態]図17は、第5実施形態におけるメモリデバイスとメモリコントローラの主要部のブロック図である。第5実施形態においては、1つのチャネルCHに1つのメモリチップ22が対応している。いいかえれば、1つのメモリチップ22に1つのメモリデバイス12が搭載されるタイプである。その他は第2実施形態と同様である。複数のメモリデバイス12が、1つのメモリコントローラ32に共通接続されている点についても同様である。メモリチップ22a~22dの全部または一部は、図1に示したように積層されてもよい。なお、図17では、第2実施形態に基づき、1つのチャネルCHに1つのメモリチップ22が対応する構成を示したが、第1、第3~第4の実施形態に基づき、1つのチャネルCHに1つのメモリチップ22が対応する構成としてもよい。以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。