一端が第1の電源に接続される第1の定電流源と、MOSトランジスタで構成され、ソースが共通に前記第1の定電流源の他端に接続され、ゲートが差動入力端にそれぞれ接続される第1および第2の差動対と、前記第1および第2の差動対を構成するMOSトランジスタと同一の導電型であって、前記第1の差動対のそれぞれのドレインにそれぞれのソースを接続する第1および第2のMOSトランジスタと、前記第1および第2のMOSトランジスタのそれぞれのドレインを差動出力端とし、前記差動出力端と第2の電源との間に接続される負荷部と、を備え、前記第1の差動対のそれぞれのドレインを前記第2の差動対の逆相となるそれぞれのドレインに接続し、前記第1および第2のMOSトランジスタのそれぞれのゲートは、前記第2および第1のMOSトランジスタのドレインにそれぞれ接続することを特徴とする差動増幅回路。前記第1および第2の差動対は、電流駆動能力が異なるように構成されることを特徴とする請求項1記載の差動増幅回路。前記負荷部は、前記差動出力端のそれぞれと前記第2の電源との間にそれぞれ接続される第3および第4のMOSトランジスタで構成され、前記第3および第4のMOSトランジスタは、前記第1および第2のMOSトランジスタと逆導電型であって、ゲートを共通に定電圧源に接続することを特徴とする請求項1または2記載の差動増幅回路。第2の定電流源と、前記第2の電源にソースを接続し、前記第2の定電流源にゲートおよびドレインを接続し、前記第1および第2のMOSトランジスタと逆導電型である第5のMOSトランジスタと、を備え、前記負荷部は、前記差動出力端のそれぞれと前記第2の電源との間にそれぞれ接続される第3および第4のMOSトランジスタで構成され、前記第3および第4のMOSトランジスタは、前記第1および第2のMOSトランジスタと逆導電型であって、ゲートを共通に前記第5のMOSトランジスタのドレインに接続することを特徴とする請求項1または2記載の差動増幅回路。以下の分析は本発明において与えられる。エレクトロニクス分野の急速な発展により、シリコンチップの小型化、低価格化、低消費電力化の必要性が高まってきている。しかしながら、特許文献1に記載のECL回路は、バイポーラトランジスタと抵抗によって構成されているためにチップ上での占有素子サイズが大きくなってしまう。本発明の1つのアスペクト側面に係る差動増幅回路は、一端が第1の電源に接続される第1の定電流源と、MOSトランジスタで構成され、ソースが共通に第1の定電流源の他端に接続され、ゲートが差動入力端にそれぞれ接続される第1および第2の差動対と、第1および第2の差動対を構成するMOSトランジスタと同一の導電型であって、第1の差動対のそれぞれのドレインにそれぞれのソースを接続する第1および第2のMOSトランジスタと、第1および第2のMOSトランジスタのそれぞれのドレインを差動出力端とし、差動出力端と第2の電源との間に接続される負荷部と、を備え、第1の差動対のそれぞれのドレインを第2の差動対の逆相となるそれぞれのドレインに接続し、第1および第2のMOSトランジスタのそれぞれのゲートは、第2および第1のMOSトランジスタのドレインにそれぞれ接続する。本発明によれば、チップ面積を小さくすることができる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る差動増幅回路は、一端が第1の電源図1の14に相当に接続される第1の定電流源図1の13に相当と、MOSトランジスタで構成され、ソースが共通に第1の定電流源の他端に接続され、ゲートが差動入力端図1のA、Bに相当にそれぞれ接続される第1および第2の差動対図1のQ11、Q12およびQ13、Q14に相当と、第1および第2の差動対を構成するMOSトランジスタと同一の導電型であって、第1の差動対のそれぞれのドレインにそれぞれのソースを接続する第1および第2のMOSトランジスタ図1のQ15、Q16に相当と、第1および第2のMOSトランジスタのそれぞれのドレインを差動出力端図1のC、Dに相当とし、差動出力端と第2の電源図1の11に相当との間に接続される負荷部図1のQ17、Q18に相当と、を備え、第1の差動対のそれぞれのドレインを第2の差動対の逆相となるそれぞれのドレインに接続し、第1および第2のMOSトランジスタのそれぞれのゲートは、第2および第1のMOSトランジスタのドレインにそれぞれ接続する。差動増幅回路において、第1および第2の差動対は、電流駆動能力が異なるように構成されることが好ましい。差動増幅回路において、負荷部は、差動出力端のそれぞれと第2の電源との間にそれぞれ接続される第3および第4のMOSトランジスタ図1のQ17、Q18に相当で構成され、第3および第4のMOSトランジスタは、第1および第2のMOSトランジスタと逆導電型であって、ゲートを共通に定電圧源図1の12に相当に接続することが好ましい。差動増幅回路において、第2の定電流源図2の15に相当と、第2の電源にソースを接続し、第2の定電流源にゲートおよびドレインを接続し、第1および第2のMOSトランジスタと逆導電型である第5のMOSトランジスタ図2のQ19に相当と、を備え、負荷部は、差動出力端のそれぞれと第2の電源との間にそれぞれ接続される第3および第4のMOSトランジスタ図2のQ17、Q18に相当で構成され、第3および第4のMOSトランジスタは、第1および第2のMOSトランジスタと逆導電型であって、ゲートを共通に第5のMOSトランジスタのドレインに接続することが好ましい。以上のような差動増幅回路によれば、MOSトランジスタで構成するのでチップ面積を小さくすることができる。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の第1の実施例に係る差動増幅回路の回路図である。図1において、差動増幅回路は、nMOSトランジスタQ11~Q16、pMOSトランジスタQ17、Q18、入力端子A、B、出力端子C、D、電源端子11、定電圧源12、定電流源13、グランド端子14を備える。nMOSトランジスタQ11、Q12は、ゲートをそれぞれ入力端子A、Bに接続し、ソースを共通として定電流源13の一端を接続し、第1の差動対を構成する。nMOSトランジスタQ13、Q14は、ゲートをそれぞれ入力端子A、Bに接続し、ソースを共通として定電流源13の一端を接続し、第2の差動対を構成する。定電流源13の他端はグランド端子14に接続する。ここで、nMOSトランジスタQ13、Q14におけるゲート長は、nMOSトランジスタQ11、Q12よりも充分に短くする。すなわち、nMOSトランジスタQ11、Q12による差動対は、nMOSトランジスタQ13、Q14による差動対よりも電流駆動能力が高い。nMOSトランジスタQ15、Q16は、それぞれのソースを、nMOSトランジスタQ11、Q14のドレインおよびnMOSトランジスタQ12、Q13のドレインにそれぞれ接続する。さらに、nMOSトランジスタQ15、Q16のゲートは、それぞれnMOSトランジスタQ16、Q15のドレインに接続する。nMOSトランジスタQ15、Q16のそれぞれのドレインを出力端子C、Dに接続する。ソースを共通として電源端子11に繋ぎ、ゲートを共通としてバイアス電源である定電圧源12に接続し、ドレインをそれぞれ出力端子C、Dに接続する2つのpMOSトランジスタQ17、Q18を出力端子C、Dの負荷として設ける。このような構成の差動増幅回路は、差動信号を増幅するECL回路として機能する。差動信号を入力する入力端子A、Bには、互いに逆相の入力信号が入る為、入力端子Aがハイレベルとすれば、入力端子Bはローレベルになる。この場合、nMOSトランジスタQ11、Q13がオンすることでnMOSトランジスタQ11のドレイン-ソース間に電流が流れ、同時にnMOSトランジスタQ13のドレイン-ソース間にも電流が流れる。しかしnMOSトランジスタQ11のゲート長は、nMOSトランジスタQ13のゲート長よりも長い。したがって、nMOSトランジスタQ11に流れる電流をIQ11とし、nMOSトランジスタQ13に流れる電流をIQ13とすると、以下のようになる。IQ11>IQ13入力端子Bはローレベルである為、nMOSトランジスタQ12、14はオフとなる。したがって、定電流源13の電流をI13とすると、I13は以下の式で表される。I13=IQ11IQ13この状態でnMOSトランジスタQ15、16に視点を移すと、IQ11>IQ13であることから、nMOSトランジスタQ15に流れる電流をIQ15、nMOSトランジスタQ16に流れる電流をIQ16とすると、IQ15>IQ16である。この場合、IQ15:IQ16の電流比を充分大きく取ることによってnMOSトランジスタQ15はオン、nMOSトランジスタQ16はオフとなる。また、pMOSトランジスタQ17、Q18は、ゲート電圧を定電圧源12で固定した能動素子として働く為、電流の増減を電圧変換する負荷として機能する。したがって、nMOSトランジスタQ15がオンすることでpMOSトランジスタQ17に流れる電流IQ17は、IQ15=IQ17となる。この時、pMOSトランジスタQ17において電圧降下が発生し、出力端子Cの電圧は電源端子11の電位よりも下がる。逆相側のnMOSトランジスタQ16においても同様にpMOSトランジスタQ18に流れる電流IQ18は、IQ16=IQ18である。ここでIQ16は、IQ15に比べ充分に小さい為に、pMOSトランジスタQ18における電圧降下が小さく、出力端子Dの電圧は、電源端子11の電位とほぼ変わらない値となる。以上のことから、出力端子Cは、ローレベルとなり、出力端子Dは、ハイレベルとなる。また、定電流源13とpMOSトランジスタQ17、18における電圧降下とを適切に設定することで、差動増幅出力として動作していることが示される。一方、入力端子Aがローレベル、入力端子Bがハイレベルである場合、各電流の大小関係は上記と逆になって出力端子Cは、ハイレベルとなり、出力端子Dは、ローレベルとなる。次に、差動増幅回路を搭載するチップの面積について説明する。ここでバイポーラnpnトランジスタとnMOSトランジスタの面積を比較すると、nMOSトランジスタの面積を1とした場合、バイポーラnpnトランジスタの面積は約13となる。このようにMOSトランジスタを用いるだけでも小型化は可能であるが、見過ごせないのが抵抗素子の面積である。すなわち、nMOSトランジスタの面積を1とすると、拡散抵抗の面積は約10となる。さらに、nMOSトランジスタの面積を1とすると、Poly抵抗の面積は約100となる。このため、拡散抵抗よりも抵抗精度の高いPoly抵抗を用いようとするとチップ中の非常に大きな面積を抵抗によって占められることになる。よって図1に示す差動増幅回路では、この問題点を解決しさらに小型化を進めるべく、図3のR1、R2を廃し、ゲート電圧を固定した能動素子としてpMOSトランジスタQ17、Q18に置き換えている。しかしこのままでは、定電圧源が2つ必要になってしまう。そこで互いのドレインとゲートを接続した対となるnMOSトランジスタQ15、Q16を用いることでバイアス電源7を削除し、定電圧源の増加を防いでいる。以上のようなMOSトランジスタで構成される差動増幅回路によれば、動作スピードの温度変化に強いという従来回路の特性を保ったまま小面積化を実現している。また、MOSトランジスタのみ使用しているということからバイポーラを使用した従来回路に比べ消費電流を抑える事ができ、省電力化も可能である。さらに、高fTのCMOSプロセスを選択することで更なる高速動作をさせることも可能となる。図2は、本発明の第2の実施例に係る差動増幅回路の回路図である。図2において、図1と同一の符号は同一物を表し、その説明を省略する。第2の実施例の差動増幅回路は、図1の定電圧源12を削除し、定電流源15とpMOSトランジスタQ19とを備える。pMOSトランジスタQ19は、ソースを電源端子11に接続し、ドレインおよびゲートを定電流源15とpMOSトランジスタQ17、Q18のゲートとに接続する。pMOSトランジスタQ19のドレイン電圧でpMOSトランジスタQ17、Q18のゲートの電位を固定にした構成である。本実施例の差動増幅回路における基本的な動作及び特性は、実施例1と同じであるが、一般的にシリコンウェハ上では定電圧源より定電流源の方が容易に実現でき、かつ素子数も少なくて済む。したがって、より小面積化が可能となる。なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。