集積回路のカムフラージュを施された回路構造であって、第1のゲート層縁部および第2のゲート層縁部を有するゲート層と、前記第1のゲート層縁部に隣接して配置される第1の活性領域と、前記第2のゲート層縁部に隣接して配置される第2の活性領域と、第1のアーチファクト縁部および第2のアーチファクト縁部を有する導電層であって、前記第1の活性領域および前記第2の活性領域を部分的に覆うように形成されるところの導電層とを含み、前記導電層の前記第1のアーチファクト縁部と前記第1のゲート層縁部とが、第1のオフセットを形成しており、前記導電層の前記第2のアーチファクト縁部と前記第2のゲート層縁部とが、第2のオフセットを形成しており、前記第1のオフセットおよび前記第2のオフセットは、側壁スペーサによって形成されていないことを特徴とする回路構造。前記第1の活性領域がソース領域であり、前記第2の活性領域がドレイン領域である、請求項1に記載のカムフラージュを施された回路構造。前記第1のオフセットおよび前記第2のオフセットがそれぞれ幅を有し、前記幅は、集積回路の通常の側壁スペーサの幅とほぼ等しい、請求項1に記載のカムフラージュを施された回路構造。前記導電層がシリサイド層であり、前記ゲート層がポリシリコン層である、請求項1に記載のカムフラージュを施された回路構造。前記回路構造が、偽装トランジスタである、請求項1から4のいずれか1つに記載のカムフラージュを施された回路構造。リバースエンジニアを混乱させる方法であって、少なくとも1つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、側壁スペーサを備えない前記偽装半導体デバイスの前記導電層のアーチファクト縁部が、側壁スペーサを備えた半導体デバイスの導電層のアーチファクト縁部を擬態するように、前記少なくとも1つの活性領域を部分的に覆う導電層を形成するステップとを含む方法。導電層がシリサイド層である、請求項6に記載の方法。前記偽装半導体デバイスが、ポリシリコンゲートを有する偽装トランジスタであり、導電層を形成するステップが、前記導電層のアーチファクト縁部が前記ポリシリコンゲートの縁部からオフセットされるように導電層ブロックマスクを修正するステップを含む、請求項6または7に記載の方法。前記導電層のアーチファクト縁部と前記ポリシリコンゲートの前記縁部との間のオフセットが、側壁スペーサの幅とほぼ等しい、請求項8に記載の方法。動作不能回路構造をカムフラージュする方法であって、複数の活性領域を有する動作不能回路構造を形成するステップと、導電層ブロックマスクを形成して、側壁スペーサを備えない前記動作不能回路構造のための同一の相対位置に、側壁スペーサを備えた動作可能回路として配置される導電層のアーチファクト縁部を形成するステップとを含む方法。導電層がシリサイド層である、請求項10に記載の方法。集積回路の設計を保護する方法であって、偽装トランジスタの製造中に使用されるシリサイドブロックマスクを修正して、前記偽装トランジスタのシリサイド層の縁部を、真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置するステップと、前記集積回路を製造するステップとを含む方法。第1のゲート層縁部および第2のゲート層縁部を有するゲート層と、前記第1のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第1の活性領域と、前記第2のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第2の活性領域と、第1のアーチファクト縁部および第2のアーチファクト縁部を有し、そして、前記第1の活性領域および前記第2の活性領域の上に形成された導電層であって、前記第1の活性領域の上に形成された前記導電層の幅が前記第1の活性領域の前記幅より小さく、前記第2の活性領域の上に形成された前記導電層の幅が前記第2の活性領域の前記幅より小さく、それにより第1および第2のゲート層縁部に隣接しているが、これから離隔したアーチファクト縁部を形成するところの導電層とを含む回路構造。前記導電層の幅と前記第1の活性領域の幅との差が、側壁スペーサの幅とほぼ等しい、請求項13に記載の回路構造。前記回路が動作不能である、請求項13または14に記載の回路構造。回路の回路機能を隠す方法であって、デバイスの少なくとも1つの活性領域を単一の加工ステップで形成するステップであって、前記少なくとも1つの活性領域が幅を有しているところのステップと、前記少なくとも1つの活性領域を部分的に覆うように導電層を形成するステップとを含み、前記導電層の幅を前記少なくとも1つの活性領域の幅より小さくして、リバースエンジニアリング技術が施されたときに、前記導電層が、前記回路の動作方式が従来通りであれば、従来通りに予測される位置にアーチファクト縁部を生じ、前記回路が、前記少なくとも1つの活性領域の幅によって、予測不能な形で機能するところの方法。前記デバイスが動作不能である、請求項16に記載の方法。前記少なくとも1つの活性領域の幅と前記導電層の幅との間の差が、側壁スペーサの幅とほぼ等しい、請求項16または17に記載の方法。したがって、アーチファクト縁部を利用してリバースエンジニアを混乱させる半導体デバイスおよび半導体デバイスを製造する方法を提供することが必要とされている。実際に形成されるデバイスの特徴を示さないアーチファクト縁部を提供することにより、リバースエンジニアはさらに混乱し、デバイスの実際の構成と、ひいてはその機能について間違った結論を得ることになる。本発明の一態様は、リバースエンジニアリングをより困難にすることであり、特に、その下の処理および回路の特徴を示さないアーチファクトを形成することにより、リバースエンジニアリングプロセス中に現れるアーチファクトを調査するリバースエンジニアを混乱させることである。本発明の別の態様は、リバースエンジニアリングから保護する回路の機能を修正したり追加したりすることに頼るものではなく、また、いかなる処理ステップまたは機器を追加することも必要としないものである。むしろ、基本回路の処理時間を長くすることも、また基本回路を複雑にすることもない合理的な方法で、極めて効果的にリバースエンジニアリングを防止する。本明細書に挙げられている発明者等は、この技術分野、すなわち集積回路デバイスのリバースエンジニアリングをより困難にするための集積回路デバイスのカムフラージュに関する技術分野において、以前に既に特許出願を行い、特許を受けている。本発明を、上記の以前の米国特許に開示の技術と併せて使用することにより、リバースエンジニアをさらに混乱させることができる。本発明は、当該のチップ上でごく稀にしか用いられない。したがって、リバースエンジニアは、非常に注意深く各トランジスタまたは各接続を調べなければならなくなる。リバースエンジニアは、干し草の山の針を探すという諺を実行しなければならないことになる。本発明の別の態様は、半導体デバイスを製造する方法であって、導電層ブロックマスクを修正して、リバースエンジニアの判断を誤らせる当該デバイスの真の構造を示さないリバースエンジニアリングアーチファクトを生じる方法である。本発明の一態様は、第1のゲート層縁部および第2のゲート層縁部を有するゲート層と、第1のゲート層縁部に隣接して配置される第1の活性領域と、第2のゲート層縁部に隣接して配置される第2の活性領域と、第1のアーチファクト縁部および第2のアーチファクト縁部を有する、部分的に第1の活性領域および前記第2の活性領域の上に形成される導電層とを含む、カムフラージュを施された回路構造であって、導電層の第1のアーチファクト縁部が第1のゲート層縁部からオフセットされており、導電層の第2のアーチファクト縁部が第2のゲート層縁部からオフセットされている、カムフラージュを施された回路構造を提供することである。本発明の別の態様は、リバースエンジニアを混乱させる方法であって、少なくとも1つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、側壁スペーサを備えない偽装半導体デバイスの導電層のアーチファクト縁部が、側壁スペーサを備えた真の半導体デバイスの導電層のアーチファクト縁部を擬態するように前記少なくとも1つの活性領域を部分的に覆う導電層を形成するステップとを含む方法である。本発明の別の態様は、集積回路構造をカムフラージュする方法であって、複数の活性領域を有する集積回路構造を形成するステップと、導電層ブロックマスクを形成することにより、側壁スペーサを備えない動作不能回路構造および側壁スペーサを備えた動作可能回路構造で同じ相対位置に位置する導電層のアーチファクト縁部を形成するステップとを含む方法である。本発明の別の態様は、集積回路の設計を保護する方法であって、偽装トランジスタの製造中に使用されるシリサイドブロックマスクを、該偽装トランジスタのシリサイド層の縁部が真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置されるように修正するステップと、該集積回路を製造するステップとを含む方法である。本発明の別の態様は、第1のゲート層縁部および第2のゲート層縁部を有するゲート層と、単一の加工ステップで第1のゲート層縁部のすぐ隣に形成される、幅を有する第1の活性領域と、単一の加工ステップで第2のゲート層縁部のすぐ隣に形成される、幅を有する第2の活性領域と、第1のアーチファクト縁部および第2のアーチファクト縁部を有し、かつ第1の活性領域および第2の活性領域の上に形成された導電層であり、第1の活性領域の上に形成された導電層の幅が第1の活性領域の幅より小さく、第2の活性領域の上に形成された導電層の幅が第2の活性領域の幅より小さい導電層とを含む、回路構造である。本発明の別の態様は、デバイスの少なくとも1つの活性領域を1加工ステップで形成するステップであり、少なくとも1つの活性領域が幅を有するステップと、該少なくとも1つの活性領域を部分的に覆うように導電層を形成するステップとを含む、回路機能を隠す方法であって、導電層の幅が該少なくとも1つの活性領域の幅より小さい方法である。本発明の第1の特徴は以下の通りである:集積回路のカムフラージュを施された回路構造であって、第1のゲート層縁部および第2のゲート層縁部を有するゲート層と、前記第1のゲート層縁部に隣接して配置される第1の活性領域と、前記第2のゲート層縁部に隣接して配置される第2の活性領域と、第1のアーチファクト縁部および第2のアーチファクト縁部を有する導電層であって、前記第1の活性領域および前記第2の活性領域を部分的に覆うように形成されるところの導電層とを含み、前記導電層の前記第1のアーチファクト縁部と前記第1のゲート層縁部とが、第1のオフセットを形成しており、前記導電層の前記第2のアーチファクト縁部と前記第2のゲート層縁部とが、第2のオフセットを形成しており、前記第1のオフセットおよび前記第2のオフセットは、側壁スペーサによって形成されていないことを特徴とする回路構造。本発明の第2の特徴は以下の通りである:前記第1の活性領域がソース領域であり、前記第2の活性領域がドレイン領域である、第1の特徴に記載のカムフラージュを施された回路構造。本発明の第3の特徴は以下の通りである:前記第1のオフセットおよび前記第2のオフセットがそれぞれ幅を有し、前記幅は、集積回路の通常の側壁スペーサの幅とほぼ等しい、第1の特徴に記載のカムフラージュを施された回路構造。本発明の第4の特徴は以下の通りである:前記導電層がシリサイド層であり、前記ゲート層がポリシリコン層である、第1の特徴に記載のカムフラージュを施された回路構造。本発明の第5の特徴は以下の通りである:前記回路構造が、偽装トランジスタである、第1から第4の特徴のいずれか1つに記載のカムフラージュを施された回路構造。本発明の第6の特徴は以下の通りである:リバースエンジニアを混乱させる方法であって、少なくとも1つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、側壁スペーサを備えない前記偽装半導体デバイスの前記導電層のアーチファクト縁部が、側壁スペーサを備えた半導体デバイスの導電層のアーチファクト縁部を擬態するように、前記少なくとも1つの活性領域を部分的に覆う導電層を形成するステップとを含む方法。本発明の第7の特徴は以下の通りである:導電層がシリサイド層である、第6の特徴に記載の方法。本発明の第8の特徴は以下の通りである:前記偽装半導体デバイスが、ポリシリコンゲートを有する偽装トランジスタであり、導電層を形成するステップが、前記導電層のアーチファクト縁部が前記ポリシリコンゲートの縁部からオフセットされるように導電層ブロックマスクを修正するステップを含む、第6または第7の特徴に記載の方法。本発明の第9の特徴は以下の通りである:前記導電層のアーチファクト縁部と前記ポリシリコンゲートの前記縁部との間のオフセットが、側壁スペーサの幅とほぼ等しい、第8の特徴に記載の方法。本発明の第10の特徴は以下の通りである:動作不能回路構造をカムフラージュする方法であって、複数の活性領域を有する動作不能回路構造を形成するステップと、導電層ブロックマスクを形成して、側壁スペーサを備えない前記動作不能回路構造のための同一の相対位置に、側壁スペーサを備えた動作可能回路として配置される導電層のアーチファクト縁部を形成するステップとを含む方法。本発明の第11の特徴は以下の通りである:導電層がシリサイド層である、第10の特徴に記載の方法。本発明の第12の特徴は以下の通りである:集積回路の設計を保護する方法であって、偽装トランジスタの製造中に使用されるシリサイドブロックマスクを修正して、前記偽装トランジスタのシリサイド層の縁部を、真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置するステップと、前記集積回路を製造するステップとを含む方法。本発明の第13の特徴は以下の通りである:第1のゲート層縁部および第2のゲート層縁部を有するゲート層と、前記第1のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第1の活性領域と、前記第2のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第2の活性領域と、第1のアーチファクト縁部および第2のアーチファクト縁部を有し、そして、前記第1の活性領域および前記第2の活性領域の上に形成された導電層であって、前記第1の活性領域の上に形成された前記導電層の幅が前記第1の活性領域の前記幅より小さく、前記第2の活性領域の上に形成された前記導電層の幅が前記第2の活性領域の前記幅より小さく、それにより第1および第2のゲート層縁部に隣接しているが、これから離隔したアーチファクト縁部を形成するところの導電層とを含む回路構造。本発明の第14の特徴は以下の通りである:前記導電層の幅と前記第1の活性領域の幅との差が、側壁スペーサの幅とほぼ等しい、第13の特徴に記載の回路構造。本発明の第15の特徴は以下の通りである:前記回路が動作不能である、第13または第14の特徴に記載の回路構造。本発明の第16の特徴は以下の通りである:回路の回路機能を隠す方法であって、デバイスの少なくとも1つの活性領域を単一の加工ステップで形成するステップであって、前記少なくとも1つの活性領域が幅を有しているところのステップと、前記少なくとも1つの活性領域を部分的に覆うように導電層を形成するステップとを含み、前記導電層の幅を前記少なくとも1つの活性領域の幅より小さくして、リバースエンジニアリング技術が施されたときに、前記導電層が、前記回路の動作方式が従来通りであれば、従来通りに予測される位置にアーチファクト縁部を生じ、前記回路が、前記少なくとも1つの活性領域の幅によって、予測不能な形で機能するところの方法。本発明の第17の特徴は以下の通りである:前記デバイスが動作不能である、第16の特徴に記載の方法。本発明の第18の特徴は以下の通りである:前記少なくとも1つの活性領域の幅と前記導電層の幅との間の差が、側壁スペーサの幅とほぼ等しい、第16または第17の特徴に記載の方法。次に、本発明の実施形態を示す添付の図面を参照しながら、より詳細に本発明を説明する。本発明は、これとは異なる数多くの形態で実施することができ、本明細書に記載の実施形態に限定されないものとして解釈されたい。当技術分野では、数多くの半導体デバイスの製造方法が周知である。以下の説明は、リバースエンジニアを混乱させるために半導体デバイスの製造中に使用される導電層ブロックマスクを修正することに注目して行う。この説明は、当技術分野で周知の半導体製造の全てを詳細に説明するものではない。リバースエンジニアを混乱させるために、その他のリバースエンジニアリング検出防止技術を用いて製造されたデバイスをリバースエンジニアが検査したときに見えるシリサイド層のアーチファクト縁部の配置を変更する。いくつかのリバースエンジニアリング検出防止技術においては、偽装トランジスタすなわち動作不能なトランジスタを、真のトランジスタすなわち動作可能なトランジスタとともに使用する。いくつかの偽装トランジスタは、図1bに示すように側壁スペーサ19を備えずに製造されるが、それらに対応する真のトランジスタは、図2bに示すように、側壁スペーサ19を備えることが多い。上から見ると、大抵のリバースエンジニアリング技術によれば、これらの偽装トランジスタは、動作可能なトランジスタと同じように見える。しかし、化学機械研磨CMPやその他のエッチング処理など、いくつかのリバースエンジニアリング技術により、シリサイド層のアーチファクト縁部から、リバースエンジニアリング検出防止技術が分かってしまうこともある。図1aに示すように、いくつかの動作不能なトランジスタでは、シリサイド層15のアーチファクト縁部18がゲート層14の縁部11、13と一致している。しかし、図2aに示す動作可能なトランジスタでは、シリサイド層15のアーチファクト縁部18’は、側壁スペーサ19の幅の分だけゲート層14の縁部11、13からオフセットされている。図3aは、本発明による偽装トランジスタの上面図であり、図3bは、この偽装トランジスタの断面図である。図3aは、ゲート層14の縁部11、13と一致していない導電層15のアーチファクト縁部18を示している。図4に示す導電層ブロックマスク21は、シリサイド層15が活性領域12、16を完全に覆うことを防止するように修正されることが好ましい。導電層15は、部分的に第1の活性領域12および第2の活性領域16を覆うように形成される。その結果として、導電層15は、活性領域12、16の断面幅121、161より小さい断面幅151を有する。したがって、CMPやその他のエッチング処理などのリバースエンジニアリングプロセスが用いられたときに、導電層15のアーチファクト縁部18は、このトランジスタが偽装トランジスタであることを示さない。そのかわりに、図3aに示すように、アーチファクト縁部18は、まるで側壁スペーサが存在しているかのように、ゲート層14から距離17だけオフセットされている。この距離17は、通常の側壁スペーサ1つ分の幅にほぼ等しいことが好ましい。したがって、リバースエンジニアは、導電層15のアーチファクト縁部18の位置に基づいて、トランジスタが真のトランジスタであるのか偽装トランジスタであるのかを判定することができなくなる。導電層ブロックマスク21が、デバイスのフィーチャサイズによって様々な修正を必要とすることは、当業者なら理解するであろう。導電層15のアーチファクト縁部18とゲート層14の縁部11、13の間のオフセットの距離17は、デバイスのフィーチャサイズによって異なる側壁スペーサの幅とほぼ等しいことが好ましい。側壁スペーサ19の幅とオフセット17の幅の差は、用いるプロセスの製造許容差の範囲内でなければならず、したがって、オフセット17と側壁スペーサ19の幅とは、ほぼ等しくなる。例えば、0.35μm技術では、側壁スペーサの幅は焼く0.09μmである。通常のCMOSプロセスでは、導電層15はシリサイドとなるが、ゲート層14はポリシリコンとなる。デバイスのフィーチャサイズに関わらず、これらのマスクを配置する者は、偽装トランジスタの導電層15のアーチファクト縁部18を、真のトランジスタの導電層15のアーチファクト縁部18’とほぼ同じ相対位置で配置しなければならないことは、当業者なら理解するであろう。したがって、リバースエンジニアは、導電層15のアーチファクト縁部18を利用して、当該トランジスタが真のトランジスタであるのか偽装トランジスタであるのかを判定することができなくなる。さらに、本発明により製造される偽装トランジスタは、複数トランジスタ回路を完全に使用不能にするためではなく、当該回路を予測できない形で、または直感的に認識できない形で機能させるために使用されることが好ましい。例えば、リバースエンジニアにはORゲートであるように見えるものが、実際にはANDゲートとして機能することができる、といったことである。あるいは、反転入力であるように見えるものが、実際には非反転入力である、ということもある。考えられる可能性は無数にあり、ほぼ確実にリバースエンジニアは混乱し、この技術を利用した集積回路デバイスをリバースエンジニアリングする方法を見つけることを断念することになる。特定の好ましい実施形態に関連して本発明について説明したが、当業者ならその修正形態も思いつくであろう。したがって、本発明は、添付の特許請求の範囲によって特に必要とされる場合を除き、開示の実施形態に限定されるものではない。