基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第1の方向に長い平面形状を有する磁気抵抗素子と、前記基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、前記第1の方向と直交する第2の方向に長い平面形状を有する基準素子とを有する磁気記憶装置。前記磁気抵抗素子の前記第1の方向に関する寸法が、前記第2の方向に関する寸法の2倍以上であり、前記基準素子の前記第2の方向に関する寸法が、前記第1の方向に関する寸法の2倍以上である請求項1に記載の磁気記憶装置。前記磁気抵抗素子の前記固定磁化層と、前記基準素子の前記固定磁化層とは、前記第1の方向に磁化されている請求項1または2に記載の磁気記憶装置。前記磁気抵抗素子及び前記基準素子に読出電流を供給し、前記磁気抵抗素子及び前記基準素子の抵抗値に依存する物理量を比較する制御回路を、さらに有する請求項1乃至3のいずれか1項に記載の磁気記憶装置。前記基板の上に複数のメモリセルが形成され、前記複数のメモリセルに対応して複数の基準セルが形成され、前記メモリセルの各々が、前記磁気抵抗素子を含み、前記基準セルの各々が前記基準素子を含み、前記制御回路は、読出し時に、前記複数のメモリセルから1つのメモリセルを選択し、選択されたメモリセルにアクセスするときに、前記複数の基準セルから1つの基準セルを、予め決められた順序に従って選択し、選択された基準セルにアクセスする請求項4に記載の磁気記憶装置。トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、第1の方向に長い平面形状を有する磁気抵抗素子、及びトンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記第1の方向とは直交する第2の方向に長い平面形状を有する基準素子とを、基板上に形成する工程と、前記第1の方向の外部磁場中で熱処理を行うことにより、前記磁気抵抗素子の前記固定磁化層と前記自由磁化層、及び前記基準素子の前記固定磁化層と前記自由磁化層を、前記第1の方向に磁化する工程と、前記基準素子に電流を流すことにより、前記基準素子の前記自由磁化層の磁化方向を前記第2の方向と平行にする工程とを有する磁気記憶装置の製造方法。TMR素子の平行状態のときの抵抗値、及び反平行状態のときの抵抗値は、ある範囲内でばらつく。図6Aに、1024個のTMR素子の抵抗値の分布の一例を示す。平行状態のときの抵抗値は、940Ω~1120Ωの範囲内でばらついており、反平行状態のときの抵抗値は、1420Ω~1860Ωの範囲内でばらついている。特に、反平行状態のときの抵抗値のばらつきが大きい。これは、自由磁化層の磁化方向と固定磁化層の磁化方向とが反平行の状態の方が、平行の状態に比べて、自由磁化層の磁化方向が揃う度合いが低いためである。平行状態のTMR素子と反平行状態のTMR素子との直列回路を、並列に接続した基準素子の抵抗値も、各TMR素子の抵抗値のばらつきを反映してばらつく。図6Bに、100個の基準素子の抵抗値の分布の一例を示す。1280Ω~1400Ωの範囲内でばらついていることがわかる。反平行状態のTMR素子の抵抗値の分布の下限値である1420Ωと、基準素子の抵抗値の分布の上限値である1400Ωとの差は、20Ωまで小さくなってしまう。このため、特にメモリセルが反平行状態であることを検知するときの動作マージンが狭くなり、誤判定につながる危険性が高い。以下に説明する実施例では、基準素子の抵抗値のばらつきを抑制することが可能である。本発明の一観点によると、基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第1の方向に長い平面形状を有する磁気抵抗素子と、前記基板上に形成され、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、前記第1の方向と直交する第2の方向に長い平面形状を有する基準素子とを有する磁気記憶装置が提供される。本発明の他の観点によると、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、第1の方向に長い平面形状を有する磁気抵抗素子、及びトンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、前記第1の方向とは直交する第2の方向に長い平面形状を有する基準素子とを、基板上に形成する工程と、前記第1の方向の外部磁場中で熱処理を行うことにより、前記磁気抵抗素子の前記固定磁化層と前記自由磁化層、及び前記基準素子の前記固定磁化層と前記自由磁化層を、前記第1の方向に磁化する工程と、前記基準素子に電流を流すことにより、前記基準素子の前記自由磁化層の磁化方向を前記第2の方向と平行にする工程とを有する磁気記憶装置の製造方法が提供される。基準素子を、第2の方向に長い平面形状とすることにより、形状異方性を発現させ、基準素子の自由磁化層の磁化方向を第2の方向に平行にすることができる。これにより、基準素子の抵抗を、磁気抵抗素子の低抵抗状態のときの抵抗値と、高抵抗状態の抵抗値との間の抵抗値とすることができる。これにより、基準素子の抵抗値のばらつきを抑制することができる。図1に、実施例による磁気記憶装置の等価回路図を示す。メモリセル領域10内に、複数のワード線WL、ビット線BL、ソース線SLが配置されている。ワード線WLとビット線BLとは、相互に交差する。ワード線WLとビット線BLとの交差箇所に対応して、メモリセル11が配置されている。メモリセル11は、メモリセルトランジスタ12とTMR素子13とを含む。メモリセルトランジスタ12のゲート電極が、対応するワード線WLに接続されている。メモリセルトランジスタ12のドレインが、TMR素子13を介して、対応するビット線BLに接続され、ソースがソース線SLに接続されている。基準セル領域20内に、基準セル21が配置されている。基準セル21は、基準セルトランジスタ22と基準素子23とを含む。基準素子23は、メモリセル11のTMR素子13と同一の積層構造を有する。基準セルトランジスタ22のゲート電極が、基準セルワード線WLrに接続されている。基準セルトランジスタ22のドレインが、基準素子23を介して基準セルビット線BLrに接続され、ドレインが基準セルソース線SLrに接続されている。メモリセル制御回路15が、読出しまたは書込みを行うべきメモリセル11を選択し、選択されたメモリセル11に読出し及び書込み電流を供給する。基準セル制御回路25が、基準セル21に読出し電流を供給する。読出し時には、選択されたメモリセル11と基準セル21とに読出電流を流す。メモリセル11のTMR素子13の抵抗値、及び基準素子23の抵抗値に依存する物理量を、比較回路30が比較し、比較結果を電気信号として出力する。例えば、TMR素子13の抵抗値、及び基準素子23の抵抗値に応じて、評価点に電圧が発生する。評価点の電圧が比較回路30に印加される。比較回路30は、メモリセル11及び基準セル21内の評価点の電圧を比較し、比較結果を電気信号として出力する。図2Aに、メモリセル領域10及び基準セル領域20の概略平面図を示す。ワード線WLとビット線BLとの交差箇所に対応して、TMR素子13が配置されている。基準セルワード線WLrと基準セルビット線BLrとの交差箇所に、基準素子23が配置されている。TMR素子13の平面形状は、例えばワード線WLの延在する方向図2Aにおいて横方向に長い長方形であり、基準素子23の平面形状は、TMR素子13の長手方向と直交する方向図2Aにおいて縦方向に長い長方形である。図2Bに、TMR素子13の固定磁化層92Sと自由磁化層94Sとの磁化方向を示し、図2Cに、基準素子23の固定磁化層92rと自由磁化層94rとの磁化方向を示す。TMR素子13の固定磁化層92s及び基準素子23の固定磁化層92rは、共にTMR素子13の長手方向に磁化されている。TMR素子13の自由磁化層94sの磁化方向は、固定磁化層92sの磁化方向に対して平行、または反平行になる。基準素子23の自由磁化層94rの磁化方向は、その形状異方性により、基準素子23の長手方向に平行になる。すなわち、基準素子23においては、固定磁化層92rの磁化方向と、自由磁化層94rの磁化方向とが、相互に直交する。なお、基準素子23は、自由磁化層94rが単一磁区になる程度の大きさである。形状異方性によって磁化方向を長手方向に拘束する十分な効果を発現させるために、基準素子23の長手方向の寸法を幅方向の寸法の2倍以上にすることが好ましい。なお、TMR素子13においても、形状異方性による効果を発現させるために、長手方向の寸法を、幅方向の寸法の2倍以上にすることが好ましい。また、縦横比を大きくし過ぎると、TMR素子13の面積が大きくなり、書込み電流増大に繋がる。従って、TMR素子13及び基準素子23の長手方向の寸法は、幅方向の寸法の4倍以下とすることが好ましい。TMR素子13の面積と、基準素子23の面積とが等しい場合、基準素子23の抵抗値は、TMR素子13の平行状態のときの抵抗値と反平行状態のときの抵抗値との中間の値になる。このため、TMR素子13と基準素子23とに同一の大きさの電流を流したときに発生する電圧を比較することにより、TMR素子13が平行状態か反平行状態かを判定することができる。また、TMR素子13が反平行状態のときの抵抗値のばらつきが、平行状態のときの抵抗値のばらつきよりも大きい。基準素子23は、ばらつきが大きい反平行状態の抵抗値を利用しないため、基準素子23の抵抗値のばらつきを抑制することができる。図6Aに示したように、基準素子23の抵抗値RrefとTMR素子13の平行状態のときの最大の抵抗値との差低抵抗側マージンをMLとし、抵抗値RrefとTMR素子13の反平行状態のときの最小の抵抗値との差高抵抗側マージンをMHとする。低抵抗側マージンMLと高抵抗側マージンMHとが等しくなるように、基準素子23の抵抗値Rrefを設定することが好ましい。基準素子23の抵抗値の調整は、その平面形状の面積を調整することにより行うことができる。図3に、実施例による磁気記憶装置のメモリセル部分の平面図を示す。活性領域ARと交差するようにワード線WLが配置されている。2本のワード線WLが1つの活性領域ARと交差している。ワード線WLと活性領域ARとの交差箇所に、メモリセルトランジスタ12が形成される。ワード線WLがメモリセルトランジスタ12のゲート電極を兼ねる。活性領域ARのうち、2本のワード線WLの間の領域がメモリセルトランジスタ12のソースとなり、2本のワード線WLよりも外側の領域が、ドレインとなる。メモリセルトランジスタ12のドレインの上方に、TMR素子13が配置される。TMR素子13の下部電極が、コンタクトプラグを介して、メモリセルトランジスタ12のドレインに接続される。TMR素子13の側方をソース線SLが通過する。ソース線SLは、ワード線WLと直交する方向に延在する。ソース線SLは、その幅方向に突出した突出部SLaを有する。突出部SLaは、メモリセルトランジスタ12のソースと重なり、コンタクトプラグを介してソースに接続される。TMR素子13と重なる位置にビット線BLが配置されてる。ビット線BLは、ソース線SLと平行な方向に延在する。ビット線BLは、コンタクトプラグを介して、TMR素子13の上部電極に接続される。図4A~図4Iを参照して、実施例による磁気記憶装置の製造方法について説明する。図4Aは、図3の一点鎖線4A-4Aにおける断面に相当する。図4Aに示すように、シリコン等の半導体基板70の表層部に、素子分離絶縁膜71を形成する。素子分離絶縁膜71の形成には、例えばシャロートレンチアイソレーションSTI法を適用することができる。素子分離絶縁膜71で画定された活性領域ARに、メモリセルトランジスタ12を形成する。例えば、1つの活性領域ARに2つのメモリセルトランジスタ12が配置される。この2つのメモリセルトランジスタ12のソースは、1つの不純物拡散領域で形成される。メモリセルトランジスタ12のゲート電極は、図4Aの紙面に垂直な方向に延在し、ワード線WLを構成する。基準セルトランジスタ22図1も、メモリセルトランジスタ12の形成と同時に形成される。さらに、図1に示したメモリセル制御回路15、基準セル制御回路25、及び比較回路30のトランジスタも、半導体基板70の上に形成する。図4Bに示すように、半導体基板70の上に、例えば酸化シリコンからなる層間絶縁膜75を堆積させる。層間絶縁膜75の堆積には、化学気相成長CVDが適用される。層間絶縁膜75を堆積させた後、化学機械研磨CMPにより、その表面を平坦化する。層間絶縁膜75にビアホールを形成し、このビアホール内にコンタクトプラグ76を形成する。コンタクトプラグ76は、ビアホールの側面及び底面を覆うTiNからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。層間絶縁膜75の上に、ソース線SL及び孤立配線77を形成する。ソース線SL及び孤立配線77には、例えばアルミニウムAlまたはAlCu合金が用いられる。基準セルソース線SLr図1も、ソース線SLと同時に形成される。ソース線SLは、コンタクトプラグ76を介してメモリセルトランジスタ12のソースに接続される。孤立配線77は、他のコンタクトプラグ76を介してメモリセルトランジスタ12のドレインに接続される。図4Cに示すように、層間絶縁膜75、ソース線SL、及び孤立配線77の上に、2層目の層間絶縁膜80を形成する。層間絶縁膜80には、例えば酸化シリコンが用いられ、層間絶縁膜80の成膜には、例えばCVDが適用される。層間絶縁膜80に、孤立配線77の上面の一部を露出させるビアホールを形成し、このビアホール内にコンタクトプラグ82を形成する。コンタクトプラグ82は、ビアホールの側面及び底面を覆うTiNからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。図4Dに示すように、層間絶縁膜80の上に、トンネル磁気抵抗TMR積層膜85を形成する。図4Eに、TMR積層膜85の断面図を示す。TMR積層膜85は、例えば基板側から順番に積層された下部電極層90、反強磁性層91、固定磁化層92、トンネル絶縁層93、自由磁化層95、第1上部電極層95、及び第2上部電極層96を含む。下部電極層90、反強磁性層91、固定磁化層92、トンネル絶縁層93、自由磁化層95、第1上部電極層95、及び第2上部電極層96には、例えば、それぞれ厚さ15nmのTa膜、厚さ15nmのPtMn膜、厚さ3nmのCoFeB膜、厚さ1nmのMgO膜、厚さ2nmのCoFeB膜、厚さ10nmのRu膜、及び厚さ40nmのTa膜が用いられる。これらの膜の形成には、例えばスパッタリングが適用される。図4Fに示すように、TMR積層膜85を成膜した後、磁場H中で熱処理を行い、TMR積層膜85内の磁性膜の磁化方向を揃える。磁場の強さは、例えば1T、熱処理温度は300~350°C、熱処理時間は2時間とする。図4Fの下側に、TMR素子13、基準素子23と、磁場Hとの関係を示す。磁場H中での熱処理時には、TMR積層膜85はパターニングされていないが、この熱処理後にパターニングされて、TMR素子13及び基準素子23が形成される。磁場Hの方向は、TMR素子13の長手方向と平行である。これにより、反強磁性層91、固定磁化層92、及び自由磁化層95の磁化方向が、磁場Hの方向と平行になる。固定磁化層92は、反強磁性層91と交換結合することにより、その磁化方向が固定される。図4Gに示すように、TMR積層膜85図4Dをパターニングすることにより、コンタクトプラグ82の直上にTMR素子13を形成する。基準素子23図1も、TMR素子13と同時に形成される。すなわち、TMR素子13と基準素子23とは、同一の積層構造を有する。ただし、両者の平面形状の長手方向の向きが異なる。TMR素子13の下部電極は、コンタクトプラグ82、孤立配線77、及びコンタクトプラグ76を介してメモリセルトランジスタ12のドレインに接続される。図4Hに示すように、層間絶縁膜80の上面、及びTMR素子13の表面を、保護膜86で覆う。保護膜86は、例えば窒化シリコンで形成され、成膜方法として、例えばCVD、スパッタリング等が適用される。保護膜86の上に、3層目の層間絶縁膜87を形成する。層間絶縁膜87は、例えば酸化シリコンで形成され、成膜方法として、例えばCVDが適用される。層間絶縁膜87及び保護膜86の2層に、ビアホールを形成する。ビアホールの底面には、TMR素子13の上面が露出する。このビアホール内に、コンタクトプラグ88を形成する。コンタクトプラグ88は、ビアホールの側面及び底面を覆うTiNからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。図4Iに示すように、層間絶縁膜87の上に、ビット線BLを形成する。ビット線BLには、例えばAl、AlCu合金等が用いられる。基準セルビット線BLr図1も、ビット線BLと同時に形成される。ビット線BLは、コンタクトプラグ88を介してTMR素子13の上部電極に接続される。層間絶縁膜87及びビット線BLの上に、4層目の層間絶縁膜89を形成する。基準素子23図1、図2A、図2Cに、書き込み電流を流す。この電流により、基準素子23の自由磁化層94r図2Cの磁化方向が、その形状異方性に基づいて、長手方向に揃う。固定磁化層92rの磁化方向は、反強磁性層91図4Eとの交換結合のため、TMR素子13の固定磁化層92sの磁化方向と同一のままである。上記実施例では、複数の、ある一群のメモリセル11に対して1個の基準セル21を配置した。複数個の基準セル候補を形成しておき、基準セル候補から特性の優れたものを1つ基準セル21として採用してもよい。基準セル21に含まれる基準素子23は1個のみであるため、製造段階で複数個の基準セル候補を作製しておいても、基準セルに複数個の基準素子が含まれる構造に比べて、広い領域を占有することはない。複数個の基準セル候補を作製しておくことにより、製造歩留まりの向上を図ることができる。上記実施例では、図4Eに示したように、反強磁性層91及び固定磁化層92をトンネル絶縁膜93の下に配置し、自由磁化層95をトンネル絶縁膜93の上に配置したが、上下関係を逆転させてもよい。すなわち、基板側から、自由磁化層94、トンネル絶縁膜93、固定磁化層92、及び反強磁性層91を、この順番に積層してもよい。また、上記実施例では、スンピン注入型のMRAMを示したが、上記実施例は、書き込み配線型もMRAMに適用することも可能である。図5に、実施例の変形例による磁気記憶装置の基準セルの等価回路図を示す。図1に示した実施例においては、ある一群のメモリセル11に対して、1つの基準セル21を固定的に準備した。図5に示した変形例では、一群のメモリセル11に対して、複数、例えば4個の基準セル21が準備される。基準セル領域20に、2本の基準セルワード線WLrと2本の基準セルビット線BLrとが準備される。基準セルワード線WLrと基準セルビット線BLrとの交差箇所に対応して、基準セル21が配置される。基準セル21の各々の構成は、図1に示した基準セル21の構成と同一である。基準セル制御回路25の制御により、行デコーダ41が、2本の基準セルワード線WLrの一方を選択し、列デコーダ42が、2本の基準セルビット線BLrの一方を選択する。選択された基準セルワード線WLrと基準セルビット線BLrとの交差箇所に対応する基準セル21に読出電流が流れ、メモリセル読出し時の基準として用いられる。基準セル制御回路25は、メモリセル11の読出し時に、4つの基準セル21のうち1つを選択する。基準セル21へのアクセス頻度が平準化されるように、基準セル21は、予め決められた順序で選択される。これにより、基準セル21へのアクセス頻度を低減させ、基準素子23の劣化を抑制することができる。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。