半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第1方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記半導体基板上に設けられ、前記第1方向に対して交差する第2方向に延びる複数本の第1積層体と、前記半導体基板上に設けられ、前記複数本の第1積層体が配置された領域の外側に配置され、前記第2方向に延びる第2積層体と、前記第1積層体及び前記第2積層体を覆う層間絶縁膜と、を備え、前記第1積層体は、前記アクティブエリアの直上域毎に設けられた第1電極と、前記第1電極上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記第2方向に延びる第2電極と、を有し、前記第1積層体と前記第2積層体との距離は、隣り合う前記第1積層体間の距離よりも長く、前記層間絶縁膜における前記第1積層体の相互間には第1の空隙が形成されており、前記層間絶縁膜における前記第1積層体と前記第2積層体との間には第2の空隙が形成されており、前記第2の空隙の下端は、前記第1の空隙の下端よりも上方に位置していることを特徴とする半導体記憶装置。前記第2の空隙の下端は、前記第1電極の上面よりも上方に位置していることを特徴とする請求項1記載の半導体記憶装置。前記第2の空隙の下端は、前記第2電極の下面よりも下方に位置していることを特徴とする請求項1または2に記載の半導体記憶装置。前記第1及び第2の空隙の上端は、前記第2電極の上面よりも上方に位置していることを特徴とする請求項1~3のいずれか1つに記載の半導体記憶装置。半導体基板の上層部分に第1方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記半導体基板上に、前記第1方向に対して交差する第2方向に延び、前記アクティブエリアの直上域毎に配置された第1電極、前記第1電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第2方向に延びる第2電極が積層された複数本の第1積層体、並びに、前記複数本の第1積層体が配置された領域の外側に配置され、前記第2方向に延びる第2積層体を、前記第1積層体と前記第2積層体との距離が隣り合う前記第1積層体間の距離よりも長くなるように形成する工程と、前記第1積層体及び前記第2積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第1積層体の相互間に第1の空隙を形成し、前記層間絶縁膜における前記第1積層体と前記第2積層体との間に第2の空隙を形成し、前記第2の空隙の下端を前記第1の空隙の下端よりも上方に位置させる工程と、を備えたことを特徴とする半導体記憶装置の製造方法。半導体基板の上層部分に第1方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記半導体基板上に、前記第1方向に対して交差する第2方向に延び、前記アクティブエリアの直上域毎に配置された第1電極、前記第1電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第2方向に延びる第2電極が積層された複数本の第1積層体、並びに、前記複数本の第1積層体が配置された領域の外側に配置され、前記第2方向に延びる第2積層体を、前記第1積層体と前記第2積層体との距離が隣り合う前記第1積層体間の距離よりも長くなるように形成する工程と、前記第1積層体及び前記第2積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第1積層体の相互間に第1の空隙を形成し、前記層間絶縁膜における前記第1積層体と前記第2積層体との間に第2の空隙を形成し、前記第2の空隙の上端を開口させたまま、前記第1の空隙の上端を封止する第1の堆積工程と、絶縁材料を堆積させることにより、前記第2の空隙の下部を埋め込むと共に、上端を封止する第2の堆積工程と、を備えたことを特徴とする半導体記憶装置の製造方法。本発明の目的は、メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第1方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記半導体基板上に設けられ、前記第1方向に対して交差する第2方向に延びる複数本の第1積層体と、前記半導体基板上に設けられ、前記複数本の第1積層体が配置された領域の外側に配置され、前記第2方向に延びる第2積層体と、前記第1積層体及び前記第2積層体を覆う層間絶縁膜と、を備える。前記第1積層体は、前記アクティブエリアの直上域毎に設けられた第1電極と、前記第1電極上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記第2方向に延びる第2電極と、を有する。前記第1積層体と前記第2積層体との距離は、隣り合う前記第1積層体間の距離よりも長く、前記層間絶縁膜における前記第1積層体の相互間には第1の空隙が形成されており、前記層間絶縁膜における前記第1積層体と前記第2積層体との間には第2の空隙が形成されている。そして、前記第2の空隙の下端は、前記第1の空隙の下端よりも上方に位置している。実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第1方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記半導体基板上に、前記第1方向に対して交差する第2方向に延びる複数本の第1積層体及び第2積層体を形成する工程と、前記第1積層体及び前記第2積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第1積層体の相互間に第1の空隙を形成し、前記層間絶縁膜における前記第1積層体と前記第2積層体との間に第2の空隙を形成する工程と、を備える。前記第1積層体は、前記アクティブエリアの直上域毎に配置された第1電極、前記第1電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第2方向に延びる第2電極を積層して形成する。前記第2積層体は、前記複数本の第1積層体が配置された領域の外側に配置する。そして、前記第1積層体と前記第2積層体との距離を隣り合う前記第1積層体間の距離よりも長くする。また、前記層間絶縁膜を形成する工程においては、前記第2の空隙の下端を前記第1の空隙の下端よりも上方に位置させる。実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第1方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記半導体基板上に、前記第1方向に対して交差する第2方向に延びる複数本の第1積層体及び第2積層体を形成する工程と、前記第1積層体及び前記第2積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第1積層体の相互間に第1の空隙を形成し、前記層間絶縁膜における前記第1積層体と前記第2積層体との間に第2の空隙を形成し、前記第2の空隙の上端を開口させたまま、前記第1の空隙の上端を封止する第1の堆積工程と、絶縁材料を堆積させることにより、前記第2の空隙の下部を埋め込むと共に、上端を封止する第2の堆積工程と、を備える。前記第1積層体は、前記アクティブエリアの直上域毎に配置された第1電極、前記第1電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第2方向に延びる第2電極を積層して形成する。前記第2積層体は、前記複数本の第1積層体が配置された領域の外側に配置する。前記第1積層体と前記第2積層体との距離を、隣り合う前記第1積層体間の距離よりも長くする。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1a~cは、本実施形態に係る半導体記憶装置を例示する図であり、aは平面図であり、bはaに示すA-A’線による断面図であり、cはaに示すB-B’線による断面図である。本実施形態に係る半導体記憶装置は、NAND型フラッシュメモリである。図1a~cに示すように、本実施形態に係る半導体記憶装置1においては、シリコン基板11が設けられている。シリコン基板11の上層部分には、一方向に延びる複数本のSTIshallowtrenchisolation:素子分離絶縁体12が形成されている。そして、これらのSTI12によって、シリコン基板11の上層部分が複数本のアクティブエリアAAに区画されている。STI12の上面は、アクティブエリアAAの上面よりも上方に位置している。以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。すなわち、シリコン基板11の上面に平行な方向のうち、STI12及びアクティブエリアAAが延びる方向をY方向とし、STI12及びアクティブエリアAAの配列方向をX方向とし、シリコン基板11の上面に対して垂直な方向をZ方向とする。シリコン基板11上には、X方向に延びる複数本の積層体S1が相互に離隔して等間隔に設けられている。複数本の積層体S1が配置された領域の外側であってY方向両側には、各1本の積層体S2が設けられている。Y方向における積層体S2の長さは、積層体S1の長さよりも長い。また、Y方向における積層体S2とその隣の積層体S1との距離は、隣り合う積層体S1間の距離よりも長い。なお、本明細書において距離というときは、最短距離をいう。各積層体S1においては、アクティブエリアAAの直上域毎に、例えばシリコン酸化物又はシリコン酸窒化物からなるトンネル絶縁膜14が設けられており、その上には、アクティブエリアAA毎に、導電性材料、例えば不純物が導入されたポリシリコンからなる浮遊ゲート電極FGが設けられている。すなわち、Z方向から見て、トンネル絶縁膜14及び浮遊ゲート電極FGは、X方向及びY方向に沿ってマトリクス状に配列されている。トンネル絶縁膜14の全体及び浮遊ゲート電極FGの下部はSTI12間に位置し、浮遊ゲート電極FGの上部はSTI12の上面よりも上方に突出している。また、積層体S1においては、浮遊ゲート電極FGを覆うように、例えばシリコン酸化物、シリコン酸窒化物、シリコン窒化物又は金属酸化物等の絶縁材料からなる単層構造又は積層構造の絶縁膜15が設けられている。絶縁膜15は、複数本のアクティブエリアAAの直上域にわたって設けられており、全体としてはX方向に延びているが、浮遊ゲート電極FGの上部がSTI12の上面から突出している形状を反映して、XZ平面内において蛇行している。絶縁膜15上には、X方向に延びる制御ゲート電極CGが設けられている。例えば、制御ゲート電極CGの下部16は、不純物が導入されたポリシリコンによって形成されており、上部17はシリサイド、例えば、ニッケルシリサイド、コバルトシリサイド又はタングステンシリサイドによって形成されている。なお、上部17は、タングステン又はタングステンナイトライド等の金属材料によって形成されていてもよい。絶縁膜15の蛇行は制御ゲート電極CGの下部16によってほぼ吸収されており、下部16の上面は略平坦である。各積層体S2においては、アクティブエリアAAの直上域毎にトンネル絶縁膜14が設けられており、その上に、X方向に延びる選択ゲート電極SGが設けられている。選択ゲート電極SGにおいては、積層体S1の浮遊ゲート電極FGと同じ高さにアクティブエリアAAの直上域毎に設けられた導電部分21、積層体S1の絶縁膜15と同じ高さにアクティブエリアAAの直上域毎に設けられた絶縁膜22、積層体S1の制御ゲート電極CGの下部16と同じ高さに設けられX方向に延びる導電部分23、積層体S1の制御ゲート電極CGの上部17と同じ高さに設けられX方向に延びる導電部分24がこの順に積層されている。絶縁膜22には開口部22aが形成されており、開口部22a内には、接続部材25が設けられている。導電部分21は浮遊ゲート電極FGと同じ材料により形成されており、導電部分23及び接続部材25は制御ゲート電極CGの下部16と同じ材料により形成されており、導電部分24は制御ゲート電極CGの上部17と同じ材料により形成されている。アクティブエリアAAの上層部分における積層体S1及びS2の相互間の直下域には、ソースドレイン領域26が形成されている。アクティブエリアAAの上層部分におけるソースドレイン領域26に挟まれた部分が、チャネル領域27となっている。積層体S1における制御ゲート電極CGの上部17の上部を除く部分の側面上、積層体S2における導電部分24の上部を除く部分の側面上、及びアクティブエリアAA及びSTI12の上面における積層体S1及びS2によって覆われていない領域上には、スペーサ絶縁膜28が設けられている。また、シリコン基板11上には、積層体S1及びS2、スペーサ絶縁膜28を覆うように、層間絶縁膜30が設けられている。なお、図1aにおいては、図を見やすくするために、スペーサ絶縁膜28及び層間絶縁膜30の図示を省略している。そして、層間絶縁膜30における積層体S1の相互間に相当する部分には空隙31が形成されており、積層体S1と積層体S2との間に相当する部分には空隙32が形成されている。空隙31及び32の形状は、X方向に延びる帯状である。空隙31及び32は、層間絶縁膜30によって囲まれており、スペーサ絶縁膜28は空隙31及び32には達していない。Z方向において、空隙32の下端32aの位置は、空隙31の下端31aの位置よりも高い。例えば、空隙31の下端31aの位置は、浮遊ゲート電極FGの下面よりも高く上面よりも低い。これに対して、空隙32の下端32aの位置は、例えば、浮遊ゲート電極FGの上面よりも高く、制御ゲート電極CGの下面よりも低い。また、空隙31の上端31b及び空隙32の上端32bの位置は、制御ゲート電極CGの上面よりも高い。また、層間絶縁膜30上には、アクティブエリアAAの直上域においてY方向に延びるビット線図示せずが設けられている。また、層間絶縁膜30内には、ビット線をアクティブエリアAAに接続するビット線コンタクト図示せずが設けられている。更に、層間絶縁膜30内には、X方向に延び、アクティブエリアAAに共通接続されたソース線図示せずが設けられている。そして、半導体記憶装置1においては、アクティブエリアAAと積層体S1との交差点毎に、メモリセルMSが形成されている。次に、本実施形態の作用効果について説明する。本実施形態に係る半導体記憶装置1においては、層間絶縁膜30における積層体S1の相互間に相当する部分に、空隙31が形成されている。空隙31はエアギャップであり、層間絶縁膜30よりも誘電率が低いため、ある積層体S1に属する制御ゲート電極CGが、その隣の積層体S1の直下域に位置するチャネル領域27に及ぼす影響を抑制できる。すなわち、隣り合うメモリセル間の干渉を抑制することができる。また、空隙31の存在により、隣り合う積層体S1に属する制御ゲート電極CG間の耐圧を高め、制御ゲート電極CG同士の短絡を確実に防止できる。また、半導体記憶装置1においては、層間絶縁膜30における積層体S1と積層体S2との間に相当する部分に、空隙32が形成されている。これにより、積層体S2の選択ゲート電極SGと、その隣の積層体S1以下、積層体S1aともいうに属する制御ゲート電極CGとの間の耐圧を高め、短絡を確実に防止できる。通常、メモリセルの駆動電圧は、あるチャネル領域27に対する隣の積層体S1に属する制御ゲート電極CGの影響、すなわち、電界アシスト効果も考慮して、決定されている。しかしながら、複数本の積層体S1からなるグループNANDストリングのうち、最も外側に配置された積層体S1aについては、隣の積層体である積層体S2との距離が長いため、積層体S2の選択ゲート電極SGからの電界アシスト効果を受けにくい。このため、全てのメモリセルを同じ駆動電圧で駆動したときに、積層体S1aに形成されたメモリセルだけはセル電流が小さくなってしまい、NANDストリング全体のチャネル電流が、積層体S1のセル電流に律速してしまう。この現象は、データの書込消去サイクル後において、積層体S1aの積層体S2側近傍の層間絶縁膜30中に電荷が蓄積した場合に顕著に表れる。これを回避するためには、駆動電圧を十分に高くする必要があるが、駆動電圧を高くすると、半導体記憶装置1の各部において高い耐圧が必要となり、半導体記憶装置1の小型化が阻害されてしまう。そこで、本実施形態においては、空隙32の下端32aを空隙31の下端31aよりも上方に位置させることにより、空隙32によってメモリセル間の干渉を抑える効果を、空隙31によってメモリセル間の干渉を抑える効果よりも小さくする。すなわち、積層体S2の選択ゲート電極SGがその隣の積層体S1aの直下域に形成されたチャネル領域27に及ぼす影響を空隙32が抑制する効果は、ある積層体S1の制御ゲート電極CGがその隣の積層体S1の直下域に形成されたチャネル領域27に及ぼす影響を空隙31が抑制する効果よりも小さい。これにより、積層体S1aの直下域に形成されたチャネル領域27も、積層体S2の選択ゲート電極SGから、適度な電界アシスト効果を受けることができる。この結果、NANDストリング全体のチャネル電流が積層体S1aのセル電流に律速する現象を抑えることが可能となる。特に、空隙32の上端32bが制御ゲート電極CGの上面及び選択ゲート電極SGの上面よりも上方に位置し、下端32aが制御ゲート電極CGの下面及び導電部分23の下面よりも下方に位置することにより、積層体S1aの制御ゲート電極CGと積層体S2の選択ゲート電極SGの導電部分23及び24との間の全領域に空隙32が介在するため、制御ゲート電極CGと選択ゲート電極SGとの耐圧を高くすることができ、短絡をより確実に防止することができる。これにより、例えばデータの消去時など、選択ゲート電極SGとその隣の制御ゲート電極CGとの間に大きな電圧が印加されるときに、十分な耐圧を確保することができる。また、空隙32の下端32aが浮遊ゲート電極FGの上面及び導電部分21の上面よりも上方に位置することにより、積層体S1aの直下域に形成されたチャネル領域27と選択ゲート電極SGの導電部分21との間には空隙32が介在しなくなるため、選択ゲート電極SGによる積層体S1aの直下域に形成されたチャネル領域27に対する電界アシスト効果を、確実に得ることができる。このように、本実施形態によれば、制御ゲート電極CG同士、及び制御ゲート電極CGと選択ゲート電極SGとの間の耐圧を高めることができる。また、メモリセル間の干渉を抑制しつつ、最も外側に配置された積層体S1aのメモリセルについては適度な電界アシスト効果を実現できるため、メモリセル間でセル電流を均一化することができる。この結果、メモリセルの高集積化を図ることができる。次に、第2の実施形態について説明する。本実施形態は、前述の第1の実施形態に係る半導体記憶装置の製造方法の実施形態である。図2~図17は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図のaは工程平面図であり、各図のbはaに示すA-A’線による工程断面図であり、各図のcはaに示すB-B’線による工程断面図である。先ず、図2a~cに示すように、シリコン基板11を用意する。次に、シリコン基板11上の全面に、例えばシリコン酸化物、シリコン酸窒化物等の絶縁材料からなるトンネル絶縁膜14を形成する。次に、全面に例えば不純物を含有するシリコンを堆積させて、ポリシリコン膜41を形成する。次に、全面にマスク材42を形成する。次に、図3a~cに示すように、マスク材42を選択的に除去して、Y方向に延びる複数本のライン状の部分に分断する。次に、マスク材42をマスクとしてエッチングを施し、ポリシリコン膜41及びトンネル絶縁膜14を選択的に除去すると共に、シリコン基板11の上層部分を選択的に除去する。これにより、ポリシリコン膜41及びトンネル絶縁膜14がY方向に延びる複数本のライン状の部分に分断されると共に、シリコン基板11の上層部分に、Y方向に延びる複数本のトレンチ43が形成される。次に、図4a~cに示すように、全面に例えばシリコン酸化物を堆積させて、絶縁膜44を形成する。絶縁膜44は、トレンチ43の内面、分断されたトンネル絶縁膜14、ポリシリコン膜41及びマスク材42の外面を覆うように形成される。次に、図5a~cに示すように、エッチバックを行い、マスク材42図4参照を除去する。このとき、絶縁膜44におけるマスク材42の上面上に形成されていた部分、及びトレンチ43の底面上に形成されていた部分も除去される。次に、図6a~cに示すように、全面にシリコン酸化物、シリコン酸窒化物、シリコン窒化物又は金属酸化物等の絶縁材料を単層又は複数層に堆積させる。この絶縁材料は、トレンチ43内に埋め込まれると共に、ポリシリコン膜41上に堆積される。次に、エッチバックを行う。これにより、堆積された絶縁材料及び絶縁膜44におけるポリシリコン膜41の上面よりも上方に位置する部分、及び、ポリシリコン膜41の上部間に位置する部分が除去される。この結果、絶縁膜44及び堆積された絶縁材料の残留部分により、STI12が形成される。以後、STI12には絶縁膜44が含まれるものとする。STI12の上面の位置は、ポリシリコン膜41の下面よりも高く、上面よりも低い。また、トレンチ43内にSTI12を埋設することにより、シリコン基板11の上層部分が、Y方向に延びる複数本のアクティブエリアAAに区画される。次に、図7a~cに示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。これにより、STI12及びポリシリコン膜41を覆うように、絶縁膜45が形成される。次に、絶縁膜45における積層体S2が形成される予定の領域に配置された部分に、X方向に延びる帯状の開口部22aを形成する。次に、図8a~cに示すように、全面に例えば不純物が導入されたシリコンを堆積させて、ポリシリコン膜46を形成する。ポリシリコン膜46は開口部22a内にも進入し、ポリシリコン膜41に接触する。次に、全面にマスク材47を堆積させる。次に、図9a~cに示すように、マスク材47をX方向に延びる複数本のライン状の部分に加工する。次に、このマスク材47をマスクとしてRIEreactiveionetching:反応性イオンエッチング等のエッチングを施すことにより、ポリシリコン膜46、絶縁膜45、ポリシリコン膜41及びトンネル絶縁膜14を選択的に除去して、X方向に延びるライン状の部分に分断する。これにより、複数本の積層体S1と、これらの複数本の積層体S1が設けられた領域の両側に配置された各1本の積層体S2とが形成される。積層体S1は、等間隔に配列させる。また、積層体S1と積層体S2との距離は、隣り合う積層体S1間の距離よりも長くする。積層体S1及びS2の相互間においては、アクティブエリアAA及びSTI12が露出する。このとき、トンネル絶縁膜14及びポリシリコン膜41は、図3a~cに示す工程において、既にY方向に延びるライン状の部分に分断されているため、本工程において分断されることにより、X方向及びY方向の双方に沿って分断されて、マトリクス状に配列された複数の部分に区画される。そして、ポリシリコン膜41における積層体S1内に配置された部分は浮遊ゲート電極FGとなり、積層体S2内に配置された部分は導電部分21となる。絶縁膜45における積層体S1内に配置された部分は絶縁膜15となり、積層体S2内に配置された部分は絶縁膜22となる。ポリシリコン膜46における積層体S1内に配置された部分は制御ゲート電極CGの下部16となり、積層体S2内に配置された部分は導電部分23となる。また、ポリシリコン膜46における開口部22a内に埋め込まれた部分は、接続部材25となる。次に、図10a~cに示すように、全面に例えばシリコン窒化物を堆積させて、スペーサ絶縁膜28を形成する。スペーサ絶縁膜28は、アクティブエリアAA、STI12、積層体S1及びS2を覆うように形成するが、隣り合う積層体S1及びS2の側面上に形成された部分が相互に接触しない程度に薄く形成する。次に、積層体S1及びS2並びにスペーサ絶縁膜28をマスクとして、不純物をイオン注入する。これにより、アクティブエリアAAにおける積層体S1及びS2並びにスペーサ絶縁膜28の直下域を除く部分に、ソースドレイン領域26が形成される。アクティブエリアAAにおけるソースドレイン領域26間の部分が、チャネル領域27となる。次に、図11a~cに示すように、全面に犠牲膜48を堆積させる。犠牲膜48は、積層体S1及びS2の相互間に埋め込まれると共に、積層体S1及びS2の上方にも堆積される。次に、スペーサ絶縁膜28をストッパとしてRIEを行い、犠牲膜48における積層体S1及びS2の上面上に配置された部分を除去する。これにより、犠牲膜48は、積層体S1及びS2の相互間のみに残留する。次に、図12a~cに示すように、エッチバックを行い、積層体S1の上部及び積層体S2の上部からマスク材47を除去する。このとき、犠牲膜48のうち、マスク材47間に配置された部分も除去される。また、スペーサ絶縁膜28のうち、マスク材47の上面上及び側面上に配置された部分も除去される。次に、図13a~cに示すように、犠牲膜48図12参照を除去する。次に、図14a~cに示すように、全面にニッケル、コバルト又はタングステン等の金属を堆積させて、金属膜49を成膜する。次に、図15a~cに示すように、熱処理を施して、ポリシリコン膜46のシリコンと金属膜49の金属とを反応させて、シリサイド化させる。これにより、積層体S1の上部に制御ゲート電極CGの上部17が形成されると共に、積層体S2の上部に導電部材24が形成される。導電部材21、23、24及び接続部材25により、選択ゲート電極SGが構成される。次に、図16a~cに示すように、例えばウェットエッチングにより、未反応の金属膜49図15参照を除去する。次に、図17a~cに示すように、例えば、シリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜30を形成する。この堆積は、埋込性が比較的低い方法によって行い、例えば、CVDchemicalvapordeposition:化学気相成長法によって行う。これにより、絶縁材料は、先ず、積層体S1及びS2の側面上及び上面上、並びにアクティブエリアAA及びSTI12の上面上に層状に堆積される。このとき、積層体S1の相互間には、上部が開口した空隙31が形成される。また、積層体S1と積層体S2との間には、上部が開口した空隙32が形成される。その後、堆積を続けることにより、積層体S1の上部の側面上に堆積された絶縁材料同士が接触し、空隙31の上端31bが封止される。この段階における空隙31の下端31aの位置は、浮遊ゲート電極FGの下面よりも高く上面よりも低い。また、空隙31の上端31bの位置は、制御ゲート電極CGの上面よりも高い。一方、積層体S1と積層体S2との距離は、隣り合う積層体S1間の距離よりも長いため、この段階では空隙32の上端32bは封止されない。その後、更に堆積を続けることにより、空隙32の内部に絶縁材料が侵入する。これにより、空隙32の下端32aの位置が上昇する。一方、空隙31は既に封止されているため、新たに絶縁材料が侵入することはない。この結果、空隙32の下端32aの位置が、空隙31の下端31aの位置よりも高くなる。その後、図1a~cに示すように、更に堆積を続けることにより、空隙32の上端32bも封止される。以後も絶縁材料は堆積されるが、空隙31及び32内に侵入することはない。この段階で、空隙32の下端の位置は、浮遊ゲート電極FGの上面よりも高く、例えば、制御ゲート電極CGの下面よりも低い。また、空隙32の上端の位置は、制御ゲート電極CGの上面よりも高く、例えば空隙31の上端の位置とほぼ同じ高さとなる。このように、埋込性を制御して絶縁材料を堆積させることにより、積層体S1及びS2を覆うように層間絶縁膜30を成膜すると共に、層間絶縁膜30における積層体S1の相互間に空隙31を形成し、積層体S1と積層体S2との間に空隙32を形成することができる。そして、空隙32の下端の位置を空隙31の下端の位置よりも上方にすることができる。層間絶縁膜30の埋込性は、例えば成膜条件を調整することにより、制御することができる。例えば、層間絶縁膜30の成膜速度を調整することにより、埋込性を制御することができる。成膜速度を低くすると埋込性は向上し、成膜速度を高くすると埋込性は低下する。成膜速度を低くするためには、例えば、ガス流量を減少させるか、プラズマパワーを低下させるか、又は圧力を低下させればよい。また、成膜種の指向性を調整することにより、埋込性を制御することができる。成膜種の指向性が高いと、空隙の底面上に優先的に絶縁材料が堆積される。成膜種の指向性を高めるためには、例えば、電界を強くするか、圧力を低くすればよい。更に、成膜種の到達速度を調整することにより、埋込性を制御することができる。成膜種の到達速度が高いと、側壁がエッチングされ、埋込性が低下する。逆に、成膜種の到達速度が低いと、埋込性が向上する。成膜種の到達速度を向上させるためには、例えば、電界を強くすればよい。また、埋込性は、積層体の形状及び相互間の距離を選択することによっても、制御することができる。例えば、積層体のYZ断面が、下辺が上辺よりも長い台形状であれば、空隙の下部が埋まりやすくなる。また、上述の如く、積層体間の距離が長いと、上端が封止されるタイミングが遅くなるため、空隙内が埋まりやすくなる。層間絶縁膜30を形成した後、層間絶縁膜30にアクティブエリアAAまで到達するコンタクトホール図示せずを形成し、コンタクトホール内に導電材料を埋め込んでビット線コンタクト図示せずを形成する。次に、層間絶縁膜30上におけるアクティブエリアAAの直上域に、ビット線コンタクトに接続されるように、Y方向に延びるビット線図示せずを形成する。これにより、前述の第1の実施形態に係る半導体記憶装置1が製造される。本実施形態によれば、積層体S1と積層体S2との間の距離を積層体S1間の距離よりも長くすると共に、層間絶縁膜30を形成する際に、絶縁材料の埋込性を制御することにより、隣り合う積層体S1間に空隙31を形成し、積層体S1と積層体S2との間に空隙32を形成し、空隙32の下端の位置を空隙31の下端の位置よりも高くすることができる。これにより、前述の第1の実施形態に係る半導体記憶装置を製造することができる。次に、第3の実施形態について説明する。本実施形態も、前述の第1の実施形態に係る半導体記憶装置の製造方法の実施形態である。図18及び図19は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図のaは工程平面図であり、各図のbはaに示すA-A’線による工程断面図であり、各図のcはaに示すB-B’線による工程断面図である。先ず、図2~図16に示す工程を実施する。これにより、図16a~cに示す構造体が作製される。次に、図18a~cに示すように、絶縁材料、例えば、シリコン酸化物を堆積させる。この堆積は、埋込性が比較的低い方法、例えば、CVD法によって行う。これにより、シリコン基板11上に、積層体S1及びS2を覆う層間絶縁膜30aを形成すると共に、層間絶縁膜30aにおける積層体S1の相互間に空隙31を形成し、積層体S1と積層体S2との間に空隙32を形成する。そして、空隙32の上端を開口させたまま、空隙31の上端を封止する。次に、図19a~cに示すように、絶縁材料、例えば、シリコン酸化物を更に堆積させる。この絶縁材料の堆積は、前述の図18a~cに示す絶縁材料の堆積よりも、埋込性が高い方法によって行い、例えば、ALDatomiclayerdeposition:原子層堆積法によって行う。これにより、層間絶縁膜30a上に層間絶縁膜30bが重ねて形成されると共に、絶縁材料が空隙32内に侵入し、空隙32の下部を埋めこむ。この結果、空隙32の下端32aの位置は、空隙31の下端31aの位置よりも高くなる。その後、層間絶縁膜30bにより、空隙32の上端32bを封止する。層間絶縁膜30a及び30bにより、図1a~cに示す層間絶縁膜30が構成される。以後の工程は、前述の第2の実施形態と同様である。本実施形態によっても、前述の第1の実施形態に係る半導体記憶装置1を製造することができる。本実施形態によれば、絶縁材料の堆積を2回に分けて行い、1回目の堆積の際の埋込性を相対的に低くし、2回目の堆積の際の埋込性を相対的に高くしているため、空隙31の上端31bを封止するタイミングと空隙32の上端32bを封止するタイミングを、より精度よく制御することができる。この結果、空隙31の下端31aの位置及び空隙32の下端32aの位置を、より精度よく制御できる。本実施形態における上記以外の製造方法及び作用効果は、前述の第2の実施形態と同様である。以上説明した実施形態によれば、メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。