n型トランジスタおよびp型トランジスタがシリコンの551面に形成された半導体装置であって、前記n型トランジスタの拡散領域に接触するシリサイド層の厚さが前記p型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い、ことを特徴とする半導体装置。前記n型トランジスタの拡散領域に接触するシリサイド層の厚さが2nm以上かつ8.5nm以下である、ことを特徴とする請求項1に記載の半導体装置。前記n型トランジスタの拡散領域に接触するシリサイド層の厚さが2.5nm以上かつ6nm以下である、ことを特徴とする請求項1に記載の半導体装置。前記n型トランジスタの拡散領域に接触するシリサイド層の厚さが2.5nm以上かつ4nm以下である、ことを特徴とする請求項1に記載の半導体装置。前記n型トランジスタの拡散領域に接触するシリサイド層は、エルビウムシリサイドまたはホルミウムシリサイドである、ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。前記p型トランジスタの拡散領域に接触するシリサイド層は、パラジウムシリサイドである、ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。n型トランジスタがシリコンの551面に形成された半導体装置であって、前記n型トランジスタの拡散領域に接触するシリサイド層の厚さが2nm以上かつ8.5nm以下である、ことを特徴とする半導体装置。前記シリサイド層の厚さが2.5nm以上かつ6nm以下である、ことを特徴とする請求項7に記載の半導体装置。前記シリサイド層の厚さが2.5nm以上かつ4nm以下である、ことを特徴とする請求項7に記載の半導体装置。前記n型トランジスタの拡散領域に接触するシリサイド層は、エルビウムシリサイドまたはホルミウムシリサイドである、ことを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置。シリコンの551面上に形成されるトランジスタは、gmiの増大に有利である。しかし、p型領域の551面およびn型領域の551面の双方の上に良好な特性を有するシリサイド層を形成することは困難であった。p型領域の551面の上に形成されるシリサイド層は、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう。一方、n型領域の551面の上に形成されるシリサイド層は、p型領域の551面の上に形成されるシリサイド層と同じ膜厚では、バリアハイトが大きく、コンタクト抵抗Rcあるいは直列抵抗Rsを増大させてしまい、集積回路の動作速度の向上を妨げうる。本発明は、上記の課題認識を契機としてなされたものであり、集積回路の動作速度の向上に有利な技術を提供することを目的とする。本発明の第1の側面は、n型トランジスタおよびp型トランジスタがシリコンの551面に形成された半導体装置に係り、前記n型トランジスタの拡散領域に接触するシリサイド層の厚さが前記p型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄いことを特徴とする。本発明の第2の側面は、n型トランジスタがシリコンの551面に形成された半導体装置に係り、前記n型トランジスタの拡散領域に接触するシリサイド層の厚さが2nm以上かつ8.5nm以下であることを特徴とする。本発明によれば、集積回路の動作速度の向上に有利な技術が提供される。n型領域のシリコンの100面の上に形成されるシリサイド層の材料としては、エルビウムErシリサイド、ホルミウムHoシリサイドが好適である。p型領域のシリコンの100面の上に形成されるシリサイド層の材料としては、パラジウムPdシリサイドが好適である。エルビウムシリサイド、ホルミウムシリサイド、パラジウムシリサイドは、0.3eV程度の低いバリアハイトのコンタクトを実現しうる。一方、シリコンの551面の上に形成されるコンタクト用のシリサイド層に対しては、特別な考慮が求められる。n型領域のシリコンの551面の上に形成されるシリサイド層、例えば、エルビウムシリサイド層およびホルミウムシリサイド層では、p型領域のシリコンの551面の上に形成されるパラジウムシリサイド層に比べてバリアハイトが高くなってしまう傾向にあることが確認された。また、p型領域の551面の上に形成されるシリサイド層、例えば、パラジウムシリサイド層は、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう。100面と551面とにおける上記のようなバリアハイトの相違は、シリコンの100面はシリコン原子の面密度が6.8×1014cm-2というように最も低い表面であるのに対して、シリコンの551面はシリコン原子面密度が9.7×1014cm-2というように最も高い表面であることに起因すると考えられる。シリコンSi、パラジウムPd、エルビウムEr、ホルミウムHoの原子半径は、それぞれ0.117nm、0.13nm、0.175nm、0.174nmであり、エルビウム、ホルミウムは、原子半径がきわめて大きい原子である。エルビウム、ホルミウムが原子面密度の大きいシリコンの551面でシリサイドを形成すると非常に大きな応力を発生する。このような応力によって、551面の上に形成されるシリサイドのバリアハイトが高くなっていると考えられる。図1aに、チャネル長が45nmのトランジスタの1μmチャネル幅当たりの電流駆動能力飽和ドレイン電流のコンタクト抵抗率依存性を示す。図1bは、当該トランジスタの概略構成を示す平面図である。ソース電極、ドレイン電極のシリサイド層の接触幅チャネル長方向と同一方向における幅は45nm、ソース領域ドレイン領域の電子ホール密度は2×1020cm-3である。コンタクト抵抗率が1×10-9Ωcm2より大きくなると、それに従って電流駆動能力が小さくなることが分かる。そこで、コンタクト抵抗率を1×10-9Ωcm2以下にすることを目標とする。図2には、1×10-8Ωcm2から1×10-11Ωcm2のコンタクト抵抗率を実現するために必要なバリアハイトが示されている。電子ホール密度は2×1020cm-3である。目標とする1×10-9Ωcm2のコンタクト抵抗率を実現するためには、バリアハイトは0.43eV以下でなければならない。図3に、n型のシリコンの551面の上に形成されたエルビウムシリサイドのバリアハイトn型シリコンに対するバリアハイトの膜厚依存性を示す。なお、エルビウムのシリサイド化のためのアニール温度は、600°Cとした。エルビウムシリサイドの膜厚を薄くすると、バリアハイトが小さくなり、エルビウムシリサイドの膜厚が2.5nmのときに、バリアハイトは0.37eVとなる。目標とする1×10-9Ωcm2のコンタクト抵抗率を実現するための0.43eV以下のバリアハイトは、エルビウムシリサイドの膜厚を8.5nm以下にすることによって達成される。一方で、2nm未満の膜厚を有するエルビウムシリサイドの形成は現実的ではないと考えられ、また、2.5nm以上の膜厚を有するエルビウムシリサイドについいては、安定的な形成が可能であることが実験によって確認された。よって、n型領域のシリコンの551面に形成するエルビウムシリサイドの膜厚は、2nm以上かつ8.5nm以下であるべきであり、2.5nm以上かつ6nm以下であることが好ましく、2.5nm以上かつ4nm以下であることが更に好ましい。n型のシリコンの551面の上にエルビウムシリサイドの代わりにエルビウムと原子半径がほぼ等しいホルミウムのシリサイドを形成する場合においても、当該ホルミウムシリサイドの膜厚は、2nm以上かつ8.5nm以下であるべきであり、2.5nm以上かつ6nm以下であることが好ましく、2.5nm以上かつ4nm以下であることが更に好ましい。図4に、p型領域のシリコンの551面の上に形成したパラジウムシリサイドの電子顕微鏡SEM像を示す。図4において、500°Cアニールは、パラジウムを500°Cでアニールすることによってシリサイド化してパラジウムシリサイドを形成したことを示す。600°Cアニールは、パラジウムを600°Cでアニールすることによってシリサイド化してパラジウムシリサイドを形成したことを示す。また、図4において、5nm、10nm、20nmは、シリサイド化の前におけるパラジウムの膜厚を示す。500°Cアニールでは、パラジウムの膜厚が10nmパラジウムシリサイド膜厚=14nm以上で、600°Cアニールでは、パラジウムの膜厚が20nmパラジウムシリサイド膜厚=28nm以上で、良好にシリサイド化されていることが分かる。パラジウムシリサイドは、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう傾向がある。p型シリコンに対するバリアハイトは、500°Cアニールのときは0.30eV、600°Cアニールのときは0.29eVであった。目安として、パラジウムシリサイドの膜厚は、エルビウムシリサイドまたはホルミウムシリサイド等で構成されうるn型領域のためのシリサイド層の膜厚よりも大きいことが好ましく、10nm以上であることが更に好ましい。図18は、本発明の好適な実施形態の半導体装置SDの構成を模式的に示す断面図である。半導体装置SDは、n型トランジスタおよびp型トランジスタがシリコンの551面に形成された構成を有する。なお、トランジスタが551面に形成されるという表現は、トランジスタを構成する要素の一部例えば、ゲート酸化膜が551面の上に形成されていることを意味する。n型トランジスタは、典型的にはNMOSトランジスタであり、p型トランジスタは、典型的にはPMOSトランジスタでありうる。図18に示す構成は、CMOS回路の基本構成としても理解されうる。以下では、代表的に、n型トランジスタがNMOSトランジスタであり、p型トランジスタがPMOSトランジスタである例を説明するが、これは、本発明が当該構成に限定されることを意図したものではない。NMOSトランジスタは、例えば、ソース領域およびドレイン領域を含む拡散領域103a’と、拡散領域103a’のソース領域、ドレイン領域に接触するシリサイド層150、150と、シリサイド層150、150の上面に接触する金属電極144、144と、ゲート絶縁膜104’と、ゲート電極105とを含む。シリサイド層150と金属電極144は、拡散領域103a’に対するコンタクト部を構成する。PMOSトランジスタは、例えば、ソース領域およびドレイン領域を含む拡散領域103b’と、拡散領域103b’のソース領域、ドレイン領域に接触するシリサイド層120、120と、シリサイド層120、120の上面に接触する金属電極130、130と、ゲート絶縁膜104’と、ゲート電極105とを含む。シリサイド層120と金属電極130は、拡散領域103b’に対するコンタクト部を構成する。拡散領域103a’および103b’は、図18に例示されるように絶縁体102の上に形成されてもよいし、半導体領域例えば、半導体基板、エピタキシャル層またはウェルなど内に形成されてもよい。NMOSトランジスタのシリサイド層150、150の厚さt1は、2nm以上かつ8.5nm以下でありうる。シリサイド層150、150の厚さt1は、好ましくは2.5nm以上かつ6nm以下であり、更に好ましくは2.5nm以上かつ4nm以下である。シリサイド層150、150は、例えば、エルビウムシリサイドまたはホルミウムシリサイドで構成されうる。NMOSトランジスタのシリサイド層150、150の厚さt1は、PMOSトランジスタのシリサイド層120、120の厚さt2よりも薄いことが好ましい。PMOSトランジスタのシリサイド層120、120の厚さt2は、例えば、10nm以上でありうる。以下、図5~図18を参照しながら本発明の好適な実施形態の半導体装置SDの製造方法を例示的に説明する。図5~図18において、NMOSと記載された部分は、NMOSトランジスタが形成される領域あるいはNMOSトランジスタを示し、PMOSと記載された部分は、PMOSトランジスタが形成される領域あるいはPMOSトランジスタを示す。まず、図5に示す工程において、SOISiliconOninsulator基板100を準備する。SOI基板100は、シリコン領域101の上に絶縁体102を有し、絶縁体102の上にSOI層シリコン領域103を有する。SOI層103の表面は、551面である。次いで、図6に示す工程において、SOI層103のうちNMOSトランジスタを形成する領域にはボロンをイオン注入し、SOI層103のうちPMOSトランジスタを形成する領域にはアンチモンをイオン注入し、その後、活性化アニールを実施する。これにより、NMOSトランジスタを形成する領域にはpウェル103aが形成され、PMOSトランジスタを形成する領域にはnウェル103bが形成される。その後、マイクロ波プラズマドライエッチング等のドライエッチングによってSOI層103をパターニングする。その後、ラジカル酸化等の酸化方法によりpウェル103aおよびnウェル103bの表面を酸化させて、ゲート絶縁膜を形成するためのシリコン酸化膜を形成する。該シリコン酸化膜は、例えば、3nmの厚さを有しうる。次いで、図7に示す工程において、ゲート電極を形成するためのノンドープのポリシリコン膜を低圧化学気相成長法LowPressureChemicalVaporDeposition:LPCVD等の成膜方法により形成する。該ポリシリコン膜は、例えば、150nmの厚さを有しうる。その後、酸化膜を常圧化学気相成長法AtmosphericPressureChemicalVaporDeposition:APCVD等の成膜方法により形成しこれをパターニングしてハードマスク106を形成する。該酸化膜あるいはハードマスク106は、例えば、100nmの厚さを有しうる。その後、マイクロ波プラズマドライエッチング等のドライエッチングにより該ポリシリコン膜をエッチングしてゲート電極105を形成する。その後、NMOSトランジスタを形成すべきpウェル103aにはヒ素をイオン注入し、PMOSトランジスタを形成すべきnウェル103bにはボロンをイオン注入し、その後、活性化アニールを実施し、ソース領域およびドレイン領域を形成する。以下では、便宜的に、ソース領域およびドレイン領域が形成されたpウェル103aを拡散領域103a’と呼び、ソース領域およびドレイン領域が形成されたnウェル103bを拡散領域103b’と呼ぶ。次いで、図8に示す工程において、マイクロ波励起プラズマ化学気相成長MicrowaveExitedPlasmaEnhancedChemicalVaporDeposition:ME-PECVD等の成膜方法により、シリコン窒化膜を形成する。該シリコン窒化膜は、例えば、20nmの厚さを有しうる。その後、PMOSトランジスタを形成する領域のみ該シリコン窒化膜をマイクロ波プラズマドライエッチング等のドライエッチングにより除去し、更に、希フッ酸HF溶液により、PMOSトランジスタを形成する領域におけるソース領域およびドレイン領域の上のシリコン酸化膜を除去する。次いで、図9に示す工程において、スパッタリングにより、パラジウム膜112を形成する。パラジウム膜112は、例えば、7.5nmの厚さを有しうる。次いで、図10に示す工程において、シリサイド化アニールを実施し、これにより、パラジウム膜112と拡散領域103b’のシリコンとを反応させてパラジウムシリサイド層120を形成する。パラジウムシリサイド層120は、例えば、11nmの厚さを有しうる。このシリサイド化アニールにおいて、シリコン酸化膜やシリコン窒化膜上では反応が起こらず、PMOSトランジスタのソース領域およびドレイン領域のみがシリサイド化される。次いで、図11に示す工程において、タングステン膜金属膜をスパッタリングにより例えば100nmの厚さを有するように形成し、PMOSトランジスタのソース領域およびドレイン領域の部分を残して該タングステン膜をウエットエッチングする。その後、未反応のパラジウム膜112をウエットエッチングにより除去する。これにより、タングステン膜がパターニングされて、パラジウムシリサイド層120に接触した金属電極タングステン電極130が形成される。このとき、タングステン膜は、例えば、50nm程度の厚さまでエッチングされうる。次いで、図12に示す工程では、マイクロ波励起プラズマ化学気相成長MicrowaveExitedPlasmaEnhancedChemicalVaporDeposition:ME-PECVD等の成膜方法により、シリコン窒化膜135を形成する。該シリコン窒化膜は、例えば、20nmの厚さを有しうる。その後、NMOSトランジスタを形成する領域のみ該シリコン窒化膜をマイクロ波プラズマドライエッチング等のドライエッチングにより除去し、更に、希フッ酸HF溶液により、NMOSトランジスタを形成する領域におけるソース領域およびドレイン領域の上のシリコン酸化膜を除去する。次いで、図13に示す工程において、スパッタリングにより、エルビウム膜140およびタングステン膜金属膜142を順に形成する。エルビウム膜140は、例えば、2nmの厚さを有しうる。タングステン膜142は、例えば、100nmの厚さを有しうる。次に、図14に示す工程において、シリサイド化アニールを実施し、これにより、エルビウム膜140と拡散領域103a’のシリコンとを反応させてエルビウムシリサイド層150を形成する。エルビウムシリサイド層150は、例えば、3.3nmの厚さを有しうる。このシリサイド化アニールにおいて、シリコン酸化膜やシリコン窒化膜上では反応が起こらず、NMOSトランジスタのソース領域およびドレイン領域のみがシリサイド化される。以上のように、PMOS、NMOSトランジスタのソース領域およびドレイン領域に対して、それぞれ異なった材料および膜厚を持つシリサイド層が形成される。次いで、図15に示す工程において、ウエットエッチングにより、NMOSトランジスタのソース領域およびドレイン領域の部分を残してタングステン膜142および未反応のエルビウム膜140を除去する。これにより、NMOSトランジスタのソース領域およびドレイン領域の上には、エルビウムシリサイド層150に接触した金属電極タングステン電極144が形成される。次いで、図16に示す工程において、マイクロ波励起プラズマ化学気相成長MicrowaveExitedPlasmaEnhancedChemicalVaporDeposition:ME-PECVD等の成膜方法により、シリコン窒化膜165を例えば20nm成膜し、更に、平滑化のための酸化膜170を例えば400nm成膜する。その後、酸化膜170とともにハードマスク酸化膜106をマイクロ波プラズマドライエッチング等のドライエッチングによりエッチングし、ゲート電極105の上面を露出させる。次いで、図17に示す工程において、スパッタリングによりパラジウム膜を例えば10nm成膜し、シリサイド化アニールを実施することによって該パラジウム膜をシリサイドする。このとき、シリコン酸化膜、平滑化酸化膜、シリコン窒化膜上ではシリサイド化反応は起きず、ゲート電極105の上のパラジウム膜のみシリサイド化反応が起こり、パラジウムシリサイド層180が形成される。その後、ウエットエッチングにより未反応のパラジウム膜を除去する。次いで、図18に示す工程において、常圧化学気相成長法AtmosphericPressureChemicalVaporDeposition:APCVDを用いて、層間絶縁膜として、例えば300nmの厚さのシリコン酸化膜を形成し、マイクロ波プラズマドライエッチング等のドライエッチングによりコンタクトホールを形成する。その後、蒸着あるいはスパッタリング等の成膜方法によりアルミニウムを成膜し、マイクロ波プラズマドライエッチング等のドライエッチングにより該アルミニウムをパターニングすることにより電極を形成する。以上の工程により図18に模式的に示す構成が得られる。以後は、通常の配線プロセス等を経て半導体装置が完成する。この明細書および以下の特許請求の範囲において、551面は、物理的に厳密な551面のみを意味するのではなく、物理的に厳密な551面に対して4度以下のオフ角を有する面を含むものとする。なお、出願人は、現時点では不知の先行技術との差異を明確化するために、出願の後において、551面の定義を、物理的に厳密な551面に対して3度以下、2度以下、1度以下または0.5度以下等の任意の角度以下のオフ角を有する面に限定する可能性がある。