メモリセルアレイを有する不揮発性メモリ装置と、そしてバッファメモリを有し、前記不揮発性メモリ装置を制御するメモリ制御器を含むデータ格納装置の動作方法において、外部要請によって入力されたデータを前記バッファメモリに格納し、前記バッファメモリに格納されたデータが前記メモリセルアレイに対するバッファプログラム動作を伴うデータであるか否かを判別し、前記バッファメモリに格納されたデータがバッファプログラム動作を伴うデータである時、前記メモリセルアレイに対するメインプログラム動作が要求されるか否かを判別し、前記メモリセルアレイに対するメインプログラム動作が要求される時、前記メモリセルアレイに対するメインプログラム動作のパターンを決め、前記決められたパターンに基づいて前記メモリセルアレイに対するメインプログラム動作のための一連の命令を前記マルチビットメモリ装置に出力することを含むことを特徴とするデータ格納装置の動作方法。前記メモリセルアレイは第1及び第2領域として定義され、前記第1領域は前記バッファプログラム動作を通じてプログラムされ、前記第2領域は前記メインプログラム動作を通じてプログラムされることを特徴とする請求項1に記載のデータ格納装置の動作方法。前記メインプログラム動作のためのパターンは前記バッファプログラム動作を伴うデータのアドレス情報に基づいて決められることを特徴とする請求項2に記載のデータ格納装置の動作方法。前記メインプログラム動作は1ステッププログラム動作、あらいプログラム動作、及び精巧なプログラム動作のうちの少なくとも1つを含むことを特徴とする請求項3に記載のデータ格納装置の動作方法。前記メインプログラム動作が要求される時、前記マルチビットメモリ装置に出力される前記一連の命令は前記第1領域に対する単一ビット読み出し命令、ダンプ命令、及び前記第2領域に対するマルチビットプログラム命令を含むことを特徴とする請求項4に記載のデータ格納装置の動作方法。前記不揮発性メモリ装置はページバッファを含み、前記ページバッファの各々は複数のラッチを有し、前記ラッチのうちの1つは前記第1領域に格納される、または前記第1領域から読み出されたデータの格納に用いられ、前記1つのラッチに格納されたデータは前記第2領域に対するプログラム動作の間前記ダンプ命令によって前記ラッチのうちの残りのラッチのうちで選択されたラッチにダンプされることを特徴とする請求項5に記載のデータ格納装置の動作方法。前記第2領域に対するプログラム動作のための前記一連の命令を前記マルチビットメモリ装置に出力する前に、そして前記第2領域に対するマルチビットプログラム命令前に、モード転換命令を前記マルチビットメモリ装置に出力することをさらに含むことを特徴とする請求項6に記載のデータ格納装置の動作方法。前記バッファプログラム動作のためのデータは前記メインプログラム動作が要求されるか否かを判別する前に前記第1領域に伝送されることを特徴とする請求項2に記載のデータ格納装置の動作方法。前記バッファプログラム動作のためのデータは前記メインプログラム動作のための一連の命令が前記決められたパターンに基づいて前記マルチビットメモリ装置に出力される間前記第1領域に伝送されることを特徴とする請求項2に記載のデータ格納装置の動作方法。前記第1領域は単一ビットプログラム動作を通じてプログラムされ、前記第2領域はマルチビットプログラム動作を通じてプログラムされることを特徴とする請求項2に記載のデータ格納装置の動作方法。第1領域と第2領域とを有するメモリセルアレイを含む不揮発性メモリ装置と、バッファメモリを有し、前記不揮発性メモリ装置を制御するように構成されたメモリ制御器とを含み、前記第1領域に対する最小プログラム単位のデータが前記バッファメモリに格納されれば、前記メモリ制御器は前記バッファメモリに格納されたデータが前記第1領域に格納されるように前記不揮発性メモリ装置を制御することを特徴とするデータ格納システム。前記メモリ制御器は前記第2領域に対する最小プログラム単位のデータが前記第1領域に集められるか否かを判別するように構成されることを特徴とする請求項11に記載のデータ格納システム。前記第2領域に対する最小プログラム単位のデータが前記第1領域に集められたと判別されれば、前記第2領域に対する最小プログラム単位のデータは前記メモリ制御器の制御によって前記第2領域に格納されることを特徴とする請求項12に記載のデータ格納システム。前記第1領域は単一ビットデータが格納されるメモリセルで構成され、前記第2領域はマルチビットデータが格納されるメモリセルで構成されることを特徴とする請求項13に記載のデータ格納システム。前記第1領域に対する最小プログラム単位は一ページで構成され、前記第2領域に対する最小プログラム単位はセル当たりビット数によって1つまたはそれより多いページで構成されることを特徴とする請求項12に記載のデータ格納システム。前記第2領域は1ステッププログラム動作、あらいプログラム動作、及び精巧なプログラム動作を含む再プログラム方式によってプログラムされることを特徴とする請求項12に記載のデータ格納システム。読み出し要請の時、前記メモリ制御器は読み出し要請されたデータが前記精巧なプログラム動作が完了したワードラインと係わっているか否かを判別するように構成されることを特徴とする請求項16に記載のデータ格納システム。前記読み出し要請されたデータが前記精巧なプログラム動作が完了したワードラインと係わると判別されれば、前記メモリ制御器は前記読み出し要請されたデータが前記第2領域から読み出されるように前記不揮発性メモリ装置を制御することを特徴とする請求項17に記載のデータ格納システム。前記読み出し要請されたデータが前記精巧なプログラム動作が完了しないワードラインと係わると判別されれば、前記メモリ制御器は前記読み出し要請されたデータが前記第1領域から読み出されるように前記不揮発性メモリ装置を制御することを特徴とする請求項17に記載のデータ格納システム。前記第2領域の選択されたワードラインに対する前記1ステッププログラム動作は単一ビット読み出し動作を通じて前記第1領域から前記選択されたワードラインと係わる第1ページ及び第2ページを連続して読み出し、前記第1ページと前記第2ページに基づいて前記第2領域の選択されたワードラインに属したメモリセルに対するマルチビットプログラム動作を実行することによって行われることを特徴とする請求項16に記載のデータ格納システム。前記第2領域の選択されたワードラインに対する前記あらい及び精巧なプログラム動作の各々は単一ビット読み出し動作を通じて前記第1領域から前記選択されたワードラインと係わる前記第1ページ、前記第2ページ、第3ページ、及び第4ページを連続して読み出し、前記第1ページ、前記第2ページ、前記第3ページ、及び前記第4ページに基づいて前記第2領域の選択されたワードラインに属したメモリセルに対するマルチビットプログラム動作を実行することによって行われることを特徴とする請求項20に記載のデータ格納システム。前記第2領域の選択されたワードラインに対する前記あらい及び精巧なプログラム動作の各々は単一ビット読み出し動作を通じて前記第1領域から前記選択されたワードラインと係わる前記第1ページ、前記第2ページ、及び前記第3ページを連続して読み出し、前記第1ページ、前記第2ページ、及び前記第3ページに基づいて前記第2領域の選択されたワードラインに属したメモリセルに対するマルチビットプログラム動作を実行することによって行われることを特徴とする請求項16に記載のデータ格納システム。前記第1領域の単一ビットプログラム動作と前記第2領域の前記1ステッププログラム動作、前記あらいプログラム動作、及び前記精巧なプログラム動作は複数のプログラムパターンを構成し、前記メモリ制御器は前記各プログラムパターンに属した一連の動作のための命令セットを前記不揮発性メモリ装置に提供し、前記不揮発性メモリ装置は前記メモリ制御器の介入なく前記命令セットに基づいて前記各プログラムパターンに属した一連の動作を実行することを特徴とする請求項22に記載のデータ格納システム。本発明の目的は、メモリ制御器のバッファの大きさを最小化することができるデータ格納システム及びそれの動作方法を提供することにある。本発明の一特徴はメモリセルアレイを有する不揮発性メモリ装置と、バッファメモリを有し、前記不揮発性メモリ装置を制御するメモリ制御器を含むデータ格納装置の動作方法を提供することにあり、データ格納装置の動作方法は、外部の要請によって入力されたデータを前記バッファメモリに格納し、前記バッファメモリに格納されたデータが前記メモリセルアレイに対するバッファプログラム動作を伴うデータであるか否かを判別し、前記バッファメモリに格納されたデータがバッファプログラム動作を伴うデータである時、前記メモリセルアレイに対するメインプログラム動作が要求されるか否かを判別し、前記メモリセルアレイに対するメインプログラム動作が要求される時、前記メモリセルアレイに対するメインプログラム動作のパターンを決め、前記決められたパターンに基づいて前記メモリセルアレイに対するメインプログラム動作のための一連の命令を前記マルチビットメモリ装置に出力することを含む。本発明の他の特徴は、第1領域と第2領域とを有するメモリセルアレイを含む不揮発性メモリ装置と、バッファメモリを有し、前記不揮発性メモリ装置を制御するように構成されたメモリ制御器とを含み、前記第1領域に対する最小プログラム単位のデータが前記バッファメモリに格納されれば、前記メモリ制御器は前記バッファメモリに格納されたデータが前記第1領域に格納されるように前記不揮発性メモリ装置を制御するデータ格納システムを提供することにある。本発明の例示的な実施形態によれば、メモリ制御器のバッファの大きさを最小化することが可能である。以上の本発明の目的、他の目的、特徴及び利点は添付の図面と係わる以下の望ましい実施形態を通じて容易に理解することができる。しかし、本発明はここで説明する実施形態に限定されず、他の形態への具体化も可能である。さらに、ここで紹介する実施形態は開示された内容が徹底且つ完全になれるように、そして当業者に本発明の思想を十分に伝達するように提供されるものである。図面において、本発明の実施形態は示した特定形態に制限されず、明確性のために誇張されたものである。また明細書の全体にかけて同一の参照番号は同一の構成要素を示す。本明細書で使われた用語及び/またはは、これと関連して記載された項目のうち、1つまたはそれ以上の任意の組合わせまたはあらゆる組合わせを含み、/として縮約して記載されることもある。また、連結または結合されていると記載された場合、前記ある要素は、前記他の要素に直接連結または結合されるか、それらの間に第3の要素が介在されうる。本明細書で、単数として使われた用語は、それについての単数であることを示す明白な背景に関する言及がない限り、複数も含むものである。本明細書で使われる包含するという用語は、言及された構成要素、段階、動作及び素子が1つまたはそれ以上の他の構成要素、段階、動作及び素子の存在または付加を除外するものではない。各メモリセルに格納されるデータビットの数が増加することによって、マルチビットデータを格納するメモリ装置の信頼性の確保が難しくなっている。信頼性を低下させる代表的な要因の1つは隣接するメモリセルの間のカップリングによる閾値電圧の変化である。例えば、以前にプログラムされたメモリセルの閾値電圧はプログラムされたメモリセルに隣接したメモリセルがプログラムされる時に発生するカップリングによって変わることができる。そのようなカップリングを効率的に管理するためにマルチレベルメモリ装置に適用されるアドレススクランブル方式の一例が図1Aに示されている。1つのメモリセルに4ビットデータが格納されるという仮定下でアドレススクランブル方式を説明する。図示の便宜上、図1Aにはただ4個のワードラインWL0~WL3が示されている。ワードラインWL0~WL3の各々には複数のメモリセルMCが接続されている。先ず、下位2ビットデータが1番目のワードラインWL0に接続されたメモリセルの各々に格納される1ステッププログラム動作が実行される。すなわち、1ステッププログラム動作の間、1番目のワードラインWL0に接続されたメモリセルには2つのページデータが格納される。これは図1Aで1として表記している。次に、2番目のワードラインWL1に接続されたメモリセルについて1ステッププログラム動作が実行される。これは図1Aで2として表記している。2番目のワードラインWL1に対する1ステッププログラム動作が実行された後、2番目のワードラインWL1の下に位置し、下位2ビットデータがプログラムされた1番目のワードラインWL0に接続されたメモリセルに上位2ビットデータが格納されるあらいプログラム動作と呼ばれるが実行される。これは図1Aで3として表記している。1番目のワードラインWL0に接続されたメモリセルに対してあらいプログラム動作が実行された後、3番目のワードラインWL2に対する1ステッププログラム動作が実行され、これは図1Aで4として表記している。3番目のワードラインWL2に対する1ステッププログラム動作の以後、下位2ビットデータがプログラムされた2番目のワードラインWL1に接続されたメモリセルに上位2ビットデータが格納されるあらいプログラム動作が実行される。これは図1Aで5として表記している。その後、1番目のワードラインWL0に対する精巧なプログラム動作が実行される。これは図1Aで6として表記している。以後、1ステップ、あらい、及び精巧なプログラム動作が上述のプログラム手順によって順次に実行される。図1Aで説明したプログラム手順によってワードラインが選択される方式をアドレススクランブル方式と称する。1ステッププログラム動作とあらいプログラム動作が完了すれば、Mビットデータに対応する閾値電圧分布が全部形成される。たとえあらいプログラム動作が完了することによって、すべての閾値電圧分布が形成されても、閾値電圧分布の間のマージンは閾値電圧分布を明確に区分するに十分ではない。閾値電圧分布を明確に区分するに十分なマージンを確保するために精巧なプログラム動作が実行される。精巧なプログラム動作は各閾値電圧分布の幅を狭めるために行われ、あらいプログラム動作で用いられる閾値電圧分布の検証電圧より所定電圧だけ各々高い検証電圧を用いて行われる。このようなプログラム方式を通じて隣接したメモリセルの間のカップリングを減らすのが可能になる。このようなプログラム方法/アルゴリズムを再プログラム方法/アルゴリズムと称する。例示的な実施形態において、4ビットデータのための再プログラム方法すなわち、1ステッププログラミング、あらいプログラミング、及び精巧なプログラミングが2ビットデータ及び3ビットデータの再プログラム方法にも全部適用されることはよく理解することができるであろう。このような再プログラム方法によれば、任意のワードラインに対する精巧なプログラム動作が終了するまで任意のワードラインのメモリセルに格納されたデータを保持する必要がある。例えば、1ステッププログラム動作はメモリ制御器からマルチビットメモリ装置に提供されるデータに基づいて行われ、あらいプログラム動作は1ステッププログラム動作を通じて格納されたデータとメモリ制御器から提供されるデータに基づいて行われる。精巧なプログラム動作は1ステッププログラム動作とあらいプログラム動作を通じて格納されたデータに基づいて行われる。しかし、上述のように、1ステッププログラム動作とあらいプログラム動作を通じて格納されたデータを正確に読み出すことは難しい。これは精巧なプログラム動作に必要なデータはメモリ制御器からマルチビットメモリ装置に提供されなければならないことを意味する。このような理由によって、任意のワードラインに対する精巧なプログラム動作が終了するまで任意のワードラインのメモリセルに格納されたデータがメモリ制御器によって保持される。これは精巧なプログラム動作に必要なデータを保持するための大容量のバッファメモリがメモリ制御器に提供されることを意味する。図1Bは、各メモリセルが4ビットデータを格納し、3ステッププログラム方式によってプログラム動作が実行される時に変わる閾値電圧分布を示す図である。以下、3ステッププログラム方式によるプログラム方法を参照図面に基づいて説明する。先ず、選択されたワードラインのメモリセルには2ページデータが格納される。この時、図1Bのボックス21に示したように、消去状態Eに対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態Q1、Q2、Q3に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。上述のように、ワードラインに属した1ステッププログラムされたメモリセルのあらいプログラム動作は隣接したワードラインに属したメモリセルの1ステッププログラム動作の以後に行われる。この時、図1Bのボックス22に示したように、ワードラインに属した1ステッププログラムされたメモリセルの散布は隣接したワードラインに属したメモリセルがプログラムされる時に発生するカップリングによって広くなる。次に、選択されたワードラインWL0のメモリセルには2ページデータすなわち、第3及び第4ページデータが格納される。この時、図1Bのボックス23に示したように、各状態に対応する閾値電圧分布に属したメモリセルは対応する閾値電圧散布に属した閾値電圧を有するようにプログラムされる。例えば、消去状態Eに対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態P1’~P3’に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。プログラム状態Q1に対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態P4’~P7’に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。プログラム状態Q2に対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態P8’~P11’に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。プログラム状態Q3に対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態P12’~P15’に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。上述のように、ワードラインに属したあらくプログラムされたメモリセルの精巧なプログラム動作は隣接したワードラインに対する1ステッププログラム動作及びあらいプログラム動作の以後に行われる。この時、図1Bのボックス24に示したように、ワードラインに属したあらくプログラムされたメモリセルの散布が隣接したワードラインに属したメモリセルがプログラムされる時にカップリングによって広くなる。このような理由によって、あらくプログラムされたメモリセルからデータを正確に読み出すことが難しい。ワードラインWL0に属したメモリセルが図1Bのボックス25に示したような最終閾値電圧分布P1~P15を有するようにプログラムされる。このような動作は精巧なプログラム動作と呼ばれる。上述のように、精巧なプログラム動作は以前にプログラムされたデータを必要とし、これはワードラインWL0に属したメモリセルから以前にプログラムされたデータを正確に読み出すことが難しいことから、メモリ制御器から提供されるデータに基づいて行われる。図1Bのボックス26に示したように、精巧にプログラムされたメモリセルの散布も隣接したワードラインに属したメモリセルがプログラムされる時に発生するカップリングによって広くなることができる。以後、各ワードラインに対する1ステッププログラム動作、あらいプログラム動作、及び精巧なプログラム動作が図1Aで説明したプログラム手順によって行われ、これは図1Bで説明したことと同一の方式によって行われる。図1Cは、各メモリセルが3ビットデータを格納し、3ステッププログラム方式によってプログラム動作が実行される時に変化する閾値電圧分布を示す図である。以下、3ステッププログラム方式によるプログラム方法を参照図面に基づいて説明する。先ず、選択されたワードラインのメモリセルには2ページデータが格納される。この時、図1Cのボックス31に示したように、消去状態Eに対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態Q1、Q2、Q3に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。上述のように、ワードラインに属した1ステッププログラムされたメモリセルのあらいプログラム動作は隣接したワードラインに属したメモリセルの1ステッププログラム動作の以後に行われる。この時、図1Cのボックス31の実線として示したように、ワードラインに属した1ステッププログラムされたメモリセルの散布が隣接したワードラインに属したメモリセルがプログラムされる時に発生するカップリングによって広くなる。次に、選択されたワードラインWL0のメモリセルには1ページデータが格納される。この時、図1Cのボックス32に示したように、各状態に対応する閾値電圧分布に属したメモリセルは対応する閾値電圧散布に属した閾値電圧を有するようにプログラムされる。例えば、消去状態Eに対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態P1に対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。プログラム状態Q1に対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態P2、P3に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。プログラム状態Q2に対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態P4、P5に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。プログラム状態Q3に対応する閾値電圧分布に属したメモリセルはプログラムされるデータによってプログラム状態P6、P7に各々対応する閾値電圧分布に属した閾値電圧を有するようにプログラムされる。上述のように、ワードラインに属したあらくプログラムされたメモリセルの精巧なプログラム動作は隣接したワードラインに対する1ステッププログラム動作及びあらいプログラム動作の以後に行われる。この時、図1Cのボックス32の実線に示したように、ワードラインに属したあらくプログラムされたメモリセルの散布が隣接したワードラインに属したメモリセルがプログラムされる時に発生するカップリングによって広くなる。このような理由によって、あらくプログラムされたメモリセルからデータを正確に読み出すことが難しい。ワードラインWL0に属したメモリセルが図1Cのボックス33に示したように最終閾値電圧分布P1~P7を有するようにプログラムされる。このような動作は精巧なプログラム動作と呼ばれる。上述のように、精巧なプログラム動作は以前にプログラムされたデータを必要し、これはワードラインWL0に属したメモリセルから以前にプログラムされたデータを正確に読み出すことが難しいことから、メモリ制御器から提供されるデータに基づいて行われる。図1Cのボックス33の実線に示したように、精巧にプログラムされたメモリセルも隣接したワードラインに属したメモリセルの散布はプログラムされる時に発生するカップリングによって広くなることができる。以後、各ワードラインに対する1ステッププログラム動作、あらいプログラム動作、及び精巧なプログラム動作が図1Aで説明したプログラム手順によって行われ、これは図1Cの説明と同一の方式によって行われる。図2は、本発明の例示的な実施形態に係るデータ格納システムを概略的に示すブロック図である。図2を参照すれば、データ格納システム1000は、不揮発性メモリ装置としてマルチビットメモリ装置100、メモリ制御器200、ホスト300を含む。マルチビットメモリ装置100は1つまたはそれより多いメモリチップで構成することができる。マルチビットメモリ装置100とメモリ制御器200は、データ格納装置として、メモリカード、半導体ディスク、メモリスティック、またはそのようなものを構成する。マルチビットメモリ装置100は複数のメモリブロックを含み、各メモリブロックは行と列に配列されたメモリセルを含む。メモリセルの各々はマルチビットデータを格納する。メモリセルは2次元アレイ構造を有するように、または3次元/垂直アレイ構造を有するように配列される。例示的な3次元アレイ構造が特許文献1及び特許文献2に記載されている。本発明の例示的な実施形態に係るマルチビットメモリ装置100のメモリブロックは少なくとも第1領域101と第2領域102に区分されている。ここで、第1及び第2領域101、102の区分は物理的ではなく、論理的に行われることをよく理解することができるであろう。第1及び第2領域101、102の区分は論理的に可変可能である。第1領域101に属したメモリブロックは第2領域102に属したメモリブロックと異なる方式によってプログラムされる。例えば、第1領域101に属したメモリブロックは単一ビットプログラム方式によってプログラムされ、第2領域102に属したメモリブロックはマルチビットプログラム方式によってプログラムされる。言い替えれば、第1領域101に属したメモリセルの各々は1ビットデータを格納し、第2領域102に属したメモリセルの各々はMビットデータを格納する。また、第1領域101に属したメモリセルの各々は第2領域102に属したメモリセルの各々に格納されるMビットデータより小さい数のデータビットを格納する。続いて、図2を参照すれば、メモリ制御器200はホスト300の要請に応答してマルチビットメモリ装置100を制御するように構成されている。メモリ制御器200はバッファメモリ201を含んでいる。バッファメモリ201はホスト300から伝送されたデータを一時格納し、且つマルチビットメモリ装置100から読み出されたデータを一時格納するのに用いられる。メモリ制御器200は静的スケジューリング方式でメモリ装置100のプログラム動作を制御する。例えば、第1領域101に対する最小プログラム単位のデータがバッファメモリ201に格納されれば、メモリ制御器200は最小プログラム単位のデータが第1領域101に格納されるようにマルチビットメモリ装置100を制御する。これをバッファプログラム動作という。第2領域102に対する最小プログラム単位のデータが第1領域101に集められれば、メモリ制御器200は第2領域102に対する最小プログラム単位のデータが第2領域102に格納されるようにマルチビットメモリ装置100を制御する。これをメインプログラム動作という。バッファプログラム動作とメインプログラム動作は以後詳細に説明する。例示的な実施形態において、第1領域101に対する最小プログラム単位と第2領域102に対する最小プログラム単位はプログラム方式、セル当たりビット数などによって多様に決められる。第1領域101に対する最小プログラム単位は第2領域102に対する最小プログラム単位と異なる。例示的な実施形態において、バッファプログラム動作を通じて第1領域101にデータを格納し、メインプログラム動作を通じて第2領域102にデータを格納することによって、メモリ制御器200のバッファメモリ201の大きさを最小化させることができる。言い替えれば、バッファメモリ201に精巧なプログラム動作のためのデータを保持する必要がない。これによって、メモリ制御器200のバッファメモリ201の大きさを最小化させることができる。図3は、セル当たり4ビットデータが格納され、再プログラム方法が適用されるマルチビットメモリ装置の例示的なアドレススクランブル方式を示す図であり、図4は、図2に示したデータ格納システムのプログラム動作の間のデータの流れを概略的に示す図である。以下、本発明の例示的な実施形態に係るデータ格納システムの動作を参照図面に基づいて詳細に説明する。説明の便宜上、図3に示したように、各メモリブロックが64個のワードラインWL0~WL63を含み、各メモリセルが4ビットデータを格納すると仮定する。このような仮定によれば、各メモリブロックには256個のページが格納される。ここで、ページとはページデータを示すのに用いられる。先ず、ホスト300からメモリ制御器200のバッファメモリ201に第1領域101に対する最小プログラム単位のデータD0が伝達されれば、バッファメモリ201に格納されたデータD0はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101にプログラムされる。上述のように、第1領域101にはSLCプログラム動作を通じてデータD0がプログラムされる。メモリ制御器200は第2領域102に対する最小プログラム単位のデータが第1領域101に集められるか否かを判別し、判別結果によってメインプログラム動作を制御する。第2領域102に対する最小プログラム単位のデータが第1領域101に集められるか否かはページアドレスに基づいて判別される。第1領域101にはただ一ページD0が格納されているので、メインプログラム動作は行われない。ホスト300からメモリ制御器200のバッファメモリ201に第1領域101に対する最小プログラム単位のデータD1が伝達されれば、バッファメモリ201に格納されたデータD1はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101にプログラムされる。第2領域102に対する最小プログラム単位のデータが第1領域101に集められるので、メモリ制御器200は第1領域101に格納されたデータD0、D1が第2領域102に格納されるようにマルチビットメモリ装置100を制御する。すなわち、第1領域101に格納されたデータD0、D1に基づいてワードラインWL0に対する1ステッププログラム動作が実行される。上述のように、バッファメモリ201に第1領域101に対する最小プログラム単位のデータが格納されれば、バッファメモリ201に格納されたデータはメモリ制御器200の制御下にマルチビットメモリ装置100の第1領域101にプログラムされる。第1領域101にはSLCプログラム動作を通じてデータが格納される。ホスト300からメモリ制御器200に第1領域101に対する最小プログラム単位のデータDiによってSLCプログラム動作、一連のSLC及び1ステッププログラム動作、一連のSLC及びあらいプログラム動作、一連のSLC、あらい、そして精巧なプログラム動作、一連のSLC、あらい、精巧な、そして精巧なプログラム動作を判別することができる。SLCプログラム動作、1ステッププログラム動作、あらいプログラム動作、または精巧なプログラム動作は、例えば、対応する命令がメモリ制御器200からマルチビットメモリ装置100に提供される時に行われる。または、上述の一連の動作で構成されたプログラムパターンを知らせる命令セットが一度マルチビットメモリ装置100に提供され、マルチビットメモリ装置100はそのような命令セットによって自動的に一連の動作を実行することができる。プログラムパターンに属した一連のプログラム動作はアドレススクランブル方式、セル当たりビット数などによって変更される。下の表1には図3及び図4で説明したプログラム動作に適用されるプログラムパターンが示されている。プログラムパターンを知らせる命令セットはまた読み出し及びプログラム動作に必要なアドレスを含む。図5は、図4で説明した一連の単一ビットプログラム動作と1ステッププログラム動作によるデータ流れを概略的に示す図である。図5を参照すれば、データD0がマルチビットメモリ装置100のページバッファ103にロードされ、ページバッファ103にロードされたデータD0は第1領域101に格納される。次に、データD1がマルチビットメモリ装置100のページバッファ103にロードされ、ページバッファ103にロードされたデータD1は第1領域101に格納される。第1領域101にデータD0、D1が格納されれば、すなわち、第2領域102に対する最小プログラム単位のデータが第1領域101に集められれば、第1領域101からデータD0、D1がページバッファ103によって順次に読み出される。以後、ページバッファに格納されたデータD0、D1は1ステッププログラム動作によって第2領域102に格納される。第1領域101からページバッファ103へのデータ伝送はSLC読み出し動作によって行われる。一連の単一ビット/SLC読み出し動作と1ステッププログラム動作はメモリ制御器200の介入なくマルチビットメモリ装置100内で自動的に行われる。他の例として、単一ビット/SLC読み出し動作、1ステッププログラム動作、あらいプログラム動作、及び精巧なプログラム動作はメモリ制御器200の制御によって行われる。図4に示した1ステッププログラム動作の各々は図5に示したことと実質的に同一に実行されるので、それに対する説明は省略する。図6は、図4で説明した一連の単一ビットプログラム動作とあらい/精巧なプログラム動作によるデータ流れを概略的に示す図である。図6を参照すれば、データD4がマルチビットメモリ装置100のページバッファ103にロードされ、ページバッファ103にロードされたデータD4は第1領域101に格納される。次に、データD5がマルチビットメモリ装置100のページバッファ103にロードされ、ページバッファ103にロードされたデータD5は第1領域101に格納される。第1領域101にデータD4、D5が格納されれば、すなわち、第2領域102に対する最小プログラム単位のデータが第1領域101に集められれば、図6に示したように、第1領域101からデータD0、D1、D4、D5はSLC読み出し動作によってページバッファ103によって順次に読み出される。以後、ページバッファ103に格納されたデータD0、D1、D4、D5はあらいプログラム動作によって第2領域102に格納される。一連の単一ビット/SLC読み出し動作とあらいプログラム動作はメモリ制御器200の介入なくマルチビットメモリ装置100内で自動的に行われる。他の例として、単一ビット/SLC読み出し動作、1ステッププログラム動作、あらいプログラム動作、そして精巧なプログラム動作はメモリ制御器200の制御によって行われる。図4に示したあらいプログラム動作の各々は図6に示したことと実質的に同一に実行されるので、それに対する説明は省略する。精巧なプログラム動作もあらいプログラム動作と同一の方式で行われる。例えば、ワードラインWL0に対する精巧なプログラム動作はSLC読み出し動作によって第1領域101からページバッファ103にデータD0、D1、D4、D5を順次に伝達し、ページバッファ103に格納されたデータD0、D1、D4、D5を第2領域102に格納することによって行われる。図7は、図4で説明した一連の単一ビットプログラム動作、あらいプログラム動作、そして精巧なプログラム動作によるデータ流れを概略的に示す図である。図7を参照すれば、データD8がマルチビットメモリ装置100のページバッファ103にロードされ、ページバッファ103にロードされたデータD8は第1領域101に格納される。次に、データD9がマルチビットメモリ装置100のページバッファ103にロードされ、ページバッファ103にロードされたデータD9は第1領域101に格納される。第1領域101にデータD8、D9が格納されれば、すなわち、第2領域102に対する最小プログラム単位のデータが第1領域101に集められれば、ワードラインWL1に対するあらいプログラム動作が行われる。すなわち、第1領域101からデータD2、D3、D8、D9はSLC読み出し動作によってページバッファ103によって順次に読み出される。ページバッファ103に格納されたデータD2、D3、D8、D9はあらいプログラム動作によって第2領域102に格納される。ワードラインWL1に対するあらいプログラム動作が実行された後、メモリ制御器200の介入なくワードラインWL0に対する精巧なプログラム動作が行われる。すなわち、第1領域101からデータD0、D1、D4、D5はSLC読み出し動作によってページバッファ103によって順次に読み出される。ページバッファ103に格納されたデータD0、D1、D4、D5は精巧なプログラム動作によって第2領域102に格納される。図8は、図2に示したメモリシステムの読み出し動作を説明するためのフローチャートである。以下、本発明の例示的な実施形態に係るメモリシステムの読み出し動作を参照図面に基づいて詳細に説明する。S100段階で、外部から読み出し動作が要請される。S110段階で、メモリ制御器200は読み出し要請が精巧なプログラム動作が完了したワードラインと係わるか否かを判別する。各ワードラインに対する精巧なプログラム動作が完了したか否かはアドレスマッピング情報に基づいて判別される。もし読み出し要請が精巧なプログラム動作が完了したワードラインと係わると判別されれば、S120段階で、メモリ制御器200は第2領域102から要請されたデータが読み出されるようにマルチビットメモリ装置100を制御する。第2領域102に対する読み出し動作はMLC読み出し動作である。第2領域102から読み出されたデータはメモリ制御器200のバッファメモリ201に一時格納される。以後、手続きはS140段階に進行する。これに反して、もし読み出し要請が精巧なプログラム動作が完了しないワードラインと係わると判別されれば、S130段階で、メモリ制御器200は第1領域101から要請されたデータが読み出されるようにマルチビットメモリ装置100を制御する。第1領域101に対する読み出し動作はSLC読み出し動作である。第1領域101から読み出されたデータはメモリ制御器200のバッファメモリ201に一時格納される。以後、手続きはS140段階に進行する。S140段階ではバッファメモリ201に格納されたデータがホスト300に伝送される。図9は、セル当たり3ビットデータが格納され、3ステップ再プログラム方法が適用されるマルチビットメモリ装置の例示的なアドレススクランブル方式を示す図であり、図10は、図2に示したデータ格納システムのプログラム動作の間のデータの流れを概略的に示す図である。以下、本発明の他の例示的な実施形態に係るデータ格納システムのプログラム動作を参照図面に基づいて詳細に説明する。説明の便宜上、図9に示したように、各メモリブロックが64個のワードラインWL0~WL63を含み、各メモリセルが3ビットデータを格納すると仮定すれば、各メモリブロックには192個のページが格納される。図3及び図4で説明したように、第1領域101に対する最小プログラム単位のデータDiがメモリ制御器200のバッファメモリ201に格納されれば、バッファメモリ201に格納されたデータDiはSLCプログラム動作を通じてマルチビットメモリ装置100の第1領域101にプログラムされる。また、メモリ制御器200は第2領域102に対する最小プログラム単位のデータが第1領域101に集められるか否かを判別する。判別結果によって第2領域102に対する1ステッププログラム動作、あらいプログラム動作、または精巧なプログラム動作が実行される。第2領域102に対する1ステッププログラム動作、あらいプログラム動作、または精巧なプログラム動作は図9に示したアドレススクランブル手順によって決められる。例えば、第1領域101にデータD0、D1が格納された場合、第1領域101に格納されたデータD0、D1に基づいてワードラインWL0に対する1ステッププログラム動作が行われる。第1領域101にデータD2、D3が格納された場合、ワードラインWL1に対する1ステッププログラム動作が行われる。すなわち、第1領域101に格納されたデータD2、D3に基づいてワードラインWL1に対する1ステッププログラム動作が行われる。続いて、第1領域101にデータD4が格納された場合、第1領域101に格納されたデータD0、D1、D4に基づいてワードラインWL0に対するあらいプログラム動作が行われる。第1領域101にデータD5、D6が格納された場合、第1領域101に格納されたデータD5、D6に基づいてワードラインWL2に対する1ステッププログラム動作が行われる。第1領域101にデータD7が格納された場合、第1領域101に格納されたデータD2、D3、D7に基づいてワードラインWL1に対するあらいプログラム動作が行われる。第1領域101に格納されたデータD2、D3、D7に基づいてワードラインWL1に対するあらいプログラム動作が行われた後、第1領域101に格納されたデータD0、D1、D4に基づいてワードラインWL0に対する精巧なプログラム動作が行われる。以後、第1領域101にデータD191が格納される以前まで、残りのデータD8~D190はデータD5、6の1ステッププログラム動作、データD7のあらいプログラム動作、そしてデータD0、D1、D4の精巧なプログラム動作と同一の手順で第2領域102に格納される。第1領域101にデータD191が格納された場合、第1領域101に格納されたデータD188、D189、D191に基づいてワードラインWL63に対するあらいプログラム動作が行われる。第1領域101に格納されたデータD188、D189、D191に基づいてワードラインWL63に対するあらいプログラム動作が行われた後、第1領域101に格納されたデータD185、D186、D190に基づいてワードラインWL62に対する精巧なプログラム動作が行われる。最後に、第1領域101に格納されたデータD188、D189、D191に基づいてワードラインWL63に対する精巧なプログラム動作が行われる。たとえ各メモリセルに3ビットデータが格納されても、マルチビットメモリ装置100からデータを読み出す方法は図8で説明したことと実質的に同一に行われる。したがって、それに対する説明は省略する。図4で説明したように、図10で説明したプログラム動作もプログラムパターンを含む。そのようなプログラムパターンはSLCプログラム動作、一連のSLC及び1ステッププログラム動作、一連のSLC及びあらいプログラム動作、一連のSLC、あらい、そして精巧なプログラム動作、一連のSLC、あらい、精巧な、そして精巧なプログラム動作を含む。各プログラム動作はメモリ制御器200からマルチビットメモリ装置100に命令が伝達される度に行われることもあり、上述の命令セットを利用して各プログラムパターンに属した一連のプログラム動作がマルチビットメモリ装置100によって自動的に行われることもある。図11は、本発明の例示的な実施形態に係るページインターリーブ方式を概略的に説明するための図である。説明の便宜上、1つのワードラインに属したメモリセルに4ページデータが格納されると仮定する。一般的なECCデータ生成はページ単位で行われる。これに反して、各ページのエラー率を一定に保持するためのページインターリーブ方式の場合、各ワードラインに属したメモリセルに格納されるページは複数のECCグループに区分され、各ECCグループに属したデータに基づいてECCデータが生成される。ページインターリーブ方式がデータ格納システム1000に適用される場合、第1領域101に対する最小プログラム単位は上述と異なる。これは以後詳細に説明する。図12は、図11で説明したページインターリーブ方式が適用されたデータ格納システムのプログラム動作の間のデータの流れを概略的に示す図である。以下、本発明の他の例示的な実施形態に係るデータ格納システムのプログラム動作を参照図面に基づいて詳細に説明する。説明の便宜上、各メモリブロックが64個のワードラインWL0~WL63を含み、各メモリセルが4ビットデータを格納すると仮定すれば、各メモリブロックには256個のページが格納される。図3で説明したアドレススクランブル方式が用いられるという条件下にページインターリーブ方式が適用されたデータ格納システムのプログラム動作を説明する。図12を参照すれば、ホスト300からメモリ制御器200にデータが伝送される。ページインターリーブ方式が用いられるので、メモリ制御器200はワードラインWL0に格納されるデータすなわち、4ページデータD0、D1、D4、D5が格納されるまで待機する。先ず、ワードラインWL0に格納されるデータすなわち、4ページデータD0、D1、D4、D5がバッファメモリ201に格納されれば、ワードラインWL0に格納されるデータすなわち、4ページデータD0、D1、D4、D5はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。上述のように、第1領域101には単一ビット/SLCプログラム動作を通じてデータがプログラムされる。次に、第1領域101に格納されたデータD0、D1に基づいてワードラインWL0に対する1ステッププログラム動作が行われる。再びページデータD6~D9がホスト300からメモリ制御器200に入力されれば、ワードラインWL1に格納されるデータすなわち、4ページデータD2、D3、D8、D9はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。次に、ワードラインWL1に対する1ステッププログラム動作とワードラインWL0に対するあらいプログラム動作は第1領域101に格納されたデータD2、D3及びD4、D5に基づいて順次に行われる。再びページデータD10~D13がバッファメモリ201に格納されれば、ワードラインWL1に格納されるデータすなわち、4ページデータD6、D7、D12、D13はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。次に、ワードラインWL3に対する1ステッププログラム動作、ワードラインWL1に対するあらいプログラム動作、そしてワードラインWL0に対する精巧なプログラム動作は第1領域101に格納されたデータに基づいて順次に行われる。データD10~D13が入力される時に行われる動作パターンはデータD254がバッファメモリ201に格納される以前まで繰り返して行われる。データD254、D255がメモリ制御器200のバッファメモリ201に格納されれば、ワードラインWL63に格納されるデータすなわち、4ページデータD250、D251、D254、D255はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。次に、ワードラインWL63に対する1ステッププログラム動作、ワードラインWL62に対するあらいプログラム動作、ワードラインWL61に対する精巧なプログラム動作、ワードラインWL63に対するあらいプログラム動作、ワードラインWL62に対する精巧なプログラム動作、そしてワードラインWL63に対する精巧なプログラム動作は第1領域101に格納されたデータに基づいて順次に行われる。例示的な実施形態において、マルチビットメモリ装置100の第1領域101の大きさはオープンブロックの数と第1領域101によって保持されなければならない最小ページ数によって決めることができる。第1メモリブロックがデータで満たされる以前に第1メモリブロックと異なる第2メモリブロックに対するランダム書き込みが要請されることがある。このような場合、第1メモリブロックをオープンブロックと称する。オープンブロックの数はマルチビットメモリ装置100を管理する政策によって異なるように決めることができる。第1領域101によって保持されなければならない最小ページ数は任意のワードラインに対する精巧なプログラム動作が完了する以前に第2領域102に格納されたデータD0~D9の量である。第1領域101によって保持されなければならない最小ページ数は、例えば、図3のアドレススクランブル方式の場合10ページである。図13は、セル当たり3ビットデータが格納され、再プログラム方法が適用されるマルチビットメモリ装置の他の例示的なアドレススクランブル方式を示す図であり、図14は、図13に示したアドレススクランブル方式によって行われるプログラム動作の間のデータの流れを概略的に示す図である。以下、本発明の例示的な実施形態に係るデータ格納システムの動作を参照図面に基づいて詳細に説明する。説明の便宜上、図13に示したように、各メモリブロックは64個のワードラインWL0~WL63を含み、各メモリセルが3ビットデータを格納すると仮定すれば、各メモリブロックには192個のページが格納される。先ず、ホスト300からメモリ制御器200のバッファメモリ201に第1領域101に対する最小プログラム単位のデータD0が伝達されれば、バッファメモリ201に格納されたデータD0はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101にプログラムされる。上述のように、第1領域101にはSLCプログラム動作を通じてデータD0がプログラムされる。メモリ制御器200は第2領域102に対する最小プログラム単位のデータが第1領域101に集められるか否かを判別し、判別結果によってメインプログラム動作を制御する。第2領域102に対する最小プログラム単位のデータが第1領域101に集められるか否かはページアドレスに基づいて判別される。第1領域101にただ一ページD0が格納されているので、メインプログラム動作は行われない。ホスト300からメモリ制御器200のバッファメモリ201に第1領域101に対する最小プログラム単位のデータD1が伝達されれば、バッファメモリ201に格納されたデータD1はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101にプログラムされる。ホスト300からメモリ制御器200のバッファメモリ201に第1領域101に対する最小プログラム単位のデータD2が伝達されれば、バッファメモリ201に格納されたデータD2はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101にプログラムされる。第2領域102に対する最小プログラム単位のデータが第1領域101に集められるので、メモリ制御器200は第1領域101に格納されたデータD0、D2が第2領域102に格納されるようにマルチビットメモリ装置100を制御する。すなわち、第1領域101に格納されたデータD0、D2に基づいてワードラインWL0に対する1ステッププログラム動作が実行される。ホスト300からメモリ制御器200のバッファメモリ201に第1領域101に対する最小プログラム単位のデータD1が伝達されれば、バッファメモリ201に格納されたデータD1はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101にプログラムされる。ホスト300からメモリ制御器200のバッファメモリ201に第1領域101に対する最小プログラム単位のデータD4が伝達されれば、バッファメモリ201に格納されたデータD4はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101にプログラムされる。第2領域102に対する最小プログラム単位のデータが第1領域101に集められるので、メモリ制御器200は第1領域101に格納されたデータD1、D4が第2領域102に格納されるようにマルチビットメモリ装置100を制御する。すなわち、第1領域101に格納されたデータD1、D4に基づいてワードラインWL1に対する1ステッププログラム動作が実行される。上述のように、バッファメモリ201に第1領域101に対する最小プログラム単位のデータが格納されれば、バッファメモリ201に格納されたデータはメモリ制御器200の制御下にマルチビットメモリ装置100の第1領域101にプログラムされる。第1領域101にはSLCプログラム動作を通じてデータが格納される。ホスト300からメモリ制御器200に第1領域101に対する最小プログラム単位のデータDiが伝達されれば、図14に示したように、バッファメモリ201に格納されたデータはメモリ制御器200の制御下にSLCプログラム動作を通じて第1領域101にプログラムされる。第1領域101に対する最小プログラム単位のデータがバッファメモリ201に格納されたか否かの判別と共に、メモリ制御器200は第2領域102に対する最小プログラム単位のデータが第1領域101に集められるか否かを判別する。メモリ制御器200は判別結果によって第2領域102に対する1ステッププログラム動作、あらいプログラム動作、または精巧なプログラム動作を制御する。さらに具体的に説明すれば、次の通りである。第2領域102に対する1ステッププログラム動作、あらいプログラム動作、または精巧なプログラム動作は図13に示したアドレススクランブル手順によって決められる。例えば、第1領域101にデータD0、D2が格納された場合、第1領域101に格納されたデータD0、D2に基づいてワードラインWL0に対する1ステッププログラム動作が行われる。第1領域101にデータD1、D4が格納された場合、ワードラインWL1に対する1ステッププログラム動作が行われる。すなわち、第1領域101に格納されたデータD1、D4に基づいてワードラインWL1に対する1ステッププログラム動作が行われる。続いて、第1領域101にデータD5が格納された場合、第1領域101に格納されたデータDO、D2、D5に基づいてワードラインWL0に対するあらいプログラム動作が行われる。第1領域101にデータD3、D7が格納された場合、第1領域101に格納されたデータD3、D7に基づいてワードラインWL2に対する1ステッププログラム動作が行われる。第1領域101にデータD8が格納された場合、第1領域101に格納されたデータD1、D4、D8に基づいてワードラインWL1に対するあらいプログラム動作が行われる。第1領域101に格納されたデータD1、D4、D8に基づいてワードラインWL1に対するあらいプログラム動作が行われた後、第1領域101に格納されたデータD0、D2、D5に基づいてワードラインWL0に対する精巧なプログラム動作が行われる。以後、第1領域101にデータD191が格納される前まで、残りのデータD10~D190はデータD3、D7の1ステッププログラム動作、データD1、D4、D8のあらいプログラム動作、そしてデータD0、D2、D5の精巧なプログラム動作と同一の手順で第2領域102に格納される。第1領域101にデータD191が格納された場合、第1領域101に格納されたデータD186、D189、D191に基づいてワードラインWL63に対するあらいプログラム動作が行われる。第1領域101に格納されたデータD186、D189、D191に基づいてワードラインWL63に対するあらいプログラム動作が行われた後、第1領域101に格納されたデータD183、D187、D190に基づいてワードラインWL62に対する精巧なプログラム動作が行われる。最後に、第1領域101に格納されたデータD186、D189、D191に基づいてワードラインWL63に対する精巧なプログラム動作が行われる。図14から分かるように、第1領域101に格納されるデータと係わる情報によってSLCプログラム動作、一連のSLC及び1ステッププログラム動作、一連のSLC及びあらいプログラム動作、一連のSLC、あらいそして精巧なプログラム動作、一連のSLC、あらい、精巧な、及び精巧なプログラム動作を判別することができる。表1を参照して説明したように、SLCプログラム動作、1ステッププログラム動作、あらいプログラム動作、または精巧なプログラム動作は、例えば、対応する命令がメモリ制御器200からマルチビットメモリ装置100に各々提供される時に行われる。または、上述の一連の動作で構成されたプログラムパターンを知らせる命令セットが一度マルチビットメモリ装置100に提供され、マルチビットメモリ装置100はそのような命令セットによって自動的に一連の動作を実行することができる。プログラムパターンに属した一連のプログラム動作はアドレススクランブル方式、セル当たりビット数などによって変更される。図15は、本発明の例示的な実施形態に係るマルチビットメモリ装置のページバッファ構造を概略的に示す図である。図15を参照すれば、ビットラインBLは複数のストリングと接続され、ストリングのうちのいずれか1つがビットラインBLを通じてページバッファPBに接続されている。ページバッファPBは複数のラッチを含んでいる。ページバッファPBに含まれたラッチの数はメモリセルに格納されるデータビットの数によって決めることができる。ストリングの各々は複数のメモリセルを含み、メモリセルの各々はマルチビットデータを格納する。例えば、各メモリセルは3ビットデータを格納する。このような場合、ページバッファPBは少なくとも4個のラッチL1、L2、L3、L4を含む。バッファプログラム動作の時、第1領域101に格納されるデータは第1ラッチL1にロードされる。メインプログラム動作の時、第1領域101に格納されたデータはラッチL1を通じて読み出される。ラッチL1に格納されたデータはメモリ制御器200の制御下に第2~4ラッチL2、L3、L4のうちのいずれか1つにダンプされる。例示的な実施形態において、第1ラッチL1のデータを第2~4ラッチL2、L3、L4のうちのいずれか1つに伝達するためにメモリ制御器200からマルチビットメモリ装置100に特定命令が提供される。この時、第1ラッチL1のデータがダンプされるラッチを指定する情報もメモリ制御器200からマルチビットメモリ装置100に提供される。図15にはただ4個のラッチL1、L2、L3、L4を含むページバッファが示されているが、ページバッファはセル当たりビット数によってより多い、または少ないラッチを含むように構成することができる。また、ページバッファPBにはキャッシュ用レジスタをさらに提供することができる。図16は、図13及び図14で説明した1ステッププログラム動作のための命令シーケンスを示す図であり、図17は、図16に示した1ステッププログラム命令シーケンスによるデータ流れを示す図である。以下、本発明の例示的な実施形態に係るデータ格納システムの動作を参照図面に基づいて詳細に説明する。説明する前に、図13及び図14で説明した1ステッププログラム動作は第2領域102に対する最小プログラム単位である2ページが第1領域101に格納された場合に行われる。メインプログラム動作として、第2領域102に対する1ステッププログラム動作は第1領域101に対する二回のSLC読み出し動作と第2領域102に対する一回のMLCプログラム動作を伴う。本発明の例示的な実施形態に係るデータ格納システム1000の場合、1ステッププログラム動作を実行する前に、SLC動作モードへの転換のための命令DAhがメモリ制御器200からマルチビットメモリ装置100に伝送される。モード転換のための命令DAhが入力される時、マルチビットメモリ装置100はメモリ制御器200から提供される命令をSLC動作と係わる命令として認識する。SLC動作は上述のSLC読み出し動作、データダンプ動作などを含む。モード転換のための命令DAhに続いて、図16に示したように、メモリ制御器200は一連の命令00h、アドレスAddr5、及び命令39hをマルチビットメモリ装置100に伝送する。この時、アドレスAddr5は1ステッププログラム動作に必要な2ページデータのうちの1つのページを指定するためのアドレスである。命令39hが入力された後、マルチビットメモリ装置100のページバッファ103は、図17に示したように、第1領域101から第1ページデータP1を読み出す。読み出されたデータP1は第1ラッチL1に格納される。読み出し動作の間、図16に示したように、マルチビットメモリ装置100はビジー状態を示すようにレディー/ビジー信号R/Bを設定する。読み出し動作が完了した後、マルチビットメモリ装置100はレディー状態を示すようにレディー/ビジー信号R/Bを設定する。次に、図16に示したように、メモリ制御器200はレディー/ビジー信号R/Bの状態に応答してマルチビットメモリ装置100にダンプ命令C0hと共にデータがダンプされるラッチを指定するための情報L1→L3を伝送する。ダンプ命令C0hが入力されることによって、マルチビットメモリ装置100はラッチL1のデータP1がラッチL3にダンプされるようにページバッファ103を制御する。ダンプ動作の間、図16に示したように、マルチビットメモリ装置100はビジー状態を示すようにレディー/ビジー信号R/Bを設定する。ダンプ動作が完了した後、マルチビットメモリ装置100はレディー状態を示すようにレディー/ビジー信号R/Bを設定する。次に、図16に示したように、メモリ制御器200はレディー/ビジー信号R/Bの状態に応答してマルチビットメモリ装置100に一連の命令00h、アドレスAddr5、及び命令39hをマルチビットメモリ装置100に送る。この時、アドレスAddr5は1ステッププログラム動作に必要な2ページデータのうちの残りのページを指定するためのアドレスである。命令39hが入力された後、マルチビットメモリ装置100のページバッファ103は、図17に示したように、第1領域101から第1ページデータP2を読み出す。読み出されたデータP2は第1ラッチL1に格納される。読み出し動作の間、図16に示したように、マルチビットメモリ装置100はビジー状態を示すようにレディー/ビジー信号R/Bを設定する。読み出し動作が完了した後、マルチビットメモリ装置100はレディー状態を示すようにレディー/ビジー信号R/Bを設定する。次に、図16に示したように、メモリ制御器200はレディー/ビジー信号R/Bの状態に応答してマルチビットメモリ装置100にダンプ命令C0hと共にデータがダンプされるラッチを指定するための情報L1→L4を伝送する。ダンプ命令C0hが入力されることによって、マルチビットメモリ装置100はラッチL1のデータP2がラッチL4にダンプされるようにページバッファ103を制御する。ダンプ動作の間、図16に示したように、マルチビットメモリ装置100はビジー状態を示すようにレディー/ビジー信号R/Bを設定する。ダンプ動作が完了した後、マルチビットメモリ装置100はレディー状態を示すようにレディー/ビジー信号R/Bを設定する。先ず、1ステッププログラム動作に必要なデータが準備されれば、第2領域102に対する1ステッププログラム動作が行われる。1ステッププログラム動作を実行する前に、メモリ制御器200はモード転換のための命令DFhをマルチビットメモリ装置100に送る。そのような命令DFhはSLC動作のためのモードから抜けるためのである。命令DFhが入力されることによって、マルチビットメモリ装置100はメモリ制御器200から提供される命令をメインプログラム動作、例えば、MLC動作と係わる命令として認識する。以後、メモリ制御器200は、図16に示したように、一連の命令8Bh、アドレスAddr5、及び命令10hをマルチビットメモリ装置100に伝送する。この時、アドレスAddr5は1ステッププログラムされるページのうちの1つを指定するためのアドレスである。1ステッププログラム動作に必要なデータがページバッファ103に準備されているので、メモリ制御器200からマルチビットメモリ装置100にデータが伝送されない。命令10hが入力された後、図17に示したように、ページバッファ103に格納されたデータP1、P2は第2領域102にプログラムされる。プログラム動作の間、図16に示したように、マルチビットメモリ装置100はビジー状態を示すようにレディー/ビジー信号R/Bを設定する。プログラム動作が完了した後、マルチビットメモリ装置100はレディー状態を示すようにレディー/ビジー信号R/Bを設定する。前記説明によれば、1ステッププログラム動作はデータセットアップ区間とプログラム区間で構成することができる。1ステッププログラム動作の時、図16に示したように、データセットアップ区間は第1ページデータセットアップ区間と第2ページデータセットアップ区間とを含む。第1及び第2ページデータセットアップ区間の各々はSLC読み出し動作とダンプ動作とを含む。第1ページデータセットアップに先立ってモード転換が行われ、メインプログラミングに先立ってモード転換が行われる。図18は、図13及び図14で説明したあらいプログラム動作のための命令シーケンスを示す図であり、図19は、図18に示したあらいプログラム命令シーケンスによるデータ流れを示す図である。以下、本発明の例示的な実施形態に係るデータ格納システムの動作を参照図面に基づいて詳細に説明する。説明する前に、図13及び図14で説明したあらいプログラム動作は第2領域102に対する最小プログラム単位である3ページが第1領域101に格納された場合に行われる。第2領域102に対するあらいプログラム動作は第1領域101に対する3回のSLC読み出し動作と第2領域102に対する一回のMLCプログラム動作を伴う。SLC読み出し動作の各々は、図18に示したように、図16及び図17での説明と実質的に同一であるので、それに対する説明は省略する。第1ページデータに対するSLC読み出し動作を実行する前に、図18に示したように、モード転換のための命令DAhがメモリ制御器200からマルチビットメモリ装置100に伝送される。第2領域102に対するMLCプログラム動作は3ビットデータが第2領域102に格納されるという点を除けば、図16及び図17で説明したことと実質的に同一であるので、それに対する説明は省略する。あらいプログラム動作を実行する前に、図18に示したように、モード転換のための命令DFhがメモリ制御器200からマルチビットメモリ装置100に伝送される。図示しないが、メインプログラム動作として精巧なプログラム動作は図18に示した命令シーケンスに従って同一に行われる。精巧なプログラム動作のための命令シーケンスがあらいプログラム動作のための命令シーケンスと同一であるので、あらいプログラム動作と精巧なプログラム動作はプログラム確認区間に提供されるアドレスAddr5に基づいて区別される。例えば、あらいプログラム動作と係わるプログラム確認区間に提供されるアドレスAddr5は2番目のページを指定するためのアドレスであり、精巧なプログラム動作と係わるプログラム確認区間に提供されるアドレスAddr5は3番目のページを指定するためのアドレスである。図20は、図11で説明したページインターリーブ方式と図13で説明したアドレススクランブル方式が適用されたデータ格納システムのプログラム動作の間のデータの流れを概略的に示す図である。以下、本発明の他の例示的な実施形態に係るデータ格納システムのプログラム動作を参照図面に基づいて詳細に説明する。説明の便宜上、各メモリブロックが64個のワードラインWL0~WL63を含み、各メモリセルが3ビットデータを格納すると仮定すれば、各メモリブロックには192個のページが格納される。図13で説明したアドレススクランブル方式が用いられるという条件下にページインターリーブ方式が適用されたデータ格納システムのプログラム動作を説明する。図20を参照すれば、ホスト300からメモリ制御器200にデータが伝送される。ページインターリーブ方式が用いられるので、メモリ制御器200はワードラインWL0に格納されるデータすなわち、3ページデータD0、D2、D5が格納されるまで待機する。先ず、ワードラインWL0に格納されるデータすなわち、3ページデータD0、D2、D5がバッファメモリ201に格納されれば、ワードラインWL0に格納されるデータすなわち、3ページデータD0、D2、D5はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。上述のように、第1領域101にはSLCプログラム動作を通じてデータがプログラムされる。次に、第1領域101に格納されたデータD0、D2に基づいてワードラインWL0に対する1ステッププログラム動作が行われる。再びページデータD6~D8がホスト300からメモリ制御器200に入力されれば、ワードラインWL1に格納されるデータすなわち、3ページデータD1、D4、D8はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。次に、ワードラインWL1に対する1ステッププログラム動作とワードラインWL0に対するあらいプログラム動作は第1領域101に格納されたデータD1、D4及びD0、D2、D5に基づいて順次に行われる。再びページデータD9~D11がバッファメモリ201に格納されれば、ワードラインWL2に格納されるデータすなわち、3ページデータD3、D7、D11はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。次に、ワードラインWL2に対する1ステッププログラム動作、ワードラインWL1に対するあらいプログラム動作、及びワードラインWL0に対する精巧なプログラム動作は第1領域101に格納されたデータに基づいて順次に行われる。データD9~D11が入力される時に行われる動作パターンはデータD189がバッファメモリ201に格納される前まで繰り返して行われる。データD189、D190がメモリ制御器200のバッファメモリ201に格納されれば、ワードラインWL62に格納されるデータすなわち、3ページデータD183、D187、D190はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。次に、ワードラインWL62に対する1ステッププログラム動作、ワードラインWL61に対するあらいプログラム動作、ワードラインWL60に対する精巧なプログラム動作は第1領域101に格納されたデータに基づいて順次に行われる。データD191がメモリ制御器200のバッファメモリ201に格納されれば、ワードラインWL62に格納されるデータすなわち、3ページデータD186、D189、D191はメモリ制御器200の制御によってマルチビットメモリ装置100の第1領域101に順次に格納される。その次に、ワードラインWL63に対する1ステッププログラム動作、ワードラインWL62に対するあらいプログラム動作、ワードラインWL61に対する精巧なプログラム動作、ワードラインWL63に対するあらいプログラム動作、ワードラインWL62に対する精巧なプログラム動作、ワードラインWL63に対する精巧なプログラム動作は第1領域101に格納されたデータに基づいて順次に行われる。図21は、セル当たり4ビットデータが格納され、再プログラム方法が適用されるマルチビットメモリ装置の他の例示的なアドレススクランブル方式を示す図である。図21に示したアドレススクランブル方式はセル当たり4ビットデータを格納するマルチビットメモリ装置に適用される。図21に示したアドレススクランブル方式が適用されたデータ格納システムは上述のことと実質的に同一に動作する。例えば、第1領域101に対する最小プログラム単位のデータがバッファメモリ201に格納される時、メモリ制御器200はバッファメモリ201に格納されたデータが第1領域101にプログラムされるようにマルチビットメモリ装置100を制御する。同様に、メモリ制御器200は第2領域102に対する最小プログラム単位のデータが第1領域101に準備されたか否かを判別し、判別結果によって1ステッププログラム動作、あらいプログラム動作、及び精巧なプログラム動作が実行されるようにマルチビットメモリ装置100を制御する。そのような動作はページアドレス情報に基づいて表1に示したパターンによって行われる。図22A~図22Dは、本発明の例示的な実施形態に係るマルチビットメモリ装置の第1及び第2領域に対する多様な組合せを説明するための図である。図において、BPは第1領域101に対するバッファプログラミングを示し、MPは第2領域102に対するメインプログラミングを示す。上述のように、マルチビットメモリ装置100は第1領域101と第2領域102とを含む。ここで、第1領域101と第2領域102はマルチビットメモリ装置100のメモリセルアレイを構成する。図示しないが、メモリセルアレイはさらに多い領域を含む。メモリセルアレイの領域が物理的に区分されず、論理的に区分されることを理解することができるであろう。これはメモリ制御器200のアドレスマッピングによって領域が定義されることを意味する。図22Aを参照すれば、セル当たり3ビットデータを格納するマルチビットメモリ装置の場合、第1領域101は1ビットデータを各々格納するメモリセルで構成し、第2領域102は3ビットデータを各々格納するメモリセルで構成することができる。この場合、バッファプログラミングはSLCプログラム方式によって行われる。メインプログラミングは上述のMLCプログラム方式によって行われる。図22Bを参照すれば、セル当たり4ビットデータを格納するマルチビットメモリ装置の場合、第1領域101は1ビットデータを各々格納するメモリセルで構成し、第2領域102は4ビットデータを各々格納するメモリセルで構成することができる。この場合、バッファプログラミングはSLCプログラム方式によって行われる。メインプログラミングは上述のMLCプログラム方式によって行われる。図22Cを参照すれば、セル当たり3ビットデータを格納するマルチビットメモリ装置の場合、第1領域101は2ビットデータを各々格納するメモリセルで構成し、第2領域102は3ビットデータを各々格納するメモリセルで構成することができる。この場合、バッファプログラミングは一般的な、または上述のMLCプログラム方式によって行われる。メインプログラミングは上述のMLCプログラム方式によって行われる。図22Dを参照すれば、セル当たり4ビットデータを格納するマルチビットメモリ装置の場合、第1領域101は2ビットデータを各々格納するメモリセルで構成し、第2領域102は4ビットデータを各々格納するメモリセルで構成することができる。この場合、バッファプログラミングは一般的な、または上述のMLCプログラム方式によって行われる。メインプログラミングは上述のMLCプログラム方式によって行われる。例示的な実施形態において、図22A~図22Dに示した第1及び第2領域101、102の定義はここに開示したことに限らないことはよく理解することができるであろう。例えば、データ格納装置に含まれる格納媒体を複数のマルチビットメモリ装置で構成する場合、各マルチビットメモリ装置に第1及び第2領域101、102を定義することができる。他の例として、任意のマルチビットメモリ装置のみに第1領域101を定義することができる。または、任意のマルチビットメモリ装置を第1領域101に定義することができる。図23は、本発明の例示的な実施形態に係るメモリ制御器の動作を説明するためのフローチャートである。以下、本発明の例示的な実施形態に係るメモリ制御器の動作を参照図面に基づいて詳細に説明する。S200段階で、メモリ制御器200はデータが入力されたか否かを判別する。もしデータが入力されないと判別されれば、S200段階は繰り返される。もしデータが入力されたと判別されれば、S210段階に進行し、S210段階では入力されたデータがバッファメモリ201に格納される。S220段階で、メモリ制御器200はバッファプログラム動作が要求されるか否かを判別する。もしバッファプログラム動作が要求されなければ、手続きは終了する。もしバッファプログラム動作が要求されると判別されれば、S230段階に進行する。S230段階ではバッファメモリ201に格納されたデータすなわち、第1領域101に対する最小プログラム単位のデータがマルチビットメモリ装置100に伝送される。これは第1領域101に対する最小プログラム単位のデータがマルチビットメモリ装置100の第1領域101に格納されることを意味する。S240段階で、メモリ制御器200はメインプログラム動作が要求されるか否かを判別する。これは、上述のように、ページアドレス情報に基づいて行われる。もしメインプログラム動作が要求されないと判別されれば、手続きは終了する。これに反して、もしメインプログラム動作が要求されると判別されれば、手続きはS250段階に進行する。S250段階ではメインプログラム動作に係わるプログラムパターンが決められる。バッファプログラム動作に続いて行われるメインプログラム動作のプログラムパターンは1ステッププログラム動作、あらいプログラム動作、一連のあらい及び精巧なプログラム動作、一連のあらい、精巧な、そして精巧なプログラム動作で構成することができる。S260段階で、メモリ制御器200は決められたプログラムパターンに基づいてメインプログラミングのための一連の命令を発生する。そのような命令は、図16及び図18で説明したように、モード転換命令、SLC読み出し命令、ダンプ命令、プログラム確認命令などを含む。以後、手続きは終了する。図24は、本発明の他の例示的な実施形態に係るメモリ制御器の動作を説明するためのフローチャートである。以下、本発明の例示的な実施形態に係るメモリ制御器の動作を参照図面に基づいて詳細に説明する。S300段階で、メモリ制御器200はデータが入力されたか否かを判別する。もしデータが入力されないと判別されれば、S300段階は繰り返される。もしデータが入力されたと判別されれば、S310段階に進行し、S310段階では入力されたデータがバッファメモリ201に格納される。S320段階で、メモリ制御器200はバッファプログラム動作が要求されるか否かを判別する。もしバッファプログラム動作が要求されなければ、手続きは終了する。もしバッファプログラム動作が要求されると判別されれば、S330段階で、メモリ制御器200はメインプログラム動作が要求されるか否かを判別する。これは、上述のように、ページアドレス情報に基づいて行われる。もしメインプログラム動作が要求されないと判別されれば、S340段階に進行する。S340段階ではバッファメモリ201に格納されたデータすなわち、第1領域101に対する最小プログラム単位のデータがマルチビットメモリ装置100に伝送される。これは第1領域101に対する最小プログラム単位のデータがマルチビットメモリ装置100の第1領域101に格納されることを意味する。これに反して、もしメインプログラム動作が要求されると判別されれば、S350段階に進行する。S350段階ではプログラムパターンが決められる。プログラムパターンは表1で説明したプログラムパターンのうちのいずれか1つである。しかし、プログラムパターンがインターリーブ方式を用いる時に変更可能であることはよく理解することができるであろう。S360段階で、メモリ制御器200は決められたプログラムパターンに基づいてバッファ及びメインプログラミングのための一連の命令を発生する。バッファプログラミングのための命令はSLCプログラム命令を含み、メインプログラムのための命令は、図16及び図18で説明したように、モード転換命令、SLC読み出し命令、ダンプ命令、プログラム確認命令などを含む。以後、手続きは終了する。例示的な実施形態において、バッファプログラミングのためのデータはSLCプログラム命令に続いて、そしてメインプログラムのための命令の以前にマルチビットメモリ装置100に伝送される。図25は、本発明のまた他の例示的な実施形態に係るメモリ制御器の動作を説明するためのフローチャートである。以下、本発明の例示的な実施形態に係るメモリ制御器の動作を参照図面に基づいて詳細に説明する。S400段階で、メモリ制御器200はデータが入力されたか否かを判別する。もしデータが入力されないと判別されれば、S400段階は繰り返される。もしデータが入力されたと判別されれば、S410段階に進行し、S410段階では入力されたデータがバッファメモリ201に格納される。S420段階で、メモリ制御器200はプログラムパターンを決める。プログラムパターンは表1で説明したプログラムパターンのうちのいずれか1つである。しかし、プログラムパターンがインターリーブ方式を用いる時に変更可能であることはよく理解することができるであろう。S430段階で、メモリ制御器200は決められたプログラムパターンに基づいてバッファプログラミングのための命令またはバッファ及びメインプログラミングのための一連の命令を発生する。バッファプログラミングのための命令はSLCプログラム命令を含み、メインプログラムのための命令は、図16及び図18で説明したように、モード転換命令、SLC読み出し命令、ダンプ命令、プログラム確認命令などを含む。以後、手続きは終了する。例示的な実施形態において、バッファプログラミングのためのデータはSLCプログラム命令に続いて、そしてメインプログラムのための命令の以前にマルチビットメモリ装置100に伝送される。プログラムパターンはバッファプログラミングのための命令を含むように、または排除するように決めることができる。例示的な実施形態において、バッファプログラム動作を実行する前に、SLCモードを知らせる命令がマルチビットメモリ装置100に提供される。同様に、バッファプログラム動作が実行された後、SLCモードの終了を知らせる命令がマルチビットメモリ装置100に提供される。例示的な実施形態において、図23~図25で説明した動作に先立って第1及び第2領域101、102がメモリ制御器200によって定義される。第1及び第2領域101、102の定義が行われた後、ホスト300から提供されるデータに対するバッファプログラム動作とメインプログラム動作が上述の方式によって行われる。例示的な実施形態において、プログラムパターンは多様に定義することができる。例えば、プログラムパターンはバッファプログラム動作とメインプログラム動作に対して個別的に定義することができる。または、プログラムパターンはバッファ及びメインプログラム動作に対して定義することができる。メインプログラム動作は1ステッププログラム動作、あらいプログラム動作、あらい及び精巧なプログラム動作、あらい、精巧な、そして精巧なプログラム動作などのような一連のプログラム動作を含む。図26は、全体ビットラインメモリ構造または奇遇メモリ構造のためにメモリセルアレイをメモリブロックで構成する例を示す図である。図2に示したマルチビットメモリ装置100に含まれるメモリセルアレイ110の例示的な構造を説明する。一例として、メモリセルアレイ110が1024個のメモリブロックに分けられたNANDフラッシュメモリ装置を説明する。各メモリブロックに格納されたデータは同時に消去可能である。一実施形態において、メモリブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットラインに各々対応する複数の列がある。全体ビットライン構造と呼ばれる一実施形態において、メモリブロックのすべてのビットラインは読み出し及びプログラム動作の間同時に選択されることが可能である。共通ワードラインに属し、すべてのビットラインと接続された格納素子は同時にプログラムされることが可能である。例示的な実施形態において、同一の列に属した複数の格納素子はNANDストリング111を構成するように直列接続されている。NANDストリングの一端子はストリング選択ラインSSLによって制御される選択トランジスタを通じて対応するビットラインに接続され、他の端子は接地選択ラインGSLによって制御される選択トランジスタを通じて共通ソースラインCSLに接続されている。奇遇構造と呼ばれる他の例示的な実施形態において、ビットラインは遇数ビットラインBLeと奇数ビットラインBLoに区分される。奇/遇数ビットライン構造において、共通ワードラインに属すれば、奇数ビットラインと接続された格納素子が第1時間にプログラムされる一方、共通ワードラインに属すれば、遇数ビットラインと接続された格納素子は第2時間にプログラムされる。データは他のブロックにプログラムされることが可能であり、他のメモリブロックから読み出されることが可能である。このような動作は同時に実行することができる。マルチビットメモリ装置を構成するフラッシュメモリ装置は電力が遮断されても格納されたデータを保持することができる不揮発性メモリ装置である。携帯電話、PDAデジタルカメラ、ポータブルゲームコンソール、及びMP3Pのようなモバイル装置の使用増加によって、フラッシュメモリ装置はデータストレージだけではなく、コードストレージとしてより広く使われている。フラッシュメモリ装置は、またHDTV、DVD、ラウタ、及びGPSのようなホームアプリケーションに用いることができる。図27は、本発明の例示的な実施形態に係るコンピューティングシステムを概略的に示すブロック図である。コンピューティングシステムは、マイクロプロセッサ2100、ユーザインターフェース2200、ベースバンドチップセットのようなモデム2300、メモリ制御器2400、格納媒体としてマルチビットメモリ装置2500を含む。メモリ制御器2400とマルチビットメモリ装置2500は図2に示したことと実質的に同一に構成される。これはメモリ制御器2400に含まれるバッファメモリの大きさを最小化することが可能であることを意味する。マルチビットメモリ装置2500にはマイクロプロセッサ2100によって処理された/処理されるNビットデータがメモリ制御器2400を通じて格納される。コンピューティングシステムがモバイル装置の場合、コンピューティングシステムの動作電圧を供給するためのバッテリー2600が追加的に提供される。図示しないが、本発明に係るコンピューティングシステムには応用チップセット、カメライメージプロセッサ、モバイルDRAMなどをさらに提供することができることはよく理解することができるであろう。図28は、本発明の例示的な実施形態に係るメモリ制御器を概略的に示すブロック図である。図28を参照すれば、本発明の例示的な実施形態に係るメモリ制御器は第1インターフェース3210、第2インターフェース3220、処理ユニット3230、バッファ3240、ECCユニット3250、ROM3260を含む。図28に示したメモリ制御器は図2または図27に示したシステムに適用される。第1インターフェース3210は外部とインターフェースするように構成される。第2インターフェース3220は図2または図27に示した格納媒体3100とインターフェースするように構成される。処理ユニット3230は制御器3200の全般的な動作を制御するように構成される。例えば、CPU3230はROM3260に格納されたフラッシュ変換階層のようなファームウエアを運用するように構成される。バッファ3240は第1インターフェース3210を通じて外部に伝達されるデータを一時格納するのに用いられる。バッファ3240は第2インターフェース3220を通じて格納媒体3100から伝達されるデータを一時格納するのに用いられる。ECCユニット3250は格納媒体3100に格納されるデータを符号化するように、そして格納媒体3100から読み出されたデータを復号化するように構成される。例示的な実施形態において、メモリ制御器は図16及び図18で説明した命令シーケンスによって命令を順次に発生するように構成される。または、メモリ制御器は上述のプログラムパターンを知らせる命令セットを発生するように構成される。図29は、本発明の例示的な実施形態に係る半導体ドライブを概略的に示すブロック図である。図29を参照すれば、半導体ドライブ4000SSDは格納媒体4100と制御器4200とを含む。格納媒体4100は複数のチャンネルを通じて制御器4200と接続されている。各チャンネルには複数の不揮発性メモリが共通接続されている。各不揮発性メモリは図2で説明したメモリで構成される。制御器4200は図3~図21を参照して説明したプログラム方式のうちのいずれか1つによって格納媒体4100を制御するように構成される。これは制御器4200に含まれるバッファメモリの大きさを最小化することが可能であることを意味する。図30は、図29に示した半導体ドライブを利用したストレージを概略的に示すブロック図であり、図31は、図29に示した半導体ドライブを利用したストリレージサーバを概略的に示すブロック図である。本発明の例示的な実施形態に係る半導体ドライブ4000はストレージを構成するのに用いることができる。図30に示したように、ストレージは図29で説明したことと実質的に同一に構成される複数の半導体ドライブを含む。本発明の例示的な実施形態に係る半導体ドライブ4000はストレージサーバを構成するのに用いることができる。図31に示したように、ストレージサーバは図29で説明したことと実質的に同一に構成される複数の半導体ドライブ4000と、サーバ4000Aとを含む。また、この分野において周知のRAID制御器4000Bをストレージサーバに提供することができることはよく理解することができるであろう。図32~図34は、本発明の例示的な実施形態に係るデータ格納装置が適用されるシステムを概略的に示す図である。本発明の例示的な実施形態に係るメモリ制御器及びマルチビットメモリ装置で構成されるデータ格納装置を含んだ半導体ドライブがストレージに適用される場合、図32に示したように、システム6000は有線そして/または無線でホストと通信するストレージ6100を含む。本発明の例示的な実施形態に係るデータ格納装置を含んだ半導体ドライブがストレージサーバに適用される場合、図33に示したように、システム7000は有線そして/または無線でホストと通信するストレージサーバ7100、7200を含む。また、図34に示したように、本発明の例示的な実施形態に係るデータ格納装置を含んだ半導体ドライブはメールサーバ8100にも適用することができる。図35は、本発明の実施形態に係るメモリカードを概略的に示すブロック図である。メモリカードは例えば、MMCカード、SDカード、マルチユースカード、マイクロSDカード、メモリスティック、コンパクトSDカード、IDカード、PCMCIAカード、SSDカード、チップカード、スマートカード、USBカードなどであり得る。図35を参照すれば、メモリカードは外部とのインターフェースを実行するインターフェース部9221、バッファメモリを有し、メモリカードの動作を制御する制御器9222、少なくとも1つの不揮発性メモリ装置9207を含む。制御器9222はプロセッサとして、不揮発性メモリ装置9207の読み出し動作及び書き込み動作を制御することができる。具体的に、制御器9222はデータバスDATAとアドレスバスADDRESSを通じて不揮発性メモリ装置9207及びインターフェース部9221とカップリングされている。図35に示した制御器9222と不揮発性メモリ9207は図2で説明したメモリ制御器200とマルチビットメモリ装置100に対応する。制御器9222は図3~図21を参照して説明したプログラム方式のうちのいずれか1つによって不揮発性メモリ9207を制御するように構成される。これは制御器9222に含まれるバッファメモリの大きさを最小化することが可能であることを意味する。図36は、本発明の実施形態に係るデジタルスチールカメラを概略的に示すブロック図である。図36を参照すれば、デジタルスチールカメラはボディー9301、スロット9302、レンズ9303、ディスプレイ部9308、シャッターボタン9312、ストロボ9318などを含む。特に、スロット9308にはメモリカード9331を挿入することができ、メモリカード9331は図2で説明したメモリ制御器200及びマルチビットメモリ装置100を含む。メモリカード9331内に含まれたメモリ制御器は図3~図21を参照して説明したプログラム方式のうちのいずれか1つによってマルチビットメモリ装置を制御するように構成される。これはメモリ制御器に含まれるバッファメモリの大きさを最小化することが可能であることを意味する。メモリカード9331が接触型の場合、メモリカード9331がスロット9308に挿入される時、メモリカード9331と回路基板上の特定電気回路が電気的に接触するようになる。メモリカード9331が非接触型の場合、無線信号を通じてメモリカード9331がアクセスされる。図37は、図35のメモリカードが用いられる多様なシステムを説明する例示的図である。図37を参照すれば、メモリカード9331はビデオカメラ、テレビ、オーディオ装置、ゲーム装置、電子音楽装置、携帯電話、コンピュータ、PDA、ボイスレコーダ、PCカードなどに用いることができる。本発明の例示的な実施形態において、メモリセルは可変抵抗メモリセルで構成することができ、例示的な可変抵抗メモリセル及びそれを含んだメモリ装置が特許文献3に記載されている。本発明の他の例示的な実施形態において、メモリセルは電荷格納層を有する多様なセル構造のうちの1つを利用して実現することができる。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層で積層されるスタックフラッシュ構造、ソースドレインのないフラッシュ構造、ピンタイプフラッシュ構造などを含む。電荷格納層として電荷トラップフラッシュ構造を有するメモリ装置が特許文献4、5、及び6に記載されており、ソース/ドレインのないフラッシュ構造は特許文献7に記載されている。本発明に係るフラッシュメモリ装置そして/またはメモリ制御器は多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るラッシュメモリ装置そして/またはメモリコントローラはPoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSPなどのようなパッケージを利用して実装することができる。本発明の範囲または技術的思想を逸脱せず、本発明の構造を多様に修正、または変更することができることはこの分野の熟練された者に自明である。上述の内容を考慮する時、もし本発明の修正及び変更が下の請求項及び同等物の範疇内に属したら、本発明はこの発明の変更及び修正を含むと見なされる。