"メモリセルを含む複数のブロックと、前記複数のブロックに対して共通に設けられた入出力回路と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線と、前記複数のブロックと前記入出力回路を制御する制御部とを有し、前記入出力回路は、前記メモリセルに対する書き込みデータが入力されるライトアンプと、前記ライトアンプと第1のスイッチを介して接続されるデータビット線と、前記データビット線と前記グローバルビット線との間に接続された第2のスイッチを含み、前記制御部は、前記ライトアンプによって前記データビット線を駆動した後、前記第1のスイッチをオフし、前記第2のスイッチをオンする、ことを特徴とする半導体記憶装置。前記複数のブロックは、前記グローバルビット線と第3のスイッチを介して接続されたローカルビット線と、前記メモリセルが接続されたビット線をコラム選択信号に応じて前記ローカルビット線に接続するコラムスイッチを有し、前記制御部は、前記第3のスイッチを、前記複数のブロックのうちの1つを選択するブロック選択信号に応じてオンオフ制御する、ことを特徴とする請求項1記載の半導体記憶装置。前記複数のブロックは、前記ローカルビット線に接続されたセンスアンプを有し、前記制御部は、読み出し動作において、前記第3のスイッチがオフ状態で前記センスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第3のスイッチをオンする、ことを特徴とする請求項2記載の半導体記憶装置。前記入出力回路は、前記データビット線に接続されたセンスアンプと、前記第1のスイッチを介して前記データビット線と接続されるリードアンプを有し、前記制御部は、読み出し動作において、前記第2のスイッチをオフし、前記センスアンプを活性化して前記データビット線の電位を増幅し、前記第1のスイッチをオンし、前記リードアンプは前記データビット線の電位に応じたデータを出力する、ことを特徴とする請求項1~3のうちの何れか一項に記載の半導体記憶装置。メモリセルを含む複数のブロックに対して共通に設けられた入出力回路のライトアンプは、前記メモリセルに対する書き込みデータに応じて第1のスイッチを介して接続されるデータビット線を駆動し、前記第1のスイッチをオフし、前記データビット線と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線との間に接続された第2のスイッチをオンする、ことを特徴とする半導体記憶装置の制御方法。読み出し動作において、前記メモリセルに記憶されたデータを、前記ビット線を介してローカルビット線に読み出し、前記ローカルビット線と前記グローバルビット線との間に接続された第3のスイッチがオフ状態でセンスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第3のスイッチをオンする、ことを特徴とする請求項5記載の半導体記憶装置の制御方法。グローバルビット線GBL,GBLXの電位は、スタンバイ時に、共にHレベルに制御される。従って、書き込み動作時及び読み出し動作時に、Hレベルに制御されたグローバルビット線から電荷を放電してLレベルとした後、次の動作のためにLレベルのグローバルビット線に電荷を充電してHレベルとする。このように、半導体記憶装置の中で、寄生容量の大きなグローバルビット線を読み出し動作と書き込み動作の度に充放電しなければならないため、消費電力が大きい。このため、消費力の低減が求められている。本発明の一観点によれば、メモリセルを含む複数のブロックと、前記複数のブロックに対して共通に設けられた入出力回路と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線と、前記複数のブロックと前記入出力回路を制御する制御部とを有し、前記入出力回路は、前記メモリセルに対する書き込みデータが入力されるライトアンプと、前記ライトアンプと第1のスイッチを介して接続されるデータビット線と、前記データビット線と前記グローバルビット線との間に接続された第2のスイッチを含み、前記制御部は、前記ライトアンプによって前記データビット線を駆動した後、前記第1のスイッチをオフし、前記第2のスイッチをオンする。本発明の一観点によれば、消費電力を低減することができる。以下、一実施形態を添付図面に従って説明する。図1に示すように、半導体記憶装置の制御部10は、グローバル制御回路GlobalControl11と、メモリ部20に含まれる2つのメモリブロックに対応するブロック制御回路12,13を有している。グローバル制御回路11には、クロック信号CLK、チップイネーブル信号CE、ライトイネーブル信号WE、アドレス信号ADRが供給される。アドレス信号ADRは、mビットの信号である。イネーブル信号CE,WEは制御信号の一例である。グローバル制御回路11は、各信号CLK,CE,WE,ADRに基づいて、イコライズ信号EQD_G,センスアンプイネーブル信号SAE_G,ブロックを選択するための信号を生成する。図2に示すように、グローバル制御回路11は、クロックバッファCLKBUFとアドレスバッファADRBUFを含む。クロックバッファCLKBUFは、クロック信号CLKに同期して動作し、イネーブル信号CEとライトイネーブル信号WEに基づいて、センスアンプを制御するためのセンスアンプイネーブル信号SAE_Gと、グローバルビット線を制御するためのイコライズ信号EQD_Gを生成する。アドレスバッファADRBUFは、アドレス信号ADRに基づいて、ブロックを選択するための信号を生成する。例えば、図3に示すように、ライトイネーブル信号WEがLレベルである書き込み動作ライトサイクル:WriteCycleのとき、クロックバッファCLKBUFは、所定のタイミングでイコライズ信号EQD_GをLレベルからHレベルへ立ち上げ、所定時間経過後に立ち下げる。また、クロックバッファCLKBUFは、Lレベルのセンスアンプイネーブル信号SAE_Gを出力する。また、ライトイネーブル信号WEがHレベルである読み出し動作ライトサイクル:WriteCycleのとき、クロックバッファCLKBUFは、所定のタイミングでイコライズ信号EQD_Gを変更する。クロックバッファCLKBUFは、イコライズ信号EQD_Gを立ち下げた後、センスアンプイネーブル信号SAE_GをLレベルからHレベルへ立ち上げ、所定時間経過後に立ち下げる。図1に示すように、第1のブロック制御回路12は、ローカル制御回路LocalControl_012aとワードドライバWordDriver_012bを含む。ローカル制御回路12aは、グローバル制御回路11から出力される信号に基づいて、イコライズ信号EQD_L0とブロック選択信号BLK0とセンスアンプイネーブル信号SAE_L0を生成する。図2に示すように、ローカル制御回路12aのデコーダSAEDECは、アドレスバッファADRBUFの出力信号と、クロックバッファCLKBUFの出力信号に基づいて、センスアンプを制御するためのセンスアンプイネーブル信号SAE_L0を生成する。デコーダBLKDECは、アドレスバッファADRBUFの出力信号と、クロックバッファCLKBUFの出力信号に基づいて、ブロック0を選択するためのブロック選択信号BLK0を生成する。デコーダEQDDECは、アドレスバッファADRBUFの出力信号と、クロックバッファCLKBUFの出力信号に基づいて、ローカルビット線を制御するためのイコライズ信号EQD_L0を生成する。例えば、図3に示すように、ライトイネーブル信号WEがLレベルである書き込み動作ライトサイクル:WriteCycleのとき、デコーダEQDDECは、図2に示すクロックバッファCLKBUFと同様に、所定のタイミングでイコライズ信号EQD_L0をLレベルからHレベルへ立ち上げ、所定時間経過後に立ち下げる。デコーダBLKDECは、デコーダEQDDECと同じタイミングでブロック選択信号BLK0を立ち上げ、所定時間経過後に立ち下げる。デコーダSAEDECは、イコライズ信号EQD_L0の立ち上がりから所定時間経過後にセンスアンプイネーブル信号SAE_L0をHレベルに立ち上げ、所定時間経過後に立ち下げる。デコーダEQDDECは、センスアンプイネーブル信号SAE_L0の立ち下がり後に、イコライズ信号EQD_L0を立ち下げる。また、ライトイネーブル信号WEがHレベルである読み出し動作ライトサイクル:WriteCycleのとき、デコーダEQDDECは、図2に示すクロックバッファCLKBUFと同様に、所定のタイミングでイコライズ信号EQD_L0をLレベルからHレベルへ立ち上げ、所定時間経過後に立ち下げる。デコーダSAEDECは、イコライズ信号EQD_L0の立ち上がりから所定時間経過後にセンスアンプイネーブル信号SAE_L0をHレベルに立ち上げる。デコーダBLKDECは、メモリセルから読み出されたデータが到達するタイミングでブロック選択信号BLK0を立ち上げ、所定時間経過後に立ち下げる。デコーダSAEDECは、ブロック選択信号BLK0の立ち上がり後にセンスアンプイネーブル信号SAE_L0を立ち下げる。図1に示すワードドライバ12bは、ワード線WL[0]~WL[n-1]のうち、グローバル制御回路11から出力される信号に基づいて、アドレス信号ADRに対応するワード線を活性化する。なお、[0]はビット位置を示す。第2のブロック制御回路13は、ローカル制御回路LocalControl_013aとワードドライバWordDriver_013bを含む。ローカル制御回路13aは、ローカル制御回路12aと同様に、グローバル制御回路11から出力される信号に基づいて、イコライズ信号EQD_L1とブロック選択信号BLK1とセンスアンプイネーブル信号SAE_L1を生成する。ワードドライバ13bは、ワードドライバ12bと同様に、ワード線WL[n]~WL[2n-1]のうち、グローバル制御回路11から出力される信号に基づいて、アドレス信号ADRに対応するワード線を活性化する。メモリ部20は、グローバル入出力回路GlobalIO21と、2つのブロック22,23を有している。ブロック22は、ローカル入出力回路LocalIO022aとセル部22bを含む。同様に、ブロック23は、ローカル入出力回路LocalIO123aとセル部23bを含む。グローバル入出力回路21は、グローバルビット線を介してローカル入出力回路22a及びローカル入出力回路23aと接続されている。ローカル入出力回路22aは、ビット線を介してセル部22bに含まれるメモリセルと接続されている。同様に、ローカル入出力回路23aは、ビット線を介してセル部23bに含まれるメモリセルと接続されている。書き込み動作において、グローバル入出力回路21は、外部から供給される複数ビット例えば2ビットの入力データDI[0],DI[1]を、グローバルビット線を介して各ブロック22,23のローカル入出力回路22a,23aに伝達する。各ローカル入出力回路22a,23aは、ビット線を介してセル部22b、23bのメモリセルに伝達する。そして、ワードドライバ12b,13bにより活性化されたワード線に接続されたメモリセルにデータが記憶される。読み出し動作において、ワードドライバ12b,13bにより活性化されたワード線に接続されたメモリセルに記憶されたデータがビット線を介してローカル入出力回路22a,23aに伝達される。ローカル入出力回路22a,23aは、伝達されたデータを、グローバルビット線を介してグローバル入出力回路21に伝達する。グローバル入出力回路21は、ブロック22,23のメモリセルから読み出されたデータに応じた出力データDO[0],DO[1]を外部に出力する。グローバル入出力回路21及びブロック22,23は、入力データ及び出力データのビット数に対応する回路を含む。対応する回路について、入力データDI[0],DI[1]とDO[0],DO[1]に対応して[0].[1]を付して説明する。つまり、グローバル入出力回路21は、1ビットの入力データDI[0]及び出力データDO[0]に対応する入出力回路GlobalIO[0]と、1ビットの入力データDI[1]及び出力データDO[1]に対応する入出力回路GlobalIO[1]を含む。同様に、ローカル入出力回路22aは、データDI[0],DO[0]に対応する入出力回路LocalIO0[0],LocalIO0[1]を含み、セル部22bは、データDI[0],DO[0]に対応するセル部Cell0[0],Cell0[1]を含む。同様に、ローカル入出力回路23aは、データDI[0],DO[0]に対応する入出力回路LocalIO1[0],LocalIO1[1]を含み、セル部23bは、データDI[0],DO[0]に対応するセル部Cell1[0],Cell1[1]を含む。次に、メモリ部20について詳述する。図4は1ビットのデータに対応するメモリ部20、即ち図1に示す入力データDI[0]及び出力データDO[0]に対応するメモリ部20を示す。なお、図4において、ビット位置を示す[0]を省略する。[グローバル入出力回路]グローバル入出力回路21は、ライトアンプWAG及びリードアンプRAG、センスアンプSAG、イコライザEQG、スイッチSW1~SW4、インバータ31~34を含む。入力データDIは、グローバル入出力回路21のライトアンプWAGに供給される。ライトアンプWAG及びリードアンプRAGは一対のスイッチSW1,SW2を介してデータビット線対DBL,DBLXと接続されている。スイッチSW1,SW2は例えばNチャネルMOSトランジスタである。データビット線対DBL,DBLXの間にはセンスアンプSAGが接続されている。センスアンプSAGには、センスアンプイネーブル信号SAE_Gが2段のインバータ31,32を介して供給される。図5に示すように、センスアンプSAGは、入力端子と出力端子が互いにクロスカップル接続された一対のインバータ35,36と、両インバータ35,36の低電位側電源端子とグランドGNDとの間に接続されたトランジスタT1を含む。図示しないが、インバータ35,36の高電位側電源端子は高電位側の電源配線VDDに接続されている。トランジスタT1は例えばNチャネルMOSトランジスタであり、ソースがグランドGNDに接続され、ドレインがインバータ35,36の電源端子に接続され、ゲートがインバータ34の出力端子に接続されている。従って、センスアンプSAGは、Hレベルのセンスアンプイネーブル信号SAE_Gに応答して活性化し、Lレベルのセンスアンプイネーブル信号SAE_Gに応答して非活性化する。活性化したセンスアンプSAGは、データビット線対DBL,DBLXの電位差を増幅する。図4に示すように、データビット線対DBL,DBLXは、スイッチSW3,SW4を介してグローバルビット線対GBL,GBLXとそれぞれ接続されている。スイッチSW3,SW4は、上記のスイッチSW1,SW2と同様に、例えばNチャネルMOSトランジスタである。両グローバルビット線対GBL,GBLXの間にはイコライザEQGが接続されている。図5に示すように、イコライザEQGは、トランジスタT2~T4を含む。トランジスタT2~T4は例えばPチャネルMOSトランジスタである。トランジスタT2のソース及びドレインはグローバルビット線対GBL,GBLXに接続されている。トランジスタT3のソースは高電位側の電源配線VDDに接続され、ドレインはグローバルビット線GBLに接続されている。トランジスタT4のソースは高電位側の電源配線VDDに接続され、ドレインはグローバルビット線GBLXに接続されている。各トランジスタT2~T4のゲートには、イコライズ信号EQD_Gが、インバータ33,34を介して供給される。従って、イコライザEQGは、Hレベルのイコライズ信号EQD_Gに応答して非活性化し、Lレベルのイコライズ信号EQD_Gに応答して活性化する。活性化したイコライザEQGは、グローバルビット線対GBL,GBLXを互いに接続し、電源電圧VDDレベルにプリチャージする。また、インバータ33の出力信号はスイッチSW1,SW2に供給され、インバータ34の出力信号はスイッチSW3,SW4に供給される。上記したように、各スイッチSW1~SW4は例えばNチャネルMOSトランジスタである。従って、スイッチSW1,SW2とスイッチSW3,SW4は、相補的にオンオフする。従って、データビット線対DBL,DBLXは、オンしたスイッチSW1,SW2によりライトアンプWAG及びリードアンプRAGと接続されるとき、オフしたスイッチSW3,SW4によりグローバルビット線対GBL,GBLXから切り離される。逆に、データビット線対DBL,DBLXは、オンしたスイッチSW3,SW4によりグローバルビット線対GBL,GBLXと接続されるとき、オフしたスイッチSW1,SW2によりライトアンプWAG及びリードアンプRAGから切り離される。[ローカル入出力回路]図4に示すように、ローカル入出力回路22aは、センスアンプSA0、イコライザEQ0、コラムスイッチCSW0、スイッチSW01,SW02、インバータ41~46を含む。グローバルビット線対GBL,GBLXは、スイッチSW01,SW02を介してローカルビット線対LBL0,LBLX0をそれぞれ接続されている。スイッチSW01,SW02は、例えば、NチャネルMOSトランジスタである。各スイッチSW01,SW02には、インバータ42の出力信号が供給される。インバータ42には、インバータ41によりブロック選択信号BLK0を論理反転した信号が供給される。従って、スイッチSW01,SW02は、ブロック選択信号BLK0に応答してオンオフする。ローカルビット線対LBL0,LBLX0の間にはセンスアンプSA0とイコライザEQ0が接続されている。図5に示すように、センスアンプSA0は、入力端子と出力端子が互いにクロスカップル接続された一対のインバータ47,48と、両インバータ47,48の低電位側電源端子とグランドGNDとの間に接続されたトランジスタT01を含む。図示しないが、インバータ47,48の高電位側電源端子は高電位側の電源配線VDDに接続されている。トランジスタT01は例えばNチャネルMOSトランジスタであり、ソースがグランドGNDに接続され、ドレインがインバータ47,48の電源端子に接続され、ゲートにインバータ43,44を介してセンスアンプイネーブル信号SAE_L0が供給される。従って、センスアンプSA0は、Hレベルのセンスアンプイネーブル信号SAE_L0に応答して活性化し、Lレベルのセンスアンプイネーブル信号SAE_L0に応答して非活性化する。活性化したセンスアンプSA0は、ローカルビット線対LBL0,LBLX0の電位差を増幅する。イコライザEQ0は、トランジスタT02~T04を含む。トランジスタT02~T04は例えばPチャネルMOSトランジスタである。トランジスタT02のソース及びドレインはローカルビット線対LBL0,LBLX0に接続されている。トランジスタT03のソースは高電位側の電源配線VDDに接続され、ドレインはローカルビット線LBL0に接続されている。トランジスタT04のソースは高電位側の電源配線VDDに接続され、ドレインはローカルビット線LBLX0に接続されている。各トランジスタT02~T04のゲートには、イコライズ信号EQD_L0が、インバータ33,34を介して供給される。従って、イコライザEQ0は、Hレベルのイコライズ信号EQD_L0に応答して非活性化し、Lレベルのイコライズ信号EQD_L0に応答して活性化する。活性化したイコライザEQ0は、ローカルビット線対LBL0,LBLX0を互いに接続し、電源電圧VDDレベルにプリチャージする。図4に示すように、ローカルビット線対LBL0,LBLX0はコラムスイッチCSW0に接続されている。コラムスイッチCSW0には、複数例えば4つのビット線対が接続されている。なお、図4には1つのビット線対BL0,BLX0を示す。ビット線対BL0,BLX0間には複数図4において3つのメモリセルMCが接続されている。メモリセルMCは、6Tr型のSRAMセルである。各メモリセルMCには、対応するワード線WL図示略が接続されている。コラムスイッチCSW0は、例えば、図1に示す制御部10に含まれるコラムデコーダにより生成された選択信号に応答して、複数のビット線対のうちの一つをローカルビット線対LBL0,LBLX0に接続する。従って、書き込み動作において、接続されたビット線対の電位は、ローカルビット線対LBL0,LBLX0の電位に応じて変化する。メモリセルMCは、ビット線対の電位レベルを保持する。読み出し動作において、ビット線対の電位は、メモリセルMCに保持された電位に応じて変化する。そして、ローカルビット線対LBL0,LBLX0の電位は、コラムスイッチCSW0により接続されたビット線対の電位に応じて変化する。図4に示すように、ローカル入出力回路23aは、センスアンプSA1、イコライザEQ1、コラムスイッチCSW1、スイッチSW11,SW12、インバータ51~56を含む。グローバルビット線対GBL,GBLXは、スイッチSW11,SW12を介してローカルビット線対LBL1,LBLX1をそれぞれ接続されている。スイッチSW11,SW12は、例えば、NチャネルMOSトランジスタである。各スイッチSW11,SW12には、インバータ52の出力信号が供給される。インバータ52には、インバータ51によりブロック選択信号BLK1を論理反転した信号が供給される。従って、スイッチSW11,SW12は、ブロック選択信号BLK1に応答してオンオフする。ローカルビット線対LBL1,LBLX1の間にはセンスアンプSA1とイコライザEQ1が接続されている。センスアンプSA1には、インバータ53,54を介してセンスアンプイネーブル信号SAE_L1が供給される。センスアンプSA1は、Hレベルのセンスアンプイネーブル信号SAE_L1に応答して活性化し、Lレベルのセンスアンプイネーブル信号SAE_L1に応答して非活性化する。活性化したセンスアンプSA1は、ローカルビット線対LBL1,LBLX1の電位差を増幅する。イコライザEQ1には、インバータ55,56を介してイコライズ信号EQD_L1が供給される。イコライザEQ1は、Hレベルのイコライズ信号EQD_L1に応答して非活性化し、Lレベルのイコライズ信号EQD_L1に応答して活性化する。活性化したイコライザEQ1は、ローカルビット線対LBL1,LBLX1を互いに接続し、電源電圧VDDレベルにプリチャージする。ローカルビット線対LBL1,LBLX1はコラムスイッチCSW1に接続されている。コラムスイッチCSW1には、複数例えば4つのビット線対が接続されている。なお、図4には1つのビット線対BL1,BLX1を示す。ビット線対BL1,BLX1間には複数図4において3つのメモリセルMCが接続されている。メモリセルMCは、6Tr型のSRAMセルである。各メモリセルMCには、対応するワード線WL図示略が接続されている。コラムスイッチCSW1は、例えば、図1に示す制御部10に含まれるコラムデコーダにより生成された選択信号COL図6参照に応答して、複数のビット線対のうちの一つをローカルビット線対LBL1,LBLX1に接続する。なお、は、図1に示すアドレス信号ADRに基づいて選択されるビット線の位置に対応する値である。従って、書き込み動作において、接続されたビット線対の電位は、ローカルビット線対LBL1,LBLX1の電位に応じて変化する。メモリセルMCは、ビット線対の電位レベルを保持する。読み出し動作において、ビット線対の電位は、メモリセルMCに保持された電位に応じて変化する。そして、ローカルビット線対LBL1,LBLX1の電位は、コラムスイッチCSW1により接続されたビット線対の電位に応じて変化する。次に、半導体記憶装置の作用を説明する。[書き込み動作WriteCycle]図6に示すように、書き込み動作の開始時において、図1に示すグローバル制御回路11は、Lレベルのイコライズ信号EQD_Gと、Lレベルのセンスアンプイネーブル信号SAE_Gを生成する。Lレベルのイコライズ信号EQD_Gにより、図4に示すスイッチSW1,SW2がオンし、ライトアンプWAGにデータビット線対DBL,DBLXが接続される。このとき、Lレベルのイコライズ信号EQD_GによりスイッチSW3,SW4がオフするため、グローバルビット線対GBL,GBLXはデータビット線対DBL,DBLXから切り離されている。イコライザEQGは、Lレベルのイコライズ信号EQD_Gに応答して活性化し、グローバルビット線対GBL,GBLXをHレベルにプリチャージする。センスアンプSAGは、Lレベルのセンスアンプイネーブル信号SAE_Gにより非活性化状態にある。ライトアンプWAGは、入力データDIに応じてデータビット線対DBL,DBLXを駆動する。例えば、ライトアンプWAGは、データビット線DBLをHレベルに維持し、データビット線DBLXをLレベルに立ち下げる。データビット線対DBL,DBLXは、グローバル入出力回路21内に形成された配線であり、グローバル入出力回路21から他のブロック22,23に延びるグローバルビット線対GBL,GBLXと比べて短い。従って、このデータビット線対DBL,DBLXの駆動に要する電流は、ライトアンプWAGがグローバルビット線対GBL,GBLXを直接駆動する場合の電流よりも少ない。次いで、図6に示すように、イコライズ信号EQD_Gが立ち上がると、図4に示すスイッチSW1,SW2がオフし、ライトアンプWAGからデータビット線対DBL,DBLXを切り離す。そして、Hレベルのイコライズ信号EQD_Gに応答してスイッチSW3,SW4がオンし、データビット線対DBL,DBLXにグローバルビット線対GBL,GBLXを接続する。すると、グローバルビット線対GBL,GBLXとデータビット線対DBL,DBLXの間で、グローバルビット線対GBL,GBLXとデータビット線対DBL,DBLXの容量比に対応する量の電荷が移動し、グローバルビット線GBLXの電位レベルが低下する。つまり、電荷の移動により、グローバルビット線GBLXのレベルが変化するため、回路における消費電流は発生しない。また、ブロック選択信号BLK0が立ち上がると、ローカル入出力回路22aのスイッチSW01,SW02がオンし、グローバルビット線対GBL,GBLXにローカルビット線対LBL0,LBLX0を接続する。すると、グローバルビット線対GBL,GBLXとローカルビット線対LBL0,LBLX0の間で、グローバルビット線対GBL,GBLXとローカルビット線対LBL0,LBLX0の容量比に応じた電荷が移動し、ローカルビット線LBL0,LBLX0の電位レベルが変化する。次いで、図6に示すように、ブロック選択信号BLK0が立ち下がり、センスアンプイネーブル信号SAE_L0が立ち上がる。すると、Lレベルのブロック選択信号BLK0によりスイッチSW01,SW02がオフし、グローバルビット線対GBL,GBLXからローカルビット線対LBL0,LBLX0を切り離す。そして、Hレベルのセンスアンプイネーブル信号SAE_L0に応答して活性化したセンスアンプSA0は、ローカルビット線対LBL0,LBLX0の微少な電位差を増幅する。その結果、ローカルビット線LBL0の電位はHレベルに維持され、ローカルビット線LBLX0はLレベルとなる。ローカルビット線対LBL0,LBLX0は、グローバルビット線対GBL,GBLXと比べて短いため、ローカルビット線対LBL0,LBLX0の駆動による消費電流は、グローバルビット線対GBL,GBLXをHレベル及びLレベルまで駆動するために必要な消費電流よりも少ない。次いで、コラム選択信号COLが立ち上がると、コラムスイッチCSW0は対応するビット線対BL0,BLX0をローカルビット線対LBL0,LBLX0に接続する。すると、ビット線対BL0,BLX0の電位レベルは、ローカルビット線対LBL0,LBLX0のレベルに応じて変化する。そして、Hレベルのワード線WLにより選択されたメモリセルMCは、ビット線対BL0,BLX0の電位を保持する。次いで、ワード線WLが非活性化される。コラム選択信号COLが立ち下がると、ローカルビット線対LBL0,LBLX0から切り離されたビット線対BL0,BLX0は、図示しないイコライザによって、次の動作のために電源電圧VDDレベルHレベルにプリチャージされる。次いで、センスアンプイネーブル信号SAE_L0が立ち下がると、センスアンプSA0が非活性化する。そして、イコライズ信号EQD_L0が立ち下がると、イコライザEQ0が活性化してローカルビット線対LBL0,LBLX0をHレベルにプリチャージする。また、イコライズ信号EQD_Gが立ち下がると、スイッチSW3,SW4がオフしてグローバルビット線対GBL,GBLXがデータビット線対DBL,DBLXから切り離される。そして、Lレベルのイコライズ信号EQD_Gにより活性化したイコライザEQGは、グローバルビット線対GBL,GBLXをHレベルにプリチャージする。データビット線対DBL,DBLXとグローバルビット線対GBL,GBLXは、ローカルビット線対LBL0,LBLX0を含む相互の配線間の電荷移動により、移動した電荷量に応じてプリチャージレベル高電位側の電源電圧VDDレベルから低下する。この低下した電位は、低電位側の電源電圧VSSレベルLレベルよりも高い。従って、データビット線対DBL,DBLXとグローバルビット線対GBL,GBLXをプリチャージするときに流れる電流量イコライザによる消費電流は、Lレベルの配線をプリチャージするときに流れる電流量よりも少ない。[読み出し動作ReadCycle]図6に示すように、読み出し動作の開始時において、図1に示すグローバル制御回路11は、Lレベルのイコライズ信号EQD_Gと、Lレベルのセンスアンプイネーブル信号SAE_Gを生成する。Lレベルのイコライズ信号EQD_Gにより、図4に示すスイッチSW1,SW2がオンし、ライトアンプWAGにデータビット線対DBL,DBLXが接続される。このとき、Lレベルのイコライズ信号EQD_GによりスイッチSW3,SW4がオフするため、グローバルビット線対GBL,GBLXはデータビット線対DBL,DBLXから切り離されている。イコライザEQGは、Lレベルのイコライズ信号EQD_Gに応答して活性化し、グローバルビット線対GBL,GBLXをHレベルにプリチャージする。センスアンプSAGは、Lレベルのセンスアンプイネーブル信号SAE_Gにより非活性化状態にある。先ず、イコライズ信号EQD_L0が立ち上がると、イコライザEQ0が非活性化する。また、イコライズ信号EQD_Gが立ち上がると、イコライザEQGが非活性化し、スイッチSW3,SW4がオンしてグローバルビット線対GBL,GBLXにデータビット線対DBL,DBLXを接続する。次いで、ワード線WLが活性化されると、そのワード線WLに接続されたメモリセルMCに保持された電位によってビット線対BL0,BLX0の電位が変化する。そして、コラム選択信号COLが立ち上がると、選択されたビット線対BL0,BLX0がローカルビット線対LBL0,LBLX0に接続され、ビット線対BL0,BLX0の電荷がローカルビット線対LBL0,LBLX0に転送される。そして、センスアンプイネーブル信号SAE_L0が立ち上がると、センスアンプSA0が活性化し、ローカルビット線対LBL0,LBLX0の微少な電位差を増幅する。これにより、例えば、ビット線対BL0,BLX0とローカルビット線対LBL0,LBLX0は、HレベルとLレベルとにそれぞれ相補的に遷移する。次いで、ワード線WLが非活性化される。コラム選択信号COLが立ち下がると、ローカルビット線対LBL0,LBLX0から切り離されたビット線対BL0,BLX0は、図示しないイコライザによって、次の動作のために電源電圧VDDレベルHレベルにプリチャージされる。次いで、ブロック選択信号BLK0が立ち上がり、センスアンプイネーブル信号SAE_L0が立ち下がる。従って、スイッチSW01,SW02がオンし、センスアンプSA0が非活性化する。すると、グローバルビット線対GBL,GBLXとローカルビット線対LBL0,LBLX0の間で、ローカルビット線対LBL0,LBLX0とグローバルビット線対GBL,GBLXの容量比に対応する量の電荷が移動し、グローバルビット線対GBL,GBLXの電位レベルが変化する。つまり、電荷の移動により、グローバルビット線GBLXのレベルが変化するため、回路における消費電流は発生しない。また、Hレベルのイコライズ信号EQD_Gにより、スイッチSW1,SW2がオフ、スイッチSW3,SW4オンしている。従って、グローバルビット線対GBL,GBLXとデータビット線対DBL,DBLXの間で、グローバルビット線対GBL,GBLXとデータビット線対DBL,DBLXの容量比に応じた電荷移動が発生し、データビット線対DBL,DBLXの電位が変化する。次いで、イコライズ信号EQD_Gが立ち下がり、センスアンプイネーブル信号SAE_Gが立ち上がる。すると、スイッチSW3,SW4がオフしてデータビット線対DBL,DBLXをグローバルビット線対GBL,GBLXから切り離す。また、スイッチSW1,SW2がオンしてデータビット線対DBL,DBLXをリードアンプRAGに接続する。Lレベルのイコライズ信号EQD_Gにより活性化したイコライザEQGは、グローバルビット線対GBL,GBLXをプリチャージする。Hレベルのセンスアンプイネーブル信号SAE_Gにより活性化したセンスアンプSAGは、データビット線対DBL,DBLXの微少な電位差を増幅する。その結果、データビット線対DBL,DBLXの電位は、HレベルとLレベルとに相補的に遷移する。リードアンプRAGは、データビット線対DBL,DBLXの電位に応じた出力データDOを出力する。データビット線対DBL,DBLXは、グローバルビット線対GBL,GBLXと比べて短いため、データビット線対DBL,DBLXの駆動による消費電流は、グローバルビット線対GBL,GBLXをHレベル及びLレベルまで駆動するために必要な消費電流よりも少ない。以上記述したように、本実施形態によれば、以下の効果を奏する。1グローバル入出力回路21のライトアンプWAG及びリードアンプRAGは一対のスイッチSW1,SW2を介してデータビット線対DBL,DBLXと接続されている。データビット線対DBL,DBLXは、スイッチSW3,SW4を介して、グローバル入出力回路21と各ブロック22,23との間でデータを転送するグローバルビット線対GBL,GBLXとそれぞれ接続されている。ライトアンプWAGは、入力データDIに応じてデータビット線対DBL,DBLXを駆動する。スイッチSW1,SW2をオフし、ライトアンプWAGからデータビット線対DBL,DBLXを切り離す。そして、スイッチSW3,SW4をオンし、データビット線対DBL,DBLXにグローバルビット線対GBL,GBLXを接続する。グローバルビット線対GBL,GBLXとデータビット線対DBL,DBLXの間で、グローバルビット線対GBL,GBLXとデータビット線対DBL,DBLXの容量比に対応する量の電荷が移動し、グローバルビット線GBLまたは反転グローバルビット線GBLXの電位レベルが低下する。つまり、電荷の移動により、グローバルビット線GBLまたは反転グローバルビット線GBLXのレベルが変化するため、回路における消費電流は発生しない。ライトアンプWAGが駆動するデータビット線対DBL,DBLXは、グローバル入出力回路21内に形成された配線であり、グローバル入出力回路21から他のブロック22,23に延びるグローバルビット線対GBL,GBLXと比べて短い。従って、このデータビット線対DBL,DBLXの駆動に要する電流は、ライトアンプWAGがグローバルビット線対GBL,GBLXを直接駆動する場合の電流よりも少ない。この結果、グローバルビット線対GBL,GBLXをライトアンプWAGにより駆動する場合と比べ、消費電流を低減することができる。2ローカルビット線対LBL0,LBLX0の電位は、ビット線BL0,BLX0に接続されたメモリセルMCに保持された電位に応じて変化する。センスアンプSA0は、ローカルビット線対LBL0,LBLX0の微少な電位差を増幅する。そして、ローカルビット線対LBL0,LBLX0とグローバルビット線対GBL,GBLXとの間のスイッチSW01,SW02をオンし、センスアンプSA0を非活性化する。グローバルビット線対GBL,GBLXとローカルビット線対LBL0,LBLX0の間で、ローカルビット線対LBL0,LBLX0とグローバルビット線対GBL,GBLXの容量比に対応する量の電荷が移動し、グローバルビット線対GBL,GBLXの電位レベルが変化する。つまり、電荷の移動により、グローバルビット線GBLまたは反転グローバルビット線GBLXのレベルが変化するため、回路における消費電流は発生しない。従って、センスアンプによりグローバルビット線対GBL,GBLXを直接駆動する場合と比べ、消費電流を低減することができる。3データビット線対DBL,DBLXとグローバルビット線対GBL,GBLXは、ローカルビット線対LBL0,LBLX0を含む相互の配線間の電荷移動により、移動した電荷量に応じてプリチャージレベル高電位側の電源電圧VDDレベルから低下する。この低下した電位は、低電位側の電源電圧VSSレベルLレベルよりも高い。従って、データビット線対DBL,DBLXとグローバルビット線対GBL,GBLXをプリチャージするときに流れる電流量イコライザによる消費電流は、Lレベルの配線をプリチャージするときに流れる電流量よりも少ない。従って、消費電流を低減することができる。4グローバルビット線対GBL,GBLXとデータビット線対DBL,DBLXとの間に接続されたスイッチSW3,SW4は、イコライズ信号EQD_Gが入力される2段のインバータ33,34により生成された信号によりオンオフする。データビット線対DBL,DBLXとライトアンプWAG及びリードアンプRAGの間に接続されたスイッチSW1,SW2は、インバータ33の出力信号によりオンオフする。従って、スイッチSW1,SW2とスイッチSW3,SW4は、イコライズ信号EQD_Gに応じて相補的にオンオフする。このため、各スイッチSW1~SW4を容易に制御することができ、オンオフするタイミングを容易に設定することができる。尚、上記各実施形態は、以下の態様で実施してもよい。ブロックの数を適宜変更してもよい。上記実施形態のセンスアンプSAG,SA0,SA1はクロスカップル接続した2つのインバータ回路により接続されたビット線の電位差を増幅した。これに対し、差動増幅型のセンスアンプを用いても良い。シングルビット線の半導体記憶装置に具体化してもよい。SRAM以外のメモリ、例えば,ダイナミックランダムアクセスメモリDRAM:DynamicRandomAccessMemoryに具体化してもよい。上記各実施形態に関し、以下の付記を開示する。付記1メモリセルを含む複数のブロックと、前記複数のブロックに対して共通に設けられた入出力回路と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線と、前記複数のブロックと前記入出力回路を制御する制御部とを有し、前記入出力回路は、前記メモリセルに対する書き込みデータが入力されるライトアンプと、前記ライトアンプと第1のスイッチを介して接続されるデータビット線と、前記データビット線と前記グローバルビット線との間に接続された第2のスイッチを含み、前記制御部は、前記ライトアンプによって前記データビット線を駆動した後、前記第1のスイッチをオフし、前記第2のスイッチをオンする、ことを特徴とする半導体記憶装置。付記2前記複数のブロックは、前記グローバルビット線と第3のスイッチを介して接続されたローカルビット線と、前記メモリセルが接続されたビット線をコラム選択信号に応じて前記ローカルビット線に接続するコラムスイッチを有し、前記制御部は、前記第3のスイッチを、前記複数のブロックのうちの1つを選択するブロック選択信号に応じてオンオフ制御する、ことを特徴とする付記1記載の半導体記憶装置。付記3前記複数のブロックは、前記ローカルビット線に接続されたセンスアンプを有し、前記制御部は、読み出し動作において、前記第3のスイッチがオフ状態で前記センスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第3のスイッチをオンする、ことを特徴とする付記2記載の半導体記憶装置。付記4前記入出力回路は、前記データビット線に接続されたセンスアンプと、前記第1のスイッチを介して前記データビット線と接続されるリードアンプを有し、前記制御部は、読み出し動作において、前記第2のスイッチをオフし、前記センスアンプを活性化して前記データビット線の電位を増幅し、前記第1のスイッチをオンし、前記リードアンプは前記データビット線の電位に応じたデータを出力する、ことを特徴とする付記1~3のうちの何れか一に記載の半導体記憶装置。付記5前記入出力回路は、前記第2のスイッチをオフするとき、前記グローバルビット線を所定の電位とするイコライザを有する、ことを特徴とする付記1~4のうちの何れか一に記載の半導体記憶装置。付記6前記イコライザは、制御信号に基づいて生成される駆動信号に基づいて前記グローバルビット線を所定の電位とし、前記制御部は、前記第2のスイッチを制御する前記駆動信号を生成し、前記第1のスイッチは前記駆動信号を論理反転した信号に基づいてオンオフする、ことを特徴とする付記5記載の半導体記憶装置。付記7メモリセルを含む複数のブロックに対して共通に設けられた入出力回路のライトアンプは、前記メモリセルに対する書き込みデータに応じて第1のスイッチを介して接続されるデータビット線を駆動し、前記第1のスイッチをオフし、前記データビット線と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線との間に接続された第2のスイッチをオンする、ことを特徴とする半導体記憶装置の制御方法。付記8読み出し動作において、前記メモリセルに記憶されたデータを、前記ビット線を介してローカルビット線に読み出し、前記ローカルビット線と前記グローバルビット線との間に接続された第3のスイッチがオフ状態でセンスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第3のスイッチをオンする、ことを特徴とする付記7記載の半導体記憶装置の制御方法。付記9前記グローバルビット線とローカルビット線との間に接続された第3のスイッチをオフし、前記書き込みデータの対象となるブロックに含まれるセンスアンプは、前記ローカルビット線の電位を増幅し、前記ローカルビット線にコラムスイッチによりビット線を接続し、前記メモリセルは、前記ビット線の電位を保持する、ことを特徴とする付記7又は8記載の半導体記憶装置の制御方法。付記10読み出し動作において、前記第2のスイッチをオフし、前記データビット線に接続されたセンスアンプを活性化して前記データビット線の電位を増幅し、前記第1のスイッチをオンし、前記リードアンプは前記データビット線の電位に応じたデータを出力する、ことを特徴とする付記8記載の半導体記憶装置の制御方法。付記11前記第2のスイッチをオフし、前記グローバルビット線を所定の電位にプリチャージする、ことを特徴とする付記7~10のうちの何れか一に記載の半導体記憶装置の制御方法。"