アナログ信号をデジタル信号に変換するアナログ/デジタルコンバータと、参照電圧と出力電圧の差によって変化する設定制御信号及び当該デジタル信号からパルス幅変調信号を制御する制御信号を生成するパルス幅変調信号制御回路と、前記設定制御信号及び前記制御信号が入力され、前記パルス幅変調信号を生成するパルス幅変調信号生成回路と、を有し、前記制御信号により、前記パルス幅変調信号のデューティ比が制御され、かつ、前記設定制御信号により、前記パルス幅変調信号のデューティ比の更新周期が制御されることを特徴とする電源回路。電圧変換回路と、前記電圧変換回路の出力電圧の一部が入力される制御回路とを有する電源回路であり、前記制御回路は、前記電圧変換回路の出力電圧の一部であるアナログ信号をデジタル信号に変換するアナログ/デジタルコンバータと、参照電圧と前記出力電圧の差によって変化する設定制御信号、及び、前記デジタル信号からパルス幅変調信号を制御する制御信号を生成するパルス幅変調信号制御回路と、前記設定制御信号及び前記制御信号が入力され、前記パルス幅変調信号を生成するパルス幅変調信号生成回路と、を有し、前記制御信号により、前記パルス幅変調信号のデューティ比が制御され、かつ、前記設定制御信号により、前記パルス幅変調信号のデューティ比の更新周期が制御されることを特徴とする電源回路。しかしデジタル制御回路では、クロック信号で動作し不連続のデータが制御されるため、デジタル制御回路の内部動作が遅れることになる。そのためデジタル制御回路においては、入力信号の急激な変化に対して出力信号の誤差が大きくなってしまう。これにより、電源回路の出力電圧にリップルが発生してしまうという問題が生じる。電源回路の出力電圧にリップルが発生してしまうと、電源回路の出力電圧の立ち上がる時間が長くなってしまう。以上を鑑みて、開示される発明の一態様では、電源回路の出力電圧におけるリップルの発生を抑制することを課題の一とする。また開示される発明の一態様では、電源回路の出力電圧におけるリップルの発生を抑制することにより、電源回路の出力電圧が立ち上がる時間を短くすることを課題の一とする。パルス幅変調PulseWidthModulation:PWM信号のデューティ比を設定する信号の更新周期を制御するPWM信号制御回路を設け、電源回路の周波数応答を制御する。電源回路の周波数応答を制御する方法を、より具体的に説明する。開示される発明の一態様においては電源回路に含まれるPWM信号制御回路によって、当該パルス幅変調信号のデューティ比を設定する信号の更新周期を制御する。周波数応答を制御するとは、データを制御する周期を変化させるということである。データを制御する周期が短いと、高い頻度でデータを取得して制御することになる。データを制御する周期が長いと、少ない頻度でデータを取得して制御することになる。周期が短くなるということは周波数が高くなるということであり、周期が長くなるということは周波数が低くなるということである。従って、周期を変化させることは周波数を制御することに等しい。開示される発明の一態様において、出力電圧の変化が大きい時は、周期を短く周波数を高くして、高い頻度でデータを取得するという制御を行う。一方、出力電圧の変化が小さい時は、周期を長く周波数を低くして、少ない頻度でデータを取得するという制御を行う。開示される発明の一態様は、アナログ信号をデジタル信号に変換するアナログ/デジタルコンバータと、参照電圧と出力電圧の差によって変化する設定制御信号、及び当該デジタル信号にからパルス幅変調信号を制御する制御信号を生成するパルス幅変調信号制御回路と、当該設定制御信号及び当該制御信号が入力され、当該パルス幅変調信号を生成するパルス幅変調信号生成回路とを有し、当該制御信号により、当該パルス幅変調信号のデューティ比が制御され、かつ、当該設定制御信号により、当該パルス幅変調信号のデューティ比の更新周期が制御されることを特徴とする電源回路に関する。開示される発明の一態様は、電圧変換回路と、当該電圧変換回路の出力電圧の一部が入力される制御回路とを有する電源回路であり、当該制御回路は、当該電圧変換回路の出力電圧の一部であるアナログ信号をデジタル信号に変換するアナログ/デジタルコンバータと、参照電圧と当該出力電圧の差によって変化する設定制御信号、及び、当該デジタル信号からパルス幅変調信号を制御する制御信号を生成するパルス幅変調信号制御回路と、当該設定制御信号及び当該制御信号が入力され、当該パルス幅変調信号を生成するパルス幅変調信号生成回路とを有し、当該制御信号により、当該パルス幅変調信号のデューティ比が制御され、かつ、当該設定制御信号により、当該パルス幅変調信号のデューティ比の更新周期が制御されることを特徴とする電源回路に関する。開示される発明の一態様により、電源回路の出力電圧におけるリップルの発生を抑制することができる。また開示される発明の一態様により、電源回路の出力電圧が立ち上がる時間を短くすることができる。以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、本発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。図1は電源回路101の構成の一例である。電源回路101は、電圧変換回路102、電圧変換回路102を制御するデジタル制御回路103、電源電圧VINが入力される端子117、及び出力電圧VOUTを出力する端子118を有している。本実施の形態の電圧変換回路102は、トランジスタ111、コイル112、ダイオード113、コンデンサ114、抵抗115、及び抵抗116を有するDC-DCコンバータである。DC-DCコンバータは、直流電圧を別の直流電圧に変換する回路である。DC-DCコンバータの変換方式としては、リニア方式やスイッチング方式が代表的であるが、スイッチング方式のDC-DCコンバータは変換効率に優れる。本実施の形態では、電圧変換回路102として、スイッチング方式、特にチョッパ方式であり、トランジスタ、コイル、ダイオード、及びコンデンサを有するDC-DCコンバータを用いる。デジタル制御回路103は、アナログ/デジタルAnalog/Digital:A/Dコンバータ回路121、デジタルフィルタ回路122、PWM信号生成回路123、PWM信号制御回路124、参照電圧VREFを発生させる参照電圧発生回路125、クロック信号CLKを生成するクロック生成回路126を有している。抵抗115及び抵抗116の抵抗値の比に基づいて、電圧変換回路102の出力電圧VOUTから、出力電圧VOUTの分圧である帰還電圧VFBが生成される。抵抗115及び抵抗116の抵抗値をそれぞれ、抵抗値R1及び抵抗値R2とすると、帰還電圧VFBはR2/R1R2×VOUTと等しい。帰還電圧VFBは、A/Dコンバータ回路121に入力される。また、PWM信号生成回路123の出力信号であるパルス幅変調信号PWMは、トランジスタ111のゲートへ入力される。A/Dコンバータ回路121は、参照電圧発生回路125からの参照電圧VREFを基準として、電圧変換回路102からの帰還電圧VFBをデジタル信号DSETに変換する。デジタルフィルタ回路122は、A/Dコンバータ回路121から出力されたデジタル信号DSETを平滑化する。さらに、デジタル信号DSETを平滑化することによって得られたデジタル信号PDSETは、PWM信号制御回路124に出力される。なお、後述するパルス幅変調信号PWMのデューティ比の更新周期を制御することにより、帰還電圧VFBが平滑化される場合は、デジタルフィルタ回路122を設けなくてもよい。デジタルフィルタ回路122を設けない場合は、A/Dコンバータ回路121から出力されたデジタル信号DSETが、PWM信号制御回路124に出力される。PWM信号制御回路124は、デジタルフィルタ回路122から出力されたデジタル信号PDSETからパルス幅変調信号PWMのデューティ比を制御する制御信号PWMSETを生成し、PWM信号生成回路123に出力する。なお、デジタルフィルタ回路122を設けない場合は、デジタル信号DSETからパルス幅変調信号PWMのデューティ比を制御する制御信号PWMSETを生成する。またPWM信号制御回路124は、設定制御信号SET_CONTを生成し、PWM信号生成回路123に出力する。PWM信号生成回路123において、PWM信号制御回路124から出力された制御信号PWMSETによって、パルス幅変調信号PWMのデューティ比が制御される。またPWM信号生成回路123において、PWM信号制御回路124から出力された設定制御信号SET_CONTによって、パルス幅変調信号PWMのデューティ比を設定する更新周期を制御する。PWM信号生成回路123において、デジタルフィルタ回路122から出力されたデジタル信号PDSETの値が負の値である場合は、パルス幅変調信号PWMのデューティ比を大きくする。PWM信号生成回路123において、デジタルフィルタ回路122から出力されたデジタル信号PDSETの値が正の値である場合は、パルス幅変調信号PWMのデューティ比を小さくする。電源回路101の周波数応答は、パルス幅変調信号PWMの周波数Fp、電圧変換回路102のカットオフ周波数Fe、A/Dコンバータ回路121のサンプリング周波数Fs、デジタルフィルタ回路122のカットオフ周波数Fd、及び、パルス幅変調信号PWMのデューティ比更新の周波数Frによって決定される。本実施の形態の電源回路101では、パルス幅変調信号PWMのデューティ比更新周波数を一番低くすることによって、電圧変換回路102のカットオフ周波数Feに依存せず、デジタル制御回路103内部のパラメータパルス幅変調信号PWMのデューティ比更新の周波数Frで周波数応答を決定する構成とする。なおパルス幅変調信号PWMのデューティ比更新周波数を一番低くする、すなわちパルス幅変調信号PWMの更新周期を一番長くするとは、具体的には、設定制御信号SET_CONT[1:0]=2’b11の周期を一番長くすることと等しい図3A参照。電圧変換回路102のカットオフ周波数Feは、コイル112のインダクタンスLとコンデンサ114の容量Cより数1で表される。パルス幅変調信号PWMの周波数Fpは、デジタル制御回路103の内部クロックCLKの周波数Fc、パルス幅変調信号PWMのデューティ比の制御精度ビット数Nとすると数2で表されるただしNは整数。電圧変換回路102のカットオフ周波数Feを、パルス幅変調信号PWMの周波数Fpよりも低く制御することで、パルス幅変調信号PWMによる電圧変換制御を実現することができる。A/Dコンバータ回路121のサンプリング周波数Fsは、デジタル制御回路103の内部クロック信号CLKの周波数Fcにより数3で表されるただしMは整数。デジタルフィルタ回路122のカットオフ周波数Fdは、A/Dコンバータ回路121のサンプリング周波数Fsよりも低く、パルス幅変調PWMのデューティ比更新の周波数Frよりも高く設定される。電源回路101における各回路の周波数応答を比較すると、数4及び数5で表される。電圧変換回路102のカットオフ周波数Feをパルス幅変調信号PWMのデューティ比更新の周波数Frより十分高くすることで、電源回路101の周波数応答をパルス幅変調信号PWMのデューティ比更新の周波数Frによって決定することができる。すなわち、パルス幅変調信号PWMのデューティ比更新の周波数Frを制御することによって、電源回路101の周波数応答を制御することができる。図2は、PWM信号制御回路124によって生成される設定制御信号SET_CONTの値の設定工程を示すフローチャートである。より具体的には、図2は、参照電圧VREFのデジタル値と帰還電圧VFBのデジタル値の差DDは図1のデジタル信号DSETあるいはPDSETに相当すると任意の電圧aのデジタル値との関係により、設定制御信号SET_CONT[1:0]をどのように変化させるかを示すフローチャートである。まず、設定制御信号SET_CONT[1]及び設定制御信号SET_CONT[0]をそれぞれ、初期値0及び0に設定するSET_CONT[1:0]=2’b00と表すS201。なおSET_CONT[1:0]は、SET_CONT[1]及びSET_CONT[0]という意味である。また2’b00の2’は信号の数2つ、bはbitビット2進法、00は設定制御信号SET_CONT[1:0]それぞれの値を示している。すなわち、SET_CONT[1:0]=2’b00とは、設定制御信号SET_CONT[1]及び設定制御信号SET_CONT[0]という2つの信号が、2進法で表現されており、それぞれの信号の値が0及び0であることを示している。次に、パルス幅変調信号PWMのデューティ比更新周期まで、その状態を保持する。更新周期が来たら、パルス幅変調信号PWMのデューティ比設定値を制御信号PWMSETによって更新するS202。次に、参照電圧VREFのデジタル値と帰還電圧VFBのデジタル値の差Dを検出する。さらにDと任意の電圧aのデジタル値を比較し、Dがa以上D≧a又はDが-a以下D≦-aの場合S203は、設定制御信号SET_CONT[1:0]を2’b01に設定するSET_CONT[1:0]=2’b01S211。Dが0より大きくaより小さいa>D>0場合、又は、Dが0より小さく-aより大きい-a<D<0場合S204は、設定制御信号SET_CONT[1:0]を2’b10に設定するSET_CONT[1:0]=2’b10S212。Dがゼロである、つまり参照電圧VREFのデジタル値と帰還電圧VFBのデジタル値に差がないD=0場合S205は、設定制御信号SET_CONT[1:0]を2’b11に設定するSET_CONT[1:0]=2’b11S213。その後、次のパルス幅変調信号PWMのデューティ比更新周期まで状態を保持する。次のパルス幅変調PWMのデューティ比更新周期が来たら、PWM信号のデューティ比設定値を更新するS202。設定制御信号SET_CONTの値が大きいほど、更新周期は遅くなる。図3A及び図3Bにそれぞれ、更新周期を変化させた場合と変化させない場合の帰還電圧VFBの立ち上がり時間を比較したグラフを示す。図3A及び図3Bにおいて、横軸は時間であり、縦軸は帰還電圧VFBの電圧値である。図3Aは、図2のフローチャートに従って、設定制御信号SET_CONT[1:0]によって更新周期を変化させている。一方、図3Bにおいては、SET_CONT[1:0]に関係なく、更新周期は変化せず一定である。図2に示すように、参照電圧VREFのデジタル値と帰還電圧VFBのデジタル値の差Dと任意の電圧aのデジタル値の関係によって、設定制御信号SET_CONT[1:0]は変化する。設定制御信号SET_CONT[1:0]の変化は、図3Aに示される通りである。図3Aでは、設定制御信号SET_CONT[1:0]が2’b00の場合の更新周期をPa00、設定制御信号SET_CONT[1:0]が2’b01の場合の更新周期をPa01、設定制御信号SET_CONT[1:0]が2’b10の場合の更新周期をPa10、設定制御信号SET_CONT[1:0]が2’b11の場合の更新周期をPa11とする。更新周期Pa00、更新周期をPa01、更新周期Pa10、更新周期Pa11は、それぞれ違う値となる。図3Aに示されるように、設定制御信号SET_CONT[1:0]の周期が変化する場合、帰還電圧VFBが参照電圧VREFに近づくにつれ、更新周期が長くなるように制御する。そのため、帰還電圧VFBが徐々に参照電圧VREFに等しくなるため、リップルが発生しない。上述したように、帰還電圧VFBは、出力電圧VOUTを抵抗115及び抵抗116の抵抗値の比に基づいて分圧された電圧である。よって、帰還電圧VFBにリップルが発生しないということは、出力電圧VOUTにもリップルは発生しない。図3Bは、設定制御信号SET_CONTに関係なく更新周期を一定に設定した場合である。図3Bに示されるように、設定制御信号SET_CONT[1:0]に関係なく、更新周期が変化しない場合は、参照電圧VREFと、帰還電圧VFBの差を考慮して更新周期を変化させないため、リップルが発生する。図3A及び図3Bを比較すると、図3Aに示す帰還電圧VFBの立ち上がり時間Taは、図3Bに示す帰還電圧VFBの立ち上がり時間Tbよりも短い。上述したように、帰還電圧VFBは、出力電圧VOUTを抵抗115及び抵抗116の抵抗値の比に基づいて分圧された電圧である。よって、帰還電圧VFBの立ち上がり時間が短くなるということは、出力電圧VOUTの立ち上がり時間も短くなる。以上本実施の形態により、電源回路の出力電圧におけるリップルの発生を抑制することができる。また本実施の形態により、電源回路の出力電圧が立ち上がる時間を短くすることができる。