D級増幅器と、所定個数のモニタ対象パルスをカウントしたときに出力端子からカウント終了信号を出力するカウンタとを具備し、前記D級増幅器の出力信号に現われるパルスを前記モニタ対象パルスとして前記カウンタにカウントさせるようにしたことを特徴とする半導体集積回路。前記D級増幅器の出力信号を含む複数種類の信号の中から1つを選択して前記カウンタに供給する選択手段を具備することを特徴とする請求項1に記載の半導体集積回路。前記カウンタに前記D級増幅器の出力信号に現われるモニタ対象パルスのカウントを開始させ、前記カウンタに前記モニタ対象パルスのカウントを開始させて所定時間が経過した後の所定期間内に前記カウント終了信号が出力されるか否かにより前記D級増幅器の出力信号に現われる前記モニタ対象パルスの周波数が適正か否かを判定することを特徴とする請求項1に記載の半導体集積回路の試験方法。ところで、D級増幅器を搭載した半導体集積回路の選別試験では、D級増幅器が適正な範囲内の周波数を持ったパルスを出力するか否かの判定を行う必要がある。従来技術の下では、半導体試験装置に装備された周波数測定器により、D級増幅器が出力するパルスの周波数測定を行っていた。しかし、一般に半導体試験装置に装備された周波数測定器は、測定開始から測定結果が得られるまでの所要時間が長く、このため、半導体集積回路の1個当たりの選別試験の所要時間が長くなるという問題があった。ここで、周波数測定器を利用しないでD級増幅器から適正な出力パルスが出力されているか否かを判定する方法としては、半導体試験装置により機能試験FunctionTestを実施し、その結果を解析する方法がある。具体的には、D級増幅器の出力信号の期待値が例えば常にLレベルであるテストパターンを用いてD級増幅器の機能試験を実施し、D級増幅器の出力信号が期待値に反するパターン数すなわち、D級増幅器の出力信号がHレベルになっている期間に基づき、D級増幅器が適切なパルスを出力しているか否かを判定するのである。この方法によれば、半導体試験装置の周波数測定器を使わないで済む。しかし、D級増幅器の出力信号が期待値に反するパターン数の集計を行い、その結果に基づいてD級増幅器が適切なパルスを出力しているか否かを判定するための演算を行う必要があり、この演算の所要時間分だけ半導体集積回路の選別試験の所要時間が長くなるという問題が発生する。また、この方法では、D級増幅器が出力するパルスのパルス幅やデューティ比の測定をすることができるが、周波数を測定することができないという問題があった。この発明は以上のような事情に鑑みてなされたものであり、半導体試験装置を利用して、短い所要時間でD級増幅器の出力パルスの周波数に関する判定を行うことが可能な半導体集積回路およびその試験方法を提供することを目的としている。この発明は、D級増幅器と、所定個数のモニタ対象パルスをカウントしたときに出力端子からカウント終了信号を出力するカウンタとを具備し、前記D級増幅器の出力信号に現われるパルスを前記モニタ対象パルスとして前記カウンタにカウントさせるようにしたことを特徴とする半導体集積回路を提供する。この発明では、次のようにしてD級増幅器の試験を行うことができる。すなわち、前記カウンタに前記D級増幅器の出力信号に現われるモニタ対象パルスのカウントを開始させ、前記カウンタに前記モニタ対象パルスのカウントを開始させて所定時間が経過した後の所定期間内に前記カウント終了信号が出力されるか否かにより前記D級増幅器の出力信号に現われる前記モニタ対象パルスの周波数が適正か否かを判定するのである。このような試験は、半導体試験装置を利用して、短い所要時間で実行することが可能である。なお、半導体集積回路において発生する信号の周波数測定を行う技術を開示した文献として特許文献1がある。この特許文献1に開示の半導体集積回路は、PLLPhaseLockedLoop;位相同期ループを内蔵するとともに、このPLLが出力するマスタクロックMCKの周波数を求めるために、マスタクロックMCKのカウントを行うカウンタを内蔵している。しかしながら、この特許文献1では、カウンタに一定期間だけマスタクロックMCKの個数をカウントさせ、その一定期間経過後のカウンタのカウント値に基づき、マスタクロックMCKの周波数を算出する。この特許文献1に開示の技術は、カウンタのカウント値を半導体集積回路の外部に読み出して、カウント値を用いた演算によりマスタクロックMCKの周波数を求める必要があるため、演算の所要時間が嵩む問題がある。これに対し、本発明においてカウンタは、D級増幅器から出力される所定個数のモニタ対象パルスをカウントしたときに出力端子からカウント終了信号を出力するので、このカウント終了信号の出力タイミングが適正範囲内であるか否かを半導体試験装置に判定させればよい。このように、本発明によれば、特許文献1のものと異なり、半導体試験装置を利用して、短い所要時間でD級増幅器の出力パルスの周波数に関する判定を行うことができる。以下、図面を参照し、この発明の一実施形態について説明する。図1はこの発明の一実施形態であるD級増幅器100を搭載した半導体集積回路1の構成を示す回路図である。図1において、端子101~108は、具体的には半導体集積回路1に設けられたボンディングパッドである。この半導体集積回路1において、D級増幅器100は、入力端子101および102から互いに逆相関係にある2相のアナログ入力信号INPおよびINMを受け取り、このアナログ信号によりパルス幅変調されたパルス列である2相のデジタル出力信号OUTPおよびOUTMを出力端子103および104から各々出力する回路である。このD級増幅器100は、誤差積分器110と、パルス幅変調器120と、三角波発生器130と、入力抵抗R1およびR2と、帰還抵抗R3およびR4とを有する。誤差積分器110は、入力抵抗R1およびR2を介して入力される2相のアナログ入力信号INPおよびINMと帰還抵抗R3およびR4を介して帰還される2相のデジタル出力信号OUTPおよびOUTPとの誤差を積分し、積分結果を示す2相の積分値信号DPおよびDMを出力する回路である。三角波発生器130は一定周波数の周期的な三角波信号TRをパルス幅変調器120に出力する回路である。パルス幅変調器120は、積分値信号DPおよびDMと三角波信号TRとを比較することにより、パルス幅変調されたパルス列であるデジタル出力信号OUTPおよびOUTMを出力する回路である。さらに詳述すると、パルス幅変調器120は、図2に示すように、DP>DMである期間は、DP-DMに比例したパルス幅を持ったパルスの列をデジタル出力信号OUTPとして出力するとともにLレベルのデジタル出力信号OUTMを出力し、DM>DPである期間は、DM-DPに比例したパルス幅を持ったパルスの列をデジタル出力信号OUTMとして出力するとともにLレベルのデジタル出力信号OUTPを出力する。半導体集積回路1は、以上説明したD級増幅器100に加えて、セレクタ140およびカウンタ150を有している。ここで、セレクタ140は、入力端子105および106を介して与えられる選択信号S0およびS1に従い、出力デジタル信号OUTP、OUTM、1または複数の他のモニタ対象パルスの中から1つをモニタ対象パルスとして選択し、カウンタ150のクロック入力端子に供給する回路である。カウンタ150のリセット入力端子Rには、入力端子107を介してリセット信号RSTが与えられる。カウンタ150は、リセット信号RSTの解除この例ではHレベルからLレベルへの変化後、クロック入力端子に入力されるモニタ対象パルスをカウントし、所定個数例えばN個とするのモニタ対象パルスをカウントしたとき、カウント終了信号COをLレベルからHレベルに立ち上げる。このカウント終了信号COは出力端子108を介して出力される。図3は本実施形態におけるD級増幅器100の試験方法を示す図である。この試験方法では、次のように半導体試験装置を動作させ、D級増幅器100の出力信号OUTPまたはOUTMの周波数が適正範囲内か否かの判定を行う。1まず、半導体試験装置から入力端子107に対し、リセット信号RSTとしてHレベルの信号を与えるとともに、例えばINP>INMである入力信号INPおよびINMを入力端子101および102に与え、パルス列である信号OUTPをD級増幅器100に出力させる。また、信号OUTPを選択させる選択信号S0およびS1を半導体試験装置から入力端子105および106に与える。2その後、半導体試験装置から入力端子107に与えるリセット信号RSTをHレベルからLレベルに立ち下げる。3このリセット信号RSTの立ち下がりタイミング以後、次のようにカウント終了信号COの期待値を発生し、カウント終了信号COと期待値の比較を行う。3-1リセット信号RSTの立ち下がりタイミングから時間T1が経過するまでの期間は、カウント終了信号COの期待値をLレベルとし、この期待値と出力端子108から出力されるカウント終了信号COとの比較を行う。ここで、時間T1は、信号OUTPの周波数の適正範囲がfmin~fmaxfmin<fmaxである場合、T1=N/fmaxにより与えられる。3-2リセット信号RSTの立ち下がり後、時間T1が経過したタイミングから時間T2が経過したタイミングまでの期間は、信号OUTPの期待値をDon’tcare不定とし、信号OUTPについての判定を行わない。ここで、時間T2は、T2=N/fminにより与えられる。3-3リセット信号RSTの立ち下がりタイミングから時間T2が経過したタイミングよりも後の期間は、カウント終了信号COの期待値をHレベルとし、この期待値と出力端子108から出力されるカウント終了信号COとの比較を行う。以上のような試験を行った場合において、信号OUTPの周波数が適正範囲の上限値fmaxよりも高いと、カウント終了信号COは、リセット信号RSTの立ち下がりタイミングから時間T1が経過する前に立ち上がる。この結果、上記3-1の過程において不良判定となる。また、信号OUTPの周波数が適正範囲の下限値fminよりも低いと、カウント終了信号COは、リセット信号RSTの立ち下がりタイミングから時間T2が経過した後に立ち上がる。この結果、上記3-3の過程において不良判定となる。そして、信号OUTPの周波数が適正範囲内にある場合には、リセット信号RSTの立ち下がり後、時間T1が経過したタイミングから時間T2が経過したタイミングまでの期間内にカウント終了信号COが立ち上がる。上述のように、この期間は、カウント終了信号COについての判定を行わないので、この期間内であれば、如何なるタイミングにおいてカウント終了信号COが立ち上がっても不良判定とならない。以上のように、本実施形態によれば、半導体試験装置を利用して、短い所要時間でD級増幅器100の出力パルスの周波数に関する判定を行うことができる。以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。1パルス幅変調器120においてデジタル出力信号OUTPおよびOUTMを各々出力する回路を3ステートバッファにより構成してもよい。この場合、出力信号OUTPおよびOUTMを各々出力する3ステートバッファの出力インピーダンスをハイインピーダンスとし、出力端子103または104からパルスを入力し、セレクタ140を介してカウンタ150に供給することが可能になるので、カウンタ150自体が正常動作しているか否かの試験が容易になる。2カウンタ150として、リセット信号RSTの解除後、カウント終了信号COを立ち上げるためにカウントすべきモニタ対象パルスの所要個数Nを任意に設定可能な構成のものを用いてもよい。ここで、Nを大きくすると、上述した時間T1およびT2を長くすることができ、モニタ対象パルスの周波数の測定の分解能が高くなる。従って、この態様によれば、Nを任意に設定することにより、周波数測定の分解能を制御することができる。3上記実施形態では、外部から端子105および106を介して選択信号S0およびS1をセレクタ140に与えて、カウンタ150の動作を制御したが、例えば外部からビット、データおよびフレームからなる3線インタフェースを介して半導体集積回路1内の制御手段図示略にテストモードを指定するコマンドを送り、指定されたテストモードでのD級増幅器100の試験を行わせるようにしてもよい。具体例を示すと次の通りである。まず、テストモードAが指定された場合、半導体集積回路1内の制御手段は、セレクタ140にデジタル出力信号OUTPを選択させ、カウンタ150にこのデジタル出力信号OUTPに現われるパルスのカウントを行わせることによりカウント終了信号COを出力させる。また、テストモードBが指定された場合、制御手段は、セレクタ140にデジタル出力信号OUTMを選択させ、カウンタ150にこのデジタル出力信号OUTMに現われるパルスのカウントを行わせることによりカウント終了信号COを出力させる。また、テストモードCが指定された場合、制御手段は、セレクタ140に他のモニタ対象パルスを選択させ、カウンタ150にこの他のモニタ対象パルスのカウントを行わせることによりカウント終了信号COを出力させる。そして、それ以外のテストモードが指定された場合、制御手段は、カウンタ150をリセットするのである。この態様においても、上記実施形態と同様な効果が得られる。