ベースクロック周期の中に細分化するディレイ手段を1個以上備えることを特徴とする周期計測方式による周波数計測装置。1個のベースクロック発生手段から駆動される2系統の周波数計測装置において請求項1の手段を講じたことを特徴とする周波数位相差比較装置。通常、周波数を計測する目的で計測応答性を良くするためにその逆数である周期から計測する技術が知られている。このためには、計測対象となる信号より、充分に高い周波数のベースクロックとカウンタを用意して、計測対象となる信号のエッジを捉え、エッジとエッジの間にベースクロックが何個含まれるのかをカウンタで計数することで、周期を計測する。したがって、周期及び/又は周波数の計測分解能は、ベースクロックの周波数に依存する。一般的に、分解能を向上させるには、ベースクロックの周波数を高くする必要がある。しかし、ベースクロックの周波数が高くなると、その高い周波数を取り扱うことのできる半導体デバイスは高価なものになり、また基板設計も難しくなるほか、おのずとその周波数の取扱いに技術的限界が存在する。本発明はかかる課題を解決し、デジタル回路に供給するベースクロックの周波数を高くせずとも、必要な周期計測のための分解能を得ることができる高分解能の周波数計測装置及び周波数位相差比較装置を提供することを目的とする。上記課題を解決するために、本発明の周波数計測装置は、ベースクロック周期の中に細分化するディレイ手段を1個以上備えることを特徴とする。ベースクロックのトリガ時点から要求される分解能にほぼ等しいディレイを有するディレイ手段に次いで、その整数N倍のディレイ手段をN個備えた多段ディレイを用いることにより、入力信号到来時点を夫々のディレイ手段から得られるタイミングでカウンタの値をレジスタで取得し、各々のレジスタの値を比較することで、入力信号のエッジがベースクロックの1クロックの間のどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタによって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。本発明により、デジタル回路に供給するベースクロックの周波数を高くせずとも、必要な周期計測のための分解能を得ることができる高分解能の周波数計測装置及び周波数位相差比較装置を提供できる。図1は本実施形態に係る周期周波数計測装置のブロック図である。周期周波数計測装置101は、マイコン或はASIC等で構成されるデジタル機器である。この周期周波数計測装置101は、計測対象である、外部の矩形波信号源102から出力される矩形波信号を入力されると、矩形波信号の周期を計測し、周期から周波数を算出して、周期及び/又は周波数を表示部103に表示すると共に、外部出力端子104を通じて外部の様々な機器に対して計測結果である周期情報及び/又は周波数情報を出力する。外部の矩形波信号源102が発生する矩形波信号は、それぞれ周期カウンタ105と時間幅計測部106に入力される。周期カウンタ105は、ベースクロック発振器107から出力されるベースクロックを用いて、入力される矩形波信号の周期を計測して、計数値を出力する。この周期カウンタ105は、矩形波信号の周期を計測するために必要な桁数の数を計数可能である。例えば、ベースクロックが20nsec50MHzの場合、100kHz以上の周波数の矩形波信号の周期を計測するためには、周期カウンタ105は最低でも以下の式1より、500以上を計数できる必要がある。50MHz÷100KHz=5001本実施形態の周期周波数計測装置101の場合、周期カウンタ105は規定状態として32ビット幅のカウンタである。したがって、ベースクロックが50MHzの場合、約0.01Hzまで計測が可能である。時間幅計測部106は、ベースクロックの周期以上の分解能を以て、ベースクロックに対する矩形波信号のずれに相当する時間情報を出力する。演算部108は、周期カウンタ105が出力する計数値と、時間幅計測部106が出力する時間情報を演算して、矩形波信号の立ち上がりの相対時間を算出して、周期を算出すると共に、数値1を周期で除算して、周波数を算出する。演算部108の演算結果である周期情報及び周波数情報は、LCD等の表示部103に表示されると共に、外部出力端子104を通じて外部の機器に供給される。なお、図1では図示を省略しているが、演算部108を制御する制御部と、キーボード等の操作部が別途設けられ、表示部103及び外部出力端子104に出力される情報を選択することができる。本実施形態の周期周波数計測装置101は、ベースクロックの周期以上の分解能を得るために、時間幅計測部106を新たに設けている。これより、この時間幅計測部106の詳細を順を追って説明する。図2は、時間幅計測部106のブロック図である。矩形波信号は多段ディレイ201に供給される。多段ディレイ201はディレイ素子202が複数直列接続されている。各々のディレイ素子202は等しい遅延時間を実現する。また、多段ディレイ201内のディレイ素子202の遅延時間は、ディレイ素子202の数に1を加えた数で逓倍すると、ベースクロックの周期と一致するように設計されている。図2では、第一のディレイ素子202a、第二のディレイ素子202b及び第三のディレイ素子202cと、三つのディレイ素子が多段ディレイ201に収められており、各々のディレイ素子202はベースクロックの周期の1/4の時間だけ遅延する構成となっている。一方、ベースクロックはカウンタ203に供給される。カウンタ203はベースクロックを計数して所定のビット数の数値を出力する。カウンタ203の出力データは、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207にそれぞれ供給される。第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207にはデータ記憶指令端子以下Cp端子と略が設けられており、これらレジスタはCp端子に入力される信号のアップエッジで、データを記憶する。第一レジスタ204のCp端子には、矩形波信号が直接供給される。次に、第二レジスタ205のCp端子には、多段ディレイ201の第一のディレイ素子202aの出力信号が供給される。同様に、第三レジスタ206のCp端子には、多段ディレイ201の第二のディレイ素子202bの出力信号が供給される。同様に、第四レジスタ207のCp端子には、多段ディレイ201の第三のディレイ素子202cの出力信号が供給される。これら第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207は、各々のCp端子に入力される信号のタイミングで、カウンタ203の値を保持する。第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207は、それぞれ判定部208に接続される。判定部208は、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207の値を比較して、その結果に応じた時間情報を出力する。図3は、判定部208のブロック図である。第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207の出力データは、それぞれ第一判定ユニット301、第二判定ユニット302、第三判定ユニット303及び第四判定ユニット304に供給される。第一判定ユニット301は、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207の出力データが全て同じ値であるときに、論理の真を示す信号を出力する。第二判定ユニット302は、第一レジスタ204、第二レジスタ205及び第三レジスタ206の出力データが同じで、第四レジスタ207の出力データが他のレジスタの値と異なる値であるときに、論理の真を示す信号を出力する。第三判定ユニット303は、第一レジスタ204及び第二レジスタ205の出力データが同じで、第三レジスタ206及び第四レジスタ207の出力データが同じで、第二レジスタ205と第三レジスタ206の値が異なる値であるときに、論理の真を示す信号を出力する。第四判定ユニット304は、第二レジスタ205、第三レジスタ206及び第四レジスタ207の出力データが同じで、第一レジスタ204の値が他のレジスタの値と異なる値であるときに、論理の真を示す信号を出力する。第一判定ユニット301、第二判定ユニット302、第三判定ユニット303及び第四判定ユニット304の出力信号は、時間幅データ出力部305に供給される。時間幅データ出力部305は周知のROMを有し、入力された信号に応じたデータを出力する。図4a、b、c及びdは、第一判定ユニット301、第二判定ユニット302、第三判定ユニット303及び第四判定ユニット304の回路図である。図4aは第一判定ユニット301の回路図である。第一判定ユニット301は、三つの一致判定回路401a、401b及び401cと、ANDゲート402aよりなる。一致判定回路は、二つの入力データが一致しているときに論理の真を出力する。一致判定回路401aには、第一レジスタ204及び第二レジスタ205の出力データが供給される。一致判定回路401bには、第二レジスタ205及び第三レジスタ206の出力データが供給される。一致判定回路401cには、第三レジスタ206及び第四レジスタ207の出力データが供給される。したがって、第一レジスタ204及び第二レジスタ205の出力データが一致し、且つ第二レジスタ205及び第三レジスタ206の出力データが一致し、且つ第三レジスタ206及び第四レジスタ207の出力データが一致している時に、ANDゲート402aは論理の真を出力する。図4bは第二判定ユニット302の回路図である。第二判定ユニット302は、二つの一致判定回路401d及び401eと、一つの不一致判定回路403aと、ANDゲート402bよりなる。一致判定回路401dには、第一レジスタ204及び第二レジスタ205の出力データが供給される。一致判定回路401eには、第二レジスタ205及び第三レジスタ206の出力データが供給される。不一致判定回路は、二つの入力データが一致していないときに論理の真を出力する。不一致判定回路403aには、第三レジスタ206及び第四レジスタ207の出力データが供給される。したがって、第一レジスタ204及び第二レジスタ205の出力データが一致し、且つ第二レジスタ205及び第三レジスタ206の出力データが一致し、且つ第三レジスタ206及び第四レジスタ207の出力データが一致していない時に、ANDゲート402bは論理の真を出力する。図4cは第三判定ユニット303の回路図である。第三判定ユニット303は、二つの一致判定回路401f及び401gと、一つの不一致判定回路403bと、ANDゲート402cよりなる。一致判定回路401fには、第一レジスタ204及び第二レジスタ205の出力データが供給される。不一致判定回路403bには、第二レジスタ205及び第三レジスタ206の出力データが供給される。一致判定回路401gには、第三レジスタ206及び第四レジスタ207の出力データが供給される。したがって、第一レジスタ204及び第二レジスタ205の出力データが一致し、且つ第二レジスタ205及び第三レジスタ206の出力データが一致しておらず、且つ第三レジスタ206及び第四レジスタ207の出力データが一致している時に、ANDゲート402cは論理の真を出力する。図4dは第四判定ユニット304の回路図である。第二判定ユニット302は、二つの一致判定回路401h及び401iと、一つの不一致判定回路403cと、ANDゲート402dよりなる。不一致判定回路403cには、第一レジスタ204及び第二レジスタ205の出力データが供給される。一致判定回路401hには、第二レジスタ205及び第三レジスタ206の出力データが供給される。一致判定回路401iには、第三レジスタ206及び第四レジスタ207の出力データが供給される。したがって、第一レジスタ204及び第二レジスタ205の出力データが一致しておらず、且つ第二レジスタ205及び第三レジスタ206の出力データが一致し、且つ第三レジスタ206及び第四レジスタ207の出力データが一致している時に、ANDゲート402dは論理の真を出力する。図5a及びbは、一致判定回路401及び不一致判定回路403の回路図である。なお、図4a、b、c及びdの一致判定回路401a、401b、401c、401d、401e、401f、401g、401h及び401iを総称して、一致判定回路401として定義する。同様に、不一致判定回路403a、403b及び403cを総称して、不一致判定回路403として定義する。図5aは一致判定回路401の回路図である。図4a、b、c及びdに示される一致判定回路401は、二つの同じビット数のデータ列の一致を判定する。図5aに示す一致判定回路401は、この一致判定回路401がどのように二つのデータ列の一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。一致判定回路401は、二つの入力データの、夫々のビット毎にエクスクルーシブNORゲート501を接続し、各々のエクスクルーシブNORゲート501の出力をANDゲート502で受ける構成である。エクスクルーシブNORゲート501は、二つの入力信号が同一論理のときに論理の真を出力する。したがって、二つのデータの全てのビットが一致していれば、ANDゲート502は論理の真を出力する。図5bは不一致判定回路403の回路図である。図4a、b、c及びdに示される不一致判定回路403は、二つの同じビット数のデータ列の不一致を判定する。図5bに示す不一致判定回路403は、この不一致判定回路403がどのように二つのデータ列の不一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。不一致判定回路403は、二つの入力データの、夫々のビット毎にエクスクルーシブORゲート503を接続し、各々のエクスクルーシブORゲート503の出力をORゲート504で受ける構成である。エクスクルーシブORゲート503は、二つの入力信号の論理が異なるときに論理の真を出力する。したがって、二つのデータのいずれか一つ以上のビットが一致していなければ、ORゲート504は論理の真を出力する。図6a及びb、図7c及びdは、時間幅計測部106の動作を説明するタイムチャートである。図6及び図7では、ベースクロックの周期が20nsec50MHzであり、ディレイ素子202の遅延時間は5nsec200MHzであるとする。図6aは、矩形波信号のアップエッジがベースクロックのアップエッジから5nsecの範囲内にあるときの、カウンタ203の値と、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207のCp端子に入力されるパルスの波形を示すタイムチャートである。今、カウンタ203はベースクロックを計数し、時点t621の時点でカウンタ203の値はnであり、時点t622の時点でカウンタ203の値はn1であるとするP601。以上のような状態において、時点t623の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ204のCp端子に入力されるP602。時点t623のカウンタ203の値はnである。次に、ディレイ素子202によって5nsec遅延された矩形波信号のアップエッジは、時点t624の時点で第二レジスタ205のCp端子に入力されるP603。時点t624のカウンタ203の値はnである。同様に、ディレイ素子202によって更に5nsec遅延された矩形波信号のアップエッジは、時点t625の時点で第三レジスタ206のCp端子に入力されるP604。時点t625のカウンタ203の値はnである。同様に、ディレイ素子202によって更に5nsec遅延された矩形波信号のアップエッジは、時点t626の時点で第四レジスタ207のCp端子に入力されるP605。時点t626のカウンタ203の値はnである。すなわち、時点t623、t624、t625及びt626の全ての時点において、カウンタ203の値はnであるので、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207には全てnが記憶される。このように、全てのレジスタが等しい値を示す状態を判定部208が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から5nsec以内の範囲に存在することが明らかになる。この、全てのレジスタが等しい値を示す状態を判定するために、第一判定ユニット301は三つの一致判定回路401a、401b及び401cとANDゲート402aを用いてこれを実現している。図6bは、矩形波信号のアップエッジがベースクロックのアップエッジから5nsec以降10nsec以内の範囲内にあるときの、カウンタ203の値と、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207のCp端子に入力されるパルスの波形を示すタイムチャートである。今、カウンタ203はベースクロックを計数し、時点t621の時点でカウンタ203の値はnであり、時点t622の時点でカウンタ203の値はn1であるとするP606。以上のような状態において、時点t633の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ204のCp端子に入力されるP607。時点t633のカウンタ203の値はnである。次に、ディレイ素子202によって5nsec遅延された矩形波信号のアップエッジは、時点t634の時点で第二レジスタ205のCp端子に入力されるP608。時点t634のカウンタ203の値はnである。同様に、ディレイ素子202によって更に5nsec遅延された矩形波信号のアップエッジは、時点t635の時点で第三レジスタ206のCp端子に入力されるP609。時点t635のカウンタ203の値はnである。同様に、ディレイ素子202によって更に5nsec遅延された矩形波信号のアップエッジは、時点t636の時点で第四レジスタ207のCp端子に入力されるP610。時点t636のカウンタ203の値はn1である。すなわち、時点t633、t634及びt635の全ての時点において、カウンタ203の値はnである一方、時点t636のカウンタ203の値はn1である。このため、第一レジスタ204、第二レジスタ205及び第三レジスタ206にはnが記憶され、第四レジスタ207にはn1が記憶される。このように、第四レジスタ207のみ他のレジスタと異なる値を示す状態を判定部208が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から5~10nsec以内の範囲に存在することが明らかになる。この、第四レジスタ207のみ異なる値を示す状態を判定するために、第二判定ユニット302は二つの一致判定回路401d及び401eと一つの不一致判定回路403aとANDゲート402bを用いてこれを実現している。図7cは、矩形波信号のアップエッジがベースクロックのアップエッジから10nsec以降15nsec以内の範囲内にあるときの、カウンタ203の値と、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207のCp端子に入力されるパルスの波形を示すタイムチャートである。今、カウンタ203はベースクロックを計数し、時点t621の時点でカウンタ203の値はnであり、時点t622の時点でカウンタ203の値はn1であるとするP701。以上のような状態において、時点t723の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ204のCp端子に入力されるP702。時点t723のカウンタ203の値はnである。次に、ディレイ素子202によって5nsec遅延された矩形波信号のアップエッジは、時点t724の時点で第二レジスタ205のCp端子に入力されるP703。時点t724のカウンタ203の値はnである。同様に、ディレイ素子202によって更に5nsec遅延された矩形波信号のアップエッジは、時点t725の時点で第三レジスタ206のCp端子に入力されるP704。時点t725のカウンタ203の値はn1である。同様に、ディレイ素子202によって更に5nsec遅延された矩形波信号のアップエッジは、時点t726の時点で第四レジスタ207のCp端子に入力されるP705。時点t726のカウンタ203の値はn1である。すなわち、時点t723及びt724の時点において、カウンタ203の値はnである一方、時点t725及びt726のカウンタ203の値はn1である。このため、第一レジスタ204及び第二レジスタ205にはnが記憶され、第三レジスタ206及び第四レジスタ207にはn1が記憶される。このように、第一レジスタ204及び第二レジスタ205が等しく、第三レジスタ206及び第四レジスタ207が等しく、且つ第二レジスタ205と第三レジスタ206が異なる値を示す状態を判定部208が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から10~15nsec以内の範囲に存在することが明らかになる。この、第一レジスタ204及び第二レジスタ205が等しく、第三レジスタ206及び第四レジスタ207が等しく、且つ第二レジスタ205と第三レジスタ206が異なる値を示す状態を判定するために、第二判定ユニット302は二つの一致判定回路401f及び401gと一つの不一致判定回路403bとANDゲート402cを用いてこれを実現している。図7dは、矩形波信号のアップエッジがベースクロックのアップエッジから15nsec以降20nsec以内の範囲内にあるときの、カウンタ203の値と、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207のCp端子に入力されるパルスの波形を示すタイムチャートである。今、カウンタ203はベースクロックを計数し、時点t731の時点でカウンタ203の値はnであり、時点t732の時点でカウンタ203の値はn1であるとするP706。以上のような状態において、時点t733の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ204のCp端子に入力されるP707。時点t733のカウンタ203の値はnである。次に、ディレイ素子202によって5nsec遅延された矩形波信号のアップエッジは、時点t734の時点で第二レジスタ205のCp端子に入力されるP708。時点t734のカウンタ203の値はnである。同様に、ディレイ素子202によって更に5nsec遅延された矩形波信号のアップエッジは、時点t735の時点で第三レジスタ206のCp端子に入力されるP709。時点t735のカウンタ203の値はn1である。同様に、ディレイ素子202によって更に5nsec遅延された矩形波信号のアップエッジは、時点t736の時点で第四レジスタ207のCp端子に入力されるP710。時点t736のカウンタ203の値はn1である。すなわち、時点t733の時点においてカウンタ203の値はnである一方、時点t734、t725及びt726のカウンタ203の値はn1である。このため、第一レジスタ204にはnが記憶され、第二レジスタ205、第三レジスタ206及び第四レジスタ207にはn1が記憶される。このように、第一レジスタ204のみ他のレジスタと異なる値を示す状態を判定部208が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から10~15nsec以内の範囲に存在することが明らかになる。この、第一レジスタ204のみ他のレジスタと異なる値を示す状態を判定するために、第二判定ユニット302は二つの一致判定回路401h及び401iと一つの不一致判定回路403cとANDゲート402dを用いてこれを実現している。時間幅データ出力部305は、第一判定ユニット301が論理の真を示したとき、値0を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して0nsecのオフセットを有することを意味する。一方、時間幅データ出力部305は、第二判定ユニット302が論理の真を示したとき、値5を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して5nsecのオフセットを有することを意味する。同様に、時間幅データ出力部305は、第三判定ユニット303が論理の真を示したとき、値10を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して10nsecのオフセットを有することを意味する。同様に、時間幅データ出力部305は、第四判定ユニット304が論理の真を示したとき、値15を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して15nsecのオフセットを有することを意味する。このように、ベースクロックの周期を等間隔に細分化するディレイ素子202を複数備える多段ディレイ201を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子202から得られるタイミングでカウンタ203の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ105によって得られる周期の値に与えることで、周期計測及び周波数計測の分解能を向上させることができる。例えば、ベースクロックが50MHz周期は20nsecで、ディレイ素子202の遅延時間が5nsec周波数200MHz相当である場合、計測可能な周波数は最大で50MHzではあるものの、その分解能は5nsec、つまり200MHz相当の分解能を付与することができる。ここで改めて、図4a、b、c及びdに示す、第一判定ユニット301、第二判定ユニット302、第三判定ユニット303及び第四判定ユニット304を見ると、これらの判定ユニットが何を検出しているのかが理解できるだろう。第一判定ユニット301は、第一レジスタ204、第二レジスタ205、第三レジスタ206及び第四レジスタ207の全てのレジスタの値が等しい状態を検出する。このために、一致判定回路401a、401b及び401cが隣り合うレジスタ同士の一致を判定する。第二判定ユニット302は、第一レジスタ204、第二レジスタ205及び第三レジスタ206の値が一致していると共に、第三レジスタ206と第四レジスタ207の値が等しくない状態を検出する。このために、不一致判定回路403aは第三レジスタ206と第四レジスタ207の不一致を判定する。第三判定ユニット303は、第一レジスタ204及び第二レジスタ205の値が一致し、第三レジスタ206及び第四レジスタ207の値が一致していると共に、第二レジスタ205と第三レジスタ206の値が等しくない状態を検出する。このために、不一致判定回路403bは第二レジスタ205と第三レジスタ206の不一致を判定する。第四判定ユニット304は、第二レジスタ205、第三レジスタ206及び第四レジスタ207の値が一致していると共に、第一レジスタ204と第二レジスタ205の値が等しくない状態を検出する。このために、不一致判定回路403cは第二レジスタ205と第三レジスタ206の不一致を判定する。第二判定ユニット302、第三判定ユニット303及び第四判定ユニット304を俯瞰して見ると、不一致判定回路403aは第三レジスタ206と第四レジスタ207の不一致を判定し、不一致判定回路403bは第二レジスタ205と第三レジスタ206の不一致を判定し、不一致判定回路403cは第一レジスタ204と第二レジスタ205の不一致を判定する。つまり、不一致判定回路403a、403b及び403cは、カウンタ203の値がどのレジスタで変わったのかを捉える。したがって、第二判定ユニット302、第三判定ユニット303及び第四判定ユニット304の、一致判定回路401d、401e、401f、401g、401h及び401iと、ANDゲート402b、402c及び402dは、カウンタ203の桁あふれに起因する不具合を防ぐことができれば、なくてもよい。上述の実施形態の他、以下のような応用例が考えられる。1上述の実施形態の周期周波数計測装置101では、矩形波信号のアップエッジを装置の動作の基準にしていたが、ダウンエッジを基準にしてもよい。エッジをアップエッジとダウンエッジのどちらで取得するかは設計的事項である。2本実施形態の周期周波数計測装置101の場合、判定部208には第一判定ユニット301、第二判定ユニット302、第三判定ユニット303及び第四判定ユニット304の、四つの判定ユニットが設けられている。判定ユニットの個数は、ベースクロックを細分化するディレイ素子202の遅延時間と個数によって変化する。本実施形態の周期周波数計測装置101では、ディレイ素子202はベースクロックの周期を四分割する遅延時間であったが、五分割、十分割の遅延時間に設計してもよい。その場合、判定部208の内部に設ける判定ユニットは、全てのレジスタの一致を判定する判定ユニットが一つと、一つの不一致判定回路403を含む判定ユニットとの合計数が、レジスタの数だけ必要になる。不一致判定回路403は、隣り合うレジスタの不一致を判定するので一個だけあれば良い。なお、図4及び図5に開示した判定ユニットは一例であり、全てのレジスタの一致の判定と、隣り合うレジスタの不一致の判定を実現する構成であれば手段は問わない。特に、プログラムで構成する場合、図4のような構成ではなく、変数に格納された値の一致又は不一致を判定することとなる。3図8は、本実施形態の周期周波数計測装置101の応用例である、拡張演算部のブロック図である。拡張演算部801は、図1の演算部108に微分器802を追加した構成であり、図1の演算部108を置換する。周期カウンタ105から出力される計数値は、加算器803によって時間情報に変換された上で、時間幅計測部106から出力される時間情報と加算される。加算器803が出力するデータは矩形波信号の周期情報である。除算器804は1の数値データ805を加算器803が出力する時間情報で除算する。除算器804が出力するデータは矩形波信号の周波数情報である。この周波数情報を微分器802で微分すると、周波数の増減の度合い、つまり加速度を得ることができる。このように、本実施形態の周期周波数計測装置101の場合、計測した周期情報及び/又は周波数情報を微分する微分器802を設けると、任意のタコパルスの加速度を計測する加速度計測装置としても機能させることができる。なお、微分器802は周期を微分しても良い。この場合、除算器804及び数値データ805は不要になる。4本実施形態の周期周波数計測装置101を二つ並列に設けて、夫々の周波数計測値を比較すると、周波数及び位相差を検出することができる。その際、二つの周期周波数計測装置101を同一のベースクロックで駆動させることで、高い精度の周波数及び位相差を検出できる。図9は、周波数位相差計測装置のブロック図である。図9では、周波数位相差計測装置901に入力される計測対象の一例として、モータから二つの矩形波信号源が設けられている具体例を示している。モータ902には二つの遮蔽円盤903及び904とフォトインタラプタ905及び906が設けられている。遮蔽円盤903及び904は夫々図示しない駆動対象に連動して回転する。モータ902の軸907と駆動対象との間に生じる捩れや滑り等の要因で、遮蔽円盤903及び904同士に回転のずれが生じる。周波数位相差計測装置901は、フォトインタラプタ905から得られる第一の矩形波信号と、フォトインタラプタ906から得られる第二の矩形波信号とを夫々入力され、周波数及び位相差を検出し、表示部103に表示する。第一周波数計測部908は、第一周期カウンタ909、第一時間幅計測部910及び第一演算部911よりなる。第二周波数計測部912は、第二周期カウンタ913、第二時間幅計測部914及び第二演算部915よりなる。第一周期カウンタ909及び第二周期カウンタ913は、図1の周期カウンタ105と同一の構成である。第一時間幅計測部910及び第二時間幅計測部914は、図1の時間幅計測部106と同一の構成である。第一演算部911及び第二演算部915は、図1の演算部108と同一の構成である。ベースクロック発振器107は、第一周期カウンタ909と第一時間幅計測部910、及び第二周期カウンタ913と第二時間幅計測部914に、ベースクロックを供給する。比較演算部916は、第一演算部911から出力される第一の矩形波信号の周波数計測値と、第二演算部915から出力される第二の矩形波信号の周波数計測値との差を算出し、周波数差と位相差の値として表示部103に出力する。5また、本実施形態に係る周期計測装置、加速度計測装置及び周波数位相差計測装置は、以下のような構成を取ることもできる。《1》本実施形態の周期計測装置は、ベースクロックを発振するベースクロック発振器と、前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、前記ベースクロックを計数するカウンタと、前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周期を算出する演算部とを具備する。《2》本実施形態の加速度計測装置は、ベースクロックを発振するベースクロック発振器と、前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、前記ベースクロックを計数するカウンタと、前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周期を算出した後、前記周期又は前記周期から算出した周波数を微分する演算部とを具備する。《3》本実施形態の周波数位相差計測装置は、ベースクロックを発振するベースクロック発振器と、前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、前記ベースクロックを計数するカウンタと、前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周波数を算出する演算部とを具備する第一周波数計測部と、前記第一周波数計測部と同一の構成を有する第二周波数計測部と、前記第一周波数計測部が出力する第一の周波数計測値と、前記第二周波数計測部が出力する第二の周波数計測値との差を算出する比較演算部とを具備する。本実施形態では、周期周波数計測装置101、加速度計測装置、そして周波数位相差計測装置を開示した。ベースクロックの周期を等間隔に細分化するディレイ素子202を複数備える多段ディレイ201を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子202から得られるタイミングでカウンタ203の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ105によって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。