"設定された周波数のクロック信号を生成するクロック生成器と、前記クロック信号に基づいて外部のメモリ装置に動作クロックを供給し、前記メモリ装置からデータ信号およびストローブ信号を受信するインターフェース回路とを備え、前記インターフェース回路は、受信した前記ストローブ信号を遅延させる遅延回路と、前記遅延回路による遅延後の前記ストローブ信号のエッジのタイミングで、前記データ信号をサンプリングするデータ検出回路とを含み、前記遅延回路は、前記ストローブ信号の遅延量を、前記クロック信号の設定周波数に応じた複数段階に調整可能な第1の調整回路と、前記第1の調整回路と直列に接続され、前記ストローブ信号の遅延量を、前記第1の調整回路よりも細かい精度で調整可能な第2の調整回路とを含む、半導体装置。前記第1の調整回路は、互いに直列接続された複数の遅延素子と、前記ストローブ信号が前記第1の調整回路から出力されるまでに通過する遅延素子数を、与えられた遅延量設定値に応じて切替える選択回路とを含み、前記半導体装置は、前記クロック信号の周波数を設定する中央処理装置と、前記クロック信号の設定周波数に関する情報を受け、前記設定周波数と前記遅延量設定値との間の予め定められた対応関係に基づいて、前記選択回路に前記遅延量設定値を出力する制御回路とをさらに備え、前記対応関係は、前記ストローブ信号が前記第1の調整回路から出力されるまでに通過する遅延素子数が、前記設定周波数が小さいほど増加するように定められる、請求項1に記載の半導体装置。前記第2の調整回路は、互いに直列接続された複数の遅延素子を含み、前記インターフェース回路は、動作モードとして、前記遅延回路の遅延量を調整するキャリブレーションモードと、調整された遅延量で前記ストローブ信号を遅延させる通常モードとを有し、前記インターフェース回路は、前記キャリブレーションモード時に、前記第2の調整回路の遅延量を調整するキャリブレーション制御回路をさらに含み、前記キャリブレーション制御回路は、前記第1の調整回路の遅延量が前記設定周波数に応じて設定された後に、前記遅延回路全体の遅延量が前記クロック信号に応じて定まる目標遅延に一致するように、前記ストローブ信号が前記第2の調整回路に入力してから出力するまでの間に通過する遅延素子数を決定する、請求項2に記載の半導体装置。前記第1の調整回路に設けられた複数の遅延素子は、各々が複数の遅延素子を含む第1番目から第M番目までのM個のブロックに区分され、1以上M以下の整数をiとしたとき、前記選択回路は、前記遅延量設定値に応じて、前記M個のブロックのいずれも通過しないか、もしくは、前記M個のブロックのうち第1番目から第i番目までのi個のブロックを順に通過した前記ストローブ信号を出力し、前記M個のブロックの各々に含まれる遅延素子の個数は、ブロックごとに異なる、請求項3に記載の半導体装置。1以上M-1以下の整数をjとしたとき、第j番目のブロックに含まれる遅延素子の個数は、第j1番目のブロックに含まれる遅延素子の個数よりも大きい、請求項4に記載の半導体装置。前記第1および第2の調整回路の各々に設けられた各遅延素子の遅延量は、前記半導体装置の製造条件、動作温度および動作電圧が変動するのに応じて変動し、1以上M-1以下の整数をjとしたとき、第1番目から第j番目までのj個のブロックを通過した信号が前記第1の調整回路から出力される場合において、各遅延素子が想定される最小の遅延量を有するときに前記遅延回路全体で設定可能な遅延量の最大値は、第1番目から第j1番目までのj1個のブロックを通過した信号が前記第1の調整回路から出力される場合において、各遅延素子が想定される最大の遅延量を有するときに前記遅延回路全体で設定可能な遅延量の最小値に等しいかそれよりも大きい、請求項4に記載の半導体装置。前記インターフェース回路は、動作モードとしてテストモードをさらに有し、前記第1の調整回路は、1または複数のバイパス線を有し、前記1または複数のバイパス線の各々は、前記第1の調整回路に設けられた複数の遅延素子の一部と並列に接続され、並列接続された一部の遅延素子全体の遅延量よりも小さな遅延量を有し、前記第1の調整回路は、前記テストモード時には、前記通常モード時に前記ストローブ信号が通過する複数の遅延素子の一部に代えて、並列接続されたバイパス線を通過した前記ストローブ信号を出力する、請求項3に記載の半導体装置。ところで、上記のインターフェース回路に設けられた遅延回路では、ストローブ信号の周波数、すなわち、メモリ装置の動作周波数に応じた目標遅延に遅延回路の遅延量を正確に一致させる必要がある。特に、近年のメモリ装置は、低消費電力化のために、メモリ装置の動作周波数を切替えて使用する場合がある。このため、従来よりも広い周波数範囲に対して遅延量を調整する必要がある。通常、遅延回路は、縦続接続された多数の遅延素子たとえば、インバータによって構成される。ストローブ信号の遅延量は、ストローブ信号が通過する遅延素子の段数を切替えることによって調整される。このため、従来は、広範な周波数範囲に対応するために遅延素子数の増大が避けられず、遅延回路の面積が増大を招いていた。一方、単純に個々の遅延素子の遅延量を大きくした場合には、メモリ装置の動作周波数に応じた目標遅延に対する誤差が増大する。この結果、メモリ装置からのデータ読出時におけるセットアップタイムまたはホールドタイムのマージンの減少という問題が生じる。この発明の目的は、メモリ装置からデータ信号およびストローブ信号を受けるインターフェース回路を備えた半導体装置において、ストローブ信号を遅延させる遅延回路の面積の増大をできるだけ抑えながら、より広い周波数範囲に対して正確な遅延量の調整を可能にすることである。この発明の実施の一形態による半導体装置は、設定された周波数のクロック信号を生成するクロック生成器と、インターフェース回路とを備える。インターフェース回路は、クロック信号に基づいて外部メモリ装置に動作クロックを供給し、外部メモリ装置からデータ信号およびストローブ信号を受信する。インターフェース回路は、受信したストローブ信号を遅延させる遅延回路と、遅延回路によって遅延されたストローブ信号のエッジのタイミングで、データ信号をサンプリングするデータ検出回路とを含む。遅延回路は、第1の調整回路と、第1の調整回路と直列に接続された第2の調整回路とを含む。第1の調整回路は、ストローブ信号の遅延量を、クロック信号の設定周波数に応じた複数段階に調整可能である。第2の調整回路は、ストローブ信号の遅延量を、第1の調整回路よりも細かい精度で調整可能である。上記の実施の形態によれば、ストローブ信号を遅延させる遅延回路が、第1の調整回路と、第1の調整回路よりも細かい精度の調整が可能な第2の調整回路によって構成される。第1の調整回路の遅延量は、クロック信号の設定周波数に応じて複数段階に調整されるので、遅延回路の面積の増大を抑えながら、より広い周波数範囲に対して正確な遅延量の調整が可能になる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[半導体装置1の全体構成]図1は、この発明の実施の形態1による半導体装置1の構成を示すブロック図である。図1を参照して、半導体装置1は、多数の機能ブロックが半導体基板上に集積されたSoCSystemonChipとして構成される。具体的に、半導体装置1は、半導体装置全体を制御する中央処理装置CPU:CentralProcessingUnit3、インターフェース回路5、メモリコントローラMEMC:MemoryController4、PLL回路6、およびクロック生成器7などを含む。インターフェース回路5は、外部のDRAMDynamicRandomAccessMemory装置2DDR-SDRAMと接続される。インターフェース回路5は、DRAM装置2をダブルデータレートでアクセスするための物理インターフェースPhysicalInterface:DDR-PHYである。具体的に、インターフェース回路5は、DRAM装置2に向けて、クロック、各種コマンド、アドレス信号ロウアドレス、カラムアドレス、およびデータマスク信号などを出力する。インターフェース回路5は、さらに、DRAM装置2との間でデータ信号DQおよびストローブ信号DQSの入出力を行なう。DRAM装置2からインターフェース回路5へのデータ読出時には、DRAM装置2は、データ信号DQのエッジとストローブ信号DQSのエッジとを一致させて出力する。この場合、インターフェース回路5においてストローブ信号DQSの位相を90度1/4周期分遅延させることによって、ストローブ信号DQSの立上がりエッジおよび立下がりエッジの両方でデータサンプリングが行われる。逆に、インターフェース回路5からDRAM装置2へのデータ書込時には、インターフェース回路5は、ストローブ信号DQSのエッジをデータアイの中央に合わせてDRAM装置2に向けて出力する。メモリコントローラ4は、インターフェース回路5に接続されるとともに、バス8を介してCPU3と接続される。メモリコントローラ4は、CPU3の指令に従って、インターフェース回路5の動作を制御する。具体的に、メモリコントローラ4は、インターフェース回路5に向けてコマンド、アドレス、書込データ、および動作設定のための信号などを出力し、インターフェース回路5から読出データを受ける。メモリコントローラ4は、さらに、インターフェース回路5に設けられたオフセット調整回路26図2で説明するに対してオフセット設定値14を出力する。PLL回路6は基準クロックを生成し、クロック生成器7はPLL回路6から出力された基準クロックに基づいてシステムクロックCKを生成する。PLL回路6およびクロック生成器7の動作は、CPU3からの制御信号11,12によって制御される。これによって、システムクロックCKの周波数が設定される。生成されたシステムクロックCKは、半導体装置1の各部CPU3、メモリコントローラ4、およびインターフェース回路5などに供給される。インターフェース回路5は、このシステムクロックCKに基づいてDRAM装置2の動作クロックを供給する。したがって、DRAM装置2の動作周波数は、システムクロックCKの設定周波数に応じて決まる。システムクロックCKの設定周波数に関する情報クロック情報13は、クロック生成器7からメモリコントローラ4に与えられる。メモリコントローラ4には、システムクロックCKの設定周波数DRAM装置2の動作周波数をオフセット設定値14に変換するための変換テーブル4Aが格納されている。メモリコントローラ4は、変換テーブル4Aに基づいて設定周波数に対応するオフセット設定値14を決定し、決定したオフセット設定値14をインターフェース回路5に設けられた図2のオフセット調整回路26に出力する。[インターフェース回路5の構成および動作の概略]図2は、図1のインターフェース回路5の一部の構成を示すブロック図である。図2には、図1のインターフェース回路5のうち、DRAM装置2からのデータ読出に関係する構成が示されている。さらに、図2には、図1のメモリコントローラ4、ならびにデータ信号DQおよびストローブ信号DQSをそれぞれ入出力するための端子20,21も示される。図2を参照して、インターフェース回路5は、入出力I/Oバッファアンプ22,23と、セレクタSelector回路24と、DQS遅延回路25と、データ検出回路28と、オフセット制御回路30と、キャリブレーション制御回路31とを含む。図1のDRAM装置2から端子20に入力されたデータ信号DQは、バッファアンプ22を介してデータ検出回路28に入力される。DRAM装置2から端子21に入力されたストローブ信号DQSは、バッファアンプ23を介してセレクタ回路24に入力される。セレクタ回路24は、インターフェース回路5の通常動作時には、バッファアンプ23を介して入力されたストローブ信号DQSを選択して、後段のDQS遅延回路25に出力する。一方、セレクタ回路24は、インターフェース回路5のキャリブレーション動作時には、キャリブレーション制御回路31から出力されたパルス信号を後段のDQS遅延回路25に出力する。上記のインターフェース回路5の動作モード通常モードおよびキャリブレーションモードと、動作モードに対応したセレクタ回路24の選択動作とは、メモリコントローラ4によって制御される。キャリブレーションモード時にDQS遅延回路25の遅延量が調整され、通常モード時には、キャリブレーションモード時に調整された遅延量でストローブ信号DQSが遅延される。DQS遅延回路25は、ストローブ信号DQSの位相を90度1/4波長分遅延させるために設けられる。DQS遅延回路25は、互いに直列に接続されたオフセット調整回路第1の調整回路26と、遅延量調整回路第2の調整回路27とを含む。オフセット調整回路26は、ストローブ信号DQSの遅延量を、オフセット設定値14システムクロックCKの設定周波数に対応するに応じて複数段階に粗調整可能である。遅延量調整回路27は、ストローブ信号DQSの遅延量を、キャリブレーション制御回路31から出力された遅延コード41に従って、オフセット調整回路26よりも細かい精度で微調整可能である。オフセット調整回路26および遅延量調整回路27の接続順序を図2とは逆順に、すなわち、オフセット調整回路26が遅延量調整回路27の後段に設けられるようにしてもよい。データ検出回路28は、データ信号DQと、DQS遅延回路25による遅延後のストローブ信号DQS90とを受ける。データ検出回路28は、遅延後のストローブ信号DQS90の立上がりエッジおよび立下がりエッジの両方のタイミングで、データ信号DQをサンプリングする。図3は、ストローブ信号DQS、データ信号DQ、および遅延後のストローブ信号DQS90の波形を模式的に示す図である。図2、図3を参照して、図1のDRAM装置2から入力されたデータ信号DQのエッジ時刻t1,t3,t5,t7とストローブ信号DQSのエッジとは一致している。DQS遅延回路25は、ストローブ信号DQS90を1/4周期分90度の位相分遅延させる。データ検出回路28は、図2のDQS遅延回路25から出力された遅延後のストローブ信号DQS90によってデータ信号DQをサンプリングする。この結果、データ検出回路28は、各データD0,D1,D2,D3をデータアイの中央の位置時刻t2,t4,t6,t8で取り込むことができる。再び、図2を参照して、オフセット制御回路30は、システムクロックCKの設定周波数に対応したオフセット設定値14をオフセット調整回路26に出力する。前述のように、システムクロックCKの設定周波数図1のDRAM装置2の動作周波数とオフセット設定値14との対応関係は、メモリコントローラ4に変換テーブル4Aとして格納されている。この変換テーブル4Aに基づいたオフセット設定値14が、オフセット調整回路26に入力される。オフセット調整回路26の遅延量はオフセット設定値14に応じて決定される。キャリブレーション制御回路31は、キャリブレーションモード時に、オフセット調整回路26の遅延量がオフセット設定値14に対応して設定された後に、DQS遅延回路25全体の遅延量がシステムクロックCKに応じて定まる目標遅延具体的には、DRAM装置2の動作周波数に対応する周期の1/4に一致するように、遅延量調整回路27の遅延量を調整する。具体的に、キャリブレーション制御回路31は、パルス生成器34および位相比較器35を有する信号処理部33と、制御モジュール32とを含む。パルス生成器34は、クロック信号CLKaをトリガとしてワンショットパルスを発生する。位相比較器35は、パルス生成器34から出力されたパルスがDQS遅延回路25を通過することによって生成された遅延パルスDQS90の位相と、クロック信号CLKbの位相とを比較する。パルス生成器34および位相比較器35はDフリップフロップFF:FlipFlopによって構成することができる。この明細書では、パルス生成器34を構成するDフリップフロップを発射フリップフロップLaunchFFとも称し、位相比較器35を構成するDフリップフロップを捕捉フリップフロップCaptureFFとも称する。クロック信号CLKbの位相は、クロック信号CLKaの位相よりも90度遅れるように調整されている。クロック信号CLKa,CLKbは、図1のクロック生成器7から供給されるようにしてもよいし、システムクロックCKに基づいてインターフェース回路5が生成するようにしてもよい。システムクロックCKをクロック信号CLKaとして用いてもよい。制御モジュール32は、キャリブレーションモード時に、位相比較器35による比較結果に基づいて、DQS遅延回路25から出力された遅延パルスDQS90の位相と、クロック信号CLKbの位相が一致するように遅延コード41を調整する。遅延コード41は、遅延量調整回路27の遅延量に対応している。図4は、クロック信号CLKa,CLKbおよび遅延パルスDQS90の波形を模式的に示す図である。図2、図4を参照して、クロック信号CLKbの位相は、クロック信号CLKaの位相よりも90度遅れている。すなわち、クロック信号CLKaが立上がる時刻t1よりも90度位相が遅れた時刻t2にクロック信号CLKbが立上がる。パルス生成器34からの出力パルスの位相は、クロック信号CLKaの位相と一致する。一方、DQS遅延回路25から出力された遅延パルスDQS90の位相は、遅延コード41に応じてパルス生成器34からの出力パルスよりも遅れている。位相比較器35は、遅延パルスDQS90の位相とクロック信号CLKbの位相とを比較する。図4の場合、位相比較器35の出力は、時刻t2における遅延パルスDQS90の論理レベルに応じて決まる。遅延量調整回路27の遅延量が比較的小さいときには、位相比較器35の出力はハイレベルHレベルであるのに対して、遅延量調整回路27の遅延量が比較的大きいときには位相比較器35の出力はロウレベルLレベルになる。したがって、位相比較器35の出力がHレベルからLレベルまたはLレベルからHレベルへの切替わりを検出することによって、遅延パルスDQS90の位相とクロック信号CLKbの位相との一致を判定できる。制御モジュール32は、この位相比較器35の出力の論理レベルの切替わりを利用して、2分探索法で遅延コード41を決定する。たとえば、遅延量調整回路27の遅延量が32段階5ビットで切替可能なときには、最終的な遅延コード41を決定するまでにパルス生成器34は、ワンショットパルスを5回出力することになる。[遅延量調整回路27の構成例]図5は、図2の遅延量調整回路27の構成の一例を示す図である。図5を参照して、遅延量調整回路27は、遅延線60とセレクタ回路61とを含む。図5の入力ノードINに信号が入力され、出力ノードOUTから遅延された信号が出力される。遅延線60は、縦続接続された複数の遅延素子を含み、図5の例では、複数の遅延素子として96個のインバータINVを含む。これらのインバータINVは、直列接続された2個または4個のインバータからなる32個のブロックに分割される。各ブロックから信号の出力が可能になっている。セレクタ回路61は、遅延コード41に応じて上記の32個のブロックのうちの1つを選択し、選択したブロックからの信号を出力する。これによって、ストローブ信号DQSが遅延量調整回路27に入力されてから出力するまでに通過する遅延素子インバータINVの個数が切替わる。具体的に、セレクタ回路61は、複数の論理ゲートNANDゲートおよびNORゲートによって構成され、階層化された第1~第5の論理ゲート群62~66を含む。第1の論理ゲート群62は、遅延線60を構成する32個のブロックにそれぞれ対応する32個のNANDゲートによって構成される。各NANDゲートの第1の入力端子には対応するブロックからの信号が入力され、第2の入力端子には遅延コード41が入力される。なお、遅延コード41は、選択されたブロックに対応するNANDゲートに入力される信号のみが1Hレベルであり、他の非選択のブロックに対応するNANDゲートに入力される信号は0Lレベルであり、通常のバイナリコードとは異なる。通常のバイナリコードを遅延コード41に変換するデコーダは、図2の制御モジュール32に設けられる。第1の論理ゲート群62を構成する32個のNANDゲートは2個ずつのグループをなし、これらのグループが第2の論理ゲート群63を構成する16個のNANDゲートにそれぞれ接続される。同様に、第2の論理ゲート群63を構成する16個のNANDゲートは2個ずつのグループをなし、これらのグループが第3の論理ゲート群64を構成する8個のNORゲートにそれぞれ接続される。第3の論理ゲート群64を構成する8個のNORゲートは2個ずつのグループをなし、これらのグループが第4の論理ゲート群65を構成する4個のNANDゲートにそれぞれ接続される。第4の論理ゲート群65を構成する4個のNANDゲートは2個ずつのグループをなし、これらのグループが第5の論理ゲート群66を構成する2個のNORゲートにそれぞれ接続される。セレクタ回路61の最終段に設けられたNANDゲート67は、第5の論理ゲート群66に設けられた2個のNORゲートにそれぞれ接続される。[オフセット調整回路26の構成例]図6は、図2のオフセット調整回路26の構成の一例を示す図である。図6には、オフセット調整回路26の周辺の回路も併せて示されている。図6を参照して、オフセット調整回路26は、入力ノードNIおよび出力ノードN3間に直列接続された複数の遅延素子DEから成る遅延線と、セレクタ回路59とを含む。これらの複数の遅延素子DEは、M個図6の場合、M=4のブロック50,51,52,53に区分される。各ブロックは、直列接続されたN段の遅延素子DEを含む。なお、オフセット調整回路26に設けられた各遅延素子DEを構成するMOSトランジスタの閾値電圧は、遅延量調整回路27に設けられた各遅延素子を構成するMOSトランジスタの閾値電圧よりも大きくなるようにする。これによって、より小さな面積で、オフセット調整回路26に設けられた各遅延素子DEの遅延量を、遅延量調整回路27の各遅延素子の遅延量よりも大きくすることができる。セレクタ回路59は、ブロック50~53の接続ノードN0,N1,N2および出力ノードN3のうちいずれか1つを選択し、選択したノードの信号を出力する。具体的に図6において、セレクタ回路59は、オフセット設定値が0のときに接続ノードN0の信号を出力する。この場合、オフセット調整回路26からはブロック50を通過したストローブ信号DQSが出力される。同様に、セレクタ回路59は、オフセット設定値が1のときに接続ノードN1の信号を出力する。この場合、オフセット調整回路26からはブロック50,51を通過したストローブ信号DQSが出力される。セレクタ回路59は、オフセット設定値が2のときに接続ノードN2の信号を出力する。この場合、オフセット調整回路26からはブロック50,51,52を通過したストローブ信号DQSが出力される。セレクタ回路59は、オフセット設定値が3のときに出力ノードN3の信号を出力する。この場合、オフセット調整回路26からはブロック50,51,52,53を通過したストローブ信号DQSが出力される。セレクタ回路59の具体的構成は、たとえば、図5で示したセレクタ回路61と同様の構成である。このように、セレクタ回路59は、ストローブ信号DQSがオフセット調整回路26に入力してから出力するまでの間に通過するブロック数すなわち、遅延素子数を、オフセット設定値に応じて切替えることができる。なお、設定周波数とオフセット設定値の対応関係は、図1のシステムクロックCKの設定周波数が小さいほど、ストローブ信号DQSがオフセット調整回路26を出力するまでに通過するブロック数が大きくなるように定められている。図7は、図1のメモリコントローラ4に記憶された変換テーブルの一例を示す図である。図7の例では、概ね266Mbpsから533MbpsまでのビットレートDRAM装置の動作周波数に等しいに対してオフセット設定値が定められている。すなわち、この動作周波数の範囲で遅延量の調整が可能である。なお、オフセット調整回路26の構成は、図6に示した構成には限られない。たとえば、セレクタ回路59に代えて入力ノードNIの近傍に別のセレクタ回路を配置し、このセレクタ回路によって入力ノードNIに入力されたストローブ信号DQSの経路を切替えるようにしてもよい。このようにすれば、ブロック50~53の配列順を図5とは逆順にすることができる。上記の点を考慮して、セレクタ回路59の機能をより一般的に述べると次のようになる。オフセット調整回路26に設けられた複数の遅延素子DEが第1番目から第M番目までのM個のブロックに区分されるとする。この場合に、1以上M以下の整数をiとしたとき、セレクタ回路59は、オフセット設定値に応じて、M個のブロックをいずれも通過しないか、もしくは、M個のブロックのうち第1番目から第i番目までのi個のブロックを順に通過したストローブ信号DQSを出力する。ストローブ信号がM個のブロックのいずれも通過しない場合には、ストローブ信号の遅延量は、遅延量調整回路27のみによって設定される。[従来のDQS遅延回路の問題点]図6に示す構成のDQS遅延回路25の効果について説明するのに先立って、従来のDQS遅延回路の問題点について説明する。以下、図8、図9を参照して、遅延量の粗調整を行なうためのオフセット調整回路26が設けられていない場合について述べる。DRAM装置では、低消費電力化のために、DRAM装置の動作周波数を切替えて使用する場合がある。具体的に、最大動作周波数を増大することによって周波数範囲を拡大したとすると、遅延線を構成する遅延素子数を増加させる必要が生じる。たとえば、DRAM装置との転送レートを最大400Mbpsまで対応していたものを、533Mbpsまで対応できるようにすると、遅延線の切替え段数を32段から64段がまたはそれ以上に増加させる必要が生じる。この結果、回路面積の増大を招く。図8は、比較例のDQS遅延回路において、遅延コードと遅延量との関係を模式的に示す図である。図8の例では、遅延線を構成する遅延素子の個数および遅延量の切替え段数図8では、8段の場合を示すを変えずに、単位遅延素子の遅延量を増大させることによって、遅延量の切替幅Δdelayを大きくした場合を示す。図8のように、広い周波数範囲に対応させる目的で、単純に遅延線を構成する単位遅延素子の遅延量を大きく設定すると、目標遅延に対する誤差が増大する。これによって、DRAM装置からのデータ読出時におけるセットアップタイムのマージンの減少またはホールドタイムのマージンの減少といった問題を引き起こす。図9は、比較例のDQS遅延回路において、遅延コードと遅延量との関係を模式的に示す図である。図9の例では、単位遅延素子の遅延量を小さくすることによって、遅延量の切替幅Δdelayを小さくした場合を示す。図9のように、遅延線を構成する単位遅延素子の遅延量が小さい場合において、広い周波数範囲に対応させるためには、遅延素子数の増加や遅延量の切替段数の増加図9では16段が避けられない。このため、回路面積が増大してしまう。特に、遅延素子の遅延量は、半導体装置の製造条件や動作温度および動作電圧が変動するのに応じて変動するので、遅延素子の想定される遅延量が最も小さい場合には、目標遅延量の実現が困難になる場合もあり得る。[実施の形態1のDQS遅延回路25の動作および効果]図6に示すDQS遅延回路25の場合には、遅延量の切替幅Δdelayを小さくしたままで広範囲の周波数に対応することができ、しかも、回路面積の増大を抑えることができる。図10は、図6のDQS遅延回路25において、遅延コード41と遅延量との関係を模式的に示す図である。図10の例では、図6の遅延量調整回路27の構成を図5に例示した構成よりも単純化した場合を示している。すなわち、遅延量調整回路27の遅延量を8段階に調整可能とし、各段階ごとの遅延量の切替幅Δdelayが等しいとしている。図10に示すように、オフセット設定値を変化させることにより図10の場合、オフセット=0~3、図6のDQS遅延回路25の遅延量と遅延コード41との関係を示す直線は、その傾きを維持したまま上下にシフトする。これによって、目標遅延TG90の設定範囲を拡大することができる。なお、個々の遅延素子DEの遅延量は、半導体装置の製造条件の変動、ならびに遅延回路の動作電圧および動作温度の変動に応じて変動する。オフセット調整回路26の設計に際しては、この変動も考慮して、個々の遅延素子の遅延量が最も小さい場合でも動作周波数に対応した遅延量が得られるように、各ブロック50~53に設ける遅延素子DEの段数Nを決定する必要がある。図11は、個々の遅延素子DEの遅延量が変化した場合における、遅延コードとDQS遅延回路25の遅延量との関係を示した図である。図11において、各遅延素子DEの想定される遅延量が最小の場合をMIN条件とし、各遅延素子DEの想定される遅延量が最大の場合をMAX条件としている。図6、図11を参照して、ビットレートが533Mbpsのとき、オフセット設定値offsetを0に設定すると、MAX条件およびMIN条件のいずれの場合でもDQS遅延回路25全体の遅延量を目標遅延90°遅延に設定できる。同様に、ビットレートが400Mbps、333Mbps、266Mbpsのときには、オフセット設定値offsetをそれぞれ1,2,3に設定すると、MAX条件およびMIN条件のいずれの場合でもDQS遅延回路25全体の遅延量を目標遅延90°遅延に設定できる。目標遅延の設定範囲の下限値は、オフセット調整回路26の遅延量が最も小さくオフセット設定値offset=0、かつ、遅延量調整回路27の遅延量が最も小さい遅延コードが最小場合において、各遅延素子DEの想定される遅延量が最大の場合MAX条件として与えられる。目標遅延の設定範囲の上限値は、オフセット調整回路26の遅延量が最も大きくオフセット設定値offset=3、かつ、遅延量調整回路27の遅延量が最も大きい遅延コードが最大場合において、各遅延素子DEの想定される遅延量が最小の場合MIN条件として与えられる。図12は、DQS遅延回路25を構成する各回路の面積の比率の一例を示す図である。図12では、図6に示すオフセット調整回路26の面積、図5に示す遅延量調整回路27を構成する遅延線60の面積、図5のセレクタ回路61の面積、および図6の制御モジュール32に設けられるデコード回路の面積の相互の比率が示されている。デコード回路は、バイナリコードをセレクタ回路61に入力される遅延コード41に変換するためのものである。図12に示すように、オフセット調整回路26の面積は、他の回路の面積に比べて小さく、回路面積の増大が抑制できていることがわかる。[半導体装置1の動作シーケンス]図13は、図1の半導体装置1の動作シーケンスの一例を示す図である。図13には、DRAM装置の動作周波数をf0からf1に変更する例が示されている。図1、図13を参照して、初期状態時刻t0では、システムクロックCKの設定周波数がf0である。この設定周波数f0に対応するオフセット設定値offsetをXとする。時刻t1において、メモリコントローラ4は、セルフリフレッシュ開始SREF:SelfRefreshEntryコマンドを発行する。これにより、セルフリフレッシュSelfRefresh期間が開始する。このとき同時に、クロックイネーブル信号CKEがネゲートされる。次の期間t2において、CPU3は、システムクロックCKの設定周波数を変更する。クロックイネーブル信号CKEがネゲートされているので、周波数変更の途中でシステムクロックCKが停止しても問題は生じない。次の期間t3は、システムクロックCKの周波数がf1で安定するまでの待ち時間である。次の時刻t4に、メモリコントローラ4は、セルフリフレッシュ終了SRE:SelfRefreshExitコマンドを発行する。これによってセルフリフレッシュ期間が終了する。このとき同時に、クロックイネーブル信号CKEがアサートされる。次の時刻t5に、メモリコントローラ4は、オフセット設定値を設定周波数f1に対応する値Yに切替える。メモリコントローラ4は、さらに、この時点でDRAM装置2が実行可能な処理コマンドたとえば、プリチャージコマンドなどを発行する。次の時刻t6に、メモリコントローラ4は、オートリフレッシュREF:AutoRefreshコマンドを発行する。さらに、メモリコントローラ4はキャリブレーション信号をアサートし、これによって、インターフェース回路5の動作状態がキャリブレーションモードになる。図6のキャリブレーション制御回路31は、変更後のオフセット設定値Yに基づいて、図6のDQS遅延回路25に設けられた遅延量調整回路27のキャリブレーションを行なう。遅延量調整回路27のキャリブレーションには15サイクルcycle以上かかる。DRAM装置2のリフレッシュおよび遅延量調整回路27のキャリブレーションが終了した時刻t7以降に通常のDRAMアクセスが開始する。[まとめ]以上のとおり、実施の形態1による半導体装置1によれば、図2、図6に示すように、オフセット設定値に応じて遅延量を調整可能なオフセット調整回路26を備えたDQS遅延回路25が提供される。これによって、遅延量調整回路27に設けられた遅延線を増加させることなく、最大動作周波数の増加と対応可能な周波数範囲の拡大を実現できる。さらに、遅延量調整回路27に設けられた遅延線を構成する単位遅延素子の遅延量を比較的小さく設計することで、目標遅延に対する遅延誤差の低減が可能となる。キャリブレーション実行時には、遅延量調整回路27に設けられた遅延量の比較的小さな遅延素子を用いて遅延量を精度良く調整できる。オフセット調整回路26の各ブロックの遅延量遅延素子DEの個数は、製造条件、動作温度および動作電圧の変動に伴う単位遅延素子DEの遅延量の変動を考慮して決定される。したがって、遅延量調整回路27に設ける遅延素子の個数を増加させる必要はない。さらに、オフセット調整回路26に設けられた各遅延素子DEを構成するMOSトランジスタの閾値電圧は、遅延量調整回路27に設けられた各遅延素子を構成するMOSトランジスタの閾値電圧よりも大きくなるようにする。これによって、オフセット調整回路26に設けられた各遅延素子DEの遅延量を、遅延量調整回路の各遅延素子の遅延量よりも大きくすることができるので、オフセット調整回路26を新たに設けたことによる回路面積の増大を抑制することができる。<実施の形態2>図14は、この発明の実施の形態2による半導体装置に設けられたDQS遅延回路25Aの構成を示す図である。図14のDQS遅延回路25Aは、オフセット調整回路26Aの構成が図6のDQS遅延回路25の場合と異なる。図6のオフセット調整回路26では各ブロック50~53に設けられた遅延素子の個数が同じであった。これに対して、図14のオフセット調整回路26Aでは、遅延線を構成する各ブロック51A,52A,53Aに設けられた遅延素子の個数が異なる。具体的に、図14のブロック51A,52A,53Aは、図6のブロック51,52,53にそれぞれ対応する。たとえば、ブロック51AにはN段の遅延素子DEが設けられ、ブロック52Aには2N段の遅延素子DEが設けられ、ブロック53Aには4N段の遅延素子DEが設けられる。詳しくは後述するように、各ブロックを構成する遅延素子の個数を異ならせることによって、実施の形態1の場合に比べて、動作周波数の設定範囲を拡大することができる。なお、図14のオフセット調整回路26Aには、図6のブロック50に対応するブロックが設けられていない。図14においてオフセット設定値として0が設定された場合には、ストローブ信号DQSは、遅延素子DEを介さずに遅延量調整回路27に入力される。この場合、DQS遅延回路25A全体の遅延量は、遅延量調整回路27によって調整される。図14のその他の構成は図6の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。図15は、図14のオフセット調整回路26Aの場合において、メモリコントローラ4に記憶された変換テーブルの一例を示す図である。図15の例では、概ね200Mbpsから800MbpsまでのビットレートDRAM装置の動作周波数fに等しいに対してオフセット設定値が定められており、動作周波数の設定範囲が図7の場合に比べて拡大されている。図16は、図14のDQS遅延回路25Aにおいて、遅延コードと遅延量との関係を示した図である。図16を参照して、半導体装置の製造条件、動作温度および動作電圧が変動したとき、想定される各遅延素子DEの遅延量が最大の場合をMAX条件と記載し、想定される各遅延素子DEの遅延量が最小の場合をMIN条件と記載している。オフセット設定値offsetが0~3のときの目標遅延の設定範囲をそれぞれR0~R3とすると、目標遅延の設定範囲R0~R3は重複なく連続している。上記のように目標遅延の設定範囲R0~R3を重複なく連続的に並べるためには、MIN条件でオフセット設定値が0のときに遅延量調整回路27の遅延量が最大の場合における遅延回路全体の遅延量目標遅延設定範囲のR0の上限と、MAX条件でオフセット設定値が1のときに遅延量調整回路27の遅延量が最小の場合における遅延回路全体の遅延量目標遅延設定範囲のR1の下限とを一致させる。同様に、MIN条件でオフセット設定値が1のときに遅延量調整回路27の遅延量が最大の場合における遅延回路全体の遅延量目標遅延設定範囲のR1の上限と、MAX条件でオフセット設定値が2のときに遅延量調整回路27の遅延量が最小の場合における遅延回路全体の遅延量目標遅延設定範囲のR2の下限とを一致させる。さらに、MIN条件でオフセット設定値が2のときに遅延量調整回路27の遅延量が最大の場合における遅延回路全体の遅延量目標遅延設定範囲のR2の上限と、MAX条件でオフセット設定値が3のときに遅延量調整回路27の遅延量が最小の場合における遅延回路全体の遅延量目標遅延設定範囲のR3の下限とを一致させる。上記をより一般的に言えば次のようになる。オフセット調整回路26に設けられた直列接続された複数の遅延素子DEが第1番目から第M番目までのM個のブロックに区分されるとする。この場合に、1以上M以下の整数をiとしたとき、セレクタ回路59は、オフセット設定値に応じて、M個のブロックをいずれも通過しないか、もしくは、M個のブロックのうち第1番目から第i番目までのi個のブロックを順に通過したストローブ信号DQSを出力する。ここで、1以上M-1以下の整数をjとしたとき、第1番目から第j番目までのj個のブロックを通過した信号がオフセット調整回路26から出力される場合でありかつMIN条件のときに遅延回路全体で設定可能な遅延量の最大値は、第1番目から第j1番目までのj1個のブロックを通過した信号がオフセット調整回路26から出力される場合でありかつMAX条件のときに遅延回路全体で設定可能な遅延量の最小値に等しいかそれよりも大きい。前者が後者に等しい場合は、各オフセット設定値に対する目標遅延設定範囲が重複なく連続している場合である。前者が後者よりも大きい場合は、各オフセット設定値に対する目標遅延設定範囲が相互に重複している場合である。このようにオフセット設定値に対応する目標遅延設定範囲R0~R1を相互に重複させないことによって、実施の形態1の場合よりも、DQS遅延回路25A全体での目標遅延の設定範囲を拡大することができる。その他の実施の形態2による効果は、実施の形態1の場合と同様である。たとえば、遅延量調整回路27に設けられる単位遅延素子DEの遅延量を比較的に小さく設定することによって、遅延誤差の低減効果が得られる。以下、図17、図18を参照して、目標遅延の設定範囲に関してさらに説明する。図17は、各遅延線に設けられた遅延素子の段数を決定する手順について説明するための図である。図17Aを参照して、最初に、オフセット設定値が0の場合の遅延特性DQS遅延回路全体の遅延量と遅延コードの関係をプロットして、目標遅延設定範囲R0を確認する。MIN条件で遅延コードが最大のときが、目標遅延設定範囲R0の上限となる。次に、図17Bを参照して、目標遅延設定範囲R0の上限値と、オフセット設定値=1の場合においてMAX条件で遅延コードが最小のときの遅延量とが一致するように、図15のブロック51Aの遅延量遅延素子の個数を決定する。ブロック51Aの遅延量遅延素子の個数に応じて、図17Bのオフセット追加分が決まる。このようにブロック51Aの遅延量を決定することによって、オフセット設定値=0の場合の目標遅延の設定範囲R0と、オフセット設定値=1の場合の目標遅延の設定範囲R1とが重複することなく、これらの領域R0,R1の境界が一致する。次に、図17Cを参照して、目標遅延設定範囲R1の上限値と、オフセット設定値=2の場合においてMAX条件で遅延コードが最小のときの遅延量とが一致するように、図15のブロック52Aの遅延量遅延素子の個数を決定する。ブロック52Aの遅延量遅延素子の個数に応じて、図17Cのオフセット追加分が決まる。以上を繰返すことによって、DQS遅延回路全体での目標遅延の設定範囲を拡大することができる。なお、図17Bのオフセット追加分よりも図17Cのオフセット追加分が小さくなっている。言い換えると、図2のブロック51Aの遅延量遅延素子数よりもブロック52Aの遅延量遅延素子数のほうが小さい。この関係をより一般的に言えば次のようになる。オフセット調整回路26に設けられた直列接続された複数の遅延素子DEが第1番目から第M番目までのM個のブロックに区分されるとする。この場合に、1以上M以下の整数をiとしたとき、セレクタ回路59は、オフセット設定値に応じて、M個のブロックをいずれも通過しないか、もしくは、M個のブロックのうち第1番目から第i番目までのi個のブロックを順に通過したストローブ信号DQSを出力する。ここで、1以上M-1以下の整数をjとしたとき、第j番目のブロックに含まれる遅延素子の個数は、第j1番目のブロックに含まれる遅延素子の個数よりも大きい。図18は、図17の比較例として、各遅延線に設けられた遅延素子の段数が不適切な場合を説明するための図である。図18Aは図17Aと同じである。MIN条件で遅延コードが最大のときが、目標遅延設定範囲R0の上限となる。図18Bを参照して、目標遅延設定範囲R0の上限値よりも、オフセット設定値=1の場合におけるMAX条件での遅延コード最小のときの遅延量目標遅延設定範囲R1の下限値が大きくなると、目標遅延設定範囲R0と目標遅延設定範囲R1とに隙間が生じる。この隙間の部分には、遅延量を設定することができない。図17Bの場合と比較すると、図18Bの場合のほうがブロック51Aの遅延量遅延素子の個数を大きく設定している。このため、オフセット追加分が大きくなりすぎてしまい、領域R0,R1間に隙間が生じる。同様に、図18Cを参照して、目標遅延設定範囲R1の上限値よりも、オフセット設定値=2の場合におけるMAX条件での遅延コード最小のときの遅延量目標遅延設定範囲R2の下限値が大きくなると、目標遅延設定範囲R1と目標遅延設定範囲R2とに隙間が生じる。図17Cの場合と比較すると、図18Cの場合のほうがブロック52Aの遅延量遅延素子の個数を大きく設定している。このため、オフセット追加分が大きくなりすぎてしまい、領域R1,R2間に隙間が生じる。<実施の形態3>実施の形態3におけるインターフェース回路5は、動作モードとしてテストモードをさらに有する。テストモードでは、DQS遅延回路の遅延量を通常モードの遅延量90°よりも小さくして、セットアップマージンテストを行なえるようにする。通常モードとテストモードの切替は、バイパスイネーブル信号bypassenを用いて行われる。以下、図19、図20を参照して具体的に説明する。図19は、この発明の実施の形態3による半導体装置に設けられたDQS遅延回路25Bの構成を示す図である。図19のDQS遅延回路25Bのオフセット調整回路26Bには、テストモード用として1または複数のバイパス線路が設けられる。各バイパス線路は、通常モード時に使用される遅延線の一部と並列に設けられる。バイパス線路の遅延量は、DQS遅延回路25B全体の特性に基づいて決定される。具体的に図19のオフセット調整回路26Bの場合には、図6で説明したブロック50~53の各々と並列にバイパス線路が設けられる。各バイパス線路は1個の遅延素子DEのみを含むので、バイパス線路の遅延量は並列接続された対応のブロックの遅延量よりも小さい。オフセット調整回路26Bは、さらに、セレクタ回路54~57を含む。セレクタ回路54は、バイパスイネーブル信号43が活性化されHレベル1を示すとき、ブロック50を通過した信号に代えて対応のバイパス線路を通過した信号をセレクタ回路59に出力する。同様に、セレクタ回路55は、バイパスイネーブル信号43が活性化されているとき、ブロック51を通過した信号に代えて対応のバイパス線路を通過した信号をセレクタ回路59に出力する。セレクタ回路56は、バイパスイネーブル信号43が活性化されているとき、ブロック52を通過した信号に代えて対応のバイパス線路を通過した信号をセレクタ回路59に出力する。セレクタ回路57は、バイパスイネーブル信号43が活性化されているとき、ブロック53を通過した信号に代えて対応のバイパス線路を通過した信号をセレクタ回路59に出力する。図19のDQS遅延回路25は、さらに、図6のオフセット制御回路30に代えて、オフセットバイパス制御回路30Aを含む。オフセットバイパス制御回路30Aは、上記のバイパスイネーブル信号43と既に説明したオフセット設定値14とを、メモリコントローラ4の制御に基づいて出力する。上記の構成によれば、オフセット設定値=0でありかつバイパスイネーブル信号43が活性化されている場合には、ブロック50と並列接続されたバイパス線路を通過したストローブ信号DQSが後段の遅延量調整回路27に供給される。オフセット設定値=1でありかつバイパスイネーブル信号43が活性化されている場合には、ブロック50およびブロック51と並列接続されたバイパス線路を通過したストローブ信号DQSが後段の遅延量調整回路27に供給される。同様に、オフセット設定値=2でありかつバイパスイネーブル信号43が活性化されている場合には、ブロック50,51およびブロック52と並列接続されたバイパス線路を通過したストローブ信号DQSが後段の遅延量調整回路27に供給される。オフセット設定値=3でありかつバイパスイネーブル信号43が活性化されている場合には、ブロック50~52およびブロック53と並列接続されたバイパス線路を通過したストローブ信号DQSが後段の遅延量調整回路27に供給される。図20は、図19のDQS遅延回路25Bにおいて、オフセット値が0の場合の遅延コードと遅延回路全体の遅延量との関係を示す図である。図20を参照して、通常モード時の90度の遅延量TG90に代えて、45度の遅延量TG45でセットアップマージンテストを実施する場合について説明する。この場合、遅延量が概ね45度になるように、各バイパス線路の遅延量が予め設定される。バイパスイネーブル信号が活性化すると、DQS遅延回路25Bの遅延量と遅延コード41との関係を示す直線は、その傾きを維持したまま下方向へシフトする。これにより、通常モードでは遅延コードを最小値に設定しても生成不可能であった45度遅延の状態を生成でき、セットアップマージンテストが可能となる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"