"クロック信号に同期して第1の入力信号及び第2の入力信号を比較する比較器であって、当該比較器の内部状態として、ハイレベル状態と、ロウレベル状態と、前記ハイレベル状態及び前記ロウレベル状態の中間のNNは自然数個のレベルを表すN個のミドルレベル状態とを持ち、当該比較器は、前記第1の入力信号及び前記第2の入力信号が入力され、前記第1の入力信号及び前記第2の入力信号に対応しかつ増幅された第1の差動増幅信号及び第2の差動増幅信号を出力する差動増幅回路部であって、前記クロック信号の第1のクロックタイミングで動作を開始し前記クロック信号の第2のクロックタイミングで動作を終了する、差動増幅回路部と、前記第1の差動増幅信号及び前記第2の差動増幅信号に基づいて動作し、前記第1の差動増幅信号及び前記第2の差動増幅信号を比較した値を第1の比較値としてラッチし出力する第1のラッチ部と、前記第1の差動増幅信号及び前記第2の差動増幅信号に基づいて動作し、前記第1の差動増幅信号及び前記第2の差動増幅信号を比較した値を遅延させたN個の値を第3のクロックタイミングでラッチし第2のN個の比較値として出力する、N個のラッチ回路を含む第2のラッチ部と、を有し、前記第1の比較値と前記第2のN個の比較値とに基づいて、前記ハイレベル状態と前記ロウレベル状態と前記N個のミドルレベル状態とが決定される、比較器。前記第3のN個のクロックタイミングは、直列に接続されたN個の遅延可変部のN個の遅延時間に基づいて決定され、前記N個の遅延可変部の各々の出力は、対応する前記N個のラッチ回路の各々の入力に接続される、請求項1記載の比較器。前記第1のクロックタイミグと前記第2のクロックタイミングとの間の時間を変更することによって、前記差動増幅回路の動作時間を制御する、請求項1又は2記載の比較器。前記差動増幅回路の負荷容量を変更することによって、前記差動増幅回路の動作速度を制御する、請求項1乃至3のうちいずれか1項記載の比較器。前記差動増幅回路のバイアス条件を変更することによって、前記差動増幅回路の動作速度を制御する、請求項1乃至4のうちいずれか1項記載の比較器。前記N個の遅延時間、前記第3のクロックタイミング、前記動作時間、前記負荷容量、及び前記バイアス条件のうち少なくとも1つを変更することによって、前記N個のミドルレベル出力が出力されるための前記第1の入力信号及び前記第2の入力信号との差の電圧範囲を、予め定められた範囲に調整する制御部を含む、請求項5記載の比較器。前記Nが1であって、前記ミドルレベル状態と前記ロウレベル状態との論理和を比較結果としてのロウレベル出力とし前記ハイレベル状態を比較結果としてのハイレベル出力とする第1の処理と、前記ミドルレベル状態と前記ハイレベル状態との論理和を比較結果としてのハイレベル出力とし前記ロウレベル状態を比較結果としてのロウレベル出力とする第2の処理とのうち、何れか一方の処理を行う、請求項1乃至6のうちいずれか1項記載の比較器。前記第1の処理において、前記出力がハイレベル出力に切り替わった場合、前記第2の処理を実行し、前記第2の処理において、前記出力がロウレベルに切り替わった場合、前記第1の処理を実行する、請求項7記載の比較器。請求項1乃至8のうちいずれか1項記載の比較器を用いた、アナログデジタル変換器。前記アナログデジタル変換器が、逐次比較型アナログデジタル変換器、フラッシュ型アナログデジタル変換器、及びパイプライン型アナログデジタル変換器のうち、いずれか一つである、請求項9記載のアナログデジタル変換器。本発明は、上述の従来技術の課題を解決することを目的とする。すなわち、本願発明は、高速で動作する高精度な比較器を実現することを目的とする。また、この比較器を利用して、高速に、かつ高精度で動作するADC等の応用機器を実現することを目的とする。なお、本発明の課題は、上記の点に限定されるものではない。一実施例の比較器は、クロック信号に同期して第1の入力信号Vin及び第2の入力信号Vipを比較する比較器400であって、当該比較器の内部状態として、ハイレベル状態とZ1、ロウレベル状態とZ5、前記ハイレベル状態及び前記ロウレベル状態の中間のNNは自然数個のレベルZ2乃至Z4を表すN個のミドルレベル状態とを持ち、当該比較器400は、前記第1の入力信号Vin及び前記第2の入力信号Vipが入力され、前記第1の入力信号Vin及び前記第2の入力信号Vipに対応しかつ増幅された第1の差動増幅信号IP及び第2の差動増幅信号INを出力する差動増幅回路部110、121、122であって、前記クロック信号の第1のクロックタイミングclk1の立ち上がりで動作を開始し前記クロック信号の第2のクロックタイミングclk1の立ち下がりで動作を終了する、差動増幅回路部110、121、122と、前記第1の差動増幅信号IP及び前記第2の差動増幅信号INに基づいて動作し、前記第1の差動増幅信号IP及び前記第2の差動増幅信号INを比較した値を第1の比較値Cとしてラッチし出力する第1のラッチ部Latchと、前記第1の差動増幅信号IP及び前記第2の差動増幅信号INに基づいて動作し、前記第1の差動増幅信号IP及び前記第2の差動増幅信号INを比較した値417を遅延させたN個の値遅延可変部413、1713、1714の出力を第3のクロックタイミングclk2の立ち上がりでラッチし第2のN個の比較値Mout、M1、M2として出力する、N個のラッチ回路415、1715、1716を含む第2のラッチ部1bitTDC,2bitTDCと、を有し、前記第1の比較値Cと前記第2のN個の比較値Mout、M1、M2とに基づいて、前記ハイレベル状態と前記ロウレベル状態と前記N個のミドルレベル状態とが決定される、比較器400、1700によって提供される。なお、上記の遅延は、遅延量=0例えば、実施例における遅延可変部413が存在しない場合等を含む点に留意すべきである。また、本発明は、本発明の比較器を用いたADCによって提供される。なお、上記の括弧書きの記載は、以下で詳述する本発明の一実施例を参考までに付記したものであって、本発明を限定するものではない。また、本発明の比較器の応用分野は、ADCに限られない。本発明により、高速で高精度の比較器が実現できる。また、本発明の比較器を用いた機器例えばADCについても、高速で高精度のものが実現できる。なお、本願発明の効果は、この記載に限定されるものではない。図4は、本発明の比較器400の一実施例を示す図である。一実施例の比較器400は、大きく2つの部分に分かれている。すなわち、比較器400は、入力信号Vin及びVip及びクロック信号clk1を入力端子として持ち、比較出力Cを出力する比較部100と、比較部100の信号IP及び信号IN及びクロック信号clk2によって動作し、信号IP及び信号INの状態をメタステーブル出力Moutとして出力するメタステーブル検知部410とを有する。なお、clk1とclk2とは、同期していることを前提としているが、異なるクロックタイミングが利用されてもよい。このため、clk1とclk2として、別の標記を用いている点に留意すべきである。比較部100の構成は、図1に示す構成と同様であってもよい。メタステーブル検知部410の構成は以下の通りである。判定検知部411は、比較部100の信号IPおよびINを入力とするエクスクルーシブNOR回路で構成される。なお、当業者であれば、このエクスクルーシブNORを用いた回路は、回路構成次第でEXOR,NOR,NANDなどでも代用可能であることが理解できるであろう。判定検知部411の出力417は、遅延可変部413に入力される。遅延可変部413の出力418は、ラッチ415に入力される。ラッチ415は、クロック信号clk2をクロック入力端子に入力する。したがって、ラッチ415は、クロック信号clk2の立ち上がりのタイミングで、遅延可変部413の信号をラッチし、メタステーブル出力Moutとして出力する。図4bは、説明を単純化するために、図4aに示された実施例の遅延可変部413の直前の信号417の状態を含む真理値表を示している。すなわち、信号IP及びINが共にLの場合、又は共にHの場合には、差動増幅回路110の出力cp及びcnが近い値のままの状態であると判断される。この場合には判定検知部411の出力417がいずれの状態においてもH1となる。また、信号IP及びINが、それぞれL及びHの場合、または、それぞれH及びLの場合には、信号417は、L0となる。この状態においては、差動増幅回路110の出力cp及びcnの電圧差が十分大きくなった時期の状態を表しており、比較出力Cは、入力信号Vin及びVipの比較結果を、正しく反映している状態と判断することができる。図5は、図4に示した実施例において、比較器の出力としてメタステーブル出力Moutを利用して、比較器の出力としてH及びLに加えて、その中間の値Mを出力する3値出力比較器をキャリブレートする方法を示した実施例である。図5において、aは理想的な比較器の動作状態を示している。すなわち、比較器に入力される電圧差に応じて、H又はLの2値を出力するものである。これに対して、図5bに示すように、現実の比較器は、判定する極性が切り替わる付近の入力電圧オフセットがない場合であれば電圧差ゼロ付近の場合では、比較器の出力が安定しない領域が存在する。これをM501として示す。このような不安定な入力領域が発生する理由は、既に図3を用いて説明したとおりである。すなわち、入力電圧差が小さい場合に、差動増幅回路の出力cp及びcnの電圧差が十分増幅されるまでに長時間を要するため、比較時間の終了時点で、正確な比較結果が得られないメタステーブル状態が継続しているためである。このメタステーブル状態は、図4における信号417として取り出すことができる。そして、遅延可変部413を介してクロック信号clk2の立ち上がり時に、信号417の遅延した信号をラッチ415でラッチし、これをメタステーブル出力Moutとして取り出す。遅延可変部413とラッチ415とで、1bitTDCTimetoDigitalConverterが構成される。このメタステーブル出力MoutがH1として取り出される場合、メタステーブル状態を示しているため、比較出力CのロウレベルLとハイレベルHとの中間の値、すなわちミドルレベルMとして比較器400の出力に採用すればよい。そして、遅延可変部413の遅延量を増加させれば、より早い時期の信号417の値がラッチ415においてラッチされメタステーブル出力Moutとして出力される。このことは、メタステーブル出力Moutがメタステーブル状態を示す入力範囲が広くなることを意味する。したがって、遅延量を増加させることにより、図5dに示すように、ミドルレベルの取り得る範囲を増加させることとなる。以上のことは、遅延可変部413の遅延量を調節することにより、入力電圧差に対するミドルレベルの出力範囲を比較器動作を変えることなく調整できることを意味する。遅延量を調整して、入力範囲内で入力電圧差が均等に分布する入力信号を与えた場合に、例えば、その出力が1/3の確率割合でミドルレベルとなるようにすれば、入力電圧差に対して、比較器の出力、H、M、Lを1/3ずつ均等に出力することができる。この状態を図5cに示す。このように、遅延量を操作することによって、図5cの状態好きな状態に比較器をキャリブレートすることが容易にできることが理解される。これによって、H、M、Lの3値を出力する比較器が実現できる。あるいは、clk2のclk1に対する遅延時間を減少させることによっても、ミドルレベルの取り得る範囲は増加する。すなわち、当業者であれば、clk2のclk1に対する遅延時間を減少させることは、遅延量を増加させることと同様の作用をもたらすことが理解されよう。したがって、遅延可変部413の遅延量はゼロであってもよいすなわち遅延可変部413は無くてもよい。なお、上述の説明においては、ミドルレベルMが出力される割合を、遅延可変部413の遅延量を調節する又は、clk2のclk1に対する遅延時間を調節することによって行う実施例を説明した。これに加えて、ミドルレベルMが出力される割合を増加させるには、遅延量を増加させる場合も含め、以下の手法が存在する。あメタステーブル検出回路部内部の遅延可変部413の遅延量Δtを増加させる又は、clk2のclk1に対する遅延時間を減少させるい比較時間を短くするう比較器の動作速度を遅くするなお、上記あ乃至うの手法は、全ての実施例に対して、択一的に又は組み合わせて利用できるものあり、特定の実施例に限定して用いられるものではない点に留意すべきである。以下、これらの手法について説明する。[あメタステーブル検出回路部内部の遅延可変部413の遅延量Δtを増加させる又は、clk2のclk1に対する遅延時間を減少させる]この点は、既に説明した。したがって、ここでは、遅延量の変化の手法について補足的に説明する。図6に、遅延量を変化させる例として、可変容量負荷遅延回路を示す。NOT回路601と602とを直列に接続し、その接続点に可変容量素子603を接続し、その他端をグランドなどの固定電位に接続する。可変容量素子603の容量を変化させることにより、NOT回路601と602との接続回路の動作速度を調節することができる。したがって、可変容量素子603の容量を変化させることにより、端子AとBとの間の信号遅延量を変化させることができる。他の方法としては、NOT回路を2個接続した遅延素子を1単位として、複数単位の遅延素子を直列に接続し、セレクタを使用することで、直列に接続される遅延素子の数を変化させてもよい図示せず。その他の可変型の遅延素子を適宜用いることができる。[い比較時間を短くする]次に、比較時間を変化させることにより、図5におけるミドルレベルMの割合を変化させる手法について説明する。この手法は、図3に述べた原理を利用する。すなわち、図3cに示すように比較時間を長くすることにより、微小な入力電圧差ΔVinに対しても、比較判定動作は正常に終了し、比較器の比較結果として、L又はHを得ることが可能である。このことは、比較時間を短くすれば、入力信号に対して、メタステーブル出力信号Moutがメタステーブル状態を示す入力範囲が広くなることを意味する。したがって、比較時間を調節することによって、図5におけるミドルレベルの割合を調節してもよい。なお、比較時間は、クロック周波数を変更するか、クロックclk1のデューティー比を変更することにより調節することができる。特に、クロックclk1のデューティー比を変更する場合は、全体の動作速度を変えることなくミドルレベルの幅を調節出来る。これらの比較時間の変更は、クロック回路を適宜調節することにより行うことができる図示せず。[う比較器の動作速度を遅くする]比較器の動作速度を遅くすることにより、図5におけるミドルレベルMの割合を変化させる手法について説明する。この手法も、図3に述べた原理を利用しており、比較器の動作速度を遅くすることにより、等価的に比較時間を短くすることに相当している。これを用いてミドルレベルの幅を制御してもよい。なお、比較器の動作速度を遅くするには比較器のバイアス条件を変化させることや、負荷素子を増加させることで実現することができる。この点につき、下記う-1及びう-2で説明する。[う-1バイアス条件を変化させる]バイアス条件とは、差動増幅回路にかける直流成分の電圧に関する条件である。比較器が計測する入力電圧1と入力電圧2の極性が切り替わる電圧レベルを差動増幅回路の基準電圧と定義すると、基準電圧を変化させることによって、差動増幅回路内のトランジスタに流れる電流を変えることができ、差動増幅回路の動作速度を制御することができる。なお、基準電圧は、差動増幅回路の前段の回路で調整することの方が一般的であるが、比較器側差動増幅回路の直前にて基準電圧を変更してもよい。図7は、基準電圧の設定と差動増幅回路の速度との関係を示す図である。Vcmは入力信号の基準電圧を示し、また、Vaは、あるタイミングにおける入力信号Vinの電圧とVipの電圧との差の電圧を示している。図7a1は、基準電圧Vcm1=250mVである場合の入力信号Vinの電圧とVipの電圧を示している。図7a2は、基準電圧Vcm1=250mVである場合の差動増幅回路110aの出力cp1及びcn1の挙動を示す。これに対して、図7b1は、基準電圧をVcm2=250mVΔとした場合の入力信号Vinの電圧とVipの電圧を示している。図7b2に、この場合の差動増幅回路110bの出力cp2及びcn2の挙動を示す。図7b1と図7b2を対比すると、基準電圧を上げることにより、差動増幅回路の速度が増加することが分かる。差動増幅回路の速度が遅くなれば、図4におけるメタステーブル出力Moutがメタステーブル状態を示す入力範囲が広くなることになる。したがって、基準電圧を操作することにより、図5におけるミドルレベルMの割合を変化させてもよい。なお、基準電圧を制御する手法は、上述のように、差動増幅回路の前段の回路で調節しても良い。あるいは、差動増幅回路の入力のバイアス電圧を制御できるよう、レベルシフタ回路図示せずを介して、差動増幅回路の入力に印加しても良い。なお、差動増幅回路内のトランジスタのウェル電圧を変えることでもトランジスタの動作パラメータが変更されるため、ウェル電圧を変更することによって差動増幅回路の動作を制御してもよい。ウェル電圧を制御する方法については一般的な事柄であるため、ここでは詳細な説明は省略し、図示しない。[う-2比較器内部の負荷容量を増加させる]比較器内部の負荷容量を調節することによって、図5のミドルレベルの割合を調整することができる。図8aは、差動増幅回路110の出力cp及びcnに負荷容量801及び802を付加した例を示している。負荷容量を調節する手法としては、図8bに示すように、複数のコンデンサを並列に接続し、複数のスイッチSW1乃至SW3を操作して、並列に接続されるコンデンサの数を変化させることができる。また、電圧制御容量素子を用いて、電圧制御容量素子に与えるバイアス電圧を変化させることによって容量を変動させることができる図示せず。その他の可変容量を適宣用いることができる。比較器内に容量を付加することにより、差動増幅回路110の動作速度が変化する。図8cは、負荷容量が小さい場合の差動増幅回路110の出力cp及びcnの挙動を示す。また、図8dに、負荷容量が大きい場合の差動増幅回路110の出力cp及びcnの挙動を示す。負荷容量が大きいほど、差動増幅回路の動作が遅くなることが分かる。差動増幅回路の速度が変化すれば、図4におけるメタステーブル出力Moutがメタステーブル状態を示す確率が変化することになる。したがって、比較器の負荷容量を調節することにより、図5におけるミドルレベルMの割合を変化させてもよい。[比較器のオフセット調整の実施例]以下、ミドルレベルを用いて、比較器のオフセット量を補正する実施例を説明する。図9aは、理想的な比較器の特性を示しており、入力信号の極性を境にH又はLの出力が得られている。これに対して、現実の比較器は、図9bに示すように、一定のオフセットoffsetを持ち、極性変動する電圧がH又はL側にずれているこの例の場合、L側にずれているが、H側にずれている場合も同様である。この例の場合、ミドルレベルを調節し、ミドルレベルの上限値が、ちょうど中心のレベルに来るよう、ミドルレベル調節を行う図9c及びd。図9の真理値表に示すように、比較器の出力CがLであるか又はメタステーブル出力Moutの出力がH1である場合、真理値表にしたがって、新たな信号Lを出力させる。そして、比較器の出力CがHであり、かつメタステーブル出力Moutの出力がL0である場合、真理値表にしたがって、新たな信号Hを出力させる。このような真理値表を実現する論理回路を比較器の出力C及びメタステーブル出力Moutに結合することにより、図9eに示すようなキャリブレートされた比較器出力が得られる。上記のようなミドルレベルを設定するには、上述のあ乃至うのいずれかの手法を用いて実現してもよい。図10は、オフセット調整を自動的に行うためのフィードバック制御の手法を示す図である。制御ブロック1060は、図9の真理値表901を実現する論理回路の一例を示し、最終的にオフセット調整された2値の比較出力1050を出力する制御ブロックである。また、制御信号1065は、遅延量制御信号1010、clk2制御信号1011、負荷用制御信号1020、クロック制御信号1030、または基準電圧バイアス条件制御信号1040のうちの1つ以上の信号として利用してもよい。ミドルレベルを調整する手法については、図5を用いて既に説明したとおりである。制御ブロック1060は、図9に示す例の場合には、上述のあ乃至うの手法を用いて均等に分布する入力信号に対して、出力CがL、又は、出力CがHでかつ出力MoutがH1である確率が、併せて50になるように、フィードバック量を調整すればよい。または、出力信号CがHでかつ出力信号MoutがL0である確率が50となるよう、フィードバック量を調整してもよい。なお、図9におけるオフセットが、逆にH側にシフトしている場合にも、上記と同様の考え方に基づいて制御を行えばよい。当業者は、この点を理解できるであろう。[ヒステリシスコンパレータの実現の実施例]図11は、ミドルレベルを用いて、ヒステリシスコンパレータを実現する例を示した図である。図11cに示すように、必要とされるヒステリシスの幅を持つミドルレベル幅を得る。そして、比較器の直前の遷移状態に依存して、ミドルレベルをHレベルと結合するか、Lレベルと結合するかを決定する。これによって、ヒステリシスコンパレータを実現することができる。図12は、このヒステリシスコンパレータ1200を実装した実施例を示す。比較器の出力CがOR回路1201の第1の端子に入力され、出力MoutがOR回路1201の第2の入力とNOR回路1202の第1の端子に入力される。また、比較器の出力C-がNOR回路1202の第2の端子に入力される。OR回路1201の出力は、マルチプレクサ1210の第1の端子に入力される。NOR回路1202の出力は、マルチプレクサ1210の第2の端子に入力される。マルチプレクサ回路1210の出力は、このヒステリシスコンパレータの出力1211となる。この出力1211は、ラッチ回路1230で、クロックの立ち上がりタイミングでラッチされ、信号1231として、マルチプレクサ1210のセレクタ端子に入力される。これによって、マルチプレクサは、直前の比較器出力1211の遷移を反映し、1250及び1251に示されるヒステリシスコンパレータの動作が実現される。[ADCの実施例]ADCには、逐次比較型ADC、フラッシュ型ADC、パイプライン型ADC等、種々の方式が存在する。以下、本発明に係る比較器を用いてこれらのADCを構築した実施例を示す。なお、本発明の比較器は、本明細書で例示するADCへの利用に限定されるものではない。[逐次比較型ADC]図13は、本発明の比較器を採用した逐次比較型ADC1300の一実施例を示した図である。比較器400は、図4を用いて説明した本発明の比較器を示す。比較器400の入力Vinには、サンプルホールド回路1310が接続されており、アナログ入力を適切なタイミングでサンプリングし、保持した値をVinに供給する機能を有している。比較器400の出力Cには、出力Cの値を順次保持する逐次比較レジスタを含むSARロジック1320が接続されているSuccessiveApproximationRegisterlogic。SARロジック1320は、順次取り込んだ出力Cの値に応じたデジタル信号1321を出力し、デジタルアナログ変換器DAC1330に与える。DAC1330は、デジタル信号から変換されたアナログ信号1331を出力し、比較器400のVipに与える。以上の動作を逐次繰り返すことにより。Vinに漸近したデジタル値が出力1321に現れる。さらに、比較器400の出力Moutは、ミドルレベル制御器1340に与えられる。ミドルレベル制御器は、図5に示したミドルレベルの幅を適切な値に制御する機能を果たす。ミドルレベルの幅を調整する手法としては、上述したあ乃至うの方法が含まれる。ミドルレベル制御器は、上述のあ乃至うのうちの少なくとも1つを利用することによって、ミドルレベルの幅を制御することができる。なお、上述のあ乃至うの動作原理とミドルレベルの調整手法については、既に説明した。ここでは、説明の簡素化のため単相の場合のSARADCについて説明しているが、差動構成の場合も同様に適用できる。当業者はこの点について理解できるであろう。SARロジックに関しては当業者により種々のものが利用できるため、本明細書では、詳細には説明しない。図14は、2ステップの逐次比較型ADCの状態変化の例を示す図である。AD変換を実施するに当たり、アナログ入力がサンプルホールド回路1310によりサンプルされホールドされる。この値は、AD変換が終了するまで入力Vinに保持される。通常はビット表記では桁が上がるごとに2倍の重み付けがされるが、ここでは1ビット目D0と2ビット目D1は同じ値で3ビット目D2から値が倍になっていく。つまり、D2D1D0としたとき、それぞれのビットがハイのときに示す大きさはD2=2×D1=2×D0である。ここで、一番下のビットは固定値であり、上位2ビットを変更することで、DACで必要な電圧を生成していく。また、ここでは、後の信号処理における優位性から011を初期値として用いているが、反転させた信号100を用いてもよい。共に同じ値を示す。これは当業者なら理解できるであろう。まず、ステップ1の動作について図13及び図14を参照しながら説明する。図13において、SARロジックには、出力の初期値として011が設定されている。この値は、1321を介してDAC1330に与えられる。DAC1330は、011に対応するアナログ電圧を1331に出力し、比較器400の入力Vipには、デジタル値011に対応するアナログ電圧が印加されることになる。このアナログ電圧の値が、図14において、電圧値1450として示されている。図14のステップ1における比較動作は、比較電圧1450を基準として実行されることになる。以下では、同じ比較器400の出力Cを動作ステップに応じて別個のものとして扱うため、便宜上1ステップ目の比較結果をC1、2ステップ目の比較結果をC0と呼称する。比較器400は、入力Vinの電圧と入力Vipの電圧との差を処理し、Vip-Vinの電圧が1411、1412、1413の範囲にある場合は、それぞれHC=1かつMout=0、MMout=1、LC=0かつMout=0を出力する。Vinの電圧が1412のレベルにあると判断された場合には、ミドルレベルにあるため、Mout信号1が出力され、切り換え回路1323に与えられ、SARロジック回路の現在値011の内最初の2ビット01の末尾にMoutの出力1を付けくわえ011としたものがAD出力として取り出される。なお、この場合には、その後のAD変換を行う必要がないため、動作を終了させてもよい。入力Vinが1411のレベルHにある場合には、出力C1はレベルHをSARロジック1320に入力し、次のステップ2に移行する。SARロジックは、レベルHが入力されたのを受けて、初期値011の3ビット目D2に現在の比較結果C1=1を取り込み、その下位ビットである2ビット目D1に0を上書きし、内部状態を101とし、101をDAC1330に出力する。なお、これは現在のDAC生成レベル011の半分の値010を加えたことに相当する。このため、比較器400は、基準電圧が1460で示される値で動作するようになる。入力Vinの値が、1421、1422、1423の範囲にある場合には、比較器400は、次の比較動作で、それぞれH、M、Lを出力する。この実施例の場合には、ステップ2が最後のステップであるため、入力Vinの値が、1421、1422、1423の範囲にある場合に対応して、110、101、100を出力する。SARロジック内の動作は、Mout=0であれば、2ビット目D1に2ステップ目の比較結果C0を適用し、1ビット目D0に現在のMoutの出力0を適用する。Mout=1であれば、2ビット目D1は現在の値0をそのまま用いて、1ビット目D0に現在のMoutの出力1を適用し、101をSARADCの出力とする。つまり、C0=1であれば、2ビット目D1に1を適用して、1ビット目D0にMoutの出力M=0を適用することにより110をSARADCの出力とする。また、C0=0であれば、2ビット目に0を適用し、末尾にMoutの出力M=0を適用することにより、100をSARADCの出力とする。なお、Vinが1422の範囲にある場合には、Mout=1が出力され、SARADCの出力は現在のDAC生成レベルの上二桁をそのまま用いて、末尾にMoutの出力1を加えて101としたものを用いる。ステップ1において、Vinの電圧が1413Lにある場合も、基準電圧を1470として、上記と同様の処理を行えばよい。このように、初回の比較結果をC1、2回目の比較結果をC0、Moutの判定結果をMとすると、SARADCの出力D2D1D0はC1C0Mであらわすことができる。また、Mout=1となったときにはそのときのDACの入力信号上2桁の末尾にMout=1を加えた信号を切り替え回路1323を用いてそのまま出力する。図14に示すように、以上の処理によって、入力Vinは、7つのレベルのデジタル値に変換される。通常の2値出力の比較器を用いて、2ステップの逐次比較型ADCを構成した場合には、出力は4つのレベルが得られる。したがって、本発明の3レベルの比較器を用いることにより、同様の精度の逐次比較型ADCを少ない段数で実現することができる。このことは、高速化、省電力化につながる。切り替え回路は図示しないが、当業者であれば適宜、種々の論理回路を構成することができる。次に、キャリブレーションについて述べる。最も効果的な範囲で動作させるためにはミドルレベルの幅を適切に設定するためのキャリブレーションが必要である。図14の斜線で示すように、2ステップの場合には、AD出力として、101、011、001の3つの出力においてミドルレベル出力が用いられる。キャリブレーションの一例としては、000から110までが均等に分布する入力信号を与え、7つのデジタル出力のうち、101、011、001のいずれかが出力される確率を3/7に設定してもよい。もしくは既知の確率分布を持つ入力信号から101、011、001が出てくる理想的な確率になるようにキャリブレーションを掛けてもよい。なお、本実施例では、2ステップで説明したが、1以上の整数であるNステップ動作に対しても同様に適用でき、このとき最も効率的なミドルレベル幅は全領域幅の内、ミドルレベルの占める領域は2N-1/2N1-1で表され、ステップ数が増加するほど値は1/2に漸近する。なお、ミドルレベル幅のキャリブレーション方法は、上述の例に限定されるものではない。また、図14において、1421の幅および1433の幅が他のレベルの幅よりも広くなっているが、通常のADCの利用形態においては、ADCの入力信号は、ADCのダイナミックレンジに収まるように設定するため、実際には全ての判定レベルを同じ幅で用いることとなり、ADCの精度に与える影響は小さい。なお、この点を考慮して、本発明を用いない場合の元々のフルレベルに相当する振幅を持つ信号を用いる場合はミドルレベルのキャリブレーションを、上述の3/7ではなく、3/8としてもよい。また、特定の入力信号を生成することが出来ない場合はランダムな信号を用いてMoutが1となる出現確率を上述に示した2N-1/2N1-1に近づくように補正をかけることで、大まかな補正を行っても良い。[フラッシュ型ADC]図15は、本発明の比較器400a乃至400dを用いたフラッシュ型ADC1500を示す。各比較器には、計測対象となるアナログ入力Vanaが比較器の一方の入力端子に接続される。そして、基準となる電圧を作り出すために、抵抗1521乃至1525を直列に接続し、基準電圧Vref及びVref-を両端に接続する。実施例の場合には、入力範囲を0から900mVとして基準電圧150mV、350mV、550mV、750mVの基準電圧が得られる。これらの基準電圧を各比較器の他方の入力端子に接続する。比較器400a乃至400dの各々は、エンコーダ1510に対して、3値の情報を提供する。50mV以上、±50mV以内、-50mV以下その結果上記4レベルの基準電圧と比較器から0~100mV、100mV~200mV、200mV~300mV、300mV~400mV、400mV~500mV、500mV~600mV、600mV~700mV、700mV~800mV、800mV~900mVの9レベルの判定レベルが得られる。これを通常の比較器で行った場合には8個の基準電圧と比較器が必要となるため、必要数を半分に削減できている。エンコーダは、入力されたそれぞれの情報から、デジタル値Vdigを出力する。エンコーダは、比較器400a乃至400dの各々の出力をデジタル値に変換できるものであれば、どのようなものでもよい。エンコーダの実装方法については、当業者が適宜に実施しうるものであるため、本明細書では、詳細な説明は省略する。[パイプライン型ADC]図16は、本発明の比較器400を用いたパイプライン型ADC1600を示す。図16aが、本発明のパイプライン型ADC1600の全体像である。アナログ入力Vinが1.5ビットサブADCを含むパイプライン回路1611に入力される。本実施例では、パイプライン回路1611乃至1618が直列に接続されている。なお、1.5ビットとは、比較器から得られるデジタル値の取り得る値が3つあるということである。各パイプライン回路の出力は、エンコーダ1620に入力され、デジタル出力Vdigとして出力される。エンコーダ1620の実装については、当業者により種々のものが利用できるため、本明細書では、詳細には説明しない。図16bは、パイプライン回路1612の更に詳細な構成を示した図である。すなわち、入力信号Vinは、サンプルホールド回路1631によって、保持される。そして保持された信号1637は、1.5ビットADC1633によりデジタルに変換され、エンコーダ1620に入力される。そして、1.5ビットデジタル出力1632は、更に1.5ビットDACに入力され、再びアナログ電圧1636に変換される。保持された信号1637からアナログ電圧1636を減算素子1638で減算し、差分電圧1639を得る。これを増幅回路1640で2倍して、次段のパイプライン回路に送る。このようにして、各段におけるデジタル変換によって生じた誤差を差分値として次段に伝達し、順にAD変換を繰り返すことにより、パイプライン回路の段数に応じた精度で、AD変換が行える。図16cは、1.5ビットADCの具体的回路である。図示するように、各パイプライン回路は、本発明の比較器400を1個使用すればよい。通常の2値の比較器を用いた場合には、比較器が2個及び基準電圧生成回路が別途必要となる図示せず。したがって、本発明のパイプライン型ADCは、比較器の数を飛躍的に減少させること、また、図3に示したように、比較器の動作速度を改善し、高速化させることができる。[比較結果が3値を超える比較器の実施例]図17aに、5レベルの比較出力が得られる比較器1700の一実施例を示す。図17の実施例は、図4の実施例を拡張したものであるため、図4と重複する構成要素の説明は省略する。図17aのメタステーブル検知部1710において、判定検知部411の出力417は、2bitTDCに入力される。2bitTDCの構成を以下に示す。信号417は、まず遅延可変部1713に入力される。遅延可変部1713の出力は、ラッチ1715に入力されると共に、遅延可変部1714に入力される。遅延可変部1714の出力は、ラッチ1716に入力される。ラッチ1715及びラッチ1716は、クロック信号clk2の立ち上がりタイミングで、それぞれの入力信号をラッチし、それぞれ、M1及びM2として出力する。図17bに、2つのクロック信号clk1及びclk2のタイミングチャートを示す。比較部100は、clk1の立ち上がりタイミングt1で動作を開始し、clk1の立ち下がりタイミングt2で動作を終了する。ラッチ1715及びラッチ1716は、クロック信号clk2の立ち上がりタイミングであるt3でラッチ動作を行う。ここで、可変遅延部1713の遅延量をτ13、可変遅延部1714の遅延量をτ14とする。ラッチ1715の出力M1は、t3からτ13だけ時間的に前の時刻tM1における信号417の状態を表していることになる。そして、ラッチ1716の出力M2は、t3からτ13τ14だけ時間的に前の時刻tM2における信号417の状態を表していることになる。図18aに、比較出力C、M1、M2の状態および、比較器1700の出力の関係を示す。また、図18bに、タイミングt3において比較器1700の内部状態から出力として、Z1乃至Z5を出力するための真理値表を示す。図18aにおいて、a1は、比較出力Cの出力を示している。a2は、M1の出力を示している。a3は、M2の出力を示している。a4は、比較器1700としての出力Z1乃至Z5を示している。この出力Z1乃至Z5を得るための真理値表を図18bに示す。この真理値表におけるZ1乃至Z5を得るための論理回路図示せずを用いることによって、Z1乃至Z5を得ることができる。なお、論理回路は図示しないが、当業者であれば適宜、真理値表を実現する種々の論理回路を構成することができる。なお、図18の実施例では、Z3は、M1の出力をそのまま用いているが、M1の出力とCの出力とを用いて、Z3を更に2つの状態に分けることも可能である。この場合には、最終的に6レベルの比較出力を得ることが可能である。加えて、図17における2bitTDCを3ビット以上に拡張すれば、更に多くのレベルの比較器が構成できる。この拡張の方法については、詳細に説明しないが、図17及び18を参照することにより、当業者であれば、適宜構成できる点に留意すべきである。また、上述した比較結果が3値を超える比較器の実施例は、他の実施例と適宜組み合わせて実施できることは言うまでもない。以上、本発明の実施例について説明したが、請求項に係る本発明の技術的範囲は、本明細書の実施例に限定されるものではない。加えて、本発明は、その均等物をも包含するものであることは言うまでもない。また、各実施例は、それぞれ排他的なものではなく、各実施例の構成要素は、他の実施例の構成要素と置き換えてもよく、あるいは、他の実施例に追加してもよい。"