"互いに交差するように形成された複数の第1配線及び複数の第2配線の交点に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、前記第1配線及び前記第2配線を選択駆動する制御回路とを備え、前記制御回路は、複数の前記メモリセルの中から選択された選択メモリセルの保持データを変化させる動作を行う場合において、前記選択メモリセルに接続される第1配線である選択第1配線に第1の電圧を印加する一方、前記選択メモリセルに接続される第2配線である選択第2配線に第2の電圧を印加し、前記選択第1配線以外の前記第1配線である非選択第1配線には前記第3の電圧を印加し、前記選択第2配線以外の前記第2配線である非選択第2配線には前記前記第3の電圧よりも大きい第4の電圧を印加するように構成され、前記第3の電圧と前記第4の電圧との間の差の絶対値は、前記第1の電圧と前記第2の電圧との間の差の絶対値よりもオフセット電圧の分小さくされ、前記整流素子は双方向ダイオードであり、前記制御回路は、前記第1の電圧と前記第2電圧との間の差の絶対値が増加するに従って前記オフセット電圧の値を増加させることが可能に構成されるとともに、前記メモリセルに対する書き込み動作又は消去動作のいずれか一方を行う場合に、前記非選択第1配線に第3の電圧を印加し、前記非選択第2配線に前記第4の電圧を印加し、前記書き込み動作又は前記消去動作のうちの残りの一方を行う場合に、前記非選択第1配線及び前記非選択第2配線に前記第1の電圧と前記第2の電圧の中間の値を有する第5の電圧を印加し、前記オフセット電圧は、前記第1電圧と前記第2電圧との間の差の絶対値が増加するに従って二次関数的に増加することを特徴とする半導体記憶装置。互いに交差するように形成された複数の第1配線及び複数の第2配線の交点に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、前記第1配線及び前記第2配線を選択駆動する制御回路とを備え、前記制御回路は、複数の前記メモリセルの中から選択された選択メモリセルの保持データを変化させる動作を行う場合において、前記選択メモリセルに接続される第1配線である選択第1配線に第1の電圧を印加する一方、前記選択メモリセルに接続される第2配線である選択第2配線に第2の電圧を印加し、前記選択第1配線以外の前記第1配線である非選択第1配線には第3の電圧を印加し、前記選択第2配線以外の前記第2配線である非選択第2配線には前記前記第3の電圧よりも大きい第4の電圧を印加するように構成され、前記第3の電圧と前記第4の電圧との間の差の絶対値は、前記第1の電圧と前記第2の電圧との間の差の絶対値よりもオフセット電圧の分小さくされ、前記制御回路は、前記第1の電圧と前記第2電圧との間の差の絶対値が増加するに従って前記オフセット電圧の値を増加させることを特徴とする半導体記憶装置。前記整流素子は双方向ダイオードであり、前記制御回路は、前記メモリセルに対する書き込み動作又は消去動作のいずれか一方を行う場合に、前記非選択第1配線に前記第3の電圧を印加し、前記非選択第2配線に前記第4の電圧を印加し、前記書き込み動作又は前記消去動作のうちの残りの一方を行う場合に、前記非選択第1配線及び前記非選択第2配線に前記第1の電圧と前記第2の電圧の中間の値を有する第5の電圧を印加することを特徴とする請求項2記載の半導体記憶装置。前記オフセット電圧は、前記第1電圧と前記第2電圧との間の差の絶対値が増加するに従って二次関数的に増加する請求項2記載の半導体記憶装置。前記第3の電圧は、前記第2の電圧と等しく、前記第4の電圧は、前記第1の電圧の値から前記オフセット電圧の値を引いた値を有することを特徴とする請求項2記載の半導体記憶装置。前記第4の電圧は、前記第1の電圧と等しく、前記第3の電圧は、前記オフセット電圧であることを特徴とする請求項2記載の半導体記憶装置。前記第3の電圧は、前記オフセット電圧よりも小さい第6の電圧であり、前記第4の電圧は、前記第1の電圧の値から前記オフセット電圧よりも小さい第7の電圧の値を引いた値を有し、前記オフセット電圧は、前記第6の電圧と前記第7の電圧の和であることを特徴とする請求項2記載の半導体記憶装置。前記整流素子は一方向ダイオードであり、前記制御回路は、前記メモリセルに対する書き込み動作及び消去動作を行う場合に、前記非選択第1配線に前記第3の電圧を印加し、前記非選択第2配線に前記第4の電圧を印加することを特徴とする請求項2記載の半導体記憶装置。この発明は、クロスポイント型の抵抗変化メモリにおいて、リーク電流を低減し消費電力を低減させることのできる半導体記憶装置を提供することを目的とする。以下に説明する実施の形態の半導体記憶装置は、互いに交差するように形成された複数の第1配線及び複数の第2配線の交点に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、制御回路とをを備える。制御回路は、第1配線及び第2配線を選択駆動する。制御回路は、複数の前記メモリセルの中から選択された選択メモリセルの保持データを変化させる動作を行う場合において、前記選択メモリセルに接続される第1配線である選択第1配線に第1の電圧を印加する一方、前記選択メモリセルに接続される第2配線である選択第2配線に第2の電圧を印加する。更に、選択第1配線以外の第1配線である非選択第1配線には第3の電圧を印加する。また、選択第2配線以外の第2配線である非選択第2配線には第3の電圧よりも大きい第4の電圧を印加する。第3の電圧と第4の電圧との間の差の絶対値は、第1の電圧と第2の電圧との間の差の絶対値よりもオフセット電圧の分小さくされる。加えて、制御回路は、前記第1の電圧と前記第2電圧との間の絶対値が増加するに従って前記オフセット電圧の値を増加させる。以下、添付した図面を参照して本発明の実施の形態を説明する。本実施の形態の半導体記憶装置は、一例として、メモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として構成され得る。しかし、この構成はあくまでも一例である。[第1の実施の形態]図1は、第1の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板1上のグローバルバス等の配線が形成される配線領域3とその上に積層されたメモリブロック2の構成を示している。図1に示すように、メモリブロック2は、この例では4層のメモリセルアレイMA0~MA3からなる。メモリブロック2の直下の半導体基板1には、配線領域3が設けられる。配線領域3には、メモリブロック2に書き込み/読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域3には後述するカラムスイッチ等を含むカラム系制御回路や、ロウデコーダ等を含むロウ系制御回路が設けられていてもよい。積層された各メモリセルアレイMAのワード線WL及びビット線BLと、半導体基板1上に形成された配線領域3とを接続するために、メモリブロック2の側面に垂直配線ビアコンタクトが必要になる。配線領域3の四辺には、ビット線コンタクト領域4及びワード線コンタクト領域5が設けられている。ビット線コンタクト領域4及びワード線コンタクト領域5には、ビット線BL及びワード線WLと制御回路とを接続するためのビット線コンタクト6及びワード線コンタクト7が形成される。ワード線WLは、その一端がワード線コンタクト領域5に形成されたワード線コンタクト7を介して配線領域3に接続されている。また、ビット線BLは、その一端がビット線コンタクト領域4に形成されたビット線コンタクト6を介して配線領域3に接続されている。図1では、複数のメモリセルアレイMAを半導体基板1に垂直な方向図1に示すz方向に積層した1つのメモリブロック2について示している。このような単位メモリブロック2がワード線WLの長手方向図1に示すx方向及びビット線BLの長手方向図1に示すy方向に複数個マトリクス状に配置されてもよい。図1に示すように、本実施の形態では、ワード線コンタクト領域5では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線WLが共通コンタクトを介して配線領域3に接続されている。また、ビット線コンタクト領域4では、各層のビット線BLが別々に用意された4列のコンタクトを介して配線領域3に接続されている。本実施の形態では、ビット線BLは層毎に独立駆動され、ワード線WLは全ての層で共通に接続されているが、ワード線WLについても層毎に独立駆動するようにしても良い。また、ビット線BLを共通にして、ワード線WLを独立駆動するようにしても良い。更に、ビット線BL及びワード線WLの少なくとも一方を上下の層で共有するように構成することもできる。図2Aは、抵抗変化メモリ装置のメモリセルアレイMAの等価回路を示す回路図である。ここで、図2Aに示すメモリセルアレイMAは、ワード線WLの長手方向図2Aに示すx方向及びビット線BLの長手方向図2Aに示すy方向にそれぞれ例えば1×103個の単位メモリセルMCが配置されている。1つのメモリセルアレイMA内では、単位メモリセルMCが二次元マトリクス状に配列されている。図示のようにワード線WLとビット線BLとの交差部に、整流素子例えば双方向ダイオードDiと可変抵抗素子VRとが直列接続された抵抗変化型の単位メモリセルMCが配置される。すなわち、この第1の実施の形態のメモリセルMCは、順方向と逆方向の両方に電流を流すことが可能な構成であるバイポーラ型のメモリセルである。双方向ダイオードDiの電圧-電流特性の一例を図2Bに示す。可変抵抗素子VRは例えば、電極/遷移金属酸化物/電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子VRとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるものPCRAM、金属陽イオンを析出させて電極間に架橋コンタクティングブリッジを形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるものCBRAM:ConductiveBridgingRAM、電圧あるいは電流印加により抵抗値が変化するものReRAM電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。等を用いることができる。バイポーラ型のReRAMの場合、メモリセルMCに対するデータの書き込みは、可変抵抗素子VRに例えば7V程度双方向ダイオードDiの電圧降下分を考慮し、ビット線BLとワード線WLとの間には8V程度の電圧を、双方向ダイオードDiの逆方向に印加して、10nA程度の電流を10ns~100ns程度の時間流す。これにより、可変抵抗素子VRが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルMCに対するデータの消去は、可変抵抗素子VRに対例えば7V双方向ダイオードDiの電圧降下分を考慮し、ビット線BLとワード線WLとの間には8V程度の電圧を、双方向ダイオードDiの順方向に印加し、1μA-10μA程度の電流を500ns~2μs程度の時間流す。これにより、可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルMCの読み出し動作は、可変抵抗素子VRに0.4V双方向ダイオードDiの電圧降下分を考慮し、ビット線BLとワード線WLとの間には8V程度の電圧を与え、可変抵抗素子VRを介して流れる電流をモニタする。これにより、可変抵抗素子VRが低抵抗状態にあるか高抵抗状態にあるかを判定する。[制御回路の構成]次に、図3を参照して、カラム系制御回路及びロウ系制御回路の構成について説明する。ここでは、ワード線方向に2Kbit=2048bit、ビット線方向に512bitのメモリセルMCを配列して1MbitのメモリセルアレイMAを構成する場合を例として説明する。図3は、抵抗変化メモリ装置のカラム系制御回路及びロウ系制御回路の配置例を示すブロック図である。図3に示されるように、ロウ系制御回路は、例えばロウデコーダ10、メインロウデコーダ11、書き込み駆動線ドライバ12、ロウ電源線ドライバ13及びロウ系周辺回路14により構成される。また、カラム系制御回路は、例えばカラムスイッチ20、カラムデコーダ21、センスアンプ/書き込みバッファ22、カラム電源線ドライバ23及びカラム系周辺回路24により構成される。本実施の形態に係るワード線は階層化構造を有しており、メインロウデコーダ11は、256対のメインワード線MWLx、MWLbxx=<255:0>のいずれか一対を選択駆動する。一例として、選択されたメインワード線MWLx、MWLbxでは、メインワード線MWLxがH状態となり、メインワード線MWLbxがL状態となる。逆に、非選択のメインワード線MWLx、MWLbxでは、メインワード線MWLxがL状態となり、メインワード線MWLbxがH状態となる。一対のメインワード線MWLx、MWLbxはロウデコーダ10に接続され、ロウデコーダ10は、メインワード線MWLx、MWLbxの階層下にある8本のワード線WLx<7:0>のうちの1本を選択駆動する。メインロウデコーダ11により選択駆動されたメインワード線MWLx、MWLbxに接続されたロウデコーダ10が更にワード線WLを選択駆動することにより、1本のワード線WLが選択駆動される。書き込み駆動線ドライバ12には8本の書き込み駆動線WDRV<7:0>及びロウ電源線VRowが接続され、ロウ電源線ドライバ13にはロウ電源線VRowが接続されている。このロウ電源線VRowには、非選択のメインワード線MWL、MWLbxの階層下のワード線WL、及び選択されたメインワード線MWL、MWLbxの階層下の非選択のワード線WLに供給される電圧が印加される。書き込み駆動線WDRV<7:0>及びロウ電源線VRowはロウデコーダ10に接続され、ロウデコーダ10がワード線WLを駆動するための電圧が印加される。ロウ系周辺回路14は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。本実施の形態に係るビット線も階層化構造を有しており、カラムデコーダ21は、64対のカラム選択線CSLy、CSLbyy=<63:0>のいずれか一対を選択駆動する。一例として、選択されたカラム選択線CSLy、CSLbyでは、カラム選択線CSLyがH状態となり、カラム選択線CSLbyがL状態となる。逆に、非選択のカラム選択線CSLy、CSLbyでは、カラム選択線CSLyがL状態となり、カラム選択線CSLbyがH状態となる。一対のカラム選択線CSLy、CSLbyはカラムスイッチ20に接続され、カラムスイッチ20は、カラム選択線CSLy、CSLbyの階層下にある8本のビット線BLy<7:0>のうちの1本を選択駆動する。カラムデコーダ21により選択駆動されたカラム選択線CSLy、CSLbyに接続されたカラムスイッチ20が更にビット線BLを選択駆動することにより、1本のビット線BLが選択駆動される。センスアンプ/書き込みバッファ22は、ローカルデータ線LDQ<7:0>に読み出された信号を検知増幅するとともに、データ入出力線IO<7:0>から入力される書き込みデータをカラムスイッチ20を介してメモリセルMCに供給するものである。センスアンプ/書き込みバッファ22には、8本のローカルデータ線LDQ<7:0>及びカラム電源線VCol1が接続され、カラム電源線ドライバ23にはカラム電源線VCol1、VCol2が接続されている。ローカルデータ線LDQ<7:0>及びカラム電源線VCol1、VCol2はカラムスイッチ20に接続され、カラムスイッチ20がビット線BLを駆動するための電圧が印加される。具体的には、セット動作時において8本のローカルデータ線LDQ<7:0>のうち選択ビット線BLに対応する1本のローカルデータ線LDQに電圧VSETを供給し、それ以外の7本には電圧Vαを供給する。カラム系周辺回路24は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。次に、第1の実施の形態の抵抗変化メモリ装置においてリセット動作を行う場合にワード線WL及びビット線BLに印加される電圧を、図4及び図5を参照して説明する。まず、図4を参照して、第1の実施の形態の比較例に係る抵抗変化メモリ装置においてリセット動作を実行する場合の印加電圧を説明する。ここでは一例として、リセット動作によりデータが消去される選択メモリセルMCは、選択ビット線BL03と選択ワード線WL00の交点に位置するメモリセルMC03であるとして説明を行う。選択メモリセルMC03に接続されるビット線BL03選択ビット線、及びワード線WL00選択ワード線には、それぞれリセット電圧VRESET、及び接地電圧Vss=0Vが印加される。これにより、選択メモリセルMC03の双方向ダイオードDiが順方向バイアス状態となり電流が流れ、選択メモリセルMC03の可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。リセット電圧VRESETは、一例として8V程度であるが、これは双方向ダイオードDiの及び可変抵抗素子VRの特性、及びワード線WL及びビット線BLの寄生抵抗、その他周辺回路の特性などによって変化する。一方、メモリセルアレイMA上の選択メモリセルMC03に接続されていない非選択ビット線BL00、BL01、BL02は、接地電圧Vssを印加される。また、選択メモリセルMC03に接続されていない非選択ワード線WL00、WL01、WL02は、リセット電圧VRESETを印加される。以下では、選択ワード線WL03及び選択ビット線BL03の交差部に接続され、破線A1により囲まれているメモリセルMC03のことを以下、選択状態にあるという。選択状態にあるメモリセルMC03に対して、ビット線BL03電圧VRESETからワード線WL00電圧Vssへと双方向ダイオードDiの順方向に電圧が印加され、メモリセルMC03にリセット電流が流れる。この電流によりメモリセルMC03に対してリセット動作が行われる。一方、選択ビット線BL03及び非選択ワード線WL01~03の交差部に接続され、破線M2により囲まれているメモリセルMCのことを半選択状態にあるという。半選択状態にあるメモリセルには、電圧が印加されない。同様に、選択ワード線WL00及び非選択ビット線BL00~02の交差部に接続され、破線M3により囲まれているメモリセルMCも、半選択状態にあり、同様に電圧は印加されない。また、非選択ワード線WL01~03、及び非選択ビット線BL00~02の交差部に接続され、破線M4により囲まれているメモリセルMCのことを以下、非選択状態にあるという。非選択状態にある非選択メモリセルMCに対しては、逆バイアス-VRESETが印加され、これにより、非選択メモリセルMCにはリーク電流が流れることになる。メモリセルアレイMAに含まれるメモリセルMCの数が増加し、非選択メモリセルMCの数が増加すると、リーク電流の増大が無視できなくなる。このリーク電流の増大は、消費電力の増大、及び動作マージンの減少による誤動作等を引き起こす虞がある。そこで、本実施の形態では、図5に示すように、次のような電圧印加方法を実行することにより、リーク電流の増大を抑制している。選択ビット線BL03選択ビット線、及びワード線WL00選択ワード線には、それぞれリセット電圧VRESET、及び接地電圧Vss=0Vが印加される。また、非選択ビット線BL00、BL01、BL02は、接地電圧Vssを印加される。これは、図4と同様である。一方、非選択ワード線WL01~03は、リセット電圧VRESETからオフセット電圧Vαを引いた電圧VRESET-Vαを印加される。このため、この図5の場合、半選択状態にある破線M2内のメモリセルMCにも、オフセット電圧Vαが印加される。半選択状態にある破線M3内のメモリセルMCは、図4と同様、電圧は印加されない。一方、非選択状態のメモリセルMC破線M4内は、図4の場合よりもオフセット電圧Vαだけ小さい逆バイアス-VRESETVαを印加される。すなわち、図5の場合、非選択ビット線BLに印加される電圧と非選択ワード線WLに印加される電圧との間の電位差絶対値は、選択ビット線BLに印加される電圧と選択ワード線WLに印加される電圧との間の電位差絶対値よりも、オフセット電圧Vαだけ小さい。このようなオフセット電圧Vαが設定されていることにより、非選択状態にある複数のメモリセルMC破線M4内に流れるリーク電流の総量を、図4の場合に比べ小さくすることができる。非選択状態のメモリセル破線M4内の数は多く、従って、この非選択状態破線M4内のメモリセルのリーク電流を減らすことが、メモリ装置全体のリーク電流を減らすことに繋がる。従って、この図5の電圧印加方法によれば、リーク電流を抑制し、消費電力を低減することができる。ところで、抵抗変化メモリにおいてリセット動作を行う場合には、いわゆるステップアップ動作を行うのが一般的である。例えば、リセット電圧VRESETを初期値VRESET0に設定してリセット動作を行い、それにより消去動作が完了しない場合に、初期値VRESET0にステップアップ電圧ΔVを加えた電圧VRESET0ΔVにより、再びリセット動作を行う。以下、リセット動作が完了するまで、同様のステップアップ動作を繰り返す。本実施の形態では、図6Aに示すように、このようなステップアップ動作や、その他の理由により電圧VRESET選択ビット線BLに印加される電圧と選択ワード線WLに印加される電圧との間の電位差が大きくなるに従い、このオフセット電圧Vαも大きい値に変化する。図6Aでは、電圧VRESET選択ビット線BL03に印加される電圧と選択ワード線WL03に印加される電圧との間の差絶対値が徐々に増加するにつれ、オフセット電圧Vαが二次関数的非線形に、あるいは曲線状にに増加している。しかし、これはあくまでも一例である。電圧VRESETに増加に従い、電圧Vαが線形的に一次関数に従って増加するのでもよい。また、階段状に増加するのでもよい電圧VRESETがある数値範囲にある場合には、電圧Vαは一定であってもよい。このようにオフセット電圧Vαを増加させる理由を図6Bを参照して説明する。図6Bは、電圧VRESETの値と、そのときのリセット動作が完了せずFAILとなる確率フェイルビット率との関係を示したグラフである。図6B中、黒三角のドットは、オフセット電圧Vαを0.5Vに固定した場合を示しており、黒丸のドットは、オフセット電圧Vαを2.0Vに固定した場合を示している。どちらの場合も、電圧VRESETの値が増加するほど、フェイルビット率は低下するリセット動作が進行する。しかし、電圧VRESETの値が比較的小さい場合図6Bでは、VRESETが7.0Vよりも小さい場合では、オフセット電圧Vαが0.5Vの場合の方が、2.0Vの場合よりもフェイルビット率が小さい。一方、電圧VRESETの値が比較的大きい場合図6Bでは、VRESETが7.0V以上の場合では、オフセット電圧Vαが2.0Vの場合の方が、0.5Vの場合よりもフェイルビット率が小さい。このような現象が生じるのは、次の理由によると考えられる。電圧VRESETが小さい場合に電圧Vαの値が2.0Vなどの大きい値に設定されると、非選択状態のメモリセルでのリーク電流には影響がない一方で、半選択状態のメモリセル破線M2内でのリーク電流が大きくなってしまう。このため、電圧VRESETが小さい場合には、電圧Vαを0.5Vに設定した場合の方が、2.0Vに設定した場合に比べフェイルビット率は小さくなる。一方、電圧VRESETが大きい場合には、非選択状態のメモリセル破線M4内でのリーク電流の影響が大きい。したがって、電圧Vαの値を大きい値にするのが、リーク電流の低減のためには望ましい。リーク電流を減らすことは、選択ビット線BLや選択ワード線WLの電位変化を抑制することにつながり、フェイルビット率も小さくすることができる。本実施の形態は、この点に着目し、電圧VRESETが選択ビット線BLと選択ワード線WLの間に印加される電圧増加するに従って、オフセット電圧Vαを徐々に増加させる制御を行っている。一例として、図6Aに示すように、電圧VRESETが5.0Vのときには、電圧Vαを0.5V程度に設定する。一方、電圧VRESETが9.0Vのときには、電圧Vαを3.0V程度に設定する。電圧RESETが5.0V<VRESET<9.0Vのときには、電圧VRESETの増加に従って電圧Vαを0.5V~3.0Vの範囲で増加させる。このようにオフセット電圧Vαを可変の値とすることにより、図6Bに示す如く、フェイルビット率を電圧VRESETの可変範囲の全体に亘って低くすることができる。したがって、リセット動作を早期に完了させることができ、消費電力の増大を抑制することができる。次に、第1の実施の形態のセット動作を、図7を参照して説明する。ここでも、選択メモリセルはメモリセルMC03であるとして説明する。この場合、選択ビット線BL03選択ビット線、及びワード線WL00選択ワード線には、それぞれ接地電圧Vss、及びセット電圧VSETが印加される。また、非選択ビット線BL00~02、及び非選択ワード線WL01~03は、セット電圧VSETの半分の電圧すなわち、選択ビット線BL03に印加される電圧VSETと選択ワード線WLに印加される電圧Vssの中間の電圧であるVSET/2が印加される。このように、セット動作では、リセット動作時のようなオフセット電圧Vαは用いられない。なお、メモリセルMCの読み出し動作リード動作は、従来と同様に、選択メモリセルMCに上述のセット電圧VSETやリセット電圧VRESETよりも小さい電圧Vreadを印加し、これにより選択メモリセルMCに流れる電流を検知することにより行うことができる。[効果]以上説明したように、第1の実施の形態の半導体記憶装置によれば、オフセット電圧Vαの設定により、非選択状態のメモリセルに印加される逆バイアスが、選択ビット線BLと選択ワード線WLとの間の印加電圧に応じて適切な値に設定される。これにより、消費電力を低減することができる。[第1の実施の形態の変形例]上述の第1の実施の形態の変形例を示す。図5、及び図7では、リセット動作時にオフセット電圧Vαによる印加電圧の調整を行い、セット動作時には、非選択ワード線WL及び非選択ビット線に電圧VSET/2を印加するため、オフセット電圧Vαによる調整が必要がない電圧印加方法を説明した。これとは逆に、図7,図8に示すように、セット動作時にオフセット電圧Vαによる印加電圧の調整を行い、リセット動作時には、非選択ワード線WL及び非選択ビット線に電圧VRESET/2を印加し、オフセット電圧Vαによる調整は行わない電圧印加方法も採用可能である。換言すれば、第1の実施の形態では、メモリセルMCに対するセット動作又はリセット動作のいずれか一方を行う場合に、オフセット電圧Vαによる調整を行い、他方を行う場合にはこれを行わないような電圧印加方法を採用することができる。[第2の実施の形態]次に、第2の実施の形態に係る半導体記憶装置について、図10を参照して説明する。この第2の実施の形態に係る半導体記憶装置の構成は、図1~図3と同様である。ただし、この実施の形態では、リセット動作時における非選択ビット線BL、非選択ワード線WLに印加される電圧が第1の実施の形態とは異なっている。この第2の実施の形態では、非選択ワード線WL01~03に印加される電圧はVRESETとし、選択ビット線BL00~02に印加される電圧はオフセット電圧Vαとしている点において、第1の実施の形態と異なっている。そして、このオフセット電圧Vαの値を、第1の実施の形態と同様に変化させている。なお、セット動作時の印加電圧は、第1の実施の形態と同一でよい。この第2の実施の形態によれば、第1の実施の形態と同様の効果を奏することができる。[第3の実施の形態]次に、第3の実施の形態に係る半導体記憶装置について、図11を参照して説明する。この第3の実施の形態に係る半導体記憶装置の構成は、図1~図3と同様である。ただし、この実施の形態では、リセット動作時における非選択ビット線BL、非選択ワード線に印加される電圧が第1の実施の形態とは異なっている。この第3の実施の形態では、非選択ワード線WL01~03に印加される電圧はVRESET-Vα1であり、選択ビット線BL00~02に印加される電圧はオフセット電圧Vα2としている点において、第1の実施の形態と異なっている。オフセット電圧Vα1とVα2の和は、オフセット電圧Vα図5に等しい。そして、このVα1とVα2の和を、第1の実施の形態と同様に変化させている。なお、セット動作時の印加電圧は、第1の実施の形態と同一でよい。この第3の実施の形態によれば、第1の実施の形態と同様の効果を奏することができる。[第4の実施の形態]次に、第4の実施の形態に係る半導体記憶装置を、図12~図14を参照して説明する。この実施の形態のメモリセルアレイMAの構成を図12に示す。この実施の形態では、メモリセルの構成要素として、双方向ダイオードDiの代りに、印加電圧が順バイアスである場合にのみアノードからカソードに向けて電流を流し、逆バイアスの場合には電流が流れないダイオードD一方向ダイオードが用いれらている点が、第1~第3の実施の形態と異なっている。すなわち、本実施の形態は、いわゆるユニポーラ動作方式の抵抗変化メモリに関するものである。ユニポーラ動作方式の抵抗変化メモリでは、セット動作、リセット動作とも、ダイオードDの順バイアス方向に電圧を印加することにより行う。ただし、リセット動作時におけるリセット電圧VRESETは、セット動作時におけるセット電圧VSETよりも電圧値が小さく、印加時間は長い。図13は、本実施の形態の抵抗変化メモリ装置においてリセット動作を実行する場合に、ワード線WL及びビット線BLに印加される電圧を示している。選択ビット線BL03選択ビット線、及びワード線WL00選択ワード線には、それぞれリセット電圧VRESET、及び接地電圧Vss=0Vが印加される。また、非選択ビット線BL00、BL01、BL02は、接地電圧Vssを印加される。一方、非選択ワード線WL01、WL02、WL03は、リセット電圧VRESETからオフセット電圧Vαを引いた電圧VRESET-Vαを印加される。このため、半選択状態にある破線M2内のメモリセルMCにも、オフセット電圧Vαが印加される。半選択状態にある破線M3内のメモリセルMCは電圧は印加されない。このオフセット電圧Vαは、上述の実施の形態と同様に、選択メモリセルMC03に印加される電圧が増大するに従って増加するように制御される。図14は、本実施の形態の抵抗変化メモリ装置においてセット動作を実行する場合に、ワード線WL及びビット線BLに印加される電圧を示している。選択ビット線BL03選択ビット線、及びワード線WL00選択ワード線には、それぞれセット電圧VSET、及び接地電圧Vss=0Vが印加される。また、非選択ビット線BL00、BL01、BL02は、接地電圧Vssを印加される。一方、非選択ワード線WL01、WL02、WL03は、セット電圧VSETからオフセット電圧Vβを引いた電圧VSET-Vβを印加される。セット電圧VSETがリセット電圧VRESETよりも大きい値である場合、オフセット電圧Vβは、図13のオフセット電圧Vαよりも大きい値になる。一方、非選択状態のメモリセルMC破線M4内は、逆バイアス-VSETVβを印加される。このようなオフセット電圧Vβが設定されていることにより、上述の実施の形態と同様に、リーク電流の総量を小さくすることができる。このオフセット電圧Vβは、上述の実施の形態と同様に、選択メモリセルMC03に印加される電圧が増大するに従って増加するように制御される。以上説明したように、第4の実施の形態の抵抗変化メモリ装置は、ユニポーラ動作を実行するものであるが、第1~第3の実施の形態と同様の効果を奏することができる。また、ユニポーラ動作であるため、セット動作、リセット動作のいずれにおいても、オフセット電圧Vα、Vβを設定することが有効である。なお、非選択ワード線WL及び非選択ビット線BLに印加する電圧として、第2の実施の形態や、第3の実施の形態のような電圧印加方法を採用することも可能である。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"