"所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備えた定電圧発生回路において、上記定電圧発生回路は、上記電圧源端子に接続されたドレインと上記出力端子に接続されたソースとを備えたNMOS電界効果トランジスタである第1のトランジスタと、上記第1のトランジスタのソースに接続されたゲートと、上記第1のトランジスタのゲートに接続されたドレインとを有するNMOS電界効果トランジスタである第2のトランジスタと、上記第2のトランジスタのソースと上記接地端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも1つのNMOS又はPMOS電界効果トランジスタである第3のトランジスタと、上記電圧源端子と上記第2のトランジスタのドレインとの間に接続された第1の定電流源とを備え、上記出力端子から上記第1のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記接地電圧を基準とした定電圧を発生する定電圧発生回路。上記第1の定電流源は、ゲートとソースとの間に所定の電位差を有するデプレッション型のNMOS又はPMOS電界効果トランジスタである請求項1記載の定電圧発生回路。上記第1の定電流源は、電流源及びカレントミラー回路を備える請求項1記載の定電圧発生回路。上記出力端子と上記接地端子との間に接続された第2の定電流源をさらに備え、上記第2の定電流源は上記第1の定電流源と同じ電流を供給する請求項1~3のいずれか1つに記載の定電圧発生回路。所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備えた定電圧発生回路において、上記定電圧発生回路は、上記接地端子に接続されたドレインと上記出力端子に接続されたソースとを備えたPMOS電界効果トランジスタである第1のトランジスタと、上記第1のトランジスタのソースに接続されたゲートと、上記第1のトランジスタのゲートに接続されたドレインとを有するPMOS電界効果トランジスタである第2のトランジスタと、上記第2のトランジスタのソースと上記電圧源端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも1つのNMOS又はPMOS電界効果トランジスタである第3のトランジスタと、上記接地端子と上記第2のトランジスタのドレインとの間に接続された第1の定電流源とを備え、上記出力端子から上記第1のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記入力電圧を基準とした定電圧を発生する定電圧発生回路。上記第1の定電流源は、ゲートとソースとの間に所定の電位差を有するデプレッション型のNMOS又はPMOS電界効果トランジスタである請求項5記載の定電圧発生回路。上記第1の定電流源は、電流源及びカレントミラー回路を備える請求項5記載の定電圧発生回路。上記出力端子と上記電圧源端子との間に接続され第2の定電流源をさらに備え、上記第2の定電流源は上記第1の定電流源と同じ電流を供給する請求項5~7のいずれか1つに記載の定電圧発生回路。図11及び図12の定電圧発生回路では、回路を構成する素子の個数が多くなるので、回路面積の削減が難しいという問題があった。また、電流経路も多くなるので、消費電流の削減が難しいという問題があった。図14の定電圧発生回路では、図11及び図12の定電圧発生回路と比べると回路構成が簡素化されるので、回路面積及び消費電流の削減が比較的容易になるが、定電流源I21をカレントミラー回路によって構成するので、余分な電流経路が1つ増えてしまうという問題があった。また、定電流源I21とFET32で構成される反転増幅器のしきい値電圧よりも高い出力電圧Voutにしようとすると、出力電圧Voutを分圧する抵抗R1,R2が必要であり、そこに流れる消費電流をなくすことができないという問題や、消費電流を小さくするためには抵抗素子の面積が大きくなるという問題があった。図15の定電圧発生回路では、Vgsを一定にしたデプレッション型のNMOS電界効果トランジスタを定電流源I21として使用するので、余分な電流経路をなくすことができるが、これは特許文献1に開示された回路と同じである。また、図14の定電圧発生回路と同様に、FET36とFET32で構成される反転増幅器のしきい値電圧よりも高い出力電圧Voutにしようとすると、出力電圧Voutを分圧する抵抗R1,R2が必要であり、そこに流れる消費電流をなくすことができないという問題や、消費電流を小さくするためには抵抗素子の面積が大きくなるという問題があった。図18の定電圧発生回路では、ソースフォロアの負荷としてNMOS電界効果トランジスタであるFET45を使用できるので、それほど回路面積を増加させることなく消費電流を削減することが可能になるが、負帰還制御がないので、負荷の直流的及び過渡的な変化に対する出力電圧Voutの変化を小さくすることが難しいという問題があった。本発明の目的は、上記のような問題を解決し、回路面積及び消費電流の削減を容易に達成することが可能であり、尚且つ、負帰還制御を行うことにより、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることが可能な定電圧発生回路を提供することにある。本発明の態様に係る定電圧発生回路は、所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備え、上記定電圧発生回路は、上記電圧源端子に接続されたドレインと上記出力端子に接続されたソースとを備えたNMOS電界効果トランジスタである第1のトランジスタと、上記第1のトランジスタのソースに接続されたゲートと、上記第1のトランジスタのゲートに接続されたドレインとを有するNMOS電界効果トランジスタである第2のトランジスタと、上記第2のトランジスタのソースと上記接地端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも1つのNMOS又はPMOS電界効果トランジスタである第3のトランジスタと、上記電圧源端子と上記第2のトランジスタのドレインとの間に接続された第1の定電流源とを備え、上記出力端子から上記第1のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記接地電圧を基準とした定電圧を発生する。本発明によれば、回路面積及び消費電流の削減を容易に達成することが可能であり、尚且つ、負帰還制御を行うことにより、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることが可能な定電圧発生回路を提供することができる。第1の実施形態.以下、図1~図5を参照して、本発明の第1の実施形態に係る定電圧発生回路について説明する。図1は、本発明の第1の実施形態に係る定電圧発生回路を示す回路図である。図1の定電圧発生回路は、同一チャネルドープ濃度のエンハンスメント型のNMOS電界効果トランジスタFET1,FET2,FET5と、同一チャネルドープ濃度のデプレッション型のNMOS電界効果トランジスタFET3,FET4とを備え、さらに、所定の入力電圧Vinを受ける電圧源端子と、所定の出力電圧Voutを発生する出力端子と、接地電位に接続された接地端子とを備える。FET4は、電圧源端子に接続されたドレインと出力端子に接続されたソースとを備える。FET2は、FET4のソースに接続されたゲートと、FET4のゲートに接続されたドレインとを有する。FET1は、FET2のソースと接地端子との間に設けられ、ダイオード接続されている。なお、FET1は、NMOS電界効果トランジスタに代えてPMOS電界効果トランジスタであってもよく、また、複数のNMOS又はPMOS電界効果トランジスタが互いに直列接続されていてもよい。FET3は、電圧源端子とFET2のドレインとの間に接続され、そのゲートとソースとの間に所定の電位差を有し、第1の定電流源として機能する。FET5は、出力端子と接地端子との間に接続される。FET1及びFET5によりカレントミラー回路を構成することにより、FET5は第2の定電流源として機能する。これにより、FET2は、FET4のゲート電圧を制御する入力トランジスタとして動作し、FET4は、定電圧発生回路の出力端子に出力電圧Voutを発生する出力トランジスタとして動作する。図1の定電圧発生回路は、出力端子からFET1のゲートに至る負帰還回路を形成することにより出力端子に接地電圧を基準とした定電圧を発生する。ここで、図1及び図2を参照して、図1の定電圧発生回路の動作原理を説明する。図2は、図1の定電圧発生回路の動作原理を説明する第1の回路図である。以下の説明では、FET1~FET5のすべてについて、飽和領域における出力抵抗は無限大であると仮定する。FET3は、デプレッション型のNMOS電界効果トランジスタであり、そのゲート及びソースの電位が同じであるので、飽和領域におけるドレイン電流は定電流Iになる。この定電流Iは、次式で表される。[数1]I=1/2×β3×W3/L3×Vgs-Vth_nd32=1/2×β3×W3/L3×-Vth_nd32ここで、β3はプロセスによって決まる定数であり、W3はFET3のチャネル幅であり、L3はFET3のチャネル長であり、Vth_nd3はFET3のしきい値電圧である。この定電流Iは、ダイオード接続されたFET1に流れ込む。このとき、FET1とFET5はカレントミラー回路を構成しているので、FET1とFET5のW/Lが等しければ、FET5も飽和領域においては定電流Iの定電流源になる。FET2のドレインは、FET3のゲート及びソースと、FET4のゲートとに接続され、FET2のソースは、FET1のドレイン及びゲートと、FET5のゲートとに接続され、FET2のゲートは、出力端子及びFET5のドレインに接続されている。ここで、FET1、FET2及びFET3は、反転増幅器を構成する。FET1,FET2が飽和領域においてドレイン電流Iを流す際に必要なゲートソース電圧をそれぞれVgs1,Vgs2により表すと、ドレイン電流Iはそれぞれ次式で表される。[数2]I=1/2×β1×W1/L1×Vgs1-Vth_ne12[数3]I=1/2×β2×W2/L2×Vgs2-Vth_ne22ここで、β1及びβ2はプロセスによって決まる定数であり、W1とW2はFET1及びFET2のそれぞれのチャネル幅であり、L1とL2はFET1及びFET2のそれぞれのチャネル長であり、Vth_ne1及びVth_ne2はFET1及びFET2のそれぞれのしきい値電圧である。説明の簡単化のために、次式のように、FET1、FET2、FET3のチャネル幅及びチャネル長が等しく、プロセスによって決まる定数が等しいと仮定し、従ってFET1及びFET2のしきい値電圧も等しいと仮定する。[数4]W1=W2=W3=W[数5]L1=L2=L3=L[数6]β1=β2=β3=β[数7]Vth_ne1=Vth_ne2=Vth_ne数1~数3に数4~数7を代入すると、FET1及びFET2のゲートソース電圧Vgs1及びVgs2はそれぞれ次式で表される。[数8]Vgs1=Vth_ne-Vth_nd3[数9]Vgs2=Vth_ne-Vth_nd3よって、FET1、FET2、FET3で構成される反転増幅器のしきい値Vtは、次式により表される。[数10]Vt=Vgs1Vgs2=2×Vth_ne-Vth_nd3数10において、Vth_neは正であり、Vth_nd3は負である。数10は、Vth_ne及びVth_nd3の温度変化分が等しければVtの温度変化分がキャンセルされてゼロになることを意味する。また、単一のFET1に代えて、直列接続された複数N個のNMOS電界効果トランジスタを備えている場合には、数10は次式に変形される。[数11]Vt=1N×Vth_ne-Vth_nd3FET4及びFET5は、入力トランジスタであるFET4と定電流源であるFET5とからなるソースフォロアを構成している。FET5は電流Iの定電流源であるので、FET4が飽和領域においてドレイン電流Iを流す際に必要なゲートソース電圧がVgs4であるとすると、ドレイン電流Iは次式で表される。[数12]I=1/2×β4×W4/L4×Vgs4-Vth_nd42ここで、β4はプロセスによって決まる定数であり、W4はFET4のチャネル幅であり、L4はFET4のチャネル長であり、Vth_nd4はFET4のしきい値電圧である。説明の簡単化のために、次式のように、FET3とFET4のチャネル幅及びチャネル長が等しく、プロセスによって決まる定数が等しいと仮定し、従ってFET3とFET4のしきい値電圧も等しいと仮定する。[数13]W3=W4=W[数14]L3=L3=L[数15]β3=β4=β[数16]Vth_nd3=Vth_nd4=Vth_nd数1及び数12に数13~数16を代入すると、Vgs4=0Vになる。ソースフォロアの入力電圧は、FET4のゲート電圧Vgであり、ソースフォロアの出力電圧は、FET4のソース電圧であるVoutである。VoutとVgの関係式は、[数17]Vout=Vg-Vgs4となるので、数17にVgs4=0Vを代入すると、[数18]Vout=Vgになる。図1の定電圧発生回路では、反転増幅器すなわちFET1、FET2及びFET3の入力電圧がソースフォロアすなわちFET4及びFET5の出力電圧になり、反転増幅器の出力電圧がソースフォロアの入力電圧になっているので、負帰還回路が形成されていることになる。よって、図1の定電圧発生回路では、数10で表される反転増幅器のしきい値Vtと、数18で表されるソースフォロアの入力電圧Vg及び出力電圧Voutの関係式とに従って、Vout=Vgが2×Vth_ne-Vth_nd3と等しくなるように制御される。つまり、定電圧発生回路の出力電圧Voutとして、2×Vth_ne-Vth_nd3の定電圧が発生する。この出力電圧Voutは負帰還で制御されるので、負荷の直流的及び過渡的な変化に対する出力電圧Voutの変化を小さくすることができる。また、図1の定電圧発生回路では、温度変化に対しても、しきい値電圧Vth_ne及びVth_nd3の温度変化分がキャンセルされるので、出力電圧Voutの温度特性を良くすることができる。また、図1の定電圧発生回路では、FET2と接地端子との間に直列接続されるNMOS電界効果トランジスタの個数や、しきい値電圧を変更することで、所望の出力電圧を得ることができる。さらに、図1の回路構成では、余分な電流経路が無いので消費電流の削減を容易に達成することができ、さらに、素子数が少なく全てNMOS電界効果トランジスタで回路を構成できるので、回路面積の削減を容易に達成することができる。図3は、図1の定電圧発生回路の動作原理を説明する第2の回路図である。図1及び図2を参照して説明した実施例では、ソースフォロア回路の負荷電流として出力端子と接地端子との間に電流源を接続しているが、常時出力負荷電流がある場合や、出力負荷電流がなくなることがあっても出力電圧Voutの変動が許容できる場合には、図3に示す回路図のように、ソースフォロアの負荷である電流源I2を除去してもよい。図4は、本発明の第1の実施形態の第1の変形例に係る定電圧発生回路を示す回路図である。図4の定電圧発生回路は、図1のFET3デプレッション型のNMOS電界効果トランジスタに代えて、デプレッション型のPMOS電界効果トランジスタであるFET6を備えている。図4の定電圧発生回路では、FET1,FET2,FET4,FET5のバックゲートがそれぞれ接地端子に接続されているものとする。NMOS電界効果トランジスタのバックゲートが図4に示すように接地端子に接続されている場合、図1の定電圧発生回路では、出力電圧Voutを高く設定するとFET4のゲート電圧Vgも高くなるので、FET3はバックバイアス効果の影響を大きく受けることになる。そのため、図1及び図2を参照して説明した動作原理の通りに動作させることができず、所望の出力電圧Voutを得ることができなくなったり、出力電圧Voutの温度特性が悪くなったりする。FET4のトランジスタサイズを大きくすることでこの特性劣化を小さくすることはできるが、回路面積が増加するという新たな問題が生じる。しかし、図4の回路構成であれば、回路面積や消費電流を増加させることなく、これらの問題を解決することができる。図4の定電圧発生回路の動作原理は図1の定電圧発生回路のものとほぼ同様であるので、説明は省略する。図5は、本発明の第1の実施形態の第2の変形例に係る定電圧発生回路を示す回路図である。図5の定電圧発生回路は、図4のFET6に代えて、エンハンスメント型のPMOS電界効果トランジスタであるFET7,FET8と、デプレッション型のNMOS電界効果トランジスタであるFET9とを備えている。FET7のソースは電圧源端子に接続され、そのドレインはFET2のドレインに接続される。さらに、FET8のソースは電圧源端子に接続され、そのドレインはFET9のドレインに接続される。FET9のゲート及びソースは接地端子に接続される。FET7及びFET8はカレントミラー回路を構成し、電流源であるFET9によって生成された定電流IをFET7にも生成する。図5の回路構成であれば、図4のFET6のようにデプレッション型のPMOS電界効果トランジスタを使えない場合であっても、回路面積や消費電流をあまり増加させることなく、図4の定電圧発生回路と同様に図1の定電圧発生回路の問題を解決できることができる。図5の定電圧発生回路の動作原理は図1の定電圧発生回路のものとほぼ同様になるので、説明は省略する。第2の実施形態.以下、図6~図10を参照して、本発明の第2の実施形態に係る定電圧発生回路について説明する。図6は、本発明の第2の実施形態に係る定電圧発生回路を示す回路図である。図6の定電圧発生回路は、同一チャネルドープ濃度のエンハンスメント型のPMOS電界効果トランジスタFET11,FET12,FET14,FET15と、同一チャネルドープ濃度のデプレッション型のPMOS電界効果トランジスタFET13とを備え、さらに、所定の入力電圧Vinを受ける電圧源端子と、所定の出力電圧Voutを発生する出力端子と、接地電位に接続された接地端子とを備える。FET14は、接地端子に接続されたドレインと出力端子に接続されたソースとを備える。FET12は、FET14のソースに接続されたゲートと、FET14のゲートに接続されたドレインとを有する。FET11は、FET12のソースと電圧源端子との間に設けられ、ダイオード接続されている。なお、FET11は、PMOS電界効果トランジスタに代えてNMOS電界効果トランジスタであってもよく、また、複数のPMOS又はNMOS電界効果トランジスタが互いに直列接続されていてもよい。FET13は、接地端子とFET12のドレインとの間に接続され、そのゲートとソースとの間に所定の電位差を有し、第1の定電流源として機能する。FET15は、出力端子と電圧源端子との間に接続される。FET11及びFET15によりカレントミラー回路を構成することにより、FET15は第2の定電流源として機能する。これにより、FET2は、FET4のゲート電圧を制御する入力トランジスタとして動作し、FET4は、定電圧発生回路の出力端子に出力電圧Voutを発生する出力トランジスタとして動作する。図6の定電圧発生回路は、出力端子からFET1のゲートに至る負帰還回路を形成することにより出力端子に接地電圧を基準とした定電圧を発生する。図7は、図1の定電圧発生回路の動作原理を説明する第1の回路図であり、図8は、図1の定電圧発生回路の動作原理を説明する第2の回路図である。本実施形態の定電圧発生回路もまた、図1~図3を参照して説明した第1の実施形態に係る定電圧発生回路のものと実質的に同様の動作原理に従う。図9は、本発明の第2の実施形態の第1の変形例に係る定電圧発生回路を示す回路図である。図9の定電圧発生回路は、図5のFET13デプレッション型のPMOS電界効果トランジスタに代えて、デプレッション型のNMOS電界効果トランジスタであるFET16を備えている。さらに、FET11,FET12,FET14,FET15のバックゲートをそれぞれ電圧源端子に接続している。図9の定電圧発生回路もまた、図4の定電圧発生回路のものと同様の効果を有する。図10は、本発明の第2の実施形態の第2の変形例に係る定電圧発生回路を示す回路図である。図10の定電圧発生回路は、図9のFET16に代えて、エンハンスメント型のNMOS電界効果トランジスタであるFET17,FET18と、デプレッション型のPMOS電界効果トランジスタであるFET19とを備えている。図10の定電圧発生回路もまた、図5の定電圧発生回路のものと同様の効果を有する。以上、本発明の実施形態に係る定電圧発生回路を説明したが、本発明は上記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。本発明の第1の実施形態に係る定電圧発生回路では、出力電圧が負帰還制御されるので、負荷電流の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることができる。また、直列接続されたNMOS又はPMOS電界効果トランジスタの個数や、しきい値電圧を変更することで、所望の出力電圧を得ることができる。さらに、余分な電流経路が無く、出力端子と接地端子との間に接続される負荷は、抵抗ではなく、NMOS電界効果トランジスタを使用した定電流源もしくは無負荷となるので、消費電流の削減を容易に達成することができる。よって、本発明の第1の実施形態に係る定電圧発生回路では、従来技術の定電圧発生回路と同等の特性を達成しながら、従来技術の定電圧発生回路よりも消費電流を削減することができる。また、本発明の第1の実施形態に係る定電圧発生回路では、回路を構成する素子数が少なく、電界効果トランジスタのみで構成することができるので、従来技術の定電圧発生回路と同等の特性を達成しながら、従来技術の定電圧発生回路よりも回路面積を削減することができる。また、ゲートとソースとの間に所定の電位差を有するデプレッション型のNMOS電界効果トランジスタを電流源として使用すれば、全てNMOS電界効果トランジスタで回路を構成できるので、さらに回路面積を削減することができる。さらに、本発明の第2の実施形態に係る定電圧発生回路では、NMOS電界効果トランジスタに代えてPMOS電界効果トランジスタを使用し、PMOS電界効果トランジスタに代えてNMOS電界効果トランジスタを使用することにより、第1の実施形態の場合と同様の効果を有する入力電圧を基準とした定電圧を発生することができる。本発明は、定電圧発生回路を用いる半導体集積回路全般に適用可能である。"