"半導体基板上に第1導電型電界効果トランジスタと、第2導電型電界効果トランジスタとを具備し、前記第1導電型電界効果トランジスタは、ソース/ドレインを形成する少なくとも2つに分離された高濃度第1導電型化合物半導体層と、前記高濃度第1導電型化合物半導体層の直下層に配設され、少なくとも前記ソースから前記ドレインに亘る領域に形成された低濃度第1導電型化合物半導体層と、前記ソース/ドレインを形成する前記高濃度第1導電型化合物半導体層上にオーミックコンタクトされた第1電極層と、前記低濃度第1導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第2導電型化合物半導体層と、前記高濃度第2導電型化合物半導体層上にオーミックコンタクトされた第2電極層とを備え、前記第2導電型電界効果トランジスタは、ソース/ドレインを形成する少なくとも2つに分離された前記高濃度第2導電型化合物半導体層と、前記ソースと前記ドレインの間に配設され、ゲートを形成する前記高濃度第1導電型化合物半導体層と、前記高濃度第1導電型化合物半導体層の下方に形成された低濃度第2導電型化合物半導体層と、前記高濃度第1導電型化合物半導体層上にオーミックコンタクトされた前記第1電極層と、前記高濃度第2導電型化合物半導体層上にオーミックコンタクトされた前記第2電極層と、を備える半導体装置。前記第2導電型電界効果トランジスタの前記ソース又は前記ドレインのいずれか一方を構成する前記高濃度第2導電型化合物半導体層と、前記第1導電型電界効果トランジスタの前記ゲートとして機能する高濃度第2導電型化合物半導体層とが、1つのパターンとして一体的に形成されていることを特徴とする請求項1に記載の半導体装置。前記第1導電型電界効果トランジスタの前記ソース又は前記ドレインのいずれか一方を構成する前記高濃度第1導電型化合物半導体層にオーミックコンタクトする前記第1電極層と、前記第2導電型電界効果トランジスタの前記ゲートを構成する前記高濃度第2導電型化合物半導体層にオーミックコンタクトする前記第1電極層とが、一体的に1つのパターンとして形成されていることを特徴とする請求項1又は2に記載の半導体装置。前記第1導電型電界効果トランジスタの前記ゲートである前記高濃度第1導電型化合物半導体層と、これとオーミックコンタクトされる前記第2電極層とを、前記第1導電型電界効果トランジスタの前記ソース/ドレインを挟持するように2組設けていることを特徴とする請求項1~3のいずれか1項に記載の半導体装置。前記第1導電型電界効果トランジスタと前記第2導電型電界効果トランジスタとを用いてカレントミラー回路を構成していることを特徴とする請求項1~4のいずれか1項に記載の半導体装置。前記第1導電型はp型、前記第2導電型はn型であり、前記第1導電型電界効果トランジスタはpチャネル電界効果トランジスタ、前記第2導電型電界効果トランジスタはnチャネル電界効果トランジスタであることを特徴とする請求項1~5のいずれか1項に記載の半導体装置。前記高濃度第2導電型化合物半導体層は、C,Mg,ZnのいずれかをドープしたAlGaAs若しくはGaAsのいずれかであることを特徴とする請求項6に記載の半導体装置。第1導電型電界効果トランジスタと第2導電型電界効果トランジスタを同一の半導体基板上に有する半導体装置の製造方法であって、前記半導体基板上に低濃度第2導電型化合物半導体層、ノンドープ半導体層、高濃度第2導電型化合物半導体層、低濃度第1導電型化合物半導体層をこの順に積層し、前記第1導電型電界効果トランジスタの形成領域において、前記低濃度第1導電型化合物半導体層を所望の形状にパターン形成し、前記第1導電型電界効果トランジスタの形成領域、及び前記第2導電型電界効果トランジスタの形成領域において、前記高濃度第2導電型化合物半導体層を所望の形状にパターン形成し、前記第1導電型電界効果トランジスタのソース/ドレインを形成するために、前記低濃度第1導電型化合物半導体層の表面が露出する開口部と、前記第2導電型電界効果トランジスタのpn接合ゲートを形成するための開口部とが形成された層間絶縁膜を形成し、前記開口部に、高濃度第1導電型化合物半導体層を形成し、前記高濃度第1導電型化合物半導体層上に第1電極層を形成し、前記第1導電型電界効果トランジスタのゲートを形成する箇所と、前記第2導電型電界効果トランジスタのソース/ドレインを形成する箇所に前記層間絶縁膜の開口部を形成して、当該開口部に第2電極層を形成する半導体装置の製造方法。前記第1導電型はp型、前記第2導電型はn型であり、前記第1導電型電界効果トランジスタはpチャネル電界効果トランジスタ、前記第2導電型電界効果トランジスタはnチャネル電界効果トランジスタであることを特徴とする請求項8に記載の半導体装置の製造方法。移動局用のパワーアンプ集積回路においては、低消費電力低電圧動作で、高利得低歪特性を実現することが要求される。パワーアンプ集積回路の利得歪特性は、セット電流に大きく依存するため、当該セット電流を安定化させることが必要である。また、昨今においては、低コスト化の要請が極めて高く、低コスト化を実現する半導体装置及びその製造方法が強く求められている。なお、上記においては、移動局用のパワーアンプ集積回路における課題について述べたが、半導体装置全般において同様の課題が生じ得る。本発明に係る半導体装置は、半導体基板上に第1導電型電界効果トランジスタと、第2導電型電界効果トランジスタとを具備する。前記第1導電型電界効果トランジスタは、ソース/ドレインを形成する少なくとも2つに分離された高濃度第1導電型化合物半導体層と、前記高濃度第1導電型化合物半導体層の直下層に配設され、少なくとも前記ソースから前記ドレインに亘る領域に形成された低濃度第1導電型化合物半導体層と、前記ソース/ドレインを形成する前記高濃度第1導電型化合物半導体層上にオーミックコンタクトされた第1電極層と、前記低濃度第1導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第2導電型化合物半導体層と、前記高濃度第2導電型化合物半導体層上にオーミックコンタクトされた第2電極層とを備える。一方、前記第2導電型電界効果トランジスタは、ソース/ドレインを形成する少なくとも2つに分離された前記高濃度第2導電型化合物半導体層と、前記ソースと前記ドレインの間に配設され、ゲートを形成する前記高濃度第1導電型化合物半導体層と、前記高濃度第1導電型化合物半導体層の下方に形成された低濃度第2導電型化合物半導体層と、前記高濃度第1導電型化合物半導体層上にオーミックコンタクトされた前記第1電極層と、前記高濃度第2導電型化合物半導体層上にオーミックコンタクトされた前記第2電極層とを備える。本発明に係る半導体装置の製造方法は、第1導電型電界効果トランジスタと第2導電型電界効果トランジスタを同一の半導体基板上に有する半導体装置の製造方法であって、前記半導体基板上に低濃度第2導電型化合物半導体層、ノンドープ半導体層、高濃度第2導電型化合物半導体層、低濃度第1導電型化合物半導体層をこの順に積層し、前記第1導電型電界効果トランジスタの形成領域において、前記低濃度第1導電型化合物半導体層を所望の形状にパターン形成し、前記第1導電型電界効果トランジスタの形成領域、及び前記第2導電型電界効果トランジスタの形成領域において、前記高濃度第2導電型化合物半導体層を所望の形状にパターン形成し、前記第1導電型電界効果トランジスタのソース/ドレインを形成するために、前記低濃度第1導電型化合物半導体層の表面が露出する開口部と、前記第2導電型電界効果トランジスタのpn接合ゲートを形成するための開口部とが形成された層間絶縁膜を形成し、前記開口部に、高濃度第1導電型化合物半導体層を形成し、前記高濃度第1導電型化合物半導体層上に第1電極層を形成し、前記第1導電型電界効果トランジスタのゲートを形成する箇所と、前記第2導電型電界効果トランジスタのソース/ドレインを形成する箇所に前記層間絶縁膜の開口部を形成して、当該開口部に第2電極層を形成するものである。本発明に係る半導体装置によれば、相補型構造を採用することにより、セット電流を安定化させることができる。これに加えて、エンハンスメント型電界効果トランジスタを採用しているので、高利得かつ低歪が可能な半導体装置を提供することができる。さらに、同一基板上に効率よく第1導電型電界効果トランジスタと第2導電型電界効果トランジスタを製造することが可能なデバイス構造を有するので、半導体装置の低コスト化を実現することができる。本発明によれば、低消費電力低電圧動作で、高利得低歪特性を有し、かつ低コスト化を実現可能な半導体装置、及びその製造方法を提供することができるという優れた効果を有する。以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。本発明に係る半導体装置は、半導体基板上に第1導電型電界効果トランジスタと、第2導電型電界効果トランジスタとを具備するものである。例えば、第1導電型電界効果トランジスタはpチャネル電界効果トランジスタであり、第2導電型電界効果トランジスタはnチャネル電界効果トランジスタである。第1導電型電界効果トランジスタをnチャネル電界効果トランジスタとし、第2導電型電界効果トランジスタをpチャネル電界効果トランジスタとしてもよい。第1導電型電界効果トランジスタは、ソース/ドレインを形成する少なくとも2つに分離された高濃度第1導電型化合物半導体層と、高濃度第1導電型化合物半導体層の直下層に配設され、少なくともソースからドレインに亘る領域に形成された低濃度第1導電型化合物半導体層と、ソース/ドレインを形成する高濃度第1導電型化合物半導体層上にオーミックコンタクトされた第1電極層と、低濃度第1導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第2導電型化合物半導体層と、高濃度第2導電型化合物半導体層上にオーミックコンタクトされた第2電極層とを備える。第2導電型電界効果トランジスタは、ソース/ドレインを形成する少なくとも2つに分離された高濃度第2導電型化合物半導体層と、ソースとドレインの間に配設され、pn接合ゲートを形成する高濃度第1導電型化合物半導体層と、高濃度第1導電型化合物半導体層の下方に形成された低濃度第2導電型化合物半導体層と、高濃度第1導電型化合物半導体層上にオーミックコンタクトされた第1電極層と、高濃度第2導電型化合物半導体層上にオーミックコンタクトされた第2電極層とを備える。本発明に係る半導体装置によれば、第1導電型電界効果トランジスタと、第2導電型の電界効果トランジスタを同一基板上に効率よく製造することが可能なデバイス構造を有する。その結果、半導体装置の低コスト化を実現することができる。以下、その理由について具体的実施例を参照しつつ説明する。なお、以下の具体的実施例においては、第1導電型がp型、第2導電型がn型の例を用いて説明する。また、以降の説明において、化合物半導体層は、単に半導体層と略記する。[比較例]まず、比較例について説明する。図11に、比較例に係る半導体装置の一例を説明するための要部の模式的平面図を、図12に、図11のXII-XII切断線における模式的断面図を示す。なお、図11においては、説明の便宜上、第1電極層41を点線で図示し、層間絶縁膜51の図示を省略する。比較例に係る半導体装置300は、図11に示すように、pチャネル電界効果トランジスタ以下、pチャネルFETと略記する2、nチャネル電界効果トランジスタ以下、nチャネルFETと略記する3が形成された半導体素子や半導体集積回路等を具備する。半導体装置300は、半導体基板10上に、第1ノンドープ半導体層11、第2ノンドープ半導体層12、第3ノンドープ半導体層13、第4ノンドープ半導体層14、第5ノンドープ半導体層15、オーダ系ノンドープ半導体層16、超格子バッファー層17が形成されている。また、半導体基板10上には、低濃度n型半導体層21、高濃度n型半導体層22が形成されている。さらに、第1低濃度p型半導体層31、第2低濃度p型半導体層32、第3低濃度p型半導体層334、第1高濃度p型半導体層333、第2高濃度p型半導体層335、第1電極層41、第2電極層42、絶縁領域50、層間絶縁膜51等が形成されている。次に、比較例に係る半導体装置300の具体的構成層の一例について説明する。比較例に係る半導体基板10は、半絶縁性GaAs基板が用いられている。第1ノンドープ半導体層11は、電子走行層として機能する層であり、ノンドープInGaAs層により形成されている。第2ノンドープ半導体層12はノンドープAlGaAs層により、第3ノンドープ半導体層13及び第4ノンドープ半導体層14はノンドープGaAs層により、第5ノンドープ半導体層15はノンドープAlGaAs層により形成されている。さらに、オーダ系ノンドープ半導体層16はInGaP層により、超格子バッファー層17はAlGaAs/GaAs層により形成されている。また、低濃度n型半導体層21は、電子供給層として機能する層であり、SiドープAlGaAs層により形成されている。また、高濃度n型半導体層22は、SiドープGaAs層により形成されている。さらに、第1低濃度p型半導体層31はCドープInGaP層により、第2低濃度p型半導体層32はCドープGaAs層により、第1高濃度p型半導体層333はCドープGaAs層により形成されている。さらに、第3低濃度p型半導体層334はCドープGaAs層により形成され、第2高濃度p型半導体層335は高濃度のCドープInGaP層により形成されている。また、第1電極層41はWSiにより、第2電極層42はNi-AuGe-Auにより形成されている。層間絶縁膜51は、SiO2膜により形成されている。半導体基板10上には、上記層が以下の順に積層されている。すなわち、半導体基板10側から、超格子バッファー層17、第1ノンドープ半導体層11、低濃度n型半導体層21、第2ノンドープ半導体層12、第3ノンドープ半導体層13、オーダ系ノンドープ半導体層16、第4ノンドープ半導体層14が形成されている。そして、pチャネルFET2及びnチャネルFET3の間に絶縁領域50が、第4ノンドープ半導体層14の表面から超格子バッファー層17まで到達する領域に形成されている。また、第4ノンドープ半導体層14の表面上の一部に、第5ノンドープ半導体層15及び高濃度n型半導体層22がこの順に形成されている。さらに、pチャネルFET2側においては、高濃度n型半導体層22上の一部に第1低濃度p型半導体層31、第2低濃度p型半導体層32が形成されている。また、第2低濃度p型半導体層32上の一部に第3低濃度p型半導体層334、第2高濃度p型半導体層335がこの順に形成されている。そして、これらの上層に、これらを被覆するように層間絶縁膜51が形成されている。層間絶縁膜51は、その表面から開口部OP1~OP6が形成されている。開口部OP1とOP2は、層間絶縁膜51の表面から第2高濃度p型半導体層335に到達する開口部である。開口部OP3~OP5は、層間絶縁膜51の表面から高濃度n型半導体層22に到達する開口部である。開口部OP3はpチャネルFET2に設けられ、開口部OP4及びOP5はnチャネルFET3に設けられている。開口部OP6は、nチャネルFET3において、層間絶縁膜51の表面から第3ノンドープ半導体層13に到達するように設けられている。開口部OP6には、第1高濃度p型半導体層333が開口部内に埋設され、第1高濃度p型半導体層333の表面から層間絶縁膜51の表面に亘る領域に、第1電極層41が形成されている。また、開口部OP1、OP2から層間絶縁膜51の表面に亘る領域に、第1電極層41が形成されている。さらに、開口部OP3、OP4、OP5には、第2電極層42が埋設されている。半導体装置300は、以上のような構成を有する。以下、半導体装置300の製造方法の一例について図13A~図13Hの製造工程断面図を参照しつつ説明する。まず、半導体基板10上に超格子バッファー層17、第1ノンドープ半導体層11、低濃度n型半導体層21、第2ノンドープ半導体層12、第3ノンドープ半導体層13、オーダ系ノンドープ半導体層16、第4ノンドープ半導体層14、第5ノンドープ半導体層15、高濃度n型半導体層22、第1低濃度p型半導体層31、第2低濃度p型半導体層32、第3低濃度p型半導体層334、第2高濃度p型半導体層335を、この順に積層させたウェハを作製する図13A参照。これらの層は、分子線成長法や有機金属気相成長法等によりエピタキシャル成長することにより形成する。次に、第1回目のフォトリソグラフィ工程、エッチング工程により、pチャネルFET2のオーミックコンタクト部として機能する第2高濃度p型半導体層335を所望のパターン形状とする。次いで、第2高濃度p型半導体層335をマスクとして、第3低濃度p型半導体層334を第2高濃度p型半導体層335と同一形状になるようにエッチングする図13B参照。その後、第2のフォトリソグラフィ工程、及びエッチング工程によって、第2低濃度p型半導体層32を所定の形状にパターニングする図13C参照。そして、第2低濃度p型半導体層32をマスクとして、第1低濃度p型半導体層31を第2低濃度p型半導体層32と同一形状になるようにエッチングする。次いで、第3のフォトリソグラフィ工程、及びエッチング工程によって、高濃度n型半導体層22と第5ノンドープ半導体層15を所定の形状にパターン形成する。これにより、図13Dに示すような、アイランド状のパターンが第4ノンドープ半導体層14上に形成される。これにより、pチャネルFET2のゲート、及びnチャネルFET3のソース/ドレインのオーミックコンタクト部が分離形成される。次いで、素子分離を行うために、第4のフォトリソグラフィ工程により、絶縁領域50以外の領域にフォトレジストを残し、開口部にイオン打ち込みを行う。これによって、絶縁領域50が形成される図13D参照。続いて、上述の層を被覆するように層間絶縁膜51を形成する図3E参照。その後、第5のフォトリソグラフィ工程、及びエッチング工程によって開口部OP6を形成する。開口部OP6は、第3ノンドープ半導体層13まで到達する開口部である図3F参照。次に、開口部OP6に対し、第1高濃度p型半導体層333を選択再成長させる図13G参照。その後、第6のフォトリソグラフィ工程、及びエッチング工程によって開口部OP1、OP2を形成する図13H参照。続いて、第1電極層41をスパッタリング法により堆積させる図13I参照。これにより、第1電極層41と第1高濃度p型半導体層333とのノンアロイオーミックが形成される。そして、第7のフォトリソグラフィ工程、及びエッチング工程により、第1電極層41を所望の形状にパターニングする。これにより、nチャネルFET3のゲート配線と、pチャネルFETのソース/ドレイン配線が形成される図13J参照。次いで、nチャネルFET3のソース/ドレインのオーミックコンタクト部とpチャネルFETのゲートコンタクト部を形成するために、第8のフォトリソグラフィ工程、及びエッチング工程により、層間絶縁膜51に開口部OP3,OP4,OP5を形成する。そして、リフトオフ法により第2電極層42を形成する。以上の工程等を経て、図12に示すような半導体装置300が製造される。半導体装置300に係るpチャネルFET2において、第2高濃度p型半導体層335がソース/ドレインとして機能し、高濃度n型半導体層22がゲートとして機能する。また、nチャネルFET3において、第1高濃度p型半導体層333がゲートとして機能し、高濃度n型半導体層22がソース/ドレインとして機能する。[第1実施形態]次に、第1実施形態に係る半導体装置について説明する。なお、以降の説明において、上記比較例と同一の要素部材においては、同一の符号を付し、適宜その説明を省略する。図1に、第1実施形態に係る半導体装置の一例を説明するための要部の模式的平面図を、図2に、図1のII-II切断線における模式的断面図を示す。なお、図1においては、説明の便宜上、第1電極層41を点線で図示し、層間絶縁膜51の図示を省略する。半導体装置1は、図1及び図2に示すように、pチャネルFET2とnチャネルFET3が形成された半導体素子や半導体集積回路等を具備する。半導体装置1は、半導体基板10を有する。半導体基板10上には、第1ノンドープ半導体層11、第2ノンドープ半導体層12、第3ノンドープ半導体層13、第4ノンドープ半導体層14、第5ノンドープ半導体層15、オーダ系ノンドープ半導体層16、超格子バッファー層17が形成されている。また、半導体基板10上には、低濃度n型半導体層21、高濃度n型半導体層22が形成されている。さらに、第1低濃度p型半導体層31、第2低濃度p型半導体層32、高濃度p型半導体層33、第1電極層41、第2電極層42、絶縁領域50、層間絶縁膜51等が形成されている。半導体装置1は、第3低濃度p型半導体層334、第2高濃度p型半導体層335を有していない点において上述した比較例と相違する。第1実施形態に係る半導体装置1の具体的構成層は、例えば、上記比較例と同一とすることができる。無論、具体的構成層は一例であって、本発明の趣旨を逸脱しない範囲で種々の変更を行うことが可能である。第4ノンドープ半導体層14より下層の構成は、上記比較例と同様である。第4ノンドープ半導体層14上には、アイランド状に第5ノンドープ半導体層15及び高濃度n型半導体層22がこの順に積層されている。さらに、pチャネルFET2側においては、高濃度n型半導体層22上の一部に第1低濃度p型半導体層31、第2低濃度p型半導体層32がアイランド状に形成されている。そして、これらの上層に、これらを被覆するように層間絶縁膜51が形成されている。層間絶縁膜51は、その表面から開口部OP1~OP6が形成されている。開口部OP1とOP2は、層間絶縁膜51の表面から第2低濃度p型半導体層32上に到達する開口部である。開口部OP3~OP5は、層間絶縁膜51の表面から高濃度n型半導体層22に到達する開口部である。開口部OP3はpチャネルFET2に設けられ、開口部OP4及びOP5はnチャネルFET3に設けられている。開口部OP6は、nチャネルFET3において、層間絶縁膜51の表面から第3ノンドープ半導体層13に到達するように設けられている。開口部OP1、OP2、OP6には、高濃度p型半導体層33が開口部内に埋設され、層間絶縁膜51表面から、高濃度p型半導体層33の表面上に、第1電極層41が形成されている。また、開口部OP4、OP5には、第2電極層42が埋設されている。半導体装置1は、以上のような構成を備えている。以下、半導体装置1の製造方法の一例について図3A~図3Gの製造工程断面図を参照しつつ説明する。まず、半導体基板10上に超格子バッファー層17、第1ノンドープ半導体層11、低濃度n型半導体層21、第2ノンドープ半導体層12、第3ノンドープ半導体層13、オーダ系ノンドープ半導体層16、第4ノンドープ半導体層14、第5ノンドープ半導体層15、高濃度n型半導体層22、第1低濃度p型半導体層31、第2低濃度p型半導体層32を、この順に積層させたウェハを作製する図3A参照。これらの層は、分子線成長法や有機金属気相成長法等によりエピタキシャル成長することにより形成する。なお、第2低濃度p型半導体層32は、ゲート電圧0Vでチャネルがピンチオフする程度の濃度と厚さに調節する。例えば、5×1017cm3とする。次に、第1回目のフォトリソグラフィ工程により、pチャネルFET2のオーミックコンタクト部として機能する第2低濃度p型半導体層32を所望のパターン形状とする図3B参照。次いで、第2低濃度p型半導体層32をマスクとして、第1低濃度p型半導体層31を第2低濃度p型半導体層32と同一形状になるようにエッチングする。その後、第2のフォトリソグラフィ工程によって、高濃度n型半導体層22と第5ノンドープ半導体層15を所定の形状にパターン形成する。これにより、図3Cに示すようなアイランド状のパターンが第4ノンドープ半導体層14上に形成される。これにより、pチャネルFET2のゲート、及びnチャネルFET3のソース/ドレインのオーミックコンタクト部が分離形成される。次いで、素子分離を行うために、第3のフォトリソグラフィ工程により、絶縁領域50以外の領域にフォトレジストを残し、開口部にイオン打ち込みを行う。これによって、絶縁領域50が形成される図3C参照。続いて、上述の層を被覆するように層間絶縁膜51を形成する図3D参照。その後、第4のフォトリソグラフィ工程、及びエッチング工程によって開口部OP1、OP2、OP6を形成する。開口部OP1及びOP2は、pチャネルFET2において、第2低濃度p型半導体層32まで到達する開口部であり、開口部OP6は、第3ノンドープ半導体層13まで到達する開口部である図3E参照。次に、開口部OP1、OP2、OP6に対し、高濃度p型半導体層33を選択再成長させ図3F参照、続いて、第1電極層41をスパッタリング法により堆積させる。これにより、第1電極層41と高濃度p型半導体層33とのノンアロイオーミックが形成される。そして、第5のフォトリソグラフィ工程、及びエッチング工程により、第1電極層41を所望の形状にパターニングする。これにより、nチャネルFET3のゲート配線と、pチャネルFETのソース/ドレイン配線が形成される図3G参照。第1実施形態によれば、このようにnチャネルFET3のゲート形成工程と、pチャネルFET2のソース/ドレインのオーミックコンタクト形成工程とを共通化している。次いで、nチャネルFET3のソース/ドレインのオーミックコンタクト部とpチャネルFETのゲートコンタクト部を形成するために、第6のフォトリソグラフィ工程、及びエッチング工程により、層間絶縁膜51に開口部OP3,OP4,OP5を形成する。そして、リフトオフ法により第2電極層42を形成する。以上の工程等を経て、図2に示すような半導体装置1が製造される。半導体装置1に係るpチャネルFET2において、高濃度p型半導体層33がソース/ドレインとして機能し、高濃度n型半導体層22がゲートとして機能する。また、nチャネルFET3において、高濃度p型半導体層33がゲートとして機能し、高濃度n型半導体層22がソース/ドレインとして機能する。pチャネルFET2のソース/ドレイン電極である第1電極層41は、高濃度p型半導体層33とオーミックコンタクトさせている。高濃度p型半導体層33の濃度は、オーミックコンタクトが取れるように、例えば、1020cm-3程度の濃度とする。第2低濃度p型半導体層32を第1電極層41と直接的に接触させるのではなく、高濃度p型半導体層33を形成することで、コンタクト抵抗を低減させることが可能となる。また、第1実施形態に係る半導体装置によれば、nチャネルFET3とpチャネルFET2を組み合わせた相補型構造とすることにより、セット電流を安定化させることができる。これに加えて、エンハンスメント型電界効果トランジスタであるnチャネルFETを形成しているので、低消費電力低電圧動作で、高利得低歪の特性を実現することができる。また、第1実施形態に係る半導体装置1によれば、比較例に係る半導体装置300に比して、フォトリソグラフィ及びエッチング工程をそれぞれ2つ削減することができる。具体的には、比較例の第2高濃度p型半導体層334と第3低濃度p型半導体層335に相当する層を2層削減している。また、pチャネルFET2の高濃度p型半導体層33と、nチャネルFET3の高濃度p型半導体層33とを同一の工程で形成することにより、工程数を削減して低コスト化を図ることができる。従って、第1実施形態に係る半導体装置によれば、従来の半導体装置の組み合わせ構造である比較例に比して、エピタキシャル基板の層数を削減し、かつフォトリソグラフィ工程を削減することができる。第1実施形態に係る半導体装置によれば、同一基板上に、pn接合ゲートのnチャネルFET2とpチャネルFET3を低コストで形成することができる。なお、第1実施形態に係る構成は一例であって、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、各チャネルFETのソースとドレインの位置を入れ替えたり、半導体基板上に積層する半導体層の積層構成を変更したり、絶縁領域50のレイアウトを変更したりすることができる。第2実施形態次に、上記第1実施形態とは異なる構造の半導体装置の一例について説明する。第2実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第1実施形態と同様である。すなわち、第2実施形態においては、pチャネルFETとnチャネルFETの境界領域に絶縁領域が形成されていない点において、当該領域に絶縁領域50が形成されている第1実施形態と相違する。また、第2実施形態においては、nチャネルFETのソースを構成する高濃度n型半導体層22と、pチャネルFETのゲートとして機能する高濃度n型半導体層22とが一体的に1つのパターンとして形成されている点において、これらのパターンが分離されている第1実施形態と相違する。図4に、第2実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第2実施形態に係る半導体装置1aは、pチャネルFET2のソース/ドレイン、及びnチャネルFET3のゲートを高濃度p型半導体層33により形成している。また、pチャネルFET2のゲート、及びnチャネルFETのソースとドレインを、高濃度n型半導体層22により形成している。また、pチャネルFET2とnチャネルFET3の境界領域に絶縁領域50を形成しない構成としている。さらに、nチャネルFET3のソースとpチャネルFET2のゲートとを、高濃度n型半導体層22により一体的なパターンにより形成している。第2実施形態に係る半導体装置1aによれば、上述した第1実施形態と同様の効果を得ることができる。それに加えて、第2実施形態に係る半導体装置1aによれば、チャネルFET2とnチャネルFET3の境界領域に絶縁領域50を設けず、nチャネルFET3のソースとpチャネルFET2のゲートとを高濃度n型半導体層22の一体的なパターンにより形成しているので、素子間隔を狭くすることができる。その結果、省スペース化小型化を実現可能な半導体装置を提供することができる。なお、第2実施形態においては、nチャネルFET3のソースとpチャネルFET2のゲートとを、高濃度n型半導体層22の一体的なパターンにより形成する例を述べたが、nチャネルFET3のドレインとpチャネルFET2のゲートとを一体的なパターンにより形成してもよい。第3実施形態第3実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第1実施形態と同様である。すなわち、第3実施形態においては、nチャネルFETのゲートとpチャネルFETのドレインとを共通の第2電極層42により接続している点において、当該構成をもたない第1実施形態と相違する。また、pチャネルFETのゲートが、pチャネルFETのソース/ドレインよりもnチャネルFETと離間した位置に配設されている点において、pチャネルFETのソース/ドレインよりもnチャネルFET側に配設されている第1実施形態と相違する。図5に、第3実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第3実施形態に係る半導体装置1bは、pチャネルFET2のソース/ドレイン及びnチャネルFET3のゲートを、高濃度p型半導体層33により形成している。また、pチャネルFET2のゲート及びnチャネルFETのソース/ドレインを、高濃度n型半導体層22により形成している。また、nチャネルFET3のゲートである高濃度p型半導体層33と、pチャネルFET2のドレインの高濃度p型半導体層33とを、第1電極層41により共通接続している。また、nチャネルFET3のソースとドレインの構成を逆としてもよい。第3実施形態に係る半導体装置1bによれば、上述した第1実施形態と同様の効果を得ることができる。それに加えて、第3実施形態に係る半導体装置1bによれば、上記構成を採用することによって、素子間隔を狭くすることができる。その結果、省スペース化小型化を実現することが可能な半導体装置を提供することができる。なお、第3実施形態においては、pチャネルFET2のドレインとnチャネルFET3のゲートとを第1電極層41で接続する構成について述べたが、pチャネルFET2のソースとnチャネルFET3のゲートとを第1電極層41で接続する構成であってもよい。第4実施形態第4実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第1実施形態と同様である。すなわち、第4実施形態においては、pチャネルFET3のゲートである高濃度n型半導体層22と、ゲート電極として機能する第2電極層42とのコンタクトを2か所設けている点において、それが1か所である第1実施形態と相違する。図6に、第4実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第4実施形態に係る半導体装置1cは、pチャネルFET3のゲートである高濃度n型半導体層22と、ゲート電極として機能する第2電極層42とのコンタクトをソース/ドレイン領域を介して対峙するように設けている。すなわち、ソース/ドレイン領域を挟むように2つのゲートを設けている。第4実施形態に係る半導体装置1cによれば、上述した第1実施形態と同様の効果を得ることができる。それに加えて、第4実施形態に係る半導体装置1cによれば、ゲート内の電界を一様になるようにすることができる。その結果、ピンチオフ性が向上するという優れたメリットがある。第5実施形態次に、基本的なカレントミラー回路を構成する半導体装置に本発明を適用した例について説明する。図7Aに、第5実施形態に係る半導体装置の一例を説明するための要部の模式的平面図を、図7Bに、第5実施形態に係る半導体装置の概略回路図を示す。第5実施形態に係る半導体装置1dによれば、第1実施形態と同様のレイアウトを元に、Auなどの金属配線層61、配線間スルーホール62、63等を用いて、基本的なカレントミラー回路を構成している。このレイアウトにおいては、nチャネルFETの1対の素子同士、pチャネルFETの1対の素子同士の特性が揃うように、対となるFETを上下対称となるようにレイアウトしている。第5実施形態に係る半導体装置1dによれば、上述した第1実施形態と同様の効果を得ることができる。第6実施形態第6実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第1実施形態と同様である。すなわち、第1実施形態においては、高濃度p型半導体層33として、CドープGaAs層を用いていたが、第6実施形態においては、高濃度p型半導体層として別の層を用いている点において相違する。また、以下に説明する層を第1実施形態とは変更している点において相違する。図8に、第6実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第6実施形態に係る半導体装置1eは、高濃度p型半導体層33として、第1実施形態で用いたCドープGaAs層とは異なる層を用いている。具体的には、第1実施形態に係るCドープGaAs層に代えて、C,Mg、Znその他のp型ドーパントをドープしたAlGaAs層を適用することができる。また、Mg、Znその他のp型ドーパントをドープしたGaAs層により構成することができる。また、CとMg,Znその他の2種以上のp型ドーパントをドープしたGaAs若しくはAlGaAsにより構成してもよい。また、第6実施形態に係る半導体装置1eは、電子供給層として機能する第1実施形態に係る低濃度n型半導体層21を、Siその他のn型ドーパントを有する半導体層71に代えている。さらに、電子走行層として機能する第1実施形態に係る第1ノンドープ半導体層11を、Siその他のn型ドーパントを有する半導体層72に代えている。第6実施形態に係る半導体装置1eにおいても、pn接合ゲートのnチャネルFETとして動作させることができる。第6実施形態に係る半導体装置1eによれば、上述した第1実施形態と同様の効果を得ることができる。なお、半導体層71、72とを単一層とするいわゆるMESFETMetalSemiconductorFieldEffectTransistor構造としてもよい。なお、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で種々の変形を行うことができる。また、これらの実施形態は、好適に組み合わせることが可能である。本発明に係る半導体装置は、種々の用途に適用できるが、特に、無線通信のための高周波化合物半導体装置に好適に適用することができる。例えば、携帯電話の移動局のパワーアンプ回路などに好適に用いられる。"