KK≧2個の電位の中から選択された電位又は共通電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を1又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、前記駆動部は、複数の半導体チップが基材の上部に積層されて構成され、当該駆動部への入力データに基づき、前記複数の半導体チップの各々において、当該半導体チップ毎に前記K個の電位の中から出力可能に設定されたK個未満の出力可能電圧及び共通電位を用いて単位駆動電圧波形を生成し、生成された当該単位駆動電圧波形を更に組み合わせることで、前記駆動電圧波形を生成することを特徴とするインクジェットヘッドの駆動回路。前記駆動電圧波形は、前記単位駆動電圧波形をワイヤードORすることにより生成されることを特徴とする請求項1に記載のインクジェットヘッドの駆動回路。前記複数の半導体チップの各々において出力可能に設定された前記出力可能電圧は、前記複数の半導体チップ毎に全て異なることを特徴とする請求項1又は2に記載のインクジェットヘッドの駆動回路。前記複数の半導体チップにおいて、各々1つずつ相異なる前記出力可能電圧が設定されていることを特徴とする請求項3に記載のインクジェットヘッドの駆動回路。前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど低いことを特徴とする請求項1~4の何れか一項に記載のインクジェットヘッドの駆動回路。前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど高いことを特徴とする請求項1~4の何れか一項に記載のインクジェットヘッドの駆動回路。前記複数の半導体チップのうち、2段目以上の当該半導体チップの各々における前記出力可能電圧は、当該出力可能電圧を出力可能な半導体チップよりも下部に積層された半導体チップを介して前記基材から供給され、前記出力可能電圧を出力可能な半導体チップのうち、最上段を除く当該半導体チップの各々より上部に積層された半導体チップには供給されないことを特徴とする請求項3~6の何れか一項に記載のインクジェットヘッドの駆動回路。前記複数の半導体チップの各々は、前記半導体チップ毎に、前記入力データに基づいて、当該半導体チップが各々出力可能な前記出力可能電圧を出力するか否か、出力タイミング、及び、出力継続期間を設定する設定手段と、当該設定手段による設定に基づいて、前記出力可能電圧の出力の可否を切り替える切替手段とを備え、前記切替手段は、前記半導体チップにおける前記出力可能電圧の数と等しい数設けられていることを特徴とする請求項1~7の何れか一項に記載のインクジェットヘッドの駆動回路。前記切替手段は、FETを備え、前記設定手段による設定に基づき当該FETのゲート端子への印加電圧を変化させて前記FETのソース端子及びドレイン端子の間の導通可否を制御することで、前記出力可能電圧の出力の可否を切り替えることを特徴とする請求項8に記載のインクジェットヘッドの駆動回路。前記複数の半導体チップの各々において、前記FETのゲート端子へ印加されるハイレベル及びローレベルのゲート印加電圧と、前記FETのサブストレート電圧とからなるFET駆動電圧が全て異なるように設定され、前記FET駆動電圧は、当該FET駆動電圧が設定される前記半導体チップが2段目以上に積層されたものである場合には、当該半導体チップよりも下部に積層された前記半導体チップを介して前記基材から供給されることを特徴とする請求項9に記載のインクジェットヘッドの駆動回路。前記半導体チップの各々は、複数ビット単位の前記入力データを順番に記憶する記憶手段を備え、当該複数ビット単位の前記入力データについて、前記半導体チップの各々が何れのビットのデータを取得するかを指定するビット指定信号に基づいて、前記記憶手段から取得対象とする所定ビットのデータを抽出することを特徴とする請求項1~10の何れか一項に記載のインクジェットヘッドの駆動回路。前記駆動部は、前記積層された複数の半導体チップのうちの最下層の半導体チップに前記ビット指定信号の初期値が入力され、当該複数の半導体チップの各々は、一層下の半導体チップから入力された前記ビット指定信号の値に所定のビット操作を行うことで変化させた後に一層上の半導体チップへ出力する構成であることを特徴とする請求項11に記載のインクジェットヘッドの駆動回路。請求項1~12の何れか一項に記載のインクジェットヘッドの駆動回路と、当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、を備えることを特徴とするインクジェットヘッド。一方、インクジェットプリンターの表示画素数を増加させるには、単位面積当たりのノズル数や圧力室の数を増加させる必要が生じる。このような高集積化を行うには、個々の圧力室を小型化する必要がある。また、表示画素数の増加に伴い、データの高速転送が要求される。しかしながら、小型の圧力室からインクを吐出させるには、従来と比較して高電圧を印加しなくてはならない。すると、高電圧を供給するための耐高電圧性能を備える駆動回路の配線が必要となり、駆動回路が大型化したり、より多くのデータを高速に伝送することが困難になったりするという問題がある。このように、相反する要求により、従来のインクジェットヘッドを駆動する回路では、集積度を上げながら、同時にデータ伝送速度の高速化を図ることが困難であるという課題があった。この発明の目的は、高電圧出力とデータ伝送の高速化とを両立することの出来るインクジェットヘッドの駆動回路、及び、この駆動回路を搭載したインクジェットヘッドを提供することにある。本発明は、上記目的を達成するため、請求項1に記載の発明は、KK≧2個の電位の中から選択された電位又は共通電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を1又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、前記駆動部は、複数の半導体チップが基材の上部に積層されて構成され、当該駆動部への入力データに基づき、前記複数の半導体チップの各々において、当該半導体チップ毎に前記K個の電位の中から出力可能に設定されたK個未満の出力可能電圧及び共通電位を用いて単位駆動電圧波形を生成し、生成された当該単位駆動電圧波形を更に組み合わせることで、前記駆動電圧波形を生成することを特徴としている。請求項2に記載の発明は、請求項1に記載のインクジェットヘッドの駆動回路において、前記駆動電圧波形は、前記単位駆動電圧波形をワイヤードORすることにより生成されることを特徴としている。請求項3に記載の発明は、請求項1又は2に記載のインクジェットヘッドの駆動回路において、前記複数の半導体チップの各々において出力可能に設定された前記出力可能電圧は、前記複数の半導体チップ毎に全て異なることを特徴としている。請求項4に記載の発明は、請求項3に記載のインクジェットヘッドの駆動回路において、前記複数の半導体チップにおいて、各々1つずつ相異なる前記出力可能電圧が設定されていることを特徴としている。請求項5に記載の発明は、請求項1~4の何れか一項に記載のインクジェットヘッドの駆動回路において、前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど低いことを特徴としている。請求項6に記載の発明は、請求項1~4の何れか一項に記載のインクジェットヘッドの駆動回路において、前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど高いことを特徴としている。請求項7に記載の発明は、請求項3~6の何れか一項に記載のインクジェットヘッドの駆動回路において、前記複数の半導体チップのうち、2段目以上の当該半導体チップの各々における前記出力可能電圧は、当該出力可能電圧を出力可能な半導体チップよりも下部に積層された半導体チップを介して前記基材から供給され、前記出力可能電圧を出力可能な半導体チップのうち、最上段を除く当該半導体チップの各々より上部に積層された半導体チップには供給されないことを特徴としている。請求項8に記載の発明は、請求項1~7の何れか一項に記載のインクジェットヘッドの駆動回路において、前記複数の半導体チップの各々は、前記半導体チップ毎に、前記入力データに基づいて、当該半導体チップが各々出力可能な前記出力可能電圧を出力するか否かを設定し、出力タイミングを設定し、出力継続期間を設定する設定手段と、当該設定手段による設定に基づいて、前記出力可能電圧の出力の可否を切り替える切替手段とを備え、前記切替手段は、前記半導体チップにおける前記出力可能電圧の数と等しい数設けられていることを特徴としている。請求項9に記載の発明は、請求項8に記載のインクジェットヘッドの駆動回路において、前記切替手段は、FETを備え、前記設定手段による設定に基づき当該FETのゲート端子への印加電圧を変化させて前記FETのソース端子及びドレイン端子の間の導通可否を制御することで、前記出力可能電圧の出力の可否を切り替えることを特徴としている。請求項10に記載の発明は、請求項9に記載のインクジェットヘッドの駆動回路において、前記複数の半導体チップの各々において、前記FETのゲート端子へ印加されるハイレベル及びローレベルのゲート印加電圧と、前記FETのサブストレート電圧とからなるFET駆動電圧が全て異なるように設定され、前記FET駆動電圧は、当該FET駆動電圧が設定される前記半導体チップが2段目以上に積層されたものである場合には、当該半導体チップよりも下部に積層された前記半導体チップを介して前記基材から供給されることを特徴としている。請求項11に記載の発明は、請求項1~10の何れか一項に記載のインクジェットヘッドの駆動回路において、前記半導体チップの各々は、複数ビット単位の前記入力データを順番に記憶する記憶手段を備え、当該複数ビット単位の前記入力データについて、前記半導体チップの各々が何れのビットのデータを取得するかを指定するビット指定信号に基づいて、前記記憶手段から取得対象とする所定ビットのデータを抽出することを特徴としている。請求項12に記載の発明は、請求項11に記載のインクジェットヘッドの駆動回路において、前記駆動部は、前記積層された複数の半導体チップのうちの最下層の半導体チップに前記ビット指定信号の初期値が入力され、当該複数の半導体チップの各々は、一層下の半導体チップから入力された前記ビット指定信号の値に所定のビット操作を行うことで変化させた後に一層上の半導体チップへ出力する構成であることを特徴としている。請求項13に記載の発明は、請求項1~12の何れか一項に記載のインクジェットヘッドの駆動回路と、当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、を備えることを特徴とするインクジェットヘッドである。本発明に従うと、インクジェットヘッドの駆動回路において、高電圧出力と高速データ伝送とを両立させることが出来るという効果がある。以下、本発明の実施の形態を図面に基づいて説明する。[第1実施形態]図1は、本発明の第1実施形態のインクジェットヘッド1の内部構成の配置を示す断面図である。インクジェットヘッド1は、ヘッド基板10と配線基板20とが接着樹脂層30によって接着されたインク吐出部100と、インク吐出部100からインク滴を吐出させるための駆動を行う駆動回路200とを備えている。また、インク吐出部100の上部には、インクを内部に貯留するインク室40が設けられている。配線基板20には、FPCフレキシブルプリント回路基板、基材50が設けられ、駆動回路200は、このFPC50上に設けられている。インク吐出部100には、インクの流路として、配線基板20を貫通してインク室40内のインクを下方へ搬送する孔部21と、孔部21と連通されてインクが供給される圧力室12と、圧力室12の下面と連通されて当該圧力室12内のインクをインク滴として吐出するノズル11と、が備えられている。また、インクジェットヘッド1は、インク吐出動作を行わせる構成として、圧力室12の上面を覆う振動板13と、振動板13の上部に配設された負荷としての圧電素子16と、圧電素子16の下面に位置する共通電極14と、圧電素子16の上面に位置する個別電極15と、個別電極15を配線基板20の側と接続するバンプ17、22と、配線基板20におけるFPC50からバンプ22までの信号経路である上部配線25、金属端子24、及び、下部配線23とを備えている。これらの圧力室12、振動板13、共通電極14、個別電極15、圧電素子16、バンプ17、22、下部配線23、金属端子24、上部配線25、及び、孔部21は、一のノズル11に対して各々設けられて、一組のノズル機構を構成している。圧力室12は、上面が振動板13に覆われ、且つ、下面がノズル11と連接される。圧力室12は、振動板13の振動に応じて内部に貯留するインクに圧力を付与して、インクをノズル11へと押し出す。振動板13は、圧電素子16電極14と圧力室12との間に配設され、圧力室12の上面に接合されている。この振動板13は、圧電素子16の変形に応じて振動し、圧力室12内の圧力を変化させる。圧電素子16は、例えば、PZTチタン酸ジルコン酸鉛、ピエゾである。圧電素子16は、上下を共通電極14及び個別電極15に挟まれて設けられ、共通電極14と個別電極15との間の電位差に応じて変形して振動板13を振動させることで圧力室12内の圧力を変化させるアクチュエータである。個別電極15から駆動回路200までの間には、各々回路が設けられている。駆動回路200から出力された駆動電圧波形は、個別電極15のそれぞれに供給される。一方、共通電極14は、各々共通電位に接続されたコモン電極である。本実施形態のインクジェットヘッド1では、共通電位として接地電位VH0が印加されている。ノズル11は、圧力室12から押し出されたインクを各々インク滴として吐出させる。この実施形態のインクジェットヘッド1では、256個配列されたノズル機構の列が4列に配置されて合計1024個設けられている。この第1ノズル列~第4ノズル列110a~110dは、各々ノズル列方向に300dpidotperinchの解像度でノズルが配置されている。4列のノズル列110a~11dは、それぞれの間隔を埋めるように配置されて、インクジェットヘッド1は、全体として1200dpiの解像度で出力が可能となっている。即ち、本実施形態のインクジェットヘッド1におけるノズルピッチは、21.2μmである。また、1024本の各ノズルに対する1ビット画像データを直列に入力して50kHzの吐出周波数でインクを吐出させる場合には、約50MHzでのデータ入力が必要になる。なお、配列されるノズル機構の数は、これに限られない。また、複数の色について、それぞれ同様のインクジェットヘッド1を配置することができる。図2、及び、図3は、インクジェットヘッドにおける信号経路を説明する図である。図2に示すように、インク吐出部100のノズル列110a~110dに対応して、駆動回路200には、4個の駆動部210a~210dが各々設けられている。これらの4個の駆動部210a~210dへは、それぞれ画像データ、制御信号、及び、駆動信号が入力されて駆動電圧波形に変換される。そして、この駆動電圧波形がノズル列110a~110dの各ノズル機構の圧電素子16に供給されて、ノズル11からインクを吐出させる。駆動部210a~210dの各々は、それぞれ複数枚の駆動ICIntegratedCircuitがカスケード接続されて形成されている。図3に示すように、ここでは、2枚の駆動IC211、212がカスケード接続された構成を示している。第1の駆動IC211及び第2の駆動IC212は、各々128本のノズルに対する128個の駆動電圧波形を生成して出力する。即ち、駆動IC211からは、128個のノズル機構各々における圧力室12の壁面に設けられた圧電素子16に対して供給する128個の駆動電圧波形出力out1~out128が得られ、駆動IC212からは、他の128個のノズル機構各々における圧力室12の壁面に設けられた圧電素子16に対して供給する128個の駆動電圧波形出力out129~out256が得られる。即ち、駆動部210a~210dにより、合計4列1024個のノズル機構において、各々圧力室12の壁面に設けられた圧電素子16に対して1024個の駆動電圧波形が出力される。なお、各ノズル列110a~110dによるデータ転送のタイミングや、各ノズル列110a~110dにおけるインクの吐出タイミングは、各々独立に、或いは、連動して制御される。次に、駆動回路の内部構成について説明する。図4は、駆動回路の内部構成を説明する図である。ここで、駆動回路200における各駆動部210a~210dの構成は同一であり、また、カスケード接続された駆動ICの構成も同一であるので、以下では、駆動部210aの第1の駆動IC211について説明する。本実施形態における第1の駆動IC211は、シフトレジスター221記憶手段と、ラッチ回路222と、波形選択部グレイスケールコントローラー223と、バッファーアンプ231と、を備えている。シフトレジスター221、ラッチ回路222、及び、波形選択部223により、論理演算を行うロジック部220が構成されている。また、バッファーアンプ231は、ロジック部220の出力信号に基づくアナログデータを生成するアナログ部230に含まれる。これらの構成要素を含むこの第1の駆動IC211は、複数のICチップ半導体チップ上に分割されて形成されている。この第1の駆動IC211は、複数のICチップ上に、それぞれ、シフトレジスター221と、ラッチ回路222と、波形選択部223と、バッファーアンプ231などを1組ずつ備えている。インクジェットヘッド1の外部、例えば、インクジェットプリンターの制御回路から送られる画像データSin0~Sin2は、1画素当たり3ビットのデータについてのそれぞれ1~3ビット目のデータである。この画像データSin0~Sin2は、転送クロック信号DCLKに同期してそれぞれ異なる3個のICチップ上のシフトレジスター221に入力される。画像データSin0~Sin2は、それぞれのシフトレジスター221に256個ずつ入力されて、入力された順番に128個ずつ記憶される。入力データが128個を超えると、先に入力されたデータが順番に出力データSout0~Sout2として出力されて、カスケード接続された第2の駆動IC212における異なる3個のICチップにそれぞれ続けて入力されていく。そして、2枚の駆動IC211、212にそれぞれ128ビットずつのデータが記憶されると、これらの記憶されたデータは、各ICチップ上のラッチ回路222にパラレルデータとして一括して出力される。従って、シフトレジスター221に3ビットデータが256個ずつ入力された後に、合計768ビットのデータが並列にラッチ回路222に出力されることとなる。ラッチ回路222は、シフトレジスター221から出力されたパラレルデータをラッチ信号LATにより指定されたタイミングまで保持し、当該タイミングに同期して一斉に出力する。波形選択部223は、ラッチ回路222から入力された画像データ信号に基づいて所望の駆動電圧波形を生成するための選択信号を同期クロック信号GSCLKに同期してバッファーアンプ231へ出力する。各ICチップにおいて波形選択部223は、1個の単位駆動電圧波形を生成するための2個の選択信号を2本の出力バスから並列に出力する。即ち、各ビットデータの波形選択部223には、それぞれ128組256本の出力バスが設けられている。波形選択部223における1ビット当たり2本の出力バスは、各々バッファーアンプ231の入力バスに接続されて、バッファーアンプ231に選択信号が入力される。また、各ICチップに入力される1ビットデータに対するバッファーアンプ231には、それぞれ電源電圧VH1、VH2、VH3が1つずつ入力される。バッファーアンプ231は、それぞれ、これらの選択信号及び電源電圧出力可能電圧に基づいて128個の単位駆動電圧波形を生成し、それから、各ビットデータに対応する3個の単位駆動電圧波形を合成して生成された駆動電圧波形をノズル列110aの各ノズル機構における圧電素子16に出力する。次に、駆動回路の内部構成の配置について説明する。図5は、FPC上に配置された駆動回路を側面から見た構造を示す模式図である。また、図6は、駆動回路を構成するICチップの平面図である。ここで、図6aは、ICチップの下面を上面側から透視して見た図であり、図6bは、ICチップの上面を上側から見た平面図である。図5に示すように、本実施形態の駆動回路200において、3ビット画像データの各ビットに対応する3枚のICチップ211a~211cがFPC50上に積層配置されている。この第1実施形態の駆動回路200では、FPC50の上部に1ビット目のデータSin0に対応する第1ICチップ211aが配置され、第1ICチップ211aの上部に2ビット目のデータSin1に対応する第2ICチップ211bが配置され、そして、第2ICチップ211bの上部に3ビット目のデータSin2に対応する第3ICチップ211cが配置される。積層されたFPC50、第1ICチップ211a、第2ICチップ211b、及び、第3ICチップ211cのそれぞれの間には、後に詳述するようにバンプが設けられることで、FPC50、第1ICチップ211a、第2ICチップ211b、及び、第3ICチップ211c上の対向する面に配置されたパッド金属電極同士を接続し、互いに信号や電力がやり取りされる。このように駆動回路を複数枚のチップに分割して配置することで、各チップの上面及び下面にそれぞれ回路を設けることが可能になる。FPC50上に設けられた4個の電源パッド2101a~2101dには、それぞれ、電圧VH0~VH3が供給されている。これらの電源パッド2101a~2101dは、4箇所のバンプ2171を介して第1ICチップ211aの下面に設けられた4個の電源パッド2111a~2111dと接続されることで、電圧VH0~VH3が第1ICチップ211aに供給される。第1ICチップ211aの下面には、図5、図6aに示すように、FPC50のパッド2101からバンプ2171を介して供給された電力を受け取る電源パッド2111と、電源パッド2111に接続され、第1ICチップ211aを貫通して電力を第1ICチップ211aの上面へ送る金属端子2112と、FPC50から送信される信号を受ける信号パッド2113と、信号パッド2113の各々に接続され、第1ICチップ211aを貫通して信号を第1ICチップ211aの上面へ送る金属端子2114と、シフトレジスター221と、ラッチ回路222と、波形選択部223と、波形選択部223が出力した選択信号に基づいて電圧VH1に係る単位駆動電圧波形を出力するアナログ部230と、駆動電圧パッド2117に接続され、第1ICチップ211aの上面から送られた単位駆動電圧波形とアナログ部230から出力された単位駆動電圧波形とを合成して駆動電圧波形を生成し、駆動電圧パッド2117に送る金属端子2118と、金属端子2118から受け取った駆動電圧波形をFPC50へ送る駆動電圧パッド2117などが設けられている。金属端子2112、2114、2118は、例えば、TSVThroughSiliconViaである。なお、後述するように、金属端子2118に入力されるアナログ部230の出力と、上面の駆動電圧パッド2127から送られた単位駆動電圧波形とが同時に接地電圧VH0以外の値をとることはない。ここで、本実施形態の第1ICチップ211aにおいて電圧VH1を供給する電源パッド2111bには、金属端子2112が接続されていない。従って、第1ICチップ211aに供給された電圧VH1は、第1ICチップ211aより上部の第2ICチップ211b及び第3ICチップ211cには供給されない。また、電源パッド2111cに供給された電圧VH2は、金属端子2112を介して一つ上方にずれた電源パッド2121bに送られる。また、電源パッド2111dに供給された電圧VH3は、金属端子2112を介して電源パッド2121c、2121dの両者に供給される。電源パッド2111aに供給された電圧VH0は、金属端子2112を介してそのまま第1ICチップ211a上面の電源パッド2121aに供給されている。信号パッド2113がFPC50から受け取る信号には、画像データSin0~Sin2、転送クロック信号DCLK、ラッチ信号LAT、駆動信号PLSTIM0~PLSTIM2、同期クロック信号GSCLKが含まれる。複数の信号パッド2113のうち、例えば、左側3個の信号パッド2113a~2113cには、順番に画像データSin0~Sin2が1ビットずつ入力される。そして、第1ICチップ211aの下面では、最左端の信号パッド2113aから画像データSin0がシフトレジスター221へ入力される。ここで、信号パッド2113aは、金属端子2114に接続されておらず、従って、1ビット目の画像データSin0は、第1ICチップ211aの上面には送られない。一方、金属端子2114b、2114cに各々接続されて第1ICチップ211aの上面に送られた信号パッド2113b、2113cの2、3ビット目画像データSin1、Sin2は、第1ICチップ211aの上面においてそれぞれ1個左の信号パッド2123a、2123bに送られる。第1ICチップ211aの上面において、画像データを送るパッドがずれた結果、データがなくなる信号パッド2123cには、接地電圧VH0が供給される。また、シフトレジスター221から出力された画像データSout0~Sout2は、出力用の信号パッド2113からFPC50へ送られて、カスケード接続された他のICチップへと出力される。信号パッド2113によりFPC50から受け取ったその他のクロック信号や制御信号は、シフトレジスター221、ラッチ回路222、波形選択部223、及び、アナログ部230に入力されて、各部の動作制御や演算処理に用いられる。そして、アナログ部230において生成された128個のノズル機構における各圧電素子16に対応する単位駆動電圧波形データは、それぞれ金属端子2118において駆動電圧波形に合成され、更に、駆動電圧パッド2117に送られて、バンプ2177、駆動電圧パッド2107を介してFPC50へと出力される。一方、図6bに示すように、第1ICチップ211aの上面には、下面から貫通して設けられている金属端子2112、2114、2118と、これらの金属端子2112、2114、2118に各々接続された電源パッド2121、信号パッド2123、及び、駆動電圧パッド2127などが配置されている。図5に示されているように、第1ICチップ211aの上面に設けられた電源パッド2121、信号パッド2123、及び、駆動電圧パッド2127の上部には、各々バンプ2181、2183、2187が設けられ、電源パッド2121、信号パッド2123、及び、駆動電圧パッド2127は、これらのバンプを介して第1ICチップ211aの上部に配置された第2ICチップ211bの下面に設けられている各電源パッド2131a~2131d、信号パッド2133、及び、駆動電圧パッド2137に接続されている。第2ICチップ211bの上下面、及び、第3ICチップ211cの下面における各構成要素の配置は、上述の第1ICチップ211aにおける配置と同一であるので、説明を省略する。上述のように、第2ICチップ211bの下面において、電源パッド2131aには電圧VH0が入力され、電源パッド2131bには電圧VH2が入力され、そして、電源パッド2131c、2131dには、それぞれ電圧VH3が入力される。そして、第1ICチップ211aと同様の配線により、第2ICチップ211bの上面、及び、第3ICチップ211cの下面には電圧VH2が送られず、電源パッド2141b~2141d、及び、電源パッド2141b~2141dにバンプ2191を介して接続された電源パッド2151b~2151dには、何れも電圧VH3が入力される。なお、これら電源パッド2111、2121、2131、2141、2151、及び、金属端子2112、2132は、各駆動ICが必要とする電力に応じて複数箇所に設けることが可能である。また、第2ICチップ211bの下面において、信号パッド2133の最左端から画像データSin1がシフトレジスター221に入力されるとともに、第2ICチップ211bの上面において、画像データSin2が信号パッド2143の最左端に移動して送られる。そして、第3ICチップ211cの下面において、バンプ2193を介して入力された画像データSin2が信号パッド2153の最左端からシフトレジスター221に入力される。このように、積層するICチップにおける構成要素の配置を同一のものに揃えることで、製造工程を簡素化してコストを低減することが可能となる。一方、第3ICチップ211cの下面においてアナログ部230から出力された単位駆動電圧波形の信号は、駆動電圧パッド2157に送られ、バンプ2197を介して第2ICチップ211b上面の駆動電圧パッド2147から金属端子2138に送られる。金属端子2138では、この単位駆動電圧波形の信号が第2ICチップ211bの下面のアナログ部230から出力された単位駆動電圧波形の信号と合成される。金属端子2138において合成された駆動電圧波形の信号は、駆動電圧パッド2137からバンプ2187を介して更に第1ICチップ211aの駆動電圧パッド2127、そして、金属端子2118に送られる。金属端子2118では、この合成された駆動電圧波形信号は、第1ICチップ211aの下面のアナログ部230から出力された単位駆動電圧波形の信号と更に合成される。この金属端子2118における合成された駆動電圧波形の信号は、駆動電圧パッド2117からバンプ2177を介してFPC50の駆動電圧パッド2107に送られ、それから、各ノズル機構の圧電素子16に出力される。このように、3枚のICチップ211a~211cのアナログ部230からそれぞれ出力された単位駆動電圧波形は、全て合成されてFPC50へ出力される。このような構成により、第1ICチップ211aでは、画像データSin0に基づいて電圧VH1による単位駆動電圧波形が生成され、電圧VH2、VH3による駆動電圧波形と合成されて出力される。また、第2ICチップ211bでは、画像データSin1に基づいて電圧VH2による単位駆動電圧波形が生成され、電圧VH3による単位駆動電圧波形と合成されて出力される。また、第3ICチップ211cでは、画像データSin2に基づいて電圧VH3による単位駆動電圧波形が生成されて出力される。次に、駆動回路において、駆動電圧波形を生成する具体的な構成及び手順について説明する。図7は、駆動回路において、選択信号から駆動電圧波形を生成して出力する部分の回路構成を示す図である。具体的には、ロジック部220の波形選択部223及びアナログ部230のバッファーアンプ231において、1個の圧電素子への駆動電圧波形を生成して出力する回路の構成が示されている。本実施形態の駆動回路において1個の圧電素子16に対する駆動電圧波形を生成する生成回路は、各ICチップ211a~211c上に1個ずつ合計3個設けられている。これら3個の生成回路2310a~2310cに対し、各ICチップ211a~211cにおいてシフトレジスター221に入力された3ビット画像データの各ビットデータSin0~Sin2がそれぞれ入力される。生成回路2310a~2310cは、波形選択部223における選択信号の生成手段として、それぞれ、論理演算部2231と、セレクター2232とを備える。本実施形態の波形選択部223は、論理演算部2231において画像データの値を波形パターンに変換するための駆動波形パターンデータを設定し、当該駆動波形パターンデータに基づいてセレクター2232で単位駆動電圧波形1個当たり2本の選択信号を生成して、同期クロック信号GSCLKに同期してアナログ部230に出力する構成となっている。本実施形態の波形選択部223では、第1ICチップ211a~第3ICチップ211cからそれぞれ出力される3個の単位駆動電圧波形に対し、合計6個の選択信号が生成される。生成回路2310aの論理演算部2231では、ラッチ回路222から入力されたn番目の圧電素子16に対応する1ビット目の画像データSin0に基づき、電圧VH1の単位駆動電圧波形出力に対応する1個の駆動波形パターンデータが設定され、セレクター2232に出力される。同様に、生成回路2310bの論理演算部2231、及び、生成回路2310cの論理演算部2231には、2ビット目、3ビット目の画像データSin1、Sin2がそれぞれラッチ回路222から入力され、n番目の圧電素子16への電圧VH2、VH3の単位駆動電圧波形出力に対応する駆動波形パターンデータがそれぞれ設定されて、セレクター2232に出力される。また、生成回路2310a~2310cにおいて、セレクター2232には、それぞれ、2種類の駆動信号が同期クロック信号GSCLKと同期して入力される。ローレベルを規定する駆動信号PLSTIM0は、生成回路2310a~2310cのセレクター2232に共通に入力される。他方、ハイレベルの期間を規定する3個の異なる駆動信号PLSTIM1~PLSTIM3は、生成回路2310a~2310cのセレクター2232にそれぞれ1つずつ入力される。即ち、生成回路2310aのセレクター2232には、駆動信号PLSTIM1が入力され、生成回路2310bのセレクター2232には、駆動信号PLSTIM2が入力され、生成回路2310cのセレクター2232には、駆動信号PLSTIM3が入力される。セレクター2232に入力されるこれら3種類の駆動信号及び駆動波形パターンデータに基づいて、2本の選択信号が生成されて出力される。2本の選択信号には、それぞれ、駆動信号PLSTIM1~PLSTIM3か、又は、駆動信号PLSTIM0のいずれかが出力される。本実施形態の生成回路2310a~2310cにおいて設定される駆動波形パターンデータは、論理演算部2231へ入力される1ビット画像データの信号レベルがハイレベル1であるかローレベル0であるかにより、セレクター2232においてこれらの駆動信号PLSTIM0~PLSTIM3の出力先を定める。一方、生成回路2310a~2310cには、バッファーアンプ231において選択信号に基づき単位駆動電圧波形を生成して出力するための構成として、それぞれ、第1のトランジスターTR1と、第2のトランジスターTR2と、インバーターI2と、レベルシフターL1、L2とが含まれている。生成回路2310cには、出力可能電圧として第3の電源から電圧VH3例えば、30Vが入力される。生成回路2310bには、第3の電源から電圧VH3が入力され、出力可能電圧として第2の電源から電圧VH3より低い電圧VH2例えば、25Vが入力される。生成回路2310aには、第2の電源から電圧VH2が入力され、出力可能電圧として第1の電源から電圧VH2より低い電圧VH1例えば、20Vが入力される。また、生成回路2310a~2310cには、いずれも所定の共通電位VH0本実施形態では、接地電圧が入力されている。生成回路2310a~2310cは、これらの入力電圧FET駆動電圧を用いて各々単位駆動電圧波形を生成する。なお、生成回路2310cにおいて、レベルシフターL1、L2に供給される電源の入力及び配線と、第2のトランジスターTR2に供給される電源の入力及び配線とを別個に形成し、電源パッド2151c、2151bからそれぞれ電圧VH3を供給することにより、生成回路2310cの内部構成の配置が生成回路2310a、2310bと同一になるようにしても良い。第1のトランジスターTR1は、ソース端子が接地されたP型FET電界効果トランジスターである。第1のトランジスターTR1のゲート端子には、選択信号のうちの一本がレベルシフターL1を介して入力される。この選択信号がローレベルの場合には、第1のトランジスターTR1がオンとなって接地電圧VH0が出力される。選択信号がハイレベルの場合には、このハイレベル信号の電圧がレベルシフターL1によりドレイン電圧レベル以上に昇圧されてゲート端子に入力され、第1のトランジスターTR1がオフとなる。従って、第1のトランジスターTR1から接地電圧VH0が出力されない。第2のトランジスターTR2は、ドレイン端子に入力電圧VH1~VH3の電源が接続されたP型FETである。また、第2のトランジスターTR2のゲート端子には、第1のトランジスターTR1に入力されたものとは異なる方の選択信号がインバーターI2及びレベルシフターL2を介して入力される。インバーターI2は、この選択信号がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。この場合には、第2のトランジスターTR2がオンとなって入力電圧が出力される。選択信号がローレベルの場合には、インバーターI2によりハイレベルに反転された信号は、レベルシフターL2によりドレイン電圧レベル以上に昇圧されてゲート端子に入力され、第2のトランジスターTR2がオフとなる。従って、第2のトランジスターTR2から入力電圧が出力されない。これら第1のトランジスターTR1、及び、第2のトランジスターTR2により切替手段が構成される。ここで、第1のトランジスターTR1及び第2のトランジスターTR2のサブストレート電圧は、電圧VH3のみが供給される第3ICチップ211cでは、ドレイン端子へ印加される電圧VH3例えば、30Vと等しく設定される。一方、第1ICチップ211a、第2ICチップ211bにおいては、ドレイン端子へ印加される電圧VH225V、VH120Vよりサブストレート電圧を高く設定することができるそれぞれ、電圧VH330V、VH225V。しかしながら、第1ICチップ211a、第2ICチップ211bのように異なる2種類の電圧が供給されている場合であっても、例えば、電圧VH3と電圧VH2との間の電圧差が大きいような場合には、性質が劣化するので、同一電圧に設定しても良い。本実施形態の生成回路2310a~2310cでは、第2のトランジスターTR2のソース‐ドレイン間が導通して、第2のトランジスターTR2のソースに入力されている電圧VH1~VH3が出力されている期間には、第1のトランジスターTR1のゲートには、レベルシフターL1によりハイレベルに昇圧された信号が入力されてTR1のソース‐ドレイン間の導通がオフとなり、接地電圧VH0は、出力されない。また、セレクター2232から駆動信号PLSTIM0がインバーターI2に出力される場合には、ハイレベル電圧が第2のトランジスターTR2のゲート端子に印加されて、第2のトランジスターTR2のソースに印加されている電圧VH1~VH3は出力されない。反対に、第1のトランジスターTR1のゲート端子には、ローレベル電圧が印加されて、接地電圧VH0が出力される。第3ICチップ211cから出力された単位駆動電圧波形は、駆動電圧パッド2157から第2ICチップ211bに送られ、第2ICチップ211bの金属端子2138で第2ICチップ211bから出力された単位駆動電圧波形と合成される。また、この合成された駆動電圧波形は、駆動電圧パッド2137から第1ICチップ211aに送られ、第1ICチップ211aの金属端子2118で第1ICチップ211aから出力された単位駆動電圧波形と合成される。そして、生成された駆動電圧波形出力Outnは、駆動電圧パッド2117からFPC50に送られ、n番目のノズル機構における圧電素子16へと供給されることとなる。ここで、各生成回路2310a~2310cからの単位駆動電圧波形がワイヤードORにより合成されることにより駆動電圧波形が生成されることから、動作の安定上、本実施形態の生成回路2310a~2310cにおける各セレクター2232から同時に複数のハイレベルが出力されることは禁止されている。従って、本実施形態の駆動回路に入力される駆動信号PLSTIM1、PLSTIM2、及び、駆動信号PLSTIM3がハイレベルになる期間は、全て異なっている。この条件を満たす範囲において、駆動信号PLSTIM1~PLSTIM3の波形は、インク吐出の制御方法により適宜設定することができる。なお、本実施形態では、2本の選択信号を独立に出力したが、一般に、共通電圧及びK個の入力駆動信号に対し、K本の選択信号を出力すれば足りるので、例えば、1本の選択信号をインバーターI2に出力し、レベルシフターL2の出力を入力電圧及び接地電圧に接続されたCMOSに出力することとしても良い。図8は、駆動回路200から出力される5種類の駆動電圧波形を示す図である。本実施形態では、図8aに示すように、駆動信号PLSTIM3のハイレベル期間に電圧VH3が印加された駆動電圧波形は、インクの乾燥防止用に用いられる波形である。また、図8b、cに示した駆動信号PLSTIM2、PLSTIM1のハイレベル期間に電圧VH2、VH1がそれぞれ印加された駆動電圧波形は、それぞれ、中液滴吐出波形、小液滴吐出波形を表す。図8dに示すように、1つの駆動電圧波形大液滴吐出波形は、駆動信号PLSTIM1のハイレベル期間に電圧VH1を印加したものと、駆動信号PLSTIM2のハイレベル期間に電圧VH2を印加したものとを組み合わせたものである。また、第1ICチップ211a~第3ICチップ211cの各セレクター2232から全てローレベル信号が出力される場合には、図8eに示すように、非吐出波形として、駆動信号PLSTIM0に基づき接地電圧VH0が出力される。上記のように、第1実施形態のインクジェットヘッド1によれば、駆動回路200を複数のICチップ211a~211cに分割してFPC50上に積層し、それぞれのICチップ211a~211cに対して異なる電圧VH1~VH3を供給する。そして、入力される1画素当たり3ビットで表された画像データを各ビットデータに分割して、それぞれのICチップ211a~211cに入力させ、各駆動電圧VH1~VH3に係る単位駆動電圧波形を個別に生成する。それから、これらの単位駆動電圧波形をワイヤードORによって合成することによって、駆動電圧波形を生成する。このように、複数ビットのデータを並列に処理することで、データ入力速度を高速化し、インクの吐出周波数を高く設定することが出来る。また、供給電圧毎に異なるICチップ上に回路を形成することで、電圧が高くなるに従って配線幅を太くすることが容易に可能となるので、容易に適切な配線幅に調整することが出来、従って、第1ICチップ211a~第3ICチップ211cのサイズを好適に調整可能であると共に、信号入力に対する応答性を高めて精度を向上させることが出来る。また、複数のICチップ211a~211cを積層させることで、回路設計が複雑化せずに、容易に複数電圧に対する電圧波形のワイヤードORを取得して、複数チャンネル分のノズル機構の圧電素子16に対する駆動電圧波形を得ることができる。また、駆動電圧レベル毎に同一形状のICチップを積層するので、複数の駆動電圧による駆動電圧波形を出力する場合であっても配線が複雑化せず、容易に駆動回路を形成することができる。また、FPC50の上部に供給電圧が低いものから順番にICチップ211a~211cを積層することで、高電圧回路をFPC50などの他の部分から離隔することによる絶縁性を高めることが出来る。また、駆動電圧波形の生成回路2310a~2310cにおいて、FETを用いて出力電圧の駆動を行うことで、容易に供給電圧のオンオフを制御することが出来る。また、各ICチップ211a~211cに供給される電圧に基づいて、FETのサブストレート電圧と供給電圧とを適宜に制御することで、精度良く駆動電圧波形を生成することが出来る。[変形例]次に、第1実施形態のインクジェットヘッドの変形例について説明する。この変形例のインクジェットヘッドは、第1実施形態のインクジェットヘッドの構成において、電源パッド2111b~2111dに供給する電圧の順番を入れ替えて、生成回路2310a~2310cに供給される電圧を変更したものである。他の構成は、第1実施形態のインクジェットヘッドと同一であり、説明を省略する。変形例のインクジェットヘッド1では、電源パッド2111bに電圧VH330Vが供給されて最もFPC50に近い第1ICチップ211aで用いられ、電源パッド2111cに電圧VH225Vが供給されて積層された真ん中の第2ICチップ211bで用いられ、また、電源パッド2111dに電圧VH120Vが供給されてFPC50から最も遠い最上層の第3ICチップ211cで用いられる。この場合には、トランジスターTR2のサブストレート電圧をドレイン端子への供給電圧以上とするという条件により、全てのICチップ211a~211cにおいて、サブストレート電圧とドレイン端子への供給電圧とが等しくなるように構成される。或いは、第1ICチップ211aに供給された電圧VH1~VH3を全て第2ICチップ211bにも送るように回路を別個に構成することで、上記第1実施形態と同様の電圧供給を行うことが出来る。この変形例のインクジェットヘッド1によれば、FPC50に近い下層に設けられたICチップほど高電圧出力を行うように構成したので、第1実施形態のインクジェットヘッド1においては、高電圧を用いない下層のICチップでも考慮する必要のあった電源パッド周囲の耐高電圧性を考慮する必要が無くなる。[第2実施形態]次に、第2実施形態のインクジェットヘッドの駆動回路について説明する。図9は、第2実施形態のインクジェットヘッドに用いられる駆動回路の全体構成を説明するブロック図である。本実施形態のインクジェットヘッドの駆動回路200bでは、2ビット画像データに基づいてインクの吐出制御が行われる。インクジェットヘッド1が備える駆動回路200bは、画像データのビット数2ビットに対応して、2枚のICチップ211d、211eがFPC50の上部に積層配置される。本実施形態のICチップ211d、211eにおけるシフトレジスター221bは、それぞれ、シリアルに入力される画像データSin0、Sin1に対して、当該2ビット分のデータをパラレルに保持することが可能な構成となっている。また、ICチップ211d、211eには、それぞれどちらのビットデータを利用するかを指定するビットセレクト信号BITSELが入力されている。シフトレジスター221bは、ビットセレクト信号BITSELに基づいて、何れかのビットデータ、例えば、ICチップ211dでは1ビット目のデータSin0、ICチップ211eでは2ビット目のデータSin1をそれぞれラッチ回路222に出力する。そして、ICチップ211dのバッファーアンプ231bには、出力可能電圧として電圧VH1のみが供給され、ICチップ211eのバッファーアンプ231bには、出力可能電圧として電圧VH2のみが供給されて、各々駆動電圧波形が出力される構成となっている。以上の点を除く、その他の構成は、第1実施形態のインクジェットヘッド1における駆動回路200と同一の構成であり、同一符号を付して説明を省略する。次に、この第2実施形態のICチップ211d、211eにおけるデータの流れについて詳しく説明する。図10は、第2実施形態のICチップ211dにおける下面aと上面bの平面図である。図10aに示すように、ICチップ211dの下面における各構成の配置は、FPC50から供給された3種類の電力を受け取る電源パッド4111と、電源パッド4111に接続され、ICチップ211dを貫通して電力をICチップ211dの上面へ送る金属端子4112と、信号パッド4113の各々に接続され、ICチップ211dを貫通して信号をICチップ211dの上面へ送る金属端子4114と、を除いて、第1実施形態における第1ICチップ211aの下面における各構成と同一である。電源パッド4111において、電源パッド4111aには接地電圧VH0が供給され、電源パッド4111bには電圧VH1が供給され、また、電源パッド4111cには、電圧VH2が供給される。ここで、本実施形態において電圧VH1を供給する電源パッド4111bには、金属端子4112が接続されていない。従って、ICチップ211dに供給された電圧VH1は、ICチップ211dより上部のICチップ211eには供給されない。また、電源パッド4111cに供給された電圧VH2は、金属端子4112を介して送られたICチップ211dの上面において、電源パッド4121b、4121cに分配される。電源パッド4121a、4121b、4121cに送られた接地電圧VH0及び電圧VH2は、それぞれ図示略のバンプを介してICチップ211eに送られる。ICチップ211dの下面では、電源パッド4111a、4111bからアナログ部230に電圧VH0、VH1が供給され、ICチップ211eの下面では、電源パッド4131a、4131bからアナログ部230に電圧VH0、VH2が供給される。なお、本実施の形態のバッファーアンプ231bにおける生成回路2310a、2310bでは、サブストレート電圧とドレイン端子への供給電圧とは、等しく設定されている。信号パッド4113がFPC50の信号パッド2103からバンプ2173を介して受け取る信号には、2ビット画像データSin0、Sin1、転送クロック信号DCLK、ラッチ信号LAT、駆動信号PLSTIM0~PLSTIM2、同期クロック信号GSCLK、及び、ビットセレクト信号BITSELが含まれる。また、信号パッド4113により、ロジック部220のシフトレジスター221bから出力された画像データSout0、Sout1がFPC50へ送られる。本実施形態の信号パッド4113では、左端の2個の信号パッド4113a、4113bにより画像データSin0、Sin1がそれぞれFPC50から送られる。これらの画像データSin0、Sin1は、何れも、シフトレジスター221bに入力されて、パラレルに記憶保持されるとともに、金属端子4114に接続され、ICチップ211dの上面からICチップ211eの下面の信号パッド4123a、4123bに送られる。また、この信号パッド4113において左から3、4番目の信号パッド4113c、4113dには、2ビットのビットセレクト信号ビット指定信号BITSEL0、BITSEL1がそれぞれ入力される。本実施形態における第1の駆動IC211では、ビットセレクト信号BITSEL0、BITSEL1が何れも1に初期設定されている。ビットセレクト信号BITSEL0、BITSEL1は、何れも、シフトレジスター221bに送られて、ビットセレクト信号BITSELが11である場合には、シフトレジスター221bは、積層されたICチップの一段目であると自動的に判断して、画像データのうち1ビット目Sin0を出力する設定を行う。ここで、ビットセレクト信号BITSEL0の信号パッド4113cは、金属端子4114に接続されていない。一方、ビットセレクト信号BITSEL1の信号パッド4113dは、金属端子4114に接続されてICチップ211dの上面に送られた後、左の信号パッド4123cに入力される。また、信号パッド4123dには、接地電圧VH0即ち、0信号が入力される。そして、信号パッド4123c、4123dのビットセレクト信号データBITSELがICチップ211eの下面においてシフトレジスター221bに送られた後、ICチップ211eのシフトレジスター221bは、ビットセレクト信号データBITSELの値を判断する。このとき、ビットセレクト信号データBITSELが10となるので、これによりシフトレジスター221bは、積層されたICチップの二段目であると自動的に判断して、画像データのうち2ビット目Sin1を出力する設定を行う。以上のように、第2実施形態のインクジェットヘッドの駆動回路200bによれば、ビットセレクト信号BITSELを用いて、積層配置された複数のICチップ211d、211eにそれぞれ設けられたシフトレジスター221bから複数ビットの画像データにおけるそれぞれのビットデータを出力させ、各ビットのデータを複数のICチップ211d、211eにおいて並列に処理を行うので、インクジェットヘッドの解像度が上がって、狭い面積において多くのデータを高速に処理しなければいけない場合でも高集積性と高速データ転送とを満たすことが出来る。また、最下層のICチップ211dに所定のビットセレクト信号BITSELを入力すると、他に制御を加える必要なく上層のICチップ211eに入力されるビットセレクト信号BITSELが定められる構成になっているので、どのICチップがどのビットのデータを取得するのかを外部から指定する手間を要しない。また、ICチップ211d、211eの内部で各ビットのデータを抽出するので、外部に各ビットデータを分割するための追加の構成や信号を必要としない。また、シフトレジスター221bへのデータのシリアル入力の段階で余分な処理を行う手間を省くことが出来る。なお、本実施形態のインクジェットヘッドの駆動部では、ビットセレクト信号BITSELとして2ビット信号を用いたが、2枚のICチップを用いる場合には、1ビットデータを用いることでも同様の処理を行うことが出来る。また、上記実施の形態では、入力されるビットセレクト信号BITSELが固定値であり、ICチップの積層構造の内部で自発的に各ICチップに入力されるビットセレクト信号BITSELが変更設定される構成を示したが、外部から各ICチップに入力するビットセレクト信号BITSELを逐一指定することも可能である。また、本実施形態では、シフトレジスター221bからの出力段階で必要な1ビットデータを抽出したが、ラッチ回路222も2ビットに対応させ、このラッチ回路にチップセレクター信号を入力することで、必要なビットデータのみを波形選択部223に出力させる構成も可能である。[第3実施形態]次に、第3実施形態のインクジェットヘッドの駆動回路について説明する。第3実施形態のインクジェットヘッドの駆動回路200cは、第2実施形態のインクジェットヘッドの駆動回路200bと同様に積層配置されるICチップが2枚であり、当該2枚のICチップ上に形成される生成回路2310f、2310gには、それぞれ、接地電圧VH0及び他の異なる2レベルの電圧と、3種類の駆動信号PLSTIM0~PLSTIM2とが供給されて、1画素当たり4ビットの画像データに基づいて4電圧レベルの駆動電圧波形が出力される点を除いて、第1実施形態のインクジェットヘッドの駆動回路200と同一の構成であり、同一の符号を付して説明を省略する。図11は、第3実施形態の駆動部において、2枚のICチップを用いて1チャンネル分の駆動電圧波形を生成、出力する生成回路について説明する図である。2枚のICチップには、それぞれ、生成回路2310f、2310gが形成されている。生成回路2310f、2310gの論理演算部2231f、2231gには、駆動部210aに入力された4ビット画像データのうち、2ビット分のデータがそれぞれ選択されて入力される。例えば、論理演算部2231fには、1、3ビット目のデータが入力され、論理演算部2231gには、2、4ビット目のデータが入力される。論理演算部2231f、2231gは、それぞれ入力された2ビットのデータ各々に基づいて生成される単位駆動電圧波形に対応する駆動波形パターンデータを設定して、セレクター2232f、2232gに出力する。セレクター2232f、2232gには、駆動信号PLSTIM0~PLSTIM2がそれぞれ入力されて、これらの駆動信号PLSTIM0~PLSTIM2と、論理演算部2231f、2231gからそれぞれ入力された駆動波形パターンデータとに基づいて各々2本の選択信号D1、D2を出力する。ここで、選択信号D1には、駆動信号PLSTIM1、又は、駆動信号PLSTIM0何れかが選択されて出力される。また、選択信号D2には、駆動信号PLSTIM2、又は、駆動信号PLSTIM0のいずれかが選択されて出力される。駆動信号PLSTIM0は、常にローレベル信号を出力するので、選択信号D1、D2は、それぞれ、駆動信号PLSTIM1に係るハイレベル区間と、駆動信号PLSTIM2に係るハイレベル区間を設定する制御信号である。また、生成回路2310f~2310gには、バッファーアンプ231において選択信号に基づき駆動電圧波形を生成して出力するための構成として、それぞれ、第1のトランジスターTR1と、第2のトランジスターTR2と、第3のトランジスターTR3と、インバーターI1、I2と、NOR回路N1と、3個のレベルシフターとが含まれている。駆動電圧波形の生成回路2310fには、第1の電源から電圧VH1が入力され、また、第3の電源から電圧VH1より高い電圧VH3が入力される。これらの電圧VH1、VH3が生成回路2310fの出力可能電圧となる。また、共通電源からは、所定の共通電位VH0本実施形態では、接地電圧が入力されている。そして、生成回路2310fは、選択信号D1、D2に基づき、出力可能電圧と接地電圧VH0とを用いて単位駆動電圧波形を生成して出力する。生成回路2310fにおいて、第1のトランジスターTR1は、ドレイン端子に電圧VH1の電源が入力電圧として接続されたP型FET電界効果トランジスターである。生成回路2310fでは、第1のトランジスターTR1のゲート端子には、選択信号D1がインバーターI1及びレベルシフターL11を介して入力される。インバーターI1は、選択信号D1がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第1のトランジスターTR1がオンとなって電圧VH1が出力される。選択信号D1がローレベルの場合には、インバーターI1によりハイレベルに反転された信号は、レベルシフターL11によりドレインに印加されている電圧VH1より高い電圧VH3に昇圧されてゲート端子に入力され、第1のトランジスターTR1がオフとなる。従って、第1のトランジスターTR1から電圧VH1は出力されない。また、生成回路2310fの第2のトランジスターTR2は、ドレイン端子に電圧VH3が接続されたP型FETである。また、生成回路2310fでは、第2のトランジスターTR2のゲート端子には、選択信号D2がインバーターI2及びレベルシフターL12を介して入力される。インバーターI2は、選択信号D2がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第2のトランジスターTR2がオンとなって電圧VH3が出力される。選択信号D2がローレベルの場合には、インバーターI2によりハイレベルに反転された信号は、レベルシフターL2によりドレイン電圧レベルであるVH3に昇圧されてゲート端子に入力され、第2のトランジスターTR2がオフとなる。従って、第2のトランジスターTR2から電圧VH3が出力されない。また、生成回路2310fにおける第3のトランジスターTR3は、ソース端子が接地されているN型FETである。また、第3のトランジスターTR3のゲート端子には、NOR回路N1の出力信号がレベルシフターL13を介して入力されている。NOR回路N1は、選択信号D1、D2の2つの入力値に対するNOR値を出力する。選択信号D1、D2が何れもローレベルの場合には、NOR回路N1からハイレベル信号が出力されて、レベルシフターL13を介して電圧VH3に昇圧されたハイレベル信号が第3のトランジスターTR3のゲート端子に入力され、第3のトランジスターTR3がオンとなる。従って、ドレイン‐ソース間が導通して接地電圧VH0が出力される。選択信号D1、D2の少なくとも一方がハイレベルの場合には、レベルシフターL13からローレベル信号が出力され、第3のトランジスターTR3がオフとなってドレイン‐ソース間が導通せず、接地電圧VH0が出力されない。駆動電圧波形の生成回路2310gには、第2の電源から電圧VH1より高く、電圧VH3より低い電圧VH2が入力され、また、第4の電源から電圧VH3より高い電圧VH4が入力される。これらの電圧VH2、VH4が生成回路2310gの出力可能電圧となる。また、共通電源からは、所定の共通電位VH0本実施形態では、接地電圧が入力されている。そして、生成回路2310gは、選択信号D1、D2に基づき、出力可能電圧と接地電圧VH0とを用いて単位駆動電圧波形を生成して出力する。生成回路2310gにおいて、第1のトランジスターTR1は、ドレイン端子に電圧VH2の電源が入力電圧として接続されたP型FET電界効果トランジスターである。生成回路2310gでは、第1のトランジスターTR1のゲート端子には、選択信号D1がインバーターI1及びレベルシフターL21を介して入力される。インバーターI1は、選択信号D1がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第1のトランジスターTR1がオンとなって電圧VH2が出力される。選択信号D1がローレベルの場合には、インバーターI1によりハイレベルに反転された信号は、レベルシフターL21によりドレインに印加されている電圧VH2より高い電圧VH4に昇圧されてゲート端子に入力され、第1のトランジスターTR1がオフとなる。従って、第1のトランジスターTR1から電圧VH2は出力されない。また、生成回路2310gの第2のトランジスターTR2は、ドレイン端子に電圧VH4が接続されたP型FETである。また、生成回路2310gでは、第2のトランジスターTR2のゲート端子には、選択信号D2がインバーターI2及びレベルシフターL22を介して入力される。インバーターI2は、選択信号D2がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第2のトランジスターTR2がオンとなって電圧VH4が出力される。選択信号D2がローレベルの場合には、インバーターI2によりハイレベルに反転された信号は、レベルシフターL22によりドレインに印加されている電圧VH4に昇圧されてゲート端子に入力され、第2のトランジスターTR2がオフとなる。従って、第2のトランジスターTR2から電圧VH4が出力されない。また、生成回路2310gにおける第3のトランジスターTR3は、ソース端子が接地されているN型FETである。また、第3のトランジスターTR3のゲート端子には、NOR回路N1の出力信号がレベルシフターL23を介して入力されている。NOR回路N1は、選択信号D1、D2の2つの入力値に対するNOR値を出力する。選択信号D1、D2が何れもローレベルの場合には、ハイレベル信号が出力されて、レベルシフターL23を介して電圧VH4に昇圧されたハイレベル信号が第3のトランジスターTR3のゲート端子に入力され、第3のトランジスターTR3がオンとなる。従って、ドレイン‐ソース間が導通して接地電圧VH0が出力される。選択信号D1、D2の少なくとも一方がハイレベルの場合には、レベルシフターL23からローレベル信号が出力され、第3のトランジスターTR3がオフとなってドレイン‐ソース間が導通せず、接地電圧VH0が出力されない。ここで、図11に示すように、生成回路2310f、2310gのセレクター2232f、2232gからそれぞれ出力される選択信号D1、D2において、選択信号D1に含まれ得るPLSTIM1のハイレベル期間と、選択信号D2に含まれ得るPLSTIM2のハイレベル期間とは重ならない。また、入力される画像データでは、セレクター2232fから出力される選択信号D1とセレクター2232gから出力される選択信号D1とは、同時にハイレベルとはならず、セレクター2232fから出力される選択信号D2とセレクター2232gから出力される選択信号D2とは、同時にハイレベルにならない。従って、生成回路2310f、2310gからそれぞれ出力される単位駆動電圧波形が同時に接地電圧VH0以外の電圧となることはない。また、動作の安定上、生成回路2310f、2310gから同時に接地電圧VH0以外の電圧が出力されることも禁止されるように構成されている。従って、生成回路2310f、2310gからそれぞれ出力された単位駆動電圧波形は、ワイヤードORにより合成されて駆動電圧波形Outnが生成される。図12は、第3実施形態の駆動回路200cから出力される駆動電圧波形の例を示す図である。本実施形態の駆動回路200cは、駆動電圧波形として、例えば、図12a~eに示した5通りの出力のみを行う。先ず、画像データの1、3ビット目が1、0である場合には、生成回路2310fにおいてセレクター2232fから選択信号D1として駆動信号PLSTIM1が出力され、また、選択信号D2として駆動信号PLSTIM0が出力される。そして、駆動信号PLSTIM1がハイレベルの期間に電圧VH1が印加されて単位駆動電圧波形として生成回路2310fから出力される。このとき、画像データの2、4ビット目は必ず0、0であり、生成回路2310gにおいてセレクター2232gからは、選択信号D1、D2としていずれも駆動信号PLSTIM0が出力される。その結果、生成回路2310gから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図12aに示すように、インクの乾燥防止用波形として波形の後半部分で電圧VH1が出力される駆動電圧波形が生成される。次に、画像データの1、3ビット目が0、1である場合には、生成回路2310fにおいてセレクター2232fから選択信号D1として駆動信号PLSTIM0が出力され、また、選択信号D2として駆動信号PLSTIM2が出力される。そして、駆動信号PLSTIM2がハイレベルの期間に電圧VH3が印加されて単位駆動電圧波形として生成回路2310fから出力される。このとき、画像データの2、4ビット目は必ず0、0であり、生成回路2310gにおいてセレクター2232gからは、選択信号D1、D2としていずれも駆動信号PLSTIM0が出力される。その結果、生成回路2310gから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図12bに示すように、中液滴吐出波形として波形の前半部分で電圧VH3が出力される駆動電圧波形が生成される。一方、画像データの2、4ビット目が1、0である場合には、生成回路2310gにおいてセレクター2232gから選択信号D1として駆動信号PLSTIM1が出力され、また、選択信号D2として駆動信号PLSTIM0が出力される。そして、駆動信号PLSTIM1がハイレベルの期間に電圧VH2が印加されて単位駆動電圧波形として生成回路2310gから出力される。このとき、画像データの1、3ビット目は必ず0、0であり、生成回路2310fにおいてセレクター2232fからは、選択信号D1、D2として何れも駆動信号PLSTIM0が出力される。その結果、生成回路2310fから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図12cに示すように、小液滴吐出波形として波形の後半部分で電圧VH2が出力される駆動電圧波形が生成される。また、画像データの2、4ビット目が0、1である場合には、生成回路2310gにおいてセレクター2232gから選択信号D1として駆動信号PLSTIM0が出力され、また、選択信号D2として駆動信号PLSTIM2が出力される。そして、駆動信号PLSTIM2がハイレベルの期間に電圧VH4が印加されて単位駆動電圧波形として生成回路2310gから出力される。このとき、画像データの1、3ビット目は必ず0、0であり、生成回路2310fにおいてセレクター2232fからは、選択信号D1、D2として何れも駆動信号PLSTIM0が出力される。その結果、生成回路2310fから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図12dに示すように、大液滴吐出波形として波形の前半部分で電圧VH4が出力される駆動電圧波形が生成される。画像データの4ビット全てが0である場合には、生成回路2310f、2310gは、何れも常にローレベルの単位駆動電圧波形を出力する。従って、図12eに示すように、非吐出波形として、常に接地電圧VH0が出力される駆動電圧波形が生成される。上記のように、第3実施形態のインクジェットヘッドの駆動回路200cによれば、駆動電圧波形として出力され得る複数の出力可能電圧を複数のICチップに分割して供給し、各々の出力可能電圧に対する単位駆動電圧波形をワイヤードORさせて駆動電圧波形を生成して出力する構成とすることで、一枚のICチップに供給される電圧の範囲を限定することが出来るので、当該電圧の範囲に対して適切な配線幅の回路を各ICチップ上に個別に形成することが出来る。従って、不要な回線幅の設定によるICチップサイズの無駄を省くことが出来、また、不適切な回線幅によるデータ転送性能の劣化を防ぐことが出来る。また、一枚のICチップに一レベルの電圧のみしか供給できないと高さ方向に場所を取り過ぎる場合でも、可能な範囲で複数のICチップに1又は複数の供給電圧を分散させることで、各ICチップ上に設けられる回路の無駄を省くことが出来る。なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。例えば、上記実施の形態では、ピエゾを用いた圧力室上壁の薄膜振動たわみ式によるインク吐出機構を備えたインクジェットヘッドについて説明したが、インク吐出機構の形態は、これに限られない。例えば、圧力室の側壁を変形させるせん断式シェアモードのものであっても良いし、又は、サーマル式のインクジェットヘッドに用いることとしても良い。また、上記実施形態では、ワイヤードORにより、複数のICチップから出力された単位駆動電圧波形を合成したが、CMOSなどを用いて択一的に駆動波形を取得可能な構成を備えることも可能である。その他、入力画像データのビット数、ラッチ回路の数、駆動電圧波形の形状や出力回路などの上記実施の形態で示した具体的な構成や配置については、本発明の趣旨を逸脱しない範囲において適宜変更可能である。